(57)【要約】    【課題】  完全空乏型ＳＯＩトランジスタの特性を維持しつつ、閾電圧を任意値に設定でき、且つ低消費電力、低漏洩電流で大電流化、高速動作化の可能な完全空乏型ＳＯＩトランジスタを従来製造技術により実現する。    【解決手段】  超微細完全空乏型ＳＯＩトランジスタが形成された領域の直下の支持基板に所望不純物を導入し、閾電圧を制御する。また、トランジスタ直下のウエル拡散層にゲート入力信号を印加する構成とすることにより、薄い埋め込み絶縁膜を介して基板電位を制御することにより低電源電圧でも大駆動電流・低消費電力化を可能とする。ゲート入力信号は最下層配線であるゲート電極配線を用いてウエル拡散層と接続させることで、占有面積の増加を抑制する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１の絶縁膜を介して配置された単結晶半導体薄膜と、
前記単結晶半導体薄膜上に形成された第２の絶縁膜を介して配置されたゲート電極とを少なくとも含む完全空乏型絶縁ゲート電界効果型のトランジスタを複数有し、
前記ゲート電極は、金属または金属珪化物を含む膜からなり、
前記半導体基板領域内にあって前記ゲート電極の下方に位置する領域に、閾電圧を制御する第１不純物領域が形成されていることを特徴とする半導体装置。
【請求項２】
前記ゲート電極は、その仕事関数が前記単結晶半導体薄膜の禁制帯エネルギー準位の近傍に位置する準位を有する金属、または金属珪化膜よりなる材料を含む膜からなり、
前記膜が前記第１の絶縁膜に接して形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基板上に形成された第１の絶縁膜を介して配置された単結晶半導体薄膜と、前記単結晶半導体薄膜上に形成された第２の絶縁膜を介して配置されたゲート電極とを少なくとも含む完全空乏型絶縁ゲート電界効果型のトランジスタを複数有し、
前記ゲート電極は、金属または金属珪化物を含む膜からなり、
前記ゲート電極と逆のパターンをマスクとして不純物を導入することで、前記ゲート電極に対して自己整合となるように前記半導体基板領域内に形成された閾電圧を制御する第１不純物領域有することを特徴とする半導体装置。
【請求項４】
前記トランジスタは、第１導電型を有するトランジスタと前記導電型と反対の導電型である第２導電型を有するトランジスタからなる相補型トランジスタで構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記ゲート電極の材料は、Ｎｉ、Ｃｏ、Ｔｉ、Ｗ、Ｔａ、Ｍｏ、Ｃｒ、Ａｌ、Ｐｔ、Ｐａ、Ｒｕ、又はこれらなる金属珪化膜、或いは金属窒化膜よりなることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記第１不純物層は、前記トランジスタ毎に所望の導電型、及び所望の不純物量に設定されていることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記単結晶半導体薄膜内にあって前記ゲート電極直下に位置する領域を狭持するように第２不純物領域が形成され、前記第２不純物領域には複数の前記トランジスタの少なくとも一つのゲート電極に印加される信号と同一の信号が印加されるように構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記第２不純物領域の少なくとも一側面は、絶縁膜を含む構造体に接していることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記単結晶半導体薄膜には、第１導電型よりなる第２不純物領域を有する第１トランジスタと、前記第１導電型とその導電型を異にする第２の導電型よりなる第２不純物領域を有する第２トランジスタとが形成され、前記第１および第２トランジスタにより一対のトランジスタが構成されていることを特徴とする請求項１記載の半導体装置。
【請求項１０】
前記第２不純物領域に信号電位を印加する接続電極は、前記トランジスタのゲート電極製造工程とその一部を同じくする工程により構成された電極であって、前記第２不純物領域の所望領域に配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項１１】
前記接続電極は、ゲート電極を共有する第１及び第２の導電型よりなる一対のトランジスタと直列に配置されていることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記接続電極は、第１及び第２の導電型よりなる一対のトランジスタの共有するゲート電極と並列に配置されたことを特徴とする請求項１０に半導体装置。
【請求項１３】
前記トランジスタが形成された単結晶半導体薄膜は互いに分離され、前記単結晶半導体薄膜の少なくとも側面領域には絶縁膜が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項１４】
前記トランジスタのソース、及びドレインとなる前記第２不純物領域の直下に位置し、前記第１の絶縁膜に接する前記半導体基板領域において、前記第１の不純物領域に存在する不純物を補償するように第３の不純物領域が導入されることを特徴とする請求項１に記載の半導体装置。
【請求項１５】
前記単結晶半導体薄膜は、単結晶シリコン膜で構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項１６】
前記単結晶半導体薄膜は、単結晶シリコン膜であり、かつ０．０１％以上２％以下の引っ張り歪応力が前記単結晶シリコン膜の少なくとも一方向に印加されていることを特徴とする請求項１に記載の半導体装置。
【請求項１７】
前記単結晶半導体薄膜の膜厚は、前記ゲート電極の電極長よりも薄く構成されたことを特徴とする請求項１に記載の半導体装置。
【請求項１８】
前記第１の絶縁膜の膜厚は、前記ゲート電極の電極長よりも薄く構成されたことを特徴とする請求項１に記載の半導体装置。
【請求項１９】
前記単結晶シリコン膜は（１００）面で構成され、かつ前記ソース及びドレイン拡散層は前記ゲート電極を介して前記単結晶シリコン膜の＜１００＞方向と垂直、又は平行に配置されたことを特徴とする請求項１４に記載の半導体装置。
【請求項２０】
前記ソース及びドレイン拡散層領域は、前記単結晶半導体薄膜上に積層化された半導体膜を有することを特徴とする請求項１４に記載の半導体装置。
【請求項２１】
前記ゲート電極を共有する相補型半導体装置が二対と、データ信号の入出力を制御するトランジスタ二個により構成された単位セルを有し、
前記第２の不純物領域は、前記対をなす相補型半導体装置の下方に位置し、前記ゲート電極に電気的に接続され、かつ前記第２の不純物領域の各々は互いに電気的に分離されていることを特徴とする半導体装置。
【請求項２２】
前記第２の不純物領域と前記半導体基板間とで構成されるＰＮ接合容量がメモリノードに接続されていることを特徴とする請求項７に記載の半導体装置。
【請求項２３】
半導体基板上に形成された第１の絶縁膜を介して配置された単結晶半導体薄膜と、
前記単結晶半導体薄膜上に形成された第２の絶縁膜を介して配置されたゲート電極とを少なくとも含む完全空乏型絶縁ゲート電界効果型のトランジスタを複数有し、
前記複数のトランジスタは、少なくとも第１導電型トランジスタと第２導電型トランジスタとからなる対の二組で構成された単位セルと、
前記一対を構成するトランジスタ領域の下部に位置する半導体基板領域に、外部とＰＮ接合で分離された共通する第２不純物領域と、
前記第２不純物領域が各々の対を構成する半導体装置の少なくとも一方のゲート電極と電気的に互いに接続されていることを特徴とする半導体装置。
【請求項２４】
第１導電型よりなる転送トランジスタと第２導電型よりなるドライバトランジスタとが直列接続された単位セルを含む半導体装置において、
前記単位セルを構成するトランジスタは、チャネル領域を挟み込むごとく構成された第１のゲート電極と容量素子が付加された第２のゲート電極とにより制御される完全空乏型絶縁ゲート電界効果型トランジスタからなり、前記ドライバトランジスタの第１のゲートは直列接続された前記転送トランジスタの第２のゲートとに電気的に接続されて前記転送トランジスタを非導通状態に作用するごとく構成されたことを特徴とする半導体装置。
【請求項２５】
請求項１から２２記載の半導体装置は、該半導体装置が構成された同一半導体基板の主表面に構成された半導体装置と電気的に接続されてなることを特徴とする半導体装置。
【請求項２６】
半導体基板上に少なくとも第１の絶縁膜を介して配置された第１の半導体薄膜内の不純物導入領域と、前記半導体薄膜上に形成された第２の絶縁膜上のゲート電極からなる複数の絶縁ゲート電界効果型トランジスタを含む半導体装置の製造方法において、
前記第１の半導体薄膜上に前記第２の絶縁膜と第２の半導体薄膜とを順に形成する工程と、
前記第２の絶縁膜と前記第２の半導体薄膜とを所望のパターンをマスクとして選択的に除去する工程と、
前記第２の半導体薄膜上を含む主面上に第３の半導体膜を形成する工程と、
前記第３の半導体薄膜をパターニングする工程と、
前記第２の半導体薄膜と前記第３の半導体薄膜とからなる積層膜をパターニングする工程とを有することを特徴とする半導体装置の製造方法。
【請求項２７】
前記第３の絶縁膜と前記半導体薄膜とを同一パターンにより選択的に除去する工程と、
前記除去工程により露出した前記半導体薄膜の側面の一部を選択的に除去する工程と、
前記半導体薄膜の選択除去した領域に第４の絶縁膜を選択残置し、かつ前記半導体薄膜表面上の前記第３の絶縁膜を除去する工程とを含むこと特徴とする請求項２６に記載の半導体装置の製造方法。
【請求項２８】
前記単結晶半導体薄膜上に第２の絶縁膜を介して形成された半導体膜と、
前記半導体上に堆積されたゲート保護膜と、
前記半導体膜と前記ゲート保護膜を含む膜からなるゲート電極の側面に形成されたゲート側壁絶縁膜とを備え、
前記ゲート保護膜および前記ゲート側壁絶縁膜を不純物注入マスクとして前記第２不純物領域に不純物を注入し、前記第１の不純物領域に存在する不純物を補償するように第３不純物領域を形成することを特徴とする請求項２６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁ゲート型電界効果トランジスタ、特に絶縁膜上の半導体薄膜に設けられた絶縁ゲート型電界効果トランジスタの高性能化と超微細化、及びその製造方法に関する。
【背景技術】
【０００２】
ＳＯＩ(Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ)と称され、支持基板上に絶縁膜を介して配置された薄い単結晶薄膜に構成された絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴと記する）は公知である。更に、ＩＧＦＥＴ直下の支持基板への電圧印加によりＩＧＦＥＴの閾電圧値を任意に制御する手法も、例えば非特許文献１に示す様に公知であり、図２で示される構造を有している。図において、支持基板１から埋め込み絶縁膜２を介して構成された単結晶Ｓｉ膜３にはＩＧＦＥＴが製造されており、６、９はソース拡散層、７、８はドレイン拡散層、２０はゲート絶縁膜、１０、１１はゲート電極、４は単結晶Ｓｉ膜３に構成された素子分離絶縁膜である。ＩＧＦＥＴ直下の支持基板１には支持基板１とＰＮ接合により電気的に分離されたウエル拡散層５が構成されており、開口を介した金属電極配線１３及び１４により所望の電圧信号が印加できる構成となっている。ウエル拡散層５への正の電圧印加によりウエル拡散層５上のＩＧＦＥＴがｎチャネルＩＧＦＥＴの場合、閾電圧が小さくなる如く、負の電圧印加により閾電圧は正の値で大きくなる如く制御できる。半導体基板上に形成される通常ＩＧＦＥＴの閾電圧制御も基板印加電圧の制御により可能であるが、基板に正の電圧を印加した場合、ｎチャネルＩＧＦＥＴのソース拡散層に対して順方向電圧印加となり、ダイオード順方向電流が避けらず、従って印加電圧値に上限が存在するが、図２の構造においてはＩＧＦＥＴではウエル拡散層５に印加し得る正の印加電圧が十分に高くとも埋め込み絶縁膜の存在によりＮ導電型ソース拡散層６に流れ込む電流成分が存在せず、印加電圧値の上限は原理的に存在しない特徴を有している。図２で示される公知のＩＧＦＥＴにおいては、閾電圧の制御手段として従来と同様にチャネル領域、即ち単結晶Ｓｉ膜３の所望領域に任意分布の不純物を導入することも当然可能である。
【０００３】
ＩＧＦＥＴの超微細化が進み、更なる超微細化に対応すべきＩＧＦＥＴにおいてはその閾電圧値の制御とパンチスルーの抑制のためにチャネル領域や基板領域に導入されるべき不純物濃度を上昇させる必要があるが、ゲート長５０ｎｍ以下の超微細ＩＧＦＥＴにおいては要求されるその最大不純物濃度は５ｘ１０１８／ｃｍ３以上となる。この状態ではゲート電界起因ドレイン漏洩電流（ＧＩＤＬ）及びバンド・バンド間トンネル電流によるドレイン基板間漏洩電流が無視できなくなってしまう。更に、上記濃度程度の不純物が超微細ＩＧＦＥＴのチャネル及び基板領域に導入される場合、ゲート加工寸法のバラツキと相まって導入不純物量の揺らぎが閾電圧値のばらつきを生じさせ、例えば低電圧動作ＳＲＡＭ（スタテック・ランダム・アクセス・メモリ）での書き込み不良等を生じさせる。
【０００４】
超微細ＳＯＩＩＧＦＥＴにおいて、トランジスタが構成される単結晶シリコン膜３が十分に薄く、且つチャネル領域に導入される不純物が極端に低濃度の構成は完全空乏型と称され、蓄積領域、及び中性領域を有しないため、パンチスルー経路が生じ難い特徴を有している。従って今後の超微細ＩＧＦＥＴは完全空乏型ＳＯＩＩＧＦＥＴ化が必須とされている。然しながら、完全空乏型ＳＯＩＩＧＦＥＴでは閾電圧制御はゲート電極材料による仕事関数の選択と図２で示されるウエル電位制御の手法等しか公知ではない。
ＳＯＩＩＧＦＥＴに関する他の従来技術としてダブルゲート構造が知られている（例えば、特許文献１を参照）。上記ＳＯＩＩＧＦＥＴはＳＯＩ層１０５内にソース拡散層、及びドレイン拡散層をダミーゲート電極と自己整合で形成した後、ダミーゲート電極の逆パターン溝の形成、上記溝から支持基板１への不純物のイオン注入による埋め込みゲートの形成を順次施し、しかる後、上記溝領域にＷなどの金属膜を選択的に埋め込み、上部ゲート電極とするものである。ＳＯＩＩＧＦＥＴ性能向上の手段としてダブルゲート構造の実現も有力な手段であるが、現在公知の手法に基づくダブルゲート構造では高濃度拡散層等をＳＯＩ層に悪影響を与えることなく支持基板内に埋め込み形成することが極めて難しく、未だに実用化に至っていない。製造困難性を度外視し、ダブルゲート構造の本質概念を考慮した場合、埋め込みゲートを上部ゲートと正確な位置合わせすることが前提であり、且つ個別素子ごとに配置することが必然的に求められる。埋め込みゲート電極の役割を複数のＩＧＦＥＴで共有するごとき概念は基本的に存在しない。超微細ＳＯＩＩＧＦＥＴにおいては埋め込みゲートの位置合わせ誤差は致命的であり、寄生容量のばらつき、駆動電流のばらつきに直結する。従って寄生容量をダイナミック動作安定化のために有効利用するにしても容量ばらつきが本質的に抑制されない限り安定化への利用も実現不可能である。更に、ダブルゲート構造ＳＯＩＩＧＦＥＴの閾電圧はＳＯＩ層膜厚成分を除くと上部及び埋め込みゲート材料の仕事関数のみにより決定され、実質上所望ＩＧＦＥＴごとに閾電圧値を設定することは不可能である。埋め込みゲート電極と上部ゲート電極の接続もＩＧＦＥＴ活性領域外、即ち素子分離領域で実施することが前提であり、周辺素子レイアウトに配慮した整合性が必須である。
【０００５】
【特許文献１】特開２０００―２０８７７０号公報
【０００６】
【非特許文献１】“Variable threshold-voltage SOI CMOSFETs with implanted back-gate electrodes for power-managed low-power and high-speed sub-1-V ULSIs”, T. Kachi et al., 1996 Symp. VLSI Tech. pp.124-125
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする第一の課題は完全空乏型ＳＯＩＩＧＦＥＴの閾電圧値は原理的に上部ゲート電極１０の仕事関数により主に決定され、他の手段としては図２で示される支持基板内ウエル電位の制御する如き手法しか適用できない問題を解消することである。例えば複数の完全空乏型ＳＯＩＩＧＦＥＴにおいて、その閾電圧を各々所望の個別値に設計するためには、ＩＧＦＥＴごとに異なるゲート材料を用いて製造するか、個々のＩＧＦＥＴごとにウエル形成とその制御電極を各々形成せねばならず現実的には製造不可能である。本発明の課題は従来の完全空乏型ＳＯＩＩＧＦＥＴにおける閾電圧制御に関する根本的な問題を解消する手段を提供し、同一基板内の隣接するＩＧＦＥＴにおいてもゲート材料を変更することなく、完全空乏型の特性を維持したままで任意の閾電圧に制御し得る新構造を提供することである。
【０００８】
本発明が解決しようとする第二の課題は超微細完全空乏型ＳＯＩＩＧＦＥＴの更なる性能向上を現在の半導体装置製造技術でも良品歩留まり良く可能とする構造を提供することである。即ち、本発明第二の課題は超微細完全空乏型ＳＯＩＩＧＦＥＴにおいて占有面積の増大をもたらすことなく個々のＩＧＦＥＴ、又は論理回路を構成する個々のＩＧＦＥＴにおける漏洩電流の増大なしに駆動電流を増大させ、且つパンチスルー現象の更なる抑制による所謂短チャネル効果の抑制等の性能向上を実現し、より微細なＳＯＩＩＧＦＥＴも正常に動作させることにある。上記の性能向上にはサブスッレシュホルド係数と称され、ソース・ドレイン電流のゲート電圧依存特性における閾電圧値付近での勾配を低減し、急峻なオン・オフ動作を可能とし、高速動作と低漏洩電流化を両立させる特性に関しても含まれる。
【０００９】
本発明の第三の課題は半導体物性を制御することにより移動度向上させる手法、例えばシリコン単結晶の格子定数を改変するごとき歪を付与する手法を用いた完全空乏型ＳＯＩＩＧＦＥＴにおいて、ダブルゲート構造の如きトランジスタ構造との組合せを可能にすることによる更なる高性能化の概念が従来提案されていなかった事実に対応することである。即ち、本発明は歪シリコン薄膜を有する完全空乏型ＳＯＩＩＧＦＥＴにおいて、シリコン単結晶の格子定数を改変した状態を維持したまま更なる高性能化を可能とする新構造を提供することである。
【００１０】
本発明の第四の課題はダブルゲート型ＳＯＩＩＧＦＥＴの性能向上特性を生かしつつ、実現困難性、埋め込みゲート電極の位置合わせ誤差から生じる駆動電流ばらつき、寄生容量ばらつきの問題を本質的に除去することである。更に埋め込みゲートが個別素子ごとに要求される前提を解消し、複数の素子で埋め込みゲートの役割を共有することにより占有面積の増加を抑制することである。占有面積増大化を抑制する観点において、埋め込みゲートと上部ゲートとの接続領域に関する制約も本質的に解消することも課題に含まれる。本発明の他の課題はダブルゲート構造における閾電圧値が実質的に上部及び埋め込みゲート電極材料で決定され個別素子ごとに任意制御できないことを解消し、所望回路仕様に基づいて素子ごとに任意閾電圧値に制御可能とすることである。
【課題を解決するための手段】
【００１１】
本発明では単結晶半導体基板、単結晶半導体基板から薄い埋め込み絶縁膜で分離された薄い単結晶半導体薄膜（ＳＯＩ層）よりなるＳＯＩ基板を用いることを前提とする。本発明はゲート長が１００ｎｍ以下、更には５０ｎｍ以下の超微細完全空乏型ＳＯＩＩＧＦＥＴへの適用を前提とし、埋め込み絶縁膜は５０ｎｍ以下、望ましくは１０ｎｍ以下、薄い単結晶半導体薄膜は２０ｎｍ以下、望ましくは１０ｎｍ程度の膜厚のＳＯＩ基板を用いる。
【００１２】
上記課題を解決する手段として本発明においてはＳＯＩＩＧＦＥＴの個々の素子間分離にはＳＯＩ層を除去する所謂メサ分離構造を用い、且つ通常基板による素子間分離構造として公知の絶縁分離構造を支持基板に達する構成で所望領域に配置する。絶縁分離構造により囲まれた支持基板領域には不純物の導入によるウエル拡散層領域を構成し、他のウエル領域から電気的に分離させる構成とする。本発明においてはＳＯＩＩＧＦＥＴにおいて、素子分離はメサ分離とＳＯＩ層内部における絶縁分離構造を併用する。支持基板に達する絶縁分離構造を用いることの利点は配線工程によりソース・ドレイン拡散層との接続孔の開口において、パターンずれが生じても絶縁分離領域の厚い絶縁膜の存在により支持基板に達する開口の発生でドレイン、又はソース電極が支持基板と短絡する不良の発生を防止することができる。即ち、開口パターンとソース、ドレイン領域の合わせ余裕を余分に確保する必要がなく、占有面積の増加の欠点が解消される。公知のＳＯＩ層メサ分離構造においてはＳＯＩ層と埋め込み絶縁膜の膜厚が１０ｎｍ程度と薄い場合、開口パターンとソース、ドレイン領域の合わせ余裕を余分に確保しない限り開口パターンずれにより薄い埋め込み絶縁膜が開口工程で容易に除去され、支持基板との短絡不良が発生する恐れが解消されない。ＳＯＩ層が薄い場合、主表面から埋め込み酸化膜に達する絶縁分離膜の形成では絶縁分離膜の膜厚も薄すぎるため、開口パターンずれによる短絡不良の解消には不適当である。従って従来公知のメサ分離構造や埋め込み絶縁膜に達するまでの絶縁分離構造においては開口パターンとソース、ドレイン拡散層領域間で十分な合わせ余裕の確保が求められる。即ち、占有面積の増大をもたらす。本発明は従来公知のダブルゲート構造によるＳＯＩＩＧＦＥＴの本質的な性能向上特性を活かしつつ、製造困難、駆動電流や寄生容量ばらつき、更には占有面積増大化等の根本的問題の解消を目指し、埋め込み絶縁膜を実効的なゲート絶縁膜とするＳＯＩＩＧＦＥＴの新規なダイナミック動作を可能とする新方式を提案するものである。
【００１３】
本発明では一対の相補型ＳＯＩＩＧＦＥＴに対して同一のウエル拡散上に構成し、上記ウエルに対してゲート電極に印加する信号と同一信号を印加する手法も用いるがこの点に関しても従来ウエル構成とは全く異なる。主表面から支持基板内部に達する絶縁分離構造の採用は絶縁分離膜で側面が囲まれるウエル拡散領域の寄生容量の低減効果も併せて有する。即ち、ウエル拡散領域に動的信号を印加する場合、寄生容量低減効果により高速動作が可能となる。ウエルを共有する複数のＳＯＩＩＧＦＥＴは所望により相補型の関係でなくとも良い。
【００１４】
上記第一の課題である完全空乏型ＳＯＩＩＧＦＥＴの個々の閾電圧値を制御する手法として本発明ではゲート電極直下のＳＯＩ層への不純物導入を避けつつ、ゲート電極直下の支持基板上部領域で最大不純物濃度となるごとき分布で所望量のＮ導電型、又はＰ導電型の不純物を選択的に導入する。導入はイオン注入法を用い、分布形状の制御はその加速エネルギの設定に基づく。注入不純物量は本発明半導体装置の場合、１ｘ１０１９ｃｍ-3以下、更には５ｘ１０１８ｃｍ-3以下で十分である。ＳＯＩ層への不純物導入を避けるのは完全空乏型を保証するためである。支持基板上部領域への不純物導入により直上のＳＯＩＩＧＦＥＴの閾電圧を制御する手法は埋め込み絶縁膜の膜厚が薄い場合、ドレイン容量、即ち寄生容量の増加をもたらす。上記寄生容量の増加を望まない、又は容量値の制御が望ましい場合は支持基板上部の不純物導入領域におけるソース・ドレイン拡散層直下部に導入不純物と反対導電型の不純物を所望量導入し、補償すればよい。補償のための不純物導入はＳＯＩＩＧＦＥＴのゲート電極を注入阻止マスクとするイオン注入に基づくことにより実現できる。これにより寄生容量を任意に制御できるとともに、位置合わせに基づく寄生容量のばらつきの発生も本質的に解消することができる。ウエル拡散領域に動的信号を印加する上でウエル抵抗の低抵抗化が望ましく、ウエル表面近傍における閾電圧制御不純物導入領域を除くウエル深部ではウエル濃度を上昇させてウエル抵抗低減を図る如く不純物分布を制御すればよい。いずれにしても、ウエル領域に導入すべき不純物量は公知のダブルゲート構造における埋め込みゲートに比べて桁違いに低く構成する。不純物濃度の低減は抵抗の増加による性能向上が抑制されるが不純物導入に伴う不具合、ＳＯＩ層への意図に反した高不純物の導入や結晶欠陥の発生、等から本質的に開放される。更に、ウエル領域形成においては複数の素子で領域を共有できるため接続領域を含め占有面積の低減化の効果も有する。
【００１５】
本発明においても、閾電圧値は本質的にゲート電極材料に基づく仕事関数により制御可能であるが、本発明構造においては支持基板領域への不純物導入により同一ゲート電極材料を有する隣接トランジスタに対しても閾電圧を変更することができる。完全空乏型ＳＯＩＩＧＦＥＴにおいては上部ゲート電極材料としてシリコン単結晶の禁制帯中央付近に対応するごとき仕事関数を有する高融点金属材料、又はそれらの珪化物を用いることにより閾電圧値をほぼ零付近に設定できる。本発明構造においては支持基板領域への１０１８ｃｍ−３程度の不純物の導入により上記閾電圧値を０．２Ｖ程度容易に動かすことができる。本発明に基づけばＳＯＩ構造であるにも係らず、通常基板と同様の閾電圧制御が可能となり、応用分野が限定されていた完全空乏型ＳＯＩＩＧＦＥＴの利用分野を飛躍的に拡大することができる。特に、低消費電力で大駆動能力の超微細半導体装置として応用可能な分野が飛躍的に拡大される。
【００１６】
上記第二の課題を解消するために本発明においてはゲート電極に印加する入力信号をＳＯＩＩＧＦＥＴ直下のウエル拡散層に同一タイミングで印加する。ゲート電極に高電位を印加し、ＳＯＩＩＧＦＥＴを導通状態にする場合、薄い埋め込み絶縁膜を介したウエル電位の高電位印加によりＳＯＩＩＧＦＥＴの導通状態は更に加速され、駆動電流の大幅な増大、即ち大電流化がもたらされる。ゲート電位が低電位に印加される場合、ウエル電位も追随して低下するため、より速く非導通状態に達することができる。即ち、上記動作モードにおいては同一漏洩電流の条件においてより駆動電流を増加する特性を実現でき、導通・非導通のスイッチングをより高速に実施することが可能となる。ウエル拡散層側面の絶縁分離化は寄生容量の低減、即ち印加信号の遅延時定数の低減に寄与する。また、埋め込み絶縁膜が薄ければ薄いほど上記駆動電流の増加効果向上に有効であり、理想的にはＳＯＩＩＧＦＥＴのゲート絶縁膜と同等の膜厚条件が望ましい。
【００１７】
上記第二の課題解消において、占有面積の増大を伴えば結果的に寄生容量の増加をまねき性能向上効果は望めない結果となる。本発明においては、占有面積の増大を生じさせず性能向上を達成するために本発明においてはゲート電極形成工程において、上記ウエル領域とゲート電極を直接接続する構成を新たに採用する。ゲート電極により直接ウエル領域と接続させる理由はＩＧＦＥＴ構成において、ゲート電極が最下層の配線であることによる。即ち、下層の配線ほど配置密度が高く構成するのが一般的であり、上部配線にて下地ウエル拡散領域に接続するためには下層配線の存在しない領域で実施する必要があり、結果的に占有面積の増大をもたらす。特に高密度レイアウトが要求されるメモリセル領域等においてはゲート電極配線の存在しない領域で上部金属配線により下地ウエル領域との接続を実施する領域は殆ど存在せず占有面積の増大なしでは殆ど困難である。
【００１８】
ゲート電極によるウエル領域との接続を可能にするために本発明ではゲート絶縁膜の形成と薄い第一のゲート電極材料、シリコン薄膜、の堆積の後、接続予定ウエル領域上の薄い埋め込み絶縁膜、ゲート絶縁膜、及び第一のゲート電極材料を選択的に除去しておく。続いて第二のゲート電極材料を全面堆積して所望のパターン加工によりゲート電極配線を形成すればよい。これにより所望領域でウエル拡散層とゲート電極が直接接続され、それ以外では通常のゲート電極として作用する配線が形成される。上記手法によりメモリセルのごとく高密度レイアウトを要求される領域においても占有面積の増大を招くことなくウエル領域への配線接続が実施可能となる。        
前記第三の課題に関して、本発明に基づく半導体装置においては半導体装置を製造すべき極薄単結晶シリコン膜に予め格子歪を付与した状態で多層構造ＳＯＩ基板を製造し、その後、本発明の実施例で詳細を記載された手法に従って半導体装置を製造するだけで良い。上記の多層構造ＳＯＩ基板の製造において、注意すべき点は本発明の実施例で詳細を記載するが、支持基板と極薄単結晶シリコン膜となるべき基板の貼合せ工程の後に実施する貼合せ強度を強化する熱処理の温度を格子歪が緩和されない様に９００℃程度以下と低温で実施する点である。歪半導体薄膜へ本発明に基づく半導体装置の特徴と、歪半導体薄膜による移動度上昇効果により大電流動作化は更に一段と改善される。
【００１９】
尚、薄い埋め込み絶縁膜下部に配置された低抵抗埋め込みゲート電極と、上部ゲート電極で制御する所謂ダブルゲート構造と称される従来構造と、本発明に基づく半導体装置の根本的に異なる。即ち、本発明に基づく半導体装置においてはゲート電極と活性領域下部ウエル領域との接続は該ウエル領域の任意位置でよいのに対して、ダブルゲート構造においては埋め込みゲート電極への正確な位置合わせが要求される。更なる違いは完全空乏型ＳＯＩＩＧＦＥＴにおいて、本発明に基づく半導体装置の閾電圧値制御はチャネル領域下部ウエル領域における不純物の導電型、不純物濃度、及びその分布を設定することにより個々のＩＧＦＥＴにおいて任意の値に設定することが容易であるが、所謂ダブルゲート構造においては埋め込みゲート電極の仕事関数で決定されるため、個々のＩＧＦＥＴに対して任意値に制御することは実質的に不可能である。埋め込みゲート電極においてはその抵抗値を低く抑えるため、不純物拡散層を用いて埋め込みゲート電極とする場合においても本質的に高不純物濃度が要求され、仕事関数は固定されてしまう。
【発明の効果】
【００２０】
本発明によれば駆動電流の増大化と漏洩電流の低減化、を達成し得るＳＯＩＩＧＦＥＴを現有製造工程を用いて実現することができる。従って、低電源電圧条件下でも十分に高速動作が可能で、低消費電流化が可能な半導体装置を実現することができる。更に本発明に依れば完全空乏型ＳＯＩＩＧＦＥＴではゲート電極材料の変更の手段以外では達成不可能であった隣接ＩＩＧＦＥＴ間での任意閾電圧値設定をゲート電極材料の変更なしで実現できる。従って、回路構成の自由度が大幅に向上した半導体装置を閾電圧のばらつきの問題なしに実現でき、良品歩留まり向上による廉価性も達成される効果がある。更に本発明によれば半導体物性の観点から移動度を１．５倍以上に向上できる格子歪を付与された半導体に対しても適用できるため、絶縁ゲート型電界効果トランジスタの更なる微細化高集積化と相まって、絶縁ゲート型電界効果トランジスタの更なる低消費電力化、高速動作化を可能にする効果がある。
【発明を実施するための最良の形態】
【００２１】
以下の実施例においては便宜上その必要があるときは、複数のセクションまたは実施例に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明の関係にある。
また、以下の実施例において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
さらに、以下の実施例において、その構成要素(要素ステップ等も含む)は特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２２】
同様に以下の実施例において、構成要素等の形状、位置関係に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、本実施例を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
以下、本発明の実施例を図面に基づいて詳細に説明する。各部の材質、導電型、及び製造条件等は本実施例の記載に限定されるものではなく、各々多くの変形が可能であることは言うまでもない。
【００２３】
＜実施例１＞
図３から図５、及び図７は本発明の第一の実施例による半導体装置の製造工程順を示す断面図、図１及び図８はその完成断面図、図６は完成レイアウト図である。説明の都合上半導体基板、及び半導体膜の導電型を固定して説明するが導電型の組み合わせは任意でよく、本実施例記載の導電型に限定されない。面方位（１００）、Ｐ導電型、抵抗率１０ｏｈｍ・ｃｍ、直径２０ｃｍの単結晶Ｓｉよりなり、主表面が鏡面研磨された半導体基板１に１０ｎｍ厚のシリコン熱酸化膜２を形成して第一の半導体基板とした。上記第一の基板に公知の超薄膜ＳＯＩ基板の製造法に基づき水素のイオン注入を実施した。注入量は５ｘ１０１６／ｃｍ２とした。イオン注入の結果、単結晶Ｓｉ基板主表面からおよそ４０ｎｍの深さに結晶欠陥層３１が形成された。この状態より表面にシリコン酸化膜を有しない第一の半導体基板と同一仕様の第二の半導体基板の各々に親水化処理を施した後、室温で主表面どうしを密着させた。次に密着させた二枚のＳｉ基板を５００℃に加熱したがこの熱処理により結晶欠陥層に微小空孔の形成とその増大化が生じ、結晶欠陥層部分で単結晶Ｓｉ基板が剥離され、支持基板１上に１０ｎｍ厚のシリコン熱酸化膜２、及びその上に約２０ｎｍ厚の単結晶Ｓｉ薄膜３が密着された。この状態より１１００℃の高温熱処理を施すことによりシリコン熱酸化膜２と支持基板１間の接着強度が格段に向上し、通常の単結晶基板並みの接着強度となった。この状態より単結晶Ｓｉ薄膜３の表面、即ち剥離面を砥粒を含まない表面研磨法により鏡面研磨し、単結晶Ｓｉ薄膜３下部に薄い埋め込みゲート絶縁膜２、が支持基板１上に順に構成されたＳＯＩ基板を製造した。上記したＳＯＩ基板は上記手法に基づき製造する必要はなく、同様な仕様の市販基板の購入に基づいても何ら問題はない。
【００２４】
上記ＳＯＩ基板において、薄い単結晶Ｓｉ膜３と薄い埋め込み絶縁膜２を介したイオン注入により支持基板１の所望領域に選択的にＮ導電型のウエル拡散層５を形成した。更に、チャネル領域が形成されるべき予定領域下部の支持基体１部に閾電圧制御拡散層領域５２、及び５３もイオン注入により形成した。続いて１０ｎｍの厚さでシリコン酸化膜１８と１００ｎｍ厚のシリコン窒化膜１９を薄い単結晶Ｓｉ膜３上に堆積してから単結晶Ｓｉ膜３の活性領域を確定するパターニングをシリコン酸化膜１８、シリコン窒化膜１９とともに施した。続いて上記パターニングに用いたレジストマスクを阻止マスクとして用いたイオン注入により埋め込み絶縁膜２直下の支持基板１表面近傍に高濃度でＡｓを注入し、Ｎ導電型高濃度拡散層５０を形成した（図３）。
【００２５】
図３の状態より所望領域に第二のレジストマスクを残置し、第一のレジストマスク９０との合成マスクにより所望領域の支持基板１と埋め込み酸化膜２を選択除去した。尚、一対の相補型ＩＧＦＥＴを構成する素子間に関しては同一のウエル拡散層５上に配置される如くパターニングした。相補型ＩＧＦＥＴ間の素子分離は薄い単結晶Ｓｉ薄膜３を選択除去することにより実施した。(図4)
図４の状態よりレジストマスクを除去してから公知の素子分離絶縁膜の形成法に基づいて露出Ｓｉ領域への薄い熱酸化膜の形成とパターニング領域を埋める程度の膜厚で厚いシリコン酸化膜４の全面堆積を施した。続いて、シリコン窒化膜(図示せず)の堆積と先のパターニングで選択残置した領域上、及び該領域から一定間隔までのシリコン窒化膜を選択的に除去することにより露出された厚いシリコン酸化膜を化学的機械的研磨により除去した。研磨の終点は最後に堆積したシリコン窒化膜とパターン上に残置されているシリコン窒化膜１９である。続いてシリコン窒化膜１９等を熱燐酸により選択除去して単結晶Ｓｉ薄膜３表面を露出させてから熱酸化膜１．８ｎｍの形成とその表面をＮＯガスにより窒化することにより０．２ｎｍの窒化膜を主表面に積層形成し、ゲート絶縁膜２０とした。ゲート絶縁膜４を形成する前の状態における単結晶Ｓｉ薄膜２０の膜厚は表面洗浄処理等により１０ｎｍにまで低減されていた。続いてゲート絶縁膜２０上に１０ｎｍ厚の第一の多結晶Ｓｉ膜２１を化学気相堆積法により堆積してからウエル領域との接続領域における第一の多結晶Ｓｉ膜２１とゲート絶縁膜２０を選択的に除去した。(図５)
図５の状態より４０ｎｍ厚の第二の多結晶Ｓｉ膜２２と主にシリコン窒化膜で構成されるゲート保護膜２３を全面に堆積してから従来公知のＩＧＦＥＴの製造方法によりそのパターニングによるゲート電極とゲート保護膜２３の形成を実施した。上記ゲート電極の幅、即ちゲート長の最小値は５０ｎｍ、ゲート電極の高さはゲート保護絶縁膜２３も含めて１００ｎｍである。ここにおいて、ウエル拡散層との接続領域上におけるゲート電極の多結晶Ｓｉはウエル領域のＮ導電型高濃度拡散層５０と直接接続される。本実施例においてはＮ導電型ＩＧＦＥＴとＰ導電型ＩＧＦＥＴの何れのゲート電極５０に対しても低抵抗化のための不純物は導入していない。尚、露出された領域の薄いゲート絶縁膜４もこのとき同時に除去した。
【００２６】
次にＮ導電型ＩＧＦＥＴ領域にはＡｓイオンを、又Ｐ導電型ＩＧＦＥＴ領域にはＢＦ２イオンを、各々１ｋｅＶ、及び６００ｅＶの加速エネルギーにより注入量４ｘ１０１５／ｃｍ２の条件でゲート保護絶縁膜５１を注入阻止マスクとするイオン注入を施し、極浅のＮ導電型高濃度ソース拡散層６、極浅のＮ導電型高濃度ドレイン拡散層７と極浅のＰ導電型高濃度ソース拡散層９、極浅のＰ導電型高濃度ドレイン拡散層８を単結晶Ｓｉ膜３の主表面領域に形成した。上記イオン注入により単結晶Ｓｉ膜３の底面領域は僅かに単結晶性を保持し、その上部は殆ど非晶質層された。この状態より数十ナノ秒程度の照射時間によるレーザー照射により半導体表面温度を１２００℃程度に上昇させ、導入不純物の熱的活性化を施した。上記活性化熱処理は1秒以下の短時間高温ランプ照射等の他の手法に基づいても何ら問題ない。続いて、７０ｎｍ膜厚のシリコン酸化膜とシリコン窒化膜の積層膜を全面に堆積してから異方性ドライエッチングを施してゲート電極側壁部に選択残置させてゲート側壁絶縁膜２６とした。次に化学気相反応により、全面に１５ｎｍ厚のアルミナ（Ａｌ２Ｏ３）膜、１００ｎｍ厚のシリコン酸化膜１２、及び５０ｎｍ厚のシリコン窒化膜を順次堆積してから化学的機械的研磨を施してゲート電極上の凸部を除去することにより表面の平坦化を施した。研磨の終点は最上面のシリコン窒化膜であり。次にソース・ドレイン拡散層との接続領域に開口を施した。上記開口において、アルミナ膜はシリコン酸化膜のエッチング速度に比べて２０倍以上の耐性を示し、ゲート側壁絶縁膜の削れを十分に防止することができた。この状態より化学気相反応により前記開口が完全に埋まる膜厚で多結晶Ｓｉ膜を全面に堆積してから平坦化された開口面での化学的機械的研磨を再度実施して多結晶Ｓｉ２５を開口内部にのみ選択的に残置させた。尚、化学的機械的研磨によるソース・ドレイン接続口への多結晶Ｓｉの選択残置の替わりに公知の選択エピタキシャル法を用いて露出された単結晶Ｓｉ領域上に６０ｎｍ厚でＳｉ膜を選択的に堆積させる手法を用いても良い。しかる後、Ｎ導電型ＩＧＦＥＴ上、及びＰ導電型ＩＧＦＥＴ上の各々の多結晶Ｓｉ膜領域に各々ＡｓとＢの高濃度イオン注入を施して、Ｎ導電型高濃度積上げ領域２５とした。（図７）
図７の状態よりゲート保護膜２３を選択的に除去し、ゲート多結晶Ｓｉ膜を露出させてからスパッタ法により３０ｎｍ厚のＮｉ(ニッケル)膜を全面に被着させ、露出されているゲート電極２２の全領域、及びＮ導電型高濃度積上げ領域２５の少なくとも上部領域を４５０℃の熱処理により選択的に珪化させて、珪化ゲート電極２２、珪化金属ソース、ドレイン領域２８とした。上記珪化処理において、不純物未添加のシリコンゲート電極はゲート絶縁膜に接する領域まで全てニッケル珪化膜に変換され、低抵抗化された。ソース・ドレイン拡散層上の積上げＳｉ膜は全てが珪化されず、底面領域には低抵抗の多結晶Ｓｉ膜が残置され、薄い単結晶Ｓｉ内の極めて浅いソース・ドレイン拡散層６、７は保存された。上記珪化処理の後、絶縁膜上の未反応のＮｉ膜のみを塩酸と過酸化水素水の混合水溶液により選択的にエッチング液で除去してから再度、配線層間絶縁膜の堆積と平坦化研磨、及び配線層間絶縁膜１５、１７を含む配線工程等を実施し、更に第二の配線工程を経て半導体装置を製造した。(図８)
本実施例に基づく半導体装置の完成平面図を図６に、図６におけるａｂでの完成断面図を図１に、図６におけるｃｄでの完成断面図を図８に示す。図６におけるｅｆでの完成断面図はＰ導電型ＩＧＦＥＴに対応するが、図８の導電型を逆にした同一構成であるので表示を省略した。図６において、５１はゲート電極２２とウエル拡散層領域との接続領域である。図６において、左半分はＮ導電型ＩＧＦＥＴ、右半分がＰ導電型ＩＧＦＥＴであり、６はＮ導電型高濃度ソース領域、７はＮ導電型高濃度ドレイン領域、８はＰ導電型高濃度ソース領域、９はＰ導電型高濃度ドレイン領域でＮ導電型ＩＧＦＥＴとＰ導電型ＩＧＦＥＴ領域は外部領域からは素子分離絶縁膜４で、相互のＩＧＦＥＴ間は薄いＳｉ膜のメサ分離領域４９により互いに隔離されている。
【００２７】
ゲート電極２２は金属珪化膜により構成された。これにより本実施例に基づく半導体装置においては完全空乏型ＳＯＩＩＧＦＥＴにも係らず、Ｎ導電型ＩＧＦＥＴとＰ導電型ＩＧＦＥＴの何れにおいてもその閾電圧値をほぼ０Ｖに設定することができた。また、チャネルを構成する単結晶Ｓｉ薄膜３が最終的に１０ｎｍと極薄に構成されたにも係らず、ソース、ドレイン領域が積上げ構造で構成され、更にその積上げ構造の大半が金属珪化膜で構成できたために半導体と金属珪化膜間の接触抵抗の増大や直列抵抗の増大の問題から解消することができた。更に、本実施例に基づく半導体装置においてはＮ導電型ＩＧＦＥＴとＰ導電型ＩＧＦＥＴに共通するゲート電極２２が各々のＩＧＦＥＴの下部に構成されたウエル領域にゲート電極と直列の関係で接続された構成を有しており、相補型ＩＧＦＥＴのゲート入力信号が薄い埋め込み酸化膜２を介して各々のＩＧＦＥＴの裏面側からも印加される構成となっている。これにより入力電位が接地電位から正の高電位に切り替わった場合、Ｎ導電型ＩＧＦＥＴは導通状態に、Ｐ導電型ＩＧＦＥＴは遮断状態に切り替わるが、ウエル電位も接地電位から正の高電位に切り替わるため、薄い埋め込み絶縁膜２を介してＮ導電型ＩＧＦＥＴは閾電圧値を低下させるごとく作用し、より導通状態を強めるごとく、Ｐ導電型ＩＧＦＥＴは閾電圧値をより増加させるごとく作用し、遮断状態を強める如く作用する。即ち、Ｎ導電型ＩＧＦＥＴはより大電流動作化、大駆動電流化する如く作用し、Ｐ導電型ＩＧＦＥＴはより漏洩電流を低減する如く作用する。入力電位が正の高電位から接地電位に切り替わった場合はその逆の作用となる。従って、Ｎ導電型ＩＧＦＥＴとＰ導電型ＩＧＦＥＴを対とする相補型ＩＧＦＥＴ構成、即ちインバータ回路においてはその出力電位の切り替えがより高速に実現する如く作用する。
【００２８】
本実施例に基づく半導体装置において、ＩＧＦＥＴの大駆動電流化が実現できるがウエル拡散層５に関する寄生容量の付加を考慮する必要がある。本実施例において、素子間絶縁分離構造によりウエル拡散層５の周辺を分離した構成を採用することによりウエル拡散層５の寄生容量が大幅に低減された効果を有している。ウエル拡散層５の底面寄生容量の低減とウエル抵抗の低減を両立させることは可能であり、ウエル底面領域では低濃度に、埋め込み絶縁膜近傍においては高濃度不純物分布となるごとく不純物分布を設定すれば良い。これにより図２で示される従来公知構造のウエル構造に比べて、同一ウエル占有面積構成においても寄生容量を約1桁程度低減することができた。更に、本実施例に基づく半導体装置においては最下層配線であるゲート電極で直接ウエル拡散層と接続できるので、上部配線と無関係に接続領域を設定できる。これにより従来公知の構造における如く上部配線による接続で下層配線のレイアウトを考慮した余裕領域における接続を必要としないので占有面積の増加なしに半導体装置の大電流化、高駆動能力化が実現できた。占有面積の増加を伴わない特徴は寄生容量の更なる低減にも効果を発揮する。従って、本実施例に基づく半導体装置の適用可能回路は多岐にわたり、後述するごときＳＲＡＭのメモリセルやＩ／Ｏバッファ回路、さらには集積回路の動作速度を規定するクリティカルパスの駆動領域等に適用するのが最も有効である。
【００２９】
本実施例に基づく半導体装置においてはダブルゲート構造と称され、素子構造の提案はなされているが未だに超微細ＩＧＦＥＴの実現がなされていないダブルゲートＩＧＦＥＴと同等の効果を有するが、埋め込みゲート電極を構成する低抵抗埋め込み領域の現実的構成方法の導入に関する諸問題から本質的に解消されている。  本実施例に基づく半導体装置においては従来公知のＳＯＩ基板を用いて製造したインバータに比べて同一占有面積で、スイッチング速度で約１．５倍の高速動作を示すことが確認された。
本実施例に基づく半導体装置において、薄い埋め込み絶縁膜２としては漏洩電流が無視できる膜厚範囲内で可能な限り薄膜化されることが望ましく、１０ｎｍ以下更に好ましくはゲート絶縁膜２０と同程度の２ｎｍ程度の膜厚であることが望ましい。
【００３０】
本実施例に基づく半導体装置において、ゲート電極材料はＮｉ珪化膜に限定されることなくＮｉ、Ｃｏ、Ｔｉ、Ｗ、Ｔａ、Ｍｏ、Ｃｒ、Ａｌ、Ｐｔ、Ｐａ、Ｒｕ等の金属、金属珪化膜、又は金属窒化膜のうちその仕事関数が単結晶Ｓｉ薄膜２０の禁制帯のほぼ中央に位置する材料であればよい。
【００３１】
＜実施例２＞
図９は本発明の第２の実施例による半導体装置の完成平面図である。本実施例においては前記実施例１に従って半導体装置を製造したが、レイアウトを異にしてゲート電極２２によるウエル拡散層との直接接続領域をＩＧＦＥＴのドレイン拡散層７及び９を介した領域でゲート電極と並列配置して行なった。これによりウエル接続領域からチャネル領域に達する経路はチャネル幅に対応する如く構成される。一般にＩＧＦＥＴにおいてはチャネル長に対してチャネル幅を大きく設計するのが通常であり、従って接続領域からチャネル底部に達する経路を大きく構成することができ、実効的なウエル抵抗を低減することができる。Ｎ導電型ＩＧＦＥＴの場合について説明する。ドレイン電位が高電位にある場合はドレイン拡散層直下ウエル領域表面はドレイン拡散層をゲート電極とし、薄い埋め込み絶縁膜をゲート絶縁膜とするＮ導電型層の形成によりゲート接続領域とＳＯＩＩＧＦＥＴチャネル直下領域間に等価的な第二のＩＧＦＥＴが形成され導通状態となる。即ち、ドレイン電位に依存して、ゲート入力電位は上記第二のＩＧＦＥＴによる低抵抗なウエル表面領域を介してＳＯＩＩＧＦＥＴチャネル直下領域に高速で印加され、埋め込み絶縁膜２を介してＳＯＩＩＧＦＥＴの閾電圧を低下させる如く、駆動電流を増加させる如く作用する。
【００３２】
Ｐ導電型ＩＧＦＥＴにおいては閾電圧値を上昇させ、漏洩電流をより低減させる方向に作用する。即ち、相補型ＳＯＩＩＧＦＥＴによるインバータにおいてはインバータの出力電位が等価的に構成されるＩＧＦＥＴの導通によりより高速に高電位から接地電位に接近する。出力電位が接地電位にあり、入力電位が高電位から接地電位にスイッチングされた場合はＰ導電型ＳＯＩＩＧＦＥＴの直下において、類似の等価的ＩＧＦＥＴが形成され、Ｐ導電型ＳＯＩＩＧＦＥＴの導通状態を改善させ、出力電位を速やかに接地電位から高電位にスイッチングする如く作用する。図９で示される本実施例に基づくＳＯＩＩＧＦＥＴでは出力電位の動的な振る舞いに対応してより高速動作が可能となる如く作用する。
【００３３】
＜実施例３＞
図１０は本発明の第三の実施例による半導体装置の製造工程順を示す断面図でゲート電極と直交する領域における断面図、図１１はその完成断面図である。本実施例においては基本的に前記実施例に準じてＳＯＩＩＧＦＥＴに基づく半導体装置を製造したが、ゲート絶縁膜形成に先立って薄い単結晶Ｓｉ膜３と薄い埋め込み絶縁膜２を介したウエル拡散層５表面領域にＳＯＩＩＧＦＥＴの閾電圧を調整用の不純物領域導入をイオン注入により実施した。Ｎ導電型ＳＯＩＩＧＦＥＴ直下においてはＰ導電型不純物領域５２を、Ｐ導電型ＳＯＩＩＧＦＥＴ直下ではＮ導電型不純物領域５３を導入したが、注入不純物量は最大不純物濃度で１ｘ１０１９／ｃｍ３以下で所望の回路構成に従い選択的にその量を設定し導入してから前記実施例に基づく製造工程を実施してゲート側壁絶縁膜２６の形成まで行なった。所望の回路構成に基づいて上記の閾電圧調整の注入イオン種はＮ導電型ＳＯＩＩＧＦＥＴ直下でＮ導電型イオン種であったり、Ｐ導電型ＳＯＩＩＧＦＥＴ直下でＰ導電型イオン種であっても何ら問題ない。(図１０)
図１０の状態よりゲート保護膜２３とゲート側壁絶縁膜２６を注入素子マスクとするイオン注入により先に注入した閾電圧調整用の注入イオンを補償すべき濃度及び加速エネルギーで反対導電型のイオンを注入し真性不純物領域に近づける不純物補償領域５４及び５５を形成した。その後、前記実施例１に従って半導体装置を製造した。(図１１)
本実施例に基づく半導体装置においてはＳＯＩＩＧＦＥＴのドレイン接合底面容量が薄い埋め込み絶縁膜２の容量と不純物補償領域における空乏層容量の直列接続により決定されるため真性不純物濃度で近似される空乏層容量の採用は大幅な寄生容量の低下をもたらし、ＳＯＩＩＧＦＥＴの高速動作化に寄与することができ、且つ閾電圧値も完全空乏型ＳＯＩＩＧＦＥＴにもかかわらず任意の値で設計することが併せて可能となった。なお、本実施例に基づく閾電圧制御不純物領域の導入はゲート電極形成前に導入するため、通常基板で微細ＩＧＦＥＴのパンチスルー抑制用の所謂ポケット不純物導入におけるごときゲート電極端をイオン注入マスク端とする不純物導入法と異なりゲート電極形状に基づく閾電圧のばらつき増大の問題から解消されることは言うまでもない。
【００３４】
＜実施例４＞
図１２は本発明の第４の実施例による半導体装置の製造工程順を示す断面図、図１３はその完成断面図である。本実施例では前記実施例１におけるＳＯＩ基板の製法において異なる。単結晶Ｓｉ基板３２の主表面にエピタキシャル法によりＳｉとＧｅ（ゲルマニュウム）の混晶層３１を成長させた。該混晶層３１はではＧｅの組成比を０から４０％まで増加させて成長させた３μｍ層厚の領域とＧｅの組成比が４０％一定の２μｍ層厚の領域で構成した。該混晶層３１は歪緩和層と称される。該歪緩和層３１の形成に連続して１０ｎｍ厚のＳｉ歪層３０を成長させた。Ｓｉ歪層３０における格子歪量は約１．６％であることをラマン分光法による単結晶Ｓｉ格子間隔からのずれとして確認した。尚、上記エピタキシャルに先立ちエピタキシャル成長後のウエーハの反りが補償され、平坦となるごとく単結晶Ｓｉ基板３２の裏面にシリコン窒化膜(図示せず)を堆積してから主表面側から公知の超薄膜ＳＯＩ基板の製造法に基づく水素のイオン注入を実施した。イオン注入の結果、Ｓｉ歪層３０表面からおよそ４０ｎｍの深さに結晶欠陥層(図示せず)が形成された。ここで表面に１０ｎｍ厚のシリコン酸化膜２を成長させた単結晶Ｓｉ基板１を別途準備した。(図１２)
前記実施例１に基づいて二枚の基板を貼合せ、結晶欠陥層での剥離を利用してＳｉ歪層３３上部の歪緩和層３２内で剥離させた。接着強度を強化するための熱処理はＳｉ歪層３０での歪緩和を最小限にする目的で９００℃で実施した。この状態より剥離面を砥粒を含まない表面研磨法により鏡面研磨と混晶層選択エッチングにより薄い歪緩和層３１を完全に除去し、１０ｎｍ厚の単結晶Ｓｉ歪層３０、１０ｎｍ厚の薄い埋め込みゲート絶縁膜２が支持基板１上に順に構成されたＳＯＩ基板を製造した。前記実施例１に準じて歪Ｓｉ層を有する多層構造ＳＯＩ基板に活性領域を画定する埋め込み酸化膜２に達する深さの素子間分離絶縁領域４の形成、ウエル拡散層５の形成、高濃度拡散層５０の形成、所望領域における単結晶Ｓｉ歪層３０の選択除去とその後のゲート絶縁膜２１の形成を実施例１に基づいて行なった。次にゲート電極を形成したが、本実施例においては第一のゲート電極膜として膜厚２０ｎｍでＧｅが３０％添加され、Ｂも高濃度に添加された多結晶ＳｉＧｅ膜を堆積し、ウエル拡散層領域との接続領域において第一のゲート電極膜、ゲート絶縁膜２１、及び薄い埋め込み絶縁膜２を選択的に除去してから第二のゲート電極膜を全面に堆積した。第二のゲート電極膜としては４０ｎｍ厚の多結晶Ｓｉ膜２２０を化学気相反応により積層で堆積し、４０ｎｍ膜厚のゲート保護膜２３と共にゲート長３０ｎｍとなるごとく加工した。ゲート絶縁膜直上のゲート電極材料として高濃度Ｐ型不純物多結晶ＳｉＧｅ膜を用いた理由はゲート電極材料の仕事関数によりｎチャネル完全空乏型ＳＯＩＩＧＦＥＴにおける閾電圧値をほぼ０Ｖ近傍に設定できるためである。ゲート電極２２０、及びゲート保護膜２３を注入阻止マスクとするＡｓイオン注入とその活性化熱処理による高濃度ソース拡散層６、高濃度ドレイン拡散層７、ゲート側壁絶縁膜２６、Ｎ型高濃度積上げソース領域、Ｎ型高濃度積上げドレイン領域を前記実施例１に従って形成した。Ｎ型高濃度積上げソース領域及びＮ型高濃度積上げドレイン領域の選択形成は前期実施例１に依らず高濃度にＰ(燐)が添加された非晶質、又は多結晶Ｓｉ膜の化学気相堆積に基づいても何ら問題ない。この状態からやはり前記実施例１に準じてゲート保護絶縁膜２３の選択除去と積上げソース、ドレイン領域、ゲート電極上部領域、高濃度領域１５などに選択的な珪化処理を行い、積上げ金属珪化ソース、ドレイン領域、ゲート珪化膜等の形成した。引き続き、配線層間絶縁膜１２の堆積と所望領域への開口を施してから開口部への配線金属の埋め込みと平坦化処理、配線電極１５，１７を含む配線工程等を実施し、更に第二の配線工程を経て半導体装置を製造した。(図１３)
本実施例に基づく半導体装置においてはＢが高濃度に添加された多結晶ＳｉＧｅ膜による３０ｎｍ長のゲート電極構成により閾電圧値がほぼ０Ｖに設定され、且つ高駆動能力を有し、従来構造の相補型ＩＧＦＥＴインバータに比べてほぼ２倍の高速動作が実証された。高速動作化は本実施例に基づくＳＯＩＩＧＦＥＴの大幅な駆動電流増大化と漏洩電流低減効果によるものと考えられる。その第一の理由は本実施例に基づくＳＯＩＩＧＦＥＴが（１００）面に平行方向に約１．６％の格子歪量を有する単結晶Ｓｉ薄膜に構成された事実に基づく。結晶格子歪の導入によりＳｉ単結晶の導電帯、及び荷電子帯、及び導電帯の縮退が解け、軽い正孔有効質量成分が導電の主体となること、及びエネルギー谷同士の散乱が抑制されること、等の効果により電子、及び正孔のいずれもが移動度の向上となって現れた結果と思われる。Ｓｉ単結晶での格子歪導入量はＳｉＧｅ混晶層３１におけるＧｅ含有率により制御されるが、本実施例に基づく半導体装置の製造において、ＳｉＧｅ混晶層３１のＧｅ含有量を変化させ、Ｓｉ単結晶膜３０の格子歪量を２％以上から０．０１％以下に制御した半導体基板を用いて別途製造したが格子歪量の増大と共にＳＯＩＩＧＦＥＴの電流駆動能力は格子歪量が０．０１％程度から増大する傾向は見られるが格子歪量２％程度でその傾向は完全に飽和した。逆に格子歪量の増大に伴ってＳｉ単結晶膜３０内に発生する結晶欠陥量も急激に増大する。上記の結果より、Ｓｉ単結晶膜３０の格子歪量は０．０１％以上、２％以下であることが望ましい。本実施例において、ＳＯＩ基板の製造工程中にＳｉ単結晶膜３０に歪を生じさせるＳｉＧｅ混晶層３１を支持基板１との貼り合せ工程の後に完全に除去しているが、支持基板１との貼り合せにより歪は保持されており、格子歪が導入されたＳｉ単結晶層３０への結晶欠陥の発生もＳｉＧｅ混晶層３１の除去により製造工程中の熱処理による結晶欠陥の新たな発生も防止することが出来た。
【００３５】
本実施例に基づくＳＯＩＩＧＦＥＴの大幅な駆動電流増大化と漏洩電流低減効果の第二の理由はゲート入力電位が支持基板１内に形成されたＳＯＩＩＧＦＥＴ直下のウエル拡散領域５にも直接印加される構成に基づくものと考えられる。ウエル拡散領域５へのゲート入力電位の印加は薄い埋め込み絶縁膜２を介してＳＯＩＩＧＦＥＴを導通状態においてはより駆動電流が大きくなる如く閾電圧値を低下させ、非導通状態へのスイッチング時にはより速やかに漏洩電流が低減される如くより閾電圧値を上昇させるごとく作用する。本実施例に基づくＳＯＩＩＧＦＥＴの大幅な性能向上は上記二つの理由に基づくものと考えられる。
【００３６】
＜実施例５＞
本実施例では前記実施例１において、Ｐ導電型ＳＯＩＩＧＦＥＴのみを製造した。即ち、ソース、ドレイン拡散層への不純物導入は高濃度Ｂに依った。前記実施例１との主な違いは単結晶Ｓｉ薄膜３内に構成するＰ導電型ＩＧＦＥＴのソース・ドレイン拡散層の向きを通常の＜１１０＞方向ではなく、＜１００＞方向となる如く配置したこと、及び主トランジスタであるＰ導電型ＩＧＦＥＴのチャネル領域下部の埋め込みゲート絶縁膜２を介したウエル拡散層領域５に閾電圧調整用の不純物領域５３を導入したことである。不純物導入はイオン注入法により単結晶Ｓｉ薄膜３と埋め込みゲート絶縁膜２を貫通する如く行なった。注入種はＰ導電型ＩＧＦＥＴにおける閾電圧値を正方向に変更して、駆動電流と漏洩電流を増やすためにはＢやＩｎをまた、閾電圧値を負方向に変更して駆動電流と漏洩電流を低下させるためにはＡｓ(砒素)、Ｐ(燐)、Ｓｂ(アンチモン)等を用いれば良い。注入量は１ｘ１０１４／ｃｍ２以下でよく、従って貫通領域の単結晶Ｓｉ薄膜３及び埋め込み絶縁膜２での注入損傷は実効的に無視できる程度に抑えることができる。注入領域の制御はゲート絶縁膜２０の形成前に注入阻止マスクを確定して実施する。これはこの段階で注入阻止マスクを用いることなく全面注入し、ゲート電極形成後、該ゲート電極２２、又はゲート側壁絶縁膜２６を注入阻止マスクとした反対導電型イオンの注入により所望領域以外の注入不純物を補償させ、実効的にゲート電極２２と自己整合の関係でウエル拡散層領域５に補償不純物領域５５を残置しても良い。閾電圧値は単結晶Ｓｉ薄膜３内の不純物量、ゲート電極の仕事関数、上記不純物領域５３内の不純物量、及びゲート絶縁膜、埋め込みゲート絶縁膜の各膜厚により決定される。本実施例によるＳＯＩＩＧＦＥＴでは単結晶Ｓｉ薄膜３は１０ｎｍと極薄で、且つ内部の不純物量は無視できるほど低濃度で完全空乏状態にあり、ゲート絶縁膜４、埋め込み絶縁膜２の各膜厚もシリコン酸化膜換算膜厚で２ｎｍから１０ｎｍ程度と極薄であるため、ゲート電極の仕事関数と不純物領域５３内の不純物総量とその分布状態でほぼ決定される。本実施例によるＳＯＩＩＧＦＥＴではゲート電極材料として金属珪化膜を用いることにより閾電圧値をほぼ０Ｖになる如く設定し、所望回路構成に従って同一半導体基板の各構成ＩＧＦＥＴごとに所望不純物を所望量だけ選択的に導入した不純物領域５３を形成した。本実施例においてはゲート電極５と接続され、且つウエル拡散層５と接続される高濃度領域５０は占有面積低減の観点から一箇所とした。本実施例に基づいて製造されたＰ導電型ＩＧＦＥＴにおいては完全空乏型ＳＯＩＩＧＦＥＴであるにも係らず、所望回路構成に従って閾電圧値を同一ゲート材料で絵構成された隣接ＩＧＦＥＴ間においても互いに独立な任意値に設定することができ、且つゲート入力電位を薄い埋め込み絶縁膜を介して有効にＳＯＩＩＧＦＥＴの基板電位制御に作用させることにより大駆動電流化と低漏洩電流化を達成できた。更に、本実施例に基づくＰ導電型ＩＧＦＥＴにおいてはソース・ドレイン方向が＜１００＞方向に配置された効果により正孔移動度の向上効果も併せて発揮され、前記実施例１に基づくソース・ドレイン方向が＜１１０＞方向に配置されたＰ導電型ＩＧＦＥＴに比較しても約１０％の駆動電流向上を閾電圧値の変動、及び漏洩電流の増大なしに達成された。
【００３７】
本実施例に基づくＩＧＦＥＴは完全空乏型の動作機構に基づき、チャネル領域を構成する単結晶Ｓｉ薄膜３にはパンチスルー抑制の不純物導入が不要である。このため、通常基板に製造される超微細ＩＧＦＥＴで問題となるパンチスルー抑止不純物量の増大によるドレイン基板間の直接トンネル電流による漏洩電流増加の問題、及び導入不純物量の増大に伴い増大される導入不純物量の相対的揺らぎ量増大による閾電圧ばらつきの増大等の基本的致命的欠点から解消される。従って良品歩留まりの飛躍的向上も併せて達成できる。上記の完全空乏型動作機構を維持するためにはＳＯＩ構造において、ゲート長に比べて十分に薄く、且つ真性半導体に近い単結晶半導体薄膜に超微細ＩＧＦＥＴを製造することが条件である。電源電圧が１Ｖ以下の場合、単結晶Ｓｉ薄膜３の膜厚はゲート電極長の１／３以下、望むらくは１／５以下であることが完全空乏化のためには好ましい。
【００３８】
＜実施例６＞
図１４は本発明の第６の実施例による半導体装置の製造工程順を示す断面図である。前記実施例１に従って製造された半導体装置においては同一ウエル拡散層領域５上に構成される複数のＳＯＩＩＧＦＥＴ間の素子分離は薄い単結晶Ｓｉ膜３のメサ分離に基づいている。この構成でゲート電極２２で直接ウエル拡散層領域５との接続を実施する場合、メサエッチング端におけるゲート電極２２と薄い単結晶Ｓｉ膜３間で短絡が生じる恐れがあり、良品歩留まりの低下が心配される。上記短絡はゲート電極２２とメサエッチングされた薄い単結晶Ｓｉ膜３の側面部分であることが確率的に大きい。本実施例による半導体装置においては、上記短絡の防止を目的として、薄い単結晶Ｓｉ膜３膜厚が４０ｎｍと厚い仕様のＳＯＩ基板を予め準備した。前記実施例１におけるウエル拡散層５の形成の後、薄い単結晶Ｓｉ膜３主表面を熱酸化法等により２０ｎｍ厚の絶縁膜３３を全面に形成してから絶縁膜３３と薄い単結晶Ｓｉ膜３の活性化領域を確定するパターニングを実施した。しかる後、３０ｎ厚で別種類の絶縁膜、例えばシリコン窒化膜３４の全面堆積とその異方性エッチングにより上記活性化領域パターンの側壁部分にのみ絶縁膜３４を残置した。上記側壁残置の絶縁膜３４の製法に関しては絶縁膜３３をエッチングマスクに用い、露出された薄い単結晶Ｓｉ膜３の側壁からＳｉ膜３を所望厚さだけ選択的に除去してから除去部分に絶縁膜３４を埋め込み残置しても良い。（図１４）
図１４の状態より残置された絶縁膜３４を残したままで絶縁膜３３を選択的に除去してから前記実施例１に従って半導体装置を製造した。本実施例に基づく半導体装置においてはウエル拡散層５に接続されるゲート電極２２と薄い単結晶Ｓｉ膜３膜内に構成されるソース、ドレイン領域間の短絡不良が完全に解消されることが判明した。
【００３９】
＜実施例７＞
図１５は本発明の第７の実施例による半導体装置の製造工程順を示す断面図、図１６はその完成断面図である。本実施例に基づく半導体装置においては完全空乏型ＳＯＩＩＧＦＥＴを主要構成素子とし、一部高耐圧特性を要求される回路群をも含む半導体装置に関する形態である。特に外部信号の入出力に関する静電破壊防止回路等を含む半導体装置に関する。薄い単結晶Ｓｉ膜３を加工する前記実施例１の活性領域確定工程において、静電破壊防止回路等を配置すべき領域の薄い単結晶Ｓｉ膜３と薄い埋め込み絶縁膜２を選択除去し、支持基板１主表面を露出させた。続いてウエル接続孔濃度拡散層５０、素子間分離絶縁膜４、ゲート絶縁膜２０、及び第一のゲート電極材料膜２１の形成を実施例１に従って行なってからウエル接続孔濃度拡散層５０の所望領域上のゲート絶縁膜２０と第一のゲート電極材料膜２１を選択的に除去した。(図１５)
図１５の状態から第二のゲート電極材料膜の全面堆積から始まる前記実施例１に基づき半導体装置を製造した。本実施例の半導体装置においては支持基板１上にもＩＧＦＥＴを薄い単結晶Ｓｉ膜上と同様に構成した。（図１６）
本実施例に基づく半導体装置においては実施例１に基づく低電圧電源でも駆動能力が高い完全空乏型ＳＯＩＩＧＦＥＴと高耐圧特性に優れた通常基板上のＩＧＦＥＴを一体化した半導体装置を実現することができた。
【００４０】
＜実施例８＞
図１７は本発明の第８の実施例による半導体装置のレイアウト図、図１８はその等価回路図である。前記実施例１に従って６個のトランジスタで単位セルが構成されるＳＲＡＭを含む半導体装置を製造した。図１７及び図１８において、Ｔｒ１及びＴｒ２はデータの入出力を制御する転送素子であり、Ｌｄ１とＤｒ１及びＬｄ２とＤｒ２の二対の相補型トランジスタで記憶ノードを構成している。Ｌｄ１及びＬｄ２の各トランジスタはＰ導電型トランジスタ、Ｄｒ１及びＤｒ２とＴｒ１、及びＴｒ２はＮ導電型トランジスタである。図１７において、５１はウエル接続孔濃度拡散層５０とゲート電極の接続孔であり、図１８の容量素子はウエル拡散層５とトランジスタの基板ノードを対向電極とする薄い埋め込み絶縁膜２による容量を等価的に示している。記憶ノードを構成する対の相補型トランジスタは共通のウエル拡散層領域上に構成され、二対は素子間分離絶縁膜４で周囲を絶縁分離されている。即ち、Ｌｄ１とＤｒ１、及びＬｄ２とＤｒ２は各々ウエル拡散層領域を共有している。転送素子は囲まれた素子間分離絶縁膜内で反対導電型のウエルにより共通の支持基板に電気的に接続されている。即ち、記憶ノードを構成する対の相補型トランジスタと転送素子の各々の直下の支持基板領域間はＰＮ接合によるウエル拡散層で分離構成されている。本実施例による半導体装置、ＳＲＡＭにおいては対を形成する相補型トランジスタの駆動能力がゲート入力信号のウエル拡散層印加の効果により格段に向上するため、対転送素子比での駆動能力が増加する。これによりＳＲＡＭ読み出しモードにおける不安定性が解消され、低電源電圧下でも安定して動作することが可能となった。これにより、消費電力の大幅な向上が達成されたＳＲＡＭを実現することが出来た。さらに、上記効果をもたらすウエル拡散層印加のためのレイアウト上の問題も最下層配線であるゲート電極配線を用い、ゲート電極と直列に接続することにより占有面積の増加を全く要せず実現することが出来た。本実施例によるＳＲＡＭにおいて、ウエル拡散層に基づく寄生容量が記憶ノードに付加される。上記寄生容量は動的動作時に転送素子を介して流れる電流を緩和する作用を有し、安定動作化を更に向上させる特徴を有している。尚、本実施例に基づく半導体装置においては補償拡散層５４、５５の如く寄生容量を低減させる作用を有する構成は実施せず、より寄生要領の増加を図ることが望ましい。本実施例に基づく半導体装置においては従来に比べて動作電圧を低下させても安定動作が保証され、従ってより低消費電力のＳＲＡＭを実現することが可能となった。
【００４１】
＜実施例９＞
図１９は本発明の第９の実施例による半導体装置のレイアウト図、図２０及び図２１はその等価回路図、図２１は本発明の第９の実施例による半導体装置を構成する各トランジスタの電流電圧特性を示す図である。図２０と図２１の違いはトランジスタの導電型、及び電位関係が逆転した関係であり、いずれの形式においても通常メモリ動作が可能である。前記実施例１に従って２対の相補型トランジスタによる４個のトランジスタで単位セルが構成されるＳＲＡＭを含む半導体装置を製造した。図１９において、Ｇはトランジスタのゲート電極を、Ｌはソース・ドレイン活性領域とウエル拡散層接続領域を、ＷＬはワード線、ＤＬはデータ線を示す。図中のＴｒ、Ｄｒは図２１及び図２２の各トランジスタに対応し、各々転送トランジスタとドライバトランジスタを表す。Ｃｐ１とＣｐ２はＴｒ１とＤｒ１、及びＴｒ２とＤｒ２の各々が配置され共有するウエル拡散層と支持基板間ＰＮ接合による各寄生容量を示している。Ｔｒ１とＤｒ１、Ｔｒ２とＤｒ２は各々ウエル拡散層領域を共有している。図２０と図２１における無記号の容量素子はウエル拡散層とＳＯＩ層間の薄い埋め込み絶縁膜に基づく容量素子を示している。尚、図２０及び図２１において容量素子を有しない２個のｐ導電型ＩＧＦＥＴと２個のｎ導電型ＩＧＦＥＴで単位セルが構成されるＳＲＡＭ自体は公知であり、図２０を例にとるとｐ導電型ＩＧＦＥＴよりなるＴｒ１、Ｔｒ２の閾電圧値をｎ導電型ＩＧＦＥＴよりなるＤｒ１、Ｄｒ２の閾電圧値より低く構成しておく。図２０においてワード線、及び両ビット線が“１”電位に保持されたスタンドバイの状態において、Ｄｒ２とＴｒ２の接続ノードに“１”、Ｄｒ１とＴｒ１の接続ノードに“０”電位が記憶された状態を仮定した場合、Ｔｒ２とＤｒ２の閾電圧値の差によりＤｒ２とＴｒ２の接続ノードは“１”状態を保持する如くＴｒ２がロード素子の役割を兼用した給電動作を行いＳＲＡＭ動作を保証する。この時反対側のＴｒ１とＤｒ１の接続ノードは“０”電位にあるが、このノードはＤｒ１が導通状態にありＶｓｓ電位が給電されるため“０”電位が保持される。ただし、Ｔｒ１の閾電圧値が相対的に低いためＴｒ１の閾電圧値に対応する漏洩電流は避けられない。上記４個のトランジスタにより単位セルが構成される公知のＳＲＡＭの第一の問題点は構成トランジスタの閾電圧値が厳密に制御されていなければＳＲＡＭとしての動作が保証されないこと、及びＴｒ１、又はＴｒ２の低い閾電圧値に基づく漏洩電流が避けられないことである。長所は占有面積が６トランジスタに基づく通常のＳＲＡＭに比べて小さくできることである。
【００４２】
本実施例に基づく半導体装置、４個のトランジスタで単位セルが構成されるＳＲＡＭにおいてはウエル拡散層を共有する相補型ＩＧＦＥＴ二対により単位セルが構成されるが各相補型ＩＧＦＥＴはその一方のゲート電極がウエル拡散層に接続され、薄い埋め込み絶縁膜を介して一対の相補型トランジスタの基板電位が制御される構成を有している。これによりドライバトランジスタＤｒ１及びＤｒ２において、図２２より明らかなごとく、従来構造同一寸法のトランジスタに比べて電源電圧１Ｖ、漏洩電流が同一の条件においてＮチャネルＩＧＦＥＴで１．３倍、ＰチャネルＩＧＦＥＴで１．４倍の駆動能力を有しており、高速動作化が可能となる。
【００４３】
また、転送ＩＧＦＥＴが非動作条件となるワード線信号条件(図２０において“１”電位、図２１においては“０”電位)において、記憶ノードの蓄積電位に基づいた電位がウエル拡散層に印加され、記憶ノードの電位を保持する如く薄い埋め込み絶縁膜を介して転送ＩＧＦＥＴに印加される。即ち、転送ＩＧＦＥＴはメモリセルの記憶ノード電位を保持するロードＩＧＦＥＴの役割を保持するごとく作用する。具体的には図２０において、ワード線信号が“１”でＴｒ１、Ｔｒ２は非道通状態、Ｔｒ２とＤｒ２接続ノードが“１”に記憶保持された状態で、Ｔｒ２のウエル拡散層側には“０”電位が印加されＴｒ２が低閾電圧状態に変換されるため、記憶ノード電位“１”状態を保持する如くビット線電位“１”がＴｒ２を介して伝達される。この時、Ｔｒ１のウエル拡散層には“１”が印加され遮断状態となり高閾電圧状態が保持されるため、Ｔｒ１とＤｒ１接続ノード電位“０”はビット線電位“１”から遮断された状態が保持される。本実施例に基づく半導体装置で正常なＳＲＡＭ動作が可能となるためには図２２の電流電圧特性でゲート電圧零ＶにおけるＴｒとＤｒの漏洩電流絶対値の差が十分に大きいことが条件であるが、本実施例に基づく半導体装置においてはその値は３桁にも達することがわかる。更に本実施例に基づく半導体装置においてはＴｒ１とＴｒ２のウエル拡散層側からの印加状態は接続ノードの動的電位に基づき、自動的に反対の電位、“０”電位と“１” 電位、が印加される関係になる。即ち、各々の転送ＩＧＦＥＴは遮断状態ではより遮断状態に、給電状態ではより給電状態となる如く閾電圧がウエル拡散層電位により制御され、閾電圧値が固定された従来の４トランジスタＳＲＡＭに比べて漏洩電流が桁違いに低減される。更に、４トランジスタにより単位セルが構成されるＳＲＡＭの欠点であった閾電圧値のばらつきによる動作不安定性も完全空乏型ＳＯＩトランジスタの固有の特徴である閾電圧値のばらつき低減効果により本質的に問題ない。これにより従来、６個のＩＧＦＥＴで単位セルが構成されたＳＲＡＭ動作を本実施例に基づく半導体装置においては４個のＩＧＦＥＴで構成できる特徴を有している。上記実施例８に比べれば本実施例のＳＲＡＭでは動作に不安定性が増すが、構成素子数が少ないため低漏洩電流特性で、より高密度化が可能となる特徴を有している。更に記憶ノードに接続されるウエル拡散層に基づく寄生容量Ｃｐ１、Ｃｐ２の付加効果により動的動作時に転送ＩＧＦＥＴを介して流れる電流を緩和する作用を有し、安定動作化を更に向上させる特徴を有している。尚、本実施例に基づく半導体装置においては補償拡散層５４、５５の如く寄生容量を低減させる作用を有する構成は実施せず、より寄生要領の増加を図ることが望ましい。本実施例に基づく半導体装置においては従来に比べて動作電圧を低下させても安定動作が保証され、従ってより低消費電力のＳＲＡＭを更に占有面積を低減して実現することが可能となった。なお、ＳＲＡＭの周辺回路、及び他の論理回路の構成において、その基板領域の構成はＳＲＡＭと同様なウエル拡散層の構成にしても良く、他のイオン注入条件に設定してもよい。ウエル拡散層への電圧印加に関しても所望により一定電位の印加、または印加しない等、回路構成に従って任意に設定すればよい。
【００４４】
＜実施例１０＞
図２３は本発明の第１０の実施例による半導体装置の等価回路を示す図である。前記実施例１に従ってトランジスタが直列に接続される論理回路、ＮＡＮＤ回路を製造した。図１０は三対の相補型ＩＧＦＥＴ、ＴＰ１とＴＮ１、ＴＰ２とＴＮ２、ＴＰ３とＴＮ３による３入力ＮＡＮＤ回路でＩＮ１、ＩＮ２、ＩＮ３はそれぞれ入力信号端子を示し、ＯＵＴは出力信号端子である。容量素子はＳＯＩ層と基板内拡散層間の埋め込み絶縁膜に基づく容量素子である。本実施例に基づく半導体装置においては三対の相補型ＩＧＦＥＴが構成された領域下部のウエル拡散層を共通化し、該ウエル拡散層とＩＮ１を電気的に接続させる構成とした。上記接続はＮ導電型ＩＧＦＥＴ領域部分の植える拡散層のみとし、Ｐ導電型ＩＧＦＥＴ下部領域のウエル拡散層は別配線により電源電圧線と接続させる構成も寄生容量低減の観点から可能である。上記ウエル拡散層へのＩＮ１信号線接続によりＴＮ２及びＴＮ３の各チャネル領域には薄い埋め込み絶縁膜を介してＩＮ１の信号が印加される。これにより従来のＮＡＮＤ論理回路の欠点であった基板バイアス効果に基づくＴＮ３およびＴＮ２のＴＮ１に比較した電流低下（該当ＩＧＦＥＴにおけるソース基板間バイアスによる閾電圧上昇効果）が全ての入力端子にＮ導電型ＩＧＦＥＴを導通させる“１”信号が入力された状態においてＴＮ２及びＴＮ３の閾電圧値を低下させるように作用するため高速な動作が可能となった。なお、ＩＮ１に“１”の信号、ＩＮ３が“０”の非導通信号の入力で直列接続のＮ導電型ＩＧＦＥＴが非導通の状態の場合は若干の漏洩電流が流れること、及びＩＮ１にウエル拡散層容量が付加される等の若干の問題も生じるため本実施例に基づく半導体装置はクリティカルパスの如くもともと付加容量が大きく、多少の容量付加が無視される如き論理部分の高速動作化に適用することが好ましい。
【００４５】
＜実施例１１＞
図２４は、図１８に示すＬｄ１、Ｌｄ２の基板に接続された容量を取り除いた場合の等価回路図である。前記実施例１に従って６個のトランジスタで単位セルが構成されるＳＲＡＭを含む半導体装置を製造した。図２４において、Ｔｒ１及びＴｒ２はデータの入出力を制御する転送素子であり、Ｌｄ１とＤｒ１及びＬｄ２とＤｒ２の二対の相補型トランジスタで記憶ノードを構成している。Ｌｄ１及びＬｄ２の各トランジスタはＰ導電型トランジスタ、Ｄｒ１及びＤｒ２とＴｒ１、及びＴｒ２はＮ導電型トランジスタである。
本実施例によれば、ＳＲＡＭにおけるデータの書き込みマージンを向上させることが可能となる。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１の実施例による半導体装置のゲート電極と平行な領域の断面図。
【図２】従来の基板電位制御方式のＳＯＩ構造トランジスタを示す断面図。
【図３】本発明の第１の実施例による半導体装置の製造工程順を示す断面図。
【図４】本発明の第１の実施例による半導体装置の製造工程順を示す断面図。
【図５】本発明の第１の実施例による半導体装置の製造工程順を示す断面図。
【図６】本発明の第１の実施例による半導体装置を示す平面図。
【図７】本発明の第１の実施例による半導体装置の製造工程順を示すゲート電極との直交断面図。
【図８】本発明の第１の実施例による半導体装置のゲート電極と直交する完成断面図。
【図９】本発明の第２の実施例による半導体装置の完成平面図。
【図１０】本発明の第３の実施例による半導体装置の製造工程順を示すゲート電極との直交断面図。
【図１１】本発明の第３の実施例による半導体装置のゲート電極と直交する完成断面図。
【図１２】本発明の第４の実施例による半導体装置の製造工程順を示す断面図。
【図１３】本発明の第４の実施例による半導体装置の完成断面図。
【図１４】本発明の第６の実施例による半導体装置の製造工程順を示す断面図。
【図１５】本発明の第７の実施例による半導体装置の製造工程順を示す断面図。
【図１６】本発明の第７の実施例による半導体装置の完成断面図。
【図１７】本発明の第８の実施例による半導体装置のレイアウト図。
【図１８】本発明の第８の実施例による半導体装置の等価回路図。
【図１９】本発明の第９の実施例による半導体装置のレイアウト図。
【図２０】本発明の第９の実施例による半導体装置の等価回路図。
【図２１】本発明の第９の実施例による半導体装置の等価回路図。
【図２２】本発明の第９の実施例による半導体装置の各トランジスタ特性を示す図。
【図２３】本発明の第１０の実施例による半導体装置の等価回路図。
【図２４】本発明の第１１の実施例による半導体装置の等価回路図。
【符号の説明】
【００４７】
１…支持基板、２…埋め込み酸化膜、３…単結晶半導体薄膜、４…素子間分離絶縁膜、５…ウエル拡散層、６…Ｎ型高濃度ソース拡散層、７…Ｎ型高濃度ドレイン拡散層、８…Ｐ型高濃度ソース拡散層、９…Ｐ型高濃度ドレイン拡散層、１０,１１,２２,１００…ゲート電極、１２…配線層館絶縁膜、１３…配線接続孔金属、１４…ソース電極、１５…接地電極、１６…出力ノード電極、１７…電源電位電極、１８,２４,３３,３４…絶縁膜、１９…シリコン窒化膜、２０…ゲート絶縁膜、２１…第一のシリコン膜、２３…ゲート保護絶縁膜、２５…ソース、ドレイン積上げ半導体、２６…ゲート側壁絶縁膜、２７…配線接続孔、２８…金属珪化膜、３３…保護絶縁膜、３４…側壁保護絶縁膜、５０…ウエル接続孔濃度拡散層、５１…ゲートウエル接続孔、５２,５３…閾電圧制御拡散層、５４,５５…補償拡散層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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