(57)【要約】【課題】耐入力電力の向上と、挿入損失の低減を図る。【解決手段】第１のスイッチ素子１０１は、第１及び第２のＦＥＴ５ａ，５ｂの直列接続より構成されてなると共に、第１のＦＥＴ５ａのゲート・ドレイン間には第１のキャパシタ９ａが、第２のＦＥＴ５ｂのゲート・ソース間には第２のキャパシタ９ｂが、それぞれ接続される一方、第２のスイッチ素子１０２は、第３及び第４のＦＥＴ６ａ，６ｂ並びに第１のバイパスキャパシタ１１の直列接続により構成されると共に、第３のＦＥＴ６ａのゲート・ドレイン間にのみ第３のキャパシタ１０ａが接続されて、出力端子２における合成容量が低減されることで、耐入力電力特性の向上と挿入損失の改善がなされたものとなっている。【選択図】図１
2005086420.tif 000002
【特許請求の範囲】
【請求項１】
入出力端子間に設けられた第１のスイッチ素子と、前記入力端子と出力端子のいずれか一方とアースとの間に設けられた第２のスイッチ素子とを具備してなる半導体スイッチ回路において、
前記第１のスイッチ素子は、前記入出力端子間にドレイン電極及びソース電極が直列接続された複数の電界効果トランジスタを有してなると共に、前記複数の電界効果トランジスタの内、前記入力端子又は出力端子にドレイン電極又はソース電極が接続された電界効果トランジスタの当該ドレイン電極又はソース電極とゲート電極間にキャパシタがそれぞれ接続され、
前記第２のスイッチ素子は、前記入力端子と出力端子のいずれか一方とアースとの間に、前記第１のスイッチ素子を構成する電界効果トランジスタと同数以上の電界効果トランジスタとバイパスキャパシタとが直列接続されると共に、前記入力端子又は出力端子にドレイン電極又はソース電極が接続された電界効果トランジスタの当該ドレイン電極又はソース電極とゲート電極間にのみキャパシタが接続されてなることを特徴とする半導体スイッチ回路。
【請求項２】
入出力端子間に設けられた第１のスイッチ素子と、前記入力端子と出力端子のいずれか一方とアースとの間に設けられた第２のスイッチ素子とを具備してなる半導体スイッチ回路において、
前記第１のスイッチ素子は、前記入出力端子間にドレイン電極及びソース電極が直列接続された複数の電界効果トランジスタを有してなると共に、前記複数の電界効果トランジスタの内、前記入力端子又は出力端子にドレイン電極又はソース電極が接続された電界効果トランジスタの当該ドレイン電極又はソース電極とゲート電極間にキャパシタがそれぞれ接続され、
前記第２のスイッチ素子は、前記入力端子と出力端子のいずれか一方とアースとの間に、前記第１のスイッチ素子を構成する電界効果トランジスタの数より多い数の電界効果トランジスタとバイパスキャパシタとが直列接続されてなることを特徴とする半導体スイッチ回路。
【請求項３】
前記全てのキャパシタの容量値は、当該キャパシタが接続された各々の電界効果トランジスタのオフ状態におけるゲート・ドレイン間の寄生容量値、または、ゲート・ソース間の寄生容量値以下に設定されてなることを特徴とする請求項１又は請求項２記載の半導体スイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波信号の切り替えに用いられる半導体スイッチ回路に係り、特に、耐電力の向上、通過損失の低減等を図ったものに関する。
【背景技術】
【０００２】
従来、この種の回路としては、例えば、図５に示された構成を有してなる回路が公知・周知となっている（例えば、特許文献１参照）。以下、同図を参照しつつこの従来回路について説明することとする。この従来の半導体スイッチ回路は、入出力端子１，２間に設けられた第１のスイッチ素子１０１と、出力端子２とアースとの間に設けられた第２のスイッチ素子１０２Ｃとを具備して構成されたものとなっている。
第１のスイッチ素子１０１は、入出力端子１，２間に直列接続された第１及び第２の電界効果トランジスタ（ＦＥＴ）５ａ，５ｂを主たる構成要素として構成されており、また、第２のスイッチ素子１０２Ｃは、出力端子２とアースとの間に直列接続された第３及び第４の電界効果トランジスタ６ａ，６ｂ並びにバイパスキャパシタ１１を主たる構成要素として構成されたものとなっている。
【０００３】
また、かかる構成においては、高いピーク値を有する高周波信号が入力された場合において、オフ状態にあるＦＥＴのゲート・ドレイン間電位又はゲート・ソース間電位の上昇によりそのオフ状態を維持できなくなることを防止するために、第１乃至第４のキャパシタ９ａ，９ｂ，１０ａ，１０ｂが設けられている。
そして、第１の制御端子３に論理値Ｈｉｇｈに相当する電圧を、第２の制御端子４に論理値Ｌｏｗに相当する電圧を、それぞれ印加することで第１及び第２のＦＥＴ５ａ，５ｂをオン状態とする一方、第３及び第４のＦＥＴ６ａ，６ｂをオフ状態とすることができるようになっている。
また、第１の制御端子３に論理値Ｌｏｗに相当する電圧を、第２の制御端子４に論理値Ｈｉｇｈに相当する電圧を、それぞれ印加することで第１及び第２のＦＥＴ５ａ，５ｂをオフ状態とする一方、第３及び第４のＦＥＴ６ａ，６ｂをオン状態とすることができるものとなっている。
【０００４】
【特許文献１】特許第２７７０８４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、この従来回路においては、第３及び第４のキャパシタ１０ａ，１０ｂの容量値を大きくすることで、耐入力電力を大きくすることができるが、その一方で、容量値の増大に伴い一般に特性インピーダンスが所望の値からずれてゆくこととなるためリターンロスが増加するという欠点がある。すなわち、耐入力電力の向上とリターンロスの低減という要求は相反する要求であり、従来は、回路が用いられる条件等を考慮して双方の妥協点で容量値の設定を行うほかなかった。
本発明は上記実状に鑑みてなされたもので、耐入力電力の向上を図りつつ、挿入損失の低減を図ることのできる半導体スイッチ回路を提供するものである。
【課題を解決するための手段】
【０００６】
上記本発明の目的を達成するため、本発明に係る半導体スイッチ回路は、
入出力端子間に設けられた第１のスイッチ素子と、前記入力端子と出力端子のいずれか一方とアースとの間に設けられた第２のスイッチ素子とを具備してなる半導体スイッチ回路において、
前記第１のスイッチ素子は、前記入出力端子間にドレイン電極及びソース電極が直列接続された複数の電界効果トランジスタを有してなると共に、前記複数の電界効果トランジスタの内、前記入力端子又は出力端子にドレイン電極又はソース電極が接続された電界効果トランジスタの当該ドレイン電極又はソース電極とゲート電極間にキャパシタがそれぞれ接続され、
前記第２のスイッチ素子は、前記入力端子と出力端子のいずれか一方とアースとの間に、前記第１のスイッチ素子を構成する電界効果トランジスタと同数以上の電界効果トランジスタとバイパスキャパシタとが直列接続されると共に、前記入力端子又は出力端子にドレイン電極又はソース電極が接続された電界効果トランジスタの当該ドレイン電極又はソース電極とゲート電極間にのみキャパシタが接続されてなるものである。
【発明の効果】
【０００７】
本発明によれば、第２のスイッチ素子を構成するアース側に設けられる電界効果トランジスタのゲート・ソース間には、従来回路と異なりキャパシタが接続されない構成とすると共に、直列接続される電界効果トランジスタの数を増やすようにしたので、出力端子における合成容量値を低減でき、耐入力電力特性を保ちながら、挿入損失の改善を図ることができるという効果を奏するものである。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施の形態について、図１乃至図４を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における半導体スイッチ回路の第１の構成例について、図１を参照しつつ説明する。なお、図５に示された従来回路と同一の構成要素については、同一の符号を付すこととする。
まず、第１の構成例の回路構成について説明すれば、この第１の構成例における半導体スイッチ回路は、入出力端子１，２間に設けられた第１のスイッチ素子１０１と、出力端子２とアースとの間に設けられた第２のスイッチ素子１０２とを具備して構成されたものとなっており、後述するように、第２のスイッチ素子１０２の具体的な構成が従来回路と異なる点を除けば、他の基本的な構成は従来回路と同一のものである。
【０００９】
第１のスイッチ素子１０１は、第１及び第２の電界効果トランジスタ（以下「ＦＥＴ」という）５ａ，５ｂを主たる構成要素として構成されたものである。
すなわち、第１のＦＥＴ５ａのソース（又はドレイン）と第２のＦＥＴ５ｂのドレイン（又はソース）とが相互に接続される一方、第１のＦＥＴ５ａのドレイン（又はソース）は入力端子１に、第２のＦＥＴ５ｂのソース（又はドレイン）は出力端子２に、それぞれ接続されたものとなっている。
また、第１のＦＥＴ５ａのゲートは第１の高抵抗器７ａを介して、第２のＦＥＴ５ｂのゲートは第２の高抵抗器７ｂを介して、共に第１の制御端子３に接続されている。
さらに、第１のＦＥＴ５ａのゲート・ドレイン間、換言すれば、ゲートと入力端子１との間には、第１のキャパシタ９ａが、また、第２のＦＥＴ５ｂのゲート・ソース間、換言すれば、ゲートと出力端子２との間には、第２のキャパシタ９ｂが、それぞれ接続されたものとなっている。
ここで、第１のキャパシタ９ａは、第１のＦＥＴ５ａのオフ状態におけるゲート・ドレイン間の寄生容量値以下に、また、第２のキャパシタ９ｂは、第２のＦＥＴ５ｂのオフ状態におけるゲート・ソース間の寄生容量値以下に、それぞれ設定されるのが好適である。
【００１０】
第２のスイッチ素子１０２は、第３及び第４のＦＥＴ６ａ，６ｂ並びに第１のバイパスキャパシタ１１を主たる構成要素として構成されたものである。
すなわち、第３のＦＥＴ６ａのソース（又はドレイン）と第４のＦＥＴ５ｂのドレイン（又はソース）とが相互に接続され、また、第４のＦＥＴ６ｂのソース（又はドレイン）と第１のバイパスキャパシタ１１の一端とが接続される一方、第３のＦＥＴ６ａのドレイン（又はソース）は出力端子２に、また、第１のバイパスキャパシタ１１の他端はアースに、それぞれ接続されたものとなっている。
また、第３のＦＥＴ６ａのゲートは第３の高抵抗器８ａを介して、第４のＦＥＴ６ｂは第４の高抵抗器８ｂを介して、共に第２の制御端子４に接続されている。
さらに、第３のＦＥＴ６ａのゲート・ドレイン（又はソース）間、換言すれば、ゲートと出力端子２との間には第３のキャパシタ１０ａが接続されたものとなっている。
ここで、第３のキャパシタ１０ａは、第３のＦＥＴ６ａのオフ状態におけるゲート・ドレイン間の寄生容量値以下とするのが好適である。
【００１１】
かかる構成における基本的な動作は、従来回路と同様であるので、以下、概括的に説明すれば、まず、第１の制御端子３に論理値Ｈｉｇｈに相当する電圧を、第２の制御端子４に論理値Ｌｏｗに相当する電圧を、それぞれ印加することで第１及び第２のＦＥＴ５ａ，５ｂをオン状態とする一方、第３及び第４のＦＥＴ６ａ，６ｂをオフ状態とすることができる。
また、第１の制御端子３に論理値Ｌｏｗに相当する電圧を、第２の制御端子４に論理値Ｈｉｇｈに相当する電圧を、それぞれ印加することで第１及び第２のＦＥＴ５ａ，５ｂをオフ状態とする一方、第３及び第４のＦＥＴ６ａ，６ｂをオン状態とすることができる。なお、この場合、入力端子１から出力端子２へリークする高周波信号は、第３及び第４のＦＥＴ６ａ，６ｂ並びに第１のバイパスキャパシタ１１によってアースされてリークの低減がなされるようになっている。
【００１２】
さらに、本発明の実施の形態においては、第１乃至第３のキャパシタ９ａ，９ｂ，１０ａの容量値が、先に述べたようにそれぞれ接続された各々のＦＥＴのオフ状態におけるゲート・ドレイン間の寄生容量値以下、又は、ゲート・ソース間の寄生容量値以下に、それぞれ設定されていることにより、従来回路と異なり、半導体スイッチ回路の挿入損失の増加が抑圧される一方、半導体スイッチ回路のオフ状態、すなわち、第１のスイッチ素子１０１がオフ状態で、第２のスイッチ素子１０２がオン状態におけるアイソレーション特性劣化を招くことなく、高耐電力特性を有した動作が得られるものとなっている。
【００１３】
ところで、上述した本発明の実施の形態における半導体スイッチ回路は、図５に示された従来回路におけるキャパシタ１０ｂに対応する部品が省かれた構成となっているが、このキャパシタ１０ｂが省かれても、アース側から大信号が入力されることはないので、省かれても何ら不都合を生ずることは無い。むしろ、キャパシタ１０ｂを設けないことにより、出力端子２に接続されるキャパシタの合成容量が、従来に比して小さくなるので、特性インピーダンスが本来の所望の値に近づき、リターンロスが低減されることとなる。したがって、入力端子１と出力端子２間がオン状態となり高周波信号が通過する際の挿入損失が低減されることとなる。
【００１４】
次に、第２の構成例について、図２を参照しつつ説明する。なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の構成例は、第２のスイッチ素子１０２Ａが３個の電界効果トランジスタの直列接続とされた点を除けば、他の基本的な構成は図１に示された第１の構成例と同一である。
すなわち、第４のＦＥＴ６ｂのソース（又はドレイン）と第１のバイパスキャパシタ１１の一端の間に、新たに第５のＦＥＴ６ｃが設けられたものとなっている。具体的には、第４のＦＥＴ６ｂのソース（又はドレイン）と第５のＦＥＴ６ｃのドレイン（又はソース）とが接続される一方、第５のＦＥＴ６ｃのソース（又はドレイン）が第１のバイパスキャパシタ１１の一端に接続されたものとなっている。
【００１５】
半導体スイッチ回路における挿入損失の改善を図る方策としては、例えば、ＦＥＴのゲート幅を小さくしてＦＥＴのオフ容量を小さくすることが考えられるが、ＦＥＴのゲート幅を小さくすることはその一方で、静電破壊に対する耐圧特性の劣化を招くこととなる。
しかしながら、この第２の構成例のように第２のスイッチ素子１０２ＡにおけるＦＥＴの直列接続数を増やすことにより、静電破壊に対する耐圧特性の劣化を招くことなくＦＥＴのオフ容量が低減されて、挿入損失の改善がなされるものとなっている。
なお、他の基本的な回路動作は、図１に示された構成例と同様であるので、ここでの再度の詳細な説明は省略することとする。
【００１６】
次に、第３の構成例について、図３を参照しつつ説明する。なお、図１又は図２に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第３の構成例は、第２のスイッチ素子１０２Ｂの構成が図２に示された構成と異なるもので、具体的には、図２における第３のキャパシタ１０ａが省かれた構成となっており、他の構成は図２に示された構成と同一となっているものである。
そして、図１に示された構成に比して第２のスイッチ素子１０２を構成するＦＥＴの直列接続数を増やしたことにより耐入力電力特性が向上されたものとなっている。
この構成例においては、第２のスイッチ素子１０２ＢにおけるＦＥＴの直列接続数は３段となっているが、勿論これに限定される必要はなく、任意に４段、５段・・・と増やしても良いことは勿論である。そして、このＦＥＴの直列接続数を増やすことに伴い、第３のキャパシタ１０ａが省かれても耐入力電力特性を保つことが可能となるものである。この場合、ＦＥＴの直列接続によりオフ容量も低減されるため、挿入損失特性が向上することとなる。
したがって、ＦＥＴの直列接続数を増やし、耐入力電力を十分確保できる場合には、第３のキャパシタ１０ａを設けない構成としても更なる挿入損失の改善が可能となる。
【００１７】
図４には、本発明の実施の形態における半導体スイッチ回路の入力電力変化に対する挿入損失特性例が従来回路の特性例と共に示されており、以下、同図について説明する。
まず、同図において、横軸は入力電力（ｄＢｍ）を、縦軸は挿入損失（ｄＢ）を、それぞれ表している。同図において、実線に×印が付された特性線は、従来回路の入力電力に対する挿入損失特性を示すものである。そして、他の三種類の特性線は、それぞれ、第１の構成例（実施例１）、第２の構成例（実施例２）及び第３の構成例（実施例３）の入力電力に対する挿入損失特性を示すものである。
同図によれば、本発明の実施の形態における半導体スイッチ回路は、いずれも従来回路に比して耐入力電力を劣化することなく挿入損失の改善がなされていることが確認できるものとなっている。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態における半導体スイッチ回路の第１の回路構成例を示す回路図である。
【図２】本発明の実施の形態における半導体スイッチ回路の第２の回路構成例を示す回路図である。
【図３】本発明の実施の形態における半導体スイッチ回路の第３の回路構成例を示す回路図である。
【図４】本発明の実施の形態における半導体スイッチ回路の入力電力に対する挿入損失の変化特性を従来回路の特性と共に示した特性線図である。
【図５】従来の回路構成例を示す回路図である。
【符号の説明】
【００１９】
１…入力端子
２…出力端子
５ａ…第１の電界効果トランジスタ
５ｂ…第２の電界効果トランジスタ
６ａ…第３の電界効果トランジスタ
６ｂ…第４の電界効果トランジスタ
６ｃ…第５の電界効果トランジスタ
９ａ…第１のキャパシタ
９ｂ…第２のキャパシタ
１０ａ…第３のキャパシタ
１１…バイパスキャパシタ
１０１…第１のスイッチ素子
１０２…第２のスイッチ素子
【図１】
2005086420.tif 000003
【図２】
2005086420.tif 000004
【図３】
2005086420.tif 000005
【図４】
2005086420.tif 000006
【図５】
2005086420.tif 000007