(57)【要約】【課題】高速の３段リング発振器を用いて、望ましい数のクロック信号を生成する方法を提供する。【解決手段】発振器回路を複数のリング発振器で構成し、各リング発振器は振動性出力信号を作る。リング発振器は、各リング発振器が１個の他のリング発振器だけを駆動するように相互結合される。少なくとも１つの実施の形態では、発振器回路は４個の３段リング発振器で構成する。それ自体、各リング発振器は３個のセル（例えば、インバータまたは遅延要素）（ＡＢＣ，ＥＦＧ，ＡＧＨ，ＥＣＤ）で構成する。またこの実施の形態では、発振器回路は４個のリング発振器のそれぞれからの振動性出力信号(ＣＬＫ０，ＣＬＫ１，ＣＬＫ２，ＣＬＫ３)で構成する４相クロックを作る。【選択図】図１
2005312053.tif 000002
【特許請求の範囲】
【請求項１】
発振器回路であって、
複数のリング発振器を有し、
各リング発振器は発振性出力信号を作り、
前記リング発振器は、各リング発振器が１個の他のリング発振器だけを駆動するように相互結合される、
前記発振器回路。
【請求項２】
方法であって、
複数のリング発振器を設けるステップと、
各リング発振器が１個の他のリング発振器だけを駆動するように前記リング発振器を相互結合するステップと、
を含む前記方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に電圧制御発振器に関するもので、より詳細には、本発明は相互結合型（cross coupled）の電圧制御発振器の構造に関するものである。
【背景技術】
【０００２】
電圧制御発振器（ＶＣＯ）は発振性出力電圧を作る電気回路である。ＶＣＯは種々のアナログおよびディジタル回路に用いられる。ＶＣＯは一般に位相同期ループ（ＰＬＬ）およびクロック発生器回路内に用いられ、またデータ通信装置内にしばしば用いられる。
【０００３】
少なくとも１つの実施の形態では、ＶＣＯは「リング」状に直列に接続された複数の遅延素子で構成する。すなわち、各遅延素子の出力は直列の次の遅延素子の入力に与えられ、最後の遅延素子の出力は折り返して最初の遅延素子の入力に与えられる。この構成は「リング発振器」とも呼ばれる。
【０００４】
リング発振器内の各遅延素子の出力は直列の次の遅延素子に与えられるだけでなく、出力クロック信号も与える。リング発振器内のクロック信号の周波数は全て一般に等しいが、その位相は回路内のクロック信号毎に異なる。
【０００５】
リング発振器は、一般にリングを構成する遅延素子の数に逆比例する或る周波数で発振する。シングル・エンド信号方式に基づくリング発振器は一般に３個以上の奇数の遅延素子を含む。他の点が全て等しい場合は、３段リング発振器は５段リング発振器より高い発振周波数を有し、５段リング発振器は７段リング発振器より高い発振周波数を有する。以下同じである。データ通信などの多くの応用で、高い発振周波数を持つリング発振器の方が低い発振周波数を持つリング発振器より好ましい。３段リング発振器は位相が１２０度ずつ異なる３つのクロック信号を作る。５段リング発振器は位相が７２度ずつ異なる５つのクロック信号を作る。以下同じである。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
高速が望ましいので、システム設計者は３段だけのリング発振器を設計することを希望する。しかし、データ通信などの応用では３段リング発振器は望ましくない。なぜなら、３段リング発振器が作るクロック信号はその応用に適合しないからである。例えば、データ通信では４相クロック方式を用いることが多い。すなわち、周波数は全て同じであるがクロック間の位相が９０度ずつ異なる４つのクロック信号が用いられる。すなわち、１つのクロックの位相は０であり、他の３つのクロックの相対位相は９０度、１８０度、２７０度である。３段リング発振器は高速であるから望ましいものであるが、１２０度ずつ異なる位相を有するクロックを作るので、応用によっては望ましくない。この問題を解決することが望まれる。
【課題を解決するための手段】
【０００７】
ここに開示する発振器回路は複数のリング発振器で構成し、各リング発振器は発振性出力信号を作る。リング発振器は、各リング発振器が１個の他のリング発振器だけを駆動するように相互結合される。少なくとも１つの実施の形態では、発振器回路は４個の３段リング発振器で構成する。それ自体、各リング発振器は３個のセル（例えば、インバータまたは遅延素子）で構成する。またこの実施の形態では、発振器回路は４個のリング発振器のそれぞれからの発振性出力信号で構成する４相クロックを作る。
【０００８】
別の実施の形態では、複数のリング発振器を備えて、各リング発振器が他の１個のリング発振器だけを駆動するようにリング発振器を相互結合する方法を提供する。かかる実施の形態について、後で説明する。
【０００９】
（表記法と用語）
以下の説明とクレームでは特定のシステム構成要素を示すのにいくつかの用語を用いる。当業者が認識するように、構成要素の名称は会社によって異なる。この文書では、名称は異なっても機能が同じ構成要素は区別しない。以下の説明とクレームにおいて、「含む」および「構成する」という用語は開かれた意味で用いており、「含むが制限されない」という意味に解釈すべきである。また、「結合する」という用語は間接的または直接的に接続することを意味する。したがって、第１の装置が第２の装置と結合する場合に、その接続は直接接続によりまたは他の装置や接続を介した間接接続により行ってよい。ここでは、電圧制御発振器（ＶＣＯ）とリング発振器という用語は同義語として用いてよい。
【実施例】
【００１０】
図１において、発振器回路１０の好ましい実施の形態は、Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈで示す複数のセルで構成する。図１には８個のセルＡ−Ｈを示しているが、他の実施の形態（後で説明する図５など）では、異なる数のセルを用いてよい。各セルＡ−Ｈはインバータまたは遅延素子として実現してよい。各セルは入力と出力とを有する。例えば、セルＡは入力１２と出力１４とを有する。図１に示すようにセルは直列に結合され、各セルの出力は直列の次のセルの入力に結合する。セルＡの出力はセルＢの入力に接続する。セルＢの出力はセルＣの入力に接続する。セルＣの出力はセルＤの入力に接続する。セルＤの出力はセルＥの入力に接続する。セルＥの出力はセルＦの入力に接続する。セルＦの出力はセルＧの入力に接続する。セルＧの出力はセルＨの入力に接続する。図１には種々の他の接続も示す。セルＣとＧの出力は折り返してセルＡとＥの入力にそれぞれ接続する。セルＤとＨの出力はセルＨとＤの入力にそれぞれ結合する。また、セルＢとＦの出力はセルＦとＢの入力にそれぞれ結合する。
【００１１】
図１に示す発振器回路１０は複数のリング発振器、特定すると４個のリング発振器で構成する。各リング発振器は３段で構成する。発振器回路１０内の４個の３段リング発振器は（参照ラベルＡ−Ｈを用いて示すと）ＡＢＣ，ＥＦＧ，ＡＧＨ，ＥＣＤである。すなわち、１個の３段リング発振器はセルＡ，Ｂ，Ｃで構成する。別の３段リング発振器はセルＥ，Ｆ，Ｇで構成する。別の２個の３段リング発振器は要素Ａ，Ｇ，ＨとセルＥ，Ｃ，Ｄで構成する。３段リング発振器ＡＢＣは、セルＡの出力がセルＢの入力に結合するように形成される。セルＢの出力はセルＣの入力に結合し、セルＣの出力は折り返してセルＡの入力に結合する。同様に、３段リング発振器ＥＦＧは、セルＥの出力がセルＦの入力に結合するように形成される。セルＦの出力はセルＧの入力に結合し、セルＧの出力は折り返してセルＥの入力に結合する。また、３段リング発振器ＡＧＨは、セルＡの出力がセルＧの入力に結合するように形成される。セルＧの出力はセルＨの入力に結合し、セルＨの出力は折り返してセルＡの入力に結合する。最後に、３段リング発振器ＥＣＤは、セルＥの出力がセルＣの入力に結合するように形成される。セルＣの出力はセルＤの入力に結合し、セルＤの出力は折り返してセルＥの入力に結合する。
【００１２】
上に述べたように、リング発振器の発振の周波数はリング発振器を構成する段数に逆比例する。発振器回路１０内のリング発振器は３個のセル（段）だけで構成するので、このリング発振器は４段以上を用いるものより高い発振周波数を作ることができる。
【００１３】
各リング発振器は発振性出力信号を作る。図１の発振器回路１０は好ましくは４つの出力信号（クロックとも呼ぶ）を作る。出力クロックはセルＡ，Ｂ，Ｅ，Ｆの出力で構成する。４つの出力クロックは全て正確にまたは近似的に同じ周波数を有するが、位相は異なる。クロック間の位相差は９０度の整数倍である。セルＡの出力を「ＣＬＫ０」と呼び、０度であることを示す。セルＢの出力を「ＣＬＫ９０」と呼び、９０度であることを示す。同様に、セルＥとＦの出力を「ＣＬＫ１８０」および「ＣＬＫ２７０」と呼び、それぞれ１８０度と２７０度であることを示す。したがって、図１に示す好ましい発振器構造は４相クロック（ＣＬＫ０、ＣＬＫ９０，ＣＬＫ１８０，ＣＬＫ２７０）を作るが、用いるのは３段リング発振器だけである。３段リング発振器により高速のクロックを作ることが可能であり、他方で図１の構造は直角位相クロック集合を作る。
【００１４】
４個の３段リング発振器は図１に示すように相互結合される。ＡＢＣリング発振器はＥＣＤリング発振器に結合する。特定して述べると、ＡＢＣリング発振器内のセルＣの出力はＥＣＤリング発振器内のセルＤの入力を駆動する。ＥＦＧリング発振器内のセルＧの出力はＡＧＨリング発振器内のセルＨの入力を駆動する。ＡＧＨリング発振器内のセルＡの出力はＡＢＣリング発振器内のセルＢの入力を駆動する。最後に、ＥＣＤリング発振器内のセルＥの出力はＥＦＧリング発振器内のセルＦの入力を駆動する。このように、４個の３段リング発振器は、各リング発振器が１個の他のリング発振器だけを駆動するように結合する。各リング発振器は全く１個の他のリング発振器だけを駆動するので、各リング発振器とセルのローディングは最小になり、このために発振器回路１０の高速性が可能になる。
【００１５】
上に述べたように、各セルＡ−Ｈはインバータまたは遅延素子で構成してよい。インバータの一例を図２に示す。図２に示すように、各要素は共に結合された１対のトランジスタ２０および２２としてインバータを形成してよい。トランジスタ２０はｎチャンネル金属酸化膜半導体（ｎ−ＭＯＳ）トランジスタで構成し、トランジスタ２２はｐチャンネル金属酸化膜半導体（ｐ−ＭＯＳ）トランジスタで構成してよい。
【００１６】
図１および図２に示す実施の形態はシングル・エンド信号を実現する。図３は差動信号を実現する本発明の好ましい実施の形態を示す。図３は図１と同様の構造を示す。図３のセルＡ−Ｈは図１のセルＡ−Ｈとほとんど同様に接続されている。すなわち、図３の構造は４個の３段リング発振器（すなわち、ＡＢＣ，ＥＦＧ，ＡＧＨ，ＥＣＤ）を含む。図１と同様に、図３の各リング発振器は全く１個の他のリング発振器だけを駆動する。これにより高速が得られる。
【００１７】
図３内の各セルは１対の差動入力ＶＩＮＰおよびＶＩＮＮと一対の差動出力ＶＯＵＴＰおよびＶＯＵＴＮとを含む。図に見られるように、１個のセルからのＶＯＵＴＰ出力は直列のＡ−Ｂ−Ｃ−ＤおよびＥ−Ｆ−Ｇ−Ｈ内の次のセルのＶＩＮＰに接続する。同様にＶＯＵＴＮ出力は、上に述べた直列の次のセルのＶＩＮＮに接続する。セルＣおよびＧのＶＯＵＴＰ出力は折り返してセルＡおよびＥのＶＩＮＰ入力にそれぞれ接続する。セルＣおよびＧのＶＯＵＴＮ出力は折り返してセルＡおよびＥのＶＩＮＮ入力にそれぞれ接続する。また、セルＢおよびＦのＶＯＵＴＰ出力はセルＦおよびＢのＶＩＮＰ入力にそれぞれ接続し、セルＢおよびＦのＶＯＵＴＮ出力はセルＦおよびＢのＶＩＮＮ入力にそれぞれ接続する。
【００１８】
直角位相クロックＣＬＫ０、ＣＬＫ９０，ＣＬＫ１８０，ＣＬＫ２７０はセルＡ，Ｂ，Ｅ，ＦのＶＯＵＴＰ出力にそれぞれ生成される。図３の信号方式は差動なので、各セルからの対応する出力信号は反転クロック信号である。したがって、セルＡからのＶＯＵＴＰ信号はＣＬＫ０信号であるが、セルＡからのＶＯＵＴＮ信号はＣＬＫ１８０クロックである。同様に、セルＢ，Ｅ，ＦからのＶＯＵＴＮ信号はＣＬＫ２７０，ＣＬＫ０，ＣＬＫ９０クロックである。それ自体、図３の構造の差動信号はＣＬＫ０，ＣＬＫ９０，ＣＬＫ１８０，ＣＬＫ２７０クロックのそれぞれの２つである。比較できるクロックのこれらの対の立上がりエッジと立下りエッジは、許容誤差が種々のセルの間で異なるために正確には一致しないことがある。かかるタイミングの差異の影響を改善するためにセルＪ，Ｋ，Ｌ，Ｍを設ける。セルＪはセルＥからの出力を受ける。セルＫはセルＦからの出力を受ける。セルＬはセルＧからの出力を受ける。最後に、セルＭはセルＨからの出力を受ける。セルＪおよびＫからのＶＯＵＴＰ出力を共に接続し、ＶＯＵＴＮ出力も共に接続する。同様に、セルＬおよびＭからのＶＯＵＴＰおよびＶＯＵＴＮ出力も共に接続する。図３の回路からの直角位相クロックはＣＬＫ０’，ＣＬＫ９０’，ＣＬＫ１８０’，ＣＬＫ２７０’として用いられる。このようにセルＪ−Ｍは、種々の差動的に生成された共通クロック信号の間のタイミングの差を除くために、または少なくとも減らすために設けられる。
【００１９】
図４は、図３の各差動セルＡ−Ｍの或る例示的な実施の形態を示す。図４に示すように、各差動セルは７個のトランジスタ４０，４２，４４，４６，４８，５０，５２で構成する。トランジスタ４０，４２，４４，４６は好ましくはｐ−ＭＯＳトランジスタであり、トランジスタ４８，５０，５２は好ましくはｎ−ＭＯＳトランジスタである。トランジスタ４８と５０とは差動入力トランジスタ対を形成する。トランジスタ４０，４２と４４，４６とは負荷抵抗として機能する。トランジスタ５２は電流源として機能する。ＶＣＰノードはｐ−ＭＯＳトランジスタのバイアス電圧を与える。ＶＣＮノードはｎ−ＭＯＳトランジスタ５２のバイアス電圧を与える。ＶＣＰノードは種々のセルＡからＤと、ＥからＨと、ＪからＭの間で共に接続するが、かかる接続は図３には示していない。また図４は電源電圧がＶＤＤＡおよびＶＳＳＡとして与えられることを示すが、これも図３には示していない。
【００２０】
上に説明した実施の形態の規模を変更して５クロック信号以上を与えることができる。例えば、図５は１２個のセルＮ，Ｏ，Ｐ，Ｑ，Ｒ，Ｓ，Ｔ，Ｕ，Ｖ，Ｗ，Ｘ，Ｙで構成するシステム５０を示す。セルの構成は上に説明したものと同じである。例えば、セルＯおよびＵの出力はセルＵおよびＯの入力にそれぞれ相互結合される。セルＱおよびＷセルとＳおよびＹは同様に相互結合される。相互結合されるセルの数を増やすことにより、追加のクロックを生成することができる。図５の実施の形態では、システム５０は６つのクロック信号を含み、その位相は一般に６０度離れる。図に示すように、システム５０は、セルＮ，Ｏ，Ｐ，Ｔ，Ｕ，Ｖからの出力信号として与えられるＣＬＫ０，ＣＬＫ６０，ＣＬＫ１２０，ＣＬＫ１８０，ＣＬＫ２４０，ＣＬＫ３００を含む。相互結合されるセルの追加のグループも同様にして形成することができる。また、上に説明したシングル・エンド信号または差動信号の実施の形態の規模は共にこのようにして変更することができる。
【００２１】
ここに説明した発振器回路は種々の電子システムで有用である。データ通信装置は、この好ましい発振器回路が有用なシステムの一例である。データ通信装置は、この発振器回路の好ましい実施の形態が生成するような直角位相の高速クロックを必要としまたはこれが有効になることが多い。この好ましい発振器回路はデータ通信装置内の受信機および／または発信機要素内に含んでよい。
【００２２】
以上の説明に関して更に以下の項を開示する。
（１）  発振器回路であって、
複数のリング発振器で構成し、
各リング発振器は振動性出力信号を作り、
前記リング発振器は、各リング発振器が１個の他のリング発振器だけを駆動するように相互結合される、
発振器回路。
（２）  各リング発振器は３段で構成し、その各段はインバータまたは遅延要素で構成する、（１）記載の発振器回路。
（３）  前記発振器回路は４個のリング発振器で構成し、前記発振器回路は前記４個のリング発振器のそれぞれからの振動性出力信号で構成される４相クロックを作る、（２）記載の発振器回路。
（４）  前記４つの振動性出力信号は位相が９０度ずつ変わる、（３）記載の発振器回路。
（５）  前記複数のリング発振器は第１のセルと、第２のセルと、第３のセルと、第４のセルと、第５のセルと、第６のセルと、第７のセルと、第８のセルとで構成し、各セルは入力と出力とを有し、前記第１のセルの出力は前記第２および第７のセルの入力に接続し、前記第２のセルの出力は前記第３および第５のセルの入力に接続し、前記第３のセルの出力は前記第４および第１のセルの入力に接続し、前記第４のセルの出力は前記第５および第８のセルの入力に接続し、前記第５のセルの出力は前記第６のセルの入力に接続し、前記第６のセルの出力は前記第７のセルの入力に接続し、前記第７のセルの出力は前記第８および第５のセルの入力に接続する、（１）または（４）記載の発振器回路。
（６）  或る方法であって、
複数のリング発振器を設け、
各リング発振器が１個の他のリング発振器だけを駆動するように前記リング発振器を相互結合する、
ことを含む方法。
（７）  前記リング発振器は４個の３段リング発振器であり、その各段はインバータまたは遅延要素で構成する、（６）記載の方法。
【００２３】
（８）  発振器回路を複数のリング発振器で構成し、各リング発振器は振動性出力信号を作る。リング発振器は、各リング発振器が１個の他のリング発振器だけを駆動するように相互結合される。少なくとも１つの実施の形態１０では、発振器回路は４個の３段リング発振器で構成する。それ自体、各リング発振器は３個のセル（例えば、インバータまたは遅延要素）（ＡＢＣ，ＥＦＧ，ＡＧＨ，ＥＣＤ）で構成する。またこの実施の形態では、発振器回路は４個のリング発振器のそれぞれからの振動性出力信号(ＣＬＫ０，ＣＬＫ１，ＣＬＫ２，ＣＬＫ３)で構成する４相クロックを作る。
【図面の簡単な説明】
【００２４】
【図１】本発明の好ましい実施の形態に係る、相互結合型のＶＣＯを示す。
【図２】図１の相互結合型のＶＣＯ内の各セルの例示的な実施の形態を示す。
【図３】差分信号を実現する相互結合型のＶＣＯの例示的な実施の形態を示す。
【図４】図３の各セルの例示的な実施の形態を示す。
【図５】図１の相互結合型のＶＣＯの規模を変えて任意の望ましい数のクロック信号を作ることが可能であることを示す。
【符号の説明】
【００２５】
Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ  セル
ＣＬＫ０，ＣＬＫ９０，ＣＬＫ１８０，ＣＬＫ２７０  クロック
【図１】
2005312053.tif 000003
【図２】
2005312053.tif 000004
【図３】
2005312053.tif 000005
【図４】
2005312053.tif 000006
【図５】
2005312053.tif 000007
【手続補正書】
【提出日】平成17年5月10日(2005.5.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
発振器回路であって、
複数のリング発振器で構成し、
各リング発振器は振動性出力信号を作り、
前記リング発振器は、各リング発振器が１個の他のリング発振器だけを駆動するように相互結合される、
発振器回路。
【請求項２】
各リング発振器は３段で構成し、その各段はインバータまたは遅延要素で構成する、請求項１記載の発振器回路。
【請求項３】
前記発振器回路は４個のリング発振器で構成し、前記発振器回路は前記４個のリング発振器のそれぞれからの振動性出力信号で構成される４相クロックを作る、請求項２記載の発振器回路。
【請求項４】
前記４つの振動性出力信号は位相が９０度ずつ変わる、請求項３記載の発振器回路。
【請求項５】
前記複数のリング発振器は第１のセルと、第２のセルと、第３のセルと、第４のセルと、第５のセルと、第６のセルと、第７のセルと、第８のセルとで構成し、各セルは入力と出力とを有し、前記第１のセルの出力は前記第２および第７のセルの入力に接続し、前記第２のセルの出力は前記第３および第５のセルの入力に接続し、前記第３のセルの出力は前記第４および第１のセルの入力に接続し、前記第４のセルの出力は前記第５および第８のセルの入力に接続し、前記第５のセルの出力は前記第６のセルの入力に接続し、前記第６のセルの出力は前記第７のセルの入力に接続し、前記第７のセルの出力は前記第８および第５のセルの入力に接続する、請求項１または請求項４記載の発振器回路。
【請求項６】
或る方法であって、
複数のリング発振器を設け、
各リング発振器が１個の他のリング発振器だけを駆動するように前記リング発振器を相互結合する、
ことを含む方法。
【請求項７】
前記リング発振器は４個の３段リング発振器であり、その各段はインバータまたは遅延要素で構成する、請求項６記載の方法。