(57)【要約】【課題】結晶化膜とアモルファス膜が混在する基板などに強誘電体膜などの結晶化膜を形成する場合に、結晶化温度を低温化することできる結晶化膜の形成方法と、これを用いた半導体装置の製造方法を提供する。【解決手段】結晶化膜の原料を含有する溶液を基板１０上に供給し、基板上に供給された溶液の塗膜１１を結晶化する熱処理を行って結晶１３ｓを成長させ、結晶化膜とする。また、半導体装置の製造方法としては、基板に下部電極を形成し、下部電極を含む基板の上層に全面に結晶化膜の原料を含有する溶液を供給し、基板上に供給された溶液の塗膜を結晶化する熱処理を行い、熱処理で結晶化された膜の上層に上部電極を形成する。ここで、上記の熱処理は、溶液の塗膜１１が、形成する結晶化膜と同一組成であるかまたは実質的に格子定数が同じである結晶微粒子１２を含有する状態として行う。【選択図】    図１
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【特許請求の範囲】
【請求項１】
基板上に結晶化膜を形成する方法であって、
前記結晶化膜の原料を含有する溶液を前記基板上に供給する工程と、
前記基板上に供給された前記溶液の塗膜を結晶化する熱処理工程とを有し、
前記熱処理工程においては、前記溶液の塗膜が、前記結晶化膜と同一組成である結晶微粒子または実質的に格子定数が同じである結晶微粒子を含有する状態として、前記熱処理を行う結晶化膜の形成方法。
【請求項２】
前記溶液を前記基板上に供給する工程において、前記結晶化膜と同一組成である結晶微粒子または格子定数が実質的に同じである結晶微粒子と前記結晶化膜の原料を含有する溶液を前記基板上に供給する請求項１に記載の結晶化膜の形成方法。
【請求項３】
前記結晶化膜を形成する基板の表面は、結晶化膜とアモルファス膜が混在する面となっている請求項１に記載の結晶化膜の形成方法。
【請求項４】
第１結晶化膜を有する基板上に第２結晶化膜を形成する方法であって、
前記基板を所定温度に加熱する工程と、
前記所定温度に加熱された前記基板の前記第１結晶化膜上に、前記第２結晶化膜の原料を含有する原料ガスを堆積させ、同時に前記第２結晶化膜の原料を結晶化させる工程とを有する結晶化膜の形成方法。
【請求項５】
結晶化膜の上下層に電極を有する構成の半導体装置の製造方法であって、
基板に下部電極を形成する工程と、
前記下部電極を含む前記基板の上層に全面に結晶化膜の原料を含有する溶液を供給する工程と、
前記基板上に供給された前記溶液の塗膜を結晶化する熱処理工程と、
前記熱処理工程で結晶化された膜の上層に上部電極を形成する工程とを有し、
前記熱処理工程においては、前記溶液の塗膜が、前記結晶化膜と同一組成である結晶微粒子または実質的に格子定数が同じである結晶微粒子を含有する状態として、前記熱処理を行う半導体装置の製造方法。
【請求項６】
結晶化膜の上下層に電極を有する構成の半導体装置の製造方法であって、
基板に下部電極を形成する工程と、
前記基板を所定温度に加熱する工程と、
前記所定温度に加熱された前記基板の前記下部電極上に、前記結晶化膜の原料を含有する原料ガスを堆積させ、同時に前記結晶化膜の原料を結晶化させる工程と、
前記結晶化された膜の上層に上部電極を形成する工程とを有する半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、結晶化膜の形成方法および半導体装置の製造方法に関するものであり、詳しくは、結晶成長の起点となる種結晶を含有する結晶化膜の原料溶液を用いて結晶化膜を形成することにより、結晶化膜の結晶化温度を低温化しようとした、結晶化膜の形成方法および半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置において、強誘電体膜は、自発分極、高誘電率、電気光学効果、圧電効果および焦電効果等の多くの機能を持つことから、広範なデバイス開発に応用されており、例えば、強誘電体の高誘電率を利用してＤＲＡＭの大容量キャパシタの絶縁膜として用いられ、また、強誘電体の分極反転と残留分極特性、いわばヒステリシス特性を利用した不揮発性メモリに利用されている。
上記の強誘電体膜としては、例えばＳｒＴｉＯ３  、ＳｒＢｉ２  Ｔａ２  Ｏ９  （ＳＢＴ）、ＳｒＢｉ２  Ｎｂ２  Ｏ９  などが用いられる。
【０００３】
上記のような強誘電体膜を成膜するには、例えば、ＭＯＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｄｅｃｏｍｐｏｓｉｔｉｏｎ）法、ゾルゲル法、スパッタリング法、レーザーアブレーション法、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法あるいはＬＳＭＣＤ（Ｌｉｑｕｉｄ  Ｓｏｕｒｃｅ  Ｍｉｓｔｅｄ  Ｃｈｅｍｉｃａｌ  Ｄｅｐｏｓｉｔｉｏｎ）法などにより、目的とする結晶化膜の前駆体膜やアモルファス膜を形成した後、結晶化の熱処理（Ｆｕｒｎａｃｅ  Ａｎｎｅａｌ処理）を行うことによって、目的とする結晶化膜を形成する。
【０００４】
上記の結晶化膜を形成する際、Ｐｔ、Ｉｒなどの結晶化膜上に形成する場合と比較して、酸化シリコン（ＳｉＯ２  ）などのアモルファス膜上に形成する場合には、結晶化膜の結晶性を高めて必要な特性を確保するため、結晶化のための熱処理（Ｆｕｒｎａｃｅ  Ａｎｎｅａｌ処理）の処理温度をより高温とする必要がある。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記の強誘電体膜をキャパシタ絶縁膜に用いた半導体装置の製造方法などにおいて、結晶化膜であるパターニングされたＰｔ、Ｉｒなどからなるキャパシタの下部電極と、アモルファス膜である層間絶縁膜となる酸化シリコン膜が混在する基板上に、上記の強誘電体膜を形成する場合、強誘電体膜の結晶化のための熱処理温度をＰｔ、Ｉｒなどの下部電極上での結晶化に十分な温度と設定すると、パターニングされたＰｔ、Ｉｒなどの電極間における酸化シリコン膜上においては強誘電体膜が十分に結晶化しないため、これが下部電極上の十分に結晶化された強誘電体膜の特性に悪影響を及ぼしてしまうことになる。
【０００６】
逆に、パターニングされたＰｔ、Ｉｒなどの電極間における酸化シリコン膜上において強誘電体膜が十分に結晶化するように、強誘電体膜の結晶化の熱処理温度を高めると、下部電極の下層配線やタングステンなどのプラグが酸化してしまい、導通不良が発生する場合がある。
【０００７】
上記の問題は、強誘電体膜に限らず、高誘電体膜、酸化物導電体膜、酸化物磁性体膜、超伝導材料膜などのその他の結晶化膜についても同様の状況となっている。
【０００８】
本発明は上記の状況に鑑みてなされたものであり、本発明の目的は、結晶化膜とアモルファス膜が混在する基板などに強誘電体膜などの結晶化膜を形成する場合に、結晶化温度を低温化することできる結晶化膜の形成方法と、これを用いた半導体装置の製造方法を提供することである。
【０００９】
【課題を解決するための手段】
上記の目的を達成するために、本発明の結晶化膜の形成方法は、基板上に結晶化膜を形成する方法であって、前記結晶化膜の原料を含有する溶液を前記基板上に供給する工程と、前記基板上に供給された前記溶液の塗膜を結晶化する熱処理工程とを有し、前記熱処理工程においては、前記溶液の塗膜が、前記結晶化膜と同一組成である結晶微粒子または実質的に格子定数が同じである結晶微粒子を含有する状態として、前記熱処理を行う。
【００１０】
上記の本発明の結晶化膜の形成方法は、好適には、前記溶液を前記基板上に供給する工程において、前記結晶化膜と同一組成である結晶微粒子または格子定数が実質的に同じである結晶微粒子と前記結晶化膜の原料を含有する溶液を前記基板上に供給する。
【００１１】
上記の本発明の結晶化膜の形成方法は、結晶化膜の原料を含有する溶液を基板上に供給し、基板上に供給された溶液の塗膜を結晶化する熱処理を行う。ここで、この熱処理は、溶液の塗膜が形成しようとする結晶化膜と同一組成であるかまたは実質的に格子定数が同じである結晶微粒子を含有する状態として行う。
溶液の塗膜が形成しようとする結晶化膜と同一組成であるか実質的に格子定数が同じである結晶微粒子を含有する状態とするには、例えば形成しようとする結晶化膜と同一組成であるかまたは格子定数が実質的に同じである結晶微粒子と結晶化膜の原料を含有する溶液を基板上に供給する。
【００１２】
また、上記の目的を達成するために、本発明の結晶化膜の形成方法は、第１結晶化膜を有する基板上に第２結晶化膜を形成する方法であって、前記基板を所定温度に加熱する工程と、前記所定温度に加熱された前記基板の前記第１結晶化膜上に、前記第２結晶化膜の原料を含有する原料ガスを堆積させ、同時に前記第２結晶化膜の原料を結晶化させる工程とを有する。
【００１３】
上記の本発明の結晶化膜の形成方法は、予め基板を所定温度に加熱しておき、所定温度に加熱された基板の第１結晶化膜上に、第２結晶化膜の原料を含有する原料ガスを堆積させ、同時に第２結晶化膜の原料を結晶化させる。
【００１４】
また、上記の目的を達成するために、本発明の半導体装置の製造方法は、結晶化膜の上下層に電極を有する構成の半導体装置の製造方法であって、基板に下部電極を形成する工程と、前記下部電極を含む前記基板の上層に全面に結晶化膜の原料を含有する溶液を供給する工程と、前記基板上に供給された前記溶液の塗膜を結晶化する熱処理工程と、前記熱処理工程で結晶化された膜の上層に上部電極を形成する工程とを有し、前記熱処理工程においては、前記溶液の塗膜が、前記結晶化膜と同一組成である結晶微粒子または実質的に格子定数が同じである結晶微粒子を含有する状態として、前記熱処理を行う。
【００１５】
上記の本発明の半導体装置の製造方法は、基板に下部電極を形成し、下部電極を含む基板の上層に全面に結晶化膜の原料を含有する溶液を供給し、基板上に供給された溶液の塗膜を結晶化する熱処理を行い、熱処理で結晶化された膜の上層に上部電極を形成する。ここでこの熱処理は、溶液の塗膜が、形成しようとする結晶化膜と同一組成であるかまたは実質的に格子定数が同じである結晶微粒子を含有する状態として行う。
【００１６】
また、上記の目的を達成するために、本発明の半導体装置の製造方法は、結晶化膜の上下層に電極を有する構成の半導体装置の製造方法であって、基板に下部電極を形成する工程と、前記基板を所定温度に加熱する工程と、前記所定温度に加熱された前記基板の前記下部電極上に、前記結晶化膜の原料を含有する原料ガスを堆積させ、同時に前記結晶化膜の原料を結晶化させる工程と、前記結晶化された膜の上層に上部電極を形成する工程とを有する。
【００１７】
上記の本発明の半導体装置の製造方法は、基板に下部電極を形成する。次に、基板を所定温度に加熱しておき、所定温度に加熱された基板の下部電極上に、結晶化膜の原料を含有する原料ガスを堆積させ、同時に結晶化膜の原料を結晶化させる。次に、結晶化された膜の上層に上部電極を形成する。
【００１８】
【発明の実施の形態】
以下に、本発明の結晶化膜の形成方法と、本発明の結晶化膜の形成方法を用いた半導体装置（強誘電体メモリ素子）の製造方法の実施の形態について、添付の図面を参照して説明する。
【００１９】
第１実施形態
本実施形態は、強誘電体膜などの結晶化膜の形成方法である。
本実施形態において形成する結晶化膜は、例えば、ＳｒＴｉＯ３  、ＳｒＢｉ２Ｔａ２  Ｏ９  （ＳＢＴ）、ＳｒＢｉ２  Ｎｂ２  Ｏ９  などの強誘電体膜、あるいは、その他の組成の高誘電体膜、酸化物導電体膜、酸化物磁性体膜、超伝導材料膜などである。
【００２０】
図１（ａ）および（ｂ）は本実施形態に係る結晶化膜の形成方法を示す模式図である。
まず、図１（ａ）に示すように、基板１０上に、例えば溶液塗布や溶液を霧状にして塗布する方法などにより、結晶化膜の原料を含有する溶液を供給し、溶液の塗膜１１を成膜する。
ここで、結晶化膜を形成する基板１０の表面としては、例えば、Ｐｔ、Ｉｒなどの結晶化膜と酸化シリコン膜などのアモルファス膜が混在する面となっているものとする。
また、溶液の塗膜１１の膜厚としては、結晶化後に所望の値（例えば１５０ｎｍ程度）となるように決定して、溶液を供給する。一回の塗布で所定の膜厚とならない場合は、複数回の塗布を繰り返して所定の膜厚となるようにすることができる。
【００２１】
上記のように結晶化膜の原料を含有する溶液を供給した後、溶液の塗膜を結晶化する熱処理（Ｆｕｒｎａｃｅ  Ａｎｎｅａｌ処理）を行うが、図１（ａ）に示すように、この熱処理を行う時点で溶液の塗膜１１が、形成しようとする結晶化膜と同一組成であるかまたは実質的に格子定数が同じである結晶微粒子１２を含有する状態としておく。実質的に格子定数が同じであるとは、組成が異なっても溶液の塗膜１１の結晶化の成長核となりうる程度に、形成する結晶化膜との格子定数の差が小さいことを示す。
結晶微粒子の粒径は、形成する結晶化膜への影響を小さくするように考慮して決定される。例えば結晶化膜の膜厚を１５０ｎｍ程度とする場合、結晶微粒子の粒径は大きくとも２０ｎｍ程度とする。
上記のように溶液の塗膜１１が、形成しようとする結晶化膜と同一組成であるかまたは実質的に格子定数が同じである結晶微粒子１２を含有する状態とするには、後述の種々の方法が選択可能である。
【００２２】
次に、図１（ｂ）に示すように、溶液の塗膜１１を結晶化する熱処理（Ｆｕｒｎａｃｅ  Ａｎｎｅａｌ処理）を行う。
形成しようとする結晶化膜と同一組成であるかまたは実質的に格子定数が同じである結晶微粒子１２を含有しているため、これを成長核として、結晶微粒子を含有しない場合よりも低い温度で、強誘電体の結晶１３ｓが成長する。溶液の塗膜１１全体が結晶化すると強誘電体膜の結晶化膜が得られる。
例えば、Ｐｔの結晶化膜と酸化シリコン膜のアモルファス膜が混在する基板上に、上記の溶液を用いてＳｒＴｉＯ３  膜を形成する場合、結晶化の熱処理（Ｆｕｒｎａｃｅ  Ａｎｎｅａｌ処理）温度として７００℃以上の温度とする必要があったが、上記のように形成しようとする結晶化膜と同一組成であるかまたは実質的に格子定数が同じである結晶微粒子１２を含有させることで、結晶化の熱処理（Ｆｕｒｎａｃｅ  Ａｎｎｅａｌ処理）温度を１００℃以上低温化することができる。
【００２３】
上記のように、本実施形態に係る結晶化膜の形成方法によれば、結晶化膜とアモルファス膜が混在する基板などに強誘電体膜などの結晶化膜を形成する場合に、結晶化温度を低温化することができる。
さらには、結晶化処理に要する時間を短縮することが可能である。
【００２４】
次に、上記の結晶化の熱処理を行う時点で、溶液の塗膜１１が、形成しようとする結晶化膜と同一組成であるかまたは実質的に格子定数が同じである結晶微粒子１２を含有する状態とする方法について、以下に説明する。
【００２５】
本実施形態においては、結晶化膜の原料溶液に結晶微粒子を混入する。
図２（ａ）および（ｂ）は、結晶化膜の形成方法の工程を示す模式断面図である。
結晶化膜の原料を含有する溶液を調液する際に、別途準備しておいた形成しようとする結晶化膜と同一組成であるかまたは実質的に格子定数が同じである結晶微粒子１２を混入させる。得られた溶液を塗布することで、図２（ａ）に示すように、基板１０上に、形成しようとする結晶化膜と同一組成であるかまたは実質的に格子定数が同じである結晶微粒子１２を含有する溶液の塗膜１１を成膜できる。
次に、図２（ｂ）に示すように、溶液の塗膜１１を結晶化する熱処理（Ｆｕｒｎａｃｅ  Ａｎｎｅａｌ処理）を行い、結晶微粒子１２を成長核として溶液の塗膜１１を結晶化させ、結晶化膜１３を得る。
【００２６】
第２実施形態
本実施形態は、第１実施形態に係る結晶化膜の形成方法を用いた半導体装置（強誘電体メモリ素子）の製造方法である。
即ち、強誘電体メモリ素子の強誘電体キャパシタに含まれる強誘電体膜を第１実施形態に係る結晶化膜の形成方法により形成する方法である。
本実施形態に係る強誘電体メモリ素子のメモリセルは、１トランジスタ＋１キャパシタ（１Ｔ／１Ｃ）構成である。
【００２７】
図３（ａ）は本実施形態に係る強誘電体メモリ素子の１メモリセルに相当する部分の断面図であり、また、図３（ｂ）は１メモリセルの等価回路図である。
【００２８】
シリコン半導体基板４０のＬＯＣＯＳ法などにより形成された素子分離絶縁膜４１で素子分離された活性領域に形成されたチャネル形成領域４５上に、例えば酸化シリコンからなるゲート絶縁膜４２が形成されており、その上層に例えばポリシリコンあるいはポリサイドなどからなるゲート電極４３が形成されている。
ゲート電極４３の両側部における半導体基板４０中にはソース・ドレイン領域４４が形成されている。
以上のように、ＭＯＳ電界効果トランジスタが構成されており、メモリセルにおける選択トランジスタＳＴとなる。
【００２９】
上記のＭＯＳ電界効果トランジスタを被覆して全面に、ＢＰＳＧ（ホウ素およびリンをドープした酸化シリコン）などからなる第１絶縁膜５０が形成されており、その上層に、Ｐｔなどからなる下部電極５２、強誘電体膜５３およびＰｔなどからなる上部電極５４が積層されて強誘電体キャパシタＣＡＰが構成されている。
【００３０】
上記の強誘電体キャパシタＣＡＰを被覆して全面に、ＢＰＳＧなどからなる第２絶縁膜６０が形成されており、平坦化されている。
第１絶縁膜５０および第２絶縁膜６０には、選択トランジスタＳＴの一方のソース・ドレイン領域４４、強誘電体キャパシタＣＡＰの下部電極５２および上部電極５４にそれぞれ達するコンタクトホールが開口されており、それぞれコンタクト・プラグ（６５，６６，６７）が埋め込まれており、選択トランジスタＳＴの一方のソース・ドレイン領域４４と強誘電体キャパシタＣＡＰの下部電極５２に接続するコンタクト・プラグ（６５，６６）は第１の配線６８に接続され、強誘電体キャパシタＣＡＰの上部電極５４に接続するコンタクト・プラグ６７はプレート線に接続されている第２の配線６９に接続される。
また、選択トランジスタＳＴの他方のソース・ドレイン領域４４に達する不図示のコンタクトホールが形成されており、ビット線に接続する配線が形成されている。
【００３１】
上記の構成を有するメモリセルにおいて、図３（ｂ）に示すように、選択トランジスタＳＴのゲート電極４３がワード線ＷＬに接続されており、一方、選択トランジスタＳＴの強誘電体キャパシタＣＡＰに接続されていない側のソース・ドレイン領域４４はビット線ＢＬに接続されている。
また、強誘電体キャパシタＣＡＰの選択トランジスタＳＴに接続されていない側の電極（上部電極５４）はプレート線ＰＬに接続されている。
以上のように、１メモリセルは１トランジスタ＋１キャパシタ（１Ｔ／１Ｃ）構成となっている。
【００３２】
強誘電体膜５３は、例えばＳｒＴｉＯ３  、ＳｒＢｉ２  Ｔａ２  Ｏ９  （ＳＢＴ）、ＳｒＢｉ２  Ｎｂ２  Ｏ９  などからから構成されている。
この強誘電体膜は、第１実施形態に係る結晶化膜の形成方法により形成された膜である。
【００３３】
次に、上記の強誘電体メモリ素子の製造方法について説明する。
図４〜６は、本実施形態に係る強誘電体メモリ素子の製造法の製造工程を示す断面図である。
まず、図４（ａ）に示すように、シリコン半導体基板４０のチャネル形成領域４５を有する活性領域を区分するように、例えばＬＯＣＯＳ法により素子分離領域４１を形成する。
次に、半導体基板４０の表面を熱酸化してゲート絶縁膜４２を形成し、次に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によりポリシリコンを堆積させ、フォトリソグラフィ技術およびエッチング技術によってパターニングして、ポリシリコンからなるゲート電極４３を形成する。
次に、ゲート電極４３をマスクとして、導電性不純物をイオン注入し、注入された不純物の活性化処理（熱処理）を行ない、ソース・ドレイン領域４４を形成する。
ソース・ドレイン領域４４は、エクステンション領域やＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域を有する構造とすることもできる。
以上のようにして、選択トランジスタを形成する。
【００３４】
次に、半導体基板４０上に選択トランジスタを被覆して全面に、例えば成膜温度が４００℃のＣＶＤ法によりＢＰＳＧを堆積させて第１絶縁膜５０を形成し、必要に応じて、リフロー処理（例えば窒素ガス雰囲気中での９００℃、２０分間の処理）、化学的機械研磨（ＣＭＰ）処理、あるいはエッチバック処理により、第１絶縁膜５０を平坦化する。
【００３５】
次に、図４（ｂ）に示すように、例えば成膜温度が６００〜７５０℃のＲＦマグネトロンスパッタリング法により、第１絶縁膜５０上にＰｔを０．１〜０．２μｍ膜厚で堆積させ、下部電極５２を形成する。
【００３６】
次に、図４（ｃ）に示すように、例えばイオンミリング技術を用いて下部電極５２を所望の形状にパターニングした後、全面にＳｒＴｉＯ３  、ＳｒＢｉ２  Ｔａ２  Ｏ９  （ＳＢＴ）、ＳｒＢｉ２  Ｎｂ２  Ｏ９  などからからなる強誘電体膜５３を形成する。
ここで、強誘電体膜５３の形成には、第１実施形態において説明した方法を用いる。即ち、強誘電体膜の原料溶液の塗膜を形成し、溶液中に予め結晶微粒子を混入するか、ＲＴＡ処理により塗膜中に結晶微粒子を生成し、溶液の塗膜を結晶化する熱処理（Ｆｕｒｎａｃｅ  Ａｎｎｅａｌ処理）を行い、強誘電体膜５３を形成する。
【００３７】
次に、図５（ａ）に示すように、例えば成膜温度が６００〜７５０℃のＲＦマグネトロンスパッタリング法により、強誘電体膜５３上にＰｔからなる上部電極５４を形成する。
次に、例えばイオンミリング技術を用いてＰｔからなる上部電極５４を所望の形状にパターニングし、さらに、ＲＩＥ（反応性イオンエッチング）により強誘電体膜５３をパターニングする。
以上のようにして、強誘電体キャパシタを形成する。
【００３８】
次に、図５（ｂ）に示すように、強誘電体キャパシタを被覆して全面に、例えばＣＶＤ法によりＢＰＳＧを堆積させて第２絶縁膜６０を形成し、必要に応じて、リフロー処理、ＣＭＰ処理、あるいはエッチバック処理により平坦化する。
次に、フォトリソグラフィ技術およびエッチング技術を用いて、第１絶縁膜５０および第２絶縁膜６０に、選択トランジスタＳＴの一方のソース・ドレイン領域４４、強誘電体キャパシタＣＡＰの下部電極５２および上部電極５４にそれぞれ達するコンタクトホール（６１，６２，６３）をそれぞれ開口する。
【００３９】
次に、図６に示すように、各コンタクトホール（６１，６２，６３）内を含む第２絶縁膜６０上に、例えばスパッタリング法によりＴｉ層およびＴｉＮ層を成膜した後、例えばスパッタリング法によりＴｉＮ層上にアルミニウム系合金（例えばＡｌ−１％Ｓｉ）で各コンタクトホール（６１，６２，６３）内を埋め込む。
上記のようにして、Ｔｉ層およびＴｉＮ層とアルミニウム系合金との積層体から、各コンタクトホール（６１，６２，６３）内に埋め込まれたコンタクト・プラグ（６５，６６，６７）と、配線層６４が形成される。
以降は、配線層６４をパターン加工して第１の配線６８と第２の配線６９を形成し、図５に示す構成とすることができる。
【００４０】
本実施形態に係わる強誘電体メモリ素子の製造方法によれば、強誘電体メモリ素子の強誘電体キャパシタに含まれる強誘電体膜を第１実施形態に係る結晶化膜の形成方法により形成しており、結晶化膜（下部電極）とアモルファス膜（第１絶縁膜）が混在する基板に強誘電体膜を形成する場合にも、結晶化温度を低温化することができる。
さらには、結晶化処理に要する時間を短縮することが可能である。
【００４１】
第３実施形態
本実施形態は、ＭＯＣＶＤ法による結晶化膜の形成方法と、これを用いて結晶化膜を形成する半導体装置の製造方法である。
本実施形態において強誘電体膜などの結晶化膜（第２結晶化膜と称する）を形成する基板には、予めＰｔなどの第１結晶化膜が形成されている。
結晶化膜を形成する方法としては、上記の第１結晶化膜が形成されている基板を所定温度に加熱しておき、所定温度に加熱された基板の第１結晶化膜上に第２結晶化膜の原料を含有する原料ガスを直接堆積させ、これと同時に第２結晶化膜の原料を結晶化させる。
上記の方法によれば、従来の熱処理により結晶化させる場合と比較して結晶化温度を下げることができる。
これは、基板上に予め堆積されたＰｔなどの第１結晶化膜上に、目的とする強誘電体膜などの第２結晶化膜を結晶化させながら堆積させる際に、第１結晶化膜の結晶を成長核として、第２結晶化膜の結晶化が起こることによる。
【００４２】
本実施形態に係る半導体装置の製造方法は、結晶化膜の上下層に電極を有する構成の半導体装置の製造方法であって、まず、基板に下部電極を形成し、基板を所定温度に加熱する。
次に、所定温度に加熱された基板の下部電極上に、結晶化膜の原料を含有する原料ガスを堆積させ、同時に結晶化膜の原料を結晶化させる。
次に、結晶化された膜の上層に上部電極を形成する。
以上で、本実施形態に係る結晶化膜の形成方法を用いて半導体装置を製造することができ、結晶化膜の結晶化温度を下げることが可能となっている。
【００４３】
以上、本発明を好ましい実施形態に基づき説明したが、本発明は以上に説明した実施形態に限られるものではない。
例えば、強誘電体膜としては例示したもの以外の組成の強誘電体膜を用いることができ、Ｂｉ２ＡＢ２Ｏ９（ここで、Ａはアルカリ土類金属Ｓｒ、ＢａおよびＣａの中の１種であり、ＢはＴａおよびＮｂの中の１種である）からなるＹ１系材料から構成された膜を成膜することができる。尚、元素Ａ／Ｂの組み合わせとして、Ｓｒ／Ｔａだけでなく、Ｓｒ／Ｎｂ、Ｂａ／Ｔａ、Ｂａ／Ｎｂ、Ｃａ／Ｔａ、Ｃａ／Ｎｂを挙げることができる。
また、実施形態に説明した強誘電体メモリのキャパシタ構造などは例示であり、適宜設計変更することが可能である。たとえば、スタック構造を採用し、トランジスタに接するコンタクト・プラグの直上に強誘電体キャパシタを配置しても良い。また、コンタクト・プラグと強誘電体キャパシタの下部電極の間に、Ｔｉ、Ｔａ、または、Ｗの酸化物からなる拡散バリア層を形成しても良い。さらに、強誘電体キャパシタの上部電極の上に、適切な材料からなる水素バリア層を形成しても良い。
その他、本発明の要旨を逸脱しない範囲で、種々の改変が可能である。
【００４４】
【発明の効果】
本発明の結晶化膜の形成方法によれば、結晶化膜とアモルファス膜が混在する基板などに強誘電体膜などの結晶化膜を形成する場合に、結晶化温度を低温化することができる。
【００４５】
また、本発明の半導体装置の製造方法によれば、本発明の結晶化膜の形成方法を用いて、結晶化温度を低温化して、強誘電体膜などの結晶化膜を形成することができる。
【図面の簡単な説明】
【図１】図１（ａ）および（ｂ）は本発明の第１実施形態に係る結晶化膜の形成方法の工程を示す模式図である。
【図２】図２（ａ）および（ｂ）は本発明の第１実施形態に係る結晶化膜の形成方法の工程を示す模式断面図である。
【図３】図３（ａ）は第２実施形態に係る強誘電体メモリ素子の１メモリセルに相当する部分の断面図であり、図３（ｂ）は１メモリセルの等価回路図である。
【図４】図４（ａ）〜（ｃ）は第２実施形態に係る強誘電体メモリ素子の製造方法の製造工程を示す断面図である。
【図５】図５（ａ）および（ｂ）は第２実施形態に係る強誘電体メモリ素子の製造方法の製造工程を示す断面図である。
【図６】図６は第２実施形態に係る強誘電体メモリ素子の製造法の製造工程を示す断面図である。
【符号の説明】
１０…基板、１１…溶液の塗膜、１２…結晶微粒子、１３…結晶化膜、１３ｓ…結晶、４０…半導体基板、４１…素子分離絶縁膜、４２…ゲート絶縁膜、４３…ゲート電極、４４…ソース・ドレイン領域、４５…チャネル形成領域、５０…第１絶縁膜、５２…下部電極、５３…強誘電体層、５４…上部電極、６０…第２絶縁膜、６１、６２、６３…コンタクトホール、６４…配線層、６５、６６、６７…コンタクト・プラグ、６８…第１の配線、６９…第２の配線、ＳＴ…選択トランジスタ、ＣＡＰ…強誘電体キャパシタ、ＷＬ…ワード線、ＢＬ…ビット線、ＰＬ…プレート線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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