(57)【要約】【課題】  曲折したパターンを有する場合に，曲折したパターンの湾曲部が素子の特性に影響を与えることを防ぎ，設計値との特性差を小さくできる半導体装置を提供する。【解決手段】  アクティブ領域１００が直角に曲折している半導体装置において，アクティブ領域１００とゲート２００とのパターン間隔Ｌは，曲折したアクティブ領域１００のパターン内側の湾曲部Ｒ（ラインが円弧状となった部分）の円弧半径ＲＬより大きくすることを特徴としている。このパターン間隔Ｌを規定して設計することにより，アクティブ領域の湾曲部がゲートパターンに重ならず，素子特性と設計値との差異が大きくなるのを防ぐことができる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
アクティブ領域上部にゲートが形成され，前記アクティブ領域が直角に曲折している半導体装置において；
曲折した前記アクティブ領域と前記ゲートとのパターン間隔は，曲折した前記アクティブ領域のパターン内側の円弧状となった湾曲部の円弧半径より大きいことを特徴とする半導体装置。
【請求項２】
前記半導体装置は，ＭＯＳトランジスタの集積回路であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体装置は，ＳＯＩ基板に形成されたことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ＳＯＩ基板に形成された前記ＭＯＳトランジスタの集積回路のパターン設計を０．２μｍの設計ルールで行う場合には，前記パターン間隔は約０．４μｍ以上であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
アクティブ領域上部にゲートが形成され，前記ゲートが直角に曲折している半導体装置において；
曲折した前記ゲートと前記アクティブ領域とのパターン間隔は，曲折した前記ゲートのパターン内側の円弧状となった湾曲部の円弧半径より，大きいことを特徴とする半導体装置。
【請求項６】
前記半導体装置は，ＭＯＳトランジスタの集積回路であることを特徴とする請求項５に記載の半導体装置。
【請求項７】
アクティブ領域上部にゲートが形成され，前記アクティブ領域が，直角に曲折して前記ゲートと所定のパターン間隔を有する半導体装置の評価方法において；
前記パターン間隔のみが異なる複数のＭＯＳトランジスタを形成する工程と，
前記複数のＭＯＳトランジスタの特性を各々測定する工程と，
前記パターン間隔に対する前記特性をプロットし，前記特性が前記パターン間隔に依存しなくなる間隔を曲折した前記アクティブ領域と前記ゲートとの最小パターン間隔とする工程と，
を含むことを特徴とする半導体装置の評価方法。
【請求項８】
測定する前記特性は，閾値電圧及びドレイン電流であることを特徴とする請求項７に記載の半導体装置の評価方法。
【請求項９】
前記閾値電圧及び前記ドレイン電流に加えてさらにリーク電流を測定することを特徴とする請求項８に記載の半導体装置の評価方法。
【請求項１０】
前記閾値電圧及び前記ドレイン電流に加えてさらに，閾値電圧以下のゲート電圧に対するドレイン電流特性を測定することを特徴とする請求項８または９に記載の半導体装置の評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はウェハ上に形成されたトランジスタ集積回路，特にＭＯＳトランジスタのアクティブ領域またはゲートが曲折したパターンである場合に，設計値と同等の特性を得られる半導体装置及び半導体装置の評価方法に関するものである。
【背景技術】
【０００２】
近年，デバイスの高速化を目的として，絶縁層上に薄いシリコン層を形成したＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板が多用されている。ＳＯＩ上にトランジスタを形成する方法は，基本的にはバルクのシリコンウエハを用いる場合のプロセスと同様である。
【０００３】
この時，ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  Ｏｆ  Ｓｉｌｉｃｏｎ）法によって素子分離する場合は，図４Ａに示すように，ＬＯＣＯＳ酸化膜１により埋め込み酸化膜２上のＳＯＩ層のエッジがバーズビーク状となる。この形状でゲート酸化膜４を形成し，ゲート５を形成すると，ゲート５がオーバーラップするアクティブ領域３のエッジ部分では，寄生トランジスタ７が形成されてしまう。そのため，形成されるトランジスタは，本素子トランジスタ６に寄生トランジスタ７が並列接続された構成となる。
【０００４】
寄生トランジスタは，イオン注入条件や各プロセス工程の熱処理等により，バーズビーク部分の不純物濃度が低下するため，本素子のトランジスタに比べて閾値電圧が低くなりやすい。そのため，図４Ｂに示すように，ゲート電圧Ｖｇに対するドレイン電流Ｉｄの特性にこぶが現れるハンプ現象が起きてしまう。このハンプ現象を抑制するために，通常はバーズビーク部分にイオン注入を施す等により，寄生トランジスタ領域のチャネル濃度を上げて寄生トランジスタが立ち上がるのを抑制する対策を施す。
【０００５】
また，素子の回路設計の際には，評価用のＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）のトランジスタ特性から抽出したスパイスパラメータを使用して，回路設計を行う。このパラメータ抽出の際のＴＥＧには，通常図３Ａに示すように，ゲート１１とアクティブ領域１２が直角に交差する単純なパターン形状のトランジスタが使われる。
【０００６】
しかし一方，実際の回路パターンにおけるアクティブ領域やゲートのパターンにおいては，ＴＥＧパターンのような単純な形状で構成することはできず，例えばインバータ回路のような場合，隣接する２つのアクティブ領域を１つのゲートパターンで接続するために，曲折したパターンとなっている。
【０００７】
また，ウェハ上にできるだけ多くの素子を形成できるように，高集積化を考慮してパターン配置するためには，図３Ｂに示すように曲折した形状を有するアクティブ領域１４上にゲート１３を形成するパターン配置も用いられる。
【０００８】
ここで特許文献１には，ハンプ特性を抑制するため，アクティブ領域より高濃度の不純物領域を絶縁層との間に設けることにより，アクティブ領域に接するエッジ部の絶縁膜がエッチングされて電界集中を起こすのを防ぐ方法が示されている。また，特許文献２及び３にはフォトレジストによるマスクを用いずにアクティブ領域側部に寄生トランジスタがオンするのを抑制するための不純物注入を行い，ハンプ特性を防ぐ方法が記されている。
【０００９】
【特許文献１】特開平１０−９３１０１号公報
【特許文献２】特開２００２−９２９２号公報
【特許文献３】特開２００３−８６８０７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで，フォトリソグラフィを用いて，曲折した形状のアクティブ領域やゲートのパターンを形成する際には，フォトレジストのパターンの曲折した箇所の内側は，フォトマスクのパターン通りに直角にならず，図３ＢのＢ部に示すように湾曲してしまう。例えばアクティブ領域が，その湾曲したパターンのままに形成されると，曲折したアクティブ領域とゲートとのパターン間隔が短い場合には，湾曲部がゲートのパターンに重なり，設計値よりもチャネル幅が長くなったことと同じになり，トランジスタ特性が変わってしまう。
【００１１】
図３Ｃには図３ＢのＡＡ部断面を示す。埋め込み酸化膜１５上のアクティブ領域１４がＬＯＣＯＳ酸化膜１６によって分離され，ゲート酸化膜１７上にゲート１３が形成されている。特にＳＯＩ構造のトランジスタでは，湾曲したアクティブ領域がゲートのパターンに重なっていると，ＬＯＣＯＳ酸化膜によるアクティブ領域のエッジ部はバーズビーク形状なので，寄生トランジスタ領域がより広くなり，Ｉｄ−Ｖｇ特性のハンプ現象もより大きくなってしまう。
【００１２】
このような状況では，実際の素子のトランジスタ特性と，ＴＥＧから導いた回路設計に使用するスパイスパラメータとで特性差が大きくなり，集積回路は回路設計通りの特性が得られない。また，ＳＯＩ基板にトランジスタを形成する場合にハンプ抑制のために施すエッジ領域の不純物注入についても，湾曲したアクティブ領域がゲートパターンに重なっていると，不純物注入の効果が得られず，ハンプ特性が改善されない。
【００１３】
そこで，本発明は，このような問題に鑑みてなされたもので，その目的とするところは，アクティブ領域またはゲートのパターンが曲折している場合に，曲折したパターンの湾曲部が素子の特性に影響を与えることを防ぎ，設計値との特性差を小さくすることのできる半導体装置及び半導体装置の評価方法を提供することにある。
【課題を解決するための手段】
【００１４】
上記課題を解決するために，本発明のある観点によれば，アクティブ領域が直角に曲折している半導体装置において，曲折したアクティブ領域とゲートとのパターン間隔は，曲折したアクティブ領域のパターン内側の湾曲部（ラインが円弧状となった部分）の円弧半径（ラインを円弧とみなした時の円弧の半径）より大きいことを特徴とする半導体装置が提供される。ここで直角というのは，正確な９０度の角度を意味するものではなく，実質的にパターンが直角に曲がっている（略直角に曲がっている）という意味である。また円弧状も同様に，正確な円の弧を意味するものではなく，ラインがほぼ円弧となっていることを意味する。
【００１５】
素子のパターンを形成する際のフォトリソグラフィ工程において，フォトレジストのパターンを形成する場合，マスクパターンにほぼ直角に折れ曲がった箇所があると，その曲がった内側のラインがマスク通りに直角にならず，湾曲した丸いラインとなってしまう。本発明は，そのような円弧状のラインとなった部分の円弧半径よりもアクティブ領域とゲートとのパターン間隔を大きくすることによって，特性に影響を及ぼさない効果を得るものである。
【００１６】
ＭＯＳトランジスタの集積回路では，集積密度を高くするために，アクティブ領域またはゲートのパターンが曲折していることが多い。例えばアクティブ領域パターンの湾曲した部分がゲートパターンに重なっていると，チャネル幅が広がったのと同じこととなり，素子特性が設計値と変わってしまう。そのため，湾曲した部分がゲートパターンに影響を及ぼさない間隔を規定して設計することが望ましい。
【００１７】
また，ＬＯＣＯＳ法を用いて素子分離が行われるＳＯＩ基板に形成された場合には，湾曲部に形成される寄生トランジスタにより，設計値との大きな特性差が生じやすいため，アクティブ領域とゲートとのパターン間隔をアクティブ領域の湾曲部が重ならないようにすることで，設計値と実際に製造された素子との特性差を解消するのに大きな効果が得られる。勿論ＳＯＩ構造だけでなく，バルク構造のトランジスタへの適用に対しても効果が得られる。
【００１８】
さらに，ゲートのパターンが直角に曲折している半導体装置においても，曲折したゲートパターンとアクティブ領域とのパターン間隔を，曲折したゲートのパターン内側の湾曲部の円弧半径より大きくすることで，ゲートの湾曲部アクティブ領域に影響を及ぼすのを防ぎ，設計とほぼ同等の特性を得ることができる。
【００１９】
また，上記のような曲折したアクティブ領域とゲートとの間に所定のパターン間隔を有する半導体装置の特性を評価するために，パターン間隔のみが異なる複数のＭＯＳトランジスタを形成する工程と，複数のＭＯＳトランジスタの特性を各々測定する工程と，パターン間隔に対する特性をプロットし，特性がパターン間隔に依存しなくなる間隔をアクティブ領域とゲートとの最小パターン間隔とする工程と，を含むことを特徴とする半導体装置の評価方法が提供される。
【００２０】
アクティブ領域が略直角に曲折し，ゲートとのパターン間に，曲折方向と直角方向に所定の間隔を有している場合には，閾値電圧及びドレイン電流を測定することにより評価できる。アクティブ領域とゲートとのパターン間隔に対する閾値電圧及びドレイン電流の値をグラフにプロットすると，間隔が小さい時は間隔によって特性が変動するが，間隔が大きくなると特性が一定になる。つまり閾値電圧及びドレイン電流が間隔に依存せずに一定になる間隔が，アクティブ領域パターンとゲートパターンとの離すべき最小間隔となる。
【００２１】
また，閾値電圧及びドレイン電流だけでなく，リーク電流及び／またはＳ値（閾値電圧以下でのゲート電圧に対するドレイン電流特性を示し，ドレイン電流を１桁増加させるゲート電圧値のこと）を測定し，同様にアクティブ領域とゲートとの間隔との特性依存性を求めることにより，正確に離すべき間隔を決めることができる。この評価用のパターンは，ウェハの一部にＴＥＧとしていれてもよいし，評価用のウェハとして全面に形成してもよい。
【発明の効果】
【００２２】
以上詳述したように本発明によれば，アクティブ領域またはゲートが略直角に曲折している場合に，曲折したパターン内側の略円弧状湾曲部の円弧半径よりもアクティブ領域とゲートとのパターン間隔を大きくすることにより，湾曲部が素子特性に影響を小さくし，ほぼ設計通りの素子特性を得ることができる。そのため，試作から設計へのフィードバックを少なくすることができ，工数やコストを削減することができる。
【発明を実施するための最良の形態】
【００２３】
以下に添付図面を参照しながら，本発明の好適な実施の形態について詳細に説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００２４】
本実施の形態として図１に示すような，ＭＯＳトランジスタのアクティブ領域１００が直角に曲折している場合について説明する。アクティブ領域１００とゲート２００との間隔Ｌを，アクティブ領域の円弧状の湾曲部Ｒにおける円弧半径ＲＬよりも大きくしていることを特徴としている。ここで直角というのは，正確な９０度の角度を意味するものではなく，実質的に直角に曲がったパターンを意味する。また円弧状についても，円の弧と正確に重なるラインを意味するものではなく，ラインを円弧として扱うことができることを意味する。
【００２５】
チップ上になるべく多くの回路を集積させようとすると，アクティブ領域１００とゲート２００との間隔Ｌはできるだけ短くする方が有利であり，アクティブ領域とゲートとの間隔の設計基準はフォトリソグラフィの合わせ精度で決めることができる。０．２μｍのデザインルールで作製したトランジスタのアクティブ領域とゲートとの余裕は０．１μｍ程度である。
【００２６】
しかし，直角に曲折したマスクパターンでアクティブ領域を形成する場合，フォトレジストのパターンの内側が湾曲し（湾曲部Ｒ）パターンラインが略円弧状になる。そのまま湾曲した形状のアクティブ領域１００が形成されるので，アクティブ領域１００とゲート２００とのパターンの間隔Ｌが短くなるほど，湾曲部Ｒがゲート２００部に重なり（図３Ｂ参照），チャネル幅が広がったのと同じく作用し，素子特性が設計値と変わってしまう。
【００２７】
そこで，本実施の形態においては，湾曲部の略円弧状のラインを中心が点Ｐの円弧とみなし，円弧半径ＲＬよりも間隔Ｌを大きくすることで湾曲部Ｒがゲート２００パターンに重ならないようにし，特性が変動するのを防ぐものである。また，トランジスタ特性に影響を及ぼさない最小の間隔Ｌを評価し，規定を設けて回路設計やパターン設計を行うことで，素子特性が設計通りとなり，設計値の修正などのフィードバックを少なくすることができ，素子の開発に要する工数やコストを削減することができる。
【００２８】
また，アクティブ領域の外部にゲートが曲折部を有している場合にも，湾曲したゲートのパターンが，ゲート長を広げるように作用して特性を変動させてしまうので，ゲートの湾曲部がアクティブ領域パターンに重ならないように，ゲートとアクティブ領域とのパターン間隔を湾曲部の円弧半径より大きくすることにより，ほぼ設計通りの特性を得ることができる。
【００２９】
アクティブ領域１００とゲート２００との間隔Ｌを規定するためには，まず所定の間隔である間隔Ｌのみが異なる複数のＭＯＳトランジスタを形成する。このトランジスタは，評価用であるが，本素子と同様の条件で製作する。この評価パターンは，評価用ウェハに形成しても良いが，本素子用のウェハの一部にＴＥＧパターンとして形成しても良い。
【００３０】
次に形成された複数のＭＯＳトランジスタの特性を各々測定する。その特性結果を間隔Ｌに対してグラフにプロットした時に，特性が間隔に依存しなくなって一定となる間隔をアクティブ領域とゲートとの最小パターン間隔とすることができる。
【００３１】
図１のようなアクティブ領域が曲折している場合には，特性として，閾値電圧Ｖｔ及びドレイン電流Ｉｄを測定することにより最小パターン間隔を規定することができる。閾値電圧Ｖｔ及びドレイン電流Ｉｄだけでなく，さらにリーク電流Ｉｏｆｆ，及びＳ値（ドレイン電流を１桁増加させるゲート電圧値）について測定してもよく，より精度よく最小パターン間隔を規定することができる。
【００３２】
図２に，間隔Ｌに対する，閾値電圧Ｖｔ，ドレイン電流Ｉｄ，リーク電流Ｉｏｆｆ，及びＳ値をプロットした結果を示す。測定に用いた評価用の素子は，ゲート長０．２μｍ，ゲート幅０．４μｍのＮＭＯＳトランジスタをＳＯＩ基板上に形成し，間隔Ｌは約０．１μｍ〜１μｍのトランジスタについて測定している。
【００３３】
図２に示されたように，ゲート長やアクティブ領域の幅（ゲート幅）が同じ設計値であっても，アクティブ領域が曲折していると，間隔Ｌが小さい時にはトランジスタ特性が大きく変動している。間隔Ｌが約０．４μｍ以上となると，閾値電圧Ｖｔ，及びドレイン電流Ｉｄｓに間隔Ｌの依存性がなくなり（特性線が水平になる），特性が一定となる。
【００３４】
この場合，約０．４μｍの間隔が，トランジスタ特性に影響を与えない最小パターン間隔と判断することができる。つまり，０．２μｍのデザインルールで設計した素子については，アクティブ領域とゲートとの間隔を約０．４μｍ程度以上とすれば，トランジスタ特性の変動が少なくなることがわかる。
【００３５】
こうして，アクティブ領域またはゲートのパターンが曲折するトランジスタにおいては，アクティブ領域とゲートとの間隔を，曲折したパターンの湾曲部の影響を受けない間隔にして，精度の高いスパイスパラメータと実際の回路特性の差異を小さくすることができる。
【００３６】
特にＬＯＣＯＳ法を用いたＳＯＩウェハ上にＭＯＳトランジスタを形成して半導体集積回路を作成する際には，アクティブ領域端部に寄生トランジスタが形成されるので，アクティブ領域の曲折部分の影響を大きく受けやすいが，ゲートとアクティブ領域の間隔を適正な間隔にすることにより，トランジスタ特性とスパイスパラメータとの特性差をより効果的に小さくすることができる。
【００３７】
以上，添付図面を参照しながら本発明の好適な実施形態について説明したが，本発明は係る例に限定されないことは言うまでもない。当業者であれば，特許請求の範囲に記載された範疇内において，各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００３８】
本実施の形態においては，ＳＯＩウェハ上に形成したトランジスタについて説明したが，絶縁体であるサファイア基板上にシリコン層を形成したＳＯＳ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｓａｐｐｈｉｒｅ）基板や通常のバルク基板にトランジスタを形成した場合も同様の効果が期待できる。
【産業上の利用可能性】
【００３９】
本発明は半導体装置及び半導体装置の評価方法に適用可能であり，特にアクティブ領域やゲートが曲折するパターンを有するＭＯＳトランジスタについて，設計値と差異のない特性を得ることを可能とする半導体装置及び半導体装置の評価方法に適用可能である。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施の形態による半導体装置の説明図である。
【図２】本発明の実施の形態による半導体装置のアクティブ領域とゲートとの間隔に対する特性（Ｖｔ，Ｉｄｓ，Ｉｏｆｆ，Ｓ値）を示す特性図である。
【図３Ａ】一般的なアクティブ領域とゲートのパターンを表す説明図である。
【図３Ｂ】アクティブ領域に曲折部を有するパターンを表す説明図である。
【図３Ｃ】図３ＢのＡＡ部の断面を表す説明図である。
【図４Ａ】ＬＯＣＯＳ法を用いたＳＯＩ基板に形成されたＭＯＳトランジスタのアクティブ領域を表す概略断面図である。
【図４Ｂ】ドレイン電流ｖｓゲート電圧特性におけるハンプ特性を示す説明図である。
【符号の説明】
【００４１】
１００      アクティブ領域
２００      ゲート
Ｒ      湾曲部
Ｌ      間隔
ＲＬ      円弧半径
【図１】
2005243759.tif 000003
【図２】
2005243759.tif 000004
【図３Ａ】
2005243759.tif 000005
【図３Ｂ】
2005243759.tif 000006
【図３Ｃ】
2005243759.tif 000007
【図４Ａ】
2005243759.tif 000008
【図４Ｂ】
2005243759.tif 000009