(57)【要約】【課題】  データの読出しタイミングの遅延差を発生させず、メモリセルのサイズが微細化されたときにもメモリセルのピッチに選択ゲートを配置可能な半導体記憶装置を提供する。【解決手段】  リファレンス用読出ワード線ドライバ５０，６０とサブワード線ドライバ１０，２０とは、同じ回路構成を有する。そのため、リファレンス用読出ワード線ドライバ５０，６０は、サブワード線ドライバ１０，２０と同じく、１本の読出メインワード線ＲＭＷＬに対して４本のリファレンス用読出ワード線ＲＷＬ＜０＞〜ＲＷＬ＜３＞が選択可能な４ウェイ構成となっている。このような構成とすることにより、サブワード線ＳＷＬとリファレンス用読出ワード線ＲＷＬとを同じタイミングで立ち上げることができる。そのため、メモリセルアレイＭＣＡとリファレンスメモリセルアレイＲＭＣＡとにおいて同時にビット線電流が流れ、高速なセンス動作を行なうことが可能となる。【選択図】        図４
2005251273.tif 000002
【特許請求の範囲】
【請求項１】
データを格納する複数のメモリセル、および前記複数のメモリセルに接続される複数のサブワード線を含むメモリセルアレイと、
前記複数のサブワード線をドライブするサブワード線ドライバと、
データを読み出すのに用いられる複数のリファレンスメモリセル、および前記複数のリファレンスメモリセルに接続される複数のリファレンス用読出ワード線を含むリファレンスメモリセルアレイと、
前記複数のリファレンス用読出ワード線をドライブするリファレンス用読出ワード線ドライバとを備え、
前記サブワード線ドライバと前記リファレンス用読出ワード線ドライバとは、同一の回路構成を有する、半導体記憶装置。
【請求項２】
前記サブワード線ドライバと前記リファレンス用読出ワード線ドライバとは、共通の複数のサブデコード信号によって制御される、請求項１に記載の半導体記憶装置。
【請求項３】
前記サブワード線ドライバに入力される前記複数のサブデコード信号と、前記前記リファレンス用読出ワード線ドライバに入力される前記複数のサブデコード信号とは、入力関係が互いに入れ替わっている、請求項２に記載の半導体記憶装置。
【請求項４】
前記サブワード線ドライバの入力端子に接続されるメインワード線をさらに備え、
前記サブワード線ドライバは、前記メインワード線からの入力信号を受けた後に前記サブデコード信号を受ける、請求項２に記載の半導体記憶装置。
【請求項５】
前記リファレンス用読出ワード線ドライバの入力端子に接続される読出メインワード線をさらに備え、
前記リファレンス用読出ワード線ドライバは、前記読出メインワード線からの入力信号を受けた後に前記サブデコード信号を受ける、請求項２に記載の半導体記憶装置。
【請求項６】
データを格納する複数のメモリセル、および前記複数のメモリセルに接続される複数のビット線および複数のディジット線を含むメモリセルアレイと、
前記複数のビット線を選択するビット線電流選択回路とを備え、
前記ビット線電流選択回路は、複数のビット線電流選択ゲートを含み、
前記複数のビット線電流選択ゲートは、前記ビット線の方向に互いにずらして配置される、半導体記憶装置。
【請求項７】
前記ビット線電流選択回路は、第１および第２のビット線電流選択回路を含み、
前記第１のビット線電流選択回路は、前記ビット線の方向に互いにずらして配置される第１の複数のビット線電流選択ゲートを有し、
前記第２のビット線電流選択回路は、前記第１の複数のビット線電流選択ゲートと同じ配置である第２の複数のビット線電流選択ゲートを有する、請求項６に記載の半導体記憶装置。
【請求項８】
前記複数のディジット線を選択するディジット線電流選択回路をさらに備え
前記ディジット線電流選択回路は、複数のディジット線電流選択ゲートを含み、
前記複数のディジット線電流選択ゲートは、前記ディジット線の方向に互いにずらして配置される、請求項６に記載の半導体記憶装置。
【請求項９】
前記半導体記憶装置は、薄膜磁性体記憶装置である、請求項１〜８のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関し、特に、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行なう薄膜磁性体記憶装置のような半導体記憶装置に関する。
【背景技術】
【０００２】
低消費電力で不揮発性の半導体記憶装置の１つとして、ＭＲＡＭ（Magnetic Random Access Memory）が注目されている。ＭＲＡＭは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な半導体記憶装置である。
【０００３】
特に、近年では、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭについては、下記の特許文献１，２等に開示されている。
【０００４】
一般に、ＭＲＡＭは、メモリセルを選択するのにサブワード線ドライバを用い、リファレンスメモリセルを選択するのにリファレンス用読出ワード線ドライバを用いる。ここで、サブワード線ドライバとリファレンス用読出ワード線ドライバとが互いに独立していた場合、データの読出しタイミングに遅延差が生じる。この遅延差は、正しいデータを読み出すことができるまでに要するセンス時間に影響する。
【０００５】
これに対し、従来の半導体装置は、メモリセルと同じ構造を有する２つのメモリセルを並列に配置したダミーメモリセルを各ワード線対に配置し、相補の情報をそれぞれ保持した当該２つのメモリセルを活性化することにより、リファレンス信号を発生する（たとえば、特許文献１参照）。
【０００６】
また、ＭＲＡＭは、一般に、データを書き込むためにビット線、ディジット線などのデータ線へ大きな電流を流す必要がある。このため、当該データ線を駆動する選択ゲートのサイズ幅は５０μｍ程度となり、選択ゲート回路の占有面積はかなり大きくなる。加えて、メモリセルのアクセストランジスタとビット選択ゲートとの配置は直交関係にある。このため、メモリセルのサイズが微細化されると、メモリセルのピッチに選択ゲートを配置することが困難となり、メモリセルアレイの構成に影響する。
【０００７】
これに対し、従来の磁気ランダムアクセスメモリは、書込動作後において書込ワード線およびビット線に書込動作時の電流と逆向きの電流を流すことにより、配線の信頼性を著しく向上させるとともに大容量化も実現している（たとえば、特許文献２参照）。
【特許文献１】特開２００２−２２２５８９号公報
【特許文献２】特開２００２−１９７８５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来の半導体装置は、ＭＲＡＭにおけるダミーメモリセルのリファレンス信号発生方法について記載しているが、サブワード線ドライバとリファレンス用読出ワード線ドライバとが互いに独立していた場合に生じるデータの読出しタイミングの遅延差の問題を根本的に解決するものではない。
【０００９】
また、従来の磁気ランダムアクセスメモリは、配線の信頼性を著しく向上させるとともに大容量化も実現しているが、メモリセルのサイズが微細化されたときにメモリセルのピッチに選択ゲートを配置することが困難となる問題を根本的に解決するものではない。
【００１０】
したがって、この発明の目的は、データの読出しタイミングの遅延差を発生させず、メモリセルのサイズが微細化されたときにもメモリセルのピッチに選択ゲートを配置可能な半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１１】
この発明のある局面による半導体記憶装置は、データを格納する複数のメモリセル、および複数のメモリセルに接続される複数のサブワード線を含むメモリセルアレイと、複数のサブワード線をドライブするサブワード線ドライバと、データを読み出すのに用いられる複数のリファレンスメモリセル、および複数のリファレンスメモリセルに接続される複数のリファレンス用読出ワード線を含むリファレンスメモリセルアレイと、複数のリファレンス用読出ワード線をドライブするリファレンス用読出ワード線ドライバとを備える。サブワード線ドライバとリファレンス用読出ワード線ドライバとは、同一の回路構成を有する。
【００１２】
この発明の他の局面による半導体記憶装置は、データを格納する複数のメモリセル、および複数のメモリセルに接続される複数のビット線および複数のディジット線を含むメモリセルアレイと、複数のビット線を選択するビット線電流選択回路とを備える。ビット線電流選択回路は、複数のビット線電流選択ゲートを含む。複数のビット線電流選択ゲートは、ビット線の方向に互いにずらして配置される。
【発明の効果】
【００１３】
この発明によれば、データの読出しタイミングの遅延差を発生させず、メモリセルのサイズが微細化されたときにもメモリセルのピッチに選択ゲートを配置可能となる。
【発明を実施するための最良の形態】
【００１４】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００１５】
［実施の形態１］
図１は、この発明の実施の形態１を説明する際の比較例となるＭＲＡＭ１００の概略的な構成を示した概略構成図である。
【００１６】
図１を参照して、ＭＲＡＭ１００は、メモリセルアレイＭＣＡと、リファレンスメモリセルアレイＲＭＣＡと、コラムデコーダ３０と、出力データアンプ３５，３６と、サブワード線ドライバ１１０，１２０と、リファレンス用読出ワード線ドライバ１５０，１６０とを備える。
【００１７】
メモリセルアレイＭＣＡは、データを格納するメモリセルＭ１〜Ｍ４およびＢ１〜Ｂ４を含む。メモリセルアレイＭＣＡは、ビット線対ＢＬ＜０＞，／ＢＬ＜０＞およびＢＬ＜１＞，／ＢＬ＜１＞と、ディジット線ＤＬ＜０＞，ＤＬ＜１＞と、サブワード線ＳＷＬ＜０＞〜ＳＷＬ＜３＞とに接続される。
【００１８】
リファレンスメモリセルアレイＲＭＣＡは、データを読み出すのに用いられるリファレンスメモリセルＭ５，Ｍ６およびＢ５，Ｂ６を含む。リファレンスメモリセルアレイＲＭＣＡは、ビット線対ＢＬ＜０＞，／ＢＬ＜０＞およびＢＬ＜１＞，／ＢＬ＜１＞と、読出データ線ＲＤＬと、リファレンス用読出ワード線ＲＷＬ＜０＞，ＲＷＬ＜１＞とに接続される。
【００１９】
コラムデコーダ３０は、トランジスタ３１〜３４を含む。トランジスタ３１は、ビット線ＢＬ＜０＞とローカル入出力線ＬＩＯ＜０＞との間に接続され、ゲートがコラム選択線ＣＳＬ＜０＞に接続される。ビット線ＢＬ＜０＞は、メモリセルＭ１，Ｍ３およびリファレンスメモリセルＭ５に接続される。トランジスタ３２は、ビット線／ＢＬ＜０＞とローカル入出力線／ＬＩＯ＜０＞との間に接続され、ゲートがコラム選択線ＣＳＬ＜０＞に接続される。ビット線／ＢＬ＜０＞は、メモリセルＢ１，Ｂ３およびリファレンスメモリセルＢ５に接続される。
【００２０】
トランジスタ３３は、ビット線ＢＬ＜１＞とローカル入出力線ＬＩＯ＜１＞との間に接続され、ゲートがコラム選択線ＣＳＬ＜１＞に接続される。ビット線ＢＬ＜１＞は、メモリセルＭ２，Ｍ４およびリファレンスメモリセルＭ６に接続される。トランジスタ３４は、ビット線／ＢＬ＜１＞とローカル入出力線／ＬＩＯ＜１＞との間に接続され、ゲートがコラム選択線ＣＳＬ＜１＞に接続される。ビット線／ＢＬ＜１＞は、メモリセルＢ２，Ｂ４およびリファレンスメモリセルＢ６に接続される。
【００２１】
出力データアンプ３５は、ローカル入出力線対ＬＩＯ＜０＞，／ＬＩＯ＜０＞からの入力信号を受けて増幅し、出力データ信号ＤＯ＜０＞を出力する。出力データアンプ３６は、ローカル入出力線対ＬＩＯ＜１＞，／ＬＩＯ＜１＞からの入力信号を受けて増幅し、出力データ信号ＤＯ＜１＞を出力する。
【００２２】
サブワード線ドライバ１１０は、ＡＮＤゲート１１１，１１２を含む。ＡＮＤゲート１１１は、メインワード線ＭＷＬ＜０＞からの信号およびサブデコード信号ＳＤ＜０＞を受けて、サブワード線ＳＷＬ＜０＞に信号を出力する。サブワード線ＳＷＬ＜０＞は、メモリセルＭ１，Ｍ２に接続される。ＡＮＤゲート１１２は、メインワード線ＭＷＬ＜０＞からの信号およびサブデコード信号ＳＤ＜１＞を受けて、サブワード線ＳＷＬ＜１＞に信号を出力する。サブワード線ＳＷＬ＜１＞は、メモリセルＢ１，Ｂ２に接続される。また、メモリセルＭ１，Ｂ１，Ｍ２，Ｂ２は、いずれもディジット線ＤＬ＜０＞に接続される。
【００２３】
サブワード線ドライバ１２０は、ＡＮＤゲート１２１，１２２を含む。ＡＮＤゲート１２１は、メインワード線ＭＷＬ＜０＞からの信号およびサブデコード信号ＳＤ＜３＞を受けて、サブワード線ＳＷＬ＜２＞に信号を出力する。サブワード線ＳＷＬ＜２＞は、メモリセルＭ３，Ｍ４に接続される。ＡＮＤゲート１２２は、メインワード線ＭＷＬ＜０＞からの信号およびサブデコード信号ＳＤ＜２＞を受けて、サブワード線ＳＷＬ＜３＞に信号を出力する。サブワード線ＳＷＬ＜３＞は、メモリセルＢ３，Ｂ４に接続される。また、メモリセルＭ３，Ｂ３，Ｍ４，Ｂ４は、いずれもディジット線ＤＬ＜１＞に接続される。
【００２４】
このように、サブワード線ドライバ１１０，１２０は、ＡＮＤゲートを介してサブワード線ＳＷＬをドライブするが、ＡＮＤゲートの代わりにＮＡＮＤゲートとインバータとを組み合わせて用いてもよい。
【００２５】
リファレンス用読出ワード線ドライバ１５０は、バッファ１５１を含む。バッファ１５１は、読出メインワード線ＲＭＷＬ０からの入力信号を受けて、リファレンス用読出ワード線ＲＷＬ＜０＞に信号を出力する。リファレンス用読出ワード線ＲＷＬ＜０＞は、リファレンスメモリセルＭ５，Ｍ６に接続される。リファレンス用読出ワード線ドライバ１６０は、バッファ１６１を含む。バッファ１６１は、読出メインワード線ＲＭＷＬ１からの入力信号を受けて、リファレンス用読出ワード線ＲＷＬ＜１＞に信号を出力する。リファレンス用読出ワード線ＲＷＬ＜１＞は、リファレンスメモリセルＢ５，Ｂ６に接続される。また、リファレンスメモリセルＭ５，Ｂ５，Ｍ６，Ｂ６は、いずれも読出データ線ＲＤＬに接続される。
【００２６】
このように、リファレンス用読出ワード線ドライバ１５０，１６０は、バッファを介してリファレンス用読出ワード線ＲＷＬをドライブするが、バッファの代わりに２つのインバータを組み合わせて用いてもよい。
【００２７】
次に、ＭＲＡＭ１００の概略的な動作について説明する。
【００２８】
ＭＲＡＭ１００では、メモリセルのデータを読み出す場合、メインワード線ＭＷＬからの信号とサブデコード信号ＳＤとを受けて、当該メモリセルに対応したサブワード線ＳＷＬが選択される。
【００２９】
たとえば、メモリセルＭ１のデータを読み出す場合、メインワード線ＭＷＬ＜０＞からの信号とサブデコード信号ＳＤ＜０＞とが、ともにＨレベル（論理ハイ）となる。これにより、サブワード線ドライバ１１０のＡＮＤゲート１１１を介して、サブワード線ＳＷＬ＜０＞がＨレベルとなる。
【００３０】
このとき、コラム選択線ＣＳＬ＜０＞がＨレベルになると、コラムデコーダ３０のトランジスタ３１を介して、ビット線ＢＬ＜０＞が選択される。こうして、サブワード線ＳＷＬ＜０＞とビット線ＢＬ＜０＞との交点にあるメモリセルＭ１が選択され、データが読み出される。
【００３１】
メモリセルＭ１のデータを読み出す場合、対応するリファレンスメモリセルは、ビット線ＢＬ＜０＞と相補なビット線／ＢＬ＜０＞に接続されたリファレンスメモリセルＢ５となる。リファレンスメモリセルＢ５は、リファレンス用読出ワード線ＲＷＬ＜１＞によって選択される。リファレンス用読出ワード線ＲＷＬ＜１＞は、読出メインワード線ＲＭＷＬ１からの入力信号を受けたリファレンス用読出ワード線ドライバ１６０のバッファ１６１を介してドライブされる。
【００３２】
図２は、ＭＲＡＭ１００におけるメモリセルアレイＭＣＡの一部回路構成示した回路図である。
【００３３】
図２を参照して、メモリセルアレイＭＣＡは、メモリセルＭ１，Ｂ１，Ｍ２，Ｂ２を含む。メモリセルＭ１は、ビット線ＢＬ＜０＞およびソース線ＳＬ０と、ディジット線ＤＬ＜０＞およびサブワード線ＳＷＬ＜０＞との交差部に配置される。メモリセルＢ１は、ビット線／ＢＬ＜０＞およびソース線ＳＬ０と、ディジット線ＤＬ＜０＞およびサブワード線ＳＷＬ＜１＞との交差部に配置される。
【００３４】
メモリセルＭ２は、ビット線ＢＬ＜１＞およびソース線ＳＬ１と、ディジット線ＤＬ＜０＞およびサブワード線ＳＷＬ＜０＞との交差部に配置される。メモリセルＢ２は、ビット線／ＢＬ＜１＞およびソース線ＳＬ１と、ディジット線ＤＬ＜０＞およびサブワード線ＳＷＬ＜１＞との交差部に配置される。なお、ソース線ＳＬ０，ＳＬ１は、図１では省略されている。
【００３５】
メモリセルＭ１，Ｂ１，Ｍ２，Ｂ２の各々は、ＴＭＲ（Tunneling Magneto-Resistance）素子と、アクセストランジスタＡＴとを含む。ＴＭＲ素子は、ディジット線ＤＬとビット線ＢＬとの交差部に配置される。データ書込み時には、ビット線電流とディジット線電流とで磁化が発生し、ＴＭＲ素子へデータが書き込まれる。データ読出し時には、サブワード線ＳＷＬとビット線ＢＬとで選択した交差部にあるアクセストランジスタＡＴがオンすることによってメモリセルが選択される。
【００３６】
ＭＲＡＭ１００のメモリセルアレイＭＣＡでは、ディジット線ＤＬ１本に対してサブワード線ＳＷＬが２本割り当てられている。メモリセルアレイＭＣＡの特徴として、アクセストランジスタＡＴは、ビット線ＢＬごとにディジット線ＤＬの両側に交互配置されている。
【００３７】
たとえば、メモリセルＭ１のデータを読み出す場合、サブワード線ＳＷＬ＜０＞がＨレベルとなってアクセスアクセストランジスタＡＴがオンする。これにより、ＴＭＲ素子に電流が流れ、メモリセルＭ１の抵抗値がセンス回路（図示せず）より読み出される。
【００３８】
センス回路は、リファレンスとなる抵抗値がないと、読み出したメモリセルＭ１の抵抗値がＨレベルかＬレベル（論理ロー）かを判断できない。そのため、図１において説明したリファレンスメモリセルＢ５の抵抗値を基準値として用いる。リファレンスメモリセルの抵抗値は、メモリセルの最大抵抗値Ｒｍａｘと最小抵抗値Ｒｍｉｎとの間の中間抵抗値Ｒｍｉｎ＋（Ｒｍａｘ−Ｒｍｉｎ）／２相当の値を有する。
【００３９】
メモリセルＭ１のデータを読み出すとき、ビット線／ＢＬ＜０＞は選択されない。そこで、サブワード線ＳＷＬ＜０＞もＨレベルにし、ビット線／ＢＬ＜０＞を介してリファレンスメモリセルＢ５（図１参照）を選択することにより、ビット線対ＢＬ＜０＞，／ＢＬ＜０＞でデータを読み出すことが可能となる。ビット線対でデータを読み出すことにより、メモリセルアレイＭＣＡに対するノイズに強くなるものと考えられる。
【００４０】
再び図１を参照して、メモリセルを選択するサブワード線ドライバ１１０，１２０とリファレンスメモリセルを選択するリファレンス用読出ワード線ドライバ１５０，１６０とが互いに独立していた場合、データの読出しタイミングに遅延差が生じる。この遅延差は、データのセンス時間に影響する。この遅延差がどの程度問題になるかを、次に説明する。
【００４１】
図３は、ＭＲＡＭ１００の回路動作を示したタイミング図である。
【００４２】
図３を参照して、時刻ｔ１において、コラム選択線ＣＳＬ＜０＞が立ち上がり、ビット線対ＢＬ＜０＞，／ＢＬ＜０＞が選択される。時刻ｔ２において、サブワード線ＳＷＬ＜０＞が立ち上がり、ビット線ＢＬ＜０＞とサブワード線ＳＷＬ＜０＞との交点に配置されるメモリセルＭ１（図１参照）が選択される。時刻ｔ３において、リファレンス用読出ワード線ＲＷＬ＜１＞が立ち上がり、ビット線／ＢＬ＜０＞とリファレンス用読出ワード線ＲＷＬ＜１＞との交点に配置されるリファレンスメモリセルＢ５（図１参照）が選択される。
【００４３】
サブワード線ＳＷＬ＜０＞の立ち上がり時間ｔ２とリファレンス用読出ワード線ＲＷＬ＜１＞の立ち上がり時間ｔ３との間に時間差があると、ビット線対ＢＬ＜０＞，／ＢＬ＜０＞の電圧変化は図３に示すようになる。読み出されるメモリセルＭ１の抵抗値が最小抵抗値Ｒｍｉｎであった場合、メモリセルＭ１へは電流が流れるのに対し、対応するリファレンスメモリセルＢ５へは電流が流れない。そのため、時刻ｔ２から一定時間、ビット線ＢＬ＜０＞の電圧が少し浮き上がってしまう。
【００４４】
時刻ｔ３において、リファレンスメモリセルアレイ側のリファレンス用読出ワード線ＲＷＬ＜１＞が立ち上がると、リファレンスメモリセルＢ５へも電流が流れ始め、メモリセルＭ１とリファレンスメモリセルＢ５との抵抗差が表れ始める。しかし、セル電流は小さいため、ビット線容量を反転するまでには時間がかかる。
【００４５】
時刻ｔ４において、ようやくビット線ＢＬ＜０＞と／ＢＬ＜０＞との電圧差が逆転し、正しいデータを読み出すことが可能となる。しかしながら、それまでにかかるセンス時間が長くなるという問題がある。このような問題点を解決したＭＲＡＭについて、以下に説明する。
【００４６】
図４は、この発明の実施の形態１によるＭＲＡＭ１の概略的な構成を示した概略構成図である。
【００４７】
図４を参照して、実施の形態１のＭＲＡＭ１は、メモリセルアレイＭＣＡと、リファレンスメモリセルアレイＲＭＣＡと、コラムデコーダ３０と、出力データアンプ３５，３６と、ＳＤデコーダ４０と、サブワード線ドライバ１０，２０と、リファレンス用読出ワード線ドライバ５０，６０と、インバータ５５〜５８とを備える。メモリセルアレイＭＣＡ、コラムデコーダ３０、および出力データアンプ３５，３６については、図１のＭＲＡＭ１００と同様なので、ここでは説明を繰り返さない。
【００４８】
リファレンスメモリセルアレイＲＭＣＡは、データを読み出すのに用いられるリファレンスメモリセルＭ５〜Ｍ８およびＢ５〜Ｂ８を含む。リファレンスメモリセルアレイＲＭＣＡは、ビット線対ＢＬ＜０＞，／ＢＬ＜０＞およびＢＬ＜１＞，／ＢＬ＜１＞と、読出データ線ＲＤＬ＜０＞，ＲＤＬ＜１＞と、リファレンス用読出ワード線ＲＷＬ＜０＞〜ＲＷＬ＜３＞とに接続される。
【００４９】
サブワード線ドライバ１０は、ＡＮＤゲート１１１がＮＡＮＤゲート１１とインバータ１３との組み合わせに置き換えられ、ＡＮＤゲート１１２がＮＡＮＤゲート１２とインバータ１４との組み合わせに置き換えられた点において、図１のサブワード線ドライバ１１０と異なる。サブワード線ドライバ２０についても、同様の置き換えがなされている。
【００５０】
リファレンス用読出ワード線ドライバ５０は、ＮＡＮＤゲート５１，５２と、インバータ５３，５４とを含む。ＮＡＮＤゲート５１は、読出メインワード線ＲＭＷＬからの信号およびサブデコード信号ＳＤ＜１＞を受ける。インバータ５３は、ＮＡＮＤゲート５１の出力信号を受けて、リファレンス用読出ワード線ＲＷＬ＜０＞に反転信号を出力する。リファレンス用読出ワード線ＲＷＬ＜０＞は、リファレンスメモリセルＭ５，Ｍ６に接続される。
【００５１】
ＮＡＮＤゲート５２は、読出メインワード線ＲＭＷＬからの信号およびサブデコード信号ＳＤ＜０＞を受ける。インバータ５４は、ＮＡＮＤゲート５２の出力信号を受けて、リファレンス用読出ワード線ＲＷＬ＜１＞に反転信号を出力する。リファレンス用読出ワード線ＲＷＬ＜０＞は、リファレンスメモリセルＢ５，Ｂ６に接続される。リファレンスメモリセルＭ５，Ｂ５，Ｍ６，Ｂ６は、いずれも読出データ線ＲＤＬ＜０＞に接続される。
【００５２】
リファレンス用読出ワード線ドライバ６０は、ＮＡＮＤゲート６１，６２と、インバータ６３，６４とを含む。ＮＡＮＤゲート６１は、読出メインワード線ＲＭＷＬからの信号およびサブデコード信号ＳＤ＜２＞を受ける。インバータ６３は、ＮＡＮＤゲート６１の出力信号を受けて、リファレンス用読出ワード線ＲＷＬ＜２＞に反転信号を出力する。リファレンス用読出ワード線ＲＷＬ＜２＞は、リファレンスメモリセルＭ７，Ｍ８に接続される。
【００５３】
ＮＡＮＤゲート６２は、読出メインワード線ＲＭＷＬからの信号およびサブデコード信号ＳＤ＜３＞を受ける。インバータ６４は、ＮＡＮＤゲート６２の出力信号を受けて、リファレンス用読出ワード線ＲＷＬ＜３＞に反転信号を出力する。リファレンス用読出ワード線ＲＷＬ＜３＞は、リファレンスメモリセルＢ７，Ｂ８に接続される。リファレンスメモリセルＭ７，Ｂ７，Ｍ８，Ｂ８は、いずれも読出データ線ＲＤＬ＜１＞に接続される。
【００５４】
次に、ＭＲＡＭ１の概略的な動作について説明する。
【００５５】
ＭＲＡＭ１では、メモリセルのデータを読み出す場合、メインワード線ＭＷＬからの信号とサブデコード信号ＳＤとを受けて、当該メモリセルに対応したサブワード線ＳＷＬが選択される。メインワード線ＭＷＬおよびサブデコード信号ＳＤは、ロウアドレスをデコードした信号によって駆動される。
【００５６】
サブワード線ドライバ１０は、メインワード線ＭＷＬ＜０＞からの信号とサブデコード信号ＳＤ＜０＞とを受けて、サブワード線ＳＷＬ＜０＞を選択する。同様に、メインワード線ＭＷＬ＜０＞からの信号とサブデコード信号ＳＤ＜１＞とを受けて、サブワード線ＳＷＬ＜１＞を選択する。
【００５７】
サブワード線ドライバ２０は、メインワード線ＭＷＬ＜０＞からの信号とサブデコード信号ＳＤ＜３＞とを受けて、サブワード線ＳＷＬ＜２＞を選択する。同様に、メインワード線ＭＷＬ＜０＞からの信号とサブデコード信号ＳＤ＜２＞とを受けて、サブワード線ＳＷＬ＜３＞を選択する。
【００５８】
このように、サブワード線ドライバ１０，２０は、１本のメインワード線ＭＷＬ＜０＞に対して、４本のサブワード線ＳＷＬ＜０＞〜ＳＷＬ＜３＞が選択可能な構成となっている。このような構成を「４ウェイ構成」と呼ぶ。
【００５９】
実施の形態１のＭＲＡＭ１では、リファレンス用読出ワード線ドライバ５０，６０をサブワード線ドライバ１０，２０と同じ回路構成にしている。そのため、リファレンス用読出ワード線ドライバ５０，６０もまた、１本の読出メインワード線ＲＭＷＬに対して、４本のリファレンス用読出ワード線ＲＷＬ＜０＞〜ＲＷＬ＜３＞が選択可能な４ウェイ構成となっている。
【００６０】
また、サブワード線ドライバ１０とリファレンス用読出ワード線ドライバ５０とでサブデコード信号ＳＤ＜０＞，ＳＤ＜１＞の入力関係を入れ替えることにより、たとえば、ビット線ＢＬ＜０＞につながるメモリセルＭ１のデータを読み出すとき、ビット線／ＢＬ＜１＞には必ずリファレンスメモリセルＢ５が同時に読み出される。
【００６１】
同様に、サブワード線ドライバ２０とリファレンス用読出ワード線ドライバ６０とでサブデコード信号ＳＤ＜２＞，ＳＤ＜３＞の入力関係を入れ替えることにより、たとえば、ビット線ＢＬ＜０＞につながるメモリセルＭ３のデータを読み出すとき、ビット線／ＢＬ＜１＞には必ずリファレンスメモリセルＢ７が同時に読み出される。
【００６２】
このように、実施の形態１のＭＲＡＭ１では、リファレンス用読出ワード線ドライバ５０，６０をサブワード線ドライバ１０，２０と同じ回路構成とし、共通のサブデコード信号ＳＤ＜０＞〜ＳＤ＜３＞によってサブワード線ＳＷＬおよびリファレンス用読出ワード線ＲＷＬの駆動タイミングを制御している。
【００６３】
上記のような構成により、サブワード線ＳＷＬとリファレンス用読出ワード線ＲＷＬとを同じタイミングで立ち上げることができる。そのため、メモリセルアレイＭＣＡとリファレンスメモリセルアレイＲＭＣＡとにおいて同時にビット線電流が流れ、高速なセンス動作を行なうことが可能となる。
【００６４】
サブデコード信号ＳＤ＜０＞〜ＳＤ＜３＞は、それぞれインバータ５５〜５８を介して、共通のサブデコード信号／ＳＤ＜３：０＞に集約される。サブデコード信号／ＳＤ＜３：０＞は、ＳＤデコーダ４０によって駆動される。ＳＤデコーダ４０の具体的な回路構成について次に説明する。
【００６５】
図５は、この発明の実施の形態１によるＳＤデコーダ４０の具体的な回路構成を示した回路図である。
【００６６】
図５を参照して、実施の形態１のＳＤデコーダ４０は、ＮＡＮＤゲート４０１〜４０５と、ＮＯＲゲート４０６〜４０９とを含む。ＮＡＮＤゲート４０１は、ロウアドレス信号ＲＡ０，ＲＡ１を受ける。ＮＡＮＤゲート４０２は、ロウアドレス信号／ＲＡ０，ＲＡ１を受ける。ＮＡＮＤゲート４０３は、ロウアドレス信号ＲＡ０，／ＲＡ１を受ける。ＮＡＮＤゲート４０４は、ロウアドレス信号／ＲＡ０，／ＲＡ１を受ける。なお、ロウアドレス信号／ＲＡ０，／ＲＡ１は、それぞれ、ロウアドレス信号ＲＡ０，ＲＡ１の反転信号である。ＮＡＮＤゲート４０５は、アクティベート信号ＡＣＴおよびブロックアドレス信号ＢＳを受ける。
【００６７】
ＮＯＲゲート４０６は、ＮＡＮＤゲート４０１，４０５からの入力信号を受け、インバータ５８を介して、サブデコード信号ＳＤ＜３＞を出力する。ＮＯＲゲート４０７は、ＮＡＮＤゲート４０２，４０５からの入力信号を受け、インバータ５７を介して、サブデコード信号ＳＤ＜２＞を出力する。ＮＯＲゲート４０８は、ＮＡＮＤゲート４０３，４０５からの入力信号を受け、インバータ５６を介して、サブデコード信号ＳＤ＜１＞を出力する。ＮＯＲゲート４０９は、ＮＡＮＤゲート４０４，４０５からの入力信号を受け、インバータ５５を介して、サブデコード信号ＳＤ＜０＞を出力する。
【００６８】
アクティベート信号ＡＣＴは、リードコマンド信号ＲＥ（後に説明）から生成され、タイミング情報を有している。そのため、ロウアドレス信号ＲＡ、ブロックアドレス信号ＢＳ、およびメインワード線ＭＷＬ（図４参照）の選択が確定した後にアクティベート信号ＡＣＴを入力すると、サブデコード信号ＳＤ＜０＞〜ＳＤ＜３＞を介して、サブワード線ＳＷＬおよびリファレンス用読出ワード線ＲＷＬが同時に立ち上がる。
【００６９】
これにより、サブワード線ＳＷＬとリファレンス用読出ワード線ＲＷＬとを同時にタイミング制御できる。また、図４のリファレンス用読出ワード線ドライバ５０，６０とサブワード線ドライバ１０，２０とを同じ回路構成にしているため、サブワード線ＳＷＬとリファレンス用読出ワード線ＲＷＬとの遅延時間も同じにすることができる。
【００７０】
図６は、この発明の実施の形態１によるＭＲＡＭ１の回路動作を示したタイミング図である。
【００７１】
図６を参照して、時刻ｔ１において、リードコマンド信号ＲＥが立ち下がるとともに、アドレス信号ＡＤＤが入力される。これを受けて、時刻ｔ２において、コラム選択線ＣＳＬおよびメインワード線ＭＷＬが選択されるとともに、ロウアドレス信号ＲＡおよびブロックアドレス信号ＢＳが入力される。時刻ｔ３において、アクティベート信号ＡＣＴが入力されるとともに、サブデコード信号ＳＤが立ち上がる。これを受けて、時刻ｔ４において、サブワード線ＳＷＬとリファレンス用読出ワード線ＲＷＬとが同時に立ち上がる。
【００７２】
このように、サブワード線ＳＷＬとリファレンス用読出ワード線ＲＷＬとが同時に立ち上がるため、時刻ｔ４以降において、ビット線対ＢＬ＜０＞，／ＢＬ＜０＞が当初から正常な電圧差で立ち上がる。そのため、高速なセンス動作を行なうことが可能となる。
【００７３】
以上のように、実施の形態１によれば、共通のサブデコード信号ＳＤ＜０＞〜ＳＤ＜３＞によってサブワード線ＳＷＬおよびリファレンス用読出ワード線ＲＷＬの駆動タイミングを制御することによって、ほぼ同時にサブワード線ＳＷＬとリファレンス用読出ワード線ＲＷＬとが立ち上がる。これにより、メモリセルとリファレンスメモリセルとに同時に電流が流れ、データの読出しタイミングのアンバランスが生じないため、高速なセンス動作が可能となる。
【００７４】
また、リファレンス用読出ワード線ドライバ５０，６０をサブワード線ドライバ１０，２０と同じ回路構成としているため、規則的なレイアウトが可能となり、歩留まりを改善できる。さらに、リファレンスメモリセルアレイＲＭＣＡを４ウェイ構成とすることにより、リファレンスメモリセルの選択率を１／４にできるため、信頼性を向上させることができる。
【００７５】
［実施の形態２］
図７は、この発明の実施の形態２を説明する際の比較例となるＭＲＡＭ２００の概略的な構成を示した概略構成図である。
【００７６】
図７を参照して、ＭＲＡＭ２００は、メモリセルアレイＭＣＡと、ビット線電流制御回路２１０，２２０と、コラムデコーダ２３０と、出力データアンプ２３５と、ディジット線電流制御回路２４０と、ビット線電流選択回路２５０，２６０と、ディジット線電流選択回路２７０とを備える。
【００７７】
メモリセルアレイＭＣＡは、データを格納するメモリセルＭＣ１〜ＭＣ１６を含む。メモリセルアレイＭＣＡは、ビット線ＢＬ＜０＞〜ＢＬ＜３＞と、ディジット線ＤＬ＜０＞〜ＤＬ＜３＞とに接続される。メモリセルＭＣ１〜ＭＣ１６は、ビット線ＢＬとディジット線ＤＬとの交点にそれぞれ配置され、ビット線磁界とディジット線磁界とによりメモリセルの自由層の磁化方向が決められる。ディジット線ＤＬ＜０＞〜ＤＬ＜３＞は、いずれも一方が電源ノードに接続される。
【００７８】
ビット線電流制御回路２１０は、電流源２１１と、ＰチャネルＭＯＳトランジスタ２１２と、ＮチャネルＭＯＳトランジスタ２１３とを含む。電流源２１１、ＰチャネルＭＯＳトランジスタ２１２、およびＮチャネルＭＯＳトランジスタ２１３は、電源ノードと接地ノードとの間に直列接続される。ＰチャネルＭＯＳトランジスタ２１２およびＮチャネルＭＯＳトランジスタ２１３の両ゲートには、データ信号ＤＡＴが入力される。ビット線電流制御回路２１０の出力は、ビット線ＢＬ＜０＞〜ＢＬ＜３＞に接続される。
【００７９】
ビット線電流制御回路２２０は、電流源２２１と、ＰチャネルＭＯＳトランジスタ２２２と、ＮチャネルＭＯＳトランジスタ２２３とを含む。電流源２２１、ＰチャネルＭＯＳトランジスタ２２２、およびＮチャネルＭＯＳトランジスタ２２３は、電源ノードと接地ノードとの間に直列接続される。ＰチャネルＭＯＳトランジスタ２２２およびＮチャネルＭＯＳトランジスタ２２３の両ゲートには、データ信号／ＤＡＴが入力される。ビット線電流制御回路２２０の出力は、ビット線ＢＬ＜０＞〜ＢＬ＜３＞に接続される。
【００８０】
コラムデコーダ２３０は、トランジスタ２３１〜２３４を含む。トランジスタ２３１は、ビット線ＢＬ＜０＞とローカル入出力線ＬＩＯとの間に接続され、ゲートがコラム選択線ＣＳＬ＜０＞に接続される。ビット線ＢＬ＜０＞は、メモリセルＭＣ１〜ＭＣ４に接続される。トランジスタ２３２は、ビット線ＢＬ＜１＞とローカル入出力線／ＬＩＯとの間に接続され、ゲートがコラム選択線ＣＳＬ＜０＞に接続される。ビット線ＢＬ＜１＞は、メモリセルＭＣ５〜ＭＣ８に接続される。
【００８１】
トランジスタ２３３は、ビット線ＢＬ＜２＞とローカル入出力線ＬＩＯとの間に接続され、ゲートがコラム選択線ＣＳＬ＜１＞に接続される。ビット線ＢＬ＜２＞は、メモリセルＭＣ９〜ＭＣ１２に接続される。トランジスタ２３４は、ビット線ＢＬ＜３＞とローカル入出力線／ＬＩＯとの間に接続され、ゲートがコラム選択線ＣＳＬ＜１＞に接続される。ビット線ＢＬ＜３＞は、メモリセルＭＣ１２〜ＭＣ１６に接続される。出力データアンプ２３５は、ローカル入出力線対ＬＩＯ，／ＬＩＯからの入力信号を受けて増幅し、出力データ信号ＤＯを出力する。
【００８２】
ディジット線電流制御回路２４０は、電流源２４１を含む。電流源２１４は、ディジット線電流選択回路２７０と接地ノードとの間に接続される。
【００８３】
ビット線電流選択回路２５０は、ビット線電流選択ゲートＤＢ０〜ＤＢ３を含む。ビット線電流選択ゲートＤＢ０〜ＤＢ３は、いずれも１トランジスタによって構成される。ビット線電流選択ゲートＤＢ０は、ビット線電流制御回路２１０とビット線ＢＬ＜０＞との間に接続され、ゲートがダミーコラム選択線ＤＣＳＬ０に接続される。ビット線電流選択ゲートＤＢ１は、ビット線電流制御回路２１０とビット線ＢＬ＜１＞との間に接続され、ゲートがダミーコラム選択線ＤＣＳＬ１に接続される。
【００８４】
ビット線電流選択ゲートＤＢ２は、ビット線電流制御回路２１０とビット線ＢＬ＜２＞との間に接続され、ゲートがダミーコラム選択線ＤＣＳＬ２に接続される。ビット線電流選択ゲートＤＢ３は、ビット線電流制御回路２１０とビット線ＢＬ＜３＞との間に接続され、ゲートがダミーコラム選択線ＤＣＳＬ３に接続される。
【００８５】
ビット線電流選択回路２６０は、ビット線電流選択ゲートｂＤＢ０〜ｂＤＢ３を含む。ビット線電流選択ゲートｂＤＢ０〜ｂＤＢ３は、いずれも１トランジスタによって構成される。ビット線電流選択ゲートｂＤＢ０は、ビット線電流制御回路２２０とビット線ＢＬ＜０＞との間に接続され、ゲートがダミーコラム選択線ＤＣＳＬ０に接続される。ビット線電流選択ゲートｂＤＢ１は、ビット線電流制御回路２２０とビット線ＢＬ＜１＞との間に接続され、ゲートがダミーコラム選択線ＤＣＳＬ１に接続される。
【００８６】
ビット線電流選択ゲートｂＤＢ２は、ビット線電流制御回路２２０とビット線ＢＬ＜２＞との間に接続され、ゲートがダミーコラム選択線ＤＣＳＬ２に接続される。ビット線電流選択ゲートｂＤＢ３は、ビット線電流制御回路２２０とビット線ＢＬ＜３＞との間に接続され、ゲートがダミーコラム選択線ＤＣＳＬ３に接続される。
【００８７】
ディジット線電流選択回路２７０は、ディジット線電流選択ゲートＤＤ０〜ＤＤ３を含む。ディジット線電流選択ゲートＤＤ０〜ＤＤ３は、いずれも１トランジスタによって構成される。ディジット線電流選択ゲートＤＤ０は、ディジット線電流制御回路２４０とディジット線ＤＬ＜０＞との間に接続され、ゲートがダミーワード線ＤＷＬ０に接続される。ディジット線電流選択ゲートＤＤ１は、ディジット線電流制御回路２４０とディジット線ＤＬ＜１＞との間に接続され、ゲートがダミーワード線ＤＷＬ１に接続される。
【００８８】
ディジット線電流選択ゲートＤＤ２は、ディジット線電流制御回路２４０とディジット線ＤＬ＜２＞との間に接続され、ゲートがダミーワード線ＤＷＬ２に接続される。ディジット線電流選択ゲートＤＤ３は、ディジット線電流制御回路２４０とディジット線ＤＬ＜３＞との間に接続され、ゲートがダミーワード線ＤＷＬ３に接続される。
【００８９】
次に、ＭＲＡＭ２００の概略的な動作について説明する。
【００９０】
ＭＲＡＭ２００において、メモリセルＭＣ１〜ＭＣ１６のアクセストランジスタ（図２参照）とビット線電流選択ゲートとは、配置が直交関係にある。そのため、メモリセルが微細化されると、メモリセルのピッチにビット線電流選択ゲートを配置が困難となる。なお、ビット線ＢＬ＜０＞〜ＢＬ＜３＞は、データの読出しにも用いられる。そのため、ビット線配線に容量的なアンバランスがあると、ビット線対の間で正確な電流差を得られるまでに時間が必要となる。その結果、データの読出し速度が遅くなるという問題がある。
【００９１】
ディジット線ＤＬ＜０＞〜ＤＬ＜３＞は、メモリセルＭＣ１〜ＭＣ１６へ反磁界を印加するための一方向電流線である。ディジット線電流選択ゲートＤＤ０〜ＤＤ３は、アドレス信号により選択されたディジット線ＤＬへ電流を流すためのトランジスタである。ディジット線電流制御回路２４０は、ディジット線ＤＬへ一定電流が流れるように制御する回路である。ディジット線ＤＬへは４〜１０ｍＡ程度の電流を流す必要がある。このため、ディジット線電流選択ゲートＤＤ０〜ＤＤ３のサイズ幅は５０μｍ程度となり、ディジット線電流選択回路２７０は、かなり大きなサイズとなる。
【００９２】
ビット線ＢＬ＜０＞〜ＢＬ＜３＞は、メモリセルＭＣ１〜ＭＣ１６へデータを書き込むための電流線である。ビット線電流は、データにより電流方向が決まり、それによって磁界の方向が決まる。ビット線ＢＬは、データの書込み／読出しが共用であり、データの読出しのため、メモリセルアレイＭＣＡの両側にビット線電流選択回路２５０，２６０が必要となる。また、データの書込み時の電流として３〜６ｍＡ程度が必要であり、ビット線電流選択ゲートＤＢ０〜ＤＢ３，ｂＤＢ０〜ｂＤＢ３のサイズ幅は５０μｍ程度となる。そのため、ビット線電流選択回路２５０，２６０は、ディジット線電流選択回路２７０と同様に、かなり大きなサイズとなる。
【００９３】
また、メモリセルＭＣ１〜ＭＣ１６は、ビット線ＢＬ方向が短辺であり、この方向でビット線電流選択ゲートＤＢ０〜ＤＢ３，ｂＤＢ０〜ｂＤＢ３を配置するのは困難である。また、仮に配置が可能であったとしても、メモリセルとビット線電流選択ゲートとのピッチの差からデッドスペースが発生するため、効率的なレイアウトができない。
【００９４】
図８は、ＭＲＡＭ２００のビット線電流選択回路２５０およびメモリセルアレイＭＣＡのレイアウト構造を示したレイアウト図である。
【００９５】
図８を参照して、ビット線電流選択回路２５０は、ビット線電流選択ゲートＤＢ０〜ＤＢ３を含む。ビット線電流選択ゲートＤＢ０〜ＤＢ３は、ビット線ＢＬ＜０＞〜ＢＬ＜３＞にそれぞれ接続され、各ゲートのサイズ幅は約５０μｍ程度である。図８のＶ１，Ｖ２は、いずれも、積層構造の層間をつなげるコンタクトを示す。
【００９６】
メモリセルアレイＭＣＡは、各々がＴＭＲ素子を有するメモリセルＭＣ１，ＭＣ５，ＭＣ９，ＭＣ１３を含む。メモリセルアレイＭＣＡは、ビット線ＢＬ＜０＞〜ＢＬ＜３＞、ワード線ＷＬ＜０＞，ＷＬ＜１＞、ディジット線ＤＬ＜０＞、およびソース線ＳＬ＜０＞に接続される。図８のＶ１／ＬＶは、積層構造の層間をつなげるコンタクトであって、コンタクトＶ１とコンタクトＬＶとが重なっていることを示す。また、図８のＬＩは、引き出し配線を示す。
【００９７】
ただし、ワード線ＷＬ＜０＞，ＷＬ＜１＞、およびソース線ＳＬ＜０＞については、図７では図示していない。また、ビット線電流選択回路２６０も、ビット線電流選択回路２５０と同様のレイアウト構造を有する。
【００９８】
図８に示すように、ＭＲＡＭ２００では、１本のビット線ＢＬに対して１つのビット線電流選択ゲートを配置している。しかし、前述したように、ビット線電流選択回路２５０，２６０はかなり大きなサイズとなるため、メモリセルアレイＭＣＡが微細化してくると、ビット線電流選択ゲートＤＢ０〜ＤＢ３，ｂＤＢ０〜ｂＤＢ３を配置できなくなる。同様に、ディジット線電流選択回路２７０はかなり大きなサイズとなるため、メモリセルアレイＭＣＡが微細化してくると、ディジット線電流選択ゲートＤＤ０〜ＤＤ３を配置できなくなる。
【００９９】
また、先に説明したように、メモリセルのアクセストランジスタ（図２参照）とビット線電流選択ゲートＤＢ０〜ＤＢ３，ｂＤＢ０〜ｂＤＢ３とは、配置が直交関係にある。そのため、メモリセルが微細化されると、メモリセルのピッチにビット線電流選択ゲートを配置することが困難となる。これらの問題点を解決したＭＲＡＭについて、以下に説明する。
【０１００】
図９は、この発明の実施の形態２によるＭＲＡＭ２の概略的な構成を示した概略構成図である。
【０１０１】
図９を参照して、実施の形態２のＭＲＡＭ２は、メモリセルアレイＭＣＡと、ビット線電流制御回路２１０，２２０と、コラムデコーダ２３０と、出力データアンプ２３５と、ディジット線電流制御回路２４０と、ビット線電流選択回路２５，２６と、ディジット線電流選択回路２７とを備える。メモリセルアレイＭＣＡ、ビット線電流制御回路２１０，２２０、コラムデコーダ２３０、出力データアンプ２３５、およびディジット線電流制御回路２４０については、図７のＭＲＡＭ２００と同様なので、ここでは説明を繰り返さない。
【０１０２】
ビット線電流選択回路２５は、ビット線電流選択ゲートＤＢ０〜ＤＢ３を含む。ビット線電流選択回路２５は、ビット線電流選択ゲートＤＢ０〜ＤＢ３がビット線ＢＬ方向に互いにずらして配置されている点で、図７に示したＭＲＡＭ２００のビット線電流選択回路２５０と異なる。
【０１０３】
このようにビット線電流選択ゲートＤＢ０〜ＤＢ３を配置することによって、メモリセルＭＣ１〜ＭＣ１６が微細化されてメモリセルの配置が密になったときにも、ビット線電流選択ゲートの配置を多段化することにより対応することができる。このことは、後に図１１を参照して説明する。
【０１０４】
ビット線電流選択回路２６は、ビット線電流選択ゲートｂＤＢ０〜ｂＤＢ３を含む。ビット線電流選択回路２６は、ビット線電流選択ゲートｂＤＢ０〜ｂＤＢ３がビット線ＢＬ方向に互いにずらして配置されている点で、図７に示したＭＲＡＭ２００のビット線電流選択回路２６０と異なる。
【０１０５】
このようにビット線電流選択ゲートｂＤＢ０〜ｂＤＢ３を配置することによって、メモリセルＭＣ１〜ＭＣ１６が微細化されてメモリセルの配置が密になったときにも、ビット線電流選択ゲートの配置を多段化することにより対応することができる。このことは、後に図１１を参照して説明する。
【０１０６】
また、図９に示すように、ビット線電流選択ゲートＤＢ０〜ＤＢ３のビット線ＢＬ方向に対するずらし方とビット線電流選択ゲートｂＤＢ０〜ｂＤＢ３のビット線ＢＬ方向に対するずらし方とを同じにすることによって、ビット線ＢＬ＜０＞〜ＢＬ＜３＞の配線長が互いに等しくなる。これにより、ビット線配線に容量的なアンバランスがなくなり、ビット線対の間で正確な電流差を短時間に得ることができる。その結果、データの読出し速度が速くなる。
【０１０７】
ディジット線電流選択回路２７は、ディジット線電流選択ゲートＤＤ０〜ＤＤ３を含む。ディジット線電流選択回路２７は、ディジット線電流選択ゲートＤＤ０〜ＤＤ３がビット線ＢＬ方向に互いにずらして配置されている点で、図７に示したＭＲＡＭ２００のビット線電流選択回路２７０と異なる。
【０１０８】
このようにディジット線電流選択ゲートＤＤ０〜ＤＤ３を配置することによって、メモリセルＭＣ１〜ＭＣ１６が微細化されてメモリセルの配置が密になったときにも、ディジット線電流選択ゲートの配置を多段化することにより対応することができる。このことは、後に図１１を参照して説明する。
【０１０９】
図１０は、この発明の実施の形態２によるＭＲＡＭ２のビット線電流選択回路２５およびメモリセルアレイＭＣＡのレイアウト構造を示したレイアウト図である。
【０１１０】
図１０を参照して、ビット線電流選択回路２５は、ビット線電流選択ゲートＤＢ０〜ＤＢ３を含む。ビット線電流選択ゲートＤＢ０〜ＤＢ３は、ビット線ＢＬ＜０＞〜ＢＬ＜３＞にそれぞれ接続される。ビット線電流選択ゲートの各サイズ幅は約１６．６μｍ程度であって、ビット線ＢＬ方向に互いにずらして配置されている。メモリセルアレイＭＣＡについては、図８と同様のため、ここでは説明を繰り返さない。また、ビット線電流選択回路２６も、ビット線電流選択回路２５と同様のレイアウト構造を有する。
【０１１１】
図１０に示すように、実施の形態２のＭＲＡＭ２では、ビット線電流選択ゲートＤＢ０〜ＤＢ３，ｂＤＢ０〜ｂＤＢ３は、それぞれビット線ＢＬ方向に互いにずらして配置されている。これにより、メモリセルＭＣ１〜ＭＣ１６が微細化されてメモリセルの配置が密になったときにも、ディジット線電流選択ゲートの配置を多段化することにより対応することができる。このことを、次に図面を用いて詳しく説明する。
【０１１２】
図１１は、メモリセルＭＣ１〜ＭＣ１６が微細化されてメモリセルの配置が密になった場合のＭＲＡＭ２Ａの概略的な構成を示した概略構成図である。
【０１１３】
図１１に示すように、ＭＲＡＭ２ＡのメモリセルＭＣ１〜ＭＣ１６が微細化されてメモリセルの配置が密になった場合でも、ビット線電流選択回路２５，２６については、ビット線電流選択ゲートＤＢ０〜ＤＢ３，ｂＤＢ０〜ｂＤＢ３を多段化することによって、ビット線電流選択ゲートの配置が可能となる。また、ディジット線電流選択回路２７については、ディジット線電流選択ゲートＤＤ０〜ＤＤ３を多段化することによって、ビット線電流選択ゲートの配置が可能となる。
【０１１４】
このように、数本のビット線ＢＬ配線に対して１つのビット線電流選択ゲートを配置し、ビット線電流選択ゲートを積み重ねることによって、ビット線電流選択回路２５，２６のレイアウト配置が可能となる。
【０１１５】
また、数本のディジット線ＤＬ配線に対して１つのディジット線電流選択ゲートを配置し、ディジット線電流選択ゲートを積み重ねることによって、ディジット線電流選択回路２７のレイアウト配置が可能となる。
【０１１６】
以上のように、実施の形態２によれば、数本のビット線ＢＬ配線に対して１つのビット線電流選択ゲートを配置し、ビット線電流選択ゲートを積み重ねることによって、ビット線電流選択回路２５，２６のレイアウト配置が可能となる。さらに、ビット線電流選択ゲートＤＢ０〜ＤＢ３のビット線ＢＬ方向に対するずらし方とビット線電流選択ゲートｂＤＢ０〜ｂＤＢ３のビット線ＢＬ方向に対するずらし方とを同じにすることによって、ビット線ＢＬの容量アンバランスがなくなり、データの高速読出しが可能となる。
【０１１７】
また、数本のディジット線ＤＬ配線に対して１つのディジット線電流選択ゲートを配置し、ディジット線電流選択ゲートを積み重ねることによって、ディジット線電流選択回路２７のレイアウト配置が可能となる。
【０１１８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１１９】
【図１】この発明の実施の形態１を説明する際の比較例となるＭＲＡＭ１００の概略的な構成を示した概略構成図である。
【図２】ＭＲＡＭ１００におけるメモリセルアレイＭＣＡの一部回路構成示した回路図である。
【図３】ＭＲＡＭ１００の回路動作を示したタイミング図である。
【図４】この発明の実施の形態１によるＭＲＡＭ１の概略的な構成を示した概略構成図である。
【図５】この発明の実施の形態１によるＳＤデコーダ４０の具体的な回路構成を示した回路図である。
【図６】この発明の実施の形態１によるＭＲＡＭ１の回路動作を示したタイミング図である。
【図７】この発明の実施の形態２を説明する際の比較例となるＭＲＡＭ２００の概略的な構成を示した概略構成図である。
【図８】ＭＲＡＭ２００のビット線電流選択回路２５０およびメモリセルアレイＭＣＡのレイアウト構造を示したレイアウト図である。
【図９】この発明の実施の形態２によるＭＲＡＭ２の概略的な構成を示した概略構成図である。
【図１０】この発明の実施の形態２によるＭＲＡＭ２のビット線電流選択回路２５およびメモリセルアレイＭＣＡのレイアウト構造を示したレイアウト図である。
【図１１】メモリセルＭＣ１〜ＭＣ１６が微細化されてメモリセルの配置が密になった場合のＭＲＡＭ２Ａの概略的な構成を示した概略構成図である。
【符号の説明】
【０１２０】
１，２，２Ａ，１００，２００  ＭＲＡＭ、ＭＣＡ  メモリセルアレイ、ＲＭＣＡ  リファレンスメモリセルアレイ、Ｍ１〜Ｍ４，Ｂ１〜Ｂ４、ＭＣ１〜ＭＣ１６  メモリセル、Ｍ５〜Ｍ８，Ｂ５〜Ｂ８  リファレンスメモリセル、１０，２０，１１０，１２０  サブワード線ドライバ、３０，２３０  コラムデコーダ、２５，２６，２５０，２６０  ビット線電流選択回路、２７，２７０  ディジット線電流選択回路、３１〜３４  トランジスタ、３５，３６，２３５  出力データアンプ、５０，６０，１５０，１６０  リファレンス用読出ワード線ドライバ、５５〜５８  インバータ、２１０，２２０  ビット線電流制御回路、２４０  ディジット線電流制御回路。
【図１】
2005251273.tif 000003
【図２】
2005251273.tif 000004
【図３】
2005251273.tif 000005
【図４】
2005251273.tif 000006
【図５】
2005251273.tif 000007
【図６】
2005251273.tif 000008
【図７】
2005251273.tif 000009
【図８】
2005251273.tif 000010
【図９】
2005251273.tif 000011
【図１０】
2005251273.tif 000012
【図１１】
2005251273.tif 000013