(57)【要約】【課題】  ロックインレンジを広く確保でき、かつジッタ特性が良好な同期クロック発生回路を提供する。【解決手段】  同期クロック発生回路１は、第１段階目ではデジタルＰＬＬ回路として遅延段２０．１〜２０．ｎの増減を行ない、発振回路６は最適な段数で発振動作を行なう。続いて、第２段階目の動作ではアナログＰＬＬ回路として最適な遅延段の段数下で制御電圧ＶＣＯＮＴをコントロールしてロックイン状態になる。最終的にアナログ制御でロックイン状態を維持するため、良好なジッタ特性を得ることが可能となる。これにより、アナログＰＬＬ回路の問題点であったロックインレンジの確保の問題を第１段階目の動作の遅延段の可変で解決し、デジタルＰＬＬ回路の問題点であった大きなジッタ特性を第２段階目の動作におけるアナログ制御によって解決することができる。【選択図】        図１
2005064896.tif 000002
【特許請求の範囲】
【請求項１】
デジタル制御情報に応じて出力クロック信号の発振周波数が離散的に変化し、アナログ制御情報に応じて前記出力クロック信号の発振周波数が連続的に変化する発振回路と、
前記アナログ制御情報を一定値に一時的に固定し、前記出力クロック信号と入力クロック信号との位相差が第１の所定値以下になる第１のロック状態となるように前記出力クロック信号に応じて前記デジタル制御情報を制御し、前記第１のロック状態が成立した後に、前記デジタル制御情報を固定して、前記出力クロック信号と前記入力クロック信号との位相差が第２の所定値以下になる第２のロック状態となるように前記発振周波数に応じて前記アナログ制御情報を制御する制御回路とを備える、同期クロック発生回路。
【請求項２】
前記発振回路は、
直列に接続された複数の遅延回路と、
前記複数の遅延回路の出力のうちの１つを選択出力として前記デジタル制御信号に応じて選択する選択回路と、
前記選択出力を反転して前記複数の遅延回路の初段の入力に与える反転遅延回路とを含み、
前記複数の遅延回路と前記反転遅延回路のうちの少なくとも１つは、前記アナログ制御情報に応じて遅延量が変化する、請求項１に記載の同期クロック発生回路。
【請求項３】
前記発振回路は、
前記アナログ制御情報に応じて、第１の制御電圧と第２の制御電圧とを出力する電圧制御回路をさらに含み、
前記反転遅延回路は、
前記第１、第２の制御電圧をそれぞれゲートに受ける第１、第２の電界効果型トランジスタと、
電源ノードから接地ノードに至る経路上に前記第１、第２の電界効果型トランジスタの間に直列に接続されるインバータとを含む、請求項２に記載の同期クロック発生回路。
【請求項４】
前記発振回路は、
前記アナログ制御情報に応じて、第１の制御電圧と第２の制御電圧とを出力する電圧制御回路をさらに含み、
前記複数の遅延回路のうち少なくとも１つは、
直列接続された第１、第２の反転遅延回路を含み、
前記第１、第２の反転遅延回路のうち少なくとも１つは、
前記第１、第２の制御電圧をそれぞれゲートに受ける第１、第２の電界効果型トランジスタと、
電源ノードから接地ノードに至る経路上に前記第１、第２の電界効果型トランジスタの間に直列に接続されるインバータとを含む、請求項２に記載の同期クロック発生回路。
【請求項５】
前記発振回路は、
第１の制御電圧に応じて発振周波数が変化するリングオシレータと、
前記アナログ制御情報に応じて、前記第１の制御電圧を出力する電圧制御回路を含み、
前記電圧制御回路は、
第１の電源電位を受けるノードと前記第１の制御電圧を出力する第１の内部ノードとの間にダイオード接続された第１導電型の第１の電界効果型トランジスタと、
前記第１の内部ノードと第２の内部ノードとの間に接続され前記アナログ制御情報に応じた制御電圧をゲートに受ける第２導電型の第２の電界効果型トランジスタと、
前記第２の内部ノードと第２の電源電位を受けるノードとの間に接続され、前記デジタル制御情報に応じて両端間の抵抗値か離散的に変化する抵抗回路とを含む、請求項１に記載の同期クロック発生回路。
【請求項６】
前記リングオシレータは、
リング状に直列接続された奇数の反転遅延回路を含み、
前記奇数の反転遅延回路の少なくとも１つは、
前記第１の制御電圧と第２の制御電圧とをそれぞれゲートに受ける第１、第２の電界効果型トランジスタと、
電源ノードから接地ノードに至る経路上に前記第１、第２の電界効果型トランジスタの間に直列に接続されるインバータとを含み
前記電圧制御回路は、
前記第１の電源電位を受けるノードと前記第２の制御電圧を出力する第３の内部ノードとの間に接続され前記第１の制御電圧をゲートに受ける前記第１導電型の第３の電界効果型トランジスタと、
前記第３の内部ノードと前記第２の電源電位を受けるノードとの間にダイオード接続される前記第１導電型の第４の電界効果型トランジスタとを含む、請求項５に記載の同期クロック発生回路。
【請求項７】
前記発振回路は、
前記アナログ制御情報に応じて、第１の制御電圧を出力する電圧制御回路と、
前記第１の制御電圧に応じて発振周波数が変化するリングオシレータとを含み、
前記リングオシレータは、
前記デジタル制御情報に応じて駆動力が離散的に変化するリング状に直列接続された奇数の反転遅延回路を含む、請求項１に記載の同期クロック発生回路。
【請求項８】
前記奇数の反転遅延回路の少なくとも１つは、
前記第１の制御電圧をゲートに受ける電界効果型トランジスタと、
前記電界効果型トランジスタから電源電流の供給を受け、入力信号を反転する複数のインバータと、
前記複数のインバータに対応してそれぞれ設けられ、対応するインバータの出力を前記デジタル制御情報に応じて出力ノードに接続する複数のスイッチ回路を含む、請求項７に記載の同期クロック発生回路。
【請求項９】
前記奇数の反転遅延回路の少なくとも１つは、
前記第１の制御電圧をゲートに受ける複数の電界効果型トランジスタと、
前記複数の電界効果型トランジスタに対応してそれぞれ設けられ、対応する電界効果型トランジスタを電源供給トランジスタとして選択する複数のスイッチ回路と、
前記電源供給トランジスタから電源電流の供給を受け、入力信号を反転するインバータとを含む、請求項７に記載の同期クロック発生回路。
【請求項１０】
前記奇数の反転遅延回路の少なくとも１つは、
前記第１の制御電圧をゲートに受ける第１の電界効果型トランジスタと、
前記第１の電界効果型トランジスタと電源電流が流れる経路上に直列に接続され、共通の入力信号をゲートに受けてインバータを形成する第２、第３の電界効果型トランジスタと、
前記第１〜第３の電界効果型トランジスタのいずれかのバックゲートに、複数の電位のうちから前記デジタル制御信号に応じて選択した電位を与える電位供給回路とを含む、請求項７に記載の同期クロック発生回路。
【請求項１１】
前記発振回路は、
電源ノードから電源電流の供給をうけ、前記アナログ制御情報に応じて遅延時間が変化するリング状に直列接続された複数のインバータと、
前記電源ノードに対し、複数の電源電位のうちから前記デジタル制御信号に応じて選択した電位を与える電位供給回路とを含む、請求項１に記載の同期クロック発生回路。
【請求項１２】
前記発振回路は、
各々が相補な２つの入力信号を受けて相補な２つの出力信号を出力し、直列に接続される複数の差動増幅回路と、
前記複数の差動増幅回路のうちの１つを前記デジタル制御信号に応じて選択する選択回路と、
前記アナログ制御情報に応じて、第１の制御電圧を出力する電圧制御回路と、
前記選択回路によって選択された差動増幅回路の相補な２つの出力信号をそれぞれ反転して相補な２つの反転出力信号を前記複数の差動増幅回路の初段の入力に与える反転遅延回路とを含み、
前記反転遅延回路は、
前記第１の制御電圧をゲートに受け、電源電流を制限する第１の電界効果型トランジスタと、
前記第１の電界効果型トランジスタのドレインと電源ノードとの間に直列に接続される第１の抵抗素子と第２の電界効果型トランジスタと、
前記第１の電界効果型トランジスタのドレインと電源ノードとの間に直列に接続される第２の抵抗素子と第３の電界効果型トランジスタとを含み、
前記第２、第３の電界効果型トランジスタのゲートは、前記選択回路によって選択された差動増幅回路の相補な２つの出力信号をそれぞれ受ける、請求項１に記載の同期クロック発生回路。
【請求項１３】
前記発振回路は、
直列に接続され、相補な２つの入力信号を受けて相補な２つの出力信号を出力する複数の差動増幅回路と、
前記アナログ制御情報に応じて、第１の制御電圧を出力する電圧制御回路と、
前記選択回路によって選択された遅延回路の相補な２つの出力信号をそれぞれ反転して相補な２つの反転出力信号を前記複数の差動増幅回路の初段の入力に与える反転遅延回路とを含み、
前記反転遅延回路は、
前記第１の制御電圧をゲートに受け、電源電流を制限する第１の電界効果型トランジスタと、
前記第１の電界効果型トランジスタのドレインと電源ノードとの間に直列に接続される第１の抵抗回路と第２の電界効果型トランジスタと、
前記第１の電界効果型トランジスタのドレインと電源ノードとの間に直列に接続される第２の抵抗回路と第３の電界効果型トランジスタとを含み、
前記第２、第３の電界効果型トランジスタのゲートは、前記選択回路によって選択された差動増幅回路の相補な２つの出力信号をそれぞれ受け、
前記第１、第２の抵抗回路は、前記デジタル制御情報に応じて抵抗値が離散的に変化する、請求項１に記載の同期クロック発生回路。
【請求項１４】
前記発振回路は、
第１、第２の内部ノードの間に接続されるインダクタンス素子と、
前記第１の内部ノードに入力が接続され、前記第２の内部ノードに出力が接続される第１のインバータと、
前記第２の内部ノードに入力が接続され、前記第１の内部ノードに出力が接続される第２のインバータと、
前記アナログ制御情報に応じた電位が与えられる第３の内部ノードと前記第１の内部ノードとの間に接続され容量値が前記デジタル制御情報に応じて離散的に変化する第１の容量素子と、
前記第３の内部ノードと前記第２の内部ノードとの間に接続され容量値が前記デジタル制御情報に応じて離散的に変化する第２の容量素子とを含む、請求項１に記載の同期クロック発生回路。
【請求項１５】
前記発振回路は、
第１、第２の内部ノードの間に接続され、前記デジタル制御情報に応じてインダクタンスが離散的に変化するインダクタンス回路と、
前記第１の内部ノードに入力が接続され、前記第２の内部ノードに出力が接続される第１のインバータと、
前記第２の内部ノードに入力が接続され、前記第１の内部ノードに出力が接続される第２のインバータと、
前記アナログ制御情報に応じた電位が与えられる第３の内部ノードと前記第１の内部ノードとの間に接続される第１の容量素子と、
前記第３の内部ノードと前記第２の内部ノードとの間に接続される第２の容量素子とを含む、請求項１に記載の同期クロック発生回路。
【請求項１６】
前記アナログ制御情報は、電圧で与えられ、
前記同期クロック回路は、
前記アナログ制御情報の初期値として電源電圧の２分の１の制御電圧を発生させる電圧発生回路をさらに含む、請求項１に記載の同期クロック発生回路。
【請求項１７】
前記アナログ制御情報は、電圧で与えられ、
前記同期クロック回路は、
前記アナログ制御情報の初期値として、電源電圧の２分の１よりも、発振の定常状態における温度上昇分に対応するオフセット分だけ、ずれた制御電圧を発生させる電圧発生回路をさらに含む、請求項１に記載の同期クロック発生回路。
【請求項１８】
前記制御回路は、
前記出力クロック信号を分周する分周器と、
前記分周器の出力と前記入力クロック信号の位相を比較する第１、第２の位相比較器と、
前記第２の位相比較器の出力に応じて第１の内部ノードに対して電荷を入出力させるチャージポンプ回路と、
前記第１の内部ノードの電位を平滑化させるループフィルタと、
定電圧源と、
前記第１の位相比較器が前記第１のロック状態を検出するまでは前記定電圧源の出力電位を前記アナログ制御情報として出力し、前記第１の位相比較器が前記第１のロック状態を検出した後には前記ループフィルタによって平滑化された電位を前記アナログ制御情報として出力するセレクタとを含む、請求項１に記載の同期クロック発生回路。
【請求項１９】
前記制御回路は、
前記出力クロック信号を分周する分周器と、
前記分周器の出力と前記入力クロック信号の位相を比較する第１、第２の位相比較器と、
前記第２の位相比較器の出力に応じて第１の内部ノードに対して電荷を入出力させるチャージポンプ回路と、
定電圧源と、
前記第１の位相比較器が前記第１のロック状態を検出するまでは前記定電圧源の出力電位を第２の内部ノードに結合し、前記第１の位相比較器が前記第１のロック状態を検出した後には前記第１の内部ノードを前記第２の内部ノードに接続するセレクタと、
前記第２の内部ノードの電位を平滑化させ前記アナログ制御情報として出力するループフィルタとを含む、請求項１に記載の同期クロック発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同期クロック発生回路に関する。
【背景技術】
【０００２】
従来の半導体集積回路においては、チップ外部とチップ内部のクロックの位相の同期をとるためもしくは外部クロックの逓倍のクロックを得るためにフェーズロックドループ（ＰＬＬ：Phase-Locked Loop）回路が用いられている。ＰＬＬ回路には大きく分けてアナログＰＬＬ回路とデジタルＰＬＬ回路とがある。
【０００３】
アナログＰＬＬ回路は、一般的には、アナログ位相比較器、チャージポンプ、ループフィルタ、電圧制御発振器（Voltage Controlled Oscillator voltage)および分周器によって構成される。
【０００４】
一方、デジタルＰＬＬ回路は、一般的には、デジタル位相比較器、制御回路、デジタル制御発振器および分周器によって構成される。
【０００５】
現状のＰＬＬ回路では、アナログＰＬＬ回路に用いられるアナログ位相比較器は位相ノイズ特性は良好であるが、その引込み範囲（キャプチャレンジ）が狭い。一方デジタルＰＬＬ回路に用いられるデジタル位相比較器は引込み範囲が広いが位相ノイズ特性がアナログ位相比較器よりも劣る。したがって両者の長所を組合わせて用いるＰＬＬ回路が特開２００２−１５２０３９号公報（特許文献１）に開示されている。
【特許文献１】特開２００２−１５２０３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記特開２００２−１５２０３９号公報（特許文献１）に開示された先行技術では、アナログ位相比較器の低ノイズ特性とデジタル位相比較器の広範囲のロックキャプチャ特性とを実現するために、２種類の位相比較器をロック前と後で切換えている。しかしながらＶＣＯについては従来のものを使用しているため、ＶＣＯに起因する問題が残ってしまう。
【０００７】
まずアナログＰＬＬ回路に用いられるＶＣＯについて説明する。一般的なリングオシレータ型ＶＣＯは奇数段の反転遅延段がリング状に接続されており、各遅延段の遅延時間が制御電圧に応じて変化することによって発振周波数が変化する。このようなＶＣＯを用いるアナログＰＬＬ回路は引込み範囲が狭いという欠点がある。
【０００８】
つまり、ＶＣＯは、たとえば制御電圧を大きくすると発振周波数が高くなり、制御電圧を小さくすると発振周波数が低くなる。一般的に制御電圧は接地電圧から電源電位の間の値が与えられる。しかしながら現実的に使用できるのは、（Ｎチャネルトランジスタのしきい値電圧）から（電源電位からＰチャネルＭＯＳトランジスタらのしきい値電圧を引いた電位）、つまりＶｔｈｎ〜ＶＤＤ−｜Ｖｔｈｐ｜の範囲である。
【０００９】
今後低電圧化が進めば、電源電圧に対するしきい値電圧の割合は相対的に大きくなっていく。このため制御電圧として使用できる領域は小さくなる傾向にある。より狭い制御電圧の領域で、同様の発振周波数レンジ（最低周波数〜最高周波数の範囲）を得るためにはＶＣＯの感度を上げればよいが、その反面ノイズに弱くなってしまうという副作用がある。
【００１０】
図１５は、ＶＣＯの使用可能領域を説明するための図である。
【００１１】
図１５に示すように、プロセス、電源電圧、温度の変動を考慮すると、ベストの状態とワーストの状態では、それぞれの条件での発振周波数レンジは大きく異なってしまう。
【００１２】
このとき、ＶＣＯの発振周波数レンジとして使用できるのは、すべての発振周波数レンジが重なる領域つまり図１５に示された使用可能領域の部分だけである。微細化や低電圧化が進むにつれ、プロセスや電源電圧による変動の影響は大きくなる傾向にあり、発振周波数レンジの確保はますます困難になると考えられる。一般的に、アナログＰＬＬ回路のロックインレンジは、ＶＣＯの発振周波数レンジとほぼ等しくなるため、ＶＣＯの発振周波数レンジを広く保つことが今後の大きな課題である。
【００１３】
次に、デジタルＰＬＬ回路に用いられるデジタル制御発振器について説明する。デジタル制御発振器は、論理反転回路（インバータ）と複数の遅延段とその複数の遅延段の出力のいずれか１つを選択して論理反転回路の入力に与える選択回路とによって構成される。選択回路が選択する遅延段を変更することによりループ状態に接続される遅延段とインバータの段数が変化し、合計の遅延時間が変化する。これにより発振周波数を変化させることができる。
【００１４】
つまり、デジタルＰＬＬ回路に用いられるデジタル制御発振器については、遅延段の段数を変化させることで発振周波数を制御している。このため、遅延段１段分の遅延時間を小さくし、遅延段の段数を増やすことで容易にロックインレンジを広く取ることができる。しかしながら、デジタルＰＬＬに用いられるデジタル制御発振器は、その性質上、必ず遅延段１段分以上のジッタ（jitter）が発生してしまう。これは、アナログＰＬＬ回路に用いられるＶＣＯに比べると大きな値であり、ジッタ特性は必ずしも良好とは言えない。
【００１５】
以上説明したように、現状のＰＬＬ回路では、使用する発振器の特性にも起因して、アナログＰＬＬ回路ではロックインレンジの確保が困難であり、デジタルＰＬＬ回路ではジッタ特性が悪いという問題点があった。
【００１６】
この発明の目的は、ロックインレンジを広く確保でき、かつジッタ特性が良好な同期クロック発生回路を提供することである。
【課題を解決するための手段】
【００１７】
本発明は、同期クロック発生回路であって、デジタル制御情報に応じて出力クロック信号の発振周波数が離散的に変化し、アナログ制御情報に応じて出力クロック信号の発振周波数が連続的に変化する発振回路と、アナログ制御情報を一定値に一時的に固定し、出力クロック信号と入力クロック信号との位相差が第１の所定値以下になる第１のロック状態となるように出力クロック信号に応じてデジタル制御情報を制御し、第１のロック状態が成立した後に、デジタル制御情報を固定して、出力クロック信号と入力クロック信号との位相差が第２の所定値以下になる第２のロック状態となるように発振周波数に応じてアナログ制御情報を制御する制御回路とを備える。
【発明の効果】
【００１８】
本発明によれば、アナログ制御情報とデジタル制御情報とに応じて遅延量が変化する遅延段を用い、第１段階ではアナログ制御情報をある値に固定しながらデジタル制御情報によって遅延段の遅延量を離散的に変化させてクロック信号の同期制御を行なう。第１段階で同期制御がロックするとその時点でのデジタル制御情報を固定して、第２段階でアナログ制御情報を変えて同期制御を行ない、最終的にアナログ制御でロックイン状態を維持する。
【００１９】
したがって、最初のデジタル制御時は遅延段の遅延量を粗く変化させることにより、広いロックレンジが確保できる。そして次のアナログ制御時には、遅延量を細かく変化させることにより、最終的なロック時において良好なジッタ特性を得ることが可能となる。このため、ロックインレンジを確保しつつ、かつ、良好なジッタ特性を得ることが可能となる。
【発明を実施するための最良の形態】
【００２０】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００２１】
［実施の形態１］
図１は、実施の形態１の同期クロック発生回路１の構成を示した回路図である。
【００２２】
図１を参照して、同期クロック発生回路１は、チップ内部で用いられるクロック信号ＩＣＬＫを分周する分周器８と、分周器８の出力信号の位相と外部から与えられる参照用のクロック信号ＲＣＬＫの位相とを比較して制御信号ＵＰ１，ＤＯＷＮ１およびＬＯＣＫＤを出力するデジタルＰＦＤ（位相比較器）２と、制御信号ＵＰ１，ＤＯＷＮ１に応じて制御信号ＳＷＳＥＬ１を変化させて周波数の調整を行ない制御信号ＬＯＣＫＤが活性化されると現在の周波数を維持すべく制御信号ＳＷＳＥＬ１を固定させる制御回路４と、制御信号ＳＷＳＥＬ１に応じて発振周波数が離散的に変化する発振回路６とを含む。なお、発振回路６は制御電圧ＶＣＯＮＴが変化すると、発振周波数が連続的に変化する。
【００２３】
同期クロック発生回路１は、さらに、分周器８の出力信号の位相とクロック信号ＲＣＬＫの位相とを比較して信号ＵＰ２，ＤＯＷＮ２を出力するアナログＰＦＤ１０と、信号ＵＰ２，ＤＯＷＮ２に応じて出力ノードの電荷の充放電を行なうチャージポンプ１２と、チャージポンプ１２の出力ノードに接続され電圧を平滑化するループフィルタ１４と、一定電位Ｖ０を出力する定電圧源１６と、ループフィルタ１４によって平滑化された電位Ｖ１と一定電位Ｖ０のいずれか一方を制御信号ＬＯＣＫＤに応じて選択して制御電圧ＶＣＯＮＴを出力するセレクタ１８とを含む。制御電圧ＶＣＯＮＴは発振回路６に与えられ、この制御電圧ＶＣＯＮＴに応じて発振回路６は連続的に発振周波数を変化させる。
【００２４】
ループフィルタ１４は、チャージポンプ１２の出力ノードと接地ノードとの間に直列に接続される抵抗Ｒ１およびキャパシタＣ１を含む。ループフィルタ１４は、チャージポンプ１２が出力ノードに対して電荷を充放電させることによって生じる電圧変化を平滑化させる働きを有する。たとえばループフィルタ１４の出力を抵抗Ｒ１とキャパシタＣ１との接続ノードとし、この接続ノードの電位をセレクタ１８に電圧Ｖ１として与えてもよい。
【００２５】
発振回路６は、直列に接続された複数の電圧制御遅延段２０．１〜２０．ｎを含む遅延回路２０と、遅延回路２０の複数の出力のうちの１つを制御信号ＳＷＳＥＬ１に応じて選択する選択回路２２と、選択回路２２によって選択された出力を受けて反転しクロック信号ＩＣＬＫを出力する電圧制御論理反転回路２４と、電圧制御部２６とを含む。クロック信号ＩＣＬＫは、分周器８以外にも電圧制御遅延段２０．１の入力にも与えられる。
【００２６】
図２は、発振回路６の構成を示した回路図である。
【００２７】
図２を参照して、発振回路６は、制御電圧ＶＣＯＮＴを受けて制御電圧ＶＣＰ，ＶＣＮを出力する電圧制御部２６と、デジタル制御情報として制御信号ＳＷＳＥＬ１を受け、アナログ制御情報として制御電圧ＶＣＯＮＴに応じて変化する制御電圧ＶＣＰ，ＶＣＮを受けこれらのデジタルおよびアナログ制御情報に応じて発振周波数が変化する発振部８７とを含む。
【００２８】
電圧制御部２６は、電源ノードとノードＮ１との間にダイオード接続されるＰチャネルＭＯＳトランジスタ３４と、ノードＮ１と接地ノードとの間に直列に接続されるＮチャネルＭＯＳトランジスタ３６および抵抗素子３８と、電源ノードとノードＮ２との間に接続されゲートがノードＮ１に接続されるＰチャネルＭＯＳトランジスタ４０と、ノードＮ２と接地ノードとの間にダイオード接続されるＮチャネルＭＯＳトランジスタ４２とを含む。ＮチャネルＭＯＳトランジスタ３６のゲートには制御電圧ＶＣＯＮＴが与えられる。またノードＮ１からは制御電圧ＶＣＰが出力され、ノードＮ２からは制御電圧ＶＣＮが出力される。
【００２９】
発振部８７は、遅延量が異なる複数の出力を有する遅延回路２０と、遅延回路２０の複数の出力のうちの１つを信号ＳＷＳＥＬ１に応じて選択する選択回路２２と、選択回路２２によって選択された出力を受けて反転し信号ＩＣＬＫを出力する電圧制御論理反転回路２４とを含む。電圧制御論理反転回路２４の出力するクロック信号ＩＣＬＫは遅延回路２０の入力に与えられる。
【００３０】
遅延回路２０は、各々が制御電圧ＶＣＰ，ＶＣＮに応じて遅延時間が変化する直列接続される複数の遅延段２０．１〜２０．ｎを含む。
【００３１】
遅延段２０．１は、制御電圧ＶＣＰ，ＶＣＮをそれぞれゲートに受けるＰチャネルＭＯＳトランジスタ４４，ＮチャネルＭＯＳトランジスタ４８と、電源ノードから接地ノードに至る経路上にＰチャネルＭＯＳトランジスタ４４とＮチャネルＭＯＳトランジスタ４８との間に直列に接続され、入力信号を受けて反転するインバータ４６とを含む。遅延段２０．１は、この入力信号として信号ＩＣＬＫを受ける。
【００３２】
遅延段２０．１は、さらに、制御電圧ＶＣＰ，ＶＣＮをそれぞれゲートに受けるＰチャネルＭＯＳトランジスタ５０，ＮチャネルＭＯＳトランジスタ５４と、電源ノードから接地ノードに至る経路上にＰチャネルＭＯＳトランジスタ５０とＮチャネルＭＯＳトランジスタ５４との間に直列に接続されインバータ４６の出力を受けて反転するインバータ５２とを含む。インバータ５２の出力は、次段の遅延回路に入力される。遅延段２０．２〜２０．ｎの各々の構成は、遅延段２０．１と同様であるのでその説明は繰返さない。
【００３３】
選択回路２２は、遅延段２０．１〜２０．ｎの出力をそれぞれ選択するためのスイッチ２２．１〜２２．ｎを含む。制御信号ＳＷＳＥＬ１に応じてスイッチ２２．１〜２２．ｎのうちのいずれか１つが導通し残りは非導通状態となる。
【００３４】
電圧制御論理反転回路２４は、電圧制御部２６から与えられる制御電圧ＶＣＰ，ＶＣＮをそれぞれゲートに受けるＰチャネルＭＯＳトランジスタ６６，ＮチャネルＭＯＳトランジスタ７０と、電源ノードから接地ノードに至る経路上にＰチャネルＭＯＳトランジスタ６６とＮチャネルＭＯＳトランジスタ７０との間に直列に接続され、選択回路２２の出力を受けて反転し信号ＩＣＬＫを出力するインバータ６８とを含む。
【００３５】
制御電圧ＶＣＯＮＴが増加すると、ＮチャネルＭＯＳトランジスタ３６はより強い導通状態となり、ＮチャネルＭＯＳトランジスタ３６を流れるソース−ドレイン間電流が増加する。これに追随してノードＮ２を流れる電流が増加する。すると、ノードＮ１の電圧は低下し、ノードＮ２の電圧は増加する。そしてノードＮ１，Ｎ２に接続されている遅延段２０．１〜２０．ｎおよび電圧制御論理反転回路２４はこの変化を受けて遅延時間が小さくなる。その結果発振周波数が高くなる。
【００３６】
反対に制御電圧ＶＣＯＮＴを小さくすると、ノードＮ２を流れる電流が減少し、遅延段２０．１〜２０．ｎおよび電圧制御論理反転回路２４の遅延時間が増加し、発振周波数は低くなる。また制御信号ＳＷＳＥＬ１によって選択回路２２の選択する出力が変わると、リングオシレータの段数が変化するので、離散的に発振周波数が変化する。
【００３７】
発振回路６では、制御信号ＳＷＳＥＬ１により選択回路２２に含まれるいずれかのスイッチの１つがオン状態になり、任意の遅延段数と論理反転回路を含んだループを構成した状態で離散的に大まかな発振周波数を決定し、その後制御電圧ＶＣＯＮＴを変化させると各遅延段の遅延値が変化し、発振周波数が連続的に微調整ができる。つまり、発振回路６は、制御電圧ＶＣＯＮＴと制御信号ＳＷＳＥＬ１の２種類の信号でその発振周波数を変化させることができる。これによりアナログＰＬＬ回路のＶＣＯと、デジタルＰＬＬ回路のデジタル制御発振器とを組合わせたような動作をする。
【００３８】
以上を踏まえた上で、実施の形態１の回路の動作を説明する。実施の形態１の同期クロック発生回路１は、大きく分けて２段階の動作を行なう。まず、１段階目の動作では、図１のデジタルＰＦＤ２は制御信号ＬＯＣＫＤを非活性化させロックしていない状態であることを出力する。この信号を受け制御回路４は通常の動作を行ない、セレクタ１８は定電圧源１６の出力する電圧Ｖ０を選択する。
【００３９】
まず図１の発振回路６に注目する。この発振回路の制御電圧としては定電圧源１６の出力電圧Ｖ０が与えられる。このため、電圧制御遅延段２０．１〜２０．ｎおよび電圧制御論理反転回路２４は、一定の遅延時間を保つこととなる。これらは、一般的な遅延段とインバータとしてみなすことができる。つまり、発振回路６は、遅延段数の変化にのみ依存して発振周波数が変化する。これは、従来のデジタルＰＬＬ回路に用いられるデジタル制御発振器と全く同じ動作である。また図１のアナログＰＦＤ１０，チャージポンプ１２およびループフィルタ１４はセレクタ１８で非選択とされているので、デジタルＰＦＤ２によってのみ発振周波数を上下させる指示が出される。つまり、実施の形態１の同期クロック発生回路の第１段階の動作は、デジタルＰＬＬ回路とみなすことができ、この動作はデジタルＰＬＬ回路と同一となる。
【００４０】
次に、第２段階目の動作を説明する。第１段階目では同期クロック発生回路は、デジタルＰＬＬ回路と同じ動作をし、このデジタルＰＬＬ回路のロックインが完了すると、第２段階目の動作に移行する。第１段階目のロックが完了すると、図１のデジタルＰＦＤ２は制御信号ＬＯＣＫＤを活性化する。すると、制御回路４は現在の制御情報を保持したまま動作を停止し、セレクタ１８はループフィルタ１４が接続されたノードの電圧Ｖ１を制御電圧ＶＣＯＮＴとして選択する。
【００４１】
今、第１段階目で電圧制御遅延段が２段選択された状態でロックインしたと仮定する。制御回路４は現在の情報を保持したまま動作を停止しているため、電圧制御遅延段２０．１，２０．２が２段選択された状態が維持される。
【００４２】
まず発振回路６に注目すると、電圧制御遅延段の段数が固定されているため、この発振器は制御電圧Ｖ１にのみ依存して発振周波数を変化させる。これはアナログＰＬＬ回路で用いられている電圧制御発振器（ＶＣＯ）と全く同じである。
【００４３】
発振回路６をＶＣＯとみなした上で図１に注目すると、図１に示される同期クロック発生回路１は、アナログＰＬＬ回路と全く同じであることがわかる。つまり、実施の形態１の同期クロック発生回路は、第２段階目の動作においてはアナログＰＬＬ回路と同じ動作をする。図１のアナログＰＦＤ１０は、デジタルＰＦＤ２よりも感度がよく、すこしの位相のずれでも検出することができる。したがって、デジタルＰＦＤ２で第１のロック状態が認識されたのちでも、アナログＰＦＤ１０はロック状態を検出しておらず、ジッタが小さくなるように発振回路の周波数が制御される。
【００４４】
以上をまとめると、実施の形態１の同期クロック発生回路は、第１段階目ではデジタルＰＬＬ回路として遅延段の増減を行ない、最適な段数になったところで第２段階目の動作に移行する。
【００４５】
第２段階目の動作ではアナログＰＬＬ回路として最適な遅延段の段数下で制御電圧をコントロールしてロックイン状態になる。最終的にアナログ制御でロックイン状態を維持するため、良好なジッタ特性を得ることが可能となる。つまり実施の形態１では、アナログＰＬＬ回路の問題点であったロックインレンジの確保の問題を第１段階目の動作の遅延段の可変で解決し、デジタルＰＬＬ回路の問題点であった大きなジッタ特性を第２段階目の動作におけるアナログ制御によって解決することができる。
【００４６】
［実施の形態２］
実施の形態２では、図１に示した同期クロック発生回路の構成において、制御回路４および発振回路６に代えてそれぞれ制御回路１０４および発振回路１０６を備える。
【００４７】
図３は、実施の形態２で用いられる制御回路と発振回路の構成を示した回路図である。
【００４８】
図３を参照して、制御回路１０４は、図１のデジタルＰＦＤ２に接続され制御信号ＵＰ１，ＤＯＷＮ１およびＬＯＣＫＤを受け制御信号ＳＷＳＥＬ２を出力する。
【００４９】
発振回路１０６は、制御電圧ＶＣＯＮＴおよび制御信号ＳＷＳＥＬ２に応じて制御電圧ＶＣＰ，ＶＣＮを出力する電圧制御回路１１０と、電圧制御回路１１０の出力に応じて発振するクロック信号ＩＣＬＫの周波数が変化するリングオシレータ１１２とを含む。リングオシレータ１１２は、リング状に接続された５段の反転遅延回路１２１〜１２５を含む。反転遅延回路１２５はクロック信号ＩＣＬＫを出力する。
【００５０】
反転遅延回路１２１は、制御電圧ＶＣＰ，ＶＣＮをそれぞれゲートに受けるＰチャネルＭＯＳトランジスタ１２６およびＮチャネルＭＯＳトランジスタ１２８と、ＰチャネルＭＯＳトランジスタ１２６とＮチャネルＭＯＳトランジスタ１２８との間に電源ノードと接地ノードを結ぶ経路上に直列に接続され、入力信号を受けて反転するインバータ１２７を含む。反転遅延回路１２２〜１２５の構成は、反転遅延回路１２１と同様であるので説明は繰返さない。
【００５１】
リングオシレータ１１２の動作については、図２で説明した場合と同様であり、制御電圧ＶＣＮ、ＶＣＰを変化させると各反転遅延回路の遅延値が変化し、発振周波数の調整ができる。
【００５２】
電圧制御回路１１０は、電源ノードとノードＮ１１との間にダイオード接続されるＰチャネルＭＯＳトランジスタ１３４と、ノードＮ１１とノードＮＡ１との間に接続されゲートに制御電圧ＶＣＯＮＴを受けるＮチャネルＭＯＳトランジスタ１３６と、ノードＮＡ１と接地ノードとの間に接続され両端の抵抗値が制御信号ＳＷＳＥＬ２に応じて離散的に変化する抵抗回路１３８とを含む。
【００５３】
電圧制御回路１１０は、さらに、電源ノードとノードＮ１２との間に接続されゲートがノードＮ１１に接続されるＰチャネルＭＯＳトランジスタ１４０と、ノードＮ１２と接地ノードとの間にダイオード接続されるＮチャネルＭＯＳトランジスタ１４２とを含む。ノードＮ１１からは制御電圧ＶＣＰが出力され、ノードＮ１２からは制御電圧ＶＣＮが出力される。
【００５４】
抵抗回路１３８は、スイッチＳ１１〜Ｓ１ｎと抵抗Ｒ１１〜Ｒ１ｎとを含む。スイッチＳ１１はノードＮＡ１とノードＮＡ２を直接に接続するかまたは抵抗Ｒ１１を介して接続するかを選択する。スイッチＳ１２はノードＮＡ２とノードＮＡ３とを直接に接続するかまたは抵抗Ｒ１２を介して接続するかを選択する。スイッチＳ１３は、ノードＮＡ３とノードＮＡ４とを直接に接続するかまたは抵抗Ｒ１３を介して接続するかを選択する。スイッチＳ１ｎはノードＮＡｎと接地ノードとを直接に接続するかまたは抵抗Ｒ１ｎを介して接続するかを選択する。
【００５５】
今、制御電圧ＶＣＯＮＴを一定とした状態で、スイッチＳ１１とスイッチＳ１２とがそれぞれ抵抗Ｒ１１，Ｒ１２を選択し、かつ、その他のスイッチＳ１３〜Ｓ１ｎがすべて対応するノードを直接に接続するように、制御回路１０４が制御信号ＳＷＳＥＬ２を出力したとする。各抵抗の抵抗値がすべて等しくＲΩであるとすると抵抗回路１３８のノードＮＡ１と接地ノードとの間の両端の抵抗値は２ＲΩとなる。このときにはアナログＰＬＬ回路に用いられるＶＣＯと全く同じ動作でクロックの発振が起こる。
【００５６】
次に、制御回路１０４が抵抗Ｒ１１，Ｒ１２に加えてさらに抵抗Ｒ１３を選択するように制御信号ＳＷＳＥＬ２を出力したとすると、抵抗回路１３８の両端間の実質的な抵抗値は３ＲΩとなる。抵抗回路の抵抗値が増えるとノードＮ１２を流れる電流が減少するため、結果としてリングオシレータ１１２の出力するクロックＩＣＬＫの周波数は低下する。
【００５７】
反対に、制御回路１０４が抵抗Ｒ１１だけが選択されるように制御信号ＳＷＳＥＬ２を出力した場合には、実質的な抵抗回路１３８の抵抗値はＲΩとなり、ノードＮ１２を流れる電流が増加し、クロック信号ＩＣＬＫの発振周波数は増加する。
【００５８】
つまり、実施の形態２の発振回路１０６は、デジタル的に変化する抵抗の段数とアナログ的に変化する制御電圧ＶＣＯＮＴの２種類の制御によって発振周波数を増減させることができる。実施の形態１では発振回路の遅延段をデジタル制御したが、実施の形態２では発振器の抵抗の段数をデジタル制御する。このため実施の形態１と同様の効果を得ることができる。
【００５９】
［実施の形態３］
実施の形態１の発振回路では、遅延段の段数をデジタル制御し、制御電圧をアナログ制御することで広いロックインレンジと良好なジッタ特性を実現した。一方、実施の形態２の発振回路では発振回路の電圧制御部の抵抗の値をデジタル制御し、かつ入力する制御電圧をアナログ制御することで実施の形態１の場合と同様な効果を得た。実施の形態３では、ＶＣＯのトランジスタサイズをデジタル制御し、制御電圧をアナログ制御する発振回路を実施の形態１の同期クロック発生回路に組込むことで同様の効果を得る。
【００６０】
実施の形態３では、図１に示した同期クロック発生回路１の構成において、制御回路４、遅延回路２０、選択回路２２および電圧制御論理反転回路２４に代えて図４に示す制御回路１６０〜１６２と発振回路１４９とを備える。
【００６１】
図４は、実施の形態３で用いられる制御回路１６０〜１６２と発振回路１４９を説明するための回路図である。
【００６２】
図４を参照して、遅延段１５０〜１５２は直列に接続されており、全体として奇数個の遅延段がリング状に接続される発振回路１４９が形成されている。遅延段１５０，１５２は、それぞれ制御回路１６０，１６２から制御信号ＳＷＳＥＬ３，ＳＷＳＥＬ４を受ける。制御回路１６０，１６２は、図示しないが、図１の制御回路４と同様に、デジタルＰＦＤ２から信号ＵＰ１，ＤＯＷＮ１，ＬＯＣＫＤを受ける。遅延段１５０は、制御電圧ＶＣＰがゲートに与えられるＰチャネルＭＯＳトランジスタ１６４と、制御電圧ＶＣＮがゲートに与えられるＮチャネルＭＯＳトランジスタ１６６と、ＰチャネルＭＯＳトランジスタ１６４を介して電源電位に接続され、かつ、ＮチャネルＭＯＳトランジスタ１６６を介して接地電位に接続されるインバータ１７１〜１７ｎと、インバータ１７１〜１７ｎにそれぞれ対応して設けられるスイッチ１８１〜１８ｎとを含む。遅延段１５０の入力信号はインバータ１７１〜１７ｎに共通して与えられる。インバータ１７１〜１７ｎの出力は対応するスイッチが導通すると遅延段１５０の出力ノードに接続される。遅延段１５２の構成は、遅延段１５０と同様であるので説明は繰返さない。
【００６３】
スイッチ１８１を導通状態とし、スイッチ１８２〜１８ｎを非導通状態とした場合に対し、スイッチ１８２を非導通状態から導通状態に変化させると、遅延段１５０の駆動力が約２倍になる。さらにスイッチ１８３を非導通状態から導通状態にすると駆動力がさらに増加する。インバータの数を増やすことは、インバータのトランジスタサイズをデジタル的に制御することと等価である。このようにして、トランジスタサイズをデジタル制御することで各遅延段の駆動力が変化し、これにより発振周波数を制御することができる。
【００６４】
図５は、図４に示した制御回路と発振回路の変形例を説明するための図である。
【００６５】
図５を参照して、遅延段２００〜２０２が直列に接続され、全体として奇数個の遅延段がリング状に接続される発振回路が形成されている。遅延段２００〜２０２にそれぞれ対応する制御回路２１０〜２１２が設けられている。
【００６６】
遅延段２００は、インバータ２１６と、電源電流を供給するためにインバータ２１６を電源電位に結合する接続回路２１４と、インバータ２１６を接地電位に結合するための接続回路２１８とを含む。
【００６７】
接続回路２１４は、制御電圧ＶＣＰをゲートに受けるＰチャネルＭＯＳトランジスタ２３１〜２３ｎと、ＰチャネルＭＯＳトランジスタ２３１〜２３ｎにそれぞれ対応して設けられ、対応するＰチャネルＭＯＳトランジスタを電源供給トランジスタとして選択するスイッチ２２１〜２２ｎとを含む。
【００６８】
接続回路２１８は、制御電圧ＶＣＮをゲートに受けるＮチャネルＭＯＳトランジスタ２５１〜２５ｎと、ＰチャネルＭＯＳトランジスタ２５１〜２５ｎにそれぞれ対応して設けられ、対応するＮチャネルＭＯＳトランジスタを電源供給トランジスタとして選択するスイッチ２４１〜２４ｎとを含む。
【００６９】
なお、遅延段２０２は、遅延段２００と同様の構成を有するのでその説明は繰返さない。
【００７０】
図５に示した場合においても、図４に示した場合と同様スイッチ２２１，２４１を導通し、他のスイッチを非導通とした場合に対してさらにスイッチ２２２，２４２を導通状態とすることにより駆動力が大きくなる。導通させるスイッチの数を制御回路によって変化させることで周波数の制御が可能となる。
【００７１】
［実施の形態４］
実施の形態４では、ＶＣＯの遅延段を構成するトランジスタのバックゲートに、予め用意した複数の電圧のうちから選択を行ないデジタル制御を行なう。
【００７２】
実施の形態４では、図１に示した同期クロック発生回路１の構成において、制御回路４、遅延回路２０、選択回路２２および電圧制御論理反転回路２４に代えて、図６に示す制御回路２５６と図６に示す遅延段２５０が奇数個リング状に接続されたＶＣＯ２４９とを備える。
【００７３】
図６は、実施の形態４で用いられるＶＣＯ２４９のリング状に接続される遅延段２５０の１つを示した回路図である。
【００７４】
図６を参照して、遅延段２５０は、制御電圧ＶＣＰをゲートに受けるＰチャネルＭＯＳトランジスタと、制御電圧ＶＣＮをゲートに受けるＮチャネルＭＯＳトランジスタ２６０と、ＰチャネルＭＯＳトランジスタ２５８とＮチャネルＭＯＳトランジスタ２６０との間に直列に電源電流が流れる経路上に接続されるインバータ２６２とを含む。
【００７５】
インバータ２６２は、入力信号ＩＮをゲートに受けてソースがＰチャネルＭＯＳトランジスタ２５８のドレインに接続されるＰチャネルＭＯＳトランジスタ２６４と、ＰチャネルＭＯＳトランジスタ２６４のドレインとＮチャネルＭＯＳトランジスタ２６０のドレインとの間に接続されゲートに入力信号ＩＮを受けるＮチャネルＭＯＳトランジスタ２６６とを含む。ＮチャネルＭＯＳトランジスタ２６６のドレインからは出力信号ＯＵＴが出力される。
【００７６】
実施の形態４では、リング状に接続される遅延段に共通して制御回路２５６と選択回路２５２，２５４とが設けられる。制御回路２５６は選択回路２５２に対して信号ＳＷＳＥＬ１０を出力し、また選択回路２５４に対して信号ＳＷＳＥＬ１１を出力する。
【００７７】
選択回路２５２は、複数の電位ＶＢＰ１〜ＶＢＰｎがそれぞれ一方端に結合されるスイッチ２７１〜２７ｎを含む。スイッチ２７１〜２７ｎの他方端はＰチャネルＭＯＳトランジスタ２５８のバックゲートに接続される。
【００７８】
選択回路２５４は、複数の電位ＶＢＮ１〜ＶＢＮｎがそれぞれ一方端に結合されるスイッチ２８１〜２８ｎを含む。スイッチ２８１〜２８ｎの他方端はＮチャネルＭＯＳトランジスタ２６０のバックゲートに接続される。
【００７９】
動作について簡単に説明する。ＮチャネルＭＯＳトランジスタのバックゲートには通常は接地電位が与えられている。これを接地電位より低い電位としていくとＮチャネルＭＯＳトランジスタの駆動力が小さくなる。逆にバックゲートの電位を接地電位よりも大きくしていくとＮチャネルＭＯＳトランジスタの駆動力は大きくなる。
【００８０】
また、通常ＰチャネルＭＯＳトランジスタのバックゲートは電源電位ＶＤＤに固定されているが、電源電位ＶＤＤよりもバックゲートの電位を高くするとＰチャネルＭＯＳトランジスタの駆動力は小さくなり、バックゲートの電位をＶＤＤよりも低くするとＰチャネルＭＯＳトランジスタの駆動力は大きくなる。
【００８１】
つまり、ＮチャネルＭＯＳトランジスタのバックゲート電圧を増加させ、かつ、ＰチャネルＭＯＳトランジスタのバックゲート電圧を低下させることで駆動力が小さくなり、このため発振周波数が低くなる。逆に、ＮチャネルＭＯＳトランジスタのバックゲート電圧を低下させ、ＰチャネルＭＯＳトランジスタのバックゲート電圧を増加させることで遅延段の駆動力が大きくなり発振周波数は高くなる。
【００８２】
図６では、ＰチャネルＭＯＳトランジスタ２５８，２６０のバックゲート電位を制御する例を示したが、ＰチャネルＭＯＳトランジスタ２５８，２６４，ＮチャネルＭＯＳトランジスタ２６６，２６０のすべてのバックゲート電位を制御してもよいし、これらのトランジスタのうちの１つのみまたは任意の２つまたは任意の３つを選択してバックゲート電位を制御してもよい。
【００８３】
このように、バックゲート電圧をデジタル的に制御できるようにした遅延段を含むＶＣＯを図１に示した同期クロック発生回路に組込むことで実施の形態１と同様な効果を得ることができる。
【００８４】
［実施の形態５］
実施の形態５では、ＶＣＯの電源電圧をデジタル制御情報に応じて離散的に制御することが特徴である。
【００８５】
実施の形態５では、図１に示した同期クロック発生回路１の構成において、制御回路４、遅延回路２０、選択回路２２および電圧制御論理反転回路２４に代えて、図７に示す制御回路３０８、選択回路３０２、電圧制御回路３０４およびリングオシレータ３０６を備える。
【００８６】
図７は、実施の形態５で用いられる制御回路３０８、選択回路３０２、電圧制御回路３０４およびリングオシレータ３０６を説明するための回路図である。
【００８７】
図７を参照して、実施の形態５では、発振回路は、制御信号ＵＰ１，ＤＯＷＮ１およびＬＯＣＫＤに応じて選択信号ＳＷＳＥＬ１２を出力する制御回路３０８と、電源電圧ＶＤＤ１，ＶＤＤ２，…，ＶＤＤｎのうちから１つの電源電位を制御信号ＳＷＳＥＬ１２に応じて選択する選択回路３０２と、制御電圧ＶＣＯＮＴを受けて制御電圧ＶＣＮ，ＶＣＰを出力する電圧制御回路３０４と、制御電圧ＶＣＮ，ＶＣＰに応じて出力するクロック信号ＩＣＬＫの発振周波数が変化するリングオシレータ３０６とを含む。
【００８８】
選択回路３０２は、一方端が電源電位ＶＤＤ１〜ＶＤＤｎにそれぞれ結合され、他方端はともにノードＮ２０２に接続されるスイッチ３５１〜３５ｎを含む。スイッチ３５１〜３５ｎのうちの１つが制御信号ＳＷＳＥＬ１２によって選択され導通する。電源電位ＶＤＤ１が最小の電源電位であり、ＶＤＤ２，ＶＤＤ３と右に進むにつれ電源電位が高くなる。
【００８９】
電圧制御回路３０４は、ノードＮ２０とノードＮ２１との間にダイオード接続されるＰチャネルＭＯＳトランジスタ３３４と、ノードＮ２１と接地ノードとの間に直列に接続されるＮチャネルＭＯＳトランジスタ３３６および抵抗３３８とを含む。ＮチャネルＭＯＳトランジスタ３３６のゲートには制御電圧ＶＣＯＮＴが与えられる。
【００９０】
電圧制御回路３０４は、さらに、ノードＮ２０とノードＮ２２との間に接続されゲートがノードＮ２１に接続されるＰチャネルＭＯＳトランジスタ３４０と、ノードＮ２２と接地ノードとの間にダイオード接続されるＮチャネルＭＯＳトランジスタ３４２とを含む。ノードＮ２１からは制御電圧ＶＣＮが接続され、ノードＮ２２からは制御電圧ＶＣＰが出力される。
【００９１】
リングオシレータ３０６は、直列に接続された５段の反転遅延回路３６１〜３６５を含む。反転遅延回路３６５の出力からはクロック信号ＩＣＬＫが出力される。
【００９２】
反転遅延回路３６１は、ゲートに制御電圧ＶＣＮが与えられるＰチャネルＭＯＳトランジスタ３６６と、ゲートに制御電圧ＶＣＰが与えられるＮチャネルＭＯＳトランジスタ３６８と、ノードＮ２０と接地ノードとを結ぶ経路上にＰチャネルＭＯＳトランジスタ３６６、ＮチャネルＭＯＳトランジスタ３６８と直列接続されるインバータ３６７とを含む。反転遅延回路３６２〜３６５の構成は、反転遅延回路３６１と同様であり説明は繰返さない。
【００９３】
以上説明したように、電源電圧を制御信号ＳＷＳＥＬ１２によってｎ種類に変化させる。電源電圧が大きくなるほど出力周波数は高くなる。そして電源電圧が決定された後に制御電圧ＶＣＯＮＴを調整してより細かな発振周波数の調整を行なう。
【００９４】
［実施の形態６］
実施の形態６は、差動アンプを遅延段として用いたＶＣＯに対してデジタル制御情報によって離散的な周波数制御を加える場合を説明する。
【００９５】
実施の形態６では、図１に示した同期クロック発生回路１の構成において、制御回路４、電圧制御部２６、遅延回路２０、選択回路２２および電圧制御論理反転回路２４に代えて図８に示す制御回路３７４、電圧制御回路３７２および発振回路３６９を備える。
【００９６】
図８は、差動アンプ型のＶＣＯの遅延段の段数をデジタル制御する場合の実施の形態６で用いられる制御回路３７４、電圧制御回路３７２および発振回路３６９の回路図である。
【００９７】
図８を参照して、実施の形態６では、制御電圧ＶＣＯＮＴに応じて制御電圧ＶＣＮを出力する電圧制御回路３７２と、制御信号ＵＰ１，ＤＯＷＮ１およびＬＯＣＫＤに応じて制御信号ＳＷＳＥＬ１３，ＳＷＳＥＬ１４を出力する制御回路３７４とを用い、発振回路３６９は、選択回路３７０と、遅延段３８１〜３８ｎとを含む。
【００９８】
遅延段３８１は、電源ノードに一方端が結合された抵抗４１２と、抵抗４１２の他方端にドレインが接続されゲートに第１の入力信号を受けるＮチャネルＭＯＳトランジスタ４１４と、一方端が電源電位結合される抵抗４１６と、抵抗４１６の他方端にドレインが接続されゲートに第１の入力信号と相補な第２の入力信号を受けるＮチャネルＭＯＳトランジスタ４１８と、ＮチャネルＭＯＳトランジスタ４１４，４１８のソースにドレインが接続されソースが接地電位に結合されゲートに制御電圧ＶＣＮを受けるＮチャネルＭＯＳトランジスタ４２０とを含む。遅延段３８２〜３８ｎは、遅延段３８１と同様な構成を有するためその説明は繰返さない。
【００９９】
選択回路３７０は、遅延段３８１の出力ノードＮ３１Ａを遅延段３８ｎの入力ノードＮ３０Ａに接続するスイッチ３９１と、遅延段３８１の出力ノードＮ３１Ｂを遅延段３８ｎの入力ノードＮ３０Ｂに接続するスイッチ４０１と、遅延段３８２の出力ノードＮ３１ＡをノードＮ３０Ａに接続するスイッチ３９２と、遅延段３８２の出力ノードＮ３２ＢをノードＮ３０Ｂに接続するスイッチ４０２と、遅延段３８３の出力ノードＮ３３ＡをノードＮ３０Ａに接続するスイッチ３９３と、遅延段３８３の出力ノードＮ３３ＢをノードＮ３０Ｂに接続するスイッチ４０３と、遅延段３８ｎ−１の出力ノードＮ３ｎ−１ＡをノードＮ３０Ａに接続するスイッチ３９ｎ−１と、遅延段３８ｎ−１の出力ノードＮ３ｎ−１ＢをノードＮ３０Ｂに接続するスイッチ４０ｎ−１とを含む。
【０１００】
スイッチ３９１〜３９ｎ−１は信号ＳＷＳＥＬ１３に応じていずれか１つのみが選択されて導通する。一方スイッチ４０１〜４０ｎ−１は信号ＳＷＳＥＬ１４に応じていずれか１つのみが選択され導通する。なお、制御回路３７４は選択された１つの遅延段の相補な出力がノードＮ３０Ａ，Ｎ３０Ｂに与えられるように信号ＳＷＳＥＬ１３，ＳＷＳＥＬ１４を出力する。
【０１０１】
ここで発振動作について簡単に説明する。今ノードＮ３０ＡがＨレベルからＬレベルに変化しノードＮ３０ＢがＬレベルからＨレベルに変化したとする。差動増幅回路を遅延段として用いているので、ここで言うＬレベルは接地電位よりもやや高くＨレベルは電源電位よりもやや低い値であるが、説明の簡単のため以下もＨレベル、Ｌレベルとして説明する。
【０１０２】
このとき、遅延段３８ｎでは、トランジスタ４１４は電流が多く流れる状態となり、トランジスタ４１８は電流があまり流れない状態となるので、ＮチャネルＭＯＳトランジスタ４１４のドレインから出力される信号はＨレベルからＬレベルに変化する。一方、トランジスタ４１８のドレインから出力される信号ＩＣＬＫはＬレベルからＨレベルに変化する。
【０１０３】
このとき遅延段３８１の出力であるノードＮ３１ＡはＬレベルからＨレベルに変化する。一方、ノードＮ３１Ａと相補な出力であるノードＮ３１ＢはＨレベルからＬレベルに変化する。各遅延段３８１〜３８ｎ−１の出力のうちＬレベルからＨレベルに変化する方の出力がスイッチ３９１〜３９ｎ−１に与えられ、遅延段３８ｎの入力ノードＮ３０Ａに選択的に与えられる。一方、遅延段３８１〜３８ｎ−１の出力のうちＨレベルからＬレベルに変化する方の出力がスイッチ４０１〜４０ｎ−１に接続されこれらのうちの１つが選択されて、遅延段３８ｎの入力ノードＮ３０Ｂに接続される。
【０１０４】
したがってスイッチ３９２が導通している場合、最初ＨレベルからＬレベルに変化したノードＮ３０Ａは次にはＬレベルからＨレベルに変化することになる。また最初にＬレベルからＨレベルに変化したノードＮ３０Ｂは、スイッチ４０２が導通している場合には次にはＨレベルからＬレベルに変化することになる。このようにしてノードＮ３０ＡはＨ→Ｌ→Ｈ…と変化し、ノードＮ３０ＢはノードＮ３０Ａと相補な関係でＬ→Ｈ→Ｌ…と発振を繰返すことになる。これは、どの遅延段の出力が選択される場合においても同じである。
【０１０５】
つまり、選択回路３７０が遅延段３８ｎに各遅延段の出力を戻す際に、発振が維持されるように相補な出力のうちいずれをノードＮ３０Ａに与え、いずれをノードＮ３０Ｂに与えるかが考慮されている。これにより、相補な出力を有する差動増幅回路を遅延段として用いた場合は、段数を一段ずつ変化させても、奇数段の反転遅延回路をリング状につないだ場合と同様に発振が維持される。
【０１０６】
図９は、図８の選択回路３７０がある遅延段の出力を選択している場合の等価回路図である。
【０１０７】
図９を参照して、このように遅延段の段数が固定されると、ＮチャネルＭＯＳトランジスタ４２０のゲート電位がアナログ制御されることにより発振周波数を微調整することができる。
【０１０８】
次に、差動アンプ型ＶＣＯにおいて抵抗値をデジタル制御する場合について説明する。抵抗値をデジタル制御する場合には、電圧制御回路の抵抗値を制御する場合と遅延段の抵抗値を制御する場合と、それらのすべてを制御する場合とがある。
【０１０９】
まず、電圧制御回路の抵抗値を制御する場合には、図８に示した構成において選択回路３７０で段数を変更する代わりに、電圧制御回路３７２を図３における電圧制御回路１１０に置き換えればよい。したがってその構成の説明は繰返さない。
【０１１０】
次に、差動増幅段の抵抗値をデジタル制御信号に応じて離散的に変化させる場合について説明する。
【０１１１】
図１０は、差動アンプ型ＶＣＯの遅延段の抵抗値をデジタル制御する構成を示した回路図である。この場合は、図８に示す構成の３７０、３８１〜３８ｎ、制御回路３７４に変えて、図１０で説明する差動アンプ３８１Ａをリング状に複数接続したリングオシレータと制御回路３７４Ａとを用いればよい。
【０１１２】
図１０を参照して、差動アンプ３８１Ａは、一方端が電源ノードに接続される抵抗回路４３２と、抵抗回路４３２の他方端にドレインが接続されゲートに入力信号ＩＮを受けるＮチャネルＭＯＳトランジスタ４３４と、一方端が電源ノードに接続される抵抗回路４３６と、抵抗回路４３６の他方端とＮチャネルＭＯＳトランジスタ４３４のソースとの間に接続されゲートに信号／ＩＮを受けるＮチャネルＭＯＳトランジスタ４３８と、ＮチャネルＭＯＳトランジスタ４３４のソースと接地ノードとの間に接続されゲートに制御電圧ＶＣＮを受けるＮチャネルＭＯＳトランジスタ４４０とを含む。ＮチャネルＭＯＳトランジスタ４３４のドレインからは信号ＯＵＴが出力され、ＮチャネルＭＯＳトランジスタ４３８のドレインからは信号／ＯＵＴが出力される。
【０１１３】
抵抗回路４３２，４３６は、制御回路３７４Ａから出力される制御信号ＳＷＳＥＬ１５に応じて離散的に抵抗値が変化する。抵抗回路４３２，４３６の構成は、図３における抵抗回路１３８の構成と同様であるのでその説明は繰返さない。
【０１１４】
なお、抵抗回路４３２，４３６をデジタル制御する代わりにトランジスタ４３４，４３８の数をデジタル制御してもよい。この場合は、トランジスタ４３４，４３８に代えて図５における接続回路２１８に示した構成を設ければよい。
【０１１５】
また、図９に示した構成において、ＮチャネルＭＯＳトランジスタ４１４，４１８および４２０のバックゲートを、図６で示したような電圧選択回路によってデジタル的に制御してもよい。また、図９における遅延段３８１〜３８ｎの電源電位を図７における選択回路３０２を用いてデジタル的に制御してもよい。
【０１１６】
以上説明したように、差動型のＶＣＯに関しては、制御電圧の他に差動アンプの段数、差動アンプの抵抗値、トランジスタサイズ、バックゲート電圧、電源電圧をデジタル制御して実施の形態１〜実施の形態５と同様な効果を得ることができる。
【０１１７】
［実施の形態７］
実施の形態７では、図１に示した同期クロック発生回路１の構成において、制御回路４、発振回路６に代えて、図１１に示す制御回路４５０と発振回路４４９とを備える。
【０１１８】
図１１は、実施の形態７で用いられる発振回路４４９の構成を示した回路図である。
【０１１９】
図１１を参照して、実施の形態７の制御回路４５０は、制御信号ＵＰ１，ＤＯＷＮ１，ＬＯＣＫＤに応じて信号ＳＷＳＥＬ１５，ＳＷＳＥＬ１６を出力する。発振回路４４９は、ノードＮ４１とノードＮ４３との間に接続される可変容量回路４５２と、ノードＮ４２とノードＮ４３との間に接続される可変容量回路４５４と、ノードＮ４１とノードＮ４２との間に接続されるインダクタンス４５８と、ノードＮ４１に入力が接続されノードＮ４２に出力が接続されるインバータ４５６と、ノードＮ４２に入力が接続されノードＮ４１に出力が接続されるインバータ４６０とを含む。
【０１２０】
可変容量回路４５２は、ドレイン、ソースおよびバックゲートがノードＮ４３に接続されているＰチャネルＭＯＳトランジスタ４７１〜４７ｎと、ＰチャネルＭＯＳトランジスタ４７１〜４７ｎのゲートをノードＮ４１にそれぞれ接続するスイッチ４６１〜４６ｎとを含む。スイッチ４６１〜４６ｎのうちから、信号ＳＷＳＥＬ１５によって導通されるスイッチが選択される。
【０１２１】
可変容量回路４５４は、ドレイン、ソースおよびバックゲートがノードＮ４３に接続されているＰチャネルＭＯＳトランジスタ４９１〜４９ｎと、ＰチャネルＭＯＳトランジスタ４９１〜４９ｎのゲートをノードＮ４２にそれぞれ接続するスイッチ４８１〜４８ｎとを含む。スイッチ４８１〜４８ｎのうちから、信号ＳＷＳＥＬ１６によって導通されるスイッチが選択される。
【０１２２】
ノードＮ４３には制御電圧ＶＣＯＮＴが与えられる。ＰチャネルＭＯＳトランジスタ４７１〜４７ｎ，４９１〜４９ｎは容量素子として扱うことができる。このとき、ＰチャネルＭＯＳトランジスタのゲート基板間の容量は制御電圧ＶＣＯＮＴによって変化する。図１１に示した発振回路は可変容量回路４５２，４５４の容量値とインダクタンス４５８の値によって発振周波数が定まる。図示しないが、発振が開始されると、ノードＮ４１またはノードＮ４２からは、図１のクロック信号ＩＣＬＫが出力される。
【０１２３】
スイッチ４６１〜４６ｎ，４８１〜４８ｎを用いて容量の値をデジタル的に制御し、かつ、制御電圧ＶＣＯＮＴを変化させることによりより細かく容量値をアナログ的に変化させることによって発振周波数を広い範囲でかつ細かく制御することができる。このような発振器を図１における発振回路６に代えて用いることで実施の形態１の場合と同様な効果を得ることができる。
【０１２４】
［実施の形態８］
実施の形態７ではＬＣ発振型ＶＣＯの容量値をデジタル制御する例を説明した。実施の形態８ではＬＣ発振型ＶＣＯのインダクタンスの値をデジタル制御する場合を説明する。
【０１２５】
実施の形態８では、図１に示した同期クロック発生回路１の構成において、制御回路４、発振回路６に代えて図１２に示す制御回路５００と発振回路４９９とを備える。
【０１２６】
図１２は、実施の形態８に用いられる発振回路４９９の回路図である。
【０１２７】
図１２を参照して、実施の形態８に用いられる制御回路５００は、制御信号ＤＯＷＮ１，ＵＰ１およびＬＯＣＫＤに応じて信号ＳＷＳＥＬ１７を出力する。発振回路４９９は、ノードＮ５１にゲートが接続されノードＮ５３にドレイン、ソースおよびバックゲートが接続されるＰチャネルＭＯＳトランジスタ５０２と、ノードＮ５２にゲートが接続されノードＮ５３にドレイン、ソースおよびバックゲートが接続されるＰチャネルＭＯＳトランジスタ５０４と、ノードＮ５１に入力が接続されノードＮ５２に出力が接続されるインバータ５０６と、ノードＮ５２に入力が接続されノードＮ５１に出力が接続されるインバータ５１０と、ノードＮ５１とノードＮ５２との間に接続され信号ＳＷＳＥＬ１７に応じてインダクタンスの値が変化する可変インダクタンス５０８とを含む。可変インダクタンス５０８は、インダクタンス５１１〜５１ｎと、インダクタンス５１１〜５１ｎをそれぞれ有効とするか無効とするかを選択するスイッチ５２１〜５２ｎを含む。
【０１２８】
インダクタンス５１１〜５１ｎの各インダクタンスをＬａとする。スイッチ５２１を上方のノードを選択するように接続し、他のスイッチを下方のノードを選択するように接続したときには、インダクタンス５１１のみが有効となる。このとき可変インダクタンス５０８のインダクタンスの値はＬａである。
【０１２９】
次にスイッチ５２１に加えて５２２も上方のノードを選択するように接続した場合には、インダクタンス５１１、５１２が有効になり、可変インダクタンス５０８のインダクタンスは２Ｌａとなる。
【０１３０】
同様に、上部のノードに接続するスイッチを増やしていくことで可変インダクタンス５０８のインダクタンスが増加し、発振周波数をコントロールすることができる。
【０１３１】
このような発振器を図１に示した同期クロック発生回路の発振器として組込むことで実施の形態１と同様な効果を得ることができる。
【０１３２】
［実施の形態９］
実施の形態１〜実施の形態８では第１の段階目の動作時に制御電圧ＶＣＯＮＴの初期値として定電圧Ｖ０を与えていた。この定電圧として１／２×ＶＤＤを選択する。１／２×ＶＤＤの電圧を発生させるにはいろいろな方法があるが、たとえば図１３に示す定電圧源１６を用いれば良い。
【０１３３】
図１３は、実施の形態９で用いられる定電圧源１６およびセレクタ１８の説明をするための回路図である。
【０１３４】
図１３を参照して、定電圧源１６は、電源ノードと接地ノードとの間に、各々抵抗値Ｒを有する２つの直列に接続される抵抗５３２，５３４を含む。抵抗５３２，５３４の中間のタップの電圧がセレクタ１８に与えられる。
【０１３５】
セレクタ１８は、定電圧源１６からの出力が与えられるノードと電圧ＶＣＯＮＴを出力するノードとの間に接続されゲートに信号ＬＯＣＫＤを受けるＰチャネルＭＯＳトランジスタ５３６と、信号ＬＯＣＫＤを受けて反転するインバータ５４０と、定電圧源１６からの出力が与えられるノードと電圧ＶＣＯＮＴを出力するノードとの間に接続されゲートにインバータ５４０の出力を受けるＮチャネルＭＯＳトランジスタ５３８とを含む。
【０１３６】
セレクタ１８は、さらに、チャージポンプからの出力が与えられるノードと電圧ＶＣＯＮＴを出力するノードとの間に接続されゲートにインバータ５４０の出力を受けるＰチャネルＭＯＳトランジスタ５４２と、チャージポンプからの出力が与えられるノードと電圧ＶＣＯＮＴを出力するノードとの間に接続されゲートに信号ＬＯＣＫＤを受けるＮチャネルＭＯＳトランジスタ５４４とを含む。
【０１３７】
実施の形態９では、以上の構成により制御電圧ＶＣＯＮＴの初期値として１／２×ＶＤＤを与える。２分の１ＶＤＤ付近の電圧はＶＣＯの特性が良好な領域であり、よりよいジッタ特性が得られる。
【０１３８】
［実施の形態１０］
実施の形態９では、第１段階目の動作時に発振回路に与えられる制御電圧として１／２×ＶＤＤの電圧を印加していた。この電圧を１／２×ＶＤＤよりも少しだけ小さい電圧とする。半導体回路は動作すると熱を発生する。半導体チップの温度が上昇するとトランジスタ特性が悪くなる。つまり発振器は同じ制御電圧であっても温度が上昇した場合発振周波数が低くなってしまう。このため、第１段階目の動作時に１／２×ＶＤＤの電圧を印加しておいても、第２段階目の動作時でロックする頃にはチップの温度が上昇し１／２×ＶＤＤよりも高い電圧でロックする可能性がある。
【０１３９】
そこで、初期の状態で１／２×ＶＤＤよりも温度による変化を考慮した値だけ低い電圧としておけば最終的に１／２×ＶＤＤ付近でロックし良好な特性を得ることができる。
【０１４０】
実施の形態９では、抵抗５３２，５３４の各抵抗値を等しくＲとすることで、発生する定電圧を１／２×ＶＤＤとした。これに対して、実施の形態１０では、温度変化を考慮して抵抗５３２，５３４の抵抗値を、それぞれ６Ｒ，４Ｒとする。この場合、発生される定電圧は、１／２×ＶＤＤ−０．１ＶＤＤ＝０．４ＶＤＤとなる。
【０１４１】
このように初期の状態で１／２×ＶＤＤよりも温度による変化を考慮した値、たとえば０．１ＶＤＤだけ低い電圧つまり０．４ＶＤＤに定電圧を設定しておけばその後温度が安定した場合でも周波数の変化が少なくてすみ、最終的に１／２×ＶＤＤ付近でロックし良好な特性を得ることができる。
【０１４２】
［実施の形態１１］
図１４は、実施の形態１１の同期クロック発生回路５５０の構成を示したブロック図である。
【０１４３】
図１４を参照して、同期クロック発生回路５５０は、図１に示した同期クロック発生回路１の構成においてループフィルタ１４の位置がセレクタの出力側に移動されている。これにより、第１段階目の動作のときにセレクタ１８が定電圧源１６の出力する定電圧Ｖ０を選択するとループフィルタ１４の内部のキャパシタＣ１は電圧Ｖ０に相当する電荷を蓄える。図１４の他の構成は、図１と同様であるので、説明は繰り返さない。
【０１４４】
次に、２段階目の動作のときにセレクタ１８がチャージポンプ１２の出力を選択した場合には、ループフィルタ１４の内部のキャパシタＣ１の容量は他の容量に比べて非常に大きいため、セレクタ１８の切換え直後においても定電圧源１６の電圧値が保たれたままアナログＰＬＬ回路としてのロック動作が始まる。このためループフィルタの初期値からアナログＰＬＬ回路のロック動作が開始される実施の形態１の場合と比べて、定電圧源の電圧に変化するまでの時間だけロックイン時間を短くすることができる。
【０１４５】
なお、以上の実施の形態１〜１１では、クロックの同期装置としてＰＬＬ回路を例として紹介したが、本発明のアナログ制御とデジタル制御とを遅延段に併用することでＤＬＬ回路などの他の同期クロック発生回路にも本発明を適用することが可能である。
【０１４６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１４７】
【図１】実施の形態１の同期クロック発生回路１の構成を示した回路図である。
【図２】発振回路６の構成を示した回路図である。
【図３】実施の形態２で用いられる制御回路と発振回路の構成を示した回路図である。
【図４】実施の形態３で用いられる制御回路と発振回路を説明するための回路図である。
【図５】図４に示した制御回路と発振回路の変形例を説明するための図である。
【図６】実施の形態４で用いられるＶＣＯのリング状に接続される遅延段の１つを示した回路図である。
【図７】実施の形態５で用いられる制御回路３０８、選択回路３０２、電圧制御回路３０４およびリングオシレータ３０６を説明するための回路図である。
【図８】差動アンプ型のＶＣＯの遅延段の段数をデジタル制御する場合の実施の形態６で用いられる発振回路の回路図である。
【図９】図８の選択回路３７０がある遅延段の出力を選択している場合の等価回路図である。
【図１０】差動アンプ型ＶＣＯの遅延段の抵抗値をデジタル制御する構成を示した回路図である。
【図１１】実施の形態７で用いられる発振回路の構成を示した回路図である。
【図１２】実施の形態８に用いられる発振回路の回路図である。
【図１３】実施の形態９で用いられる定電圧源１６およびセレクタ１８の説明をするための回路図である。
【図１４】実施の形態１１の同期クロック発生回路５５０の構成を示したブロック図である。
【図１５】ＶＣＯの使用可能領域を説明するための図である。
【符号の説明】
【０１４８】
１  同期クロック発生回路、２  デジタルＰＦＤ、４，１０４，１６０，１６２，２１０，２１２，２５６，３０８，３７４，３７４Ａ，４５０，５００  制御回路、６，１０６，１４９，２４９，３６９，４４９，４９９  発振回路、８  分周器、１０  アナログＰＦＤ、１２  チャージポンプ、１４  ループフィルタ、１６  定電圧源、１８  セレクタ、２０  遅延回路、２０．１〜２０．ｎ，１５０，１５２，２００，２０２，２５０，３８１〜３８ｎ  遅延段、２２，２５２，２５４，３０２，３７０  選択回路、２２．１〜２２．ｎ  スイッチ、２４  電圧制御論理反転回路、３２，６２  制御部、３６，４０，４２，１２６，１２８，１３４，１３６，１４０，１４２，１６４，１６６，２３１,２５１，２５８，２６０，２６４，２６６，３３４，３３６，３４０，３４２，３６６，３６８，４１４，４１８，４２０，４３４，４３８，４４０，４７１，４９１，５０２，５０４  トランジスタ、３８  抵抗素子、３９ｎ，４０ｎ，１８１，１８２，１８３，２２１，２４１，２２２，２４２，２７１，２８１，３５１，３９１，３９２，３９３，４０１，４０２，４０３，４６１，４８１，５２１，Ｓ１１〜Ｓ１ｎ  スイッチ、１２７，１７１，２１６，２６２，３６７，４５６，４６０，５０６，５１０  インバータ、１２１，１２２，１２５，３６１，３６２，３６５  反転遅延回路、８７  発振部、１１０，３０４，３７２  電圧制御回路、１１２  リングオシレータ、１３８，４３２，４３６  抵抗回路、２１４，２１８  接続回路、３０６  リングオシレータ、３３８，４１２，４１６，５３２，５３４，Ｒ１，Ｒ１１〜Ｒ１ｎ  抵抗、３８１Ａ  差動アンプ、４５２，４５４  可変容量回路、４５８，５１１  インダクタンス、５０８  可変インダクタンス、５５０  同期クロック発生回路、Ｃ１  キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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