(57)【要約】  【課題】  設計時間の短縮等を図ることができる半導体集積回路の設計方法等を提供する。  【解決手段】  入出力等を行うための第１群のセルを配置するステップ（ａ）と、環状電源配線と機能ブロックとをそれぞれ含む第２群のセルを配置するステップ（ｂ）と、環状電源配線をそれぞれ含む第３群のセルを配置するステップ（ｃ）と、電力をチップ内に供給するための電源配線を配置するステップ（ｄ）と、機能ブロックを含む第４群のセルを第３群のセル内に配置するステップ（ｅ）と、環状電源配線を必要としない第５群のセルを配置するステップ（ｆ）と、第５群のセルに電力を供給するための電源配線を配置するステップ（ｇ）と、第３群のセル内の環状電源配線の線幅のチェック及び／又は変更を行うステップ（ｈ）と、信号配線を配置するステップ（ｉ）とを具備する。【選択図】  図４
2005333059.tif 000002
【特許請求の範囲】
【請求項１】
入力、出力、又は、入出力をそれぞれ行うための第１群のセルを配置するステップ（ａ）と、
環状、コの字状、又は、Ｕ字状電源配線と当該環状、コの字状、又は、Ｕ字状電源配線の内側に配置され所定の機能を実現するための機能ブロックとをそれぞれ含む第２群のセルを配置するステップ（ｂ）と、
環状、コの字状、又は、Ｕ字状電源配線をそれぞれ含む第３群のセルを配置するステップ（ｃ）と、
外部から入力される電力をチップ内に供給するための第１群の電源配線を配置するステップ（ｄ）と、
所定の機能を実現するための機能ブロックをそれぞれ含む第４群のセルを前記第３群のセル内に配置するステップ（ｅ）と、
環状、コの字状、又は、Ｕ字状電源配線を必要としない第５群のセルを配置するステップ（ｆ）と、
前記第５群のセルに電力を供給するための第２群の電源配線を配置するステップ（ｇ）と、
前記第３群のセル内の環状、コの字状、若しくは、Ｕ字状電源配線の線幅のチェック及び／又は変更を行うステップ（ｈ）と、
前記第１群、第２群、第４群、及び／又は、第５群のセル間で受け渡しされる複数の信号をそれぞれ伝達するための１群の信号配線を配置するステップ（ｉ）と、
を具備する半導体集積回路の設計方法。
【請求項２】
ステップ（ｈ）が、
前記第２群のセル内の環状、コの字状、若しくは、Ｕ字状電源配線の線幅を設計ルール上における最も狭い線幅に変更し、又は前記第２群のセルを設計ルール上における最も狭い線幅の環状、コの字状、若しくは、Ｕ字状電源配線のみを含むセルに置換するステップ（ｈ１）と、
電源解析シミュレーションを行うステップ（ｈ２）と、
前記電源解析シミュレーションの結果に基づいて、チップ内への電力供給が十分であるか否かをチェックするステップ（ｈ３）と、
チップ内への電力供給が十分でない場合に、前記第２群のセル内の環状、コの字状、若しくは、Ｕ字状電源配線の線幅を設計ルール上における１ステップ太い線幅に変更し、又は前記第２群のセルを設計ルール上における１ステップ太い線幅の環状、コの字状、若しくは、Ｕ字状電源配線のみを含むセルに置換するステップ（ｈ４）と、
チップ内への電力供給が十分となるまでステップ（ｈ２）〜ステップ（ｈ４）を繰り返すステップ（ｈ５）と、
を具備する、請求項１記載の半導体集積回路の設計方法。
【請求項３】
ステップ（ｄ）が前記第１群の電源配線をメッシュ状に配置するステップであることを特徴とする請求項１又は２記載の半導体集積回路の設計方法。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体集積回路の設計方法によって設計されたことを特徴とする半導体集積回路。
【請求項５】
入力、出力、若しくは、入出力をそれぞれ行うための第１群のセル、環状、コの字状、若しくは、Ｕ字状電源配線と当該環状、コの字状、若しくは、Ｕ字状電源配線の内側に配置され所定の機能を実現するための機能ブロックとをそれぞれ含む第２群のセル、環状、コの字状、若しくは、Ｕ字状電源配線をそれぞれ含む第３群のセル、所定の機能を実現するための機能ブロックをそれぞれ含む第４群のセル、並びに、環状、コの字状、若しくは、Ｕ字状電源配線を必要としない第５群のセルを記録する記録部と、
前記第１群のセルを配置するための第１セル配置部と、
前記第２群のセルを配置するための第２セル配置部と、
前記第３群のセルを配置するための第３セル配置部と、
外部から入力される電力をチップ内に供給するための第１群の電源配線を配置するための第１電源配線配置部と、
前記第４群のセルを前記第３群のセル内に配置するための第４セル配置部と、
前記第５群のセルを配置するための第５セル配置部と、
前記第５群のセルに電力を供給するための第２群の電源配線を配置するための第２電源配線配置部と、
前記第３群のセル内の環状、コの字状、若しくは、Ｕ字状電源配線の線幅のチェック及び／又は変更を行うための環状電源配線線幅チェック部と、
前記第１群、第２群、第４群、及び／又は、第５群のセル間で受け渡しされる複数の信号をそれぞれ伝達するための１群の信号配線を配置するための信号配線配置部と
を具備する半導体集積回路の設計装置。
【請求項６】
入力、出力、又は、入出力をそれぞれ行うための第１群のセルを配置する手順（ａ）と、
環状、コの字状、又は、Ｕ字状電源配線と当該環状、コの字状、又は、Ｕ字状電源配線の内側に配置され所定の機能を実現するための機能ブロックとをそれぞれ含む第２群のセルを配置する手順（ｂ）と、
環状、コの字状、又は、Ｕ字状電源配線をそれぞれ含む第３群のセルを配置する手順（ｃ）と、
外部から入力される電力をチップ内に供給するための第１群の電源配線を配置する手順（ｄ）と、
所定の機能を実現するための機能ブロックをそれぞれ含む第４群のセルを前記第３群のセル内に配置する手順（ｅ）と、
環状、コの字状、又は、Ｕ字状電源配線を必要としない第５群のセルを配置する手順（ｆ）と、
前記第５群のセルに電力を供給するための第２群の電源配線を配置する手順（ｇ）と、
前記第３群のセル内の環状、コの字状、若しくは、Ｕ字状電源配線の線幅のチェック及び／又は変更を行う手順（ｈ）と、
前記第１群、第２群、第４群、及び／又は、第５群のセル間で受け渡しされる複数の信号をそれぞれ伝達するための１群の信号配線を配置する手順（ｉ）と、
をＣＰＵに実行させるための半導体集積回路の設計プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の設計方法及びそのような半導体集積回路の設計方法によって設計された半導体集積回路に関する。さらに、本発明は、そのような半導体集積回路の設計方法を用いた半導体集積回路の設計装置及び半導体集積回路の設計を行うためのプログラムに関する。
【背景技術】
【０００２】
従来より、レイアウト領域内にメッシュ状に配置される電源配線や、機能ブロックの周囲を囲む環状電源配線を用いた半導体集積回路の設計方法が知られている（例えば、特許文献１〜３参照）。
【０００３】
一般に、環状電源配線を伴う機能ブロックは、チップの中央近傍ではなくチップの辺縁部近傍に配置される場合が多い。また、電源電位は、チップの辺縁部の電源パッドを介して外部から供給される。そのため、設計が一通り終了した後の電源解析シミュレーションにおいて、チップの中央近傍における電源電位の低下が発生してしまう場合がある。
このようなチップの中央近傍における電源電位の低下が発生した場合、（１）メッシュを細かくするための電源配線を追加配置したり、（２）環状電源配線を太く変更したりしなければならなかった。しかしながら、上記（１）及び（２）のような設計変更及びそれに伴う再度の電源解析シミュレーションを繰り返すため、設計時間が長くなるとともに設計工数が増大していた。
また、上記（２）の場合、環状電源配線が必要以上に太くなってしまう場合があった。
【０００４】
【特許文献１】特開平５−３６８２９号公報
【特許文献２】特開２００３−３３２４３２号公報
【特許文献３】特開２００３−１１５５４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで、上記の点に鑑み、本発明は、設計時間の短縮及び設計工数の低減を図ることができる半導体集積回路の設計方法を提供することを第１の目的とする。また、本発明はそのような半導体集積回路の設計方法によって設計された半導体集積回路を提供することを第２の目的とする。また、本発明は、そのような半導体集積回路の設計方法を用いた半導体集積回路の設計装置を提供することを第３の目的とする。また、本発明は、半導体集積回路の設計を行うためのプログラムを提供することを第４の目的とする。
【課題を解決するための手段】
【０００６】
以上の課題を解決するため、本発明に係る半導体集積回路の設計方法は、入力、出力、又は、入出力をそれぞれ行うための第１群のセルを配置するステップ（ａ）と、環状、コの字状、又は、Ｕ字状電源配線と当該環状、コの字状、又は、Ｕ字状電源配線の内側に配置され所定の機能を実現するための機能ブロックとをそれぞれ含む第２群のセルを配置するステップ（ｂ）と、環状、コの字状、又は、Ｕ字状電源配線をそれぞれ含む第３群のセルを配置するステップ（ｃ）と、外部から入力される電力をチップ内に供給するための第１群の電源配線を配置するステップ（ｄ）と、所定の機能を実現するための機能ブロックをそれぞれ含む第４群のセルを第３群のセル内に配置するステップ（ｅ）と、環状、コの字状、又は、Ｕ字状電源配線を必要としない第５群のセルを配置するステップ（ｆ）と、第５群のセルに電力を供給するための第２群の電源配線を配置するステップ（ｇ）と、第３群のセル内の環状、コの字状、若しくは、Ｕ字状電源配線の線幅のチェック及び／又は変更を行うステップ（ｈ）と、第１群、第２群、第４群、及び／又は、第５群のセル間で受け渡しされる複数の信号をそれぞれ伝達するための１群の信号配線を配置するステップ（ｉ）とを具備する。
【０００７】
この半導体集積回路の設計方法において、ステップ（ｈ）が、第２群のセル内の環状、コの字状、若しくは、Ｕ字状電源配線の線幅を設計ルール上における最も狭い線幅に変更し、又は第２群のセルを設計ルール上における最も狭い線幅の環状、コの字状、若しくは、Ｕ字状電源配線のみを含むセルに置換するステップ（ｈ１）と、電源解析シミュレーションを行うステップ（ｈ２）と、電源解析シミュレーションの結果に基づいて、チップ内への電力供給が十分であるか否かをチェックするステップ（ｈ３）と、チップ内への電力供給が十分でない場合に、第２群のセル内の環状、コの字状、若しくは、Ｕ字状電源配線の線幅を設計ルール上における１ステップ太い線幅に変更し、又は第２群のセルを設計ルール上における１ステップ太い線幅の環状、コの字状、若しくは、Ｕ字状電源配線のみを含むセルに置換するステップ（ｈ４）と、チップ内への電力供給が十分となるまでステップ（ｈ２）〜ステップ（ｈ４）を繰り返すステップ（ｈ５）とを具備することとしても良い。
【０００８】
また、ステップ（ｄ）が第１群の電源配線をメッシュ状に配置するステップであることとしても良い。
【０００９】
また、本発明に係る半導体集積回路は、上記した半導体集積回路の設計方法によって設計されたことを特徴とする。
【００１０】
また、本発明に係る半導体集積回路の設計装置は、入力、出力、若しくは、入出力をそれぞれ行うための第１群のセル、環状、コの字状、若しくは、Ｕ字状電源配線と当該環状、コの字状、若しくは、Ｕ字状電源配線の内側に配置され所定の機能を実現するための機能ブロックとをそれぞれ含む第２群のセル、環状、コの字状、若しくは、Ｕ字状電源配線をそれぞれ含む第３群のセル、所定の機能を実現するための機能ブロックをそれぞれ含む第４群のセル、並びに、環状、コの字状、若しくは、Ｕ字状電源配線を必要としない第５群のセルを記録する記録部と、第１群のセルを配置するための第１セル配置部と、第２群のセルを配置するための第２セル配置部と、第３群のセルを配置するための第３セル配置部と、外部から入力される電力をチップ内に供給するための第１群の電源配線を配置するための第１電源配線配置部と、第４群のセルを前記第３群のセル内に配置するための第４セル配置部と、第５群のセルを配置するための第５セル配置部と、第５群のセルに電力を供給するための第２群の電源配線を配置するための第２電源配線配置部と、第３群のセル内の環状、コの字状、若しくは、Ｕ字状電源配線の線幅のチェック及び／又は変更を行うための環状電源配線線幅チェック部と、第１群、第２群、第４群、及び／又は、第５群のセル間で受け渡しされる複数の信号をそれぞれ伝達するための１群の信号配線を配置するための信号配線配置部とを具備する。
【００１１】
また、本発明に係る半導体集積回路の設計プログラムは、入力、出力、又は、入出力をそれぞれ行うための第１群のセルを配置する手順（ａ）と、環状、コの字状、又は、Ｕ字状電源配線と当該環状、コの字状、又は、Ｕ字状電源配線の内側に配置され所定の機能を実現するための機能ブロックとをそれぞれ含む第２群のセルを配置する手順（ｂ）と、環状、コの字状、又は、Ｕ字状電源配線をそれぞれ含む第３群のセルを配置する手順（ｃ）と、外部から入力される電力をチップ内に供給するための第１群の電源配線を配置する手順（ｄ）と、所定の機能を実現するための機能ブロックをそれぞれ含む第４群のセルを第３群のセル内に配置する手順（ｅ）と、環状、コの字状、又は、Ｕ字状電源配線を必要としない第５群のセルを配置する手順（ｆ）と、第５群のセルに電力を供給するための第２群の電源配線を配置する手順（ｇ）と、第３群のセル内の環状、コの字状、若しくは、Ｕ字状電源配線の線幅のチェック及び／又は変更を行う手順（ｈ）と、第１群、第２群、第４群、及び／又は、第５群のセル間で受け渡しされる複数の信号をそれぞれ伝達するための１群の信号配線を配置する手順（ｉ）とをＣＰＵに実行させる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照しながら、本発明の実施の形態について説明する。なお、同一の構成要素については、同一の参照番号で示している。
図１は、本発明の一実施形態に係る半導体集積回路の設計装置の概要を示す図である。図１に示すように、この半導体集積回路の設計装置１は、入力部２と、表示部３と、セルライブラリ記録部４と、第１セル配置部５と、第２セル配置部６と、第３セル配置部７と、第１電源配線配置部８と、第４セル配置部９と、第５セル配置部１０と、第２電源配線配置部１１と、環状電源配線線幅チェック部１２と、信号配線配置部１３とを具備する。また、図２は、環状電源配線線幅チェック部１２の内部構成を示す図である。図２に示すように、環状電源配線線幅チェック部１２は、第１線幅変更部２１と、電源解析部２２と、電力供給チェック部２３と、第２線幅変更部２４とを具備する。
【００１３】
入力部２は、ユーザ（半導体集積回路の設計技術者）からの入力を受け付けるためのキーボード、マウス等であり、表示部３は、半導体集積回路の設計結果等を表示するためのＣＲＴ、ＬＣＤ等である。
セルライブラリ記録部４は、半導体集積回路の設計に用いられる種々のセルを含むセルライブラリを記録している。このセルライブラリは、（１）入力、出力、又は、入出力をそれぞれ行うための第１群のセル、（２）環状電源配線及び所定の機能を実現するための機能ブロックをそれぞれ含む第２群のセル、（３）環状電源配線のみをそれぞれ含む第３群のセル、（４）環状電源配線を必要とする機能ブロックのみをそれぞれ含む第４群のセル、（５）環状電源配線を必要としない第５群のセルを含んでいる。
第１群のセルは、例えば、入力バッファ、出力バッファ、入出力バッファ等である。
【００１４】
次に、第２群のセルについて説明する。図３（ａ）は、第２群のセルの一例を示す図である。図３（ａ）に示すように、このセル３０は、第１の電源電位（ここでは、低電位側の電源電位ＶＳＳ）に接続される第１の環状電源配線３１と、第１の環状電源配線３１の内側に配置され、第２の電源電位（ここでは、高電位側の電源電位ＶＤＤ）に接続される第２の環状電源配線３２と、第２の環状電源配線３２の内側に配置され、所定の機能を実現するための機能ブロック３３とを含んでいる。機能ブロックは、例えば、演算回路、ＲＡＭセルをマトリクス状に配列したＲＡＭセルアレイ等である。なお、第１及び第２の環状電源配線３１、３２の各々は、図中横方向の２本の配線及び図中縦方向の２本の配線によって構成される。
【００１５】
次に、第３群のセルについて説明する。図３（ｂ）は、第３群のセルの一例を示す図である。図３（ｂ）に示すように、このセル３４は、第１の電源電位（ここでは、低電位側の電源電位ＶＳＳ）に接続される第１の環状電源配線３５と、第１の環状電源配線３５の内側に配置され、第２の電源電位（ここでは、高電位側の電源電位ＶＤＤ）に接続される第２の環状電源配線３６とを含んでいる。なお、第１及び第２の環状電源配線３５、３６の各々は、図中横方向の２本の配線及び図中縦方向の２本の配線によって構成される。
第４群のセルは、例えば、演算回路、ＲＡＭセルをマトリクス状に配列したＲＡＭセルアレイ等であり、これらのセルは、後に説明するように、第３群のセル（図３（ｂ）参照）の内側に配置される。
第５群のセルは、例えば、フリップフロップ、ＡＮＤゲート回路、ＯＲゲート回路等である。
【００１６】
再び図１を参照すると、第１セル配置部５は、第１群のセルの配置を行い、第２セル配置部６は、第２群のセルの配置を行い、第３セル配置部７は、第３群のセルの配置を行う。
第１電源配線配置部８は、電源パッド等を介してチップ外部から入力される電力をチップ内に供給するためのメッシュ状の電源配線の配置を行う。
【００１７】
第４セル配置部９は、第４群のセルの配置を行い、第５セル配置部１０は、第５群のセルの配置を行う。
第２電源配線配置部１１は、第５群のセルに電力を供給するための電源配線の配置を行う。
【００１８】
環状電源配線線幅チェック部１２は、第３群のセル内の環状電源配線の線幅のチェック及び／又は変更を行う。
信号配線配置部１３は、信号配線の配置を行う。
【００１９】
図１に示す第１セル配置部５、第２セル配置部６、第３セル配置部７、第１電源配線配置部８、第４セル配置部９、第５セル配置部１０、第２電源配線配置部１１、環状電源配線線幅チェック部１２、及び、信号配線配置部１３は、ＣＰＵとソフトウェア（プログラム）で構成することができる。このプログラムとセルライブラリは、ハードディスク、フレキシブルディスク、ＭＯ、ＭＴ、ＲＡＭ、ＣＤ−ＲＯＭ、又は、ＤＶＤ−ＲＯＭ等の記録媒体に記録することができる。
【００２０】
図４及び図５は、半導体集積回路の設計装置１の半導体集積回路の設計処理を示すフローチャートである。以下、図４及び図５を参照しながら、半導体集積回路の設計装置１の半導体集積回路設計処理について説明する。
【００２１】
まず、第１セル配置部５が、ユーザ（半導体集積回路の設計技術者）の入力に従い、第１群のセル（入力バッファ、出力バッファ、入出力バッファ等）の配置を行う（ステップＳ１０１）。第１群のセルは、チップ領域４０の４辺の近傍の領域４１〜４４内に配置される（図６参照）。
次に、第２セル配置部６が、第２群のセルの配置を行う（ステップＳ１０２）。図７は、第２群のセルとしてのセル４５、４９をチップ領域４０内に配置した様子を示す図である。なお、セル４５は、図７に示すように、第１の電源電位（ここでは、低電位側の電源電位ＶＳＳ）に接続される第１の環状電源配線４６と、第１の環状電源配線４６の内側に配置され、第２の電源電位（ここでは、高電位側の電源電位ＶＤＤ）に接続される第２の環状電源配線４７と、第２の環状電源配線４７の内側に配置され、所定の機能を実現するための機能ブロック４８とを含んでいる。また、セル４９は、第１の電源電位（ここでは、低電位側の電源電位ＶＳＳ）に接続される第１の環状電源配線５０と、第１の環状電源配線５０の内側に配置され、第２の電源電位（ここでは、高電位側の電源電位ＶＤＤ）に接続される第２の環状電源配線５１と、第２の環状電源配線５１の内側に配置され、所定の機能を実現するための機能ブロック５２とを含んでいる。
【００２２】
さらに、第３セル配置部７が、第３群のセルの配置を行う（ステップＳ１０３）。図８は、第３群のセルとしてのセル５３をチップ領域４０内に配置した様子を示す図である。なお、セル５３は、図８に示すように、第１の電源電位（ここでは、低電位側の電源電位ＶＳＳ）に接続される第１の環状電源配線５４と、第１の環状電源配線５４の内側に配置され、第２の電源電位（ここでは、高電位側の電源電位ＶＤＤ）に接続される第２の環状電源配線５５とを含んでいる。
その後、第１電源配線配置部８が、チップ外部から入力される電力をチップ内に供給するためのメッシュ状の第１群の電源配線の配置を行う（ステップＳ１０４）。図９は、チップ外部から入力される電力をチップ内に供給するためのメッシュ状の電源配線６０〜９５を配置した様子を示す図である。
【００２３】
次に、第４セル配置部９が、第３群のセル内への第４群のセルの配置を行う（ステップＳ１０５）。図１０は、環状電源配線を必要とする機能ブロック９７のみを含む第４群のセルとしてのセル９６を第３群のセルとしてのセル５３内に配置した様子を示す図である。
さらに、第５セル配置部９が、第５群のセルの配置を行う（ステップＳ１０６）。図１１は、第５群のセルとしてのセル９８を配置した様子を示す図である。
その後、第２電源配線配置部１１が、第５群のセルに電力を供給するための第２群の電源配線を配置する（ステップＳ１０７）。図１２は、セル９８に電力を供給するための電源配線９９、１００を配置した様子を示す図である。なお、図１２に示すように、電源配線９９、１００は、セル９８の上層に配置されている。
【００２４】
次に、環状電源配線線幅チェック部１２が、第３群のセル内の環状電源配線の線幅のチェック及び／又は変更を行う（ステップＳ１０８）。図５は、環状電源配線線幅チェック部１２が行う環状電源配線線幅チェック及び／又は変更処理の内容を示すフローチャートである。
図５の処理を開始すると、まず、環状電源配線線幅チェック部１２内の第１線幅変更部２１が、第３群のセル（ここでは、セル５３）内の環状電源配線（ここでは、環状電源配線５４、５５）の線幅を、設計ルール上における最も狭い線幅に変更する（ステップＳ２０１）。なお、ここで、環状電源配線５４、５５の線幅のパラメータ値を変更することとしても良いし、セル５３を設計ルール上における最も狭い線幅の環状電源配線を含むセルに置換することとしても良い。
【００２５】
次に、電源解析部２２が、電源解析シミュレーションを行う（ステップＳ２０２）。そして、電力供給チェック部２３が、電力供給が十分であるか否かをチェックする（ステップＳ２０３）。具体的には、電力供給チェック部２３は、例えば、チップ領域４０の中央付近の電源電位が所定の値となるか否かをチェックする。これは、チップ領域４０の中央付近の電源電位が低くなってしまう場合があるためである。そして、電力供給が十分でないと判断した場合、第２線幅変更部２４が、第３群のセル（ここでは、セル５３）内の環状電源配線（ここでは、環状電源配線５４、５５）の線幅を、設計ルール上における１ステップ太い線幅に変更し（ステップＳ２０４）、処理をステップＳ２０２に戻す。なお、ここで、環状電源配線５４、５５の線幅のパラメータ値を変更することとしても良いし、セル５３を設計ルール上において１ステップ太い線幅を有する環状電源配線を含むセルに置換することとしても良い。
【００２６】
一方、電力供給が十分であると判断した場合、環状電源配線線幅チェック部１２は、環状電源配線線幅チェック及び／又は変更処理を終了する。
再び図４を参照すると、信号配線配置部１３が、セル間で受け渡しされる複数の信号をそれぞれ伝達するための１群の信号配線の配置を行う（ステップＳ１０９）。
【００２７】
このように、半導体集積回路の設計装置１によれば、環状電源配線のみを含む第３群のセルをセルライブラリ記録部４に記録し、配置することにより、第３群のセル内の環状電源配線を適切な太さに変更することができる。これにより、設計時間の短縮、設計工数の減少を図ることができる。
【００２８】
なお、本実施形態においては、環状電源配線４６、４７及び機能ブロック４８を含むセル４５、環状電源配線５０、５１及び機能ブロック５２を含むセル４９、並びに、環状電源配線５４、５５を含むセル５３を用いた場合について説明したが、これらのセルに代えて、図１３（ａ）に示すようなコの字状又はＵ字状の電源配線１０２、１０３及び機能ブロック１０４を含むセル１０１、図１３（ｂ）に示すようなコの字状又はＵ字状の電源配線１０６、１０７を含むセル１０５を用いることとしても良い。
また、設計結果を表示部３に表示するとともに又は表示することに代えて、記録媒体に記録することとしても良い。
【産業上の利用可能性】
【００２９】
本発明は、半導体集積回路、半導体集積回路の設計方法及び設計装置、並びに半導体集積回路の設計プログラムにおいて利用可能である。
【図面の簡単な説明】
【００３０】
【図１】本発明の一実施形態に係る半導体集積回路の設計装置の概要を示す図。
【図２】図１の環状電源配線線幅チェック部１２の内部構成の概要を示す図。
【図３】図１のセルライブラリ記録部４に記録されているセルの例を示す図。
【図４】図１の半導体集積回路の設計装置１の動作を示すフローチャート。
【図５】図１の半導体集積回路の設計装置１の動作を示すフローチャート。
【図６】半導体集積回路のレイアウトの概要を示す図。
【図７】半導体集積回路のレイアウトの概要を示す図。
【図８】半導体集積回路のレイアウトの概要を示す図。
【図９】半導体集積回路のレイアウトの概要を示す図。
【図１０】半導体集積回路のレイアウトの概要を示す図。
【図１１】半導体集積回路のレイアウトの概要を示す図。
【図１２】半導体集積回路のレイアウトの概要を示す図。
【図１３】図１のセルライブラリ記録部４に記録されているセルの例を示す図。
【符号の説明】
【００３１】
１  半導体集積回路の設計装置、２  入力部、３  表示部、４  セルライブラリ記録部、５  第１セル配置部、６  第２セル配置部、７  第３セル配置部、８  第１電源配線配置部、９  第４セル配置部、１０  第５セル配置部、１１  第２電源配線配置部、１２  環状電源配線線幅チェック部、１３  信号配線配置部、２１  第１線幅変更部、２２  電源解析部、２３  電力供給チェック部、２４  第２線幅変更部、３０、３４、４５、４９、５３、９６、９８、１０１、１０５  セル、３１、３２、３５、３６、４６、４７、５０、５１、５４、５５  環状電源配線、３３、４８、５２、９７  機能ブロック、４０  チップ領域、４１〜４４  第１群セル配置領域、６０〜９５、９９、１００  電源配線、１０２、１０３、１０６、１０７  コの字状電源配線、
【図１】
2005333059.tif 000003
【図２】
2005333059.tif 000004
【図３】
2005333059.tif 000005
【図４】
2005333059.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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