(57)【要約】【課題】  早い動作速度を具現するために素子のゲート電極と関連がある最少の寄生キャパシタンスを有する半導体素子を提供する。【解決手段】  半導体基板はソース／ドレーン領域、ソース／ドレーン領域との間の半導体基板上に配置されているゲートパターン及びＬ型スペーサーも含む。ゲートパターンとＬ型スペーサーは、ソース／ドレーン領域を形成するためのマスクとして利用される。Ｌ型スペーサーは、ゲートパターンの一側壁を覆う垂直部及びソース／ドレーン領域上に垂直部の下部から延長された水平部を含む。Ｌ型スペーサーとゲートパターンとの間に介在された支持部は、エアギャップが少なくともＬ型スペーサーの水平部とソース／ドレーン領域との間に限定されるようにＬ型スペーサーの水平部を支持する。【選択図】  図２
2005064476.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成され互いに離隔されているソース及びドレーンと、
前記ソースと前記ドレーンとの間にチャンネル領域上部に配置され、向き合う側壁を有するゲートパターンと、
前記ゲートパターンの側壁を覆う垂直部及び前記垂直部の下部から延長された水平部で構成されるとともに前記水平部は前記ソース及び前記ドレーンに重畳されたＬ型スペーサーと、
前記Ｌ型スペーサーと前記ゲートパターンとの間に介在されて少なくとも前記Ｌ型スペーサーの前記水平部と前記ソース／ドレーンとの間にエアギャップを提供する支持部と、
を含むことを特徴とする半導体素子。
【請求項２】
前記ソース／ドレーンは、
前記Ｌ型スペーサーの前記水平部と重畳される半導体基板内に形成されている低濃度ソース／ドレーンと、
前記Ｌ型スペーサーの前記水平部サイドの前記半導体基板内に形成されている高濃度ソース／ドレーンと、
を含むことを特徴とする請求項１記載の半導体素子。
【請求項３】
前記Ｌ型スペーサーは、
酸化膜でなっていることを特徴とする請求項１記載の半導体素子。
【請求項４】
前記支持部は、
ポリシリコン、または窒化膜でなっていることを特徴とする請求項１記載の半導体素子。
【請求項５】
前記ゲートパターンと前記支持部との間に介在されているバッファー絶縁膜をさらに含むことを特徴とする請求項１記載の半導体素子。
【請求項６】
半導体基板上にゲートパターンを形成するとともに、前記ゲートパターンは向き合っている側壁を有し、
前記ゲートパターンを含む前記半導体基板全面上に支持膜、スペーサー絶縁膜及び犠牲膜を順に形成し、
前記犠牲膜、前記スペーサー絶縁膜及び前記支持膜を異方性エッチングして前記ゲートパターンの側壁を覆うＬ型の断面を有する支持膜パターン、前記支持膜パターンを覆うＬ型の断面を有するスペーサー及び前記スペーサーを覆う犠牲膜パターンを形成するとともに、前記Ｌ型スペーサーは前記半導体基板に対して垂直である垂直部及び前記垂直部の下部から横に延長された水平部で構成され、
前記支持膜パターンを等方性エッチングして少なくとも前記Ｌ型スペーサーの前記水平部と前記半導体基板との間にエアギャップを提供し、
前記ゲートパターンをイオン注入マスクとして使用し、前記半導体基板内に不純物イオンを注入し、前記ゲートパターンの両サイドの前記半導体基板内にソース及びドレーンを形成することを含むことを特徴とする半導体素子の製造方法。
【請求項７】
前記支持膜及び前記犠牲膜は、同様な物質で形成することを特徴とする請求項６記載の半導体素子の製造方法。
【請求項８】
前記犠牲膜パターンは、
前記支持膜パターンを等方性エッチングしながら同時に除去することを特徴とする請求項７記載の半導体素子の製造方法。
【請求項９】
前記スペーサー絶縁膜は、
酸化膜で形成することを特徴する請求項６記載の半導体素子の製造方法。  
【請求項１０】
前記支持膜は、
ポリシリコン膜、または窒化膜で形成することを特徴とする請求項９記載の半導体素子の製造方法。
【請求項１１】
前記支持膜は、
半絶縁ポリシリコン膜で形成することを特徴とする請求項９記載の半導体素子の製造方法。  
【請求項１２】
前記犠牲膜は
ポリシリコン膜、または窒化膜で形成することを特徴とする請求項９記載の半導体素子の製造方法。
【請求項１３】
前記半導体基板にイオンを注入することは、
前記Ｌ型スペーサーそれぞれの前記水平部下部に低濃度ソース／ドレーン領域を形成し、
前記低濃度ソース／ドレーン領域に隣接して高濃度ソース／ドレーンを形成することを含むことを特徴とする請求項６記載の半導体素子の製造方法。
【請求項１４】
前記ゲートパターンと前記支持膜との間にバッファー絶縁膜を形成することを更に含むことを特徴とする請求項６記載の半導体素子の製造方法。
【請求項１５】
半導体基板上にゲートパターンを形成するとともに、前記ゲートパターンは向き合っている側壁を有し、
前記ゲートパターンを含む前記半導体基板全面上に、前記ゲートパターンに対してエッチング選択比を有する物質としてバッファー絶縁膜を形成し、
前記半導体基板上に支持膜、スペーサー絶縁膜及び犠牲膜を順に形成するとともに、前記支持膜及び前記犠牲膜を前記スペーサー絶縁膜に対してエッチング選択比を有する同様な物質で形成し、
前記犠牲膜、前記スペーサー絶縁膜及び前記支持膜を異方性エッチングして前記ゲートパターンと隣接した半導体基板の各々の部分と前記ゲートパターンの側壁を覆うＬ型支持膜パターン、前記支持膜パターンを覆うＬ型スペーサー及び前記Ｌ型スペーサーを覆う犠牲膜パターンを形成するとともに、前記Ｌ型スペーサーは前記半導体基板から垂直である垂直部及び前記垂直部の下部から延長された水平部で構成され、
前記犠牲膜パターンを完全に除去するのとともに、前記Ｌ型支持膜パターンを等方性エッチングして少なくとも前記Ｌ型スペーサーの前記水平部と前記半導体基板との間にエアキャップを提供し、
前記ゲートパターンと前記Ｌ型スペーサーをイオン注入マスクとして使用し、前記半導体基板内にイオンを注入して前記ゲートパターンと隣接した前記半導体基板内にソース及びドレーンを形成することを含むことを特徴とする半導体素子の製造方法。
【請求項１６】
前記ゲートパターンは、
ポリシリコン膜からなるゲート電極を含むことを特徴とする請求項１５記載の半導体素子の製造方法。
【請求項１７】
前記バッファー絶縁膜は、
酸化膜で形成することを特徴とする請求項１６記載の半導体素子の製造方法。
【請求項１８】
前記スペーサー絶縁膜は、
酸化膜で形成することを特徴とする請求項１５記載の半導体素子の製造方法。
【請求項１９】
前記支持膜及び前記犠牲膜は、
ポリシリコン膜、または窒化膜で形成することを特徴とする請求項１８記載の半導体素子の製造方法。
【請求項２０】
前記半導体基板にイオンを注入することは、
前記Ｌ型スペーサー各々の前記水平部の下側に低濃度ソース／ドレーン領域を形成し、
前記低濃度ソース／ドレーン領域に隣接して高濃度ソース／ドレーンを形成することを含むことを特徴とする請求項１５記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造分野に関するもので、もっと詳しく説明すると、ゲート電極及びソース／ドレーン領域を含む半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体素子の大きさ及びデザインルール（ｄｅｓｉｇｎ  ｒｕｌｅ）がますます縮小されるに伴い、半導体素子を構成する重要な要素であるＦＥＴ（Ｆｉeｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の大きさの縮小傾向も加速化されている。半導体素子の集積度が増加するに伴い、半導体素子の電力消耗の節減もまた重要な課題となり、その上、半導体素子の動作速度を向上させることもやはり解決しなければならない重要な課題として考えられている。
【０００３】
ＦＥＴの大きさの縮小によりホットキャリアー（ｈｏｔ  ｃａｒｒｉｅｒ）がゲート絶縁膜に注入されると言う問題を解決するために低ドーピングドレーン（ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ、ＬＤＤ）構造が提示されたことがある。ＬＤＤ構造を具現するための一つの方法としてゲート電極の側壁にＬ型スペーサーを形成し、ゲート電極とＬ型スペーサーをイオン注入マスクとして利用して低濃度ソース／ドレーン及び高濃度ソース／ドレーンを形成する。
【０００４】
図１は、「拡張された極浅いソース／ドレーン接合を備えるＭＯＳＦＥＴの自己整列シリサイド形成方法（Ｍｅｔｈｏｄ  ｏｆ  ｆｏｒｍｉｎｇ  ａ  ｓｅｌｆ−ａｌｉｇｎｅｄ  ＭＯＳＦＥＴ  ｗｉｔｈ  ａｎ  ｅｘｔｅｎｄｅｄ  ｕｌｔｒａ−ｓｈａｌｌｏｗ  Ｓ／Ｄ  ｊｕｎｃｔｉｏｎ）」という題目でシェリンウ（Ｓｈｙｅ−Ｌｉｎ  Ｗｕ）により開示されている従来のＬ型スペーサーを備える半導体素子の構造を概略的に示す断面図である。（特許文献１参照）
【０００５】
図１に示されるように従来のＬ型スペーサーを備える半導体素子は、ゲート電極１２の側壁及びその周辺の半導体基板１０を覆うＬ型スペーサー１３を含む。図１で参照番号１１はゲート絶縁膜、１４は低濃度ソース／ドレーン、１５は高濃度ソース／ドレーンをそれぞれ示す。
【０００６】
一方、半導体素子の動作速度を向上させるためには、種々の要素を考慮しなければならない。その中でも代表的なのが寄生キャパシタンス（ｐａｒａｓｉｔｉｃ  ｃａｐａｃｉｔａｎｃｅ）の問題である。寄生キャパシタンスは、半導体素子の種々の部分で存在して動作速度の遅延を惹き起こす。このような寄生キャパシタンスのうちの一つがゲート周辺寄生キャパシタンス（ｇａｔｅ  ｆｒｉｎｇｅ  ｐａｒａｓｉｔｉｃ  ｃａｐａｃｉｔａｎｃｅ）である。
【０００７】
図１に示されるようにＬ型スペーサー１３がゲート電極１２と低濃度ソース／ドレーン１４に接する従来の半導体素子はゲート周辺寄生キャパシタンスＣｇｆが発生する。
【特許文献１】米国特許第６，０８７，２３４号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
前述のような問題を解決するための本発明の目的は、早い動作速度を有する半導体素子を提供することにある。本発明の目的をもっと詳しく説明すると、素子のゲート電極と関連する最少の寄生キャパシタンスを有する半導体素子を提供することにある。
【課題を解決するための手段】
【０００９】
前記技術的課題を具現するための本発明の半導体素子は、半導体基板に形成され、互いに離隔されているソース及びドレーンを含む。前記ソース及び前記ドレーン間のチャンネル領域上部にゲートパターンが配置される。前記ゲートパターンの側壁を覆う垂直部（ｖｅｒｔｉｃａｌ  ｐｏｒｔｉｏｎ）及び前記垂直部の下部から延長されている水平部（ｌａｔｅｒａｌ  ｐｏｒｔｉｏｎ）で構成され、前記水平部は、前記ソース及び前記ドレーンに重畳されたＬ型スペーサーが配置される。前記Ｌ型スペーサーと前記ゲートパターンとの間に介在されて少なくとも前記Ｌ型スペーサーの前記水平部と前記ソース／ドレーンとの間にエアギャップを提供する支持部が配置される。
【００１０】
また、前記技術的課題を具現するための本発明の半導体素子製造方法は、半導体基板上にゲートパターンを形成する。前記ゲートパターンを含む前記半導体基板全面上に支持膜、スペーサー絶縁膜及び犠牲膜を順に形成する。前記犠牲膜、前記スペーサー絶縁膜及び前記支持膜を異方性エッチングして前記ゲートパターンの側壁を覆うＬ型の断面を有する支持膜パターン、前記支持膜パターンを覆うＬ型の断面を有するスペーサー及び前記スペーサーを覆う犠牲膜パターンを形成する。前記支持膜パターンを等方性エッチングして少なくとも前記Ｌ型スペーサーの前記水平部と前記半導体基板との間にエアギャップを提供する。前記半導体基板内に不純物イオンを注入して前記ゲートパターンの両サイドの前記半導体基板内にソース及びドレーンを形成する。
【００１１】
また、前記技術的課題を具現するための本発明の半導体素子製造方法は、半導体基板上にゲートパターンを形成する。前記ゲートパターンを含む前記半導体基板全面上に、前記ゲートパターンに対してエッチング選択比を有する物質としてバッファー絶縁膜を形成する。前記バッファー絶縁膜上に支持膜、スペーサー絶縁膜及び犠牲膜を順に形成するとともに、前記支持膜及び前記犠牲膜を前記スペーサー絶縁膜に対してエッチング選択比を有する同様な物質で形成する。前記犠牲膜、前記スペーサー絶縁膜及び前記支持膜を異方性エッチングして前記ゲートパターンの側壁を覆うＬ型の断面を有する支持膜パターン、前記支持膜パターンを覆うＬ型の断面を有するスペーサー及び前記スペーサーを覆う犠牲膜パターンを形成する。前記犠牲膜パターンを完全に除去するとともに前記支持膜パターンを等方性エッチングして少なくとも前記Ｌ型スペーサーの前記水平部と前記半導体基板との間にエアギャップを提供する。前記半導体基板内に不純物イオンを注入して前記ゲートパターンの両サイドの前記半導体基板内にソース及びドレーンを形成する。
【発明の効果】
【００１２】
前述のように具現された本発明はゲート電極側壁上に形成されるＬ型スペーサーの水平部と半導体基板との間に相対的に誘電率が低いエアギャップを形成することによりゲート電極周辺の寄生キャパシタンスを減少することができる。
【発明を実施するための最良の形態】
【００１３】
以下、添付の図を参照にして本発明の望ましい実施例を詳しく説明する。次に紹介する実施例は、当業者に本発明の思想が十分に伝達されるようにするための例として提供されるものである。従って、本発明は、以下に説明される実施例に限定されず他の形態で具体化されることもある。そして、図において、層及び領域の長さ、厚さなどは便宜のために誇張して表現されることもある。明細書全体にかけて等しい参照番号は等しい構成要素を示すものである。
【００１４】
図２に示されるように本発明の実施例による半導体素子は、半導体基板１００上に形成されたゲート絶縁膜１１０とゲート電極１２０からなるゲートパターン２００、そして前記ゲートパターン２００に隣接した半導体基板の部分と前記ゲートパターン２００の側壁を覆うＬ型スペーサー１５１を含む。前記Ｌ型スペーサー１５１は、前記ゲートパターン２００の側壁から一定間隔を置いて形成されている垂直部１５２及び前記垂直部１５２の下部から延長され、前記半導体基板１００に平行な水平部１５３を含む。さらに、前記水平部の下、すなわち、前記半導体基板１００とＬ型スペーサー１５１の前記水平部１５３との間にエアギャップＡ１を提供する。また、本発明による半導体素子は、前記ゲートパターン２００の側壁と前記Ｌ型スペーサー１５１との間に形成されて前記Ｌ型スペーサー１５１を支持する支持部１４２を含む。前記ゲートパターン２００の両サイドの前記半導体基板１００内にはソース／ドレーン１７０が形成される。前記ソース／ドレーン１７０は、前記Ｌ型スペーサー１５１の前記水平部１５３と重畳される半導体基板１００内に形成された低濃度ソース／ドレーン１７１及び前記低濃度ソース／ドレーン１７１と接する高濃度ソース／ドレーン１７２を含む。
【００１５】
前記Ｌ型スペーサー１５１は、酸化膜で成り立つこともある。前記支持部１４２は半絶縁（ｓｅｍｉ−ｉｎｓｕｌａｔｉｎｇ）ポリシリコン膜、または窒化膜で成り立つこともある。一方、前記ゲート電極１２０と前記支持部１４２を成す物質を考慮して前記ゲート電極１２０と前記支持部１４２との間にバッファー絶縁膜１３０をさらに含むこともできる。
【００１６】
このように本発明は、Ｌ型スペーサー１５１の水平部１５３と半導体基板１００との間にエアギャップＡ１を形成することによってゲート電極１２０周辺の寄生キャパシタンスＣｇｆを減少させることができる。すなわち、寄生キャパシターの電極としての役割をする前記ゲート電極１２０と前記低濃度ソース／ドレーン１７１との間にエアギャップＡ１を備え、また、前記エアギャップＡ１の間隔ｇと前記支持部１４２の幅ｗによってゲート電極１２０と低濃度ソース／ドレーン１７１との距離を増加させることによりゲート周辺寄生キャパシタンスＣｇｆを減少させることができる。
【００１７】
以下、図３ないし図７を参照して本発明の実施例による半導体素子の製造方法を説明する。
【００１８】
まず、図３に示されるように、シリコン基板などの半導体基板１００上にゲート絶縁膜１１０を形成する。前記ゲート絶縁膜１１０はＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯＮ、ＺｒＯ２、ＨｆＯ２、Ｔａ２Ｏ5、またはＡｌ２Ｏ３で形成する。次いて、前記ゲート絶縁膜１１０上にゲート電極１２０を形成する。結果的に、前記ゲート絶縁膜１１０及びゲート電極１２０で成るゲートパターン２００が形成される。このようなゲートパターン２００は、前記ゲート絶縁膜１１０と成る絶縁膜上に前記ゲート電極１２０と成る導電膜を形成し、前記絶縁膜及び前記導電膜をパターニングすることによって得られる。
【００１９】
次に図４に示されるように、前記半導体基板１００全面にバッファー絶縁膜１３０を形成する。前記バッファー絶縁膜１３０を形成する一つの目的は、前記ゲートパターニング２００の形成過程で発生するエッチング損傷を補償するためのものである。前記バッファー絶縁膜１３０は、９０Åないし１１０Åの厚さの酸化膜を成長させて形成することができる。
【００２０】
次いて、前記バッファー絶縁膜１３０上に支持膜１４０、スペーサー絶縁膜１５０及び犠牲膜１６０を順に形成する。前記バッファー絶縁膜１３０、支持膜１４０、スペーサー絶縁膜１５０及び犠牲膜１６０は、各々前記ゲートパターン２００が形成されている前記半導体基板１００上のトポロジーを有する。
【００２１】
本発明の実施例で、前記スペーサー絶縁膜１５０は、化学気相蒸着法で１００Åないし５００Åの厚さの酸化膜を蒸着して形成する。前記支持膜１４０及び前記犠牲膜１６０は各々前記スペーサー絶縁膜１５０を成す酸化膜に対しエッチング選択比を有するポリシリコン膜、または窒化膜を化学気相蒸着法を利用して１００Åないし１０００Åの厚さで蒸着して形成する。前記支持膜１４０をポリシリコン膜で形成する場合は寄生キャパシタンスの発生を防ぐために半絶縁ポリシリコン膜を利用することが望ましい。それとともに、工程の単純化のため前記支持膜１４０及び前記犠牲膜１６０を同様な物質で形成することが望ましい。一方、前記ゲート電極１２０と前記支持膜１３０を各々ポリシリコン膜で形成した場合、前記バッファー絶縁膜１３０は、以後実施する湿式エッチング工程でゲート電極１２０のエッチングを防ぐ保護膜としての役割をすることができる。
【００２２】
次に図５に示されるように、前記バッファー絶縁膜１３０が露出されるまで前記犠牲膜１６０、前記スペーサー絶縁膜１５０及び前記支持膜１４０を全面異方性エッチングして、ゲート電極１２０の側壁上に犠牲膜パターン１６１、Ｌ型スペーサー１５１及びＬ型支持膜パターン１４１を形成する。
【００２３】
前記犠牲膜パターン１６１、前記Ｌ型スペーサー１５１及び前記Ｌ型支持膜パターン１４１は、各々同様な乾式エッチング過程で形成される。時間の経過による各形成過程は次のように成り立つ。まず、前記犠牲膜１６０を全面エッチングすることによって犠牲膜パターン１６１が形成される。続いて、前記犠牲膜パターン１６１の形成の後、露出した前記スペーサー絶縁膜１５０が全面エッチングされて前記ゲートパターン２００の側壁から一定間隔を有する垂直部１５２及び前記垂直部１５２の下部から延長され前記半導体基板１００に平行な水平部１５３で成る前記Ｌ型スペーサー１５１が形成される。次に、前記Ｌ型スペーサー１５１形成の後、露出した前記支持膜１４０が全面エッチングされて前記Ｌ型スペーサー１５１と前記ゲートパターン２００側壁との間にＬ型支持膜パターン１４１が形成される。前記Ｌ型スペーサー１５１の垂直部１５２と前記ゲートパターン２００との間の間隔、そして前記水平部１５３と前記バッファー絶縁膜１３０との間の間隔は、各々前記Ｌ型支持膜パターン１４１の厚さによって決定される。
【００２４】
本発明の実施例で前記乾式エッチングは、各々ＣＦ４及びＯ２ガスを利用する主エッチング（ｍａｉｎ  ｅｔｃｈ）及び過度エッチング（ｏｖｅｒ  ｅｔｃｈ）で実施される。前記主エッチングは、１８０Ｗないし２２０Ｗ電力、９０ｍＴｏｒｒないし１１０ｍＴｏｒｒ圧力の条件で実施する。前記過度エッチングは、９０Ｗないし１１０Ｗ電力、１３５ｍＴｏｒｒないし１６５ｍＴｏｒｒ圧力の条件で実施する。
【００２５】
次に、図６に示されるように犠牲膜パターン１６１を除去して前記Ｌ型スペーサー１５１の前記垂直部１５２及び前記水平部１５３の上部表面を各々露出させ、Ｌ型支持膜パターン１４１を湿式エッチングして前記Ｌ型スペーサー１５１の前記水平部１５３と前記バッファー絶縁膜１３０との間にエアギャップＡ１を提供する支持部１４２を形成する。
【００２６】
前記支持部１４２を形成するための前記湿式エッチング過程で前記Ｌ型スペーサー１５１の垂直部１５２で覆われているＬ型支持膜パターン１４１の一部はエッチングされず残留して前記ゲート電極１２０の側壁を覆うバッファー絶縁膜１３０と前記Ｌ型スペーサー１５１の垂直部１５２との間に前記支持部１４２が形成される。前記湿式エッチングでエッチング率または時間によって前記支持部１４２が形成される位置及び大きさを変化させることができる。一方、前記湿式エッチングによって前記ゲート電極１２０の側壁を覆う前記バッファー絶縁膜１３０と前記Ｌ型スペーサー１５１の垂直部１５２との間に、もう一つ異なるエアギャップＡ２が一緒に形成される。
【００２７】
前記支持膜１４０をポリシリコン膜で形成した場合、前記湿式エッチングはＮＨ４ＯＨ溶液を利用して４５℃ないし５５℃で実施する。前記支持膜１４０を窒化膜で形成した場合、前記湿式エッチングはＨ３ＰＯ４溶液を利用して１４５℃ないし１５０℃で実施する。
【００２８】
一方、前記犠牲膜パターン１６１は、乾式エッチングまたは湿式エッチングで除去させることができる。前記犠牲膜パターン１６１と前記Ｌ型支持膜パターン１４１を同様な物質で形成した場合は、湿式エッチングで前記犠牲膜パターン１６１を除去しながら同時に前記支持部１４２を形成することもできる。すなわち、前記支持膜パターン１４１をエッチングする間、犠牲膜が除去されることができる。
【００２９】
次に、図７に示されるように、ソース／ドレーン形成のための不純物イオン注入工程及び熱処理工程を実施して前記ゲートパターン２００の両サイドの前記半導体基板１００内にソース／ドレーン１７０を形成する。前記ソース／ドレーン１７０は、前記ゲートパターン２００をイオン注入マスクとして利用する不純物イオン注入工程で形成する。それにより前記水平部１５３と重畳されて相対的に少ない量のイオンが注入される半導体基板１００内には、低濃度ソース／ドレーン１７１が形成され、前記イオン注入マスクで覆われてない前記水平部１５３のサイドの前記半導体基板１００内に相対的に多い量のイオンが注入されて高濃度ソース／ドレーン１７２が形成される。
【００３０】
一方、前記本発明の実施例では、エッチング損傷を報償するためにゲートパターン及び半導体基板表面上に前記バッファー絶縁膜を形成する。前述のように前記支持膜が前記ゲート電極と同様な物質で形成される場合のように前記ゲート電極に対してエッチング選択比を有しない場合、前記バッファー絶縁膜はゲート電極の保護膜としての役割をすることができる。しかし、前記支持膜が前記ゲート電極に対してエッチング選択比を有する場合は、前記バッファー絶縁膜の形成は省略されることができる。
【図面の簡単な説明】
【００３１】
【図１】従来技術によりＬ型スペーサーを備える半導体素子の断面図である。
【図２】本発明の実施例による半導体素子の構造を示す断面図である。
【図３】本発明の実施例による半導体素子の製造工程を示す断面図である。
【図４】本発明の実施例による半導体素子の製造工程を示す断面図である。
【図５】本発明の実施例による半導体素子の製造工程を示す断面図である。
【図６】本発明の実施例による半導体素子の製造工程を示す断面図である。
【図７】本発明の実施例による半導体素子の製造工程を示す断面図である。
【符号の説明】
【００３２】
１００  半導体基板                    
１１０  ゲート絶縁膜
１２０  ゲート電極                    
１３０  バッファー絶縁膜
１４０  支持膜                        
１４１  Ｌ型支持膜パターン
１４２  支持部                        
１５０  スペーサー絶縁膜
１５１  Ｌ型スペーサー            
１５２  垂直部
１５３  水平部
１６０  犠牲膜
１６１  犠牲膜パターン
１７０  ソース／ドレーン
１７１  低濃度ソース／ドレーン
１７２  高濃度ソース／ドレーン
２００  ゲートパターン
【図１】
2005064476.tif 000003
【図２】
2005064476.tif 000004
【図３】
2005064476.tif 000005
【図４】
2005064476.tif 000006
【図５】
2005064476.tif 000007
【図６】
2005064476.tif 000008
【図７】
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