(57)【要約】【課題】  サンプリングスイッチのオン抵抗の変化による信号の歪みを低減させ、アナログ信号処理の精度を向上させる。【解決手段】  ソース端子にスイッチへの入力電圧が供給され、ドレイン端子から出力電圧が与えられるＭＯＳトランジスタと、該ＭＯＳトランジスタのゲート端子への電圧を、前記入力電圧から遅延させて供給するゲート電圧制御手段とを備え、ゲート電圧制御手段がゲート端子電圧の遅延時間を、出力電圧の入力電圧からの遅延時間の半分となるように制御する。【選択図】図１
2005333465.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧をサンプリングして出力電圧を与えるサンプリングスイッチであって、
ソース端子に該入力電圧が供給され、ドレイン端子から該出力電圧が与えられるＭＯＳトランジスタと、
該ＭＯＳトランジスタのゲート端子への電圧を、前記入力電圧から遅延させて供給するゲート電圧制御手段とを備えることを特徴とするサンプリングスイッチ。
【請求項２】
前記ゲート電圧制御手段が、前記ゲート端子電圧の入力電圧からの遅延時間を、前記出力電圧の入力電圧からの遅延時間の半分となるように制御することを特徴とする請求項１記載のサンプリングスイッチ。
【請求項３】
前記ゲート電圧制御手段が、
前記サンプリングスイッチがオフとなるべき期間に電源電圧に充電され、一方の端子が該サンプリングスイッチがオンとなるべき期間に導通する第１の切替手段を介して前記ソース端子に接続され、他方の端子がサンプリングスイッチがオンとなるべき期間に導通する第２の切替手段を介してゲート端子に接続される第１の静電容量と、
該第１の静電容量の前記一方の端子と固定電位との間に接続される第２の静電容量とを備え、
該第２の静電容量の値の調整によって、前記遅延時間を調整したゲート端子電圧を供給することを特徴とする請求項１記載のサンプリングスイッチ。
【請求項４】
前記ＭＯＳトランジスタの基板端子と、前記第１の静電容量の前記一方の端子とを接続する配線を備えることを特徴とする請求項３記載のサンプリングスイッチ。
【請求項５】
前記サンプリングスイッチがオフとなるべき期間において、前記基板端子が前記固定電位に接続されることを特徴とする請求項４記載のサンプリングスイッチ。
【請求項６】
前記第１の切替手段、および第２の切替手段がＭＯＳトランジスタによって構成されることを特徴とする請求項３記載のサンプリングスイッチ。
【請求項７】
前記サンプリングスイッチにおいて、
前記ＭＯＳトランジスタの基板端子に、前記入力電圧を遅延させた電圧を与える基板電圧制御手段をさらに備えることを特徴とする請求項３記載のサンプリングスイッチ。
【請求項８】
前記基板電圧制御手段が、
一方の端子が前記ＭＯＳトランジスタの基板端子、およびサンプリングスイッチがオンとなるべき期間に導通する第３の切替手段を介して前記ソース端子に接続され、他方の端子が固定電位に接続される第３の静電容量を備えることを特徴とする請求項７記載のサンプリングスイッチ。
【請求項９】
前記基板電圧制御手段が、前記第３の静電容量の値の調整によって、前記入力電圧からの基板端子電圧の遅延時間を調整することを特徴とする請求項８記載のサンプリングスイッチ。
【請求項１０】
前記基板電圧制御手段が、前記基板端子電圧の入力電圧からの遅延時間を、前記出力電圧の入力電圧からの遅延時間の半分に制御することを特徴とする請求項７記載のサンプリングスイッチ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号の処理のために用いられるサンプリングスイッチに係り、さらに詳しくはスイッチへの入力信号電圧が変化する場合にも、スイッチのオン抵抗の変動によって信号波形に生ずる歪みを低減させることができるサンプリングスイッチに関する。
【背景技術】
【０００２】
アナログ信号処理、例えばサンプルホールド回路、スイッチトキャパシタ回路、およびアナログ・デジタル変換器などにおいては、サンプリングスイッチが広く用いられている。このようにアナログ信号の信号経路で用いられるスイッチの特性として、スイッチのオン抵抗が信号波形に歪みを与えないことが重要である。例えばＡ／Ｄ変換器において、アナログ信号をサンプルするサンプリングスイッチによって信号波形に歪みが加えられる、すなわち出力信号波形が入力信号波形と比較して変化してしまう場合には、そのままＡ／Ｄ変換器の変換特性が劣化することになる。
【０００３】
図１２はサンプリングスイッチの第１の従来例としてのＭＯＳトランジスタを示す。ＭＯＳトランジスタはスイッチとして広く利用されているが、オン状態におけるＭＯＳトランジスタのオン抵抗の値は、ゲートとソース間の電圧（ゲートとドレイン間の電圧）と、基板とソース間の電圧に依存する。
【０００４】
一般的にゲート端子に加えられる制御電圧φと基板端子電圧とは、入力信号電圧に無関係に一定であり、スイッチのオン抵抗は入力信号電圧に依存して変化する。入力信号がスイッチを通過するときの遅延時間は、スイッチのオン抵抗と負荷側の静電容量とによって決まる時定数と密接に関連し、スイッチのオン抵抗が入力信号電圧に依存性を持つ場合には、出力信号の遅延時間は入力信号電圧に依存して変化する。
【０００５】
このためスイッチを通過した出力信号波形が通過する前の入力信号波形と比べて変形することによって歪みが生ずる。このような入力信号電圧の影響は、回路の低電圧化が進むにつれ、また信号の高速化が進むにつれてさらに大きくなると考えられ、この問題点を克服するための技術が必要となっている。
【０００６】
サンプリングスイッチのオン抵抗を一定とし、信号に歪みを加えないようにする技術としてブートストラップ回路を利用したＭＯＳトランジスタのスイッチが知られている。図１３はこのようなサンプリングスイッチの第２の従来例を示す。この従来例については次の文献に記載されている。
【非特許文献１】Ａ．Ｍ．Ａｂｏ，Ｐ．Ｒ．Ｇｒａｙ：Ａ  １．５−Ｖ，１０−ｂｉｔ，１４．３ＭＳ／ｓ  ＣＭＯＳ  Ｐｉｐｅｌｉｎｅ  Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ，ＩＥＥＥ  Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，ｖｏｌ．３４，ｎｏ．５，ｐｐ．５９９−６０６，Ｍａｙ  １９９９
【０００７】
図１３において、基本的なスイッチはトランジスタ１００であり、そのソース端子に入力電圧Ｖｉｎが与えられ、ドレイン端子から電圧Ｖｏｕｔが出力される。その他の回路はすべて制御回路である。この回路ではトランジスタ１００がオンの状態において、トランジスタ１００のゲートとソース間の電圧が一定に保たれる動作が行われ、オン抵抗の入力信号電圧依存性を小さくすることができ、スイッチによって信号に加えられる歪みが低減される。
【０００８】
すなわちトランジスタ１００がオフの状態では、静電容量１０１は電源電圧Ｖｄｄに充電される。この時、スイッチング制御信号φはＬとなっている。スイッチング制御信号φがＬからＨに変化すると、トランジスタ１０３はオンからオフに、トランジスタ１０４はオフからオンに変化する。これによってトランジスタ１０５はオンとなり、トランジスタ１００と１０２とのゲート電圧は静電容量１０１の充電電圧、すなわち電源電圧Ｖｄｄによって基本的に決まる電圧となり、トランジスタ１００と１０２とがオンとなる。トランジスタ１００のゲートとソース間の電圧は、この電源電圧Ｖｄｄの値でほぼ一定に保たれる。
【０００９】
しかしながらこの第２の従来例においても、トランジスタ１００のドレイン端子から出力される出力信号は入力信号に対して遅延するために、入力信号が高速に変化する場合にはソース端子とドレイン端子との電圧が同様に変化すると考えることは必ずしもできない。オン状態のトランジスタは抵抗の連続体と見なすことができるため、チャネルの各部の電圧はソース端子電圧とドレイン端子電圧の間の中間的な値をとり、チャネルの平均の電圧はソース端子電圧とドレイン端子電圧との平均となる。
【００１０】
したがってゲート端子電圧をソース端子電圧とドレイン端子電圧の平均電圧に対して一定に保つような制御を行えばトランジスタのオン抵抗の変動を小さく抑えることができるものと考えられるが、図１３の第２の従来例のようにゲートとソース間の電圧だけを一方的に一定に保ってもゲートとドレイン間の電圧は大きく変動し、信号に加えられる歪みが大きくなってしまう原因となるという問題点は解決されない。またトランジスタのオン抵抗は、基板とソース間の電圧にも依存するが、この第２の従来例においては、基板電圧が一定の固定電位に保たれていると考えられるため、この制御によって歪みを低減させることができないという問題点もある。
【００１１】
このようにブートストラップ回路を用いてゲート電圧の制御を行う従来技術は次の特許文献にも記載されているが、この文献の技術においても第２の従来例と同様の問題点は解決されていない。
【特許文献１】特開平５−１５１７９５号公報「ＣＤＡＣ用のダイナミック入力サンプリングスイッチ」
【００１２】
図１４はサンプリングスイッチの第３の従来例の回路図である。この回路は、次の文献に記載されている。
【非特許文献２】Ｍ．Ｗａｌｔａｒｉ，Ｌ．Ｓｕｍａｎｅｎ，Ｔ．Ｋｏｒｈｏｎｅｎ，Ｋ．Ｈａｌｏｎｅｎ：Ａ  Ｓｅｌｆ−Ｃａｌｉｂｒａｔｅｄ  Ｐｉｐｅｌｉｎｅ  ＡＤＣ  ｗｉｔｈ  ２００ＭＨｚ  ＩＦ−Ｓａｍｐｌｉｎｇ  Ｆｒｏｎｔｅｎｄ，ＩＳＳＣ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，１８．５，Ｆｅｂ．２００２
【００１３】
図１４の回路において、基本的なスイッチはトランジスタ１００である。このトランジスタ１００を中心として、図１３の制御回路と同様の回路が右側と左側との両方に設けられている。右側の回路が設けられた理由は、トランジスタ１００の基板端子電圧を制御するためである。この回路ではトランジスタ１００のオン期間において、その基板電圧を出力信号電圧を用いて制御することによって、スイッチが信号に加える歪みを低減させることができる。
【００１４】
図１４においては、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔのそれぞれをもとにしてブートストラップ回路によるゲート電圧制御が右側と左側の回路によって行われる。左側の回路は入力電圧Ｖｉｎに対して左側の静電容量１０１の充電電圧だけゲート電圧を持ち上げる動作を行い、右側の回路は同様に出力電圧Ｖｏｕｔに対して右側の静電容量１０１の充電電圧だけゲート電圧を持ち上げる動作を行う。これによってトランジスタ１００に対するゲート電圧が入力電圧と出力電圧とによって均等に制御、すなわちＶｉｎとＶｏｕｔとの中間電圧による制御が行われ、スイッチが信号に与える歪みはさらに低減されるものと考えられる。
【００１５】
しかしながら基板とソース間の電圧の制御については、基板端子電圧の制御が出力信号電圧のみで行われているため、入力信号電圧と出力信号電圧との中間電圧による制御に比べて信号歪みの低減効果は小さいという問題点は解決されていない。さらにこの第３の従来例では基本的なスイッチとしてのトランジスタ１００の両側に同一形式の制御回路が必要となり、回路面積が大きくなるという問題点もある。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明の課題は、上述の問題点に鑑み、ゲートとソース間の電圧を、出力信号電圧の入力電圧からの遅延時間に対応して入力電圧を遅延させて与えるように制御し、また同時に基板とソース間の電圧がほぼ０で一定になるように制御することによって、あるいはゲートとソース間の電圧の遅延と基板とソース間の電圧の遅延とを独立に制御することによって、サンプリングスイッチのオン抵抗の変化による信号の歪みを低減させて、アナログ信号処理の精度を向上させることである。
【課題を解決するための手段】
【００１７】
図１は本発明のサンプリングスイッチの原理的な構成ブロック図である。同図においてサンプリングスイッチ１は、ＭＯＳトランジスタ２と、ゲート電圧制御手段３から構成される。ＭＯＳトランジスタ２のソース端子にはスイッチへの入力電圧が供給され、ドレイン端子からはスイッチの出力電圧が出力される。
【００１８】
ゲート電圧制御手段３は、ＭＯＳトランジスタ２のゲート端子への電圧をＭＯＳトランジスタ２への入力電圧を遅延、例えばＭＯＳトランジスタ２の出力電圧の入力電圧からの遅延時間に対応して遅延させて供給するものである。
【００１９】
発明の実施の形態においては、ゲート電圧制御手段３は入力電圧からのゲート端子電圧の遅延時間を、出力電圧の入力電圧からの遅延時間の半分になるように制御することもできる。
【００２０】
また実施の形態においては、ゲート電圧制御手段３がサンプリングスイッチ１がオフとなるべき期間に電源電圧に充電され、一方の端子がサンプリングスイッチ１がオンとなるべき期間に導通する第１の切替手段を介して前記ソース端子に接続され、他方の端子がサンプリングスイッチ１がオンとなるべき期間に導通する第２の切替手段を介してゲート端子に接続される第１の静電容量と、第１の静電容量の前記一方の端子と固定電位との間に接続される第２の静電容量とを備え、該第２の静電容量の値を変化させることによって、前記遅延時間を調整してゲート端子電圧を供給することもでき、さらにゲート電圧制御手段３がＭＯＳトランジスタ２の基板端子と、第１の静電容量の前記一方の端子とを接続する配線を備えることもできる。
【００２１】
また実施の形態においては、ＭＯＳトランジスタ２のゲート端子がサンプリングスイッチがオフとなるべき期間に固定電位に接続されることも、またその固定電位がＭＯＳトランジスタ２がＮＭＯＳ型の時には接地電位、ＰＭＯＳ型の時には電源電位であることもできる。
【００２２】
さらに実施の形態においては、サンプリングスイッチ１がオフとなるべき期間にＭＯＳトランジスタ２の基板端子が固定電位に接続されることも、また第１のスイッチ、および第２のスイッチがＭＯＳトランジスタによって構成されることも、さらに前述の固定電位がＭＯＳトランジスタがＮＭＯＳ型の時は接地電位、ＰＭＯＳ型の時は電源電位であることもできる。
【００２３】
さらに実施の形態においては、サンプリングスイッチ１が、前記入力電圧を遅延させた電圧をＭＯＳトランジスタ２の基板端子に与える基板電圧制御手段をさらに備えることもできる。
【００２４】
この場合、基板電圧制御手段が、一方の端子がＭＯＳトランジスタ２の基板端子、およびサンプリングスイッチ１がオンとなるべき期間に導通する第３の切替手段を介してＭＯＳトランジスタ２のソース端子に接続され、他方の端子が固定電位に接続される第３の静電容量を備えることもでき、この第３の静電容量の値の調整によって基板端子電圧の入力電圧からの遅延時間を、例えば出力電圧の入力電圧からの遅延時間の半分に調整することもできる。
【００２５】
さらに実施の形態においては、前述の第１のスイッチ、第２のスイッチ、および第３のスイッチがＭＯＳトランジスタによって構成され、前述の固定電位がＭＯＳトランジスタがＮＭＯＳ型である時には接地電位、ＰＭＯＳ型である時には電源電位であることもできる。
【００２６】
以上のように本発明によれば、まず基本的にＭＯＳトランジスタ２のゲート電圧が入力電圧と出力電圧の中間値によって制御される。例えば微小時間ごとの信号電圧の変化をリニアで近似すると、入力電圧と出力電圧の平均値は入力信号に対する出力信号の遅延時間の半分だけ入力信号を遅延させた電圧と考えることができる。すなわちゲート電圧を入力電圧に対してその遅延時間の半分だけ遅延させて制御することによって、ゲート端子電圧は入力電圧と出力電圧との平均値に対して一定の電圧差に制御されることになる。またこの時基板とソース間の電圧をほぼ０の一定状態に保つことによって、トランジスタのオン抵抗の変化はさらに小さくなる。あるいは基板端子に与える電圧を、ゲートとソース間の電圧と独立に、ゲート端子電圧と同様に遅延させて制御することにより、オン抵抗の変化をさらに少なくすることが可能となる。
【発明の効果】
【００２７】
本発明によれば、サンプリングスイッチとして用いられるＭＯＳトランジスタのオン抵抗の変化を最小限に抑制し、オン抵抗の変化による信号の歪みを低減させることができる。この効果は今後の回路の低電圧化、および信号の高速化の進行につれてさらに有効となり、また回路規模を小さくすることもできるため、アナログ信号処理で用いられるサンプリングスイッチの実用性の向上に寄与するところが大きい。
【発明を実施するための最良の形態】
【００２８】
図２は本発明のサンプリングスイッチの第１の実施例の基本構成回路図である。同図において、サンプリングスイッチは入力電圧Ｖｉｎがソース端子に与えられ、ドレイン端子から出力電圧Ｖｏｕｔが出力されるＭＯＳトランジスタ１０、電源１１、静電容量１２、および１３、スイッチ１４、１５、および１６から構成されている。ＭＯＳトランジスタ１０以外の要素が特許請求の範囲の請求項１におけるゲート電圧制御手段を構成する。
【００２９】
この第１の実施例は、ＭＯＳトランジスタ１０のゲート端子電圧を制御するためのブートストラップ回路を有する制御回路が、ゲート端子電圧の入力電圧Ｖｉｎに対する遅延時間を、出力電圧Ｖｏｕｔの入力電圧Ｖｉｎに対する遅延時間に対応させて制御することが可能となる実施例である。
【００３０】
図２において入力電圧Ｖｉｎがソース端子に与えられ、ドレイン端子から出力電圧Ｖｏｕｔが出力されるＭＯＳトランジスタ１０が非導通、すなわちオフの状態では、図２と反対にスイッチ１４、１５はそれぞれ端子ａ側に、またスイッチ１６はオンとなっている。この状態で静電容量１２（請求項３における第１の静電容量に相当）は、電源１１の電圧に充電された状態となっている。
【００３１】
この状態から、図示しないスイッチング制御信号の制御によってスイッチ１４、１５は端子ｂ側（第１の切替手段と第２の切替手段に相当）に切替られ、スイッチ１６がオフとなると、ＭＯＳトランジスタ１０のゲート端子には静電容量１２の両端の電圧に入力電圧Ｖｉｎが加算された電圧値が印加され、ＭＯＳトランジスタ１０はオンの状態となり、入力電圧Ｖｉｎに対応した出力電圧Ｖｏｕｔがドレイン端子から出力されることになる。
【００３２】
このとき、ゲート端子電圧のうちで静電容量１２の両端の電圧に加算される入力電圧Ｖｉｎによる成分は、スイッチ１４のオン抵抗と、静電容量１２の下側の端子（ノードＡ）の静電容量、すなわち端子Ａ自体の寄生容量と静電容量１３（第２の静電容量に相当）の容量との和とによって決まる時定数によって入力電圧Ｖｉｎを遅延させたものとなる。この遅延の時間が出力電圧Ｖｏｕｔの入力電圧Ｖｉｎからの遅延時間の半分となるように静電容量１３の値を調整することによって、ＭＯＳトランジスタ１０のゲート端子電圧（の変化）の入力電圧Ｖｉｎ（の変化）からの遅延時間を、出力電圧の入力電圧からの遅延時間の半分とすることができる。すなわち、例えば入力電圧が時間的にリニアに変化する場合、入力電圧と出力電圧との平均値としてゲート電圧が制御されることになり、スイッチが信号に与える歪みを低減させるために最適なゲート端子電圧の制御が実現される。
【００３３】
なお図２において、３つのスイッチ１４、１５、および１６は、後述するように例えばＭＯＳトランジスタによって実現されるが、その動作を含めた詳細については後述する。
図３は、サンプリングスイッチの第２の実施例の基本回路図である。同図を図２の第１の実施例と比較すると、入力電圧Ｖｉｎがソース端子に与えられ、ゲート端子電圧から出力電圧Ｖｏｕｔが出力されるＭＯＳトランジスタ１０の基板端子が、静電容量１２と１３との接続点（ノードＡ）に接続されている点だけが異なっている。なお図２においては、ＭＯＳトランジスタ１０の基板の接続先については示されていないが、本発明の実施形態においては、特に断らない限りＭＯＳトランジスタとしてＰＭＯＳトランジスタよりも導電性に優れるＮＭＯＳトランジスタを基本的に使用するものとし、従って図２においてＭＯＳトランジスタ１０の基板端子は一般にアース電位Ｖｓｓに接続されているものとする。
【００３４】
図３の第２の実施例においては、ＭＯＳトランジスタ１０の基板端子とソース端子とがスイッチ１４によって接続されることになり、基板とソース間の電圧がほぼ０の一定状態に保たれることになる。これによってサンプリングスイッチの導電状態においてゲートとソース間の電圧、およびゲートとドレイン間の電圧に加えて、基板とソース間の電圧をほぼ一定の状態に保つことができ、トランジスタのオン抵抗の変動をさらに小さくすることができ、スイッチによって信号に加えられる歪みをさらに低減することが可能となる。
【００３５】
トランジスタ１０のゲート端子電圧の制御については、図２の第１の実施例におけると同様の効果が得られるが、図３では、静電容量１３の容量の値としては、ノードＡにトランジスタ１０の基板端子が接続されることによって、その基板端子の寄生容量の値だけ小さくするように制御することが必要となる。
【００３６】
図４は、サンプリングスイッチの第３の実施例の基本回路図である。同図を図２の第２の実施例と比較すると、ＭＯＳトランジスタ１０の基板端子に、請求項７の基板電圧制御手段を構成する静電容量１８と、スイッチ１９とが接続されている点が異なっている。静電容量１８（請求項８の第３の静電容量に相当）の他方の端子はアースに接続され、スイッチ１９はＭＯＳトランジスタ１０がオンの期間では端子ｂ（第３の切替手段に相当）、すなわち入力電圧Ｖｉｎに接続され、トランジスタ１０がオフの期間には端子ａ、すなわちアースに接続される。
【００３７】
図４の第３の実施例においては、トランジスタ１０のゲート電圧の制御については、第１の実施例と同様の制御が可能である。それに加えて、図４においては入力電圧Ｖｉｎがスイッチ１９を介してＭＯＳトランジスタ１０の基板端子に接続されることによって、基板端子電圧の制御をゲート電圧の制御と独立して行うことが可能となる。そしてこの場合、静電容量１８が基板端子に接続されていることによって、スイッチ１９のオン抵抗と、ノードＣの容量、すなわちトランジスタ１０の基板端子の寄生容量と静電容量１８の容量との和とによって決定される時定数に対応して入力電圧Ｖｉｎからの基板端子電圧の遅延時間が決定されることになり、静電容量１８の値を調整することによって、例えば基板端子電圧の入力電圧からの遅延時間を出力電圧の入力電圧からの遅延時間の半分に調整することも可能となり、スイッチによって信号に加えられる歪みはさらに低減されることになる。
【００３８】
図５は図２の基本回路図に対応する第１の実施例の詳細構成回路図である。同図において、（ＭＯＳ）トランジスタ２１は図２のスイッチ１４の端子ｂ側に相当し、トランジスタ２２は端子ａ側に相当する。またトランジスタ２３はスイッチ１５の端子ｂ側に、トランジスタ２４は端子ａ側に相当する。またトランジスタ２５はスイッチ１６に相当する。
【００３９】
その他の構成要素は、これらのスイッチの制御や保護のために追加されたものである。サンプリングスイッチのスイッチング制御のための信号Notφが与えられる２段のインバータ３０、３１、トランジスタ２３と２５との間に接続されるトランジスタ２６、トランジスタ２３のゲート端子（負論理）とトランジスタ２１のソース端子（ノードＡ）との間に並列に接続される２つのトランジスタ２７、２８、トランジスタ２４とトランジスタ２７との間に接続されるトランジスタ２９が追加されている。
【００４０】
図５の第１の実施例のサンプリングスイッチの動作についてさらに詳細に説明する。なおスイッチング制御信号Notφの値がＨの時にトランジスタ１０はオフとなり、Ｌの時にオンとなるように動作が行われる。
【００４１】
まずトランジスタ１０がオフの状態における回路の動作を説明する。この時、インバータ３０の出力はＬ、３１の出力はＨとなり、トランジスタ２２はオンとなってノードＡはＶｓｓに接地される。前述のように図示しないが、トランジスタ１０の基板端子はＶｓｓに接地されている。
【００４２】
トランジスタ２５のゲート端子にはスイッチング制御信号NotφがＨとして与えられるためにトランジスタ２５はオンとなり、ノードＧはＶｓｓに接地され、トランジスタ１０、および２１は、オフとなっている。またトランジスタ２４はオンとなり、静電容量１２は電源電圧Ｖｄｄに充電される。
【００４３】
この時、トランジスタ２９のゲートにはインバータ３０の出力のＬレベルが与えられ、トランジスタ２９はオンとなり、ノードＸの電位はＶｄｄとなり、トランジスタ２３はオフとなっている。さらにトランジスタ２７、および２８のゲート電圧はともにＬとなっており、これらのトランジスタはオフとなっている。
【００４４】
次にスイッチング制御信号NotφがＬとなり、サンプリングスイッチ、すなわちトランジスタ１０がオフからオンの状態に移行する動作について説明する。スイッチング制御信号NotφがＬとなるためインバータ３０の出力はＨ、３１の出力はＬに変化する。この時、トランジスタ２２、および２５はともにオフとなる。またトランジスタ２７のゲート電圧がＨとなるため、トランジスタ２７はオンとなり、ノードＸはノードＡと導通する。
【００４５】
したがって、トランジスタ２３のゲートとソース間の電圧としてのノードＸとノードＢ間の電圧は、トランジスタ１０がオフの状態で静電容量１２が充電されていた電源電圧とその絶対値が等しくなり、トランジスタ２３はオンとなり、ノードＧとノードＢとが導通する。
【００４６】
これによってトランジスタ２１のゲートとソース間の電圧は、静電容量１２の充電電圧、すなわち電源電圧とほぼ等しくなり、トランジスタ２１はオンとなる。この時、入力電圧の与えられるソース端子とノードＡとがトランジスタ２１によって導通状態となるため、ノードＧの電位はほぼ入力電圧Ｖｉｎと電源電圧Ｖｄｄとの和に保たれることになる。これによって当然トランジスタ１０もトランジスタ２１と同様にオンとなる。
【００４７】
ノードＧの電位がほぼ入力電圧と電源電圧の和に保たれることによって、トランジスタ１０のゲートとソース間の電圧は、トランジスタ１０のオンの期間においてほぼ一定に保たれることになり、サンプリングスイッチのオン抵抗の入力信号電圧依存性が低減される。さらにこの時、ノードＢ、およびノードＧの電位は入力信号電圧に対応して、電源レベルよりも高い電位になることもあるが、トランジスタ２６が存在することによって、トランジスタ２５のゲートとドレイン間の電圧が電源電圧以上に大きくなることは無く、トランジスタ素子の信頼性が保たれる。
【００４８】
図６は以上説明したトランジスタ１０がオフとオンの状態における各ノードの電位を示す。同図においてスイッチング制御信号NotφのＨレベルが電源電圧Ｖｄｄ、Ｌレベルがアース電位Ｖｓｓであるものとして各ノードの電位が示されている。
【００４９】
次に図５の第１の実施例の詳細回路図において、スイッチング制御信号Notφが再び電源電圧レベル、すなわちＨに変化し、サンプリングスイッチの動作がオフの状態に移行する時の回路の動作についてさらに説明する。本実施形態においては、インバータ３０と３１とを２段接続して各トランジスタのゲート電圧の制御を行うことによって、特にトランジスタ２２がオフ状態に変化するタイミングが、トランジスタ２５がオン状態に変化するタイミングよりも遅くなるように制御が行われ、トランジスタ１０、２１、および２２が同時にオン状態にある時間をできるだけ短くするような制御が行われる。
【００５０】
その理由は、トランジスタ２２がオン状態に変化するときにトランジスタ１０、および２１がオン状態にあると、ノードＡの電位の変化によってサンプリングスイッチの出力電圧Ｖｏｕｔの電位が変化してしまい、サンプリング対象の電圧に誤差が生ずるためである。したがってトランジスタ１０、２１とトランジスタ２２とが同時にオン状態にある時間は全くないか、短いほど良いことになる。
【００５１】
図５においてスイッチング制御信号NotφがＨに変化すると、まずトランジスタ２５がオンとなり、ノードＧの電位がアース電位Ｖｓｓに低下し始める。これによってトランジスタ１０、およびトランジスタ２１のそれぞれのゲートとソース間の電圧がそれぞれ閾値電圧を下回った時点でトランジスタ１０、トランジスタ２１はオフとなる。前述のようにトランジスタ２２がオンとなるとノードＡの電位がアース電位Ｖｓｓに向かって低下し始め、このとぎトランジスタ１０、およびトランジスタ２１がオフとなっていれば、ノードＡの電位の変化が出力電圧に影響を与えることは無く、サンプリングスイッチによるサンプリングの精度を上げることができる。
【００５２】
図７は、図５の第１の実施例におけるスイッチング制御信号、インバータ３０と３１の出力、および各ノードＸ、Ｇ、Ｂ、およびＡの電位変化のタイムチャートである。図５の回路はアナログ回路であり、デジタル回路と異なってクロックに対応して動作を説明することはできないが、図７では簡単のために変化のタイミングをクロックに対応させるような形式で示している。また入力電圧はアナログ信号であり、その値が変化することによって本発明の問題点としてのスイッチによって信号に加えられる歪みが発生することになるが、図７では簡単のために入力電圧Ｖｉｎは電源電圧Ｖｄｄの１／２で一定に保たれるものとして、タイムチャートが描かれている。
【００５３】
図７においてスイッチング制御信号Notφの値がＨからＬ、すなわちＶｄｄから０に低下すると、インバータ３０の出力が０からＶｄｄに増加し、その後インバータ３１の出力はＶｄｄから０に低下する。この時ほぼ同時にノードＸの電位もＶｄｄから０に低下する。その後ノードＧの電位が０からＶｄｄに増加し、さらにその後３Ｖｄｄ／２に増加する。この時ノードＢの電位も３Ｖｄｄ／２まで増加し、ノードＸ、ノードＡの電位は０からＶｄｄ／２に増加する。
【００５４】
次にスイッチング制御信号Notφが０からＶｄｄに増加した後、インバータ３０の出力は０に低下し、さらにその後インバータ３１の出力はＶｄｄに増加する。スイッチング制御信号NotφがＶｄｄに増加するとノードＧの電位は低下し始め、やがて０まで低下する。この過程の途中でノードＸの電位はＶｄｄまで増加し、またノードＡ、ノードＢの電位はそれぞれ低下し始め、やがてノードＡの電位は０、ノードＢの電位はＶｄｄとなる。なお、このときノードＡとノードＢの電位の変化（低下）に時間がかかるのは、前述のように図５でノードＧの電位が零に変化してトランジスタ１０と２１がともにオフとなってからトランジスタ２２をオンとするためである。
【００５５】
図８は、図３の基本回路に対応する第２の実施例の詳細回路図である。同図を図５の第１の実施例と比較すると、トランジスタ１０、トランジスタ２１の基板端子がそれぞれノードＡに接続されている点だけが異なっている。前述のように第２の実施例では、トランジスタ１０の基板端子がノードＡに接続され、またノードＡが入力電圧端子と導通していることによって、トランジスタ１０がオン、すなわちサンプリングスイッチの導通状態においてトランジスタ１０の基板とソース間の電圧がほぼ０の一定状態に保たれ、サンプリングスイッチのオン抵抗に対する入力信号電圧の影響は第１の実施例よりもさらに低減される。
【００５６】
図９は第２の実施例をＮＭＯＳトランジスタの代わりにＰＭＯＳトランジスタによって構成する場合の詳細構成回路図である。同図において基本的に電圧の特性が反転され、電源電圧Ｖｄｄとアース電位Ｖｓｓとが入れ換えられ、またスイッチング制御信号Notφの代わりにその極性を反転させたφが用いられている。一般的にはＰＭＯＳトランジスタよりもＮＭＯＳトランジスタの方がチャネル幅当たりの抵抗が小さく、高速動作が可能であるため、ＮＭＯＳトランジスタを使用する場合を中心にして本発明の実施形態を説明しているが、本発明のサンプリングスイッチはＮＭＯＳトランジスタに限定されること無く、ＰＭＯＳトランジスタを用いて構成することも当然可能である。
【００５７】
図１０は、図４の基本回路に対応する第３の実施例の詳細構成回路図である。同図を例えば第２の実施例を示す図８と比較すると、トランジスタ２１の基板端子は図８と同様にノードＡに接続されているが、トランジスタ１０の基板端子電圧の制御のために、入力電圧Ｖｉｎがドレイン端子に与えられ、ソース端子と基板端子とが接続されてトランジスタ１０の基板端子に接続されるトランジスタ３５、インバータ３１の出力がゲートに与えられるトランジスタ３６、トランジスタ１０とトランジスタ３５の基板端子に接続される静電容量３７が追加されている。
【００５８】
図１０の第３の実施例において、トランジスタ３５は図４のスイッチ１９の端子ｂ側に相当し、トランジスタ３６は端子ａ側に相当し、また静電容量３７は静電容量１８に相当する。この構成によってトランジスタ１０がオフの期間では、トランジスタ３６がオンとなり、トランジスタ１０とトランジスタ３５の基板はともにアース電位Ｖｓｓとなる。
【００５９】
これに対してトランジスタ１０がオンの期間では、トランジスタ３５がオンとなり、トランジスタ１０の基板端子電圧として、トランジスタ３５のオン抵抗とノードＣの容量、すなわちノードＣの寄生容量と静電容量３７の容量との和によって決まる時定数に対応して入力電圧Ｖｉｎが遅延されて与えられることになる。
【００６０】
図１１は、本発明のサンプリングスイッチの応用例としてのサンプルホールド回路の例である。サンプルホールド回路は、入力信号のサンプリングを行って、その後サンプリング電圧を保持する動作を行う回路であり、Ａ／Ｄ変換器の信号入力部などに広く用いられる。動作状態、すなわちサンプルフェーズとホールドフェーズとの切替は制御クロックによって行われ、サンプルフェーズとホールドフェーズとが交互に切替られる形式で動作が行われる。図１１において、スイッチＳ１として本発明のサンプリングスイッチを用いることによって、従来のサンプリングスイッチに比べて信号歪みを低減したサンプルホールド回路を構成することが可能である。なお同図において、サンプリングスイッチＳ１を含む３つのスイッチの状態はサンプルフェーズの状態を示し、ホールドフェーズにおいては各スイッチは逆の状態、例えばスイッチＳ１はオフとなる。
【００６１】
（付記１）  入力電圧をサンプリングして出力電圧を与えるサンプリングスイッチであって、
ソース端子に該入力電圧が供給され、ドレイン端子から該出力電圧が与えられるＭＯＳトランジスタと、
該ＭＯＳトランジスタのゲート端子への電圧を、前記入力電圧から遅延させて供給するゲート電圧制御手段とを備えることを特徴とするサンプリングスイッチ。
【００６２】
（付記２）  前記ゲート電圧制御手段が、前記ゲート端子電圧の入力電圧からの遅延時間を、前記出力電圧の入力電圧からの遅延時間の半分となるように制御することを特徴とする付記１記載のサンプリングスイッチ。
【００６３】
（付記３）  前記ＭＯＳトランジスタのゲート端子が、前記サンプリングスイッチがオフとなるべき期間に固定電位に接続されることを特徴とする付記１記載のサンプリングスイッチ。
【００６４】
（付記４）  前記固定電位が、前記ＭＯＳトランジスタがＮＭＯＳ型の時は接地電位、ＰＭＯＳ型の時は電源電位であることを特徴とする付記３記載のサンプリングスイッチ。
（付記５）  前記ゲート電圧制御手段が、
前記サンプリングスイッチがオフとなるべき期間に電源電圧に充電され、一方の端子が該サンプリングスイッチがオンとなるべき期間に導通する第１の切替手段を介して前記ソース端子に接続され、他方の端子がサンプリングスイッチがオンとなるべき期間に導通する第２の切替手段を介してゲート端子に接続される第１の静電容量と、
該第１の静電容量の前記一方の端子と固定電位との間に接続される第２の静電容量とを備え、
該第２の静電容量の値を変化させて、前記遅延時間を調整したゲート端子電圧を供給することを特徴とする付記１記載のサンプリングスイッチ。
【００６５】
（付記６）  前記ＭＯＳトランジスタの基板端子と、前記第１の静電容量の前記一方の端子とを接続する配線を備えることを特徴とする付記５記載のサンプリングスイッチ。
（付記７）  前記サンプリングスイッチがオフとなるべき期間において、前記基板端子が前記固定電位に接続されることを特徴とする付記６記載のサンプリングスイッチ。
【００６６】
（付記８）  前記固定電位が、前記ＭＯＳトランジスタがＮＭＯＳ型の時は接地電位、ＰＭＯＳ型の時は電源電位であることを特徴とする付記７記載のサンプリングスイッチ。
（付記９）  前記第１の切替手段、および第２の切替手段がＭＯＳトランジスタによって構成されることを特徴とする付記５記載のサンプリングスイッチ。
【００６７】
（付記１０）  前記固定電位が、前記ＭＯＳトランジスタがＮＭＯＳ型の時は接地電位、ＰＭＯＳ型の時は電源電位であることを特徴とする付記９記載のサンプリングスイッチ。
【００６８】
（付記１１）  前記サンプリングスイッチにおいて、
前記ＭＯＳトランジスタの基板端子に、前記入力電圧を遅延させた電圧を与える基板電圧制御手段をさらに備えることを特徴とする付記５記載のサンプリングスイッチ。
【００６９】
（付記１２）  前記基板電圧制御手段が、
一方の端子が前記ＭＯＳトランジスタの基板端子、およびサンプリングスイッチがオンとなるべき期間に導通する第３の切替手段を介して前記ソース端子に接続され、他方の端子が固定電位に接続される第３の静電容量を備えることを特徴とする付記１１記載のサンプリングスイッチ。
【００７０】
（付記１３）  前記基板電圧制御手段が、前記第３の静電容量の値の調整によって、前記入力電圧からの基板端子電圧の遅延時間を調整することを特徴とする付記１２記載のサンプリングスイッチ。
【００７１】
（付記１４）  前記第１の切替手段、第２の切替手段、および第３の切替手段がＭＯＳトランジスタによって構成されることを特徴とする付記１２記載のサンプリングスイッチ。
【００７２】
（付記１５）  前記固定電位が、前記ＭＯＳトランジスタがＮＭＯＳ型の時は接地電位、ＰＭＯＳ型の時は電源電位であることを特徴とする付記１４記載のサンプリングスイッチ。
【００７３】
（付記１６）  前記基板電圧制御手段が、前記基板端子電圧の入力電圧からの遅延時間を、前記出力電圧の入力電圧からの遅延時間の半分に制御することを特徴とする付記１１記載のサンプリングスイッチ。
【図面の簡単な説明】
【００７４】
【図１】本発明のサンプリングスイッチの原理構成ブロック図である。
【図２】サンプリングスイッチの第１の実施例の基本回路を示す図である。
【図３】サンプリングスイッチの第２の実施例の基本回路を示す図である。
【図４】サンプリングスイッチの第３の実施例の基本回路を示す図である。
【図５】第１の実施例の詳細回路を示す図である。
【図６】第１の実施例における各ノードの電位を説明する図である。
【図７】第１の実施例の動作を示すタイムチャートである。
【図８】第２の実施例の詳細回路を示す図である。
【図９】第２の実施例をＰＭＯＳトランジスタを用いて構成した回路を示す図である。
【図１０】第３の実施例の詳細回路を示す図である。
【図１１】本発明のサンプリングスイッチを用いたサンプルホールド回路の例を示す図である。
【図１２】サンプリングスイッチの第１の従来例を示す図である。
【図１３】サンプリングスイッチの第２の従来例を示す図である。
【図１４】サンプリングスイッチの第３の従来例を示す図である。
【符号の説明】
【００７５】
１  サンプリングスイッチ
２  ＭＯＳトランジスタ
３  ゲート電圧制御手段
１０、２１〜２９、３５、３６  トランジスタ
１１  電源
１２、１３、１８、３７  静電容量
１４〜１６、１９  スイッチ
３０、３１  インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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