(57)【要約】  【課題】チップ間の信号の相互干渉や、パッケージ品との特性の差異に起因して生じる動作不良を解消することができるシステム・イン・パッケージ製品およびその製造方法を提供する。  【解決手段】本発明のシステム・イン・パッケージ製品は、同一のパッケージ内に複数の半導体集積回路チップを組み込んだもので、複数の半導体集積回路チップの内の第１のチップが、その少なくとも１つの接続パッドであって、動作確認のためのプロービングが既になされた接続パッド上から表面保護膜上にかけてパターニングされた抵抗材料膜からなる抵抗素子を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
同一のパッケージ内に複数の半導体集積回路チップを組み込んだシステム・イン・パッケージ製品の製造方法であって、
前記複数の半導体集積回路チップの内の１つであって、チップ単体での動作確認がなされた第１のチップが複数形成された半導体ウエハ表面上に、抵抗材料膜がパターニングされた複数の抵抗素子を、それぞれの一端が、該第１のチップの少なくとも１つの接続パッドに電気的に接続されるように形成し、
前記抵抗素子が形成されたウエハを分割し、個々に分割された第１のチップを形成し、
前記第１のチップと他のチップとが互いに電気的に接続されるように前記同一のパッケージ内に組み込むことを特徴とするシステム・イン・パッケージ製品の製造方法。
【請求項２】
前記第１のチップの前記少なくとも１つの接続パッドと前記他のチップの少なくとも１つの接続パッドとが、前記抵抗素子を介して電気的に接続されるように、該第１のチップと他のチップとを前記同一のパッケージ内に組み込むことを特徴とする請求項１記載のシステム・イン・パッケージ製品の製造方法。
【請求項３】
前記抵抗材料膜のパターニングをスクリーン印刷法によって行うことを特徴とする請求項１または２記載のシステム・イン・パッケージ製品の製造方法。
【請求項４】
前記抵抗材料膜として金属線のボンディングが可能なものを選ぶか、もしくは、前記ウエハを分割する以前に、前記抵抗素子の他端上に前記金属線のボンディングが可能な材料の膜を形成し、
前記第１のチップと他のチップとの電気的な接続を、前記抵抗素子の他端に、もしくは、前記ボンディングが可能な材料の膜に、前記金属線をボンディングすることよって行うことを特徴とする請求項１ないし３のいずれかに記載のシステム・イン・パッケージ製品の製造方法。
【請求項５】
前記ウエハ表面上への前記抵抗素子の形成を行ってから、該ウエハを分割するまでの間に、前記抵抗素子のそれぞれの他端上および前記第１のチップの他の接続パッド上に、半田バンプを形成することを特徴とする請求項１ないし３のいずれかに記載のシステム・イン・パッケージ製品の製造方法。
【請求項６】
同一のパッケージ内に複数の半導体集積回路チップを組み込んだシステム・イン・パッケージ製品であって、
前記複数の半導体集積回路チップの内の第１のチップが、該第１のチップの少なくとも１つの接続パッドであって、動作確認のためのプロービングが既になされた接続パッド上から表面保護膜上にかけてパターニングされた抵抗材料膜からなる抵抗素子を有することを特徴とするシステム・イン・パッケージ製品。
【請求項７】
前記第１のチップの少なくとも１つの接続パッドと、前記複数の半導体集積回路チップの内の他のチップの少なくとも１つの接続パッドとが、前記抵抗素子を介して電気的に接続されていることを特徴とする請求項６記載のシステム・イン・パッケージ製品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同一のパッケージ内に複数の半導体集積回路チップを組み込んだシステム・イン・パッケージ（ＳＩＰ）製品およびその製造方法に関するものである。
【背景技術】
【０００２】
ＳＩＰは、マルチ・チップ・モジュール（ＭＣＭ）とも呼ばれ、例えばＡＳＩＣ（特定用途向けＩＣ）チップやメモリチップなどの複数の半導体集積回路チップ（以下、単にチップともいう）を同一のパッケージ内に組み込んだものである。
【０００３】
ＳＩＰの構造としては、図７に示すように、ボール・グリッド・アレイ（ＢＧＡ）型のパッケージを使用する場合、プレーン・レイアウト・チップＢＧＡ（ＰＣ−ＢＧＡ）、スタック・チップＢＧＡ（ＳＣ−ＢＧＡ）、スタック・パッケージＢＧＡ（ＳＰ−ＢＧＡ）などがあり、クオード・フラット・パッケージ（ＱＦＰ）を使用する場合、デュアル・サイド・チップＱＦＰ（ＤＣ−ＱＦＰ）、スタック・チップＱＦＰ（ＳＣ−ＱＦＰ）などがある。ＳＩＰの構造は、組み込まれるチップの大きさや個数、最終的なパッケージ形態などにより決定される。
【０００４】
以下、ＡＳＩＣチップとメモリからなるシステムについて、ＳＩＰ製品を開発する場合の工程を説明する。なお、ＡＳＩＣチップは自社開発品であり、メモリは、メモリメーカからウエハ状態で購入したものであるとする。
【０００５】
図８に示すように、まず、ＳＩＰの設計を行う。すなわち、設計上の制約や使用するパッケージのサイズなどの条件に従って、システムのネットリストからパッケージの構造設計（Ｓ１）および基板設計（Ｓ２）を行う。続いて、基板の特性を抽出（Ｓ３）し、さらにＡＳＩＣ設計に基づいて抽出されたＡＳＩＣ特性、およびメモリメーカから供給されたメモリ特性などを用いてシステム全体のシミュレーションを行い（Ｓ４）、その動作を確認する。
【０００６】
シミュレーションの結果、問題がない場合には、ＳＩＰの製造を行う。すなわち、基板を作成（Ｓ５）してＳＩＰの試作（Ｓ６）を行う。その後、ＳＩＰテスト用に開発されたプログラムを用いてシステム全体の動作テストや、メモリテスト用に開発されたプログラムを使用してメモリ単体での動作テスト（Ｓ７）を行い、その動作を確認する。動作確認の結果、問題がない場合にはＳＩＰ製品の量産を行う。
【０００７】
上記例のように、ＳＩＰに組み込まれるチップの少なくとも一部は、汎用品としてパッケージ品としても販売されている製品を、ウエハ状態で購入する場合がほとんどである。ＡＳＩＣは専用のＬＳＩであり汎用品ではないが、その他の、メモリや特殊用途のＬＳＩ（例えば、汎用品のＣＰＵや、画像処理ＬＳＩ、ドライバなど）についても、汎用品を流用することが前提である。全てを専用ＬＳＩとする場合は、ＳＯＣ（システム・オン・チップ）として１チップ化する場合が多い。
【０００８】
上記の通り、汎用品のチップをウエハ状態で購入して、これをＳＩＰ製品として製造する場合、チップ間の信号の相互干渉や、パッケージ品との特性の差異に起因して生じる動作不良については、ＳＩＰを設計する段階で対処する必要がある。ここで、パッケージ品との特性の差異とは、パッケージ品には、リードフレームや樹脂封止によって寄生容量や寄生抵抗が生じるが、チップ単体では、これらの寄生容量や寄生抵抗が発生しないことに起因するものである。
【０００９】
本発明の関連技術として、特許文献１には、ＭＣＭの基板の表面、あるいは内部に薄膜抵抗素子を形成することが開示されている。特許文献１は、ＭＣＭの基板の表面、あるいは内部に形成される薄膜抵抗素子に利用される抵抗材料に関するものである。
【００１０】
【特許文献１】特開平１１−３２９８０３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかし、ＳＩＰ製品のパッケージの形態に応じて、チップレイアウトが制限されるため、ＳＩＰの基板上に所望の抵抗や容量を配置するのは難しい。また、基板上にあらかじめ抵抗や容量を組み込む場合、基板作成の工程が増加し、コストが上昇する。また、基板上での微細加工には限界があるため、抵抗値、容量値のコントロールが難しい。また、実際にＳＩＰ製品の製造後でないと、所望の抵抗値、容量値の算出が難しく、あらかじめ基板に組み込んでおくことは難しいなどの問題があった。
【００１２】
本発明の目的は、チップ間の信号の相互干渉や、パッケージ品との特性の差異に起因して生じる動作不良を解消することができるシステム・イン・パッケージ製品およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明は、同一のパッケージ内に複数の半導体集積回路チップを組み込んだシステム・イン・パッケージ製品の製造方法であって、
前記複数の半導体集積回路チップの内の１つであって、チップ単体での動作確認がなされた第１のチップが複数形成された半導体ウエハ表面上に、抵抗材料膜がパターニングされた複数の抵抗素子を、それぞれの一端が、該第１のチップの少なくとも１つの接続パッドに電気的に接続されるように形成し、
前記抵抗素子が形成されたウエハを分割し、個々に分割された第１のチップを形成し、
前記第１のチップと他のチップとが互いに電気的に接続されるように前記同一のパッケージ内に組み込むことを特徴とするシステム・イン・パッケージ製品の製造方法を提供するものである。
【００１４】
ここで、前記第１のチップの前記少なくとも１つの接続パッドと前記他のチップの少なくとも１つの接続パッドとが、前記抵抗素子を介して電気的に接続されるように、該第１のチップと他のチップとを前記同一のパッケージ内に組み込むのが好ましい。また、前記抵抗材料膜のパターニングをスクリーン印刷法によって行うのが好ましい。
【００１５】
また、前記抵抗材料膜として金属線のボンディングが可能なものを選ぶか、もしくは、前記ウエハを分割する以前に、前記抵抗素子の他端上に前記金属線のボンディングが可能な材料の膜を形成し、前記第１のチップと他のチップとの電気的な接続を、前記抵抗素子の他端に、もしくは、前記ボンディングが可能な材料の膜に、前記金属線をボンディングすることよって行うのが好ましい。もしくは、前記ウエハ表面上への前記抵抗素子の形成を行ってから、該ウエハを分割するまでの間に、前記抵抗素子のそれぞれの他端上および前記第１のチップの他の接続パッド上に、半田バンプを形成するのが好ましい。
【００１６】
また、本発明は、同一のパッケージ内に複数の半導体集積回路チップを組み込んだシステム・イン・パッケージ製品であって、
前記複数の半導体集積回路チップの内の第１のチップが、該第１のチップの少なくとも１つの接続パッドであって、動作確認のためのプロービングが既になされた接続パッド上から表面保護膜上にかけてパターニングされた抵抗材料膜からなる抵抗素子を有することを特徴とするシステム・イン・パッケージ製品を提供する。
【００１７】
ここで、前記第１のチップの少なくとも１つの接続パッドと、前記複数の半導体集積回路チップの内の他のチップの少なくとも１つの接続パッドとが、前記抵抗素子を介して電気的に接続されているのが好ましい。
【発明の効果】
【００１８】
本発明によれば、シミュレーションでは問題なく動作確認ができたにも関わらず、試作したＳＩＰにおいて、チップ間の信号の相互干渉や、パッケージ品との特性の差異に起因して動作不良が発生する場合であっても、チップの接続パッド上に抵抗素子を形成することによって、その動作不良を解消することができる。これにより、基板設計をやり直すことなく、ＳＩＰ製品の製造を行うことができる。また、接続パッド上に抵抗素子を形成するため、抵抗素子を基板上に形成した場合と比べて、場所をとらない、配線を引き回す必要がないなどの利点がある。また、抵抗素子の抵抗値は、抵抗材料やその膜厚を調整することによって適宜変更可能であるし、抵抗素子の形成箇所も形成する際のマスクにより自由に設定可能である。
【発明を実施するための最良の形態】
【００１９】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のシステム・イン・パッケージ製品およびその製造方法を詳細に説明する。
【００２０】
本発明のＳＩＰ製品は、同一のパッケージ内に複数の半導体集積回路チップを組み込んだものである。同一のパッケージ内に組み込まれた複数のチップは、それぞれ動作確認のためのプロービングが既になされたもので、これら複数のチップの内の少なくとも１つのチップの、少なくとも１つの接続パッドにおいて、例えば図１に一例を示すように、半導体基板１０上に形成された接続パッド１２上から表面保護膜１４上にかけてパターニングされた抵抗材料膜からなる抵抗素子１６が形成されている。
【００２１】
接続パッドは、半導体基板１０の表面に形成された半導体集積回路（図示しない）の何れかの端子に接続されている。そして、抵抗素子１６は、表面保護膜１４上に延びた形状を有し、接続パッド１２とは反対側（図の右側）の端部において、図１に示した例ではワイヤボンディングによって、金属線１８に接続されている。この金属線１８を介して、同一のパッケージ内に組み込む他の半導体集積回路チップの対応する端子への接続が行われる。
【００２２】
なお、図１に示されたように、接続パッド１２から離れた位置において金属線１８への接続を行うことは必須ではない。必要とする抵抗値によっては、例えば、接続パッド１２の直上において接続を行うことも可能である。この場合、抵抗素子１６の膜厚方向の両端において、それぞれ、接続パッド１２および金属線１８に接続される。また、後から示すように、抵抗素子１６への接続をワイヤボンディング以外の方法、例えば半田バンプによって行うことも可能である。
【００２３】
例えば、本発明のＳＩＰ製品が、ＡＳＩＣチップおよびメモリチップを組み込んだもので、メモリチップの接続パッドに抵抗素子が形成されている場合、メモリチップから出力され、ＡＳＩＣチップに入力される信号は、メモリチップの接続パッドに形成されている抵抗素子を介してＡＳＩＣチップに入力される。すなわち、メモリチップとＡＳＣＩチップとの接続パッドの間に抵抗素子が電気的に直列に接続される。
【００２４】
この抵抗素子は、ＳＩＰの開発工程において、例えばシミュレーションの段階では何の問題もなく、動作確認ができたにも関わらず、試作をしてテストを行った段階で動作不良が発生した場合、製品の量産を開始する前に、その動作不良に関わる接続パッド上に形成される。これにより、この接続パッドに関わる信号の特性を改善し、チップ間の信号の相互干渉や、パッケージ品との特性の差異に起因して生じる動作不良を解消することができる。例えば、リンギングなどの波形を整形し、誤動作を防止することができる。
【００２５】
なお、抵抗素子は、信号の出力側のチップの接続パッド上に形成してもよいし、信号の入力側のチップの接続パッド上に形成してもよい。両方の接続パッド上に形成してもよい。
【００２６】
次に、本発明のシステム・イン・パッケージ製品の製造方法を説明する。
【００２７】
図２は、本発明のシステム・イン・パッケージ製品の製造方法において、スクリーン印刷法により接続パッド上に抵抗を形成する各工程を表す一実施形態の概略断面図である。同図（ａ）および（ｂ）に示すように、まず、単体での動作確認がなされたチップが複数形成された半導体ウエハ２０の上にメタルマスク２２を配置し位置合わせする。このメタルマスク２２には、抵抗素子を接続しようとする接続パッド２４に対応した箇所に、接続パッド２４に対応したサイズの貫通孔２６が開孔されている。
【００２８】
なお図２においては表示が省略されているが、実際には、図１の場合と同様に、半導体ウエハ２０の表面には表面保護膜が形成され、その表面保護膜の、それぞれのパッド２４に対応する部分に、開口部が形成されている。
【００２９】
図２においては、パッド２４と同等の平面形状の抵抗素子を形成するため、パッド２４に対応したサイズの貫通孔２６を開口したメタルマスク２２を使用した例を示す。パッド２４上から表面保護膜上にかけて延びる形状の抵抗素子を形成するためには、パッド２４上から表面保護膜上にかけて延長されたサイズの貫通孔２６を開口したメタルマスク２２を用意する。
【００３０】
続いて、図２（ｃ）および（ｄ）に示すように、メタルマスク２２の表面に、例えばカーボンレジンなどのペースト状の抵抗材料（抵抗ペースト）２８を供給し、この抵抗ペースト２８をへら３０で掃くようにしてメタルマスク２２上を移動させることによって貫通孔２６の内部に埋め込む。抵抗ペーストの材料は何ら限定されず、ペースト状で、メタルマスク２２の貫通孔２６内に埋め込むことができ、焼成することによって硬化して所定の抵抗値を持つものであれば、従来公知のものがいずれも利用可能である。
【００３１】
続いて、図２（ｅ）に示すように、メタルマスク２２を取り除いた後、２００℃程度の温度で抵抗ペースト２８を焼成して硬化させる。これにより、図２（ｆ）に示した例では、接続パッド２４上に、接続パッド２４とほぼ同じ形状の所定膜厚の抵抗素子３２が形成される。一方、パッド２４上から表面保護膜上にかけて延長されたサイズの貫通孔２６を開口したメタルマスク２２を利用した場合には、パッド２４上から表面保護膜上にかけて延びる形状の抵抗素子が形成される。
【００３２】
なお、スクリーン印刷法によらず、他の手法によって抵抗素子を形成することも可能である。続いて、抵抗素子の他の形成方法の例として、レジストパターニング法により、抵抗素子を形成する場合の工程を説明する。
【００３３】
図３は、本発明のシステム・イン・パッケージ製品の製造方法において、レジストパターニング法により接続パッド上に抵抗を形成する各工程を表す一実施形態の概略断面図である。図３においても、図２と同様に、表面保護膜、およびそれに形成される開口部の表示は省略されている。同図（ａ）および（ｂ）に示すように、まず、半導体ウエハ２０の表面全面にフォトレジスト３４を塗布し、図３（ｃ）に示すように、フォトマスク３６を用いて、接続パッド２４に対応する箇所に開口部３８を形成するようにパターニングする。
【００３４】
続いて、図３（ｄ）に示すように、レジスト３４の表面に抵抗ペースト２８を供給し、図３（ｅ）に示すように、この抵抗ペースト２８をへら３０で掃くようにしてレジスト３４上を移動させることによって開口部３８の内部に埋め込む。
【００３５】
続いて、レジスト３４を除去した後、２００℃程度の温度で抵抗ペースト２８を焼成して硬化させる。これにより、図３（ｆ）に示した例では、接続パッド２４上に、接続パッド２４とほぼ同じ形状の所定膜厚の抵抗素子３２が形成される。また、スクリーン印刷法の場合と同様に、図３（ｃ）において、接続パッド２４上から表面保護膜上にかけて延長されたサイズの開口部を形成すれば、接続パッド２４上から表面保護膜上にかけて延びる形状の抵抗素子を形成することができる。
【００３６】
なお、スクリーン印刷法は、レジストパターニング法と比べて、レジストマスクを形成するための工程が不要であり、コスト的に有利である。しかし、メタルマスクが直接抵抗ペーストやウエハに接触するため、メタルマスクの劣化が起こる。これに対し、レジストパターニング法では、レジストマスクを毎回形成する必要があるが、マスクそのものは劣化せず、加工精度も良いという利点がある。従って、必要とするパターニング精度、使用回数、製品数量などに応じて、両者を適宜使い分けるのが好ましい。
【００３７】
上記のようにして、接続パッド上に抵抗素子を形成した後、ウエハを切断して、個々の半導体集積回路チップに分割する。この半導体集積回路チップを含む複数の半導体集積回路チップを同一のパッケージ内に組み込み、チップ同士の間や、チップと基板との間を電気的に接続して、ＳＩＰ製品を完成する。なお、チップ同士の間の電気的な接続や、チップと基板との間の電気的な接続は、ワイヤボンディングで行ってもよい。例えばフリップ・チップで接続する場合には半田バンプを使用しても良い。
【００３８】
ワイヤボンディングの場合、抵抗材料膜として、例えば金線などの金属線のボンディングが可能なものを選び、抵抗素子の上に金属線を直接ボンディングしてもよい。もしくはウエハを分割する以前に、金属線のボンディングが可能な材料の膜、例えば銀薄膜を抵抗素子の上に形成し、このボンディングが可能な材料の膜の上に金属線をボンディングしてもよい。なお、金属線のボンディングが可能な材料の膜の形成方法は何ら限定されない。例えば抵抗素子を形成するのと同じ工程で形成することができる。
【００３９】
また、接続に半田バンプを使用する場合、ウエハ表面上への抵抗素子の形成を行ってから、ウエハを分割するまでの間に、それぞれの抵抗素子の上、および抵抗素子が形成されていない他の接続パッドの上に半田バンプを形成する。以下、半田バンプを形成する工程の一例を説明する。
【００４０】
図４および図５は、本発明のシステム・イン・パッケージ製品の製造方法において、接続パッド上に抵抗を形成した後、半田バンプを形成する各工程を表す一実施形態の概略断面図である。同図（ａ）に示す例では、半導体基板４０の表面には表面保護膜４２およびポリイミド膜４８が被覆されている。この表面保護膜４２およびポリイミド膜４８には、半導体基板４０上の所定箇所に形成された第１および第２の接続パッド４４ａ、４４ｂに対応する箇所に第１および第２の開口部４６ａ、４６ｂが形成されている。
【００４１】
ここで、第１のパッド４４ａおよび第２のパッド４４ｂは、半導体基板４０の表面に形成された半導体集積回路（図示しない）の、それぞれ異なる端子に接続されているものとする。第１のパッド４４ａは、その上に抵抗素子を形成し、半導体集積回路の対応する端子を、その抵抗素子を介して、同一パッケージ内の他の半導体集積回路の対応する端子に接続するために利用する。第２のパッド４４ｂは、その上に抵抗素子を形成せず、対応する端子を、直接、例えば同一パッケージ内の他の半導体集積回路の対応する端子に接続するために使用する。
【００４２】
続いて、図４（ｂ）に示すように、図２または図３に示す工程により、第１の接続パッド４４ａの上から表面保護膜４２上にかけてパターニングされた抵抗材料膜からなる抵抗素子５２を形成する。
【００４３】
続いて、図４（ｃ）に示すように、スパッタリングにより、アンダー・バンプ・メタル（ＵＢＭ）５０を形成し、フォトレジスト（図示しない）をマスクとしてＵＢＭ５０をエッチングすることによって、同図（ｄ）に示すように、抵抗素子５２および第２の接続パッド４４ｂの対応する箇所にのみＵＢＭ５０を残す。
【００４４】
そして、図５（ｅ）に示すように、例えば抵抗素子５２の形成と同様の工程によりＵＢＭ５０の上に半田ペースト５４を付ける。そして、これをリフローすることによって、同図（ｆ）に示すように、抵抗素子５２および第２のパッド４４ｂの上に半田バンプ５６を形成する。
【００４５】
図６は、本発明のシステム・イン・パッケージ製品の動作を表す一実施形態のグラフである。このグラフは、ＡＳＩＣチップと、メモリチップ（ＳＤＲＡＭ）とを組み込んだＳＩＰにおいて、メモリチップから出力され、ＡＳＩＣチップに入力される信号について、抵抗素子を形成する前と、本発明を適用して抵抗素子を形成した後の波形を表す。グラフの縦軸は電圧（Ｖ）、横軸は時間（ｎｓ）の経過を表す。信号は約３．３Ｖ振幅の信号であり、横軸時間は１ブロックが１００ｎｓである。
【００４６】
このグラフに示すように、抵抗素子を形成する前の信号の波形には、立ち上がりおよび立ち下がりのタイミングでリンギングと呼ばれる、最大１Ｖ程度の振幅の波打ちが発生している。この例の場合、信号線を流れる電流が約１０ｍＡ程度であったため、本発明を適用して、この信号が出力されるメモリチップの接続パッド上に１００Ω程度の抵抗素子を形成した。抵抗素子を形成した後の信号波形は、リンギングがほぼ解消されていることが分かる。
【００４７】
なお、接続パッドのサイズは、通常５０×８０〜１００×１００μｍ程度であり、抵抗素子のサイズは、接続パッドとほぼ同等のサイズに形成することもできる。短辺を接続パッドと同等の寸法とし、長辺がそれよりも長い長方形の形状の抵抗素子を形成し、長辺方向において接続パッドとは反対側の端部で接続を行うことにより、抵抗値を増大させることもできる。さらに、両端部分を接続パッドと同等のサイズとし、中間部分の幅をそれよりも小さくしたＩ字状の形状の抵抗素子を形成することにより、さらに抵抗値を増大させることもできる。また、抵抗素子の膜厚は代表的には５μｍ程度であるが、１〜２０μｍの範囲、好ましくは５〜１０μｍの範囲とするのがよい。抵抗素子の抵抗値は、抵抗ペーストの材料と膜厚に応じて、例えば数Ω〜数十ＫΩまで適宜変更可能である。また、抵抗素子を形成する接続パッドは、メタルマスクやレジストマスクによって自由に設定可能である。
【００４８】
本発明は、基本的に以上のようなものである。
以上、本発明のシステム・イン・パッケージ製品およびその製造方法について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００４９】
【図１】本発明のシステム・イン・パッケージ製品に組み込まれたチップの接続パッドの構造を表す一実施形態の概略断面図である。
【図２】（ａ）〜（ｆ）は、本発明のシステム・イン・パッケージ製品の製造方法において、スクリーン印刷法により接続パッド上に抵抗を形成する各工程を表す一実施形態の概略断面図である。
【図３】（ａ）〜（ｆ）は、本発明のシステム・イン・パッケージ製品の製造方法において、レジストパターニング法により接続パッド上に抵抗を形成する各工程を表す一実施形態の概略断面図である。
【図４】（ａ）〜（ｄ）は、本発明のシステム・イン・パッケージ製品の製造方法において、接続パッド上に抵抗を形成した後、半田バンプを形成する各工程を表す一実施形態の概略断面図である。
【図５】（ｅ）〜（ｆ）は、図４（ｄ）に続く、半田バンプの形成工程を表す概略断面図である。
【図６】本発明のシステム・イン・パッケージ製品の動作を表す一実施形態のグラフである。
【図７】システム・イン・パッケージ製品の各種構造を表す概念図である。
【図８】システム・イン・パッケージ製品の開発工程を表す概念図である。
【符号の説明】
【００５０】
１０，４０  半導体基板
１２，２４，４４  接続パッド
１４  表面保護膜
１６，３２，５２  抵抗素子
２０  半導体ウエハ
２２  メタルマスク
２６  貫通孔
２８  抵抗ペースト
３０  へら
３４  フォトレジスト
３６  フォトマスク
３８，４６  開口部
４２  パッシベーション膜
４８  ポリイミド
５０  アンダー・バンプ・メタル
５４  半田ペースト
５６  半田バンプ
【図１】
2005183569.tif 000003
【図２】
2005183569.tif 000004
【図３】
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【図４】
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【図５】
2005183569.tif 000007
【図６】
2005183569.tif 000008
【図７】
2005183569.tif 000009
【図８】
2005183569.tif 000010