(57)【要約】【課題】  メモリセルの高集積化に伴う転位の発生を抑制して、メモリセルの高集積化、高歩留まりの不揮発性半導体記憶装置を提供する。【解決手段】  素子分離幅の小さい選択トランジスタ領域にフィールドシールドトランジスタを形成し、フィールドシールドトランジスタのゲート２２３に０Ｖを印加することにより、ローカルビット線の素子分離を行う。また、それぞれのフィールドシールドトランジスタのゲート２２３は、ゲート部材で結束されており、それぞれのフィールドシールドトランジスタのゲート２２３に直接コンタクトホールを配置する場合と比較してレイアウト面積を縮小することが可能である。【選択図】  図２６
2005251859.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にマトリックス状に配置された複数のメモリセルと、前記マトリックス状に配置された複数のメモリセルの行方向または列方向を選択する機能を有する選択トランジスタと、前記複数のメモリセルおよび前記選択トランジスタを動作させる周辺回路とを具備した不揮発性半導体記憶装置であって、
前記選択トランジスタは、フィールドシールドトランジスタによって素子分離されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記複数のメモリセルは、前記フィールドシールドトランジスタによって素子分離されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記周辺回路を構成するトランジスタの一部または全部は、前記フィールドシールドトランジスタによって素子分離されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記選択トランジスタのゲートは、１トランジスタ毎に分断されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記フィールドシールドトランジスタのゲート材料は、前記メモリセルの浮遊ゲートと同一材料であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項６】
前記フィールドシールドトランジスタのゲートは、互いに結束されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項７】
前記フィールドシールドトランジスタのゲート結束部の上部には、前記メモリセルの制御ゲートを構成する第１ゲートと同一材料の導電層が配置されていることを特徴とする請求項６記載の不揮発性半導体記憶装置。
【請求項８】
前記メモリセルは、１セルに多ビットの情報を記憶できることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項９】
前記メモリセルは、第１絶縁膜を介して前記半導体基板と絶縁された浮遊ゲートと、前記浮遊ゲート上に第２絶縁膜を介して形成された制御ゲートと、前記浮遊ゲートの側面に第３絶縁膜を介して形成された選択ゲートを具備していることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に、フラッシュメモリの高集積化、歩留まり向上に適用して有効な技術に関するものである。
【背景技術】
【０００２】
電気的書換えが可能な不揮発性半導体記憶装置のうち、一括消去が可能なものとしてフラッシュメモリが知られている。フラッシュメモリは、携帯性や耐衝撃性に優れており、近年、携帯パーソナルコンピュータやデジタルスチルカメラなどの小型携帯情報機器のファイル（記憶装置）として急速に需要が拡大している。
【０００３】
上記フラッシュメモリの市場を拡大するには、メモリセルの面積縮小と高歩留まりによるビット(bit)コストの低減が重要な要素となることから、これを実現する様々なセル方式が提案されている。
【０００４】
例えば、特開２００１−２８４２８号公報（特許文献１）に記載されたフラッシュメモリは、図１に示すように、半導体基板１００中のウエル１１９に形成された半導体領域（ソース拡散層１０１およびドレイン拡散層１０２）と３つのゲートから構成されるメモリセルを有している。メモリセルを構成する３つのゲートは、第１ゲート（浮遊ゲート）１０３、第２ゲート（制御ゲート）１０４および第３ゲート（選択ゲート）１０５である。第１ゲート１０３は、隣接する２つの第３ゲート１０５の間隙に形成されている。第１ゲート１０３とウエル１１９は第１絶縁膜１０６により、第１ゲート１０３と第３ゲート１０５は第３絶縁膜１０８により、第１ゲート１０３と第２ゲート１０４は第２絶縁膜１０７により、それぞれ絶縁されている。第３ゲート１０５と半導体基板１００は第４絶縁膜１０９により絶縁されており、かつ第３ゲート１０５と第２ゲート１０４は第５絶縁膜１１０により絶縁されている。第２ゲート１０４は行方向（図の左右方向）に接続され、ワード線を構成している。第３ゲート１０５は、ワード線に直交する列方向に延在して配置されている。ソース拡散層１０１およびドレイン拡散層１０２はワード線と直交する方向に配置され、メモリセルのローカルビット線として機能している。メモリセルの書込み、読出し動作時には、選択トランジスタをオン・オフさせることによってローカルビット線を選択する。このように、特許文献１に記載されたフラッシュメモリのメモリセルアレイ構成は、いわゆる仮想接地型となっており、書込み時および読出し時には、共に第３ゲートによって電気的に素子分離が行われる。
【０００５】
"10-MB/s Multi-Level Programming of Gb-Scale Flash Memory Enabled by New AG-AND Cell Technology" (Y.Sasago et al., IEDM Technical Digest p.952,2002)（非特許文献１）には、メモリセルをいわゆる多値メモリで構成したフラッシュメモリが開示されている。また、このメモリセルの書込み時には、ソースに０Ｖ、ドレインに４．５Ｖ、第２ゲートに１３．５Ｖ、第３ゲートに１．４Ｖをそれぞれ印加することが開示されている。
【０００６】
特開平６−２７５８００号公報（特許文献２）は、浮遊ゲートおよび制御ゲートを備えたメモリセルを直列に接続したＮＡＮＤ型ＥＥＰＲＯＭに関するものであるが、選択トランジスタ領域の素子分離を酸化シリコン膜で行う技術を開示している。図２は、この文献に記載された選択トランジスタ領域の平面図である。グローバルビット線１１７は、コンタクトホール１１６を介して、ローカルビット線となるアクティブ領域１１２に接続されている。選択トランジスタのゲート１１３は、アクティブ領域１１２に２段で配置されている。ここで、選択トランジスタは、Ｅ（エンハンスメント）形トランジスタ１１４とＤ（デプレッション）型トランジスタ１１５を直列に接続した構成になっている。選択トランジスタ領域のローカルビット線は、酸化シリコン膜１１１によって分離されている。
【０００７】
特開平５−１９８７７８号公報（特許文献３）は、ＥＰＲＯＭ、フラッシュメモリなどのＮＯＲ型不揮発性半導体記憶装置に関するものであるが、ビットラインを拡散層で形成し、隣接メモリセル間の素子分離をトレンチアイソレーション（溝型分離）法で行う技術を開示している。前記図２において、ローカルビット線を溝型分離法を用いて分離した場合のＡ−Ａ’線の断面を図３に示す。溝型素子分離法では、リソグラフィおよびエッチング技術により半導体基板に素子分離溝を形成するため、ＬＯＣＯＳ法と比較して素子分離幅を小さくでき、メモリセルの微細化を実現することができる。
【特許文献１】特開２００１−２８４２８号公報
【特許文献２】特開平６−２７５８００号公報
【特許文献３】特開平５−１９８７７８号公報
【非特許文献１】"10-MB/s Multi-Level Programming of Gb-Scale Flash Memory Enabled by New AG-AND Cell Technology" (Y.Sasago et al., IEDM Technical Digest p.952,2002)
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、フラッシュメモリの選択トランジスタ領域を前記特許文献３のような溝型素子分離(Shallow groove isolation：ＳＧＩ)法によって行うと、素子分離幅が狭くなるにつれて以下のような問題が生じる。
（１）メモリセルの製造プロセスにおいて、素子分離溝を形成した後に熱酸化処理を行った際、素子分離溝の表面が酸化されて体積が増加するため、絶縁膜−半導体基板界面において応力起因の転位が発生する可能性がある。そして、この転位が発生すると、選択トランジスタがパンチスルーすることでローカルビット線が選択できなくなり、メモリセルが動作しなくなるという不良が発生し、フラッシュメモリの信頼性および製造歩留まりが低下する。
（２）メモリセルを多値構成にした場合は、２値メモリと比較してメモリセルの書込み、消去時のしきい値ウィンドウが大きくなる。従って、２値メモリと同じ書込みスループットを実現するためには、メモリセル自体の書込み速度を速くするために、ローカルビット線電位を大きくする必要があることから、溝型分離法による素子分離が困難になる。
【０００９】
本発明の目的は、不揮発性半導体記憶装置を高集積化することのできる技術を提供することにある。
【００１０】
本発明の他の目的は、不揮発性半導体記憶装置の信頼性を向上させることのできる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明による不揮発性半導体記憶装置は、半導体基板上にマトリックス状に配置された複数のメモリセルと、前記マトリックス状に配置された複数のメモリセルの行方向または列方向を選択する機能を有する選択トランジスタと、前記複数のメモリセルおよび前記選択トランジスタを動作させる周辺回路とを具備し、前記選択トランジスタは、フィールドシールドトランジスタによって素子分離されているものである。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
選択トランジスタをフィールドシールドトランジスタで素子分離することにより、同部での転位の発生を抑制することができるので、ビット線のピッチを縮小してメモリセルを高集積化しても高歩留まりの半導体記憶装置を実現することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
（実施の形態１）
図４は、実施の形態１の不揮発性半導体記憶装置の一例を示した半導体基板の一部平面図であり、図５、図６、図７は、それぞれ図４におけるＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線に沿った半導体基板の断面図である。
【００１８】
本実施の形態の不揮発性半導体記憶装置は、いわゆるフラッシュメモリのメモリセルを有している。メモリセル領域に隣接する選択トランジスタ領域にはフィールドシールドトランジスタのゲート２２３が形成されている。隣接するフィールドシールドトランジスタのゲート２２３間には、選択トランジスタのゲート２２４が１トランジスタ毎に分断され、２段で配置されている。分断されている２段の選択トランジスタのゲート２２４は、コンタクトホール２２５を介して配線２２６により、それぞれ結束されている（図４、図５）。また、フィールドシールドトランジスタのゲート２２３は第５絶縁膜２２９により、半導体基板２００中に形成された第１導電型の第１半導体領域（ウエル）２０１および第１導電型の第２半導体領域（ウエル）２０２とそれぞれ絶縁されている（図４、図７）。それぞれのフィールドシールドトランジスタのゲート２２３は、メモリセル領域の最端部の制御ゲート２２８下で結束され、コンタクトホール２２５を介して、配線２２６に接続されている（図４、図６）。
【００１９】
フィールドシールドトランジスタのゲート２２３および選択トランジスタのゲート２２４の間隙には拡散層（ソース、ドレイン）２１６が形成され、メモリセルのローカルデータ線として機能している。各ローカルデータ線は、コンタクトホール２２５を介して、グローバルビット線２２７に接続されている（図７）。周辺回路領域に形成されたトランジスタは、ゲート２３０および拡散層（ソース、ドレイン）２３１を除き、フィールドシールドトランジスタのゲート２２３により素子分離されている。
【００２０】
図８は、メモリセル領域の一部平面図であり、図９〜図１１は、それぞれ図８におけるＡ-Ａ'線、Ｂ-Ｂ'線、Ｃ-Ｃ'線に沿った半導体基板の断面図である。なお、図８は、図面を見やすくするために一部の部材を省略している。
【００２１】
本実施の形態のメモリセルは、半導体基板２００の主面に形成されたウエルとなる第１導電型（例えばｐ型）の第１半導体領域２０１、第１ゲート（浮遊ゲート）２２０、第２ゲート（制御ゲート）２２１および第３（選択ゲート）ゲート２２２から構成されている。第１ゲート２２０は、互いに隣接する２つの第３ゲート２２２の間隙に形成されている。第１ゲート２２０と第１導電型の第１半導体領域２０１は、第１絶縁膜２０９（トンネル酸化膜）により、第１ゲート２２０と第２ゲート２２１は、第２絶縁膜２１１（層間絶縁膜）により絶縁され、第１ゲート２２０と第３ゲート２２２は、第３絶縁膜２０８により絶縁されている。また、第３ゲート２２２と第１導電型の第１半導体領域２０１は、第４絶縁膜２０４により絶縁されている。第２ゲート２２１と第３ゲート２２２は、窒化シリコン膜２０６および第２絶縁膜２１１により絶縁されている。第２ゲート２２１は行方向に接続され、ワード線を構成している。第３ゲート２２２はワード線と直交する列方向に延在して配置されている。
【００２２】
本実施の形態のメモリセルの書込み、読出し、消去動作時の印加電圧条件の一例を表１に示し、それぞれの動作について図１２〜図１４を用いて説明する。
【００２３】
【表１】
2005251859.tif 000003
【００２４】
選択メモリセルにデータを書込む場合には、図１２に示すように、グローバルビット線に５Ｖ、ソース線に０Ｖ、選択トランジスタ（Ａ）および（Ｃ）に７Ｖ、（Ｂ）および（Ｄ）に０Ｖ、選択ワード線に１５Ｖ、ソース側の第３ゲートに１．５Ｖ、ドレイン側の第３ゲートに８Ｖをそれぞれ印加する。このとき、選択トランジスタ領域のローカルビット線を分離するためにフィールドシールドトランジスタには０Ｖを印加する。この電圧条件では、第１ゲート下のソース拡散層側のチャネル部に強い電界が発生し、同部においてホットエレクトロンが発生し、第１ゲートに電子が注入されることで、メモリセルのしきい値が上昇する（ソース サイド インジェクション ホットエレクトロン書込み方式）。
【００２５】
図１２に示す回路構成においては、同一ワード線上のメモリセルのうち、３つのメモリセルおきに配置されているメモリセルを並列に書込むことが可能であり、書込みのスループットを向上することができる。このとき、選択ワード線上の選択メモリセル間の素子分離は２本の第３ゲートによって行われる。
【００２６】
選択メモリセルのデータを読出す場合には、図１３に示すように、グローバルビット線に０Ｖ、ソース線に１Ｖ、選択トランジスタ（Ａ）および（Ｃ）に７Ｖ、（Ｂ）および（Ｄ）に０Ｖ、フィールドシールドトランジスタに０Ｖ、ソース側の第３ゲートに３．５Ｖ、ドレイン側の第３ゲートに３．５Ｖをそれぞれ印加してメモリセルのしきい値を判定する。このとき、選択ワード線上の選択メモリセル間の素子分離は、２本の第３ゲートによって行われる。
【００２７】
選択メモリセルのデータを消去する場合には、図１４に示すように、グローバルビット線に０Ｖ、ソース線に０Ｖ、選択トランジスタ（Ａ）〜（Ｄ）に０Ｖ、選択ワード線に−１８Ｖ、ソース側の第３ゲートに０Ｖ、ドレイン側の第３ゲートに０Ｖ、フィールドシールドトランジスタのゲートに０Ｖをそれぞれ印加する。これにより、第１ゲートからウエルに電子が放出され、しきい値が低下する。
【００２８】
図１５〜図２６は、本実施の形態の不揮発性半導体記憶装置の製造方法を示した半導体基板の一部断面図および平面図である。製造方法を示す図面において、メモリセル領域、選択トランジスタ領域、周辺回路領域に分割して記載する。
【００２９】
まず、半導体基板２００上に、ｐ型ウエルとなる第１導電型の第１半導体領域２０１、第２半導体領域２０２、第３半導体領域２０３を形成した後、熱酸化法によって半導体基板２００上に、後に形成する選択ゲートと半導体基板２００とを絶縁する酸化シリコン膜からなる第４絶縁膜２０４を形成する（図１５）。
【００３０】
次に、選択ゲートとなるポリシリコン膜、選択ゲートと後に形成する制御ゲートとを絶縁する窒化シリコン膜２０６および酸化シリコン膜２０７をＣＶＤ(Chemical Vapor Deposition)法により順に堆積し、リソグラフィーとドライエッチング技術でこれらの膜をパターニングすることによって、メモリセル領域に選択ゲート２２２を形成し、選択トランジスタ領域にゲート２２４を形成し、周辺回路領域にゲート２３０を形成する（図１６）。
【００３１】
次に、選択ゲート２２２と後に形成する浮遊ゲートとを絶縁するための酸化シリコン膜からなる第３絶縁膜２０８をＣＶＤ法により堆積した後、エッチング技術により選択ゲート２２２の側壁に第３絶縁膜２０８からなるサイドウォールを形成する。続いて、浮遊ゲートと半導体基板２００とを絶縁する第１絶縁膜２０９と選択トランジスタ領域および周辺回路領域の第５絶縁膜２２９を熱酸化法にて形成した後、浮遊ゲートおよびフィールドシールドトランジスタのゲートとなるポリシリコン膜２１０を堆積する（図１７）。
【００３２】
次に、リソグラフィーとエッチング技術により、後にフィールドシールドトランジスタのゲート結束部となるポリシリコン膜２１０（図１８のＡ）を残し、酸化シリコン膜２０７が露出するまでポリシリコン膜２１０をエッチバックする（図１８）。続いて、フィールドシールドトランジスタのゲート結束部よりもメモリセル領域側に形成された酸化シリコン膜２０７をエッチングする（図１９）。
【００３３】
次に、浮遊ゲート（ポリシリコン膜２１０）と制御ゲートとを絶縁する酸化シリコン膜／窒化シリコン膜／酸化シリコン膜からなる第２絶縁膜２１１を堆積し、続いて、第２絶縁膜２１１の上部に制御ゲートとなるポリシリコン膜２１２と酸化シリコン膜２１３とを堆積した後、酸化シリコン膜２１３上に制御ゲート（ワード線）をパターニングするためのレジスト２１４を形成する（図２０）。
【００３４】
次に、レジスト２１４をマスクとして酸化シリコン膜２１３およびポリシリコン膜２１２をエッチングして制御ゲート（ワード線）２２１を形成した後、選択トランジスタ領域および周辺回路領域のポリシリコン膜２１０はエッチングされないようにレジスト２１５でカバーし（図２１）、メモリセル領域のポリシリコン膜２１０をエッチングして浮遊ゲート２２０を形成する（図２２）。このとき、選択トランジスタ領域および周辺回路領域のポリシリコン膜２１０が、フィールドシールドトランジスタのゲート２２３となる。図２３は、図２２におけるＢ−Ｂ’線の断面図である。それぞれのフィールドシールドトランジスタのゲート２２３は、結束部（Ａ）により結束されている。図２４は、図２１に示したポリシリコン膜２１０およびレジスト２１５と、図２０に示したレジスト２１４の配置関係を示した平面図である。フィールドシールドトランジスタのゲート２２３の結束部（Ａ）となるポリシリコン膜２１０とレジスト２１５とが重なる領域にコンタクトホール２２５を配置することにより、フィールドシールドトランジスタのゲート２２３に一括して給電することが可能となる。
【００３５】
続いて、リソグラフィーとエッチング技術により、酸化シリコン膜２０７、窒化シリコン膜２０６、選択ゲート２２２をエッチングする。この工程により、選択ゲート２２２がメモリセルごとに分離される（図２５）。次に、選択ゲート２２２および周辺回路を構成するトランジスタの拡散層（ソース、ドレイン）２１６を形成する（図２６）。
【００３６】
その後、図には示してはいないが、メモリセル、選択トランジスタおよび周辺ＭＯＳのそれぞれの上部に層間絶縁膜を形成した後、層間絶縁膜をエッチングすることによって、制御ゲート２２１、選択ゲート２２２、拡散層（ソース、ドレイン）２１６、フィールドシールドトランジスタのゲート２２３および周辺ＭＯＳ間の導通をとるためのコンタクトホールを形成する。続いて層間絶縁膜上に金属膜を堆積し、これをパターニングして配線を形成することにより、不揮発性半導体記憶装置が完成する。
【００３７】
以上の工程を経て製造された半導体記憶装置のフィールドシールドトランジスタの素子分離特性を図２７に示す。メモリセル書込み時のチャネル電流を３０ｎＡとし、３ｎＡのリーク電流を許容するとする。図から、３ｎＡの電流を流すフィールドシールドトランジスタのしきい値は０Ｖ以上であることが分かる。これにより、フィールドシールドトランジスタのゲートに０Ｖを印加することによって良好な素子分離特性が得られることが分かる。なお、本実施の形態では、フィールドシールドトランジスタのゲートに負バイアスを印加することにより、さらに素子分離特性を向上させることができるため、多値メモリに用いても好適である。
【００３８】
また、本実施の形態においては、選択トランジスタの素子分離をフィールドシールドトランジスタにより行う。これにより、ＳＧＩ（素子分離溝）構造で発生したような絶縁膜−半導体基板界面の応力は発生しないので、転位の発生を抑制できる。従って、ビット線のピッチを縮小してメモリセルを高集積化をしても、高歩留まりのフラッシュメモリを実現することができる。
【００３９】
さらに、本実施の形態の製造方法によれば、浮遊ゲート、制御ゲートおよび選択ゲートを有するフラッシュメモリにおいて、フィールドシールドトランジスタをメモリセル領域の最端部の制御ゲート下で結束するため、それぞれのフィールドシールドトランジスタのゲートに対してコンタクトホールを形成する必要がなくなる。従って、図示してはいないが、それぞれのフィールドシールドトランジスタのゲートをコンタクトホールを介して配線で結束した場合と比較して、レイアウト面積を縮小することができ、フラッシュメモリの高集積化が可能となる。
【００４０】
以上から、フラッシュメモリを構成するそれぞれのトランジスタ間の素子分離をフィールドシールドトランジスタにより電気的に行うことにより、転位の発生確率を低減することができ、ビット線のピッチを縮小してメモリセルを高集積化をしても、高歩留まりのフラッシュメモリを提供できる。
【００４１】
（実施の形態２）
図２８〜図３３は、実施の形態２であるフラッシュメモリの製造方法を示した一部断面図である。本実施の形態と前記実施の形態１との違いは、周辺回路を構成するトランジスタ間の素子分離方法として、素子分離幅の小さな選択トランジスタ間のみフィールドシールドトランジスタにより行い、その他の領域は素子分離溝により行うことだけである。
【００４２】
まず、半導体基板３００上に酸化シリコン膜３１８を形成した後、酸化シリコン膜３１８上に窒化シリコン膜３１７を堆積し、素子分離領域の窒化シリコン膜３１７をリソグラフィとエッチング技術により除去する（図２８）。このとき、窒化シリコン膜３１７が残った領域には素子分離溝が形成されないため、リソグラフィによって素子分離溝とフィールドシールドトランジスタを作り分けることができる。
【００４３】
次に、酸化シリコン膜３１８と半導体基板３００をエッチングして素子分離用の溝を形成した後、半導体基板３００上に酸化シリコン膜３１９を堆積し、ＣＭＰ(Chemical Mechanical Polishing)法により酸化シリコン膜３１９を研磨して素子分離溝３２０を形成する。続いて、ｐ型ウエルとなる第１導電型の第１半導体領域３０１、第２半導体領域３０２および第３半導体領域３０３を形成する（図２９）。
【００４４】
次に、窒化シリコン膜３１７と酸化シリコン膜３１８をウェットエッチングで除去した後、熱酸化法により半導体基板３００上に選択ゲートと半導体基板３００とを絶縁する酸化シリコン膜からなる第４絶縁膜３０４を形成する。続いて、第４絶縁膜３０４上に選択ゲートとなるポリシリコン膜、選択ゲートと制御ゲートとを絶縁する窒化シリコン膜３０６および酸化シリコン膜３０７をＣＶＤ法により堆積した後、これらの膜をリソグラフィーとドライエッチング技術によりパターニングして選択ゲート３２２およびゲート３２４、３３０を形成する（図３０）。
【００４５】
次に、選択ゲート３２２と浮遊ゲートとを絶縁するための酸化シリコン膜からなる第３絶縁膜３０８を堆積した後、第３絶縁膜３０８をエッチングして選択ゲート３２２の側壁にサイドウォールを形成する。続いて、選択ゲート３２２と半導体基板３００とを絶縁する酸化シリコン膜からなる第１絶縁膜３０９および第５絶縁膜３２９を熱酸化法で形成した後、浮遊ゲートおよびフィールドシールドトランジスタのゲートとなるポリシリコン膜３１０を堆積する（図３１）。
【００４６】
次に、リソグラフィーとエッチング技術により、後にフィールドシールドトランジスタのゲート結束部となるポリシリコン膜３１０（図３２のＡ）を残して他のポリシリコン膜３１０をエッチングした後（図３２）、フィールドシールドトランジスタのゲート結束部よりもメモリセル領域側の酸化シリコン膜３０７をエッチングする（図３３）。その後は、前記実施の形態１に記載した製造方法と同様の方法によってフラッシュメモリを完成させる。
【００４７】
本実施の形態においても、前記実施の形態１と同様に、ビット線のピッチを縮小してメモリ高集積化をしても、高歩留まりのフラッシュメモリを提供できる。
【００４８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００４９】
本発明の不揮発性半導体記憶装置は、携帯性パーソナルコンピュータやデジタルスチルカメラなどの小型形態情報機器用記憶装置に用いて好適である。
【図面の簡単な説明】
【００５０】
【図１】従来の不揮発性半導体記憶装置のメモリセルを示す断面図である。
【図２】従来の不揮発性半導体記憶装置の選択トランジスタ領域を示す平面図である。
【図３】図２のＡ−Ａ’線に沿った断面図である。
【図４】本発明の一実施の形態であるフラッシュメモリの選択トランジスタおよび周辺回路を含む領域を示した要部平面図である。
【図５】図４のＡ−Ａ’線に沿った断面図である。
【図６】図４のＢ−Ｂ’線に沿った断面図である。
【図７】図４のＣ−Ｃ’線に沿った断面図である。
【図８】本発明の一実施の形態であるフラッシュメモリの要部平面図である。
【図９】図８のＡ−Ａ’線に沿った断面図である。
【図１０】図８のＢ−Ｂ’線に沿った断面図である。
【図１１】図８のＣ−Ｃ’線に沿った断面図である。
【図１２】本発明の一実施の形態であるフラッシュメモリにおける書込み時の電圧印加条件を示した一部回路図である。
【図１３】本発明の一実施の形態であるフラッシュメモリにおける読出し時の電圧印加条件を示した一部回路図である。
【図１４】本発明の一実施の形態であるフラッシュメモリにおける消去時の電圧印加条件を示した一部回路図である。
【図１５】本発明の一実施の形態であるフラッシュメモリの製造方法を示する断面図である。
【図１６】図１５に続くフラッシュメモリの製造方法を示する断面図である。
【図１７】図１６に続くフラッシュメモリの製造方法を示する断面図である。
【図１８】図１７に続くフラッシュメモリの製造方法を示する断面図である。
【図１９】図１８に続くフラッシュメモリの製造方法を示する断面図である。
【図２０】図１９に続くフラッシュメモリの製造方法を示する断面図である。
【図２１】図２０に続くフラッシュメモリの製造方法を示する断面図である。
【図２２】図２１に続くフラッシュメモリの製造方法を示する断面図である。
【図２３】図２２のＢ−Ｂ’線に沿った断面図である。
【図２４】図２１に示したポリシリコン膜およびレジストと図２０に示したレジストの配置関係を示した平面図である。
【図２５】図２２に続くフラッシュメモリの製造方法を示する断面図である。
【図２６】図２５に続くフラッシュメモリの製造方法を示する断面図である。
【図２７】フィールドシールドトランジスタの素子分離特性のゲート長依存性を示す図である。
【図２８】本発明の他の実施の形態であるフラッシュメモリの製造方法を示する断面図である。
【図２９】図２８に続くフラッシュメモリの製造方法を示する断面図である。
【図３０】図２９に続くフラッシュメモリの製造方法を示する断面図である。
【図３１】図３０に続くフラッシュメモリの製造方法を示する断面図である。
【図３２】図３１に続くフラッシュメモリの製造方法を示する断面図である。
【図３３】図３２に続くフラッシュメモリの製造方法を示する断面図である。
【符号の説明】
【００５１】
１００  半導体基板
１０１  ソース拡散層
１０２  ドレイン拡散層
１０３  第１ゲート（浮遊ゲート）
１０４  第２ゲート（制御ゲート）
１０５  第３ゲート（選択ゲート）
１０６  第１絶縁膜
１０７  第２絶縁膜
１０８  第３絶縁膜
１０９  第４絶縁膜
１１０  第５絶縁膜
１１１  酸化シリコン膜
１１２  アクティブ領域
１１３  選択トランジスタのゲート
１１４  Ｅ型トランジスタ
１１５  Ｄ型トランジスタ
１１６  コンタクトホール
１１７  グローバルビット線
１１８  酸化シリコン膜
１１９  ウエル
１２０  素子分離溝
２００、３００  半導体基板
２０１、３０１  第１半導体領域（ウエル）
２０２、３０２  第２半導体領域（ウエル）
２０３、３０３  第３半導体領域（ウエル）
２０４、３０４  第４絶縁膜
２０５、３０５  ポリシリコン膜
２０６、３０６  窒化シリコン膜
２０７、３０７  酸化シリコン膜
２０８、３０８  第３絶縁膜
２０９、３０９  第１絶縁膜
２１０、３１０  ポリシリコン膜
２１１  第２絶縁膜
２１２  ポリシリコン膜
２１３  酸化シリコン膜
２１４  レジスト
２１５  レジスト
２１６  拡散層（ソース、ドレイン）
２２０  浮遊ゲート
２２１  制御ゲート
２２２、３２２  選択ゲート
２２３、２２４、３２４  ゲート
２２５  コンタクトホール
２２６  配線
２２７  グローバルビット線
２２８  制御ゲート
２２９、３２９  第５絶縁膜
２３０、３３０  ゲート
２３１  拡散層（ソース、ドレイン）
３１７  窒化シリコン膜
３１８、３１９  酸化シリコン膜
３２０  素子分離溝
【図１】
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【図２】
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【図３】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図４】
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