(57)【要約】    【課題】  カソード−アノード間の寄生抵抗を低減し、デバイスの２次元的な面積の増大を最小限に抑え、ＬＳＩ工程における追加工程を最小限に抑えることができ、ばらつきの少ない高精度なバリキャップを製造する。    【解決手段】  基板保護膜２，カソード形成溝３，アノード形成溝４を有するｐ-半導体基板１上にカソード形成マスク材料５を形成する。次に、カソード形成溝３の内壁にＢ+イオン注入層６とＡｓ+イオン注入層７を形成した後、カソード形成マスク材料５を除去する。次に、アノード形成マスク材料８を形成し、アノード形成溝４の内壁にＢＦ２+イオン注入層９を形成した後、アノード形成マスク材料８を除去する。次に、基板保護膜２を除去した後、熱処理により、Ｂ+イオン注入層６，Ａｓ+イオン注入層７，ＢＦ２+イオン注入層９を活性化させ、ｐ領域１０，カソード層１１，アノードコンタクト層１２を形成する。【選択図】    図１
2005072245.tif 000002
【特許請求の範囲】
【請求項１】
低不純物濃度を有する第１導電型の半導体基板上のバリキャップ形成領域に第１の溝と第２の溝を形成する工程と、前記第１の溝の内壁に中不純物濃度を有する第１導電型の半導体領域を形成する工程と、前記第１の溝の内壁に高不純物濃度を有する第２導電型の半導体領域を形成する工程と、前記第２の溝の内部に高不純物濃度を有する第１導電型の半導体領域を形成する工程と、前記半導体基板を熱処理して前記中不純物濃度を有する第１導電型の半導体領域と前記高不純物濃度を有する第２導電型の半導体領域と高不純物濃度を有する第１導電型の半導体領域を活性化させる工程を備えたことを特徴とするバリキャップの製造方法。
【請求項２】
前記低不純物濃度を有する第１導電型の半導体基板に、低不純物濃度を有する第２導電型の半導体基板中に低不純物濃度を有する第１導電型の半導体領域を形成する工程を備えたことを特徴とする請求項１記載のバリキャップの製造方法。
【請求項３】
前記半導体基板として、ＳＯＩ層を有する半導体基板を用いたことを特徴とする請求項１または２記載のバリキャップの製造方法。
【請求項４】
熱処理後の前記中不純物濃度を有する第１導電型の半導体領域のピーク濃度位置を、前記高不純物濃度を有する第２導電型の半導体領域とのＰＮ接合部分に位置させることを特徴とする請求項１記載のバリキャップの製造方法。
【請求項５】
前記第１の溝と前記第２の溝を、同一かつ同時に形成することを特徴とする請求項１記載のバリキャップの製造方法。
【請求項６】
前記第１の溝と前記第２の溝を、素子分離における溝と同一かつ同時に形成することを特徴とする請求項１または５記載のバリキャップの製造方法。
【請求項７】
前記低不純物濃度を有する第１導電型の半導体領域を、ＣＭＯＳトランジスタにおけるウエル領域と同一かつ同時に形成することを特徴とする請求項２記載のバリキャップの製造方法。
【請求項８】
前記中不純物濃度を有する第１導電型の半導体領域を、ＣＭＯＳトランジスタにおけるソースおよびドレイン領域と同一かつ同時に形成することを特徴とする請求項１または４記載のバリキャップの製造方法。
【請求項９】
前記高不純物濃度を有する第２導電型の半導体領域を、ＣＭＯＳトランジスタにおけるソースおよびドレイン領域と同一かつ同時に形成することを特徴とする請求項１または４記載のバリキャップの製造方法。
【請求項１０】
前記高不純物濃度を有する第１導電型の半導体領域を、ＣＭＯＳトランジスタにおけるソースおよびドレイン領域と同一かつ同時に形成することを特徴とする請求項１または４記載のバリキャップの製造方法。
【請求項１１】
前記中不純物濃度を有する第１導電型の半導体領域を、イオン注入法により形成することを特徴とする請求項１または４記載のバリキャップの製造方法。
【請求項１２】
前記中不純物濃度を有する第１導電型の半導体領域を、蒸着拡散法により形成することを特徴とする請求項１または４記載のバリキャップの製造方法。
【請求項１３】
前記中不純物濃度を有する第１導電型の半導体領域を、プラズマドーピング法により形成することを特徴とする請求項１または４記載のバリキャップの製造方法。
【請求項１４】
前記高不純物濃度を有する第２導電型の半導体領域を、イオン注入法により形成することを特徴とする請求項１または４記載のバリキャップの製造方法。
【請求項１５】
前記高不純物濃度を有する第２導電型の半導体領域を、蒸着拡散法により形成することを特徴とする請求項１または４記載のバリキャップの製造方法。
【請求項１６】
前記高不純物濃度を有する第２導電型の半導体領域を、プラズマドーピング法により形成することを特徴とする請求項１または４記載のバリキャップの製造方法。
【請求項１７】
前記高不純物濃度を有する第１導電型の半導体領域を、イオン注入法により形成することを特徴とする請求項１または４記載のバリキャップの製造方法。
【請求項１８】
前記高不純物濃度を有する第１導電型の半導体領域を、蒸着拡散法により形成することを特徴とする請求項１または４記載のバリキャップの製造方法。
【請求項１９】
前記高不純物濃度を有する第１導電型の半導体領域を、プラズマドーピング法あるいは蒸着拡散法により形成することを特徴とする請求項１または４記載のバリキャップの製造方法。
【請求項２０】
前記中不純物濃度を有する第１導電型の半導体領域と前記高不純物濃度を有する第２導電型の半導体領域を形成する工程において、前記高不純物濃度を有する第２導電型の半導体領域を形成した後に、前記中不純物濃度を有する第１導電型の半導体領域を形成することを特徴とする請求項１または４記載のバリキャップの製造方法。
【請求項２１】
前記低不純物濃度を有する第１導電型の半導体基板の濃度を１×１０17ｃｍ-3以下にすることを特徴とする請求項２記載のバリキャップの製造方法。
【請求項２２】
低不純物濃度を有する第１導電型の半導体領域のピーク濃度を１×１０16ｃｍ-3以上、１×１０17ｃｍ-3以下にすることを特徴とする請求項２記載のバリキャップの製造方法。
【請求項２３】
前記中不純物濃度を有する第１導電型の半導体領域のピーク濃度を５×１０16ｃｍ-3以上、１×１０18ｃｍ-3以下にすることを特徴とする請求項１または４記載のバリキャップの製造方法。
【請求項２４】
前記高不純物濃度を有する第２導電型の半導体領域のピーク濃度を１×１０20ｃｍ-3以上にすることを特徴とする請求項１または４記載のバリキャップの製造方法。
【請求項２５】
前記高不純物濃度を有する第１導電型の半導体領域のピーク濃度を１×１０20ｃｍ-3以上にすることを特徴とする請求項１または４記載のバリキャップの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バリキャップ（可変容量ダイオード）の製造方法に関するものである。
【背景技術】
【０００２】
近年、携帯電話などの移動体通信機器の小型化が進む中で、周波数シンセサイザ（ＰＬＬ）と電圧制御発振器（ＶＣＯ）などの外付けモジュールの１チップ化が急速に進んでいる。ＶＣＯをＰＬＬ半導体チップに内蔵化するためには、ＶＣＯ回路を構成するバリキャップを、低い直列抵抗、あるいは与えられた電圧変化に対する大きな容量変化などの基本特性を損なうことなく、集積化する必要がある。
【０００３】
従来、半導体基板上に形成されるバリキャップとしては、ＰＮ接合の空乏層容量を利用して逆バイアス電圧（Ｖ）の印加によって容量値（Ｃ０）の制御を行うバリキャップが多用されている。逆バイアス電圧（Ｖ）の印加に対し大きな容量変化比（Ｃ１／Ｃ２）を得るためには、バリキャップ構造を、ＰＮ接合面から離れるに従って不純物濃度が減少する超階段接合にして、ＰＮ接合を形成する領域の表面不純物濃度，不純物濃度プロファイルなどを最適化することが重要となる（例えば、特許文献１参照）。
【特許文献１】特開平１１−６８１２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、前記従来の構成では、ＰＮ接合を利用したバリキャップにおいて、まず、カソード−アノード間の寄生抵抗の影響により、特に高周波回路で使用する場合、電気エネルギの減衰，位相ノイズの悪化，回路起動特性の悪化という問題があった。また、大きな容量を得ようとすると、構造上、バリキャップとして有効な容量の面積を２次元的に増大させる必要があるため、素子の微細化が困難であるという問題があった。
【０００５】
さらに、図５（ａ），（ｂ）に示すバリキャップの特性図のように、容量変化比（Ｃ１／Ｃ２）と容量値（Ｃ０）との間には相反する特性があり、高精度なバリキャップ、すなわち容量変化比（Ｃ１／Ｃ２）の大きなバリキャップを得ようとすると、容量値（Ｃ０）が減少するため、その分、バリキャップとして有効な容量の面積を増大させる必要があり、その結果、バリキャップの精度の向上が困難であるという問題があった。
【０００６】
次に、容量変化比（Ｃ１／Ｃ２）の大きいバリキャップを形成する場合、バリキャップのＰＮ接合部におけるｐ領域の濃度勾配がいずれも急峻であるため、製造上のばらつきによるＰＮ接合部の濃度変動が大きくなり、その結果、可変容量比のばらつきが大きくなるという問題があった。
【０００７】
本発明は、前記従来の問題を解決するものであり、カソード−アノード間の寄生抵抗を低減し、デバイスの２次元的な面積の増大を最小限に抑え、なおかつ、ＬＳＩ工程における追加工程を最小限に抑えることができ、ばらつきの少ない高精度なバリキャップの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
前記目的を達成するために、本発明のバリキャップの製造方法は、低不純物濃度を有する第１導電型の半導体基板上のバリキャップ形成領域に第１の溝と第２の溝を形成する工程と、前記第１の溝の内壁に中不純物濃度を有する第１導電型の半導体領域を形成する工程と、前記第１の溝の内壁に高不純物濃度を有する第２導電型の半導体領域を形成する工程と、前記第２の溝の内部に高不純物濃度を有する第１導電型の半導体領域を形成する工程と、前記半導体基板を熱処理して前記中不純物濃度を有する第１導電型の半導体領域と前記高不純物濃度を有する第２導電型の半導体領域と高不純物濃度を有する第１導電型の半導体領域を活性化させる工程を備えていることを特徴とするものである。
【０００９】
また、低不純物濃度を有する第１導電型の半導体基板に、低不純物濃度を有する第２導電型の半導体基板中に低不純物濃度を有する第１導電型の半導体領域を形成する工程を備えている。
【００１０】
また、半導体基板としてＳＯＩ層を有する半導体基板を用いる。
【００１１】
また、熱処理後の中不純物濃度を有する第１導電型の半導体領域のピーク濃度位置を、高不純物濃度を有する第２導電型の半導体領域とのＰＮ接合部位に位置させるようにする。
【００１２】
また、第１の溝と第２の溝とを同一かつ同時に形成する。
【００１３】
また、第１の溝と第２の溝とを、素子分離における溝と同一かつ同時に形成する。
【００１４】
また、低不純物濃度を有する第１導電型の半導体領域を、ＣＭＯＳトランジスタにおけるウエル領域と同一かつ同時に形成する。
【００１５】
また、中不純物濃度を有する第１導電型の半導体領域を、ＣＭＯＳトランジスタにおけるソースおよびドレイン領域と同一かつ同時に形成する。
【００１６】
また、高不純物濃度を有する第２導電型の半導体領域を、ＣＭＯＳトランジスタにおけるソースおよびドレイン領域と同一かつ同時に形成する。
【００１７】
また、高不純物濃度を有する第１導電型の半導体領域を、ＣＭＯＳトランジスタにおけるソースおよびドレイン領域と同一かつ同時に形成している。
【００１８】
前記構成によって、まず、半導体基板に溝を形成し、その溝の内壁にバリキャップのカソード層とアノード層をそれぞれ形成することにより、カソード−アノード間の寄生抵抗を低減させることが可能となる。その結果、バリキャップを特に高周波回路で使用する場合、電気エネルギの減衰，位相ノイズの悪化，回路起動特性の悪化を最小限に抑えることが可能となる。さらに、溝の内壁にバリキャップを形成することにより、バリキャップとして有効な容量の面積を３次元的に増大させることが可能となる。その結果、デバイスの２次元的な面積の増大を最小限に抑えることが可能である。また、バリキャップ形成用の溝を形成する際、素子分離用の溝と同時に形成することが可能となるため、半導体製造工程を短縮化することが可能である。
【００１９】
また、ｐ領域の濃度のピークが、最終的にカソード層とのＰＮ接合部になるように、Ｂ+イオン注入層をイオン注入法により形成することにより、ＰＮ接合部におけるｐ領域の濃度勾配が緩やかになるため、製造上のばらつきによるＰＮ接合部の濃度変動が小さくなり、その結果、容量変化比（Ｃ１／Ｃ２）のばらつきを抑えることが可能である。
【００２０】
また、ＣＭＯＳトランジスタ搭載のＬＳＩ工程の場合、バリキャップのカソード層とＮｃｈＭＯＳトランジスタのソースおよびドレイン領域、バリキャップのｐ領域またはアノードコンタクト層とＰｃｈＭＯＳトランジスタのソースおよびドレイン領域を同時に形成することが可能となるため、半導体製造工程を短縮化することが可能である。
【００２１】
また、ｎ半導体基板上にｐ-領域を形成した後、ｐ-領域中にバリキャップを形成することにより、バリキャップのアノードおよびカソードが基板から電気的にフローティングな状態となるため、アノードおよびカソード電位を任意の電位にして使用することが可能となる。
【００２２】
また、ＳＯＩ層を有する半導体基板を使用することにより、バリキャップ形成用の溝を形成する際、ＳＯＩ層がエッチングストッパとなる。すなわち、エッチングによる溝の深さのばらつきがなくなるため、溝の側面積のばらつきがなくなり、バリキャップ容量の絶対精度を向上させることが可能となる。また、バリキャップのアノードおよびカソードが基板から電気的にフローティングな状態となるため、アノードおよびカソード電位を任意の電位にして使用することが可能となる。
【発明の効果】
【００２３】
本発明によれば、半導体基板に溝を形成し、その溝の内壁にバリキャップのカソード層とアノード層をそれぞれ形成することができるため、カソード−アノード間の寄生抵抗を低減させることが可能となる。その結果、バリキャップを特に高周波回路で使用する場合、電気エネルギの減衰，位相ノイズの悪化，回路起動特性の悪化を最小限に抑えることが可能となる。さらに、溝の内壁にバリキャップを形成することにより、バリキャップとして有効な容量の面積を３次元的に増大させることが可能となる。その結果、デバイスの２次元的な面積の増大を最小限に抑えることが可能である。また、バリキャップ形成用の溝を形成する際、素子分離用の溝と同時に形成することが可能となるため、半導体製造工程を短縮化することが可能であるなど、追加工程を最小限に抑えて、ばらつきの少ない高精度なバリキャップを製造できる方法を提供することができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施形態について図面を参照しながら説明する。
【００２５】
図１は本発明の実施形態１におけるバリキャップの製造方法の工程を説明するため主要部を断面して示す説明図、図２は図１のＡ−Ａ’線断面部分における不純物濃度の分布図である。
【００２６】
図１において、１は低不純物濃度を有する第１導電型であるｐ-半導体基板、２は基板保護膜、３は第１の溝のカソード形成溝、４は第２の溝のアノード形成溝、５はカソード形成マスク材料、６はＢ+イオン注入層、７はＡｓ+イオン注入層、８はアノード形成マスク材料、９はＢＦ２+イオン注入層、１０は中不純物濃度を有する第１導電型であるｐ領域、１１は高不純物濃度を有する第２導電型（ｎ+）のカソード層、１２は高不純物濃度を有する第１導電型のアノードコンタクト層、１３は層間絶縁膜、１４はカソード電極、１５はアノード電極、１６はＰＮ接合部、１７はアノード層である。
【００２７】
前記構成の実施形態１のバリキャップおよびその製造方法について説明する。
【００２８】
まず、基板保護膜２，カソード形成溝３，アノード形成溝４を有するｐ-半導体基板１上に、カソード形成領域上が開口するようにカソード形成マスク材料５を形成する（図１（ａ）参照）。
【００２９】
次に、ｐ領域１０の濃度のピークが、最終的にカソード層１１とのＰＮ接合部１６になるように（図１（ｆ）参照）、カソード形成溝３の内壁にＢ+イオン注入層６をイオン注入法により形成する（図１（ｂ）参照）。
【００３０】
次に、カソード形成溝３の内壁にＡｓ+イオン注入層７をイオン注入法により形成した後、カソード形成マスク材料５を除去し、アノード形成領域上が開口するようにアノード形成マスク材料８を形成する（図１（ｃ）参照）。
【００３１】
次に、アノード形成溝４の内壁にＢＦ２+イオン注入層９をイオン注入法により形成した後、アノード形成マスク材料８を除去する（図１（ｄ）参照）。
【００３２】
次に、基板保護膜２を除去した後、熱処理により、Ｂ+イオン注入層６，Ａｓ+イオン注入層７，ＢＦ２+イオン注入層９を活性化させ、ｐ領域７，カソード層１１，アノードコンタクト層１２を形成する（図１（ｅ）参照）。
【００３３】
最後に、層間絶縁膜１３，カソード電極１４，アノード電極１５を順次形成して、ＰＮ接合部１６を介したカソード層１１及びアノード層１７からなるバリキャップ素子を搭載したｐ-半導体基板１を得る（図１（ｆ）参照）。
【００３４】
以上のように実施形態１によれば、半導体基板に溝を形成し、その溝の内壁にバリキャップのカソード層とアノード層をそれぞれ形成することにより、カソード−アノード間の寄生抵抗を低減させることが可能となる。その結果、バリキャップを特に高周波回路で使用する場合、電気エネルギの減衰，位相ノイズの悪化，回路起動特性の悪化を最小限に抑えることが可能となる。
【００３５】
さらに、溝の内壁にバリキャップを形成することにより、バリキャップとして有効な容量の面積を３次元的に増大させることが可能となる。その結果、デバイスの２次元的な面積の増大を最小限に抑えることが可能である。また、バリキャップ形成用の溝を形成する際、素子分離用の溝と同時に形成することが可能となるため、半導体製造工程を短縮化することが可能である。
【００３６】
さらに、ｐ領域の濃度のピークが、最終的にカソード層とのＰＮ接合部になるように、Ｂ+イオン注入層をイオン注入法により形成することにより、ＰＮ接合部におけるｐ領域の濃度勾配が緩やかになるため、製造上のばらつきによるＰＮ接合部の濃度変動が小さくなり、その結果、容量変化比（Ｃ１／Ｃ２）のばらつきを抑えることが可能である。
【００３７】
さらに、ＣＭＯＳトランジスタ搭載のＬＳＩ工程の場合、バリキャップのカソード層とＮｃｈＭＯＳトランジスタのソースおよびドレイン領域，バリキャップのｐ領域またはアノードコンタクト層とＰｃｈＭＯＳトランジスタのソースおよびドレイン領域を同時に形成することが可能となるため、半導体製造工程を短縮化することが可能である。
【００３８】
図３は本発明の実施形態２におけるバリキャップの製造方法の工程を説明するため主要部を断面して示す説明図であり、図３のＡ−Ａ’線断面部分における不純物濃度の分布は図２に示すものと同様である。なお、以下の説明において、図１において説明した部材と同一機能の部材には同一符号を付して詳しい説明は省略する。
【００３９】
図３において、図１において説明した部材と同一機能の部材には同一符号を付して詳しい説明は省略するが、２は基板保護膜、３はカソード形成溝、４はアノード形成溝、５はカソード形成マスク材料、６はＢ+イオン注入層、７はＡｓ+イオン注入層、８はアノード形成マスク材料、９はＢＦ２+イオン注入層、１０はｐ領域、１１はカソード層、１２はアノードコンタクト層、１３は層間絶縁膜、１４はカソード電極、１５はアノード電極、１６はＰＮ接合部、１７はアノード層、１８は低不純物濃度を有する第２導電型であるｎ半導体基板、１９は低不純物濃度を有する第１導電型であるｐ-領域である。
【００４０】
前記構成の実施形態２のバリキャップおよびその製造方法について説明する。  まず、ｐ-領域１９，基板保護膜２，カソード形成溝３，アノード形成溝４を有するｎ半導体基板１８上にカソード形成領域上が開口するようにカソード形成マスク材料５を形成する（図３（ａ）参照）。
【００４１】
次に、ｐ領域１０の濃度のピークが、最終的にカソード層１１とのＰＮ接合部１６になるように（図３（ｆ）参照）、カソード形成溝３の内壁にＢ+イオン注入層６をイオン注入法により形成する（図３（ｂ）参照）。
【００４２】
次に、カソード形成溝３の内壁にＡｓ+イオン注入層７をイオン注入法により形成した後、カソード形成マスク材料５を除去し、アノード形成領域上が開口するようにアノード形成マスク材料８を形成する（図３（ｃ）参照）。
【００４３】
次に、アノード形成溝４の内壁にＢＦ２+イオン注入層９をイオン注入法により形成した後、アノード形成マスク材料８を除去する（図３（ｄ）参照）。
【００４４】
次に、基板保護膜２を除去した後、熱処理により、Ｂ+イオン注入層６，Ａｓ+イオン注入層７，ＢＦ２+イオン注入層９を活性化させ、ｐ領域７，カソード層１１，アノードコンタクト層１２を形成する（図３（ｅ）参照）。
【００４５】
最後に、層間絶縁膜１３，カソード電極１４，アノード電極１５を順次形成して、ＰＮ接合部１６を介したカソード層１１及びアノード層１７からなるバリキャップ素子を搭載したｎ半導体基板１８を得る（図３（ｆ）参照）。
【００４６】
以上のように実施形態２によれば、実施形態１に加えて以下のような効果がある。
【００４７】
すなわち、ｎ半導体基板上にｐ-領域を形成した後、ｐ-領域中にバリキャップを形成することにより、バリキャップのアノードおよびカソードが基板から電気的にフローティングな状態となる。つまり、バリキャップの使用方法として、実施形態１では、バリキャップの構造上、アノード電位が基板電位と常に同電位にして使用する必要があるのに対して、実施形態２では、バリキャップのアノードおよびカソードが基板から電気的にフローティングな状態となっているため、アノードおよびカソード電位を任意の電位にして使用することが可能となる。
【００４８】
図４は本発明の実施形態３におけるバリキャップの製造方法の工程を説明するため主要部を断面して示す説明図であり、図４のＡ−Ａ’線断面部分における不純物濃度の分布は図２に示すものと同様である。
【００４９】
図４において、１はｐ-半導体基板、２は基板保護膜、３はカソード形成溝、４はアノード形成溝、５はカソード形成マスク材料、６はＢ+イオン注入層、７はＡｓ+イオン注入層、８はアノード形成マスク材料、９はＢＦ２+イオン注入層、１０はｐ領域、１１はカソード層、１２はアノードコンタクト層、１３は層間絶縁膜、１４はカソード電極、１５はアノード電極、１６はＰＮ接合部、１７はアノード層、２０はＳＯＩ層である。
【００５０】
前記構成の実施形態３のバリキャップおよびその製造方法について説明する。  まず、ＳＯＩ層２０，基板保護膜２，カソード形成溝３，アノード形成溝４を有するｐ-半導体基板１上にカソード形成領域上が開口するようにカソード形成マスク材料５を形成する（図４（ａ）参照）。
【００５１】
次に、ｐ領域１０の濃度のピークが、最終的にカソード層１１とのＰＮ接合部１６になるように（図４（ｆ）参照）、カソード形成溝３の内壁にＢ+イオン注入層６をイオン注入法により形成する（図４（ｂ）参照）。
【００５２】
次に、カソード形成溝３の内壁にＡｓ+イオン注入層７をイオン注入法により形成した後、カソード形成マスク材料５を除去し、アノード形成領域上が開口するようにアノード形成マスク材料８を形成する（図４（ｃ）参照）。
【００５３】
次に、アノード形成溝４の内壁にＢＦ２+イオン注入層９をイオン注入法により形成した後、アノード形成マスク材料８を除去する（図４（ｄ）参照）。
【００５４】
次に、基板保護膜２を除去した後、熱処理により、Ｂ+イオン注入層６、Ａｓ+イオン注入層７、ＢＦ２+イオン注入層９を活性化させ、ｐ領域７、カソード層１１、アノードコンタクト層１２を形成する（図４（ｅ）参照）。
【００５５】
最後に、層間絶縁膜１３、カソード電極１４、アノード電極１５を順次形成して、ＰＮ接合部１６を介したカソード層１１及びアノード層１７からなる、バリキャップ素子を搭載したＳＯＩ層２０を有するｐ-半導体基板１を得る（図４（ｆ）参照）。
【００５６】
以上のように実施形態３によれば、実施形態１に加えて以下のような効果がある。
【００５７】
すなわち、ＳＯＩ層を有する半導体基板を使用することにより、バリキャップ形成用の溝を形成する際、ＳＯＩ層がエッチングストッパとなる。このため、エッチングによる溝の深さのばらつきがなくなるため、溝の側面積のばらつきがなくなり、バリキャップ容量の絶対精度を向上させることが可能となる。また、実施形態２と同様に、ＳＯＩ層を有する半導体基板を使用することにより、バリキャップのアノードおよびカソードが基板から電気的にフローティングな状態となる。つまり、実施形態２と同様に、アノードおよびカソード電位を任意の電位にして使用することが可能となる。
【００５８】
なお、ｐ領域７，カソード層１１，アノードコンタクト層１２の形成方法として、それぞれＢ+イオン，Ａｓ+イオン，ＢＦ２+イオンのイオン注入法を用いたが、蒸着拡散法あるいはプラズマドーピング法などを用いてもよく、形成方法を限定するものではない。
【００５９】
また、Ｂ+イオン注入層６，Ａｓ+イオン注入層７，ＢＦ２+イオン注入層９は、それぞれの導電型を満たしていれば、注入のイオン種を限定するものではない。さらに、Ｂ+イオン注入層６およびＡｓ+イオン注入層７は、形成の順序を逆、すなわち、Ａｓ+イオン注入層７を先に形成した後にＢ+イオン注入層６を形成しても同等な効果が得られた。
【００６０】
前記実施形態では、第１導電型としてＰ型、第２導電型としてＮ型を用いて説明したが、これは逆に、第１導電型としてＮ型、第２導電型としてＰ型を用いてもよく、その場合も同等な効果が得られた。
【００６１】
さらに、イオン注入する際の表面保護膜の有無、カソード形成マスク材料とアノード形成マスク材料の膜種、および膜厚，層間絶縁膜の膜種、および膜厚と詳細条件、カソード電極とアノード電極の形成条件を限定するものではない。
【産業上の利用可能性】
【００６２】
本発明は、半導体装置およびその製造方法に有用であり、特にＭＯＳあるいはバイポーラトランジスタデバイスなどに集積回路化されたバリキャップ、およびそのバリキャップの製造方法に適用される。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施形態１におけるバリキャップの製造方法の工程を説明するため主要部を断面して示す説明図
【図２】図１，図３，図４のＡ−Ａ’線断面部分における不純物濃度の分布図
【図３】本発明の実施形態２におけるバリキャップの製造方法の工程を説明するため主要部を断面して示す説明図
【図４】本発明の実施形態３におけるバリキャップの製造方法の工程を説明するため主要部を断面して示す説明図
【図５】バリキャップの一般的な特性相関図
【符号の説明】
【００６４】
１  ｐ-半導体基板
２  基板保護膜
３  カソード形成溝
４  アノード形成溝
５  カソード形成マスク材料
６  Ｂ+イオン注入層
７  Ａｓ+イオン注入層
８  アノード形成マスク材料
９  ＢＦ２+イオン注入層
１０  ｐ領域
１１  カソード層
１２  アノードコンタクト層
１３  層間絶縁膜
１４  カソード電極
１５  アノード電極
１６  ＰＮ接合部
１７  アノード層
１８  ｎ半導体基板
１９  ｐ-領域
２０  ＳＯＩ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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