(57)【要約】【課題】デバイスの２次元的な面積の増大を最小限に抑え、かつＬＳＩ工程における追加工程を最小限に抑えた、ばらつきの少ない高精度なバリキャップの製造方法を得る。【解決手段】基板保護膜２を有するｐ−半導体基板１上にバリキャップ形成領域上が開口するマスク材料３を形成し、基板保護膜２を除去して溝４を形成する。次に、溝４の内壁にＢ＋イオン注入層５をイオン注入法により形成後、マスク材料３を除去する。次に、溝４の内部にｎ＋ドープポリシリコン膜６を埋め込んだ後、基板保護膜２を除去する。次に、熱処理により、Ｂ＋イオン注入層５を活性化させ、ｐ領域７を形成する。最後に、アノードコンタクト層１１、層間絶縁膜１２、カソード電極１３、アノード電極１４を順次形成して、ＰＮ接合部８を介したアノード層９およびカソード層１０からなる、バリキャップ素子を搭載したｐ−半導体基板１を得る。【選択図】図１
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【特許請求の範囲】
【請求項１】
低不純物濃度を有する第１導電型の半導体基板上でバリキャップ形成領域に溝を形成する工程と、前記溝の内壁に中不純物濃度を有する第１導電型の半導体領域を形成する工程と、前記溝の内部に高不純物濃度を有する第２導電型の半導体材料を埋め込む工程と、前記半導体基板の前記中不純物濃度を有する第１導電型の半導体領域を活性化する熱処理の工程とからなることを特徴とするバリキャップの製造方法。
【請求項２】
低不純物濃度を有する第１導電型の半導体基板上でバリキャップ形成領域に溝を形成する工程と、前記溝の内壁に中不純物濃度を有する第１導電型の半導体領域を形成する工程と、前記溝の内壁に高不純物濃度を有する第２導電型の半導体領域を形成する工程と、前記溝の内部に高不純物濃度を有する第２導電型の半導体材料を埋め込む工程と、前記半導体基板の前記中不純物濃度を有する第１導電型の半導体領域および前記高不純物濃度を有する第２導電型の半導体領域を活性化する熱処理の工程とからなることを特徴とするバリキャップの製造方法。
【請求項３】
前記熱処理の工程後の中不純物濃度を有する第１導電型の半導体領域のピーク濃度位置が、高不純物濃度を有する第２導電型の半導体領域とのＰＮ接合位置になることを特徴とする請求項２記載のバリキャップの製造方法。
【請求項４】
前記低不純物濃度を有する第１導電型の半導体基板を形成するため、低不純物濃度を有する第２導電型の半導体基板中に低不純物濃度を有する第１導電型の半導体領域を形成する工程を有したことを特徴とする請求項１〜３のいずれか１項に記載のバリキャップの製造方法。
【請求項５】
前記半導体基板を、ＳＯＩ層を有する半導体基板としたことを特徴とする請求項１〜４のいずれか１項に記載のバリキャップの製造方法。
【請求項６】
前記半導体基板上のバリキャップ形成領域に溝を形成する工程が、素子分離における溝と同一で、かつ同時に形成を行うことを特徴とする請求項１〜５のいずれか１項に記載のバリキャップの製造方法。
【請求項７】
前記低不純物濃度を有する第１導電型の半導体領域を形成する工程が、ＣＭＯＳトランジスタにおけるウエル領域と同一で、かつ同時に形成を行うことを特徴とする請求項４または５記載のバリキャップの製造方法。
【請求項８】
前記中不純物濃度を有する第１導電型の半導体領域を形成する工程が、ＣＭＯＳトランジスタにおけるソース領域およびドレイン領域と同一で、かつ同時に形成を行うことを特徴とする請求項１〜５のいずれか１項に記載のバリキャップの製造方法。
【請求項９】
前記高不純物濃度を有する第２導電型の半導体領域を形成する工程が、ＣＭＯＳトランジスタにおけるソース領域およびドレイン領域と同一で、かつ同時に形成を行うことを特徴とする請求項２〜５のいずれか１項に記載のバリキャップの製造方法。
【請求項１０】
前記高不純物濃度を有する第２導電型の半導体材料を埋め込む工程が、ＣＭＯＳトランジスタにおけるゲート領域と同時に形成を行うことを特徴とする請求項１〜５のいずれか１項に記載のバリキャップの製造方法。
【請求項１１】
前記溝の内部に埋め込む材料を、金属材料としたことを特徴とする請求項２〜５のいずれか１項に記載のバリキャップの製造方法。
【請求項１２】
前記溝の内部に金属材料を埋め込む工程が、金属配線と同時に形成を行うことを特徴とする請求項１１記載のバリキャップの製造方法。
【請求項１３】
前記溝の内部に金属材料を埋め込む工程が、ＣＭＯＳトランジスタにおけるゲート領域と同時に形成を行うことを特徴とする請求項１１または１２記載のバリキャップの製造方法。
【請求項１４】
前記溝の内部に埋め込む材料を、高不純物濃度を有する第２導電型のポリシリコン膜としたことを特徴とする請求項１〜５にいずれか１項に記載のバリキャップの製造方法。
【請求項１５】
前記溝の内部に埋め込む材料を、高不純物濃度を有する第２導電型のアモルファスシリコン膜としたことを特徴とする請求項１〜５のいずれか１項に記載のバリキャップの製造方法。
【請求項１６】
前記中不純物濃度を有する第１導電型の半導体領域を形成する工程を、イオン注入法により形成を行うことを特徴とする請求項１〜５のいずれか１項に記載のバリキャップの製造方法。
【請求項１７】
前記中不純物濃度を有する第１導電型の半導体領域を形成する工程を、蒸着拡散法により形成を行うことを特徴とする請求項１〜５のいずれか１項に記載のバリキャップの製造方法。
【請求項１８】
前記中不純物濃度を有する第１導電型の半導体領域を形成する工程を、プラズマドーピング法により形成を行うことを特徴とする請求項１〜５のいずれか１項に記載のバリキャップの製造方法。
【請求項１９】
前記高不純物濃度を有する第２導電型の半導体領域を形成する工程を、イオン注入法により形成を行うことを特徴とする請求項２〜５のいずれか１項に記載のバリキャップの製造方法。
【請求項２０】
前記高不純物濃度を有する第２導電型の半導体領域を形成する工程を、蒸着拡散法により形成を行うことを特徴とする請求項２〜５のいずれか１項に記載のバリキャップの製造方法。
【請求項２１】
前記高不純物濃度を有する第２導電型の半導体領域を形成する工程を、プラズマドーピング法により形成を行うことを特徴とする請求項２〜５のいずれか１項に記載のバリキャップの製造方法。
【請求項２２】
前記中不純物濃度を有する第１導電型の半導体領域および前記高不純物濃度を有する第２導電型の半導体領域を形成する工程を、前記高不純物濃度を有する第２導電型の半導体領域を形成した後に、前記中不純物濃度を有する第１導電型の半導体領域の形成を行うことを特徴とする請求項２〜５のいずれか１項に記載のバリキャップの製造方法。
【請求項２３】
前記低不純物濃度を有する第１導電型の半導体基板が、１×１０１７ｃｍ−３以下の濃度であることを特徴とする請求項１〜５のいずれか１項に記載のバリキャップの製造方法。
【請求項２４】
前記低不純物濃度を有する第１導電型の半導体領域が、１×１０１６ｃｍ−３以上、１×１０１７ｃｍ−３以下のピーク濃度であることを特徴とする請求項４または５記載のバリキャップの製造方法。
【請求項２５】
前記中不純物濃度を有する第１導電型の半導体領域が、５×１０１６ｃｍ−３以上、１×１０１８ｃｍ−３以下のピーク濃度であることを特徴とする請求項１〜５のいずれか１項に記載のバリキャップの製造方法。
【請求項２６】
前記高不純物濃度を有する第２導電型の半導体領域が、１×１０２０ｃｍ−３以上のピーク濃度であることを特徴とする請求項２〜５のいずれか１項に記載のバリキャップの製造方法。
【請求項２７】
前記高不純物濃度を有する第２導電型の半導体材料が、１×１０２０ｃｍ−３以上のピーク濃度であることを特徴とする請求項１〜５のいずれか１項に記載のバリキャップの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に係り、特にＭＯＳやバイポーラトランジスタデバイス等に集積回路化された、バリキャップの製造方法に関するものである。
【背景技術】
【０００２】
近年、携帯電話等の移動体通信機器の小型化が進む中で、周波数シンセサイザ（ＰＬＬ），電圧制御発振器（ＶＣＯ）などの従来外付けされていたモジュールの１チップ化が急速に進んでいる。ＶＣＯをＰＬＬ半導体チップに内蔵化するためには、ＶＣＯ回路を構成するバリキャップを、低い直列抵抗、与えられた電圧変化に対する大きな容量変化等の基本特性を損なうことなく、集積化する必要がある。
【０００３】
従来、半導体基板上に形成されるバリキャップとしては、ＰＮ接合部の空乏層容量を利用して逆バイアス電圧（Ｖ）の印加によって容量値（Ｃ０）の制御を行うバリキャップが多用されている。逆バイアス電圧（Ｖ）の印加に対し大きな容量変化比（Ｃ１／Ｃ２）を得るためには、バリキャップ構造を、ＰＮ接合面から離れるに従って不純物濃度が減少する超階段接合にして、ＰＮ接合部を形成する領域の表面不純物濃度、不純物濃度プロファイル等を最適化することが重要となる（図６（ａ），（ｂ）を参照）。
【０００４】
以下、従来例として特許文献１に記載されたバリキャップの構造について説明する。図７は、特許文献１に記載のバリキャップの構造図であり、図８は、図７におけるＢ−Ｂ’断面の不純物濃度分布を示す図である。図７において、７は中不純物濃度のｐ領域、８はＰＮ接合部、９はアノード層、１０はカソード層、１１はアノードコンタクト層、１２は層間絶縁膜、１３はカソード電極、１４はアノード電極、１７はｎ半導体基板、１８は低不純物濃度のｐ−領域である。
【０００５】
以上のように構成された、バリキャップの構造を示す図７において、ＰＮ接合部８に逆バイアスを印加することにより、主としてアノード層９中に広がる空乏層を用いて、バリキャップを構成することとなる。
【特許文献１】特開平１１−６８１２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、前記従来の構成では、ＰＮ接合部を利用したバリキャップにおいて、まず、大きな容量を得ようとすると、図７に示す構造では、バリキャップとして有効な容量の面積を２次元的に増大させる必要があるため、素子の微細化が困難であるという問題があった。
【０００７】
また、図６（ｂ）に示すように、容量変化比（Ｃ１／Ｃ２）と容量値（Ｃ０）との間には相反する特性があり、高精度なバリキャップ、すなわち容量変化比（Ｃ１／Ｃ２）の大きなバリキャップを得ようとすると、容量値（Ｃ０）が減少するため、その分バリキャップとして有効な容量の面積を増大させる必要があり、その結果、バリキャップの精度の向上が困難であるという問題があった。
【０００８】
次に、容量変化比（Ｃ１／Ｃ２）の大きいバリキャップを形成する場合、図７のＰＮ接合部におけるｐ領域の濃度勾配がいずれも急峻であるため、製造上のばらつきによるＰＮ接合部の濃度変動が大きくなり、その結果、可変容量比のばらつきが大きくなるという問題があった。
【０００９】
本発明は、前記従来技術の問題を解決することに指向するものであり、デバイスの２次元的な面積の増大を最小限に抑え、かつＬＳＩ工程における追加工程を最小限に抑えた、ばらつきの少ない高精度なバリキャップの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
この目的を達成するために、本発明に係る請求項１に記載されたバリキャップの製造方法は、低不純物濃度を有する第１導電型の半導体基板上でバリキャップ形成領域に溝を形成する工程と、溝の内壁に中不純物濃度を有する第１導電型の半導体領域を形成する工程と、溝の内部に高不純物濃度を有する第２導電型の半導体材料を埋め込む工程と、半導体基板の中不純物濃度を有する第１導電型の半導体領域を活性化する熱処理の工程とからなることを特徴とする。
【００１１】
また、請求項２，３記載されたバリキャップの製造方法は、低不純物濃度を有する第１導電型の半導体基板上でバリキャップ形成領域に溝を形成する工程と、溝の内壁に中不純物濃度を有する第１導電型の半導体領域を形成する工程と、溝の内壁に高不純物濃度を有する第２導電型の半導体領域を形成する工程と、溝の内部に高不純物濃度を有する第２導電型の半導体材料を埋め込む工程と、半導体基板の中不純物濃度を有する第１導電型の半導体領域および高不純物濃度を有する第２導電型の半導体領域を活性化する熱処理の工程とからなること、さらに、熱処理の工程後の中不純物濃度を有する第１導電型の半導体領域のピーク濃度位置が、高不純物濃度を有する第２導電型の半導体領域とのＰＮ接合位置になることを特徴とする。
【００１２】
また、請求項４，５に記載されたバリキャップの製造方法は、低不純物濃度を有する第１導電型の半導体基板を形成するため、低不純物濃度を有する第２導電型の半導体基板中に低不純物濃度を有する第１導電型の半導体領域を形成する工程を有したこと、さらに、半導体基板を、ＳＯＩ層を有する半導体基板としたことを特徴とする。
【００１３】
また、請求項６〜１０に記載されたバリキャップの製造方法は、半導体基板上のバリキャップ形成領域に溝を形成する工程が、素子分離における溝と同一で、かつ同時に形成を行うこと、低不純物濃度を有する第１導電型の半導体領域を形成する工程が、ＣＭＯＳトランジスタにおけるウエル領域と同一で、かつ同時に形成を行うこと、中不純物濃度を有する第１導電型の半導体領域を形成する工程が、ＣＭＯＳトランジスタにおけるソース領域およびドレイン領域と同一で、かつ同時に形成を行うこと、高不純物濃度を有する第２導電型の半導体領域を形成する工程が、ＣＭＯＳトランジスタにおけるソース領域およびドレイン領域と同一で、かつ同時に形成を行うこと、および高不純物濃度を有する第２導電型の半導体材料を埋め込む工程が、ＣＭＯＳトランジスタにおけるゲート領域と同時に形成を行うことを特徴とする。
【００１４】
また、請求項１１〜１３に記載されたバリキャップの製造方法は、溝の内部に埋め込む材料を、金属材料としたこと、また、溝の内部に金属材料を埋め込む工程が、金属配線と同時に形成を行うこと、さらに、溝の内部に金属材料を埋め込む工程が、ＣＭＯＳトランジスタにおけるゲート領域と同時に形成を行うことを特徴とする。
【００１５】
また、請求項１４，１５に記載されたバリキャップの製造方法は、溝の内部に埋め込む材料を、高不純物濃度を有する第２導電型のポリシリコン膜としたこと、または、溝の内部に埋め込む材料を、高不純物濃度を有する第２導電型のアモルファスシリコン膜としたことを特徴とする。
【００１６】
また、請求項１６〜１８に記載されたバリキャップの製造方法は、中不純物濃度を有する第１導電型の半導体領域を形成する工程を、イオン注入法により形成を行うこと、蒸着拡散法により形成を行うこと、またはプラズマドーピング法により形成を行うことを特徴とする。
【００１７】
また、請求項１９〜２１に記載されたバリキャップの製造方法は、高不純物濃度を有する第２導電型の半導体領域を形成する工程を、イオン注入法により形成を行うこと、蒸着拡散法により形成を行うこと、またはプラズマドーピング法により形成を行うことを特徴とする。
【００１８】
また、請求項２２に記載されたバリキャップの製造方法は、中不純物濃度を有する第１導電型の半導体領域および高不純物濃度を有する第２導電型の半導体領域を形成する工程を、高不純物濃度を有する第２導電型の半導体領域を形成した後に、中不純物濃度を有する第１導電型の半導体領域の形成を行うことを特徴とする。
【００１９】
また、請求項２３に記載されたバリキャップの製造方法は、低不純物濃度を有する第１導電型の半導体基板が、１×１０１７ｃｍ−３以下の濃度であることを特徴とする。
【００２０】
また、請求項２４に記載されたバリキャップの製造方法は、低不純物濃度を有する第１導電型の半導体領域が、１×１０１６ｃｍ−３以上、１×１０１７ｃｍ−３以下のピーク濃度であることを特徴とする。
【００２１】
また、請求項２５に記載されたバリキャップの製造方法は、中不純物濃度を有する第１導電型の半導体領域が、５×１０１６ｃｍ−３以上、１×１０１８ｃｍ−３以下のピーク濃度であることを特徴とする。
【００２２】
また、請求項２６に記載されたバリキャップの製造方法は、高不純物濃度を有する第２導電型の半導体領域が、１×１０２０ｃｍ−３以上のピーク濃度であることを特徴とする。
【００２３】
また、請求項２７に記載されたバリキャップの製造方法は、高不純物濃度を有する第２導電型の半導体材料が、１×１０２０ｃｍ−３以上のピーク濃度であることを特徴とする。
【００２４】
この製造方法によって、まず、半導体基板に溝を形成し、その溝の内壁にバリキャップを形成することにより、バリキャップとして有効な容量の面積を３次元的に増大させることができ、デバイスの２次元的な面積の増大を最小限に抑えることができる。
【００２５】
また、バリキャップの中不純物濃度を有する第１導電型の半導体領域（アノード層であるｐ領域）の濃度のピークが、高不純物濃度を有する第２導電型の半導体領域（最終的にカソード層であるｎ＋領域）とのＰＮ接合部になるように、形成することにより、ＰＮ接合部におけるｐ領域（アノード層）の濃度勾配が緩やかになるため、製造上のばらつきによるＰＮ接合部の濃度変動が小さくなり、その結果、容量変化比（Ｃ１／Ｃ２）のばらつきを抑えることができる。
【００２６】
また、第２導電型の半導体基板（ｎ半導体基板）上に低不純物濃度を有する第１導電型の半導体領域（ｐ−領域）を形成した後、ｐ−領域中にバリキャップを形成することにより、バリキャップのアノードおよびカソードが基板から電気的にフローティングな状態となるため、アノードおよびカソード電位を任意の電位にして使用することができる。
【００２７】
また、ＳＯＩ層を有する半導体基板を使用することにより、バリキャップ形成用の溝を形成する際、ＳＯＩ層がエッチングストッパとなり、エッチングによる溝の深さのばらつきがなくなるため、溝の側面積のばらつきがなくなり、バリキャップ容量の絶対精度を向上させることができる。
【００２８】
さらに、バリキャップ形成用の溝を形成する際、素子分離用の溝と同時に形成することにより、半導体製造工程を短縮化することが可能となる。
【００２９】
さらに、ＣＭＯＳトランジスタ搭載のＬＳＩ工程の場合、バリキャップのｐ−領域とＮchＭＯＳトランジスタのｐウエル領域、バリキャップのｐ領域（アノード層）およびアノードコンタクト層とＰchＭＯＳトランジスタのソース領域およびドレイン領域、バリキャップのｎ＋領域（カソード層）とＮchＭＯＳトランジスタのソース領域およびドレイン領域、またはバリキャップのｎ＋ドープポリシリコン膜とＣＭＯＳトランジスタのゲート領域を同時に形成することにより、追加工程なしでバリキャップを形成することが可能となる。
【００３０】
さらに、ｎ＋ドープポリシリコン膜の代わりに金属材料を用いることにより、カソード電極を溝の内部に直接形成することが可能となり、半導体製造工程を短縮化することができる。
【発明の効果】
【００３１】
本発明は、バリキャップの製造方法として、まず、半導体基板に溝を形成し、その溝の内壁にバリキャップを形成することにより、バリキャップとして有効な容量の面積を３次元的に増大させることができ、その結果、デバイスの２次元的な面積の増大を最小限に抑えることができる。
【００３２】
また、バリキャップのアノード層であるｐ領域の濃度のピークが、最終的にカソード層であるｎ＋領域とのＰＮ接合部になるように形成することで、ＰＮ接合部におけるｐ領域（アノード層）の濃度勾配が緩やかになり、製造上のばらつきによるＰＮ接合部の濃度変動が小さくなり、容量変化比（Ｃ１／Ｃ２）のばらつきを抑えることができる。
【００３３】
また、ｎ半導体基板上にｐ−領域を形成した後、ｐ−領域中にバリキャップを形成することにより、バリキャップのアノードおよびカソードが基板から電気的にフローティングな状態となり、アノードおよびカソード電位を任意の電位にして使用することができる。
【００３４】
また、ＳＯＩ層を有する半導体基板を使用することで、バリキャップ形成用の溝を形成する際には、ＳＯＩ層がエッチングストッパとなってエッチングによる溝の深さのばらつきがなくなり溝の側面積のばらつきがなく、バリキャップ容量の絶対精度を向上させること、またバリキャップ形成用の溝を形成する際、素子分離用の溝と同時に形成することで、半導体製造工程を短縮化することが可能となる。
【００３５】
さらに、ＣＭＯＳトランジスタ搭載のＬＳＩ工程の場合、バリキャップのｐ−領域とＮchＭＯＳトランジスタのｐウエル領域、バリキャップのｐ領域（アノード層）およびアノードコンタクト層とＰchＭＯＳトランジスタのソースおよびドレイン領域、バリキャップのｎ＋領域（カソード層）とＮchＭＯＳトランジスタのソースおよびドレイン領域、またはバリキャップのｎ＋ドープポリシリコン膜とＣＭＯＳトランジスタのゲート領域を同時に形成することで、追加工程なしでバリキャップを形成することが可能となる。
【００３６】
さらに、ｎ＋ドープポリシリコン膜の代わりに金属材料を用いることで、カソード電極を溝の内部に直接形成することができ、半導体製造工程を短縮化することが可能となり、優れたバリキャップの製造方法を実現することができるという効果を奏する。
【発明を実施するための最良の形態】
【００３７】
以下、図面を参照して本発明における実施の形態を詳細に説明する。
【００３８】
図１は本発明の実施の形態１におけるバリキャップの製造方法を示す主要工程（ａ）〜（ｅ）の断面図である。また、図５は図１におけるＡ−Ａ’断面の不純物濃度分布を示す図である。図１において、１は低不純物濃度が１×１０１７ｃｍ−３以下の濃度であるｐ−半導体基板、２は基板保護膜、３はマスク材料、４は溝、５はＢ＋（ボロン）イオン注入層、６は高不純物濃度が１×１０２０ｃｍ−３以上のピーク濃度であるｎ＋ドープポリシリコン膜、７は、中不純物濃度が５×１０１６ｃｍ−３以上、１×１０１８ｃｍ−３以下のピーク濃度であるｐ領域、８はＰＮ接合部、９はアノード層、１０はカソード層、１１はアノードコンタクト層、１２は層間絶縁膜、１３はカソード電極、１４はアノード電極である。
【００３９】
以上のように構成された、本実施の形態１のバリキャップの製造方法について、以下にその方法を説明する。
【００４０】
まず、基板保護膜２を有するｐ−半導体基板１上にバリキャップ形成領域上が開口するようにマスク材料３を形成し、基板保護膜２を除去して溝４を形成する（図１（ａ）を参照）。
【００４１】
次に、溝４の内壁にＢ＋イオン注入層５をイオン注入法により形成した後、マスク材料３を除去する（図１（ｂ）を参照）。
【００４２】
次に、溝４の内部にｎ＋ドープポリシリコン膜６を埋め込んだ後、基板保護膜２を除去する（図１（ｃ）を参照）。
【００４３】
次に、熱処理により、Ｂ＋イオン注入層５を活性化させ、ｐ領域７を形成する（図１（ｄ）を参照）。
【００４４】
最後に、アノードコンタクト層１１、層間絶縁膜１２、カソード電極１３、アノード電極１４を順次形成して、ＰＮ接合部８を介したアノード層９およびカソード層１０からなる、バリキャップ素子を搭載したｐ−半導体基板１を得る（図１（ｅ）を参照）。
【００４５】
以上のように、本実施の形態１によれば、半導体基板に溝を形成し、その溝の内壁にバリキャップを形成することにより、バリキャップとして有効な容量の面積を３次元的に増大させることが可能となる。その結果、デバイスの２次元的な面積の増大を最小限に抑えることが可能である。また、バリキャップ形成領域用の溝を形成する際、素子分離用の溝と同時に形成することが可能となるため、半導体製造工程を短縮化することが可能である。さらに、ＣＭＯＳトランジスタ搭載のＬＳＩ工程の場合、バリキャップのｐ領域およびアノードコンタクト層とＰchＭＯＳトランジスタのソース領域およびドレイン領域を同時に形成し、バリキャップのｎ＋ドープポリシリコン膜６とＣＭＯＳトランジスタのゲート領域を同時に形成することにより、追加工程なしでバリキャップを形成することが可能となる。
【００４６】
次に、本発明の実施の形態２について、図面を参照しながら説明する。
【００４７】
図２は本発明の実施の形態２におけるバリキャップの製造方法を示す主要工程（ａ）〜（ｆ）の断面図である。また、図２におけるＡ−Ａ’断面の不純物濃度分布は前記実施の形態１の図５と同様である。図２において、１はｐ−半導体基板、２は基板保護膜、３はマスク材料、４は溝、５はＢ＋イオン注入層、６はｎ＋ドープポリシリコン膜、７はｐ領域、８はＰＮ接合部、９はアノード層、１０はカソード層、１１はアノードコンタクト層、１２は層間絶縁膜、１３はカソード電極、１４はアノード電極、１５はＡｓ＋（砒素）イオン注入層、１６はｎ＋領域である。
【００４８】
以上のように構成された、本実施の形態２のバリキャップの製造方法について、以下にその動作を説明する。
【００４９】
まず、基板保護膜２を有するｐ−半導体基板１上にバリキャップ形成領域上が開口するようにマスク材料３を形成し、基板保護膜２を除去して溝４を形成する（図２（ａ）を参照）。
【００５０】
次に、ｐ領域７の濃度のピークが、最終的にｎ＋領域１６とのＰＮ接合部８になるように、溝４の内壁にＢ＋イオン注入層５をイオン注入法により形成する（図２（ｂ）を参照）。
【００５１】
次いで、溝４の内壁にＡｓ＋イオン注入層１５をイオン注入法により形成した後、マスク材料３を除去する（図２（ｃ）を参照）。
【００５２】
次に、溝４の内部にｎ＋ドープポリシリコン膜６を埋め込んだ後、基板保護膜２を除去する（図２（ｄ）を参照）。
【００５３】
次に、熱処理により、Ｂ＋イオン注入層５およびＡｓ＋イオン注入層１５を活性化させ、それぞれｐ領域７およびｎ＋領域１６を形成する（図２（ｅ）を参照）。
【００５４】
最後に、アノードコンタクト層１１、層間絶縁膜１２、カソード電極１３、アノード電極１４を順次形成して、ＰＮ接合部８を介したアノード層９およびカソード層１０からなる、バリキャップ素子を搭載したｐ−半導体基板１を得る（図２（ｆ）を参照）。
【００５５】
以上のように、本実施の形態２によれば、実施の形態１に加えて以下に示す効果がある。すなわち、ｐ領域７の濃度のピークが、最終的にｎ＋領域１６とのＰＮ接合部８になるように、Ｂ＋イオン注入層５をイオン注入法により形成することにより、ＰＮ接合部８におけるｐ領域７の濃度勾配が緩やかになるため、製造上のばらつきによるＰＮ接合部８の濃度変動が小さくなり、その結果、容量変化比（Ｃ１／Ｃ２）のばらつきを抑えることが可能である。
【００５６】
さらに、ＣＭＯＳトランジスタ搭載のＬＳＩ工程の場合、バリキャップのｎ＋領域１６とＮchＭＯＳトランジスタのソース領域およびドレイン領域を同時に形成することにより、追加工程なしでバリキャップを形成することが可能となる。また、ｎ＋ドープポリシリコン膜６の代わりに金属材料を用いることにより、カソード電極を溝４の内部に直接形成することが可能となるため、半導体製造工程を短縮化することが可能である。
【００５７】
次に、本発明の実施の形態３について、図面を参照しながら説明する。
【００５８】
図３は本発明の実施の形態３におけるバリキャップの製造方法を示す主要工程（ａ）〜（ｅ）の断面図である。また、図３におけるＡ−Ａ’断面の不純物濃度分布は前記実施の形態１の図５と同様である。図３において、２は基板保護膜、３はマスク材料、４は溝、５はＢ＋イオン注入層、６はｎ＋ドープポリシリコン膜、７はｐ領域、８はＰＮ接合部、９はアノード層、１０はカソード層、１１はアノードコンタクト層、１２は層間絶縁膜、１３はカソード電極、１４はアノード電極、１７はｎ半導体基板、１８は、低不純物濃度が１×１０１６ｃｍ−３以上、１×１０１７ｃｍ−３以下のピーク濃度であるｐ−領域である。
【００５９】
以上のように構成された、本実施の形態３のバリキャップの製造方法について、以下にその動作を説明する。
【００６０】
まず、ｎ半導体基板１７上にｐ−領域１８および基板保護膜２を順次形成した後、バリキャップ形成領域上が開口するようにマスク材料３を形成し、基板保護膜２を除去して溝４を形成する（図３（ａ）を参照）。
【００６１】
次に、溝４の内壁にＢ＋イオン注入層５をイオン注入法により形成した後、マスク材料３を除去する（図３（ｂ）を参照）。
【００６２】
次に、溝４の内部にｎ＋ドープポリシリコン膜６を埋め込んだ後、基板保護膜２を除去する（図３（ｃ）を参照）。
【００６３】
次に、熱処理により、Ｂ＋イオン注入層５を活性化させ、ｐ領域７を形成する（図３（ｄ）を参照）。
【００６４】
最後に、アノードコンタクト層１１、層間絶縁膜１２、カソード電極１３、アノード電極１４を順次形成して、ＰＮ接合部８を介したアノード層９およびカソード層１０からなる、バリキャップ素子を搭載したｎ半導体基板１７を得る（図３（ｅ）を参照）。
【００６５】
以上のように、本実施の形態３によれば、実施の形態１に加えて以下に示す効果がある。すなわち、まずｎ半導体基板１７上にｐ−領域１８を形成した後、ｐ−領域中にバリキャップを形成することにより、バリキャップのアノードおよびカソードが基板から電気的にフローティングな状態となる。つまり、バリキャップの使用方法として、実施の形態１では、バリキャップの構造上、アノード電位が基板電位と常に同電位にして使用する必要があるのに対して、本実施の形態３では、バリキャップのアノードおよびカソードが基板から電気的にフローティングな状態となっているため、アノードおよびカソード電位を任意の電位にして使用することが可能となる。
【００６６】
さらに、ＣＭＯＳトランジスタ搭載のＬＳＩ工程の場合、バリキャップのｐ−領域とＮchＭＯＳトランジスタのｐウエル領域を同時に形成することにより、追加工程なしでバリキャップを形成することが可能となる。
【００６７】
次に、本発明の実施の形態４について、図面を参照しながら説明する。
【００６８】
図４は本発明の実施の形態４におけるバリキャップの製造方法を示す主要工程（ａ）〜（ｅ）の断面図である。図４におけるＡ−Ａ’断面の不純物濃度分布は前記実施の形態１の図５と同様である。図４において、１はｐ−半導体基板、２は基板保護膜、３はマスク材料、４は溝、５はＢ＋イオン注入層、６はｎ＋ドープポリシリコン膜、７はｐ領域、８はＰＮ接合部、９はアノード層、１０はカソード層、１１はアノードコンタクト層、１２は層間絶縁膜、１３はカソード電極、１４はアノード電極、１９はＳＯＩ層である。
【００６９】
以上のように構成された、実施の形態４のバリキャップの製造方法について、以下その動作を説明する。
【００７０】
まず、ＳＯＩ層１９を有するｐ−半導体基板１上に基板保護膜２を形成した後、バリキャップ形成領域上が開口するようにマスク材料３を形成し、基板保護膜２を除去して溝４を形成する（図４（ａ）を参照）。
【００７１】
次に、溝４の内壁にＢ＋イオン注入層５をイオン注入法により形成した後、マスク材料３を除去する（図４（ｂ）を参照）。
【００７２】
次に、溝４の内部にｎ＋ドープポリシリコン膜６を埋め込んだ後、基板保護膜２を除去する（図４（ｃ）を参照）。
【００７３】
次に、熱処理により、Ｂ＋イオン注入層５を活性化させ、ｐ領域７を形成する（図４（ｄ）を参照）。
【００７４】
最後に、アノードコンタクト層１１、層間絶縁膜１２、カソード電極１３、アノード電極１４を順次形成して、ＰＮ接合部８を介したアノード層９およびカソード層１０からなる、バリキャップ素子を搭載したＳＯＩ層１９を有するｐ−半導体基板１を得る（図４（ｅ）を参照）。
【００７５】
以上のように、本実施の形態４によれば、実施の形態１に加えて以下に示す効果がある。すなわち、ＳＯＩ層１９を有する半導体基板を使用することにより、バリキャップ形成用の溝４を形成する際、ＳＯＩ層１９がエッチングストッパとなる。つまり、エッチングによる溝の深さにばらつきがなくなるため、溝４の側面積のばらつきがなくなり、バリキャップ容量の絶対精度を向上させることが可能となる。
【００７６】
また、実施の形態３と同様に、ＳＯＩ層１９を有する半導体基板を使用することにより、バリキャップのアノードおよびカソードが基板から電気的にフローティングな状態となる。つまり、実施の形態３と同様に、アノードおよびカソード電位を任意の電位にして使用することが可能となる。
【００７７】
なお、溝４の内部に埋め込んだｎ＋ドープポリシリコン膜６は、ｎ＋アモルファスシリコン膜等を用いてもよく、導電型を満たしていれば、埋め込み材料を限定するものではない。特に、実施の形態２においては、金属配線材料を用いてもよく、その場合も同等な効果が得られた。
【００７８】
また、ｐ領域７およびｎ＋領域１６の形成方法として、それぞれＢ＋イオンおよびＡｓ＋イオンのイオン注入法を用いたが、蒸着拡散法やプラズマドーピング法等を用いてもよく、形成方法を限定するものではない。また、Ｂ＋イオン注入層５およびＡｓ＋イオン注入層１５は、それぞれの導電型を満たしていれば、注入のイオン種を限定するものではない。
【００７９】
また、実施の形態２において、Ｂ＋イオン注入層５およびＡｓ＋イオン注入層１５は、形成の順序を逆、すなわち、Ａｓ＋イオン注入層１５を先に形成した後にＢ＋イオン注入層５を形成しても、同等な効果が得られた。
【００８０】
さらに、各実施の形態において、第１導電型としてＰ型、第２導電型としてＮ型を用いて説明したが、これは逆に、第１導電型としてＮ型、第２導電型としてＰ型を用いてもよく、その場合も同等な効果が得られる。また、イオン注入する際の表面保護膜の有無、マスク材料の膜種および膜厚、層間絶縁膜の膜種および膜厚と詳細条件、を限定するものではないことは明白である。
【産業上の利用可能性】
【００８１】
本発明に係るバリキャップの製造方法は、半導体基板に溝を形成し、溝の内壁にバリキャップを形成することにより、有効な容量の面積を３次元的に増大させることができ、デバイスの２次元的な面積の増大を最小限に抑え、半導体装置およびその製造方法に係り、ＭＯＳやバイポーラトランジスタデバイス等に集積回路化された、バリキャップの製造方法として有用である。
【図面の簡単な説明】
【００８２】
【図１】本発明の実施の形態１におけるバリキャップの製造方法を示す主要工程（ａ）〜（ｅ）の断面図
【図２】本発明の実施の形態２におけるバリキャップの製造方法を示す主要工程（ａ）〜（ｆ）の断面図
【図３】本発明の実施の形態３におけるバリキャップの製造方法を示す主要工程（ａ）〜（ｅ）の断面図
【図４】本発明の実施の形態４におけるバリキャップの製造方法を示す主要工程（ａ）〜（ｅ）の断面図
【図５】図１〜図４におけるＡ−Ａ’断面の不純物濃度分布を示す図
【図６】バリキャップの特性を示す（ａ）は容量値−逆バイアス電圧、（ｂ）は容量変化比−容量値の相関図
【図７】従来のバリキャップの構造図
【図８】図７におけるＢ−Ｂ’断面の不純物濃度分布を示す図
【符号の説明】
【００８３】
１  ｐ−半導体基板
２  基板保護膜
３  マスク材料
４  溝
５  Ｂ＋イオン注入層
６  ｎ＋ドープポリシリコン膜
７  ｐ領域
８  ＰＮ接合部
９  アノード層
１０  カソード層
１１  アノードコンタクト層
１２  層間絶縁膜
１３  カソード電極
１４  アノード電極
１５  Ａｓ＋イオン注入層
１６  ｎ＋領域
１７  ｎ半導体基板
１８  ｐ−領域
１９  ＳＯＩ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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