(57)【要約】【課題】  動作マージンの確保及び高速化と高集積化で低消費電力を実現したメモリ回路を備えた半導体集積回路装置を提供する。【解決手段】  第１電圧に対応した第１しきい値電圧を持つＭＯＳＦＥＴでメモリセルを構成し、上記第１電圧で動作するワードドライバにより上記第１電圧に対応した選択信号をワード線に供給し、上記第１電圧よりも小さな第２電圧に対応し、上記第１しきい値電圧よりも小さな第２しきい値電圧を持つＭＯＳＦＥＴで構成されたデコーダにより上記ワードドライバに伝えられる選択信号を形し、上記第１電圧で動作し、上記２電圧に対応した選択信号を受けて上記第１電圧に対応した選択信号を形成するインバータ回路を含む第１レベルシフタを設けることにより、メモリ回路の動作マージンの確保及び高速化と高集積化で低消費電力を実現する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
第１電圧で動作し、かかる第１電圧に対応した第１しきい値電圧を持つＭＯＳＦＥＴで構成されたメモリセルと、
上記メモリセルの複数個が接続されるワード線と、
上記第１電圧で動作し、上記第１電圧に対応したワード線の選択信号を形成するワードドライバと、
上記第１電圧よりも小さな第２電圧で動作し、上記第１しきい値電圧よりも小さな第２しきい値電圧を持つＭＯＳＦＥＴで形成され、上記ワードドライバに伝えられる選択信号を形成するデコーダと、
上記第１電圧で動作し、上記２電圧に対応した選択信号を受けて上記第１電圧に対応した選択信号を形成するインバータ回路を含む第１レベルシフタとを備えてなることを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
上記第１しきい値電圧のＭＯＳＦＥＴと上記第２しきい値電圧のＭＯＳＦＥＴとは、そのチャネル領域を構成する半導体層の不純物濃度が異なるものであることを特徴とする半導体集積回路装置。
【請求項３】
請求項２において、
上記インバータ回路は、上記第１しきい値電圧を持つＰチャネルＭＯＳＦＥＴと、上記第２しきい値電圧を持つＮチャネルＭＯＳＦＥＴからなることを特徴とする半導体集積回路装置。
【請求項４】
請求項２又は３において、
上記ワード線は、それぞれが複数のメモリセルからなる複数ブロックに対応して設けられ、
上記ブロック毎に上記ワードドライバが分散されて配置され、
上記分散配置された各ワードドライバに対して上記レベルシフトされた選択信号を伝える選択信号線が配置されてなることを特徴とする半導体集積回路装置。    
【請求項５】
請求項２又は４において、
上記第１電圧と同じかそれよりも大きな第３電圧で動作する入出力回路と、
上記第２電圧に対応した内部信号を上記第３電圧に対応した外部出力信号に変換する第２レベルシフタとを更に備え、
上記第２レベルシフタは、上記第３電圧にソースが接続されたラッチ形態の第１と第２ＰチャネルＭＯＳＦＥＴと、上記第２電圧に対応した信号入力と、その反転信号がゲートに供給された第１と第２ＮチャネルＭＯＳＦＥＴとからなり、上記第１ＰチャネルＭＯＳＦＥＴと上記第１ＮチャネルＭＯＳＦＥＴのドレインが共通接続され、上記第２ＰチャネルＭＯＳＦＥＴと上記第２ＮチャネルＭＯＳＦＥＴのドレインが共通接続されたクロスカップル形レベルシフタから構成されることを特徴とする半導体集積回路装置。
【請求項６】
請求項５において、
上記第１レベルシフタは、上記デコーダで形成された選択信号を受け、上記第２電圧で動作する第１ＣＭＯＳインバータ回路と、上記第１ＣＭＯＳインバータ回路の出力信号を受け、上記第１電圧で動作して上記ワードドライバに伝える選択信号を形成する第２ＣＭＯＳインバータ回路とからなることを特徴とする半導体集積回路装置。
【請求項７】
請求項４において、
上記第１電圧は、外部端子から供給されるものであり、
上記第２電圧は、上記第１電圧を降圧する内部電源回路で形成されるものであることを特徴とする半導体集積回路装置。
【請求項８】
請求項５において、
上記第１電圧及び３電圧は、外部端子からそれぞれ供給されるものであることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路装置に関し、例えば微細化された素子により構成され、論理回路とメモリ回路を備えた半導体集積回路装置に利用して有効な技術に関するものである。
【背景技術】
【０００２】
本願発明を成した後の公知例調査によって、本願に関連するものとして以下の特許文献１が報告された。この特許文献１においては、ワード線、メモリセルには周辺より高電圧を与える２電源構成のメモリが開示されている。この特許文献１においては、メモリセルの給電線またはワード線の電圧を昇圧するものであり、後に説明する本願発明とは発想そのものが異なる。
【特許文献１】特開平０５−１２０８８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
半導体技術の進展は、素子の微細化に向けられている。このような素子微細化は、電源の低電圧化及びＭＯＳＦＥＴのしきい値電圧の低減が必須となる。上記ＭＯＳＦＥＴの低しきい値電圧は、オフ状態のＭＯＳＦＥＴのドレイン−ソースに流れるリーク電流の増大を招く。それ故、低しきい値電圧のＭＯＳＦＥＴで構成されたスタティック型メモリセルの複数個が接続されたビット線（又はデータ線）において、選択された１つのメモリセルに流れるメモリ電流と、非選択の多数のメモリセルに流れる上記リーク電流との差が小さくなり動作マージンが低下するという問題が発生する。そこで、本願発明者においては、素子を微細化した状態でメモリセルを構成するＭＯＳＦＥＴのしきい値電圧を高くし、そこに発生するリーク電流を低減させて上記動作マージンを確保することの検討の過程で本願発明が生まれるに至った。
【０００４】
この発明の目的は、動作マージンの確保及び高速化と高集積化で低消費電力を実現したメモリ回路を備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００５】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。第１電圧に対応した第１しきい値電圧を持つＭＯＳＦＥＴでメモリセルを構成し、上記第１電圧で動作するワードドライバにより上記第１電圧に対応した選択信号をワード線に供給し、上記第１電圧よりも小さな第２電圧に対応し、上記第１しきい値電圧よりも小さな第２しきい値電圧を持つＭＯＳＦＥＴで構成されたデコーダにより上記ワードドライバに伝えられる選択信号を形し、上記第１電圧で動作し、上記２電圧に対応した選択信号を受けて上記第１電圧に対応した選択信号を形成するインバータ回路を含む第１レベルシフタを設ける。
【発明の効果】
【０００６】
メモリ回路の動作マージンの確保及び高速化と高集積化を図りつつ低消費電力を実現することができる。ＲＡＭの性能向上を図ることができる。
【発明を実施するための最良の形態】
【０００７】
図１には、この発明に係る半導体集積回路装置に搭載されるメモリ回路の一実施例の回路図が示されている。同図には、メモリ回路を構成するメモリセルアレイと、そのワード線の選択動作を行うワードドライバが代表として例示的に示されている。メモリセルアレイは、相補ビット線ＢＬ０，／ＢＬ０ないしＢＬｍ，／ＢＬｍと、ワード線ＷＬ０ないしＷＬｎの交点に設けられた複数のメモリセルから構成される。
【０００８】
メモリセルは、ＮチャネルＭＯＳＦＥＴＱ１１，Ｑ１３とＰチャネルＭＯＳＦＥＴＱ１２，Ｑ１４とからなる２つのＣＭＯＳインバータ回路の入力と出力とを交差接続して構成されたＣＭＯＳラッチ回路と、その一対の入出力ノードとビット線との間に設けられたＮチャネルＭＯＳＦＥＴＱ１５，Ｑ１６とからなるＣＭＯＳスタティック型メモリセルが用いられる。上記ＭＯＳＦＥＴＱ１５，Ｑ１６のゲートは、それに対応したワード線ＷＬ０等に接続される。上記ＭＯＳＦＥＴＱ１５，Ｑ１６の一方のソース，ドレインは、上記のようにＣＭＯＳラッチ回路の一対の入出力ノードにそれぞれ接続され、他方のソース，ドレインは、ビット線ＢＬ０，／ＢＬ０にそれぞれ接続されている。
【０００９】
図示しないけれども、上記ビット線ＢＬ０，／ＢＬ０ないしＢＬｍ，／ＢＬｍは、カラムスイッチを介してコモンデータ線に接続され、コモンデータ線はセンスアンプ（リードアンプ）に入力端子と、ライトアンプの出力端子とに接続される。１つのメモリセルアレイから、複数のビットの単位で読み出しや、書き込みを行うときには、上記ビット線ＢＬ０，／ＢＬ０ないしＢＬｍ，／ＢＬｍが複数組に分けられ、それぞれに対応して上記コモンデータ線及びセンスアンプとライトアンプが設けられる。
【００１０】
この実施例では、上記メモリセルを構成するＭＯＳＦＥＴＱ１１〜Ｑ１６は、微細化された素子により構成される。例えば、ＮチャネルＭＯＳＦＥＴは、Ｗ／Ｌ（チャネル幅／チャネル長）＝１．０μｍ／０．１μｍとされ、ＰチャネルＭＯＳＦＥＴは、Ｗ／Ｌ＝２．０μｍ／０．１μｍのようなサイズとされる。このような素子微細化により、前記説明したようにオフ状態のＭＯＳＦＥＴのドレイン−ソースに流れるリーク電流が増大し、例えばワード線ＷＬ０の選択動作により選択された１つの上記メモリセルに流れるメモリ電流と、非選択のワード線ＷＬ１〜ＷＬｎに対応したｎ個のメモリセルに流れる上記リーク電流とが同じビット線ＢＬ０，／ＢＬ０に流れることとなり、読み出し動作マージンが低下するという問題が発生する。
【００１１】
この問題を回避するために、上記ＭＯＳＦＥＴＱ１１〜Ｑ１６を上記サイズのまま、例えばチャネル領域の不純物濃度を高くすること等によりしきい値電圧を約０．６Ｖ程度に高くして上記リーク電流を低減させて上記読み出し動作マージンを確保する。このようなメモリセルを構成するＭＯＳＦＥＴの高しきい値電圧に対応して、メモリセルを構成するＣＭＯＳインバータ回路に与えられる動作電圧は、ＶＤＤＨのように高い電圧とされる。特に制限されないが、上記動作電圧ＶＤＤＨは、約１．２Ｖのような電圧とされる。
【００１２】
これに対して、ワード線の選択信号を形成するブラックボックスで示したデコーダは、上記素子微細化に対応して、例えば０．４Ｖのような低しきい値電圧のＭＯＳＦＥＴにより構成される。このような低しきい値電圧に対応して、その動作電圧ＶＤＤは、約０．８Ｖのような低い電源電圧ＶＤＤとされる。つまり、デコーダ等の周辺回路は、素子微細化に伴い電源の低電圧化及びＭＯＳＦＥＴの低しきい値電圧にされる。
【００１３】
上記デコーダにより形成される選択信号は、上記電源電圧ＶＤＤに対応した低振幅信号とされる。これに対して、メモリセルは上記のような高電圧ＶＤＤＨとされるものであるので、ワード線ＷＬ０等の選択信号は、上記動作電圧ＶＤＤＨに対応した高レベルにする必要がある。この実施例では、ワード線の選択動作の高速化のためにインバータ形のレベルシフタが採用される。
【００１４】
特に制限されないが、入力側に低電圧ＶＤＤで動作するＮチャネルＭＯＳＦＥＴＱ１とＰチャネルＭＯＳＦＥＴＱ２からなるＣＭＯＳインバータ回路によりデコーダにより形成された選択信号を受け、それを反転させて高電圧ＶＤＤＨで動作するＮチャネルＭＯＳＦＥＴＱ３とＰチャネルＭＯＳＦＥＴＱ４からなるＣＭＯＳインバータ回路に入力してＶＤＤレベルからＶＤＤＨレベルに変換する。例えば、上記デコーダは、ロウレベルが選択レベルとなり、ハイレベルが非選択レベルとされるようなナントゲート回路で構成された場合、上記インバータ回路（Ｑ１とＱ２）を設けて、レベル反転を行った後にレベル変換動作が行われる。
【００１５】
ワードドライバは、ＮチャネルＭＯＳＦＥＴＱ５とＰチャネルＭＯＳＦＥＴＱ６からなり、高電源電圧ＶＤＤＨで動作するＣＭＯＳインバータ回路から構成される。このような反転増幅回路によりワードドライバが構成されるので、その入力には、ロウレベルが選択レベルであり、ハイレベルが非選択レベルであるようなレベル変換された信号が必要になる。もしも、ノアゲート回路等でデコーダを構成して、ハイレベルが選択レベルとなり、ロウレベルが非選択レベルとされるような場合、上記インバータ回路（Ｑ１とＱ２）を省略して、直接にデコーダ出力をＮチャネルＭＯＳＦＥＴＱ３とＮチャネルＭＯＳＦＥＴＱ４からなるレベルシフタとしてのＣＭＯＳインバータ回路に入力することができる。
【００１６】
上記ＭＯＳＦＥＴＱ１、Ｑ２は、前記のように低電圧ＶＤＤで動作するものであるので、それに対応して約０．４Ｖ程度の低しきい値電圧とされる。高電源電圧ＶＤＤＨで動作するレベルシフタを構成するＭＯＳＦＥＴＱ３，Ｑ４及びワードドライバを構成するＭＯＳＦＥＴＱ５，Ｑ６は、同じく高電源電圧ＶＤＤＨで動作するメモリセルを構成するＭＯＳＦＥＴＱ１１〜Ｑ１６とは異なり、上記低電圧ＶＤＤで動作するＭＯＳＦＥＴＱ１，Ｑ２と同じく低しきい値電圧のＭＯＳＦＥＴで構成される。このような低しきい値電圧のＭＯＳＦＥＴＱ３〜Ｑ６により、レベルシフト動作とワード線の選択動作を行うようにすることにより、ワード線ＷＬ０等の選択動作を高速化することができる。
【００１７】
上記のようにワードドライバをＣＭＯＳインバータ回路で構成し、その前段にインバータ形のレベルシフタを配置する構成は、低消費電力化を図る上で有益なものとなる。つまり、この実施例のようにメモリセルアレイがワード線ＷＬ０〜ＷＬｎのようにｎ＋１本からなるとき、１つのワード線が選択されて、残りｎ個のワード線が非選択となる。選択となるワード線のワードドライバの入力には、ロウレベルの入力信号が供給され、非選択となるワード線のワードドライバの入力には、ハイレベルの入力信号が供給される。
【００１８】
インバータ形のレベルシフタにおいては、上記ロウレベルの１つの出力信号と、ハイレベルのｎ個の出力信号を形成する。インバータ形レベルシフタにあっては、入力信号のハイレベルが電源電圧ＶＤＤに対応したレベルであるので、上記ロウレベルの出力信号を形成するときに、ＰチャネルＭＯＳＦＥＴＱ４のゲートには、電源電圧ＶＤＤ（０．８Ｖ）しか印加されない。したがって、上記高電源電圧ＶＤＤＨ（１．２Ｖ）が印加されるＭＯＳＦＥＴＱ４のソースとゲート間には上記しきい値電圧０．４Ｖに対応した１．２−０．８＝０．４（Ｖ）の電圧が印加されるでオン状態を維持する。つまり、このレベルシフタでは、上記電源電圧ＶＤＤがゲートに印加されることによりゲートとソース間電圧が０．８ＶとされるＮチャネルＭＯＳＦＥＴＱ３と、上記のようにゲートとソース間電圧が０．４ＶとされるＰチャネルＭＯＳＦＥＴＱ４とのコンダクタンス比に対応したロウレベルの出力信号を形成する。
【００１９】
このようなレベルシフタで形成された出力信号は、ワードドライバを構成するＣＭＯＳインバータ回路（Ｑ５とＱ６）のロジックスレッショルド電圧に対して、ロウレベルと見做されるようなレベルとされるので、ワードドライバではそれを増幅して高電源電圧ＶＤＤＨに対応したハイレベルの選択信号を形成し、ワード線ＷＬ０に伝える。このため、上記選択ワード線に対応したインバータ形レベルシフタでは、上記ＰチャネルＭＯＳＦＥＴＱ４とＮチャネルＭＯＳＦＥＴＱ３を通して直流電流を流すこととなる。
【００２０】
しかしながら、デコーダでは、アドレス信号ＡＤを受けて上記ｎ＋１のワード線ＷＬ０〜ＷＬ１のうちの１つのワード線の選択信号を形成する。したがって、この１つの選択ワード線に対応したレベルシフタのみにしか上記直流電流が流れない。これに対して、上記デコーダでは残りｎ本のワード線に対して非選択信号を出力するので、これに対応してｎ個からなる多数のレベルシフタにおいては上記ロウレベルの入力信号が供給されて、ＰチャネルＭＯＳＦＥＴＱ４がオン状態となり、ＮチャネルＭＯＳＦＥＴＱ３がオフ状態となって上記のように高電源電圧ＶＤＤＨに対応したハイレベルにレベル変換した出力信号を形成し、上記のような直流電流を流すことはないので実質的に問題になることはない。
【００２１】
特に制限されないが、ワード線の選択動作をパルス動作させることにより、上記レベルシフタに直流電流が流れる期間を必要最小に制限することができる。例えば、デコーダに対してパルスφを供給し、このパルスφにより上記デコーダで形成される選択信号の出力期間を制限する。このパルスφのパルス幅は、上記ワード線の選択動作によって、選択されたメモリセルからの記憶情報が図示しないセンスアンプ（又はリードアンプ）により増幅されるに必要な期間及びライトアンプからの書き込み情報が上記メモリセルに書き込まれるのに必要な期間だけ有効とされる。これにより、ワード線を選択状態にする期間は、上記パルスφのパルス幅により決定されて、それ以外の期間では全ワード線を非選択レベルとすることにより、上記選択動作に対応したレベルシフタでの直流電流が流れる期間を制限することができる。
【００２２】
図示しないけれども、上記ビット線の選択動作を行うカラムスイッチに供給されるカラム選択信号も上記ＶＤＤＨに対応した高レベルにされる。Ｙ系のアドレス信号をデコードするデコーダも、上記ワード線の選択信号を形成するデコーダと同様に低電圧ＶＤＤで動作するので、上記と同様なインバータ形のレベルシフタよって上記カラネ選択信号もレベルシフトされる。
【００２３】
図２には、この発明に係る半導体集積回路装置に搭載されるメモリ回路の他の一実施例の回路図が示されている。同図においても、メモリ回路を構成するメモリセルアレイと、そのワード線の選択動作を行うワードドライバが代表として例示的に示されている。メモリセルアレイは、ワード線方向にブロック０ないしブロックＮのようなメモリブロックが設けられる。１つのブロック０は、相補ビット線ＢＬ０，／ＢＬ０ないしＢＬｉ，／ＢＬｉと、ワード線ＷＬ０ないしＷＬｎから構成され、それぞれの交点にメモリセルが設けられる。
【００２４】
ブロック１ないしブロックＮは、上記ブロック０と同じ構成であり、図示していが、それぞれが相補ビット線ＢＬ０，／ＢＬ０ないしＢＬｉ，／ＢＬｉのように（ｉ＋１）対の相補ビット線が設けられる。ワード線ＷＬ０〜ＷＬｎは、特に制限されないが、上記ブロック０ないしブロックＮを貫通するように延長される。上記各ブロック０〜ブロックＮのそれぞれに対応してワードドライバが配置される。
【００２５】
上記１つのワード線ＷＬ０に分散して配置された各ワードドライバの入力端子は、レベルシフタで形成された選択信号を伝える選択信号線ＷＳ０に共通に接続される。他のワード線ＷＬ１〜ＷＬｎに対しても、上記同様な選択信号線ＷＳ１〜ＷＳｎが設けられる。上記のようにワード線ＷＬ０〜ＷＬｎは、それぞれがブロック０〜ブロックＮを貫通するように延長されるので、それぞれに対応した選択信号線ＷＳ０〜ＷＳｎも、同様に設けられる。
【００２６】
この構成では、ワード線ＷＬ０等に接続される多数のメモリセルを複数ブロックに分割し、複数のワードドライバにより分散させてワード線の選択動作を行うものであるので、ワード線の選択動作を全体として速くすることができる。つまり、複数ブロック０〜Ｎに延長される選択信号線ＷＳ０は、上記ワードドライバのみを駆動するものであるので高速に選択レベルにすることができる。これを受けて、上記各ドライバが動作して上記ワード線ＷＬ０を分担してドライブするので全体としてのワード線選択動作を高速にすることができる。
【００２７】
これに対して図１の実施例では、ワード線ＷＬ０に接続されるメモリセルの数が図２の実施例と同じなら、ワードドライバに隣接して設けられるメモリセルは、速く選択されるが、ワード線ＷＬ０の遠端側に配置されるメモリセルは、ワード線ＷＬ０に接続されるメモリセルの数に対応して大きな寄生容量を持つのでワードドライバで形成される選択信号の伝播が遅くなってしまう。メモリサイクルは、上記ワード線の遠端側の最も遅いメモリセルの選択動作により決められるので、図２の実施例のような構成を採用することによりメモリサイクルの短縮化が可能となる。
【００２８】
例えば、上記ブロック０〜ブロックＮの中の１つのブロックのみを選択して読み出しや書き込みを行うようにする場合、上記ブロック０〜ブロックＮのそれぞれにおいてワード線ＷＬ０〜ＷＬｎを電気的に分離して配置するものであってもよい。この場合には、上記ワード線をＸアドレスで選択するなら、Ｙアドレスにより生成されたブロック選択信号が形成され、上記ワードドライバには上記選択信号線ＷＳから供給される選択信号とブロック選択信号とが供給される。この構成は、いわゆる階層ワード線方式である。つまり、各ブロック０〜ブロックＮに設けられ、上記のようなメモリセルに接続されるワード線ＷＬがサブワード線ＳＷＬとされ、上記複数のブロックに跨がって配置される選択信号線ＷＳがメインワード線ＭＷＬとされる。
【００２９】
図３には、この発明に係る半導体集積回路装置の一実施例の全体ブロック図が示されている。この実施例の半導体集積回路装置は、特に制限されないが、３つのＳＲＡＭ（スタティック型ＲＡＭ）と、それを制御するためのユーザーロジック等からなる論理回路と、電源降圧回路ＶＧ及び入出力回路（Ｉ／Ｏ）からなる。上記ＳＲＡＭは、前記図１又は図２の実施例のように、メモリセルアレイとデコーダ等のような周辺回路からなり、デコーダとメモリセルアレイとの間には、ＶＤＤ−ＶＤＤＨのレベル変換を行う前記説明したようなＭＯＳＦＥＴＱ１〜Ｑ６からなるインバータ形レベルシフタ１が設けられる。このレベルシフタ１には、前記ワードドライバも含まれる。
【００３０】
この実施例の半導体集積回路装置は、外部端子からＶＤＤＨとＶＤＤＨＩＯのような２つの電源電圧が供給される。電源降圧回路ＶＧは、上記電源電圧ＶＤＤＨを受けて、ＶＤＤのような降圧電圧を形成する。この降圧電圧ＶＤＤは、前記ＳＲＡＭのデコーダ等の周辺回路及び論理回路の動作電圧として供給される。また、入出力回路（Ｉ／Ｏ）に対しても、その動作電圧の一部として供給される。チップの周辺部には、パッドＰＡＤが配列され領域が設けられる。このパッドＰＡＤのうち、電源供給端子ＶＤＤＨ、ＶＤＤＨＩＯが代表として例示的に示されている。
【００３１】
上記ＶＤＤＨＩＯは、入出力回路（Ｉ／Ｏ）及び論理回路に設けられるレベルシフタ２に対して動作電圧の一部として供給される。特に制限されないが、入出力回路（Ｉ／Ｏ）は、それが搭載されるシステム側の信号レベルに対応した電圧とされる。それ故、各電圧の関係は、ＶＤＤＨＩＯ≧ＶＤＤＨ＞ＶＤＤのように設定される。つまり、ＶＤＤＨＩＯ＝ＶＤＤＨの場合もあり得るのが、この実施例のように電源端子を分けて設けることにより、それが搭載されるシステムに対応して上記ＶＤＤＨＩＯを供給することにより、システムに適合した信号のやり取りを行うようにすることができる。
【００３２】
この実施例の半導体集積回路装置は、上記電源電圧ＶＤＤＨＩＯに対応した比較的大きな信号レベルとされ、ＶＤＤＨＩＯ＞ＶＤＤＨである場合も配慮して、上記レベルシフタ２は、前記ＳＲＡＭのレベルシフタ１のようなインバータ形レベルシフタとは異なり、クロスカップル形レベルシフタが採用される。つまり、ＰチャネルＭＯＳＦＥＴＱ８とＱ１０のゲートとドレインとを交差接続（クロスカップル）し、ソースには電源電圧ＶＤＤＨＩＯを供給する。上記ＭＯＳＦＥＴＱ８，Ｑ１０のドレインと回路の接地電位との間には、ＮチャネルＭＯＳＦＥＴＱ７とＱ９が設けられる。上記ＭＯＳＦＥＴＱ７のゲートには、入力信号が供給され、ＭＯＳＦＥＴＱ９のゲートには、インバータ回路ＩＮ０により上記入力信号が反転されて供給される。
【００３３】
クロスカップル形レベルシフタの動作は、以下の通りである。入力信号がロウレベルのとき、ＮチャネルＭＯＳＦＥＴＱ７がオフ状態に、ＮチャネルＭＯＳＦＥＴＱ９がオン状態にされる。上記ＭＯＳＦＥＴＱ９のオン状態によりＰチャネルＭＯＳＦＥＴＱ８のゲート電圧をロウレベルとして、かかるＭＯＳＦＥＴＱ８をオン状態にする。ＭＯＳＦＥＴＱ８のオン状態によりＰチャネルＭＯＳＦＥＴＱ１０のゲート電圧を動作電圧ＶＤＤＨＩＯに対応したハイレベルとし、かかるＭＯＳＦＥＴＱ１０をオフ状態にする。したがって、ＰチャネルＭＯＳＦＥＴＱ１０がオフ状態となり、上記ＮチャネルＭＯＳＦＥＴＱ７のオン状態によって出力信号はロウレベルとされる。
【００３４】
入力信号がロウレベルからハイレベルに変化すると、ＮチャネルＭＯＳＦＥＴＱ７がオン状態に、ＮチャネルＭＯＳＦＥＴＱ９がオフ状態にされる。上記ＭＯＳＦＥＴＱ７のオン状態と上記ＰチャネルＭＯＳＦＥＴＱ８のオン状態とのコンダクスタンス比により決まる中間電位によって、ＰチャネルＭＯＳＦＥＴＱ１０のゲート電圧を下げて、ソース−ドレインに電流を流して出力信号をハイレベルに立ち上げて上記ＰチャネルＭＯＳＦＥＴＱ８のオン状態でのコンダクタンスを小さくする。
【００３５】
この結果、上記ＭＯＳＦＥＴＱ７とＱ８のコンダクタンス比による中間電位が低下して上記ＭＯＳＦＥＴＱ１０に流れる電流を増大させ、それにより上記中間電位を益々低下させるという正帰還ループの作用によって、上記ＭＯＳＦＥＴＱ８をオフ状態にして、ＭＯＳＦＥＴＱ１０のオン状態による動作電圧ＶＤＤＨＩＯに対応したハイレベルを出力する。このようにして、クロスカップル形レベルシフタにより、動作電圧ＶＤＤに対応した約０．８Ｖのような入力信号のハイレベルが、上記動作電圧ＶＤＤＨＩＯに対応した１．２Ｖ又はそれ以上のハイレベルの出力信号にレベル変換（レベルシフト）される。
【００３６】
半導体集積回路装置におけるＳＲＡＭ以外の回路、例えば入出力回路（Ｉ／Ｏ）においてレベル変換が必要となる。このときは、ＳＲＡＭ程は高速動作が要求されないこと、また、必ずしもワード線選択のようなパルス動作でないことより、上記のようなクロスカップル形のレベルシフト回路を用いることで、上記のようなレベル変換に伴う前記のような直流電流の発生を防ぐことができる。更に、通常、入出力回路（Ｉ／Ｏ）におけるレベルシフタの入出力の振幅差は、上記ＳＲＡＭにおけるワードドライバの入出力の振幅差よりも大きくい場合（ＶＤＤＨＩＯ＞ＶＤＤＨ）があるので直流電流の発生が少ないクロスカップル形レベルシフタが適する。
【００３７】
図４には、この発明に係る半導体集積回路装置に搭載されるメモリ部の一実施例の説明図が示されている。同図においては、メモリ部のワード線選択回路及びメモリセルを構成する回路とそれに対応した素子断面構造が示されている。低電圧ＶＤＤで動作するＮチャネルＭＯＳＦＥＴＱ１とＰチャネルＭＯＳＦＥＴＱ２からなるＣＭＯＳインバータ回路は、前記実施例ではレベルシフタの一部を構成するものとして説明したが、この実施例ではデコーダ等のような低電圧ＶＤＤで動作する回路を代表するものとして示されている。
【００３８】
この実施例の半導体集積回路装置は、３重ウェル（トリプルウェル）構造が採用される。つまり、Ｐ型半導体基板Ｐｓｕｂの素子形成領域には、深い深さにされたＮ型ウェル領域Ｎｄｗｅｌｌが形成される。上記ウェル領域Ｎｄｗｅｌｌには、それぞれＮチャネルＭＯＳＦＥＴ（ＮＭＯＳ）が形成されるＰ型ウェルＰｗｅｌｌとＰチャネルＭＯＳＦＥＴ（ＰＭＯＳ）が形成されるＮ型ウェルＮｗｅｌｌが形成される。上記Ｎ型ウェル領域Ｎｄｗｅｌｌは、上記低電圧ＶＤＤと高電圧ＶＤＤＨとに対応してそれぞれ独立して設けられる。
【００３９】
低電圧ＶＤＤにより動作するＮチャネルとＰチャネルＭＯＳＦＥＴとが形成される深い深さのＮ型ウェル領域Ｎｄｗｅｌｌには、ＶＤＤがバイアス電圧として供給され、高電圧ＶＤＤＨにより動作するＮチャネルとＰチャネルＭＯＳＦＥＴとが形成される深い深さのＮ型ウェル領域Ｎｄｗｅｌｌには、ＶＤＤＨがバイアス電圧として供給される。低電圧ＶＤＤにより動作するＰチャネルＭＯＳＦＥＴが形成されるＮ型ウェル領域Ｎｗｅｌｌには、ＶＤＤがバイアス電圧として供給され、ＮチャネルＭＯＳＦＥＴが形成されるＰ型ウェル領域Ｐｗｅｌｌには、回路の接地電位ＶＳＳがバイアス電圧として供給される。高電圧ＶＤＤＨにより動作するＰチャネルＭＯＳＦＥＴが形成されるＮ型ウェル領域Ｎｗｅｌｌには、ＶＤＤＨがバイアス電圧として供給され、ＮチャネルＭＯＳＦＥＴが形成されるＰ型ウェル領域Ｐｗｅｌｌには、回路の接地電位ＶＳＳがバイアス電圧として供給される。
【００４０】
上記低電圧ＶＤＤで動作するＭＯＳＦＥＴＱ１とＱ２と、上記高電圧で動作するＭＯＳＦＥＴＱ４〜Ｑ６とは、上記ＰＮ接合分離により電気的に分離されるようバイアス電圧が与えられる。同じく高電圧ＶＤＤＨで動作するメモリセルを構成するＭＯＳＦＥＴＱ１１〜Ｑ１６は、上記ＭＯＳＦＥＴＱ４〜Ｑ６と同じ深い深さのＮ型ウェル領域Ｎｄｗｅｌｌに形成することができる。もっとも、別のＮ型ウェル領域Ｎｄｗｅｌｌに形成してもよい。
【００４１】
上記ＭＯＳＦＥＴＱ１〜Ｑ６及びＱ１１〜Ｑ１６は、チャネル長Ｌが微細化された前記０．１μｍのようなサイズに形成される。メモリセルを構成するＭＯＳＦＥＴＱ１１〜Ｑ１６は、前記ようなリーク電流を小さくして読み出しマージンを確保するために高しきい値電圧（高Ｖth）とされる。このような高Ｖthとするために、ＰチャネルＭＯＳＦＥＴ（ＰＭＯＳ）が形成されるＮ型ウェルＮｗｅｌｌには、Ｎ型不純物濃度がイオン打ち込み技術等により選択的に導入され、ＮチャネルＭＯＳＦＥＴ（ＮＭＯＳ）が形成されるＰ型ウェルＰｗｅｌｌには、Ｐ型不純物濃度がイオン打ち込み技術等により選択的に導入される。このような選択的な不純物の導入によって、例えば、前記のようにＭＯＳＦＥＴＱ１〜Ｑ６は、絶対値で０．４Ｖのような低しきい値電圧とされるのに対して、メモリセルを構成するＭＯＳＦＥＴＱ１１〜Ｑ１６は、絶対値で０．６Ｖのような高しきい値電圧とされる。
【００４２】
図５には、この発明に係る半導体集積回路装置に搭載されるメモリ部の他の一実施例の要部回路図が示されている。同図においては、メモリ部のワード線選択回路及びメモリセルを構成する回路図が示されている。この実施例では、レベルシフタを構成するＰチャネルＭＯＳＦＥＴＱ４が、前記図４の実施例で示したような０．６Ｖのような高しきい値電圧（高Ｖth）とされる。例えば、前記のようにＭＯＳＦＥＴＱ１、Ｑ２のような内部回路を低電圧ＶＤＤで動作させ、それに対応してしきい値電圧が約０．４Ｖ程度の低しきい値電圧とされる。高電圧ＶＤＤＨで動作するメモリセルを構成するＭＯＳＦＥＴＱ１１〜Ｑ１６は、前記のように約０．６Ｖのような高しきい値電圧とされて高電圧ＶＤＤＨ（１．２Ｖ）で動作する。
【００４３】
この実施例のインバータ形のレベルシフタにおいては、入力信号のハイレベルが電源電圧ＶＤＤに対応したレベルであるので、上記ロウレベルの出力信号を形成するときに、ＰチャネルＭＯＳＦＥＴＱ４のゲートには、電源電圧ＶＤＤ（０．８Ｖ）しか印加されない。したがって、上記高電源電圧ＶＤＤＨ（１．２Ｖ）が印加されるＭＯＳＦＥＴＱ４のソースとゲート間には１．２−０．８＝０．４（Ｖ）の電圧が印加されることになる。この実施例では、上記ＭＯＳＦＥＴＱ４のしきい値電圧が絶対値で０．６Ｖのように高Ｖthとなっており、オフ状態にすることができ、上記直流電流の発生を防止することができる。
【００４４】
図６には、この発明に用いられるインバータ形とクロスカップル形のレベルシフタの入出力特性図が示されている。実線で示したのがインバータ形のレベルシフタの入出力特性図であり点線で示したのがクロスカップル形のレベルシフタの入出力特性である。レベル変換信号が１．２Ｖで、入力信号は０．８Ｖ、１．０Ｖ及び１．２Ｖの３通りの例が示されている。
【００４５】
同図の入出力特性図においては、直接的にはインバータ形とクロスカップル形の信号伝達時間を表現していないが、インバータ形とクロスカップル形とではインバータ形の方がロジックスレッショルド電圧が小さく、入力信号がロウレベルからハイレベルに変化したときに、高速に出力信号がロウレベルからハイレベル変化することを示している。クロスカップル形のレベルシフタでは、上記ロジックスレッショルドに達するまでは、正帰還ループが前の状態を維持するように作用するので、出力信号変化を遅くなるので、この観点からもインバータ形のレベルシフタの方が信号伝播遅延時間がみ短くなることが理解できるものである。
【００４６】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、図１のレベルシフタにおいて、ＭＯＳＦＥＴＱ１とＱ２からなるインバータ回路を２入力のゲート回路に置き換え、それに前記パルスφを供給して、ワード線選択期間をパルス動作により制御する機能を付加するものであってもよい。メモリセルのしきい値電圧を周辺回路や他の論理回路を構成するＭＯＳＦＥＴのしきい値電圧よりも高くする手段としては、上記のようにＭＯＳＦＥＴのチャネル領域の不純物濃度を制御するものの他、ゲート絶縁膜の膜厚を厚く形成するもの、あるいは両者の組み合わせによるものであってもよい。この発明は、ＳＲＡＭを含むメモリ回路を備えた各種半導体集積回路装置に広く利用することができる。
【図面の簡単な説明】
【００４７】
【図１】この発明に係る半導体集積回路装置に搭載されるメモリ回路の一実施例を示す回路図である。
【図２】この発明に係る半導体集積回路装置に搭載されるメモリ回路の他の一実施例を示す回路図である。
【図３】この発明に係る半導体集積回路装置の一実施例を示す全体ブロック図である。
【図４】この発明に係る半導体集積回路装置に搭載されるメモリ部の一実施例を示す説明図である。
【図５】この発明に係る半導体集積回路装置に搭載されるメモリ部の他の一実施例を示す要部回路図である。
【図６】この発明に用いられるインバータ形とクロスカップル形のレベルシフタの入出力特性図である。
【符号の説明】
【００４８】
Ｑ１〜Ｑ１６…ＭＯＳＦＥＴ、ＳＲＡＭ…スタティック型ランダム・アクセス・メモリ、ＰＡＤ…パッド、Ｐｗｅｌｌ…Ｐ型ウェル、Ｎｗｅｌｌ…Ｎ型ウェル、Ｎｄｗｌｌ…深いＮ型ウェル、Ｐｓｕｂ…Ｐ型半導体基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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