(57)【要約】【課題】  キャパシタの電極となる層の剥離が抑制される半導体装置の製造方法を提供する。【解決手段】  開口部５ａ内を含むシリコン酸化膜５上に半球状のＲＧＰ膜６ａが形成される。シリコンの結晶が成長する温度よりも低い温度のもとでその開口部５ａを埋め込むＢＰＴＥＯＳ膜７が形成される。次に、開口部５ａ内に位置する半球状のＲＧＰ膜６ａの部分を残して他の部分がＣＭＰ処理により除去される。これにより、半球状のＲＧＰ膜６ａにおいてシリコンが結晶成長するのが抑えられて、ＣＭＰ処理等が施される際に、ＲＧＰ膜６ａが飛散したり剥離したりするのが抑制される。その後、半球状のＲＧＰ膜６ａにシリコンの結晶を成長させるためのアニールが施されて略球状のＲＧＰ膜６ｂが形成される。これにより、ストレージノードの表面積が増加してキャパシタの容量を増やすことができる。【選択図】        図５
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【特許請求の範囲】
【請求項１】
半導体基板の主表面上に所定の厚さの第１絶縁膜を形成する工程と、
前記第１絶縁膜に前記半導体基板の主表面を露出する開口部を形成する工程と、
前記開口部の底面および側面上を含む前記第１絶縁膜の表面上にアモルファスシリコン膜を形成する工程と、
前記アモルファスシリコン膜の表面上にシリコンを成長させるための少なくともシリコンの核を形成して電極となる層を形成する工程と、
前記開口部を埋めるように前記電極となる層の上に第２絶縁膜を形成する工程と、
前記第１絶縁膜の上面上に位置する前記電極となる層の部分および前記第２絶縁膜の部分を除去することにより、前記電極となる層を電気的に分離する工程と、
前記第１絶縁膜および前記第２絶縁膜を除去することにより、前記電極となる層を露出する工程と、
露出した前記電極となる層のシリコンを結晶成長させることにより、凹凸状の電極を形成する工程と、
前記電極の上に第３絶縁膜を介在させて他の電極を形成する工程と
を備えた、半導体装置の製造方法。
【請求項２】
前記電極となる層を形成する工程は、前記電極となる層に形成された前記シリコンの核を、一連のシリコンの結晶成長過程における所定の途中の成長段階まで成長させる工程を含む、請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２絶縁膜を形成する工程では、前記第２絶縁膜はシリコンの結晶成長が起きる温度よりも低い温度条件のもとで形成される、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第２絶縁膜を形成する工程では、前記第２絶縁膜としてボロンおよびリンを添加したシリコン酸化膜が形成される、請求項１〜３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記電極となる層を形成する工程では、前記シリコンの核はジシラン（Ｓｉ2Ｈ6）ガスを用いることにより形成される、請求項１〜４のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、キャパシタを備えた半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
情報を記憶するための半導体装置の一つとしてダイナミック・ランダム・アクセス・メモリ（以下、「ＤＲＡＭ」と記す。）がある。ＤＲＡＭでは、デザインルールの縮小化に伴い情報としての電荷を安定して蓄積するために、キャパシタの容量を確保する対策が種々提案されている。
【０００３】
キャパシタの容量を確保するために、特許文献１では、キャパシタの電極（ストレージノード）の表面を凹凸にする処理を施して、ストレージノードとキャパシタ絶縁膜との接触面積を増やす手法が提案されている。
【０００４】
そこで、特許文献１に記載された半導体装置の製造方法について説明する。まず、半導体基板上に形成されたメモリセルトランジスタ等を覆うように、たとえばシリコン酸化膜の層間絶縁膜が形成される。その層間絶縁膜にメモリセルトランジスタを露出するコンタクトホールが形成される。
【０００５】
次に、そのコンタクトホールを埋めるように層間絶縁膜上にドープトポリシリコン膜が形成される。そのドープトポリシリコン膜の全面にエッチバック処理を施すことにより、コンタクトホール内に位置するドープトポリシリコン膜の部分を残して、層間絶縁膜の上面上に位置するドープトポリシリコン膜が除去される。これにより、コンタクトホール内に下部電極プラグが形成される。
【０００６】
次に、下部電極プラグを覆うように、層間絶縁膜上にエッチングストッパとしてシリコン窒化膜が形成される。そのシリコン窒化膜上にストレージノードを形成するためのシリコン酸化膜が形成される。
【０００７】
次に、そのシリコン酸化膜上に所定のレジストパターンが形成され、そのレジストパターンをマスクとしてシリコン酸化膜にエッチングを施すことにより、下部電極プラグの表面を露出する開口部が形成される。
【０００８】
次に、その開口部内を含むシリコン酸化膜上にドープトポリシリコン膜とアモルファスシリコン膜が形成される。次に、そのアモルファスシリコン膜に所定の粗面化処理を施すことにより、ＲＧＰ膜（Rugged Grain Polysilicon）が形成される。
【０００９】
次に、開口部内を埋めるようにＲＧＰ膜上に埋め込み絶縁膜が形成される。その埋め込み絶縁膜に化学的機械研磨ＣＭＰ（Chemical Mechanical Polishing）処理を施すことにより、シリコン酸化膜上に位置するＲＧＰ膜およびドープトポリシリコン膜が除去されて開口部内にＲＧＰ膜が残される。これにより、隣合うストレージノードとの電気的な分離がされたことになる。
【００１０】
次に、ＲＧＰ膜上に位置する埋め込み絶縁膜が除去され、さらに、ＲＧＰ膜を取り囲むように位置するシリコン酸化膜が除去される。これにより、ＲＧＰ膜によるストレージノードが露出する。
【００１１】
次に、ＲＧＰ膜を覆うようにキャパシタ絶縁膜が形成される。そのキャパシタ絶縁膜上にセルプレートとなるチタンナイトライド（ＴｉＮ）膜およびポリシリコン膜が形成される。これにより、ストレージノード、キャパシタ絶縁膜およびセルプレートを含むキャパシタが形成される。
【００１２】
その後、キャパシタを覆うように他の層間絶縁膜が形成され、さらに、その層間絶縁膜上に所定の配線層が形成されて、ＤＲＡＭの主要な部分が完成する。
【特許文献１】特開２００１−２０３３３４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、上述した従来のＤＲＡＭの製造方法では、次のような問題点があった。従来の製造方法では、ストレージノード形成する際に、隣合うストレージノード間の電気的な短絡を防止するために、ストレージノードの分離工程の前に粗面化処理が施される。すなわち、埋め込み絶縁膜のＣＭＰ処理の前に、アモルファスシリコン膜に所定の粗面化処理が施されることになる。
【００１４】
そのため、粗面化処理を施した後キャパシタ絶縁膜を形成するまでの間に、半導体基板に施されるＣＭＰ処理やエッチング処理等によってＲＧＰ膜が剥離するおそれがあった。その結果、キャパシタの容量を充分に確保することができないおそれがあった。
【００１５】
本発明は上記問題点を解決するためになされたものであり、その目的はキャパシタの電極となる層の剥離が抑制される半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１６】
本発明に係る半導体装置の製造方法は以下の工程を備えている。半導体基板の主表面上に所定の厚さの第１絶縁膜を形成する。その第１絶縁膜に半導体基板の主表面を露出する開口部を形成する。開口部の底面および側面上を含む第１絶縁膜の表面上にアモルファスシリコン膜を形成する。アモルファスシリコン膜の表面上にシリコンを成長させるための少なくともシリコンの核を形成して電極となる層を形成する。開口部を埋めるように電極となる層の上に第２絶縁膜を形成する。第１絶縁膜の上面上に位置する電極となる層の部分および第２絶縁膜の部分を除去することにより、電極となる層を電気的に分離する。第１絶縁膜および第２絶縁膜を除去することにより、電極となる層を露出する。露出した電極となる層のシリコンを結晶成長させることにより、凹凸状の電極を形成する。電極の上に第３絶縁膜を介在させて他の電極を形成する。
【発明の効果】
【００１７】
この製造方法によれば、電極となる層は、まず、少なくともシリコンの核が形成された状態で、電気的な分離、第２絶縁膜の除去および第１絶縁膜の除去を行うことによって、シリコンの粒が飛散したり電極となる層が剥離したりするのを抑制することができ、そして、その後、露出した電極となる層のシリコンの結晶化を促進して凹凸状の電極とすることで、電極、第３絶縁膜および他の電極からなるキャパシタの容量を増大することができる。
【発明を実施するための最良の形態】
【００１８】
（実施例１）
本発明の実施例１に係る半導体装置の製造方法としてＤＲＡＭの製造方法について説明する。まず、半導体基板１上にメモリセルトランジスタ等が形成される。次に、そのメモリセルトランジスタを覆うように、たとえばシリコン酸化膜の層間絶縁膜２が形成される。その層間絶縁膜２にメモリセルトランジスタを露出するコンタクトホール２ａが形成される（図１参照）。
【００１９】
次に、そのコンタクトホール２ａを埋めるように層間絶縁膜２上にドープトポリシリコン膜が形成される。そのドープトポリシリコン膜の全面にエッチバック処理を施すことにより、コンタクトホール２ａ内に位置するドープトポリシリコン膜の部分を残して、層間絶縁膜２の上面上に位置するドープトポリシリコン膜が除去される。これにより、図１に示すように、コンタクトホール２ａ内に下部電極プラグ３が形成される。
【００２０】
次に、下部電極プラグ３を覆うように、層間絶縁膜２上にエッチングストッパとしてシリコン窒化膜４が形成される。そのシリコン窒化膜４上にストレージノードを形成するためのシリコン酸化膜５が形成される。
【００２１】
次に、そのシリコン酸化膜５上に所定のレジストパターン（図示せず）が形成され、そのレジストパターンをマスクとしてシリコン酸化膜５にエッチングを施すことにより、下部電極プラグ３の表面を露出する開口部５ａが形成される。
【００２２】
次に、図２に示すように、その開口部５ａ内を含むシリコン酸化膜５上に、ＣＶＤ（Chemical Vapor Deposition）法によりドープトポリシリコン膜（図示せず）を介在させて、温度約５００℃のもとでアモルファスシリコン膜６が形成される。
【００２３】
次に、そのアモルファスシリコン膜６に、たとえば温度約７５０℃〜７８０℃、ジシラン（Ｓｉ2Ｈ6）ガス雰囲気のもとで粗面化処理が施される。これにより、シリコンの核が形成されてその核が成長し、図３に示すように、半球状のＲＧＰ膜６ａが形成される。
【００２４】
次に、図４に示すように、開口部５ａを埋めるように半球状のＲＧＰ膜６ａ上に、ＣＶＤ法によりＢＰＴＥＯＳ（Boro Phopho Tetra Ethyl Ortho Silicate glass）膜７が形成される。
【００２５】
次に、図５に示すように、ＣＭＰ処理を施すことにより、開口部５ａ内に位置するＲＧＰ膜６ａの部分を残して、シリコン酸化膜５の上面上に位置するＢＰＴＥＯＳ膜７の部分およびＲＧＰ膜６ａの部分が除去される。ＣＭＰ処理の後、所定の洗浄処理が施される。これにより、隣合うストレージノードとなる部分との電気的な分離がされたことになる。
【００２６】
次に、所定のエッチング処理を施すことにより、残されたＲＧＰ膜６ａの上に位置するＢＰＴＥＯＳ膜７の部分が除去される。さらに、エッチング処理を施すことにより、残されたＲＧＰ膜６ａの周囲に位置するシリコン酸化膜５が除去されて、図６に示すように、キャパシタのストレージノードとなる半球状のＲＧＰ膜６ａが露出する。なお、このとき、図７に示すように、ＲＧＰ膜６ａが転倒しないように、シリコン酸化膜５を一部残した状態としてもよい。
【００２７】
次に、図８に示すように、温度約７５０℃〜７８０℃のもとでアニール処理を施すことにより、半球状のＲＧＰ膜６ａをさらに結晶成長させる。これにより、半球状のＲＧＰ膜６ａがより球形状に近づいた略球状のＲＧＰ膜６ｂとなって、略球状のＲＧＰ膜６ｂによる凹凸状の表面を有するストレージノード８が形成されることになる。
【００２８】
次に、図９に示すように、ＣＶＤ法によりストレージノード８上にキャパシタ絶縁膜９が形成される。次に、図１０に示すように、ＣＶＤ法によりキャパシタ絶縁膜９上にポリシリコン膜を形成することにより、セルプレート１０が形成される。このようにして、ストレージノード８、キャパシタ絶縁膜９およびセルプレート１０を有するキャパシタ１１が形成されることになる。
【００２９】
次に、図１１に示すように、ＣＶＤ法によりキャパシタ１１を覆うように層間絶縁膜１２が形成される。その後、その層間絶縁膜１２上に所定の金属配線（図示せず）等が形成されてＤＲＡＭの主要な部分が完成する。
【００３０】
上述した半導体装置の製造方法では、まず、開口部５ａ内を含むシリコン酸化膜５上に半球状のＲＧＰ膜６ａが形成され、その開口部５ａがＢＰＴＥＯＳ膜７によって埋め込まれた後に、開口部５ａ内に位置する半球状のＲＧＰ膜６ａの部分を残して他の部分がＣＭＰ処理により除去される。
【００３１】
その開口部５ａを埋め込むＢＰＴＥＯＳ膜７は、比較的低い温度、すなわち、シリコンの結晶が成長する温度よりも低い温度のもとで形成される。これにより、半球状のＲＧＰ膜６ａにおいてシリコンが結晶成長するのが抑えられて、ＣＭＰ処理が施される際に、ＲＧＰ膜６ａ（シリコン粒）が飛散するのが抑制されることになる。また、ＣＭＰ処理が施された後に行われる洗浄処理やエッチング処理等においても、ＲＧＰ膜６ａが飛散したり剥離したりするのが抑制される。
【００３２】
そして、その後、半球状のＲＧＰ膜６ａにシリコンの結晶を成長させるためのアニールが施されて略球状のＲＧＰ膜６ｂが形成されることで、ストレージノード８の表面積が増加してキャパシタの容量を増やすことができる。
【００３３】
このように、本半導体装置の製造方法では、シリコンの結晶化が抑制された半球状のＲＧＰ膜６ａの状態でＣＭＰ処理、洗浄処理およびエッチング処理等を行うことによって、ＲＧＰ膜６ａが飛散したり剥離したりするのを抑制することができる。そして、その後、アニールにより半球状のＲＧＰ膜６ａのシリコンの結晶化を促進して略球状のＲＧＰ膜６ｂとすることで、キャパシタの容量を増やすことができる。
【００３４】
（実施例２）
本発明の実施例２に係る半導体装置の製造方法について説明する。まず、図１２に示す工程までは、前述した図２に示す工程までと同様の処理が施される。その後、図１３に示すように、ジシラン（Ｓｉ2Ｈ6）ガス雰囲気のもとで、たとえば温度約７５０℃〜７８０℃のアニール処理をアモルファスシリコン膜６に施すことによって、シリコンの核６ｃが形成される。ここでは、半球状のＲＧＰ膜となるまでシリコンの結晶成長は行われない。
【００３５】
次に、図１４に示すように、開口部５ａを埋めるようにシリコンの核６ｃが形成されたポリシリコン膜上に、ＣＶＤ法によりＢＰＴＥＯＳ膜７が形成される。次に、図１５に示すように、ＣＭＰ処理を施すことにより、開口部５ａ内に位置するシリコンの核６ｃの部分を残して、シリコン酸化膜５上に位置するＢＰＴＥＯＳ膜７の部分およびシリコンの核６ｃの部分が除去される。ＣＭＰ処理の後、所定の洗浄処理が施される。これにより、隣合うストレージノードとなる部分との電気的な分離がされたことになる。
【００３６】
次に、所定のエッチング処理を施すことにより、残されたシリコンの核６ｃが形成されたポリシリコン膜の上に位置するＢＰＴＥＯＳ膜７の部分が除去される。さらに、エッチング処理を施すことにより、残されたシリコンの核６ｃが形成されたポリシリコン膜の周囲に位置するシリコン酸化膜５が除去されて、図１６に示すように、キャパシタのストレージノードとなるシリコンの核６ｃが形成されたポリシリコン膜が露出する。
【００３７】
次に、図１７に示すように、温度約７５０℃〜７８０℃のもとでアニール処理を施すことにより、シリコンの核６ｃを結晶成長させて、略球状のＲＧＰ膜６ｂが形成される。これにより、略球状のＲＧＰ膜６ｂによる凹凸状の表面を有するストレージノード８が形成されることになる。
【００３８】
次に、図１８に示すように、ＣＶＤ法によりストレージノード８上にキャパシタ絶縁膜９が形成される。次に、図１９に示すように、ＣＶＤ法によりキャパシタ絶縁膜９上に、たとえばチタンナイトライド膜およびポリシリコン膜を形成することにより、セルプレート１０が形成される。このようにして、ストレージノード８、キャパシタ絶縁膜９およびセルプレート１０を有するキャパシタ１１が形成されることになる。
【００３９】
次に、図２０に示すように、ＣＶＤ法によりキャパシタ１１を覆うように層間絶縁膜１２が形成される。その後、その層間絶縁膜１２上に所定の金属配線（図示せず）等が形成されてＤＲＡＭの主要な部分が完成する。
【００４０】
上述した半導体装置の製造方法では、まず、開口部５ａ内を含むシリコン酸化膜５上にアモルファスシリコン膜６が形成され、その表面にシリコンの核６ｃが形成される。その状態で開口部５ａがＢＰＴＥＯＳ膜７によって埋め込まれた後に、開口部５ａ内に位置するシリコンの核６ｃが形成された部分を残して他の部分がＣＭＰ処理により除去される。
【００４１】
その開口部５ａを埋め込むＢＰＴＥＯＳ膜７は、比較的低い温度、すなわち、シリコンの結晶が成長する温度よりも低い温度のもとで形成される。これにより、シリコンの核６ｃが結晶成長するのが抑えられて、ＣＭＰ処理が施される際にシリコン粒が飛散するのが抑制されることになる。また、ＣＭＰ処理が施された後に行われる洗浄処理やエッチング処理等においても、シリコン粒が飛散したり剥離したりするのが抑制される。
【００４２】
そして、その後、シリコンの核６ｃを結晶成長させるためのアニールが施されて略球状のＲＧＰ膜６ｂが形成されることで、ストレージノード８の表面積が増加してキャパシタの容量を増やすことができる。
【００４３】
このように、本半導体装置の製造方法では、シリコンの核６ｃが形成された状態でＣＭＰ処理、洗浄処理およびエッチング処理等を行うことによって、シリコンの粒が飛散したり剥離したりするのを抑制することができる。そして、その後、アニールによりシリコンの核６ｃを結晶成長させて略球状のＲＧＰ膜６ｂとすることで、キャパシタの容量を増やすことができる。
【００４４】
なお、上述した各実施例では、開口部５ａを埋め込む絶縁膜としてＢＰＴＥＯＳ膜７をれに挙げて説明したが、シリコンの結晶が成長する温度よりも低い温度のもとで形成される絶縁膜であればＢＰＴＥＯＳ膜７に限られず、たとえば、リンだけをドープしたＰＳＧ（Phospho Silicate Glass）膜、不純物をドープさせないＵＳＧ（Undoped Silicate Glass）膜、あるいは、スピンオングラス法によって形成されるＳＯＧ（Spin On Glass）膜等を適用してもよい。また、コンタクトホール２ａ内に形成される下部電極プラグ３は、半導体基板上に形成されたパッド電極に電気的に接続されるような構造としてもよい。
【産業上の利用可能性】
【００４５】
本発明は、キャパシタ備えた半導体装置においてキャパシタの容量を確保するのに有効に適用される。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施例１に係る半導体装置の製造方法の一工程を示す断面図である。
【図２】同実施例において、図１に示す工程の後に行われる工程を示す断面図である。
【図３】同実施例において、図２に示す工程の後に行われる工程を示す断面図である。
【図４】同実施例において、図３に示す工程の後に行われる工程を示す断面図である。
【図５】同実施例において、図４に示す工程の後に行われる工程を示す断面図である。
【図６】同実施例において、図５に示す工程の後に行われる工程を示す断面図である。
【図７】同実施例において、図５に示す工程の後に行われる工程の変形例を示す断面図である。
【図８】同実施例において、図６に示す工程の後に行われる工程を示す断面図である。
【図９】同実施例において、図８に示す工程の後に行われる工程を示す断面図である。
【図１０】同実施例において、図９に示す工程の後に行われる工程を示す断面図である。
【図１１】同実施例において、図１０に示す工程の後に行われる工程を示す断面図である。
【図１２】本発明の実施例２に係る半導体装置の製造方法の一工程を示す断面図である。
【図１３】同実施例において、図１２に示す工程の後に行われる工程を示す断面図である。
【図１４】同実施例において、図１３に示す工程の後に行われる工程を示す断面図である。
【図１５】同実施例において、図１４に示す工程の後に行われる工程を示す断面図である。
【図１６】同実施例において、図１５に示す工程の後に行われる工程を示す断面図である。
【図１７】同実施例において、図１６に示す工程の後に行われる工程を示す断面図である。
【図１８】同実施例において、図１７に示す工程の後に行われる工程を示す断面図である。
【図１９】同実施例において、図１８に示す工程の後に行われる工程を示す断面図である。
【図２０】同実施例において、図１９に示す工程の後に行われる工程を示す断面図である。
【符号の説明】
【００４７】
１  半導体基板、５  シリコン酸化膜、２ａ  コンタクトホール、３  下部電極プラグ、４  シリコン窒化膜、５ａ  開口部、６  アモルファスシリコン膜、６ａ  半球状のＲＧＰ膜、６ｂ  略球状のＲＧＰ膜、６ｃ  シリコンの核、７  ＢＰＴＥＯＳ膜、８  ストレージノード、９  キャパシタ絶縁膜、１０  セルプレート、１１  キャパシタ、２，１２  層間絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2005064119.tif 000019
【図１８】
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【図１９】
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【図２０】
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