(57)【要約】【課題】 トレンチアイソレーション構成を有し、ベース層をエピタキシャル成長層によって形成する例えばＳｉＧｅナロウベース型バイポーラトランジスタが形成される半導体装置を、バイポーラトランジスタに対する熱処理量を軽減し、かつ製造工程数の削減をはかる。【解決手段】 バイポーラトランジスタを有する半導体装置の製造方法において、トレンチアイソレーションのトレンチへの埋込み工程を、半導体装置を製造する主要熱処理の後に行う。【選択図】        図１    
2005094027.tif 000002
【特許請求の範囲】
【請求項１】
ベース領域の少なくとも真性ベース領域がエピタキシャル成長層によって形成するバイポーラトランジスタを有する半導体装置の製造方法であって、
トレンチアイソレーションのチャンネルストップ領域の活性化の熱処理と
エミッタの不純物の拡散の熱処理との後に
トレンチアイソレーションのトレンチへの埋込みをテトラ・エチル・オルソ・シリケートによる気相成長または埋込み材料の塗布によって行う
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記バイポーラトランジスタは、
前記真性ベース領域がＳｉＧｅ半導体層よりなるナロウベース型バイポーラトランジスタである
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記チャンネルストップ領域の活性化の熱処理と、前記エミッタ不純物の拡散の熱処理とを同時に行う
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記エミッタをりんドープド多結晶半導体層からの不純物拡散によって形成する
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
トレンチアイソレーションのトレンチの埋込みを層間絶縁層と兼ねた
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特にベース層をエピタキシャル成長層によって形成するバイポーラトランジスタを有する半導体装置の製造方法に関わる。
【背景技術】
【０００２】
バイポーラトランジスタの最高遮断周波数（以下ｆTMAXと記す）をより高速にするためには、ベース幅を狭くする必要がある。しかしながら、このベース幅を単に狭くすると、エミッタ−コレクタ間にパンチスルーが生じて、エミッタ−コレクタ間耐圧の低下を来すという問題が生じることから、浅く、しかも不純物濃度が濃いベースを形成する必要がある。ところが、このベースの形成を、通常のバイポーラトランジスタの製造方法におけるように、イオン注入法によって形成すると、打ち込まれた不純物がチャネリングを起こすことから、ベース幅を充分狭く形成すること、すなわち浅い接合を形成することに限界があり、ｆTMAXは、４０〜５０ＧＨｚが上限であった。
【０００３】
そこで、最近、ベース層の形成を、チャネリングを起こさずに、不純物濃度が濃く、かつ浅く形成することができるエピタキシャル成長によって形成する方法が採用される方向にあり、この方法によるときは、ｆTMAX≧６０ＧＨｚが達成できたことが、学会で発表されている。この構造による場合、ベース層のみならず、この上に形成するエミッタ層についてもエピタキシャル成長による。
【０００４】
ところが、この構造による場合、高いｆTMAXを得るために、ベース層の濃度を高めるに伴ってエミッタ濃度を高める必要が生じ、これによってエミッタ層のバンドギャップが狭くなり、エミッタ−ベース間のバンドギャップ差が小さくなり、これによってエミッタ電流増幅率ｈFEが低下する。また、エミッタおよびベースの濃度が高くされることによってベース間耐圧の低下を来すなどの問題が生じる。
【０００５】
これらの問題を解決する方法として、ベース層として、そのバンドギャップを狭くすることのできるＳｉ1-X ＧｅX を用いたナロウベース型バイポーラトランジスタの提案がなされ、これによってｆTMAX≧１００ＧＨｚを得ることができたことの報告がなされている。
【０００６】
このＳｉＧｅナロウベース型バイポーラトランジスタ構造においては、上述したように、ベース層をＳｉ1-X ＧｅX 混晶層の低温エピタキシャル成長によって形成するものである。
ところで、このＳｉ1-X ＧｅX 混晶層を、Ｓｉ基体上にエピタキシャル成長すると、Ｓｉ原子とＧｅ原子との格子定数の相違によって歪が発生するため、ベース層の形成プロセス以後の工程でなされるアニールは、できるだけ低温でなされることが必要となる。
そして、この歪は、Ｓｉ1-X ＧｅX 混晶において、Ｇｅの組成を大とするほどすなわちそのｘ値を大とするほど、大きくなる。すなわち、トランジスタの高性能化を図るほど、アニール温度の低温化が必要になる。
【０００７】
エミッタアニール温度の低減化方法としては、エミッタも低温エピタキシーで形成すること、また通常エミッタ不純物として広く使われているＡｓの使用を回避して、これに比し拡散係数の大きいＰ（りん）を用いるなどの方法が採られる。
【０００８】
一方、大集積回路装置ＬＳＩにおいて、その動作を高速化する要求が高まっているが、特に、取り扱う周波数が高くなるにつれ、この動作の高速化を図るには、装置の寄生容量、特に半導体基体領域との間の寄生容量の低減化が重要となる。この半導体基体領域との間の寄生容量は、例えば素子間の絶縁分離構造が大きく影響する。例えば、いわゆる ＬＯＣＯＳ（Local Oxidation of Silicon）による場合、あるいはジャンクション分離による場合は、この寄生容量は大きくなる。これに対し、その素子分離を行う部分に溝すなわちトレンチを掘り、これに絶縁材料等を充填する構造を採るいわゆるトレンチアイソレーション構造とする場合は、寄生容量の低減化をはかることができる。
【０００９】
ところが、このトレンチアイソレーション構造による場合、その製造工程数が増大すると共に、このトレンチに充填する材料とこのトレンチが掘られる半導体基体との熱膨張係数の相違によって、この充填を行って後のプロセスにおいて高温の熱処理工程が存在する場合、これが応力の発生原因となって、半導体装置の特性劣化、不良品の発生を来し、歩留りの低下を来す。この問題に対処する方法として、半導体装置の主要形成プロセスの後にトレンチアイショレーションを形成する方法の提案がなされた（特開平３−２４４１５１号公報参照。）。
これによれば、トレンチアイソレーション部にかかる熱が低減されることによってトレンチ内に充填される材料による上述した応力の問題が回避されることによって、この充填材料の選定の自由度が大となる。したがって、この場合、このトレンチの充填材料としては、例えば熱収縮は大きいが、この充填をＣＶＤ（化学的気相成長）法によって行って後に、表面がなだらかないわゆるリフロー状態となるオゾン−ＴＥＯＳ（テトラ・エチル・オルソ・シリケート）膜や、低応力でリフローも可能な不純物を含むガラス例えばＰＳＧ（Ｐ（りん）シリケート・ガラス）、ＢＰＳＧ（Ｂ（ボロン）りんシリケート・ガラス）、ＡｓＳＧ（Ａｓ（砒素）シリケート・ガラス）等をも用いることできることから、表面平坦化が図られ、またある場合は、このような不純物を有するシリケート・ガラスを用いる場合においても、トレンチの内面に絶縁膜を被着するとか、またさらにその表面に酸化膜を形成して覆うなどの構造を採ることが回避できることから、製造工程の簡略化、またこのような絶縁膜の形成等に伴う応力の発生などを回避できるなど多くの利点を有する。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、トレンチアイソレーション構成を有し、ベース層をエピタキシャル成長層によって形成するＳｉＧｅナロウベース型バイポーラトランジスタが形成される半導体装置を、バイポーラトランジスタに対する熱処理量を軽減し、かつ製造工程数の削減をはかって製造することができるようにする。
【課題を解決するための手段】
【００１１】
本発明による半導体装置の製造方法は、ベース領域の少なくとも真性ベース領域がエピタキシャル成長層によって形成するバイポーラトランジスタを有する半導体装置の製造方法であって、トレンチアイソレーションのチャンネルストップ領域の活性化の熱処理と
エミッタの不純物の拡散の熱処理との後にトレンチアイソレーションのトレンチへの埋込みをテトラ・エチル・オルソ・シリケートによる気相成長または埋込み材料の塗布によって行うことを特徴とする。
また、本発明は、前記半導体装置の製造方法において、前記バイポーラトランジスタは、前記真性ベース領域がＳｉＧｅ半導体層よりなるナロウベース型バイポーラトランジスタであることを特徴とする。
また、本発明は、前記半導体装置の製造方法において、前記チャンネルストップ領域の活性化の熱処理と、前記エミッタ不純物の拡散の熱処理とを同時に行うことを特徴とする。
また、本発明は、前記半導体装置の製造方法において、前記エミッタをりんドープド多結晶半導体層からの不純物拡散によって形成することを特徴とする。
また、本発明は、前記半導体装置の製造方法において、トレンチアイソレーションのトレンチの埋込みを層間絶縁層と兼ねたことを特徴とする。
【００１２】
このような本発明方法によれば、比較的高温熱処理を必要とするバイポーラトランジスタの各工程は、トレンチアイソレーションの形成前になされることから、トレンチアイソレーション部にかかる熱が低減されることによってトレンチ内に充填される材料による上述した応力の問題が回避される。したがって、この充填材料の選定の自由度が大となり、また信頼性の高い半導体装置を構成することができる。
【発明の効果】
【００１３】
上述したように、本発明方法によれば、トレンチアイソレーションのチャンネルストップ領域の活性化と、エミッタ拡散とを同一アニール工程で行うことができるものであり、また、このアニールは比較的低温のアニールで行うことができることから、ＳｉＧｅによるベースに掛かる熱処理量を軽減でき、ナロウベース型バイポーラトランジスタが高性能、高信頼性をもって構成することができ、更に、その製造工程の簡易化が図られる。
【００１４】
また、比較的高温熱処理を必要とするバイポーラトランジスタの各工程は、トレンチアイソレーションの形成前になされることから、トレンチアイソレーション部にかかる熱が低減されることによってトレンチ内に充填される材料による上述した応力の問題が回避される。したがって、この充填材料の選定の自由度が大となることから、コストの低減化をはかることができるなど多くの利点を有する。
【発明を実施するための最良の形態】
【００１５】
本発明による半導体装置の製造方法の実施の形態を説明する。
先ず、本発明の第１の実施例を図１〜図１３を参照して説明する。この例においては、ｎｐｎ型のＳｉＧｅナロウベース型バイポーラトランジスタによる半導体装置を得る場合の一例で、この場合、図１のＡ図に示すように、ｐ型のＳｉ半導体基体１の一主面に、ｎ型の埋込み層２を、約１２００℃で、Ｓｂ2 Ｏ3 を固体拡散源としたＳｂの気相拡散によって形成する。このときの埋込み層２の面抵抗ρｓは、例えば２０〜５０Ω／□、拡散の深さＸj は１〜２μｍ程度に選定する。
次に、この埋込み層２上に、抵抗率が０．３μｍ〜２μｍ程度のｎ型の半導体層３をエピタキシャル成長して半導体基板４を形成する。
【００１６】
そして、この半導体基板４の、半導体装置を構成する回路素子の形成部、図示の例では、目的とするバイポーラトランジスタの形成部の周囲の例えばフィールド部に図１のＢ図に示すように、ＬＯＣＯＳによる素子分離絶縁層７を形成する。これがため、図１のＡ図に示すように、半導体基板４の半導体層３上に、パッド層となる例えばＳｉＯ2 による絶縁層５を形成し、この上に例えばＳｉ3 Ｎ4 による耐酸化マスク層６を形成する。この耐酸化マスク層６とこの下の絶縁層５とは、第２の半導体層３上に、先ず半導体層３の表面を熱酸化して厚さ約２０ｎｍ〜５０ｎｍのＳｉＯ2 による絶縁層５を全面的に形成して後に、この上にＳｉ3 Ｎ4 耐酸化マスク層６を減圧ＣＶＤ（化学的気相成長）法によって厚さ約５０ｎｍ〜１００ｎｍに形成する。その後、フォトリソグラフィを用いたフォトレジスト層によるエッチングマスク（図示せず）を形成して、ＲＩＥ（反応性イオンエッチング）によって不要部分のマスク層６をエッチングすることによって、耐酸化マスク層６を半導体基板４の回路素子形成部上に選択的に形成する。その後、１０００℃〜１０５０℃にて２時間〜６時間のスチーム酸化を行って耐酸化マスク層６によって覆われていないフィールド部に、０．６μｍ〜１．５μｍのＳｉＯ2 による素子分離絶縁層７を形成する。尚、上述の絶縁層５および耐酸化マスク層６の膜厚は、素子分離絶縁層７の端縁に生じるバーズビーク７ｂの長さ、ＬＯＣＯＳに伴う応力や、欠陥の発生の制御性で決定される。
【００１７】
図２のＣ図に示すように、耐酸化マスク層６を熱りん酸によってエッチング除去する。
【００１８】
図２のＤ図に示すように、フォトレジスト層８を塗布し、これに対してパターン露光および現像処理を行って、最終的に得るバイポーラトランジスタのコレクタ電極取出し領域の形成部上に開口８Ｗを穿設する。
フォトレジスト層８をイオン注入マスクとして、その開口８Ｗを通じてｎ型の不純物例えばＰ（りん）イオンを４０ｋｅＶ〜１００ｋｅＶで１×１０15／cm2〜１×１０16／cm2 でイオン注入してイオン注入領域９ｉを形成する。
【００１９】
その後、フォトレジスト層８を除去し、９００℃〜１０００℃、３０分間程度のアニールを行って、イオン注入領域９ｉの活性化および拡散を行って図３のＥ図に示すように、高不純物濃度のコレクタ電極取出し領域９を形成する。その後絶縁層５に対してフォトリソグラフィを用いたパターンエッチングを行って最終的にベース領域を形成する部分上に開口５Ｗを穿設する。そして、この開口５Ｗを通じて半導体層３に接して全面的に厚さ１００ｎｍ〜３００ｎｍ程度のｐ型不純物を高濃度に含んだ多結晶シリコンによる第１の多結晶半導体層１０をＣＶＤ法によって被着形成する。この第１の多結晶半導体層１０への不純物導入は、これのＣＶＤ成膜時に行うこともできるし、成膜の後に例えばボロンＢを高濃度にイオン注入することによって行うことができる。
【００２０】
図３のＦ図に示すように、第１の多結晶半導体層１０に対してフォトリソグラフィを用いたパターンエッチングを行ってこれをベース電極パターンとする。
【００２１】
図４のＧ図に示すように、後に行う例えばＳｉＧｅ混晶ベース層の選択エピタキシャル成長のマスク層１１を全面的に形成する。このマスク層１１は、例えば厚さ２０ｎｍ〜１００ｎｍ程度のＳｉＯ2 層１１Ａとこの上に厚さ２０ｎｍ〜１００ｎｍ程度のＳｉ3 Ｎ4 層１１Ｂとを積層して形成する。
【００２２】
図４のＨ図に示すように、マスク層１１およびその下の第１の多結晶半導体層１０に対し、最終的に真性ベース領域を形成する部分に、フォトリソグラフィを用いたパターンエッチングによって開口１２を形成する。
【００２３】
図５のＩ図に示すように、開口１２を通じて外部に露呈された半導体層３および第１の多結晶半導体層１０の表面を熱酸化してイオン注入時の表面破壊防止を行うＳｉＯ2 による絶縁性保護膜１３を形成する。この開口１２を通じてｐ型の不純物をイオン注入して不純物注入領域１４を形成する。このイオン注入は、例えばＢＦ2 イオンを１０ｋｅＶ〜７０ｋｅＶで１×１０13／cm2 〜１×１０14／cm2 のドーズ量のイオン注入とすることができる。
【００２４】
図５のＪ図に示すように、上述したと同様に後に行う例えばＳｉＧｅ混晶ベース層の選択エピタキシャル成長のＳｉ3 Ｎ4 による選択成長マスク層１４を厚さ２０ｎｍ〜１００ｎｍ程度に全面的に形成し、さらにこの上に全面的に開口１２内にサイドウオールマスクを形成するに供する例えばＳｉＯ2 による厚さ１００ｎｍ〜３００ｎｍ程度のマスク層１５をそれぞれＣＶＤ法によって形成する。このようにして形成されたマスク層１４および１５は、半導体基板４の板面とほぼ垂直をなす方向の実質的厚さが、開口１２の内側面に沿って形成された部分において、半導体基板４の板面にほぼ沿うように形成された部分に比し大となる。その後、アニール処理を行なって、半導体層３に、多結晶半導体層１０からｐ型の不純物を導入して高不純物濃度のベース電極取出し領域いわゆるグラフトベース領域１６を形成し、その内側に、イオン注入領域１４ｉの不純物の活性化および拡散を行って後に形成される真性ベース領域とグラフベース領域とを連結するリンクベース領域１７を形成する。
【００２５】
その後、図６のＫ図に示すように、マスク層１４および１５に対して、ＲＩＥ（反応性イオンエッチング）によるドライエッチングによって半導体基板４の板面に対して垂直方向の異方性エッチングを行う、すなわちエッチバックを行う。このエッチバックは、マスク層１４および１５の、開口１２の内側面に形成された上述した実質的厚さが大なる部分においてはサイドウォール１８として残され、開口１２内に、これより幅狭の開口１４Ｗを穿設する。そして、この異方性エッチング方向に関する厚さの小なる部分に関してはマスク層がエッチング除去されて上層の選択成長マスク層１１が外部に露呈するようにする。
【００２６】
図６のＬ図に示すように、弗酸系のエッチャントによる等方性エッチングによってサイドウォール１８のＳｉＯ2 によるマスク層１５と、Ｓｉ3 Ｎ4 マスク層１４の開口１４Ｗを通じて露呈するＳｉＯ2 による絶縁性保護膜１３をエッチングする。この場合、この絶縁性保護膜１３のエッチングがマスク層１４下に入り込むようなサイドエッチングが生じるようにオーバーエッチングする。
【００２７】
図７のＭ図に示すように、開口１４Ｗを通じて半導体層３のリンクベース領域１７をエッチングして、その真性ベース領域を形成する部分に凹部１９を形成する。このエッチングは例えばアンモニア過酸化水素水溶液を利用したウエットエッチングとか、ＣＦ4 系ガスによるプラズマエッチングによって行うことができる。このようにして形成された凹部１９は、図１３に更に拡大してこの部分の断面図を示すように、マスク層１４の開口１４Ｗより幅広にすなわちマスク層１４下に入り込んで形成される。
【００２８】
その後、図７のＮ図に示すように、半導体基板４を洗浄して凹部１９の内表面を清浄化した後、ＵＨＶ−ＣＶＤ（Ultra High Vaccum （超高真空）ＣＶＤ）法によって、あるいはＬＰ−ＣＶＤ（減圧ＣＶＤ）法によってＳｉ1-X Ｇｅによる真性ベース領域２０をエピタキシャル成長する。この場合、Ｓｉ3 Ｎ4 によるマスク層１１および１４上にはＳｉ1-X Ｇｅのエピタキシャル成長がなされないことから、図１４に、この部分の更に拡大した断面図を示すように、このエピタキシャル成長は、これらマスク層１１および１４によって覆われず外部に露出した凹部１９内にのみ選択的に行われることから、このＳｉ1-X Ｇｅによる真性ベース領域２０を凹部１９内にのみ選択的に形成することができる。
【００２９】
図８のＯ図に示すように、全面的に例えばＰ（りん）が１×１０19ｃｍ-3〜１×１０21ｃｍでドープされたドープド多結晶シリコンによる第２の多結晶半導体層２１をＣＶＤ法によって厚さ５０ｎｍ〜３００ｎｍ程度に被着形成する。この第２の多結晶半導体層２１への不純物導入は、これのＣＶＤ成膜時に行うこともできるし、成膜の後に例えばＰ（りん）を高濃度にイオン注入することによって行うことができる。しかしながら、後に行うエミッタアニール温度を低温化するには、そのＣＶＤ法時に不純物導入することが望ましい。これは、この多結晶半導体層２１のＣＶＤ時に導入された不純物Ｐ（りん）は、この多結晶シリコン中ですでに活性化しているためである。
【００３０】
図８のＰ図に示すように、第２の多結晶半導体層２１に対してフォトリソグラフィを用いたパターンエッチングを行ってこれを最終的に形成するエミッタ領域とその電極パターンを含むパターンとする。
図９のＱ図に示すように、全面的に例えばＳｉＯ2 による表面保護もしくは層間絶縁層２２をＣＶＤ法によって形成する。
【００３１】
図９のＲ図に示すように、全面的にフォトレジスト層２３を例えばスピンコーティングによって塗布形成し、これにパターン露光、現像処理を行って、半導体素子この例ではバイポーラトランジスタの形成部を囲んでその周囲に、所要の幅を有する開口２３Ｗを穿設する。
図１０のＳ図に示すように、フォトレジスト層２３をエッチングマスクとしてその開口２３Ｗを通じて絶縁層２２、マスク層１１、素子分離絶縁層７を貫通し、半導体層３、埋込み層２を横切る深さ、例えば全体としての深さが４μｍ〜６μｍ程度に順次エッチングしてトレンチ２４を形成する。
【００３２】
図１０のＴ図に示すように、フォトレジスト層２３を除去し、このトレンチ２４を通じてその底部に、ｐ型の不純物をイオン注入してチャンネルストップ領域２５を形成する。このチャンネルストップ領域２５のイオン注入は、例えばボロンＢを５ｋｅＶ〜５０ｋｅＶで１×１０13／cm2 〜１×１０15／cm2 のドーズ量のイオン注入とすることができる。
【００３３】
次に、例えば８００℃〜９５０℃で数十分間、あるいは８００℃〜１０５０℃で数秒〜数十秒間のアニールを行って、図１１のＵ図に示すように、第２の多結晶半導体層２１からの不純物を真性ベース領域２０に拡散してエミッタ領域２６を形成し、同時にチャンネルストップ領域２５のイオン注入不純物の活性化を行う。このアニール後は、高温の熱処理がなされず例えば後述する３５０℃〜４５０℃程度の電極のシンタリングに際しての加熱にとどめる。
【００３４】
図１１のＶ図に示すように、低応力でカバレッジにすぐれた埋込み材料２７をトレンチ２４内に充填する。この埋込み材料２７の形成は、基板４上に全面的に形成し、その後エッチバックして、表面の平坦化を図る。この埋込み材料２７は、例えばオゾンＴＥＯＳ−ＣＶＤ法で形成したＢＰＳＧ膜や、ＳＯＧ（Spin onGlass ）すなわち有機溶剤に酸化物粉末を溶かした材料を塗布し、これを乾燥することによって構成することができるが、他の材料を用いる場合は、上述したように、例えば３５０℃〜４５０℃程度の低温で形成できる材料が用いられる。
【００３５】
その後、図１２に示すように、フォトリソグラフィによるフォトレジスト層（図示せず）をマスクとしてＲＩＥを行って、第１の多結晶半導体層１０、第２の多結晶半導体層２１、コレクタ電極取出し領域９上にそれぞれコンタクト窓開けを行い、これらコンタクト窓を通じて第１の多結晶半導体層１０、第２の多結晶半導体層２１、コレクタ電極取出し領域９上に、それぞれベース、エミッタ、コレクタ各電極ないしは配線金属層２８Ｂ、２８Ｅ、２８Ｃを形成する。これらベース、エミッタ、コレクタ各電極ないしは配線金属層２８Ｂ、２８Ｅ、２８Ｃは、全面的に例えばバリア金属層例えばＴｉ層と、Ａｌ層を順次スパッタリングし、フォトリソグラフィを用いたエッチングによってそれぞれ所定のパターンに同時に形成する。
【００３６】
このようにして、半導体層３によってｎ型のコレクタが形成され、この上に形成されてグラフトベース領域１６とリンクベース領域１７によって連結され、ＳｉＧｅのエピタキシャル成長層によって形成された真性ベース領域２０が形成され、この上にエミッタ領域２６が形成されたバイポーラトランジスタが形成され、これがトレンチアイソレーションによって他と電気的に分離された目的とする半導体装置２９が形成される。
【００３７】
このような本発明方法によれば、トレンチアイソレーションのチャンネルストップ領域２５の活性化と、エミッタ拡散とを同一アニール工程で行うものであり、またこのアニールは例えば８００℃〜９５０℃という比較低温のアニールで行うか、８００℃〜１０５０℃で数秒〜数十秒間という短時間で行うことから、ベースの拡散や、結晶欠陥の発生を抑制でき、トレンチアイソレーションを採用し、ＳｉＧｅをベースとするナロウベース型バイポーラトランジスタが高性能、高信頼性をもって構成された半導体装置を得ることができる。
【００３８】
また、比較的高温熱処理を必要とするバイポーラトランジスタの各工程は、トレンチアイソレーションの形成前になされることから、トレンチアイソレーション部にかかる熱が低減されることによってトレンチ内に充填される材料による上述した応力の問題が回避される。したがって、トレンチ内に充填される材料による上述した応力の問題が回避されることによって、この充填材料の選定の自由度が大となる。したがって、この場合、このトレンチの充填材料としては、例えば熱収縮は大きいが、この充填をＣＶＤ（化学的気相成長）法によって行って後に、表面がなだらかないわゆるリフロー状態となるオゾン−ＴＥＯＳ（テトラ・エチル・オルソ・シリケート）膜や、低応力でリフローも可能な不純物を含むガラス例えばＰＳＧ（Ｐ（りん）シリケート・ガラス）、ＢＰＳＧ（Ｂ（ボロン）りんシリケート・ガラス）、ＡｓＳＧ（Ａｓ（砒素）シリケート・ガラス）等をも用いることできることから、表面平坦化が図られ、またある場合は、このような不純物を有するシリケート・ガラスを用いる場合においても、トレンチの内面に絶縁膜を被着するとか、またさらにその表面に酸化膜を形成して覆うなどの構造を採ることが回避できることから、製造工程の簡略化、またこのような絶縁膜の形成等に伴う応力の発生などを回避できるなど多くの利点を有する。
【００３９】
図１５は本発明方法の第２の実施例の要部の工程図を示し、この例においては多層配線構造を採る場合に適用して好適なものである。この例においても、上述の実施例における図１〜図１１と同様の方法によるが、この例においては、図１５のＡ図に示すように、トレンチ２４内に、上述した第１の実施例と同様の絶縁性の埋込み材料２７を形成すると同時に、これによって全面を覆うように形成し、化学的機械的研磨いわゆるＣＭＰによって表面が平坦化された層間絶縁層２２を形成する。
【００４０】
図１５のＢ図に示すように、フォトリソグラフィを用いた選択的ＲＩＥによって層間絶縁層２２と更にこの下に存在する各層を貫通してそれぞれ第１および第２の半導体層１０および２１上と、コレクタ電極取出し領域９上とにコンタクト窓をそれぞれ穿設し、これらコンタクト窓内に、例えばＴｉ／ＴｉＮよりなるバリア金属層と、Ｗ（タングステン）金属層を選択的ＣＶＤ法によって形成してそれぞれコンタクト用の埋込み金属層３２によって埋込む。そして、図示しないが、その上に平坦化材料を被着し、エッチバックすることによって全体の平坦化をはかる。
【００４１】
その後、図１６に示すように、層間絶縁層２２上に、上層配線層２８を、各コンタクト用の埋込み金属層３２に連結してそれぞれ所要のパターンに形成する。
【００４２】
この第２の実施例によれば、平坦化された面に上層配線層２８が形成されることにより、いわゆる断切れ等の発生がなく信頼性の高い半導体装置を構成することができる。
【００４３】
上述した第１および第２の実施例においては、半導体層３にリンクベース領域１７を形成し、此処に凹部１９を形成してこの凹部１９内にＳｉＧｅをエピタキシャル成長して真性ベース領域２０の形成を行い、これに多結晶半導体層からの不純物導入によってエミッタ領域２６の形成を行った場合であるが、半導体基板４上に直接的に、ＳｉＧｅによるベース領域と、例えばＳｉによるエミッタ領域とを積層して形成することもできる。この場合の一例を第３の実施例として図１７〜図２４を参照して説明する。
【００４４】
この例においても、ｎｐｎ型のＳｉＧｅナロウベース型バイポーラトランジスタによる半導体装置を得る場合の一例で、この場合においても、図１７のＡ図に示すように、ｐ型のＳｉ半導体基体１の一主面に、ｎ型の埋込み層２を、約１２００℃で、Ｓｂ2 Ｏ3 を固体拡散源としたＳｂの気相拡散によって形成する。このときの埋込み層２の面抵抗ρｓは、例えば２０〜５０Ω／□、拡散の深さＸj は１〜２μｍ程度に選定する。
次に、この埋込み層２上に、抵抗率が０．３Ω・ｃｍ〜５Ω・ｃｍ、厚さが０．７μｍ〜２μｍ程度のｎ型の半導体層３をエピタキシャル成長して半導体基板４を形成する。
【００４５】
そして、この半導体基板４の、半導体装置を構成する回路素子の形成部、図示の例では、目的とするバイポーラトランジスタの形成部の周囲の例えばフィールド部と、目的とするバイポーラトランジスタのベース領域およびコレクタ電極取出し領域の間を横切る位置に相当する部分上とに、例えばＳｉ3 Ｎ4 によるＬＯＣＯＳ の耐酸化マスク６を形成する。この場合、先ずパッド層のＳｉＯ2 による絶縁層５を半導体層３の表面を熱酸化して厚さ約２０ｎｍ〜５０ｎｍに全面的に形成して後に、この上にＳｉ3 Ｎ4 耐酸化マスク層６を減圧ＣＶＤ法によって厚さ約５０ｎｍ〜１００ｎｍに形成する。その後、フォトリソグラフィを用いたフォトレジスト層によるエッチングマスク（図示せず）を形成し、これをマスクとして選択的にＲＩＥによるエッチングを行って上述したフィールド部上と、ベース領域およびコレクタ電極取出し領域の間を横切る位置に相当する部分上とに選択的に耐酸化マスク層６を形成する。
【００４６】
その後、１０００℃〜１０５０℃にて２時間〜６時間のスチーム酸化を行って図１７のＢ図に示すように、耐酸化マスク層６によって覆われている部分に、０．６μｍ〜１．５μｍのＳｉＯ2 による素子分離絶縁層７を形成する。
尚、上述の絶縁層５および耐酸化マスク層６の膜厚は、素子分離絶縁層７の端縁に生じるバーズビーク７ｂの長さ、ＬＯＣＯＳ  に伴う応力や、欠陥の発生の制御性で決定される。
【００４７】
図１８のＣ図に示すように、耐酸化マスク層６をエッチング除去し、フォトレジスト層８を塗布し、これに対してパターン露光および現像処理を行って、素子分離絶縁層７間のバイポーラトランジスタのコレクタ電極取出し領域の形成部上に開口８Ｗを穿設する。そして、このフォトレジスト層８をイオン注入マスクとして、その開口８Ｗを通じてｎ型の不純物例えばＰ（りん）イオンを４０ｋｅＶ〜１００ｋｅＶで１×１０15／cm2 〜１×１０16／cm2 ドーズ量でイオン注入してイオン注入領域９ｉを形成する。
【００４８】
その後、フォトレジスト層８を除去し、９００℃〜１０００℃、３０分間程度のアニールを行って、イオン注入領域９ｉの活性化および拡散を行いさらに絶縁層５を除去して図１８のＤ図に示すように、高不純物濃度のコレクタ電極取出し領域９を形成する。
【００４９】
半導体基板４を充分洗浄して半導体層３の表面を清浄化して後、図１９のＥ図に示すように、ＭＢＥ（Molecular Beam Epitaxy: 分子線エピタキシー）法、ガスソースＭＢＥ法、ＵＨＶ−ＣＶＤ法、減圧ＣＶＤ法等によってＳｉ1-X ＧｅXをエピタキシャル成長してベース層４１を形成し、続いてこの上に、Ｓｉをエピタキシャル成長してエミッタ層４２を形成する。この場合、ベース層４１およびエミッタ層４２は、それぞれ半導体層３上に成長した部分においては、単結晶層もしくは結晶層として形成され、素子分離絶縁層７上に成膜した部分においては、微結晶層として形成される。
【００５０】
図１９のＦ図に示すように、エミッタ層４２に対してフォトリソグラフィを用いたパターンエッチングを行ってその一部を残すことによってエミッタ領域２６を形成する。
【００５１】
図２０のＧ図に示すように、ベース層４３フォトリソグラフィを用いたパターンエッチングを行ってエミッタ領域２６直下の真性ベース領域２０の構成部とこれより延長するベース電極取出し部となる部分とを残して他部を除去してＳｉＧｅベース層４１の一部よりなるベース領域４３を形成する。
【００５２】
図２０のＨ図に示すように、全面的に例えば厚さ２００ｎｍ〜３００ｎｍにＳｉＯ2 をＣＶＤ法によって成膜して表面保護もしくは層間絶縁層２２を形成する。
【００５３】
図２１のＩ図に示すように、全面的にフォトレジスト層２３を例えばスピンコーティングによって塗布形成し、これにパターン露光、現像処理を行って、半導体素子この例ではバイポーラトランジスタの形成部を囲んでその周囲に、所要の幅を有する開口２３Ｗを穿設する。
【００５４】
図２１のＪ図に示すように、フォトレジスト層２３をエッチングマスクとしてその開口２３Ｗを通じて絶縁層２２、素子分離絶縁層７を貫通し、半導体層３、埋込み層２を横切る深さ、例えば全体としての深さが４μｍ〜６μｍ程度に順次エッチングしてトレンチ２４を形成する。
【００５５】
図２２のＫ図に示すように、フォトレジスト層２３を除去し、このトレンチ２４を通じてその底部に、ｐ型の不純物をイオン注入してチャンネルストップ領域２５を形成する。このチャンネルストップ領域２５のイオン注入は、例えばボロンＢを５ｋｅＶ〜５０ｋｅＶで１×１０13／cm2 〜１×１０15／cm2 のドーズ量のイオン注入とすることができる。
【００５６】
次に、例えば８００℃〜９５０℃で数十分間、あるいは８００℃〜１０５０℃で数秒〜数十秒間のアニールを行って、チャンネルストップ領域２５のイオン注入不純物の活性化を行う。このアニール後は、高温の熱処理がなされず例えば後述する３５０℃〜４５０℃程度の電極のシンタリングに際しての加熱にとどめる。
【００５７】
図２２のＬ図に示すように、低応力でカバレッジにすぐれた埋込み材料２７をトレンチ２４内に充填する。この埋込み材料２７の形成は、基板４上に全面的に形成し、その後エッチバックして、表面の平坦化を図る。この埋込み材料２７は、例えばオゾンＴＥＯＳ−ＣＶＤ法で形成したＢＰＳＧ膜や、ＳＯＧ（Spin onGlass ）すなわち有機溶剤に酸化物粉末を溶かした材料を塗布し、これを乾燥することによって構成することができるが、他の材料を用いる場合は、上述したように、例えば３５０℃〜４５０℃程度の低温で形成できる材料が用いられる。
【００５８】
その後、図２３に示すように、フォトリソグラフィによるフォトレジスト層（図示せず）をマスクとして絶縁層２２に対してＲＩＥを行って、ベース領域４３の真性ベース領域２０から延長した部分上と、エミッタ領域２６上と、コレクタ電極取出し領域９上とにそれぞれコンタクト窓開けを行い、これらコンタクト窓を通じてそれぞれベース、エミッタ、コレクタ各電極ないしは配線金属層２８Ｂ、２８Ｅ、２８Ｃを形成する。これらベース、エミッタ、コレクタ各電極ないしは配線金属層２８Ｂ、２８Ｅ、２８Ｃは、例えばバリア金属層例えばＴｉ層と、Ａｌ層を順次スパッタリングし、フォトリソグラフィを用いたパターンエッチングを行ってそれぞれ所定のパターンに形成する。
【００５９】
このようにして、半導体層３によってｎ型のコレクタが形成され、この上に形成されたＳｉＧｅによる真性ベース領域２０を形成するベース領域４３が形成され、更にこの上にＳｉによるエミッタ領域２６が形成されたナロウベース型バイポーラトランジスタが形成され、これがトレンチアイソレーションによって他と電気的に分離された目的とする半導体装置２９が形成される。
【００６０】
この実施例３による半導体装置においても、トレンチアイソレーションのチャンネルストップ領域２５の活性化のアニールは、例えば８００℃〜９５０℃という比較低温のアニールで行うか、８００℃〜１０５０℃で数秒〜数十秒間という短時間で行うことから、ベースの拡散や、結晶欠陥の発生を抑制でき、トレンチアイソレーションを採用したＳｉＧｅをベースとするナロウベース型バイポーラトランジスタを高性能、高信頼性をもって構成された半導体装置を得ることができる。
【００６１】
また、比較的高温熱処理を必要とするバイポーラトランジスタの各工程は、トレンチアイソレーションの形成前になされることから、トレンチアイソレーション部にかかる熱が低減されることによってトレンチ内に充填される材料による上述した応力の問題が回避される。したがって、トレンチ内に充填される材料による上述した応力の問題が回避されることによって、この充填材料の選定の自由度が大となる。したがって、この場合、このトレンチの充填材料としては、例えば熱収縮は大きいが、この充填をＣＶＤ法によって行って後に、表面がなだらかないわゆるリフロー状態となるオゾン−ＴＥＯＳ（テトラ・エチル・オルソ・シリケート）膜や、低応力でリフローも可能な不純物を含むガラス例えばＰＳＧ（Ｐ（りん）シリケート・ガラス）、ＢＰＳＧ（Ｂ（ボロン）りんシリケート・ガラス）、ＡｓＳＧ（Ａｓ（砒素）シリケート・ガラス）等をも用いることできることから、表面平滑が図られ、またある場合は、このような不純物を有するシリケート・ガラスを用いる場合においても、トレンチの内面に絶縁膜を被着するとか、またさらにその表面に酸化膜を形成して覆うなどの構造を採ることが回避できることから、製造工程の簡略化、またこのような絶縁膜の形成等に伴う応力の発生などを回避できるなど多くの利点を有する。
【００６２】
上述の第３の実施例において、第２の実施例で説明したと同様の多層配線構造とすることもできる。
すなわち、この場合においても、図２４にその断面図を示すように、トレンチ２４内に、絶縁性の埋込み材料２７を形成すると同時に、これによって全面を覆うように形成し、化学的機械的研磨いわゆるＣＭＰによって表面が平坦化された層間絶縁層２２を形成する。そして、この絶縁層２２に対し、例えばフォトリソグラフィを用いた選択的ＲＩＥによって層間絶縁層２２に、例えば各電極ないしは配線層２８Ｂ、２８Ｅ、２８Ｃに達するコンタクト窓を穿設し、これらコンタクト窓内に、例えばＴｉ／ＴｉＮよりなるバリア金属層と、Ｗ（タングステン）金属層を選択的ＣＶＤ法によって形成してそれぞれコンタクト用の埋込み金属層３２によって埋込む。
そして、図示しないが、その上に平坦化材料を被着し、エッチバックすることによって全体の平坦化をはかる。
【００６３】
その後、平坦化された層間絶縁層２２上に、上層配線層２８を、例えば各コンタクト用の埋込み金属層３２に連結してそれぞれ所要のパターンに形成する。
【００６４】
この第３の実施例によれば、第２の実施例におけると同様の利点を有するとともに、さらにこの場合においては、平坦化された面に上層配線２８が形成されることにより、いわゆる断切れ等の発生がなく信頼性の高い半導体装置を構成することができる。
【００６５】
尚、上述した例ではｎｐｎ型バイポーラトランジスタを有する半導体装置に適用した場合であるが、言うまでもなくｐｎｐ型バイポーラトランジスタを有する半導体装置に適用し得るものであり、また、本発明は、上述した例に限られるものではなく、種々の構成によるトレンチアイソレーションを有し、ベース領域の少なくとも真性ベース領域がエピタキシャル成長層によって形成するバイポーラトランジスタを有する各種半導体装置に適用することができるものである。
【図面の簡単な説明】
【００６６】
【図１】本発明による半導体装置の製造方法の第１の実施例の工程図（その１）である。ＡおよびＢは、その各工程の断面図である。
【図２】本発明による半導体装置の製造方法の第１の実施例の工程図（その２）である。ＣおよびＤは、その各工程の断面図である。
【図３】本発明による半導体装置の製造方法の第１の実施例の工程図（その３）である。ＥおよびＦは、その各工程の断面図である。
【図４】本発明による半導体装置の製造方法の第１の実施例の工程図（その４）である。ＧおよびＨは、その各工程の断面図である。
【図５】本発明による半導体装置の製造方法の第１の実施例の工程図（その５）である。ＩおよびＪは、その各工程の断面図である。
【図６】本発明による半導体装置の製造方法の第１の実施例の工程図（その６）である。ＫおよびＬは、その各工程の断面図である。
【図７】本発明による半導体装置の製造方法の第１の実施例の工程図（その７）である。ＭおよびＮは、その各工程の断面図である。
【図８】本発明による半導体装置の製造方法の第１の実施例の工程図（その８）である。ＯおよびＰは、その各工程の断面図である。
【図９】本発明による半導体装置の製造方法の第１の実施例の工程図（その９）である。ＱおよびＲは、その各工程の断面図である。
【図１０】本発明による半導体装置の製造方法の第１の実施例の工程図（その１０）である。ＳおよびＴは、その各工程の断面図である。
【図１１】本発明による半導体装置の製造方法の第１の実施例の工程図（その１１）である。ＵおよびＶは、その各工程の断面図である。
【図１２】本発明製造方法によって得た半導体装置の第１の実施例の断面図である。
【図１３】本発明による半導体装置の製造方法の第１の実施例の一工程図の更に要部の拡大断面図である。
【図１４】本発明による半導体装置の製造方法の第１の実施例の一工程図の更に要部の拡大断面図である。
【図１５】本発明による半導体装置の製造方法の第２の実施例の工程図である。ＡおよびＢは、その各工程の断面図である。
【図１６】本発明による半導体装置の製造方法の第２の実施例によって得た半導体装置の断面である。
【図１７】本発明による半導体装置の製造方法の第３の実施例の工程図（その１）である。ＡおよびＢは、その各工程の断面図である。
【図１８】本発明による半導体装置の製造方法の第３の実施例の工程図（その２）である。ＣおよびＤは、その各工程の断面図である。
【図１９】本発明による半導体装置の製造方法の第３の実施例の工程図（その３）である。ＥおよびＦは、その各工程の断面図である。
【図２０】本発明による半導体装置の製造方法の第３の実施例の工程図（その４）である。ＧおよびＨは、その各工程の断面図である。
【図２１】本発明による半導体装置の製造方法の第３の実施例の工程図（その５）である。ＩおよびＪは、その各工程の断面図である。
【図２２】本発明による半導体装置の製造方法の第３の実施例の工程図（その６）である。ＫおよびＬは、その各工程の断面図である。
【図２３】本発明による半導体装置の製造方法の第３の実施例によって得た半導体装置の断面である。
【図２４】本発明による半導体装置の製造方法の第３の実施例によって得た半導体装置の断面である。
【符号の説明】
【００６７】
１・・・半導体基体、２・・・埋込み層、３・・・半導体層、４・・・半導体基板、５・・・絶縁層、６・・・耐酸化マスク層、７・・・素子分離絶縁層、８，２３・・・フォトレジスト層、９・・・コレクタ電極取出し領域、９ｉ・・・不純物注入領域、１０・・・第１の多結晶半導体層、１１，１４・・・選択成長マスク層、１２・・・開口、１３・・・絶縁性保護膜、１５・・・マスク層、１６・・・グラフトベース領域、１７・・・リンクベース領域、１８・・・サイドウォール、１９・・・凹部、２０・・・真性ベース領域、２１・・・第２の多結晶半導体層、２２・・・表面保護もしくは層間絶縁層、２４・・・とトレンチ、２５・・・チャンネルストップ領域、２６・・・エミッタ領域、２７・・・絶縁材、２８・・・上層配線層、２８Ｅ・・・エミッタ電極ないしは配線金属層、２８Ｂ・・・ベース電極ないしは配線金属層、２８Ｃ・・・コレクタ電極ないしは配線金属層、２９・・・半導体装置、３１・・・コンタクト窓、３２・・・埋込み金属層、４１・・・ベース層、４２・・・エミッタ領域、４３・・・ベース領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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