(57)【要約】【課題】  高速化および入力端子数の増加とともに高速デジタル信号の入力信号端子における終端回路が重要度を増している。しかしながら、従来はオーバーシュートやアンダーシュートを押さえ、すべての回路要素を集積回路に内蔵でき、かつ消費電流の少ない終端回路が無かった。【解決手段】  信号の変移を検出する第１のインバータ回路と、出力を入力信号端子に帰還する第２のインバータ回路とを設け、オーバーシュートやアンダーシュートを押さえる。また、前記インバータ回路を相補型回路で構成し、短絡電流を防ぎ、低消費電流とする。【選択図】      図１
2005252588.tif 000002
【特許請求の範囲】
【請求項１】
第１電源端子と第２電源端子を電源として有し、また高周波用入力信号端子を少なくともひとつは有する半導体集積回路において、
第１の導電型の第１の絶縁ゲート電界効果型トランジスタと、第２の導電型の第２の絶縁ゲート電界効果型トランジスタとを持ち、前記第１の絶縁ゲート電界効果型トランジスタのソース電極は第１電源端子に接続され、前記第２の絶縁ゲート電界効果型トランジスタのソース電極は第２電源端子に接続され、前記第１、第２の絶縁ゲート電界効果型トランジスタのドレイン電極は互いに接続され、またゲート電極も互いに接続された第１の相補型のインバータ回路と、
第１の導電型の第３の絶縁ゲート電界効果型トランジスタと、第２の導電型の第４の絶縁ゲート電界効果型トランジスタとを持ち、前記第３の絶縁ゲート電界効果型トランジスタのソース電極は第１電源端子に接続され、前記第４の絶縁ゲート電界効果型トランジスタのソース電極は第２電源端子に接続され、前記第３、第４の絶縁ゲート電界効果型トランジスタのドレイン電極は互いに接続され、またゲート電極も互いに接続された第２の相補型のインバータ回路とからなり、
前記第１、第２の絶縁ゲート電界効果型トランジスタのゲート電極は共に前記高周波用入力信号端子に接続され、第１、第２の絶縁ゲート電界効果型トランジスタのドレイン電極は共に第３、第４の絶縁ゲート電界効果型トランジスタのゲート電極に接続され、第３、第４の絶縁ゲート電界効果型トランジスタのドレイン電極は共に前記高周波用入力信号端子に接続されたことを特徴とする終端回路。
【請求項２】
請求項１記載の第３、第４の絶縁ゲート電界効果型トランジスタのオン時におけるそれぞれの等価抵抗値は前記高周波用入力信号端子に接続される信号線の伝送路としての特性インピーダンスの値に近いことを特徴とする終端回路。
【請求項３】
第１電源端子と第２電源端子を電源端子として有し、また高周波用入力端子を少なくともひとつは有する半導体集積回路において、
第１の導電型の第１の絶縁ゲート電界効果型トランジスタと、第２の導電型の第２の絶縁ゲート電界効果型トランジスタとを持ち、前記第１の絶縁ゲート電界効果型トランジスタのソース電極は第１電源端子に接続され、前記第２の絶縁ゲート電界効果型トランジスタのソース電極は第２電源端子に接続され、前記第１、第２の絶縁ゲート電界効果型トランジスタのドレイン電極は互いに接続され、またゲート電極も互いに接続された第１の相補型のインバータ回路と、
第１の導電型の第３の絶縁ゲート電界効果型トランジスタと、第２の導電型の第４の絶縁ゲート電界効果型トランジスタとを持ち、前記第３の絶縁ゲート電界効果型トランジスタのソース電極は第１電源端子に接続され、前記第４の絶縁ゲート電界効果型トランジスタのソース電極は第２電源端子に接続され、前記第３、第４の絶縁ゲート電界効果型トランジスタのドレイン電極は互いに接続され、またゲート電極も互いに接続された第２の相補型のインバータ回路と、
抵抗手段からなり、
前記抵抗手段の第１端子、及び前記第１、第２の絶縁ゲート電界効果型トランジスタのゲート電極は共に前記高周波用入力信号端子に接続され、第１、第２の絶縁ゲート電界効果型トランジスタのドレイン電極は共に第３、第４の絶縁ゲート電界効果型トランジスタのゲート電極に接続され、第３、第４の絶縁ゲート電界効果型トランジスタのドレイン電極は共に前記抵抗手段の第２端子に接続されるとともに集積回路内部回路用の第２の高周波用信号端子として構成されたことを特徴とする終端回路。
【請求項４】
請求項１記載の抵抗手段は第３、第４の絶縁ゲート電界効果型トランジスタのオン時におけるそれぞれの等価抵抗値より小さい近いことを特徴とする終端回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路装置と高速の電気信号の伝送路を含むプリント配線基板等の電子回路において、前記半導体集積回路装置、殊に絶縁ゲート電界効果型トランジスタ（以下ＭＯＳＦＥＴと略す）を用いた半導体集積回路装置の高周波用入力信号端子の信号波形の乱れを防ぐ為の終端処理を行う終端回路に関する。
【背景技術】
【０００２】
近年、電子機器のプリント配線基板上に形成される電子回路、及び半導体集積回路装置は高速化、大規模回路化、信号端子数の増大が進んでいる。高速の信号は伝送経路が長くなり、かつ高速化すると信号波形が乱れ、誤動作の原因となる。したがって、高速化、および入力信号端子数の増加にともない各電子回路や集積回路間の信号を伝達する信号線の伝送路とのインピーダンスマッチングを行う終端処理がより重要な課題となっている。
【０００３】
以下に従来の代表的な高周波用入力信号端子の終端処理の仕方や構造について説明する。例えば図３はダイオード２個を用いてクランプし、オーバーシュートやアンダーシュートを押さえる方式である。図３において３０１は駆動回路、３０２は伝送路となる信号線、３０４は受信回路である。信号線３０２は高周波信号にとって充分長い伝送路となると分布定数回路と考えられ、受信回路３０４の入力インピーダンスと信号線３０２の特性インピーダンスが合わないと信号波形が乱れて、オーバーシュートやアンダーシュートが生ずる。それを防ぐ為にダイオード３０５と３０６の２個からなるダイオード終端回路３０３を設けている。
【０００４】
図４は抵抗を用いて終端するいわゆるテブナン終端方式である。図４において、４０１は駆動回路、４０２は伝送路となる信号線、４０４は受信回路である。以上は図３と同様であり、信号波形の乱れを防ぐ必要があって、終端回路として抵抗４０５と４０６の２個からなる抵抗分割終端回路４０３を設けている。
【０００５】
図５は抵抗とコイルを用い、受信回路のハイインピーダンスの入力端子の寄生静電容量を前提として、すべての周波数帯域で一定のインピーダンス特性を保つ終端回路方式である。図５において５０５、５０６は同一の抵抗値を持つ抵抗素子、５０４はキャパシタであり端子５０２の先にある受信回路の入力端子に寄生する静電容量を代表して表現している。５０７はインダクタ素子である。抵抗５０６とインダクタ５０７は直列に接続され、一端を電源、他端を信号線からの入力信号端子５０１に接続されている。抵抗５０５とキャパシタ５０４は直列接続の関係にあり、抵抗５０５の他端は信号線からの入力信号端子５０１に接続されている。信号線である伝送路の特性インピーダンスをＺ０、抵抗素子５０５、５０６の抵抗値をＲ、キャパシタ５０４の容量値をＣ、インダクタ５０７のインダクタンスをＬとすれば、Ｚ０＝Ｒ、かつＲ２＝Ｌ／Ｃと設定すればあらゆる周波数でインピーダンスマッチングが取れる方式である。    
図６は特許文献１の回路方式でトランジスタを用いてクランプを行うアクティブ終端回路方式である。図６においてＭＯＳＦＥＴ６０３と６０４及び定電流回路６０７により適切なバイアス電圧を形成し、ＭＯＳＦＥＴ６０５、６０６のゲート電極に加えて制御することにより、信号線の接続される入力信号端子６０１と受信回路の接続される６０２の入力信号端子における終端回路としての役目をし、信号波形の乱れを軽減する方式である。
【０００６】
なお、図３のダイオードによる方式、図４の抵抗を用いる方式、図６のアクティブ終端回路方式については非特許文献１にやや詳しく解説されている。
【０００７】
【特許文献１】特開２００２−２０４１５４号公報（図３）
【０００８】
【非特許文献１】「日経エレクトロニクス２００１年２月１２日号」日経ＢＰ社出版、ｐ．１８５−１８９
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記従来の終端方法では以下に述べる問題点を有していた。図３のダイオードによる方法ではダイオードの順方向降下電圧（接触電位）となる０．５Ｖ−１．０Ｖ程度の範囲ではダイオードは反応せず、該範囲のオーバーシュートやアンダーシュートは取り除けなかった。また、図４の抵抗による方法では抵抗に数十ミリアンペアの短絡電流が常時流れ、入力信号端子の本数が多い場合にはその整数倍となるので、消費電流や発熱が大きな問題点となっていた。また、図５の抵抗とコイルによる終端方法では充分なヘンリー数のコイルはＩＣ内部では形成できない為にコイルや抵抗が外付けとなる。この方法は多大の電流が常時流れる問題とともに外付け部品が必要となる為、入力信号端子の本数が多くなるとともに配線基板上でそれらの配置を如何にするかが大きな問題となった。また、図６の特許文献１の方法でも２個のＭＯＳＦＥＴが常時オンしていて短絡電流が常時流れるとともにバイアス回路での消費電流も無視できない回路であり、やはり入力信号端子の本数が増大するにつれ、多大の消費電流と発熱を抱える問題を有していた。
【００１０】
そこで、本発明は終端回路を集積回路に内蔵でき、消費電流が少なく、かつオーバーシュートやアンダーシュートを少なく、高周波特性のよい入力信号端子の半導体集積回路を実現する為の終端回路を提供することを目的とする。
【００１１】
また、本発明は前記終端回路を有した半導体集積回路を配線基板回路に用いることにより、高周波特性がよく、コンパクトかつ低コストで発熱も少ないプリント配線基板の具現化に寄与することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の終端回路は高周波用入力信号端子を少なくともひとつは有する半導体集積回路において、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴによる相補型の第１インバータ回路と第２のインバータ回路を有し、信号線からの信号を受ける高周波用入力信号端子を第１インバータ回路入力であるゲート電極に接続し、第１インバータ回路の出力を第２インバータ回路のゲート電極に接続し、第２インバータ回路の出力を前記高周波用入力信号端子に接続したことを特徴とする。
【００１３】
上記の構成によれば高周波のデジタル信号が入力した場合、第１インバータ回路によって信号がロジックレベルを越えた段階で素早く変化を検知し、第２インバータ回路によって電源電圧範囲に押さえるので、オーバーシュートやアンダーシュートを防止、もしくは軽減し、信号波形の乱れによる誤動作を防ぐという効果を有する。
【００１４】
また、上記の構成によればＣＭＯＳ回路（相補型回路）で形成されているので入力信号が高電位（High）または低電位（Low）で安定していれば第１インバータ回路と第２インバータ回路には共に短絡電流が流れない。したがって、消費電流が激減し、携帯機器では電池寿命が大幅に延びるという効果がある。また、消費電流が少ないので発熱による温度上昇やそれによる特性変化を防ぐという効果がある。
【００１５】
また、上記の構成によれば、すべての素子を半導体集積回路の中に構成できて、コストが軽減できるとともに、プリント配線基板に余計な素子を省けるのでコンパクトなボードを実現できるという効果がある。
【００１６】
また、本発明の終端回路は高周波用入力信号端子を少なくともひとつは有する半導体集積回路において、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴによる相補型の第１インバータ回路と第２のインバータ回路と抵抗手段を有し、信号線からの信号を受ける高周波用入力信号端子を前記抵抗手段の第１端子と第１インバータ回路入力であるゲート電極に接続し、第１インバータ回路の出力を第２インバータ回路のゲート電極に接続し、第２インバータ回路の出力を前記抵抗手段の第２端子に接続し、かつ該抵抗手段の第２端子が集積回路内部の回路の入力端子に接続される構成であることを特徴とする。
【００１７】
上記の構成によれば、信号線と第２インバータ回路の出力の間にあらたに抵抗手段が加わり、その抵抗値を適正値に調整、設定できるので、信号波形を更に整形できる場合があり、より誤動作を少なくできるという効果がある。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態を図面に基づいて説明する。
【実施例１】
【００１９】
図１は本発明の第１の実施例を示す回路図である。図１はシリコン基板を用いたＭＯＳＦＥＴの集積回路に適用するものである。図１において、１１、１２はともに高周波用入力信号端子であり、入力信号端子１１には伝送路である信号線が接続され、入力信号端子１２から集積回路の入力端子へと信号が伝わるように接続されている。また、１３、１５はＰ型ＭＯＳＦＥＴ、１４、１６はＮ型ＭＯＳＦＥＴである。Ｐ型ＭＯＳＦＥＴ１３のソース電極は正極の電源端子である＋ＶDDに接続されている。Ｎ型ＭＯＳＦＥＴ１４のソース電極は負極の電源端子である−ＶSSに接続されている。Ｐ型ＭＯＳＦＥＴ１３とＮ型ＭＯＳＦＥＴ１４のゲート電極は互いに接続され、入力信号端子１１に接続されている。またＰ型ＭＯＳＦＥＴ１３とＮ型ＭＯＳＦＥＴ１４のドレイン電極は互いに接続されていて、Ｐ型ＭＯＳＦＥＴ１３とＮ型ＭＯＳＦＥＴ１４によって第１のインバータ回路が構成されている。またＰ型ＭＯＳＦＥＴ１５のソース電極は正極の電源端子である＋ＶDDに接続され、Ｎ型ＭＯＳＦＥＴ１６のソース電極は負極の電源端子である−ＶSSに接続されている。Ｐ型ＭＯＳＦＥＴ１５とＮ型ＭＯＳＦＥＴ１６のゲート電極は互いに接続され、ともにＰ型ＭＯＳＦＥＴ１３とＮ型ＭＯＳＦＥＴ１４のドレイン電極に接続されている。またＰ型ＭＯＳＦＥＴ１５とＮ型ＭＯＳＦＥＴ１６のドレイン電極は互いに接続されていて、入力信号端子１２に接続されている。なお、Ｐ型ＭＯＳＦＥＴ１５とＮ型ＭＯＳＦＥＴ１６によって第２のインバータ回路が構成されている。さて、入力信号端子１１に入力した信号は入力信号端子１２に伝わると同時にＰ型ＭＯＳＦＥＴ１３とＮ型ＭＯＳＦＥＴ１４からなる第１のインバータ回路のゲート電極に入力する。第１のインバータ回路のロジックレベルは＋ＶDDと−ＶSSのほぼ中間にあるので信号が変化する際、例えば低電位（ロウレベル）から高電位（ハイレベル）へ変移する際には信号が高電位になる以前のロジックレベルに達した段階で第１のインバータ回路はその変移を検知し、Ｐ型ＭＯＳＦＥＴ１５とＮ型ＭＯＳＦＥＴ１６からなる第２のインバータ回路を制御し、Ｐ型ＭＯＳＦＥＴ１５をオンさせ、入力信号端子１２のレベルを＋ＶDDになるように動作する。したがって入力信号端子１１の入力信号の波形が反射波により乱れていてもオーバーシュートを防止する。また、入力信号端子１１の信号が高電位から低電位に変移する際にもほぼ同様に動作し、第１のインバータ回路で中間電位近くのロジックレベル付近で変移を検知し、Ｎ型ＭＯＳＦＥＴ１６をオンさせることにより、入力信号端子１２のレベルを−ＶSSになるように動作し、アンダーシュートを防ぐ。なお、Ｐ型ＭＯＳＦＥＴ１３とＮ型ＭＯＳＦＥＴ１４により第１のインバータ回路を構成し、Ｐ型ＭＯＳＦＥＴ１５とＮ型ＭＯＳＦＥＴ１６により第２のインバータ回路を構成しているので、入力信号端子１２の電位が高電位もしくは低電位に落ち着いている場合には短絡電流等は流れない構成となっている。したがって、低消費電流であって、これらの端子が何本もあっても発熱による異常な温度上昇の原因とはならない。
【実施例２】
【００２０】
図２は本発明の第２の実施例を示す回路図である。図２において、２１、２２はともに高周波用入力信号端子であり、図１の入力信号端子１１、１２と同じである。また図２の２３、２５はＰ型ＭＯＳＦＥＴ、２４、２６はＮ型ＭＯＳＦＥＴであって、図１のそれぞれ、Ｐ型ＭＯＳＦＥＴ、１３、１５、Ｎ型ＭＯＳＦＥＴ１４、１６に対応し、ほぼ同様の構成と役目をしている。図２において図１と異なる構成は抵抗素子２７である。２７はポリシリコンで作られていて、入力信号端子２１と入力信号端子２２の間に接続されている。また、Ｐ型ＭＯＳＦＥＴ２３とＮ型ＭＯＳＦＥＴ２４のゲート電極は入力信号端子２１に接続され、Ｐ型ＭＯＳＦＥＴ２５とＮ型ＭＯＳＦＥＴ２６のドレイン電極は入力信号端子２２に接続されている。なお、抵抗素子２７の抵抗値はＰ型ＭＯＳＦＥＴ２５やＮ型ＭＯＳＦＥＴ２６のオン時のインピーダンスに較べて充分に小さい値である。さて、入力信号端子２１から入力した信号は入力信号端子２２に伝わるとともにＰ型ＭＯＳＦＥＴ２３とＮ型ＭＯＳＦＥＴ２４からなる第１のインバータ回路で変移が検知され、Ｐ型ＭＯＳＦＥＴ２５とＮ型ＭＯＳＦＥＴ２６からなる第２のインバータ回路により出力される波形と合成されて入力信号端子２２に出現するが、信号振幅の大きさや周波数によってはタイミングが合わず、波形がうまく整形できない場合がある。その場合に適切な値に設定した抵抗素子２７が挿入されたことにより、タイミング等が調整できて、信号波形がより良くなることがある。
【産業上の利用可能性】
【００２１】
本発明は前述の実施例の形態に限定されるものではない。図１、図２においてシリコン基板のＭＯＳＦＥＴの例で示したが、ＳＯＩ（シリコン・オン・インシュレータ）、ＳＯＳ（シリコン・オン・サファィア）、ＧａＡｓ、ＨＥＭＴ等でも適用できる。
【００２２】
また、図２において抵抗手段としてポリシリコンの場合を示したが、抵抗手段であれば他のものでも良く、例えば拡散抵抗やコンタクトに寄生するコンタクト抵抗等を用いてもよい。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１の実施例を示す終端回路の回路図である。
【図２】本発明の第２の実施例を示す終端回路の回路図である。
【図３】信号路と受信回路の構成と従来の終端回路の第１の例を示す回路図である。
【図４】信号路と受信回路の構成と従来の終端回路の第２の例を示す回路図である。
【図５】従来の終端回路の第３の例を示す回路図である。
【図６】従来の終端回路の第４の例を示す回路図である。
【符号の説明】
【００２４】
１１、１２、２１、２２、５０１、５０２、６０１、６０２  ・・・  入力信号端子
１３、１５、２３、２５、６０３、６０５  ・・・  Ｐ型ＭＯＳＦＥＴ
１４、１６、２４、２６、６０４、６０６  ・・・  Ｎ型ＭＯＳＦＥＴ
２７、４０５、４０６、５０５、５０６、  ・・・  抵抗素子
３０１、４０１  ・・・  駆動回路  
３０２、４０２  ・・・  信号路
３０３、４０３  ・・・  終端回路
３０４、４０４  ・・・  受信回路
３０５、３０６  ・・・  ダイオード
５０４  ・・・  キャパシタ  
５０７  ・・・  インダクタ
６０７  ・・・  定電流回路
【図１】
2005252588.tif 000003
【図２】
2005252588.tif 000004
【図３】
2005252588.tif 000005
【図４】
2005252588.tif 000006
【図５】
2005252588.tif 000007
【図６】
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