(57)【要約】【課題】接合型電界効果トランジスタの接合容量を抑えてチャネル抵抗を低減する。【解決手段】Ｐ型シリコン基板１０１上に、リンまたは砒素をドーピングしたＮ型エピタキシャル層１０４を形成する。前記Ｐ型シリコン基板１０１から離れて前記Ｎ型エピタキシャル層１０４の表面部分にＰ型拡散層１１１ａを形成し、接合型電界効果トランジスタ１５１のトップゲートとする。前記Ｐ型拡散層１１１ａの真下にＮ型拡散層１１０ａを選択的に形成する。トップゲートとなる前記Ｐ型拡散層１１１ａの直下に選択的に形成された前記Ｎ型拡散層１１０ａは接合型電界効果トランジスタ１５１のチャネル層となる。前記Ｎ型エピタキシャル層１０４の表面部分にＮ型拡散層１１７ａおよび１１７ｂを形成する。前記Ｎ型拡散層１１７ａは接合型電界効果トランジスタ１５１のドレインとなり、前記Ｎ型拡散層１１７ｂは前記接合型電界効果トランジスタ１５１のソースとなる。【選択図】図１
2005183812.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、前記半導体基板上に形成された第２導電型の半導体層と、前記半導体基板から離れて前記半導体層の表面部分に形成された第１導電型の第１の領域と、前記第１の領域の真下に選択的に形成された前記半導体層よりも高不純物濃度の第２導電型の第２の領域と、前記半導体層内に形成され前記半導体層よりも高不純物濃度の第２導電型の第３領域と、前記半導体層内に形成され前記半導体層よりも高不純物濃度の第２導電型の第４の領域とを備え、前記第３の領域がソースを構成し、前記第１の領域および前記半導体基板がゲートを構成し、前記第４の領域がドレインを構成することを特徴とする半導体集積回路装置。
【請求項２】
第１導電型の半導体基板上に第２導電型の半導体層を形成する工程と、前記半導体基板から離れて前記半導体層の表面部分に第１導電型の第１の領域を形成する工程と、前記第１の領域の真下に選択的に前記半導体層よりも高不純物濃度の第２導電型の第２の領域を形成する工程と、前記半導体層内に前記半導体層よりも高不純物濃度の第２導電型の第３の領域を形成する工程と、前記半導体層内に前記半導体層よりも高不純物濃度の第２導電型の第４の領域を形成する工程とを備え、前記第３の領域がソースを構成し、前記第１の領域および前記半導体基板がゲートを構成し、前記第４の領域がドレインを構成することを特徴とする半導体集積回路装置の製造方法。
【請求項３】
第１導電型の半導体基板上に第２導電型の半導体層を形成する工程と、前記半導体層に第１の素子領域と第２の素子領域を設けるために素子分離酸化膜を形成する工程と、前記半導体基板から離れて前記第１の素子領域の表面部分に第１導電型の第１の領域を形成する工程と、前記第２の素子領域の表面部分に第１導電型の第２の領域を形成する工程と、前記第１の領域の真下に選択的に前記半導体層よりも高不純物濃度の第２導電型の第３の領域を形成すると同時に、前記第２の領域の真下に選択的に前記半導体層よりも高不純物濃度の第２導電型の第４の領域を形成する工程と、前記第１の素子領域内に前記半導体層よりも高不純物濃度の第２導電型の第５の領域を形成する工程と、前記第１の素子領域内に前記半導体層よりも高不純物濃度の第２導電型の第６の領域を形成する工程と、前記第２の領域内に第２導電型の第７の領域を形成する工程とを備え、前記第５の領域がソースを構成し、前記第１の領域および前記半導体基板がゲートを構成し、前記第６の領域がドレインを構成して接合型電界効果トランジスタとして機能し、前記第７の領域がエミッタを構成し、前記第２の領域がベースを構成し、前記第４の領域および前記半導体層がコレクタを構成してＮＰＮトランジスタとして機能することを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置およびその製造方法に係り、特に接合型電界効果トランジスタとその製造方法に関するものである。
【背景技術】
【０００２】
接合型電界効果トランジスタはバイポーラプロセスを使ってマスク枚数を大幅に増やさずに比較的容易に形成できるため、高耐圧のスイッチング素子などとして用いられている。
【０００３】
図８（ａ），（ｂ）は接合型電界効果トランジスタとバイポーラトランジスタを同一基板上に集積する半導体集積回路装置の従来の構成を説明するための構成図であり、図８（ｂ）は平面図、図８（ａ）は図８（ｂ）のＡ−Ａ’線断面図である。
【０００４】
図８において、Ｐ型シリコン基板１上にＮ型エピタキシャル層４が形成され、前記エピタキシャル層中にＰ型拡散層１１ａおよびＮ型拡散層１７ａ、１７ｂが形成されている。素子を分離するために素子分離ＬＯＣＯＳ膜５とＰ型埋め込み層３が設けられている。Ｎ型拡散層１７ａはドレイン、Ｐ型拡散層１１ａはトップゲート、Ｐ型シリコン基板１はバックゲート、Ｎ型拡散層１７ｂはソースとして作用する接合型電界効果トランジスタ５１を構成している。
【０００５】
また、Ｐ型シリコン基板１中にＮ型埋め込み層２が形成され、Ｎ型埋め込み層上のＮ型エピタキシャル層中にＰ型拡散層１１ｂが形成され、Ｐ型拡散層中にＮ型拡散層１７ｃが形成されている。Ｎ型拡散層１７ｃはエミッタ、Ｐ型拡散層１１ｂはベース、Ｎ型埋め込み層２上のＮ型エピタキシャル層はコレクタとして作用しバイポーラＮＰＮトランジスタ５２が構成され、接合型電界効果トランジスタと同一基板上に集積されている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、接合型電界効果トランジスタの前記従来の技術では、チャネル抵抗を下げるためにチャネル層を構成するＮ型エピタキシャル層の比抵抗が低く設定されているため、ゲートとソース間の接合容量が大きいという問題があった。
【０００７】
また、接合型電界効果トランジスタとＮＰＮトランジスタを同一基板上に集積する前記従来の技術では、接合型電界効果トランジスタのチャネル層に相当するＮ型エピタキシャル層は、ＮＰＮトランジスタの高速性を決める点から膜厚が薄く比抵抗は高く設定されるため、接合型電界効果トランジスタのチャネル抵抗が高くなるという問題があった。このチャネル抵抗を下げるために、Ｎ型エピタキシャル層の代わりに濃度が濃いＮウエル層でチャネル層を形成した場合には、前記課題と同様にゲートとソース間の接合容量が大きいという問題があった。
【課題を解決するための手段】
【０００８】
前記課題を解決するために、本発明の半導体装置は、第１導電型の半導体基板と、前記半導体基板上に形成された第２導電型の半導体層と、前記半導体基板から離れて前記半導体層の表面部分に形成された第１導電型の第１の領域と、前記第１の領域の真下に選択的に形成された前記半導体層よりも高不純物濃度の第２導電型の第２の領域と、前記半導体層内に形成され前記半導体層よりも高不純物濃度の第２導電型の第３領域と、前記半導体層内に形成され前記半導体層よりも高不純物濃度の第２導電型の第４の領域とを備え、前記第３の領域がソースを構成し、前記第１の領域および前記半導体基板がゲートを構成し、前記第４の領域がドレインを構成している。
【０００９】
また、前記課題を解決するために、本発明の半導体装置の製造方法は、第１導電型の半導体基板上に第２導電型の半導体層を形成する工程と、前記半導体基板から離れて前記半導体層の表面部分に第１導電型の第１の領域を形成する工程と、前記第１の領域の真下に選択的に前記半導体層よりも高不純物濃度の第２導電型の第２の領域を形成する工程と、前記半導体層内に前記半導体層よりも高不純物濃度の第２導電型の第３の領域を形成する工程と、前記半導体層内に前記半導体層よりも高不純物濃度の第２導電型の第４の領域を形成する工程とを備えている。
【００１０】
また、前記課題を解決するために本発明の半導体集積回路装置の製造方法は、第１導電型の半導体基板上に第２導電型の半導体層を形成する工程と、前記半導体層に第１の素子領域と第２の素子領域を設けるために素子分離酸化膜を形成する工程と、前記半導体基板から離れて前記第１の素子領域の表面部分に第１導電型の第１の領域を形成する工程と、前記第２の素子領域の表面部分に第１導電型の第２の領域を形成する工程と、前記第１の領域の真下に選択的に前記半導体層よりも高不純物濃度の第２導電型の第３の領域を形成すると同時に、前記第２の領域の真下に選択的に前記半導体層よりも高不純物濃度の第２導電型の第４の領域を形成する工程と、前記第１の素子領域内に前記半導体層よりも高不純物濃度の第２導電型の第５の領域を形成する工程と、前記第１の素子領域内に前記半導体層よりも高不純物濃度の第２導電型の第６の領域を形成する工程と、前記第２の領域内に第２導電型の第７の領域を形成する工程とを備えている。
【００１１】
前記構成の半導体装置および半導体集積回路装置の製造方法によれば、接合型電界効果トランジスタのゲートであるＰ型拡散層の直下にＮ型拡散層が選択的に形成されている。したがって、ゲートとソース接合の大部分は濃度の薄いＮ型エピタキシャル層と接し、チャネル抵抗として、支配的なゲートの直下のみ濃度の濃い部分が形成されているため、ゲートとソース間接合容量を大幅に増大させることなくチャネル抵抗を低減することができる。
【発明の効果】
【００１２】
本発明の半導体装置によれば、接合型電界効果トランジスタのゲートとして構成するＰ型拡散層の側面は濃度の薄いＮ型エピタキシャルと接し、チャネル抵抗として支配的な前記Ｐ型拡散層の直下にのみＮ型拡散層が選択的に形成されているため、ゲートとソース間の接合容量を大幅に増大させることなくチャネル抵抗を低減することができる。
【００１３】
また、本発明の半導体集積回路装置の製造方法によれば、接合型電界効果トランジスタの選択的チャネル層は、ＮＰＮトランジスタの選択的コレクタ層を形成するための工程により一度に形成することができる。それにより、ゲートとソース間の接合容量を大幅に増大させることなくチャネル抵抗を低減することができる半導体装置を製造コストを増大させることなく得ることができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照しながら、本発明の実施形態について詳細に説明する。
【００１５】
図１は本発明の半導体装置の実施形態を説明するための構成図であり、図１（ｂ）は平面図、図１（ａ）は図１（ｂ）のＡ−Ａ’線断面図である。
【００１６】
本発明の半導体装置の一例は図１に示す接合型電界効果トランジスタ１５１であるが、接合型電界効果トランジスタとＮＰＮトランジスタを同一基板上に集積してある半導体集積回路装置の従来の構造図と比較して分かりやすくする上で、図１にはＮＰＮトランジスタ１５２も示してある。
【００１７】
Ｐ型シリコン基板１０１は、比抵抗が１０Ω・ｃｍ程度で、接合型電界効果トランジスタ１５１のバックゲートとなる。Ｐ型シリコン基板１０１上に、リンまたは砒素を５×１０15ｃｍ-3〜１×１０16ｃｍ-3程度ドーピングした膜厚０．７〜１．２μｍ程度のＮ型エピタキシャル層１０４が形成されている。前記Ｐ型シリコン基板１０１から離れて前記Ｎ型エピタキシャル層１０４の表面部分にＰ型拡散層１１１ａが、表面濃度約１×１０18ｃｍ-3、接合深さ０．１５μｍ程度で形成され、接合型電界効果トランジスタ１５１のトップゲートとなる。
【００１８】
前記Ｐ型拡散層１１１ａの真下にＮ型拡散層１１０ａが選択的に形成されている。Ｎ型拡散層１１０ａのピーク濃度は約２×１０17ｃｍ-3、前記Ｎ型エピタキシャル層の濃度と等しくなる深さが０．４〜０．６μｍ程度である。トップゲートとなる前記Ｐ型拡散層１１１ａの直下に選択的に形成された前記Ｎ型拡散層１１０ａは接合型電界効果トランジスタ１５１のチャネル層となる。前記Ｎ型エピタキシャル層１０４の表面部分にＮ型拡散層１１７ａおよび１１７ｂが、表面濃度約１×１０20ｃｍ-3、接合深さ０．０５μｍ程度で形成され、前記Ｎ型拡散層１１７ａは接合型電界効果トランジスタ１５１のドレインとなり、前記Ｎ型拡散層１１７ｂは前記接合型電界効果トランジスタ１５１のソースとなる。
【００１９】
ここで、図１に示す接合型電界効果トランジスタ１５１のように、接合型電界効果トランジスタ１５１のゲートであるＰ型拡散層の直下にＮ型拡散層を選択的に形成することにより、ゲートとソース接合の大部分は濃度の薄いＮ型エピタキシャル層と接し、チャネル抵抗として支配的なゲートの直下のみ濃度の濃い部分が形成されているため、前記接合型電界効果トランジスタ１５１のゲートとソース間接合容量を、大幅に増大させることなくチャネル抵抗を低減することができる。
【００２０】
次に、本発明の半導体集積回路装置の製造方法の実施形態を図２〜図７にて説明する。
【００２１】
本実施形態は、ホウ素を導入した比抵抗が１０Ω・ｃｍ程度で、面方位が（１１１）あるいは（１００）のＰ型シリコン基板１０１上に、接合型電界効果トランジスタ１５１およびバイポーラＮＰＮトランジスタ１５２を集積する方法である。
【００２２】
まず、図２に示すように、Ｐ型シリコン基板１０１の表面に５００ｎｍ程度の熱酸化膜を形成した後、フォトリソグラフィーを用いてＮ型埋め込み層を形成する領域を開口したレジストをマスクに前記酸化膜をエッチングし、続いて酸素プラズマアッシングを用いて前記レジストを除去した後、アンチモンまたは砒素のイオンを注入する。イオン注入のドーズ量は１×１０15ｃｍ-2程度で加速エネルギーは４０〜６０ｋｅＶである。
【００２３】
次に、温度が１１５０〜１２００℃で１５〜３０分程度の熱処理を行ってＮ型埋め込み層１０２を形成した後、前記熱酸化膜をバッファードＨＦを用いて除去する。次に、前記Ｐ型シリコン基板１０１の表面に２０ｎｍ程度の熱酸化膜を形成した後、フォトリソグラフィーを用いてＰ型埋め込み層を形成する領域を開口し、ドーズ量が８×１０13ｃｍ-2程度、加速エネルギーが１２０〜１５０ｋｅＶでボロンをイオン注入する。続いて酸素プラズマアッシングを用いてレジストを除去した後、温度が９００℃で３０分程度の熱処理を行ってＰ型埋め込み層１０３を形成する。
【００２４】
次に、図３に示すように、前記Ｐ型シリコン基板１０１上に、１０８０℃、８０Ｔｏｒｒ程度の条件でジクロロシランとアルシンあるいはフォスフィンの混合ガスを用いてＮ型エピタキシャル層１０４を成長する。Ｎ型エピタキシャル層の厚さは０．７〜１．２μｍで、比抵抗は０．６〜１．２Ω・ｃｍである。
【００２５】
次に、前記エピタキシャル層１０４上にパッド酸化膜を３０ｎｍ程度成長し、シリコン窒化膜１２０ｎｍ程度成長させる。シリコン窒化膜はジクロロシランとアンモニアの混合ガスを用いて減圧ＣＶＤ法で成長させた。
【００２６】
次に、フォトリソグラフィーにより素子分離領域を開口したレジストをマスクにして、ドライエッチングにより前記シリコン窒化膜と前記Ｎ型エピタキシャル層１０４を続いてエッチングし、素子分離領域にＮ型エピタキシャル層１０４の膜厚よりも若干大きい程度の深さ０．４〜０．７μｍのシリコン溝を形成する。
【００２７】
ここで前記シリコン窒化膜はＣＨＦ３ガスで、エピタキシャル層１０４はＳＦ６系ガスを用いてドライエッチングした。続いて酸素プラズマを用いてレジストを除去した後、前記シリコン窒化膜をマスクにして選択的に素子分離ＬＯＣＯＳ膜１０５を０．８〜１．３μｍの厚さで形成する。前記ＬＯＣＯＳ膜１０５は、１０５０℃のパイロジェニック酸化により形成した。
【００２８】
次に、リン酸液により前記シリコン窒化膜を除去した後、前記シリコン窒化膜の下に成長していた前記パッド酸化膜をバッファードＨＦ液により除去する。
【００２９】
次に、図４に示すように、酸化膜を２０ｎｍ程度成長しフォトリソグラフィーを用いてＮＰＮトランジスタ１５２のコレクタウォール層を形成する領域を開口し、ドーズ量が５×１０15ｃｍ-2程度、加速エネルギーが６０〜８０ｋｅＶでリンをイオン注入する。
【００３０】
続いて酸素プラズマアッシングを用いてレジストを除去した後、温度が１０００℃で３０分程度の熱処理を行ってＮ型拡散層１０６を形成する。前記酸化膜をバッファードＨＦ液により除去した後、膜厚が３００ｎｍ程度のアモルファスシリコン膜を減圧ＣＶＤ法により成長する。
【００３１】
次に、注入量が７×１０15ｃｍ-2程度のボロンを加速エネルギーが２０ｋｅＶ程度でアモルファスシリコン膜へイオン注入した後、膜厚が１５０ｎｍ程度の酸化膜を減圧ＣＶＤ法により形成する。ここでアモルファスシリコン膜の代わりにポリシリコン膜を用いてもよい。次に、フォトリソグラフィーにより開口したレジストをマスクにして前記酸化膜および前記アモルファスシリコン膜を異方性エッチングし、ＮＰＮトランジスタのベース電極として使われるアモルファスシリコン膜１０７、およびその上の酸化膜１０８を形成する。
【００３２】
前記酸化膜１０８は、前記ベース電極１０７と以降の工程で形成するエミッタ電極との間の絶縁膜として使われる。ここで、酸化膜１０８のエッチングはＣＨＦ３ガスを用い、アモルファスシリコン膜１０７のエッチングはＨＢｒと塩素系の混合ガスを用いた。続いて、酸素プラズマアッシングを用いてレジストを除去した後、図面上には表示されていない酸化膜を１０〜２０ｎｍ程度全面に形成する。このとき、アモルファスシリコン膜１０７からボロンが基板へ拡散し、Ｐ型拡散層１０９が形成される。
【００３３】
次に、図５に示すように、接合型電界効果トランジスタのゲート層を形成する領域、およびＮＰＮトランジスタの活性ベース層を形成する領域を開口したレジストをマスクにして、注入量が２×１０12ｃｍ-2程度のリンを１８０〜２２０ｋｅＶ程度イオン注入し、続いて注入量が４×１０13ｃｍ-2程度のボロンを１０ｋｅＶ程度でイオン注入して、Ｎ型注入層１１０ｃおよび１１０ｄ、並びにＰ型注入層１１１ｃおよび１１１ｄを形成する。このとき、接合型電界効果トランジスタ１５１のゲートとなるＰ型注入層１１１ｃの直下にＮ型注入層１１０ｃが選択的に形成されている。
【００３４】
したがって、ゲートになる前記Ｐ型注入層１１１ｃの大部分は、濃度の薄いＮ型エピタキシャル層１０４と接し、チャネル抵抗として支配的な前記Ｐ型注入層１１１ｃの直下にのみ、前記Ｎ型エピタキシャル層１０４に比べ濃度の濃いＮ型注入層１１０ｃが形成されているので、ゲートとソース間の接合容量を大幅に増大させることなくチャネル抵抗を低減できる。
【００３５】
また、ＮＰＮトランジスタ１５２の活性ベースになるＰ型注入層１１１ｄの直下に、Ｎ型注入層１１０ｄが選択的に形成されているため、高注入領域でのベース広がり効果を抑制できる上、前記ＮＰＮトランジスタ１５２の外部ベース層を構成するＰ型拡散層１０９の大部分は、濃度の薄いＮ型エピタキシャル層１０４と接しており、前記ＮＰＮトランジスタ１５２のコレクタとベース間の接合容量を大幅に増大させることがないため、ＮＰＮトランジスタの最大動作周波数を向上できる。
【００３６】
さらに、この製造方法によると、前記接合型電界効果トランジスタ１５１の前記Ｎ型注入層１１０ｃは、前記ＮＰＮトランジスタ１５２の前記Ｎ型注入層１１０ｄと同じマスクおよび注入工程を使って形成できた上に、接合型電界効果トランジスタのゲートとソース間の接合容量を大幅に増大させることなく、チャネル抵抗を低減できており、前記Ｎ型注入層１１０ｃを別のマスクおよび注入工程を使って形成するような製造方法に比べて、工程数を削減することができる。
【００３７】
次に、図６に示すように、膜厚が４０ｎｍ程度のシリコン窒化膜を減圧ＣＶＤ法により堆積し、膜厚が１５０〜２５０ｎｍ程度のポリシリコン膜を減圧ＣＶＤ法により堆積する。ここで、前記ポリシリコン膜の代わりにアモルファスシリコン膜を用いてもよい。続いて前記ポリシリコン膜を異方性エッチングし、ポリシリコンサイドウォール１１３を形成する。
【００３８】
次に、接合型電界効果トランジスタ１５１のドレイン層、ソース層およびゲートのオーミックコンタクト層を形成する領域およびＮＰＮトランジスタ１５２のエミッタ層ならびにコレクタウォールのオーミックコンタクト層を形成する領域を開口したレジストをマスクにして、前記シリコン窒化膜をエッチングしてシリコン窒化膜１１２を形成した後、酸素プラズマアッシングを用いてレジストを除去する。
【００３９】
次に、バッファードＨＦを使って前記窒化膜１１２の下に存在した酸化膜をエッチングし、膜厚が１５０〜２００ｎｍ程度のポリシリコン膜を減圧ＣＶＤ法により堆積する。ここで、前記ポリシリコン膜の代わりにアモルファスシリコン膜を用いてもよい。
【００４０】
次に、接合型電界効果トランジスタ１５１のゲートのオーミックコンタクト層を形成する領域を開口したレジストをマスクにして、前記ポリシリコン膜へ注入量が１×１０15〜３×１０15ｃｍ-2程度のボロンを２０ｋｅＶ程度でイオン注入した後、酸素プラズマアッシングを用いてレジストを除去し、前記ポリシリコン膜のＰ型注入された領域１１４ａを形成する。
【００４１】
次に、接合型電界効果トランジスタ１５１のドレイン層およびソース層を形成する領域、ならびにＮＰＮトランジスタ１５２のエミッタ層およびコレクタウォールのオーミックコンタクト層を形成する領域を開口したレジストをマスクにして、前記ポリシリコン膜へ注入量６×１０15〜１×１０16ｃｍ-2程度の砒素を４０ｋｅＶ程度でイオン注入した後、酸素プラズマアッシングを用いてレジストを除去し、前記ポリシリコン膜のＮ型注入された領域１１５を形成する。
【００４２】
次に、例えば温度が１０５０℃程度、時間が１５〜３０秒程度の熱処理をして、前記Ｐ型注入された領域１１４ａ、および前記Ｎ型注入された領域１１５中のボロン、および砒素を活性化させ基板へ拡散させて、Ｐ型拡散層１１６およびＮ型拡散層１１７ａ〜１１７ｄを形成すると共に、前記接合型電界効果トランジスタ１５１のＮ型エピタキシャル層１０４中のゲート領域に注入されているボロンおよびリン、ならびに前記ＮＰＮトランジスタ１５２のＮ型エピタキシャル層１０４中の活性ベース領域に注入されているボロンおよびリンを活性化して、前記接合型電界効果トランジスタ１５１のゲート層となるＰ型拡散層１１１ａ、およびチャネル抵抗を低減するために選択的に形成されたＮ型拡散層１１０ａ、ならびに前記ＮＰＮトランジスタ１５２のベース層となるＰ型拡散層１１１ｂおよび前記ＮＰＮトランジスタのベース広がり効果を抑制するために選択的に形成されたコレクタ層となるＮ型拡散層１１０ｂを形成する。
【００４３】
次に、フォトリソグラフィーにより所定の領域を開口したレジストをマスクにしてポリシリコン膜２１５を異方性エッチングした後、酸素プラズマアッシングを用いてレジストを除去し、前記接合型電界効果トランジスタ１５１のゲート電極１１４、ソース電極１１５ａおよびドレイン電極１１５ｂならびに前記ＮＰＮトランジスタ１５２のエミッタ電極１１５ｃおよびコレクタ電極１１５ｄを形成する。以上のようにして、図７に示すような接合型電界効果トランジスタ１５１とＮＰＮトランジスタ１５２を形成する。
【００４４】
本実施形態の前記のような製造方法によると、接合型電界効果トランジスタ１５１の選択的チャネル層は、ＮＰＮトランジスタ１５２の選択的コレクタ層を形成するために用いるマスクおよびイオン注入工程を使って一度に形成できた上に、接合型電界効果トランジスタのチャネル抵抗を低減することができる。
【産業上の利用可能性】
【００４５】
本発明は、接合型電界効果トランジスタなどの半導体集積回路装置に適用され、特にゲートとソース間の接合容量を大幅に増大させることなくチャネル抵抗を低減することが要求される半導体集積回路装置に用いて有用である。
【図面の簡単な説明】
【００４６】
【図１】本発明の半導体装置の実施形態の構成を説明するための構成図
【図２】本発明の半導体集積回路装置の製造方法に係る実施形態の工程説明図
【図３】本発明の半導体集積回路装置の製造方法に係る実施形態の工程説明図
【図４】本発明の半導体集積回路装置の製造方法に係る実施形態の工程説明図
【図５】本発明の半導体集積回路装置の製造方法に係る実施形態の工程説明図
【図６】本発明の半導体集積回路装置の製造方法に係る実施形態の工程説明図
【図７】本発明の半導体集積回路装置の製造方法に係る実施形態の工程説明図
【図８】従来の半導体装置および半導体集積回路装置の構成を説明するための構成図
【符号の説明】
【００４７】
１０１  Ｐ型シリコン基板
１０２  Ｎ型埋め込み層
１０３  Ｐ型埋め込み層
１０４  Ｎ型エピタキシャル層
１０５  素子分離ＬＯＣＯＳ膜
１０６  Ｎ型拡散層
１０７  Ｐ型アモルファスシリコン膜
１０８  酸化膜
１０９  Ｐ型拡散層
１１０ｂ  ＮＰＮトランジスタの活性ベース直下の選択的Ｎ型拡散層
１１０ａ  接合型電界効果トランジスタのゲート直下の選択的Ｎ型拡散層
１１０ｃ，１１０ｄ  Ｎ型注入層
１１１ｃ，１１１ｄ  Ｐ型注入層
１１１ａ  接合型電界効果トランジスタのゲートＰ型拡散層
１１１ｂ  ＮＰＮトランジスタの活性ベースＰ型拡散層
１１２  シリコン窒化膜
１１３  ポリシリコンサイドウォール
１１４  接合型電界効果トランジスタのゲート電極
１１４ａ  ポリシリコンのＰ型注入領域
１１５  ポリシリコンのＮ型注入領域
１１５ａ  接合型電界効果トランジスタのソース電極
１１５ｂ  接合型電界効果トランジスタのドレイン電極
１１５ｃ  ＮＰＮトランジスタのエミッタ電極
１１５ｄ  ＮＰＮトランジスタのコレクタ電極
１１６  Ｐ型拡散層
１１７ａ  接合型電界効果トランジスタのドレインＮ型拡散層
１１７ｂ  接合型電界効果トランジスタのソースＮ型拡散層
１１７ｃ  ＮＰＮトランジスタのエミッタＮ型拡散層
１１７ｄ  ＮＰＮトランジスタのコレクタＮ型拡散層
【図１】
2005183812.tif 000003
【図２】
2005183812.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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