(57)【要約】【課題】、信頼性の低下や製造歩留りの低下を招くことなく、微細化を実現しうる半導体装置及びその製造方法を提供する。【解決手段】  半導体基板１４上にゲート絶縁膜２２を介して形成され、ゲート電極を含むゲート配線２４ａと、ゲート配線の端部に近接して形成された第１のソース／ドレイン拡散層２８と、ゲート配線と第１のソース／ドレイン拡散層とから離間して形成された第２のソース／ドレイン拡散層３４と、ゲート配線、第１のソース／ドレイン拡散層、及び第２のソース／ドレイン拡散層上に形成された絶縁膜４０であって、ゲート配線と、第１のソース／ドレイン拡散層の一方と、第２のソース／ドレイン拡散層の一方とを一体的に露出する溝状の開口部が形成された絶縁膜と、溝状の開口部４２ａ内に埋め込まれたコンタクト層４８ａとを有している。【選択図】  図１
2005072185.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して形成され、ゲート電極を含むゲート配線と、
前記半導体基板上に、前記ゲート配線の端部に近接して形成された第１のソース／ドレイン拡散層と、
前記半導体基板上に、前記ゲート配線と前記第１のソース／ドレイン拡散層とから離間して形成された第２のソース／ドレイン拡散層と、
前記ゲート配線、前記第１のソース／ドレイン拡散層、及び前記第２のソース／ドレイン拡散層上に形成された絶縁膜であって、前記ゲート配線と、前記第１のソース／ドレイン拡散層の一方と、前記第２のソース／ドレイン拡散層の一方とを一体的に露出する溝状の開口部が形成された絶縁膜と、
前記溝状の開口部内に埋め込まれたコンタクト層と
を有することを特徴とする半導体装置。
【請求項２】
第１のロードトランジスタと第１のドライバトランジスタより成る第１のインバータと、第２のロードトランジスタと第２のドライバトランジスタより成る第２のインバータとを有するメモリセルを有する半導体装置であって、
半導体基板上に形成され、前記第１のロードトランジスタのゲート電極と前記第１のドライバトランジスタのゲート電極とを含むゲート配線と、
前記ゲート配線上に形成された絶縁膜であって、前記ゲート配線と、前記第２のロードトランジスタのソース／ドレイン拡散層の一方と、前記第２のドライバトランジスタのソース／ドレイン拡散層の一方とを一体的に露出する溝状の開口部が形成された絶縁膜と、
前記溝状の開口部内に埋め込まれたコンタクト層と
を有することを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記コンタクト層上に、前記コンタクト層に沿うように形成された配線を更に有する
ことを特徴とする半導体装置。
【請求項４】
請求項２又は３記載の半導体装置において、
前記半導体基板上に形成され、前記第２のロードトランジスタのゲート電極と前記第２のドライバトランジスタのゲート電極とを含む他のゲート配線を更に有し、
前記絶縁膜には、前記他のゲート配線と、前記第１のロードトランジスタのソース／ドレイン拡散層の一方と、前記第１のドライバトランジスタのソース／ドレイン拡散層の一方とを一体的に露出する溝状の他の開口部が形成されており、
前記他の開口部内に他のコンタクト層が埋め込まれている
ことを特徴とする半導体装置。
【請求項５】
請求項２又は３記載の半導体装置において、
前記メモリセルが形成されたメモリセル領域の周辺の前記半導体基板上に形成された周辺回路用トランジスタを更に有し、
前記絶縁膜には、前記周辺回路用トランジスタのゲート電極又はソース／ドレイン拡散層を露出する他の開口部が形成されており、
前記他の開口部内に、他のコンタクト層が埋め込まれている
ことを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記絶縁膜上に形成され、前記他のコンタクト層に接続された他の配線を更に有する
ことを特徴とする半導体装置。
【請求項７】
請求項５記載の半導体装置において、
前記他の開口部は、溝状に形成されている
ことを特徴とする半導体装置。
【請求項８】
請求項２又は３記載の半導体装置において、
前記開口部は、前記ゲート配線から離間した領域では、前記第１のロードトランジスタのゲート電極と前記第１のドライバトランジスタのゲート電極とを含む他のゲート配線に沿って形成されており、前記ゲート配線の近傍の領域では、前記ゲート配線の長手方向に対して斜めに形成されている
ことを特徴とする半導体装置。
【請求項９】
請求項２又は３記載の半導体装置において、
前記半導体基板の上方に形成された他の配線と、
前記他の配線上に形成され、前記他の配線を露出する溝状の他の開口部が形成された他の絶縁膜と、
前記他の開口部内に埋め込まれた他のコンタクト層と、
前記他の絶縁膜上に形成され、前記他のコンタクト層に接続された更に他の配線とを更に有する
ことを特徴とする半導体装置。
【請求項１０】
第１のロードトランジスタと第１のドライバトランジスタより成る第１のインバータと、第２のロードトランジスタと第２のドライバトランジスタより成る第２のインバータとを有するメモリセルを有する半導体装置の製造方法であって、
半導体基板上に、第１のロードトランジスタのゲート電極と第１のドライバトランジスタのゲート電極とを含む第１のゲート配線と；第２のロードトランジスタのゲート電極と第２のドライバトランジスタのゲート電極とを含む第２のゲート配線とを形成する工程と、
前記ゲート電極の両側の前記半導体基板に、ソース／ドレイン拡散層をそれぞれ形成する工程と、
前記半導体基板上、前記第１のゲート配線上及び前記第２のゲート配線上に、絶縁膜を形成する工程と、
前記絶縁膜に、前記第１のゲート配線と、前記第２のロードトランジスタの前記ソース／ドレイン拡散層の一方と、前記第２のドライバトランジスタの前記ソース／ドレイン拡散層の一方とを一体的に露出する溝状の第１の開口部を形成するとともに；前記第２のゲート配線と、前記第１のロードトランジスタの前記ソース／ドレイン拡散層の一方と、前記第１のドライバトランジスタの前記ソース／ドレイン拡散層の一方とを一体的に露出する溝状の第２の開口部を形成する工程と、
前記第１の開口部内及び前記第２の開口部内に、それぞれコンタクト層を埋め込む工程と
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に、更なる微細化を実現し得る半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＳＲＡＭ（Static Random Access Memory）は、メモリセルがフリップフロップ回路により構成された高速動作が可能な半導体記憶装置である。このうち、ロードトランジスタをｐチャネルトランジスタにより構成し、ドライバトランジスタをｎチャネルトランジスタにより構成したＣＭＯＳ型のＳＲＡＭは、待機時の電源電流が極めて少なく低消費電力が要求される分野において幅広く用いられている。
【０００３】
ＣＭＯＳ型のＳＲＡＭの製造過程では、メモリセルの基本単位を構成する６つのトランジスタを半導体基板上に形成した後、これらトランジスタを覆う層間絶縁膜を形成し、トランジスタの各電極を相互接続する配線を層間絶縁膜上に形成している。
【０００４】
提案されているＳＲＡＭを図３３及び図３４を用いて説明する。図３３は、提案されているＳＲＡＭを示す断面図である。図３４は、提案されているＳＲＡＭのパターンを示す平面図である。
【０００５】
半導体基板１１４上には、ｐ形ウェル１１６ｐ及びｎ形ウェル１１６ｎが形成されている。ｐ形ウェル１１６ｐ及びｎ形ウェル１１６ｎが形成された半導体基板１１４には、素子領域１１８ａ〜１１８ｄを画定する素子分離領域１２０が形成されている。半導体基板１１４上には、ゲート絶縁膜１２２を介して、ゲート配線１２４ａ〜１２４ｄが形成されている。ゲート配線１２４ａ〜１２４ｄの側壁部分には、サイドウォール絶縁膜１２６が形成されている。
【０００６】
ゲート配線１２４ａは、素子領域１１８ａ、１１８ｂに交差するように形成されている。ゲート配線１２４ａは、ロードトランジスタＬ１のゲート電極とドライバトランジスタＤ１のゲート電極とを含むものであり、ロードトランジスタＬ１のゲート電極とドライバトランジスタＤ１のゲート電極とを共通に接続するものである。ゲート配線１２４ａの両側の素子領域１１８ａ内には、ソース／ドレイン拡散層１３０、１３１が形成されている。ゲート電極１２４ａとソース／ドレイン拡散層１３０、１３１とによりロードトランジスタＬ１が構成されている。ゲート配線１２４ａの両側の素子領域１１８ｂ内には、ソース／ドレイン拡散層１３２、１３３が形成されている。ゲート電極１２４ａとソース／ドレイン拡散層１３２、１３３とによりドライバトランジスタＤ１が構成されている。
【０００７】
ゲート配線１２４ｂは、素子領域１１８ｃ、１１８ｄに交差するように形成されている。ゲート配線１２４ｂは、ロードトランジスタＬ２のゲート電極とドライバトランジスタＤ２のゲート電極とを含むものであり、ロードトランジスタＬ２のゲート電極とドライバトランジスタＤ２のゲート電極とを共通に接続するものである。ゲート配線１２４ｂの両側の素子領域１１８ｃ内には、ソース／ドレイン拡散層１２８、１２９が形成されている。ゲート電極１２４ｂとソース／ドレイン拡散層１２８、１２９とによりロードトランジスタＬ２が構成されている。ゲート配線１２４ｂの両側の素子領域１１８ｄ内には、ソース／ドレイン拡散層１３４、１３５が形成されている。ゲート電極１２４ｂとソース／ドレイン拡散層１３４、１３５とによりドライバトランジスタＤ２が構成されている。
【０００８】
ゲート配線１２４ｃは、素子領域１１８ｂに交差するように形成されている。ゲート配線１２４ｃは、トランスファトランジスタＴ１のゲート電極を含むものであり、互いに隣接するメモリセル内に形成されたトランスファトランジスタＴ１のゲート電極を共通に接続するものである。ゲート配線１２４ｃの両側の素子領域１１８ｂ内には、ソース／ドレイン拡散層１３２、１３６が形成されている。ゲート電極１２４ｃとソース／ドレイン拡散層１３２、１３６とによりトランスファトランジスタＴ１が構成されている。
【０００９】
ゲート配線１２４ｄは、素子領域１１８ｄに交差するように形成されている。ゲート配線１２４ｄは、トランスファトランジスタＴ２のゲート電極を含むものであり、互いに隣接するメモリセル内に形成されたトランスファトランジスタＴ２のゲート電極を共通に接続するものである。ゲート電極１２４ｄの両側の素子領域１１８ｄ内には、ソース／ドレイン拡散層１３４、１３７が形成されている。ゲート電極１２４ｄとソース／ドレイン拡散層１３４、１３７とによりトランスファトランジスタＴ２が構成されている。
【００１０】
これらトランジスタＬ１、Ｌ２、Ｄ１、Ｄ２、Ｔ１、Ｔ２が形成された半導体基板１１４上には、ストッパ膜１３８が形成されている。ストッパ膜１３８が形成された半導体基板１４上には、層間絶縁膜１４０が形成されている。
【００１１】
層間絶縁膜１４０には、ゲート配線１２４ａ〜１２４ｄやソース／ドレイン拡散層１２８〜１３７に達するコンタクトホール１４２が形成されている。コンタクトホール１４２内には、バリア膜１４４とタングステン膜１４６とから成るコンタクト層１４８、１４８ａ、１４８ｂが埋め込まれている。ゲート配線１２４ａとソース／ドレイン拡散層１２８とは、コンタクト層１４８ａにより接続されている。また、ゲート配線１２４ｂとソース／ドレイン拡散層１３０とは、コンタクト層１４８ｂにより接続されている。
【００１２】
コンタクト層１４８、１４８ｂ、１４８ｂが埋め込まれた層間絶縁膜１４０上には、ストッパ膜１７４が形成されている。ストッパ膜１７４上には、層間絶縁膜１７６が形成されている。層間絶縁膜１７６には、コンタクト層１４８を露出する溝状の開口部１７８が形成されている。溝状の開口部１７８内には、バリア膜１８０とＣｕ膜１８１とから成る配線１５０が埋め込まれている。
【００１３】
こうして提案されているＳＲＡＭが構成されている。
【特許文献１】特開２００３−４５９６１号公報
【特許文献２】特開２００１−９３９７４号公報
【特許文献３】特開平９−１６２３５４号公報
【特許文献４】特開平９−５５４４０号公報
【特許文献５】特開２００３−１３１４００号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、近時では、低コスト化、大容量化を実現すべく、メモリセルを更に微細化することが要求されている。メモリセルを微細化する場合、微細なコンタクトホールを確実に形成することは極めて重要である。微細なコンタクトホールを形成し得る技術として、輪帯照明等の変形照明を用いる技術、ハーフトーン位相シフトマスクを用いる技術、補助パターン（アシストパターン、スキャッタリングバー）を形成する技術等が提案されている。しかしながら、これらの技術を用いた場合であっても、９０ｎｍ×９０ｎｍ程度の微細なコンタクトホールを確実に形成することは極めて困難である。このため、更なる微細化を進めようとすると、信頼性の低下や製造歩留りの低下を招くことになってしまう。
【００１５】
本発明の目的は、信頼性の低下や製造歩留りの低下を招くことなく、微細化を実現しうる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
本発明の一観点によれば、半導体基板上にゲート絶縁膜を介して形成され、ゲート電極を含むゲート配線と、前記半導体基板上に、前記ゲート配線の端部に近接して形成された第１のソース／ドレイン拡散層と、前記半導体基板上に、前記ゲート配線と前記第１のソース／ドレイン拡散層とから離間して形成された第２のソース／ドレイン拡散層と、前記ゲート配線、前記第１のソース／ドレイン拡散層、及び前記第２のソース／ドレイン拡散層上に形成された絶縁膜であって、前記ゲート配線と、前記第１のソース／ドレイン拡散層の一方と、前記第２のソース／ドレイン拡散層の一方とを一体的に露出する溝状の開口部が形成された絶縁膜と、前記溝状の開口部内に埋め込まれたコンタクト層とを有することを特徴とする半導体装置が提供される。
【００１７】
また、本発明の他の観点によれば、第１のロードトランジスタと第１のドライバトランジスタより成る第１のインバータと、第２のロードトランジスタと第２のドライバトランジスタより成る第２のインバータとを有するメモリセルを有する半導体装置であって、半導体基板上に形成され、前記第１のロードトランジスタのゲート電極と前記第１のドライバトランジスタのゲート電極とを含むゲート配線と、前記ゲート配線上に形成された絶縁膜であって、前記ゲート配線と、前記第２のロードトランジスタのソース／ドレイン拡散層の一方と、前記第２のドライバトランジスタのソース／ドレイン拡散層の一方とを一体的に露出する溝状の開口部が形成された絶縁膜と、前記溝状の開口部内に埋め込まれたコンタクト層とを有することを特徴とする半導体装置が提供される。
【００１８】
また、本発明の更に他の観点によれば、第１のロードトランジスタと第１のドライバトランジスタより成る第１のインバータと、第２のロードトランジスタと第２のドライバトランジスタより成る第２のインバータとを有するメモリセルを有する半導体装置の製造方法であって、半導体基板上に、第１のロードトランジスタのゲート電極と第１のドライバトランジスタのゲート電極とを含む第１のゲート配線と；第２のロードトランジスタのゲート電極と第２のドライバトランジスタのゲート電極とを含む第２のゲート配線とを形成する工程と、前記ゲート電極の両側の前記半導体基板に、ソース／ドレイン拡散層をそれぞれ形成する工程と、前記半導体基板上、前記第１のゲート配線上及び前記第２のゲート配線上に、絶縁膜を形成する工程と、前記絶縁膜に、前記第１のゲート配線と、前記第２のロードトランジスタの前記ソース／ドレイン拡散層の一方と、前記第２のドライバトランジスタの前記ソース／ドレイン拡散層の一方とを一体的に露出する溝状の第１の開口部を形成するとともに；前記第２のゲート配線と、前記第１のロードトランジスタの前記ソース／ドレイン拡散層の一方と、前記第１のドライバトランジスタの前記ソース／ドレイン拡散層の一方とを一体的に露出する溝状の第２の開口部を形成する工程と、前記第１の開口部内及び前記第２の開口部内に、それぞれコンタクト層を埋め込む工程とを有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１９】
本発明では、ゲート配線と、第２のロードトランジスタのソース／ドレイン拡散層と、第２のドライバトランジスタのソース／ドレイン拡散層とを露出する溝状の開口部内に、コンタクト層が埋め込まれており、コンタクト層により、ゲート配線と、第２のロードトランジスタのソース／ドレイン拡散層と、第２のドライバトランジスタのソース／ドレイン拡散層とが接続されている。また、本発明では、他のゲート配線と、第１のロードトランジスタのソース／ドレイン拡散層と、第１のドライバトランジスタのソース／ドレイン拡散層とを露出する溝状の他の開口部内に、他のコンタクト層が埋め込まれており、他のコンタクト層により、他のゲート配線と、第１のロードトランジスタのソース／ドレイン拡散層と、第１のドライバトランジスタのソース／ドレイン拡散層とが接続されている。
コンタクト層や他のコンタクト層を埋め込むための開口部が溝状であるため、縦横ともに径の小さい穴状のコンタクトホールを形成する場合と比較して、開口部のパターンによるパターン占有率を高くすることができる。このため、溝状の開口部のパターンを露光する際には、パターン占有率が高い場合に好適である射入射照明を用いることができ、射入射照明の利点を十分に発揮させることができる。このため、本発明によれば、コンタクト層を埋め込むための溝状の開口部を確実に形成することが可能となる。このため、本発明によれば、微細化した場合であっても、信頼性や歩留りの低下を招くことなく、半導体装置を提供することができる。
【００２０】
また、本発明では、ロードトランジスタのソース／ドレイン拡散層、ドライバトランジスタのソース／ドレイン拡散層、トランスファトランジスタのゲート電極、トランスファトランジスタのソース／ドレイン拡散層をそれぞれ露出する溝状の開口部内に、コンタクト層がそれぞれ埋め込まれている。これらコンタクト層を埋め込むための開口部は、溝状であるため、微細化した場合であっても、確実に形成することが可能である。このため、本発明によれば、微細化した場合であっても、信頼性や歩留りの低下を招くことなく、半導体装置を提供することができる。
【００２１】
また、本発明によれば、メモリセル領域の層間絶縁膜上に配線を形成することにより、ＣＭＰ法により配線材料を研磨する際に、基板表面に大きな段差が生じてしまうのを防止することができる。従って、本発明によれば、高い信頼性を有する半導体装置を高い歩留りで製造することが可能となる。
【００２２】
更に、メモリセル領域においては溝状の開口部内にコンタクト層を埋め込み、周辺回路領域においては縦横の径が等しい通常のコンタクトホール内にコンタクト層を埋め込むことにより、メモリセル領域においては高密度化を実現し得るとともに、周辺回路領域においては高速化を実現することができる。
【００２３】
また、本発明によれば、メモリセル領域のみならず、周辺回路領域においても、層間絶縁膜に溝状の開口部が形成されており、溝状の開口部内にコンタクト層が埋め込まれている。コンタクト層を埋め込むための溝状の開口部は、微細化した場合であっても確実に形成することが可能である。このため、本発明によれば、信頼性や歩留りの低下を招くことなく、周辺回路領域をも微細化することができる。
【００２４】
また、本発明によれば、ゲート配線の近傍の領域においてゲート配線の長手方向に対して斜めにコンタクト層が形成されているため、パターンを形成する際に位置ずれが生じた場合であっても、ゲート配線と第２のロードトランジスタのソース／ドレイン拡散層と第２のドライバトランジスタのソース／ドレイン拡散層とを、コンタクト層により確実に接続することができる。また、他のゲート配線の近傍の領域において他のゲート配線の長手方向に対して斜めに他のコンタクト層が形成されているため、パターンを形成する際に位置ずれが生じた場合であっても、他のゲート配線２４ｂと第１のロードトランジスタのソース／ドレイン拡散層と第１のドライバトランジスタのソース／ドレイン拡散層とを、他のコンタクト層により確実に接続することができる。また、ゲート配線や他のゲート配線を形成する際に、ゲート配線や他のゲート配線のパターンの先端が後退してしまった場合であっても、ゲート配線と第２のロードトランジスタのソース／ドレイン拡散層と第２のドライバトランジスタのソース／ドレイン拡散層３４とを確実に接続することができ、また、他のゲート配線と第１のロードトランジスタのソース／ドレイン拡散層と第２のドライバトランジスタのソース／ドレイン拡散層とを確実に接続することが可能となる。従って、本発明によれば、より高い歩留りで信頼性の高い半導体装置を提供することが可能となる。
【００２５】
また、本発明によれば、下層配線を露出する溝状の開口部内にコンタクト層を埋め込み、下層配線と上層配線とを、溝状の開口部内に埋め込まれたコンタクト層により接続する。溝状の開口部は、微細化した場合であっても確実に形成することが可能であり、溝状の開口部内には確実にコンタクト層を埋め込むことができる。従って、本発明によれば、信頼性や歩留りを低下させることなく、半導体装置を微細化することができる。
【発明を実施するための最良の形態】
【００２６】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法を図１乃至図２２を用いて説明する。図１は、本実施形態による半導体装置を示す断面図である。図２は、本実施形態による半導体装置のメモリセル領域を示す平面図（その１）である。図３は、本実施形態による半導体装置のメモリセル領域を示す平面図（その２）である。図４は、本実施形態による半導体装置を示す回路図である。図５は、本実施形態による半導体装置の周辺回路領域を示す平面図である。
【００２７】
（半導体装置）
本実施形態による半導体装置を図１乃至図５を用いて説明する。図１の紙面左側は、メモリセルが形成されるメモリセル領域１０を示している。図１の紙面右側は、メモリセル領域の周辺の周辺回路用トランジスタが形成される周辺回路領域１２を示している。
【００２８】
まず、メモリセル領域１０について説明する。
【００２９】
図１に示すように、メモリセル領域１０の半導体基板１４には、ｐ形ウェル１６ｐとｎ形ウェル１６ｎとが形成されている。半導体基板１４としては、例えばｐ形のシリコン基板が用いられている。
【００３０】
ｐ形ウェル１６ｐ及びｎ形ウェル１６ｎが形成された半導体基板１４には、素子領域１８ａ〜１８ｄを画定する素子分離領域２０が形成されている。
【００３１】
半導体基板１４上には、ゲート絶縁膜２２を介して、ゲート配線２４ａ〜２４ｄ（図２参照）が形成されている。ゲート配線２４ａ〜２４ｄの側壁部分には、サイドウォール絶縁膜２６が形成されている。
【００３２】
図２に示すように、ゲート配線２４ａは、素子領域１８ａ、１８ｂに交差するように形成されている。ゲート配線２４ａは、ロードトランジスタＬ１のゲート電極とドライバトランジスタＤ１のゲート電極とを含むものであり、ロードトランジスタＬ１のゲート電極とドライバトランジスタＤ１のゲート電極とを共通に接続するものである。ゲート配線２４ａは、素子領域１８ｃ内に形成された、ロードトランジスタＬ２のソース／ドレイン拡散層２８の近傍まで延在している。
【００３３】
ゲート配線２４ａの両側の素子領域１８ａ内には、ソース／ドレイン拡散層３０、３１が形成されている。ゲート電極２４ａとソース／ドレイン拡散層３０、３１とによりロードトランジスタＬ１が構成されている。
【００３４】
ゲート配線２４ａの両側の素子領域１８ｂ内には、ソース／ドレイン拡散層３２、３３が形成されている。ゲート電極２４ａとソース／ドレイン拡散層３２、３３とによりドライバトランジスタＤ１が構成されている。
【００３５】
ゲート配線２４ｂは、素子領域１８ｃ、１８ｄに交差するように形成されている。ゲート配線２４ｂは、ロードトランジスタＬ２のゲート電極とドライバトランジスタＤ２のゲート電極とを含むものであり、ロードトランジスタＬ２のゲート電極とドライバトランジスタＤ２のゲート電極とを共通に接続するものである。ゲート配線２４ｂは、素子領域１８ａ内に形成された、ロードトランジスタＬ１のソース／ドレイン拡散層３０の近傍まで延在している。
【００３６】
ゲート配線２４ｂの両側の素子領域１８ｃ内には、ソース／ドレイン拡散層２８、２９が形成されている。ゲート電極２４ｂとソース／ドレイン拡散層２８、２９とによりロードトランジスタＬ２が構成されている。
【００３７】
ゲート配線２４ｂの両側の素子領域１８ｄ内には、ソース／ドレイン拡散層３４、３５が形成されている。ゲート電極２４ｂとソース／ドレイン拡散層３４、３５とによりドライバトランジスタＤ２が構成されている。
【００３８】
ゲート配線２４ｃは、素子領域１８ｂに交差するように形成されている。ゲート配線２４ｃは、トランスファトランジスタＴ１のゲート電極を含むものであり、互いに隣接するメモリセル内に形成されたトランスファトランジスタＴ１のゲート電極を共通に接続するものである。
【００３９】
ゲート配線２４ｃの両側の素子領域１８ｂ内には、ソース／ドレイン拡散層３２、３６が形成されている。ゲート電極２４ｃとソース／ドレイン拡散層３２、３６とによりトランスファトランジスタＴ１が構成されている。
【００４０】
ゲート配線２４ｄは、素子領域１８ｄに交差するように形成されている。ゲート配線２４ｄは、トランスファトランジスタＴ２のゲート電極を含むものであり、互いに隣接するメモリセル内に形成されたトランスファトランジスタＴ２のゲート電極を共通に接続するものである。
【００４１】
ゲート電極２４ｄの両側の素子領域１８ｄ内には、ソース／ドレイン拡散層３４、３７が形成されている。ゲート電極２４ｄとソース／ドレイン拡散層３４、３７とによりトランスファトランジスタＴ２が構成されている。
【００４２】
これらトランジスタＬ１、Ｌ２、Ｄ１、Ｄ２、Ｔ１、Ｔ２が形成された半導体基板１４上には、ストッパ膜３８が形成されている。ストッパ膜３８が形成された半導体基板１４上には、層間絶縁膜４０が形成されている。
【００４３】
層間絶縁膜４０には、ゲート配線２４ａの端部と、ロードトランジスタＬ２のソース／ドレイン拡散層２８と、ドライバトランジスタＤ２のソース／ドレイン拡散層３４とを一体的に露出する溝状の開口部４２ａが形成されている。溝状の開口部４２ａの幅は、例えば９０ｎｍである。溝状の開口部４２ａ内には、バリア膜４４とタングステン膜４６とから成るコンタクト層４８ａが埋め込まれている。
【００４４】
層間絶縁膜４０には、ゲート配線２４ｂの端部と、ロードトランジスタＬ１のソース／ドレイン拡散層３０と、ドライバトランジスタＤ１のソース／ドレイン拡散層３２とを一体的に露出する溝状の開口部４２ｂが形成されている。溝状の開口部４２ｂの幅は、例えば９０ｎｍである。溝状の開口部４２ｂ内には、コンタクト層４８ｂが埋め込まれている。
【００４５】
層間絶縁膜４０には、ロードトランジスタＬ１のソース／ドレイン拡散層３１を露出する溝状の開口部４２ｃが形成されている。溝状の開口部４２ｃは、ゲート配線２４ａに沿って延在している。溝状の開口部４２ｃの幅は、例えば９０ｎｍである。溝状の開口部４２ｃの長さは、例えば１８０ｎｍである。溝状の開口部４２ｃ内には、コンタクト層４８ｃが埋め込まれている。
【００４６】
層間絶縁膜４０には、ロードトランジスタＬ２のソース／ドレイン拡散層２９を露出する溝状の開口部４２ｄが形成されている。溝状の開口部４２ｄは、ゲート配線２４ｂに沿って延在している。溝状の開口部４２ｄの幅は、溝状の開口部４２ｃの幅と同様である。溝状の開口部４２ｄの長さは、溝状の開口部４２ｃの長さと同様である。溝状の開口部４２ｄ内には、コンタクト層４８ｄが埋め込まれている。
【００４７】
層間絶縁膜４０には、ドライバトランジスタＤ１のソース／ドレイン拡散層３３を露出する溝状の開口部４２ｅが形成されている。溝状の開口部４２ｅは、ゲート配線２４ａの長手方向に沿うように延在している。溝状の開口部４２ｅは、互いに隣接するメモリセル内に形成されたドライバトランジスタＤ１のソース／ドレイン拡散層３３を結ぶように形成されている。溝状の開口部４２ｅの幅は、例えば９０ｎｍである。溝状の開口部４２ｅの長さは、例えば５３０ｎｍである。溝状の開口部４２ｅ内には、コンタクト層４８ｅが埋め込まれている。
【００４８】
層間絶縁膜４０には、ドライバトランジスタＤ２のソース／ドレイン拡散層３５を露出する溝状の開口部４２ｆが形成されている。溝状の開口部４２ｆは、ゲート配線２４ｂの長手方向に沿うように延在している。溝状の開口部４２ｆは、互いに隣接するメモリセル内に形成されたドライバトランジスタＤ２のソース／ドレイン拡散層３５を結ぶように形成されている。溝状の開口部４２ｆの幅は、溝状の開口部４２ｅの幅と同様とする。溝状の開口部４２ｆの長さは、溝状の開口部４２ｅの長さと同様とする。溝状の開口部４２ｆ内には、コンタクト層４８ｆが埋め込まれている。
【００４９】
層間絶縁膜４０には、トランスファトランジスタＴ１のゲート電極２４ｃを露出する溝状の開口部４２ｇが形成されている。溝状の開口部４２ｇは、ゲート配線２４ｃの長手方向に対して直角の方向に延在している。溝状の開口部４２ｇ内には、コンタクト層４８ｇが埋め込まれている。
【００５０】
層間絶縁膜４０には、トランスファトランジスタＴ２のゲート電極２４ｄを露出する溝状の開口部４２ｈが形成されている。溝状の開口部４２ｈは、ゲート配線２４ｄの長手方向に対して直角の方向に延在している。溝状の開口部４２ｈ内には、コンタクト層４８ｈが埋め込まれている。
【００５１】
層間絶縁膜４０には、トランスファトランジスタＴ１のソース／ドレイン拡散層３６を露出する溝状の開口部４２ｉが形成されている。溝状の開口部４２ｉは、ゲート配線２４ｃの長手方向に沿って延在している。溝状の開口部４２ｉの幅は、例えば９０ｎｍとする。溝状の開口部４２ｉの長さは、例えば２１０ｎｍとする。溝状の開口部４２ｉ内には、コンタクト層４８ｉが埋め込まれている。
【００５２】
層間絶縁膜４０には、トランスファトランジスタＴ２のソース／ドレイン拡散層３７を露出する溝状の開口部４２ｊが形成されている。溝状の開口部４２ｊは、ゲート配線２４ｄの長手方向に沿って延在している。溝状の開口部４２ｊの幅は、溝状の開口部４２ｉの長さと同様とする。溝状の開口部４２ｊの長さは、溝状の開口部４２ｉの長さと同様とする。溝状の開口部４２ｊ内には、コンタクト層４８ｊが埋め込まれている。
【００５３】
コンタクト層４８ａ〜４８ｊが埋め込まれた層間絶縁膜４０上には、ストッパ膜７４が形成されている。
【００５４】
ストッパ膜７４上には、層間絶縁膜７６が形成されている。
【００５５】
層間絶縁膜７６には、コンタクト層４８ａ〜４８ｊを露出する溝状の開口部７８ａ〜７８ｊが形成されている。溝状の開口部７８ａ〜７８ｊは、コンタクト層４８ａ〜４８ｊに沿うように形成されている。
【００５６】
溝状の開口部７８〜７８ｊには、バリア膜８０とＣｕ膜８１とから成る配線５０ａ〜５０ｊが埋め込まれている。
【００５７】
コンタクト層４８ｃ、４８ｄ上に形成された配線５０ｃ、５０ｄは、電源電圧Ｖｄｄ（図４参照）に電気的に接続される。
【００５８】
コンタクト層４８ｅ、４８ｆ上に形成された配線５０ｅ、５０ｆは、接地電圧Ｖｓｓ（図４参照）に電気的に接続される。
【００５９】
コンタクト層４８ｇ、４８ｈ上に形成された配線５０ｇ、５０ｈは、ワード線ＷＬ（図４参照）に電気的に接続される。
【００６０】
コンタクト層４８ｉ、４８ｊ上に形成された配線５０ｊ、５０ｊは、ビット線ＢＬ（図４参照）に電気的に接続される。
【００６１】
図４は、本実施形態による半導体装置のメモリセルの回路図である。
【００６２】
図４に示すように、ロードトランジスタＬ１とドライバトランジスタＤ１とによりインバータ５２ａが構成されている。ロードトランジスタＬ２とドライバトランジスタＤ２とによりインバータ５２ｂが構成されている。インバータ５２ａとインバータ５２ｂとによりフリップフロップ回路５４が形成されている。フリップフロップ回路５４は、ビット線ＢＬ及びワード線ＷＬに接続されたトランスファトランジスタＴ１、Ｔ２により制御される。ロードトランジスタＬ１、Ｌ２と、ドライバトランジスタＤ１、Ｄ２と、トランスファトランジスタＴ１、Ｔ２とにより、メモリセル５６が構成されている。
【００６３】
一方、周辺回路領域の半導体基板１４には、ｐ形ウェル５８ｐとｎ形ウェル５８ｎとが形成されている。ｐ形ウェル５８ｐとｎ形ウェル５８ｎとが形成された半導体基板１４には、素子領域６０ａ〜６０ｄ（図１、図５参照）を画定する素子分離領域２０が形成されている。
【００６４】
半導体基板１４上には、ゲート絶縁膜２２を介してゲート配線が形成されている。ゲート配線６４は、ｎチャネルトランジスタ６６ｎのゲート電極とｐチャネルトランジスタ６６ｐのゲート電極とを含むものであり、ｎチャネルトランジスタ６６ｎのゲート電極とｐチャネルトランジスタ６６ｐのゲート電極とを共通に接続するものである。ゲート配線６４の側壁部分には、サイドウォール絶縁膜２６が形成されている。
【００６５】
ゲート電極６４の両側の素子領域６０ａには、ソース／ドレイン拡散層６７ａ、６７ｂが形成されている。ゲート電極６４とソース／ドレイン拡散層６７ａ、６７ｂとによりｎチャネルトランジスタ６６ｎが構成されている。
【００６６】
ゲート電極６４の両側の素子領域６０ｂには、ソース／ドレイン拡散層６８ａ、６８ｂが形成されている。ゲート電極６４とソース／ドレイン拡散層６８ａ、６８ｂとによりｐチャネルトランジスタ６６ｐが構成されている。
【００６７】
ｎチャネルトランジスタ６６ｎとｐチャネルトランジスタ６６ｐとが形成された半導体基板１４上には、ストッパ膜３８が形成されている。ストッパ膜３８が形成された半導体基板１４上には、層間絶縁膜４０が形成されている。
【００６８】
層間絶縁膜４０には、ｎチャネルトランジスタ６６ｎのソース／ドレイン拡散層６７ａ、６７ｂに達するコンタクトホール（開口部）７０ａが形成されている。コンタクトホール７０ａは、ｎチャネルトランジスタ６６ｎのソース／ドレイン拡散層６７ａ、６７ｂのそれぞれに対して、２箇所ずつ形成されている。コンタクトホール７０ａの径は、例えば１００ｎｍ×１００ｎｍである。
【００６９】
層間絶縁膜４０には、ｐチャネルトランジスタ６６ｐのソース／ドレイン拡散層６８ａ、６８ｂに達するコンタクトホール７０ｂが形成されている。コンタクトホール７０ｂは、ｐチャネルトランジスタ６６ｐのソース／ドレイン拡散層６８ａ、６８ｂのそれぞれに対して、１箇所ずつ形成されている。
【００７０】
層間絶縁膜４０には、素子領域６０ｃ、６０ｄに達するコンタクトホール７０ｃ、７０ｄがそれぞれ多数形成されている。
【００７１】
層間絶縁膜４０には、ゲート配線６４に達するコンタクトホール７０ｅが形成されている。
【００７２】
コンタクトホール７０ａ〜７０ｅ内には、バリア膜４４とタングステン膜４６とから成る導体プラグ（コンタクト層）７２ａ〜７２ｅがそれぞれ埋め込まれている。
【００７３】
導体プラグ７２ａ〜７２ｅが埋め込まれた層間絶縁膜４０上には、ストッパ膜７４が形成されている。
【００７４】
ストッパ膜７４上には、層間絶縁膜７６が形成されている。
【００７５】
層間絶縁膜７６には、導体プラグ７２ａ〜７２ｅを露出する溝状の開口部８２ａ〜８２ｆが形成されている。
【００７６】
溝状の開口部８２ａ〜８２ｆ内には、バリア膜８０とＣｕ膜８１とから成る配線８４ａ〜８４ｆが埋め込まれている。
【００７７】
配線８４ａは、導体プラグ７２ｃを介して素子領域６０ｃに電気的に接続されている。また、配線８４ａは、導体プラグ７２ａを介してｎチャネルトランジスタ６６ｎのソース／ドレイン拡散層６７ａに電気的に接続されている。配線８４ａは、接地電圧に電気的に接続される。
【００７８】
配線８４ｂ〜８４ｄは、導体プラグ７２ｅを介してそれぞれゲート配線６４に電気的に接続されている。また、配線８４ｃ〜８４ｄは、導体プラグ７２ａを介してｎチャネルトランジスタ６６ｎのソース／ドレイン拡散層６７ｂにそれぞれ電気的に接続されている。また、配線８４ｃ〜８４ｄは、導体プラグ７２ｂを介してｐチャネルトランジスタ６６ｐのソース／ドレイン拡散層６８ｂにそれぞれ電気的に接続されている。
【００７９】
配線８４ｅは、導体プラグ７２ａを介してｎチャネルトランジスタ６６ｎのソース／ドレイン拡散層６７ｂに電気的に接続されている。また、配線８４ｅは、導体プラグ７２ｂを介してｐチャネルトランジスタ６６ｐのソース／ドレイン拡散層６８ｂに電気的に接続されている。
【００８０】
配線８４ｆは、導体プラグ７２ｄを介して素子領域６０ｄに電気的に接続されている。また、配線８４ｆは、導体プラグ７２ｂを介してｐチャネルトランジスタ６６ｐのソース／ドレイン拡散層６８ａに電気的に接続されている。配線８４ｆは、電源電圧に電気的に接続される。
【００８１】
こうして、周辺回路領域１２には、ｎチャネルトランジスタ６６ｎとｐチャネルトランジスタ６６ｐとを有するＣＭＯＳ回路が形成されている。
【００８２】
本実施形態による半導体装置は、ゲート配線２４ａと、ロードトランジスタＬ２のソース／ドレイン拡散層２８と、ドライバトランジスタＤ２のソース／ドレイン拡散層３４とが、溝状の開口部４２ａ内に埋め込まれたコンタクト層４８ａにより接続されており、ゲート配線２４ｂと、ロードトランジスタＬ１のソース／ドレイン拡散層３０と、ドライバトランジスタＤ１のソース／ドレイン拡散層３２とが、溝状の開口部４２ｂ内に埋め込まれたコンタクト層４８ｂにより接続されていることに主な特徴の一つがある。
【００８３】
提案されている半導体装置では、ゲート配線に達する導体プラグと、ソース／ドレイン拡散層に達する導体プラグと、ソース／ドレイン拡散層に達する導体プラグとを層間絶縁膜に埋め込み、これら導体プラグを電気的に接続する配線を層間絶縁膜上に形成することにより、ゲート配線とソース／ドレイン拡散層とソース／ドレイン拡散層とを電気的に接続していた。また、ゲート配線に達する導体プラグと、ソース／ドレイン拡散層に達する導体プラグと、ソース／ドレイン拡散層に達する導体プラグとを層間絶縁膜に埋め込み、これら導体プラグを電気的に接続する配線を層間絶縁膜上に形成することにより、ゲート配線とソース／ドレイン拡散層とソース／ドレイン拡散層とを電気的に接続していた。提案されている半導体装置では、コンタクトホールの微細化に伴ってコンタクトホールを確実に形成することが困難となり、信頼性や歩留りの低下を招いていた。
【００８４】
これに対し、本実施形態によれば、ゲート配線２４ａと、ロードトランジスタＬ２のソース／ドレイン拡散層２８と、ドライバトランジスタＤ２のソース／ドレイン拡散層３４とを一体的に露出する溝状の開口部４２ａ内に、コンタクト層４８ａが埋め込まれており、コンタクト層４８ａにより、ゲート配線２４ａと、ロードトランジスタＬ２のソース／ドレイン拡散層２８と、ドライバトランジスタＤ２のソース／ドレイン拡散層３４とが接続されている。また、ゲート配線２４ｂと、ロードトランジスタＬ１のソース／ドレイン拡散層３０と、ドライバトランジスタＤ１のソース／ドレイン拡散層３２とを一体的に露出する溝状の開口部４２ｂ内に、コンタクト層４８ｂが埋め込まれており、コンタクト層４８ｂにより、ゲート配線２４ｂと、ロードトランジスタＬ１のソース／ドレイン拡散層３０と、ドライバトランジスタＤ１のソース／ドレイン拡散層３２とが接続されている。本実施形態では、コンタクト層４８ａ、４８ｂを埋め込むための開口部４２ａ、４２ｂが溝状であるため、縦横ともに径の小さい穴状のコンタクトホールを形成する場合と比較して、開口部４２ａ、４２ｂのパターンによるパターン占有率を高くすることができる。このため、パターンを露光する際には、パターン占有率が高い場合に好適である射入射照明を用いることができ、射入射照明の利点を十分に発揮させることができる。このため、本実施形態によれば、コンタクト層４８ａ、４８ｂを埋め込むための溝状の開口部４２ａ、４２ｂを確実に形成することが可能となる。このため、本実施形態によれば、微細化した場合であっても、信頼性や歩留りの低下を招くことなく、半導体装置を提供することができる。
【００８５】
また、本実施形態による半導体装置は、ロードトランジスタＬ１、Ｌ２のソース／ドレイン拡散層３１、２９、ドライバトランジスタＤ１、Ｄ２のソース／ドレイン拡散層３３、３５、トランスファトランジスタＴ１、Ｔ２のゲート電極２４ｃ、２４ｄ、又は、トランスファトランジスタＴ１、Ｔ２のソース／ドレイン拡散層３６、３７を露出する溝状の開口部４２ｃ〜４２ｊ内に、コンタクト層４８ｃ〜４８ｊが埋め込まれていることにも主な特徴の一つがある。
【００８６】
コンタクト層４８ｃ〜４８ｊを埋め込むための開口部４２ｃ〜４２ｊは溝状であるため、微細化した場合であっても、確実に形成することが可能である。このため、本実施形態によれば、微細化した場合であっても、信頼性や歩留りの低下を招くことなく、半導体装置を提供することができる。
【００８７】
更に、メモリセル領域１０においては溝状の開口部４２ａ〜４２ｊ内にコンタクト層４８ａ〜４８ｊを埋め込み、周辺回路領域１２においては縦横の径が等しい通常のコンタクトホール７０ａ〜７０ｅ内にコンタクト層７２ａ〜７２ｅを埋め込むことにより、メモリセル領域１０においては高密度化を実現し得るとともに、周辺回路領域１２においては高速化を実現することができる。
【００８８】
（評価結果）
本実施形態による半導体装置の評価結果を図６乃至図１０を用いて説明する。
【００８９】
図６は、層間絶縁膜にコンタクトホール又は溝状の開口部を形成する際に用いられるマスクパターンを示す平面図である。図６（ａ）は、提案されている半導体装置を製造する際に用いられるマスクパターンを示す平面図である。図６（ａ）に示すように、コンタクトホールを形成するためのパターン８５ａが形成されている。図６（ｂ）は、本実施形態による半導体装置を製造する際に用いられるマスクパターンを示す平面図である。図６（ｂ）に示すように、溝状の開口部を形成するためのパターン８５ｂが形成されている。図７（ａ）は、Ａ−Ａ′線における光強度のシミュレーション結果を示している。図７（ｂ）は、Ｂ−Ｂ′線における光強度のシミュレーション結果を示している。図８は、Ｃ−Ｃ′線における光強度のシミュレーション結果を示している。図７及び図８において、実線は本実施形態による半導体装置の場合を示しており、破線は提案されている半導体装置の場合を示している。また、図７及び図８において、横軸は位置を示しており、縦軸は光強度を示している。シミュレーションを行う際には、スカラーモデルの光強度シミュレータを用いた。シミュレーションの条件は、以下の通りとした。開口数ＮＡは、０．７５とした。照明は、２／３輪帯照明とした。σ値は、０．５６７／０．８５０とした。
【００９０】
図７及び図８から分かるように、提案されている半導体装置の場合には、光強度が弱く、パターンを確実に分離できるようなコントラストが得られていない。
【００９１】
これに対し、本実施形態による半導体装置の場合には、パターンを確実に分離できる程度の良好なコントラストが得られている。
【００９２】
これらのことから、本実施形態によれば、微細化した場合であっても、コンタクト層を埋め込むための開口部を確実に形成することができ、信頼性の高い半導体装置を提供し得ることが分かる。
【００９３】
図９は、提案されている半導体装置の電子顕微鏡写真を示す平面図である。図９（ａ）は、コンタクトホールを形成するための開口部をフォトレジスト膜に形成した状態を示している。図９（ｂ）は、図９（ａ）に示すフォトレジスト膜をマスクとして層間絶縁膜をエッチングし、層間絶縁膜にコンタクトホールを形成した状態を示している。図１０は、本実施形態による半導体装置の電子顕微鏡写真を示す平面図である。図１０（ａ）は、溝状の開口部を形成するための開口部をフォトレジスト膜に形成した状態を示している。図１０（ｂ）は、図１０（ａ）に示すフォトレジスト膜をマスクとして層間絶縁膜をエッチングし、層間絶縁膜に溝状の開口部を形成した状態を示している。
【００９４】
図９（ｂ）から分かるように、提案されている半導体装置では、コンタクトホールの径に大きなばらつきが生じており、プロセスマージンが十分に確保できていない。しかも、提案されている半導体装置では、径が極めて小さいコンタクトホールが形成されており、未開口になる虞もある。また、このような径の極めて小さいコンタクトホール内に導体プラグを確実に埋め込むのは、極めて困難である。このことから、提案されている半導体装置では、メモリセルを微細化した場合には、信頼性や歩留りの低下を招いてしまうことが分かる。
【００９５】
これに対し、図１０（ｂ）から分かるように、本実施形態による半導体装置では、開口部が溝状に安定して形成されており、プロセスマージンを十分に確保することが可能となる。また、本実施形態による半導体装置では、開口部の開口面積が十分に大きく確保されており、開口部内にコンタクト層を確実に埋め込むことが可能となる。これらのことから、本実施形態によれば、メモリセルを微細化した場合であっても、信頼性や歩留りの高い半導体装置を提供し得ることが分かる。
【００９６】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図１１乃至図２２を用いて説明する。図１１は、本実施形態による半導体装置の製造方法を示す断面図（その１）である。図１２は、図１１に対応するメモリセル領域の平面図である。図１３は、図１１に対応する周辺回路領域の平面図である。図１４は、本実施形態による半導体装置の製造方法を示す断面図（その２）である。図１５は、図１４に対応するメモリセル領域の平面図である。図１６は、図１４に対応する周辺回路領域の平面図である。図１７は、本実施形態による半導体装置の製造方法を示す断面図（その３）である。図１８は、図１７に対応するメモリセル領域の平面図である。図１９は、図１７に対応する周辺回路領域の平面図である。図２０は、本実施形態による半導体装置の製造方法を示す断面図（その４）である。図２１は、図２０に対応するメモリセル領域の平面図である。図２２は、図２０に対応する周辺回路領域の平面図である。図１１、図１４、図１７の図２０の紙面左側は、メモリセルが形成されるメモリセル領域１０を示している。図１１、図１４、図１７及び図２０の紙面右側は、メモリセル領域の周辺の周辺回路用トランジスタが形成される周辺回路領域１２を示している。
【００９７】
まず、図１１に示すように、半導体基板１４を用意する。半導体基板１４としては、例えばｐ形のシリコン基板を用いる。
【００９８】
次に、半導体基板１４上の全面に、例えば熱酸化法により、膜厚５ｎｍのシリコン酸化膜（図示せず）を形成する。
【００９９】
次に、全面に、例えばＣＶＤ法により、膜厚８０ｎｍのシリコン窒化膜（図示せず）を形成する。こうして、シリコン酸化膜及びシリコン窒化膜より成る積層膜（図示せず）が形成される。
【０１００】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１０１】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜をパターニングする。
【０１０２】
次に、フォトレジスト膜をマスクとして、積層膜をエッチングする。この後、フォトレジスト膜を剥離する。
【０１０３】
次に、積層膜をハードマスクとして、半導体基板１４をエッチングする。これにより、半導体基板１４に、溝１５が形成される。溝１５の深さは、半導体基板１０の表面から３００ｎｍ程度とする。
【０１０４】
次に、全面に、例えば、高密度プラズマＣＶＤ法により、膜厚４５０ｎｍのシリコン酸化膜を形成する。
【０１０５】
次に、例えばＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、積層膜の表面が露出するまでシリコン酸化膜の表面を研磨する。積層膜に含まれるシリコン窒化膜が、研磨を行う際におけるストッパ膜として機能する。これにより、溝１５内にシリコン酸化膜より成る素子分離領域２０が埋め込まれる。こうして、素子分離領域２０により素子領域１８ａ〜１８ｄ、６０ａ〜６０ｄが画定される（図１２、図１３参照）。
【０１０６】
次に、例えばウエットエッチングにより、素子領域１８、６０上に残っている積層膜（図示せず）を除去する。
【０１０７】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１０８】
次に、フォトレジスト膜に、ｐ形ウェルを形成する領域を露出する開口部（図示せず）を形成する。
【０１０９】
次に、フォトレジスト膜をマスクとして、半導体基板１４内にｐ形のドーパント不純物を導入する。これにより、図１４に示すように、半導体基板１４内にｐ形ウェル１６ｐ、５８ｐが形成される。この後、フォトレジスト膜を剥離する。
【０１１０】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１１１】
次に、フォトレジスト膜に、ｎ形ウェルを形成する領域を露出する開口部（図示せず）を形成する。
【０１１２】
次に、フォトレジスト膜をマスクとして、半導体基板１４内にｎ形のドーパント不純物を導入する。これにより、半導体基板１４内にｎ形ウェル１６ｎ、５８ｎが形成される。この後、フォトレジスト膜を剥離する。
【０１１３】
次に、全面に、例えばスピンコート法により、フォトレジスト膜を形成する。
【０１１４】
次に、フォトレジスト膜に、素子領域１８ｂ、１８ｄ、６０ａを露出する開口部を形成する。
【０１１５】
次に、フォトレジスト膜をマスクとして、ｐ形のドーパント不純物を導入する。これにより、素子領域１８ｂ、１８ｄ、６０ａにチャネルドープ層（図示せず）が形成される。チャネルドープ層は、閾値電圧を制御するためのものである。この後、フォトレジスト膜を剥離する。
【０１１６】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１１７】
次に、フォトレジスト膜に、素子領域１８ａ、１８ｃ、６０ｂを露出する開口部を形成する。
【０１１８】
次に、フォトレジスト膜をマスクとして、ｎ形のドーパント不純物を導入する。これにより、素子領域１８ａ、１８ｃ、６０ｂにチャネルドープ層（図示せず）が形成される。この後、フォトレジスト膜を剥離する。
【０１１９】
次に、例えば熱酸化法により、膜厚２ｎｍのゲート絶縁膜２２を形成する。
【０１２０】
次に、例えばＣＶＤ法により、膜厚１００ｎｍのポリシリコン膜を形成する。
【０１２１】
次に、フォトリソグラフィ技術を用い、ポリシリコン膜をパターニングする。これにより、ゲート配線２４ａ〜２４ｄ、６４が形成される（図１５、図１６参照）。
【０１２２】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１２３】
次に、フォトレジスト膜に、素子領域１８ｂ、１８ｄ、６０ａを露出する開口部を形成する。
【０１２４】
次に、例えばイオン注入法により、フォトレジスト膜をマスクとして、ｎ形のドーパント不純物を導入する。ｎ形のドーパント不純物としては、Ａｓ（砒素）を用いる。イオン注入条件は、例えば、加速電圧を１ｋｅＶ、ドーズ量を１．５×１０１５ｃｍ−２とする。これにより、ｎ形の低濃度拡散層（図示せず）が形成される。この後、フォトレジストを剥離する。
【０１２５】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１２６】
次に、フォトレジスト膜に、素子領域１８ａ、１８ｃ、６０ｂを露出する開口部を形成する。
【０１２７】
次に、例えばイオン注入法により、フォトレジスト膜をマスクとして、ｐ形のドーパント不純物を導入する。ｐ形のドーパント不純物としては、Ｂ（ボロン）を用いる。イオン注入条件は、例えば、加速電圧を０．３ｋｅＶ、ドーズ量を１．５×１０１５ｃｍ−２とする。これにより、ｐ形の低濃度拡散層（図示せず）が形成される。この後、フォトレジスト膜を剥離する。
【０１２８】
次に、全面に、例えばＣＶＤ法により、膜厚５０ｎｍのシリコン酸化膜を形成する。
【０１２９】
次に、シリコン酸化膜をエッチバックする。これにより、ゲート配線２４、６４の側壁部分に、シリコン酸化膜より成るサイドウォール絶縁膜が形成される。この際、露出しているゲート絶縁膜２２も、エッチング除去される。
【０１３０】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１３１】
次に、フォトレジスト膜に、素子領域１８ｂ、１８ｄ、６０ａを露出する開口部（図示せず）を形成する。
【０１３２】
次に、例えばイオン注入法により、フォトレジスト膜をマスクとして、ｎ形のドーパント不純物を導入する。ｎ形のドーパント不純物としては、Ｐ（燐）を用いる。イオン注入条件は、例えば、加速電圧を８ｋｅＶ、ドーズ量を１．２×１０１６ｃｍ−２とする。これにより、ｎ形の高濃度拡散層（図示せず）とｎ形のゲート電極とが形成される。こうして、ｎ形の低濃度拡散層とｎ形の高濃度拡散層とにより、ｎ形のソース／ドレイン拡散層３２〜３７が形成される。この後、フォトレジストを剥離する。
【０１３３】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１３４】
次に、フォトレジスト膜に、素子領域１８ａ、１８ｃ、６０ｂを露出する開口部（図示せず）を形成する。
【０１３５】
次に、例えばイオン注入法により、フォトレジスト膜をマスクとして、ｐ形のドーパント不純物を導入する。ｐ形のドーパント不純物としては、Ｂ（ボロン）を用いる。イオン注入条件は、例えば、加速電圧を４ｋｅＶ、ドーズ量を６×１０１５ｃｍ−２とする。これにより、ｐ形の高濃度拡散層（図示せず）とｐ形のゲート電極とが形成される。ｐ形の低濃度拡散層とｐ形の高濃度拡散層とにより、ｐ形のソース／ドレイン拡散層２８〜３１が形成される。この後、フォトレジスト膜を剥離する。
【０１３６】
次に、ドーパント不純物を活性化するためのスパークアニールを行う。熱処理温度は、例えば１０００℃とする。
【０１３７】
次に、全面に、例えばスパッタ法により、膜厚５ｎｍのコバルト膜（図示せず）を形成する。
【０１３８】
次に、ＣｏとＳｉとを反応させるための熱処理を行う。これにより、ソース／ドレイン拡散層２８〜３７の露出した表面に、コバルトシリサイドより成るシリサイド膜（図示せず）が形成される。また、ゲート配線２４、６４の露出した表面に、コバルトシリサイドより成るシリサイド膜（図示せず）が形成される。この後、未反応のコバルト膜を除去する。
【０１３９】
次に、図１７に示すように、全面に、例えばＣＶＤ法により、膜厚１００ｎｍのＳｉＮより成るストッパ膜３８を形成する。
【０１４０】
次に、全面に、例えばプラズマＣＶＤ法により、膜厚７００ｎｍのＳｉＯ２より成る層間絶縁膜４０を形成する。
【０１４１】
次に、例えばＣＭＰ法により、層間絶縁膜４０の膜厚が例えば４００ｎｍ程度となるまで、層間絶縁膜４０の表面を研磨する。これにより、層間絶縁膜４０の表面が平坦化される。
【０１４２】
次に、全面に、例えばスピンコート法により、膜厚８０ｎｍの反射防止膜（図示せず）を形成する。反射防止膜としては、例えば有機系の材料より成る反射防止膜を用いる。
【０１４３】
次に、全面に、例えばスピンコート法により、膜厚２５０ｎｍのフォトレジスト膜（図示せず）を形成する。フォトレジスト膜としては、例えば、ポジ型のＡｒＦエキシマレジストを用いる。
【０１４４】
フォトレジスト膜を露光する際には、例えば輪帯照明を用いる。輪帯照明は、照明系の絞りにリング状の開口部が設けられている照明である。具体的には、例えば２／３輪帯照明を用いる。σ値は、例えば０．５６７／０．８５０とする。開口数ＮＡは、例えば０．７５とする。フォトレジスト膜を露光する際の露光量は、例えば３５０Ｊ／ｃｍ２程度とする。
【０１４５】
フォトレジスト膜を露光する際に用いるレチクルとしては、ＡｒＦエキシマレーザリソグラフィ用のハーフトーン型位相シフトマスクを用いる。透過率ｔは、例えば６％とする。
【０１４６】
このようにして、フォトレジスト膜にパターンを露光し、この後、現像を行う。こうして、フォトレジスト膜に、最小寸法が９０ｎｍ程度の開口部を形成する。
【０１４７】
なお、フォトレジスト膜にパターンを露光する際に、コンタクトホール７０ａ〜７０ｅを形成するためのパターンの近傍に、補助パターン（アシストパターン、スキャッタリングバー）を配置するようにしてもよい。補助パターンは、射入射照明を用いて露光する場合に、良好なパターンを形成し得るようにするためのものである。これにより、コンタクトホール７０ａ〜７０ｅを形成するためのパターンを、より良好に形成することが可能となる。
【０１４８】
また、フォトレジスト膜に形成した開口部が大きすぎた場合には、有機膜を塗布して熱処理を行うことにより、開口部の内壁に有機膜を付着させ、開口部を小さくするようにしてもよい。このような技術は、シュリンク技術と称され、例えば特開２００３−１３１４００号公報に記載されている。
【０１４９】
次に、フォトレジスト膜をマスクとし、ストッパ膜３８をエッチングストッパとして、層間絶縁膜４０をエッチングする。これにより、層間絶縁膜４０に、溝状の開口部４２ａ〜４２ｊ及びコンタクトホール７０ａ〜７０ｅが形成される。
【０１５０】
次に、溝状の開口部４２ａ〜４２ｊ内及びコンタクトホール７０ａ〜７０ｅ内に露出しているストッパ膜３８をエッチング除去する。
【０１５１】
こうして、メモリセル領域１０に溝状の開口部４２ａ〜４２ｊが形成され、周辺回路領域１２にコンタクトホール７０ａ〜７２ｅが形成される（図１８、図１９参照）。
【０１５２】
次に、例えばスパッタ法により、膜厚１０ｎｍのＴｉ膜と、膜厚５０ｎｍのＴｉＮ膜とを順次形成する。これにより、Ｔｉ膜とＴｉＮ膜とから成るバリア膜４４が形成される。
【０１５３】
次に、例えばＣＶＤ法により、膜厚２００ｎｍのタングステン膜４６を形成する。
【０１５４】
次に、例えばＣＭＰ法により、層間絶縁膜４０の表面が露出するまで、タングステン膜４６、バリア膜４４を研磨する。こうして、溝状の開口部４２ａ〜４２ｊ内にコンタクト層４８ａ〜４８ｊが埋め込まれる。また、コンタクトホール７０ａ〜７０ｅ内に導体プラグ（コンタクト層）７２ａ〜７２ｅが埋め込まれる。
【０１５５】
次に、図２０に示すように、例えばＣＶＤ法により、膜厚３０ｎｍのＳｉＣより成るストッパ膜７４を形成する。
【０１５６】
次に、例えばＣＶＤ法により、膜厚２００ｎｍのＳｉＯＣ膜、膜厚３０ｎｍのＳｉＣ膜、膜厚１５０ｎｍのシリコン酸化膜、膜厚１００ｎｍのシリコン窒化膜、膜厚１０ｎｍのシリコン酸化膜を順次形成する。これにより、ＳｉＯＣ膜、ＳｉＣ膜、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜より成る層間絶縁膜７６が形成される。
【０１５７】
次に、全面に、例えばスピンコート法により、膜厚８０ｎｍの反射防止膜（図示せず）を形成する。反射防止膜としては、例えば有機系の材料より成る反射防止膜を用いる。
【０１５８】
次に、全面に、例えばスピンコート法により、膜厚２５０ｎｍのフォトレジスト膜（図示せず）を形成する。フォトレジスト膜としては、例えば、ポジ型のＡｒＦエキシマレジストを用いる。
【０１５９】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜に対して露光・現像を行う。露光・現像を行う際の条件は、例えば、溝状の開口部４２ａ〜４２ｊ及びコンタクトホール７０ａ〜７０ｅを形成するためのフォトレジスト膜を露光・現像する際の条件と同様とする。
【０１６０】
次に、フォトレジスト膜をマスクとし、ストッパ膜７４をエッチングストッパとして、層間絶縁膜７６をエッチングする。これにより、層間絶縁膜７６に配線５０ａ〜５０ｊ、８４ａ〜８４ｆを埋め込むための溝状の開口部７８ａ〜７８ｊ、８２ａ〜８２ｆが形成される（図２１、図２２参照）。
【０１６１】
次に、溝状の開口部７８ａ〜７８ｊ、８２ａ〜８２ｆ内に露出したストッパ膜７４をエッチング除去する。
【０１６２】
次に、全面に、例えばスパッタ法により、例えばＴａ（タンタル）より成る膜厚２０ｎｍのバリア膜８０を形成する。
【０１６３】
次に、例えばめっき法により、膜厚１μｍ程度のＣｕ（銅）膜８１を形成する。
【０１６４】
次に、例えばＣＭＰ法により、層間絶縁膜７６の表面が露出するまでＣｕ膜８１及びバリア膜８０を研磨する。こうして、溝状の開口部７８ａ〜７８ｊ、８２ａ〜８２ｆ内に、Ｃｕ膜８１及びバリア膜８０より成る配線５０ａ〜５０ｊ、８４ａ〜８４ｆがそれぞれ埋め込まれる。
【０１６５】
なお、本実施形態では、ゲート配線２４ａと、ロードトランジスタＬ２のソース／ドレイン拡散層２８と、ドライバトランジスタＤ２のソース／ドレイン拡散層３４とが、層間絶縁膜４０に埋め込まれたコンタクト層４８ａにより接続されており、ゲート配線２４ｂと、ロードトランジスタＬ１のソース／ドレイン拡散層３と、ドライバトランジスタＤ１のソース／ドレイン拡散層３２とが、層間絶縁膜４０に埋め込まれたコンタクト層４８ｂにより接続されているため、層間絶縁膜４０上に配線５０ａ、５０ｂ等を形成しないことも考えられる。
【０１６６】
しかし、このようなコンタクト層４８をメモリセル領域１０の層間絶縁膜４０に埋め込んだ場合であっても、メモリセル領域１０の層間絶縁膜４０上に配線５０を形成することは極めて重要である。本実施形態において、メモリセル領域１０の層間絶縁膜４０上に配線５０を形成するのは、以下のような理由によるものである。
【０１６７】
即ち、数十μｍ□〜数百μｍ□の領域内において、パターンが存在しない場合、パターン占有率が１０〜２０％以下である場合、又は、パターン占有率が８０％以上である場合には、ＣＭＰ法により配線材料を研磨すると、基板表面に大きな段差が生じてしまう。このため、周辺回路領域１２において層間絶縁膜４０上に配線８４を形成する一方、メモリセル領域１０において層間絶縁膜４０上に配線５０を形成しない場合には、メモリセル領域１０に段差が生じてしまうこととなる。メモリセル領域１０に段差が生じてしまうと、後工程で上層配線をパターニングする際、メモリセル領域１０と周辺回路領域１２の一方において露光する際の焦点が合わなくなってしまう。そうすると、良好な上層配線を形成することが困難となり、半導体装置の信頼性を損ない、また、製造歩留りの低下の要因となってしまう。
【０１６８】
本実施形態では、メモリセル領域１０の層間絶縁膜４０上に配線５０を形成するため、ＣＭＰ法により配線材料を研磨する際に、基板表面に大きな段差が生じてしまうのを防止することができる。従って、本実施形態によれば、高い信頼性を有する半導体装置を高い歩留りで製造することが可能となる。
【０１６９】
こうして本実施形態による半導体装置が製造される。
【０１７０】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法を図２３乃至図２８を用いて説明する。図２３は、本実施形態による半導体装置を示す断面図である。図２４は、本実施形態による半導体装置を示す平面図である。図１乃至図２２に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０１７１】
（半導体装置）
まず、本実施形態による半導体装置について図２３及び図２４を用いて説明する。
【０１７２】
本実施形態による半導体装置は、メモリセル領域１０のみならず、周辺回路領域１２においても、層間絶縁膜４０に溝状の開口部８６ａ〜８６ｇが形成されており、溝状の開口部８６ａ〜８６ｇ内にコンタクト層８８ａ〜８８ｇが埋め込まれていることに主な特徴がある。
【０１７３】
まず、メモリセル領域１０については、図１及び図２に示す半導体装置と同様であるので説明を省略する。
【０１７４】
次に、周辺回路領域１２について説明する。
【０１７５】
図２３及び図２４に示すように、層間絶縁膜４０には、ソース／ドレイン拡散層６７ａ及び素子領域６０ｃを露出する溝状の開口部８６ａが形成されている。また、層間絶縁膜４０には、ソース／ドレイン拡散層６８ａ及び素子領域６０ｄを露出する溝状の開口部８６ｂが形成されている。また、層間絶縁膜４０には、ソース／ドレイン拡散層６７ｂを露出する溝状の開口部８６ｃが形成されている。また、層間絶縁膜４０には、ソース／ドレイン拡散層６８ｂを露出する溝状の開口部８６ｄが形成されている。また、層間絶縁膜４０には、ソース／ドレイン拡散層６７ｂを露出する溝状の開口部８６ｅが形成されている。また、層間絶縁膜４０には、ソース／ドレイン拡散層６８ｂを露出する溝状の開口部８６ｆが形成されている。また、層間絶縁膜には、ゲート配線６４を露出する開口部８６ｇが形成されている。
【０１７６】
溝状の開口部８６ａ〜８６ｇ内には、バリア膜４４とタングステン膜４６とから成るコンタクト層８８ａ〜８８ｇが埋め込まれている。
【０１７７】
コンタクト層８８ａ〜８８ｇが埋め込まれた層間絶縁膜４０上には、ストッパ膜７４と層間絶縁膜７６とが形成されている。
【０１７８】
層間絶縁膜７６及びストッパ膜７４には、コンタクト層８８ａを露出する溝状の開口部９０ａが形成されている。溝状の開口部９０ａは、コンタクト層８８ａに沿うように形成されている。また、層間絶縁膜７６及びストッパ膜７４には、コンタクト層８８ｇを露出する溝状の開口部９０ｂが形成されている。溝状の開口部９０ｂは、コンタクト層８８ｇに沿うように形成されている。また、層間絶縁膜７６及びストッパ膜７４には、コンタクト層８８ｃ、８８ｄ、８８ｇを露出する溝状の開口部９０ｃが形成されている。溝状の開口部９０ｃは、コンタクト層８８ｃ、８８ｄ、８８ｇに沿うように形成されている。また、層間絶縁膜７６及びストッパ膜７４には、コンタクト層８８ｃ、８８ｄ、８８ｇを露出する溝状の開口部９０ｄが形成されている。溝状の開口部９０ｄは、コンタクト層８８ｃ、８８ｄ、８８ｇに沿うように形成されている。また、層間絶縁膜７６及びストッパ膜７４には、コンタクト層８８ｅ、８８ｆを露出する溝状の開口部９０ｅが形成されている。溝状の開口部９０ｅは、コンタクト層８８ｅ、８８ｆに沿うように形成されている。また、層間絶縁膜７６及びストッパ膜７４には、コンタクト層８８ｂを露出する溝状の開口部９０ｆが形成されている。溝状の開口部９０ｆは、コンタクト層８８ｂに沿うように形成されている。
【０１７９】
溝状の開口部９０ａ〜９０ｆには、それぞれコンタクト層９２ａ〜９２ｆが埋め込まれている。
【０１８０】
こうして本実施形態による半導体装置が構成されている。
【０１８１】
本実施形態による半導体装置は、メモリセル領域１０のみならず、周辺回路領域１２においても、層間絶縁膜４０に溝状の開口部８６ａ〜８６ｇが形成されており、溝状の開口部８６ａ〜８６ｇ内にコンタクト層８８ａ〜８８ｇが埋め込まれていることに主な特徴がある。コンタクト層８８ａ〜８８ｇを埋め込むための開口部８６ａ〜８６ｇは溝状であるため、微細化した場合であっても確実に形成することが可能である。このため、本実施形態によれば、信頼性や歩留りの低下を招くことなく、周辺回路領域１２をも微細化することができる。
【０１８２】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図２５乃至図２８を用いて説明する。図２５は、本実施形態による半導体装置の製造方法を示す工程断面図（その１）である。図２６は、図２５に対応する周辺回路領域の平面図である。図２７は、本実施形態による半導体装置の製造方法を示す工程断面図（その２）である。図２８は、図２７に対応する周辺回路領域の平面図である。
【０１８３】
まず、層間絶縁膜４０の表面を平坦化する工程までは、第１実施形態による半導体装置の製造方法と同様であるので説明を省略する。
【０１８４】
次に、全面に、例えばスピンコート法により、膜厚８０ｎｍの反射防止膜（図示せず）を形成する。反射防止膜としては、例えば有機系の材料より成る反射防止膜を用いる。
【０１８５】
次に、第１実施形態による半導体装置の製造方法と同様に、全面に、例えばスピンコート法により、膜厚２５０ｎｍのフォトレジスト膜（図示せず）を形成する。フォトレジスト膜としては、第１実施形態と同様に、例えば、ポジ型のＡｒＦエキシマレジストを用いる。
【０１８６】
フォトレジスト膜を露光する際には、第１実施形態による半導体装置の製造方法と同様に、例えば輪帯照明を用いる。輪対照明としては、例えば２／３輪帯照明を用いる。σ値は、例えば０．５６７／０．８５０とする。開口数ＮＡは、例えば０．７５とする。フォトレジスト膜を露光する際の露光量は、例えば３５０Ｊ／ｃｍ２程度とする。
【０１８７】
フォトレジスト膜を露光する際に用いるレチクルとしては、第１実施形態による半導体装置の製造方法と同様に、ＡｒＦエキシマレーザリソグラフィ用のハーフトーン型位相シフトマスクを用いる。透過率ｔは、例えば６％とする。
【０１８８】
このようにして、フォトレジスト膜にパターンを露光し、この後、現像を行う。こうして、フォトレジスト膜に、最小寸法が９０ｎｍ程度の開口部を形成する。
【０１８９】
次に、フォトレジスト膜をマスクとし、ストッパ膜３８をエッチングストッパとして、層間絶縁膜４０をエッチングする。これにより、層間絶縁膜４０に、溝状の開口部４２ａ〜４２ｊ及び溝状の開口部８６ａ〜８６ｇが形成される（図１８、図２５、図２６参照）。
【０１９０】
次に、溝状の開口部４２、８６内に露出しているストッパ膜３８をエッチング除去する。
【０１９１】
こうして、メモリセル領域１０に溝状の開口部４２ａ〜４２ｊが形成され、周辺回路領域１２に溝状の開口部８６ａ〜８６ｇが形成される。
【０１９２】
次に、例えばスパッタ法により、膜厚１０ｎｍのＴｉ膜と、膜厚５０ｎｍのＴｉＮ膜とを順次形成する。これにより、Ｔｉ膜とＴｉＮ膜とから成るバリア膜４４が形成される。
【０１９３】
次に、例えばＣＶＤ法により、膜厚２００ｎｍのタングステン膜４６を形成する。
【０１９４】
次に、例えばＣＭＰ法により、層間絶縁膜４０の表面が露出するまで、タングステン膜４６、バリア膜４４を研磨する。こうして、溝状の開口部４２ａ〜４２ｊ内にコンタクト層４８ａ〜４８ｊが埋め込まれる。また、溝状の開口部８６ａ〜８６ｇ内にコンタクト層８８ａ〜８８ｇが埋め込まれる。
【０１９５】
次に、第１実施形態による半導体装置の製造方法と同様に、例えばＣＶＤ法により、膜厚３０ｎｍのＳｉＣより成るストッパ膜７４を形成する（図２７参照）。
【０１９６】
次に、第１実施形態による半導体装置の製造方法と同様に、例えばＣＶＤ法により、膜厚２００ｎｍのＳｉＯＣ膜、膜厚３０ｎｍのＳｉＣ膜、膜厚１５０ｎｍのシリコン酸化膜、膜厚１００ｎｍのシリコン窒化膜、膜厚１０ｎｍのシリコン酸化膜を順次形成する。これにより、ＳｉＯＣ膜、ＳｉＣ膜、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜より成る層間絶縁膜７６が形成される。
【０１９７】
次に、第１実施形態による半導体装置の製造方法と同様に、全面に、例えばスピンコート法により、膜厚８０ｎｍの反射防止膜（図示せず）を形成する。反射防止膜としては、例えば有機系の材料より成る反射防止膜を用いる。
【０１９８】
次に、第１実施形態による半導体装置の製造方法と同様に、全面に、例えばスピンコート法により、膜厚２５０ｎｍのフォトレジスト膜（図示せず）を形成する。フォトレジスト膜としては、例えば、ポジ型のＡｒＦエキシマレジストを用いる。
【０１９９】
次に、第１実施形態による半導体装置の製造方法と同様に、フォトリソグラフィ技術を用い、フォトレジスト膜に対して露光・現像を行う。露光・現像を行う際の条件は、例えば、溝状の開口部４２ａ〜４２ｊ、８６ａ〜８６ｇを形成するためのフォトレジスト膜を露光・現像する際の条件と同様とする。
【０２００】
次に、第１実施形態による半導体装置の製造方法と同様に、フォトレジスト膜をマスクとし、ストッパ膜７４をエッチングストッパとして、層間絶縁膜７６をエッチングする。これにより、層間絶縁膜７６に配線５０ａ〜５０ｊ、９２ａ〜９２ｆを埋め込むための溝状の開口部７８ａ〜７８ｊ、９０ａ〜９０ｆが形成される（図２１、図２８参照）。
【０２０１】
次に、溝状の開口部７８ａ〜７８ｊ、９０ａ〜９０ｆ内に露出したストッパ膜７４をエッチング除去する。
【０２０２】
次に、全面に、例えばスパッタ法により、例えばＴａ（タンタル）より成る膜厚２０ｎｍのバリア膜８０を形成する。
【０２０３】
次に、例えばめっき法により、膜厚１μｍ程度のＣｕ（銅）膜８１を形成する。
【０２０４】
次に、例えばＣＭＰ法により、層間絶縁膜７６の表面が露出するまでＣｕ膜８１及びバリア膜８０を研磨する。こうして、溝状の開口部７８ａ〜７８ｊ、９０ａ〜９０ｆ内に、Ｃｕ膜８１及びバリア膜８０より成る配線５０ａ〜５０ｊ、９２ａ〜９２ｆがそれぞれ埋め込まれる。
【０２０５】
こうして本実施形態による半導体装置が製造される。
【０２０６】
［第３実施形態］
本発明の第３実施形態による半導体装置を図２９を用いて説明する。図２９は、本実施形態による半導体装置を示す平面図である。図１乃至図２８に示す第１又は第２実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０２０７】
本実施形態による半導体装置は、ゲート配線２４ａ、２４ｂの近傍の領域においてゲート配線２４ａ、２４ｂの長手方向に対して斜めにコンタクト層４８ａ、４８ｂが形成されていることに主な特徴がある。
【０２０８】
図２９に示すように、コンタクト層４８ａは、ゲート配線２４ａから離間した領域では、ゲート配線２４ｂに沿うように形成されており、ゲート配線２４ａの近傍の領域ではゲート配線２４ａ、２４ｂの長手方向に対して斜めに形成されている。
【０２０９】
また、コンタクト層４８ｂは、ゲート配線２４ｂから離間した領域ではゲート配線２４ａに沿うように形成されており、ゲート配線２４ｂの近傍の領域ではゲート配線２４ａ、２４ｂの長手方向に対して斜めに形成されている。
【０２１０】
コンタクト層４８ａ〜４８ｊが埋め込まれた層間絶縁膜４０上には、第１及び第２実施形態と同様に、ストッパ膜７４及び層間絶縁膜７６が形成されている（図１参照）。
【０２１１】
ストッパ膜７４及び層間絶縁膜７６には、コンタクト層４８ａ〜４８ｊを露出する溝状の開口部７８ａ〜７８ｊが形成されている。溝状の開口部７８ａ〜７８ｊは、コンタクト層４８ａ〜４８ｊに沿うように形成されている。
【０２１２】
溝状の開口部７８ａ〜７８ｊには、配線５０ａ〜５０ｊが埋め込まれている。配線５０ａ〜５０ｊは、コンタクト層４８ａ〜４８ｊに沿うように形成されている。
【０２１３】
本実施形態では、ゲート配線２４ａの近傍の領域においてゲート配線２４ａの長手方向に対して斜めにコンタクト層４８ａが形成されているため、パターンを形成する際に位置ずれが生じた場合であっても、ゲート配線２４ａとソース／ドレイン拡散層２８とソース／ドレイン拡散層２９とを、コンタクト層４８ａにより確実に接続することができる。また、ゲート配線２４ｂの近傍の領域においてゲート配線２４ｂの長手方向に対して斜めにコンタクト層４８ｂが形成されているため、パターンを形成する際に位置ずれが生じた場合であっても、ゲート配線２４ｂとソース／ドレイン拡散層３０とソース／ドレイン拡散層３２とを、コンタクト層４８ｂにより確実に接続することができる。また、ゲート配線２４ａ、２４ｂを形成する際に、ゲート配線２４ａ、２４ｂのパターンの先端が後退してしまった場合であっても、ゲート配線２４ａとソース／ドレイン拡散層２８とソース／ドレイン拡散層３４とを確実に接続することが可能となり、また、ゲート配線２４ｂとソース／ドレイン拡散層３０とソース／ドレイン拡散層３２とを確実に接続することが可能となる。従って、本実施形態によれば、より高い歩留りで信頼性の高い半導体装置を提供することが可能となる。
【０２１４】
（変形例）
次に、本実施形態による半導体装置の変形例を図３２を用いて説明する。図３２は、本変形例による半導体装置を示す平面図である。
【０２１５】
本変形例による半導体装置は、コンタクト層４８ａ、４８ｂがゲート配線２４ａ、２４ｂの近傍の領域においてゲート配線２４ａ、２４ｂの長手方向に対して斜めに形成されている一方、配線５０ａ、５０ｂはゲート配線２４ａ、２４ｂと平行に直線状に形成されていることに主な特徴がある。
【０２１６】
図３０に示すように、配線５０ａ、５０ｂは、ゲート配線２４ａ、２４ｂと平行に直線状に形成されている。
【０２１７】
本変形例によれば、配線５０ａ、５０ｂを直線状に形成しているため、配線５０ａ、５０ｂをパターニングするためのフォトマスクを作製するのが容易化される。このため、本実施形態によれば、低コスト化に寄与することができる。
【０２１８】
［第４実施形態］
本発明の第４実施形態による半導体装置を図３１を用いて説明する。図３１は、本実施形態による半導体装置を示す平面図である。図１乃至図３０に示す第１乃至第３実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０２１９】
本実施形態による半導体装置は、下層配線を露出する溝状の開口部内にコンタクト層が埋め込まれており、下層配線と上層配線とが溝状の開口部内に埋め込まれたコンタクト層により接続されていることに主な特徴がある。
【０２２０】
下層配線９４上には、図示しない層間絶縁膜が形成されている。
【０２２１】
層間絶縁膜には、下層配線９４を露出する溝状の開口部９６が形成されている。溝状の開口部９６は、下層配線９４に沿うように形成されている。溝状の開口部９６は、下層配線９４が形成されている領域からはみ出していてもよい。溝状の開口部９６内にはコンタクト層９８が埋め込まれている。
【０２２２】
コンタクト層９８が埋め込まれた層間絶縁膜（図示せず）上には、上層配線９９が形成されている。
【０２２３】
こうして本実施形態による半導体装置が構成されている。
【０２２４】
このように、下層配線９４を露出する溝状の開口部９６内にコンタクト層９８を埋め込み、下層配線９６と上層配線９９とを、溝状の開口部９６内に埋め込まれたコンタクト層９８により接続してもよい。上述したように、溝状の開口部９６は、微細化した場合であっても確実に形成することが可能であり、溝状の開口部９６内には確実にコンタクト層９８を埋め込むことができる。従って、本実施形態によれば、信頼性や歩留りを低下させることなく、半導体装置を微細化することができる。
【０２２５】
（変形例）
次に、本実施形態による半導体装置の変形例を図３２を用いて説明する。図３２は、本変形例による半導体装置を示す平面図である。
【０２２６】
本変形例による半導体装置は、より広い領域に溝状の開口部９６を形成することにより、溝状の開口部９６によるパターンの占有率を向上していることに主な特徴がある。
【０２２７】
図３２に示すように、本変形例では、図３１に示す半導体装置と比較して、溝状の開口部９６の長さが長くなっている。また、下層配線９４と上層配線９９とを接続しない箇所にも、溝状の開口部９６が形成されており、その溝状の開口部９６内にコンタクト層９８が埋め込まれている。
【０２２８】
こうして本変形例による半導体装置が構成されている。
【０２２９】
本変形例によれば、溝状の開口部９６によるパターンの占有率が向上されているため、溝状の開口部９６のパターンを露光する際に、良好なパターンを形成することができる。また、ＣＭＰ法により溝状の開口部９６内にコンタクト層９８を埋め込む際に、基板表面に大きな段差が生じるのを防止することができる。
【０２３０】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０２３１】
例えば、上記実施形態では、ＳＲＡＭを例に説明したが、本発明の原理はＳＲＡＭに限定されるものではなく、あらゆる半導体装置に適用することができる。
【０２３２】
（付記１）  半導体基板上にゲート絶縁膜を介して形成され、ゲート電極を含むゲート配線と、
前記半導体基板上に、前記ゲート配線の端部に近接して形成された第１のソース／ドレイン拡散層と、
前記半導体基板上に、前記ゲート配線と前記第１のソース／ドレイン拡散層とから離間して形成された第２のソース／ドレイン拡散層と、
前記ゲート配線、前記第１のソース／ドレイン拡散層、及び前記第２のソース／ドレイン拡散層上に形成された絶縁膜であって、前記ゲート配線と、前記第１のソース／ドレイン拡散層の一方と、前記第２のソース／ドレイン拡散層の一方とを一体的に露出する溝状の開口部が形成された絶縁膜と、
前記溝状の開口部内に埋め込まれたコンタクト層と
を有することを特徴とする半導体装置。
【０２３３】
（付記２）  付記１記載の半導体装置において、
前記ゲート電極は、前記半導体基板上に形成された第１のトランジスタのゲート電極であり
前記第１のソース／ドレイン拡散層は、前記半導体基板上に形成された第２のトランジスタのソース／ドレイン拡散層であり、
前記第２のソース／ドレイン拡散層は、前記半導体基板上に形成された第３のトランジスタのソース／ドレイン拡散層である
ことを特徴とする半導体装置。
【０２３４】
（付記３）  第１のロードトランジスタと第１のドライバトランジスタより成る第１のインバータと、第２のロードトランジスタと第２のドライバトランジスタより成る第２のインバータとを有するメモリセルを有する半導体装置であって、
半導体基板上に形成され、前記第１のロードトランジスタのゲート電極と前記第１のドライバトランジスタのゲート電極とを含むゲート配線と、
前記ゲート配線上に形成された絶縁膜であって、前記ゲート配線と、前記第２のロードトランジスタのソース／ドレイン拡散層の一方と、前記第２のドライバトランジスタのソース／ドレイン拡散層の一方とを一体的に露出する溝状の開口部が形成された絶縁膜と、
前記溝状の開口部内に埋め込まれたコンタクト層と
を有することを特徴とする半導体装置。
【０２３５】
（付記４）  付記３記載の半導体装置において、
前記コンタクト層上に、前記コンタクト層に沿うように形成された配線を更に有する
ことを特徴とする半導体装置。
【０２３６】
（付記５）  付記３又は４記載の半導体装置において、
前記半導体基板上に形成され、前記第２のロードトランジスタのゲート電極と前記第２のドライバトランジスタのゲート電極とを含む他のゲート配線を更に有し、
前記絶縁膜には、前記他のゲート配線と、前記第１のロードトランジスタのソース／ドレイン拡散層の一方と、前記第１のドライバトランジスタのソース／ドレイン拡散層の一方とを一体的に露出する溝状の他の開口部が形成されており、
前記他の開口部内に他のコンタクト層が埋め込まれている
ことを特徴とする半導体装置。
【０２３７】
（付記６）  付記５記載の半導体装置において、
前記他のコンタクト層上に、前記他のコンタクト層に沿うように形成された他の配線を更に有する
ことを特徴とする半導体装置。
【０２３８】
（付記７）  付記３又は４記載の半導体装置において、
前記メモリセルが形成されたメモリセル領域の周辺の前記半導体基板上に形成された周辺回路用トランジスタを更に有し、
前記絶縁膜には、前記周辺回路用トランジスタのゲート電極又はソース／ドレイン拡散層を露出する他の開口部が形成されており、
前記他の開口部内に、他のコンタクト層が埋め込まれている
ことを特徴とする半導体装置。
【０２３９】
（付記８）  付記７記載の半導体装置において、
前記絶縁膜上に形成され、前記他のコンタクト層に接続された他の配線を更に有する
ことを特徴とする半導体装置。
【０２４０】
（付記９）  付記７記載の半導体装置において、
前記他の開口部は、溝状に形成されている
ことを特徴とする半導体装置。
【０２４１】
（付記１０）  付記９記載の半導体装置において、
前記他のコンタクト層上に、前記他のコンタクト層に沿うように形成された他の配線を更に有する
ことを特徴とする半導体装置。
【０２４２】
（付記１１）  付記３又は４記載の半導体装置において、
前記絶縁膜には、前記第１のロードトランジスタの前記ソース／ドレイン拡散層の他方を露出する溝状の他の開口部が形成されており、
前記他の開口部内に、他のコンタクト層が埋め込まれている
ことを特徴とする半導体装置。
【０２４３】
（付記１２）  付記３又は４記載の半導体装置において、
前記絶縁膜には、前記第１のドライバトランジスタの前記ソース／ドレイン拡散層の他方を露出する溝状の他の開口部が形成されており、
前記他の開口部内に、他のコンタクト層が埋め込まれている
ことを特徴とする半導体装置。
【０２４４】
（付記１３）  付記３又は４記載の半導体装置において、
前記メモリセルは、前記第１のインバータと前記第２のインバータとを制御するトランスファトランジスタを更に有し、
前記絶縁膜には、前記トランスファトランジスタのゲート電極又はソース／ドレイン拡散層を露出する溝状の他の開口部が形成されており、
前記他の開口部内に、他のコンタクト層が埋め込まれている
ことを特徴とする半導体装置。
【０２４５】
（付記１４）  付記３又は４記載の半導体装置において、
前記開口部は、前記ゲート配線から離間した領域では、前記第１のロードトランジスタのゲート電極と前記第１のドライバトランジスタのゲート電極とを含む他のゲート配線に沿って形成されており、前記ゲート配線の近傍の領域では、前記ゲート配線の長手方向に対して斜めに形成されている
ことを特徴とする半導体装置。
【０２４６】
（付記１５）  付記３又は４記載の半導体装置において、
前記半導体基板の上方に形成された他の配線と、
前記他の配線上に形成され、前記他の配線を露出する溝状の他の開口部が形成された他の絶縁膜と、
前記他の開口部内に埋め込まれた他のコンタクト層と、
前記他の絶縁膜上に形成され、前記他のコンタクト層に接続された更に他の配線とを更に有する
ことを特徴とする半導体装置。
【０２４７】
（付記１６）  第１のロードトランジスタと第１のドライバトランジスタより成る第１のインバータと、第２のロードトランジスタと第２のドライバトランジスタより成る第２のインバータとを有するメモリセルを有する半導体装置の製造方法であって、
半導体基板上に、第１のロードトランジスタのゲート電極と第１のドライバトランジスタのゲート電極とを含む第１のゲート配線と；第２のロードトランジスタのゲート電極と第２のドライバトランジスタのゲート電極とを含む第２のゲート配線とを形成する工程と、
前記ゲート電極の両側の前記半導体基板に、ソース／ドレイン拡散層をそれぞれ形成する工程と、
前記半導体基板上、前記第１のゲート配線上及び前記第２のゲート配線上に、絶縁膜を形成する工程と、
前記絶縁膜に、前記第１のゲート配線と、前記第２のロードトランジスタの前記ソース／ドレイン拡散層の一方と、前記第２のドライバトランジスタの前記ソース／ドレイン拡散層の一方とを一体的に露出する溝状の第１の開口部を形成するとともに；前記第２のゲート配線と、前記第１のロードトランジスタの前記ソース／ドレイン拡散層の一方と、前記第１のドライバトランジスタの前記ソース／ドレイン拡散層の一方とを一体的に露出する溝状の第２の開口部を形成する工程と、
前記第１の開口部内及び前記第２の開口部内に、それぞれコンタクト層を埋め込む工程と
を有することを特徴とする半導体装置の製造方法。
【０２４８】
（付記１７）  付記１６記載の半導体装置の製造方法において、
前記第１のゲート配線と前記第２のゲート配線とを形成する工程では、メモリセルが形成されるメモリセル領域の周辺の前記半導体基板上に、周辺回路用トランジスタのゲート電極を更に形成し、
前記ソース／ドレイン拡散層を形成する工程では、前記周辺回路用トランジスタの前記ゲート電極の両側の前記半導体基板に、前記周辺回路用トランジスタのソース／ドレイン拡散層を更に形成し、
前記第１の開口部と前記第２の開口部とを形成する工程では、前記絶縁膜に、前記周辺回路用トランジスタの前記ゲート電極を露出する第３の開口部と、前記周辺回路用トランジスタの前記ソース／ドレイン拡散層を露出する第４の開口部とを更に形成し、
前記コンタクト層を埋め込む工程では、前記第３の開口部内及び前記第４の開口部内に、それぞれ他のコンタクト層を更に埋め込む
ことを特徴とする半導体装置の製造方法。
【０２４９】
（付記１８）  付記１７記載の半導体装置の製造方法において、
前記第１の開口部と前記第２の開口部とを形成する工程では、前記第３の開口部と前記第４の開口部とを溝状に形成する
ことを特徴とする半導体装置の製造方法。
【０２５０】
（付記１９）  付記１７又は１８記載の半導体製造装置において、
前記コンタクト層を埋め込む工程の後に、前記絶縁膜上に他の絶縁膜を形成する工程と；前記他の絶縁膜に、前記コンタクト層を露出し、前記コンタクト層に沿うようにそれぞれ形成された溝状の第５の開口部と；前記他のコンタクト層をそれぞれ露出する溝状の第６の開口部とを形成する工程と；前記第５の開口部内及び前記第６の開口部内に、それぞれ配線を埋め込む工程と
を有することを特徴とする半導体装置の製造方法。
【図面の簡単な説明】
【０２５１】
【図１】本発明の第１実施形態による半導体装置を示す断面図である。
【図２】本発明の第１実施形態による半導体装置のメモリセル領域を示す平面図（その１）である。
【図３】本発明の第１実施形態による半導体装置のメモリセル領域を示す平面図（その２）である。
【図４】本発明の第１実施形態による半導体装置を示す回路図である。
【図５】本発明の第１実施形態による半導体装置の周辺回路領域を示す平面図である。
【図６】層間絶縁膜にコンタクトホール又は溝状の開口部を形成する際に用いられるマスクパターンを示す平面図である。
【図７】光強度のシミュレーション結果を示す図（その１）である。
【図８】光強度のシミュレーション結果を示す図（その２）である。
【図９】提案されている半導体装置の電子顕微鏡写真を示す平面図である。
【図１０】本発明の第１実施形態による半導体装置の電子顕微鏡写真を示す平面図である。
【図１１】本発明の第１実施形態による半導体装置の製造方法を示す断面図（その１）である。
【図１２】図１１に対応するメモリセル領域の平面図である。
【図１３】図１１に対応する周辺回路領域の平面図である。
【図１４】本発明の第１実施形態による半導体装置の製造方法を示す断面図（その２）である。
【図１５】図１４に対応するメモリセル領域の平面図である。
【図１６】図１４に対応する周辺回路領域の平面図である。
【図１７】本発明の第１実施形態による半導体装置の製造方法を示す断面図（その３）である。
【図１８】図１７に対応するメモリセル領域の平面図である。
【図１９】図１７に対応する周辺回路領域の平面図である。
【図２０】本発明の第１実施形態による半導体装置の製造方法を示す断面図（その４）である。
【図２１】図２０に対応するメモリセル領域の平面図である。
【図２２】図２０に対応する周辺回路領域の平面図である。
【図２３】本発明の第２実施形態による半導体装置を示す断面図である。
【図２４】本発明の第２実施形態による半導体装置を示す平面図である。
【図２５】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２６】図２５に対応する周辺回路領域の平面図である。
【図２７】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２８】図２７に対応する周辺回路領域の平面図である。
【図２９】本発明の第３実施形態による半導体装置を示す平面図である。
【図３０】本発明の第３実施形態の変形例による半導体装置を示す平面図である。
【図３１】本発明の第４実施形態による半導体装置を示す平面図である。
【図３２】本発明の第４実施形態の変形例による半導体装置を示す平面図である。
【図３３】提案されているＳＲＡＭを示す断面図である。
【図３４】提案されているＳＲＡＭのパターンを示す平面図である。
【符号の説明】
【０２５２】
１０…メモリセル領域
１２…周辺回路領域
１４…半導体基板
１５…溝
１６ｐ…ｐ形ウェル
１６ｎ…ｎ形ウェル
１８ａ〜１８ｄ…素子領域
２０…素子分離領域
２２…ゲート絶縁膜
２４ａ〜２４ｄ…ゲート配線
２６…サイドウォール絶縁膜
２８〜３７…ソース／ドレイン拡散層
３８…ストッパ膜
４０…層間絶縁膜
４２ａ〜４２ｊ…開口部
４４…バリア膜
４６…タングステン膜
４８ａ〜４８ｊ…コンタクト層
５０ａ〜５０ｊ…配線
５２ａ、５２ｂ…インバータ
５４…フリップフロップ回路
５６…メモリセル
５８ｐ…ｐ形ウェル
５８ｎ…ｎ形ウェル
６０ａ〜６０ｄ…素子領域
６４…ゲート配線
６６ｐ…ｐチャネルトランジスタ
６６ｎ…ｎチャネルトランジスタ
６７ａ、６７ｂ…ソース／ドレイン拡散層
６８ａ、６８ｂ…ソース／ドレイン拡散層
７０ａ〜７０ｅ…コンタクトホール
７２ａ〜７２ｅ…導体プラグ
７４…ストッパ膜
７６…層間絶縁膜
７８ａ〜７８ｊ…開口部
８０…バリア膜
８１…Ｃｕ膜
８２ａ〜８２ｆ…開口部
８４ａ〜８４ｆ…配線
８５ａ、８５ｂ…パターン
８６ａ〜８６ｇ…開口部
８８ａ〜８８ｇ…コンタクト層
９０ａ〜９０ｆ…開口部
９２ａ〜９２ｆ…配線
９４…下層配線
９６…開口部
９８…コンタクト層
９９…上層配線
１１４…半導体基板
１１６ｐ…ｐ形ウェル
１１６ｎ…ｎ形ウェル
１１８ａ〜１１８ｄ…素子領域
１２０…素子分離領域
１２２…ゲート絶縁膜
１２４ａ〜１２４ｄ…ゲート配線
１２６…サイドウォール絶縁膜
１２８〜１３７…ソース／ドレイン拡散層
１３８…ストッパ膜
１４０…層間絶縁膜
１４２…コンタクトホール
１４４…バリア膜
１４６…タングステン膜
１４８、１４８ａ、１４８ｂ…導体プラグ
１５０…配線
１７４…ストッパ膜
１７６…層間絶縁膜
１７８…開口部
１８０…バリア膜
１８１…Ｃｕ膜
【図１】
2005072185.tif 000003
【図２】
2005072185.tif 000004
【図３】
2005072185.tif 000005
【図４】
2005072185.tif 000006
【図５】
2005072185.tif 000007
【図６】
2005072185.tif 000008
【図７】
2005072185.tif 000009
【図８】
2005072185.tif 000010
【図１１】
2005072185.tif 000011
【図１２】
2005072185.tif 000012
【図１３】
2005072185.tif 000013
【図１４】
2005072185.tif 000014
【図１５】
2005072185.tif 000015
【図１６】
2005072185.tif 000016
【図１７】
2005072185.tif 000017
【図１８】
2005072185.tif 000018
【図１９】
2005072185.tif 000019
【図２０】
2005072185.tif 000020
【図２１】
2005072185.tif 000021
【図２２】
2005072185.tif 000022
【図２３】
2005072185.tif 000023
【図２４】
2005072185.tif 000024
【図２５】
2005072185.tif 000025
【図２６】
2005072185.tif 000026
【図２７】
2005072185.tif 000027
【図２８】
2005072185.tif 000028
【図２９】
2005072185.tif 000029
【図３０】
2005072185.tif 000030
【図３１】
2005072185.tif 000031
【図３２】
2005072185.tif 000032
【図３３】
2005072185.tif 000033
【図３４】
2005072185.tif 000034
【図９】
2005072185.tif 000035
【図１０】
2005072185.tif 000036