(57)【要約】【課題】  製造工程数の増加を抑制し、ロジック回路部にキャパシタを形成することが可能な半導体装置の製造方法を提供する。【解決手段】  半導体基板の主表面の一部の領域上に、絶縁材料からなる素子分離構造体を形成する。素子分離構造体の形成されていない領域上に第１のゲート絶縁膜を形成する。素子分離構造体及び第１のゲート絶縁膜上に、第１の導電膜を形成し、メモリセル部上の部分を除去する。容量絶縁膜及び第２の導電膜を形成する。第２の導電膜をパターニングし、素子分離構造体の上方に上部電極を残すとともに、メモリセル部の上方に、ゲート電極を残す。容量絶縁膜及び第１の導電膜をパターニングし、第１の導電膜からなる下部電極を残す。半導体基板の法線方向から見て下部電極が上部電極を内包する。ロジック回路部の活性領域上に第１の導電膜からなるゲート電極を残し、上部電極と下部電極との間に容量絶縁膜を残す。【選択図】  図７
2005072617.tif 000002
【特許請求の範囲】
【請求項１】
主表面内にメモリセル部とロジック回路部とが画定された半導体基板を準備する工程と、
前記半導体基板の主表面の一部の領域上に、絶縁材料からなる素子分離構造体を形成し、活性領域を画定する工程と、
前記半導体基板の主表面のうち前記素子分離構造体の形成されていない領域上に第１のゲート絶縁膜を形成する工程と、
前記素子分離構造体及び前記第１のゲート絶縁膜上に、第１の導電膜を形成する工程と、
前記第１の導電膜のうち前記メモリセル部上の部分を除去する工程と、
前記第１の導電膜の表面上に容量絶縁膜を形成する工程と、
前記容量絶縁膜の上及び前記半導体基板の上に、第２の導電膜を形成する工程と、
前記第２の導電膜をパターニングし、前記素子分離構造体の上方に上部電極を残すとともに、前記メモリセル部の上方に、ゲート電極を兼ねる複数のワード線を残す工程と、
前記容量絶縁膜及び第１の導電膜をパターニングし、該第１の導電膜からなる下部電極を残す工程であって、半導体基板の法線方向から見て前記下部電極が前記上部電極を内包する形状に前記下部電極を残すとともに、前記ロジック回路部の活性領域上に前記第１の導電膜からなるゲート電極を残し、前記上部電極と下部電極との間に前記容量絶縁膜を残す工程と
を有する半導体装置の製造方法。
【請求項２】
前記メモリセル部上の第１の導電膜を除去する工程の後、前記容量絶縁膜を形成する工程の前に、さらに、前記メモリセル部上の前記第１のゲート絶縁膜を除去する工程を含み、
前記容量絶縁膜を形成する工程が、さらに前記半導体基板の主表面のうち前記メモリセル部の領域上に第２のゲート絶縁膜を形成する工程を含む請求項１に記載の半導体装置の製造方法。
【請求項３】
さらに、前記ロジック回路部のゲート電極の側壁上に第１のサイドウォール絶縁膜を形成するとともに、前記メモリセル部のワード線の間を絶縁材料からなる埋込絶縁部材で埋め込む工程と、
前記ロジック回路部のゲート電極の両側の基板表面層に不純物を注入する工程と、
前記ロジック回路部のゲート電極の上面上、及びその両側の半導体基板表面上に金属シリサイド膜を形成する工程と
を含む請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第２の導電膜を形成する工程の後、さらに該第２の導電膜の上に、前記埋込絶縁部材とはエッチング耐性の異なる絶縁材料からなる上部絶縁膜を堆積する工程を含み、
前記第２の導電膜をパターニングする工程において、前記上部絶縁膜も該第２の導電膜と同一パターンになるようにパターニングし、
前記ワード線を残す工程の後、さらに該ワード線の側壁上に、前記埋込絶縁部材とはエッチング耐性の異なる絶縁材料からなる第２のサイドウォール絶縁膜を形成する工程を含み、
前記埋込絶縁部材が、相互に隣接するワード線の対向する側壁の各々の上に配置された前記第２のサイドウォール絶縁膜の間を埋め込む請求項２に記載の半導体装置の製造方法。
【請求項５】
主表面にロジック回路部とメモリセル部とが画定され、該ロジック回路部及びメモリセル部の表面に素子分離構造体が形成された半導体基板と、
前記半導体基板のメモリセル部上に配置され、第１のＭＩＳＦＥＴとキャパシタとを含み、該第１のＭＩＳＦＥＴのゲート電極が第１の構造を有する複数のメモリセルと、
前記半導体基板のロジック回路部上に配置され、前記第１のＭＩＳＦＥＴと同一の導電型の複数の第２のＭＩＳＦＥＴであって、該第２のＭＩＳＦＥＴのゲート電極が第２の構造を有する前記第２のＭＩＳＦＥＴと、
前記ロジック回路部の素子分離構造体の上に配置され、下部電極、容量絶縁膜、及び上部電極がこの順番に積層されたキャパシタであって、該上部電極が前記第１の構造を有し、該下部電極が前記第２の構造を有する前記キャパシタと
を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に１枚の基板上にメモリセルとロジック回路とを混載した半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）とロジック回路とを混載した半導体装置では、ロジック回路の性能向上のために、ロジック回路部のＭＩＳＦＥＴのソース／ドレイン領域及びゲート電極上に金属シリサイド膜を形成する。
【０００３】
ＤＲＡＭ等の半導体装置では、メモリセルのデータ保持特性を向上させるために、ソース／ドレイン領域の接合リーク電流を低減させることが好ましい。ところが、ソース／ドレイン領域の表面上に金属シリサイド膜を形成すると、接合リーク電流が増加してしまう（第１７８回ミーティング・ザ・エレクトロケミカル・ソサエティ（Meeting the Electro-chemical Society）Ｐ２１８〜２２０）。このため、ＤＲＡＭの製造においては、通常、金属シリサイド膜が形成されない。
【０００４】
ＤＲＡＭとロジック回路とを混載した半導体装置においては、ＤＲＡＭ部に金属シリサイドを形成せず、ロジック回路部にのみ金属シリサイドを形成することが望まれる。
ＤＲＡＭ部においては、通常、各メモリセルを構成するＭＩＳＦＥＴのゲート電極が、ワード線と一体に形成される。ワード線は、ポリシリコン等で形成され、その抵抗を下げるために、ワード線を構成するポリシリコンに不純物を高濃度にドープすることが好ましい。一方、ロジック回路部では、ＭＩＳＦＥＴのしきい値等から好ましい不純物濃度が決定される。メモリセル部のゲート電極とロジック回路部のゲート電極との好適な不純物濃度は、必ずしも一致しない。
【０００５】
ロジック回路部にアナログ回路で用いられるキャパシタを形成する場合、キャパシタの静電容量の精度を高めることが望まれる。このため、通常、ポリシリコン膜／酸化シリコン膜／ポリシリコン膜の３層構造がとられる。キャパシタの電圧依存性を低減するために、このポリシリコン膜の不純物濃度を高くすることが好ましい。製造コストの増加を抑制するために、高濃度のポリシリコン膜を形成するための製造工程の増加を極力抑えることが望まれる。
【０００６】
メモリセル部のみを先に形成し、その後にロジック回路部を形成する方法が知られている。各メモリセルを構成するキャパシタの共通電極となるセルプレートの下にビット線が配置されている場合、ビット線とロジック回路部の配線とを接続するために、ビット線の先端をセルプレートの縁よりも外側に出す必要がある。従って、メモリセル形成時にロジック回路部に堆積した層間絶縁膜を除去するための工程と、セルプレートをパターニングするための工程とを別々に行わなければならない。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、製造工程数の増加を抑制し、ロジック回路部にキャパシタを形成することが可能なＤＲＡＭとロジック回路を混載した半導体装置の製造方法及び半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一観点によると、主表面内にメモリセル部とロジック回路部とが画定された半導体基板を準備する工程と、前記半導体基板の主表面の一部の領域上に、絶縁材料からなる素子分離構造体を形成し、活性領域を画定する工程と、前記半導体基板の主表面のうち前記素子分離構造体の形成されていない領域上に第１のゲート絶縁膜を形成する工程と、前記素子分離構造体及び前記第１のゲート絶縁膜上に、第１の導電膜を形成する工程と、前記第１の導電膜のうち前記メモリセル部上の部分を除去する工程と、前記第１の導電膜の表面上に容量絶縁膜を形成する工程と、前記容量絶縁膜の上及び前記半導体基板の上に、第２の導電膜を形成する工程と、前記第２の導電膜をパターニングし、前記素子分離構造体の上方に上部電極を残すとともに、前記メモリセル部の上方に、ゲート電極を兼ねる複数のワード線を残す工程と、前記容量絶縁膜及び第１の導電膜をパターニングし、該第１の導電膜からなる下部電極を残す工程であって、半導体基板の法線方向から見て前記下部電極が前記上部電極を内包する形状に前記下部電極を残すとともに、前記ロジック回路部の活性領域上に前記第１の導電膜からなるゲート電極を残し、前記上部電極と下部電極との間に前記容量絶縁膜を残す工程とを有する半導体装置の製造方法が提供される。
【０００９】
キャパシタの上部電極とワード線とが同時に形成され、下部電極とロジック回路部のゲート電極とが同時に形成される。このため、工程数の増加を抑制しつつ、キャパシタを形成することができる。
【００１０】
上記半導体装置の製造方法によると、主表面にロジック回路部とメモリセル部とが画定され、該ロジック回路部及びメモリセル部の表面に素子分離構造体が形成された半導体基板と、前記半導体基板のメモリセル部上に配置され、第１のＭＩＳＦＥＴとキャパシタとを含み、該第１のＭＩＳＦＥＴのゲート電極が第１の構造を有する複数のメモリセルと、前記半導体基板のロジック回路部上に配置され、前記第１のＭＩＳＦＥＴと同一の導電型の複数の第２のＭＩＳＦＥＴであって、該第２のＭＩＳＦＥＴのゲート電極が第２の構造を有する前記第２のＭＩＳＦＥＴと、前記ロジック回路部の素子分離構造体の上に配置され、下部電極、容量絶縁膜、及び上部電極がこの順番に積層されたキャパシタであって、該上部電極が前記第１の構造を有し、該下部電極が前記第２の構造を有する前記キャパシタとを有する半導体装置が提供される。
【発明の効果】
【００１１】
本発明によれば、ロジック回路部に形成するキャパシタの下部電極をロジック回路部のＭＩＳＦＥＴのゲート電極と同時に形成し、上部電極をメモリセル部のワード線と同時に形成する。このため、工程数の増加を抑制することができる。
【発明を実施するための最良の形態】
【００１２】
図１〜図５を参照して、本発明の第１の実施例について説明する。図１〜図４は、第１の実施例による半導体装置の製造方法を説明するための基板断面図を示す。各図の切断部よりも左側の図がメモリセル部を示し、右側の図がロジック回路部のｎチャネルＭＩＳＦＥＴ形成領域を示す。
【００１３】
図１（Ａ）までの工程を説明する。ｐ型シリコン基板１の表面に、シャロートレンチ型の素子分離構造体２を周知の方法で形成する。素子分離構造体２により、メモリセルアレイ部に活性領域３が画定され、ロジック回路部に活性領域４が画定される。活性領域３及び４の表面上に、熱酸化によりＳｉＯ２からなる厚さ５〜１０ｎｍのゲート酸化膜７を形成する。ゲート酸化膜７の上に、厚さ１００〜２５０ｎｍのポリシリコン膜８を堆積する。ポリシリコン膜８の堆積は、例えばＳｉＨ４を用いた化学気相成長（ＣＶＤ）により行う。
【００１４】
加速エネルギ１０〜３０ｋｅＶ、ドーズ量３〜６×１０１５ｃｍ−２の条件で、ポリシリコン膜８に第１回目のリン（Ｐ）のイオン注入を行う。このとき、ロジック回路部のｐチャネルＭＩＳＦＥＴ形成領域（図示せず）は、レジストパターンで覆っておく。
【００１５】
図１（Ｂ）に示すように、ロジック回路部のポリシリコン膜８の表面をレジストパターン５で覆う。加速エネルギ１０〜３０ｋｅＶ、ドーズ量５〜８×１０１５ｃｍ−２の条件で、メモリセル部のポリシリコン膜８に第２回目のＰのイオン注入を行う。イオン注入後、レジストパターン５を除去する。
【００１６】
図１（Ｃ）に示すように、ポリシリコン膜８をパターニングし、メモリセル部に複数のワード線８ａを残し、ロジック回路部にゲート電極８ｂを残す。ポリシリコン膜８のエッチングは、例えばＣｌ２とＯ２の混合ガスを用いた反応性イオンエッチング（ＲＩＥ）により行うことができる。ワード線８ａは、図１（Ａ）の紙面に垂直な方向に延在する。２本のワード線８ａが、１つの活性領域３の上を通過する。活性領域３の両側の素子分離構造体２の上にもワード線８ａが形成される。活性領域３の上のワード線８ａは、活性領域３内に形成されるＭＩＳＦＥＴのゲート電極を兼ねる。
【００１７】
ワード線８ａ及びゲート電極８ｂをマスクとして、不純物をイオン注入する。メモリセル部のＭＩＳＦＥＴ形成領域には、Ｐを加速エネルギ１０〜３０ｋｅＶ、ドーズ量１〜５×１０１３ｃｍ−２の条件でイオン注入する。ロジック回路部のｎチャネルＭＩＳＦＥＴ形成領域には、Ｐを加速エネルギ５〜３０ｋｅＶ、ドーズ量１〜５×１０１３ｃｍ−２の条件でイオン注入し、さらにＡｓを加速エネルギ５〜３０ｋｅＶ、ドーズ量１〜５０×１０１３ｃｍ−２の条件でイオン注入する。このイオン注入により、メモリセル部ではＭＩＳＦＥＴのソース／ドレイン領域９ａが形成され、ロジック回路部では低濃度ドレイン（ＬＤＤ）構造を有するソース／ドレイン領域の低濃度領域９ｂが形成される。
【００１８】
ロジック回路部のＭＩＳＦＥＴの低濃度領域９ｂにＡｓを添加することにより、高性能のＭＩＳＦＥＴを得ることができる。メモリセル部のＭＩＳＦＥＴのソース／ドレイン領域９ａにはＡｓを添加せずＰのみを添加することにより、リーク電流を低減させ、リフレッシュ特性の良いＤＲＡＭを得ることができる。
【００１９】
図２（Ａ）までの工程を説明する。基板全面上に、厚さ８０〜１２０ｎｍのＳｉＯ２膜を堆積する。このＳｉＯ２膜の堆積は、例えばＳｉＨ４とＯ２を用いたＣＶＤにより行う。メモリセル部をレジストパターン１１で覆い、ロジック回路部のＳｉＯ２膜を異方性エッチングする。ロジック回路部のゲート電極８ｂの側壁上にサイドウォール絶縁膜１０ｂが残ると共に、メモリセル部には、ＳｉＯ２膜１０ａが残る。レジストパターン１１を除去する。
【００２０】
次に、ロジック回路部に、ソース／ドレイン領域形成のためのイオン注入を行う。ｎチャネルＭＩＳＦＥＴ形成領域には、Ａｓを加速エネルギ３０〜４０ｋｅＶ、ドーズ量２〜４×１０１５ｃｍ−２の条件でイオン注入し、ｐチャネルＭＩＳＦＥＴ形成領域には、硼素（Ｂ）を加速エネルギ５〜１５ｋｅＶ、ドーズ量２〜４×１０１５ｃｍ−２の条件でイオン注入する。なお、いずれのイオン注入の時も、メモリセル部はレジストパターンで覆われている。このイオン注入により、ＬＤＤ構造のソース／ドレイン領域の高濃度領域１２ｂが形成される。イオン注入後、弗酸を用い、シリコン表面上の自然酸化膜を除去する。
【００２１】
図２（Ｂ）に示すように、ゲート電極８ｂ、及び高濃度領域１２ｂの表面上にコバルトシリサイド（ＣｏＳｉ２）膜１５を形成する。以下、ＣｏＳｉ２膜１５の形成方法を説明する。まず、基板の全表面を覆うようにスパッタリング等によりＣｏ膜を堆積する。基板温度４５０〜５５０℃で１回目の熱処理を行い、その後、基板温度８００〜９００℃で２回目の熱処理を行う。シリコン表面とＣｏ膜がシリサイド反応し、ＣｏＳｉ２膜１５が形成される。弗酸を用いて、シリサイド反応しなかった余分のＣｏ膜を除去する。このようにして、Ｓｉが露出した表面上にのみ自己整合的にＣｏＳｉ２膜１５を形成することができる。
【００２２】
メモリセル部内のソース／ドレイン領域９ａ及びワード線８ａの表面は、ＳｉＯ２膜１０ａで覆われているため、この部分ではシリサイド反応を起こさない。ロジック回路部のソース／ドレイン領域の高濃度領域１２ｂはＣｏ膜に接するため、この界面でシリサイド反応が起こる。なお、Ｃｏの他に、Ｓｉとシリサイド反応を起こして金属シリサイドを形成する他の金属、例えばＴｉ等を用いてもよい。
【００２３】
図２（Ｃ）に示すように、基板の全表面を覆う厚さ８００〜１２００ｎｍのボロフォスフォシリケートガラス（ＢＰＳＧ）膜１８を堆積する。ＢＰＳＧ膜１８の堆積は、原料ガスとしてＳｉＨ４、Ｂ２Ｈ６、Ｏ２及びＰＨ３の混合ガスを用いたＣＶＤにより行う。基板温度７００〜８５０℃で熱処理した後、化学機械研磨（ＣＭＰ）により表面を平坦化する。
【００２４】
活性領域３内の中央のソース／ドレイン領域９ａの表面を露出させるコンタクトホール１９を開口する。ＢＰＳＧ膜１８のエッチングは、ＣＦ４とＣＨＦ３とＡｒとの混合ガスを用いたＲＩＥにより行う。コンタクトホール１９を介して中央のソース／ドレイン領域９ａに接続されたビット線２０を形成する。ビット線２０は、図２（Ｃ）に示す断面以外の部分においてワード線８ａに直交する方向に延在する。
【００２５】
以下、ビット線２０の形成方法を説明する。基板の全表面を覆うように、Ｐを添加した厚さ５０ｎｍのポリシリコン膜と厚さ１００ｎｍのタングステンシリサイド（ＷＳｉ）膜を堆積する。ポリシリコン膜の堆積は、原料ガスとしてＳｉＨ４を用いたＣＶＤにより行い、ＷＳｉ膜の堆積は、原料ガスとしてＷＦ６とＳｉＨ４を用いたＣＶＤにより行う。なお、ポリシリコン膜の堆積前に、弗酸を用い、コンタクトホール１９の底面に形成された自然酸化膜を除去してもよい。
【００２６】
このポリシリコン膜とＷＳｉ膜をパターニングし、ビット線２０を形成する。ポリシリコン膜とＷＳｉ膜のエッチングは、Ｃｌ２とＯ２を用いたＲＩＥにより行う。
図２（Ｄ）に示すように、基板の全表面を覆う厚さ８００〜１２００ｎｍのＢＰＳＧ膜２３を堆積する。基板温度７００〜８５０℃で熱処理した後、ＣＭＰにより表面を平坦化する。
【００２７】
活性領域３の両端のソース／ドレイン領域９ａの表面を露出させるコンタクトホール２４を開口する。コンタクトホール２４毎に、コンタクトホール２４を介してソース／ドレイン領域９ａに接続された蓄積電極２５を形成する。蓄積電極２５は、Ｐを添加した厚さ３００〜８００ｎｍのポリシリコン膜を堆積した後、このポリシリコン膜をパターニングすることにより形成する。
【００２８】
図３に示すように、基板の全表面を覆う厚さ３〜５ｎｍの窒化シリコン（ＳｉＮ）膜を堆積する。このＳｉＮ膜を、温度７００〜８００℃で熱酸化してＳｉＯＮからなる容量絶縁膜２８を形成する。容量絶縁膜２８を覆うように、Ｐを添加したポリシリコンからなる厚さ１００ｎｍの対向電極２９を形成する。メモリセルアレイ部以外の容量絶縁膜２８と対向電極２９を除去する。この２層のエッチングは、Ｃｌ２とＯ２を用いたＲＩＥにより行う。
【００２９】
図４に示すように、基板の全表面を覆う厚さ１０００〜１５００ｎｍのＢＰＳＧ膜３０を堆積する。対向電極２９の表面の一部、ロジック回路部のＣｏＳｉ２膜１５の表面の一部を露出させるコンタクトホール３２を形成する。なお、図４には現れていないが、ビット線２０の表面の一部を露出させるコンタクトホールも同時に形成する。
【００３０】
コンタクトホール３２内をＷプラグ３５で埋め込む。以下、Ｗプラグ３５の形成方法を説明する。まず、スパッタリングによりバリアメタル層を堆積する。バリアメタル層は、例えばＴｉ膜とＴｉＮ膜との２層構造を有する。バリアメタル層の上にＣＶＤにより厚さ３００〜５００ｎｍのＷ膜を堆積し、コンタクトホール３２内を埋め込む。ＣＭＰにより、余分なＷ膜とバリアメタル層を除去し、コンタクトホール３２内にのみＷプラグ３５を残す。
【００３１】
ＢＰＳＧ膜３０の上に、配線４０を形成する。配線４０は、バリアメタル層、アルミニウム（Ａｌ）膜、及び反射防止膜からなる積層構造を有する。反射防止膜は、例えばＴｉＮで形成される。
【００３２】
配線４０を覆うように、ＢＰＳＧ膜３０の上にＳｉＯ２膜４１を堆積する。ＳｉＯ２膜４１は、例えば高密度プラズマを用いたＣＶＤにより堆積される。ＳｉＯ２膜４１にコンタクトホールを開口し、その内部をＷプラグ４２で埋め込む。ＳｉＯ２膜４１の表面上に、配線４３を形成し、配線４３を覆うＳｉＯ２膜４４を堆積する。
【００３３】
ＳｉＯ２膜４４を覆うカバー膜４５を堆積する。カバー膜４５は、プラズマＣＶＤによるＳｉＯ２膜とプラズマＣＶＤによるＳｉＮ膜との２層構造を有する。
上記第１の実施例では、メモリセル部のＭＩＳＦＥＴのゲート電極、すなわちワード線８ａに、図１（Ａ）に示す第１回目のイオン注入と図１（Ｂ）に示す第２回目のイオン中が行われる。一方、ロジック回路部のｎチャネルＭＩＳＦＥＴのゲート電極８ｂには、図１（Ａ）に示す第１回目のイオン注入のみが行われる。
【００３４】
図１（Ｃ）及び図２（Ａ）で説明したソース／ドレイン領域形成のためのイオン注入工程で、ゲート電極及びワード線がマスクとして使用される。この時、ワード線８ａ及びゲート電極８ｂに不純物が追加注入される。追加注入される不純物量を考慮して、第１回目及び第２回目のイオン注入のドーズ量を適当に選択することにより、メモリセル部とロジック回路部とのＭＩＳＦＥＴのゲート電極の不純物濃度を、それぞれ好適な範囲に設定することができる。
【００３５】
図５（Ａ）は、ゲート電極への不純物注入量と、ゲート電極に電圧２．５Ｖを印加したときのドレイン電流との関係を示すグラフである。横軸はゲート電極への不純物注入量を単位「×１０１５ｃｍ−２」で表し、縦軸はドレイン電流を、最大のドレイン電流を示したサンプルのものを１００とした相対値で表す。なお、ゲート電極の厚さを１８０ｎｍ、注入不純物をＰ、イオン注入の加速エネルギを２０ｋｅＶとした。また、しきい値電圧が０．４５Ｖになるようにチャネル領域への不純物注入量を調整した。
【００３６】
不純物の注入量が４×１０１５ｃｍ−２程度の時に、最大のドレイン電流が得られている。これよりも注入量が多くなると、ドレイン電流が減少する。これは、しきい値の低下を防止するために、ゲート電極の不純物濃度の増加に従って、チャネル領域の不純物濃度も高くする必要があるためである。また、ゲート電極の不純物濃度が低すぎると、ゲート電極が空乏化してしまい、ＭＩＳＦＥＴの特性が劣化してしまう。従って、ゲート電極への不純物注入量を４×１０１５ｃｍ−２程度とすることが好ましい。
【００３７】
図５（Ｂ）は、ゲート電極への不純物注入量とゲート電極のシート抵抗との関係を示すグラフである。横軸は、ゲート電極への不純物注入量を単位「×１０１５ｃｍ−２」で表し、縦軸はシート抵抗を単位「Ω／□」で表す。なお、ゲート電極の厚さ、注入不純物、及び加速エネルギは、（Ａ）の場合と同様である。ＤＲＡＭのワード線に要求されるシート抵抗は、通常８０Ω／□以下である。この要求を満たすためには、ゲート電極への不純物注入量を１×１０１６ｃｍ−２程度にすればよい。
【００３８】
図５（Ａ）と（Ｂ）とを比較すると、ロジック回路部のゲート電極に要求される不純物注入量と、メモリセル部のワード線に要求される不純物注入量とは異なることがわかる。第１の実施例のように、第１回目のイオン注入をポリシリコン膜８全体に行い、第２回目のイオン注入をメモリセル部のポリシリコン膜８にのみ行うことにより、ロジック回路部のゲート電極とメモリセル部のワード線の双方に好適な量の不純物を注入することが可能になる。
【００３９】
また、第１の実施例では、図２（Ｂ）に示すシリサイド反応工程の時に、メモリセル部がＳｉＯ２膜１０ａで覆われている。このため、メモリセル部のソース／ドレイン領域の表面に金属シリサイドが形成されることを防止することができる。これにより、良好なデータ保持特性を確保することができる。
【００４０】
次に、図６及び図７を参照して、第２の実施例について説明する。第２の実施例では、ロジック回路部にキャパシタを形成する。図６及び図７の各図の切断部より右側の図はメモリセル部を示し、左側の図はロジック回路部を示す。
【００４１】
図６（Ａ）に示す状態までの工程を説明する。ｐ型シリコン基板５０の表面上に、素子分離構造体５１を形成し、メモリセル部及びロジック回路部に活性領域を画定する。活性領域の表面上に、熱酸化により厚さ５〜１０ｎｍのゲート酸化膜５２を形成する。基板全面上に、ポリシリコンからなる厚さ１００〜２５０ｎｍの第１の導電膜５３をＣＶＤにより堆積する。なお、第１の導電膜５３を、ポリシリコンの代わりにアモルファスシリコンで形成してもよい。
【００４２】
第１の導電膜５３のうち、ロジック回路部のｎチャネルＭＩＳＦＥＴ形成領域及びキャパシタ形成領域に、Ｐをイオン注入する。注入条件は、例えば加速エネルギ２０ｋｅＶ、ドーズ量３〜６×１０１５ｃｍ−２である。なお、ＰとＡｓとを、合計のドーズ量が３〜６×１０１５ｃｍ−２になるように注入してもよい。ロジック回路部のｐチャネルＭＩＳＦＥＴ形成領域には、硼素（Ｂ）をイオン注入する。なお、ｐチャネルＭＩＳＦＥＴ形成領域には、必ずしも不純物を注入する必要はない。ｐチャネルＭＩＳＦＥＴのゲート電極には、ソース／ドレイン領域形成のためのイオン注入と同時にｐ型不純物が注入される。イオン注入後、活性化アニールを行う。
【００４３】
活性化アニール後、メモリセル部の第１の導電膜５３を除去する。第１の導電膜５３の除去は、Ｃｌ２とＯ２との混合ガスを用いたＲＩＥにより行う。第１の導電膜５３のパターニング後、メモリセル部の表面に残っているゲート酸化膜５２及び第１の導電膜５３の表面に形成されている自然酸化膜を弗酸により除去する。
【００４４】
図６（Ｂ）に示すように、メモリセル部の活性領域の表面を熱酸化し、厚さ５〜１０ｎｍの第２のゲート酸化膜５５を形成する。同時に、第１の導電層５３の表面層も酸化され厚さ１０〜３０ｎｍの容量絶縁膜５６が形成される。
【００４５】
図６（Ｃ）に示すように、基板全面上に、ポリシリコン膜６０、タングステンシリサイド（ＷＳｉ）膜６１、及び第１のＳｉＮ膜６２を、この順番にＣＶＤにより堆積する。ポリシリコン膜６０は、厚さ５０〜１００ｎｍであり、Ｐをドープされてｎ型導電性が付与されている。ＷＳｉ膜６１及び第１のＳｉＮ膜６２の厚さは、共に１００〜２００ｎｍである。
【００４６】
図７（Ａ）に示すように、第１のＳｉＮ膜６２からポリシリコン膜６０までの３層をパターニングし、メモリセル部にワード線６５を残すとともに、ロジック回路部のキャパシタ形成領域に、キャパシタ上部電極６６を残す。ワード線６５及びキャパシタ上部電極６６は、共にポリシリコン膜６０とＷＳｉ膜６１と第１のＳｉＮ膜６２からなる３層構造を有する。第１のＳｉＮ膜６２のエッチングは、ＣＦ４とＣＨＦ３とＡｒとの混合ガスを用いたＲＩＥにより行い、ＷＳｉ膜６１のエッチングは、Ｃｌ２とＯ２との混合ガスを用いたＲＩＥにより行い、ポリシリコン膜６０のエッチングは、Ｃｌ２とＯ２との混合ガスを用いたＲＩＥにより行う。
【００４７】
メモリセル部に、ワード線６５をマスクとして、Ｐを加速エネルギ１０〜３０ｋｅＶ、ドーズ量２〜５×１０１３ｃｍ−２の条件でイオン注入する。メモリセル部のワード線６５の両側に、ソース／ドレイン領域６７が形成される。
【００４８】
ワード線６５及びキャパシタ上部電極６６の側壁上に、ＳｉＮからなるサイドウォール絶縁膜６８を形成する。サイドウォール絶縁膜６８は、基板全面上にＳｉＮ膜を堆積し、このＳｉＮ膜を異方性エッチングすることにより形成される。この異方性エッチングは、ＣＦ４とＣＨＦ３とＡｒとの混合ガスを用いたＲＩＥにより行う。このとき、第１の導電膜５３の上面のうちキャパシタ上部電極６６の形成されていない領域の容量絶縁膜５６も除去され、第１の導電膜５３の上面が露出する。
【００４９】
図７（Ｂ）に示すように、第１の導電膜５３をパターニングし、基板法線方向から見てキャパシタ上部電極６６を内包する領域に、キャパシタ下部電極５３ａを残し、ロジック回路部のｎチャネルＭＩＳＦＥＴ形成領域に、ゲート電極５３ｂを残す。なお、図には示さないが、ｐチャネルＭＩＳＦＥＴ形成領域にもゲート電極を残す。第１の導電膜５３のエッチングは、Ｃｌ２とＯ２との混合ガスを用いたＲＩＥにより行う。第１の導電膜５３の側壁上に残っているサイドウォール絶縁膜６８は除去されずに残ってしまう場合もある。このような場合には、第１の導電膜５３のエッチング時に、その縁の近傍をマスクパターンで覆い、その部分に第１の導電膜５３を積極的に残すようにするとよい。
【００５０】
ロジック回路部のｎチャネルＭＩＳＦＥＴ形成領域に、ゲート電極５３ｂをマスクとして、ＬＤＤ構造の低濃度領域形成のためのＡｓのイオン注入を行う。イオン注入条件は、加速エネルギ５〜１５ｋｅＶ、ドーズ量１〜１０×１０１３ｃｍ−２である。同様に、ｐチャネルＭＩＳＦＥＴ形成領域に、Ｂのイオン注入を行う。イオン注入条件は、加速エネルギ５〜１５ｋｅＶ、ドーズ量１〜１０×１０１３ｃｍ−２である。
【００５１】
基板全面上にＳｉＯ２膜を堆積し、異方性エッチングを行うことにより、ゲート電極５３ｂの側壁上にサイドウォール絶縁膜７０ｂを残す。このとき、キャパシタ下部電極５３ａの側壁上にサイドウォール絶縁膜７０ａが残り、サイドウォール絶縁膜６８の斜面上にサイドウォール絶縁膜７０ｄが残る。また、メモリセル部においては、ワード線６５の間の領域がＳｉＯ２からなる埋込絶縁部材７０ｃで埋め込まれる。
【００５２】
ロジック回路部のｎチャネルＭＩＳＦＥＴ形成領域に、ゲート電極５３ｂ及びサイドウォール絶縁膜７０ｂをマスクとして、ＬＤＤ構造の高濃度領域形成のためのＡｓのイオン注入を行う。イオン注入条件は、加速エネルギ３０〜４０ｋｅＶ、ドーズ量２〜４×１０１５ｃｍ−２である。同様に、ｐチャネルＭＩＳＦＥＴ形成領域（図示せず）に、Ｂのイオン注入を行う。イオン注入条件は、加速エネルギ５〜１５ｋｅＶ、ドーズ量２〜４×１０１５ｃｍ−２である。イオン注入後、活性化アニールを行うことにより、ＬＤＤ構造のソース／ドレイン領域７１が形成される。
【００５３】
図７（Ｃ）に示すように、ロジック回路部のＭＩＳＦＥＴのソース／ドレイン領域７１及びゲート電極５３ｂの上面上に、ＣｏＳｉ２膜７２を形成する。ＣｏＳｉ２膜７２の形成は、第１の実施例の図２（Ｂ）で説明したＣｏＳｉ２膜１５の形成と同様の方法で行う。このとき、メモリセル部のソース／ドレイン領域６７の表面は、埋込絶縁部材７０ｃで覆われているため、ソース／ドレイン領域６７の表面上にはＣｏＳｉ２膜は形成されない。
【００５４】
第１の実施例の図２（Ｃ）以降の工程と同様の工程を経て、キャパシタ下部電極５３ａ、容量絶縁膜５６、及びキャパシタ上部電極６６からなるキャパシタを含むロジック回路混載ＤＲＡＭが形成される。
【００５５】
第２の実施例の場合も、第１の実施例と同様に、メモリセル部に金属シリサイド膜を形成することなく、ロジック回路部にのみ金属シリサイド膜を形成することができる。さらに、第２の実施例では、キャパシタの上部電極６６をメモリセル部のワード線６５と同一工程で形成し、下部電極５３ａをロジック回路部のゲート電極５３ｂと同一工程で形成している。このため、工程数の増加を極力抑制しつつ、ポリシリコン膜／ＳｉＯ２膜／ポリシリコン膜構造のキャパシタを形成することができる。
【００５６】
また、図７（Ｃ）に示すように、ワード線６５の側方と上方とが、ＳｉＮからなるサイドウォール絶縁膜６８及び第１のＳｉＮ膜６２で覆われている。図２（Ｃ）に示すコンタクトホール１９の形成、及び図２（Ｄ）に示すコンタクトホール２４の形成を、ＳｉＮを実質的にエッチングしない条件で行うと、サイドウォール絶縁膜６８及び第１のＳｉＮ膜６２がＷＳｉ膜６１及びポリシリコン膜６０の保護膜として働く。このため、コンタクトホール１９及び２４を自己整合的に形成することができる。
【００５７】
また、ロジック回路部のゲート電極５３ｂの側壁上のサイドウォール絶縁膜７０ｂは、ＳｉＯ２で形成されている。このため、サイドウォール絶縁膜をＳｉＮで形成する場合に比べて、ＭＩＳＦＥＴのホットキャリア耐性を高くし、かつ寄生容量を少なくすることができる。また、サイドウォール絶縁膜７０ｂを、メモリセル部のサイドウォール絶縁膜６８とは異なる工程で形成するため、サイドウォール絶縁膜７０ｂの厚さを、ショートチャネル効果抑制のための最適な値に設定することが可能になる。
【００５８】
次に、図８及び図９を参照して、第３の実施例について説明する。図８及び図９の各図の切断部より右側の図がメモリセル部を表し、左側の図がロジック回路部を表す。
図８（Ａ）は、第１の実施例の図１（Ｃ）に対応する状態を示す。第１の実施例と異なるのは、ワード線８ａの上に厚さ１００ｎｍ程度の上部ＳｉＯ２膜８０が配置されている点である。以下、図８（Ａ）までの工程を、第１の実施例の図１（Ｃ）までの工程との相違点に着目して説明する。
【００５９】
素子分離構造体２を形成した基板上に、ポリシリコン膜とＳｉＯ２膜とを堆積し、ロジック回路部のＳｉＯ２膜を除去する。なお、ポリシリコン膜には、第１の実施例の場合と同様のイオン注入を行っておく。ロジック回路部のＳｉＯ２膜を除去した後、第１の実施例の場合と同様の工程を経て、図８（Ａ）に示す状態に至る。
【００６０】
なお、第３の実施例では、ロジック回路部のＭＩＳＦＥＴの低濃度領域９ｂ形成のためのイオン注入を行った後、メモリセル部のソース／ドレイン領域９ａ形成のためのイオン注入を行う。
【００６１】
第１の実施例の図２（Ｂ）に示すＣｏＳｉ２膜１５の形成工程までと同様の工程を実施する。
図８（Ｂ）に示すように、ロジック回路部のゲート電極８ｂの上面上、及びソース／ドレイン領域の高濃度領域１２ｂの上面上に、ＣｏＳｉ２膜１５が形成される。メモリセル部は、ＳｉＯ２膜１０ａで覆われている。ＳｉＯ２膜１０ａの厚さは、５０〜１２０ｎｍとする。
【００６２】
図８（Ｃ）に示すように、基板全面上に、厚さ２０〜５０ｎｍの低温形成ＳｉＯ２膜８１を堆積する。低温形成ＳｉＯ２膜８１の堆積は、成長温度を７００℃以下としたＣＶＤにより行う。例えば、基板温度を４００℃程度としたプラズマＣＶＤにより、ＳｉＯ２膜８１を堆積する。低温で堆積することにより、ＣｏＳｉ２膜１５の熱による劣化を防止することができる。
【００６３】
図９（Ａ）に示すように、ＳｉＯ２膜１０ａと低温形成ＳｉＯ２膜８１とを異方性エッチングし、メモリセル部のワード線８ａと上部ＳｉＯ２膜８０からなる積層構造の側壁上にサイドウォール絶縁膜８２を残す。このとき、ロジック回路部はレジストパターンで覆っておく。ロジック回路部には、低温形成ＳｉＯ２膜８１が残る。
【００６４】
基板全面上に、Ｐドープの厚さ１００〜２００ｎｍのアモルファスシリコン膜をＣＶＤにより堆積する。このアモルファスシリコン膜をパターニングし、メモリセル部のソース／ドレイン領域９ａに対応したパッド８３を残す。パッド８３は、ソース／ドレイン領域９ａの表面から、その両側のサイドウォール絶縁膜８２の側面を経由し、上部ＳｉＯ２膜８０の上面の一部までを覆う。
【００６５】
図９（Ｂ）に示すように、基板全面上にＢＰＳＧ膜１８を堆積し、コンタクトホール１９を開口してビット線２０を形成する。ここまでの工程は、第１の実施例の図２（Ｃ）で説明した工程と同様である。
【００６６】
図９（Ｃ）に示すように、基板全面上にＢＰＳＧ膜２３を堆積し、コンタクトホール２４を開口して蓄積電極２５を形成する。ここまでの工程は、第１の実施例の図２（Ｄ）で説明した工程と同様である。
【００６７】
第３の実施例の場合には、図９（Ｂ）及び図９（Ｃ）のコンタクトホール１９及び２４を開口する際に、これらの底面にパッド８３が露出する。ソース／ドレイン領域９ａが直接エッチング雰囲気に晒されることがないため、ソース／ドレイン領域９ａ内に欠陥が発生することを防止できる。このため、ソース／ドレイン領域９ａ内の欠陥に起因するＤＲＡＭのデータ保持特性の劣化を防止することができる。
【００６８】
上記第１〜第３の実施例では、メモリセル部のＭＩＳＦＥＴとロジック回路部のＭＩＳＦＥＴとを、ほぼ並行して形成する場合を説明した。ロジック回路を混載したＤＲＡＭの製造方法として、メモリセル部の対向電極（例えば図３の対向電極２９）までのすべての部分を形成した後、ロジック回路部のＭＩＳＦＥＴのソース／ドレイン領域を形成する方法が知られている。この方法の場合、メモリセル部のビット線とロジック回路部の配線とを如何に接続するかが問題になる。以下に説明する第４及び第５の実施例は、この接続構成に特徴を有する。
【００６９】
図１０を参照して、第４の実施例について説明する。図１０（Ａ）及び図１０（Ｂ）は、メモリセル部とロジック回路部との境界領域の断面図を示す。
図１０（Ａ）に示すように、シリコン基板９０のメモリセル部内（図１０（Ａ）のほぼ右半分の領域）に、ＭＩＳＦＥＴ９１、ワード線９２、層間絶縁膜９８、ビット線９３、層間絶縁膜９９、蓄積電極９４、容量絶縁膜９５、及び対向電極９６が形成されている。ここまでの構成は、第１の実施例の図１（Ａ）から図３までの工程と同様の方法で形成される。ただし、ロジック回路部においては、ゲート電極のみが形成され、図２（Ａ）に示すソース／ドレイン領域の高濃度領域１２ｂ形成のためのイオン注入、及び図２（Ｂ）に示すＣｏＳｉ２膜１５の形成は行われない。ロジック回路部には、ゲート電極１００、及びその側壁上に配置されたサイドウォール絶縁膜１０１が形成されている。層間絶縁膜９８、９９、及び対向電極９６は、ロジック回路部上にも形成されている。
【００７０】
メモリセル部の対向電極９６の表面を覆うレジストパターン９７を形成する。レジストパターン９７の縁は、ビット線９３の先端よりも約０．２μｍ程度ロジック回路部寄りに配置される。レジストパターン９７をマスクとして、ロジック回路部に堆積している対向電極９６を除去する。対向電極９６の除去は、塩素系ガスを用いた等方性エッチングにより行う。
【００７１】
対向電極９６がサイドエッチングされ、対向電極９６の縁が、レジストパターン９７の縁よりも後退する。サイドエッチングの深さは、１〜１．５μｍ程度とする。すなわち、対向電極９６の縁は、ビット線９３の先端よりも０．８〜１．３μｍ程度後退する。
【００７２】
対向電極９６を除去した後、レジストパターン９７をマスクとして、ロジック回路部の層間絶縁膜９９及び９８を除去する。層間絶縁膜９９及び９８の除去は、異方性のＲＩＥにより行う。なお、この異方性のＲＩＥのエッチングを再現性よく停止させるために、ゲート電極１００、サイドウォール絶縁膜１０１、シリコン基板９０の表面を薄いＳｉＮ膜で覆っておいてもよい。ＳｉＮ膜で覆っておく場合、層間絶縁膜９９及び９８を除去した後に、このＳｉＮ膜を除去する。
【００７３】
ロジック回路部に、ゲート電極１００及びサイドウォール絶縁膜１０１をマスクとしてＰをイオン注入する。イオン注入条件は、第１の実施例の図２（Ａ）に示す高濃度領域１２ｂを形成するためのイオン注入の条件と同様である。イオン注入後、レジストパターン９７を除去する。
【００７４】
図１０（Ｂ）に示すように、基板全面上に、ＢＰＳＧからなる層間絶縁膜１０５を堆積し、ＣＭＰにより表面を平坦化する。層間絶縁膜１０５に、ビット線９３の上面を露出させるコンタクトホール１０６を形成する。コンタクトホール１０６は、対向電極９６の縁よりもロジック回路部寄りに配置される。対向電極９６の縁がビット線９３の先端よりも０．８〜１．３μｍ程度後退しているため、対向電極９３に接触することなく、コンタクトホール１０６を形成することができる。
【００７５】
ロジック回路部においては、層間絶縁膜１０５の上に配線１０７が形成される。この配線１０７は、コンタクトホール１０６を介してビット線９３に接続される。
上記第４の実施例では、対向電極９６の縁が、サイドエッチングにより画定され、対向電極９６の縁を画定するための専用のフォトマスクを用いない。すなわち、メモリセル部とロジック回路部との境界線を画定するためのレジストパターン９７のみを用いることにより、対向電極９６の縁を画定することができる。
【００７６】
次に、図１１を参照して、第５の実施例について説明する。図１１（Ａ）に示すように、シリコン基板９０のメモリセル部に、ＤＲＡＭ回路が形成されている。その構成は、第４の実施例の図１０（Ａ）に示すＤＲＡＭ回路と同様である。
【００７７】
素子分離構造体１１０が、メモリセル部とロジック回路部との境界を画定する。素子分離構造体１１０の表面上に、ビット線９３に対応して連結配線１１１が形成されている。連結配線１１１は、ワード線９２の形成と同一の工程で形成される。各ビット線９３は、その先端近傍において、層間絶縁膜９８に形成されたコンタクトホールを介して、対応する連結配線１１０に接続されている。
【００７８】
メモリセル部の対向電極９６の表面をレジストパターン９７で覆う。レジストパターン９７をマスクとして、ロジック回路部の対向電極９６、層間絶縁膜９９及び９８を除去する。ロジック回路部に、連結配線１１１の一部が露出する。なお、ゲート電極１００、サイドウォール絶縁膜１０１、連結配線１１１の表面をＳｉＮ膜で覆っておき、このＳｉＮ膜をエッチング停止層として用いてもよい。第４の実施例の図１０（Ａ）の工程と同様に、ロジック回路部にＰのイオン注入を行う。
【００７９】
図１１（Ｂ）に示すように、基板全面上に、ＢＰＳＧからなる層間絶縁膜１０５を堆積し、ＣＭＰにより表面を平坦化する。層間絶縁膜１０５に、連結配線１１１の上面を露出させるコンタクトホール１０６を形成する。コンタクトホール１０６は、対向電極９６の縁よりもロジック回路部寄りに配置される。連結配線１１１がロジック回路部まで延在しているため、対向電極９３に接触することなく、コンタクトホール１０６を形成することができる。
【００８０】
ロジック回路部においては、層間絶縁膜１０５の上に配線１０７が形成される。この配線１０７は、コンタクトホール１０６及び連結配線１１１を介してビット線９３に接続される。
【００８１】
第５の実施例の場合には、連結配線１１１を介して配線１０７とビット線９３とを接続している。このため、第４の実施例の場合と同様に、ロジック回路部とメモリセル部との境界を画定するレジストパターン９７を用いるのみで、配線１０７とビット線９３とを再現性よく接続することができる。
【００８２】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
上記実施例から、以下の付記に示された発明が導出される。
【００８３】
（付記１）  半導体基板の表面上に形成され、ソース／ドレイン領域及びそれらの間のチャネル領域上に配置されたゲート電極を含むＭＩＳＦＥＴと、
前記ゲート電極の上面及び側面を覆う絶縁材料からなる被覆絶縁部材と、
前記ソース／ドレイン領域の上面から前記被覆絶縁部材の側面を覆うように配置された導電性のパッドと、
前記パッド及び前記ＭＩＳＦＥＴを覆うように、前記半導体基板上に配置された層間絶縁膜と、
前記層間絶縁膜に形成されたコンタクトホールであって、基板法線方向から見た時、該コンタクトホールが前記パッドに内包されるように配置されている前記コンタクトホールと、
前記層間絶縁膜上に形成され、一方の電極が前記コンタクトホールを介して前記パッドに接続されたキャパシタと
を有する半導体装置。
【００８４】
（付記２）  主表面内にメモリセル部とロジック回路部とが画定された半導体基板を準備する工程と、
前記半導体基板のメモリセル部上にＤＲＡＭ回路を形成する工程であって、該ＤＲＡＭ回路が、ＭＩＳＦＥＴとキャパシタとの組からなる複数のメモリセルとビット線とを含み、該キャパシタの一方の電極が、対応するＭＩＳＦＥＴのソース／ドレイン領域のうち一方の領域に接続され、該ビット線が、一部のメモリセルのＭＩＳＦＥＴのソース／ドレイン領域のうち他方の領域同士を相互に接続し、該ビット線が前記メモリセル部とロジック回路部との境界線近傍まで延在し、該キャパシタの他方の対向電極が、前記ビット線よりも上層に配置されて複数のキャパシタ間で相互に接続され、前記ビット線と前記ＭＩＳＦＥＴとの間が第１の層間絶縁膜で絶縁され、前記ビット線と前記キャパシタとの間が第２の層間絶縁膜で絶縁され、前記対向電極、前記第１及び第２の層間絶縁膜はロジック回路部上にも配置されたＤＲＡＭ回路を形成する工程と、
前記対向電極の表面のうち前記メモリセル部の上方の領域をレジストパターンで覆う工程であって、該レジストパターンの縁が前記ビット線の先端よりも前記ロジック回路部側に位置するように覆う工程と、
前記レジストパターンをマスクとして、前記対向電極を等方的にエッチングし、前記ロジック回路部上の対向電極を除去する工程であって、該対向電極の縁が前記ビット線の先端よりも後退するまで該対向電極をサイドエッチングする工程と、
前記レジストパターンをマスクとして前記第１及び第２の層間絶縁膜をエッチングし、前記ロジック回路部上の第１及び第２の層間絶縁膜を除去する工程と、
前記半導体基板の全面を第３の層間絶縁膜で覆う工程と、
前記第３の層間絶縁膜にコンタクトホールを形成する工程であって、該コンタクトホールが、前記対向電極の縁よりも前記ロジック回路部側に配置され、前記ビット線の一部を露出させる前記コンタクトホールを形成する工程と、
前記第３の絶縁膜の上に配線を形成する工程であって、該配線が前記コンタクトホールを介して前記ビット線に接続され、かつ前記ロジック回路部上まで延在している前記配線を形成する工程と
を有する半導体装置の製造方法。
【００８５】
（付記３）  主表面内にメモリセル部とロジック回路部とが画定された半導体基板と、
前記半導体基板のメモリセル部とロジック回路部との境界領域に形成された素子分離構造体と、
前記素子分離構造体の上に配置された連結配線と、
前記半導体基板のメモリセル部上に形成されたＤＲＡＭ回路であって、該ＤＲＡＭ回路が、ＭＩＳＦＥＴとキャパシタとの組からなる複数のメモリセルとビット線とを含み、該キャパシタの一方の電極が、対応するＭＩＳＦＥＴのソース／ドレイン領域のうち一方の領域に接続され、該ビット線が、一部のメモリセルのＭＩＳＦＥＴのソース／ドレイン領域のうち他方の領域同士を相互に接続し、かつ前記メモリセル部とロジック回路部との境界線近傍まで延在し、前記連結配線よりも上層に配置され、該連結配線に接続された前記ＤＲＡＭ回路と、
前記ＤＲＡＭ回路を覆い、かつ前記ロジック回路部をも覆う層間絶縁膜と、
前記層間絶縁膜に形成され、前記連結配線の上面の一部を底面とするコンタクトホールと、
前記層間絶縁膜の上に配置され、前記コンタクトホールを介して前記連結配線に接続され、前記ロジック回路部まで延在する上層配線と
を有する半導体装置。
【図面の簡単な説明】
【００８６】
【図１】本発明の第１の実施例による半導体装置の製造方法を説明するための基板の断面図（その１）である。
【図２】本発明の第１の実施例による半導体装置の製造方法を説明するための基板の断面図（その２）である。
【図３】本発明の第１の実施例による半導体装置の製造方法を説明するための基板の断面図（その３）である。
【図４】本発明の第１の実施例による半導体装置の製造方法を説明するための基板の断面図（その４）である。
【図５】図５（Ａ）は、ＭＩＳＦＥＴのゲート電極への不純物注入量とドレイン電流との関係を示すグラフであり、図５（Ｂ）は、ゲート電極への不純物注入量とシート抵抗との関係を示すグラフである。
【図６】本発明の第２の実施例による半導体装置の製造方法を説明するための基板の断面図（その１）である。
【図７】本発明の第２の実施例による半導体装置の製造方法を説明するための基板の断面図（その２）である。
【図８】本発明の第３の実施例による半導体装置の製造方法を説明するための基板の断面図（その１）である。
【図９】本発明の第３の実施例による半導体装置の製造方法を説明するための基板の断面図（その２）である。
【図１０】本発明の第４の実施例による半導体装置の製造方法を説明するための基板の断面図である。
【図１１】本発明の第５の実施例による半導体装置の製造方法を説明するための基板の断面図である。
【符号の説明】
【００８７】
１  シリコン基板
２  素子分離構造体
３、４  活性領域
７  ゲート酸化膜
８  ポリシリコン膜
８ａ  ワード線
８ｂ  ゲート電極
９ａ  ソース／ドレイン領域
９ｂ  低濃度領域
１０ａ  ＳｉＯ２膜
１０ｂ  サイドウォール絶縁膜
１１  レジストパターン
１２ｂ  高濃度領域
１５  ＣｏＳｉ２膜
１８  ＢＰＳＧ膜
１９  コンタクトホール
２０  ビット線
２４  コンタクトホール
２５  蓄積電極
２８  誘電体膜
２９  対向電極
３５、４２  Ｗプラグ
４０、４３  配線
４１、４４  ＳｉＯ２膜
４５  カバー膜
５０  シリコン基板
５１  素子分離構造体
５２  ゲート酸化膜
５３  第１の導電膜
５５  第２のゲート酸化膜
５６  容量絶縁膜
６０  ポリシリコン膜
６１  ＷＳｉ膜
６２  第１のＳｉＮ膜
６５  ワード線
６６  キャパシタ上部電極
６７  ソース／ドレイン領域
６８  サイドウォール絶縁膜
７０ａ、７０ｂ、７０ｄ  サイドウォール絶縁膜
７０ｃ  埋込絶縁部材
７１  ソース／ドレイン領域
７２  ＣｏＳｉ２膜
８０  上部ＳｉＯ２膜
８１  低温形成ＳｉＯ２膜
８２  サイドウォール絶縁膜
８３  パッド
９０  シリコン基板
９１  ＭＩＳＦＥＴ
９２  ワード線
９３  ビット線
９４  蓄積電極
９５  容量絶縁膜
９６  対向電極
９７  レジストパターン
９８、９９  層間絶縁膜
１００  ゲート電極
１０１  サイドウォール絶縁膜
１０５  層間絶縁膜
１０６  コンタクトホール
１０７  配線
１１１  連結配線
【図１】
2005072617.tif 000003
【図２】
2005072617.tif 000004
【図３】
2005072617.tif 000005
【図４】
2005072617.tif 000006
【図５】
2005072617.tif 000007
【図６】
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【図７】
2005072617.tif 000009
【図８】
2005072617.tif 000010
【図９】
2005072617.tif 000011
【図１０】
2005072617.tif 000012
【図１１】
2005072617.tif 000013