(57)【要約】【課題】  出力信号の電圧値に応じて、駆動能力をフレキシブルに可変することとにより、リンギングなどのノイズを低減させるとともに、出力バッファの安定して動作させる。【解決手段】  半導体集積回路装置に設けられたクロック信号を出力するクロック出力バッファ１５において、駆動負荷の小さいＨｉ信号出力する場合、トランジスタＴｐ１，Ｔｐ２がＯＮとなり、クロック出力端子ＣＬＫｏｕｔの出力負荷を駆動する。その後、出力信号が基準電圧ｖｏｈｒｅｆで設定された電圧になると、トランジスタＴｐ２がＯＦＦとなる。出力負荷が大きいＨｉ信号を出力する場合、トランジスタＴｐ１，Ｔｐ２がＯＮしてクロック出力端子ＣＬＫｏｕｔの出力負荷を駆動する。ディレイ回路４６で設定された遅延時間が経過した際、トランジスタＴｐ２がＯＮしていると、トランジスタＴｐ３もＯＮとなる。バッファ部３９の駆動能力を最大にする。【選択図】  図３
2005252738.tif 000002
【特許請求の範囲】
【請求項１】
出力信号の電圧値に応じて駆動制御信号を出力する駆動能力制御部と、
入力された入力信号に基づいて出力信号を出力する第１のバッファと前記駆動能力制御部から出力された第１の駆動制御信号に基づいて出力信号を出力する第２のバッファとが並列接続された構成からなるバッファ部と有した出力バッファを備え、
前記駆動能力制御部は、出力信号の電圧値に応じて前記第２のバッファの動作を制御し、駆動能力を可変して出力信号を出力することを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記駆動能力制御部は、
フィードバックされた出力信号の電圧値と設定電圧とを比較し、前記出力信号の電圧値が設定電圧値になったか否かを検出し、検出信号を出力する比較器と、
出力信号が遷移期間から定常状態に移行する際に、前記比較器の検出信号が出力されるまでの期間、第２のバッファを駆動させる第１の駆動制御信号を出力し、前記比較器の検出信号が出力された際には、前記第２のバッファの駆動を停止させるバッファ制御部とよりなることを特徴とする半導体集積回路装置。
【請求項３】
請求項２記載の半導体集積回路装置において、
前記バッファ部は、
前記第１、および第２のバッファに並列接続され、第２の駆動制御信号に基づいて動作する少なくとも１つの第３のバッファを備え、
前記駆動能力制御部は、
入力信号を任意の期間遅延させた遅延信号を生成する少なくとも１つの遅延回路と、
前記遅延回路が生成した遅延信号が出力された際に、前記比較器の検出信号が出力されたか否かを検出し、検出信号が出力されていない場合には、第２の駆動制御信号を出力する遅延バッファ制御部とを備え、
前記遅延回路による設定時間後に前記比較器の検出信号が出力されていない場合には、出力負荷が大きいと判断し、前記第３のバッファを駆動させることによって駆動能力を可変することを特徴とする半導体集積回路装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体集積回路装置において、
参照電圧に基づいて、複数の設定電圧を生成する設定電圧発生部と、
選択信号に基づいて、設定電圧発生部が生成した複数の設定電圧から、任意の設定信号を選択して前記駆動能力制御部が用いる設定電圧を生成する設定電圧選択部と、
前記設定電圧選択部に出力する選択信号を格納する設定レジスタとを備えたことを特徴とする半導体集積回路装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体集積回路装置において、
前記出力バッファは、クロック信号を外部拡張用デバイスに出力するクロック出力バッファであることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、絶縁膜上の半導体薄膜に形成される絶縁ゲート型電界効果トランジスタの製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
一般に、マイクロコンピュータや、システムＬＳＩなどの出力部には、外部接続されるデバイスとのインタフェースとして、いわゆる出力バッファが設けられている。
【０００３】
この出力バッファにおいては、たとえば、実動作時の所定周波数で動作する信号を用いて動作させた時の出力端子の出力電圧と基準電圧とを比較し、その比較結果に応じて制御信号を生成し、出力端子を駆動する駆動電流を制御することにより、電流駆動能力を最適値に調整し、電磁波ノイズを最低限に抑えるものがある（特許文献１参照）。
【特許文献１】特開２０００−２３２３５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、上記のような半導体集積回路装置における出力バッファのノイズ低減技術では、次のような問題点があることが本発明者により見い出された。
【０００５】
すなわち、上記特許文献１に記載された出力バッファにおいては、駆動能力の調整をマイクロコンピュータのリセット時に行っているために、動作中に駆動能力の変更を行うことができず、２つ以上の異なる出力電圧に対応することができないという問題がある。
【０００６】
また、駆動能力の調整に実動作時の所定周波数で動作する信号を用いるために、動作中に、クロック信号が変化（たとえば、高速動作から低速動作に遷移など）する場合には、一旦、マイクロコンピュータをリセットしないと対応することができないという問題がある。
【０００７】
さらに、入力レベルの異なる半導体デバイスと接続する際には、必ず駆動能力を調整する期間が必要となり、リアルタイム性が損なわれる恐れがある。
【０００８】
また、出力バッファにおいて、出力最終段のドライバは、ＰチャネルＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタとＮチャネルＭＯＳトランジスタとを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｉｍｅｎｔａｒｙ  ＭＯＳ）構成の回路からなり、該出力バッファの動作時における貫通電流などが大幅に増加してしまい、マイクロコンピュータなどの消費電力を大きくしてしまうという問題がある。
【０００９】
本発明の目的は、出力信号の電圧値に応じて、駆動能力をフレキシブルに可変することとにより、リンギングなどのノイズを低減させるとともに、出力バッファの安定して動作させる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本発明による半導体集積回路装置は、出力信号の電圧値に応じて駆動制御信号を出力する駆動能力制御部と、入力された入力信号に基づいて出力信号を出力する第１のバッファと該駆動能力制御部から出力された第１の駆動制御信号に基づいて出力信号を出力する第２のバッファとが並列接続された構成からなるバッファ部と有した出力バッファを備え、駆動能力制御部は、出力信号の電圧値に応じて第２のバッファの動作を制御し、駆動能力を可変して出力信号を出力するものである。
【００１３】
また、本願のその他の発明の概要を簡単に示す。
【００１４】
本発明は、前記駆動能力制御部が、フィードバックされた出力信号の電圧値と設定電圧とを比較し、出力電圧の電圧値が設定電圧値になったか否かを検出し、検出信号を出力する比較器と、出力信号が遷移期間から定常状態に移行する際に、比較器の検出信号が出力されるまでの期間、第２のバッファを駆動させる第１の駆動制御信号を出力し、比較器の検出信号が出力された際には、第２のバッファの駆動を停止させるバッファ制御部とよりなるものである。
【００１５】
また、本発明は、前記バッファ部が、第１、および第２のバッファに並列接続され、第２の駆動制御信号に基づいて動作する少なくとも１つの第３のバッファを備え、駆動能力制御部が、入力信号を任意の期間遅延させた遅延信号を生成する少なくとも１つの遅延回路と、該遅延回路が生成した遅延信号が出力された際に、比較器の検出信号が出力されたか否かを検出し、検出信号が出力されていない場合には、第２の駆動制御信号を出力する遅延バッファ制御部とを備え、遅延回路による設定時間後に比較器の検出信号が出力されていない場合には、出力負荷が大きいと判断し、第３のバッファを駆動させることによって駆動能力を可変するものである。
【００１６】
さらに、本発明は、前記設定電圧発生部が、参照電圧に基づいて、複数の設定電圧を生成する設定電圧発生部と、選択信号に基づいて、設定電圧発生部が生成した複数の設定電圧から、任意の設定信号を選択して駆動能力制御部が用いる設定電圧を生成する設定電圧選択部と、該設定電圧選択部に出力する選択信号を格納する設定レジスタとを備えたものである。
【００１７】
また、本発明は、前記出力バッファが、クロック信号を外部拡張用デバイスに出力するクロック出力バッファよりなるものである。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
（１）バッファ制御部が、駆動能力を最適に調整することによって負荷条件に依存することなく出力バッファを安定して動作させることができる。
【００２０】
（２）また、バッファ制御部が、出力負荷に応じて駆動能力を最適に調整することにより、出力信号のリンギングなどのノイズを大幅に低減することができる。
【００２１】
（３）上記（１）、（２）により、半導体集積回路装置の信頼性を大幅に向上させることができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２３】
図１は、本発明の一実施の形態による半導体集積回路装置ブロック図、図２は、図１の半導体装置に設けられたクロック出力レベル調整バッファ部のブロック図、図３は、図２のクロック出力レベル調整バッファ部における一例を示す回路図、図４は、図２のクロック出力レベル調整バッファ部における各部信号のタイミングチャートである。
【００２４】
本実施の形態において、半導体集積回路装置１は、たとえば、家庭用電化製品などに用いられるシングルチップマイクロコンピュータである。半導体集積回路装置１は、図１に示すように、ＣＰＵ（中央処理装置：Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）２、ＢＳＣ（Ｂｕｓ  Ｓｔａｔｅ  Ｃｏｎｔｒｏｌｌｅｒ）３、割り込みコントローラ４、タイマ５、ＳＣＩ（Ｓｅｒｉａｌ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ  Ｉｎｔｅｒｆａｃｅ）６、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）７、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）８、入出力バッファ９、クロック入力バッファ１０、およびクロック出力レベル調整バッファ部１１などのモジュールから構成されている。
【００２５】
また、半導体集積回路装置１は、外部から供給される電源電圧ＶＣＣ、基準電位ＶＳＳが供給される電源端子、入出力（Ｉ／Ｏ：Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）端子、クロック入力端子ＥＴＡＬ，ＥＸＴＡＬ、およびクロック出力端子ＣＬＫｏｕｔなどを有している。電源端子ＶＣＣ，ＧＮＤを介して動作電圧が供給される外部端子である。
【００２６】
入出力端子は、各種信号が入出力される外部端子である。クロック入力端子ＸＴＡＬ，ＥＸＴＡＬには、外部接続されたクロック発振器から生成されたクロック信号が入力される。
【００２７】
クロック発振器は、たとえば、水晶発振子ＯＳＣと２つのコンデンサＣ１，Ｃ２とからなる。水晶発振子ＯＳＣの一方の接続部には、コンデンサＣ１の一方の接続部、およびクロック入力端子ＥＴＡＬがそれぞれ接続されており、該水晶発振子ＯＳＣの他方の接続部には、コンデンサＣ２の一方の接続部、およびクロック入力端子ＸＥＴＡＬがそれぞれ接続されている。コンデンサＣ１，Ｃ２の他方の接続部には、基準電位（グランド）ＶＳＳが接続されている。
【００２８】
クロック出力端子ＣＬＫｏｕｔは、たとえば、半導体メモリ（Ｓ（Ｓｔａｔｉｃ）ＲＡＭ、Ｄ（Ｄｙｎａｍｉｃ）ＲＡＭ、ＥＰ（Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ）ＲＯＭ）などの外部拡張用デバイスに供給するクロック信号を出力する端子である。
【００２９】
また、ＣＰＵ２、ＢＳＣ３、割り込みコントローラ４、タイマ５、ＳＣＩ６、ＲＡＭ７、ＲＯＭ８、ならびに入出力バッファ９は、制御信号線、データバスＤＢ、およびアドレスバスＡＢを介して相互に接続されている。
【００３０】
ＣＰＵ２は、ＲＯＭ８に格納された制御プログラムに基づいて所定の処理を行う。ＢＳＣ３は、アドレスバスＡＢやデータバスＤＢなどにおける信号の転送を制御するとともに、各々のバスの状態を制御する。
【００３１】
割り込みコントローラ４は、ＣＰＵ２や、その他の周辺回路（ＢＳＣ３、タイマ５、ＳＣＩ６など）からの割り込み処理の制御を行う。タイマ５は、たとえば、８ビットのカウンタをベースとしたタイマである。
【００３２】
ＳＣＩ６は、外部から入出力されるシリアルデータの通信制御を行う。ＲＡＭ７は、随時読み出し／書き込みが可能な揮発性メモリであり、入出力データや演算データなどのＣＰＵ２などで利用されるデータを一時的に格納する。
【００３３】
ＲＯＭ８は、不揮発性メモリであり、制御プログラムなどが格納されている。入出力バッファ９は、外部デバイスとのインタフェースであり、該半導体集積回路装置１から外部デバイスなどに入出力される信号の入出力制御を行う。
【００３４】
クロック入力バッファ１０は、クロック発振器から生成されたクロック信号が入力されるバッファであり、該クロック入力バッファ１０を介して各モジュールにクロック信号ＣＬＫ，／ＣＬＫが供給される。
【００３５】
クロック出力レベル調整バッファ部１１は、クロック出力端子ＣＬＫｏｕｔに接続されており、該クロック出力レベル調整バッファ部１１を介してクロック入力バッファ１０を介して出力されたクロック信号ＣＬＫ，／ＣＬＫが外部出力される。
【００３６】
クロック出力レベル調整バッファ部１１は、出力するクロック信号ＣＬＫ、／ＣＬＫの信号レベルに応じてクロック出力バッファの駆動能力を任意に調整する。
【００３７】
図２は、クロック出力レベル調整バッファ部１１における構成の一例を示したブロック図である。
【００３８】
クロック出力レベル調整バッファ部１１は、レジスタ（設定レジスタ）１２、基準電圧発生回路（設定電圧発生部）１３、基準電圧選択回路（設定電圧選択部）１４、およびクロック出力バッファ（出力バッファ）１５から構成されている。レジスタ１２は、基準電圧発生回路１３に出力するトリムデータｔｒｉｍ、および基準電圧選択回路１４に出力する選択信号ｖｏｈｓｅｌ，ｖｏｌｓｅｌをそれぞれ格納する。
【００３９】
レジスタ１２は、基準電圧発生回路１３にトリムデータｔｒｉｍが、基準電圧選択回路１４に選択信号ｖｏｈｓｅｌ，ｖｏｌｓｅｌがそれぞれ出力されるように接続されている。
【００４０】
基準電圧発生回路１３は、任意の参照電圧ＶＲＥＦを生成する。基準電圧選択回路１４は、２つの基準電圧（設定電圧）ｖｏｈｒｅｆ，ｖｏｌｒｅｆをそれぞれ選択して出力する。クロック出力バッファ１５は、基準電圧ｖｏｈｒｅｆ，ｖｏｌｒｅｆに基づいて、バッファを構成するドライバの駆動能力を制御する。
【００４１】
図３は、クロック出力レベル調整バッファ部１１における構成の一例を示す回路図である。
【００４２】
基準電圧発生回路１３は、トランジスタ１６〜３４、コンデンサ３５、トリミング回路３６、および分圧回路３７から構成されている。トランジスタ１６，１７，２１，２２，２６，２７，３２，３３は、ＰチャネルＭＯＳからなり、トランジスタ１８，１９，２０，２３〜２５，２８〜３１は、ＮチャネルＭＯＳからなる。また、トランジスタ２３，２４，２８，２９は、デプレション型から構成されている。
【００４３】
トランジスタ１６，１７，３３の一方の接続部には、電源電圧ＶＤＤが供給されている。トランジスタ１６のゲートには、該トランジスタ１６の他方の接続部、トランジスタ１８の一方の接続部、およびトランジスタ１７のゲートがそれぞれ接続されている。
【００４４】
トランジスタ１７の他方の接続部には、トランジスタ１９の一方の接続部、トランジスタ３３のゲート、ならびにトランジスタ３１，３２の一方の接続部がそれぞれ接続されている。
【００４５】
トランジスタ３１のゲートには、電源電圧ＶＤＤが接続されており、トランジスタ３２のゲートには、基準電位ＶＳＳが接続されている。トランジスタ３１，３２の他方の接続部には、コンデンサ３５の一方の接続部が接続されている。
【００４６】
トランジスタ３３の他方の接続部には、コンデンサ３５の他方の接続部、トランジスタ３４の一方の接続部、および分圧回路３７の一方の接続部がそれぞれ接続されており、該トランジスタ３３の他方の接続部から、参照電圧ＶＲＥＦが出力される。
【００４７】
これらトランジスタ３１，３２、およびコンデンサ３５によって、位相補償回路が構成されている。位相補償回路は、後述する比較器の発振を防止する。
【００４８】
トランジスタ１８，１９の他方の接続部には、トランジスタ２０の一方の接続部が接続されており、該トランジスタ２０の他方の接続部には、基準電位ＶＳＳが接続されている。
【００４９】
トランジスタ１８のゲートには、トリミング回路３６から出力されたトリミング電圧が入力されるように接続されており、トランジスタ１９のゲートには、トランジスタ２１〜２５によって構成される定電圧源回路が生成した比較電圧が入力されるように接続されている。
【００５０】
これらトランジスタ１６〜２０によって比較器が構成されている。この比較器は、トリミング電圧と比較電圧とを比較し、その比較結果に基づいて、参照電圧ＶＲＥＦを生成する。
【００５１】
トランジスタ２１，２２の一方の接続部には、電源電圧ＶＤＤが接続されており、該トランジスタ２１，２２のゲートには、トランジスタ２１の他方の接続部、およびトランジスタ２３の一方の接続部がそれぞれ接続されている。
【００５２】
トランジスタ２３のゲートには、トランジスタ２２の他方の接続部、およびトランジスタ２５のゲート、一方の接続部がそれぞれ接続されている。トランジスタ２３の他方の接続部には、トランジスタ２４のゲート、および一方の接続部が接続されている。
【００５３】
トランジスタ２４，２５の他方の接続部には、基準電位ＶＳＳがそれぞれ接続されている。前述のように、これらトランジスタ２１〜２５によって定電圧源回路が構成されており、トランジスタ２５の一方の接続部から、比較電圧が出力される。
【００５４】
トランジスタ２６〜３０においても、定電圧源回路が構成されている。この場合、接続構成は、トランジスタ２７の一方の接続部、トランジスタ３０のゲート、一方の接続部、およびトランジスタ２８のゲートが、トランジスタ２０，３４のゲートにそれぞれ接続されている点が異なっているが、その他の接続構成は、トランジスタ２１〜２５によって構成される定電圧源回路と同様である。
【００５５】
トリミング回路３６には、レジスタに格納されたトリムデータｔｒｉｍに基づいて、参照電圧ＶＲＥＦをトリミングし、トリミング電圧を生成する。
【００５６】
分圧回路３７は、複数の抵抗ｒ（たとえば、２５個程度）が参照電圧ＶＲＥＦと基準電位ＶＳＳとの間に直列接続された構成からなり、参照電圧ＶＲＥＦを分圧し、任意の電圧ステップで出力する。
【００５７】
基準電圧選択回路１４は、レジスタに格納された選択信号ｖｏｈｓｅｌ，ｖｏｌｓｅｌに基づいて、分圧回路３７が分圧した複数の電圧ステップから、任意の基準電圧ｖｏｈｒｅｆ，ｖｏｌｒｅｆをそれぞれ選択し、クロック出力バッファ１５に出力する。
【００５８】
クロック出力バッファ１５は、駆動能力制御部３８、およびバッファ部３９から構成されている。駆動能力制御部３８は、比較器４０，４１、論理和回路４２，４３、否定論理和回路４４，４５、ディレイ回路（遅延回路）４６，４７、ならびにインバータ４８から構成されている。
【００５９】
ディレイ回路４６，４７は、たとえば、複数のインバータが直列接続された構成からなり、任意の時間だけ入力信号を遅延して出力する。
【００６０】
バッファ部３９は、３つのドライバ３９ａ〜３９ｃから構成されている。ドライバ（第１のバッファ）３９ａは、トランジスタＴｐ１，Ｔｎ１が、電源電圧ＶＤＤと基準電位ＶＳＳとの間に直列接続されたＣＭＯＳ構成からなる。
【００６１】
また、ドライバ（第２のバッファ）３９ｂは、トランジスタＴｐ２，Ｔｎ２が電源電圧ＶＤＤと基準電位ＶＳＳとの間に、ドライバ（第３のバッファ）３９ｃは、トランジスタＴｐ３，Ｔｎ３が電源電圧ＶＤＤと基準電位ＶＳＳとの間にそれぞれ直列接続されたＣＭＯＳ構成からなる。トランジスタＴｐ１〜Ｔｐ３は、ＰチャネルＭＯＳからなり、Ｔｎ１〜Ｔｎ３は、ＮチャネルＭＯＳからなる。
【００６２】
トランジスタＴｐ１とトランジスタＴｎ１との接続部、トランジスタＴｐ２とトランジスタＴｎ２との接続部、およびトランジスタＴｐ３とトランジスタＴｎ３との接続部は、それぞれ共通接続されており、該共通接続部がクロック出力端子ＣＬＫｏｕｔに接続されており、バッファ部３９の出力部となっている。
【００６３】
比較器４０の負（−）側入力端子には、基準電圧選択回路１４から出力される基準電圧ｖｏｈｒｅｆが入力されるように接続されており、該比較器４０の正（＋）側入力端子には、バッファ部３９の出力部が接続されている。
【００６４】
比較器４０の出力部には、論理和回路４２，４３の一方の入力部がそれぞれ接続されている。論理和回路４３には、３つの入力部が設けられている。論理和回路（バッファ制御部）４２の他方の入力部、論理和回路（バッファ制御部）４３のある１つの入力部、ディレイ回路４６の入力部、およびドライバ３９ａを構成するトランジスタＴｐ１のゲートには、クロック信号ＣＬＫがそれぞれ入力されるように接続されている。
【００６５】
論理和回路４２の出力部には、ドライバ３９ｂを構成するトランジスタＴｐ２のゲートが接続されている。ディレイ回路４６の出力部には、論理和回路（遅延バッファ制御部）４３の他方の接続部が接続されており、該論理和回路４３の出力部には、ドライバ３９ｃを構成するトランジスタＴｐ３のゲートが接続されている。
【００６６】
また、比較器４１の正（＋）側入力端子には、基準電圧選択回路１４から出力される基準電圧ｖｏｌｒｅｆが入力されるように接続されており、該比較器４１の負（−）側入力端子には、バッファ部３９の出力部が接続されている。
【００６７】
比較器４１の出力部には、否定論理和回路４４，４５の一方の入力部がそれぞれ接続されている。否定論理和回路４４は、３つの入力部が設けられている。否定論理和回路（遅延バッファ制御部）４５の他方の入力部、否定論理和回路（バッファ制御部）４４のある１つの入力部、ディレイ回路４７の入力部、およびインバータ４８の入力部には、クロック信号／ＣＬＫがそれぞれ入力されるように接続されている。
【００６８】
インバータ４８の出力部には、ドライバ３９ａを構成するトランジスタＴｎ１のゲートが接続されている。ディレイ回路４７の出力部には、否定論理和回路（バッファ制御部）４４の他方の接続部が接続されている。
【００６９】
否定論理和回路４４の出力部には、ドライバ３９ｃを構成するトランジスタＴｎ３のゲートが接続されており、否定論理和回路４５の出力部には、ドライバ３９ｂを構成するトランジスタＴｎ２のゲートが接続されている。
【００７０】
次に、本実施の形態におけるクロック出力レベル調整バッファ部１１の動作について、図４のタイミングチャートを用いて説明する。
【００７１】
ここで、クロック出力レベル調整バッファ部１１においては、電源投入時もしくはリセット時に予め任意の基準電圧ｖｏｈｒｅｆ，ｖｏｌｒｅｆが設定される。
【００７２】
この基準電圧ｖｏｈｒｅｆ，ｖｏｌｒｅｆの設定は、基準電圧発生回路１３の参照電圧ＶＲＥＦのばらつきをなくすため、あらかじめレジスタ１２に設定されたトリムデータｔｒｉｍをトリミング回路３６に出力し、参照電圧ＶＲＥＦをトリミングして所定の設定電圧にする。
【００７３】
この時、基準電圧選択回路１４には、レジスタ１２に設定された選択信号ｖｏｈｓｅｌ，ｖｏｌｓｅｌが入力され、該基準電圧選択回路１４はその選択信号ｖｏｈｓｅｌ，ｖｏｌｓｅｌに基づいて選択した基準電圧ｖｏｈｒｅｆ，ｖｏｌｒｅｆを出力する。
【００７４】
基準電圧選択回路１４では、レジスタ１２の設定を書き換えることで、ユーザが基準電圧ｖｏｈｒｅｆ，ｖｏｌｒｅｆを任意の電圧レベルに変更することができる。
【００７５】
図４においては、上方から下方にかけて、レジスタ１２から出力される選択信号ｖｏｈｓｅｌ，ｖｏｌｓｅｌ、基準電圧選択回路１４が選択する基準電圧ｖｏｈｒｅｆ，ｖｏｌｒｅｆ、比較器４０の出力信号（検出信号）ｃｍｐｈ、比較器４１の出力信号（検出信号）ｃｍｐｌ、クロック信号ＣＬＫ、論理和回路４２の出力信号（第１の駆動制御信号）ｏｕｔｐ１、ディレイ４６の出力部から出力されるディレイ信号Ｄ１、論理和回路４３の出力信号（第２の駆動制御信号）ｏｕｔｐ２、クロック信号／ＣＬＫ、否定論理和回路４５の出力信号（第１の駆動制御信号）ｏｕｔｎ１、ディレイ回路４７の出力部から出力されるディレイ信号Ｄ２、否定論理和回路４４の出力信号（第２の駆動制御信号）ｏｕｔｎ２、およびクロック出力端子ＣＬＫｏｕｔに出力される信号のタイミングをそれぞれ示している。
【００７６】
始めに、出力負荷が小さい場合におけるクロック出力バッファ１５の動作について説明する。
【００７７】
まず、Ｈｉ信号出力する場合、クロック信号ＣＬＫがＬｏ信号、および論理和回路４２の出力信号ｏｕｔｐ１がＬｏ信号になっているので、トランジスタＴｐ１，Ｔｐ２がＯＮとなり、クロック出力端子ＣＬＫｏｕｔの出力負荷を駆動する。
【００７８】
その後、クロック出力端子ＣＬＫｏｕｔの出力レベルが基準電圧ｖｏｈｒｅｆで設定された電圧になると、比較器４０の出力信号ｃｍｐｈがＨｉ信号となり、論理和回路４２の出力がＨｉ信号となる。これにより、トランジスタＴｐ２はＯＦＦし、トランジスタＴｐ１のみの駆動となる。
【００７９】
同様に、Ｌｏ信号出力の場合には、トランジスタＴｎ１，Ｔｎ２がＯＮし、出力負荷を駆動する。その後、クロック出力端子ＣＬＫｏｕｔの出力レベルが基準電圧ｖｏｌｒｅｆで設定された電圧になると、比較器４１の出力信号ｃｍｐｌがＨｉ信号となり、論理和回路４４の出力信号ｏｕｔｎ１がＬｏ信号となる。これにより、トランジスタＴｎ２はＯＦＦし、トランジスタＴｎ１のみの駆動となる。
【００８０】
ここで、出力バッファ１５においては、トランジスタＴｐ１のトランジスタサイズが最も小さく、トランジスタＴｐ１よりもトランジスタＴｐ２のトランジスタサイズが大きくなっており、該トランジスタＴｐ２よりもトランジスタＴｐ３がトランジスタサイズが大きくなっている。
【００８１】
ここでは、トランジスタＴｐ１、トランジスタＴｐ２、トランジスタＴｐ３の順にトランジスタサイズが大きくなっているが、トランジスタＴｐ２とトランジスタＴｐ３のトランジスタサイズが同じ程度であってもよい。
【００８２】
同様に、トランジスタＴｎ１〜Ｔｎ３においては、たとえば、トランジスタＴｎ１、トランジスタＴｎ２、トランジスタＴｎ３の順番でトランジスタサイズが大きくなるように形成されている。
【００８３】
また、これらトランジスタＴｎ１〜Ｔｎ３においても、トランジスタＴｎ２とトランジスタＴｎ３とが同じ程度のトランジスタサイズであってもよい。
【００８４】
出力負荷がＨｉ信号からＬｏ信号、あるいはＬｏ信号からＨｉ信号に遷移する際には、トランジスタＴｐ１がＯＮからＯＦＦ、トランジスタＴｎ１がＯＦＦからＯＮに遷移、およびトランジスタＴｎ１がＯＮからＯＦＦ、トランジスタＴｐ１がＯＦＦからＯＮに遷移するように切り替わることになるが、切り替わりの瞬間にトランジスタＴｐ１とトランジスタＴｎ１とが同時ＯＮしてしまうことになる。
【００８５】
しかし、前述したようにトランジスタＴｐ１，Ｔｎ１のトランジスタサイズを小さくすることによって、トランジスタＴｐ１，Ｔｎ１同時ＯＮ時の貫通電流を大幅に減少させることが可能となり、半導体集積回路装置１消費電流を低減することができる。
【００８６】
次に、出力負荷が大きい場合におけるクロック出力バッファ１５の動作について説明する。
【００８７】
まず、Ｈｉ信号の出力の場合、前述した出力負荷が小さい場合と同様に、クロック信号ＣＬＫがＬｏ信号、および論理和回路４２の出力信号ｏｕｔｐ１がＬｏ信号になっているので、トランジスタＴｐ１，Ｔｐ２がＯＮとなり、クロック出力端子ＣＬＫｏｕｔの出力負荷を駆動する。
【００８８】
その後、ディレイ回路４６で設定された遅延時間が経過すると、ディレイ回路４６から出力されるディレイ信号Ｄ１がＨｉ信号からＬｏ信号に遷移する。この時、出力負荷が大きく、トランジスタＴｐ２がまだＯＮ（すなわち、比較器４０の出力信号ｃｍｐｈがＬｏ信号）していると、論理和回路４３の３つの入力部にはＬｏ信号が入力される。
【００８９】
よって、論理和回路４３の出力信号ｏｕｔｐ２がＬｏ信号出力となって、トランジスタＴｐ３もＯＮとなる。これにより、トランジスタＴｐ１〜Ｔｐ３のすべてがＯＮとなってバッファ部３９の駆動能力が最大となる。
【００９０】
ここでは、バッファ部３９が３つのドライバ３９ａ〜３９ｃから構成された場合について記載したが、該ドライバを４つ以上設け、追加したドライバに対応するようにそれぞれディレイ回路、論理和回路、否定論理和回路を設けるようにしてもよい。
【００９１】
この場合、ディレイ回路の遅延時間が異なるように設定することにより、よりきめ細かく出力負荷に対応することが可能となり、高精度に駆動能力を可変することが可能となる。
【００９２】
そして、クロック出力端子ＣＬＫｏｕｔの出力レベルが、基準電圧ｖｏｈｒｅｆで設定された電圧になると、トランジスタＴｐ２，Ｔｐ３はＯＦＦとなり、トランジスタＴｐ１のみで出力負荷を駆動する。
【００９３】
また、Ｌｏ信号の出力の場合においても、Ｎチャネル側のトランジスタＴｎ１〜Ｔｎ３の動作は、トランジスタＴｐ１〜Ｔｐ３の場合と同様であるので、説明は省略する。
【００９４】
このように、出力レベルに応じて、バッファ部３９の駆動能力を変更させることができるので、リンギングなどノイズを大幅に低減することができる。
【００９５】
それにより、本実施の形態によれば、半導体集積回路装置１における消費電力を低減するとともに、該半導体集積回路装置１の信頼性を大幅に向上させることができる。
【００９６】
また、本実施の形態では、外部拡張用の半導体メモリなどに供給するクロック信号を出力するクロック出力バッファに本発明を適用した場合について記載したが、該クロック出力バッファだけでなく、たとえば、外部接続されるデバイスとのインタフェースとして、マイクロコンピュータや、システムＬＳＩなどの出力部に設けられる出力バッファに適用するようにしてもよい。
【００９７】
さらに、前述した出力バッファに適用する場合には、クロック出力バッファに電圧レベルの変換機能を備える構成にしてもよい。図５は、電圧レベルの変換機能を備えたクロック出力レベル調整バッファ部におけるクロック出力バッファ１５ａの回路図である。
【００９８】
図示するように、クロック出力バッファ１５ａは、クロック出力バッファ１５と同様に、駆動能力制御部３８ａ、およびバッファ部３９から構成されている。
【００９９】
また、駆動能力制御部３８ａは、比較器４９，５０、論理和回路５１〜５３、否定論理和回路５４〜５６、およびディレイ回路５７，５８から構成されている。論理和回路５１、および否定論理和回路５６は、３つの入力部が設けられている。
【０１００】
比較器４９の正（＋）側入力端子、および比較器５０の負（−）側入力端子には、クロック出力端子ＣＬＫｏｕｔがそれぞれ接続されている。比較器４９の負側入力端子には、基準電圧ｖｏｈｒｅｆが入力されるように接続されており、比較器５０の正側入力端子には、基準電圧ｖｏｌｒｅｆが入力されるように接続されている。
【０１０１】
ディレイ回路５７の入力部、論理和回路５１のある１つの入力部、論理和回路５２，５３の一方の入力部には、クロック信号ＣＬＫが入力されるように接続されており、ディレイ回路５８の入力部、否定論理和回路５６のある１つの入力部、論理和回路５４，５５の一方の入力部には、クロック信号／ＣＬＫが入力されるように接続されている。
【０１０２】
ディレイ回路５７の出力部には、論理和回路５１の他の入力部が接続されており、ディレイ回路５８の出力部には、論理和回路５６の他の入力部が接続されている。比較器４９の出力部には、論理和回路５１のさらに他方の入力部、および論理和回路５２の他方の入力部がそれぞれ接続されており、比較器５０の出力部には、論理和回路５６のさらに他方の入力部、および論理和回路５４の他方の入力部がそれぞれ接続されている。
【０１０３】
また、論理和回路５３、および否定論理和回路５４の他方の入力部には、レジスタ１２（図１）に設定された制御信号ＤＡＥが入力されるように接続されている。そして、論理和回路５１〜５３の出力部、および否定論理和回路５４〜５６の出力部には、バッファ部３９におけるトランジスタＴｐ３〜Ｔｐ１、ならびにトランジスタＴｎ１〜Ｔｎ３のゲートにそれぞれ接続されている。
【０１０４】
この場合、レジスタ１２に設定された制御信号ＤＡＥがＬｏ信号の際には、図６に示すように、クロック出力バッファ１５（図３）と同様の動作となるが、制御信号ＤＡＥがＨｉ信号の際には、図７に示すように、出力レベルが基準電圧ｖｏｈｒｅｆ（およびｖｏｌｒｅｆ）で設定された電圧レベルで固定されることになる。
【０１０５】
制御信号ＤＡＥがＨｉ信号の場合、トランジスタＴｐ１，Ｔｎ１はＯＦＦとなり、トランジスタＴｐ２，Ｔｎ２（出力負荷が大きい場合にはトランジスタＴｐ３，Ｔｎ３もＯＮ）のみの動作となる。
【０１０６】
そして、出力レベルが基準電圧ｖｏｈｒｅｆ（またはｖｏｌｒｅｆ）になると、論理和回路５１がＬｏ信号からＨｉ信号に遷移し、トランジスタＴｐ２がＯＦＦとなり、出力レベルが固定される。
【０１０７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１０８】
本発明の出力バッファにおける駆動能力の調整技術は、半導体集積回路装置における消費電力の低減、およびノイズ低減技術に適している。
【図面の簡単な説明】
【０１０９】
【図１】本発明の一実施の形態による半導体集積回路装置ブロック図である。
【図２】図１の半導体装置に設けられたクロック出力レベル調整バッファ部のブロック図である。
【図３】図２のクロック出力レベル調整バッファ部における一例を示す回路図である。
【図４】図２のクロック出力レベル調整バッファ部における各部信号のタイミングチャートである。
【図５】本発明の他の実施の形態によるクロック出力レベル調整バッファ部に設けられたクロック出力バッファの回路図である。
【図６】図５のクロック出力バッファにおける通常出力の際の出力レベルの一例を示す説明図である。
【図７】図５のクロック出力バッファにおける出力レベルを固定した際の例を示す説明図である。
【符号の説明】
【０１１０】
１  半導体集積回路装置
２  ＣＰＵ
３  ＢＳＣ
４  割り込みコントローラ
５  タイマ
６  ＳＣＩ
７  ＲＡＭ
８  ＲＯＭ
９  入出力バッファ
１０  クロック入力バッファ
１１  クロック出力レベル調整バッファ部
１２  レジスタ（設定レジスタ）
１３  基準電圧発生回路（設定電圧発生部）
１４  基準電圧選択回路（設定電圧選択部）
１５  クロック出力バッファ（出力バッファ）
１６〜３４  トランジスタ
３５  コンデンサ
３６  トリミング回路
３７  分圧回路
３８  駆動能力制御部
３８ａ  駆動能力制御部
３９  バッファ部
３９ａ  ドライバ（第１のバッファ）
３９ｂ  ドライバ（第２のバッファ）
３９ｃ  ドライバ（第３のバッファ）
４０，４１  比較器
４２  論理和回路（バッファ制御部）
４３  論理和回路（遅延バッファ制御部）
４４  否定論理和回路（バッファ制御部）
４５  否定論理和回路（遅延バッファ制御部）
４６，４７  ディレイ回路
４８  インバータ
４９，５０  比較器
５１〜５３  論理和回路
５４〜５６  否定論理和回路
５７，５８  ディレイ回路
Ｔｐ１，Ｔｎ１  トランジスタ
Ｔｐ２，Ｔｎ２  トランジスタ
Ｔｐ３，Ｔｎ３  トランジスタ
ＣＬＫｏｕｔ  クロック出力端子
ＤＢ  データバス
ＡＢ  アドレスバス
ＯＳＣ  水晶発振子
Ｃ１，Ｃ２  コンデンサ
ＣＬＫ，／ＣＬＫ  クロック信号
ｖｏｈｓｅｌ，ｖｏｌｓｅｌ  選択信号
ｔｒｉｍ  トリムデータ
ｃｍｐｈ，ｃｍｐｌ  出力信号（検出信号）
ＶＲＥＦ  参照電圧
ｖｏｈｒｅｆ，ｖｏｌｒｅｆ  基準電圧（設定電圧）
ＤＡＥ  制御信号
ＶＣＣ，ＶＤＤ  電源電圧
ＶＳＳ  基準電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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