(57)【要約】【課題】  スイッチングノイズを抑えながら、動作周波数の向上と出力電圧レベルの維持の双方を達成する出力バッファ回路を提供すること。【解決手段】  相補的な導電型のトランジスタであり、入力電圧が所定の閾値電圧を超えることにより出力を開始するＣＭＯＳインバータ５と、ＣＭＯＳインバータ５に並列に接続される相補的な導電型のトランジスタであるＣＭＯＳインバータ６とを有し、ＣＭＯＳインバータ５の出力によって、当該出力バッファ回路の出力電圧が出力端子に接続される回路のオン又はオフを示す基準電圧に到達した後に、ＣＭＯＳインバータ６が出力を開始する。【選択図】  図１
2005333618.tif 000002
【特許請求の範囲】
【請求項１】
相補的な導電型のトランジスタを備え、入力電圧が所定の閾値電圧を超えることにより出力を開始する第１の出力バッファ部と、
前記第１の出力バッファ部に並列に接続され、相補的な導電型のトランジスタを備え、入力電圧が所定の閾値電圧を超えることにより出力を開始する第２の出力バッファ部とを有する出力バッファ回路であって、
前記第１の出力バッファ部の出力によって、前記出力バッファ回路の出力電圧がオン又はオフを示す基準電圧に到達した後に、前記第２の出力バッファ部が出力を開始する出力バッファ回路。
【請求項２】
前記第１の出力バッファ部の制御端子に電圧を印加する第１のプリドライバ部と、
前記第２の出力バッファ部の制御端子に電圧を印加する第２のプリドライバ部とを備え、
前記第１の出力バッファ部が出力を開始する時間と前記第２の出力バッファ部が出力を開始する時間の時間差は、前記第１のプリドライバ部と前記第２のプリドライバ部の駆動能力の差によって発生することを特徴とする、請求項１に記載の出力バッファ回路。
【請求項３】
前記第１のプリドライバ部の駆動能力は、前記第２のプリドライバ部の駆動能力より大きい、請求項２に記載の出力バッファ回路。
【請求項４】
前記第１の出力バッファ部のトランジスタは、予め定められた時間内に、前記出力バッファ回路の出力電圧を、前記第１の出力バッファ部の出力によって前記オン又はオフを示す基準電圧に到達させるために必要なサイズのトランジスタによって構成され、
前記第２の出力バッファ部のトランジスタは、前記出力バッファ回路の出力電圧を、前記第１の出力バッファ部の出力と前記第２の出力バッファ部の出力によって電源電圧又は接地電圧に到達させるために必要なサイズのトランジスタによって構成される請求項１乃至３のいずれかに記載の出力バッファ回路。
【請求項５】
前記第２の出力バッファは、前記第１の出力バッファよりも、大きな電流供給能力を持っていることを特徴とする請求項１乃至４記載の出力バッファ回路。
【請求項６】
前記第１のプリドライバ部は、第１の出力バッファ部を構成するＰ型トランジスタ及びＮ型トランジスタを個別に駆動する２つのインバータ回路を備え、
前記第２のプリドライバ部は、第２の出力バッファを構成するＰ型トランジスタ及びＮ型トランジスタを個別に駆動する２つのインバータ回路を備える、請求項２他は３のいずれかに記載の出力バッファ回路。
【請求項７】
前記第１の出力バッファ部及び前記第２の出力バッファ部がＣＭＯＳインバータである、請求項１乃至６のいずれかに記載の出力バッファ回路。
【請求項８】
第１のゲート容量を有する相補型トランジスタによって構成され出力端に接続された第１の出力バッファと、
前記第２のゲート容量より大きなゲート容量を有する相補型トランジスタによって構成され前記出力端に接続された第２の出力バッファと、
前記第１の出力バッファを第１の電流供給能力によって駆動する第１のプリドライバと、
前記第２の出力バッファを前記第１の電流供給能力よりも小さな第２の電流供給能力によって駆動する第２のプリドライバと、を備えることを特徴とする出力バッファ回路。
【請求項９】
前記第１のプリドライバによって駆動された第１の出力バッファによって前記出力端がオン又はオフを示す基準電圧になったときに、前記第２の出力バッファが前記出力端を駆動するよう前記第２のプリドライバの電流供給能力が設定されていることを特徴とする請求項８記載の出力バッファ回路。
【請求項１０】
前記第１のプリドライバ及び第２のプリドライバは、それぞれＣＭＯＳインバータによって構成されていることを特徴とする請求項８又は９のいずれかに記載の出力バッファ回路。
【請求項１１】
前記オン又はオフを示す基準電圧は、前記出力端が接続され駆動される回路によって設定されることを特徴とする請求項９記載の出力バッファ回路。
【請求項１２】
第１の電源ラインと出力端との間に接続された一導電型の第１のトランジスタ及び前記出力端と第２の電源ラインとの間に接続された第二導電型の第２のトランジスタを含む第１のメインバッファと、
前記第１の電源ラインと前記出力端との間に接続された前記一導電型の第３のトランジスタ及び前記出力端と前記第２の電源ラインとの間に接続された前記第二導電型の第４のトランジスタを含み前記第１のメインバッファよりも大きな電流駆動能力を有する第２のメインバッファと、
入力端子と前記第１、第２、第３及び第４のトランジスタの制御端子との間に接続され、前記入力端子に供給された入力信号に応答して前記第１のトランジスタ又は第２のトランジスタの一方を速やかに導通状態から非導通状態とし他方を緩やかに非導通状態から導通状態へ遷移させると共に、前記第３のトランジスタ又は第２のトランジスタに一方を速やかに導通状態から非導通状態とし他方を緩やかに非導通状態から導通状態へ遷移させるプリドライバであって、前記第１又は第２のトランジスタによって前記出力端が所定のレベルになった後に前記第３又は第４のトランジスタを導通させるプリドライバと、
を備えることを特徴とする出力バッファ。
【請求項１３】
前記プリドライバは、
前記第１の電源ラインと前記第１のトランジスタの制御端子との間に接続された第１のスイッチング素子と、
前記第１のトランジスタの制御端子と前記第２のトランジスタの制御端子との間に接続された第１の抵抗素子と、
前記第２のトランジスタの制御端子と前記第２の電源ラインとの間に接続された第２のスイッチング素子と、
前記第１の電源ラインと前記第３のトランジスタの制御端子との間に接続された第３のスイッチング素子と、
前記第３のトランジスタの制御端子と前記第４のトランジスタの制御端子との間に接続された第２の抵抗素子と、
前記第４のトランジスタの制御端子と前記第２の電源ラインとの間に接続された第４のスイッチング素子とを含み、
前記第２の抵抗素子は前記第１の抵抗素子よりも大きな抵抗値を有することを特徴とする請求項１２記載の出力バッファ。
【請求項１４】
前記第１の抵抗素子及び第２の抵抗素子は、トランスファゲートによって構成されていることを特徴とする請求項１３記載の出力バッファ。
【請求項１５】
前記第１、第２、第３及び第４のスイッチング素子は、それぞれ制御端子に入力信号を受けるトランジスタによって構成されていることを特徴とする請求項１３記載の出力バッファ。
【請求項１６】
前記第１及び第３のスイッチング素子は、前記一導電型のトランジスタによって構成され、前記第２及び第４のスイッチング素子は、前記第２導電型のトランジスタによって構成されていることを特徴とする請求項１３記載の出力バッファ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力バッファ回路に関し、特に半導体集積回路装置において外部負荷を駆動する出力バッファ回路に関するものである。
【０００２】
出力バッファ回路をＬＥＤのスイッチや大電流ポートとして使用する場合、あるいは外付けメモリ等との通信手段として利用する場合などには、出力バッファ回路に対して動作周波数の向上と、十分な出力電圧レベルの維持の双方が要求される。
【０００３】
出力バッファ回路を構成する出力バッファのサイズを小さくするとトランジスタの容量が小さくなり、動作を高速化して信号伝播遅延時間を小さくすることができる。しかしながら、駆動する外部負荷が大きい場合には、出力電圧を必要なレベルまでスイングすることができず、所要の出力電圧レベルを満足できなくなる。
【０００４】
逆に、トランジスタサイズを大きくすると、所要の出力電圧レベルは満足できても、それを急激にオンさせることによって、過渡電流によるスイッチングノイズの増大や出力波形に生じるリンギングの増大が発生してしまう。一方、緩やかにオンさせるとノイズは低減できるが、信号伝播遅延時間が大きくなって所要の動作周波数を満足できなくなる。
【０００５】
このような、動作周波数の向上と出力電圧レベルの維持という相反する条件に対応するための出力バッファ回路が、従来から提案されている。このうち、複数の出力バッファを並列に接続して構成した出力バッファ回路が特許文献１に開示されている。
【０００６】
特許文献１には、第１のＣＭＯＳインバータと第２のＣＭＯＳインバータの２つのＣＭＯＳインバータを有する出力バッファ回路の働きを、スピード面で必要な部分と出力電圧レベルのスペックに必要な部分とに分けて出力動作を行うことにより、第１のＣＭＯＳインバータのダウンサイズによって電源ノイズによる誤動作を抑制することができ、又出力バッファの駆動する負荷が小さいときは、出力バッファのダウンサイズにより、寄生容量が減ることから高速化につながる旨開示されている。また、第２のＣＭＯＳインバータの出力により、出力電圧レベルのスペックについても要求の値を達成することができる旨開示されている。さらにまた、第２のＣＭＯＳインバータの前段に遅延回路を設けることにより、第１のＣＭＯＳインバータが駆動を開始した後に、第２のＣＭＯＳインバータが駆動を開始する旨開示されている。
【０００７】
【特許文献１】特開平１０−７５１６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
特許文献１に開示された出力バッファ回路のように、２つのＣＭＯＳインバータの駆動タイミングに時間差を設けることは、スイッチングノイズの低減には効果がある。しかしながら、出力バッファ回路が駆動する外部負荷が大きい場合には、２つのＣＭＯＳインバータの駆動タイミングに時間差を設けて動作させるだけでは、信号伝播遅延時間の増加を抑えて所要の動作周波数を満足し、かつ外部負荷の駆動に十分な出力電圧レベル得るためには十分ではなく、以下に述べる課題がある。
【０００９】
２つのＣＭＯＳインバータを並列に接続し、２つのＣＭＯＳインバータの駆動タイミングに時間差を設けた出力バッファ回路の一例を図４に示す。
【００１０】
図４の出力バッファ回路４０では、入力端子ＩＮからの入力信号は、インバータ回路であるプリドライバ４１乃至４４に接続される。プリドライバ４１乃至４４の出力はそれぞれ、第１のＣＭＯＳインバータ４５を構成するＰチャネルＭＯＳトランジスタＰ４１及びＮチャネルＭＯＳトランジスタＮ４１、並びに第２のＣＭＯＳインバータ４６を構成するＰチャネルＭＯＳトランジスタＰ４２及びＮチャネルＭＯＳトランジスタＮ４２のゲートに接続される。また、ＰチャネルＭＯＳトランジスタＰ４１及びＰ４２のソースは電源端子ＶＤＤに接続され、ドレインは出力端子ＯＵＴに接続される。さらに、ＮチャネルＭＯＳトランジスタＮ４１及びＮ４２のソースは、接地端子ＶＳＳに接続され、ドレインは出力端子ＯＵＴに接続される。
また、小さなプリドライバ４１及び４２によって容量の小さい第１のＣＭＯＳインバータ４５を駆動して先に電流を流し、後で大きなプリドライバ３及び４によって容量の大きな第２のＣＭＯＳインバータ４６を駆動して大電流を流す構成である。
【００１１】
図５は、従来の出力バッファ回路４０の動作を示す出力波形のグラフである。図５（ａ）は、入力端子ＩＮへの入力信号が“Ｌ”（図５では０Ｖ）から“Ｈ”（図５では＋５Ｖ）に変化した際のプリドライバ４１及び４３の出力波形（トランジスタＰ４１及びＰ４２のゲート入力波形）、並びにトランジスタＰ４１及びＰ４２の出力を合成して得られる出力電圧波形を示している。図中のＬ１がプリドライバ４１の出力波形、Ｌ２がプリドライバ４３の出力波形、ＯＵＴがトランジスタＰ４１及びＰ４２の出力を合成して得られる出力波形である。また、Ｖｏｎは出力バッファ回路に接続される回路がオンとなる基準電圧を表し、ＶｔｈはＣＭＯＳインバータが４５及び４６が駆動を開始するために必要なゲート電圧の閾値電圧を表している。図５（ｂ）はこのときの、出力電流特性を示したグラフである。
【００１２】
図５に示されるとおり、出力波形ＯＵＴがＶｏｎレベルに到達する時間Ｔ１より前に、Ｌ２で示されるプリドライバ４３の出力電圧が第２のＣＭＯＳインバータ４６が出力を開始する閾値電圧Ｖｔｈ以下となっており、第１のＣＭＯＳインバータ４５と、第１のＣＭＯＳインバータ４５に遅れて駆動される第２のＣＭＯＳインバータ４６の双方の出力によって、出力波形ＯＵＴがＶｏｎレベルに達することになる。このとき、出力バッファ回路４０の立ち上がり動作時の電流変化は、図５（ｂ）に示すように、電流のピーク値及び電流変化率が低く抑えられたものとなり、スイッチングノイズの発生を低減することができる。
【００１３】
しかしながら、２つのＣＭＯＳインバータの駆動タイミングに時間差を設けた従来の出力バッファ回路において、信号伝播遅延時間を低減するために、プリドライバのサイズを大きくすると出力電圧波形に生じるリンギングが大きくなり、使用が困難になってしまう。従来の出力バッファ回路４０において、信号伝播遅延時間を低減するためにプリドライバ４３及び４４のサイズを大きくした場合の出力波形は、図６の破線に示す形になる。図のように出力電圧波形に生じるリンギングが大きくなってしまう。
【００１４】
以上に述べたように、２つのＣＭＯＳインバータの駆動タイミングに時間差を設けた従来の出力バッファ回路では、信号伝播遅延時間を小さくするためにプリドライバを大きくすると、出力信号に生じるノイズが大きくなるため、信号伝播遅延時間を低減による動作周波数の向上が困難であるという課題がある。
【００１５】
本発明は、上述の課題を解決するためになされたものであり、スイッチングノイズ、出力電圧波形のリンギングを抑えながら、動作周波数の向上と出力電圧レベルの維持の双方を達成する出力バッファ回路を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明にかかる出力バッファ回路は、相補的な導電型のトランジスタを備え、入力電圧が所定の閾値電圧を超えることにより出力を開始する第１の出力バッファ部と、前記第１の出力バッファ部に並列に接続され、相補的な導電型のトランジスタを備え、入力電圧が所定の閾値電圧を超えることにより出力を開始する第２の出力バッファ部とを有する出力バッファ回路であって、前記第１の出力バッファ部の出力によって、前記出力バッファ回路の出力電圧がオン又はオフを示す基準電圧に到達した後に、前記第２の出力バッファ部が出力を開始するものである。このような構成により、前記第１の出力バッファ部の出力によって出力波形を速やかに立ち上げ又は立ち下げて動作周波数を向上するとともに、前記第２の出力バッファ部の出力によって、十分な出力電圧レベルを得ることができ、さらにスイッチングノイズ、出力波形のリンギングを抑えることができる。
【００１７】
また、上述の出力バッファ回路は、前記第１の出力バッファ部の制御端子に電圧を印加する第１のプリドライバ部と、前記第２の出力バッファ部の制御端子に電圧を印加する第２のプリドライバ部とを備え、前記第１の出力バッファ部が出力を開始する時間と前記第２の出力バッファ部が出力を開始する時間の時間差は、前記第１のプリドライバ部と前記第２のプリドライバ部の駆動能力の差によって発生することが望ましい。このような構成により、遅延回路を新たに追加することなく複数の出力バッファ部の駆動開始時間の差を生じさせることができるため、半導体デバイス面積の拡大を生じさせずに済む。
【００１８】
さらに、前記第１のプリドライバ部の駆動能力は、前記第２のプリドライバ部の駆動能力より大きくするとよい。このような構成により、第１の出力バッファ部の出力立ち上がり又は立下りを高速化し、第２の出力バッファ部の出力立ち上がり又は立下りを低速にすることができるため、スイッチングノイズ、出力波形のリンギングをさらに抑えながら、出力波形をさらに速やかに立ち上げ又は立ち下げることができる。
【００１９】
他方、本発明にかかる別の出力バッファ回路は、相補的な導電型のトランジスタを備え、入力電圧が所定の閾値電圧を超えることにより出力を開始する第１の出力バッファ部と、前記第１の出力バッファ部に並列に接続され、相補的な導電型のトランジスタを備え、入力電圧が所定の閾値電圧を超えることにより出力を開始する第２の出力バッファ部と、前記第１の出力バッファ部の制御端子に電圧を印加する第１のプリドライバ部と、前記第２の出力バッファ部の制御端子に電圧を印加する第２のプリドライバ部とを有する出力バッファ回路であって、前記第１のプリドライバ部の駆動能力は、前記第２のプリドライバ部の駆動能力より大きく、前記第１の出力バッファ部が出力を開始した後に、前記第２の出力バッファ部が出力を開始するものである。このような構成によっても、大きな駆動能力を有する第１のプリドライバ部によって第１の出力バッファ部の出力を速やかに立ち上げ又は立ち下げるとともに、第２の出力バッファ部の出力は、緩やかに立ち上げ又は立ち下げることができるため、バッファスイッチングノイズ、出力波形のリンギングを抑えながら、動作周波数を向上することができる。
【００２０】
また、前記第１の出力バッファ部の出力によって、前記出力バッファ回路の出力電圧がオン又はオフを示す基準電圧に到達した後に、前記第２の出力バッファ部が出力を開始する、請求項４に記載の出力バッファ回路。このような構成により、さらに、スイッチングノイズ、出力波形のリンギングを抑えることができる。
【００２１】
さらにまた、前記第１の出力バッファ部のサイズは、予め定められた時間内に、前記出力バッファ回路の出力電圧を、前記第１の出力バッファ部の出力によってオン又はオフを示す基準電圧に到達させるために必要なサイズであり、前記第２の出力バッファ部のサイズは、前記出力バッファ回路の出力電圧を、前記第１の出力バッファ部の出力と前記第２の出力バッファ部の出力によって電源電圧又は接地電圧に到達させるために必要なサイズを有するよう構成することが望ましい。
このような構成により、第１の出力バッファ部の出力によって動作周波数を確保するとともに、第２の出力バッファ部の出力によって、必要な出力電圧レベルも確保することができる。
【００２２】
また、さらに、前記第１のプリドライバ部は、第１の出力バッファ部を構成するＰ型トランジスタ及びＮ型トランジスタを個別に駆動する２つのインバータ回路を備え、前記第２のプリドライバ部は、第２の出力バッファを構成するＰ型トランジスタ及びＮ型トランジスタを個別に駆動する２つのインバータ回路を備えるよう構成するとよい。このような構成により、プリドライバの出力オンオフを個別に設定することでき、入力信号変化時あるいは入力端子が中間電位となった時に出力バッファを流れる貫通電流を低減し、貫通電流に起因するスイッチングノイズの発生を低減できるため、スイッチングノイズをさらに低減しながら、動作周波数を向上することができる。
【００２３】
なお、上述の出力バッファ回路における前記第１の出力バッファ部及び前記第２の出力バッファ部は、ＣＭＯＳインバータによって構成するとよい。
【００２４】
本発明にかかる別の出力バッファは、第１のゲート容量を有する相補型トランジスタによって構成され出力端に接続された第１の出力バッファと、前記第２のゲート容量より大きなゲート容量を有する相補型トランジスタによって構成され前記出力端に接続された第２の出力バッファと、前記第１の出力バッファを第１の電流供給能力によって駆動する第１のプリドライバと、前記第２の出力バッファを前記第１の電流供給能力よりも小さな第２の電流供給能力によって駆動する第２のプリドライバと、を備えることを特徴とする。
【００２５】
このような構成によって、小さなゲート容量の第１の出力バッファは所定の電圧まで高速に駆動され、大きなゲート容量の第２の出力バッファは予め設定された時間だけ遅れて駆動され電流のピーク値及び電流変化率が低く抑えられたものとなり、スイッチングノイズの発生を低減することができる。
【００２６】
さらに、本発明にかかる出力バッファは、第１の電源ラインと出力端との間に接続された一導電型の第１のトランジスタ及び前記出力端と第２の電源ラインとの間に接続された第二導電型の第２のトランジスタを含む第１のメインバッファと、前記第１の電源ラインと前記出力端との間に接続された前記一導電型の第３のトランジスタ及び前記出力端と前記第２の電源ラインとの間に接続された前記第二導電型の第４のトランジスタを含み前記第１のメインバッファよりも大きな電流駆動能力を有する第２のメインバッファと、入力端子と前記第１、第２、第３及び第４のトランジスタの制御端子との間に接続され、前記入力端子に供給された入力信号に応答して前記第１のトランジスタ又は第２のトランジスタの一方を速やかに導通状態から非導通状態とし他方を緩やかに非導通状態から導通状態へ遷移させると共に、前記第３のトランジスタ又は第２のトランジスタに一方を速やかに導通状態から非導通状態とし他方を緩やかに非導通状態から導通状態へ遷移させるプリドライバであって、前記第１又は第２のトランジスタによって前記出力端が所定のレベルになった後に前記第３又は第４のトランジスタを導通させるプリドライバと、を備えることを特徴とする出力バッファ。
【００２７】
このような構成によって、電流のピーク値及び電流変化率が低く抑えられたものとなり、スイッチングノイズの発生を低減することができる。
【発明の効果】
【００２８】
本発明により、スイッチングノイズを抑えながら、動作周波数の向上と出力電圧レベルの維持の双方を達成する出力バッファ回路を提供することができる。
【発明を実施するための最良の形態】
【００２９】
発明の実施の形態１．
図１に本発明の実施の形態にかかる出力バッファ回路１０の構成図を示す。入力端子ＩＮからの入力信号は、インバータ回路であるプリドライバ１乃至４に接続される。プリドライバ１乃至４の出力はそれぞれ、第１のＣＭＯＳインバータ５（第１のメインバッファ）を構成するＰチャネルＭＯＳトランジスタＰ１及びＮチャネルＭＯＳトランジスタＮ１、第２のＣＭＯＳインバータ６（第２のメインバッファ）を構成するＰチャネルＭＯＳトランジスタＰ２及びＮチャネルＭＯＳトランジスタＮ２のゲートに接続される。なお、図１にインバータの大きさで示したようにプリドライバ１、２は、プリドライバ３、４よりも大きな電流駆動能力を有するものとする。また、ＰチャネルＭＯＳトランジスタＰ１及びＰ２のソースは電源端子ＶＤＤに接続され、ドレインは出力端子ＯＵＴに接続される。さらに、ＮチャネルＭＯＳトランジスタＮ１及びＮ２のソースは、接地端子ＶＳＳに接続され、ドレインは出力端子ＯＵＴに接続される。
【００３０】
駆動する外部負荷が極端に小さい場合を除いて、トランジスタＰ１及びＮ１のサイズは、トランジスタＰ２及びＮ２のサイズに比べて小さいものである。具体的には、トランジスタＰ１及びＮ１のサイズは、出力バッファ回路の出力電圧を、予め定められた時間内に、出力端子に接続される回路のオン又はオフを示す基準電圧（以下、「オン又はオフを示す基準電圧」とする）に到達させるために必要な最小限のサイズであればよい。例えば、オン又はオフを示す基準電圧は、出力端子に接続される回路のＣＭＯＳトランジスタにおけるＰｃｈＭＯＳトランジスタ又はＮｃｈＭＯＳトランジスタがＯＮする閾値電圧である。他方、トランジスタＰ２及びＮ２は、トランジスタＰ１及びＮ１による寄与を除いて所要の出力電圧レベルを満足するために十分大きなサイズであればよい。
【００３１】
また、プリドライバ１及び２は、トランジスタＰ１及びＮ１の出力の立ち上がり及び立下りが、予め定められた時間内に、出力バッファ回路の出力電圧をオン又はオフを示す基準電圧になるように、Ｐ１及びＮ１を個別に駆動するものである。一方、プリドライバ３及び４は、トランジスタＰ２及びＮ２を個別に駆動するものである。ここで、トランジスタＰ２及びＮ２は、所要の出力電圧レベルを満足するための出力バッファであり、トランジスタＰ１又はＮ１が動作して出力バッファ回路の出力電圧が”Ｈ“または”Ｌ“に落ち着いた後に出力を開始するものであって、動作周波数や出力信号の信号伝播遅延時間に影響しないものである。すなわち、トランジスタＰ２及びＮ２は、一度基準電圧を超えた出力端子の電圧が出力端子に接続された回路等の動作によって基準電圧以下に落ちてしまうことを防止するために設けられている。したがって、プリドライバ１及び２に遅れて動作させる必要があるため、プリドライバ３及び４は、トランジスタＰ２及びＮ２のゲートを緩やかに駆動（充放電）するサイズの小さいものが望ましい。
【００３２】
本実施の形態にかかる出力バッファ回路１０と従来の出力バッファ回路４０との差分は以下の通りである。まず、ＣＭＯＳインバータ５をオン又はオフを示す基準電圧に到達させるために必要なサイズにまで大きくし、残りの容量をＣＭＯＳインバータ６に割り当てたことから、ＣＭＯＳインバータ５サイズがＣＭＯＳインバータ４５に比べて大きく、ＣＭＯＳインバータ６サイズがＣＭＯＳインバータ４６に比べて小さくなっている。また、プリドライバ１、２は、予め定められた時間内に、出力バッファ回路の出力電圧をオン又はオフを示す基準電圧になるようＣＭＯＳインバータ５駆動するために、プリドライバ４１より駆動能力の大きいものとしている。さらに、プリドライバ３，４は、ＣＭＯＳインバータ６を低速で起動すればよいため、プリドライバ４２より駆動能力の小さいものとしている。すなわち、プリドライバ１、２は、ＣＭＯＳインバータ５のゲート容量を高速に充放電するため大きな電流駆動能力を有し、プリドライバ３、４はＣＭＯＳインバータ６のゲート容量を緩やかに充放電するため、プリドライバ１，２よりも小さな電流駆動能力を有している。なお、ＣＭＯＳインバータ５は、ＣＭＯＳインバータ６よりも電流駆動能力が小さいため、ゲート容量も小さいものとする。また、プリドライバ１、２は、インバータを複数並列にして電流供給能力を大きく設定し、プリドライバ３，４は、インバータの並列個数をプリドライバ１、２に比べ少なくすることや、トランジスタのゲート長Ｌを大きくすることによって電流供給能力を小さく設定することができる。
【００３３】
次に、図２を用いて、本実施の形態にかかる出力バッファ回路１０の動作を説明する。
図２（ａ）は、入力端子ＩＮへの入力信号が“Ｌ”（図２では０Ｖ）から“Ｈ”（図２では＋５Ｖ）に変化した場合のプリドライバ１及び３の出力電圧波形（トランジスタＰ１及びＰ２のゲート入力波形）、並びにトランジスタＰ１及びＰ２の出力を合成して得られる出力波形を示している。図中のＬ１がプリドライバ１の出力波形、Ｌ２がプリドライバ３の出力波形、ＯＵＴがトランジスタＰ１及びＰ２の出力を合成して得られる出力波形である。また、Ｖｏｎは出力バッファ回路の出力電圧がオンとなる基準電圧を表し、ＶｔｈはＣＭＯＳインバータが４５及び４６が駆動を開始するために必要なゲート電圧の閾値電圧を表している。
【００３４】
入力端子ＩＮの入力信号が“Ｌ”から“Ｈ”に変化すると、インバータ回路であるプリドライバ１及び３の出力は、“Ｈ”から“Ｌ”に変化する。このとき、Ｌ１で示される第１のプリドライバ１の出力波形は、図５（ａ）に示した従来のプリドライバ４１の波形と比較して急峻に変化しているのに対し、Ｌ２で示される第２のプリドライバ３の出力波形は従来のプリドライバ４３の波形に比べて緩やかな変化となっている。
【００３５】
図２（ａ）に示すように、まず第１のＣＭＯＳインバータ５が駆動を開始し、第１のＣＭＯＳインバータ５の出力によって、時間Ｔ１に出力波形ＯＵＴがＶｏｎレベルに到達する。出力波形ＯＵＴがＶｏｎレベルに到達する時間Ｔ１は、図５（ａ）で示した従来のものに比べて早くなっている。一方、Ｔ１の時点では、Ｌ２によって示される第２のＣＭＯＳインバータ６のゲートに印加される電圧は、第２のＣＭＯＳインバータ６が駆動を開始する閾値電圧Ｖｔｈまで低下していない。つまり、第１のＣＭＯＳインバータ５の出力によって、出力電圧がＶｏｎレベルまで到達したＴ１の時点では、第２のＣＭＯＳインバータ６は、出力を開始しておらず、時刻Ｔ１を経過した後に出力を開始することになる。時刻Ｔ１の経過後に出力を開始した第２のＣＭＯＳインバータ６の出力によって、出力バッファ回路１０の出力電圧はＶＤＤレベルまで到達する。第１のＣＭＯＳインバータ５によって、出力バッファ回路１０の出力電圧は、オン又はオフを示す基準電圧に達して動作周波数が決定しているため、その後に出力を開始する第２のＣＭＯＳインバータ６は、動作周波数の決定に寄与せず、スイッチングノイズや出力電圧波形のリンギングを発生させないよう低速で駆動させることができる。
【００３６】
これによって、図５（ａ）を用いて先に説明した従来の出力波形と比べ、出力バッファの出力波形が立ち上がるまでの信号伝播遅延時間が小さくなり、さらに従来の出力波形において立ち上がり時に生じていたリンギングが改善される。図３は、従来例との比較のために、図４に示した従来の出力バッファ回路４０の出力波形と本実施の形態にかかる出力バッファ回路１０の出力波形を合わせて記載したグラフである。
【００３７】
また、図２（ｂ）は、図２（ａ）の出力バッファ回路１０の動作時における出力信号の電流特性を示すグラフである。同図から分かるように、本実施の形態における出力信号の電流のピーク値及び電流変化率は、図５（ｂ）に示した従来のものと同程度であるため、本実施の形態にかかる出力バッファ回路で信号伝播遅延時間が低減されても、スイッチングノイズの増大は発生しないことがわかる。
【００３８】
図６は、図４に示した従来の出力バッファ回路４０において、信号伝播遅延時間を本実施の形態の出力バッファ回路１０と同程度に小さくするためにプリドライバ４3及び４4のサイズを大きくした場合の出力波形と、本実施の形態にかかる出力バッファ回路１０の出力波形を比較したグラフである。実線で示した波形が本実施の形態の出力バッファ回路１０の出力波形であり、破線で示した波形が従来例の出力波形である。図のように、従来の従来の出力バッファ回路４０の出力波形では、立ち上がり時のリンギングが大きくなってしまうのに対し、本発明の実施の形態にかかる出力バッファ回路１０ではリンギングを生じることなく、信号伝播遅延時間の低減を達成可能であることが分かる。
【００３９】
なお、本実施例においては、プリバッファ１及び２はＣＭＯＳインバータ５のＰｃｈＭＯＳトランジスタＰ１及びＮｃｈＭＯＳトランジスタＮ１が同時にＯＮ状態とならないようお互いにタイミングをずらしてＰｃｈとＮｃｈＭＯＳトランジスタとで別々の構成とすることが望ましく（同一のプリバッファで駆動するとＰｃｈ及びＮｃｈＭＯＳトランジスタが同時にＯＮする期間が生じてしまうため）、同様の理由からプリバッファ３及び４も別々の構成とすることが望ましい。
【００４０】
発明の実施の形態２．
上記の実施の形態では、ＣＭＯＳインバータ５及び２のトランジスタＰ１、Ｎ１、Ｐ２、Ｎ２をそれぞれ駆動するプリドライバ１乃至４を備えたものについて説明したが、下記では、他の実施の形態について説明する。
【００４１】
本実施の形態では、ＣＭＯＳインバータ５及びＣＭＯＳインバータ６の構成は同一のため、説明を省略し、構成の異なるプリドライバ８１及び８２について図８を用いて詳述する。
【００４２】
プリドライバ８１は、電源端子ＶＤＤと接地端子との間に直列に接続されたＰｃｈＭＯＳトランジスタＰ８１、抵抗素子Ｒ８１及びＮｃｈＭＯＳトランジスタＮ８１とから構成されている。ＰｃｈＭＯＳトランジスタＰ８１及びＮｃｈＭＯＳトランジスタＮ８２のゲートはバッファ８３を介して入力信号が入力される入力端に接続されている。ＰｃｈＭＯＳトランジスタＰ８１と抵抗素子Ｒ８１との節点はＣＭＯＳインバータ５のＰｃｈＭＯＳトランジスタＰ１のゲートに接続され、ＮｃｈトランジスタＮ８１と抵抗素子Ｒ８１との節点はＣＭＯＳインバータ５のＮｃｈＭＯＳトランジスタＮ１のゲートに接続されている。
同様に、プリドライバ８２は、電源端子ＶＤＤと接地端子との間に直列に接続されたＰｃｈＭＯＳトランジスタＰ８２、抵抗素子Ｒ８２及びＮｃｈＭＯＳトランジスタＮ８２とから構成されている。ＰｃｈＭＯＳトランジスタＰ８２及びＮｃｈＭＯＳトランジスタＮ８２のゲートはバッファを介して入力信号が入力される入力端に接続されている。ＰｃｈＭＯＳトランジスタＰ８２と抵抗素子Ｒ８２との節点はＣＭＯＳインバータ６のＰｃｈＭＯＳトランジスタＰのゲートに接続され、ＮｃｈトランジスタＮ８２と抵抗素子Ｒ８２との節点はＣＭＯＳインバータ６のＮｃｈＭＯＳトランジスタＮ２のゲートに接続されている。
【００４３】
ここで、抵抗素子Ｒ８２の抵抗値は抵抗素子Ｒ８１よりも高く設定され、抵抗素子Ｒ８２によって電流供給能力（充放電能力）が制御されているものとし、本実施例では抵抗素子としてゲート長が太いＣＭＯＳトランジスタ対によって形成されたトランスファゲートを用いる。なお、トランスファゲートの活性・非活性化Ｅｎａｂｌｅ信号によって行われる。以下、動作について説明する。
【００４４】
入力端の入力信号が”Ｌｏｗ”であるとき、プリドライバ８１のＰｃｈＭＯＳトランジスタＰ８１はＯＮ、ＮｃｈＭＯＳトランジスタＮ８１はＯＦＦとなっているため、ＣＭＯＳインバータ５のＰｃｈＭＯＳトランジスタＰ１のゲートは”Ｈｉｇｈ”、ＮｃｈＭＯＳトランジスタＮ１のゲートは”Ｌｏｗ”となり出力端子ＯＵＴに”Ｈｉｇｈ”を出力し、同様にプリドライバ８２のＰｃｈＭＯＳトランジスタＰ８２はＯＮ、ＮｃｈＭＯＳトランジスタＮ８２はＯＦＦとなっているため、ＣＭＯＳインバータ６のＰｃｈＭＯＳトランジスタＰ２のゲートは”Ｈｉｇｈ”、ＮｃｈＭＯＳトランジスタＮ２のゲートは”Ｌｏｗ”となり出力端子ＯＵＴに”Ｈｉｇｈ”を出力している。
【００４５】
この状態から入力信号が”Ｈｉｇｈ”に変化すると、プリドライバ８１のＰｃｈＭＯＳトランジスタＰ８１はＯＦＦとなり、ＮｃｈＭＯＳトランジスタＮ８１はＯＮ状態となる。その結果、ＣＭＯＳインバータ５のＮｃｈＭＯＳトランジスタＮ１のゲートはＮｃｈＭＯＳトランジスタＮ８１を介して接地端子Ｖｓｓと接続されるため、ＮｃｈＭＯＳトランジスタＮ１は速やかにＯＦＦとなるが、ＰｃｈＭＯＳトランジスタＰ１のゲートは抵抗素子Ｒ８１及びＮｃｈＭＯＳトランジスタＮ８１を介して接地端子Ｖｓｓと接続されるため”Ｈｉｇｈ”の状態から抵抗素子Ｒ８１によって絞り込まれた電流供給能力によって電荷が引き抜かれて”Ｌｏｗ”となり、ＣＭＯＳインバータ５の出力が”Ｈｉｇｈ”となる。同様にして、プリドライバ８２のプリドライバ８１のＰｃｈＭＯＳトランジスタＰ８２はＯＦＦとなり、ＮｃｈＭＯＳトランジスタＮ８２はＯＮ状態となる。その結果、ＣＭＯＳインバータ６のＮｃｈＭＯＳトランジスタＮ２のゲートはＮｃｈＭＯＳトランジスタＮ８２を介して接地端子Ｖｓｓと接続されるため、ＮｃｈＭＯＳトランジスタＮ２は速やかにＯＦＦとなるが、ＰｃｈＭＯＳトランジスタＰ２のゲートは抵抗素子Ｒ８２及びＮｃｈＭＯＳトランジスタＮ８２を介して接地端子Ｖｓｓと接続されるため”Ｈｉｇｈ”の状態から抵抗素子Ｒ８２によって絞り込まれた電流供給能力によって電荷が引き抜かれるためＰｃｈＭＯＳトランジスタＰ１から電流供給能力に応じて遅れて”Ｌｏｗ”となり、ＣＭＯＳインバータ６の出力が”Ｈｉｇｈ”となる。
【００４６】
このように、抵抗素子Ｒ８１とＲ８２の抵抗値を制御することによって、ＣＭＯＳインバータ５及びＣＭＯＳインバータ６を構成するＰｃｈトランジスタ及びＮｃｈトランジスタが同時にＯＮ状態となることを容易に防止することができると共に、抵抗値の制御によってＣＭＯＳインバータ５のＰｃｈＭＯＳトランジスタまたはＮｃｈＭＯＳトランジスタがＯＮするタイミングと、ＣＭＯＳインバータ６のＰｃｈＭＯＳトランジスタ又はＮｃｈＭＯＳトランジスタがＯＮするタイミングを出力端子ＯＵＴに接続される回路のオン又はオフの基準電圧に併せて実施の形態１と同様に合わせ込むことも容易になる。すなわち、プリドライバ８１によって、出力バッファ回路１０の出力電圧は、オン又はオフを示す基準電圧に達して動作周波数が決定しているため、その後に出力を開始するプリドライバ８２は、動作周波数の決定に寄与せず、スイッチングノイズや出力電圧波形のリンギングを発生させないよう低速で駆動させることができる。
【００４７】
前述した実施の形態では、第１の出力バッファ部と第２の出力バッファ部がそれぞれ１つのＣＭＯＳインバータ５又は６によって構成される場合について説明したが、駆動する外部負荷の大きさに応じて、複数のＣＭＯＳインバータを直列に接続した構成としてもよい。一例として、第１の出力バッファ部を、ＣＭＯＳインバータ３つの直列接続とし、第２の出力バッファ部を、ＣＭＯＳインバータ５つの直列接続とした本発明にかかる出力バッファ回路を、図７に示す。
【００４８】
また、前述した実施の形態では、出力が”Ｌｏｗ”から”Ｈｉｇｈ”に変化するものについて説明をしたが、出力が”Ｈｉｇｈ”から”Ｌｏｗ”に変化する場合にも対応している。
【００４９】
なお、上述したＣＭＯＳインバータ５のサイズは、要求される動作遅延時間内に、ＣＭＯＳインバータ５の出力によって、出力バッファ回路１０の出力電圧をオン又はオフを示す基準電圧に到達させるために必要な範囲内で、なるべく小さくすることが望ましい。それによって、出力電圧の立ち上げ又は立ち下げの時間を短くすることができ、さらなる動作周波数の向上に対応できるためである。
【００５０】
また、前述した実施の形態では、出力バッファの並列数が２の場合について説明したが、並列数を３以上とし、並列された出力バッファを別個のプリドライバで駆動するよう構成してもよい。
【図面の簡単な説明】
【００５１】
【図１】本発明にかかる出力バッファ回路の構成図である。
【図２】本発明にかかる出力バッファ回路の出力波形を示すグラフである。
【図３】本発明にかかる出力バッファ回路と従来との比較グラフである。
【図４】従来の出力バッファ回路の構成図である。
【図５】従来の出力バッファ回路の出力波形を示すグラフである。
【図６】従来の出力バッファ回路の出力波形を示すグラフである。
【図７】本発明にかかる出力バッファ回路の一例を示す構成図である。
【図８】本発明にかかる出力バッファ回路の別の構成図である。
【符号の説明】
【００５２】
１、２、３、４  プリドライバ
５、６  ＣＭＯＳインバータ
Ｐ１、Ｐ２、Ｐ８１、Ｐ８２  ＰチャネルＭＯＳトランジスタ
Ｎ１、Ｎ２、Ｎ８１、Ｎ８２  ＮチャネルＭＯＳトランジスタ
【図１】
2005333618.tif 000003
【図２】
2005333618.tif 000004
【図３】
2005333618.tif 000005
【図４】
2005333618.tif 000006
【図５】
2005333618.tif 000007
【図６】
2005333618.tif 000008
【図７】
2005333618.tif 000009
【図８】
2005333618.tif 000010