(57)【要約】【課題】光近接効果によるパターン形状の変動を抑制し、光近接効果補正の演算処理量を少なくすることができ、また、製造上の目ずれやゲート寸法の変動によるトランジスタ特性の変動を抑制することができる半導体記憶装置、特に、ＳＲＡＭのメモリセル構造の提供。【解決手段】拡散層４やポリシリコン５と金属配線６とを相互に接続するコンタクト７をメモリセル１を一定の間隔で区画するグリッド８の交点９上に配置し、かつ、コンタクト７が配置されない交点９にもダミーコンタクト７ａを設けることにより、全てのコンタクト７の間隔を一定に保ち光近接効果による影響を均一にしてパターン形状の変化を抑制すると共に光近接効果補正の演算処理量を削減する。また、トランジスタ近傍の拡散層４やポリシリコン５を直線的に形成して屈曲部を無くしてゲート形状の均一化を図りトランジスタ特性の変動を抑制する。【選択図】図１
2005333084.tif 000002
【特許請求の範囲】
【請求項１】
所定の単位領域に形成される複数のコンタクトが、前記単位領域を一定の間隔で区画する格子の交点上に配置されていることを特徴とする半導体装置。
【請求項２】
メモリセル領域に複数の素子が形成されてなる半導体記憶装置において、
前記素子の電極又は端子の各々と、その上層に形成される配線とを接続するための複数のコンタクトが、前記メモリセル領域を一定の間隔で区画する格子の交点上に配置されていることを特徴とする半導体記憶装置。
【請求項３】
メモリセル領域に、少なくとも、２つの駆動用トランジスタと、２つの負荷用トランジスタと、２つ又は４つの転送用トランジスタとが形成されてなるＣＭＯＳ型スタティックメモリを備える半導体記憶装置において、
前記トランジスタのゲート、ソース及びドレインの各々と、その上層に形成される配線とを接続するための複数のコンタクトが、前記メモリセル領域を一定の間隔で区画する格子の交点上に配置されていることを特徴とする半導体記憶装置。
【請求項４】
メモリセル領域に、少なくとも、
第１の導電型の第１のトランジスタ及び第２の導電型の第１のトランジスタとからなる第１のインバータと、
前記第１の導電型の第２のトランジスタと前記第２の導電型の第２のトランジスタとからなる第２のインバータと、
前記第１のインバータの出力端子にソースが接続され、第１のデータ線にドレインが接続され、ワード線にゲートが接続された前記第１の導電型の第３のトランジスタと、
前記第２のインバータの出力端子にソースが接続され、第２のデータ線にドレインが接続され、前記ワード線にゲートが接続された前記第１の導電型の第４のトランジスタとが形成されてなるＣＭＯＳ型の１ポートスタティックメモリを備える半導体記憶装置において、
前記第１の導電型の前記第１乃至第４のトランジスタ及び前記第２の導電型の前記第１及び第２のトランジスタのゲート、ソース及びドレインの各々と、その上層に形成される配線とを接続するための複数のコンタクトが、前記メモリセル領域を一定の間隔で区画する格子の交点上に配置されていることを特徴とする半導体記憶装置。
【請求項５】
メモリセル領域に、少なくとも、
第１の導電型の第１のトランジスタ及び第２の導電型の第１のトランジスタとからなる第１のインバータと、
前記第１の導電型の第２のトランジスタと前記第２の導電型の第２のトランジスタとからなる第２のインバータと、
前記第１のインバータの出力端子に各々のソースが接続され、第１のデータ線又は第２のデータ線に各々のドレインが接続され、ワード線にゲートが接続された前記第１の導電型の第３及び第４のトランジスタと、
前記第２のインバータの出力端子に各々のソースが接続され、第３のデータ線又は第４のデータ線に各々のドレインが接続され、前記ワード線にゲートが接続された前記第１の導電型の第５及び第６のトランジスタとが形成されてなるＣＭＯＳ型の２ポートスタティックメモリを備える半導体記憶装置において、
前記第１の導電型の前記第１乃至第６のトランジスタ及び前記第２の導電型の前記第１及び第２のトランジスタのゲート、ソース及びドレインの各々と、その上層に形成される配線とを接続するための複数のコンタクトが、前記メモリセル領域を一定の間隔で区画する格子の交点上に配置されていることを特徴とする半導体記憶装置。
【請求項６】
前記メモリセル領域内の全ての前記交点に、前記コンタクトが配置されていることを特徴とする請求項２乃至５のいずれか一に記載の半導体記憶装置。
【請求項７】
前記コンタクトが配置されていない前記交点に、前記コンタクトと同形状のダミーコンタクトが形成され、前記メモリセル領域内の全ての前記交点に、前記コンタクト又は前記ダミーコンタクトが配置されていることを特徴とする請求項２乃至５のいずれか一に記載の半導体記憶装置。
【請求項８】
トランジスタを構成する各々の拡散層は、基板の法線方向から見て、その長手が前記格子の一方向を向いて並ぶ矩形パターンで構成されていることを特徴とする請求項３乃至７のいずれか一に記載の半導体記憶装置。
【請求項９】
前記トランジスタのゲートを構成する各々の導電材は、基板の法線方向から見て、少なくとも前記トランジスタ近傍領域において、その長手が前記拡散層に略直交する矩形パターンで構成されていることを特徴とする請求項８記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、ＳＲＡＭ（Static Random Access Memory）のメモリセル構造に関する。
【背景技術】
【０００２】
半導体記憶装置に用いられるＳＲＡＭのメモリセルの基本的な構造として、４個のＭＯＳトランジスタ（２個の駆動用ＭＯＳトランジスタ及び２個の転送用ＭＯＳトランジスタ）と２個の高抵抗素子とで構成される高抵抗負荷型と、６個のＭＯＳトランジスタ（２個の駆動用ＭＯＳトランジスタと２個の負荷用ＭＯＳトランジスタと２個の転送用ＭＯＳトランジスタ）で構成されるＣＭＯＳ型とが知られており、特に、ＣＭＯＳ型のＳＲＡＭは、データ保持時のリーク電流が非常に小さく信頼性が高いことから、論理ＩＣに混載される半導体記憶装置などとして広く用いられている。
【０００３】
このＣＭＯＳ型のＳＲＡＭを回路図で示すと、図４に示すようになり、Ｐチャネル型ＭＯＳトランジスタＰ１とＮチャネル型ＭＯＳトランジスタＮ１とで第１のインバータが構成され、Ｐチャネル型ＭＯＳトランジスタＰ２とＮチャネル型ＭＯＳトランジスタＮ２とで第２のインバータが構成されている。また、第１のインバータの入力端子と第２のインバータの出力端子とは転送用のＮチャネル型ＭＯＳトランジスタＮ３を介してデータ線ＤＬ１に接続され、第１のインバータの出力端子と第２のインバータの入力端子とは転送用のＮチャネル型ＭＯＳトランジスタＮ４を介してデータ線ＤＬ２に接続され、更に転送用のＮチャネル型ＭＯＳトランジスタＮ３とＮ４のゲートはワード線ＷＬに接続されている。
【０００４】
このような回路構成のＳＲＡＭを半導体基板上に実現する場合、様々なレイアウトが考えられる。例えば、下記特許文献１（特開平１０−１７８１１０号公報）には、図５に示すように、中央のＮウェル領域２に第１のインバータを構成する第１のＰチャネル型ＭＯＳトランジスタＰ１と第２のインバータを構成する第２のＰチャネル型ＭＯＳトランジスタＰ２とが配置され、Ｎウェル領域２両側のＰウェル領域３に、第１のインバータを構成する第１のＮチャネル型ＭＯＳトランジスタＮ１及び転送用の第３のＮチャネル型ＭＯＳトランジスタＮ３と、第２のインバータを構成する第２のＮチャネル型ＭＯＳトランジスタＮ２及び転送用の第４のＮチャネル型ＭＯＳトランジスタＮ４とが各々配置されたメモリセル構造が開示されている。
【０００５】
また、下記特許文献２（特開２００２−３７３９４６号公報）には、図６に示すように、Ｎ型のアクセスＭＯＳトランジスタ（転送用ＭＯＳトランジスタ）Ｑ１、Ｑ２と、Ｎ型のドライバＭＯＳトランジスタ（駆動用ＭＯＳトランジスタ）Ｑ３、Ｑ４と、Ｐ型のロードＭＯＳトランジスタ（負荷用ＭＯＳトランジスタ）Ｑ５、Ｑ６とを有する２つのメモリセル１と、その間に設けられたウェル電位を固定するためのウェルコンタクトセル１ａとを備え、ウェルコンタクトセル１ａを２つのメモリセル１で共有する構造において、メモリセル１の面積とウェルコンタクトセル１ａの面積とを等しくなるようにした構造が開示されている。
【０００６】
また、下記特許文献３（特開２００１−１０２４６４号公報）には、図７に示すように、第１の垂直軸に沿って半導体層に設けられた第１のＮチャネル型ＭＯＳトランジスタＮ１及び第２のＮチャネル型ＭＯＳトランジスタＮ２に対応する第１の垂直メサと、第１の垂直軸に平行な第２の垂直軸に沿って半導体層に設けられた第１のＰチャネル型ＭＯＳトランジスタＰ１に対応する第２の垂直メサと、第２の垂直軸に平行な第３の垂直軸に沿って半導体層に設けられた第２のＰチャネル型ＭＯＳトランジスタＰ２に対応する第３の垂直メサと、第３の垂直軸に平行な第４の垂直軸に沿って半導体層に設けられた第３のＮチャネル型ＭＯＳトランジスタＮ３及び第４のＮチャネル型ＭＯＳトランジスタＮ４に対応する第４の垂直メサとを有するＳＲＡＭメモリセルにおいて、垂直メタルチャネルを追加して、この垂直メタルチャネルを１本以上のグローバルデータ線を追加するために使用する構成が開示されている。
【０００７】
【特許文献１】特開平１０−１７８１１０号公報（第５−７頁、第１図）
【特許文献２】特開２００２−３７３９４６号公報（第５−８頁、第１図）
【特許文献３】特開２００１−１０２４６４号公報（第５−８頁、第３図）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ＳＲＡＭではメモリセル１の面積縮小による価格の低減と特性の安定化を図るために、メモリセル１内の各ＭＯＳトランジスタを構成する拡散層やゲート電極となるポリシリコン、Ａｌなどの金属配線、及びこれらを接続するためのコンタクトなどを対称性を維持しつつ効率的にレイアウトすることが重要であり、上記特許文献１〜３に記載された図５乃至図７のＳＲＡＭでも対称的な配置が実現されているが、半導体記憶装置の微細化が進み、メモリセルを構成する拡散層やポリシリコン、金属配線、コンタクトの寸法や間隔がリソグラフィーに用いる光の波長に近くなると、ＳＲＡＭの価格を低減するためにはメモリセルの面積縮小だけでは不十分であり、光近接効果による影響を考慮する必要がある。
【０００９】
この光近接効果について具体的に説明すると、例えば、ポジ型フォトレジストにコンタクトを形成するためのコンタクト孔を開口する場合、コンタクト孔を解像するための光は一定の広がりを持っており、コンタクトの間隔が光の波長に近い距離まで小さくなると、相隣り合うコンタクトを開口するための光が重なり、コンタクトの開口に必要な強度を有する範囲は広くなる。その結果、他のコンタクトとの間隔が狭いコンタクト（群集するコンタクト）と孤立して存在するコンタクトとでは開口径に差が生じてしまい、群集するコンタクトに合わせて露光条件を設定すると孤立するコンタクトの開口径が小さくなって接続不良が生じ、孤立するコンタクトに合わせて露光条件を設定すると群集するコンタクトの開口径が大きくなってコンタクト間でショートが発生し、いずれの場合も歩留まりを低下させる要因となる。
【００１０】
この問題を図５に示す特許文献１の構造で考えると、例えば、Ｐウェル領域３のＮチャネル型ＭＯＳトランジスタＮ１、Ｎ２のドレインに接続されるコンタクト７は隣り合うコンタクト７の間隔が狭いのに対して、Ｎウェル領域２のＰチャネル型ＭＯＳトランジスタＰ１、Ｐ２のゲートに接続されるコンタクト７は隣り合うコンタクト７の間隔が広いため、これらのコンタクト７の開口径に差が生じて接続不良やショートが発生してしまう。また、図６に示す特許文献２の構造で考えると、例えば、Ｐウェル領域３の拡散層４に形成されるコンタクト７は隣り合うコンタクト７の間隔が狭いのに対して、メモリセル１のＮウェル領域２のＰ型のロードＭＯＳトランジスタＱ５、Ｑ６のソースに接続されるコンタクト７は隣り合うコンタクト７の間隔が広いため、やはりコンタクト１の開口径に差が生じて接続不良やショートが発生してしまう。
【００１１】
このようなコンタクト７の間隔の相違によるコンタクト孔の開口径の変化を抑制するために、従来より光近接効果補正が行なわれているが、９０ｎｍ世代以降のプロセスでは全てのコンタクトに対して理想的な光近接効果補正を行うとその演算処理量が膨大になって電子線露光の処理時間が長くなってしまい、光近接効果補正による処理が現実的ではなくなってしまう。
【００１２】
また、ＡｒＦステッパに代表されるように単一方向にスキャンする露光方法を採用した場合、スキャン方向に対して平行方向の図形と垂直方向の図形とでは寸法精度にずれ（太り、細り）が生じやすく、また、直角に折れ曲がった屈曲部の物理形状は、厳密には直角にならず丸みを帯びた弧状になってしまう。そして、例えば、トランジスタ近傍の拡散層に直角に折れ曲がった屈曲部があると、拡散層４の領域が変化してゲート幅が広くなったり狭くなったりし、また、トランジスタ近傍のポリシリコン５に直角に折れ曲がった屈曲部があると、ゲート長が長くなったり短くなったりし、これらにより拡散層４上のトランジスタ部のゲート寸法が不均一になり、リーク電流などのトランジスタの特性が変動してしまう。
【００１３】
この問題を図７に示す特許文献３の構造で考えると、例えば、Ｎチャネル型ＭＯＳトランジスタＮ１及びＮ４の近傍に拡散層４が直角に折れ曲がった屈曲部があるため、この屈曲部がポリシリコン５に近くなると、拡散層４が丸みを帯びることによりゲート寸法（ゲート幅）が変化して所望のトランジスタ特性を得ることができなくなってしまう。
【００１４】
更に、微細なパターンが密集して配置されるようになると位置合わせの精度を高めなければならないが、従来のメモリセル構造では、特にコンタクト７の配置が不均一であるために位置合わせの精度を上げることが難しく、その結果、製造上の目ずれによってトランジスタ特性が大きく変動してしまい、安定した製造が困難になるという問題もある。
【００１５】
このような問題はＣＭＯＳ型のＳＲＡＭに限らず、高抵抗負荷型ＳＲＡＭや他の種類の半導体記憶装置、更には複数のトランジスタなどの素子が近接して配置される単位領域を含む半導体装置全般に同様に生じ、これらの問題を解決することができるレイアウト構造の提案が望まれている。
【００１６】
本発明は、上記問題点に鑑みてなされたものであって、その第１の目的は、光近接効果によるパターン形状の変動を抑制し、光近接効果補正の演算処理量を少なくすることができ、また、製造上の目ずれによるトランジスタ特性の変動を抑制することができる半導体記憶装置の構造、特に、ＳＲＡＭのメモリセル構造を提供することにある。
【００１７】
また、本発明の第２の目的は、ゲート寸法の変動を抑制し、トランジスタの特性の均一性を高めることができる半導体記憶装置の構造、特に、ＳＲＡＭのメモリセル構造を提供することにある。
【課題を解決するための手段】
【００１８】
上記目的を達成するため、本発明の半導体装置は、所定の単位領域に形成される複数のコンタクトが、前記単位領域を一定の間隔で区画する格子の交点上に配置されているものである。
【００１９】
また、本発明の半導体記憶装置は、メモリセル領域に複数の素子が形成されてなる半導体記憶装置において、前記素子の電極又は端子の各々と、その上層に形成される配線とを接続するための複数のコンタクトが、前記メモリセル領域を一定の間隔で区画する格子の交点上に配置されているものである。
【００２０】
また、本発明の半導体記憶装置は、メモリセル領域に、少なくとも、２つの駆動用トランジスタと、２つの負荷用トランジスタと、２つ又は４つの転送用トランジスタとが形成されてなるＣＭＯＳ型スタティックメモリを備える半導体記憶装置において、前記トランジスタのゲート、ソース及びドレインの各々と、その上層に形成される配線とを接続するための複数のコンタクトが、前記メモリセル領域を一定の間隔で区画する格子の交点上に配置されているものである。
【００２１】
また、本発明の半導体記憶装置は、メモリセル領域に、少なくとも、第１の導電型の第１のトランジスタ及び第２の導電型の第１のトランジスタとからなる第１のインバータと、前記第１の導電型の第２のトランジスタと前記第２の導電型の第２のトランジスタとからなる第２のインバータと、前記第１のインバータの出力端子にソースが接続され、第１のデータ線にドレインが接続され、ワード線にゲートが接続された前記第１の導電型の第３のトランジスタと、前記第２のインバータの出力端子にソースが接続され、第２のデータ線にドレインが接続され、前記ワード線にゲートが接続された前記第１の導電型の第４のトランジスタとが形成されてなるＣＭＯＳ型の１ポートスタティックメモリを備える半導体記憶装置において、前記第１の導電型の前記第１乃至第４のトランジスタ及び前記第２の導電型の前記第１及び第２のトランジスタのゲート、ソース及びドレインの各々と、その上層に形成される配線とを接続するための複数のコンタクトが、前記メモリセル領域を一定の間隔で区画する格子の交点上に配置されているものである。
【００２２】
また、本発明の半導体記憶装置は、メモリセル領域に、少なくとも、第１の導電型の第１のトランジスタ及び第２の導電型の第１のトランジスタとからなる第１のインバータと、前記第１の導電型の第２のトランジスタと前記第２の導電型の第２のトランジスタとからなる第２のインバータと、前記第１のインバータの出力端子に各々のソースが接続され、第１のデータ線又は第２のデータ線に各々のドレインが接続され、ワード線にゲートが接続された前記第１の導電型の第３及び第４のトランジスタと、前記第２のインバータの出力端子に各々のソースが接続され、第３のデータ線又は第４のデータ線に各々のドレインが接続され、前記ワード線にゲートが接続された前記第１の導電型の第５及び第６のトランジスタとが形成されてなるＣＭＯＳ型の２ポートスタティックメモリを備える半導体記憶装置において、前記第１の導電型の前記第１乃至第６のトランジスタと前記第２の導電型の前記第１及び第２のトランジスタのゲート、ソース及びドレインの各々と、その上層に形成される配線とを接続するための複数のコンタクトが、前記メモリセル領域を一定の間隔で区画する格子の交点上に配置されているものである。
【００２３】
本発明においては、前記メモリセル領域内の全ての前記交点に、前記コンタクトが配置されている構成、又は、前記コンタクトが配置されていない前記交点に、前記コンタクトと同形状のダミーコンタクトが形成され、前記メモリセル領域内の全ての前記交点に、前記コンタクト又は前記ダミーコンタクトが配置されている構成とすることができる。
【００２４】
また、本発明においては、トランジスタを構成する各々の拡散層は、基板の法線方向から見て、その長手が前記格子の一方向を向いて並ぶ矩形パターンで構成することができる。
【００２５】
また、本発明においては、前記トランジスタのゲートを構成する導電材は、基板の法線方向から見て、少なくとも前記トランジスタ近傍領域において、その長手が前記拡散層に略直交する矩形パターンで構成することもできる。
【００２６】
このように、メモリセル領域に設けるコンタクトを格子の交点上に整列して配置し、かつ、コンタクトが形成されない交点にはダミーコンタクトを配置することにより、コンタクトの間隔を一定に保つことができ、これにより、光近接効果に起因するコンタクトの消失や隣り合うコンタクトのショートを抑制して歩留まりを向上させることができると共に、光近接効果補正の演算処理量を減らし、電子線露光の処理時間を短縮して製造工数の低減を図ることができる。また、コンタクトを格子の交点上に整列して配列することにより目ずれの影響をメモリセル領域内で一定にすることができるため、トランジスタ特性の均一性を高めることができる。更に、トランジスタ近傍の拡散層やポリシリコンを直線的に形成して屈曲部を形成しないことにより、ゲート寸法の変動を抑制してトランジスタの特性の均一性を高めることができる。そして、これらの効果により、目ずれに強いレイアウト構成を実現することができる。
【発明の効果】
【００２７】
本発明の半導体記憶装置によれば、下記記載の効果を奏する。
【００２８】
本発明の第１の効果は、光近接効果による歩留まりの低下や光近接効果補正に伴う製造工数の増加を抑制することができるということである。
【００２９】
その理由は、メモリセル内のＭＯＳトランジスタを構成する拡散層やポリシリコンと、その上層に形成する金属配線とを相互に接続するためのコンタクトを、メモリセルを一定の間隔で区画するグリッドの交点上に整列して配置し、かつ、コンタクトが形成されない交点にはコンタクトと略同一形状のダミーコンタクトを配置することにより、コンタクトの間隔を一定に保つことができ、これにより細りによる孤立コンタクトの消失や太りによる群集コンタクトのショートなどを抑制することができるからである。また、コンタクトの間隔が一定になるために、光近接効果補正のための演算処理量を少なくすることができ、これにより電子線露光の処理時間を短くすることができるからである。
【００３０】
また、本発明の第２の効果は、トランジスタの特性の均一性を高めることができるということである。
【００３１】
その理由は、コンタクトをグリッドの交点上に整列して配置することにより、露光時のマスクずれなどによって像全体がシフトした場合でも、全てのコンタクトで同様にシフトするため、特定のトランジスタの特性が目ずれに起因して大きく変動することがないからである。また、コンタクトをグリッドの交点上に整列して配置することにより、拡散層やポリシリコンの形状が単純化され、少なくともトランジスタ近傍における拡散層やポリシリコンを直線的に形成して屈曲部を無くすことができるため、単一方向にスキャンする露光法を用いる場合でも、ゲート寸法の変動を抑制することができるからである。
【００３２】
そして、これらの効果により、目ずれに強いレイアウト構成を実現することができ、特性ばらつきの少ない半導体記憶装置を安定して製造することが可能になる。
【発明を実施するための最良の形態】
【００３３】
従来技術で示したように、ＳＲＡＭのメモリセル構造に関して様々な提案がなされているが、従来のメモリセル構造では、コンタクトの配置については十分な考慮がなされていないため、微細化に伴ってコンタクト間の距離が露光の光の波長に近くなると、光近接効果によりパターン形状が変化し、孤立コンタクトが消失したり、群集コンタクトがショートするなどの問題が生じていた。また、トランジスタを構成する拡散層やポリシリコンなどの形状についても十分な考慮がなされていないため、トランジスタ近傍における拡散層やポリシリコンに屈曲部があると、特に、ＡｒＦステッパなどの単一方向にスキャンする露光法では屈曲部が丸みを帯びてしまい、その結果、ゲート寸法が不安定になってトランジスタの特性が変動するという問題が生じていた。更に、従来のメモリセル構造では、位置合わせが容易になるようにパターンがレイアウトなされていないため、目ずれが生じやすくなり、同様に、トランジスタの特性が変動するという問題も生じていた。
【００３４】
このような問題は、メモリセルの面積をできるだけ小さくすることを主眼にしてパターンが配置されていることに起因している。そこで、本願発明者は、高い歩留まりで均一性に優れたトランジスタを製造することを主眼にして考察した結果、コンタクトの配置に規則性を持たせることにより上記問題が解決できることを見出した。すなわち、拡散層やポリシリコンと、その上層に形成される金属配線とを相互に接続するコンタクトを、メモリセルを一定の間隔で区画するグリッドの交点上に配置し、かつ、コンタクトが形成されない交点にもダミーコンタクト（トランジスタの動作上、必須ではないコンタクト）を設けるという基本概念に基づいてメモリセルを構成することにより、全てのコンタクトの間隔を一定に保ち、光近接効果による影響を均一にしてパターン形状の変化を抑制すると共に光近接効果補正の演算処理量を削減し、また、コンタクトを規則正しく配置することにより目ずれを防止し、トランジスタ特性の変動を抑制している。また、コンタクトをグリッドの交点上に配置することにより、拡散層やポリシリコンの形状を単純化し、トランジスタ近傍における拡散層やポリシリコンを直線的に形成して屈曲部を無くすことにより、ゲート形状の均一化を図りトランジスタ特性の変動を抑制している。以下、その具体的な構造について図面を参照して説明する。
【実施例１】
【００３５】
まず、本発明の第１の実施例に係るＳＲＡＭのメモリセル構造ついて、図１及び図２を参照して説明する。図１は、第１の実施例に係る１ポートＳＲＡＭのメモリセル構造を示すレイアウト図であり、図２は、本実施例に係る１ポートＳＲＡＭの他のメモリセル構造を示すレイアウト図である。
【００３６】
図１及び図４の回路図に示すように、本実施例の１ポートＳＲＡＭのメモリセル１は、Ｐチャネル型ＭＯＳトランジスタＰ１、Ｐ２が形成されるＮウェル領域２と、Ｎチャネル型ＭＯＳトランジスタＮ１及びＮ３と、Ｎチャネル型ＭＯＳトランジスタＮ２及びＮ４とが形成されるＰウェル領域３とで構成され、Ｎチャネル型ＭＯＳトランジスタＮ１とＰチャネル型ＭＯＳトランジスタＰ１とで第１のインバータが形成され、Ｎチャネル型ＭＯＳトランジスタＮ２とＰチャネル型ＭＯＳトランジスタＰ２とで第２のインバータが形成され、Ｎチャネル型ＭＯＳトランジスタＮ３のソースは第１のインバータの出力端子に、ドレインは第１のデータ線ＤＬ１に、ゲートはワード線ＷＬに接続され、Ｎチャネル型ＭＯＳトランジスタＮ４のソースは第２のインバータの出力端子に、ドレインは第２のデータ線ＤＬ２に、ゲートはワード線ＷＬに接続されている。そして、このメモリセル１が繰り返し配置されてＳＲＡＭが形成される。
【００３７】
また、各々のウェル領域２、３には、半導体基板に形成された拡散層４と、ポリシリコン５などの導電材と、それらの上層に形成されるＡｌ配線などの金属配線６とがＮウェル領域２の中心に対して点対称となるように形成されている。
【００３８】
また、拡散層４又はポリシリコン５と金属配線６とを接続する接続プラグ（以下、コンタクト７と称する。）は、メモリセル１を縦横に一定の間隔の区画する格子（グリッド８）の交点９上に整列して配置されている。ここで、図１の左上及び右下のグリッド８の交点９にはトランジスタの動作上、コンタクトは必要ないが、この交点９にコンタクトを形成しないと、その周囲に配置されるコンタクト７にとっては部分的にコンタクトの間隔が広くなり、光近接効果の影響に差が生じてしまう。そこで、本実施例では、トランジスタの配置によってコンタクト７が必要ない交点９が生じた場合でも、その交点９にダミーコンタクト７ａを設けて、全てのコンタクト７又はダミーコンタクト７ａで光近接効果の影響が同等になるようにしている。
【００３９】
なお、本実施例におけるグリッド８の間隔はメモリセル構造やコンタクト７の寸法、所要数などに応じて適宜設定することができるが、グリッド８の間隔が狭くなると光近接効果の影響が大きくなることからコンタクト７のサイズの略１０倍以内、好ましくは略３〜４倍に設定される。例えば、コンタクト７のサイズが０．２２μｍ×０．２２μｍの場合はグリッド８の間隔は略０．７〜０．８μｍ、コンタクト７のサイズが０．１６μｍ×０．１６μｍの場合はグリッド８の間隔は略０．５〜０．６μｍ程度とすることができる。また、図ではコンタクト７の中心とグリッド８の交点９とがほぼ一致するように配置しているが、多少のずれは許容することができ、少なくともコンタクト７の一部がグリッド８の交点９に重なっていればよい。
【００４０】
また、コンタクト７をグリッド８の交点９に整列して配置しているため、拡散層４やポリシリコン５を単純なパターンで構成することができる。例えば、図１の構造では、拡散層４はその長手がＮウェル領域２とＰウェル領域３との境界線に略平行な長方形のみで構成することができ、また、ポリシリコン５は少なくともトランジスタの近傍において屈曲部のない直線的な図形で構成することができる。
【００４１】
上記構造のメモリセル１を製造する方法の一例について以下に説明する。まず、Ｐ型シリコン基板に素子分離絶縁膜を形成した後、素子分離絶縁膜で区画された領域にＮ型不純物やＰ型不純物などを注入し、押し込み熱処理などを行って、各々のメモリセル１にＮウェル領域２とＰウェル領域３とを形成する。次に、Ｎウェル領域２及びＰウェル領域３内に、熱酸化法などによりゲート絶縁膜を形成し、その上に、Ｎ型の不純物が導入されたポリシリコン５やポリシリコン膜とタングステンシリサイド膜の積層膜など（以下、ポリシリコンとして説明する。）からなるゲート電極やワード線などを形成する。ここで、本実施例では、ポリシリコン５は少なくともトランジスタの近傍において屈曲部のない直線的な図形で構成されているため、ＡｒＦステッパなどの単一方向にスキャンする露光法を用いた場合であってもゲート長が長くなったり短くなったりすることがなく、トランジスタ特性の変動を抑制することができる。
【００４２】
次に、ポリシリコン５をマスクとしてＮ型不純物やＰ型不純物などを注入してソース・ドレイン領域となる拡散層４を形成して、Ｎウェル領域２にＰ型ＭＯＳトランジスタＰ１、Ｐ２、Ｐウェル領域３にＮ型ＭＯＳトランジスタＮ１〜Ｎ４を各々形成する。ここでも、本実施例では、拡散層４はその長手がＮウェル領域２とＰウェル領域３との境界線に略平行な長方形のみで形成されるため、上記単一方向にスキャンする露光法を用いた場合であっても不純物分布が不均一になってゲート幅が広くなったり狭くなったりすることがなく、同様にトランジスタ特性の変動を抑制することができる。
【００４３】
次に、各トランジスタ上に層間絶縁膜を形成し、拡散層４やポリシリコン５とその上層に形成する金属配線６とを接続するコンタクト７を形成するためのコンタクト孔を開口する。ここで、従来のメモリセル構造では、コンタクト孔が等間隔で配置されていなかったため、コンタクト孔の間隔が広い部分と狭い部分とが生じ、光近接効果により、間隔が広い部分ではコンタクト孔が小さく、間隔が狭い部分ではコンタクト孔が広くなるという問題があったが、本実施例では、コンタクト孔は全てグリッド８の交点９に配置され、かつ、コンタクト７が配置されない交点９が存在する場合にはその交点９にもダミーコンタクト７ａが配置されるため、全てのコンタクト孔の光近接効果を同等にすることができ、開口径が均一なコンタクト孔を開口することができる。その後、コンタクト孔にタングステンや銅などの金属を埋設し、グリッド８の全ての交点９にコンタクト７又はダミーコンタクト７ａを形成する。
【００４４】
次に、各トランジスタのゲート、ソース・ドレインを相互に接続したり、データ線やワード線と接続するためにＡｌなどの金属からなる金属配線６を形成する。なお、この金属配線６はコンタクト７と別に形成してもよいし、コンタクト孔が開口された基板全面にＣｕなどの金属を堆積した後、ＣＭＰ法やエッチバック法などによってコンタクト孔に金属を埋設すると同時に金属配線６を形成してもよい。
【００４５】
ここで、図１では、Ｎウェル領域２の両側にＰウェル領域３を設けてメモリセル１を構成したが、コンタクト７がグリッド８の交点９上に配置される限りにおいて、ウェル領域２、３の配置や各々のウェル領域２、３におけるトランジスタの配置、拡散層４やポリシリコン５、金属配線６のパターン形状などは任意に設定することができ、例えば、図２に示すようなメモリセル構造にすることもできる。
【００４６】
図２に示す１ポートＳＲＡＭのメモリセル１は、Ｎチャネル型ＭＯＳトランジスタＮ１〜Ｎ４が形成されるＰウェル領域３の両側に、Ｐチャネル型ＭＯＳトランジスタＰ１が形成されるＮウェル領域２と、Ｐチャネル型ＭＯＳトランジスタＰ２が形成されるＮウェル領域２とが配置され、図１と同様に、Ｎチャネル型ＭＯＳトランジスタＮ１とＰチャネル型ＭＯＳトランジスタＰ１とで第１のインバータが形成され、Ｎチャネル型ＭＯＳトランジスタＮ２とＰチャネル型ＭＯＳトランジスタＰ２とで第２のインバータが形成され、Ｎチャネル型ＭＯＳトランジスタＮ３のソースは第１のインバータの出力端子に、ドレインは第１のデータ線ＤＬ１に、ゲートはワード線ＷＬに接続され、第２のインバータの出力端子にソースが接続され、Ｎチャネル型ＭＯＳトランジスタＮ４のソースは第２のインバータの出力端子に、ドレインは第２のデータ線ＤＬ２に、ゲートはワード線ＷＬに接続されている。
【００４７】
また、各々のウェル領域に形成された拡散層４やポリシリコン５、金属配線６はＰウェル領域３の中心に対して点対称に形成され、拡散層４又はポリシリコン５と金属配線６とを接続するコンタクト７又はダミーコンタクト７ａは、メモリセル１を縦横に一定の間隔の区画するグリッド８の交点９上に整列して配置されている。なお、図２の左側のＮウェル領域２の上部、右側のＮウェル領域２の下部、Ｐウェル領域３の右上及び左下にはコンタクト７が配置されていないが、図の上下方向にメモリセル１を繰り返し配置すればこれらの部分にもコンタクト７が配置されることになる。また、拡散層４はその長手がＮウェル領域２とＰウェル領域３との境界線に略平行な長方形のみで構成され、ポリシリコン５は少なくともトランジスタの近傍において屈曲部のない直線的な図形で構成され、このようなメモリセル構造でも図１のメモリセル構造と同様の効果を得ることができる。
【００４８】
このように、拡散層４又はポリシリコン５と金属配線６とを接続するコンタクト７をグリッド８の交点９に整列して配置し、かつ、動作上、コンタクト７が不要な部分にもダミーコンタクト７ａを設置することにより、コンタクト７の間隔を略一定に保つことができ、光近接効果による物理図形の太り、細り、丸まりなどの影響を抑制することができると共に、光近接効果補正の演算処理量を少なくして電子線露光の処理時間を短縮することができる。また、拡散層４やポリシリコン５のパターン形状を単純化し、少なくともトランジスタ近傍に屈曲部が形成されないようにすることにより、ＡｒＦステッパなどの単一方向にスキャンする露光法を用いた場合であってもゲート寸法の変動を抑制し、トランジスタ特性の均一性を高めることができる。更に、コンタクト７や各層のパターン形状の規則性を高めることにより、目ずれの影響をメモリセル１内で一定にすることができるため、トランジスタ特性の均一性を高めることができ、また、設計に際してもマージンの設定が容易になり、製造時においても位置合わせの調整が容易になる。そして、これらの効果により、目ずれに強いレイアウト構成を実現し、特性の優れたＳＲＡＭを安定して製造することが可能となる。
【実施例２】
【００４９】
次に、本発明の第２の実施例に係るＳＲＡＭのレイアウト構造ついて、図３を参照して説明する。図３は、第２の実施例に係る２ポートＳＲＡＭのメモリセル構造を示すレイアウト図である。
【００５０】
前記した第１の実施例では、ＳＲＡＭの基本的な構造として１ポートＳＲＡＭを記載したが、近年、コンピュータの高速化を実現する手段の一つとしてマルチプロセッサ技術が導入されており、マルチプロセッサ技術に対応するために、複数のＣＰＵが１つのメモリ領域を共有できるようにする必要があり、ＳＲＡＭにおいても、１つのメモリセルに対して２つのポートからアクセスできる２ポートＳＲＡＭが提案されている。そこで、本実施例では、この２ポートＳＲＡＭに本発明のメモリセル構造を適用している。
【００５１】
具体的には、図２に示すように、本実施例の２ポートＳＲＡＭのメモリセル１は、Ｐチャネル型ＭＯＳトランジスタＰ１、Ｐ２が形成されたＮウェル領域２と、Ｎチャネル型ＭＯＳトランジスタＮ１、Ｎ３Ａ及びＮ３Ｂと、Ｎチャネル型ＭＯＳトランジスタＮ２、Ｎ４Ａ及びＮ４Ｂとが形成されたＰウェル領域３とで構成され、Ｎチャネル型ＭＯＳトランジスタＮ１とＰチャネル型ＭＯＳトランジスタＰ１とで第１のインバータが形成され、Ｎチャネル型ＭＯＳトランジスタＮ２とＰチャネル型ＭＯＳトランジスタＰ２とで第２のインバータが形成され、Ｎチャネル型ＭＯＳトランジスタＮ３Ａ及びＮ３Ｂのソースは第１のインバータの出力端子に、ドレインは第１及び第２のデータ線に、ゲートはワード線に接続され、Ｎチャネル型ＭＯＳトランジスタＮ４Ａ及びＮ４Ｂのソースは第２のインバータの出力端子に、ドレインは第３及び第４のデータ線に、ゲートはワード線に接続され、このメモリセル１が繰り返し配置されてＳＲＡＭが形成される。
【００５２】
また、第１の実施例と同様に、各々のウェル領域に形成された拡散層４やポリシリコン５、金属配線６はＮウェル領域３の中心に対して点対称に形成され、拡散層４又はポリシリコン５と金属配線６とを接続するコンタクト７は、メモリセル１を縦横に一定の間隔の区画するグリッド８の交点９上に整列して配置されている。なお、ウェル領域２、３の配置や各々のウェル領域２、３におけるトランジスタの配置、拡散層４やポリシリコン５、金属配線６のパターン形状などは任意であり、図３の構成ではダミーコンタクト７ａは形成されていないが、コンタクト７が形成されない交点９が存在する場合にはこの交点９にダミーコンタクト７ａを配置することができる。また、拡散層４はその長手がＮウェル領域２とＰウェル領域３との境界線に略平行な長方形のみで構成され、ポリシリコン５は少なくともトランジスタの近傍において屈曲部のない直線的な図形で構成される。このようなメモリセル構造によっても、図１及び図２に示す第１の実施例と同様の効果を得ることができる。
【００５３】
なお、上記各実施例では、１ポートＣＭＯＳ型ＳＲＡＭ及び２ポートＣＭＯＳ型ＳＲＡＭの一例を記載したが、本発明は上記実施例に限定されるものではなく、高負荷型ＳＲＡＭやコンタクト７が近接して配置される単位領域を含む任意の半導体記憶装置や半導体装置に適用することができるのは明らかである。
【図面の簡単な説明】
【００５４】
【図１】本発明の第１の実施例に係る１ポートＳＲＡＭのメモリセル構造を示すレイアウト図である。
【図２】本発明の第１の実施例に係る１ポートＳＲＡＭの他のメモリセル構造を示すレイアウト図である。
【図３】本発明の第２の実施例に係る２ポートＳＲＡＭのメモリセル構造を示すレイアウト図である。
【図４】１ポートＳＲＡＭのメモリセルの構成を示す回路図である。
【図５】従来のＳＲＡＭのメモリセルの構成を示すレイアウト図である。
【図６】従来のＳＲＡＭのメモリセルの構成を示すレイアウト図である。
【図７】従来のＳＲＡＭのメモリセルの構成を示すレイアウト図である。
【符号の説明】
【００５５】
１  メモリセル
１ａ  ウェルコンタクトセル
２  Ｎウェル領域
３  Ｐウェル領域
４  拡散層
５  ポリシリコン
６  金属配線
７  コンタクト
７ａ  ダミーコンタクト
８  グリッド
９  交点
Ｎ１〜Ｎ４  Ｎチャネル型ＭＯＳトランジスタ
Ｐ１〜Ｐ２  Ｐチャネル型ＭＯＳトランジスタ
【図１】
2005333084.tif 000003
【図２】
2005333084.tif 000004
【図３】
2005333084.tif 000005
【図４】
2005333084.tif 000006
【図５】
2005333084.tif 000007
【図６】
2005333084.tif 000008
【図７】
2005333084.tif 000009