(57)【要約】【課題】  強誘電体または高誘電体を容量絶縁膜とした容量素子を有する半導体記憶装置において、隣接容量素子間の相互作用を極めて小さく抑え、誤動作を防ぐ。【解決手段】  シリコン基板１０１上にソース、ドレインおよびゲートからなるトランジスタを形成した後、層間絶縁膜１０４、ソースまたはドレインに接続されるコンタクトプラグ１０５を形成し、その上に下部電極バリア膜１０６、下部電極１０７を形成する。次に、下部電極をスペーサ絶縁膜１０８で覆った後、スペーサ絶縁膜に開口を形成することにより下部電極の有効領域１１１だけを露出させる。次に、容量絶縁膜１０９、上部電極用金属膜を形成し、マスクを用いて上部電極用金属膜および容量絶縁膜をエッチングすることにより上部電極１１０を形成するとともに容量絶縁膜１０９の不要部分を除去して容量素子を形成する。【選択図】  図４
2005086010.tif 000002
【特許請求の範囲】
【請求項１】
対向する第１と第２の電極間に強誘電体または高誘電体からなる容量絶縁膜を挟んだ容量素子が複数並んで配置され、隣接する前記容量素子の最も接近する部分で、前記隣接する両容量素子の一方の前記容量素子の前記第１の電極と他方の前記容量素子の有効領域での前記第２の電極との間の電極間距離が、前記容量素子の有効領域での前記容量絶縁膜の膜厚より大きくなるように構成されていることを特徴とする半導体記憶装置。
【請求項２】
前記電極間距離を大きくするために、前記第１および第２の電極の一方あるいは両方の電極が、前記容量素子の有効領域より外側で隣接する側の部分において、前記容量素子の有効領域での容量絶縁膜との界面の延長線上から遠ざかるように形成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記電極間距離を大きくするために、前記第１および第２の電極の両方の電極が、前記容量素子間の分離領域の少なくとも一部分において設けられていないことを特徴とする半導体記憶装置。
【請求項４】
前記第１および第２の電極が下部電極と上部電極とからなり、前記上部電極は前記容量素子間で連続して形成され、前記下部電極は前記容量素子ごとに形成されていることを特徴とする請求項１から３のいずれかに記載の半導体記憶装置。
【請求項５】
前記容量絶縁膜は前記下部電極を覆い、更に、前記上部電極は前記容量絶縁膜を覆って形成されていることを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記下部電極間に前記下部電極の上面より高い位置まで形成されるとともに前記下部電極の隣接する部分での端部上に形成されたスペーサ絶縁膜を有し、前記下部電極および前記スペーサ絶縁膜上に前記容量絶縁膜が形成されていることを特徴とする請求項５記載の半導体記憶装置。
【請求項７】
前記容量素子の有効領域での前記下部電極の上面より、前記下部電極の隣接する部分での端部が低い位置になるように面取りされていることを特徴とする請求項５に記載の半導体記憶装置。
【請求項８】
前記上部電極が、前記容量素子の境界領域で前記下部電極と対向しない部分には少なくとも一部分において存在しないことを特徴とする請求項５に記載の半導体記憶装置。
【請求項９】
前記下部電極は、コンタクトプラグを介して基板上に形成されたトランジスタのソースまたはドレインへ接続されていることを特徴とする請求項４から８のいずれかに記載の半導体記憶装置。
【請求項１０】
隣接する下部電極間の距離が、０ｎｍより大きく、且つ、３００ｎｍ以下であることを特徴とする請求項４から８のいずれかに記載の半導体記憶装置。
【請求項１１】
前記容量絶縁膜が、ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9膜（０≦ｘ≦１）、Ｐｂ（ＺｒxＴｉ1-x）Ｏ3膜（０≦ｘ≦１）、（ＢａxＳｒ1-x）ＴｉＯ3膜（０≦ｘ≦１）、（ＢｉxＬａ1-x）4Ｔｉ3Ｏ12膜（０≦ｘ≦１）、またはＴａ2Ｏ5膜であることを特徴とする請求項１から８のいずれかに記載の半導体記憶装置。
【請求項１２】
基板上にソース、ドレインおよびゲートからなるトランジスタを複数形成する工程と、前記基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜中に前記ソースまたはドレインに接続されるコンタクトプラグを複数形成する工程と、前記層間絶縁膜上に前記コンタクトプラグに接続される下部電極を複数形成する工程と、前記下部電極をスペーサ絶縁膜で覆った後、前記スペーサ絶縁膜に開口を形成することにより前記下部電極の有効領域だけを露出させる工程と、前記層間絶縁膜および複数の前記下部電極上に容量絶縁膜を形成する工程と、前記容量絶縁膜上に上部電極用金属膜を形成する工程と、マスクを用いて前記上部電極用金属膜および前記容量絶縁膜をエッチングすることにより上部電極を形成するとともに前記容量絶縁膜の不要部分を除去して容量素子を形成する工程とを含む半導体記憶装置の製造方法。
【請求項１３】
基板上にソース、ドレインおよびゲートからなるトランジスタを複数形成する工程と、前記基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜中に前記ソースまたはドレインに接続されるコンタクトプラグを複数形成する工程と、前記層間絶縁膜上に前記コンタクトプラグに接続される下部電極を複数形成する工程と、前記下部電極をスペーサ絶縁膜で覆った後、前記下部電極の表面が露出するように前記スペーサ絶縁膜の表面を平坦化する工程と、前記層間絶縁膜および複数の前記下部電極上に容量絶縁膜を形成する工程と、前記容量絶縁膜上に上部電極用金属膜を形成する工程と、前記上部電極用金属膜の上に、前記下部電極間の隙間に相当する部分がスリット状に抜かれたマスクパターンを形成し、エッチングによって前記上部電極用金属膜のスリット部分のみを除去する工程と、マスクを用いて前記上部電極用金属膜および前記容量絶縁膜をエッチングすることにより上部電極を形成するとともに前記容量絶縁膜の不要部分を除去して容量素子を形成する工程とを含む半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体または高誘電体を容量絶縁膜とする容量素子を有する半導体記憶装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年ディジタル技術の進化に伴い、大容量データを処理あるいは保存するという傾向が強まっている。そのような中で、電子機器は一層の高度化が進み、中枢となる半導体装置は、より微細化、高速化が求められている。
【０００３】
半導体記憶装置の代表であるダイナミックＲＡＭを例にとると、従来の珪素酸化物や珪素窒化物に替えて高誘電体を容量絶縁膜として用いる技術が広く研究開発されている。一方、不揮発性ＲＡＭに関しては、従来に無い高速低電圧動作を実現するため強誘電体を容量絶縁膜として用いる研究開発が盛んに行われている。
【０００４】
これら高誘電体あるいは強誘電体を容量絶縁膜とする容量素子を有する半導体記憶装置においては、今後更なる微細化が進み、隣接する容量素子間の距離も益々小さくなって行くことが予想される。
【０００５】
以下、従来例について、図面を参照しながら説明する。
【０００６】
図７（ａ）、（ｂ）はそれぞれ、強誘電体あるいは高誘電体を容量絶縁膜とする容量素子を有する従来の半導体記憶装置に関する断面図である（例えば、特許文献１参照）。
【０００７】
図７に示すように、素子分離領域７０２、ソースまたはドレイン領域７０３、ゲート電極（図示していない）等が作り込まれたシリコン基板７０１上に層間絶縁膜７０４が形成され、更に層間絶縁膜７０４には、コンタクトプラグ７０５がソースまたはドレイン領域７０３に接続されるように形成されている。上部には、コンタクトプラグ７０５と接するように下部電極バリア膜７０６および下部電極７０７が形成されている。複数の下部電極７０７の上面および側面には、強誘電体からなる容量絶縁膜７０９が形成され、更に容量絶縁膜７０９を覆って上部電極７１０が形成されている。
【特許文献１】特許第３３２２０３１号公報（第６図参照）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、前述した従来例の半導体記憶装置では、図７に示すように、下部電極７０７の側面も容量素子の有効領域として利用している。即ち、微細化していく上で、隣接する下部電極と下部電極の間には、図７（ｂ）に示すように、最低でも容量絶縁膜７０９の２倍と上部電極７１０の膜厚を合わせた距離以上の間隔が必要ということになり、これが微細化の限界値となってしまう。
【０００９】
次に、下部電極の側面を容量素子の有効領域として利用しない場合で、下部電極の間隔を小さくした場合について、図６を参照しながら説明する。図６において、６０１はシリコン基板、６０２は素子分離領域、６０３はソースまたはドレイン領域、６０４は層間絶縁膜、６０５はコンタクトプラグ、６０６は下部電極バリア膜、６０７は下部電極、６０８はスペーサ絶縁膜、６０９は容量絶縁膜、６１０は上部電極、６１３は隣接する容量素子の境界部（分離領域）、６１４、６１５（矢印）は容量素子の境界部での電界の向きを示す。
【００１０】
図６（ａ）は、下部電極６０７の間隔のみで各容量素子を分離しようとするものである。微細化に合わせて単純に電極間距離を小さくしていくと、隣接する容量素子間の干渉によって半導体記憶装置が誤動作してしまい、高集積化による性能向上が見込めなくなってしまう。
【００１１】
上部電極６１０は共通電極として、隣接する下部電極６０７の分離領域６１３の上部にも存在する。そのため、隣接容量素子間で逆データの書き込み等、電極間に逆電界が印加されると、隣接する容量素子端部の容量絶縁膜にも同様の逆電界が印加されることになり、誤動作の原因となる。
【００１２】
図６（ｂ）に、隣接する容量素子間の分離領域６１３の拡大を示す。図６（ｂ）では、隣接する容量素子間でそれぞれ逆方向に電界が印加された場合の下部電極６０７端部における電界の方向を示している。電界の向き６１４と６１５は、個別あるいは複合された形で作用する。
【００１３】
本発明は、上記従来の課題を解決するものであり、強誘電体あるいは高誘電体を容量絶縁膜とした容量素子を有する半導体記憶装置において、更に微細化が進んだ際、誤動作の原因となる隣接容量素子間の相互作用を極めて小さく抑えることができる特性の優れた半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記の目的を達成するため、本発明の半導体記憶装置は、対向する第１と第２の電極間に強誘電体または高誘電体からなる容量絶縁膜を挟んだ容量素子が複数並んで配置され、隣接する容量素子の最も接近する部分で、隣接する両容量素子の一方の容量素子の第１の電極と他方の容量素子の有効領域での第２の電極との間の電極間距離が、容量素子の有効領域での容量絶縁膜の膜厚より大きくなるように構成されている。
【００１５】
また、本発明の半導体記憶装置において、電極間距離を大きくするために、第１および第２の電極の一方あるいは両方の電極が、容量素子の有効領域より外側で隣接する側の部分において、容量素子の有効領域での容量絶縁膜との界面の延長線上から遠ざかるように形成されていることが好ましい。
【００１６】
また、本発明の半導体記憶装置において、電極間距離を大きくするために、第１および第２の電極の両方の電極が、容量素子間の分離領域の少なくとも一部分において設けられていないことが好ましい。
【００１７】
また、本発明の半導体記憶装置において、第１および第２の電極が下部電極と上部電極とからなり、上部電極は容量素子間で連続して形成され、下部電極は容量素子ごとに形成されていることが好ましい。
【００１８】
また、本発明の半導体記憶装置において、容量絶縁膜は下部電極を覆い、更に、上部電極は容量絶縁膜を覆って形成されていることが好ましい。
【００１９】
また、本発明の半導体記憶装置において、下部電極間に下部電極の上面より高い位置まで形成されるとともに下部電極の隣接する部分での端部上に形成されたスペーサ絶縁膜を有し、下部電極およびスペーサ絶縁膜上に容量絶縁膜が形成されていることが好ましい。
【００２０】
また、本発明の半導体記憶装置において、容量素子の有効領域での下部電極の上面より、下部電極の隣接する部分での端部が低い位置になるように面取りされていることが好ましい。
【００２１】
また、本発明の半導体記憶装置において、上部電極が、容量素子の境界領域で下部電極と対向しない部分には少なくとも一部分において存在しないことが好ましい。
【００２２】
また、本発明の半導体記憶装置において、下部電極は、コンタクトプラグを介して基板上に形成されたトランジスタのソースまたはドレインへ接続されていることが好ましい。
【００２３】
また、本発明の半導体記憶装置において、隣接する下部電極間の距離が、０ｎｍより大きく、且つ、３００ｎｍ以下であることが好ましい。
【００２４】
また、本発明の半導体記憶装置において、容量絶縁膜が、ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9膜（０≦ｘ≦１）、Ｐｂ（ＺｒxＴｉ1-x）Ｏ3膜（０≦ｘ≦１）、（ＢａxＳｒ1-x）ＴｉＯ3膜（０≦ｘ≦１）、（ＢｉxＬａ1-x）4Ｔｉ3Ｏ12膜（０≦ｘ≦１）、またはＴａ2Ｏ5膜であることが好ましい。
【００２５】
これらの構成によれば、隣接する容量素子間での電界による相互作用を低減でき、誤動作を防止できる。
【００２６】
また、本発明の第１の半導体記憶装置の製造方法は、基板上にソース、ドレインおよびゲートからなるトランジスタを複数形成する工程と、基板上に層間絶縁膜を形成する工程と、層間絶縁膜中にソースまたはドレインに接続されるコンタクトプラグを複数形成する工程と、層間絶縁膜上にコンタクトプラグに接続される下部電極を複数形成する工程と、下部電極をスペーサ絶縁膜で覆った後、スペーサ絶縁膜に開口を形成することにより下部電極の有効領域だけを露出させる工程と、層間絶縁膜および複数の下部電極上に容量絶縁膜を形成する工程と、容量絶縁膜上に上部電極用金属膜を形成する工程と、マスクを用いて上部電極用金属膜および容量絶縁膜をエッチングすることにより上部電極を形成するとともに容量絶縁膜の不要部分を除去して容量素子を形成する工程とを含んでいる。
【００２７】
また、本発明の第２の半導体記憶装置の製造方法は、基板上にソース、ドレインおよびゲートからなるトランジスタを複数形成する工程と、基板上に層間絶縁膜を形成する工程と、層間絶縁膜中にソースまたはドレインに接続されるコンタクトプラグを複数形成する工程と、層間絶縁膜上にコンタクトプラグに接続される下部電極を複数形成する工程と、下部電極をスペーサ絶縁膜で覆った後、下部電極の表面が露出するようにスペーサ絶縁膜の表面を平坦化する工程と、層間絶縁膜および複数の下部電極上に容量絶縁膜を形成する工程と、容量絶縁膜上に上部電極用金属膜を形成する工程と、上部電極用金属膜の上に、下部電極間の隙間に相当する部分がスリット状に抜かれたマスクパターンを形成し、エッチングによって上部電極用金属膜のスリット部分のみを除去する工程と、マスクを用いて上部電極用金属膜および容量絶縁膜をエッチングすることにより上部電極を形成するとともに容量絶縁膜の不要部分を除去して容量素子を形成する工程とを含んでいる。
【００２８】
これらの製造方法によれば、容易な製造方法で、前述の誤動作を防止できる半導体記憶装置を実現することができる。
【発明の効果】
【００２９】
以上のように本発明によれば、隣接する容量素子間で生じる不要電界による相互作用を低減できるため、誤書き込み、誤読み出しやデータ消失等が発生しない、優れた半導体記憶装置を実現できる。
【発明を実施するための最良の形態】
【００３０】
（第１の実施形態）
図１に本発明の第１の実施形態における構成を示す。図１（ａ）は、半導体記憶装置の容量素子部に関する平面図である。図１（ｂ）は、半導体記憶装置の容量素子部に関する断面図である。
【００３１】
図１（ｂ）に示すように、シリコン基板１０１の主表面に、素子分離領域１０２およびソースまたはドレイン領域１０３が形成されている。ゲート電極（ここでは図示していない）は、シリコン基板１０１の活性領域上と素子分離領域１０２上に形成され、トランジスタが構成されている。このような回路が作り込まれたシリコン基板１０１の主表面全体を覆うようにＳｉＯ2またはＳｉＮを含む層間絶縁膜１０４が形成されている。層間絶縁膜１０４には、ソースまたはドレイン領域１０３に接続するコンタクトプラグ１０５が形成されている。コンタクトプラグ１０５は、タングステンまたはポリシリコンが導電性材料として埋め込まれて形成されている。層間絶縁膜１０４およびコンタクトプラグ１０５の上には、ＴｉＮやＴｉＡｌＮを含む下部電極バリア膜１０６およびＰｔ、Ｉｒ、ＩｒＯ2等の貴金属類を含む下部電極１０７が形成されている。下部電極１０７を覆うようにＳｉＯ2やＳｉＮによるスペーサ絶縁膜１０８が形成されている。
【００３２】
ここで、下部電極１０７上のスペーサ絶縁膜１０８は、容量素子の有効領域１１１が開口されている。下部電極１０７およびスペーサ絶縁膜１０８を覆うように強誘電体材料が容量絶縁膜１０９として形成されている。強誘電体材料としては、ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9（０≦ｘ≦１）が使用されている。容量絶縁膜１０９の表面にはＰｔ、Ｉｒ、ＩｒＯ2等の貴金属類を含む上部電極１１０が形成され、上部電極１１０と容量絶縁膜１０９が同一形状になるよう加工されている。
【００３３】
ここで、隣接する容量素子の下部電極１０７の境界部では、スペーサ絶縁膜１０８の高さが、下部電極１０７の最も接近する領域で、下部電極１０７端部の高さより３０ｎｍ以上高い位置になるよう加工されている。
【００３４】
以上のように、本実施形態によれば、最も隣接する容量素子間で、隣接する下部電極１０７の一方が、他方の下部電極と対向する上部電極１１０の有効領域１１１と向かい合う距離、即ち斜め方向に向かい合う距離を大きくとることができ、また、容量絶縁膜１０９である強誘電体より誘電率の低いＳｉＯ2やＳｉＮ（スペーサ絶縁膜１０８）も挟む構造となるので、本来の電界方向を打ち消す方向に不要な電界が発生するのを抑制し、誤動作を防止することができる。本実施形態の場合、隣接する下部電極１０７間の距離を、０ｎｍより大きく、且つ、３００ｎｍ以下に小さくできる。
【００３５】
尚、プラグ酸化防止のため、下部電極の裾を大きくとる必要がある場合には、図２に示す構造をとることで、同様の効果が得られる。図２（ａ）、（ｂ）は、図１（ａ）、（ｂ）と同様に示した平面図と断面図であり、図１と対応する部分は、図２の符号の下２桁を図１の符号の下２桁と同一番号としている。図２（ｂ）に示すように、下部電極２０７の有効領域２１１より外側に位置する部分を有効領域２１１の高さより３０ｎｍ以上低くすることで、下部電極２０７が、斜め方向の上部電極２１０から電界の影響を受けることを抑制することができる。この場合も、隣接する下部電極２０７間の距離を、０ｎｍより大きく、且つ、３００ｎｍ以下に小さくできる。
【００３６】
図１、図２では、隣接する容量素子の下部電極の間の分離領域上にある上部電極と、その両側の下部電極との間の距離を大きくすることで、その間の不要な電界の発生を抑制するようにした構成である。
【００３７】
（第２の実施形態）
図３に本発明の第２の実施形態における構成を示す。図３（ａ）は、半導体記憶装置の容量素子部に関する平面図である。図３（ｂ）は、半導体記憶装置の容量素子部に関する断面図である。
【００３８】
図３（ｂ）に示すように、シリコン基板３０１の主表面に、素子分離領域３０２およびソースまたはドレイン領域３０３が形成されている。ゲート電極（ここでは図示していない）はシリコン基板３０１の活性領域上と素子分離領域３０２上に形成され、トランジスタが構成されている。このような回路が作り込まれたシリコン基板３０１の主表面全体を覆うようにＳｉＯ2またはＳｉＮを含む層間絶縁膜３０４が形成されている。層間絶縁膜３０４には、ソースまたはドレイン領域３０３に接続するコンタクトプラグ３０５が形成されている。コンタクトプラグ３０５は、タングステンまたはポリシリコンが導電性材料として埋め込まれて形成されている。層間絶縁膜３０４およびコンタクトプラグ３０５の上には、ＴｉＮやＴｉＡｌＮを含む下部電極バリア膜３０６およびＰｔ、Ｉｒ、ＩｒＯ2等の貴金属類を含む下部電極３０７が形成されている。下部電極３０７の分離領域では、ＳｉＯ2やＳｉＮによるスペーサ絶縁膜３０８が形成され、下部電極３０７およびスペーサ絶縁膜３０８を覆って強誘電体材料が容量絶縁膜３０９として形成されている。強誘電体材料としては、ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9（０≦ｘ≦１）が使用されている。容量絶縁膜３０９の表面にはＰｔ、Ｉｒ、ＩｒＯ2等の貴金属類を含む上部電極３１０が形成され、各容量素子の境界部３１３では、上部電極３１０にスリット３１２が形成されている。また、上部電極３１０と容量絶縁膜３０９の外形は、同一形状になるよう加工されている。
【００３９】
以上のように、本実施形態によれば、各容量素子の境界部３１３において上部電極３１０にスリット３１２が形成されているため、最も隣接する容量素子間で、隣接する下部電極３０７の一方が、下部電極の境界領域（下部電極間）上に位置する上部電極と斜め方向に向かい合うことがないので、本来の電界方向を打ち消す方向に不要な電界が発生するのを抑制し、誤動作を防止することができる。図６（ｃ）は、隣接する容量素子の境界部（分離領域）３１３の拡大図であり、３１４、３１５（矢印）は容量素子の境界部での電界の向きを示す。図６（ａ）、（ｂ）の場合と比較し、上部電極３１０にスリット３１２を形成することにより不要な電界の発生が抑制できていることがわかる。本実施形態の場合、隣接する下部電極３０７間の距離を、０ｎｍより大きく、且つ、３００ｎｍ以下に小さくできる。
【００４０】
図３では、隣接する容量素子の下部電極の間の分離領域上にある上部電極を無くす（スリット３１２にする）ことで、それを無くさない場合の分離領域上にある上部電極とその両側の下部電極との間の不要な電界の発生を抑制するようにした構成である。
【００４１】
なお、上記の第１、第２の実施形態では、容量絶縁膜１０９、２０９、３０９として、ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9膜（０≦ｘ≦１）を用いたが、これに代えて、Ｐｂ（ＺｒxＴｉ1-x）Ｏ3膜（０≦ｘ≦１）、（ＢａxＳｒ1-x）ＴｉＯ3膜（０≦ｘ≦１）、（ＢｉxＬａ1-x）4Ｔｉ3Ｏ12膜（０≦ｘ≦１）、またはＴａ2Ｏ5膜を用いてもよい。
【００４２】
また、上記の第１、第２の実施形態では、主に表面が平坦な下部電極について説明しているが、本発明による効果は、電極端部付近の構成によるものであるため、下部電極の表面が、半球状、半円筒形状、台形状等の凸型電極についても同様の効果が得られる。
【００４３】
（第１の実施形態における装置の製造方法）
図４（ａ）から（ｅ）は、第１の実施形態における半導体記憶装置の製造方法に関する工程断面図である。
【００４４】
図４（ａ）に示すように、シリコン基板１０１の主表面に、素子分離領域１０２およびソースまたはドレイン領域１０３を形成するとともに、ゲート電極（ここでは図示していない）をゲート絶縁膜を介してシリコン基板１０１の活性領域上と素子分離領域１０２上に形成してトランジスタを構成する。このような回路を作り込んだシリコン基板１０１の主表面全体を覆ってＳｉＯ2またはＳｉＮを含む層間絶縁膜１０４を形成する。層間絶縁膜１０４にソースまたはドレイン領域１０３と接続するためのコンタクトホールを形成し、タングステンまたはポリシリコンを導電性材料として埋め込んだ後、ＣＭＰあるいはエッチバック等によって不要部分を取り除き、コンタクトプラグ１０５を形成する。
【００４５】
図４（ｂ）では、層間絶縁膜１０４およびコンタクトプラグ１０５の上に、電極密着層兼プラグ酸化防止のためのＴｉＮやＴｉＡｌＮを含む下部電極バリア膜１０６を形成した後、Ｐｔ、Ｉｒ、ＩｒＯ2等の貴金属類を含む下部電極１０７を形成する。
【００４６】
図４（ｃ）では、下部電極１０７を覆うＳｉＯ2やＳｉＮによるスペーサ絶縁膜１０８を形成する。
【００４７】
図４（ｄ）では、下部電極１０７の有効領域１１１を開口して、下部電極１０７の表面を露出させる。
【００４８】
図４（ｅ）では、下部電極１０７およびスペーサ絶縁膜１０８を覆って強誘電体材料を容量絶縁膜１０９として形成する。強誘電体材料としては、ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9（０≦ｘ≦１）を使用する。容量絶縁膜１０９の表面にＰｔ、Ｉｒ、ＩｒＯ2等の貴金属類を含む上部電極１１０を形成し、上部電極１１０と容量絶縁膜１０９を同一形状のマスクを用いてエッチングすることにより上部電極１１０と容量絶縁膜１０９を所望の形状にし、容量素子を構成する。ここで、隣接する容量素子の下部電極１０７の境界部では、スペーサ絶縁膜１０８の高さが、下部電極１０７が最も接近する端部の高さより３０ｎｍ以上高い位置に設定されている。
【００４９】
以上のように、本実施形態によれば、最も隣接する容量素子間で、隣接する下部電極１０７の一方が他方の下部電極と対向する上部電極の有効領域１１１の方向、即ち斜め方向に向かい合う距離を大きくとることができ、また、容量絶縁膜１０９である強誘電体より誘電率の低いＳｉＯ2やＳｉＮ（スペーサ絶縁膜１０８）も挟む構造となるので、本来の電界方向を打ち消す方向に不要な電界が発生するのを抑制し、誤動作を防止することができる、優れた半導体記憶装置を実現することができる。
【００５０】
（第２の実施形態における装置の製造方法）
図５（ａ）から（ｅ）は、第２の実施形態における半導体記憶装置の製造方法に関する工程断面図である。
【００５１】
図５（ａ）に示すように、シリコン基板３０１の主表面に、素子分離領域３０２およびソースまたはドレイン領域３０３を形成するとともに、ゲート電極（ここでは図示していない）をゲート絶縁膜を介してシリコン基板３０１の活性領域上と素子分離領域３０２上に形成してトランジスタを構成する。このような回路を作り込んだシリコン基板３０１の主表面全体を覆ってＳｉＯ2またはＳｉＮを含む層間絶縁膜３０４を形成する。層間絶縁膜３０４にソースまたはドレイン領域３０３と接続するためのコンタクトホールを形成し、タングステンまたはポリシリコンを導電性材料として埋め込んだ後、ＣＭＰあるいはエッチバック等によって不要部分を取り除き、コンタクトプラグ３０５を形成する。
【００５２】
図５（ｂ）では、層間絶縁膜３０４およびコンタクトプラグ３０５の上に、電極密着層兼プラグ酸化防止のためのＴｉＮやＴｉＡｌＮを含む下部電極バリア膜３０６を形成した後、Ｐｔ、Ｉｒ、ＩｒＯ2等の貴金属類を含む下部電極３０７を形成する。
【００５３】
図５（ｃ）では、下部電極３０７を覆うようにＳｉＯ2やＳｉＮによるスペーサ絶縁膜３０８を形成し、その後、ＣＭＰ等によって、スペーサ絶縁膜３０８の表面を平坦化するとともに下部電極３０７の表面を露出させる。
【００５４】
図５（ｄ）では、下部電極３０７およびスペーサ絶縁膜３０８を覆って強誘電体材料を容量絶縁膜３０９として形成する。強誘電体材料としては、ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9（０≦ｘ≦１）を使用する。容量絶縁膜３０９の表面にＰｔ、Ｉｒ、ＩｒＯ2等の貴金属類を含む上部電極３１０を形成する。
【００５５】
図５（ｅ）では、各容量素子における下部電極３０７の境界領域の上に当たる部分がスリット状に開口したマスクを用い、上部電極３１０にスリット３１２を形成する。このとき、スリットの加工は上部電極３１０のみで、容量絶縁膜３０９には施さないものとする。その後、上部電極３１０と容量絶縁膜３０９を同一形状のマスクを用いてエッチングすることにより上部電極３１０と容量絶縁膜３０９を所望の形状にする。この上部電極３１０を所望の形状に形成するマスクは、スリット３１２によって上部電極３１０が途切れることのない形状となるものとし、スリット３１２の端は、一方だけであれば上部電極３１０の端まで達していてもよい。
【００５６】
以上のように、本実施形態によれば、最も隣接する容量素子間で、隣接する下部電極３０７の一方が他方の下部電極との間に位置する上部電極と斜め方向に向かい合うことがない構造となるので、本来の電界方向を打ち消す方向に不要な電界が発生するのを抑制し、誤動作を防止することができる、優れた半導体記憶装置を実現することができる。
【産業上の利用可能性】
【００５７】
本発明にかかる半導体記憶装置およびその製造方法は、隣接する容量素子間で生じる不要電界による相互作用を低減できるため、誤書き込み、誤読み出しやデータ消失等が発生しないという効果を有し、強誘電体または高誘電体を容量絶縁膜とする容量素子を有する半導体記憶装置およびその製造方法等として有用である。
【図面の簡単な説明】
【００５８】
【図１】本発明の第１の実施形態における半導体記憶装置の断面図および平面図
【図２】本発明の第１の実施形態を変形した場合の半導体記憶装置の断面図および平面図
【図３】本発明の第２の実施形態における半導体記憶装置の断面図および平面図
【図４】本発明の第１の実施形態における半導体記憶装置の製造方法に関する工程断面図
【図５】本発明の第２の実施形態における半導体記憶装置の製造方法に関する工程断面図
【図６】本発明の第２の実施形態における誤動作発生を防止するメカニズムの説明図
【図７】従来の半導体記憶装置に関する断面図
【符号の説明】
【００５９】
１０１、２０１、３０１、６０１、７０１  シリコン基板（半導体基板）
１０２、２０２、３０２、６０２、７０２  素子分離領域（素子分離酸化膜）
１０３、２０３、３０３、６０３、７０３  ソースまたはドレイン領域（不純物拡散領域）
１０４、２０４、３０４、６０４、７０４  層間絶縁膜
１０５、２０５、３０５、６０５、７０５  コンタクトプラグ
１０６、２０６、３０６、６０６、７０６  下部電極バリア膜
１０７、２０７、３０７、６０７、７０７  下部電極
１０８、２０８、３０８、６０８  スペーサ絶縁膜
１０９、２０９、３０９、６０９、７０９  容量絶縁膜
１１０、２１０、３１０、６１０、７１０  上部電極
１１１、２１１、３１１  容量素子の有効領域
３１２  上部電極のスリット
３１３、６１３  隣接する容量素子の境界部（分離領域）
３１４、３１５、６１４、６１５  容量素子の境界部での電界の向き
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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