(57)【要約】【課題】  ディスチャージ処理において、内部回路の電源グランド系の電位変動を低減する。【解決手段】  電圧安定化コンデンサ３３７−３３９のディスチャージ処理において、ディスチャージ回路３４６−３４８がＯＮ状態となると、電圧安定化コンデンサに蓄えられていたチャージがＩＣ３００の内部配線を介して、電源配線３３１−３３３に流れ込む。電圧安定化コンデンサからのチャージは、さらに、ディスチャージ回路３４６−３４８を介してディスチャージ・グランド配線３４４に流れ、外部接続パッド３４５からＩＣ外部のシステム・グランド配線３７０に流れる。ディスチャージ・グランド配線が他のグランド配線と別に形成されているので、ディスチャージ処理において、内部回路の電源グランド系の電位変動を低減する。【選択図】  図３
2005094574.tif 000002
【特許請求の範囲】
【請求項１】
電源配線と
前記電源配線から供給される電源電圧によって動作する内部処理回路と、
前記内部処理回路が接続される内部処理回路グランド配線と、
前記電源配線と接続され、前記電源配線が接続される電圧安定化回路の電圧をディスチャージするディスチャージ回路と、
前記内部処理回路グランド配線と独立に形成され、前記ディスチャージ回路と接続され、ディスチャージ処理におけるディスチャージ電流が流れるディスチャージ・グランド配線と、
を備える半導体回路。
【請求項２】
前記半導体回路は、複数のディスチャージ回路と、複数のディスチャージ・グランド配線と、を備え、
前記複数のディスチャージ・グランド配線のそれぞれが、前記複数のディスチャージ回路のそれぞれと接続され、
前記複数のディスチャージ・グランド配線のそれぞれは、接続されたディスチャージ回路が導通状態となることによってディスチャージ電流が流れる、
請求項１に記載の半導体回路。
【請求項３】
前記内部処理回路はアナログ回路であり、
前記電源配線と異なる電圧を供給する第２の電源配線と、
前記第２の電源配線から供給される電圧によって動作するデジタル回路と、
前記デジタル回路が接続され、前記ディスチャージ・グランド配線と独立して形成されたデジタル回路グランド配線と、
をさらに備える、請求項１に記載の半導体回路。
【請求項４】
前記ディスチャージ回路は、前記半導体回路の外部に接続されている前記電圧安定化回路のコンデンサに蓄積された電荷をディスチャージする、請求項１に記載の半導体回路。
【請求項５】
出力信号によって外部回路を駆動するドライバ回路であって、
外部に信号を出力するアナログ回路と、
前記アナログ回路に電圧を供給するアナログ電源配線と、
前記アナログ回路が接続されるアナログ回路グランド配線と、
前記アナログ回路を制御するデジタル回路と、
前記アナログ電源配線と異なる電圧を前記デジタル回路に供給するデジタル電源配線と、
前記アナログ電源配線に接続され、前記アナログ回路の電圧安定化回路の電圧をディスチャージするディスチャージ回路と、
前記アナログ回路グランド配線と独立して形成され、前記ディスチャージ回路が接続され、ディスチャージ処理におけるディスチャージ電流が流れるディスチャージ・グランド配線と、
を備える、ドライバ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体回路装置及びドライバ回路装置に関し、特に、電源電圧のディスチャージ動作を行う半導体回路装置及びドライバ回路装置に関する。
【背景技術】
【０００２】
近年の半導体集積回路の高集積化とデジタル技術の進歩に伴い、多くの製品において、デジタル回路とアナログ回路が一つのＩＣチップ内に形成された回路が実装されている。例えば、デジタルカメラやデジタルビデオ装置においては、アナログ信号とデジタル信号間で信号変換を行うＤＡコンバータやＡＤコンバータが、一つのチップとして実装されている。このような回路において、デジタル回路とアナログ回路は異なる電源系に含まれ、デジタル回路とアナログ回路のそれぞれに、異なる電源配線を介して異なる電源電位が供給される。
【０００３】
デジタル回路とアナログ回路が一つのＩＣチップ内に形成された回路の一つとして、画像表示装置に使用されるドライバＩＣが知られている。パーソナルコンピュータ（ＰＣ）、テレビ、デジタルカメラ、携帯電話など、様々な分野において広く普及している液晶表示装置、あるいは、携帯電話や車載用ディスプレイとして普及し始めており、次世代表示装置として有望視されている有機ＥＬディスプレイなどにおいて、ドライバＩＣは、表示素子を駆動し画像表示を制御する回路として使用されている。
【０００４】
上記のような画像表示装置は、一般に、マトリックス状に配置された複数の画素から構成される表示領域を備え、各画素からの光を制御することによって画像表示を行う。各画素は液晶材料や有機ＥＬ（Electro Luminescence）素子などの表示素子を備えており、各表示素子はドライバＩＣからの信号によって制御される。典型的には、ＰＣなどのホストからの画像信号を、画像表示装置に実装されたコントローラＬＳＩが受け取り、コントローラＬＳＩからデジタル信号がドライバＩＣに供給される。ドライバＩＣは、取得したデジタル信号に基づいてアナログ信号を生成し、マトリックス上に配列された各画素に出力する。これによって、各画素の表示素子が制御され、画像が表示領域内に表示される。
【０００５】
表示装置に使用されるドライバＩＣなどのように、デジタル回路とアナログ回路を備えるＩＣにおいて、デジタル回路の電源電圧よりもアナログ回路の電源電圧が大きく、さらにアナログ回路の電源電圧よりも大きな電圧を保持する必要がある場合、電圧安定化用のコンデンサを設けることが必要とされる。このような回路において、特定のアナログ系の回路の動作を停止する場合、動作停止時に安定化用コンデンサに保持されている電荷をディスチャージする必要がある。このときに流れるディスチャージ電流によって、回路の不正動作を引き起こす可能性がある。逆にディスチャージを行わないと、駆動対象である外部回路またはデバイスへの不要なＤＣの印加などの問題が生じうる。このような不具合を防止するため、必要のない電源電圧を強制的にディスチャージする処理が行われる。
【０００６】
尚、ＶＲＡＭ、ＥＰＲＯＭのように、内部回路に電源を供給する電力母線に、複数の電源の中から適当なものを選んで結合する集積回路において、集積回路の電源を切り替えるスイッチング回路が、生成した寄生トランジスタによって短絡し、あるいはラッチアップしないようにする技術が提案されている（例えば、特許文献１を参照）。提案されている回路構成において、第１電源を電力母線に選択的に結合するスイッチング回路は、第１電源に接続するための第１入力端子と前記の第１入力端子を第１ノードに結合するための手段とを含む。第１トランジスタは第１ノードに結合された第１ソース／ドレイン領域と電力母線に結合された第２ソース／ドレイン領域とを持つ。第１トランジスタは、そのゲートに入る第１制御信号に応じてオンになり、第１ノードを電力母線に結合する。バイアス回路は第１トランジスタの基板に結合されて、第１トランジスタがオンのときにその基板と第２ソース／ドレイン領域の間の接合部が順方向のバイアスになることを防ぐ。
【０００７】
【特許文献１】特開平５−６２４８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図４は、デジタル系回路とアナログ系回路を備える回路の一例を示している。図４に示された回路４００は、アナログ系回路ブロック４１０において、電源電圧を強制的にディスチャージするためのディスチャージ回路４１１−４１３を備えている。デジタル系回路ブロック４３０からの信号は、レベルシフタ・ブロック４４０のレベルシフタ４４１−４４３によってレベルシフトされ、アナログ系回路ブロック４１０に入力される。本例において、アナログ系回路ブロック４１０は、３つの異なる電源系に属する内部回路を備えている。また、デジタル系回路ブロック４３０は、電源配線４３１と、アナログ系回路の内部グランド配線とは独立して形成されたデジタル系グランド配線４３２を有している。
【０００９】
各アナログ系内部回路は、それぞれ、異なる電源配線４１４、４１５、４１６と、電源配線のそれぞれに接続されているディスチャージ回路４１１、４１２、４１３を備えている。各ディスチャージ回路４１１−４１３は、アナログ系回路のグランド配線４２２に接続されている。各ディスチャージ回路４１１−４１３は、デジタル系回路ブロック４３０からのレベルシフトされた制御信号によって導通状態となって、それぞれが接続されている電圧安定化コンデンサ４６１、４６２、４６３に保持された電圧をディスチャージする。尚、図４において、４１７−４１９は各アナログ系内部回路内の処理回路、４２０、４２１は電圧変換回路、４２３、４２４、４２５は出力バッファ、４５１は経路上のインピーダンス成分を示している。
【００１０】
ディスチャージ処理について、ディスチャージ回路４１１を例として説明する。例えば、ディスチャージ回路４１１が導通状態となると、プラスのチャージを保持していた電圧安定化コンデンサ４６１から、ＩＣ内部にディスチャージ電流が引き込まれる。ディスチャージ電流は、電源配線４１４からディスチャージ回路４１１を介して、アナログ系グランド配線４２２に流れる。さらに、アナログ系グランド配線４２２から、ディスチャージ電流が外部接続パッドを介してＩＣ外部のシステム・グランド配線４７０に流れ込む。
【００１１】
ディスチャージ処理において、内部回路のグランド配線に大きな電流が流れることによって、経路のインピーダンス成分で電位変動が発生する。すると、ＩＣ内部のグランドが外部のシステム・グランドに対して電位差をもつ、あるいは、デジタル系のグランドに対してアナログ系グランドが電位差を持ってしまう。この電位差が大きい場合、レジスタのデータ内容に影響を与え、あるいは、トランジスタのＯＮ／ＯＦＦ状態を変更してしまう可能性がある。
【００１２】
最も好ましくない場合には、回路内部にＰＮＰＮ接続が形成されることによって異常電流が流れ、ＩＣが破壊される可能性がある。アナログ系グランド配線とデジタル系グランド配線が独立して形成されている場合であっても、アナログ系グランド配線の電位変動がレベルシフタの動作に影響を及ぼし、アナログ系回路のトランジスタの制御特性に悪影響を与える可能性が高い。
【００１３】
従って、本発明の一つの目的は、ディスチャージ処理における内部回路への悪影響を低減することである。本発明の他の目的は、ディスチャージ処理において、内部回路の電源グランド系の電位変動を低減することである。本発明の他の目的は、ディスチャージ処理を行う回路構成における回路の安定性を改善することである。
【課題を解決するための手段】
【００１４】
本発明の第１の態様は、半導体回路であって、電源配線と、前記電源配線から供給される電源電圧によって動作する内部処理回路と、前記内部処理回路が接続される内部処理回路グランド配線と、前記電源配線と接続され、前記電源配線が接続される電圧安定化回路の電圧をディスチャージするディスチャージ回路と、前記内部処理回路グランド配線と独立に形成され、前記ディスチャージ回路と接続され、ディスチャージ処理におけるディスチャージ電流が流れるディスチャージ・グランド配線とを備える。これによって、ディスチャージ処理を行う回路構成における回路の安定性を改善することができる。
【００１５】
前記半導体回路は、複数のディスチャージ回路と、複数のディスチャージ・グランド配線と、を備え、前記複数のディスチャージ・グランド配線のそれぞれが、前記複数のディスチャージ回路のそれぞれと接続され、前記複数のディスチャージ・グランド配線のそれぞれは、接続されたディスチャージ回路が導通状態となることによってディスチャージ電流が流れることが好ましい。これにより、ディスチャージ・グランド配線に流れる電流を低減することができる。
【００１６】
前記内部処理回路はアナログ回路であり、前記電源配線と異なる電圧を供給する第２の電源配線と、前記第２の電源配線から供給される電圧によって動作するデジタル回路と、前記デジタル回路が接続され、前記ディスチャージ・グランド配線と独立して形成されたデジタル回路グランド配線と、をさらに備えることができる。尚、前記デジタル回路グランド配線は、前記内部処理回路グランド配線と共通化する、あるいは独立に形成することができる。あるいは、前記ディスチャージ回路は、前記半導体回路の外部に接続されている前記電圧安定化回路のコンデンサに蓄積された電荷をディスチャージすることができる。
【００１７】
本発明の第２の態様は、出力信号によって外部回路を駆動するドライバ回路であって、外部に信号を出力するアナログ回路と、前記アナログ回路に電圧を供給するアナログ電源配線と、前記アナログ回路が接続されるアナログ回路グランド配線と、前記アナログ回路を制御するデジタル回路と、前記アナログ電源配線と異なる電圧を前記デジタル回路に供給するデジタル電源配線と、前記アナログ電源配線に接続され、前記アナログ回路の電圧安定化回路の電圧をディスチャージするディスチャージ回路と、前記アナログ回路グランド配線と独立して形成され、前記ディスチャージ回路が接続され、ディスチャージ処理におけるディスチャージ電流が流れるディスチャージ・グランド配線と、を備える。これによって、ディスチャージ処理を行う回路構成における回路の安定性を改善することができる。
【００１８】
また好ましい態様は、画像を表示する表示パネルと、前記表示パネルに形成された表示素子を駆動する駆動回路と、チャージを保持する電圧安定化回路と、を備える表示装置であって、前記駆動回路は、外部に信号を出力するアナログ回路と、前記アナログ回路に電圧を供給するアナログ電源配線と、前記アナログ回路が接続されるアナログ回路グランド配線と、前記アナログ回路を制御するデジタル回路と、前記アナログ電源配線と異なる電圧を前記デジタル回路に供給するデジタル電源配線と、前記アナログ電源配線に接続され、前記アナログ回路に接続された前記電圧安定化回路のチャージをディスチャージする、ディスチャージ回路と、前記アナログ回路グランド配線と独立して形成され、前記ディスチャージ回路が接続され、ディスチャージ処理におけるディスチャージ電流が流れるディスチャージ・グランド配線と、を備える。これによって、ディスチャージ処理を行う回路構成における回路の安定性を改善することができる。
【発明の効果】
【００１９】
本発明によって、ディスチャージ処理を行う回路構成における回路の安定性を改善することができる。
【発明を実施するための最良の形態】
【００２０】
以下に、本発明を適用可能な実施の形態が説明される。以下の説明は、本発明の実施形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。又、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能である。
【００２１】
図１は、本発明が適用可能な表示装置の一例である、液晶表示装置１００の概略構成を示すブロック図である。以下において、ＴＮタイプのアクティブマトリックス液晶表示装置を例として説明する。図１において、１０１は液晶表示セル、１０２はゲート・ドライバ回路部、１０３はソース・ドライバ回路部、１０４は制御回路部である。制御回路部１０４は、タイミング・コントローラ１０５、及び電源回路部１０６を備えている。電源回路部１０６はＤＣ／ＤＣコンバータを備え、外部電源から供給されるＤＣ電圧から、各回路へ供給される電圧を生成する。ＤＣ／ＤＣコンバータからの電圧は、ゲート・ドライバ回路部１０２、ソース・ドライバ回路部１０３、あるいはタイミング・コントローラ１０５の各回路へ供給される。
【００２２】
液晶表示セル１０１は、マトリックス状に配置された複数の画素から構成される表示領域と、その外周領域である額縁領域とを有している。又、液晶表示セル１０１は、アレイ回路が形成されたアレイ基板とその対向基板とを有し、その２つの基板の間に液晶が封入されている。アクティブマトリックス・タイプの液晶表示セルは、各画素が表示信号の入出力を制御するスイッチング素子を備えている。典型的なスイッチング素子は、ＴＦＴ（Thin Film Transistor）である。
【００２３】
カラー液晶表示装置は、対向基板上にＲＧＢのカラー・フィルター層を有している。液晶表示セル１０１の表示領域内の各画素は、ＲＧＢいずれかの色表示を行う。もちろん、白黒ディスプレイにおいては、白と黒のいずれかの表示を行う。アレイ基板上の表示領域内には、複数の信号線とゲート線がマトリックス状に配設されている。信号線とゲート線とはお互いにほぼ直角に重なるように配設され、交差点近傍にＴＦＴが配置される。ゲート・ドライバ回路部１０２から入力されるゲート電圧によって選択された各画素は、ソース・ドライバ回路部１０３から入力される表示信号電圧に基づき液晶に電界を印加する。
【００２４】
ゲート・ドライバ回路部１０２は、典型的には、複数のゲート・ドライバＩＣ１１０を備えている。同様に、ソース・ドライバ回路部１０３は、複数のソース・ドライバＩＣ１２０を備えている。液晶表示セルの画素数によって、一つのドライバＩＣにより駆動される場合もある。本形態のドライバＩＣは、ＦＰＣ（Flexible Printed Circuit）上に配置されＴＣＰ（Tape Carrier Package）としてアレイ基板に実装される、ＣＯＧ（Chip On Glass）技術によってアレイ基板の絶縁基板上に直接に設置される、あるいは絶縁基板上にフォトリソグラフィ技術を使用して直接に形成されることができる。典型的には、図１に示すように、信号線用の複数のソース・ドライバＩＣ１２０が、ＴＦＴアレイ基板のＸ軸側に設けられ、ゲート電圧を制御するゲート線用の複数のゲート・ドライバＩＣ１１０がＹ軸側に設けられる。
【００２５】
ソース・ドライバＩＣ１２０から入力される電圧が、ＴＦＴのソース／ドレインを介して画素電極に送られ、画素電極と共通電極とが液晶に電界を印加する。この電圧を変えることにより液晶への印加電圧を変化させることができ、液晶の光の透過率を制御する。共通電極に共通電位を与える回路は、制御回路基板上に構成される。液晶表示装置としては、上記例の他に、スイッチング素子を有していない単純マトリックス型、ＳＴＮタイプの液晶表示装置などが知られている。この他、本発明は様々なタイプの液晶表示装置、あるいは、ドライバ回路部によってその表示が制御される様々なタイプの表示装置、例えば有機ＥＬや無機ＥＬ表示装置などに適用することができる。
【００２６】
例えば、カラー表示において、タイミング・コントローラ１０５には、外部のパーソナルコンピュータや画像処理回路などのホストから、ビデオ・インターフェースを介して、ＲＧＢの画像信号及び、同期信号が入力される。同期信号は、ドット・クロック信号、水平同期信号、垂直同期信号などを含む。タイミング・コントローラ１０５は、ビデオ・インターフェースを介して受信した信号を処理し、ゲート・ドライバ回路部１０２及びソース・ドライバ回路部１０３の各ドライバＩＣへ供給すべき各種信号を、必要なタイミングで出力する。
【００２７】
タイミング・コントローラ１０５は、ゲート・ドライバ回路部１０２に制御信号１５１を供給し、ソース・ドライバ回路部１０３へ制御信号１５２及び表示信号１５３を供給する。ゲート・ドライバ回路部１０２、あるいはソース・ドライバ回路部１０３の各ドライバＩＣは、制御信号に従ったタイミングで、ゲート信号あるいは表示信号の入出力を行う。
【００２８】
典型的な表示装置において、ゲート・ドライバ回路部１０２は、１行目から後段の行に向けて、各行の画素を順次走査するようにゲート信号を出力する。ゲート・ドライバ回路部１０２へは、典型的には、スタート・パルス信号、クロック信号、及びイネーブル信号が、タイミング・コントローラ１０５から入力される。ゲート・ドライバＩＣ１１０はカスケード接続されており、スタート・パルス信号が、クロック信号に従ってゲート・ドライバ回路部内を順次伝送される。スタート・パルス信号がＯＮ信号を出力するゲート線を選択し、イネーブル信号がゲート信号の出力制御を行うことによって、各ゲート線において順次ＯＮ信号が出力される。ソース・ドライバ回路部１０３の動作については、後に説明される。
【００２９】
図２は、本実施形態におけるソース・ドライバＩＣ１２０の概略構成を示す回路ブロック図である。図２において、２０１は複数のシフトレジスタを含むシフトレジスタ・ブロック、２０２は複数のラッチを含むラッチ・ブロック、２０３は複数のレベルシフタを含むレベルシフタ・ブロック、２０４は複数のＤ／Ａ変換回路を含むＤ／Ａ変換ブロックである。ラッチ・ブロック２０２は、外部から入力された表示信号をラッチする入力データ・ラッチ部、Ｄ／Ａ変換ブロック２０４へ表示データを出力する出力ラッチ部等を含む。
【００３０】
シフトレジスタ・ブロック２０１に、外部から、クロック信号及びスタート・パルス信号が入力される。表示信号はラッチ・ブロック２０２に入力される。このほかに、ソース・ドライバＩＣ１２０には表示制御信号が入力される。表示制御信号は、ＤＡ変換タイミングや、基準電圧信号などの制御を行う。これら信号は、カスケード接続されたソース・ドライバＩＣ１２０間を接続する配線を介して伝送することができる。ソース・ドライバＩＣ１２０には、デジタル電源Ｖｄｄ及びアナログ電源ＡＶｄｄが入力される。
【００３１】
シフトレジスタ・ブロック２０１に入力されたスタート・パルス信号は、シフトレジスタ・ブロック２０１内において、クロック信号に従って順次伝送される。スタート・パルス信号に従うシフトレジスタ・ブロック２０１の順次出力は、ラッチ・ブロック２０２に入力される。表示信号は、タイミング調整のために、シフトレジスタ・ブロック２０１からの信号に従って、ラッチ・ブロック２０２の入力データ・ラッチ部によりラッチされる。入力データ・ラッチ部が全ての表示信号をラッチすると、次段のソース・ドライバＩＣ１２０に対し、クロック信号、スタート・パルス信号、表示信号を転送する。表示信号は、典型的には、Ｒ，Ｇ，Ｂ各６〜８ビット分の２値データで構成される。
【００３２】
ラッチ・ブロック２０２は、入力データ・ラッチ部が全ての表示信号をラッチすると、所定のタイミングで、表示信号を一度に次段の出力ラッチ部に転送する。出力ラッチ部からの信号はレベルシフタ・ブロック２０３によってレベル変換され、Ｄ／Ａ変換ブロック２０４に伝送される。Ｄ／Ａ変換ブロック２０４は、ラッチ・ブロック２０２から出力されるデジタル信号をアナログ信号に変換し、所定タイミングにおいて、液晶表示セル１０１のゲート・ドライバ回路部１０２に選択された各画素に表示信号を出力する。
【００３３】
図３は、本発明のディスチャージ処理を行う回路構成の一例を模式的に示す、等価回路図である。図３に示された回路構成は、例えば、本形態におけるソース・ドライバＩＣ１２０、あるいは、ゲート・ドライバＩＣ１１０に適用することができる。図３において、ＩＣ３００は、デジタル系回路ブロック３１０、レベルシフタ・ブロック３２０及びアナログ系回路ブロック３３０を含んでいる。
【００３４】
図２を参照して説明されたソース・ドライバＩＣ１２０を例とすれば、デジタル系回路ブロック３１０は、ソース・ドライバＩＣのシフトレジスタ・ブロック２０１及びラッチ・ブロック２０２に対応付けることができる。また、レベルシフタ・ブロック３２０は、レベルシフタ・ブロック２０３に対応付けることができる。そして、アナログ系回路ブロック３３０は、Ｄ／Ａ変換ブロック２０４に対応付けることができる。尚、図３は回路構成の模式的等価回路図であって、ソース・ドライバＩＣ１２０の回路構成を必ずしも正確に示すものではない。
【００３５】
デジタル系回路ブロック３１０は、外部から供給されるデジタル系電源Ｖｄｄを、内部回路に供給する電源配線３１１と、デジタル系のグランド配線３１２を備えている。デジタル系グランド配線３１２は、ＩＣ３００の外部パッド３１３を介して、外部のシステム・グランド配線３７０に接続されている。レベルシフタ・ブロック３２０は複数のレベルシフタ３２１−３２３を備え、デジタル系回路ブロック３１０からの信号をレベル変換して、アナログ系回路ブロック３３０に出力する。
【００３６】
アナログ系回路ブロック３３０は、本例において、３つの異なる電源系に属する内部回路を備えている。各内部回路には、第１の電源配線３３１、第２の電源配線３３２、及び第３の電源配線３３３のそれぞれから、電源電圧が供給される。各電源配線３３１、３３２、３３３は、外部パッド３３４、３３５、３３６のそれぞれを介して、ＩＣ３００の外部に形成された電圧安定化回路に接続される。本例においては、コンデンサ３３７、３３８、３３９が電圧安定化回路として示されおり、各電源配線３３１、３３２、３３３は、コンデンサ３３７、３３８、３３９のそれぞれと接続されている。電圧安定化コンデンサは、特に、アナログ回路系の電源がデジタル回路系の電源電圧よりも大きな電圧を保持する場合に、電圧を安定化するために必要とされる。電圧安定化コンデンサはその容量の大きさのため、一般にＩＣの外部に形成される。表示装置の例においては、典型的には、ドライバＩＣ１１０、１２０が配置されるＦＰＣ上あるいは、制御回路部１０４が実装される基板上に形成される。
【００３７】
また、アナログ系回路ブロック３３０は、各電源系の処理回路３４０−３４２が接続される内部処理回路グランド配線であるアナログ系のグランド配線３４３を備えている。アナログ系グランド配線３４３は、ＩＣ３００の外部パッド３５８を介して、外部のシステム・グランド配線３７０に接続されている。本例において、デジタル系グランド配線３１２とアナログ系ブロック３３０のアナログ系グランド配線３４３は、それぞれ独立に形成されている。デジタル回路系からのノイズを防止する等のため、デジタル系のグランド配線とアナログ系のグランド配線は別に設けることが好ましいが、ＩＣ内部で一つのグランド配線を共有することも可能である。また、電源配線及びグランド配線には、図３に示すように、経路インピーダンス成分３６０がそれぞれ存在する。
【００３８】
アナログ系回路ブロック３３０は、さらに、デジタル系回路ブロック３１０のグランド配線３１２及びアナログ系グランド配線３４３とは独立して、電源電圧のディスチャージ処理に使用されるディスチャージ・グランド配線３４４を有している。ディスチャージ・グランド配線３４４は、ＩＣ３００の外部パッド３４５を介して、外部のシステム・グランド配線３７０に接続されている。ディスチャージ処理については、後に説明される。
【００３９】
アナログ系回路ブロック３３０において、第１の電源配線３３１はアナログ系グランド配線３４３に対してＨＩＧＨレベルである。第１の電源配線３３１は第１のアナログ系内部処理回路３４０に電源電圧を供給する。第１の電源配線３３１には、ディスチャージ処理に使用される第１のディスチャージ回路３４６が接続されている。第１のディスチャージ回路３４６は、等価回路的に、スイッチング素子として示されている。この点は以下のディスチャージ回路について同様である。第１のディスチャージ回路３４６は、ディスチャージ・グランド配線３４４に接続されている。
【００４０】
第２の電源配線３３２はアナログ系グランド配線３４３に対してＬＯＷレベルである。第２の電源配線３３２は第２のアナログ系内部処理回路３４１に電源を供給する。第２の電源配線３３２には第２のディスチャージ回路３４７が接続されており、第２のディスチャージ回路３４７の他端はディスチャージ・グランド配線３４４に接続されている。さらに、第３の電源配線３３３はアナログ系グランド配線３４３に対してＨＩＧＨレベルであり、第１の電源配線３３１とは異なる電位である。第３の電源配線３３３は第３のアナログ系内部処理回路３４２に電源を供給する。第３の電源配線には第３のディスチャージ回路３４８が接続されている。第３のディスチャージ回路３４８はディスチャージ・グランド配線３４４に接続されている。
【００４１】
アナログ系内部処理回路３４０−３４２の信号処理について説明する。デジタル系回路ブロック３１０からの信号は、レベルシフタ３２１によってレベル変換され、第１のアナログ系内部処理回路３４０に入力される。第１のアナログ系内部処理３４０回路の出力は電圧変換回路３５３によって電圧変換され、第２のアナログ系内部処理３４１に入力される。さらに、電圧変換回路３５３の出力は出力バッファ３４９を介してＩＣ３００の外部へ出力される。第２のアナログ系内部処理回路３４１の出力は電圧変換回路３５０によって電圧変換された後、第３のアナログ系内部処理回路３４２に入力される。さらに、第２のアナログ系内部処理回路３４１の出力は出力バッファ３５１を介して、ＩＣ３００外部へ出力される。第３のアナログ系内部処理回路３４２の出力は出力バッファ３５２を介して、ＩＣ３００外部へ出力される。
【００４２】
次に、図３に示された回路構成におけるディスチャージ処理について説明する。アナログ系回路ブロック３３０における特定の部分の動作を停止させる場合、電圧安定化コンデンサ３３７−３３９に保持されている電圧を強制的にディスチャージする必要がある。例えば、典型的な表示装置は、スタンバイ・モードやスリープ・モードなどと称されるモードを備え、画像表示を停止する。このような場合において、ディスチャージ処理が実行される。ディスチャージ処理によって電圧安定化コンデンサ３３７−３３９の保持電荷をクリアすることによって、レジスタ内容の書き換えをシステムと行い、必要な電圧を再構築して表示を行う際、表示におけるちらつきなどの表示品質の低下を防止することができる。
【００４３】
ディスチャージ処理は、デジタル回路系ブロック３１０からのレベル変換された制御信号によって、ディスチャージ回路３４６−３４８が電源配線３３１−３３３とディスチャージ・グランド配線３４４を導通することによって実行される。ディスチャージ回路３４６−３４８がＯＮ状態となると、電圧安定化コンデンサ３３７−３３９に蓄えられていたプラスもしくはマイナスのチャージがＩＣ３００の内部配線を介して、電源配線３３１−３３３に流れ込む。電圧安定化コンデンサ３３７−３３９からのチャージは、さらに、ディスチャージ回路３４６−３４８を介してディスチャージ・グランド配線３４４に流れ、外部接続パッド３４５からＩＣ３００外部のシステム・グランド配線３７０に流れる。
【００４４】
第１の電源配線３３１に接続されたディスチャージ回路３４６を例として具体的に説明する。ディスチャージ回路３４６がレベルシフタ３２１を介したデジタル系回路ブロック３１０からの制御信号に応じて導通状態となると、プラスのチャージを保持していた電圧安定化コンデンサ３３７から、ＩＣ３００内部に電流が引き込まれる。ディスチャージ電流は、電源配線３３１からディスチャージ回路３４６を介して、ディスチャージ・グランド配線３４４に流れる。さらに、ディスチャージ・グランド配線３４４を通って、ディスチャージ電流が外部接続パッド３４５を介してＩＣ３００外部のシステム・グランド配線３７０に流れ込む。
【００４５】
本形態において、ディスチャージ回路３４６−３４８は、デジタル内部回路及びアナログ内部処理回路の各グランド配線３１２、３４３とは独立に形成されたディスチャージ・グランド配線３４４に接続される。電圧安定化コンデンサ３３７−３３９に蓄積されている余剰電荷によって形成されるディスチャージ電流は、デジタル内部回路及びアナログ内部処理回路が接続されるグランド配線３１２、３４３を通ることなく、ＩＣ３００の外部へ流れる。これによって、ディスチャージ処理において、配線インピーダンス成分によって誘起される電位変動による内部回路への影響を大きく低減することができ、内部回路の安定化を図ることができる。
【００４６】
本例において、１つのディスチャージ・グランド配線３４４が示されているが、複数のディスチャージ・グランド配線を形成することができる。複数のディスチャージ・グランド配線を有することによって、各ディスチャージ・グランド配線における電流量を低減することができ、内部回路への影響をより確実に低減することができる。複数のディスチャージ・グランド配線のそれぞれには、異なるディスチャージ回路を接続することができる。各ディスチャージ・グランド配線は、異なる外部パッドを介してシステム・グランド配線に接続される。例えば、本例のディスチャージ回路３４６−３４８のそれぞれと、異なるディスチャージ・グランド配線を接続することができる。ディスチャージ・グランド配線には、内部回路に形成されたディスチャージ回路のみが接続され、他の内部処理回路から独立して形成されていることが好ましい。
【００４７】
尚、ディスチャージ回路は、一つのスイッチ素子によって形成する、あるいは、その他の回路素子を含むことができる。また、本発明は表示装置もしくはそのドライバＩＣに限らず、システムＬＳＩなど、電圧安定化回路を備え、電源電圧のディスチャージ処理を必要とする様々な回路および電子機器に適用することが可能である。
【図面の簡単な説明】
【００４８】
【図１】本実施の形態に係る、液晶表示装置の概略構成を示すブロック図である。
【図２】本実施の形態に係る、ソース・ドライバ回路の概略構成を示すブロック図である。
【図３】本実施の形態に係る、ディスチャージ処理を行う回路構成の一例を示す等価回路図である。
【図４】背景技術として開示された、デジタル回路とアナログ回路を含む回路の等価回路図である。
【符号の説明】
【００４９】
１００  液晶表示装置、１０１  液晶表示セル、１０２  ゲート・ドライバ回路部、１０３  ソース・ドライバ回路部、１０４  制御回路部、１０５  タイミング・コントローラ、１０６  電源回路部、１１０、１２０  ＩＣ、１５１、１５２  制御信号、１５３  表示信号、２０１  シフトレジスタ・ブロック、２０２  ラッチ・ブロック、２０３  レベルシフタ・ブロック、２０４  Ｄ／Ａ変換ブロック、３００  ＩＣ、３１０  デジタル系回路ブロック、３１１  電源配線、３１２  デジタル系グランド配線、３１３  外部パッド、３２０  レベルシフタ・ブロック、３２１、３２２、３２３  レベルシフタ、３３０  アナログ系回路ブロック、３３１  第１の電源配線、３３２  第２の電源配線、３３３  第３の電源配線、３３４、３３５、３３６  外部パッド、３３７、３３８、３３９  電圧安定化コンデンサ、３４０  第１のアナログ系内部処理回路、３４１  第２のアナログ系内部処理回路、３４２  第３のアナログ系内部処理回路、３４３  アナログ系グランド配線、３４４  ディスチャージ・グランド配線、３４５  外部パッド、３４６  第１のディスチャージ回路、３４７  第２のディスチャージ回路、３４８  第３のディスチャージ回路、３４９  出力バッファ、３５１  出力バッファ、３５２  出力バッファ、３５８  外部パッド、３６０  インピーダンス成分、３７０  システム・グランド配線、４００  回路、４１０  アナログ系回路ブロック、４１１、４１２、４１３  ディスチャージ回路、４１４、４１５、４１６  電源配線、４１７、４１８、４１９  アナログ系内部処理回路、４２０、４２１  電圧変換回路、４２２  アナログ系回路グランド配線、４２３、４２４、４２５  出力バッファ、４３０  デジタル系回路ブロック、４３１  電源配線、４３２  デジタル系グランド配線、４４０  レベルシフタ・ブロック、４４１、４４２、４４３  レベルシフタ、４６１、４６２、４６３  電圧安定化コンデンサ、４５１  経路インピーダンス
【図１】
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【図２】
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【図３】
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【図４】
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