(57)【要約】【課題】従来の薄膜トランジスタ（ＴＦＴ）は、ドレイン耐圧が低く、ＬＤＤ構造では製造工程数が増え、デプレッション型ＴＦＴは通常では、ノーマリオン特性となりＣＭＯＳ等の回路を構成しにくい問題がある。【解決手段】本発明は、チャネルを構成するボディ領域１の不純物濃度より高いソース・ドレイン領域２ａ、２ｂをボディ領域１の両側に配置してノーマリーオフの電流通路を形成し、ゲート電極５とソース・ドレイン領域２ａ、２ｂとの間にオフセット距離（ソース側オフセット距離Ａ１≦ドレイン側オフセット距離Ａ２）を持たせることにより電界強度が緩和される薄膜トランジスタと、この薄膜トランジスタを用いて構成する回路及び表示装置である。【選択図】    図１
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【特許請求の範囲】
【請求項１】
絶縁体又は半導体からなる基板と、
この基板上に直接又は間接的に設けられた一導電型の半導体層と、
この半導体層に設けられたボディ領域と、
このボディ領域の両側に設けられ導電型が前記ボディ領域と同一導電型であり、不純物濃度が前記ボディ領域と同一不純物濃度か同等以上であるソース・ドレイン領域と、
このボディ領域上に直接又は間接的に設けられたゲート電極とを具備し、
このゲート電極は、上記ボディ領域及びソース・ドレイン領域がｎ形シリコンからなる場合ｐ形シリコン膜からなり、
上記ゲート電極は、上記ボディ領域及びソース・ドレイン領域がｐ形シリコンからなる場合ｎ形シリコン膜からなることを特徴とする薄膜トランジスタ。
【請求項２】
上記ボディ領域の不純物濃度は１×１０１７（個／ｃｍ３）以下であることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
ｎ形シリコンからなるｎ形ボディ領域と、ｎ形シリコンからなり上記ｎ形ボディ領域より不純物濃度が高く、該ｎ形ボディ領域の両側に配置されるｎ形ソース・ドレイン領域と、上記ｎ形ボディ領域上に直接又は間接的に設けられたｐ形シリコンからなるゲート電極とで構成されるｎ形薄膜トランジスタと、
ｐ形シリコンからなるｐ形ボディ領域と、ｐ形シリコンからなり上記ｐ形ボディ領域より不純物濃度が高く、該ｐ形ボディ領域の両側に配置されるｐ形ソース・ドレイン領域と、上記ｐ形ボディ領域上に直接又は間接的に設けられたｎ形ゲート電極とで構成されるｐ形薄膜トランジスタと、を具備し、
同一基板上に上記ｎ形薄膜トランジスタと上記ｐ形薄膜トランジスタとが併設され、上記ｎ形薄膜トランジスタのドレインと上記ｐ形薄膜トランジスタのソースとが接続されてＣＭＯＳを構成することを特徴とする回路。
【請求項４】
上記ｎ形ボディ領域及び上記ｐ形ボディ領域の不純物濃度は１×１０１７（個／ｃｍ３）以下であることを特徴とする請求項３に記載の薄膜トランジスタ。
【請求項５】
ｎ形シリコンからなるｎ形ボディ領域と、ｎ形シリコンからなり上記ｎ形ボディ領域より不純物濃度が高く、該ｎ形ボディ領域の両側に配置されるｎ形ソース・ドレイン領域と、上記ｎ形ボディ領域上に直接又は間接的に設けられたｐ形ゲート電極とで構成されるｎ形薄膜トランジスタと、
ｐ形シリコンからなるｐ形ボディ領域と、ｐ形シリコンからなり上記ｐ形ボディ領域より不純物濃度が高く、該ｐ形ボディ領域の両側に配置されるｐ形ソース・ドレイン領域と、上記ｐ形ボディ領域上に直接又は間接的に設けられたｎ形ゲート電極とで構成されるｐ形薄膜トランジスタと、
これらの上記ｎ形薄膜トランジスタ及び上記ｐ形薄膜トランジスタが、同一基板上に形成されるマトリックス状に配置された複数の画素電極を駆動するための駆動回路に含まれることを特徴とする表示装置。
【請求項６】
絶縁膜からなる下地膜を形成する下地膜を形成する工程と、上記下地膜上に島形状で所定量の第１の不純物が導入されたボディ領域を形成する工程と、
上記ボディ領域を覆うようにゲート絶縁膜を形成する工程と、
上記ゲート絶縁膜上にゲート電極を形成する工程と、
上記ボディ領域上で上記ゲート電極を挟んで対峙する部分を開口するコンタクトホールを設けた層間絶縁膜を形成する工程と、
上記コンタクトホールを通じて、上記ボディ領域に該ボディ領域よりも上記第１の不純物がさらに高濃度に導入されるソース・ドレイン領域を形成する工程と、
上記コンタクトホール内を充填し、上記ソース・ドレイン領域に電気的に接続するソース・ドレイン電極を形成する工程と、
上記ゲート電極へ第２の不純物を導入する工程と、
上記ゲート電極に電気的に接続する上部ゲート電極を形成する工程と、で構成される薄膜トランジスタの形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置やエレクトロルミネッセンス（ＥＬ）装置に代表される表示装置の駆動回路に用いて好適な薄膜トランジスタに関する。
【０００２】
【従来の技術】
一般に、アクティブマトリックス駆動を行なう液晶表示装置や有機ＥＬ表示装置等においては、マトリックス状に配置される画素トランジスタと、その周辺に設けられる駆動回路を同一基板上に形成することが求められている。この一体化により、駆動回路の実装技術における制約や電気接点の簡略化等による表示装置の機械的信頼の向上を図ることができる。尚、同一基板でなくとも同一のプロセスで形成する場合も含むものとする。
【０００３】
液晶表示装置を駆動するための駆動電圧は、通常のロジック回路に比べて電圧値が大きいため、高い耐圧のトランジスタが必要となっている。従来このトランジスタは例えば、シリコン半導体基板やガラス基板、あるいはプラスティック基板上の少なくとも局所的な領域を単結晶に近い特性を持つ半導体薄膜を形成し、この半導体薄膜に図１１に示すような従来のＴＦＴ構造の薄膜トランジスタが形成されている。
【０００４】
【特許文献１】
特開２００２−２６１２５４
【０００５】
【発明が解決しようとする課題】
しかし、薄膜トランジスタは、ボディ領域の厚さが薄いために、ソース・ドレイン間を塞ぐように空乏層が形成される。従って、図１１に示したようなＴＦＴ構造は、単にチャネル長を長くしても、ドレイン耐圧が大きくならない場合もある。これは、高いドレイン電圧が印加された場合にドレイン端で生じる強電界、衝突電離あるいはバンド（Ｂａｎｄ）間励起等によって発生した少数キャリアの一部がボディ領域のゲート電極下に蓄積される。そのため、ボディ領域の電位が変化し、この結果として閾電圧が変化する問題や、ドレイン耐圧が低下する問題が生じる。
【０００６】
また、チャネル長を長くしてドレイン耐圧を改善できた場合でもトランジスタサイズが大きくなるため、レイアウト上の問題ばかりでなく負荷容量が大きくなる等の問題が発生することになる。
【０００７】
この問題を解決するために、例えば特許文献１に記載されるように、高いドレイン耐圧を必要とするトランジスタにはＬＤＤ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ  Ｄｒａｉｎ）を付加した構造がよく使用されている。しかし製造工程数が増えるため、必ずしも好適するものではなく、また電流駆動能力が低下するという問題が発生する。
これらを解決するものとして、図１２に示すようなデプレッション（Ｄｅｐｌｅｔｉｏｎ）型ＴＦＴが考えられている。この構造により上記問題はほぼ解決できるが、通常では、ノーマリオン特性となり、ＣＭＯＳ等を構成しにくいという問題がある。
【０００８】
そこで本発明は、ノーマリーオフ特性で高いドレイン耐圧を有する薄膜トランジスタ及びこの薄膜トランジスタを用いて構成される回路及び表示装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明は上記目的を達成するために、絶縁体又は半導体からなる基板と、この基板上に直接又は間接的に設けられた一導電型の半導体層と、この半導体層に設けられたボディ領域と、このボディ領域の両側に設けられ導電型が前記ボディ領域と同一導電型であり、不純物濃度が前記ボディ領域と同一不純物濃度か同等以上であるソース・ドレイン領域と、このボディ領域上に直接又は間接的に設けられたゲート電極とを具備し、このゲート電極は、上記ボディ領域及びソース・ドレイン領域がｎ形シリコンからなる場合ｐ形シリコン膜からなり、上記ゲート電極は、上記ボディ領域及びソース・ドレイン領域がｐ形シリコンからなる場合ｎ形シリコン膜からなる薄膜トランジスタを提供する。
【００１０】
さらに、ｎ形シリコンからなるｎ形ボディ領域と、ｎ形シリコンからなり上記ｎ形ボディ領域より不純物濃度が高く、該ｎ形ボディ領域の両側に配置されるｎ形ソース・ドレイン領域と、上記ｎ形ボディ領域上に直接又は間接的に設けられたｐ形ゲート電極とで構成されるｎ形薄膜トランジスタと、ｐ形シリコンからなるｐ形ボディ領域と、ｐ形シリコンからなり上記ｐ形ボディ領域より不純物濃度が高く、該ｐ形ボディ領域の両側に配置されるｐ形ソース・ドレイン領域と、上記ｐ形ボディ領域上に直接又は間接的に設けられたｎ形ゲート電極とで構成されるｐ形薄膜トランジスタと、これらの上記ｎ形薄膜トランジスタ及び上記ｐ形薄膜トランジスタが、同一基板上に形成されるマトリックス状に配置された複数の画素電極を駆動するための駆動回路に含まれる表示装置を提供する。
【００１１】
また、絶縁膜からなる下地膜を形成する下地膜を形成する工程と、上記下地膜上に島形状で所定量の第１の不純物が導入されたボディ領域を形成する工程と、上記ボディ領域を覆うようにゲート絶縁膜を形成する工程と、上記ゲート絶縁膜上にゲート電極を形成する工程と、上記ボディ領域上で上記ゲート電極を挟んで対峙する部分を開口するコンタクトホールを設けた層間絶縁膜を形成する工程と、上記コンタクトホールを通じて、上記ボディ領域に該ボディ領域よりも上記第１の不純物がさらに高濃度に導入されるソース・ドレイン領域を形成する工程と、上記コンタクトホール内を充填し、上記ソース・ドレイン領域に電気的に接続するソース・ドレイン電極を形成する工程と、上記ゲート電極へ第２の不純物を導入する工程と、上記ゲート電極に電気的に接続する上部ゲート電極を形成する工程とで構成される薄膜トランジスタの形成方法を提供する。
【００１２】
以上のような構成の薄膜トランジスタは、チャネルを構成するボディ領域の不純物濃度より高い濃度のソース・ドレイン領域をボディ領域の両側に配置してノーマリーオフの電流通路を形成し、ゲート電極とソース・ドレイン領域との間にオフセット距離（ソース側オフセット距離≦ドレイン側オフセット距離）を持たせることにより電界強度が緩和され、高いドレイン耐圧となる。
【００１３】
この用いてノーマリーオフ特性を持つｎ形、ｐ形薄膜トランジスタを用いてＣＭＯＳ回路が構成される。また、高いドレイン耐圧を有するｎ形、ｐ形薄膜トランジスタやＣＭＯＳ回路は、表示装置の高い駆動電圧で動作する駆動回路に好適する。但し、ドレイン耐圧とは、ゲート電極とドレイン領域間の絶縁破壊電圧である。
【００１４】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態について詳細に説明する。
図１には、本発明の第１の実施形態に係る薄膜トランジスタ（ＴＦＴ）の概略的な構造例を示し説明する。まず、図１（ａ）を参照して、本実施形態の薄膜トランジスタにおけるｎ形シリコンを用いたｎ形（ｎチャネル）ＴＦＴについて説明する。
【００１５】
このｎ形ＴＦＴは、絶縁体又は半導体からなる基板上に直接又は間接的に設けられる半導体層と、この半導体層の予め定められた位置に設けられるｎチャネルが形成されるシリコン（Ｓｉ）からなるボディ（ｎ）領域１と、シリコンに不純物が高濃度にドープされてボディ領域１の両側に形成されるソース・ドレイン（ｎ＋）領域２ａ、２ｂと、これらの各ソース・ドレイン領域２ａ、２ｂ上に設けられた金属等からなるソース・ドレイン電極３ａ、３ｂと、ボディ領域１上に設けられた絶縁膜例えばシリコン酸化膜（ＳｉＯ２）からなるゲート絶縁膜４と、ゲート絶縁膜４上でソース・ドレイン領域２ａ、２ｂに対して、オフセット距離Ａ１、Ａ２を設けてボディ領域１よりも短い長さのゲート長Ｌを有するゲート電極５とで構成される。ｎ形ＴＦＴは、ガラス基板又はプラスチック基板上に直接又は間接的に形成された一導電形半導体層例えばｎ形シリコン層に形成される。このｎ形シリコン層の予め定められた位置には、ボディ（ｎ）領域１が形成され、このボディ（ｎ）領域１の両側にソース・ドレイン領域２ａ、２ｂが形成されている。このソース・ドレイン領域２ａ、２ｂは、ボディ（ｎ）領域１の両側に設けられ導電型が前記ボディ（ｎ）領域１と同一導電型であり、不純物濃度が前記ボディ（ｎ）領域１と同一不純物濃度か同等以上である。
【００１６】
ここで、ソース領域２ａ側のオフセット距離Ａ１とドレイン領域２ｂ側のオフセット距離Ａ２の長さは、Ａ１≦Ａ２の関係にある。但し、この場合は、ソースとドレインが回路構成上で交代されず固定されて使用されるものとする。
【００１７】
上記ゲート電極５は、上記ボディ領域１及びソース・ドレイン領域２ａ、２ｂがｎ形シリコンからなる場合ｐ形シリコン膜からなり、上記ゲート電極５は、上記ボディ領域１及びソース・ドレイン領域２ａ、２ｂがｐ形シリコンからなる場合ｎ形シリコン膜からなる。
【００１８】
このｎ形ＴＦＴ構造の例では、ゲート長Ｌ及びオフセット距離Ａ１、Ａ２の長さをいずれも等距離例えば１μｍ、ゲート絶縁膜４の膜厚を例えば３０ｎｍ、ボディ領域１及びソース・ドレイン（ｎ＋）領域２ａ、２ｂからなるシリコン膜の膜厚を例えば５０ｎｍとしている。
【００１９】
また図１（ｂ）を参照して、ｐ形ＴＦＴについて説明する。この構造は、前述したｎ形ＴＦＴをｐ形シリコンに置き換えた構造である。
このｐ形ＴＦＴは、ｐチャネルが形成されるボディ（ｐ）領域６と、このボディ領域６の両側に電気的に接合するように設けられるソース・ドレイン（ｎ＋）領域７ａ、７ｂと、これらのソース・ドレイン領域７ａ、７ｂ上に設けられた金属等からなるソース・ドレイン電極８ａ、８ｂと、ボディ領域６上に設けられたゲート絶縁膜４と、ゲート絶縁膜４上でソース・ドレイン領域７ａ、７ｂに対して、オフセット距離Ｂ１、Ｂ２を設けてボディ領域６よりも短い長さのゲート長Ｌを有するゲート電極９とで構成される。ここで、ソース領域７ａ側のオフセット距離Ｂ１とドレイン領域７ｂ側のオフセット距離Ｂ２の長さは、Ｂ１≦Ｂ２の関係にある。これらのＴＦＴは、基本的にはトップゲート・デプレッション型ＴＦＴ構造の思想を取り入れて構成されている。
【００２０】
このような構造におけるドレイン耐圧は、ドレイン端（ドレイン領域７ｂとボディ領域６の接合箇所）の電界強度の低減効果等により顕著に改善される。つまり、このＴＦＴ構造におけるドレイン耐圧は、図３におけるボディ濃度（不純物濃度）とドレイン耐圧所謂、降伏電圧（ｂｒｅａｋｄｏｗｎ  ｖｏｌｔａｇｅ）の関係となる。ここで示すようにドレイン耐圧は、ボディ領域１の不純物濃度に依存しており、所望のドレイン耐圧と電流駆動能力の兼ね合いで決定すべきである。この図３ａにおいて、例えば、ボディ濃度を約１×１０１７（個／ｃｍ３）以下とすることでノーマリオフとなり、降伏電圧は、約３Ｖ程度から、１×１０１６（個／ｃｍ３）で約２８Ｖとなる。この関係を説明した特性図は、図３ｂに示す通りである。
【００２１】
図４は、第１の実施形態で説明したｎ，ｐ形ＴＦＴにおけるゲート電圧Ｖｇとドレイン電流Ｉｄとの関係を示している。ここでは、ソース電極３ａを０Ｖに固定し、オフ状態におけるドレイン電流が１ｐＡ以上となるドレイン電圧と定義し、ボディ濃度を５×１０１６（個／ｃｍ３）として、８Ｖ程度のドレイン耐圧を得ることができる。
この図４に示すように、Ｖｄ＝５Ｖとし、前述したようにボディ濃度を５×１０１６（個／ｃｍ３）とした場合には、ｎ形ＴＦＴは、ゲート電圧０Ｖよりやや負側から急峻に立ち上がるノーマリーオフ特性となり、ｐ形ＴＦＴのドレイン電流は、０Ｖへ向かい−１Ｖ程度を越えてから急峻に立ち上がるノーマリーオフ特性となる。
【００２２】
また、電界強度を低減させる場合、図５に示すようにソース側のオフセット距離Ｃ１及びドレイン側のオフセット距離Ｃ２の長さは、ドレイン耐圧を得るための距離でありそれぞれ０以上であり、オフセット距離Ｃ２の長さはオフセット距離Ｃ１の長さと同じか、より大きくすることが望ましい（Ｃ１≦Ｃ２）。これらのオフセット距離Ｃ１，Ｃ２を設けることにより、従来の図１１に示したゲート電極とドレイン領域の構造に対して、ゲート電極５とドレイン領域３ｂとの距離が離れ、電界強度が緩和される。この図３（ａ）に示すような不純物濃度による特性を利用して、所望する立ち上がり特性（ノーマリーオフ）を持たせることにより、従来のノーマリーオンのデプレッション型ＴＦＴにオフワークを持たせることができる。この時、図示するように、ゲート電圧を印加していないボディ領域２、６には、空乏層（空乏領域）が存在し、ゲート電圧の印加を調整することにより、この空乏層が減少してドレイン電流が流れる。
【００２３】
以上説明したように、図１（ａ）、（ｂ）に示す構成において、ボディ領域の不純物濃度をノーマリオフ特性を得るために約１×１０１７（個／ｃｍ３）以下にする必要があり、ｎ形ＴＦＴでは、ゲート電極５にｐ＋形ポリシリコンを用い、ｐ形ＴＦＴでは、ゲート電極５にｎ＋形ポリシリコンを用いることで、共にノーマリオフとすることができる。さらにゲート電極材料としては、これらのｎ＋形ポリシリコン及びｐ＋形ポリシリコンの代わりに同程度の仕事関数値を持つ金属を用いてもよい。
【００２４】
このような構造の薄膜トランジスタは、高いドレイン耐圧を有し、ＬＤＤ工程に比べて製造工程が少なくて済み、また電流駆動能力が低下が防止できる。
【００２５】
次に、第１の実施形態における薄膜トランジスタを用いて構成されるＣ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ）ＭＯＳ回路について説明する。図６は、ｎ，ｐ形ＴＦＴにより構成されたＣＭＯＳ回路の断面構成を示す図である。この例においてもｎ，ｐ形のボディ領域の不純物濃度を１×１０１７（個／ｃｍ３）以下とする。
このＣＭＯＳ回路において、ガラス等の絶縁材料からなる基板１１の全面上にシリコン酸化膜等の酸化膜からなる下地膜１２が形成される。本実施形態では、基板１１をガラス基板として説明しているが、これに限定されず、セラミックス材料又は、シリコン等の半導体材料によって形成することもできる。また下地膜１２は、基板からの不純物の浸透を防止するための膜で酸化膜に限らず絶縁性を有している窒化膜でもよい。
【００２６】
さらに下地膜１２上には島形状にパターニングされ、それぞれがチャネル領域となる、ｎ形シリコンからなるｎ形ボディ領域１３ａと、ｐ形シリコンからなるｐ形ボディ領域１３ｂが形成される。これらのうち、ｎ形ボディ領域１３ａは、不純物（ｎ＋）がドーピングされたｎ＋形ソース・ドレイン領域１８ａ、１８ｂが設けられている。一方、ｐ形ボディ領域１３ｂは、不純物（ｐ＋）がドーピングされたｐ＋形ソース・ドレイン領域２１ａ、２１ｂが設けられている。
【００２７】
さらに、これらの領域を含む基板１１全表面上にシリコン酸化膜（ＳｉＯ２）からなる絶縁膜１４が形成されている各ボディ領域１３ａ、１３ｂの絶縁膜１４は、上方がゲート絶縁膜として機能する。また、ｎ形ボディ領域１３ａ及びｐ形ボディ領域１３ｂにおける絶縁膜１４上には、前述したようなオフセット距離を持つようにｎ形ゲート電極２４及びｐ形ゲート電極２５がそれぞれ設けられている。そして、全面上に層間絶縁膜１６が形成され、この層間絶縁膜１６の表面から各領域及び電極まで到達するソース・ドレイン電極２２、１７、２６及び、ゲート電極１９、２０に接続する上部ゲート電極２４、２５が設けられている。
【００２８】
上記ゲート電極２４、２５は、上記ボディ領域１３ａ、１３ｂ及びソース・ドレイン領域２２、１７、２６がｎ形シリコンからなる場合ｐ形シリコン膜からなり、上記ゲート電極２４、２５は、上記ボディ領域１３ａ、１３ｂ及びソース・ドレイン領域２２、１７、２６がｐ形シリコンからなる場合ｎ形シリコン膜からなる。
【００２９】
このような構造のＣＭＯＳ回路によれば、高いドレイン耐圧を有し、電流駆動能力の低下を防止し、且つ、ノーマリオン特性のｎ形ＴＦＴ及びｐ形ＴＦＴにより構成されさらなる集積化が可能になる。従来のデプレッション型ＴＦＴで発生した回路を組む際のノーマリオンの問題を回避することができる。
【００３０】
次に、図６に示したＣＭＯＳ回路の製造方法について、図７及び図８を参照して説明する。
まず、図７（ａ）に示す工程において、基板１１上に成膜技術を用いてシリコン酸化膜等の絶縁膜からなる下地膜１２を形成する。この成膜技術としては、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｒｐｏｕｒ  Ｄｅｐｏｓｉｔｉｏｎ）装置、スパッタリング装置又は蒸着装置等の成膜装置が好適する。
【００３１】
図７（ｂ）の工程において、下地膜１２上に同様な成膜技術を用いてシリコン膜を形成し、さらにフォトリソグラフィ技術によるレジストマスク（図示せず）を用いてエッチング処理を施して、このシリコン膜を島形状（Ｎｃｈ領域、Ｐｃｈ領域）に形成する。これらの島形状のシリコン膜に対して、熱拡散やイオン注入により５族元素（例えば、Ｐ）をドーピングして、ｎ形シリコンからなるｎ形ボディ領域１３ａと、同様に３族元素（例えば、Ｂ）をドーピングして、ｐ形シリコンからなるｐ形ボディ領域１３ｂとをそれぞれ形成する。これらは、シリコン膜を全面に成膜し島形状に形成した後に不純物をドーピングしてもよいし、初めから島形状に形成するものとして、その成膜時に不純物をドーピングさせてもよい。
【００３２】
次に、ｎ形ボディ領域１３ａとｐ形ボディ領域１３ｂを含む基板１１の全面上にシリコン酸化膜（ＳｉＯ２）を上記成膜技術を用いて形成する。この絶縁膜１４は、ｎ，ｐ形ボディ領域１３ａ、１３ｂ上においてゲート絶縁膜として機能する。
【００３３】
図７（ｃ）に示す工程において、絶縁膜１４を介してｎ形ボディ領域１３ａ上方にシリコンからなるゲート電極１５ａと、絶縁膜１４を介してｐ形ボディ領域１３ｂ上方にシリコンからなるゲート電極１５ｂをそれぞれ設ける。それらの形成方法としては、絶縁膜１４上に前述したＣＶＤ等の成膜技術によりゲート電極として必要な膜厚のシリコン膜を形成し、レジストマスク（図示せず）を用いたエッチング処理により、ゲート電極１５ａ、１５ｂをそれぞれ形成する。
【００３４】
これらのゲート電極１５ａ、１５ｂを含む絶縁膜１４上にＣＶＤ等の成膜技術により層間絶縁膜１６を形成する。この層間絶縁膜１６は、Ｎｃｈ領域において、ソース・ドレイン領域を形成するためのコンタクトホールと、Ｐｃｈ領域におけるゲート電極１５ｂを露出するコンタクトホールとが異方性エッチング処理により形成されている。
【００３５】
次に、図８（ａ）に示す工程において、コンタクトホールからこれらの領域にｎ＋となるように不純物をイオン注入してドープする。このドープにより、ｎ形ボディ領域１３ａ内に、ソース領域１８ａとドレイン領域１８ｂが形成され、さらにｎ＋形ゲート電極１９が形成される。そして、ソース・ドレイン領域１８ａ、１８ｂの表面を覆う絶縁膜１４部分を除去して、これらの領域表面を露出させる。
【００３６】
図８（ｂ）に示す工程において、選択的ＣＶＤを用いて、これらのコンタクトホールをＡｌやＣｕ等の金属材料によりに埋め込み、ソース・ドレイン電極２２、２２ｂを形成する。また同時に、ゲート電極１９上に上部ゲート電極２５を形成する。
【００３７】
さらに、層間絶縁膜１６に、Ｎｃｈ領域におけるゲート電極１５ａを露出するコンタクトホールと、Ｐｃｈ領域におけるソース・ドレイン領域を形成するためのコンタクトホールとが異方性エッチング処理により形成される。そして、コンタクトホールからこれらの領域がｐ＋となるように不純物をイオン注入してドープする。このドープにより、ｐ形ボディ領域１３ｂ内にソース領域２１ａとドレイン領域２１ｂが形成され、さらに、ｐ＋形ゲート電極２０が形成される。
【００３８】
図８（ｃ）に示す工程において、ソース・ドレイン領域２１ａ、２１ｂの表面を覆う絶縁膜１４部分を除去して、これらの領域表面を露出させる。選択的ＣＶＤを用いて、これらのコンタクトホールをＡｌやＣｕ等の金属材料によりに埋め込み、ドレイン電極２２ｂに繋がるソース電極２７及びドレイン電極２６を形成する。また同時に、ｐ＋形ゲート電極２０上に上部ゲート電極２４形成する。
【００３９】
このような製造方法により本発明の薄膜トランジスタを用いたＣＭＯＳ回路を製造することができる。
【００４０】
また、第２の実施形態として、一般的にｐ形ＴＦＴにおいては、ドレイン耐圧が比較的高いため、図１（ｂ）に示すような第１の実施形態のｐ形ＴＦＴの構造を用いなくとも、図２（ｂ）に示したような従来のｐ形ＴＦＴ構造とし、図２（ａ）に示すようにｎ形ＴＦＴのみ、図１（ａ）に示した構造と同じにすることもできる。この構造では、ボディ領域の極性をｎ形ＴＦＴとｐ形ＴＦＴで共通にすることも可能である。
【００４１】
次に第３の実施形態として、図９及び図１０には、本発明の薄膜トランジスタを液晶表示装置の駆動回路や、画素電極に接続されるトランジスタに用いた例について説明する。
この液晶表示装置３１は、内面側に対向電極４３が設けられた透明基板（基層）４１と、内面側に画素電極３３が設けられた透明基板（基層）３２とが対向されて配置され、これらの一対の透明基板４１、３２の周囲が枠状のシール材４４に接合され、その内部には液晶が充填された液晶層４２が設けられている。これらの透明基板４１、３２としては、例えばガラス板や石英ガラス板を用いることができる。
【００４２】
この透明基板３２の内面側に設けられた画素電極３３は、行方向および外方向にマトリックス状に複数配置されており、これらの画素電極３３には、それぞれ複数のＴＦＴ３４が設けられて電気的に接続される。これらのＴＦＴ３４のゲートには、画素電極３３の行方向に沿った走査配線３６及び、ソースには列方向に沿った信号配線３５が設けられ、それぞれに電気的に接続されている。これら走査配線３６の一端は、後側の透明基板３２の一側縁部に設けられた複数の走査配線端子（図示せず）にそれぞれ接続されている。これらの走査配線端子は、走査線駆動回路３７に接続されている。
【００４３】
また、これら信号配線３５の一端は、後側の透明基板３２の一端縁部に設けられた複数の信号配線３５の端子（図示せず）を介してそれぞれに信号線駆動回路３８に接続されている。
【００４４】
走査線駆動回路３７及び信号線駆動回路３８は、液晶コントローラ３９に接続される。液晶コントローラ３９は、例えば外部から供給される画像信号及び同期信号を受け取り、画素映像信号Ｖｐｉｘ、垂直走査制御信号ＹＣＴ、及び水平走査制御信号ＸＣＴを発生する。
【００４５】
透明基板４１の内面に設けられた一枚膜状の透明な対向電極４３は、複数の画素電極３３に対向している。透明基板４１の内面には、複数の画素電極３３と対面電極４３とが互いに対向する複数の画素部に対応させて、カラーフィルタを設けるとともに、前記画素部の間の領域に対応させて遮光膜を設けてもよい。
【００４６】
１対の透明基板４１、３２の外側には、図示しない偏光板が設けられている。また、透過型の液晶表示装置３１では、後側の透視基板３２の後側に後示しない面光源が設けられている。なお、液晶表示装置３０は、反射型或いは半透過反射型であってもよい。
【００４７】
以上説明した実施形態においては、半導体素子としてＴＦＴについて説明したが、半導体薄膜を基礎とする他の半導体素子、例えば、ダイオードについても本発明を適用することが可能である。さらに、薄膜トランジスタを用いる表示装置として液晶表示装置を例として説明したが、これに限定されるものではなく、例えば、有機ＥＬ表示装置に対しても適用できる。また、高いドレイン耐圧を有する本発明のｎ形、ｐ形薄膜トランジスタやＣＭＯＳ回路は、表示装置の高い駆動電圧で動作する駆動回路に好適する。
【００４８】
【発明の効果】
以上詳述したように本発明によれば、高いドレイン耐圧を有し、製造工数の増加を抑制しつつ、さらなる集積化が可能な薄膜トランジスタ及びこの薄膜トランジスタを用いて構成される回路及び表示装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る薄膜トランジスタ（ＴＦＴ）の概略的な構造例を示す図である。
【図２】本発明の第２の実施形態に係るＴＦＴの概略的な構造例を示す図である。
【図３】ボディ濃度と降伏電圧の関係を示す図である。
【図４】ｎ，ｐ形ＴＦＴにおけるゲート電圧Ｖｇとドレイン電流Ｉｄとの関係を示す図である。
【図５】本発明のＴＦＴにおけるオフセット距離について説明するための図である。
【図６】本発明のＴＦＴにより構成されたＣＭＯＳ回路の断面構成を示す図である。
【図７】図６に示したＣＭＯＳ回路の製造方法について説明するための工程図である。
【図８】が７に続き、ＣＭＯＳ回路の製造方法について説明するための工程図である。
【図９】第３の実施形態として、本発明のＴＦＴを用いた液晶表示装置の構成例を示す図である。
【図１０】第３の実施形態における液晶表示装置の概略的な断面構成を示す図である。
【図１１】従来のＴＦＴの断面構造を示す図である。
【図１２】従来のデプレッション（Ｄｅｐｌｅｔｉｏｎ）型ＴＦＴの断面構造を示す図である。
【符号の説明】
１…ボディ（ｎ）領域、２ａ，２ｂ…ソース・ドレイン（ｎ＋）領域、３ａ，３ｂ，８ａ，８ｂ…ソース・ドレイン電極、４…ゲート絶縁膜、５，９…ゲート電極、６…ボディ（ｐ）領域、７ａ…ソース領域、７ａ、７ｂ…ソース・ドレイン（ｎ＋）領域、Ａ１，Ａ２，Ｂ１，Ｂ２…オフセット距離、Ｌ…ゲート長。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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