(57)【要約】【課題】ＳＧＴやＳ−ＳＧＴにおいて、基板バイアス効果を低減することを課題とする。【解決手段】半導体基板と、該半導体基板上に形成される第１導電型の柱状半導体層と、該柱状半導体層の上部と下部に形成される第２導電型のソース・ドレイン拡散層と、該柱状半導体層の側面にゲート絶縁膜を介して形成されるゲート電極とを有するメモリセルを含み、該柱状半導体層の内部に、第２導電型の半導体層、絶縁体又は空洞を備えた半導体装置により上記課題を解決する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成される第１導電型の柱状半導体層と、
該柱状半導体層の上部と下部に形成される第２導電型のソース・ドレイン拡散層と、
該柱状半導体層の内部に形成される第２導電型の半導体層又は空洞と、
該柱状半導体層の側面に、ゲート絶縁膜を介して形成されるゲート電極とを有するか又は電荷蓄積層を介して形成される制御ゲート電極とを有するメモリセルを含むことを特徴とする半導体装置。
【請求項２】
前記メモリセルが２つ以上積層されてなり、各メモリセルを構成する柱状半導体層が、半導体基板表面に対し水平方向の断面積が段階的に小さくなるように積層されることで階段状の構造を有する請求項１に記載の半導体装置。
【請求項３】
前記電荷蓄積層もしくは前記制御ゲート電極が、階段状の構造を有する柱状半導体層の積層体の段差部と、段差部直上の柱状半導体層の側面とに跨って配置される請求項２に記載の半導体装置。
【請求項４】
半導体基板上に形成される柱状半導体層と、
該柱状半導体層の上部と下部に形成される第２導電型のソース・ドレイン拡散層と、
該柱状半導体層の内部に形成される絶縁体と、
該柱状半導体層の側面に電荷蓄積層を介して形成される制御ゲート電極とから構成されるメモリセルが２つ以上積層されてなり、
各メモリセルを構成する柱状半導体層が、半導体基板表面に対し水平方向の断面積が段階的に小さくなるように積層されることで階段状の構造を有し、
階段状の構造を有する柱状半導体層の積層体の段差部と、段差部直上の柱状半導体層の側面とに跨って該電荷蓄積層もしくは該制御ゲート電極が配置されることを特徴とする半導体装置。
【請求項５】
前記柱状半導体層の内部に形成される第２導電型の半導体層に接続し、該第２導電型の半導体層の電位制御を行うための電極を更に有することを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項６】
前記電荷蓄積層が、多結晶シリコンからなる浮遊ゲート電極であることを特徴とする請求項１〜５のいずれか１つに記載の半導体装置。
【請求項７】
前記電荷蓄積層が、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜からなることを特徴とする請求項１〜５のいずれか１つに記載の半導体装置。
【請求項８】
前記電荷蓄積層が、微細な多結晶シリコン粒からなる層であることを特徴とする請求項１〜５のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関する。更に詳しくは、本発明は、特にＭＯＳトランジスタ及びメモリトランジスタを用いた半導体集積回路に好適に使用できる半導体装置に関する。
【０００２】
【従来の技術】
半導体集積回路は、高集積化の一途を辿っている。この集積化に伴って、半導体集積回路の製造は、サブミクロン領域まで微細化が進んでいる。ところで、半導体集積回路は、従来の平面型構造（例えば、従来の平面型ＭＯＳ（金属−酸化膜−半導体）トランジスタ）の場合、サブミクロン領域まで微細化が進むと様々な問題が出てくる。
【０００３】
例えば、第１の問題として、前記ＭＯＳトランジスタのゲート長が短くなると、いわゆる短チャネル効果によるしきい値電圧の低下や、ホットキャリア効果によるトランジスタ特性の劣化が生じる。第２の問題として、前記ＭＯＳトランジスタのゲート幅が短くなると、いわゆる狭チャネル効果によるしきい値電圧の増大が生じると共に、チャネル幅が狭いため必要な電流量の確保ができなくなる。
【０００４】
以上のような、従来の平面型ＭＯＳトランジスタの２つの問題点を解決するために、ＳＧＴ（Ｓｕｒｒｏｕｎｄｉｎｇ  Ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒ）と呼ばれる、図４０（ａ）と（ｂ）に示される如き３次元構造のＭＯＳトランジスタが特開平６−３３４１４６号公報（特許文献１）に提案されている。図４０（ａ）と（ｂ）は、ｎチャネル型のＳＧＴである。図４０（ａ）と（ｂ）のＳＧＴは、表面にｐ型層を有するシリコン基板等の基板１上に形成されたｐ型の柱状半導体層（例えば柱状シリコン層）４を取り囲むように柱の側面にゲート絶縁膜５を介してゲート電極６が形成されている。柱状半導体層４の上部と下部にはそれぞれソース・ドレイン拡散層（４ａ、４ｂ）が形成されている。ｐチャネル型のＳＧＴであれば、ｎチャネル型のＳＧＴと、チャネル領域、ソース・ドレイン拡散層、ゲート電極の導電性が逆になるだけで構造はほぼ同様である。
【０００５】
従って、この構造では、ＭＯＳトランジスタの占有面積を大きくすることなく、柱状半導体層４の高さを大きくしてゲート長を長くできるため、上記第１の問題点を解決できる。また、柱状半導体層４の周囲を取り囲む領域がチャネル領域となるので、小さい占有面積内に大きなゲート幅を確保でき、上記第２の問題点も解決できる。
【０００６】
更に、ＳＧＴでは、ゲート電極がチャネル領域を取り囲むような構造から、ゲート電極のチャネル領域に対する制御性が強くなる。そのため、ＭＯＳトランジスタのサブスレッショルド特性が急峻で、サブスレッショルドスイング（Ｓファクターとよばれ、Ｓ＝（Ｉｎ１０）・ｄＶｇｓ／ｄ（ｌｏｇＩｄ）＝（Ｉｎ１０）・（ｋＴ／ｑ）（１＋Ｃｄ／Ｃｏｘ）で表される）が小さいトランジスタが実現できる利点がある。ここでＶｇｓはトランジスタのゲート／ソース間電位、Ｉｄはドレイン電流、Ｃｄは空乏層容量、Ｃｏｘはゲート容量である。
更に、柱状半導体層４の側壁のチャネル領域表面から延びる空乏層が柱状半導体層４全体を空乏化させ、これによって空乏層容量（上記のＣｄ）が無い場合の理想的なサブスレッショルドスイングを得ることができる。
【０００７】
また、柱状半導体層４の幅が小さくなると、柱状半導体層４の下部に形成されたソース・ドレイン拡散層から延びる空乏層により、柱状半導体層４全体を空乏化することができる。そのため、チャネル領域が基板１から切り離されることにより、基板バイアスの変動に伴うしきい値電圧の変動が生じ難い。よって、基板バイアス効果の低減されたＭＯＳトランジスタを得ることができる。
また、柱状半導体層４内部が完全空乏化されることにより、トランジスタ・オフ時のソース・ドレイン層間のリーク電流を低下さすことができ、低消費電力化が可能となる。
【０００８】
更に、特開平６−３３４１４６号公報に記載されるＳＧＴでは、前記柱状半導体層の内部に柱の高さ方向に延在した絶縁領域９を設け、図４１（ａ）と（ｂ）に示す如き構造とすることも提案されている。図中、７は層間絶縁膜である。この構造によれは、前記柱状半導体層の幅を、例えばサブクォーターミクロンレベルまで微細化しなくても、理想的なサブスレッショルドスイングを有する、あるいは基板バイアス効果のないＭＯＳトランジスタを得ることが可能である。
【０００９】
つまり、図４１（ａ）と（ｂ）の構成では、柱状半導体層のチャネル領域の内側に、絶縁領域９が形成される。これにより、柱状半導体層の幅の大きさにかかわらず、上部あるいは下部ソース・ドレイン層から延びる空乏層で、柱状半導体層のチャネル領域全体を完全空乏化させることができる。このため、理想的なサブスレッショルドスイングを有する、あるいは基板バイアス効果のないＭＯＳトランジスタを得ることができる。
【００１０】
【発明が解決しようとする課題】
以上のように、ＳＧＴは、微細化とともに平面型ＭＯＳトランジスタで生じるいわゆる短チャネル効果、狭チャネル効果によるトランジスタ特性劣化の問題を解決でき、サブスレッショルドスイングが小さく、かつ基板バイアス効果を低減した完全空乏化ＭＯＳトランジスタの候補である。
このような理想的なＳＧＴを実現するためには、柱状半導体層の下部に形成されるソース・ドレイン拡散層から延びる空乏層が柱状半導体層全体を空乏化する必要がある。そのため、柱状半導体層の幅を、例えばサブクォーターミクロンレベルまで小さくしなければならない。
【００１１】
しかしながら、このような構造のＳＧＴの形成は、リソグラフィ技術の観点から困難である。更に、柱状半導体層の幅を小さくするとチャネル領域が小さくなってしまうので、柱状半導体層の大きさの自由度がなくなり、ＬＳＩデザイン上に不都合が生じるという問題があった。
【００１２】
また、柱状半導体層のチャネル領域の内側に、絶縁領域を形成することにより、柱状半導体層の幅の大きさにかかわらず、上部あるいは下部ソース・ドレイン拡散層から延びる空乏層を用いて柱状半導体層のチャネル領域全体を完全空乏化させることができる。しかし、この場合、完全空乏化動作を実現するためには、前記柱状半導体層のチャネル領域の内側に形成する絶縁領域とチャネル領域下面との距離をチャネル領域の空乏層幅以下にする必要がある。
【００１３】
また、前記公報には、ＳＧＴを柱状半導体層高さ方向に多段に積層した、いわゆるＳ−ＳＧＴ（Ｓｔａｃｋｅｄ−Ｓｕｒｒｏｕｎｄｉｎｇ  Ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒ）が記載されている。しかし、このＳ−ＳＧＴでは、柱状半導体層のチャネル領域を空乏化させることが困難である。
【００１４】
【課題を解決するための手段】
本発明は上記実情を鑑みてなされたものであり、ＳＧＴに代表される３次元構造のＭＯＳトランジスタやメモリセル、もしくはＳ−ＳＧＴフラッシュメモリに代表される多段積層型の３次元構造のメモリセルの基板バイアス効果の低減を課題とする。
【００１５】
かくして本発明によれば、半導体基板上に形成される第１導電型の柱状半導体層と、
該柱状半導体層の上部と下部に形成される第２導電型のソース・ドレイン拡散層と、
該柱状半導体層の内部に形成される第２導電型の半導体層又は空洞と、
該柱状半導体層の側面に、ゲート絶縁膜を介して形成されるゲート電極とを有するか又は電荷蓄積層を介して形成される制御ゲート電極とを有するメモリセルを含むことを特徴とする半導体装置が提供される。
【００１６】
また、本発明によれば、
半導体基板上に形成される柱状半導体層と、
該柱状半導体層の上部と下部に形成される第２導電型のソース・ドレイン拡散層と、
該柱状半導体層の内部に形成される絶縁体と、
該柱状半導体層の側面に電荷蓄積層を介して形成される制御ゲート電極とから構成されるメモリセルが２つ以上積層されてなり、
各メモリセルを構成する柱状半導体層が、半導体基板表面に対し水平方向の断面積が段階的に小さくなるように積層されることで階段状の構造を有し、
階段状の構造を有する柱状半導体層の積層体の段差部と、段差部直上の柱状半導体層の側面とに跨って該電荷蓄積層もしくは該制御ゲート電極が配置されることを特徴とする半導体装置が提供される。
【００１７】
【発明の実施の形態】
本発明は、ＳＧＴ構造を有する半導体装置において、半導体基板上に形成される第１導電型の柱状半導体層中に、第２導電型の半導体層又は空洞を備えることを特徴の１つとしている。更に、ＳＧＴ構造を有する半導体装置において、ゲート電極が、柱状半導体層の側面にゲート絶縁膜又は電荷蓄積層を介して形成されていることも特徴の１つとしている。
【００１８】
本発明に使用できる半導体基板は、特に限定されず、公知の基板をいずれも使用することができる。例えば、シリコン基板、シリコンゲルマニウム基板等が挙げられる。
次に、半導体基板上に形成される第１導電型の柱状半導体層を構成する半導体は、特に限定されない。例えば、シリコンのような半導体が挙げられる。第１導電型とは、ｎ又はｐ型のいずれかである。ｎ型を与える不純物としてはリン、砒素等が挙げられ、ｐ型を与える不純物としてはホウ素等が挙げられる。
【００１９】
次に、柱状半導体層の上部と下部に、第２導電型のソース・ドレイン拡散層が形成されている。ここで、第２導電型は、第１導電型がｐ型の場合ｎ型を、ｎ型の場合ｐ型である。
次に、柱状半導体層の内部には、第２導電型の半導体層又は空洞が形成されている。第２導電型の半導体層は、通常柱状半導体層と同種の半導体からなる。第２導電型の半導体層の不純物濃度、第２導電型の半導体層及び空洞の大きさ及び形状は、基板バイアス効果を防ぐことができれば特に限定されない。
【００２０】
柱状半導体層の側面にゲート絶縁膜又は電荷蓄積層を介してゲート電極が形成されている。なお、第２導電型の半導体層を備える場合は、ゲート絶縁膜又は電荷蓄積層のいずれを備えてもよく、空洞を備える場合は、電荷蓄積層を備える。ゲート絶縁膜は、特に限定されず、公知の絶縁膜をいずれも使用できる。例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜及びそれらの積層体等の絶縁膜、酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜等の高誘電体膜が挙げられる。
【００２１】
電荷蓄積層は、電荷を蓄積する機能を有する限り特に限定されない。例えば、多結晶シリコンからなる浮遊ゲート電極、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜、微細な多結晶シリコン粒からなる層等が挙げられる。
ゲート電極を構成する材料としては、通常ゲート電極として使用される材料を全て使用できる。具体的には、シリコン、シリサイド、金属等が挙げられる。
【００２２】
更に、本発明では、Ｓ−ＳＧＴ構造を有する半導体装置において、半導体基板上に形成される第１導電型の柱状半導体層中に、第２導電型の半導体層、絶縁体又は空洞を備えることを特徴の１つとしている。更に、ＳＧＴ構造を有する半導体装置において、ゲート電極が、柱状半導体層の側面にゲート絶縁膜又は電荷蓄積層を介して形成されていることも特徴の１つとしている。
【００２３】
Ｓ−ＳＧＴ構造では、ＳＧＴが複数個積層されている。積層個数は、２個以上であれば特に限定されない。好ましい積層個数は、２ｎ個（ｎは自然数）である。
また、柱状半導体層中に存在する絶縁体を構成する材料としては、特に限定されないが、酸化シリコンが挙げられる。絶縁体以外のＳ−ＳＧＴの構成要素は、上記ＳＧＴと同じ要素を使用することができる。
【００２４】
【実施例】
以下、本発明の実施例を図面を参照して説明する。
実施例１
図１は本発明の一実施例の３次元構造のＭＯＳトランジスタを示す模式的な断面図である。なお、本実施例ではｎ型ＭＯＳトランジスタについて示す。
この実施例では、ｐ型シリコン基板１００上に柱状半導体層１１０が形成されている。また、該柱状半導体層１１０の側面の少なくとも一部を活性領域面とし、前記活性領域面の少なくとも一部に、例えば熱酸化により形成されたゲート酸化膜２００が形成されている。更に、前記ゲート酸化膜２００の少なくとも一部を覆うように、例えば多結晶シリコンからなるゲート電極３００が配置されている。
【００２５】
そして、前記柱状半導体層１１０の上面及び下面にはｎ型拡散層からなるソース・ドレイン拡散層（５００、６００）が設けられ、３次元構造のＭＯＳトランジスタ（メモリセル）が構成されている。
柱状半導体層１１０の内部の少なくとも一部に、前記柱状半導体層１１０とは逆導電型、本実施例ではｎ型の半導体層１５０が形成されている。前記半導体層１５０は柱状半導体層１１０の内部に形成され、かつ、チャネル反転時、前記柱状半導体層１１０が完全空乏化する限り、その形状及び大きさは、特に限定されない。
【００２６】
上記の如き構造とすることにより、柱状半導体層１１０と前記柱状半導体層１１０の内部に形成された半導体層１５０との間にＰＮ接合が形成される。そのため、前記柱状半導体層１１０の内部に空乏層が形成される。その結果、前記柱状半導体層１１０の幅が大きく、高さが高くても、チャネル反転時、前記柱状半導体層１１０を容易に完全空乏化できる。従って、理想的なサブスレッショルドスイングを有する基板バイアス効果の低減したＭＯＳトランジスタを得ることができる。図１中、９１０は層間絶縁膜を意味する。
【００２７】
更に、図２に柱状半導体層１１０の内部に形成された前記柱状半導体層１１０と逆導電型の半導体層１５０に電極１０を形成した場合の構造を示す。この構造では、半導体層１５０の電位を制御することが可能となる。例えば本実施例の場合、正電位Ｖ１を印加することにより、前記柱状半導体層１１０と半導体層１５０の間に形成されたＰＮ接合が逆バイアスされる。その結果、空乏層が広がり、より大きな幅をもつ柱状半導体層１１０の場合にも前記柱状半導体層１１０を容易に完全空乏化できる。従って、理想的なサブスレッショルドスイングを有する基板バイアス効果の低減したＭＯＳトランジスタを得ることができる。図２中、２０１は絶縁膜を意味する。
【００２８】
半導体層１５０は、例えば、柱状半導体層を形成した後、斜めイオン注入を用いることより、容易に形成できる。
なお、上記実施例ではｎ型ＭＯＳトランジスタの場合を示したが、ｐ型ＭＯＳトランジスタにおいても導電型をすべて逆導電型とすることにより、上記実施例を適用できることは言うまでもない。
【００２９】
実施例２
次に、本発明の他の実施例（実施例２）について図３を用いて説明する。
図３は３次元構造のＳＧＴフラッシュメモリを示す模式的な断面図である。なお、本実施例ではｐ型基板を用いたＳＧＴフラッシュメモリについて示す。
【００３０】
この実施例では、ｐ型シリコン基板１００上に柱状半導体層１１０が形成されている。また、該柱状半導体層１１０の側面の少なくとも一部を活性領域面とし、前記活性領域面の少なくとも一部に、例えば熱酸化により形成されたトンネル酸化膜２１０が形成されている。更に、前記トンネル酸化膜２１０の少なくとも一部を覆うように、例えば多結晶シリコンからなる浮遊ゲート電極３１０が配置されている。そして、前記浮遊ゲート電極３１０を覆うように、例えばシリコン酸化膜−シリコン窒化膜−シリコン酸化膜、いわゆるＯＮＯ膜からなる絶縁膜２２０が配置されている。また、絶縁膜２２０上に制御ゲート電極３２０が配置された構造となっている。
そして、前記柱状半導体層１１０の上面及び下面にはｎ型拡散層からなるソース・ドレイン拡散層（５００、６００）が設けられ、３次元構造メモリが構成されている。
【００３１】
柱状半導体層１１０の内部の少なくとも一部に、前記柱状半導体層１１０とは逆導電型、本実施例ではｎ型の半導体層１５０が形成されている。なお、上記実施例と同様、半導体層１５０は柱状半導体層１１０の内部に形成され、かつ、チャネル反転時、前記柱状半導体層１１０が完全空乏化する限り、その形状及び大きさは、特に限定されない。
【００３２】
この実施例においても、実施例１にて示したように、前記柱状半導体層１１０と前記柱状半導体層１１０の内部に形成された半導体層１５０との間にＰＮ接合が形成される。そのため、柱状半導体層１１０の内部に空乏層が形成される。その結果、柱状半導体層１１０の幅が大きく、高さが高くても、チャネル反転時、前記柱状半導体層１１０を容易に完全空乏化できる。従って、理想的なサブスレッショルドスイングを有する基板バイアス効果の低減したＳＧＴフラッシュメモリを得ることができる。
【００３３】
また、本実施例においても、実施例１にて示したように、柱状半導体層１１０の内部に形成された半導体層１５０に電極を形成してもよい。この構成により、半導体層１５０の電位を制御できるので、より大きな幅を持つ柱状半導体層１１０の場合にも前記柱状半導体層１１０が容易に完全空乏化できる。従って、理想的なサブスレッショルドスイングを有する基板バイアス効果の低減したＳＧＴフラッシュメモリを得ることができる。
【００３４】
なお、本実施例で示した多結晶シリコンからなる浮遊ゲート電極を電荷蓄積層として用いたフラッシュメモリに限らず、図４に示したように、酸化膜−窒化膜−酸化膜（ＯＮＯ膜）からなる電荷蓄積層３３０を用いる、いわゆるＭＯＮＯＳ型メモリや、図５に示したように、微細結晶シリコンからなる電荷蓄積層３４０を用いるメモリにも適用できることは言うまでもない。
更に、上記実施例ではｐ型基板の場合を示したが、ｎ型基板の場合においても導電型をすべて逆導電型とすることにより適用できることは言うまでもない。
【００３５】
実施例３
次に、本発明の他の実施例（実施例３）について図６を用いて説明する。
図６は３次元構造のＳ−ＳＧＴフラッシュメモリを示す模式的な断面図である。なお、本実施例ではｐ型基板を用いた場合について示す。
この実施例では、ｐ型シリコン基板１００上に少なくとも二つ以上の段を有する柱状半導体層１１０が形成されている。各段を構成する柱状半導体層１１０ごとにメモリセルが形成されている。
【００３６】
メモリセルは、次の構成を有する。まず、該柱状半導体層１１０の側面の少なくとも二つ以上の面を活性領域面とし、前記活性領域面の少なくとも一部に、例えば熱酸化により形成されたトンネル酸化膜２３０が形成されている。更に、前記トンネル酸化膜２３０の少なくとも一部を覆うように、例えば多結晶シリコンからなる浮遊ゲート電極３５０が配置されている。そして、前記浮遊ゲート電極３５０を覆うように、例えばシリコン酸化膜−シリコン窒化膜−シリコン酸化膜、いわゆるＯＮＯ膜からなる絶縁膜２５０が配置されている。また、絶縁膜２５０上に例えば多結晶シリコンからなる制御ゲート電極３６０が配置されている。
【００３７】
上記メモリセルは、前記柱状半導体層１１０の一部に形成された拡散層７００を介して複数個、例えば少なくとも二つ以上直列に配置されている。更に、直列に接続されたメモリセルの両端部に拡散層７００を介して選択トランジスタが形成されている。
前記選択トランジスタは、段を有する柱状半導体層１１０の最上部の段と最下部の段に形成されている。個々の選択トランジスタは、柱状半導体層１１０の側面の少なくとも一部を覆うゲート酸化膜２４０と、前記ゲート酸化膜２４０の少なくとも一部を覆う選択ゲート電極３７０とからなる。
【００３８】
そして、前記柱状半導体層１１０の上面及び下面にはｎ型拡散層からなるソース・ドレイン拡散層（５００、６００）が設けられ、３次元構造のＳ−ＳＧＴフラッシュメモリが構成されている。
なお、図６に示した構造では、柱状半導体層１１０が４段を有する場合を示している。
【００３９】
柱状半導体層１１０の内部の少なくとも一部に、前記柱状半導体層１１０とは逆導電型、本実施例ではｎ型の半導体層１５０が形成されている。なお、本実施例では、前記半導体層１５０の形状を前記柱状半導体層１１０と同様の階段形状にて示している。しかし、前記半導体層１５０は、前記柱状半導体層１１０の内部に形成され、かつ全てのメモリセル、選択トランジスタそれぞれのチャネル反転時、前記柱状半導体層１１０が完全空乏化する限り、その形状及び大きさは、特に限定されない。
【００４０】
この実施例においても、実施例１にて示したように、前記柱状半導体層１１０と前記柱状半導体層１１０の内部に形成された半導体層１５０との間にＰＮ接合が形成される。そのため、柱状半導体層１１０の内部に空乏層が形成される。その結果、柱状半導体層１１０の幅が大きく、高さが高くても、チャネル反転時、前記柱状半導体層１１０が容易に完全空乏化できる。従って、理想的なサブスレッショルドスイングを有する基板バイアス効果の低減したＳ−ＳＧＴフラッシュメモリを得ることができる。
【００４１】
また、本実施例においても、実施例１にて示したように、柱状半導体層１１０の内部に形成された半導体層１５０に電極を形成してもよい。この構成により、半導体層１５０の電位を制御できるので、より大きな幅を持つ柱状半導体層１１０の場合にも前記柱状半導体層１１０が容易に完全空乏化できる。従って、理想的なサブスレッショルドスイングを有する基板バイアス効果の低減したＳ−ＳＧＴフラッシュメモリを得ることができる。
【００４２】
また、本実施例においては柱状半導体層１１０が４段を有する場合を示しているが、段数については二つ以上の段を有していれば、その段数は特に限定されない。更に、本実施例においては、積層したメモリセル及び選択トランジスタを構成する柱状半導体層の各々の幅が下の段ほど大きい場合を示している。しかし、各幅は同一でもよく、各々の幅の相対関係は特に限定されない。
【００４３】
なお、本実施例においても、実施例２にて示したように、例えば多結晶シリコンからなる浮遊ゲート電極を用いたフラッシュメモリに限らず、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜からなる電荷蓄積層を用いる、いわゆるＭＯＮＯＳ型メモリや、微細結晶シリコンからなる電荷蓄積層を用いるメモリにも適用できることは言うまでもない。
更に、上記実施例ではｐ型基板の場合を示したが、ｎ型基板の場合においても導電型をすべて逆導電型とすることにより適用できることは言うまでもない。
【００４４】
実施例４
次に、本発明の他の実施例（実施例４）について図７を用いて説明する。
図７は３次元構造のＭＯＳトランジスタを示す模式的な断面図である。なお、本実施例ではｎ型ＭＯＳトランジスタについて示す。
【００４５】
本実施例においては、実施例１に示した３次元構造のＭＯＳトランジスタにおいて、柱状半導体層１１０の内部の少なくとも一部を空洞化した場合の構造となっている。
なお、柱状半導体層内部に空洞９００を形成する方法としては、例えば、次の方法がある。すなわち、シリコン基板上にＳｉに対し選択比のある材料（例えば酸化膜）を柱状に形成する。次に、エピタキシャル法により柱状酸化膜表面にＳｉエピタキシャル層を形成する。その後、Ｓｉエピタキシャル層上面の一部を開口し、その開口部をマスクとしてＨＦ溶液等を用いてウェットエッチで柱状酸化膜層をエッチング除去する。更に、開口をエピタキシャルもしくは酸化膜の堆積等で閉じる。このような方法により、空洞９００を得ることができる。
【００４６】
上述したように、柱状半導体層１１０の少なくとも一部を空洞化することにより、柱状半導体層１１０を、例えばサブクォーターミクロンレベルまで微細化することなく、理想的なサブスレッショルドスイングを有する、あるいは基板バイアス効果のないＭＯＳトランジスタを得ることが可能となる。
なお、柱状半導体層１１０内部の空洞９００は、柱状半導体層１１０内部に形成され、かつ、チャネル反転時、前記柱状半導体層１１０が完全空乏化する限り、その形状及び大きさは特に限定されない。
【００４７】
また、実施例２及び実施例３にて示したメモリセル構造を有する３次元構造においても、同様に柱状半導体層の少なくとも一部を空洞化することにより、柱状半導体層を、例えばサブクォーターミクロンレベルまで微細化することなく、理想的なサブスレッショルドスイングを有するあるいは基板バイアス効果のないＭＯＳトランジスタを得ることが可能となることはいうまでもない。
なお、上記実施例ではｎ型ＭＯＳトランジスタの場合を示したが、ｐ型ＭＯＳトランジスタにおいても導電型をすべて逆導電型とすることにより適用できることは言うまでもない。
【００４８】
実施例５
次に、本発明の他の実施例（実施例５）について図８を用いて説明する。
図８は一実施例の３次元構造のＳ−ＳＧＴフラッシュメモリを示す模式的な断面図である。なお、本実施例ではｐ型基板を用いたＳ−ＳＧＴフラッシュメモリについて示す。
この実施例では、ｐ型シリコン基板１００上に少なくとも二つ以上の段を有する柱状半導体層１１０が形成されている。各段を構成する柱状半導体層１１０ごとにメモリセルが形成されている。
【００４９】
メモリセルは、次の構成を有する。まず、該柱状半導体層１１０の側面の少なくとも二つ以上の面を活性領域面とし、前記活性領域面の少なくとも一部に、例えば熱酸化により形成されたトンネル酸化膜２３０が形成されている。更に、前記トンネル酸化膜２３０の少なくとも一部を覆うように、例えば多結晶シリコンからなる浮遊ゲート電極３５０が配置されている。そして、前記浮遊ゲート電極を覆うように、例えばシリコン酸化膜−シリコン窒化膜−シリコン酸化膜、いわゆるＯＮＯ膜からなる絶縁膜２５０が配置されている。また、絶縁膜２５０上に例えば多結晶シリコンからなる制御ゲート電極３６０が配置されている。
【００５０】
上記メモリセルは、前記柱状半導体層１１０の一部に形成された拡散層７００を介して複数個、例えば少なくとも二つ以上直列に配置されている。更に、直列に接続されたメモリセルの両端部に拡散層７００を介して選択トランジスタを備えた構造となっている。
前記選択トランジスタは、段を有する柱状半導体層１１０の最上部の段と最下部の段に形成されている。個々の選択トランジスタは、柱状半導体層１１０の側面の少なくとも一部を覆うゲート酸化膜２４０と、前記ゲート酸化膜２４０の少なくとも一部を覆う選択ゲート電極３７０とからなる。
【００５１】
そして、前記柱状半導体層１１０の上面及び下面にはｎ型拡散層からなるソース・ドレイン拡散層（５００、６００）が設けられている。
図８に示した構造では、柱状半導体層１１０が４段を有する場合を示している。
【００５２】
柱状半導体層１１０の内部の少なくとも一部に、絶縁体１６０が形成されている。なお、本実施例では、前記絶縁体１６０の形状を前記柱状半導体層１１０と同様の階段形状にて示している。しかし、前記絶縁体１６０は、前記柱状半導体層１１０の内部に形成され、かつ全てのメモリセル、選択トランジスタそれぞれのチャネル反転時、前記柱状半導体層１１０が完全空乏化する限り、その形状及び大きさは、特に限定されない。また、前記絶縁体１６０はシリコン酸化膜、シリコン窒化膜等が望ましいが、電気的に絶縁可能な材料であれば、特に限定されない。
【００５３】
この実施例においても、前記柱状半導体層１１０と前記柱状半導体層１１０の内部に形成された前記絶縁体１６０との間に空乏層が形成される。従って、柱状半導体層１１０の幅が大きく、高さが高くても、チャネル反転時、前記柱状半導体層１１０を容易に完全空乏化できる。従って、理想的なサブスレッショルドスイングを有する基板バイアス効果の低減したＳ−ＳＧＴフラッシュメモリを得ることができる。
【００５４】
また、本実施例においては柱状半導体層１１０が４段を有する場合を示しているが、段数については二つ以上の段を有していれば、その段数は特に限定されない。更に、本実施例にいては、積層したメモリセル及び選択トランジスタを成す柱状半導体層の各々の幅が下の段ほど大きい場合を示している、しかし、各幅は同一でもよく、各々の幅の相対関係は特に限定されない。
【００５５】
なお、本実施例においても、実施例２にて示したように、例えば多結晶シリコンからなる浮遊ゲート電極を用いたフラッシュメモリに限らず、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜からなる電荷蓄積層を用いる、いわゆるＭＯＮＯＳ型メモリや、微細結晶シリコンからなる電荷蓄積層を用いるメモリセルにも適用できることは言うまでもない。
更に、上記実施例ではｐ型基板の場合を示したが、ｎ型基板の場合においても導電型をすべて逆導電型とすることにより適用できることは言うまでもない。
【００５６】
実施例６
次に、本発明の他の実施例（実施例６）について図９を用いて説明する。
図９は一実施例の３次元構造のＳ−ＳＧＴフラッシュメモリを示す模式的な断面図である。なお、本実施例ではｐ型基板を用いたＳ−ＳＧＴフラッシュメモリについて示す。
この実施例では、ｐ型シリコン基板１００上に少なくとも二つ以上の段を有する柱状半導体層１１０が形成されている。各段を構成する柱状半導体層１１０ごとにメモリセルが形成されている。
【００５７】
メモリセルは、次の構成を有する。まず、該柱状半導体層１１０の側面の少なくとも二つ以上の面を活性領域面とし、前記活性領域面の少なくとも一部に、例えば熱酸化により形成されたトンネル酸化膜２３０が形成されている。更に、前記トンネル酸化膜２３０の少なくとも一部を覆うように、例えば多結晶シリコンからなる浮遊ゲート電極３５０が配置されている。そして、前記浮遊ゲート電極を覆うように、例えばシリコン酸化膜−シリコン窒化膜−シリコン酸化膜、いわゆるＯＮＯ膜からなる絶縁膜２５０が配置されている。また、絶縁膜２５０上に例えば多結晶シリコンからなる制御ゲート電極３６０が配置されている。
【００５８】
上記メモリセルは、前記柱状半導体層１１０の一部に形成された拡散層７００を介して複数個、例えば少なくとも二つ以上直列に配置されている。更に、直列に接続されたメモリセルの両端部に拡散層７００を介して選択トランジスタを備えた構造となっている。
前記選択トランジスタは、段を有する柱状半導体層１１０の最上部の段と最下部の段に形成されている。個々の選択トランジスタは、柱状半導体層１１０の側面の少なくとも一部を覆うゲート酸化膜２４０と、前記ゲート酸化膜２４０の少なくとも一部を覆う選択ゲート電極３７０とからなる。
【００５９】
そして、前記柱状半導体層１１０の上面及び下面にはｎ型拡散層からなるソース・ドレイン拡散層（５００、６００）が設けられている。
図９に示した構造では、柱状半導体層１１０が４段を有する場合を示している。
【００６０】
柱状半導体層１１０の内部の少なくとも一部に、空洞９００が形成されている。なお、本実施例では、前記空洞９００の形状を前記柱状半導体層１１０と同様の階段形状にて示している。しかし、前記空洞９００は前記柱状半導体層１１０の内部に形成され、かつ全てのメモリセル、選択トランジスタそれぞれのチャネル反転時、前記柱状半導体層１１０が完全空乏化する限り、その形状及び大きさは、特に限定されない。
【００６１】
この実施例においても、前記柱状半導体層１１０と前記柱状半導体層１１０の内部に形成された前記空洞９００との間に空乏層が形成される。従って、柱状半導体層１１０の幅が大きく、高さが高くても、チャネル反転時、前記柱状半導体層１１０が容易に完全空乏化できる。よって、理想的なサブスレッショルドスイングを有する基板バイアス効果の低減したＳ−ＳＧＴフラッシュメモリを得ることができる。
【００６２】
また、本実施例においては柱状半導体層１１０が４段を有する場合を示しているが、段数については二つ以上の段を有していれば、その段数は特に限定されない。更に、本実施例にいては、積層したメモリセル及び選択トランジスタを成す柱状半導体層の各々の幅が下の段ほど大きい場合を示している。しかし、各幅は同一でもよく、各々の幅の相対関係については特に限定されない。
【００６３】
なお、本実施例においても、実施例２にて示したように、例えば多結晶シリコンからなる浮遊ゲート電極を用いたフラッシュメモリに限らず、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜からなる電荷蓄積層を用いる、いわゆるＭＯＮＯＳ型メモリや、微細結晶シリコンからなる電荷蓄積層を用いるメモリセルにも適用できることは言うまでもない。
更に、上記実施例ではｐ型基板の場合を示したが、ｎ型基板の場合においても導電型をすべて逆導電型とすることにより適用できることは言うまでもない。
【００６４】
実施例７
次に、本発明の他の実施例（実施例７）について図１０〜１７を用いて説明する。
この実施例では、半導体基板上に少なくとも二つ以上の段を有する柱状半導体層と、前記柱状半導体層の内部の少なくとも一部に、絶縁体が形成されている柱状半導体層の製造方法について示す。
なお、以下に示す図１０〜１７は、本実施例における柱状半導体層の製造方法を示す要部の概略工程断面図である。
【００６５】
まず、半導体基板として例えばｐ型シリコン基板１００の表面に例えばシリコン酸化膜からなる絶縁体１６０を１００〜５０００ｎｍ堆積する。次に、マスク層となる第一の絶縁膜として例えばシリコン窒化膜８１５を２００〜２０００ｎｍ堆積する。更に、シリコン窒化膜８１５上に形成され、公知のフォトリソグラフィ技術によりパターニングされたレジストＲ１をマスクとして用いて、例えば反応性イオンエッチングによりシリコン窒化膜８１５をエッチングする（図１０）。
【００６６】
なお、マスク層は、絶縁体１６０に対するエッチング時においてエッチングされない、もしくはエッチング速度が絶縁体１６０より遅くなる材料であればシリコン窒化膜でなくともよい。従って、シリコン窒化膜のような絶縁膜ではなく、導電膜でも構わない。また、二種以上の材料からなる積層膜でも構わない。
そして、レジストＲ１を除去した後、シリコン窒化膜８１５をマスクに用いて、例えば反応性イオンエッチングにより絶縁体１６０を５０〜５０００ｎｍエッチングする。更に、第二の絶縁膜として例えば、シリコン窒化膜８１６を５〜１０００ｎｍ形成する（図１１）。
【００６７】
そして、異方性エッチングによりシリコン窒化膜８１６を、シリコン窒化膜８１５及び柱状に加工された絶縁体１６０の側面に、サイドウォールスペーサスペーサ状に配置する（図１２）。
次に、サイドウォールスペーサスペーサ状に形成されたシリコン窒化膜８１６をマスクにして、例えば反応性イオンエッチングにより絶縁体１６０を５０〜５０００ｎｍエッチングする。このエッチングにより、絶縁体１６０を柱状に加工する（図１３）。
【００６８】
続いて、第三の絶縁膜としてシリコン窒化膜８１７を５〜１０００ｎｍ堆積する。その後、異方性エッチングによりシリコン窒化膜８１７を、シリコン窒化膜８１５、シリコン窒化膜８１６及び柱状に加工された絶縁体１６０の側面にサイドウォールスペーサスペーサ状に配置する。そして、サイドウォールスペーサスペーサ状に形成されたシリコン窒化膜８１７をマスクにして、例えば反応性イオンエッチングにより絶縁体１６０を５０〜５０００ｎｍエッチングする。このエッチングにより、絶縁体１６０を柱状に加工する（図１４）。
【００６９】
続いて、第四の絶縁膜としてシリコン窒化膜８１８を５〜１０００ｎｍ堆積する。その後、異方性エッチングによりシリコン窒化膜８１８を、シリコン窒化膜８１５、シリコン窒化膜８１６、シリコン窒化膜８１７及び柱状に加工された絶縁体１６０の側面にサイドウォールスペーサスペーサ状に配置する。次に、サイドウォールスペーサ状に形成されたシリコン窒化膜８１８をマスクにして、例えば反応性イオンエッチングにより絶縁体１６０を柱状に加工する  （図１５）。
以上の工程により、半導体基板上に、段を有する柱状の絶縁体１６０が形成される。
その後、例えば等方性エッチングによりシリコン窒化膜８１５〜８１８を選択除去する（図１６）。
【００７０】
続いて、前記ｐ型シリコン基板１００及び前記絶縁体１６０上にシリコンを例えば５〜５０００ｎｍエピタキシャル成長させる。その結果、半導体基板上に少なくとも二つ以上の段を有し、かつ内部の少なくとも一部に、絶縁体が形成されている柱状半導体層１１０が形成される（図１７）。
なお、本実施例の一例としてｐ型半導体基板に対し絶縁体１６０を形成しているが、ｎ型基板内に対し、絶縁体１６０を形成しても構わない。またエピタキシャル成長させるシリコンの導電型は、基板と同一の導電型が好ましい。
【００７１】
また、本実施例では絶縁体１６０を、第一から第四の絶縁膜であるシリコン窒化膜（８１５〜８１８）をサイドウォールスペーサ状に形成し、該サイドウォールスペーサを絶縁体１６０の反応性イオンエッチング時におけるマスクとして用いることで階段状に加工してきた。この加工法以外に、例えば絶縁膜もしくは導電膜の埋め込みにより絶縁体１６０の先端部のみを露出さる工程と、該露出部に対し例えば等方性エッチングを行うことで絶縁体１６０の先端部を細らせる工程とを繰り返すことにより絶縁体１６０を少なくとも二つ以上の段を有する形状に加工する方法でも構わない。
【００７２】
実施例８
次に、本発明の他の実施例（実施例８）について図１８〜２７を用いて説明する。
この実施例では、半導体基板上に少なくとも二つ以上の段を有する柱状半導体層と、前記柱状半導体層の内部の少なくとも一部に、前記柱状半導体層とは逆導電型の半導体層が形成されている柱状半導体層の製造方法について示す。
なお、以下に示す図１８〜２７は、本実施例における柱状半導体層の製造方法を示す要部の概略工程断面図である。
【００７３】
まず、半導体基板として例えばｐ型シリコン基板１００の表面にマスク層となる第一の絶縁膜として例えばシリコン酸化膜８２１を２００〜２０００ｎｍ堆積する。次に、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ２をマスクとして用いて、反応性イオンエッチングによりシリコン酸化膜８２１をエッチングする（図１８）。
【００７４】
なお、マスク層は、ｐ型シリコン基板１００に対する反応性エッチング時においてエッチングされない、もしくはエッチング速度がシリコンより遅くなる材料であればシリコン酸化膜でなくともよい。従って、シリコン酸化膜のような絶縁膜でなく、導電膜でも構わない。また、二種以上の材料からなる積層膜でも構わない。
【００７５】
そして、レジストＲ２を除去した後、シリコン酸化膜８２１をマスクに用いて、反応性イオンエッチングにより半導体基板であるｐ型シリコン基板１００を５０〜５０００ｎｍエッチングする。その後、ｐ型シリコン基板１００の露出部に対し熱酸化することで第二の絶縁膜となる例えばシリコン酸化膜８２２を５〜１００ｎｍ形成する。なお、シリコン酸化膜８２２に形成法は、熱酸化法に限らず、例えば、ＣＶＤ法でもよい。更に、所望の性質の絶縁膜が得られれば、その材料及び形成方法は特に限定されない。次に、第三の絶縁膜として例えばシリコン窒化膜８２３を１０〜１０００ｎｍ堆積する（図１９）。
【００７６】
その後、異方性エッチングによりシリコン窒化膜８２３を、シリコン酸化膜８２１及び柱状に加工されたｐ型シリコン基板１００の側壁に、シリコン酸化膜８２２を介してサイドウォールスペーサ状に配置する（図２０）。
続いて、サイドウォールスペーサ状に形成されたシリコン窒化膜８２３をマスクにして、反応性イオンエッチングによりシリコン酸化膜８２２をエッチング除去する。続いて、露出したｐ型シリコン基板１００を５０〜５０００ｎｍエッチングすることで、ｐ型シリコン基板１００を二つの段を有する柱状に加工する。その後ｐ型シリコン基板１００の露出部に対し熱酸化することで第四の絶縁膜となる例えばシリコン酸化膜８２４を５〜１００ｎｍ形成する（図２１）。なお、シリコン酸化膜８２４の形成法は、熱酸化に限らず、例えば、ＣＶＤ法でもよい。更に、所望の性質の絶縁膜が得られれば、その材料及び形成方法は特に限定されない。
【００７７】
次に、第五の絶縁膜として例えばシリコン窒化膜８２５を１０〜１０００ｎｍ堆積する。その後、異方性エッチングによりシリコン窒化膜８２５を、シリコン酸化膜８２１、シリコン窒化膜８２３及び二つの段を有する柱状に加工されたｐ型シリコン基板１００の側壁に、シリコン酸化膜８２４を介してサイドウォールスペーサ状に配置する。続いて、サイドウォールスペーサ状に形成されたシリコン窒化膜８２５をマスクにして、反応性イオンエッチングによりシリコン酸化膜８２４をエッチング除去する。続いて、露出したｐ型シリコン基板１００を５０〜５０００ｎｍエッチングすることで、ｐ型シリコン基板１００を三つの段を有する柱状に加工する。その後ｐ型シリコン基板１００の露出部に対し熱酸化することで第六の絶縁膜となる例えばシリコン酸化膜８２６を５〜１００ｎｍ形成する（図２２）。なお、シリコン酸化膜８２６の形成法は、熱酸化に限らず、例えば、ＣＶＤ法でもよい。更に、所望の絶縁膜が得られれば、その材料及び形成方法は特に限定されない。
【００７８】
次に、第七の絶縁膜として例えばシリコン窒化膜８２７を１０〜１０００ｎｍ堆積する。その後、異方性エッチングによりシリコン窒化膜８２７を、シリコン酸化膜８２１、シリコン窒化膜８２５、及び三つの段を有する柱状に加工されたｐ型シリコン基板１００の側壁に、シリコン酸化膜８２６を介してサイドウォールスペーサ状に配置する。続いて、サイドウォールスペーサ状に形成されたシリコン窒化膜８２７をマスクにして、反応性イオンエッチングによりシリコン酸化膜８２６をエッチング除去する。続いて、露出したｐ型シリコン基板１００を５０〜５０００ｎｍエッチングすることで、ｐ型シリコン基板１００を四つの段を有する柱状に加工する。以上の工程により半導体基板であるｐ型シリコン基板１００に、段を有する柱状半導体層１１０が形成される。その後ｐ型シリコン基板１００の露出部に対し、例えば熱酸化することで第八の絶縁膜として例えばシリコン酸化膜８２８を５〜１００ｎｍ形成する（図２３）。なお、シリコン酸化膜８２８は、熱酸化以外に、堆積によって形成しても構わない。また、シリコン酸化膜に限らず例えばシリコン窒化膜でも構わない。更に、形成しなくても構わない。
【００７９】
続いて、例えば等方性エッチングによりシリコン窒化膜（８２３、８２５、８２７）、シリコン酸化膜（８２１、８２２、８２４、８２６、８２８）を選択除去する（図２４）。
次いで、第九の絶縁膜となるシリコン酸化膜８２９を例えばＣＶＤ法により堆積させる。なお、第九の絶縁膜は、シリコンに対するエッチング時においてエッチングされない、もしくはエッチング速度がシリコンより遅くなる材料であればシリコン酸化膜でなくともよく、特にその材料、及び形成方法は限定されない。従って、例えばシリコン窒化膜でも構わなく、導電膜でも構わない。また、二種以上の材料からなる積層膜でも構わない。そして、例えばレジストエッチバック法により、柱状半導体層１１０を露出させる（図２５）。なお、柱状半導体層１１０を露出させる方法は、所望の構造が実現できれば、その方法は特に限定されない。例えば半導体基板上面部より等方性エッチングを行うことにより実現してもよい。
【００８０】
その後、柱状半導体層１１０の内部に柱状半導体層１１０とは逆導電型の半導体層１５０を形成するため、例えば斜めイオン注入を利用して柱状半導体層１１０にイオン注入を行う。イオン注入の条件としては、例えば、入射方向が基板の主表面への垂線に対して５〜８０°程度傾斜した方向、注入エネルギーが５ｋｅＶ〜１ＭｅＶ、イオン注入種が燐、ドーズが１×１０１０〜１×１０１６／ｃｍ２程度が挙げられる。上記工程をおこなうことで、柱状半導体層１１０の内部に前記柱状半導体層１１０とは逆導電型、本実施例においてはｎ型の半導体層１５０が形成される（図２６）。なお、前記半導体層１５０を形成するためのイオン注入の注入イオン種は、柱状半導体層と逆導電型を有する限りにおいては、その種類は特に限定されない。例えば柱状半導体層１１０がｐ型の場合、燐及び砒素等が望ましく、例えば柱状半導体層１１０がｎ型の場合、硼素等が望ましい。
【００８１】
また、前記半導体層１５０を形成するためのイオン注入をおこなった後、例えば５００〜１２００℃の熱処理をおこなうことで、前記半導体層１５０の不純物濃度分布を所望の分布にしても構わない。
次に、例えば等方性エッチングを行うことにより、シリコン酸化膜８２９を除去する。上記工程を経ることで、柱状半導体層の内部に前記柱状半導体層とは逆導電型の半導体層１５０を有する柱状半導体層１１０が形成される（図２７）。
【００８２】
なお、本実施例では柱状半導体層１１０を、シリコン窒化膜（８２３、８２５、８２７）をサイドウォールスペーサ状に形成し、該サイドウォールスペーサを柱状半導体層１１０の反応性イオンエッチング時におけるマスクとして用いることで階段状に加工してきた。しかし、例えば絶縁膜もしくは導電膜の埋め込みにより柱状半導体層１１０の先端部のみを露出させ、該露出部に対し例えば等方性エッチングを行うことで柱状半導体層１１０の先端部を細らせ、上述の工程を繰り返すことにより柱状半導体層１１０を少なくとも二つ以上の段を有する形状に形成しても構わない。
【００８３】
また、本実施例では、柱状半導体層１１０の内部に柱状半導体層１１０と逆導電型の半導体層１５０を、イオン注入を行うことで形成した。しかし、ｐ型シリコン基板１００上にｎ型シリコンを例えば５０〜５０００ｎｍエピタキシャル成長させ、その後、前記ｎ型シリコンを少なくとも二つ以上の段を有する柱状半導体層に加工後、ｐ型シリコンを例えば５〜１０００ｎｍエピタキシャル成長させることにより、柱状半導体層の内部に柱状半導体層と逆導電型の半導体層を形成しても構わない。
更に、上記実施例ではｐ型基板の場合を示したが、ｎ型基板の場合においても導電型をすべて逆導電型とすることにより適用できることはいうまでもない。
【００８４】
実施例９
次に、本発明の他の実施例（実施例９）について図２８〜３９を用いて説明する。
この実施例では、半導体基板上に少なくとも二つ以上の段を有する柱状半導体層と、前記柱状半導体層の内部の少なくとも一部に、空洞が形成されている柱状半導体層の製造方法について示す。
なお、以下に示す図２８〜３９は、本実施例における柱状半導体層の製造方法を示す要部の概略工程断面図である。
【００８５】
まず、半導体基板として例えばｐ型シリコン基板１００の表面に例えばシリコン酸化膜からなる絶縁体８５０を１００〜５０００ｎｍ堆積する。次に、マスク層となる第一の絶縁膜として例えばシリコン窒化膜８６０を２００〜２０００ｎｍ堆積する。次に、公知のフォトリソグラフィ技術によりパターニングされたレジストＲ３をマスクとして用いて、例えば反応性イオンエッチングによりシリコン窒化膜８６０をエッチングする（図２８）。
【００８６】
なお、マスク層は、シリコンに対するエッチング時においてエッチングされない、もしくはエッチング速度がシリコンより遅くなり、更に、前記絶縁体８５０に対するエッチング時において、シリコンがエッチングされない、もしくはエッチング速度が前記絶縁体８５０より遅くなる材料であれば特にその材料は限定されない。従って、シリコン窒化膜のような絶縁膜でなく、導電膜でも構わない。また、二種以上の材料からなる積層膜でも構わない。
【００８７】
そして、レジストＲ３を除去した後、シリコン窒化膜８６０をマスクに用いて、例えば反応性イオンエッチングにより絶縁体８５０を５０〜５０００ｎｍエッチングする。その後、第二の絶縁膜として例えば、シリコン窒化膜８６１を５〜１０００ｎｍ形成する（図２９）。
そして、異方性エッチングによりシリコン窒化膜８６１を、シリコン窒化膜８６０及び柱状に加工された絶縁体８５０の側面に、サイドウォールスペーサ状に配置する（図３０）。
【００８８】
次に、サイドウォールスペーサ状に形成されたシリコン窒化膜８６１をマスクにして、例えば反応性イオンエッチングにより絶縁体８５０を５０〜５０００ｎｍエッチングすることで、絶縁体８５０を柱状に加工する（図３１）。
続いて、第三の絶縁膜としてシリコン窒化膜８６２を５〜１０００ｎｍ堆積する。その後、異方性エッチングによりシリコン窒化膜８６２を、シリコン窒化膜８６０、シリコン窒化膜８６１及び柱状に加工された絶縁体８５０の側面にサイドウォールスペーサ状に配置する。
【００８９】
そして、サイドウォールスペーサ状に形成されたシリコン窒化膜８６２をマスクにして、例えば反応性イオンエッチングにより絶縁体８５０を５０〜５０００ｎｍエッチングすることで、絶縁体８５０を柱状に加工する（図３２）。
続いて、第四の絶縁膜としてシリコン窒化膜８６３を５〜１０００ｎｍ堆積する。その後、異方性エッチングにより第四の絶縁膜であるシリコン窒化膜８６３を、シリコン窒化膜８６０、シリコン窒化膜８６１、シリコン窒化膜８６２及び柱状に加工された絶縁膜８５０の側面にサイドウォールスペーサ状に配置する。
【００９０】
次に、サイドウォールスペーサ状に形成された第四の絶縁膜であるシリコン窒化膜８６３をマスクにして、例えば反応性イオンエッチングにより絶縁体８５０を柱状に加工する（図３３）。
以上の工程により、半導体基板上に、段を有する柱状の絶縁体８５０が形成される。
その後、例えば等方性エッチングによりシリコン窒化膜８６０〜８６３を選択除去する（図３４）。
【００９１】
続いて、前記シリコン基板１００及び前記絶縁体８５０上にシリコンを５〜５０００ｎｍエピタキシャル成長させる。その結果、半導体基板上に少なくとも二つ以上の段を有し、内部の少なくとも一部に、絶縁体が形成されている柱状半導体層１１０が形成される（図３５）。
なお、本実施例では絶縁体８５０を、第一から第四の絶縁膜であるシリコン窒化膜（８６０〜８６３）をサイドウォールスペーサ状に形成し、該サイドウォールスペーサを絶縁体８５０の反応性イオンエッチング時におけるマスクとして用いることで階段状に加工してきた。しかし、例えば絶縁膜もしくは導電膜の埋め込みにより絶縁体８５０の先端部のみを露出させ、該露出部に対し例えば等方性エッチングを行うことで絶縁体８５０の先端部を細らせ、上述の工程を繰り返すことにより絶縁体８５０を少なくとも二つ以上の段を有する形状に形成しても構わない。
【００９２】
次に、第五の絶縁膜となるシリコン酸化膜８７０を例えばＣＶＤ法により堆積させる。なお、第五の絶縁膜は、シリコンに対するエッチング時においてエッチングされない、もしくはエッチング速度がシリコンより遅くなる材料であれば特にその材料、及び形成方法は限定されない。従って、シリコン酸化膜以外にシリコン窒化膜でも構わなく、導電膜でも構わない。また、二種以上の材料からなる積層膜でも構わない。
【００９３】
そして、例えばレジストエッチバック法により、柱状半導体層１１０の先端部を露出させる（図３６）。
なお、柱状半導体層１１０の先端部を露出させる方法については、所望の構造が実現できれば、その方法は特に限定されない。例えば半導体基板上面部より等方性エッチングを行うことにより実現してもよい。
【００９４】
そして、レジストエッチバックにより露出した柱状半導体層１１０の先端部のシリコンを除去する（図３７）。
次に、例えば等方性エッチングにより、絶縁体８５０をエッチングすることにより、空洞９００を形成する（図３８）。なお、前記絶縁体８５０をエッチングする際に、シリコン酸化膜８７０は同時にエッチングされることが望ましい。しかし、前記絶縁体８５０をエッチングした後、例えば等方性エッチングによりエッチングを行っても構わない。
【００９５】
次に、例えば５〜１０００ｎｍ程度シリコンをエピタキシャル成長させることにより、内部に空洞９００を有する柱状半導体層１１０の先端部を閉じる（図３９）。なお、前記柱状半導体層１１０の先端部を閉じる方法は、所望の構造が実現できる限りにおいては、その方法は特に限定されない。例えば熱酸化により、シリコン酸化膜を形成することで行ってもよいし、例えばシリコン酸化膜の堆積等でも構わない。
【００９６】
以上の工程を行うことにより、半導体基板上に少なくとも二つ以上の段を有し、内部の少なくとも一部に、空洞が形成されている柱状半導体層１１０が形成できる。
なお、本実施例では、柱状半導体層１１０の先端部をエッチングする方法として、絶縁膜による埋め込みにより、柱状半導体層１１０の先端部を露出後、エッチングする方法を使用した。しかし、所望の構造が実現できる限りにおいては、その方法は特に限定されない。例えば公知のフォトリソグラフィ技術により、柱状半導体層１１０の先端部のみレジストを開口して、エッチングを行い、柱状半導体層１１０の先端部のみエッチングしても構わない。
また、上記実施例ではｐ型基板の場合を示したが、ｎ型基板の場合においても導電型をすべて逆導電型とすることにより適用できることは言うまでもない。
【００９７】
【発明の効果】
以上述べたように本発明の半導体装置によれば、柱状半導体層の幅の大きさ、高さ、積層数に係わらず、柱状半導体層全体を完全空乏化させることができる。このため、理想的なサブスレッショルドスイングを有する、あるいは基板バイアス効果のないＭＯＳトランジスタやフラッシュメモリ等の半導体装置を得ることができる。従って、本発明の半導体装置は、消費電力の低減、高速動作が可能となる。
【図面の簡単な説明】
【図１】本発明の半導体装置における一実施例を示す概略断面図である。
【図２】本発明の半導体装置における一実施例を示す概略断面図である。
【図３】本発明の半導体装置における一実施例を示す概略断面図である。
【図４】本発明の半導体装置における一実施例を示す概略断面図である。
【図５】本発明の半導体装置における一実施例を示す概略断面図である。
【図６】本発明の半導体装置における一実施例を示す概略断面図である。
【図７】本発明の半導体装置における一実施例を示す概略断面図である。
【図８】本発明の半導体装置における一実施例を示す概略断面図である。
【図９】本発明の半導体装置における一実施例を示す概略断面図である。
【図１０】本発明の柱状半導体層の製造方法の一実施例を説明するための要部の概略工程断面図である。
【図１１】本発明の柱状半導体層の製造方法の一実施例を説明するための要部の概略工程断面図である。
【図１２】本発明の柱状半導体層の製造方法の一実施例を説明するための要部の概略工程断面図である。
【図１３】本発明の柱状半導体層の製造方法の一実施例を説明するための要部の概略工程断面図である。
【図１４】本発明の柱状半導体層の製造方法の一実施例を説明するための要部の概略工程断面図である。
【図１５】本発明の柱状半導体層の製造方法の一実施例を説明するための要部の概略工程断面図である。
【図１６】本発明の柱状半導体層の製造方法の一実施例を説明するための要部の概略工程断面図である。
【図１７】本発明の柱状半導体層の製造方法の一実施例を説明するための要部の概略工程断面図である。
【図１８】本発明の柱状半導体層の製造方法の一実施例を説明するための要部の概略工程断面図である。
【図１９】本発明の柱状半導体層の製造方法の一実施例を説明するための要部の概略工程断面図である。
【図２０】本発明の柱状半導体層の製造方法の一実施例を説明するための要部の概略工程断面図である。
【図２１】本発明の柱状半導体層の製造方法の一実施例を説明するための要部の概略工程断面図である。
【図２２】本発明の柱状半導体層の製造方法の一実施例を説明するための要部の概略工程断面図である。
【図２３】本発明の柱状半導体層の製造方法の一実施例を説明するための要部の概略工程断面図である。
【図２４】本発明の柱状半導体層の製造方法の一実施例を説明するための要部の概略工程断面図である。
【図２５】本発明の柱状半導体層の製造方法の一実施例を説明するための要部の概略工程断面図である。
【図２６】本発明の柱状半導体層の製造方法の一実施例を説明するための要部の概略工程断面図である。
【図２７】本発明の柱状半導体層の製造方法の一実施例を説明するための要部の概略工程断面図である。
【図２８】本発明の柱状半導体層の製造方法の一実施例を説明するための要部の概略工程断面図である。
【図２９】本発明の柱状半導体層の製造方法の一実施例を説明するための要部の概略工程断面図である。
【図３０】本発明の柱状半導体層の製造方法の一実施例を説明するための要部の概略工程断面図である。
【図３１】本発明の柱状半導体層の製造方法の一実施例を説明するための要部の概略工程断面図である。
【図３２】本発明の柱状半導体層の製造方法の一実施例を説明するための要部の概略工程断面図である。
【図３３】本発明の柱状半導体層の製造方法の一実施例を説明するための要部の概略工程断面図である。
【図３４】本発明の柱状半導体層の製造方法の一実施例を説明するための要部の概略工程断面図である。
【図３５】本発明の柱状半導体層の製造方法の一実施例を説明するための要部の概略工程断面図である。
【図３６】本発明の柱状半導体層の製造方法の一実施例を説明するための要部の概略工程断面図である。
【図３７】本発明の柱状半導体層の製造方法の一実施例を説明するための要部の概略工程断面図である。
【図３８】本発明の柱状半導体層の製造方法の一実施例を説明するための要部の概略工程断面図である。
【図３９】本発明の柱状半導体層の製造方法の一実施例を説明するための要部の概略工程断面図である。
【図４０】従来例の半導体装置における概略断面図である。
【図４１】従来例の半導体装置における概略断面図である。
【符号の説明】
１：基板
２：ｐ型ウェル
４、１１０：柱状半導体層
４ａ、４ｂ、５００、６００：ソース・ドレイン拡散層
５：ゲート絶縁膜
６、３００：ゲート電極
７、９１０：層間絶縁膜
９：絶縁領域
１０：電極
１００：ｐ型シリコン基板
１５０：半導体層
１６０、８５０：絶縁体
２００、２４０：ゲート酸化膜
２０１、２２０、２５０、３３５：絶縁膜
２１０、２３０：トンネル酸化膜
３１０、３５０：浮遊ゲート電極
３２０、３６０：制御ゲート電極
３３０：ＯＮＯ膜からなる電荷蓄積層
３４０：微細結晶シリコンからなる電荷蓄積層
３７０：選択ゲート電極
７００：拡散層
８１５〜８１８、８２３、８２５、８２７、８６０〜８６３：シリコン窒化膜
８２１、８２２、８２４、８２６、８２８、８２９、８７０：シリコン酸化膜
９００：空洞
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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