(57)【要約】【課題】  ＲＦスイッチ回路の消費電流を低減することが困難であった。【解決手段】  第１のノードＰ１と第２のノードＰ２の相互間にキャパシタＣ２により直流が遮断されたデプレション型のＦＥＴ１を接続し、このＦＥＴ１の電流通路の両端に抵抗Ｒ１を介して第１のノードからバイアス電圧としての一定電圧Ｖｄｄを供給している。このため、制御信号ｆｃがローレベルの時、ＦＥＴ１をオフ状態に設定できる。第２のノードＰ２と第３のノードＰ３の相互間に一定電圧Ｖｄｄより閾値電圧分以上低い電圧がゲートに供給されたデプレション型のＦＥＴ２を接続し、抵抗Ｒ７、Ｒ３、Ｒ６によりＦＥＴ２の電流通路の両端に制御信号ｆｃを導いている。このため、制御信号ｆｃがローレベルの時、ＦＥＴ２をオン状態に設定でき、制御信号ｆｃがハイレベルの時、抵抗Ｒ６の電圧降下により、ＦＥＴ２をオフ状態に設定できる。【選択図】      図１
2005086767.tif 000002
【特許請求の範囲】
【請求項１】
第１の電圧が供給される第１のノードに電流通路の一端部が接続されたデプレション型の第１の電界効果トランジスタと、
前記第１の電界効果トランジスタの電流通路の一端と他端間に接続された第１のインピーダンス素子と、
前記第１の電界効果トランジスタの前記電流通路の他端と高周波信号からなる被制御信号を通過する第２のノードとの間に挿入された第２のインピーダンス素子と、
前記第２のノードと第３のノードの間に接続されたデプレション型の第２の電界効果トランジスタと、
前記第２の電界効果トランジスタの一端と他端間に接続された第３のインピーダンス素子と、
前記第１の電界効果トランジスタのゲートに制御信号を供給する第４のインピーダンス素子と、
一端が前記第２の電界効果トランジスタのゲートに接続され、他端に前記第１の電圧より低い第２の電圧が供給された第５のインピーダンス素子と、
前記第３のノードと前記第５のインピーダンス素子の他端との間に接続された第６のインピーダンス素子と、
一端に前記制御信号が供給され、他端が前記第２、第３のノードの一方に接続された第７のインピーダンス素子と
を具備することを特徴とするＲＦスイッチ回路。
【請求項２】
前記第２の電圧は、前記第１の電圧より前記第２の電界効果トランジスタの閾値電圧以上低い電圧であることを特徴とする請求項１記載のＲＦスイッチ回路。
【請求項３】
前記第１のインピーダンス素子は、前記第１の電界効果トランジスタのオフ時のインピーダンスより大きなインピーダンスを有することを特徴とする請求項１記載のＲＦスイッチ回路。
【請求項４】
前記第２のインピーダンス素子は、前記第２の電界効果トランジスタのオフ時のインピーダンスより大きなインピーダンスを有することを特徴とする請求項１記載のＲＦスイッチ回路。
【請求項５】
前記第１、第２の電界効果トランジスタの閾値電圧は、負の閾値電圧であることを特徴とする請求項１記載のＲＦスイッチ回路。
【請求項６】
前記第１、及び第３乃至第７のインピーダンス素子は、抵抗により形成されていることを特徴とする請求項１記載のＲＦスイッチ回路。
【請求項７】
前記第１、第３のインピーダンス素子は、インダクタにより形成されていることを特徴とする請求項１記載のＲＦスイッチ回路。
【請求項８】
前記第４、第５のインピーダンス素子は、インダクタにより形成されていることを特徴とする請求項１記載のＲＦスイッチ回路。
【請求項９】
前記第７のインピーダンス素子はインダクタにより形成されていることを特徴とする請求項１記載のＲＦスイッチ回路。
【請求項１０】
前記第７のインピーダンス素子は、ダイオードにより形成されていることを特徴とする請求項１記載のＲＦスイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば携帯端末装置に適用され、ＲＦ（Radio Frequency）信号を切り換えるＲＦスイッチ回路に関する。
【背景技術】
【０００２】
例えば携帯端末装置のアンテナと送信部、受信部とを切り換えるＲＦスイッチ回路が開発されている。このＲＦスイッチ回路は、例えば電界効果トランジスタ（以下、ＦＥＴと称す）のスイッチ特性を利用したＳＰＤＴ（Single-Pole Double-Throw：単極双投）スイッチ回路により構成されている。
【０００３】
図７は、ＳＰＤＴスイッチ回路により構成された従来のＲＦスイッチ回路を示している。ＲＦスイッチ回路は、第１、第２、第３のノードＰ１、Ｐ２、Ｐ３を有している。第１のノードＰ１は例えば送信部が接続され、第３のノードＰ３は例えば受信部が接続され、第２のノードＰ２は例えばアンテナが接続される。第１、第３のノードＰ１、Ｐ３の相互間には、例えばデプレッション型のＮチャネルＧａＡｓ−ＦＥＴにより構成されたＦＥＴ１、ＦＥＴ２が直列接続されている。これらＦＥＴ１、ＦＥＴ２の接続ノードは第２のノードＰ２に接続されている。ＦＥＴ１、ＦＥＴ２には、抵抗Ｚ１、Ｚ２がそれぞれ並列接続されている。また、第１のノードＰ１には、例えば３Ｖのバイアス電圧Ｖｄｄが供給されている。さらに、ＦＥＴ１、ＦＥＴ２の各ゲートは抵抗Ｚ３、Ｚ４を介して制御信号の入力ノードＰ４、Ｐ５に接続されている。
【０００４】
一方、制御信号ｆｃは、例えばＤＣＦＬ（Direct Couple FET Logic）回路を介して入力ノードＰ４、Ｐ５に供給される。このＤＣＦＬ回路は、ＦＥＴ３、ＦＥＴ４により構成されたインバータ回路ＩＶ及び抵抗Ｚ５により構成されている。このＤＣＦＬ回路は、制御信号ｆｃから反転された制御信号／ｆｃを生成する。これら制御信号ｆｃ、／ｆｃは、入力ノードＰ４、Ｐ５に供給される。ＦＥＴ１、ＦＥＴ２は、これら制御信号ｆｃ、／ｆｃにより排他的にオン／オフされ、アンテナに対して送信部、受信部が選択的に接続される。
【０００５】
尚、上記ＲＦスイッチ回路に類似する回路として、次のような回路がある。
【０００６】
ＦＥＴのドレインとソースとを誘導素子と容量素子とにより直列接続し、容量素子の一端を第１の端子に接続し、他端を第２の端子に接続し、ＦＥＴのゲートを制御端子に接続するとともに、容量素子の容量をＦＥＴのオフ容量と等しくし、誘導素子のインダクタンスを信号周波数において容量素子と共振する値に設定したＳＰＤＴスイッチが開発されている（例えば特許文献１参照）。
【０００７】
また、直列接続された２つのＦＥＴのソース、ドレインの電位を、キャパシタ及びダイオードを用いて２つのＦＥＴのゲートに供給される制御信号に基づき設定し、かつ制御端子を接地端子と兼用することにより、被制御信号の伝達経路の選択、又は被制御信号の伝達の有無の切り換えるようにしたスイッチが開発されている（例えば特許文献２参照）。
【特許文献１】特開２０００−１１４９５０号公報
【非特許文献１】特開平１１−２３４１０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、図７に示す従来のＲＦスイッチ回路は、ＦＥＴ１、ＦＥＴ２を制御するため制御信号と反転された制御信号を必要とし、これらの信号を生成するためにＤＣＦＬ回路のような余分な回路を必要としている。このため、従来のＲＦスイッチ回路はＦＥＴ１、ＦＥＴ２のオン、オフを制御するために余分な電流を消費しており、携帯端末装置のような低消費電流を要求される電子機器に適用するには問題を有していた。
【０００９】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、消費電流を低減可能なＲＦスイッチ回路を提供しようとするものである。
【課題を解決するための手段】
【００１０】
本発明の態様に係るＲＦスイッチ回路は、第１の電圧が供給される第１のノードに電流通路の一端部が接続されたデプレション型の第１の電界効果トランジスタと、前記第１の電界効果トランジスタの電流通路の一端と他端間に接続された第１のインピーダンス素子と、前記第１の電界効果トランジスタの前記電流通路の他端と高周波信号からなる被制御信号を通過する第２のノードとの間に挿入された第２のインピーダンス素子と、前記第２のノードと第３のノードの間に接続されたデプレション型の第２の電界効果トランジスタと、前記第２の電界効果トランジスタの一端と他端間に接続された第３のインピーダンス素子と、前記第１の電界効果トランジスタのゲートに制御信号を供給する第４のインピーダンス素子と、一端が前記第２の電界効果トランジスタのゲートに接続され、他端に前記第１の電圧より低い第２の電圧が供給された第５のインピーダンス素子と、前記第３のノードと前記第５のインピーダンス素子の他端との間に接続された第６のインピーダンス素子と、一端に前記制御信号が供給され、他端が前記第２、第３のノードの一方に接続された第７のインピーダンス素子とを具備している。
【発明の効果】
【００１１】
本発明によれば、消費電流を低減可能なＲＦスイッチ回路を提供できる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施形態について図面を参照して説明する。尚、以下の実施形態において、同一部分には同一符号を付す。
【００１３】
（第１の実施形態）
図１は、本発明の第１の実施形態を示している。図１において、例えばＳＰＤＴスイッチ回路により構成されたＲＦスイッチ回路１１は、第１乃至第４のノードＰ１〜Ｐ４を有している。第１のノードＰ１には、一定電圧、例えば３Ｖのバイアス電圧Ｖｄｄが供給され、例えば携帯端末装置の送信部が接続される。第２のノードＰ２は、例えば携帯端末装置のアンテナが接続され、第３のノードＰ３は、例えば携帯端末装置の送信部が接続される。これらノードＰ１〜Ｐ３を介して、例えば２乃至３ＧＨｚの高周波信号からなる被制御信号ｆＲＦが入出力される。さらに、第４のノードＰ４には、後述するハイレベルとローレベルの２つのレベルを有する制御信号ｆｃが供給される。
【００１４】
前記第１のノードＰ１と第３のノードＰ３の間には、例えばＦＥＴ１、インピーダンス素子Ｚ２としてのキャパシタＣ２、及びＦＥＴ２が直列接続されている。キャパシタＣ２とＦＥＴ２の接続ノードは第２のノードＰ２に接続されている。ＦＥＴ１、ＦＥＴ２は、例えばデプレション型のＮチャネルＧａＡｓにより構成されている。これらＦＥＴ１、ＦＥＴ２の閾値電圧Ｖｔｈは、例えば次のように負の値に設定されている。
【００１５】
−３Ｖ＜Ｖｔｈ＜０
キャパシタＣ２は、後述する一定電圧Ｖｄｄを遮断する。ＦＥＴ１にはインピーダンス素子Ｚ１として例えば抵抗Ｒ１が並列接続され、ＦＥＴ２にはインピーダンス素子Ｚ３として例えば抵抗Ｒ３が並列接続されている。ＦＥＴ１、ＦＥＴ２のオフ時のインピーダンスは例えば互いに等しく設定されている。抵抗Ｒ１の抵抗値は、ＦＥＴ１のオフ時のインピーダンスより大きな値に設定され、抵抗Ｒ３の抵抗値は、ＦＥＴ２のオフ時のインピーダンスより大きな値に設定されている。
【００１６】
また、インピーダンス素子Ｚ４としての例えば抵抗Ｒ４の一端は、ＦＥＴ１のゲートに接続され、他端は第４のノードＰ４に接続されている。インピーダンス素子Ｚ５としての例えば抵抗Ｒ５の一端はＦＥＴ２のゲートに接続され、他端は接地されている。この抵抗Ｒ５の他端の電位は、第１のノードＰ１に供給される一定電圧よりＦＥＴ１（又はＦＥＴ２）の閾値電圧Ｖｔｈ分以上低い電位であればよい。このため、上記閾値電圧Ｖｔｈの範囲において、抵抗Ｒ５の他端の電位ＶＲ５は、次のような範囲となる。
【００１７】
一定電圧Ｖｄｄが３Ｖの場合、０Ｖ＜ＶＲ５＜３Ｖ
一定電圧Ｖｄｄが０Ｖの場合、―３Ｖ＜ＶＲ５＜０Ｖ
抵抗Ｒ４、Ｒ５は、被制御信号に対して高い抵抗値を有し、ＦＥＴ１、ＦＥＴ２がオフ時にゲートからのリークを防止する。
【００１８】
さらに、インピーダンス素子Ｚ７としての例えば抵抗Ｒ７の一端は、第２のノードＰ２に接続され、他端は第４のノードＰ４に接続されている。インピーダンス素子Ｚ６としての例えば抵抗Ｒ６の一端は、第３のノードＰ３に接続され、他端は接地されている。抵抗Ｒ７の抵抗値は、ハイレベルの制御信号ｆｃに対して、第２のノードＰ２の電位を十分低く設定できる抵抗値を有し、抵抗Ｒ６の抵抗値は、ハイレベルの制御信号ｆｃに対して第３のノードＰ３の電位を十分高く設定できる抵抗値であればよい。抵抗Ｒ７、Ｒ３、Ｒ６の関係は、例えば１：１：ｎ（ｎは１０以上）となる。
【００１９】
上記構成において、動作について説明する。制御信号ｆｃは、ハイレベルが例えば３Ｖ、ローレベルが例えば０Ｖに設定されている。ＦＥＴ１の電流通路の一端（ソース／ドレイン）は一定電圧Ｖｄｄによりバイアスされ、電流通路の他端（ドレイン／ソース）は、抵抗Ｒ１を介して充電される。したがって、ＦＥＴ１の電流通路の両端の電位は共に３Ｖとなる。このため、ゲートにローレベル（０Ｖ）の制御信号ｆｃが供給されたＦＥＴ１のゲート・ソース間の電位差は−３Ｖとなり、閾値電圧が−３Ｖ＜Ｖｔｈ＜０Ｖに設定されたＦＥＴ１は、オフ状態となる。
【００２０】
このとき、ＦＥＴ２は、キャパシタＺ２により、バイアス電圧が遮断されている。このため、ＦＥＴ２の電流通路の両端は接地電位である。したがって、制御信号ｆｃがローレベルのとき、ゲートが接地され、上記条件の負の閾値電圧が設定されたＦＥＴ２はオン状態となる。このため、ＦＥＴ２を介して、第３のノードＰ３と第２のノードＰ２の間で被制御信号ｆＲＦが伝送可能とされる。
【００２１】
ＥＦＴ１がオフ状態、ＥＦＴ２がオン状態における各部の電位の一例を以下に示す。ここで、ＦＥＴ１、ＦＥＴ２の閾値電圧Ｖｔｈを−１Ｖ、逆方向リーク電流（ｆｒｌ）を１００ｎＡ、抵抗Ｒ１、Ｒ３〜Ｒ５の抵抗値を１０ｋΩ、抵抗Ｒ６の抵抗値を１００ｋΩ、キャパシタＺ２の容量を５ｐＦ、バイアス電圧Ｖｄｄを３Ｖ、制御信号ｆｃのハイレベルの電圧Ｖｆｃｈを３Ｖ、ローレベルの電圧Ｖｆｃｌを０Ｖとする。
【００２２】
抵抗Ｒ６とＥＦＴ２との接続ノード（第３のノードＰ３）の電位と、ＥＦＴ２と抵抗Ｒ５の接続ノードの電位は共に０Ｖである。抵抗Ｒ１とＥＦＴ１との各接続ノードの電位は共に３Ｖとなる。抵抗Ｒ４とＥＦＴ１との接続ノードの電位ＶＲ４は、次式のようになる。
【００２３】
ＶＲ４＝ｆｒｌ×Ｒ４
＝１００×１０−９×１０×１０３
＝１ｍＡ
したがって、オン状態のＥＦＴ２のドレイン・ソース間インピーダンスは、低い値を有するため、被制御信号ｆＲＦを通過する。また、オフ状態のＥＦＴ１のドレイン・ソース間インピーダンスは、主にＥＦＴ１が有するＣｄｓ（ドレイン・ソース間容量）、Ｃｇｓ（ゲート・ソース間容量）、Ｃｇｄ（ゲート・ドレイン間容量）と被制御信号ｆＲＦの周波数とで決定される高い値となる。このため、ＦＥＴ１は、被制御信号ｆＲＦの通過を阻止する。
【００２４】
一方、制御信号ｆｃがハイレベルとされると、ＦＥＴ１のゲート・ソース間の電位差Ｖｇｓがほぼ０Ｖとなる。このため、負の閾値電圧が設定されたＦＥＴ１はオン状態となる。このとき、このとき、制御信号ｆｃは、抵抗Ｒ７、Ｒ３、Ｒ６の経路で供給され、第３のノードＰ３は、抵抗Ｒ６により高電位（ほぼ３Ｖ）となる。このためＦＥＴ２のゲート・ソース間の電位差Ｖｇｓは、ＦＥＴ２に設定された負の閾値電圧より低くなる。このため、ＦＥＴ２はオフ状態となる。したがって、ＦＥＴ１及びキャパシタＺ２を介して第１のノードＰ１と第２のノードＰ２の間で被制御信号ｆＲＦが伝送される。
【００２５】
ＦＥＴ１がオン状態で、ＦＥＴ２がオフ状態の場合における各部の電位の一例を以下に示す。抵抗Ｒ６とＦＥＴ２の接続ノード（第３のノードＰ３）の電位ＶＲ６は、次式で求められる。
【００２６】
ＶＲ６＝（Ｒ６／Ｒ６＋Ｒ７＋Ｒ３）×Ｖｆｃｈ
＝（１００／１００＋１０＋１０）×３
＝２．５Ｖ
ＦＥＴ２のゲート電圧と抵抗Ｒ５の接続点の電位ＶＲ５は、次式で求められる。
【００２７】
ＶＲ５＝ｆｒｌ×Ｒ５
＝１００×１０−９×１０×１０３
＝１ｍＡ
抵抗Ｒ１とＦＥＴ１との各接続ノードの電位、及び抵抗Ｒ３とＦＥＴ２との接続ノードの電位は全て３Ｖとなる。
【００２８】
上記電位関係に基づき、ＦＥＴ１がオンとなり、ＦＥＴ２がオフとなる。この状態において、ＥＦＴ２のドレイン・ソース間インピーダンスは、主にＥＦＴ２が有するＣｄｓ（ドレイン・ソース間容量）、Ｃｇｓ（ゲート・ソース間容量）、Ｃｇｄ（ゲート・ドレイン間容量）と、被制御信号ｆｃの周波数で決定される高い値を持つ。このため、ＦＥＴ２は被制御信号ｆｃを阻止する。また、オン状態のＥＦＴ１は、ドレイン・ソース間のインピーダンスが低い値を持つため、被制御信号ｆｃを通過する。
【００２９】
上記第１の実施形態によれば、第１のノードＰ１と第２のノードＰ２の相互間にキャパシタＣ２により直流が遮断されたデプレション型のＦＥＴ１を接続し、このＦＥＴ１の電流通路の両端に抵抗Ｒ１を介して第１のノードからバイアス電圧としての一定電圧Ｖｄｄを供給している。このため、制御信号ｆｃがローレベルの時、ＦＥＴ１をオフ状態に設定できるとともに、制御信号ｆｃがハイレベルの時、ＦＥＴ１をオン状態に設定できる。さらに、第３のノードＰ３と第２のノードＰ２の相互間に一定電圧Ｖｄｄより閾値電圧分以上低い電圧がゲートに供給されたデプレション型のＦＥＴ２を接続し、抵抗Ｒ７、Ｒ３、Ｒ６によりＦＥＴ２の電流通路の両端に制御信号ｆｃを導いている。このため、制御信号ｆｃがローレベルの時、ＦＥＴ２をオン状態に設定でき、制御信号ｆｃがハイレベルの時、抵抗Ｒ６の電圧降下により、ＦＥＴ２をオフ状態に設定できる。したがって、従来のように、ＤＣＦＬ回路等を用いることなく、ＦＥＴ１、ＦＥＴ２を確実にオン／オフ制御することができる。このため、この実施形態のＲＦスイッチ回路は、従来の回路に比べて消費電流を削減することができる。したがって、携帯端末装置のように、バッテリで駆動される電子機器の電力消費を抑えることができる。
【００３０】
（第２の実施形態）
図２は、本発明の第２の実施形態を示している。図２において、インピーダンス素子Ｚ１、Ｚ３が図１と異なっている。すなわち、第２の実施形態において、インピーダンス素子Ｚ１、Ｚ３は、インダクタＬ１、Ｌ３により構成されている。インダクタＬ１は、ＦＥＴ１のオフ時の容量と並列共振回路を構成し、この共振回路の共振周波数は被制御信号ｆＲＦに同調されている。また、インダクタＬ２のインダクタンスは、ＦＥＴ２のオフ時の容量と並列共振回路を構成し、この共振回路の共振周波数は被制御信号ｆＲＦに同調されている。
【００３１】
第２の実施形態において、ＦＥＴ１、ＦＥＴ２をオン／オフ制御する動作は、第１の実施形態と同様であるため説明は省略する。
【００３２】
上記第２の実施形態によっても第１の実施形態と同様の効果を得ることができる。しかも、第２の実施形態によれば、ＦＥＴ１、ＦＥＴ２に並列にインダクタＬ１、Ｌ２を接続し、インダクタＬ１とＦＥＴ１のオフ時の容量により構成される並列共振回路の共振周波数を被制御信号ｆＲＦの周波数に同調させ、インダクタＬ２とＦＥＴ２のオフ時の容量により構成される並列共振回路の共振周波数を被制御信号ｆＲＦの周波数に同調させている。したがって、ＦＥＴ１又はＦＥＴ２がオフ状態のとき、オフ状態のＦＥＴを含む並列共振回路のインピーダンスが非制御信号ｆＲＦに対して無限大となるため、非制御信号ｆＲＦを確実に遮断できる。
【００３３】
また、インダクタＬ１の直流抵抗は、図１に示す抵抗Ｒ１に比べて非常に小さい。このため、制御信号ｆｃがローレベルのとき、ＦＥＴ１の両端を一定電圧Ｖｄｄに確実に充電できる。したがって、ＦＥＴ１のオフ状態を確実に保持できる。
【００３４】
さらに、インダクタＬ３の直流抵抗は、図１に示す抵抗Ｒ３に比べて非常に小さい。このため、制御信号ｆｃがハイレベルのとき、抵抗Ｒ６により生じる第３のノードＰ３の電位を第１の実施形態より高くでき、ＦＥＴ２を確実にオフさせることが可能である。
【００３５】
（第３の実施形態）
図３は、本発明の第３の実施形態を示している。図３において、インピーダンス素子Ｚ４、Ｚ５が図１と異なっている。第３の実施形態において、インピーダンス素子Ｚ４、Ｚ５は、インダクタＬ４、Ｌ５により構成されている。これらインダクタＬ４、Ｌ５は、非制御信号ｆＲＦに対して高いインピーダンスを有している。
【００３６】
第３の実施形態において、ＦＥＴ１、ＦＥＴ２をオン／オフ制御する動作は、第１の実施形態と同様であるため説明は省略する。
【００３７】
上記第３の実施形態によれば、ＦＥＴ１、ＦＥＴ２の各ゲートにインダクタＬ４、Ｌ５を接続し、これらインダクタＬ４、Ｌ５のインダクタンスを被制御信号の周波数に関して大きな値に設定している。したがって、ＦＥＴ１又はＦＥＴ２がオフ状態のとき、オフ状態のＦＥＴのゲートからリーク電流が流れることを確実に防止することができる。
【００３８】
また、インダクタＬ４、Ｌ５の直流抵抗は、図１に示す抵抗Ｒ４、Ｒ５に比べて極めて小さい。このため、ＦＥＴ１、ＦＥＴ２のゲートに確実にゲート電圧を供給することができ、ＦＥＴ１、ＦＥＴ２のオン状態、オフ状態を確実に設定することができる。
【００３９】
（第４の実施形態）
図４は、本発明の第４の実施形態を示している。図４において、インピーダンス素子Ｚ７が図１と異なっている。第４の実施形態において、インピーダンス素子Ｚ７は、インダクタＬ７により構成されている。このインダクタＬ７は、被制御信号ｆＲＦに対して高いインピーダンスを有している。具体的には、インダクタＬ７のインダクタンスを適宜設定することにより、図１に示す抵抗Ｒ７の抵抗値（例えば１０ｋΩ）より高く設定できる。
【００４０】
第４の実施形態において、ＦＥＴ１、ＦＥＴ２をオン／オフ制御する動作は、第１の実施形態と同様であるため説明は省略する。
【００４１】
上記第４の実施形態によれば、被制御信号が供給される第２のノードＰ２と、制御信号ｆｃが供給される第４のノードＰ４の相互間にインダクタＬ５を接続している。このインダクタＬ５の直流抵抗は、図１に示す抵抗Ｒ７に比べて極めて小さい。このため、図１に示す抵抗Ｒ７を用いた場合に比べて、制御信号ｆｃがハイレベルの時、第３のノードＰ３の電位を高く設定できる。したがって、ＦＥＴ２をより確実にオフ状態に設定することができる。
【００４２】
しかも、インダクタＬ５のインピーダンスを被制御信号ｆＲＦの周波数に対して大きく設定している。このため、被制御信号ｆＲＦが第４のノードＰ４に流れ込むことを防止することができる。
【００４３】
（第５の実施形態）
図５は、本発明の第５の実施形態を示している。図５において、インピーダンス素子Ｚ７が図１と異なっている。第５の実施形態において、インピーダンス素子Ｚ７は、ダイオードＤ７により構成されている。このダイオードＤ７のアノードは第４のノードＰ４に接続され、カソードは第２のノードＰ２に接続されている。非制御信号ｆＲＦの信号レベルは、制御信号ｆｃのレベルに比べて極めて小さい。このため、ダイオードＤ７は、制御信号ｆｃがハイレベルの時オンし、ローレベルの時オフする。
【００４４】
第５の実施形態において、ＦＥＴ１、ＦＥＴ２をオン／オフ制御する動作は、第１の実施形態と同様であるため説明は省略する。
【００４５】
上記第５の実施形態によれば、制御信号ｆｃが供給される第４のノードＰ４と被制御信号ｆＲＦが供給される第２のノードＰ２との相互間にダイオードＤ７を順方向に接続し、このダイオードＤ７を制御信号ｆｃがハイレベルの時オンさせている。ダイオードＤ７の順方向の抵抗値は、図１に示す抵抗Ｒ７の抵抗値より極めて小さい。このため、図１に示す抵抗Ｒ７を用いた場合に比べて、制御信号ｆｃがハイレベルの時、第３のノードＰ３の電位を高く設定できる。したがって、ＦＥＴ２をより確実にオフ状態に設定することができる。
【００４６】
しかも、ダイオードＤ７の逆方向の抵抗値は極めて大きいため、被制御信号ｆＲＦが第４のノードＰ４に流れ込むことを防止できる。
【００４７】
（第６の実施形態）
図６は、本発明の第６の実施形態を示している。第６の実施形態は第４の実施形態の変形例である。図６において、抵抗Ｒ７の接続位置が図４と異なっている。すなわち、図６において、抵抗Ｒ７の一端は、第４のノードＰ４に接続され、他端は第３のノードＰ３に接続されている。
【００４８】
上記第６の実施形態によれば、抵抗Ｒ７の他端を第３のノードＰ３に接続しているため、図４に示す構成に比べて、制御信号ｆｃがハイレベルの時、第３のノードＰ３の電位を高く設定できる。したがって、ＦＥＴ２を確実にオフ状態に設定することができる。
【００４９】
しかも、第２のノードＰ２と第４のノードＰ４の相互間に抵抗Ｒ３、Ｒ７が直列接続されるため、第２のノードＰ２と第４のノードＰ４との間の抵抗値を図４に示す構成に比べて大きくすることができる。したがって、第２のノードＰ２から第４のノードＰ４への被制御信号ｆＲＦのリークを一層低減できる。
【００５０】
尚、本発明は、上記各実施形態に限定されるものではなく、第１乃至第６の実施形態を任意に組み合わせることも可能である。
【００５１】
その他、発明の要旨を変えない範囲において変形実施可能なことは勿論である。
【図面の簡単な説明】
【００５２】
【図１】本発明の第１の実施形態を示す回路図。
【図２】本発明の第２の実施形態を示す回路図。
【図３】本発明の第３の実施形態を示す回路図。
【図４】本発明の第４の実施形態を示す回路図。
【図５】本発明の第５の実施形態を示す回路図。
【図６】本発明の第６の実施形態を示す回路図。
【図７】従来のＲＦスイッチ回路の一例を示す回路図。
【符号の説明】
【００５３】
１１…ＲＦスイッチ回路、Ｐ１〜Ｐ４…第１乃至第４のノード、ＦＥＴ１、ＦＥＴ２…電界効果トランジスタ、Ｚ１〜Ｚ７…インピーダンス素子、Ｒ１、Ｒ３〜Ｒ７…抵抗、Ｌ１、Ｌ３〜Ｌ５、Ｌ７…インダクタ、Ｃ２…キャパシタ、Ｖｄｄ…一定電圧、ｆｃ…制御信号、ｆＲＦ…被制御信号。
【図１】
2005086767.tif 000003
【図２】
2005086767.tif 000004
【図３】
2005086767.tif 000005
【図４】
2005086767.tif 000006
【図５】
2005086767.tif 000007
【図６】
2005086767.tif 000008
【図７】
2005086767.tif 000009