(57)【要約】【課題】  従来、ショットキーバリアダイオードのＶＦ、ＩＲ特性はトレードオフの関係にあり、低ＶＦ化を実現するにはリーク電流の増大が避けられない問題があった。【解決手段】  ｎ−型半導体層にｎ＋型半導体基板に達するピラー状のｐ型半導体領域を設ける。逆方向電圧印加時にはｐ型半導体領域から基板水平方向に広がる空乏層がｎ−型半導体層を埋め尽くす。つまり、ショットキー接合界面で発生したリーク電流がカソード側に漏れるのを抑制できる。ｎ−型半導体層は、隣り合うｐ型半導体領域から広がる空乏層でピンチオフできる程度まで不純物濃度を高めることができるので低ＶＦ化が実現でき、ピンチオフしさえすれば所定の耐圧を確保できる。【選択図】    図１
2005243716.tif 000002
【特許請求の範囲】
【請求項１】
一導電型半導体基板と、
該半導体基板上に設けられた一導電型半導体層と、
前記半導体層に複数設けられ、前記半導体基板に達する深さに設けられた逆導電型半導体領域と、
前記半導体層とショットキー接合を形成する金属層とを具備し、
前記金属層と前記半導体基板間に逆方向電圧を印加した際に前記半導体層に発生する電界強度が、前記半導体層の深さ方向にほぼ均一となることを特徴とする半導体装置。
【請求項２】
前記逆導電型半導体領域は、３μｍ〜６０μｍ程度の深さであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体層の比抵抗は、０．２Ω・ｃｍ〜１０Ω・ｃｍ程度であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
互いに隣接する前記逆導電型半導体領域は、前記金属層と前記半導体基板間に逆方向電圧を印加した際に前記逆導電型半導体領域間の半導体層が空乏層で埋め尽くされる間隔で離間して配置されることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記半導体層は、前記金属層と前記半導体基板間に逆方向電圧印加時にほぼすべての領域が空乏化することを特徴とする請求項１に記載の半導体装置。
【請求項６】
互いに隣接する前記逆導電型半導体領域は、前記金属層と前記半導体基板間に逆方向電圧を印加した際に前記逆導電型半導体領域および前記半導体層が空乏層で埋め尽くされる不純物濃度であることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記逆導電型半導体領域の不純物濃度は５×１０１４ｃｍ−３程度であることを特徴とする請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にショットキーバリアダイオードの低ＶＦ化および低ＩＲ特性を実現し、所定の耐圧を確保する半導体装置に関する。
【背景技術】
【０００２】
シリコン半導体基板と金属層とで形成されるショットキー接合は、その障壁により整流作用を有するため、ショットキーバリアダイオードとして一般的に良く知られた素子である。
【０００３】
図４には、従来のショットキーバリアダイオードを示す。
【０００４】
図４（Ａ）のごとく、ｎ＋型半導体基板３１にｎ−型半導体層３２を積層し、その表面とショットキー接合を形成するショットキー金属層３６を設ける。この金属層は例えばＴｉである。更に金属層全面を覆ってアノード電極３７となるＡｌ層を設ける。半導体基板外周には耐圧を確保するためにｐ＋型不純物を拡散したガードリング３４が設けられ、その一部がショットキー金属層３６とコンタクトする。
【０００５】
仕事関数の異なる金属と半導体基板とが接触するとフェルミ準位が一致するように両者のエネルギーバンド図が変化して両者の間にショットキー障壁が発生する。この障壁の高さ、すなわち仕事関数差（以下本明細書ではこの仕事関数差をφＢｎと称する）は、ショットキーバリアダイオードの特性を決定する要因となる。また、このφＢｎは金属に固有の値である。
【０００６】
ショットキーバリアダイオードのｎ型シリコン側に負、金属層側に正の電圧を印加すると電流が流れ、このときの電圧が順方向電圧ＶＦである。一方その逆方向、すなわちｎ型シリコン側に正、金属層側に負の電圧を印加すると電流は流れない。この時の電圧を以降逆方向の電圧と称する。ショットキーバリアダイオードのショットキー金属層は、擬似的なｐ型領域と考えることができる。
【０００７】
あるショットキーバリアダイオードについて考えた場合、φＢｎが大きくなると、ショットキーバリアダイオードの順方向電圧ＶＦが高くなり、逆に逆方向電圧時のリーク電流ＩＲは低減する。すなわち順方向電圧ＶＦとリーク電流ＩＲはトレードオフの関係にある（例えば、特許文献１参照。）。
【０００８】
そこで、図４（Ｂ）のごとく、ｎ−型半導体層３２に複数のｐ＋型領域３３を設けた構造も知られている。これはｐｎ接合により逆方向電圧印加時に空乏層５０を広げ、これによりショットキー接合領域でリーク電流が発生してもカソード側への漏れを抑制できるものである。
【０００９】
例えば耐圧が４０Ｖ程度の場合はｎ−型半導体層３２は１Ω・ｃｍ程度、６００Ｖ程度の装置の場合はｎ−型半導体層３２は３０Ω・ｃｍ程度の比抵抗が必要となる。ｐ＋型領域３３の深さは耐圧によるがいずれの場合も１μｍ程度である。（例えば、特許文献２参照。）。
【特許文献１】特開平６−２２４４１０号公報  （第２頁、第２図）
【特許文献２】特開２０００−２６１００４号公報  （第２−４頁、第１、３図）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
前述の如く図４（Ａ）のショットキーバリアダイオードにおいては、φＢｎが高ければＶＦは高くなり、ＩＲは下がるトレードオフの関係にある。また、φＢｎが同じ場合、ショットキー接合面積により、ＶＦおよびＩＲの値が変動する。
【００１１】
そこで、ｎ−型半導体層３２の比抵抗ρを下げることにより電流経路の抵抗値を低減し、低ＶＦ化を図ることが考えられる。しかし、この方法では、耐圧を決定するｐ＋型領域３３下方のｎ−型半導体層３２の比抵抗も下がることになる。従って空乏層の延びが不十分となり、所定の耐圧が確保できない問題となる。
【００１２】
また、図４（Ｂ）の構造においては、ｐ＋型領域３３はその深さは例えば１μｍ程度とｎ−型半導体層３２の深さに対して十分浅い。また、所定の耐圧を確保するためにｎ−型半導体層３２の不純物濃度は低くしてあり、ｐ＋型領域３３を設けることにより電流経路が狭まると低ＶＦ化が進まない問題もある。
【００１３】
このように、ショットキーバリアダイオードではショットキー接合面積、ショットキー金属層、半導体層の比抵抗等を適宜選択し、所望の特性に近づけている。しかし、所定のＶＦ特性およびＩＲ特性が得られ、かつ所定の耐圧を確保するということは非常にコントロールが困難であり、いずれかを多少犠牲にして設計をしているというのが実情である。
【課題を解決するための手段】
【００１４】
本発明は、かかる課題に鑑みてなされ、第１に、一導電型半導体基板と、該半導体基板上に設けられた一導電型半導体層と、前記半導体層に複数設けられ、前記半導体基板に達する深さに設けられた逆導電型半導体領域と、前記半導体層とショットキー接合を形成する金属層とを具備し、前記金属層と前記半導体基板間に逆方向電圧を印加した際に前記半導体層に発生する電界強度を、前記半導体層の深さ方向にほぼ均一とすることにより解決するものである。
【００１５】
また、前記逆導電型半導体領域は、３μｍ〜６０μｍ程度の深さであることを特徴とするものである。
【００１６】
また、前記半導体層の比抵抗は、０．２Ω・ｃｍ〜１０Ω・ｃｍ程度であることを特徴とするものである。
【００１７】
また、互いに隣接する前記逆導電型半導体領域は、前記金属層と前記半導体基板間に逆方向電圧を印加した際に前記逆導電型半導体領域間の半導体層が空乏層で埋め尽くされる間隔で離間して配置されることを特徴とするものである。
【００１８】
また、前記半導体層は、前記金属層と前記半導体基板間に逆方向電圧印加時にほぼすべての領域が空乏化することを特徴とする請求項１に記載の半導体装置。
【００１９】
また、互いに隣接する前記逆導電型半導体領域は、前記金属層と前記半導体基板間に逆方向電圧を印加した際に前記逆導電型半導体領域および前記半導体層が空乏層で埋め尽くされる不純物濃度であることを特徴とするものである。
【００２０】
また、前記逆導電型半導体領域の不純物濃度は５×１０１４ｃｍ−３程度であることを特徴とするものである。
【発明の効果】
【００２１】
本発明によれば、ｎ−型半導体層の不純物濃度を高くして低ＶＦ化を図っても、所定の耐圧が確保できる。
【００２２】
すなわち、ｎ＋型半導体基板に達するピラー状のｐ型半導体領域を、所定の間隔でｎ−型半導体層に複数設けることにより、逆方向電圧印加時にはｐ型半導体領域から空乏層が基板の水平方向に広がる。また、ｐ型半導体領域の内部へも空乏層が広がるため、ｎ−型半導体層はほぼ空乏化した領域となる。空乏層はｐ型半導体層の深さ方向（基板垂直方向）に沿ってほぼ均一に広がってピンチオフし、電界強度を一定に保つことが出来る。
【００２３】
また、ｐ型半導体領域は、ｎ＋型半導体基板に達しているため基板水平方向に広がる空乏層がピンチオフしさえすれば、所定の耐圧を確保できる。すなわち、ｎ−型半導体層の不純物濃度は、隣り合うｐ型半導体領域からの空乏層がピンチオフできる程度まで高めることができるので、ｎ−型半導体層の抵抗値を低減でき、低ＶＦ化が実現できる。
【００２４】
更に、耐圧はｎ−型半導体層の厚みのみをコントロールすればよく、その制御が容易となる。
【発明を実施するための最良の形態】
【００２５】
本発明の実施の形態を図１から図３を用いて詳細に説明する。
【００２６】
図１には、本発明のショットキーバリアダイオードを示す。図１（Ａ）は平面図であり、図１（Ｂ）は図１（Ａ）のＡ−Ａ線の断面図である。尚、図１（Ａ）では基板表面のショットキー金属層およびアノード電極を省略している。
【００２７】
本発明のショットキーバリアダイオードは、一導電型半導体基板１と、一導電型半導体層２と、逆導電型半導体領域３と、ショットキー金属層６とから構成される。
【００２８】
基板１０は、ｎ＋型半導体基板１上にエピタキシャル成長法などによりｎ−型半導体層２を積層したものである。
【００２９】
逆導電型半導体領域３は、ｎ−型半導体層２に設けられたｐ型の半導体領域である。例えば、ｎ−型半導体層２にトレンチを設け、ｐ型不純物を含むポリシリコンを埋設し、熱処理によりｐ型不純物をトレンチ周囲に拡散するなどしてｐ型半導体領域３とする。ｐ型半導体領域３は、ｎ−型半導体層２を貫通し、ｎ＋型半導体基板１に達する深さに設ける。ｐ型半導体領域３の不純物濃度は、５×１０１４ｃｍ−３程度である。
【００３０】
ここで、ｐ型半導体領域３は、逆方向電圧印加時に空乏層が広がってｎ−型半導体層２を埋め尽くせるよう、各々均等な離間距離で配置されることが必要であるので、正六角形状が最適である。
【００３１】
尚、一箇所でも空乏層の広がりが不足するところがあるとそこからカソード電極側へ電流が漏れるので、全てのｐ型半導体領域３間において、逆方向電圧印加時に空乏層５０の広がりで埋め尽くされる距離が確保できるのであれば、ｐ型半導体領域３の形状は正六角形状に限らない。
【００３２】
具体的には、例えば４０Ｖ程度の耐圧の装置であればｐ＋型半導体領域３の深さは５μｍ程度、ｐ型半導体領域３の開口幅（対角線幅）は例えば０．５μｍであり、それぞれ０．５μｍ程度離間してｎ−型半導体層２にピラー状に設ける。この場合、ｎ−型半導体層２の比抵抗は０．２Ω・ｃｍ〜０．５Ω・ｃｍ程度とする。
【００３３】
また、６００Ｖ程度の耐圧の装置であれば、ｐ＋型半導体領域３の深さは５０μｍ程度、ｐ型半導体領域３の開口幅（対角線幅）は例えば１μｍであり、それぞれ１μｍ〜５μｍ程度離間してｎ−型半導体層２にピラー状に設ける。また、ｎ−型半導体層２の比抵抗は５Ω・ｃｍ〜１０Ω・ｃｍとする。
【００３４】
このように本実施形態によればｐ型半導体領域３をｎ＋型半導体基板１に達する深さに設けることにより、基板水平方向に広がる空乏層のピンチオフで所定の耐圧を確保できる。すなわち、ｎ−型半導体層２の不純物濃度は、隣り合うｐ型半導体領域からの空乏層がピンチオフできる程度まで高めることができるので、ｎ−型半導体層の抵抗値を低減できる。
【００３５】
基板１０表面にはｐ型半導体領域３とｎ−型半導体層２が露出し、露出したｎ−型半導体層２がショットキー接合領域となる。
【００３６】
ショットキー金属層６は、例えばＭｏ等である。絶縁膜５を開口して露出したｎ−型半導体層２およびすべてのｐ型半導体領域３上に設けられ、ｎ−型半導体層２とショットキー接合を形成する。このショットキー金属層６の上にアノード電極７として例えばＡｌ層等を設け、ｎ＋型半導体基板１裏面には、カソード電極８を設ける。
【００３７】
図２には、本実施形態の順方向電圧印加時（図２（Ａ））と逆方向電圧印加時（図２（Ｂ））の、ｐ型半導体領域３付近の拡大図を示す。
【００３８】
図２（Ａ）順方向電圧印加時には、低電流時にはｎ−型半導体層２が電流経路となる。本実施形態ではｎ−型半導体層２の比抵抗は、例えば６００Ｖ程度の耐圧であれば従来（図４（Ｂ））の６分の１から３分の１程度の５Ω・ｃｍ〜１０Ω・ｃｍであるので、順方向電圧時の電流は低抵抗で流れ、低ＶＦ化が実現できる。
【００３９】
一方図２（Ｂ）のごとく、逆方向電圧印加時には空乏層５０が広がる。ここで、本実施形態では前述の如くｐ型半導体領域３の不純物濃度が、５×１０１４ｃｍ−３程度である。このため、逆方向電圧印加時には、ｐ型半導体領域３の内側にも空乏層が広がり、ｎ−型半導体層２及びｐ型半導体領域３は、ほぼ全体が空乏化領域となる。
【００４０】
空乏層５０は、ｐ型半導体領域３から基板１０の水平方向に広がり、その広がる幅（ｄ）は、ｐ型半導体領域の深さ方向（基板１０垂直方向）に沿って、ほぼ均一となる。
【００４１】
一般的には、比抵抗ρが低すぎると、空乏層の広がりが十分でなくなり、耐圧が劣化する。しかし、本実施形態では、ｐ型半導体領域３はｎ＋型半導体基板１に達している。すなわち、基板１０の水平方向に空乏層５０が広がってピンチオフしさえすれば、耐圧を確保できる。
【００４２】
すなわち、空乏層５０は幅ｄで広がれば十分であり、ｎ−型半導体層２は、それだけ低い比抵抗ρにすることができる。換言すれば、所定の耐圧を確保するため、ｎ−型半導体層２の比抵抗ρを低くしても十分ピンチオフさせることができ、低ＶＦ化を実現できるものである。
【００４３】
図３には、従来のショットキーバリアダイオードと本実施形態のショットキーバリアダイオードのアノード電極−カソード電極間の電界強度を示す概要図である。なお、ショットキーバリアダイオードのショットキー金属層は擬似的なｐ型領域と考えることができるので、図ではｐ型領域として示している。
【００４４】
図３（Ａ）が従来構造（図４（Ｂ））の電界強度であり、図３（Ｂ）は本実施形態の電界強度である。
【００４５】
従来構造のｎ−型半導体層３２の比抵抗を３０Ω・ｃｍとし、本実施形態のｎ−型半導体層２の比抵抗は５Ω・ｃｍとした場合のそれぞれの電界強度を実線で示し、ハッチングで示した電界強度の積分値が耐圧となる。また、ｘ線がブレイクダウンのポイントである。
【００４６】
図の如く、従来構造（図３（Ａ））においては、ｎ＋型半導体基板３１付近では余裕があるが、ｎ−型半導体層３２表面付近でブレイクダウンのポイントに達してしまい、耐圧がもたないことがわかる。
【００４７】
一方本実施形態では、ｐ型半導体領域３から、基板１０水平方向に広がった空乏層により、電界強度はｎ−型半導体層２内においては基板垂直方向にほぼ均一の値を示す。また積分値も増加するので、その分耐圧が向上していることになる。
【００４８】
このため、本実施形態ではｎ−型半導体層２の不純物濃度を高くして低ＶＦ化を図っても、所定の耐圧が確保できる。また、逆方向電圧印加時には空乏層が基板垂直方向にそって均一な幅で広がってピンチオフするので、カソード電極側に漏れるリーク電流ＩＲを抑制することができる。
【００４９】
更に、耐圧は、ｎ−型半導体層２の厚みのみをコントロールすればよく、その制御が容易となる。
【図面の簡単な説明】
【００５０】
【図１】本発明の半導体装置を説明するための（Ａ）平面図、（Ｂ）断面図である。
【図２】本発明の半導体装置を説明するための概念図である。
【図３】本発明の半導体装置を説明するための特性図である。
【図４】従来の半導体装置を説明する断面図である。
【符号の説明】
【００５１】
１    ｎ＋型半導体基板
２    ｎ−型半導体層
３    ｐ型半導体領域
５    絶縁膜
６    ショットキー金属層
７    アノード電極
８    カソード電極
１０  基板
３０  ショットキーバリアダイオード
３１  ｎ＋型半導体基板
３２  ｎ−型半導体層
３３  ｐ＋型領域
３４  ガードリング
３６    ショットキー金属層
３７    アノード電極
３８    カソード電極
５０  空乏層
【図１】
2005243716.tif 000003
【図２】
2005243716.tif 000004
【図３】
2005243716.tif 000005
【図４】
2005243716.tif 000006