(57)【要約】【課題】  ＥＰＲＯＭのメモリセルに２つのＭＯＳＦＥＴを備え、それらの電流差を差動アンプで検出してデータを読み出す構成において、紫外線照射によりデータを消去すると、差動アンプの出力が不定となり、初期化状態の確認が容易でない。【解決手段】  メモリセルを構成する２つのＭＯＳＦＥＴの一方のチャネル幅ＷＡを他方のチャネル幅ＷＢより狭く形成する。これにより、紫外線を照射した初期化状態にて、チャネル幅ＷＡを有するＭＯＳＦＥＴのデータ信号電流値ＩＨＡは、チャネル幅ＷＢのＭＯＳＦＥＴに流れるデータ信号電流値ＩＨＢより小さくなる。よって、差動アンプの出力は、ＩＨＡ＜ＩＨＢなる電流の大小関係に応じて確定され、データ値「０」が定義される。一方、データ「１」の書き込みでは、チャネル幅ＷＢのＭＯＳＦＥＴのフローティングゲート電極３６に電荷を注入して、しきい値電圧Ｖｔを上げ、ＭＯＳＦＥＴをオフ状態とする。【選択図】        図２
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【特許請求の範囲】
【請求項１】
共通の選択信号で選択される電界効果型の一対のトランジスタを備えたメモリセルと、
当該一対のトランジスタのそれぞれから取り出されるデータ信号電流相互の大小関係に基づいて前記メモリセルに記録された１ビットのデータを読み出す差動アンプと、
を有する紫外線消去型半導体メモリ装置であって、
前記一対のトランジスタは、前記メモリセルの前記データを消去した状態にて、相互の前記データ信号電流間に所定の信号電流差を有すること、
を特徴とする紫外線消去型半導体メモリ装置。
【請求項２】
共通の選択信号で選択される第１トランジスタ及び第２トランジスタからなる一対のトランジスタを備えたメモリセルと、
前記第１トランジスタ及び前記第２トランジスタそれぞれから取り出されるデータ信号電流相互の大小関係に基づいて前記メモリセルに記録された１ビットのデータを読み出す差動アンプと、
を有する紫外線消去型半導体メモリ装置であって、
前記第１トランジスタは、
前記メモリセルの前記データを消去した状態にて、前記第２トランジスタより所定の信号電流差だけ大きな前記データ信号電流を生じ、
前記メモリセルに書き込まれる前記データに応じてフローティングゲート電極に電荷を注入され、当該電荷を注入された状態にて、前記第２トランジスタより小さな前記データ信号電流を生じること、
を特徴とする紫外線消去型半導体メモリ装置。
【請求項３】
請求項１又は請求項２に記載の紫外線消去型半導体メモリ装置において、
前記一対のトランジスタは、互いに異なるチャネル幅を有し、当該チャネル幅の相違に基づいて前記信号電流差を生じること、
を特徴とする紫外線消去型半導体メモリ装置。
【請求項４】
請求項１から請求項３のいずれか１つに記載の紫外線消去型半導体メモリ装置において、
前記一対のトランジスタは、互いに異なるチャネル長を有し、当該チャネル長の相違に基づいて前記信号電流差を生じること、
を特徴とする紫外線消去型半導体メモリ装置。
【請求項５】
請求項１から請求項４のいずれか１つに記載の紫外線消去型半導体メモリ装置において、
前記一対のトランジスタは、チャネルとフローティングゲート電極との間に互いに異なる厚さの絶縁膜を有し、当該絶縁膜の膜厚の相違に基づいて前記信号電流差を生じること、
を特徴とする紫外線消去型半導体メモリ装置。
【請求項６】
請求項１から請求項５のいずれか１つに記載の紫外線消去型半導体メモリ装置において、
前記一対のトランジスタは、フローティングゲート電極と前記選択信号を印加されるコントロールゲート電極との間の静電容量を互いに異にし、当該静電容量の相違に基づいて前記信号電流差を生じること、
を特徴とする紫外線消去型半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、保持されたデータを紫外線照射により消去可能な紫外線消去型半導体メモリ装置に関する。
【背景技術】
【０００２】
半導体メモリ装置には、電気的にデータを書き込むことができるだけでなく、データを保持するトランジスタに紫外線を照射することで当該データを消去することができるＥＰＲＯＭ（Erasable Programmable Read Only Memory）がある。通常、半導体メモリは、１ビットのデータを記憶するメモリセルが行列配置され、例えば、行及び列をそれぞれアドレスデコーダで指定することにより、指定された位置のメモリセルに対してデータの書き込み動作及び読み出し動作を行うことができる。例えば、各メモリセルのワード線がＹアドレスデコーダに接続され、Ｙアドレスデコーダは入力されたＹアドレスに対応するワード線に行選択信号を印加する。一方、各メモリセルのビット線がＸアドレスデコーダに接続され、Ｘアドレスデコーダは入力されたＸアドレスに対応するビット線に、外部からのデータを入力したり、当該ビット線からのデータを出力回路に伝達したりする。
【０００３】
ＥＰＲＯＭでは、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）のチャネル上にゲート酸化膜を介して配置されたフローティングゲート電極等に電荷を注入することにより、ＦＥＴのしきい値電圧Ｖｔを変化させる。一旦注入された電荷は長期間保持されるので、このＶｔの違いによりデータを記憶することができる。一方、当該電荷はフローティングゲート電極に紫外線を照射することにより放電させることができ、これによりデータを消去することができる。
【０００４】
従来のＥＰＲＯＭはこのようなＭＯＳＦＥＴを各メモリセルに１個備え、当該メモリセルに書き込まれたデータは、ワード線を介して当該ＭＯＳＦＥＴのゲート電極（コントロールゲート電極）に選択信号を印加することにより、Ｖｔに応じた電流としてビット線に読み出される。出力回路は、読み出された電流を所定の基準値と比較して、データが「０」又は「１」のいずれであるかを判定する。
【０００５】
ここで、フローティングゲート電極への電荷注入は、ワード線に接続されるコントロールゲート電極とビット線に接続されるドレイン拡散層との間に高い電圧を印加して、ドレインから流れ出る電荷を高エネルギーとすることにより行われ、よって、フローティングゲート電極にはドレインの多数キャリアと同じ電荷が注入される。その結果、注入された電荷は、コントロールゲート電極がチャネルに及ぼす電位変動をシールドする効果を有し、電荷を注入された状態でのＭＯＳＦＥＴは注入されない状態よりもＶｔが高くなり、出力回路に読み出されるデータ信号電流は相対的に少なくなる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述のようにメモリセルからビット線を介して読み出したデータ信号電流を出力回路にて所定基準値と比較するデータ検出方式は、データ信号電流のばらつき、変動等に対するマージンを比較的大きくとる必要があった。これに対して、データ書き込み可能な上記ＭＯＳＦＥＴを各メモリセルに２個備え、当該メモリセルに書き込むデータに応じて選択されるいずれか一方のＭＯＳＦＥＴのＶｔを電荷注入により変化させる構成が考えられる。その構成では例えば、２つのＭＯＳＦＥＴとしてＴｒ１、Ｔｒ２を備え、データ値「１」に対してはＴｒ１にのみ電荷注入を行い、一方、データ値「０」に対してはＴｒ２にのみ電荷注入を行う。これにより、いずれか一方のＭＯＳＦＥＴがＶｔが高く設定され、他方のＶｔが低く設定され、それぞれのＭＯＳＦＥＴに流れるデータ信号電流間の大小関係がデータ値に応じて切り替わる。その大小関係の相違を差動アンプで検出することとすれば、上述の個々のデータ信号電流のばらつき、変動等に対するマージンを少なくすることができるメリットがある。
【０００７】
しかしながら、紫外線を照射してデータを消去した状態、すなわち初期状態では、２つのＭＯＳＦＥＴのＶｔは同じであるため、差動アンプの出力に一定の値を得ることができない。そのため、データが消去されているか否か（若しくは未使用のものであるか否か）の確認が困難であるという不都合を生じる。ここで、メモリセルを構成するＭＯＳＦＥＴがフラッシュメモリで用いられるような電気的にデータ消去・書き換え可能なものであれば、メーカにて、差動アンプの出力が不定とならないように予め初期化データを書き込んで出荷することも可能である。ところが、ＥＰＲＯＭは、データを消去するために紫外線を照射する必要があり、一旦、初期化データを書き込んでしまうと、ユーザがそれを書き換えて所望のデータを格納することが難しい。そのため、上述の不都合は、紫外線消去型半導体メモリ装置において本質的な問題となる。
【０００８】
本発明は当該問題を解決し、メモリセルに２つのＭＯＳＦＥＴを備え、それらのデータ信号電流の差を差動アンプで検出する紫外線消去形半導体メモリ装置において、初期状態にて差動アンプの出力が不定となることを回避して、ユーザにおける初期状態の確認を容易とすることを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る紫外線消去形半導体メモリ装置は、共通の選択信号で選択される電界効果型の一対のトランジスタを備えたメモリセルと、当該一対のトランジスタのそれぞれから取り出されるデータ信号電流相互の大小関係に基づいて前記メモリセルに記録された１ビットのデータを読み出す差動アンプと、を有するものであって、前記一対のトランジスタが、前記メモリセルの前記データを消去した状態にて、相互の前記データ信号電流間に所定の信号電流差を有する。
【００１０】
本発明のメモリ装置においては、メモリセルに備えられた一対のトランジスタがフローティングゲート電極等に電荷を注入されるか否かに応じてそのチャネル電流（データ信号電流）が異なる状態に設定され、一方、紫外線を照射することで注入電荷の放電等が行われ、データ信号電流は初期化状態とされる構成を有する。メモリセルに記憶する１ビットのデータに応じて、この対をなす２つのトランジスタのデータ信号電流に差異が設定され、その差異を差動アンプで検出することでデータが読み出される。本発明では、各メモリセルに含まれる一対のトランジスタは、いずれのトランジスタにも電荷注入がされていない初期化状態にて、各トランジスタに流れるデータ信号電流が互いに異なるように構成される。
【００１１】
他の本発明に係る紫外線消去形半導体メモリ装置は、共通の選択信号で選択される第１トランジスタ及び第２トランジスタからなる一対のトランジスタを備えたメモリセルと、前記第１トランジスタ及び前記第２トランジスタそれぞれから取り出されるデータ信号電流相互の大小関係に基づいて前記メモリセルに記録された１ビットのデータを読み出す差動アンプと、を有するものであって、前記第１トランジスタが、前記メモリセルの前記データを消去した状態にて、前記第２トランジスタより所定の信号電流差だけ大きな前記データ信号電流を生じ、前記メモリセルに書き込まれる前記データに応じてフローティングゲート電極に電荷を注入され、当該電荷を注入された状態にて、前記第２トランジスタより小さな前記データ信号電流を生じる。
【００１２】
対をなす２つのトランジスタのうち初期化状態でのデータ信号電流が小さい方を第２トランジスタ、大きい方を第１トランジスタとし、それぞれのデータ信号電流をＩＨ２，ＩＨ１（ＩＨ１＞ＩＨ２）とする。また、第１トランジスタの電荷注入した状態でのデータ信号電流をＩＬ１とする。本発明によれば、ＩＨ１＞ＩＨ２＞ＩＬ１、すなわちＩＨ２がＩＨ１とＩＬ１との中間レベルになるように構成される。
【００１３】
本発明の好適な態様は、前記一対のトランジスタが、互いに異なるチャネル幅を有し、当該チャネル幅の相違に基づいて前記信号電流差を生じる紫外線消去型半導体メモリ装置である。
【００１４】
本発明の他の好適な態様は、前記一対のトランジスタが、互いに異なるチャネル長を有し、当該チャネル長の相違に基づいて前記信号電流差を生じる紫外線消去型半導体メモリ装置である。
【００１５】
本発明の別の好適な態様は、前記一対のトランジスタが、チャネルとフローティングゲート電極との間に互いに異なる厚さの絶縁膜を有し、当該絶縁膜の膜厚の相違に基づいて前記信号電流差を生じる紫外線消去型半導体メモリ装置である。
【００１６】
本発明のさらに別の好適な態様は、前記一対のトランジスタが、フローティングゲート電極と前記選択信号を印加されるコントロールゲート電極との間の静電容量を互いに異にし、当該静電容量の相違に基づいて前記信号電流差を生じる紫外線消去型半導体メモリ装置である。
【発明の効果】
【００１７】
本発明によれば、初期化状態にて、各メモリセルに含まれる２つのトランジスタに流れるデータ信号電流が異なるので、差動アンプの出力が不定になることが回避される。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。
【００１９】
図１は、本発明の実施形態であるＥＰＲＯＭの概略の回路構成図である。ここでは２５６ビットのデータを記憶できる構成を例示する。データの各ビット毎にメモリセル２が設けられ、１６行１６列に２次元配置される。８ビットのアドレスの上位４ビットをＹアドレス、下位４ビットをＸアドレスとして、Ｙアドレスはメモリセルアレイの行位置、Ｘアドレスはメモリセルアレイの列位置を指定する。
【００２０】
各メモリセル２はメモリセル２−１又は２−２に示される回路と同じ構成を有する。各メモリセル２は１本のワード線４と２本のビット線６，８に接続され、また電源ＶＤＤの供給を受ける。ＹアドレスはＹアドレスデコーダ１０に入力され、Ｙアドレスデコーダ１０はＹアドレスで指定されたワード線に行選択信号として所定電圧を印加する。一方、ＸアドレスはＸアドレスデコーダ１２に入力され、Ｘアドレスデコーダ１２はＸアドレスで指定された位置のメモリセル２の列に接続されるビット線６，８の対を低インピーダンスとする。
【００２１】
メモリセル２はそれぞれ２つのＭＯＳＦＥＴ２０，２２を有する。それらＭＯＳＦＥＴ２０，２２は、ワード線に接続されたコントロールゲート電極と、電荷を注入され保持できるフローティングゲート電極と、電源ＶＤＤに接続されたソースと、ビット線に接続されたドレインとを有する。ここで示すＭＯＳＦＥＴ２０，２２はコントロールゲート電極とフローティングゲート電極とが容量結合されており、図１においてキャパシタ２４，２６が当該容量結合を表している。ＭＯＳＦＥＴ２０，２２がｎ−ＭＯＳの場合、ＶＤＤはグラウンド電位とする。
【００２２】
メモリセル２へのデータ書き込み動作において、一方のＭＯＳＦＥＴのフローティングゲート電極には電荷が注入され得る。フローティングゲート電極は他から絶縁された独立電極であり、注入された電荷は紫外線を照射することによる消去動作を行わない限り基本的に保持され、当該電極の電位を正負いずれかにシフトさせ、一方、電荷を注入されないフローティングゲート電極の電位は中性に保たれる。注入される電荷はＭＯＳＦＥＴ２０，２２がｎ−ＭＯＳである場合には電子であり、その場合、フローティングゲート電極の電位はマイナス側にシフトされる。このフローティングゲート電極に注入された電荷により、コントロールゲート電極がチャネルに及ぼす電界がシールドされ、ＭＯＳＦＥＴのしきい値電圧Ｖｔが高くなる。
【００２３】
ＭＯＳＦＥＴ２０，２２がｎ−ＭＯＳで構成される場合、行選択信号としてワード線には所定の正電圧が印加される。それに伴うコントロールゲート電極の電位変化の影響は、フローティングゲート電極を介して、当該ワード線に接続されたメモリセル２のＭＯＳＦＥＴ２０，２２のチャネルに及ぼされる。ここで、電荷を注入されたフローティングゲート電極は当該行選択信号の影響をシールドするため、対応するＭＯＳＦＥＴはオフ状態に保たれる。一方、フローティングゲート電極に電荷を注入されていないＭＯＳＦＥＴはコントロールゲート電極の電位変化に応じてオン状態となる。
【００２４】
オン状態とされたＭＯＳＦＥＴに接続されるビット線がＸアドレスデコーダ１２により選択されると、当該ＭＯＳＦＥＴに電流が流れ、これがデータ信号電流として当該ビット線を介して取り出される。一方、オフ状態のＭＯＳＦＥＴは、それに接続されるビット線がＸアドレスデコーダ１２により選択されても、チャネルに電流が流れず、ビット線上のデータ信号電流はほとんど０となる。
【００２５】
このように、Ｙアドレスデコーダ１０及びＸアドレスデコーダ１２で選択された行及び列のメモリセル２のＭＯＳＦＥＴ２０，２２それぞれからデータ信号電流が取り出され、それらがビット線６，８を介して差動アンプ１４の入力端に導かれる。差動アンプ１４は、一方の入力端にビット線６からのデータ信号電流を入力され、他方端にビット線８からのデータ信号電流を入力され、それらデータ信号電流の差に基づいて、選択されたメモリセル２に記憶された１ビットのデータを読み出す。
【００２６】
図２は、実施形態に係るＥＰＲＯＭのメモリセル２の概略の平面図であり、左半分にＭＯＳＦＥＴ２０、右半分にＭＯＳＦＥＴ２２が形成されている。例えば、ｐ形不純物を含むシリコン基板上に、それぞれ行に沿った方向（図において水平方向）に延びるくし型形状の活性領域３０，３２が形成される。この活性領域３０，３２はそれ以外の部分に局所酸化膜（ＬＯＣＯＳ）を形成することにより実現される。活性領域３２にはｎ形不純物を高濃度にドープして低抵抗の不純物領域が形成され、当該不純物領域がワード線４とされる。
【００２７】
活性領域３２のくし歯に相当する突起部に重なるようにフローティングゲート電極３４，３６が形成される。例えば、フローティングゲート電極３４，３６はＬ字型に形成され、Ｌ字の垂直部分３４ｖ，３６ｖにて上述のように活性領域３２に重なり、一方、Ｌ字の水平部分３４ｈ，３６ｈは活性領域３０の突起部上を横切るように配置される。フローティングゲート電極３４，３６は例えばポリシリコンで形成され、各活性領域との間には酸化膜等の絶縁膜が設けられ、また、既に述べたように孤立電極として形成される。フローティングゲート電極３４，３６の垂直部分３４ｖ，３６ｖは上記酸化膜を介して、活性領域３２の不純物領域と容量結合し、キャパシタ２４，２６を形成しており、この垂直部分３４ｖ，３６ｖに重なる活性領域３２の不純物領域がコントロールゲート電極３８，４０として機能する。
【００２８】
また、活性領域３０のフローティングゲート電極３４，３６で覆われていない部分には、ｎ形不純物が高濃度にドープされ低抵抗の不純物領域が形成される。当該不純物領域のうち、水平方向に連なる部分は、ソース領域４２として電源ＶＤＤに接続される。一方、当該不純物領域のうち活性領域３０の突起部の先端部分は、ドレイン領域４４，４６となる。
【００２９】
列に沿った垂直方向にはビット線６，８が配置され、各ビット線６，８はコンタクトを介してそれぞれドレイン領域４４，４６にオーミック接触する。例えば、ビット線６，８はタングステンで形成される。
【００３０】
この構成において、ＭＯＳＦＥＴ２０，２２それぞれのチャネル幅ＷＡ，ＷＢはフローティングゲート電極の水平部分３４ｈ，３６ｈとのオーバーラップ部分での活性領域３０の突起部の幅で規定され、一方、それぞれのチャネル長ＬＡ，ＬＢは活性領域３０の突起部とのオーバーラップ部分でのフローティングゲート電極の水平部分３４ｈ，３６ｈの幅で規定される。
【００３１】
本装置の主たる特徴は、フローティングゲート電極３４，３６に電荷が注入されていない初期化状態において、ＭＯＳＦＥＴ２０，２２がＹアドレスデコーダ１０、Ｘアドレスデコーダ１２により選択された場合に、それらに流れるデータ信号電流ＩＨＡ，ＩＨＢが相違するように構成されている点にある。図２に示す例では、それを実現する構成として、チャネルＷＡ，ＷＢがＷＡ＜ＷＢとなるように、ＭＯＳＦＥＴ２０，２２が形成されている。これによりＩＨＡ＜ＩＨＢが実現される。
【００３２】
次に本ＥＰＲＯＭの動作について説明する。まず、データの書き込み動作について述べる。上述のＭＯＳＦＥＴ２０，２２の構成により、初期化状態では、基本的に各メモリセル２においてＩＨＡ＜ＩＨＢとすることができ、差動アンプ１４の出力には各メモリセル２に対して一定の出力レベルが得られる。ここでは、その初期化状態での差動アンプ１４の出力をデータ「０」と定義する。ユーザはこれからデータを書き込もうとする本ＥＰＲＯＭの各メモリセル２から読み出されたデータがどれも「０」であることに基づいて、当該ＥＰＲＯＭが初期化されているものであると容易に判断することができる。
【００３３】
メモリセル２へのデータ書き込みにおいては、当該メモリセル２のいずれかのＭＯＳＦＥＴのフローティングゲート電極に電荷を注入する動作が行われ得る。この電荷注入において、Ｙアドレスデコーダ１０は、フローティングゲート電極に電荷を注入するＭＯＳＦＥＴを含むメモリセル２に対応するワード線４を選択し、Ｘアドレスデコーダ１２は当該メモリセル２に対応する２つのビット線のうち、電荷注入する側のＭＯＳＦＥＴに対応する一方を選択する。選択されたＭＯＳＦＥＴのコントロールゲート電極とドレイン領域との間に高電圧（例えば１０〜２０Ｖ）を印加して、当該ＭＯＳＦＥＴのチャネルに電流を流す。コントロールゲート電極とフローティングゲート電極との容量結合により、フローティングゲート電極とドレイン領域との間にも高電圧が印加され、ＭＯＳＦＥＴを流れる電子の一部はドレイン領域付近の高電界により加速されてエネルギーを獲得し、ゲート絶縁膜のエネルギー障壁を越えてフローティングゲート電極に注入される。上述のようにフローティングゲート電極は孤立電極であるので、注入された電荷を長期間保持できる。
【００３４】
本ＥＰＲＯＭにおいて、メモリセル２にデータ「１」を書き込む場合には、チャネル幅の大きいＭＯＳＦＥＴ２２のフローティングゲート電極３６に電荷（電子）を注入して、ＭＯＳＦＥＴ２２のしきい値電圧Ｖｔを、それと対をなすチャネル幅が小さいＭＯＳＦＥＴ２０よりも上げる。これにより、ＭＯＳＦＥＴ２２のデータ信号電流をＩＨＡより低い値ＩＬＢとして、ＭＯＳＦＥＴ２０，２２間のデータ信号電流の大小関係がデータ「０」の状態から反転される。なお、Ｖｔを上げることにより、一般にＭＯＳＦＥＴ２２はメモリセル２の選択時においてもオフ状態に設定され、基本的にＩＬＢ＝０とされる。
【００３５】
一方、本ＥＰＲＯＭでは、初期化状態で各メモリセル２のＭＯＳＦＥＴ２０，２２間のデータ信号電流の大小関係は上述のようにデータ「０」の状態にある。よって、「０」を書き込む動作を省略して、書き込み処理の高速化を図ることができる。その一方で、より安定かつ確実なデータ「０」の状態を実現するために、上述の「１」の書き込み動作とは逆の動作、つまり、チャネル幅の小さいＭＯＳＦＥＴ２０のフローティングゲート電極３４に電荷を注入して、そのＶｔを上げる処理を行ってもよい。この場合、ＭＯＳＦＥＴ２０のデータ信号電流はＩＨＡより低いＩＬＡに変化する。なお、Ｖｔを上げることにより基本的にＩＬＡ＝０とされる。
【００３６】
以上のように書き込まれたデータを本ＥＰＲＯＭから読み出す動作を次に述べる。アドレスを指定することで、読み出し対象メモリセル２のワード線４に行選択信号が印加され、かつ当該メモリセル２のビット線６，８が共に低インピーダンスとされる。データ「０」を保持するメモリセル２からは、ビット線６にデータ信号電流ＩＨＡ、ビット線８にデータ信号電流ＩＨＢが取り出される。上述のようにＩＨＡ＜ＩＨＢであり、この大小関係に対応して、差動アンプ１４は、データ「０」に対応する電圧レベルを出力する。なお、ＭＯＳＦＥＴ２０に電荷注入を行ってメモリセル２にデータ「０」を書き込む場合には、ビット線６にはＩＬＡが取り出される。
【００３７】
一方、データ「１」を書き込まれたメモリセル２からは、ビット線６にデータ信号電流ＩＨＡ、ビット線８にデータ信号電流ＩＬＢが取り出される。上述のようにＩＨＡ＞ＩＬＢであり、この大小関係に対応して、差動アンプ１４は、データ「１」に対応する電圧レベルを出力する。
【００３８】
なお、上述の構成では、ＭＯＳＦＥＴ２０，２２のチャネル幅に差を設けることで、初期化状態でのＭＯＳＦＥＴ２０のデータ信号電流ＩＨＡを、ＭＯＳＦＥＴ２２のデータ信号電流ＩＨＢより小さく設定し、これにより初期化状態で差動アンプ１４の出力が不定となることを回避している。ここで、初期化状態でのデータ信号電流に差異を設ける構成としては他の種々のものを適用することができる。そのような他の構成の一例は、ＬＡ＞ＬＢ、すなわちＭＯＳＦＥＴ２０のチャネル長ＬＡをＭＯＳＦＥＴ２２のチャネル長ＬＢより長くするものである。この構成によっても、チャネル幅を狭める上述の構成と同様、チャネル抵抗がＭＯＳＦＥＴ２２よりＭＯＳＦＥＴ２０で大きくなり、初期化状態でのそれぞれのデータ信号電流ＩＨＡ，ＩＨＢにＩＨＡ＜ＩＨＢなる大小関係を設けることができる。
【００３９】
他の例は、チャネルとフローティングゲート電極と容量結合を、２つのＭＯＳＦＥＴ２０，２２間で異ならせる構成である。例えば、チャネルを構成する活性領域とフローティングゲート電極との間のゲート酸化膜の厚さを、ＭＯＳＦＥＴ２２よりもＭＯＳＦＥＴ２０において厚くすることで、ＭＯＳＦＥＴ２０のＶｔをＭＯＳＦＥＴ２２に比べてあげることができる。
【００４０】
別の例は、フローティングゲート電極とコントロールゲート電極との容量結合を、２つのＭＯＳＦＥＴ２０，２２間で異ならせる構成である。例えば、ＭＯＳＦＥＴ２０におけるフローティングゲート電極３４とコントロールゲート電極３８とのオーバーラップ面積を、ＭＯＳＦＥＴ２２のそれよりも小さく形成する。これにより、コントロールゲート電極に印加される行選択信号のチャネルへの影響がＭＯＳＦＥＴ２０にて小さくなり、データ信号電流がＭＯＳＦＥＴ２２よりも小さくなる。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施形態であるＥＰＲＯＭの概略の回路構成図である。
【図２】実施形態に係るＥＰＲＯＭのメモリセルの概略の平面図である。
【符号の説明】
【００４２】
２  メモリセル、４  ワード線、６，８  ビット線、１０  Ｙアドレスデコーダ、１２  Ｘアドレスデコーダ、１４  差動アンプ、２０，２２  ＭＯＳＦＥＴ、２４，２６  キャパシタ、３０，３２  活性領域、３４，３６  フローティングゲート電極、３８，４０  コントロールゲート電極、４２  ソース領域、４４，４６  ドレイン領域。
【図１】
2005243127.tif 000003
【図２】
2005243127.tif 000004