(57)【要約】【課題】  単結晶シリコン以外の半導体系のトランジスタと不揮発性メモリ素子とを組み合わせたメモリ回路を提供する。【解決手段】  ＴＦＴ２の一方の主電極と二端子型の不揮発性メモリ素子１０の一方の端子とを接続し、さらに、ＴＦＴ２のゲート電極をワードライン３に、他方の主電極をビットライン４に、メモリ素子１０の他方の端子をベースライン５に接続し、ＴＦＴ２の他方の主電極とビットライン４との接続点Ａと、ビットライン４の入力端子７との間に固定抵抗６を接続し、初期状態が低インピーダンス状態のメモリ素子１０を高インピーダンス状態に遷移させる情報の書き込みにおいて、ビットライン４の入力端子７と、ベースライン５の入力端子８にそれぞれ、基準電圧に対して互いに逆極性の電圧を印加することにより、上記状態の遷移に必要な高電圧をメモリ素子１０の両端子に印加する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
ゲート電極と２つの主電極と半導体層とを有する電界効果型トランジスタと、二端子型の不揮発性メモリ素子とを有し、上記トランジスタの一方の主電極が不揮発性メモリ素子の一方の端子に、他方の主電極がビットラインに、ゲート電極がワードラインに、上記メモリ素子の他方の端子がベースラインにそれぞれ接続されてなるメモリセルを複数個有する半導体集積回路であって、
上記ビットラインと上記トランジスタの他方の主電極との接続部の電位を検知する手段を有し、
上記ビットラインの入力端子と、上記ベースラインの入力端子にそれぞれ、基準電圧に対して互いに逆極性の電圧を供給し得る手段を備えたことを特徴とする半導体集積回路。
【請求項２】
上記電界効果型トランジスタが、単結晶シリコンを含まない請求項１に記載の半導体集積回路。
【請求項３】
上記電界効果型トランジスタが、薄膜トランジスタである請求項１または２に記載の半導体集積回路。
【請求項４】
上記電界効果型トランジスタの半導体層が、非結晶シリコンからなる請求項１〜３のいずれかに記載の半導体集積回路。
【請求項５】
上記電界効果型トランジスタの半導体層が、有機物半導体からなる請求項１〜３のいずれかに記載の半導体集積回路。
【請求項６】
上記不揮発性メモリ素子が、高インピーダンス状態と低インピーダンス状態とを呈する請求項１〜５のいずれかに記載の半導体集積回路。
【請求項７】
上記不揮発性メモリ素子が、有機物を含有する材料から構成される請求項１〜６のいずれかに記載の半導体集積回路。
【請求項８】
ゲート電極と２つの主電極と半導体層とを有する電界効果型トランジスタと、二端子型の不揮発性メモリ素子とを有し、上記トランジスタの一方の主電極が不揮発性メモリ素子の一方の端子に、他方の主電極がビットラインに、ゲート電極がワードラインに、上記メモリ素子の他方の端子がベースラインにそれぞれ接続されてなるメモリセルを複数個有してなり、
上記ビットラインと上記トランジスタの他方の主電極との接続部の電位を検知する手段を有する半導体集積回路において、
上記ビットラインの入力端子と、上記ベースラインの入力端子にそれぞれ、基準電圧に対して互いに逆極性の電圧を供給することにより、上記メモリ素子の両端子間に所定の電圧を印加することを特徴とする半導体集積回路の動作方法。
【請求項９】
上記ビットラインの入力端子と、上記ベースラインの入力端子にそれぞれ、基準電圧に対して互いに逆極性の電圧を供給することにより、上記メモリ素子の両端子間に所定の電圧を印加して、該メモリ素子に情報を書き込む請求項８に記載の半導体集積回路の動作方法。
【請求項１０】
上記不揮発性メモリ素子が書き換え可能なメモリ素子であり、上記ビットラインの入力端子と、上記ベースラインの入力端子にそれぞれ、基準電圧に対して互いに逆極性の電圧を供給することにより、上記メモリ素子の両端子に所定の電圧を印加して情報の書き込みを行い、
上記ビットラインの入力端子と、上記ベースラインの入力端子にそれぞれ、上記書き込み時とは逆極性の電圧を供給することにより、上記メモリ素子の両端子に、上記書き込み時とは逆極性の所定の電圧を印加して、当該メモリ素子に書き込まれた情報を消去する請求項８または９に記載の半導体集積回路の動作方法。
【請求項１１】
請求項１〜７のいずれかに記載の半導体集積回路を備えたことを特徴とするＩＣカード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源をオフとした後も情報が保持される不揮発性メモリの半導体集積回路とその動作方法、該半導体集積回路を備えたＩＣカードに関する。
【背景技術】
【０００２】
半導体分野においては、従来、単結晶シリコンを用いて構成された系が一般的であったが、近年、アモルファスシリコンや多結晶シリコンといった非結晶シリコン、或いは、有機物半導体やダイヤモンド、シリコン系カーバイドといった非シリコン系半導体を用いた素子や回路の開発が急速に進んでいる。
【０００３】
しかしながら、単結晶シリコンは素子を構成した際の特性に優れるため、実際に使用されている半導体集積回路は、基本的には単結晶シリコン系がほとんどであり、単結晶シリコン以外の半導体系の回路については未だ十分な検討がなされていない。
【０００４】
コンピュータの主要構成回路である半導体メモリについても同様であり、特に、電源をオフした後にもメモリ内の情報が保持される不揮発性メモリにおいては、メモリ素子への印加電圧を制御するトランジスタとして単結晶シリコントランジスタが用いられている（特許文献１参照）。
【０００５】
【特許文献１】特表２００２−５３０８５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
単結晶シリコントランジスタは、通常、単結晶シリコン基板（ウエハ）を用いて製造され、単結晶シリコン以外の基板に作り込むことが困難である。一方、非結晶シリコンや非シリコン系半導体を用いたトランジスタは、ガラス基板、樹脂基板などの単結晶シリコン基板以外の基板上に作り込むことが可能であるため、単結晶シリコン以外の半導体を用いて回路を構成することができれば、基板の選択肢が広がり、用途が飛躍的に広がることが期待される。
【０００７】
しかしながら、上記した不揮発性メモリにおいて、従来検討されていなかった単結晶シリコン以外の半導体を用いたトランジスタ、特に薄膜トランジスタを用いて回路を構成した場合、これらトランジスタのオン抵抗が高いことから、メモリ素子への情報の書き込み動作時に、該メモリ素子に十分な電圧を印加できないという問題を生じた。
【０００８】
本発明の課題は、不揮発性メモリにおいて、単結晶シリコントランジスタ以外のオン抵抗の高いトランジスタを用いた場合でも、良好に動作可能な半導体集積回路及びその動作方法を提供することにあり、さらには、該半導体集積回路を用いたＩＣカードを提供することにある。
【課題を解決するための手段】
【０００９】
本発明の第一は、ゲート電極と２つの主電極と半導体層とを有する電界効果型トランジスタと、二端子型の不揮発性メモリ素子とを有し、上記トランジスタの一方の主電極が不揮発性メモリ素子の一方の端子に、他方の主電極がビットラインに、ゲート電極がワードラインに、上記メモリ素子の他方の端子がベースラインにそれぞれ接続されてなるメモリセルを複数個有する半導体集積回路であって、
上記ビットラインと上記トランジスタの他方の主電極との接続部の電位を検知する手段を有し、
上記ビットラインの入力端子と、上記ベースラインの入力端子にそれぞれ、基準電圧に対して互いに逆極性の電圧を供給し得る手段を備えたことを特徴とする半導体集積回路である。
【００１０】
上記本発明の半導体集積回路においては、下記の構成を好ましい態様として含む。
上記電界効果型トランジスタが、単結晶シリコンを含まない。
上記電界効果型トランジスタが、薄膜トランジスタである。
上記電界効果型トランジスタが、非結晶シリコン或いは有機物半導体からなる。
上記不揮発性メモリ素子が、高インピーダンス状態と低インピーダンス状態とを呈する。
上記不揮発性メモリ素子が、有機物を含有する材料から構成される。
【００１１】
本発明の第二は、ゲート電極と２つの主電極と半導体層とを有する電界効果型トランジスタと、二端子型の不揮発性メモリ素子とを有し、上記トランジスタの一方の主電極が不揮発性メモリ素子の一方の端子に、他方の主電極がビットラインに、ゲート電極がワードラインに、上記メモリ素子の他方の端子がベースラインにそれぞれ接続されてなるメモリセルを複数個有してなり、
上記ビットラインと上記トランジスタの他方の主電極との接続部の電位を検知する手段を有する半導体集積回路において、
上記ビットラインの入力端子と、上記ベースラインの入力端子にそれぞれ、基準電圧に対して互いに逆極性の電圧を供給することにより、上記メモリ素子の両端子間に所定の電圧を印加することを特徴とする半導体集積回路の動作方法である。
【００１２】
上記本発明の半導体集積回路の動作方法においては、下記の構成を好ましい態様として含む。
上記ビットラインの入力端子と、上記ベースラインの入力端子にそれぞれ、基準電圧に対して互いに逆極性の電圧を供給することにより、上記メモリ素子の両端子間に所定の電圧を印加して、該メモリ素子に情報を書き込む。
上記不揮発性メモリ素子が書き換え可能なメモリ素子であり、上記ビットラインの入力端子と、上記ベースラインの入力端子にそれぞれ、基準電圧に対して互いに逆極性の電圧を供給することにより、上記メモリ素子の両端子に所定の電圧を印加して情報の書き込みを行い、
上記ビットラインの入力端子と、上記ベースラインの入力端子にそれぞれ、上記書き込み時とは逆極性の電圧を供給することにより、上記メモリ素子の両端子に、上記書き込み時とは逆極性の所定の電圧を印加して、当該メモリ素子に書き込まれた情報を消去する。
【００１３】
本発明の第三は、上記本発明の半導体集積回路を備えたことを特徴とするＩＣカードである。
【発明の効果】
【００１４】
本発明においては、単結晶シリコン以外の半導体系のトランジスタを用いることが可能となったため、これらトランジスタを用いて、大量生産により、より安価に不揮発性メモリを提供することができる。
【００１５】
また、単結晶シリコン以外の半導体系のトランジスタは、ガラス基板やプラスチック基板、紙などの単結晶シリコン以外の基板上に構成することができるため、用途が飛躍的に広がる。特に、本発明の半導体集積回路は、ＩＣカードに好ましく適用され、例えば、可撓性のある基板を用いて、可撓性のあるＩＣカードを構成することも可能である。また、当該ＩＣカードは書き込み、書き換えが可能であるため、例えば、商品管理用のタグに適用することにより、商品の履歴情報を経時的に入力して管理することが可能となる。
【発明を実施するための最良の形態】
【００１６】
本発明の半導体集積回路は、不揮発性メモリであり、電界効果型トランジスタ（ＦＥＴ）と二端子型のメモリ素子とを備えたメモリセルを複数個有してなり、メモリ素子の両端子間に所定の電圧を印加する際に、各端子に互いに逆極性の電圧を供給することで、十分な高電圧を印加することを特徴とする。
【００１７】
本発明に用いられるＦＥＴは、ゲート電極と２つの主電極と半導体層とを有し、該半導体層としては、単結晶シリコン、多結晶シリコンやアモルファスシリコンといった非結晶シリコン、非シリコン系の有機物半導体のいずれも用いることが可能である。また、薄膜トランジスタ（ＴＦＴ）も使用可能であり、該ＴＦＴの半導体層としては、非結晶シリコン、有機物半導体のいずれもが好ましく用いられる。また、ｐチャネル型、ｎチャネル型のいずれのタイプも用いることができる。
【００１８】
本発明に用いられる不揮発性メモリ素子は、一旦書き込んだ情報を、電源をオンした後も長期間にわたって保持し得るメモリ素子であって、高インピーダンス状態と低インピーダンス状態の２状態を持つことが好ましい。このようなメモリ素子において、例えば２つの状態にそれぞれ「１」、「０」を割り当てることによって、不揮発性メモリ素子として動作させることができる。
【００１９】
また、不揮発性メモリ素子としては、一旦書き込んだ情報が書き換え不可能な不可逆型と、一旦書き込んだ情報を書き換え可能な可逆型（リライタブル）とがある。前者としては、ヒューズ型、アンチヒューズ型が挙げられ、後者としては有機物を含む書き換え可能型素子がある。本発明では特に、情報の書き込み動作において、「０」または「１」のいずれかの情報を書き込む際に、メモリ素子の両端子にそれぞれ互いに逆極性の電圧を印加することを特徴とする。また、メモリ素子が可逆型の場合には、情報の書き込み動作において、「０」または「１」のいずれかの情報を書き込む際に、メモリ素子の両端子にそれぞれ互いに逆極性の電圧を印加し、書き換えに際しては、メモリ素子の両端子に、それぞれ互いに逆極性の電圧であって、書き込み時とは逆極性の電圧を印加して、一旦メモリ素子に書き込まれていた情報を消去し、新たに情報の書き込みを行う。
【００２０】
本発明にかかる不揮発性メモリ素子のうち、ヒューズ型素子としては、有機物を含む電気伝導体、例えば、ポリジアセチレン、ＴＣＮＱ（テトラシアノキノジメタン）、ＰＥＤＯＴ（ポリエチレンジオキシチオフェン）などをが好ましく用いられる。また、金属を主体とする導体、例えば、金、アルミニウム、銀、銅、鉛、インジウムなどを用いても良い。
【００２１】
本発明にかかる不揮発性メモリ素子のうち、アンチヒューズ素子としては、導体からなる電極に誘電体が挟持された構造をもつものが好ましく用いられる。前記電極としては、金属、有機物を含む材料を用いても良い。前記誘電体材料としては、金属酸化物、有機物を含む材料を用いても良い。特に、酸化アルミニウム、酸化タンタル、酸化シリコン、ポリイミド樹脂、エポキシ樹脂を含む材料が好ましく用いられる。
【００２２】
本発明にかかる不揮発性メモリ素子のうち、書き換え可能型素子としては、金属酸化物と有機物などを含む構造を有し、特に、銅ＴＣＮＱと酸化アルミニウム膜を含む構造、アルミニウム薄膜を有機物導電体で挟持した構造などが好ましく用いられる。
【００２３】
図１に、本発明の半導体集積回路の好ましい一実施形態の１メモリセルの等価回路を示す。本実施形態は、ｐチャネル型ＴＦＴとヒューズ型の不揮発性メモリ素子を用いて回路を構成した形態である。ｐチャネル型ＴＦＴはゲート電極に、２つの主電極（一方がソース、他方がドレイン）の電圧に比較して負電圧が印加された時にオン状態となる。本実施形態では、ゲート電圧が−２４Ｖの時に完全にオン状態となるｐチャネル型ＴＦＴを示す。また、本実施形態のヒューズ型の不揮発性メモリ素子は、ＰＥＤＯＴ有機導電体を用いた素子であり、初期状態が低インピーダンス状態であり、所定の電圧を二つの端子間に印加すると高インピーダンス状態に不可逆的に遷移する、ヒューズに似た特性を有するメモリ素子である。
【００２４】
図１中、１はメモリセル、２はＴＦＴ、３はワードライン（Ｗｏｒｄ  Ｌｉｎｅ）、４はビットライン（Ｂｉｔ  Ｌｉｎｅ）、５はベースライン（Ｂａｓｅ  Ｌｉｎｅ）、６は固定抵抗、７〜９は入力端子、１０はメモリ素子である。
【００２５】
本発明の半導体集積回路の基本単位であるメモリセル１においては、ＴＦＴ２のゲート電極がワードライン３に、一方の主電極がメモリ素子１０の一方の端子に、他方の主電極がビットライン４に、それぞれ接続されている。さらに、メモリ素子１０の他方の端子はベースライン５に接続されている。ビットライン４とＴＦＴ２の他方の主電極との接続点Ａと、ビットライン４の入力端子７との間には、固定抵抗６が接続されている。また、当該回路は、ビットライン４の入力端子７と、ベースライン５の入力端子８にそれぞれ、基準電圧に対して互いに逆極性の電圧を供給する手段を備えている。
【００２６】
本実施形態に用いたメモリ素子１０の電気特性を図２に示す。図２中、横軸はメモリ素子１０の両端子間に印加する電圧、縦軸は両端子間に流れる電流を示す。当該メモリ素子１０は初期状態では低インピーダンス状態である。この初期状態のメモリ素子１０の両端子間に印加する電圧を徐々に上げると、図中の実線で示されるように、徐々にメモリ素子１０に流れる電流も増加し、８Ｖ付近で大幅に電流値が低下する。即ち、８Ｖ付近をしきい値として低インピーダンス状態から高インピーダンス状態に遷移する。この状態で一旦印加電圧を０に戻し、再度印加電圧を徐々に上げると、図中の破線で示されるように、印加電圧の上昇に伴って電流値は徐々に上昇するものの、初期状態での電圧印加時（実線）に比較して高インピーダンス状態を示し、以降、このような電気特性が維持される。即ち、ヒューズに似た不可逆型の不揮発性メモリ素子として働く。
【００２７】
上記メモリ素子１０においては、高インピーダンス状態、低インピーダンス状態の一方を「０」、他方を「１」として、低インピーダンス状態に対応する情報の場合のみ８Ｖ以上の高電圧を印加することにより、所定の情報を書き込むことができる。
【００２８】
図３に、図１の回路における、情報の書き込み及び読み出し動作におけるタイミングチャートを示す。図３において、（ａ）〜（ｃ）は書き込み動作、（ｄ）〜（ｆ）は読み出し動作であり、（ａ）と（ｄ）はワードライン３に入力端子９より印加される電圧Ｖｇを、（ｂ）と（ｅ）はビットライン４に入力端子７より印加される電圧Ｖａを、（ｃ）と（ｆ）はベースライン５に入力端子８より印加される電圧Ｖｂを示す。尚、本実施形態においては、基準電圧は０Ｖとする。
【００２９】
書き込み動作においては、ワードライン３に−２４Ｖの電圧を印加し、ＴＦＴ２をオン状態とする。次いで、ビットライン４に、入力端子７より−２４Ｖを印加し、ベースライン５に入力端子８より＋２４Ｖの電圧を印加する。これにより、ビットライン４の入力端子７とベースライン５との間には４８Ｖの電位差が生じ、所定の抵抗値の固定抵抗６及びＴＦＴ２を選択しておくことにより、これらの抵抗による電圧降下により、メモリ素子１０の両端子間には１２〜１５Ｖの電位差が生じる。その結果、メモリ素子１０の初期の低インピーダンス状態が高インピーダンス状態へ遷移し、情報が書き込まれる。
【００３０】
尚、上記メモリ素子１０への高電圧の印加は、高インピーダンス状態に対応する情報を書き込む場合のみ必要であり、メモリ素子１０に書き込むべき情報が低インピーダンス状態に対応する場合には、当該メモリ素子１０に印加される電圧は低インピーダンス状態が高インピーダンス状態に遷移しない程度に低くなるように設定する。
【００３１】
次に、読み出し動作においては、ＴＦＴ２をオン状態として、ワードライン３に−２４Ｖの電圧を印加し、ビットライン４に入力端子７より−２４Ｖを印加するが、書き込み時とは異なり、ベースライン５は０Ｖ（接地）のままとする。これにより、ビットライン４の入力端子７とベースライン５との間には２４Ｖの電位差が生じ、電流が流れるが、ビットライン４とＴＦＴ２の他方の主電極との接続点Ａにおける電位は、メモリ素子１０にメモリされた情報により、即ち、メモリ素子１０が高インピーダンス状態か、低インピーダンス状態かにより異なる。従って、上記接続点Ａの電位を検出することにより、メモリ素子１０にメモリされた情報を読み出すことができる。
【００３２】
上記回路構成において、固定抵抗６の抵抗値は、書き込み動作時には、高インピーダンス状態に遷移させるメモリ素子１０にのみ、十分な高電圧が印加され、且つ、読み出し動作時には、低インピーダンス状態のメモリ素子１０が高インピーダンス状態に遷移しないような低電圧が印加されるように、メモリ素子１０のインピーダンス値及びＴＦＴ２のオン抵抗に応じて設定する。固定抵抗６は、トランジスタや、配線、配線コンタクトなど、一定の抵抗を示す形態であれば、代用することができる。
【００３３】
また、読み出し動作時に、ビットライン４に定電流電源により電流を流しても良い。この場合、固定抵抗６を省略することができる。
【００３４】
また、接続点Ａの電位を検出する手段としては、特に限定されないが、例えばセンスアンプ（コンパレータ）が好ましく用いられる。
【００３５】
図４に、図１のメモリセルを用いた、本発明の半導体集積回路の一実施形態の等価回路を示す。図中、１１ａ〜１１ｄ、２１ａ〜２１ｄ、３１ａ〜３１ｄ、４１ａ〜４１ｄはメモリセル、１３ａ〜１３ｄはワードライン、１４ａ〜１４ｄはビットライン、１５ａ〜１５ｄはベースライン、１６ａ〜１６ｄは固定抵抗、１７ａ〜１７ｄ、１８ａ〜１８ｄ、１９ａ〜１９ｄは入力端子、２０ａ〜２０ｄはセンスアンプである。
【００３６】
本実施形態においては、図１の構成のメモリセルを４行×４列に配置し、同じ行のメモリセルのトランジスタのゲート電極を共通のワードラインに接続し、同じ列のメモリセルのトランジスタの他方の主電極を共通のビットラインに、且つ、メモリ素子の他方の端子を共通のベースラインに接続し、ワードライン１３ａ〜１３ｄと、ビットライン１４ａ〜１４ｄ及びベースライン１５ａ〜１５ｄにより、全てのメモリセルがマトリクス配線されている。
【００３７】
本実施形態において、書き込み動作時には、先ず、ワードライン１３ａを選択し、入力端子１９ａより−２４Ｖを印加し、該ワードライン１３ａに接続されたメモリセル１１ａ〜１１ｄのＴＦＴを全てオン状態とする。次に、メモリセル１１ａ〜１１ｄのうち、メモリ素子を高インピーダンス状態に遷移させるメモリセルについてのみ、ビットラインとベースラインとの電位差が４８Ｖとなるように、ビットラインに−２４Ｖ、ベースラインに＋２４Ｖを印加する。具体的には、高インピーダンス状態に遷移させるメモリセルが接続されたビットラインに−２４Ｖ、ベースラインに＋２４Ｖを印加し、メモリ素子を低インピーダンス状態のままに保持するメモリセルの接続されたビットライン、ベースラインは０Ｖのままとするか、或いは、ビットライン１４ａ〜１４ｄ或いはベースライン１５ａ〜１５ｄのいずれか一方は共通に上記所定の電圧を印加し、高インピーダンス状態に遷移させるメモリセルに接続された他方のラインについてのみ、所定の電圧を印加することで、当該メモリセルのメモリ素子を高インピーダンス状態に遷移させる。
【００３８】
上記動作を、ワードライン１３ｂ〜１３ｄ毎に繰り返し、複数個のメモリセルに行毎にパラレルに情報を書き込む。
【００３９】
図４の集積回路からの情報の読み出し動作においては、上記書き込み動作時と同様に、ワードライン１３ａを選択してＴＦＴをオン状態とし、全てのビットライン１４ａ〜１４ｄに−２４Ｖを印加し、全てのベースライン１５ａ〜１５ｄは０Ｖ（接地）とすると、各メモリセル１１ａ〜１１ｄのメモリ素子のインピーダンスの高低により、異なる電位がセンスアンプ２０ａ〜２０ｄに入力される。よって、各センスアンプ２０ａ〜２０ｄにおいて、参照電位（Ｒｅｆ．）として−１２Ｖを入力し、該参照電位とビットライン１４ａからの入力電位とを比較することにより、各メモリセル１１ａ〜１１ｄにメモリされた情報に応じた電圧がセンスアンプ２０ａ〜２０ｄより出力される。
【００４０】
上記動作を、ワードライン１３ｂ〜１３ｄについて繰り返し、複数個のメモリセルにメモリされた情報を行毎にパラレルに読み出す。
【００４１】
尚、上記実施形態においては、４行×４列にメモリセルを配置し、ワードラインと、ビットライン及びベースラインにより、マトリクス配線することにより、行毎にパラレルに情報の書き込み、読み出しを行う構成としているが、本発明はこれに限定されるものではなく、行数、列数は自由に選択することができ、シリアルに情報の書き込み、読み出しを行う構成とすることも可能である。また、上記実施形態においては、センスアンプはビットライン１４ａ〜１４ｄ毎に設けてあるが、本発明においてはこれに限定されるものではなく、１個のセンスアンプによりシリアルに情報を読み出す構成としてもかまわない。
【００４２】
次に、可逆型のメモリ素子を用いた場合の動作について説明する。図５に、銅・ＴＣＮＱの共蒸着膜と酸化アルミニウム極薄膜とを積層してなる不揮発性メモリ素子を用いて構成した本発明の半導体集積回路のメモリセルの等価回路を示す。図中、３０はメモリ素子であり、図１と同じ部材には同じ符号を付した。
【００４３】
図５の形態において、初期状態からの電気特性は、図１の形態におけるメモリ素子と同様で、図２に示すように、初期状態は低インピーダンス状態であり、８Ｖ前後の電圧印加において高インピーダンス状態に遷移し、この状態を維持する。従って、図１の形態と同様に、ビットライン４に−２４Ｖ、ベースライン５に＋２４Ｖを入力することで８Ｖ以上の高電圧をメモリ素子３０に印加し、高インピーダンス状態に遷移させることができ、ビットライン４に−２４Ｖを印加し、ベースライン５を０Ｖ（接地）とし、接続点Ａの電位を検出することで、メモリ素子３０にメモリされた情報を読み出すことができる。
【００４４】
図５の形態においては、さらに、メモリ素子の情報を書き換えることができる。具体的には、メモリ素子３０に、メモリ素子３０を高インピーダンス状態に遷移させる時とは逆極性の高電圧（即ち、−８Ｖ以下）を印加することにより、一旦メモリ素子３０にメモリされた情報を消去し、初期状態に戻す。
【００４５】
図６に、消去動作時のタイミングチャートを示す。図中（ａ）はワードライン３の入力端子９より印加される電圧Ｖｇを、（ｂ）はビットライン４の入力端子７より入力される電圧Ｖａを、（ｃ）はベースライン５の入力端子８より印加される電圧Ｖｂを示す。
【００４６】
図６に示したように、ワードライン３に−２４Ｖを印加してＴＦＴ２をオン状態とし、ビットライン４には情報の書き込み時とは逆極性の＋２４Ｖを、ベースライン５には情報の書き込み時とは逆極性の−２４Ｖを印加する。これにより、メモリ素子３０の両端子には、情報の書き込み時とは逆極性の−１２〜−１５Ｖが印加され、高インピーダンス状態が低インピーダンス状態に初期化される。初期化されたメモリ素子３０には、図３のタイミングで新たに情報の書き込みを行うことができる。
【００４７】
図６の形態も、図４のようにマトリクス配線することにより、行毎にパラレルに情報の書き込み、読み出し、消去を行うことができる。また、行数、列数も同様に自由に選択することができ、シリアルに書き込み、読み出し、消去を行う構成としても良い。尚、消去は全メモリセルに対して同時に行うことにより、効率良く書き換えを行うことができる。
【００４８】
本発明においては、上記半導体集積回路を用いてＩＣカードを構成することができる。当該ＩＣカードの構成においては、半導体集積回路に単結晶シリコン以外の半導体系のトランジスタを用いることができるため、ガラス基板やプラスチック基板、紙など、用途に応じた基板を用いることができる。
【図面の簡単な説明】
【００４９】
【図１】本発明の半導体集積回路の一実施形態のメモリセルの等価回路図である。
【図２】本発明に用いられるメモリ素子の電気特性を示す図である。
【図３】図１のメモリセルの動作時のタイミングチャートである。
【図４】本発明の半導体集積回路の一実施形態の等価回路図である。
【図５】本発明の半導体集積回路の他の実施形態のメモリセルの等価回路図である。
【図６】図５のメモリセルの消去動作時のタイミングチャートである。
【符号の説明】
【００５０】
１、１１ａ〜１１ｄ、２１ａ〜２１ｄ、３１ａ〜３１ｄ、４１ａ〜４１ｄ  メモリセル
２  ＴＦＴ
３、１３ａ〜１３ｄ  ワードライン
４、１４ａ〜１４ｄ  ビットライン
５、１５ａ〜１５ｄ  ベースライン
６、１６ａ〜１６ｄ  固定抵抗
７〜９、１７ａ〜１７ｄ、１８ａ〜１８ｄ、１９ａ〜１９ｄ  入力端子
１０、３０  メモリ素子
２０ａ〜２０ｄ  センスアンプ
【図１】
2005183557.tif 000003
【図２】
2005183557.tif 000004
【図３】
2005183557.tif 000005
【図４】
2005183557.tif 000006
【図５】
2005183557.tif 000007
【図６】
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