(57)【要約】【課題】  フォトダイオード及び集積化光受信器に関し、受光感度の低下を抑えながら、寄生容量を低減する。【解決手段】  一導電型半導体領域２に形成する逆導電型領域３の主要部を互いに平行な複数の縞状領域から構成するとともに、互いに隣接する縞状領域の間隔を、縞状領域の線幅の２倍以上離す。【選択図】          図１
2005086063.tif 000002
【特許請求の範囲】
【請求項１】
一導電型半導体領域に少なくとも主要部が互いに平行な複数の線状領域から構成される逆導電型領域を形成したフォトダイオードにおいて、前記線状領域が縞状領域であるとともに、前記隣接する縞状領域の間隔が、該縞状領域の線幅の２倍以上離れていることを特徴とするフォトダイオード。
【請求項２】
一導電型半導体領域に少なくとも主要部が互いに平行な複数の線状領域から構成される逆導電型領域を形成したフォトダイオードにおいて、前記線状領域が網目状領域を構成する辺状領域であるとともに、前記辺状領域の内の互いに平行に対向する辺状領域が、該辺状領域の線幅の４倍以上離れていることを特徴とするフォトダイオード。
【請求項３】
一導電型半導体領域に少なくとも主要部が互いに平行な複数の線状領域から構成される逆導電型領域を形成したフォトダイオードにおいて、前記線状領域が複数の額縁状の環状領域を構成する辺状領域であるとともに、前記辺状領域の内の互いに平行に対向する辺状領域が、該辺状領域の線幅の３倍以上離れていることを特徴とするフォトダイオード。
【請求項４】
上記一導電型領域が、より高不純物濃度の一導電型領域によって、複数の領域に分割されていることを特徴とする請求項１乃至３のいずれか１項に記載のフォトダイオード。
【請求項５】
請求項１乃至４のいずれか１項に記載のフォトダイオードと相補型ＭＩＳＦＥＴとをモノリシックに一体に集積化したことを特徴とする集積化光受信器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フォトダイオード及び集積化光受信器に関するものであり、特に、周辺回路等を構成するＣＭＯＳ（相補型ＭＯＳ）を形成するプロセスを利用して形成するフォトダイオードにおける受光領域形成するための逆導電型領域の配置構成に特徴のあるフォトダイオード及び集積化光受信器に関するものである。
【背景技術】
【０００２】
近年、短距離用光伝送システムへの期待が高まっているが、現在の光通信用受光素子としては、ＩｎＧａＡｓ等の化合物半導体を用いたＰＩＮ型フォトダイオードが主流であり、この様なＰＩＮ型フォトダイオードを用いた場合には、プリアンプ等を含む光受信回路をＣＭＯＳプロセスを用いて形成したＳｉ基板とのハイブリッド構成を採用している。
【０００３】
しかし、この様なハイブリッド構成では小型化・低コスト化が困難であるため、短距離用光伝送システムの普及の障害になっている。
【０００４】
この様な光受信器の小型化・低コスト化には、標準ＣＭＯＳプロセスを用いてフォトダイオードと光受信回路を１チップ化するアプローチが有効であり、これまでに１Ｇｂ／秒で動作する光受信器が報告されている（例えば、非特許文献１参照）ので、ここで、図１４を参照して従来の標準ＣＭＯＳプロセスを用いたフォトダイオードを説明する。
【０００５】
図１４参照  
図１４は、従来の標準ＣＭＯＳプロセスを用いたフォトダイオードの概略的要部切り欠き斜視図であり、この様な標準ＣＭＯＳを用いたフォトダイオードにおいては、ｐ型シリコン基板８１にＣＭＯＳのｎ型ウエル領域８２を形成する工程を利用してフォトダイオードのｎ型ウエル領域８２を形成するとともに、ＣＭＯＳのｐチャネル型ＦＥＴのソース・ドレイン領域を形成する工程を利用してｐ+ 型領域８３を形成しており、ｎ型ウエル領域８２とｐ+ 型領域８３との間のｐｎ接合による空乏層８５が実効的な受光領域となっている。
【０００６】
また、ｎ型ウエル領域８２に所望の電位を印加するために、ＣＭＯＳのｎチャネル型ＦＥＴのソース・ドレイン領域を形成する工程を利用して櫛の歯状のｐ+ 型領域８３を囲むようにｎ+ 型コンタクト領域８４を設けている。
【０００７】
また、このＣＭＯＳフォトダイオードにおいては、寄生容量を低減するためにｐ+ 型領域８３を櫛の歯状に形成しており、それによって、基板表面に露出する空乏層８５の割合が増加するため、信号光の一部はｐ型層を通過することなく直接空乏層８５に入射するので光電流が増加することになる。この場合、受光効率を高めるために、櫛の歯状のｐ+ 型領域８３を互いに近接して配置することになる。
【非特許文献１】ＩＥＥＥ  Ｊ．Ｓｅｌｅｃｔｅｄ  Ｔｏｐｉｃｓ  ｉｎ  Ｑｕａｎｔｕｍ  Ｅｌｅｃｔｒｏｎｉｃｓ，Ｖｏｌ．５，Ｎｏ．２，ｐｐ．１４６−１５６，Ｍａｒｃｈ／Ａｐｒｉｌ，１９９９
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、ＣＭＯＳプロセスで形成したフォトダイオードは、必然的にｐｎ接合となるため実効的な受光領域となる空乏層８５が狭くなり、ｉ型層が実効的な受光領域となるＰＩＮ型フォトダイオードに比べて寄生容量が大きくなり、高速動作が困難になるという問題がある。また、同じ理由により光電流も小さくなる。
【０００９】
また、高速動作を可能にするために、寄生容量を小さくしようとすると、ｐ+ 型領域８３を櫛の歯状にした場合にも、受光面積の絶対値を小さくする必要があり、プラスチック光ファイバ（ＰＯＦ）を用いた短距離用光通信システムにおいては、集光やＰＯＦと受光素子との位置合わせが困難になるという問題がある。
【００１０】
したがって、本発明は、フォトダイオードの受光感度の低下を抑えながら、寄生容量を低減することを目的とする。
【課題を解決するための手段】
【００１１】
図１は本発明の原理的構成図であり、ここで図１を参照して、本発明における課題を解決するための手段を説明する。なお、図における符号５は、一導電型コンタクト領域である。
図１参照
上記課題を解決するために、本発明は、一導電型半導体領域２に少なくとも主要部が互いに平行な複数の線状領域４から構成される逆導電型領域３を形成したフォトダイオードにおいて、線状領域４が縞状領域であるとともに、互いに隣接する縞状領域の間隔が、縞状領域の線幅の２倍以上離れていることを特徴とする。
【００１２】
この様に、互いに平行な複数の縞状領域の間隔を、縞状領域の線幅の２倍以上、好適には３倍以上離すことによって、受光領域全体に占める逆導電型領域３の占有比率を小さくすることができるため、受光面積を大きくしても逆導電型領域３の面積は小さいので、寄生容量も小さくなり、高速動作が可能になる。
【００１３】
なお、あまり離し過ぎると受光感度が低下するので、受光感度の低下を抑えるためには、間隔を線幅の６倍以下、より好適には５倍以下にすることが望ましい。
【００１４】
この場合、空乏層６のみならず空乏層６の近傍の一導電型半導体領域２で発生した電子−正孔対の内の少数キャリアは拡散により光電流に寄与し、一方、空乏層６から離れた位置で発生した少数キャリアは、逆導電型半導体基板１と一導電型半導体領域２とで構成されるフォトダイオードによって回収されるため、前記の拡散電流は１Ｇｂ／秒程度の比較的速い応答速度を有することになる。
【００１５】
したがって、互いに隣接する縞状領域の間隔を、縞状領域の線幅の２倍以上、好適には、３倍以上離しても、光電流を大きく劣化させることなく、寄生容量を低減し、それによって、高速な応答を得ることが可能になる。
【００１６】
即ち、従来のｐｎ接合型フォトダイオードは空乏層６で発生した電子−正孔対を光電流として捕らえることを前提としていたので、受光感度を維持するために逆導電型領域３を近接して配置しており、本発明のように、互いに平行な複数の縞状領域を互いに線幅の２倍以上、特に、３倍以上離すことは考えられない構成であった。
【００１７】
また、逆導電型領域３の主要部を構成する互いに平行な複数の線状領域４は縞状領域である必要はなく、例えば、逆導電型領域３の少なくとも主要部を網目状に構成し、この網目状領域を構成する辺状領域の内の互いに平行に対向する辺状領域をこの辺状領域の線幅の４倍以上、より好適には、６倍以上離すように構成しても良い。
【００１８】
なお、あまり離し過ぎると受光感度が低下するので、受光感度の低下を抑えるためには、間隔を線幅の１２倍以下、より好適には１０倍以下にすることが望ましい。
【００１９】
或いは、逆導電型領域３の少なくとも主要部を複数の額縁状の環状領域から構成し、各環状領域を構成する辺状領域の内の互いに平行に対向する辺状領域をこの辺状領域の線幅の３倍以上、より好適には４倍以上離すように構成しても良い。この場合、各環状領域は配線層で接続しても良いし、逆導電型領域３を用いて直接接続しても良い。
【００２０】
なお、あまり離し過ぎると受光感度が低下するので、受光感度の低下を抑えるためには、間隔を線幅の９倍以下、より好適には７倍以下にすることが望ましい。
【００２１】
また、一導電型領域を、より高不純物濃度の一導電型領域によって、複数の領域に分割するようにしても良く、それによって、一導電型領域における寄生抵抗を低減し、動作速度を高速化することができる。
【００２２】
また、上述のフォトダイオードと相補型ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴとをモノリシックに一体に集積化して集積化光受信器としても良く、この場合にはフォトダイオードを標準ＣＭＯＳプロセスを用いて形成することができるので、低コスト化が可能になり、また、モノリシックに一体にしているので集積化光受信器の小型化が可能になる。
【発明の効果】
【００２３】
本発明によれば、所定パターンに形成される逆導電型領域３の対向部分の間隔を逆導電型領域３のパターン形状に応じて逆導電型領域３の線幅の少なくとも２倍以上離しているので、受光領域全体に占める逆導電型領域３の占有面積比を小さくすることができ、それによって、寄生容量を低減することができるので、高速動作が可能になる。
【００２４】
特に、受光面積を大きくしても高速動作を確保することができるので、ＰＯＦとの位置合わせが容易になり、短距離光通信システムの高効率化が可能になり、ひいては、短距離光通信システムの普及及び低コスト化に寄与するところが大きい。
【発明を実施するための最良の形態】
【００２５】
本発明においては、標準ＣＭＯＳプロセスを用いてフォトダイオードを光受信回路と一体にモノリシックに形成する際に、ｎ型ウエル領域に形成するｐ型領域の対向する部分の間隔をｐ型領域のパターン形状に応じてｐ型領域の線幅の少なくとも２倍以上離すように構成するものであり、これにより、受光面積を大きくしても寄生容量の増大が抑制されるので１Ｇｂ／秒以上の高速動作が可能になる。
【実施例１】
【００２６】
ここで、図２乃至図６を参照して、本発明の実施例１のＣＭＯＳ集積化光受信器を説明する。
図２参照  
図２は、本発明の実施例１のＣＭＯＳ集積化光受信器の回路構成図であり、ｐ型シリコン基板に、フォトダイオード１０、トランスインピーダンスアンプ４０、リミッティングアンプ５０、ＤＣオフセット補償回路６０、及び、バッファ７０から構成する。
【００２７】
このトランスインピーダンスアンプ４０としては、例えば、シンプルなＲＧＣ（Ｒｅｇｕｌａｔｅｄ  Ｃａｓｃｏｄｅ）型トランスインピーダンスアンプを採用するとともに、高周波パッケージを使用して寄生インダクタンスを低減し、入力インピーダンスを適切に設定することによって、広帯域化とＬＣ共振の抑制を図っている。
【００２８】
また、リミッティングアンプ５０は、例えば、２段のＣｈｅｒｒｙ  Ｈｏｏｐｅｒ型差動増幅器５１と２段のシンプルな差動増幅器５２で構成し、このＣｈｅｒｒｙ  Ｈｏｏｐｅｒ型差動増幅器５１は２段で約１００倍の小信号利得を有している。
【００２９】
また、ＤＣオフセット補償回路６０は、レベルシフト用ソースフォロア回路６１、シングル出力の差動増幅器６２、及び、外付け容量によるＬＰＦ（Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ）６３によって構成されている。
【００３０】
このＤＣオフセット補償回路６０においては、２段目のＣｈｅｒｒｙ  Ｈｏｏｐｅｒ型差動増幅器５１の正出力と負出力を差動増幅器６２で比較し、ＬＰＦ６３で低周波成分のみを取り出して、リミッティングアンプ５０の基準入力電圧とすることによって、ＤＣオフセット補償機能を実現している。
【００３１】
また、バッファ７０は、差動の電流モードドライバで構成し、例えば、４ｍＡのテール電流がスイッチングされ、出力電流はチップ外部の伝送路を伝わり、５０Ωの負荷に２００ｍＶの振幅を生じさせるように構成する。
【００３２】
図３及び図４参照  
図３は本発明の実施例１のＣＭＯＳ集積化光受信器を構成するフォトダイオードの平面図であり、また、図４は本発明の実施例１のＣＭＯＳ集積化光受信器を構成するフォトダイオードのＡ−Ａ′を結ぶ一点鎖線に沿った拡大断面図である。
【００３３】
まず、ｐ型シリコン基板１１の一部に０．３５μｍの標準ＣＭＯＳプロセスを用い、ＣＭＯＳのｎ型ウエル領域を形成する工程を利用して、例えば、２００μｍ×２００μｍの大きさのｎ型ウエル領域１２を形成する。なお、この場合のｎ型ウエル領域１２の不純物濃度は、例えば、１×１０16ｃｍ-3とする。
【００３４】
次いで、ＣＭＯＳのｐチャネル型ＭＯＳＦＥＴのソース・ドレイン領域の形成工程を利用して複数のストライプ状領域及びそれらを接続する接続領域からなるｐ+ 型領域１３及び枠状のｐ+ 型コンタクト領域１４を形成するとともに、ＣＭＯＳのｎチャネル型ＭＯＳＦＥＴのソース・ドレイン領域の形成工程を利用して枠状のｎ+ 型コンタクト領域１５を形成する。
【００３５】
この場合のストライプ状のｐ+ 型領域１３の幅は、プロセスで許容される最小線幅或いはそれに近い値を用い、例えば、１μｍ以下とするものであり、ここでは、０．６μｍとし、深さは０．１〜０．２μｍとする。また、ストライプ状のｐ+ 型領域１３の間隔は１．２μｍ以上、例えば、１．２〜３．６μｍ、より好適には、１．８〜３．０μｍとする。
【００３６】
次いで、全面をＳｉＯ2 保護膜１６で覆ったのち、ｎ+ 型コンタクト領域１５に対する開口部を形成し、次いで、全面にＡｌ層を堆積させたのちパターニングして、ｎ+ 型コンタクト領域１５の形状に沿った導電パターンと周辺回路との接続領域とからなる一体のｎ側電極１８を形成する（なお、図３においては、接続領域のみを図示）。
【００３７】
次いで、再び、全面をＳｉＯ2 保護膜で覆ったのち、ｐ+ 型領域１３の外周部及び枠状のｐ+ 型コンタクト領域１４に対する開口部を形成し、次いで、全面にＡｌ層を堆積させたのちパターニングして、ｐ+ 型領域１３の形状に沿ったパターン及び周辺回路との接続領域とからなる一体のｐ側電極１７と、枠状のｐ+ 型コンタクト領域１４の形状に沿ったパターンの基板電極１９とすることによって、フォトダイオード１０の基本構造が完成する。
【００３８】
なお、図示を簡単にするために、図３においてはｐ側電極１７及びｎ側電極１８は周辺回路との接続領域のみを図示し、他の領域及び基板電極１９は図示を省略しており、ｐ側電極１７の接続領域とｐ+ 型コンタクト領域１４とのクロス部においては、基板電極１９に切欠部を設けており、また、図４においては、ＳｉＯ2 保護膜１６を単層構造として示している。
【００３９】
図５参照  
図５は、フォトダイオード１０の等価回路図であり、フォトダイオード１０のｐ+ 型領域１３がｐ側電極１７を介してトランスインピーダンスアンプ４０の入力に接続される。なお、ｐ型シリコン基板１１とｎ型ウエル領域１２との間にもフォトダイオード２０が形成される。
【００４０】
図６参照  
図６は、フォトダイオード１０のバンドダイヤグラムであり、ｐ+ 型領域１３に伴う空乏層２１で発生したフォトキャリアが光電流になるとともに、ｎ型ウエル領域１２で発生したフォトキャリアも光電流に寄与するので、ｐ+ 型領域１３の間隔を広くした場合にも、充分な受光感度を持つことができる。
【００４１】
また、ｐ+ 型領域１３の間隔を従来よりかなり広くしているので、全体の受光面積を大きくしてもｐ+ 型領域１３の占有比率を小さくすることができ、それによって、ｐ+ 型領域１３に伴う寄生容量の増大を抑制することができるので、高速動作を保つことができる。また、受光面積を大きくしているので、ＰＯＦとの光軸合わせが容易になる。
【００４２】
なお、ｐ型シリコン基板１１側で発生したフォトキャリアは、ｎ型ウエル領域１２によって電位的に遮断されるので、このフォトキャリアの拡散による遅い電流成分は発生することはないので、高速動作が保証される。
【００４３】
また、ｐ+ 型領域１３の形状に沿って接続するｐ側電極１７を設けているので、ｐ+ 型領域１３の配線抵抗を低減することができ、より高速動作化が可能になる。
【００４４】
このフォトダイオード１０を用いて６５０ｎｍの信号光を照射してアイパターンの測定を行ったところ、２００μｍ×２００μｍの受光面積にも拘わらず１Ｇｂ／秒の高速動作が確認されている。
【００４５】
次に、図７を参照して本発明の実施例２のＣＭＯＳ集積化光受信器を構成するフォトダイオードを説明する。
図７参照  
図７は、本発明の実施例２のＣＭＯＳ集積化光受信器を構成するフォトダイオードの平面図であり、２００μｍ×２００μｍの大きさのｎ型ウエル領域１２に正方格子状のｐ+ 型領域２２を設けたものである。
【００４６】
なお、ここでは、ｐ型シリコン基板１１に対するｐ+ 型コンタクト領域は図示を省略する。
【００４７】
この場合のｐ+ 型領域２２は、プロセスで許容される最小線幅或いはそれに近い値を用い、例えば、１μｍ以下とするものであり、ここでは、０．６μｍで、深さが０．１〜０．２μｍであり、また、ｐ+ 型領域２２を構成する正方形の辺状領域２３の内、互いに対向する辺状領域２３の間隔を２．４μｍ以上、例えば、２．４〜７．２μｍ、より好適には、３．６〜６．０μｍとする。
【００４８】
また、この場合も図示を省略しているが、ｐ+ 型領域２２の形状に沿って接続するｐ側電極を設けるとともに、ｐ+ 型領域２２を囲むｎ+ 型コンタクト領域１５にも形状に沿って接続するｎ側電極を設ける。
【００４９】
この実施例２においても、ｐ+ 型領域２２で囲まれたｎ型ウエル領域１２で発生したフォトキャリアを光電流とすることができるので、受光面積に占めるｐ+ 型領域２２の占有面積比率を小さくすることができ、それによって、受光面積を大きくしても動作速度の高速化を保つことができる。
【００５０】
次に、図８を参照して本発明の実施例３のＣＭＯＳ集積化光受信器を構成するフォトダイオードを説明する。
【００５１】
図８参照  
図８は、本発明の実施例３のＣＭＯＳ集積化光受信器を構成するフォトダイオードの平面図であり、２００μｍ×２００μｍの大きさのｎ型ウエル領域１２にハニカム状のｐ+ 型領域２４を設けたものである。
【００５２】
なお、ここでも、ｐ型シリコン基板１１に対するｐ+ 型コンタクト領域は図示を省略する。
【００５３】
この場合のｐ+ 型領域２４は、プロセスで許容される最小線幅或いはそれに近い値を用い、例えば、１μｍ以下とするものであり、ここでは、０．６μｍで、深さが０．１〜０．２μｍであり、また、ｐ+ 型領域２４を構成する六角形の辺状領域２５の内、互いに対向する辺状領域２５の間隔を１．８μｍ以上、例えば、１．８〜５．４μｍ、より好適には、２．４〜４．２μｍとする。
【００５４】
また、この場合も図示は省略するものの、ｐ+ 型領域２４の形状に沿って接続するｐ側電極を設けるとともに、ｐ+ 型領域２４を囲むｎ+ 型コンタクト領域１５にも形状に沿って接続するｎ側電極を設ける。
【００５５】
この実施例３においても、ハニカム状のｐ+ 型領域２４で囲まれたｎ型ウエル領域１２で発生したフォトキャリアを光電流とすることができるので、受光面積に占めるｐ+ 型領域２４の占有面積比率を小さくすることができ、それによって、受光面積を大きくしても動作速度の高速化を保つことができる。
【００５６】
また、この実施例３においては、ｐ+ 型領域２４をハニカム状にしているので、受光面積の全体形状を正方形より円形に近い六角形にすることができ、それによって、ＰＯＦとの光結合効率を高めることができる。
【００５７】
次に、図９を参照して本発明の実施例４のＣＭＯＳ集積化光受信器を構成するフォトダイオードを説明する。
図９参照  
図９は、本発明の実施例４のＣＭＯＳ集積化光受信器を構成するフォトダイオードの平面図であり、２００μｍ×２００μｍの大きさのｎ型ウエル領域１２を４分割するｎ+ 型分離領域２６を形成し、この各４分割領域２７に互いの間隔が１．２μｍ以上、例えば、１．２〜３．６μｍ、より好適には、１．８〜３．０μｍの縞状のｐ+ 型領域２８を設けたものである。
【００５８】
また、この場合も図示は省略するが、ｐ+ 型領域２８の形状に沿って接続するｐ側電極を設けるとともに、各ｐ側電極を接続する相互接続配線を形成する。なお、ｎ+ 型コンタクト領域１５及びｎ+ 型分離領域２６にも形状に沿って接続するｎ側電極１８を設ける。      
【００５９】
この実施例４においては、ｎ型ウエル領域１２を分割するｎ+ 型分離領域２６を設けているので、ｎ型ウエル領域１２の寄生抵抗を低減することができ、それによって、動作速度をより高速化することができる。
【００６０】
次に、図１０及び図１１を参照して本発明の実施例５のＣＭＯＳ集積化光受信器を構成するフォトダイオードを説明する。
【００６１】
図１０参照  
図１０は、本発明の実施例５のＣＭＯＳ集積化光受信器を構成するフォトダイオードの平面図であり、ｎ型ウエル領域１２を２５分割するｎ+ 型分離領域２９を形成し、この各２５分割領域３０に内周の一辺が２．４μｍ以上、２．４〜７．２μｍ、例えば、６．０μｍの正方額縁状のｐ+ 型領域３１を設けたものである。
【００６２】
図１１参照  
図１１は、本発明の実施例５のＣＭＯＳ集積化光受信器を構成するフォトダイオードの要部拡大平面図であり、各正方額縁状のｐ+ 型領域３１の形状に沿ったｐ側電極３２を設けるとともに、各ｐ側電極３２を相互接続するために、相互接続配線３３を形成する。なお、ｎ+ 型コンタクト領域１５及びｎ+ 型分離領域２９にも形状に沿って接続するｎ側電極１８を設ける。
【００６３】
この実施例５においても、ｎ型ウエル領域１２を分割するｎ+ 型分離領域２９を設けているので、ｎ型ウエル領域１２の寄生抵抗を低減することができ、それによって、動作速度をより高速化することができる。
【００６４】
次に、図１２を参照して本発明の実施例６のＣＭＯＳ集積化光受信器を構成するフォトダイオードを説明する。
図１２参照  
図１２は、本発明の実施例６のＣＭＯＳ集積化光受信器を構成するフォトダイオードの平面図であり、ｎ型ウエル領域１２を２５分割するｎ+ 型分離領域２９を形成し、この各２５分割領域３０に内週の一辺が２．４μｍ以上、２．４〜７．２μｍ、例えば、３．６μｍの正方額縁状のｐ+ 型領域３４を設けたものである。
【００６５】
この場合も図示は省略するが、各正方額縁状のｐ+ 型領域３４に形状に沿ったｐ側電極を設けるとともに、各ｐ側電極を相互接続するために、相互接続配線を形成するとともに、ｎ+ 型コンタクト領域１５及びｎ+ 型分離領域２９にも形状に沿って接続するｎ側電極を設ける。
【００６６】
この実施例６においても、ｎ型ウエル領域１２を分割するｎ+ 型分離領域２９を設けているので、ｎ型ウエル領域１２の寄生抵抗を低減することができ、それによって、動作速度をより高速化することができる。
【００６７】
また、この実施例６においては、正方額縁状のｐ+ 型領域３４の一辺の長さを実施例５の正方額縁状のｐ+ 型領域３１より短くして正方額縁状のｐ+ 型領域３４の外側にｎ型ウエル領域１２で発生したフォトキャリアも集めるようにしているので、ｐ+ 型領域３４の占有面積を実施例５の場合より少なくすることができるとともに、フォトキャリアの到達距離も短くし、それによって、動作速度のさらなる高速化が可能になる。
【００６８】
次に、図１３を参照して本発明の実施例７のＣＭＯＳ集積化光受信器を構成するフォトダイオードを説明するが、この実施例７は標準ＣＭＯＳプロセスにより形成するものではなく、ＣＭＯＳを構成する各ウエル領域の底部に同導電型の高不純物埋込領域を形成する工程を有するＣＭＯＳプロセスを利用した場合の実施例である。
【００６９】
図１３参照  
図１３は、本発明の実施例７のＣＭＯＳ集積化光受信器を構成するフォトダイオードの断面図であり、基本的構成は上記の実施例１のフォトダイオードと同様であるが、ｎ型ウエル領域１２の底部にｎ+ 型埋込層３５を設けるとともに、ｐ+ 型領域１３を囲むｎ+ 型コンタクト領域３６をｎ+ 型埋込層３５に達するように設けたものである。
【００７０】
この第７の実施例においては、ｎ+ 型埋込層３５を設けているので、ｎ型ウエル領域１２を分割するｎ+ 型コンタクト領域を設けることなく、ｎ型ウエル領域１２の寄生抵抗を低減することができ、それによって、動作速度をより高速化することができる。
【００７１】
以上、本発明の各実施例を説明したが、本発明は各実施例に記載された構成・条件に限られるものではなく、各種の変更が可能である。
【００７２】
例えば、上記のｐ+ 型領域の幅、相互間隔、深さ等の数値、或いは、ｎ型ウエル領域の形状・大きさは、単なる一例に過ぎず、必要に応じて適宜変更されるものである。
【００７３】
また、上記の各実施例においては、寄生抵抗を低減するためにｐ+ 型領域にｐ+ 型領域の形状に沿ったｐ側電極を設けているが、この場合には寄生抵抗は低減するが金属電極による遮光部が増大して感度が低下するため、この様なパターンのｐ側電極は必ずしも必要ではなく、ｐ+ 型領域の一部にコンタクトする電極或いはｐ+ 型領域の外周部の形状に沿ったコンタクト電極を設けるだけでも良い。
【００７４】
また、上記の各実施例においては、寄生抵抗を低減するために枠状のｎ+ 型領域にｎ+ 型領域の形状に沿ったｎ側電極を設けているが、この様なｎ側電極は必ずしも必要なものではなく、ｎ+ 型領域の一部にコンタクトする電極を設けるだけでも良い。
【００７５】
また、上記の実施例１乃至実施例４においては、ｐ+ 型領域における互いに平行な領域の間隔をｐ+ 型領域のパターン形状に応じてｐ+ 型領域の線幅の少なくとも２倍以上の値に設定しているが、縞状パターンの場合には、２〜６倍、より好適は３〜５倍が望ましく、網目状パターンの場合には、４〜１２倍、より好適には６〜１０倍、額縁状の環状パターンの場合には、３〜９倍、より好適には４〜７倍が望ましい。なお、間隔がｐ+ 型領域のパターン形状に応じて設定した線幅に対する比率を下回ると寄生容量低減効果が充分ではなく、一方、間隔が広すぎると発生したフォトキャリアは基板とウエル領域との間に形成されるフォトダイオードに回収されるため受光感度が充分ではなくなる。
【００７６】
また、上記の実施例４乃至実施例６においては、ｎ型ウエル領域をｎ+ 型コンタクト領域で分割しているが、何分割するかは任意であり、また、各分割領域の大きさもｐ+ 型領域における互いに平行な領域の間隔が上述の線幅に対する倍率の範囲を保つ限り任意である。
【００７７】
また、上記の実施例５乃至実施例６においては、各分割領域内に形成するｐ+ 型領域を正方額縁状としているが、正方額縁状に限られるものではなく、六角額縁状或いは八角額縁状の他の形状でも良いものである。なお、六角額縁状とした場合には、ｎ型ウエル領域を分割するｎ+ 型コンタクト領域自体もハニカム状としても良い。
【００７８】
また、上記の実施例４乃至実施例６においては、ｎ型ウエル領域を分割するｎ+ 型分離領域のパターン形状に沿ったｎ側電極を形成しているが、ｎ+ 型分離領域の一部に接する程度でも良く、さらには、ｎ+ 型コンタクト領域のみに設けるだけでも良い。
【００７９】
また、上記の実施例４乃至実施例６においては、各ｐ側電極を相互接続するために相互接続配線を形成しているが、ｎ型ウエル領域を分割するｎ+ 型分離領域に切欠部を設け、この切欠部を貫通するように、各額縁状のｐ+ 型領域を相互接続するｐ+ 型接続領域を形成しても良いものである。
【００８０】
また、上記の各実施例においては、ｐ型シリコン基板に設けたｎ型ウエル領域に形成したフォトダイオードとして説明しているが、ｎ型シリコン基板を用いて集積化光受信器を構成しても良いものであり、その場合には、ＣＭＯＳを構成するｎチャネル型ＭＯＳＦＥＴの形成工程を利用して、ｎ型シリコン基板に設けたｐ型ウエル領域にｎ+ 型領域を形成してフォトダイオードとしても良く、また、ツインウエルＣＭＯＳプロセスにおけるｐチャネル型ＭＯＳＦＥＴ或いはｎチャネル型ＭＯＳＦＥＴの形成工程を利用してｐ型ウエル領域にｎ+ 型領域を形成したフォトダイオード、或いは、ｎ型ウエル領域にｐ+ 型領域を形成しフォトダイオードとしても良いものである。
【００８１】
また、上記の各実施例においては、シリコン基板にフォトダイオード及びＣＭＯＳからなる光受信回路を形成しているが、ＳｉＧｅ基板或いはシリコン基板上に成長させたＳｉＧｅエピタキシャル層にフォトダイオード及びＣＭＯＳからなる光受信回路を形成しても良いものである。
【００８２】
また、上記の各実施例の形態においてはフォトダイオードをＣＭＯＳと集積化しているが、集積化する光受信回路はＣＭＯＳ構成に限られるものではなく、Ｂｉ−ＣＭＯＳ構成でも良く、さらには、バイポーラトランジスタ構成と集積化しても良いものである。
【００８３】
例えば、Ｂｉ−ＣＭＯＳと集積化する場合には、ＣＭＯＳの形成工程で形成する以外にバイポーラトランジスタの形成工程でフォトダイオードを形成する場合、ラテラルバイポーラトランジスタのベース領域の形成工程で一導電型ウエル領域を形成し、エミッタ領域及びコレクタ領域の形成工程で逆導電型領域を形成すれば良く、バイポーラトランジスタと集積化する場合も同様である。
【００８４】
また、上記の各実施例においては、フォトダイオードをＣＭＯＳ等と集積化した集積化光受信器として説明しているが、本発明のフォトダイオードの構成は、ディスクリートの受光素子としても採用されるものである。
【産業上の利用可能性】
【００８５】
本発明の活用例としては、光通信のラスト１マイルを構成する短距離光通信システムの受光素子として適用できるものであり、さらには、コンピュータのバス部分などを電気から光に置き換える光インターコネクションのインターフェース部に対するアレイ状の受光素子としても適用できるものである。
【図面の簡単な説明】
【００８６】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の実施例１のＣＭＯＳ集積化光受信器の回路構成図である。
【図３】本発明の実施例１のＣＭＯＳ集積化光受信器を構成するフォトダイオードの平面図である。
【図４】本発明の実施例１のＣＭＯＳ集積化光受信器を構成するフォトダイオードのＡ−Ａ′を結ぶ一点鎖線の沿った拡大断面図である。
【図５】本発明の実施例１のフォトダイオードの等価回路図である。
【図６】本発明の実施例１のフォトダイオードのバンドダイヤグラムである。
【図７】本発明の実施例２のＣＭＯＳ集積化光受信器を構成するフォトダイオードの平面図である。
【図８】本発明の実施例３のＣＭＯＳ集積化光受信器を構成するフォトダイオードの平面図である。
【図９】本発明の実施例４のＣＭＯＳ集積化光受信器を構成するフォトダイオードの平面図である。
【図１０】本発明の実施例５のＣＭＯＳ集積化光受信器を構成するフォトダイオードの平面図である。
【図１１】本発明の実施例５のＣＭＯＳ集積化光受信器を構成するフォトダイオードの要部拡大平面図である。
【図１２】本発明の実施例６のＣＭＯＳ集積化光受信器を構成するフォトダイオードの平面図である。
【図１３】本発明の実施例７のＣＭＯＳ集積化光受信器を構成するフォトダイオードの断面図である。
【図１４】従来の標準ＣＭＯＳプロセスを用いたフォトダイオードの概略的要部切り欠き斜視図である。
【符号の説明】
【００８７】
１  逆導電型半導体基板
２  一導電型半導体領域
３  逆導電型領域
４  線状領域
５  一導電型コンタクト領域
６  空乏層
１０  フォトダイオード
１１  ｐ型シリコン基板
１２  ｎ型ウエル領域
１３  ｐ+ 型領域
１４  ｐ+ 型コンタクト領域
１５  ｎ+ 型コンタクト領域
１６  ＳｉＯ2 保護膜
１７  ｐ側電極
１８  ｎ側電極
１９  基板電極
２０  フォトダイオード
２１  空乏層
２２  ｐ+ 型領域
２３  辺状領域
２４  ｐ+ 型領域
２５  辺状領域
２６  ｎ+ 型分離領域
２７  ４分割領域
２８  ｐ+ 型領域
２９  ｎ+ 型分離領域
３０  ２５分割領域
３１  ｐ+ 型領域
３２  ｐ側電極
３３  相互接続配線
３４  ｐ+ 型領域
３５  ｎ+ 型埋込層
３６  ｎ+ 型コンタクト領域
４０  トランスインピーダンスアンプ
５０  リミッティングアンプ
５１  Ｃｈｅｒｒｙ  Ｈｏｏｐｅｒ型差動増幅器
５２  差動増幅器
６０  ＤＣオフセット補償回路
６１  レベルシフト用ソースフォロア回路
６２  差動増幅器
６３  ＬＰＦ
７０  バッファ
８１  ｐ型シリコン基板
８２  ｎ型ウエル領域
８３  ｐ+ 型領域
８４  ｎ+ 型コンタクト領域
８５  空乏層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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