(57)【要約】    【課題】  ＭＯＳトランジスタ，２層ポリシリコン容量素子を搭載した半導体装置の製造方法において、工程追加することなく高精度ポリシリコン抵抗を形成する。    【解決手段】  導電型半導体基板１の一主面の第１の素子領域にポリシリコン抵抗体を設け、前記一主面の第２の素子領域に２層ポリシリコン容量素子を設け、前記一主面の第３の素子領域にＰＭＯＳトランジスタを設けた半導体装置において、前記ポリシリコン抵抗体を高精度抵抗体として形成する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
導電型半導体基板の一主面の第１の素子領域にポリシリコン抵抗体を設け、前記一主面の第２の素子領域に２層ポリシリコン容量素子を設け、前記一主面の第３の素子領域にＭＯＳトランジスタを設けた半導体装置の製造方法において、前記ポリシリコン抵抗体を高精度抵抗体として形成することを特徴とする半導体装置の製造方法。
【請求項２】
数１００ｎｍの酸化膜上にノンドープで形成された数１００ｎｍの第１ポリシリコン膜に高濃度イオン注入を選択的に注入し、前記第２の素子領域を導電化した下部ポリシリコン電極と、前記下部ポリシリコン電極上に形成した酸化膜による誘電膜と、前記誘電膜上に堆積中ガス添加により形成された導電型第２ポリシリコン膜で構成される上部ポリシリコン電極とにより、請求項１記載の２層ポリシリコン容量素子を形成し、また前記第１ポリシリコン膜の前記第１の素子領域をＰＭＯＳトランジスタのソース，ドレインを形成するＢＦ2（２フッ化ボロン）イオン注入で導電化することにより、請求項１記載のポリシリコン抵抗体を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ポリシリコン抵抗体，２層ポリシリコン容量素子を具備した半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
２層ポリシリコン容量素子およびポリシリコン抵抗体を搭載する半導体集積回路の製造方法としては、特許文献１に記載された発明を例示することができる。
【０００３】
図９〜図１３は従来の２層ポリシリコン容量素子およびポリシリコン抵抗体を具備した半導体装置を一部断面して、その製造方法の工程を説明するための説明図である。
【０００４】
まず、図９に示すように、導電型半導体基板１００に数１００ｎｍの酸化膜１０１を形成する。次に、図１０に示すように、酸化膜１０１上にノンドープの第１ポリシリコン膜１０２を形成し、第１ポリシリコン膜１０２の全領域をＰ（リン）１０16ｃｍ-2程度の高ドーズイオン注入により導電化する。
【０００５】
その後、図１１に示すように、ドライエッチング技術により前記第１ポリシリコン膜１０２を加工し、容量下部ポリシリコン電極１０３を形成する。その後、周知の技術にて容量下部ポリシリコン電極１０３上に、図１２に示す容量誘電膜１０４を形成する。
【０００６】
次に、図１２に示すように、堆積中ＰＨ3ガス添加により導電型第２ポリシリコン膜１０５を形成し、その後、図１３に示すように、ドライエッチング技術よる加工により、容量形成領域は容量上部ポリシリコン電極１０７，抵抗形成領域はポリシリコン抵抗体１０６をそれぞれ形成する。
【０００７】
次に、周知の技術にて電極を形成するが、以降の説明は省略する。このようにして、ポリシリコン抵抗体と２層ポリシリコン容量素子を形成している。
【特許文献１】特開２００２−３６８１０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、前記従来の半導体装置の製造方法には、以下のような課題があった。
【０００９】
すなわち、従来例では、堆積中ＰＨ3ガス添加により形成された導電型ポリシリコン膜を用いてポリシリコン抵抗体を形成しているが、添加するＰが高濃度の場合、その後の熱処理での活性化が不十分であること、あるいは成長温度が５００℃程度の場合で結晶化が不十分であることが考えられ、抵抗精度が低いという課題にあった。
【００１０】
また、精度の高いポリシリコン抵抗を形成するためには、ノンドープポリシリコン成長工程，ドライエッチ工程などが追加され、工程数が増えて製造コストが増大してしまうという課題があった。
【００１１】
本発明の目的は、前記従来の問題を解決するものであり、ＭＯＳトランジスタ，２層ポリシリコン容量素子を搭載した半導体装置の製造方法において、工程追加することなく高精度ポリシリコン抵抗を形成することを実現することにある。
【課題を解決するための手段】
【００１２】
前記目的を達成するために、本発明の半導体装置の製造方法は、導電型半導体基板の一主面の第１の素子領域にポリシリコン抵抗体を設け、前記一主面の第２の素子領域に２層ポリシリコン容量素子を設け、前記一主面の第３の素子領域に導電型ＭＯＳトランジスタを設け、工程を追加することなく、それらを同時形成する半導体装置の製造方法であって、前記第１の素子領域のポリシリコン抵抗体と前記第２の素子領域の２層ポリシリコン容量下部電極を同一のノンドープポリシリコン膜を共用し、それぞれの領域に選択的にイオン注入することを特徴とする。また、同一のドライエッチ条件で加工することを特徴とし、かつ前記第２の素子領域の２層ポリシリコン容量下部電極の導電化を専用注入によって行い、前記第１の素子領域のポリシリコン抵抗体導電化は、前記第３の素子領域のＭＯＳトランジスタのソース，ドレインを形成するイオン注入と同時に行うことを特徴とする。
【発明の効果】
【００１３】
本発明に係る半導体装置の製造方法によれば、従来、２層ポリシリコン容量素子の下部電極に使用していたポリシリコン膜を、容量下部電極を形成する領域とポリシリコン抵抗体を形成する領域を選択的にイオン注入することにより、高精度ポリシリコン抵抗体を形成することを実現する。このとき、ポリシリコン成長工程，イオン注入工程，ドライエッチ工程などの追加工程が必要なく、製造コストが増大することがない。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態について図面を参照しながら説明する。
【００１５】
図１は本発明の実施形態である半導体装置の断面図、図２〜図８は本発明の実施形態である半導体装置を一部断面して、その製造方法の工程を説明するための説明図であって、以下に説明する製造方法はポリシリコン抵抗，２層ポリシリコン抵抗，ＰＭＯＳトランジスタを形成する。
【００１６】
まず、図２に示すように、（１００）面で１０〜１５Ω・ｃｍの導電型（Ｐ型）半導体基板１に、周知の技術にて約４００ｎｍのフィールド酸化膜２を形成して、所望とするＭＯＳトランジスタの素子領域を分離する。その後、ＰＭＯＳトランジスタの形成領域にＮ型ウエルと、これに引き続きＰＭＯＳトランジスタの閾値制御層とを形成するため、図３に示すように、ＰＭＯＳトランジスタウェル領域にそれぞれＰ（リン），Ｂ（ボロン）を１０12ｃｍ-2程度のドーズ量でイオン注入する。なお、閾値制御層はゲート電極下のウェル表面に形成されてＭＯＳトランジスタの閾値電圧を所定の値に制御するものであって、このイオン注入時のドーズ量は求められる閾値電圧から任意に設定する。また、加速エネルギは２０〜４００ｋｅＶの範囲で任意に設定する。その後、８５０℃〜９００℃で３０分〜６０分の熱処理を行う。
【００１７】
次に、ポリシリコン抵抗および２層ポリシリコン容量の下部電極を形成するため、図４に示すように、全領域に約３００ｎｍのノンドープポリシリコン膜４を成長し、その後、容量形成領域にＰ（リン）を１０16ｃｍ-2程度のドーズ量で選択的に注入する。このとき、加速エネルギは５０〜６０ｋｅＶ程度である。
【００１８】
その後、図５に示すように、抵抗形成領域，容量形成領域部のポリシリコン膜を同一ドライエッチ条件により同時に加工する。次に、ＭＯＳトランジスタのゲート酸化膜５を周知の技術にて形成する。このとき抵抗形成領域，容量形成領域部のポリシリコン膜上にも酸化膜が形成される。
【００１９】
その後、図６に示すように、ＭＯＳトランジスタのゲート電極および２層ポリシリコン容量上部電極を形成するために、堆積中ＰＨ3ガス添加により３００ｎｍ程度のドープドポリシリコン膜６を形成し、その後、図７に示すように、ドライエッチによりドープドポリシリコン膜６を加工する。
【００２０】
次に、図８に示すように、ＰＭＯＳトランジスタのソースドレイン領域７およびポリシリコン抵抗部に、ＢＦ2（２フッ化ボロン）を１０16ｃｍ-2程度のドーズ量で選択的にイオン注入を行い、８００〜９００℃で６０分程度の熱処理により、Ｎ型拡散層とＰ型拡散層の形成、およびポリシリコン膜の活性化を行う。
【００２１】
その後、周知の技術にて電極を形成するが、以降の説明は省略する。
【００２２】
なお、一般にサブミクロンルールのＭＯＳトランジスタにおいて実施しているサイドウォール膜形成、あるいはドレイン接合の電界強度緩和するためのイオン注入などの形成工程は省略した。
【産業上の利用可能性】
【００２３】
本発明は、ポリシリコン抵抗体，２層ポリシリコン容量素子を具備した半導体装置の製造方法に適用され、特にＣＭＯＳおよびＢｉＣＭＯＳ型集積回路におけるポリシリコン抵抗素子および２層ポリシリコン容量素子の製造に有効である。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施形態である半導体装置の断面図
【図２】本発明の実施形態である半導体装置を一部断面して、その製造方法の工程を説明するための説明図
【図３】本発明の実施形態である半導体装置を一部断面して、その製造方法の工程を説明するための説明図
【図４】本発明の実施形態である半導体装置を一部断面して、その製造方法の工程を説明するための説明図
【図５】本発明の実施形態である半導体装置を一部断面して、その製造方法の工程を説明するための説明図
【図６】本発明の実施形態である半導体装置を一部断面して、その製造方法の工程を説明するための説明図
【図７】本発明の実施形態である半導体装置を一部断面して、その製造方法の工程を説明するための説明図
【図８】本発明の実施形態である半導体装置を一部断面して、その製造方法の工程を説明するための説明図
【図９】従来の半導体装置を一部断面して、その製造方法の工程を説明するための説明図
【図１０】従来の半導体装置を一部断面して、その製造方法の工程を説明するための説明図
【図１１】従来の半導体装置を一部断面して、その製造方法の工程を説明するための説明図
【図１２】従来の半導体装置を一部断面して、その製造方法の工程を説明するための説明図
【図１３】従来の半導体装置を一部断面して、その製造方法の工程を説明するための説明図
【符号の説明】
【００２５】
１  導電型半導体基板
２  フィールド酸化膜
３  ＰＭＯＳトランジスタウェル領域
４  ノンドープポリシリコン膜
５  ゲート酸化膜
６  ドープドポリシリコン膜
７  ＰＭＯＳトランジスタソース・ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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