(57)【要約】    【課題】  セルフリフレッシュ機能を備えメモリアレイがＤＲＡＭにより形成された半導体記憶装置において、高速化及び消費電流の低減が可能な半導体記憶装置を提供する。    【解決手段】  半導体記憶装置において、内部クロック信号ＩＮＣＬＫを出力するクロック入力バッファを設け、外部信号／ＣＳが入力されるＮＯＴ回路１５を設け、このＮＯＴ回路１５の出力及びリフレッシュ要求信号ＲＦＲが入力され、その論理和を内部クロックイネーブル信号ＩＮＣＥとして、クロック入力バッファ１０に対して出力するＯＲ回路１６を設ける。また、クロック入力バッファ１０には、クロック信号ＣＬＫ及び内部クロックイネーブル信号ＩＮＣＥが入力され、その論理積の反転を出力するＮＡＮＤ回路を設ける。【選択図】  図１
2005025903.tif 000002
【特許請求の範囲】
【請求項１】
通常動作状態においてデータの読出及び書込を行いスタンバイ状態においてメモリのリフレッシュを行う半導体記憶装置において、クロック入力バッファが、スタンバイ状態であってリフレッシュが要求されていないときには内部クロック信号を生成しないことを特徴とする半導体記憶装置。
【請求項２】
前記クロック入力バッファは、前記通常動作状態であるかスタンバイ状態であるかを示す二値信号とリフレッシュが要求されていることを示す二値信号との論理計算結果に基づいて、スタンバイ状態であってリフレッシュが要求されていないときに前記内部クロック信号の生成を停止するものであることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
データを記憶するメモリセルアレイと、外部から入力されるクロック信号に基づいて前記内部クロック信号を生成するクロック入力バッファと、前記メモリセルアレイに対してリフレッシュを行うことを指示するリフレッシュ要求信号を一定周期毎に出力するリフレッシュタイマと、スタンバイ状態において前記リフレッシュ要求信号が入力されたときに前記内部クロック信号に同期して前記メモリセルアレイのリフレッシュを行うリフレッシュ動作部と、を有することを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記クロック入力バッファは、前記内部クロック信号にハザードが発生することを防止する機能を備えたものであることを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記クロック入力バッファは、前記クロック信号がＨであるときにリフレッシュが要求されても前記内部クロック信号をＨとせずに、前記クロック信号が次にＨとなるときに前記内部クロック信号をＨとするものであることを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
通常動作状態においてデータの読出及び書込を行いスタンバイ状態においてメモリのリフレッシュを行う半導体記憶装置において、データを記憶するメモリセルアレイと、外部から入力されるクロック信号に基づいて内部クロック信号を生成するクロック入力バッファと、前記メモリセルアレイに対してリフレッシュを行うことを指示するリフレッシュ要求信号を一定周期毎に出力するリフレッシュタイマと、スタンバイ状態において前記リフレッシュ要求信号が入力されたときに前記内部クロック信号に同期して前記メモリセルアレイのリフレッシュを行うリフレッシュ動作部と、を有し、前記クロック入力バッファが、スタンバイ状態であってリフレッシュ要求信号が出力されていないときには前記内部クロック信号を生成しないものであることを特徴とする半導体記憶装置。
【請求項７】
前記通常動作状態であるかスタンバイ状態であるかを示す二値信号及び前記リフレッシュ要求信号が入力され、これらの信号の論理計算結果を前記クロック入力バッファに対して出力する論理回路を有し、前記クロック入力バッファは、前記論理計算結果に基づいて、スタンバイ状態であり且つリフレッシュ要求信号が出力されていないときに前記内部クロック信号の生成を停止するものであることを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記クロック入力バッファは、前記内部クロック信号にハザードが発生することを防止する機能を備えたものであることを特徴とする請求項６又は７に記載の半導体記憶装置。
【請求項９】
前記クロック入力バッファは、前記クロック信号がＨであるときに前記リフレッシュ要求信号が発生しても前記内部クロック信号をＨとせずに、前記クロック信号が次にＨとなるときに前記内部クロック信号をＨとするものであることを特徴とする請求項８に記載の半導体記憶装置。
【請求項１０】
前記クロック入力バッファと前記リフレッシュ動作部との間に接続され、クロック端子に前記内部クロック信号が入力され、Ｄ端子に前記リフレッシュ要求信号が入力され、Ｑ出力が前記スタンバイ状態時に前記リフレッシュ動作部に入力されるＤ型フリップフロップを有し、前記リフレッシュ動作部は前記リフレッシュ要求信号として前記Ｑ出力が入力されるものであることを特徴とする請求項６又は７に記載の半導体記憶装置。
【請求項１１】
前記メモリセルアレイがＤＲＡＭにより形成されていることを特徴とする請求項１乃至１０のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルアレイがＤＲＡＭ（Dynamic Random Access Memory：ダイナミックランダムアクセスメモリ）により構成されており、タイマーを内蔵しこのタイマー周期に従いリフレッシュ動作を行う半導体記憶装置に関する。
【背景技術】
【０００２】
近時、携帯電話等に代表される携帯機器は多機能化が進み、それに伴って、ＲＡＭ（Random Access Memory：ランダムアクセスメモリ）の大容量化が求められている。
【０００３】
このため、従来使用されてきた消費電流が比較的小さい非同期ＳＲＡＭ（Static Random Access Memory）に替えて、大容量化に適しており且つ消費電流が小さいＲＡＭを使用したいというニーズが発生してきている。このような要求を満たすために、携帯機器に搭載されるメモリとして、非同期ＳＲＡＭの使い易さ及びＤＲＡＭの大容量化の容易さという双方の長所を取り入れた非同期擬似ＳＲＡＭが採用されている（特許文献１参照）。非同期擬似ＳＲＡＭとは、メモリセルアレイがＤＲＡＭにより構成されてり、且つ外部からは非同期ＳＲＡＭと同様の仕様で動作する半導体記憶装置をいう。
【０００４】
図１５は特許文献１に記載されている従来の半導体記憶装置を示すブロック図である。図１５に示すように、この従来の半導体記憶装置においては、データの記憶を行うメモリセルアレイ５が設けられている。メモリセルアレイ５は、ＤＲＡＭセルを持つ１つのエリアで構成されるアレイであり、キャパシターセルの集合体である。外部信号／ＣＳは、この半導体記憶装置を制御する外部信号であり、外部信号／ＣＳがＨのときは、半導体記憶装置はスタンバイ状態となり、外部信号／ＣＳがＬのときは読出又は書込を行う通常動作状態となる。
【０００５】
また、この半導体記憶装置には、リフレッシュ要求信号発生タイマー１が設けられている。リフレッシュ要求信号発生タイマー１は、メモリセルアレイ５がデータを保持できるような周期で自動的にリフレッシュ要求信号ＲＦＲをＨとするタイマーである。外部信号／ＣＳ及びリフレッシュ要求信号ＲＦＲはＡＮＤ回路９に入力するようになっている。ＡＮＤ回路９は、外部信号／ＣＳがＨ、即ちスタンバイ状態であって、且つ、リフレッシュ要求信号ＲＦＲがＨであるときに、出力信号Ｅを発生する（Ｈとする）論理回路である。
【０００６】
更に、ＡＮＤ回路９の出力信号Ｅは、リフレッシュ動作部としての制御信号発生ブロック２に入力されるようになっている。制御信号発生ブロック２は、ＡＮＤ回路９の出力信号ＥがＨとなったときに、リフレッシュ動作制御信号ＤをＨとするものである。一方、外部信号／ＣＳが入力されるように、制御信号発生ブロック３が設けられている。制御信号発生ブロック３は、外部信号／ＣＳがＬ、即ち、通常動作状態であるときに、リード／ライト動作制御信号ＣをＨとして出力するものである。
【０００７】
更にまた、リフレッシュ動作制御信号Ｄ及びリード／ライト動作制御信号Ｃが入力されるように、メモリセルアレイ制御信号発生ブロック４が設けられている。メモリセルアレイ制御信号発生ブロック４は、リフレッシュ動作制御信号ＤがＨのとき又はリード／ライト動作制御信号ＣがＨのときに、メモリアレイコア制御信号ＭＣＣをメモリセルアレイ５に対して出力し、メモリセルアレイ５に対してリフレッシュ動作又は、読出動作若しくは書込動作を行うものである。
【０００８】
また、この半導体記憶装置には、リフレッシュアドレス７、マルチプレクサ（ＭＵＸ）８及びデータ入出力バッファ６が設けられている。リフレッシュアドレス７はリフレッシュ動作制御信号Ｄが入力され、リフレッシュ動作制御信号ＤがＨのときにアドレスＡ０〜Ａｍをマルチプレクサ８に対して出力するものである。マルチプレクサ８はリフレッシュ動作信号Ｄ、アドレスＡ０〜Ａｍ及び外部信号ＡＤＤ０〜ＡＤＤｍが入力され、リフレッシュ動作時、即ちリフレッシュ動作制御信号ＤがＨのときに、アドレスＡ０〜Ａｍから各アドレスを順次選択して信号Ｂ０〜Ｂｍとしてメモリセルアレイ５に対して出力し、メモリセルアレイ５における信号Ｂ０〜Ｂｍにより指定されたセルに対してリフレッシュ動作を行い、読出／書込時、即ちリフレッシュ動作制御信号ＤがＬのときに、外部信号ＡＤＤ０〜ＡＤＤｍから各アドレスを順次選択して信号Ｂ０〜Ｂｍとしてメモリセルアレイ５に対して出力し、信号Ｂ０〜Ｂｍにより指定されたセルに対して読出／書込動作を行うものである。更に、データ入出力バッファ６は、読出動作時にはメモリセルアレイ５から出力されたデータＤａｔａ０〜Ｄａｔａｎが入力され、バッファリングを行い、外部信号ＤＱ０〜ＤＱｎとして外部に出力し、書込動作時には外部から外部信号ＤＱ０〜ＤＱｎが入力され、この信号をバッファリングし、データＤａｔａ０〜Ｄａｔａｎとしてメモリセルアレイ５に書き込むものである。
【０００９】
次に、この従来の半導体記憶装置の動作について説明する。図１６は、半導体記憶装置の動作を示すタイミングチャートであり、上部はこの従来の半導体記憶装置の動作を示し、下部は後述する他の従来の半導体記憶装置の動作を示す。先ず、リフレッシュ動作について説明する。外部信号／ＣＳはＨとなっており、スタンバイ状態となっている。この状態でリフレッシュ信号発生タイマー１がリフレッシュ要求信号ＲＦＲを発生する。すると、外部信号／ＣＳがＨであり、且つ、リフレッシュ要求信号ＲＦＲがＨであるため、ＡＮＤ回路９の出力信号ＥはＨとなる。これにより、制御信号発生ブロック２がリフレッシュ動作信号ＤをＨとする。そして、メモリセルアレイ制御信号発生ブロック４がメモリアレイコア制御信号ＭＣＣをＨとすると共に、リフレッシュアドレス７がリフレッシュ動作の対象となるアドレスＡ０〜ｍを出力し、マルチプレクサ８がアドレスＡ０〜Ａｍから各アドレスを順次選択して信号Ｂ０〜Ｂｍをメモリセルアレイ５に対して出力する。これにより、メモリセルアレイ５における信号Ｂ０〜Ｂｍで指定されるセルに対してリフレッシュ動作が行われる。
【００１０】
次に、読出動作（リード動作）について説明する。読出動作時には、通常動作状態になっており、外部信号／ＣＳはＬとなっている。従って、読出動作時にはＡＮＤ回路９の出力信号Ｅは常にＬとなっており、リフレッシュ動作が行われることはない。そして、制御信号発生ブロック３がリード動作制御信号Ｃをメモリセルアレイ制御信号発生ブロック４及びメモリセルアレイ５に対して出力し、メモリセルアレイ制御信号発生ブロック４がメモリアレイコア制御信号ＭＣＣをＨとする。この状態で、外部信号ＡＤＤ０〜ＡＤＤｍがマルチプレクサ８に入力され、マルチプレクサ８が外部信号ＡＤＤ０〜ＡＤＤｍから各信号を順次選択して信号Ｂ０〜Ｂｍとしてメモリセルアレイ５に対して出力する。これにより、メモリセルアレイ５における信号Ｂ０〜Ｂｍにより指定されるセルに対してリード動作が行われる。読み出されたセルのデータは、データ入出力バッファ６に対してデータＤａｔａ０〜Ｄａｔａｎとして出力され、データ入出力バッファ６がこのデータをバッファリングした後、外部信号ＤＱ０〜ＤＱｎとして外部に出力する。
【００１１】
次に、書込動作（ライト動作）について説明する。書込動作時においても、外部信号／ＣＳはＬとなっている。そして、制御信号発生ブロック３がライト動作制御信号Ｃをメモリセルアレイ制御信号発生ブロック４及びメモリセルアレイ５に対して出力し、メモリセルアレイ制御信号発生ブロック４がメモリアレイコア制御信号ＭＣＣをＨとする。この状態で、外部信号ＡＤＤ０〜ＡＤＤｍがマルチプレクサ８に入力され、マルチプレクサ８が外部信号ＡＤＤ０〜ＡＤＤｍから各信号を順次選択して信号Ｂ０〜Ｂｍとしてメモリセルアレイ５に対して出力する。一方、外部信号ＤＱ０〜ＤＱｎがデータ入出力バッファ６に入力され、データ入出力バッファ６がこのデータをバッファリングし、データＤａｔａ０〜Ｄａｔａｎとしてメモリセルアレイ５に対して出力する。これにより、メモリセルアレイ５における信号Ｂ０〜Ｂｍにより指定されるセルに、データＤａｔａ０〜Ｄａｔａｎが書き込まれる。なお、リード動作時及びライト動作時においても、メモリアレイコア制御信号ＭＣＣはＨとなる。
【００１２】
このとき、リフレッシュ動作と読出／書込動作とを並列に行うことは不可能である。即ち、一般的なＤＲＡＭセルアレイの場合、１つのエリアに対してワード選択→データ破壊読出し→データ増幅→データ書込み→ワード非選択という一連の動作を並列で行うことはできない。
【００１３】
図１６の上部に、この従来の半導体記憶装置において、リフレッシュ動作及びリード動作を連続して行う場合の動作波形を示す。初期状態として、外部信号／ＣＳがＨであるとする。リフレッシュ要求信号ＲＦＲは外部の状態によらず一定周期で発生する（Ｈになる）信号である。このため、出力信号Ｅは、外部信号／ＣＳがＨである期間、即ち、図１６における斜線部分に相当する期間の全てにおいて発生する（Ｈになる）可能性がある。このとき、出力信号Ｅが、斜線部分の後端部、即ち、外部信号／ＣＳがＨからＬに変わる直前にＨになると、これに伴って、リフレッシュ動作制御信号ＤがＬからＨになり、リフレッシュ動作が開始される。リフレッシュ動作中は、メモリアレイコア制御信号ＭＣＣがＨになる。上述の理由により、リフレッシュ動作が終了するまでリード動作を開始することができないため、リフレッシュ動作が終了し、リフレッシュ動作制御信号ＤがＨからＬに変わった後、リード動作制御信号ＣがＬからＨに変わり、リード動作が開始される。リード動作中は、メモリアレイコア制御信号ＭＣＣがＨになる。このように、リフレッシュ動作が終了するまでリード動作を開始することができないため、外部信号／ＣＳがＬに変わってからリード動作が開始するまでに、最大で、図１６に示すＡ０で示す時間だけ待たされることになる。
【００１４】
このように、図１５に示す従来の半導体記憶装置においては、リフレッシュ動作の後にリード動作を行う場合、リフレッシュ動作を開始するタイミングによっては、リード動作の開始が長時間待たされるという問題点がある。
【００１５】
今後、多機能化がより一層進むことが予想されるため、大容量化が可能であることに加えて、読出／書込動作の高速化が可能な半導体記憶装置が必要になる。しかし、図１５に示すような半導体記憶装置においては、リフレッシュ動作によりリード動作の開始が遅れてしまうため、十分に高速化を図ることができない。
【００１６】
そこで、図１５に示した従来の半導体記憶装置に対して、一般的な同期化の手法を適用して、読出／書込動作の高速化を図ることが考えられる。図１７は、同期化により高速化を図った半導体記憶装置を示すブロック図である。この半導体記憶装置における図１５に示す半導体記憶装置と同様な部分には同じ符号を付し、詳細な説明を省略する。図１７に示すように、この半導体記憶装置における図１５に示す半導体記憶装置からの変更部分は、枠１１に囲まれた部分である。即ち、この半導体記憶装置においては、外部からクロック信号ＣＬＫが入力され、このクロック信号ＣＬＫに基づいて内部クロック信号ＩＮＣＬＫを生成し、これを制御信号発生ブロック２及び３に対して出力するクロック入力バッファ１０が設けられている。この半導体記憶装置における上記以外の構成は、図１５に示す半導体記憶装置と同様である。
【００１７】
次に、図１７に示す半導体記憶装置の動作について説明する。外部から、クロック信号ＣＬＫがクロック入力バッファ１０に入力される。クロック入力バッファ１０は、クロック信号ＣＬＫをバッファリングして内部クロック信号ＩＮＣＬＫを生成し、制御信号発生ブロック２及び３に対して出力する。制御信号発生ブロック２は、外部信号／ＣＳがＨであり且つリフレッシュ要求信号ＲＦＲがＨであるときに、内部クロック信号ＩＮＣＬＫに同期して、リフレッシュ動作制御信号Ｄを発生して（Ｈにして）、メモリセルアレイ５のリフレッシュ動作を開始させる。一方、制御信号発生ブロック３は、外部信号／ＣＳがＬであるときに、内部クロック信号ＩＮＣＬＫに同期して、リード／ライト動作制御信号Ｃを発生して（Ｈにして）、メモリセルアレイ５に対するリード動作又はライト動作を開始させる。
【００１８】
図１６の下部に、この従来の同期化した半導体記憶装置において、リフレッシュ動作及びリード動作を連続して行う場合の動作波形を示す。初期状態として、外部信号／ＣＳがＨであるとする。リフレッシュ要求信号ＲＦＲは外部の状態によらず一定周期でＨになる。このため、出力信号Ｅは、外部信号／ＣＳがＨである期間、即ち、図１６における斜線部分に相当する期間の全てにおいてＨになる可能性がある。
【００１９】
但し、この半導体記憶装置においては、制御信号発生ブロック２において、リフレッシュ動作制御信号Ｄは内部クロック信号ＩＮＣＬＫに同期化されている。このため、外部信号／ＣＳがＨである期間、即ち、図１６における斜線部分に相当する期間において、内部クロック信号ＩＮＣＬＫが最後に立ち上がる瞬間よりも後に、リフレッシュ要求信号ＲＦＲがＨになり出力信号ＥがＨになった場合は、リフレッシュ動作制御信号Ｄが立ち上がらず、リフレッシュ動作が開始されない。即ち、リフレッシュ動作が開始されるのは、内部クロック信号ＩＮＣＬＫが最後に立ち上がる瞬間以前に、リフレッシュ要求信号ＲＦＲがＨになった場合のみである。このため、図１６の下部に示すように、外部信号／ＣＳがＨからＬに変わってから、リード動作が開始されるまでも待ち時間は、最大でＡ１となる。図１６に示すように、同期化した場合の待ち時間Ａ１は、同期化していない場合の待ち時間Ａ０よりも小さくなる。リフレッシュ動作の後に書込動作を行う場合も同様である。
【００２０】
このように、従来の半導体記憶装置に一般的な同期化の手法を適用することにより、Ａ２＝Ａ０−Ａ１の時間だけ待ち時間が短縮され、読出／書込動作が高速化される。なお、内部クロック信号ＩＮＣＬＫが最後に立ち上がる瞬間よりも後に、リフレッシュ要求信号ＲＦＲがＨになった場合は、このタイミングではリフレッシュ動作が行われず、次の機会に先送りになる。リフレッシュ動作の周期は例えば５０μｓ（マイクロ秒）程度であり、ＤＲＡＭにおいてリフレッシュ動作が必要となる周期は例えば最大で１００ｍｓ（ミリ秒）程度であるため、リフレッシュ動作を１回先送りしても、メモリセルアレイに記憶されたデータが消失することはない。
【００２１】
しかし、図１７に示す同期化した半導体記憶装置においては、以下に示すような問題点がある。即ち、同期化による高速化を行うとスタンバイ時の消費電流が増加してしまう。図１７に示す半導体記憶装置においては、リフレッシュ動作を同期化させるために、内部クロック信号ＩＮＣＬＫを生成している。このため、内部クロック信号ＩＮＣＬＫを動作させることにより、電流が消費されてしまう。図１８は、図１７に示す半導体記憶装置におけるスタンバイ時（外部信号／ＣＳ：Ｈ時）の動作波形を示すタイミングチャートである。リフレッシュ要求信号ＲＦＲの発生間隔は５０μｓ程度である。図１８に示すように、リフレッシュ動作制御信号Ｄが発生していない期間においても、内部クロック信号ＩＮＣＬＫが動作しており電流を消費している。
【００２２】
近時、図１７に示すような半導体記憶装置は、携帯機器のメモリとして使用されることが多い。携帯機器の代表である携帯電話を例に挙げると、待ち受け状態でのバッテリー消費を抑え、連続動作可能時間を長くすることは、極めて重要である。このため、携帯機器に搭載されるメモリには、大容量化が可能でスタンバイ状態における消費電流が低く、且つ高速に読出／書込動作を行うことが可能な半導体記憶装置が要望されている。しかしながら、上述の如く、図１７に示す同期化した半導体記憶装置においては、高速化は図れるものの、消費電力が大きくなってしまう。
【００２３】
そこで、スタンバイ状態においては、クロック信号の一部を停止する半導体記憶装置も提案されている（例えば、特許文献２参照。）。特許文献２においては、同期型ＤＲＡＭにおいて、外部からクロック信号が入力され内部にクロック信号を分配するクロック入力バッファ、このクロック信号に同期してコマンドを入力するコマンド入力バッファ、クロック信号に同期してアドレスを入力するアドレス入力バッファ、クロック信号に同期してデータを入力するデータ入力バッファが設けられている。そして、データ保持モード時には、コマンド入力バッファのみにクロック信号を供給し、アドレス入力バッファ及びデータ入力バッファへのクロック信号の供給を停止している。
【００２４】
【特許文献１】特開平２００３−８５９７０号公報
【特許文献２】特開平２００２−１８４１８０号公報（図２、図７）
【非特許文献１】データシートELPIDA  128M bits Mobile RAM Document No.E0195E50(Ver.5.0)P43  Self  Refresh（Entry  and Exit）図内tRC1スペック
【発明の開示】
【発明が解決しようとする課題】
【００２５】
しかしながら、上述の従来の技術には、以下に示すような問題点がある。特許文献２に示すような半導体記憶装置においては、上述の如く、データ保持モード時に、アドレス入力バッファ及びデータ入力バッファへのクロック信号の供給を停止することはできる。しかし、データ保持モード時においてもリフレッシュ動作は行う必要があるため、リフレッシュ動作を制御するコマンドを待ち受ける必要があり、コマンド入力バッファへのクロック信号の供給を停止することはできない。このため、データ保持モード時においても、ある程度の電流が消費されてしまう。
【００２６】
なお、特許文献２に示す半導体記憶装置に、自己タイマーを内蔵し、この自己タイマーにより周期的にリフレッシュ動作を行うようにすれば、外部からリフレッシュ動作を制御するコマンドを入力する必要がなくなり、コマンド入力バッファへのクロック信号の供給も停止することができると考えられる。しかしながら、このような構成にすると、非特許文献１（データシートELPIDA  128M bits Mobile RAM Document No.E0195E50(Ver.5.0)P43  Self  Refresh（Entry  and Exit）図内tRC1スペック）に記載されているように、データ保持モードから通常動作モードに移行するときに、コマンドの受付が遅れてしまう。この結果、読出動作が遅れてしまい、結果的に高速化が図れなくなってしまう。
【００２７】
本発明はかかる問題点に鑑みてなされたものであって、セルフリフレッシュ機能を備えメモリアレイがＤＲＡＭにより形成された半導体記憶装置において、高速化及び消費電流の低減が可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００２８】
本発明に係る半導体記憶装置は、通常動作状態においてデータの読出及び書込を行いスタンバイ状態においてメモリのリフレッシュを行う半導体記憶装置において、クロック入力バッファが、スタンバイ状態であってリフレッシュが要求されていないときには内部クロック信号を生成しないことを特徴とする。
【００２９】
本発明においては、クロック入力バッファはスタンバイ状態であってリフレッシュ要求信号が出力されていないときには内部クロック信号を生成しないため、スタンバイ状態における消費電流を低減することができる。
【００３０】
また、前記クロック入力バッファは、前記通常動作状態であるかスタンバイ状態であるかを示す二値信号とリフレッシュが要求されていることを示す二値信号との論理計算結果に基づいて、スタンバイ状態であってリフレッシュが要求されていないときに前記内部クロック信号の生成を停止するものであってもよい。
【００３１】
本発明に係る他の半導体記憶装置は、通常動作状態においてデータの読出及び書込を行いスタンバイ状態においてメモリのリフレッシュを行う半導体記憶装置において、データを記憶するメモリセルアレイと、外部から入力されるクロック信号に基づいて内部クロック信号を生成するクロック入力バッファと、前記メモリセルアレイに対してリフレッシュを行うことを指示するリフレッシュ要求信号を一定周期毎に出力するリフレッシュタイマと、スタンバイ状態において前記リフレッシュ要求信号が入力されたときに前記内部クロック信号に同期して前記メモリセルアレイのリフレッシュを行うリフレッシュ動作部と、を有し、前記クロック入力バッファが、スタンバイ状態であってリフレッシュ要求信号が出力されていないときには前記内部クロック信号を生成しないものであることを特徴とする。
【００３２】
本発明においては、リフレッシュ動作部が内部クロック信号に同期してメモリセルアレイのリフレッシュを行うため、スタンバイ状態から通常動作状態に変化する直前にリフレッシュを開始することを防止でき、読出／書込動作の待ち時間を短縮することができる。これにより、動作の高速化を図ることができる。また、クロック入力バッファはスタンバイ状態であり且つリフレッシュ要求信号が出力されていないときには内部クロック信号を生成しないため、スタンバイ状態における消費電流を低減することができる。
【００３３】
また、前記通常動作状態であるかスタンバイ状態であるかを示す二値信号及び前記リフレッシュ要求信号が入力され、これらの信号の論理計算結果を前記クロック入力バッファに対して出力する論理回路を有し、前記クロック入力バッファは、前記論理計算結果に基づいて、スタンバイ状態であり且つリフレッシュ要求信号が出力されていないときに前記内部クロック信号の生成を停止するものであってもよい。
【００３４】
更に、前記クロック入力バッファは、前記内部クロック信号にハザードが発生することを防止する機能を備えたものであることが好ましい。これにより、半導体記憶装置の動作をより高速化することができる。
【００３５】
このとき、前記クロック入力バッファは、前記クロック信号がＨであるときに前記リフレッシュ要求信号が発生しても前記内部クロック信号をＨとせずに、前記クロック信号が次にＨとなるときに前記内部クロック信号をＨとするものであってもよい。
【００３６】
又は、前記クロック入力バッファと前記リフレッシュ動作部との間に接続され、クロック端子に前記内部クロック信号が入力され、Ｄ端子に前記リフレッシュ要求信号が入力され、Ｑ出力が前記スタンバイ状態時に前記リフレッシュ動作部に入力されるＤ型フリップフロップを有し、前記リフレッシュ動作部は前記リフレッシュ要求信号として前記Ｑ出力が入力されるものであることが好ましい。これにより、半導体記憶装置の動作をより高速化することができる。
【発明の効果】
【００３７】
以上詳述したように、本発明によれば、クロック入力バッファはスタンバイ状態であり且つリフレッシュが要求されていないときには内部クロック信号を生成しないため、スタンバイ状態における消費電流を低減することができる。
【発明を実施するための最良の形態】
【００３８】
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施形態について説明する。図１は本実施形態に係る半導体記憶装置を示すブロック図であり、図２は図１に示すクロック入力バッファ１０を示す回路図であり、図３は本実施形態に係る半導体記憶装置においてリフレッシュ動作の後にリード動作を行う場合を示すタイミングチャートであり、図４は本実施形態に係る半導体記憶装置において連続するリフレッシュ動作間の動作を示すタイミングチャートである。なお、図１において、図１５及び図１７に示す構成要素と同じ構成要素には同じ符号を付し、その詳細な説明を省略する。
【００３９】
図１に示す半導体記憶装置において、図１７に示す従来の同期化された半導体記憶装置と異なる部分は、枠１４により囲まれた部分である。即ち、外部信号／ＣＳが入力されるＮＯＴ回路１５が設けられており、このＮＯＴ回路１５の出力及びリフレッシュ要求信号ＲＦＲが入力され、その論理和を内部クロックイネーブル信号ＩＮＣＥとして、クロック入力バッファ１０に対して出力するＯＲ回路１６が設けられている。なお、リフレッシュ要求信号ＲＦＲは外部の状態によらず一定周期で発生する信号である。
【００４０】
また、図２に示すように、クロック入力バッファ１０においては、クロック信号ＣＬＫ及び内部クロックイネーブル信号ＩＮＣＥが入力され、その論理積の反転を出力するＮＡＮＤ回路１７が設けられている。そして、このＮＡＮＤ回路１７の出力端に、３個のインバータ１８乃至２０が直列に接続されている。最後段のインバータ２０の出力が内部クロック信号ＩＮＣＬＫとして制御信号発生ブロック２及び３に入力されるようになっている。本実施形態に係る半導体記憶装置における上記以外の構成は、図１７に示す従来の半導体記憶装置と同様である。
【００４１】
次に、上述の如く構成された本実施形態に係る半導体記憶装置の動作について説明する。特に、リフレッシュ動作の後に連続してリード動作を行う場合について説明する。図３に示すように、この半導体記憶装置には、外部から一定の周期でクロック信号ＣＬＫが入力される。クロック信号ＣＬＫの周波数は例えば１００ＭＨｚであり、周期は例えば１０ｎｓ（ナノ秒）である。
【００４２】
初期状態においては、外部信号／ＣＳがＨであり、スタンバイ状態となっている。このとき、ＮＯＴ回路１５の出力はＬである。また、リフレッシュ要求信号ＲＦＲは発生しておらず、Ｌとなっている。従って、ＯＲ回路１６に入力される２つの信号はいずれもＬであるため、ＯＲ回路１６の出力、即ち、内部クロックイネーブル信号ＩＮＣＥはＬとなっている。このとき、クロック入力バッファ１０におけるＮＡＮＤ回路１７の出力は、クロック信号ＣＬＫによらず常にＬのままであり、クロック入力バッファ１０から内部クロック信号ＩＮＣＬＫは出力されない。
【００４３】
この状態で、リフレッシュ要求信号ＲＦＲが発生し、Ｈになる。これにより、ＯＲ回路１６の出力、即ち、内部クロックイネーブル信号ＩＮＣＥはＨとなる。この結果、ＮＡＮＤ回路１７からはクロック信号ＣＬＫを反転させた信号が出力されることになり、クロック入力バッファ１０から内部クロック信号ＩＮＣＬＫが制御信号発生ブロック２及び３に対して出力される。これにより、リフレッシュ動作部としての制御信号発生ブロック２が内部クロック信号ＩＮＣＬＫに同期してリフレッシュ動作制御信号Ｄを出力し、リフレッシュ動作が開始される。
【００４４】
その後、リフレッシュ動作中に外部信号／ＣＳがＬになる。このとき、ＮＯＴ回路１５の出力はＨとなるため、リフレッシュ動作が終了してリフレッシュ要求信号ＲＦＲがＬとなっても、ＯＲ回路１６の出力、即ち内部クロックイネーブル信号ＩＮＣＥはＨのままであり、クロック入力バッファ１０は内部クロック信号ＩＮＣＬＫを出力し続ける。そして、リフレッシュ動作が終了してリフレッシュ要求信号ＲＦＲがＬとなった後に、制御信号発生ブロック３がリード動作制御信号ＣをＨとして、リード動作を開始する。この結果、メモリセルアレイ５からデータが読み出され、データ入出力バッファ６から外部信号ＤＱ０〜ＤＱｎとして出力される。なお、リード動作の替わりにライト動作を行う場合も同様である。本実施形態における上記以外の動作は、図１７に示す従来の半導体記憶装置と同様である。
【００４５】
図４に示すように、本実施形態に係る半導体記憶装置においては、リフレッシュ動作制御信号を内部クロック信号ＩＮＣＬＫに同期化しているため、読出動作の高速化を図ることができる。また、ＮＯＴ回路１５及びＯＲ回路１６を設けることにより、外部信号／ＣＳがＨでありリフレッシュ要求信号ＲＦＲがＬである期間、即ち、スタンバイ状態でありリフレッシュ要求信号ＲＦＲが発生しておらず半導体記憶装置が動作していない期間においては、内部クロック信号ＩＮＣＬＫが発生せず、電流が消費されない。これにより、スタンバイ状態における消費電流を抑えることができる。
【００４６】
次に、本発明の第２の実施形態について説明する。図５及び図６は前述の第１の実施形態の問題点を示すタイミングチャートであり、図７は本第２の実施形態に係る半導体記憶装置を示すブロック図であり、図８は図７に示すハザード防止機能つきクロック入力バッファを示す回路図であり、図９は本実施形態に係る半導体記憶装置においてリフレッシュ要求信号と内部クロック信号との関係を示すタイミングチャートであり、図１０は本実施形態に係る半導体記憶装置においてリフレッシュ動作の後にリード動作を行う場合を示すタイミングチャートであり、上部は前述の第１の実施形態においてハザードが発生しないようなタイミングでリフレッシュ要求信号が発生した場合を示し、下部は第１の実施形態においてハザードが発生するようなタイミングでリフレッシュ要求信号が発生した場合を示す。
【００４７】
先ず、前述の第１の実施形態の問題点について説明する。図５に示すように、前述の第１の実施形態においては、リフレッシュ要求信号ＲＦＲの発生タイミングによっては、内部クロック信号ＩＮＣＬＫにハザード１２が発生する。即ち、図５の上部に示すように、リフレッシュ要求信号ＲＦＲが立ち上がった後にクロック信号ＣＬＫが立ち上がるタイミングであれば、このクロック信号ＣＬＫの立ち上がりを反映して内部クロック信号ＩＮＣＬＫが立ち上がり、次のクロック信号ＣＬＫの立下りを反映して内部クロック信号ＩＮＣＬＫが立ち下がるため、ハザードは発生しない。これに対して、図５の下部に示すように、クロック信号ＣＬＫが立ち上がった後にリフレッシュ要求信号ＲＦＲが立ち上がるようなタイミングであると、内部クロック信号ＩＮＣＬＫの立ち上がりがクロック信号ＣＬＫの立ち上がりを反映したタイミングよりも遅れてしまう。しかり、内部クロック信号ＩＮＣＬＫの立下りは、クロック信号ＣＬＫの立下りを反映するため、内部クロック信号ＩＮＣＬＫにハザード１２が発生する。
【００４８】
図６の上部は内部クロック信号にハザードが発生していない場合における前述の第１の実施形態に係る半導体記憶装置の動作を示し、下部はハザードが発生した場合の動作を示す。図６に示すように、内部クロック信号にハザードが発生するようになっていると、外部信号／ＣＳがＨからＬに変わる間際にリフレッシュ要求信号ＲＦＲが発生した場合においても、内部クロック信号ＩＮＣＬＫが発生してしまい、これに同期してリフレッシュ制御信号が発生し、リフレッシュ動作が開始されてしまう。この結果、リード動作の開始が遅れてしまい、内部クロック信号にハザードが発生しないタイミングでリフレッシュ要求信号が発生した場合と比較して、Ａ３で示す時間だけ、読出動作が遅れてしまう。このため、同期化して読出動作を高速化した効果が低減してしまう。
【００４９】
そこで、図７に示すように、本実施形態においては、前述の第１の実施形態に係る半導体記憶装置に対して、クロック入力バッファをハザード防止機能付きクロック入力バッファ２１に置き換えている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【００５０】
図８に示すように、ハザード防止機能付きクロック入力バッファ２１においては、クロック信号ＣＬＫが入力されるようにＮＡＮＤ回路２２及びＮＯＲ回路２３が設けられている。また、内部クロックイネーブル信号ＩＮＣＥが入力されるようにインバータ２４が設けられており、このインバータ２４の出力がＮＯＲ回路２３に入力されるようになっている。
【００５１】
更に、ハザード防止機能付きクロック入力バッファ２１には、リセット・セット型フリップフロップ（Ｒ−Ｓ−ＦＦ）２５が設けられている。このフリップフロップ２５においては、２個のインバータ２６及び２７がループ状に相互に接続されるように設けられており、２個のＮ型トランジスタ２８及び２９が相互に並列に接続されている。即ち、インバータ２６の入力端及びインバータ２７の出力端にはＮ型トランジスタ２８のドレインが接続されており、Ｎ型トランジスタ２８のゲートはフリップフロップ２５のセット端子となっており、ソースは接地されている。また、インバータ２６の出力端及びインバータ２７の入力端にはＮ型トランジスタ２９のドレインが接続されており、Ｎ型トランジスタ２９のゲートはフリップフロップ２５のリセット端子となっており、ソースは接地されている。更に、インバータ２６の出力端がフリップフロップ２５のＱ端子となっている。
【００５２】
そして、ＮＯＲ回路２３の出力はフリップフロップ２５のセット端子、即ち、Ｎ型トランジスタ２８のゲートに接続されており、インバータ２４の出力はフリップフロップ２５のリセット端子、即ち、Ｎ型トランジスタ２９のゲートに接続されている。
【００５３】
また、インバータ２６の出力が入力されるようにインバータ３０が設けられており、インバータ３０の出力が入力されるようにＮＡＮＤ回路３１が設けられている。ＮＡＮＤ回路３１の出力はＮＡＮＤ回路２２に入力するようになっている。
【００５４】
更に、ハザード防止機能付きクロック入力バッファ２１には、２個のリセット付きＤ型フリップフロップ（Ｄ−ＦＦ）３２及び３３が設けられている。フリップフロップ３２及び３３のクロック端子にはＮＡＮＤ回路２２の出力が入力されるようになっており、リセット端子にはＮＯＲ回路２３の出力が入力されるようになっている。また、フリップフロップ３２のＤ端子にはインバータ３０の出力が入力されるようになっており、フリップフロップ３２のＱ出力はフリップフロップ３３のＤ端子に入力されるようになっており、フリップフロップ３３のＱ出力はＮＡＮＤ回路３１に入力されるようになっている。
【００５５】
更にまた、ＮＡＮＤ回路２２の出力が入力されるように、インバータ３４が設けられており、インバータ３４の出力が内部クロック回路ＩＮＣＬＫとして、ハザード防止機能付きクロック入力バッファ２１から出力されるようになっている。
【００５６】
次に、上述の如く構成された本実施形態に係る半導体記憶装置の動作について説明する。図７及び図８に示すように、初期状態において、Ｄ型フリップフロップ回路３３のＱ出力はＨとなっている。この状態で、ハザード防止機能付きクロック入力バッファ２１に対して、外部からクロック信号ＣＬＫが入力されると共に、ＯＲ回路１６から内部クロックイネーブル信号ＩＮＣＥが入力される。
【００５７】
内部クロックイネーブル信号ＩＮＣＥがＨである場合について説明する。このとき、インバータ２４の出力はＬとなる。クロック信号ＣＬＫがＬであると、ＮＯＲ回路２３の出力はＨとなり、リセット・セット型フリップフロップ２５がセットされる。これにより、Ｎ型トランジスタ２８がオンとなるため、インバータ２６の入力がＬとなり、インバータ２６の出力がＨとなる。これにより、インバータ３０の出力がＬとなり、ＮＡＮＤ回路３１の出力はＨとなる。従って、ＮＡＮＤ回路２２の出力はＨとなり、内部クロック信号ＩＮＣＬＫはＬとなる。
【００５８】
この状態において、クロック信号ＣＬＫがＨとなっても、フリップフロップ２５のＱ出力、即ち、インバータ２６の出力端はＨのままであるため、ＮＡＮＤ回路３１の出力はＨのままである。従って、クロック信号ＣＬＫがＨとなると、ＮＡＮＤ回路２２の出力がＬになり、内部クロック信号ＩＮＣＬＫがＨとなる。このように、内部クロックイネーブル信号ＩＮＣＥがＨであれば、クロック信号ＣＬＫに連動して、内部クロック信号ＩＮＣＬＫが動作する。なお、この状態で、クロック信号ＣＬＫが２回立ち下がると、フリップフロップ３３のＱ出力がＬになるが、ＮＡＮＤ回路３１の出力はＨのままであり、内部クロック信号ＩＮＣＬＫは動作し続ける。
【００５９】
次に、内部クロックイネーブル信号ＩＮＣＥがＬになった場合について説明する。このとき、インバータ２４の出力はＨとなる。これにより、Ｎ型トランジスタ２９がオンすることにより、フリップフロップ２５がリセットされ、フリップフロップ２５のＱ出力がＬに固定され、インバータ３０の出力がＨとなる。この状態で、クロック信号ＣＬＫが１回立ち下がると、ＮＡＮＤ回路２２の出力が１回立ち上がり、フリップフロップ３２のＱ出力がＬからＨになる。このとき、フリップフロップ３３のＱ出力はＬのままである。そして、クロック信号ＣＬＫがもう１回立ち下がると、フリップフロップ３３のＱ出力がＬからＨになる。これにより、ＮＡＮＤ回路３１の出力がＬになり、内部クロック信号ＩＮＣＬＫはＬに固定される。上述の如く、内部クロックイネーブル信号ＩＮＣＥがＨからＬになった場合には、内部クロック信号ＩＮＣＬＫは２周期分出力された後、Ｌに固定され停止される。
【００６０】
また、クロック信号ＣＬＫがＨであるタイミングで内部クロックイネーブル信号ＩＮＣＥがＬからＨに変化した場合について説明する。クロック信号ＣＬＫがＨであるときに、内部クロックイネーブル信号ＩＮＣＥがＨに変化しても、ＮＯＲ回路２３の出力はＬのまま変化しない。このため、フリップフロップ２５のＱ出力もＬに固定されたままであり、内部クロック信号ＩＮＣＬＫも停止したままである。これに対して、クロック信号ＣＬＫがＬであるときに、内部クロックイネーブル信号ＩＮＣＥがＨに変化すれば、ＮＯＲ回路２３の出力がＨになり、次にクロック信号ＣＬＫがＨになったときに、上述のような動作により、内部クロック信号ＩＮＣＬＫがＨになる。
【００６１】
これにより、図９及び図１０に示すように、クロック信号ＣＬＫがＨのときに、リフレッシュ要求信号ＲＦＲがＬからＨになり、内部クロックイネーブル信号ＩＮＣＥがＬからＨになっても、内部クロック信号ＩＮＣＬＫはＨにならない。そして、次にクロック信号ＣＬＫがＨになったときに、これに連動して内部クロック信号ＩＮＣＬＫが初めてＨになり、その後、クロック信号ＣＬＫに連動して、内部クロック信号ＩＮＣＬＫが動作する。これにより、内部クロック信号ＩＮＣＬＫにハザードが発生することを防止できる。なお、図９及び図１０において、内部クロック信号ＩＮＣＬＫに破線で示されているピークは、実際には発生しなかったハザード１２を示している。本実施形態における上記以外の動作は、前述の第１の実施形態と同様である。
【００６２】
このように、本実施形態によれば、内部クロック信号ＩＮＣＬＫにハザードが発生することを防止できる。このため、外部信号／ＣＳがＨからＬに変わる直前に、リフレッシュ要求信号ＲＦＲがＨになった場合には、リフレッシュ動作制御信号が発生せず、リフレッシュ動作は先送りになる。このため、リード動作の開始が遅れることがなく、前述の第１の実施形態と比較して、リード動作が高速化される。なお、リフレッシュ動作が開始されない場合は、リフレッシュ要求信号はＬとならず、次のリフレッシュ動作が行われる機会までＨの状態を保持する。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
【００６３】
次に、本発明の第３の実施形態について説明する。図１１は本実施形態に係る半導体記憶装置を示すブロック図であり、図１２はこの半導体記憶装置の動作を示すタイミングチャートである。本実施形態は、前述の第２の実施形態と同様に、前述の第１の実施形態における内部クロック信号にハザードが発生するという問題を解決するものである。
【００６４】
図１１に示すように、本実施形態に係る半導体記憶装置における前述の第１の実施形態との相違点は、枠３５の内部に示す部分である。即ち、本実施形態に係る半導体記憶装置においては、Ｄ型フリップフロップ３６が設けられている。このＤ型フリップフロップ３６のクロック端子には、クロック入力バッファ１０から出力された内部クロック信号ＩＮＣＬＫが入力されるようになっており、Ｄ型フリップフロップ３６のＤ端子には、リフレッシュ要求信号発生タイマー１から出力されたリフレッシュ要求信号ＲＦＲが入力されるようになっており、Ｄ型フリップフロップ３６のＱ端子からは、リフレッシュ要求信号ＲＦＲ２がＡＮＤ回路９に対して出力されるようになっている。なお、リフレッシュ要求信号発生タイマー１から出力されたリフレッシュ要求信号ＲＦＲは、ＡＮＤ回路９には入力されない。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【００６５】
次に、本実施形態の動作について説明する。図１１及び図１２に示すように、リフレッシュ要求信号発生タイマー１から出力されたリフレッシュ要求信号ＲＦＲは、Ｄ型フリップフロップ３６のＤ端子に入力される。そして、Ｄ型フリップフロップ３６により、リフレッシュ要求信号ＲＦＲは内部クロック信号ＩＮＣＬＫに同期化され、リフレッシュ要求信号ＲＦＲ２としてＡＮＤ回路９に対して出力される。このとき、内部クロック信号ＩＮＣＬＫがＨであるタイミングで、リフレッシュ要求信号ＲＦＲがＤ型フリップフロップ３６に入力されても、リフレッシュ要求信号ＲＦＲ２は発生せず、次に、内部クロック信号ＩＮＣＬＫが立ち上がるタイミングから、リフレッシュ要求信号ＲＦＲ２が発生し、リフレッシュ動作が開始される。このため、内部クロック信号にハザードが発生しても、このハザードが発生したタイミングでリフレッシュ動作が開始されることがない。この結果、外部信号／ＣＳがＨからＬに変化する直前にリフレッシュ動作が開始されることがなく、リード動作の開始が遅れることがない。なお、リフレッシュ動作が開始されない場合、リフレッシュ要求信号ＲＦＲ及びＲＦＲ２はＬとならず、次のリフレッシュ動作が行われる機会まで、Ｈの状態を保持する。本実施形態における上記以外の動作は、前述の第１の実施形態と同様である。
【００６６】
このように、本実施形態においては、前述の第１の実施形態と比較して、リード動作のより一層の高速化を図ることができる。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
【００６７】
次に、本発明の第４の実施形態について説明する。図１３は本実施形態に係る半導体記憶装置を示すブロック図であり、図１４は図１３に示すクロック入力部を示す回路図である。図１３及び図１４に示すように、本実施形態は、前述の特許文献２に示す従来の半導体記憶装置に、本発明を適用した例であり、セルフリフレッシュ機能を備えたＳＤＲＡＭである。本実施形態においては、特許文献２に示す従来の半導体記憶装置に対して、クロック入力バッファの替わりにクロック入力部４１を設け、また、コマンドデコーダとコマンドラッチとの間にリフレッシュ要求信号発生タイマー１を設けている。リフレッシュ要求信号発生タイマー１は、セルフリフレッシュエントリー信号ＳＲＥが入力されることにより有効になり、自動的に一定周期でリフレッシュ要求信号ＲＦＲを出力するものである。また、クロック入力部４１は、セルフリフレッシュエントリー信号ＳＲＥ及びリフレッシュ要求信号ＲＦＲが入力され、クロック信号ＣＬＫ１及びＣＬＫ２を出力するものである。
【００６８】
本実施形態に係る半導体記憶装置においては、セルフリフレッシュエントリー信号ＳＲＥがＨになることにより、リフレッシュ要求信号発生タイマー１が有効になる。コマンドラッチはリフレッシュ要求信号ＲＦＲにより、信号ＲＥＦを制御する。信号ＲＥＦはクロック信号ＣＬＫ１に同期して発生する。
【００６９】
これにより、セルフリフレッシュ状態から通常モードに復帰するときに、信号ＲＤ及びＷＲを早く発生することができる。また、クロック信号ＣＬＫ１は、セルフリフレッシュ状態時に、リフレッシュ要求があったときのみ動作するため、スタンバイ状態における電流消費量を低減することができる。
【図面の簡単な説明】
【００７０】
【図１】本発明の第１の実施形態に係る半導体記憶装置を示すブロック図である。
【図２】図１に示すクロック入力バッファ１０を示す回路図である。
【図３】本実施形態に係る半導体記憶装置においてリフレッシュ動作の後にリード動作を行う場合を示すタイミングチャートである。
【図４】本実施形態に係る半導体記憶装置において連続するリフレッシュ動作間の動作を示すタイミングチャートである。
【図５】本実施形態の問題点を示すタイミングチャートである。
【図６】本実施形態の問題点を示すタイミングチャートである。
【図７】本発明の第２の実施形態に係る半導体記憶装置を示すブロック図である。
【図８】図７に示すハザード防止機能つきクロック入力バッファを示す回路図である。
【図９】本実施形態に係る半導体記憶装置においてリフレッシュ要求信号と内部クロック信号との関係を示すタイミングチャートである。
【図１０】本実施形態に係る半導体記憶装置においてリフレッシュ動作の後にリード動作を行う場合を示すタイミングチャートである。
【図１１】本発明の第３の実施形態に係る半導体記憶装置を示すブロック図である。
【図１２】この半導体記憶装置の動作を示すタイミングチャートである。
【図１３】本発明の第４の実施形態に係る半導体記憶装置を示すブロック図である。
【図１４】図１３に示すクロック入力部を示す回路図である。
【図１５】特許文献１に記載されている従来の半導体記憶装置を示すブロック図である。
【図１６】半導体記憶装置の動作を示すタイミングチャートであり、上部は図１５に示す従来の半導体記憶装置の動作を示し、下部は図１７に示す他の従来の半導体記憶装置の動作を示す。
【図１７】同期化した従来の半導体記憶装置を示すブロック図である。
【図１８】図１７に示す半導体記憶装置におけるスタンバイ時（外部信号／ＣＳ：Ｈ時）の動作波形を示すタイミングチャートである。
【符号の説明】
【００７１】
１；リフレッシュ要求信号発生タイマー
２、３；制御信号発生ブロック
４；メモリセルアレイ制御信号発生ブロック
５；メモリセルアレイ
６；データ入出力バッファ
７；リフレッシュアドレス
８；マルチプレクサ（ＭＵＸ）
９；ＡＮＤ回路
１０；クロック入力バッファ
１１、１４、３５；枠
１２；ハザード
１５；ＮＯＴ回路
１６；ＯＲ回路
１７；ＮＡＮＤ回路
１８、１９、２０；インバータ
２１；ハザード防止機能付きクロック入力バッファ
２２、３１；ＮＡＮＤ回路
２３；ＮＯＲ回路
２４、２６、２７、３０、３４；インバータ
２５；リセット・セット型フリップフロップ（Ｒ−Ｓ−ＦＦ）
２８、２９；Ｎ型トランジスタ
３２、３３；リセット付きＤ型フリップフロップ（Ｄ−ＦＦ）
３６；Ｄ型フリップフロップ
４１；クロック入力部
／ＣＳ；外部信号
Ａ０〜Ａｍ；アドレス
ＡＤＤ０〜ＡＤＤｍ；外部信号
Ｂ０〜Ｂｍ；信号
Ｄａｔａ０〜Ｄａｔａｎ；データ
ＤＱ０〜ＤＱｎ；外部信号
Ｃ；リード／ライト動作制御信号
Ｄ；リフレッシュ動作制御信号
Ｅ；出力信号
ＲＦＲ；リフレッシュ要求信号
ＣＬＫ、ＣＬＫ１、ＣＬＫ２；クロック信号
ＩＮＣＬＫ；内部クロック信号
ＩＮＣＥ；内部クロックイネーブル信号
ＭＣＣ；メモリアレイコア制御信号
ＳＲＥ；セルフリフレッシュエントリー信号
【図１】
2005025903.tif 000003
【図２】
2005025903.tif 000004
【図３】
2005025903.tif 000005
【図４】
2005025903.tif 000006
【図５】
2005025903.tif 000007
【図６】
2005025903.tif 000008
【図７】
2005025903.tif 000009
【図８】
2005025903.tif 000010
【図９】
2005025903.tif 000011
【図１０】
2005025903.tif 000012
【図１１】
2005025903.tif 000013
【図１２】
2005025903.tif 000014
【図１３】
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【図１４】
2005025903.tif 000016
【図１５】
2005025903.tif 000017
【図１６】
2005025903.tif 000018
【図１７】
2005025903.tif 000019
【図１８】
2005025903.tif 000020