(57)【要約】【課題】歪みSiをチャネルにしたCMOSにおいて、nMOSの移動度と、pMOSの移動度とをバランスさせること。【解決手段】MOSトランジスタを形成するためのSi基板の製造方法において、SiGe膜をSi基板表面に格子整合させながら形成し、Si膜をSiGe膜上に格子整合させながら形成し、nMOSトランジスタを形成する領域にGeイオンと水素イオンを注入し、熱処理を施して、前記領域のSiGe膜のみの歪みを緩和する。【選択図】図１
2005072464.tif 000002
【特許請求の範囲】
【請求項１】
（a）表面がシリコンからなる基板にSiGe膜を形成し、
（b）SiGe膜上にSi膜を形成し、
（c）nMOS形成領域にGeイオンとＨ2イオンを注入し、
（d）熱処理により前記領域のSiGe膜の歪みを緩和する、
工程からなる半導体基板の製造方法。
【請求項２】
工程（a）に続いて工程（b）を連続的に行い、次いで工程（c）と（d）を順次行う請求項１記載の半導体基板の製造方法。
【請求項３】
工程（a）、（c）および（d）を順次行った後、工程（b）を行う請求項１記載の半導体基板の製造方法。
【請求項４】
工程（a）のSiGe膜は、Ge濃度が10〜50atom％、膜厚が10〜50nmである請求項１〜３記載のいずれか１つに記載の半導体基板の製造方法。
【請求項５】
工程（b）のSi膜は、膜厚が５〜５０nmである請求項１〜３のいずれか１つに記載の半導体基板の製造方法。
【請求項６】
工程（d）の熱処理が、６００〜１０００℃の温度で行われる請求項１〜３いずれか１つに記載の半導体基板の製造方法。
【請求項７】
工程（c）において、Geイオンの注入が、２回以上行われる請求項１〜３にいずれか１つに記載の半導体基板の製造方法。
【請求項８】
工程（c）において、水素イオンの注入ピークが、Geの最大注入ピークよりも深く設定される請求項1〜３のいずれか１つに記載の半導体基板の製造方法。
【請求項９】
基板をpMOSトランジスタ形成領域とnMOSトランジスタ形成領域とに分離する分離工程をさらに備え、分離工程を工程（a）と（b）の終了後に行う請求項2記載の半導体基板の製造方法。
【請求項１０】
請求項１〜3のいずれか1つに記載の方法で製造された半導体基板を用い、最上層半導体膜であるSi膜上にゲート酸化膜とゲート電極とを形成するとともに、ゲート電極をマスクとして、ソース、ドレインを形成することによりMOSトランジスタを形成し、歪みを持つSiGe膜を有する領域にpMOSトランジスタを、歪みが緩和されたSiGe膜を有する領域にnMOSトランジスタをそれぞれ形成することを特徴とする半導体装置の製造方法。
【請求項１１】
pMOSおよびnMOSトランジスタをそれぞれ形成するための第1および第2領域を有するSi基板に、SiGe膜を形成し、連続してSi膜をSiGe膜上に形成し、第1および第2領域を分離する素子分離を行い、第1領域にn型のイオンを注入し、第2領域にGeイオンと水素イオンとP型のイオンとを注入し、熱処理を行い、第2領域のSiGe膜のみを歪み緩和する共に、第1および第2領域にそれぞれｎウエルとＰウエルを形成し、第1領域にpMOSトランジスタを、第2領域にnMOSトランジスタをそれぞれ形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体基板の製造方法および半導体装置の製造方法に関し、さらに1つの基板に歪みSi膜と歪みSiGe膜を同時に実現させた半導体基板の製造方法と、その基板を用いた高速CMOSトランジスタの製造方法に関する。
【背景技術】
【０００２】
近年、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)の高速化を図るため、これまでのSi-SiO2からなるMOS界面をチャネルとする従来型の技術に代えて、Siと格子定数の異なる材料を用いてヘテロ構造を作製することにより、つまり、Si基板上に、Si基板と格子定数の異なる材料膜をエピタキシャル成長させることにより、その膜に水平方向の圧縮又は引っ張り歪みを与え、その歪みを利用して高移動度トランジスタを作製する技術が知られている。
【０００３】
例えば、歪みを利用したMOSFETの製造技術としては、Si基板上に、厚さ300nm程度、Ｇｅ濃度20atom％（以下、単に％という）のSiGe膜をエピタキシャル成長させ、その上に、厚さ20nm程度のSi膜を連続してエピタキシャル成長させる。次に、得られたSi基板表面に水素イオンを注入し、その後、800℃程度の熱処理を行う。この熱処理により、水素の注入ピーク近傍に発生した水素のマイクロボイドから伸びた積層欠陥が、SiGe膜とSi基板との界面に到達し、さらに、界面に平行な方向にミスフィット転位を発生させる。このミスフィット転位を発生させることにより、SiGe膜の歪みが緩和される。このとき、歪み緩和されたSiGe膜上のSi膜には、引っ張り歪みが発生し、移動度が高くなる。この基板を用いた場合、nMOSの移動度の向上は、顕著に見られるが、pMOSの移動度の向上率はnMOSの半分程度しか得られない。
【０００４】
そこで、pMOSの移動度を向上させる方法として、薄い歪みSiGe膜を用いた方法が提案されている。Si基板上にGe濃度20〜40％、膜厚10〜50nmのSiGe膜をエピタキシャル成長させて、さらにその上に厚さ20ｎｍ程度のSi膜を連続してエピタキシャル成長させることにより、圧縮歪みを持つSiGe膜を形成でき、この基板上にpMOSトランジスタを形成すると歪みSiGe膜中にチャネルが形成され、Si基板で作製した場合と比較して、移動度が約２倍程度得られることが実験的に確認されている。
【０００５】
しかしながら、従来の歪みSi基板を用いて通常のCMOSを形成した場合、pMOSの移動度の向上率をnMOSと同等にすることが同一基板では困難である（例えば、非特許文献１参照）。そのトランジスタの移動度のSi膜に対する向上率については、例えばGe濃度30％の歪み緩和したSiGe膜上の歪みSi膜にチャネルを形成した場合、低い0.6MV/cmの垂直電界での移動度を見ると、nMOSトランジスタでは120％の移動度の向上が見られるが、pMOSでは、30％しか向上が見られておらず、この基板を用いてCMOSを作製したときには、大きな移動度向上率のアンバランスが生じてしまう。このアンバランスは、CMOSを用いたインバータ回路を設計する場合、nMOSに対してpMOSのチャネル幅を従来よりも大きくする必要があり、従来の設計資産を活用する際に大幅な変更が必要となるため好ましくない。
【０００６】
これを解決するためには、pMOSの移動度をnMOSと同等に向上させる必要がある。pMOSの移動度を向上させる手法としては、圧縮歪みを持つSiGe膜中にチャネルを形成する方法がある。例えば、非特許文献2には、Ge33％の歪みSiGeで、約50％程度の移動度向上が得られたことが記載されている。また、非特許文献3には、Ge20％の歪み緩和したSiGe膜上の引っ張り歪みをもつSi膜中にチャネルを形成したnMOSで移動度が70％程度になることが記載されている。
【非特許文献１】VLSI  Symposium  2002  10-4
【非特許文献２】P.M.Carone,V.Venkataraman and J.C.Sturn, International Electron devices and Materials,p.29（1991）
【非特許文献３】J.Welser,J.L.Hoyt, S.Takagi and J.F.GibbonSinternational ElectronDevices and Materials,p.373（1994）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、１つの基板で、nMOSとpMOSに対して、異なる基板構造を構成し同程度の移動度向上を得ることは、今までに達成されていない。
【０００８】
この発明は、このような事情を考慮してなされたもので、1つの基板に歪みSi膜と歪みSiGe膜とを同時に実現させ、高速のCMOSの製造に適した半導体基板の製造方法とその基板を用いた半導体装置を提供するものである。
【課題を解決するための手段】
【０００９】
この発明は、（a）表面がシリコンからなる基板にSiGe膜を形成し、（b）SiGe膜上にSi膜を形成し、（c）nMOS形成領域にGeイオンとＨ2イオンを注入し、（d）熱処理により前記領域のSiGe膜の歪みを緩和する、工程からなる半導体基板の製造方法の製造方法を提供するものである。
【発明の効果】
【００１０】
この発明によれば、高速MOSFETを形成する場合にCMOSに対する移動度向上率のアンバランスが解消できる。つまり、１つのSi基板にnMOSおよいpMOSトランジスタを形成しても、その移動度を互いに整合させることができる。
また、この半導体基板の製造方法を用いれば、歪みSi膜を用いて設計する場合に、従来の設計資産が有効に活用可能となる。
【発明を実施するための最良の形態】
【００１１】
この発明による半導体基板の製造方法は、（a）表面がシリコンからなる基板にSiGe膜を形成し、（b）SiGe膜上にSi膜を形成し、（c）nMOS形成領域にGeイオンとＨ2イオンを注入し、（d）熱処理により前記領域のSiGe膜の歪みを緩和することを特徴とする。
ここで、表面がシリコンからなる基板とは、単結晶シリコン基板又は単結晶シリコン層を表面に有する、いわゆるＳＯＩ、ＳＯＳ基板等である。
この発明において、工程（a）に続いて工程（b）を連続的に行うようにしてもよい。
ここで、連続的に行うとは、同一装置内において、原料ガス源を切換えて行うことをいう。
また、工程（a）、（c）および（d）を順次行った後、工程（b）を行うようにしてもよい。
また、この発明において、工程（a）のSiGe膜が、Ge濃度が10〜50％、膜厚が10〜50nmになるように形成され、工程（b）のSi膜が、厚さが5〜50nmになるように形成されることが好ましい。
【００１２】
この発明において、工程（d）の熱処理が600℃以上1000℃以下の温度で行われることが好ましい。
【００１３】
また、上記製造方法において、工程（c）のGeイオンの注入が、少なくとも2回以上行われるようにしてもよい。
また、上記製造方法において、工程（c）における水素イオン注入は、注入ピークがGeの最大注入ピークよりも深く設定されることが好ましい。
【００１４】
また、上記製造方法において、工程（c）に基板をpMOSトランジスタ形成領域とnMOSトランジスタ形成領域とを分離する分離工程をさらに備え、分離工程を工程（a）と（b）の終了後に行ってもよい。
【００１５】
さらに、この発明による半導体装置の製造方法は、上記の方法で製造された半導体基板を用い、最上層半導体膜であるSi膜上にゲート酸化膜とゲート電極とを形成するとともに、ゲート電極をマスクとして、ソース、ドレインを形成することによりMOSトランジスタを形成し、歪みを持つSiGe膜を有する領域にpMOSトランジスタを、歪みが緩和されたSiGe膜を有する領域にnMOSトランジスタをそれぞれ形成することを特徴とする。
【００１６】
また、この発明による半導体装置の製造方法は、pMOSおよびnMOSトランジスタをそれぞれ形成するための第1および第2領域を有するSi基板に、SiGe膜を形成し、連続してSi膜をSiGe膜上に形成し、第1および第2領域を分離する素子分離を行い、第1領域にn型のイオンを注入し、第2領域にGeイオンと水素イオンとP型のイオンとを注入し、熱処理を行い、第2の領域のSiGe膜のみを歪み緩和する共に、第1および第2領域にそれぞれｎウエルとPウエルを形成し、第1領域にpMOSトランジスタを、第2領域にnMOSトランジスタをそれぞれ形成することを特徴とする。
【実施例１】
【００１７】
以下、図面に示す実施例に基づいてこの発明を詳述する。これによってこの発明が限定されるものではない。なお、以下において、濃度を表す％はatom％である。
第1実施例
この発明の半導体基板の製造方法の一実施例を、図1を用いて以下に説明する。
〔Ａ〕SiGe膜とSi膜の形成
図1（a）に示すように、表面が(100)面を持つ通常のSi基板1上の酸化膜を公知の希釈HF溶液を用いて除去する。その後、公知のCVD法を用いて、SiH4/GeH4/H2ガス雰囲気、400〜800℃、GeH4の流量比を調整する。それによりGe濃度10〜50%,膜厚5〜50nmの薄いSiGe膜2をエピタキシャル成長させる。
その後、同一装置内で連続して、SiH4/H2ガス雰囲気中、400〜900℃で膜厚5〜50nmの薄いSi膜（以後キャップSi膜と呼ぶ）3を成長させる。つまり、SiGe膜2をSi基板1の表面に格子整合させながら形成し、キャップSi膜3をSiGe膜2上に格子整合させながら形成する。
【００１８】
なお、この場合、次の諸点に留意する必要がある。
（１）SiGe膜2の成長は、Si基板1の表面状態の影響を大きく受けるために、まず、H2ガスのみで800〜1000℃の熱処理（アニール）を行い表面の自然SiO2膜の還元除去及びSiのダングリングボンドの水素終端化を行った後、同一装置内で、公知のCVD（Chemical Vapor Deposition）法を用い、SiH4/H2ガス雰囲気中、800〜1000℃でSi膜をバッファー層としてSi基板1の表面にエピタキシャル成長させることが望ましい。
【００１９】
（２）その後、大気開放せずに、同一反応室内に連続してSiH4/GeH4/H2ガスを流してSiGe膜2をエピタキシャル成長させる。この時、バッファー層として成長させたSi膜は大気開放されないために、基本的に表面は酸素及びその他の汚染フリーとなるために欠陥の少ないSiGe膜2の膜成長が可能となる。
【００２０】
（３）バッファー層としてのSi膜上に成長させるSiGe膜2の結晶構造はSiと同じダイヤモンド構造であるが、Geのイオン半径がSiよりも約30％大きいためにGe濃度が高くなるほど格子定数が大きくなり、水平方向はSi膜の格子間隔に整合し、水平方向に収縮歪みを持った形でエピタキシャル成長が進む。
【００２１】
（４）成長膜厚が厚くなるに従いSiGe膜2の歪みエネルギーは大きくなり、歪み緩和のために転位が発生するエネルギー以上になるとSiGe/Si界面に転位が形成されSiGe膜2の歪み緩和が生じる。この転位を発生させるためのエネルギーは、温度が高いほど小さくなるので、欠陥発生を防止するためには、できるだけ低温で成長させる必要がある。
しかし、温度を400℃以下に下げると成長速度が急激に低下して、現実的な時間での成長が困難になるので、成長速度との兼ね合いで温度を設定する。ホットウォール型のCVD装置では、20％SiGeの成長は550℃で数nm/min.程度であり、300nmの膜を成長するのに数時間程度であり、これ以上温度を下げることは現実的ではない。例えば、デポジット温度を450℃にすると300nmの厚さをデポジットするのに1桁程度時間が長くなる。
成長温度を低くすると臨界の膜厚は厚くできるが、20％SiGeでは550℃の成長温度の場合、膜厚は300nmであり、デバイスとして必要な300nmの厚さのものが形成可能である。
また、歪みSiGe膜2において、通常CMOS工程の950℃程度の熱処理で転位が発生しないためには、30％SiGeでは膜厚を10nm程度以下にする必要がある。
【００２２】
以上より、この実施例では、図１(a)に示すように、まずpMOSの形成に必要な、例えば、Ge濃度30％、厚さ10nmのSiGe膜2をSi基板1の全面に形成し、連続して、例えば、膜厚10nmのキャップSi膜3を形成する。
【００２３】
〔Ｂ〕イオン注入
次に、nMOSの仮想基板部となる歪み緩和SiGe層5の形成方法を図1(b)により説明する。まず、公知のフォトリソグラフィー技術を用いて右半分に形成したレジスト4をマスクにして、公知のイオン注入技術を用いて、図１(b)のように左半分のnMOS領域にGeイオンと水素イオンを注入し、SiGe膜2の下に続くSiGe層5を形成する。
【００２４】
Geイオンの注入は、nMOSのためのSiGe仮想基板を形成するためである。nMOSの移動度を通常のSi基板で作製したものに対して50％以上向上させるためには、Geの実効濃度を、15％以上にする必要がある。
【００２５】
イオン注入のプロファイルにおいて、歪みGe濃度をほぼ矩形に近い分布にするために、2回以上の注入を行う。図2にGeイオン注入を第1〜4回まで行った時のGeの濃度分布Ｃ1〜Ｃ4を示す。この時用いた注入エネルギー／注入量は、第１回から第4回まで、それぞれ50KeV/1.1E16cm-2、100KeV/2E16cm-2、170KeV/3.4E16cm-2、280KeV/9.8E16cm-2としている。注入エネルギー条件は、平坦な分布に近づけるために下式の関係を用いて算出することが望ましい。
【００２６】
第2回の注入深さ＝第1回の注入深さ+第1回の注入の標準偏差値×0.8
+第2回の注入の標準偏差値×0.8
また、注入量は、注入分布の標準偏差に反比例して設定することで平坦に近いトータル注入分布Ctが実現できる。
【００２７】
図1(b)に示すように、膜厚10nmのキャップSi膜3と厚さ10nmのSiGe膜2を通してイオン注入を行うために表面から40nm以下の深さにはできるだけGeが入らないように注入エネルギーを設定しているが、深さ40〜200nmまでほぼ平坦な15％SiGe層5がSiGe膜2の下に形成される。その後は、緩やかにGe濃度は減少し、約300nmの深さまでSiGe層5が形成される。
【００２８】
水素のイオン注入は、注入のピーク深さを200nmよりも深く設定する。この深さは、図2に示すGeのトータル濃度分布Ctが減少し始める深さであり、これよりも浅くすると水素のマイクロボイドより発生した積層欠陥が表面まで達し、貫通転位としてMOSトランジスタの接合リーク電流等の問題となるので好ましくない。注入量は、マイクロボイドの形成のために1×1016cm-2以上に設定し、注入ピークの水素濃度を5×1020cm-3以上（原子数濃度は1％程度以上）にする必要がある。3×1016cm-2以上（原子数濃度は3％程度以上）にするとマイクロボイドが大きく成長し、表面異常あるいはSiGe層のはがれ等が問題となるので、注入量は1〜3×1016cm-2に設定する必要がある。
【００２９】
〔Ｃ〕熱処理
その後、図１（b）のレジスト4を剥離した後、600〜1000℃程度の温度で熱処理（アニール）することにより、図1(c)に示すように、水素の注入ピーク近傍に発生した水素のマイクロボイド6から伸びた積層欠陥つまり転移ループ7が、Geイオン注入で形成された歪みSiGe層5とSi基板1との界面に到達し、さらに、界面に平行な方向にミスフィット転位を発生させる。このミスフィット転位を発生させることにより、SiGe膜2とSiGe層5の歪みが緩和される。このとき、歪み緩和されたSiGe膜2上のキャップSi膜3には、引っ張り歪みが発生し、移動度が高くなる。この実施例では水素イオンの注入ピークはSiGe/Si基板界面よりも深く設定しているが、図2に示すGeの濃度分布Ctが減少し始める深さよりも深くしていれば特に問題は無い。
【００３０】
この状態で、nMOS領域のSiGe膜2は、歪み緩和し、その上のキャップSi膜3に引っ張り歪みが発生するため、歪み緩和の臨界膜厚以下に設定する必要がある。
この実施例では、Ge濃度20％の場合、15nmが膜厚の上限となる。その後は、公知のCMOS製造技術を用いて、MOSトランジスタをこの基板上に作成する。
【００３１】
第2実施例
この発明の半導体基板の製造方法の他の実施例を、図3を用いて以下に説明する。
〔Ａ〕SiGe膜の形成
図3（a）に示すように、表面が(100)面を持つ通常のSi基板1上にGe濃度10〜50%,膜厚5〜50nmの薄いSiGe膜2をエピタキシャル成長させる。つまり、SiGe膜2をSi基板1の表面に格子整合させながら形成する。その詳細な方法は、第１実施例と同様である。
【００３２】
〔Ｂ〕イオン注入
次に、図３（b）に示すようにレジスト4をマスクにして、Si基板1にGeイオンと水素イオンを注入することにより、SiGe層5を形成する。
Geイオンと水素イオンの注入方法は第1実施例と同等である。
【００３３】
〔Ｃ〕熱処理とキャップSi膜の形成
その後、図3（b）のレジスト4を剥離した後、600〜1000℃程度の温度でアニールし、次に、同一装置内で連続してSiH4/H2ガス雰囲気中、400〜900℃でキャップSi膜3を成長させる。つまり、Si膜3をSiGe膜2上に格子整合させながら形成する。そして、このアニールにより、図3(c)に示すように、水素の注入ピーク近傍に発生した水素のマイクロボイド6から伸びた積層欠陥7が、イオン注入で形成された歪みSiGe層5とSi基板1との界面に到達し、さらに、界面に平行な方向にミスフィット転位を発生させる。このミスフィット転位を発生させることにより、SiGe膜2とSiGe層5の歪みが緩和される。このとき、歪み緩和されたSiGe膜2上のSi膜3には、引っ張り歪みが発生し、移動度が高くなる。
【００３４】
この実施例では水素イオンの注入ピークはSiGe/Si基板界面よりも深く設定しているが、図2に示すGeの濃度分布Ctが減少し始める深さよりも深くしていれば特に問題は無い。
【００３５】
この状態で、nMOS領域のSiGe膜2は、歪み緩和し、その上のSi膜3は引っ張り歪みが発生するために、歪み緩和の臨界膜厚以下に設定する必要がある。Ge濃度20％の場合、15nmが膜厚上限となる。その後は、公知のCMOS製造技術を用いて、MOSトランジスタをこの基板上に作成する。
第1実施例と比較すると、nMOSのチャネルとなるキャップSi膜3がGeイオンの注入後に形成されるために、注入によるダメージをうけることが無い。
【００３６】
第3実施例
次にこの発明による半導体装置の製造方法の一実施例を、図4を用いて以下に説明する。
まず、図4(a)に示すように、第1実施例と同様の方法で、Si基板1上にGe濃度10〜50%、膜厚5〜50nmのSiGe膜2と、膜厚5〜50nmのキャップSi膜3を連続的に形成する。
【００３７】
その後、大気開放せずに、同一反応室内に連続してSiH4/GeH4/H2ガスを流してSiGe膜2をエピタキシャル成長させ、さらに同一反応室内に連続して、SiH4/H2ガス雰囲気中、800〜1000℃でキャップSi膜3をSiGe膜2上にエピタキシャル成長させる。その後、公知の素子分離技術を用いて、トレンチ素子分離用のSiO2で埋め込まれた溝10を形成する。
【００３８】
次に、図4(b)に示すように、pMOSトランジスタ形成領域を開口したフォトレジスト11をマスクにして、公知のイオン注入技術により、リンイオン注入を、注入エネルギー／注入量について、600KeV／1×1013cm-2、320KeV／ 7×1012cm-2、150KeV／ 5×1012cm-2及び60KeV／2×1012cm-2の条件で計4回行い、Si基板1b中に濃度約3×1017cm-3のN型の領域（Nウエル）12を形成する。
【００３９】
その後、図4(c)に示すように、nMOSトランジスタ形成領域が開口されたフォトレジスト13をマスクにして、公知のイオン注入技術により、Geイオン注入を、注入エネルギー／注入量について、50KeV／1.1E16cm-2、100KeV/2E16cm-2170KeV/3.4E16cm-2、280KeV/9.8E16cm-2の条件で計4回行いSiGe膜2の下にSiGe層15を形成し、さらに水素イオンを20KeV/2E16cm-2の条件で1回、ボロンイオンを300KeV/1×1013cm-2、150KeV/7×1012cm-2、60KeV/5×1012cm-2及び20/2×1012cm-2の条件で計4回SiGe/Si基板中に打ち込みP型の高濃度領域（Pウエル）14を形成する。
【００４０】
その後600〜1000℃でアニールを行い、図4（d）に示すようにPウェル14中に微小水素析出物16を形成し、そこから転位ループ17を発生させる。それが傾斜型Ge分布領域中でミスフィット転位を形成し、SiGe膜2とSiGe層15の歪みが緩和される。この時、転位ループ17は、傾斜型分布領域でミスフィット転位を形成し、容易に止まることができるので、矩形分布領域のSiGe層15の歪みを完全に緩和するためには、できるだけ矩形分布に近い部分にピークを持つように注入エネルギーを設定することが望ましい。
【００４１】
更にその後、公知のCMOSプロセスを用いてMOSトランジスタを形成する。まず、膜厚2〜20nmのゲート酸化膜19を形成した後、膜厚200nm程度のポリSi膜を成長させ異方性の反応性エッチング法でMOSトランジスタのゲート電極20を加工する。その後、pMOS領域が開口したレジストマスクでBF2＋イオンを注入エネルギー40KeV、注入量3×1015cm-2の条件で注入する。また、nMOS領域が開口したレジストマスクでヒ素イオンを注入エネルギー40KeV、注入量3×1015cm-2の条件で注入する。レジストを除去した後、900℃程度でアニールを行い、ソース・ドレインのP+拡散層21とN+拡散層20を形成することにより、図4(d)に示すように歪みSi膜3をチャネルとする表面チャネル型のnMOSトランジスタ31と歪みSiGe膜2をチャネルとする埋め込みチャネル型のpMOSトランジスタ32が形成される。
【００４２】
第4実施例
また、本発明による半導体装置の製造方法の他の実施例を、図5を用いて以下に説明する。
まず、図5(a)に示すように、第1あるいは第2実施例に従い図1（c）又は図3（c）に示す基板を作製し、公知の素子分離技術を用いて、トレンチ素子分離部材としてのSiO2で埋め込まれた溝10を形成する。
【００４３】
次に、図5(b)に示すように、pMOSの領域を開口したフォトレジスト11をマスクにして、公知のイオン注入技術により、リンイオンを、注入エネルギー／注入量について、600KeV／1×1013cm-2、320KeV／ 7×1012cm-2、150KeV／ 5×1012cm-2及び60KeV／2×1012cm-2の計4回行い、Si基板１中に濃度約3×1017cm-3のN型の領域（Nウエル）12を形成する。
【００４４】
その後、図5(c)に示すように、nMOSの領域が開口されたフォトレジスト13をマスクにして、公知のイオン注入技術により、ボロンイオンを、注入エネルギー／注入量について、300KeV/1×1013cm-2、150KeV/7×1012cm-2、60KeV/5×1012cm-2及び20/2×1012cm-2の条件で計4回SiGe/Si基板中に打ち込みP型の高濃度領域（Pウエル）14を形成する。
更にその後、公知のCMOSプロセスを用いてMOSトランジスタを形成する。図5（d）に示すように、まず、膜厚2〜20nmのゲート酸化膜19を形成した後、膜厚200nm程度のポリSi20を成長させ異方性の反応性エッチング法でMOSトランジスタのゲート電極20を加工する。その後、pMOS領域が開口したレジストマスクでBF2＋イオンを注入エネルギー40KeV、注入量3×1015cm-2で注入する。また、nMOS領域が開口したレジストマスクでヒ素イオンを注入エネルギー40KeV、注入量3×1015cm-2で行い、レジストを除去した後、900℃程度でアニールを行い、ソース・ドレインのP+拡散層21とN+拡散層22を形成することにより、歪みSi膜3をチャネルとする表面チャネル型のnMOSトランジスタ31と歪みSiGe膜2をチャネルとする埋め込みチャネル型のpMOSトランジスタ32が形成される。
【図面の簡単な説明】
【００４５】
【図１】この発明の半導体基板の製造方法の一例を説明する工程図である。
【図２】この発明におけるGeイオン注入の深さ方向の分布を説明するための説明図である。
【図３】この発明の実施の半導体基板の製造方法の他の例を説明する工程図である。
【図４】この発明の半導体装置の製造方法の一例を示す工程図である。
【図５】この発明の半導体装置の製造方法の他の例を示す工程図である。
【符号の説明】
【００４６】
1  Si基板
2  歪みSiGe膜
3  キャップSi膜
4  フォトレジスト
5  Geイオン注入で形成されたSiGe層
6  微小水素析出物
7  転位ループ
10  素子分離用埋め込みSiO2
11  nウエル形成のためのレジストマスク
12  nウエル
13  pウエル形成のためのレジストマスク
14  pウエル
15  Geイオン注入で形成された歪みSiGe層
16  微小水素析出物
17  転位ループ
19  ゲートSiO2
20  ゲートポリSi電極
21  P+ソース・ドレイン拡散層
22  N+ソース・ドレイン拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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