(57)【要約】【課題】  半導体集積回路の製造後の段階において配線抵抗のバラツキを補正し、高精度な基準電圧を生成することが可能な基準電圧生成回路を得る。【解決手段】複数の抵抗からなる直列回路の高位入力端５７ａに高位基準電圧ＶＨｒｅｆを、低位入力端５７ｂに低位基準電圧ＶＬｒｅｆをそれぞれ電気配線を経由して供給することにより基準電圧を生成する抵抗分割回路４と、電気配線の抵抗値に応じて抵抗分割回路４の高位入力端５７ａの電圧を抵抗値設定信号ＣＫＳ１に同期して期待電位ＶＥ１に合わせ込む補正回路５ａとを備える。【選択図】          図１
2005086370.tif 000002
【特許請求の範囲】
【請求項１】
高位基準電圧入力端子を介して高位基準電圧が供給される高位入力端、及び低位基準電圧入力端子を介して低位基準電圧が供給される低位入力端とを有する抵抗分割回路と、
前記高位電圧入力端の電圧を抵抗値設定信号の変化に応じて期待電位に合わせ込むことにより、前記高位基準電圧入力端子と前記高位入力端との間の配線抵抗による電圧降下のバラツキを補正する高位補正回路
とを備えることを特徴とする基準電圧生成回路。
【請求項２】
前記高位補正回路は、
前記抵抗値設定信号の変化に応じて補正電圧を前記期待電位に合わせ込む補正電圧生成経路、及び前記補正電圧を出力する補正電圧出力経路とを切換え、前記補正電圧出力経路が選択されている場合に、前記補正電圧を前記高位入力端に出力する抵抗値設定回路と、
前記補正電圧生成経路が選択された場合に、前記高位基準電圧入力端と前記高位電圧入力端との間の抵抗値を順に変化させることにより、前記配線抵抗による電圧降下のバラツキを補正する補正電圧を生成する抵抗値補正回路
とを備えることを特徴とする請求項１記載の基準電圧生成回路。
【請求項３】
前記期待電位は、基準電圧源により生成されることを特徴とする請求項１に記載の基準電圧生成回路。
【請求項４】
高位基準電圧入力端子を介して高位基準電圧が供給される高位入力端、及び低位基準電圧入力端子を介して低位基準電圧が供給される低位入力端とを有する抵抗分割回路と、
前記低位電圧入力端の電圧を抵抗値設定信号の変化に応じて期待電位に合わせ込むことにより、前記低位基準電圧入力端子と前記低位入力端との間の配線抵抗による電圧降下のバラツキを補正する低位補正回路
とを備えることを特徴とする基準電圧生成回路。
【請求項５】
前記低位補正回路は、
前記抵抗値設定信号の変化に応じて補正電圧を期待電位に合わせ込む補正電圧生成経路、及び前記補正電圧を出力する補正電圧出力経路とを切換え、前記補正電圧出力経路が選択されている場合に、前記補正電圧を前記低位入力端に出力する抵抗値設定回路と、
前記補正電圧生成経路が選択された場合に、前記高位基準電圧入力端と前記低位電圧入力端との間の抵抗値を順に変化させることにより前記配線抵抗による電圧降下のバラツキを補正する前記補正電圧を生成する抵抗値補正回路
とを備えることを特徴とする請求項４記載の基準電圧生成回路。
【請求項６】
前記期待電位は、基準電圧源により生成されることを特徴とする請求項４に記載の基準電圧生成回路。
【請求項７】
高位基準電圧入力端子を介して高位基準電圧が供給される高位入力端、及び低位基準電圧入力端子を介して低位基準電圧が供給される低位入力端とを有する抵抗分割回路と、
前記高位電圧入力端の電圧を抵抗値設定信号の変化に応じて期待電位に合わせ込むことにより、前記高位基準電圧入力端子と前記高位入力端との間の配線抵抗による電圧降下のバラツキを補正する高位補正回路と、
前記低位電圧入力端の電圧を抵抗値設定信号の変化に応じて期待電位に合わせ込むことにより、前記低位基準電圧入力端子と前記低位入力端との間の配線抵抗による電圧降下のバラツキを補正する低位補正回路
とを備えることを特徴とする基準電圧生成回路。
【請求項８】
高位基準電圧入力端子を介して高位基準電圧が供給される高位入力端、及び低位基準電圧入力端子を介して低位基準電圧が供給される低位入力端とを有する抵抗分割回路と、
前記高位電圧入力端の電圧を抵抗値設定信号の変化に応じて期待電位に合わせ込むことにより、前記高位基準電圧入力端子と前記高位入力端との間の配線抵抗による電圧降下のバラツキを補正し、且つ前記低位基準電圧入力端子と前記低位入力端との間の抵抗値を設定する補正回路
とを備えることを特徴とする基準電圧生成回路。
【請求項９】
前記補正回路は、
前記抵抗値設定信号の変化に応じて補正電圧を期待電位に合わせ込む補正電圧生成経路、及び前記補正電圧を出力する補正電圧出力経路とを切換え、前記補正電圧出力経路が選択されている場合に、前記高位補正電圧を前記高位入力端に、前記低位補正電圧を前記低位入力端に出力する高位抵抗値設定回路と、
前記補正電圧生成経路が選択された場合に、前記高位基準電圧入力端子と前記高位電圧入力端との間の抵抗値を順に変化させることにより前記高位補正電圧を生成する高位抵抗値補正回路と、
前記補正電圧生成経路が選択された場合に、前記低位基準電圧入力端子と前記低位電圧入力端との間の抵抗値が設定され、前記低位補正電圧をする低位抵抗値補正回路
とを備えることを特徴とする請求項８記載の基準電圧生成回路。
【請求項１０】
前記期待電位は、基準電圧源により生成されることを特徴とする請求項８に記載の基準電圧生成回路。
【請求項１１】
高位基準電圧入力端子を介して高位基準電圧が供給される高位入力端、及び低位基準電圧入力端子を介して低位基準電圧が供給される低位入力端とを有する抵抗分割回路と、
前記低位電圧入力端の電圧を抵抗値設定信号の変化に応じて期待電位に合わせ込むことにより、前記低位基準電圧入力端子と前記低位入力端との間の配線抵抗による電圧降下のバラツキを補正し、且つ前記高位基準電圧入力端子と前記高位入力端との間の抵抗値を設定する補正回路
とを備えることを特徴とする基準電圧生成回路。
【請求項１２】
前記補正回路は、
前記抵抗値設定信号の変化に応じて補正電圧を期待電位に合わせ込む補正電圧生成経路、及び前記補正電圧を出力する補正電圧出力経路とを切換え、前記補正電圧出力経路が選択されている場合に、前記低位補正電圧を前記低位入力端に出力する低位抵抗値設定回路と、
前記補正電圧生成経路が選択された場合に、前記高位基準電圧入力端子と前記高位電圧入力端との間の抵抗値を順に変化させることにより前記高位補正電圧を生成する高位抵抗値補正回路と、
前記補正電圧生成経路が選択された場合に、前記高位基準電圧入力端子と前記高位電圧入力端との間の抵抗値が設定され、前記高位補正電圧を出力する抵抗値補正回路
とを備えることを特徴とする請求項１１記載の基準電圧生成回路。
【請求項１３】
前記期待電位は、基準電圧源により生成されることを特徴とする請求項１１に記載の基準電圧生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準電圧生成回路に係り、特に分圧抵抗を用いる基準電圧生成回路に関する。
【背景技術】
【０００２】
従来は、基準電圧を生成する回路として、分割抵抗を用いた基準電圧生成回路が知られている。分割抵抗を用いた基準電圧生成回路は、例えばＡ／Ｄコンバータに搭載される。この分割抵抗を用いた基準電圧生成回路内部は、高精度で安定した出力電圧を要求されるため、入力端子から内部抵抗との間に発生する配線抵抗が均一になるように設計される。配線抵抗を均一にする設計手法としては、半導体集積回路のレイアウト設計用のＣＡＤツール等がある。ＣＡＤツールにより算出された設定値に基づいて設計した場合であっても、製造時の段階において配線抵抗や分割抵抗の抵抗値のバラツキにより出力電圧に誤差が生じる。
【０００３】
例えば、特許文献１には、セレクタを用いて、分割抵抗により分圧された電圧が入力電圧の１／２となるように補正する技術が開示されている。
【特許文献１】特開平１０−１１２６５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、特許文献１に記載される基準電圧生成回路は、抵抗分割回路の出力側に接続されているので抵抗分割回路の両端に印加される電圧を制御することはできない。このため、抵抗分割回路の両端に印加される電圧の変動により製品ごとの出力電圧のバラツキが生じる。
【０００５】
本発明は、上記課題を解決するためになされたものであって、半導体集積回路の製造後の段階において配線抵抗値のバラツキを補正することにより高精度な基準電圧を生成することが可能な基準電圧生成回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の第１の特徴は、高位基準電圧入力端子を介して高位基準電圧が供給される高位入力端、及び低位基準電圧入力端子を介して低位基準電圧が供給される低位入力端とを有する抵抗分割回路と、高位電圧入力端の電圧を抵抗値設定信号の変化に応じて期待電位に合わせ込み、高位基準電圧入力端子と高位入力端との間の配線抵抗による電圧降下のバラツキを補正する高位補正回路とを備えることを要旨とする。
【０００７】
本発明の第２の特徴は、高位基準電圧入力端子を介して高位基準電圧が供給される高位入力端、及び低位基準電圧入力端子を介して低位基準電圧が供給される低位入力端とを有する抵抗分割回路と、低位電圧入力端の電圧を抵抗値設定信号の変化に応じて期待電位に合わせ込み、低位基準電圧入力端子と低位入力端との間の配線抵抗による電圧降下のバラツキを補正する低位補正回路とを備えることを要旨とする。
【０００８】
本発明の第３の特徴は、高位基準電圧入力端子を介して高位基準電圧が供給される高位入力端、及び低位基準電圧入力端子を介して低位基準電圧が供給される低位入力端とを有する抵抗分割回路と、高位電圧入力端の電圧を抵抗値設定信号の変化に応じて期待電位に合わせ込み、高位基準電圧入力端子と高位入力端との間の配線抵抗による電圧降下のバラツキを補正する高位補正回路と、低位電圧入力端の電圧を抵抗値設定信号の変化に応じて期待電位に合わせ込み、低位基準電圧入力端子と低位入力端との間の配線抵抗による電圧降下のバラツキを補正する低位補正回路とを備えることを要旨とする。
【０００９】
本発明の第４の特徴は、高位基準電圧入力端子を介して高位基準電圧が供給される高位入力端、及び低位基準電圧入力端子を介して低位基準電圧が供給される低位入力端とを有する抵抗分割回路と、高位電圧入力端の電圧を抵抗値設定信号の変化に応じて期待電位に合わせ込むことにより、高位基準電圧入力端子と高位入力端との間の配線抵抗による電圧降下のバラツキを補正し、且つ低位基準電圧入力端子と低位入力端との間の抵抗値を設定する補正回路とを備えることを要旨とする。
【００１０】
本発明の第５の特徴は、高位基準電圧入力端子を介して高位基準電圧が供給される高位入力端、及び低位基準電圧入力端子を介して低位基準電圧が供給される低位入力端とを有する抵抗分割回路と、低位電圧入力端の電圧を抵抗値設定信号の変化に応じて期待電位に合わせ込むことにより、低位基準電圧入力端子と低位入力端との間の配線抵抗による電圧降下のバラツキを補正し、且つ高位基準電圧入力端子と高位入力端との間の抵抗値を設定する補正回路とを備えることを要旨とする。
【００１１】
本発明の特徴によれば、半導体集積回路の製造後の段階において配線抵抗値のバラツキを補正することにより高精度な基準電圧を生成することが可能な基準電圧生成回路を提供できる。
【発明の効果】
【００１２】
本発明によれば、抵抗分割回路の両端の電圧を期待電圧に合わせ込むことにより、半導体集積回路の製造後の段階において配線抵抗のバラツキを補正し、高精度な基準電圧を生成することが可能な基準電圧生成回路を提供することができる。
【発明を実施するための最良の形態】
【００１３】
次に、図面を参照して本発明の第１及び第２の実施の形態を説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号を付している。
【００１４】
（第１の実施の形態）
本発明の第１の実施の形態に係る基準電圧生成回路１０ａは、図１に示すように、高位基準電圧入力端子９０ａを介して高位基準電圧ＶＨｒｅｆが供給される高位入力端５７ａ、及び低位基準電圧入力端子９０ｂを介して低位基準電圧ＶＬｒｅｆが供給される低位入力端５７ｂとを有する抵抗分割回路４と、高位電圧入力端５７ａの電圧を抵抗値設定信号ＣＳＫ１の変化に応じて期待電位ＶＥ１に合わせ込み、高位基準電圧入力端子９０ａと高位入力端５７ａとの間の配線抵抗ＲＬ１による電圧降下のバラツキを補正する高位補正回路５ａとを備える。
【００１５】
抵抗値設定信号ＣＫＳ１は、例えば、クロック信号及び周期性に依存しないパルス信号等であってもよい。以下、基準電圧生成回路１０ａは、半導体集積回路上に配置されるものとして説明する。高位基準電圧入力端子９０ａと低位基準電圧入力端子９０ｂは、半導体集積回路上に設けられるボンディングパッドとする。配線抵抗ＲＬ１は、高位基準電圧入力端子９０ａから抵抗値補正回路１ａまでの電気配線の等化抵抗としている。期待電位ＶＥ１は、外部から入力される基準電圧である。抵抗値設定信号ＣＫＳ１は、例えば、外部に接続される発振器から入力される。
【００１６】
高位補正回路５ａは、抵抗値設定信号ＣＫＳ１の変化に応じて補正電圧Ｖ１を出力する補正電圧生成経路、及び補正電圧Ｖ１を期待電位ＶＥ１に合わせ込む補正電圧出力経路とを切換え、補正電圧生成経路が選択されている場合に、補正電圧Ｖ１を高位入力端５７ａに出力する抵抗値設定回路６ａと、補正電圧生成経路が選択された場合に、高位基準電圧入力端子９０ａと高位入力端５７ａとの間の抵抗値を順に変化させることにより補正電圧Ｖ１を生成する抵抗値補正回路１ａとを備える。
【００１７】
抵抗値設定回路６ａは、期待電位入力端子５０に接続された第１の入力端子を有する比較回路３ａと、比較回路３ａの出力端子に接続された比較結果入力端子５６ｂ、比較回路３ａの第２の入力端子に接続された設定時出力端子５６ｃ、及び合わせ込み電圧出力端子５６ｄとを有する切換回路２ａと、比較回路３ａの第２の入力端子と低位電源ＶＳＳとの間に接続された基準抵抗Ｒｒｅｆとを備える。
【００１８】
切換回路２ａは、図２に示すように、補正電圧入力端子５６ａと設定時出力端子５６ｃとの間に接続され、且つ制御端子が比較結果入力端子５６ｂに接続された第１の切換スイッチＳＳＷ１と、補正電圧入力端子５６ａと合わせ込み電圧出力端子５６ｄとの間に接続された第２の切換スイッチＳＳＷ２と、入力端子が比較結果入力端子５６ｂに接続され、且つ出力端子が第２の切換スイッチＳＳＷ２の制御端子に接続されたインバータ３０とを備える。
【００１９】
抵抗値補正回路１ａは、図３に示すように、抵抗値制御部７と、抵抗値制御部７の出力側に接続された補正抵抗部８とを備える。また、抵抗値補正回路１ａは、クロック入力端子５２ａと、比較結果入力端子５２ｂと、補正電圧出力端子５２ｃと、入力端子５２ｄと、セット信号入力端子５２ｅとを有する。クロック入力端子５２ａは、抵抗値設定信号ＣＫＳ１を入力する。比較結果入力端子５２ｂは、比較回路３ａの出力端子に接続される。補正電圧出力端子５２ｃは、切換回路２ａの補正電圧入力端子５６ａに接続される。入力端子５２ｄは、図１で示した配線抵抗ＲＬ１で表される電気配線を介して高位基準電圧入力端子９０ａに接続される。
【００２０】
抵抗値制御部７は、例えば、第１〜第３の論理和回路１１〜１３と、第１〜第３のカウンタ回路２１〜２３とを備える。第１〜第３の論理和回路１１〜１３の第１の入力端子は、それぞれ比較結果入力端子５２ｂに接続される。第１の論理和回路１１の第２の入力端子は、クロック入力端子５２ａに接続される。第１の論理和回路１１の出力端子は、第１のカウンタ回路２１のクロック端子ＣＫに接続される。第１のカウンタ回路２１の入力端子Ｄ及び反転出力端子ＱＮは、第２の論理和回路１２の第２の入力端子に接続される。第２の論理和回路１２の出力端子は、第２のカウンタ回路２２のクロック端子ＣＫに接続される。第２のカウンタ回路２２の入力端子Ｄ及び反転出力端子ＱＮは、第３の論理和回路１３の第２の入力端子に接続される。第３の論理和回路１３の出力端子は、第３のカウンタ回路２３のクロック端子ＣＫに接続される。第３のカウンタ回路２３の入力端子Ｄは、第３のカウンタ回路２３の反転出力端子ＱＮと接続される。第１のカウンタ回路２１は、出力端子Ｑから第１の制御信号Ｓ１を出力する。第２のカウンタ回路２２は、出力端子Ｑから第２の制御信号Ｓ２を出力する。第３のカウンタ回路２３は、出力端子Ｑから第３の制御信号Ｓ３を出力する。
【００２１】
補正抵抗部８は、高位入力端が入力端子５２ｄにそれぞれ接続された第１〜第３の設定抵抗ＲＳ１〜ＲＳ３と、第１の設定抵抗ＲＳ１の他端と補正電圧出力端子５２ｃとの間に接続された第１のスイッチＳＷ１と、第２の設定抵抗ＲＳ３の他端と補正電圧出力端子５２ｃとの間に接続された第２のスイッチＳＷ２と、第３の設定抵抗ＲＳ３の他端と補正電圧出力端子５２ｃとの間に接続された第３のスイッチＳＷ３とを備える。第１のスイッチＳＷ１は、制御端子から第１の制御信号Ｓ１を入力する。第２のスイッチＳＷ２は、制御端子から第２の制御信号Ｓ２を入力する。第３のスイッチＳＷ３は、制御端子から第３の制御信号Ｓ３を入力する。
【００２２】
抵抗分割回路４は、図４に示すように、高位入力端５７ａと低位入力端５７ｂとの間に接続された複数の抵抗Ｒ１、Ｒ２、Ｒ３、・・・・・、Ｒｎによる直列回路からなる。抵抗分割回路４の高位入力端５７ａは、切換回路２ａの合わせ込み電圧出力端子５６ｄに接続される。抵抗分割回路４の低位入力端５７ｂは、低位入力端子５３を介して低位基準電圧入力端子９０ｂに接続される。複数の抵抗Ｒ１〜Ｒｎの両端と抵抗間の接続点は、複数の出力端子５５ａ、５５ｂ、５５ｃ、・・・・・  、５５ｎにそれぞれ接続される。
【００２３】
第１の実施の形態に係る基準電圧生成回路１０ａの動作を、図１〜図３及び図５を用いて説明する。
【００２４】
（イ）先ず、図１に示すように、期待電位ＶＥ１が、期待電位入力端子５０を介して、比較回路３ａの第１の入力端子に入力される。また、セット信号ＳＥＴが抵抗値補正回路１ａのセット信号入力端子５２ｅに入力される。比較回路３ａの第１の入力端子に期待電位ＶＥ１が入力されると、比較回路３ａの出力端子から出力される比較結果ＣＳは、ハイレベルからローレベルになる。
【００２５】
（ロ）比較結果ＣＳがローレベルになると、図２に示す切換回路２ａの第１の切換スイッチＳＳＷ１はオンし、第２の切換スイッチＳＳＷ２はオフする。第１の切換スイッチＳＳＷ１がオンすると、補正電圧入力端子５６ａは設定時出力端子５６ｃに接続される。第２の切換スイッチＳＳＷ２がオフすると、補正電圧入力端子５６ａは、合わせ込み電圧出力端子５６ｄとの接続を解除される。また、抵抗値補正回路１ａのセット信号入力端子５２ｅに入力されるセット信号ＳＥＴ１が図５（ｂ）に示すように、時刻ｔ１において、ローレベルとなると、図３に示す抵抗値制御部７の第１〜第３のカウンタ回路２１〜２３は、時刻待機状態を解除される。
【００２６】
（ハ）抵抗値制御部７の第１のカウンタ回路２１は、図５（ａ）に示す抵抗値設定信号ＣＫＳ１の立ち下がりエッジに応じて、時刻ｔ２に示すように、図５（ｃ）に示す第１の制御信号Ｓ１をローレベルにする。時刻ｔ３において、再び抵抗値設定信号ＣＫＳ１が立ち下がると、第１の制御信号Ｓ１はハイレベルに、図５（ｄ）に示す第２の制御信号Ｓ２はローレベルになる。時刻ｔ４において、抵抗値設定信号ＣＫＳ１が立ち下がると、第１の制御信号Ｓ１がローレベルとなる。時刻ｔ５において、抵抗値設定信号ＣＫＳ１が立ち下がると、第１の制御信号Ｓ１はハイレベルに、図５（ｄ）に示す第２の制御信号Ｓ２はハイレベルになる。また、第２の制御信号Ｓ２がハイレベルになると、第３の制御信号Ｓ３はローレベルとなる。時刻ｔ６において、抵抗値設定信号ＣＫＳ１が立ち下がると、第１の制御信号Ｓ１はローレベルとなる。時刻ｔ７において、抵抗値設定信号ＣＫＳ１が立ち下がると、第１の制御信号Ｓ１はハイレベルに、第２の制御信号Ｓ２はローレベルになる。時刻ｔ８において、抵抗値設定信号ＣＫＳ１が立ち下がると、第１の制御信号Ｓ１はローレベルとなる。時刻ｔ９において、抵抗値設定信号ＣＫＳ１が立ち下がると、第１の制御信号Ｓ１はハイレベルに、第２の制御信号Ｓ２はハイレベルになる。また、第２の制御信号Ｓ２がハイレベルになると、第３の制御信号Ｓ３はハイレベルとなる。第１の制御信号Ｓ１がハイレベルになると第１のスイッチＳＷ１がオンし、入力端子５２ｄと補正電圧出力端子５２ｃとの間の抵抗値は、第１の設定抵抗ＲＳ１に設定される。第１の設定抵抗ＲＳ１に設定されるのとほぼ同時に、図１に示す比較回路３ａは、抵抗値補正回路１ａから出力される補正電圧Ｖ１と期待電位ＶＥ１との比較を開始する。ハイレベル状態を「１」、ローレベル状態を「０」とすると、時刻ｔ１〜ｔ２において、第１の制御信号Ｓ１は「１」、第２の制御信号Ｓ２は「１」、第３の制御信号Ｓ３は、「１」である。時刻ｔ２〜ｔ３において、第１の制御信号Ｓ１は「０」、第２の制御信号Ｓ２は「１」、第３の制御信号Ｓ３は、「１」である。時刻ｔ３〜ｔ４において、第１の制御信号Ｓ１は「１」、第２の制御信号Ｓ２は「０」、第３の制御信号Ｓ３は、「１」である。時刻ｔ４〜ｔ５において、第１の制御信号Ｓ１は「０」、第２の制御信号Ｓ２は「０」、第３の制御信号Ｓ３は、「１」である。時刻ｔ５〜ｔ６において、第１の制御信号Ｓ１は「１」、第２の制御信号Ｓ２は「１」、第３の制御信号Ｓ３は、「０」である。３ビットにより表現される全ての組合せを用いることができる。ただし、全ての組合せを用いなくてもよい。
【００２７】
（ニ）補正電圧Ｖ１が期待電位ＶＥ１より小さくなった場合、比較結果ＣＳはローレベルになる。比較結果ＣＳがローレベルになると、入力端子５２ｄと補正電圧出力端子５２ｃとの間の抵抗値が第１の設定抵抗ＲＳ１に設定された状態のまま保持される。これとほぼ同時に、図２に示す切換回路２ａの第１の切換スイッチＳＳＷ１はオフし、第２の切換スイッチＳＳＷ２はオンする。第１の切換スイッチＳＳＷ１がオフすると、補正電圧入力端子５６ａは設定時出力端子５６ｃと切断される。第２の切換スイッチＳＳＷ２がオンすると、補正電圧入力端子５６ａは合わせ込み電圧出力端子５６ｄに接続される。補正電圧Ｖ１が期待電位ＶＥ１より小さくならなかった場合、第２のカウンタ回路２２は、抵抗値設定信号ＣＫＳ１の立ち上がりエッジに応じて第２の制御信号Ｓ２をハイレベルにする。第２の制御信号Ｓ２がハイレベルになると第２のスイッチＳＷ２がオンし、入力端子５２ｄと補正電圧出力端子５２ｃとの間の抵抗値は、第２の設定抵抗ＲＳ２に設定される。第２の設定抵抗ＲＳ２に設定されるのとほぼ同時に、図１に示す比較回路３ａは、抵抗値補正回路１ａから出力される補正電圧Ｖ１と期待電位ＶＥ１との比較を開始する。
【００２８】
（ホ）補正電圧Ｖ１が期待電位ＶＥ１より小さくなった場合、比較結果ＣＳはローレベルになる。比較結果ＣＳがローレベルになると、入力端子５２ｄと補正電圧出力端子５２ｃとの間の抵抗値が第２の設定抵抗ＲＳ２に設定された状態のまま保持される。これとほぼ同時に、図２に示す切換回路２ａの第１の切換スイッチＳＳＷ１はオフし、第２の切換スイッチＳＳＷ２はオンする。第１の切換スイッチＳＳＷ１がオフすると、補正電圧入力端子５６ａは設定時出力端子５６ｃと切断される。第２の切換スイッチＳＳＷ２がオンすると、補正電圧入力端子５６ａは合わせ込み電圧出力端子５６ｄに接続される。補正電圧Ｖ１が期待電位ＶＥ１より小さくならなかった場合、第３のカウンタ回路２３は、抵抗値設定信号ＣＫＳ１の立ち上がりエッジに応じて第３の制御信号Ｓ３をハイレベルにする。第３の制御信号Ｓ３がハイレベルになると第３のスイッチＳＷ３がオンし、入力端子５２ｄと補正電圧出力端子５２ｃとの間の抵抗値は、第３の設定抵抗ＲＳ３に設定される。
【００２９】
第１の実施の形態に係る基準電圧生成回路１０ａによれば、抵抗分割回路４の高位入力端５７ａの電圧を期待電圧ＶＥ１に合わせ込むことにより、半導体集積回路の製造後の段階において配線抵抗ＲＬ１のバラツキを補正し、高精度な基準電圧を生成することが可能となる。
【００３０】
（第１の実施の形態の変形例）
第１の実施の形態に係る基準電圧生成回路１０ａの変形例としては、図１に示した期待電位ＶＥ１が外部または半導体集積回路上の他の回路から供給されていたのに対し、図６に示すように、同一の半導体集積回路上に配置される基準電圧源９に置き換えてもよい。基準電圧源９は、例えば、図７に示すように、半導体集積回路に供給される高位電源ＶＣＣと低位電源ＶＳＳとの間に直列接続された基準電圧生成抵抗ＲＤ１、ＲＤ２を備える。
【００３１】
（第２の実施の形態）
本発明の第２の実施の形態に係る基準電圧生成回路１０ｂは、図８に示すように、図１に示した補正回路５ａを低位基準電圧入力端子９０ｂと抵抗分割回路４の低位入力端５７ｂとの間に置き換えたものである。抵抗値設定回路６ｂは、期待電位入力端子６０に接続された第１の入力端子を有する比較回路３ｂと、比較回路３ｂの出力端子に接続された比較結果入力端子６６ｂ、比較回路３ｂの第２の入力端子に接続された設定時出力端子６６ｃ、及び合わせ込み電圧出力端子６６ｄとを有する切換回路２ｂと、比較回路３ｂの第２の入力端子と低位電源ＶＳＳとの間に接続された基準抵抗Ｒｒｅｆとを備える。他は第１の実施の形態と実質的に同様であるので、重複した記載を省略する。
【００３２】
第２の実施の形態に係る基準電圧生成回路１０ｂの補正回路５ｂは、低位基準電圧入力端子９０ｂに接続された電気配線の配線抵抗ＲＬ２に生じる電圧降下を補正するために、抵抗値設定信号ＣＫＳ２に同期して、抵抗分割回路４の低位入力端５７ｂの電圧を期待電位ＶＥ２に合わせ込む。
【００３３】
第２の実施の形態に係る基準電圧生成回路１０ｂによれば、抵抗分割回路４の低位入力端５７ｂの電圧を期待電圧ＶＥ２に合わせ込むことにより、半導体集積回路の製造後の段階において配線抵抗ＲＬ２のバラツキを補正し、高精度な基準電圧を生成することが可能となる。
【００３４】
（第３の実施の形態）
本発明の第３の実施の形態に係る基準電圧生成回路１０ｃは、図９に示すように、第１及び第２の実施の形態では、補正回路５ａ及び補正回路５ｂをそれぞれ個別に用いているが、図９に示すように、補正回路５ａ及び補正回路５ｂを併用している。他は第１及び第２の実施の形態と実質的に同様であるので、重複した記載を省略する。
【００３５】
補正回路５ａは、低位基準電圧入力端子９０ａに接続された電気配線の配線抵抗ＲＬ１に生じる電圧降下を補正するために、抵抗値設定信号ＣＫＳ１に同期して、抵抗分割回路４の高位入力端５７ａの電圧を期待電位ＶＥ１に合わせ込む。補正回路５ｂは、低位基準電圧入力端子９０ｂに接続された電気配線の配線抵抗ＲＬ２に生じる電圧降下を補正するために、抵抗値設定信号ＣＫＳ２に同期して、抵抗分割回路４の低位入力端５７ｂの電圧を期待電位ＶＥ２に合わせ込む。すなわち、抵抗分割回路４の両端の電圧を設定することができる。
【００３６】
第３の実施の形態に係る基準電圧生成回路１０ｃによれば、抵抗分割回路４の高位入力端子５７ａを期待電位ＶＥ１に、低位入力端５７ｂの電圧を期待電圧ＶＥ２に合わせ込むことにより、半導体集積回路の製造後の段階において配線抵抗ＲＬ２のバラツキを補正し、高精度な基準電圧を生成することが可能となる。
【００３７】
（第４の実施の形態）
本発明の第４の実施の形態に係る基準電圧生成回路１０ｄは、図１０に示すように、第３の実施の形態で示した基準電圧生成回路１０ｃの抵抗値設定回路６ａ、６ｂを、高位側の抵抗値設定回路６ｃとしている。抵抗値設定回路６ｃは、期待電位入力端子５０に接続された第１の入力端子を有する比較回路３ａと、高位抵抗値補正回路１ａの出力側に接続された補正電圧入力端子５６ａ、比較回路３ａの出力端子に接続された比較結果入力端子５６ｂ、比較回路３ａの第２の入力端子に接続された設定時出力端子５６ｃ、高位入力端５７ａに接続された合わせ込み電圧出力端子５６ｄ、高位抵抗値補正回路１ａの出力側に接続された補正電圧入力端子５６ｅ、低位入力端５７ｂに接続された合わせ込み電圧出力端子５６ｆとを有する切換回路２ａと、比較回路３ａの第２の入力端子と低位電源ＶＳＳとの間に接続された基準抵抗Ｒｒｅｆとを備える。
【００３８】
切換回路２ｃは、例えば、図１１に示すように、補正電圧入力端子５６ａと設定時出力端子５６ｃとの間に接続され、且つ制御端子が比較結果入力端子５６ｂに接続された第１の切換スイッチＳＳＷ１と、補正電圧入力端子５６ａと合わせ込み電圧出力端子５６ｄとの間に接続された第２の切換スイッチＳＳＷ２と、補正電圧入力端子５６ｅと合わせ込み電圧出力端子５６ｆとの間に接続された第３の切換スイッチＳＳＷ３と、入力端子が比較結果入力端子５６ｂに接続され、且つ出力端子が第２の切換スイッチＳＳＷ２及び第３の切換スイッチＳＳＷ３の制御端子に接続されたインバータ３０とを備える。他は第１及び第３の実施の形態と実質的に同様であるので、重複した記載を省略する。
【００３９】
補正回路５ｃは、低位基準電圧入力端子９０ａに接続された電気配線の配線抵抗ＲＬ１に生じる電圧降下を補正するために、抵抗値設定信号ＣＫＳ１に同期して、抵抗分割回路４の高位入力端５７ａの電圧を期待電位ＶＥ１に合わせ込む。また、補正回路５ｃは、低位抵抗値補正回路１ｂの抵抗値を設定する。
【００４０】
第４の実施の形態に係る基準電圧生成回路１０ｄによれば、抵抗分割回路４の高位入力端５７ａの電圧を期待電圧ＶＥ１に合わせ込み、且つ低位抵抗値補正回路１ｂの抵抗値を同時に設定することにより、半導体集積回路の製造後の段階において配線抵抗ＲＬ１、ＲＬ２のバラツキを補正し、高精度な基準電圧を生成することが可能となる。
【００４１】
（第５の実施の形態）
本発明の第５の実施の形態に係る基準電圧生成回路１０ｅは、図１２に示すように、第３の実施の形態で示した基準電圧生成回路１０ｃの抵抗値設定回路６ａ、６ｂを、低位側の抵抗値設定回路６ｄとしている。抵抗値設定回路６ｄは、期待電位入力端子６０に接続された第１の入力端子を有する比較回路３ａと、高位抵抗値補正回路１ｂの出力側に接続された補正電圧入力端子６６ａ、比較回路３ａの出力端子に接続された比較結果入力端子６６ｂ、比較回路３ａの第２の入力端子に接続された設定時出力端子６６ｃ、低位入力端５７ｂに接続された合わせ込み電圧出力端子６６ｄ、高位抵抗値補正回路１ａの出力側に接続された補正電圧入力端子６６ｅ、高位入力端５７ａに接続された合わせ込み電圧出力端子６６ｆとを有する切換回路２ａと、比較回路３ａの第２の入力端子と低位電源ＶＳＳとの間に接続された基準抵抗Ｒｒｅｆとを備える。
【００４２】
切換回路２ｄは、例えば、図１２に示すように、補正電圧入力端子６６ａと設定時出力端子６６ｃとの間に接続され、且つ制御端子が比較結果入力端子６６ｂに接続された第１の切換スイッチＳＳＷ１と、補正電圧入力端子６６ａと合わせ込み電圧出力端子６６ｄとの間に接続された第２の切換スイッチＳＳＷ２と、補正電圧入力端子６６ｅと合わせ込み電圧出力端子６６ｆとの間に接続された第３の切換スイッチＳＳＷ３と、入力端子が比較結果入力端子６６ｂに接続され、且つ出力端子が第２の切換スイッチＳＳＷ２及び第３の切換スイッチＳＳＷ３の制御端子に接続されたインバータ３０とを備える。他は第１及び第３の実施の形態と実質的に同様であるので、重複した記載を省略する。
【００４３】
補正回路５ｄは、低位基準電圧入力端子９０ａに接続された電気配線の配線抵抗ＲＬ２に生じる電圧降下を補正するために、抵抗値設定信号ＣＫＳ２に同期して、抵抗分割回路４の低位入力端５７ｂの電圧を期待電位ＶＥ２に合わせ込む。また、補正回路５ｄは、低位抵抗値補正回路１ａの抵抗値を設定する。
【００４４】
第５の実施の形態に係る基準電圧生成回路１０ｅによれば、抵抗分割回路４の低位入力端５７ｂの電圧を期待電圧ＶＥ２に合わせ込み、且つ高位抵抗値補正回路１aの抵抗値を同時に設定することにより、半導体集積回路の製造後の段階において配線抵抗ＲＬ１、ＲＬ２のバラツキを補正し、高精度な基準電圧を生成することが可能となる。
【００４５】
（その他の実施の形態）
上記のように、本発明は第１及び第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００４６】
既に述べた第１の実施の形態では、期待電位ＶＥ１を生成する基準電圧源９を備えても良いと説明しているが、同様に図８に示した基準電圧生成回路１０ｂ及び図９に示した基準電圧生成回路１０ｃの期待電位ＶＥ１の生成源として基準電圧源９を用いても良い。
【００４７】
既に述べた第１〜第５の実施の形態では、抵抗値設定信号ＣＫＳ１、ＣＫＳ２は、外部から入力される信号であるとして説明しているが、基準電圧生成回路１０ａ、１０ｂと同一の半導体集積回路上に配置される発振器等により生成されてもよい。           
既に述べた第１〜第５の実施の形態では、高位抵抗値補正回路１ａ及び低位抵抗値補正回路２ｂは、第１〜第３の制御信号Ｓ１〜Ｓ３からなる３ビットの信号によって３つの抵抗の接続を切換えているが、図３に示した抵抗値制御部７から出力される制御信号は３ビットに限定されない。また、第１〜第３の設定抵抗ＲＳ１〜ＲＳ３の数は、これに限定されず抵抗値制御部７から出力される制御信号のビット数に対応させてもよい。第１〜第３の制御信号Ｓ１〜Ｓ３からなる３ビットの信号は、図３に示した抵抗値制御部７は、第１〜第３のカウンタ回路２１〜２３群を用いて生成されるが、これに限定されず、比較結果ＣＳに応じて３ビットの制御信号を出力するものであればよい。切換回路２ａ〜２ｄは、第１〜第３の制御信号Ｓ１〜Ｓ３を順にオンさせるように制御するとしてもよいし、第１〜第３の制御信号Ｓ１〜Ｓ３を順に１つだけオンさせて制御するとしてもよい。高位抵抗値設定回路２ａ及び低位抵抗値設定回路２ｂは、最後に比較結果ＣＳが反転するように設定しておくことで誤動作する可能性が少なくなる。
【００４８】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１の実施の形態に係る基準電圧生成回路を説明する図である。
【図２】本発明の第１の実施の形態に係る基準電圧生成回路の切換回路を説明する図である。
【図３】本発明の第１の実施の形態に係る基準電圧生成回路の高位抵抗値補正回路を説明する図である。
【図４】本発明の第１の実施の形態に係る基準電圧生成回路の抵抗分割回路を説明する図である。
【図５】本発明の第１の実施の形態に係る基準電圧生成回路で用いられる抵抗値制御部の動作を説明するタイミングチャートである。
【図６】本発明の第１の実施の形態に係る基準電圧生成回路の変形例を説明する図である。
【図７】本発明の第１の実施の形態に係る基準電圧生成回路の変形例の基準電圧源を説明する図である。
【図８】本発明の第２の実施の形態に係る基準電圧生成回路を説明する図である。
【図９】本発明の第３の実施の形態に係る基準電圧生成回路を説明する図である。
【図１０】本発明の第４の実施の形態に係る基準電圧生成回路を説明する図である。
【図１１】本発明の第４の実施の形態に係る基準電圧生成回路の切換回路を説明する図である。
【図１２】本発明の第５の実施の形態に係る基準電圧生成回路を説明する図である。
【図１３】本発明の第５の実施の形態に係る基準電圧生成回路の切換回路を説明する図である。
【符号の説明】
【００５０】
１ａ…抵抗値補正回路
２ａ、２ｂ、２ｃ、２ｄ…切換回路
３ａ…比較回路
４…抵抗分割回路
５ａ…補正回路
６ａ…抵抗値設定回路
７…抵抗値制御部
８…補正抵抗部
９…基準電圧源
１０ａ〜１０ｃ…基準電圧生成回路
１１…第１の論理和回路
１２…第２の論理和回路
１３…第３の論理和回路
２１…第１のカウンタ回路
２２…第２のカウンタ回路
２３…第３のカウンタ回路
３０…インバータ
５０…期待電位入力端子
５２ａ…クロック入力端子
５２ｂ…比較結果入力端子
５２ｃ…補正電圧出力端子
５２ｄ…入力端子
５２ｅ…セット信号入力端子
５３…低位入力端子
５５ａ…出力端子
５６ａ…補正電圧入力端子
５６ｂ…比較結果入力端子
５６ｃ…設定時出力端子
５６ｄ…合わせ込み電圧出力端子
５７ａ…高位入力端
５７ｂ…低位入力端
９０ａ…高位基準電圧入力端子
９０ｂ…低位基準電圧入力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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