(57)【要約】    【課題】  シリコン基板と上部配線層間の接合リークが発生しない半導体装置を提供することを目的とする。    【解決手段】  窒化膜よりエッチングされ難いＬ字形状サイドウォールシリコン酸化膜１３を形成することで、コンタクトホール１０底のライナーシリコン窒化膜８エッチング時に、ライナーシリコン窒化膜８だけエッチングし、サイドウォールシリコン酸化膜１３をエッチングしないので、サイドウォール下エクステンション拡散層３の露出を防止でき、シリコン基板１と上部配線間の接合リークを抑制できる。【選択図】      図１
2005183493.tif 000002
【特許請求の範囲】
【請求項１】
シリサイド膜をソースおよびドレイン領域上面に有する半導体装置であって、
前記ソースおよびドレイン領域とゲート領域間の基板領域に形成されたエクステンション層と、
前記ゲート領域の側面と前記エクステンション層の上面を被覆して形成するＬ字形状の保護膜１と、
前記Ｌ字形状の保護膜１に沿って形成する前記ゲート領域のサイドウォールと、
前記ゲート領域，前記ソースおよびドレイン領域を被覆する保護膜２と
を有し、前記Ｌ字形状の保護膜１に対する前記サイドウォールおよび前記保護膜２のエッチング速度比が１以上であり、コンタクトホール形成時に前記エクステンション層上の全面に前記Ｌ字形状の保護膜１が残留されることを特徴とする半導体装置。
【請求項２】
シリサイド膜をソースおよびドレイン領域上面に有する半導体装置であって、
前記ソースおよびドレイン領域とゲート領域間の基板領域に形成されたエクステンション層と、
前記ゲート領域に隣接し前記エクステンション層の上面を被覆して形成する保護膜１と、
前記保護膜１上に形成する前記ゲート領域のサイドウォールと、
前記ゲート領域，前記ソースおよびドレイン領域を被覆する保護膜２と
を有し、前記保護膜１に対する前記サイドウォールおよび前記保護膜２のエッチング速度比が１以上であり、コンタクトホール形成時に前記エクステンション層上の全面に前記保護膜１が確保されることを特徴とする半導体装置。
【請求項３】
保護膜１としてシリコン酸化膜またはシリコンオキシ窒化膜またはシリコンカーバイド膜またはシリコンオキシカーバイド膜、前記サイドウォールとしてシリコン窒化膜、前記保護膜２としてシリコン窒化膜で構成されることを特徴とする請求項１または請求項２のいずれかに記載の半導体装置。
【請求項４】
活性領域上にシリサイド膜を形成し、素子分離としてトレンチ溝を用いる半導体装置であって、
前記トレンチ溝を上部が保護膜１、下部が保護膜２で構成し、
前記活性領域上のシリサイド膜および前記トレンチ溝上に保護膜３を形成し、
コンタクトホール形成時に前記保護膜２上の全面に前記保護膜１を残留させることを特徴とする半導体装置。
【請求項５】
活性領域上にシリサイド膜を形成し、素子分離としてトレンチ溝を用いる半導体装置であって、
前記トレンチ溝を側壁部が保護膜１、内部が保護膜２で構成し、
前記活性領域上のシリサイド膜および前記トレンチ溝上に保護膜３を形成し、
コンタクトホール形成時に前記保護膜２上の全面に前記保護膜１を残留させることを特徴とする半導体装置。
【請求項６】
保護膜１としてシリコン窒化膜、保護膜２としてシリコン酸化膜またはシリコンオキシ窒化膜またはシリコンカーバイド膜またはシリコンオキシカーバイド膜、保護膜３としてシリコン窒化膜で構成されることを特徴とする請求項４または請求項５のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＤＤ（Ｌｉｇｈｔ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造、ボーダレスコンタクト構造を使用した半導体装置におけるシリコン基板とコンタクトホール間の接合リーク抑制に関するもので、これは主にゲート幅０．１８μｍルール以下の高性能半導体デバイスにおいて用いられるものである。
【背景技術】
【０００２】
半導体デバイスの微細化に伴い、短チャネル効果の抑制などの要求から、ＬＤＤ構造が用いられている。また、サイドウォール膜直下のエクステンション膜の接合領域が浅くなり、コンタクトホール開口時にサイドウォール膜がエッチングされ、シリコン基板が露出することによる接合リークが発生する問題が起きている。
【０００３】
従来例１の半導体装置について図１５，図１６，図１７，図１８を用いて説明する。ここでは、ゲート構造として、シリコン窒化膜で形成されたサイドウォール膜を有するＬＤＤ構造と層間絶縁膜とライナーシリコン窒化膜を貫通して形成したコンタクトホールを備えた半導体装置を一例として説明を行う。
【０００４】
図１５は従来例１の半導体装置におけるゲート電極および層間絶縁膜形成工程を示す工程断面図、図１６は従来例１の半導体装置における層間絶縁膜を貫通したコンタクトホール形成工程を示す工程断面図、図１７は従来例１の半導体装置におけるライナーシリコン窒化膜を貫通したコンタクトホール形成を示す工程断面図、図１８は従来例１の半導体装置におけるチタン膜堆積工程を示す工程断面図である。
【０００５】
図１５〜１８において、１はシリコン基板、２はポリシリコン膜からなる幅１００ｎｍのゲート電極、３はエクステンション拡散層、４は幅６０ｎｍのサイドウォールシリコン窒化膜、５はソース・ドレイン層、６、７はコバルトシリサイド膜、８は厚さ３０ｎｍライナーシリコン窒化膜、９は厚さ６００ｎｍの層間絶縁膜、１０は短辺幅１６０ｎｍ、長辺幅３００ｎｍのコンタクトホール、１１は厚さ７ｎｍのチタン膜、１２はチタンシリサイド膜である。
【０００６】
まず、図１５の層間絶縁膜９上にレジスト膜でホール形状のパターンニングを行い、Ｃ４Ｆ６／Ａｒ／Ｏ２などの混合ガスを用いたプラズマを用い、コバルトシリサイド膜６、７上のライナーシリコン窒化膜８に対して、層間絶縁膜９のエッチングを行い、ライナーシリコン窒化膜８を残して、コンタクトホール１０を形成し、アッシングおよび洗浄を行い、レジストを除去する（図１６）。
【０００７】
次に、図１６の半導体装置をＣＨＦ３／Ｏ２、ＣＨＦ３／Ａｒなどの混合ガスを用いたプラズマを用い、ゲート電極２上およびソース・ドレイン層５上のコバルトシリサイド膜６、７に対して、ライナーシリコン窒化膜８のエッチングを行い、コバルトシリサイド膜６、７まで貫通したコンタクトホール１０を形成する。この時、サイドウォールシリコン窒化膜４下のエクステンション拡散層３が露出する（図１７）。
【０００８】
次に、ゲート電極２およびソース・ドレイン層５と上部配線層との接続を行うため、コンタクトホール１０内部にチタン膜１１を堆積する（図１８）が、サイドウォールシリコン窒化膜４下のシリコンからなるエクステンション拡散層３が露出しているため、チタンシリサイド膜１２が図１８のように熱処理によるチタン膜１１とシリコン膜との反応によってエクステンション拡散層３とシリコン基板１に形成され、シリコン基板１と上部配線が導通し接合リークが発生する問題が起こる。
【０００９】
本課題を解決するために、層間絶縁膜９のエッチング時に、Ｃ４Ｆ６ガスの流量を多くしたり、Ｏ２ガスの流量を少なくして、ライナーシリコン窒化膜８に対する層間絶縁膜９のエッチング速度選択比を大きくする方法が考えられる。しかし、このようなエッチング条件でエッチングすると層間絶縁膜９をエッチングする際に、エッチストップ発生の懸念が発生し、エッチング特性が不安定になるという問題点があった。
【００１０】
もう一つの課題について説明する。
半導体デバイスの微細化に伴い、ステッパーのアライメント限界、セルサイズ縮小の要求から、分離絶縁膜上に乗り上げて形成するライナーシリコン窒化膜を用いたボーダレスコンタクト構造が用いられている。本構造の高アスペクト比コンタクトホール形成を行う際、層間膜厚のばらつきが大きいので、オーバーエッチング量を大きくしてエッチングする必要がある。すると、オーバーエッチング時に、ライナーシリコン窒化膜が突き抜け、分離絶縁層側壁のシリコン基板が露出することによる接合リークが発生する問題が起きている。
【００１１】
従来例２の半導体装置について図１９，図２０，図２１を用いてこの問題を説明する。ここでは、活性領域および分離絶縁領域を有するシリコン基板と、層間絶縁膜とライナーシリコン窒化膜を貫通して形成したコンタクトホールを備えた半導体装置を一例として説明を行う。
【００１２】
図１９は従来例２の半導体装置における分離絶縁層および層間絶縁膜形成工程を示す工程断面図、図２０は従来例２の半導体装置における層間絶縁膜およびライナーシリコン窒化膜を貫通したコンタクトホール形成工程を示す工程断面図、図２１は従来例２の半導体装置におけるチタン膜堆積工程を示す工程断面図である。
【００１３】
図１９、２０、２１において、２１はシリコン基板、２２は酸化膜からなる幅２００ｎｍの分離絶縁層、２３は注入層、２４はコバルトシリサイド膜、２５は厚さ３０ｎｍライナーシリコン窒化膜、２６は厚さ１６００ｎｍの層間絶縁膜、２７は直径１６０ｎｍのコンタクトホール、２８は厚さ７ｎｍのチタン膜、２９はチタンシリサイド膜である。
【００１４】
まず、図１９の層間絶縁膜２６上にレジスト膜でホール形状のパターンニングを行い、Ｃ４Ｆ６／Ａｒ／Ｏ２などの混合ガスを用いたプラズマを用い、分離絶縁層２２上およびコバルトシリサイド膜２４上のライナーシリコン窒化膜２５に対して、層間絶縁膜２６のエッチングを行い、ライナーシリコン窒化膜２５を貫通してコンタクトホール２７を形成し、アッシングおよび洗浄を行い、レジストを除去する（図２０）。
【００１５】
次に、注入層２３と上部配線層との接続を行うため、コンタクトホール２７内部にチタン膜２８を堆積する（図２１）が、基板２１のシリコンが露出している分離絶縁層２２側壁に、熱処理後チタンシリサイド膜３１が図２１のように形成され、シリコン基板１と上部配線が導通し接合リークが発生する問題が起こる。
【００１６】
本課題を解決するために、層間絶縁膜２６のエッチング時に、アスペクト比の大きいコンタクトホールエッチングにおいては、層間絶縁膜の膜厚ばらつきが大きくなるため、オーバーエッチ時間を長くする必要がある。そのため、ライナーシリコン窒化膜のエッチング量が大きくなる。そこで、層間絶縁膜のエッチング時に、Ｃ４Ｆ６ガスの流量を多くしたり、Ｏ２ガスの流量を少なくして、ライナーシリコン窒化膜に対する層間絶縁膜のエッチング速度選択比を大きくする方法があるが、以上のようなエッチング条件ではエッチストップが発生し、コンタクトホールのエッチングが途中で停止する懸念があり、エッチング特性が不安定になるという問題点があった。
【特許文献１】特開平１１−６８１０１号公報
【特許文献２】特開２００３−３３２４２４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明の半導体装置は、上述の問題点を解決するために、シリコン基板と上部配線層間の接合リークが発生しない半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記目的を達成するために本発明の請求項１記載の半導体装置は、シリサイド膜をソースおよびドレイン領域上面に有する半導体装置であって、前記ソースおよびドレイン領域とゲート領域間の基板領域に形成されたエクステンション層と、前記ゲート領域の側面と前記エクステンション層の上面を被覆して形成するＬ字形状の保護膜１と、前記Ｌ字形状の保護膜１に沿って形成する前記ゲート領域のサイドウォールと、前記ゲート領域，前記ソースおよびドレイン領域を被覆する保護膜２とを有し、前記Ｌ字形状の保護膜１に対する前記サイドウォールおよび前記保護膜２のエッチング速度比が１以上であり、コンタクトホール形成時に前記エクステンション層上の全面に前記Ｌ字形状の保護膜１が残留されることを特徴とする。
【００１９】
請求項２記載の半導体装置は、シリサイド膜をソースおよびドレイン領域上面に有する半導体装置であって、前記ソースおよびドレイン領域とゲート領域間の基板領域に形成されたエクステンション層と、前記ゲート領域に隣接し前記エクステンション層の上面を被覆して形成する保護膜１と、前記保護膜１上に形成する前記ゲート領域のサイドウォールと、前記ゲート領域，前記ソースおよびドレイン領域を被覆する保護膜２とを有し、前記保護膜１に対する前記サイドウォールおよび前記保護膜２のエッチング速度比が１以上であり、コンタクトホール形成時に前記エクステンション層上の全面に前記保護膜１が確保されることを特徴とする。
【００２０】
請求項３記載の半導体装置は、請求項１または請求項２のいずれかに記載の半導体装置において、保護膜１としてシリコン酸化膜またはシリコンオキシ窒化膜またはシリコンカーバイド膜またはシリコンオキシカーバイド膜、前記サイドウォールとしてシリコン窒化膜、前記保護膜２としてシリコン窒化膜で構成されることを特徴とする。
【００２１】
請求項４記載の半導体装置は、活性領域上にシリサイド膜を形成し、素子分離としてトレンチ溝を用いる半導体装置であって、前記トレンチ溝を上部が保護膜１、下部が保護膜２で構成し、前記活性領域上のシリサイド膜および前記トレンチ溝上に保護膜３を形成し、コンタクトホール形成時に前記保護膜２上の全面に前記保護膜１を残留させることを特徴とする。
【００２２】
請求項５記載の半導体装置は、活性領域上にシリサイド膜を形成し、素子分離としてトレンチ溝を用いる半導体装置であって、前記トレンチ溝を側壁部が保護膜１、内部が保護膜２で構成し、前記活性領域上のシリサイド膜および前記トレンチ溝上に保護膜３を形成し、コンタクトホール形成時に前記保護膜２上の全面に前記保護膜１を残留させることを特徴とする。
【００２３】
請求項６記載の半導体装置は、請求項４または請求項５のいずれかに記載の半導体装置において、保護膜１としてシリコン窒化膜、保護膜２としてシリコン酸化膜またはシリコンオキシ窒化膜またはシリコンカーバイド膜またはシリコンオキシカーバイド膜、保護膜３としてシリコン窒化膜で構成されることを特徴とする。
【００２４】
以上により、シリコン基板と上部配線層間の接合リークが発生しない半導体装置を提供することができる。
【発明の効果】
【００２５】
本発明の半導体装置によると、窒化膜よりエッチングされ難いＬ字形状サイドウォールシリコン酸化膜を形成することで、コンタクトホール底のライナーシリコン窒化膜エッチング時に、ライナーシリコン窒化膜だけエッチングし、サイドウォールシリコン酸化膜をエッチングしないので、サイドウォール下エクステンション拡散層の露出を防止でき、シリコン基板と上部配線間の接合リークを抑制できる。
【００２６】
また、ゲート電極側壁下部にサイドウォールシリコン酸化膜、ゲート電極側壁上部にサイドウォールシリコン窒化膜を、エクステンション拡散層を覆うように形成することで、コンタクトホール底のライナーシリコン窒化膜エッチング時に、ライナーシリコン窒化膜だけエッチングし、サイドウォールシリコン酸化膜をエッチングしないので、サイドウォール下エクステンション膜の露出を防止でき、シリコン基板と上部配線間の接合リークを抑制できる。
【００２７】
また、分離絶縁層上部に分離シリコン窒化膜、下部に酸化膜を形成することで、コンタクトホール形成の酸化膜エッチング時にライナーシリコン窒化膜を貫通しても、分離絶縁層上部の分離シリコン窒化膜中でエッチングを止めることができるので、分離絶縁層側壁のシリコン基板の露出を防止でき、シリコン基板と上部配線間の接合リークを抑制できる。
【００２８】
また、分離絶縁層上部に分離シリコン窒化膜、下部に酸化膜を形成することで、アスペクト比の大きいコンタクトホールエッチングにおいても、ライナーシリコン窒化膜に対する層間絶縁膜のエッチング速度選択比を小さくしても、分離シリコン窒化膜の膜厚が厚いので、残膜を確保でき、接合リークを防止し、かつ、エッチストップ発生の懸念がなく、エッチング特性を安定化することができる。
【００２９】
また、層間絶縁膜とライナーシリコン窒化膜を一度にエッチングするので、コバルトシリサイド膜２４上のライナーシリコン窒化膜がなく、ライナーシリコン窒化膜エッチング工程を省くことができ、半導体製造の時間短縮が可能である。
【００３０】
また、分離絶縁層２２側壁に分離シリコン窒化膜２９、内部に分離酸化膜３０を形成することで、コンタクトホール２７形成の酸化膜エッチング時にライナーシリコン窒化膜２５を貫通しても、分離絶縁層２２側壁の分離シリコン窒化膜２９中でエッチングを止めることができるので、分離絶縁層２２側壁のシリコンの露出を防止でき、シリコン基板１と上部配線間の接合リークを抑制できる。
【００３１】
また、分離絶縁層２２上部に分離シリコン窒化膜２９、下部に酸化膜を形成することで、アスペクト比の大きいコンタクトホールエッチングにおいても、ライナーシリコン窒化膜に対する層間絶縁膜のエッチング速度選択比を小さくしても、分離シリコン窒化膜２９の膜厚が厚いので、残膜を確保でき、接合リークを防止し、かつ、エッチストップ発生の懸念がなく、エッチング特性を安定化することができる。
【００３２】
また、層間絶縁膜とライナーシリコン窒化幕を一度にエッチングするので、コバルトシリサイド膜２４上のライナーシリコン窒化膜がないので、ライナーシリコン窒化膜エッチング工程を省くことができ、半導体製造の時間短縮が可能である。
【発明を実施するための最良の形態】
【００３３】
以下本発明による半導体装置について説明する。
（実施の形態１）
実施の形態１における半導体装置は、酸化膜で形成されたＬ字型サイドウォール膜と、シリコン窒化膜で形成されたサイドウォール膜を備えたＬＤＤ構造と層間絶縁膜とライナーシリコン窒化膜を貫通して形成したコンタクトホールを備えた半導体装置に関するものである。
【００３４】
以下、本発明の実施の形態１における半導体装置の構成について、図１，図２，図３，図４を用いて、製造工程を追って説明する。
図１は本発明の実施の形態１における半導体装置のゲート電極および層間絶縁膜形成工程を示す工程断面図、図２は本発明の実施の形態１における半導体装置の層間絶縁膜を貫通したコンタクトホール形成工程を示す工程断面図、図３は本発明の実施の形態１における半導体装置のライナーシリコン窒化膜を貫通したコンタクトホール形成工程を示す工程断面図、図４は本発明の実施の形態１における半導体装置のチタン膜工程を示す工程断面図である。
【００３５】
図１に示すように、まず、シリコン基板１上にゲート酸化膜２ｎｍ（図示せず）、ポリシリコン膜２００ｎｍを順次堆積し、レジストでゲート配線のパターンニングを行い、ドライエッチングにより幅１００ｎｍのゲート電極２を形成する。次にシリコン基板１にイオン注入を行い、エクステンション拡散層３を形成し、減圧ＣＶＤ法あるいはプラズマＣＶＤ法により、酸化膜４０ｎｍおよびシリコン窒化膜２０ｎｍを順次堆積し、ドライエッチングにより、シリコン基板１上およびゲート電極２上の酸化膜およびシリコン窒化膜を除去し、エクステンション拡散層３を覆うように、横幅６０ｎｍのＬ字型サイドウォールシリコン酸化膜１３およびサイドウォールシリコン窒化膜４を形成する。次に、シリコン基板１にイオン注入を行い、ソース・ドレイン層５を形成し、コバルト膜を堆積し、熱処理を行い、ソース・ドレイン層５上およびゲート電極２上に厚さ２０ｎｍのコバルトシリサイド膜６、７を形成する。次に、厚さ３０ｎｍのライナーシリコン窒化膜８および厚さ６００ｎｍの層間絶縁膜９を順次堆積する。
【００３６】
次に、図２に示すように、図１の層間絶縁膜９上にレジスト膜で短辺１６０ｎｍ、長辺３００ｎｍのホール形状のパターンニングを行い、Ｃ４Ｆ６／Ａｒ／Ｏ２などの混合ガスを用いたプラズマを用い、ゲート電極２上およびソース・ドレイン層５上のライナーシリコン窒化膜８に対して、層間絶縁膜９のエッチングを行い、ライナーシリコン窒化膜８を残して、コンタクトホール１０を形成し、アッシングおよび洗浄を行い、レジストを除去する。
【００３７】
次に、図３に示すように、図２の半導体装置をＣＨＦ３／Ｏ２、ＣＨＦ３／Ａｒなどの混合ガスを用いたプラズマを用い、ゲート電極２上およびソース・ドレイン層５上のコバルトシリサイド膜６、７に対して、ライナーシリコン窒化膜８のエッチングを行い、コバルトシリサイド膜６、７まで貫通したコンタクトホール１０を形成する。この時、サイドウォールシリコン酸化膜１３に対するライナーシリコン窒化膜８のエッチング速度比は１以上であるので、Ｌ字形状のサイドウォールシリコン酸化膜１３でエッチングを停止させることができ、エクステンション拡散層３が露出することはない。
【００３８】
次に、図４に示すように、ゲート電極２およびソース・ドレイン層５と上部配線層との接続を行うため、コンタクトホール１０内部にチタン膜１１を堆積する（図４）が、サイドウォールシリコン窒化膜４下のシリコンからなるエクステンション拡散層３が露出していないため、チタンシリサイド膜は形成されず、シリコン基板１と上部配線が導通する接合リークは起こらない。
【００３９】
以上のように、実施の形態１の半導体装置によると、窒化膜よりエッチングされ難いＬ字形状サイドウォールシリコン酸化膜１３を形成することで、コンタクトホール１０底のライナーシリコン窒化膜８エッチング時に、ライナーシリコン窒化膜８だけエッチングし、サイドウォールシリコン酸化膜１３をエッチングしないので、サイドウォール下エクステンション拡散層３の露出を防止でき、シリコン基板と上部配線間の接合リークを抑制できる。
【００４０】
なお、サイドウォールシリコン酸化膜１３として、ＴＥＯＳ膜、ＮＳＧ膜、ＢＰＳＧ膜、またシリコンオキシ窒化膜、シリコンカーバイド膜、シリコンオキシカーバイド膜を用いてもよい。
（実施の形態２）
実施の形態２における半導体装置は、酸化膜で形成されたサイドウォール膜をゲート電極側壁下部に、シリコン窒化膜で形成されたサイドウォール膜をゲート電極側壁上部に備えたＬＤＤ構造と、層間絶縁膜とライナーシリコン窒化膜を貫通して形成したコンタクトホールを備えた半導体装置に関するものである。
【００４１】
以下、本発明の実施の形態２における半導体装置の構成について、図５，図６，図７，図８を用いて、製造工程を追って説明する。
図５は本発明の実施の形態２における半導体装置のゲート電極および層間絶縁膜形成工程を示す工程断面図、図６は本発明の実施の形態２における半導体装置の層間絶縁膜を貫通したコンタクトホール形成工程を示す工程断面図、図７は本発明の実施の形態２における半導体装置のライナーシリコン窒化膜を貫通したコンタクトホール形成工程を示す工程断面図、図８は本発明の実施の形態２における半導体装置のチタン膜工程を示す工程断面図である。
【００４２】
まず、図５に示すように、シリコン基板１上にゲート酸化膜２ｎｍ（図示せず）、ポリシリコン膜２００ｎｍを順次堆積し、レジストでゲート配線のパターンニングを行い、ドライエッチングにより幅１００ｎｍのゲート電極２を形成する。次に、シリコン基板１にイオン注入を行い、エクステンション拡散層３を形成し、減圧ＣＶＤ法あるいはプラズマＣＶＤ法により、酸化膜６０ｎｍ堆積し、ドライエッチングにより、シリコン基板１上およびゲート電極２上の酸化膜を除去し、ゲート電極２の半分の高さ１００ｎｍ部分までエッチングし、エクステンション拡散層３を覆うように、ゲート電極２の側壁下半分に幅６０ｎｍのサイドウォールシリコン酸化膜１３を形成する。次に、シリコン窒化膜６０ｎｍを堆積し、ドライエッチングにより、シリコン基板１上およびゲート電極２上のシリコン窒化膜を除去し、ゲート電極２の側壁上半分に幅６０ｎｍのサイドウォールシリコン窒化膜４を形成する。次にシリコン基板１にイオン注入を行い、ソース・ドレイン層５を形成し、コバルト膜を堆積し、熱処理を行い、ソース・ドレイン層５上およびゲート電極２上に厚さ２０ｎｍのコバルトシリサイド６、７を形成する。次に、厚さ３０ｎｍライナーシリコン窒化膜８および厚さ６００ｎｍの層間絶縁膜９を順次堆積する。
【００４３】
次に、図６に示すように、図５の層間絶縁膜９上にレジスト膜で短辺１６０ｎｍ、長辺３００ｎｍホール形状のパターンニングを行い、Ｃ４Ｆ６／Ａｒ／Ｏ２などの混合ガスを用いたプラズマを用い、ゲート電極２上およびソース・ドレイン層５上のライナーシリコン窒化膜８に対して、層間絶縁膜９のエッチングを行い、ライナーシリコン窒化膜８を残して、コンタクトホール１０を形成し、アッシングおよび洗浄を行い、レジストを除去する。
【００４４】
次に、図７に示すように、図６の半導体装置をＣＨＦ３／Ｏ２、ＣＨＦ３／Ａｒなどの混合ガスを用いたプラズマを用い、ゲート電極２上およびソース・ドレイン層５上のコバルトシリサイド膜６、７に対して、ライナーシリコン窒化膜８のエッチングを行い、コバルトシリサイド膜６、７まで貫通したコンタクトホール１０を形成する。この時、サイドウォールシリコン酸化膜１３に対するライナーシリコン窒化膜８のエッチング速度比は１以上であるので、サイドウォールシリコン酸化膜１３でエッチングを停止させることができ、エクステンション拡散層３が露出することはない。
【００４５】
次に、図８に示すように、ゲート電極２およびソース・ドレイン層５と上部配線層との接続を行うため、コンタクトホール１０内部にチタン膜１１を堆積するが、サイドウォールシリコン窒化膜４下のシリコンからなるエクステンション拡散層３が露出していないため、チタンシリサイド膜は形成されず、シリコン基板１と上部配線が導通する接合リークは起こらない。
【００４６】
以上のように、実施の形態２の半導体装置によると、ゲート電極２側壁下部にサイドウォールシリコン酸化膜１３、ゲート電極２側壁上部にサイドウォールシリコン窒化膜４を、エクステンション拡散層３を覆うように形成することで、コンタクトホール底のライナーシリコン窒化膜エッチング時に、ライナーシリコン窒化膜８だけエッチングし、サイドウォールシリコン酸化膜１３をエッチングしないので、サイドウォール下エクステンション拡散層３の露出を防止でき、シリコン基板１と上部配線間の接合リークを抑制できる。
【００４７】
なお、サイドウォールシリコン酸化膜として、ＴＥＯＳ膜、ＮＳＧ膜、ＢＰＳＧ膜、またシリコンオキシ窒化膜、シリコンカーバイド膜、シリコンオキシカーバイド膜を用いてもよい。
（実施の形態３）
実施の形態３における半導体装置は、トレンチ溝上部をシリコン窒化膜、下部を酸化膜で形成した分離絶縁層構造と、層間絶縁膜とライナーシリコン窒化膜を貫通して形成したコンタクトホールを備えた半導体装置に関するものである。
【００４８】
以下、本発明の実施の形態３における半導体装置の構成について、図９，図１０，図１１を用いて、製造工程を追って説明する。
図９は本発明の実施の形態３における半導体装置の分離絶縁層および層間絶縁膜形成工程を示す工程断面図、図１０は本発明の実施の形態３における半導体装置の層間絶縁膜およびライナーシリコン窒化膜を貫通したコンタクトホール形成工程を示す工程断面図、図１１は本発明の実施の形態３における半導体装置のチタン膜工程を示す工程断面図である。
【００４９】
まず、図９に示すように、シリコン基板２１上にシリコン窒化膜を１５０ｎｍ堆積し、レジストで分離配線のパターンニングを行い、ドライエッチングにより幅２００ｎｍ、深さ３００ｎｍのトレンチ溝を形成する。次に、シリコン窒化膜を除去し、減圧ＣＶＤ法あるいはプラズマＣＶＤ法により、酸化膜４００ｎｍをシリコン基板２１上およびトレンチ溝内部に堆積し、ＣＭＰ（ケミカルメカニカルポリッシュ）により、シリコン基板２１上の酸化膜を除去し、トレンチ溝内部に酸化膜が埋め込まれた分離絶縁層２２を形成する。次に、ドライエッチあるいはウェットエッチにより、分離絶縁層２２内部の酸化膜を４０ｎｍエッチングし、分離絶縁層２２の下から２６０ｎｍ部分に分離酸化膜３０を形成する。次に、シリコン基板２１上にシリコン窒化膜１００ｎｍ堆積し、ＣＭＰにより、シリコン基板１上のシリコン窒化膜を除去し、分離絶縁層２２の上から４０ｎｍ部分に分離シリコン窒化膜２９を形成する。次に、シリコン基板１上にイオン注入により注入層２３を形成し、コバルト膜を堆積し、熱処理を行い、注入層２３上に厚さ２０ｎｍのコバルトシリサイド膜２４を形成する。次に、厚さ３０ｎｍのライナーシリコン窒化膜２５および厚さ１６００ｎｍの層間絶縁膜２６を順次堆積する。
【００５０】
次に、図１０に示すように、図９の層間絶縁膜２６上にレジスト膜で直径１６０ｎｍのホール形状のパターンニングを行い、Ｃ４Ｆ６／Ａｒ／Ｏ２などの混合ガスを用いたプラズマを用い、分離絶縁層２２上および注入層２３上のライナーシリコン窒化膜２５に対して、層間絶縁膜２６のエッチングを行い、コバルトシリサイド膜２４上のライナーシリコン窒化膜２５をエッチングし、分離シリコン窒化膜２９を残して、コンタクトホール２７を形成し、アッシングおよび洗浄を行い、レジストを除去する。このとき、分離絶縁層２２の上部に分離シリコン窒化膜２９を形成しているので、ライナーシリコン窒化膜２５はなくなっても、分離絶縁層２２の上部に分離シリコン窒化膜２９は残るので、分離絶縁層２２側壁のシリコン基板１はコンタクトホール内に露出しない。
【００５１】
次に、図１１に示すように、注入層２３と上部配線層との接続を行うため、コンタクトホール２７内部にチタン膜２８を堆積するが、分離絶縁層２２側壁にシリコンが露出していないので、チタンシリサイド膜は形成されない。よって、シリコン基板１と上部配線が導通し接合リークが発生する問題は起こらない。
【００５２】
以上のように、実施の形態３の半導体装置によると、分離絶縁層２２上部に分離シリコン窒化膜２９、下部に酸化膜を形成することで、コンタクトホール２７形成の酸化膜エッチング時にライナーシリコン窒化膜２５を貫通しても、分離絶縁層２２上部の分離シリコン窒化膜２９中でエッチングを止めることができるので、分離絶縁層２２側壁のシリコン基板の露出を防止でき、シリコン基板と上部配線間の接合リークを抑制できる。
【００５３】
また、アスペクト比の大きいコンタクトホールエッチングにおいては、層間絶縁膜の膜厚ばらつきが大きくなるため、オーバーエッチ時間を長くする必要がある。そのため、ライナーシリコン窒化膜２５のエッチング量が大きくなる。そこで、層間絶縁膜２６のエッチング時に、Ｃ４Ｆ６ガスの流量を多くしたり、Ｏ２ガスの流量を少なくして、ライナーシリコン窒化膜２５に対する層間絶縁膜２６のエッチング速度選択比を大きくする方法があるが、エッチストップ発生の懸念が発生し、エッチング特性が不安定になる。本発明では、分離絶縁層２２上部に分離シリコン窒化膜２９、下部に酸化膜を形成することで、アスペクト比の大きいコンタクトホールエッチングにおいても、ライナーシリコン窒化膜に対する層間絶縁膜のエッチング速度選択比を小さくしても、分離シリコン窒化膜２９の膜厚が厚いので、残膜を確保できるので、接合リークを防止し、かつ、エッチストップ発生の懸念がなく、エッチング特性の安定化を図ることができる。
【００５４】
また、層間絶縁膜２６とライナーシリコン窒化膜２５を一度にエッチングするのでコバルトシリサイド膜２４上のライナーシリコン窒化膜がなく、ライナーシリコン窒化膜２５のエッチング工程を省くことができ、半導体製造の時間短縮が可能である。
【００５５】
なお、分離酸化膜として、ＴＥＯＳ膜、ＮＳＧ膜、ＢＰＳＧ膜、またシリコンオキシ窒化膜、シリコンカーバイド膜、シリコンオキシカーバイド膜を用いてもよい。
（実施の形態４）
実施の形態４における半導体装置は、トレンチ溝側壁をシリコン窒化膜、内部を酸化膜で形成した分離絶縁層構造と、層間絶縁膜とライナーシリコン窒化膜を貫通して形成したコンタクトホールを備えた半導体装置に関するものである。
【００５６】
以下、本発明の実施の形態４における半導体装置の構成について、図１２，図１３，図１４を用いて、製造工程を追って説明する。
図１２は本発明の実施の形態４における半導体装置の分離絶縁層および層間絶縁膜形成工程を示す工程断面図、図１３は本発明の実施の形態４における半導体装置の層間絶縁膜およびライナーシリコン窒化膜を貫通したコンタクトホール形成工程を示す工程断面図、図１４は本発明の実施の形態４における半導体装置のチタン膜堆積工程を示す工程断面図である。
【００５７】
まず、図１２に示すように、シリコン基板２１上にシリコン窒化膜を１５０ｎｍ堆積し、レジストで分離配線のパターンニングを行い、ドライエッチングにより幅２００ｎｍ、深さ３００ｎｍのトレンチ溝を形成する。次に、シリコン窒化膜を除去し、シリコン窒化膜５０ｎｍをシリコン基板２１上およびトレンチ溝内部に堆積し、ＣＭＰ（ケミカルメカニカルポリッシュ）により、シリコン基板２１上のシリコン窒化膜を除去し、トレンチ溝側壁に分離シリコン窒化膜２９を有する分離絶縁層２２を形成する。次に、減圧ＣＶＤ法あるいはプラズマＣＶＤ法により、酸化膜４００ｎｍをシリコン基板２１上および分離シリコン窒化膜２９内部に堆積し、ＣＭＰ（ケミカルメカニカルポリッシュ）により、シリコン基板２１上の酸化膜を除去し、分離シリコン窒化膜２９内部に分離酸化膜３０が埋め込まれた分離絶縁層２２を形成する。次に、シリコン基板２１上にイオン注入により注入層２３を形成し、コバルト膜を堆積し、熱処理を行い、注入層２３上にコバルトシリサイド膜２４を形成する。次に、厚さ３０ｎｍライナーシリコン窒化膜２５および厚さ１６００ｎｍの層間絶縁膜２６を順次堆積する。
【００５８】
次に、図１３に示すように、図１２の層間絶縁膜２６上にレジスト膜で直径１６０ｎｍのホール形状のパターンニングを行い、Ｃ４Ｆ６／Ａｒ／Ｏ２などの混合ガスを用いたプラズマを用い、分離絶縁層２２上および注入層２３上のライナーシリコン窒化膜２５に対して層間絶縁膜２６のエッチングを行い、コバルトシリサイド膜２４上のライナーシリコン窒化膜２５を貫通し、分離シリコン窒化膜２９を残して、コンタクトホール２７を形成し、アッシングおよび洗浄を行い、レジストを除去する。このとき、トレンチ溝側壁に分離シリコン窒化膜２９を形成しているので、ライナーシリコン窒化膜２５はなくなっても、分離絶縁層側壁にシリコン窒化膜は残るので、分離絶縁層２２側壁のシリコン基板１はコンタクトホール内に露出しない。
【００５９】
次に、図１４に示すように、注入層２３と上部配線層との接続を行うため、コンタクトホール２７内部にチタン膜２８を堆積するが、分離絶縁層２２側壁にシリコン膜が露出していないので、チタンシリサイド膜は形成されない。よって、シリコン基板１と上部配線が導通し接合リークが発生する問題は起こらない。
【００６０】
以上のように、実施の形態４の半導体装置によると、分離絶縁層２２側壁に分離シリコン窒化膜２９、内部に分離酸化膜３０を形成することで、コンタクトホール２７形成の酸化膜エッチング時にライナーシリコン窒化膜２５を貫通しても、分離絶縁層２２側壁の分離シリコン窒化膜２９中でエッチングを止めることができるので、分離絶縁層２２側壁のシリコン膜の露出を防止でき、シリコン基板２１と上部配線間の接合リークを抑制できる。
【００６１】
また、アスペクト比の大きいコンタクトホールエッチングにおいては、層間絶縁膜の膜厚ばらつきが大きくなるため、オーバーエッチ時間を長くする必要がある。そのため、ライナーシリコン窒化膜２５のエッチング量が大きくなる。そこで、層間絶縁膜２６のエッチング時に、Ｃ４Ｆ６ガスの流量を多くしたり、Ｏ２ガスの流量を少なくして、ライナーシリコン窒化膜２５に対する層間絶縁膜２６のエッチング速度選択比を大きくする方法があるが、エッチストップ発生の懸念が発生し、エッチング特性が不安定になる。本発明では、分離絶縁層２２上部に分離シリコン窒化膜２９、下部に酸化膜を形成することで、アスペクト比の大きいコンタクトホールエッチングにおいても、ライナーシリコン窒化膜２５に対する層間絶縁膜２６のエッチング速度選択比を小さくしても、分離シリコン窒化膜２９の膜厚が厚いので残膜を確保でき、接合リークを防止し、かつ、エッチストップ発生の懸念がなく、エッチング特性の安定化を図ることができる。
また、層間絶縁膜とライナーシリコン窒化膜を一度にエッチングするので、コバルトシリサイド膜２４上のライナーシリコン窒化膜がなく、従来のようなライナーシリコン窒化膜エッチング工程を省くことができ、半導体製造の時間短縮が可能である。
【００６２】
なお、分離酸化膜として、ＴＥＯＳ膜、ＮＳＧ膜、ＢＰＳＧ膜、またシリコンオキシ窒化膜、シリコンカーバイド膜、シリコンオキシカーバイド膜を用いてもよい。
【産業上の利用可能性】
【００６３】
本発明にかかる半導体装置は、シリコン基板と上部配線層間の接合リークが発生しない半導体装置を提供することができ、半導体装置におけるシリコン基板とコンタクトホール間の接合リーク抑制等に有用である。
【図面の簡単な説明】
【００６４】
【図１】本発明の実施の形態１における半導体装置のゲート電極および層間絶縁膜形成工程を示す工程断面図
【図２】本発明の実施の形態１における半導体装置の層間絶縁膜を貫通したコンタクトホール形成工程を示す工程断面図
【図３】本発明の実施の形態１における半導体装置のライナーシリコン窒化膜を貫通したコンタクトホール形成工程を示す工程断面図
【図４】本発明の実施の形態１における半導体装置のチタン膜工程を示す工程断面図
【図５】本発明の実施の形態２における半導体装置のゲート電極および層間絶縁膜形成工程を示す工程断面図
【図６】本発明の実施の形態２における半導体装置の層間絶縁膜を貫通したコンタクトホール形成工程を示す工程断面図
【図７】本発明の実施の形態２における半導体装置のライナーシリコン窒化膜を貫通したコンタクトホール形成工程を示す工程断面図
【図８】本発明の実施の形態２における半導体装置のチタン膜工程を示す工程断面図
【図９】本発明の実施の形態３における半導体装置の分離絶縁層および層間絶縁膜形成工程を示す工程断面図
【図１０】本発明の実施の形態３における半導体装置の層間絶縁膜およびライナーシリコン窒化膜を貫通したコンタクトホール形成工程を示す工程断面図
【図１１】本発明の実施の形態３における半導体装置のチタン膜工程を示す工程断面図
【図１２】本発明の実施の形態４における半導体装置の分離絶縁層および層間絶縁膜形成工程を示す工程断面図
【図１３】本発明の実施の形態４における半導体装置の層間絶縁膜およびライナーシリコン窒化膜を貫通したコンタクトホール形成工程を示す工程断面図
【図１４】本発明の実施の形態４における半導体装置のチタン膜堆積工程を示す工程断面図
【図１５】従来例１の半導体装置におけるゲート電極および層間絶縁膜形成工程を示す工程断面図
【図１６】従来例１の半導体装置における層間絶縁膜を貫通したコンタクトホール形成工程を示す工程断面図
【図１７】従来例１の半導体装置におけるライナーシリコン窒化膜を貫通したコンタクトホール形成を示す工程断面図
【図１８】従来例１の半導体装置におけるチタン膜堆積工程を示す工程断面図
【図１９】従来例２の半導体装置における分離絶縁層および層間絶縁膜形成工程を示す工程断面図
【図２０】従来例２の半導体装置における層間絶縁膜およびライナーシリコン窒化膜を貫通したコンタクトホール形成工程を示す工程断面図
【図２１】従来例２の半導体装置におけるチタン膜堆積工程を示す工程断面図
【符号の説明】
【００６５】
１    シリコン基板
２    ゲート電極
３    エクステンション拡散層
４    サイドウォールシリコン窒化膜
５    ソース・ドレイン層
６    コバルトシリサイド膜
７    コバルトシリサイド膜
８    ライナーシリコン窒化膜
９    層間絶縁膜
１０    コンタクトホール
１１    チタン膜
１２    チタンシリサイド膜
１３    サイドウォールシリコン酸化膜
２２    分離絶縁層
２３    注入層
２４    コバルトシリサイド膜
２５    ライナーシリコン窒化膜
２６    層間絶縁膜
２７    コンタクトホール
２８    チタン膜
２９    分離シリコン窒化膜
３０    分離酸化膜
３１    チタンシリサイド膜
【図１】
2005183493.tif 000003
【図２】
2005183493.tif 000004
【図３】
2005183493.tif 000005
【図４】
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【図５】
2005183493.tif 000007
【図６】
2005183493.tif 000008
【図７】
2005183493.tif 000009
【図８】
2005183493.tif 000010
【図９】
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【図１０】
2005183493.tif 000012
【図１１】
2005183493.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
2005183493.tif 000017
【図１６】
2005183493.tif 000018
【図１７】
2005183493.tif 000019
【図１８】
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【図１９】
2005183493.tif 000021
【図２０】
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【図２１】
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