(57)【要約】【課題】寄生キャパシタンスの減少した半導体メモリ素子及びその製造方法を提供する。【解決手段】半導体基板の所定部分に形成されるワードラインを含む半導体メモリ素子である。前記ワードラインの一側壁に第１スペーサが形成され、他側壁には第２スペーサが形成される。前記ワードラインの両側の半導体基板にソース及びドレイン領域が形成され、前記ソース及びドレイン領域とそれぞれコンタクトされるように電極配線が形成される。前記電極配線のうち何れか一つは外部信号ラインであり、前記外部信号ラインの電極配線は前記第１スペーサと隣接するソースまたはドレイン領域とコンタクトされ、前記第１スペーサは前記第２スペーサより相対的に低い誘電率を有し、前記第１スペーサと第２スペーサとは互いに対称であることが望ましい。【選択図】図５
2005072586.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の所定部分に形成されるワードラインと、
前記ワードラインの一側壁に形成される第１スペーサと、
前記ワードラインの他側壁に形成される第２スペーサと、
前記ワードラインの両側の半導体基板に形成されるソース及びドレイン領域と、
前記ソース及びドレイン領域とそれぞれコンタクトされる電極配線と、を含み、
前記電極配線のうち何れか一つは外部信号ラインであり、前記外部信号ラインの電極配線は前記第１スペーサと隣接するソースまたはドレイン領域とコンタクトされ、
前記第１スペーサは前記第２スペーサより相対的に低い誘電率を有し、前記第１スペーサと第２スペーサとは互いに対称であることを特徴とする半導体メモリ素子。
【請求項２】
前記第１スペーサは、シリコン酸化膜より構成されることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項３】
前記第２スペーサは、シリコン窒化膜またはアンドープトポリシリコン膜より構成されることを特徴とする請求項２に記載の半導体メモリ素子。
【請求項４】
半導体基板と、
前記半導体基板の所定部分に形成されるワードラインと、
前記ワードラインの両側の半導体基板に形成されるソース及びドレイン領域と、
前記ドレイン領域側のワードラインの側壁に形成される第１スペーサと、
前記ソース領域側のワードラインの側壁に形成される第２スペーサと、
前記ソースまたはドレイン領域のうち何れか一つとコンタクトされるビットラインと、
前記スペーサとワードライン間に介在されるエッチストッパーと、を含み、
前記ビットラインとコンタクトされるソースまたはドレイン領域側の第１または第２スペーサは、前記ビットラインとコンタクトされていないドレインまたはソース領域側の第２または第１スペーサよりさらに低い誘電率を有し、
前記第１スペーサと第２スペーサとは互いに対称であることを特徴とする半導体メモリ素子。
【請求項５】
前記第１スペーサは、シリコン酸化膜より構成されることを特徴とする請求項４に記載の半導体メモリ素子。
【請求項６】
前記第２スペーサは、シリコン窒化膜またはアンドープトポリシリコン膜より構成されることを特徴とする請求項５に記載の半導体メモリ素子。
【請求項７】
前記ビットラインとコンタクトされていないソースまたはドレイン領域は、ストーレッジノード電極と電気的に連結されることを特徴とする請求項４に記載の半導体メモリ素子。
【請求項８】
前記エッチストッパーは、基板及びゲート電極の表面を覆うシリコン酸化膜と、
前記スペーサとワードライン間及びスペーサと基板間に介在されるシリコン窒化膜より構成されることを特徴とする請求項４に記載の半導体メモリ素子。
【請求項９】
前記ワードライン及び前記半導体基板の表面にボーダーレスコンタクト用エッチストッパーがさらに形成されることを特徴とする請求項４に記載の半導体メモリ素子。
【請求項１０】
活性領域及び素子分離領域が形成されている半導体基板と、
前記半導体基板の所定部分に形成されるワードライン構造物と、
前記ワードライン構造物の両側の半導体基板に形成されるソース及びドレイン領域と、
前記ワードライン構造物のドレイン領域側の側壁に形成される第１スペーサと、
前記ワードライン構造物のソース領域側の側壁に形成される第２スペーサと、
前記ワードライン構造物間に形成されて前記ソース領域とコンタクトされる第１コンタクトパッドと、
前記ワードライン構造物間に形成され、前記ドレイン領域とコンタクトされる第２コンタクトパッドと、
前記第２コンタクトパッドとコンタクトされるビットラインと、を含み、
前記第１スペーサは、前記第２スペーサに比べて相対的に誘電率の低い膜より構成され、
前記第１スペーサと第２スペーサとは互いに対称であることを特徴とするＤＲＡＭ素子。
【請求項１１】
前記第１スペーサは、シリコン酸化膜より構成されることを特徴とする請求項１０に記載のＤＲＡＭ素子。
【請求項１２】
前記第２スペーサは、シリコン窒化膜またはアンドープトポリシリコン膜より構成されることを特徴とする請求項１１に記載のＤＲＡＭ素子。
【請求項１３】
前記第１コンタクトパッドは、ストーレッジノード電極と電気的に連結されることを特徴とする請求項１０に記載のＤＲＡＭ素子。
【請求項１４】
前記スペーサと前記ワードライン構造物間にエッチストッパーがさらに介在され、
前記エッチストッパーは、基板及びワードライン構造物の表面を覆う酸化膜と、
前記スペーサとワードライン構造物間及びスペーサと基板間に介在される窒化膜より構成されることを特徴とする請求項１０に記載のＤＲＡＭ素子。
【請求項１５】
前記ワードライン構造物は、ゲート酸化膜、ゲート導電層及びハードマスク膜の積層膜であることを特徴とする請求項１０に記載のＤＲＡＭ素子。
【請求項１６】
ワードライン選択時にビットラインの信号を伝達するアクセストランジスタと、前記アクセストランジスタの動作によって駆動されるドライブトランジスタ及びプルアップ素子より構成されるＳＲＡＭ素子であって、
前記アクセストランジスタは、半導体基板上に形成されるゲート電極と、
前記ゲート電極の両側の前記半導体基板に形成されるソース及びドレイン領域と、
前記ゲート電極のソース領域側の側壁に形成される第１スペーサと、
前記ゲート電極のドレイン領域側の側壁に形成される第２スペーサと、
前記ソース領域（またはドレイン領域）とコンタクトされるビットラインと、を含み、
前記ビットラインと隣接した第１スペーサ（または第２スペーサ）は、前記第２スペーサ（または第１スペーサ）に比べて相対的に誘電率の低い膜より構成され、
前記第１スペーサと第２スペーサとは互いに対称であることを特徴とするＳＲＡＭ素子。
【請求項１７】
前記第１スペーサは、シリコン酸化膜より構成されることを特徴とする請求項１６に記載のＳＲＡＭ素子。
【請求項１８】
前記第２スペーサは、シリコン窒化膜またはアンドープトポリシリコン膜より構成されることを特徴とする請求項１７に記載のＳＲＡＭ素子。
【請求項１９】
前記ドレイン領域（またはソース領域）は、電荷が保存されるノードであることを特徴とする請求項１１に記載のＳＲＡＭ素子。
【請求項２０】
前記第１及び第２スペーサとゲート電極間にエッチストッパーがさらに介在され、
前記エッチストッパーは、基板及びゲート電極の表面を覆う酸化膜と、
前記スペーサとゲート電極間及びスペーサと基板間に介在される窒化膜より構成されることを特徴とする請求項１６に記載のＳＲＡＭ素子。
【請求項２１】
半導体基板と、
前記半導体基板上にトンネル酸化膜、浮遊ゲート、ゲート間誘電膜及び制御ゲートより構成されたゲート構造物と、
前記ゲート構造物の両側の半導体基板に形成されるソース及びドレイン領域と、
前記ゲート電極のドレイン領域側の側壁に形成される第１スペーサと、
前記ゲート電極がソース領域側の側壁に形成される第２スペーサと、
前記ドレイン領域とコンタクトされるビットラインと、を含み、
前記ビットラインと隣接した第１スペーサは、前記第２スペーサに比べて相対的に低い誘電率を有する膜より構成され、
前記第１スペーサと第２スペーサとは互いに対称であることを特徴とする不揮発性メモリ素子。
【請求項２２】
前記第１スペーサは、シリコン酸化膜より構成されることを特徴とする請求項２１に記載の不揮発性メモリ素子。
【請求項２３】
前記第２スペーサは、シリコン窒化膜またはアンドープトポリシリコン膜より構成されることを特徴とする請求項２２に記載の不揮発性メモリ素子。
【請求項２４】
前記ソース領域は、ソース電極配線と電気的に連結されることを特徴とする請求項２１に記載の不揮発性メモリ素子。
【請求項２５】
前記第１及び第２スペーサと前記ゲート構造物間にエッチストッパーがさらに介在され、
前記エッチストッパーは、基板及びゲート構造物の表面を覆う酸化膜と、
前記スペーサとゲート構造物間及び前記スペーサと基板間に介在される窒化膜より構成されることを特徴とする請求項２１に記載の不揮発性メモリ素子。
【請求項２６】
半導体基板上にワードラインを形成する段階と、
前記ワードラインの両側壁に第１スペーサを形成する段階と、
前記両側壁の第１スペーサのうち何れか一つを除去する段階と、
前記第１スペーサが除去されたワードラインの一側壁に第１スペーサより誘電率が相対的に高い膜よりなる第２スペーサを形成する段階と、
前記ワードラインの両側の半導体基板にソース及びドレイン領域を形成する段階と、を含むことを特徴とする半導体メモリ素子の製造方法。
【請求項２７】
前記第１スペーサを形成する段階は、
前記ワードラインが形成された半導体基板の上部にシリコン酸化膜を蒸着する段階と、
前記シリコン酸化膜を前記ワードラインの表面が露出されるように異方性エッチングする段階と、を含むことを特徴とする請求項２６に記載の半導体メモリ素子の製造方法。
【請求項２８】
前記第２スペーサを形成する段階は、
前記半導体基板の上部にシリコン窒化膜またはアンドープトポリシリコン膜を蒸着する段階と、
前記シリコン窒化膜またはアンドープトポリシリコン膜を前記ワードラインの表面が露出されるように異方性エッチングする段階と、を含むことを特徴とする請求項２７に記載の半導体メモリ素子の製造方法。
【請求項２９】
前記第１及び第２スペーサは、同じ厚さに形成することを特徴とする請求項２６に記載の半導体メモリ素子の製造方法。
【請求項３０】
前記ソース及びドレイン領域を形成する段階以後に、
前記半導体基板の結果物の上部に層間絶縁膜を形成する段階と、
前記ソース及びドレイン領域が露出されるように前記層間絶縁膜をエッチングしてコンタクトホールを形成する段階と、
前記ソース及びドレイン領域のうち何れか一つとコンタクトされるようにコンタクトホールの内部に外部信号ラインを形成する段階と、を含み、
前記外部信号ラインは、前記第１スペーサと隣接するように形成されることを特徴とする請求項２６に記載の半導体メモリ素子の製造方法。
【請求項３１】
半導体基板上にワードラインを形成する段階と、
前記半導体基板及びワードラインの表面にエッチストッパーを形成する段階と、
前記ワードラインの両側壁に第１スペーサを形成する段階と、
前記ワードラインの一側壁に位置した第１スペーサを選択的に除去する段階と、
前記第１スペーサが除去されたワードラインの一側壁に第１スペーサより相対的に誘電率の高い膜より第２スペーサを形成する段階と、
前記ワードラインの両側の半導体基板にソース及びドレイン領域を形成する段階と、
前記半導体基板の上部に層間絶縁膜を形成する段階と、
前記層間絶縁膜の内部及び上部に前記ソース及びドレイン領域のうち何れか一つとコンタクトされるようにビットラインを形成する段階と、を含み、
前記ビットラインは、前記第１スペーサと隣接するソースまたはドレイン領域とコンタクトされるように形成されることを特徴とする半導体メモリ素子の製造方法。
【請求項３２】
前記エッチストッパーを形成する段階は、
前記半導体基板及びワードラインの表面にシリコン酸化膜を形成する段階と、
前記シリコン酸化膜の上部にシリコン窒化膜を形成する段階と、を含むことを特徴とする請求項３１に記載の半導体メモリ素子の製造方法。
【請求項３３】
前記シリコン酸化膜とシリコン窒化膜はそれぞれ１００ないし３００Åの厚さに形成することを特徴とする請求項３２に記載の半導体メモリ素子の製造方法。
【請求項３４】
前記第１スペーサを形成する段階は、
前記エッチストッパーの形成された半導体基板の上部にシリコン酸化膜を蒸着する段階と、
前記ワードラインの上部のエッチストッパーが露出されるように前記シリコン酸化膜を異方性エッチングする段階と、を含むことを特徴とする請求項３１に記載の半導体メモリ素子の製造方法。
【請求項３５】
前記第１スペーサのうち何れか一つを除去する段階は、
前記ワードラインの一側壁に位置した第１スペーサが露出されるようにフォトレジストパターンを形成する段階と、
前記露出された第１スペーサを湿式エッチング方式で除去する段階と、
前記フォトレジストパターンを除去する段階と、を含むことを特徴とする請求項３１に記載の半導体メモリ素子の製造方法。
【請求項３６】
前記第２スペーサを形成する段階は、
前記半導体基板の上部にシリコン窒化膜またはアンドープトポリシリコン膜を蒸着する段階と、
前記ワードラインの上部に存在するエッチストッパーのシリコン酸化膜が露出されるように前記シリコン窒化膜またはアンドープトポリシリコン膜を異方性エッチングする段階と、を含むことを特徴とする請求項３２に記載の半導体メモリ素子の製造方法。
【請求項３７】
前記第１及び第２スペーサは同じ厚さに形成することを特徴とする請求項３１に記載の半導体メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ素子及びその製造方法に係り、さらに具体的には寄生キャパシタンスの減少した半導体メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）及び不揮発性メモリ素子のような半導体メモリ素子は、多数のワードラインと、多数のビットライン及びそれら間に信号をスイッチングする素子を含む。公知のように、ワードラインはスイッチング素子を選択するラインであり、ビットラインは外部信号ラインであって、スイッチング素子のターンオン時に外部信号をスイッチング素子に伝達する。
【０００３】
例えば、ＤＲＡＭの単位セルは、図１に示されたように、ワードラインＷＬ、ワードラインＷＬと直交するビットラインＢＬ及びワードラインＷＬ及びビットラインＢＬと連結されたＭＯＳトランジスタＴｒを含む。ＭＯＳトランジスタＴｒのゲートはワードラインと接続され、ドレイン（またはソース）はビットラインと連結され、ソースは接地端と連結されたキャパシタＣと連結される。
【０００４】
一方、ＳＲＡＭの単位セルは、図２に示されたように、ラッチをなす第１及び第２インバータＩＮＶ１，ＩＮＶ２、及び第１及び第２インバータＩＮＶ１，ＩＮＶ２に入力信号を伝達するアクセストランジスタＴＡ１，ＴＡ２を含む。第１アクセストランジスタＴＡ１は、そのゲートがワードラインＷＬと連結され、ソース（またはドレイン）はビットラインＢＬと連結され、ドレイン（またはソース）は第１インバータＩＮＶ１の出力端Ｓ１と連結される。第２アクセストランジスタＴＡ２は、そのゲートもワードラインＷＬと連結され、ソースはビットラインバー（Ｂｉｔ Ｌｉｎｅ Ｂａｒ：ＤＢＬ）と連結され、ドレインは第２インバータＩＮＶ２の出力端Ｓ２と連結される。ここで、ＤＢＬにはビットラインＢＬ信号の反対位相の信号が印加される。また、インバータＩＮＶ１，ＩＮＶ２はプルアップ素子（ＰＭＯＳトランジスタ）及びドライブトランジスタ（ＮＭＯＳトランジスタ）より構成され、プルアップ素子はＰＭＯＳ以外に薄膜トランジスタ及び抵抗が利用されうる。前記ＳＲＡＭは、特許文献１に開示されている。
【０００５】
また、不揮発性メモリ素子の単位セルも、図３に示されたように、ワードラインＷＬ、ワードラインＷＬと直交するビットラインＢＬ及びワードラインＷＬとビットラインＢＬ間に連結されるメモリセルＭを含む。メモリセルＭは、そのゲートがワードラインに連結され、ドレインはビットラインに連結され、ソースは他のメモリセルＭと共通にソース電極配線Ｓと連結される。このような不揮発性メモリ素子は、特許文献２に開示されている。
【０００６】
これら半導体メモリ素子は、共通的に一つのワードライン及びビットラインに多数のトランジスタまたはメモリセルが連結されている。
【０００７】
しかし、現在の半導体メモリ素子は、その集積度が増大するにつれてワードライン及びビットラインの配線の線間幅は狭くなって配線抵抗が増大する一方、さらに高い動作速度を要求している。動作速度は、公知のように、抵抗Ｒ及びキャパシタンスＣの積として、抵抗は既に減少させうる限界値に到達したので、現在には寄生キャパシタンスを減少させるための努力が続けられている。
【０００８】
前記寄生キャパシタンスは、配線間にオーバーラップされる部分から発生し、特に、外部信号ラインのビットラインの寄生キャパシタンスが半導体メモリ素子の動作速度に大きい影響を及ぼす。
【０００９】
ビットラインのキャパシタンスは、ビットラインと基板間で発生するキャパシタンス、ビットライン（またはビットラインとコンタクトされるコンタクトプラグ）とワードライン間で発生するキャパシタンス、ビットライン間で発生するキャパシタンス、及びビットライン（またはビットラインとコンタクトされるコンタクトプラグ）が電気的に連結されたシリコン基板のソースまたはドレイン領域で発生する接合キャパシタンスの総和である。そのうち、ビットライン（またはビットラインと連結するコンタクトプラグ）とワードライン間で発生する寄生キャパシタンスが全体ビットラインローディングキャパシタンスのほとんどを占める。
【００１０】
図４は、ビットラインと連結されるコンタクトプラグ及びワードラインを示す一般的なＤＲＡＭメモリ素子の断面図である。
【００１１】
図４に示されたように、半導体基板１０の上部にワードライン構造物２０が一定間隔をおいて配置される。ワードライン構造物２０は、ゲート酸化膜１２、導電層１４及びハードマスク膜１６の積層構造物より形成される。ワードライン構造物２０の両側には同じ絶縁膜よりスペーサ１８を形成する。
【００１２】
ワードライン構造物２０の両側にソース、ドレイン領域２２ａ，２２ｂが形成されており、ワードライン構造物２０間の空間にはソース、ドレイン領域２２ａ，２２ｂそれぞれとコンタクトされるようにコンタクトプラグ２５ａ，２５ｂが形成される。
【００１３】
この時、ワードライン構造物２０、特に、ワードライン構造物内の導電層１４とコンタクトプラグ２５ａ，２５ｂとがオーバーラップされる領域３０，３１でキャパシタンスが発生する。ここで、以後、電荷保存電極とコンタクトされるコンタクトプラグ２５ａとワードライン構造物２０間のキャパシタンス（以下、第１キャパシタンス）は、半導体メモリ素子のデータ保存キャパシタンスを増大させ、セル安定性を確保する役割を行う。一方、ビットラインとコンタクトされるコンタクトプラグ２５ｂとワードライン構造物２０間のキャパシタンス（以下、第２キャパシタンス）は、前述したように、ビットラインローディングキャパシタンスとして作用して、半導体メモリ素子のスピード特性を低下させる。
【００１４】
これにより、電荷保存電極とコンタクトされるコンタクトプラグ２５ａとワードライン構造物２０間の第１キャパシタンスは増大させる必要があり、ビットラインとコンタクトされるコンタクトプラグ２５ｂとワードライン構造物２０間の第２キャパシタンスは必ず減少させなければならない。しかし、ワードライン構造物２０の導電層１４が均一な厚さに形成され、ワードライン構造物２０の両側のスペーサ１８の厚さも同じであるので、第１及び第２キャパシタンスは同じ値を有する。これにより、第１キャパシタンスは増大させつつ第２キャパシタンスを減少させるのに難しさがある。
【特許文献１】米国特許５,６５４,９１５号公報
【特許文献２】特開平２０００−１７９８４０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明が解決しようとする技術的な課題は、外部信号ラインの寄生キャパシタンスを減少させて半導体メモリ素子の動作速度を改善できる半導体メモリ素子を提供することである。
【００１６】
また、本発明が解決しようとする他の技術的な課題は、外部信号ラインと連結されるプラグとワードライン間のキャパシタンスは減少させ、保存ノードと連結されるプラグとワードライン間のキャパシタンスは増大させうる半導体メモリ素子を提供することである。
【００１７】
本発明が解決しようとする他の技術的な課題は、前記半導体メモリ素子の製造方法を提供することである。
【課題を解決するための手段】
【００１８】
本発明の一見地による半導体メモリ素子は、半導体基板の所定部分に形成されるワードラインを含む。前記ワードラインの一側壁に第１スペーサが形成され、他側壁には第２スペーサが形成される。前記ワードラインの両側の半導体基板にソース及びドレイン領域が形成され、前記ソース及びドレイン領域とそれぞれコンタクトされるように電極配線が形成される。前記電極配線のうち何れか一つは外部信号ラインであり、前記外部信号ラインの電極配線は前記第１スペーサと隣接するソースまたはドレイン領域とコンタクトされ、前記第１スペーサは前記第２スペーサより相対的に低い誘電率を有し、前記第１スペーサと第２スペーサとは互いに対称であることが望ましい。
【００１９】
また、本発明の他の実施例による半導体メモリ素子は、前記半導体基板の所定部分に形成されるワードラインを含む。前記ワードラインの両側の半導体基板にソース及びドレイン領域が形成され、前記ドレイン領域側のワードラインの側壁に第１スペーサが形成され、前記ソース領域側のワードラインの側壁に第２スペーサが形成される。前記ソースまたはドレイン領域のうち何れか一つとコンタクトされるようにビットラインが形成され、前記スペーサとワードライン間にエッチストッパーが介在される。前記ビットラインとコンタクトされるソースまたはドレイン領域側の第１または第２スペーサは、前記ビットラインとコンタクトされていないドレインまたはソース領域側の第２または第１スペーサよりさらに低い誘電率を有し、前記第１スペーサと第２スペーサとは互いに対称である。
【００２０】
また、本発明のさらに他の実施例によるＤＲＡＭ素子は、活性領域及び素子分離領域が形成されている半導体基板の所定部分にワードライン構造物が形成され、前記ワードライン構造物の両側の半導体基板にソース及びドレイン領域が形成される。前記ワードライン構造物のドレイン領域側の側壁に第１スペーサが形成され、前記ワードライン構造物のソース領域側の側壁に第２スペーサが形成される。前記ワードライン構造物間に前記ソース領域とコンタクトされるように第１コンタクトパッドが形成され、前記ワードライン構造物間に前記ドレイン領域とコンタクトされるように第２コンタクトパッドが形成される。前記第２コンタクトパッドは、ビットラインとコンタクトされ、前記第１スペーサは前記第２スペーサに比べて相対的に誘電率の低い膜より構成され、前記第１スペーサと第２スペーサとは互いに対称である。
【００２１】
また、本発明の他の実施例によれば、ワードライン選択時にビットラインの信号を伝達するアクセストランジスタと、前記アクセストランジスタの動作によって駆動されるドライブトランジスタ及びプルアップ素子より構成されるＳＲＡＭ素子であって、前記アクセストランジスタは、半導体基板上に形成されるゲート電極を含む。前記ゲート電極の両側の前記半導体基板にソース及びドレイン領域が形成され、前記ゲート電極のソース領域側の側壁に第１スペーサが形成され、前記ゲート電極のドレイン領域側の側壁に第２スペーサが形成される。前記ソース領域（またはドレイン領域）とコンタクトされるようにビットラインが形成される。前記ビットラインと隣接した第１スペーサ（または第２スペーサ）は、前記第２スペーサ（または第１スペーサ）に比べて相対的に誘電率の低い膜より構成され、前記第１スペーサと第２スペーサとは互いに対称である。
【００２２】
また、本発明の他の実施例による不揮発性メモリ素子は、半導体基板上にトンネル酸化膜、浮遊ゲート、ゲート間誘電膜及び制御ゲートより構成されたゲート構造物を含む。前記ゲート構造物の両側の半導体基板にソース及びドレイン領域が形成される。前記ゲート電極のドレイン領域側の側壁に第１スペーサが形成され、前記ゲート電極がソース領域側の側壁に第２スペーサが形成される。前記ドレイン領域とコンタクトされるようにビットラインが形成され、前記ビットラインと隣接した第１スペーサは前記第２スペーサに比べて相対的に低い誘電率を有する膜より構成され、前記第１スペーサと第２スペーサとは互いに対称である。
【００２３】
また、本発明の他の見地による半導体メモリ素子の製造方法は、半導体基板上にワードラインを形成し、前記ワードラインの両側壁に第１スペーサを形成する。次いで、前記両側壁の第１スペーサのうち何れか一つを除去した後、前記第１スペーサが除去されたワードラインの一側壁に第１スペーサより誘電率の相対的に高い膜よりなる第２スペーサを形成する。次いで、前記ワードラインの両側の半導体基板にソース及びドレイン領域を形成する。
【００２４】
また、本発明の他の実施例による半導体メモリ素子の製造方法は、半導体基板上にワードラインを形成し、前記半導体基板及びワードラインの表面にエッチストッパーを形成する。次いで、前記ワードラインの両側壁に第１スペーサを形成し、前記ワードラインの一側壁に位置した第１スペーサを選択的に除去する。次いで、前記第１スペーサの除去されたワードラインの一側壁に第１スペーサより相対的に誘電率の高い膜より第２スペーサを形成し、前記ワードラインの両側の半導体基板にソース及びドレイン領域を形成する。次いで、前記半導体基板の上部に層間絶縁膜を形成した後、前記層間絶縁膜の内部及び上部に前記ソース及びドレイン領域のうち何れか一つとコンタクトされるようにビットラインを形成する。この時、前記ビットラインは、前記第１スペーサと隣接するソースまたはドレイン領域とコンタクトされるように形成される。
【発明の効果】
【００２５】
本発明によれば、外部信号ライン、すなわちビットラインと隣接するスペーサを相対的に誘電率の低い膜より形成する。これにより、ビットラインとワードライン（ゲート電極）間の寄生キャパシタンスを減らせる。また、ストーレッジノード電極と隣接するスペーサは、相対的に誘電率の高い膜より形成する。これにより、データ保存キャパシタンスを増大させうるので、セル安定性が確保できる。
【発明を実施するための最良の形態】
【００２６】
以下、添付した図面に基づいて本発明の望ましい実施例を説明する。しかし、本発明の実施例は色々な他の形態に変形でき、本発明の範囲が後述する実施例によって限定されると解釈されてはならない。本発明の実施例は、当業者に本発明をさらに完全に説明するために提供されるものである。したがって、図面での要素の形状はさらに明確な説明を強調するために誇張したものであり、図面上で同じ符号で表示された要素は同じ要素を意味する。
【００２７】
図５は、本発明の実施例１による半導体メモリ素子の断面図である。また、図６Ａないし図６Ｄは、本発明の実施例１による半導体メモリ素子の製造方法を説明するための断面図である。
【００２８】
図５を参照すれば、半導体基板１００の上部にゲート酸化膜１０５及び導電層１１０より形成されたワードライン１１５が形成される。ワードライン１１５は、ワードライン構造物、ゲート電極またはゲート構造物と称されうる。ワードライン１１５の両側の半導体基板１００にソース及びドレイン領域１４５ａ，１４５ｂがＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）状に形成される。この時、ドレイン領域１４５ｂは、以後、外部信号ライン、例えば、ビットラインとコンタクトされる。また、ソース及びドレイン領域１４５ａ，１４５ｂは相互変換され、本実施例では外部信号ラインがドレイン領域１４５ｂとコンタクトされると仮定した。
【００２９】
ワードライン１１５とドレイン領域１４５ｂ（またはソース領域）間に第１スペーサ１２６が形成され、ワードライン１１５とソース領域１４５ａ（またはドレイン領域）間に第２スペーサ１３６が形成される。第１スペーサ１２６は第２スペーサ１３６に比べて誘電率の低い絶縁膜より形成され、例えば、第１スペーサ１２６はシリコン酸化膜より形成され、第２スペーサ１３６はシリコン窒化膜またはアンドープト（ドープされていない）ポリシリコン膜より形成されうる。また、第１及び第２スペーサ１２６，１３６は相互対称になるように同じ厚さに形成される。
【００３０】
半導体基板１００の結果物の上部に層間絶縁膜１５０が形成され、層間絶縁膜１５０の内部に第１及び第２配線１５５ａ，１５５ｂが形成される。第１配線１５５ａは例えば、ソース領域１４５ａとコンタクトされ、第２配線１５５ｂはドレイン領域１４５ｂとコンタクトされる。第２配線１５５ｂは外部信号ライン、例えば、ビットラインでありうる。
【００３１】
このような構成を有する半導体メモリ素子は、次のような方式で形成される。
【００３２】
図６Ａに示されたように、半導体基板１００の上部にゲート酸化膜１０５及び導電層１１０を順次に積層する。導電層１１０は、例えば、ドーピングされたポリシリコン膜、金属シリサイド膜、及び遷移金属膜であるか、またはそれらの積層膜でありうる。導電層１１０及びゲート酸化膜１０５をパターニングして、ワードライン１１５を形成する。ワードライン１１５の両側の半導体基板１００に基板１００と反対の導電型の低濃度不純物を注入し、低濃度不純物領域１２０ａ，１２０ｂを形成する。ワードライン１１５が形成された半導体基板１００の上部にスペーサ用第１膜１２５をコンフォーマルに蒸着する。第１膜１２５は、例えば、シリコン酸化膜でありうる。
【００３３】
図６Ｂを参照して、第１膜１２５をワードライン１１５の表面が露出されるようにＣＦ４、Ｏ２及びＡｒ混合ガスまたはＣＨＦ３、Ｏ２及びＡｒ混合ガスを使用して異方性エッチングを進めることによって、ワードライン１１５の両側壁に第１スペーサ１２６を形成する。次いで、外部信号ラインの形成される領域側のスペーサ１２６部分が遮蔽されるようにフォトレジストパターン１３０を形成する。望ましくは、フォトレジストパターン１３０は、ドレイン予定領域側の第１スペーサ１２６を遮蔽し、ソース予定領域側の第１スペーサ１２６が露出されるように形成される。次いで、露出されたソース予定領域側の第１スペーサ１２６を除去する。
【００３４】
図６Ｃを参照して、フォトレジストパターン１３０を公知の方式で除去する。次いで、半導体基板１００の結果物の上部に第２膜１３５を蒸着する。第２膜１３５は、第１膜１２５よりは誘電率の高い膜、例えば、シリコン窒化膜またはアンドープト（ドープされていない）ポリシリコン膜が利用され、第１膜１２５と同じ厚さに蒸着されることが望ましい。
【００３５】
図６Ｄのように、第２膜１３５を前記ワードライン１１５が露出されるようにＣＦ４、Ｏ２及びＡｒ混合ガスまたはＣＨＦ３、Ｏ２及びＡｒ混合ガスを使用して異方性エッチングを進めることによって、第２スペーサ１３６を形成する。第２スペーサ１３６は、第１スペーサが除去されたワードライン１１５側壁、例えば、ソース予定領域側のワードライン１１５の側壁に形成される。これにより、ワードライン１１５の両側壁に誘電率の相異なるスペーサ１２６，１３６が形成される。ワードライン１１５の両側の半導体基板に高濃度不純物をイオン注入して、高濃度不純物領域１４０ａ，１４０ｂを形成すると同時に、ＬＤＤ状のソース、ドレイン領域１４５ａ，１４５ｂを形成する。これにより、ＭＯＳトランジスタが完成される。
【００３６】
次いで、再び図５を参照して、ＭＯＳトランジスタが形成された半導体基板１００の上部に層間絶縁膜１５０を蒸着し、ソース及びドレイン領域１４５ａ，１４５ｂが露出されるように層間絶縁膜１５０をエッチングして、コンタクトホール（図示せず）を形成する。層間絶縁膜１５０の上部にコンタクトホールが充填されるように導電層を蒸着した後、所定部分をパターニングして第１及び第２配線１５５ａ，１５５ｂを形成する。この時、第２配線１５５ｂは、外部信号ラインであるビットラインである。
【００３７】
前記本実施例は外部信号ライン、すなわち、ビットラインと隣接する側壁スペーサを他側のスペーサより相対的に低い誘電率を有する絶縁膜より形成する。これにより、ビットラインとワードライン間の寄生キャパシタンスが減少し、全体的にビットラインローディング（loading）キャパシタンスが減少する。
【００３８】
本実施例では、例えば、第１スペーサ１２６を先に形成した後に第２スペーサ１３６を形成した。しかし、これに限定されず、第２スペーサ１３６を先に形成し、ドレイン領域１４５ｂ側の第２スペーサ１３６を除去した後、第１スペーサ１２６を形成しても同じ効果を収めうる。
【００３９】
図７は、本発明の実施例２による半導体メモリ素子の断面図であり、図８Ａないし図８Ｅは、本発明の実施例２による半導体メモリ素子の製造方法を説明するための各工程別断面図である。
【００４０】
図７を参照して、半導体基板２００の上部にゲート酸化膜２０５及び導電層２１０より形成されたワードライン２１５が形成される。ワードライン２１５の両側の半導体基板１００にソース、ドレイン領域２５５ａ，２５５ｂがＬＤＤ状に形成される。前記ソース、ドレイン領域２５５ａ，２５５ｂは、信号の入出力によってその役割が相互変換され、本実施例では、以後に形成される外部信号ラインがコンタクトされる領域をドレイン領域２５５ｂと仮定した。
【００４１】
ワードライン２１５とドレイン領域２５５ｂ（またはソース領域）間に第１スペーサ２３６が形成され、ワードライン２１５とソース領域２５５ａ（またはドレイン領域）間に第２スペーサ２４６が形成されている。第１スペーサ２３６は、第２スペーサ２４６に比べて誘電率の低い絶縁膜より形成され、例えば、第１スペーサ１２６はシリコン酸化膜より形成され、第２スペーサ２４６はシリコン窒化膜またはアンドープトポリシリコン膜より形成されうる。また、第１及び第２スペーサ２３６，２４６は相互対称になるように同じ厚さに形成される。
【００４２】
また、第１及び第２スペーサ２３６，２４６とワードライン２１５間にエッチストッパー２３２が介在される。エッチストッパーは、シリコン酸化膜２２５及びシリコン窒化膜２３０の積層膜であり、シリコン酸化膜２２５は半導体基板２００の表面と、ワードライン２１５側壁及び上面を覆い包むように形成され、シリコン窒化膜２３０は、スペーサ２３６，２４６と基板２００間及びスペーサ２３６，２４６とワードライン２１５間に介在される。ここで、エッチストッパー２３２は、ゲート酸化膜２０５及び基板２００を保護する役割を行い、前記窒化膜２３０が実質的なエッチストッパーの役割を行う。
【００４３】
半導体基板２００の結果物の上部に層間絶縁膜２６０が形成され、層間絶縁膜２５０の内部に第１及び第２配線２６５ａ，２６５ｂが形成される。第１配線２６５ａは、例えば、ソース領域２５５ａとコンタクトされ、第２配線２６５ｂはドレイン領域２５５ｂとコンタクトされ、第２配線２５５ｂは外部信号ライン、例えばビットラインでありうる。
【００４４】
このような構成を有する本実施例の半導体メモリ素子は、次のような方式で形成される。
【００４５】
図８Ａに示されたように、半導体基板２００の上部にゲート酸化膜２０５及び導電層２１０を順次に積層する。導電層２１０は、例えば、ドーピングされたポリシリコン膜、金属シリサイド膜、及び遷移金属膜であるか、またはそれらの積層膜でありうる。導電層２１０及び／またはゲート酸化膜２０５をパターニングして、ワードライン２１５を形成する。ワードライン２１５の両側の半導体基板２００に半導体基板２００と反対の導電型の低濃度不純物を注入して、低濃度不純物領域２２０ａ，２２０ｂを形成する。ワードライン２１５が形成された半導体基板２００の上部にエッチストッパー２３２としてシリコン酸化膜２２５及びシリコン窒化膜２３０を順次に蒸着する。シリコン酸化膜２２５は、半導体基板２００を保護するために提供され、約１００ないし３００Åの厚さに形成され、シリコン窒化膜２３０は、以後のスペーサ形成工程及びスペーサ除去工程時にゲート酸化膜２０５を保護するために提供され、約１００ないし３００Å厚さに形成される。窒化膜２３０の上部にスペーサ用第１膜２３５を蒸着する。第１膜２３５は、例えば、誘電率の低い絶縁膜、例えばシリコン酸化膜が利用されうる。この時、第１膜は、例えば、約５００ないし１５００Å厚さに形成される。
【００４６】
図８Ｂを参照して、第１膜２３５を前記ワードライン２１５の上部のエッチストッパー２３２が露出されるようにＣＦ４、Ｏ２及びＡｒ混合ガスまたはＣＨＦ３、Ｏ２及びＡｒ混合ガスを使用して異方性エッチングを進めることによって、ワードライン２１５の両側壁に第１スペーサ２３６を形成する。この時、シリコン酸化膜の第１膜２３５と窒化膜２３０とは、３〜５：１ほどの選択比を有するように異方性エッチングして、前記第１膜２３５がエッチングされる間に窒化膜２３０を残留させて下部シリコン酸化膜２２５が損傷されないようにする。
【００４７】
図８Ｃのように、以後、ソース領域となる低濃度不純物領域２２０ａ及び前記低濃度不純物領域２２０ａと隣接した第１スペーサ２３６が露出されるように、すなわち、外部信号ラインが形成されるドレイン領域側のスペーサ２３６が遮蔽されるように公知のフォトリソグラフィ工程によってフォトレジストパターン２４０を形成する。次いで、露出された第１スペーサ２３６をＨＦ溶液を利用した湿式または乾式エッチングによって選択的に除去する。この時、ゲート酸化膜２０５及び半導体基板２００の表面は、エッチストッパー２３２によって遮蔽されているので、シリコン酸化膜よりなる第１スペーサ２３６の除去時、ゲート酸化膜２０５の消失及び基板２００の損傷を防止しうる。
【００４８】
次いで、図８Ｄに示されたように、前記フォトレジストパターン２４０を公知の方式で除去する。半導体基板２００の結果物の上部に第２膜２４５を第１膜２３５と同じ厚さ、例えば５００ないし１５００Åの厚さに蒸着する。第２膜２４５は、第１膜２３５よりは誘電率の高い膜、例えば、シリコン窒化膜またはアンドープトポリシリコン膜が利用されうる。
【００４９】
図８Ｅのように、第２膜２４５をワードライン２１５上のエッチストッパー２３２、望ましくはエッチストッパー２３２のシリコン酸化膜２２５が露出されるように前記方法で異方性エッチングして、第２スペーサ２４６を形成する。第２スペーサ２４６は、第１スペーサが除去されたワードライン２１５の側壁、すなわち、ソース予定領域側のワードライン２１５の側壁に形成される。この時、ドレイン領域側のワードライン２１５の側壁には既に第１スペーサ２３６が形成されているので、スペーサが備わっていないソース領域側のワードライン２１５の側壁にだけ第２スペーサ２４６が形成される。
【００５０】
これにより、ワードライン２１５の両側壁に誘電率の相異なるスペーサ２３６，２４６が形成される。ワードライン２１５の両側の半導体基板２００に高濃度不純物をイオン注入して、高濃度不純物領域２５０ａ，２５０ｂを形成し、ＬＤＤ状のソース、ドレイン領域２５５ａ，２５５ｂを形成する。これにより、ＭＯＳトランジスタが完成される。
【００５１】
次いで、図７を参照して、ＭＯＳトランジスタの形成された半導体基板２００の上部に層間絶縁膜２６０を蒸着し、ソース及びドレイン領域２５５ａ，２５５ｂが露出されるように層間絶縁膜２６０をエッチングして、コンタクトホール（図示せず）を形成する。層間絶縁膜２６０の上部にコンタクトホールが充填されるように導電層を蒸着した後、前記導電層の所定部分をパターニングして第１及び第２配線２６５ａ，２６５ｂを形成する。この時、第２配線２６５ｂは、外部信号ラインであるビットラインである。
【００５２】
本実施例のように、スペーサ２３６，２４６とワードライン２１５間にエッチストッパーを形成することによって、第１スペーサ２３６の除去及び第２スペーサ２４６の形成時、ゲート酸化膜２０５の流失及び半導体基板２００の損傷を防止しうる。
【００５３】
また、前述した実施例１と同様に、外部信号ライン、すなわち、ビットラインと隣接する側壁スペーサを他側のスペーサより相対的に低い誘電率を有する絶縁膜より形成することによって、ビットラインとワードライン間の寄生キャパシタンスが減少し、全体的にビットラインローディングキャパシタンスが減少する。
【００５４】
一方、半導体素子の集積度が増大するにつれて、活性領域上にコンタクトホールを形成するためのマージンが減少することによって、活性領域と素子分離領域とにわたってコンタクトホールを形成するボーダーレスコンタクト構造が提案されている。ボーダーレスコンタクト工程は、トランジスタのゲート電極とコンタクト間の距離は維持しつつコンタクトのサイズが減少しないように活性領域と素子分離領域とにわたってコンタクトホールを形成する工程である。
【００５５】
このようなボーダーレスコンタクトを形成するために、図８Ｅと同様に、ソース及びドレイン領域２５５ａ，２５５ｂを形成した後、図９に示されたように、ボーダーレスコンタクト用エッチストッパー２５７を半導体基板の結果物の上部に被覆する。ボーダーレスコンタクト用エッチストッパー２５７では、例えば、シリコン窒化膜が利用されうる。次いで、ボーダーレスコンタクト用エッチストッパー２５７の上部に層間絶縁膜２６０を形成し、素子分離膜２０２及びソース、ドレイン領域２５５ａ，２５５ｂが露出されるように層間絶縁膜２６０をエッチングした後、露出されたエッチストッパー２５７をエッチングしてボーダーレスコンタクトホール２６２を限定する。
【００５６】
このようにボーダーレスコンタクト用エッチストッパー２５７が形成されても、外部信号ライン（図示せず）と隣接するスペーサ２３６は相対的に低い誘電率を有する膜より形成されるので、外部信号ラインとワードライン２１５間の寄生キャパシタンスは相対的に減少する。
【００５７】
図１０は、本発明の実施例３によるＤＲＡＭ素子の断面図である。
【００５８】
図１０を参照して、素子分離膜（図示せず）が形成された半導体基板３００の上部にゲート酸化膜３０５、導電層３１０及びハードマスク膜３１５より構成されたワードライン構造物３２０が形成される。ＤＲＡＭ素子のワードライン構造物は、一つの活性領域当り２つのワードライン構造物が過ぎるように形成される。ワードライン構造物３２０の両側の半導体基板３００にソース、ドレイン領域３５０ａ，３５０ｂが形成される。ソース領域３５０ａはワードライン構造物３２０の外側に形成され、ドレイン領域３５０ｂはワードライン構造物３２０間に形成されうる。
【００５９】
ワードライン構造物３２０のドレイン領域３５０ｂ側の側壁に第１スペーサ３４０が形成され、ワードライン構造物３２０のソース領域３５０ａ側の側壁に第２スペーサ３４５が形成される。第１スペーサ３４０は、第２スペーサ３４５より相対的に低い誘電率を有する絶縁膜より形成され、第１スペーサ３４０と第２スペーサ３４５とは相互同じ厚さに対称になるように形成される。例えば、第１スペーサ３４０はシリコン酸化膜より形成され、第２スペーサ３４５はシリコン窒化膜またはアンドープトポリシリコン膜が利用されうる。
【００６０】
第１及び第２スペーサ３４０，３４５とワードライン構造物３２０間にエッチストッパー３３７が介在されうる。エッチストッパー３３７は、シリコン酸化膜３３０及びシリコン窒化膜３３５の積層膜であり、シリコン酸化膜３３０はスペーサ３４０，３４５と半導体基板３００間、スペーサ３４０，３４５とワードライン構造物３２０間、及び／またはワードライン構造物３２０の上部に形成される。シリコン窒化膜３３５は、スペーサ３４０，３４５と半導体基板間及びスペーサ３４０，３４５とワードライン構造物３２０間に形成される。前述したように、エッチストッパー３３７はゲート酸化膜３０５及び基板３００を保護する役割を行う。
【００６１】
半導体基板３００の結果物の上部に層間絶縁膜（図示せず）が形成され、ソース及びドレイン領域３５０ａ，３５０ｂが露出されるようにコンタクトホール（図示せず）が形成される。コンタクトホールの内部に導電物が充填され、第１及び第２コンタクトパッド３５５ａ，３３５ｂが形成される。第１コンタクトパッド３５５ａはソース領域３５０ａとコンタクトされた後、ストーレッジノード電極（図示せず）と電気的に連結される。第２コンタクトパッド３５５ｂはドレイン領域３５０ｂとコンタクトされた後、ビットラインとコンタクトされる。
【００６２】
このような本実施例は、前記実施例１及び２と同じ方法で形成され、前記コンタクトパッド３５５ａ，３５５ｂは公知のように、エッチバックまたは化学的機械的研磨方式で形成されうる。
【００６３】
このような構造を有するＤＲＡＭ素子は、ストーレッジノード電極とコンタクトされる第１コンタクトパッド３５５ａとワードライン構造物３２０間に比較的誘電率の高い第２スペーサ３４０が介在されることによって、第１コンタクトパッド３５５ａとワードライン構造物３２０間のキャパシタンスが増大するので、データ保存キャパシタンスが増大する。したがって、セル安定性が確保できる。
【００６４】
一方、ビットラインとコンタクトされる第２コンタクトパッド３５５ｂとワードライン構造物３２０間に比較的誘電率の低い第１スペーサ３４０が介在されることによって、第２コンタクトパッド３５５ｂとワードライン構造物３２０間のキャパシタンスが前記第１コンタクトパッド３５５ａとワードライン構造物３２０間のキャパシタンスより少なくなって、ビットラインローディングキャパシタンスを減少しうる。これにより、さらに速い動作スピードが得られる。
【００６５】
図１１は、本発明の実施例４によるＳＲＡＭ素子の断面図である。
【００６６】
図１１を参照して、素子分離膜４０２が形成された半導体基板４００の上部にゲート酸化膜３０５及び導電層３１０より構成されたゲート電極４１５ａ，４１５ｂが形成される。ここで、ゲート電極４１５ａは、ＳＲＡＭ素子（図２参照）のアクセストランジスタＴＡ１のゲート電極であり、ゲート電極４１５ｂはドライブトランジスタのゲート電極である。
【００６７】
ゲート電極４１５ａ，４１５ｂの両側の半導体基板４００にソース、ドレイン領域４５０ａ，４５０ｂが形成される。この時、ソース領域４５０ａはアクセストランジスタ用ゲート電極４１５ａの外側に形成され、ドレイン領域４５０ｂはアクセストランジスタ及びドライブトランジスタが共有するように２つのゲート電極４１５ａ，４１５ｂ間に形成され、前記ドレイン領域４５０ｂは電荷保存ノードとなる。
【００６８】
アクセストランジスタ用ゲート電極４１５ａのソース領域４５０ａ側の側壁に第１スペーサ４３５が形成され、アクセストランジスタ及びドライブトランジスタのゲート電極４１５ａ，４１５ｂの共通ドレイン領域４５０ｂ側の側壁に第２スペーサ４４５が形成される。ここで、第１スペーサ４３５は、第２スペーサ４４５より相対的に低い誘電率を有する膜より形成され、第１スペーサ４３５は、例えばシリコン酸化膜より形成され、第２スペーサ４４５は、例えばシリコン窒化膜またはアンドープトポリシリコン膜より形成されうる。また、第１及び第２スペーサ４４５は、相互対称になるように同じ厚さに形成される。
【００６９】
ドライブトランジスタのソース領域側のスペーサ（図示せず）は、外部信号ラインと隣接していないので、第２スペーサと同じ物質より形成されうる。
【００７０】
第１及び第２スペーサ４３５，４４５とゲート電極４１５ａ，４１５ｂ間にエッチストッパー４２７が介在されうる。エッチストッパー４２７は、シリコン酸化膜４２０及びシリコン窒化膜４２５の積層膜であり、シリコン酸化膜４２０は、前述したように、スペーサ４３５，４４５と半導体基板４００間、スペーサ４３５，４４５とゲート電極４１５ａ，４１５ｂ間及びゲート電極４１５ａ，４１５ｂの上部に形成さるる。一方、窒化膜４２５は、スペーサ４３５，４４５と半導体基板４００間及びスペーサ４３５，４４５とゲート電極４１５ａ，４１５ｂ間に形成される。前述したように、エッチストッパー４２７は、ゲート酸化膜４０５及び基板４００を保護する役割を行う。
【００７１】
半導体基板４００の結果物の上部に層間絶縁膜４５５が形成され、アクセストランジスタのソース領域４５０ａが露出されるようにコンタクトホール（図示せず）が形成される。露出されたドレイン領域４５０ｂとコンタクトされるようにビットライン４６０を形成する。
【００７２】
このような本実施例のスペーサは、前記実施例１及び２の方法と同じ方法で形成されうる。
【００７３】
このようなＳＲＡＭ素子は、ビットライン４６０と隣接するアクセストランジスタのソース領域側のスペーサを相対的に誘電率の低い物質より形成する。これにより、ビットライン４６０とアクセストランジスタのゲート電極４１５ａの寄生キャパシタンス（ビットラインローディングキャパシタンス）を減らせる。一方、ＳＲＡＭ素子で電荷保存ノードの役割を行うアクセストランジスタのドレイン領域側のスペーサは、相対的に誘電率の高い物質より形成することによって、ＳＲＡＭ素子のデータ保存キャパシタンスを増大させうる。
【００７４】
図１２は、本発明の実施例５による不揮発性メモリ素子の断面図である。
【００７５】
図１２を参照すれば、半導体基板５００の上部にトンネル酸化膜５０２、浮遊ゲート５０４、ゲート間誘電膜５０６、制御ゲート４０８及びシリサイド層５０９の積層膜より構成されたゲート構造物５１０が形成される。トンネル酸化膜５０２は薄膜の熱酸化膜であり、浮遊ゲート５０４及び制御ゲート５０８はドーピングされたポリシリコン膜より構成されうる。ゲート間誘電体膜５０６は、例えばＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜より形成されうる。
【００７６】
ゲート構造物５１０の両側にはソース及びドレイン領域５２０ａ，５２０ｂが形成される。ゲート構造物５１０のドレイン領域５２０ｂ側の側壁に第１スペーサ５３０が形成され、ソース領域５２０ａ側の側壁に第２スペーサ５４０が形成される。第１スペーサ５３０は、第２スペーサ５４０に比べて誘電率の低い絶縁膜、例えば、シリコン酸化膜より形成され、第２スペーサ５４０はシリコン窒化膜またはアンドープトポリシリコン膜より形成されうる。
【００７７】
第１及び第２スペーサ５３０，５４０とゲート構造物５１０間にエッチストッパー５６０が介在されうる。エッチストッパー５６０は、シリコン酸化膜５５０及びシリコン窒化膜５５５の積層膜でありうる。シリコン酸化膜５５０は、スペーサ５３０，５４０と半導体基板５００間、スペーサ５３０，５４０とゲート構造物５１０間及びゲート構造物５１０の上部に形成されうる。一方、シリコン窒化膜５５５は、スペーサ５３０，５４０と半導体基板５００間及びスペーサ５３０，５４０とゲート構造物５１０間に形成される。エッチストッパー５６０は、トンネル酸化膜５０２及び基板５００を保護する役割を行う。
【００７８】
半導体基板の結果物の上部に層間絶縁膜５７０が形成される。層間絶縁膜５７０は、ソース及びドレイン領域５２０ａ，５２０ｂが露出されるように所定部分をエッチングし、層間絶縁膜５７０の所定部分にコンタクトホール（図示せず）が形成される。露出されたソース領域５２０ａとコンタクトされるようにソース電極配線５８０ａが形成され、露出されたドレイン領域５２０ｂとコンタクトされるようにビットライン５８０ｂが形成される。
【００７９】
このような本実施例のスペーサも前記実施例１及び２の方法と同様に形成されうる。
【００８０】
このような不揮発性メモリ素子は、ビットライン５８０ｂと隣接する第１スペーサ５３０を相対的に誘電率の低い物質より形成する。これにより、ビットライン５８０ｂとゲート構造物５１０間の寄生キャパシタンスを減らせる。
【００８１】
以上、本発明を望ましい実施例を詳細に説明したが、本発明は前記実施例に限定されず、本発明の技術的思想の範囲内で当業者によって多様な変形が可能である。
【産業上の利用可能性】
【００８２】
本発明の半導体メモリ素子及びその製造方法はビットラインとワードライン間の寄生キャパシタンスを減少させ、動作スピードを改善しうるので、高速のデバイスに適用可能である。
【図面の簡単な説明】
【００８３】
【図１】一般的なＤＲＡＭ素子を概略的に示す回路図である。
【図２】一般的なＳＲＡＭ素子の単位セルを概略的に示す回路図である。
【図３】一般的な不揮発性メモリ素子を概略的に示す回路図である。
【図４】ビットラインと連結されるコンタクトプラグ及びワードラインを示す一般的なＤＲＡＭメモリ素子の断面図である。
【図５】本発明の実施例１による半導体メモリ素子の断面図である。
【図６Ａ】本発明の実施例１による半導体メモリ素子の製造方法を説明するための断面図であって、最初の工程を示すものである。
【図６Ｂ】図６Ａの次の工程を示すものである。
【図６Ｃ】図６Ｂの次の工程を示すものである。
【図６Ｄ】図６Ｃの次の工程を示すものである。
【図７】本発明の実施例２による半導体メモリ素子の断面図である。
【図８Ａ】本発明の実施例２による半導体メモリ素子の製造方法を説明するための各工程別断面図であって、最初の工程を示すものである。
【図８Ｂ】図８Ａの次の工程を示すものである。
【図８Ｃ】図８Ｂの次の工程を示すものである。
【図８Ｄ】図８Ｃの次の工程を示すものである。
【図８Ｅ】図８Ｄの次の工程を示すものである。
【図９】ボーダーレスコンタクト用エッチストッパーが形成された本発明による半導体メモリ素子の断面図である。
【図１０】本発明の実施例３によるＤＲＡＭ素子の断面図である。
【図１１】本発明の実施例４によるＳＲＡＭ素子の断面図である。
【図１２】本発明の実施例５による不揮発性メモリ素子の断面図である。
【符号の説明】
【００８４】
１００    半導体基板
１０５    ゲート酸化膜
１１０    導電層
１１５    ワードライン
１２６，１３６    第１及び第２スペーサ
１４５ａ，１４５ｂ    ソース及びドレイン領域
１５０    層間絶縁膜
１５５ａ，１５５ｂ    第１及び第２配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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