(57)【要約】【課題】  ゲート電極の加工上がり寸法にバラツキがある場合においても、ＬＤＤ層またはハロー層を精度よく形成する。【解決手段】  ゲート電極１３のゲート長Ｌの実測値が設計値よりも短い場合、ハロー層１５ａ、１５ｂ形成時の注入エネルギーを大きくするとともに、注入角度θの傾きを大きくし、ゲート電極１３のゲート長Ｌの実測値が設計値よりも長い場合、ハロー層１５ａ、１５ｂ形成時の注入エネルギーを小さくするとともに、注入角度θの傾きを小さくする。【選択図】      図１
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【特許請求の範囲】
【請求項１】
第１導電型半導体基板上に形成されたゲート電極と、
前記ゲート電極の両側にそれぞれ配置されるようにして前記第１導電型半導体基板に形成された第２導電型ソース層／ドレイン層と、
前記第２導電型ソース層／ドレイン層のチャンネル側の壁面にそれぞれ配置されるようにして前記第１導電型半導体基板に形成された前記第１導電型ハロー層とを備え、
前記ゲート長の実測値に基づいて前記第１導電型ハロー層の注入角度および深さが設定されていることを特徴とする半導体装置。
【請求項２】
第１導電型半導体基板上に形成されたゲート電極と、
前記ゲート電極の側壁に形成されたサイドウォールと、
前記ゲート電極の両側にそれぞれ配置されるようにして前記第１導電型半導体基板に形成された第２導電型ＬＤＤ層と、
前記サイドウォールの両側にそれぞれ配置されるようにして前記第１導電型半導体基板に形成された第２導電型ソース層／ドレイン層と、
前記第２導電型ソース層／ドレイン層のチャンネル側の壁面にそれぞれ配置されるようにして前記第１導電型半導体基板に形成された前記第１導電型ハロー層とを備え、
前記ゲート長の実測値に基づいて、前記第２導電型ＬＤＤ層の深さが設定されるとともに、前記第１導電型ハロー層の注入角度および深さが設定されていることを特徴とする半導体装置。
【請求項３】
半導体基板上に形成されたゲート電極の寸法の実測値を入力する実測値入力手段と、
前記入力された実測値に基づいてハロー層形成時の注入角度を制御する注入角度制御手段と、
前記入力された実測値に基づいてハロー層形成時の注入エネルギーを制御する注入エネルギー制御手段とを備えることを特徴とするイオン注入装置。
【請求項４】
半導体基板上に形成されたゲート電極の寸法の実測値を入力する実測値入力手段と、
前記入力された実測値に基づいてＬＤＤ層形成時の注入エネルギーを制御する注入エネルギー制御手段と、
前記入力された実測値に基づいてＬＤＤ層形成時のドーズ量を制御するドーズ量制御手段とを備えることを特徴とするイオン注入装置。
【請求項５】
第１導電型半導体基板上にゲート電極を形成する工程と、
前記第１導電型半導体基板上に形成されたゲート電極の寸法を測定する工程と、
前記ゲート電極をマスクとして第２導電型不純物を前記第１導電型半導体基板にイオン注入することにより、前記ゲート電極の両側にそれぞれ配置された第２導電型ソース層／ドレイン層を形成する工程と、
前記ゲート電極の寸法の測定値に基づいてハロー層形成時の注入角度および注入エネルギーを設定する工程と、
前記設定された条件に基づいて前記ゲート電極をマスクとして第１導電型不純物を前記第１導電型半導体基板に斜めイオン注入することにより、前記第２導電型ソース層／ドレイン層のチャンネル側の壁面にそれぞれ配置された第１導電型ハロー層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項６】
第１導電型半導体基板上にゲート電極を形成する工程と、
前記第１導電型半導体基板上に形成されたゲート電極の寸法を測定する工程と、
前記ゲート電極の寸法の測定値に基づいてＬＤＤ層形成時の注入エネルギーを設定する工程と、
前記設定されたＬＤＤ層形成時の条件に基づいて前記ゲート電極をマスクとして第２導電型不純物を前記第１導電型半導体基板にイオン注入することにより、前記ゲート電極の両側にそれぞれ配置された第２導電型ＬＤＤ層を形成する工程と、
前記ゲート電極の寸法の測定値に基づいてハロー層形成時の注入角度および注入エネルギーを設定する工程と、
前記設定されたハロー層形成時の条件に基づいて前記ゲート電極をマスクとして第１導電型不純物を前記第１導電型半導体基板に斜めイオン注入することにより、前記第２導電型ソース層／ドレイン層のチャンネル側の壁面にそれぞれ配置された第１導電型ハロー層を形成する工程と、
前記ゲート電極の側壁にサイドウォールを形成する工程と、
前記ゲート電極および前記サイドウォールをマスクとして第２導電型不純物を前記第１導電型半導体基板にイオン注入することにより、前記サイドウォールの両側にそれぞれ配置された第２導電型ソース層／ドレイン層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項７】
前記ゲート電極の寸法の測定値が設計値よりも短い場合、前記第２導電型ＬＤＤ層形成時の注入エネルギーを小さくすることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記ゲート電極の寸法の測定値が設計値よりも短い場合、前記第１導電型ハロー層形成時の注入エネルギーを大きくとともに、前記第１導電型ハロー層形成時の注入角度の傾きを大きくすることを特徴とする請求項５〜７のいずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、イオン注入装置および半導体装置の製造方法に関し、特に、ハロー構造を有する電界効果型トランジスタに適用して好適なものである。
【背景技術】
【０００２】
従来の半導体装置では、電界効果型トランジスタで発生するホットキャリアを減少させて、耐圧を向上させるために、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）層を形成することが行われている。
また、例えば、特許文献１には、ショートチャンネル効果に伴って発生するパンチスルーの影響を軽減するため、ソース／ドレイン層とは逆極性のハロー層をソース層／ドレイン層のチャンネル側の壁面にそれぞれ形成する方法が開示されている。
【特許文献１】特開２００１−１６８３３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、従来のＬＤＤ層またはハロー層形成時の注入角度および注入エネルギーは一定値に固定されている。このため、ゲート電極の加工上がり寸法にバラツキがある場合、ＬＤＤ層またはハロー層の深さや濃度などが最適値からずれ、しきい値電圧がばらつくという問題があった。
そこで、本発明の目的は、ゲート電極の加工上がり寸法にバラツキがある場合においても、ＬＤＤ層またはハロー層を精度よく形成することが可能な半導体装置、イオン注入装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００４】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、第１導電型半導体基板上に形成されたゲート電極と、前記ゲート電極の両側にそれぞれ配置されるようにして前記第１導電型半導体基板に形成された第２導電型ソース層／ドレイン層と、前記第２導電型ソース層／ドレイン層のチャンネル側の壁面にそれぞれ配置されるようにして前記第１導電型半導体基板に形成された前記第１導電型ハロー層とを備え、前記ゲート長の実測値に基づいて前記第１導電型ハロー層の注入角度および深さが設定されていることを特徴とする。
【０００５】
これにより、ゲート電極の加工上がり寸法をイオン注入条件にフィードバックしつつ、ハロー層形成時のイオン注入を行うことが可能となる。このため、ゲート電極の加工上がり寸法にバラツキがある場合においても、ハロー層を精度よく形成することが可能となり、パンチスルーの発生を安定して防止することが可能となる。
また、本発明の一態様に係る半導体装置によれば、第１導電型半導体基板上に形成されたゲート電極と、前記ゲート電極の側壁に形成されたサイドウォールと、前記ゲート電極の両側にそれぞれ配置されるようにして前記第１導電型半導体基板に形成された第２導電型ＬＤＤ層と、前記サイドウォールの両側にそれぞれ配置されるようにして前記第１導電型半導体基板に形成された第２導電型ソース層／ドレイン層と、前記第２導電型ソース層／ドレイン層のチャンネル側の壁面にそれぞれ配置されるようにして前記第１導電型半導体基板に形成された前記第１導電型ハロー層とを備え、前記ゲート長の実測値に基づいて、前記第２導電型ＬＤＤ層の深さが設定されるとともに、前記第１導電型ハロー層の注入角度および深さが設定されていることを特徴とする。
【０００６】
これにより、ゲート電極の加工上がり寸法をイオン注入条件にフィードバックしつつ、ＬＤＤ層およびハロー層形成時のイオン注入を行うことが可能となる。このため、ゲート電極の加工上がり寸法にバラツキがある場合においても、ＬＤＤ層およびハロー層を精度よく形成することが可能となり、耐圧を向上させることが可能となるとともに、パンチスルーの発生を安定して防止することが可能となる。
【０００７】
また、本発明の一態様に係るイオン注入装置によれば、半導体基板上に形成されたゲート電極の寸法の実測値を入力する実測値入力手段と、前記入力された実測値に基づいてハロー層形成時の注入角度を制御する注入角度制御手段と、前記入力された実測値に基づいてハロー層形成時の注入エネルギーを制御する注入エネルギー制御手段とを備えることを特徴とする。
【０００８】
これにより、ゲート電極の加工上がり寸法に基づいてハロー層の深さを変更することが可能となる。このため、ゲート電極の加工上がり寸法にバラツキがある場合においても、ハロー層を精度よく形成することが可能となり、パンチスルーの発生を安定して防止することが可能となる。
また、本発明の一態様に係るイオン注入装置によれば、半導体基板上に形成されたゲート電極の寸法の実測値を入力する実測値入力手段と、前記入力された実測値に基づいてＬＤＤ層形成時の注入エネルギーを制御する注入エネルギー制御手段と、前記入力された実測値に基づいてＬＤＤ層形成時のドーズ量を制御するドーズ量制御手段とを備えることを特徴とする。
【０００９】
これにより、ゲート電極の加工上がり寸法に基づいてＬＤＤ層の深さおよび不純物濃度を変更することが可能となる。このため、ゲート電極の加工上がり寸法にバラツキがある場合においても、ＬＤＤ層を精度よく形成することが可能となり、耐圧を向上させることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、第１導電型半導体基板上にゲート電極を形成する工程と、前記第１導電型半導体基板上に形成されたゲート電極の寸法を測定する工程と、前記ゲート電極をマスクとして第２導電型不純物を前記第１導電型半導体基板にイオン注入することにより、前記ゲート電極の両側にそれぞれ配置された第２導電型ソース層／ドレイン層を形成する工程と、前記ゲート電極の寸法の測定値に基づいてハロー層形成時の注入角度および注入エネルギーを設定する工程と、前記設定された条件に基づいて前記ゲート電極をマスクとして第１導電型不純物を前記第１導電型半導体基板に斜めイオン注入することにより、前記第２導電型ソース層／ドレイン層のチャンネル側の壁面にそれぞれ配置された第１導電型ハロー層を形成する工程とを備えることを特徴とする。
【００１０】
これにより、ゲート電極の加工上がり寸法にバラツキがある場合においても、イオン注入条件を変更することで、ハロー層の深さを最適化することが可能となり、製造工程の煩雑化を抑制しつつ、パンチスルーの発生を安定して防止することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、第１導電型半導体基板上にゲート電極を形成する工程と、前記第１導電型半導体基板上に形成されたゲート電極の寸法を測定する工程と、前記ゲート電極の寸法の測定値に基づいてＬＤＤ層形成時の注入エネルギーを設定する工程と、前記設定されたＬＤＤ層形成時の条件に基づいて前記ゲート電極をマスクとして第２導電型不純物を前記第１導電型半導体基板にイオン注入することにより、前記ゲート電極の両側にそれぞれ配置された第２導電型ＬＤＤ層を形成する工程と、前記ゲート電極の寸法の測定値に基づいてハロー層形成時の注入角度および注入エネルギーを設定する工程と、前記設定されたハロー層形成時の条件に基づいて前記ゲート電極をマスクとして第１導電型不純物を前記第１導電型半導体基板に斜めイオン注入することにより、前記第２導電型ソース層／ドレイン層のチャンネル側の壁面にそれぞれ配置された第１導電型ハロー層を形成する工程と、前記ゲート電極の側壁にサイドウォールを形成する工程と、前記ゲート電極および前記サイドウォールをマスクとして第２導電型不純物を前記第１導電型半導体基板にイオン注入することにより、前記サイドウォールの両側にそれぞれ配置された第２導電型ソース層／ドレイン層を形成する工程とを備えることを特徴とする。
【００１１】
これにより、ゲート電極の加工上がり寸法にバラツキがある場合においても、イオン注入条件を変更することで、ＬＤＤ層およびハロー層の深さを最適化することが可能となり、製造工程の煩雑化を抑制しつつ、耐圧を向上させることが可能となるとともに、パンチスルーの発生を安定して防止することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記ゲート電極の寸法の測定値が設計値よりも短い場合、前記第２導電型ＬＤＤ層形成時の注入エネルギーを小さくすることを特徴とする。
【００１２】
これにより、ゲート電極の寸法の測定値が設計値よりも短くなった場合、ＬＤＤ層の深さを規定値よりも浅くすることができる。このため、ゲート電極の寸法にバラツキが発生した場合においても、ホットエレクトロンおよびパンチスルーからの保護を有効に行うことが可能となり、電界効果型トランジスタのしきい値電圧を安定させることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記ゲート電極の寸法の測定値が設計値よりも短い場合、前記第１導電型ハロー層形成時の注入エネルギーを大きくとともに、前記第１導電型ハロー層形成時の注入角度の傾きを大きくすることを特徴とする。
【００１３】
これにより、ゲート電極の寸法の測定値が設計値よりも短くなった場合、ハロー層の深さを規定値よりも深くすることが可能となるとともに、ハロー層をチャンネル内により深く侵入させることができる。このため、パンチスルーの起こり易さに対応してハロー層によるパンチスルーの防止効果を調整することができ、ゲート電極の寸法にバラツキが発生した場合においても、電界効果型トランジスタをパンチスルーから有効に保護することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
図１（ａ）において、半導体基板１１の熱酸化を行うことにより、半導体基板１１上にゲート絶縁膜１２を形成する。なお、半導体基板１１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮなどを用いることができる。また、半導体基板１１として、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いるようにしてもよい。
【００１５】
そして、ＣＶＤなどの方法により、ゲート絶縁膜１２が形成された半導体基板１１上に多結晶シリコン層を形成し、フォトリソグラフィー技術およびドライエッチング技術を用いて、多結晶シリコン層のパターニングを行うことにより、ゲート絶縁膜１２上にゲート電極１３を形成する。そして、ゲート電極１２をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体基板１１内にイオン注入することにより、ゲート電極１３の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層１４ａ、１４ｂを半導体基板１１に形成する。
【００１６】
ここで、ゲート絶縁膜１２上にゲート電極１３が形成されると、ゲート電極１３の加工上がり寸法を測定することにより、ゲート電極１３のゲート長Ｌの実測値を求めることができる。そして、ゲート電極１３のゲート長Ｌの実測値に基づいて、ＬＤＤ層１４ａ、１４ｂ形成時の注入エネルギーを制御することにより、ＬＤＤ層１４ａ、１４ｂの深さを調整することができる。すなわち、ゲート電極１３のゲート長Ｌの実測値が設計値よりも短い場合、ＬＤＤ層１４ａ、１４ｂ形成時の注入エネルギーを小さくし、ゲート電極１３のゲート長Ｌの実測値が設計値よりも長い場合、ＬＤＤ層１４ａ、１４ｂ形成時の注入エネルギーを大きくすることができる。
【００１７】
これにより、ゲート電極１３のゲート長Ｌの実測値が設計値よりも短くなった場合、ＬＤＤ層１４ａ、１４ｂの深さを規定値よりも浅くすることが可能となるとともに、ゲート電極１３のゲート長Ｌの実測値が設計値よりも長くなった場合、ＬＤＤ層１４ａ、１４ｂの深さを規定値よりも深くすることが可能できる。このため、ゲート電極１３の寸法にバラツキが発生した場合においても、ホットエレクトロンおよびパンチスルーからの保護を有効に行うことが可能となり、電界効果型トランジスタのしきい値電圧を安定させることができる。
【００１８】
なお、ゲート電極１３のゲート長Ｌの実測値に基づいて、ＬＤＤ層１４ａ、１４ｂ形成時のドーズ量を制御することにより、ＬＤＤ層１４ａ、１４ｂの不純物濃度を調整するようにしてもよい。また、ゲート電極１３のゲート長Ｌの実測値に基づいてＬＤＤ層１４ａ、１４ｂ形成時のイオン注入条件を調整する場合、ロット単位でフィードバックするようにしてもよい。
【００１９】
次に、図１（ｂ）に示すように、ゲート電極１２をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体基板１１内に斜めイオン注入することにより、ＬＤＤ層１４ａ、１４ｂとは逆極性のハロー層１５ａ、１５ｂを半導体基板１１に形成する。
ここで、ハロー層１５ａ、１５ｂを形成する場合、ゲート電極１３のゲート長Ｌの実測値に基づいて、ハロー層１５ａ、１５ｂ形成時の注入角度θおよび注入エネルギーを制御し、ハロー層１５ａ、１５ｂのゲート電極１２下への進入量および深さを調整することができる。すなわち、ゲート電極１３のゲート長Ｌの実測値が設計値よりも短い場合、ハロー層１５ａ、１５ｂ形成時の注入エネルギーを大きくするとともに、注入角度θの傾きを大きくし、ゲート電極１３のゲート長Ｌの実測値が設計値よりも長い場合、ハロー層１５ａ、１５ｂ形成時の注入エネルギーを小さくするとともに、注入角度θの傾きを小さくすることができる。
【００２０】
例えば、ゲート電極１３のゲート長Ｌの実測値＝０．１８μｍの場合、注入角度θ＝３０°、ゲート電極１３のゲート長Ｌの実測値＝０．１７μｍの場合、注入角度θ＝３２°、ゲート電極１３のゲート長Ｌの実測値＝０．１９μｍの場合、注入角度θ＝２８°とすることができる。
これにより、ゲート電極１３のゲート長Ｌの実測値が設計値よりも短くなった場合、ハロー層１５ａ、１５ｂの深さを規定値よりも深くすることが可能となるとともに、ハロー層１５ａ、１５ｂをチャンネル内により深く侵入させることが可能となる。また、ゲート電極１３のゲート長Ｌの実測値が設計値よりも長くなった場合、ハロー層１５ａ、１５ｂの深さを規定値よりも浅くすることが可能となるとともに、ハロー層１５ａ、１５ｂをチャンネル内により浅く侵入させることができきる。このため、パンチスルーの起こり易さに対応してハロー層１５ａ、１５によるパンチスルーの防止効果を調整することができ、ゲート電極１３の寸法にバラツキが発生した場合においても、電界効果型トランジスタをパンチスルーから有効に保護することができる。
【００２１】
なお、ゲート電極１３のゲート長Ｌの実測値に基づいて、ハロー層１５ａ、１５ｂ形成時のドーズ量を制御することにより、ハロー層１５ａ、１５ｂの不純物濃度を調整するようにしてもよい。また、ゲート電極１３のゲート長の実測値に基づいてハロー層１５ａ、１５ｂ形成時のイオン注入条件を調整する場合、ロット単位でフィードバックするようにしてもよい。
【００２２】
次に、図１（ｃ）に示すように、ＣＶＤなどの方法により、ＬＤＤ層１４ａ、１４ｂおよびハロー層１５ａ、１５ｂが形成された半導体基板１１上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極１３の側壁にサイドウォール１６ａ、１６ｂをそれぞれ形成する。
次に、図１（ｄ）に示すように、ゲート電極１３およびサイドウォール１６ａ、１６ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体基板１１内にイオン注入することにより、サイドウォール１６ａ、１６ｂの側方にそれぞれ配置された高濃度不純物導入層からなるソース層１７ａおよびドレイン層１７ｂを半導体基板１１に形成する。
【００２３】
これにより、ゲート電極１３の加工上がり寸法をイオン注入条件にフィードバックしつつ、ＬＤＤ層１４ａ、１４ｂおよびハロー層１５ａ、１５ｂ形成時のイオン注入を行うことが可能となる。このため、ゲート電極１３の加工上がり寸法にバラツキがある場合においても、ＬＤＤ層１４ａ、１４ｂおよびハロー層１５ａ、１５ｂを精度よく形成することが可能となり、耐圧を向上させることが可能となるとともに、パンチスルーの発生を安定して防止することが可能となる。
【００２４】
図２は、本発明の第２実施形態に係るイオン注入装置の概略構成を示すブロック図である。
図２において、イオン注入装置２３には、イオン注入時の注入角度を制御する注入角度制御部２３ａ、イオン注入時の注入エネルギーを制御する注入エネルギー制御部２３ｂおよびイオン注入時のドーズ量を制御するドーズ量制御部２３ｃが設けられている。そして、ゲート絶縁膜１２上にゲート電極１３が形成されると、寸法測定器２１にてゲート電極１３の加工上がり寸法を測定することができる。そして、寸法測定器２１にてゲート電極１３の加工上がり寸法が測定されると、その加工上がり寸法をロット管理サーバ２２に送ることにより、ゲート電極１３の加工上がり寸法をロット単位で管理することができる。そして、図１のＬＤＤ層１４ａ、１４ｂを半導体基板１１に形成する場合、イオン注入装置２３は、ロット管理サーバ２２を介してゲート電極１３の寸法データを取得する。そして、ゲート電極１３の寸法データに基づいて、ＬＤＤ層１４ａ、１４ｂ形成時の注入エネルギーまたはドーズ量を制御することにより、ＬＤＤ層１４ａ、１４ｂの深さまたは不純物濃度を調整することができる。
【００２５】
また、図１のハロー層１５ａ、１５ｂを半導体基板１１に形成する場合、イオン注入装置２３は、ロット管理サーバ２２を介してゲート電極１３の寸法データを取得する。そして、ゲート電極１３の寸法データに基づいて、ハロー層１５ａ、１５ｂ形成時の注入角度、注入エネルギーまたはドーズ量を制御することにより、ハロー層１５ａ、１５ｂの進入量、深さまたは不純物濃度を調整することができる。
【００２６】
これにより、ゲート電極の加工上がり寸法にバラツキがある場合においても、ＬＤＤ層１４ａ、１４ｂおよびハロー層１５ａ、１５ｂを精度よく形成することが可能となり、製造工程の煩雑化を抑制しつつ、耐圧を向上させることが可能となるとともに、パンチスルーの発生を安定して防止することが可能となる。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図２】本発明の第２実施形態に係るイオン注入装置の構成を示すブロック図。
【符号の説明】
【００２８】
１１  半導体基板、１２  ゲート酸化膜、１３  ゲート電極、１４ａ、１４ｂ  ＬＤＤ層、１５ａ、１５ｂ  ハロー層、１６ａ、１６ｂ  サイドウォール、１７ａ  ソース層、１７ｂ  ドレイン層、２１  寸法測定器、２２  ロット管理サーバ、２３  イオン注入装置、２３ａ  注入角度制御部、２３ｂ  注入エネルギー制御部、２３ｃ  ドーズ量制御部
【図１】
2005183521.tif 000003
【図２】
2005183521.tif 000004