(57)【要約】【課題】パッケージ内部への水分侵入を抑制可能であるのはもとより、設計値通りにめっき形成された再配線層等によって電気的特性の信頼性を向上させる。【解決手段】回路素子を具えるウェハ状の半導体チップ１２’の主表面１２ａ上に、回路素子と対向するパッシベーション膜２０’を、主表面のうち該主表面の端に沿う第１の領域３０を露出させるように形成する。そして、このパッシベーション膜の主表面２０ａ及び側面２０ｂに沿って半導体チップの主表面上へと延在し、かつ第１の領域のうち主表面の端に沿う第２の領域３５が残存するように、絶縁膜２２を形成する。そして、第２の領域上に形成されるとともに絶縁膜を覆う封止層を形成する。【選択図】図２
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【特許請求の範囲】
【請求項１】
回路素子を具える半導体チップの主表面上に、前記回路素子と対向するパッシベーション膜を、前記主表面のうち該主表面の端に沿う第１の領域を露出させるように形成するパッシベーション膜形成工程と、
該パッシベーション膜の主表面及び側面に沿って前記半導体チップの主表面上へと延在し、かつ前記第１の領域のうち前記主表面の端に沿う第２の領域が残存するように、絶縁膜を形成する絶縁膜形成工程と、
前記第２の領域上に形成されるとともに前記絶縁膜を覆う封止層を形成する封止層形成工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記絶縁膜形成工程では、前記絶縁膜をスピンコート法によって形成することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
前記封止層形成工程の前に、
前記パッシベーション膜及び前記絶縁膜に開口を形成して、前記半導体チップの主表面に形成されている電極パッドの頂面を露出させる露出工程と、
前記露出された電極パッドの頂面及び前記開口の内壁面に沿って前記絶縁膜上へと延在する導電層を形成する導電層形成工程と、
前記導電層をめっき用電極として、前記導電層上に配線層をめっき形成する配線層形成工程と
を含み、
前記封止層形成工程では、さらに前記導電層及び配線層を前記封止層によって封止することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記封止層形成工程の前に、
前記配線層をめっき用電極として、前記配線層上にポスト部をめっき形成するポスト部形成工程を含み、
前記封止層形成工程では、前記ポスト部の頂面が露出される高さに、前記ポスト部の側面上に前記封止層を形成することを特徴とする半導体装置の製造方法。
【請求項５】
請求項１ないし４のいずれか一項に記載の半導体装置の製造方法において、
前記封止層形成工程では、前記半導体チップを該半導体チップの主表面に対して垂直な方向から見たときに、前記封止層が、前記半導体チップの外形寸法と同一の外形寸法となるように、該封止層を形成することを特徴とする半導体装置の製造方法。
【請求項６】
請求項１ないし４のいずれか一項に記載の半導体装置の製造方法において、
前記絶縁膜形成工程では、前記絶縁膜の側面を、前記封止層の側面から５μｍ以上内側の位置となるように形成することを特徴とする半導体装置の製造方法。
【請求項７】
回路素子を具える半導体チップと、
該半導体チップの主表面上であって前記回路素子と対向する位置に形成されたパッシベーション膜と、
該パッシベーション膜の主表面及び側面に沿って前記半導体チップの主表面上へと延在し、かつ前記主表面のうち該主表面の端に沿う領域を覆わない絶縁膜と、
前記領域上に形成されているとともに前記絶縁膜を覆う封止層と
を具えることを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記半導体チップの主表面に形成されており、前記パッシベーション膜及び前記絶縁膜によって形成された開口の底面を形成する電極パッドと、
前記電極パッドの頂面及び前記開口の内壁面に沿って前記絶縁層上へと延在している導電層と、
該導電層上に形成されている配線層と
を具えており、
前記封止層は、さらに前記導電層及び配線層を封止しているとともに、前記半導体チップを該半導体チップの主表面に対して垂直な方向から見たとき、前記封止層は前記半導体チップの外形寸法と同一の外形寸法であることを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記配線層上にはポスト部が形成されており、
前記封止層は、さらに前記ポスト部の頂面が露出される高さに、前記ポスト部の側面上に形成されていることを特徴とする半導体装置。
【請求項１０】
請求項７ないし９のいずれか一項に記載の半導体装置において、
前記絶縁膜の側面は、前記封止層の側面から５μｍ以上内側の位置に、形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、パッケージ構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、携帯機器等の電子機器に搭載される半導体装置の外形サイズ（或いは、パッケージサイズとも言う。）の小型化及び薄型化に対する要求が高まっている。これに伴い、半導体チップの外形サイズとほぼ同じ外形サイズにパッケージされた半導体装置であるＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）が注目されている。
【０００３】
現在、ＣＳＰのうち、ウェハ状態で外部端子形成工程までを完了させた後に個片化して得られる、ＷＣＳＰ（ＷａｆｅｒＬｅｖｅｌ  Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）が、製造コストを低減可能なＣＳＰの一つの形態として注目されている。
【０００４】
ＷＣＳＰでは、ダイシング等による切断面がそのまま各パッケージの側面となる。そのため、ＷＣＳＰでは、基板上のパッシベーション膜上にある絶縁膜（例えば、ポリイミド膜）も側面に露出される。ところが、上記絶縁膜は吸水性を有することから、露出する絶縁膜を介してパッケージ内部に水分が侵入し、配線層等の導電性部材が腐食するという問題が生じていた。
【０００５】
そこで、近年、こうした吸水性を有する絶縁膜からパッケージ内部への水分の侵入を抑制し、パッケージの信頼性低下を抑制するための種々の構造が提案されている。
【０００６】
こうした構造として、例えば、ウェハ上に順次に形成されたパッシベーション膜やポリイミド膜等の絶縁膜の側面が、パッケージの側面である切断面よりも内側に形成された構造が提案されている（例えば、特許文献１参照）。
【特許文献１】特開２００３−１２４３９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところが、半導体チップを構成する回路素子の形態等に起因して、当該半導体チップを覆うパッシベーション膜の表面に大きな段差が形成される場合がある。
【０００８】
また、上記文献１の構造のように、パッシベーション膜の側面をパッケージの切断面よりも内側に形成する場合に、パッシベーション膜が逆メサ型形状、すなわち逆型の台形形状となることが知られている。
【０００９】
ところで、ＷＣＳＰの製造プロセスでは、一般的に、再配線層等の導電性材料層をめっき法（電解めっき法や無電解めっき法）を用いて形成している。めっき電極には、パッシベーション膜及びポリイミド膜が順次に形成された基板全面を覆ったＵＢＭ（Ｕｎｄｅｒ  Ｂａｒｒｉｅｒ  Ｍｅｔａｌ）層を用いる。このように、ＵＢＭ層をめっき電極として用い、当該ＵＢＭ層上に再配線層さらには再配線層上にポスト部をめっき形成することができる。尚、ＵＢＭ層は、めっき電極としての機能以外にも、絶縁層及び再配線層間の接着性を向上させる機能や拡散を防止する機能を果たしている。
【００１０】
また、これまでのポリイミド膜等の絶縁膜は、パッシベーション膜の主表面上にのみ形成される構成であった。そのため、特に、パッシベーション膜が逆メサ形状であって、かつ絶縁膜がパッシベーション膜の鋭角を成すエッジ部を露出させるように設けられている場合には、当該エッジ部の表面に均一な膜厚でＵＢＭ層をスパッタリングすることは困難であった。
【００１１】
そのため、このような形成不良であるＵＢＭ層をめっき電極として用いることにより、再配線層の膜厚が不均一あるいはめっき形成されない等の問題が発生し、完成したパッケージの信頼性の低下が生じていた。
【００１２】
そこで、この発明の主たる目的は、パッケージ内部への水分侵入を抑制できるのはもとより、設計値通りにめっき形成された再配線層等によって高信頼性な電気的特性を有する半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
この目的の達成を図るため、この発明の半導体装置の製造方法によれば、下記のような構成上の特徴を有する。
【００１４】
すなわち、この発明の半導体装置の製造方法は、パッシベーション膜形成工程、絶縁膜形成工程及び封止層形成工程を含んでいる。
【００１５】
パッシベーション膜形成工程では、回路素子を具える半導体チップの主表面上に、回路素子と対向するパッシベーション膜を、半導体チップの主表面のうち当該主表面の端に沿う第１の領域を露出させるように形成する。絶縁膜形成工程では、パッシベーション膜の主表面及び側面に沿って半導体チップの主表面上へと延在し、かつ第１の領域のうち主表面の端に沿う第２の領域が残存するように絶縁膜を形成する。封止層形成工程では、第２の領域上に形成されるとともに絶縁膜を覆う封止層を形成する。
【発明の効果】
【００１６】
このような半導体装置の製造方法によれば、基板上のパッシベーション膜によって形成された段差（高低差）を、パッシベーション膜を覆う絶縁膜によって緩和させることができる。さらに、絶縁膜の成膜条件を任意好適に設定することにより、絶縁膜のうちパッシベーション膜のエッジ部に対応する部分の形状を、角部の無い形状あるいは鈍角をなす形状とすることも可能である。
【００１７】
その結果、後工程において、絶縁膜上に均一な膜厚で成膜することができる。
【００１８】
さらに、このような半導体装置の製造方法によれば、封止層によって絶縁膜の側面を外部に露出させない構造の半導体装置を得ることができる。よって、得られた半導体装置は、絶縁膜からパッケージ内部への水分の侵入を抑制でき、パッケージの耐湿性が向上された構造となる。
【００１９】
よって、この発明の半導体装置及びその製造方法によれば、成膜の確実性及び耐湿性に優れた、従来よりも高信頼性な半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００２０】
以下に、この発明の実施の形態につき説明する。尚、各図は、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係を概略的に示してあるに過ぎず、従って、この発明は図示例に限定されるものではない。また、図を分かり易くするために、断面を示すハッチングは、一部分を除き省略してある。尚、以下の説明は、単なる好適例に過ぎず、また、例示した数値的条件は何らこれに限定されない。また、各図において同様の構成成分については同一の番号を付して示し、その重複する説明を省略することもある。
【００２１】
図１から図４を参照して、この発明の形態に係る半導体装置およびその製造方法につき説明する。図１（Ａ）は、この実施の形態の半導体装置１０を概略的に示す平面図である。尚、図１（Ａ）は、太破線Ｐで囲まれた領域についてのみ各構成要素を詳細に示し、Ｐ領域以外の構成要素の図示を省略してある。また、便宜上、ポスト部上の外部端子や封止層等の図示を省略してある。図１（Ｂ）は、図１（Ａ）の半導体装置１０における各構成要素の接続及び配置の様子を概略的に示した断面図であり、図１（Ａ）のＩＢ−ＩＢ破線に沿って切断して得られる切り口を示す図である。また、図２から図４は、この実施の形態の半導体装置の製造方法の説明に供する断面の切り口を示す図である。この実施の形態では、ＷＣＳＰ構造の半導体装置及びその製造方法につき説明する。
【００２２】
図１（Ａ）に示すように、半導体装置１０が具える半導体チップ１２（図１（Ｂ）参照）の主表面１２ａ上には、電極パッド１４が半導体チップ１２の外周に沿って所定間隔で配置されている。電極パッド１４は、半導体チップ１２の表面領域に形成された不図示である回路素子と電気的に接続された電極面であり、例えば、アルミニウム（Ａｌ）からなる。ここでの半導体チップ１２の平面形状は四角形であるので、電極パッド１４を四角形の各辺に沿って配列させてある。また、電極パッド１４とそれに対応するポスト部１６とが、配線層（或いは、再配線層とも称する。）１８によって電気的に接続されている。これらポスト部１６及び配線層１８は、例えば、銅（Ｃｕ）からなる。
【００２３】
ここでのパッシベーション膜２０は、半導体チップ１２の主表面１２ａのうち当該主表面１２ａの端（或いは、辺又は稜線）１２ｂに沿う第１の領域３０（端１２ｂからの距離＝Ｘ）を覆っていないため、その側面２０ｂは主表面の半導体チップ１２の端１２ｂに到達していない。
【００２４】
また、パッシベーション膜２０上に形成されている絶縁膜２２は、パッシベーション膜２０の全面を覆うとともに、半導体チップ１２の主表面１２ａのうち当該主表面１２ａの端１２ｂに沿う第２の領域３５（端１２ｂから距離＝Ｙ（但し、Ｙ＜Ｘ））を覆っていないため、その側面２２ｂは主表面の半導体チップ１２の端１２ｂに到達していない。パッシベーション膜２０は、回路素子と対向する位置に設けられ回路素子を保護する膜であり、例えば、シリコン酸化膜（ＳｉＯ2）やシリコン窒化膜（ＳｉＮ）からなる。また、絶縁膜２２は、熱応力を吸収して緩衝する緩衝層となる低硬度の膜であり、例えば、ポリイミド膜からなる。
【００２５】
具体的には、図１（Ｂ）に示すように、ここでの半導体チップ１２は、表面領域に回路素子（不図示）が形成されているチップ基体１２１と、このチップ基体１２１上に形成されており回路素子と電気的に接続された配線１２２とを具えている。配線１２２は、例えば、アルミニウムからなる。尚、半導体チップ１２は、上述したチップ基体１２１上に配線１２２が設けられた構造のみに限定されるものではなく、配線１２２が表面に露出されていない、チップ基体１２１のみからなる構造等を設計や仕様等に応じて任意好適に適用することができる。
【００２６】
半導体チップ１２の主表面１２ａ上には、電極パッド１４の頂面１４ａの少なくとも一部を露出させるように、パッシベーション膜２０及び絶縁膜２２が順次に設けられている。すなわち、電極パッド１４の頂面１４ａは、パッシベーション膜２０及び絶縁膜２２によって形成された開口１４１の底面を構成している。
【００２７】
また、パッシベーション膜２０の側面２０ｂは、後述する封止層４０の側面４０ｂよりも内側（封止層の側面４０ｂからの距離＝Ｘ）に形成されており、基板上の段差（あるいは、高低差）を形成している。また、パッシベーション膜２０の主表面２０ａ及び側面２０ｂは、絶縁膜２２に覆われている。尚、ここでのパッシベーション膜２０の形状は逆メサ型、すなわち逆型の台形形状としたがこれに限定されるものではなく、任意好適な形状を適用することができる。
【００２８】
絶縁膜２２は、パッシベーション膜２０の主表面２０ａ及び側面２０ｂに沿って半導体チップ１２の主表面１２ａ上へと延在している。そして、絶縁膜２２の側面２２ｂも、封止層４０の側面４０ｂよりも内側（封止層の側面４０ｂからの距離＝Ｙ（但し、Ｙ＜Ｘ））に形成されている。
【００２９】
ここでの絶縁膜２２は、半導体装置１０内部への水分の侵入を抑制可能な形状であるとともに、パッシベーション膜２０による段差を緩和させ、高低差の小さい新たな段差を構成している。この絶縁膜２２の側面２２ｂは、封止層４０の側面４０ｂよりも５μｍ以上内側に形成されているのが好適である。これにより、絶縁膜２２への外部からの水分侵入を確実に抑制することができる。
【００３０】
また、電極パッド１４の頂面１４ａ及び開口の内壁面１４２に沿って絶縁膜２２上へと延在するように、ＵＢＭ（Ｕｎｄｅｒ  Ｂａｒｒｉｅｒ  Ｍｅｔａｌ）層としての導電層３２が形成されている。この導電層３２が、後述するめっき電極としても機能する。この、ＵＢＭ層は、例えば、銅によって形成されている。
【００３１】
ＵＢＭ層３２上には、再配線層１８が形成されている。そして、電極パッド１４と実装基板に接続するための外部端子である半田ボール３４とが、この再配線層１８及びポスト部１６を介して電気的に個別に接続されている。この再配線層１８により、電極パッド１４の位置に依存することなく、半導体チップ１２より上側のシフトされた位置に半田ボール３４を配置することができる。また、第１半導体チップ１２の上側には、ポスト部１６の頂面１６ａを露出させるように、封止層４０が形成されている。
【００３２】
続いて、図２から図４を参照して、この半導体装置１０の製造方法につき以下説明する。
【００３３】
先ず、ダイシングによって個片化されるべき半導体チップ１２’が複数配置された、半導体ウェハ５０を用意する。尚、図中には便宜上約３個の個片化前の半導体チップ１２’が図示されているが、これに限定されるものではない。また、半導体ウェハ５０のうち隣り合うダイシング前の半導体チップ１２’間には、例えば１００μｍ程度のグリッドライン領域（不図示）が形成されている。
【００３４】
パッシベーション膜形成工程では、半導体ウェハ５０の主表面５０ａ上に、パッシベーション膜であるシリコン酸化膜２０’を、例えば、５ｎｍの膜厚で形成する。その後、このシリコン酸化膜２０’に対して、電極パッド１４上の頂面１４ａを露出させる開口１４０を形成する（図２（Ａ））。
【００３５】
その後、シリコン酸化膜２０’及びパッド電極１４上に、レジストを形成する（不図示）。次に、このレジストに対して露光・現像を行い、半導体チップ１２’の主表面１２ａの端（或いは、辺又は稜線）１２ｂに沿う、第１の領域３０上のパッシベーション膜２０’を露出させるマスクパターン５２を形成する（図２（Ａ）参照）。
【００３６】
その後、このマスクパターン５２をマスクとして用い、マスクパターン５２から露出するシリコン酸化膜２０’をエッチング除去する。
【００３７】
こうして、主表面１２ａのうち第１の領域３０を露出させるパッシベーション膜２０を形成することができる。すなわち、パッシベーション膜２０の側面２０ｂが、個片化されるべき半導体チップ１２’の主表面の端１２ｂに到達しない形状となる。エッチング終了後、マスクパターン５２を除去する。（図２（Ｂ））。ここでは、パッシベーション膜２０の側面２０ｂの位置を、マスクパターン５２の合わせズレ等を考慮して、半導体チップ１２’の端１２ｂよりも４０μｍ（すなわち、Ｘ＝４０μｍ）内側となるように形成するのが好適である。尚、ここでのパッシベーション膜２０の形状は逆メサ型としたがこれに限定されず、例えば、メサ型等の形状であっても良い。
【００３８】
続いて、絶縁膜形成工程では、半導体チップ１２’の主表面１２ａ、パッシベーション膜２０及びパッド電極１４上に、絶縁膜であるポリイミド膜２２’を、例えば、５〜３０ｎｍの範囲内の膜厚で形成する。ここでのポリイミド膜２２’は、半導体チップの主表面１２ａ、パッシベーション膜２０及びパッド電極１４上に塗布液であるポリイミドをスピンコートした後、ポリイミドをベーキングして形成することができる（図）２（Ｃ）参照）。
【００３９】
その後、ポリイミド膜２２’上にレジストを形成する（不図示）。次に、このレジストに対して露光・現像を行い、半導体チップ１２’の主表面１２ａの端１２ｂに沿う第２の領域３５、及び電極パッド１４の頂面１４ａ上のポリイミド膜２２’を露出させるマスクパターン５４を形成する（図２（Ｃ））。
【００４０】
その後、このマスクパターン５４をマスクとして用い、マスクパターン５４から露出するポリイミド膜２２’をエッチング除去する。
【００４１】
こうして、主表面１２ａのうち第２の領域３５、及び電極パッド１４の頂面１４ａを露出させる絶縁膜２２を形成することができる。すなわち、絶縁膜２２の側面２２ｂが、個片化されるべき半導体チップ１２’の主表面の端１２ｂに到達しない形状となる。同時に、パッシベーション膜２０及び絶縁膜２２によって、電極パッド１４の頂面１４ａを露出させる開口１４１が形成される（露出工程）。エッチング終了後、マスクパターン５４を除去する（図２（Ｄ））。尚、ここでの絶縁膜２２は、スピンコート法のように、絶縁膜材料を塗布液としてパッシベーション膜２０を埋め込むように形成することにより、パッシベーション膜２０の表面に絶縁膜２２を確実に形成できるうえに、絶縁膜２２のうちパッシベーション膜２０のエッジ部に対応する部分の形状を、角部の無い形状あるいは鈍角をなす形状とすることも可能である。その結果、後工程において絶縁膜２２上に、均一な膜厚で成膜することができる（詳細後述）。ここでは、絶縁膜２２の側面２２ｂの位置を、マスクパターン５４の合わせズレ等を考慮して、半導体チップ１２’の端１２ｂよりも５〜２０μｍの範囲（すなわち、Ｙ＝５〜２０μｍ）で内側となるように形成するのが好適である。
【００４２】
続いて、導電層形成工程では、半導体チップ１２’の主表面１２ａのうち第２の領域３５、ポリイミド膜２２及び開口１４１の内壁面１４２上に、ＵＢＭ層となる導電層３２’を、例えば、５〜１０ｎｍの範囲内の膜厚で形成する。ここでは、導電層３２’として、例えば、銅からなる層をスパッタリングによって形成する（図３（Ａ））。
【００４３】
続いて、配線層形成工程では、導電層３２’上にレジストを形成する（不図示）。次に、このレジストに対して露光・現像を行い、配線層形成予定領域の導電層３２’を露出させるマスクパターン５８を形成する（図３（Ａ）参照）。
【００４４】
その後、マスクパターン５８から露出する導電層３２’上に、銅からなる再配線層１８を、例えば、５〜１０ｎｍの範囲内の膜厚でめっき形成する（図３（Ｂ））。再配線層１８の形成を、電解めっき（或いは、電気めっきとも言う。）法または無電解めっき法により形成することができる。電解めっき法で再配線層１８を形成する場合には、例えば、めっき材料を含有する電解質溶液中に半導体ウェハ５０及び白金板を浸したのち、ウェハ５０を陰極とし、白金版を陽極として直流電流を流す。こうすることにより、陰極側のめっき電極である導電層３２’上に、再配線層１８を被膜することができる。
【００４５】
このとき、導電層３２’の下地であるポリイミド膜２２は、パッシベーション膜２０による段差を緩和させる新たな段差を構成している。よって、このようなポリイミド膜２２上に形成される導電層３２’は厚みむらが無く、高信頼性なめっき電極として機能する。
【００４６】
その結果、再配線層１８を設計値通りに形成することができ、これまでのような形成不良を発生を抑制することができる。
【００４７】
続いて、ポスト部形成工程では、導電層３２’及び再配線層１８上にレジストを形成する（不図示）。次に、このレジストに対して露光・現像を行い、ポスト部形成予定領域の再配線層１８を露出させるマスクパターン６０を形成する（図３（Ｂ）参照）。
【００４８】
その後、マスクパターン６０から露出する再配線層１８上に、銅からなるポスト部１６をめっき形成する（図３（Ｃ））。ここでも、ポスト部１６を、再配線層１８の形成と同様に電解めっき法または無電解めっき法により形成することができる。
【００４９】
このとき、ここでは導電層３２’及び再配線層１８がめっき電極として機能するが、これら層は既に説明したようにそれぞれ安定した電気的特性を有している。
【００５０】
その結果、ポスト部１６も設計値通りに形成することができ、これまでのような形成不良の発生を抑制することができる。
【００５１】
その後、再配線層１８をマスクとして用い、当該再配線層１８から露出する導電層３２’をエッチング除去して導電層３２を形成する（図４（Ａ））。
【００５２】
続いて、封止層形成工程では、半導体ウェハ５０の主表面５０ａ上に、すなわち各半導体チップ１２’の第２の領域３５上はもとより、ポスト部１６が隠れる程度に封止層４０を形成する。ここでは、エポキシ樹脂等の有機樹脂を封止材として用い、トランスファー成形法により形成する。
【００５３】
その後、グラインダーで封止層４０を研磨し、外部端子搭載面であるポスト部１６の頂面１６ａを露出させる（図４（Ｂ））。
【００５４】
その後、露出するポスト部１６の頂面１６ａ上に、外部端子となる半田ボール３４をリフロー形成する。そして、ダイシング用の高速回転ブレードによってダイシングを行い、各半導体装置であるＷＣＳＰ（ＷａｆｅｒＬｅｖｅｌ  Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）１０毎に個片化する（図１（Ｂ）参照）。
【００５５】
こうして切り出されたＷＣＳＰ１０の側面である切断面は、半導体チップ１２の側面１２ｃと封止層の側面４０ｂとによって構成されており、吸水性を有するポリイミド膜２２が露出されていない。
【００５６】
よって、絶縁膜２２への外部からの水分侵入を確実に抑制することができ、パッケージ内部の配線層等の腐食を抑制することができる。
【００５７】
上述した説明から明らかなように、この実施の形態によれば、基板上にパッシベーション膜によって形成された段差を、絶縁膜によって緩和させることができる。
【００５８】
その結果、絶縁膜上における導電層の膜厚の均一化を図ることができ、当該導電層を安定した電気的特性を有するめっき電極として機能させることができる。
【００５９】
よって、この絶縁膜上に高信頼性な配線層やポスト部をめっき形成することができる。
【００６０】
さらに、このような構成によれば、封止層によって絶縁膜の側面を外部に露出させない構造とすることができる。
【００６１】
したがって、成膜の確実性及び耐湿性に優れた、従来よりも高信頼性な半導体装置を実現することができる。
【００６２】
この発明は、上述した実施の形態の組合せのみに限定されない。よって、任意好適な段階において好適な条件を組み合わせ、この発明を用することができる。
【図面の簡単な説明】
【００６３】
【図１】（Ａ）は、この発明の実施の形態の半導体装置を示す概略平面図であり、（Ｂ）は、この発明の実施の形態の半導体装置を示す概略断面図である。
【図２】（Ａ）〜（Ｄ）は、この発明の実施の形態の半導体装置の製造工程図（その１）である。
【図３】（Ａ）〜（Ｃ）は、この発明の実施の形態の半導体装置の製造工程図（その２）である。
【図４】（Ａ）及び（Ｂ）は、この発明の実施の形態の半導体装置の製造工程図（その３）である。
【符号の説明】
【００６４】
１０：半導体装置（ＷＣＳＰ）
１２：半導体チップ
１２’：ダイシング前の半導体チップ
１２ａ：半導体チップの主表面
１２ｂ：半導体チップの主表面の端
１４：電極パッド
１４ａ：電極パッドの頂面
１６：ポスト部
１６ａ：ポスト部の頂面
１８：配線層（再配線層）
２０：パッシベーション膜
２０’：パッシベーション膜（パターニング前）
２０ａ：パッシベーション膜の主表面
２０ｂ：パッシベーション膜の側面
２２：絶縁膜
２２’：絶縁膜（パターニング前）
２２ｂ：絶縁膜の側面
３０：第１の領域
３２：導電層（ＵＢＭ層）
３２’導電層（ＵＢＭ層）（パターニング前）
３４：半田ボール
３５：第２の領域
４０：封止層
４０ｂ：封止層の側面
５０：半導体ウェハ
５０ａ：半導体ウェハの主表面
５２、５４、５８、６０：マスクパターン
１２１：チップ基体
１２２：配線
１４０、１４１：開口
１４２：開口の内壁面
【図１】
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【図２】
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【図３】
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【図４】
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