(57)【要約】【課題】従来型オンチップ伝送線路設計に比べて優れた損失・反射特性を有するＩＣ（集積回路）用の垂直スタック型コプレーナ伝送線路構造を提供すること。【解決手段】垂直スタック型コプレーナ伝送線路構造の簡単な実施形態は、第１および第２垂直スタック・コプレーナ導体からなる１対のマイクロストリップを備え、各導体は、金属層、１つ下の金属層、および金属層と１つ下の金属層の間の中間連結ビア層を備える。この構成のオンチップ伝送線路設計により、はるかに広範囲の特性インピーダンスの設計を行うことができ、低インピーダンス源および負荷終端器に対する挿入損失および反射損失も大幅に改善される。この構造は、影響を受けやすい長いオンチップ相互接続部に用いるために設計され、この構造により、従来型の単一金属層構造に比べて優れた性能が得られ、伝送線路の特性インピーダンスを特別仕様で設計することができる。【選択図】図１
2005094770.tif 000002
【特許請求の範囲】
【請求項１】
内部に接地用の閉じた戻り経路が画定されたＩＣ（集積回路）チップ用垂直スタック型コプレーナ伝送線路構造であって、
第１および第２垂直スタック・コプレーナ導体からなる１対のマイクロストリップを備え、前記導体がそれぞれ、金属層、１つ下の金属層、および前記金属層と前記１つ下の金属層の間の中間連結ビア層を備える、伝送線路構造。
【請求項２】
各垂直スタック・コプレーナ導体が、前記金属層ｍ（ｉ）中の金属、前記１つ下の金属層ｍ（ｉ−１）中の金属、および前記中間連結ビア層中の金属を備える、請求項１に記載の伝送線路構造。
【請求項３】
前記ＩＣチップの上部金属層中に製作される、請求項１に記載の伝送線路構造。
【請求項４】
前記中間連結ビア層が、前記中間連結ビア層の幅全体にわたって延びる単一のビア・バーを含む、請求項１に記載の伝送線路構造。
【請求項５】
前記中間連結ビア層が、前記中間連結ビア層の幅にわたって離間して配置された複数の長い平行なビア・バーを含む、請求項１に記載の伝送線路構造。
【請求項６】
前記複数の長い平行なビア・バーが、前記伝送線路構造内の他方の垂直スタック・コプレーナ導体に面する前記垂直スタック・コプレーナ導体の内側縁部に近接して配置される、請求項５に記載の伝送線路構造。
【請求項７】
前記第１および第２垂直スタック・コプレーナ導体からなる１対のマイクロストリップが、１対の差動プラス／マイナス伝送線路導体を含む、請求項１に記載の伝送線路構造。
【請求項８】
前記第１および第２垂直スタック・コプレーナ導体からなる１対のマイクロストリップが、信号および接地用の伝送線路導体を含む、請求項１に記載の伝送線路構造。
【請求項９】
金属層、１つ下の金属層、および前記金属層と前記１つ下の金属層の間の中間連結ビア層を含む第３垂直スタック・コプレーナ導体をさらに備え、前記第１、第２、および第３垂直スタック・コプレーナ導体がそれぞれ、導波管伝送線路構造の接地、信号、および接地用の導体を含む、請求項１に記載の伝送線路構造。
【請求項１０】
それぞれ金属層、１つ下の金属層、および前記金属層と前記１つ下の金属層の間の中間連結ビア層を含む第３および第４垂直スタック・コプレーナ導体をさらに備え、前記第１、第２、第３、および第４垂直スタック・コプレーナ導体がそれぞれ、導波管伝送線路構造の接地、１対の差動プラス／マイナス伝送線路導体、および接地を含む、請求項１に記載の伝送線路構造。
【請求項１１】
内部に接地用の閉じた戻り経路が画定されたＩＣ（集積回路）チップ用垂直スタック型コプレーナ伝送線路構造であって、
第１および第２垂直スタック・コプレーナ導体からなる１対のマイクロストリップを備え、前記導体がそれぞれ、金属層、１つ下の金属層、２つ下の金属層、前記金属層と前記１つ下の金属層の間の第１中間連結ビア層、および前記１つ下の金属層と前記２つ下の金属層の間の第２中間連結ビア層を備える、伝送線路構造。
【請求項１２】
各垂直スタック・コプレーナ導体が、前記金属層ｍ（ｉ）中の金属、前記１つ下の金属層ｍ（ｉ−１）中の金属、前記２つ下の金属層ｍ（ｉ−２）中の金属、前記第１中間連結ビア層中の金属、および前記第２中間連結ビア層中の金属を備える、請求項１１に記載の伝送線路構造。
【請求項１３】
前記ＩＣチップの上部金属層中に製作される、請求項１１に記載の伝送線路構造。
【請求項１４】
前記第１中間連結ビア層および前記第２中間連結ビア層がそれぞれ、前記中間連結ビア層の幅全体にわたって延びる単一のビア・バーを含む、請求項１１に記載の伝送線路構造。
【請求項１５】
前記第１中間連結ビア層および前記第２中間連結ビア層がそれぞれ、前記中間連結ビア層の幅にわたって離間して配置された複数の長い平行なビア・バーを含む、請求項１１に記載の伝送線路構造。
【請求項１６】
前記複数の長い平行なビア・バーが、前記伝送線路構造内の他方の垂直スタック・コプレーナ導体に面する前記垂直スタック・コプレーナ導体の内側縁部に近接して配置される、請求項１５に記載の伝送線路構造。
【請求項１７】
前記第１および第２垂直スタック・コプレーナ導体からなる１対のマイクロストリップが、１対の差動プラス／マイナス伝送線路導体を含む、請求項１１に記載の伝送線路構造。
【請求項１８】
前記第１および第２垂直スタック・コプレーナ導体からなる１対のマイクロストリップが、信号および接地用の伝送線路導体を含む、請求項１１に記載の伝送線路構造。
【請求項１９】
金属層、１つ下の金属層、２つ下の金属層、前記金属層と前記１つ下の金属層の間の第１中間連結ビア層、および前記１つ下の金属層と前記２つ下の金属層の間の第２中間連結ビア層を含む第３垂直スタック・コプレーナ導体をさらに備え、前記第１、第２、および第３垂直スタック・コプレーナ導体がそれぞれ、導波管伝送線路構造の接地、信号、および接地用の導体を含む、請求項１１に記載の伝送線路構造。
【請求項２０】
それぞれ金属層、１つ下の金属層、２つ下の金属層、前記金属層と前記１つ下の金属層の間の第１中間連結ビア層、および前記１つ下の金属層と前記２つ下の金属層の間の第２中間連結ビア層を含む第３および第４垂直スタック・コプレーナ導体をさらに備え、前記第１、第２、第３、および第４垂直スタック・コプレーナ導体がそれぞれ、導波管伝送線路構造の接地、１対の差動プラス／マイナス伝送線路導体、および接地を含む、請求項１１に記載の伝送線路構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、ＩＣ（集積回路）設計用の垂直スタック（vertically-stacked）型コプレーナ伝送線路（co-planartransmission line）構造に関し、より詳細には、従来型オンチップ伝送線路設計に比べて優れた損失・反射特性を有するオンチップ伝送線路設計に関する。
【背景技術】
【０００２】
従来型オンチップ伝送線路は、ＩＣチップの金属−誘電体スタック内の単一金属層内に配線される（route）ので、損失・反射特性が劣化する。
【０００３】
従来技術のオンチップ・スタック型スパイラル・インダクタ（spiralinductor）設計では、スタックされた導体が使用されている。これらの設計では、スタックされた導体の抵抗値が小さいほど、スパイラル・インダクタのＱ（クオリティ・ファクタ（qualityfactor））が大きくなる。
【０００４】
従来技術のオンチップ・スタック型スパイラル・インダクタの動作時に、これらの導体を流れる電流のほとんどは、内側縁部（スパイラル・インダクタの中心に最も近い縁部）に接して集まる。したがって、インダクタ線路の内側縁部のところで導体の断面積を大きくすると、この線路の抵抗値が小さくなり、そのためこのインダクタにより実現可能なＱ値が大きくなる。
【０００５】
しかし、従来技術のオンチップ・スタック型スパイラル・インダクタ線路は、本発明のスタック型コプレーナ・マイクロストリップ（micro-strip）／導波管（waveguide）とは、その実施形態および目的がかなり異なり、２つ以上の導体を有し、かつ内部に接地用の閉じた戻り経路（closedground return path）が画定される導波管相互接続構造という意味での伝送線路ではない。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
したがって、本発明は、ＩＣ設計用の垂直スタック型コプレーナ伝送線路構造を提供する。伝送線路は、２つ以上の導体を有し、かつ内部に接地用の閉じた戻り経路が画定される導波管相互接続構造と定義する。
【課題を解決するための手段】
【０００７】
本発明の伝送線路設計は、ＩＣチップの金属−誘電体スタック内に複数金属からなる金属線路およびビア層（level）を備える。簡単な構造の金属伝送線路は、金属層、１つ下の金属層（the next metal layer down）、およびこれら２つの金属層間に介在するビア金属を備え、これらはすべて幅と長さの寸法が等しい。
【０００８】
本発明のオンチップ・スタック型コプレーナ・マイクロストリップ／導波管により、チップ設計者は、はるかに広範囲の特性インピーダンスの設計を行うことができ、低インピーダンス源および負荷終端器に対する挿入損失および反射損失も大幅に改善される。この構造は、影響を受けやすい長いオンチップ相互接続部に用いるために設計され、この構造により、従来型の単一金属層構造に比べて優れた性能が得られ、伝送線路の特性インピーダンスを特別仕様で設計することができる。
【０００９】
本発明のいくつかの実施形態についての以下の詳細な説明を添付の図面と併せ読めば、ＩＣ設計用の垂直スタック型コプレーナ伝送線路構造に関する本発明の上記目的および利点が当業者にはより容易に理解されよう。いくつかの図を通して、同じ要素は同じ参照数字で示す。
【発明を実施するための最良の形態】
【００１０】
本発明は、従来型のオンチップ伝送線路手法に比べて優れた損失・反射特性を有する新しいオンチップ伝送線路設計を提供する。本発明の状況では、伝送線路は、２つ以上の導体を有し、かつ内部に接地用の閉じた戻り経路が画定される導波管相互接続構造と定義する。
【００１１】
従来型のオンチップ伝送線路は、チップの金属−誘電体スタック内の単一金属層内に配線される。これとは対照的に、本発明の伝送線路設計は、チップの金属−誘電体スタック内の複数金属の金属線路およびビア層からなる。最も簡単な構造は、金属層、１つ下の金属層、およびこれら２つの金属層間のビア金属からなる金属伝送線路である（これらはすべて幅と長さの寸法が等しい）。この構造は、図３に示す１対の差動（differential）コプレーナ導体か、あるいは図４に示すコプレーナ・マイクロストリップとすることができる。
【００１２】
図１および図２に、第１および第２コプレーナ・スタック導体からなるコプレーナ・マイクロストリップ線路の実施形態の２つの例を示す。
【００１３】
図１は、１対の第１コプレーナ・スタック導体１０および第２コプレーナ・スタック導体１２を備えるオンチップ・コプレーナ・マイクロストリップ構造の縦断面図である。各コプレーナ・スタック導体は、ＲＦ／ＢｉＣＭＯＳ技術による上部金属層中に、金属層ｍ（ｉ）、１つ下の金属層ｍ（ｉ−１）、およびこれら２つの金属層間の広いビア・バー（via bar）を備える。より具体的には、各スタック導体は、金属層ｍ（ｉ）中の金属、金属層ｍ（ｉ−１）中の金属、およびｖｉａと標示された中間連結ビア層中の金属を含む。各スタック導体は、高さＨおよび幅Ｗを有し（下付き文字のｓは信号を表し、下付き文字のｇは接地を表す）、これらのスタック導体は間隔Ｓを置いて分離される。金属層ｍ（ｉ）の高さはｈｍ（ｉ）であり、金属層ｍ（ｉ−１）の高さはｈｍ（ｉ−１）、中間連結ビア層の高さはｈｖｉａである。
【００１４】
図２に、類似のタイプのオンチップ・コプレーナ・マイクロストリップ構造を示す。この構造は、典型的なベースＣＭＯＳ８ＳＦ技術（base CMOS8SF technology）で実施される１対の第１コプレーナ・スタック導体２０および第２コプレーナ・スタック導体２２を備える。ベースＣＭＯＳ８ＳＦの設計ルール（designrule）では広いビア・バーを０．４μｍよりも大きくすることができず、そのため、連結ビア金属層は、０．４μｍ間隔で配置された数本の長い平行なビア・バー２４からなる。図２では、１つのスタック導体当たり、３本の平行なビア・バー２４が設けられる。これらのビア・バーは、スタック導体の内側縁部２６（この１対のマイクロストリップ（themicro-strip pair）の他方の線路導体に面する縁部）にできるだけ近接して配置されることに留意されたい。
【００１５】
図３〜図６に、ベースＣＭＯＳ８ＳＦ技術における４つの異なるオンチップ・スタック型コプレーナ伝送線路（マイクロストリップ／導波管）構成を示す。
【００１６】
図３に、１対の差動＋／−伝送線路構造を示す。第１および第２垂直スタック・コプレーナ導体からなるこの１対のマイクロストリップは、それぞれ＋と−で標示した１対の差動プラス／マイナス伝送線路導体を備える。
【００１７】
図４に、信号／接地用コプレーナ・マイクロストリップを示す。第１および第２垂直スタック・コプレーナ導体からなるこの１対のマイクロストリップは、信号Ｓおよび接地ＧＮＤ用の伝送線路導体を備える。
【００１８】
図５に、第３垂直スタック・コプレーナ導体をさらに備える接地／信号／接地用伝送線路構造を示す。第１、第２、および第３垂直スタック・コプレーナ導体はそれぞれ、導波管伝送線路構造の接地ＧＮＤ、信号Ｓ、および接地ＧＮＤ用の線路を備える。
【００１９】
図６に、第３および第４垂直スタック・コプレーナ導体をさらに備える接地／＋／−／接地用伝送線路構造を示す。第１、第２、第３、および第４垂直スタック・コプレーナ導体はそれぞれ、導波管伝送線路構造の接地ＧＮＤ、１対の差動プラス（＋）／マイナス（−）伝送線路導体、および接地を備える。
【００２０】
簡単な垂直ポストの代わりに長い相互接続部として垂直連結ビアを用いることによって、さらに厚い伝送線路を実施することができる。図１〜図６に、２つの金属層ｍ（ｉ）およびｍ（ｉ−１）ならびにこれら２つの金属層間のビア金属（ｖｉａ）から構築されたコプレーナ・マイクロストリップ／導波管を示す。図１および図２のコプレーナ・マイクロストリップの高さ（厚さ）の合計Ｈは、ｈｍ（ｉ）＋ｈｖｉａ＋ｈｍ（ｉ−１）に等しいことに留意されたい。こうすると、ｍ（ｉ）またはｍ（ｉ−１）しか用いずに構築した同じ寸法のコプレーナ・マイクロストリップ線路よりも、単位長さ当たり大きな容量が得られる。実際、この高さによる利点は、典型的なベースＣＭＯＳ８ＳＦによる金属／誘電体スタックにおいてほぼ３倍の改善が得られることである。したがって、特性インピーダンスは、これら２つの個々の金属層のいずれにおいても、同じ寸法のコプレーナ・マイクロストリップ線路に比べて低い。
【００２１】
オンチップ・コプレーナ・マイクロストリップ／導波管の最小限特性インピーダンスを小さくすることによって、ＲＦ  ＩＣ設計者には、供給源および負荷線路終端器における反射（Ｓ１１、Ｓ２２）損失がより低い伝送線路を設計する際に、より多くの柔軟性および制御性が与えられる。図１〜図２に示すコプレーナ・マイクロストリップ／導波管構造の比較的厚い金属線路縁部間にＥＭエネルギーをより密に閉じ込めることによって、損失の大きいシリコン基板への磁界の拡大範囲低減を大きく改善することも可能である。図１〜図６に示す構造について、ＤＣ抵抗値（ならびにＡＣ抵抗値）を、従来型の単一金属層コプレーナ・マイクロストリップ／導波管構造に比べてかなり小さくすることができる。これらの導体の抵抗値を小さくすることを利用して、高密度ＶＬＳＩ  ＣＭＯＳにおける電力および接地供給線路のＤＣ損失に対処することもでき、かつ、長い高速デジタル線路における充電・放電時間を短くすることもできる。
【００２２】
オンチップ・スタック型コプレーナ・マイクロストリップ／導波管により、チップ設計者は、はるかに広範囲の特性インピーダンスの設計を行うことができるだけでなく、低インピーダンス源および負荷終端器に対する挿入損失および反射損失も大幅に改善することができる。この構造は、影響を受けやすい長いオンチップ相互接続部に用いるために設計される。この構造により、従来型の単一金属層構造に比べて優れた性能が得られ、伝送線路の特性インピーダンスを特別仕様で設計することができる。
【００２３】
図２に示すスタック型コプレーナ・マイクロストリップの断面では、電流が、隣接する線路に最も近いマイクロストリップ導体の縁部２６に集中する。この縁部に配置されたビア・バーは、上記で説明した従来技術のオンチップ・スパイラル・インダクタの場合と同様に、長く真っ直ぐなコプレーナ・マイクロストリップの線路抵抗値に対して同様の作用を及ぼす。ただし、抵抗値の減少に加えて、コプレーナ・マイクロストリップ／導波管構造で用いると金属−ビア−金属を積み重ねるために高さＨが高くなることを利用して、コプレーナ・マイクロストリップ／導波管の特性インピーダンスを特別仕様で設計することができる。前に述べたように、図３〜図６に示すスタック型伝送線路構成で実現可能な特性インピーダンスは、現況技術で可能な類似のどの従来型構成よりも低い。
【００２４】
図７に、図１のコプレーナ・マイクロストリップ／導波管の底部に、ｖｉａ  ２と標示した追加のビア・バーおよび追加の金属層ｍ（ｉ−２）を追加して、このタイプの実施形態の導体を３つの金属層および２つのビア層の高さにした実施形態を示す。これら３つの金属層は、金属層ｍ（ｉ）、１つ下の金属層ｍ（ｉ−１）、および２つ下の金属層（a second next metal layer down）ｍ（ｉ−２）、ならびに前記金属層と１つ下の金属層の間のｖｉａ  １と標示した第１中間連結ビア層および前記１つ下の金属層と２つ下の金属層の間のｖｉａ  ２と標示した第２中間連結ビア層を含む。
【００２５】
図２および図３〜図６の実施形態について類似のタイプの５層の実施形態を実施することができるはずであり、図１、図２および図３〜図６の実施形態についてさらに７層以上の実施形態を実施することができるはずである。
【００２６】
図１および図２に示すコプレーナ・マイクロストリップ／導波管構造は、ＢｉＣＭＯＳ７ＷＬおよびＣＭＯＳ８ＳＦＧなど米国ＩＢＭ社の既存の技術で実施することができる。図１に、上下の金属線路と同じ幅を有するビア・バーが可能である理想的なスタック型コプレーナ・マイクロストリップ構造を示す。遺憾ながら、リソグラフィおよびエッチ・バイアス（etch bias）をベースにした設計ルールでは、ほとんどの技術でこのようにすることができない。というのは、金属層の位置合わせ不良により、抵抗値が大きくなるからである。ＣＭＯＳ８ＳＦＧでは、ＶＱレベルでの（幅０．４μｍの）ビア・バーは、上にあるＬＭ線路レベルでは少なくとも０．５５μｍにする必要がある。７ＷＬでは、ＦＴレベルでの（幅１．２４μｍの）ビア・バーは、上にあるＥ１線路レベルでは少なくとも１μｍにする必要がある。
【００２７】
製作の観点から、５ＤＭ、７ＨＰ、７ＷＬなどのＳｉＧｅ技術では、厚さ４μｍまでのアナログ・ビアが実証されている。７ＷＬおよび８ＳＦで可能なスタック・インダクタの形態の長いビア・バーおよびチップの亀裂防止ガード・リング（crack-stop guard ring）に普通に用いられる長いバー状のビアを配線する目的で前例が存在する。ＣＭＯＳ８ＳＦＧにおけるＶＱＢＡＲの許容可能な最大長さは３２０μｍである。ただし、この制限を超えても、スパイラル・インダクタおよび亀裂防止ガード・リングなどの例がある。最近の７ＨＰ試験サイト（testsite）では、連続した全長が７６５μｍのスタック・インダクタ用のビア・バーが、ビアのＲＩＥプロセスを改変せずに実証されている。従来型の金属被着および平坦化プロセスを実施して、グラウンド・ルールによる正方形ビアに類似の構造上信頼性の高いビア・バーを生成することができる。
【００２８】
このようなバー状のビアに関する別のプロセスの制約は、面積６３×６３μｍ２における許容可能な密度を１２％よりも大きくすべきでないことである。垂直コプレーナ・マイクロストリップ／導波管構造を設計する際には、このビア面積よりも大きくなると、レジスト／ＡＲＣが薄くなりすぎるので、この制限を解消しなければならない。
【００２９】
ＣＭＯＳ８ＳＦＧでは、バー状のビアは、インダクタではＶＱレベルに限り、かつチップ・ガードの一部として実施し得る。これは、主に、非ＰＯＲサイズのビアを連続的に監視せずに、製造技術におけるエッチング／リソグラフィ公差を検査するためである。スタック・インダクタで可能なサイズのビア・バーは、なにも改変することなく垂直コプレーナ・マイクロストリップ／導波管構造に適用することができる。（３２０μｍよりも）さらに長いバー状のビアを製造しやすいプロセスに用いることも、最近の７ＨＰ試験サイトからの結果で実証されている。
【００３０】
米国Ａｎｓｏｆｔ社の高周波構造シミュレータ（ＨＦＳＳ）７．０を用いて、図１および図２に示すコプレーナ・マイクロストリップ構造の電磁的なモデル化を実施した。偶数および奇数モード・ポートをこの１対の差動線路に割り当てることによって、コプレーナ・マイクロストリップ中の線路をシミュレーションした。ベースＣＭＯＳ８ＳＦおよびＢｉＣＭＯＳＷＬ技術についてコプレーナ・マイクロストリップ構造をモデル化した。ベースＣＭＯＳ  ８ｓｆ技術では、（図２の）寸法を、Ｗｓ＝Ｗｇ＝５μｍ、Ｓ＝２μｍ、Ｈ＝１．８５μｍ、ｈｍ（ｉ）＝０．６μｍ、ｈｍ（ｉ−１）＝０．６μｍとして、スタック型コプレーナ・マイクロストリップ構造に割り当てた。長いオンチップ相互接続線路を表すように、全マイクロストリップ長は１ｍｍとした。金属層ｍ（ｉ）とｍ（ｉ−１）の間の長い平行なビア・バーはそれぞれ幅０．４μｍであり、０．４μｍ間隔で配置した。すべての金属およびビア層の高さならびにビアの幅および間隔は、ＣＭＯＳ８ＳＦ設計マニュアルから採用したものである。これらのシミュレーションを行うために、ＣＭＯＳ８ＳＦ技術において、ｍ（ｉ）がＬＭ金属層であり、ｍ（ｉ−１）がＭＱ金属層であり、ビア・バーがＶＱビア層に存在する５金属層プロセスを想定した。
【００３１】
図８および図９に、スタック型コプレーナ・マイクロストリップ構造と従来型コプレーナ・マイクロストリップを比較したシミュレーション結果を示す。従来型マイクロストリップには厳密に同じ寸法が割り当てたが、従来型マイクロストリップは最上部金属層（すなわち、ｍ（ｉ）／ＬＭ）にのみ存在するものとした。
【００３２】
曲線５０は、５つの金属層によるベースＣＭＯＳ８ＳＦ技術の理想的なスタック型コプレーナ・マイクロストリップ構造についてのシミュレーション結果を表す。この理想的なスタック型コプレーナ・マイクロストリップ／導波管は、上下の金属線路の幅に等しい幅のビア・バーを有する。この理想的な構造は、現在のＣＭＯＳ８ＳＦプロセスでは製作することができないが、このプロセスがデュアル・ダマシンである場合に実現可能な性能を表す。曲線５２は、ＣＭＯＳ８ＳＦ技術において現在可能な（図２に示す断面と同じ）断面を有するスタック型マイクロストリップについての結果である。最後に、曲線５４は、５つの金属層によるＣＭＯＳ８ＳＦ技術の最上部金属層にのみ存在する同じサイズの従来型コプレーナ・マイクロストリップ線路についてのシミュレーション結果である。
【００３３】
明らかに、曲線５２で示す新しい構造は、このシミュレーションで用いた５０Ω源および負荷抵抗に極めて良好に整合する（図８の左上隅のＳ１１のグラフ）。これは、このスタック構造が、予想どおり、従来型コプレーナ・マイクロストリップ線路よりも、はるかに低い特性インピーダンスを有するからである（図９の右下隅のＺ（ｆ）のグラフ）。実際、このスタック型コプレーナ・マイクロストリップ線路では、５００ＭＨｚで整合が約７ｄＢ改善することを示している。これは、従来型コプレーナ・マイクロストリップ線路に比べて、反射損失が５５％少なくなることに等しい。曲線５２で示すスタック型コプレーナ・マイクロストリップ線路中で生じる電気的な損失の合計は、５００ＭＨｚで従来型コプレーナ・マイクロストリップ線路のものよりも約０．６ｄＢ少ない（あるいは、４８％少ない）。スタック型コプレーナ・マイクロストリップ線路の抵抗値（図８の左上隅の抵抗値のグラフの曲線５２）は、従来型コプレーナ・マイクロストリップの曲線５４と比較すると５００ＭＨｚで５７％減少することを示している。
【００３４】
図８はシミュレーション比較結果を示し、ベースＣＭＯＳ８ＳＦ技術において、曲線５０で示す理想的なスタック型コプレーナ・マイクロストリップ線路、曲線５２で示す設計ルールにより制限されるスタック型コプレーナ・マイクロストリップ線路、および曲線５４で示す従来型コプレーナ・マイクロストリップ線路についてのＳパラメータの結果のグラフを示す。
【００３５】
図９はシミュレーション比較結果を示し、ＣＭＯＳ８ＳＦ技術において、曲線５０で示す理想的なスタック型コプレーナ・マイクロストリップ線路、曲線５２で示す設計ルールにより制限されるスタック型コプレーナ・マイクロストリップ線路、および曲線５４で示す従来型コプレーナ・マイクロストリップ線路についてのＲ、Ｌ、ＣおよびＺ（ｆ）の結果のグラフを示す。
【００３６】
本発明のスタック型コプレーナ・マイクロストリップ／導波管構造にもたらされる１つの顕著な利益は、特性インピーダンスの範囲が追加されることであり、これは導波管導体の高さを高くすることによって可能になる。図９の右下のグラフの特性インピーダンスＺ（ｆ）の結果から、１対のスタック型差動ＣＰＷの特性インピーダンスに対するこの高さの増加の効果が理解されよう。この変化は、この線路の抵抗値の減少とは無関係であるが、コプレーナ・マイクロストリップのインダクタンスおよび容量の変化の効果であることに留意されたい。図９の右下のＺ（ｆ）のグラフから、本発明のスタック型コプレーナ・マイクロストリップ線路は、従来型コプレーナ・マイクロストリップ線路に比べて、大幅に低い特性インピーダンスを実現できることが明らかである。実際、スタック型コプレーナ・マイクロストリップ線路は、従来型コプレーナ・マイクロストリップ線路に比べて、５００ＭＨｚで特性インピーダンスが５３％減少することを示している。
【００３７】
本明細書で、ＩＣ設計用の垂直スタック型コプレーナ伝送線路構造についての本発明のいくつかの実施形態および変形形態を詳細に説明してきたが、本発明の開示および教示により、当業者なら明らかに多くの代替設計を想起しよう。
【図面の簡単な説明】
【００３８】
【図１】１対の第１および第２コプレーナ・スタック導体を備えるオンチップ・コプレーナ・マイクロストリップ構造を示す縦断面図であり、各コプレーナ・スタック導体は、ＲＦ／ＢｉＣＭＯＳ技術による上部金属層中に、金属層、１つ下の金属層、およびこれら２つの金属層の間の広いビア・バーを備える。
【図２】典型的なベースＣＭＯＳ８ＳＦ技術で実施される１対の第１および第２コプレーナ・スタック導体を備える類似のタイプのオンチップ・コプレーナ・マイクロストリップ構造を示す図である。
【図３】ベースＣＭＯＳ８ＳＦ技術の１対の差動＋／−用オンチップ・スタック型コプレーナ伝送線路（マイクロストリップ／導波管）構成を示す図である。
【図４】ベースＣＭＯＳ８ＳＦ技術のコプレーナ信号／接地用マイクロストリップのオンチップ・スタック型コプレーナ伝送線路（マイクロストリップ／導波管）構成を示す図である。
【図５】ベースＣＭＯＳ８ＳＦ技術の接地／信号／接地用オンチップ・スタック型コプレーナ伝送線路（マイクロストリップ／導波管）構成を示す図である。
【図６】ベースＣＭＯＳ８ＳＦ技術の接地／＋／−／接地用オンチップ・スタック型コプレーナ伝送線路（マイクロストリップ／導波管）構成を示す図である。
【図７】図１のコプレーナ・マイクロストリップ／導波管の底部に追加のビア・バーおよび金属層を追加して、このタイプの実施形態の導体を３つの金属層および２つのビア層の高さにした実施形態を示す図である。
【図８】シミュレーション比較結果を示すグラフであり、ベースＣＭＯＳ８ＳＦ技術において、理想的なスタック型コプレーナ・マイクロストリップ線路、設計ルールにより制限されるスタック型コプレーナ・マイクロストリップ線路、および従来型コプレーナ・マイクロストリップ線路についてのＳパラメータの結果のグラフを示す。
【図９】シミュレーション比較結果を示すグラフであり、ＣＭＯＳ８ＳＦ技術において、理想的なスタック型コプレーナ・マイクロストリップ線路、設計ルールにより制限されるスタック型コプレーナ・マイクロストリップ線路、および従来型コプレーナ・マイクロストリップ線路についてのＲ、Ｌ、ＣおよびＺ（ｆ）の結果のグラフを示す。
【符号の説明】
【００３９】
１０  第１コプレーナ・スタック導体
１２  第２コプレーナ・スタック導体
２０  第１コプレーナ・スタック導体
２２  第２コプレーナ・スタック導体
２４  ビア・バー
２６  内側縁部
Ｈ  高さ
ｈｍ（ｉ）  金属層ｍ（ｉ）の高さ
ｈｍ（ｉ−１）  金属層ｍ（ｉ−１）の高さ
ｈｖｉａ  中間連結ビア層の高さ
ｍ（ｉ）  金属層
ｍ（ｉ−１）  金属層
ｍ（ｉ−２）  金属層
Ｓ  間隔
ｖｉａ  中間連結ビア層
ｖｉａ  １  第１中間連結ビア層
ｖｉａ  ２  第２中間連結ビア層
Ｗ  幅
Ｗｓ  信号線路の幅
Ｗｇ  接地線路の幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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