(57)【要約】      （修正有）【課題】無負荷４ＴＳＲＡＭセルおよびそのようなＳＲＡＭセルを動作させる方法を提供すること。【解決手段】無負荷４ＴＳＲＡＭセル２０は、一対のアクセス・トランジスタＮ１，Ｎ２および一対のプルダウン・トランジスタＮ３，Ｎ４を備え、そのすべてが、Ｎチャネル・トランジスタ（ＮＦＥＴまたはＮＭＯＳＦＥＴ）として実現される。アクセス・トランジスタはプルダウン・トランジスタよりも低い閾値電圧（Ｖｔ）を有し、これによって、ＳＲＡＭセルは、スタンバイ中に、論理「１」の電位を効果的に維持することができるようになる。プルダウン・トランジスタは、アクセス・トランジスタに比べて大きなチャネル幅を有し、これによって、ＳＲＡＭセルは、読出し動作中に、特定の記憶ノードに論理「０」の電位を効果的に維持することができるようになる。【選択図】図２
2005072599.tif 000002
【特許請求の範囲】
【請求項１】
双安定メモリ・セルであって、
第１および第２のデータ端子と、
第１および第２の記憶ノードと、
活動化端子と、
前記第１のデータ端子に接続するドレインと、前記第１の記憶ノードに接続するソースと、前記活動化端子に接続するゲートを有する第１のアクセス・トランジスタと、
前記第２のデータ端子に接続するドレインと、前記第２の記憶ノードに接続するソースと、前記活動化端子に接続するゲートを有する第２のアクセス・トランジスタと、
前記第１の記憶ノードに接続するドレインと、接地されたソースと、前記第２の記憶ノードに接続するゲートを有する第１のプルダウン・トランジスタと、
前記第２の記憶ノードに接続するドレインと、接地されたソースと、前記第１の記憶ノードに接続するゲートを有する第２のプルダウン・トランジスタとを備え、
前記第１および第２のアクセス・トランジスタが、実質的に同じである第１の閾値電圧を有し、さらに前記第１および第２のプルダウン・トランジスタが、実質的に同じである第２の閾値電圧を有し、前記第２の閾値電圧が前記第１の閾値電圧よりも大きい双安定セル。
【請求項２】
前記第１および第２のアクセス・トランジスタおよびプルダウン・トランジスタが、すべてＮＦＥＴである、請求項１に記載のメモリ・セル。
【請求項３】
前記第１および第２のアクセス・トランジスタおよびプルダウン・トランジスタが、すべてＮＭＯＳＦＥＴである、請求項１に記載のメモリ・セル。
【請求項４】
前記第２の閾値電圧が、前記第１の閾値電圧よりも８０ｍｖから９０ｍｖ大きい、請求項１に記載のメモリ・セル。
【請求項５】
前記第１および第２のアクセス・トランジスタが、実質的に同じである第１のチャネル幅を有し、前記第１および第２のプルダウン・トランジスタが、実質的に同じである第２のチャネル幅を有し、前記第２のチャネル幅が前記第１のチャネル幅よりも大きい、請求項１に記載のメモリ・セル。
【請求項６】
前記第２のチャネル幅が、前記第１のチャネル幅の少なくとも３倍である、請求項５に記載のメモリ・セル。
【請求項７】
前記メモリ・セルが、無負荷４Ｔ（４トランジスタ）ＳＲＡＭセルである、請求項１に記載のメモリ・セル。
【請求項８】
前記第１および第２のアクセス・トランジスタおよびプルダウン・トランジスタが、共有のデバイス・ウェルを有し、前記デバイス・ウェルが共通デバイス・ウェル線に接続され、前記デバイス・ウェル線が、スタンバイ動作中、接地電位に接続され、さらに、前記共通デバイス・ウェル線が、前記セルのアクセス動作中、接地電位よりも高い電圧にブートストラップされて、前記第１および第２のアクセス・トランジスタおよびプルダウン・トランジスタの電圧閾値を減少させる、請求項１に記載のメモリ・セル。
【請求項９】
前記デバイス・ウェル線が、セルが活動化されたとき前記デバイス・ウェル線を接地から切断するスイッチに接続されている、請求項８に記載のメモリ・セル。
【請求項１０】
前記スイッチが、ワードライン・ドライバ制御信号に応答するＦＥＴを備える、請求項９に記載のメモリ・セル。
【請求項１１】
半導体基板上に形成され行と列に配列されたメモリ・セルのアレイを備えるメモリ・アレイであって、メモリ・セルの行が一般的にワードラインに接続され、メモリ・セルの列が一般的にビットライン対に接続されているメモリ・アレイと、
アドレス信号および命令信号を生成するコントローラと、
前記アドレス信号および命令信号を復号して、前記メモリ・アレイのメモリ・セルにアクセスする復号回路とを備えるメモリ・システムであって、
前記メモリ・アレイの各メモリ・セルが、無負荷４トランジスタＳＲＡＭセルを備え、前記無負荷４トランジスタＳＲＡＭセルが、
第１および第２のビットライン端子と、
第１および第２の記憶ノードと、
ワードライン端子と、
前記第１のビットライン端子に接続するドレインと、前記第１の記憶ノードに接続するソースと、前記ワードライン端子に接続するゲートを有する第１のＮＦＥＴアクセス・トランジスタと、
前記第２のビットライン端子に接続するドレインと、前記第２の記憶ノードに接続するソースと、前記ワードライン端子に接続するゲートを有する第２のＮＦＥＴアクセス・トランジスタと、
前記第１の記憶ノードに接続するドレインと、接地されたソースと、前記第２の記憶ノードに接続するゲートを有する第１のＮＦＥＴプルダウン・トランジスタと、
前記第２の記憶ノードに接続するドレインと、接地されたソースと、前記第１の記憶ノードに接続するゲートを有する第２のＮＦＥＴプルダウン・トランジスタとを備え、
前記第１および第２のＮＦＥＴアクセス・トランジスタが、実質的に同じである第１の閾値電圧を有し、さらに前記第１および第２のＮＦＥＴプルダウン・トランジスタが、実質的に同じである第２の閾値電圧を有し、前記第２の閾値電圧が前記第１の閾値電圧よりも大きいメモリ・システム。
【請求項１２】
メモリをアクセスする方法であって、
行のメモリ・セルに対応するワードラインを活動化して、メモリ・アレイの前記行のメモリ・セルを選択するステップと、
前記選択された行のメモリ・セルのデバイス・ウェルに一般的に接続された共通デバイス・ウェル線に対して前記活動化されたワードラインの電荷をブートストラップして、前記選択された行の前記メモリ・セルのトランジスタの閾値電圧を減少させるステップと、
前記選択された行の少なくとも１つのメモリ・セルに対してデータ・アクセス動作を行うステップとを備える方法。
【請求項１３】
前記ブートストラップするステップが、
前記共通デバイス・ウェル線を論理「０」の電位から切断するステップと、
前記活動化されたワードラインから前記共通デバイス・ウェル線に電荷を容量的に結合させるステップとを備える、請求項１２に記載の方法。
【請求項１４】
前記共通デバイス・ウェル線を論理「０」の電位から切断する前記ステップが、ワードライン・ドライバ信号に応答してスイッチを活動化することを備える、請求項１３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に、半導体メモリ・デバイスに関する。より詳細には、本発明は、４個のＮＭＯＳＦＥＴまたはＮＦＥＴを備える無負荷４トランジスタ（４Ｔ）ＳＲＡＭセルのアーキテクチャ、およびそのようなＳＲＡＭセルにアクセスする方法に関する。
【背景技術】
【０００２】
より高密度で低電力消費の半導体メモリ・デバイスが絶えず要求されている。半導体メモリ・デバイスには、例えば、ＳＲＡＭデバイスおよびＤＲＡＭデバイスがある。ＤＲＡＭは高度の集積化を可能にするが、ＳＲＡＭセルはＤＲＡＭセルよりも高速かつ低電力消費で動作することができる。ＳＲＡＭセルは、一般に、リフレッシュを必要とせず、そのようなセルに電力が供給されている限りデータをいつまでも記憶することができる。対照的に、ＤＲＡＭセルは定期的にリフレッシュしなければならない。
【０００３】
ＳＲＡＭセルの１つのよく知られている従来構造は、６個のＭＯＳＦＥＴトランジスタを備える６Ｔ（６トランジスタ）セルである。簡単に言うと、６ＴＳＲＡＭセルは、ラッチ回路を形成する２個の交差結合型インバータを備える。ラッチは、電源と接地の間に接続され、さらに一対のアクセス・トランジスタに接続されている。各インバータは、２個のトランジスタ（一般に、ＮＭＯＳプルダウン・トランジスタおよびＰＭＯＳプルアップ・トランジスタ）を備える。ラッチは、第１および第２の交差結合型インバータで形成され、２つの記憶ノードの間に接続されている。ここで、記憶ノードの一方はローに引っ張られ、他方の記憶ノードはハイに引っ張られる。各記憶ノードは、アクセス・トランジスタを介してビットライン対のビットラインまたは相補ビットラインに接続されている。アクセス・トランジスタのゲート端子は、一般に、ワードラインに接続されている。アクセス・トランジスタが非活動化されたとき、いくらかの漏れが起こることがあるが、記憶ノードは基本的にビットラインから絶縁される。
【０００４】
６ＴＳＲＡＭセルは高速動作を実現することができ、さらに低電源電圧で動作することができるが、６Ｔトランジスタは大面積を占め、メモリ・セル密度を制限する。したがって、より高密度のＳＲＡＭメモリを実現するために、無負荷４ＴＳＲＡＭセルのような４ＴＳＲＡＭセル・アーキテクチャが提案された。この無負荷４ＴＳＲＡＭセルの占有するスペースは、６ＴＳＲＡＭセルよりも相当に小さい。
【０００５】
例えば、図１は、従来の無負荷４ＴＳＲＡＭセルを示す。一般に、無負荷４Ｔセル（１０）は、４個のトランジスタを使用するＣＭＯＳメモリ・セルを備え、負荷要素がセルの記憶ノードに接続されていない。より具体的には、図１に示すように、無負荷４ＴＳＲＡＭセル（１０）は、２個のアクセス・トランジスタ（Ｐ１）および（Ｐ２）（すなわち、パス・トランジスタ）および２個のプルダウン・トランジスタ（Ｄ１）および（Ｄ２）（すなわち、ドライブ・トランジスタ）を含んだ４個のトランジスタを備える。アクセス・トランジスタ（Ｐ１）および（Ｐ２）はＰＭＯＳトランジスタであり、プルダウン・トランジスタ（Ｄ１）および（Ｄ２）はＮＭＯＳトランジスタである。ワードライン（ＷＬ）は、一般に、アクセス・トランジスタ（Ｐ１）および（Ｐ２）のゲートに結合される。メモリ・セル（１０）に接続されたビットライン対は、相補ビットライン（／ＢＬ）およびビットライン（ＢＬ）を備える。ビットライン（ＢＬ）は、アクセス・トランジスタ（Ｐ１）のソースに接続され、相補ビットライン（／ＢＬ）はアクセス・トランジスタ（Ｐ２）のソースに接続される。アクセス・トランジスタ（Ｐ１）のドレインは、記憶ノード（Ｓ１）およびプルダウン・トランジスタ（Ｄ２）のゲートに接続される。アクセス・トランジスタ（Ｐ２）のドレインは、記憶ノード（Ｓ２）およびプルダウン・トランジスタ（Ｄ１）のゲートに接続される。アクセス・トランジスタ（Ｐ１）のドレインはプルダウン・トランジスタ（Ｄ１）のソースに接続され、またプルダウン・トランジスタ（Ｄ１）のドレインは接地（または、Ｖｓｓ）に接続される。同様に、アクセス・トランジスタ（Ｐ２）のドレインはプルダウン・トランジスタ（Ｄ２）のソースに接続され、またプルダウン・トランジスタ（Ｄ２）のドレインは接地（または、Ｖｓｓ）に接続される。
【０００６】
記憶ノード（Ｓ１）が論理「１」で、かつ記憶ノード（Ｓ２）が論理「０」であるとき、セル（１０）は論理「１」を記憶すると考えることができる。対照的に、記憶ノード（Ｓ１）が論理「０」で、かつ記憶ノード（Ｓ２）が論理「１」であるとき、セル（１０）は論理「０」を記憶すると考えることができる。このようにして、セル（１０）は双安定である。すなわち、セル（１０）は、２つの安定状態のうちの１つ、すなわち論理「１」かまたは論理「０」を有することができる。
【０００７】
プルアップ・トランジスタを有する従来の６ＴＳＲＡＭセルまたは抵抗負荷を有する４ＴＳＲＡＭセルとは著しく異なって、（図１に示すような）無負荷ＳＲＡＭは、記憶ノード（Ｓ１）および（Ｓ２）と電源（例えば、Ｖｄｄ）の間に接続された負荷を有しない。この電源は、ラッチの状態を維持するために必要な電流を供給する。代わりに、無負荷４Ｔセル（１０）のデータ状態は、アクセス・トランジスタ（Ｐ１）および（Ｐ２）が供給する漏れ電流によって維持される。このために、従来の無負荷４ＴＳＲＡＭセル（１０）は、ＰＭＯＳアクセス・トランジスタ（Ｐ１）および（Ｐ２）を使用して、「スタンバイ」中に（すなわち、セルがアクセスされていないとき）、ラッチ回路のデータ状態を維持するために必要な漏れ電流を供給する。
【０００８】
より具体的には、無負荷４ＴＳＲＡＭメモリ・セル（１０）は、スタンバイ中に、次のように動作する。記憶ノード（Ｓ１）は論理「１」の電圧電位にあり、かつ記憶ノード（Ｓ２）は論理「０」の電圧電位にあると仮定する。この例では、プルダウン・トランジスタ（Ｄ１）およびアクセス・トランジスタ（Ｐ１）は「オフ」になる。何故ならば、プルダウン・トランジスタ（Ｄ１）のゲートは論理「０」であり、さらに（アクセス・トランジスタ（Ｐ１）のゲートに接続された）ＷＬは活動化されないからである。この状態で、アクセス・トランジスタ（Ｐ１）を流れる漏れ電流がなければ、プルダウン・トランジスタ（Ｄ１）を流れるサブスレッショルド漏れ電流のために、記憶ノード（Ｓ１）の電位は徐々に減少する。無負荷４Ｔメモリ・セル（１０）は、記憶ノード（Ｓ１）に電流を供給するために電源とノード（Ｓ１）の間に接続された負荷要素を有しないが、ＰＭＯＳ（または、ＰＦＥＴ）アクセス・トランジスタ（Ｐ１）の漏れ電流が記憶ノード（Ｓ１）に流れて、記憶ノード（Ｓ１）の電荷の減少を補償する。
【０００９】
データ状態を十分に維持するために（例えば、上述の例で、ノード（Ｓ１）に論理「１」を実質的に維持するために）、アクセス・トランジスタ（Ｐ１）から記憶ノード（Ｓ１）に流れる漏れ電流は、ノード（Ｓ１）を接地（または、Ｖｓｓ）に接続するプルダウン・トランジスタ（Ｄ１）を流れる漏れ電流よりも大きくなければならない。図１に示すような従来の無負荷ＳＲＡＭセル（１０）は、ＰＭＯＳ（または、ＰＦＥＴ）アクセス・トランジスタ（Ｐ１）および（Ｐ２）を使用する。その理由は、そのようなトランジスタは、ＮＭＯＳ（または、ＮＦＥＴ）トランジスタよりも漏れが大きく、したがって、ノードＳ１またはＳ２に記憶された論理「１」を維持するのに必要な漏れ電流を供給するからである。従来のアーキテクチャでＰＭＯＳアクセス・トランジスタが使用されるもう１つの理由は、そのようなトランジスタがＮＭＯＳトランジスタに比べて論理「１」を非常に適切に伝えるからである。ＮＭＯＳトランジスタでは、アクセス・トランジスタの電圧閾値（Ｖｔ）だけ論理「１」が小さくなる。言い換えると、ＰＭＯＳアクセス・トランジスタでは、（Ｖｄｄ−Ｖｔ）の電圧降下なしに、論理「１」をセルから読み出し、またセルに書き込むことができる。
【００１０】
無負荷４Ｔメモリ・セル（１０）の有利点は、一般にプルダウン・トランジスタの記憶ノードに接続される負荷要素を設ける必要がなくなり、これによって、メモリ・セルの構造が簡単化されることである。しかし、図１の無負荷ＳＲＡＭセル（１０）に関連した不利点は、ＰＭＯＳまたはＰＦＥＴアクセス・トランジスタ（Ｐ１）および（Ｐ２）がＮＭＯＳまたはＮＦＥＴデバイスに比べて相対的に大きく、これによって、セル密度が制限されることである。さらに、ＰＦＥＴは、同じ寸法のＮＦＥＴと比べてスイッチング速度が遅い。したがって、図１の無負荷４Ｔセル（１０）にＰＦＥＴアクセス・トランジスタを使用することで、セルのアクセス速度が減少する。実際に、ＰＦＥＴのキャリア移動度は、ＮＦＥＴのそれの約半分（１／２）である。したがって、ＮＦＥＴのスイッチング性能と同じスイッチング性能を得るために、ＰＦＥＴアクセス・デバイスのチャネル幅を２倍にしなければならないかもしれない。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、従来の無負荷４ＴＳＲＡＭセルに比べてスイッチング性能および密度を向上させる無負荷４ＴＳＲＡＭセルの改良されたアーキテクチャおよびそのようなＳＲＡＭセルを動作させる方法を提供することである。
【課題を解決するための手段】
【００１２】
本発明の例示の実施例は、無負荷４ＴＳＲＡＭセルのアーキテクチャおよびそのようなＳＲＡＭセルを動作させる方法を含み、高集積半導体メモリ・デバイスを実現し、同時に、データ安定性に関する性能の向上およびデータ・アクセス動作のＩ／Ｏ速度の向上を実現することができる。
【００１３】
一般に、本発明の一実施例は、無負荷４ＴＳＲＡＭセルは、一対のアクセス・トランジスタおよび一対のプルダウン・トランジスタを備え、そのすべてがＮチャネル・トランジスタとして実現され、これによって、そのようなセルを高密度用途で使用することができるようになる。本発明の他の実施例では、Ｎチャネル・アクセス・トランジスタはＮチャネル・プルダウン・トランジスタよりも低い閾値電圧（Ｖｔ）を有し、これによって、スタンバイ中に、ＳＲＡＭセルが論理「１」の電位を効果的に維持することができるようになる。他の実施例では、Ｎ型プルダウン・トランジスタはＮ型アクセス・トランジスタに比べて大きなチャネル幅を有し、これによって、読出し動作中に、ＳＲＡＭセルは特定の記憶ノードに論理「０」の電位を効果的に維持することができるようになる。他の実施例では、アクセス動作中に、活動化されたメモリ・セルのトランジスタの閾値電圧を動的に調整して、アクセスされたメモリ・セルの読出し電流を増す方法が実施される。
【００１４】
本発明のこれらおよび他の実施例、態様、特徴、および利点は、例示の実施例についての下記の詳細な説明から明らかになるであろう。この実施例は、添付の図面と関係して読むべきである。
【００１５】
本発明の例示の実施例は、無負荷４ＴＳＲＡＭセルのアーキテクチャ、およびそのようなＳＲＡＭセルを動作させる方法を備え、高集積半導体メモリ・デバイスを実現し、同時に、例えばデータ安定性に関する性能の向上およびデータ・アクセス動作のＩ／Ｏ速度の向上を実現する。
【００１６】
一般に、本発明の一実施例では、４ＴＳＲＡＭセルは、一対のアクセス・トランジスタおよび一対のプルダウン・トランジスタを備え、そのすべてがＮチャネル・トランジスタとして実現される。すべてのトランジスタが例えばＮＦＥＴである、本発明に従った無負荷４ＴＳＲＡＭセルのアーキテクチャによって、従来の６ＴＳＲＡＭセルに比べてセル面積が約５０％減少し、ならびに、アクセス・トランジスタとしてＰＦＥＴを使用する従来の無負荷４ＴＳＲＡＭセルに比べてセル面積が相当に減少する。
【００１７】
本発明の他の実施例では、無負荷４ＴＳＲＡＭセルのアーキテクチャは、２個のＮチャネル・アクセス・トランジスタおよび２個のＮチャネル・プルダウン・トランジスタを備え、このアクセス・トランジスタはプルダウン・トランジスタよりも低い閾値電圧（Ｖｔ）を有する。以下で説明するように、アクセス・トランジスタとプルダウン・トランジスタのＶｔが異なることによって、ＳＲＡＭセルは、スタンバイ中に、論理「１」の電位を効果的に維持することができるようになり、したがって、メモリ・セルの安定性を維持することができるようになる。
【００１８】
本発明のさらに他の実施例では、プルダウン・トランジスタは、アクセス・トランジスタに比べて大きなチャネル幅を持つように設計される。これによって、ＳＲＡＭセルは、読出し動作中に、特定の記憶ノードに論理「０」の電位を効果的に維持することができるようになり、したがって、メモリ・セルの安定性を維持することができるようになる。
【００１９】
本発明の他の実施例では、本発明の実施例に従った無負荷４ＴＳＲＡＭセルのアレイを備えるＳＲＡＭ半導体メモリ・デバイスの性能の向上は、メモリ・アクセス動作中に活動化されたメモリ・セルのトランジスタの閾値を動的に調整して、アクセスされたメモリ・セルの読出し電流ＩＲｅａｄを増すことで得られる。
【発明を実施するための最良の形態】
【００２０】
図２は、本発明の実施例に従った無負荷４ＴＳＲＡＭメモリ・セルを模式的に示す図である。図２の実施例では、無負荷４ＴＳＲＡＭメモリ・セル（２０）は、２個のＮＦＥＴアクセス・トランジスタ（Ｎ１、Ｎ２）および２個のＮＦＥＴプルダウン・トランジスタ（Ｎ３、Ｎ４）を備える。共通のワードライン（ＷＬ）がアクセス・トランジスタ（Ｎ１）および（Ｎ２）のゲートに結合されている。ビットライン対（ＢＬ、／ＢＬ）がメモリ・セル（２０）に接続されている。ここで、ビットライン（ＢＬ）は、アクセス・トランジスタ（Ｎ１）のドレイン端子に接続され、相補ビットライン（／ＢＬ）はアクセス・トランジスタ（Ｎ２）のドレイン端子に接続されている。メモリ・セル（２０）は、２つの記憶ノード（Ｓ１）および（Ｓ２）（または、Ｉ／Ｏポート）を備え、アクセス・トランジスタ（Ｎ１）のソース端子は記憶ノード（Ｓ１）に接続され、またアクセス・トランジスタ（Ｎ２）のソース端子は記憶ノード（Ｓ２）に接続されている。記憶ノード（Ｓ１）はプルダウン・トランジスタ（Ｎ４）のゲート端子に交差結合され、また記憶ノード（Ｓ２）はプルダウン・トランジスタ（Ｎ３）のゲート端子に交差結合されている。アクセス・トランジスタ（Ｎ１）のソースはプルダウン・トランジスタ（Ｎ３）のドレインに結合され、プルダウン・トランジスタ（Ｎ３）のソースは接地（または、Ｖｓｓ）に結合されている。アクセス・トランジスタ（Ｎ２）のソースはプルダウン・トランジスタ（Ｎ４）のドレインに結合され、プルダウン・トランジスタ（Ｎ４）のソースは接地（Ｖｓｓ）に接続されている。
【００２１】
本発明の例示の実施例に従って、セル（２０）のトランジスタは、プルダウン・トランジスタ（Ｎ３）および（Ｎ４）の閾値電圧がアクセス・トランジスタ（Ｎ１）および（Ｎ２）の閾値電圧よりも大きくなるように設計される。言い換えると、議論のために、アクセス・トランジスタ（Ｎ１）および（Ｎ２）はＬＶｔ（低閾値電圧）トランジスタと呼ぶことができ、またプルダウン・トランジスタ（Ｎ３）および（Ｎ４）はＨＶｔ（高閾値電圧）トランジスタと呼ぶことができる。閾値電圧が高電圧であるほど、ＮＦＥＴ（または、ＮＭＯＳＦＥＴ）は漏れが少なくなるので（より高いチャネル抵抗）、プルダウン・トランジスタ（Ｎ３）および（Ｎ４）の「オフ」抵抗は、アクセス・トランジスタ（Ｎ１）および（Ｎ２）の「オフ」抵抗よりも大きい。これによって、半導体メモリ・セル（２０）はスタンバイ・モード中に論理「１」を維持することができるようになる。
【００２２】
例として、図３の例示の実施例を参照して、ビットライン（ＢＬ）がスタンバイ中にＶｄｄに維持され（予め充電され）かつ記憶モード（Ｓ１）が論理「１」であると仮定する。そのような場合、アクセス・トランジスタ（Ｎ１）およびプルダウン・トランジスタ（Ｎ３）は、予め充電されたビットライン（ＢＬ）と接地の間で電圧分割器として作用して、記憶ノード（Ｓ１）に論理「１」を維持する。この場合、電圧分割器は、アクセス・トランジスタ（Ｎ１）の「オフ」抵抗とプルダウン・トランジスタ（Ｎ３）の「オフ」抵抗で決定される。１つの例示の実施例では、プルダウン・トランジスタ（Ｎ３）の「オフ」抵抗は、アクセス・トランジスタ（Ｎ１）の「オフ」抵抗よりも大きいように設計されるので、その結果、プルダウン・トランジスタ（Ｎ３）の両端間の電圧降下は、ビットライン（ＢＬ）の予め充電された電圧電位Ｖｄｄにほぼ等しくなる。
【００２３】
同様に、スタンバイ中に、記憶ノード（Ｓ２）は論理「１」であると仮定すると、アクセス・トランジスタ（Ｎ２）およびプルダウン・トランジスタ（Ｎ４）は、予め充電された相補ビットライン（／ＢＬ）と接地の間で電圧分割器として作用して、記憶ノード（Ｓ２）に論理「１」を維持する。
【００２４】
１つの例示の実施例では、ＬＶｔアクセス・トランジスタの漏れは、ＨＶｔプルダウン・トランジスタの漏れよりも約一桁大きい。言い換えると、プルダウン・トランジスタ（Ｎ３）および（Ｎ４）の「オフ」抵抗は、アクセス・トランジスタ（Ｎ１）および（Ｎ２）の「オフ」抵抗の約１０倍である。そのような抵抗不一致を得るために、ＨＶｔプルダウン・トランジスタ（Ｎ３、Ｎ４）の閾値電圧は、ＬＶｔアクセス・トランジスタ（Ｎ１、Ｎ２）の閾値電圧よりも約８０〜９０ｍｖ大きい。したがって、プルダウン・トランジスタ（Ｎ３、Ｎ４）の「オフ」抵抗がアクセス・トランジスタのそれの約１０倍であるとき、記憶ノード（Ｓ１、Ｓ２）の電圧は、Ｖｄｄのほんの１０％程度低くなるにすぎない。すなわち、ノード（Ｓ１）または（Ｓ２）に記憶される論理「１」は約０．９Ｖｄｄである。
【００２５】
さらに、本発明の他の実施例では、セル（２０）が読み出し動作中に論理「０」を容易に維持することができて、セル（２０）が状態を変えないように、ＨＶｔプルダウン・トランジスタ（Ｎ３）および（Ｎ４）は設計される。より具体的には、１つの例示の実施例では、プルダウン・トランジスタ（Ｎ３）および（Ｎ４）のチャネル幅をアクセス・トランジスタ（Ｎ１）および（Ｎ２）のチャネル幅の約３倍から約４倍にすることで、ＳＲＡＭセル（２０）は論理「０」を保持することができる。当技術分野で知られているように、ＦＥＴのスイッチング速度はチャネル幅のチャネル長に対する比すなわちＷ／Ｌに比例し、Ｗが増加するかまたはＬが減少するときにあるいはその両方のときに、スイッチング速度は高くなる。実質上、プルダウン・デバイスの幅が大きいほど、論理「０」を維持するのに役立つ。
【００２６】
例えば、再び、図３の例示の実施例を参照して、記憶ノード（Ｓ２）の電位は論理「０」であり、記憶ノード（Ｓ１）の電位は論理「１」であると仮定する。この場合、プルダウン・トランジスタ（Ｎ４）はオンになり、プルダウン・トランジスタ（Ｎ３）はオフになる。さらに、スタンバイ中に、アクセス・トランジスタ（Ｎ２）および（Ｎ１）はオフになる。セル（２０）のスタンバイ中に、プルダウン・トランジスタ（Ｎ４）は、（ビットラインがＶｄｄに予め充電されているとき）アクセス・トランジスタ（Ｎ２）の漏れによって記憶ノード（Ｓ２）の蓄積電荷を容易に放電して、記憶ノード（Ｓ２）の「０」の論理レベルを維持することができる。
【００２７】
さらに、ビットライン（ＢＬ）および相補ビットライン（／ＢＬ）が予めＶｄｄに充電され、かつワードラインがＶｄｄで活動化され、その結果、アクセス・トランジスタ（Ｎ２）も（ＶｄｄのＷＬ信号を介して）活動化される読出し動作中に、プルダウン・トランジスタ（Ｎ４）のＶｔはアクセス・トランジスタ（Ｎ２）のＶｔよりも大きいにもかかわらず、プルダウン・トランジスタ（Ｎ４）のＷ／Ｌ比がアクセス・トランジスタ（Ｎ２）のＷ／Ｌ比に比べて大きいために、プルダウン・トランジスタ（Ｎ４）は、アクセス・トランジスタ（Ｎ２）の「オン」抵抗に比べて小さな「オン」抵抗を持つ。したがって、プルダウン・トランジスタ（Ｎ３、Ｎ４）のチャネル幅を十分に広くすることによって、プルダウン・トランジスタ（Ｎ３、Ｎ４）は、ワードライン（ＷＬ）が活動化された読出し動作中に、記憶ノード（Ｓ１）または（Ｓ２）の論理レベルをロー「０」に保持することができ、セル（２０）の状態変化を防止する。
【００２８】
さらに、上述の例において、スタンバイ中および読み出し中に、ノード（Ｓ１）の論理状態は容易に論理「１」として維持される。その理由は、プルダウン・トランジスタ（Ｎ３）のゲートはノード（Ｓ２）に維持された論理「０」でドライブされるために、プルダウン・トランジスタ（Ｎ３）がオフになるからである。さらに、読出し中に、より高い閾値電圧のためにプルダウン・トランジスタ（Ｎ３）の「オフ」抵抗がより高いことで、記憶ノード（Ｓ１）の論理「１」が維持される。
【００２９】
理解すべきことであるが、本明細書の教示に基づいて、当業者は、本発明の実施例に従った無負荷４ＴＳＲＡＭセルのアクセス・トランジスタおよびプルダウン・トランジスタの大きさおよび閾値電圧を容易に調整して、大きさ、安定性、およびスイッチング速度の間に所望の妥協を実現することができる。
【００３０】
本発明の他の実施例では、メモリ・アクセス動作中に活動化されたメモリ・セルのトランジスタの閾値電圧を動的に調整して、アクセスされたメモリ・セルの読出し電流ＩＲｅａｄを増やすことによって、本発明の実施例に従った無負荷４ＴＳＲＡＭセルのアレイを備えるＳＲＡＭ半導体メモリ・デバイスの性能の向上が得られる。特に、本発明の一実施例では、順方向ボディ・バイアス（ＦＢＢ）を加えて、アクセスされたメモリ・セルのトランジスタの閾値電圧を減少させて、例えば論理「０」を格納する記憶ノードに関して読出し電流を増加させることによって、動的な閾値電圧調整が得られる。ＦＢＢを使用して閾値電圧を減少させ、かつ読出し電流を増加させることの詳細は、ここで例えば図４〜６に関連して説明する。
【００３１】
図４は、本発明の実施例に従った無負荷４ＴＳＲＡＭセルのアレイを備える半導体メモリ・デバイスの断面を示す断面図である。半導体メモリ・デバイス（３０）は、ＳＯＩ（シリコン・オン・インシュレータ）基板を備える。このＳＯＩ基板は、Ｎ型低濃度ドープ絶縁部分（３１）（例えば、Ｎ−シリコン基板）および複数のＰ型低濃度ドープ・シリコン・デバイス・ウェル（３４）および（３６）（Ｐ−ウェルと呼ばれる）を備え、これらのウェルはデバイス分離領域（３２）で分離されている。本発明の実施例に従って、各ＳＲＡＭセルは、分離されたＰ−ウェルを備え、さらに、特定の列のすべてのＳＲＡＭセルのＰ−ウェルは一般的に接続されている。
【００３２】
図４の例示の実施例は、例示の目的のために、２行のＳＲＡＭセルの断面を示すが、半導体メモリ・デバイス（３０）は２行より多い行のセルを備えることは理解すべきことである。図示のように、１つの行は、１つのセルのＮＭＯＳトランジスタ（３５）を備え、もう１つの行はもう１つのセルのＮＭＯＳトランジスタ（３３）を備える。各ＮＭＯＳトランジスタは、トランジスタ（３３、３５）のドレインＤおよびソースＳであるＮ＋拡散領域、およびスタック型ゲート構造Ｇを備える。各Ｐ−ウェル（３４、３６）はＰ＋拡散領域（３７、３８）を備え、これらの拡散領域はそれぞれのＰ−ウェル（３４、３６）のコンタクトとして作用する。メモリ・アレイの特定の行のＰ−ウェルのすべてのＰ＋コンタクトは、共通Ｐ−ウェル線（４２）に一般的に接続され、このＰ−ウェル線（４２）は、図５に示すように、ＮＦＥＴトランジスタ（４０）に接続されている。理解すべきことであるが、半導体メモリ・デバイスがバルク技術を使用して作られる他の実施例では、特定の行のメモリ・セルは共通のＰ−ウェルを共有することができ、この場合は、一般的に接続されたＰ＋拡散領域が、一般的に共有されるＰ−ウェルの様々な位置に形成される。
【００３３】
動作において、メモリ・セルの特定の行が対応するワードラインを介して選択されるとき、選ばれた行のメモリ・セルの一般的に接続されたＰ−ウェルは、より高い電圧にブートストラップされて、そのようなセルのトランジスタを順方向バイアスして、セル読出し電流を改善する。一般に、ページ・モード動作またはキャッシュ動作の場合、メモリ・アレイは、行が対応するワードラインで選択されたときその行全体のメモリ・セルを読み出しまたは書き込むように設計される。そのような場合、選択された行のメモリ・セルのトランジスタのＰ−ウェルは、すべてより高い電圧にブートストラップされて、メモリ・セル・トランジスタのＶｔを動的に減少させ、これによって、データ・アクセスの性能の向上、例えば、選ばれたセルからの非常に速い速度でのデータの読出し、が得られるようになる。
【００３４】
図５は、本発明の実施例に従って、選択されたメモリ・セルのトランジスタの閾値電圧を動的に調整する回路を示す図である。より具体的には、図５は、選択された行に対応するＷＬの活動化と同時に選択された行のメモリ・セルの一般的に接続されたＰ−ウェルをブートストラップし、それによって、セル・トランジスタを順方向バイアスするブートストラップ回路を示す。図５に示す回路は、ＮＦＥＴ（４０）およびワードライン・ドライバ（４１）を備える。ＮＦＥＴ（４０）のゲート端子は、ワードライン・ドライバ（４１）の入力端子に接続されている。ＮＦＥＴ（４０）のソース端子は接地（または、Ｖｓｓ）に接続され、ＮＦＥＴ（４０）のドレイン端子は共通Ｐ−ウェル線（４２）に接続され、この共通Ｐ−ウェル線（４２）は、ＳＲＡＭアレイの特定の行のすべてのメモリ・セルのＰ−ウェル・コンタクト（例えば、Ｐ＋拡散領域）に一般的に接続されている。さらに、ワードライン・ドライバ（４１）の出力はワードライン（ＷＬ）に接続され、このワードラインは、対応する行のＳＲＡＭセルのすべてのアクセス・トランジスタのゲートに一般的に接続されている。理解すべきことであるが、ＳＲＡＭアレイのメモリ・セルの行ごとに１つのブートストラップ回路がある。
【００３５】
図５の回路は次のように動作する。スタンバイ中に、特定の行が選択されないとき、ワードライン・ドライバ（４１）およびＮＦＥＴ（４０）の入力は論理レベル「１」に維持される。そのようなものとして、スタンバイ中に、基本的に共通Ｐ−ウェル線（４２）を接地に接続するＮＦＥＴ（４０）が活動化されて、特定の行のすべてのセルのＰ−ウェルを接地電位に引っ張る。さらに、ドライバ（４１）からワードライン（ＷＬ）へのＷＬ信号出力は論理「０」になり、アクセス・トランジスタをオフ状態に維持する。
【００３６】
他方で、特定の行のワードライン（ＷＬ）が活動化されたとき（すなわち、ドライバ（４１）の入力が論理「１」から論理「０」に遷移したとき）、ドライバ（４１）の出力は、論理「０」から論理「１」に遷移し、そしてＮＦＥＴ（４０）は非活動化される。そのような環境で、共通Ｐ−ウェル線（４２）は基本的に接地電位から切断され、そして、ＷＬの論理状態の遷移によって、電荷が共通Ｐ−ウェル線にブートストラップされるようになる。
【００３７】
より具体的には、図６に示すように、セルの行が選択されたとき、選択された行のメモリ・セルのＰ−ウェルは、より高い電圧Ｖｄｄγにブートストラップされる。ここで、γ＝ＣＣ／（ＣＣ＋ＣＭ）（結合キャパシタンスＣＣの全キャパシタンスＣＣ＋ＣＭに対する比）である。結合キャパシタンスＣＣは、ワードライン（４３）と共通Ｐ−ウェル線（４２）の間のキャパシタンスを表し、またキャパシタンスＣＭは、接地に対する全Ｐ−ウェルのキャパシタンスを表す。この全Ｐ−ウェル・キャパシタンスは、行に沿った各セルのＮ＋／Ｐ−接合キャパシタンスと、Ｐ−ウェルとＮ−バンドの間のキャパシタンスとの和に等しい。
【００３８】
選択された行のメモリ・セルの一般的に接続されたＰ−ウェルは、活動化されたＷＬからの電荷でブートストラップされるので、選択された行のメモリ・セルのＰ−ウェル電圧は、接地電位より高くなる。これによって、選択された行のメモリ・セルのすべてのトランジスタのソース接合が基本的に順方向にバイアスされる。（ＷＬ活動化によるＰ−ウェルへのブートスラップを介して）アクセス中に加えられる順方向ボディ・バイアスは、選択されたメモリ・セルのトランジスタの閾値電圧の減少させることになり、これによって、大きな読出し電流ＩＲｅａｄが可能になる。言い換えると、ソース接合に対する順方向ボディ・バイアスによって、トランジスタ閾値電圧が減少するようになり、これによって、例えば論理「０」を格納するセル記憶ノードにビットラインから流れるセル読出し電流が効果的に増加する。Ｖｔの減少で、選択されたデバイスはいっそう容易に読出し電流を伝えることができるようになり、このことが、ＳＲＡＭセルの性能に直接影響を及ぼす。好都合なことに、本発明の実施例に従って閾値電圧を動的に調整する方法は、低電力低性能オーバヘッド（overhead）用途を可能にする。実際、Ｐ−ウェルの各行を分離することで、選択された行だけにブートストラップを適用することができるようになる。これによって、ブートストラップに起因する電力消費が制限される。さらに、電力消費および性能オーバヘッドは、ブートストラップを行うためにドライブされるキャパシタンスは、低濃度ドープのＰ−ウェルとＮ−バンドの間の空乏キャパシタンスおよびセルの列に沿ったＰ−ウェルとＮ＋接地接合の間の空乏キャパシタンスだけであるという意味で制限されている。
【００３９】
以上のことをまとめると、本発明の実施例に従った無負荷４ＴＳＲＡＭセル、およびそのようなＳＲＡＭセルを動作させる方法は、高性能低電力消費を可能にする様々な特徴を提供する。実際に、アクセス・トランジスタとプルダウン・トランジスタの閾値電圧の差によって、ＳＲＡＭセルは、十分に高い電圧でのスタンバイ中に、漏れを防ぎかつ論理「１」を容易に維持することができるようになる。さらに、プルダウン・トランジスタのチャネル幅の増加によって、ＳＲＡＭセルは、読出し動作中に、論理「０」を維持することができるようになる。さらに、ＳＲＡＭアレイの特定の行のすべてのメモリ・セルのデバイス・ウェルを分離することで、メモリの選択された行のデバイスのＶｔを調整して、選択されたセルの読出し電流の増加を実現し、セル・トランジスタのＶｔ変動を小さくし、さらにそうでなければ、そのようなＳＲＡＭセルの性能を向上させることができるようになる。その上、無負荷４ＴＳＲＡＭセルのすべてのトランジスタをＮＦＥＴで実現することで、高密度デバイスが可能になる。
【００４０】
理解すべきことであるが、本明細書で説明したような本発明の実施例に従った無負荷４ＴＳＲＡＭセルは、どのようなメモリ・システム・アーキテクチャでも実施することができる。例えば、本発明を実施することができるメモリ・システムは、半導体基板上に形成されかつ行と列に配列された無負荷４ＴＳＲＡＭメモリ・セルのアレイを有するメモリ・アレイを備える。この場合、メモリ・セルの行は一般にワードラインに接続され、メモリ・セルの列は一般にビットライン対に接続される。メモリ・システムは、さらに、メモリ・アクセス動作を行うアドレス信号および命令信号を生成するためのコントローラ（例えば、ＣＰＵ、メモリ・コントローラ、その他）を備える。さらに、メモリ・システムは、コントローラから受け取られたアドレス信号および命令信号を復号するための復号回路（例えば、ワードライン・アドレス復号器および列アドレス復号器）、ならびに、メモリ・アレイのメモリ・セルのデータをアクセスするための回路（例えば、センス増幅器、ワードライン・ドライバ、その他）、ならびにブートストラップ回路（例えば、図６、７のような）を含む。
【００４１】
例示の実施例は、本明細書で、添付の図面に関連して説明したが、理解すべきことであるが、本発明はそれらの実施例そのものに限定されず、当業者は、本発明の範囲または精神から逸脱することなく、様々な他の変更および修正を行うことができる。すべてのそのような変更および修正は、添付の特許請求の範囲で定義されるように本発明の範囲内に含まれる意図である。
【図面の簡単な説明】
【００４２】
【図１】従来の無負荷４トランジスタＳＲＡＭメモリ・セルを示す構成図である。
【図２】本発明の実施例に従った無負荷４トランジスタＳＲＡＭメモリ・セルを示す構成図である。
【図３】例示の論理状態を有する図２の無負荷４トランジスタＳＲＡＭメモリ・セルを示す構成図である。
【図４】本発明の実施例に従った、無負荷４ＴＳＲＡＭセルを備える半導体メモリ・デバイスの断面を示す断面図である。
【図５】本発明の実施例に従った、選択されたメモリ・セルのトランジスタの閾値電圧を動的に調整するための回路および方法を示す図である。
【図６】本発明の実施例に従った、選択されたメモリ・セルのトランジスタの閾値電圧を動的に調整する方法を示す図である。
【符号の説明】
【００４３】
Ｎ１、Ｎ２  ＮＦＥＴ（または、ＮＭＯＳＦＥＴ）アクセス・トランジスタ
Ｎ３、Ｎ４  ＮＦＥＴ（または、ＮＭＯＳＦＥＴ）プルダウン・トランジスタ
ＢＬ  ビットライン
／ＢＬ  相補ビットライン
Ｓ１、Ｓ２  記憶ノード
ＷＬ  ワードライン
２０  無負荷４ＴＳＲＡＭメモリ・セル
３１  Ｎ型低濃度ドープ絶縁部分
３２  デバイス分離領域
３４、３６Ｐ型低濃度ドープ・シリコン・デバイス・ウェル
３３、３５  ＮＭＯＳトランジスタ
４０  ＮＦＥＴ
４１  ワードライン・ドライバ
４２  共通Ｐ−ウェル線
【図１】
2005072599.tif 000003
【図２】
2005072599.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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