(57)【要約】【課題】素子分離用領域の分離能力を確保しつつ微細化が可能であり、低暗電流および白キズ数の低減を実現できる固体撮像装置とその製造方法を提供する。【解決手段】本発明の固体撮像装置の製造方法では、シリコン基板１の上に、パッド絶縁膜２と耐酸化性膜３とを形成し、パターニングを行うことにより、素子分離用領域を開口する開口４を形成する。次に、開口４の側面上に非晶質シリコンからなるサイドウォール５を形成し、耐酸化性膜３およびサイドウォール５をマスクとしてウェットエッチングを行うことにより、シリコン基板１に溝６を形成する。その後、溝６を埋込酸化膜８で埋めることにより素子分離を形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に複数の単位画素が配列する撮像領域が設けられ、上記単位画素には、複数の素子形成用領域と、上記複数の素子形成用領域の間に位置する素子分離用領域とが設けられる固体撮像装置の製造方法であって、
上記半導体基板の上に、上記半導体基板のうち上記素子分離用領域に位置する部分を露出する開口を有する保護膜を形成する工程（ａ）と、
上記工程（ａ）の後に、上記保護膜における上記開口の側面に、シリコンからなるサイドウォールを形成する工程（ｂ）と、
上記工程（ｂ）の後に、上記保護膜および上記サイドウォールをマスクとしてウェットエッチングを行うことにより、上記半導体基板のうち上記素子分離用領域に位置する部分を除去して溝を形成する工程（ｃ）と、
上記工程（ｃ）の後に、上記溝を膜で埋めることにより、素子分離を形成する工程（ｄ）と
を備える、固体撮像装置の製造方法。
【請求項２】
請求項１に記載の固体撮像装置の製造方法であって、
上記工程（ｃ）では、水酸化アンモニウムおよび過酸化水素水を含む溶液を用いて上記ウェットエッチングを行う、固体撮像装置の製造方法。
【請求項３】
請求項１に記載の固体撮像装置の製造方法であって、
上記工程（ｃ）では、フッ酸および硝酸を含む溶液を用いて上記ウェットエッチングを行う、固体撮像装置の製造方法。
【請求項４】
請求項１に記載の固体撮像装置の製造方法であって、
上記工程（ｃ）では、ドライエッチングを行った後に上記ウェットエッチングを行うことにより、上記溝を形成する、固体撮像装置の製造方法。
【請求項５】
請求項１に記載の固体撮像装置の製造方法であって、
上記工程（ｂ）で形成するサイドウォールは第１のサイドウォールであって、
上記工程（ｂ）の前に、上記保護膜における上記開口の側面に第２のサイドウォールを形成する工程（ｅ）と、
上記工程（ｅ）の後で上記工程（ｂ）の前に、上記保護膜および上記第２のサイドウォールをマスクとしてエッチングを行い、上記第２のサイドウォールの一部を残した状態で上記エッチングを停止する工程（ｆ）とをさらに備え、
上記工程（ｂ）では、上記第２のサイドウォールの上から上記第１のサイドウォールを形成し、
上記工程（ｃ）では、上記保護膜および上記第１のサイドウォールをマスクとして上記ウェットエッチングを行うことにより、上部の幅が下部の幅よりも広い上記溝を形成する、固体撮像装置の製造方法。
【請求項６】
請求項１〜５のうちいずれか１項に記載の固体撮像装置の製造方法であって、
上記サイドウォールは、非晶質シリコンである、固体撮像装置の製造方法。
【請求項７】
請求項１〜５のうちいずれか１項に記載の固体撮像装置の製造方法であって、
上記サイドウォールは、多結晶シリコンである、固体撮像装置の製造方法。
【請求項８】
請求項１〜７のうちいずれか１項に記載の固体撮像装置の製造方法であって、
上記サイドウォールは、Ｎ型不純物を含む、固体撮像装置の製造方法。
【請求項９】
請求項１〜８のうちいずれか１項に記載の固体撮像装置の製造方法であって、
上記工程（ｄ）では、ＣＶＤ法を行うことにより上記溝をＴＥＯＳで埋める、固体撮像装置の製造方法。
【請求項１０】
請求項１〜９のうちいずれか１項に記載の固体撮像装置の製造方法であって、
上記半導体基板のうち上記素子形成用領域に位置する部分には、ｎ型不純物が含まれており、
上記工程（ｃ）の後で上記工程（ｄ）の前に、上記半導体基板のうち上記溝の表面に位置する部分にｐ型のイオンを注入する工程（ｇ）をさらに備える、固体撮像装置の製造方法。
【請求項１１】
請求項１〜１０のうちいずれか１項に記載の固体撮像装置の製造方法であって、
上記半導体基板のうち上記撮像領域の側方には、上記撮像領域を動作させるための駆動回路を含む周辺回路領域が設けられ、
上記周辺回路領域における素子分離用領域は、上記撮像領域における上記素子分離用領域と同じ工程で形成される、固体撮像領域の製造方法。
【請求項１２】
請求項１１に記載の固体撮像装置の製造方法であって、
上記周辺回路には、Ｎ型ＭＯＳトランジスタのみを形成するか、Ｐ型ＭＯＳトランジスタのみを形成するか、またはＣＭＯＳトランジスタを形成する、固体撮像装置の製造方法。
【請求項１３】
半導体基板上に複数の単位画素が配列する撮像領域が設けられ、上記単位画素には、複数の素子形成用領域と、上記複数の素子形成用領域の間に位置する素子分離用領域とが設けられる固体撮像装置であって、
上記素子分離用領域には、上記半導体基板の一部に設けられた溝と、上記溝を埋める埋め込み用膜とが設けられ、
上記溝の側面に段が設けられていることにより、上記溝の下部は上記溝の上部より細くなっている、固体撮像装置。
【請求項１４】
請求項１３に記載された固体撮像装置を用いるカメラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置とその製造方法および固体撮像装置を用いたカメラに関し、特に、半導体基板上に複数の画素を有する撮像領域が設けられた固体撮像装置とその製造方法およびカメラに関する。
【背景技術】
【０００２】
ＭＯＳ型の固体撮像装置は、各画素に供給される信号を、ＭＯＳトランジスタを含む増幅回路によって増幅して読み出すイメージセンサである。固体撮像装置のうちＣＭＯＳプロセスで製造されるいわゆるＣＭＯＳイメージセンサは、低電圧、低消費電力であり、周辺回路とワン・チップ化ができるという長所を有している。そのため、近年では、ＣＭＯＳイメージセンサは、ＰＣ用小型カメラなどの携帯機器の画像入力素子として注目されている。
【０００３】
図３は、固体撮像装置の構成の一例を示す回路図である。この固体撮像装置は、複数の画素２６がマトリックス状に配列された撮像領域２７と、画素を選択するための垂直シフトレジスタ２８および水平シフトレジスタ２９と、垂直シフトレジスタ２８および水平シフトレジスタ２９に必要なパルスを供給するタイミング発生回路３０とを同一の基板上に備えている。
【０００４】
撮像領域２７内に配置する各画素２６では、フォトダイオードからなる光電変換部２１と、ソースが光電変換部２１に接続され、ドレインが増幅用トランジスタ２４のゲートに接続され、ゲートが垂直シフトレジスタ２８からの出力パルス線３１に接続された転送用トランジスタ２２と、ソースが転送用トランジスタ２２のドレインに接続され、ゲートが垂直シフトレジスタ２８からの出力パルス線３２に接続され、ドレインが電源３３に接続されるリセット用トランジスタ２３と、ドレインが電源３３に接続され、ゲートが転送用トランジスタ２２のドレインおよびリセット用トランジスタ２３のソースに接続される増幅用トランジスタ２４と、ドレインが増幅用トランジスタ２４のソースに接続され、ゲートが垂直シフトレジスタ２８からの出力パルス線３４に接続され、ソースが信号線３５に接続される選択用トランジスタ２５とが設けられている。
【０００５】
撮像領域２７において、素子分離用領域にＬＯＣＯＳやＳＴＩ（Shallow Trench Isoration）を形成した場合には、窒化膜等の膜ストレスや長時間にわたる高温の熱処理工程によって欠陥が発生しやすい。この欠陥は暗電流や白キズの発生原因となる。さらに、ＬＯＣＯＳを形成した場合には、バーズビーク幅が長くなるため撮像領域２７の微細化が困難となる。また、ＳＴＩを形成した場合には、埋め込み酸化膜による応力が発生してしまう。
【０００６】
このような問題を解決する方法として、特許文献１に記載された従来技術がある。この従来技術について、図４（ａ）〜（ｆ）を参照しながら説明する。図４（ａ）〜（ｆ）は、従来の撮像素子において、素子分離用領域の製造工程を示す断面図である。
【０００７】
まず、図４（ａ）に示す工程で、半導体基板５１の上部を熱酸化することにより、厚さ０．１μｍのゲート絶縁膜５２を形成する。次に、ゲート絶縁膜５２の上からイオン注入を行うことにより、半導体基板５１の上部に、素子分離領域５３、光電変換部５４およびドレイン領域５５を形成する。ここで、光電変換部５４およびドレイン領域５５としてｎ型の不純物をイオン注入する場合には、素子分離領域５３としてｐ型の不純物をイオン注入する。
【０００８】
次に、図４（ｂ）に示す工程で、ゲート絶縁膜５２の上に厚さ約０．３μｍのＣＶＤ酸化膜５６を堆積する。
【０００９】
次に、図４（ｃ）に示す工程で、ＣＶＤ酸化膜５６の上に、ゲート電極を形成する領域に開口を有するレジスト（図示せず）を形成する。そのレジストをマスクとしてＲＩＥ（Reactive Ion Etching）法によりエッチングを行うことにより、ＣＶＤ酸化膜５６を貫通する溝５７を形成する。
【００１０】
次に、図４（ｄ）に示す工程で、溝５７（図４（ｃ）に示す）を埋めるポリシリコン膜５８を形成する。
【００１１】
次に、図４（ｅ）に示す工程で、ポリシリコン膜５８の上に、溝５７よりも大きな内径を有する溝を有するレジスト（図示せず）を形成する。そして、そのレジストをマスクとしてポリシリコン膜５８（図４（ｄ）に示す）に対してＲＩＥを行うことにより、ゲート電極を含む配線パターン５８ａを形成する。
【００１２】
次に、図４（ｆ）に示す工程で、ゲート絶縁膜５２および配線パターン５８ａの上にＳｉＯ2 等の層間絶縁膜５９を堆積する。そして、ＲＩＥ法により層間絶縁膜５９を貫通してドレイン領域５５に到達する溝を形成し、溝を導体で埋めることにより、信号線６０を形成する。
【特許文献１】特開平１０−３７３８１８号公報
【特許文献２】特開２０００−１９６０５７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、上述した従来の固体撮像装置の製造方法では、以下のような不具合が生じていた。
【００１４】
上述したようにイオン注入により素子分離領域５３の注入層を形成した場合には、素子分離用領域としての分離能力を十分に確保するためにチャンネルストップ注入層の幅を広くする必要がある。しかしながら、素子分離領域５３の幅を広くするのは、固体撮像装置の微細化の要請に反する。
【００１５】
一方、チャンネルストップ注入層の幅を狭くして不純物の注入量を多くすることにより分離能力を確保すると、光電変換部５４と素子分離領域５３とのＰＮ接合のリークが増加してしまう。これは、暗電流及び白キズの増加につながってしまう。
【００１６】
本発明の目的は、素子分離用領域の分離能力を確保しつつ微細化が可能であり、低暗電流および白キズ数の低減を実現できる固体撮像装置とその製造方法および固体撮像装置を用いたカメラを提供することにある。
【課題を解決するための手段】
【００１７】
本発明の固体撮像素子の製造方法は、半導体基板上に複数の単位画素が配列する撮像領域が設けられ、上記単位画素には、複数の素子形成用領域と、上記複数の素子形成用領域の間に位置する素子分離用領域とが設けられる固体撮像装置の製造方法であって、上記半導体基板の上に、上記半導体基板のうち上記素子分離用領域に位置する部分を露出する開口を有する保護膜を形成する工程（ａ）と、上記工程（ａ）の後に、上記保護膜における上記開口の側面に、シリコンからなるサイドウォールを形成する工程（ｂ）と、上記工程（ｂ）の後に、上記保護膜および上記サイドウォールをマスクとしてウェットエッチングを行うことにより、上記半導体基板のうち上記素子分離用領域に位置する部分を除去して溝を形成する工程（ｃ）と、上記工程（ｃ）の後に、上記溝を膜で埋めることにより、素子分離を形成する工程（ｄ）とを備える。
【００１８】
この方法によると、溝をウェットエッチングによって形成することにより、半導体基板に与えるダメージを少なくすることができる。これにより、リーク電流の発生を抑制することができ、白キズ数を低減することができる。
【００１９】
上記工程（ｃ）では、水酸化アンモニウムおよび過酸化水素水を含む溶液を用いて上記ウェットエッチングを行ってもよく、この場合には、１ｎｍ〜１０ｎｍ／分の速度でエッチングを行うことにより、素子分離幅を容易に制御することができる。
【００２０】
上記工程（ｃ）では、フッ酸および硝酸を含む溶液を用いて上記ウェットエッチングを行ってもよく、この場合には、８ｎｍ〜１５ｎｍ／分の速度でエッチングを行うことにより、溝を速く形成することができる。
【００２１】
上記工程（ｃ）では、ドライエッチングを行った後に上記ウェットエッチングを行ってもよく、この場合には、ドライエッチングによって生じたダメージをウェットエッチングによって緩和することができる。
【００２２】
上記工程（ｂ）で形成するサイドウォールは第１のサイドウォールであって、上記工程（ｂ）の前に、上記保護膜における上記開口の側面に第２のサイドウォールを形成する工程（ｅ）と、上記工程（ｅ）の後で上記工程（ｂ）の前に、上記保護膜および上記第２のサイドウォールをマスクとしてエッチングを行い、上記第２のサイドウォールの一部を残した状態で上記エッチングを停止する工程（ｆ）とをさらに備え、上記工程（ｂ）では、上記第２のサイドウォールの上から上記第１のサイドウォールを形成し、上記工程（ｃ）では、上記保護膜および上記第１のサイドウォールをマスクとして上記ウェットエッチングを行うことにより、上部の幅が下部の幅よりも広い上記溝を形成してもよい。
【００２３】
これにより、素子分離耐圧を確保するとともに、応力が集中する素子分離の底部を素子形成領域から遠ざけることができる。したがって、さらに応力を低減することができる。
【００２４】
上記サイドウォールが非晶質シリコンである場合には、サイドウォールを低温で成膜することができるため、熱応力を低減することができる。
【００２５】
上記サイドウォールが多結晶シリコンである場合には、多結晶シリコンは半導体基板を構成するシリコンと同程度のエッチング速度でウェットエッチングすることができるため、溝の幅を正確に制御することができる。
【００２６】
上記サイドウォールがＮ型不純物を含んでいてもよく、この場合には、ウェットエッチングの速度を高めることができる。
【００２７】
上記工程（ｄ）では、ＣＶＤ法を行うことにより上記溝をＴＥＯＳで埋めてもよく、この場合には、素子分離内に空洞を形成することができるため、応力をより低減することができる。
【００２８】
上記半導体基板のうち上記素子形成用領域に位置する部分には、ｎ型不純物が含まれており、上記工程（ｃ）の後で上記工程（ｄ）の前に、上記半導体基板のうち上記溝の表面に位置する部分にｐ型のイオンを注入する工程（ｇ）をさらに備えていてもよい。この場合には、分離耐圧を向上させることができる。
【００２９】
上記半導体基板のうち上記撮像領域の側方には、上記撮像領域を動作させるための駆動回路を含む周辺回路領域が設けられ、上記周辺回路領域における素子分離用領域は、上記撮像領域における上記素子分離用領域と同じ工程で形成されてもよい。この場合には、工程の簡略化が可能である。
【００３０】
上記周辺回路には、Ｎ型ＭＯＳトランジスタのみを形成するか、Ｐ型ＭＯＳトランジスタのみを形成するか、またはＣＭＯＳトランジスタを形成してもよく、この場合には、注入工程数が少なくなることにより工程の簡略化が可能となる。
【００３１】
本発明の固体撮像装置は、半導体基板上に複数の単位画素が配列する撮像領域が設けられ、上記単位画素には、複数の素子形成用領域と、上記複数の素子形成用領域の間に位置する素子分離用領域とが設けられる固体撮像装置であって、上記素子分離用領域には、上記半導体基板の一部に設けられた溝と、上記溝を埋める埋め込み用膜とが設けられ、上記溝の側面に段が設けられていることにより、上記溝の下部は上記溝の上部より細くなっている。
【００３２】
これにより、素子分離耐圧を確保するとともに、応力が集中する素子分離の下部を素子形成領域から遠ざけることができる。したがって、さらに応力を低減することができる。
【００３３】
なお、このような固体撮像装置をカメラに用いると、高解像度を実現することができる。
【発明の効果】
【００３４】
本発明では、十分な分離耐圧を確保しつつ、成膜時の熱応力やダメージを少なくすることができる。これにより、低暗電流および白キズの発生を抑制することができる。
【発明を実施するための最良の形態】
【００３５】
以下に、本発明の実施の形態に係る固体撮像装置について、図面を参照しながら説明する。なお、以下の実施形態では、本発明を、フォトダイオード同士の間の素子分離用領域や、フォトダイオードと活性領域との間の素子分離用領域に適用する場合について説明する。また、以下の実施形態では、ゲート長０．３０μｍ以下のＣＭＯＳプロセスをベースにした固体撮像装置の製造方法について説明する。
【００３６】
（第１の実施形態）
図１（ａ）〜（ｇ）は、第１の実施形態における固体撮像装置の製造工程のうち素子分離用領域を形成する工程を示す断面図である。
【００３７】
本実施形態の固体撮像素子の製造工程では、まず、図１（ａ）に示す工程で、シリコン基板１の上に、厚さ１〜５０ｎｍ程度のシリコン酸化膜からなるパッド絶縁膜２を形成する。パッド絶縁膜２の上には、厚さ５０〜４００ｎｍのシリコン窒化膜等からなる耐酸化性層３を形成する。なお、耐酸化性層３としては、シリコン膜または酸窒化膜を用いてもよい。また、パッド絶縁膜２と耐酸化性層３との間にＳｉ層を介在させてもよい。
【００３８】
次に、図１（ｂ）に示す工程で、耐酸化性層３の上に、所定の領域に開口を有するレジスト（図示せず）を形成する。レジストをマスクとしてエッチングを行うことにより、パッド絶縁膜２と耐酸化性層３とを貫通してシリコン基板１の上面のうち所定の領域を露出する開口４を形成する。その後、レジストを除去する。
【００３９】
次に、図１（ｃ）に示す工程で、基板上に非晶質Ｓｉ層（図示せず）を成膜した後にドライエッチングを行うことにより、開口４の側面上に非晶質Ｓｉからなるサイドウォール５を形成する。
【００４０】
次に、図１（ｄ）に示す工程で、ウェットエッチングを行うことにより、シリコン基板１のうち開口４の底面に露出する部分を除去して溝６を形成する。なお、このウェットエッチングに過酸化水素水および水酸化アンモニウムを含む溶液を用いる場合には、１ｎｍ〜１０ｎｍ／分のエッチング速度で選択的にシリコン基板１およびサイドウォール５を除去できるため、素子分離幅を容易に制御することができる。一方、ウェットエッチングにふっ酸および硝酸を含む溶液を用いる場合には、エッチング速度を８ｎｍ〜１５ｎｍ／分に高めることができるため、溝６を速く形成することができる。
【００４１】
その後、基板の上方から、ｐ型不純物であるボロンを、注入エネルギー５ＫｅＶ〜５０ＫｅＶ、ドーズ量１×１０11／ｃｍ2 〜１×１０15／ｃｍ2 の条件で注入する。このとき、界面準位を伝わって暗電流となる電子を束縛できるように注入条件を調節する。
【００４２】
次に、図１（ｅ）に示す工程で、シリコン基板１のうち溝６の表面に露出する部分を熱酸化することにより、溝６の表面に内壁熱酸化膜７を形成する。その後、基板上に、溝６および開口４を埋め、耐酸化性層３の上を覆う埋込酸化膜８を堆積する。なお、埋込酸化膜８として、酸化膜のかわりに酸窒化膜を用いてもよい。
【００４３】
次に、図１（ｆ）に示す工程で、耐酸化性層３を研磨ストッパ層としてＣＭＰ法を行うことにより、埋込酸化膜８の上部を研磨して除去する。
【００４４】
次に、図１（ｇ）に示す工程で、耐酸化性層３とパッド絶縁膜２の上部とをウェットエッチングで除去する。このウェットエッチングは、シリコン酸化膜に対してシリコン窒化膜のエッチングレートが高くなる条件で行う。これにより、シリコン酸化膜からなる埋込酸化膜８よりも、シリコン窒化膜からなる耐酸化性層３の方が速く除去される。そして、パッド絶縁膜２を薄く残した状態でウェットエッチングを止めると、パッド絶縁膜２の高さよりも埋込酸化膜８の方が高く形成される。その後、シリコン基板１のうち所望の領域にイオン注入を行うことにより、光電変換領域９および活性領域１０を形成する。その後、周知の方法により、ゲート絶縁膜１６、ＣＶＤ酸化膜１７、層間絶縁膜１８、信号線１９およびゲート電極を含む配線パターン２０を形成することにより、本実施形態の半導体装置を製造することができる。
【００４５】
本実施形態の撮像素子では、０．２０μｍの分離幅で６Ｖ以上の分離耐圧を確保することができる。また、サイドウォール５に非晶質シリコンを用いるため、サイドウォール５を低温で成膜することができる。したがって、成膜時の熱応力を少なくすることができる。また、溝６をウェットエッチングによって形成することにより、シリコン基板１に与えるダメージが少なくてすむ。これらのことにより、リーク電流の発生を抑制することができ、一般的なＳＴＩを有する撮像素子では白キズ数が約１００００個も発生するのに対して、本実施形態の撮像素子では、非晶質シリコンを用いてサイドウォール５を形成してウェットエッチングを行った場合には白キズ数を約１０００個まで低減することができ、単にウェットエッチングを行った場合には白キズ数を約１５００個まで低減することができる。なお、この比較は、１００万画素の撮像素子を１０ｍＶ以上の出力で動作させて測定した値をもとに行った。
【００４６】
なお、上述の説明では、溝６をウェットエッチングによって形成することにより白キズ数を一段と低減しているが、溝６をドライエッチングによって形成してもよい。この場合にはドライエッチングによって生じたダメージを緩和するために、後にウェットエッチングを行うことが好ましい。この場合には、白キズ数を約３０００個まで改善することができる。
【００４７】
なお、上述の説明ではサイドウォール５として非結晶シリコンを用いたが、そのかわりとして多結晶シリコンを用いてもよい。この場合には、ウェットエッチングによって溝６を形成しても、アンダーカットが形成されにくい。
【００４８】
また、本実施形態では、サイドウォール５にｎ型不純物を注入してもよい。この場合には、ウェットエッチング速度を高めることができる。たとえば、非結晶シリコン層にＡｓ原子を１×１０20／ｃｍ3の濃度で注入した場合のウェットエッチング速度は、サイドウォール５を多結晶シリコンで形成した場合と比較して約１．５倍にすることができる。
【００４９】
（第２の実施形態）
図２（ａ）〜（ｇ）は、第２の実施形態における固体撮像装置の製造工程のうち素子分離領域を形成する工程を示す断面図である。
【００５０】
本実施形態の固体撮像装置の製造方法では、まず、図２（ａ）に示す工程で、シリコン基板１の上に、１〜５０ｎｍ程度のシリコン酸化膜からなるパッド絶縁膜２を形成する。パッド絶縁膜２の上には、厚さ５０〜４００ｎｍのシリコン窒化膜等からなる耐酸化性層３を形成する。なお、耐酸化性層３としては、シリコン膜または酸窒化膜を用いてもよい。また、パッド絶縁膜２と耐酸化性層３との間にＳｉ層を介在させてもよい。
【００５１】
続いて、耐酸化性層３の上に、所定の領域に開口を有するレジスト（図示せず）を形成する。レジストをマスクとしてエッチングを行うことにより、パッド絶縁膜２と耐酸化性層３とを貫通してシリコン基板１の上面のうち所定の領域を露出する開口４を形成する。その後、レジストを除去する。
【００５２】
次に、図２（ｂ）に示す工程で、基板上に非晶質Ｓｉ層（図示せず）を成膜した後にドライエッチングを行うことにより、開口４の側面上に非晶質Ｓｉからなるサイドウォール５を形成する。
【００５３】
次に、図２（ｃ）に示す工程で、耐酸化性層３およびサイドウォール５をマスクとしてドライエッチングを行う。このとき、エッチングが進行するに伴ってサイドウォール５も除々に除去されていくが、サイドウォール５が完全に除去される前にエッチングを停止する。これにより、開口４よりも狭い幅を有する溝１１が形成される。なお、このエッチングは異方性であるため、シリコン基板１は幅方向よりも深さ方向に多く除去される。
【００５４】
次に、図２（ｄ）に示す工程で、残存するサイドウォール５を覆うように再度サイドウォール（図示せず）を形成して、ウェットエッチングを行う。このとき、サイドウォールが完全に除去された時点でウェットエッチングを停止する。このウェットエッチングは等方性であるため、シリコン基板１は幅方向と深さ方向とで一様に除去される。その結果、溝１１よりも幅が広くて深さが浅い溝１２が形成され、溝１１および溝１２の側面は階段状になる。
【００５５】
その後、基板の上方から、ｐ型不純物であるボロンを、注入エネルギー５ＫｅＶ〜５０ＫｅＶ、ドーズ量１×１０11／ｃｍ2 〜１×１０15／ｃｍ2 の条件で注入する。このとき、界面準位を伝わって暗電流となる電子を束縛できるように注入条件を調節する。
【００５６】
次に、図２（ｅ）に示す工程で、シリコン基板１のうち溝１１の表面に露出する部分を熱酸化することにより、溝１１および溝１２の表面に内壁熱酸化膜７を形成する。その後、基板上に、溝１１、溝１２および開口４を埋め、耐酸化性層３の上を覆う埋込酸化膜８を堆積する。なお、埋込酸化膜８として、酸化膜のかわりに酸窒化膜を用いてもよい。
【００５７】
次に、図２（ｆ）に示す工程で、耐酸化性層３を研磨ストッパ層としてＣＭＰ法を行うことにより、埋込酸化膜８の上部を研磨して除去する。
【００５８】
次に、図２（ｇ）に示す工程で、耐酸化性層３とパッド絶縁膜２の上部とをウェットエッチングで除去する。このウェットエッチングは、シリコン酸化膜に対してシリコン窒化膜のエッチングレートが高くなる条件で行う。これにより、シリコン酸化膜からなる埋込酸化膜３４よりも、シリコン窒化膜からなる耐酸化性層３の方が深く除去される。そして、パッド絶縁膜２を薄く残した状態でウェットエッチングを止めると、パッド絶縁膜２の高さよりも埋込酸化膜８の方が高く形成される。その後、シリコン基板１のうち所望の領域にイオン注入を行うことにより、光電変換領域９および活性領域１０を形成する。その後、周知の方法により、ゲート絶縁膜１６、ＣＶＤ酸化膜１７、層間絶縁膜１８、信号線１９およびゲート電極を含む配線パターン２０を形成することにより、本実施形態の半導体装置を製造することができる。
【００５９】
本実施形態の撮像素子では、サイドウォール５に非晶質シリコンを用いるため、サイドウォール５を低温で成膜することができる。したがって、成膜時の熱応力を少なくすることができる。また、溝１２をウェットエッチングによって形成することにより、溝１１をドライエッチングで形成することにより生じたダメージを緩和することができる。これらのことから、リーク電流の発生を抑制することができるので、白キズ数を低減することができる。
【００６０】
また、本実施形態では、シリコン基板１の表面部に幅の広い溝１２を形成し、シリコン基板１のうち溝１２よりも深い領域に溝１１を形成している。これにより、素子分離の分離耐圧を確保するとともに、応力が集中する素子分離の底部をフォトダイオードなどの素子から遠ざけることができる。したがって、応力を低減することができ、白キズ数を１０００個に抑えることができる。
【００６１】
（第３の実施形態）
図３（ａ）〜（ｈ）は、第３の実施形態における固体撮像装置の製造工程のうち素子分離用領域を形成する工程を示す断面図である。
【００６２】
本実施形態の固体撮像装置の製造方法では、まず、図３（ａ）に示す工程で、シリコン基板１の上に、厚さ１〜５０ｎｍ程度のシリコン酸化膜からなるパッド絶縁膜２を形成する。パッド絶縁膜２の上には、厚さ５０〜４００ｎｍのシリコン窒化膜等からなる耐酸化性層３を形成する。なお、耐酸化性層３としては、シリコン膜または酸窒化膜を用いてもよい。また、パッド絶縁膜２と耐酸化性層３との間にＳｉ層を介在させてもよい。
【００６３】
次に、図３（ｂ）に示す工程で、耐酸化性層３の上に、所定の領域に開口を有するレジスト（図示せず）を形成する。レジストをマスクとしてエッチングを行うことにより、パッド絶縁膜２と耐酸化性層３とを貫通してシリコン基板１の上面のうち所定の領域を露出する開口４を形成する。その後、レジストを除去する。
【００６４】
次に、図３（ｃ）に示す工程で、基板上に非晶質Ｓｉ層（図示せず）を成膜した後にドライエッチングを行うことにより、開口４の側面上に非晶質Ｓｉからなるサイドウォール５を形成する。
【００６５】
次に、図３（ｄ）に示す工程で、ウェットエッチングを行うことにより、シリコン基板１のうち開口４の底面に露出する部分を除去して溝６を形成する。なお、このウェットエッチングに過酸化水素水および水酸化アンモニウムを含む溶液を用いる場合には、１〜１０ｎｍ／分のエッチング速度で選択的にシリコン基板１およびサイドウォール５を除去できるため、素子分離幅を容易に制御することができる。一方、ウェットエッチングにふっ酸および硝酸を含む溶液を用いる場合には、エッチング速度を８〜１５ｎｍ／分に高めることができるため、溝６を速く形成することができる。
【００６６】
その後、基板の上方から、ｐ型不純物であるボロンを、注入エネルギー５ＫｅＶ〜５０ＫｅＶ、ドーズ量１×１０11／ｃｍ2 〜１×１０15／ｃｍ2 の条件で注入する。このとき、界面準位を伝わって暗電流となる電子を束縛できるように注入条件を調節する。
【００６７】
次に、図３（ｅ）に示す工程で、シリコン基板１のうち溝６の表面に露出する部分を熱酸化することにより、溝６の表面に内壁熱酸化膜７を形成する。
【００６８】
次に、図３（ｆ）に示す工程で、溝６および開口４を埋め、耐酸化性層３の上を覆うＴＥＯＳ（Tetra Ethyl Oxosilane）膜１３を形成する。このとき、ＴＥＯＳ膜１３のうち溝６を埋める部分には空洞１４が形成される。なお、溝６の深さが幅の２倍以上ある場合には、より確実に空洞１４を形成することができる。
【００６９】
次に、図３（ｇ）に示す工程で、耐酸化性層３を研磨ストッパ層としてＣＭＰ法を行うことにより、ＴＥＯＳ膜１３の上部を研磨して除去する。
【００７０】
次に、図３（ｈ）に示す工程で、耐酸化性層３とパッド絶縁膜２の上部とをウェットエッチングで除去する。このウェットエッチングは、シリコン酸化膜に対してシリコン窒化膜のエッチングレートが高くなる条件で行う。これにより、シリコン酸化膜からなるＴＥＯＳ膜１３よりも、シリコン窒化膜からなる耐酸化性層３の方が深く除去される。そして、パッド絶縁膜２を薄く残した状態でウェットエッチングを止めると、パッド絶縁膜２の高さよりもＴＥＯＳ膜１３の方が高く形成される。その後、シリコン基板１のうち所望の領域にイオン注入を行うことにより、光電変換領域９および活性領域１０を形成する。その後、周知の方法により、ゲート絶縁膜１６、ＣＶＤ酸化膜１７、層間絶縁膜１８、信号線１９およびゲート電極を含む配線パターン２０を形成することにより、本実施形態の半導体装置を製造することができる。
【００７１】
本実施形態の撮像素子では、空洞１４を形成することにより、素子分離がシリコン基板１に与える応力をさらに低減することができ、白キズ数を８００個までに抑えることができる。また、空洞１４を形成することにより、素子分離を介して隣接する素子同士のソース領域からドレイン領域にも電流が流れにくくなるため、寄生ＭＯＳトランジスタ特性も１０Ｖ以上に確保することができる。
【００７２】
（その他の実施形態）
なお、上述の実施形態では、本発明の素子分離を、図４に示す各画素２６中の素子分離に適用した。しかしながら、本発明の素子分離を、垂直シフトレジスタ２８、水平シフトレジスタ２９およびタイミング発生回路３０等の周辺回路における素子分離にも適用することができる。その場合には、素子分離を形成する工程の短縮が可能となる。
【００７３】
また、図４に示す撮像領域２７におけるＭＯＳＦＥＴは全てｎ型である。そのため、周辺回路をＮ型ＭＯＳＦＥＴのみで設計すると、注入工程を削減することができ工程の短縮化が可能である。
【００７４】
また、周辺回路にＣＭＯＳトランジスタを用いた場合には、電荷読み出しをさらに高速化することができる。
【００７５】
また、本発明における固体撮像装置をカメラに組み込むことにより、高解像度の撮像が可能となる。
【００７６】
なお、上述の実施形態では、シリコン基板に撮像素子を形成する場合について説明したが、本発明では、ＧａＡｓ等からなる半導体基板に撮像素子を形成する場合にも適用することができる。
【産業上の利用可能性】
【００７７】
本発明に係わる固体撮像装置及び製造方法は、フォトダイオード間、フォトダイオードと活性領域間の素子分離領域形成において用いることができ、応力の発生を抑制できることから低暗電流及び白キズ数削減が可能である点で、イメージセンサデバイスとして特に有用である。
【図面の簡単な説明】
【００７８】
【図１】（ａ）〜（ｇ）は、第１の実施形態における固体撮像装置の製造工程のうち素子分離用領域を形成する工程を示す断面図である。
【図２】（ａ）〜（ｇ）は、第２の実施形態における固体撮像装置の製造工程のうち素子分離用領域を形成する工程を示す断面図である。
【図３】（ａ）〜（ｈ）は、第３の実施形態における固体撮像装置の製造工程のうち素子分離用領域を形成する工程を示す断面図である。
【図４】固体撮像装置の構成の一例を示す回路図である。
【図５】（ａ）〜（ｆ）は、従来の撮像素子において、素子分離用領域の製造工程を示す断面図である。
【符号の説明】
【００７９】
１      シリコン基板
２      パッド絶縁膜
３      耐酸化性層
４      開口
５      サイドウォール
６      溝
７      内壁熱酸化膜
８      埋込酸化膜
９      光電変換領域
１０      活性領域
１１      溝
１２      溝
１３      ＴＥＯＳ膜
１４      空洞
１６      ゲート絶縁膜
１７      ＣＶＤ酸化膜
１８      層間絶縁膜
１９      信号線
２０      配線パターン
２１      光電変換部
２２      転送用トランジスタ
２３      リセット用トランジスタ
２４      増幅用トランジスタ
２５      選択用トランジスタ
２６      画素
２７      撮像領域
２８      垂直シフトレジスタ
２９      水平シフトレジスタ
３０      タイミング発生回路
３１      出力パルス線
３２      出力パルス線
３３      電源
３４      出力パルス線
３５      信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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