(57)【要約】【課題】コンポジットアナログ／コンポーネントデジタル映像信号変換装置において、アナログクロック回路として基準周波数（２７ＭＨｚ）のクロック回路のみとし、ＹＣ分離のための４ｆｓｃ周波数クロック回路を不要とする。【解決手段】入力アナログ信号より抽出した同期信号から、コンポーネントデジタル映像信号の基準となる２７ＭＨｚクロックを生成する。同クロックで入力信号をＡ／Ｄ変換する。同クロックと同Ａ／Ｄ変換されたデジタル映像信号とにより、コンポジット映像信号のバースト信号に同期したサブキャリア信号をデジタル回路のみで発生させる。同サブキャリア信号により、コンポジット映像信号のＹＣ分離を行い、コンポーネント映像信号とする。更に、入力映像信号のバースト信号の振幅が一定になるバーストＡＧＣ回路を付加する。これにより、安定したサブキャリア信号を抽出でき、ＹＣ分離の精度が向上する。【選択図】  図１
2005252688.tif 000002
【特許請求の範囲】
【請求項１】
輝度信号と色信号とがサブキャリアにより重畳されたコンポジットアナログ映像信号をコンポーネントデジタル映像信号に変換する際、前記コンポジットアナログ映像信号をデジタル化して得られたコンポジットデジタル映像信号から、輝度信号と色信号とを分離するために用いられるサブキャリア信号を再生出力するサブキャリア発生回路であり、
前記コンポジットアナログ映像信号のデジタル化に用いた前記コンポーネントデジタル映像信号の基準となる周波数のクロックを計数し、サブキャリア信号の位相値を算出する位相値算出手段と、
サブキャリア信号の波形に対応した所定位相値ごとのレベルデータを記憶した記憶手段と、
前記位相値算出手段で算出された位相値を、前記コンポジットデジタル映像信号のバースト信号の位相値との比較結果に応じて補正し、前記記憶手段から前記補正された位相値に対応するレベルデータを読出すことにより、前記コンポジットアナログ映像信号のバースト信号に同期したサブキャリア信号を生成する信号生成手段とを有することを特徴とするサブキャリア発生回路。
【請求項２】
輝度信号と色信号とがサブキャリアにより重畳されたＰＡＬ方式のコンポジットアナログ映像信号をコンポーネントデジタル映像信号に変換する際、前記コンポジットアナログ映像信号をデジタル化して得られたコンポジットデジタル映像信号から、輝度信号と色信号とを分離するために用いられるサブキャリア信号を再生出力するサブキャリア発生回路であり、
前記コンポジットアナログ映像信号のデジタル化に用いた前記コンポーネントデジタル映像信号の基準となる周波数のクロックの周期に対応する、サブキャリアの位相値の変化量を近似した固定値を出力する固定値出力手段と、
前記クロックの所定数ごとに、前記固定値の近似誤差を補正するための近似誤差補正値を生成する近似誤差補正値生成手段と、
前記固定値と、前記近似誤差補正値と、位相差補正値とを前記クロックごとに累積加算し、加算結果をサブキャリアの位相値として出力する位相値加算手段と、
正弦波のレベルデータを格納し、前記位相値加算手段からのクロックごとの位相値に対応するレベルデータを順次読み出し、前記サブキャリアの色差成分のうちのＵ成分にロックした正弦波信号として出力する正弦波データ出力手段と、
余弦波のレベルデータを格納し、前記位相値加算手段からのクロックごとの位相値に対応するレベルデータを順次読み出し、余弦波信号として出力する余弦波データ出力手段と、
前記コンポジットデジタル映像信号のバースト信号の位相と、前記余弦波データ出力手段から出力された余弦波信号の位相とを比較し、これらの信号間の位相差に対応する前記位相差補正値を生成し前記位相値加算手段へ出力する位相差補正値生成手段と、
前記コンポジットアナログ映像信号から得られた水平同期信号に基づいて、前記余弦波データ出力手段から出力された余弦波信号を水平ラインごとに位相を反転し、前記サブキャリアの色差成分のうちのＶ成分にロックした余弦波信号として出力する位相反転手段とを有することを特徴とするサブキャリア発生回路。
【請求項３】
前記余弦波データ出力手段が、前記余弦波のレベルデータを格納する代わりに、前記正弦波データ出力手段の前記正弦波のレベルデータを参照し、前記位相値加算手段からのクロックごとの位相値を９０度進ませて、対応するレベルデータを余弦波のレベルデータとして順次読み出すことを特徴とする請求項２記載のサブキャリア発生回路。
【請求項４】
前記コンポーネントデジタル映像信号の基準となる周波数のクロックは、２７ＭＨｚクロックであり、
前記コンポジットアナログ映像信号は、サブキャリアの４フレーム分のサイクル数である７０９，３７９サイクルが、前記２７ＭＨｚクロックの４，３２０，０００サイクルに対応し、
前記固定値出力手段が、サブキャリアの１サイクル分の位相を１６ビットデータで表したときの前記固定値として、１０，７６２を出力し、
前記近似誤差補正値生成手段が、前記近似誤差補正値として、前記２７ＭＨｚクロックの２クロックごとに−１を、２４クロックごとに１を、２，０１５クロックごとに１を、４，３２０，０００クロックごとに１を、それぞれ出力することを特徴とする請求項２記載のサブキャリア発生回路。
【請求項５】
輝度信号と色信号とがサブキャリアにより重畳されたＰＡＬ方式のコンポジットデジタル映像信号を、輝度信号と色信号とを分離することにより、コンポーネントデジタル映像信号に変換するための輝度・色信号分離回路であり、
それぞれ入力信号に２水平ライン分の遅延を与えて出力する第１の２Ｈ遅延回路及び第２の２Ｈ遅延回路を縦列接続して構成し、前記コンポジットデジタル映像信号を前記第１の２Ｈ遅延回路及び第２の２Ｈ遅延回路に順次通すことにより、遅延のない第１のコンポジット映像信号、２水平ライン分の遅延が与えられた第２のコンポジット映像信号、及び４水平ライン分の遅延が与えられた第３のコンポジット映像信号として、それぞれ出力する信号遅延手段と、
前記第１のコンポジット映像信号、第２のコンポジット映像信号、及び第３のコンポジット映像信号にそれぞれ、１：−２：１の重み付けをして加算し、Ｕ成分及びＶ成分を合わせた色差成分を抽出する第１の加算手段と、
前記第１のコンポジット映像信号、第２のコンポジット映像信号、及び第３のコンポジット映像信号にそれぞれ、１：２：１の重み付けをして加算し、Ｙ成分である輝度成分を抽出する第２の加算手段と、
前記第１の加算手段の出力に、外部から入力されたサブキャリアのＵ成分にロックしたデジタルの正弦波信号を乗算し、Ｕ成分を抽出する第１の乗算手段と、
前記第１の加算手段の出力に、外部から入力されたサブキャリアのＶ成分にロックしたデジタルの余弦波信号を乗算し、Ｖ成分を抽出する第２の乗算手段とを有することを特徴とする輝度・色信号分離回路。
【請求項６】
前記信号遅延手段が、
前記第１の２Ｈ遅延回路の前段に設けられ、前記コンポジットデジタル映像信号に１クロック分の遅延を与えて前記第１の２Ｈ遅延回路へ出力する第１の１クロック遅延回路と、
前記第１の２Ｈ遅延回路及び第２の２Ｈ遅延回路遅延回路との間に設けられ、前記第１の２Ｈ遅延回路の出力信号に１クロック分の遅延を与えて前記第２の２Ｈ遅延回路へ出力する第２の１クロック遅延回路と、
前記第１の１クロック遅延回路の入力から分岐された信号に当該第１の１クロック遅延回路の出力から分岐された信号を所定割合分加算し、加算結果を前記第１のコンポジット映像信号として出力する第１の加算回路と、
前記第２の１クロック遅延回路の入力から分岐された信号に当該第２の１クロック遅延回路の出力から分岐された信号を所定割合分加算し、加算結果を前記第２のコンポジット映像信号として出力する第２の加算回路とを有することを特徴とする請求項５記載の輝度・色信号分離回路。
【請求項７】
コンポジットアナログ映像信号をコンポーネントデジタル映像信号に変換する映像信号変換装置において、
入力されたコンポジットアナログ映像信号より同期信号を抽出し、当該同期信号に基づいてコンポーネントデジタル映像信号の基準となる周波数の基準周波数クロックを生成する基準周波数クロック生成手段と、
前記基準周波数クロックに基づいて、前記入力コンポジットアナログ映像信号をアナログ／デジタル変換しコンポジットデジタル映像信号として出力するアナログ／デジタル変換手段と、
前記基準周波数クロックと、前記コンポジットデジタル映像信号とに基づいて、前記入力コンポジットアナログ映像信号のバースト信号に同期したサブキャリア信号を再生出力するサブキャリア発生手段とを備えることを特徴とするコンポジットアナログ／コンポーネントデジタル映像信号変換装置。
【請求項８】
前記アナログ／デジタル変換手段の前段に、前記入力コンポジットアナログ映像信号中のバースト信号の振幅を一定にするバースト自動利得制御手段を設けたことを特徴とする請求項７記載のコンポジットアナログ／コンポーネントデジタル映像変換装置。
【請求項９】
前記サブキャリア信号に基づいて、前記コンポジットデジタル映像信号から輝度成分及び色差成分をそれぞれ分離し、コンポーネントデジタル映像信号として出力する輝度・色信号分離手段とを備えることを特徴とする請求項７、または８記載のコンポジットアナログ／コンポーネントデジタル映像信号変換装置。
【請求項１０】
前記サブキャリア発生手段として、請求項１乃至４のいずれか１項に記載のサブキャリア発生回路を備えることを特徴とする請求項７記載のコンポジットアナログ／コンポーネントデジタル映像信号変換装置。
【請求項１１】
前記輝度・色信号分離手段として、請求項５、または６記載の輝度・色信号分離回路を備えることを特徴とする請求項９記載のコンポジットアナログ／コンポーネントデジタル映像信号変換装置。
【請求項１２】
コンポジットアナログ映像信号をコンポーネントデジタル映像信号に変換する映像信号変換方法において、
入力されたコンポジットアナログ映像信号より同期信号を抽出し、当該同期信号に基づいてコンポーネントデジタル映像信号の基準となる周波数の基準周波数クロックを生成し、
前記基準周波数クロックに基づいて、前記入力コンポジットアナログ映像信号をアナログ／デジタル変換しコンポジットデジタル映像信号とし、
前記基準周波数クロックと、前記コンポジットデジタル映像信号とに基づいて、前記入力コンポジットアナログ映像信号のバースト信号に同期したサブキャリア信号を再生出力し、
前記サブキャリア信号に基づいて、前記コンポジットデジタル映像信号から輝度成分及び色差成分をそれぞれ分離し、コンポーネントデジタル映像信号として出力することを特徴としたコンポジットアナログ／コンポーネントデジタル映像信号変換方法。
【請求項１３】
前記入力コンポジットアナログ映像信号中のバースト信号の振幅を一定にしてから、当該入力コンポジットアナログ映像信号のアナログ／デジタル変換を行うことを特徴とする請求項１２記載のコンポジットアナログ／コンポーネントデジタル映像信号変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンポジットアナログ映像信号をコンポーネントデジタル映像信号に変換する映像信号変換装置と、その変換方法と、それに用いる回路とに関する。
【背景技術】
【０００２】
放送局内では、以前は、入力したアナログ映像信号（コンポジット形式）をアナログのまま、または、コンポジットデジタル映像信号（Ｄ２信号）に変換してから処理していた。近年、放送局内のデジタル化が進展し、デジタル処理が容易である理由から、アナログ信号をコンポーネントデジタル映像信号（Ｄ１信号）に変換してから処理を行うことが多くなっている。従って、コンポジットアナログ／コンポーネントデジタル映像信号変換の需要が伸びており、重要性が増している。
【０００３】
コンポジット形式のアナログ映像信号をコンポーネント形式のデジタル映像信号に変換する従来の装置の一例として、ＰＡＬ方式アナログ映像信号をコンポーネントデジタル映像（Ｄ１）信号に変換する装置例を図６に示す。なお、コンポジットアナログ映像信号は、アナログコンポジット映像信号と称してもよい。また、コンポーネントデジタル映像信号は、デジタルコンポーネント映像信号と称してもよい。
【０００４】
図６において、入力端子１０１に入力されたＰＡＬコンポジットアナログ映像信号Ｓ１０１は、低域透過フィルタ（ＬＰＦ）１０２と、同期分離回路１０９と、ＢＣＯ回路（バースト制御発振器）１１１とにそれぞれ分岐入力される。ＬＰＦ１０２は、入力信号Ｓ１０１から映像信号を抽出するための６ＭＨｚの帯域をもつ。同期分離回路１０９は、入力信号Ｓ１０１から同期信号を抽出する。ＢＣＯ回路１１１は、入力信号Ｓ１０１に基づいてサブキャリア周波数（ｆｓｃ）の４倍のクロック（４ｆｓｃクロック）を発生する。
【０００５】
ＬＰＦ１０２の出力信号は、クランプ回路１０３を通ってＡ／Ｄ変換回路１０４に入力される。クランプ回路１０３は、入力されたコンポジットアナログ映像信号のバックポーチ（基準電圧）を一定電圧に固定する。Ａ／Ｄ変換回路１０４は、ＢＣＯ回路１１１で生成された４ｆｓｃクロックにより、コンポジットアナログ映像信号をＡ／Ｄ変換（アナログ／デジタル変換）する。
【０００６】
同期パルス発生回路１１０は、同期分離回路１０９及びＢＣＯ回路１１１の出力信号に基づいて、各ブロックを制御するための４ｆｓｃ系の同期パルスを生成する。Ｈ−ＰＬＬ回路１１３は、ＢＣＯ回路１１１及び同期パルス発生回路１１０の出力信号に基づいて、コンポーネントデジタル映像信号の基準となる単一固定周波数の基準周波数クロック、例えば２７ＭＨｚクロックを出力する（特許文献３参照）。同期パルス発生回路１１２は、同期パルス発生回路１１０及びＨ−ＰＬＬ回路１１３の出力信号に基づいて、２７ＭＨｚクロック系の各回路ブロックを制御するための同期パルスを生成する。
【０００７】
Ｙ／Ｃ分離回路１０５は、Ａ／Ｄ変換回路１０４から出力されたコンポジットデジタル信号から、輝度成分Ｙ、色差成分Ｕ、Ｖ（Ｃ）をそれぞれ分離する。Ｄ２／Ｄ１変換回路１０６は、Ｙ／Ｃ分離回路１０５から出力された４ｆｓｃクロック系のデータを、Ｄ１の基準クロックである２７ＭＨｚに合わせるための変換処理（コンポーネントデジタル映像信号変換、及び信号レート変換）を行う。
【０００８】
プロセス回路１０７は、Ｄ２／Ｄ１変換回路１０６の出力信号に対し、各フラグの挿入、映像のゲイン調整を行う。Ｐ／Ｓ変換回路（パラレル／シリアル変換回路）１０８は、プロセス回路１０７からパラレルで送られたデジタル信号をシリアル信号に変換し、コンポーネントシリアルデジタル映像信号（ＰＡＬ  Ｄ１コンポーネント映像信号Ｓ１１４）として出力端子１１４へ出力する。
【０００９】
以上説明したように、従来技術のコンポジットアナログ／コンポーネントデジタル映像信号変換装置は、ＹＣ分離のための４ｆｓｃクロックと、コンポーネントデジタル映像信号変換のための２７ＭＨｚクロックとの２つのクロック系を必要とする。これら４ｆｓｃクロック及び２７ＭＨｚクロックの発生回路はアナログ回路で構成されるため、回路規模を小さくすることは難しい。
【００１０】
なお、ＮＴＳＣ方式のアナログ映像信号をコンポーネントデジタル映像（Ｄ１）信号に変換する装置例としては、特許文献１に示す装置がある。特許文献１において、Ｙ／Ｃ分離を行うのはＹＣ分離器１０２、コンポーネントデジタル映像信号変換（信号レート変換）を行うのは、レート変換器１０４となる。
【００１１】
また、ＰＡＬ方式における４ｆｓｃクロック作成に使用可能なサブキャリア信号再生回路の例が特許文献２に示されている。このサブキャリア信号再生回路もアナログ回路で構成されている。
【００１２】
【特許文献１】特開２０００−１０２０３２号公報（第１−２頁、図１）
【特許文献２】特願昭５７−５３１９２号公報（第１頁、第１図）
【特許文献３】特開２０００−９２５０７号公報（第１−２頁、図２，図６〜８）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上述したように、図６に示す従来技術のコンポジットアナログ／コンポーネントデジタル映像信号変換装置は、ＹＣ分離のための４ｆｓｃクロック、コンポーネントデジタル映像信号変換のための基準周波数クロック（２７ＭＨｚクロック）の２つのクロック系を必要とする。クロックの発生回路は、アナログ回路で構成されるため、回路規模を小さくすることは難しい。
【００１４】
このことから、アナログ回路規模を小さくし、デジタル回路で置き換えるコンポジットアナログ／コンポーネントデジタル映像信号変換装置が、コンパクトな製品を提供する上で必要となる。
【００１５】
しかし、特許文献１には、信号レートの変換を行うための手段についての詳細な構成の開示がなく、どのようなクロック回路を用いているのか不明である。さらに、サブキャリアを生成（再生）する技術についての記述もなく、課題を解決するための参考とはならない。
【００１６】
また、特許文献２にも、サブキャリアをデジタル回路のみで生成（再生）する技術についての記述がなく、課題を解決するための参考とはならない。
【００１７】
本発明の目的は、アナログクロック回路としてはコンポーネントデジタル映像の基準となる基準周波数クロックを生成するクロック回路のみで構成し、アナログ回路要素を少なくすることにより、従来技術より回路規模を低減可能としたコンポジットアナログ／コンポーネントデジタル映像信号変換装置及び変換方法を提供することにある。
【課題を解決するための手段】
【００１８】
本発明の請求項１に係るサブキャリア発生回路は、輝度信号と色信号とがサブキャリアにより重畳されたコンポジットアナログ映像信号をコンポーネントデジタル映像信号に変換する際、前記コンポジットアナログ映像信号をデジタル化して得られたコンポジットデジタル映像信号から、輝度信号と色信号とを分離するために用いられるサブキャリア信号を再生出力するサブキャリア発生回路であり、前記コンポジットアナログ映像信号のデジタル化に用いた前記コンポーネントデジタル映像信号の基準となる周波数のクロックを計数し、サブキャリア信号の位相値を算出する位相値算出手段と、サブキャリア信号の波形に対応した所定位相値ごとのレベルデータを記憶した記憶手段と、前記位相値算出手段で算出された位相値を、前記コンポジットデジタル映像信号のバースト信号の位相値との比較結果に応じて補正し、前記記憶手段から前記補正された位相値に対応するレベルデータを読出すことにより、前記コンポジットアナログ映像信号のバースト信号に同期したサブキャリア信号を生成する信号生成手段とを有する。
【００１９】
本発明の請求項２に係るサブキャリア発生回路は、輝度信号と色信号とがサブキャリアにより重畳されたＰＡＬ方式のコンポジットアナログ映像信号をコンポーネントデジタル映像信号に変換する際、前記コンポジットアナログ映像信号をデジタル化して得られたコンポジットデジタル映像信号から、輝度信号と色信号とを分離するために用いられるサブキャリア信号を再生出力するサブキャリア発生回路であり、前記コンポジットアナログ映像信号のデジタル化に用いた前記コンポーネントデジタル映像信号の基準となる周波数のクロックの周期に対応する、サブキャリアの位相値の変化量を近似した固定値を出力する固定値出力手段と、前記クロックの所定数ごとに、前記固定値の近似誤差を補正するための近似誤差補正値を生成する近似誤差補正値生成手段と、前記固定値と、前記近似誤差補正値と、位相差補正値とを前記クロックごとに累積加算し、加算結果をサブキャリアの位相値として出力する位相値加算手段と、正弦波のレベルデータを格納し、前記位相値加算手段からのクロックごとの位相値に対応するレベルデータを順次読み出し、前記サブキャリアの色差成分のうちのＵ成分にロックした正弦波信号として出力する正弦波データ出力手段と、余弦波のレベルデータを格納し、前記位相値加算手段からのクロックごとの位相値に対応するレベルデータを順次読み出し、余弦波信号として出力する余弦波データ出力手段と、前記コンポジットデジタル映像信号のバースト信号の位相と、前記余弦波データ出力手段から出力された余弦波信号の位相とを比較し、これらの信号間の位相差に対応する前記位相差補正値を生成し前記位相値加算手段へ出力する位相差補正値生成手段と、
前記コンポジットアナログ映像信号から得られた水平同期信号に基づいて、前記余弦波データ出力手段から出力された余弦波信号を水平ラインごとに位相を反転し、前記サブキャリアの色差成分のうちのＶ成分にロックした余弦波信号として出力する位相反転手段とを有する。
【００２０】
本発明の請求項３に係るサブキャリア発生回路は、請求項２に係るサブキャリア発生回路において、前記余弦波データ出力手段が、前記余弦波のレベルデータを格納する代わりに、前記正弦波データ出力手段の前記正弦波のレベルデータを参照し、前記位相値加算手段からのクロックごとの位相値を９０度進ませて、対応するレベルデータを余弦波のレベルデータとして順次読み出す構成を有する。
【００２１】
本発明の請求項４に係るサブキャリア発生回路は、請求項２に係るサブキャリア発生回路において、  前記コンポーネントデジタル映像信号の基準となる周波数のクロックは、２７ＭＨｚクロックであり、前記コンポジットアナログ映像信号は、サブキャリアの４フレーム分のサイクル数である７０９，３７９サイクルが、前記２７ＭＨｚクロックの４，３２０，０００サイクルに対応し、前記固定値出力手段が、サブキャリアの１サイクル分の位相を１６ビットデータで表したときの前記固定値として、１０，７６２を出力し、前記近似誤差補正値生成手段が、前記近似誤差補正値として、前記２７ＭＨｚクロックの２クロックごとに−１を、２４クロックごとに１を、２，０１５クロックごとに１を、４，３２０，０００クロックごとに１を、それぞれ出力する構成を有する。
【００２２】
本発明の請求項５に係る輝度・色信号分離回路は、輝度信号と色信号とがサブキャリアにより重畳されたＰＡＬ方式のコンポジットデジタル映像信号を、輝度信号と色信号とを分離することにより、コンポーネントデジタル映像信号に変換するための輝度・色信号分離回路であり、それぞれ入力信号に２水平ライン分の遅延を与えて出力する第１の２Ｈ遅延回路及び第２の２Ｈ遅延回路を縦列接続して構成し、前記コンポジットデジタル映像信号を前記第１の２Ｈ遅延回路及び第２の２Ｈ遅延回路に順次通すことにより、遅延のない第１のコンポジット映像信号、２水平ライン分の遅延が与えられた第２のコンポジット映像信号、及び４水平ライン分の遅延が与えられた第３のコンポジット映像信号として、それぞれ出力する信号遅延手段と、前記第１のコンポジット映像信号、第２のコンポジット映像信号、及び第３のコンポジット映像信号にそれぞれ、１：−２：１の重み付けをして加算し、Ｕ成分及びＶ成分を合わせた色差成分を抽出する第１の加算手段と、前記第１のコンポジット映像信号、第２のコンポジット映像信号、及び第３のコンポジット映像信号にそれぞれ、１：２：１の重み付けをして加算し、Ｙ成分である輝度成分を抽出する第２の加算手段と、前記第１の加算手段の出力に、外部から入力されたサブキャリアのＵ成分にロックしたデジタルの正弦波信号を乗算し、Ｕ成分を抽出する第１の乗算手段と、前記第１の加算手段の出力に、外部から入力されたサブキャリアのＶ成分にロックしたデジタルの余弦波信号を乗算し、Ｖ成分を抽出する第２の乗算手段とを有する。
【００２３】
本発明の請求項６に係る輝度・色信号分離回路は、請求項５に係る輝度・色信号分離回路において、前記信号遅延手段が、前記第１の２Ｈ遅延回路の前段に設けられ、前記コンポジットデジタル映像信号に１クロック分の遅延を与えて前記第１の２Ｈ遅延回路へ出力する第１の１クロック遅延回路と、前記第１の２Ｈ遅延回路及び第２の２Ｈ遅延回路遅延回路との間に設けられ、前記第１の２Ｈ遅延回路の出力信号に１クロック分の遅延を与えて前記第２の２Ｈ遅延回路へ出力する第２の１クロック遅延回路と、前記第１の１クロック遅延回路の入力から分岐された信号に当該第１の１クロック遅延回路の出力から分岐された信号を所定割合分加算し、加算結果を前記第１のコンポジット映像信号として出力する第１の加算回路と、前記第２の１クロック遅延回路の入力から分岐された信号に当該第２の１クロック遅延回路の出力から分岐された信号を所定割合分加算し、加算結果を前記第２のコンポジット映像信号として出力する第２の加算回路とを有する。
【００２４】
本発明の請求項７に係るコンポジットアナログ／コンポーネントデジタル映像信号変換装置は、コンポジットアナログ映像信号をコンポーネントデジタル映像信号に変換する映像信号変換装置において、入力されたコンポジットアナログ映像信号より同期信号を抽出し、当該同期信号に基づいてコンポーネントデジタル映像信号の基準となる周波数の基準周波数クロックを生成する基準周波数クロック生成手段と、前記基準周波数クロックに基づいて、前記入力コンポジットアナログ映像信号をアナログ／デジタル変換しコンポジットデジタル映像信号として出力するアナログ／デジタル変換手段と、前記基準周波数クロックと、前記コンポジットデジタル映像信号とに基づいて、前記入力コンポジットアナログ映像信号のバースト信号に同期したサブキャリア信号を再生出力するサブキャリア発生手段とを備える。
【００２５】
本発明の請求項８に係るコンポジットアナログ／コンポーネントデジタル映像信号変換装置は、請求項７に係るコンポジットアナログ／コンポーネントデジタル映像信号変換装置において、前記アナログ／デジタル変換手段の前段に、前記入力コンポジットアナログ映像信号中のバースト信号の振幅を一定にするバースト自動利得制御手段を設けた構成を有する。
【００２６】
本発明の請求項９に係るコンポジットアナログ／コンポーネントデジタル映像信号変換装置は、請求項７、または８に係るコンポジットアナログ／コンポーネントデジタル映像信号変換装置において、前記サブキャリア信号に基づいて、前記コンポジットデジタル映像信号から輝度成分及び色差成分をそれぞれ分離し、コンポーネントデジタル映像信号として出力する輝度・色信号分離手段とを備える。
【００２７】
本発明の請求項１０に係るコンポジットアナログ／コンポーネントデジタル映像信号変換装置は、請求項７に係るコンポジットアナログ／コンポーネントデジタル映像信号変換装置において、前記サブキャリア発生手段として、請求項１乃至４のいずれか１項に係るサブキャリア発生回路を備える。
【００２８】
本発明の請求項１１に係るコンポジットアナログ／コンポーネントデジタル映像信号変換装置は、請求項９に係るコンポジットアナログ／コンポーネントデジタル映像信号変換装置において、前記輝度・色信号分離手段として、請求項５、または６に係る輝度・色信号分離回路を備える。
【００２９】
本発明の請求項１２に係るコンポジットアナログ／コンポーネントデジタル映像信号変換方法は、コンポジットアナログ映像信号をコンポーネントデジタル映像信号に変換する映像信号変換方法において、入力されたコンポジットアナログ映像信号より同期信号を抽出し、当該同期信号に基づいてコンポーネントデジタル映像信号の基準となる周波数の基準周波数クロックを生成し、前記基準周波数クロックに基づいて、前記入力コンポジットアナログ映像信号をアナログ／デジタル変換しコンポジットデジタル映像信号とし、前記基準周波数クロックと、前記コンポジットデジタル映像信号とに基づいて、前記入力コンポジットアナログ映像信号のバースト信号に同期したサブキャリア信号を再生出力し、前記サブキャリア信号に基づいて、前記コンポジットデジタル映像信号から輝度成分及び色差成分をそれぞれ分離し、コンポーネントデジタル映像信号として出力する工程を有する。
【００３０】
本発明の請求項１３に係るコンポジットアナログ／コンポーネントデジタル映像信号変換方法は、請求項１２に係るコンポジットアナログ／コンポーネントデジタル映像信号変換方法において、前記入力コンポジットアナログ映像信号中のバースト信号の振幅を一定にしてから、当該入力コンポジットアナログ映像信号のアナログ／デジタル変換を行う。
【発明の効果】
【００３１】
本発明によれば、クロック回路としてはコンポーネントデジタル映像の基準となる基準周波数クロック（２７ＭＨｚ系クロック）を生成するクロック回路のみとし、かつ、サブキャリア信号の発生もデジタル回路のみで行うように構成したので、コンポジットアナログ／コンポーネントデジタル映像信号変換装置全体の回路規模が小さくなり、従来技術より小型化、低価格化が可能となる。
【発明を実施するための最良の形態】
【００３２】
まず本発明の概要を説明する。本発明のコンポジットアナログ／コンポーネントデジタル映像信号変換装置（以下、映像信号変換装置と略記）は、コンポジットアナログ映像信号を、コンポーネントデジタル映像信号に変換するための装置である。コンポジットアナログ映像信号は、サブキャリア（カラーサブキャリア：色副搬送波）により輝度信号と色信号とが重畳されたアナログ信号である。コンポーネントデジタル映像信号は、輝度信号（輝度成分）と色信号（色差成分）とが分離されたデジタル信号である。
【００３３】
本映像信号変換装置は、入力コンポジットアナログ信号より抽出した同期信号に基づいて、コンポーネントデジタル映像信号の基準となる周波数のクロックを生成する。この基準となる周波数（基準周波数）は、単一の固定周波数であり、同周波数のクロックを、基準周波数クロック、あるいは基準クロックと称する。映像信号変換装置はまた、この基準周波数クロックに基づいて、同クロックで動作する各回路を映像信号に同期させて制御するための各種同期パルス（基準周波数系同期パルス）も同時に生成する。
【００３４】
なお、基準周波数としては、通常の伝送速度２７０Ｍｂｐｓのシリアルコンポーネントデジタル映像信号に対応させる場合、２７ＭＨｚを用いる。この場合、基準周波数クロック（基準クロック）を２７ＭＨｚクロックと称する。
【００３５】
映像信号変換装置は、また、上記基準周波数クロックで入力コンポジットアナログ信号をＡ／Ｄ変換（アナログ／デジタル変換）し、コンポジットデジタル映像信号とする。なお従来技術では、このＡ／Ｄ変換をサブキャリア周波数の４倍の周波数のクロックで行っている。
【００３６】
本映像信号変換装置は、続けて、上記基準周波数クロック（同期パルスを含む）と上記Ａ／Ｄ変換されたコンポジットデジタル映像信号とに基づいて、入力コンポジットアナログ映像信号のバースト信号に同期したサブキャリア信号を、デジタル回路のみで発生させる。このサブキャリア信号は、コンポジットデジタル映像信号のバースト信号にも同期していることになる。なお、バースト信号（カラーバースト信号：色同期信号）は、色信号処理の基準に使用される信号である。すなわち、色信号を復調するとき、サブキャリアの周波数、位相を同期させる必要があり、この参照位相として使用される。
【００３７】
本映像信号変換装置は、さらに、上記サブキャリア信号により、コンポジットデジタル映像信号のＹＣ分離（輝度信号（Ｙ）と色信号（Ｃ）との分離）を行い、コンポーネントデジタル映像信号に変換する。
【００３８】
このように本発明によれば、コンポジットアナログ映像信号からコンポーネントデジタル映像信号への変換処理を、単一の基準周波数クロック（２７ＭＨｚクロック）のみで処理することが可能であり、サブキャリアをデジタル回路のみで生成することができる。このため、コンポジットアナログ／コンポーネントデジタル映像信号変換装置全体の回路規模が小さくなり、同映像信号変換装置を従来より小型で、低価格とすることができる。
【００３９】
本発明では、さらに安定したＹＣ分離を行うために、入力コンポジットアナログのバースト信号の振幅が一定になるバーストＡＧＣ（自動利得制御）回路を付加することができる。これにより、本映像信号変換装置は、安定したサブキャリア信号を抽出できるので、ＹＣ分離の精度が向上する。
【００４０】
次に、本発明を実施するための最良の形態について図面を参照して詳細に説明する。
【００４１】
図１は、本発明のコンポジットアナログ／コンポーネントデジタル映像信号変換装置の一実施の形態を示すブロック構成図である。本例の映像信号変換装置は、ＰＡＬ方式コンポジットアナログ映像信号をコンポーネントデジタル映像信号（Ｄ１信号）に変換するＰＡＬ／Ｄ１変換装置である。本映像信号変換装置は、使用されるクロックが２７ＭＨｚ系クロックのみで構成されている。なお、コンポジットアナログ映像信号は、アナログコンポジット映像信号と称してもよい。また、コンポーネントデジタル映像信号は、デジタルコンポーネント映像信号と称してもよい。
【００４２】
図１において映像信号変換装置は、入力端子１と、クランプ回路２と、バーストＡＧＣ回路３と、第１の低域透過フィルタ（ＬＰＦ）４と、Ａ／Ｄ変換回路５と、第２の低域透過フィルタ（ＬＰＦ）６とを備えている。映像信号変換装置は、さらに、同期分離回路７と、同期パルス発生回路８と、Ｈ−ＰＬＬ回路９と、サブキャリア発生回路１０と、Ｙ／Ｃ分離回路１１と、プロセス回路１２と、Ｐ／Ｓ変換回路１３と、出力端子１４とを備えている。
【００４３】
次に、本例の映像信号変換装置（ＰＡＬ／Ｄ１変換装置）の動作を説明する。
【００４４】
入力端子１に入力されたＰＡＬコンポジットアナログ映像信号Ｓ１は、クランプ回路２と同期分離回路７とに分岐入力される。
【００４５】
クランプ回路２は、入力端子１から入力されたコンポジットアナログ映像信号Ｓ１のバックポーチ（基準電圧）を一定電圧に固定する。
【００４６】
同期分離回路７は、入力端子１から入力されたコンポジットアナログ映像信号Ｓ１から同期信号（水平同期信号及び垂直同期信号）を抽出する。
【００４７】
Ｈ−ＰＬＬ回路９は、フェーズ・ロックド・ループ（ＰＬＬ）を備えた発振回路であり、同期分離回路７で抽出された同期信号（水平（Ｈ）同期信号）から２７ＭＨｚのクロックを生成する。つまりＨ−ＰＬＬ回路９は、１水平ラインの期間に発振出力のサイクルが１７２８サイクルとなるように、ＰＬＬの位相比較を行っている。
【００４８】
同期パルス発生回路８は、同期分離回路７及びＨ−ＰＬＬ回路９の各出力信号に基づいて、各ブロックを制御するための２７ＭＨｚクロック系の複数の同期パルスを生成する。これらの同期パルスは、用いられる規格に応じたコンポーネントデジタル映像信号中の各種信号間の時間関係を示す、様々なタイミング信号である。
【００４９】
バーストＡＧＣ回路（自動利得制御回路）３は、同期パルス発生回路８の出力信号に従って、クランプ回路２の出力コンポジットアナログ映像信号のバースト部分を一定の振幅にする。バーストの振幅を一定に保つことで、Ａ／Ｄ変換後のバースト部分がつぶれることなく、安定したバースト位相を得ることが出来る。（バーストＡＧＣ回路３の詳細は、後に図２を参照して説明する。）
バーストＡＧＣ回路３の出力信号は、Ａ／Ｄ変換される際の折り返しを防止するＬＰＦ４を通してＡ／Ｄ変換回路５に入力される。
【００５０】
Ａ／Ｄ変換回路５は、入力されたコンポジットアナログ映像信号をＡ／Ｄ変換（アナログ／デジタル変換）し、コンポジットデータ映像信号とする。
【００５１】
サブキャリア発生回路１０は、２７ＭＨｚクロックからサブキャリアを発生する回路である。サブキャリア発生回路１０は、同期パルス発生回路８及びＨ−ＰＬＬ回路９の各出力信号に基づいて、Ａ／Ｄ変換回路５の出力映像信号から、映像信号内の色差成分であるＵ成分、Ｖ成分にロックしたサブキャリアをデジタル的に生成する。サブキャリア発生回路１０は、デジタル回路で構成され、集積化が容易であるため、従来と比較してコンパクトなＰＡＬ／Ｄ１変換装置が実現できる。（サブキャリア発生回路１０の詳細は、後に図３を参照して説明する。）
Ａ／Ｄ変換回路５の出力信号はまた、映像信号の帯域を抽出するＬＰＦ６を通してＹ／Ｃ分離回路１１に入力される。
【００５２】
Ｙ／Ｃ分離回路１１は、サブキャリア発生回路１０の出力信号に基づいて、Ａ／Ｄ変換回路５の出力信号形式をコンポジットからコンポーネントに変換する。このとき、Ｙ／Ｃ分離回路１１では、２７ＭＨｚクロックのみの単一クロックで、輝度信号（輝度成分）Ｙ、色信号Ｃ（色差成分Ｕ、Ｖ）の抽出を行う。（Ｙ／Ｃ分離回路１１の詳細は、後に図４、５を参照して説明する。）
プロセス回路１２は、同期パルス発生回路８及びＨ−ＰＬＬ回路９の各出力信号に基づいて、Ｙ／Ｃ分離回路１１の出力信号に対するＹ、Ｕ、Ｖ成分のゲイン調整、Ｄ１フォーマット用の映像タイミング基準コード（ＳＡＶ、ＥＡＶ）の挿入などを行う。なお、ＳＡＶは１ラインの始まりを、ＥＡＶは１ラインの終わりを、それぞれ示す基準コード（制御ビット）である。
【００５３】
Ｐ／Ｓ変換回路（パラレル／シリアル変換回路）１３は、プロセス回路１２から出力されたパラレルのデータ（ＰＡＬコンポーネント信号）をシリアルデータに変換し、ＰＡＬ  Ｄ１コンポーネント映像信号Ｓ１４として出力端子１４へ出力する。
【００５４】
このようにして、本例の映像信号変換装置（ＰＡＬ／Ｄ１変換装置）は、入力されたＰＡＬコンポジットアナログ映像信号（Ｓ１）をＰＡＬコンポーネント（Ｄ１）シリアル信号（Ｓ１４）へ変換して出力する。本発明の構成の回路は、２７ＭＨｚクロックのみで動作し、かつ、サブキャリアをデジタル回路のみで生成できる。よって、本発明の映像信号変換装置は、全体の回路規模が小さくなることから、従来よりも、コンパクトな映像信号変換装置（ＰＡＬ／Ｄ１変換装置）を提供することができる。
【００５５】
図２は、図１のバーストＡＧＣ回路３の詳細構成例を示すブロック構成図である。図２において、本例のバーストＡＧＣ回路３は、ゲイン（ＧＡＩＮ）調整回路３３と、帯域透過フィルタ（ＢＰＦ）３４と、整流回路３５と、低域透過フィルタ（ＬＰＦ）３６と、サンプルホールド回路３７と、比較回路３８とを有している。バーストＡＧＣ回路３は、その他に、入力端子３０，３１，３２と、、出力端子３９とを有している。
【００５６】
バーストＡＧＣ回路３の入力端子３０，３１には、同期パルス発生回路８からの２７ＭＨｚクロック系の２種類の同期パルスが供給される。入力端子３０に入力される同期パルスは、コンポジットアナログ映像信号のバースト期間だけを抽出するためのパルスであり、ＧＡＩＮ調整回路３３で用いられる。入力端子３１に入力される同期パルスは、上記バースト期間内のある１期間（サンプリングタイミング）だけを抽出するためのパルス（サンプリングパルス）であり、サンプルホールド回路３７で用いられる。
【００５７】
入力端子３２の入力信号は、クランプ回路２でクランプ処理が行われたコンポジットアナログ映像信号であり、ＧＡＩＮ調整回路３３を通って、ＢＰＦ３４に入力される。
【００５８】
ＢＰＦ３４は、ＧＡＩＮ調整回路３３からの出力信号から色成分（サブキャリア周波数成分）を抽出するための帯域透過を行う。
【００５９】
整流回路３５は、ＢＰＦ３４で抽出された周波数成分を整流し、ＬＰＦ３６により平滑化し、サンプルホールド回路３７に入力する。
【００６０】
サンプルホールド回路３７は、同期パルス発生回路８からのバーストのある点に同期したサンプリングパルスのタイミングに合わせて、入力信号の値（電圧値）を保持する。
【００６１】
比較回路３８は、サンプルホールド回路３７の出力電圧（保持電圧）と、あらかじめ設定された基準電圧の差分を検出し、検出結果をＧＡＩＮ調整回路３３に戻す。
【００６２】
ＧＡＩＮ調整回路３３で、同期パルス発生回路８からのバーストに同期したパルスに基づいて、比較回路３８での差分が“０”となるように入力信号のバースト振幅のゲインを調整し、これにより、帰還ループが構成される。ＧＡＩＮ調整回路３３は、入力信号のバースト部分の振幅を一定にし、出力端子３９より出力する。
【００６３】
図３は、図１のサブキャリア発生回路１０の詳細構成例を示すブロック構成図である。図３において、本例のサブキャリア発生回路１０は、第１，第２，及び第３の補正値生成回路５１，５２，５３と、補正値加算回路５４と、固定値出力回路５５と、位相値加算回路５６と、位相値ラッチ回路５７と、正弦波（ＳＩＮ波）ＲＯＭ５８と、余弦波（ＣＯＳ波）ＲＯＭ５９とを有している。サブキャリア発生回路１０は、また、帯域透過フィルタ（ＢＰＦ）６１と、乗算回路６３と、低域透過フィルタ（ＬＰＦ）６４と、第１，及び第２の位相差ラッチ回路６５，６６と、位相差加算回路６８と、補正値計算回路６９、カウンタ７１と、反転回路７２とを有している。サブキャリア発生回路１０は、その他に、映像信号入力端子（Ｖｉｄｅｏ  Ｉｎ）６０と、サブキャリア（Ｕ成分）出力端子６２と、第１，及び第２の同期信号入力端子６７，７０とを有している。
【００６４】
ここで、サブキャリア発生回路１０において、２７ＭＨｚクロックからサブキャリアを生成する原理を説明する。
【００６５】
ＰＡＬ方式のコンポジット映像信号では、１フレームの水平ライン数は６２５本で、１秒当たりのフレーム数は２５フレーム（２：１インタレース）である。この映像信号において、サブキャリアの周波数ｆｓｃと水平ライン周波数ｆｈとには、ｆｓｃ＝（１１３５／４＋１／６２５）×ｆｈの関係がある。ｆｈ＝６２５×２５〔Ｈｚ〕であるので、ｆｓｃ＝（１１３５／４＋１／６２５）×６２５×２５〔Ｈｚ〕となる。
【００６６】
ところで、１フレームの周波数は２５Ｈｚ（フレームレート＝２５ｆｐｓ）であり、上記ｆｓｃの値は２５フレーム分のサイクル数を示している。よって、サブキャリアの４フレーム間のサイクル数は７０９，３７９サイクル（＝（１１３５／４＋１／６２５）×６２５×２５×４／２５）になる。
【００６７】
一方、２７ＭＨｚクロックは、４フレーム間当たり、４，３２０，０００サイクル（＝２７００００００×４／２５）になる。
【００６８】
サブキャリアの１サイクル分の位相（角度：３６０°）を２の１６乗で均等に分割（量子化）し、各位相位置を対応する数値（位相値）で表すようにする。すなわち、０°を数値“０”に対応させ、位相（分割した位相位置）の増加に伴って順次、数値を“１”ずつ増加させ３６０°を数値“６５，５３６”に対応させる。よって、４フレーム分に相当する７０９，３７９サイクルでは、位相は７０９，３７９×３６０°だから、“４６，４８９，８６２，１４４”（＝６５５３６×７０９３７９）と表すことができる。
【００６９】
ここで、２７ＭＨｚからサブキャリアの位相をつくるため、２７ＭＨｚクロックの４フレーム分に相当する４，３２０，０００サイクルでサブキャリアの位相（位相値）を“４６，４８９，８６２，１４４４”と表現する必要がある。このため、２７ＭＨｚクロックの１サイクル（３６０°：１クロック）当たりのサブキャリアの位相変化量を４６，４８９，８６２，１４４／４，３２０，０００＝１０，７６１．５４…とすることになる。ここでこの数値を整数で近似し、“１０，７６２”とする。
【００７０】
上記の近似をした場合、２７ＭＨｚクロックの４，３２０，０００サイクルは、サブキャリアの位相の“４６，４９１，８４０，０００”となり、“＋１，９７７，８５６”の誤差がでる。この近似誤差の１回目の補正として、２サイクル毎に“−１”を足してあげることにより、４，３２０，０００サイクルでの誤差は“−１８２，１４４”となる。２回目の補正として、２４サイクルに１回、“＋１”を足してあげると、４，３２０，０００サイクルでの誤差は、“−２，１４４”となる。３回目の補正として、２，０１５サイクルに一回、“＋１”を足してあげると、誤差は“−１”となる。最後（４回目）の補正として、４，３２０，０００サイクルに１回、“＋１”を足す。
【００７１】
このようにして、２７ＭＨｚのクロックから、精度の高いサブキャリアの周波数ｆｓｃの位相を計算することができる。上で述べた部分は、図３の符号５１〜５７の各回路の動作に相当する。
【００７２】
各補正値生成回路５１，５２，５３はそれぞれ、カウンタと、デコーダと、固定値出力回路とを有している。各カウンタは、２７ＭＨｚクロック（ＣＬＫ）に基づいて、クロック入力ごとに“１”カウントアップする。各デコーダは、対応するカウンタのカウント値を監視し設定値に達するとカウンタをリセットする。各固定値出力回路は、対応するデコーダまたはカウンタの値が設定値になると所定の値を出力する。
【００７３】
補正値生成回路５３は、２３ビットのカウンタ、デコーダを有し、上述の１回目及び４回目の補正を担当する。すなわち、補正値生成回路５３は、２７ＭＨｚクロックの２クロックに１回（カウンタのＬＳＢ（最小桁）の“０”／“１”に対応）、補正値として“−１”を出力する。補正値生成回路５３は、また、４，３２０，０００クロックに１回、補正値として“＋１”を出力する。
【００７４】
補正値生成回路５２は、５ビットのカウンタ、デコーダを有し、上述の２回目の補正を担当する。すなわち、補正値生成回路５２は、２７ＭＨｚクロックの２４クロックに１回、補正値として“＋１”を出力する。また、補正値生成回路５２は、補正値生成回路５３での４，３２０，０００クロックカウントによるカウンタリセットに合わせて、自回路のカウンタをリセットする。
【００７５】
補正値生成回路５１は、１１ビットのカウンタ、デコーダを有し、上述の３回目の補正を担当する。すなわち、補正値生成回路５１は、２７ＭＨｚクロックの２，０１５クロックに１回、補正値として“＋１”を出力する。また、補正値生成回路５１は、補正値生成回路５３での４，３２０，０００クロックカウントによるカウンタリセットに合わせて、自回路のカウンタをリセットする。
【００７６】
補正値加算回路５４は、補正値生成回路５１，５２，５３からの２７ＭＨｚクロックに対応した各近似誤差に対する補正値と、補正値計算回路６９からの位相差に対応した補正値を加算、集計し（１６ビットの加算）、位相値加算回路５６へ出力する。
【００７７】
固定値出力回路５５は、２７ＭＨｚクロックの１クロック（１サイクル：３６０°）に対応するサブキャリアの位相値の近似値、“１０，７６２”を常時、出力する。
【００７８】
位相値加算回路５６は、固定値出力回路５５からの近似値“１０，７６２”と、補正値加算回路５４からの集計された補正値と、位相値ラッチ回路５７の前回クロックの保持値とを加算、集計する。
【００７９】
位相値ラッチ回路５７は、２７ＭＨｚクロックの１クロックごとに、位相値加算回路５６での集計結果を出力サブキャリアの位相値として取り込み、保持し、出力する。
【００８０】
ＳＩＮ波ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）５８、及びＣＯＳ波ＲＯＭ５９はそれぞれ、各位相値に応じた（正弦波）のレベル値（データ）、及びＣＯＳ波（余弦波）のレベル値（データ）を格納している。
【００８１】
ＳＩＮ波ＲＯＭ５８は、位相値ラッチ回路５７からの２７ＭＨｚクロックごとの出力位相値に応じたレベル値を順次読出し、Ｕ成分にロックしたデジタルのＳＩＮ波（サブキャリア：ＳＣ）として出力端子６２へ出力する。
【００８２】
ＣＯＳ波ＲＯＭ５９は、位相値ラッチ回路５７からの２７ＭＨｚクロックごとの出力位相値に応じたレベル値を順次読出し、デジタルのＣＯＳ波として、乗算回路６３と、反転回路７２とへ出力する。
【００８３】
なお、本実施の形態においては、ＳＩＮ波データを出力するためのＳＩＮ波ＲＯＭ５８と、ＣＯＳ波データを出力するためのＣＯＳ波ＲＯＭ５９を別々に設けたが、読み出しの位相値を補正することにより、どちらか一方があればよい。例えば、ＳＩＮ波ＲＯＭ５８のみを設けておき、ＣＯＳ波データを読み出すときは、位相値ラッチ回路５７の出力位相値を９０°進めるようにする。
【００８４】
一方、入力端子６０に入力されたＡ／Ｄ変換回路５でＡ／Ｄ変換されたコンポジットアナログ信号（ＶＩＤＥＯ  ＩＮ）は、ＢＰＦ６１でサブキャリア周波数成分を抽出され、乗算回路６３に入力される。
【００８５】
乗算回路６３は位相比較器であり、ＣＯＳ波ＲＯＭ５９の出力ＣＯＳ波と、ＢＰＦ６１を通した入力映像信号のバースト信号部分との位相を比較するために、それらの乗算を行う。ＬＰＦ６４は、乗算回路６３の乗算結果から、高次成分を除去し、位相差を抽出する。
【００８６】
各位相差ラッチ回路６５，６６と位相差加算回路６８とは協調して、入力端子６７に入力されたＨパルスに従い、ＬＰＦ６４からの位相差に対し、２Ｈ（２水平ライン）期間にわたる平均位相差を検出する。なお、Ｈパルス（Ｈ  ＰＵＬＳＥ）とは、同期パルス発生回路８で生成された、バーストの一部分に相当する同期パルスである。
【００８７】
補正値計算回路６９は、位相差加算回路６８で検出された位相差に対応する補正値を補正値加算回路５４に帰還することにより、ＳＩＮ波とＣＯＳ波の位相を入力映像信号のサブキャリアの位相に同期させる。
【００８８】
ところで、サブキャリアのＶ成分は、１Ｈ（水平ライン）毎に反転（正負の反転）するため、ＣＯＳ波を１Ｈ毎に反転させて生成する必要がある。
【００８９】
このため、１ビットのカウンタであるカウンタ７１で、入力端子７０に入力された１Ｈクロックに従い、カウント値を“０”か“１”かに交互に反転させ、そのカウント出力を反転回路７２に供給する。例えば、カウント値が“０”のときはＣＯＳ波の符号はそのまま（＋と表記）とし、カウント値が“１”のときはＣＯＳ波の符号を反転（−と表記）させるようにすることができる。ただし、どの水平ラインが「＋」で、どの水平ラインが「−」であるかを指定するために、カウンタ７１は、ＬＰＦ６４の出力を参照して、カウント値の“０”／“１”を決定している。なお、１Ｈクロック（１Ｈ  ＣＬＫ）とは、同期パルス発生回路８で生成された、１水平ライン期間を周期とする同期パルスである。
【００９０】
反転回路７２は、カウンタ７１の出力に従い、ＣＯＳ波ＲＯＭ５９からのＣＯＳ波を１Ｈ毎に反転（正負の反転）させて、Ｖ成分にロックしたデジタルのＣＯＳ波（サブキャリア：ＳＣ）として出力端子７３へ出力する。
【００９１】
図４は、図１のＹ／Ｃ分離回路１１の詳細構成例を示すブロック構成図である。図４において、本例のＹ／Ｃ分離回路１１は、信号遅延部８０と、第１，及び第２の加算回路８４，８５と、第１，及び第２の乗算回路８６，８８と、１Ｈ遅延回路９０と、第１，及び第２の低域透過フィルタ（ＬＰＦ）９１，９２と、第１，及び第２の伝送歪み除去回路９４，９５とを有している。Ｙ／Ｃ分離回路１１はさらに、第２，及び第３の入力端子と、第１，第２，及び第３の出力端子９６，９７，９８とを有している。
【００９２】
信号遅延部８０は、第１の入力端子８１から、縦列に接続された２つの２Ｈ遅延回路（２Ｈ  ＤＥＬＡＹ）８２，８３を含んでいる。入力端子８１（２Ｈ遅延回路８２の入力点）、２Ｈ遅延回路８２の出力点（２Ｈ遅延回路８３の入力点）、２Ｈ遅延回路８３の出力点がそれぞれ、加算回路８４と加算回路８５とに接続されている。
【００９３】
入力端子８１に、Ａ／Ｄ変換回路５によりコンポジットアナログ映像信号をＡ／Ｄ変換したデジタル信号が、ＬＰＦ６を通して入力される。この信号は、２つの２Ｈ遅延回路８２，８３により順次、１Ｈ（１水平ライン：時間として水平同期信号の周期）の２つ分の時間遅延（２Ｈ遅延）が累積的に与えられる。
【００９４】
加算回路８４、及び加算回路８５はそれぞれ、入力端子８１、２Ｈ遅延回路８２、２Ｈ遅延回路８３からの信号に所定の重み付けをして加算することにより、Ｕ，Ｖ成分（色差信号）、及びＹ成分（輝度信号）を抽出する。
【００９５】
すなわち、加算回路８４は、遅延のない入力端子８１からの信号に対し「１／４」を掛け、２Ｈ遅延の２Ｈ遅延回路８２からの信号に対し「−１／２」を掛け、４Ｈ遅延の２Ｈ遅延回路８３からの信号に対し「１／４」を掛け、それらを加算、集計することによりＵ，Ｖ成分を抽出する。
【００９６】
加算回路８５は、遅延のない入力端子８１からの信号に対し「１／４」を掛け、２Ｈ遅延の２Ｈ遅延回路８２からの信号に対し「１／２」を掛け、４Ｈ遅延の２Ｈ遅延回路８３からの信号に対し「１／４」を掛け、それらを加算、集計することによりＹ成分を抽出する。
【００９７】
ここで、デジタル化コンポジット映像信号から、Ｙ成分と、Ｕ，Ｖ成分とを抽出する原理を説明する。
【００９８】
対象のコンポジット信号をＭ、サブキャリア周波数をｆｓｃ、時間をｔとすると、Ｙ、Ｕ、Ｖ間の関係は、
《１》  Ｍ＝Ｙ＋Ｕｓｉｎ２πｆｓｃｔ±Ｖｃｏｓ２πｆｓｃｔ、
と表される。
【００９９】
ＰＡＬのＵ、Ｖ成分サブキャリアは、下記の関係がある。
（イ）  Ｕ、Ｖ成分はライン毎に、位相が９０°ずれる。
（ロ）  Ｖ成分はライン毎に位相が反転する。
【０１００】
よって、ラインｈでのＹ、Ｕ、Ｖ成分を、それぞれＹ（ｈ）、Ｕ（ｈ）、Ｖ（ｈ）とすると、ラインｈ−２、ラインｈ、ラインｈ＋２間の関係は、
《２》  Ｙ（ｈ−２）＝Ｙ（ｈ）＝Ｙ（ｈ＋２）、
《３》  Ｕ（ｈ−２）＝−Ｕ（ｈ）＝Ｕ（ｈ＋２）、
《４》  Ｖ（ｈ−２）＝−Ｖ（ｈ）＝Ｖ（ｈ＋２）、
となる。
【０１０１】
よって、ｈラインでのＡ／Ｄ変換されたコンポジット映像信号Ｍ（ｈ）を用いて、
《５》  Ｙ（ｈ）＝１／４＊Ｍ（ｈ−２）＋１／２＊Ｍ（ｈ）＋１／４＊Ｍ（ｈ＋２）、
《６》  Ｕ（ｈ）＋Ｖ（ｈ）＝１／４＊Ｍ（ｈ−２）−１／２＊Ｍ（ｈ）＋１／４＊Ｍ（ｈ＋２）、
と表現することができ、Ｙ成分とＵ，Ｖ成分とを抽出することができる。これらの式は図４の加算回路８４、及び加算回路８５に相当する（２Ｈ遅延回路８２の出力を基準（遅延なし）に考えると、入力端子８１の信号は、−２Ｈ遅延、２Ｈ遅延回路８３の出力は、２Ｈ遅延となる。）。
【０１０２】
ここで、先程（イ）では、９０°位相がずれると述べたが、厳密に言えば、９０°＋０．５７６°ずれる。これは、ＰＡＬの規格が、（ｆｓｃ＝１１３５／４＋１／６２５）×ｆｈであるため、僅かにサンプルポイントがずれ、位相が遅延していることによる。
【０１０３】
Ｙ成分とＵ、Ｖ成分との分離の精度をあげるためには、この位相のずれを補正する必要があり、信号遅延部８０の回路構成にそのための工夫を加えた例を以下に示す。
【０１０４】
信号遅延部８０において、入力端子８１のＰＡＬ映像信号に、この信号より１クロック遅延した成分を何割か混ぜた信号をＭ（ｈ−２）として加算回路８４，８５へ入力する。信号遅延部８０は、また、２Ｈ遅延回路８２で２Ｈ遅延した信号に、この信号より１クロック遅延した成分を何割か混ぜた信号をＭ（ｈ）として加算回路８４、８５へ入力する。こうすることにより、信号遅延部８０は、サブキャリアのＵ、Ｖ成分の位相のずれを補正することができ、更に精度よく、Ｙ成分とＵ、Ｖと成分を分離することができる。図５にそのような信号遅延部８０の回路構成例を示す。
【０１０５】
図５の回路は、図４の回路に対してさらに、入力端子８１と２Ｈ遅延回路８２との間に、１クロック遅延回路（１ＣＬＯＣＫＤＥＬＡＹ）８０１と加算回路８０２とが挿入されている。さらに、２Ｈ遅延回路８２と２Ｈ遅延回路８３との間に、１クロック遅延回路８０３と加算回路８０４とが挿入されている。加算回路８０２で、入力端子８１のＰＡＬ映像信号と、１クロック遅延回路８０１によりその信号より１クロック遅延した成分の何割かとを混ぜて、Ｍ（ｈ−２）を生成する。加算回路８０４で、２Ｈ遅延回路８２で１クロック遅延回路８０１の出力より２Ｈ遅延した信号と、１クロック遅延回路８０３によりその信号より１クロック遅延した成分の何割かとを混ぜて、Ｍ（ｈ）を生成する。また、２Ｈ遅延回路８３で１クロック遅延回路８０３の出力より２Ｈ遅延した信号をＭ（ｈ＋２）とする。
【０１０６】
ここで、図４に説明を戻す。
【０１０７】
サブキャリア発生回路１０から入力端子８７に入力されたサブキャリアのＶ成分にロックしたＣＯＳ波は、乗算回路８６へ入力される。同様に、サブキャリア発生回路１０から入力端子８９に入力されたサブキャリアのＵ成分にロックしたＳＩＮ波は、乗算回路８８へ入力される。
【０１０８】
乗算回路８６は、Ｕ、Ｖ成分を抽出した加算回路８４の出力に対し、サブキャリアのＶ成分にロックしたＣＯＳ波を乗算することにより、Ｖ成分を抽出することができる。同様に、乗算回路８８は、Ｕ、Ｖ成分を抽出した加算回路８４の出力に対し、サブキャリアのＵ成分にロックしたＳＩＮ波を乗算することにより、Ｕ成分を抽出することができる
乗算回路８６の出力信号（Ｖ成分）は、ＬＰＦ９１により残留する２×ｆｓｃの周波数成分が除去され、伝送ひずみ除去回路９４により位相遅延があった場合の歪みが除去され、出力端子９６へ出力される。
【０１０９】
乗算回路８８の出力信号（Ｕ成分）は、ＬＰＦ９２により残留する２×ｆｓｃの周波数成分が除去され、伝送歪み除去回路９５により位相遅延があった場合の歪みが除去され、出力端子９７へ出力される。
【０１１０】
なお、伝送ひずみ除去回路９４、及び伝送歪み除去回路９５はそれぞれ、縦列接続された２つの１Ｈ遅延回路と、各１Ｈ遅延回路の入力、及び出力を加算する加算回路とを有している。
【０１１１】
１Ｈ遅延回路９０は、Ｕ成分、Ｖ成分が伝送歪み除去回路９４，９５の処理を行った結果、１Ｈ遅延するので、Ｙ成分の出力位相を合わせるための１Ｈ遅延を行う。
【０１１２】
このようにして、入力端子８１の入力（デジタル化コンポジット映像信号）から、Ｖ、Ｕ、Ｙ成分を抽出し、コンポーネントデジタル映像信号として、それぞれ出力端子９６，９７，９８から出力することができる。
【０１１３】
なお、上述の実施の形態の説明では、入力側のコンポジットアナログ映像信号として、ＰＡＬ形式の信号としたが、本発明はこれに限定されることなく、ＮＴＳＣ形式の信号等、他の形式の信号にも適用可能である。
【図面の簡単な説明】
【０１１４】
【図１】本発明の映像信号変換装置の一実施の形態を示すブロック構成図である。
【図２】図１に示すバーストＡＧＣ回路の詳細構成例を示すブロック構成図である。
【図３】図１に示すサブキャリア発生回路の詳細構成例を示すブロック構成図である。
【図４】図１に示すＹ／Ｃ分離回路の詳細構成例を示すブロック構成図である。
【図５】図４に示すＹ／Ｃ分離回路の変形例を示すブロック構成図である。
【図６】従来技術によるＰＡＬ／Ｄ１変換装置を示すブロック構成図である。
【符号の説明】
【０１１５】
３    バーストＡＧＣ回路
５    Ａ／Ｄ変換回路
７    同期分離回路
８    同期パルス発生回路
９    Ｈ−ＰＬＬ回路
１０    サブキャリア発生回路
１１    Ｙ／Ｃ分離回路
１２    プロセス回路
３３    ゲイン（ＧＡＩＮ）調整回路
３７    サンプルホールド回路
５１，５２，５３    補正値生成回路
５４    補正値加算回路
５５    固定値出力回路
５６    位相値加算回路
５７    位相値ラッチ回路
５８    正弦波（ＳＩＮ波）ＲＯＭ
５９    余弦波（ＣＯＳ波）ＲＯＭ
６３    乗算回路
６５，６６    位相差ラッチ回路
６８    位相差加算回路
６９    補正値計算回路
７１    カウンタ
７２    反転回路
８０    信号遅延部
８２，８３    ２Ｈ遅延回路
８４，８５    加算回路
８６，８８    乗算回路
９０    １Ｈ遅延回路
９４，９５    伝送歪み除去回路
８０１，８０３    １クロック遅延回路
８０２，８０４    加算回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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