(57)【要約】【課題】ドライバの出力端子とコモン電源とが短絡される期間が生じてしまうこと。【解決手段】液晶ディスプレイのソースライン群（Ｓ1〜Ｓm）を駆動するソース駆動回路１０において、駆動信号を出力するソースドライバ群（ＳＤ1〜ＳＤm）と、ソースドライバ群の出力端子をソースライン群に接続し、及びソースライン群から切り離すアナログスイッチ群Ｂと、ソースライン群をコモン電源に接続し、及びコモン電源から切り離すアナログスイッチ群Ａと、アナログスイッチ群Ａとアナログスイッチ群Ｂのスイッチ動作を制御するスイッチ制御回路１００とを有する。スイッチ制御回路１００は、アナログスイッチ群Ｂの全てのアナログスイッチがＯＦＦしたことを検出してからアナログスイッチ群ＡをＯＮさせ、アナログスイッチ群Ｂの全てのアナログスイッチがＯＦＦしたことを検出してからアナログスイッチ群ＢをＯＮさせる。【選択図】図２
2005025179.tif 000002
【特許請求の範囲】
【請求項１】
液晶装置のマトリクスライン群を駆動する駆動回路であって、
駆動信号を出力するドライバ群と、
上記ドライバ群の出力と上記マトリクスライン群との間を接続する導通状態及び非接続する非導通状態とを有する第１のスイッチ群と、
上記マトリクスライン群とプリチャージ電源との間を接続する導通状態及び非接続する非導通状態を有する第２のスイッチ群と、
上記第１のスイッチ群および上記第２のスイッチ群の状態を制御するスイッチ制御手段と
を備え、
上記スイッチ制御手段は、上記第１のスイッチ群の全てのスイッチが非導通状態とされたことを検出して上記第２のスイッチ群を導通状態に設定し、上記第２のスイッチ群の全てのスイッチが非導通状態とされたことを検出して上記第１のスイッチ群を導通状態に設定する
ことを特徴とする駆動回路。
【請求項２】
上記スイッチ制御手段は、
入力制御信号が第１の論理値から第２の論理値に変化した後に、上記第１のスイッチ群を非導通状態とし、
上記入力制御信号が上記第２の論理値であって、かつ上記第１のスイッチ群の全てのスイッチが非導通状態とされたことを検出して、上記第２のスイッチ群を導通状態とし、
上記入力制御信号が上記第２の論理値から上記第１の論理値に変化した後に、上記第２のスイッチ群を非導通状態とし、
上記入力制御信号が上記第１の論理値であって、かつ上記第２のスイッチ群の全てのスイッチが非導通状態とされたことを検出して、上記第１のスイッチ群を導通状態とする
ことを特徴とする請求項１記載の駆動回路。
【請求項３】
上記第１のスイッチ群および上記第２のスイッチ群は、それぞれ複数のアナログスイッチによって構成されており、
上記スイッチ制御手段は、
上記入力制御信号を入力の１つとする第１のＮＯＲゲートと、
上記第１のＮＯＲゲートの出力を入力とする第１のインバータと、
上記入力制御信号を入力とする第２のインバータと、
上記第２のインバータの出力を入力の１つとする第２のＮＯＲゲートと、
上記第２のＮＯＲゲートの出力を入力とする第３のインバータと
を備え、
上記第１のＮＯＲゲートの出力は、上記第１のスイッチ群の全てのアナログスイッチのＮＭＯＳゲート、および上記第２のＮＯＲゲートの入力に接続され、
上記第１のインバータの出力は、上記第１のスイッチ群の全てのアナログスイッチのＰＭＯＳゲートに接続され、
上記第２のＮＯＲゲートの出力は、上記第２のスイッチ群の全てのアナログスイッチのＮＭＯＳゲート、および上記第１のＮＯＲゲートの入力に接続され、
上記第３のインバータの出力は、上記第２のスイッチ群の全てのアナログスイッチのＰＭＯＳゲートに接続されている
ことを特徴とする請求項２記載の駆動回路。
【請求項４】
上記スイッチ制御手段は、
第１の入力制御信号が第１の論理値から第２の論理値になったら、上記第１のスイッチ群を非導通状態とし、
第２の入力制御信号が第１の論理値のときには、上記第１の入力制御信号が上記第２の論理値であって、かつ上記第１のスイッチ群の全てのスイッチが非導通状態になったことを検出しても、上記第２のスイッチ群を非導通状態のままとし、
上記第２の入力制御信号が第２の論理値のときには、上記第１の入力制御信号が上記第２の論理値であって、かつ上記第１のスイッチ群の全てのスイッチが非導通状態になったことを検出し、上記第２のスイッチ群を導通状態とし、
上記第２の入力制御信号が上記第２の論理値であって、かつ上記第１の入力制御信号が上記第２の論理値から上記第１の論理値になったら、上記第２のスイッチ群を非導通状態とし、
上記第１の入力制御信号が上記第１の論理値であって、かつ上記第２のスイッチ群の全てのスイッチが非導通状態になっていることを検出したら、上記第１のスイッチ群を導通状態とする
ことを特徴とする請求項１記載の駆動回路。
【請求項５】
上記第１のスイッチ群および上記第２のスイッチ群は、それぞれ複数のアナログスイッチによって構成されており、
上記スイッチ制御手段は、
上記第１の入力制御信号を入力の１つとする第１のＮＯＲゲートと、
上記第１のＮＯＲゲートの出力を入力とする第１のインバータと、
上記第１の入力制御信号を入力とする第２のインバータと、
上記第１のインバータの出力を入力の１つとする第２のＮＯＲゲートと、
上記第２の入力制御信号および上記第２のＮＯＲゲートの出力を入力とするＡＮＤゲートと、
上記ＡＮＤゲートの出力を入力とする第３のインバータと、
を備え、
上記第１のＮＯＲゲートの出力は、上記第１のスイッチ群の全てのアナログスイッチのＮＭＯＳゲート、および上記第２のＮＯＲゲートの入力に接続され、
上記第１のインバータの出力は、上記第１のスイッチ群の全てのアナログスイッチのＰＭＯＳゲートに接続され、
上記ＡＮＤゲートの出力は、上記第２のスイッチ群の全てのアナログスイッチのＮＭＯＳゲート、および上記第１のＮＯＲゲートの入力に接続され、
上記第３のインバータの出力は、上記第２のスイッチ群の全てのアナログスイッチのＰＭＯＳゲートに接続されている
ことを特徴とする請求項４記載の駆動回路。
【請求項６】
上記第１のスイッチ群は、上記マトリクスライン群を上記液晶装置のコモン電源に短絡することを特徴とする請求項１記載の駆動回路。
【請求項７】
上記第１のスイッチ群は、上記マトリクスライン群を上記ドライバ群の供給電源の１／２の電位の電源に短絡することを特徴とする請求項１記載の駆動回路。
【請求項８】
上記第１のスイッチ群は、上記マトリクスライン群の２本のマトリクスライン間を短絡することを特徴とする請求項１記載の駆動回路。
【請求項９】
上記第１のスイッチ群は、上記マトリクスライン群のマトリクスライン数の半分の個数のスイッチを、２本のマトリクスライン間に１つの割合で設けた構成であることを特徴とする請求項８記載の液晶駆動回路。
【請求項１０】
上記第１のスイッチ群は、抵抗を介して上記マトリクスライン群を短絡することを特徴とする請求項１記載の駆動回路。
【請求項１１】
液晶装置の複数のマトリクスラインを駆動する、半導体チップ上に形成された駆動回路であって、
前記半導体チップの中央領域に配置され、駆動信号を出力するドライバ群と、
前記半導体チップの中央領域に配置され、前記ドライバ群の出力と前記マトリクスラインとの間を接続する導通状態及び非接続する非導通状態とを有する第１のスイッチ群と、
前記半導体チップの中央領域に配置され、前記マトリクスラインとプリチャージ電源との間を接続する導通状態及び非接続する非導通状態を有する第２のスイッチ群と、
前記半導体チップの周辺領域に配置され、前記第１のスイッチ群および前記第２のスイッチ群の導通状態を制御するスイッチ制御手段と
を備え、
前記スイッチ制御手段は、前記第１のスイッチ群の全てのスイッチが非導通状態とされたことを検出して前記第２のスイッチ群を導通状態に設定し、前記第２のスイッチ群の全てのスイッチが非導通状態とされたことを検出して前記第１のスイッチ群を導通状態に設定する
ことを特徴とする駆動回路。
【請求項１２】
前記スイッチ制御回路は、前記中央領域を挟んで一方側の周辺領域に形成された第１のスイッチ制御回路部と、前記中央領域を挟んで他方側の周辺領域に形成された第２のスイッチ制御回路部とで構成され、前記第１のスイッチ制御回路部の出力端子と前記第２のスイッチ制御回路部の入力端子は、前記中央領域に延在する第１の配線を介して接続され、前記第２のスイッチ制御回路部の出力端子と前記第１のスイッチ制御回路部の入力端子は、前記中央領域に延在する第２の配線を介して接続されていることを特徴とする請求項１１記載の駆動回路。
【請求項１３】
前記第１の配線の長さと前記第２の配線の長さは等しいことを特徴とする請求項１２記載の駆動回路。
【請求項１４】
前記第１の配線が有する抵抗値と前記第２の配線が有する抵抗値は等しいことを特徴とする請求項１２記載の駆動回路。
【請求項１５】
前記スイッチ制御回路は、フリップフロップ回路であることを特徴とする請求項１１記載の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶装置（液晶ディスプレイ）の液晶パネルに配置されたマトリクスライン群（ゲートライン群やソースライン群など）を駆動する駆動回路（ソース駆動回路やゲート駆動回路など）に関する。
【背景技術】
【０００２】
従来の駆動回路には、１ドット反転駆動または複数ドット反転駆動において、ソースライン（マトリクスライン）を駆動回路のドライバの出力端子から切り離して、コモン電源やドライバの出力端子から切り離された他のソースラインに短絡させるプリチャージ動作により、高速な駆動を実現するものがあった（例えば、特許文献１参照）。
【０００３】
図１４はこのような従来の液晶ディスプレイの構成図である。この従来の液晶ディスプレイは、液晶パネル１と、ゲート駆動回路２と、ソース駆動回路３と、ソースライン群（ｍ本のソースラインＳ１〜Ｓｍ）と、ゲートライン群（ｎ本のゲートラインＧ１〜Ｇｎ）とを備えている。
【０００４】
図１５は従来のソース駆動回路３の回路構成図である。図１４および図１５に示すように、従来のソース駆動回路３は、ソースドライバ群（ｍ個のソースラインＳＤ１〜ＳＤｍ）と、アナログスイッチ群Ａ（ｍ個のアナログスイッチＡ１〜Ａｍ）と、アナログスイッチ群Ｂ（ｍ個のアナログスイッチＢ１〜Ｂｍ）と、インバータＩとを備えている。
【０００５】
この従来のソース駆動回路３では、入力信号ＰＣが"０"で、インバータＩの出力信号ＰＣＢが"１"であるときには、アナログスイッチ群ＡはＯＦＦし、アナログスイッチ群ＢはＯＮしており、ソース駆動回路３の出力端子ＯＵＴ１〜ＯＵＴｍ（ソースラインＳ１〜Ｓｍ）はソースドライバＳＤ１〜ＳＤｍの出力にそれぞれ接続され、ソースドライバＳＤ１〜ＳＤｍの出力信号がソースラインＳ１〜Ｓｍにそれぞれ出力される。
【０００６】
そして、入力信号ＰＣが"１"になり、インバータＩの出力信号ＰＣＢが"０"になると、アナログスイッチ群ＡはＯＮし、アナログスイッチ群ＢはＯＦＦして、ソース駆動回路３の出力端子ＯＵＴ１〜ＯＵＴｍ（ソースラインＳ１〜Ｓｍ）は、ソースドライバＳＤ１〜ＳＤｍの出力にそれぞれ切り離されて、コモン電源Ｖｃｏｍに短絡され、プリチャージがなされる。
【０００７】
また、入力信号ＰＣが"０"に戻り、インバータＩの出力信号ＰＣＢが"１"に戻ると、アナログスイッチ群ＡはＯＦＦし、アナログスイッチ群ＢはＯＮして、ソース駆動回路３の出力端子ＯＵＴ１〜ＯＵＴｍ（ソースラインＳ１〜Ｓｍ）は、コモン電源Ｖｃｏｍから切り離され、再びソースドライバＳＤ１〜ＳＤｍの出力にそれぞれ接続される。
【特許文献１】特開平１１−３０９７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら上記従来の液晶駆動回路では、２つのアナログスイッチ群を同じ１つの入力信号ＰＣによって制御しているので、アナログスイッチの容量や配線容量などによって両アナログスイッチ群のスイッチングタイミングに遅れを生じ、一方のアナログスイッチ群のアナログスイッチが完全にＯＦＦする前に、他方のアナログスイッチ群のアナログスイッチがＯＮすることがある。
【０００９】
このような場合には、マトリクスラインがドライバの出力端子から切り離される前にコモン電源に短絡される。また、このような場合には、マトリクスラインがコモン電源から切り離される前にドライバの出力端子に接続される。
これによって、ドライバの出力端子とコモン電源とが短絡される期間が生じてしまう。その結果、過電流が流れ、プリチャージ動作の本来の効果が得られないという課題があった。また、
本発明は、このような従来の課題を解決するためになされたものであり、プリチャージにおいての過電流を防止できる駆動回路および駆動方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１０】
本発明は上述した課題を解決すべくなされたものであり、その代表的なものは以下の通りである。すなわち、本発明の駆動回路は、液晶装置のマトリクスライン群を駆動する駆動回路であって、
駆動信号を出力するドライバ群と、
上記ドライバ群の出力と上記マトリクスライン群との間を接続する導通状態及び非接続する非導通状態とを有する第１のスイッチ群と、
上記マトリクスライン群とプリチャージ電源との間を接続する導通状態及び非接続する非導通状態を有する第２のスイッチ群と、
上記第１のスイッチ群および上記第２のスイッチ群のスイッチ動作を制御するスイッチ制御手段と
を備え、
上記スイッチ制御手段は、上記第１のスイッチ群の全てのスイッチが非導通状態とされたことを検出してから上記第２のスイッチ群を導通状態に設定し、上記第２のスイッチ群の全てのスイッチが非導通状態とされたことを検出してから上記第１のスイッチ群を導通状態に設定する
ことを特徴とするものである。
【発明の効果】
【００１１】
本発明によれば、第１のスイッチ群と第２のスイッチ群とが同時に導通状態となることを確実に防止することができる。従って、高速で低消費電力の液晶駆動を実現できるという効果がある。
【発明を実施するための最良の形態】
【００１２】
以下に実施例1を示す。
【実施例１】
【００１３】
図１は本発明の実施例１の液晶ディスプレイの構成図であり、図１４と同様のものには同じ符号を付してある。この実施例１の液晶ディスプレイは、液晶パネル１と、ゲート駆動回路２と、実施例１のソース駆動回路１０と、ソースライン群と、ゲートライン群とを備えている。
［マトリクスライン群］
上記ソースライン群は、ｍ（ｍは２以上の任意の整数）本のソースラインＳ１，Ｓ２，…，Ｓｍによって構成されており、上記ゲートライン群は、ｎ（ｎは２以上の任意の整数）本のゲートラインＧ１，Ｇ２，…，Ｇｎによって構成されている。これらソースライン群およびゲートライン群は、マトリクス配置されたｍ×ｎ個の液晶セルのスイッチトランジスタを駆動するためのマトリクスライン群を構成している。
【００１４】
［液晶パネル１］
液晶パネル１は、ｍ×ｎ個のスイッチトランジスタＴＲ１１，ＴＲ２１，…，ＴＲｍ１，ＴＲ１２，ＴＲ２２，…，ＴＲｍ２，…，ＴＲ１ｎ，ＴＲ２ｎ，…，ＴＲｍｎと、ｍ×ｎ個の液晶セル容量ＣＸ１１，ＣＸ２１，…，ＣＸｍ１，ＣＸ１２，ＣＸ２２，…，ＣＸｍ２，…，ＣＸ１ｎ，ＣＸ２ｎ，…，ＣＸｍｎとを備えて構成されている。スイッチトランジスタＴＲｉｊ（ｉは１からｍまでのいずれかの整数、ｊは１からｎまでのいずれかの整数）と液晶セル容量ＣＸｉｊとは、１つの液晶セルを構成している。そして、液晶パネル１には、これらｍ×ｎ個の液晶セルがマトリクス配置されている。
【００１５】
スイッチトランジスタＴＲｉｊのソースおよびドレインは、ソースラインＳｉと液晶セル容量ＣＸｉｊのセル電極の間に接続されており、スイッチトランジスタＴＲｉｊのゲートは、ゲートラインＧｊに接続されている。また、液晶セル容量ＣＸｉｊのコモン電極は、コモン電源Ｖｃｏｍに接続されている。
【００１６】
［ゲート駆動回路２］
ゲート駆動回路２は、ｎ個のゲートドライバＧＤ１，ＧＤ２，…，ＧＤｎを備えている。このゲート駆動回路２は、ゲートドライバＧＤｊによって上記ゲートライン群のゲートラインＧｊを駆動する。
【００１７】
図２は実施例１のソース駆動回路１０の回路構成図であり、図１５と同様のものには同じ符号を付してある。
【００１８】
［ソース駆動回路１０］
図１および図２に示すように、実施例１のソース駆動回路１０は、ソースドライバ群と、アナログスイッチ群Ａと、アナログスイッチ群Ｂと、スイッチ制御回路１００とを備えている。図１７は、アナログスイッチ群Ａ、アナログスイッチ群Ｂ、スイッチ制御回路１００、後述する信号線Line A、Line A'及び信号線Line B及びLine B'のチップ上におけるレイアウト図が示されている。ソース駆動回路１０は、半導体チップ上に形成されている。一般的に、ソース駆動回路の出力端子の数は、数１０個乃至百数十個存在するので、ソース駆動回路が形成された半導体チップの１対の辺は、他の一対の辺よりも長くなる。
【００１９】
［ソースドライバ群］
上記ソースドライバ群は、ｍ個のソースドライバＳＤ１，ＳＤ２，…，ＳＤｍによって構成されている。このソースドライバ群は、ソースドライバＳＤｉによって上記ソースライン群のソースラインＳｉを駆動する。
【００２０】
［アナログスイッチ群Ａ］
アナログスイッチ群Ａは、ｍ個のアナログスイッチ（ＭＯＳスイッチ）Ａ１，Ａ２，…，Ａｍによって構成されている。アナログスイッチＡｉは、ソース駆動回路１０の出力端子ＯＵＴｉ（ソースラインＳｉ）とコモン電源Ｖｃｏｍ（液晶セル容量のコモン電極の電位）の間に設けられている。このアナログスイッチＡｉは、信号線Line A及びLine A'に供給された信号のレベルに従って、出力端子ＯＵＴｉ（ソースラインＳｉ）をコモン電源Ｖｃｏｍに短絡し、もしくはコモン電源Ｖｃｏｍから切り離す。なお、信号線Line AのＮＯＲゲートＮ１の出力端子近傍の位置はaとして示され、信号線Line AのＮＯＲゲートＮ２の入力端子近傍の位置はａ'として示されている。信号線Line Aは、出力端子ＯＵＴが配置される方向、すなわちチップの長辺方向に延在する。位置aは、チップの左側に位置し、位置ａ'は、チップの右側に位置する。この実施例１では、プリチャージのためにソース駆動回路の出力端子（ソースライン）を短絡させるプリチャージ電源を、コモン電源Ｖｃｏｍとしている。
【００２１】
［アナログスイッチ群Ｂ］
アナログスイッチ群Ｂは、ｍ個のアナログスイッチ（ＭＯＳスイッチ）Ｂ１，Ｂ２，…，Ｂｍによって構成されている。アナログスイッチＢｉは、ソースドライバＳＤｉの出力とソース駆動回路１０の出力端子ＯＵＴｉ（ソースラインＳｉ）の間に設けられている。このアナログスイッチＢｉは、信号線Line B及びLine B'に供給された信号のレベルに従って、
出力端子ＯＵＴｉ（ソースラインＳｉ）をソースドライバＳＤｉの出力端子に接続し、もしくはソースドライバＳＤｉの出力端子から切り離す。なお、信号線Line BのＮＯＲゲートＮ１の入力端子近傍の位置はｂとして示され、信号線Line BのＮＯＲゲートＮ２の出力端子近傍の位置はｂ'として示されている。信号線Line Bは、出力端子ＯＵＴが配置される方向、すなわちチップの長辺方向に延在する。位置ｂは、チップの左側に位置し、位置ｂ'は、チップの右側に位置する。
【００２２】
［スイッチ制御回路１００］
図２に示すように、スイッチ制御回路１００は、ＮＯＲゲートＮ１，Ｎ２と、インバータＩ１，Ｉ２，Ｉ３とを備え、入力信号ＰＣに従ってアナログスイッチ群ＡおよびＢのスイッチ動作を制御する。
入力信号ＰＣはＮＯＲゲートＮ１およびインバータＩ３に入力され、インバータＩ３の出力はＮＯＲゲートＮ１の入力に接続されている。この入力信号ＰＣは、アナログスイッチ群ＡおよびＢのスイッチ動作のトリガとなる制御信号である。
ＮＯＲゲートＮ１の出力は、インバータＩ１の入力、ＮＯＲゲートＮ２の入力、およびアナログスイッチＡ１〜ＡｍのＮＭＯＳのゲートに接続されている。また、インバータＩ１の出力は、アナログスイッチＡ１〜ＡｍのＰＭＯＳのゲートに接続されている。
ＮＯＲゲートＮ２の出力は、インバータＩ２の入力、ＮＯＲゲートＮ１の入力、およびアナログスイッチＢ１〜ＢｍのＮＭＯＳのゲートに接続されている。また、インバータＩ２の出力は、アナログスイッチＢ１〜ＢｍのＰＭＯＳのゲートに接続されている。
【００２３】
このスイッチ制御回路１００において、ＮＯＲゲートＮ１，Ｎ２およびインバータＩ３は、フリップフロップ回路を構成している。アナログスイッチ群ＡのアナログスイッチＡ１〜Ａｍは、信号線Line Aのａ点に現れた信号（ＮＯＲゲートＮ１の出力信号）及びａ'点に現れた信号（ＮＯＲゲートＮ２の入力信号）が"０"のとき全てＯＦＦし、ａ点に現れた信号（ＮＯＲゲートＮ１の出力信号）及びａ'点に現れた信号（ＮＯＲゲートＮ２の入力信号）が"１"のとき全てＯＮする。また、アナログスイッチ群ＢのアナログスイッチＢ１〜Ｂｍは、信号線Line Bのｂ'点に現れた信号（ＮＯＲゲートＮ２の出力信号）及びｂ点に現れた信号（ＮＯＲゲートＮ１の入力信号）が"０"のとき全てＯＦＦし、ｂ'点に現れた信号（ＮＯＲゲートＮ２の出力信号）及びｂ点に現れた信号（ＮＯＲゲートＮ１の入力信号）が"１"のとき全てＯＮする。また、このスイッチ制御回路１００は、図１及び図１７に示されているように、半導体チップ上で２つの領域に分離されて配置されている。詳細には、ＮＯＲゲートＮ１およびインバータＩ３を含むスイッチ制御回路１００の一部１００Ｌは、半導体チップの左側の周辺領域１００Ａに配置されていて、ＮＯＲゲートＮ２を含むスイッチ制御回路１００の一部１００Ｒは、半導体チップの右側の周辺領域１００Ｂに配置されている。また、ＮＯＲゲートＮ１とＮＯＲゲートＮ２とを接続する信号線Line A及び信号線Line Bは、周辺領域１００Ａと周辺領域１００Ｂとの間の中央領域上に延在している。従って、図１８に示されているように、信号線Line Aには抵抗成分及び配線容量が存在する。さらに信号線Line Aのａ点と信号線Line Aのａ'点との間には、寄生容量が付加される。同様にして、信号線Line B には抵抗成分及び配線容量が存在する。さらに信号線Line Bのb点と信号線Line Bのb'点との間には、寄生容量が付加される。但し、スイッチ制御回路１００は、アナログスイッチ群Ａ及びアナログスイッチ群Ｂを挟んで２つの領域に分割して配置されていて、かつ信号線Line Aの長さと信号線Line Bの長さは等しいため、信号線Line Aの抵抗値、配線容量及び寄生容量は、信号線Line Bの抵抗値、配線容量及び寄生容量とほぼ等しく設定される。
［実施例１の動作］
【００２４】
図３は本発明の実施例１のソース駆動回路１０の１ドット反転駆動においてのタイミングチャートである。図３において、（１）はソース駆動回路１０の出力信号ＯＵＴ（図２のＯＵＴｉ（Ｓｉ））、（２）は入力信号ＰＣ、（３）は信号ＰＣＢ、（４）は信号線Line Bのｂ点及びb'点における波形、（５）は信号線Line Aのa点及びa'点における波形である。また、Ｔｄは液晶ディスプレイの１ドット期間、Ｔｐはプリチャージ期間である。
【００２５】
また、図４は図３においてのプリチャージ期間Ｔｐの拡大図である。図４において、（１）は入力信号ＰＣ、（２）は信号ＰＣＢ、（３）は信号線Line Bのｂ点及びｂ'点における波形、（４）は信号線Line Aのa点及びa'点における波形である。
【００２６】
図３および図４を参照して、実施例１のソース駆動回路１０の動作について以下に説明する。なお、以下の説明では、論理"０"は"Ｌ"レベル、論理"１"は"Ｈ"レベルである。
【００２７】
［ドライバ出力期間］
ドライバ出力期間においては、入力信号ＰＣ（ＮＯＲゲートＮ２およびインバータＩ３の入力信号）は"０"、信号ＰＣＢ（ＮＯＲゲートＮ１の入力信号、インバータＩ３の出力信号）は"１"である。従って、ａ点（ＮＯＲゲートＮ１の出力信号）およびａ'点（ＮＯＲゲートＮ２の入力信号）は"０"であり、インバータＩ１の出力信号は"１"なので、アナログスイッチ群ＡはＯＦＦしており、ソース駆動回路１０の出力端子ＯＵＴ１〜ＯＵＴｍ（ソースラインＳ１〜Ｓｍ）は、コモン電源Ｖｃｏｍから切り離されている。
また、ｂ'点（ＮＯＲゲートＮ２の出力信号）およびｂ点（ＮＯＲゲートＮ１の入力信号）は"１"であり、インバータＩ２の出力信号は"０"なので、アナログスイッチ群ＢはＯＮしており、ソース駆動回路１０の出力端子ＯＵＴ１〜ＯＵＴｍ（ソースラインＳ１〜Ｓｍ）はソースドライバＳＤ１〜ＳＤｍの出力端子にそれぞれ接続され、ソースドライバＳＤ１〜ＳＤｍの出力信号がソースラインＳ１〜Ｓｍにそれぞれ出力されている。
【００２８】
［ドライバ出力期間からプリチャージ期間に切り換える動作］
次に、入力信号ＰＣが"１"になると、まずｂ'点が"０"になり、配線容量などによって遅れてｂ点も"０"になり（図４（１），（３）参照）、同様にインバータＩ２の出力信号も"１"になるので、アナログスイッチ群ＢはＯＦＦし、ソース駆動回路１０の出力端子ＯＵＴ１〜ＯＵＴｍ（ソースラインＳ１〜Ｓｍ）は、ソースドライバＳＤ１〜ＳＤｍの出力端子からそれぞれ切り離され、ハイインピーダンスとなる。
【００２９】
また、入力信号ＰＣが"１"になると、信号ＰＣＢは"０"になる（図４（１），（２）参照）。信号ＰＣＢが"０"であり、かつｂ点が"０"になると、まずａ点が"１"になり、配線容量などによって遅れて信号ａ'点も"１"になり（図４（３），（４）参照）、同様にインバータＩ１の出力信号も"０"になるので、アナログスイッチ群ＡはＯＮし、ソース駆動回路１０の出力端子ＯＵＴ１〜ＯＵＴｍ（ソースラインＳ１〜Ｓｍ）はコモン電源Ｖｃｏｍに短絡される。
【００３０】
ここで、ｂ点が"０"になったときには、アナログスイッチ群Ｂはすでに全てＯＦＦしている。このように、スイッチ制御回路１００では、信号ＰＣＢが"０"になっても、ｂ点が"０"にならなければ、ａ点は"１"にならないので、アナログスイッチ群Ｂが全てＯＦＦして、ソースライン群が全てソースドライバ群から切り離されたあとでなければ、アナログスイッチ群ＡはＯＮせず、ソースライン群はコモン電源Ｖｃｏｍに短絡されない。つまり、スイッチ制御回路１００は、信号ＰＣＢが"０"であり（入力信号ＰＣが"１"であり）、かつｂ点が"０"になったこと（＝アナログスイッチ群Ｂが全てＯＦＦしたこと）を検出してから、ａ点を"１"にして、アナログスイッチ群ＡをＯＮする。
【００３１】
［プリチャージ期間］
プリチャージ期間においては、入力信号ＰＣ（ＮＯＲゲートＮ２およびインバータＩ３の入力信号）は"１"、信号ＰＣＢ（ＮＯＲゲートＮ１の入力信号、インバータＩ３の出力信号）は"０"である。従って、ｂ'点（ＮＯＲゲートＮ２の出力信号）およびｂ点（ＮＯＲゲートＮ１の入力信号）は"０"であり、インバータＩ２の出力信号は"１"なので、アナログスイッチ群ＢはＯＦＦしており、ソース駆動回路１０の出力端子ＯＵＴ１〜ＯＵＴｍ（ソースラインＳ１〜Ｓｍ）は、ソースドライバＳＤ１〜ＳＤｍの出力からそれぞれ切り離されている。
また、ａ点（ＮＯＲゲートＮ１の出力信号）およびａ'点（ＮＯＲゲートＮ２の入力信号）は"１"なので、アナログスイッチ群ＡはＯＮしており、ソース駆動回路１０の出力端子ＯＵＴ１〜ＯＵＴｍ（ソースラインＳ１〜Ｓｍ）は、コモン電源Ｖｃｏｍに短絡されており、プリチャージがなされる。
【００３２】
［プリチャージ期間からドライバ出力期間に切り換える動作］
次に、入力信号ＰＣが"０"になると、信号ＰＣＢは"１"になる（図４（１），（２）参照）。信号ＰＣＢが"１"になると、まずａ点は"０"になり、配線容量などによって遅れてａ'点も"０"になり（図４（２），（４）参照）、同様にインバータＩ１の出力信号も"１"になるので、アナログスイッチ群ＡがＯＦＦし、ソース駆動回路１０の出力端子ＯＵＴ１〜ＯＵＴｍ（ソースラインＳ１〜Ｓｍ）は、コモン電源Ｖｃｏｍから切り離され、ハイインピーダンスとなる。
【００３３】
また、信号ＰＣが"０"であり、かつａ'点が"０"になると、まずｂ'点が"１"になり、配線容量などによって遅れてｂ点も"１"になり（図４（４），（３）参照）、同様にインバータＩ２の出力信号も"０"になるので、アナログスイッチ群ＢはＯＮし、ソース駆動回路１０の出力端子ＯＵＴ１〜ＯＵＴｍ（ソースラインＳ１〜Ｓｍ）はソースドライバＳＤ１〜ＳＤｍの出力にそれぞれ接続され、ソースドライバＳＤ１〜ＳＤｍの出力信号がソースラインＳ１〜Ｓｍにそれぞれ出力される。
【００３４】
ここで、ａ'点が"０"になったときには、アナログスイッチ群Ａはすでに全てＯＦＦしている。このように、スイッチ制御回路１００では、信号ＰＣが"０"になっても、ａ'点が"０"にならなければ、ｂ'点は"１"にならないので、アナログスイッチ群Ａが全てＯＦＦして、ソースライン群が全てコモン電源Ｖｃｏｍから切り離されたあとでなければ、アナログスイッチ群ＢはＯＮせず、ソースライン群はソースドライバ群の出力に接続されない。つまり、スイッチ制御回路１００は、信号ＰＣが"０"であり、かつａ'点が"０"になったこと（＝アナログスイッチ群Ａが全てＯＦＦしたこと）を検出してから、ｂ'点を"１"にして、アナログスイッチ群ＢをＯＮする。
【００３５】
以上のように実施例１によれば、スイッチ制御回路１００によって、アナログスイッチ群Ｂが全てＯＦＦしたことを検出してからアナログスイッチ群ＡをＯＮさせ、アナログスイッチ群Ａが全てＯＦＦしたことを検出してからアナログスイッチ群ＢをＯＮさせることにより、ソース駆動回路１０の出力端子ＯＵＴ１〜ＯＵＴｍ（ソースラインＳ１〜Ｓｍ）は、ソースドライバ群の出力端子またはコモン電源Ｖｃｏｍから切り離されて必ず一瞬ハイインピーダンスになってから、コモン電源Ｖｃｏｍまたはソースドライバ群の出力端子に接続されるので、プリチャージにおいてのソースドライバ群の出力とコモン電源Ｖｃｏｍ間の過電流を防止でき、プリチャージの本来の効果である高速で低消費電力の液晶駆動を実現できる。
【００３６】
また、フリップフロップ回路によってアナログスイッチ群が全てＯＦＦしたことを検出するので、抵抗・容量による遅延量を自動的に補完できる。さらに、本実施例によれば、スイッチ制御回路を構成するフリップフロップ回路が、半導体チップ上においてアナログスイッチ群を挟んで左右に分割配置されている。その結果、分割配置されたフリップフロップ回路の各構成要素間を接続する複数の配線（信号線Line A及び信号線line B）が有する抵抗値、配線容量及び寄生容量がほぼ等しく設定される。従って、アナログスイッチ群ＡがＯＦＦされる期間（a点がＬレベルに変化してからa'点がＬレベルに変化するまでの期間）と、アナログスイッチ群ＢがＯＦＦされる期間（b'点がＬレベルに変化してからb点がＬレベルに変化するまでの期間）とを、特別な回路を設けることなくほぼ等しく設定することができる。従って、２つのスイッチ群が同時に導通状態となることを防止しつつ、容易に高速な回路動作を実現することが可能である。
【実施例２】
【００３７】
図５は本発明の実施例２の液晶ディスプレイの構成図であり、図１と同じものには同じ符号を付してある。また、図６は図５の本発明の実施例２のソース駆動回路２０の回路構成図であり、図２と同じものには同じ符号を付してある。
図５の実施例２の液晶ディスプレイは、液晶パネル１と、ゲート駆動回路２と、実施例２のソース駆動回路２０と、ソースライン群と、ゲートライン群とを備えている。この実施例２の液晶ディスプレイは、上記実施例１の液晶ディスプレイ（図１参照）において、ソース駆動回路１０をソース駆動回路２０とした構成である。
【００３８】
［ソース駆動回路２０］
図５および図６に示すように、実施例２のソース駆動回路２０は、ソースドライバ群と、アナログスイッチ群Ａと、アナログスイッチ群Ｂと、スイッチ制御回路２００とを備えている。このソース駆動回路２０は、上記実施例１のソース駆動回路１０（図１および図２参照）において、ソース駆動制御回路１００をソース駆動制御回路２００とした構成である。
【００３９】
［スイッチ制御回路２００］
図６に示すように、スイッチ制御回路２００は、ＮＯＲゲートＮ１，Ｎ２と、インバータＩ１，Ｉ２，Ｉ３と、ＡＮＤゲートＡＮとを備え、２つの入力信号ＰＣおよびＬＰに従ってアナログスイッチ群ＡおよびＢのスイッチ動作を制御する。このスイッチ制御回路２００は、上記実施例１のスイッチ制御回路１００（図１参照）において、信号ＬＰを入力するＡＮＤゲートＡＮを設けた構成である。このＡＮＤゲートＡＮは、図１７に示されている半導体チップの左側の周辺領域に配置されている。すなわち、このＡＮＤゲートＡＮは、周辺領域１００Ａに配置されている。
【００４０】
ＡＮＤゲートＡＮは、入力信号ＬＰおよびｃ点に現れる信号（ＮＯＲゲートＮ１の出力信号）を入力として、ａ点に信号を出力する。この入力信号ＬＰは、アナログスイッチ群ＡのＯＮ動作を許可／禁止する制御信号である。
【００４１】
［実施例２の動作］
図７は本発明の実施例２のソース駆動回路２０の２ドット反転駆動においてのタイミングチャートである。図７において、（１）はソース駆動回路２０の出力信号ＯＵＴ（図６のＯＵＴｉ（Ｓｉ））、（２）は入力信号ＬＰ、（３）は入力信号ＰＣ、（４）は信号ＰＣＢ、（５）は信号線Line Bのｂ点及びb'点における波形、（６）はｃ点（ＮＯＲゲートＮ１の出力）における波形、（７）は信号線Line Aのa点及びa'点における波形である。また、Ｔｄは液晶ディスプレイの１ドット期間、Ｔｐはプリチャージ期間である。
【００４２】
また、図８は図７においてのプリチャージ期間Ｔｐの拡大図である。図８において、（１）は入力信号ＬＰ、（２）は入力信号ＰＣ、（３）は信号ＰＣＢ、（４）は信号線Line Bのｂ点及びｂ'点における波形、（５）はｃ点における波形、（６）は信号線Line Aのa点及びa'点における波形である。
【００４３】
図７および図８を参照して、実施例２のソース駆動回路２０の動作について以下に説明する。なお、以下の説明では、論理"０"は"Ｌ"レベル、論理"１"は"Ｈ"レベルである。
この実施例２のソース駆動回路２０の基本動作は、上記実施例１のソース駆動回路１０と同様である。上記実施例１との相違点は、スイッチ制御回路２００において、入力信号ＬＰによってアナログスイッチ群ＡのＯＮ動作の許可／禁止を制御できることである。
【００４４】
［ドライバ出力期間］
ドライバ出力期間においては、入力信号ＰＣ（ＮＯＲゲートＮ２およびインバータＩ３の入力信号）は"０"、信号ＰＣＢ（ＮＯＲゲートＮ１の入力信号、インバータＩ３の出力信号）は"１"であり、ｃ点（ＮＯＲゲートＮ１の出力信号）は"０"である。従って、ａ点（ＡＮＤゲートＡＮの出力信号）およびａ'点（（ＮＯＲゲートＮ２の入力信号）は"０"であり、インバータＩ１の出力信号は"１"なので、アナログスイッチ群ＡはＯＦＦしており、ソース駆動回路２０の出力端子ＯＵＴ１〜ＯＵＴｍ（ソースラインＳ１〜Ｓｍ）は、コモン電源Ｖｃｏｍから切り離されている。
【００４５】
また、ｂ'点（ＮＯＲゲートＮ２の出力信号）およびｂ点（ＮＯＲゲートＮ１の入力信号）は"１"であり、インバータＩ２の出力信号は"０"なので、アナログスイッチ群ＢはＯＮしており、ソース駆動回路２０の出力端子ＯＵＴ１〜ＯＵＴｍ（ソースラインＳ１〜Ｓｍ）は、ソースドライバＳＤ１〜ＳＤｍの出力にそれぞれ接続され、ソースドライバＳＤ１〜ＳＤｍの出力信号がソースラインＳ１〜Ｓｍにそれぞれ出力されている。
【００４６】
［ドライバ出力期間からプリチャージ期間に切り換える動作］
次に、入力信号ＰＣが"１"になると、まずｂ'点は"０"になり、配線容量などによって遅れてｂ点も"０"になり（図８（２），（４）参照）、同様にインバータＩ２の出力信号も"１"になるので、アナログスイッチ群ＢはＯＦＦし、ソース駆動回路２０の出力端子ＯＵＴ１〜ＯＵＴｍ（ソースラインＳ１〜Ｓｍ）は、ソースドライバＳＤ１〜ＳＤｍの出力からそれぞれ切り離され、ハイインピーダンスとなる。
【００４７】
また、入力信号ＰＣが"１"になると、信号ＰＣＢは"０"になる（図８（２），（３）参照）。信号ＰＣＢが"０"であり、かつｂ点が"０"になると、ｃ点が"１"になる（図８（４），（５）参照）。このとき、入力信号ＬＰが"１"であれば（図８（１）参照）、ｃ点が"１"になると、まずａ点が"１"になり、配線容量などによって遅れてａ'点も"１"になり（図８（５），（６）参照）、同様にインバータＩ１の出力信号も"０"になるので、アナログスイッチ群ＡはＯＮし、ソース駆動回路２０の出力端子ＯＵＴ１〜ＯＵＴｍ（ソースラインＳ１〜Ｓｍ）は、コモン電源Ｖｃｏｍに短絡される。
【００４８】
ここで、ｂ点が"１"になったときには、アナログスイッチ群Ｂは全てＯＦＦしている。このように、スイッチ制御回路２００では、信号ＰＣＢが"０"になっても、ｂ点が"０"にならなければ、ａ点は"１"にならないので、アナログスイッチ群Ｂが全てＯＦＦして、ソースライン群が全てソースドライバ群から切り離されたあとでなければ、アナログスイッチ群ＡはＯＮせず、ソースライン群はコモン電源Ｖｃｏｍに短絡されない。つまり、スイッチ制御回路２００は、信号ＰＣＢが"０"であり、かつｂ点が"０"になったこと（＝アナログスイッチ群Ｂが全てＯＦＦしたこと）を検出してから、ａ点を"１"にして、アナログスイッチ群ＡをＯＮする。
【００４９】
［プリチャージ期間］
プリチャージ期間においては、入力信号ＰＣ（ＮＯＲゲートＮ２およびインバータＩ３の入力信号）は"１"、信号ＰＣＢ（ＮＯＲゲートＮ１の入力信号、インバータＩ３の出力信号）は"０"である。従って、ｂ'点（ＮＯＲゲートＮ２の出力信号号）およびｂ点（ＮＯＲゲートＮ１の入力信号）は"０"であり、インバータＩ２の出力信号は"１"なので、アナログスイッチ群ＢはＯＦＦしており、ソース駆動回路１０の出力端子ＯＵＴ１〜ＯＵＴｍ（ソースラインＳ１〜Ｓｍ）は、ソースドライバＳＤ１〜ＳＤｍの出力からそれぞれ切り離されている。
【００５０】
また、入力信号ＬＰが"１"であれば、ａ点（ＮＯＲゲートＮ１の出力信号）および信ａ'点（ＮＯＲゲートＮ２の入力信号）は"１"なので、アナログスイッチ群ＡはＯＮしており、ソース駆動回路１０の出力端子ＯＵＴ１〜ＯＵＴｍ（ソースラインＳ１〜Ｓｍ）は、コモン電源Ｖｃｏｍに短絡されており、プリチャージがなされる。
【００５１】
［プリチャージ期間からドライバ出力期間に切り換える動作］
次に、入力信号ＰＣが"０"になると、信号ＰＣＢは"１"になる（図８（２），（３）参照）。信号ＰＣＢが"１"になると、ｃ点が"０"になる（図８（３），（５）参照）。このとき、入力信号ＬＰが"１"であれば（図８（１）参照）、ｃ点が"０"になると、まずａ点は"０"になり、配線容量などによって遅れてａ'点も"０"になり（図８（５），（６）参照）、同様にインバータＩ１の出力信号も"１"になるので、アナログスイッチ群ＡがＯＦＦし、ソース駆動回路２０の出力端子ＯＵＴ１〜ＯＵＴｍ（ソースラインＳ１〜Ｓｍ）は、コモン電源Ｖｃｏｍから切り離され、ハイインピーダンスとなる。
【００５２】
また、信号ＰＣが"０"であり、かつａ'点が"０"になると、まずｂ'点が"１"になり、配線容量などによって遅れてｂ点も"１"になり（図８（６），（４）参照）、同様にインバータＩ２の出力信号も"０"になるので、アナログスイッチ群ＢはＯＮし、ソース駆動回路１０の出力端子ＯＵＴ１〜ＯＵＴｍ（ソースラインＳ１〜Ｓｍ）はソースドライバＳＤ１〜ＳＤｍの出力にそれぞれ接続され、ソースドライバＳＤ１〜ＳＤｍの出力信号がソースラインＳ１〜Ｓｍにそれぞれ出力される。
【００５３】
ここで、ａ'点が"０"になったときには、アナログスイッチ群Ａはすでに全てＯＦＦしている。このように、スイッチ制御回路２００では、信号ＰＣが"０"になっても、ａ'点が"０"にならなければ、ｂ'点は"１"にならないので、アナログスイッチ群Ａが全てＯＦＦして、ソースライン群が全てコモン電源Ｖｃｏｍから切り離されたあとでなければ、アナログスイッチ群ＢはＯＮせず、ソースライン群はソースドライバ群の出力に接続されない。つまり、スイッチ制御回路２００は、信号ＰＣが"０"であり、かつａ'点が"０"になったこと（＝アナログスイッチ群Ａが全てＯＦＦしたこと）を検出してから、ｂ'点を"１"にして、アナログスイッチ群ＢをＯＮする。
【００５４】
さらに、スイッチ制御回路２００では、プリチャージ期間において入力信号ＬＰが"０"であれば、ｃ点が"１"になっても、ａ点及びａ'点は"０"のままであり（図７（７）参照）、同様にインバータＩ１の出力信号も"１"のままなので、アナログスイッチ群ＡはＯＦＦのままであり、ソース駆動回路２０の出力端子ＯＵＴ１〜ＯＵＴｍ（ソースラインＳ１〜Ｓｍ）は、コモン電源Ｖｃｏｍから切り離されたままであり、プリチャージはなされない（図７（１）参照）。このように、スイッチ制御回路２００では、プリチャージ期間にプリチャージ動作をするか否かを入力信号ＬＰ（アナログスイッチ群ＡのＯＮ動作を許可／禁止する制御信号）によって制御できる。
【００５５】
入力信号ＬＰには、例えば極性反転信号などを使用できる。なお、入力信号ＬＰを"１"に固定すれば、スイッチ制御回路２００の動作は、上記実施例１のスイッチ制御回路１００と同様になる。
【００５６】
上記図７は２ドット反転駆動において極性反転信号を入力信号ＬＰとして使用することによりドット反転時にのみプリチャージ動作をする場合のタイミングチャートである。これに対し、図１６は図１５の従来のソース駆動回路３の２ドット反転駆動においてのタイミングチャートである。図１６において、（１）はソース駆動回路３の出力信号ＯＵＴ（図１のＯＵＴｉ（Ｓｉ））、（２）は入力信号ＰＣ、（３）は信号ＰＣＢである。また、Ｔｄは液晶ディスプレイの１ドット期間、Ｔｐはプリチャージ期間である。
【００５７】
図１６に示すように、従来のソース駆動回路３では、１ドットごとにプリチャージ動作がなされ、従ってドット反転しないプリチャージ期間Ｔｐにおいてもプリチャージ動作がなされるが、このドット反転しないときのプリチャージ動作は、無駄な電力を消費することとなる。
【００５８】
これに対し、図７に示すように、実施例２のソース駆動回路２０では、入力信号ＬＰ（極性反転信号）によって、ドット反転時のプリチャージ期間Ｔｐにおいてのみプリチャージ動作がなされ、ドット反転しないプリチャージ期間Ｔｐでは、プリチャージ動作をせず、無駄な電力を消費しないので、２ドット反転駆動など、複数ドット反転駆動において消費電力を低減できる。
【００５９】
以上のように実施例２によれば、上記実施例１と同様の効果が得られるとともに、入力信号ＬＰによってプリチャージ期間にプリチャージ動作をするか否か（アナログスイッチ群ＡをＯＮさせるか否か）を制御することにより、複数ドット反転駆動においての無駄なプリチャージ動作をなくすことができるので、消費電力を低減できる。
【００６０】
なお、上記実施例１，２では、ＮＯＲゲートとインバータを用いてスイッチ制御回路１００，２００を構成したが、相当する他の論理回路でも実現可能である。また、論理"０"を"Ｌ"レベル、論理"１"を"Ｈ"レベルとしてスイッチ制御回路１００，２００を構成したが、論理"０"を"Ｈ"レベル、論理"１"を"Ｌ"レベルとしても実現可能である。
【実施例３】
【００６１】
図９は本発明の実施例３のソース駆動回路の回路構成図であり、図１または図２と同様のものには同じ符号を付してある。この実施例３のソース駆動回路は、ソースドライバ群と、アナログスイッチ群Ａと、アナログスイッチ群Ｂと、スイッチ制御回路１０００とを備えている。
【００６２】
図９のスイッチ制御回路１０００は、上記実施例１のスイッチ制御回路１００（図１および図２参照）または上記実施例２のスイッチ制御回路２００（図５および図６参照）である。図９のスイッチ制御回路１０００は、前述の通り、アナログスイッチ群を挟んで２つに分割して配置されている。従って、図９においては、半導体チップの左側に配置されたスイッチ制御回路１０００の一部がスイッチ制御回路１０００Ｌとして示され、半導体チップの右側に配置されたスイッチ制御回路１０００の一部がスイッチ制御回路１０００Ｒとして示されている。そして、図９に示すように、実施例３のソース駆動回路は、上記実施例１のソース駆動回路１０（図１および図２参照）または上記実施例２のソース駆動回路２０（図５および図６参照）において、アナログスイッチ群Ａの構成を変更したものである。
【００６３】
この実施例３のアナログスイッチ群Ａは、ｍ個のアナログスイッチ（ＭＯＳスイッチ）Ａ１，Ａ２，…，Ａｍと、ｍ個の抵抗Ｒ１，Ｒ２，…，Ｒｍとによって構成されている。アナログスイッチＡｉおよび抵抗Ｒｉは、ソースラインＳｉ（ソース駆動回路の出力端子）とコモン電源Ｖｃｏｍ（液晶セル容量のコモン電極の電位）の間に直列に設けられている。このアナログスイッチＡｉは、信号線Line A及びLine A'に供給される信号に従って、ソースラインＳｉ（ソース駆動回路の出力端子）をコモン電源Ｖｃｏｍに抵抗Ｒｉを介して短絡し、コモン電源Ｖｃｏｍから切り離す。
【００６４】
以上のように実施例３によれば、上記実施例１または２と同様の効果が得られるとともに、抵抗を介してプリチャージをすることにより、プリチャージにおいてのピーク電流およびノイズを低減できる。
【実施例４】
【００６５】
図１０は本発明の実施例４のソース駆動回路の回路図であり、図１，図２，図９と同様のものには同じ符号を付してある。
図１０に示すように、実施例４のソース駆動回路は、上記実施例１のソース駆動回路１０（図１および図２参照）または上記実施例２のソース駆動回路２０（図５および図６参照）において、アナログスイッチ群Ａの構成を変更したものである。
【００６６】
この実施例４のアナログスイッチ群Ａにおいて、アナログスイッチＡｉは、ソースラインＳｉ（ソース駆動回路の出力端子）と電源ＶＤＳ／２の間に設けられている。このアナログスイッチＡｉは、信号線Line A及びLine A'に供給される信号に従って、出力端子ＯＵＴｉ（ソースラインＳｉ）を電源ＶＤＳ／２に短絡し、電源ＶＤＳ／２から切り離す。
ここで、電源ＶＤＳ／２は、ソースドライバＳＤ１〜ＳＤｍに供給される電源ＶＤＳの１／２の電位の電源であって、ソースドライバＳＤ１〜ＳＤｍの出力の振幅中心となる電位の電源である。
【００６７】
上記実施例１〜３では、プリチャージのためにソースラインＳｉ（ソース駆動回路の出力端子）を短絡するプリチャージ電源をコモン電源Ｖｃｏｍとしたが、コモン電源Ｖｃｏｍは、フリッカの除去などのために電源ＶＤＳ／２からずれた電位に設定されることがある。このような場合には、上記プリチャージ電源を電源ＶＤＳ／２とすることが、高速で低消費電力の液晶駆動を実現する上では望ましい。
【００６８】
以上のように実施例４によれば、上記実施例１または２と同様の効果が得られるとともに、プリチャージ電源を電源ＶＤＳ／２とすることにより、さらに高速で低消費電力の液晶駆動を実現できる。
【実施例５】
【００６９】
図１１は本発明の実施例５のソース駆動回路の回路図であり、図１，図２，図９と同様のものには同じ符号を付してある。
図１１に示すように、実施例５のソース駆動回路は、上記実施例１のソース駆動回路１０（図１および図２参照）または上記実施例２のソース駆動回路２０（図５および図６参照）において、アナログスイッチ群Ａの構成を変更したものである。
【００７０】
この実施例５のアナログスイッチ群Ａは、ｍ−１個のアナログスイッチ（ＭＯＳスイッチ）Ａ１，Ａ２，…，Ａｍ−１によって構成されている。アナログスイッチＡｋ（ｋは１からｍ−１までのいずれかの整数）は、ソースラインＳｋ（ソース駆動回路の出力端子）とソースラインＳｋ＋１（ソース駆動回路の出力端子）の間に設けられている。このアナログスイッチＡｋは、信号線Line A及びLine A'に供給される信号に従って、ソースラインＳｋ（ソース駆動回路の出力端子）とソースラインＳｋ＋１（ソース駆動回路の出力端子）の間を短絡し、このソースライン間（ソース駆動回路の出力端子間）の短絡を切り離す。なお、この実施例５では、プリチャージ電源を他のソースライン（ソース駆動回路の他の出力端子）としている。
【００７１】
以上のように実施例５によれば、上記実施例１または２と同様の効果が得られるとともに、ソースライン間（ソース駆動回路の出力端子間）を短絡してプリチャージをすることにより、ソース駆動回路にコモン電源Ｖｃｏｍを供給する必要がないので、さらに消費電力を低減できる。
【実施例６】
【００７２】
図１２は本発明の実施例６のソース駆動回路の回路図であり、図１１と同様のものには同じ符号を付してある。
図１２に示すように、実施例６のソース駆動回路は、上記実施例５のソース駆動回路（図１１参照）において、アナログスイッチ群Ａの構成を変更したものである。
【００７３】
この実施例６のアナログスイッチ群Ａは、ｍ−１個のアナログスイッチ（ＭＯＳスイッチ）Ａ１，Ａ２，…，Ａｍ−１と、ｍ−１個の抵抗Ｒ１，Ｒ２，…，Ｒｍ−とによって構成されている。アナログスイッチＡｋおよび抵抗Ｒｋは、ソースラインＳｋ（ソース駆動回路の出力端子）とソースラインＳｋ＋１（ソース駆動回路の出力端子）の間に直列に設けられている。このアナログスイッチＡｋは、信号線Line A及びLine A'に供給される信号に従って、ソースラインＳｋ（ソース駆動回路の出力端子）とソースラインＳｋ＋１（ソース駆動回路の出力端子）の間を抵抗Ｒｋを介して短絡し、このソースライン間（ソース駆動回路の出力端子間）の短絡を切り離す。
【００７４】
以上のように実施例６によれば、上記実施例５と同様の効果が得られるとともに、抵抗を介してプリチャージをすることにより、プリチャージにおいてのピーク電流およびノイズを低減できる。
【実施例７】
【００７５】
図１３は本発明の実施例７のソース駆動回路の回路図であり、図１１と同様のものには同じ符号を付してある。
図１２に示すように、実施例６のソース駆動回路は、上記実施例５のソース駆動回路（図１１参照）において、アナログスイッチ群ＡのアナログスイッチＡ２，Ａ４，…，Ａｍ−２を設けないようにしたものである。ただし、この実施例６では、ｍは偶数とする。
【００７６】
この実施例６のアナログスイッチ群Ａは、ｍ／２（ただしこの実施例６ではｍは偶数）個のアナログスイッチ（ＭＯＳスイッチ）Ａ１，Ａ３，…，Ａｍ−３，Ａｍ−１によって構成され、ｋが奇数となるソースラインＳｋ（ソース駆動回路の出力端子）とソースラインＳｋ＋１（ソース駆動回路の出力端子）の間にのみアナログスイッチＡｋが設けられており、ｋが偶数となるソースラインＳｋとＳｋ＋１間にはアナログスイッチは設けられていない。つまり、この実施例６のアナログスイッチ群Ａは、ソースラインの本数（ｍ本）の１／２の個数（ｍ／２個）のアナログスイッチを２本のソースラインに１つの割合で設けたものである。
【００７７】
以上のように実施例７によれば、上記実施例５と同様の効果が得られるとともに、ｋが奇数となるソースラインＳｋ（ソース駆動回路の出力端子）とソースラインＳｋ＋１（ソース駆動回路の出力端子）の間にのみアナログスイッチＡｋを設けることにより、アナログスイッチ群Ａのアナログスイッチ数を削減できる。
【００７８】
なお、上記実施例１〜７では、本発明の液晶駆動回路をソース駆動回路に適用した例を説明したが、同様に本発明の液晶駆動回路をゲート駆動回路に適用することも可能である。
【図面の簡単な説明】
【００７９】
【図１】本発明の実施例１の液晶ディスプレイの構成図である。
【図２】本発明の実施例１のソース駆動回路の回路構成図である。
【図３】本発明の実施例１のソース駆動回路の１ドット反転駆動においてのタイミングチャートである。
【図４】図３においてのプリチャージ期間の拡大図である。
【図５】本発明の実施例２の液晶ディスプレイの構成図である。
【図６】本発明の実施例２のソース駆動回路の回路構成図である。
【図７】本発明の実施例２のソース駆動回路の２ドット反転駆動においてのタイミングチャートである。
【図８】図７においてのプリチャージ期間の拡大図である。
【図９】本発明の実施例３のソース駆動回路の回路構成図である。
【図１０】本発明の実施例４のソース駆動回路の回路構成図である。
【図１１】本発明の実施例５のソース駆動回路の回路構成図である。
【図１２】本発明の実施例６のソース駆動回路の回路構成図である。
【図１３】本発明の実施例７のソース駆動回路の回路構成図である。
【図１４】従来の液晶ディスプレイの構成図である。
【図１５】従来のソース駆動回路の回路構成図である。
【図１６】従来のソース駆動回路の２ドット反転駆動においてのタイミングチャートである。
【図１７】本発明の実施例１のソース駆動回路のチップ上のレイアウト図である。
【図１８】本発明のスイッチ制御回路１００の回路構成図である。
【符号の説明】
【００８０】
１  液晶パネル
２  ゲート駆動回路
１０，２０  ソース駆動回路
１００，２００，１０００  スイッチ制御回路
Ａ，Ｂ  アナログスイッチ群
Ｇ  ゲートライン
Ｓ  ソースライン
ＧＤ  ゲートドライバ
ＳＤ  ソースドライバ
ＴＲ  スイッチトランジスタ
ＣＸ  液晶セル容量
Ｉ１，Ｉ２，Ｉ３  インバータ
Ｎ１，Ｎ２  ＮＯＲゲート
ＡＮ  ＡＮＤゲート
【図１】
2005025179.tif 000003
【図２】
2005025179.tif 000004
【図３】
2005025179.tif 000005
【図４】
2005025179.tif 000006
【図５】
2005025179.tif 000007
【図６】
2005025179.tif 000008
【図７】
2005025179.tif 000009
【図８】
2005025179.tif 000010
【図９】
2005025179.tif 000011
【図１０】
2005025179.tif 000012
【図１１】
2005025179.tif 000013
【図１２】
2005025179.tif 000014
【図１３】
2005025179.tif 000015
【図１４】
2005025179.tif 000016
【図１５】
2005025179.tif 000017
【図１６】
2005025179.tif 000018
【図１７】
2005025179.tif 000019
【図１８】
2005025179.tif 000020