(57)【要約】【課題】  高速化および入力端子数の増加とともに高速デジタル信号の入力信号端子における終端回路が重要度を増している。しかしながら、従来はオーバーシュートやアンダーシュートを押さえ、すべての回路要素を集積回路に内蔵でき、かつ消費電流の少ない終端回路が無かった。【解決手段】  ＳＯＩプロセスでゲートとボディを接続したＮ型ＭＯＳＦＥＴを正極電源に、Ｐ型ＭＯＳＦＥＴを負極電源に接続し、ゲートとソースを入力信号端子に接続し、オーバーシュートやアンダーシュートを押さえる。また、前記構成によって、短絡電流を防ぎ、低消費電流とする。【選択図】      図１
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【特許請求の範囲】
【請求項１】
第１電源端子と第２電源端子を電源として有し、また高周波用入力信号端子を少なくともひとつは有し、かつ埋め込み酸化膜層を有するシリコン・オン・インシュレータ基板を用いた半導体集積回路装置において、
ゲート電極とボディ電極を互いに接続したＮ型導電性の第１の絶縁ゲート電界効果型トランジスタと、
ゲート電極とボディ電極を互いに接続したＰ型導電性の第２の絶縁ゲート電界効果型トランジスタとを有し、
前記Ｎ型導電性の第１の絶縁ゲート電界効果型トランジスタのドレイン電極は正極性の第１電源端子に接続され、前記Ｐ型導電性の第２の絶縁ゲート電界効果型トランジスタのドレイン電極は負極性の第２電源端子に接続され、前記第１、第２の絶縁ゲート電界効果型トランジスタのソース電極は互いに接続され、またゲート電極も互いに接続され、かつ共に前記高周波用入力信号端子に接続されたことを特徴とする終端回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路装置と高速の電気信号の伝送路を含むプリント配線基板等の電子回路において、絶縁ゲート電界効果型トランジスタ（以下ＭＯＳＦＥＴと略す）を用いた半導体集積回路装置の高周波用入力信号端子の信号波形の乱れを防ぐ為の終端処理を行う終端回路に関する。
【背景技術】
【０００２】
近年、電子機器のプリント配線基板上に形成される電子回路、及び半導体集積回路装置は高速化、大規模回路化、信号端子数の増大が進んでいる。高速の信号は伝送経路が長くなり、かつ高速化すると信号波形が乱れ、誤動作の原因となる。したがって、高速化、および入力信号端子数の増加にともない各電子回路や集積回路間の信号を伝達する信号線の伝送路とのインピーダンスマッチングを行う終端処理がより重要な課題となっている。
【０００３】
以下に従来の代表的な高周波用入力信号端子の終端処理の仕方や構造について説明する。例えば図３はダイオード２個を用いてクランプし、オーバーシュートやアンダーシュートを押さえる方式である。図３において３０１は駆動回路、３０２は伝送路となる信号線、３０４は受信回路である。信号線３０２は高周波信号にとって充分長い伝送路となると分布定数回路と考えられ、受信回路３０４の入力インピーダンスと信号線３０２の特性インピーダンスが合わないと信号波形が乱れて、オーバーシュートやアンダーシュートが生ずる。それを防ぐ為にダイオード３０５と３０６の２個からなるダイオード終端回路３０３を設けている。
【０００４】
図４は抵抗を用いて終端するいわゆるテブナン終端方式である。図４において、４０１は駆動回路、４０２は伝送路となる信号線、４０４は受信回路である。以上は図３と同様であり、信号波形の乱れを防ぐ必要があって、終端回路として抵抗４０５と４０６の２個からなる抵抗分割終端回路４０３を設けている。
【０００５】
図５は抵抗とコイルを用い、受信回路のハイインピーダンスの入力端子の寄生静電容量を前提として、すべての周波数帯域で一定のインピーダンス特性を保つ終端回路方式である。図５において５０５、５０６は同一の抵抗値を持つ抵抗素子、５０４はキャパシタであり端子５０２の先にある受信回路の入力端子に寄生する静電容量を代表して表現している。５０７はインダクタ素子である。抵抗５０６とインダクタ５０７は直列に接続され、一端を電源、他端を信号線からの入力信号端子５０１に接続されている。抵抗５０５とキャパシタ５０４は直列接続の関係にあり、抵抗５０５の他端は信号線からの入力信号端子５０１に接続されている。信号線である伝送路の特性インピーダンスをＺ０、抵抗素子５０５、５０６の抵抗値をＲ、キャパシタ５０４の容量値をＣ、インダクタ５０７のインダクタンスをＬとすれば、Ｚ０＝Ｒ、かつＲ２＝Ｌ／Ｃと設定すればあらゆる周波数でインピーダンスマッチングが取れる方式である。    
図６は特許文献１の回路方式でトランジスタを用いてクランプを行うアクティブ終端回路方式である。図６においてＭＯＳＦＥＴ６０３と６０４及び定電流回路６０７により適切なバイアス電圧を形成し、ＭＯＳＦＥＴ６０５、６０６のゲート電極に加えて制御することにより、信号線の接続される入力信号端子６０１と受信回路の接続される６０２の入力信号端子における終端回路としての役目をし、信号波形の乱れを軽減する方式である。
【０００６】
なお、図３のダイオードによる方式、図４の抵抗を用いる方式、図６のアクティブ終端回路方式については非特許文献１にやや詳しく解説されている。
【０００７】
【特許文献１】特開２００２−２０４１５４号公報（図３）
【０００８】
【非特許文献１】「日経エレクトロニクス２００１年２月１２日号」日経ＢＰ社出版、ｐ．１８５−１８９
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記従来の終端方法では以下に述べる問題点を有していた。図３のダイオードによる方法ではダイオードの順方向降下電圧（接触電位）となる０．５Ｖ−１．０Ｖ程度の範囲ではダイオードは反応せず、該範囲のオーバーシュートやアンダーシュートは取り除けなかった。また、図４の抵抗による方法では抵抗に数十ミリアンペアの短絡電流が常時流れ、入力信号端子の本数が多い場合にはその整数倍となるので、消費電流や発熱が大きな問題点となっていた。また、図５の抵抗とコイルによる終端方法では充分なヘンリー数のコイルはＩＣ内部では形成できない為にコイルや抵抗が外付けとなる。この方法は多大の電流が常時流れる問題とともに外付け部品が必要となる為、入力信号端子の本数が多くなるとともに配線基板上でそれらの配置を如何にするかが大きな問題となった。また、図６の特許文献１の方法でも２個のＭＯＳＦＥＴが常時オンしていて短絡電流が常時流れるとともにバイアス回路での消費電流も無視できない回路であり、やはり入力信号端子の本数が増大するにつれ、多大の消費電流と発熱を抱える問題を有していた。
【００１０】
そこで、本発明は終端回路を集積回路に内蔵でき、消費電流が少なく、かつオーバーシュートやアンダーシュートを少なく、高周波特性のよい入力信号端子の半導体集積回路を実現する為の終端回路を提供することを目的とする。
【００１１】
また、本発明は前記終端回路を有した半導体集積回路を配線基板回路に用いることにより、高周波特性がよく、コンパクトかつ低コストで発熱も少ないプリント配線基板の具現化に寄与することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の終端回路は高周波用入力信号端子を少なくともひとつは有し、かつ埋め込み酸化膜層を有するシリコン・オン・インシュレータ基板（以下ＳＯＩと略す）を用いた半導体集積回路装置において、
ゲート電極とボディ電極を互いに接続することにより、ゲート電極に入力する信号でスレッショルド電圧が変化する第１のＮ型ＭＯＳＦＥＴと、同じくゲート電極とボディ電極を互いに接続し、同様の機能を持つ第２のＰ型ＭＯＳＦＥＴとを有し、
前記第１のＮ型ＭＯＳＦＥＴのドレイン電極を正極性の第１電源端子に接続し、前記第２のＰ型ＭＯＳＦＥＴのドレイン電極を負極性の第２電源端子に接続し、前記第１、第２のＭＯＳＦＥＴのソース電極は互いに接続され、またゲート電極も互いに接続され、かつ共に前記高周波用入力信号端子に接続されたことを特徴とする。
【００１３】
上記の構成によれば、前記高周波用入力信号端子の電位が高電位（Highレベル）であれば第１のＮ型ＭＯＳＦＥＴはオン（ＯＮ）し、かつボディバイアスによるバックゲート効果によりスレッショルド電圧も負となりデプレション領域に入る為、入力信号端子の電位は正極性の電源電位となる。また、前記高周波用入力信号端子の電位が低電位（Low電位）であれば第２のＰ型ＭＯＳＦＥＴはオンし、かつボディバイアス効果によりスレッショルドもデプレション領域に入る為、入力信号端子の電位は負極性の電源電位となる。以上は高速で動作するので高周波のデジタル信号に対し、オーバーシュートやアンダーシュートを防止、もしくは軽減し、信号波形の乱れによる誤動作を防ぐという効果を有する。
【００１４】
また、上記の構成によれば前記第１のＮ型ＭＯＳＦＥＴと第２のＰ型ＭＯＳＦＥＴを正極性電源と負極性電源にそれぞれ接続し、ゲート電極は互いに接続され、かつともにゲート電極とボディ電極が接続され、スレッショルド電圧はゲート入力電位により可変となっている為、共に同時にオンすることは信号が遷移する過渡領域以外にはない。したがって、入力信号レベルが高電位もしくは低電位にあるときは短絡電流が流れず、消費電流が激減し、携帯機器では電池寿命が大幅に延びるという効果がある。また、消費電流が少ないので発熱による温度上昇やそれによる特性変化を防ぐという効果がある。
【００１５】
また、上記の構成によれば、終端回路を構成するすべての素子を半導体集積回路の中に構成できて、コストが軽減できるとともに、プリント配線基板に余計な素子を省けるのでコンパクトなボードを実現できるという効果がある。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態を図面に基づいて説明する。
【実施例１】
【００１７】
図１は本発明の第１の実施例を示す回路図である。図１はＳＯＩ基板を用いたＭＯＳＦＥＴの集積回路に適用するものである。図１において、１１、１２はともに高周波用入力信号端子であり、入力信号端子１１には伝送路である信号線が接続され、入力信号端子１２から集積回路の入力端子へと信号が伝わるように接続されている。また、１３はＮ型ＭＯＳＦＥＴ、１４はＰ型ＭＯＳＦＥＴである。Ｎ型ＭＯＳＦＥＴ１３のドレイン電極は正極の電源端子である＋ＶDDに接続されている。Ｐ型ＭＯＳＦＥＴ１４のドレイン電極は負極の電源端子である−ＶSSに接続されている。Ｎ型ＭＯＳＦＥＴ１３とＰ型ＭＯＳＦＥＴ１４のゲート電極は互いに接続され、入力信号端子１１に接続されている。またＮ型ＭＯＳＦＥＴ１３とＰ型ＭＯＳＦＥＴ１４のソース電極は互いに接続されていて、入力信号端子１１に接続されている。さて、前述したようにＭＯＳＦＥＴはＳＯＩ上に形成されていてボディは電位的に独立している。図１ではＮ型ＭＯＳＦＥＴ１３のゲート電極とボディ電極は接続されている。また、Ｐ型ＭＯＳＦＥＴ１４のゲート電極とボディ電極は接続されている。なお、以上の接続関連の説明で通常のＣＭＯＳ回路におけるＰ型ＭＯＳＦＥＴと正極性電源、あるいはＮ型ＭＯＳＦＥＴと負極性電源との接続の際のソース電極、ドレイン電極との関係から前記接続の際のソース電極とドレイン電極の名称に違和感が生じるかも知れないが、図１において正極性電源側にＮ型ＭＯＳＦＥＴを用い、負極性電源側にＰ型ＭＯＳＦＥＴを用いている為、通常のＣＭＯＳ回路とはソース、ドレインの関係が逆になっている為である。
【００１８】
また、図１において前述したようにＮ型ＭＯＳＦＥＴ１３はＳＯＩ上に形成され、電位的に独立したボディ電極がゲート電極に接続されている。したがって、ゲート電位によってボディ電位が変化するが、ボディがどの電位をとるかによってＭＯＳＦＥＴのスレッショルド電圧は影響を受ける。これはバックゲート効果とよばれている。
【００１９】
このバックゲート効果によるスレッショルド電圧の変化分は以下のように近似的に表される。
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【００２０】
ここで、εsi  はシリコンの比誘電率、εoは真空の誘電率、ｑは電子の電荷量、  ＮSUBはボディの不純物濃度、Ｃoは単位面積当たりのゲート容量、Ｖは電源電圧、Φfはボディの不純物濃度によってインストリックなシリコンとの間に生じるフェルミ電位である。
【００２１】
Ｎ型ＭＯＳＦＥＴ１３のスレッショルド電圧は低めに設定されており、ゲート電位が負極性電源電位−ＶSSの場合にはオフ（ＯＦＦ）するが、正極性電源電位＋ＶDDの場合には単にオンするのみならずバックゲート効果により、スレッショルド電圧はデブレション状態となるように設定してある。
【００２２】
また、Ｐ型ＭＯＳＦＥＴ１４もゲート電極とボディ電極は接続されていて、かつスレッショルド電圧は低めに設定されており、ゲート電位が正極性電源電位＋ＶDDの場合にはオフするが、負極性電源電位−ＶSSの場合には単にオンするのみならずバックゲート効果により、スレッショルド電圧はデブレション状態となるように設定してある。
【００２３】
さて、図１において、Ｎ型ＭＯＳＦＥＴ１３は入力信号端子１１の電位が高電位となるとオンし、正極性電源＋ＶDDを入力信号端子１１に流れ込ませる。本来であればＭＯＳＦＥＴ１３はＮ型であるので正極性電源電位＋ＶDDはＮ型ＭＯＳＦＥＴ１３のスレッショルド電圧を残して、それ以上には流れ込まないが、前述したようにＮ型ＭＯＳＦＥＴ１３はこの場合バックゲート効果により、デプレション状態となるので正極性電源電位＋ＶDDは入力信号端子１１に流れ込む。したがって入力信号端子１１に高速のデジタル信号が入力してもＮ型ＭＯＳＦＥＴ１３がオンすることにより、オーバーシュートを防ぐ、もしくは軽減することができる。このときＮ型ＭＯＳＦＥＴ１３は前述のようにデプレション状態となるので、順方向降下電圧の残るダイオードを終端回路として用いるよりオーバーシュート防止の効果は大きい。
【００２４】
また、図１におけるＰ型ＭＯＳＦＥＴ１４もほぼ同様の作用と効果を有する。入力信号端子１１の電位が低電位となるとオンし、負極性電源−ＶSSを入力信号端子１１に流れ込ませる。本来であればＭＯＳＦＥＴ１４はＰ型であるので負極性電源電位−ＶSSはＰ型ＭＯＳＦＥＴ１４のスレッショルド電圧を残して、それ以上には流れ込まないが、前述したようにＰ型ＭＯＳＦＥＴ１４はこの場合バックゲート効果により、デプレション状態となるので負極性電源電位−ＶSSは入力信号端子１１に流れ込む。したがって入力信号端子１１に高速のデジタル信号が入力してもＰ型ＭＯＳＦＥＴ１４がオンすることにより、アンダーシュートを防ぐ、もしくは軽減することができる。このときＰ型ＭＯＳＦＥＴ１４は前述のようにデプレション状態となるので、順方向降下電圧の残るダイオードを終端回路として用いるよりアンダーシュート防止の効果は大きい。
【００２５】
なお、入力信号端子１１が高電位であればＰ型ＭＯＳＦＥＴ１４はオフし、また、入力信号端子１１が低電位であればＮ型ＭＯＳＦＥＴ１３はオフするので信号の過渡期以外に短絡電流は流れない構成となっている。したがって、低消費電流であって、これらの端子が何本もあっても定常的な発熱による異常な温度上昇の原因とはならない。
【００２６】
以上、回路構成から説明したが、現実のデバイス上で構成が実現できることを以下のデバイスの構造で概略を補足説明する。図１のＰ型ＭＯＳＦＥＴ１４は埋め込み酸化膜を有するＳＯＩ基板の上に形成されている。この様子を図２（ａ）及び図２（ｂ）で次に説明する。図２（ａ）はＳＯＩ基板において、ＭＯＳＦＥＴを構成した断面図である。図２（ａ）において、２１５は二酸化珪素（ＳｉＯ２）を主成分とする埋め込み酸化膜層である。また、２１１はＰ型拡散からなり、ソースもしくはドレインとなる、２１２はＰ型拡散からなり、ドレインもしくはソースとなる、２１３はゲート電極である。また、図２（ａ）は部分空乏層型のＳＯＩであって、２１４はＮ型の薄い濃度の拡散層からなるボディである。また、２１６は基板である。また、２１７は二酸化珪素（ＳｉＯ２）を主成分とする選択的酸化膜層（ＬＯＣＯＳ）であって絶縁層である。ボディ２１４はＭＯＳＦＥＴのチャネル直下に位置し、通常バルクのＭＯＳＦＥＴでは基板のウエルに相当するものである。しかし、ＳＯＩ基板においては埋め込み酸化膜２１５の絶縁層が存在しているので、ボディ２１４はそのままでは電位的に独立している。図２（ｂ）は図２（ａ）のＭＯＳＦＥＴを上から見た平面図であって、図２（ａ）において示したボディ２１４の電位を取り出す場合の一例を示すものである。図２（ｂ）において、２２１はＰ型拡散からなり、ソースもしくはドレインとなる、２２２はＰ型拡散からなり、ドレインもしくはソースとなる、２２３はゲート電極である。ゲート電極２２３はコンタクト穴２２７により、配線層に接続される。また、２２８はＮ型拡散である。該Ｎ型拡散２２８は図２（ａ）では表現できないので省略している。図２（ｂ）においては図２（ａ）に示すＮ型の薄い濃度の拡散層からなるボディ２１４はゲート２２３の下に存在するので見えない。しかし、ゲート２２３のチャネル直下に存在し、Ｎ型拡散層２２８に電気的につながり、コンタクト穴２２９により、配線層に接続される。図２（ａ）、図２（ｂ）においては煩雑さを避けるために配線層を表記していないが、更に金属配線層の工程を付加へることにより、複数のＭＯＳＦＥＴとともに図１の回路が構成される。
【産業上の利用可能性】
【００２７】
本発明は前述の実施例の形態に限定されるものではない。図１、図２においてＳＯＩ（シリコン・オン・インシュレータ）基板のＭＯＳＦＥＴの例で示したが、ＳＯＳ（シリコン・オン・サファィア）、ＧａＡｓ、ＨＥＭＴ等でも適用できる。
【００２８】
また、図１においてＭＯＳＦＥＴ１３，１４のスレッショルド電圧は低いと設定したが、他のロジック回路に用いるＭＯＳＦＥＴのスレッショルド電圧はある程度高い場合には、前記ＭＯＳＦＥＴ１３、１４の部分のみに特別にイオン打ち込みによるチャネルドープを行い、例外的にスレッショルドを下げる方法もある。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１の実施例を示す終端回路の回路図である。
【図２】本発明の第１の実施例で使用するＳＯＩによるＭＯＳＦＥＴの構造を示し、（ａ）は断面図、（ｂ）は平面図である。
【図３】信号路と受信回路の構成と従来の終端回路の第１の例を示す回路図である。
【図４】信号路と受信回路の構成と従来の終端回路の第２の例を示す回路図である。
【図５】従来の終端回路の第３の例を示す回路図である。
【図６】従来の終端回路の第４の例を示す回路図である。
【符号の説明】
【００３０】
１１、１２、５０１、５０２、６０１、６０２  ・・・  入力信号端子
１３、６０４、６０６  ・・・  Ｎ型ＭＯＳＦＥＴ
１４、６０３、６０５  ・・・  Ｐ型ＭＯＳＦＥＴ
２１１、２１２、２２１、２２２  ・・・  ソースもしくはドレイン電極となるＰ型拡散
２１３、２２３  ・・・  ゲート電極  
２１４  ・・・  ボディ
２１５  ・・・  埋め込み酸化膜層
２１６  ・・・  基板
２１７  ・・・  選択的酸化膜層
２２７、２２９  ・・・  コンタクト穴
２２８  ・・・  Ｎ型拡散
３０１、４０１  ・・・  駆動回路  
３０２、４０２  ・・・  信号路
３０３、４０３  ・・・  終端回路
３０４、４０４  ・・・  受信回路
３０５、３０６  ・・・  ダイオード
４０５、４０６、５０５、５０６、  ・・・  抵抗素子
５０４  ・・・  キャパシタ  
５０７  ・・・  インダクタ
６０７  ・・・  定電流回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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