(57)【要約】 【課題】充分に特徴付けられた条件のセットの下で、電荷を効率的にトラップし、解放する誘電体の層を提供すること。【解決手段】不揮発性メモリを製造する方法は、基板を準備するステップと、ＨｆＯ２の層を原子層堆積によって堆積するステップと、基板およびＨｆＯ２誘電体層をインサイチュでアニーリングするステップと、ＨｆＯ２誘電体層をプラズマ放電に対して露出して、電荷トラッピング層を形成するステップと、ゲート構造を堆積するステップと、メモリデバイスを完成させるステップとを含む。【選択図】  図２
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【特許請求の範囲】
【請求項１】
不揮発性メモリを製造する方法であって、
基板を準備するステップと、
ｈｉｇｈ−ｋ誘電体層を原子層堆積によって堆積するステップと、
該基板およびｈｉｇｈ−ｋ誘電体層をインサイチュでアニーリングするステップと、
該ｈｉｇｈ−ｋ誘電体層をプラズマ放電に対して露出して、電荷トラッピング層を形成するステップと、
ゲート構造を堆積するステップと、
該メモリデバイスを完成させるステップと
を包含する、方法。
【請求項２】
前記ｈｉｇｈ−ｋ誘電体層を堆積するステップは、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、Ｔａ２Ｏ５、Ｙ２Ｏ３、Ｌａ２Ｏ３、およびＳｃＯからなる誘電体の群から選択された誘電体の層を堆積するステップを含む、請求項１に記載の方法。
【請求項３】
前記ｈｉｇｈ−ｋ誘電体層を堆積するステップは、ＨｆＯ２の層を堆積するステップを含み、基板を１７０℃まで加熱し、Ｈｆ（ＮＯ３）４、Ｎ２、Ｈ２Ｏ、およびＮ２のパルスを、順次、２秒、１０秒、０．１秒、および１０ｍｓ印加して１サイクルを構成し、該処理を約８０〜４００サイクルを繰り返すステップをさらに含む、請求項２に記載の方法。
【請求項４】
前記インサイチュでアニーリングするステップは、約５００℃で約６０秒アニーリングするステップを含む、請求項１に記載の方法。
【請求項５】
前記プラズマ露出は、ウェハチャックを約３８０℃まで加熱するステップと、約１００ｍＴｏｒｒのチャンバ圧で、約７０ｓｃｃｍのＨｅおよび３ｓｃｃｍのＯ２、Ｏ３、Ｎ２Ｏ、およびＨ２Ｏからなる群から選択されたガスのフローレートでプラズマガスをチャンバに導入するステップと、ウェハにわたってプラズマ放電を生成するステップと、酸素ラジカルにＨｆＯ２膜を貫通させるステップと、電荷トラッピング膜を生成するステップと、プラズマ放電を約１分から３０分の間維持するステップとを含む、請求項１に記載の方法。
【請求項６】
前記ゲート構造を堆積するステップは、ＴｉＮの層を約１００ｎｍの厚さまで堆積するステップを含む、請求項１に記載の方法。
【請求項７】
不揮発性メモリを製造する方法であって、
基板を準備するステップと、
ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、Ｔａ２Ｏ５、Ｙ２Ｏ３、Ｌａ２Ｏ３、およびＳｃＯからなる誘電体の群から選択されたｈｉｇｈ−ｋ誘電体の層を原子層堆積によって堆積するステップと、
該基板およびｈｉｇｈ−ｋ誘電体層をインサイチュでアニーリングするステップと、
該ｈｉｇｈ−ｋ誘電体層をプラズマ酸化して、電荷トラッピング層を形成するステップと、
ゲート構造を堆積するステップと、
該メモリデバイスを完成させるステップと
を包含する、方法。
【請求項８】
前記ｈｉｇｈ−ｋ誘電体層はＨｆＯ２であり、前記ｈｉｇｈ−ｋ誘電体層を堆積するステップは、基板を１７０℃まで加熱し、Ｈｆ（ＮＯ３）４、Ｎ２、Ｈ２Ｏ、およびＮ２のパルスを、順次、２秒、１０秒、０．１秒、および１０ｍｓ印加して１サイクルを構成し、該処理を約８０〜４００サイクルを繰り返すステップをさらに含む、請求項７に記載の方法。
【請求項９】
前記インサイチュでアニーリングするステップは、約５００℃で約６０秒アニーリングするステップを含む、請求項７に記載の方法。
【請求項１０】
前記プラズマ露出は、ウェハチャックを約３８０℃まで加熱するステップと、約１００ｍＴｏｒｒのチャンバ圧で、約７０ｓｃｃｍのＨｅおよび３ｓｃｃｍのＯ２、Ｏ３、Ｎ２Ｏ、およびＨ２Ｏからなる群から選択されたガスのフローレートでプラズマガスをチャンバに導入するステップと、ウェハにわたってプラズマ放電を生成するステップと、酸素ラジカルにＨｆＯ２膜を貫通させるステップと、電荷トラッピング膜を生成するステップと、プラズマ放電を約１分から３０分の間維持するステップとを含む、請求項７に記載の方法。
【請求項１１】
前記ゲート構造を堆積するステップは、ＴｉＮの層を約１００ｎｍの厚さまで堆積するステップを含む、請求項７に記載の方法。
【請求項１２】
不揮発性メモリを製造する方法であって、
基板を準備するステップと、
ＨｆＯ２の層を原子層堆積によって堆積するステップと、
該基板およびＨｆＯ２誘電体層をインサイチュでアニーリングするステップと、
該ＨｆＯ２誘電体層をプラズマ放電に対して露出して、電荷トラッピング層を形成するステップと、
ゲート構造を堆積するステップと、
該メモリデバイスを完成させるステップと
を包含する、方法。
【請求項１３】
前記ＨｆＯ２の層を堆積するステップは、基板を１７０℃まで加熱し、Ｈｆ（ＮＯ３）４、Ｎ２、Ｈ２Ｏ、およびＮ２のパルスを、順次、２秒、１０秒、０．１秒、および１０ｍｓ印加して１サイクルを構成し、該処理を約８０〜４００サイクルを繰り返すステップをさらに含む、請求項１２に記載の方法。
【請求項１４】
前記インサイチュでアニーリングするステップは、約５００℃で約６０秒アニーリングするステップを含む、請求項１２に記載の方法。
【請求項１５】
前記プラズマ露出は、ウェハチャックを約３８０℃まで加熱するステップと、約１００ｍＴｏｒｒのチャンバ圧で、約７０ｓｃｃｍのＨｅおよび３ｓｃｃｍのＯ２、Ｏ３、Ｎ２Ｏ、およびＨ２Ｏからなる群から選択されたガスのフローレートでプラズマガスをチャンバに導入するステップと、ウェハにわたってプラズマ放電を生成するステップと、酸素ラジカルにＨｆＯ２膜を貫通させるステップと、電荷トラッピング膜を生成するステップと、プラズマ放電を約１分から３０分の間維持するステップとを含む、請求項１２に記載の方法。
【請求項１６】
前記ゲート構造を堆積するステップは、ＴｉＮの層を約１００ｎｍの厚さまで堆積するステップを含む、請求項１２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ、特に、ｈｉｇｈ−ｋ電荷トラッピング層が組み込まれた不揮発性メモリを製造する方法に関する。
【背景技術】
【０００２】
本発明のメモリ技術は、例えば、フラッシュメモリなどのＥＥＰＲＯＭ、金属−酸化物−窒化物−酸化物−シリコン（ＭＯＮＯＳ）、およびシリコン−酸化物−窒化物−酸化物−シリコン（ＳＯＮＯＳ）において用いられる技術と類似している不揮発性メモリ技術である。さらに、ｈｉｇｈ−ｋ誘電体、この場合ではＨｆＯ２膜の原子層堆積（ＡＬＤ）、およびプラズマ放電に対する低温露出として公知の技術が本発明の方法において用いられる。
【０００３】
ゲート誘電体は、様々な方法によって形成され得る。目立って有望な方法のうちの２つとして、１）ｈｉｇｈ−ｋ膜のＡＬＤ、および２）低温プラズマ酸化がある。それぞれの方法は、従来のＭＯＳＦＥＴ製造の流れにおいて用いられ得る高品質のゲート誘電体を生成することが明らかにされており、これらの技術はそれぞれの利点を有する。
【０００４】
ゲート誘電体として用いられる材料の重要な特徴として、大量の電荷をトラップしないことがある。上記の製造技術の両方が、この重要な特徴を有するゲート誘電体を生成することが示されている。しかし、ＡＬＤｈｉｇｈ−ｋ膜のプラズマ酸化によって、大量の電荷が保持され得る膜が得られる。これは、従来のＥＥＰＲＯＭ、ＭＯＮＯＳ、またはＳＯＮＯＳデバイスと同様に、不揮発性メモリデバイスにおいて用いられる場合の利点である。電荷の量と、プログラミングおよび消去の容易さとは、上述のメモリ技術と比較してかなりの利点を提供し得る。図１は、従来技術によるＭＯＮＯＳデバイス（ａ）１０を、本発明のデバイス（ｂ）２０と比較して表す図である。デバイス（ａ）１０は、ゲートスタック１２を有し、ゲートスタック１２は、酸化物／窒化物／酸化物スタック上に形成されたゲートＴｉＮ層１４を含む。これらは全て、ｐ−ウェル基板１８上に形成されている。デバイス（ｂ）２０は、ゲートスタック２２を有し、ゲートスタック２２は、基板ｐウェル２８上にプラズマ酸化によって形成された、ＨｆＯ２の層２６上に形成されたゲートＴｉＮ層２４を含む。本発明の方法によって形成されたデバイスの利点は、本明細書中、以下に説明される。
【０００５】
２００３年１月９日に公開された、Ｙａｍａｄａらによる、特許出願ＷＯ２００３００３４７３  Ａ１は、電荷トラッピング特性を有する絶縁膜を有する不揮発性半導体メモリセルを記載する（特許文献１）。
【０００６】
２００１年２月２２日公開された、Ｋａｗａｍｕｒａによる特許出願ＷＯ０１１３３７８  Ａ１は、複数の電荷トラッピング領域を有する不揮発性メモリを記載する（特許文献２）。
【０００７】
２００３年３月４日にＢｕｄｅらに付与された米国特許６，５２８，８４５  Ｂ１は、電荷トラッピング層を有する不揮発性メモリデバイスを記載する（特許文献３）。
【０００８】
１９９９年１２月２８日にＧｒｅｇｏｒらに付与された米国特許６，００８，０９１は、電荷トラッピング層が比較的低い電荷トラップ密度を有するフローティングゲートＭＯＳトランジスタを記載する（特許文献４）。
【０００９】
２００２年１月３日に公開された、Ｆｕｊｉｗａｒｅの米国特許出願２００２／０００５９２  Ａ１は、キャリアトラップ電荷格納機構を有する不揮発性メモリを記載する（特許文献５）。
【特許文献１】国際公開第２００３／００３４７３号
【特許文献２】国際公開第０１／０１３３７８号
【特許文献３】米国特許第６５２８８４５号明細書
【特許文献４】米国特許第６００８０９１号明細書
【特許文献５】米国特許出願公開第２００２／０００５９２号明細書
【発明の開示】
【課題を解決するための手段】
【００１０】
（発明の要旨）
本発明の不揮発性メモリを製造する方法は、基板を準備するステップと、ｈｉｇｈ−ｋ誘電体層を原子層堆積によって堆積するステップと、該基板およびｈｉｇｈ−ｋ誘電体層をインサイチュでアニーリングするステップと、該ｈｉｇｈ−ｋ誘電体層をプラズマ放電に対して露出して、電荷トラッピング層を形成するステップと、ゲート構造を堆積するステップと、該メモリデバイスを完成させるステップとを包含し、それにより上記目的が達成される。
【００１１】
前記ｈｉｇｈ−ｋ誘電体層を堆積するステップは、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、Ｔａ２Ｏ５、Ｙ２Ｏ３、Ｌａ２Ｏ３、およびＳｃＯからなる誘電体の群から選択された誘電体の層を堆積するステップを含んでもよい。
【００１２】
前記ｈｉｇｈ−ｋ誘電体層を堆積するステップは、ＨｆＯ２の層を堆積するステップを含み、基板を１７０℃まで加熱し、Ｈｆ（ＮＯ３）４、Ｎ２、Ｈ２Ｏ、およびＮ２のパルスを、順次、２秒、１０秒、０．１秒、および１０ｍｓ印加して１サイクルを構成し、該処理を約８０〜４００サイクルを繰り返すステップをさらに含んでもよい。
【００１３】
前記インサイチュでアニーリングするステップは、約５００℃で約６０秒アニーリングするステップを含んでもよい。
【００１４】
前記プラズマ露出は、ウェハチャックを約３８０℃まで加熱するステップと、約１００ｍＴｏｒｒのチャンバ圧で、約７０ｓｃｃｍのＨｅおよび３ｓｃｃｍのＯ２、Ｏ３、Ｎ２Ｏ、およびＨ２Ｏからなる群から選択されたガスのフローレートでプラズマガスをチャンバに導入するステップと、ウェハにわたってプラズマ放電を生成するステップと、酸素ラジカルにＨｆＯ２膜を貫通させるステップと、電荷トラッピング膜を生成するステップと、プラズマ放電を約１分から３０分の間維持するステップとを含んでもよい。
【００１５】
前記ゲート構造を堆積するステップは、ＴｉＮの層を約１００ｎｍの厚さまで堆積するステップを含んでもよい。
【００１６】
本発明の不揮発性メモリを製造する方法は、基板を準備するステップと、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、Ｔａ２Ｏ５、Ｙ２Ｏ３、Ｌａ２Ｏ３、およびＳｃＯからなる誘電体の群から選択されたｈｉｇｈ−ｋ誘電体の層を原子層堆積によって堆積するステップと、該基板およびｈｉｇｈ−ｋ誘電体層をインサイチュでアニーリングするステップと、該ｈｉｇｈ−ｋ誘電体層をプラズマ酸化して、電荷トラッピング層を形成するステップと、ゲート構造を堆積するステップと、該メモリデバイスを完成させるステップとを包含し、それにより上記目的が達成される。
【００１７】
前記ｈｉｇｈ−ｋ誘電体層はＨｆＯ２であり、前記ｈｉｇｈ−ｋ誘電体層を堆積するステップは、基板を１７０℃まで加熱し、Ｈｆ（ＮＯ３）４、Ｎ２、Ｈ２Ｏ、およびＮ２のパルスを、順次、２秒、１０秒、０．１秒、および１０ｍｓ印加して１サイクルを構成し、該処理を約８０〜４００サイクルを繰り返すステップをさらに含んでもよい。
【００１８】
前記インサイチュでアニーリングするステップは、約５００℃で約６０秒アニーリングするステップを含んでもよい。
【００１９】
前記プラズマ露出は、ウェハチャックを約３８０℃まで加熱するステップと、約１００ｍＴｏｒｒのチャンバ圧で、約７０ｓｃｃｍのＨｅおよび３ｓｃｃｍのＯ２、Ｏ３、Ｎ２Ｏ、およびＨ２Ｏからなる群から選択されたガスのフローレートでプラズマガスをチャンバに導入するステップと、ウェハにわたってプラズマ放電を生成するステップと、酸素ラジカルにＨｆＯ２膜を貫通させるステップと、電荷トラッピング膜を生成するステップと、プラズマ放電を約１分から３０分の間維持するステップとを含んでもよい。
【００２０】
前記ゲート構造を堆積するステップは、ＴｉＮの層を約１００ｎｍの厚さまで堆積するステップを含んでもよい。
【００２１】
本発明の不揮発性メモリを製造する方法は、基板を準備するステップと、ＨｆＯ２の層を原子層堆積によって堆積するステップと、該基板およびＨｆＯ２誘電体層をインサイチュでアニーリングするステップと、該ＨｆＯ２誘電体層をプラズマ放電に対して露出して、電荷トラッピング層を形成するステップと、ゲート構造を堆積するステップと、該メモリデバイスを完成させるステップとを包含し、それにより上記目的が達成される。
【００２２】
前記ＨｆＯ２の層を堆積するステップは、基板を１７０℃まで加熱し、Ｈｆ（ＮＯ３）４、Ｎ２、Ｈ２Ｏ、およびＮ２のパルスを、順次、２秒、１０秒、０．１秒、および１０ｍｓ印加して１サイクルを構成し、該処理を約８０〜４００サイクルを繰り返すステップをさらに含んでもよい。
【００２３】
前記インサイチュでアニーリングするステップは、約５００℃で約６０秒アニーリングするステップを含んでもよい。
【００２４】
前記プラズマ露出は、ウェハチャックを約３８０℃まで加熱するステップと、約１００ｍＴｏｒｒのチャンバ圧で、約７０ｓｃｃｍのＨｅおよび３ｓｃｃｍのＯ２、Ｏ３、Ｎ２Ｏ、およびＨ２Ｏからなる群から選択されたガスのフローレートでプラズマガスをチャンバに導入するステップと、ウェハにわたってプラズマ放電を生成するステップと、酸素ラジカルにＨｆＯ２膜を貫通させるステップと、電荷トラッピング膜を生成するステップと、プラズマ放電を約１分から３０分の間維持するステップとを含んでもよい。
【００２５】
前記ゲート構造を堆積するステップは、ＴｉＮの層を約１００ｎｍの厚さまで堆積するステップを含んでもよい。
【００２６】
不揮発性メモリを製造する方法は、基板を準備するステップと、ＨｆＯ２の層を原子層堆積によって堆積するステップと、基板およびＨｆＯ２誘電体層をインサイチュでアニーリングするステップと、ＨｆＯ２誘電体層をプラズマ放電に対して露出して、電荷トラッピング層を形成するステップと、ゲート構造を堆積するステップと、メモリデバイスを完成させるステップとを含む。
【００２７】
本発明の目的は、充分に特徴付けられた条件のセットの下で、電荷を効率的にトラップし、解放する誘電体の層を提供することである。
【００２８】
本発明のこの要旨および目的は、本発明の性質を大まかに理解することを可能にするために提供されている。本発明のより完全な理解は、図面と共に、以下の本発明の好適な実施形態の詳細な説明を参照することによって得られる。
【発明を実施するための最良の形態】
【００２９】
本発明の方法の利点は、システムオンチップ回路における場合のように、回路がより複雑になるにつれて、同じチップ上に２つ以上のゲート誘電体の厚さが必要とされ得るようになることである。図２に示すように、３つのタイプのデバイス、４０、５０、および６０は、単一基板３０上に形成される。高速ロジックデバイス４０は、プラズマ酸化物形成された誘電体層４２を含む。メモリトランジスタ５０は、ｈｉｇｈ−ｋ酸化物およびプラズマ露出を有する誘電体層を含み、低パワーロジックデバイス６０は、ｈｉｇｈ−ｋ誘電体層６２を含む。従って、ゲート誘電体の厚みは、低パワーロジック動作が行われるＡＬＤｈｉｇｈ−ｋ膜６２を含み、高速動作が行われる残りの厚み４２は、プラズマ酸化のみによって形成される。両方の処理が行われるチップ５２の領域は、メモリセル用途に適する。
【００３０】
上述したように、本発明の目的は、条件が充分に規定されている状態で、電荷を効率的にトラップし、解放する誘電体の層を形成し、メモリデバイスが製造され得るようにすることである。この層は、チャネルと、ＭＯＳＦＥＴデバイスのゲートとの間に位置する。個々のデバイスのゲート上の短い正のパルスまたは負のパルスは、メモリの状態を、それぞれ、「１」または「０」にプログラムするために用いられる。メモリの状態は、ゲートが「読み出し」条件にされている場合に、デバイスチャネルを通じるコンダクタンスを測定することによって読み出される。
【００３１】
この効率的な電荷トラッピング層は、本発明の方法による２ステップのプロセスで形成される。最初に、ｈｉｇｈ−ｋ誘電体の原子層堆積（ＡＬＤ）が行われる。次に、プラズマ放電に対する露出が、通常は、プラズマ酸化処理の形を取って行われる。これは、高品質ゲート誘電体も成長させ得る。単独では、いずれのステップも、所望の量の電荷トラッピングを生じさせない。このことは、図３のデュアルキャパシタンス−電圧（ＣＶ）スイープにおけるヒステリシスの大きさに現れているとおりである。約４５０℃での形成ガスアニール（従来はＩＣ製造の流れの終わりに向けて行われる）を３０分間行った後、全てのヒステリシスは実質的に低減しているが、図４に示すように、この低電圧範囲におけるスイープにも関わらず、プラズマ酸化の形でプラズマ放電にさらされた後のＨｆＯ２は、依然としてかなり大きい。ＣＶ曲線は、ほぼ室温から１５０℃にわたる範囲の温度で、図５に示すように、形成ガスアニール後のＣＶ特徴における改善を示す。
【００３２】
ＴｉＮゲートおよびＨｆＯＰＯ誘電体を有するキャパシタが、＋５Ｖから−５Ｖまでスイープされ、戻る場合、ヒステリシスは約２Ｖである。約１００℃と１５０℃の間の基板温度で、ヒステリシスは、図６のＣＶスイープに見られるものとほぼ同じか、より大きい。
【００３３】
１ｍｓパルスをゲート上に印加する効果を図６に示す。右側には、リセット後、より高いパルスの高さが、フラットバンド電圧（Ｖｆｂ）を、飽和が見られる約６．５Ｖに達するまでより高く駆動する。デバイスを「１」条件に設定した後、負のパルスがＶｆｂをより低い値に駆動する。この方向には、飽和が見られない。Ｖｆｂの値は、約−１Ｖから＋３Ｖまで変動し得る。これは、メモリデバイスを容易に製造するために充分に大きなウィンドウである。
【００３４】
最終的なＶｆｂに対するパルス幅の効果を図７に示す。図７は、±５Ｖが用いられる場合に、書き込みおよび消去プロセスに対するパルス幅の効果を示す。現行のテスト機器において有効な最小のパルス幅は、１ｍｓであるが、１ｍｓ未満の幅を有するパルスが、書き込みおよび消去動作を行うことができると考えられる。
【００３５】
ＡＬＤｈｉｇｈ−ｋ厚みおよびプラズマ酸化持続時間を最適化するためにほとんど何も行われていないにも関わらず、ヒステリシスウィンドウのサイズが拡大され得、より低い電圧でのプログラミングを可能にするか、または単一トランジスタ上でのマルチビットプログラミングを可能にする可能性がある。
【００３６】
本発明の方法による電荷トラップ層堆積の製造は、以下に説明する通りであり、図８において、まとめて７０で表されている。例えば、ＳＣ１およびＳＣ２を用いる標準的なプレゲート誘電体クリーニングステップを用い、ＨＦ浴で仕上げして、基板が準備される（７２）。原子層ＨｆＯ２のＡＬＤの堆積（７４）は、基板を１７０℃まで加熱し、Ｈｆ（ＮＯ３）４、Ｎ２、Ｈ２Ｏ、およびＮ２のパルスを、順次、２秒、１０秒、０．１秒、および１０ｍｓ印加すること（１サイクルを構成）を必要とする。全体で８０〜４００サイクルが用いられる。約５００℃での約６０秒間のインサイチュ堆積後アニール（７６）によって、本発明の方法の堆積ステップが完了する。
【００３７】
次に、ウェハが、プラズマ酸化のために、プラズマ放電チャンバに入れられ（７８）、ウェハチャックが約３８０℃まで加熱される。圧力が約１００ｍＴｏｒｒに制御された状態で、約７０ｓｃｃｍのＨｅおよび３ｓｃｃｍのＯ２のプラズマガスフローがチャンバに導入される。約７００Ｗで、１３．５６ＭＨｚの誘導的に接続されたプラズマソースは、ウェハにわたってプラズマ放電を生成し、酸素ラジカルがＨｆＯ２膜を貫通するようにし、電荷トラッピング膜が生成される。
【００３８】
約１分から３０分の間のプラズマ持続時間が用いられる。Ｈｅは単独で用いられてもよいし、０％〜１０％の範囲内の酸素の混合物と用いられてもよい。
【００３９】
チャージトラッピング膜上に、ゲートが堆積される（８０）。ＴｉＮ層は、約１００ｎｍの厚さまで反応性スパッタ堆積される。ゲートはパターニングされ、エッチングされ、従来の処理と両立できるステップを用いて、デバイスが完成する（８２）。
【００４０】
所与の厚さのＨｆＯ２について、最適なプラズマ酸化持続時間がある。露出が充分でないか、または露出され過ぎた膜は、より小さいヒステリシスウィンドウを示す。本明細書に記載のプロセスの組み合わせが、集積回路製造の流れに組み込まれて、ＨｆＯ２のＡＬＤおよびプラズマ酸化のいずれか、あるいは両方が、メモリセルアレイは別として、周辺機器用の実際のゲート誘電体を形成するために用いられ得ることが考えられる。ＨｆＯ２のＡＬＤは、同じ有効厚さにおいてより低い漏れ電流を提供するという利点を有し、低パワー用途に適する。プラズマ酸化によって形成されるゲート酸化物は、デバイスチャネル移動度を犠牲にせずに、高品質の薄いＳｉＯ２層を提供する。
【００４１】
基本的な発明は、多くの代替的なｈｉｇｈ−ｋ誘電体、例えば、ＺｒＯ２、ＴｉＯ２、Ｔａ２Ｏ５、Ｙ２Ｏ３、Ｌａ２Ｏ３、ＳｃＯなどを採用し得る。プラズマ酸化は、１３．５６ＭＨｚ以外のＲＦ周波数で、Ｈｅ／Ｏ２以外のガス、例えば、Ｎ２Ｏ、Ｈ２Ｏ、またはＯ３を用いて行われてもよい。
【００４２】
以上、ＡＬＤおよびプラズマ酸化を用いて電荷トラッピング層を製造する方法が開示されてきた。さらなる変形および改変が、添付の特許請求の範囲から逸脱することなしに為され得ることが理解される。
【００４３】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【図面の簡単な説明】
【００４４】
【図１】図１は、従来技術によるＭＯＮＯＳ（ａ）と本発明の方法によるデバイス（ｂ）との間の比較を表す図である。
【図２】図２は、本発明の方法に従って構成されたメモリデバイスの第１の実施形態を示しており、デュアル酸化物技術が、２つのゲート誘電体工程で行われた同じ回路上のメモリトランジスタに組み込まれた状態を示す図である。
【図３】図３は、各プロセス、および組み合わせられたプロセスのＦＧＡ前およびＦＧＡ後のＣＶヒステリシスを示す図である。
【図４】図４は、ＦＧＡ前およびＦＧＡ後のキャパシタンス曲線を示す図である。
【図５】図５は、様々なデバイス温度でのＣＶ曲線を示す図である。
【図６】図６は、１ｍｓパルスの書き込みおよび消去特徴を示す図である。
【図７】図７は、±５Ｖのパルスが印加される場合の、書き込みおよび消去プロセスに対するパルス幅の効果を示す図である。
【図８】図８は、本発明の方法のブロック図である。
【符号の説明】
【００４５】
３０  単一基板
４０  高速ロジックデバイス
４２  誘電体層
５０  メモリトランジスタ
５２  チップ
６０  低パワーロジックデバイス６０
６２  ｈｉｇｈ−ｋ誘電体層
【図３】
2005183940.tif 000003
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図１】
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【図２】
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