(57)【要約】【課題】ハイレベル又はローレベルの同じデータが続く期間の許容値を長くする。【解決手段】第１位相進み信号或いは第１位相遅れ信号にパルスを挿入して第２位相進み信号或いは第２位相遅れ信号を生成するパルス挿入回路と、前記第２位相進み信号と前記第２位相遅れ信号とに基づいて、前記再生クロックと前記基準クロックとの周波数差に対応するデータと前記再生クロックの周波数が前記基準クロックの周波数に対して高いか或いは低いかを表す極性データとを含む第１周波数差情報を生成する周波数差生成回路とを具備する。そして、前記パルス挿入回路は、前記第１周波数差情報に基づいて前記周波数差を補正する周期を算出し、前記周期内に前記第１位相進み信号或いは第１位相遅れ信号が入力されない場合に前記極性データに応じて前記パルスを挿入する。【選択図】      図１
2005064739.tif 000002
【特許請求の範囲】
【請求項１】
外部から入力される入力データと再生クロックとの位相を比較した結果に応じて基準クロックの位相を変化させ、前記再生クロックを生成するクロック信号発生回路に使用されるクロック復元フィルタ回路であって、
前記入力データに対して前記再生クロックの位相が遅れている場合に、前記基準クロックの位相を進めるための第１位相進み信号が入力される第１入力端子と、
前記入力データに対して前記再生クロックの位相が進んでいる場合に、前記基準クロックの位相を遅らせるための第１位相遅れ信号が入力される第２入力端子と、
前記第１位相進み信号或いは第１位相遅れ信号にパルスを挿入して第２位相進み信号或いは第２位相遅れ信号を生成するパルス挿入回路と、
前記第２位相進み信号と前記第２位相遅れ信号とに基づいて、前記再生クロックと前記基準クロックとの周波数差に対応するデータと前記再生クロックの周波数が前記基準クロックの周波数に対して高いか或いは低いかを表す極性データとを含む第１周波数差情報を生成する周波数差生成回路と、
を具備し、前記パルス挿入回路は、前記第１周波数差情報に基づいて前記周波数差を補正する周期を算出し、前記周期内に前記第１位相進み信号或いは第１位相遅れ信号が入力されない場合に前記極性データに応じて前記パルスを挿入することを特徴とするクロック復元フィルタ回路。
【請求項２】
前記周波数差生成回路は、前記第１周波数差情報を所定期間毎に生成し、
前記パルス挿入回路は、前記第１周波数差情報を順次加算し、この加算した加算値に基づいて前記周波数差を補正する周期を算出することを特徴とする請求項１記載のクロック復元フィルタ回路。
【請求項３】
前記パルス挿入回路は、前記第１位相進み信号或いは第１位相遅れ信号が入力された場合に、前記加算値をリセットする回路をさらに具備することを特徴とする請求項２記載のクロック復元フィルタ回路。
【請求項４】
前記パルス挿入回路は、第１パルスと、前記第１パルスの次に挿入する第２パルスとの間隔を前記第１パルスに対応する前記加算値に基づいて決定することを特徴とする請求項３記載のクロック復元フィルタ回路。
【請求項５】
前記周波数差生成回路は、前記第２位相進み信号が入力された場合にはアップカウントし、一方前記第２位相遅れ信号が入力された場合にはダウンカウントするカウンタと、前記カウンタの出力を保持する第１レジスタと、所定時間毎に前記カウンタをリセットし、且つ前記所定時間毎に前記第１レジスタをラッチする信号を生成するタイマとを具備することを特徴とする請求項３又は４記載のクロック復元フィルタ回路。
【請求項６】
前記パルス挿入回路は、前記第１周波数差情報が入力される第１入力部と、第２入力部とを有し、前記第１入力部の前記第１周波数差情報と前記第２入力部の入力データとを加算する加算回路と、前記加算回路の出力を保持すると共に、前記保持したデータを前記加算回路の前記第２入力部に入力する第２レジスタと、前記加算回路の出力が所定値を超えたか否かを検出する桁溢れ検出回路と、前記所定値を超えない場合には前記第１位相進み信号を選択し、一方前記所定値を超えた場合には前記第２レジスタの出力のうち極性を表す信号を反転した信号を選択して前記第２位相進み信号を生成する第１セレクタと、前記所定値を超えない場合には前記第１位相遅れ信号を選択し、一方前記所定値を超えた場合には前記極性を表す信号を選択して前記第２位相遅れ信号を生成する第２セレクタとを具備することを特徴とする請求項５記載のクロック復元フィルタ回路。
【請求項７】
前記パルス挿入回路は、前記第１位相進み信号或いは前記第１位相遅れ信号が入力された場合に、前記第２レジスタをリセットするためのリセット信号を生成するオア回路と、前記所定値を超えた場合に、前記加算回路の出力に基づいて前記所定値を超えた分の溢れ量を生成し、この溢れ量を前記第２レジスタに入力する溢れ量生成回路とをさらに具備することを特徴とする請求項６記載のクロック復元フィルタ回路。
【請求項８】
前記第１周波数差情報が入力される第３入力部と、第４入力部とを有し、前記オア回路が生成するリセット信号が入力された場合には前記第３入力部の入力信号を選択し、一方前記リセット信号が入力されない場合には前記第４入力部の入力信号を選択する第３セレクタと、
前記第３セレクタが出力した第２周波数差情報を保持し、この第２周波数差情報を前記第１周波数差情報に替えて前記パルス挿入回路に入力すると共に、前記第２周波数差情報を前記第３セレクタの第４入力部に入力する第３レジスタとをさらに具備することを特徴とする請求項７記載のクロック復元フィルタ回路。
【請求項９】
外部から入力される入力データから再生クロックを復元するクロック信号再生回路であって、
基準クロックを生成する基準クロック生成回路と、
前記入力データと前記再生クロックとを比較し、前記入力データに対して前記再生クロックの位相が遅れている場合には第１位相進み信号を出力し、一方前記入力データに対して前記再生クロックの位相が進んでいる場合には第１位相遅れ信号を出力する位相比較回路と、
前記第１位相進み信号或いは第１位相遅れ信号にパルスを挿入して第２位相進み信号或いは第２位相遅れ信号を生成するパルス挿入回路と、
前記第２位相進み信号と前記第２位相遅れ信号とに基づいて、前記再生クロックと前記基準クロックとの周波数差に対応するデータと前記再生クロックの周波数が前記基準クロックの周波数に対して高いか或いは低いかを表す極性データと  を含む第１周波数差情報を生成する周波数差生成回路と、
前記第２位相進み信号或いは第２位相遅れ信号に基づいて前記基準クロックの位相を変化する移相回路と、
を具備し、前記パルス挿入回路は、前記第１周波数差情報に基づいて前記周波数差を補正する周期を算出し、前記周期内に前記第１位相進み信号或いは第１位相遅れ信号が入力されない場合に前記極性データに応じて前記パルスを挿入することを特徴とするクロック信号再生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受信データの変化から送信側クロックを再生するクロック信号再生回路に関する。
【背景技術】
【０００２】
１Ｇビット／秒を超えるような高速データを転送する場合、送受信回路の特性や送受信端子に接続される接続器具を含む伝送線路の特性に起因するパルスの遅延や反射および信号パルスと反射パルスとの相互干渉が発生する。よって、送信側が送信データと送信クロックとを同時に送信しても、受信側において受信データと受信クロックとが到達する時刻に差（スキュー）が生じてしまう。これにより、受信側において受信データの内容を判別することが困難となる。そのため、送信側が送信クロックを送信せず、受信側において受信データのハイレベル或いはローレベルのようなレベル遷移から送信クロックを再生するＣＤＲ（Clock Data Recovery）と呼ばれる技術が用いられている。
【０００３】
このＣＤＲを行う場合、受信データのレベル遷移がないと送信クロックが再生できない。よって、確実性を重視する通信規格においては、予め１バイト（８ビット）単位でデータを１０ビット幅に符号化（エンコード）する。そして、エンコード後の１０ビットのデータに、ハイレベルのビットとローレベルのビットとがそれぞれ１ビット以上含まれるようにして直列転送するようにしている。
【０００４】
ところが、このようなエンコードを行うと、データ転送効率が８割に低下してしまう。よって、転送効率を重視する通信規格では、１バイトデータをそのまま直列転送するようにしている。こうした規格では、長期間にわたってハイレベル或いはローレベルの同じデータが続くＣＩＤ（Consecutive Identical Digit）と呼ばれる期間を許容している。
【０００５】
この場合、送信側と受信側とのクロック供給源が生成するそれぞれのクロックに周波数の差があると、同じレベルのデータが続く期間は、再生クロックと受信データとの位相差が時間とともに増大する。そこで、送信側と受信側とのクロック供給源のクロック周波数に許容範囲を設定する。そして、想定される最長のＣＩＤに対して、送信側と受信側とのそれぞれのクロック供給源のクロック周波数が、直列データの全ビットのうち１／２ビット以上の位相差が生じないようにしている。
【０００６】
また、この種の関連技術として、送信側より受信した入力信号からクロック信号を検出し、上記クロック信号に歯抜けが生じていても、正しいクロックを出力するクロック発生回路が開示されている（特許文献１）。
【特許文献１】特開平４−１２７７３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところが、製造バラツキ、温度変化又は電圧変化などの要因により、クロック供給源が生成するクロックの周波数が許容範囲を超えてしまう場合がある。また、ＣＩＤの長さが統計データに基づくものであった場合、ある確率で受信データのうち同じレベルのデータが続く期間が上記最長のＣＩＤを超えてしまう。これにより、受信データの内容が正確に判別できないという問題がある。
【０００８】
さらに、受信データは、ジッタと呼ばれる揺らぎを持っている。よって、このジッタにより、規格内の精度を持つデータ送受信回路であっても、長いＣＩＤに対しては、データ転送の信頼性が保てなくなるという問題がある。
【０００９】
本発明は、上記のような事情に鑑みてなされたもので、ハイレベル又はローレベルの同じデータが続いても再生クロックの位相を変化させることができ、且つ上記同じデータが続く期間の許容値を長くすることができるクロック信号再生回路及びクロック復元フィルタ回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために本発明の第1の側面に係るクロック復元フィルタ回路は、外部から入力される入力データと再生クロックとの位相を比較した結果に応じて基準クロックの位相を変化させ、前記再生クロックを生成するクロック信号発生回路に使用されるクロック復元フィルタ回路であって、前記入力データに対して前記再生クロックの位相が遅れている場合に、前記基準クロックの位相を進めるための第１位相進み信号が入力される第１入力端子と、前記入力データに対して前記再生クロックの位相が進んでいる場合に、前記基準クロックの位相を遅らせるための第１位相遅れ信号が入力される第２入力端子と、前記第１位相進み信号或いは第１位相遅れ信号にパルスを挿入して第２位相進み信号或いは第２位相遅れ信号を生成するパルス挿入回路と、前記第２位相進み信号と前記第２位相遅れ信号とに基づいて、前記再生クロックと前記基準クロックとの周波数差に対応するデータと前記再生クロックの周波数が前記基準クロックの周波数に対して高いか或いは低いかを表す極性データとを含む第１周波数差情報を生成する周波数差生成回路とを有する。前記パルス挿入回路は、前記第１周波数差情報に基づいて前記周波数差を補正する周期を算出し、前記周期内に前記第１位相進み信号或いは第１位相遅れ信号が入力されない場合に前記極性データに応じて前記パルスを挿入する。
【００１１】
また、本発明の第２の側面に係るクロック信号再生回路は、外部から入力される入力データから再生クロックを復元するクロック信号再生回路であって、基準クロックを生成する基準クロック生成回路と、前記入力データと前記再生クロックとを比較し、前記入力データに対して前記再生クロックの位相が遅れている場合には第１位相進み信号を出力し、一方前記入力データに対して前記再生クロックの位相が進んでいる場合には第１位相遅れ信号を出力する位相比較回路と、前記第１位相進み信号或いは第１位相遅れ信号にパルスを挿入して第２位相進み信号或いは第２位相遅れ信号を生成するパルス挿入回路と、前記第２位相進み信号と前記第２位相遅れ信号とに基づいて、前記再生クロックと前記基準クロックとの周波数差に対応するデータと前記再生クロックの周波数が前記基準クロックの周波数に対して高いか或いは低いかを表す極性データとを含む第１周波数差情報を生成する周波数差生成回路と、前記第２位相進み信号或いは第２位相遅れ信号に基づいて前記基準クロックの位相を変化する移相回路とを有する。前記パルス挿入回路は、前記第１周波数差情報に基づいて前記周波数差を補正する周期を算出し、前記周期内に前記第１位相進み信号或いは第１位相遅れ信号が入力されない場合に前記極性データに応じて前記パルスを挿入する。
【発明の効果】
【００１２】
以上詳述したように本発明によれば、ハイレベル又はローレベルの同じデータが続いても再生クロックの位相を変化させることができ、且つ上記同じデータが続く期間の許容値を長くすることができるクロック信号再生回路及びクロック復元フィルタ回路を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について図面を参照して説明する。
【００１４】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るクロック信号再生回路１のブロック図である。なお、同図において、複数ビットを扱う信号線は、太線で表している。以下の図についても同様である。
【００１５】
クロック信号再生回路１は、位相比較回路２と、積分回路３と、判定回路４と、クロック復元フィルタ回路５と、移相回路６とから構成される。
【００１６】
位相比較回路２には、入力データＳａが入力される。この入力データＳａは、通信相手の端末から送信されるデータである。入力データＳａは、例えばクロック信号再生回路１を備えた端末の受信回路から入力される。また、位相比較回路２には、入力データＳａが１ビットずつ直列に入力される。さらに、位相比較回路２には、後述する移相回路６から出力された再生クロックＳｋがフィードバックされて入力される。
【００１７】
この位相比較回路２は、入力データＳａと再生クロックＳｋとの位相を比較し、位相進み信号Ｓｂと位相遅れ信号Ｓｃとを出力する。
【００１８】
図２は、位相比較回路２の入出力タイミングを示す図である。
【００１９】
位相比較回路２は、例えば入力データＳａの各ビット区間の中心に対して、再生クロックＳｋの立上がりまたは立下がりエッジが遅れている場合には、位相進み信号Ｓｂをハイレベルとして出力する。一方、入力データＳａの各ビット区間の中心に対して、再生クロックＳｋの立上がりまたは立下がりエッジが進んでいる場合には、位相遅れ信号Ｓｃをハイレベルとして出力する。実際の回路では、動作遅延のため、位相進み信号Ｓｂ及び位相遅れ信号Ｓｃの出力は、破線のように遅れて変化する。遅延の量は、回路の実現形式に依存する。
【００２０】
位相比較回路２から出力された位相進み信号Ｓｂと位相遅れ信号Ｓｃとは、それぞれ積分回路３に入力される。さらに積分回路３から出力された積分値Ｓｄは、判定回路４に入力される。判定回路４は、積分値Ｓｄに基づいて位相進み信号Ｓｅと位相遅れ信号Ｓｆとを出力する。
【００２１】
図３は、積分回路３と判定回路４との入出力タイミングを示す図である。  
積分回路３は、位相進み信号Ｓｂと位相遅れ信号Ｓｃとを積分する。積分回路３は、例えば再生クロックＳｋの立上がり及び立下がりエッジに同期して動作する。積分回路３は、位相進み信号Ｓｂがハイレベルのときには積分値Ｓｄを1ステップだけ増加させ、一方位相遅れ信号Ｓｃがハイレベルのときには積分値Ｓｄを1ステップだけ減少させる。
【００２２】
積分回路３の積分値Ｓｄは、判定回路４においてレベル判定がなされる。判定回路４は、積分値Ｓｄが正の閾値（＋Ｄ）を超えると、位相進み信号Ｓｅをハイレベルにすると共に、リセット信号Ｓｇもハイレベルにする。このリセット信号Ｓｇは、積分回路３に入力される。積分回路３は、リセット信号Ｓｇが入力されると、積分値Ｓｄをリセットする。また、判定回路４は、積分値Ｓｄが負の閾値（−Ｄ）を超えると、位相遅れ信号Ｓｆをハイレベルにすると共に、リセット信号Ｓｇもハイレベルにして積分値Ｓｄをリセットする。
【００２３】
位相比較回路２の後段に積分回路３と判定回路４とを挿入する理由は、以下の通りである。通常、入力データＳａ或いは再生クロックＳｋには、データの変化点にジッタと呼ばれる揺らぎが存在する。よって、図２において、入力データＳａの各ビット区間の中心と再生クロックＳｋのエッジとが一致することは稀である。
【００２４】
したがって、位相進み信号Ｓｂ或いは位相遅れ信号Ｓｃにも上記ジッタに起因する変化率の高い信号が含まれている。例えば、位相比較回路２の後段に接続される信号処理系の応答時間が、位相進み信号Ｓｂ或いは位相遅れ信号Ｓｃのデータ変化の周期より長い場合、クロック信号再生回路１全体の動作が不安定になってしまう。これを防ぐため、積分回路３と判定回路４とを位相比較回路２の後段に挿入する。これにより、判定回路４の後段に接続された信号処理系に入力される信号の変化率を下げることで、クロック信号再生回路１全体の動作が不安定になるのを防ぐことができる。
【００２５】
判定回路４から出力された位相進み信号Ｓｅと位相遅れ信号Ｓｆとは、クロック復元フィルタ回路５に入力される。クロック復元フィルタ回路５の回路構成及び動作については後述する。クロック復元フィルタ回路５から出力された位相進み信号Ｓｈと位相遅れ信号Ｓｉとは、移相回路６に入力される。
【００２６】
基準クロック生成回路７は、基準クロックＳｊを生成する。この基準クロックＳｊの周波数は、例えば送信側のクロック供給源により生成される送信側クロックの周波数に対応して決定される。また、基準クロックＳｊと上記送信側クロックとの周波数差は、例えば規格化されている許容範囲内に設定される。なお、基準クロック生成回路７を設けずに、周辺回路が生成したクロックを基準クロックＳｊとして用いてもよい。この基準クロックＳｊは、移相回路６に入力される。
【００２７】
移相回路６は、位相進み信号Ｓｈと位相遅れ信号Ｓｉとに基づいて基準クロックＳｊを位相変化させ、再生クロックＳｋを生成する。この再生クロックＳｋは、位相進み信号Ｓｈと位相遅れ信号Ｓｉとの情報に基づいて、基準クロックＳｊの位相を前後に移動したものである。例えば、基準クロックＳｊの位相を１周期内でＮ等分し、位相進み信号Ｓｈが立上がったときには、再生クロックＳｋの位相を２π／Ｎラジアンだけ進める。一方、位相遅れ信号Ｓｉが立上がったときには、再生クロックＳｋの位相を２π／Ｎラジアンだけ遅らせる。
【００２８】
図４は、基準クロックＳｊの１周期内の移相ステップＮが例えば１６の場合における、再生クロックＳｋの基準クロックＳｊに対する相対位相ベクトル（フェーザ）を全て同一の複素平面に書き込んだ図である。同図において、横軸は実数（Ｒｅ）、縦軸は虚数（Ｉｍ）を表す。
【００２９】
図４において、位相進み信号Ｓｈが立上がったときには、反時計回りに２π／Ｎラジアンだけ移動する。一方位相遅れ信号Ｓｉが立上がったときには、時計回りに２π／Ｎラジアンだけ移動する。なお、図４は、移相回路６の動作を簡略的に説明するための図であり、もちろんアナログ的に位相を変化させることも可能である。
【００３０】
なお、実際の回路では、移相回路６に入力される基準クロックＳｊと、移相回路６から出力される再生クロックＳｋとが１相とは限らない。複数の互いに移相のずれたクロックが入出力されることもある。
【００３１】
次に、上記クロック復元フィルタ回路５について説明する。図５は、クロック復元フィルタ回路５の入出力タイミングを示す図である。
【００３２】
クロック復元フィルタ回路５の動作クロックには、例えば再生クロックＳｋを分周した信号が用いられる。クロック復元フィルタ回路５は、入力される位相進み信号Ｓｅと位相遅れ信号Ｓｆとから、再生クロックＳｋと基準クロックＳｊとの周波数差を測定する。そして、この測定した周波数差を内部に記憶する。
【００３３】
クロック復元フィルタ回路５は、上記記憶された周波数差による位相のずれを修正するために必要な位相進み信号Ｓｈ又は位相遅れ信号Ｓｉの周期tCIDよりも、位相進み信号Ｓｅ又は位相遅れ信号Ｓｆのうち、Ｓｅどうし、Ｓｆどうし、又はＳeとＳｆとのいずれかの立上がりエッジ間隔t1が短いか或いは等しい場合には、位相進み信号Ｓｈ又は位相遅れ信号Ｓｉは、位相進み信号Ｓｅ又は位相遅れ信号Ｓｆとそれぞれ等しくなる。上記図５において、パルスｐ１とｐ２とが、パルスｐ１´とｐ２´としてそのまま出力されている。
【００３４】
t1が tCIDよりも大きい場合、クロック復元フィルタ回路５は、周波数差が正（再生クロックＳｋの周波数が基準クロックＳｊの周波数より高い）のときは位相進み信号Ｓｈに立上がりエッジ間隔tCIDのパルスを挿入する。また、t1が tCIDよりも大きい場合で、周波数差が負（再生クロックＳｋの周波数が基準クロックＳｊの周波数より低い）のときには、クロック復元フィルタ回路５は、位相遅れ信号Ｓｉに立上がりエッジ間隔tCIDのパルスを挿入する。上記図５は、周波数差が負のときの例で、パルスｐ４とｐ５とが挿入されている。
【００３５】
また、クロック復元フィルタ回路５は、パルスを挿入する期間として各パルス毎に最適な期間を算出して上記周期tCIDを決定している。すなわち、例えば図６において、パルスｐ４を挿入した際、パルスｐ４による位相変化によっても補正しきれなかった周波数差を算出する。そして、クロック復元フィルタ回路５は、上記補正しきれなかった周波数差を初期値としてパルス５を挿入する周期を決定する。
【００３６】
クロック復元フィルタ回路５は、位相進み信号Ｓｈ又は位相遅れ信号Ｓｉが立上がってから、tCID以内に位相進み信号Ｓｅ又は位相遅れ信号Ｓｆが立上がると、位相進み信号Ｓｅ又は位相遅れ信号Ｓｆを位相進み信号Ｓｈ又は位相遅れ信号Ｓｉとしてそのまま出力する。図６では、パルスｐ３が、パルスｐ３´としてそのまま出力されている。
【００３７】
図６は、クロック復元フィルタ回路５の回路構成の一例を示す図である。  
図６において、クロック復元フィルタ回路５は、周波数差生成回路８と、パルス挿入回路９により構成される。周波数差生成回路８は、パルス挿入回路９の出力である位相進み信号Ｓｈと位相遅れ信号Ｓｉとから、周波数差情報Ｓｌを測定し、パルス挿入回路９に供給する。
【００３８】
パルス挿入回路９は、周波数差情報Ｓｌに基づいて周波数差を打ち消すのに必要な最大入力パルス間隔を計算する。そして、この間隔よりも入力パルス間隔が長くなったときに、周波数差の極性に応じて、位相進み信号Ｓe又は位相遅れ信号Ｓｆに対してパルスを挿入し、位相進み信号Ｓｈ又は位相遅れ信号Ｓｉとして出力する。
【００３９】
図７は、周波数差生成回路８の回路構成の一例を示す図である。  
周波数差生成回路８は、アップダウンカウンタ１０と、レジスタ１１と、タイマ１２により構成される。アップダウンカウンタ１０は、位相進み信号Ｓｈが立上がると１だけ値を増加させ、一方位相遅れ信号Ｓｉが立上がると１だけ値を減少させる。
【００４０】
タイマ１２は、所定時間ごとに制御パルスＳｎを出力する。制御パルスＳｎは、アップダウンカウンタ１０に対してはリセット信号、レジスタ１１に対してはラッチ信号として作用する。すなわち、制御パルスＳｎが立上がると、アップダウンカウンタ１０のカウント値Ｓｍがレジスタ１１にラッチされると同時に、アップダウンカウンタ１０の内容は零にリセットされる。なお、上記所定時間は、例えば長く設定すれば、周波数差の測定の精度は向上するが、追従性が低下する。よって、上記所定時間は、回路に要求される性能によって設計により決定される。
【００４１】
レジスタ１１は、ラッチしたデータを周波数差情報Ｓｌとして出力する。この周波数差情報Ｓｌは、例えば所定の複数ビットからなるデータにより構成される。なお、周波数差情報Ｓｌは、周波数差の極性を表す情報を有している。図８は、周波数差情報Ｓｌを説明するための図である。
【００４２】
説明を簡略化するために、周波数差情報Ｓｌが、例えば３ビットのデータにより構成されているものとする。周波数差情報Ｓｌは、アップダウンカウンタ１０のカウント値ｍが２の補数表現されたデータからなる。これにより、最上位ビットを判定することで、周波数差情報Ｓｌが極性を含む情報として表現される。例えばアップダウンカウンタ１０がカウント値Ｓｍを２の補数表現されたデータで出力する。
【００４３】
図９は、パルス挿入回路９の回路構成の一例を示す図である。このパルス挿入回路９は、例えば周波数差情報Ｓｌが２の補数表現された２進数である場合に正しく動作するように構成されている。
【００４４】
パルス挿入回路９は、レジスタ１３ａ，１３ｂと、加算回路１４と、排他的論理和回路１５と、桁溢れ検出回路１６と、セレクタ１７ａ，１７ｂと、オア回路１８と、インバータ回路１９とにより構成される。
【００４５】
判定回路４からパルス挿入回路９に入力された位相進み信号Ｓｅは、セレクタ１７ａとオア回路１８との入力端に入力される。また、パルス挿入回路９に入力された位相遅れ信号Ｓｆは、セレクタ１７ｂとオア回路１８との入力端に入力される。オア回路１８は、入力端に入力される信号のいずれかがハイレベルの場合に、リセット信号Ｓｒをハイレベルとして出力する。
【００４６】
このリセット信号Ｓｒは、レジスタ１３ｂに入力される。レジスタ１３ｂは、上記リセット信号Ｓｒが入力されると、保持しているデータをリセットする。
【００４７】
周波数差生成回路８からパルス挿入回路９に入力された周波数差情報Ｓｌは、加算回路１４に入力される。また、レジスタ１３ｂから出力されたレジスタ出力Ｓｑも加算回路１４に入力される。加算回路１４は、周波数差情報Ｓｌと上記レジスタ出力Ｓｑとを加算する。加算回路１４から出力された加算出力Ｓｏは、レジスタ１３ｂに入力される。
【００４８】
周波数差情報Ｓｌの最上位ビットｌＭＳＢと、加算出力Ｓｏの最上位ビットｏＭＳＢと、レジスタ出力Ｓｑの最上位ビットｑＭＳＢとは、桁溢れ検出回路１６に入力される。桁溢れ検出回路１６は、加算出力Ｓｏの桁溢れを検出する。
【００４９】
ここでいう桁溢れは、加算回路１４での加算結果が、その加算回路１４の出力ビット幅で表現できる範囲を超えたことを意味する。零でない同じ符号をもつデータどうしを加算すると、加算結果の絶対値は、それぞれのデータの絶対値よりも大きいため、この現象が生じる。加算回路１４の出力ビット幅は、図７におけるタイマ１２から出力される制御パルスＳｎの周期（タイマ周期）によって定まる。周波数差情報Ｓｌは、１タイマ周期の間に位相進み信号Ｓｈがハイレベルになった期間から位相遅れ信号Ｓｉがハイレベルになった期間を引いたものに比例するが、加算回路１４のビット幅をこの比例関係に従って１タイマ周期全体を表わすように定める。なお、この桁溢れの閾値は、本実施形態で示した回路を用いた場合の一例であり、例えば再生クロックＳｋと基準クロックＳｊとの周波数差を打ち消すのに最適な閾値に設定される。
【００５０】
ところで、上記桁溢れの検出は、例えば以下のようにして行われる。  
周波数差情報Ｓｌと加算出力Ｓｏとレジスタ出力Ｓｑとは、例えば２進数で表現されたデータであるものとする。桁溢れ検出回路１６は、先ず、ｌＭＳＢとｑＭＳＢとの符号が同符号であるか否かを判定する。次に、桁溢れ検出回路１６は、ｌＭＳＢとｑＭＳＢとが同符号であると判定した場合、ｌＭＳＢ或いはｑＭＳＢの符号とｏＭＳＢの符号とが異符号であるか否かを判定する。この判定の結果、異符号であると判定した場合、桁溢れ検出回路１６は、加算出力Ｓｏに桁溢れが発生していると判断する。すなわち、同符号の周波数差情報Ｓｌとレジスタ出力Ｓｑとを加算した結果、加算出力Ｓｏが異符号になっている場合に桁溢れが発生していると判断する。
【００５１】
図１０は、桁溢れ検出回路１６の回路構成の一例を示す図である。  
桁溢れ検出回路１６は、一致回路２０と、排他的論理和回路２１と、アンド回路２２とにより構成される。
【００５２】
一致回路２０の入力端には、ｌＭＳＢとｑＭＳＢとが入力される。一致回路２０は、ｌＭＳＢとｑＭＳＢとが同じ信号である場合にハイレベルを出力する。
【００５３】
排他的論理和回路２１の入力端には、ｑＭＳＢとｏＭＳＢとが入力される。排他的論理和回路２１は、ｑＭＳＢとｏＭＳＢとが異なるデータである場合にハイレベルを出力する。
【００５４】
一致回路２０と排他的論理和回路２１との出力信号は、アンド回路２２に入力される。アンド回路２２の出力信号は、桁溢れ信号Ｓｓとして出力される。
【００５５】
図９において、桁溢れ検出回路１６は、例えば加算出力Ｓｏに桁溢れが発生している場合にはハイレベルの信号を、一方加算出力Ｓｏに桁溢れが発生していない場合にはローレベルの信号を桁溢れ信号Ｓｓとして出力する。この桁溢れ信号Ｓｓは、レジスタ１３ａと排他的論理和回路１５との入力端に入力される。
【００５６】
レジスタ１３ａは、桁溢れ検出回路１６からの桁溢れ信号Ｓｓを保持する。レジスタ１３ａから出力された制御信号Ｓｕは、セレクタ１７ａ及び１７ｂの制御端に入力される。
【００５７】
また、レジスタ１３ｂのレジスタ出力Ｓｑの最上位ビットｑＭＳＢは、セレクタ１７ｂの入力端とインバータ回路１９に入力される。上記ｑＭＳＢは、インバータ回路１９により反転されてセレクタ１７ａに入力される。
【００５８】
セレクタ１７ａは、制御端に入力される制御信号Ｓｕがローレベルの場合は、位相進み信号Ｓeを選択する。一方上記制御信号Ｓｕがハイレベルの場合は、インバータ回路１９により出力された信号を出力する。同様に、セレクタ１７ｂは、制御端に入力される制御信号Ｓｕがローレベルの場合は、位相遅れ信号Ｓｆを選択する。一方上記制御信号Ｓｕがハイレベルの場合は、上記ｑＭＳＢを選択する。
【００５９】
排他的論理和回路１５の入力端には、桁溢れ検出回路１６の桁溢れ信号Ｓｓの他に、加算出力Ｓｏの最上位ビットｏＭＳＢが入力される。排他的論理和回路１５は、桁溢れ検出回路１６の桁溢れ信号Ｓｓがハイレベルの場合に、加算出力Ｓｏの最上位ビットのみを反転させる。このデータは溢れ量Ｓｐとしてレジスタ１３ｂに入力される。この溢れ量Ｓｐは、加算出力Ｓｏに桁溢れが発生した場合に、どれだけの量が溢れたかを表すデータである。この動作により、レジスタ１３ｂは、次の桁溢れを検出する際、溢れ量Ｓｐを初期値として順次周波数差情報Ｓｌを加算したデータを記憶することになる。
【００６０】
このように構成されたパルス挿入回路９の動作について説明する。  
位相進み信号Ｓｅ或いは位相遅れ信号Ｓｆのうちいずれかがハイレベルの場合、オア回路１８によってレジスタ１３ｂはリセットされる。よって、加算回路１４によるレジスタ１３ｂのレジスタ出力Ｓｑと周波数差情報Ｓｌとの加算結果である加算出力Ｓｏは、桁溢れを生じない。このため、レジスタ１３ａから出力される制御信号Ｓｕはローレベルとなり、セレクタ１７ａと１７ｂとはそれぞれ位相進み信号Ｓｅと位相遅れ信号Ｓｆとを選択して出力する。
【００６１】
ところが、位相進み信号Ｓｅと位相遅れ信号Ｓｆとがいずれもローレベルの間は、レジスタ１３ｂには周波数差情報Ｓｌのデータが累積的に加算されて蓄えられる。周波数差が正または負のいずれかの値をとる傾向が強いとき、やがて加算回路１４から出力される加算出力Ｓｏは桁溢れを生じる。桁溢れはレジスタ１３ａに記憶されて、制御信号Ｓｕがハイレベルになる。これにより、セレクタ１７ａは、レジスタ１３ｂのレジスタ出力Ｓｑのうち符号を表わす最上位ビットｑＭＳＢ（正のときローレベル、負のときハイレベル）の反転信号を位相進み信号Ｓｈとして出力する。また、セレクタ１７ｂは、上記ｑＭＳＢをそのまま位相遅れ信号Ｓｉとして出力する。
【００６２】
このとき、排他的論理和回路１５によって加算出力Ｓｏの最上位ビットが反転され、溢れ量Ｓｐとしてレジスタ１３ｂに与えられる。このため、次ぎの演算サイクルでは、もはや桁溢れは解消され、レジスタ１３ｂには、溢れた値が残る。そして、次ぎの演算サイクルは、溢れ量Ｓｐを初期値として順次周波数差情報Ｓｌのデータを加算する。
【００６３】
こうして、桁溢れを生じるたびに、位相進み信号Ｓｈ或いは位相遅れ信号Ｓｉとしてパルスが出力されるが、周波数差情報Ｓｌの絶対値が大きいほど、すなわち周波数差が大きいほど桁溢れは生じやすいので、パルス間隔は周波数差に反比例する。こうして挿入されたパルスにより、周波数差が吸収される。
【００６４】
以上詳述したように本実施形態では、位相比較回路２から出力される位相進み信号或いは位相遅れ信号に基づいて、再生クロックＳｋと基準クロックＳｊとの周波数差を測定する。そして、上記周波数差を補正するために必要な位相進み信号或いは位相遅れ信号の周期を算出する。そして、位相比較回路２から出力される位相進み信号或いは位相遅れ信号のパルス間隔が上記周期を超えた場合に、上記周波数差の極性に応じて位相進み信号或いは位相遅れ信号にパルスを挿入するようにしている。
【００６５】
さらに、次のパルスを挿入する際、前のパルスによる位相変化によっても補正しきれなかった周波数差を算出する。そして、次のパルスを挿入する周期を、上記補正しきれなかった周波数差を加えて算出するようにしている。
【００６６】
したがって本実施形態によれば、入力データＳａにハイレベル又はローレベルの同じデータが続いた場合でも、再生クロックＳｋと基準クロックＳｊとの周波数差に応じて再生クロックＳｋの位相を変化させることができる。これにより、上記同じレベルのデータが続く期間の許容値を長くすることができる。
【００６７】
また、再生クロックＳｋの位相を変化させるためのパルスを挿入した場合において、次のパルスを挿入する周期を前のパルスによる位相変化によっても補正しきれなかった周波数差を加えて算出している。よって、各パルスを最適な周期で挿入することが可能となる。
【００６８】
なお、上記第１の実施形態では、積分回路３と判定回路４とを挿入した構成としている。しかし、積分回路３と判定回路４とを挿入しなくても同様に適用可能である。
【００６９】
（第２の実施形態）
第２の実施形態は、上記図６に示したクロック復元フィルタ回路５において、周波数差生成回路８によって形成される位相進み信号Ｓｈ或いは位相遅れ信号Ｓｉのフィードバックループの利得による周波数差情報Ｓｌへの影響を低減するようにしたものである。
【００７０】
図１１は、本発明の第２の実施形態に係るクロック復元フィルタ回路２３の回路ブロック図である。同図において、上記図６と同一部分には同一符号を付して詳しい説明は省略する。
【００７１】
クロック復元フィルタ回路２３は、パルス挿入回路９と、周波数差生成回路８と、セレクタ２４と、レジスタ２５とにより構成される。
【００７２】
周波数差生成回路８から出力された周波数差情報Ｓｌは、セレクタ２４の入力端に入力される。パルス挿入回路９が備えるオア回路１８から出力されたリセット信号Ｓｒは、セレクタ２４の制御端に入力される。
【００７３】
セレクタ２４から出力された周波数差情報Ｓｌ´は、レジスタ２５に入力される。レジスタ２５から出力された周波数差情報Ｓｌ″は、パルス挿入回路９に入力されると共に、セレクタの他の入力端に入力される。
【００７４】
セレクタ２４は、リセット信号Ｓｒのハイレベルが入力された場合には、周波数差情報Ｓｌを選択する。一方リセット信号Ｓｒのローレベルが入力された場合には、周波数差情報Ｓｌ″を選択する。
【００７５】
ところで、上記第1の実施形態で示した図６のクロック復元フィルタ回路５において、位相進み信号Ｓｅ及び位相遅れ信号Ｓｆが共にローレベルの場合、すなわち上記ＣＩＤの期間においては、周波数差情報Ｓｌは、パルス挿入回路９でパルスとして位相進み信号Ｓｈ及び位相遅れ信号Ｓｉに変換され、再び周波数差生成回路８に入るフィードバックループによって保持される。
【００７６】
周波数差情報Ｓｌの値は、フィードバックループの利得が１ならば不変である。しかし周波数差情報Ｓｌの値は、フィードバックループの利得が１より小さいときは時間と共に減少し、一方利得が１より大きいときには時間と共に増加する。
【００７７】
図１１の回路では、周波数差生成回路８とパルス挿入回路９との間に、セレクタ２４とレジスタ２５とが挿入され、周波数差情報Ｓｌを一時的にレジスタ２５に保持するように構成されている。パルス挿入回路９からはリセット信号Ｓｒが引き出され、制御信号としてセレクタ２４に供給されている。そして、リセット信号Ｓｒがローレベルのとき、セレクタ２４は周波数差情報Ｓｌの替わりにレジスタ２５から出力された周波数差情報Ｓｌ″を選択する。この動作により、位相進み信号Ｓｅ及び位相遅れ信号Ｓｆが共にローレベルの期間には、減少も増加もしない周波数差情報Ｓｌ″がパルス挿入回路９に供給されるため、クロック復元フィルタ回路２３の回路動作が安定する。
【００７８】
したがって本実施形態によれば、上記フィードバックループの利得により周波数差情報Ｓｌの値が変化しても、回路動作の影響を低減することができる。
【００７９】
この発明は、上記実施形態に限定されるものではなく、その他、本発明の要旨を変更しない範囲において種々変形して実施可能なことは勿論である。
【図面の簡単な説明】
【００８０】
【図１】本発明の第１の実施形態に係るクロック信号再生回路１のブロック図。
【図２】図１に示した位相比較回路２の入出力タイミングを示す図。
【図３】図１に示した積分回路３と判定回路４との入出力タイミングを示す図。
【図４】再生クロックＳｋの基準クロックＳｊに対する相対位相ベクトルを全て同一の複素平面に書き込んだ図。
【図５】図１に示したクロック復元フィルタ回路５の入出力タイミングを示す図。
【図６】図１に示したクロック復元フィルタ回路５の回路構成の一例を示す図。
【図７】図６に示した周波数差生成回路８の回路構成の一例を示す図。
【図８】周波数差情報Ｓｌの構成を説明するための図。
【図９】図６に示したパルス挿入回路９の回路構成の一例を示す図。
【図１０】図９に示した桁溢れ検出回路１６の回路構成の一例を示す図。
【図１１】本発明の第２の実施形態に係るクロック復元フィルタ回路２３の回路ブロック図。
【符号の説明】
【００８１】
１…クロック信号再生回路、２…位相比較回路、３…積分回路、４…判定回路、５…クロック復元フィルタ回路、６…移相回路、７…基準クロック生成回路、８…周波数差生成回路、９…パルス挿入回路、１０…アップダウンカウンタ、１１，１３ａ，１３ｂ，２５…レジスタ、１２…タイマ、１４…加算回路、１５，２１…排他的論理和回路、１６…桁溢れ検出回路、１７ａ,１７ｂ，２４…セレクタ、１８…オア回路、１９…インバータ回路、２０…一致回路、２２…アンド回路、２３…クロック復元フィルタ回路、Ｓａ…入力データ、Ｓｂ，Ｓｅ，Ｓｈ…位相進み信号、Ｓｃ，Ｓｆ，Ｓｉ…位相遅れ信号、Ｓｋ…再生クロック、Ｓｄ…積分値、Ｓｊ…基準クロック、Ｓｌ，Ｓｌ´，Ｓｌ″…周波数差情報、Ｓｎ…制御パルス、Ｓｍ…カウント値、Ｓｏ…加算出力、Ｓｐ…溢れ量、Ｓｑ…レジスタ出力、Ｓｒ…リセット信号、Ｓｓ…桁溢れ信号、Ｓｕ…制御信号、ｌＭＳＢ…周波数差情報Ｓｌの最上位ビット、ｏＭＳＢ…加算出力Ｓｏの最上位ビット、ｑＭＳＢ…レジスタ出力Ｓｑの最上位ビット。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2005064739.tif 000011
【図１０】
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【図１１】
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