(57)【要約】【課題】  Ｉ／Ｏセルを効率良く使用でき且つ電気的特性の制約も抑制できる半導体装置及びその製造方法を提供する。【解決手段】  本発明に係る半導体装置は、半導体チップ１の外周に沿って配置された複数のＩ／Ｏセル２と、Ｉ／Ｏセル２に接続された第１の配線３と、第１の配線に接続された第１のパッド５と、第１の配線３と接続されている前記Ｉ／Ｏセルに隣接するＩ／Ｏセルに接続された第２の配線４と、第２の配線４に接続された第２のパッド６と、を具備し、第１の配線３及び第１のパッド５は半導体チップ１の外周側に引き出され、第２の配線４及び第２のパッド６は半導体チップ１の内側に引き出され、各々のＩ／Ｏセルから引き出される第１の配線３と第２の配線４は交互に配置され、第２の配線４及び第２のパッド６は第１の配線３より上層に形成され、第２のパッド６はＩ／Ｏセル２の上方に配置されている。【選択図】        図１
2005064193.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップの外周に沿って配置された複数のＩ／Ｏセルと、
前記Ｉ／Ｏセルに接続された第１の配線と、
前記第１の配線に接続された第１のパッドと、
前記第１の配線と接続されている前記Ｉ／Ｏセルに隣接するＩ／Ｏセルに接続された第２の配線と、
前記第２の配線に接続された第２のパッドと、
を具備し、
前記第１の配線及び前記第１のパッドは前記半導体チップの外周側に引き出されており、
前記第２の配線及び前記第２のパッドは前記半導体チップの内側に引き出されている半導体装置。
【請求項２】
各々のＩ／Ｏセルから引き出される第１の配線と第２の配線は交互に配置されている請求項１に記載の半導体装置。
【請求項３】
前記第２の配線及び前記第２のパッドは前記第１の配線より上層に形成されている請求項１又は２に記載の半導体装置。
【請求項４】
前記第２のパッドは前記Ｉ／Ｏセルの上方に配置されている請求項３に記載の半導体装置。
【請求項５】
前記第１のパッド上に形成された第１のバンプと、前記第２のパッド上に形成された第２のバンプと、をさらに具備する請求項１乃至４のうちのいずれか一項に記載の半導体装置。
【請求項６】
半導体基板に複数のＩ／Ｏセルを半導体チップの外周に沿って形成する工程と、
前記Ｉ／Ｏセル上に絶縁膜を形成する工程と、
前記絶縁膜上に第１の配線を形成する工程と、
前記第１の配線及び前記絶縁膜の上にパッシベーション膜を形成する工程と、
前記パッシベーション膜上に第２の配線、第１及び第２のパッドを形成する工程と、
を具備する半導体装置の製造方法であって、
前記第１のパッドは前記第１の配線に接続され、
前記第１の配線は前記Ｉ／Ｏセルに接続され、
前記第２のパッドは前記第２の配線に接続され、
前記第２の配線は、前記第１の配線と接続されている前記Ｉ／Ｏセルに隣接するＩ／Ｏセルに接続され、
前記第１の配線及び前記第１のパッドは前記半導体チップの外周側に引き出され、
前記第２の配線及び前記第２のパッドは前記半導体チップの内側に引き出されている半導体装置の製造方法。
【請求項７】
前記第２の配線、第１及び第２のパッドを形成する工程の後に、前記第１のパッド上に第１のバンプを形成すると共に前記第２のパッド上に第２のバンプを形成する工程をさらに具備する請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係わり、特に、Ｉ／Ｏセルを効率良く使用でき且つ電気的特性の制約も抑制できる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
図４は、従来の半導体装置を示す平面図である。
半導体基板１０１に複数のＩ／Ｏセル１０２，１０２ａが並べて配置されている。各々のＩ／Ｏセル１０２には配線１０６が引き出されており、この配線１０６の延長上にパッド１０５が接続されている。パッド１０５はインラインで配置する。この際のパッドピッチは、６０μｍ以上のピッチを必要とするワイヤボンディングに対応させるために、８０μｍ〜７０μｍの範囲内で変化させる。但し、Ｉ／Ｏセル１０２のピッチが５０μｍであるため、インライン配置でパッドピッチを８０〜７０μｍとすると、使用できないＩ／Ｏセル１０２ａが比較的多く発生してしまう。従って、図４に示す半導体装置では、Ｉ／Ｏセルを有効に利用することができない。また、チップサイズが大きくなってしまうという欠点もある。
【０００３】
図５は、他の従来の半導体装置を示す平面図であり、図４と同一部分には同一符号を付す。
各々のＩ／Ｏセル１０２には配線１０３，１０４が引き出されており、この配線１０３，１０４の延長上にパッド１０５が接続されている。パッド１０５は千鳥状に配置されている。このように千鳥状に配置することにより、Ｉ／Ｏセル１０２が５０μｍ程度の非常に狭いピッチである場合でもＩ／Ｏセルを有効に利用して多ピンを実現することができる。
【０００４】
つまり、パッド１０５と外部端子（図示せず）とをワイヤボンディングにより接続する場合は、パッドのピッチを６０μｍ以上とする必要があるため、一列に並べてパッドを配置すると利用できないＩ／Ｏセルが増えてしまう。しかし、パッド１０５を千鳥状に配置することにより、利用できないＩ／Ｏセルを低減することができ、Ｉ／Ｏセルを有効に利用することが可能となる。
【０００５】
しかしながら、図５に示す半導体装置では、配線１０３と配線１０４とでは配線の幅が異なる。配線１０３と配線１０３との間にパッド１０４を配置するため、配線１０３は配線１０４に比べて配線幅を狭くしなければならない。配線幅は広くとりたいので、千鳥状にパッドを配置する場合の欠点となる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記従来の半導体装置では、パッドをインラインで配置しているため、自由度が少ない構成である上、Ｉ／Ｏセルを効率良く使用することができず、デザインルールとの密接な関係により多ピンを実現することが困難であった。
【０００７】
また、上記他の従来の半導体装置では、パッドを千鳥状に配置することでＩ／Ｏセルを効率良く利用しようとしているが、千鳥状に配置したパッド１０５によってチップ面積が増大するという欠点がある。また、配線１０３と配線１０３との間にパッド１０４を配置するため、配線１０３は配線１０４に比べて配線幅を狭くしなければならない。このように配線の幅が制約されることから、配線の細線効果により抵抗が増大したり、マイグレーションが低下するなどの電気的特性の制約が発生してしまう。
【０００８】
本発明は上記のような事情を考慮してなされたものであり、その目的は、Ｉ／Ｏセルを効率良く使用でき且つ電気的特性の制約も抑制できる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明に係る半導体装置は、半導体チップの外周に沿って配置された複数のＩ／Ｏセルと、
前記Ｉ／Ｏセルに接続された第１の配線と、
前記第１の配線に接続された第１のパッドと、
前記第１の配線と接続されている前記Ｉ／Ｏセルに隣接するＩ／Ｏセルに接続された第２の配線と、
前記第２の配線に接続された第２のパッドと、
を具備し、
前記第１の配線及び前記第１のパッドは前記半導体チップの外周側に引き出されており、
前記第２の配線及び前記第２のパッドは前記半導体チップの内側に引き出されている。
【００１０】
上記半導体装置によれば、第１の配線及び第１のパッドを半導体チップの外周側に引き出し、第２の配線及び第２のパッドを半導体チップの内側に引き出している。即ち、Ｉ／Ｏセルから引き出す配線及びパッドを半導体チップの外周側と内側に交互に引き出すことにより、Ｉ／Ｏセルを効率良く使用することが可能となると共に、第１及び第２の配線それぞれの幅が制約されることがなく、配線幅を広くとることができるため、配線の抵抗増大やマイグレーションの低下などの電気的特性の制約が発生することを抑制できる。
【００１１】
また、本発明に係る半導体装置においては、各々のＩ／Ｏセルから引き出される第１の配線と第２の配線は交互に配置されていることが好ましい。
また、本発明に係る半導体装置において、前記第２の配線及び前記第２のパッドは前記第１の配線より上層に形成されていることが好ましい。
【００１２】
また、本発明に係る半導体装置において、前記第２のパッドは前記Ｉ／Ｏセルの上方に配置されていることが好ましい。
また、本発明に係る半導体装置においては、前記第１のパッド上に形成された第１のバンプと、前記第２のパッド上に形成された第２のバンプと、をさらに具備することも可能である。
【００１３】
本発明に係る半導体装置の製造方法は、半導体基板に複数のＩ／Ｏセルを半導体チップの外周に沿って形成する工程と、
前記Ｉ／Ｏセル上に絶縁膜を形成する工程と、
前記絶縁膜上に第１の配線を形成する工程と、
前記第１の配線及び前記絶縁膜の上にパッシベーション膜を形成する工程と、
前記パッシベーション膜上に第２の配線、第１及び第２のパッドを形成する工程と、
を具備する半導体装置の製造方法であって、
前記第１のパッドは前記第１の配線に接続され、
前記第１の配線は前記Ｉ／Ｏセルに接続され、
前記第２のパッドは前記第２の配線に接続され、
前記第２の配線は、前記第１の配線と接続されている前記Ｉ／Ｏセルに隣接するＩ／Ｏセルに接続され、
前記第１の配線及び前記第１のパッドは前記半導体チップの外周側に引き出され、
前記第２の配線及び前記第２のパッドは前記半導体チップの内側に引き出されている。
【００１４】
また、本発明に係る半導体装置の製造方法においては、前記第２の配線、第１及び第２のパッドを形成する工程の後に、前記第１のパッド上に第１のバンプを形成すると共に前記第２のパッド上に第２のバンプを形成する工程をさらに具備することも可能である。
【発明を実施するための形態】
【００１５】
以下、図面を参照して本発明の実施の形態について説明する。
（実施の形態１）
図１（Ａ）は、本発明の実施の形態１による半導体装置を示す平面図であり、図１（Ｂ）は、図１（Ａ）に示す１Ｂ−１Ｂ線に沿った断面図である。
【００１６】
図１（Ａ）に示すように、半導体基板（半導体チップ）１には複数のＩ／Ｏセル２が並べて配置されている。各々のＩ／Ｏセル２には第１及び第２の配線３，４が引き出されており、第１及び第２の配線３，４それぞれの延長上に第１及び第２のパッド５，６が接続されている。第１の配線３及び第１のパッド５はチップ１の外側に向けて引き出されている。第２の配線４及び第２のパッド６は、再配線技術を用いてチップ１の内側に向けて引き出され、Ｉ／Ｏセル２の上方に配置されている。即ち、第２の配線４及び第２のパッド６は第１の配線３より上層に形成されている。Ｉ／Ｏセルから引き出す配線及びパッドをＩ／Ｏセルの端部に対してチップの外側と内側に交互に配置することにより、５０μｍピッチで配置したＩ／Ｏセル全てを使用することができ、Ｉ／Ｏセルを効率良く使用することが可能となる。
【００１７】
次に、パッドと配線の製造方法について説明する。
図１（Ｂ）に示すように、シリコン基板（図示せず）の上方に絶縁膜７を形成する。次いで、この絶縁膜７の上にＡｌ合金膜をスパッタリングにより堆積し、このＡｌ合金膜をパターニングすることにより、絶縁膜７上には第１の配線３、配線５ａ及びパッド５ｂが形成される。パッド５ｂは第１の配線３に繋げられている。
【００１８】
次いで、パッド５ｂ及び第１の配線３、配線５ａを含む全面上にパッシベーション膜８をＣＶＤ（chemical vapor deposition）法により堆積する。このパッシベーション膜８はシリコン窒化膜又はシリコン酸化膜とシリコン窒化膜の積層膜により構成される。
【００１９】
次に、パッシベーション膜８の上に再配線技術を用いて第１及び第２のパッド５，６及び第２の配線４を形成する。
すなわち、パッシベーション膜８の上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、パッシベーション膜８上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてパッシベーション膜８をエッチングすることにより、パッシベーション膜８にはパッド５ｂ上に位置する開孔部８ａ及び配線５ａ上に位置する開孔部８ｂが形成される。配線５ａはパッシベーション膜８の下で対応するＩ／Ｏセルに接続されている。次いで、開孔部８ａ，８ｂ内及びパッシベーション膜８上にＡｌ合金膜をスパッタリングにより堆積し、このＡｌ合金膜をパターニングする。これにより、開孔部８ａ内及びパッシベーション膜８上にはＡｌ合金膜からなる第１のパッド５が形成され、開孔部８ｂ内及びパッシベーション膜８上にはＡｌ合金膜からなる第２のパッド６及び第２の配線４が形成される。第１のパッド５はパッド５ｂを介して第１の配線３に電気的に接続され、第２のパッド６は第２の配線４を介して配線５ａに電気的に接続される。
【００２０】
次に、第１及び第２のパッド５，６、第２の配線４を含む全面上に絶縁膜９をＣＶＤ法により堆積する。次いで、この絶縁膜９の上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、絶縁膜９上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして絶縁膜９をエッチングすることにより、絶縁膜９には第１及び第２のパッド５，６上に位置する開孔部９ａ，９ｂが形成される。開孔部９ａにより第１のパッド５が露出され、開孔部９ｂにより第２のパッド６が露出される。この露出した第１及び第２のパッド５，６は外部端子とワイヤボンディングにより接続する際に用いられる。
【００２１】
上記実施の形態１によれば、Ｉ／Ｏセルから引き出す第１の配線３及び第１のパッド５をＩ／Ｏセルの端部に対してチップの外側に配置し、Ｉ／Ｏセルから引き出す第２の配線４及び第２のパッド６をＩ／Ｏセルの端部に対してチップの内側に配置する。即ち、Ｉ／Ｏセルから引き出す配線及びパッドをＩ／Ｏセルの端部に対してチップの外側と内側とで交互に配置することにより、５０μｍピッチで配置したＩ／Ｏセル全てを使用することができ、Ｉ／Ｏセルを効率良く使用することが可能となる。従って、多ピンを容易に実現できる。
【００２２】
また、本実施の形態では、ウエハレベルＣＳＰ(chip size package)等で使用する再配線技術を用いることから、プロセス工程（ウエハ流動工程）が増えることがない。
また、本実施の形態では、Ｉ／Ｏセルからパッドまでの配線長さを最小の長さとすることができるため、チップサイズとして無駄を無くすことができ、チップサイズを小さくすることができる。
【００２３】
また、本実施の形態では、配線幅が制約されることがなく、配線幅を広くとることができるため、配線の抵抗増大やマイグレーションの低下などの電気的特性の制約が発生することを抑制できる。
尚、上記実施の形態１では、配線及びパッドをＡｌ合金膜で形成しているが、材質はＡｌ合金に限定されるものではなく、配線及びパッドをＡｌ膜、Ｃｕ膜又はＣｕ合金膜で形成することも可能である。
また、多ピン構造を必要としない半導体装置には、再配線技術によるパッド形成を行わないことで従来品としてのチップ構造を共用することも可能である。
【００２４】
（実施の形態２）
図２は、本発明の実施の形態２による半導体装置を示す平面図であり、図１（Ａ）と同一部分には同一符号を付し、異なる部分についてのみ説明する。
第２の配線４及びそれに繋げられた第２のパッド６は再配線技術を用いてパッシベーション膜上に形成しているため、実施の形態１のようなＩ／Ｏセルの上方に第２のパッド６を配置する必要はなく、図２に示すように、Ｉ／Ｏセル以外の領域に第２のパッド６を配置しても良い。
【００２５】
上記実施の形態２においても実施の形態１と同様の効果を得ることができる。
また、再配線技術による第２の配線４及び第２のパッド６は、チップレイアウトに依存しないため、チップ上の任意に位置に配置することができ、レイアウトの自由度が非常に高い。
【００２６】
（実施の形態３）
図３（Ａ）〜（Ｃ）は、本発明の実施の形態３による半導体装置の製造方法を示す断面図であり、図１（Ｂ）と同一部分には同一符号を付す。
絶縁膜９に開孔部９ａ，９ｂを形成する工程までは実施の形態１と同様であるので説明を省略し、この次の工程から説明する。
【００２７】
図３（Ａ）に示すように、開孔部９ａ，９ｂ内及び絶縁膜９を含む全面上にスパッタリングによりＴｉＷなどからなるアンダーバンプメタル層１０を形成する。
次に、図３（Ｂ）に示すように、このアンダーバンプメタル層１０の上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像する。これにより、アンダーバンプメタル層１０上には、パッド５，６上に位置するバンプ形成領域に開孔部１１ａ，１１ｂを有するレジストパターン１１が形成される。この後、レジストパターン１１をマスクとしてアンダーバンプメタル層１０の上に金属メッキ法によりＡｕバンプ１２，１３を形成する。
【００２８】
次に、図３（Ｃ）に示すように、レジストパターン１１を剥離し、Ａｕバンプ１２，１３をマスクとしてアンダーバンプメタル層１０をエッチングする。これにより、Ａｕバンプ１２，１３の下に位置するアンダーバンプメタル層１０が残され、それ以外のアンダーバンプメタル層は除去される。Ａｕバンプ１２はアンダーバンプメタル層１０を介して第１のパッド５に接続される。Ａｕバンプ１３はアンダーバンプメタル層１０を介して第２のパッド６に接続される。Ａｕバンプ１２，１３は、ＴＡＢ(tape automated bonding)実装を行う際に、テープ上に形成したＣｕパターンにＳｎメッキしたリードと加熱加圧圧着するものである。
【００２９】
上記実施の形態３においても実施の形態１及び２と同様の効果を得ることができる。
尚、本発明は上記実施の形態に限定されず、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施の形態１による半導体装置を示す平面図、断面図。
【図２】本発明の実施の形態２による半導体装置を示す平面図。
【図３】本発明の実施の形態３による半導体装置の製造方法を示す断面図。
【図４】従来の半導体装置を示す平面図。
【図５】他の従来の半導体装置を示す平面図。
【符号の説明】
【００３１】
１…半導体基板（半導体チップ）、２…Ｉ／Ｏセル、３…第１の配線、４…第２の配線、５…第１のパッド、５ａ…配線、５ｂ…パッド、６…第２のパッド、７…絶縁膜、８…パッシベーション膜、８ａ，８ｂ…開孔部、９…絶縁膜、９ａ，９ｂ…開孔部、１０…アンダーバンプメタル層、１１…レジストパターン、１１ａ，１１ｂ…開孔部、１２，１３…Ａｕバンプ、１０１…半導体基板、１０２，１０２ａ…Ｉ／Ｏセル、１０３…、１０３，１０４…配線、１０５…パッド、１０６…配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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