(57)【要約】【課題】半導体基板の転移を抑える防止膜を埋め込みコンタクトの側壁とトランジスタの一つの拡散層との間にのみ形成することで、ストレージノード電極と埋め込みコンタクトとの間の低抵抗化を可能とする。【解決手段】半導体基板１１に、絶縁ゲート型電界効果トランジスタ２３と、トレンチ型のキャパシタ１８と、トランジスタ２３の一つの拡散層２７とキャパシタ１８の第２ストレージノード電極１７とに接続するもので半導体基板１１に埋め込まれるように形成された埋め込みコンタクト２０とを有する半導体装置１であって、第２ストレージノード電極１７,埋め込みコンタクト２０間に介在物を含まず第２ストレージノード電極１７,埋め込みコンタクト２０同士が直接接触する状態に形成され、埋め込みコンタクト２０側壁,拡散層２７間に半導体基板１１の転移を抑える防止膜１９が形成されているものである。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板に形成された絶縁ゲート型電界効果トランジスタと、
半導体基板に形成されたトレンチ型のキャパシタと、
前記絶縁ゲート型電界効果トランジスタの一つの拡散層と前記トレンチ型のキャパシタのストレージノード電極とに接続するもので前記半導体基板に埋め込まれるように形成された埋め込みコンタクトとを有する半導体装置であって、
前記ストレージノード電極と前記埋め込みコンタクトとの間に介在物を含まず前記ストレージノード電極および前記埋め込みコンタクト同士が直接接触する状態に形成され、
前記埋め込みコンタクトの側壁と前記トランジスタの一つの拡散層との間に前記半導体基板の転移を抑える防止膜が形成されている
ことを特徴とする半導体装置。
【請求項２】
前記防止膜は電子のトンネル現象が得られる膜厚に形成された絶縁薄膜からなる
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基板に形成された絶縁ゲート型電界効果トランジスタと、
半導体基板に形成されたトレンチ型のキャパシタと、
前記絶縁ゲート型電界効果トランジスタの一つの拡散層と前記トレンチ型のキャパシタのストレージノード電極とに接続するもので前記半導体基板に埋め込まれるように形成された埋め込みコンタクトと
を有する半導体装置が一つのメモリセルとなるダイナミックランダムアクセスメモリであって、
前記ストレージノード電極と前記埋め込みコンタクトとの間に介在物を含まず前記ストレージノード電極および前記埋め込みコンタクト同士が直接接触する状態に形成され、
前記埋め込みコンタクトの側壁と前記トランジスタの一つの拡散層との間に前記半導体基板の転移を抑える防止膜が形成されている
ことを特徴とするダイナミックランダムアクセスメモリ。
【請求項４】
半導体基板に形成された絶縁ゲート型電界効果トランジスタと、
半導体基板に形成されたトレンチ型のキャパシタと、
前記絶縁ゲート型電界効果トランジスタの一つの拡散層と前記トレンチ型のキャパシタのストレージノード電極とに接続するもので前記半導体基板に埋め込まれるように形成された埋め込みコンタクトと
を有する半導体装置の製造方法であって、
前記ストレージノード電極と前記埋め込みコンタクトとの間に介在物を含まず前記ストレージノード電極および前記埋め込みコンタクト同士を直接接触する状態に形成するとともに、
前記埋め込みコンタクトの側壁と前記トランジスタの一つの拡散層との間に前記半導体基板の転移を抑える防止膜を形成する
ことを特徴とする半導体装置の製造方法。
【請求項５】
前記キャパシタおよび前記埋め込みコンタクトを形成する工程は、
前記半導体基板に前記トレンチを形成した後に前記トレンチ下部の前記半導体基板側に前記キャパシタの電極となる拡散層を形成する工程と、
前記トレンチの内面にキャパシタ絶縁膜を形成する工程と、
前記トレンチ内の底部側に第１ストレージノード電極を形成する工程と、
前記第１ストレージノード電極上の前記トレンチ内壁にカラー絶縁膜を形成する工程と、
前記トレンチ内の第１ストレージノード電極上に前記カラー絶縁膜を介して第２ストレージノード電極を形成する工程と、
前記第２ストレージノード電極上の前記トレンチ側壁のみに前記防止膜を形成する工程と、
前記第２ストレージノード電極上の前記トレンチを埋め込むように埋め込みコンタクトを形成する工程と
を備えたことを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記防止膜を形成する工程は、
前記第２ストレージノード電極上の前記トレンチ内面に前記防止膜を形成する工程と、
前記防止膜を介して前記第２ストレージノード電極上の前記トレンチ側壁に前記防止膜の保護膜を、前記ストレージノード電極と同種の材料で形成する工程と、
前記保護膜をマスクにして前記第２ストレージノード電極上のトレンチ底部の前記防止膜を除去する工程と
からなることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記キャパシタおよび前記埋め込みコンタクトを形成する工程は、
前記半導体基板に前記トレンチを形成した後に前記トレンチ下部の前記半導体基板側に前記キャパシタの電極となる拡散層を形成する工程と、
前記トレンチの内面にキャパシタ絶縁膜を形成する工程と、
前記トレンチ内の底部側に第１ストレージノード電極を形成する工程と、
前記第１ストレージノード電極上の前記トレンチ内壁にカラー絶縁膜を形成する工程と、
カラー絶縁膜上の前記トレンチ側壁に前記防止膜を形成する工程と、
前記トレンチ内の第１ストレージノード電極上に第２ストレージノード電極および埋め込みコンタクトを形成する工程と
を備えたことを特徴とする請求項４記載の半導体装置の製造方法。
【請求項８】
前記防止膜を形成する工程は、
前記第１ストレージノード電極上の前記トレンチ内面にカラー絶縁膜を介して前記防止膜を形成する工程と、
前記第１ストレージノード電極上の前記トレンチ側壁側に形成されている前記防止膜のみを被覆する保護膜を前記ストレージノード電極と同種の材料で形成する工程と、
前記保護膜をマスクにして前記第１ストレージノード電極上のトレンチ底部の前記防止膜を除去する工程と
からなることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記防止膜を電子のトンネル現象が得られる膜厚を有する絶縁薄膜で形成する
ことを特徴とする請求項４記載の半導体装置の製造方法。
【請求項１０】
半導体基板に形成された絶縁ゲート型電界効果トランジスタと、
半導体基板に形成されたトレンチ型のキャパシタと、
前記絶縁ゲート型電界効果トランジスタの一つの拡散層と前記トレンチ型のキャパシタのストレージノード電極とに接続するもので前記半導体基板に埋め込まれるように形成された埋め込みコンタクトと
を有する半導体装置が一つのメモリセルとなるダイナミックランダムアクセスメモリの製造方法であって、
前記ストレージノード電極と前記埋め込みコンタクトとの間に介在物を含まず前記ストレージノード電極および前記埋め込みコンタクト同士が直接接触する状態に形成するとともに、
前記埋め込みコンタクトの側壁と前記トランジスタの一つの拡散層との間に前記半導体基板の転移を抑える防止膜を形成する
ことを特徴とするダイナミックランダムアクセスメモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイナミックランダムアクセスメモリ（以下ＤＲＡＭという）のキャパシタの抵抗を低減することが容易な半導体装置および半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
トレンチキャパシタを備え、そのトレンチキャパシタとトランジスタの拡散層とがトレンチキャパシタ上に形成されたポリシリコンからなる埋め込みコンタクト部によりなされているＤＲＡＭでは、上記埋込みコンタクトを形成する際に、結晶の異常成長を防ぐためにトランジスタの拡散層が形成されるシリコン基板と埋め込みコンタクトとの接触面に、窒化シリコン（ＳｉＮ）膜等の薄膜を形成している（例えば、特許文献１参照）。
【０００３】
上記構成のＤＲＡＭでは、キャパシタのストレージノード電極を形成するポリシリコン表面と上記埋め込みコンタクトのポリシリコン表面との界面にも結晶の異常成長を防ぐための窒化シリコン膜等の絶縁薄膜が形成される。このことが、ストレージノード電極と埋め込みコンタクトとの間を高抵抗にしている一因となっている。これを回避するために、ドライエッチング技術を用いて上記絶縁薄膜を異方的に除去した場合、被エッチング対象物が絶縁薄膜であるため、ドライエッチング中に、不純物イオンがシリコン基板に注入されることになり、この不純物イオンによって電気特性や信頼性の劣化を招くという問題があった。
【０００４】
上記問題点を防ぐためには、機能的に必要なシリコン基板の上記埋め込みコンタクト接触面に、上記絶縁薄膜やストレージノード電極の構成材料であるポリシリコンとは異なる材質の膜として酸化シリコン（ＳｉＯ2）膜を形成した後、異方性エッチングにより、上記酸化シリコン膜と上記絶縁薄膜のストレージノード電極上に形成されている部分とをエッチングすれば、シリコン基板の接触面には上記絶縁薄膜が残り、ストレージノード電極上の上記絶縁薄膜はエッチング除去される。
【０００５】
しかしながら、この場合、シリコン基板の上記埋め込みコンタクト接触面に形成されている上記絶縁薄膜を保護していた酸化シリコン膜は、この酸化シリコン膜を形成した直後にウエットエッチング等で除去される必要があるが、このウエットエッチングの際には、上記絶縁薄膜に対する汚染（コンタミネーション）および膜表面に対するウエットエッチングダメージが電気的特性に悪影響を及ぼさないようにすることが困難である。またエッチングダメージを最小化するためにオーバーエッチング量を最小限にとどめると、ストレージノード電極上に酸化シリコン膜が残り、著しい高抵抗化を招く。
【０００６】
絶縁薄膜の膜厚、膜質均一性は、シリコン基板中への不純物の注入を防ぐため、およびコンタクト抵抗値のバラツキを押さえるために、上記絶縁薄膜の形成後は連続して埋め込みコンタクトを形成するポリシリコンの成膜を行って、膜質の安定化を図る。
【０００７】
上記説明したような制限から、実質的にはストレージノード電極と埋め込みコンタクトとのポリシリコン／ポリシリコン界面の上記絶縁薄膜の除去は極めて困難であり、そのため、一つの高抵抗となる原因を除去することができていなかった。
【０００８】
また、シリンダー状に形成されたカラー酸化膜の上部をエッチング除去するためにストレージノード電極を２層構造としている（例えば、特許文献１参照）。このような２層構造とすることは、カラー酸化膜の上部をエッチングするための高さ合わせマスクをレジスト等の簡単に剥離できる材料で行えば、上部の第２ストレージノード電極を埋め込み電極と一括して形成することが可能である。しかしながら、上記絶縁薄膜は下段の第１ストレージノード電極上面の深い位置に形成される。通常深さが深いトレンチの形状は、トレンチ内部に埋め込む電極の埋め込み性確保のため、トレンチ側壁をシリコン基板表面に対して９０度より寝かせた８８度程度の角度になるように形成されているため、第１ストレージノード電極と第２ストレージノード電極との接触面積は、シリコン基板表面に対するトレンチ側壁の角度が９０度で形成されている通常のトレンチに形成された場合と比較して減少しているので、第１ストレージノード電極と第２ストレージノード電極との界面の絶縁薄膜の抵抗は通常に比べ増加すると考えられる。
【０００９】
【特許文献１】特開２０００−１６４８２４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
解決しようとする問題点は、シリコン基板に形成されるトランジスタの拡散層の一つにトレンチ型のキャパシタのストレージノード電極が接続される構成を備えた半導体装置では、上記拡散層との接続に用いる埋め込みコンタクト部とストレージノード電極との間に絶縁薄膜が形成されるため、埋め込みコンタクトとストレージノード電極との間における低抵抗化ができない点である。
【課題を解決するための手段】
【００１１】
本発明の半導体装置は、半導体基板に形成された絶縁ゲート型電界効果トランジスタと、半導体基板に形成されたトレンチ型のキャパシタと、前記絶縁ゲート型電界効果トランジスタの一つの拡散層と前記トレンチ型のキャパシタのストレージノード電極とに接続するもので前記半導体基板に埋め込まれるように形成された埋め込みコンタクトとを有する半導体装置であって、前記ストレージノード電極と前記埋め込みコンタクトとの間に介在物を含まず前記ストレージノード電極および前記埋め込みコンタクト同士が直接接触する状態に形成され、前記埋め込みコンタクトの側壁と前記トランジスタの一つの拡散層との間に前記半導体基板の転移を抑える防止膜が形成されていることを最も主要な特徴とする。
【００１２】
本発明の半導体装置の製造方法は、半導体基板に形成された絶縁ゲート型電界効果トランジスタと、半導体基板に形成されたトレンチ型のキャパシタと、前記絶縁ゲート型電界効果トランジスタの一つの拡散層と前記トレンチ型のキャパシタのストレージノード電極とに接続するもので前記半導体基板に埋め込まれるように形成された埋め込みコンタクトとを有する半導体装置の製造方法であって、前記ストレージノード電極と前記埋め込みコンタクトとの間に介在物を含まず前記ストレージノード電極および前記埋め込みコンタクト同士が直接接触する状態に形成するとともに、前記埋め込みコンタクトの側壁と前記トランジスタの一つの拡散層との間にのみ前記半導体基板の転移を抑える防止膜を形成することを最も主要な特徴とする。
【００１３】
本発明のダイナミックランダムアクセスメモリは、半導体基板に形成された絶縁ゲート型電界効果トランジスタと、半導体基板に形成されたトレンチ型のキャパシタと、前記絶縁ゲート型電界効果トランジスタの一つの拡散層と前記トレンチ型のキャパシタのストレージノード電極とに接続するもので前記半導体基板に埋め込まれるように形成された埋め込みコンタクトとを有する半導体装置が一つのメモリセルとなるダイナミックランダムアクセスメモリであって、前記ストレージノード電極と前記埋め込みコンタクトとの間に介在物を含まず前記ストレージノード電極および前記埋め込みコンタクト同士が直接接触する状態に形成され、前記埋め込みコンタクトの側壁と前記トランジスタの一つの拡散層との間に前記半導体基板の転移を抑える防止膜が形成されていることを最も主要な特徴とする。
【００１４】
本発明のダイナミックランダムアクセスメモリの製造方法は、半導体基板に形成された絶縁ゲート型電界効果トランジスタと、半導体基板に形成されたトレンチ型のキャパシタと、前記絶縁ゲート型電界効果トランジスタの一つの拡散層と前記トレンチ型のキャパシタのストレージノード電極とに接続するもので前記半導体基板に埋め込まれるように形成された埋め込みコンタクトとを有する半導体装置が一つのメモリセルとなるダイナミックランダムアクセスメモリの製造方法であって、前記ストレージノード電極と前記埋め込みコンタクトとの間に介在物を含まず前記ストレージノード電極および前記埋め込みコンタクト同士が直接接触する状態に形成し、前記埋め込みコンタクトの側壁と前記トランジスタの一つの拡散層との間に前記半導体基板の転移を抑える防止膜を形成することを最も主要な特徴とする。
【発明の効果】
【００１５】
本発明の半導体装置は、ストレージノード電極と埋め込みコンタクトとの間に介在物を含まず、ストレージノード電極および埋め込みコンタクト同士が直接接触する状態に形成されていることから、埋め込みコンタクトを含めたストレージノード電極の電気抵抗が低いものとなるという利点がある。また、埋め込みコンタクトの側壁とトランジスタの一つの拡散層との間に半導体基板の転移を抑える防止膜が形成されていることから、熱工程が行われても、半導体基板の転移の発生が抑制されるので、リーク電流を抑制することができるという利点がある。また、半導体基板からのエピタキシャル成長を抑制することもできるという利点がある。
【００１６】
本発明の半導体装置の製造方法は、ストレージノード電極と埋め込みコンタクトとの間に介在物を含まず、ストレージノード電極および前記埋め込みコンタクト同士が直接接触する状態に形成することから、埋め込みコンタクトを含めたストレージノード電極を電気抵抗が低いものに形成することができるという利点がある。埋め込みコンタクトの側壁とトランジスタの一つの拡散層との間に半導体基板の転移を抑える防止膜を形成することから、キャパシタを形成し、防止膜を形成した後に熱工程が行われても、防止膜によって半導体基板の転移の発生が抑制されるので、リーク電流の発生が抑制された半導体装置を形成することができるという利点がある。また、半導体基板からのエピタキシャル成長を抑制することもできるという利点がある。
【００１７】
本発明のダイナミックランダムアクセスメモリは、本発明の半導体装置をメモリセルに用いていることから、上記説明した本発明の半導体装置と同様なる効果を得ることができる。
【００１８】
本発明のダイナミックランダムアクセスメモリの製造方法は、本発明の半導体装置の製造方法により製造された半導体装置をメモリセルに用いることから、上記説明した本発明の半導体装置の製造方法と同様なる効果を得ることができる。
【発明を実施するための最良の形態】
【００１９】
埋め込みコンタクトを含めたストレージノード電極を電気抵抗が低く、リーク電流の発生が抑制された半導体装置を形成するという目的を、半導体基板の転移を抑える防止膜を埋め込みコンタクトの側壁とトランジスタの一つの拡散層との間にのみ形成することで、ストレージノード電極と埋め込みコンタクトとの間の抵抗を高めることをせずに実現した。
【実施例１】
【００２０】
本発明の半導体装置に係る第１実施例を、図１の概略構成断面図によって説明する。
【００２１】
図１に示すように、半導体基板１１上にはキャパシタを形成するためのトレンチ１２が形成されている。上記半導体基板１１には、例えば単結晶シリコン基板が用いられている。上記トレンチ１２の下部側の半導体基板１１には拡散層からなるプレート電極１３が形成されている。上記トレンチ１２の内面下部にはキャパシタ絶縁膜１４が形成されている。
【００２２】
上記キャパシタ絶縁膜１４を介して、上記トレンチ１２内下部側を埋め込むように第１ストレージノード電極１５が形成されている。この第１ストレージノード電極１５は、例えばポリシリコンで形成されている。上記第１ストレージノード電極１５上のトレンチ１２の内面にはカラー絶縁膜１６が形成されている。このカラー絶縁膜１６は、例えば３０．０ｎｍの厚さの酸化シリコン（ＳｉＯ2）膜で形成され、上記トレンチ１２内部で上記キャパシタ絶縁膜１４に接続されている。上記第１ストレージノード電極１５上のトレンチ１２を埋め込むように、かつ介在物を含まず第１ストレージノード電極１５に直接接続する状態に、第１ストレージノード電極１５上のトレンチ１２には上記カラー絶縁膜１４を介して第２ストレージノード電極１７が形成されている。この第２ストレージノード電極１７は、例えばポリシリコンで形成されている。上記拡散層からなるプレート電極１３、キャップ絶縁膜１４、第１、第２ストレージノード電極１５、１７でキャパシタ１８は構成されている。
【００２３】
上記第２ストレージノード電極１７および上記カラー絶縁膜１６は、上部にトレンチ１２が残るように形成されている。したがって、トレンチ１２上部には上記半導体基板１１が露出されている。
【００２４】
上記半導体基板１１の露出されている部分、すなわち、トレンチ１２上部の側壁には絶縁薄膜からなる防止膜１９が形成されている。この防止膜１９は、例えば窒化シリコン（ＳｉＮ）膜で形成することができ、その膜厚は電子がトンネル現象を起こす膜厚とし、例えば０．８ｎｍ以上１．３ｎｍ以下の膜厚となっている。この膜厚が０．８ｎｍよりも薄い場合には、十分な成膜膜ができなくなり、熱工程を経たときに半導体基板１１の転移を抑制することが困難になる。一方、１．３ｎｍを超える膜厚の場合には、抵抗が大きくなり、埋め込みコンタクト２０と半導体基板１１側との電気的導通が困難になる。よって、防止膜１９の膜厚は、上記のように設定されることが好ましい。また、上記防止膜１９は、窒化シリコン膜以外に、例えば酸化シリコン（ＳｉＯ2）膜、炭化シリコン（ＳｉＣ）膜でも形成することができ、これらの膜の場合も窒化シリコン膜と同様に電子がトンネル現象を起こす膜厚に形成される。上記トレンチ１２の上部には、上記第２ストレージノード電極１７に介在物を含まず直接に接続する状態に埋め込みコンタクト２０が形成されている。この埋め込みコンタクト２０は、上記防止膜１９を介して後に説明するトランジスタの一つの拡散層２７に接続されている。
【００２５】
また、上記半導体基板１１の一部、上記埋め込みコンタクト２０の一部、上記第２ストレージノード電極１７の一部、上記カラー絶縁膜１６の一部、上記防止膜１９の一部には素子分離用トレンチ２１が形成され、それを埋め込むように素子分離絶縁膜２２が埋め込まれている。
【００２６】
また、半導体基板１１には絶縁ゲート型電界効果トランジスタ２３が形成されている。この絶縁ゲート型電界効果トランジスタ２３には、半導体基板１１上にゲート絶縁膜２４が形成され、さらにゲート絶縁膜２４上にゲート電極２５が形成されている。上記ゲート電極２５の両側における上記半導体基板１１には拡散層２６、２７が形成されている。上記拡散層２６、２７の一つ、例えば拡散層２７は、防止膜１９を介して埋め込みコンタクト２０に電気的に接続するように形成されている。
【００２７】
また、上記構成では、第２ストレージノード電極１７と埋め込みコンタクト２０とは同種の材料を用いてはいるが、一体にはなっていない。そこで、第２ストレージノード電極１７と埋め込みコンタクト２０とを同種の材料で一体に形成されていても良い。
【００２８】
上記半導体装置１は、第２ストレージノード電極１７と埋め込みコンタクト２０との間に介在物を含まず、第２ストレージノード電極１７および埋め込みコンタクト２０同士が直接接触する状態に形成されていることから、埋め込みコンタクト２０を含めた第１、第２ストレージノード電極１５、１７の電気抵抗が低いものとなるという利点がある。また、埋め込みコンタクト２０の側壁と絶縁ゲート型電界効果トランジスタ２３の一つの拡散層２７との間に半導体基板１１の転移を抑える防止膜１９が形成されていることから、熱工程が行われても、半導体基板１１の転移の発生が抑制されるので、絶縁ゲート型電界効果トランジスタ２３のリーク電流を抑制することができるという利点がある。また、半導体基板１１からのエピタキシャル成長を抑制することもできるという利点がある。
【実施例２】
【００２９】
次に、本発明の半導体装置に係る第２実施例を、図２の概略構成断面図によって説明する。
【００３０】
図２に示すように、半導体基板１１上にはキャパシタを形成するためのトレンチ１２が形成されている。上記半導体基板１１には、例えば単結晶シリコン基板が用いられている。上記トレンチ１２の下部側の半導体基板１１には拡散層からなるプレート電極１３が形成されている。上記トレンチ１２の内面下部にはキャパシタ絶縁膜１４が形成されている。
【００３１】
上記キャパシタ絶縁膜１４を介して、上記トレンチ１２内下部側を埋め込むように第１ストレージノード電極１５が形成されている。この第１ストレージノード電極１５は、例えばポリシリコンで形成されている。上記第１ストレージノード電極１５上のトレンチ１２の側壁にはカラー絶縁膜１６が形成されている。このカラー絶縁膜１６は、例えば３０．０ｎｍの厚さの酸化シリコン（ＳｉＯ2）膜で形成され、上記トレンチ１２内部で上記キャパシタ絶縁膜１４に接続されている。また、カラー絶縁膜１６上部のトレンチ１２の側壁は半導体記憶１１が露出した状態になっており、その部分の半導体基板１１には半導体基板１１の転移を抑える防止膜１９が形成されている。
【００３２】
上記防止膜１９は、絶縁薄膜からなり、例えば窒化シリコン（ＳｉＮ）膜で形成することができ、その膜厚は電子がトンネル現象を起こす膜厚とし、例えば０．８ｎｍ以上１．３ｎｍ以下の膜厚となっている。この膜厚が０．８ｎｍよりも薄い場合には、十分な成膜膜ができなくなり、熱工程を経たときに半導体基板１１の転移を抑制することが困難になる。一方、１．３ｎｍを超える膜厚の場合には、抵抗が大きくなり、埋め込みコンタクト２０と半導体基板１１側との電気的導通が困難になる。よって、防止膜１９の膜厚は、上記のように設定されることが好ましい。また、上記防止膜１９は、窒化シリコン膜以外に、例えば酸化シリコン（ＳｉＯ2）膜、炭化シリコン（ＳｉＣ）膜でも形成することができ、これらの膜の場合も窒化シリコン膜と同様に電子がトンネル現象を起こす膜厚に形成される。なお、防止膜１９は、製造上、上記カラー絶縁膜１６の内側に側壁にも形成されている。
【００３３】
さらに、上記第１ストレージノード電極１５上のトレンチ１２を埋め込むように、かつ介在物を含まず第１ストレージノード電極１５に直接接続する状態に、第１ストレージノード電極１５上のトレンチ１２には上記カラー絶縁膜１６を介して第２ストレージノード電極１７が後に詳細に説明する埋め込みコンタクト２０と一体に形成されている。この第２ストレージノード電極１７および埋め込みコンタクト２０は、例えばポリシリコンで形成されている。この埋め込みコンタクト２０は、上記防止膜１９を介して後に説明するトランジスタの一つの拡散層２７に電気的に接続されている。
【００３４】
したがって、上記拡散層からなるプレート電極１３、キャパシタ絶縁膜１４、第１、第２ストレージノード電極１５、１７によりキャパシタ１８が構成されている。
【００３５】
また、上記半導体基板１１の一部、上記埋め込みコンタクト２０の一部、上記第２ストレージノード電極１７の一部、上記カラー絶縁膜１６の一部、上記防止膜１９の一部には素子分離用トレンチ２１が形成され、それを埋め込むように素子分離絶縁膜２２が埋め込まれている。
【００３６】
また、半導体基板１１には絶縁ゲート型電界効果トランジスタ２３が形成されている。この絶縁ゲート型電界効果トランジスタ２３には、半導体基板１１上にゲート絶縁膜２４が形成され、さらにゲート絶縁膜２４上にゲート電極２５が形成されている。上記ゲート電極２５の両側における上記半導体基板１１には拡散層２６、２７が形成されている。上記拡散層２６、２７の一つ、例えば拡散層２７は、前述したように、防止膜１９を介して埋め込みコンタクト２０に電気的に接続するように形成されている。
【００３７】
上記半導体装置２は、第２ストレージノード電極１７と埋め込みコンタクト２０とが一体に形成されていることから、第２ストレージノード電極１７と埋め込みコンタクト２０との間に介在物を含まず、第２ストレージノード電極１７および埋め込みコンタクト２０同士が直接接触する状態になっている。また、上記半導体装置２は、第２ストレージノード電極１７と第１ストレージノード電極１５との間に介在物を含まず、第２ストレージノード電極１７および第１ストレージノード電極１５同士が直接接触する状態に形成されていることから、埋め込みコンタクト２０を含めた第１、第２ストレージノード電極１５、１７の電気抵抗が低いものとなるという利点がある。また、埋め込みコンタクト２０の側壁と絶縁ゲート型電界効果トランジスタ２３の一つの拡散層２７との間に半導体基板１１の転移を抑える防止膜１９が形成されていることから、熱工程が行われても、半導体基板１１の転移の発生が抑制されるので、絶縁ゲート型電界効果トランジスタ２３のリーク電流を抑制することができるという利点がある。また、半導体基板１１からのエピタキシャル成長を抑制することもできるという利点がある。
【実施例３】
【００３８】
本発明の半導体装置の製造方法に係る第１実施例を、図３〜図５の製造工程断面図によって説明する。
【００３９】
図３（１）に示すように、半導体基板１１上にトレンチを形成するエッチングマスクとなるマスクパターン５１を形成する。上記半導体基板１１には、例えば単結晶シリコン基板を用いる。上記マスクパターン５１は、例えば個々に図示はしないが、酸化シリコン（ＳｉＯ2）薄膜／窒化シリコン（ＳｉＮ）膜／酸化シリコン（ＳｉＯ2）厚膜の積層膜からなり、通常のリソグラフィー技術およびエッチング技術によりトレンチ形成領域上に開口部５２を形成したものである。このマスクパターン５１をエッチングマスクに用いて半導体基板１１を異方性エッチングすることによって、キャパシタを形成するためのトレンチ１２を形成する。
【００４０】
次に、図３（２）に示すように、上記トレンチ１２の内面に不純物がドーピングされた不純物ドープ膜４１を成膜する。この不純物ドープ膜４１は、例えばヒ素シリケートガラス（ＡｓＳＧ）で形成することができる。
【００４１】
次に、図３（３）に示すように、上記トレンチ１２の内部を埋め込むように不純物ドープ膜４１上にレジストを塗布した後、所望の高さまでレジスト膜４２をエッチバックする。
【００４２】
次に、図３（４）に示すように、ウエットエッチングによって上記不純物ドープ膜４１を所望の高さまでエッチバックする。その後、上記レジスト膜４２を除去する。
【００４３】
次に、図３（５）に示すように、上記不純物ドープ膜４１を被覆するように上記トレンチ１２の内面に拡散防止膜４３を形成する。この拡散防止膜４３は、この後に熱工程を行った際に不純物ドープ膜４１よりその膜中の不純物（この場合はヒ素）が外方に拡散するのを防止するもので、例えば酸化シリコン膜（例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜）で形成することができる。
【００４４】
次に、上記不純物ドープ膜４１中の不純物（この場合はヒ素）を半導体基板１１内に熱拡散させて、図３（６）に示すように、キャパシタのプレート電極１３を拡散層で形成する。その後、上記不純物ドープ膜４１〔前記図３（５）参照〕を除去する。この結果、トレンチ１２の下部側の半導体基板１１に拡散層からなるプレート電極１３が形成される。
【００４５】
次に、図４（７）に示すように、上記トレンチ１２の内面にキャパシタ絶縁膜１４を形成する。次いでトレンチ１２内を埋め込むように第１ストレージノード電極を形成するための第１導電膜３１を形成する。この第１導電膜３１は、例えばポリシリコンで形成する。
【００４６】
次に、図４（８）に示すように、上記第１導電膜３１を所望の高さまでエッチバックして、第１ストレージノード電極１５を形成する。次いで、上記第１ストレージノード電極１５上のトレンチ１２の内面に露出しているキャパシタ絶縁膜１４を除去する。次いで、上記第１ストレージノード電極１５上のトレンチ１２の内面にカラー絶縁膜を形成するための絶縁膜を形成する。この絶縁膜は、例えば３０．０ｎｍの厚さの酸化シリコン（ＳｉＯ2）膜で形成する。その後、絶縁膜を異方性エッチングして、トレンチ１２の側壁部分のみ絶縁膜を残すことでカラー絶縁膜１６を形成する。
【００４７】
次に、図４（９）に示すように、上記第１ストレージノード電極１５上のトレンチ１２を埋め込むように第２ストレージノード電極となる第２導電膜３２を形成する。この第２導電膜３２は、例えばポリシリコン膜で形成することができる。次いで、エッチバックにより第２導電膜３２をトレンチ１２内において所望の高さになるようにエッチバックする。この結果、第２導電膜３２からなる第２ストレージノード電極１７が上記第１ストレージノード電極１５に直接接続する状態に形成される。これによって、プレート電極１３、キャパシタ絶縁膜１４、第１、第２ストレージノード電極１５、１７からなるキャパシタ１８が形成された。次いで、カラー絶縁膜１６をエッチバックして所望の高さとする。このカラー絶縁膜１６の高さは例えば第２ストレージノード電極１７の高さもしくはその近傍の高さとする。これによって、トレンチ１２の側壁部に半導体基板１１を露出させる。
【００４８】
次に、図４（１０）に示すように、トレンチ１２内に露出した半導体基板１１および第２ストレージノード電極１７上面に、絶縁薄膜からなる防止膜１９を形成する。この防止膜１９は、例えば窒化シリコン（ＳｉＮ）膜で形成することができ、その膜厚は電子がトンネル現象を起こす膜厚とし、例えば０．８ｎｍ以上１．３ｎｍ以下の膜厚とする。この窒化シリコン膜の成膜には、例えば減圧ＣＶＤ法（ＬＰＣＶＤ法）を用いることができる。また、上記防止膜１９は、窒化シリコン膜以外に、例えば酸化シリコン（ＳｉＯ2）膜、炭化シリコン（ＳｉＣ）膜でも形成することができ、これらの膜の場合も窒化シリコン膜と同様に電子がトンネル現象を起こす膜厚に形成される。
【００４９】
次に、図４（１１）に示すように、上記防止膜１９を被覆するように上記トレンチ１２の内面に第３導電膜３３を形成する。この第３導電膜３３は、好ましくは、上記第１、第２導電膜３１、３２と同種の膜で形成することがよい。ここでは、例えば厚さが２０ｎｍのポリシリコン膜で形成した。この時、この成膜は、上記防止膜１９を成膜したＬＰＣＶＤ装置を使って行うことが好ましい。要するに、上記防止膜１９を大気にさらすことなく第３導電膜３３を成膜することが好ましいのである。
【００５０】
次に、図４（１２）に示すように、上記第３導電膜３３を異方性エッチングにより加工して、上記トレンチ１２の側壁に形成された上記防止膜１９を被覆するようにトレンチ１２の側壁のみに上記第３導電膜３３を残す。このエッチングには、エッチングガスとして、例えば臭化水素（ＨＢｒ）と塩素（Ｃｌ2）と酸素（Ｏ2）との混合ガスを用いる。これにより、防止膜１９へのエッチングダメージは発生しない。この結果、第２ストレージノード電極１７上およびカラー絶縁膜１６の一部上のトレンチ１２の底面に形成された第３導電膜３３は除去される。
【００５１】
次に、図４（１３）に示すように、第２ストレージノード電極１７上およびカラー絶縁膜１６の一部上に形成された防止膜１９を異方性エッチングにより除去する。このエッチングには、エッチングガスとして、例えばトリフルオロメタン（ＣＨＦ3）とテトラフルオロメタン（ＣＦ4）とアルゴン（Ａｒ）との混合ガスを用いる。この結果、このとき、トレンチ１２の側壁のシリコン基板１１表面に形成された防止膜１９は第３導電膜（ポリシリコン膜）３３に被覆されているので、上記異方性エッチングの影響（ダメージ）を受けることはない。また、エッチングに使用したイオンラジカルは、防止膜１９を被覆している第３導電膜３３中に打ち込まれるが、エッチング後に行うアッシングとウエットエッチングにより除去することができ、また第３導電膜３３は、次いで形成する埋め込みコンタクトとなる第４導電膜（例えばポリシリコン膜）との良好な密着性を得るのに寄与する。
【００５２】
次に、図５（１４）に示すように、第２ストレージノード電極１７上に形成されたトレンチ１２を埋め込むように、第４導電膜３４を形成する。この第４導電膜３４は、上記第１〜第３導電膜３１〜３３と同様に、ポリシリコンで形成することができる。
【００５３】
次に、図５（１５）に示すように、上記第４絶縁膜３４および第３絶縁膜３３をトレンチ１２内において所望の高さまでエッチバックして、埋め込みコンタクト２０を形成する。例えば、上記第４絶縁膜３４および第３絶縁膜３３のエッチバックは、例えば半導体基板１１表面から１０ｎｍ〜５０ｎｍの深さになるまで行う。
【００５４】
次に、図５（１６）に示すように、素子分離用の浅いトレンチ形成用のマスク５３を形成し、そのマスク５３を用いて上記トレンチ１２を加工した際に使用したマスクパターン５１の一部および半導体基板１１の一部、埋め込みコンタクト２０の一部、第２ストレージノード電極１７の一部、カラー絶縁膜１６の一部、防止膜１９の一部をエッチングして、素子分離用トレンチ２１を形成する。
【００５５】
その後、図５（１７）に示すように、上記素子分離用トレンチ２１を埋め込むように絶縁膜を形成した後、例えば機械的化学的研磨法により絶縁膜の余剰部分およびマスクパターン５１〔前記図２の（１）参照〕を除去して半導体基板１１を露出させるとともに表面の平坦化を行う。これによって、素子分離用トレンチ２１を埋め込むように素子分離絶縁膜２２が形成された。この素子分離絶縁膜２２は、例えばキャパシタ１８上の埋め込みコンタクト２０上を被覆するように形成されてもよく、または埋め込みコンタクト２０の一部が露出するように形成されてもよい。
【００５６】
その後、図５（１８）に示すように、通常の絶縁ゲート型電界効果トランジスタの製造方法により半導体基板１１に絶縁ゲート型電界効果トランジスタ２３を形成する。この絶縁ゲート型電界効果トランジスタ２３は、半導体基板１１上にゲート絶縁膜２４を形成し、さらにゲート絶縁膜２４上にゲート電極２５を形成する。その後、上記ゲート電極２５の両側における上記半導体基板１１に拡散層２６、２７を形成する。その際、上記拡散層２６、２７の一つ、例えば拡散層２７は防止膜１９を介して埋め込みコンタクト２０に電気的に接続するように形成される。このようにして、半導体装置１が形成される。
【００５７】
上記半導体装置１の製造方法は、第２ストレージノード電極１７と埋め込みコンタクト２０との間に介在物を含まず、第２ストレージノード電極１７と埋め込みコンタクト２０同士が直接接触する状態に形成することから、埋め込みコンタクト２０を含めた第１、第２ストレージノード電極１５、１７を電気抵抗が低いものに形成することができるという利点がある。
【００５８】
上記埋め込みコンタクト２０の側壁と絶縁ゲート型電界効果トランジスタ２３の一つの拡散層２７との間に半導体基板１１の転移を抑える防止膜１９を形成することから、キャパシタ１８を形成し、防止膜１９を形成した後に熱工程が行われても、防止膜１９によって半導体基板１１の転移の発生が抑制されるので、絶縁ゲート型電界効果トランジスタ２３のリーク電流の発生が抑制された半導体装置１１を形成することができるという利点がある。また、半導体基板１１からのエピタキシャル成長を抑制することもできるという利点がある。
【００５９】
また、上記製造工程中、上記防止膜１９は上記第１、第２ストレージノード電極１５、１７と同種の材料の第３導電膜３３により被覆されて、防止膜１９のエッチングが行われることから、第２ストレージノード電極１７上のトレンチ１２側壁のみに防止膜１９を形成する加工を、例えばエッチングで行っても、防止膜１９にエッチングダメージが入るのを防止することができるという利点がある。また第３導電膜３３を、埋め込みコンタクト２０と同種の材料で形成することから、第３導電膜３３を埋め込みコンタクト２０の一部として用いることができるという利点がある。さらに、上記防止膜１９を電子のトンネル現象が得られる膜厚を有する絶縁薄膜で形成することから、通常は絶縁性を有する絶縁薄膜であっても拡散層２７と埋め込みコンタクト２０とを導通状態とすることができる。
【実施例４】
【００６０】
本発明の半導体装置の製造方法に係る第２実施例を、前記図６〜図８の製造工程断面図によって説明する。
【００６１】
図６（１）に示すように、半導体基板１１上にトレンチを形成するエッチングマスクとなるマスクパターン５１を形成する。上記半導体基板１１には、例えば単結晶シリコン基板を用いる。上記マスクパターン５１は、例えば個々に図示はしないが、酸化シリコン（ＳｉＯ2）薄膜／窒化シリコン（ＳｉＮ）膜／酸化シリコン（ＳｉＯ2）厚膜の積層膜からなり、通常のリソグラフィー技術およびエッチング技術によりトレンチ形成領域上に開口部５２を形成したものである。このマスクパターン５１をエッチングマスクに用いて半導体基板１１を異方性エッチングすることによって、キャパシタを形成するためのトレンチ１２を形成する。
【００６２】
次に、図６（２）に示すように、上記トレンチ１２の内面に不純物がドーピングされた不純物ドープ膜４１を成膜する。この不純物ドープ膜４１は、例えばヒ素シリケートガラス（ＡｓＳＧ）で形成することができる。
【００６３】
次に、図６（３）に示すように、上記トレンチ１２の内部を埋め込むように不純物ドープ膜４１上にレジストを塗布した後、所望の高さまでレジスト膜４２をエッチバックする。
【００６４】
次に、図６（４）に示すように、ウエットエッチングによって上記不純物ドープ膜４１を所望の高さまでエッチバックする。その後、上記レジスト膜４２を除去する。
【００６５】
次に、図６（５）に示すように、上記不純物ドープ膜４１を被覆するように上記トレンチ１２の内面に拡散防止膜４３を形成する。この拡散防止膜４３は、この後に熱工程を行った際に不純物ドープ膜４１よりその膜中の不純物（この場合はヒ素）が外方に拡散するのを防止するもので、例えば酸化シリコン膜（例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜）で形成することができる。
【００６６】
次に、上記不純物ドープ膜４１中の不純物（この場合はヒ素）を半導体基板１１内に熱拡散させて、図６（６）に示すように、キャパシタのプレート電極１３を拡散層で形成する。その後、上記不純物ドープ膜４１〔前記図６（５）参照〕を除去する。この結果、トレンチ１２の下部側の半導体基板１１に拡散層からなるプレート電極１３が形成される。
【００６７】
次に、図７（７）に示すように、上記トレンチ１２の内面にキャパシタ絶縁膜１４を形成する。次いでトレンチ１２内を埋め込むように第１ストレージノード電極を形成するための第１導電膜３１を形成する。この第１導電膜３１は、例えばポリシリコンで形成する。
【００６８】
次に、上記第１導電膜３１を所望の高さまでエッチバックして、第１ストレージノード電極１５を形成する。次いで、上記第１ストレージノード電極１５上のトレンチ１２の内面に露出しているキャパシタ絶縁膜１４を除去する。次いで、上記第１ストレージノード電極１５上のトレンチ１２の内面にカラー絶縁膜を形成するための絶縁膜を形成する。この絶縁膜は、例えば３０．０ｎｍの厚さの酸化シリコン（ＳｉＯ2）膜で形成する。その後、絶縁膜を異方性エッチングして、トレンチ１２の側壁部分のみ絶縁膜を残すことでカラー絶縁膜１６を形成する。
【００６９】
次に、図７（８）に示すように、上記第１ストレージノード電極１５上のトレンチ１２を埋め込むようにレジスト膜６１を形成する。次いで、エッチバックによりレジスト膜６１をトレンチ１２内において所望の高さになるようにエッチバックする。
【００７０】
次に、図７（９）に示すように、上記カラー絶縁膜１６をエッチバックして所望の高さとする。このカラー絶縁膜１６の高さは例えばレジスト膜６１〔前記図７（８）参照〕の高さもしくはその近傍の高さとする。これによって、トレンチ１２の側壁部に半導体基板１１を露出させる。その後、レジスト膜６１をアッシング等によって剥離する。
【００７１】
次に、図７（１０）に示すように、トレンチ１２内に露出した半導体基板１１およびカラー絶縁膜１６の側壁および第１ストレージノード電極１５上面に、防止膜１９を形成する。この防止膜１９は、例えば窒化シリコン（ＳｉＮ）膜で形成することができ、その膜厚は電子がトンネル現象を起こす膜厚とし、例えば０．８ｎｍ以上１．３ｎｍ以下の膜厚とする。この窒化シリコン膜の成膜には、例えば減圧ＣＶＤ法（ＬＰＣＶＤ法）を用いることができる。また、上記防止膜１９は、窒化シリコン膜以外に、例えば酸化シリコン（ＳｉＯ2）膜、炭化シリコン（ＳｉＣ）膜でも形成することができ、これらの膜の場合も窒化シリコン膜と同様に電子がトンネル現象を起こす膜厚に形成される。
【００７２】
次に、図７（１１）に示すように、上記防止膜１９を被覆するように上記トレンチ１２の内面に第２導電膜３５を形成する。この第２導電膜３５は、好ましくは、上記第１導電膜３１と同種の膜で形成することがよい。ここでは、例えば厚さが２０ｎｍのポリシリコン膜で形成した。この時、この成膜は、上記防止膜１９を成膜したＬＰＣＶＤ装置を使って行うことが好ましい。要するに、上記防止膜１９を大気にさらすことなく第２導電膜３５を成膜することが好ましいのである。
【００７３】
次に、図７（１２）に示すように、上記第２導電膜３５を異方性エッチングにより加工して、上記トレンチ１２の側壁側に形成された上記防止膜１９を被覆するようにトレンチ１２の側壁のみに上記第２導電膜３５を残す。このエッチングには、エッチングガスとして、例えば臭化水素（ＨＢｒ）と塩素（Ｃｌ2）と酸素（Ｏ2）との混合ガスを用いる。これにより、防止膜１９へのエッチングダメージは発生しない。この結果、第１ストレージノード電極１５上のトレンチ１２の底面に形成された第２導電膜３５は除去される。
【００７４】
次に、図８（１３）に示すように、第１ストレージノード電極１５上に形成された防止膜１９を異方性エッチングにより除去する。このエッチングには、エッチングガスとして、例えばトリフルオロメタン（ＣＨＦ3）とテトラフルオロメタン（ＣＦ4）とアルゴン（Ａｒ）との混合ガスを用いる。このとき、トレンチ１２の側壁のシリコン基板１１表面に形成された防止膜１９は第２導電膜（ポリシリコン膜）３５に被覆されているので、上記異方性エッチングの影響（ダメージ）を受けることはない。また、エッチングに使用したイオンラジカルは、防止膜１９を被覆している第２導電膜３５中に打ち込まれるが、エッチング後に行うアッシングとウエットエッチングにより除去することができ、また第２導電膜３５は、次いで形成する第２ストレージノード電極となる第３導電膜（例えばポリシリコン膜）との良好な密着性を得るのに寄与する。
【００７５】
次に、図８（１４）に示すように、第１ストレージノード電極１５上に形成されたトレンチ１２を埋め込むように、第３導電膜３６を形成する。この第３導電膜３６は、上記第１、第２導電膜３１、３５と同様に、ポリシリコンで形成することができる。
【００７６】
次に、図８（１５）に示すように、上記第３絶縁膜３６および第２絶縁膜３５をトレンチ１２内において所望の高さまでエッチバックして、第１ストレージノード電極１５上に第２ストレージノード電極１７および第２ストレージノード電極１７に連続して形成される埋め込みコンタクト２０を形成する。例えば、上記第３絶縁膜３６および第２絶縁膜３５のエッチバックは、例えば半導体基板１１表面から１０ｎｍ〜５０ｎｍの深さになるまで行う。
この結果、第３導電膜３６からなる第２ストレージノード電極１７が上記第１ストレージノード電極１５に直接接続する状態に形成され、第２ストレージノード電極１７と埋め込みコンタクト２０は連続的に第３導電膜３６によって形成される。これによって、プレート電極１３、キャパシタ絶縁膜１４、第１、第２ストレージノード電極１５、１７からなるキャパシタ１８が形成された。
【００７７】
次に、図８（１６）に示すように、素子分離用の浅いトレンチ形成用のマスク５３を形成し、そのマスク５３を用いて上記トレンチ１２を加工した際に使用したマスクパターン５１の一部および半導体基板１１の一部、埋め込みコンタクト２０の一部、第２ストレージノード電極１７の一部、カラー絶縁膜１６の一部、防止膜１９の一部をエッチングして、素子分離用トレンチ２１を形成する。
【００７８】
その後、図８（１７）に示すように、上記素子分離用トレンチ２１を埋め込むように絶縁膜を形成した後、例えば機械的化学的研磨法により絶縁膜の余剰部分およびマスクパターン５１〔前記図２の（１）参照〕を除去して半導体基板１１を露出させるとともに表面の平坦化を行う。これによって、素子分離用トレンチ２１を埋め込むように素子分離絶縁膜２２が形成された。この素子分離絶縁膜２２は、例えばキャパシタ１８上の埋め込みコンタクト２０上を被覆するように形成されてもよく、または埋め込みコンタクト２０の一部が露出するように形成されてもよい。
【００７９】
その後、図８（１８）に示すように、通常の絶縁ゲート型電界効果トランジスタの製造方法により半導体基板１１に絶縁ゲート型電界効果トランジスタ２３を形成する。この絶縁ゲート型電界効果トランジスタ２３は、半導体基板１１上にゲート絶縁膜２４を形成し、さらにゲート絶縁膜２４上にゲート電極２５を形成する。その後、上記ゲート電極２５の両側における上記半導体基板１１に拡散層２６、２７を形成する。その際、上記拡散層２６、２７の一つ、例えば拡散層２７は防止膜１９を介して埋め込みコンタクト２０に電気的に接続するように形成される。
【００８０】
上記半導体装置２の製造方法は、第２ストレージノード電極１７と埋め込みコンタクト２０とを一体に形成することから、第２ストレージノード電極１７と埋め込みコンタクト２０との間に介在物を含まず、第２ストレージノード電極１７と埋め込みコンタクト２０同士が直接接触する状態に形成されることになる。また、上記半導体装置２は、第２ストレージノード電極１７と第１ストレージノード電極１５との間に介在物を含まず、第２ストレージノード電極１７および第１ストレージノード電極１５同士が直接接触する状態に形成されていることから、埋め込みコンタクト２０を含めた第１、第２ストレージノード電極１５、１７を電気抵抗が低いものに形成することができるという利点がある。
【００８１】
上記埋め込みコンタクト２０の側壁と絶縁ゲート型電界効果トランジスタ２３の一つの拡散層２７との間に半導体基板１１の転移を抑える防止膜１９を形成することから、キャパシタ１８を形成し、防止膜１９を形成した後に熱工程が行われても、防止膜１９によって半導体基板１１の転移の発生が抑制されるので、絶縁ゲート型電界効果トランジスタ２３のリーク電流の発生が抑制された半導体装置１１を形成することができるという利点がある。また、半導体基板１１からのエピタキシャル成長を抑制することもできるという利点がある。
【００８２】
また、上記製造工程中、上記防止膜１９は上記第１、第２ストレージノード電極１５、１７と同種の材料の第２導電膜３５により被覆されて、防止膜１９のエッチングが行われることから、第２ストレージノード電極１７上のトレンチ１２側壁のみに防止膜１９を形成する加工を、例えばエッチングで行っても、防止膜１９にエッチングダメージが入るのを防止することができるという利点がある。
【００８３】
また第２導電膜３５を、埋め込みコンタクト２０と同種の材料で形成することから、第２導電膜３５を埋め込みコンタクト２０の一部として用いることができるという利点がある。さらに、上記防止膜１９を電子のトンネル現象が得られる膜厚を有する絶縁薄膜で形成することから、通常は絶縁性を有する絶縁薄膜であっても拡散層２７と埋め込みコンタクト２０とを導通状態とすることができる。
【実施例５】
【００８４】
本発明のダイナミックランダムアクセスメモリに係る一実施例を以下に説明する。
【００８５】
図示はしないが、本発明のダイナミックランダムアクセスメモリは、１トランジスタ１キャパシタ型のメモリセルを持つものであり、このメモリセルは、上記図１によって説明した半導体装置からなるものである。したがって、本発明のダイナミックランダムアクセスメモリは、本発明の半導体装置をメモリセルに用いていることから、上記説明した本発明の半導体装置と同様なる効果を得ることができる。
【実施例６】
【００８６】
本発明のダイナミックランダムアクセスメモリの製造方法に係る第１実施例を以下に説明する。
【００８７】
図示はしないが、１トランジスタ１キャパシタ型のメモリセルを持つ本発明のダイナミックランダムアクセスメモリの製造方法は、前記図２〜図４によって説明した本発明の半導体装置の製造方法によりメモリセルが製造されるものである。したがって、本発明のダイナミックランダムアクセスメモリの製造方法は、本発明の半導体装置の製造方法によりメモリセルを形成することから、本発明の半導体装置の製造方法と同様なる効果を得ることができる。
【産業上の利用可能性】
【００８８】
本発明の半導体装置および半導体装置の製造方法は、１トランジスタ、１キャパシタという用途にも適用できる。具体的には、ＤＲＡＭのメモリセルに用いることができ、ＤＲＡＭの製造方法にも適用できる。
【図面の簡単な説明】
【００８９】
【図１】半導体装置に係る第１実施例を示した概略構成断面図である。
【図２】半導体装置に係る第２実施例を示した概略構成断面図である。
【図３】半導体装置の製造方法に係る第１実施例を示した説明図である。
【図４】半導体装置の製造方法に係る第１実施例を示した説明図である。
【図５】半導体装置の製造方法に係る第１実施例を示した説明図である。
【図６】半導体装置の製造方法に係る第２実施例を示した説明図である。
【図７】半導体装置の製造方法に係る第２実施例を示した説明図である。
【図８】半導体装置の製造方法に係る第２実施例を示した説明図である。
【符号の説明】
【００９０】
１…半導体装置、１１…半導体基板、１７…第２ストレージノード電極、１８…キャパシタ、１９…防止膜、２０…埋め込みコンタクト、２３…絶縁ゲート型電界効果トランジスタ、２７…拡散層
【図１】
2005251818.tif 000003
【図２】
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【図３】
2005251818.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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