(57)【要約】【課題】  低電圧で動作する全差動増幅回路において、電源電圧の変動、環境温度や動作温度または製造条件等に基づくＭＯＳトランジスタのしきい値の変動などに対して、安定した信号振幅を確保する。【解決手段】  一対のアクティブロードと差動対とそして共通定電流源とが直列に接続され、アクティブロードに対するバイアス回路を有する全差動増幅回路において、アクティブロードを形成するＭＯＳトランジスタを線形領域で動作させるため、１：ｎの電流比で動作するアクティブロードを形成するＭＯＳトランジスタ（ゲート長：Ｌｌ、ゲート幅：Ｗｌ）とバイアス回路を形成するＭＯＳトランジスタ（ゲート長：Ｌｒ、ゲート幅：Ｗｒ）の設計条件を、(１/２)（Ｗｒ／Ｌｒ）（Ｌｌ／Ｗｌ）＜ｎとすることにより、電源電圧、しきい値の変動等に対して安定した出力を得ることができる全差動増幅回路を形成する。【選択図】      図６
2005072974.tif 000002
【特許請求の範囲】
【請求項１】
一対の負荷トランジスタと差動対トランジスタとそして前記差動対トランジスタに共通の第１の定電流源とが直列に接続された差動増幅部と、
前記差動増幅部と並列接続され、ゲートとドレインが接続されたバイアストランジスタと第２の定電流源とが直列に接続されたバイアス回路とを有し、
前記一対の負荷トランジスタの各ゲートが前記バイアストランジスタのゲートに接続されており、前記第１の定電流源と前記第２の定電流源を流れる電流の比が２：ｎの電流比で動作する全差動増幅回路であって、
前記一対の負荷トランジスタ（各ゲート長：Ｌｌ、各ゲート幅：Ｗｌ）と前記バイアストランジスタ（ゲート長：Ｌｒ、ゲート幅：Ｗｒ）のゲート長およびゲート幅を、
(１/２)（Ｗｒ／Ｌｒ）（Ｌｌ／Ｗｌ）＜ｎ
とした全差動増幅回路。
【請求項２】
前記一対の負荷トランジスタおよび前記バイアストランジスタはｎＭＯＳトランジスタであり、前記差動対トランジスタはｐＭＯＳトランジスタである請求項１記載の全差動増幅回路。
【請求項３】
前記一対の負荷トランジスタおよび前記バイアストランジスタはｐＭＯＳトランジスタであり、前記差動対トランジスタはｎＭＯＳトランジスタである請求項１記載の全差動増幅回路。
【請求項４】
前記第１および第２の定電流源がそれぞれＭＯＳトランジスタで構成されている請求項１乃至３のいずれか1項に記載の全差動増幅回路。
【請求項５】
一対の負荷トランジスタと差動対トランジスタとそして前記差動対トランジスタに共通の第１の定電流源とが直列に接続された差動増幅部と、
前記差動増幅部と並列接続され、バイアストランジスタと第２の定電流源とが直列に接続されたバイアス回路と、
前記差動増幅部および前記バイアス回路と並列接続され、第３の定電流源とリファレンストランジスタとが直列に接続されたリファレンス回路とを有し、
前記一対の負荷トランジスタの各ゲートが前記バイアストランジスタのゲートに接続されており、前記第１の定電流源と前記第２の定電流源を流れる電流の比が２：ｎの電流比で動作し、前記第１の定電流源、前記第２の定電流源、そして前記リファレンストランジスタがカレントミラー回路を形成する全差動増幅回路であって、
前記一対の負荷トランジスタ（各ゲート長：Ｌｌ、各ゲート幅：Ｗｌ）とバイアストランジスタ（ゲート長：Ｌｒ、ゲート幅：Ｗｒ）のゲート長およびゲート幅を、
(１/２)（Ｗｒ／Ｌｒ）（Ｌｌ／Ｗｌ）＜ｎ
とした全差動増幅回路。
【請求項６】
前記第１および第２の定電流源はそれぞれＭＯＳトランジスタで構成され、前記第１の定電流源を構成するＭＯＳトランジスタと第２の定電流源を構成するＭＯＳトランジスタにおける各ゲート長の各ゲート幅に対する比（Ｌ／Ｗ）を、２：ｎとした請求項５に記載の全差動増幅回路。
【請求項７】
前記第１および第２の定電流源はそれぞれＭＯＳトランジスタで構成され、これらＭＯＳトランジスタの各ゲートが前記リファレンストランジスタのゲートに接続されている請求項５に記載の全差動増幅回路。
【請求項８】
前記一対の負荷トランジスタおよびバイアストランジスタはｎＭＯＳトランジスタであり、前記差動対トランジスタはｐＭＯＳトランジスタである請求項５乃至７のいずれか１に記載の全差動増幅回路。
【請求項９】
前記一対の負荷トランジスタおよびバイアストランジスタはｐＭＯＳトランジスタであり、前記差動対トランジスタはｎＭＯＳトランジスタである請求項５乃至７のいずれか１に記載の全差動増幅回路。
【請求項１０】
第１および第２の定電流源からなる一対の定電流源と、これらの定電流源のそれぞれの出力とそれぞれ接続された第１の差動対トランジスタと、そして前記第１の差動対トランジスタに共通の第３の定電流源とが直列に接続された第１段の差動増幅部と、
前記第１段の差動増幅部と並列接続され、第４および第５の定電流源からなる一対の定電流源と、これらの定電流源の出力対とそれぞれ接続された第２の差動対トランジスタと、そして一対の負荷トランジスタとが直列に接続された第２段の差動増幅部と、
ここで前記第１の定電流源の出力と前記第４の定電流源の出力とが接続されており、また前記第２の定電流源の出力と前記第５の定電流源の出力とが接続されており、
前記第１段および第２段の差動増幅部と並列接続され、第６の定電流源とゲートとドレインが接続されたバイアストランジスタとが直列に接続されたバイアス回路とを有し、
前記一対の負荷トランジスタの各ゲートが前記バイアストランジスタのゲートに接続されており、前記第２の差動対トランジスタをそれぞれ流れる電流と、前記第６の定電流源を流れる電流の比が、１：ｎの電流比で動作する全差動増幅回路であって、
前記負荷トランジスタ（ゲート長：Ｌｌ、ゲート幅：Ｗｌ）と前記バイアストランジスタ（ゲート長：Ｌｒ、ゲート幅：Ｗｒ）のゲート長およびゲート幅を、
(１/２)（Ｗｒ／Ｌｒ）（Ｌｌ／Ｗｌ）＜ｎ
とした全差動増幅回路。
【請求項１１】
前記一対の負荷トランジスタおよび前記バイアストランジスタはｎＭＯＳトランジスタであり、前記差動対トランジスタはｐＭＯＳトランジスタである請求項１０記載の全差動増幅回路。
【請求項１２】
前記一対の負荷トランジスタおよび前記バイアストランジスタはｐＭＯＳトランジスタであり、前記差動対トランジスタはｎＭＯＳトランジスタである請求項１０記載の全差動増幅回路。
【請求項１３】
前記第１および第４の定電流源が共通の１つの定電流源として形成され、そして前記第２および第５の定電流源が共通の他の１つの定電流源として形成されている請求項１０乃至１２のいずれか1項に記載の全差動増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＭＯＳトランジスタを用いた全差動増幅回路に関するものである。例えば、リニア増幅回路集積回路において好適に使用され、電池等の低電圧電源の使用が可能であり、また高速動作が可能な全差動増幅回路に関するものである。
【背景技術】
【０００２】
近年携帯用電子機器や家電機器等において、動作電源として電池の使用が一般的になってきている。また、これら電子機器に使用される半導体集積回路は、大容量化、高集積化のために使用されるトランジスタのサイズが微細化されてきている。これに伴い、印加電圧の一層の低電圧化が要求されてきている。従来、低電圧アナログ回路の電源電圧は、１．２〜１．８Ｖ程度で動作するように設計されてきたが、さらに低電圧化し、１Ｖ以下でも安定して動作する回路が要求されている。
【０００３】
従来より、音声信号処理装置や光ディスク等の映像信号処理装置等に使用されるトランジスタ増幅回路として全差動増幅回路が使用されている。全差動増幅回路においては差動対を構成する２つのトランジスタの一方のトランジスタに供給される第１の入力信号と他方のトランジスタに供給される第２入力信号との差を増幅して出力する。ＭＯＳトランジスタを用いた従来の全差動増幅回路の例を図１（ａ）〜（ｃ）に示す。例えば、Behzad Razavi 著Design of Analog CMOS Integrated Circuits McGRAW-HILL 190 頁  図6.29(a)、124頁4.32、134頁図4.45を参照。
【０００４】
図１（ａ）に示す全差動増幅回路は負荷としてトランジスタで構成された電流源を用いるものであり、図１（ｂ）に示す全差動増幅回路は負荷としてトランジスタで構成されたダイオードを用いるものであり、図１（ｃ）に示す全差動増幅回路は負荷としてトランジスタで構成された抵抗を用いるものである。
【０００５】
（i）図１（ａ）に示す電流源負荷の全差動増幅回路について
この差動増幅回路はトランジスタで構成される負荷を電流源動作させる。このため、従来のかかる差動増幅回路においては、図２に示されるような通常のトランジスタの静特性における飽和領域（Ｖｅｆｆ以上の部分）が使われてきた。このように、トランジスタを飽和領域で使う場合は、Ｖｅｆｆだけ非飽和領域が存在するため、出力電圧Ｖｏｕｔの振幅はＶDD−Ｖｅｆｆまでしか使うことができない。従って、最大の信号振幅はＶｅｆｆにより抑制されてしまう。１Ｖ程度の低電源を使用する通常の条件では、Ｖｅｆｆは１００〜３００ｍＶ程度である。
【０００６】
また、図１（ａ）に示す電流源負荷の全差動増幅回路においては、コモンモードのバイアスが不定になるという問題点がある。このため、例えば図３に示すように、出力電圧の動作点を決めるためにコモンモードフィードバック（ＣＭＦＢ：COMMON-MODE Feed Back）回路を追加した全差動増幅回路が開発された。しかし、このようなＣＭＦＢ回路を付加すると、回路が複雑化するだけでなく、出力ノードＶｏｕｔに余分な複数の素子が接続されるため、これら素子の寄生容量により信号帯域を劣化させてしまうという問題が生じている。
【０００７】
（ii）図１（ｂ）に示すダイオード負荷の全差動増幅回路について
図１（ｂ）に示すようなダイオード負荷の全差動増幅回路においては、負荷がダイオード接続されているため、あまり大きな利得は期待できず、また、出力ノードＶｏｕｔに対して負荷ダイオードとして使用されているＭＯＳトランジスタのゲート容量が存在するため、信号帯域が劣化するという問題がある。また、ダイオードとして作用する負荷トランジスタのドレインソース間電圧ＶＤＳがしきい値ＶＴの変動に依存するため、ＶＴ変動を考慮した設計マージンを持つ必要がある。
【０００８】
（iii）図１（ｃ）に示す抵抗負荷の全差動増幅回路について
図１（ｃ）に示すような抵抗負荷を有する全差動増幅回路においては、抵抗負荷として使用されるＭＯＳトランジスタのゲート電圧ＶＰが、入力段トランジスタのゲートに入力される信号のコモンモードバイアスに異存するため、負荷抵抗が変動してしまうという問題がある。また、負荷トランジスタのドレイン−ソース間電圧ＶＤＳが電源電圧ＶＤＤの変動に依存するため、設計マージンを持つ必要がある。加えて、負荷トランジスタのドレイン−ソース間電圧ＶＤＳがさらにしきい値ＶＴの変動に依存するため、同様に設計マージンを持つ必要がある。
【０００９】
また、低電圧アナログ回路においてＭＯＳトランジスタに固有の特性に関連する問題点について、図１（ａ）に示すような電流源負荷を有する全差動増幅回路を例にとり説明する。図４に、この全差動増幅回路の構成と、それぞれの構成要素における印加電圧および信号領域との関係の概念を示す。図４において、Ａ（Ｖeff_load）は電流源負荷にかかる電圧であり、Ｂ（Signal）が信号増幅に係る電圧であり、Ｃ（Ｖeff_inputおよびＶeff_cc）は差動入力回路を動作させるのに必要な電圧である。即ち、Ｖｅｆｆ  ｉｎｐｕｔは入力段のトランジスタに係る電圧であり、Ｖｅｆｆ  ｃｃはカレントミラー回路の電流源に係る電圧である。
【００１０】
かかる電流源負荷の全差動増幅回路の電源を低電圧化した場合の概略の電圧配分を図５に示す。なおｋｐＶｅｆｆは図４のＡ領域に相当し、ｋｎＶｅｆｆは図４のＣ領域に相当する。実際の全差動増幅回路においては、必然的にノイズが発生するので、この部分をＮｏｉｓｅ領域として示している。
【００１１】
ＭＯＳトランジスタで構成される負荷を電流源として動作させるため、かかる全差動増幅回路においては、図２に示されるような通常のトランジスタの静特性におけるいわゆる飽和領域が使われてきた。このように、ＭＯＳトランジスタを飽和領域で使う場合は、図２に示すようにＶｅｆｆ分だけ非飽和領域が存在するため、出力電圧Ｖｏｕｔの振幅はＶDD−Ｖｅｆｆまでしか使うことができない。従って、最大の信号振幅はＶｅｆｆ（およびノイズ部分）により抑制されてしまう。
【００１２】
電源を低電圧化した場合においても、通常、ｋｐＶｅｆｆ、Ｎｏｉｓｅ、およびｋｎＶｅｆｆは電源の低電圧化に応じて低下することがないため、図５に示すように、信号領域のみが減少する結果となる。このため、信号／ノイズ比（Ｓ／Ｎ比）は低下する。従って、全差動増幅回路の低電圧化のためには、回路設計的にＶｅｆｆをより小さくなるようにする必要がある。
【非特許文献１】Behzad Razavi 著Design of Analog CMOS Integrated Circuits McGRAW-HILL 190 頁  図6.29(a)、124頁4.32、134頁図4.45
【発明の開示】
【発明が解決しようとする課題】
【００１３】
例えば１Ｖ以下等の低電圧で動作する全差動増幅回路においては、電源電圧例えば電池電圧の変動、環境温度や動作温度または製造条件等に基づくＭＯＳトランジスタのしきい値の変動などに対して、安定した信号振幅を確保することが重要になる。本発明は、従来飽和領域で使用されてきたアクティブロードを線形領域で使うため、アクティブロードを形成するＭＯＳトランジスタとバイアス回路を形成するＭＯＳトランジスタの設計条件を定めることにより、電源電圧、しきい値の変動に対して安定した出力を得ることができる全差動増幅回路を形成することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の全差動増幅回路の事例を図６に示す。図６の回路構成は、一対の負荷トランジスタと差動対トランジスタとそして差動対トランジスタに共通の第１の定電流源とが直列に接続された差動増幅部と、差動増幅部と並列接続され、ゲートとドレインが接続されたバイアストランジスタと第２の定電流源とが直列に接続されたバイアス回路とを有し、
一対の負荷トランジスタの各ゲートがバイアストランジスタのゲートに接続されており、第１の定電流源と第２の定電流源を流れる電流の比が２：ｎの電流比で動作する全差動増幅回路であって、
一対の負荷トランジスタ（各ゲート長：Ｌｌ、各ゲート幅：Ｗｌ）とバイアストランジスタ（ゲート長：Ｌｒ、ゲート幅：Ｗｒ）のゲート長およびゲート幅を、(１/２)（Ｗｒ／Ｌｒ）（Ｌｌ／Ｗｌ）＜ｎとした全差動増幅回路である。
【００１５】
また本発明の事例として図８に示す全差動増幅回路は、一対の負荷トランジスタと差動対トランジスタとそして差動対トランジスタに共通の第１の定電流源とが直列に接続された差動増幅部と、
記差動増幅部と並列接続され、バイアストランジスタと第２の定電流源とが直列に接続されたバイアス回路と、
差動増幅部およびバイアス回路と並列接続され、第３の定電流源とリファレンストランジスタとが直列に接続されたリファレンス回路とを有し、
一対の負荷トランジスタの各ゲートがバイアストランジスタのゲートに接続されており、第１の定電流源と第２の定電流源を流れる電流の比が２：ｎの電流比で動作し、第１の定電流源、前記第２の定電流源、そして前記リファレンストランジスタがカレントミラー回路を形成する全差動増幅回路であって、
一対の負荷トランジスタ（各ゲート長：Ｌｌ、各ゲート幅：Ｗｌ）とバイアストランジスタ（ゲート長：Ｌｒ、ゲート幅：Ｗｒ）のゲート長およびゲート幅を、(１/２)（Ｗｒ／Ｌｒ）（Ｌｌ／Ｗｌ）＜ｎとした全差動増幅回路である。
【００１６】
また本発明の事例として図１１に示す全差動増幅回路は、第１および第２の定電流源からなる一対の定電流源と、これら定電流源のそれぞれの出力とそれぞれ接続された第１の差動対トランジスタと、そして第１の差動対トランジスタに共通の第３の定電流源とが直列に接続された第１段の差動増幅部と、
第１段の差動増幅部と並列接続され、第４および第５の定電流源からなる一対の定電流源と、これらの定電流源の出力対とそれぞれ接続された第２の差動対トランジスタと、そして一対の負荷トランジスタとが直列に接続された第２段の差動増幅部と、
ここで第１の定電流源の出力と第４の定電流源の出力とが接続されており、また第２の定電流源の出力と第５の定電流源の出力とが接続されており、
第１段および第２段の差動増幅部と並列接続され、第６の定電流源とゲートとドレインが接続されたバイアストランジスタとが直列に接続されたバイアス回路とを有し、
一対の負荷トランジスタの各ゲートがバイアストランジスタのゲートに接続されており、第２の差動対トランジスタをそれぞれ流れる電流と、第６の定電流源を流れる電流の比が、１：ｎの電流比で動作する全差動増幅回路であって、
負荷トランジスタ（ゲート長：Ｌｌ、ゲート幅：Ｗｌ）とバイアストランジスタ（ゲート長：Ｌｒ、ゲート幅：Ｗｒ）のゲート長およびゲート幅を、(１/２)（Ｗｒ／Ｌｒ）（Ｌｌ／Ｗｌ）＜ｎとした全差動増幅回路である。
【発明の効果】
【００１７】
本発明に係る全差動増幅回路は、差動増幅回路の出力に出力電圧の動作点を決めるためのＣＭＦＢ回路が不要のため、余分の寄生容量が付加されないので高速化に適している。また、負荷トランジスタの寄生容量として、ゲート容量が見えないため、高速化に適している。後に説明するように、(1/2)(Wr/Lr)(Ll/Wl)<nの条件を満足することにより、負荷トランジスタが線形領域で動作する抵抗負荷として動作するため、最大で、電源電圧までの出力振幅を得ることができる。また、負荷トランジスタに掛る電圧ＶＤＳｌは、
VDSl=(1/2n)(Wr/Lr)(Ll/Wl)Veffr=(1/2)(Wr/Lr)(Ll/Wl){2IDr/(μpCox(Wr/Lr))}1/2
として表され、出力信号の最大振幅が、ＶＤＤ変動の影響を受けず、また、しきい値電圧ＶＴ変動の受けない。
【００１８】
なお、上記２つの式において、Ｗｒ、ＷｌはバイアストランジスタＭｒおよび負荷トランジスタＭｌのゲート幅、Ｌｒ、ＬｌはトランジスタＭｒ、Ｍｌの実質的ゲート長、ｎは定電流源の電流比、ＶＤＳｌは負荷トランジスタＭｌのドレインソース間電圧、ＶeffrはＶGSrとＶTとの差、即ち(ＶGSr-ＶT)、ＩＤｒはバイアストランジスタＭｒのドレイン電流、μｐはトランジスタＭｒ、Ｍｌの移動度、ＣｏｘはトランジスタＭｒ、Ｍｌのゲート酸化膜容量である。
【００１９】
本発明は特に全差動増幅回路の低電源電圧化および高速化において大きな効果が得られる。即ち、アナログ回路を標準ＣＭＯＳで実現することにより、ロジック用ＣＭＯＳトランジスタで実現される高速特性を活用することができる。なお、このメリットを生かすためには、本発明のように寄生容量が付加されない回路構成が重要となる。また、従来の全差動増幅回路においては低電源電圧では安定した信号振幅を確保することが困難になっているが、電源変動やしきい値変動に依存せずに信号振幅を確保することが重要となる。本発明は低電源電圧の使用を可能にし、さらに適用する回路の高速化を達成するものである。
【発明を実施するための最良の形態】
【００２０】
［実施例１］
図６に本発明の事例としての全差動増幅回路に係る実施例１を示す。第１の電源ＶDD1に負荷抵抗として動作する1対の第１および第２のＰＭＯＳトランジスタ２、３のソースが接続されており、これらのトランジスタの各ゲートは共通のノード４に接続されている。第１および第２のＰＭＯＳトランジスタ２、３を総称してトランジスタＭｌという。第１および第２のＰＭＯＳトランジスタ２、３の各ドレインはそれぞれ差動増幅回路の出力端子Ｖout-５およびＶout＋６に接続されている。
【００２１】
出力端子５および６は差動増幅回路を構成する1対の第１および第２のｎＭＯＳトランジスタ７、８のドレインが接続されている。そして第１および第２のｎＭＯＳトランジスタ７、８のドレインはそれぞれ共通のノード９に接続されている。第１および第２のｎＭＯＳトランジスタ７、８を総称してトランジスタＭｉｎという。そして共通のノード９は第１の定電流源１０の一方の端子に接続されている。
【００２２】
この定電流源１０は半導体集積回路において通常使用されているものであり、特に限定しないが、例えばＰＭＯＳトランジスタまたはｎＭＯＳトランジスタにより形成することが可能である。定電流源１０の他方の端子は例えば接地電位にある第２の電位ＶSS１１に接続されている。入力信号は第１および第２のｎＭＯＳトランジスタ７、８のゲートにそれぞれ接続されている入力端子Ｖout＋１２および入力端子Ｖout-１３に入る。
【００２３】
本発明においては図１に示すように、負荷抵抗として動作するＰＭＯＳトランジスタ２、３のゲート電圧を制御するために、さらに、直列接続された第３のＰＭＯＳトランジスタ１４および第２の定電流源１５を含むバイアス回路が設けられている。第３のＰＭＯＳトランジスタ１４のソースは第１の電源ＶDD1に接続され、ゲートおよびドレインは互いに接続されて共通ノード４に接続されている。第３のＰＭＯＳトランジスタ１４のゲートおよびドレインはさらに第２の定電流源１５の一方の端子に接続されている。なお、第３のＰＭＯＳトランジスタ１４をトランジスタＭｌおよびＭｉｎと対応させて説明する場合にはトランジスタＭrとして記載する。定電流源１５の他方の端子は第２の電位ＶSS１１に接続されている。この定電流源１５も半導体集積回路において通常使用されているものであり、例えばＰＭＯＳトランジスタまたはｎＭＯＳトランジスタにより形成することが可能である。
【００２４】
図６に示す本発明の実施例１の回路においては、定電流源の電流比をｎ、即ち、差動対の定電流源１０とバイアストランジスタの定電流源１５を流れる電流の比を２：ｎとしている。
【００２５】
図６の回路構成において、トランジスタＭｌを線形領域で動作するようにするため、ＭｌおよびＭrの各トランジスタの形状（ゲート長Ｌ、ゲート幅Ｗ）を（１）式の範囲になるように設定する。ここで、定電流源の電流比ｎは、例えば本発明の実施例２に係る図８に図示するカレントミラー回路等で構成されるトランジスタのＷ/Ｌ比を設定することにより決めることができる。図８のカレントミラー回路は、リファレンストランジスタＭ１と、Ｍ２およびＭ３のトランジスタサイズＷ/Ｌ比を設定することにより、この比と同様の電流比になる電流値を得ることのできる回路である。
【００２６】
以下に示す（１）式の条件を満足する場合、トランジスタＭｒは飽和領域で、トランジスタＭｌは線形領域で動作する。トランジスタＭｌが線形領域で動作するとき、出力信号の振幅はトランジスタＭｌのドレイン―ソース間電圧ＶDSlまで使用することができる。トランジスタＭｌのドレイン―ソース間電圧ＶDSlは以下に示す（２）式で規定されるように、電源電圧およびしきい値変動の影響を全く受けることがないため、安定に動作する信号振幅の最大値を容易に設定することができる。
【００２７】
なお、図６、図7および図８においては入力段トランジスタがｎＭＯＳの場合について説明しているが、これらの回路についてｎＭＯＳとｐＭＯＳを入れ換えて構成した場合にも同様の効果を得ることができる。
【００２８】
(1/2)(Wr/Lr)(Ll/Wl)<n
（１）
VDSl=(1/2n)(Wr/Lr)(Ll/Wl)Veffr=(1/2)(Wr/Lr)(Ll/Wl){2IDr/(μpCox(Wr/Lr))}1/2>(Voutの振幅)
（２）
なおVeffrはＭｒの有効電圧である。
【００２９】
以下上記（１）式および（２）式の導出過程について説明する。
【００３０】
図９にｎＭＯＳトランジスタの一般的構造を示す。ゲートに正の電圧ＶＧ、ドレインに正の電圧ＶＤを加えた場合について説明する。チャネル電圧はソースの０電位からドレイン電圧ＶＤまで変化し、このため、ゲートとチャネル間の電圧は場所によってＶＧからＶＧ−ＶＤまで変わる。このためチャネルの位置ｘにおける電荷密度Ｑｄ（ｘ）は、チャネル幅をＷ、単位面積あたりのゲート容量をＣＯＸ、ゲートソース間電位ＶＧＳ、位置nにおけるチャネル電位をＶ（ｘ）、ｎ形に反転したときのゲート電圧をＶＴＨとすると、
Ｑｄ（ｘ）＝ＷＣＯＸ［ＶＧＳ−Ｖ（ｘ）−ＶＴＨ」となる。
【００３１】
一方、チャネル電流Ｉとチャネル領域の電荷Ｑｄとの関係は、電荷の速度をｖｍ／秒とすると、一般的にＩ＝Ｑｄ×ｖとして与えられる。従って、ドレイン電流ＩＤは、
ＩＤ＝−ＷＣＯＸ［ＶＧＳ−Ｖ（ｘ）−ＶＴＨ］×ｖとなる。
【００３２】
一般的に、チャネル領域でのキャリア移動度をμ、電界強度をＥとすると、ｖ＝μＥであり、またＥ＝−ｄｖ／ｄｘであるから、
ＩＤ＝−ＷＣＯＸ［ＶＧＳ−Ｖ（ｘ）−ＶＴＨ」×μｎｄｖ（ｘ）／ｄｘとなる。
【００３３】
両辺にｄｘを掛け、境界条件をｖ（０）＝０、Ｖ（Ｌ）＝ＶＤＳとして上式を積分すると、
∫Ｌｘ＝０ＩＤｄｘ＝∫ｖDSv=0ＷＣＯＸμｎ［ＶＧＳ−Ｖ（ｘ）−ＶTH］ｄｖとなる。
【００３４】
ＩＤの値はチャネルnの位置ｘのどこでも同じであるから、
ＩＤ＝（Ｗ／Ｌ）ＣＯＸμｎ［（ＶＧＳ−ＶＴＨ）ＶＤＳ−（１／２）ＶＤＳ２］
（３）
となる。
【００３５】
ＶＧＳを変えて上式を計算すると図１０に示す２次曲線（放物線）が得られる。斜線で示す部分がいわゆる３極管領域の部分である。
【００３６】
各放物線の頂点はＶＤＳ＝ＶＧＳ−ＶＴＨであるから、頂点での電流値は、
ＩＤ、ｍａｘ＝（１/２）μｎCox（W/L）（ＶＧＳ−ＶＴＨ）２                          （４）
となる。
【００３７】
ＶＤＳが増加した図１０に示す頂点より右側の電圧では、チャネルがピンチオフするため（３）式の特性からはずれ、一点鎖線で示すようにＩＤがほぼ一定となる飽和特性を示す。（４）式が一般に飽和領域での電流値を与える。
【００３８】
一方、ＶＤＳ が小さい領域、即ちＶＤＳ＜２（ＶＧＳ−ＶＴＨ）の場合、（３）式は、（１／２）ＶＤＳ２の項を省略して、
ＩＤ＝（Ｗ／Ｌ）ＣＯＸμｎ（ＶＧＳ−ＶＴＨ）ＶＤＳ                              （５）
と書ける。ドレイン電流はＶDSの線形関数となり、この式が一般に線形領域での電圧−電流特性を与える。以上は図９に示すｎＭＯＳトランジスタを例に計算したが、ｐＭＯＳトランジスタの場合も同様である。
【００３９】
従って、図６の回路構成においてＭｒが飽和領域、Ｍｌが線形領域で動作しているとすると、各トランジスタを流れる電流は次のように表される。
【００４０】
IDr=nI=(1/2)μpCox(Wr/Lr)(VGSr-VT)2                                    （６）
IDl=I=μpCox(Wl/Ll)(VGSl-VT)2VDSl                                        （７）
ここで
ＩＤｒ、ＩＤｌはトランジスタＭｒ、Ｍｌのドレイン電流、
μｐはトランジスタＭｒ、Ｍｌの移動度、
ＣｏｘはトランジスタＭｒ、Ｍｌのゲート酸化膜容量、
Ｗｒ、ＷｌはトランジスタＭｒ、Ｍｌのゲート幅、
Ｌｒ、ＬｌはトランジスタＭｒ、Ｍｌの実質的ゲート長、
ＶＧＳｒ、ＶＧＳｌはトランジスタＭｒ、Ｍｌのゲートソース間電圧、
ＶＴはトランジスタＭｒ、Ｍｌのしきい値電圧、
ＶＤＳｌはトランジスタＭｌのドレインソース間電圧、
ｎは定電流源の電流比
である。
【００４１】
図６の回路構成において、第１の定電流源１０および第２の定電流源１５に対して（６）式および（７）式を適用し、（６）式および（７）式の電流Ｉを等しいとおくと、次式が得られる。
【００４２】
(1/2n)μpCox(Wr/Lr)(VGSr-VT)2=μpCox(Wl/Ll)(VGSl-VT)VDSl                          （８）
図６の回路構成においてはトランジスタＭｒ、Ｍｌのゲートは短絡されており、ソースが共通なので、それぞれのトランジスタのゲートソース間電圧ＶＧＳｒ、ＶＧＳｌは等しいため、（ＶＧＳｒ−ＶＴ）＝（ＶＧＳｌ−ＶＴ）である。従って（８）式は次ぎのようになる。
【００４３】
(1/2n)μpCox(Wr/Lr)(VGSr-VT)=μpCox(Wl/Ll)VDSl                            （９）
（６）式を変形すると
(VGSr-VT)={2IDr/(μpCox(Wr/Lr))}1/2
が得られので、
（９）式をＶＤＳｌについて展開し、上記(VGSr-VT)を代入すると次のようになる。
【００４４】
VDSl=(1/2n)(Wr/Lr)(Ll/Wl)(VGSr-VT)=(1/2n)(Wr/Lr)(Ll/Wl){2IDr/(μpCox(Wr/Lr))}1/2
（１０）
（１０）式より、図６の回路構成による全差動増幅回路から出力される信号の最大振幅に相当するＶＤＳｌは、電源電圧、しきい値電圧ＶＴが変動しても常に一定の値を得ることができる。
【００４５】
次に図６の回路構成においてＭｌが線形領域で動作するための条件を求める。
【００４６】
一般的にトランジスタの静特性を示す図２から明らかなように、トランジスタＭｌのドレインソース間電圧ＶＤＳｌが以下の条件のとき、トランジスタＭｌは線形領域で動作する。
【００４７】
VDSl＜Veffl
ここで、Veffr＝(VGSl-VT)なので、
VDSl＜(VGSｌ-VT)                                                    （１１）
つぎに、（１１）式に（１０）式を代入すると次式が得られる。
【００４８】
(1/2n)(Wr/Lr)(Ll/Wl)(VGSr-VT)＜(VGSｌ-VT)                            （１２）
ＶＧＳｒ＝ＶＧＳｌなので、
(1/2)(Wr/Lr)(Ll/Wl)<n
（１）
が得られる。
【００４９】
（１）式の条件になるように、図６の全差動増幅回路の定数（Ｗｒ／Ｌｒ）、（Ｌｌ／Ｗｌ）、およびｎを定めることによって、差動増幅回路の出力に現れるＶＯＵＴは、（７）式で与えられる最大の出力振幅を得ることができる。（１）式は、Ｗｒ、Ｌｒ、Ｌｌ、Ｗｌ、およびｎのみの関数であり、設計段階において定電流源の動作条件ｎと負荷トランジスタおよびバイアストランジスタの構造（ゲート幅およびゲート長）を所定の範囲に設定することにより、全差動増幅回路の負荷トランジスタを線形領域にて動作させることが可能であることがわかる。
【００５０】
図７は図６に示す本発明による全作動増幅回路に係る実施例１の回路において、特に定電流源１０および１５をＭＯＳトランジスタＭ１、Ｍ２を用いて構成した例について示す図である。ＭＯＳトランジスタＭ２およびＭ１のサイズを、ｎ：２の電流比が得られるように設計する。
【００５１】
［実施例２］
実施例１において、ｎ倍の電流比を実現する具体的な回路として、定電流源をカレントミラー回路で構成した実施例２を図８に示す。カラントミラー回路は、カレントミラー部を構成するＭＯＳトランジスタとしてＭ１、Ｍ２、Ｍ３を有し、ゲートとドレインが接続されたリファレンストランジスタＭ３のゲートに、各ゲートがそれぞれ接続されたＭ１、Ｍ２のトランジスタにより構成されている。
【００５２】
実施例２を示す図８において、図６の回路との相違は、図６の第１の定電流源１０に代えて第３のｎＭＯＳトランジスタ１６（上記トランジスタＭ１）がノード９と第２の電位ＶSS１１に接続されていることであり、また、図６の第２の定電流源１５に代えて、第４のｎＭＯＳトランジスタ１７（上記トランジスタＭ２）が第３のｐＭＯＳトランジスタ１４と第２の電位ＶSS１１の間に接続されていることである。そして、さらに、一方の端子が第１の電源ＶDD１に接続された定電流源１８を有し、定電流源１８の他方の端子が第５のｎＭＯＳトランジスタ１９（上記トランジスタＭ３）のドレインに接続されており、第５のｎＭＯＳトランジスタ１９のソースは第２の電位ＶSS１１に接続されており、第５のｎＭＯＳトランジスタ１９のドレインおよびゲートは互いに接続されていることである。そして、第３、第４および第５のｎＭＯＳトランジスタ１６、１７、１９の各ゲートが互いに接続されていることである。
【００５３】
実施例２においては、Ｍ１とＭ２、Ｍ３のゲートのサイズＷ／Ｌ（Ｗ、Ｌはそれぞれトランジスタのゲート幅とゲート長）の比を任意に設定することにより、この比と同様の電流比になる電流値を得ることができる。図８に示す実施例２の回路においては、Ｍ３のサイズ（Ｗ０／Ｌ０）に対し、Ｍ２のサイズ（Ｗ／Ｌ）をｎ×（Ｗ０／Ｌ０）に、Ｍ１のサイズ（Ｗ／Ｌ）を２×（Ｗ０／Ｌ０）に設定し、それぞれ１：ｎ：２の電流比を得る事例について示している。なお、実施例７の回路に関しても、ｎＭＯＳとｐＭＯＳを入れ換えて構成した場合において同様の効果を得ることができる。
【００５４】
［実施例３］
実施例１に対し、１段からなる全差動増幅回路だけでなく、フォールデッドカスコード回路の負荷に本発明を適用することにより、上記効果と同様の効果を得ることのできる全差動増幅回路の実施例３を図１１に示す。
【００５５】
図１１において、左側の点線の枠で示した回路が第１段の全差動増幅回路２０、右側の点線の枠で示した回路がフォールデッドカスコード回路における第２段の増幅回路２１、中央の点線の枠で示した回路が実施例１で説明した線形領域で動作するように設定された負荷回路２２（一部２２と共通する）をそれぞれ示している。
【００５６】
第１段の全差動増幅回路２０は、一対の差動増幅ｎＭＯＳトランジスタ３５、３６（Ｍin）と、このｎＭＯＳトランジスタ３５、３６のドレインとＶDDとの間にそれぞれ位置する定電流源３１、３２（ＣＣ４、ＣＣ５）、そしてｎＭＯＳトランジスタ３５、３６の各ソースとＶSSとの間に配置された定電流源３９を有する。
【００５７】
フォールデッドカスコード回路の構成は以下の通りである。第１段の全差動増幅回路２０の出力２３、２４が第２段の増幅回路２１のｐＭＯＳトランジスタ２５、２６（Ｍ１、Ｍ２）のソースに接続される。このｐＭＯＳトランジスタ２５、２６のドレインに第２段の増幅回路において負荷となる一対のｎＭＯＳトランジスタ２７、２８（総称してＭｌという）が接続されている。また上記ｐＭＯＳトランジスタ２５、２６のソースには定電流源２９、３０（ＣＣ２、ＣＣ３）が接続されており、ｐＭＯＳトランジスタ２５、２６にバイアス電流を供給している。なお図１１の実施例においては、ｐＭＯＳトランジスタ２５、２６のバイアス電流は定電流源３１、３２（ＣＣ４、ＣＣ５）からも供給することができるため、定電流源２９、３０（ＣＣ２、ＣＣ３）は必ずしも必要ではない。言い換えれば、定電流源３１と定電流源２９は共通の１つの定電流源とし、定電流源３２と定電流源も共通の１つの定電流源として構成することも可能である（図示せず）。なお、ｐＭＯＳトランジスタ２５、２６の各ゲートはこのトランジスタを飽和領域で動作させる電圧Ｖｂｉａｓに接続されている。
【００５８】
図１１の回路は、さらにＶDDおよびＶSS間において定電流源ＣＣ１と直列接続されているバイアス用のｎＭＯＳトランジスタ３７（Ｍｒ）からなる、フォールデッドカスコード回路の負荷トランジスタ２７、２８に対するバイアス回路を有する。
【００５９】
図１１に示すフォールデッドカスコード回路において、ｐＭＯＳトランジスタ２５、２６を流れる電流の値がＩとなるように、カラントミラー回路等で構成された定電流源ＣＣ２、ＣＣ３、ＣＣ４、ＣＣ５を選び、そしてバイアス用のｎＭＯＳトランジスタ３７（Ｍｒ）を流れる電流がｎＩとなるように設定する。かかる場合に、トランジスタＭｒおよびトランジスタＭｌのゲート長Ｌ、ゲート幅Ｗを（１）式の条件になるように設定する。
【００６０】
このとき実施例１で説明したように、符号２７、２８で示される負荷トランジスタＭｌのドレインソース間電圧ＶＤＳｌは（２）式で表されるように、電源電圧やしきい値の変動に影響されることなく、最大の出力振幅を得ることが可能となり、そして線形領域で動作するようになる。実施例３の回路に関しても、ｎＭＯＳとｐＭＯＳを入れ換えて構成した場合においても同様の効果を得ることができる。
【００６１】
図１２に本発明による全差動増幅回路、定電流源負荷差動増幅回路、そしてダイオード負荷差動増幅回路の入出力特性のシュミレーションの結果を示す。本発明による全差動増幅回路の入出力特性ｉが他の回路に比べ出力振幅を大きく取ることができ、また良い線形性を有することがわかる。
【００６２】
図１３に同様に本発明による全差動増幅回路、定電流源負荷差動増幅回路、そしてダイオード負荷差動増幅回路のＶＤＳの温度依存性のシュミレーションの結果を示す。本発明による全差動増幅回路のＶＤＳの温度依存性ｉが他の回路に比べ小さいことがわかる。
【図面の簡単な説明】
【００６３】
【図１】従来技術における電流負荷、ダイオード負荷、および抵抗負荷の全差動増幅回路の事例を示す図である。
【図２】ＭＯＳトランジスタの電圧電流（Ｖｄｓ−Ｉｄ）特性を示す図である。
【図３】コモンモードフィードバック回路を有する、従来の全差動増幅回路を示す図である。
【図４】一般的な全差動増幅回路における印加電圧と、回路要素に掛かる電圧および信号領域に適用される電圧の関係の概念を示す図である。
【図５】全差動増幅回路の電源を低電圧化した場合の概略の電圧配分、特に信号／ノイズ（Ｓ／Ｎ）の変化を示す図である。
【図６】本発明による全作動増幅回路に係る実施例１の回路を示す図である。
【図７】本発明による全作動増幅回路に係る実施例１の回路において、特に定電流源をＭＯＳトランジスタで構成した回路を示す図である。
【図８】本発明による全作動増幅回路において、カレントミラー回路を構成する実施例２の回路を示す図である。
【図９】ＭＯＳトランジスタの一般的構造を示す図である。
【図１０】本願明細書記載の（３）式に基づくｎＭＯＳトランジスタの電圧電流特性を示す図である。
【図１１】フォールデッドカスコード回路の負荷に本発明を適用した、本発明の実施例３の回路を示す図である。
【図１２】本発明に係る全差動増幅回路と、従来の定電流源負荷差動増幅回路およびダイオード負荷差動増幅回路の入出力特性のシュミレーションの結果を示す比較図である。
【図１３】本発明に係る全差動増幅回路と、従来の定電流源負荷差動増幅回路およびダイオード負荷差動増幅回路のＶDSの温度特性のシュミレーションの結果を示す比較図である。
【符号の説明】
【００６４】
１  …  第１の電源、  ２  …  第１のＰＭＯＳトランジスタ、  ３  …  第２のＰＭＯＳトランジスタ、  ４  …  ノード、  ５  …  出力端子Ｖout-、  ６  …  出力端子Ｖout+、  ７  …  第１のｎＭＯＳトランジスタ、  ８  …  第２のｎＭＯＳトランジスタ、  ９  …  ノード、  １０  …  第１の定電流源、１１  …  第２の電位、  １２  …  入力端子Ｖout＋、  １３  …  入力端子Ｖout-、  １４  …  第３のＰＭＯＳトランジスタ、  １５  …  第２の定電流源、  １６  …  第３のｎＭＯＳトランジスタ、  １７  …  第４のｎＭＯＳトランジスタ、  １８  …  定電流源、  １９  …  第５のｎＭＯＳトランジスタ、  ２０  …  差動増幅回路、  ２１  …  フォールデッドカスコード回路、  ２２  …  線形領域で動作を行う負荷回路、  ２３、２４  …  差動増幅回路の出力、  ２５  …  ｐＭＯＳトランジスタＭ１、  ２６  …  ｐＭＯＳトランジスタＭ２、  ２５  …  ｎＭＯＳトランジスタ、  ２８  …  ｎＭＯＳトランジスタ、  ２９  …  定電流源ＣＣ２、  ３０  …  定電流源ＣＣ３、  ３１  …  定電流源ＣＣ４、  ３２  …  定電流源ＣＣ５、  ３３  …  制御用のＭＯＳトランジスタＭｒ、  ３４  …  定電流源ＣＣ１、３５  …  ｎＭＯＳトランジスタ、  ３６  …  ｎＭＯＳトランジスタ、  ３７  …  ｎＭＯＳトランジスタ、  ３８  …  定電流源ＣＣ１、    ・・・  定電流源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2005072974.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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