(57)【要約】      （修正有）【課題】  金属配線を複数備える多層配線構造の半導体装置において、ビア形成時に生成されてしまうことのある高抵抗層に起因する導通不良を低減する。【解決手段】  半導体基板と、半導体基板上に設けられ、層間絶縁膜で上下に電気的に分離されている複数の金属配線と、層間絶縁膜を貫通し、第１の層の金属配線１２と第１の層の金属配線１２の上層にある第２の層の金属配線１４とを接続するビア１６ａ〜ｃと、を有する多層配線構造の半導体装置であって、第１の層の金属配線１２の所定の配線の電位が、半導体基板から電気的にフローティングになっているとともに、第１の層の金属配線１２の所定の配線に設けられるビア１個当たりの第１の層の金属配線１２と半導体基板との間の容量値が、所定の値以下である。【選択図】  図３
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられ、層間絶縁膜で上下に電気的に分離されている複数の金属配線と、
前記層間絶縁膜を貫通し、第１の層の金属配線と前記第１の層の金属配線の上層にある第２の層の金属配線とを接続する少なくとも１つのビアと、
を有する多層配線構造の半導体装置であって、
前記第１の層の金属配線の所定の配線の電位が、前記半導体基板から電気的にフローティングになっているとともに、
前記第１の層の金属配線の前記所定の配線に設けられるビア１個当たりの前記第１の層の金属配線と前記半導体基板との間の容量値が、所定の値以下であることを特徴とする多層配線構造の半導体装置。
【請求項２】
前記第１の層の金属配線の前記所定の配線が、ゲート電極に接続されており、前記所定の値が、前記第１の層の金属配線の前記所定の配線に設けられるビア１個当たりの前記ゲート電極と前記半導体基板との間の容量値とほぼ等しいことを特徴とする請求項１記載の多層配線構造の半導体装置。
【請求項３】
前記所定の値が、８ｐＦであることを特徴とする請求項２記載の多層配線構造の半導体装置。
【請求項４】
前記所定の値が、ビアの導通不良を低減させるための値であることを特徴とする請求項２又は３記載の多層配線構造の半導体装置。
【請求項５】
前記第２の層の金属配線の上にさらに層間絶縁膜を介して第３の層の金属配線があり、
前記第２の層の金属配線と前記第３の層の金属配線とが、少なくとも１つの第２のビアによって接続されており、
前記第２の層の金属配線の所定の配線が、ゲート電極に接続されている前記第１の層の金属配線の所定の配線にのみ接続されており、
前記第２の層の金属配線の前記所定の配線に設けられる第２のビア１個当たりの前記第２の層の金属配線の前記所定の配線に前記第１の層の金属配線を介して接続される前記ゲート電極と前記半導体基板との間の容量値が、前記所定の値以下であることを特徴とする請求項２記載の多層配線構造の半導体装置。
【請求項６】
前記所定の値が８ｐＦであることを特徴とする請求項５記載の多層配線構造の半導体装置。
【請求項７】
前記所定の値が、ビアの導通不良を低減させるための値であることを特徴とする請求項５又は６記載の多層配線構造の半導体装置。
【請求項８】
前記第１の層の金属配線の前記所定の配線が、前記第２の層の配線に接続するための前記ビアにのみ接続されており、
前記所定の値が、前記第１の層の金属配線の前記所定の配線に設けられるビア１個当たりの前記第１の層の金属配線の前記所定の配線の面積によって支配的であり、前記第１の層の金属配線の前記所定の配線に設けられるビア１個当たりの前記第１の層の金属配線の前記所定の配線の面積が、所定の値以下であることを特徴とする請求項１記載の多層配線構造の半導体装置。
【請求項９】
前記所定の値が、２５００μｍ2であることを特徴とする請求項８記載の多層配線構造の半導体装置。
【請求項１０】
前記所定の値が、ビアの導通不良を低減させるための値であることを特徴とする請求項８又は９記載の多層配線構造の半導体装置。
【請求項１１】
前記第１の層の金属配線が、その上部にバリアメタルを有することを特徴とする請求項１から４及び８から１０のいずれか１項記載の多層配線構造の半導体装置。
【請求項１２】
前記ビアと、前記第１の層の金属配線が、前記バリアメタルを介して接続されていることを特徴とする請求項１１記載の多層配線構造の半導体装置。
【請求項１３】
前記第１の層の金属配線が、その上部に第１のバリアメタルを有し、前記第２の層の金属配線が、その上部に第２のバリアメタルを有することを特徴とする請求項５から７のいずれか１項記載の多層配線構造の半導体装置。
【請求項１４】
前記ビアと前記第１の層の金属配線が、前記第１のバリアメタルを介して接続され、前記第２のビアと前記第２の層の金属配線が、前記第２のバリアメタルを介して接続されていることを特徴とする請求項１３記載の多層配線構造の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、層間がビアで連結された複数の配線層を有する多層配線構造の半導体装置に関する。
【背景技術】
【０００２】
多層配線構造の半導体装置においては、層間絶縁膜にビアを形成することによって下層の配線と上層の配線とを接続する必要がある。
【０００３】
図１１に、一般的なビアの構造を示す。配線１００は、層間絶縁膜１の上に形成された下部バリアメタル２、金属配線（ＡｌＣｕ）３及びその上に形成された上部バリアメタル４で構成されている。下部バリアメタル２は、Ｔｉ層２ａ及びＴｉＮ層２ｂとからなる。また、上部バリアメタル４は、Ｔｉ層４ａ及びＴｉＮ層４ｂとからなる。
上部バリアメタル４の上に形成された層間絶縁膜６には、上部バリアメタル４の一部を残すようにビアホールが形成されており、この中に金属（タングステンなど）を充填することによってビア５が形成されている。ビア５は、不図示の上層の配線に接続されている。
なお、以下の説明は、金属配線の下部バリアメタルはＴｉ層上にＴｉＮ層を積層した構造であるとして行うが、図１２に示すように、下部バリアメタルはＴｉＮの単層であっても良い。
【０００４】
上記構造の配線１００及びビア５においては、配線１００の直下の不図示の配線が大面積かつフローティング状態にある金属配線であるか、配線１００が直接又は他の配線を介して大容量のＭＯＳ（ゲート電極）に繋がる場合は、金属配線３に電荷が蓄積されやすい。この場合は、層間絶縁膜６にビアホールを形成する際に上部バリアメタル４の表層に高抵抗層が形成されやすくなる。上部バリアメタル４の表層に高抵抗層が形成されてしまうと、不図示の上層の配線と配線１００との導通が不良となってしまう。
【０００５】
ビアの導通不良は、製造途中の検査で発見することは困難であるため、構造上でこれが発生しないようにする必要がある。
【０００６】
多層配線を有する半導体装置において、ビアホール部での断線を防止することを目的とした従来技術としては、特許文献１に開示される「多層配線を有する半導体装置」がある。
特許文献１に開示される発明は、上層の配線と下層の配線とを複数個のビア（透孔部）で接続することにより上層の配線と下層の配線との導通を確保するものである。
【特許文献１】特開平４−３８８５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、特許文献１に開示される発明は、熱歪みなど影響によって生じる物理的な力が原因で起こる断線を防止するためのものであり、上記のようにビア形成時に生成されてしまう高抵抗層が原因で発生する導通不良については何ら考慮されていない。
すなわち、高抵抗層の生成を抑制するための対策は何らなされていないため、複数個のビアを形成してもその全てに高抵抗層が形成されてしまい、導通不良が生じることがある。
【０００８】
このように従来の多層配線構造の半導体装置は、金属配線にビアを形成する際に高抵抗層が生成されてしまい導通不良の原因となるという問題があった。
【０００９】
本発明はかかる問題に鑑みて為されたものであり、金属配線を複数備える多層配線構造の半導体装置において、ビア形成時に生成されてしまうことのある高抵抗層に起因する導通不良を低減することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、本発明は、第１の態様として、半導体基板と、半導体基板上に設けられ、層間絶縁膜で上下に電気的に分離されている複数の金属配線と、層間絶縁膜を貫通し、第１の層の金属配線と第１の層の金属配線の上層にある第２の層の金属配線とを接続する少なくとも１つのビアと、を有する多層配線構造の半導体装置であって、第１の層の金属配線の所定の配線の電位が、半導体基板から電気的にフローティングになっているとともに、第１の層の金属配線の所定の配線に設けられるビア１個当たりの第１の層の金属配線と半導体基板との間の容量値が、所定の値以下であることを特徴とする多層配線構造の半導体装置を提供するものである。
【００１１】
上記本発明の第１の態様のいずれの構成においても、第１の層の金属配線が、その上部にバリアメタルを有することが好ましく、これに加えて、ビアと、第１の層の金属配線が、バリアメタルを介して接続されていることがより好ましい。
【００１２】
また、上記目的を達成するため、本発明は、第２の態様として、上記本発明の第１の態様に加えて、第１の層の金属配線の所定の配線が、ゲート電極に接続されており、所定の値が、第１の層の金属配線の所定の配線に設けられるビア１個当たりのゲート電極と半導体基板との間の容量値とほぼ等しいことを特徴とする多層配線構造の半導体装置を提供するものである。本発明の第２の態様においては、所定の値が、８ｐＦであることがより好ましい。
【００１３】
上記本発明の第２の態様のいずれの構成においても、所定の値が、ビアの導通不良を低減させるための値であることがより好ましい。また、上記本発明の第２の態様のいずれの構成においても、第１の層の金属配線が、その上部にバリアメタルを有することが好ましく、これに加えて、ビアと、第１の層の金属配線が、バリアメタルを介して接続されていることがより好ましい。
【００１４】
また、上記目的を達成するため、本発明は、第３の態様として、上記本発明の第２の態様に加えて、第２の層の金属配線の上にさらに層間絶縁膜を介して第３の層の金属配線があり、第２の層の金属配線と第３の層の金属配線とが、少なくとも１つの第２のビアによって接続されており、第２の層の金属配線の所定の配線が、ゲート電極に接続されている第１の層の金属配線の所定の配線にのみ接続されており、第２の層の金属配線の所定の配線に設けられる第２のビア１個当たりの第２の層の金属配線の所定の配線に第１の層の金属配線を介して接続されるゲート電極と半導体基板との間の容量値が、所定の値以下であることを特徴とする多層配線構造の半導体装置を提供するものである。本発明の第３の態様においては、所定の値が８ｐＦであることが好ましい。
【００１５】
上記本発明の第３の態様のいずれの構成においても、所定の値が、ビアの導通不良を低減させるための値であることが好ましい。
【００１６】
上記本発明の第３の態様のいずれの構成においても、第１の層の金属配線が、その上部に第１のバリアメタルを有し、第２の層の金属配線が、その上部に第２のバリアメタルを有することが好ましい。これに加えて、ビアと第１の層の金属配線が、第１のバリアメタルを介して接続され、第２のビアと第２の層の金属配線が、第２のバリアメタルを介して接続されていることがより好ましい。
【００１７】
また、上記目的を達成するため、本発明は、第４の態様として、上記本発明の第１の態様に加えて、第１の層の金属配線の所定の配線が、第２の層の配線に接続するためのビアにのみ接続されており、所定の値が、第１の層の金属配線の所定の配線に設けられるビア１個当たりの第１の層の金属配線の所定の配線の面積によって支配的であり、第１の層の金属配線の所定の配線に設けられるビア１個当たりの第１の層の金属配線の所定の配線の面積が、所定の値以下であることを特徴とする多層配線構造の半導体装置を提供するものである。本発明の第４の態様においては、所定の値が、２５００μｍ2であることが好ましい。
【００１８】
上記本発明の第４の態様のいずれの構成においても、所定の値が、ビアの導通不良を低減させるための値であることが好ましい。また、上記本発明の第４の態様のいずれの構成においても、第１の層の金属配線が、その上部にバリアメタルを有することが好ましく、これに加えて、ビアと、第１の層の金属配線が、バリアメタルを介して接続されていることがより好ましい。
【発明の効果】
【００１９】
本発明によれば、金属配線を複数備える多層配線構造の半導体装置において、ビア形成時に生成されてしまうことのある高抵抗層に起因する導通不良を低減できる。
【発明を実施するための最良の形態】
【００２０】
〔発明の原理〕
多層配線構造の半導体装置において上下の配線をビアで接続する場合、ビアの断面積が均一であるとすると、ビアの面積の合計はその個数に比例することとなる。
図１に、大面積のゲート電極に接続される配線に形成されるビアの個数と、上下配線間での導通不良の発生率との関係の一例を示す。横軸はビア１個当たりのゲート電極と半導体基板との間の容量値（ｐＦ）を、縦軸は不良発生率（％）を表す。なお、ビアの断面は、設計上では、概ね０．４μｍ×０．４μｍの正方形（出来上がりでは、直径が概ね０．４μｍの円）である。
【００２１】
ビア１個当たりのゲート電極と半導体基板との間の容量値（即ち、ゲート電極と半導体基板との間の容量値をビア個数で除した値）が８ｐＦ以下であれば、上下の配線間で導通不良は発生しておらず、上部バリアメタルの表層に高抵抗層が生成されないことが確認できる。また、ビア１個当たりのゲート電極と半導体基板との間の容量値が８ｐＦを超えると上下の配線間で導通不良が発生しており、高抵抗層が生成されていることが確認できる。
【００２２】
よってこのような場合には、ビア１個当たりのゲート電極と半導体基板との間の容量値が８ｐＦを超えないようにビアの数を設定する。
【００２３】
また、図２に、フローティング状態にある金属配線に形成するビアの個数と不良の発生率との関係の一例を示す。横軸はビア１個当たりのフローティング状態にある金属配線の面積（μｍ2）を、縦軸は不良発生率（％）を表す。なお、ビアの断面は、設計上では概ね０．４μｍ×０．４μｍの正方形（出来上がりでは、直径が概ね０．４μｍの円）である。
【００２４】
ビア１個当たりのフローティング状態にある金属配線の面積（すなわち、フローティング状態にある金属配線の面積をビアの個数で除した値）が２５００μｍ2以下であれば、上下配線間で導通不良は発生しておらず、下層配線の上部バリアメタル表層に高抵抗層が生成されないことが確認できる。また、ビア１個当たりのフローティング状態にある金属配線の面積が２５００μｍ2を超えると上下配線間で導通不良が発生しており、高抵抗層が生成されていることが確認できる。
【００２５】
よって、このような場合には、ビア１個当たりのフローティング状態にある金属配線の面積が２５００μｍ2を超えないようにビアの数を設定する。
【００２６】
半導体装置製造プロセス中にフローティング状態にある金属配線に蓄積される電荷は、その金属配線の面積によって定まる。よって、下層の金属配線がゲート電極に接続されている場合、及び、下層の金属配線がフローティング状態にある金属配線である場合のいずれの場合も、ビア１個当たりの電荷を所定値以下とすることで、ビア形成時に上部バリアメタルの表層に高抵抗層が生成されることを抑制できる。
【００２７】
また、ゲート電極が複数に分割されている場合、各ゲート電極が絶縁されている時には、ビア形成時に高抵抗層が形成されなくても、複数のゲート電極を接続した後ではビア形成時に高抵抗層が形成される恐れがある。このため、本発明では、各ゲート電極からの電流の合流点となる金属配線を形成する段階では各ゲート電極が絶縁された状態となるようにしておき、これよりも上層の金属配線を形成した際に複数のゲート電極が電気的に接続される配線構造を採用している。このようにして各ゲート電極を接続することで、ビア形成時に高抵抗層が生成されることを抑制できる。
【００２８】
このようにすることで、ビア形成時に高抵抗層が生成されることを防止し、いずれかのビアが導通不良となった場合に他のビアでの導通経路を確保できるだけでなく、導通不良の原因となる高抵抗層が生成されること自体を防止できる。すなわち、上下の配線間との導通が確実となり、半導体装置の信頼性が向上する。
【００２９】
なお、ここでは説明の簡略化のために全てのビアの断面積を同一とし、ビア１個当たりのゲート電極と半導体基板との間の容量値やビア１個当たりのフローティング状態にある金属配線の面積を考慮する場合例にあげて説明したが、全てのビアの断面積が同一である必要はなく、断面積が異なるビアが混在していてもよい。換言すると、単位面積当たりの電極と半導体基板との間の電気容量又はフローティング状態にある金属配線の面積が最も大きいビアについて、その値（単位面積当たりの電気容量又は面積）が所定値以下であれば良い。
【００３０】
以下、上記原理に基づく本発明の好適な実施の形態について説明する。
【００３１】
〔第１の実施形態〕
本発明を好適に実施した第１の実施形態について説明する。図３に、本実施形態にかかる半導体装置の構成を示す。
本実施形態にかかる半導体装置は、ゲート電極１０、第１の層間絶縁膜１１、第１の金属配線１２（特許請求の範囲における第１の層の金属配線）、第２の層間絶縁膜１３、第２の金属配線１４（特許請求の範囲における第２の層の金属配線）が順に積層された構造である。ゲート電極１０と第１の金属配線１１とはコンタクト１５によって電気的に接続されている。また、第１の金属配線１１と第２の金属配線１４とは、ビア１６（１６ａ〜１６ｃ）によって電気的に接続されている。
【００３２】
上記のように、多層構造の半導体装置では、ゲート電極１０と導通している金属配線（第１の金属配線１２）にビアを形成する際に、ビア１６の単位面積当たりの電極容量値（ゲート電極１０と不図示の半導体基板との間の容量値）が所定値を超えていると高抵抗層が生成されてしまう場合がある。高抵抗層は、ビア１６の単位面積当たりのゲート電極１０と不図示の半導体基板との間の電気容量（以下、ゲート電極と不図示の半導体基板との間の電気容量を単にゲート電極の電極容量とも表記する。）が大きい程（ゲート電極１０の電極容量値が大きいほど、また、ビア１６の断面積の合計が小さい程）生成されやすい。
例えば、図４に示すように、第１の金属配線１２と第２の金属配線１４とを一つのビア１６で接続しようとする場合、ゲート電極１０の電極容量値が小さければ問題ないが、ゲート電極１０の電極容量値が大きくなると、第１の金属配線１２の上部バリアメタル表層に高抵抗層が生成されてしまう恐れがある。
【００３３】
このため、図３に示した本実施形態にかかる半導体装置では、ゲート電極１０の電極容量をビア１６の個数で除した値が所定値以下となるようにビア１６の数を設定している（すなわち、ビア１６の断面積の合計を大きくしている）。
【００３４】
これにより、ビア１６を形成する際に、上部バリアメタルの表層に高抵抗層が生成されてしまうことは無くなり、第１の金属配線（下層配線）１２と第２の金属配線（上層配線）１４との導通が確保される。
【００３５】
よって、単にビア１６ａ〜１６ｃのいずれかが導通不良となった場合に他のビアによって電流の迂回路を確保できるだけでなく、導通不良の発生自体が低減される。
【００３６】
このように、本実施形態にかかる多層配線構造の半導体装置は、高抵抗層が生成されてしまうことのない条件で形成されたビアによって、上下の配線が接続されているため、導通不良が発生する可能性が低く、高い信頼性を有する。
【００３７】
〔第２の実施形態〕
本発明を好適に実施した第２の実施形態について説明する。図５に、本実施形態にかかる多層配線構造の半導体装置の構成を示す。この半導体装置は、ゲート電極２０（２０ａ、２０ｂ）、第１の層間絶縁膜２１、第１の金属配線（特許請求の範囲における第１の層の金属配線）２２（２２ａ、２２ｂ）、第２の層間絶縁膜２３、第２の金属配線（特許請求の範囲における第２の層の金属配線）２４（２４ａ〜２４ｃ）、第３の層間絶縁膜２５、第３の金属配線（特許請求の範囲における第３の層の金属配線）２６（２６ａ、２６ｂ）が順に積層された構成である。
【００３８】
ゲート電極２０ａと第１の金属配線２２ａとは、コンタクト２７ａを介して電気的に接続されている。また、ゲート電極２０ｂと第１の金属配線２２ｂとは、コンタクト２７ｂを介して電気的に接続されている。
第１の金属配線２２ａは、第１のビア２８ａを介して第２の金属配線２４ａと電気的に接続されている。また、第１の金属配線２２ｂは、第１のビア２８ｂを介して第２の金属配線２４ｂと電気的に接続されており、第１のビア２８ｃを介して第３の金属配線２４ｃとも電気的に接続されている。
第２の金属配線２４ａは、第２のビア２９ａを介して第３の金属配線２６ａと電気的に接続されている。また、第２の金属配線２４ｂは、第２のビア２９ｂを介して第３の金属配線２６ａと電気的に接続されている。さらに、第２の金属配線２４ｃは、第２のビア２９ｃを介して第３の金属配線２６ｂと電気的に接続されている。
【００３９】
図６に示すようなゲート電極２０が複数個（２０ａ、２０ｂ）に分割されている半導体装置は、第１のビア２８を形成する際には、第１のビア２８ａは第１のゲート電極２０ａに蓄積されている電荷の影響のみを、第１のビア２８ｂは、第１のゲート電極２０ｂに蓄積されている電荷の影響のみを受ける。
しかし、複数のゲート電極からの電流の合流点となる第２の金属配線２４に第２のビア２９を形成する際には、第２の金属配線２４は、ゲート電極２０ａ及び２０ｂの双方と導通しているため、両方の電極に蓄積されている電荷の影響が重複する。このため、第１のビアの形成時には高抵抗層が生成されなくても、第２のビアの形成時に単位面積当たりの電極容量値が所定値を超えてしまい高抵抗層が生成される可能性がある。
【００４０】
ここで、第１のゲート電極２０ａ、２０ｂのそれぞれが不図示の半導体基板との間に５ｐＦの電気容量を持ち、各ビアの断面積は同じであるとし、ビア一つ当たりの電極容量が８ｐＦを超えるとバリアメタル表層に高抵抗層が形成される可能性があるとする。この場合、第１のビア２８ａ及び２８ｂの形成時には、第１の金属配線２２ａ及び２２ｂの上部バリアメタルの表層に高抵抗層が生成されることはない。しかし、第２の金属配線２４に第２のビアを形成する際には、第２の金属配線２４には合計すると１０ｐＦの容量を持つゲート電極と接続されていることとなるため、高抵抗層が形成されてしまう。
【００４１】
本実施形態にかかる半導体装置は、図７に示すように、第２のビア２９を形成する時点では、ゲート電極２０ａとゲート電極２０ｂとは電気的に分離されている。そして、ゲート電極２０ａと２０ｂとは、図７では不図示の第３の金属配線２６を形成した段階で初めて電気的に接続される。このため、いずれのビアを形成する際にも複数のゲート電極２０ａ、２０ｂにそれぞれ蓄積される電荷の影響を重複して受けて、高抵抗層が形成されることはない。
【００４２】
このように、本実施形態にかかる半導体装置の各ビアは、形成時に接続されているゲート電極の電極容量の合計が所定量以下とされている。このため、ビア形成時に高抵抗層が形成されることがない。このため、上層の配線と下層の配線との電気的な接続が確保される。
【００４３】
〔第３の実施形態〕
本発明を好適に実施した第３の実施形態について説明する。図８に、本実施形態にかかる半導体装置の構成を示す。この半導体装置は、第１の金属配線（特許請求の範囲における第１の層の金属配線）３１、第１の層間絶縁膜３２、第２の金属配線（特許請求の範囲における第２の層の金属配線）３３、第２の層間絶縁膜３４、第３の金属配線（特許請求の範囲における第３の層の金属配線）３５が順に積層された構造である。
第１の金属配線３１は、グランド及びゲート電極のいずれにも接続されていないフローティング状態にある金属配線であり、第１の層間絶縁膜３２に形成された第１のビア３６（３６ａ〜３６ｃ）を介して第２の金属配線３３と電気的に接続されている。第２の金属配線３３は、第２の層間絶縁膜３４に形成された第２のビア３７を介して第３の金属配線３５と電気的に接続されている。
【００４４】
フローティング状態にある金属配線の電気容量はその面積に比例する。そして、上記のように、ビア単位面積当たりのフローティング状態にある金属配線の面積（ビアの断面積が均一であれば、ビア１個当たりのフローティング状態にある金属配線の面積）が所定値よりも大きいと下層の金属配線に高抵抗層が生成されて、金属配線間の導通不良の原因となる。
【００４５】
例えば、図９に示すように、フローティング状態にある金属配線（第１の金属配線３１）と上層の金属配線（第２の金属配線３３）とを接続するビア（第１のビア３６）を形成する場合、第１の金属配線３１の面積が小さければ問題はないが、第１の金属配線が大きくなると、第１の金属配線３１の表層に高抵抗層が形成されてしまう恐れがある。
【００４６】
このため、図８に示した本実施形態にかかる半導体装置は、フローティング状態にある第１の金属配線の面積をビアの個数で除した値、すなわち、ビア１個当たりのフローティング状態にある金属配線の面積）が所定値以下となるようにビアの数を設定している（すなわち、ビアの断面積の合計を大きくしている）。
【００４７】
これにより、フローティング状態にある金属配線とその上層にある金属配線とを接続するためのビアを形成する際に、高抵抗層が形成されることを防止できる。
【００４８】
なお、フローティング状態にある金属配線上に直接形成されないビア（第２の金蔵配線３３と第３の金属配線３５とを電気的に接続する第２のビア３７）は、接続されている金属配線の電気容量の合計値に関わらず高抵抗層が形成されることはないため、上下配線間の導通不良の原因となることはない。
【００４９】
このため、本実施形態にかかる半導体装置は、下層の金属配線と上層の金属配線との導通が損なわれにくく、高い信頼性を示す。
【００５０】
なお、上記各実施形態は、本発明の好適な実施の一例であり、本発明はこれらに限定されるものではない。
例えば、上記第１の実施形態においては、第１の金属配線と第２の金属配線との間にビアを三つ形成することで、ビア一つ当たりの電気容量を所定値以下とした構造例を示したが、単位面積当たりの電極容量を所定値以下にできれば良く、ビアの個数はこれに限定されることはない。
また、全てのビアが同一形状である必要はない。例えば、図４に示した構成において第１の金属配線１２の上部バリアメタルの表層に高抵抗層が生成される恐れがある場合には、図１０に示すようにビア１６の断面積を広くすることで、ビア単位面積当たりの配線容量（又はフローティング状態にある金属配線の面積）を低減させても良い。
このように、本発明は様々な変形が可能である。
【図面の簡単な説明】
【００５１】
【図１】大容量の電極に形成するビアの個数と、上下配線間での導通不良の発生率との関係の一例を示す図である。
【図２】フローティング状態にある金属配線に形成するビアの個数と不良の発生率との関係の一例を示す図である。
【図３】本発明を好適に実施した第１の実施形態にかかる多層配線構造の半導体装置の断面構造を示す図である。
【図４】ビア単位面積当たりの電極容量値が大きい多層配線構造の半導体装置の断面構造を示す図である。
【図５】本発明を好適に実施した第２の実施形態にかかる多層配線構造の半導体装置の断面構造を示す図である。
【図６】分割されたゲート電極からの電流が合流する金属配線に形成するビアの単位面積当たりの電極容量が大きくなる断面構造を示す図である。
【図７】第２の実施形態にかかる多層配線構造の半導体装置において、分割されているゲート電極同士を電気的に接続する直前の構成を示す図である。
【図８】本発明を好適に実施した第３の実施形態にかかる多層配線構造の半導体装置の断面構造を示す図である。
【図９】ビア単位面積当たりのフローティング状態にある金属配線面積が大きい多層配線構造の半導体装置の断面構造を示す図である。
【図１０】ビアの断面積を広げることによってビア単位面積当たりの配線容量を低減した多層配線構造の半導体装置の断面構造を示す図である。
【図１１】金属配線及びその上に形成されるビアの詳細な構造を示す図である。
【図１２】金属配線及びその上に形成されるビアの詳細な構造を示す図である。
【符号の説明】
【００５２】
１、６    層間絶縁膜
２    下部バリアメタル
２ａ、４ａ    Ｔｉ層
２ｂ、４ｂ    ＴｉＮ層
３    金属配線
４    上部バリアメタル
５、１６、２８、２９、３６、３７    ビア
１０、２０    ゲート電極
１１、２１、３２    第１の層間絶縁膜
１２、２２、３１    第１の金属配線
１３、２３、３４    第２の層間絶縁膜
１４、２４、３３    第２の金属配線
１５、２７    コンタクト
２５    第３の層間絶縁膜
２６、３５    第３の金属配線
１００    配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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