(57)【要約】【課題】  素子分離端に露出するＳｉＧｅによるリーク電流の発生を抑制して信頼性の向上をはかる。【解決手段】  格子歪みが緩和されたＳｉＧｅ層６の上に格子歪みを有する歪みＳｉ層７が形成され、歪みＳｉ層７上にゲート絶縁膜９を介してゲート電極３が選択的に形成され、歪みＳｉ層７のゲート電極３に対応する位置にソース・ドレイン領域１２が形成された電界効果トランジスタであって、素子分離すべき素子分離端でＳｉＧｅ層６は除去され、素子分離端のＳｉＧｅ層６の側壁を覆うようにＳｉの膜７が形成されている。【選択図】      図１
2005252067.tif 000002
【特許請求の範囲】
【請求項１】
格子歪みが緩和されたＳｉ1-x Ｇｅx 層（０＜ｘ≦１）の上に格子歪みを有する歪みＳｉ層が形成され、この歪みＳｉ層上の一部にゲート絶縁膜を介してゲート電極が形成され、前記歪みＳｉ層に前記ゲート電極と対応させてソース・ドレイン領域が形成された電界効果トランジスタであって、
素子分離領域で前記ＳｉＧｅ層は少なくとも一部が除去され、素子分離端の前記ＳｉＧｅ層の側壁面を覆うようにＳｉの膜が形成されていることを特徴とする電界効果トランジスタ。
【請求項２】
Ｓｉ基板上にＳｉ1-x Ｇｅx 層（０＜ｘ≦１）が形成され、このＳｉＧｅ層上の一部にゲート絶縁膜を介してゲート電極が形成され、前記ＳｉＧｅ層に前記ゲート電極と対応させてソース・ドレイン領域が形成された電界効果トランジスタであって、
素子分離領域で前記ＳｉＧｅ層は除去され、素子分離端の前記ＳｉＧｅ層の側壁面を覆うようにＳｉの膜が形成されていることを特徴とする電界効果トランジスタ。
【請求項３】
絶縁膜上に島状に形成された、格子歪みが緩和されたＳｉ1-x Ｇｅx 層（０＜ｘ≦１）と、
前記ＳｉＧｅ層上に形成された格子歪みを有する歪みＳｉ層と、
前記歪みＳｉ層上の一部にゲート絶縁膜を介して形成されたゲート電極と、
前記歪みＳｉ層に前記ゲート電極と対応させて形成されたソース・ドレイン領域と、
前記ＳｉＧｅ層の端部の側壁面を覆うように形成されたＳｉ膜と、
を具備してなることを特徴とする電界効果トランジスタ。
【請求項４】
絶縁膜上に島状に形成されたＳｉ1-x Ｇｅx 層（０＜ｘ≦１）と、
前記ＳｉＧｅ層上の一部にゲート絶縁膜を介して形成されたゲート電極と、
前記ＳｉＧｅ層に前記ゲート電極と対応させて形成されたソース・ドレイン領域と、
前記ＳｉＧｅ層の端部の側壁面を覆うように形成されたＳｉ膜と、
を具備してなることを特徴とする電界効果トランジスタ。
【請求項５】
前記ＳｉＧｅ層は格子歪みを有するものであり、該ＳｉＧｅ層上にＳｉキャップ層が形成されていることを特徴とする請求項２又は４記載の電界効果トランジスタ。
【請求項６】
前記ＳｉＧｅ層の主面と側壁面とが鈍角をなしていることを特徴とする請求項１〜５の何れかに記載の電界効果トランジスタ。
【請求項７】
前記ＳｉＧｅ層の側壁面に形成されるＳｉ膜の厚さが１０ｎｍ以上であることを特徴とする請求項１〜６の何れかに記載の電界効果トランジスタ。
【請求項８】
絶縁膜上に格子歪みが緩和された島状のＳｉ1-x Ｇｅx 層（０＜ｘ≦１）を形成する工程と、
前記ＳｉＧｅ層の端部側壁面および上面にＳｉ膜を形成する工程と、
前記歪みＳｉ層上の一部にゲート絶縁膜を介してゲート電極を形成する工程と、
前記歪みＳｉ層に前記ゲート電極をマスクにしてソース・ドレイン領域を形成する工程と、
を含むことを特徴とする電界効果トランジスタの製造方法。
【請求項９】
基板上に、格子歪みが緩和されたＳｉ1-x Ｇｅx 層（０＜ｘ≦１）と格子歪みを有する歪みＳｉ層を積層する工程と、
前記歪みＳｉ層及びＳｉＧｅ層を島状にパターニングする工程と、
前記ＳｉＧｅ層の端部側壁面にＳｉ膜を形成する工程と、
前記歪みＳｉ層上の一部にゲート絶縁膜を介してゲート電極を形成する工程と、
前記歪みＳｉ層に前記ゲート電極をマスクにしてソース・ドレイン領域を形成する工程と、
を含むことを特徴とする電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路素子の形成要素たる電界効果トランジスタに係わり、特に歪みＳｉやＳｉＧｅのチャネルを利用した電界効果トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ回路素子の高性能化，高機能化のため、個々のトランジスタのゲート長を短縮すると同時にゲート絶縁膜を薄膜化することにより、単位ゲート長当たりの駆動電流を増加させる手法が採られてきた。こうすることにより、必要な駆動電流を得るためのトランジスタのサイズが小さくなり、高集積化が可能となると同時に、駆動電圧の低電圧化により単位素子当たりの消費電力を低減することが可能である。
【０００３】
しかし、近年、要求される性能向上を、ゲート長の短縮により達成するための技術的な障壁が急激に高くなっている。この状況を緩和するためには、高移動度のチャネル材料を用いるのが有効である。歪みＳｉ或いは歪みＳｉＧｅはその有力な候補である。
【０００４】
歪みＳｉは、基板面内方向に伸張歪みを有している。この伸張歪みの影響でバンド構造が変化し、電子，正孔移動度がいずれも無歪みのＳｉに比べて増大する。歪みが増大するほど電子，正孔移動度は高くなる。通常、歪みＳｉは、より格子定数の大きな格子緩和ＳｉＧｅ上にエピタキシャル成長することにより形成される。下地のＳｉＧｅのＧｅ組成が大きくなるほど歪みＳｉの歪み量が大きくなり、移動度はより高くなる。この歪みＳｉチャネルを有するＭＯＳＦＥＴでＣＭＯＳを構成すれば、同じサイズのＳｉ−ＣＭＯＳよりも高速動作が期待できる。
【０００５】
一方、歪みＳｉＧｅは基板面内方向に圧縮歪みを有している。この圧縮歪みの影響でバンド構造が変化し、特に正孔移動度が無歪みのＳｉＧｅに比べて増大する。さらに、Ｇｅ組成が８０％程度以上となると、電子移動度，正孔移動度のいずれも無歪みのＳｉＧｅに比べて２倍以上増大する。歪み及びＧｅ組成が増大するほど電子，正孔移動度は高くなる。従って、歪みが同じであれば、純粋なＧｅチャネルにおいて最大の移動度増大が得られる。この歪みＳｉＧｅチャネルを有するＭＯＳＦＥＴでＣＭＯＳを構成すれば、同じサイズのＳｉ−ＣＭＯＳよりも高速動作が期待できる。
【０００６】
通常歪みＳｉは、バルクＳｉ基板上に形成された格子緩和ＳｉＧｅ上に形成される（バルク歪みＳｉ）。これに対し、本発明者らを含む研究グループは、この歪みＳｉ又は歪みＳｉＧｅとＳＯＩ（Si-on-Insulator）構造とを組み合わせたＭＯＳＦＥＴを提案し、さらに動作実証してきた（例えば、非特許文献１，２参照）。これらの素子においては、歪みＳｉ，歪みＳｉＧｅチャネルのキャリア移動度が高いことによるメリットの他、接合容量を小さくできる、不純物濃度を低く抑えたまま微細化ができる、等のＳＯＩ構造に起因するメリットを併せ持つ。従って、本構造でＣＭＯＳ論理回路を構成すれば、より高速かつ低消費電力の動作が期待される。
【０００７】
ところが、このようなバルク歪みＳｉ−ＭＯＳＦＥＴ、ＳＯＩ型の歪みＳｉ（歪みＳＯＩ）又は歪みＳｉＧｅ（歪みＳＧＯＩ；SiGe-on-Insulator）ＭＯＳＦＥＴに対して、従来の素子分離構造及び形成方法を適用すると、素子分離端にＳｉＧｅ層の一部が露出し、酸化膜と直接接触する。ＳｉＧｅと酸化膜の界面には高密度の界面準位が存在するため、この界面準位を介したリーク電流が発生する懸念が生じる。また、高密度の界面準位の存在は、素子の信頼性を劣化させる原因にもなる。
【非特許文献１】T. Mizuno, S. Takagi, N. Sugiyama, J. Koga, T. Tezuka, K. Usuda, T. Hatakeyama, A. Kurobe, and A. Toriumi, IEDM Technical Digests p.934 (1999)
【非特許文献２】T. Tezuka et al., IEDM Technical Digests, p.946 (2001)
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記のように、バルク歪みＳｉ−ＭＯＳＦＥＴ、歪みＳＯＩ又は歪みＳＧＯＩ−ＭＯＳＦＥＴに対して、従来の素子分離構造及び形成方法を適用すると、素子分離端にＳｉＧｅ層の一部が露出し、酸化膜と直接接触し、リーク電流の発生や信頼性の劣化という問題が生じる。
【０００９】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、素子分離端に露出するＳｉＧｅによるリーク電流の発生を抑制することができ、信頼性の向上をはかり得る電界効果トランジスタ及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するために本発明は、次のような構成を採用している。
【００１１】
即ち本発明は、格子歪みが緩和されたＳｉ1-x Ｇｅx 層（０＜ｘ≦１）の上に格子歪みを有する歪みＳｉ層が形成され、この歪みＳｉ層上の一部にゲート絶縁膜を介してゲート電極が形成され、前記歪みＳｉ層に前記ゲート電極と対応させてソース・ドレイン領域が形成された電界効果トランジスタであって、素子分離領域で前記ＳｉＧｅ層は少なくとも一部が除去され、素子分離端の前記ＳｉＧｅ層の側壁面を覆うようにＳｉの膜が形成されていることを特徴とする。
【００１２】
また本発明は、Ｓｉ基板上にＳｉ1-x Ｇｅx 層（０＜ｘ≦１）が形成され、このＳｉＧｅ層上の一部にゲート絶縁膜を介してゲート電極が形成され、前記ＳｉＧｅ層に前記ゲート電極と対応させてソース・ドレイン領域が形成された電界効果トランジスタであって、素子分離領域で前記ＳｉＧｅ層は除去され、素子分離端の前記ＳｉＧｅ層の側壁面を覆うようにＳｉの膜が形成されていることを特徴とする。
【００１３】
また本発明は、歪みＳｉチャネルを利用した電界効果トランジスタにおいて、絶縁膜上に島状に形成された、格子歪みが緩和されたＳｉ1-x Ｇｅx 層（０＜ｘ≦１）と、前記ＳｉＧｅ層上に形成された格子歪みを有する歪みＳｉ層と、前記歪みＳｉ層上の一部にゲート絶縁膜を介して形成されたゲート電極と、前記歪みＳｉ層に前記ゲート電極と対応させて形成されたソース・ドレイン領域と、前記ＳｉＧｅ層の端部の側壁面を覆うように形成されたＳｉ膜と、を具備してなることを特徴とする。
【００１４】
また本発明は、ＳｉＧｅのチャネルを利用した電界効果トランジスタにおいて、絶縁膜上に島状に形成されたＳｉ1-x Ｇｅx 層（０＜ｘ≦１）と、前記ＳｉＧｅ層上の一部にゲート絶縁膜を介して形成されたゲート電極と、前記ＳｉＧｅ層に前記ゲート電極と対応させて形成されたソース・ドレイン領域と、前記ＳｉＧｅ層の端部の側壁面を覆うように形成されたＳｉ膜と、を具備してなることを特徴とする。
【００１５】
また本発明は、歪みＳｉチャネルを利用した電界効果トランジスタの製造方法において、基板上に、格子歪みが緩和されたＳｉ1-x Ｇｅx 層（０＜ｘ≦１）と格子歪みを有する歪みＳｉ層を積層する工程と、前記歪みＳｉ層及びＳｉＧｅ層を島状にパターニングし、且つ前記ＳｉＧｅ層の端部を順テーパ状に加工する工程と、前記ＳｉＧｅ層の端部側壁面にＳｉ膜を形成する工程と、前記歪みＳｉ層上の一部にゲート絶縁膜を介してゲート電極を形成する工程と、前記歪みＳｉ層に前記ゲート電極をマスクにしてソース・ドレイン領域を形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１６】
本発明によれば、素子分離端の側面にＳｉ膜を形成することにより、素子分離端にＳｉＧｅ層の側壁面が露出するのを防止でき、ＳｉＧｅ層が酸化膜と直接接触するのを防止できる。このため、ＳｉＧｅ層の側壁面に高密度の界面準位が発生してリーク電流が増加するのを防ぐことができ、これにより素子の信頼性の向上をはかることができる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を用いて本発明の実施形態について説明する。
【００１８】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わるＭＯＳＦＥＴの要部構造の概略図である。なお、図１（ａ）は上面図、図１（ｂ）は図１（ａ）のＡ−Ｂ断面図、図１（ｃ）は図１（ａ）のＣ−Ｄ断面図である。
【００１９】
面方位（１００）のＳｉ基板５上に、厚さ１００ｎｍの埋め込みＳｉ酸化膜２，厚さ５ｎｍの格子緩和Ｓｉ0.6 Ｇｅ0.4 層６、ゲート下部における厚さ５ｎｍの歪みＳｉ層７の積層構造が形成されている。ここで、格子緩和ＳｉＧｅ層６は８８％格子緩和している。また、歪みＳｉ層は１．４５％の面内方向の伸張歪みを有している。素子形成領域１は、図１（ａ）に示すように矩形をなし、ゲート電極１５、ソース・ドレイン領域１２、コンタクトホール４を具備している。
【００２０】
ゲート長方向の断面においては、図１（ｂ）に示すように、歪みＳｉ層７のチャネル領域１３上に、厚さ１．５ｎｍのＳｉ酸窒化膜からなるゲート酸化膜９、厚さ１００ｎｍ，幅３５ｎｍのポリＳｉ膜３と厚さ２０ｎｍのＮｉシリサイド膜８からなるゲート電極１５が順次積層されている。その両側には、厚さ５ｎｍのＳｉＯ2 スペーサ層１４、最大厚さ２０ｎｍのＳｉＮゲート側壁絶縁膜１０を介して厚さ２０ｎｍのシリサイド膜８が形成されている。
【００２１】
また、ゲート幅方向の断面においては、図１（ｃ）に示すように、素子分離端１１において、ＳｉＧｅ層６の基板に平行な主面と側壁面との角度が鈍角（９０度より大）をなしている。そして、ＳｉＧｅ層６の側壁部にはＳｉ層が積層され、その厚さｔは、主面上のゲート酸化膜直下のＳｉ膜厚よりも１０ｎｍ厚い１５ｎｍである。
【００２２】
本実施形態において、ＳｉＧｅ層６の側壁部のＳｉ膜厚は、図５に示すＧｅの拡散挙動の計算結果をもとに設定された。図５は、Ｓｉ0.5 Ｇｅ0.5 上にＳｉの薄膜を形成し、実際のＣＭＯＳ製造工程で使用される条件（１０５０℃，１秒）で加熱処理を行った場合の表面Ｇｅ組成を計算したものである。図に示すように、Ｓｉ膜厚が１０ｎｍ以上であれば表面Ｇｅ濃度は１％未満となり、界面準位に殆ど影響を与えなくなる。
【００２３】
本実施形態において、ＳｉＧｅ層６のＧｅ組成が高いほど歪みＳｉ層７の移動度が増大する。一方で、歪みが大きくなり過ぎると転位などの格子欠陥や表面荒れが発生する。このトレードオフはＳｉＧｅ層６の格子緩和の程度や、歪みＳｉ層７の膜厚によって状況が異なる。本実施形態の場合、歪みＳｉ層７の膜厚が５ｎｍと薄いので、下地のＳｉＧｅ層６の実効Ｇｅ組成ｘｅｆｆを０．５まで大きくしても上記問題は生じない。
【００２４】
ここで、ｘｅｆｆは格子緩和率ＲとＧｅ組成ｘとの積Ｒｘで定義される。格子緩和率は、格子緩和の程度を表す量で、ＳｉＧｅの主面に平行方向の格子歪みをεp 、ＳｉとＧｅのミスマッチ歪みをε0 とすると、Ｒ＝１−εp ／ｘε0 で定義される。例えば、下地のＳｉＧｅ層６が完全に格子緩和している場合（Ｒ＝１）、ｘの上限は０．５であるが、格子緩和率が半分（Ｒ＝０．５）である場合、ｘの上限は１となる。歪みＳｉ層７を更に薄く、例えば３ｎｍとすると、ｘｅｆｆの上限は０．７に増加する。
【００２５】
次に、図２〜図４を用いて本実施形態の製造方法を説明する。
【００２６】
まず、図２（ａ）に示すように、ＳＯＩ基板１００上に、厚さ１５０ｎｍ，Ｇｅ組成１５％のＳｉＧｅ膜６０、厚さ１０ｎｍのＳｉ膜６１をＵＨＶ−ＣＶＤ，ＬＰ−ＣＶＤ，ＭＢＥなどによりエピタキシャル成長する。ＳＯＩ基板１００は、Ｓｉ基板５上にＳｉ酸化膜２及びＳｉ膜１０１が順次積層されたものである。
【００２７】
次いで、１１５０℃にて酸素雰囲気中で熱酸化を行う。ここで、酸化前に存在したＳｉとＳｉＧｅの界面１０２はＳｉとＧｅの相互拡散により消失する。その結果、図２（ｂ）に示すように、ＳｉとＳｉＧｅの積層構造は、酸化後においてはＳｉＧｅの単層構造６１となり、その上に熱酸化膜２００が形成される。また、酸化されたＳｉＧｅ膜からＧｅが排出されてＳｉＧｅ層６２中に蓄積され、ＳｉＧｅ層６２のＧｅ組成が増大する。ＳｉＧｅ層６２が５６ｎｍになるまで熱酸化を行うと、ＳｉＧｅ層６２のＧｅ組成が４０％となる。このとき、ＳｉＧｅ層６２の格子緩和率は８８％、実効Ｇｅ組成は３５％であった。
【００２８】
次いで、熱酸化膜２００を希弗酸溶液等で剥離した後、低温（７００℃から８００℃）の水蒸気酸化にてＳｉＧｅ層６２を厚さ５ｎｍまで薄膜化し、薄いＳｉＧｅ層６を形成する。低温の水蒸気酸化の際には酸化膜中にＧｅが取り込まれるのでＳｉＧｅ層６中のＧｅ組成は保たれる。
【００２９】
次いで、図２（ｃ）に示すように、ＣＶＤにより厚さ３ｎｍのＳｉＯ2 膜２０を堆積した後、レジスト４０にて活性領域（素子形成領域）に相当するパターンを形成する。そして、ＲＩＥでＳｉＯ2 膜２０をエッチングした後に、ＣＤＥにてＳｉＧｅ層６をエッチングし、アッシャーにてレジスト４０を除去する。すると、図２（ｄ）に示すように、ＳｉＧｅ層６の端部側壁の断面形状は順テーパ状となり、主面と側壁面との成す角は鈍角となる。
【００３０】
次いで、図３（ｅ）に示すように、ＳｉＧｅ層６の側壁部に厚さ１０ｎｍのＳｉ膜７０をＵＨＶ−ＣＶＤ，ＬＰ−ＣＶＤ等により選択成長する。次いで、図３（ｆ）に示すように、希弗酸溶液でＳｉＯ2 膜２０を剥離した後、再度主面上と側面上に厚さ７ｎｍのＳｉ層７をＵＨＶ−ＣＶＤ，ＬＰ−ＣＶＤ等により選択成長する。このＳｉ層７は、下地の格子緩和ＳｉＧｅ層との格子不整合により主面内において伸張歪みを有するもの、即ち歪みＳｉとなる。
【００３１】
次いで、図３（ｇ）に示すように、熱酸化及びプラズマ窒化等により、ゲート酸窒化膜９を１．５ｎｍ形成し、ポリシリコンゲート３を１００ｎｍ堆積する。続いて、ｎチャネルトランジスタに対しては燐（Ｐ），ヒ素（Ａｓ），アンチモン（Ｓｂ）の何れかのイオンを、またｐチャネルトランジスタに対しては硼素（Ｂ）或いは弗化硼素（ＢＦ2 ）イオンを、それぞれポリシリコンゲート３に注入する。
【００３２】
次いで、レジスト（図示せず）をフォトリソグラフィーによりゲートパターンに形成し、ＲＩＥによりゲート形状に加工する。次いで、図３（ｈ）に示すように、後酸化により５ｎｍの熱酸化膜１４をポリＳｉゲート３の周りに形成する。続いて、エクステンション領域形成のためにｎチャネルトランジスタに対しては燐（Ｐ），ヒ素（Ａｓ），アンチモン（Ｓｂ）の何れかのイオンを、またｐチャネルトランジスタに対しては硼素（Ｂ）或いは弗化硼素（ＢＦ2 ）イオンを、それぞれソース・ドレイン領域１２に５ｋｅＶから１０ｋｅＶの低エネルギーにて注入する。
【００３３】
次いで、図４（ｉ）に示すように、ＣＶＤにより２０ｎｍ厚の窒化膜１０を堆積した後、ＲＩＥすることによりゲート側壁絶縁膜１０を形成する。次いで、図４（ｊ）に示すように、厚さ２０ｎｍのＳｉ膜７０をＵＨＶ−ＣＶＤ，ＬＰ−ＣＶＤ等によりソース・ドレイン領域１２及びポリＳｉゲート３上に選択成長する。
【００３４】
次いで、ソース・ドレイン領域１２への不純物イオン注入を行う。ここで、ｎＭＯＳＦＥＴの領域にはＡｓイオンを１０ｋｅＶで２×１０15ｃｍ-2のドーズ量だけ注入し、ｐＭＯＳＦＥＴの領域にはＢＦ2 イオンを８ｋｅＶで２×１０15ｃｍ-2のドーズ量だけ注入する。その後、１０００℃，１秒のＲＴＡにより不純物を活性化する。
【００３５】
次いで、図４（ｋ）に示すように、Ｎｉを２０ｎｍ堆積し、５００℃の窒素中で１０分間熱処理し、ソース・ドレイン領域１２及びポリＳｉゲート３の上部にＮｉＳｉ膜８を形成する。その後、塩酸・過酸化水素混合液にて未反応のＮｉを除去する。
【００３６】
次いで、図４（ｌ）に示すように、層間絶縁膜１７を堆積した後、ソース・ドレイン及びゲートにコンタクト１８を形成する。最後に、希釈水素雰囲気中で、４５０℃，３０分間熱処理を行い、本実施形態の歪みＳＯＩ−ＭＯＳＦＥＴが完成する。
【００３７】
このように本実施形態によれば、格子緩和ＳｉＧｅ層６上に歪みＳｉ層７を設けた歪みＳｉチャネルを有するＭＯＳＦＥＴにおいて、素子分離端の側面にＳｉ膜を形成することにより、素子分離端に格子緩和ＳｉＧｅ層６の側壁面が露出するのを防止でき、ＳｉＧｅ層６の側壁面に酸化膜が形成されることによるリーク電流の増加を防ぐことができ、これによって信頼性の向上をはかることができる。また、ＳｉＧｅ層６の主面と側壁面との成す角度を鈍角とすることにより、素子分離端への電界集中を緩和し、これによって信頼性の更に向上させることができる。そして、本構造でＣＭＯＳ論理回路等を構成すれば、より高速且つ低消費電力の動作が実現可能となる。
【００３８】
また、ＳｉＧｅ層６の側壁面におけるＳｉ層の厚さを１０ｎｍ以上とすることにより、熱処理によりＧｅが表面に拡散して界面準位を増大させることによるリーク電流増加を防ぐこともできる。特に、歪みＳｉチャネルの場合、側壁面のＳｉ膜厚を、チャネルが形成される主面上のＳｉ膜厚よりも厚くすることにより、歪みが緩和して素子分離端のしきい値が高くなり、もって寄生チャネルの形成を抑制することが可能となる。
【００３９】
なお、本実施形態の変形として、素子分離端１１の形状が図６（ａ）（ｂ）のように上に凸、又は下に凸の曲面状でも同様の効果が得られる。また、ＳＯＩ基板の面方位は（１００）のみならず、（１１０），（１１１）とすることも可能である。
【００４０】
（第２の実施形態）
図７は、本発明の第２の実施形態に係わるＭＯＳＦＥＴの要部構造の概略図である。なお、図７（ａ）は上面図、図７（ｂ）は図７（ａ）のＡ−Ｂ断面図、図７（ｃ）は図７（ａ）のＣ−Ｄ断面図である。また、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４１】
面方位（１００）のＳｉ基板５上に、厚さ１００ｎｍの埋め込みＳｉ酸化膜２、厚さ５ｎｍのＳｉ層１０１、Ｓｉに格子整合した厚さ５ｎｍの歪みＳｉ0.6 Ｇｅ0.4 層６０、厚さ２ｎｍのＳｉ層（キャップ層）１６の積層構造が形成されている。素子形成領域１は、図７（ａ）に示すように矩形をなし、ゲート電極３、ソース・ドレイン領域１２、コンタクトホール４を具備している。
【００４２】
ゲート長方方向の断面においては、図７（ｂ）に示すように、チャネル領域１３においてＳｉＧｅ層６０上のＳｉ層１６上に、厚さ１．５ｎｍのＳｉ酸窒化膜からなるゲート酸化膜９、厚さ１００ｎｍ，幅３５ｎｍのポリＳｉ膜３０と厚さ２０ｎｍのＮｉシリサイド膜８からなるゲート電極１５が順次積層されている。その両側には、厚さ５ｎｍのＳｉＯ2 スペーサ層１４、最大厚さ２０ｎｍのＳｉ窒化膜ゲート側壁絶縁膜１０を介して厚さ２０ｎｍのシリサイド膜８が形成されている。また、素子分離端１１においては、ＳｉＧｅ層６０の基板に平行な主面と側壁面との角度が鈍角をなしている。また、ＳｉＧｅ層６０の側壁部には厚さ１５ｎｍのＳｉ層７０が積層されている。
【００４３】
なお、本実施形態において、キャップ層としてのＳｉ層１６はＳｉＧｅ層６０が酸化膜と直接接触するのを防止するためであり、このＳｉ層１６の存在により、Ｓｉ層１６と歪みＳｉＧｅ層６０との界面にチャネルが形成される。Ｓｉキャップ層１６は必ずしも必要なく、省略することも可能である。この場合、ＳｉＧｅ層６０とＳｉ層１６との界面ではなく、ＳｉＧｅ層６０の表面にチャネルが形成されることになる。
【００４４】
次に、図８を用いて本実施形態の製造方法を説明する。
【００４５】
まず、図８（ａ）に示すように、Ｓｉ膜厚５ｎｍのＳＯＩ基板１００上に、厚さ５ｎｍ，Ｇｅ組成４０％のＳｉＧｅ層６０、厚さ３ｎｍのＳｉ層１６をＵＨＶ−ＣＶＤ，ＬＰ−ＣＶＤ，ＭＢＥなどによりエピタキシャル成長する。次いで、図８（ｂ）に示すように、ＣＶＤにより厚さ３ｎｍのＳｉＯ2 膜２０を堆積し、レジスト４０にて活性領域に相当するパターンを形成する。
【００４６】
これ以降のプロセスは第１の実施形態の製造方法（図２（ｄ）以降）に準ずる。なお、本実施形態においても、素子分離端部の形状は図７に示すような台形状であったが、前記図６（ａ）に示すような上に凸状の形状であっても良いし、図６（ｂ）に示すような下に凸状の形状であっても良い。また、ＳＯＩ基板の面方位は（１００）のみならず、（１１０）や（１１１）とすることも可能である。また、歪みＳｉＧｅ層６０上のＳｉ層１６は省略することも可能である。この場合、ｐＭＯＳＦＥＴは表面チャネルとなる。
【００４７】
このように本実施形態によれば、歪みＳｉＧｅ層６０をチャネルに用いたＭＯＳＦＥＴにおいて、素子分離端の側壁部にＳｉ膜を形成することにより、素子分離端にＳｉＧｅ層６０の側壁面が露出するのを防止できる。従って、先の第１の実施形態と同様の効果が得られる。
【００４８】
（第３の実施形態）
図９は、本発明の第３の実施形態に係わるＭＯＳＦＥＴの要部構造の概略図である。なお、図９（ａ）は上面図、図９（ｂ）は図９（ａ）のＡ−Ｂ断面図、図９（ｃ）は図９（ａ）のＣ−Ｄ断面図である。また、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４９】
面方位（１００）のＳｉ基板５上に、厚さ１００ｎｍの埋め込みＳｉ酸化膜２、Ｓｉ1-x.Ｇｅx 層６が形成されている。ＳｉＧｅ層６の膜厚，Ｇｅ組成ｘはソース・ドレイン領域１２においては、それぞれ２０ｎｍ，０．１１、チャネル部１３においてはそれぞれ５ｎｍ，０．９である。素子形成領域１は、図９（ａ）に示すように矩形をなし、ゲート電極１５、ソース・ドレイン領域１２、コンタクトホール４を具備している。
【００５０】
ゲート長方向の断面においては、図９（ｂ）に示すように、チャネル領域１３の厚さ５ｎｍのＳｉ0.1 Ｇｅ0.9 層６上に、厚さ１．５ｎｍのＳｉ酸窒化膜からなるゲート絶縁膜９、厚さ１００ｎｍ，幅３５ｎｍのポリＳｉＧｅ膜３１と厚さ２０ｎｍのＮｉジャーマノシリサイド膜８０からなるゲート電極１５が順次積層されている。その両側には、厚さ５ｎｍのＳｉＯ2 スペーサ層１４、最大厚さ２０ｎｍのＳｉ窒化膜ゲート側壁絶縁膜１０を介して厚さ２０ｎｍのシリサイド膜８０が形成されている。
【００５１】
また、ゲート幅方向の断面においては、図９（ｃ）に示すように、素子分離端１１においては、ＳｉＧｅ層６の基板に平行な主面と側壁面との角度が鈍角をなしている。そして、ＳｉＧｅ層６の側壁部には厚さ１５ｎｍのＳｉ層７１が形成されている。このＳｉ層７１の膜厚は、第１の実施形態と同様にＧｅの拡散挙動の計算結果をもとに設定されており、表面Ｇｅ濃度を１％未満とし、界面準位に殆ど影響を与えなくなる厚さである。
【００５２】
次に、図１０及び図１１を用いて本実施形態の製造方法を説明する。
【００５３】
まず、図１０（ａ）に示すように、Ｓｉ膜厚１０ｎｍのＳＯＩ基板１００上に厚さ２０ｎｍ，Ｇｅ組成２３％のＳｉＧｅ膜６０、厚さ１０ｎｍのＳｉ膜６１をＵＨＶ−ＣＶＤ，ＬＰ−ＣＶＤ，ＭＢＥなどによりエピタキシャル成長する。続いて、ＣＶＤにより厚さ１０ｎｍのＳｉＯ2 膜２０及び厚さ１００ｎｍのＳｉ窒化膜２５を順次堆積し、フォトリソグラフィーにてＳｉ窒化膜２５のチャネル領域１３に相当する部分に窓を形成する。
【００５４】
次いで、図１０（ｂ）に示すように、熱酸化によりチャネル領域１３を薄膜化すると、この領域のみＧｅ組成が増大する。チャネル領域１３のＳｉＧｅ膜厚が５ｎｍになった時点で酸化を停止する。このときのチャネル領域１３におけるＳｉＧｅ層６のＧｅ組成は９０％であり、主面内に圧縮歪みを有している。一方、ソース・ドレイン領域１２においては、ＧｅとＳｉとの相互拡散によりＧｅ組成は均一化し、Ｇｅ組成は１２％となる。
【００５５】
次いで、図１０（ｃ）に示すように、ＣＤＥによりＳｉ窒化膜２５を、フッ化アンモニウム溶液又は希フッ酸溶液にて酸化膜２０を、順次剥離した後に、膜厚２ｎｍのアモルファスＳｉ膜５０をＭＢＥ，ＣＶＤ，又は電子ビーム蒸着等にて堆積し、さらにＣＶＤにて膜厚５ｎｍのＳｉＯ2 膜２１を堆積する。
【００５６】
次いで、図１１（ｄ）に示すように、フォトリソグラフィーにより活性領域のパターンをレジスト４０にて形成し、ＲＩＥでＳｉＯ2 膜２１をエッチングした後に、ＣＤＥによりＳｉＧｅ層６をエッチングする。
【００５７】
次いで、図１１（ｅ）に示すように、レジスト４０を除去した後、ＵＨＶ−ＣＶＤ或いはＬＰ−ＣＶＤにて活性領域側壁にＳｉ膜７１をエピタキシャル選択成長する。なお、このエピタキシャル成長の際にアモルファスＳｉ膜５０は固相エピタキシャル成長し、結晶Ｓｉとなる。
【００５８】
次いで、図１１（ｆ）に示すように、ＳｉＯ2 膜２１を剥離した後、結晶化したＳｉ膜５０を全て熱酸化し、さらにプラズマ窒化処理によりゲート絶縁膜９を形成し、その上にポリＳｉＧｅゲート電極３１を堆積する。
【００５９】
これ以降のプロセスは第１の実施形態の製造方法（図３（ｈ）以降）に準ずる。なお、本実施形態においても、素子分離端部の形状は図９に示すような台形状のみならず、前記図６（ａ）に示すような上に凸状の形状であっても良いし、図６（ｂ）に示すような下に凸状の形状であっても良い。また、ＳＯＩ基板の面方位は（１００）のみならず、（１１０）や（１１１）とすることも可能である。
【００６０】
（第４の実施形態）
図１２は、本発明の第４の実施形態に係わるＭＯＳＦＥＴの要部構造の概略図である。なお、図１２（ａ）は上面図、図１２（ｂ）は図１２（ａ）のＡ−Ｂ断面図、図１２（ｃ）は図１２（ａ）のＣ−Ｄ断面図である。また、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００６１】
本実施形態は、Ｓｉ基板上に厚い格子緩和ＳｉＧｅ層を形成し、その上に歪みＳｉを形成したものを、素子形成基板として用いている。
【００６２】
面方位（１００）のＳｉ基板（図示せず）上に、格子緩和Ｓｉ0.65Ｇｅ0.35層６５と歪みＳｉ層７の積層構造が形成されている。ここで、格子緩和ＳｉＧｅ層６５はほぼ完全に格子緩和している。また、歪みＳｉ層７は１．４５％の面内方向の伸張歪みを有している。素子形成領域１は、図１２（ａ）に示すように矩形をなし、ゲート電極１５、ソース・、ドレイン領域１２、コンタクトホール４を具備している。
【００６３】
ゲート長方向の断面においては、図１２（ｂ）に示すように、チャネル領域１３においては、厚さ８ｎｍの歪みＳｉ層７上に、厚さ１．５ｎｍのＳｉ酸窒化膜からなるゲート酸化膜９、厚さ１００ｎｍ，幅３５ｎｍのポリＳｉ膜３と厚さ２０ｎｍのＮｉシリサイド膜８からなるゲート電極１５が順次積層されている。その両側には、厚さ５ｎｍのＳｉＯ2 スペーサ層１４、最大厚さ２０ｎｍのＳｉＮゲート側壁絶縁膜１０を介して厚さ２０ｎｍのシリサイド膜８が形成されている。
【００６４】
また、ゲート幅方向の断面においては、図１２（ｃ）に示すように、素子分離端１１において、ＳｉＧｅ層６５の基板に平行な主面と側壁面との角度が鈍角をなしている。そして、ＳｉＧｅ層６５の側壁部及び底部にはＳｉ層７０が積層されている。側壁部のＳｉ膜の厚さｔは、図１２（ｃ）に示すように、主面上のゲート酸窒化膜直下のＳｉ膜厚よりも７ｎｍ厚い１５ｎｍである。
【００６５】
次に、図１３及び図１４を用いて本実施形態の製造方法を説明する。
【００６６】
まず、図１３（ａ）に示すように、Ｓｉ基板５上に厚さ０．１μｍから５μｍ程度のＳｉＧｅ層６５、厚さ８ｎｍのＳｉ膜７をＵＨＶ−ＣＶＤ，ＬＰ−ＣＶＤ，ＭＢＥなどによりエピタキシャル成長する。続いて、ＣＶＤにより厚さ３ｎｍのＳｉＯ2 膜２０及び厚さ１００ｎｍのＳｉ窒化膜８０を順次堆積する。
【００６７】
次いで、図１３（ｂ）に示すように、フォトリソグラフィーにより活性領域に相当するパターンを形成し、ＲＩＥで窒化膜８０、酸化膜２０、Ｓｉ膜７を選択エッチングし、更にＳｉＧｅ層６５をその途中まで選択エッチングする。
【００６８】
次いで、図１３（ｃ）に示すように、ＣＤＥにてＳｉＧｅ層６５をエッチングすると、ＳｉＧｅ層６５の端部の断面形状は順テーパ状となり、主面と側壁面とのなす角は鈍角となる。次いで、図１４（ｄ）に示すように、ＳｉＧｅ層６５の側面に厚さ３ｎｍのＳｉ膜７０をＵＨＶ−ＣＶＤ，ＬＰ−ＣＶＤ等により選択成長する。
【００６９】
次いで、図１４（ｅ）に示すように、ＣＶＤにより層間絶縁膜１７を、Ｓｉ窒化膜８０と同じ高さまで堆積する。次いで、図１４（ｆ）に示すように、Ｓｉ窒化膜８０及びＳｉ酸化膜２０を除去した後、熱酸化及びプラズマ窒化等により、ゲート酸窒化膜９を１．５ｎｍ形成し、更にポリシリコンゲート３を１００ｎｍ堆積する。
【００７０】
これ以降のプロセスは第１の実施形態のゲート形成工程以降（図３（ｈ）以降）に準ずる。このようにして、前記図１２に示す構造が得られる。
【００７１】
このように本実施形態によれば、格子緩和ＳｉＧｅ層６５の凸部上に歪みＳｉ層７を設けた歪みＳｉチャネルを有するＭＯＳＦＥＴにおいて、素子分離端の側面（凸部側面）にＳｉ膜７０を形成することにより、素子分離端に格子緩和ＳｉＧｅ層６５の側面部が露出するのを防止できる。従って、ＳｉＧｅ層６５の表面に酸化膜が形成されることによるリーク電流の増加を防ぐことができ、先の第１の実施形態と同様の効果が得られる。
【００７２】
（第５の実施形態）
図１５は、本発明の第５の実施形態に係わるＭＯＳＦＥＴの要部構造の概略図である。なお、図１５（ａ）は上面図、図１５（ｂ）は図１５（ａ）のＡ−Ｂ断面図、図１５（ｃ）は図１５（ａ）のＣ−Ｄ断面図である。また、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００７３】
本実施形態は、Ｓｉ基板上に形成した歪みＳｉＧｅ層を素子形成基板として用いている。
【００７４】
面方位（１００）のＳｉ基板５上に、厚さ１０ｎｍの歪みＳｉ0.6 Ｇｅ0.4 層６０、及びＳｉキャップ層１６の積層構造が形成されている。素子形成領域１は、図１５（ａ）に示すように矩形をなし、ゲート電極１５、ソース・ドレイン領域１２、コンタクトホール４を具備している。
【００７５】
ゲート長方向の断面においては、図１５（ｂ）に示すように、チャネル領域上で厚さ１．５ｎｍのＳｉキャップ層１６上に、厚さ２ｎｍのＳｉ酸窒化膜からなるゲート酸化膜９、厚さ１００ｎｍ，幅３５ｎｍのポリＳｉ膜３と厚さ２０ｎｍのＮｉシリサイド膜８からなるゲート電極１５が順次積層されている。その両側には、厚さ５ｎｍのＳｉＯ2 スペーサ層１４、最大厚さ２０ｎｍのＳｉＮゲート側壁絶縁膜１０を介して厚さ２０ｎｍのシリサイド膜８が形成されている。
【００７６】
また、ゲート幅方向の断面においては、図１５（ｃ）に示すように、素子分離端１１においては、ＳｉＧｅ層６０の基板に平行な主面と側壁面との角度が鈍角をなしている。そして、ＳｉＧｅ層６０の側壁にはＳｉ膜７１が形成されている。図１５（ｃ）に示すＳｉＧｅ側壁部のＳｉ膜７１の厚さｔは１５ｎｍである。
【００７７】
なお、本実施形態の製造方法は、初めにＳｉ基板上に歪みＳｉ0.6 Ｇｅ0.4 層６０，Ｓｉキャップ層１６をエピタキシャル成長した基板を用いることを除いて第４の実施形態の製造方法（図１３及び図１４）と実質的に共通である。
【００７８】
なお、Ｓｉキャップ層１６は必ずしも必要なく、省略することも可能である。この場合、ＳｉＧｅ層６０とＳｉ層７０の界面ではなく、ＳｉＧｅ層６０の表面にチャネルが形成されることになる。
【００７９】
このような構成であっても、Ｓｉ基板５の凸部上に歪みＳｉＧｅ層６０を設けた歪みＳｉＧｅチャネルを有するＭＯＳＦＥＴにおいて、素子分離端のＳｉＧｅ層６０の側壁部にＳｉ膜７１を形成することにより、素子分離端にＳｉＧｅ層６０の側面部が露出するのを防止できる。従って、ＳｉＧｅ層６０の表面に酸化膜が形成されることによるリーク電流の増加を防ぐことができ、先の第１の実施形態と同様の効果が得られる。
【００８０】
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、ＳｉＧｅ層の側壁部をテーパ加工したが、素子分離端への電界集中が問題とならない場合は、このテーパ加工を省略してもよい。さらに、ＳｉＧｅ層の側壁部におけるＳｉ膜の厚さｔは１５ｎｍに限るものではなく、仕様に応じて適宜変更可能である。Ｓｉ膜の表面Ｇｅ組成を十分に低くする観点からは、ＭＯＳ製造工程で使用される温度や時間等の条件にもよるが、一般的には１０ｎｍ以上あれば十分である。
【００８１】
また、歪みＳｉチャネルの下地として用いる格子緩和ＳｉＧｅとしては、実効Ｇｅ組成ｘｅｆｆは先に説明した通りであるが、ＳｉＧｅ層をチャネルとして用いる場合は、Ｇｅの組成をそれ以上に高くしても良い。さらに、Ｇｅ単体とすることも可能である。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００８２】
【図１】第１の実施形態に係わるＭＯＳＦＥＴの要部構造を示す平面図と断面図。
【図２】第１の実施形態の製造方法を示す工程断面図。
【図３】第１の実施形態の製造方法を示す工程断面図。
【図４】第１の実施形態の製造方法を示す工程断面図。
【図５】側壁Ｓｉ膜の厚さと表面Ｇｅ組成との関係を示す図。
【図６】第１の実施形態における素子分離端の形状の変形例を説明する図。
【図７】第２の実施形態に係わるＭＯＳＦＥＴの要部構造を示す平面図と断面図。
【図８】第２の実施形態の製造方法を示す工程断面図。
【図９】第３の実施形態に係わるＭＯＳＦＥＴの要部構造を示す平面図と断面図。
【図１０】第３の実施形態の製造方法を示す工程断面図。
【図１１】第３の実施形態の製造方法を示す工程断面図。
【図１２】第４の実施形態に係わるＭＯＳＦＥＴの要部構造を示す平面図と断面図。
【図１３】第４の実施形態の製造方法を示す工程断面図。
【図１４】第４の実施形態の製造方法を示す工程断面図。
【図１５】第５の実施形態に係わるＭＯＳＦＥＴの要部構造を示す平面図と断面図。
【符号の説明】
【００８３】
１…素子形成領域
２…Ｓｉ酸化膜
３…ポリＳｉ膜
４…コンタクトホール
５…Ｓｉ基板
６，６５…格子緩和ＳｉＧｅ層
７…歪みＳｉ層
８…Ｎｉシリサイド膜
９…ゲート酸化膜
１０…ゲート側壁絶縁膜
１１…素子分離端
１２…ソース・ドレイン領域
１３…チャネル領域
１４…ＳｉＯ2 スペーサ層
１５…ゲート電極
１６…Ｓｉ膜（キャップ層）
１７…層間絶縁膜
１８…コンタクト
２０，２１…ＳｉＯ2 膜
２５，８０…Ｓｉ窒化膜
３０…ポリＳｉ膜
３１…ポリＳｉＧｅ膜
４０…レジスト
５０…アモルファスＳｉ膜
６０…歪みＳｉＧｅ層
６１，７０，７１，１０１…Ｓｉ膜
６２…ＳｉＧｅ層
１００…ＳＯＩ基板
１０１…Ｓｉ膜
１０２…界面
２００…熱酸化膜
【図１】
2005252067.tif 000003
【図２】
2005252067.tif 000004
【図３】
2005252067.tif 000005
【図４】
2005252067.tif 000006
【図５】
2005252067.tif 000007
【図６】
2005252067.tif 000008
【図７】
2005252067.tif 000009
【図８】
2005252067.tif 000010
【図９】
2005252067.tif 000011
【図１０】
2005252067.tif 000012
【図１１】
2005252067.tif 000013
【図１２】
2005252067.tif 000014
【図１３】
2005252067.tif 000015
【図１４】
2005252067.tif 000016
【図１５】
2005252067.tif 000017