(57)【要約】【課題】  従来、ショットキーバリアダイオードの周囲には耐圧を確保するためのガードリングが設けられていた。ガードリングは、ｐ＋型領域であるため、逆方向電圧印加時にはその周囲に空乏層が広がり、低容量化のさまたげとなっていた。また、順方向電圧印加時に所定の電圧を超えるとガードリングからホールが注入され、高速動作が実現できない問題があった。【解決手段】  従来のガードリング領域にトレンチを設け内部に絶縁膜を設ける。トレンチは、ｎ＋型半導体基板に達して設ける。これにより、ｎ＋型基板に達するまで空乏層は深さ方向にのみ広がり、低容量化が実現できる。またｐ＋型領域が不要となることからホールの注入もなくなり、逆回復時間（Ｔｒｒ）が発生しない。したがって、スイッチング動作速度を向上させることができる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
一導電型半導体基板と、
該基板上に設けられた一導電型半導体層と、
該半導体層表面とショットキー接合を形成する金属層と、
前記半導体層と前記金属層とのショットキー接合領域の外周に設けられ、前記半導体層を貫通して前記一導電型半導体基板に達するトレンチと、
少なくとも前記トレンチ内壁を被覆する絶縁膜とを具備することを特徴とする半導体装置。
【請求項２】
前記トレンチは、内部が前記絶縁膜で埋設されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記トレンチは、内部が前記絶縁膜で被覆され前記金属層の一部が埋設されることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記金属層と前記半導体層に逆方向電圧を印加した際、前記半導体層に広がる空乏層の基板水平方向の広がりが前記トレンチで終端することを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記金属層と前記半導体層に逆方向電圧を印加した際、前記半導体層に広がる空乏層が半導体基板の深さ方向にのみ広がることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特にショットキーバリアダイオードの低容量化および高速スイッチングを実現した半導体装置に関する。
【背景技術】
【０００２】
図４には、従来のショットキーバリアダイオードＤ２を示す。図４（Ａ）は平面図であり、図４（Ｂ）は図４（Ａ）のＢ−Ｂ線断面図である。尚、平面図においては、ショットキー金属層およびアノード電極を省略する。
【０００３】
基板は、ｎ＋型半導体基板１２ａにｎ−型エピタキシャル層１２ｂを積層したものである。ｎ−型エピタキシャル層１２ｂ表面には、ショットキー接合を形成する金属層１３を設ける。この金属層１３は例えばＭｏであり、金属層１３とｎ−型エピタキシャル層１２ｂがコンタクトする領域がショットキー接合領域となる。
【０００４】
ショットキー接合領域最外周には、所定の耐圧を確保するためｐ＋型不純物を拡散したガードリング１５が設けられる。
【０００５】
金属層１３全面を覆ってＡｌ等よりなるアノード電極１６を設け、基板裏面にはカソード電極１７を設ける（例えば、特許文献１参照。）。
【特許文献１】特開平６−２２４４１０号公報  （第２頁、第２図）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、図４に示すように従来のショットキーバリアダイオードＤ２は、周囲にガードリング１５を設けることにより空乏層を拡げ、耐圧をもたせる構造になっている。
【０００７】
ショットキーバリアダイオードにおいては、ｎ−型半導体層とショットキー接合を形成するショットキー金属層は擬似的なｐ領域と考えられ、逆バイアス印加時には、ショットキー接合領域からｎ−型半導体層に空乏層が広がる。そして例えばガードリングを設けない場合は、ショットキー接合領域端部では空乏層の曲率がきつくなる。そのために電界がショットキー接合領域端部に集中し、ブレイクダウンしてしまう。
【０００８】
そこで、図５のごとくショットキー接合領域端部にｐ＋型のガードリングを設け、逆方向電圧印加時に破線で示す空乏層５０を横（水平）方向に拡げて曲率を緩和して耐圧をもたせるものである。
【０００９】
しかし、当然ながらガードリングの周囲にも空乏層５０が広がる。空乏層５０は容量成分となるため、ショットキーバリアダイオードの低容量化が進まない問題がある。
【００１０】
また、ガードリングが高速動作の妨げとなる問題もあった。ガードリング１５とｎ−型エピタキシャル層２は、ｐｎ接合を形成している。ガードリングはショットキー金属層１３ともコンタクトするため、この領域は、順方向電圧印加時に所定の電圧を超えるとｐｎ接合ダイオードとして動作する。
【００１１】
一般的に、ｐｎ接合ダイオードの順方向立ち上がり電圧は０．６Ｖ程度であり、ショットキーバリアダイオードの順方向立ち上がり電圧は０．４Ｖ程度である。また０．６５Ｖ程度を越えると、両ダイオードのＶＦ−ＩＦ特性が逆転する。つまり、０．６Ｖ程度までであればｐｎ接合ダイオードが動作することはないが、逆転する電圧を超えると、ガードリング１５がｐｎ接合ダイオードとして動作し、実動作領域のショットキーバリアダイオードも同時に動作することになる。
【００１２】
図６には、ショットキーバリアダイオードＤ２の順方向電圧印加時のガードリング１５部分の拡大図を示す。
【００１３】
オン時にある電圧（例えば０．６５Ｖ）より大きい順方向電圧下でショットキーバリアダイオードＤ２を用いると、前述のごとく、ガードリング部分がｐｎ接合ダイオードとして動作し、ガードリング１５からｎ−型エピタキシャル層１２ｂにキャリア（ホール）が注入される。
【００１４】
その後、オフ状態に切り替えるために逆方向電圧を印加すると、図６（Ｂ）のごとくｎ−型エピタキシャル層１２ｂにはキャリアが蓄積されているため、エピタキシャル層１２ｂに蓄積されたキャリアの流出または再結合が行われた後、空乏層５０が広がり出す。すなわち、オフ状態になる前にこのキャリアの流出または再結合のための時間（逆回復時間：Ｔｒｒ）が発生する。
【００１５】
つまり、耐圧を確保するためのガードリングを設けることにより、低容量化が進まず、また高速動作の妨げとなる問題があった。
【課題を解決するための手段】
【００１６】
本発明は、かかる課題に鑑みてなされ、第１に、一導電型半導体基板と、該基板上に設けられた一導電型半導体層と、該半導体層表面とショットキー接合を形成する金属層と、前記半導体層と前記金属層とのショットキー接合領域の外周に設けられ、前記半導体層を貫通して前記一導電型半導体基板に達するトレンチと、少なくとも前記トレンチ内壁を被覆する絶縁膜とを具備することにより解決するものである。
【００１７】
また、前記トレンチは、内部が前記絶縁膜で埋設されることを特徴とするものである。
【００１８】
また、前記トレンチは、内部が前記絶縁膜で被覆され前記金属層の一部が埋設されることを特徴とするものである。
【００１９】
また、前記金属層と前記半導体層に逆方向電圧を印加した際、前記半導体層に広がる空乏層の基板水平方向の広がりが前記トレンチで終端することを特徴とするものである。
【００２０】
また、前記金属層と前記半導体層に逆方向電圧を印加した際、前記半導体層に広がる空乏層が半導体基板の深さ方向にのみ広がることを特徴とするものである。
【発明の効果】
【００２１】
これにより、ショットキー接合領域端部と中央付近で空乏層の広がりが均一になるので、安定した耐圧を得ることができる。
【００２２】
また、酸化膜（トレンチ）をｎ＋型基板まで達して設けることで、従来ガードリング周囲に広がっていた空乏層がなくなり、低容量化が図れる。
【００２３】
さらに、ガードリングを構成していたｐ＋型領域が不要となるので、順方向電圧印加時にホールの注入が行われることがない。つまりキャリアの蓄積がないため、ホールの流出ないし再結合をする必要がない。したがって、逆回復時間（Ｔｒｒ）が発生することはなく、スイッチング動作速度を向上させることができ、具体的には、従来数百ｎｓであったスイッチング動作速度を数十ｎｓ程度までを向上できる。またスイッチング時のロスがなくなるためセットの効率が向上する。
【発明を実施するための最良の形態】
【００２４】
本発明の実施の形態を図１から図３を用いて詳細に説明する。
【００２５】
図１には、本発明のショットキーバリアダイオードＤ１を示す。図１（Ａ）は平面図であり、図１（Ｂ）は図１（Ａ）のＡ−Ａ線の断面図である。尚、図１（Ａ）では表面のショットキー金属層およびアノード電極を省略している。
【００２６】
本発明のショットキーバリアダイオードＤ１は、一導電型半導体基板１と、一導電型半導体層２と、トレンチ５と、絶縁膜６と、ショットキー金属層９とから構成される。
【００２７】
基板は、ｎ＋型シリコン半導体基板１上に例えばエピタキシャル成長などによりｎ−型半導体層２を積層したものである。
【００２８】
ｎ−型半導体層２表面には、当該表面とショットキー接合を形成する例えばＭｏ等のショットキー金属層９を設ける。ｎ−型半導体層２とショットキー金属層９とがコンタクトする領域がショットキー接合領域３である。
【００２９】
ショットキー接合領域３最外周には、ショットキー接合領域３を囲むトレンチ５を設ける。トレンチ５はｎ−型半導体層２を貫通してｎ＋型半導体基板１に達して設けられる。
【００３０】
トレンチ５は、耐圧に応じて、ｎ−型半導体層２より深く設けられるが、一例としてｎ−型半導体層２が５μｍ〜６μｍ程度であればトレンチ５は７μｍ〜８μｍ程度とする。
【００３１】
トレンチ５の少なくとも内壁には絶縁膜６が設けられる。図ではトレンチ５内に絶縁膜６が埋設された場合を示す。絶縁膜６は、本実施形態では酸化膜を採用するが酸化膜６に替えて窒化膜等の絶縁膜でもよい。
【００３２】
これにより、逆方向電圧印加時に空乏層の基板水平方向の広がりはトレンチ５（絶縁膜６）で終端する。尚、この場合トレンチ５内壁のみ絶縁膜６が被覆され、内部にはショットキー金属層９の一部が埋設されてもよく、同様の効果が得られる。
【００３３】
ショットキー金属層９上には、Ａｌ等の金属層によるアノード電極１０を設け、基板裏面にも金属層を蒸着してカソード電極１１を設ける。
【００３４】
図２には、逆方向電圧印加時の空乏層が広がる様子を示す。
【００３５】
既述の如くショットキー金属層９は擬似的なｐ＋型領域である。そして、ショットキー接合領域３最外周にはトレンチ５の少なくとも内壁に絶縁膜を設けた絶縁化領域がｎ＋型基板まで達して設けられる。
【００３６】
ショットキーバリアダイオードＤ１の逆方向電圧印加時には、ショットキー金属層９と、ｎ−型半導体層２とのショットキー接合によりｎ−型半導体層２に空乏層５０が広がる。
【００３７】
このとき、空乏層５０は破線のごとくトレンチ５（酸化膜６）で終端し、空乏層５０端部が曲率をもたずに半導体基板の深さ方向にのみ広がる。
【００３８】
これにより、従来構造においてガードリング周囲（具体的にはガードリング底部とガードリングの外側）に広がっていた空乏層が発生しなくなるので、この分の容量成分を低減することができ、低容量化が図れる。
【００３９】
また、ガードリングを構成していたｐ＋型領域が不要となるので、順方向電圧印加時にホールの注入が行われることがない。つまりキャリアの蓄積がないため、ホールの流出ないし再結合をする必要がない。したがって、逆回復時間（Ｔｒｒ）が発生することはなく、スイッチング動作速度を向上させることができ、具体的には、従来数百ｎｓであったスイッチング動作速度を数十ｎｓ程度までを向上できる。またスイッチング時のロスがなくなるためセット効率が向上する。
【００４０】
更に、本実施形態では空乏層５０の基板水平方向への拡がりを考慮する必要がなくなり、耐圧設計においてｎ−半導体層の厚みと比抵抗をコントロールすればよく、耐圧が安定する。つまり、ガードリング付近の曲率が存在せず、安定した耐圧を得られるため、ｎ−型半導体層の比抵抗ρを低減する、またはその厚みｔを薄くすることにより低ＶＦ化が図れる。
【００４１】
次に、図３を用いて本発明のショットキーバリアダイオードの製造方法の一例を説明する。
【００４２】
図３（Ａ）の如く、ｎ＋型半導体基板１に、例えばエピタキシャル成長などによるｎ−型半導体層２を積層する。所定のショットキー接合領域の最外周となる領域のみ開口したマスクを設けて、ｎ−半導体層２を貫通し、ｎ＋型半導体基板に達するトレンチ５を形成する。トレンチ５は予定のショットキー接合領域を囲み、その最外周に設けられる。
【００４３】
図３（Ｂ）の如く、トレンチ５内部に酸化膜（または窒化膜）等の絶縁膜６を形成する。すなわち、全面に酸化膜６を形成後、トレンチ５上部のみレジストマスクを設けてエッチングし、トレンチ５に酸化膜６を埋設する。このように本実施形態ではトレンチ５内に埋設する方法を説明するが、トレンチ５内壁のみ設けられ、内部には後の工程においてショットキー金属層の一部が埋設されてもよい。これにより、逆方向電圧印加時に安定した耐圧を確保することができる。
【００４４】
図３（Ｃ）ではショットキー接合領域３と、トレンチ５開口部に露出した酸化膜の一部に、例えばＭｏ等のショットキー金属層９を蒸着する。少なくともショットキー接合領域３を覆う所望の形状にパターニング後、シリサイド化のために５００〜６００℃でアニール処理を行う。ここで、例えば所定のＶＦが得られない場合は、Ｍｏに変えてφＢｎの低いＮｉ、Ｃｒ、Ｔｉ等を用いる。
【００４５】
その後、アノード電極１０となるＡｌ層を全面に蒸着し、所望の形状にパターニングし、裏面には例えばＴｉ／Ｎｉ／Ａｕ等のカソード電極１１を形成し、図１に示す最終構造を得る。
【図面の簡単な説明】
【００４６】
【図１】本発明の半導体装置を説明するための（Ａ）平面図、（Ｂ）断面図である。
【図２】本発明の半導体装置を説明するための断面図である。
【図３】本発明の半導体装置の製造方法を説明するための断面図である。
【図４】従来の半導体装置を説明するための（Ａ）平面図、（Ｂ）断面図である。
【図５】従来の半導体装置を説明するための断面図である。
【図６】従来の半導体装置を説明するための断面図である。
【符号の説明】
【００４７】
１    ｎ＋型半導体基板
２    ｎ−型半導体層
３    ショットキー接合領域  
５    トレンチ
６    絶縁膜
９    ショットキー金属層
１０  アノード電極
１１  カソード電極
１２ａ    ｎ＋型半導体基板
１２ｂ    ｎ−型エピタキシャル層
１３      金属層
１５      ガードリング
１６    アノード電極
１７    カソード電極
５０    空乏層
Ｄ１    ショットキーバリアダイオード
Ｄ２    ショットキーバリアダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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