(57)【要約】【課題】  ボイドの発生を抑制しつつ、薄膜化された半導体層の低抵抗化を図る。【解決手段】  第１の熱処理により高抵抗なシリサイド層１３ａ、１３ｂおよび前駆体シリサイド層１４ａ、１４ｂを形成した後、アモルファス半導体層１６ａ、１６ｂを前駆体シリサイド層１４ａ、１４ｂ上に形成し、第２の熱処理により高抵抗なシリサイド層１３ａ、１３ｂおよび前駆体シリサイド層１４ａ、１４ｂを低抵抗なシリサイド層１７ａ、１７ｂに相転移させる。【選択図】      図２
2005086180.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層上に形成された半導体層と、
前記半導体層上に形成されたゲート電極と、
前記ゲート電極の両側にそれぞれ配置され、前記半導体層に形成されたソース／ドレイン層と、
前記ソース／ドレイン層上に形成されたシリサイド層と、
前記シリサイド層上に形成されたアモルファス半導体層とを備えることを特徴とする半導体装置。
【請求項２】
前記アモルファス半導体層は酸化されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
絶縁層上に形成された半導体層と、
前記半導体層上に形成されたゲート電極と、
前記ゲート電極の両側にそれぞれ配置され、前記半導体層に形成されたソース／ドレイン層と、
前記ソース／ドレイン層上に形成された第１シリサイド層と、
前記第１シリサイド層上に形成された第２シリサイド層とを備えることを特徴とする半導体装置。
【請求項４】
半導体層上にゲート電極を形成する工程と、
前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記半導体層に形成する工程と、
第１の熱処理により前記ソース／ドレイン層にシリサイド層を形成する工程と、
前記ソース／ドレイン層間で分離されたアモルファス半導体層を前記シリサイド層上に形成する工程と、
前記アモルファス半導体層が形成された前記シリサイド層の第２の熱処理を行うことにより、前記シリサイド層を相転移させる工程とを備えることを特徴とする半導体装置の製造方法。
【請求項５】
前記第２の熱処理後に残った未反応のアモルファス半導体層を酸化させる工程をさらに備えることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記ソース／ドレイン層にシリサイド層を形成する工程は、
前記ソース／ドレイン層上に金属膜を成膜する工程と、
前記第１の熱処理により、金属リッチな前駆体シリサイド層および高抵抗なシリサイド層を前記ソース／ドレイン層上に形成する工程と、
前記第１の熱処理後に残った未反応の金属膜を除去する工程とを備え、
前記シリサイド層を相転移させる工程は、
前記第２の熱処理により、前記前駆体シリサイド層および高抵抗なシリサイド層を低抵抗なシリサイド層に相転移させることを特徴とする請求項４〜６のいずれか１項記載の半導体装置の製造方法。
【請求項７】
前記アモルファス半導体層は、少なくとも前記ゲート電極と前記シリサイド層との界面に形成されていることを特徴とする請求項４〜６のいずれか１項記載の半導体装置の製造方法。
【請求項８】
前記アモルファス半導体層は、少なくとも前記ソース／ドレイン層上のシリサイド層を覆うように形成されていることを特徴とする請求項４〜６のいずれか１項記載の半導体装置の製造方法。
【請求項９】
前記半導体層は絶縁層上に形成されていることを特徴とする請求項４〜８のいずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、ＳＯＩ（Ｓｌｉｃｏｎｏｎ  Ｉｎｓｕｌａｔｏｒ）膜厚が５０ｎｍ以下のＭＯＳトランジスタに適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ基板上に形成されたＭＯＳトランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、ＳＯＩ膜厚を薄くすると、短チャネル効果を抑制することができるため、トランジスタの微細化とともに、ＳＯＩの薄膜化も進められている。
ここで、ＳＯＩを薄膜化すると、ソース／ドレイン抵抗が増大する。このため、従来のＭＯＳトランジスタでは、例えば、非特許文献１に開示されているように、Ｔｉなどの高融点金属シリサイド技術を用いることにより、ソース／ドレインの抵抗化が図られている。
【０００３】
この高融点金属シリサイド技術では、ＤＣマグネトロンスパッタ法により、アルゴン（Ａｒ）イオンでチタン（Ｔｉ）ターゲットをスパッタし、ターゲットから飛び出したＴｉ原子をシリコン（Ｓｉ）基板上に堆積させる。
次に、第１の熱処理として、窒素（Ｎ2）雰囲気中において、約６００℃〜７００℃の範囲内の温度でシリコン基板の急速熱処理（ＲＴＡ：ｒａｐｉｄ  ｔｈｅｒｍａｌ  ａｎｎｅａｌ）を行う。ここで、この第１の熱処理により、Ｓｉが露出している領域では、ＳｉとＴｉの反応が起こり、高抵抗なＴｉシリサイド（ＴｉＳｉ2）Ｃ４９相が形成される。一方、Ｓｉが露出していない領域では、ＳｉとＴｉの反応は起こらず、Ｔｉが窒化されて窒化チタン（ＴｉＮ）が形成される。
【０００４】
そして、ＴｉシリサイドＣ４９相が形成された後、Ｓｉ基板上の未反応のＴｉおよびＴｉＮをウェットエッチングで除去する。
次に、第２の熱処理として、Ｎ2雰囲気中において、約８００℃〜８５０℃の範囲内の温度でシリコン基板のアニール処理を行う。ここで、この第２の熱処理により、Ｓｉ基板上の高抵抗なＴｉシリサイドＣ４９相を低抵抗なＴｉシリサイド（ＴｉＳｉ2）Ｃ５４相に相転移させることができ、Ｓｉ基板上に形成されたＴｉシリサイドを低抵抗化することができる。
【０００５】
しかし、この高融点金属シリサイド技術では、ソース／ドレインの抵抗化を図ることができるが、ＳＯＩ膜厚が５０ｎｍ以下のＭＯＳトランジスタに適用すると、Ｓｉとシリサイドとの界面にボイドが発生する。
図５は、ＳＯＩ膜厚が５０ｎｍ以下のＭＯＳトランジスタに高融点金属シリサイド技術を適用した場合の半導体装置の製造方法を示す断面図である。
【０００６】
図５（ａ）において、シリコン酸化膜４１上にはシリコン層４２が形成されている。そして、シリコン層４２上には、ゲート酸化膜４３を介して多結晶シリコンゲート４４が形成されるとともに、多結晶シリコンゲート４４の側壁には、サイドウォールスペーサ４５が形成されている。そして、ＤＣマグネトロンスパッタ法により、多結晶シリコンゲート４４が形成されたシリコン層４２上にＴｉ膜４６を成膜する。
【０００７】
次に、図５（ｂ）に示すように、第１の熱処理として、Ｎ2雰囲気中において、約６００℃〜７００℃の範囲内の温度で急速熱処理を行うことにより、ＳｉとＴｉを反応させ、多結晶シリコンゲート４４およびシリコン層４２上にＴｉシリサイドＣ４９相４７ａ、４７ｂをそれぞれ形成する。ここで、ＴｉシリサイドＣ４９相４７ａ、４７ｂを形成する場合、ＴｉシリサイドＣ４９相４７ａ、４７ｂ上には、前駆体シリサイド層（ＴｉＳｉx）４８ａ、４８ｂが形成される。なお、ＴｉＳｉxのｘはほぼ１であり、前駆体シリサイド層４８ａ、４８ｂはチタンリッチなシリサイド層である。また、未反応のＴｉ膜４６は窒化され、Ｔｉ膜４６上には窒化チタン膜４９が形成される。
【０００８】
次に、図５（ｃ）に示すように、未反応のＴｉ膜４６および窒化チタン膜４９を除去する。そして、第２の熱処理として、Ｎ2雰囲気中において、約８００℃〜８５０℃の範囲内の温度でアニール処理を行うことにより、シリコン層４２のＳｉをＴｉシリサイドＣ４９相４７ｂおよび前駆体シリサイド層４８ｂに拡散させる。そして、前駆体シリサイド層４８ｂのＴｉＳｉxをＴｉＳｉ2に変化させながら、ＴｉシリサイドＣ４９相４７ｂおよび前駆体シリサイド層４８ｂを相転移させ、図５（ｄ）に示すように、シリコン酸化膜４１上にＴｉシリサイドＣ５４相４９ｂを形成する。
【０００９】
同様に、多結晶シリコンゲート４４上のＴｉシリサイドＣ４９相４７ａおよび前駆体シリサイド層４８ａを相転移させ、多結晶シリコンゲート４４上にＴｉシリサイドＣ５４相４９ａを形成する。
ここで、シリコン層４２のＳｉをＴｉシリサイドＣ４９相４７ｂおよび前駆体シリサイド層４８ｂに拡散させる場合、ＴｉシリサイドＣ４９相４７ｂ下のシリコン層４２のＳｉが消費される。しかし、ＴｉシリサイドＣ４９相４７ｂ下のシリコン層４２の残厚が薄く、ＴｉシリサイドＣ４９相４７ｂ下のシリコン層４２だけではＳｉの供給が追いつかない場合には、図５（ｃ）に示すように、ＴｉシリサイドＣ４９相４７ｂおよび前駆体シリサイド層４８ｂの横のシリコン層４２のＳｉが消費される。
【００１０】
この結果、図５（ｄ）に示すように、ＴｉシリサイドＣ５４相４９ｂの横のシリコン層４２のＳｉが減少し、ＴｉシリサイドＣ５４相４９ｂとシリコン層４２との界面にボイド５０が発生する。
従って、ＴｉシリサイドＣ５４相４９ｂとシリコン層４２との界面にボイド５０が発生しないようにするためには、ＴｉシリサイドＣ５４相４９ｂを薄くし、ＴｉシリサイドＣ５４相４９ｂ下のシリコン層４２のＳｉが完全に消費されないようにする必要がある。
【非特許文献１】「次世代ＵＬＳＩプロセス技術」（株）リアライズ社、２０００年２月２９日、ｐ．３６５−３７８
【非特許文献２】Ｍ．Ａ．Ｍｅｎｄｉｃｉｎｏ  ａｎｄ  Ｅ．Ｇ．Ｓｅｅｂａｕｅｒ，“Ｋｉｎｅｔｉｃｓ  ｏｆ  Ｃｏｎｔａｃｔ  Ｆｏｒｍａｔｉｏｎ  ｆｏｒ  Ｔｈｉｎ−Ｆｉｌｍ  ＳＯＩ  Ｔｒａｎｓｉｓｔｏｒｓ”，Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．，Ｖｏｌ  １４２，Ｎｏ．２，１９９５年２月、Ｔｈｅ  Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ  Ｓｏｃｉｅｔｙ，Ｉｎｃ．
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、高融点金属シリサイドプロセスは、熱処理の温度、時間、ソース／ドレイン層にドープされている不純物の種類および濃度に敏感であり、ＴｉシリサイドＣ５４相４９ｂの薄膜化は困難である。
一方、ＴｉシリサイドＣ５４相４９ｂの形成時の熱処理温度を下げ、熱処理時間を短くすることにより、ＴｉシリサイドＣ５４相４９ｂを薄膜化することができるが、ＴｉシリサイドＣ４９相４７ｂからＴｉシリサイドＣ５４相４９ｂへの相転移が不十分になり、ソース／ドレインの抵抗が高くなるという問題があった。
【００１２】
そこで、本発明の目的は、ボイドの発生を抑制しつつ、薄膜化された半導体層の低抵抗化を図ることが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１３】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、絶縁層上に形成された半導体層と、前記半導体層上に形成されたゲート電極と、前記ゲート電極の両側にそれぞれ配置され、前記半導体層に形成されたソース／ドレイン層と、前記ソース／ドレイン層上に形成されたシリサイド層と、前記シリサイド層上に形成されたアモルファス半導体層とを備えることを特徴とする。
【００１４】
これにより、シリサイド反応で消費される元素をアモルファス半導体層から供給することが可能となり、アモルファス半導体層に含まれる元素を消費させながらシリサイド反応を進行させることが可能となる。このため、半導体層を構成する元素の消費を抑制することが可能となり、半導体層が薄膜化された場合においても、シリサイド化がソース／ドレイン層の下端に及ばないようにして、ボイドの発生を抑制することが可能となるとともに、シリサイド層の相転移を十分に起こさせることを可能として、ソース／ドレイン層の低抵抗化を図ることが可能となる。
【００１５】
また、アモルファス半導体層をシリサイド層上に残したままにしておくことにより、アモルファス半導体層を除去するためのエッチングを行う必要がなくなる。このため、シリサイド層の面荒れを防止することが可能となり、シリサイド層形成後のソース／ドレイン層の高抵抗化を抑制することが可能となる。
また、本発明の一態様に係る半導体装置によれば、前記アモルファス半導体層は酸化されていることを特徴とする。
【００１６】
これにより、未反応のアモルファス半導体層を除去することなく、ゲート電極とソース／ドレイン層との絶縁を図ることが可能となる。このため、シリサイド層形成時の熱処理が高温化し、アモルファス半導体層のエッチング除去が困難になった場合においても、ゲート電極とソース／ドレイン層との間のリークを低減することが可能となる。
また、本発明の一態様に係る半導体装置によれば、絶縁層上に形成された半導体層と、前記半導体層上に形成されたゲート電極と、前記ゲート電極の両側にそれぞれ配置され、前記半導体層に形成されたソース／ドレイン層と、前記ソース／ドレイン層上に形成された第１シリサイド層と、前記第１シリサイド層上に形成された第２シリサイド層とを備えることを特徴とする。
【００１７】
これにより、ソース／ドレイン層上に形成されたアモルファス半導体層をシリサイド化しながら、ソース／ドレイン層の表面をシリサイド化することが可能となる。このため、シリサイド形成時の熱処理温度を高温化した場合においても、ソース／ドレイン層がシリサイド層に侵食されることを抑制することができ、ボイドの発生を抑制しつつ、ソース／ドレイン層の低抵抗化を図ることができる。
【００１８】
また、シリサイド層を複数層で構成することが可能となり、ソース／ドレイン層が形成された半導体層が薄膜化された場合においても、シリサイド層の厚膜化を図ることが可能となる。このため、シリサイド層の凝集温度が低温化することを抑制し、低抵抗なシリサイド層を安定して形成することが可能となり、ソース／ドレイン層の高抵抗化を抑制しつつ、短チャネル効果を抑制することが可能となる。
【００１９】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体層上にゲート電極を形成する工程と、前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記半導体層に形成する工程と、第１の熱処理により前記ソース／ドレイン層にシリサイド層を形成する工程と、前記ソース／ドレイン層間で分離されたアモルファス半導体層を前記シリサイド層上に形成する工程と、前記アモルファス半導体層が形成された前記シリサイド層の第２の熱処理を行うことにより、前記シリサイド層を相転移させる工程とを備えることを特徴とする。
【００２０】
これにより、第２の熱処理で消費される元素をアモルファス半導体層から供給することが可能となり、アモルファス半導体層に含まれる元素を消費させながらシリサイド層を相転移させることが可能となる。このため、半導体層を構成する元素の消費を抑制することが可能となり、半導体層が薄膜化された場合においても、ゲート電極とシリサイド層との界面にボイドが発生することを抑制しつつ、ソース／ドレイン層の低抵抗化を図ることが可能となる。
【００２１】
また、ソース／ドレイン層間で分離されたアモルファス半導体層をシリサイド層上に形成することにより、第２の熱処理後に未反応のアモルファス半導体層を除去する必要がなくなる。このため、第２の熱処理が高温で行われたために、アモルファス半導体層がサイドウォールスペーサと反応し、アモルファス半導体層のエッチング除去が困難になった場合においても、ゲート電極とソース／ドレイン層との間のリークを低減することが可能となる。
【００２２】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第２の熱処理後に残った未反応のアモルファス半導体層を酸化させる工程をさらに備えることを特徴とする。
これにより、未反応のアモルファス半導体層を除去することなく、ゲート電極とソース／ドレイン層との絶縁を図ることが可能となる。このため、第２の熱処理が高温化し、アモルファス半導体層のエッチング除去が困難になった場合においても、ゲート電極とソース／ドレイン層との間のリークを低減することが可能となる。
【００２３】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記ソース／ドレイン層にシリサイド層を形成する工程は、前記ソース／ドレイン層上に金属膜を成膜する工程と、前記第１の熱処理により、金属リッチな前駆体シリサイド層および高抵抗なシリサイド層を前記ソース／ドレイン層上に形成する工程と、前記第１の熱処理後に残った未反応の金属膜を除去する工程とを備え、前記シリサイド層を相転移させる工程は、前記第２の熱処理により、前記前駆体シリサイド層および高抵抗なシリサイド層を低抵抗なシリサイド層に相転移させることを特徴とする。
【００２４】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記アモルファス半導体層は、少なくとも前記ゲート電極と前記シリサイド層との界面に形成されていることを特徴とする。
これにより、第２の熱処理で消費される元素をアモルファス半導体層からゲート電極とシリサイド層との界面に供給することが可能となり、ゲート電極とシリサイド層との界面にボイドが発生することを抑制することが可能となる。
【００２５】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記アモルファス半導体層は、少なくとも前記ソース／ドレイン層上のシリサイド層を覆うように形成されていることを特徴とする。
これにより、第２の熱処理で消費される元素をシリサイド層に供給することが可能となり、ソース／ドレイン層の下端にシリサイド化が及ばないようにして、ボイドの発生を抑制することが可能となる。
【００２６】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体層は絶縁層上に形成されていることを特徴とする。
これにより、ＭＯＳトランジスタの素子分離を容易に行うことが可能となるとともに、ラッチアップを防止することができ、さらに、ソース／ドレイン接合容量を低減させて、ＭＯＳトランジスタの高速化を図ることが可能となる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１および図２は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
図１（ａ）において、半導体基板１上には絶縁層２が形成され、絶縁層２上には半導体層３が形成されている。そして、半導体層３は素子分離絶縁膜４で分離されている。なお、半導体基板１および半導体層３の材質としては、例えば、Ｓｉ、Ｓｉ−Ｇｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮなどを用いることができ、絶縁層２としては、例えば、酸化膜を用いることができる。また、絶縁層２上に半導体層３が形成された半導体基板１としては、例えば、ＳＯＩ基板を用いることができ、ＳＯＩ基板としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。また、半導体基板１以外にも、サファイア基板またはガラス基板などを用いるようにしてもよい。また、素子分離絶縁膜４としては、ＬＯＣＯＳによるフィールド酸化膜の他、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）などを用いるようにしてもよい。また、半導体層３の膜厚は、５０ｎｍ以下とすることができる。
【００２８】
そして、半導体層３上には、ゲート絶縁膜５を介してゲート電極６が形成され、ゲート電極６上には、シリサイド層７およびオフセット酸化膜８が順次積層されている。なお、ゲート絶縁膜５としては、例えば、熱酸化膜、ゲート電極６としては、多結晶シリコン、シリサイド層７としては、例えば、タングステンシリサイド（ＷＳｉx）を用いることができる。
【００２９】
次に、図１（ｂ）に示すように、ゲート電極６および素子分離絶縁膜４をマスクとして、Ａｓ、ＰまたはＢなどの不純物を半導体層３にイオン注入することにより、低濃度不純物導入層からなるＬＤＤ層９ａ、９ｂをゲート電極３の両側に形成する。
次に、図１（ｃ）に示すように、ＣＶＤなどの方法により、ＬＤＤ層９ａ、９ｂが形成された半導体層３上に絶縁層を形成する。そして、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極６の側壁にサイドウォールスペーサ１０ａ、１０ｂをそれぞれ形成する。なお、サイドウォールスペーサ１０ａ、１０ｂの材質としては、例えば、シリコン酸化膜またはシリコン窒化膜などを用いることができる。
【００３０】
そして、ゲート電極６、素子分離絶縁膜４およびサイドウォールスペーサ１０ａ、１０ｂをマスクとして、Ａｓ、ＰまたはＢなどの不純物を半導体層３内にイオン注入した後、活性化アニールを行うことにより、高濃度不純物導入層からなるソース／ドレイン層１１ａ、１１ｂをサイドウォールスペーサ１０ａ、１０ｂの両側にそれぞれ形成する。
次に、図１（ｄ）に示すように、ＤＣマグネトロンスパッタ法などの方法により、ソース／ドレイン層１１ａ、１１ｂが形成された半導体層３上に金属膜１２を形成する。なお、金属膜１２はシリサイド化が可能なもので、例えば、Ｔｉ膜、Ｃｏ膜、Ｗ膜、Ｍｏ膜、Ｎｉ膜またはＰｔ膜などを用いることができる。また、金属膜１２の膜厚は、例えば、１００〜１５０ｎｍ程度の範囲内に設定することができる。
【００３１】
また、酸素の侵入を防ぐために、Ｔｉなどの金属膜１２上にＴｉＮなどの窒化膜を堆積してもよく、窒化膜の膜厚は、例えば、２００〜３００ｎｍ程度の範囲内に設定することができる。
また、ソース／ドレイン層１１ａ、１１ｂ上に金属膜１２を形成する前に、ＧｅやＳｉなどのイオン注入を全面に行い、ソース／ドレイン層１１ａ、１１ｂをアモルファス化してもよい。
【００３２】
次に、図２（ａ）に示すように、第１の熱処理として、例えば、Ｎ2雰囲気中において、約６００℃〜７００℃の範囲内の温度で急速熱処理を行うことにより、金属膜１２とソース／ドレイン層１１ａ、１１ｂとを反応させ、ソース／ドレイン層１１ａ、１１ｂの表面をシリサイド化する。これにより、ソース／ドレイン層１１ａ、１１ｂ上には、高抵抗なシリサイド層１３ａ、１３ｂをそれぞれ形成することが可能となるとともに、高抵抗なシリサイド層１３ａ、１３ｂ上には、金属リッチな前駆体シリサイド層１４ａ、１４ｂをそれぞれ形成することができる。また、未反応な金属膜１２上には窒化膜１５が形成される。
【００３３】
例えば、半導体層３がＳｉ、金属膜１２がＴｉの場合、第１の熱処理によりソース／ドレイン層１１ａ、１１ｂのＳｉと金属膜１２のＴｉとが反応し、高抵抗なシリサイド層１３ａ、１３ｂとして、Ｔｉ−Ｓｉ状態図におけるＴｉシリサイドＣ４９相を形成することが可能となるとともに、前駆体シリサイド層１４ａ、１４ｂとして、チタンリッチなシリサイド層（ＴｉＳｉx）を形成することができる。また、窒化膜１５として、窒化チタン膜が形成される。
【００３４】
次に、図２（ｂ）に示すように、ウェットエッチングにより、未反応の金属膜１２および窒化膜１５を除去し、前駆体シリサイド層１４ａ、１４ｂの表面を露出させる。
次に、図２（ｃ）に示すように、ＣＶＤなどの方法により、アモルファス半導体を全面に堆積した後、リソグラフィー技術およびエッチング技術を用いてアモルファス半導体のパターニングを行うことにより、前駆体シリサイド層１４ａ、１４ｂごとに分離されたアモルファス半導体層１６ａ、１６ｂを前駆体シリサイド層１４ａ、１４ｂ上にそれぞれ形成する。
【００３５】
なお、アモルファス半導体層１６ａ、１６ｂの材質としては、例えば、Ｓｉ、Ｓｉ−Ｇｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮなどを用いることができる。また、アモルファス半導体層１６ａ、１６ｂを前駆体シリサイド層１４ａ、１４ｂ上に形成する場合、前駆体シリサイド層１４ａ、１４ｂ全面が覆われるようにしてするようにしてもよいし、サイドウォールスペーサ１０ａ、１０ｂと前駆体シリサイド層１４ａ、１４ｂとの境界部分のみが覆われるようにしてもよい。また、アモルファス半導体層１６ａ、１６ｂは、その一部がサイドウォールスペーサ１０ａ、１０ｂおよび素子分離絶縁膜４にかかっていてもよい。また、アモルファス半導体層１６ａ、１６ｂの膜厚は、例えば、１０〜１５ｎｍ程度の範囲内に設定することができる。
【００３６】
次に、図２（ｄ）に示すように、第２の熱処理として、例えば、Ｎ2雰囲気中において、約８００℃〜８５０℃の範囲内の温度でアニール処理を行うことにより、高抵抗なシリサイド層１３ａ、１３ｂおよび金属リッチな前駆体シリサイド層１４ａ、１４ｂを低抵抗なシリサイド層１７ａ、１７ｂにそれぞれ相転移させる。
ここで、アモルファス半導体層１６ａ、１６ｂを前駆体シリサイド層１４ａ、１４ｂ上に形成してから第２の熱処理を行うことにより、低抵抗なシリサイド層１７ａ、１７ｂの生成時に消費される元素をアモルファス半導体層１６ａ、１６ｂから供給することが可能となり、低抵抗なシリサイド層１７ａ、１７ｂの生成に必要な元素が低抵抗なシリサイド層１７ａ、１７ｂの横方向から吸い取られることを抑制することが可能となる。このため、半導体層３が薄膜化された場合においても、低抵抗なシリサイド層１７ａ、１７ｂの横にボイドが発生することを抑制することが可能となるとともに、高抵抗なシリサイド層１３ａ、１３ｂから低抵抗なシリサイド層１７ａ、１７ｂへの相転移を十分に起こさせることを可能として、ソース／ドレイン層１１ａ、１１ｂの低抵抗化を図ることが可能となる。
【００３７】
例えば、半導体層３およびアモルファス半導体層１６ａ、１６ｂがＳｉ、金属膜１２がＴｉの場合、第２の熱処理によりアモルファス半導体層１６ａ、１６ｂのＳｉをＴｉシリサイドＣ４９相および前駆体シリサイド層に拡散させることができる。そして、前駆体シリサイド層のＴｉＳｉxをＴｉＳｉ2に変化させながら、ＴｉシリサイドＣ４９相および前駆体シリサイド層を相転移させ、低抵抗なシリサイド層１７ａ、１７ｂとしてＴｉシリサイドＣ５４相を形成することができる。
【００３８】
また、図２（ｃ）の工程において、アモルファス半導体層１６ａ、１６ｂを前駆体シリサイド層１４ａ、１４ｂごとに予め分離することにより、図２（ｄ）の第２の熱処理後に低抵抗なシリサイド層１７ａ、１７ｂ上のアモルファス半導体層１６ａ、１６ｂを除去する必要がなくなる。このため、低抵抗なシリサイド層１７ａ、１７ｂ上のアモルファス半導体層１６ａ、１６ｂを除去するためのエッチングを行う必要がなくなり、低抵抗なシリサイド層１７ａ、１７ｂの面荒れを防止することを可能として、低抵抗なシリサイド層１７ａ、１７ｂの高抵抗化を抑制することが可能となる。
【００３９】
次に、図２（ｅ）に示すように、酸素雰囲気中において、第２の熱処理温度以下の温度で熱処理を行うことにより、低抵抗なシリサイド層１７ａ、１７ｂ上のアモルファス半導体層１６ａ、１６ｂを酸化し、低抵抗なシリサイド層１７ａ、１７ｂ上に酸化層１８ａ、１８ｂをそれぞれ形成する。
これにより、未反応のアモルファス半導体層１６ａ、１６ｂを介してゲート電極６とソース／ドレイン層１１ａ、１１ｂとが短絡されることを防止することができ、未反応のアモルファス半導体層１６ａ、１６ｂを除去することなく、ゲート電極６とソース／ドレイン層１１ａ、１１ｂとの絶縁性を向上させることが可能となる。このため、第２の熱処理温度が高温化することで、アモルファス半導体層１６ａ、１６ｂとサイドウォールスペーサ１０ａ、１０ｂとがそれぞれ反応し、アモルファス半導体層１６ａ、１６ｂのエッチング除去が困難になった場合においても、ゲート電極６とソース／ドレイン層１１ａ、１１ｂとの間のリークを低減することが可能となる。
【００４０】
なお、選択エッチングにより、未反応のアモルファス半導体層１６ａ、１６ｂを除去するようにしてもよい。
そして、低抵抗なシリサイド層１７ａ、１７ｂ上に酸化層１８ａ、１８ｂがそれぞれ形成されると、層間絶縁膜を堆積し、ゲート電極６およびソース／ドレイン層１１ａ、１１ｂ上にコンタクトホールを開口して配線層を形成することができる。
【００４１】
図３および図４は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
図３（ａ）において、半導体基板２１上には絶縁層２２が形成されるとともに、絶縁層２２上には半導体層２３が形成され、半導体層２３は素子分離絶縁膜２４で分離されている。なお、絶縁層２２上に半導体層２３が形成された半導体基板２１としては、例えば、ＳＯＩ基板を用いることができる。
【００４２】
そして、半導体層２３上には、ゲート絶縁膜２５を介してゲート電極２６が形成され、ゲート電極２６上には、シリサイド層２７およびオフセット酸化膜２８が順次積層されている。
次に、図３（ｂ）に示すように、ゲート電極２６および素子分離絶縁膜２４をマスクとして、Ａｓ、ＰまたはＢなどの不純物を半導体層２３にイオン注入することにより、低濃度不純物導入層からなるＬＤＤ層２９ａ、２９ｂをゲート電極２３の両側に形成する。
【００４３】
次に、図３（ｃ）に示すように、ＣＶＤなどの方法により、ＬＤＤ層２９ａ、２９ｂが形成された半導体層２３上に絶縁層を形成する。そして、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極２６の側壁にサイドウォールスペーサ３０ａ、３０ｂをそれぞれ形成する。そして、ゲート電極２６、素子分離絶縁膜２４およびサイドウォールスペーサ３０ａ、３０ｂをマスクとして、Ａｓ、ＰまたはＢなどの不純物を半導体層２３内にイオン注入した後、活性化アニールを行うことにより、高濃度不純物導入層からなるソース／ドレイン層３１ａ、３１ｂをサイドウォールスペーサ３０ａ、３０ｂの両側にそれぞれ形成する。
【００４４】
次に、図３（ｄ）に示すように、ＣＶＤなどの方法により、アモルファス半導体を全面に堆積した後、リソグラフィー技術およびエッチング技術を用いてアモルファス半導体のパターニングを行うことにより、ソース／ドレイン層３１ａ、３１ｂ上以外のアモルファス半導体を除去し、ソース／ドレイン層３１ａ、３１ｂ上にアモルファス半導体層３２ａ、３２ｂをそれぞれ形成する。なお、アモルファス半導体層３２ａ、３２ｂをソース／ドレイン層３１ａ、３１ｂ上に形成する場合、アモルファス半導体層３２ａ、３２ｂの一部がサイドウォールスペーサ３０ａ、３０ｂおよび素子分離絶縁膜２４にかかっていてもよい。
【００４５】
また、ソース／ドレイン層３１ａ、３１ｂ上にアモルファス半導体層３２ａ、３２ｂを形成する前に、ＧｅやＳｉなどのイオン注入を全面に行い、ソース／ドレイン層３１ａ、３１ｂをアモルファス化してもよい。
次に、図４（ａ）に示すように、ＤＣマグネトロンスパッタ法などの方法により、アモルファス半導体層３２ａ、３２ｂが形成された半導体層２３上に金属膜３３を形成する。なお、金属膜３３はシリサイド化が可能なもので、例えば、Ｔｉ膜、Ｃｏ膜、Ｗ膜、Ｍｏ膜、Ｎｉ膜またはＰｔ膜などを用いることができる。
【００４６】
次に、図４（ｂ）に示すように、第１の熱処理として、例えば、Ｎ2雰囲気中において、約６００℃〜７００℃の範囲内の温度で急速熱処理を行うことにより、アモルファス半導体層３２ａ、３２ｂを介して金属膜３３とソース／ドレイン層３１ａ、３１ｂの表面とを反応させ、アモルファス半導体層３２ａ、３２ｂおよびソース／ドレイン層３１ａ、３１ｂの表面をシリサイド化する。
【００４７】
ここで、アモルファス半導体層３２ａ、３２ｂおよびソース／ドレイン層３１ａ、３１ｂの表面をシリサイド化する場合、例えば、アモルファス半導体層３２ａ、３２ｂに金属リッチな前駆体シリサイド層３５ａ、３５ｂをそれぞれ形成し、ソース／ドレイン層３１ａ、３１ｂの表面に高抵抗なシリサイド層３４ａ、３４ｂをそれぞれ形成することができる。あるいは、アモルファス半導体層３２ａ、３２ｂに前駆体シリサイド層３５ａ、３５ｂをそれぞれ形成し、ソース／ドレイン層３１ａ、３１ｂの表面に前駆体シリサイド層３５ａ、３５ｂおよび高抵抗なシリサイド層３４ａ、３４ｂをそれぞれ形成してもよい。また、未反応な金属膜３３上には窒化膜３６が形成される。
【００４８】
次に、図４（ｃ）に示すように、ウェットエッチングにより、未反応の金属膜３３および窒化膜３６を除去することにより、前駆体シリサイド層３５ａ、３５ｂの表面を露出させる。なお、反応の金属膜３３よび窒化膜３６を除去する際に、前駆体シリサイド層３５ａ、３５ｂを除去し、高抵抗なシリサイド層３４ａ、３４ｂの表面を露出させるようにしてもよい。
【００４９】
次に、図４（ｄ）に示すように、第２の熱処理として、Ｎ2雰囲気中において、約８００℃〜８５０℃の範囲内の温度でアニール処理を行うことにより、高抵抗なシリサイド層３４ａ、３４ｂを低抵抗なシリサイド層３７ａ、３７ｂにそれぞれ相転移させるとともに、金属リッチな前駆体シリサイド層３５ａ、３５ｂを低抵抗なシリサイド層３８ａ、３８ｂにそれぞれ相転移させる。
【００５０】
これにより、アモルファス半導体層３２ａ、３２ｂを介在させながらソース／ドレイン層３１ａ、３１ｂのシリサイド化を進行させることが可能となり、低抵抗なシリサイド層３７ａ、３７ｂによるソース／ドレイン層３１ａ、３１ｂの浸食を抑制することが可能となる。このため、半導体層２３が薄膜化された場合においても、ボイドの発生を抑制することが可能となるとともに、高抵抗なシリサイド層３４ａ、３４ｂから低抵抗なシリサイド層３７ａ、３７ｂへの相転移を十分に起こさせることを可能として、ソース／ドレイン層３１ａ、３１ｂの低抵抗化を図ることが可能となる。
【００５１】
また、低抵抗なシリサイド層３７ａ、３７ｂ上に低抵抗なシリサイド層３８ａ、３８ｂを形成することができ、半導体層２３の膜厚が薄い場合においても、ソース／ドレイン層３１ａ、３１ｂ上に形成されるシリサイド層の厚膜化を図ることが可能となる。このため、シリサイド層の凝集温度が低温化されることを抑制し、低抵抗なシリサイド層を安定して形成することが可能となり、ソース／ドレイン層３１ａ、３１ｂの高抵抗化を抑制しつつ、短チャネル効果を抑制することが可能となる。
【００５２】
なお、上述した実施形態では、ＭＯＳトランジスタをＳＯＩ基板上に形成する方法を例にとって説明したが、ＭＯＳトランジスタを半導体基板上に形成する方法に適用してもよい。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図２】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図３】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【図４】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【図５】従来の半導体装置の製造方法を示す断面図。
【符号の説明】
【００５４】
１、２１  半導体基板、２、２２  絶縁層、３、２３  半導体層、４、２４  素子分離絶縁膜、５、２５  ゲート絶縁膜、６、２６  ゲート電極、７、２７  シリサイド層、８、２８  オフセット酸化膜、９ａ、９ｂ、２９ａ、２９ｂ  ＬＤＤ層、１０ａ、１０ｂ、３０ａ、３０ｂ  サイドウォールスペーサ、１１ａ、３１ａ  ソース層、１１ｂ、３１ｂ  ドレイン層、１２、３３  金属膜、１３ａ、１３ｂ、３４ａ、３４ｂ  高抵抗なシリサイド層、１４ａ、１４ｂ、３５ａ、３５ｂ  前駆体シリサイド層、１５、３６  窒化膜、１６ａ、１６ｂ、３２ａ、３２ｂ  アモルファス半導体層、１７ａ、１７ｂ、３７ａ、３７ｂ、３８ａ、３８ｂ  低抵抗なシリサイド層、１８ａ、１８ｂ  酸化層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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