(57)【要約】【課題】  半導体キャパシタ構造及びその製造方法を提供する。【解決手段】  ベース及びベース上に形成されるテーパ状の壁を含む半導体素子。壁は中心線と、内側壁及び外側壁を有する。内側壁及び外側壁は前記中心線に対して実質的に垂直をなす。したがって、半導体キャパシタ構造の信頼性が改善され、スループットが増大する。また、本発明の原理はスケールの減少した半導体素子においても容易に利用できる【選択図】図１４
2005064505.tif 000002
【特許請求の範囲】
【請求項１】
ベースと、
前記ベース上に形成され、中心線を持つテーパ状の壁と、を含み、
前記壁は内側壁及び外側壁を含み、
前記内側壁及び外側壁は、前記中心線に対して実質的に対称をなすことを特徴とする半導体素子。
【請求項２】
前記壁は、階段型のテーパ状であることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記壁は、段差なしに次第にテーパ状になっていることを特徴とする請求項１に記載の半導体素子。
【請求項４】
ベースと、
前記ベース上に形成され、階段型のテーパ状の壁を含む半導体素子。
【請求項５】
前記壁は、上部及び下部を有し、
前記壁の下部は前記壁の上部より広いことを特徴とする請求項４に記載の半導体素子。
【請求項６】
前記ベース及び壁は、一つのシリンダースタックキャパシタのストレージノードを形成することを特徴とする請求項４に記載の半導体素子。
【請求項７】
前記壁は、平面視実質的に四角形、円または楕円形を有することを特徴とする請求項４に記載の半導体素子。
【請求項８】
前記壁は、内側壁及び外側壁を有し、
前記壁は、内側壁に形成された第１段差及び外側壁に形成された第２段差を含み、
前記第１及び第２段差は実質的に対称をなすことを特徴とする請求項４に記載の半導体素子。
【請求項９】
前記壁の外側壁は前記ベースの水平面に対して約９０゜をなすことを特徴とする請求項８に記載の半導体素子。
【請求項１０】
前記外側壁は、前記ベースの水平面に対して正の傾斜を有することを特徴とする請求項９に記載の半導体素子。
【請求項１１】
前記壁の上端部コーナーは丸くなっていることを特徴とする請求項９に記載の半導体素子。
【請求項１２】
半導体基板と、
前記半導体基板上に形成され、その内部にコンタクトパッドを備える層間絶縁膜と、
前記コンタクトパッドと電気的に連結されるキャパシタ下部電極と、を含み、
前記下部電極は、ベース及び前記ベース上に形成され、中心線を持つテーパ状の壁を含み、
前記壁は内側壁及び外側壁を含み、前記内側壁及び外側壁は前記中心線に対して実質的に相互対称をなすことを特徴とする半導体素子。
【請求項１３】
前記壁は、階段型のテーパ状であることを特徴とする請求項１２に記載の半導体素子。
【請求項１４】
前記壁は、段差なしに次第にテーパ状になっていることを特徴とする請求項１２に記載の半導体素子。
【請求項１５】
半導体基板上に導電パッドを備えた層間絶縁膜を形成する段階と、
前記層間絶縁膜の上部にエッチングストッパーを形成する段階と、
前記エッチングストッパーの上部に第１犠牲層を形成する段階と、
前記第１犠牲層内にストレージノード開口部を形成する段階と、
前記第１犠牲層、及び開口部の底部及び側壁部の上部に導電層を蒸着する段階と、
前記導電層の上部に第２犠牲層を形成する段階と、
前記第１犠牲層の上面が露出されるまで結果物を平坦化する段階と、
前記第１及び第２犠牲層の上部を前記導電層の側壁部が露出されるように部分的に除去する段階と、
前記露出された側壁部を薄膜化する段階と、
前記第１及び第２犠牲層の残留部分を除去する段階と、を含むことを特徴とする半導体素子の製造方法。
【請求項１６】
前記第１及び第２犠牲層の上部を部分的に除去する段階及び前記露出された側壁部を薄膜化する段階は、１回またはそれ以上繰り返すことを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項１７】
前記第１及び第２犠牲層の上部を部分的に除去する段階は、化学的に乾式エッチングする段階を含むことを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項１８】
前記導電層と前記第１及び第２犠牲層のエッチング選択比は約１:１０００であることを特徴とする請求項１７に記載の半導体素子の製造方法。
【請求項１９】
前記化学的乾式エッチングはエッチング用プラズマなしにガス状態を利用することを特徴とする請求項１７に記載の半導体素子の製造方法。
【請求項２０】
前記ガス状態は気化された湿式エッチング液であることを特徴とする請求項１９に記載の半導体素子の製造方法。
【請求項２１】
前記ガス状態は無水ＨＦ蒸気及びＨ２Ｏ(ガス）の混合物であることを特徴とする請求項１９に記載の半導体素子の製造方法。
【請求項２２】
ＩＰＡ、ＣＨ３ＯＨを含むアルコール群、またはＣＨ３ＣＯＯＨを含むカルボン酸が触媒剤として使われることを特徴とする請求項２１に記載の半導体素子の製造方法。
【請求項２３】
前記基板の温度は約０ないし６０℃であり、
前記無水ＨＦの流量は約１００ないし２０００ｓｃｃｍであり、
前記ＩＰＡの流量は約５０ないし２００ｓｃｃｍであることを特徴とする請求項２１に記載の半導体素子の製造方法。
【請求項２４】
前記第１及び第２犠牲層の上部を部分的に除去する段階は、湿式エッチングする段階を含むことを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項２５】
前記エッチング液はＢＯＥであることを特徴とする請求項２４に記載の半導体素子の製造方法。
【請求項２６】
前記露出された側壁を薄膜化する段階は、化学的に乾式エッチングする段階を含むことを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項２７】
前記化学的乾式エッチング段階は、ＣＦ４＋Ｏ２を含むガス状態を利用することを特徴とする請求項２６に記載の半導体素子の製造方法。
【請求項２８】
前記基板の温度は約０ないし６０℃であり、パワーは約１００Ｗないし６００Ｗであり、圧力は約１０ないし５０Ｐａであり、ＣＦ４の流量は約３０ないし８０ｓｃｃｍであり、Ｏ２の流量は約１５０ないし３００ｓｃｃｍであることを特徴とする請求項２７に記載の半導体素子の製造方法。
【請求項２９】
前記露出された側壁を薄膜化する段階は、湿式エッチングする段階を含むことを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項３０】
前記湿式エッチングする段階はＳＣ１を利用することを特徴とする請求項２９に記載の半導体素子の製造方法。
【請求項３１】
前記露出された側壁を薄膜化する段階は、側壁の両側を一般的にエッチングする段階を含むことを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項３２】
前記露出された側壁を薄膜化する段階は、側壁の内側壁及び外側壁に第１及び第２段差をそれぞれ形成する段階を含み、前記第１及び第２段差は実質的に対称であることを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項３３】
前記露出された側壁を薄膜化させる間、前記導電層と前記第１及び第２犠牲層のエッチング選択比は約１０:１より大きいことを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項３４】
前記導電層の上部に誘電膜を形成する段階と、
前記誘電膜の上部に上部電極を形成する段階と、をさらに含むことを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項３５】
半導体基板上に内部に導電パッドを備えた層間絶縁膜を形成する段階と、
前記層間絶縁膜の上部にエッチングストッパーを形成する段階と、
前記エッチングストッパー上に第１犠牲層を形成する段階と、
前記第１犠牲層内にストレージノード開口部を形成する段階と、
前記第１犠牲層及び前記開口部の側壁部及び底部に導電層を蒸着する段階と、
前記導電層の上部に第２犠牲層を形成する段階と、
前記第１犠牲層の上面が露出されるまで前記結果物を平坦化する段階と、
前記平坦化された導電層の内側壁及び外側壁が露出されるように、第１及び第２犠牲層を垂直方向に部分的に除去する段階と、
前記部分的に露出された導電層の内側壁及び外側壁を水平方向に部分的に除去する段階と、
前記第１及び第２犠牲層の残留部分を除去する段階と、を含むことを特徴とする半導体素子の製造方法。
【請求項３６】
前記部分的に露出された導電層の内側壁及び外側壁は約１０ないし４０Åの幅だけ全部エッチングされることを特徴とする請求項３５に記載の半導体素子の製造方法。
【請求項３７】
前記第１及び第２犠牲層を部分的に除去する段階及び前記部分的に露出された導電層の内側壁及び外側壁を部分的に除去する段階は、インサイチュで進行することを特徴とする請求項３５に記載の半導体素子の製造方法。
【請求項３８】
前記部分的に第１及び第２犠牲層を除去する段階は、無水化ＨＦ蒸気及びＨ２Ｏガスを含むガス状態を利用することを特徴とする請求項３５に記載の半導体素子の製造方法。
【請求項３９】
前記部分的に導電層を除去する段階は、ＣＦ４＋Ｏ２を含むガス状態を利用することを特徴とする請求項３５に記載の半導体素子の製造方法。
【請求項４０】
前記第１及び第２犠牲層を部分的に除去する段階及び前記部分的に露出された導電層の内側壁及び外側壁を部分的に除去する段階は、１回またはそれ以上反復進行することを特徴とする請求項３５に記載の半導体素子の製造方法。
【請求項４１】
前記導電層の上部に誘電膜を形成する段階と、
前記誘電膜の上部に上部電極を形成する段階と、を含むことを特徴とする請求項３５に記載の半導体素子の製造方法。
【請求項４２】
半導体基板上に内部に導電パッドを備えた層間絶縁膜を形成する段階と、
前記層間絶縁膜の上部にエッチングストッパーを形成する段階と、
前記エッチングストッパーの上部に第１犠牲層を形成する段階と、
前記第１犠牲層内に第１ストレージノード開口部を形成する段階と、
前記第１犠牲層及び前記開口部の側壁部及び底部に導電層を蒸着する段階と、
前記導電層の上部に第２犠牲層を形成する段階と、
前記第１犠牲層の上面が露出されるまで、前記結果物を平坦化してストレージノードを形成する段階と、
前記ストレージノードの幅がストレージノードの底から上部に行くほど次第に減少するように結果物を垂直及び水平方向に同時にエッチングする段階と、
前記第１及び第２犠牲層の残留部分を除去する段階と、を含むことを特徴とする半導体素子の製造方法。
【請求項４３】
前記ストレージノードは、段差なしに次第にテーパ状になっていることを特徴とする請求項４２に記載の半導体素子の製造方法。
【請求項４４】
前記ストレージノードの上部に誘電膜を形成する段階と、
前記誘電膜の上部に上部電極を形成する段階と、をさらに含むことを特徴とする請求項４２に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスに係り、特に半導体キャパシタ構造及びその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭのような半導体素子の駆動能力は、二つの電極間に挟まれているキャパシタ誘電膜で構成されるキャパシタのキャパシタンスにより決まる。キャパシタンスは主に電極の総表面積及びキャパシタ誘電膜の厚さにより限定される電極間の距離により決まる。したがって、キャパシタ電極の有効表面積を増加させることによりキャパシタンスを増加させようとする多くの努力が続いてきた。
【０００３】
ところが、半導体素子の集積度が一層大きくなることにより、デバイス内にキャパシタを形成するために割当てられた領域は一般的に減少する。すなわち、集積度が増加するほど、キャパシタの幅が狭くなり、望ましいキャパシタンスレベルをさらに得難くなった。
【０００４】
ストレージノードの有効表面積を増大させ、ユニットセルの望ましいセルキャパシタンスを維持するために、キャパシタまたはストレージノードの高さを増大させるための製造技術が開発されている。例えば、ストレージノードは１μm以上の高さを持つ凹型またはシリンダー状に形成できる。前記凹型キャパシタの製造技術は非特許文献１に開示されている。
【０００５】
しかし、ストレージノードの高さが高いほど、ストレージノード形成ホールの側壁プロファイルが増加することにより、ストレージノードの面積が減少する。これは益々不安定で信頼性のないキャパシタ構造をもたらす。特に、ストレージノードの高さが１５，０００ｎｍ以上の場合、ストレージノードの固着または傾斜のような現象が発生する。このような現象は図１Ａないし図１Ｂに示される。固着現象は、一般的に洗浄工程前に行われる乾燥工程の間に隣接するストレージノード電極間の端部間に残留する水滴の表面張力による。傾斜現象は、熱循環の間にエッチングストッパーであるシリコン窒化膜とストレージノード間の有効熱膨張(ＣＴＥ:ｃｏｅｆｆｉｃｉｅｎｔｓ  ｏｆ  ｔｈｅｒｍａｌ  ｅｘｐａｎｓｉｏｎ）の差による。
【０００６】
キャパシタ構造の安全性を改善させるために、ストレージノードの底部幅を増大させ、隣接するストレージノード間の十分な距離を確保する必要がある。このような側面で最小間隔臨界寸法(ＣＤ：ｃｒｉｔｉｃａｌ  ｄｉｍｅｎｓｉｏｎ）は斜め方向に隣接するストレージノード間の望ましい距離が確保できるように設定されている。このような最小間隔ＣＤの増加はストレージノードが傾斜される場合にもストレージノードが倒れる可能性を減少させる。
【０００７】
しかし、図２Ａ及び図２Ｂに示されるように、ストレージノード間の十分な距離の確保はデバイスサイズのスケールの減少によって益々難しくなっている。特に、隣接するストレージノード間の距離Ｂの減少なしに、ストレージノードの底部幅Ｗが増加することは難しい。また、ストレージノードの底部幅ＷがＡ(図２Ｂ参照)程度増大してＷ’に増大するほど、ストレージノード間の距離Ｂは前記Ａに比例して必然的にＢ’に減少する。
【０００８】
したがって、ストレージノードの固着または傾斜のような一般的な問題を避けながら、ストレージノードの底部の減少なしに信頼性あるキャパシタ構造を形成することは難しい。
【非特許文献１】Ｓ.Ｐ.Ｓｉｎ等の論文「Ａ  Ｎｅｗ  Ｐｌａｎａｒ  Ｓｔａｃｋｅｄ  Ｔｅｃｈｎｏｌｏｇｙ(ＰＳＴ)  ｆｏｒ  ｓｃａｌｅ  ａｎｄ  Ｅｍｂｅｄｄｅｄ  ＤＲＡＭｓ」 (Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ  ｏｆ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，５９７〜６００枚，１９９６)。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明が解決しようとする技術的課題は、ストレージノードの底部を減少させず、信頼性あるキャパシタを形成できる半導体キャパシタ構造を提供することである。
【００１０】
また、本発明の他の技術的課題は、前記半導体キャパシタの構造の製造方法を提供することである。
【課題を解決するための手段】
【００１１】
前記の目的を達成するため、本発明に係る半導体素子は、ベースと、前記ベース上に形成され、中心線を持つテーパ状の壁とを含む。前記壁は内側壁及び外側壁を含み、前記内側壁及び外側壁は前記中心線に対して実質的に対称をなす。
【００１２】
本発明の一側面から見る時、前記側壁は階段型にテーパ状になっており、他の側面で見る時、前記壁は段差なしに次第にテーパ状になっている。
【００１３】
本発明の他の実施の形態による半導体素子の製造方法は、半導体基板上に導電パッドを備えた層間絶縁膜を形成し、前記層間絶縁膜の上部にエッチングストッパーを形成する。次に、前記エッチングストッパーの上部に第１犠牲層を形成し、前記第１犠牲層内にストレージノード開口部を形成する。次に、前記第１犠牲層及び開口部の底部及び側壁部の上部に導電層を蒸着し、前記導電層の上部に第２犠牲層を形成する。前記第１犠牲層の上面が露出されるまで結果物を平坦化した後、前記第１及び第２犠牲層の上部を前記導電層の側壁部が露出されるように部分的に除去する。前記露出された側壁部を薄膜化した後、前記第１及び第２犠牲層の残留部分を除去する。
【発明の効果】
【００１４】
本発明によれば、最小間隔ＣＤは従来構造に比べてさらに容易に調節できる。また、ストレージノード１１０の底部はストレージノード１１０の上部または一般的なストレージノードの底部より大きい。また、ストレージノード１１０の上面またはベース１２の平面１３と外側壁１９間の角が従来構造の角より９０゜に近いため、ストレージノード１１０間の間隔が増大しうる。
【００１５】
このような理由から、キャパシタ構造の安定性が実質的に増大して固着または傾斜現象のような問題点が減少する。また、最小間隔ＣＤは従来の一般的なストレージノードの間隔である６０ｎｍと比較する時、約４０ｎｍ以下にさらに減少させうる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の望ましい実施の形態を添付した図面に基づいて詳細に説明する。しかし、本発明の実施の形態は多様な他の形態に変形でき、本発明の範囲が後術する実施の形態により限定されると解釈されてはならない。本発明の実施の形態は当業者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状等はより明確な説明のために誇張されており、図面において同じ符号で表示された要素は同じ要素を意味する。
【００１７】
図３を参照すれば、本発明の一実施の形態によるストレージノードを含む半導体素子を形成するために、半導体基板１１の上部にその内部にコンタクトプラグ２０を持つ第１層間絶縁膜１０を形成する。第１層間絶縁膜１０はシリコン酸化膜のような誘電物質で形成されうる。基板１１は、シリコンウェーハまたはシリコンウェーハ上に形成されている所定の層でありうる。示されていないが、トランジスタまたはメモリセルを形成するために半導体基板上にゲート電極及びソース、ドレーン領域の下部構造が形成されうる。コンタクトプラグ２０は、例えば公知の方式によってその上部に形成されるストレージノードと電気的に接触する。また、コンタクトプラグ２０は半導体基板１１の活性領域と電気的に連結される。示されていないが、コンタクトプラグ２０は公知の方式によってコンタクトパッドを通じて活性領域と連結される。第１層間絶縁膜１０は平坦化されうる。
【００１８】
次に、公知の方式によって、第１層間絶縁膜パターン１０の上部にエッチングストッパー３０及び第２層間絶縁膜４０が順次に形成される。エッチングストッパー３０は第２層間絶縁膜４０を除去するための連続的なエッチングリフトオフ工程の間にエッチング阻止点を提供するために、第２層間絶縁膜４０に対してエッチング選択比を持つ、例えばシリコン窒化膜で形成されうる。第２層間絶縁膜４０は、例えばＬＰＣＶＤ(ｌｏｗ  ｐｒｅｓｓｕｒｅ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ)を利用して３，０００ないし２０，０００Åの厚さを持つシリコン酸化膜で形成できる。第２層間絶縁膜４０は単一のＰＥＴＥＯＳ(ｐｌａｓｍａ  ｅｎｈａｎｃｅｄ  ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ)層またはＰＥＴＥＯＳを含む多層でありうる。
【００１９】
図４に示されるように、第２層間絶縁膜４０の上部にフォトレジストパターンが形成される。
【００２０】
図５に示されるように、フォトレジスト５０をパターニングしてコンタクトプラグ２０をオープンさせうる開口５１を持つフォトレジストパターン５０’を形成する。
【００２１】
図６に示されるように、第２層間絶縁膜４０及びエッチングストッパー３０をフォトレジストパターン５０’をマスクとして利用して順次にエッチングして、第２層間絶縁膜パターン７０及びエッチングストッパーパターン６０及びストレージノードコンタクトホール８０が形成される。
【００２２】
図７に示されるように、フォトレジストパターン５０を除去した後、導電層９０を第２層間絶縁膜パターン７０の上部に前記ストレージノードコンタクトホール８０が充填されないように均等に蒸着される。通常、従来には導電層９０を４００Å程度に形成する。しかし、本発明の実施の形態では導電層９０の厚さを６００Å程度とする。したがって、ストレージノードの底部幅が増大し、以下の説明のようにキャパシタ構造の安定性が改善される。導電層９０は、ドーピングされたシリコン層、Ｗ、Ｐｔ、Ｒｕ及びＩｒのうち選択された何れか一つの導電性金属及びＴｉＮ、ＴａＮ及びＷＮのうち選択された何れか一つの導電性金属窒化膜及びＲｕＯ２及びＩｒＯ２のような導電金属酸化膜及びこれらの組合わせ物で形成されることが望ましい。その後、第３層間絶縁膜または犠牲層１００は、第２層間絶縁膜パターン８０が完全に覆われる厚さに形成されることが望ましい。
【００２３】
図８を参照すれば、ストレージノード１１０を分離させるために、ＣＭＰのような一般的な平坦化方法を利用して結果物を平坦化する。平坦化工程の間、導電層９０の上面、及び第２及び第３層間絶縁膜７０、１００はストレージノード１１０が分離されるように平坦化される。
【００２４】
図９を参照すれば、平坦化された第２及び第３層間絶縁膜７０、１００は垂直方向に部分的に除去される。望ましくは、第２及び第３層間絶縁膜７０、１００とストレージノード１１０のエッチング選択比は約１０００：１でありうる。したがって、前記工程の間、ストレージノード１１０は実質的にエッチングされずに残留される。
【００２５】
特に、平坦化された第２及び第３層間絶縁膜７０、１００は化学的乾式エッチング方式を通じて部分的に除去され得る。化学的乾式エッチング方式は、エッチング用プラズマなしにガス状態で利用することが望ましい。例えば、無水ＨＦ蒸気及び水蒸気(Ｈ２Ｏガス)のような蒸気化された湿式エッチング液が利用できる。化学的乾式エッチングは、プラズマを利用せずに実行可能なので、基板表面のエッチングダメージを減らせる。ＩＰＡ、ＣＨ３ＯＨを含むアルコール群、またはＣＨ３ＣＯＯＨを含むカルボン酸が触媒剤として利用できる。基板１１の温度は約０ないし６０℃でありうる。また、無水ＨＦの流量は約１００ないし２０００ｓｃｃｍであり、ＩＰＡの流量は約５０ないし２００ｓｃｃｍでありうる。
【００２６】
または、平坦化された第２及び第３層間絶縁膜７０、１００はＢＯＥ(Ｂｕｆｆｅｒｅｄ  Ｏｘｉｄｅ  Ｅｔｃｈａｎｔ、ＨＦ＋ＮＨ４Ｆ)を利用した湿式エッチング工程を通じてエッチングまたは除去されうる。これは本発明の原理によって製作されたより安定的なストレージノード構造によって可能である。
【００２７】
図１０を参照して、ストレージノード１１０の露出された側壁部を薄膜化する段階を説明する。すなわち、部分的に露出されたストレージノード１１０の内側壁及び外側壁１７、１９は望ましく水平方向に部分的にエッチングされる。例えば、部分的に露出されたストレージノード１１０の内側壁及び外側壁１７、１９は何れも所定幅、例えば、約４０Åの幅だけエッチングされる。ストレージノード１１０と第２層間絶縁膜パターン７０（または第３層間絶縁膜１００）のエッチング選択比は約１０：１またはその以上になりうる。前記の垂直エッチング方式のように、部分的に露出されたストレージノード１１０の側壁は化学的乾式エッチング方式を通じて部分的にエッチングできる。化学的乾式エッチング工程は、ＣＦ４＋Ｏ２のようなガス状態のエッチング液が利用されうる。この時、基板１１の温度は約０ないし６０℃であり、パワーは約１００ないし６００Ｗであり、圧力は１０ないし５０Ｐａでありうる。また、ＣＦ４の流量は約３０ないし８０ｓｃｃｍであり、Ｏ２の流量は約１５０ないし３００ｓｃｃｍでありうる。
【００２８】
または、部分的に露出されたストレージノード１１０の側壁１７、１９はＳＣ１を利用した湿式エッチング工程を通じて水平方向に部分的にエッチングできる。
【００２９】
化学的乾式エッチングまたは湿式エッチングのうち何れか一つは垂直または水平方向のエッチング工程のうち何れか一つまたは全部に利用できる。垂直または水平方向のエッチング工程の全てに同一エッチング方法が利用される場合、垂直及び水平方向のエッチング工程はインサイチュで進行しうる。
【００３０】
しかし、当業者ならば本発明が前記の工程条件に限定されず、前記の工程条件が本発明の安定的なキャパシタ構造を形成するのに利用できる多くのセットのうち一つを表現することであることが分かる。
【００３１】
図１１を参照すれば、第２層間絶縁膜パターン７０及び第３層間絶縁膜１００は前記図９に関連して記述した方法と類似に、ストレージノード１１０の実質的なエッチングなしに垂直方向に再び部分除去される。
【００３２】
図１２を参照すれば、部分的に露出されたストレージノード１１０の内側壁及び外側壁は前記図１０に記述した方法と同じように、水平方向に再び部分除去される。
【００３３】
前記の水平及び垂直エッチング段階の数は特定の製品によって決定されうる。例えば、水平及び垂直方向のエッチングはさらに追加されるか減少する。本実施の形態において、ストレージノード１１０の側壁に形成された段差の数は前記水平及び垂直方向のエッチング段階の数により決定される。
【００３４】
図１３を参照すれば、残留する第２層間絶縁膜パターン７０及び第３層間絶縁膜１００をＢＯＥのようなエッチング液を利用して実質的に全て除去する。
【００３５】
層間絶縁膜７０、１００の除去後に、ストレージノードの表面特性を改善するためにリン酸アニーリングを実施できる。したがって、本発明の前述した実施の形態によれば、ストレージノード１１０の底部幅は点線で示される従来のキャパシタ構造に比べて、図１３に示すように“ｘ”だけ増大できる。ｘは１０ｎｍないし４０ｎｍであることが望ましい。一般的なストレージノードの底部幅はＷと示され、前述した本発明の実施の形態によるストレージノード１１０の底部はＷ’と示される。望ましくは、従来の底部幅Ｗは約３，２００Åであり、本発明の底部幅Ｗ’は４０００Åでありうる。また、外側壁とストレージノード１１０の上面がなす角は従来の構造より９０゜に近く、例えば、９０±２゜をなすことができる。したがって、隣接するストレージノード１１０間の距離y及びストレージノードの底部幅は従来のキャパシタ構造と比較する時、実質的に増大できる。このような理由から、キャパシタ構造の安全性は実質的に増大し、ストレージノード１１０の固着または傾斜のような問題点が減少する。
【００３６】
図１４を参照すれば、ストレージノード(すなわち、キャパシタ下部電極)１１０の上部にキャパシタ誘電膜１２０例えば一般的なキャパシタ誘電体が形成された後、キャパシタ誘電膜１２０の上部にキャパシタ上部電極を形成してキャパシタ４０を完成する。下部電極１１０のように、上部電極１３０はドーピングされたシリコン層、Ｗ、Ｐｔ、Ｒｕ及びＩｒのうち選択された何れか一つの導電性金属及びＴｉＮ、ＴａＮ及びＷＮのうち選択されたいずれか一つの導電性金属窒化膜及びＲｕＯ２及びＩｒＯ２のような導電金属酸化膜及びこれらの組合わせ物で形成されることが望ましい。しかし、上部電極１３０及びキャパシタ下部電極１１０は相異なる物質で形成されうる。
【００３７】
したがって、前述した工程により製作されたキャパシタ４０はベース（または底部)１２を持つストレージノード１１０を含む。また、キャパシタ４０はベース１２上に形成されたテーパ状の側壁１４を含む。
【００３８】
本発明の一側面によれば、側壁１４は上部３２及び下部３４を含む。上部３２の幅は少なくとも２００Åであり、下部の幅は少なくとも４００Åである。したがって、下部３４は上部３２より広い。下部は上部３２の直下の側壁１４部であり、または上部は下部３４の直上の側壁１４部でありうる。
【００３９】
示されていないが、ストレージノード１１０の上端部コーナー部分はデバイスの故障を防止するために丸くすることが望ましい。
【００４０】
一側面において、壁１４は内側壁１７及び外側壁１９を有することと示されうる。壁１４は内側壁１７及び外側壁１９間の中心点を連結する中心ライン１８を有すると示される。内側壁１７及び外側壁１９は前記中心線１８に対して実質的に相互対称をなすことが望ましい。
【００４１】
また、本発明の他の側面において、壁１４は段差のあるテーパ状であることができる。特に、壁１４は内側壁１７に形成される第１段差３８及び外側壁１９に形成される第２段差３６を有する。第１及び第２段差３６、３８は、前記中心線１８に対して実質的に対称をなす。
【００４２】
本発明のまた他の側面によれば、壁１４の外側壁１９はベース１２の平面１３またはストレージノード１１０の上面に対して約９０゜をなす。これにより、ストレージノード１１０間の距離が延びる。しかし、壁１４の外側壁１９はベース面に対して若干の正の傾斜を有しうる。
【００４３】
図１５は、本発明の他の実施の形態を示す。図１５を参照すれば、側壁１４は段差なしに次第にテーパになりうる。すなわち、ストレージノード１１０の幅は側壁１４の下部から上部に行くほど次第に減少する。図３ないし１４の工程には段差のあるテーパ状の側壁を形成することが示されたが、当業者ならば段差のないテーパ状の側壁を形成する方法も理解されうる。例えば、図１５に開示された構造は垂直及び水平方向のエッチングを同時に行うにエッチング液を用いて形成できる。エッチング選択比は水平及び垂直方向のエッチング工程の全てを行うように選択されうる。
【００４４】
本発明の他の実施の形態によれば、ベース１２及び側壁１４は望ましくＯＣＳ(ｏｎｅ  ｃｙｌｉｎｄｅｒ  ｓｔａｃｋ)キャパシタのストレージノードを形成する。ストレージノードまたは側壁４は平面視、実質的に四角形、円形または楕円形でありうる。
【００４５】
以上、本発明を望ましい実施の形態に基づいて詳細に説明されたが、本発明は前記実施の形態に限定されるものではなく、本発明の技術的思想の範囲内で当業者によって多様な変形が可能である。
【産業上の利用可能性】
【００４６】
半導体キャパシタ構造の信頼性が改善され、スループットが増大する。また、本発明の原理はスケールの減少した半導体素子においても容易に利用できる。
【図面の簡単な説明】
【００４７】
【図１Ａ】ストレージノードの固着及び傾斜現象を説明するためのキャパシタ下部電極を示す平面写真である。
【図１Ｂ】ストレージノードの固着及び傾斜現象を説明するためのキャパシタ下部電極を示す側面写真である。
【図２Ａ】従来技術の問題点を説明するための一般的な半導体素子の断面図である。
【図２Ｂ】従来技術の問題点を説明するための一般的な半導体素子の断面図である。
【図３】本発明の実施の形態によるキャパシタの製造方法を説明するための断面図であり、最初の段階を示すものである。
【図４】本発明の実施の形態によるキャパシタの製造方法を説明するための断面図であり、図３の次の段階を示すものである。
【図５】本発明の実施の形態によるキャパシタの製造方法を説明するための断面図であり、図４の次の段階を示すものである。
【図６】本発明の実施の形態によるキャパシタの製造方法を説明するための断面図であり、図５の次の段階を示すものである。
【図７】本発明の実施の形態によるキャパシタの製造方法を説明するための断面図であり、図６の次の段階を示すものである。
【図８】本発明の実施の形態によるキャパシタの製造方法を説明するための断面図であり、図７の次の段階を示すものである。
【図９】本発明の実施の形態によるキャパシタの製造方法を説明するための断面図であり、図８の次の段階を示すものである。
【図１０】本発明の実施の形態によるキャパシタの製造方法を説明するための断面図であり、図９の次の段階を示すものである。
【図１１】本発明の実施の形態によるキャパシタの製造方法を説明するための断面図であり、図１０の次の段階を示すものである。
【図１２】本発明の実施の形態によるキャパシタの製造方法を説明するための断面図であり、図１１の次の段階を示すものである。
【図１３】本発明の実施の形態によるキャパシタの製造方法を説明するための断面図であり、図１２の次の段階を示すものである。
【図１４】本発明の実施の形態によるキャパシタの製造方法を説明するための断面図であり、図１３の次の段階を示すものである。
【図１５】本発明の他の実施の形態による半導体素子の下部電極を示す断面図である。
【符号の説明】
【００４８】
４０  キャパシタ
１０  第１層間絶縁膜
１１  半導体基板
１２  ベース
１４  側壁
１７  内側壁
１９  外側壁
２０  コンタクトプラグ
３８  第１段差
３６  第２段差
６０  エッチングストッパーパターン
１１０  下部電極
１３０  上部電極
１２０  キャパシタ誘電膜
【図１Ａ】
2005064505.tif 000003
【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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