(57)【要約】【課題】  キャパシタのリーク電流を抑制する。【解決手段】  キャパシタの下部電極を形成するために不純物の添加されていない非晶質シリコン層を半導体基板上の絶縁膜上全面に形成する（Ｓ２）。非晶質シリコン層表面の酸化膜を除去し（Ｓ３）、非晶質シリコンの清浄表面を露出させた後、所定の分圧のシリコン化合物ガスに半導体基板を曝露し熱処理で非晶質シリコン層表面にシリコン核を形成し、更にシリコン核を成長させＨＳＧ−Ｓｉを形成するとともに非晶質シリコン層を多結晶化する（Ｓ４）。ＨＳＧ−Ｓｉが形成され多結晶化したシリコン層をＰＨ3雰囲気中でアニールすることにより導電化した後、パターニングし下部電極を形成する（Ｓ５）。ＨＳＧ−Ｓｉ化の処理後にパターニングすることにより、ＨＳＧ−Ｓｉの異常成長を防止でき、上部電極とのピンチオフを防止し、リーク電流を抑制できる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
下部電極と上部電極との間に誘電体膜を挟んでキャパシタが構成された半導体装置の製造方法であって、
前記下部電極を形成するために、半導体基板上に設けた絶縁膜の上に非晶質のシリコン層を形成する第１工程と、前記非晶質のシリコン層に熱処理を施して表面に半球状シリコン粒を形成するとともに多結晶化する第２工程と、前記多結晶化されたシリコン層をパターニングして前記下部電極を形成する第３工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２工程の前に前記非晶質のシリコン層の表面に形成されている酸化膜を除去して前記表面を露出させる工程と、前記第２工程の後に前記多結晶化されたシリコン層にＮ型不純物を拡散させる工程とを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２工程は、前記非晶質のシリコン層の表面をシリコン化合物ガスに曝露してシリコン核を形成した後に前記シリコン核を成長させて前記半球状シリコン粒を形成することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記上部電極を形成するために、前記誘電体膜の上に第１の導電体膜を形成する工程と、前記第１の導電体膜の表面を非晶質化する非晶質化工程と、前記表面が非晶質化された第１の導電体膜の上に第２の導電体膜を形成する工程とを有することを特徴とする請求項１から３のいずれかに記載の半導体装置の製造方法。
【請求項５】
下部電極と上部電極との間に誘電体膜を挟んでキャパシタが構成された半導体装置の製造方法であって、
前記上部電極を形成するために、前記誘電体膜の上に第１の導電体膜を形成する工程と、前記第１の導電体膜の表面を非晶質化する非晶質化工程と、前記表面が非晶質化された第１の導電体膜の上に第２の導電体膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項６】
前記非晶質化工程は、イオン種に窒素を用いたイオン注入により前記第１の導電体膜の表面を非晶質化することを特徴とする請求項４または５に記載の半導体装置の製造方法。
【請求項７】
前記非晶質化工程は、窒素雰囲気中で変形マグネトロン型プラズマ源を用いたプラズマ窒化処理により前記第１の導電体膜の表面を非晶質化することを特徴とする請求項４または５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に半導体装置のキャパシタ電極の形成方法に係わる。
【背景技術】
【０００２】
半導体製造装置の中で記憶情報の任意の入出力が可能なものにＤＲＡＭがある。ここで、このＤＲＡＭのメモリセルは、１個のトランジスタと１個のキャパシタとからなるものが構造的に簡単であり、半導体装置の高集積化に適するものとして広く用いられている。このようなメモリセルキャパシタでは、半導体装置の更なる高集積化、大容量化に伴い、３次元構造のものが開発され使用されてきている（例えば、特許文献１参照）。
【０００３】
以下、図面を参照して従来のメモリセルキャパシタの形成方法について説明する。ここで、図９はスタックトキャパシタを有する半導体装置の模式的な断面構造図である。図１０は、図９の半導体装置の従来の製造工程の概略流れ図である。
【０００４】
まず、表面に容量用拡散層２が形成されたシリコンからなる半導体基板１上の全面にシリコン酸化膜からなる層間絶縁膜３が形成され、この層間絶縁膜３に容量用拡散層２表面に達するコンタクト孔４が形成され、コンタクト孔４に導電体を充填して容量用拡散層２と接続するコンタクトプラグ５が形成される。そして、更に全面に層間絶縁膜６が形成され、ドライエッチングを行いメモリセル領域７が開口される（図１０のＳ４１）。
【０００５】
次に、ＳｉＨ4あるいはＳｉ2Ｈ6を反応ガスとして、減圧の化学気相成長（ＬＰＣＶＤ）法で非晶質構造のシリコン膜（以下、ａ−Ｓｉ膜という）が堆積される（図１０のＳ４２）。
【０００６】
次に、ａ−Ｓｉ膜がフォトリソグラフィ技術とドライエッチング技術とで微細加工され、下部電極のパターニングがなされる（図１０のＳ４３）。
【０００７】
次に、酸溶液等の化学薬液での洗浄が施され、微量の重金属あるいはパーティクルが除去される。そして、パターニングしたａ−Ｓｉ膜表面に形成された酸化膜除去すなわち自然酸化膜のウエット洗浄による除去がなされる（図１０のＳ４４）。
【０００８】
この後、半導体基板は高真空の反応炉の中に挿入される。そして、この反応炉中で上記パターニングしたａ−Ｓｉ膜表面にＨＳＧ核が形成され、更に熱処理が施されてＨＳＧ（半球状グレイン）−Ｓｉ粒８ｂの形成がなされる（図１０のＳ４５）。このＨＳＧ−Ｓｉ粒８ｂによって下部電極８の表面が凹凸になる。また、この熱処理で上記ａ−Ｓｉ膜は多結晶化する。次にＰＨ3アニールを施すことにより多結晶化したＳｉを導電化し下部電極８が完成する。
【０００９】
次に、ＳｉＯ2、ＳｉＯＮ、Ｔａ2Ｏ5などにより容量絶縁膜９を形成（図１０のＳ４６）した後、ＴｉＮからなる上部電極１０が形成される（図１０のＳ４７）。
【特許文献１】特開２００３−１００７４２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記のような従来のプロセスでは、下部電極８の形成時にＨＳＧ−Ｓｉ粒８ｂが異常成長し、キャパシタのリーク電流が増加するという問題があった。また、上部電極１０を形成した際に応力（上部電極であるＴｉＮの応力）により上部電極１０にクラックが発生し、クラックへの電界集中によりリーク電流が増加するという問題があった。
【００１１】
本発明の目的は、キャパシタのリーク電流を抑制することができる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１２】
上記の課題を解決するため、本発明に係る第１の半導体装置の製造方法は、下部電極と上部電極との間に誘電体膜を挟んでキャパシタが構成された半導体装置の製造方法であって、下部電極を形成するために、半導体基板上に設けた絶縁膜の上に非晶質のシリコン層を形成する第１工程と、非晶質のシリコン層に熱処理を施して表面に半球状シリコン粒を形成するとともに多結晶化する第２工程と、多結晶化されたシリコン層をパターニングして下部電極を形成する第３工程とを有することを特徴とする。
【００１３】
上記の第１の半導体装置の製造方法において、第２工程の前に非晶質のシリコン層の表面に形成されている酸化膜を除去して表面を露出させる工程と、第２工程の後に多結晶化されたシリコン層にＮ型不純物を拡散させる工程とを含むことが好ましい。
【００１４】
上記の第１の半導体装置の製造方法において、第２工程は、非晶質のシリコン層の表面をシリコン化合物ガスに曝露してシリコン核を形成した後にシリコン核を成長させて半球状シリコン粒を形成することが好ましい。
【００１５】
本発明に係る第２の半導体装置の製造方法は、下部電極と上部電極との間に誘電体膜を挟んでキャパシタが構成された半導体装置の製造方法であって、上部電極を形成するために、誘電体膜の上に第１の導電体膜を形成する工程と、第１の導電体膜の表面を非晶質化する非晶質化工程と、表面が非晶質化された第１の導電体膜の上に第２の導電体膜を形成する工程とを有することを特徴とする。
【００１６】
上記の第２の半導体装置の製造方法において、非晶質化工程は、イオン種に窒素を用いたイオン注入により第１の導電体膜の表面を非晶質化することが好ましい。
【００１７】
上記の第２の半導体装置の製造方法において、非晶質化工程は、窒素雰囲気中で変形マグネトロン型プラズマ源を用いたプラズマ窒化処理により第１の導電体膜の表面を非晶質化することが好ましい。
【００１８】
また、第１の半導体装置の製造方法によって下部電極を形成し、第２の半導体装置の製造方法によって上部電極を形成することが好ましい。
【００１９】
上記の構成により、キャパシタのリーク電流を抑制することができ、上部電極の応力をクラックについても抑制することができる。
【発明の効果】
【００２０】
本発明に係る第１の半導体装置の製造方法によると、キャパシタの下部電極をＨＳＧ−Ｓｉ（半球状シリコン粒）形成後にパターニングして形成することにより、ＨＳＧ−Ｓｉの異常成長を防止し、上部電極とのピンチオフを防止することで、リーク電流の発生を抑制することができる。
【００２１】
また、本発明に係る第２の半導体装置の製造方法によると、第１の導電体膜の表面を、例えばイオン注入、あるいは変形マグネトロン型プラズマ源を用いプラズマ窒化処理することにより非晶質層を形成し、その上部に再び導電体膜を形成して所望の膜厚の上部電極にすることができ、非晶質層が応力のバッファー層となり、上部電極形成時のクラックの発生を抑制することができ、クラックへの電界集中によるリーク電流の発生を抑制することができる。
【発明を実施するための最良の形態】
【００２２】
（第１の実施形態）
本発明の第１の実施形態の半導体装置の製造方法を図面に基づいて説明する。図１は本実施形態の半導体装置の製造工程の概略流れ図であり、図２（ａ）〜（ｆ）はその製造工程順の断面図である。
【００２３】
図２（ａ）に示すように、表面に容量用拡散層２が形成されたシリコンからなる半導体基板１上の全面にシリコン酸化膜からなる層間絶縁膜３が形成され、この層間絶縁膜３に容量用拡散層２表面に達するコンタクト孔４が形成され、コンタクト孔４に導電体を充填して容量用拡散層２と接続するコンタクトプラグ５が形成される。そして、更に全面にシリコン酸化膜あるいはＢＰＳＧ膜（ボロンガラスとリンガラスを含むシリコン酸化膜）からなる層間絶縁膜６が形成され、ドライエッチングを行いメモリセル領域７が開口される（図１のＳ１）。
【００２４】
次に図２（ｂ）に示すように、ＳｉＨ4を反応ガスとして、減圧ＣＶＤ法でａ−Ｓｉ（非晶質シリコン）膜８ａ（膜厚は２５〜５０ｎｍ）を堆積する（図１のＳ２）。ここで成膜温度は５００℃〜５５０℃の範囲に設定される。次に、この半導体基板を、フッ酸と純水との混合薬液である希フッ酸中に浸漬し、この処理でａ−Ｓｉ膜表面の自然酸化膜等の除去すなわち酸化膜除去がなされる（図１のＳ３）。ここで希フッ酸のフッ素濃度は０．５０ｖｏｌ．％である。
【００２５】
上記の酸化膜除去後に連続して図２（ｃ）に示すように、ＨＳＧ−Ｓｉプロセスチャンバーの高真空の反応炉の中に挿入され、この反応炉中で熱処理（圧力は１Ｅ−５Ｐａ程度、温度は６００℃〜６５０℃程度、ＳｉＨ4流量は５０ｓｃｃｍ）が施され、ａ−Ｓｉ膜８ａの表面にＨＳＧ核が形成され、更に半球形結晶粒であるＨＳＧ−Ｓｉ粒８ｂの形成がなされる（図１のＳ４）。また、このときの熱処理でａ−Ｓｉ膜８ａは多結晶化され、多結晶Ｓｉ膜８ｃとなる。
【００２６】
次にＰＨ3アニールを施すことにより多結晶化したＳｉ（８ｂと８ｃ）を導電化した後、図２（ｄ）に示すように、フォトリソグラフィ技術とドライエッチング技術とで微細加工され、パターニングされた下部電極８を形成する（図１のＳ５）。このようにして、表面に凹凸を有するキャパシタの下部電極８が形成される。
【００２７】
次に、図２（ｅ）に示すように、ＳｉＯ2、ＳｉＯＮ、Ｔａ2Ｏ5などにより容量絶縁膜９を形成（図１のＳ６）した後、図２（ｆ）に示すように、ＴｉＮからなる上部電極１０が形成される（図１のＳ７）。
【００２８】
本実施形態によれば、キャパシタの下部電極形成において、ＨＳＧ−Ｓｉ化の処理後にパターニングして下部電極８を形成することにより、ＨＳＧ−Ｓｉ粒８ｂの異常成長を防止でき、上部電極１０とのピンチオフを防止することで、キャパシタのリーク電流を抑制することができる。なお、従来、ＨＳＧ−Ｓｉが異常成長するのはＨＳＧ−Ｓｉ化の処理前にパターニングを行い、加工形状（特に加工エッジ部）が尖ることでＨＳＧ−Ｓｉ化の成長時に起こる副作用であり、本実施形態のようにＨＳＧ−Ｓｉ成長後にパターニングを行うことでその副作用を防止できる。
【００２９】
図７に、本実施形態の製造方法と従来の製造方法により作製したキャパシタのリーク特性を示す。本実施形態の製造方法によると、上部電極１０に−２Ｖのバイアスを印加した場合、従来の製造方法に比べリーク電流値を約１桁改善することができる。
【００３０】
（第２の実施形態）
次に、本発明の第２の実施形態の半導体装置の製造方法を図面に基づいて説明する。図３は本実施形態の半導体装置の製造工程の流れ図であり、容量絶縁膜を形成するまでの工程（Ｓ１〜Ｓ６）は第１の実施形態（図１）と同様であり、本実施形態では上部電極をＳ１１〜Ｓ１３の工程によって形成する。図４（ａ）〜（ｃ）は本実施形態におけるキャパシタの上部電極の形成工程を示す要部拡大断面図である。
【００３１】
第１の実施形態と同様にして容量絶縁膜９を形成するまでの工程を行った後、図４（ａ）に示すように、ＴｉＣｌ4とＮＨ3を反応ガスとして、減圧ＣＶＤ法で例えば膜厚２０ｎｍ以下のＴｉＮ膜１０ａが堆積される（図３のＳ１１）。ここで成膜温度は５８０℃〜６８０℃の範囲で設定される。
【００３２】
次に、図４（ｂ）に示すように、ＴｉＮ構成元素であり、入手に容易なＮ+もしくはＮ2+をＴｉＮ膜１０ａ上に注入しＴｉＮ上部を非晶質化して応力のバッファー層（非晶質層）１０ｂを形成する（図３のＳ１２）。
【００３３】
その後再び、図４（ｃ）に示すように、減圧ＣＶＤ法で図４（ａ）の場合と同様の条件下でＴｉＮ膜１０ｃを堆積して、所望の膜厚の上部電極１０を形成する（図３のＳ１３）。
【００３４】
本実施形態によれば、第１の実施形態の効果に加え、イオン種に窒素を用いたイオン注入によって上部電極１０の中層に応力のバッファー層（ＴｉＮの非晶質層）１０ｂを形成することにより、上部電極形成時のクラックの発生を抑制でき、上部電極のクラックにより後工程のドライエッチングなどにより残渣が発生し電気的にオープンやショートが発生するのを防ぐことができ、かつ、クラックへの電界集中によるリーク電流の増大を防止することが可能になる。
【００３５】
（第３の実施形態）
次に、本発明の第３の実施形態の半導体装置の製造方法を図面に基づいて説明する。図５は本実施形態の半導体装置の製造工程の流れ図であり、容量絶縁膜を形成するまでの工程（Ｓ１〜Ｓ６）は第１の実施形態（図１）と同様であり、本実施形態では上部電極をＳ２１〜Ｓ２３の工程によって形成する。図６（ａ）〜（ｃ）は本実施形態におけるキャパシタの上部電極の形成工程を示す要部拡大断面図である。
【００３６】
第１の実施形態と同様にして容量絶縁膜９を形成するまでの工程を行った後、図６（ａ）に示すように、ＴｉＣｌ4とＮＨ3を反応ガスとして、減圧ＣＶＤ法で例えば膜厚２０ｎｍ以下のＴｉＮ膜１０ａが堆積される（図５のＳ２１）。ここで成膜温度は５８０℃〜６８０℃の範囲で設定される。
【００３７】
次に、図６（ｂ）に示すように、変形マグネトロン型プラズマ源を用いＴｉＮ構成元素であり、入手に容易なＮ*もしくはＮ2*プラズマ処理を行い、ＴｉＮ上部を非晶質化して応力のバッファー層（非晶質層）１０ｂを形成する（図５のＳ２２）。
【００３８】
その後再び、図６（ｃ）に示すように、減圧ＣＶＤ法で図６（ａ）の場合と同様の条件下でＴｉＮ膜１０ｃを堆積して、所望の膜厚の上部電極１０を形成する（図５のＳ２３）。
【００３９】
本実施形態によれば、第１の実施形態の効果に加え、窒素雰囲気中で変形マグネトロン型プラズマ源を用いたプラズマ窒化処理によって上部電極１０の中層に応力のバッファー層（ＴｉＮの非晶質層）１０ｂを形成することにより、上部電極形成時のクラックの発生を抑制でき、上部電極のクラックにより後工程のドライエッチングなどにより残渣が発生し電気的にオープンやショートが発生するのを防ぐことができ、かつ、クラックへの電界集中によるリーク電流の増大を防止することが可能になる。また、バッファー層（非晶質層）１０ｂの形成に、ラジカル窒素を用いて表面を非晶質化しており、チャージアップダメージを抑制することができる。
【００４０】
図８に、本実施形態の製造方法と従来の製造方法による上部電極１０形成後の上部電極のＳＥＭ写真を示す。従来の製造方法の場合は上部電極にクラックが発生しているのに対し、本実施形態の製造方法の場合はクラックが発生していないことがわかる。なお、第２の実施形態の製造方法の場合も本実施形態の場合（図８（ａ））と同様にクラックは発生しない。
【００４１】
上記の第２、第３の実施形態における上部電極の形成方法は、下部電極がＨＳＧ−Ｓｉ化されていない場合にも、上部電極のクラックの発生を防止することに有効である。この場合、製法としては、ＨＳＧ−Ｓｉ形成のためのプロセスを削除したフローとなり、下部電極の形状は、例えば図２においてＨＳＧ−Ｓｉ粒８ｂがない形状、すなわちＨＳＧ−Ｓｉ粒８ｂによる凹凸のない形状の下部電極８となる。
【産業上の利用可能性】
【００４２】
以上説明したように、本発明は、キャパシタ電極の形成方法等に有用である。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１の実施形態による半導体装置の製造方法の流れ図
【図２】本発明の第１の実施形態による半導体装置の製造工程順の断面図
【図３】本発明の第２の実施形態による半導体装置の製造方法の流れ図
【図４】本発明の第２の実施形態による半導体装置のキャパシタ上部電極の形成工程順の断面図
【図５】本発明の第３の実施形態による半導体装置の製造方法の流れ図
【図６】本発明の第３の実施形態による半導体装置のキャパシタ上部電極の形成工程順の断面図
【図７】本発明の第１の実施形態による効果を示すリーク特性図
【図８】本発明の第２および第３の実施形態による効果を示す上部電極のＳＥＭ写真の図
【図９】従来例の半導体装置（スタックキャパシタ）の断面図
【図１０】従来例の半導体装置（スタックキャパシタ）の製造方法の流れ図
【符号の説明】
【００４４】
１  半導体基板
２  容量用拡散層
３  層間絶縁膜
４  コンタクト孔
５  コンタクトプラグ
６  層間絶縁膜
７  メモリセル領域
８  下部電極
８ｂ  ＨＳＧ−Ｓｉ粒
９  容量絶縁膜
１０  上部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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