(57)【要約】【課題】クロック周期以内の微細な精度で、解像度と階調性を両立する画像出力を可能にする。【解決手段】画像処理演算回路１０〜１４において、入力される画像データＤの解像度及び階調が、所定の演算処理により変更され、遅延回路４により、基準クロック信号ＣＬＫから、クロック周期内の時間間隔で遅延された遅延時間の異なる複数の遅延信号が生成される。画像判別回路２により、入力された画像データＤの種類（写真画像、文字画像等）が判別され、セレクタ３では、画像判別回路２の判別結果に基づいて、画像処理演算回路１０〜１４において演算処理された画像データの中から択一的に画像データが選択される。そして、その選択された画像データに基づいて、ＰＷＭ信号の立上りタイミング及び立下りタイミングが演算され、その演算結果に基づいてＰＷＭ信号が生成される。【選択図】図１
2005333463.tif 000002
【特許請求の範囲】
【請求項１】
入力された画像データの解像度及び階調を所定の演算処理により変更する画像処理演算回路と、
信号処理回路を動作させる基準クロック信号を、クロック周期以内の時間間隔で遅延し、遅延時間の異なる複数の遅延信号を生成する遅延回路と、
前記画像処理演算回路により演算処理された画像データに基づいて、パルス幅変調信号の立上りタイミングを演算する立上りタイミング演算回路と、
前記画像処理演算回路により演算処理された画像データに基づいて、パルス幅変調信号の立下りタイミングを演算する立下りタイミング演算回路と、
前記立上りタイミング演算回路で演算された立上りタイミングに基づいて、前記遅延回路において生成された複数の遅延信号の中から択一的に遅延信号を選択する第１の選択回路と、
前記立下りタイミング演算回路で演算された立下りタイミングに基づいて、前記遅延回路において生成された複数の遅延信号の中から択一的に遅延信号を選択する第２の選択回路と、
前記第１の選択回路において選択された遅延信号及び前記第２の選択回路において選択された遅延信号に基づいてパルス幅変調信号を生成する生成回路と、
を備えることを特徴とする信号処理回路。
【請求項２】
前記画像処理演算回路を複数備え、
複数の画像処理演算回路は、それぞれ、前記入力された画像データから、互いに解像度及び階調の組み合わせが異なる画像データを生成し、
前記入力された画像データの種類を判別する画像判別回路と、
前記画像判別回路による判別結果に基づいて、各画像処理演算回路で生成された複数の画像データの中から択一的に画像データを選択する第３の選択回路と、を備え、
前記立上りタイミング演算回路は、前記第３の選択回路により選択された画像データに基づいて、パルス幅変調信号の立上りタイミングを演算し、
前記立下りタイミング演算回路は、前記第３の選択回路により選択された画像データに基づいて、パルス幅変調信号の立下りタイミングを演算することを特徴とする請求項１に記載の信号処理回路。
【請求項３】
前記遅延回路において生成された複数の遅延信号のうち、前記基準クロック信号に同期する遅延信号を検出することにより、当該基準クロック信号の１周期に係る遅延素子の段数を測定する遅延量測定回路を備え、
前記立上りタイミング演算回路は、前記画像処理演算回路により演算処理された画像データと、前記遅延量測定回路により測定された段数に基づいて、パルス幅変調信号の立上りタイミングを演算し、
前記立下りタイミング演算回路は、前記画像処理演算回路により演算処理された画像データと、前記遅延量測定回路により測定された段数に基づいて、パルス幅変調信号の立下りタイミングを演算することを特徴とする請求項１又は２に記載の信号処理回路。
【請求項４】
電子写真方式により画像を形成する画像形成装置において、
入力された画像データの解像度及び階調を所定の演算処理により変更する画像処理演算回路と、
基準クロック信号をクロック周期以内の時間間隔で遅延し、遅延時間の異なる複数の遅延信号を生成する遅延回路と、
前記画像処理演算回路により演算処理された画像データに基づいて、パルス幅変調信号の立上りタイミングを演算する立上りタイミング演算回路と、
前記画像処理演算回路により演算処理された画像データに基づいて、パルス幅変調信号の立下りタイミングを演算する立下りタイミング演算回路と、
前記立上りタイミング演算回路で演算された立上りタイミングに基づいて、前記遅延回路において生成された複数の遅延信号の中から択一的に遅延信号を選択する第１の選択回路と、
前記立下りタイミング演算回路で演算された立下りタイミングに基づいて、前記遅延回路において生成された複数の遅延信号の中から択一的に遅延信号を選択する第２の選択回路と、
前記第１の選択回路において選択された遅延信号及び前記第２の選択回路において選択された遅延信号に基づいてパルス幅変調信号を生成する生成回路と、
を備えることを特徴とする画像形成装置。
【請求項５】
前記画像処理演算回路を複数備え、
複数の画像処理演算回路は、それぞれ、前記入力された画像データから、互いに解像度及び階調の組み合わせが異なる複数の画像データを生成し、
前記入力された画像データの種類を判別する画像判別回路と、
前記画像判別回路による判別結果に基づいて、各像処理演算回路で生成された複数の画像データの中から択一的に画像データを選択する第３の選択回路と、を備え、
前記立上りタイミング演算回路は、前記第３の選択回路により選択された画像データに基づいて、パルス幅変調信号の立上りタイミングを演算し、
前記立下りタイミング演算回路は、前記第３の選択回路により選択された画像データに基づいて、パルス幅変調信号の立下りタイミングを演算することを特徴とする請求項４に記載の画像形成装置。
【請求項６】
前記遅延回路において生成された複数の遅延信号のうち、前記基準クロック信号に同期する遅延信号を検出することにより、当該基準クロック信号の１周期に係る遅延素子の段数を測定する遅延量測定回路を備え、
前記立上りタイミング演算回路は、前記画像処理演算回路により演算処理された画像データと、前記遅延量測定回路により測定された段数に基づいて、パルス幅変調信号の立上りタイミングを演算し、
前記立下りタイミング演算回路は、前記画像処理演算回路により演算処理された画像データと、前記遅延量測定回路により測定された段数に基づいて、パルス幅変調信号の立下りタイミングを演算することを特徴とする請求項４又は５に記載の画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像データからパルス幅変調信号を生成するための信号処理回路と、前記パルス幅変調信号で感光体ドラム上にレーザ露光を行う電子写真方式にて画像を形成する画像形成装置に関する。
【背景技術】
【０００２】
一般に、レーザ電子写真方式を用いた複写機、プリンタ等の画像形成装置では、書込系のクロック周期により解像度が定まっており、出力解像度は一定である。写真画像を形成する場合、解像度が低くても、高い階調性や安定した色再現が求められ、文字画像を形成する場合、階調性が低くても高い解像度が求められている。出力画像の解像度と階調性を両立させるため、特許文献１には、レーザを駆動させるための電気信号として、予め周期の異なるパルス幅変調（ＰＷＭ（Pulse Width Modulation））信号を複数生成し、画像の種類を示す判別信号に応じて適切なパルス幅変調信号を選択する技術が開示されている。
【特許文献１】特開２０００−３４１５１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
良質の画像形成のためには、クロック周期よりも小さい高精度の信号出力が求められている。しかしながら、特許文献１に記載の技術では、パルス幅変調信号を生成する際、三角波による変調を行っているため、クロック周期よりも小さい高精度の解像度を得ることができないという問題があった。
【０００４】
本発明の課題は、クロック周期以内の微細な精度で、解像度と階調性を両立する画像出力を可能にすることである。
【課題を解決するための手段】
【０００５】
請求項１に記載の発明は、入力された画像データの解像度及び階調を、所定の演算処理により変更する画像処理演算回路と、信号処理回路を動作させる基準クロック信号を、クロック周期以内の時間間隔で遅延し、遅延時間の異なる複数の遅延信号を生成する遅延回路と、前記画像処理演算回路により演算処理された画像データに基づいて、パルス幅変調信号の立上りタイミングを演算する立上りタイミング演算回路と、前記画像処理演算回路により演算処理された画像データに基づいて、パルス幅変調信号の立下りタイミングを演算する立下りタイミング演算回路と、前記立上りタイミング演算回路で演算された立上りタイミングに基づいて、前記遅延回路において生成された複数の遅延信号の中から択一的に遅延信号を選択する第１の選択回路と、前記立下りタイミング演算回路で演算された立下りタイミングに基づいて、前記遅延回路において生成された複数の遅延信号の中から択一的に遅延信号を選択する第２の選択回路と、前記第１の選択回路において選択された遅延信号及び前記第２の選択回路において選択された遅延信号に基づいてパルス幅変調信号を生成する生成回路と、を備えることを特徴としている。
【０００６】
請求項２に記載の発明は、請求項１に記載の信号処理回路において、前記画像処理演算回路を複数備え、複数の画像処理演算回路は、それぞれ、前記入力された画像データから、互いに解像度及び階調の組み合わせが異なる複数の画像データを生成し、前記入力された画像データの種類を判別する画像判別回路と、前記画像判別回路による判別結果に基づいて、各画像処理演算回路で生成された複数の画像データの中から択一的に画像データを選択する第３の選択回路と、を備え、前記立上りタイミング演算回路は、前記第３の選択回路により選択された画像データに基づいて、パルス幅変調信号の立上りタイミングを演算し、前記立下りタイミング演算回路は、前記第３の選択回路により選択された画像データに基づいて、パルス幅変調信号の立下りタイミングを演算することを特徴としている。
【０００７】
請求項３に記載の発明は、請求項１又は２に記載の信号処理回路において、前記遅延回路において生成された複数の遅延信号のうち、前記基準クロック信号に同期する遅延信号を検出することにより、当該基準クロック信号の１周期に係る遅延素子の段数を測定する遅延量測定回路を備え、前記立上りタイミング演算回路は、前記画像処理演算回路により演算処理された画像データと、前記遅延量測定回路により測定された段数に基づいて、パルス幅変調信号の立上りタイミングを演算し、前記立下りタイミング演算回路は、前記画像処理演算回路により演算処理された画像データと、前記遅延量測定回路により測定された段数に基づいて、パルス幅変調信号の立下りタイミングを演算することを特徴としている。
【０００８】
請求項４に記載の発明は、電子写真方式により画像を形成する画像形成装置において、入力された画像データの解像度及び階調を所定の演算処理により変更する画像処理演算回路と、基準クロック信号をクロック周期以内の時間間隔で遅延し、遅延時間の異なる複数の遅延信号を生成する遅延回路と、前記画像処理演算回路により演算処理された画像データに基づいて、パルス幅変調信号の立上りタイミングを演算する立上りタイミング演算回路と、前記画像処理演算回路により演算処理された画像データに基づいて、パルス幅変調信号の立下りタイミングを演算する立下りタイミング演算回路と、前記立上りタイミング演算回路で演算された立上りタイミングに基づいて、前記遅延回路において生成された複数の遅延信号の中から択一的に遅延信号を選択する第１の選択回路と、前記立下りタイミング演算回路で演算された立下りタイミングに基づいて、前記遅延回路において生成された複数の遅延信号の中から択一的に遅延信号を選択する第２の選択回路と、前記第１の選択回路において選択された遅延信号及び前記第２の選択回路において選択された遅延信号に基づいてパルス幅変調信号を生成する生成回路と、を備えることを特徴としている。
【０００９】
請求項５に記載の発明は、請求項４に記載の画像形成装置において、前記画像処理演算回路を複数備え、複数の画像処理演算回路は、それぞれ、前記入力された画像データから、互いに解像度及び階調の組み合わせが異なる複数の画像データを生成し、前記入力された画像データの種類を判別する画像判別回路と、前記画像判別回路による判別結果に基づいて、各画像処理演算回路で生成された複数の画像データの中から択一的に画像データを選択する第３の選択回路と、を備え、前記立上りタイミング演算回路は、前記第３の選択回路により選択された画像データに基づいて、パルス幅変調信号の立上りタイミングを演算し、前記立下りタイミング演算回路は、前記第３の選択回路により選択された画像データに基づいて、パルス幅変調信号の立下りタイミングを演算することを特徴としている。
【００１０】
請求項６に記載の発明は、請求項４又は５に記載の画像形成装置において、前記遅延回路において生成された複数の遅延信号のうち、前記基準クロック信号に同期する遅延信号を検出することにより、当該基準クロック信号の１周期に係る遅延素子の段数を測定する遅延量測定回路を備え、前記立上りタイミング演算回路は、前記画像処理演算回路により演算処理された画像データと、前記遅延量測定回路により測定された段数に基づいて、パルス幅変調信号の立上りタイミングを演算し、前記立下りタイミング演算回路は、前記画像処理演算回路により演算処理された画像データと、前記遅延量測定回路により測定された段数に基づいて、パルス幅変調信号の立下りタイミングを演算することを特徴としている。
【発明の効果】
【００１１】
本発明によれば、クロック周期以内の微細な精度で解像度と階調性を両立する画像を出力することができる。
また、１つの原稿内に、種類の異なる画像が混在していても、解像度と階調性が両立した良質の画像を出力することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図を参照して、本発明の実施形態を詳細に説明する。
まず、本実施形態における構成について説明する。
【００１３】
図１に、本発明の実施形態に係る信号処理回路１００の回路構成を示す。信号処理回路１００は、レーザ電子写真方式により画像を形成する画像形成装置（複写機、プリンタ等）に搭載され、図１に示すように、画像処理演算回路１０〜１４、画像判別回路２、セレクタ３、遅延回路４、遅延量測定回路５、立上りタイミング演算回路６１及び６３、立下りタイミング演算回路６２及び６４、セレクタ７１〜７４、ＥＯＲ（Exclusive OR）８により構成される。なお、カラー画像を形成可能な画像形成装置には、色（Yellow、Magenta、Cyan、blacK）別に、図１に示すような信号処理回路１００が搭載されている。
【００１４】
画像処理演算回路１０〜１４及び画像判別回路２は、画像データＤを共通に受けている。また、遅延回路４及び遅延量測定回路５には、信号処理回路１００を動作させるための基準クロック信号ＣＬＫ（又は基準クロック信号を２分周した信号）が入力される。なお、以下では、信号処理回路１００を動作させる基準クロック信号が、６００ｄｐｉ用の周波数を有するものとして説明するが、信号処理回路１００に用いられるクロック周波数はこれに限定されない。また、信号処理回路１００に入力される画像データＤは２５６階調であるものとして説明するが、画像データＤの階調はこれに限定されない。また、画像処理演算回路１０〜１４及び画像判別回路２を、信号処理回路１００の外部に設けるようにしてもよい。
【００１５】
画像処理演算回路１０〜１４の出力段は、セレクタ３の入力段に接続される。画像判別回路２の出力段は、セレクタ３の入力段に接続されるとともに、立上りタイミング演算回路６１、６３、立下りタイミング演算回路６２、６４の入力段に接続される。セレクタ３の出力段は、立上りタイミング演算回路６１、６３、立下りタイミング演算回路６２、６４の入力段に接続される。遅延回路４の出力段は、遅延量測定回路５の入力段に接続されるとともに、セレクタ７１〜７４の入力段に接続される。
【００１６】
遅延量測定回路５の出力段は、立上りタイミング演算回路６１、６３、立下りタイミング演算回路６２、６４の入力段に接続される。立上りタイミング演算回路６１の出力段はセレクタ７１に接続され、立下りタイミング演算回路６２の出力段はセレクタ７２に接続される。立上りタイミング演算回路６３の出力段はセレクタ７３に接続され、立下りタイミング演算回路６４の出力段はセレクタ７４に接続される。セレクタ７１〜７４の出力段はＥＯＲ８の入力段に接続される。
【００１７】
画像処理演算回路１０は、入力された画像データＤから、４クロックで１画素分を表すデータを算出することによって、画像データＤを１５０ｄｐｉ、１０２４階調の画像データに変換し（図５及び図６参照）、変換後の画像データＤＳ０をセレクタ３に出力する。具体的に、画像処理演算回路１０は、４クロック間に入力された主走査方向の画像データの値を加算することにより、４クロックで１画素分の画像データＤＳ０を算出する。例えば、図５（ｃ）に示すように、４クロック間に入力された主走査方向の画像データＤが、２１０、２３０、１７０、１８５であるとすると、これらを加算した値７９５が求める画像データＤＳ０である。
【００１８】
画像処理演算回路１１は、入力された画像データＤから、２クロックで１画素分を表すデータを算出することによって、画像データＤを３００ｄｐｉ、５１２階調の画像データに変換し、変換後の画像データＤＳ１をセレクタ３に出力する。具体的に、画像処理演算回路１１は、２クロック間に入力された主走査方向の画像データの値を加算することにより、２クロックで１画素分の画像データＤＳ１を算出する。
【００１９】
画像処理演算回路１２は、入力された画像データＤから、１クロックで１画素分を表すデータを算出することによって、画像データＤを６００ｄｐｉ、２５６階調の画像データに変換し、変換後の画像データＤＳ２をセレクタ３に出力する。具体的に、画像処理回路１２は、１クロック間に入力された画像データＤの値を、出力する画像データＤＳ２とする。
【００２０】
画像処理演算回路１３は、入力された画像データＤから、１クロックで２画素分を表すデータを算出することによって、画像データＤを１２００ｄｐｉ、１６階調の画像データに変換し、変換後の画像データＤＳ３をセレクタ３に出力する。以下では、１６階調で１画素分の画像データを（ｐ）と表記する。ここで、ｐは、１０進数で０〜１５の値をとるものとする。例えば、１クロックに入力された画像データＤが２５５である場合、画像データＤＳ３は、１クロックで(15)(15)となる。なお、１６階調で１画素分の画像データを１６進数で表記するようにしてもよい。
【００２１】
画像処理演算回路１４は、入力された画像データＤから、１クロックで４画素分を表すデータを算出することによって、画像データＤを２４００ｄｐｉ、２階調の画像データに変換し（図５及び図６参照）、変換後の画像データＤＳ４をセレクタ３に出力する。以下では、２階調で１画素分のデータを(1)又は(0)と表記する。従って、本実施形態では、２階調で４画素分を表す画像データＤＳ４は、例えば、(1)(0)(1)(1)等のように表記される。以下、画像データＤＳ４の算出方法を説明する。
【００２２】
画像データＤの値が０付近（例えば、０〜３１）である場合は、ＤＳ４における(1)の数を０個（(0)(0)(0)(0)）にする。画像データＤの値が６４前後（例えば、３２〜９５）である場合は、ＤＳ４における(1)の数を１個（例えば、(0)(1)(0)(0)等）にする。画像データＤの値が１２８前後（例えば、９６〜１５９）である場合は、ＤＳ４における(1)の数を２個（例えば、(1)(0)(1)(0)等）にする。画像データＤの値が１９２前後（例えば、１６０〜２２３）である場合は、ＤＳ４における(1)の数を３個（例えば、(1)(0)(1)(1)等）にする。画像データＤの値が２５５付近（例えば、２２４〜２５５）である場合は、ＤＳ４における(1)の数を４個(1)(1)(1)(1)にする。
【００２３】
画像データＤの値が、６４前後、１２８前後、１９２前後である場合、(1)の並べ方は、周囲の画素との関連性の強さにより決定される。例えば、着目画素（１クロックで入力された画像データＤ）の値が６３である場合、ＤＳ４における(1)の数は１個であるため、ＤＳ４は、(1)(0)(0)(0)、(0)(1)(0)(0)、(0)(0)(1)(0)、(0)(0)(0)(1)の４通りある。例えば、着目画素の左側の画素値が２５５で、右側の画素値が０である場合（即ち、主走査方向に、画素値が２５５、６３、０の画像データが並んでいる場合）、着目画素は、左側の画素との関連性が強いと判断され、ＤＳ４は(1)(0)(0)(0)となる。また、着目画素の左側の画素値が１２７で、右側の画素値が６３である場合（即ち、主走査方向に、画素値が１２７、６３、６３の画像データが並んでいる場合）、着目画素は、右側の画素とも右側の画素とも関連性があるが、左側の画素との関連性がやや強いと判断され、ＤＳ４は(0)(1)(0)(0)となる。なお、着目画素の周囲の画素として、主走査方向だけでなく副走査方向の画素を含めるようにすると、より好ましい画像データＤＳ４を得ることができる。
【００２４】
なお、図１では、入力された画像データＤの解像度及び階調を２又は１／２の自然数倍単位で変換する場合を示したが、他の数値の自然数倍単位で変換するようにしてもよい。
【００２５】
画像判別回路２は、入力された画像データＤの階調から、画像の種類（写真画像、文字画像等）を判別し、判別信号ＤＴをセレクタ３及び立上りタイミング演算回路６１、６３、立下りタイミング演算回路６２、６４に出力する。例えば、画像データＤの所定領域の階調が、０付近（例えば、０〜１）、６４前後（例えば、６４±１）、１２８前後（例えば、１２８±１）、１９２前後（例えば、１９２±１）、２５５付近（例えば、２５４、２５５）の値のみである場合、該当する画像領域は文字画像であると判別される。また、画像データＤの所定領域の階調が、０〜２５５の範囲内のあらゆる値をとる場合、該当する画像領域は写真画像であると判別される。なお、画像の種類に対応する解像度を示す信号を判別信号ＤＴとして出力するようにしてもよい。
【００２６】
セレクタ３は、画像判別回路２から入力された判別信号ＤＴに基づいて、画像処理演算回路１０〜１４から入力される画像データＤＳ０〜ＤＳ４の中から１つ画像データを選択し、選択された画像データＤＳを後段の立上りタイミング演算回路６１、６３、立下りタイミング演算回路６２、６４に出力する。例えば、判別信号ＤＴが写真画像を示す場合、セレクタ３は、画像処理演算回路１０から出力された画像データＤＳ０を選択する。判別信号ＤＴが文字画像を示す場合、セレクタ３は、画像処理演算回路１４から出力された画像データＤＳ４を選択する。
【００２７】
図２に、遅延回路４の回路構成を示す。遅延回路４は、入力信号（基準クロック信号ＣＬＫ）を遅延させて複数の遅延信号を出力するための回路で、図２に示すように、集積回路の内部セル（インバータ）が直列に接続された遅延素子群から構成される。この遅延回路４は、入力信号（基準クロック信号ＣＬＫ）のデューティ比が最終段までくずれないように、段毎に２個のインバータが接続され、各インバータの分岐数やファンアウト数を揃えて、段毎のばらつきを最小限に抑えるように構成される。
【００２８】
図２において、ＤＬ０〜ＤＬｎは、実際に遅延回路４で得られる遅延信号であり、ＤＬ０Ｄ〜ＤＬｎＤは、分岐数やファンアウト数を揃えるためのダミー信号である。これらのダミー信号は、遅延信号の経路とインピーダンス等を等しくするために、ダミーのインバータ等に入力される。
【００２９】
遅延回路４を構成する遅延素子群の段数に関して特に制限はないが、各々の遅延素子における遅延時間が、温度変化等の環境変化により、ｔｙｐ（典型）値に対して１／３〜３倍の範囲で変化する可能性があるため、これらの環境変化に対処できる段数にするとよい。
【００３０】
なお、本実施形態では、遅延回路の一例として、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）プロセスにより製造された半導体のデジタル遅延素子を用いる。その場合、半導体内部の遅延素子は、温度、電源電圧、チップ間ばらつき等の要因により、０．５〜２倍程度の変動が生ずることがある。但し、チップ内部について、複数の遅延素子の遅延量の相対的な遅延差（チップ内ばらつき）は最大でも±３％程度と小さい。そこで、このような遅延特性を利用し、絶対的な遅延ばらつきについて、遅延量測定回路の測定結果を用いて、演算で補正をするようにしている。
【００３１】
なお、基準クロック信号ＣＬＫの遅延手段は、上記に限定されるものではなく、基準クロック信号ＣＬＫに対して異なる遅延信号を発生させる構成であればよく、例えば、カウンタ等を利用することも可能である。
【００３２】
図３に、遅延回路４の出力波形Ａを示す。図３において、（ａ）は、基準クロック信号ＣＬＫを示し、（ｂ）〜（ｍ）は、それぞれ、遅延０段の出力ＤＬ０、遅延１段の出力ＤＬ１、遅延２段の出力ＤＬ２、…、遅延Ｍ段の出力ＤＬＭ、遅延（Ｍ＋１）段の出力ＤＬ（Ｍ＋１）を示す。
【００３３】
遅延量測定回路５は、遅延回路４から出力された複数の遅延信号（ＤＬ０〜ＤＬｎ）の中から、基準クロック信号ＣＬＫと位相同期する遅延信号を検出するための回路である。本実施形態においては、基準クロック信号ＣＬＫと遅延信号が同位相（位相差が１周期の整数倍）の関係にある場合を、位相同期と呼ぶことにする。
【００３４】
図４に、遅延量測定回路５の回路構成を示す。遅延量測定回路５は、図４に示すように、フリップフロップ部５０、ゲート回路５１、遅延段数出力回路５２により構成される。
【００３５】
フリップフロップ部５０は、図４に示すように、遅延回路４から出力された遅延信号（ＤＬ０〜ＤＬｎ）を受ける複数のＤタイプのフリップフロップから構成され、各Ｄタイプフリップフロップのデータ入力端子には、それぞれ遅延信号ＤＬ０、…ＤＬｎが入力され、各フリップフロップのクロック入力端子には、共通に基準クロック信号ＣＬＫが入力される。フリップフロップ部５０の各フリップフロップは、それぞれ、遅延信号ＤＬ０、…、ＤＬｎを共通の基準クロック信号ＣＬＫでラッチする。
【００３６】
図３に示した各遅延信号の出力波形Ａでは、遅延回路４から出力された各遅延信号は、遅延Ｍ段目で初めて基準クロック信号ＣＬＫと位相同期しているため（図３（ｌ）のＤＬＭ）、フリップフロップ部５０の出力Ｂは、遅延Ｍ段目で初めてＨレベルとなる。
【００３７】
ゲート回路５１は、図４に示すように、フリップフロップ部５０内のフリップフロップのＱ出力と、このフリップフロップと隣接する（次段の）フリップフロップのＱＢ（反転）出力とを受けるアンドゲートが複数個で構成されている。このように構成されていると、フリップフロップ部５０内の各フリップフロップからの出力のうち、初めてＨレベルを出力したフリップフロップに対応するアンドゲートからの出力（セレクト信号ＳＬ）のみがＨレベルとなる。
【００３８】
なお、フリップフロップ部５０及びゲート回路５１は、上述のセレクト信号を出力できるものであれば、上述の回路構成に限定されるものではなく、例えば、アンドゲートの論理を反転させたものでもよい。
【００３９】
遅延段数出力回路５２は、ゲート回路５１の各アンドゲートの出力が、遅延何段に相当するかを示すテーブル５３を格納し、このテーブル５３から、Ｈレベルのセレクト信号を出力したアンドゲートの遅延段数を読み出し、後段の立上りタイミング演算回路６１、６３．立下りタイミング演算回路６２、６４に出力する。遅延段数出力回路５２から出力される遅延段数データは、１クロック（基準クロック信号の周期）が、何段分の遅延に相当するかを示している。このように、フリップフロップ部５０に入力された各遅延信号のうち、基準クロック信号ＣＬＫと位相同期している遅延信号を検出することにより、遅延段数を求めることができる。
【００４０】
立上りタイミング演算回路６１、６３は、判別信号ＤＴに基づいて、セレクタ３から入力された画像データＤＳがどの画像処理回路からの出力であるかを判別し、判別結果に基づいて、画像データＤＳ、遅延段数Ｎ（１クロックの段数）を用いて、それぞれ、パルス幅変調信号の立上りタイミングを示す遅延信号の番号（以下、立上り番号という。）Ｓｕｐ１、Ｓｕｐ２を算出する。
【００４１】
立下りタイミング演算回路６２、６４は、判別信号ＤＴに基づいて、セレクタ３から入力された画像データＤＳがどの画像処理回路からの出力であるかを判別し、判別結果に基づいて、画像データＤＳ、遅延段数Ｎ（１クロックの段数）を用いて、それぞれ、パルス幅変調信号の立下りタイミングを示す遅延信号の番号（以下、立下り番号という。）Ｓｄｎ１、Ｓｄｎ２を算出する。
【００４２】
以下、生成するパルス幅変調信号の立上りタイミング及び立下りタイミングの算出方法について説明する。なお、以下では、パルス幅変調信号を左寄せで出力することを想定して、立上りタイミング及び立下りタイミングの算出方法を説明する。パルス幅変調信号を右寄せ又はセンターで出力する場合には、左寄せで算出される立上り及び立下りのタイミングをシフトさせればよい。
【００４３】
画像データＤＳが、画像処理演算回路１０の出力ＤＳ０である場合（即ち、４クロックで１画素分のパルス幅変調信号を生成する場合）の立上り番号及び立下り番号の算出方法は以下のようになる。
【００４４】
（１）ＤＳ＝０〜２５５の場合
１クロック目の立上り番号Ｓｕｐ１＝０、
１クロック目の立下り番号Ｓｄｎ１＝（ＤＳ/２５５）×（遅延段数Ｎ）、
２クロック目の立上り番号Ｓｕｐ１＝０、２クロック目の立下り番号Ｓｄｎ１＝０、
３クロック目の立上り番号Ｓｕｐ１＝０、３クロック目の立下り番号Ｓｄｎ１＝０、
４クロック目の立上り番号Ｓｕｐ１＝０、４クロック目の立下り番号Ｓｄｎ１＝０
（２）ＤＳ＝２５６〜５１１の場合
１クロック目の立上り番号Ｓｕｐ１＝０、
１クロック目の立下り番号Ｓｄｎ１＝（遅延段数Ｎ）、
２クロック目の立上り番号Ｓｕｐ１＝０、
２クロック目の立下り番号Ｓｄｎ１＝｛（ＤＳ−２５６）/２５５｝×（遅延段数Ｎ）、
３クロック目の立上り番号Ｓｕｐ１＝０、３クロック目の立下り番号Ｓｄｎ１＝０、
４クロック目の立上り番号Ｓｕｐ１＝０、４クロック目の立下り番号Ｓｄｎ１＝０
（３）ＤＳ＝５１２〜７６７の場合
１クロック目の立上り番号Ｓｕｐ１＝０、
１クロック目の立下り番号Ｓｄｎ１＝（遅延段数Ｎ）、
２クロック目の立上り番号Ｓｕｐ１＝０、
２クロック目の立下り番号Ｓｄｎ１＝（遅延段数Ｎ）、
３クロック目の立上り番号Ｓｕｐ１＝０、
３クロック目の立下り番号Ｓｄｎ１＝｛（ＤＳ−５１２）/２５５｝×（遅延段数Ｎ）、
４クロック目の立上り番号Ｓｕｐ１＝０、４クロック目の立下り番号Ｓｄｎ１＝０
（４）ＤＳ＝７６８〜１０２３の場合
１クロック目の立上り番号Ｓｕｐ１＝０、
１クロック目の立下り番号Ｓｄｎ１＝（遅延段数Ｎ）、
２クロック目の立上り番号Ｓｕｐ１＝０、
２クロック目の立下り番号Ｓｄｎ１＝（遅延段数Ｎ）、
３クロック目の立上り番号Ｓｕｐ１＝０、
３クロック目の立下り番号Ｓｄｎ１＝（遅延段数Ｎ）、
４クロック目の立上り番号Ｓｕｐ１＝０、
４クロック目の立下り番号Ｓｄｎ１＝｛（ＤＳ−７６８）/２５５｝×（遅延段数Ｎ）
【００４５】
画像データＤＳが、画像処理演算回路１１の出力ＤＳ１である場合（即ち、２クロックで１画素分のパルス幅変調信号を生成する場合）の立上り番号及び立下り番号の算出方法は以下のようになる。
【００４６】
（１）ＤＳ＝０〜２５５の場合
１クロック目の立上り番号Ｓｕｐ１＝０、
１クロック目の立下り番号Ｓｄｎ１＝｛（ＤＳ）/２５５｝×（遅延段数Ｎ）、
２クロック目の立上り番号Ｓｕｐ１＝０、２クロック目の立下り番号Ｓｄｎ１＝０
（２）ＤＳ＝２５６〜５１１の場合
１クロック目の立上り番号Ｓｕｐ１＝０、
１クロック目の立下り番号Ｓｄｎ１＝（遅延段数Ｎ）、
２クロック目の立上り番号Ｓｕｐ１＝０、
２クロック目の立下り番号Ｓｄｎ１＝｛（ＤＳ−２５６）/２５５｝×（遅延段数Ｎ）、
【００４７】
画像データＤＳが、画像処理回路１２の出力ＤＳ２である場合（即ち、１クロックで１画素分のパルス幅変調信号を生成する場合）、Ｓｕｐ１＝０、Ｓｄｎ１＝（ＤＳ２/２５５）×（遅延段数Ｎ）となる。
【００４８】
画像データＤＳが、画像処理回路１３の出力ＤＳ３である場合（即ち、１クロックで２画素分のパルス幅変調信号を生成する場合）の立上り番号及び立下り番号の算出方法は以下のようになる。１画素目の画像データを（ｐ）、２画素目の画像データを（ｑ）とする。ここで、ｐ、ｑ＝０〜１５。
【００４９】
１画素目の立上り番号Ｓｕｐ１＝０、
１画素目の立下り番号Ｓｄｎ１＝（ｐ/１５）×（遅延段数Ｎ）/２、
２画素目の立上り番号Ｓｕｐ２＝（遅延段数Ｎ）/２、
２画素目の立下り番号Ｓｄｎ２＝（１＋ｑ/１５）×（遅延段数Ｎ）/２
【００５０】
画像データＤＳが、画像処理回路１４の出力ＤＳ４である場合（即ち、１クロックで４画素分のパルス幅変調信号を生成する場合）の立上り番号及び立下り番号の算出方法は以下のようになる。
【００５１】
（１）１画素目の画像データ＝０、２画素目の画像データ＝０の場合
立上り番号Ｓｕｐ１＝０、立下り番号Ｓｄｎ１＝０
（２）１画素目の画像データ＝１、２画素目の画像データ＝０の場合
立上り番号Ｓｕｐ１＝０、立下り番号Ｓｄｎ１＝（遅延段数Ｎ）/４
（３）１画素目の画像データ＝０、２画素目の画像データ＝１の場合
立上り番号Ｓｕｐ１＝（遅延段数Ｎ）/４、立下り番号Ｓｄｎ１＝（遅延段数Ｎ）/２
（４）１画素目の画像データ＝１、２画素目の画像データ＝１の場合
立上り番号Ｓｕｐ１＝０、立下り番号Ｓｄｎ１＝（遅延段数Ｎ）/２
（５）３画素目の画像データ＝０、４画素目の画像データ＝０の場合
立上り番号Ｓｕｐ２＝（遅延段数Ｎ）/２、立下り番号Ｓｄｎ２＝（遅延段数Ｎ）/２
（６）３画素目の画像データ＝１、４画素目の画像データ＝０の場合
立上り番号Ｓｕｐ２＝（遅延段数Ｎ）/２、立下り番号Ｓｄｎ２＝（遅延段数Ｎ）×３/４
（７）３画素目の画像データ＝０、４画素目の画像データ＝１の場合
立上り番号Ｓｕｐ２＝（遅延段数Ｎ）×３/４、立下り番号Ｓｄｎ２＝（遅延段数Ｎ）
（８）３画素目の画像データ＝１、４画素目の画像データ＝１の場合
立上り番号Ｓｕｐ２＝（遅延段数Ｎ）/２、立下り番号Ｓｄｎ２＝（遅延段数Ｎ）
【００５２】
セレクタ７１は、遅延回路４から入力される各遅延信号のうち、立上りタイミング演算回路６１で算出された立上り番号Ｓｕｐ１に対応する遅延信号（Ｓｕｐ１番目の遅延信号）を選択し、後段のＥＯＲ８に出力する。セレクタ７２は、遅延回路４から入力される各遅延信号のうち、立下りタイミング演算回路６２で算出された立下り番号Ｓｄｎ１に対応する遅延信号（Ｓｄｎ１番目の遅延信号）を選択し、後段のＥＯＲ８に出力する。
【００５３】
セレクタ７３は、遅延回路４から入力される各遅延信号のうち、立上りタイミング演算回路６３で算出された立上り番号Ｓｕｐ２に対応する遅延信号（Ｓｕｐ２番目の遅延信号）を選択し、後段のＥＯＲ８に出力する。セレクタ７４は、遅延回路４から入力される各遅延信号のうち、立下りタイミング演算回路６４で算出された立下り番号Ｓｄｎ２に対応する遅延信号（Ｓｄｎ２番目の遅延信号）を選択し、後段のＥＯＲ８に出力する。
【００５４】
ＥＯＲ８は、セレクタ７１〜７４から入力される信号の排他的論理和を計算し、計算結果をパルス幅変調（ＰＷＭ）信号として出力する。
【００５５】
次に、本実施形態における動作について説明する。
図５及び図６は、本実施形態の信号処理回路１００の動作を示すタイミングチャートである。
【００５６】
図５は、信号処理回路１００に入力される基準クロック信号ＣＬＫ（図５（ａ））、その基準クロック信号ＣＬＫを２分周したクロック信号（図５（ｂ））、信号処理回路１００入力される画像データＤ（図５（ｃ））、画像処理演算回路１０から出力される画像データＤＳ０（図５（ｄ））、画像処理演算回路１４から出力される画像データＤＳ４（図５（ｅ））、画像判別回路２から出力される判別信号ＤＴ（図５（ｆ））、セレクタ３から出力される画像データＤＳ（図５（ｇ））のタイミングチャートを示している。
【００５７】
図６は、信号処理回路１００に入力される基準クロック信号ＣＬＫ（図６（ａ））、その基準クロック信号ＣＬＫを２分周したクロック信号（図６（ｂ））、信号処理回路１００に入力される画像データＤ（図６（ｃ））、セレクタ３から出力される画像データＤＳ（図６（ｄ））、立上りタイミング演算回路６１から出力される立上り番号Ｓｕｐ１（図６（ｅ））、立下りタイミング演算回路６２から出力される立下り番号Ｓｄｎ１（図６（ｆ））、立上りタイミング演算回路６３から出力される立上り番号Ｓｕｐ２（図６（ｇ））、立下りタイミング演算回路６４から出力される立下り番号Ｓｄｎ２（図６（ｈ））、ＥＯＲ８から出力されるパルス幅変調（ＰＷＭ）信号（図６（ｉ））のタイミングチャートを示している。図６（ｅ）〜（ｈ）には、遅延段数Ｎが４０の場合の立上り番号及び立下り番号が示されている。
【００５８】
図５に示すように、始めの４クロックの画像データＤが、主走査方向に２１０、２３０、１７０、１８５の順番で入力された場合、この４画素分の画像データＤは、画像判別回路２により写真画像と判別され、その結果、セレクタ３では、画像処理演算回路１０の出力ＤＳ０が選択され、画像データＤＳとして出力される。また、図５において、後半の４クロックの画像データＤが、主走査方向に６３、１９２、２５５、６３の順番で入力された場合、この４画素分の画像データＤは、画像判別回路２により文字画像と判別され、その結果、セレクタ３では、画像処理演算回路１４の出力ＤＳ４が選択され、画像データＤＳとして出力される。
【００５９】
立上りタイミング演算回路６１、６３、立下りタイミング演算回路６２、６４では、画像データＤＳ、遅延段数Ｎ、判別信号ＤＴに基づいて、図６（ｅ）〜（ｈ）に示すように立上り番号、立上り番号が算出される。セレクタ７１〜７４では、遅延回路４から入力された各遅延信号の中から、前段の立上りタイミング演算回路、立下りタイミング演算回路で算出された立上り番号、立下り番号に基づいて遅延信号が選択され、ＥＯＲ８では、セレクタ７１〜７４で選択された遅延信号の排他的論理和を計算することにより、図６（ｉ）に示すようなパルス幅変調（ＰＷＭ）信号が生成される。
【００６０】
以上のように、本実施形態の信号処理回路１００によれば、入力される画像データＤの解像度及び階調を変更した画像データを複数生成し、その生成された画像データの中から、入力画像データＤの種類（写真画像、文字画像等）に応じた解像度及び階調を有する画像データＤＳを選択し、基準クロック信号のクロック周期以内の時間間隔で遅延させた遅延信号を用いて、画像データＤＳに対応するパルス幅変調信号を生成することにより、１枚の原稿内に、種類の異なる画像が混在していても、クロック周期以内の微細な精度で解像度と階調性を両立する画像を出力することができる。特に、１クロック内で、複数の立上り、立下りが存在するパルス幅変調信号を生成することができるため、クロック周波数を上げずに、解像度を倍増させることができる。更に、安価なＣＭＯＳプロセスのデジタル技術を用いて、良質の画像を得ることができる。
【００６１】
なお、本実施形態における記述内容は、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
【図面の簡単な説明】
【００６２】
【図１】本発明を適用した実施形態に係る信号処理回路の回路構成を示す図。
【図２】図１の遅延回路の回路構成を示す図。
【図３】遅延回路の出力波形を示す図。
【図４】図１の遅延量測定回路の回路構成を示す図。
【図５】本実施形態の信号処理回路の各部における入力信号及び出力信号のタイミングチャート。
【図６】本実施形態の信号処理回路の各部における入力信号及び出力信号のタイミングチャート。
【符号の説明】
【００６３】
１０〜１４  画像処理演算回路
２  画像判別回路
３  セレクタ（第３の選択回路）
４  遅延回路
５  遅延量測定回路
５０  フリップフロップ部
５１  ゲート回路
５２  遅延段数出力回路
６１、６３  立上りタイミング演算回路
６２、６４  立下りタイミング演算回路
７１〜７４  セレクタ（第１の選択回路、第２の選択回路）
８  ＥＯＲ（生成回路）
１００  信号処理回路
【図１】
2005333463.tif 000003
【図２】
2005333463.tif 000004
【図３】
2005333463.tif 000005
【図４】
2005333463.tif 000006
【図５】
2005333463.tif 000007
【図６】
2005333463.tif 000008