(57)【要約】【課題】  チップ面積を増やすことなく耐圧を確保したオープンドレインを持つ半導体集積回路を提供する。【解決手段】  くし型に入り組んだソース１２・ドレイン１４とソース・ドレインがＬＤＤ１６によって囲まれている構造を持つトランジスタを有する半導体集積回路において、ソースの一部をウエルコンタクト２０に置き換えた構造を有する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
くし型に入り組んだソース・ドレインと前記ソース・ドレインがＬＤＤによって囲まれている構造を持つトランジスタを有する半導体集積回路において、前記ソースの一部をウエルコンタクトに置き換えたことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に高耐圧、高電流に対応したオープンドレインを持つドライバＩＣに好適な半導体集積回路に関する。
【背景技術】
【０００２】
図５は、従来のオープンドレインを持つ半導体集積回路（ＩＣ）示す模式的平面図である。図３はオープンドレイン３２を含むＩＣ部２２にサーマルヘッド３０を加えた駆動回路全体を示したものである。全体の動作について説明する。ＩＣ部２２内のシフトレジスタ２６によりラッチ回路２４（図では、ラッチ＋イネーブル回路）に信号が送られる。ラッチ回路２４に送られた信号は、イネーブル信号が入ったタイミングでオープンドレイン３２のゲートに出力される。オープンドレイン３２は外部でサーマルヘッド３０に接続されていて、サーマルヘッド用電源２８との間でサーマルヘッド３０に流れる電流をゲート電圧で制御し、印刷が行われる。
【０００３】
オープンドレイン３２は大きな電流を流す必要があるので、トランジスタのゲート幅を大きく取らなければならない。したがって、図５に示すように、くし型にドレイン１４とソース１２が入り組んだ構造になっている。また高い耐圧が必要なことからソース１２・ドレイン１４とゲート１０の間にＬＤＤ（Lightly Doped Drain）１６が入った構造になっている。大きなＬＤＤ幅が必要なことから、ソース１２・ドレイン１４の注入時にレジストマスクを使うことでＬＤＤ幅を確保している。なお、半導体基板の端部にウエルコンタクトを設けた構成が、下記の特許文献１に示されている。
【特許文献１】特開２０００−３５３７４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図４に寄生バイポーラトランジスタの動作原理図と等価回路を示す。ドレイン１４に高い電圧を加えて電流を流した場合、高い電界で電子が加速されるためホットキャリアとなる。ホットキャリアはSi原子に衝突した際、電子とホールを生成する。電子はそのままドレイン１４に向かって流れるが、ホールはPWL（Ｐウエル）の接地点に向かって流れる。これは基板電流と称される。この基板電流とウエル抵抗によりPWLの電位が上がる現象が発生する。PWL電位の持ち上がりが寄生バイポーラトランジスタの動作点まで達した場合、図４のような寄生バイポーラトランジスタによる電流がドレイン１４からソース１２に向かって流れるようになる。この電流はゲート１０によって制御できないので、オープンドレイン３２の動作にとって問題となる。また、オープンドレイン３２は大電流を流す必要から図５のようにくし型にドレイン１４とソース１２が入り組んだ構造になっている場合が多い。この構造だと周辺にしかウエルコンタクト１８を取ることができないので、ウエル抵抗が高くなりウエル電位の持ち上がりが大きくなる。したがって、動作に問題が発生する場合が多くなる。この問題を解決するにはトランジスタを分割してウエルコンタクト１８の数を増やすことで解決できるが、チップ面積の増大を招くという別の間題が発生することになる。
【０００５】
そこで、本発明は上記問題に鑑みて成されたものであり、チップ面積を増やすことなく耐圧を確保したオープンドレインを持つ半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため本発明では、オープンドレインのソースの一部をウエルコンタクトにすることで寄生バイポーラトランジスタの効果を低減させ、チップ面積を増やすことなく高耐圧を実現したものである。
【０００７】
すなわち、本発明によれば、くし型に入り組んだソース・ドレインと前記ソース・ドレインがＬＤＤによって囲まれている構造を持つトランジスタを有する半導体集積回路において、前記ソースの一部をウエルコンタクトに置き換えたことを特徴とする半導体集積回路が提供される。
【発明の効果】
【０００８】
本発明によれば、くし型にドレインとソースが入り組んだ構造を持つオープンドレインを内蔵したドライバＩＣにおいて、ソースの一部をウエルコンタクトに置き換えたので、寄生バイポーラトランジスタ効果を低減できるので、チップ面積を増やすことなく高耐圧を維持することができる。
【発明を実施するための最良の形態】
【０００９】
以下図面と共に本発明の半導体集積回路の好ましい実施の形態について説明する。図１は、本発明の半導体集積回路の好ましい実施の形態におけるオープンドレインを示す模式的平面図である。図１において、従来例と同一構成要素は同一符号を付して示し、説明を省略する。従来例を示す図５と本発明の実施の形態を示す図１を比較すると明らかなように、従来例ではオープンドレインの外側にしかなかったウエルコンタクト１８を、本発明ではトランジスタ内部のソース１２の一部に設けている。この追加のウエルコンタクト（以下単にウエルコンタクトとも言う）２０を設けるためには、プロセスは変更せずイオン注入のマスクのみ変更する。またウエルコンタクト２０用の配線は特に設けず、ソース１２用の配線をそのまま使うようにしている。
【００１０】
寄生バイポーラトランジスタ効果の低減に関して図２により説明する。本発明が従来例と異なるのは、基板電流が発生する場所とウエルコンタクト２０の距離である。すなわち、本発明における基板電流が発生した場所からウエルコンタクト２０までの距離を従来例の1/3程度に抑えることができる。ウエル電位の持ち上がりは基板電流とウエル抵抗の積によって決まるので、上記距離の減少によりウエル電位の持ち上がりが従来例の1/3程度になり、寄生バイポーラトランジスタ効果が発生しにくくなる。
【００１１】
ウエルコンタクト２０の数を増やすと駆動能力が低下するので、ウエルコンタクト２０の数は寄生バイポーラトランジスタ効果の低減とのバランスで考えなければならない。現在はソース１２の長さ方向に対して２〜４個ウエルコンタクト２０を入れることで、寄生バイポーラトランジスタ効果の低減が充分なことと駆動能力ヘの影響がないことを確認している。
【図面の簡単な説明】
【００１２】
【図１】本発明の半導体集積回路の実施の形態におけるオープンドレインを示す模式的平面図である。
【図２】基板電流発生地点からウエルコンタクトまでの距離を示した図である。
【図３】オープンドレインを含むＩＣ部にサーマルヘッドを加えた駆動回路全体を示したものである。
【図４】寄生バイポーラトランジスタの動作原理図と等価回路である。
【図５】従来のオープンドレインを示す模式的平面図である。
【符号の説明】
【００１３】
１０  ゲート（Ｐウエル）
１２  ソース
１４  ドレイン
１６  ＬＤＤ
１８  ウエルコンタクト
２０  追加のウエルコンタクト
２２  ＩＣ部
２４  ラッチ回路（ラッチ＋イネーブル回路）
２６  シフトレジスタ
２８  サーマルヘッド用電源
３０  サーマルヘッド
３２  オープンドレイン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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