(57)【要約】  【課題】  複数のＡＤＣを並列的にインターリーブ動作させる画像用ＡＤＣ又はそれを内蔵した半導体集積回路において、画面上のムラを改善する。  【解決手段】  この画像用ＡＤＣは、アナログ画像信号をディジタル画像信号に順次変換するために並列動作を行う複数のアナログ／ディジタル変換手段１０と、複数のアナログ／ディジタル変換手段から出力される複数のディジタル画像信号の内から１つを選択する選択手段３０と、マスタークロック信号に基づいて、複数のアナログ／ディジタル変換回路を周期的にある順序で動作させるために用いる多相クロック信号を生成し、ディジタル画像信号においてラインが変化するとき及び／又はフレームが変化するときに、複数のアナログ／ディジタル変換手段を動作させる多相クロック信号の位相の周期及び／又は順序を設定値に基づいて変更するようにマスタークロック信号を制御する多相クロック信号供給手段２０とを具備する。【選択図】  図１
2005252703.tif 000002
【特許請求の範囲】
【請求項１】
アナログ画像信号をディジタル画像信号に順次変換するために並列動作を行う複数のアナログ／ディジタル変換手段と、
前記複数のアナログ／ディジタル変換手段から出力される複数のディジタル画像信号の内から１つを選択する選択手段と、
マスタークロック信号に基づいて、前記複数のアナログ／ディジタル変換回路を周期的にある順序で動作させるために用いる多相クロック信号を生成し、ディジタル画像信号においてラインが変化するとき及び／又はフレームが変化するときに、前記複数のアナログ／ディジタル変換手段を動作させる多相クロック信号の位相の周期及び／又は順序を設定値に基づいて変更するように前記マスタークロック信号を制御する多相クロック信号供給手段と、
を具備するアナログ／ディジタル変換回路と、
水平同期信号又はコンポーネント同期信号に同期してマスタークロック信号及び水平タイミング信号を生成し、前記多相クロック信号供給手段に出力するＰＬＬ回路と、
垂直同期信号又はコンポーネント同期信号に同期して垂直タイミング信号を生成し、前記多相クロック信号供給手段に出力する同期回路と、
前記多相クロック信号供給手段において用いられる複数の設定値を格納する格納回路と、
を具備する半導体集積回路。
【請求項２】
前記多相クロック信号供給手段が、ディジタル画像信号においてラインが奇数ラインから偶数ラインに変化するときと偶数ラインから奇数ラインに変化するときとで、前記複数のアナログ／ディジタル変換手段を動作させる多相クロック信号の位相の周期及び／又は順序の変更態様を変えるように前記マスタークロック信号を制御する、請求項１記載の半導体集積回路。
【請求項３】
前記多相クロック信号供給手段が、ディジタル画像信号においてラインが変化するとき及び／又はフィールドが変化するときに、前記複数のアナログ／ディジタル変換手段を動作させる多相クロック信号の位相の周期及び／又は順序を変更するように前記マスタークロック信号を制御する、請求項１又は２記載の半導体集積回路。
【請求項４】
前記多相クロック信号供給手段が、ディジタル画像信号においてフィールドが奇数フィールドから偶数フィールドに変化するときと偶数フィールドから奇数フィールドに変化するときとで、前記複数のアナログ／ディジタル変換手段を動作させる多相クロック信号の位相の周期及び／又は順序の変更態様を変えるように前記マスタークロック信号を制御する、請求項３記載の半導体集積回路。
【請求項５】
前記多相クロック信号供給手段が、ディジタル画像信号においてラインが変化するとき及び／又はフレームが変化するときに、多相クロック信号の位相を設定値に応じて変化させるように前記マスタークロック信号を制御する、請求項１〜４のいずれか１項記載の半導体集積回路。
【請求項６】
前記多相クロック信号供給手段が、前記マスタークロック信号を、ディジタル画像信号の水平及び／又は垂直ブランキング期間において設定値に応じて抑制することにより、多相クロック信号の位相を変化させる、請求項５記載の半導体集積回路。
【請求項７】
前記多相クロック信号供給手段が、ディジタル画像信号においてラインが奇数ラインから偶数ラインに変化するときに前記マスタークロック信号を第１の設定値に応じて抑制すると共に、ディジタル画像信号においてラインが偶数ラインから奇数ラインに変化するときに前記マスタークロック信号を第１の設定値とは異なる第２の設定値に応じて抑制する、請求項２記載の半導体集積回路。
【請求項８】
前記多相クロック信号供給手段が、ディジタル画像信号においてフィールドが奇数フィールドから偶数フィールドに変化するときに前記マスタークロック信号を第３の設定値に応じて抑制すると共に、ディジタル画像信号においてフィールドが偶数フィールドから奇数フィールドに変化するときに前記マスタークロック信号を第３の設定値とは異なる第４の設定値に応じて抑制する、請求項４記載の半導体集積回路。
【請求項９】
前記多相クロック信号供給手段が、供給されるクロック信号をカウントするためのカウンタを含む、請求項１〜８のいずれか１項記載の半導体集積回路。
【請求項１０】
前記設定値を外部から変更することが可能である、請求項１〜９のいずれか１項記載の半導体集積回路。
【請求項１１】
アナログ画像信号をディジタル画像信号に順次変換するために並列動作を行う複数のアナログ／ディジタル変換手段と、
前記複数のアナログ／ディジタル変換手段から出力される複数のディジタル画像信号の内から１つを選択する選択手段と、
マスタークロック信号に基づいて、前記複数のアナログ／ディジタル変換回路を周期的にある順序で動作させるために用いる多相クロック信号を生成し、ディジタル画像信号においてラインが変化するとき及び／又はフレームが変化するときに、前記複数のアナログ／ディジタル変換手段を動作させる多相クロック信号の位相の周期及び／又は順序を設定値に基づいて変更するように前記マスタークロック信号を制御する多相クロック信号供給手段と、
を具備するアナログ／ディジタル変換回路。
【請求項１２】
前記多相クロック信号供給手段が、
供給されるクロック信号をカウントすることにより、前記複数のアナログ／ディジタル変換手段を周期的にある順序で動作させるために用いる多相クロック信号を生成する多相クロック信号生成回路と、
前記同期手段から出力される水平タイミング信号に基づいて順序制御信号を生成する水平タイミング検出部と、
前記同期手段から出力される垂直タイミング信号と前記水平タイミング検出部によって生成される順序制御信号とに基づいてフィールド情報及びライン情報を生成する画像タイミング検出部と、
画像タイミング検出部によって生成されるフィールド情報及びライン情報と前記格納手段に格納されている複数の設定値とに基づいて多相クロック信号の位相目標値を計算する位相計算部と、
前記多相クロック信号生成回路におけるカウント値に基づいて多相クロック信号の位相を検出する位相検出部と、
前記位相計算部において計算された位相目標値と位相検出部によって検出された多相クロック信号の位相とに基づいてクロック抑制信号の幅を計算するクロック抑制信号幅計算部と、
前記クロック抑制信号幅計算部において計算されたクロック抑制信号の幅に基づいてクロック抑制信号を生成するクロック抑制信号生成部と、
前記クロック抑制信号生成部によって生成されたクロック抑制信号を用いて、前記同期手段から出力されるマスタークロック信号を抑制することにより、前記多相クロック信号生成回路に供給すべきクロック信号を生成するクロック抑制回路と、
を含む、請求項１１記載のアナログ／ディジタル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にＡＤＣ（Analog to Digital Converter：アナログ／ディジタル変換回路）に関し、特に、アナログ画像信号をディジタル画像信号に変換する画像用ＡＤＣに関する。さらに、本発明は、そのようなＡＤＣを内蔵した半導体集積回路に関する。この半導体集積回路は、ＩＰ（インターレース・プログレシブ）変換回路、スケーラー、ビデオデコーダ等に適用される。
【背景技術】
【０００２】
近年においては、ＬＣＤ（Liquid Crystal Display：液晶ディスプレイ）、又は、ＰＤＰ（Plasma Display Panel：プラズマ・ディスプレイ・パネル）等のディジタル画像表示装置の解像度が年々向上している。それに伴い、アナログ画像信号をディジタル画像信号に変換するＬＳＩ（Large Scale Integration：大規模集積回路）の動作速度も高速になって来ている。通常、ＬＳＩを高速で動作させるためには、浮遊容量が小さく電流駆動力の高い、より微細なトランジスタを用いて回路を設計する。また、容易に高速化することができない部分に関しては、同一機能を有する複数の回路を並列に動作させて実質的に高速化するといった手法が用いられている。
【０００３】
ディジタル画像表示装置にディジタル画像信号を供給する画像用ＡＤＣにおいても、同様に、より進んだプロセステクノロジーを用いての広帯域化や、インターリーブ動作による並列化（特許文献１参照）が行われている。しかしながら、微細加工技術の限界から、並列動作を行う複数のＡＤＣにおいて特性のばらつきが存在し、微分直線性誤差や積分直線性誤差といった特性を劣化させてしまう。
【０００４】
図１２に、従来の画像用ＡＤＣの構成例を示す。この画像用ＡＤＣ１１０は、並列動作を行う第１〜第ＮのＡＤＣ１１１と、これらのＡＤＣ１１１に多相クロック信号を供給する多相クロック信号生成回路１１２と、これらのＡＤＣ１１１の出力信号の内から１つの出力信号を選択する選択回路１１３とを有している。第１〜第ＮのＡＤＣ１１１は、多相クロック信号生成回路１１２から供給される多相クロック信号に同期して、順次、アナログ信号をディジタル信号に変換する。ここで、Ｎは、並列的にインターリーブ動作を行うＡＤＣの数（並列度）を示している。
【０００５】
一般に、画像信号においては、画面左上から水平方向に１ライン分の画素（ピクセル）情報が連続し、次に、垂直方向に１画素分下がって再び画面左から水平方向に１ライン分の画素情報が連続する。これを繰り返すことにより、１フレーム分の画像信号が構成される。１ライン中の画素数と１フレーム中のライン数との積から、１フレーム中の画素数、即ち、１フレーム中のサンプリング回数Ｍを求めることができる。
【０００６】
ところで、１フレーム中のサンプリング回数ＭがＡＤＣの並列度Ｎで割り切れる場合には、第ｉ番目のフレーム（ｉ）における第ｋ番目の画素をＰ（ｉ，ｋ）で示すと、フレーム（ｉ）において、第１のＡＤＣがＰ（ｉ，１）を、第２のＡＤＣがＰ（ｉ，２）を、第ＮのＡＤＣがＰ（ｉ，Ｎ）をサンプリングしたとすると、フレーム（ｉ＋１）においても同様に、第１のＡＤＣがＰ（ｉ＋１，１）を、第２のＡＤＣがＰ（ｉ＋１，２）を、第ＮのＡＤＣがＰ（ｉ＋１，Ｎ）をサンプリングすることになる。このような場合において、第１〜第ＮのＡＤＣの特性がばらついていると、等しいアナログ信号を入力しても出力ディジタル信号に一定パターンの誤差を生じるので、画面上にムラが現れてしまう。
【０００７】
そうしたばらつきによる画面上のムラを抑えるために、画像用ＡＤＣの出力信号をディジタル的に補正することも考えられる。しかしながら、ディジタル的な補正を行うためには、複雑な回路と処理が必要になってしまう。
【特許文献１】特開２００１−１６８７１５号公報（第１頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで、上記の点に鑑み、本発明の目的は、複数のＡＤＣを並列的にインターリーブ動作させる画像用ＡＤＣ又はそれを内蔵した半導体集積回路において、画面上のムラを改善することである。
【課題を解決するための手段】
【０００９】
以上の課題を解決するため、本発明に係る半導体集積回路は、アナログ画像信号をディジタル画像信号に順次変換するために並列動作を行う複数のアナログ／ディジタル変換手段と、複数のアナログ／ディジタル変換手段から出力される複数のディジタル画像信号の内から１つを選択する選択手段と、マスタークロック信号に基づいて、複数のアナログ／ディジタル変換回路を周期的にある順序で動作させるために用いる多相クロック信号を生成し、ディジタル画像信号においてラインが変化するとき及び／又はフレームが変化するときに、複数のアナログ／ディジタル変換手段を動作させる多相クロック信号の位相の周期及び／又は順序を設定値に基づいて変更するようにマスタークロック信号を制御する多相クロック信号供給手段とを具備するアナログ／ディジタル変換回路と、水平同期信号又はコンポーネント同期信号に同期してマスタークロック信号及び水平タイミング信号を生成し、多相クロック信号供給手段に出力するＰＬＬ回路と、垂直同期信号又はコンポーネント同期信号に同期して垂直タイミング信号を生成し、多相クロック信号供給手段に出力する同期回路と、多相クロック信号供給手段において用いられる複数の設定値を格納する格納回路とを具備する。
【００１０】
また、本発明に係るアナログ／ディジタル変換回路は、アナログ画像信号をディジタル画像信号に順次変換するために並列動作を行う複数のアナログ／ディジタル変換手段と、複数のアナログ／ディジタル変換手段から出力される複数のディジタル画像信号の内から１つを選択する選択手段と、マスタークロック信号に基づいて、複数のアナログ／ディジタル変換回路を周期的にある順序で動作させるために用いる多相クロック信号を生成し、ディジタル画像信号においてラインが変化するとき及び／又はフレームが変化するときに、複数のアナログ／ディジタル変換手段を動作させる多相クロック信号の位相の周期及び／又は順序を設定値に基づいて変更するようにマスタークロック信号を制御する多相クロック信号供給手段とを具備する。
【発明の効果】
【００１１】
本発明によれば、複数のアナログ／ディジタル変換回路を並列動作させる場合に、ディジタル画像信号においてラインが変化するとき及びフレームが変化するときに、これらのアナログ／ディジタル変換回路を動作させる周期又は順序を変更することにより、いかなる仕様の画像信号が入力されても、画面上のムラを改善することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の一実施形態に係る画像用ＡＤＣ及びそれを内蔵した半導体集積回路の構成を示すブロック図である。図１に示すように、半導体集積回路１００は、アナログ画像信号をディジタル画像信号に順次変換するために並列的にインターリーブ動作を行う第１〜第ＮのＡＤＣ１０と、これらのＡＤＣ１０がサンプリングを行うタイミングを規定する多相クロック信号を生成すると共にサンプリング制御を行う多相クロック信号供給回路２０と、これらのＡＤＣ１０の出力信号の内から１つの出力信号を選択する選択回路（マルチプレクサ）３０とを備える画像用ＡＤＣ１１０と、水平同期信号ＨＳＹＮＣ又はコンポーネント同期信号ＣＳＹＮＣに同期してマスタークロック信号ＣＫ及び水平タイミング信号を生成するＰＬＬ回路４０と、シリアルインターフェースを介して供給される設定値を格納するメモリ５０と、コンポーネント同期信号ＣＳＹＮＣから垂直タイミング信号を抽出する同期プロセッサ６０とを有している。
【００１３】
コンポーネント同期信号とは、水平同期信号と垂直同期信号とを重畳した信号であり、本実施形態においては、水平同期信号とコンポーネント同期信号との内の一方が供給される。また、水平タイミング信号は、水平ブランキング期間においてアクティブとなる信号であり、垂直タイミング信号は、垂直ブランキング期間においてアクティブとなる信号である。
【００１４】
図２に、図１に示す多相クロック信号供給回路の詳細な構成を示す。図２に示すように、多相クロック信号供給回路２０は、第１〜第ＮのＡＤＣ１０を周期的にある順序で動作させるために用いる多相クロック信号を生成する多相クロック信号生成回路２０ａと、ディジタル画像信号においてラインが変化するとき及びフレームが変化するときに、第１〜第ＮのＡＤＣ１０を動作させる周期又は順序を変更するように多相クロック信号生成回路２０ａを制御する制御回路２０ｂとを含んでいる。これにより、第１〜第ＮのＡＤＣ１０を周期的に用いたサンプリング動作におけるサンプリング位相が、画像信号においてラインが変化するとき及び／又はフレームが変化するときに変更される。なお、画像信号として、１フレームに奇数フィールドと偶数フィールドとを含むインターリーブ信号が供給される場合には、画像信号においてラインが変化するとき及び／又はフィールドが変化するときにサンプリング位相を変更するようにしても良い。
【００１５】
多相クロック信号生成回路２０ａは、制御回路２０ｂにおいて修正された修正クロック信号に基づいて、多相クロック信号を生成する。多相クロック信号生成回路２０ａは、制御回路２０ｂから供給される修正クロック信号をカウントすることによりサンプリング位相番号を出力するカウンタ２１を含んでいる。カウンタ２１は、マスタークロック信号をカウントすると共に、多相クロック信号を生成するための状態をカウンタ値として記憶している。これにより、多相クロック信号生成回路２０ａは、該当するカウンタ値に応じて多相クロック信号の位相を変化させ、その結果、サンプリング位相を変化させる。
【００１６】
制御回路２０ｂは、水平タイミング検出部２２と、画像タイミング検出部２３と、サンプリング位相番号計算部２４と、サンプリング位相検出部２５と、クロック抑制信号幅計算部２６と、クロック抑制信号生成部２７と、クロック抑制回路２８とを含んでいる。
【００１７】
水平タイミング検出部２２は、水平タイミング信号のアクティブエッジを監視することにより水平ブランキング期間を検出して、順序制御信号を出力する。画像タイミング検出部２３は、垂直タイミング信号と、水平タイミング検出部２２から出力される順序制御信号とに基づいて、フィールド情報及びライン情報を出力する。
【００１８】
サンプリング位相番号計算部２４は、水平タイミング検出部２２から出力される順序制御信号と、画像タイミング検出部２３から出力されるフィールド情報及びライン情報と、メモリ５０に格納されているサンプリング位相変化量の設定値とに基づいて、ライン先頭のサンプリング位相番号の目標値を計算する。サンプリング位相変化量の設定値ΔＨは、１ライン毎にサンプリング位相の先頭値を増加させる増分を表しており、設定値ΔＶは、１フレーム又は１フィールド毎にサンプリング位相の先頭値を増加させる増分を表している。また、設定値ΔＨＨは、奇数ラインと偶数ラインとにおいて先頭値の増分を変化させる場合に、偶数ラインにおいて設定値ΔＨに追加する増分を表している。
【００１９】
一方、サンプリング位相検出部２５は、多相クロック信号生成回路２０ａのカウンタ２１から出力されるサンプリング位相番号に基づいて、ライン先頭のサンプリング位相番号を検出して出力する。
【００２０】
クロック抑制信号幅計算部２６は、サンプリング位相番号計算部２４から出力されるライン先頭のサンプリング位相番号の目標値と、サンプリング位相検出部２５から出力されるライン先頭のサンプリング位相番号とを比較することにより、サンプリング位相を変更するために用いるクロック抑制信号の幅を計算する。クロック抑制信号生成部２７は、計算された幅に相当する期間において、マスタークロック信号ＣＫを抑制するためのクロック抑制信号を活性化する。クロック抑制回路２８は、このクロック抑制信号に従って、マスタークロック信号ＣＫを抑制することにより、修正クロック信号を出力する。
【００２１】
図３は、図２に示す多相クロック信号供給回路における各部の信号波形を示すタイミングチャートである。ここでは、並列的にインターリーブ動作を行うＡＤＣの数Ｎを４としている。図３において、水平タイミング信号又は垂直タイミング信号は、ブランキング期間においてハイレベルとなる。このブランキング期間において、クロック抑制信号生成部２７が、クロック抑制信号幅計算部２６によって計算された幅に相当する期間において、クロック抑制信号を活性化してハイレベルとする。この例においては、クロック抑制回路２８がクロック抑制信号に従ってマスタークロック信号ＣＫを抑制することにより、マスタークロック信号ＣＫよりもパルスの数が１個減少した修正クロック信号を出力している。
【００２２】
修正クロック信号においてパルスの数が１個減少していることにより、多相クロック信号φ４が出力された後、通常であれば多相クロック信号φ１を出力すべきタイミングにおいて、カウンタ２１のカウント値が増加しない。その結果、多相クロック信号生成回路２０ａは、多相クロック信号φ４を出力した後で、１クロックパルス分の間隔をあけた後、多相クロック信号φ１を出力する。このように、水平ブランキング期間と垂直ブランキング期間とにおいて多相クロック信号の位相（サンプリング位相）をずらすことにより、並列動作する複数のＡＤＣによる画面上のムラを低減することができる。なお、マスタークロック信号ＣＫから修正クロック信号を生成する際に減少させるパルスの数は、１個のみならず複数個でも良く、１〜（Ｎ−１）個の範囲において適宜選択することができる。
【００２３】
以下に、多相クロック信号供給回路におけるサンプリング制御動作について説明する。
図４は、図２に示す多相クロック信号供給回路におけるサンプリング制御動作を示す第１のフローチャートである。ステップＳ１１において、第ｉフレーム第ｊラインのＡＤ変換が行われているものとする。
【００２４】
ステップＳ１２において、水平タイミング検出部２２が、水平タイミング信号のアクティブエッジを監視することにより、水平ブランキング期間であるか否かを判定する。水平ブランキング期間でないと判定された場合には、ステップＳ１２を繰り返す。水平ブランキング期間であると判定された場合には、処理をステップＳ１３に移行し、画像タイミング検出部２３が、垂直タイミング信号に基づいて、垂直ブランキング期間であるか否かを判定する。
【００２５】
ステップＳ１３において垂直ブランキング期間でないと判定された場合には、処理をステップＳ１４に移行し、ステップＳ１４〜Ｓ１７において、ディジタル画像信号においてラインが変化するときに多相クロック信号の位相の周期及び／又は順序を変更するために用いるサンプリング位相変化量を求める。本実施形態においては、奇数ラインから偶数ラインに変化するときと偶数ラインから奇数ラインに変化するときとで、多相クロック信号の位相の周期及び／又は順序の変更態様を変えるようにしている。
【００２６】
ステップＳ１４において、画像タイミング検出部２３が、水平タイミング検出部２２から出力される順序制御信号に基づいて、偶数ラインであるか否かを判定する。偶数ラインでないと判定された場合には、ステップＳ１５において、サンプリング位相番号計算部２４が、設定値ΔＨをサンプリング位相変化量ΔＡＤＤとする。一方、偶数ラインであると判定された場合には、ステップＳ１６において、サンプリング位相番号計算部２４が、設定値ΔＨと設定値ΔＨＨとの和をサンプリング位相変化量ΔＡＤＤとする。
【００２７】
次に、ステップＳ１７において、サンプリング位相番号計算部２４が、第ｊラインのライン先頭のサンプリング位相番号ＡＤ（ｊ）にサンプリング位相変化量ΔＡＤＤを加算することにより、第（ｊ＋１）ラインのライン先頭のサンプリング位相番号ＡＤ（ｊ＋１）の目標値を求める。
【００２８】
一方、ステップＳ１３において垂直ブランキング期間であると判定された場合には、処理をステップＳ１８に移行し、サンプリング位相番号計算部２４が、第ｉフレームのフレーム先頭のサンプリング位相番号ＶＰ（ｉ）に設定値ΔＶを加算することにより、第（ｉ＋１）フレームのフレーム先頭のサンプリング位相番号ＶＰ（ｉ＋１）を計算する。さらに、ステップＳ１９において、サンプリング位相番号計算部２４が、サンプリング位相番号ＶＰ（ｉ＋１）を、第（ｉ＋１）フレーム第１ラインのライン先頭のサンプリング位相番号ＡＤ（１）の目標値とする。
【００２９】
次に、ステップＳ２０において、クロック抑制信号幅計算部２６が、上記のようにして求められたサンプリング位相番号の目標値と、サンプリング位相検出部２５が検出したライン先頭のサンプリング位相番号とを比較することにより、サンプリング位相を変更するために用いるクロック抑制信号の幅を計算し、クロック抑制信号生成部２７が、計算された幅に相当する期間においてクロック抑制信号を活性化する。
【００３０】
ステップＳ２１において、クロック抑制回路２８が、クロック抑制信号に従ってマスタークロック信号ＣＫを抑制して、修正クロック信号を出力する。ステップＳ２２において、多相クロック信号生成回路２０ａが、修正クロック信号に基づいて、多相クロック信号の位相を変更する。この多相クロック信号を用いることにより、ステップＳ２３において、次のラインである第（ｊ＋１）ラインのＡＤ変換が行われ、又は、ステップＳ２４において、次のフレームである第（ｉ＋１）フレームの第１ラインのＡＤ変換が行われる。
【００３１】
図５は、図２に示す多相クロック信号供給回路におけるサンプリング制御動作を示す第２のフローチャートである。この例は、画像信号として、１フレームに奇数フィールドと偶数フィールドとを含むインターリーブ信号を用いる場合に適している。この例においては、奇数フィールドから偶数フィールドに変化するときと偶数フィールドから奇数フィールドに変化するときとで、多相クロック信号の位相の周期及び／又は順序の変更態様を変えるようにしている。そのために、上述の設定値のほかに、奇数フィールドと偶数フィールドとにおいて先頭値の増分を変化させる場合に、偶数フィールドにおいてΔＶに追加する増分を表す設定値ΔＶＶが用いられる。
【００３２】
図５において、ステップＳ１１〜Ｓ１７までは、第１のフローチャートと同一である。ステップＳ１３において垂直ブランキング期間であると判定された場合に、ステップＳ３１において、画像タイミング検出部２３が、水平タイミング検出部２２から出力される順序制御信号に基づいて、偶数フィールドであるか否かを判定する。偶数フィールドでないと判定された場合には、ステップＳ３２において、サンプリング位相番号計算部２４が、第ｉフレームのフレーム先頭のサンプリング位相番号ＶＰ（ｉ）に設定値ΔＶを加算することにより、第（ｉ＋１）フレームのフレーム先頭のサンプリング位相番号ＶＰ（ｉ＋１）を計算する。一方、偶数フィールドであると判定された場合には、ステップＳ３３において、サンプリング位相番号計算部２４が、第ｉフレームのフレーム先頭のサンプリング位相番号ＶＰ（ｉ）に設定値ΔＶと設定値ΔＶＶとの和を加算することにより、第（ｉ＋１）フレームのフレーム先頭のサンプリング位相番号ＶＰ（ｉ＋１）を計算する。
【００３３】
さらに、ステップＳ３４において、サンプリング位相番号計算部２４が、サンプリング位相番号ＶＰ（ｉ＋１）を、第（ｉ＋１）フレーム第１ラインのライン先頭のサンプリング位相番号ＡＤ（１）の目標値とする。これ以降のステップは、第１のフローチャートと同一である。なお、第２のフローチャートにおいて、「フィールド」を「フレーム」に置き換えれば、インターリ−ブ信号以外の映像信号に適用することも可能である。
【００３４】
次に、１フレーム中のサンプリング回数ＭがＡＤＣの並列度Ｎで割り切れる場合に、本発明の一実施形態に係る画像用ＡＤＣにおいて生じる画面上のムラを、従来の画像用ＡＤＣにおいて生じる画面上のムラと対比させながら説明する。ここでは、ＡＤＣの並列度Ｎ＝８とし、ＡＤＣ１〜ＡＤＣ８の内のＡＤＣ１のみに誤差があって他のＡＤＣと異なるディジタル画像信号を出力するものとする。
【００３５】
図６は、従来の画像用ＡＤＣにおいて生じる画面上のムラを説明するための図である。フレーム（ｉ）の各ラインにおいて、画像用ＡＤＣはＡＤＣ１〜ＡＤＣ８の順序で動作しており、これは、フレーム（ｉ＋１）、フレーム（ｉ＋２）、・・・においても変化しない。従って、この画面上においては、常に同じ位置に縦縞が見えることになる。
【００３６】
図７は、本発明の一実施形態に係る画像用ＡＤＣにおいて生じる画面上のムラを説明するための図である。ここでは、１つの垂直ブランキング期間においてサンプリング位相を１つずつ遅らせている。その結果、フレーム（ｉ）の各ラインにおいては、画像用ＡＤＣがＡＤＣ１〜ＡＤＣ８の順序で動作しているが、フレーム（ｉ＋１）の各ラインにおいては、画像用ＡＤＣがＡＤＣ８〜ＡＤＣ７の順序で動作することになる。これにより、縦縞が移動することになるが、その周期は数十Ｈｚであるので、縦縞の移動は視覚によって認識されてしまう。
【００３７】
図８は、本発明の一実施形態に係る画像用ＡＤＣにおいて生じる画面上のムラを説明するための図である。ここでは、１つの垂直ブランキング期間においてサンプリング位相を１つずつ遅らせると共に、１つの水平ブランキング期間においてサンプリング位相を２つずつ遅らせている。その結果、フレーム（ｉ）の隣接する２つのラインにおいて、画像用ＡＤＣが動作する順序が２つずつ異なっており、隣接する２つのフレームにおいて、画像用ＡＤＣが動作する順序が１つずつ異なっている。これにより、１つのフレームにおいてＡＤＣ１の誤差が画面全体に一様に分散すると共に、フレーム毎にその位置が変化するため時間的にも平均化されるので、誤差が目立たなくなる。
【００３８】
ところで、本実施形態において用いるサンプリング位相変化量の設定値ΔＨ、ΔＶ、ΔＨＨ、ΔＶＶは、ディスプレイに表示された画像を目視により評価して決定することができる。以下に、サンプリング位相変化量の設定値を決定する方法について説明する。
【００３９】
図９は、サンプリング位相変化量の設定値を決定するための測定系を示すブロック図である。半導体集積回路１００には、画像信号源２００とディスプレイ３００が接続され、また、ＭＰＵ（マイクロ・プロセシング・ユニット）４００を介してＰＣ（パーソナル・コンピュータ）５００が接続される。なお、破線で示すように、半導体集積回路１００とＰＣ５００とを直接接続するようにしても良い。
【００４０】
評価者６は、ディスプレイ３００に表示された画像を目視して画質の評価を行い、その結果に基づいてサンプリング位相変化量を変更し、新たなサンプリング位相変化量をＰＣ５００に入力する。ＰＣ５００の制御の下、ＭＰＵ４００は、この新たなサンプリング位相変化量を、シリアルインターフェースを介して半導体集積回路１００に送信し、図１に示すメモリ５０に格納する。
【００４１】
図１０は、サンプリング位相変化量の設定値を決定する方法を示すフローチャートである。まず、ステップＳ４１において、評価者が、半導体集積回路１００に入力する画像信号を指定する。次に、ステップＳ４２において、評価者が、画像表示用のパラメータを決定する。画像表示用のパラメータとしては、例えば、図１に示すＰＬＬ回路４０に供給する同期信号の種類等が該当する。ステップＳ４３において、評価者がサンプリング位相変化量を仮設定する。
【００４２】
ステップＳ４４において、評価者が、ディスプレイに表示された画像を目視により評価して、その画質を判定する。画質が良くないと判定された場合には、ステップＳ４５において、評価者がサンプリング位相変化量を変更し、ステップＳ４４に戻って、再度目視評価を行う。一方、画質が良いと判定された場合には、ステップＳ４６において、評価者が、そのサンプリング位相変化量を、その入力画像信号に対応するパラメータとして決定する。
【００４３】
ここで、サンプリング位相変化量の設定値ΔＨ、ΔＶを選択するための条件について説明する。設定値ΔＨ、ΔＶ共に、ＡＤＣの並列度Ｎよりも絶対値の小さい値が適している。従って、設定値ΔＨ、ΔＶを正の数とする場合には、１≦ΔＨ＜Ｎ、１≦ΔＶ＜Ｎとなる。設定値ΔＨは、それぞれのＡＤＣのＡＤ変換誤差を画面全体に分散させるように決定され、ＡＤＣの並列度Ｎと、目の応答速度と、垂直同期周波数（リフレッシュレートに相当する）との関係によって、最適値が異なる。例えば、Ｎ＝８の場合には、ΔＨ＝２又は４を用いることができる。設定値ΔＶは、それぞれのＡＤＣのＡＤ変換誤差を時間的に平均化するように決定され、ＮフレームでＮ個のＡＤＣを一巡するように、１、又は、Ｎの約数でない値が望ましい。例えば、Ｎ＝８、ΔＨ＝２の場合には、ΔＶ＝１を用いることができる。
【００４４】
このようにしてサンプリング位相変化量の設定値が決定されると、消費者が用いるシステムに組み込まれる。図１１は、消費者が用いるシステムの構成を示すブロック図である。決定されたサンプリング位相変化量の設定値は、メモリ（ＲＯＭ）７００に記録される。ＭＰＵ４００が、入力される画像信号を特定すると、それに対応したサンプリング位相変化量の設定値がメモリ７００から読み出され、半導体装置１のメモリ５０（図１）に書き込まれる。
【産業上の利用可能性】
【００４５】
本発明は、ＩＰ（インターレース・プロセシング）変換回路、スケーラー、ビデオデコーダ等において用いる画像用ＡＤＣ及びそれを内蔵した半導体集積回路に利用することが可能である。
【図面の簡単な説明】
【００４６】
【図１】本発明の一実施形態に係る画像用ＡＤＣを内蔵した半導体集積回路の構成を示すブロック図である。
【図２】図１に示す多相クロック信号供給回路の詳細な構成を示す図である。
【図３】図２に示す多相クロック信号供給回路における各部の信号波形を示すタイミングチャートである。
【図４】図２に示す多相クロック信号供給回路におけるサンプリング制御動作を示す第１のフローチャートである。
【図５】図２に示す多相クロック信号供給回路におけるサンプリング制御動作を示す第２のフローチャートである。
【図６】従来の画像用ＡＤＣにおいて生じる画面上のムラを説明するための図である。
【図７】本発明の一実施形態に係る画像用ＡＤＣにおいて生じる画面上のムラを説明するための図である。
【図８】本発明の一実施形態に係る画像用ＡＤＣにおいて生じる画面上のムラを説明するための図である。
【図９】サンプリング位相変化量の設定値を決定するための測定系を示すブロック図である。
【図１０】サンプリング位相変化量の設定値を決定する方法を示すフローチャートである。
【図１１】消費者が用いるシステムの構成を示すブロック図である。
【図１２】従来の画像用ＡＤＣの構成例を示すブロック図である。
【符号の説明】
【００４７】
１〜８、１０  ＡＤＣ
２０  多相クロック信号供給回路
２０ａ  多相クロック信号生成回路
２０ｂ  制御回路
２２  水平タイミング検出部
２３  画像タイミング検出部
２４  サンプリング位相番号計算部
２５  サンプリング位相検出部
２６  クロック抑制信号幅計算部
２７  クロック抑制信号生成部
２８  クロック抑制回路
３０  選択回路（マルチプレクサ）
４０  ＰＬＬ回路
５０  メモリ
６０  同期プロセッサ
１００  半導体集積回路
１１０  画像用ＡＤＣ
２００  画像信号源
３００  ディスプレイ
４００  ＭＰＵ（マイクロ・プロセシング・ユニット）
５００  ＰＣ（パーソナル・コンピュータ）
６００  評価者
７００  メモリ（ＲＯＭ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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