(57)【要約】【課題】メモリ素子への汎用データの書き込み時間の短縮とデータ書き込みおよび消去に関わる工数の削減ができないという課題があった。【解決手段】本発明は、薄いトップ酸化膜１４３ａを構成要素とするメモリ素子と厚いトップ酸化膜１４３ｂを構成要素とするメモリ素子とが、１つの半導体装置内に混在することを特徴とする。汎用データに応じ、書き込み状態を所望するメモリ素子はトップ酸化膜を薄く、消去状態を所望するメモリ素子はトップ酸化膜を厚くする。このような構成とすることによって、全ビットに一括で、ある特定の負電圧を印加するだけで、１ステップで選択的にビット毎の書き込みおよび消去が行える。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上にトンネル酸化膜、メモリー窒化膜、トップ酸化膜の順に積層した構造のゲート絶縁膜を有し、ゲート電極への印加電圧に応じて前記メモリ窒化膜に電荷を蓄積することによりデータの書き込みを行い、電荷を放出させることによりデータの消去を行うメモリ素子を有する不揮発性半導体記憶装置において、
前記トップ酸化膜は、膜厚の薄い第１のトップ酸化膜と、膜厚の厚い第２のトップ酸化膜とからなり、
前記半導体基板に前記第１のトップ酸化膜を有する第１のメモリ素子と、前記第２のトップ酸化膜を有する第２のメモリ素子とを有し、
前記第１のメモリ素子と前記第２のメモリ素子とに同時に同一の電圧を印加し、情報を書き込みあるいは消去させることを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板上にトンネル酸化膜を成膜する第1の酸化膜形成工程と、前記トンネル酸化膜の上にメモリ窒化膜を成膜する窒化膜形成工程と、前記メモリ窒化膜の上にダミー酸化膜を成膜する第２の酸化膜形成工程と、
前記ダミー酸化膜の所望の部分を残しその他の部分を除去し前記メモリ窒化膜を露出する除去工程と、
前記メモリ窒化膜の表面と前記ダミー酸化膜の表面とを酸化し、前記メモリ窒化膜上に酸化膜厚の薄い第1のトップ酸化膜と酸化膜厚の厚い第２のトップ酸化膜とを形成する第３の酸化膜形成工程と、
前記第１のトップ酸化膜を有する第１のメモリ素子と前記第２のトップ酸化膜を有する第２のメモリ素子とを形成する工程と、を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ素子を有する半導体装置に関し、詳しくは、ＭＯＮＯＳ（金属―酸化膜―窒化膜―酸化膜―半導体）構造のメモリ素子を有する不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
電気的にデータの書き換えが可能なメモリ素子は、一般にＥＥＰＲＯＭと云われており、電子機器の仕様や動作に必要なデータを格納するのに適している。
ＥＥＰＲＯＭの主なタイプとしてＭＯＮＯＳ構造のメモリ素子、ＭＮＯＳ（金属―窒化膜―酸化膜―半導体）構造のメモリ素子およびフローティングゲート構造のメモリ素子がある。
【０００３】
ところで、電子機器の仕様や動作に必要なデータは、メモリ素子の製造開始時には既に判明していることがある。その場合は、半導体装置に搭載するメモリ素子は、ＥＥＰＲＯＭではなく、マスクＲＯＭでも良い。
【０００４】
ところが、修正の必要のない製品版プログラムや固定データを記憶させる場合はマスクＲＯＭでも良いが、データの上書きや、書き込み消去を行うことを前提としたメモリ素子は、ＥＥＰＲＯＭでしか構成することは出来ない。
また、メモリ素子を備える半導体装置を電子機器に搭載する直前に、製造バラツキの補正や急な仕様の変更のために、データの追加、あるいは書き換えをしなければならない場合があり、このような事情からＥＥＰＲＯＭは広く使われている。
【０００５】
ＥＥＰＲＯＭは、書き込むデータの種類によらず、書き込み用の正電源および消去用の負電源をそれぞれ用意する必要がある。ＥＥＰＲＯＭを備える半導体装置においては、その製造工程において、工数と時間のかかるデータの書き込みおよび消去を行う必要があり、半導体装置の量産を行う場合においての大きな負荷となっている。
【０００６】
上記のうち、書き込み用の正電源および消去用の負電源をそれぞれ用意しなくてはならない問題を改善する方法としてはいくつかの提案を見るところである（例えば、特許文献１参照）。
【０００７】
特許文献１に示した従来技術を説明する。図８は、ＥＥＰＲＯＭの主なタイプであるＭＯＮＯＳ構造のメモリ素子の構造を示す簡略図であり、その趣旨を逸脱しないように書き直した図である。
【０００８】
図８において、１０はＭＯＮＯＳ構造のメモリ素子、１１はｐ型半導体基板、１２ａはソースとしてのｎ+拡散層、１２ｂはドレインとしてのｎ+拡散層、１３は空乏層、１４ｃはゲート絶縁膜、１５はコントロールゲート、２１はドレイン端子、２２はゲート端子、２３はソース端子、１４１はトンネル酸化膜、１４２はメモリ窒化膜、１４３ｃはトップ酸化膜である。
ゲート絶縁膜１４ｃは、トンネル酸化膜１４１とメモリ窒化膜１４２とトップ酸化膜１４３ｃとで構成している。
【０００９】
図８は、ドレイン端子２１に正電源を接続し、ゲート端子２２を接地電位とし、ソース端子２３を開放（オープン）とした場合を示している。このような電位関係では、空乏層１３は、ドレイン側のｐｎ接合面からソース側のｐｎ接合面に向かって広がる。
【００１０】
このような構成を有するＭＯＮＯＳ構造のメモリ素子は、ゲート絶縁膜１４ｃのメモリ窒化膜１４２へ電荷を蓄積することによりデータの書き込み（記憶）を行う。そして、書き込みおよび消去動作時のしきい値電圧の制御（電荷蓄積量の制御）は、コントロールゲート１５、ｎ+拡散層１２ａおよびｎ+拡散層１２ｂへの印加電圧を変化させることにより行う。
【００１１】
たとえば、書き込み時には、ゲート端子２２からコントロールゲート１５に１０Ｖ程度の正電圧を印加することにより、ｐ型半導体基板１１の表面近傍の電子がトンネル酸化膜１４１を通過し、メモリ窒化膜１４２へ蓄積される。
【００１２】
そして、消去時には、ドレイン端子２１からｎ+拡散層１２ｂに１０Ｖ程度の正電圧を印加し、ゲート端子２２を介してコントロールゲート１５は接地電位とし、ソース端子２３は電気的にオープンとすることでｎ+拡散層１２ａも電気的にオープンとする。
ドレイン端子２１に正電位を与えることで、図８に示すように、チャネル中に空乏層１３が伸び、ゲート端子２２の下のチャネル電位が上がる。そのため、ゲート絶縁膜１４ｃのメモリ窒化膜１４２に保持されている負電荷が空乏層１３に引き抜かれ、結果としてデータが消去される。
【００１３】
特許文献１に示した従来技術は、正電圧印加による消去方法を提供することで、消去用の負電源を用意する必要がなくなるというものである。
これにより、書き込みおよび消去用の電源を半導体装置の内部に持つ場合においては、昇圧系回路の設計が容易になり、また書き込みおよび消去用の電源を半導体装置の外部に用意する場合においては、そのための設備が不要になる。
【００１４】
【特許文献１】特許第３４０２０１４号公報（第２−３項、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１５】
特許文献１に示した従来技術は、不揮発性半導体記憶装置を量産する上で最も大きな負荷となっている書き込みおよび消去時に工数と時間がかかるという問題がある。
【００１６】
本発明が解決しようとする問題点は、汎用データはほぼ固定されているにも関わらず、その書き込みのためには、不測の事態が生じた場合やさまざまな理由によるデータの書き換えと同等の時間と工数をかけなくてはならない点である。
【００１７】
メモリ素子は製造したばかりの状態では、データの蓄積状態がいわゆる不定状態となっている。このため、データの書き込みは、全ビットを一括で消去した後に、消去状態を保つビットを避けながら所望のビットに選択的に書き込みを行う必要がある。すなわち、ビット数の増加に伴ない書き込み時間と工数も増えていく点が大きな課題となっている。
【課題を解決するための手段】
【００１８】
上記課題を解決するために、本発明は以下のような構成を採用する。
【００１９】
本発明の不揮発性半導体記憶装置の構造は、半導体基板上にトンネル酸化膜、メモリー窒化膜、トップ酸化膜の順に積層した構造のゲート絶縁膜を有し、ゲート電極への印加電圧に応じてメモリ窒化膜に電荷を蓄積することによりデータの書き込みを行い、電荷を放出させることによりデータの消去を行うメモリ素子を有する不揮発性半導体記憶装置において、
トップ酸化膜は、膜厚の薄い第１のトップ酸化膜と、膜厚の厚い第２のトップ酸化膜と
からなり、
半導体基板に第１のトップ酸化膜を有する第１のメモリ素子と、第２のトップ酸化膜を有する第２のメモリ素子とを有し、
第１のメモリ素子と第２のメモリ素子とに同時に同一の電圧を印加し、情報を書き込みあるいは消去させることを特徴とする。
【００２０】
本発明の不揮発性半導体記憶装置の製造方法は、導体基板上にトンネル酸化膜を成膜する第１の酸化膜形成工程と、トンネル酸化膜の上にメモリ窒化膜を成膜する窒化膜形成工程と、メモリ窒化膜の上にダミー酸化膜を成膜する第２の酸化膜形成工程と、
ダミー酸化膜の所望の部分を残しその他の部分を除去しメモリ窒化膜を露出する除去工程と、
メモリ窒化膜の表面とダミー酸化膜の表面とを酸化し、メモリ窒化膜上に酸化膜厚の薄い第１のトップ酸化膜と酸化膜厚の厚い第２のトップ酸化膜とを形成する第３の酸化膜形成工程と、
第１のトップ酸化膜を有する第１のメモリ素子と第２のトップ酸化膜を有する第２のメモリ素子とを形成する工程と、を有することを特徴とする。
【００２１】
本発明は、メモリ素子の全ビットに一括で同一の電圧を印加することで、１ステップで選択的にビット毎の書き込みおよび消去が行えるように、トップ酸化膜の薄い第１のメモリ素子とトップ酸化膜の厚い第２のメモリ素子とを１つの半導体装置内に混在させることを最も主要な特徴とする。
【発明の効果】
【００２２】
本発明の不揮発性半導体記憶装置は、半導体基板上にトップ酸化膜が薄い第１のメモリ素子とトップ酸化膜が厚い第２のメモリ素子とを設けており、これらのメモリ素子からなるメモリの全ビットに一括で同一の電圧を印加することで、１ステップで選択的にビット毎の書き込みおよび消去が行える。
よって、従来行っていた２回の電圧印加（消去した後の書き込み）が１回で済み、時間と工数を削減できるという利点がある。
また、全ビットに一括で同一の電圧を印加するのであるから、ビット数が増えても書き込み時間と工数は変わらないという利点もある。
トップ酸化膜が薄い第１のメモリ素子とトップ酸化膜が厚い第２のメモリ素子とは、メモリ素子１ビット単体ではそれぞれ通常のメモリ素子となんら変わらず情報の書き込みと消去とが行える。すなわち、本発明の不揮発性半導体記憶装置は、メモリ素子へのデータの書き込み時間と工数の削減を、書き換えが可能であるというＥＥＰＲＯＭの特徴は損わずに実現したものである。
【発明を実施するための最良の形態】
【００２３】
[構造説明：図１]
図１は、本発明の不揮発性半導体記憶装置の構造を示す簡略図である。図１には、汎用データで書き込み状態を所望するメモリ素子１ビットと消去状態を所望するメモリ素子１ビット、計２ビット分を示している。
メモリ素子の各端子に印加するバイアス条件は、書き込みおよび消去時の条件を示している。
【００２４】
図１において、１０はＭＯＮＯＳ型のメモリ素子、１１はｐ型半導体基板、１２ａおよび１２ｃはソースとしてのｎ+拡散層、１２ｂはドレインとしてのｎ+拡散層、１４ａおよび１４ｂはゲート絶縁膜、１５はコントロールゲート、２０は正負両電圧を発生できる電源（以下、正負電源という）を示している。
【００２５】
ここで、ｎ+拡散層１２ａ、１２ｂおよび１２ｃは、ｐ型半導体基板１１の表層部に所定の間隔をあけて形成する。
ｎ+拡散層１２ａと１２ｂとに挟まれた領域の半導体基板１１上には、ｎ+拡散層１２ａと１２ｂとを橋渡しする状態でゲート絶縁膜１４ａを形成する。ｎ+拡散層１２ｂと１２ｃとに挟まれた領域の半導体基板１１上には、ｎ+拡散層１２ｂと１２ｃとを橋渡しする状態でゲート絶縁膜１４ｂを形成する。
ゲート絶縁膜１４ａおよび１４ｂ上にはコントロールゲート１５を設ける。
【００２６】
そして、ゲート絶縁膜１４ａは、最も半導体基板１１に近いトンネル酸化膜１４１、中間層の窒化シリコン膜であるメモリ窒化膜１４２および最上層に設けるトップ酸化膜１４３ａにより構成されている。ゲート絶縁膜１４ｂも同様に、トンネル酸化膜１４１、メモリ窒化膜１４２およびトップ酸化膜１４３ｂにより構成されている。
トップ酸化膜の膜厚の薄い第１のトップ酸化膜をトップ酸化膜１４３ａ、トップ酸化膜の膜厚の厚い第２のトップ酸化膜をトップ酸化膜１４３ｂとする。そして、このトップ酸化膜１４３ａを有するメモリ素子を第１のメモリ素子、トップ酸化膜１４３ｂを有するメモリ素子を第２のメモリ素子とする。
図１に示すトップ酸化膜１４３ｂは、トップ酸化膜１４３ａよりも数倍その膜厚が厚いように記載しているが、第１のメモリ素子と第２のメモリ素子とのトップ酸化膜の膜厚は、使用する電源電圧や周辺回路との関係で自由に選ぶことができる。  
【００２７】
正負電源２０は、コントロールゲート１５と接続する。ｐ型半導体基板１１、ｎ+拡散層１２ａ、１２ｂおよび１２ｃは接地電位とする。
【００２８】
本発明の不揮発性半導体記憶装置の基本構造は、ある特定のメモリ素子１ビットに注目した場合、従来例と何ら変わりはない。
しかし、全ビットで比較した場合、薄いトップ酸化膜１４３ａを構成要素とする第１のメモリ素子と厚いトップ酸化膜１４３ｂを構成要素とする第２のメモリ素子とが、１つの半導体装置内に混在していることを特徴とする。
このような構成とすることによって、全ビットに一括で同電圧を印加することで、１ステップで選択的にビット毎の書き込みおよび消去が行えるのである。
【００２９】
[製造方法の説明：図１〜図６]
次に、本発明のメモリ素子を有する半導体装置の製造方法について図１から図６を参照しながら説明する。
【００３０】
図２から図６において、１０、１１、１２ａ〜１２ｃ、１５、１４１、１４２、１４３ａおよび１４３ｂは図１と同様であるので説明は省略する。また、１６ａおよび１６ｂはフォトレジスト、１４４はダミー酸化膜である。
【００３１】
先ず、図２に示すように、ｐ型半導体基板１１の表面に第１の酸化膜形成工程を用いてトンネル酸化膜１４１を形成する。第１の酸化膜形成工程は、知られている酸化方法を用いている。例えば、酸素（Ｏ２）と窒素（Ｎ２）とを混合した雰囲気中の熱酸化により形成する。
次に、窒化膜形成工程を用いてメモリ窒化膜１４２を形成する。この工程では、例えば、反応ガスにジクロルシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）とを用いたＣＶＤ法により形成する。
次に、第２の酸化膜形成工程により、メモリ窒化膜１４２の上層部位にダミー酸化膜１４４を形成する。この工程は、例えば、酸化拡散炉を用いた水蒸気雰囲気中の熱酸化により形成する。
【００３２】
次に、除去工程を説明する。まず、ダミー酸化膜１４４の上にフォトレジスト１６ａを知られているフォトリソグラフィ技術を用いて形成する。
ここでフォトレジスト１６ａを形成する領域は、図１に示すトップ酸化膜１４３ｂを形成する領域と同範囲である。すなわち、トップ酸化膜の膜厚が厚くしたい領域である。
次に、フォトレジスト１６ａをマスクとして、ダミー酸化膜１４４をドライエッチングした後に、フォトレジスト１６ａをウェットエッチングにより除去する。この工程によって、図３に示すように、メモリ窒化膜１４２の上の所望の領域にダミー酸化膜１４４が残る。
【００３３】
次に、第３の酸化膜形成工程を説明する。メモリ窒化膜１４２の上層部位を、ダミー酸化膜１４４を形成した領域も含め熱酸化する。この工程では、例えば、酸化拡散炉を用いた水蒸気雰囲気中の熱酸化により形成する。この工程によって、再びメモリ窒化膜１４２の上にも酸化膜が形成され、すでに形成してあるダミー酸化膜１４４と一体となって形成される。
図４に示すように、ダミー酸化膜１４４の膜厚の薄い領域ａは、図１に示す第１のトップ酸化膜であるトップ酸化膜１４３ａと同値になり、ダミー酸化膜１４４の膜厚の厚い領域ｂは、図１に示す第２のトップ酸化膜であるトップ酸化膜１４３ｂと同値になる。
【００３４】
次に、ゲート絶縁膜の形成工程を説明する。図５を参照しながら説明する。ダミー酸化膜１４４の上にフォトレジスト１６ｂを知られているフォトリソグラフィ技術を用いて形成する。
ダミー酸化膜１４４の上に形成したフォトレジスト１６ｂをマスクとして、ダミー酸化膜１４４、メモリ窒化膜１４２およびトンネル酸化膜１４１を順にドライエッチングする。
このドライエッチングによって、図５に示すように、ダミー酸化膜１４４の膜厚が薄いゲート絶縁膜と厚いゲート絶縁膜との領域が形成できる。後に、フォトレジスト１６ｂをウェットエッチングにより除去する。
ここで、ダミー酸化膜１４４のドライエッチング後に残された領域の内、膜厚の薄い領域をトップ酸化膜１４３ａ、膜厚の厚い領域をトップ酸化膜１４３ｂと改めて定義する。
【００３５】
ゲート電極とソース・ドレインの形成工程を説明する。図６に示すように、ＣＶＤ法を用いてコントロールゲート１５を形成するためのポリシリコン膜（図示しない）を成膜する。この工程は、例えば、反応ガスにモノシラン（ＳｉＨ４）を用いる。
その後、フォトレジスト（図示しない）を形成し、これをマスクとしてドライエッチングした後に、このフォトレジストをウェットエッチングにより除去する。これによって、ゲート絶縁膜１４ａと１４ｂの上にコントロールゲート１５が形成でき、ゲート電極が完成する。
次いで、知られているイオン注入法によりソース・ドレインとなる３つのｎ+拡散層１２ａ、１２ｂおよび１２ｃを形成することで、メモリ素子の基本的な素子構造が完成する。
【００３６】
この後、公知の技術を用いて、図示しない層間絶縁膜や種々の配線等を形成し、本発明の第１のメモリ素子と第２のメモリ素子とを有する半導体装置が完成する。
【００３７】
[電圧印加条件の説明：図１、図７]
以下、本発明のメモリ素子を有する半導体装置の電圧印加条件について図１および図７を参照しながら説明する。
【００３８】
図７は、図１のコントロールゲート１５に正負電源２０により電圧Ｖｐを印加した場合のしきい値電圧Ｖｔの変化を模式的に示す図である。
【００３９】
図７においては、横軸がデータの書き込みおよび消去時にコントロールゲート１５に印加する電圧Ｖｐを示す。縦軸との交点においてＶｐは０Ｖであり、右側がマイナス方向を表す。
縦軸はデータの読み出し時のしきい値電圧Ｖｔを示す。横軸との交点を境にして上側がプラス方向（書き込み状態）、下側がマイナス方向（消去状態）を表す。
Ｖａは図１に示す薄いトップ酸化膜１４３ａを構成要素とする第１のメモリ素子の場合、Ｖｂは図１に示す厚いトップ酸化膜１４３ｂを構成要素とする第２のメモリ素子の場合を示す。
【００４０】
図７で示す通り、コントロールゲート１５に印加する電圧Ｖｐを０Ｖから徐々にマイナス方向（右側）にシフトさせていくにつれて、しきい値電圧Ｖｔもマイナス方向に変化し、消去状態となる。
【００４１】
ここで、コントロールゲート１５に印加する電圧Ｖｐを更にマイナス方向（右側）にシフトさせていくと、しきい値電圧Ｖｔは横軸（書き込み状態と消去状態の境）に近づいていき、最終的にはプラス方向に変化し、書き込み状態となる。
ここで、しきい値電圧Ｖｔが消去状態から書き込み状態へと切り替わる点におけるＶｐ（横軸）の値をＶａではＶｐａ、ＶｂではＶｐｂとする。
【００４２】
このようにコントロールゲート１５に負電圧を印加しているにも係らず、しきい値電圧Ｖｔがプラス方向、すなわち図１のメモリ窒化膜１４２に負電荷が蓄積された状態になる理由は次のようなものである。
【００４３】
すなわち、図１において、コントロールゲート１５に印加する負電圧が大きくなると、コントロールゲート１５内の電子がトップ酸化膜１４３ａおよび１４３ｂを通過し、メモリ窒化膜１４２に進入する。この進入した電子の量が、メモリ窒化膜１４２からトンネル酸化膜１４１を通過してｐ型半導体基板１１へ引き抜かれる電子の量を上回ることでメモリ窒化膜１４２に負電荷が蓄積された状態になるのである。
【００４４】
以上の説明における、しきい値電圧Ｖｔが消去状態から書き込み状態へと切り替わる点、すなわちＶｐａおよびＶｐｂの値は、Ｖｐａについてはトップ酸化膜１４３ａ、Ｖｐｂについてはトップ酸化膜１４３ｂの膜厚に依存する。
【００４５】
よって、図１において、コントロールゲート１５に印加する電圧を図７に示すＶｐａとＶｐｂとの間の値に設定することで、薄いトップ酸化膜１４３ａを構成要素とする第１のメモリ素子の場合は書き込み状態を、厚いトップ酸化膜１４３ｂを構成要素とする第２のメモリ素子の場合は消去状態を作り出すことができる。
【００４６】
本発明のメモリ素子を有する半導体装置の製造に際しては、使用頻度の最も高い汎用データに対応させ、書き込み状態を所望するメモリ素子には図１に示すトップ酸化膜１４３ａを形成し、消去状態を所望するメモリ素子には図１に示すトップ酸化膜１４３ｂを形成する。
【００４７】
以上の説明のように、トップ酸化膜１４３ａと１４３ｂとを使い分けることで、全ビットに一括で同一の電圧を印加するだけで、１ステップで選択的にビット毎の書き込みおよび消去が行える。
よって、従来行っていた２回の電圧印加（消去した後の書き込み）が１回で済み、時間と工数の削減が可能である。
また、ビット数が増えたとしても、書き込み時間と工数が増すことはない。
【００４８】
ところで、メモリ素子を有する半導体装置を電子機器に搭載する直前に、製造バラツキの補正や急な仕様の変更のために、データの追加、あるいは書き換えをしなければならない場合がある。本発明においても、公知の電圧印加方法を用いることで特定のビットに対して自在に、データの追加、あるいは書き換えが可能である。
【００４９】
データの追加、あるいは書き換え時には、図１に示すコントロールゲート１５へ正電圧を印加することで書き込みを、負電圧を印加することで消去を行う。
その際の正電圧に関しての制限はない。負電圧に関しては、図７に示す０ＶとＶｐａの間の値を用いれば良い。
【００５０】
以上の説明のように、本発明により、メモリ素子へのデータの書き込み時間と工数の削減を、書き換えが可能であるというＥＥＰＲＯＭの特徴は損わずに実現が可能である。
【産業上の利用可能性】
【００５１】
本発明のメモリ素子を有する半導体装置は、従来、消去した後の書き込みと２回の工数が必要であった製造工程を短縮することができる。したがって、量産する半導体装置に適用することができる。
【図面の簡単な説明】
【００５２】
【図１】本発明の基本構造を示す簡略図である。
【図２】本発明の製造過程を説明する簡略図である。
【図３】本発明の製造過程を説明する簡略図である。
【図４】本発明の製造過程を説明する簡略図である。
【図５】本発明の製造過程を説明する簡略図である。
【図６】本発明の製造過程を説明する簡略図である。
【図７】本発明のコントロールゲートに印加する電圧Ｖｐとしきい値電圧Ｖｔとの関係を模式的に示す図である。
【図８】従来のメモリ素子を説明する簡略図である。
【符号の説明】
【００５３】
１０  ＭＯＮＯＳ型のメモリ素子
１１  ｐ型半導体基板
１２ａ  ｎ+拡散層
１２ｂ  ｎ+拡散層
１２ｃ  ｎ+拡散層
１３  空乏層
１４ａ  ゲート絶縁膜
１４ｂ  ゲート絶縁膜
１４ｃ  ゲート絶縁膜
１５  コントロールゲート
１６ａ  フォトレジスト
１６ｂ  フォトレジスト
２０  正負電源
２１  ドレイン端子
２２  ゲート端子
２３  ソース端子
１４１  トンネル酸化膜
１４２  メモリ窒化膜
１４３ａ  トップ酸化膜
１４３ｂ  トップ酸化膜
１４３ｃ  トップ酸化膜
１４４  ダミー酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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