(57)【要約】【課題】小型パッドおよび低電流駆動能力の出力バッファを持つ半導体装置のテストを容易化する。【解決手段】半導体装置１は、半導体基板７の一主面に形成された第１のパッド２ａと、第２のパッド２ｂと、この第１のパッド２ａと第２のパッド２ｂとを接続するパッド接続部９と、第１のパッド２ａと接続された、第１の出力バッファ１２ａを有する第１の信号入出力回路４ａと、第２のパッド２ｂと接続された、第２の出力バッファ１２ｂを有する第２の信号入出力回路４ｂと、第１の信号入出力回路４ａと第２の信号入出力回路４ｂとに接続された入出力信号制御回路５とを備える。入出力信号制御回路５は、第１の出力バッファ１２ａと第２の出力バッファ１２ｂとから、同時に同一論理の出力信号を出力させる。【選択図】図１
2005072375.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の一主面に配置された第１のパッド、
前記一主面に前記第１のパッドに隣接して配置された第２のパッド、
前記第１のパッドと第２のパッドとの間に配置されそれらを接続するパッド接続部、
前記第１のパッドに接続された第１の出力バッファを有する第１の信号入出力回路、
前記第２のパッドに接続された第２の入力バッファと、出力部が制御可能な出力インピーダンスを持ち前記第２のパッドに接続された第２の出力バッファとを有する第２の信号入出力回路、
および前記第１の信号入出力回路と前記第２の信号入出力回路とに接続された入出力信号制御回路を備え、
前記入出力信号制御回路が、前記第１の出力バッファの入力部に接続された第１のラッチ回路と、前記第２の入力バッファの出力部に接続された第２のラッチ回路と、前記第１の出力バッファの入力部と前記第２の出力バッファの入力部との間に接続された第１の制御スイッチを有することを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路であって、前記第１のパッドと第２のパッドが実質的に互いに同じ幅を有し、前記パッド接続部が前期第１、および第２のパッドと同じ幅を持ってそれらを接続していることを特徴とする半導体集積回路。
【請求項３】
請求項１記載の半導体集積回路であって、前記第２の出力バッファの出力部に第２の制御スイッチが設けられ、この第２の制御スイッチが前記制御可能な出力インピーダンスを構成し、この第２の制御スイッチを介して前記第２の出力バッファの出力部が前記第２のパッドおよび前記第２の入力バッファに接続されることを特徴とする半導体集積回路。
【請求項４】
請求項１記載の半導体集積回路であって、前記出力部が制御可能な出力インピーダンスを持つ第２の出力バッファはトライステートバッファであることを特徴とする半導体集積回路。
【請求項５】
請求項１記載の半導体集積回路であって、通常動作モードとテストモードで動作するように構成され、
前記通常動作モードでは、前記出力インピーダンスを高インピーダンス、前記第１の制御スイッチをオフとした状態で、前記第１の出力バッファから出力信号を出力し、
前記テストモードでは、前記出力インピーダンスを低インピーダンス、前記第１の制御スイッチをオンとした状態で、前記第１の出力バッファと前記第２の出力バッファから同時に同一論理の出力信号を出力することを特徴とする半導体集積回路。
【請求項６】
請求項１記載の半導体集積回路であって、通常動作モードとテストモードで動作するように構成され、
前記通常動作モードでは、前記出力インピーダンスを高インピーダンス、前記第１の制御スイッチをオフとした状態で、前記第１の出力バッファから出力信号を出力し、
前記テストモードでは、前記出力インピーダンスを高インピーダンス、前記第１の制御スイッチをオフとした状態で、前記第１の出力バッファに入力される信号を所定のタイミングで前記第１のラッチ回路にラッチさせるとともに、前記第２の入力バッファが出力する信号を前記所定のタイミングで前記第２のラッチ回路にラッチさせることを特徴とする半導体集積回路。
【請求項７】
請求項１記載の半導体集積回路であって、通常動作モードと、第１のテストモードと、第２のテストモードで動作するように構成され、
前記通常動作モードでは、前記出力インピーダンスを高インピーダンス、前記第１の制御スイッチをオフとした状態で、前記第１の出力バッファから出力信号を出力し、
前記第１のテストモードでは、前記出力インピーダンスを低インピーダンス、前記第１の制御スイッチをオンとした状態で、前記第１の出力バッファと前記第２の出力バッファから同時に同一論理の出力信号を出力し、
また、前記第２のテストモードでは前記出力インピーダンスを高インピーダンス、前記第１の制御スイッチをオフとした状態で、前記第１の出力バッファに入力される信号を所定のタイミングで前記第１のラッチ回路にラッチさせるとともに、前記第２の入力バッファが出力する信号を前記所定のタイミングで前記第２のラッチ回路にラッチさせることを特徴とする半導体集積回路。
【請求項８】
請求項６または請求項７記載の半導体集積回路であって、前記入出力信号制御回路が、さらに前記第１のラッチ回路と第２のラッチ回路の出力信号とを比較する比較回路を有することを特徴とする半導体集積回路。
【請求項９】
半導体基板の一主面に配置された第１のパッド、
前記一主面に前記第１のパッドに隣接して配置された第２のパッド、
前記第１のパッドと第２のパッドとの間に配置されそれらを接続するパッド接続部、
前記第１のパッドに接続された第１の出力バッファを有する第１の信号入出力回路、
前記第２のパッドに接続された出力部が制御可能な出力インピーダンスを持つ第２の出力バッファを有する第２の信号入出力回路、
および前記第１の信号入出力回路と前記第２の信号入出力回路とに接続された入出力信号制御回路を備え、
前記入出力信号制御回路が、前記第１の出力バッファの入力部と前記第２の出力バッファの入力部との間に接続された第１の制御スイッチを有し、
通常動作モードでは、前記出力インピーダンスを高インピーダンス、前記第１の制御スイッチをオフとした状態で、前記第１の出力バッファから出力信号を出力し、
またテストモードでは、前記出力インピーダンスを低インピーダンス、前記第１の制御スイッチをオンとした状態で、前記第１の出力バッファと第２の出力バッファから同時に同一論理の出力信号を出力することを特徴とする半導体集積回路。
【請求項１０】
半導体基板の一主面に配置された第１のパッド、
前記一主面に前記第１のパッドに隣接して配置された第２のパッド、
前記第１のパッドと第２のパッドとの間に配置されそれらを接続するパッド接続部、
前記第１のパッドに接続された出力バッファを有する第１の信号入出力回路、
前記第２のパッドに接続された第２の入力バッファを有する第２の信号入出力回路、
および前記第１の信号入出力回路と前記第２の信号入出力回路とに接続された入出力信号制御回路を備え、
前記入出力信号制御回路が、入力部が前記第１の出力バッファの入力部に接続された第１のラッチ回路と、入力部が前記第２の入力バッファの出力部に接続された第２のラッチ回路とを有し、
通常動作モードでは、前記第１の出力バッファから出力信号を出力し、
またテストモードでは、前記第１の出力バッファに入力される信号を所定のタイミングで前記第１のラッチ回路にラッチさせるとともに、前記第２の入力バッファが出力する信号を前記所定のタイミングで前記第２のラッチ回路にラッチさせることを特徴とする半導体集積回路。
【請求項１１】
請求項１０記載の半導体集積回路であって、前記入出力信号制御回路が、前記第１のラッチ回路と第２のラッチ回路の出力信号を比較する比較回路を有することを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、テストを容易化するためのパッド構造、信号入出力回路および入出力信号制御回路を備えた半導体集積回路に関するものである。
【背景技術】
【０００２】
従来の半導体集積回路のパッドは個々独立して形成されており、ウエハテスト時には、これら個々のパッドにプローブ針を接触させることにより、半導体集積回路に対する電源電圧、テスト入力信号の供給と、テスト出力信号の取り出しが行われていた。
【０００３】
一方、ボンデリングパッドを電源供給用パッドを接続し、ウエハテストにおける供給電源の精度向上を図った半導体集積回路も提案されている（例えば、特許文献１参照）。
【０００４】
【特許文献１】特開昭６３−２６００４８号公報（第３頁、図３）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
近年、半導体集積回路を小型化するためにパッドも小型化しており、個々のパッドにプローブ針を接触させることが非常に困難になってきている。
【０００６】
また、半導体集積回路の消費電力を低減するため、パッドに接続されている信号入出力回路の出力バッファの電流駆動能力も小さくなってきており、半導体集積回路のウエハテスト時に使用されるテスト冶具の容量を高速に充放電できず正確なテストが実施できなくなってきている。
【０００７】
さらに、出力バッファの電流駆動能力が小くなれば、一般に出力バッファの出力インピーダンスは高くなる。このためテスト冶具と出力バッファのインピーダンス不整合がおこり、これによっても正確なテストが実施できなくなってきている。
【０００８】
ウエハテストに使用するパッド自体を大きくすれば、パッドに対するプロービングに関する問題は解決するが、出力バッファの低電流駆動能力化に関する問題は解決できなかった。また、半導体集積回路の中には、設計・製造工期を短縮するために、パッドとそれに接続される信号入出力回路のレイアウトを固定し、配線を変更するだけで使用するパッドや信号入出力回路の選択を行うものもあるが、これらの半導体集積回路では大幅な設計変更になるパッドサイズの変更は事実上できなかった。
【０００９】
特許文献１を応用し、単に複数のパッドを接続してプローブ針が接触できるパッド面積を大きくすればパッドに対するプロービングに関する問題は解決するが、この特許文献１でも出力バッファの低電流駆動能力化に関する問題は解決できなかった。
【００１０】
一方、出力バッファの電流駆動能力とは別に、ウエハテストで不良となった半導体集積回路について、その不良が半導体集積回路の論理的な不良に起因するものか、または半導体集積回路とテスト装置との間の信号伝送の問題に起因する不良なのかを判定する判定テストが必要があるが、従来のこの信号伝送判定テストにはオシロスコープによる信号波形の観察が必要で、この信号伝送判定テストには多くの工数が必要であった。
【００１１】
この発明は、前記パッドに対するプロービングの問題を解決し、併せて、前記出力バッファの電流駆動能力、および／または前記信号伝送判定テストの課題を同時に解決することのできる改良された半導体集積回路を提案するものである。
【課題を解決するための手段】
【００１２】
この発明に係る第１の半導体集積回路は、半導体基板の一主面に配置された第１のパッド、前記一主面に前記第１のパッドに隣接して配置された第２のパッド、前記第１のパッドと第２のパッドとの間に配置されそれらを接続するパッド接続部、前記第１のパッドに接続された第１の入力バッファと第１の出力バッファとを有する第１の信号入出力回路、前記第２のパッドに接続された第２の入力バッファと、出力部が制御可能な出力インピーダンスを持ち前記第２のパッドに接続された第２の出力バッファとを有する第２の信号入出力回路、および前記第１の信号入出力回路と前記第２の信号入出力回路とに接続された入出力信号制御回路を備え、前記入出力信号制御回路が、前記第１の出力バッファの入力部に接続された第１のラッチ回路と、前記第２の入力バッファの出力部に接続された第２のラッチ回路と、前記第１の出力バッファの入力部と前記第２の出力バッファの入力部との間に接続された第１の制御スイッチを有するものである。
【００１３】
また、この発明に係る別の第２の半導体集積回路は、半導体基板の一主面に配置された第１のパッド、前記一主面に前記第１のパッドに隣接して配置された第２のパッド、前記第１のパッドと第２のパッドとの間に配置されそれらを接続するパッド接続部、前記第１のパッドに接続された第１の入力バッファと第１の出力バッファとを有する第１の信号入出力回路、前記第２のパッドに接続された出力部が制御可能な出力インピーダンスを持つ第２の出力バッファを有する第２の信号入出力回路、および前記第１の信号入出力回路と前記第２の信号入出力回路とに接続された入出力信号制御回路を備え、前記入出力信号制御回路が、前記第１の出力バッファの入力部と前記第２の出力バッファの入力部との間に接続された第１の制御スイッチを有し、通常動作モードでは、前記出力インピーダンスを高インピーダンス、前記第１の制御スイッチをオフとした状態で、前記第１の出力バッファから出力信号を出力し、または前記第１の入力バッファから入力信号を入力し、またテストモードでは、前記出力インピーダンスを低インピーダンス、前記第１の制御スイッチをオンとした状態で、前記第１の出力バッファと第２の出力バッファから同時に同一論理の出力信号を出力するものである。
【００１４】
また、この発明に係るさらに別の第３の半導体集積回路は、半導体基板の一主面に配置された第１のパッド、前記一主面に前記第１のパッドに隣接して配置された第２のパッド、前記第１のパッドと第２のパッドとの間に配置されそれらを接続するパッド接続部、前記第１のパッドに接続された第１の入力バッファと第１の出力バッファとを有する第１の信号入出力回路、前記第２のパッドに接続された第２の入力バッファを有する第２の信号入出力回路、および前記第１の信号入出力回路と前記第２の信号入出力回路とに接続された入出力信号制御回路を備え、前記入出力信号制御回路が、信号入力部が前記第１の出力バッファの入力部に接続された第１のラッチ回路と、信号入力部が前記第２の入力バッファの出力部に接続された第２のラッチ回路とを有し、通常動作モードでは、前記第１の出力バッファから出力信号を出力し、または前記第１の入力バッファから入力信号を入力し、またテストモードでは、前記第１の出力バッファに入力される信号を所定のタイミングで前記第１のラッチ回路にラッチさせるとともに、前記第２の入力バッファが出力する信号を前記所定のタイミングで前記第２のラッチ回路にラッチさせるものである。
【発明の効果】
【００１５】
この発明に係る第１の半導体集積回路では、第１のパッドと第２のパッドをパッド接続部により接続することにより、パッドに対するプロービングを容易に行なうことができる。また前記第１の出力バッファから出力信号を出力し、または前記第１の入力バッファから入力信号を入力する通常モードに加え、前記出力インピーダンスを低インピーダンス、前記第１の制御スイッチをオンとした状態で、前記第１の出力バッファと第２の出力バッファから同時に同一論理の出力信号を出力する第１のテストモードと、前記第１の出力バッファに入力される信号を所定のタイミングで前記第１のラッチ回路にラッチさせるとともに、前記第２の入力バッファが出力する信号を前記所定のタイミングで前記第２のラッチ回路にラッチさせる第２のテストモードを選択でき、第１のテストモードでは、出力バッファの電流駆動能力を向上し、また第２のテストモードでは、前記信号伝送判定テストを簡単に実施できる効果がある。
【００１６】
また、この発明の別の第２の半導体集積回路では、第１のパッドと第２のパッドをパッド接続部により接続することにより、パッドに対するプロービングを容易に行なうことができ、併せて、前記第１の出力バッファから出力信号を出力し、または前記第１の入力バッファから入力信号を入力する通常モードに加え、前記出力インピーダンスを低インピーダンス、前記第１の制御スイッチをオンとした状態で、前記第１の出力バッファと第２の出力バッファから同時に同一論理の出力信号を出力する第１のテストモードを採用して、出力バッファの電流駆動能力を向上できる効果がある。
【００１７】
また、この発明のさらに別の第３の半導体集積回路では、第１のパッドと第２のパッドをパッド接続部により接続することにより、パッドに対するプロービングを容易に行なうことができ、併せて、前記第１の出力バッファから出力信号を出力し、または前記第１の入力バッファから入力信号を入力する通常モードに加え、前記第１の出力バッファに入力される信号を所定のタイミングで前記第１のラッチ回路にラッチさせるとともに、前記第２の入力バッファが出力する信号を前記所定のタイミングで前記第２のラッチ回路にラッチさせる第２のテストモードを採用して、前記信号伝送判定テストを簡単に実施できる効果がある。
【発明を実施するための最良の形態】
【００１８】
以下この発明のいくつかの実施の形態について、図面を参照して説明する。
【００１９】
実施の形態１．
図１は、この発明の実施の形態１における半導体集積回路を示す平面図である。この図に示すように、本実施の形態の半導体集積回路１は、半導体基板７の一主面に形成されたアルミニウムや銅等の導電体からなるパッド２と、パッド２のうちウエハテストにおいてプローブ針（図示せず）が接触するテスト用パッド２ｔを構成する第１のパッド２ａと第２のパッド２ｂを電気的に接続する少なくとも主面がアルミニウムや銅等の導電体からなるパッド接続部９と、パッド２とアルミニウムや銅等の導電体からなる内部配線３によって電気的に接続された信号入出力回路４と、信号入出力回路４のうち第１のパッド２ａと接続された第１の信号入出力回路４ａおよび第２のパッド２ｂと接続された第２の信号入出力回路２ｂと内部配線３で電気的に接続された入出力信号制御回路５と、この入出力信号制御回路５と内部配線３で接続された内部回路６を備える。なお、この図においてパッド２、２ａ、２ｂ、２ｃ（後述）およびパッド接続部９以外の破線で示した部分は、半導体集積回路１を保護するために半導体基板７の一主面に形成された表面保護膜（図示せず）によって覆われている。
【００２０】
また、この内部回路６は半導体集積回路１の機能を実現する部分で、論理回路（図示せず）や記憶素子（図示せず）等で構成されている。さらに、パッド２ｃは半導体集積回路１に電源電圧を供給するための電源用パッドで、プローブ針が接触できる面積を拡大するため、従来技術に従い隣接するパッド２ｃをパッド接続部９で接続している。
【００２１】
図２（ａ）は、この発明の実施の形態１における半導体集積回路のテスト用パッド周辺部を拡大した平面図、および図２（ｂ）はそのＩ−Ｉ断面図である。図２（ｂ）に示す様に、第１のパッド２ａ、第２のパッド２ｂは、図１中の他のパッド２、２ｃ同様、シリコン等の半導体基板７上に形成された二酸化シリコン等の絶縁性材料からなる層間絶縁膜８上に形成され、その一主面を半導体装置１外部に露出している。
【００２２】
また、パッド接続部９は、プローブ針との接触性を高めるため、図２（ａ）に示す様にその図上下方向の幅を、図上下方向に同じ幅を持つ第１のパッド２ａと第２のパッド２ｂと同じにし、平面形状を第１のパッド２ａと第２のパッド２ｂの間の部分を完全に埋める矩形としてある。さらに、その厚みを図２（ｂ）に示す様に第１のパッド２ａ、第２のパッド２ｂと同じにしてある。なお、このパッド接続部９の主面はパッド２、２ａ、２ｂ、２ｃ同様、半導体集積回路１の外部に露出している。また、パッド２、２ａ、２ｂ、２ｃやパッド接続部９が形成されていない層間絶縁膜８上は、層間絶縁膜８上に形成された配線等（図示せず）を保護するための窒化シリコン等の絶縁性材料からなる表面保護膜１０が形成されている。
【００２３】
図３は、この発明の実施の形態１における第１の信号入出力回路、第２の信号入出力回路および入出力信号制御回路を詳細に示すブロック図である。この図３に示すように、第１の信号入出力回路４ａは第１の入力バッファ１１ａ、第１の出力バッファ１２ａを有し、この第１の入力バッファ１１ａと第１の出力バッファ１２ａはともに第１のパッド２ａに接続される。第２の信号入出力回路４ｂは第２の入力バッファ１１ｂと第２の出力バッファ１２ｂを有し、この第２の入力バッファ１１ｂと第２の出力バッファ１２ｂは第２のパッド２ｂに接続される。
【００２４】
なお、図１におけるその他のパッド２につながる信号入出力回路４も、第１の信号入出力回路４ａ、第２の信号入出力回路４ｂ同様、入力バッファ１１と出力バッファ１２を備える。
【００２５】
さらに、半導体集積回路１は第２の出力バッファ１２ｂの出力部に第２の制御スイッチ１３を備え、第２の出力バッファ１２ｂはこの第２の制御スイッチ１３を介して第２のパッド２ｂおよび第２の入力バッファ１１ｂの入力部に接続されている。この第２の制御スイッチ１３は内部回路６から出力される制御信号Control_Aによってその開閉が制御され、第２の出力バッファ１２ｂの出力部の出力インピーダンスを低インピーダンスまたは高インピーダンスに制御する。ここで、低インピーダンスとは第２の出力バッファ１２ｂが出力すべき信号を第２のパッド２ｂおよび第２の入力バッファ１１ｂの入力部に出力可能な状態、すなわち第２の出力バッファ１２ｂと、第２のパッド２ｂおよび第２の入力バッファ１１ｂの入力部が電気的に接続された状態を意味し、高インピーダンスとは第２の出力バッファ１２ｂが出力すべき信号を第２のパッド２ｂおよび第２の入力バッファ１１ｂの入力部に出力できない状態、すなわち第２の出力バッファ１２ｂと、第２のパッド２ｂおよび第２の入力バッファ１１ｂの入力部が電気的に絶縁された状態を意味する。
【００２６】
入出力信号制御回路５は、第１の入力バッファ１１ａが入力した信号を内部回路６へ入力信号Input_Aとして伝送する配線２１を備える。また入出力信号制御回路５は、内部回路６の出力信号Output_Aを第１の出力バッファ１２ａの入力部、入出力信号制御回路５内に形成した第１の制御スイッチ２３の一端および第１のラッチ回路２５の入力部とに伝送する配線２４を備える。なお、配線２１、配線２４はアルミニウムや銅等を材料とする導電体である。
【００２７】
第１の制御スイッチ２３の他端は第２の出力バッファ１２ｂの入力部と接続されており、このスイッチ２３は内部回路６内のControl_Bピンから出力される制御信号によて開閉が制御される。
【００２８】
第１のラッチ回路２５の出力部は入出力信号制御回路５内に形成されたエクスクルーシブオア（Exclusive-or）回路で構成された比較回路２６と接続されており、この第１のラッチ回路２５は内部回路６内のClock_Aピンから出力される所定のタイミングを持つクロックに同期して信号入力部に入力された信号をラッチする。
【００２９】
入出力信号制御回路５は、さらに第２のラッチ回路２８を備える。この第２のラッチ回路２８は、入力部が第２の入力バッファ１１ｂの出力部と接続され、出力部が比較回路２６と接続されており、この第２のラッチ回路２８は内部回路６内のClock_Aピンから出力される所定のタイミングを持つクロックに同期して入力された信号をラッチする。
【００３０】
比較回路２６は第１のラッチ回路２５、第２のラッチ回路２８の出力の排他的論理和を演算し、その結果を内部回路６内のOutput_Bピンに出力する。
【００３１】
なお、制御スイッチ１３、２３はトランジスタ等で構成することができ、本実施の形態の半導体集積回路では、これらの制御スイッチ１３、２３はＮチャンネルＭＯＳトランジスタで構成されている。
【００３２】
次にこの半導体集積回路１のウエハテスト方法を図４を用いて説明する。ウエハテストでは半導体集積回路１と外部のテスト装置（図示せず）の信号入出力を行うためプローブ針３１をテスト用パッド２ｔ、電源用パッド２ｃに接触させる必要がある。本実施の形態の半導体集積回路１では、第１のパッド２ａと第２のパッド２ｂをパッド接続部９で接続したものをテスト用パッド２ｔとしているため、プローブ針３１が接触できる面積が広く、安定してプローブ針３１がテスト用パッド２ｔに接触できる。
【００３３】
また、本実施の形態の半導体集積回路１では、予めレイアウトされたパッド２、２ａ、２ｂをパッド接続部９で接続することでパッドの面積拡大を図っているので、工数のかかるパッドの新規設計が不要である。
【００３４】
次に各種動作モードにおける半導体集積回路の動作を図３および図５により説明する。図５は半導体集積回路１の各動作モードにおいて図３に示したControl_Aピン、Control_Bピンから出力される信号の論理値（０はローレベルの電圧信号出力、１はハイレベルの電圧信号出力）、および、Clock_Aピンから出力されるクロックの有無（１はクロック出力、０はクロックを出力しない）を示す。
【００３５】
なお、この図に記載した通常動作モードでは、半導体集積回路１は実使用状態における動作を行い、第１のテストモード、第２のテストモードでは、半導体集積回路１はテスト用の動作を行う。
【００３６】
まず、通常動作モードについて説明する。半導体集積回路１が通常動作モードの場合、テスト用パッド２ｔは他のパッド２同様に半導体集積回路１の通常動作に必要な信号入出力のために使用される。
【００３７】
通常動作モードでテスト用パッド２ｔが出力パッドとして働く場合、Control_A、Control_Bピンからは０が出力され、第１の制御スイッチ２３、第２の制御スイッチ１３はＮチャンネルＭＯＳトランジスタで構成されているので開状態となる。そのため内部回路６内のOutput_Aピンから出力された信号は第１の出力バッファ１２ａで増幅され、テスト用パッド２ｔを経由し、テスト用パッド２ｔに接続された外部装置（図示せず）に出力される。
【００３８】
通常動作モードでテスト用パッド２ｔが入力パッドとして働く場合も、Control_A、Control_Bピンからは０が出力されるので、第１の制御スイッチ２３、第２の制御スイッチ１３は開状態となる。そのため外部装置（図示せず）の信号は、テスト用パッド２ｔ、および第１の入力バッファ１１ａを経由し、内部回路６に送られる。
【００３９】
パッド面積拡大のためにパッド２ａ、２ｂを単にパッド接続部９で接続すると、第１のパッド２ａは、第２のパッド２ｂつながる第２の信号入出力回路４ｂの影響を受けることになる。すなわち、第２の出力バッファ１２ｂの出力電圧が第２のパッド２ｂに出力され、それにつながる第１のパッド２ａに入出力される信号に影響を与える。これは第２の出力バッファ１２ｂを第２のパッド２ｂに接続しなければ防ぐことができるが、そうすると既存の第２の出力バッファ１２ｂが全く機能せず無駄になってしまう。
【００４０】
本実施の形態では、上記のとおり第２の制御スイッチ１３により第２の出力バッファ１２ｂを第２のパッド２ｂから電気的に切り離すことができる、すなわち第２の出力バッファ１２ｂの出力部を高インピーダンスにできるので、通常動作時において第１のパッド２ａが第２の出力バッファ１２ｂの影響を受けない様にすることができる。一方、第２の制御スイッチ１３により第２の出力バッファ１２ｂを第２のパッド２ｂと電気的に接続することもできるので、後述の様に第２の出力バッファ１２ｂをテスト容易化のために活用することができる。
【００４１】
なお、Output_Aピンから出力される信号は第１のラッチ回路２５の入力部にも伝送されるが、第１のラッチ回路２５にはクロックClock_Aが入力されないので、第１のラッチ回路２５がその信号をラッチすることは無く、半導体集積回路１の動作には全く影響を与えない。
【００４２】
次に第１のテストモードにおける動作について説明する。半導体集積回路１が第１のテストモードで、テスト用パッド２ｔが信号出力用として使用される場合、Control_Aピン、Control_Bピンから１が出力されるので、第１の制御スイッチ２３、第２の制御スイッチ１３が閉状態となり、第２の出力バッファ１２ｂの出力部は低インピーダンス状態になる。そして内部回路６内のOutput_Aピンから出力された信号は、第１の出力バッファ１２ａと第２の出力バッファ１２ｂに同時に送られ、第１の出力バッファ１２ａと第２の出力バッファ１２ｂは同時に同一論理の信号を出力する。この結果、テスト冶具（図示せず）はこれら２つの出力バッファ１２ａ、１２ｂにより同時に駆動されることになる。
【００４３】
半導体集積回路のウエハテストでは、半導体集積回路とテスト装置との間に容量の大きいテスト冶具が介在するため、半導体集積回路はウエハテスト時に通常動作時以上の容量を充放電しなければならない。半導体集積回路の出力バッファは通常動作を想定して設計されており、テスト冶具の容量が大きいと所定のタイミングでこの容量を充放電できず、通常動作では問題無い半導体集積回路がウエハテストにおいて不良品として判定される問題があった。
【００４４】
従来はこの問題を防ぐために多大な工数と費用をかけてテスト冶具の改良をおこなっていた。しかし、本実施の形態の半導体集積回路１によれば、テスト時に第２のパッド２ｂに接続された第２の出力バッファ１２ｂを利用してテスト時のみテスト用パッド２ｔの駆動能力をあげることができるのでテスト冶具の改良無しに上記問題を解決することができる。
【００４５】
また、第１のテストモードにおいてテストパッド２ｔが信号入力用に使用される場合は、通常動作モード同様制御スイッチ１３、２３を開状態にすることにより、テストパッド２ｔを第２の出力バッファ１２ｂの影響を受けないプローブ針が接触できる面積の広いパッドとして使用できる。
【００４６】
次に第２のテストモードにおける動作について説明する。このテストモードを使えば、信号伝送判定テストを簡単に行うことができる。この信号伝送判定テストは、半導体集積回路がウエハテストで不良となった場合、それが半導体集積回路の論理的な不良か、半導体集積回路とテスト装置との間の信号伝送の問題による不良かを判定する。
【００４７】
テスト用パッド２ｔが信号出力時、Control_Aピン、Control_Bピンから０を出力すると、第１の制御スイッチ２３、第２の制御スイッチ１３が開状態になる。これにより、Output_Aから出力された信号は第１の出力バッファ１２ａに送られるとともに、第１のラッチ回路２５の入力部に送られ、Clock_Aピンから出力されたクロックによって所定のタイミングでラッチされる。
【００４８】
一方、第１の出力バッファ１２ａから出力されたOutput_Aピンからの信号は、第１のパッド２ａ、テスト冶具等からなる伝送線路５０を経由してテスト装置５１の入力端（以下Ｃ点と称する）に送られるとともに、パッド接続部９、第２のテスト用パッド２ｂ、第２の入力バッファ１１ｂを経由して第２のラッチ回路２８の入力部に送られ、Clock_Aピンから出力されたクロックによって第１のラッチ回路２５が入力信号をラッチするのと同じ所定のタイミングでラッチされる。
【００４９】
この第２のラッチ回路２８にラッチされた信号は、第１の出力バッファ１２ａによって出力された電圧と、それが高入力インピーダンスのＣ点で反射されて戻ってきた電圧とが重畳されたもので、ほぼＣ点におけるOutput_Aピンの波形に相当する。よって第１のラッチ回路２５によってラッチされた伝送線路５０の影響を受けていない信号と、第２のラッチ回路２８によってラッチされた伝送線路５０の影響を受けた信号を比較回路２６で比較すれば、伝送線路５０による信号の劣化の有無が簡単に判定できる。
【００５０】
すなわち、比較回路２６の出力が第１のラッチ回路２５の出力と第２のラッチ回路２８の出力が同一であることを表す０ならば、ラッチしたタイミングでは所定電圧レベルの信号がＣ点に転送されていることを意味し、比較回路２６の出力が１ならば、ラッチしたタイミングでは所定の電圧レベルの信号がＣ点に転送されていないことを意味する。
【００５１】
この第２のテストモードを、図３、図６を用いてより具体的に説明する。図６（ａ）は第１の出力バッファ１２ａの出力インピーダンス（Ｒout）が伝送線路５０のインピーダンス（Ｚ）より大きく、その差が小さい場合、図６（ｂ）は第１の出力バッファ１２ａの出力インピーダンス（Ｒout）が伝送線路５０のインピーダンス（Ｚ）より大きく、その差が大きい場合で、Input_A、Clock_Aはそれぞれ内部回路６内のInput_Aピン、Clock_Aピンから出力される信号の波形、Ａ点、Ｂ点、Ｃ点は図３に記載したＡ、ＢおよびＣにおける波形、Output_Bは比較回路２６の出力波形である。
【００５２】
第１の出力バッファ１２ａの出力インピーダンス（Ｒout）が伝送線路５０のインピーダンス（Ｚ）より大きく、その差が小さい図６（ａ）の場合、Ｃ点に伝送されるInput_Aの波形は階段状になるが、短時間で最高電圧値に達する。よって、Input_Aの波形が、Ｃ点に記載したストローブポイントのタイミングにＣ点に記載した判定電圧に達しているかどうかを判定するテストでは良品となる。
【００５３】
一方、第１の出力バッファ１２ａの出力インピーダンス（Ｒout）が伝送線路５０のインピーダンス（Ｚ）より大きく、その差が大きい図６（ｂ）の場合、Ｃ点に伝送されるInput_Aの波形はゆるやかな階段状になり、最高電圧値に達するのに時間がかかる。このため、Input_Aの波形が、Ｃ点に記載したストローブポイントのタイミングにＣ点に記載した判定電圧に達しているかどうかを判定するテストでは不良品となる。
【００５４】
本実施の形態の半導体集積回路１では、Input_Aピンの信号波形とぼぼ同一のタイミングで同じ電圧値になるＡ点の波形と、伝送線路５０の長さの信号伝送時間分遅れてＣ点とほぼ同じ電圧値になるＢ点の波形をclock_Aのタイミングで比較できるので、ウエハテストのストローブポイントおよび伝送線路５０上の信号伝送遅延時間等を考慮してClock_Aのタイミングおよび判定電圧を決め、Output_Bピンへ出力される信号を調べることによりInput_Aの波形がテストの判定時Ｃ点に正確に伝送されているかどうかを調べることができる。
【００５５】
従来、伝送波形の問題を調べるためには伝送波形をオシロスコープ等で観測する必要があり、多くの工数がかかっていた。また、この波形観測においてはテスト中の半導体装置のパッドに波形観測用のプローブ針を接触させなければならないが、半導体装置には既にテスト用プローブ針が接触されており、そのパッドに波形観測用のプローブ針を接触させることは非常に困難であった。しかし、本実施の形態の半導体集積回路によれば、上記のように簡単に伝送線路の問題による不良を特定することができる。
【００５６】
また、第２のテストモードにおいても、テストパッド２ｔが信号入力用に使用される場合は、通常動作モード同様第１の制御スイッチ２３、第２の制御スイッチ１３を開状態にすることにより、テストパッド２ｔを第２の出力バッファ１２ｂの影響を受けないプローブ針が接触できる面積の広いパッドとして使用できる。
【００５７】
なお、本実施の形態の半導体集積回路１ではControl_A、Control_BやClock_Aを内部回路６で生成しているが、これらを半導体集積回路１の外部から直接与えても構わない。こうすれば、各信号を半導体集積回路１の外部から容易に設定できるようになる。
【００５８】
また、比較回路２６の出力を内部回路６内のOutput_Bピンに接続しているが、これを半導体集積回路１の外部に直接出力させても構わない。こうすれば、比較回路２６の比較結果を半導体集積回路１の外部から容易に観測できる。さらに比較回路２６を省略し、第１のラッチ回路２５および第２のラッチ回路２８の出力信号を半導体集積回路１の外部のテスタ等で直接比較しても構わない。
【００５９】
また、半導体集積回路が通常動作モード、テストモードの両方においてテスト用パッドを入力パッドとして使用する必要が無い場合は、半導体集積回路に予めレイアウトされている入力バッファの無い信号入出力回路およびそれに接続されたパッドを第１の信号入出力回路および第１のパッドとして利用可能である。
【００６０】
実施の形態２．
図７は、この発明の実施の形態２における半導体集積回路の第１の信号入出力回路、第２の信号入出力回路および入出力信号制御回路を詳細に示すブロック図である。本実施の形態２の半導体集積回路は、図３における第２の制御スイッチ１３を省略し、第２の出力バッファ１２ｂをControl_Aピンから出力される信号で出力部のインピーダンスが制御されるトライステートバッファ４１に変更した点だけで、その他の部分は全て実施の形態１の半導体集積回路１と同一である。そのため同一の部分には同じ符号を付し、その説明は省略する。なお、トライステートバッファは、通常のハイ、ロウ２種類の電圧出力に加え、出力部を高インピーダンス状態にする機能を持った出力バッファである。
【００６１】
本実施の形態の半導体集積回路の場合、Control_Aピンから出力される信号でトライステートバッファ４１の出力部を高インピーダンス状態にすれば、実施の形態１における第２の制御スイッチ１３を開にした場合と同じ状態に半導体集積回路を設定することができる。また、Control_Aピンから出力される信号でトライステートバッファ４１の出力部をハイまたはロウ電圧が出力可能な状態（低インピーダンス状態）にすれば、実施の形態１における第２の制御スイッチ１３を閉にした場合と同じ状態にに半導体集積回路を設定することができる。よって信号入出力部の出力バッファがトライステートバッファである半導体集積回路に対しては本構成にすることにより、実施の形態１と同じ効果を得ることができるとともにテスト容易化実現に必要な素子を削減できる。
【００６２】
実施の形態３．
図８はこの発明の実施の形態３における半導体集積回路のパッド周辺部を示す平面図である。本実施の形態３の半導体集積回路は、図２に示すパッド接続部９の形状を変更しただけでその他の部分は全て実施の形態１と同一である。そのため同一の部分には同じ符号を付し、その説明は省略する。
【００６３】
実施の形態１の半導体集積回路はプローブ針のコンタクト性をより高めるため、平面形状を図２（ａ）に示す様に第１のパッド２ａと第２のパッド２ｂとの間の部分を完全に埋める矩形とし、その厚みを図２（ｂ）に示す様に第１のパッド２ａ、第２のパッド２ｂと同じにしてある。しかし、パッド接続部９は、プローブ針が接触できるパッド面積を増やし、パッド２ａとパッド２ｂを電気的に接続する機能があれば良いので、図８（ａ）に示す様にパッド接続部９の図中上下方向の幅をパッド２ａ、２ｂより狭くしても構わない。
【００６４】
この実施の形態３においても図８（ｂ）に示すようにプローブ針３１が接触できる面積が第１のパッド２ａ単独の場合より広くなっており、さらに第１のパッド２ａと第２のパッド２ｂが電気的に接続されているので、実施の形態１と同じ効果を得ることができる。
【００６５】
実施の形態４．
図９は、この発明の実施の形態４における半導体集積回路の第１の信号入出力回路１０４ａ、第２の信号入出力回路１０４ｂおよび入出力信号制御回路１０５を詳細に説明するブロック図である。本実施の形態４の半導体集積回路の第１の信号入出力回路１０４ａ、第２の信号入出力回路１０４ｂおよび入出力信号制御回路１０５は、実施の形態１の半導体集積回路における第１の信号入出力回路４ａ、第２の信号入出力回路４ｂ、入出力信号制御回路５のそれぞれ一部を用いるもので、その他の部分は全て実施の形態１と同一である。そのため同一の部分には同じ符号を付し、その説明は省略する。
【００６６】
図９に示すように、第１の信号入出力回路１０４ａは第１の出力バッファ１２ａを、第２の信号入出力回路１０４ｂは第２の出力バッファ１２ｂを備える。さらに、第２の出力バッファ１２ｂの出力部には第２の制御スイッチ１３を備え、第２の出力バッファ１２ｂはこの第２の制御スイッチ１３を介して第２のパッド２ｂに接続されている。この第２の制御スイッチ１３は内部回路６から出力される制御信号Control_Aによってその開閉が制御され、第２の出力バッファ１２ｂの出力部の出力インピーダンスを高インピーダンスまたは低インピーダンスに制御する。
【００６７】
入出力信号制御回路１０５は、内部回路６の出力信号Output_Aを第１の出力バッファ１２ａの入力部と、入出力信号制御回路１０５内に形成した第１の制御スイッチ２３の一端に伝送する配線２４を備える。
【００６８】
第１の制御スイッチ２３の他端は第２の出力バッファ１２ｂの入力部と接続されており、この第１の制御スイッチ２３は内部回路６内のControl_Bピンから出力される制御信号によて開閉が制御される。
【００６９】
次に各種動作モードにおける半導体集積回路の動作を図５および図９により説明する。まず半導体集積回路１が通常動作モードの場合、Control_A、Control_Bピンからは０が出力されるので、第１の制御スイッチ２３、第２の制御スイッチ１３は開状態となる。そのため内部回路６内のOutput_Aピンから出力された信号は第１の出力バッファ１２ａで増幅され、テスト用パッド２ｔから出力される。
【００７０】
この様に本実施の形態４の半導体集積回路も実施の形態１と同様、通常動作モードにおいてテスト用パッドを通常の信号出力用パッドとして使用することができる。
【００７１】
次に半導体集積回路が第１のテストモードで、テスト用パッド２ｔがテスト用信号出力ピンとして使用される場合、Control_Aピン、Control_Bピンから１が出力されるので、第１の制御スイッチ２３、第２の制御スイッチ１３が閉状態となり、第２の出力バッファ１２ｂの出力部は低インピーダンス状態になる。このため内部回路６内のOutput_Aピンから出力された信号は、第１の出力バッファ１２ａと第２の出力バッファ１２ｂに同時に送られ、第１の出力バッファ１２ａと第２の出力バッファ１２ｂが同時に同一論理の信号を出力する。この結果、テスト冶具（図示せず）はこれら２つの出力バッファ１２ａ，１２ｂにより同時に駆動されることになる。
【００７２】
この様に本実施の形態４の半導体集積回路も実施の形態１と同様、ウエハテスト時にテスト用パッド２ｔの電流駆動能力をあげることができるので、出力バッファの電流駆動能力に起因するテストの問題を解決することができる。さらに、テスト用パッド２ｔはパッド２ａ、２ｂをパッド接続部９で接続した構造であるので、ウエハテスト時、プローブ針を安定してテストパッドに接触させることができる。
【００７３】
実施の形態５
図１０は、この発明の実施の形態５における半導体集積回路の第１の信号入出力回路２０４ａ、第２の信号入出力回路２０４ｂおよび入出力信号制御回路２０５を詳細に説明するブロック図である。本実施の形態５の半導体集積回路の第１の信号入出力回路２０４ａ、第２の信号入出力回路２０４ｂおよび入出力信号制御回路２０５は実施の形態１における第１の信号入出力回路４ａ、第２の信号入出力回路４ｂ、入出力信号制御回路５のそれぞれ一部を用いたもので、その他の部分は全て実施の形態１と同一である。そのため同一の部分には同じ符号を付し、その説明は省略する。
【００７４】
図１０に示すように、第１の信号入出力回路２０４ａは第１の出力バッファ１２ａを、第２の信号入出力回路２０４ｂは第２の入力バッファ１１ｂを備える。
【００７５】
入出力信号制御回路２０５は、内部回路６の出力信号Output_Aを第１の出力バッファ１２ａと、入出力信号制御回路２０５内に形成した第１のラッチ回路２５の入力部とに伝送する配線２４を備える。
【００７６】
第１のラッチ回路２５の出力部は入出力信号制御回路２０５内に形成された比較回路２６と接続されており、この第１のラッチ回路２５は内部回路６内のClock_Aピンから出力される所定のタイミングを持つクロックに同期して入力部に入力された信号をラッチする。
【００７７】
入出力信号制御回路５は、さらに第２のラッチ回路２８を備える。この第２のラッチ回路２８は、入力部が第２の入力バッファ１１ｂの出力部と接続され、出力部が比較回路２６と接続されており、この第２のラッチ回路２８は内部回路６内のClock_Aピンから出力されるクロックによって第１のラッチ回路２５が入力信号をラッチするのと同じ所定のタイミングで入力信号をラッチする。
【００７８】
比較回路２６は第１のラッチ回路２５、第２のラッチ回路２８の出力の排他的論理和を演算し、その結果を内部回路６内のOutput_Bピンに出力する。
【００７９】
次に各種動作モードにおける半導体集積回路の動作を図５および図１０により説明する。まず半導体集積回路１が通常動作モードの場合、内部回路６内のOutput_Aピンから出力された信号は第１の出力バッファ１２ａで増幅され、テスト用パッド２ｔから出力される。
【００８０】
この様に本実施の形態５の半導体集積回路も実施の形態１と同様、通常動作モードにおいてテスト用パッドを通常の信号出力用パッドとして使用することができる。
【００８１】
次にテストモードにおける動作について説明する。このテストモードは実施の形態１の第２のテストモードに相当するもので、テスト用パッド２ｔが信号出力時、Output_Aから出力された信号は第１の出力バッファ１２ａに送られるとともに、第１のラッチ回路２５の入力部に送られ、Clock_Aピンから出力されたクロックによって所定のタイミングでラッチされる。
【００８２】
一方、第１の出力バッファ１２ａから出力されたOutput_Aピンからの信号は、第１のパッド２ａ、テスト冶具等からなる伝送線路５０を経由してテスト装置５１の入力端（以下Ｃ点と称する）に送られるとともに、パッド接続部９、第２のテスト用パッド２ｂ、第２の入力バッファ１１ｂを経由して第２のラッチ回路２８の入力部に送られ、Clock_Aピンから出力されたクロックによって所定のタイミングでラッチされる。
【００８３】
この第１のラッチ回路２５、第２のラッチ回路２８によってラッチされた信号を比較回路２６で比較すれば、実施の形態１と同様、転送線路における信号の劣化の有無が判定できる。さらに、テスト用パッド２ｔはパッド２ａ、２ｂをパッド接続部９で接続した構造であるので、ウエハテスト時、プローブ針を安定してテストパッドに接触させることができる。
【産業上の利用可能性】
【００８４】
この発明は半導体集積回路に利用され、そのテストを容易化するのに有効である。
【図面の簡単な説明】
【００８５】
【図１】この発明の実施の形態１における半導体集積回路を示す平面図である。
【図２】この発明の実施の形態１における半導体集積回路のテスト用パッド周辺部を示す平面図、および断面図である。
【図３】この発明の実施の形態１における第１の信号入出力回路、第２の信号入出力回路および入出力信号制御回路を詳細に示すブロック図である。
【図４】この発明の実施の形態１における半導体集積回路にプローブ針を接触させた図である。
【図５】この発明の実施の形態１における半導体集積回路の各部に入力される制御信号、およびクロックの論理値を示す図である。
【図６】この発明の実施の形態１における半導体集積回路のテスト時の動作に関連する各種信号のタイミングチャートを示す図である。
【図７】この発明の実施の形態２における第１の信号入出力回路、第２の信号入出力回路および入出力信号制御回路を詳細に示すブロック図である。
【図８】この発明の実施の形態３における半導体集積回路のテスト用パッド周辺部を示す平面図である。
【図９】この発明の実施の形態４における第１の信号入出力回路、第２の信号入出力回路および入出力信号制御回路を詳細に示すブロック図である。
【図１０】この発明の実施の形態５における第１の信号入出力回路、第２の信号入出力回路および入出力信号制御回路を詳細に示すブロック図である。
【符号の説明】
【００８６】
１  半導体装置、２ａ  第１のパッド、２ｂ  第２のパッド、４ａ  第１の信号入出力回路、
４ｂ  第２の信号入出力回路、５  入出力信号制御回路、７  半導体基板、９  パッド接続部、
１１ａ  第１の入力バッファ、１１ｂ  第２の入力バッファ、１２ａ  第１の出力バッファ、
１２ｂ  第２の出力バッファ、１３  第２の制御スイッチ、２３  第１の制御スイッチ、
２５    第１のラッチ回路、２６    比較回路、２８    第２のラッチ回路、
４１    トライステートバッファ、１０４ａ  第１の信号入出力回路、
１０４ｂ  第２の信号入出力回路、１０５    入出力信号制御回路、
２０４ａ  第１の信号入出力回路、２０４ｂ  第２の信号入出力回路、
２０５    入出力信号制御回路。
【図１】
2005072375.tif 000003
【図２】
2005072375.tif 000004
【図３】
2005072375.tif 000005
【図４】
2005072375.tif 000006
【図５】
2005072375.tif 000007
【図６】
2005072375.tif 000008
【図７】
2005072375.tif 000009
【図８】
2005072375.tif 000010
【図９】
2005072375.tif 000011
【図１０】
2005072375.tif 000012