(57)【要約】【課題】固体撮像装置において、感度成分の固定パターンノイズ（ＦＰＮ）を高精度に除去できるようにする。【解決手段】オフセット成分のＦＰＮを除去するカラム回路２６ａを有するＣＤＳ処理部２６を、垂直信号線１９ごとに設ける。単位画素３の電荷生成部および電荷蓄積部のうちの少なくとも一方に通常使用時とは異なる複数の基準電圧が与えられるようにリセットパルスφＲをリセットトランジスタ３６に供給し、パルスφＣＬＰ，φＳＨをカラム回路２６ａに供給する。カラム回路２６ａの容量ＣＳＨに記憶される第１信号ＶＳ１と第２信号ＶＳ２の差分ΔＶをフレームメモリ２１２に保持する。補正処理部２１４は、出力アンプ２８からの撮像信号Ｓ０に対してフレームメモリ２１２に記憶された差分ΔＶを感度性のＦＰＮを除去するための補正信号Ｓcompとして使用し信号処理を行なうことで感度性のＦＰＮが取り除かれた撮像信号Ｓ１を生成する。【選択図】図１
2005094093.tif 000002
【特許請求の範囲】
【請求項１】
入射された電磁波に対応する信号電荷を生成する電荷生成部と、
前記電荷生成部により生成された信号電荷を蓄積する電荷蓄積部と、
前記電荷蓄積部に蓄積されている前記信号電荷に応じた単位信号を生成する単位信号生成部と、
前記電荷蓄積部における前記信号電荷をリセットするリセット部と
を、単位構成要素内に含み、
前記リセット部を介して前記単位構成要素の前記電荷生成部に通常使用時とは異なる値の基準電圧が与えられた際の、前記単位信号生成部から出力される前記単位信号に基づいて、前記単位構成要素から出力される単位信号を補正するための参照信号を生成する参照信号生成部
を備えたことを特徴とする半導体装置。
【請求項２】
前記リセット部を介して前記単位構成要素の前記電荷生成部に前記通常使用時とは異なる値の基準電圧が与えられるように前記リセット部を制御するとともに、前記リセット部を介して前記単位構成要素の前記電荷生成部に前記基準電圧が与えられた際に、前記参照信号を生成するように前記参照信号生成部を制御する駆動制御部
を備えたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
入射された電磁波に対応する信号電荷を生成する電荷生成部と、
前記電荷生成部により生成された信号電荷を蓄積する電荷蓄積部と、
前記電荷生成部と前記電荷蓄積部との間に配設され前記電荷生成部により生成された前記信号電荷を前記電荷蓄積部に転送する転送ゲート部と、
前記電荷蓄積部に蓄積されている前記信号電荷に応じた単位信号を生成する単位信号生成部と、
前記電荷蓄積部における前記信号電荷をリセットするリセット部と
を、単位構成要素内に含み、
前記リセット部を介して前記単位構成要素の前記電荷生成部および前記電荷蓄積部のうちの少なくとも一方に通常使用時とは異なる値の基準電圧が与えられた際の、前記単位信号生成部から出力される前記単位信号に基づいて、前記単位構成要素の前記単位信号生成部におけるゲイン特性を補正するための参照信号を生成する参照信号生成部
を備えたことを特徴とする半導体装置。
【請求項４】
前記リセット部を介して前記単位構成要素の前記電荷生成部および前記電荷蓄積部のうちの少なくとも一方に前記基準電圧が与えられるように前記リセット部を制御するとともに、前記リセット部を介して前記単位構成要素の前記電荷生成部および前記電荷蓄積部のうちの少なくとも一方に前記基準電圧が与えられた際に、前記参照信号を生成するように前記参照信号生成部を制御する駆動制御部
を備えたことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記参照信号生成部は、前記単位信号生成部におけるオフセット性のノイズ成分を抑制する機能を備えており、前記基準電圧が与えられた際の、当該オフセット性のノイズ成分が抑制された単位信号に基づいて、前記参照信号を生成する
ことを特徴とする請求項１または３に記載の半導体装置。
【請求項６】
前記参照信号生成部は、前記リセット部を介して前記単位構成要素の前記電荷生成部にそれぞれ異なる複数の基準電圧が与えられた際の、前記単位信号生成部から出力されるそれぞれの前記単位信号に基づいて、前記単位構成要素の前記単位信号生成部におけるゲイン特性を補正するための補正信号を前記参照信号として生成する
ことを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記参照信号生成部は、前記リセット部を介して前記単位構成要素の前記電荷生成部および前記電荷蓄積部のうちの少なくとも一方にそれぞれ異なる複数の基準電圧が与えられた際の、前記単位信号生成部から出力されるそれぞれの前記単位信号に基づいて、前記単位構成要素の前記単位信号生成部におけるゲイン特性を補正するための補正信号を前記参照信号として生成する
ことを特徴とする請求項３に記載の半導体装置。
【請求項８】
前記参照信号生成部は、前記リセット部を介して前記単位構成要素の前記電荷生成部に飽和電荷に相当する電荷を注入可能な基準電圧が与えられた際の、前記単位信号生成部から出力される前記単位信号に基づいて、前記単位構成要素についての飽和信号量を前記参照信号として生成する
ことを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記参照信号生成部は、前記リセット部を介して前記単位構成要素の前記電荷生成部に飽和電荷に相当する電荷を注入可能な基準電圧が与えられた際の、前記単位信号生成部から出力される前記単位信号に基づいて、前記単位構成要素についての飽和信号量を前記参照信号として生成する
ことを特徴とする請求項３に記載の半導体装置。
【請求項１０】
前記参照信号生成部により生成された参照信号に基づいて、前記単位構成要素から出力される単位信号を補正する補正処理部
を備えていることを特徴とする請求項１または３に記載の半導体装置。
【請求項１１】
前記補正処理部は、前記参照信号生成部により生成された前記参照信号としての補正信号に基づいて、前記単位構成要素の前記単位信号生成部におけるゲイン特性を補正した出力信号を生成する
ことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記補正処理部は、
前記参照信号生成部により生成された各単位構成要素についての前記参照信号としての飽和信号量を参照して所定の信号処理を行なう
ことを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
前記単位構成要素を複数個備えており、
前記補正処理部は、
前記参照信号生成部により生成された各単位構成要素についての前記参照信号としての飽和信号量に基づいて、全ての前記単位構成要素について共通のクリップレベルを設定するクリップレベル設定部と、
前記クリップレベル設定部により設定されたクリップレベルに基づいて、それぞれの前記単位構成要素について、各単位信号が前記クリップレベル設定部により設定されたクリップレベル以上の場合には出力レベルが前記クリップレベルで一定となるように補正するクリップ処理部と
を有することを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記単位構成要素を複数個備え、その内の実質的に有効な全てのものについて前記単位信号を１系統にして出力する出力部を備え、
前記補正処理部は、前記出力部から出力される単位信号に対して前記補正を行なう
ことを特徴とする請求項１０に記載の半導体装置。
【請求項１５】
前記単位構成要素を水平行および垂直列のそれぞれに２次元マトリクス状に備え、
前記補正処理部は、前記垂直列ごとに設けられ、当該垂直列の前記単位構成要素について、前記補正を行なう
ことを特徴とする請求項１０に記載の半導体装置。
【請求項１６】
前記参照信号生成部は、前記垂直列ごとに設けられ、当該垂直列の前記単位構成要素について、前記参照信号を生成し、
前記補正処理部は、当該補正処理部が属する前記垂直列の前記参照信号生成部にて生成された前記参照信号に基づいて、前記補正を行なう
ことを特徴とする請求項１０に記載の半導体装置。
【請求項１７】
電源投入後の所定のタイミングで前記参照信号生成部により生成された前記単位構成要素の前記参照信号を取り込んで記憶する記憶部を備え、
前記補正処理部は、前記記憶部に記憶されている前記参照信号に基づいて前記補正を行なう
ことを特徴とする請求項１０に記載の半導体装置。
【請求項１８】
前記記憶部に記憶されている前記参照信号を更新可能に構成されている
ことを特徴とする請求項１６に記載の半導体装置。
【請求項１９】
前記単位構成要素は、前記リセット部の電源供給端子と前記単位信号生成部の電源供給端子とが、共通の電源が供給されるように構成されている
ことを特徴とする請求項１または３に記載の半導体装置。
【請求項２０】
前記単位構成要素は、前記リセット部の電源供給端子と前記単位信号生成部の電源供給端子とが分離されており、それぞれに異なる電源が供給可能に構成されている
ことを特徴とする請求項１または３に記載の半導体装置。
【請求項２１】
入射された電磁波に対応する信号電荷を生成する電荷生成部と、前記電荷生成部により生成された信号電荷を蓄積する電荷蓄積部と、前記電荷蓄積部に蓄積されている前記信号電荷に応じた単位信号を生成する単位信号生成部と、前記電荷蓄積部における前記信号電荷をリセットするリセット部とを、単位構成要素内に含む半導体装置における、前記単位信号を補正する単位信号補正方法であって、
前記リセット部を介して前記単位構成要素の前記電荷生成部に、通常使用時とは異なる値の基準電圧を与える工程と、
前記基準電圧が与えられた際に、前記単位信号生成部から出力される前記単位信号に基づいて、前記単位構成要素から出力される単位信号を補正するための参照信号を生成する工程と、
この生成した参照信号に基づいて、前記単位信号生成部から出力される前記単位信号を補正する工程と
を備えたことを特徴とする単位信号補正方法。
【請求項２２】
前記参照信号を生成する工程は、前記単位構成要素の前記単位信号生成部におけるゲイン特性を補正するための補正信号を前記参照信号として生成するものであり、
前記単位信号を補正する工程は、前記参照信号を生成する工程により生成された補正信号に基づいて、前記単位構成要素の前記単位信号生成部におけるゲイン特性を補正した出力信号を生成するものである
ことを特徴とする請求項２１に記載の単位信号補正方法。
【請求項２３】
前記参照信号を生成する工程は、前記単位構成要素についての飽和信号量を前記参照信号として生成するものであり、
前記単位信号を補正する工程は、前記参照信号を生成する工程により生成された前記単位構成要素の飽和信号量に基づいて、所定の信号処理を行なう工程とを含むものである
ことを特徴とする請求項２１に記載の単位信号補正方法。
【請求項２４】
前記所定の信号処理を行なう工程は、前記参照信号を生成する工程により生成された複数個の前記単位構成要素の各飽和信号量に基づいて、全ての前記単位構成要素について共通のクリップレベルを設定する工程と、複数個の前記単位構成要素の各単位信号が前記クリップレベル以上の場合には出力レベルが前記クリップレベルで一定となるように補正する工程とを含むものである
ことを特徴とする請求項２３に記載の単位信号補正方法。
【請求項２５】
入射された電磁波に対応する信号電荷を生成する電荷生成部と、前記電荷生成部により生成された信号電荷を蓄積する電荷蓄積部と、前記電荷生成部と前記電荷蓄積部との間に配設され前記電荷生成部により生成された前記信号電荷を前記電荷蓄積部に転送する転送ゲート部と、前記電荷蓄積部に蓄積されている前記信号電荷に応じた単位信号を生成する単位信号生成部と、前記電荷蓄積部における前記信号電荷をリセットするリセット部とを、単位構成要素内に含む半導体装置における、前記単位信号を補正する単位信号補正方法であって、
前記リセット部を介して前記単位構成要素の前記電荷生成部および前記電荷蓄積部のうちの少なくとも一方に通常使用時とは異なる値の基準電圧を与える工程と、
前記基準電圧が与えられた際に、前記単位信号生成部から出力される前記単位信号に基づいて、前記単位構成要素から出力される単位信号を補正するための参照信号を生成する工程と、
この生成した参照信号に基づいて、前記単位信号生成部から出力される前記単位信号を補正する工程と
を備えたことを特徴とする単位信号補正方法。
【請求項２６】
前記参照信号を生成する工程は、前記単位構成要素の前記単位信号生成部におけるゲイン特性を補正するための補正信号を前記参照信号として生成するものであり、
前記単位信号を補正する工程は、前記参照信号を生成する工程により生成された補正信号に基づいて、前記単位構成要素の前記単位信号生成部におけるゲイン特性を補正した出力信号を生成するものである
ことを特徴とする請求項２５に記載の単位信号補正方法。
【請求項２７】
前記参照信号を生成する工程は、前記単位構成要素についての飽和信号量を前記参照信号として生成するものであり、
前記単位信号を補正する工程は、前記参照信号を生成する工程により生成された前記単位構成要素の飽和信号量に基づいて、所定の信号処理を行なう工程を含むものである
ことを特徴とする請求項２５に記載の単位信号補正方法。
【請求項２８】
前記所定の信号処理を行なう工程は、前記参照信号を生成する工程により生成された複数個の前記単位構成要素の各飽和信号量に基づいて、全ての前記単位構成要素について共通のクリップレベルを設定する工程と、複数個の前記単位構成要素の各単位信号が前記クリップレベル以上の場合には出力レベルが前記クリップレベルで一定となるように補正する工程とを含むものである
ことを特徴とする請求項２７に記載の単位信号補正方法。
【請求項２９】
入射された電磁波に対応する信号電荷を生成する電荷生成部と、前記電荷生成部により生成された信号電荷を蓄積する電荷蓄積部と、前記電荷蓄積部に蓄積されている前記信号電荷に応じた単位信号を生成する単位信号生成部と、前記電荷蓄積部における前記信号電荷をリセットするリセット部とを、単位構成要素内に含む半導体装置を駆動する駆動制御方法であって、
前記リセット部を介して前記単位構成要素の前記電荷生成部に、通常使用時とは異なる値の基準電圧が与えられるように前記リセット部を制御する工程と、
前記リセット部を介して前記単位構成要素の前記電荷生成部に前記基準電圧が与えられた際に、前記単位信号生成部から出力される前記単位信号に基づいて、前記単位構成要素から出力される単位信号を補正するための参照信号を生成するように前記参照信号生成部を制御する工程と
を備えたことを特徴とする駆動制御方法。
【請求項３０】
入射された電磁波に対応する信号電荷を生成する電荷生成部と、前記電荷生成部により生成された信号電荷を蓄積する電荷蓄積部と、前記電荷生成部と前記電荷蓄積部との間に配設され前記電荷生成部により生成された前記信号電荷を前記電荷蓄積部に転送する転送ゲート部と、前記電荷蓄積部に蓄積されている前記信号電荷に応じた単位信号を生成する単位信号生成部と、前記電荷蓄積部における前記信号電荷をリセットするリセット部とを、単位構成要素内に含む半導体装置を駆動する駆動制御方法であって、
前記リセット部を介して前記単位構成要素の前記電荷生成部および前記電荷蓄積部のうちの少なくとも一方に、通常使用時とは異なる値の基準電圧が与えられるように前記リセット部を制御する工程と、
前記リセット部を介して前記単位構成要素の前記電荷生成部および前記電荷蓄積部のうちの少なくとも一方に前記基準電圧が与えられた際に、前記単位信号生成部から出力される前記単位信号に基づいて、前記単位構成要素から出力される単位信号を補正するための参照信号を生成するように前記参照信号生成部を制御する工程と
を備えたことを特徴とする駆動制御方法。
【請求項３１】
入射された電磁波に対応する信号電荷を生成する電荷生成部と、前記電荷生成部により生成された信号電荷を蓄積する電荷蓄積部と、前記電荷蓄積部に蓄積されている前記信号電荷に応じた単位信号を生成する単位信号生成部と、前記電荷蓄積部における前記信号電荷をリセットするリセット部とを、単位構成要素内に含む半導体装置を駆動する駆動制御装置であって、
前記リセット部を介して前記単位構成要素の前記電荷生成部に、通常使用時とは異なる値の基準電圧が与えられるように前記リセット部を制御するためのリセット駆動パルスと、前記リセット部を介して前記単位構成要素の前記電荷生成部に前記基準電圧が与えられた際に、前記単位信号生成部から出力される前記単位信号に基づいて、前記単位構成要素から出力される単位信号を補正するための参照信号を生成するように前記参照信号生成部を制御するためのサンプリングパルスを生成するパルス信号生成部
を備えたことを特徴とする駆動制御装置。
【請求項３２】
入射された電磁波に対応する信号電荷を生成する電荷生成部と、前記電荷生成部により生成された信号電荷を蓄積する電荷蓄積部と、前記電荷生成部と前記電荷蓄積部との間に配設され前記電荷生成部により生成された前記信号電荷を前記電荷蓄積部に転送する転送ゲート部と、前記電荷蓄積部に蓄積されている前記信号電荷に応じた単位信号を生成する単位信号生成部と、前記電荷蓄積部における前記信号電荷をリセットするリセット部とを、単位構成要素内に含む半導体装置を駆動する駆動制御装置であって、
前記リセット部を介して前記単位構成要素の前記電荷生成部および前記電荷蓄積部のうちの少なくとも一方に、通常使用時とは異なる値の基準電圧が与えられるように前記リセット部を制御するためのリセット駆動パルスと、前記リセット部を介して前記単位構成要素の前記電荷生成部および前記電荷蓄積部のうちの少なくとも一方に前記基準電圧が与えられた際に、前記単位信号生成部から出力される前記単位信号に基づいて、前記単位構成要素から出力される単位信号を補正するための参照信号を生成するように前記参照信号生成部を制御するためのサンプリングパルスを生成するパルス信号生成部
を備えたことを特徴とする駆動制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の単位構成要素が配列されてなる半導体装置およびその駆動制御方法に関する。より詳細には、たとえば、光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素（たとえば単位画素）がマトリクス状に配列されてなり、単位構成要素によって電気信号に変換された物理量分布を電気信号として読み出す物理量分布検知半導体装置（たとえば固体撮像装置）とこの半導体装置における単位信号の補正方法、並びにその駆動制御方法および装置に関する。
【０００２】
特に、外部から入力された電磁波を電気信号として読み出す際の、電気信号の感度成分に起因するばらつき（ムラ）を抑制する技術や、飽和信号量のムラに起因する問題を改善する技術に関する。
【背景技術】
【０００３】
光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素（たとえば画素）をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知半導体装置が様々な分野で使われている。たとえば、映像機器の分野では、物理量のうちの光を検知するＣＣＤ（Charge Coupled Device ）型あるいはＭＯＳ（Metal Oxide Semiconductor ）やＣＭＯＳ（Complementary Metal-oxide Semiconductor ）型の固体撮像装置が使われている。これらは、単位構成要素（固体撮像装置にあっては画素）によって電気信号に変換された物理量分布を電気信号として読み出す。
【０００４】
また、固体撮像装置の中には、電荷生成部で生成された信号電荷に応じた画素信号を生成する画素信号生成部に増幅用の駆動トランジスタを有する増幅型固体撮像素子（ＡＰＳ；Active Pixel Sensor ／ゲインセルともいわれる）構成の画素を備えた増幅型固体撮像装置がある。たとえば、ＣＭＯＳ型固体撮像装置の多くはそのような構成をなしている。このような増幅型固体撮像装置において画素信号を外部に読み出すには、複数の単位画素が配列されている画素部に対してアドレス制御をし、個々の単位画素からの信号を任意に選択して読み出すようにしている。つまり、増幅型固体撮像装置は、アドレス制御型の固体撮像装置の一例である。
【０００５】
たとえば、単位画素がマトリクス状に配されたＸ−Ｙアドレス型固体撮像素子の一種である増幅型固体撮像素子は、画素そのものに増幅機能を持たせるために、ＭＯＳ構造などの能動素子（ＭＯＳトランジスタ）を用いて画素を構成している。すなわち、光電変換素子であるフォトダイオードに蓄積された信号電荷（光電子）を前記能動素子で増幅し、画像情報として読み出す。
【０００６】
この種のＸ−Ｙアドレス型固体撮像素子では、たとえば、画素トランジスタが２次元行列状に多数配列されて画素部が構成され、ライン（行）ごとあるいは画素ごとに入射光に対応する信号電荷の蓄積が開始され、その蓄積された信号電荷に基づく電流または電圧の信号がアドレス指定によって各画素から順に読み出される。
【０００７】
ここで、一般にＣＭＯＳ型のセンサでは、ＣＣＤに比べノイズの低減を行なうため単位画素の構成が複雑化する傾向がある。たとえば、ＣＭＯＳセンサとして汎用的なものとして、図１５（Ａ）に示すように、寄生容量を持った拡散層であるフローティングディフュージョン（ＦＤＡ；Floating Diffusion Amp）を電荷蓄積部として利用する構成を採りつつ、単位画素に４つのトランジスタ（TRansistor）を有する４トランジスタ型画素構成（以下４ＴＲ構成という）のものがよく知られている。また、図１５（Ｂ）に示すように、単位画素部分に３つのトランジスタを有し画素サイズを小さくできる３トランジスタ型画素構成（以下３ＴＲ構成という）のものも提案されている（たとえば特許文献１参照）。
【０００８】
【特許文献１】特許第２７０８４５５号公報
【０００９】
４ＴＲ構成では、フローティングディフュージョン３８は増幅用トランジスタ４２のゲートに接続されているので、増幅用トランジスタ４２はフローティングディフュージョン３８の電位（以下ＦＤ電位という）に対応した信号を、画素線５１を介して読出し信号線の一例である垂直信号線５３に出力する。リセットトランジスタ３６は、フローティングディフュージョン３８をリセットする。読出選択用トランジスタ（転送トランジスタ）３４は、電荷生成部３２にて生成された信号電荷をフローティングディフュージョン３８に転送する。垂直信号線５３には多数の画素が接続されているが、画素を選択するのには、選択画素のみ垂直選択用トランジスタ４０をオンする。すると選択画素のみが垂直信号線５３と接続され、垂直信号線５３には選択画素の信号が出力される。
【００１０】
一方、３ＴＲ構成の単位画素３には、４ＴＲ構成とは異なり、増幅用トランジスタ４２と直列に接続される垂直選択用トランジスタ４０が設けられていない。垂直信号線５３には多数の画素が接続されているが、画素の選択は、選択トランジスタではなく、リセットトランジスタ３６のドレインを増幅用トランジスタ４２のドレインと共通に駆動するＦＤ電位の制御により行なう。
【００１１】
従来の増幅型固体撮像装置においては、単位画素３には、４ＴＲ構成であるのか３ＴＲ構成であるのかに拘らず、画素ごとに信号電荷を増幅するための増幅用トランジスタ４２を備えている。しかしながら、この増幅用トランジスタ４２は、製造プロセスに起因して画素ごとに電気特性がばらついてしまい、増幅された信号電流を用いて画像を生成する場合には均質な画像を得にくく、それがそのまま画像として現れる問題がある。このばらつきは、画素それぞれで固定であるため、画像空間に固定した雑音成分として現れるので、一般に、固定パターンノイズ（ＦＰＮ：Fixed Pattern Noise ）と呼ばれている。
【００１２】
トランジスタにおける電気特性のばらつきには、たとえば、増幅トランジスタの閾値電圧のばらつきと増幅トランジスタのゲインのばらつきの２種類が存在する。
【００１３】
先ず、増幅トランジスタの閾値電圧のばらつきの原因としては、不純物インプラの不均一性などが考えられる。閾値電圧のばらつきは、増幅トランジスタ（たとえばＦＥＴ；Field Effect Transistor ）の閾値電圧Ｖｔのばらつきに起因するオフセット成分と呼ばれる雑音成分（オフセット性のばらつき）であり、入力部に均一な光量が入射されたとしても出力信号の電流値がばらつくので、一様な入射光が入射されたときに画像むらとして現れる。
【００１４】
次に、増幅トランジスタのゲインのばらつきの原因としては、増幅トランジスタのゲート長のばらつきなどが考えられる。ゲインのばらつきは、信号電荷蓄積部の容量のばらつきや、駆動用トランジスタをソースフォロワとして用いる場合のゲインのばらつきに起因する動的な感度成分と呼ばれる雑音成分（感度性のばらつき）であり、入射される光量によって画像への現れ方が変わってくる。
【００１５】
図１６は、上記の閾値電圧のばらつきとゲインのばらつきを説明するものである。図１６（Ａ）は、横軸（Ｘ軸）を画素に入射される入射光の光量とし、縦軸（Ｙ軸）を画素ごとの出力値として表しており、直線Ｌ１１は一方の画素の出力特性を表し、直線Ｌ１２は他方の画素の出力特性を表している。また、図１６（Ｂ）は、横軸（Ｘ軸）を増幅トランジスタのゲート電圧とし、縦軸（Ｙ軸）を画素ごとの出力値として表しており、直線Ｌ２１は一方の画素の出力特性を表し、直線Ｌ２２は他方の画素の出力特性を表している。
【００１６】
図１６（Ａ）に示すように、Ｙ切片の差ΔＶｏに相当する電圧差がＦＰＮのオフセット成分であって、このオフセット成分は、図１６（Ｂ）に示すように、増幅トランジスタのゲートに印加される駆動電圧が電源電圧と閾値電圧との差分により得られ、かつ、駆動トランジスタごとの閾値電圧Ｖｔｈ１，Ｖｔｈ２が異なることから生じる。
【００１７】
一方、ＦＰＮの感度成分は、特性直線ごとの比例係数であって、直線Ｌ１１においては、出力／光量＝ｂ１／ａ０であり、直線Ｌ１２においては、出力／光量＝ｂ２／ａ０である。この場合は、図からも明らかなように、直線Ｌ１２における比例係数ｂ2 ／ａ0 の絶対値が、直線Ｌ１１における比例係数ｂ1 ／ａ0 の絶対値よりも小さくなっている。
【００１８】
オフセット成分ΔＶｏに対して講じられる解決手段としては、既に特開平８−１８１９２０号公報にも開示されている。
【００１９】
オフセット性のばらつきを除去する方法は、既に幾つか提案されている（たとえば特許文献２参照）。最も一般的な方法としては、各画素から信号を取り出す際に、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理などの差分モードを持つ処理を利用することで、信号レベルとリセットレベルを取り出し、この２つの差分を出力することで取り除く手法がある。
【００２０】
【特許文献２】特開平８−１８１９２０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
一方、感度性のばらつきに対しては、その対策の前例が少なく、加えて、提案されている手法では、この感度性のＦＰＮを完全に除去することができないのが実情である。たとえば、特許文献３には、画素から信号を読み出す前あるいは後に、リセットゲートを介してＶＤＤよりも小さい基準電圧を光電変換手段または増幅トランジスタに入れて基準信号を取り出し、元の信号を基準信号で除算することによって感度性のばらつきを補正する方法が提案されている。
【００２２】
【特許文献３】特開平１１−１０３４１９号公報
【００２３】
しかしながら、特許文献３に記載の技術では、オフセット成分を取り除く際に、元の信号からはリセットトランジスタのばらつきが除去されているが、基準信号にはリセットトランジスタのばらつきが残ってしまうため、ＦＰＮを完全に除去することはできない。
【００２４】
また、従来の増幅型固体撮像装置では、前述のようなＦＰＮの問題だけでなく、信号電荷を生成する電荷生成部３２の飽和電荷量にばらつきがあり、それが、単位画素３から出力される飽和信号量のばらつきとなって現れる問題も有する。電荷生成部の飽和電荷量のばらつきは、主に、製造プロセスに起因して画素ごとに飽和電荷量がばらつくことを原因とするもので、デバイスによってもその飽和電荷量は異なるものである。このため、飽和信号量を参照して所定の信号処理を行なう処理回路においては、この飽和信号量（つまり飽和電荷量）のばらつきによって、処理結果に悪影響を及ぼし、加えて、デバイスによって現れ方が異なるという問題を呈する。
【００２５】
しかしながら、この電荷生成部の飽和電荷量のばらつきに対して、それぞれのデバイスについて適切な対策を行なうことは難しく、高画質を追求するに連れて画質に与える影響度が益々大きくなると考えられる。
【００２６】
たとえば、飽和信号レベル以上の光が撮像部に入力されたときに出力信号レベルをクリップレベルで一定にする、いわゆるホワイトクリップ回路が知られているが、クリップレベルの設定が適切でなければ、入射光が十分大きいとき、飽和信号量のばらつきが飽和ムラとして画像に現れる。飽和電荷量のばらつきはデバイスごとに異なるので、実際には、全てのデバイスで飽和ムラが画像に現れないように、余裕を見てクリップレベルを設定せざるを得ないのが実情である。逆に言えば、それぞれのデバイスにとっては、必ずしも適切なクリップレベルが設定されているとは言えない。
【００２７】
なお、この飽和ムラは、各画素の飽和信号量のばらつきが原因で、それがそのまま画像として現れるものであるから、画素それぞれで固定であるため、画像空間に固定した雑音成分として現れるので、前述の固定パターンノイズ（ＦＰＮ）の一態様として捉えることもできる。
【００２８】
本発明は、上記事情に鑑みてなされたものであり、従来とは異なる手法で、画素信号に対して処理を行なう際の参照信号を取得可能とすることを目的とする。そして、たとえば、特許文献３に記載の技術とは異なる手法で感度成分の固定パターンノイズを抑制することを目的とし、さらに好ましくは、特許文献３に記載の技術よりも、さらに十分に前記感度成分の固定パターンノイズを抑制することができるようにすることを目的とする。
【００２９】
また本発明は、電荷生成部の飽和信号量のばらつきに起因する問題、たとえば画像に現れる飽和ムラ、を抑制することを第２の目的とする。
【課題を解決するための手段】
【００３０】
本発明に係る単位信号補正方法においては、先ず、リセット部を介して単位構成要素の電荷生成部あるいは電荷蓄積部に、通常使用時とは異なる値の基準電圧を与え、この際に、単位信号生成部から出力される単位信号に基づいて、単位構成要素から出力される単位信号を補正するための参照信号を生成し、この生成した参照信号に基づいて、単位信号生成部から出力される単位信号を補正することとした。
【００３１】
補正の目的としては、単位構成要素の単位信号生成部におけるゲイン特性を補正する信号処理を行なうことや、電荷生成部の飽和信号量のばらつきに起因する問題を改善するための所定の信号処理を行なうことが考えられる。後者に関しては、たとえば画像に現れる飽和ムラを抑制する処理が典型例であるが、これに限らず、飽和信号量を参照した信号処理を行なう全ての処理回路において、各単位画素の飽和信号量のばらつきに起因する問題を改善するものである限り、どのような処理であってもよい。
【００３２】
電荷生成部や電荷蓄積部に与える通常使用時とは異なる値の基準電圧は、補正の目的に応じて切り替える。たとえば、感度性の固定ノイズを抑制することを目的とする場合には、それぞれ異なる複数の基準電圧を与える。そして、この際には、それぞれの基準電圧に応じて単位信号生成部から出力される単位信号に基づいて単位信号生成部におけるゲイン特性を補正するための補正信号を参照信号として生成する。
【００３３】
また、電荷生成部の飽和信号量のばらつきに起因する問題を改善することを目的とする場合には、飽和電荷に相当する電荷を電荷生成部に注入可能な基準電圧を与える。そして、この際には、基準電圧に応じて単位信号生成部から出力される単位信号に基づいて単位構成要素についての飽和電荷量に対応した飽和信号量を参照信号として生成する。
【００３４】
なお、単位信号生成部におけるオフセット性のノイズ成分を抑制する機能も備えるようにし、基準電圧が与えられた際には、当該オフセット性のノイズ成分が抑制された単位信号に基づいて参照信号を生成するようにするとよい。
【００３５】
本発明に係る半導体装置は、上記本発明の単位信号補正方法が適用される半導体装置であって、入射された電磁波に対応する信号電荷を生成する電荷生成部と、電荷生成部により生成された信号電荷を蓄積する電荷蓄積部と、電荷蓄積部に蓄積されている信号電荷に応じた単位信号を生成する単位信号生成部と、電荷蓄積部における前記信号電荷をリセットするリセット部とを、単位構成要素内に少なくとも含み、さらに、リセット部を介して単位構成要素の電荷生成部に通常使用時とは異なる値の基準電圧が与えられた際の、単位信号生成部から出力される単位信号に基づいて、単位構成要素から出力される単位信号を補正するための参照信号を生成する参照信号生成部を備えるものとした。
【００３６】
単位構成要素内には、さらに電荷生成部と電荷蓄積部との間に配設され電荷生成部により生成された信号電荷を電荷蓄積部に転送する転送ゲート部を含んでいてもよい。この場合、リセット部を介して単位構成要素の電荷生成部および電荷蓄積部のうちの少なくとも一方に通常使用時とは異なる値の基準電圧が与えられるものであればよい。
【００３７】
なお、単位構成要素は、リセット部の電源供給端子と単位信号生成部の電源供給端子とに共通の電源が供給されるように構成されているもの、あるいは、リセット部の電源供給端子と単位信号生成部の電源供給端子とが分離されており、それぞれに異なる電源が供給可能に構成されているものの何れであってもよい。共通の電源が供給されるように構成する場合、リセット部の電源供給端子と単位信号生成部の電源供給端子とを分離する必要がなく、共通に使用して（すなわち兼用して）１つの端子を設けるものであってもよい。これに対して、後者の場合には、それぞれに異なる電源が供給可能に構成するので、前述のように、各電源供給端子を分離する必要がある。
【００３８】
本発明に係る半導体装置の参照信号生成部は、単位信号生成部におけるオフセット性のノイズ成分を抑制する機能を備えているものとすると一層好ましい。この場合、参照信号生成部は、基準電圧が与えられた際に、オフセット性のノイズ成分が抑制された単位信号に基づいて参照信号を生成するものとする。
【００３９】
また、本発明に係る半導体装置においては、リセット部を介して単位構成要素の電荷生成部や電荷蓄積部に通常使用時とは異なる値の基準電圧が与えられるようにリセット部を制御するとともに、基準電圧が与えられた際に、参照信号を生成するように参照信号生成部を制御する駆動制御部を包含したものとしてもよい。
【００４０】
また、本発明に係る半導体装置においては、参照信号生成部により生成された参照信号に基づいて、単位構成要素の単位信号生成部におけるゲイン特性を補正することや、たとえば画像に現れる飽和ムラなど電荷生成部の飽和信号量のばらつきに起因する問題を改善するための補正を行なう補正処理部を備えるものとしてもよい。
【００４１】
複数個の単位画素について単位信号を１系統にして出力する出力部を備えている場合、補正処理部は、出力部から出力される単位信号に対して補正を行なう構成としてもよい。
【００４２】
また、単位構成要素を水平行および垂直列のそれぞれに２次元マトリクス状に備えている場合、補正処理部を垂直列ごとに設け、その垂直列の単位構成要素について、すなわち垂直列ごとに補正を行なう構成としてもよい。
【００４３】
この場合、参照信号生成部も垂直列ごとに設け、この垂直列の単位構成要素について、参照信号を生成するものとするとよい。このとき、補正処理部は、自身が属する垂直列の参照信号生成部で生成された参照信号に基づいて補正を行なう。
【００４４】
また本発明に係る半導体装置においては、電源投入後の所定のタイミングで（たとえば電源投入直後）参照信号生成部により生成された単位構成要素の参照信号を取り込んで記憶する記憶部を設け、補正処理部は、記憶部に記憶されている参照信号に基づいて補正を行なう構成としてもよい。
【００４５】
記憶部に記憶する参照信号は、適宜更新するとよい。この更新は、ユーザによる指示に基づいて行なってもよいし、タイマー回路を作動させて、所定の繰返しサイクルで自動的に更新するように構成してもよい。
【００４６】
本発明に係る半導体装置を駆動する駆動制御方法は、上記本発明の単位信号補正方法を実現するために半導体装置を駆動する方法であって、リセット部を介して単位構成要素の電荷生成部や電荷蓄積部に、通常使用時とは異なる値の基準電圧が与えられるようにリセット部を制御する工程と、このようにして基準電圧を与えた際に単位信号生成部から出力される単位信号に基づいて、単位構成要素から出力される単位信号を補正するための参照信号を生成するように参照信号生成部を制御する工程とを備えるものとした。
【００４７】
本発明に係る半導体装置を駆動する駆動制御装置は、本発明に係る駆動制御方法を実施するのに好適な装置、いわゆるタイミングジェネレータであって、リセット部を介して単位構成要素の電荷生成部や電荷蓄積部に、通常使用時とは異なる値の基準電圧が与えられるようにリセット部を制御するためのリセット駆動パルス（φＲ）と、このようにして基準電圧が与えられた際に、単位信号生成部から出力される単位信号に基づいて、単位構成要素から出力される単位信号を補正するための参照信号を生成するように参照信号生成部を制御するためのサンプリングパルスとを生成するパルス信号生成部を備えるものとした。このサンプリングパルスは、参照信号生成部の回路構成に応じて使用する数やタイミングが異なる。
【発明の効果】
【００４８】
本発明によれば、リセット部を介して単位構成要素の電荷生成部や電荷蓄積部に、通常使用時とは異なる値の基準電圧を与え、この際に、単位信号生成部から出力される単位信号に基づいて、単位構成要素から出力される単位信号を補正するための参照信号を生成し、この生成した参照信号に基づいて、単位信号生成部から出力される単位信号を補正することとした。これにより、従来とは異なる手法で、単位信号に対して処理を行なう際の参照信号を取得することができるようになった。
【００４９】
たとえば、それぞれ異なる複数の基準電圧を与え、この各基準電圧に応じて単位信号生成部から出力される単位信号に基づいて単位信号生成部におけるゲイン特性を補正するための補正信号を参照信号として生成し、この補正信号に基づいて単位信号生成部から出力される単位信号を補正すれば、単位信号生成部の電気特性のばらつきに起因する感度成分の固定パターンノイズを取り除くことができるようになる。
【００５０】
また、飽和電荷に相当する電荷を電荷生成部に注入可能な基準電圧を与え、この基準電圧に応じて単位信号生成部から出力される単位信号に基づいて単位構成要素についての飽和信号量を参照信号として生成することで、光を当てない状態でも各単位画素の飽和信号量を生成することができる。
【００５１】
飽和信号量を参照した所定の信号処理を行なう処理回路においては、デバイスごとに、各単位画素の飽和信号量を知ることができるから、生成された各単位画素の飽和信号量を参照して処理を行なうことで、デバイスごとに、飽和信号量のばらつきの影響を受けないように適切な処理を行なうことができる。たとえば、生成された各単位画素の飽和信号量を参照して、デバイスごとに最適なクリップレベルを簡単に決定することができ、これにより、デバイスごとに適切なクリップレベルでホワイトクリップを掛けることが可能になる。
【００５２】
加えて、単位信号生成部におけるオフセット性のノイズ成分を抑制する機能も備えるようにし、基準電圧が与えられた際には、このオフセット性のノイズ成分が抑制された単位信号に基づいて参照信号を生成するようにすれば、オフセット成分の影響を受けることなく、感度成分のＦＰＮを取り除く、すなわちオフセット成分だけでなく感度成分のＦＰＮも取り除くことができるので、従来よりも高画質な固体撮像装置を作ることができる。
【００５３】
このオフセット性のノイズ成分を抑制する機能も備える点は、飽和信号量を参照した所定の信号処理を行なう処理回路においても同様であり、これによって、オフセット成分の影響を受けることなく、飽和信号量を参照した所定の信号処理を、高精度に行なうことができるようになり、たとえば、デバイスごとに最適なクリップレベルでホワイトクリップを高精度に掛けることができ、従来よりも高画質な固体撮像装置を作ることができる。
【発明を実施するための最良の形態】
【００５４】
以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下においては、Ｘ−Ｙアドレス型の固体撮像装置の一例である、ＣＭＯＳ撮像素子をデバイスとして使用した場合を例に説明する。また、ＣＭＯＳ撮像素子は、全ての画素がＮＭＯＳよりなるものであるとして説明する。ただしこれは一例であって、対象となるデバイスはＭＯＳ型の撮像デバイスに限らない。光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知半導体装置の全てに、後述する全ての実施形態が同様に適用できる。
【００５５】
＜第１実施形態＞
図１は、本発明の第１実施形態に係るＣＭＯＳ固体撮像装置の概略構成図である。ここで、図１（Ａ）は、第１実施形態の固体撮像装置１の全体構成を示し、図１（Ｂ）は、その一部の回路の詳細を示している。この固体撮像装置１は、カラー画像を撮像し得るデジタルスチルカメラとして適用されるようになっている。
【００５６】
先ず、この固体撮像装置１は、入射光量に応じた信号を出力する受光素子を含む画素が行および列の２次元マトリクス状に配列された撮像部を有し、各画素からの信号出力が電圧信号であって、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理機能部が列ごとに設けられたカラム型の構成を有している。
【００５７】
図１（Ａ）に示すように、この固体撮像装置１は、複数の単位画素３が行および列に配列された画素部（撮像部）１０と、画素部１０の外側に設けられた駆動制御部７と、ＣＤＳ処理部２６と、出力アンプ２８とを備えている。出力アンプ２８は、撮像部１０の略全画素分（実質的に有効な全て）について、画素信号を１系統にして撮像信号Ｓ０として外部に出力する出力部の機能を備えている。
【００５８】
駆動制御部７としては、たとえば、水平走査回路１２と垂直走査回路１４とを備える。水平走査回路１２は、水平方向の読出列を規定する（後述するＣＤＳ処理部２６内の個々のカラム回路２６ａを選択する）水平デコーダ１２ａと、水平デコーダ１２ａにて規定された読出アドレスに従って、ＣＤＳ処理部２６の各信号を水平信号線１８に導く水平駆動回路（列選択シフトレジスタ）１２ｂとを有する。
【００５９】
垂直走査回路１４は、垂直方向の読出行を規定する（撮像部１０の行を選択する）垂直デコーダ１４ａと、垂直デコーダ１４ａにて規定された読出アドレス上（行方向）の単位画素３に対する制御線にパルスを供給して駆動する垂直駆動回路（行選択シフトレジスタ）１４ｂとを有する。垂直駆動回路１４ｂ内には、図１５（Ａ）に示したＤＲＮ駆動バッファ１４０、転送駆動バッファ１５０、リセット駆動バッファ１５２などが含まれる。
【００６０】
ＣＤＳ処理部２６と水平走査回路１２との間の信号経路上には、図１（Ｂ）に示すように、各垂直信号線１９に対してドレイン端子が接続された負荷ＭＯＳトランジスタ１７１を含む負荷トランジスタ部１７２が配され、各負荷ＭＯＳトランジスタ１７１を駆動制御する負荷制御部（負荷ＭＯＳコントローラ）１７４が設けられている。
【００６１】
増幅用トランジスタ４２は各垂直信号線５３に接続されており、また垂直信号線５３は垂直列ごとに負荷ＭＯＳトランジスタ１７１のドレインに接続され、また各負荷ＭＯＳトランジスタ１７１のゲート端子には、負荷制御部１７４からの負荷制御信号ＣＴldが共通に入力されており、信号読出し時には、各増幅用トランジスタ４２に接続された負荷ＭＯＳトランジスタ１７１によって、予め決められた定電流を流し続けるようになっている。
【００６２】
図１では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の画素が配置される。
【００６３】
また、駆動制御部７の他の構成要素として、内部に所定タイミングの種々のパルス信号を生成するパルス信号生成部（図示せず）を含み、たとえば、水平走査回路１２、垂直走査回路１４、およびＣＤＳ処理部２６に所定タイミングのパルス信号を供給するタイミングジェネレータ（駆動制御装置の一例）２０が設けられている。たとえばこのタイミングジェネレータ２０は、水平アドレス信号を水平デコーダ１２ａへ、また垂直アドレス信号を垂直デコーダ１４ａへ出力し、各デコーダ１２ａ，１４ａは、それを受けて対応する行もしくは列を選択する。
【００６４】
これらの駆動制御部７の各要素は、画素部１０ととともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成され、半導体システムの一例である固体撮像素子（撮像デバイス）として構成されるのがよい。画素部１０の各単位画素３は、デバイス全体の基準電圧を規定するマスタ基準電圧としての接地（ＧＮＤ）に接続されている。
【００６５】
なお、このような構成に限らず、駆動制御装置の一例であるタイミングジェネレータ２０を、撮像部１０とは別の装置として構成して、撮像部１０や周辺回路を含む撮像装置（いわゆる撮像デバイス）と、外部のタイミングジェネレータ２０とで、固体撮像装置１を構成するようにしてもよい。すなわち、タイミングジェネレータ２０は、画素部１０や水平走査回路１２など、他の機能要素とは独立して、別の半導体集積回路として提供されてもよい。この場合、画素部１０や水平走査回路１２などから成る撮像デバイスとタイミングジェネレータ２０とにより、固体撮像装置１が構築される。この撮像装置は、周辺の信号処理回路や電源回路なども組み込まれた撮像モジュールとして提供されてもよい。
【００６６】
単位画素３は、垂直列選択のための、垂直制御線１５を介して垂直走査回路１４と、垂直信号線１９を介してＣＤＳ処理部２６と、それぞれ接続されている。
【００６７】
なお、垂直制御線１５は垂直走査回路１４から画素に入る配線全般を示す。たとえば図１５（Ａ）の画素における、転送配線５５とリセット配線５６や、ドレイン線が垂直走査回路１４から入る場合には、ドレイン線も含む。水平走査回路１２や垂直走査回路１４は、たとえばデコーダを含んで構成され、タイミングジェネレータ２０から与えられる駆動パルスに応答してシフト動作（走査）を開始するようになっている。このため、垂直制御線１５には、単位画素３を駆動するための種々のパルス信号（たとえば、リセットパルスＲＳＴ、転送パルスＴＲＧ、ＤＲＮ制御パルスＳＥＬなど）が含まれる。
【００６８】
画素部１０にて得られる画素信号は、垂直信号線１９を介して、また負荷トランジスタ部１７２を経由して、ＣＤＳ処理部２６に渡される。
【００６９】
ＣＤＳ処理部２６は、垂直列ごとに設けられており、１行分の画素の信号を受けて、その信号を処理する、いわゆるカラム回路構成となっている。たとえば、図１（Ｂ）に示すように、各カラム回路２６ａは、クランプ容量ＣＣＬＰとサンプルホールド容量ＣＳＨと、クランプトランジスタＴＲ１，サンプルホールドトランジスタＴＲ２を含み、タイミングジェネレータ２０から与えられる２つのサンプルパルスφＳＨおよびサンプルパルスφＣＬＰがカラム回路２６ａに入力される。
【００７０】
クランプトランジスタＴＲ１のソース端子とサンプルホールドトランジスタＴＲ２のドレイン端子とが接続され、この接続点はクランプ容量ＣＣＬＰを介して垂直信号線１９と接続されている。サンプルホールドトランジスタＴＲ２のソース端子と基準電位（接地）との間にサンプルホールド容量ＣＳＨが設けられ、その接続点が水平走査回路１２の水平駆動回路１２ｂの水平選択トランジスタＴＲ３（ソース端子）に接続される。
【００７１】
クランプトランジスタＴＲ１は、他のカラム回路２６ａと共通に、そのゲート端子にサンプルパルスφＣＬＰが印加され、そのドレイン端子にはクランプ電位ＶＣＬＰが印加される。またサンプルホールドトランジスタＴＲ２は、他のカラム回路２６ａと共通に、そのゲート端子にはサンプルパルスφＳＨが印加される。
【００７２】
このような構成のカラム回路２６ａにおいては、入力される２つのパルスに基づいて、垂直信号線１９を介して入力された電圧モードの画素信号に対して、画素リセット直後の信号レベル（ノイズレベル）と信号レベルとの差分をとる処理を行なう。これにより、固定パターンノイズ（ＦＰＮ；Fixed Pattern Noise ）やリセットノイズといわれるノイズ信号成分を取り除く。なお、ＣＤＳ処理部２６の後段には、必要に応じてＡＧＣ(Auto Gain Control) 回路やＡＤＣ(Analog Digital Converter)回路などをＣＤＳ処理部２６と同一の半導体領域に設けることも可能である。
【００７３】
また、第１実施形態のＣＤＳ処理部２６は、本発明の参照信号生成部の機能を備えており、タイミングジェネレータ２０による所定の駆動条件で制御されることにより、各単位画素３の画素信号生成部５（特に増幅用トランジスタ４２）におけるゲイン特性を補正するための補正データを生成することができるようになっている。
【００７４】
前述のように、このＣＤＳ処理部２６は、オフセット性の固定パターンノイズを抑制可能であるから、補正データを生成した際には、自動的に、オフセット性の固定パターンノイズも抑制されている補正データを得ることができる。この補正データを使うことで、画素信号生成部５（特に増幅用トランジスタ４２）のゲインのばらつきに起因する感度性の固定パターンノイズを抑制することができるようになる。
【００７５】
なお、生成された補正データには、リセットトランジスタ３６のばらつきが残らないので、特許文献３に記載の手法に比べて、感度成分の固定パターンノイズをより十分に抑制することができる。
【００７６】
ＣＤＳ処理部２６により処理された電圧信号は、水平デコーダ１２ａからの水平選択信号により駆動される水平選択トランジスタＴＲ３を介して水平信号線１８に伝達され、さらに出力アンプ２８に入力され、この後、撮像信号Ｓ０として外部回路２００に供給される。つまり、カラム型の固体撮像装置１においては、単位画素３からの出力信号（電圧信号）が、垂直信号線１９→ＣＤＳ処理部２６→水平信号線１８→出力アンプ２８の順で出力される。その駆動は、１行分の画素出力信号は垂直信号線１９を介してパラレルにＣＤＳ処理部２６に送り、ＣＤＳ処理後の信号は水平信号線１８を介してシリアルに出力するようにする。垂直制御線１５は、各行の選択を制御するものである。
【００７７】
なお、垂直列や水平列ごとの駆動が可能である限り、それぞれのパルス信号を単位画素３に対して行方向および列方向の何れに配するか、すなわちパルス信号を印加するための駆動クロック線の物理的な配線方法は自由である。
【００７８】
外部回路２００は、本実施形態の構成における特徴部分であるＦＰＮ抑制処理部２１０を含んで構成されている。第１実施形態のＦＰＮ抑制処理部２１０は、補正信号を用いて出力信号を補正することでＦＰＮを抑制する機能部分が、固体撮像装置１の出力段に１つだけ設けられている点に特徴を有する。
【００７９】
具体的には、第１実施形態のＦＰＮ抑制処理部２１０は、所定の駆動によりＣＤＳ処理部２６にて得られる補正信号Ｓcompを撮像部１０の一面分（各単位画素３分）について記憶するフレームメモリ２１２と、フレームメモリ２１２からの補正信号Ｓcompを使って、出力アンプ２８からの撮像信号Ｓ０を補正してＦＰＮが抑制された出力信号Ｓ１を得る補正処理部２１４とを有する。
【００８０】
なお、本実施形態では、ＦＰＮ抑制処理部２１０を撮像部１０とは別の外部回路２００として設けているが、このＦＰＮ抑制処理部２１０の全体もしくは一部（特に補正処理部２１４）を、画素部１０ととともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成され、半導体システムの一例である固体撮像素子（撮像デバイス）として構成してもよい。
【００８１】
フレームメモリ２１２には、電源オン時に所定のタイミングで自動的に補正信号Ｓcompを取り込むための制御信号ＰＷonと、ユーザの指示に基づいて補正信号Ｓcompを取り込みフレームメモリ２１２に記憶するための制御信号ＣＮＴ１とが入力されている。フレームメモリ２１２の記憶容量が１面分のみのときには、先に記憶してある補正データを今回取り込んだ補正データで更新するのがよい。その指示は、ユーザによるマニュアル指示であってもよいし、タイマー回路を用いて自動的に適宜更新する構成としてもよい。
【００８２】
なお、複数面分の容量を持たせておいて、適宜切り替えて使用するようにしてもよい。たとえば、工場出荷時に、デバイスもしくは装置ごとに、電源投入直後の補正データと、その他（好ましくはそれぞれ異なる複数）の環境条件のときの補正データを事前にフレームメモリ２１２に記憶させておくことができる。
【００８３】
こうすることで、装置側で自動的に環境条件の変動を検知し、使用すべき補正データを切り替えることで、ユーザの手を介在させることなく、ノイズ低減効果を自動的に環境に追従させることができ、使い勝手がよい。また、ユーザサイドで補正データを適宜更新すると、場合によっては不適切な補正データとなりＦＰＮを適切に除去できないことも起こり得るが、装置側で用意したデータを常に使うようにすれば、このような問題を防ぐことができる。
【００８４】
図２は、第１実施形態の固体撮像装置１を構成する単位画素３の一構成例を示した図である。第１実施形態の単位画素３の構成としては、少なくとも、フローティングディフュージョン３８と４つのトランジスタとを備えて構成されたものとする。すなわち、入射光を信号電荷に変換し蓄積する光電変換素子（フォトダイオード）を含んで構成された電荷生成部３２、フローティングディフュージョン３８、ドレインが実質的に第１電源ＶＤＤ側に接続可能な増幅トランジスタ４２、ドレインが実質的に第１電源ＶＤＤとは別の第２電源ＶＲＤに接続可能なリセットトランジスタ３６、電荷生成部３２で生成された信号電荷をフローティングディフュージョン３８に転送する転送ゲート用の読出選択用トランジスタ３４、および垂直列を選択する垂直選択用トランジスタ４０を含むものとする。
【００８５】
図１５（Ａ）に示した４ＴＲ構成との違いは、増幅用トランジスタ４２とリセットトランジスタ３６の各ドレイン端子を分離して、リセットトランジスタ３６と増幅用トランジスタ４２の各ドレイン端子の電源配線を、それぞれ異なる電源を供給するように構成している点にある。
【００８６】
図３は、第１実施形態の単位画素３を備えた固体撮像装置１における通常読出時の駆動タイミングの一例を示すタイミングチャートである。このようなタイミングは、タイミングジェネレータ２０の駆動制御の元で実行される。
【００８７】
ここで、図３では、特に読出期間中の転送ゲート配線（ＴＲＧ）５５、リセットゲート配線（ＲＳＴ）５６、および垂直ドレイン線（ＤＲＮ）５７に対する駆動パルスの波形パターンを示している。何れも、ローレベル“Ｌ”のときはディセーブル（インアクティブ）で、ハイレベル“Ｈ”のときにイネーブル（アクティブ）であるものとする。このタイミングチャートによって、第１実施形態の固体撮像装置１におけるＦＰＮ抑制の動作が理解される。後述する他の実施形態でも同様である。
【００８８】
電源投入後、垂直選択パルスφＳＥＬをアクティブとすることで対応する単位画素３を選択した後（ｔ１０）、リセットパルスφＲをアクティブにしてリセットトランジスタ３６をオンさせるせることで（ｔ１）、リセットトランジスタ３６のドレインとフローティングディフュージョン３８を導通させ、フローティングディフュージョン３８をリセットトランジスタ３６を通して第２電源ＶＲＤにリセットする。これにより、電荷生成部３２から読出選択用トランジスタ３４を経由してフローティングディフュージョン３８に転送された不要電荷が第２電源ＶＲＤに掃き出される。
【００８９】
またこれと同時に（ｔ１）、第２電源ＶＲＤを第１電源ＶＤＤよりも小さな第１電圧ＶＲＤ１に変化させると、垂直信号線５３に信号電圧ＶＳ１が現れる。そこで、サンプルパルスφＣＬＰおよびサンプルパルスφＳＨをアクティブとしてクランプトランジスタＴＲ１およびサンプルホールドトランジスタＴＲ２をオンさせることで（ｔ１２〜ｔ１３）、このときの第１信号電圧ＶＳ１をクランプ容量ＣＣＬＰに記憶させる。なお、サンプルパルスφＳＨについては、ｔ１３以降もオン状態を維持させておく。
【００９０】
次にリセットトランジスタ３６をオン状態としたままで、第２電源ＶＲＤを第１電圧ＶＲＤ１よりも小さい第２電圧ＶＲＤ２に変化させると（ｔ１４）、垂直信号線５３に第２信号電圧ＶＳ２が現れる。このとき、ｔ１４以降もサンプルパルスφＳＨについてはオン状態を維持させておくことで、クランプ容量ＣＣＬＰを通して、サンプルホールド容量ＣＳＨに第１信号電圧ＶＳ１と第２信号電圧ＶＳ２の差分信号ΔＶが現れるので、サンプルパルスφＳＨを立ち下げる（ｔ１５）。こうすることで、サンプルホールド容量ＣＳＨには、第１信号電圧ＶＳ１と第２信号電圧ＶＳ２の差分信号ΔＶが記憶される。第１信号電圧ＶＳ１と第２信号電圧ＶＳ２の差分信号ΔＶは、増幅用トランジスタ４２のゲインに相当する信号である。
【００９１】
サンプルホールド容量ＣＳＨに差分信号ΔＶが記憶された後には、リセットパルスφＲをインアクティブとし（ｔ１６）、さらにこの後には垂直選択パルスφＳＥＬをインアクティブとする（ｔ１７）。
【００９２】
次に、水平駆動回路（列選択シフトレジスタ）１２ｂでサンプルホールド容量ＣＳＨに記憶された差分信号ΔＶを出力アンプ２８側に送り、出力アンプ２８の後段に配されたフレームメモリ２１２に記憶させる。
【００９３】
上記と同様のことを全ての単位画素３について行ない、各単位画素３の増幅用トランジスタ４２のゲインに相当する撮像部１０全体の補正信号Ｓcompをフレームメモリ２１２に記憶させておく。
【００９４】
補正処理部２１４は、撮像部１０から撮像信号を取り出す際に、フレームメモリ２１２に記憶された差分信号ΔＶを、感度性のＦＰＮを除去するための補正信号Ｓcompとして使用して、出力アンプ２８からの撮像信号Ｓ０に対して信号処理を行なうことにより、感度性のＦＰＮが取り除かれた撮像信号Ｓ１を生成する。ここで、このような信号処理としては、たとえば撮像部１０の各単位画素３からの撮像信号Ｓ０を補正信号Ｓcompで除算するなどの方法が挙げられる。
【００９５】
このように、第１実施形態の固体撮像装置１に依れば、フローティングディフュージョン３８と４つのトランジスタとを備えて構成された単位画素３において、リセットトランジスタ３６を介して各単位画素３のフローティングディフュージョン３８に外部から複数の基準電圧（本例では第１電圧ＶＲＤ１と第２電圧ＶＲＤ２）を与えて、その基準電圧に応じたＣＤＳ処理部２６の構成要素により得られる複数の参照信号（本例では第１信号電圧ＶＳ１と第２信号電圧ＶＳ２）から単位画素３ごとの増幅用トランジスタ４２のゲインを補正するための補正データ（本例では補正信号Ｓcomp）を生成し、固体撮像装置１の出力段（本例においては出力アンプ２８の後）において、生成した補正データに基づいて、増幅用トランジスタ４２のゲインのばらつきに起因する感度性の固定パターンノイズを抑制するようにした。
【００９６】
リセットトランジスタ３６を介してフローティングディフュージョン３８に外部から複数の基準電圧を入れることで複数の参照信号を取得し、この複数の参照信号から補正データを生成することで、増幅用トランジスタ４２の電気特性のばらつきに起因するＦＰＮのうち、オフセット成分だけでなく感度成分も取り除くことができるので、従来よりも高画質な固体撮像装置を作ることができる。
【００９７】
なお、第１実施形態では、第１電圧ＶＲＤ１＞第２電圧ＶＲＤ２としたが、第１電源ＶＤＤより小さな２つの異なる電圧であればよく、場合によっては大小関係が逆転（第１電圧ＶＲＤ１＜第２電圧ＶＲＤ２）していてもよい。第１電圧ＶＲＤ１と第２電圧ＶＲＤ２は、撮像部１０に実際に光が入射されたときの動作範囲で選ばれることが望ましい。
【００９８】
また、補正信号Ｓcompを生成する際は、メカシャッタなどの方法で遮光することが望ましい。
【００９９】
さらに、この第１実施形態では、図１（Ｂ）に示すような構成のＣＤＳ処理部２６を使って補正信号Ｓcompを生成しているが、このような構成に限らず、たとえば、差分モードを持つ処理を利用することで、信号レベルとリセットレベルを取り出し、この２つの差分に基づいて補正信号Ｓcompを取得するものなど、別の回路構成であってもよい。タイミングジェネレータ２０は、このＣＤＳ処理部２６の回路構成の変更に応じて、サンプリングパルスの数やタイミングを適宜変更する。
【０１００】
また、この第１実施形態では、第１電圧ＶＲＤ１と第２電圧ＶＲＤ２の２つの基準電圧に対応する信号を用いて補正信号Ｓcompを生成したが、３つ以上の基準電圧から補正信号Ｓcompを生成してもよい。
【０１０１】
さらにこの第１実施形態では、補正信号Ｓcompを制御信号ＰＷonに基づいて電源投入直後に自動的に１度だけ補正信号Ｓcompを生成しフレームメモリ２１２に取り込むことで、補正処理部２１４にて電源投入直後に自動的にＦＰＮを補正することができるようにしているが、これに限らず、制御信号ＣＮＴ１を用いて任意のタイミングで補正信号Ｓcompを更新してもよい。
【０１０２】
こうすることで、ユーザが希望する任意のタイミングでＦＰＮを補正することができるようになる。たとえば、当初は室内にいて撮像していたが、電源をオンさせたまま環境条件（たとえば温度）の異なる室外に出て撮像を継続する場合、室内と室外での適切な補正量が変わり得る。このような場合、室外に出てからの任意のタイミングで制御信号ＣＮＴ１をアクティブにすることで、室外でも、ＦＰＮの抑制効果を適切にすることができる。
【０１０３】
＜第２実施形態＞
図４は、本発明の第２実施形態に係るＣＭＯＳ固体撮像装置を構成する単位画素３の一構成例を示した図である。第２実施形態の固体撮像装置１そのものの構成は、図１に示した第１実施形態のものと同様である。
【０１０４】
第２実施形態の単位画素３の構成としては、第１実施形態の単位画素３と同様に、少なくとも、フローティングディフュージョン３８と４つのトランジスタとを備えて構成されたものとする。ただし、第１実施形態とは異なり、リセットトランジスタ３６と増幅用トランジスタ４２の各ドレイン端子に共通の第１電源ＶＤＤ（＝第２電源ＶＲＤ）を供給する構成とする。つまり、単位画素３の構成としては、図１５（Ａ）に示した従来の４ＴＲ構成と同様である。
【０１０５】
図２に示した第１実施形態の単位画素３の構成では、増幅用トランジスタ４２とリセットトランジスタ３６の各ドレイン端子を分離して、それぞれ異なる電源を供給するように構成されていたが、このようにすると２つのドレイン用の電源と配線が必要となり、それに伴い配線の引回しも複雑になるので、電荷生成部３２（たとえばフォトダイオード）の開口面積を大きくすることが難しく、飽和や感度を増やすことが困難となる。
【０１０６】
これに対して、図４に示した第２実施形態の単位画素３の構成では、増幅用トランジスタ４２とリセットトランジスタ３６の各ドレイン端子に共通に電源を供給することができるので、第１実施形態の単位画素３に比べて、配線の引回しが容易となり、電荷生成部３２（たとえばフォトダイオード）の開口面積を大きくすることができる。これによって、第１実施形態の単位画素３よりも、飽和レベルや感度の大きな単位画素３を構成することができる。
【０１０７】
図５は、第２実施形態の単位画素３を備えた固体撮像装置１における通常読出時の駆動タイミングの一例を示すタイミングチャートである。
【０１０８】
電源投入後、垂直選択パルスφＳＥＬをアクティブとすることで対応する単位画素３を選択した後（ｔ１０）、リセットパルスφＲをアクティブにしてリセットトランジスタ３６をオンさせるせることで（ｔ１１）、リセットトランジスタ３６のドレインとフローティングディフュージョン３８を導通させ、フローティングディフュージョン３８をリセットトランジスタ３６を通して第２電源ＶＲＤにリセットする。これにより、電荷生成部３２から読出選択用トランジスタ３４を経由してフローティングディフュージョン３８に転送された不要電荷が第２電源ＶＲＤに掃き出される。この処理は、信号電荷蓄積の完了前に完結していればよい。
【０１０９】
またこれと同時に（ｔ１１）、第２電源ＶＲＤ（＝第１電源ＶＤＤ）を初期電圧ＶＤＤよりも小さな電圧ＶＲＤ１に変化させると、フローティングディフュージョン３８もこの第１電圧ＶＲＤ１と同じ電位になる。
【０１１０】
次にリセットパルスφＲをインアクティブとすることでリセットトランジスタ３６をオフさせて（ｔ１２）、この後に第２電源ＶＲＤ（＝第１電源ＶＤＤ）を初期電圧ＶＤＤに戻すと（ｔ１３）、垂直信号線５３に第１信号電圧ＶＳ１が現れる。そこで、サンプルパルスφＣＬＰおよびサンプルパルスφＳＨをアクティブとしてクランプトランジスタＴＲ１およびサンプルホールドトランジスタＴＲ２をオンさせることで（ｔ１４〜ｔ１５）、このときの第１信号電圧ＶＳ１をクランプ容量ＣＣＬＰに記憶させる。なお、サンプルパルスφＳＨについては、ｔ１５以降もオン状態を維持させておく。
【０１１１】
再びリセットパルスφＲをアクティブにしてリセットトランジスタ３６をオンさせるせることで第２電源ＶＲＤ（＝第１電源ＶＤＤ）を第１電圧ＶＲＤ１よりも小さい第２電圧ＶＲＤ２に変化させると（ｔ１６）、フローティングディフュージョン３８もこの第２電圧ＶＲＤ２と同じ電位になる。
【０１１２】
次にリセットパルスφＲをインアクティブとすることでリセットトランジスタ３６をオフさせて（ｔ１７）、この後に第２電源ＶＲＤ（＝第１電源ＶＤＤ）を初期電圧ＶＤＤに戻すと（ｔ１８）、垂直信号線５３に第２信号電圧ＶＳ２が現れる。このとき、ｔ１５以降もサンプルパルスφＳＨについてはオン状態を維持させておくことで、クランプ容量ＣＣＬＰを通して、サンプルホールド容量ＣＳＨに第１信号電圧ＶＳ１と第２信号電圧ＶＳ２の差分信号ΔＶが現れるので、サンプルパルスφＳＨを立ち下げる（ｔ１９）。こうすることで、サンプルホールド容量ＣＳＨには、差分信号ΔＶが記憶される。第１信号電圧ＶＳ１と第２信号電圧ＶＳ２の差分信号ΔＶは、増幅用トランジスタ４２のゲインに相当する信号である。
【０１１３】
サンプルホールド容量ＣＳＨに差分信号ΔＶが記憶された後には、垂直選択パルスφＳＥＬをインアクティブとする（ｔｅ）。
【０１１４】
次に、水平駆動回路（列選択シフトレジスタ）１２ｂでサンプルホールド容量ＣＳＨに記憶された差分信号ΔＶを出力アンプ２８側に送り、出力アンプ２８の後段に配されたフレームメモリ２１２に記憶させる。補正処理部２１４は、フレームメモリ２１２に記憶させた差分信号ΔＶを、感度性のＦＰＮを除去するための補正信号Ｓcompとして使用する。
【０１１５】
上記と同様のことを全ての単位画素３について行ない、各単位画素３の増幅用トランジスタ４２のゲインに相当する撮像部１０全体の補正信号Ｓcompをフレームメモリ２１２に記憶させておく。
【０１１６】
補正処理部２１４は、第１実施形態と同様に、撮像部１０から撮像信号を取り出す際に、フレームメモリ２１２に記憶された差分信号ΔＶを、感度性のＦＰＮを除去するための補正信号Ｓcompとして使用して、出力アンプ２８からの撮像信号Ｓ０に対して信号処理を行なうことにより、感度性のＦＰＮを取り除く。
【０１１７】
このように、第２実施形態の固体撮像装置１では、単位画素３の構成を第１実施形態と異なり、増幅用トランジスタ４２とリセットトランジスタ３６のドレインを共通としたことで、補正データを取得するには、手順が第１実施形態と異なるようになったが、問題なく補正データを取得することができる。
【０１１８】
これにより、第２実施形態の固体撮像装置１においても、第１実施形態の固体撮像装置１と同様に、フローティングディフュージョン３８と４つのトランジスタとを備えて構成された単位画素３において、リセットトランジスタ３６を介して各単位画素３のフローティングディフュージョン３８に外部から複数の基準電圧（本例では第１電圧ＶＲＤ１と第２電圧ＶＲＤ２）を与えて、その基準電圧に応じたＣＤＳ処理部２６の構成要素により得られる複数の参照信号（本例では第１信号電圧ＶＳ１と第２信号電圧ＶＳ２）から単位画素３ごとの増幅用トランジスタ４２のゲインを補正するための補正データ（本例では補正信号Ｓcomp）を生成し、固体撮像装置１の出力段（本例においては出力アンプ２８の後）において、生成した補正データに基づいて、増幅用トランジスタ４２のゲインのばらつきに起因する感度性の固定パターンノイズを抑制することができる。
【０１１９】
よって、第１実施形態の固体撮像装置１と同様に、増幅用トランジスタ４２の電気特性のばらつきに起因するＦＰＮのうち、オフセット成分だけでなく感度成分も取り除くことができるので、従来よりも高画質な固体撮像装置を作ることができる。
【０１２０】
加えて、前述のように、電荷生成部３２（たとえばフォトダイオード）の開口面積を第１実施形態の単位画素３よりも大きくすることができるので、第１実施形態の単位画素３よりも、飽和レベルや感度を大きくすることができる。
【０１２１】
なお、第２実施形態においても、第１実施形態と同様の変形や補正信号Ｓcompの生成を行なうことができる。たとえば、第１電圧ＶＲＤ１＜第２電圧ＶＲＤ２としてもよいし、メカシャッタなどで遮光して補正信号Ｓcompを生成するのがよい。また、ＣＤＳ処理部２６は、図１（Ｂ）に示す構成に限らない。また、３つ以上の基準電圧から補正信号Ｓcompを生成してもよい。さらに、制御信号ＰＷonに基づく電源投入直後の１回だけ補正信号Ｓcompを生成することに限らず、制御信号ＣＮＴ１を用いて任意のタイミングで補正信号Ｓcompを更新してもよい。
【０１２２】
＜第３実施形態＞
図６は、本発明の第３実施形態に係るＣＭＯＳ固体撮像装置の概略構成図である。ここで、図６（Ａ）は、第３実施形態の固体撮像装置１の全体構成を示し、図６（Ｂ）は、負荷トランジスタ部１７２以降の回路の詳細を示した図である。この撮像部１０を構成する単位画素３並びにその駆動方法は、上述した第１実施形態あるいは第２実施形態の何れであってもよい。
【０１２３】
この第３実施形態の固体撮像装置１は、図示するように、第３実施形態のＦＰＮ抑制処理部２３０の構成として、列ごとに設けられた個々のカラム回路２６ａに対して補正処理部２３４（それぞれを２３４ａとする）を１つずつ設けている、つまり、補正信号を用いて出力信号を補正することでＦＰＮを抑制する機能部分が、ＣＤＳ処理部２６ごとに設けられている点に特徴を有する。
【０１２４】
第３実施形態の固体撮像装置１において、撮像部１０から撮像信号を取り出す際に、各補正処理部２３４ａは、フレームメモリ２３２に記憶された当該補正処理部２３４ａが属するＣＤＳ処理部２６ａにて生成された差分信号ΔＶを、感度性のＦＰＮを除去するための補正信号Ｓcompとして使用して、各カラム回路２６ａから出力される列ごとの画素信号Ｓ０ａを補正してＦＰＮが抑制された出力信号Ｓ１ａを出力することで、感度性のＦＰＮを取り除く。この結果、出力アンプ２８からは、感度性のＦＰＮが取り除かれた撮像信号Ｓ１が出力される。
【０１２５】
このように、第３実施形態の固体撮像装置１に依れば、フローティングディフュージョン３８と４つのトランジスタとを備えて構成された単位画素３において、リセットトランジスタ３６を介して各単位画素３のフローティングディフュージョン３８に外部から複数の基準電圧（本例では第１電圧ＶＲＤ１と第２電圧ＶＲＤ２）を与えて、その基準電圧に応じたＣＤＳ処理部２６の構成要素により得られる複数の参照信号（本例では第１信号電圧ＶＳ１と第２信号電圧ＶＳ２）から単位画素３ごとの増幅用トランジスタ４２のゲインを補正するための補正データ（本例では補正信号Ｓcomp）を生成し、カラム回路２６ａごと、つまり垂直列ごとに、生成した補正データに基づいて、増幅用トランジスタ４２のゲインのばらつきに起因する感度性の固定パターンノイズを抑制するようにした。
【０１２６】
これにより、デバイスのチップ面積は大きくなるが、各補正処理部２１４は垂直列ごとに独立して補正を行なうことができ、その分だけ補正処理の周波数を下げることができるのでノイズの点で、第１および第２実施形態よりも有利となる。また逆に言えば、フレームレートを上げることも容易になる。
【０１２７】
なお、第３実施形態においても、第１実施形態と同様の変形や補正信号Ｓcompの生成を行なうことができる。たとえば、第１電圧ＶＲＤ１＜第２電圧ＶＲＤ２としてもよいし、メカシャッタなどで遮光して補正信号Ｓcompを生成するのがよい。また、ＣＤＳ処理部２６は、図１（Ｂ）に示す構成に限らない。また、３つ以上の基準電圧から補正信号Ｓcompを生成してもよい。さらに、制御信号ＰＷonに基づく電源投入直後の１回だけ補正信号Ｓcompを生成することに限らず、制御信号ＣＮＴ１を用いて任意のタイミングで補正信号Ｓcompを更新してもよい。
【０１２８】
＜第４実施形態＞
図７は、本発明の第４実施形態に係るＣＭＯＳ固体撮像装置の概略構成図である。ここで、図７（Ａ）は、第４実施形態の固体撮像装置１の全体構成を示し、図７（Ｂ）は、負荷トランジスタ部１７２以降の回路の詳細を示した図である。この撮像部１０を構成する単位画素３は、上述した第１実施形態あるいは第２実施形態の何れであってもよい。なお、後述するように、その駆動方法は、上述した第１および第２実施形態とは異なる。
【０１２９】
この第４実施形態の固体撮像装置１は、フローティングディフュージョン３８と４つのトランジスタとを備えて構成された単位画素３において、リセットトランジスタ３６と読出選択用トランジスタ３４（すなわち転送ゲート）を介してフローティングディフュージョン３８だけでなく電荷生成部３２にも基準電圧を加えることで、増幅用トランジスタ４２に関しての感度性のＦＰＮを除去する点で、リセットトランジスタ３６を介してフローティングディフュージョン３８に基準電圧を加えることで増幅用トランジスタ４２に関しての感度性のＦＰＮを除去する第１〜第３実施形態と異なる。
【０１３０】
図示するように、負荷トランジスタ部１７２やＣＤＳ処理部２６などの出力アンプ２８以前の回路構成は第１や第２実施形態と同様である。一方、出力アンプ２８の後段に設けられた外部回路２００には、減算処理部２４６を含む第４実施形態のＦＰＮ抑制処理部２４０が設けられている。この第４実施形態のＦＰＮ抑制処理部２４０は、ＣＤＳ処理部２６にて得られる補正信号Ｓcompを撮像部１０の一面分について記憶するフレームメモリ２４２と、フレームメモリ２４２からの補正信号Ｓcompを使って、出力アンプ２８からの撮像信号Ｓ０を補正してＦＰＮが抑制された出力信号Ｓ１を得る補正処理部２４４と、フレームメモリ２４２に記憶された補正信号Ｓcompと撮像信号Ｓ０の差分を取り、減算結果である差分信号ΔＶをフレームメモリ２４２に記憶させる減算処理部２４６とを有する。
【０１３１】
第４実施形態のＦＰＮ抑制処理部２４０は、補正信号を用いて出力信号を補正することでＦＰＮを抑制する機能部分が、固体撮像装置１の出力段に１つだけ設けられている点では、第１や第２実施形態と共通する。この第４実施形態の構成においては、ＣＤＳ処理部２６と、フレームメモリ２４２および減算処理部２４６によって、本発明の参照信号生成部が構成される。
【０１３２】
図８は、第４実施形態の固体撮像装置１における通常読出時の駆動タイミングの一例を示すタイミングチャートである。
【０１３３】
電源投入後の任意のフレーム（第１フレームとする）にて、垂直選択パルスφＳＥＬをアクティブとすることで対応する単位画素３を選択した後（ｔ１０）、リセットパルスφＲをアクティブにしてリセットトランジスタ３６をオンさせるととともに転送パルスφＴＧをアクティブにして読出選択用トランジスタ３４をオンさせて転送ゲートを開くことで（ｔ１）、リセットトランジスタ３６のドレインとフローティングディフュージョン３８および電荷生成部３２を導通させ、フローティングディフュージョン３８および電荷生成部３２をリセットトランジスタ３６を通して第２電源ＶＲＤにリセットする。これにより、電荷生成部３２や、電荷生成部３２から読出選択用トランジスタ３４を経由してフローティングディフュージョン３８に転送された不要電荷が第２電源ＶＲＤに掃き出される。
【０１３４】
またこれと同時に（ｔ１）、第２電源ＶＲＤを第１電源ＶＤＤよりも小さな第１電圧ＶＲＤ１に変化させると、電荷生成部３２に第１電圧ＶＲＤ１に対応する電荷が注入される。
【０１３５】
次に転送パルスφＴＧをインアクティブにすることで読出選択用トランジスタ３４をオフさせて転送ゲートを閉じ（ｔ１２）、この後第２電源ＶＲＤを初期電圧ＶＤＤに戻すことで（ｔ１３）、フローティングディフュージョン３８を初期電圧ＶＤＤにリセットする。この後、リセットパルスφＲをインアクティブにしてリセットトランジスタ３６をオフさせると（ｔ１４）、垂直信号線５３に第１リセットレベルＶＲ１が現れる。
【０１３６】
そこで、サンプルパルスφＣＬＰおよびサンプルパルスφＳＨをアクティブとしてクランプトランジスタＴＲ１およびサンプルホールドトランジスタＴＲ２をオンさせることで（ｔ１５〜ｔ１６）、このときの第１リセットレベルＶＲ１をクランプ容量ＣＣＬＰに記憶させる。なお、サンプルパルスφＳＨについては、ｔ１６以降もオン状態を維持させておく。
【０１３７】
次に、転送パルスφＴＧをアクティブにして読出選択用トランジスタ３４をオンさせて転送ゲートを開いて先ほど電荷生成部３２に注入した電荷をフローティングディフュージョン３８に読み出すと（ｔ１７〜ｔ１８）、垂直信号線５３に第１信号電圧ＶＳ１が現れる。このときクランプ容量ＣＣＬＰを通して、サンプルホールド容量ＣＳＨに第１信号電圧ＶＳ１と第１リセットレベルＶＲ１の差分である第１差分信号ΔＶＤ１が現れるので、サンプルパルスφＳＨを立ち下げる（ｔ１９）。こうすることで、サンプルホールド容量ＣＳＨには、第１差分信号ΔＶＤ１が記憶される。
【０１３８】
次に、水平駆動回路１２ｂ（列選択シフトレジスタ）でサンプルホールド容量ＣＳＨに記憶された第１差分信号ΔＶＤ１を出力アンプ２８側に送り、出力アンプ２８の後段に配されたフレームメモリ２４２に記憶させる。サンプルホールド容量ＣＳＨに第１差分信号ΔＶＤ１が記憶された後には、垂直選択パルスφＳＥＬをインアクティブとする（ｔｅ１）。
【０１３９】
上記と同様のことを全ての単位画素３について行ない、基準電圧ＶＲＤ１に対応した撮像部１０全体の第１差分信号ΔＶＤ１をフレームメモリ２１２に記憶させておく。
【０１４０】
引き続き、次のフレーム（第２フレーム）で、第２電源ＶＲＤを第１電圧ＶＲＤ１よりも小さい第２電圧ＶＲＤ２に変化させて前述の同様の動作を行なうことで、第２差分信号ΔＶＤ２をサンプルホールド容量ＣＳＨに記憶させる。すなわち、垂直選択パルスφＳＥＬをアクティブとすることで対応する単位画素３を選択した後（ｔ２０）、リセットパルスφＲをアクティブにしてリセットトランジスタ３６をオンさせるととともに転送パルスφＴＧをアクティブにして読出選択用トランジスタ３４をオンさせて転送ゲートを開くことで（ｔ２１）、リセットトランジスタ３６のドレインとフローティングディフュージョン３８および電荷生成部３２を導通させ、フローティングディフュージョン３８および電荷生成部３２をリセットトランジスタ３６を通して第２電源ＶＲＤにリセットする。これにより、電荷生成部３２や、電荷生成部３２から読出選択用トランジスタ３４を経由してフローティングディフュージョン３８に転送された不要電荷が第２電源ＶＲＤに掃き出される。
【０１４１】
またこれと同時に（ｔ２１）、第２電源ＶＲＤを第１電圧ＶＲＤ１よりも小さい第２電圧ＶＲＤ２に変化させると、電荷生成部３２に第２電圧ＶＲＤ２に対応する電荷が注入される。
【０１４２】
次に転送パルスφＴＧをインアクティブにすることで読出選択用トランジスタ３４をオフさせて転送ゲートを閉じ（ｔ２２）、この後第２電源ＶＲＤを初期電圧ＶＤＤに戻すことで（ｔ２３）、フローティングディフュージョン３８を初期電圧ＶＤＤにリセットする。この後、リセットパルスφＲをインアクティブにしてリセットトランジスタ３６をオフさせると（ｔ２４）、垂直信号線５３に第２リセットレベルＶＲ２が現れる。
【０１４３】
そこで、サンプルパルスφＣＬＰおよびサンプルパルスφＳＨをアクティブとしてクランプトランジスタＴＲ１およびサンプルホールドトランジスタＴＲ２をオンさせることで（ｔ２５〜ｔ２６）、このときの第２リセットレベルＶＲ２をクランプ容量ＣＣＬＰに記憶させる。なお、サンプルパルスφＳＨについては、ｔ１２６以降もオン状態を維持させておく。
【０１４４】
次に、転送パルスφＴＧをアクティブにして読出選択用トランジスタ３４をオンさせて転送ゲートを開いて先ほど電荷生成部３２に注入した電荷をフローティングディフュージョン３８に読み出すと（ｔ２７〜ｔ２８）、垂直信号線５３に第２信号電圧ＶＳ２が現れる。このときクランプ容量ＣＣＬＰを通して、サンプルホールド容量ＣＳＨに第２信号電圧ＶＳ２と第２リセットレベルＶＲ２の差分である第２差分信号ΔＶＤ２が現れるので、サンプルパルスφＳＨを立ち下げる（ｔ２９）。こうすることで、サンプルホールド容量ＣＳＨには、第２差分信号ΔＶＤ２が記憶される。サンプルホールド容量ＣＳＨに第２差分信号ΔＶＤ２が記憶された後には、垂直選択パルスφＳＥＬをインアクティブとする（ｔｅ２）。
【０１４５】
次に、水平駆動回路１２ｂ（列選択シフトレジスタ）でサンプルホールド容量ＣＳＨに記憶された第２差分信号ΔＶＤ２を出力アンプ２８側に送り、出力アンプ２８の後段に配されたＦＰＮ抑制処理部２４０の減算処理部２４６に送る。
【０１４６】
次に、ＦＰＮ抑制処理部２４０の減算処理部２４６では、前フレーム（第１フレーム）でフレームメモリ２４２に記憶させた第１差分信号ΔＶＤ１とサンプルホールド容量ＣＳＨに記憶されている対応する画素位置の第２差分信号ΔＶＤ２との差分を取り、その減算結果である差分信号ΔＶをフレームメモリ２４２に記憶させる。この差分信号ΔＶは、増幅用トランジスタ４２のゲインに相当する信号である。
【０１４７】
上記と同様のことを全ての単位画素３について行なうことにより、各単位画素３の増幅用トランジスタ４２のゲインに相当する補正信号Ｓcompに対応した差分信号ΔＶが生成され、フレームメモリ２４２に記憶される。
【０１４８】
補正処理部２４４は、撮像部１０から撮像信号を取り出す際に、第１実施形態などと同様に、フレームメモリ２４２に記憶された差分信号ΔＶを、感度性のＦＰＮを除去するための補正信号Ｓcompとして使用して、出力アンプ２８からの撮像信号Ｓ０に対して信号処理を行なうことにより、感度性のＦＰＮを取り除く。
【０１４９】
このように、第４実施形態の固体撮像装置１では、フローティングディフュージョン３８と４つのトランジスタとを備えて構成された単位画素３において、リセットトランジスタ３６と読出選択用トランジスタ３４（すなわち転送ゲート）を介して電荷生成部３２とフローティングディフュージョン３８とに外部から複数の基準電圧（本例では第１電圧ＶＲＤ１と第２電圧ＶＲＤ２）を与えて、その基準電圧に応じたＣＤＳ処理部２６の構成要素により得られる複数の参照信号（本例では第１差分信号ΔＶＤ１と第２差分信号ΔＶＤ２）から単位画素３ごとの増幅用トランジスタ４２のゲインを補正するための補正データ（本例では補正信号Ｓcomp）を生成し、固体撮像装置１の出力段（本例においては出力アンプ２８の後）において、生成した補正データに基づいて、増幅用トランジスタ４２のゲインのばらつきに起因する感度性の固定パターンノイズを抑制するようにした。
【０１５０】
よって、第１実施形態の固体撮像装置１と同様に、増幅用トランジスタ４２の電気特性のばらつきに起因するＦＰＮのうち、オフセット成分だけでなく感度成分も取り除くことができるので、従来よりも高画質な固体撮像装置を作ることができる。
【０１５１】
ここで、第４実施形態のＦＰＮ抑制処理部２４０では、補正信号Ｓcompを生成するには２フレームが必要であり、その間のサンプリング回数は、第１や第２実施形態の２回に対して４回と２倍になるが、電荷生成部３２の状況も反映された補正信号Ｓcompを得ることができる。よって、電荷生成部３２のばらつきを吸収しつつ、感度成分のＦＰＮを取り除くことができる。
【０１５２】
なお、第４実施形態においても、第１実施形態と同様の変形や補正信号Ｓcompの生成を行なうことができる。たとえば、第１電圧ＶＲＤ１＜第２電圧ＶＲＤ２としてもよいし、メカシャッタなどで遮光して補正信号Ｓcompを生成するのがよい。また、ＣＤＳ処理部２６は、図１（Ｂ）に示す構成に限らない。また、３つ以上の基準電圧から補正信号Ｓcompを生成してもよい。さらに、制御信号ＰＷonに基づく電源投入直後の１回だけ補正信号Ｓcompを生成することに限らず、制御信号ＣＮＴ１を用いて任意のタイミングで補正信号Ｓcompを更新してもよい。
【０１５３】
＜第５実施形態＞
図９は、本発明の第５実施形態に係るＣＭＯＳ固体撮像装置の概略構成図である。ここで、図９（Ａ）は、第５実施形態の固体撮像装置１の全体構成を示し、図９（Ｂ）は、負荷トランジスタ部１７２以降の回路の詳細を示した図である。この撮像部１０を構成する単位画素３並びにその駆動方法としては、上述した第４実施形態を用いる。
【０１５４】
この第５実施形態の固体撮像装置１は、図示するように、第５実施形態のＦＰＮ抑制処理部２５０の構成として、列ごとに設けられた個々のカラム回路２６ａに対して補正処理部２５４（それぞれを２５４ａとする）を１つずつ設けている、つまり、補正信号を用いて出力信号を補正することでＦＰＮを抑制する機能部分が、ＣＤＳ処理部２６ごとに設けられている点で、第３実施形態と共通する。
【０１５５】
第５実施形態の固体撮像装置１において、撮像部１０から撮像信号を取り出す際に、各補正処理部２５４ａは、フレームメモリ２５２に記憶された差分信号ΔＶを、感度性のＦＰＮを除去するための補正信号Ｓcompとして使用して、各カラム回路２６ａから出力される列ごとの画素信号Ｓ０ａに対して信号処理を行なうことにより、感度性のＦＰＮを取り除く。この第５実施形態の構成においては、ＣＤＳ処理部２６と、フレームメモリ２５２および減算処理部２５６によって、本発明の参照信号生成部が構成される。
【０１５６】
このように、第５実施形態の固体撮像装置１に依れば、フローティングディフュージョン３８と４つのトランジスタとを備えて構成された単位画素３において、リセットトランジスタ３６を介して各単位画素３のフローティングディフュージョン３８に外部から複数の基準電圧（本例では第１電圧ＶＲＤ１と第２電圧ＶＲＤ２）を与えて、その基準電圧に応じたＣＤＳ処理部２６の構成要素により得られる複数の参照信号（本例では第１差分信号ΔＶＤ１と第２差分信号ΔＶＤ２）から単位画素３ごとの増幅用トランジスタ４２のゲインを補正するための補正データ（本例では補正信号Ｓcomp）を生成し、カラム回路２６ａごと、つまり垂直列ごとに、生成した補正データに基づいて、増幅用トランジスタ４２のゲインのばらつきに起因する感度性の固定パターンノイズを抑制するようにした。
【０１５７】
これにより、第３実施形態と同様に、デバイスのチップ面積は大きくなるが、各補正処理部２５４ａは垂直列ごとに独立して補正を行なうことができ、その分だけ補正処理の周波数を下げることができるのでノイズの点で、第４実施形態よりも有利となる。また逆に言えば、フレームレートを上げることも容易になる。
【０１５８】
なお、第５実施形態においても、第１実施形態と同様の変形や補正信号Ｓcompの生成を行なうことができる。たとえば、第１電圧ＶＲＤ１＜第２電圧ＶＲＤ２としてもよいし、メカシャッタなどで遮光して補正信号Ｓcompを生成するのがよい。また、ＣＤＳ処理部２６は、図１（Ｂ）に示す構成に限らない。また、３つ以上の基準電圧から補正信号Ｓcompを生成してもよい。さらに、制御信号ＰＷonに基づく電源投入直後の１回だけ補正信号Ｓcompを生成することに限らず、制御信号ＣＮＴ１を用いて任意のタイミングで補正信号Ｓcompを更新してもよい。
【０１５９】
＜第６実施形態＞
図１０は、本発明の第６実施形態に係るＣＭＯＳ固体撮像装置の概略構成図である。ここで、図１０（Ａ）は、第６実施形態の固体撮像装置１の全体構成を示し、図１０Ｂ）は、負荷トランジスタ部１７２以降の回路の詳細を示した図である。この撮像部１０を構成する単位画素３とその駆動方法は、上述した第１実施形態あるいは第２実施形態の何れであってもよい。
【０１６０】
この第６実施形態の固体撮像装置１は、フレームメモリを用いずにＦＰＮを補正する構成としている点で、フレームメモリを用いてＦＰＮを補正する構成である第１〜第５実施形態と異なる。
【０１６１】
図示するように、第６実施形態のＦＰＮ抑制処理部２６０は、サンプルホールド部２７と補正処理部２６４とを備えて構成されている。ここで、サンプルホールド部２７と補正処理部２６４とは、それぞれ列ごとに設けられた個々のカラム回路２６ａに対してサンプルホールド部２７（それぞれを２７ａとする）および補正処理部２６４（それぞれを２６４ａとする）を１つずつ設けている、つまり、補正信号を用いて出力信号を補正することでＦＰＮを抑制する機能部分が、ＣＤＳ処理部２６ごとに設けられている点で、第３や第５実施形態と共通する。この第６実施形態の構成においては、ＣＤＳ処理部２６とサンプルホールド部２７によって、本発明の参照信号生成部が構成される。
【０１６２】
一方、第３や第５実施形態と異なる点として、第６実施形態のＦＰＮ抑制処理部２６０は、サンプルホールド部２７を備えており、列ごとに設けられたカラム回路２６ａからの信号を記憶するための記憶容量ＣＳと記憶容量ＣＳへの記憶動作を制御する制御トランジスタＴＲ４とを含むサンプルホールド部２７ａを、各補正処理部２６４ａの入力側に備えている。制御トランジスタＴＲ４のゲートには、制御パルスφＳが印加される。
【０１６３】
各補正処理部２６４ａの２つの入力端のうちの一方には、制御トランジスタＴＲ４のドレインが接続され、他方には制御トランジスタＴＲ４のソースと、他方の端子が基準電位（接地）に接続された記憶容量ＣＳとが接続されており、これにより、一方の入力端には、カラム回路２６ａからの画素信号Ｓ０ａが入力され、他方の入力端には、記憶容量ＣＳが記憶した信号が入力されるようになっている。
【０１６４】
補正処理部２６４ａは、サンプルホールド容量ＣＳＨに記憶させた補正信号Ｓcompを使って、記憶容量ＣＳに記憶させた画素信号Ｓ０ａに対して補正を加えることでＦＰＮを抑制する。ここで、このような信号処理としては、たとえば撮像部１０の各カラム回路２６ａからの画素信号Ｓ０ａを補正信号Ｓcompで除算するなどの方法が挙げられる。
【０１６５】
図１１は、第６実施形態の固体撮像装置１における通常読出時の駆動タイミングの一例を示すタイミングチャートである。第６実施形態のＦＰＮ抑制処理部２６０においては、水平ブランキング期間に行ごとに補正信号Ｓcompを生成し補正することによってフレームメモリを用いることなく感度性のＦＰＮを除去するようにしている。
【０１６６】
たとえば、水平ブランキング期間に、図１１のような駆動方法で単位画素３を駆動する。すなわち、電源投入後、垂直選択パルスφＳＥＬをアクティブとすることで対応する単位画素３を選択した後（ｔ０）、リセットパルスφＲをアクティブにしてリセットトランジスタ３６をオンさせるせることで（ｔ１〜ｔ２）、リセットトランジスタ３６のドレインとフローティングディフュージョン３８を導通させ、フローティングディフュージョン３８をリセットトランジスタ３６を通して第２電源ＶＲＤにリセットする。これにより、電荷生成部３２から読出選択用トランジスタ３４を経由してフローティングディフュージョン３８に転送された不要電荷が第２電源ＶＲＤに掃き出される。
【０１６７】
次に、サンプルパルスφＣＬＰおよびサンプルパルスφＳＨをアクティブとしてクランプトランジスタＴＲ１およびサンプルホールドトランジスタＴＲ２をオンさせることで（ｔ３〜ｔ４）、このときの垂直信号線５３に現れるクランプ電圧ＶＣＰをクランプ容量ＣＣＬＰに記憶させる。なお、サンプルパルスφＳＨについては、ｔ１４以降もオン状態を維持させておく。
【０１６８】
次に、転送パルスφＴＧをアクティブにして読出選択用トランジスタ３４をオンさせて転送ゲートを開くことで（ｔ５〜ｔ６）、フローティングディフュージョン３８と電荷生成部３２を導通させる。これにより、電荷生成部３２から読出選択用トランジスタ３４を経由してフローティングディフュージョン３８に転送された信号電荷が読み出され、垂直信号線５３に信号電荷に対応した信号電圧ＶＳが現れるので、サンプルパルスφＳＨを立ち下げる（ｔ７）。こうすることで、サンプルホールド容量ＣＳＨには、クランプ電圧ＶＣＰと信号電圧ＶＳとの差分である差分信号ΔＶＳが記憶される。この差分信号ΔＶＳが、有効な画素信号Ｓ０ａである。
【０１６９】
サンプルホールド容量ＣＳＨに画素信号Ｓ０ａ（差分信号ΔＶＳ）が記憶された後には、垂直選択パルスφＳＥＬをインアクティブとする（ｔ８）。この後、制御パルスφＳをアクティブとすることで制御トランジスタＴＲ４をオンさせ（ｔ９ｓ〜ｔ９ｅ）、画素信号Ｓ０ａを記憶容量ＣＳに記憶させる。
【０１７０】
なお、上記のｔ０〜ｔ８までの駆動タイミングは、従来の固体撮像装置１において用いられる駆動タイミングと同じである。
【０１７１】
一方、この第６実施形態の特徴部分として、引き続き、第１あるいは第２実施形態のようにして、撮像部１０の単位画素３の構成に応じたタイミングで単位画素３を駆動することで、サンプルホールド容量ＣＳＨに差分信号ΔＶ（すなわち補正信号Ｓcomp）を記憶させる。
【０１７２】
撮像部１０から撮像信号を取り出す際に、各補正処理部２６４ａは、記憶容量ＣＳに記憶させた画素信号をサンプルホールド容量ＣＳＨに記憶させた補正信号Ｓcompを用いて除算などの信号処理を行なうことによって、感度性のＦＰＮを取り除く。
【０１７３】
ＦＰＮ抑制処理部２６０は、このような動作を、水平ブランキング期間ごとに、選択されている行の全画素に対して行なう。
【０１７４】
このように、第６実施形態の固体撮像装置１に依れば、フローティングディフュージョン３８と４つのトランジスタとを備えて構成された単位画素３において、リセットトランジスタ３６を介して各単位画素３のフローティングディフュージョン３８に外部から複数の基準電圧（本例では第１電圧ＶＲＤ１と第２電圧ＶＲＤ２）を与えて、その基準電圧に応じたＣＤＳ処理部２６の構成要素により得られる複数の参照信号（本例では第１差分信号ΔＶＤ１と第２差分信号ΔＶＤ２）から単位画素３ごとの増幅用トランジスタ４２のゲインを補正するための補正データ（本例では補正信号Ｓcomp）を生成し、カラム回路２６ａごと、つまり垂直列ごとに、生成した補正データに基づいて、増幅用トランジスタ４２のゲインのばらつきに起因する感度性の固定パターンノイズを抑制するようにした。
【０１７５】
これにより、第３や第５実施形態と同様に、デバイスのチップ面積は大きくなるが、各補正処理部２６４ａは垂直列ごとに独立して補正を行なうことができ、その分だけ補正処理の周波数を下げることができるのでノイズの点で、第１や第２実施形態よりも有利となる。また逆に言えば、フレームレートを上げることも容易になる。
【０１７６】
また、フレームメモリを備えずに処理しているので、補正信号Ｓcompを生成し続けなければならないが、フレームメモリを備えない分だけ回路構成がコンパクトになる。また、常に補正信号Ｓcompを生成し続けるので、環境変化に常に追従させることができる。
【０１７７】
なお、この第６実施形態では、画素信号Ｓ０ａを取り出した後に補正信号Ｓcompを生成しているが、場合によっては補正信号Ｓcompを先に生成して記憶容量ＣＳに記憶し、その後画素信号Ｓ０ａを取り出して補正するようにしてもよい。
【０１７８】
また、第６実施形態においても、第１実施形態と同様の変形や補正信号Ｓcompの生成を行なうことができる。たとえば、第１電圧ＶＲＤ１＜第２電圧ＶＲＤ２としてもよいし、メカシャッタなどで遮光して補正信号Ｓcompを生成するのがよい。また、ＣＤＳ処理部２６は、図１（Ｂ）に示す構成に限らない。また、３つ以上の基準電圧から補正信号Ｓcompを生成してもよい。
【０１７９】
＜第７実施形態＞
図１２は、本発明の第７実施形態に係るＣＭＯＳ固体撮像装置の概略構成図である。ここで、図１２（Ａ）は、第７実施形態の固体撮像装置１の全体構成を示し、図１２（Ｂ）は、負荷トランジスタ部１７２以降の回路の詳細を示した図である。この撮像部１０を構成する単位画素３は、上述した第１実施形態あるいは第２実施形態の何れであってもよい。固体撮像装置１の出力アンプ２８の前段側の回路構成自体は、従来の固体撮像装置と変わりがない。
【０１８０】
この第７実施形態の固体撮像装置１は、後述するように、上述した第１〜第６実施形態とは異なる駆動方法を採ることで、電荷生成部３２の飽和電荷量のばらつきを補正する点に特徴を有する。なお、この第７実施形態は、上述した第１〜第６実施形態と組み合わせることもできる。
【０１８１】
図示するように、第７実施形態の固体撮像装置１においては、出力アンプ２８の後段である外部回路２００が、補正処理部の一例であるホワイトクリップ処理部２７０を備えて構成されている。このホワイトクリップ処理部２７０の構成としては、基本的には、公知のクリップ回路を使用することができる。
【０１８２】
ただし、この第７実施形態の特徴部分として、後述する手順に基づいて得た、撮像部１０の各単位画素３についての飽和信号量を参照することで、従来の構成のホワイトクリップ処理回路よりも、より適切なクリップレベルを設定できるようになっている。本実施形態では、撮像部１０の各単位画素３についての飽和信号量を参照できるように、各単位画素３についての飽和信号量を記憶するフレームメモリ２７２と、フレームメモリ２７２に記憶されている飽和信号量に基づいて、全ての単位画素３について共通のクリップレベルを設定するクリップレベル設定部２７４と、出力アンプ２８からの各単位画素３の撮像信号Ｓ０が、クリップレベル設定部２７４により設定されたクリップレベル以上の場合には、撮像信号Ｓ１の出力レベルが設定されたクリップレベルで一定となるように補正するクリップ処理部２７６とを有する。
【０１８３】
なお、第７実施形態においては、ＣＤＳ処理部２６は、図１（Ｂ）に示す構成に限らない。たとえば、差分モードを持つ処理を利用することで、信号レベルとリセットレベルを取り出し、この２つの差分に基づいて補正信号Ｓcompを取得するものなど、別の回路構成であってもよい。
【０１８４】
また、この第７実施形態では、ホワイトクリップ処理部２７０を撮像部１０とは別の外部回路２００として設けているが、このホワイトクリップ処理部２７０の全体もしくは一部（特にクリップレベル設定部２７４とクリップ処理部２７６）を、画素部１０ととともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成され、半導体システムの一例である固体撮像素子（撮像デバイス）として構成してもよい。
【０１８５】
図１３は、第７実施形態の固体撮像装置１における通常読出時の駆動タイミングの一例を示すタイミングチャートである。第７実施形態においては、単位画素３を駆動するタイミングを従来のタイミングとは異なるものとすることで、従来の構成のクリップレベル設定回路よりも、より適切なクリップレベルを設定できる。
【０１８６】
たとえば、水平ブランキング期間に、図１３のような駆動方法で単位画素３を駆動する。すなわち、電源投入後、垂直選択パルスφＳＥＬをアクティブとすることで対応する単位画素３を選択した後（ｔ３０）、リセットパルスφＲをアクティブにしてリセットトランジスタ３６をオンさせるととともに転送パルスφＴＧをアクティブにして読出選択用トランジスタ３４をオンさせて転送ゲートを開くことで（ｔ３１）、リセットトランジスタ３６のドレインとフローティングディフュージョン３８および電荷生成部３２を導通させ、フローティングディフュージョン３８および電荷生成部３２をリセットトランジスタ３６を通して第２電源ＶＲＤにリセットする。これにより、電荷生成部３２や、電荷生成部３２から読出選択用トランジスタ３４を経由してフローティングディフュージョン３８に転送された不要電荷が第２電源ＶＲＤに掃き出される。
【０１８７】
またこれと同時に（ｔ３１）、第２電源ＶＲＤを０Ｖまたは０Ｖに近い電圧に変化させると、フローティングディフュージョン３８に飽和電荷に相当する電荷が注入されて飽和状態になる。
【０１８８】
次に転送パルスφＴＧをインアクティブにすることで読出選択用トランジスタ３４をオフさせて転送ゲートを閉じ（ｔ３２）、この後第２電源ＶＲＤを初期電圧ＶＤＤに戻すことで（ｔ３３）、フローティングディフュージョン３８を初期電圧ＶＤＤにリセットする。なお、リセットパルスφＲについては、ｔ３２以降もオン状態を維持させておく。
【０１８９】
この後、リセットパルスφＲをインアクティブにしてリセットトランジスタ３６をオフさせると（ｔ３４）、フローティングディフュージョン３８がリセットされ、垂直信号線５３にリセットレベルＶＲが現れる。そこで、サンプルパルスφＣＬＰおよびサンプルパルスφＳＨをアクティブとしてクランプトランジスタＴＲ１およびサンプルホールドトランジスタＴＲ２をオンさせることで（ｔ３５〜ｔ３６）、このときのリセットレベルＶＲをクランプ容量ＣＣＬＰに記憶させる。なお、サンプルパルスφＳＨについては、ｔ３６以降もオン状態を維持させておく。
【０１９０】
次に転送パルスφＴＧをアクティブにして読出選択用トランジスタ３４をオンさせて転送ゲートを開くことで飽和電荷を電荷生成部３２からフローティングディフュージョン３８に転送すると（ｔ３７〜ｔ３８）、垂直信号線５３に飽和レベルＶｓａｔが現れる。このときクランプ容量ＣＣＬＰを通して、サンプルホールド容量ＣＳＨに飽和レベルＶｓａｔとリセットレベルＶＲの差分信号ΔＶ（実効的な飽和電圧）が現れるのでサンプルパルスφＳＨを立ち下げる（ｔ３９）。こうすることで、サンプルホールド容量ＣＳＨには、飽和レベルＶｓａｔとリセットレベルＶＲの差分信号ΔＶすなわち実効的な飽和電圧Ｖｓａｔが記憶される。これにより、サンプルホールド容量ＣＳＨにはオフセット性のＦＰＮが取り除かれた飽和電圧Ｖｓａｔが記憶される。
【０１９１】
次に、水平駆動回路１２ｂ（列選択シフトレジスタ）でサンプルホールド容量ＣＳＨに記憶された差分信号ΔＶ（飽和電圧Ｖｓａｔ）を出力アンプ２８側に送り、出力アンプ２８の後段に配されたフレームメモリ２７２に記憶させる。
【０１９２】
クリップレベル適正化処理部２７０のクリップレベル設定部２７４は、フレームメモリ２７２に記憶されている差分信号ΔＶすなわちサンプルホールド容量ＣＳＨに記憶されたる飽和電圧Ｖｓａｔを使って、撮像部１０の全面すなわち全ての単位画素３について共通の、適正なクリップレベルＶclipを設定する。具体的には、飽和信号レベルが最も小さい単位画素３の飽和信号量と同レベルかそれよりも少し低い程度に、クリップレベルＶclipを設定する。
【０１９３】
そして、クリップ処理部２７６は、出力アンプ２８からの撮像信号Ｓ０、すなわち各単位画素３の画素信号Ｓ０ａがクリップレベル設定部２７４により設定されたクリップレベルＶclip以上の場合には、出力信号レベルをクリップレベルＶclipと同じにして出力する。こうすることで、単位画素３ごとに飽和信号レベルが異なっていても、それが画像上にムラとして現れないようにすることができる。
【０１９４】
図１４は、第７実施形態の固体撮像装置１における、クリップレベル適正化処理部２７０による飽和電圧を参照したクリップレベル設定の効果を説明する図である。
【０１９５】
単位画素が行列状に配列された固体撮像装置においては、製造プロセスに起因して単位画素ごとに飽和信号量がばらつくために、入射光が十分大きいとき飽和ムラとして画像に現れる。すなわち、単位画素の飽和電荷量を超えるほどの光量が撮像部へ入射すると、単位画素からの出力は飽和する。この飽和信号レベルは、当然に単位画素ごとに異なる。これが画像上にムラとして現れる。
【０１９６】
そのため多くの固体撮像装置では、ホワイトクリップ回路を設け、ある信号量（クリップレベル）を超えると、それ以上入射光が増えても出力が一定となるように、図１４のようにホワイトクリップを掛ける。単位画素ごとに飽和信号レベルが異なり、それが画像上にムラとして現れないようにするには、飽和信号レベルが最も小さい単位画素の飽和信号量と同レベルかそれよりも少し低い程度に、クリップレベルを設定する。
【０１９７】
ただし、このようにしてあるデバイスで設定したクリップレベルを他のデバイスにも同様に設定したのでは、不都合が生じる。飽和信号レベルは、単位画素ごとだけでなく、デバイスごとにも異なるからである。つまり、通常の固体撮像装置では、デバイスごとに飽和信号量がばらつくため、それぞれのデバイスで最適となるようなクリップレベルを定めることは難しい。仮に、それぞれのデバイスで最適となるようなクリップレベルを定めようとすれば、デバイスごとに、強い光を撮像部に入射させて飽和レベルを測定する必要があるが、このような作業は容易ではない。
【０１９８】
これに対して、第７実施形態の固体撮像装置１に依れば、フローティングディフュージョン３８と４つのトランジスタとを備えて構成された単位画素３において、リセットトランジスタ３６を介して各単位画素３の電荷生成部３２に外部から飽和レベルを設定可能な基準電圧（本例では０Ｖまたはその近傍）を与えて、その基準電圧に応じたＣＤＳ処理部２６の構成要素により得られる複数の参照信号（本例では飽和レベルＶｓａｔとリセットレベルＶＲ）から単位画素３ごとの電荷生成部３２の飽和レベルを補正するための補正データ（本例では差分信号ΔＶ＝Ｖｓａｔ）を生成し、固体撮像装置１の出力段（本例においては出力アンプ２８の後）において、生成した補正データに基づいて、全ての単位画素３について共通のクリップレベルＶclipを定めるようにした。この際には、メカシャッタなどの方法で遮光することも不要であるし、逆に、撮像部１０に光を当てていなくてもかまわない。
【０１９９】
リセットトランジスタ３６を介して電荷生成部３２に外部から所定の基準電圧を入れ、電荷生成部３２に飽和電荷に相当する電荷を注入することによって、オフセット性のＦＰＮが含まれない各単位画素３の飽和レベルＶｓａｔを求めることができるようになる。これにより、撮像部１０に光を当てない状態でも、クリップレベル適正化処理部２７０は、全ての単位画素３について、飽和レベルを簡単に求めることができる。
【０２００】
この結果、クリップレベル設定部２７４は、デバイスごとに適正なクリップレベルＶclipを簡単に決定することができ、これにより、デバイスごとに、クリップ処理部２７６にて最適なクリップレベルＶclipでホワイトクリップを掛けることができるようになる。
【０２０１】
なお、第７実施形態においても、第１実施形態と同様の変形や補正信号Ｓcompの生成を行なうことができる。たとえば、ＣＤＳ処理部２６は、図１（Ｂ）に示す構成に限らない。さらに、制御信号ＰＷonに基づく電源投入直後の１回だけ補正データ（差分信号ΔＶ＝Ｖｓａｔ）を生成することに限らず、制御信号ＣＮＴ１を用いて任意のタイミングで補正データ（差分信号ΔＶ＝Ｖｓａｔ）を更新してもよい。
【０２０２】
以上、本発明を実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。
【０２０３】
また、上記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。
【０２０４】
たとえば、上記の各実施形態では、電荷注入部の一例であるフローティングディフュージョンを電荷蓄積部として利用したＦＤＡ構成の画素信号生成部５を一例に説明したが、画素信号生成部５は、必ずしもＦＤＡ構成のものでなくてもよい。たとえば、転送電極の下の基板に電荷注入部の一例であるフローティングゲートＦＧ（Floating Gate ）を設け、フローティングゲートＦＧ下のチャネルを通過する信号電荷の量でフローティングゲートＦＧの電位変化が生じることを利用した検出方式の構成としてもよい。
【０２０５】
また、転送電極を備えた構成のものとして説明したが、転送電極を持たないバーチャルゲートＶＧ（Virtual Gate）構造のものとしてもよい。
【０２０６】
また、フローティングディフュージョンと４つのトランジスタとを備えて構成された単位画素を備えている固体撮像装置を例に、電荷蓄積部の容量などのばらつきに起因する感度成分のＦＰＮを抑制する手法や、電荷生成部の飽和信号量のばらつきに起因する画像に現れる飽和ムラを抑制する手法について説明したが、上記において説明した構成および手法の内、電荷生成部３２に対して外部から所定の基準電圧を入れることによって、感度成分のＦＰＮを抑制する手法や電荷生成部の飽和信号量のばらつきに起因する画像に現れる飽和ムラを抑制する第４実施形態や第７実施形態の手法に関しては、フローティングディフュージョンなどの電荷蓄積部と転送ゲート（上記例では読出選択用トランジスタ３４）などを有しない単位画素を備えている固体撮像装置にも同様に適用できる。たとえば、フォトダイオードなどの光電変換素子自体が電荷蓄積部の機能を備えたものに適用できる。
【０２０７】
また、上記実施形態では、行および列状に配列された画素からの信号出力が電圧信号であって、ＣＤＳ処理機能部が垂直列ごとに設けられたカラム型を一例として説明したが、カラム型のものに限らず、１系統になった撮像信号に対してオフセット性の固定パターンノイズを抑制する回路構成を採ってもよい。
【０２０８】
また、上記の各実施形態では、電荷生成部と電荷蓄積部との間に配設され電荷生成部により生成された信号電荷を電荷蓄積部に転送する転送ゲート部（読出選択用トランジスタ）と、電荷蓄積部に蓄積されている信号電荷に応じた単位信号を生成する増幅用トランジスタを含む単位信号生成部と、電荷蓄積部における信号電荷をリセットするリセット部と、垂直列を選択する垂直選択用トランジスタとを単位画素内に含む４ＴＲ構成のものについて説明したが、単位画素の構成は４ＴＲ構成のものに限らず、垂直選択用トランジスタを含まない３ＴＲ構成（図１５（Ｂ）参照）のものであってもよい。
【図面の簡単な説明】
【０２０９】
【図１】第１実施形態に係るＣＭＯＳ固体撮像装置の概略構成図である。
【図２】第１実施形態の固体撮像装置を構成する単位画素の一構成例を示した図である。
【図３】第１実施形態の単位画素を備えた固体撮像装置における通常読出時の駆動タイミングの一例を示すタイミングチャートである。
【図４】第２実施形態に係るＣＭＯＳ固体撮像装置を構成する単位画素の一構成例を示した図である。
【図５】第２実施形態の単位画素を備えた固体撮像装置における通常読出時の駆動タイミングの一例を示すタイミングチャートである。
【図６】第３実施形態に係るＣＭＯＳ固体撮像装置の概略構成図である。
【図７】第４実施形態に係るＣＭＯＳ固体撮像装置の概略構成図である。
【図８】第４実施形態の固体撮像装置における通常読出時の駆動タイミングの一例を示すタイミングチャートである。
【図９】第５実施形態に係るＣＭＯＳ固体撮像装置の概略構成図である。
【図１０】第６実施形態に係るＣＭＯＳ固体撮像装置の概略構成図である。
【図１１】第６実施形態の固体撮像装置における通常読出時の駆動タイミングの一例を示すタイミングチャートである。
【図１２】第７実施形態に係るＣＭＯＳ固体撮像装置の概略構成図である。
【図１３】第７実施形態の固体撮像装置における通常読出時の駆動タイミングの一例を示すタイミングチャートである。
【図１４】第７実施形態の固体撮像装置における飽和電圧を参照したクリップレベル設定の効果を説明する図である。
【図１５】従来の単位画素の構成例を示した図である。
【図１６】増幅トランジスタの閾値電圧のばらつきとゲインのばらつきを説明する図である。
【符号の説明】
【０２１０】
１…固体撮像装置、３…単位画素、５…画素信号生成部、１０…撮像部、１２…水平走査回路、１４…垂直走査回路、１８…水平信号線、１９，５３…垂直信号線、２０…タイミングジェネレータ、２６…ＣＤＳ処理部、２６ａ…カラム回路、２７…サンプルホールド部、２８…出力アンプ、３２…電荷生成部、３４…読出選択用トランジスタ、３６…リセットトランジスタ、３８…フローティングディフュージョン、４０…垂直選択用トランジスタ、４２…増幅用トランジスタ、１７２…負荷トランジスタ部、１７４…負荷制御部、２００…外部回路、２１０，２２０，２３０，２４０，２５０，２６０…ＦＰＮ抑制処理部、２１２，２２２，２３２，２４２，２５２…フレームメモリ、２１４，２２４，２３４，２４４，２５４，２６４…補正処理部、２４６，２５６…減算処理部、２７０…ホワイトクリップ処理部２７０、２７２…フレームメモリ、２７４…クリップレベル設定部、２７６…クリップ処理部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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