(57)【要約】【課題】  データ抽出用のＰＬＬが同期したときに位相比較器、周波数比較器及びチャージポンプに流れる電流をそれぞれゼロに抑え、同期時のジッタ特性を改善することができ、電圧制御発振器が生成するクロックの周波数をデータ転送レートよりも低く設定できるクロックデータリカバリ回路を得る。【解決手段】  第１のエッジ検出回路１５からのデータエッジ検出信号ＤＡＴＡＴＷと対応する第２のエッジ検出回路ＥＤ１〜ＥＤ４からのクロックエッジ検出信号ＣＬＫ１ＴＷ〜ＣＬＫ４ＴＷとを用いて、ＡＮＤ回路ＡＮ１〜ＡＮ４で生成した各イネーブル信号ＰＦＤ１ＥＮ〜ＰＦＤ４ＥＮによって、データ信号ＤＡＴＡの立ち上がり検出時に、各位相周波数比較回路ＰＦＤ１〜ＰＦＤ４の選択された１つの位相周波数比較回路で、第１の遅延回路１６及び対応する第２の遅延回路からの各クロック信号に対する位相比較動作を行うようにした。【選択図】  図２
2005086789.tif 000002
【特許請求の範囲】
【請求項１】
シリアル伝送されたデータ信号からデータを抽出するためのクロック信号を生成して出力するデータ抽出用ＰＬＬ回路を備えたクロックデータリカバリ回路において、
前記データ抽出用ＰＬＬ回路は、
入力された信号を平滑して出力する平滑回路部と、
該平滑回路部で平滑された信号によって発振動作が制御され、位相の異なる所定の各帰還クロック信号をそれぞれ生成して出力する電圧制御発振回路部と、
前記データ信号をシリアル伝送レート未満の時間遅延させた信号と、対応する前記各帰還クロック信号をそれぞれシリアル伝送レート未満の時間遅延させた各信号との位相比較をそれぞれ行う複数の位相比較回路部と、
該各位相比較回路部の比較結果に応じた電圧を生成して前記平滑回路部に出力する電圧制御回路部と、
前記データ信号の所定の信号レベルへの変化の検出を行い、該変化を検出すると所定のパルスからなるデータエッジ検出信号を生成して出力するデータエッジ検出回路部と、
前記各帰還クロック信号の所定の信号レベルへの変化の検出を行い、該変化を検出すると所定のパルスからなる各クロックエッジ検出信号を生成して出力するクロックエッジ検出回路部と、
前記データエッジ検出信号と各クロックエッジ検出信号から、対応する前記位相比較回路部の動作制御を行う動作制御回路部と、
を備え、
前記動作制御回路部は、データ信号が所定の信号レベルに変化したときに、所定の信号レベルに変化した帰還クロック信号に対応する位相比較回路部に対して、位相比較動作を行わせることを特徴とするクロックデータリカバリ回路。
【請求項２】
前記データエッジ検出回路部は、シリアル伝送レートの１位相のパルス幅のデータエッジ検出信号を生成し、前記クロックエッジ検出回路部は、シリアル伝送レートの１位相のパルス幅のクロックエッジ検出信号を生成することを特徴とする請求項１記載のクロックデータリカバリ回路。
【請求項３】
シリアル伝送されたデータ信号からデータを抽出するためのクロック信号を生成して出力するデータ抽出用ＰＬＬ回路を備えたクロックデータリカバリ回路において、
前記データ抽出用ＰＬＬ回路は、
入力された信号を平滑して出力する平滑回路部と、
該平滑回路部で平滑された信号によって発振動作が制御され、所定の帰還クロック信号を生成して出力する電圧制御発振回路部と、
前記データ信号をシリアル伝送レート未満の時間遅延させた信号と、前記帰還クロック信号をシリアル伝送レート未満の時間遅延させた信号との位相比較を行う位相比較回路部と、
該位相比較回路部の比較結果に応じた電圧を生成して前記平滑回路部に出力する電圧制御回路部と、
前記データ信号の所定の信号レベルへの変化の検出を行い、該変化を検出すると所定のパルスからなるデータエッジ検出信号を生成して出力するデータエッジ検出回路部と、
を備え、
前記位相比較回路部は、データエッジ検出回路部から前記データエッジ検出信号が出力されると、位相比較動作を行うことを特徴とするクロックデータリカバリ回路。
【請求項４】
前記データエッジ検出回路部は、シリアル伝送レートの１位相のパルス幅のデータエッジ検出信号を生成することを特徴とする請求項３記載のクロックデータリカバリ回路。
【請求項５】
前記位相比較回路部は、前記データ信号をシリアル伝送レートの１／２位相遅延させた信号と、対応する前記帰還クロック信号をシリアル伝送レートの１／２位相遅延させた信号との位相比較を行うことを特徴とする請求項１、２、３又は４記載のクロックデータリカバリ回路。
【請求項６】
前記位相比較回路部は、
入力された制御信号に応じた時間、データ信号を遅延させて出力する第１の遅延回路と、
入力された制御信号に応じた時間、対応する帰還クロック信号を遅延させて出力する第２の遅延回路と、
前記第１及び第２の各遅延回路からの信号に対して位相比較を行い該比較結果を出力する位相比較回路と、
を備えることを特徴とする請求項１、２、３、４又は５記載のクロックデータリカバリ回路。
【請求項７】
所定のクロック信号を生成して出力する逓倍用ＰＬＬ回路部を備え、前記第１及び第２の遅延回路は、該逓倍用ＰＬＬ回路部からの遅延制御信号に応じて遅延時間がそれぞれ設定されることを特徴とする請求項６記載のクロックデータリカバリ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアル伝送された受信データを抽出するクロックデータリカバリ回路に関し、特にシリアルＡＴＡ等の規格に準拠したシリアルデータ伝送システムに使用するクロックデータリカバリ回路に関する。
【背景技術】
【０００２】
近年、製品のインタフェース速度が高速化してきており、高速シリアル通信を使ったシステムの開発が進んできている。このようなシステムの場合、伝送信号はデータのみであり、受信側でデータを抽出する必要がある。外部データと内部クロックの位相は同期していないので、データを抽出するためにクロックデータリカバリ（ＣＤＲ）回路が用いられるが、システムの転送レートが高速化し、位相同期させるのが困難になってきている。
【０００３】
このようなことから、安定したロック状態を保って入力データの持つジッタへの追従性を高めたり（例えば、特許文献１参照。）、入力されるデータを位相の異なる複数のクロックでサンプリングして位相比較を行う複数の位相比較器からの位相差情報に基づいてクロックの進み、遅れを制御するオーバーサンプリング型クロックリカバリ回路があった（例えば、特許文献２参照。）。
【０００４】
図９は、データを抽出するためのデータ抽出用ＰＬＬ回路を使用したクロックデータリカバリ回路の従来例を示したブロック図である。図９では、位相比較手段として周波数比較器と位相比較器を用いている。
データ抽出用ＰＬＬ回路が動作し始めたときは、所定の周波数を出力するために周波数比較器１０１の出力信号が選択される。周波数が所定の範囲に入った後、位相比較器１０２の出力信号が選択され、位相同期が行われる。位相比較器１０２にはＥＯＲ型のものを使用しており、位相比較器１０２は、データ信号ＤＡＴＡと出力信号であるクロック信号Ｆｏとの位相差に応じて、アップ信号ＵＰ又はダウン信号ＤＮを出力する。
【０００５】
クロック信号Ｆｏの位相が遅れている場合は、アップ信号ＵＰのパルス幅がダウン信号ＤＮのパルス幅よりも長くなり、クロック信号Ｆｏの位相が進んでいる場合は、ダウン信号ＤＮのパルス幅がアップ信号ＵＰのパルス幅よりも長くなる。位相差がゼロの場合には、アップ信号ＵＰとダウン信号ＤＮのパルス幅が等しくなる。各チャージポンプＣＰａ，ＣＰｂは、対応する周波数比較器１０１又は位相比較器１０２からアップ信号ＵＰ又はダウン信号ＤＮがそれぞれ入力され、該それぞれ入力されたアップ信号ＵＰ及びダウン信号ＤＮから振幅が変化する３値レベルの信号ＣＰｏ１，ＣＰｏ２をセレクタ１０３にそれぞれ出力する。
【０００６】
セレクタ１０３で選択された入力信号は、出力信号ＣＰｏとしてループフィルタ１０４に出力され、該ループフィルタ１０４で平滑化されて、電圧制御発振器１０５の周波数を制御する制御電圧として電圧制御発振器１０５に出力される。電圧制御発振器１０５は、入力された制御電圧に応じた周波数のクロック信号Ｆｏを生成して出力する。
【特許文献１】特開２０００−１５１３９７号公報
【特許文献２】特開平１１−２６１４０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
このような位相比較器１０２においては、データ抽出用ＰＬＬ回路の同期状態（安定状態）においても、図１０に示すようにアップ信号ＵＰ及びダウン信号ＤＮのパルス信号をそれぞれ出力し、該各信号ＵＰ及びＤＮがそれぞれ入力されたチャージポンプＣＰａも３値のレベルの信号を出力し続ける。したがって、チャージポンプＣＰａは、同期状態においてもパルス幅に応じた充放電電流が流れ続け、該充放電電流によって同期時のジッタ特性を悪化させてしまうという問題があった。
【０００８】
また、近年のシリアルインタフェースは高速化しており、転送レートはシリアルＡＴＡ規格の第１世代で１.５Ｇｂｐｓ、第２世代では３.０Ｇｂｐｓになってきている。このようなシステムの場合、従来回路構成ではデータ抽出用クロックとして１.５ＧＨｚ又は３.０ＧＨｚのものが必要となるが、電圧制御発振器１０５では、このような高速なクロック信号を生成することは困難になってきている。
【０００９】
本発明は、上記のような問題を解決するためになされたものであり、データ抽出用のＰＬＬが同期したときに位相比較器、周波数比較器及びチャージポンプに流れる電流をそれぞれゼロに抑え、同期時のジッタ特性を改善することができ、電圧制御発振器が生成するクロックの周波数をデータ転送レートよりも低く設定することができるクロックデータリカバリ回路を得ることを目的とする。
【課題を解決するための手段】
【００１０】
この発明に係るクロックデータリカバリ回路は、シリアル伝送されたデータ信号からデータを抽出するためのクロック信号を生成して出力するデータ抽出用ＰＬＬ回路を備えたクロックデータリカバリ回路において、
前記データ抽出用ＰＬＬ回路は、
入力された信号を平滑して出力する平滑回路部と、
該平滑回路部で平滑された信号によって発振動作が制御され、位相の異なる所定の各帰還クロック信号をそれぞれ生成して出力する電圧制御発振回路部と、
前記データ信号をシリアル伝送レート未満の時間遅延させた信号と、対応する前記各帰還クロック信号をそれぞれシリアル伝送レート未満の時間遅延させた各信号との位相比較をそれぞれ行う複数の位相比較回路部と、
該各位相比較回路部の比較結果に応じた電圧を生成して前記平滑回路部に出力する電圧制御回路部と、
前記データ信号の所定の信号レベルへの変化の検出を行い、該変化を検出すると所定のパルスからなるデータエッジ検出信号を生成して出力するデータエッジ検出回路部と、
前記各帰還クロック信号の所定の信号レベルへの変化の検出を行い、該変化を検出すると所定のパルスからなる各クロックエッジ検出信号を生成して出力するクロックエッジ検出回路部と、
前記データエッジ検出信号と各クロックエッジ検出信号から、対応する前記位相比較回路部の動作制御を行う動作制御回路部と、
を備え、
前記動作制御回路部は、データ信号が所定の信号レベルに変化したときに、所定の信号レベルに変化した帰還クロック信号に対応する位相比較回路部に対して、位相比較動作を行わせるものである。
【００１１】
具体的には、前記データエッジ検出回路部は、シリアル伝送レートの１位相のパルス幅のデータエッジ検出信号を生成し、前記クロックエッジ検出回路部は、シリアル伝送レートの１位相のパルス幅のクロックエッジ検出信号を生成するようにした。
【００１２】
また、この発明に係るクロックデータリカバリ回路は、シリアル伝送されたデータ信号からデータを抽出するためのクロック信号を生成して出力するデータ抽出用ＰＬＬ回路を備えたクロックデータリカバリ回路において、
前記データ抽出用ＰＬＬ回路は、
入力された信号を平滑して出力する平滑回路部と、
該平滑回路部で平滑された信号によって発振動作が制御され、所定の帰還クロック信号を生成して出力する電圧制御発振回路部と、
前記データ信号をシリアル伝送レート未満の時間遅延させた信号と、前記帰還クロック信号をシリアル伝送レート未満の時間遅延させた信号との位相比較を行う位相比較回路部と、
該位相比較回路部の比較結果に応じた電圧を生成して前記平滑回路部に出力する電圧制御回路部と、
前記データ信号の所定の信号レベルへの変化の検出を行い、該変化を検出すると所定のパルスからなるデータエッジ検出信号を生成して出力するデータエッジ検出回路部と、
を備え、
前記位相比較回路部は、データエッジ検出回路部から前記データエッジ検出信号が出力されると、位相比較動作を行うものである。
【００１３】
具体的には、前記データエッジ検出回路部は、シリアル伝送レートの１位相のパルス幅のデータエッジ検出信号を生成するようにした。
【００１４】
また、前記位相比較回路部は、前記データ信号をシリアル伝送レートの１／２位相遅延させた信号と、対応する前記帰還クロック信号をシリアル伝送レートの１／２位相遅延させた信号との位相比較を行うようにした。
【００１５】
また、前記位相比較回路部は、
入力された制御信号に応じた時間、データ信号を遅延させて出力する第１の遅延回路と、
入力された制御信号に応じた時間、対応する帰還クロック信号を遅延させて出力する第２の遅延回路と、
前記第１及び第２の各遅延回路からの信号に対して位相比較を行い該比較結果を出力する位相比較回路と、
を備えるようにした。
【００１６】
一方、所定のクロック信号を生成して出力する逓倍用ＰＬＬ回路部を備え、前記第１及び第２の遅延回路は、該逓倍用ＰＬＬ回路部からの遅延制御信号に応じて遅延時間がそれぞれ設定されるようにしてもよい。
【発明の効果】
【００１７】
本発明のクロックデータリカバリ回路によれば、Ｎ（Ｎは、Ｎ＞０の整数）個の異なる位相の帰還クロック信号を用いることによって、伝送レートの２／Ｎ倍の周波数でクロックデータリカバリ機能を実現することができ、伝送レートに制限されない高速なクロックデータリカバリ機能を提供することができる。また、データの立ち上がりエッジをトリガとし、Ｎ個の位相比較回路部の内の１つをイネーブルにすることによって、位相比較回路部で位相調整を行うことができ、データ抽出用ＰＬＬ回路部が同期したときに、チャージポンプ回路部はハイインピーダンス状態となり、平滑回路部が電圧を保持して貫通電流も流れないことから、ジッタを抑制することができる。
【発明を実施するための最良の形態】
【００１８】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるクロックデータリカバリ回路の構成例を示した図である。
図１において、外部から入力された微小振幅の差動データをレシーバ１で受信し、レシーバ１から出力されたデジタルのデータ信号ＤＡＴＡに同期した複数のクロック信号、例えば４つのクロック信号ＣＬＫ１Ｄ〜ＣＬＫ４Ｄをデータ抽出用ＰＬＬ回路２でそれぞれ生成してデータ信号ＤＡＴＡと共に出力する。また、逓倍用ＰＬＬ回路３を別途設け、データ抽出用ＰＬＬ回路２の遅延制御に必要なクロック信号である遅延制御信号Ｓｃを生成してデータ抽出用ＰＬＬ回路２に出力する。クロックデータリカバリ回路５は、データ抽出用ＰＬＬ回路２及び逓倍用ＰＬＬ回路３で構成されている。
【００１９】
図２は、データ抽出用ＰＬＬ回路２の構成例を示したブロック図である。なお、以下、データ信号ＤＡＴＡの１ビットデータを示すパルス幅がＴである場合を例にして説明する。
図２において、データ抽出用ＰＬＬ回路２は、入力された２つの信号の位相及び周波数をそれぞれ比較する第１〜第４の各位相周波数比較回路ＰＦＤ１〜ＰＦＤ４と、対応する各位相周波数比較回路ＰＦＤ１〜ＰＦＤ４の比較結果に応じて出力する電圧を上昇又は低下させるチャージポンプ回路ＣＰ１〜ＣＰ４と、該各チャージポンプ回路ＣＰ１〜ＣＰ４の出力電圧を平滑して出力するループフィルタＬＰＦと、ループフィルタＬＰＦから入力される電圧に応じた周波数の各クロック信号ＣＬＫ１〜ＣＬＫ４をそれぞれ生成して出力する電圧制御発振器１４とを備えている。
【００２０】
また、データ抽出用ＰＬＬ回路２は、データ信号ＤＡＴＡの信号レベルが変化する変化点、例えばローレベルからハイレベルに立ち上がる変化点を検出し、該変化点を検出すると、各位相周波数比較回路ＰＦＤ１〜ＰＦＤ４のイネーブル制御を行うための所定のデータエッジ検出信号ＤＡＴＡＴＷを生成して出力する第１のエッジ検出回路１５と、対応するクロック信号ＣＬＫ１〜ＣＬＫ４の信号レベルが変化する変化点、例えばローレベルからハイレベルに立ち上がる変化点を検出し、該変化点を検出すると、所定のパルス幅の信号を出力する第２のエッジ検出回路ＥＤ１〜ＥＤ４とを備えている。更に、データ抽出用ＰＬＬ回路２は、データ信号ＤＡＴＡを所定の時間遅延させて遅延データ信号ＤＡＴＡＤを生成し出力する第１の遅延回路１６と、対応するクロック信号ＣＬＫ１〜ＣＬＫ４を所定の時間遅延させてクロック信号ＣＬＫ１Ｄ〜ＣＬＫ４Ｄを生成し出力する第２の遅延回路ＴＤ１〜ＴＤ４と、ＡＮＤ回路ＡＮ１〜ＡＮ４とを備えている。
【００２１】
なお、ループフィルタＬＰＦは平滑回路部を、電圧制御発振器１４は電圧制御発振回路部をそれぞれなし、第１の遅延回路１６、第２の遅延回路ＴＤ１〜ＴＤ４及び位相周波数比較回路ＰＦＤ１〜ＰＦＤ４は対応する各位相比較回路部をそれぞれなす。具体的には、第１の遅延回路１６、第２の遅延回路ＴＤ１及び位相周波数比較回路ＰＦＤ１は１つの位相比較回路部をなし、第１の遅延回路１６、第２の遅延回路ＴＤ２及び位相周波数比較回路ＰＦＤ２は１つの位相比較回路部をなす。同様に、第１の遅延回路１６、第２の遅延回路ＴＤ３及び位相周波数比較回路ＰＦＤ３は１つの位相比較回路部をなし、第１の遅延回路１６、第２の遅延回路ＴＤ４及び位相周波数比較回路ＰＦＤ４は１つの位相比較回路部をなす。更に、位相周波数比較回路ＰＦＤ１〜ＰＦＤ４はそれぞれ位相比較回路をなす。
【００２２】
また、チャージポンプ回路ＣＰ１〜ＣＰ４は電圧制御回路部を、第１のエッジ検出回路１５はデータエッジ検出回路部を、第２のエッジ検出回路ＥＤ１〜ＥＤ４はクロックエッジ検出回路部を、ＡＮＤ回路ＡＮ１〜ＡＮ４は動作制御回路部をそれぞれなし、逓倍用ＰＬＬ回路３は、逓倍用ＰＬＬ回路部をなす。
【００２３】
第１のエッジ検出回路１５、第２のエッジ検出回路ＥＤ１〜ＥＤ４、第１の遅延回路１６及び第２の遅延回路ＴＤ１〜ＴＤ４には、図２では省略しているがそれぞれ遅延制御信号Ｓｃが入力されており、第１のエッジ検出回路１５及び第２のエッジ検出回路ＥＤ１〜ＥＤ４は、遅延制御信号Ｓｃに応じたパルス幅の信号を生成して出力する。また、第１の遅延回路１６及び第２の遅延回路ＴＤ１〜ＴＤ４は、入力された信号に対して遅延制御信号Ｓｃに応じた時間遅延させて出力する。
【００２４】
データ信号ＤＡＴＡは、第１のエッジ検出回路１５及び第１の遅延回路１６にそれぞれ入力され、第１のエッジ検出回路１５は、データ信号ＤＡＴＡの信号レベルがローレベルからハイレベルに変化する変化点を検出し、該変化点を検出するとＴのパルス幅のパルス信号であるデータエッジ検出信号ＤＡＴＡＴＷを生成して出力する。第１のエッジ検出回路１５から出力されたデータエッジ検出信号ＤＡＴＡＴＷは、ＡＮＤ回路ＡＮ１〜ＡＮ４の一方の入力端にそれぞれ入力される。また、第１の遅延回路１６は、データ信号ＤＡＴＡをＴ／２遅延させて遅延データ信号ＤＡＴＡＤを生成し出力する。第１の遅延回路１６から出力された遅延データ信号ＤＡＴＡＤは、各位相周波数比較回路ＰＦＤ１〜ＰＦＤ４にそれぞれ入力される。なお、Ｔはシリアル伝送レートの１位相を示している。
【００２５】
クロック信号ＣＬＫ１は、第２のエッジ検出回路ＥＤ１及び第２の遅延回路ＴＤ１にそれぞれ入力され、第２のエッジ検出回路ＥＤ１は、クロック信号ＣＬＫ１の信号レベルがローレベルからハイレベルに変化する変化点を検出し、該変化点を検出するとＴのパルス幅のパルス信号であるクロックエッジ検出信号ＣＬＫ１ＴＷを生成して出力する。第２のエッジ検出回路ＥＤ１から出力されたクロックエッジ検出信号ＣＬＫ１ＴＷは、ＡＮＤ回路ＡＮ１の他方の入力端にそれぞれ入力される。また、第２の遅延回路ＴＤ１は、クロック信号ＣＬＫ１をＴ／２遅延させて遅延クロック信号ＣＬＫ１Ｄを生成し出力する。第２の遅延回路ＴＤ１から出力された遅延クロック信号ＣＬＫ１Ｄは、各位相周波数比較回路ＰＦＤ１〜ＰＦＤ４にそれぞれ入力される。
【００２６】
位相周波数比較器ＰＦＤ１は、データ信号ＤＡＴＡをＴ／２遅延させた遅延データ信号ＤＡＴＡＤと帰還クロック信号ＣＬＫ１をＴ／２遅延させた遅延クロック信号ＣＬＫ１Ｄとの位相比較を行う。位相周波数比較器ＰＦＤ２は、遅延データ信号ＤＡＴＡＤと遅延クロック信号ＣＬＫ２Ｄとの位相比較を行う。位相周波数比較器ＰＦＤ３は、遅延データ信号ＤＡＴＡＤと遅延クロック信号ＣＬＫ３Ｄとの位相比較を行う。位相周波数比較器ＰＦＤ４は、遅延データ信号ＤＡＴＡＤと遅延クロック信号ＣＬＫ４Ｄとの位相比較を行う。
【００２７】
また、位相周波数比較器ＰＦＤ１は、データ信号ＤＡＴＡの立ち上がりを検出して生成したデータエッジ検出信号ＤＡＴＡＴＷと、クロック信号ＣＬＫ１の立ち上がりを検出して生成したクロックエッジ検出信号ＣＬＫ１ＴＷとのＡＮＤ処理を行って得られるＡＮＤ回路ＡＮ１の出力信号が、イネーブル信号ＰＦＤ１ＥＮとして入力される。位相周波数比較器ＰＦＤ２は、データエッジ検出信号ＤＡＴＡＴＷと、クロック信号ＣＬＫ２の立ち上がりを検出して生成したクロックエッジ検出信号ＣＬＫ２ＴＷとのＡＮＤ処理を行って得られるＡＮＤ回路ＡＮ２の出力信号が、イネーブル信号ＰＦＤ２ＥＮとして入力される。
【００２８】
また、位相周波数比較器ＰＦＤ３は、データエッジ検出信号ＤＡＴＡＴＷと、クロック信号ＣＬＫ３の立ち上がりを検出して生成したクロックエッジ検出信号ＣＬＫ３ＴＷとのＡＮＤ処理を行って得られるＡＮＤ回路ＡＮ３の出力信号が、イネーブル信号ＰＦＤ３ＥＮとして入力される。位相周波数比較器ＰＦＤ４は、データエッジ検出信号ＤＡＴＡＴＷと、クロック信号ＣＬＫ４の立ち上がりを検出して生成したクロックエッジ検出信号ＣＬＫ４ＴＷとのＡＮＤ処理を行って得られるＡＮＤ回路ＡＮ４の出力信号が、イネーブル信号ＰＦＤ４ＥＮとして入力される。
【００２９】
このように、位相周波数比較回路ＰＦＤ１〜ＰＦＤ４は、入力された２つの信号の位相差に応じて対応するチャージポンプ回路ＣＰ１〜ＣＰ４への出力電圧上昇を指示するアップ信号ＵＰ又は出力電圧低下を指示するダウン信号ＤＮのパルス信号を生成して出力する。該アップ信号ＵＰ及びダウン信号ＤＮのパルス信号を受けたチャージポンプ回路は、３値のデータ信号をループフィルタＬＰＦに出力し、ループフィルタＬＰＦで平滑された電圧が電圧制御発振器１４の制御電圧として出力される。例えば、位相周波数比較回路ＰＦＤｍ（ｍ＝１〜４）の場合を例にして示すと、図３のようになり、図３におけるＣＰｏｍは、チャージポンプ回路ＣＰｍの出力信号を示している。
【００３０】
電圧制御発振器１４は、位相の異なる４つのクロック信号ＣＬＫ１〜ＣＬＫ４を生成して出力し、各クロック信号ＣＬＫ１〜ＣＬＫ４のそれぞれの周波数はシリアル転送レートの１／４で各位相差はそれぞれ同じである。例えばシリアルＡＴＡ規格の第２世代（３.０Ｇｂｐｓ）の場合、クロック信号ＣＬＫ１〜ＣＬＫ４の各発振周波数は７５０ＭＨｚであり、各位相差はそれぞれ３３３.３３ｐｓｅｃである。
【００３１】
図４は、図２のデータ抽出用ＰＬＬ回路２の動作例を示したタイミングチャートであり、図４を用いてデータ抽出用ＰＬＬ回路２の動作について説明する。
図４に示すようなランダムなデータ信号ＤＡＴＡが外部から入力され、データ信号ＤＡＴＡの立ち上がりをトリガとしたデータエッジ検出信号ＤＡＴＡＴＷが第１のエッジ検出回路１５から出力される。同時に、データ信号ＤＡＴＡをＴ／２遅延させた遅延データ信号ＤＡＴＡＤが第１の遅延回路１６から出力される。
【００３２】
更に、クロック信号ＣＬＫ１の立ち上がりをトリガとしたクロックエッジ検出信号ＣＬＫ１ＴＷが第２のエッジ検出回路ＥＤ１から出力され、クロック信号ＣＬＫ１をＴ／２遅延させたクロック信号ＣＬＫ１Ｄが第２の遅延回路ＴＤ１から出力される。同様に、クロック信号ＣＬＫ２の立ち上がりをトリガとしたクロックエッジ検出信号ＣＬＫ２ＴＷが第２のエッジ検出回路ＥＤ２から出力され、クロック信号ＣＬＫ２をＴ／２遅延させたクロック信号ＣＬＫ２Ｄが第２の遅延回路ＴＤ２から出力される。
【００３３】
また、クロック信号ＣＬＫ３の立ち上がりをトリガとしたクロックエッジ検出信号ＣＬＫ３ＴＷが第２のエッジ検出回路ＥＤ３から出力され、クロック信号ＣＬＫ３をＴ／２遅延させたクロック信号ＣＬＫ３Ｄが第２の遅延回路ＴＤ３から出力される。同様に、クロック信号ＣＬＫ４の立ち上がりをトリガとしたクロックエッジ検出信号ＣＬＫ４ＴＷが第２のエッジ検出回路ＥＤ４から出力され、クロック信号ＣＬＫ４をＴ／２遅延させたクロック信号ＣＬＫ４Ｄが第２の遅延回路ＴＤ４から出力される。
【００３４】
位相周波数比較回路ＰＦＤ１〜ＰＦＤ４に対応して入力される各イネーブル信号ＰＦＤ１ＥＮ〜ＰＦＤ４ＥＮは、データエッジ検出信号ＤＡＴＡＴＷと対応するクロックエッジ検出信号ＣＬＫ１ＴＷ〜ＣＬＫ４ＴＷとをそれぞれＡＮＤ処理して生成される。すなわち、イネーブル信号ＰＦＤ１ＥＮは、データエッジ検出信号ＤＡＴＡＴＷ及びクロックエッジ検出信号ＣＬＫ１ＴＷをＡＮＤ回路ＡＮ１でＡＮＤ処理を行って得られ、イネーブル信号ＰＦＤ２ＥＮは、データエッジ検出信号ＤＡＴＡＴＷ及びクロックエッジ検出信号ＣＬＫ２ＴＷをＡＮＤ回路ＡＮ２でＡＮＤ処理を行って得られる。
【００３５】
同様に、イネーブル信号ＰＦＤ３ＥＮは、データエッジ検出信号ＤＡＴＡＴＷ及びクロックエッジ検出信号ＣＬＫ３ＴＷをＡＮＤ回路ＡＮ３でＡＮＤ処理を行って得られ、イネーブル信号ＰＦＤ４ＥＮは、データエッジ検出信号ＤＡＴＡＴＷ及びクロックエッジ検出信号ＣＬＫ４ＴＷをＡＮＤ回路ＡＮ４でＡＮＤ処理を行って得られる。データエッジ検出信号ＤＡＴＡＴＷは、データ信号ＤＡＴＡの立ち上がりに同期したパルス信号であり、該パルス信号のタイミングに応じて、位相周波数比較回路ＰＦＤ１〜ＰＦＤ４のいずれか１つをイネーブルにする。図４の斜線で示したパルスが対応する位相周波数比較回路のイネーブル信号となる。
【００３６】
したがって、データ信号ＤＡＴＡの信号レベルが立ち上がったときに、該立ち上がりのタイミングに応じた１つの位相周波数比較回路が選択され、該選択された位相周波数比較回路によって位相比較が行われる。位相周波数比較回路ＰＦＤ１〜ＰＦＤ４は、入力された各パルス信号が同期すると、対応するチャージポンプ回路ＣＰ１〜ＣＰ４にアップ信号ＵＰ又はダウン信号ＤＮを出力せず、遅延データ信号ＤＡＴＡＤと対応するクロック信号ＣＬＫ１Ｄ〜ＣＬＫ４Ｄとの位相がそれぞれ一致する。
【００３７】
このことから、データ信号ＤＡＴＡとクロック信号ＣＬＫ１〜ＣＬＫ４の位相が同期し、データ抽出用ＰＬＬ回路２からクロック信号ＣＬＫ１Ｄ〜ＣＬＫ４Ｄが出力され、データ信号ＤＡＴＡの信号レベルの変化時とクロック信号ＣＬＫ１Ｄ〜ＣＬＫ４ＤはＴ／２だけ位相がずれた状態になる。クロック信号ＣＬＫ１Ｄ〜ＣＬＫ４Ｄから、伝送レートの２倍の周波数のクロック信号ＣＫを生成する回路は、例えば図５のようになり、データ信号ＤＡＴＡと該クロック信号ＣＫを用いてクロックデータリカバリ動作を行うことができる。
【００３８】
図５では、クロック信号ＣＫを生成して出力するＣＫ生成回路２１は、入力された信号の立ち上がりに同期したパルス幅Ｔ／２のパルスを生成して出力するパルス発生回路ＰＵ１〜ＰＵ４と、ＯＲ回路２２とで構成されている。パルス発生回路ＰＵ１〜ＰＵ４には、クロック信号ＣＬＫ１Ｄ〜ＣＬＫ４Ｄが対応して入力され、パルス発生回路ＰＵ１〜ＰＵ４の出力信号は、ＯＲ回路２２の各入力端に対応して入力される。ＯＲ回路２２の出力端からクロック信号ＣＫが出力される。なお、図２では、ＣＫ生成回路２１は、データ抽出用ＰＬＬ回路２の外部に設けられるようにしたが、データ抽出用ＰＬＬ回路２内に設けられるようにしてもよい。
【００３９】
このように、本第１の実施の形態におけるクロックデータリカバリ回路は、複数の異なる位相の帰還クロック信号ＣＬＫ１〜ＣＬＫ４を用いて、伝送レートの１／２の周波数でクロックデータリカバリ機能を実現することができ、伝送レートに制限されない高速なクロックデータリカバリを行うことができる。また、データ信号ＤＡＴＡの立ち上がりエッジをトリガとして、各位相周波数比較回路ＰＦＤ１〜ＰＦＤ４の内の１つをイネーブルにすることにより、位相周波数比較回路で位相調整を行うことができ、データ抽出用ＰＬＬ回路が同期したときに、チャージポンプ回路はハイインピーダンス状態になり、ループフィルタが出力電圧を保持して貫通電流も流れないため、ジッタを抑制することができる。
【００４０】
第２の実施の形態．
前記第１の実施の形態では、電圧制御発振器１４で位相の異なる４つのクロック信号ＣＬＫ１〜ＣＬＫ４を生成し、各クロック信号ＣＬＫ１〜ＣＬＫ４に対してそれぞれ位相比較を行っていたが、電圧制御発振器が１つのクロック信号ＣＬＫ１を生成し、所定の周波数のクロック信号ＣＬＫ１Ｄを生成するようにしてもよく、このようにしたものを本発明の第２の実施の形態とする。
【００４１】
図６は、本発明の第２の実施の形態におけるクロックデータリカバリ回路の構成例を示した図である。なお、図６では、図１と同じものは同じ符号で示している。
図６において、外部から入力された微小振幅の差動データをレシーバ１で受信し、レシーバ１から出力されたデジタルのデータ信号ＤＡＴＡに同期したクロック信号ＣＬＫ１Ｄをデータ抽出用ＰＬＬ回路２ａで生成してデータ信号ＤＡＴＡと共に出力する。また、逓倍用ＰＬＬ回路３を別途設け、データ抽出用ＰＬＬ回路２ａの遅延制御に必要なクロック信号である遅延制御信号Ｓｃを生成してデータ抽出用ＰＬＬ回路２ａに出力する。クロックデータリカバリ回路５ａは、データ抽出用ＰＬＬ回路２ａ及び逓倍用ＰＬＬ回路３で構成されている。
【００４２】
図７は、データ抽出用ＰＬＬ回路２ａの構成例を示したブロック図である。なお、以下、データ信号ＤＡＴＡの１ビットデータを示すパルス幅がＴである場合を例にして説明する。また、図７では、図２と同じもの又は同様のものは同じ符号で示している。
図７において、データ抽出用ＰＬＬ回路２ａは、入力された２つの信号の位相及び周波数をそれぞれ比較する位相周波数比較回路ＰＦＤ１と、該位相周波数比較回路ＰＦＤ１の比較結果に応じて出力する電圧を上昇又は低下させるチャージポンプ回路ＣＰ１と、該チャージポンプ回路ＣＰ１の出力電圧を平滑して出力するループフィルタＬＰＦと、ループフィルタＬＰＦから入力される電圧に応じた周波数のクロック信号ＣＬＫ１を生成して出力する電圧制御発振器１４ａとを備えている。
【００４３】
更に、データ抽出用ＰＬＬ回路部２ａは、データ信号ＤＡＴＡの信号レベルが変化する変化点、例えばローレベルからハイレベルに立ち上がる変化点を検出し、該変化点を検出すると、該位相周波数比較回路ＰＦＤ１のイネーブル制御を行うための所定のイネーブル信号ＰＦＤ１ＥＮを位相周波数比較回路ＰＦＤ１に出力する第１のエッジ検出回路１５と、データ信号ＤＡＴＡを所定の時間遅延させて遅延データ信号ＤＡＴＡＤを生成し出力する第１の遅延回路１６と、クロック信号ＣＬＫ１を所定の時間遅延させてクロック信号ＣＬＫ１Ｄを生成し出力する第２の遅延回路ＴＤ１とを備えている。
【００４４】
なお、電圧制御発振器１４ａは電圧制御発振回路部をなし、第１の遅延回路１６、第２の遅延回路ＴＤ１及び位相周波数比較回路ＰＦＤ１は位相比較回路部をなす。また、位相周波数比較回路ＰＦＤ１は位相比較回路をなし、チャージポンプ回路ＣＰ１は電圧制御回路部をなす。
【００４５】
位相周波数比較回路ＰＦＤ１には、遅延データ信号ＤＡＴＡＤとクロック信号ＣＬＫ１Ｄがそれぞれ入力され、位相周波数比較回路ＰＦＤ１は、遅延データ信号ＤＡＴＡＤとクロック信号ＣＬＫ１Ｄの位相及び周波数をそれぞれ比較し、チャージポンプ回路ＣＰ１は、該比較結果に応じて出力電圧の制御を行う。図７では省略しているが、第１のエッジ検出回路１５、並びに第１及び第２の各遅延回路１６，ＴＤ１は、それぞれ遅延制御信号Ｓｃが入力されている。遅延制御信号Ｓｃによって、イネーブル信号ＰＦＤＥＮのパルス幅及びＴ／２の遅延時間がそれぞれ設定される。
【００４６】
図８は、図７のデータ抽出用ＰＬＬ回路２ａの動作例を示したタイミングチャートであり、図８を用いてデータ抽出用ＰＬＬ回路２ａの動作について説明する。
図８から分かるように、イネーブル信号ＰＦＤ１ＥＮは、第１のエッジ検出回路１５によってデータ信号ＤＡＴＡの立ち上がりエッジごとに生成されたパルス幅Ｔのパルスからなり、位相周波数比較回路ＰＦＤ１は、イネーブル信号ＰＦＤ１ＥＮがハイレベルである間作動する。
【００４７】
遅延データ信号ＤＡＴＡＤは、第１の遅延回路１６によってデータ信号ＤＡＴＡがＴ／２遅延されてなり、クロック信号ＣＬＫ１Ｄは、第２の遅延回路ＴＤ１によってクロック信号ＣＬＫ１がＴ／２遅延されてなる。データ抽出用ＰＬＬ回路２ａは、データ信号ＤＡＴＡとクロック信号ＣＬＫ１Ｄをそれぞれ出力することにより、データ信号ＤＡＴＡとクロック信号ＣＬＫ１Ｄが入力されたシステムは、クロック信号ＣＬＫ１Ｄのローレベルからハイレベルに立ち上がるときのデータ信号ＤＡＴＡの信号レベルを検出することにより、データ信号ＤＡＴＡが示すデータを正確に得ることができる。
【００４８】
このように、本第２の実施の形態におけるクロックデータリカバリ回路は、帰還クロック信号ＣＬＫ１を用いて、伝送レートの２倍の周波数でクロックデータリカバリ機能を実現することができ、１つの位相周波数比較回路で実現することができ、回路を簡素化してコストの低減を図ることができる。また、データ信号ＤＡＴＡの立ち上がりエッジをトリガとして、位相周波数比較回路ＰＦＤ１をイネーブルにすることにより、位相周波数比較回路で位相調整を行うことができ、データ抽出用ＰＬＬ回路が同期したときに、チャージポンプ回路はハイインピーダンス状態になり、ループフィルタが出力電圧を保持して貫通電流も流れないため、ジッタを抑制することができる。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１の実施の形態におけるクロックデータリカバリ回路の構成例を示した図である。
【図２】図１のデータ抽出用ＰＬＬ回路２の構成例を示したブロック図である。
【図３】図１の位相周波数比較回路ＰＦＤ１〜ＰＦＤ４の動作例を示したタイミングチャートである。
【図４】図２のデータ抽出用ＰＬＬ回路２の動作例を示したタイミングチャートである。
【図５】クロック信号ＣＫを生成する回路の回路例を示した図である。
【図６】本発明の第２の実施の形態におけるクロックデータリカバリ回路の構成例を示した図である。
【図７】図６のデータ抽出用ＰＬＬ回路２ａの構成例を示したブロック図である。
【図８】図７のデータ抽出用ＰＬＬ回路２ａの動作例を示したタイミングチャートである。
【図９】クロックデータリカバリ回路の従来例を示したブロック図である。
【図１０】図９のデータ抽出用ＰＬＬ回路の動作例を示したタイミングチャートである。
【符号の説明】
【００５０】
１  レシーバ
２，２ａ  データ抽出用ＰＬＬ回路
３  逓倍用ＰＬＬ回路
５，５ａ  クロックデータリカバリ回路
１４，１４ａ  電圧制御発振器
１５  第１のエッジ検出回路
１６  第１の遅延回路
ＰＦＤ１〜ＰＦＤ４  位相周波数比較回路
ＣＰ１〜ＣＰ４  チャージポンプ回路
ＬＰＦ  ループフィルタ
ＥＤ１〜ＥＤ４  第２のエッジ検出回路
ＴＤ１〜ＴＤ４  第２の遅延回路
ＡＮ１〜ＡＮ４  ＡＮＤ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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