(57)【要約】【課題】  素子形成領域の半導体層の膜厚が薄い場合においても、素子分離酸化膜の膜厚を厚くできるようにする。【解決手段】  酸化防止膜５をマスクとしてエピタキシャル成長を行うことにより、半導体層３上に半導体層６を形成した後、酸化防止膜５をマスクとして半導体層３、６の選択酸化を行うことにより、素子分離領域Ｅ２に素子分離絶縁膜７を形成し、半導体層３上に電界効果型トランジスタを形成する。【選択図】      図１
2005333061.tif 000002
【特許請求の範囲】
【請求項１】
絶縁体上に配置された第１半導体層の素子形成領域に酸化防止膜を形成する工程と、
前記酸化防止膜をマスクとしてエピタキシャル成長を行うことにより、前記酸化防止膜から露出された第１半導体層上に第２半導体層を形成する工程と、
前記酸化防止膜をマスクとして前記第１半導体層および前記第２半導体層の熱酸化を行うことにより、前記素子形成領域の素子分離を行う素子分離酸化膜を形成する工程と、
前記第１半導体層上の酸化防止膜を除去する工程と、
前記素子分離酸化膜で素子分離された第１半導体層上にゲート電極を形成する工程と、
前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記第１半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
絶縁体上に配置された半導体層の素子形成領域に酸化防止膜を形成する工程と、
前記酸化防止膜をマスクとして前記半導体層の熱酸化を行うことにより、前記素子形成領域の素子分離を行う素子分離酸化膜を形成する工程と、
前記半導体層上の酸化防止膜を除去する工程と、
前記素子形成領域の半導体層を薄膜化する工程と、
前記薄膜化された半導体層上にゲート電極を形成する工程と、
前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記薄膜化された半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に完全空乏型電界効果トランジスタを形成することを可能としつつ、素子分離酸化膜の膜厚を増加させる方法に適用して好適なものである。
【背景技術】
【０００２】
従来の半導体装置では、素子分離を安定して行うためにＬＯＣＯＳ構造を用いる方法がある。ここで、素子分離酸化膜を形成した後の洗浄工程やエッチング工程において、素子分離酸化膜の膜減りが発生し、半導体製造プロセスの進行に伴って素子分離酸化膜が除々に薄くなる。そして、素子分離酸化膜の膜厚が薄くなり過ぎると、フィールド耐圧の低下やフィールド反転を引き起こしたり、寄生容量の増大を招いたりして、半導体装置の信頼性が劣化する。このため、バルク半導体基板では、素子分離酸化膜の膜減りを予め見込んで素子分離酸化膜を厚く形成することにより、フィールド耐圧の低下やフィールド反転を防止することが行われている。
【０００３】
また、例えば、特許文献１には、積層された２層ゲート電極を有するメモリセルとの混載プロセスにおいて、フィールド酸化膜上に窒化シリコン膜を含む絶縁膜を形成することにより、その後の洗浄工程やエッチング工程でのフィールド酸化膜の膜減りを低減させる方法が開示されている。
【特許文献１】特開平８−８８３６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＳＯＩ基板上に完全空乏型電界効果トランジスタを形成する場合には、半導体層の膜厚が数１０ｎｍ程度しかないので、素子分離酸化膜の膜厚を厚くする前に、半導体層が完全に消費されてしまい、素子分離酸化膜の膜厚を厚くすることができないという問題があった。
また、ゲート酸化膜の形成工程以前に、素子分離酸化膜の膜厚が素子形成領域の半導体層の膜厚よりも薄くなると、素子形成領域の端部において、ゲート酸化膜の耐圧が劣化したり、リーク電流が発生したりするという問題があった。
【０００５】
また、特許文献１に開示された方法では、フィールド酸化膜上に窒化シリコン膜を含む絶縁膜を形成するために、絶縁膜のデポジション、フォトリソグラフィーおよびエッチングを行う必要があり、工程増を招くという問題があった。また、窒化シリコン膜を含む絶縁膜をエッチングする際に、素子形成領域もエッチングされ、素子形成領域にダメージが及ぶという問題があった。
【０００６】
そこで、本発明の目的は、素子形成領域の半導体層の膜厚が薄い場合においても、素子分離酸化膜の膜厚を厚くすることが可能な半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明の一態様に係る半導体装置の製造方法によれば、絶縁体上に配置された第１半導体層の素子形成領域に酸化防止膜を形成する工程と、前記酸化防止膜をマスクとしてエピタキシャル成長を行うことにより、前記酸化防止膜から露出された第１半導体層上に第２半導体層を形成する工程と、前記酸化防止膜をマスクとして前記第１半導体層および前記第２半導体層の熱酸化を行うことにより、前記素子形成領域の素子分離を行う素子分離酸化膜を形成する工程と、前記第１半導体層上の酸化防止膜を除去する工程と、前記素子分離酸化膜で素子分離された第１半導体層上にゲート電極を形成する工程と、前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記第１半導体層に形成する工程とを備えることを特徴とする。
【０００８】
これにより、素子形成領域の半導体層の膜厚を増加させることなく、素子分離領域の半導体層の膜厚を選択的に増加させることが可能となる。このため、第１半導体層に完全空乏型電界効果トランジスタを形成することを可能としつつ、素子分離酸化膜として必要な膜厚を残すことができ、フィールド耐圧の低下やフィールド反転を防止することができる。
【０００９】
また、第１および第２半導体層の熱酸化を選択的に行うための酸化防止膜を用いることにより、素子分離領域に第２半導体層を選択的に形成することができる。このため、工程数の増大を抑制しつつ、第２半導体層が形成される領域と素子分離領域との位置合わせを精度よく行うことができ、位置合わせマージンを不要として、集積度の劣化を防止することができる。
【００１０】
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁体上に配置された半導体層の素子形成領域に酸化防止膜を形成する工程と、前記酸化防止膜をマスクとして前記半導体層の熱酸化を行うことにより、前記素子形成領域の素子分離を行う素子分離酸化膜を形成する工程と、前記半導体層上の酸化防止膜を除去する工程と、前記素子形成領域の半導体層を薄膜化する工程と、前記薄膜化された半導体層上にゲート電極を形成する工程と、前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記薄膜化された半導体層に形成する工程とを備えることを特徴とする。
【００１１】
これにより、素子分離酸化膜の形成に必要な半導体層の膜厚を確保することを可能としつつ、素子形成領域の半導体層の膜厚を減少させることができる。このため、完全空乏型電界効果トランジスタを形成することを可能としつつ、素子分離酸化膜として必要な膜厚を残すことができ、フィールド耐圧の低下やフィールド反転を防止することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
図１（ａ）において、支持基板１上にはＢＯＸ層２が形成され、ＢＯＸ層２上には、半導体層３が形成されている。なお、支持基板１としては、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＳｉＣなどの半導体基板を用いるようにしてもよく、ガラス、サファイアまたはセラミックなどの絶縁性基板を用いるようにしてもよい。また、半導体層３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いることができ、ＢＯＸ層２としては、例えば、ＳｉＯ2、ＳｉＯＮまたはＳｉ3Ｎ4などの絶縁層または埋め込み絶縁膜を用いることができる。また、半導体層３がＢＯＸ層２上に形成された半導体基板としては、例えば、ＳＯＩ基板を用いることができ、ＳＯＩ基板としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。また、半導体層３としては、単結晶半導体層、多結晶半導体層あるいはアモルファス半導体層を用いるようにしてもよい。また、半導体層３の膜厚は、完全空乏型電界効果トランジスタを形成する場合、１０〜１００ｎｍ程度の範囲に設定することが好ましい。
【００１３】
そして、半導体層３の熱酸化により半導体層３上に犠牲酸化膜４を形成した後、ＣＶＤなどの方法により、犠牲酸化膜４上に酸化防止膜５を成膜する。そして、フォトリソグラフィー技術およびエッチング技術を用いて犠牲酸化膜４および酸化防止膜５をパターニングすることにより、素子分離領域Ｅ２上の犠牲酸化膜４および酸化防止膜５を除去する。なお、酸化防止膜５としては、例えば、シリコン窒化膜を用いることができる。また、犠牲酸化膜４の膜厚は数１０ｎｍ程度、酸化防止膜５の膜厚は１００ｎｍ程度とすることができる。
【００１４】
次に、図１（ｂ）に示すように、エピタキシャル成長を用いることにより、半導体層３上に半導体層６を形成する。ここで、素子形成領域Ｅ１の半導体層３を酸化防止膜５で覆うとともに、素子分離領域Ｅ２の半導体層３が露出された状態でエピタキシャル成長を行うことにより、素子分離領域Ｅ２の半導体層３上に半導体層６を選択的に形成することができる。なお、半導体層６の膜厚は数１０〜数１００ｎｍ程度とすることができる。
【００１５】
次に、図１（ｃ）に示すように、酸化防止膜５をマスクとして半導体層３、６の選択酸化を行うことにより、素子分離領域Ｅ２に素子分離絶縁膜７を形成する。ここで、素子分離領域Ｅ２の半導体層３上に半導体層６を選択的に形成することにより、素子形成領域Ｅ１の半導体層３の膜厚を増加させることなく、素子分離領域Ｅ２の半導体層３、６の全体の膜厚を選択的に増加させることが可能となる。
【００１６】
次に、図１（ｄ）に示すように、半導体層３上の犠牲酸化膜４および酸化防止膜５を除去する。なお、酸化防止膜４としてシリコン窒化膜を用いた場合、熱燐酸をエッチング液とするウェットエッチングにて酸化防止膜５を除去することができる。
次に、図１（ｅ）に示すように、半導体層３の熱酸化を行うことにより、半導体層３上にゲート絶縁膜８を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜８が形成された半導体層３上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、半導体層３上にゲート電極９を形成する。
【００１７】
そして、ゲート電極９をマスクとして、不純物を半導体層３にイオン注入することにより、ゲート電極９の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層１０を半導体層３に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層１０が形成された半導体層３上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極９の側壁にサイドウォール１１をそれぞれ形成する。
【００１８】
そして、ゲート電極９およびサイドウォール１１をマスクとして、不純物を半導体層３にイオン注入することにより、サイドウォール１１の側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層１２を半導体層３に形成する。
ここで、素子分離絶縁膜７は厚膜化されているので、素子分離絶縁膜７形成後の洗浄工程やゲート電極９およびサイドウォール１１を形成するためのエッチング工程において、素子分離絶縁膜７が薄膜化された場合においても、素子分離酸化膜７として必要な膜厚を残すことができる。このため、半導体層３に完全空乏型電界効果トランジスタを形成することが可能となるとともに、半導体層３の膜厚を薄くした場合においても、フィールド耐圧の低下やフィールド反転を防止することができる。
【００１９】
また、半導体層３、６の熱酸化を選択的に行うための酸化防止膜５を用いて、素子分離領域Ｅ２に半導体層６を選択的に形成することにより、工程数の増大を抑制しつつ、半導体層６が形成される領域と素子分離領域Ｅ２との位置合わせを精度よく行うことができる。このため、半導体層６が形成される領域と素子分離領域Ｅ２との間における位置合わせマージンを不要とすることができ、集積度の劣化を防止することができる。
【００２０】
図２は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
図２（ａ）において、支持基板２１上にはＢＯＸ層２２が形成され、ＢＯＸ層２２上には、半導体層２３が形成されている。ここで、半導体層２３の膜厚は、素子分離絶縁膜２７形成後の洗浄工程やエッチング工程において素子分離絶縁膜２７が薄膜化された場合においても、半導体層２３の熱酸化にて素子分離酸化膜２７の必要な膜厚が得られるように設定することができる。
【００２１】
そして、半導体層２３の熱酸化により半導体層２３上に犠牲酸化膜２４を形成した後、ＣＶＤなどの方法により、犠牲酸化膜２４上に酸化防止膜２５を成膜する。そして、フォトリソグラフィー技術およびエッチング技術を用いて犠牲酸化膜２４および酸化防止膜２５をパターニングすることにより、素子分離領域Ｅ１２上の犠牲酸化膜２４および酸化防止膜２５を除去する。
【００２２】
次に、図２（ｂ）に示すように、酸化防止膜２５をマスクとして半導体層２３の選択酸化を行うことにより、素子分離領域Ｅ１２に素子分離絶縁膜２７を形成する。
次に、図２（ｃ）に示すように、半導体層２３上の犠牲酸化膜２４および酸化防止膜２５を除去する。
次に、図２（ｄ）に示すように、半導体層２３のハーフエッチングを行うことにより、半導体層２３を薄膜化する。なお、半導体層２３のハーフエッチングを行う場合、例えば、ＫＯＨ溶液を用いたウェットエッチングを用いることができる。また、薄膜化された半導体層２３の膜厚は、完全空乏型電界効果トランジスタを形成する場合、１０〜１００ｎｍ程度の範囲に設定することが好ましい。
【００２３】
次に、図２（ｅ）に示すように、半導体層２３の熱酸化を行うことにより、半導体層２３上にゲート絶縁膜２８を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜２８が形成された半導体層２３上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、半導体層２３上にゲート電極２９を形成する。
【００２４】
そして、ゲート電極２９をマスクとして、不純物を半導体層２３にイオン注入することにより、ゲート電極２９の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層３０を半導体層２３に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層３０が形成された半導体層２３上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極２９の側壁にサイドウォール３１をそれぞれ形成する。
【００２５】
そして、ゲート電極２９およびサイドウォール３１をマスクとして、不純物を半導体層２３にイオン注入することにより、サイドウォール３１の側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層３２を半導体層２３に形成する。
これにより、素子形成領域Ｅ１１の半導体層２３の膜厚を減少させることが可能となるとともに、素子分離絶縁膜２７形成後の洗浄工程やゲート電極２９およびサイドウォール３１を形成するためのエッチング工程において、素子分離絶縁膜２７が薄膜化された場合においても、素子分離酸化膜２７として必要な膜厚を残すことができる。このため、完全空乏型電界効果トランジスタを半導体層２３に形成することを可能としつつ、フィールド耐圧の低下やフィールド反転を防止することができる。
【００２６】
なお、上述した実施形態では、ＳＯＩ基板にＬＯＣＯＳ構造を形成する方法を例にとって説明したが、バルク半導体基板にＬＯＣＯＳ構造を形成する方法に適用するようにしてもよい。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図２】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
【００２８】
Ｅ１、Ｅ１１  素子形成領域、Ｅ２、Ｅ１２  素子分離領域、１、２１  支持基板、２、２２  ＢＯＸ層、３、６、２３  半導体層、４、２４  犠牲酸化膜、５、２５  酸化防止膜、７、２７  素子分離絶縁膜、８、２８  ゲート絶縁膜、９、２９  ゲート電極、１０、３０  ＬＤＤ層、１１、３１  サイドウォールスペーサ、１２、３２  ソース／ドレイン層
【図１】
2005333061.tif 000003
【図２】
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