(57)【要約】【課題】変調モードに応じて最適なＳ／Ｎ特性となるように外部から制御することが可能なΣΔ型Ａ／Ｄ変換器を内蔵した通信用半導体集積回路をを提供する。【解決手段】サンプリング容量（Ｃｓ）とオペアンプ（ＡＭＰ１）と該オペアンプの非反転入力端子と出力端子との間に接続された帰還容量（Ｃｆ）とからなる積分器（１２，１４）を有するΣΔ型Ａ／Ｄ変換器を内蔵した半導体集積回路において、上記オペアンプの動作電流を制御信号により変更可能に構成し、Ａ／Ｄ変換器のＳＮ比を大きくしたい場合にはオペアンプの動作電流を増加させ、Ａ／Ｄ変換器のＳＮ比を小さくしたい場合にはオペアンプの動作電流を減少させるようにした。【選択図】  図６
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【特許請求の範囲】
【請求項１】
サンプリング容量とオペアンプと該オペアンプの非反転入力端子と出力端子との間に接続された帰還容量とを有する積分器を含むΣΔ型Ａ／Ｄ変換器を内蔵し、該ΣΔ型Ａ／Ｄ変換器に適したＳＮ比の範囲が変調モードによって異なる通信用半導体集積回路であって、
前記オペアンプの動作電流が変更可能に構成され、前記ΣΔ型Ａ／Ｄ変換器のＳＮ比を大きくしたい変調モードでは前記オペアンプの動作電流が増加されてアンプの利得帯域幅積が大きくされ、前記ΣΔ型Ａ／Ｄ変換器のＳＮ比を小さくしたい変調モードでは前記オペアンプの動作電流が減少されてアンプの利得帯域幅積が小さくされることを特徴とする通信用半導体集積回路。
【請求項２】
前記オペアンプは内部に位相補償回路を有し該位相補償回路を構成する容量の値が変更可能に構成され、前記ΣΔ型Ａ／Ｄ変換器のＳＮ比を大きくしたい変調モードでは前記位相補償用容量の値が減少されて前記オペアンプの利得帯域幅積が大きくされ、ΣΔ型Ａ／Ｄ変換器のＳＮ比を小さくしたい変調モードでは前記位相補償用容量の値が増加されて前記オペアンプの利得帯域幅積が小さくされることを特徴とする請求項１に記載の通信用半導体集積回路。
【請求項３】
前記オペアンプの動作電流の増加または減少によりアンプの利得帯域幅積の粗設定が行なわれ、前記オペアンプ内部の位相補償用容量の値の増加または減少によりアンプの利得帯域幅積の微設定が行なわれることを特徴とする請求項２に記載の通信用半導体集積回路。
【請求項４】
前記前記オペアンプの動作電流を設定するためのレジスタを備えることを特徴とする請求項１〜３のいずれかに記載の通信用半導体集積回路。
【請求項５】
サンプリング容量とオペアンプと該オペアンプの非反転入力端子と出力端子との間に接続された帰還容量とを有する積分器を含むΣΔ型Ａ／Ｄ変換器を内蔵し、該ΣΔ型Ａ／Ｄ変換器に適したＳＮ比の範囲が変調モードによって異なる通信用半導体集積回路であって、
前記オペアンプの内部の位相補償回路を構成する容量の値が変更可能に構成され、前記ΣΔ型Ａ／Ｄ変換器のＳＮ比を大きくしたい変調モードでは前記位相補償用容量の値が減少されて前記オペアンプの利得帯域幅積が大きくされ、ΣΔ型Ａ／Ｄ変換器のＳＮ比を小さくしたい変調モードでは前記位相補償用容量の値が増加されて前記オペアンプの利得帯域幅積が小さくされることを特徴とする通信用半導体集積回路。
【請求項６】
受信信号と所定の周波数の発振信号とを合成して該発振信号の周波数と前記受信信号の周波数との差に相当する周波数成分を含む復調信号を生成する復調回路を有する通信用半導体集積回路であって、
前記ΣΔ型Ａ／Ｄ変換回路は前記復調回路により生成された復調信号をディジタル信号に変換することを特徴とする請求項１〜５のいずれかに記載の通信用半導体集積回路。
【請求項７】
前記ΣΔ型Ａ／Ｄ変換回路は、入力されたアナログ信号と帰還信号との差を求める第１加算回路および該第１加算回路の出力信号を積分する第１積分回路と、該第１積分回路の出力信号と帰還信号との差を求める第２加算回路および該第２加算回路の出力信号を積分する第２積分回路とを有する変調部と、該変調部の出力電圧を量子化する量子化回路と、該量子化回路から出力される複数ビットの信号をアナログ信号に変換して前記第１加算回路に供給される帰還信号を生成する第１ローカルＤ／Ａ変換回路と、前記量子化回路から出力される複数ビットの信号をアナログ信号に変換して前記第２加算回路に供給される帰還信号を生成する第２ローカルＤ／Ａ変換回路とを含むことを特徴とする請求項１〜６のいずれかに記載の通信用半導体集積回路。
【請求項８】
前記量子化回路は、前記変調部の出力電圧を複数の参照電圧と比較して量子化する複数の電圧比較回路と、該複数の電圧比較回路の出力をエンコードするエンコーダを備えることを特徴とする請求項７に記載の通信用半導体集積回路。
【請求項９】
前記ΣΔ型Ａ／Ｄ変換回路の後段に、該ΣΔ型Ａ／Ｄ変換回路により変換されたディジタル信号を、該ディジタル信号のビット数よりもビット数の多い信号に変換するデシメーションフィルタ回路を備えることを特徴とする請求項８に記載の通信用半導体集積回路。
【請求項１０】
前記ΣΔ型Ａ／Ｄ変換器のＳＮ比の調整が外部のベースバンド回路からの信号に基づいて行なわれることを特徴とする請求項１〜９のいずれかに記載の通信用半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ΣΔ（シグマ・デルタ）型Ａ／Ｄ変換回路を内蔵した通信用半導体集積回路さらには複数の変調モードで動作可能な通信用半導体集積回路に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
現在、携帯電話器のような無線通信システムは、一般に、送信信号の変調機能および受信信号の復調機能を有する半導体集積回路（ＲＦ−ＩＣ）や、送信データを基本波に対し同相成分のＩ信号および直交成分のＱ信号に変換したり受信信号から復調されたＩ，Ｑ信号を処理してデータを復元したりする半導体集積回路化されたベースバンド回路（以下、ベースバンドＬＳＩと称する）、送信信号を電力増幅してアンテナより出力させるパワーアンプやインピーダンス整合回路、フィルタなどからなるパワーモジュールなどにより構成されている。従来、上記ＲＦ−ＩＣとベースバンドＬＳＩとの間で伝達されるＩ，Ｑ信号はアナログ信号であることが多かった。
【０００３】
本発明者等は、上記ＲＦ−ＩＣとベースバンドＬＳＩとの間で、Ｉ，Ｑ信号をディジタル信号で伝達することを検討した。Ｉ，Ｑ信号をディジタル化することにより、Ｓ／Ｎ（Ｓｉｇｎａｌ  ｔｏ  Ｎｏｉｓｅ  Ｒａｔｉｏ）特性の劣化を回避することができるとともに、ＲＦ−ＩＣの受信系回路においては復調回路の後段に設けられる高利得増幅回路やフィルタ回路を簡略化してチップサイズの低減が可能になるためである。
【０００４】
従来より、Ａ／Ｄ変換器には、逐次比較型やオーバーサンプル型など種々の形式のものが開発されている。一般に、Ａ／Ｄ変換器でアナログ入力信号をディジタル信号に変換する場合、サンプリング周波数を高して変換を行ない、得られた出力から必要な帯域成分のみを取り出せば信号帯域内でのＳ／Ｎ特性を向上させることができる。オーバーサンプル型Ａ／Ｄ変換器は、オーバーサンプル比（信号帯域の周波数に対するナイキスト周波数の比）を高くすることによりＳ／Ｎ特性を向上させた方式である。
【０００５】
オーバーサンプル型Ａ／Ｄ変換器は、△（デルタ）変調方式、Σ△変調方式、それらの混合方式に大別できる。このうち、Σ△変調方式は、出力信号と入力信号との差を積分器で積分し、この積分器の出力が最小となるようにフィードバック制御するものである。このΣ△変調方式においては、アナログ積分の次数すなわち積分器の数を増やすことにより、Ｓ／Ｎ特性をさらに改善することができる。つまり、アナログ積分の次数を１次増やす毎に、ほぼオーバーサンプリング比の２乗に逆比例したノイズシェイピング特性（雑音整形特性）が期待できる。
【０００６】
本発明者等は、上記ＲＦ−ＩＣに内蔵されて、復調回路で復調されたＩ，Ｑ信号をディジタル信号に変換するＡ／Ｄ変換器としては、変調精度および変換速度の点からオーバーサンプリング型Ａ／Ｄ変換器、その中でも特にΣ△変調方式のＡ／Ｄ変換器（以下、ΣΔ型Ａ／Ｄ変換器と称する）が適していると考えた。なお、ΣΔ型Ａ／Ｄ変換器に関する発明としては例えば特許文献１に記載の発明が、またＲＦ−ＩＣに内蔵されて復調回路で復調されたＩ，Ｑ信号をディジタル信号に変換してベースバンド回路へ伝達するようにした発明としては例えば特許文献２に記載の発明がある。
【０００７】
【特許文献１】
特開２００１−２７４６８５号公報
【特許文献２】
特開２００２−３６８６２１号公報
【０００８】
【発明が解決しようとする課題】
携帯電話機等の無線通信装置（移動体通信装置）の方式の一つに欧州で採用されているＧＳＭ（Ｇｌｏｂａｌ  Ｓｙｓｔｅｍ  ｆｏｒ  Ｍｏｂｉｌｅ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ）と呼ばれる方式がある。このＧＳＭ方式においては、搬送波の位相を送信データに応じてシフトするＧＭＳＫ（Ｇａｕｓｓｉａｎ  Ｍｉｎｉｍｕｍ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ  ）と呼ばれる位相変調方式が用いられている。
【０００９】
ところで、近年のＧＳＭ方式等の携帯電話機においては、ＧＭＳＫ変調モードの他に、位相制御と振幅制御により搬送波を変調する３π／８ｒｏｔａｔｉｎｇ８−ＰＳＫ（Ｐｈａｓｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ）変調モードを有するＥＤＧＥ（Ｅｎｈａｎｃｅｄ  Ｄａｔａ  Ｒａｔｅｓ  ｆｏｒ  ＧＭＳ  Ｅｖｏｌｕｔｉｏｎ）と呼ばれるシステムが実用化されつつある。１シンボル当たり１ビットの情報を送るＧＭＳＫ変調に対し、３π／８ｒｏｔａｔｉｎｇ８−ＰＳＫ（以下、８−ＰＳＫと称する）変調では１シンボル当たり３ビットの情報を送ることができるため、ＥＤＧＥモードはＧＭＳＫモードに比べて高い伝送レートによる通信が可能である。
【００１０】
Ａ／Ｄ変換器のＳＮ比は性能の点からは大きいことに越したことはないが、本発明者等が検討したところによると、ＧＭＳＫモードとＥＤＧＥモードのいずれのモードによる送信も可能なＲＦ−ＩＣに内蔵されて復調回路で復調されたＩ，Ｑ信号をディジタル信号に変換するＡ／Ｄ変換器としてΣΔ型Ａ／Ｄ変換器を使用する場合、ＳＮ比を大きくすると消費電力が増加してしまう。そのため、ＳＮ比には消費電力との関係からモードによって適正な範囲があり、ＧＳＭモードの場合にはＥＤＧＥモードの場合よりもＳＮ比が小さい方が良いことが分かった。
【００１１】
このように、ＧＳＭ方式等の携帯電話機においては、ＧＭＳＫモードとＥＤＧＥモードとでΣΔ型Ａ／Ｄ変換器に最適なＳＮ比が異なるので、モードに応じてΣΔ型Ａ／Ｄ変換器のＳＮ比を変化させることを考えた。そして、本発明者等は、ΣΔ型Ａ／Ｄ変換器のＳＮ比を変えるには、ΣΔ型Ａ／Ｄ変換器を構成する積分用アンプに内蔵されている位相補償用容量の容量値またはアンプの動作電流を変えてやるのが望ましいことを見出した。
【００１２】
本発明の目的は、利得帯域幅積ＧＢＷすなわちＳＮ比を外部から制御することが可能なΣΔ型Ａ／Ｄ変換器を内蔵した半導体集積回路を提供することにある。本発明の他の目的は、ΣΔ型Ａ／Ｄ変換器を内蔵し複数の変調モードを有する通信用半導体集積回路において、変調モードに応じて最適なＳ／Ｎ特性となるように外部から制御することができるようにすることにある。
【００１３】
本発明の他の目的は、受信系回路で復調されたＩ，Ｑ信号を精度良くディジタル信号に変換して出力することができるとともに消費電力を低減することができる通信用半導体集積回路を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１４】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、サンプリング容量とオペアンプ（演算増幅回路）と該オペアンプの非反転入力端子と出力端子との間に接続された帰還容量とからなる積分器を有するΣΔ型Ａ／Ｄ変換器を内蔵し変調モードに応じてＡ／Ｄ変換器に必要とされるＳ／Ｎ特性が異なる半導体集積回路において、上記オペアンプの動作電流を制御信号やレジスタ等により変更可能に構成し、Ａ／Ｄ変換器のＳＮ比を大きくしたい場合にはオペアンプの動作電流を増加させ、Ａ／Ｄ変換器のＳＮ比を小さくしたい場合にはオペアンプの動作電流を減少させるようにしたものである。また、上記オペアンプの内部の位相補償回路を構成する容量の値を制御信号やレジスタ等により変更可能に構成し、Ａ／Ｄ変換器のＳＮ比を大きくしたい場合にはオペアンプの位相補償用容量の値を減少させ、Ａ／Ｄ変換器のＳＮ比を小さくしたい場合には位相補償用容量の値増加させるようにしても良い。
【００１５】
上記した手段によれば、無線通信システムの受信系回路において復調されたＩ，Ｑ信号をディジタル信号に変換する手段としてΣΔ型Ａ／Ｄ変換器を用いるようにした通信用半導体集積回路において、変調モードに応じてＡ／Ｄ変換器を所望のＳＮ比の範囲に入るように外部から制御することができ、これにより変換精度を劣化させることなく回路の消費電力を減らすことができるようになる。
【００１６】
なお、Ａ／Ｄ変換器のＳＮ比を変える方法としては、前述のように積分器のアンプの電流または位相補償用容量値を変える方法の他に、積分器の次数を変える方法も考えられるが、Ｉ，Ｑ信号をディジタル信号に変換するＡ／Ｄ変換器として使用したＲＦ−ＩＣでは、積分器の次数を変えるとその後段のデシメーションフィルタの特性を変える必要が生じる。そのため、上記した手段のように積分器のアンプの電流または位相補償用容量値を変えるようにすることにより、デシメーションフィルタをの特性を変える必要がないという利点がある。
【００１７】
【発明の実施の形態】
以下、図面を用いて本発明の実施形態を説明する。
図１には、本発明を適用して好適なΣ△変調方式のＡ／Ｄ変換回路の構成例が示されている。
図１に示されているＡ／Ｄ変換回路は、２次のΣ△変調方式とされ、特に制限されないが、公知の半導体集積回路製造技術により単結晶シリコンチップのような一つの半導体基板に形成される。
【００１８】
図１の実施例のΣ△型Ａ／Ｄ変換回路は、アナログ入力信号Ｖｉｎと帰還信号Ｖｆ１との差分をとる第１加算回路１１と、該第１加算回路１１の出力の積分を行なう第１積分回路１２と、該第１積分回路１２の出力Ａ１と帰還信号Ｖｆ２との差分をとる第２加算回路１３と、該第２加算回路１３の出力の積分を行なう第２積分回路１４と、該第２積分回路１４の出力を量子化（ディジタル信号化）する量子化回路１５と、該量子化回路１５の出力をエンコードするエンコーダ１６と、量子化回路１５の出力をそれぞれＤ／Ａ変換して第１加算回路１１と第２加算回路１２へ供給する第１のローカルＤ／Ａ変換回路（ＤＡＣ１）１７と第２のローカルＤ／Ａ変換回路（ＤＡＣ２）１８とにより構成されている。
【００１９】
量子化回路１５は第２積分回路１４の出力電圧を２のＮ乗個（Ｎは２以上の整数）の参照電圧と比較する電圧比較回路５１と、該電圧比較回路５１から得られる２のＮ乗個の信号をラッチするラッチ回路５２とにより構成されている。そして、上記ラッチ回路５２にラッチされた電圧比較回路５１の出力信号が、エンコーダ１６によりＮビットの信号にエンコードされてこの実施例のΣ△型Ａ／Ｄ変換回路の出力信号として後段の回路へ伝達される。
【００２０】
これとともに、上記ラッチ回路５２にラッチされた電圧比較回路５１の出力信号はローカルＤ／Ａ変換回路１７，１８へも伝達され、ローカルＤ／Ａ変換回路１７，１８でアナログ信号に変換された信号が、上記帰還信号Ｖｆ１，Ｖｆ２として上記第１加算回路１１と第２加算回路１２に供給されるようにされている。なお、ある値ａからｂを減算する減算回路は、ａに−ｂを加算する加算回路とみることができるので、この明細書では減算回路を加算回路と記すこととした。
【００２１】
図３には、図１のΣ△型Ａ／Ｄ変換回路の動作タイミングが示されている。
図３に示されているように、図１のΣ△型Ａ／Ｄ変換回路においては、サンプリングクロックφｓの各周期の前半Ｔ１，Ｔ３，……で第１積分器１２により入力データ信号のサンプルホールドを行ない、クロックφｓの各周期の後半Ｔ２，Ｔ４，……で第１積分器１２がサンプルホールドした信号の積分を行なう。
【００２２】
また、第２積分器１４は、クロックφｓの各周期の後半Ｔ２，Ｔ４，……すなわち第１積分器１２よりも半周期遅いタイミングで入力データ信号のサンプルホールドを行ない、クロックφｓの各周期の前半Ｔ３，Ｔ５，……でサンプルホールドした信号の積分を行なう。そして、比較器の後段のラッチ回路５２でホールドされたデータが、ＤＡ変換器（ＤＡＣ１，ＤＡＣ２）１７，１８に供給されてアナログ信号に変換されて加算器１１，１３へフィードバックされるとともに、エンコーダ１６によりエンコードされて後段の回路（デシメーション回路）へ出力される。
【００２３】
そして、量子化回路１５が第１積分器１２のサンプリング動作よりも１周期遅いクロックφｓの各周期の前半Ｔ３，Ｔ５，……で比較動作を行ない、クロックφｓの各周期の後半Ｔ４，Ｔ６，……で比較結果のホールドを行なうようにされる。なお、図１のΣ△型Ａ／Ｄ変換回路におけるサンプリングクロックφｓの周波数は、特に制限されるものでないが、オーバーサンプリング比がΣ△型でない通常のＡ／Ｄ変換回路のナイキスト周波数の約６８倍になるように設定されている。
【００２４】
図１のΣ△型Ａ／Ｄ変換回路を構成する上記積分回路１２，１４は、例えば図２に示されているように、入力端子ＩＮに接続された切替えスイッチＳＷ１と、該スイッチＳＷ１と接地点との間に接続されたサンプリング容量Ｃｓと、オペアンプＡＭＰ１と、該オペアンプＡＭＰ１の出力端子と反転入力端子との間に接続された帰還容量Ｃｆとからなり、まずサンプリングクロックφｓの前半で図２（Ａ）のようにスイッチＳＷ１を入力端子ＩＮ側に接続してサンプリング容量Ｃｓに入力信号を取り込んでから、サンプリングクロックφｓの後半で図２（Ｂ）のようにスイッチＳＷ１をオペアンプＡＭＰ１側に切り替えて積分を行なうように制御される。
【００２５】
いま、オーバーサンプリング周波数すなわちサンプリングクロックφｓの周波数をｆｓとすると、積分期間はクロックφｓの半周期である約１／２ｆｓになる。ところが、積分器のアンプの応答速度は有限であるため、容量Ｃｓの電荷を容量Ｃｆに１００％転送させることはできず、図４に示すように整定誤差が生じ、ＳＮ比を低下させる。ここで、ＳＮ比をＳＮ、オーバーサンプル比をＲ、整定誤差をδとおくと、これらの関係は以下のようになる。
δ  ∝  Ｒ１．５／２（ＳＮ−１．７６）／６．０２
【００２６】
また、アンプの利得帯域幅積ＧＢＷと整定誤差δとの間には、以下のように関係がある。
ＧＢＷ  ∝  ｆｓ×ｌｎ（Ａ／δ）
これに前記式を代入すると、
ＧＢＷ  ∝  ｆｓ×ｌｎ（Ａ×２（ＳＮ−１．７６）／６．０２／Ｒ１．５）
となる。なお、Ａは定数である。上式より、ＧＢＷが大きいほどＳＮ比ＳＮが大きくなることが分かる。
【００２７】
一方、アンプのＧＢＷは、アンプが１つのポールを持つ１次のアンプであると仮定すると、初段のＭＯＳＦＥＴのｇｍとその負荷容量（位相補償容量）の容量値Ｃとにより以下のように表わされる。
ＧＢＷ  ∝  ｇｍ／Ｃ
ここで、ＭＯＳＦＥＴのｇｍとアンプの動作電流Ｉとの間には、以下のような関係がある。
ｇｍ  ∝  √Ｉ
【００２８】
従って、ＧＢＷと電流Ｉとの関係は以下のようになる。
ＧＢＷ  ∝  √Ｉ／Ｃ
この関係式から、アンプの電流Ｉを増加させること、または容量値Ｃを減らすことでＧＢＷを大きくすることができることが分かる。これは１次のアンプの周波数特性を示す図５を参照すると、理解し易い。今、アンプの周波数特性が図５に実線Ｐ０で示すような特性である場合に、アンプの電流Ｉを増加させると特性全体が上へ平行移動して一点鎖線Ｐ１のような特性になり、利得が０ｄＢになるときの周波数が高くなる。ＧＢＷは利得が０ｄＢになるときの周波数であるので、アンプの電流Ｉを増加させるとＧＢＷが大きくなることが分かる。
【００２９】
また、アンプ内の位相補償容量の容量値を変えると、最大利得は一定であり１次のポールの位置が変わるため、容量が大きくなると破線Ｐ３のように周波数が高い側へ移動し、容量が小さくなると破線Ｐ２のように周波数が低い側へ移動する。そのため、アンプ内の位相補償容量の容量値を変えてもＧＢＷが変わることが分かる。従って、高いＳＮ比ＳＮが必要な場合には積分器を構成するアンプの電流を増加させるか位相補償用容量の値を減らすことで、また低いＳＮ比ＳＮが必要な場合には積分器を構成するアンプの電流を減少させるか位相補償用容量の値を大きくすることで、対応することができる。なお、ポールを２つ持つ２次のアンプであっても第２ポールが０ｄＢ以下にあれば、そのアンプのＧＢＷは上記１つのポールのアンプと同様に考えることができる。
【００３０】
次に、図１のΣ△型Ａ／Ｄ変換回路の積分器１２，１４を構成するオペアンプＡＭＰ１の構成例を、図６および図７を用いて説明する。
図６に示すように本実施例で使用されるオペアンプＡＭＰ１は、バイアス電流生成部１１０と、電流−電圧変換部１２０と、アンプ部１３０とからなる。アンプ部１３０には、特に制限されるものでないが、図７に示すように、差動入力端子ＩＮ１，ＩＮ２と差動出力端子ＯＵＴ１，ＯＵＴ２の他に、アンプ内部に流される電流を制御したり内部ノードの動作点を与えるためのバイアス電圧Ｖｂｐ１，Ｖｂｐ２，Ｖｂｎ１，Ｖｂｎ２の入力端子を持つフォールデッドカスコード入力の２段アンプが用いられている。
【００３１】
バイアス電流生成部１１０は、基準電流源Ｉ０からの電流が流されるダイオード接続のＭＯＳトランジスタＱ０と、該ＭＯＳトランジスタＱ０のドレインにゲートが接続されたＭＯＳトランジスタＱ１およびＱ０のドレインにスイッチＳ１，Ｓ２を介してゲートが接続可能にされたＭＯＳトランジスタＱ２，Ｑ３と、Ｑ２，Ｑ３のゲート端子と電源電圧端子Ｖｄｄとの間に接続されたスイッチＳＢ１，ＳＢ２と、スイッチＳ１，Ｓ２，ＳＢ１，ＳＢ２のオン・オフ状態を設定するレジスタＲＥＧ１とから構成され、ＭＯＳトランジスタＱ１，Ｑ２，Ｑ３のドレイン電流を加算した電流がバイアス電流Ｉｂｉａｓとして電流−電圧変換部１２０に供給されるようにされている。
【００３２】
上記スイッチＳ１とＳＢ１はレジスタＲＥＧ１のビット信号Ｂ１により相補的にオン状態またはオフ状態にされ、スイッチＳ２とＳＢ２はレジスタＲＥＧ１のビット信号Ｂ２により相補的にオン状態またはオフ状態にされる。そして、ＭＯＳトランジスタＱ１にはＱ０と同一サイズの素子が、またＱ２にはゲート幅がＱ０のゲート幅のｎ倍に設定された素子（ゲート長は同一）が使用され、Ｑ３はＱ２の２倍のゲート幅を有するように設定されている。
【００３３】
次の表１に、上記バイアス電流生成部１１０のスイッチＳ１，Ｓ２，ＳＢ１，ＳＢ２のオン・オフ状態とバイアス電流Ｉｂｉａｓとの関係を示す。なお、表１において「Ｉ」はＭＯＳトランジスタＱ２に流れる電流を表わしており、この実施例ではＱ２のゲート幅がＱ０のゲート幅のｎ倍に設定されているため、ＩはＩ０のｎ倍（例えば１／２）の大きさになる。この実施例では、「Ｉ０」は例えば１０ｍＡのような大きさに、また「Ｉ」は５ｍＡのような大きさに設定されている。
【００３４】
また、表１には、バイアス電流生成部１１０により生成されるバイアス電流Ｉｂｉａｓと、アンプ部１３０の差動増副段１３１とカスコード段１３２と出力段１３３にそれぞれに流される電流Ｉ１，Ｉ２，Ｉ３との関係も示されている。言い換えると、電流−電圧変換部１２０は、バイアス電流Ｉｂｉａｓを受けてアンプ部１３０内に表１のような大きさの電流Ｉ１，Ｉ２，Ｉ３を流すようなバイアス電圧Ｖｂｐ１，Ｖｂｎ１，Ｖｂｎ２を生成するように構成されている。上記のような構成によって、バイアス電流Ｉｂｉａｓ１つを変えるだけでアンプ部１３０内の３つの電流Ｉ１，Ｉ２，Ｉ３をそれぞれ最適に変えられるようになっている。具体的には、例えばＩ１はＩｂｉａｓの８倍、Ｉ２はＩｂｉａｓの６倍、Ｉ６はＩｂｉａｓの１４倍に設定されている。電流−電圧変換部１２０はカレントミラー回路と電流−電圧変換用の抵抗等あるいはアンプ部１３０の定電流用トランジスタＱ１１，Ｑ１２，Ｑ１５，Ｑ２５，Ｑ２６，Ｑ３１，Ｑ３２とカレントミラー接続されたトランジスタなどから構成することができる。
【００３５】
表１から分かるように本実施例のオペアンプは、レジスタＲＥＧ１への設定を変更してバイアス電流生成部１１０のスイッチＳ１，Ｓ２，ＳＢ１，ＳＢ２のオン・オフ状態を切り換えることによってアンプ部１３０の動作電流を変えてアンプのＧＢＷを大きくしたり小さくしたりすることができるようにされている。その結果、本実施例のオペアンプを使用した積分器のＳＮ比を所望の範囲に収めることができる。なお、アンプのＧＢＷは差動増幅段１３１の動作電流Ｉ１に大きく依存するが、Ｉ１のみを変えると回路全体の動作バランスがくずれるので、Ｉ１に応じてカスコード段１３２の電流Ｉ２と出力段１３３の電流Ｉ３も変えてバランスが崩れないようにしている。
【００３６】
【表１】
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【００３７】
なお、バイアス電圧Ｖｂｐ２は、回路全体のバランスを良くすべくカスコード段１３２と出力段１３３の中間ノードの電位を最適な動作点に持って行くためのバイアス電圧として、ＭＯＳトランジスタＱ２３，Ｑ２４とＱ３３，Ｑ３４のゲート端子に印加される。カスコード段１３２と出力段１３３の中間ノードの最適な電位は下段に流れる電流によって変わるため、この実施例ではバイアス電流Ｉｂｉａｓに基づいて生成するようにしている。かかる電圧は例えば適当な抵抗分圧回路で生成することができる。ただし、これらのＭＯＳトランジスタＱ２３，Ｑ２４，Ｑ３３，Ｑ３４とそのバイアス電圧Ｖｂｐ２は省略することも可能である。
【００３８】
アンプ部１３０は、図７に示すように、ゲートが入力端子ＩＮ１，ＩＮ２に接続された差動入力ＭＯＳトランジスタＱ１３，Ｑ１４と負荷ＭＯＳトランジスタＱ１１，Ｑ１２と定電流用トランジスタＱ１５からなる差動増副段１３１と、ＭＯＳトランジスタＱ２１〜Ｑ２６からなるカスコード段１３２と、ＭＯＳトランジスタＱ３１〜Ｑ３６からなる出力段１３３とにより構成されている。カスコード段１３２のＭＯＳトランジスタＱ２３，Ｑ２４のソースは差動増副段１３１の入力ＭＯＳトランジスタＱ１３，Ｑ１４のドレインに接続され、カスコード段１３２のＭＯＳトランジスタＱ２３，Ｑ２４のドレインに出力段１３３の出力ＭＯＳトランジスタＱ３５，Ｑ３６のゲートが接続されている。これにより、ＭＯＳトランジスタＱ２３，Ｑ２４はバイポーラ・トランジスタのベース接地と同様な動作で、ソースに入力された信号をドレインに出力する。
【００３９】
この実施例のオペアンプにおいては、差動増副段１３１の定電流用トランジスタＱ１５のゲートにバイアス電圧Ｖｂｎ１が印加されることにより差動増副段１３１に流れる電流Ｉ１の大きさが決定され、カスコード段１３２のＭＯＳトランジスタＱ２５，Ｑ２６のゲートにバイアス電圧Ｖｂｎ２が印加されることによりカスコード段１３２に流れる電流Ｉ２の大きさが決定され、出力段１３３のＭＯＳトランジスタＱ３１，Ｑ３２のゲートにバイアス電圧Ｖｂｐ１が印加されることにより出力段１３３に流れる電流Ｉ３の大きさが決定される。
【００４０】
また、カスコード段１３２のＭＯＳトランジスタＱ２３，Ｑ２４と出力段１３３のＭＯＳトランジスタＱ３３，Ｑ３４のゲートにバイアス電圧Ｖｂｐ２がそれぞれ印加されることにより、カスコード段１３２と出力段１３３の出力ノードの電位が最適な動作点に設定され、これにより回路全体のバランスが良効に保たれるようにされている。さらに、カスコード段１３２のＭＯＳトランジスタＱ２１，Ｑ２２のゲートには、出力電圧Ｖｏｕｔｐ，Ｖｏｕｔｎの平均値と設定電圧Ｖｃｍ（例えばＶｄｄ／２）との差電位を増幅するコモンモードフィードバック回路１３５からの電圧が供給され、ＭＯＳトランジスタＱ２１，Ｑ２２には、差動出力の平均電圧が設定電圧Ｖｃｍになるような電流が流され、回路の動作点を安定させるようになっている。
【００４１】
さらに、この実施例のオペアンプにおいては、出力段１３３の出力ＭＯＳトランジスタＱ３５，Ｑ３６のゲート・ドレイン間に抵抗Ｒ１，Ｒ２と容量Ｃ１０〜Ｃ１２，Ｃ２０〜Ｃ２２とからなる位相補償回路１３４が設けられている。位相補償回路１３４を構成する容量Ｃ１０〜Ｃ１２，Ｃ２０〜Ｃ２２のうちＣ１１，Ｃ１２，Ｃ２１，Ｃ２２と直列にスイッチＳ１１，Ｓ１２，Ｓ２１，Ｓ２２が設けられ、これらのスイッチＳ１１，Ｓ１２，Ｓ２１，Ｓ２２はレジスタＲＥＧ２の値によりオン・オフ状態が設定され、その設定状態に応じて位相補償回路１３４の容量値が変更可能にされている。
【００４２】
上記位相補償回路１３４を構成する容量Ｃ１０〜Ｃ１２，Ｃ２０〜Ｃ２２のうちＣ１０，Ｃ２０は容量値Ｃ０（例えば０．９ｐＦ）を有し、Ｃ１１，Ｃ１２はＣ０の１／ｍの容量値Ｃ（例えば０．１ｐＦ）を有し、Ｃ２１，Ｃ２２はＣ１１，Ｃ１２の２倍の容量値２Ｃを有するように設定されている。
【００４３】
次の表２に、上記スイッチＳ１１，Ｓ１２，Ｓ２１，Ｓ２２のオン・オフ状態と、接続される容量の値との関係が示されている。表２から分かるように本実施例のオペアンプは、レジスタＲＥＧ２への設定値を変更して位相補償回路１３４のスイッチＳ１１，Ｓ１２，Ｓ２１，Ｓ２２のオン・オフ状態を切り換えることによって位相補償用容量の値を変えてアンプのＧＢＷを大きくしたり小さくしたりすることができるようにされている。その結果、本実施例のオペアンプを使用した積分器のＳＮ比を所望の範囲に収めることができる。
【００４４】
【表２】
2005072632.tif 000004
【００４５】
さらに、本実施例のオペアンプにおいては、前記バイアス電流生成部１１０により生成されるバイアス電流Ｉｂｉａｓの変化幅（Ｉの大きさ）と位相補償回路１３４の容量値の変化幅（Ｃの大きさ）を適宜に設定し、前記バイアス電流生成部１１０の電流値を変えることでアンプのＧＢＷの粗設定を行ない、位相補償用容量の値を変えることでアンプのＧＢＷの微設定を行なえるように構成されている。
【００４６】
図８には、積分器を構成するオペアンプの他の実施例を示す。このオペアンプは、アンプ部１３０に差動増幅段１３１と出力段１３３とからなる通常の差動アンプを用いたものである。図７のアンプと同様に、出力段１３３の出力ＭＯＳトランジスタＱ３５，Ｑ３６のゲート・ドレイン間に抵抗Ｒ１，Ｒ２と容量Ｃ１０〜Ｃ１２，Ｃ２０〜Ｃ２２とからなる位相補償回路１３４が設けられ、レジスタ（ＲＥＧ２）の値によりスイッチＳ１１，Ｓ１２，Ｓ２１，Ｓ２２のオン・オフ状態を設定することにより位相補償用容量の値が変更可能にされている。
【００４７】
なお、図８においては、バイアス電流生成部１１０と電流−電圧変換部１２０とレジスタＲＥＧ２の図示を省略してある。この実施例のオペアンプにおいては、差動増幅段１３１の負荷ＭＯＳトランジスタＱ１１，Ｑ１２と並列にＭＯＳトランジスタＱ２１，Ｑ２２が設けられ、それらのゲートには、出力電圧Ｖｏｕｔｐ，Ｖｏｕｔｎの平均値とＶｄｄ／２のような設定電圧Ｖｃｍとの差電位を増幅するコモンモードフィードバック回路１３５からの電圧がフィードバックされ、差動出力の平均電圧が設定電圧Ｖｃｍになるような電流がＱ１１，Ｑ１２のドレイン電流に加算されてＱ１３，Ｑ１４に流される。
【００４８】
図９には、上記コモンモードフィードバック回路１３５の回路例が示されている。図９のコモンモードフィードバック回路１３５は、ダイオード接続のＰ−ＭＯＳトランジスタＱ４１，Ｑ４２を負荷とする差動アンプを用いたものである。図８のオペアンプの出力電圧Ｖｏｕｔｐ，Ｖｏｕｔｎは高抵抗の入力抵抗Ｒｉ１，Ｒｉ２で平均化されて、一方の差動入力ＭＯＳトランジスタＱ４３のゲート端子に入力され、他方の差動入力トランジスタＱ４４のゲート端子には出力の直流電位を設定するための電位Ｖｃｍ（例えばＶｄｄ／２）が印加されている。差動入力トランジスタＱ４３，Ｑ４４のエミッタに共通接続されたトランジスタＱ４５のゲート端子には、図６と同様な構成のバイアス回路で生成されたバイアス電圧Ｖｂｎ１が印加され定電流源として動作する。
【００４９】
なお、図９の実施例においては、差動入力トランジスタＱ４３のゲート端子に入力される平均電圧を、抵抗Ｒｉ１，Ｒｉ２の抵抗分割で生成する例を示したが、図８のオペアンプの出力端子ＯＵＴ１，ＯＵＴ２間に直流電流が全く流れないようにするため、スイッチドキャパシタで電荷を転送する方式にするなどの改良を施した回路を用いるようにするのが望ましい。また、図７に示されている実施例においても、コモンモードフィードバック回路１３５として図９の回路もしくはそれを改良した回路を使用することが可能である。
【００５０】
次に、上記実施例のΣ△型Ａ／Ｄ変換回路を、ＲＦ−ＩＣに内蔵されて復調回路で復調されたＩ，Ｑ信号をディジタル信号に変換するＡ／Ｄ変換器として使用したＲＦ−ＩＣおよび無線通信システムの構成例を、図１０を用いて説明する。
【００５１】
図１０に示されているように、この実施例の無線通信システムは信号電波の送受信用アンテナ４００、送受信切り替え用のスイッチ４１０、受信信号から不要波を除去するＳＡＷフィルタなどからなる高周波フィルタ４２０ａ〜４２０ｄ、送信信号を増幅する高周波電力増幅回路（パワーモジュール）４３０、受信信号を復調したり送信信号を変調したりする高周波ＩＣ２００、送信データをＩ，Ｑ信号に変換したり高周波ＩＣ２００を制御したりするベースバンド回路３００などで構成される。高周波ＩＣ２００とベースバンド回路３００は、各々別個の半導体チップ上に半導体集積回路として構成される。
【００５２】
特に制限されるものでないが、この実施例の高周波ＩＣ２００は、ＧＳＭ８５０とＧＳＭ９００、ＤＣＳ１８００、ＰＣＳ１９００の通信方式による４つの周波数帯の信号の変復調が可能に構成されている。また、これに応じて、高周波フィルタは、ＧＳＭ８５０の周波数帯の受信信号を通過させるフィルタ４２０ａと、ＧＳＭ９００の周波数帯の受信信号を通過させるフィルタ４２０ｂと、ＤＣＳ１８００の周波数帯の受信信号を通過させるフィルタ４２０ｃと、ＰＣＳ１９００の周波数帯の受信信号を通過させるフィルタ４２０ｄとが設けられている。
【００５３】
本実施例の高周波ＩＣ２００は、大きく分けると、受信系回路ＲＸＣと、送信系回路ＴＸＣと、それ以外の制御回路やクロック生成回路など送受信系に共通の回路からなる制御系回路とで構成される。
【００５４】
受信系回路ＲＸＣは、ＧＳＭ８５０、ＧＳＭ９００、ＤＣＳ１８００、ＰＣＳ１９００の各周波数帯の受信信号をそれぞれ増幅するロウノイズアンプ２１０ａ，２１０ｂ，２１０ｃ，２１０ｄと、高周波発振回路（ＲＦＶＣＯ）２５０で生成された局部発振信号φＲＦを分周し互いに９０°位相がずれた直交信号を生成する分周移相回路２１１ａ，２１１ｂと、ロウノイズアンプ２１０ａ，２１０ｂで増幅されたＧＳＭ系の受信信号に分周移相回路２１１ａで生成された直交信号をミキシングすることにより復調およびダウンコンバートを行なうミキサ回路２１２ａと、ロウノイズアンプ２１０ｃ，２１０ｄで増幅されたＤＣＳとＰＣＳ系の受信信号に分周移相回路２１１ｂで生成された直交信号をミキシングすることにより復調およびダウンコンバートを行なうミキサ回路２１２ｂと、復調されたＩ，Ｑ信号をそれぞれ増幅してベースバンドＬＳＩ３００へ出力する各周波数帯に共通の高利得増幅部２２０Ａ，２２０Ｂと、高利得増幅部２２０Ａ，２２０Ｂ内のアンプの入力ＤＣオフセットをキャンセルするためのオフセットキャンセル回路２１３と、高利得増幅部２２０Ａ，２２０Ｂで増幅されたＩ，Ｑ信号をそれぞれ例えば３ビットのディジタル信号に変換するＡ／Ｄ変換回路２３１Ａ，２３１Ｂと、変換された例えば３ビットの時間軸方向に高い解像度を有する信号を１４ビットの電圧方向に高い解像度を有する信号に変換するデシメーションフィルタ回路２３２Ａ，２３２Ｂなどからなる。３ビットの信号を１４ビットの低周波数の信号に変換することにより、高周波ＩＣ２００からベースバンドＬＳＩ３００へのデータの転送速度を落とすことができる。
【００５５】
高利得増幅部２２０Ａは、複数のロウパスフィルタＬＰＦ１１，ＬＰＦ１２，ＬＰＦ１３と利得制御アンプＰＧＡ１１，ＰＧＡ１２，ＰＧＡ１３とが交互に直列形態に接続され、最終段に利得が固定のアンプＡＭＰ１が接続された構成を有しており、復調されたＩ信号を不要波を除去しつつ所定の振幅レベルまで増幅する。高利得増幅部２２０Ｂも同様に、複数のロウパスフィルタＬＰＦ２１，ＬＰＦ２２，ＬＰＦ２３と利得制御アンプＰＧＡ２１，ＰＧＡ２２，ＰＧＡ２３とが交互に直列形態に接続され、最終段に利得が固定のアンプＡＭＰ２が接続された構成を有しており、復調されたＱ信号を所定の振幅レベルまで増幅する。
【００５６】
オフセットキャンセル回路２１３は、各利得制御アンプＰＧＡ１１〜ＰＧＡ２３に対応して設けられ入力端子間を短絡した状態におけるそれらの出力電位差をディジタル信号に変換するＡ／Ｄ変換回路（ＡＤＣ）と、これらのＡ／Ｄ変換回路による変換結果に基づき、対応する利得制御アンプＰＧＡ１１〜ＰＧＡ２３の出力のＤＣオフセットを「０」とするような入力オフセット電圧を生成し差動入力に対して与えるＤ／Ａ変換回路（ＤＡＣ）と、これらのＡ／Ｄ変換回路（ＡＤＣ）とＤ／Ａ変換回路（ＤＡＣ）を制御してオフセットキャンセル動作を行なわせる制御回路などから構成される。デシメーションフィルタ回路２３２Ａ，２３２Ｂにより変換された１４ビットのディジタルＩ，Ｑ信号は、ディジタルインタフェース回路２４０を介してベースバンドＬＳＩ３００へ出力される。
【００５７】
送信系回路ＴＸＣには、図示しないが、ベースバンドＬＳＩ３００から供給されるＩ信号とＱ信号により変調をかける変調回路と、変調された信号を送信周波数の信号にアップコンバートする周波数変換回路とが設けられている。アップコンバートされた送信信号はパワーモジュール４３０により電力増幅され、フィルタ４４１，４４２により不要波を除去された後、切替えスイッチ４１０を経てアンテナ４００に供給される。特に制限されるものでないが、パワーモジュールには、ＧＳＭ系の送信信号を増幅するパワーアンプ４３１と、ＤＣＳとＰＣＳ系の送信信号を増幅するパワーアンプ４３２とが設けられている。ＧＳＭ方式では、送信と受信は時間的に別々に行なわれるので、ＲＦ−ＶＣＯ２５０を受信系回路ＲＸＣと送信系回路ＴＸＣの共通の発振回路として使用するように構成することも可能である。
【００５８】
また、この実施例の高周波ＩＣ２００のチップ上には、チップ全体を制御する制御回路２６０と、基準発振信号φｒｅｆを生成する基準発振回路（ＶＣＸＯ）２６１と、該基準発振信号φｒｅｆに基づいて前記Ａ／Ｄ変換回路２３１Ａ，２３１Ｂの動作タイミングを与えるクロック信号φや制御回路２６０により生成されるチップ内部の制御信号の基準となるクロック信号を生成するタイミング発生回路２６２とが設けられている。
【００５９】
なお、基準発振信号φｒｅｆは周波数精度の高いことが要求されるため、基準発振回路２６１には外付けの水晶振動子が接続される。基準発振信号φｒｅｆとしては、２６ＭＨｚあるいは１３ＭＨｚのような周波数が選択される。かかる周波数の水晶振動子は、汎用部品であり容易に手に入れることができるためである。
【００６０】
制御回路２６０には、ベースバンドＬＳＩ３００から同期用のクロック信号ＣＬＫと、データ信号ＳＤＡＴＡと、制御信号としてのロードイネーブル信号ＬＥＮとが供給されており、制御回路２６０は、ロードイネーブル信号ＬＥＮが有効レベルにアサートされると、ベースバンドＬＳＩ３００から伝送されてくるデータ信号ＳＤＡＴＡをクロック信号ＣＬＫに同期して順次取り込んで、チップ内部の制御信号を生成する。特に制限されるものでないが、データ信号ＳＤＡＴＡはシリアルで伝送される。ベースバンドＬＳＩ３００はマイクロプロセッサなどから構成される。
【００６１】
前記実施例の積分器を構成するオペアンプ用の電流値設定用レジスタＲＥＧ１や位相補償容量値設定用レジスタＲＥＧ２は、この制御回路２６０内に設けてもよいし、ＡＤ変換器２３１Ａ，２３１Ｂ側に設けても良い。制御回路２６０内にレジスタを設けた場合には、この制御回路２６０からＡＤ変換器２３１Ａ，２３１Ｂへ、積分器を構成するオペアンプ内の電流切換えスイッチＳ１〜ＳＢ２や容量値切換えスイッチＳ１１〜Ｓ２２の制御信号を供給するための信号線が設けられる。
【００６２】
前記電流値設定用レジスタＲＥＧ１や位相補償容量値設定用レジスタＲＥＧ２の設定値は、ベースバンドＬＳＩ３００から伝送されてくるデータ信号ＳＤＡＴＡによって制御回路２６０へ送って設定しても良いが、ベースバンドＬＳＩ３００からはモードを指定するデータを送って、制御回路２６０が指定されたモードに応じてレジスタの設定値を変更するように構成しても良い。また、上記のようにリアルタイムでレジスタの設定値を変更しても良いが、予め電源投入時等における初期設定でレジスタの設定を行なうように構成しても良い。これは、ベースバンド回路を持たないようなシステムにおいて有効である。
【００６３】
本実施例の高周波ＩＣ２００においては、受信系回路の最終段にＡ／Ｄ変換回路２３１Ａ，２３１Ｂを設けてＩ，Ｑ信号をディジタル化するようにしているため、ベースバンドＬＳＩ３００への伝送ロスがなく、ＳＮ特性の劣化を回避することができる。また、ディジタルＩ，Ｑ信号を受けるベースバンドＬＳＩ３００側においてディジタルフィルタ処理などを行なうように構成することで、高利得増幅部２２０Ａ，２２０Ｂではそれほど高いゲインで受信信号を増幅してノイズを除去しなくても精度の高い受信データを得ることができるようになるので、高利得増幅部２２０Ａ，２２０Ｂの多段接続されている利得制御アンプとフィルタを簡略化することができ、これによりチップサイズの低減が可能になる。
【００６４】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、前記実施例では、レジスタＲＥＧ１，ＲＥＧ２に設定された値によりアンプの電流と位相補償用容量の値を変えてアンプのＧＢＷを変えるようにしたものを説明したが、通信用半導体集積回路のパッケージに設けられた外部ピンより変調モードに応じてスイッチＳ１〜Ｓ２ＢやＳ１１〜Ｓ２２を切り換える制御信号を入力してアンプのＧＢＷを変更するように構成しても良い。あるいは外部ピンに接続されない半導体チップ上のパッドを設けてシステムに応じてアンプのＧＢＷを固定的に決定するように構成しても良い。
【００６５】
さらに、積分器のアンプも図７や図８に示されているもので限定されず、他の形式の回路やバイポーラ・トランジスタで構成されたものであっても良い。また、アンプ内の位相補償回路を構成する抵抗Ｒ１１，Ｒ１２は、抵抗素子の代わりにＭＯＳトランジスタのオン抵抗を利用するようにしても良い。
【００６６】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である携帯電話機のような無線通信システムに用いられる高周波ＩＣに適用した場合について説明したが、本発明はそれに限定されるものでなく、ΣΔ型Ａ／Ｄ変換器を内蔵した通信用以外の半導体集積回路に対しても本発明を適用することができる。
【００６７】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、変調モードに応じて最適なＳ／Ｎ特性となるように外部から制御することが可能なΣΔ型Ａ／Ｄ変換器を内蔵した通信用半導体集積回路を実現することができる。
【００６８】
また、本発明に従うと、受信系回路で復調されたＩ，Ｑ信号をディジタル信号に変換するＡ／Ｄ変換器を有する通信用半導体集積回路において、消費電力を増加させることなくＩ，Ｑ信号を比較的精度良くディジタル信号に変換して出力することができるという効果がある。
【図面の簡単な説明】
【図１】本発明を適用して好適なΣ△変調方式のＡ／Ｄ変換回路の構成例を示す機能ブロック図である。
【図２】ΣΔ型Ａ／Ｄ変換器における積分回路の具体例を示す回路図である。
【図３】ΣΔ型Ａ／Ｄ変換回路の積分回路の動作を示すタイミングチャートである。
【図４】積分回路を構成するオペアンプの積分期間内における出力Ｖｏｕｔの変化の様子を示す説明図である。
【図５】積分回路を構成するオペアンプの周波数特性を示す説明図である。
【図６】積分回路を構成するオペアンプの実施例を示す機能ブロック図である。
【図７】積分回路を構成するオペアンプのアンプ部の具体例を示す回路図である。
【図８】積分回路を構成するオペアンプのアンプ部の他の具体例を示す回路図である。
【図９】実施例のオペアンプに用いられる平均化回路の具体的な回路例を示す回路図である。
【図１０】実施例のΣ△型Ａ／Ｄ変換回路を、ＲＦ−ＩＣに内蔵されて復調されたＩ，Ｑ信号をディジタル信号に変換するＡ／Ｄ変換器として使用したＲＦ−ＩＣおよび無線通信システムの構成例を示すブロック図である。
【符号の説明】
１１，１３  加算回路
１２，１４  積分回路
１５  量子化回路
１６  エンコーダ
１７，１８  ローカルＤ／Ａ変換回路
１１０  バイアス電流生成部
１２０  電流−電圧変換部
１３０  アンプ部
１３１  差動増幅段
１３２  カスコード段
１３３  出力段
１３４  位相補償回路
【図１】
2005072632.tif 000005
【図２】
2005072632.tif 000006
【図３】
2005072632.tif 000007
【図４】
2005072632.tif 000008
【図５】
2005072632.tif 000009
【図６】
2005072632.tif 000010
【図７】
2005072632.tif 000011
【図８】
2005072632.tif 000012
【図９】
2005072632.tif 000013
【図１０】
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