(57)【要約】【課題】  バンプ電極とボンディングパッドとの接続の信頼性向上を図ることができる半導体装置およびその製造方法を提供する。【解決手段】  フォトリソグラフィ技術およびエッチング技術を使用して、レジスト膜３６に第２開口部３６ａを形成する。続いて、第２開口部３６ａの底部に露出した下地膜３５をエッチングするとともに、上部にレジスト膜３６が形成されている下地膜３５の一部も横から掘り込むようにエッチングし、第２開口部３６ａよりも径の大きい第３開口部３６ｂを形成する。そして、第１開口部３３ａ、第２開口部３６ａおよび第３開口部３６ｂにめっき法を使用して金膜を埋め込み、バンプ電極を形成する。【選択図】  図１１
2005064171.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板上にボンディングパッドを形成する工程と、
（ｂ）前記ボンディングパッド上に絶縁膜を形成する工程と、
（ｃ）前記絶縁膜に第１開口部を形成して前記ボンディングパッドの一部を露出する工程と、
（ｄ）前記絶縁膜上および露出した前記ボンディングパッド上に第１導体膜を形成する工程と、
（ｅ）前記第１導体膜上に下地膜を形成する工程と、
（ｆ）前記下地膜上にレジスト膜を形成する工程と、
（ｇ）前記レジスト膜の前記ボンディングパッド上の領域に第２開口部を形成して、前記下地膜の一部を露出する工程と、
（ｈ）前記下地膜をエッチングして、前記レジスト膜に形成された前記第２開口部より大きな第３開口部を前記下地膜に形成する工程と、
（ｉ）前記第１開口部、前記第２開口部および前記第３開口部から形成された空間に第２導体膜を埋め込んでバンプ電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
（ａ）半導体基板上にボンディングパッドを形成する工程と、
（ｂ）前記ボンディングパッド上に絶縁膜を形成する工程と、
（ｃ）前記絶縁膜に第１開口部を形成して前記ボンディングパッドの一部を露出する工程と、
（ｄ）前記絶縁膜上および露出した前記ボンディングパッド上に第１導体膜を形成する工程と、
（ｅ）前記第１導体膜上に下地膜を形成する工程と、
（ｆ）前記下地膜上にレジスト膜を形成する工程と、
（ｇ）前記レジスト膜の前記ボンディングパッド上の領域に第２開口部を形成して、前記下地膜の一部を露出する工程と、
（ｈ）前記下地膜をエッチングして、前記レジスト膜に形成された前記第２開口部より大きな第３開口部を前記下地膜に形成する工程と、
（ｉ）前記第１開口部、前記第２開口部および前記第３開口部から形成された空間に第２導体膜を埋め込んでバンプ電極を形成する工程とを備え、
前記（ｇ）工程と前記（ｈ）工程とは、前記レジスト膜の溶解速度より前記下地膜の溶解速度の方が速い薬液を用いた一つの工程で行なわれることを特徴とする半導体装置の製造方法。
【請求項３】
（ａ）半導体基板上にボンディングパッドを形成する工程と、
（ｂ）前記ボンディングパッド上に絶縁膜を形成する工程と、
（ｃ）前記絶縁膜に第１開口部を形成して前記ボンディングパッドの一部を露出する工程と、
（ｄ）前記絶縁膜上および露出した前記ボンディングパッド上に第１導体膜を形成する工程と、
（ｅ）前記第１導体膜上に導電性材料よりなる下地膜を形成する工程と、
（ｆ）前記下地膜上にレジスト膜を形成する工程と、
（ｇ）前記レジスト膜の前記ボンディングパッド上の領域に第２開口部を形成して、前記下地膜の一部を露出する工程と、
（ｈ）前記第１開口部および前記第２開口部に、めっき法を使用して第２導体膜を埋め込むことによりバンプ電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項４】
（ａ）半導体基板上にボンディングパッドを形成する工程と、
（ｂ）前記ボンディングパッド上に絶縁膜を形成する工程と、
（ｃ）前記絶縁膜に第１開口部を形成して前記ボンディングパッドの一部を露出する工程と、
（ｄ）前記絶縁膜上および露出した前記ボンディングパッド上に第１導体膜を形成する工程と、
（ｅ）前記第１導体膜上に下地膜を形成する工程と、
（ｆ）前記下地膜が前記ボンディングパッド上から延在するようにパターニングする工程と、
（ｇ）前記下地膜上および前記第１導体膜上にレジスト膜を形成する工程と、
（ｈ）前記レジスト膜の前記ボンディングパッド上の領域から離れた領域に第２開口部を形成して、パターニングした前記下地膜の一部を露出する工程と、
（ｉ）前記下地膜をエッチングして、前記レジスト膜に形成された前記第２開口部より大きな第３開口部を前記下地膜に形成する工程と、
（ｊ）前記第１開口部、前記第２開口部および前記第３開口部から形成された空間に第２導体膜を埋め込んで、バンプ電極および配線を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項５】
（ａ）ボンディングパッドと、
（ｂ）前記ボンディングパッド上に形成された絶縁膜であって、前記ボンディングパッド上に第１の径の第１開口部を有する前記絶縁膜と、
（ｃ）前記第１開口部から露出した前記ボンディングパッド上および前記絶縁膜上に形成された第２の径の第１導体膜と、
（ｄ）前記第１導体膜上に形成された上面が第３の径のバンプ電極とを備え、
前記第２の径の前記第１導体膜を介して前記絶縁膜に密着する前記バンプ電極部分の第４の径は、前記第３の径よりも大きいことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特にバンプ電極を使用して半導体チップを実装基板に実装する半導体装置およびその製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
近年、半導体チップ（以下、単にチップという）を実装基板に電気接続する際、金細線などのボンディングワイヤを使用せず、チップのボンディングパッド上に突起電極であるバンプ電極を形成し、形成したこのバンプ電極を使用して、チップを実装基板に直接接続する方法がある。このようなワイヤレスボンディングによれば、半導体装置を小型化することができる。
【０００３】
そして、バンプ電極を介したチップと実装基板との接続の信頼性向上を図ったものとして、フォトリソグラフィ技術およびめっき技術を使用して、異なる径の円柱を２段重ねにした形状のバンプ電極を形成したものがある（例えば、特許文献１参照）。
【特許文献１】特開２００２−２６１１１１号公報（第４頁〜第６頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記したように異なる径の円柱を２段重ねにした形状のバンプ電極は、フォトリソグラフィ技術およびめっき法を使用して形成されるが、通常のバンプ電極も同様にフォトリソグラフィ技術およびめっき法を使用して形成され、例えば以下に示すような製造方法で形成される。まず、ボンディングパッド上にパッシベーション膜となる絶縁膜を形成した後、このパッシベーション膜に第１開口部を形成してボンディングパッドの一部を露出する。続いて、パッシベーション膜および露出したボンディングパッド上にＵＢＭ（Under  BUMP  Metal）膜を形成した後、このＵＢＭ膜上にレジスト膜を形成する。
【０００５】
そして、レジスト膜をパターニングして第１開口部上に第２開口部を形成した後、第１開口部および第２開口部へ金膜を埋め込み、バンプ電極を形成する。その後、レジスト膜を除去し、次にこのレジスト膜を除去することにより露出したＵＢＭ膜を除去する。このようにして、突起電極であるバンプ電極を形成することができる。
【０００６】
ところが、近年、バンプ電極の小型化および狭ピッチ化が進むなかで、パッシベーション膜に形成した第１開口部とレジスト膜に形成した第２開口部との合わせ余裕が問題となってきている。つまり、バンプ電極の小型化および狭ピッチ化に合わせて第２開口部の径を小さくする必要があるが、レジスト膜を露光・現像して第２開口部を形成する場合、第２開口部の底部でレジスト膜が裾を引き、第２開口部の底部が逆テーパ形状になる。
【０００７】
バンプ電極の小型化および狭ピッチ化により第２開口部の径を第１開口部の径に近づけている場合、第２開口部が底部で逆テーパ形状をしていることは大きな問題となる。すなわち、フォトリソグラフィ技術を使用してレジスト膜に第２開口部を形成する場合、第２開口部が設計した場所からずれることが生じうる。この場合、第２開口部が底部で逆テーパ状の形状をしていると、第２開口部の一端で、あわせ余裕がさらに少なくなるか、場合によっては合わせ余裕がなくなる。
【０００８】
このような状態で第２開口部を形成した後は、上述したように第１開口部および第２開口部に金膜を埋め込んでバンプ電極を形成する。そして、レジスト膜を除去した後、このレジスト膜を除去することにより露出したＵＢＭ膜をエッチングすることが行なわれる。
【０００９】
ここで、レジスト膜を除去することにより露出したＵＢＭ膜はエッチングされるが、バンプ電極の下に形成されているＵＢＭ膜は通常エッチングされることはない。したがって、第１開口部内に形成されているＵＢＭ膜は通常エッチングされることはない。しかし、上記したように第１開口部と第２開口部との間であわせ余裕が極めて少ないか、あるいはあわせ余裕がない部分があると、バンプ形成後その部分からエッチング液が侵入し、第１開口部内に形成されているＵＢＭ膜がエッチングされ、さらには第１開口部の底部にあるボンディングパッドもエッチングされてしまう現象、いわゆる「めあき」が起こる。
【００１０】
このようにボンディングパッドがエッチングされてしまうと、ボンディングパッドとバンプ電極との接続が弱くなる。このため、バンプ電極を使用してチップを実装基板に圧着する場合などに、バンプ電極がチップから取れてしまう問題点がある。
【００１１】
また、ボンディングパッドのエッチングされた部分から水分などが浸入し、チップに形成されたデバイスや配線の信頼性やバンプ電極とボンディングパッドの接続の信頼性が低下する問題点がある。
【００１２】
本発明の目的は、バンプ電極とボンディングパッドとの接続の信頼性向上を図ることができる半導体装置およびその製造方法を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明の半導体装置の製造方法は、（ａ）半導体基板上にボンディングパッドを形成する工程と、（ｂ）前記ボンディングパッド上に絶縁膜を形成する工程と、（ｃ）前記絶縁膜に第１開口部を形成して前記ボンディングパッドの一部を露出する工程と、（ｄ）前記絶縁膜上および露出した前記ボンディングパッド上に第１導体膜を形成する工程と、（ｅ）前記第１導体膜上に下地膜を形成する工程と、（ｆ）前記下地膜上にレジスト膜を形成する工程と、（ｇ）前記レジスト膜の前記ボンディングパッド上の領域に第２開口部を形成して、前記下地膜の一部を露出する工程と、（ｈ）前記下地膜をエッチングして、前記レジスト膜に形成された前記第２開口部より大きな第３開口部を前記下地膜に形成する工程と、（ｉ）前記第１開口部、前記第２開口部および前記第３開口部から形成された空間に第２導体膜を埋め込んでバンプ電極を形成する工程とを備えるものである。
【００１６】
また、本発明の半導体装置は、（ａ）ボンディングパッドと、（ｂ）前記ボンディングパッド上に形成された絶縁膜であって、前記ボンディングパッド上に第１の径の第１開口部を有する前記絶縁膜と、（ｃ）前記第１開口部から露出した前記ボンディングパッド上および前記絶縁膜上に形成された第２の径の第１導体膜と、（ｄ）前記第１導体膜上に形成された上面が第３の径のバンプ電極とを備え、前記第２の径の前記第１導体膜を介して前記絶縁膜に密着する前記バンプ電極部分の第４の径は、前記第３の径よりも大きいことを特徴とするものである。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
バンプ電極とボンディングパッドとの接続の信頼性向上を図ることができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
（実施の形態１）
本実施の形態１は、例えばバンプ電極（突起電極）を有する半導体装置に本発明を適用したものである。
【００２１】
以下に、本実施の形態１における半導体装置およびその製造方法について、図面を参照しながら説明する。
【００２２】
図１は、本実施の形態１における半導体装置の構成を示した断面図である。図１において、本実施の形態１の半導体装置は、半導体基板１上に素子分離領域２が形成されており、この素子分離領域２で分離された活性領域には、ｐ型ウェル３またはｎ型ウェル４が形成されている。
【００２３】
ｐ型ウェル３上には、ｎ型のＭＩＳ（Metal  Insulator  Semiconductor）トランジスタＱ1が形成されており、ｎ型ウェル４上には、ｐ型のＭＩＳトランジスタＱ2が形成されている。
【００２４】
ｎ型のＭＩＳトランジスタＱ1は、ｐ型ウェル３上に形成されたゲート絶縁膜５とゲート絶縁膜５上に形成されたゲート電極７ａを有しており、ゲート電極７ａは、ポリシリコン膜６とコバルトシリサイド膜１７より形成されている。
【００２５】
ゲート電極７ａの側壁にはサイドウォール１２が形成されており、このサイドウォール１２下のｐ型ウェル３内には、半導体領域である低濃度ｎ型不純物拡散領域８、９が形成されている。
【００２６】
低濃度ｎ型不純物拡散領域８、９の外側には、低濃度ｎ型不純物拡散領域８、９より高濃度にｎ型不純物が導入された高濃度ｎ型不純物拡散領域１３、１４が形成されている。そして、高濃度ｎ型不純物拡散領域１３、１４の上部には、コバルトシリサイド膜１７が形成されている。
【００２７】
同様に、ｐ型のＭＩＳトランジスタＱ2は、ｎ型ウェル４上に形成されたゲート絶縁膜５とゲート絶縁膜５上に形成されたゲート電極７ｂを有しており、ゲート電極７ｂは、ポリシリコン膜６とコバルトシリサイド膜１７より形成されている。
【００２８】
ゲート電極７ｂの側壁には、サイドウォール１２が形成されており、サイドウォール１２下のｎ型ウェル４内には、低濃度ｐ型不純物拡散領域１０、１１が形成されている。
【００２９】
低濃度ｐ型不純物拡散領域１０、１１の外側には、高濃度ｐ型不純物拡散領域１５、１６が形成されており、この高濃度ｐ型不純物拡散領域１５、１６には低濃度ｐ型不純物拡散領域１０、１１に比べて高濃度のｐ型不純物が導入されている。そして、高濃度ｐ型不純物拡散領域１５、１６上にはコバルトシリサイド膜１７が形成されている。
【００３０】
このように構成されたＭＩＳトランジスタＱ1、Ｑ2上には、層間絶縁膜となる酸化シリコン膜１８が形成されており、この酸化シリコン膜１８上に配線２３が形成されている。配線２３は、例えばチタン／窒化チタン膜２２ａ、アルミニウム膜２２ｂおよびチタン／窒化チタン膜２２ｃの積層膜から形成されている。
【００３１】
配線２３は、酸化シリコン膜１８を貫通するように形成されたプラグ２１によって、ＭＩＳトランジスタＱ1またはＭＩＳトランジスタＱ2に電気接続されている。プラグ２１は、例えば接続孔にチタン／窒化チタン膜２０ａ、タングステン膜２０ｂを埋め込むことによって形成されている。
【００３２】
配線２３および酸化シリコン膜１８上には、層間絶縁膜となる酸化シリコン膜２４が形成されており、この酸化シリコン膜２４上には図示しないが、第２層目の配線が形成されている。以下、同様にして、ＭＩＳトランジスタＱ1、Ｑ2上に多層配線が形成されている。
【００３３】
次に、最上層配線部の構成について説明する。まず、層間絶縁膜となる酸化シリコン膜３０上にはボンディングパッド３２が形成されており、酸化シリコン膜３０およびボンディングパッド３２上には、パッシベーション膜となる酸化シリコン膜（絶縁膜）３３が形成されている。ボンディングパッド３２上に形成されている酸化シリコン膜３３には、第１開口部３３ａが形成されており、この第１開口部３３ａの底部において、ボンディングパッド３２の一部が露出している。
【００３４】
そして、ＵＢＭ（Under  BUMP  Metal）膜（第１導体膜）３４を介して、酸化シリコン膜３３上および第１開口部３３ａ内を埋め込むようにバンプ電極３７が形成されており、このバンプ電極３７とボンディングパッド３２が電気接続されている。ここで、ＵＢＭ膜３４の径（第２の径）は、第１開口部３３ａの径（第１の径）に比べて大きくなっている。
【００３５】
図１に示すように、本実施の形態１のバンプ電極３７には、バンプ電極３７の他の部分から突出した突出部３７ａが形成されており、この突出部３７ａによりバンプ電極３７は、ＵＢＭ膜３４を介して酸化シリコン膜３３と密着している。すなわち、ＵＢＭ膜３４を介して酸化シリコン膜３３と密着しているバンプ電極３７の部分は、バンプ電極３７の他の部分から突出している。言い換えれば、本実施の形態１のバンプ電極３７は、上面の径（第３の径）に比べて、ＵＢＭ膜３４を介して酸化シリコン膜３３と密着している部分の径（第４の径）が大きくなっている。
【００３６】
このように突出部３７ａをバンプ電極３７に設けた構造をとることにより、突出部３７ａを設けない構造に比べて、バンプ電極３７の上面の径を小さくしたまま、バンプ電極３７と酸化シリコン膜３３との密着面積（あわせ余裕）を大きくすることができる。すなわち、バンプ電極３７の小型化および狭ピッチ化を図るためには、バンプ電極３７の径を小さくする必要がある。しかし、単純にバンプ電極３７の径を小さくすると、酸化シリコン膜３３とバンプ電極３７との密着面積が小さくなり、最終的には、バンプ電極３７の径が第１開口部３３ａの径と等しくなったとき、酸化シリコン膜３３とバンプ電極３７との密着面積が無くなる。
【００３７】
バンプ電極３７は、後述するようにフォトリソグラフィ技術およびめっき技術を使用して形成されるが、最終工程で、露出したＵＢＭ膜３４をエッチングで除去することが行なわれる。この際、酸化シリコン膜３３とバンプ電極３７との密着面積が小さいと、バンプ電極３７が形成された第１開口部３３ａ内にもエッチング液が侵入し、バンプ電極３７下のＵＢＭ膜３４がエッチングされ、さらには第１開口部３３ａの底部にあるボンディングパッド３２までエッチングされてしまう（いわゆる「めあき」）。この「めあき」が生じると、ボンディングパッド３２からバンプ電極３７が剥がれて不良となる問題が発生する。また、エッチングされた部分から水分や異物が侵入して半導体装置の信頼性低下が生じる。したがって、バンプ電極３７の小型化および狭ピッチ化にため、単純にバンプ電極３７の径を小さくすることはできない。
【００３８】
そこで、本実施の形態１におけるバンプ電極３７のように突出部３７ａを設けることにより、突出部３７ａ以外のバンプ電極３７の径を小さくしながら、酸化シリコン膜３３とバンプ電極３７との密着面積を大きくすることができる。すなわち、バンプ電極３７の上面の径（第３の径）に比べ、ＵＢＭ膜３４を介して酸化シリコン膜３３と密着している部分の径（第４の径）を大きくすることにより、バンプ電極３７の上面の径を小さくしながら、酸化シリコン膜３３とバンプ電極３７との密着面積を大きくすることができる。
【００３９】
このように、酸化シリコン膜３３とバンプ電極３７との密着面積を大きくしたので、露出したＵＢＭ膜３４をエッチングで除去する際、エッチング液が、バンプ電極３７が形成された第１開口部３３ａ内へ浸入することを防止でき、上記した問題点を解消することができる。
【００４０】
また、バンプ電極３７に突出部３７ａを設けたことにより、バンプ電極３７の上面の径を第１開口部３３ａの径よりも小さくすることができる。すなわち、突出部３７ａにより酸化シリコン膜３３とバンプ電極３７との密着面積（あわせ余裕）を確保しながら、この突出部３７ａ上に形成されたバンプ電極３７の上面の径を第１開口部３３ａより小さくすることができる。したがって、バンプ電極３７が形成された第１開口部３３ａ内へのエッチング液の浸入を阻止しながら、バンプ電極３７の小型化および狭ピッチ化を図ることができる。
【００４１】
バンプ電極３７の突出部３７ａの形状は、例えば半導体基板１の上部から見た場合、円形形状になるようにできる。なお、突出部３７ａの形状は、酸化シリコン膜３３と密着面積が充分とれればよく、上記した円形形状に限らない。
【００４２】
本実施の形態１の半導体装置は上記のように構成されており、以下に図面を参照しながら、その製造方法について説明する。
【００４３】
まず、図２に示すように半導体基板１上にＭＩＳトランジスタＱ1、Ｑ2を形成する工程について説明する。
【００４４】
例えば単結晶シリコンにｐ型不純物を導入した高抵抗の半導体基板１を用意する。ｐ型不純物としては、例えばボロンやフッ化ボロンなどがある。次に、この半導体基板１の主面に素子分離領域２を形成する。素子分離領域２は、各素子が互いに干渉などの悪影響を及ぼし合わないように電気的に分離するために設けられる。素子分離領域２は、例えばＬＯＣＯＳ（Local  Oxidization  Of  Silicon）法やＳＴＩ（Shallow  Trench  Isolation）法によって形成することができる。
【００４５】
次に、素子分離領域２で分離された半導体基板１の活性領域にｐ型ウェル３およびｎ型ウェル４を形成する。ｐ型ウェル３は、例えばフォトリソグラフィ技術およびイオン注入法を使用して、半導体基板１の活性領域にｐ型不純物であるボロンやフッ化ボロンなどを導入することによって形成される。なお、導入したボロンやフッ化ボロンを活性化するため、導入後には熱処理が行われる。同様に、ｎ型ウェル４は、ｎ型不純物であるリンや砒素を半導体基板１の活性領域に導入することによって形成される。
【００４６】
続いて、半導体基板１の主面上にゲート絶縁膜５を形成する。ゲート絶縁膜５は、例えば酸化シリコン膜よりなり、例えば熱酸化法によって形成することができる。そして、ゲート絶縁膜５上に導体膜であるポリシリコン膜６を形成する。ポリシリコン膜６は、例えばシランガスを窒素ガス中で熱分解させてポリシリコン膜６を堆積させるＣＶＤ（Chemical  Vapor  Deposition）法を使用することができる。なお、後述するゲート電極７ａ、７ｂの低抵抗化のため、ポリシリコン膜６の堆積時にはリンなどの導電型不純物が添加される。また、導電型不純物は、ポリシリコン膜６の形成後に添加するようにしてもよい。また、ポリシリコン膜６を形成後、イオン注入法を使用して、ｎ型のＭＩＳ（Metal  Insulator  Semiconductor）トランジスタＱ1のゲート電極形成領域にｎ型不純物を導入し、ｐ型のＭＩＳトランジスタＱ2のゲート電極形成領域にｐ型不純物を導入して、いわゆるデュアルゲートを形成してもよい。デュアルゲートを形成することによって、ｎ型のＭＩＳトランジスタＱ1とｐ型のＭＩＳトランジスタＱ2の両方でしきい値電圧を低くすることができる。
【００４７】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、ポリシリコン膜６を加工することにより、ＭＩＳトランジスタＱ1のゲート電極７ａおよびＭＩＳトランジスタＱ2のゲート電極７ｂを形成する。
【００４８】
そして、ＭＩＳトランジスタＱ2形成領域をレジスト膜で覆った後、ゲート電極７ａをマスクにしたイオン注入法により、半導体領域である低濃度ｎ型不純物拡散領域８、９を形成する。低濃度ｎ型不純物拡散領域８、９には、例えばリンや砒素などが導入されている。同様に、ＭＩＳトランジスタＱ1形成領域をレジスト膜で覆った後、ゲート電極７ｂをマスクにしたイオン注入により、半導体領域である低濃度ｐ型不純物拡散領域１０、１１を形成する。低濃度ｐ型不純物拡散領域１０、１１には、例えばボロンやフッ化ボロンなどが導入されている。
【００４９】
次に、ゲート電極７ａ、７ｂを形成した半導体基板１上に絶縁膜を形成する。絶縁膜としては、例えば酸化シリコン膜が考えられ、例えばＣＶＤ法を使用して形成することができる。そして、形成した絶縁膜を異方性エッチングすることにより、ゲート電極７ａ、７ｂの側壁にサイドウォール１２を形成する。
【００５０】
続いて、フォトリソグラフィ技術およびイオン注入法を使用して、半導体領域である高濃度ｎ型不純物拡散領域１３、１４を形成する。この高濃度ｎ型不純物拡散領域１３、１４には、リンや砒素などのｎ型不純物が、上述した低濃度ｎ型不純物拡散領域８、９よりも高濃度に導入されている。同様に、フォトリソグラフィ技術およびイオン注入法を使用して、半導体領域である高濃度ｐ型不純物拡散領域１５、１６を形成する。この高濃度ｐ型不純物拡散領域１５、１６には、ボロンやフッ化ボロンなどのｐ型不純物が、上述した低濃度ｐ型不純物拡散領域１０、１１よりも高濃度に導入されている。
【００５１】
次に、半導体基板１上にコバルト膜を形成する。このコバルト膜は、例えばスパッタリング法やＣＶＤ法を使用して形成される。そして、次に半導体基板１に対して熱処理を施すことにより、ゲート電極７ａ、７ｂ、高濃度ｎ型不純物拡散領域１３、１４および高濃度ｐ型不純物拡散領域１５、１６にコバルトシリサイド膜１７を形成する。このコバルトシリサイド膜１７は、ゲート電極７ａ、７ｂなどの低抵抗化のために形成される。なお、シリサイド膜は、コバルトシリサイド膜１７に限定されず、例えばチタンシリサイド膜やニッケルシリサイド膜で構成してもよい。その後、未反応のコバルト膜は除去される。
【００５２】
このようにして、半導体基板１上にｎ型のＭＩＳトランジスタＱ1およびｐ型のＭＩＳトランジスタＱ2を形成することができる。
【００５３】
次に、配線工程について説明する。まず、図３に示すように半導体基板１の素子形成面（主面）上に酸化シリコン膜１８を形成する。
【００５４】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して酸化シリコン膜１８に接続孔（コンタクトホール）１９を形成する。この接続孔１９は、酸化シリコン膜１８を貫通し、底面に高濃度ｎ型不純物拡散領域１３、１４および高濃度ｐ型不純物拡散領域１５、１６が露出している。
【００５５】
次に、半導体基板１の主面の全面にチタン／窒化チタン膜２０ａを形成する。チタン／窒化チタン膜２０ａは、例えばスパッタリング法を使用して形成することができ、接続孔１９の側面および底面にも形成される。このチタン／窒化チタン膜２０ａは、後に埋め込むタングステンが、シリコン中へ拡散することを抑制するバリア機能を有する。
【００５６】
そして、次にタングステン膜２０ｂを接続孔１９へ埋め込むように形成する。タングステン膜２０ｂは、例えばＣＶＤ法を使用して形成することができる。続いて、半導体基板１上に形成された不要なチタン／窒化チタン膜２０ａ、タングステン膜２０ｂを例えばＣＭＰ（Chemical  Mechanical  Polishing）法を使用して除去する。すなわち、接続孔１９の内部にだけチタン／窒化チタン膜２０ａ、タングステン膜２０ｂを残すことによりプラグ２１を形成する。
【００５７】
続いて、例えばスパッタリング法を使用して、チタン／窒化チタン膜２２ａ、アルミニウム膜２２ｂ、チタン／窒化チタン膜２２ｃを順次形成した後、フォトリソグラフィ技術およびエッチング技術を使用して配線２３を形成する。このようにして、第１層配線を形成することができる。
【００５８】
同様にして、第２層配線、第３層配線などの多層配線を形成することができる。次に、最上層配線部の形成について説明する。図４に示すように、層間絶縁膜である酸化シリコン膜３０を例えばＣＶＤ法を使用して形成した後、例えばＣＭＰ法を使用してその表面を研磨する。
【００５９】
続いて、酸化シリコン膜３０上にチタン／窒化チタン膜３１ａ、アルミニウム膜３１ｂを順次形成した後、フォトリソグラフィ技術およびエッチング技術を使用してパターニングすることにより、ボンディングパッド３２を形成する。
【００６０】
次に、図５に示すように、ボンディングパッド３２上および酸化シリコン膜３０上に酸化シリコン膜（絶縁膜）３３を形成する。酸化シリコン膜３３は、例えばＣＶＤ法を使用して形成することができる。この酸化シリコン膜３３は、パッシベーション膜（表面保護膜）としての機能、すなわち、機械的応力や不純物の侵入から半導体装置を保護する機能を有している。本実施の形態１では、パッシベーション膜として酸化シリコン膜３３を形成する場合を説明したが、これに限らず同様の機能を有する窒化シリコン膜または酸窒化シリコン膜を使用してもよい。
【００６１】
その後、図６に示すように、フォトリソグラフィ技術およびエッチング技術を使用して、酸化シリコン膜３３に第１開口部３３ａを形成し、この第１開口部３３ａの底部においてボンディングパッド３２の一部を露出する。
【００６２】
続いて、図７に示すように、半導体基板１の素子形成面上にＵＢＭ膜３４を形成する。ＵＢＭ膜３４は、例えばスパッタリング法を使用して形成でき、例えばチタン膜、パラジウム膜、チタン・タングステン合金膜あるいは金膜などより形成されている。このＵＢＭ膜３４は、後述するめっき法を実施するための電極としての役割を有する。
【００６３】
次に、図８に示すように、ＵＢＭ膜３４上に下地膜３５を形成する。下地膜３５は、エッチングできる膜であれば特に膜種は問わない。例えば、有機材料よりなる有機膜や無機材料よりなる無機膜などであってもよい。また、下地膜３５は導電性の膜であってもよいし、非導電性の膜であってもよい。有機膜の場合は、例えば塗布法によって下地膜３５を形成することができ、無機膜の場合は、例えばＣＶＤ法などによって下地膜３５を形成することができる。
【００６４】
続いて、図９に示すように、下地膜３５上にレジスト膜３６を形成する。そして、レジスト膜３６に対して露光して感光した後、現像液を使用して現像することにより、パターニングする。パターニングは、図１０に示すようにボンディングパッド３２上に第２開口部３６ａを形成するように行なう。この第２開口部３６ａの底部には、下地膜３５が露出している。ここで、第２開口部３６ａを形成する際、図１０に示すように、底部においてレジスト膜３６が裾をひく。すなわち、第２開口部３６ａは、底部において先細りになり、逆テーパ形状になっている。したがって、ＵＢＭ膜３４および下地膜３５で埋め込まれている第１開口部３３ａと第２開口部３６ａとのあわせ余裕が逆テーパ形状になっている分だけ少なくなる。
【００６５】
次に、図１１に示すように、第２開口部３６ａの底部に露出している下地膜３５をエッチングで除去する。この際、エッチング時間を長めに設定することにより、露出した下地膜３５を除去するだけでなく、上部にレジスト膜３６が形成されている下地膜３５の一部も横から掘り込むようにエッチングする。このようにして、下地膜３５を掘り込んだ部分に第３開口部３６ｂが形成される。この第３開口部３６ｂの径は、第２開口部３６ａの径に比べて大きくなっている。
【００６６】
続いて、めっき法を使用して、図１１に示す第１開口部３３ａ、第２開口部３６ａおよび第３開口部３６ｂからなる空間を金膜（第２導体膜）で埋め込むことにより、図１２に示すようなバンプ電極３７を形成する。このバンプ電極３７には、下地膜３５を掘り込んでできた第３開口部３６ｂを金膜で埋め込むことにより形成された突出部３７ａができている。この突出部３７ａは、ＵＢＭ膜３４を介して酸化シリコン膜３３と密着しており、突出部３７ａが形成されないバンプ電極３７に比べて、酸化シリコン膜３３とバンプ電極３７との密着面積を大きくすることができる。
【００６７】
次に、図１３に示すように、バンプ電極３７の周囲を囲んでいるレジスト膜３６を除去した後、図１４に示すように、レジスト膜３６を除去することにより露出した下地膜３５を除去する。
【００６８】
そして、図１５に示すように、下地膜３５を除去することにより露出したＵＢＭ膜３４をエッチングにより除去する。このようにして、ボンディングパッド３２上にバンプ電極３７を形成することができる。この際、バンプ電極３７に突出部３７ａが形成されているため、酸化シリコン膜３３とバンプ電極３７との密着面積が従来に比べて大きくなっている。すなわち、酸化シリコン膜３３とバンプ電極３７とのあわせ余裕が充分確保されているため、酸化シリコン膜３３とバンプ電極３７との間からエッチング液が浸入し、第１開口部３３ａ内のＵＢＭ膜３４および第１開口部３３ａの底部に存在するボンディングパッド３２がエッチングされることを防止することができる。したがって、バンプ電極３７がボンディングパッド３２から剥がれてしまうことを防止でき、バンプ電極３７とボンディングパッド３２との電気接続の信頼性向上を図ることができる。また、エッチング液が浸入した場所から水分などの不純物が半導体装置に浸入することによる信頼性低下を防止することができる。
【００６９】
本実施の形態１における半導体装置の製造方法によれば、図１１に示すように、下地膜３５のオーバーエッチングした後、第１開口部３３ａ、第２開口部３６ａおよびオーバーエッチングにより形成された第３開口部３６ｂへ一度に金膜を埋め込むことによって、突出部３７ａを有するバンプ電極３７を形成している。したがって、例えば第１回目のフォトリソグラフィ技術およびめっき法を使用して突出部３７ａを形成した後、第２回目のフォトリソグラフィ技術およびめっき法を使用して、突出部３７ａ上に突出部３７ａより径の小さい円柱体を形成することによりバンプ電極３７を形成する方法に比べて、工程を簡略化することができる。
【００７０】
なお、本実施の形態１では、図１０および図１１に示すように、レジスト膜３６に対し、現像液を使用して現像することにより第２開口部３６ａを形成する。そして、その後の工程で、第２開口部３６ａの底部に露出した下地膜３５をエッチングするとともに、上部にレジスト膜３６が形成されている下地膜３５の一部も掘り込むようにエッチングしていた。
【００７１】
しかし、下地膜３５として、現像液により溶解する材料であって、現像液に対する溶解速度がレジスト膜３６に対する溶解速度よりも大きな材料を選択した場合、現像液によってレジスト膜３６に第２開口部３６ａを形成し、かつ下地膜３５をエッチングすることができる。このようにすることにより、２工程で行なっていたものを１工程で行なうことができ、工程の簡略化を図ることができる。
【００７２】
また、本実施の形態１では、図１２および図１３に示すように、レジスト膜３６を除去する工程とレジスト膜３６を除去することにより露出した下地膜３５を除去する工程とは別の工程で行なっていた。しかし、下地膜３５を有機材料から形成した場合は、レジスト膜３６を除去するとともに下地膜３５を除去することが可能である。この場合も２工程で行なっていたものを１工程で行なうことができ、工程の簡略化を図ることができる。
【００７３】
（実施の形態２）
前記実施の形態１では、導電性材料または非導電性材料よりなる下地膜３５を使用した例について示したが、本実施の形態２では、導電性材料よりなる下地膜３５を使用した応用例について説明する。
【００７４】
図２から図５までの工程は、前記実施の形態１と同様である。続いて、図１６に示すように、フォトリソグラフィ技術およびエッチング技術を使用して、酸化シリコン膜（絶縁膜）３３に第１開口部３３ａを形成する。このとき、前記実施の形態１では、第１開口部３３ａの切り口はボンディングパッド３２に対して概ね垂直であった。これに対し、本実施の形態２では、第１開口部３３ａの切り口は上部にいくにしたがって狭まるテーパ形状をしている。すなわち、第１開口部３３ａの切り口はボンディングパッド３２に対して鋭角になっているとする。
【００７５】
次に、図１６に示すように、ＵＢＭ膜（第１導体膜）３４を、酸化シリコン膜３３上および第１開口部３３ａの内壁上に形成する。このＵＢＭ膜３４は、例えばスパッタリング法を使用して形成される。しかし、図１６の丸印で囲んだ領域を拡大した図１７に示すように、スパッタリング法を使用した場合、鋭角状に切られた第１開口部３３ａの側面には、ＵＢＭ膜３４が均一に形成されないか、あるいはＵＢＭ膜３４が形成されない領域が存在する。
【００７６】
ＵＢＭ膜３４は、めっき法を使用してバンプ電極を形成する場合の電極となるものである。ここで、第１開口部３３ａの側面にＵＢＭ膜３４が均一に形成されないか、あるいはＵＢＭ膜３４が形成されない領域が存在するために、半断線状態や断線状態になると、この部分で高抵抗成分を持つことになる。するとＵＢＭ膜３４の電位が半導体基板１内でばらつくことになる。電位にばらつきが生じると、めっき時の電流値が半導体基板１内でばらつき、堆積する金膜の量が場所によってばらつくことになる。このため、半導体基板１上に形成されるバンプ電極の高さが場所によってばらつく問題点が生じる。
【００７７】
そこで、本実施の形態２では、図１８に示すようにＵＢＭ膜３４上に下地膜３５を形成する。この下地膜３５は、例えば導電性を有する有機ポリマーから形成され、塗布によってＵＢＭ膜３４上に形成される。このように下地膜３５を塗布によって形成すると、図１８に示すように、鋭角状に切られた第１開口部３３ａの側面にも下地膜３５が形成される。したがって、ＵＢＭ膜３４の半断線部分または断線部分を導通させることができる。
【００７８】
この後の工程は、下地膜３５上にレジスト膜を形成した後、このレジスト膜を露光・現像することによりパターニングし、レジスト膜に開口部（第２開口部）を形成する。そして、ＵＢＭ膜３４およびこのＵＢＭ膜３４をサポートする下地膜３５とを電極としためっき法により、金膜（第２導体膜）を前記開口部に埋め込みバンプ電極を形成する。
【００７９】
ここで、ＵＢＭ膜３４上に、ＵＢＭ膜３４の半断線部分または断線部分を導通させる下地膜３５を形成したことにより、めっき時にＵＢＭ膜３４および下地膜３５の電位が半導体基板１上で均一となる。したがって、半導体基板１上に形成されるバンプ電極の高さのばらつきを低減することができる。
【００８０】
なお、本実施の形態２では、第１開口部３３ａの切り口が鋭角状（テーパ形状）になっている場合について説明したが、これに限らず、半導体基板１の任意の場所に同様の段差が形成されている場合に適用することができる。
【００８１】
（実施の形態３）
本実施の形態３では、下地膜３５を使用した別の応用例を示す。
【００８２】
まず、図２から図８に示す工程は、前記実施の形態１と同様である。続いて、図１９に示すように、フォトリソグラフィ技術およびエッチング技術を使用して下地膜３５をパターニングする。パターニングは、下地膜３５がボンディングパッド３２上から所定方向に延在するように行なわれる。なお、この下地膜３５は、導電性材料から形成してもよいし、非導電性材料から形成してもよい。また、下地膜３５は、有機材料から形成してもよいし、無機材料から形成してもよい。
【００８３】
そして、図２０に示すように、下地膜３５上およびＵＢＭ膜（第１導体膜）３４上にレジスト膜４０を形成した後、フォトリソグラフィ技術およびエッチング技術を使用して、レジスト膜４０に第２開口部４０ａを形成する。この第２開口部４０ａは、ボンディングパッド３２上ではなく、ボンディングパッド３２から離れた場所に形成され、その底部には下地膜３５が露出している。
【００８４】
続いて、図２１に示すように、第２開口部４０ａの底部に露出した下地膜３５をエッチングするとともに、上部にレジスト膜４０が形成されている下地膜３５も横から掘り込むようにエッチングして、下地膜３５をすべて除去する。このようにパターニングした下地膜３５をすべて除去することにより、レジスト膜４０および第２開口部４０ａの下部にわたる第３開口部４０ｂが形成される。この第３開口部４０ｂの径は、第２開口部４０ａの径に比べて大きくなっている。
【００８５】
次に、図２２に示すように、めっき法を使用して第２開口部４０ａおよび第３開口部４０ｂからなる空間に金膜（第２導体膜）を埋め込むことにより、バンプ電極４１と配線４２を形成する。
【００８６】
このようにして、バンプ電極４１と配線４２とを一度に形成することができる。したがって、ボンディングパッド３２から配線４２を引き出し、その配線４２上にバンプ電極４１を形成する場合も、下地膜３５を使用して簡素化した工程でバンプ電極４１および配線４２を形成することができる。
【００８７】
以上、本発明者によってなされた発明を前記実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８８】
前記実施の形態では、金を使用したバンプ電極について説明したが、これに限らず、例えば半田を使用したバンプ電極に本発明を適用してもよい。
【産業上の利用可能性】
【００８９】
本発明は、例えば半導体装置を製造する製造業に利用されるものである。
【図面の簡単な説明】
【００９０】
【図１】本発明の実施の形態１である半導体装置の一部を示した断面図である。
【図２】本発明の実施の形態１である半導体装置の製造工程を示した断面図である。
【図３】図２に続く半導体装置の製造工程を示した断面図である。
【図４】図３に続く半導体装置の製造工程を示した断面図である。
【図５】図４に続く半導体装置の製造工程を示した断面図である。
【図６】図５に続く半導体装置の製造工程を示した断面図である。
【図７】図６に続く半導体装置の製造工程を示した断面図である。
【図８】図７に続く半導体装置の製造工程を示した断面図である。
【図９】図８に続く半導体装置の製造工程を示した断面図である。
【図１０】図９に続く半導体装置の製造工程を示した断面図である。
【図１１】図１０に続く半導体装置の製造工程を示した断面図である。
【図１２】図１１に続く半導体装置の製造工程を示した断面図である。
【図１３】図１２に続く半導体装置の製造工程を示した断面図である。
【図１４】図１３に続く半導体装置の製造工程を示した断面図である。
【図１５】図１４に続く半導体装置の製造工程を示した断面図である。
【図１６】本発明の実施の形態２である半導体装置の製造工程を示した断面図である。
【図１７】図１６の一部を拡大した断面図である。
【図１８】図１７に続く半導体装置の製造工程を示した断面図である。
【図１９】本発明の実施の形態３である半導体装置の製造工程を示した断面図である。
【図２０】図１９に続く半導体装置の製造工程を示した断面図である。
【図２１】図２０に続く半導体装置の製造工程を示した断面図である。
【図２２】図２１に続く半導体装置の製造工程を示した断面図である。
【符号の説明】
【００９１】
１  半導体基板
２  素子分離領域
３  ｐ型ウェル
４  ｎ型ウェル
５  ゲート絶縁膜
６  ポリシリコン膜
７ａ  ゲート電極
７ｂ  ゲート電極
８  低濃度ｎ型不純物拡散領域
９  低濃度ｎ型不純物拡散領域
１０  低濃度ｐ型不純物拡散領域
１１  低濃度ｐ型不純物拡散領域
１２  サイドウォール
１３  高濃度ｎ型不純物拡散領域
１４  高濃度ｎ型不純物拡散領域
１５  高濃度ｐ型不純物拡散領域
１６  高濃度ｐ型不純物拡散領域
１７  コバルトシリサイド膜
１８  酸化シリコン膜
１９  接続孔
２０ａ  チタン／窒化チタン膜
２０ｂ  タングステン膜
２１  プラグ
２２ａ  チタン／窒化チタン膜
２２ｂ  アルミニウム膜
２２ｃ  チタン／窒化チタン膜
２３  配線
２４  酸化シリコン膜
３０  酸化シリコン膜
３１ａ  チタン／窒化チタン膜
３１ｂ  アルミニウム膜
３２  ボンディングパッド
３３  酸化シリコン膜（絶縁膜）
３３ａ  第１開口部
３４  ＵＢＭ膜（第１導体膜）
３５  下地膜
３６  レジスト膜
３６ａ  第２開口部
３６ｂ  第３開口部
３７  バンプ電極
３７ａ  突出部
４０  レジスト膜
４０ａ  第２開口部
４０ｂ  第３開口部
４１  バンプ電極
４２  配線
Ｑ1  ＭＩＳトランジスタ
Ｑ2  ＭＩＳトランジスタ
【図１】
2005064171.tif 000003
【図２】
2005064171.tif 000004
【図３】
2005064171.tif 000005
【図４】
2005064171.tif 000006
【図５】
2005064171.tif 000007
【図６】
2005064171.tif 000008
【図７】
2005064171.tif 000009
【図８】
2005064171.tif 000010
【図９】
2005064171.tif 000011
【図１０】
2005064171.tif 000012
【図１１】
2005064171.tif 000013
【図１２】
2005064171.tif 000014
【図１３】
2005064171.tif 000015
【図１４】
2005064171.tif 000016
【図１５】
2005064171.tif 000017
【図１６】
2005064171.tif 000018
【図１７】
2005064171.tif 000019
【図１８】
2005064171.tif 000020
【図１９】
2005064171.tif 000021
【図２０】
2005064171.tif 000022
【図２１】
2005064171.tif 000023
【図２２】
2005064171.tif 000024