(57)【要約】【課題】  高出力で、利得の低下が少なく、高速性能にすぐれた小形の高周波用半導体装置を構成する。【解決手段】  基板１２のエピ層１２ｃの表面に配設された複数のゲート電極３４、このゲート電極を介して一つずつ交互に配設されたドレイン電極３２とソース電極３６、ゲート電極とドレイン電極とをまたぎソース電極を接続したソース電極接続配線２６、並びにゲート電極とソース電極とをまたぎドレイン電極を接続したドレイン電極接続配線２０を有する第１セル１４ａと、第１セルと同じ構成で第１セルの各ゲート電極の延長方向に配設され、第１セルのドレイン電極接続配線に近接してドレイン電極接続配線が配設された第２セル１４ｂと、第１、第２セルのドレイン電極接続配線の間に配設され二つのセルのゲート電極が接続されたゲート電極バー１６ａとを備えたものである。【選択図】        図２
2005183770.tif 000002
【特許請求の範囲】
【請求項１】
第１の主面に活性領域を有する基板と、
この基板の活性領域の表面に配設されゲート幅の方向に延長されそれぞれ互いに並置された複数のゲート電極、これらのゲート電極に並行して延在し上記活性領域の表面にオーミックに接続され順次ゲート電極を介して一つずつ交互に配設されたそれぞれ複数の第１の電極と第２の電極、上記各ゲート電極および各第１の電極および各第２の電極の同じ側の第１の端部において上記各ゲート電極と各第１の電極とを跨ぎ上記各第２の電極を接続した第２電極接続配線、並びに上記各ゲート電極および各第１の電極および各第２の電極の第２の端部において上記各ゲート電極と各第２電極とを跨ぎ上記各第１の電極を接続した第１電極接続配線を有する第１の半導体素子群と、
この第１の半導体素子群と同じ構成を有し上記第１の半導体素子群の各ゲート電極の延長方向に配設されるとともに、上記第１の半導体素子群の第１電極接続配線に近接して第１電極接続配線が配設された第２の半導体素子群と、
上記第１、第２の半導体素子群それぞれの第１電極接続配線の間の上記基板上に配設されるとともに、上記第１、第２の半導体素子群の各ゲート電極の第２の端部が接続された第１のゲート電極接続配線と、
を備えた高周波用半導体装置。
【請求項２】
第１、第２の半導体素子群の側部の基板上にさらに第１電極引出配線が配設され、この第１電極引出配線に上記第１、第２の半導体素子群それぞれの第１電極接続配線が接続されたことを特徴とする請求項１記載の高周波用半導体装置。
【請求項３】
第１の半導体素子群と同じ構成を有する第３の半導体素子群と、上記第１の半導体素子群と同じ構成を有し上記第３の半導体素子群の各ゲート電極の延長方向に配設されるとともに、上記第３の半導体素子群の第１電極接続配線に近接して第１電極接続配線が配設された第４の半導体素子群とをさらに備え、第１の半導体素子群と第３の半導体素子群とを並置し、第２の半導体素子群と第４の半導体素子群とを並置して配設されるとともに、第１のゲート電極接続配線が上記第３、第４の半導体素子群それぞれの第１電極接続配線の間に延長され、上記第３、第４の半導体素子群の各ゲート電極の第２の端部が上記第１のゲート電極接続配線に接続されたことを特徴とする請求項２記載の高周波用半導体装置。
【請求項４】
第１の半導体素子群と同じ構成を有する第５の半導体素子群と、上記第１の半導体素子群と同じ構成を有し上記第５の半導体素子群の各ゲート電極の延長方向に配設されるとともに、上記第５の半導体素子群の第１電極接続配線に近接して第１電極接続配線が配設された第６の半導体素子群と、上記第５、第６の半導体素子群それぞれの第１電極接続配線の間の上記基板上に配設され上記第５、第６の半導体素子群の各ゲート電極の第２の端部が接続された第２のゲート電極接続配線とをさらに備え、第５の半導体素子群を第１の半導体素子群を介して第３の半導体素子群と並置し、第６の半導体素子群を第２の半導体素子群を介して第４の半導体素子群と並置して配設されるとともに、第１電極引出配線に上記第５、第６の半導体素子群それぞれの第１電極接続配線が接続されたことを特徴とする請求項３記載の高周波用半導体装置。
【請求項５】
第１の半導体素子群の側部の基板上にゲート電極の延長方向に並行してゲート電極接続配線が延長され端部が第１の半導体素子群の第１電極の第１の端部近傍に配設されるとともに、第２の半導体素子群の側部の基板上にゲート電極の延長方向に並行して第１電極引出配線が延長され一端が第２の半導体素子群の第１電極の第１の端部近傍に配設されたことを特徴とする請求項２ないし４のいずれか１項に記載の高周波用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、高周波用半導体装置に係り、特に衛星通信や移動体通信用送受信機器などの通信機器に使用される高周波用半導体装置に関するものである。
【背景技術】
【０００２】
通信需要量の飛躍的な増加に伴って、通信システムの大容量化が図られてきているが、このためには通信機器の高速化、小形・高効率化、低コスト化が必要となっている。
高周波が用いられる衛星通信や移動体通信用送受信機器などの通信機器に用いられるマイクロ波デバイスには、高周波特性が良好なトランジスタとして、例えばＭＥＳＦＥＴが用いられる。
【０００３】
この高周波用ＭＥＳＦＥＴを用いて、ソース接地を行って高周波増幅器を構成する場合、高出力を得るためにゲート幅の大きなのチップを用いたデバイスが必要である。
高周波用ＭＥＳＦＥＴは、半導体基板の表面に設けた動作領域に、ドレイン電極、ゲート電極、およびソース電極がゲート幅方向に延在して交互に並び、ドレイン電極、ゲート電極、およびソース電極各々一つで構成される単位ＭＥＳＦＥＴが各電極の延長方向と直交する方向に複数個並列して配設された構成になっている。そして動作領域に配設された複数の単位ＭＥＳＦＥＴの並列方向に沿って、複数の単位ＭＥＳＦＥＴを挟んで片側にゲートゲートパッドが、他の片側にドレインパッドが並列配置され、ゲートパッド相互の間に挟まって、ソースパッドが配設されている。
【０００４】
半導体基板の裏面にはヒートシンクとして金属メッキ層が配設され、ソース接地が行われる場合には、バイアホール（Via Hole）を介してソースパッドと金属メッキ層が接続されている。
この高周波用ＭＥＳＦＥＴチップをパッケージに組み立てる時は、高周波用ＭＥＳＦＥＴチップをＡｕＳｎ半田等でパッケージにダイボンドし、ゲートパッドおよびドレインパッドからは一旦基板上に設けられた整合回路などを介してパッケージのリード部と接続され、ＤＣ線路やＲＦ信号線路を形成している。
上記に示した高周波用ＭＥＳＦＥＴチップを用いた半導体装置において、さらに高出力化を図るためには、（ｉ）高周波用ＭＥＳＦＥＴを構成する単位ＭＥＳＦＥＴのゲート幅の拡大、（ｉｉ）高周波用ＭＥＳＦＥＴを構成する単位ＭＥＳＦＥＴの個数の増大、を図らねばならない。
【０００５】
その際、上記（ｉ）に基づき、単に単位ＭＥＳＦＥＴのゲート幅を拡大した場合にはゲート抵抗が増大し、利得の低下が懸念される。
また、上記（ｉｉ）に基づき、単に単位ＭＥＳＦＥＴの個数の増大を図れば、高周波用ＭＥＳＦＥＴチップにおける単位ＭＥＳＦＥＴの並び方向である横方向寸法が拡大する。そしてチップの横方向寸法が拡大した場合、素子の組み立て時にＭＥＳＦＥＴチップをＡｕＳｎ半田等でパッケージにダイボンドする際、半導体基板とヒートシンクとして金属メッキ層との熱膨張率の違いにより、ＭＥＳＦＥＴチップが反ってしまう。このためＭＥＳＦＥＴチップ両端近傍での半田厚みが厚くなり素子熱抵抗値の増大がさらに顕著に生じる。また、パッケージの寸法が大きくなるために、コストの増大を招くことがあった。
これの対策として、１チップ内に複数の単位トランジスタ群をそれぞれ対向せしめて２列に配置し、チップの横方向寸法の増大を抑制する構成がとられてきた。
【０００６】
従来の高周波用ＭＥＳＦＥＴチップ構造の公知例としては、１チップ内に複数の単位トランジスタ群をそれぞれ対向せしめて２列に配置し、２列の単位トランジスタ群の間に、この２列の単位トランジスタ群を同一信号で動作させる信号を入力するためのゲートパッドを配置した構成が開示されている（例えば、特許文献１  第２頁左上欄、  第１図および第２図  参照）。
【０００７】
また、他の公知例として、ゲート用パッドとドレイン用パッドを中心にして、その両側に線対称にゲート電極、ドレイン電極およびソース電極を複数形成するとともに、これらの周りに二つのソース用パッドを設けた構成が開示されている（例えば、特許文献２  段落番号［００２５］、図１及び図４  参照）。
【０００８】
また、他の公知例として、紙面横方向に延びる長方形の活性領域を２本平行に配置することにより、各活性領域内に並列配置された各単位トランジスタがフィンガの長手方向に、紙面上下二段に配置され、両活性領域の両方のゲートフィンガが中央に配置された共通のゲートバーに接続され、このゲートバーに対して上下二段の各単位トランジスタ列を介して対称にソースバーおよびドレインバーが配置された構造が開示されている。そしてドレインフィンガーとソースフィンガーとは層間絶縁膜を介してゲートバー上を跨ぐように配設された構造になっている（例えば、特許文献３  段落番号［００１９］および段落番号［００２４］、図７  参照）。
【０００９】
また、他の公知例として、半導体チップの中央部にゲート電極パッドが配置され、このゲート電極パッドはその両側に平行に配置されたゲートバスバーに接続されて、各ゲートバスバーからはそれぞれ外側に向けて複数のゲート電極フィンガーが導出され、各ゲート電極フィンガーを挟んで、ソース電極とドレイン電極フィンガーとが交互に形成された構成が開示されている。そしてドレイン電極フィンガーはチップの両サイドに形成されたドレイン電極パッドにより並列に接続され、ソース電極はその上に形成されたソース電極パッドにより複数個毎に短絡されされて、このソース電極パッドはゲート電極フィンガーとドレイン電極フィンガーを跨ぐように形成された構成になっている（例えば、特許文献４  段落番号［０００８］、図１および図２  参照）。
【００１０】
【特許文献１】特開平２−１１４５６１号公報
【特許文献２】特開平４−２５２０３６号公報
【特許文献３】特開２００２−２９９３５１号公報
【特許文献４】特開平８−２５０６７１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
以上のように構成された従来の高周波用ＭＥＳＦＥＴにおいても、単位トランジスタを上下２段にすることにより、単位トランジスタが並ぶ方向、即ちチップの長手方向の寸法を短くし、チップの縦横のバランスを改善したり、ゲートパッドを所定の間隔で複数配置することにより信号の均一性を図ったりする改善が試みられてきた。
しかしながら最近の高周波用ＭＥＳＦＥＴの大容量化に伴なって、素子の高出力化や高周波特性の改善や、熱抵抗特性の改善がさらに求められてきている。
この発明は上記の問題点を解消するためになされたもので、第１の目的は、高出力で、利得の低下が少なく、高速性能にすぐれた小形の高周波用半導体装置を構成することである。
【課題を解決するための手段】
【００１２】
この発明に係る高周波用半導体装置は、第１の主面に活性領域を有する基板と、この基板の活性領域の表面に配設されゲート幅の方向に延長されそれぞれ互いに並置された複数のゲート電極、これらのゲート電極に並行して延在し上記活性領域の表面にオーミックに接続され順次ゲート電極を介して一つずつ交互に配設されたそれぞれ複数の第１の電極と第２の電極、各ゲート電極および各第１の電極および各第２の電極の同じ側の第１の端部において各ゲート電極と各第１の電極とを跨ぎ各第２の電極を接続した第２電極接続配線、並びに各ゲート電極および各第１の電極および各第２の電極の第２の端部において各ゲート電極と各第２電極とを跨ぎ各第１の電極を接続した第１電極接続配線を有する第１の半導体素子群と、この第１の半導体素子群と同じ構成を有し第１の半導体素子群の各ゲート電極の延長方向に配設されるとともに、第１の半導体素子群の第１電極接続配線に近接して第１電極接続配線が配設された第２の半導体素子群と、第１、第２の半導体素子群それぞれの第１電極接続配線の間の基板上に配設されるとともに、第１、第２の半導体素子群の各ゲート電極の第２の端部が接続された第１のゲート電極接続配線と、を備えたものである。
【発明の効果】
【００１３】
この発明に係る高周波用半導体装置においては、第１、第２の半導体素子群ともに各ゲート電極および各第１の電極および各第２の電極の同じ側の第１の端部において各第２の電極を接続した第２電極接続配線が各ゲート電極と各第１の電極とを跨ぎ、また各ゲート電極および各第１の電極および各第２の電極の第２の端部において各第１の電極を接続した第１電極接続配線が各ゲート電極と各第２電極とを跨いでいるので、第２電極接続配線および第１電極接続配線の幅寸法を比較的大きくできるので、第２電極接続配線および第１電極接続配線のインダクタンスを低くすることができて、高利得化を図ることができ、また高周波特性が向上し高速性能を高めることができる。
【発明を実施するための最良の形態】
【００１４】
実施の形態１．
図１はこの発明の一実施の形態に係るＭＥＳＦＥＴ素子の平面図である。図２は図１のＡ部におけるＭＥＳＦＥＴ素子の部分拡大平面図である。図３は図２のＢ部におけるＭＥＳＦＥＴ素子の一部破断平面図である。図４は図２のＶＩ−ＶＩ断面におけるＭＥＳＦＥＴ素子の部分断面図であり、図５は図２のＶ−Ｖ断面におけるＭＥＳＦＥＴ素子の部分断面図である。
図１において、ＭＥＳＦＥＴ素子１０は、半導体基板１２上に、複数の単位ＭＥＳＦＥＴが図のｘ軸方向に並列に配置された半導体素子群としての単位ＭＥＳＦＥＴ群（以下、セルという。）１４（１４ａ、１４ｂ、１４ｃ、・・・）がｘ軸方向に、例えば６個配設され、この６個のセル１２がｙ軸方向に、例えば２段配設されている。セルの数は必要とされる出力の大きさによって決定される。
第１の半導体素子群としての第１セル１４ａと第２の半導体素子群としての第２セル１４ｂとは第１セル１４ａのゲート電極の延長方向であるｙ軸方向に並べて配置されている。第３の半導体素子群としての第３セル１４ｃと第４の半導体素子群としての第４セル１４ｄとは第３セル１４ｃのゲート電極の延長方向であるｙ軸方向に並べて配置されるとともに、第１セル１４ａと第２セル１４ｂに対して適宜間隔を置いてｘ軸方向に隣接して並置されている。
【００１５】
ｙ軸方向に隣接する二つのセル１４の間にゲート電極接続配線としてのゲート電極バー１６が配設されていて、第１セル１４ａと第２セル１４ｂとの間、および第３セル１４ｃと第４セル１４ｄとの間に、第１のゲート電極接続配線としてのゲート電極バー１６ａが配設されている。ゲート電極バー１６ａには第１セル１４ａ、第２セル１４ｂ、第３セル１４ｃ、および第４セル１４ｄ各々の各単位ＭＥＳＦＥＴのゲート電極が接続されている。  このゲート電極バー１６の中央にワイヤを接続するためのボンディングパッド１８が配設されている。
第１セル１４ａおよび第２セル１４ｂの側部で、第３セル１４ｃと第４セル１４ｄとが並置された側部と反対側の側部には、第５の半導体素子群としての第５セル１４ｅと第６の半導体素子群としての第６セル１４ｆとがゲート電極の延長方向であるｙ軸方向に並べて配置されるとともに、第１セル１４ａと第２セル１４ｂに対して適宜間隔を置いて配置されている。第５セル１４ｅと第６セル１４ｆとの間に、第２のゲート電極接続配線としてのゲート電極バー１６ｂが配設されている。ゲート電極バー１６ｂには第５セル１４ｅと第６セル１４ｆそれぞれの各単位ＭＥＳＦＥＴのゲート電極が接続されるとともに、第５セル１４ｅと第６セル１４ｆの外側にさらに隣接する二つのセル各々の各単位ＭＥＳＦＥＴのゲート電極が接続されている。
【００１６】
各セル１４において、各単位ＭＥＳＦＥＴのゲート電極バー１６に近接する側の端部、即ち第２の端部としての内端部には、第２の電極としての例えばソース電極とゲート電極とを跨ぎ、第１の電極としての例えばドレイン電極を接続する、第１電極接続配線としてのドレイン電極接続配線２０が配設されている。
第１セル１４ａ、第２セル１４ｂ、第５セル１４ｅ、および第６セル１４ｆの各ドレイン接続配線２０は、第１セル１４ａと第５セル１４ｅとの間および第２セル１４ｂと６セル１４ｆとの間に延在するように配設された第１電極引出配線としてのドレイン電極引出線２２に接続されている。ドレイン電極引出線２２の中央にワイヤを接続するためのボンディングパッド２４が配設されている。
各セル１４において、各単位ＭＥＳＦＥＴのゲート電極バー１６に対して外側の端部、即ち第１の端部としての外端部には、第１の電極としての例えばドレイン電極とゲート電極とを跨ぎ、第２の電極としての例えばソース電極を接続する第２電極接続配線としてのソース電極接続配線２６が配設されている。この各ソース電極接続配線２６はソースパッド２７で接続され、ソースパッド２７はバイアホール（Via Hole）２８を介して半導体基板１２の裏面に配設された金属膜で形成されたＰＨＳ（Plated Heat Sink）に接続され、ソース接地の場合に接地される。
【００１７】
次に図２によりセル１４について説明する。
図２において、単位ＭＥＳＦＥＴ３０はドレイン電極３２、ゲート電極３４，およびソース電極３６から構成され、互いに隣接する一つの単位ＭＥＳＦＥＴ３０は左右に隣接する単位ＭＥＳＦＥＴ３０と互いにドレイン電極３２またはソース電極３６を共有している。ゲート電極の間隔は例えば２０μｍ程度である。
図２のセルにおいては図を分かり易くするために、図１のセルより単位ＭＥＳＦＥＴ３０の数を少なくして描いている。またドレイン電極３２とソース電極３６とを区別しやすいように異なる傾きの斜線を描いているが、この斜線は断面を示すものではない。
一つのセル１４に含まれる単位ＭＥＳＦＥＴ３０の数は、許容される熱抵抗の値から決まり、一つのセルでゲート電極が、例えば１２本程度配設され、１２個の単位ＭＥＳＦＥＴ３０で一つのセルが構成されている。一つのセルにあまり多くの単位ＭＥＳＦＥＴ３０を含めると熱抵抗が増大し各セル間での均一動作が阻害されて、ＭＥＳＦＥＴ素子の出力特性が劣化する。
【００１８】
単位ＭＥＳＦＥＴ３０においてゲート幅はｙ軸方向の長さであり、例えば８００μｍ程度である。従ってＭＥＳＦＥＴ素子１０に出力を増加させるためには、単位ＭＥＳＦＥＴ３０のゲート電極３４のｙ軸方向の長さをゲート抵抗の増加が利得の低下を招かない程度にできるだけ長くするとともに、単位ＭＥＳＦＥＴ３０の数を増やす必要がある。しかもチップ形状が大きくならないことが要求される。
この実施の形態では、ゲート抵抗の増加が利得の低下を招かない程度に長くしたゲート電極を有する単位ＭＥＳＦＥＴ３０を、許容される熱抵抗の値から決まる個数だけ並置したセル１４を構成することにより、熱抵抗が増大することを抑制しながら出力の増加を図り、チップのｙ軸方向に２段に配置し、４個のセル、例えばセル１４ａと１４ｂの間、および１４ｃと１４ｄとの間に一つのゲート電極バー１６ａをｘ軸方向に延在させて、セル１４ａ、１４ｂ、１４ｃ、および１４ｄのゲート電極３４を接続し、４個のセルで一つのゲート電極バー１６ａを共有することにより、ｙ軸方向のチップ長さを短くしている。
またゲート電極バー１６ａに対して各セルの外側、すなわち基板１２のチップ辺縁１２ａに近い側において、各単位ＭＥＳＦＥＴ３０のドレイン電極３２とゲート電極３４とを跨ぎ、ソース電極３６を接続する、いわゆるエアブリッジとしたソース電極接続配線２６が配設されている。
さらに、ゲート電極バー１６ａに近接する各セルの内側、すなわちゲート電極バー１６ａに近接した基板の中央側に、各単位ＭＥＳＦＥＴ３０のソース電極３６とゲート電極３４とを跨ぎ、ドレイン電極３２を接続する、いわゆるエアブリッジとしたドレイン電極接続配線２０が配設されている。
【００１９】
図３および図４に示されるように、ソース電極接続配線２６はエアブリッジ構造で、各単位ＭＥＳＦＥＴ３０の外端部でドレイン電極３２とゲート電極３４とをエアギャップを介して跨ぎ、ソース電極３６の表面においてソース電極３６と、また基板１２表面にソースパッド２７を介して接続されている。ソース電極接続配線２６とソースパッド２７とはこの実施の形態においてはＡｕメッキ層で一体的に公知の製造方法によって形成される。
図５に示されるようにドレイン電極接続配線２０もソース電極接続配線２６と同様のエアブリッジ構造で、各単位ＭＥＳＦＥＴ３０の内端部でソース電極３６とゲート電極３４とをエアギャップを介して跨ぎ、ドレイン電極３２の表面においてドレイン電極３２と接続され、基板１２表面とはドレイン電極引出線２２を介して接続されている。ドレイン電極接続配線２０とドレイン電極引出線２２とは、この実施の形態においては、Ａｕメッキ層で一体的に公知の製造方法によって形成される。
このエアブリッジ構造は、ソース電極接続配線２６およびドレイン電極接続配線２０のｙ軸方向の幅を比較的広くしながら、エアブリッジ構造を形成しやすくするために、それぞれ平行する３分割の接続配線構造になっている。ソース電極接続配線２６およびドレイン電極接続配線２０それぞれのｙ軸方向の幅は２００μｍ、つまりソース電極接続配線２６の３分割された接続配線の幅を合わせた総幅が概ね２００μｍ程度であり、またドレイン電極接続配線２０の３分割された接続配線の幅を合わせた総幅が概ね２００μｍ程度となっている。
【００２０】
従ってソース電極接続配線２６およびドレイン電極接続配線２０が各単位ＭＥＳＦＥＴ３０の上に形成されたエアブリッジ構造をとることにより、ｙ軸方向のチップ長さを短くするとともに、ソース電極接続配線２６およびドレイン電極接続配線２０それぞれのインダクタンスを小さくすることが出来る。この低インダクタンス化により、高周波用ＭＥＳＦＥＴ１０の高利得化が達成でき、高周波特性を向上させることにより高速性を高めている。
図４および図５に示されるように、半導体基板１２はＧａＡｓからなる基板本体１２ｂと基板本体１２ｂ表面上に形成された動作領域としてのＧａＡｓのエピタキシャル層１２ｃとから形成され、半導体基板１２の裏面にはＡｕメッキ層からなるＰＨＳ４０が形成されている。エピタキシャル層１２ｃの表面に、ゲート電極３４が整流接続され、ドレイン電極３２とソース電極３６とがオーミックに接続されている。
ゲート電極バー１６は公知の製造方法を用い、Ａｕメッキ層により形成されている。
この実施の形態においては、動作領域は、ＧａＡｓのエピタキシャル層１２ｃにより形成されているが、ＧａＡｓ基板に不純物を注入することにより形成してもよい。
【００２１】
図２において、さらに第５セル１４ｅと第６セル１４ｆとを第１セル１４ａと第２セル１４ｂの側部に隣接して配置し、ゲート電極バー１６ｂに第５セル１４ｅと第６セル１４ｆとの各単位ＭＥＳＦＥＴのゲート電極を接続し、第５セル１４ｅ、第６セル１４ｆそれぞれのソース電極接続配線２６を隣接する第１セル１４ａ、第２セル１４ｂのソース電極接続配線２６とソースパッド２７を介して接続するとともに、第５セル１４ｅ、第６セル１４ｆそれぞれのドレイン電極引出線２２を、第１セル１４ａと第５セル１４ｅとの間および第２セル１４ｂと６セル１４ｆとの間に配設されたドレイン電極引出線２２に接続している。
このように、例えば第１セル１４ａ、第２セル１４ｂ、第３セル１４ｃおよび第４セル１４ｄの４セルからなる第１のセル群でゲート電極バー１６ｂを共有し、かつ第１セル１４ａ、第２セル１４ｂ、第５セル１４ｅおよび第６セル１４ｆの４セルからなる第２のセル群の電極接続配線２０に接続されたドレイン電極引出線２２を共有することにより、ゲート電極バー１６ｂのボンディングパッド１８とドレイン電極引出線２２のボンディングパッド２４とをチップ中央のチップ長手方向、つまりｘ軸方向に、交互に均等に配置することができ、信号の伝達を均一に行うことができる。
またボンディングパッド１８およびボンディングパッド２４はそれぞれ、半導体基板上に配設されたゲート電極バー１６およびドレイン電極引出線２２の上に形成され、エアブリッジ構造の上に形成されたボンディングパッド１８およびボンディングパッド２４に比べて、ワイヤボンディングに際しても単位ＭＥＳＦＥＴ３０が機械的な損傷を被ることはない。
【００２２】
以上のように、この実施の形態に係るＭＥＳＦＥＴ素子１０は、所定の個数の単位ＭＥＳＦＥＴ３０からなるセルを基本に分散配置され、熱抵抗の増大を抑制することにより、出力増加を図ることができ、高出力化が可能になる。
またゲート電極バー１６ｂのボンディングパッド１８とドレイン電極引出線２２のボンディングパッド２４とをチップ中央のチップ長手方向に交互に均等に配置することができ、信号を均一に伝達することができる。
さらに、ゲート電極バー１６がチップのｙ軸方向中央に配設することにより、ゲート電極バー１６を挟んで両側に配設されたセル１４においてゲート電極バー１６ｂを共有することができ、またソース電極接続配線２６およびドレイン電極接続配線２０が各単位ＭＥＳＦＥＴ３０上でエアブリッジ構造をなすことにより、ｙ軸方向のチップ長さを短くすることができ、ＭＥＳＦＥＴ素子１０を小形化することができる。
さらにまたソース電極接続配線２６およびドレイン電極接続配線２０が各単位ＭＥＳＦＥＴ３０上でエアブリッジ構造をなすので、ソース電極接続配線２６およびドレイン電極接続配線２０のｙ軸方向の幅を比較的広くすることができる。このためそれぞれのインダクタンスを小さくすることができ、高利得化が可能になり、また素子の高周波特性が向上し高速化を図ることができる。
【００２３】
また、ソース電極接続配線２６およびドレイン電極接続配線２０が各単位ＭＥＳＦＥＴ３０上でエアブリッジ構造をなすことにより、絶縁膜を介してソース電極接続配線およびドレイン電極接続配線を配設する場合に比べてキャパシタンスが小さくなり、高速性能を高めることができる。
延いては、高出力で、利得の低下が少なく、高速性能にすぐれた高周波用半導体装置を構成することができる。
【００２４】
図６はこの発明の一実施の形態に係るＭＥＳＦＥＴ素子の変形例の平面図である。
図６において、図１〜図５と同じ符号は同じものか相当のものを示す。なお以下の各図においても同様である。
図６において、ＭＥＳＦＥＴ素子５０は、ＭＥＳＦＥＴ素子１０においてゲート電極バー１６を共有する４個のセル、たとえば第１セル１４ａ、第２セル１４ｂ、第３セル１４ｃおよび第４セル１４ｄの４セルからなるセル群の、第１セル１４ａと第３セル１４ｃ、および第２セル１４ｂと第４セル１４ｄにおいて、ソースパッド２７を削除して第１セル１４ａと第３セル１４ｃとの間、および第２セル１４ｂと第４セル１４ｄとの間に設けられた間隔を無くするとともに隣り合った単位ＭＥＳＦＥＴ３０を交互につなぎ合わせた配置にしたものである。他の構成はＭＥＳＦＥＴ素子１０と同様である。
この構成をとることにより、さらにチップの長手方向、即ち、ｘ軸方向の長さを短縮することが出来る。
【００２５】
実施の形態２．
図７はこの発明の一実施の形態に係るＭＥＳＦＥＴ素子の平面図である。
図７において、ＭＥＳＦＥＴ素子６０は、ＭＥＳＦＥＴ素子１０においてゲート電極バー１６を共有する４個のセル、たとえば第１セル１４ａ、第２セル１４ｂ、第３セル１４ｃおよび第４セル１４ｄの４セルからなるセル群の、第１セル１４ａと第３セル１４ｃとのソース電極接続配線２６を接続するソースパッド２７を削除するとともに、第１セル１４ａと第３セル１４ｃとの間を、第１セル１４ａおよび第３セル１４ｃの側部に沿ってゲート電極バー１６ａをｙ軸方向に、第１セル１４ａおよび第３セル１４ｃの外端部まで延長し、図７においては逆Ｔ字状に形成したゲート電極バー１６ａの延長部１６ａを設け、この延長部１６ａの外端部にボンディングパッド１８を形成している。
【００２６】
さらにドレイン電極引出線２２を共有する４個のセル、たとえば第１セル１４ａ、第２セル１４ｂ、第５セル１４ｅおよび第６セル１４ｆからなるセル群の、第２セル１４ｂと第６セル１４ｆとのソース電極接続配線２６を接続するソースパッド２７を削除するとともに、ドレイン電極引出線２２を第２セル１４ｂおよび第６セル１４ｆの側部に沿ってゲート電極バー１６ａが延長された方向と逆方向のｙ軸方向に、第２セル１４ｂおよび第６セル１４ｆの外端部まで延長し、このドレイン電極引出線２２の延長部２２ａを設け、この延長部２２ａの外端部にボンディングパッド２４を設けたものである。
即ち実施の形態１のＭＥＳＦＥＴ素子１０ではチップ中央の一線上に交互に、ゲート電極バー１６ａのボンディングパッド１８とドレイン電極引出線２２のボンディングパッド２４とが配設されたのに対して、ＭＥＳＦＥＴ素子６０ではチップ中央のｘ軸に対して逆方向に位置する一方のチップ辺縁にはゲート電極バー１６ａのボンディングパッド１８を、また他方のチップ辺縁にはドレイン電極引出線２２のボンディングパッド２４を配設したものである。
【００２７】
以上のようにこの構成のＭＥＳＦＥＴ素子６０においては、実施の形態１のＭＥＳＦＥＴ素子１０の効果に加えて、パッケージの基板にＭＥＳＦＥＴ素子６０を組み立てたときに、同じくパッケージの基板上に配設される入力整合回路または出力整合回路とのボンディングワイヤを短くすることができる。このためにインダクタンスが小さくなり、インピーダンス整合のバラツキが少なくなり、電気的特性の揃った高周波半導体装置を構成することができ、また歩留まりを高くすることができる。延いては電気的特性がよく安価な高周波用半導体装置を得ることができる。
【００２８】
図８はこの発明の一実施の形態に係るＭＥＳＦＥＴ素子の変形例の平面図である。
図８において、ＭＥＳＦＥＴ素子７０は、上述のＭＥＳＦＥＴ素子６０におけるゲート電極バー１６を、ゲート電極バー１６の両側のセル１４、例えば第１セル１４ａおよび第３セル１４ｃの側部に沿った延長部１６ａをセル１４の外端部を越えてさらに延長し、さらにチップ辺縁１２ａに近づけ、またドレイン電極引出線２２を、ドレイン電極引出線２２の両側のセル、例えば第２セル１４ｂおよび第６セル１４ｆの側部に沿って延長部２２ａをセル１４の外端部を越えてさらに延長しチップ辺縁１２ａに近づけるとともに、隣接するゲート電極バー１６の延長部１６ａの間、および隣接するドレイン電極引出線２２の延長部２２ａの間に、それぞれに発信抑制回路７２、例えば抵抗を有する電極接続配線を配設し、ゲート電極バー１６のボンディングパッド１８およびドレイン電極引出線２２のボンディングパッド２４と接続するものである。
これによりセル１４間の発振を抑制することができる。
以上の実施の形態においては、ゲート電極バー１６に近接して、ドレイン電極接続配線２０を設け、ゲート電極バー１６に対して外側のチップ辺縁にソース電極接続配線２６を設ける場合に説明したが、これとは逆にゲート電極バー１６に近接してソース電極接続配線を設け、ゲート電極バー１６に対して外側のチップ辺縁にドレイン電極接続配線を設ける構成としても、同様の効果を奏する。なお、上述の説明では、各実施の形態の一例としてＭＥＳＦＥＴを用いて説明したが、他の高周波用ＦＥＴ、例えばＨＥＭＴ、ＨＦＥＴおよびＭＯＳＦＥＴなどにおいても同様の効果を奏する。
【産業上の利用可能性】
【００２９】
以上のように、この発明に係る高周波用半導体装置は、衛星通信や移動体通信用送受信機器などの通信機器に使用される高出力増幅器などの高周波用半導体装置に適している。
【図面の簡単な説明】
【００３０】
【図１】この発明の一実施の形態に係るＭＥＳＦＥＴ素子の平面図である。
【図２】図１のＡ部におけるＭＥＳＦＥＴ素子の部分拡大平面図である。
【図３】図２のＢ部におけるＭＥＳＦＥＴ素子の一部破断平面図である。
【図４】図２のＶＩ−ＶＩ断面におけるＭＥＳＦＥＴ素子の部分断面図である。
【図５】図２のＶ−Ｖ断面におけるＭＥＳＦＥＴ素子の部分断面図である。
【図６】この発明の一実施の形態に係るＭＥＳＦＥＴ素子の変形例の平面図である。
【図７】この発明の一実施の形態に係るＭＥＳＦＥＴ素子の平面図である。
【図８】この発明の一実施の形態に係るＭＥＳＦＥＴ素子の変形例の平面図である。
【符号の説明】
【００３１】
１２  基板、    １２ｃ  エピタキシャル層、    ３４  ゲート電極、    ３２  ドレイン電極、    ３６  ソース電極、    ２６  ソース電極接続配線、    ２０  ドレイン電極接続配線、    １４ａ  第１セル、    １４ｂ  第２セル、    １６ａ  ゲート電極バー、    ２２  ドレイン電極引出線、    １４ｃ  第３セル、    １４ｄ  第４セル１４ｄ、    １４ｅ  第５セル、    １４ｆ  第６セル、    １６ｂ  ゲート電極バー。
【図１】
2005183770.tif 000003
【図２】
2005183770.tif 000004
【図３】
2005183770.tif 000005
【図４】
2005183770.tif 000006
【図５】
2005183770.tif 000007
【図６】
2005183770.tif 000008
【図７】
2005183770.tif 000009
【図８】
2005183770.tif 000010