(57)【要約】 【課題】  ｓｈｏｔ  ｍｕｒａ現象に対して高耐性を有する液晶ディスプレイの製造方法を提供する。【解決手段】    ＴＦＴ−ＬＣＤは、第一領域Ｉ、第二領域ＩＩと、第一領域Ｉと第二領域ＩＩの間に位置する境界領域ＢＡに分割される。境界領域ＢＡは、境界ラインＢＬによって第一部Ｐ１と第二部Ｐ２に分割され、第一領域Ｉと第一部Ｐ１は、第一マスクＡを用いて定義される。更に、第二領域ＩＩと第二部Ｐ２は、第二マスクＢを用いて定義される。第一電極の第一列１に位置するゲート電極４０２は、第一部Ｐ１で、境界の方向（領域Ｉから領域ＩＩの方向）に沿って増加し、第二部Ｐ２では、境界の方向に沿って減少する。これにより、境界領域ＢＡのゲート−ドレイン重複のコンデンサＣｇｄは、徐々に変化し、フィードスルー電圧の差を減少させて、ｓｈｏｔ  ｍｕｒａ現象が抑制される。【選択図】  図１
2005148712.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、複数のゲートラインと該ゲートラインに電気的に接続されたゲート電極アレイとを含むゲートパターンを形成するステップ、
前記ゲート電極アレイから隔離するチャネルアレイを形成するステップ、
前記チャネルアレイの上に、互いに間隔を開けたソース／ドレインペアアレイを形成するステップ、及び
前記ソース／ドレインペアアレイのドレインに接続する画素電極アレイを形成するステップ、を含む複数の画素を有する液晶ディスプレイの製造方法であって、
前記ゲートパターンを形成するステップ、又は、前記ソース／ドレインペアアレイを形成するステップは、フォトレジスト層を形成するステップを含み、
前記フォトレジスト層を第一領域と、第二領域と、該第一領域と該第二領域の間に位置し、境界ラインによって第一部と第二部に分割されてなる境界領域と、で構成し、
前記境界領域は、前記ゲート電極アレイ、又は、前記ソース／ドレインペアアレイのサブアレイに対応し、前記境界ラインは、前記サブアレイの各列のゲート電極、又は、各列のソース／ドレインペアに対して形成され、境界領域を分割し、
第一マスクを用いて第一領域と第一部を定義するステップ、及び、第二マスクを用いて第二領域と第二部を定義するステップを含み、
前記第一マスク、第二マスクより定義される前記境界領域のゲート電極、又は、ソース／ドレイン電極ペアは、第一マスクによってパターン化した第一部と前記第二マスクによってパターン化した第２部に分割され、
前記第一部のゲート電極、又は、ソース／ドレイン電極ペアの面積が、境界の方向に沿って増加する一方、前記第二部のゲート電極、又は、ソース／ドレイン電極ペアの面積が、境界の方向に沿って減少するようになっている液晶ディスプレイの製造方法。
【請求項２】
ゲート電極又はソース／ドレインペアを分割する境界ラインは、傾斜した直線状のパターンである請求項１に記載の方法。
【請求項３】
ゲート電極又はソース／ドレインペアを分割する境界ラインは、はしご状のパターンである請求項１に記載の方法。
【請求項４】
ゲート電極又はソース／ドレインペアを分割する境界ラインは、方形波状のパターンである請求項１に記載の方法。
【請求項５】
ゲート電極又はソース／ドレインペアを分割する境界ラインは、組込み線状のパターンである請求項１に記載の方法。
【請求項６】
境界ラインは、ゲート電極又はソース／ドレイン電極の列を第一領域から第二領域へ向けて分割した後、次の列を第二領域から第一領域へ向けて分割するようになっている請求項１〜請求項５のいずれか１項に記載の方法。
【請求項７】
境界ラインは、ゲート電極又はソース／ドレイン電極の列を第一領域から第二領域へ向けて分割した後、第一領域に戻り、次の列を第一領域から第二領域へ向けて分割するようになっている請求項１〜請求項５のいずれか１項に記載の方法。
【請求項８】
請求項１〜請求項７のいずれか１項に記載の方法により製造され、ｓｈｏｔ  ｍｕｒａ現象が最小限に抑えられる液晶ディスプレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶ディスプレイの製造方法に関し、特に、第一マスクと第二マスクに分割された境界領域を含み、ｓｈｏｔ  ｍｕｒａを抑える方法に関するものである。
【背景技術】
【０００２】
図４は、従来の薄膜トランジスタ液晶ディスプレイ（以下、ＴＦＴ−ＬＣＤとする）の画素の回路図である。図４に示されたように、回路は、共通電極ＣＯＭ、データラインＤＬ、スキャンラインＧＬ、薄膜トランジスタＴｘ、蓄積コンデンサＣｓｔと液晶セルＣｌｃを含む。データラインＤＬは、薄膜トランジスタＴｘのソース端子Ｓに接続され、スキャンラインＧＬは、薄膜トランジスタＴｘのゲート端子Ｇに接続される。蓄積コンデンサＣｓｔの１つの端子は、薄膜トランジスタＴｘのドレイン端子Ｄに接続され、蓄積コンデンサＣｓｔのもう１つの端子は、用途に応じて共通電極ＣＯＭ、又は隣接する画素のゲートラインに接続される。液晶セルＣｌｃの１つの端子は、薄膜トランジスタＴｘのドレイン端子Ｄに接続され、液晶セルＣｌｃのもう１つの端子は、共通電極ＣＯＭに接続される。更に、薄膜トランジスタＴｘのゲート端子Ｇとドレイン端子Ｄの間に寄生コンデンサＣｇｄがある。
【０００３】
図５は、従来のアクティブマトリクス型ＴＦＴ−ＬＣＤの構造を示す平面図である。図５に示されたＴＦＴ−ＬＣＤは、図４で示された複数の画素のアレイ配置で構成されている。
【０００４】
ここで、ＴＦＴ−ＬＣＤの画面サイズが大きくなると、ＴＦＴ−ＬＣＤを製造するために必要な回路と装置のパターンは、いくつかのフォトマスクに分割される。図５に示されたように、領域ＩとＩＩは、それぞれフォトマスクＡとＢによって定められ、ＢＬは、フォトマスクＡとＢの境界ラインである。図５でわかるように、ゲートとドレイン／ソース電極は、異なるマスクＡ、Ｂを用いて形成される。しかし、露光工程の際の照準偏移（ｏｖｅｒｌａｙ−ｏｆｆｓｅｔ）又は、照準ミスの問題のために、薄膜トランジスタのゲートがドレイン／ソース（Ｓ／Ｄ）に重なる面積は、境界ラインＢＬの両サイドで異なる。そのため、重複する寄生コンデンサＣｇｄの相違の要因となり、ｓｈｏｔ  ｍｕｒａ（むら）現象を引き起こす。
【０００５】
図６は、図５に示された境界ラインＢＬの両サイドの画素のレイアウトを示している。図６では、３０は、ゲートラインを示し、３２は、データラインを示す。薄膜トランジスタでは、ゲートライン３０がドレインＤを覆う面積は、それぞれＡgd_ＡとＡgd_Ｂで、対応するコンデンサは、Ｃgd_ＡとＣgd_Ｂである。よって、境界ラインＢＬの両側の画素のフィードスルー電圧（ｆｅｅｄｔｈｒｏｕｇｈ  ｖｏｌｔａｇｅ）は、以下のようになる。
【０００６】
【数１】
2005148712.tif 000003
【０００７】
そして、Ctotal_A= Ctotal_B=
Ctotalとすれば、境界ラインＢＬの両側の画素のフィードスルー電圧の差は、以下のようになる。
【０００８】
【数２】
2005148712.tif 000004
【０００９】
ここで、実験の結果に基づくと、フィードスルー電圧が５ｍＶより多ければ、ｓｈｏｔ  ｍｕｒａは、肉眼で見えることになる。
【００１０】
ＡマスクとＢマスク（又は、いくつかのマスク）を備えるＴＦＴの従来の製造方法（特許文献１〜４を参照）では、ゲートとドレイン／ソース電極は、異なるマスクＡとＢを用いて露光されるため、ｓｈｏｔ  ｍｕｒａ現象が必然的に起こる。
【特許文献１】米国特許第５７９５６８６号明細書
【特許文献２】米国特許第５６５６５２６号明細書
【特許文献３】米国特許第６１５７４３３号明細書
【特許文献４】米国特許第５９４５２５６号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１１】
境界ライン両側の画素のフィードスルー電圧の差を最小限に抑えることができれば、ｓｈｏｔ  ｍｕｒａ現象への耐性を高めることができる。そこで、本発明の目的は、ｓｈｏｔ  ｍｕｒａ現象に対して高耐性を備える液晶ディスプレイの製造方法を提供する。
【課題を解決するための手段】
【００１２】
上述の目的を達成するために、本発明は液晶ディスプレイの製造方法を提供する。その方法は、以下に説明されるステップを含む。まず、基板の上に複数の分かれたゲートラインと前記分かれたゲートラインに電気的に接続されたゲート電極アレイを含むゲートパターンを形成するステップ、次に、前記電極アレイから隔離されたチャネルアレイを形成するステップ、次に、前記ソースと前記ドレインが互いに間隔を開けた前記チャネルアレイの上にソース／ドレインペアアレイを形成するステップ、最後に、前記ソース／ドレインペアアレイの前記ドレインに接続する画素電極アレイを形成する。
【００１３】
ここで、本発明に係る方法では、フォトレジスト層を、第一領域、第二領域、該第一領域と該第二領域の間に位置し、境界ラインによって第一部と第二部に分割されてなる境界領域、の３つの領域で構成し、境界領域は、ゲート電極アレイ、又は、ソース／ドレインペアアレイのサブアレイに対応させると共に、境界ラインを、サブアレイの各列のゲート電極、又は、各列のソース／ドレインペアに対して形成されつつ境界領域を分割するようにし、更に、第一マスクを用いて第一領域と第一部を定義するステップ、及び、第二マスクを用いて第二領域と第二部を定義するステップを含む。
【００１４】
そして、第一マスク、第二マスクより定義される境界領域のゲート電極、又は、ソース／ドレイン電極ペアは、第一マスクによってパターン化した第一部と前記第二マスクによってパターン化した第２部に分割され、第一部のゲート電極、又は、ソース／ドレイン電極ペアの面積が、境界の方向に沿って増加する一方、第二部のゲート電極、又は、ソース／ドレイン電極ペアの面積が、境界の方向に沿って減少するようにする。
【００１５】
以上のように、フォトレジスト層を３つの領域に分割し、第一マスク、第二マスクの２つの異なるマスクが重なる境界領域において、ゲート又はソース／ドレイン電極は、２つの異なる露光ブロックに分割される。これにより、境界領域のＴＦＴのゲート−ドレイン重複のコンデンサＣｇｄは、徐々に変化し、よって、フィードスルー電圧の差を減少させて、ｓｈｏｔ  ｍｕｒａ現象を抑える。
【発明の効果】
【００１６】
本発明の製造方法によると、ゲート電極、又はソース／ドレインパターンは、特定のパターンの境界ラインによって第一マスクと第二マスクに分割される。境界領域は、分割され、第一マスクによって定義された第一部のゲート、又はソース／ドレイン電極の面積は、増加（減少）し、第二マスクによって定義された第二部の面積は、減少（増加）する。よって、この方法によって製造されたＴＦＴ−ＬＣＤは、ｓｈｏｔ  ｍｕｒａ現象に対して高い耐性を示すことができる。
【発明を実施するための最良の形態】
【００１７】
本発明についての目的、特徴、長所が一層明確に理解されるよう、以下に実施形態を例示し、図面を参照にしながら、詳細に説明する。
【００１８】
実施例１：図１は、本発明の実施例に基づいた薄膜トランジスタ液晶ディスプレイのレイアウトを示している。チャネル層とするアモルファスシリコン層と画素電極は、簡素化のために記載していない。図１に示されたＴＦＴ−ＬＣＤは、平行に設置された複数のゲートライン４００、それぞれ電気的にゲートラインに接続された複数のゲート電極４０２を含むゲート電極アレイ、及びソースとドレインが互いに間隔を開けてゲート電極アレイに対応するように配置されたソース／ドレインペアアレイを含む。
【００１９】
図１に示されたＴＦＴ−ＬＣＤは、少なくとも第一領域Ｉ、第二領域ＩＩと、第一領域Ｉと第二領域ＩＩの間に位置する境界領域ＢＡに分割される。境界領域ＢＡは、境界ラインＢＬによって第一部Ｐ１と第二部Ｐ２に分割され、第一領域Ｉと第一部Ｐ１は、第一マスクＡを用いて定義される。更に、第二領域ＩＩと第二部Ｐ２は、第二マスクＢを用いて定義される。
【００２０】
図１では、境界ラインＢＬは、方形波パターンで形成される。境界領域は、分割され、第一電極の第一列１に位置するゲート電極４０２、又はソース／ドレイン電極ペアの第一列に位置するソース／ドレインペアの面積は、第一部Ｐ１で、境界の方向（領域Ｉから領域ＩＩの方向）に沿って増加し、第二部Ｐ２では、境界の方向に沿って減少する。
【００２１】
この実施例では、境界ラインＢＬの形状から、境界ラインＢＬは領域Ｉから領域ＩＩへ向けて列１を繰返し分割した後、続けて次の列である列２を領域ＩＩから領域Ｉへ向けて繰返し分割する。この状況の下では、第一マスクによって定義された第一部Ｐ１のゲート、又はソース／ドレイン電極の面積が（領域ＩＩから領域Ｉの方向に沿って）増加し、第二マスクによって定義された第二部Ｐ２の面積は、減少する。同様に、列３と列４は、が列２の分割に続いて境界ラインＢＬによって分割される。
【００２２】
図１では、Ｎ−１のトランジスタＴ１〜ＴＮ−１があるとし、第二マスクＢによって定義されたゲート電極又はソース／ドレインペアと第一マスクＡによって定義された面積の比率は、徐々に変化し、例えば、１：Ｎ−１、２：Ｎ−２．．．ｋ：Ｎ−ｋ、ｋ＋１：Ｎ−（ｋ＋１）．．．Ｎ−２：２、Ｎ−１：１となる。トランジスタＴｋとＴｋ＋１のゲート−ドレインの重なり合った容量は、Cgd_k=(kCgd_I+(N-k)Cgd_II)/N と Cgd_k+1= ((k+1)Cgd_I+(N-k-1)Cgd_II)/Nである。数１で示した公式（１）に基づくと、次式のようになり、（２）からわかるように、２つの隣接する画素間のフィードスルー電圧の差のどれでも、元の１／Ｎである。つまり、照準ミスによって引き起こされるｓｈｏｔ  ｍｕｒａを抑える能力は、Ｎ倍に高められる。
【００２３】
【数３】
2005148712.tif 000005
【００２４】
この実施例（Ｎ＝５）では、４つのトランジスタＴ１〜Ｔ４があり、第二マスクＢによって定義されたゲート電極又はソース／ドレインペアと第一マスクＡによって定義された面積の比例は、４：１、３：２、２：３と１：４である。
【００２５】
実施例２：図２Ａと図２Ｂは、本発明のもう１つの実施例に基づいた薄膜トランジスタ液晶ディスプレイのレイアウトを示している。実施例１と同様、チャネル層とするアモルファスシリコン層と画素電極は、簡素化のために記載しない。図２Ａと２Ｂに示されたＴＦＴ−ＬＣＤは、平行に設置された複数のゲートライン５００、それぞれ電気的にゲートラインに接続された複数のゲート電極５０２を含むゲート電極アレイ、及びソースとドレインが互いに間隔を開けてゲート電極アレイに対応するように配置されたソース／ドレインペアアレイを含む。
【００２６】
図２Ａと図２Ｂに示されたＴＦＴ−ＬＣＤは、第一領域Ｉ、第二領域ＩＩと、境界領域ＢＡに分割される。境界領域ＢＡは、第一領域Ｉと第二領域ＩＩの間に位置し、境界ラインＢＬ１（点線）によっていくつかの第一部Ｐ１と第二部Ｐ２に分割される。第一領域Ｉと第一部Ｐ１は、第一マスクＡを用いて定義される。更に、第二領域ＩＩと第二部Ｐ２は、第二マスクＢを用いて定義される。
【００２７】
図２Ａでは、境界ラインＢＬ１は、はしご状のパターンで形成される。また、境界ラインＢＬ２は、傾斜した直線状のパターンで形成される。境界領域は、分割され、第一電極の第一列１に位置するゲート電極５０２、又はソース／ドレイン電極ペアの第一列に位置するソース／ドレインペアの面積は、第一部Ｐ１で、境界の方向に沿って増加し、第二部Ｐ２では、境界の方向に沿って減少する。
【００２８】
境界ラインＢＬ１（ＢＬ２）が領域Ｉから領域ＩＩへ向けて列１を繰返し分割した後、境界ラインＢＬ１（ＢＬ２）は、領域Ｉに戻り、続けて領域Ｉから領域ＩＩへ向けて列２を繰返し分割する。
【００２９】
図２Ｂと図２Ａとの相違点は、列がどのように第一部Ｐ１と第二部Ｐ２に分割されるかにある。図２Ｂでは、境界ラインＢＬ１（ＢＬ２）が領域Ｉから領域ＩＩへ向けて列１を分割した後、境界ラインＢＬ１（ＢＬ２）は、続けて領域ＩＩから領域Ｉへ向けて列２を繰返し分割する。この状況の下では、第一マスクによって定義された第一部Ｐ１のゲート、又はソース／ドレイン電極の面積は、増加し、第二マスクによって定義された第二部Ｐ２の面積は、減少する。他の列は、列２の分割に続いて境界ラインによって順次に分割される。
【００３０】
前述の実施例では、ゲート電極又はソース／ドレインペアは、傾斜した直線パターン、はしごパターン、方形波パターン、組込み線パターンなどの境界ラインによって分割される。また、図３の境界ラインＢＬは、組込み線である。組込み線は、第一部Ｐ１と第二部Ｐ２を互いに埋め込ませる。
【００３１】
本発明は、液晶ディスプレイを製造する新規な方法を提供する。その方法は、下記に説明されるステップを含む。まず、基板の上に複数の分かれたゲートラインと前記分かれたゲートラインに電気的に接続されたゲート電極アレイを含むゲートパターンを形成するステップ、次に、前記電極アレイから隔離されたチャネルアレイを形成するステップ、次に、前記ソースと前記ドレインが互いに間隔を開けた前記チャネルアレイの上にソース／ドレインペアアレイを形成するステップ、最後に、前記ソース／ドレインペアアレイの前記ドレインに接続する画素電極アレイを形成する。
【００３２】
以上、本発明の好適な実施例を例示したが、これは本発明を限定するものではなく、本発明の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することは可能である。従って、本発明が保護を請求する範囲は、特許請求の範囲を基準とする。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施例に基づいた薄膜トランジスタ液晶ディスプレイのレイアウトである。
【図２Ａ】本発明のもう１つの実施例に基づいた薄膜トランジスタ液晶ディスプレイのレイアウトである。
【図２Ｂ】本発明のもう１つの実施例に基づいた薄膜トランジスタ液晶ディスプレイのレイアウトである。
【図３】本発明のもう１つの実施例に基づいた薄膜トランジスタ液晶ディスプレイ内蔵ラインのレイアウトである。
【図４】従来の薄膜トランジスタ液晶ディスプレイの画素の回路図である。
【図５】従来のアクティブマトリクス型薄膜トランジスタ液晶ディスプレイの構造平面図である。
【図６】境界ラインＢＬの両サイドの画素レイアウトである。
【符号の説明】
【００３４】
ＣＯＭ  共通電極
ＤＬ  データライン
ＧＬ  スキャンライン
Ｔｘ  薄膜トランジスタ
Ｃｓｔ  蓄積コンデンサ
Ｃｌｃ  液晶セル
Ｓ  ソース
Ｇ  ゲート
Ｄ  ドレイン
Ｃｇｄ  寄生コンデンサ
Ｉ−ＩＩ  マスク定義領域
ＢＬ、ＢＬ１、ＢＬ２  境界ライン
３０  ゲートライン
３２  データライン
ＢＡ  境界領域
Ｐ１  第一部
Ａgd_Ａ、Ａgd_Ｂ  ゲートラインとドレインの重複する面積  
４００、５００  ゲートライン
４０２、５０２  ゲート電極
Ｐ２  第二部
Ｔ１−Ｔ４  トランジスタ
【図１】
2005148712.tif 000006
【図２Ａ】
2005148712.tif 000007
【図２Ｂ】
2005148712.tif 000008
【図３】
2005148712.tif 000009
【図４】
2005148712.tif 000010
【図５】
2005148712.tif 000011
【図６】
2005148712.tif 000012