(57)【要約】【課題】  ３トランジスタ型ダイナミックセルにおける蓄積トランジスタを通じて流れるリーク電流などに伴う電力を待機時に低減すること。【解決手段】  メモリアレイを構成する複数の３トランジスタ型ダイナミックセル内の蓄積トランジスタのソース電極を接続し、電源端子との間にスイッチを設ける。動作時には上記スイッチを導通し、待機時には非導通とすることにより待機時のリーク電流を遮断する。【選択図】  図１
2005243059.tif 000002
【特許請求の範囲】
【請求項１】
ゲート容量に電荷を蓄積する蓄積トランジスタと、上記蓄積トランジスタのゲート電極に書き込みビット線から電荷を書き込むための書き込みトランジスタと、読み出しビット線と蓄積トランジスタのドレインとの導通を制御するための選択トランジスタとからなるメモリセルと、
上記蓄積トランジスタのソース電極と電源との間にスイッチング素子とを有することを特徴とする半導体集積回路。
【請求項２】
請求項１の半導体集積回路は、
第１方向に延在する複数の書き込みワード線と、
前記第１方向に延在する複数の読み出しワード線と、
第１方向と交差する第２方向に延在する複数の読み出しビット線と、
前記第２方向に延在する複数の書き込みビット線とをさらに具備し、
前記メモリセルは複数あり、前記複数のメモリセルの前記書き込みトランジスタのゲートは前記複数の書き込みワード線に接続され、前記書き込みトランジスタのソース・ドレインの一方は前記複数の書き込みビット線に接続され、前記選択トランジスタのゲートは複数の読み出しワード線に接続され、前記選択トランジスタのソース・ドレインの一方は前記複数の読み出しビット線に接続され、前記書き込みトランジスタのソース・ドレインの他方はそれぞれ前記蓄積トランジスタのゲート電極と接続され、前記蓄積トランジスタのドレインはそれぞれ前記選択トランジスタのソース・ドレインの他方と接続されることを特徴とする半導体集積回路。
【請求項３】
請求項２の半導体集積回路において、
前記書き込みトランジスタのチャネル領域は、膜厚が5nm程度以下の膜で形成され、前記書き込みトランジスタのゲート電極を絶縁膜を介して囲うように形成されていることを特徴とする半導体集積回路。
【請求項４】
請求項３の半導体集積回路において、
前記書き込みトランジスタのソース・ドレイン経路は、前記蓄積トランジスタのソース・ドレイン経路が形成される方向と垂直な方向に形成されていることを特徴とする半導体集積回路。
【請求項５】
請求項３の半導体集積回路において、
前記スイッチング素子は、電源電位と前記蓄積トランジスタのソース電極との間にソース・ドレイン経路を有するNチャネル型MOSトランジスタを具備し、前記蓄積トランジスタのソース電極を第１状態ではフローティング状態、第２状態では電位が電源電位となるように制御することを特徴とする半導体集積回路。
【請求項６】
請求項２の半導体集積回路において、
前記スイッチング素子は、前記複数の書き込みビット線と複数の書き込みワード線と接続された複数のメモリセルに共通に設けられていることを特徴とする半導体集積回路。
【請求項７】
ゲート容量に電荷を蓄積する蓄積トランジスタと、上記蓄積トランジスタのゲート電極に書き込みビット線から電荷を書き込むための書き込みトランジスタと、読み出しビット線と蓄積トランジスタのドレインとの導通を制御するための選択トランジスタとからなるメモリセルとを含んで構成される半導体集積回路において、
上記蓄積トランジスタのソース電極の電位を上記半導体集積回路が動作状態にあるときと待機状態にあるときとで変化させる第１回路を有することを特徴とする半導体集積回路。
【請求項８】
請求項７の半導体集積回路は、
第１方向に延在する複数の書き込みワード線と、
前記第１方向に延在する複数の読み出しワード線と、
第１方向と交差する第２方向に延在する複数の読み出しビット線と、
前記第２方向に延在する複数の書き込みビット線とをさらに具備し、
前記メモリセルは複数あり、前記複数のメモリセルの前記書き込みトランジスタのゲートは前記複数の書き込みワード線に接続され、前記書き込みトランジスタのソース・ドレインの一方は前記複数の書き込みビット線に接続され、前記選択トランジスタのゲートは複数の読み出しワード線に接続され、前記選択トランジスタのソース・ドレインの一方は前記複数の読み出しビット線に接続され、前記書き込みトランジスタのソース・ドレインの他方はそれぞれ前記蓄積トランジスタのゲート電極と接続され、前記蓄積トランジスタのドレインはそれぞれ前記選択トランジスタのソース・ドレインの他方と接続されることを特徴とする半導体集積回路。
【請求項９】
請求項８の半導体集積回路において、
前記書き込みトランジスタのチャネル領域は、膜厚が5nm程度以下の膜で形成され、前記書き込みトランジスタのゲート電極を絶縁膜を介して囲うように形成されていることを特徴とする半導体集積回路。
【請求項１０】
請求項９の半導体集積回路において、
前記書き込みトランジスタのソース・ドレイン経路は、前記蓄積トランジスタのソース・ドレイン経路が形成される方向と垂直な方向に形成されていることを特徴とする半導体集積回路。
【請求項１１】
請求項８の半導体集積回路において、
前記第１回路は、電源電位と前記蓄積トランジスタのソース電極との間にソース・ドレイン経路を有するNチャネル型MOSトランジスタを具備し、前記蓄積トランジスタのソース電極を第１状態ではフローティング状態、第２状態では電位が電源電位となるように制御することを特徴とする半導体集積回路。
【請求項１２】
請求項１１の半導体集積回路において、
前記回路は、前記複数の書き込みビット線と複数の書き込みワード線と接続された複数のメモリセルに共通に設けられていることを特徴とする半導体集積回路。
【請求項１３】
ゲート容量に電荷を蓄積する蓄積トランジスタと、上記蓄積トランジスタのゲート電極に書き込みビット線から電荷を書き込むための書き込みトランジスタと、読み出しビット線と蓄積トランジスタのドレインとの導通を制御するための選択トランジスタとからなるメモリセルを含んで構成される半導体集積回路において、
読み出しビット線を所望の電位にするためのプリチャージトランジスタとを具備し、
上記プリチャージトランジスタのドレイン、もしくはソース電極が読み出しビット線に接続され、他端のソースもしくはドレイン電極の電位を上記半導体集積回路が動作状態にある場合と待機状態にある場合とで変化させることを特徴とする半導体集積回路。
【請求項１４】
請求項１３の半導体集積回路は、
第１方向に延在する複数の書き込みワード線と、
前記第１方向に延在する複数の読み出しワード線と、
第１方向と交差する第２方向に延在する複数の読み出しビット線と、
前記第２方向に延在する複数の書き込みビット線と、
前記複数の読み出しワード線と前記複数の書き込みワード線を選択するXデコーダと、
前記複数の読み出しビット線と前記複数の書き込みビット線を選択するYデコーダとをさらに具備し、
前記メモリセルは複数あり、前記複数のメモリセルの前記書き込みトランジスタのゲートは前記複数の書き込みワード線に接続され、前記書き込みトランジスタのソース・ドレインの一方は前記複数の書き込みビット線に接続され、前記選択トランジスタのゲートは複数の読み出しワード線に接続され、前記選択トランジスタのソース・ドレインの一方は前記複数の読み出しビット線に接続され、前記書き込みトランジスタのソース・ドレインの他方はそれぞれ前記蓄積トランジスタのゲート電極と接続され、前記蓄積トランジスタのドレインはそれぞれ前記選択トランジスタのソース・ドレインの他方と接続されることを特徴とする半導体集積回路。
【請求項１５】
請求項１４の半導体集積回路において、
前記書き込みトランジスタのチャネル領域は、膜厚が5nm程度以下の膜で形成され、前記書き込みトランジスタのゲート電極を絶縁膜を介して囲うように形成されていることを特徴とする半導体集積回路。
【請求項１６】
請求項１５の半導体集積回路において、
前記書き込みトランジスタのソース・ドレイン経路は、前記蓄積トランジスタのソース・ドレイン経路が形成される方向と垂直な方向に形成されていることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路、特にリーク電流の少ない３トランジスタ型ダイナミックセルを用いた半導体集積回路に関するものである。
【背景技術】
【０００２】
３トランジスタ型のダイナミックセルおよびそれを用いた半導体集積回路は古くから知られている。６つのトランジスタを使うスタティックセル（以下６Ｔセル）と比べて素子数が少ないので高集積であり、１トランジスタ型ダイナミックセル（１Ｔセル）と異なり読み出しの際のゲインがあるので高速動作が可能であることか特長である。
【０００３】
３トランジスタセル（以下３Ｔセル）に関する文献の例として、特許文献１がある。この発明は、３Ｔセルの読み出し時に、蓄積Ｔｒのソースを０Ｖからマイナス電位にすることにより、読み出し動作の高速化を実現することを意図したものである。
【０００４】
チャネルに極めて薄い半導体を用いることにより膜厚方向の量子力学的な閉じ込め効果を利用してリーク電流を低減したトランジスタについては、特許文献２に開示されている。
【０００５】
【特許文献１】特開2000-11642号公報
【０００６】
【特許文献２】USP6576943
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記従来例では、読み出し動作の高速化についての考慮はなされているが、待機時の消費電力については考慮されていない。
【０００８】
３Ｔセルは、その特徴である高集積性や高速性を活かした利用がなされてきた。このため消費電力の低減については工夫がなされておらず、例えば携帯機器など消費電力特に待機電力が低いことを要求される分野には適していなかった。
【０００９】
３Ｔセルでは、読み出し動作の際に、選択トランジスタがオン状態となり、蓄積トランジスタがオン状態がオフ状態かに依存した電流が流れ、読み出しビット線に電位変化が現れる。これを検知することにより読み出し動作が行われる。待機時には、すべてのセルの選択トランジスタがオフするので、蓄積トランジスタの状態にかかわらず、読み出しビット線から蓄積トランジスタのソース電極に流れる電流はほとんど遮断される。
【００１０】
しかしながら、選択トランジスタはＭＯＳトランジスタであるのでオフ状態であっても微小なリーク電流が存在する。メモリの容量が数メガビットにもなるとたとえ１つのセルのリーク電流が小さくても合計の電流値は大きくなってしまう。本発明が解決しようとする課題は、３Ｔセルにおいて待機時に流れるリーク電流の低減である。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１２】
複数の３トランジスタメモリセルにおける蓄積トランジスタのソース電極を接続し、上記ソース電極と電源の間にスイッチ手段を設ける。動作時には上記スイッチ手段を導通し、蓄積トランジスタのソース電極を所望の電圧値にバイアスする。一方、待機時には上記スイッチ手段をオフすることによりメモリセルを流れるリーク電流パスを遮断する。
【００１３】
さらに、３トランジスタメモリセルの書き込みトランジスタとして、チャネル領域の膜厚が5nm程度以下の膜で形成されたトランジスタを用いる。
【発明の効果】
【００１４】
本発明では、３トランジスタメモリセルで構成されるメモリを含む半導体集積回路において、その待機状態における電力を大幅に削減することが可能となる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を用いて本発明の実施例を説明する。
図１は、３ＴセルＭＣを用いて構成した本発明によるメモリの基本的な構成を示したものである。３ＴセルMCの回路構成を図２に示す。
図２に示すように、本セルMCは、選択トランジスタMR1、蓄積トランジスタMR2、書き込みトランジスタMWの３つのトランジスタで構成される。メモリセルの書き込みトランジスタMWのゲートは書き込みワード線WWLに接続され、書き込みトランジスタMWのソース・ドレインの一方は書き込みビット線WBLに接続され、選択トランジスタMR1のゲートは読み出しワード線RWLに接続され、選択トランジスタMR1のソース・ドレインの一方は読み出しビット線RBLに接続され、書き込みトランジスタMWのソース・ドレインの他方は蓄積トランジスタMR2のゲート電極と接続され、蓄積トランジスタMR2のドレインは選択トランジスタMR1のソース・ドレインの他方と接続される。メモリセルに用いられているトランジスタはいずれもNチャネル型トランジスタである。図１では、メモリアレイの構成とメモリアレイに近い周辺回路のみを示してある。リフレッシュ制御回路、制御パルス発生回路などは省略した。なお、ここではメモリの構成を示したが、本発明は単体のメモリとして動作する半導体集積回路でも、メモリのほかにマイクロプロセッサや論理回路などを搭載した半導体集積回路であったも適用できることはもちろんである。
【００１６】
図１において、３ＴセルＭＣは、２次元上に配置され、読み出しワード線RWL、書き込みワード線WWL、読み出しビット線RBL、書き込みビット線WBLが接続されている。また、複数の書き込みビット線と複数の書き込みワード線と接続される複数のメモリセルの蓄積トランジスタMR2のソース電極S2は、共通配線によりリーク遮断回路LCに接続される。
【００１７】
書き込み、読み出しワード線は、ＸデコーダXDEC、ＸドライバXDRVにより選択制御され、第１方向に延在する。読み出しビット線と書き込みビット線は、第１方向と交差する第２方向に延在する。また、書き込みビット線を書き込む情報に応じた電位に駆動する書き込みアンプWA、読み出しビット線に読み出された信号を検知増幅ずるセンスアンプSAはＹデコーダおよび入出力回路IOで制御される。本実施例の読み出し書き込み動作については、通常のメモリと同様な制御であるため説明を省略し、リーク遮断について述べる。
【００１８】
図１の実施例では、ソース電極S2がリーク遮断回路に接続されている。このため、例えば動作時間にリーク遮断回路を低インピーダンス状態にしてS2の電位を接地電位に固定し、待機時にはLCを高インピーダンス状態に変化させてS2をフローティング状態にすることにより、全てのメモリセルのリーク電流を効果的に遮断できる。なお、図２からわかるように、蓄積トランジスタMR2のソース電極S2がフローティング状態になっても、記憶情報はゲート容量に記憶したまま保つことが可能である。
【００１９】
図３にリーク電流遮断回路LCの具体的な実施例を示す。図３はリーク電流遮断回路LCとしてNチャネル型MOSトランジスタMSWを利用したものである。３Ｔセルのソース電極S2をトランジスタMSWのドレインに接続し、MSWのソース電位を接地電源に接続してある。これによりMSWのゲート電極GSWの電位を切り替えることでリーク電流遮断回路LCのインピーダンスを制御できる。図４は、図３の実施例におけるゲート電極GSWの電位制御の方法を示した実施例である。図１のメモリが動作状態ACTにある場合には、GSWを高電位に、待機状態STにあるときにはGSWを低電位に駆動する。これにより、動作状態では、S2が接地電位になるため３Ｔセルの読み出し動作を行うことが可能となり、待機状態では、S2がフローティング状態になるので、３Ｔセルのソース電極S2に流れるリーク電流を効果的に遮断できる。トランジスタMSWのサイズは、読み出し時に同時に選択される３Ｔセルの数に応じて、読み出しに十分な電流が得られるように決定する。図３、４に示した実施例によれば、MOSトランジスタで構成した簡単なスイッチにより効果的に３Ｔセルのリーク電流を遮断できる。なお、３Ｔセルはダイナミックセルであるので待機時においてもリフレッシュ動作が必要である。３Ｔセルのリフレッシュは、一旦セルから情報を読み出して再び書き込むことで行われる。したがって、待機時であってもリフレッシュ動作をする場合には、上記リーク電流遮断回路LCを低インピーダンス状態にしてリフレッシュを行う。したがってリフレッシュの間はリーク電流が流れるが、その時間は短いので待機電流削減効果を損なうことはない。また、上記では待機時にのみリーク電流を遮断したが、必要に応じて書き込み動作時にも遮断してもよい。その場合には、メモリが動作状態にあるときの電力低減が可能となる。
【００２０】
図５は、リーク電流遮断回路LCの別の実施例であり図６はその動作を示す実施例である。図４の実施例では、ソース電極S2をフローティング状態にすることでリーク電流を遮断したが、図５の実施例では、固定電位にすることでリーク電流を遮断する。具体的には、図６の実施例に示したように動作時にはゲート電極GSWを高電位とすることにより、Nチャネル型トランジスタMSW1をオン状態、Pチャネル型トランジスタMSW2をオフ状態にしてS2を接地電位に保つ。また、待機時にはGSWを低電位にすることにより、MSW1をオフ状態、MSW2をオン状態としてS2の電位を読み出しビット線のプリチャージ電圧に等しい電位VBPに保つ。S2に流れるリーク電流の主成分は、高電位にプリチャージされた読み出しビット線RBLから、蓄積トランジスタMR2のゲート電圧が高電位状態にあるセルを通じて流れるサブスレッショルド電流である。したがって、ソース電極S2を読み出しビット線RBLのプリチャージ電圧と同じ電圧に保持すれば、リーク電流を遮断することが可能である。以上説明した図５の実施例では、リーク電流遮断回路LCを構成するトランジスタの数は増加するが、S2を固定電位に制御するため、フローティング状態にする場合と比べてS2の電位がカップリングなどの影響で変動することによりリーク電流が増加することが懸念されるような場合に有効である。
【００２１】
以上の実施例では、蓄積トランジスタMR2のソース電極S2を制御することでリーク電流を遮断する実施例を説明した。続いて図７と８を用いて、読み出しビット線のプリチャージ回路の制御によりリークを削減する実施例を説明する。図７は読み出しビット線のプリチャージ回路の実施例であり、複数のメモリセルMCが接続された読み出しビット線RBLにプリチャージ用のpチャネルトランジスタMPRを接続している。ゲート電極GPRを低電位とするとトランジスタMPRがオンし、読み出しビット線は電極SPRの電位にプリチャージされる。図８(a)、(b)は、図７の回路の動作を説明するタイミングチャートの実施例である。図８(a)は、ソース電極S2の制御の実施例である図３，４の実施例と組み合わせることでリーク電流の遮断効果を高める実施例であり、図８(h)は、ソース側の電流スイッチを用いることなくプリチャージ回路側でリーク電流を遮断するための実施例である。
【００２２】
まず、図８(a)の実施例を説明する。動作時ACTには、読み出し動作READ時にメモリセルからの信号を読み出す期間を除いて、MPRのゲート電極GPRを低電位とし、トランジスタMPRをオンさせる。これにより読み出しビット線RBLは、MPRのソース電位SPRと同じ高電位にプリチャージされる。一方、待機時STには、MPRのゲート電極GPRを高電位としてMPRをオフする。さらに、図３，４の実施例を併用するので、待機時にはソース電極S2に設けたトランジスタMSWもオフする。この結果、リーク電流が遮断される。本実施例によれば、ソース電極S2側とプリチャージ回路側の両方のトランジスタがオフするので、片方のトランジスタをオフする場合に比べてリーク電流の遮断効果が高くできる。
【００２３】
次に図８(b)の動作を説明する。メモリセルのレイアウトや構造あるいは利用できる配線数によっては、S2の配線が困難な場合があり得る。また、メモリセルアレイのレイアウトなどによっては、ソース電極S2に設けるスイッチトランジスタやその制御回路の面積、電力のオーバヘッドが問題になる場合も考えられる。そのような場合には、この実施例が有効である。図８(b)に示したように、動作時ACTには、読み出し動作READ時にセルからの信号を読み出す期間を除いて、MPRのゲート電極GPRを低電位として、トランジスタMPRをオンさせる。また、待機時にも同様にGPRを低電位として、トランジスタMPRをオンさせる。これにより、読み出しビット線RBLは、プリチャージされる。動作時ACTにはSPRの電位は高電位VBPになっており、読み出しビット線RBLは高電位VBPにプリチャージされる。一方、待機時にはSPRの電位は接地電位GNDに制御されるので、読み出しビット線がトランジスタMPRのしきい電圧の絶対値に近い電位まで放電され、その後、MPRのリーク電流や接地されているソース電極S2へのリーク電流で徐々に接地電位に近づき、リーク電流は遮断される。このように本実施例によれば、蓄積トランジスタMR2のソース電極S2にスイッチトランジスタを設けなくても、待機時に読み出しビット線RBLから定常的にリーク電流が流れることはない。なお、図８(b)では、プリチャージ回路のソース電極SPRの電位を待機時に接地電位にしたが、電極SPRの配線容量が大きいなどの理由により場合によっては、SPRの電位を駆動する回路のオーバヘッドが問題になる場合もありえる。そのような場合には、SPRの電位は動作時も待機時も同様に高電位としたまま、待機時にプリチャージ用のトランジスタMPRのゲート電極GPRの電位を高電位にする方法が有効である。このようにすれば、待機時にはトランジスタMPRがオフするので電極SPRからの電流は、ほとんど流れない。待機時には読み出しワード線RWLが低電位であり、メモリセルのトランジスタMR1もオフしている。このため、SPRが高電位であっても、S2へのリーク電流は遮断される。この方法は電極SPRの駆動回路も不要なので面積や電力のオーバヘッドが少ないという特長がある。なお、この方法の動作については上記の説明から容易にわかるのでタイミングチャートは省略する。以上のように、ビット線プリチャージ回路側の工夫によりリーク電流を遮断することが可能である。なお、上記図８(a)、(b)の実施例においても待機時のリフレッシュ動作のときには読み出し動作を行うために、読み出しビット線RBLを必要な電位にプリチャージするなどの必要があることはもちろんである。また、センスアンプなどの構成によっては新たなリーク電流の経路が生じる可能性もあるが、そのような場合は適宜リーク電流遮断のためのスイッチを設けて待機時にオフ状態にしたり、リークの原因となる電極の電位を待機時に制御することにより、上記と同様にリーク電流を遮断できることは言うまでもない。
【００２４】
以上３Ｔセルのリーク電流を遮断する方法を述べてきた。これらの実施例によれば、待機時の消費電流を大幅に削減することが可能で、３Ｔセルを用いたメモリを今まで適用できなかった低電力分野に活用することが可能となる。
【００２５】
ところで、前述したように、３Ｔセルはダイナミックセルの一種であり、リフレッシュ動作が必要である。このため、待機時の消費電力は、セルのリーク電流以外にリフレッシュに伴う電流が消費されることになる。３Ｔセルでは、情報を保持する蓄積トランジスタMR2のゲート容量が小さいので、一般にリテンション特性が悪いことが多い。このため、リフレッシュを頻繁に行う必要がありそのための電力が無視できない場合がある。この場合には、蓄積容量からのリーク電流を減少するため、蓄積トランジスタMR2の絶縁膜としてゲート電流の無視できる材料を用いたり、あるいは絶縁膜厚を十分に厚くするとよい。例えば4.5nm程度以上の酸化膜を利用することが有効である。この場合、トランジスタMR1,MR2共に共通の絶縁膜厚とすると面積や製造プロセスのオーバヘッドを少なくできる。さらに、書き込みトランジスタからのリーク電流を小さくするために、図９(a),(b)に示したようなチャネルの膜厚が5nm以下と非常に薄いポリシリコンTFTトランジスタを使用することが効果的である。
【００２６】
図９(a)に示し実施例では、トランジスタMWを半導体基板SUB内に形成された素子分離領域ISOの上に平面的に形成している。本実施例において、CHは厚さが5nm程度以下の薄膜ポリシリコンで形成したチャネル部であり、後述のようにこれによりリーク電流を非常に少なくしてリテンション特性を向上できる。OXは絶縁膜、WWLは書き込みワード線となるトランジスタMWのゲート電極、WBLは書き込みビット線となるソース電極、SNは、蓄積電極であり、トランジスタMWのドレインに相当する。本実施例では、トランジスタMWが、通常のトランジスタと同じように基板上に平面的に形成されている。このため、トランジスタMWが形成されているところといないところで大きな段差がない。したがって、トランジスタMWと通常のトランジスタを接続するための、配線、コンタクトなどの工程が容易になるというメリットがある。
【００２７】
図9(b)に示したのは、リテンション特性を改善した上でさらに３Ｔセルを高集積に実現するために好適な実施例であり、上記平面型の構造では面積の増加が問題となる場合に特に有効である。本実施例は、３Ｔセルの蓄積トランジスタMR2のゲート電極上に開けた孔の内部にたて型の構造をもつトランジスタMWを形成したものである。CHはトランジスタMWのチャネル部であり、5nm程度以下の厚みをもつ多結晶シリコンなどの薄膜により形成されている。トランジスタMWのゲート電極は円筒状で、その周囲を酸化膜OXとチャネル部CHが取り囲んでいる。WBLは書き込みビット線に相当する部分である。トランジスタのMWのソース・ドレイン領域の一方（SN）は、トランジスタMW2のゲート電極となり、ゲート絶縁膜（OX）を介して半導体基板（SUB）内に形成された半導体領域（S2、D2）間に流れる電流を制御する。
【００２８】
図９(a),(b)いずれの場合も、ゲート電極に相当するWWLの電位が高電位となるとチャネル部CHが導通し、低電位になると非導通状態となる。チャネルCHの厚さは5nm程度以下と非常に薄いため、オフ時のリーク電流を通常のトランジスタに比べて極端に小さくすることができる。通常のトランジスタのオフ時のリーク電流が、10のマイナス10乗から12乗アンペア程度であるのに対して、本実施例のようにチャネルが5nm程度以下の薄膜トランジスタでは、膜厚方向の量子力学的な閉じ込め効果のため、リーク電流を10のマイナス19乗程度にすることも可能である。このような構造の薄膜チャネルを持つ電界効果型トランジスタについては、たとえば半導体素子および半導体集積回路と題した発明は、特許文献２に記載されている。本実施例によれば、トランジスタMWのリーク電流が非常に小さいので蓄積ノードSNに保持された情報を長時間保持することが可能となる。SNに相当するゲート電極に蓄積可能な電荷量はおよそ10のマイナス15乗C（クーロン）のオーダーであるから、MWのリーク電流を10のマイナス19乗と仮定すると、10%の電荷がリークするまでの時間はおよそ1000秒となる。トランジスタMWのリーク電流のばらつきや高温での動作を考慮すると設計上の保証値はもっと小さく設定する必要がある場合も考えられるが、いずれにせよ、待機電流を低減するに十分な効果が期待できる。したがって、先に述べた３Ｔセルにリーク電流低減のための実施例と併用することにより、待機電流の非常に少ないメモリを含む半導体集積回路が実現できる。
【００２９】
以下では、これまで述べた実施例を変形した実施例や、実施例の詳細な動作、さらに図２のようなメモリセルを用いたメモリに有効で、かつ、これまで述べた実施例と組み合わせることで実施例の効果がされに上がるような実施例について述べる。
【００３０】
図１０は、蓄積トランジスタのソース電極S2の配線をビット線と平行に配置した実施例である。図１の実施例ではS2を読み出しワード線と平行な配線でアレイの外に延長しリーク遮断回路に接続したが、本実施例では、読み出しビット線と平行な配線とした上で、読み出しビット線毎に設けたリーク遮断回路LC-1からLC-nに接続している。一般にメモリアレイをアクセスする際には読み出しワード線を１本だけ選択する。したがって、本実施例のような構成では、リーク遮断回路LCi (iは１からn)は、一つのメモリセルの読み出し電流を供給できればよい。したがってLCiを構成するスイッチ回路の規模を小さくすることができる。したがって、LCiを制御する周辺回路まで含めたメモリ回路全体の面積を場合によっては小さくすることができる。図１の実施例においてもリーク遮断回路をワード線毎に分割して配置することは可能ではあるが、本実施例ではさらに、次の効果がある。図２の３トランジスタセルは読み出しワード線を選択してトランジスタMR1をオンしても、MR2のゲート電極に蓄えられた情報が破壊されない。つまり非破壊読み出しが可能である。したがって、本実施例では、選択された読み出しワード線上のメモリセルのうち、情報を読み出したいセルに接続されるリーク遮断回路のみを活性化することが可能となる。このような制御はYデコーダの信号を利用すれば容易に実現することが可能である。この結果、本実施例によれば、読み出し時のリーク電流も必要最小限にすることが可能である。  
次に、図１１、１２、１３を用いて、図３、５、７に示したリーク遮断に関する実施例の動作を説明する。既に原理的な動作については、図４、６、８で説明したが、ここではメモリの動作状態に対応して説明する。図１１、１２、１３において、メモリの動作モードをActive(動作状態)、Stanby(待機状態)、Refresh(リフレッシュ状態)として示してある。図３，５，７の基本動作を示した図４，６、８では書き込みの動作も説明したが、ここでは簡単のため読み出し動作のみを示した。なお、図１３(a)、(b)は、それぞれ、図８(a)、(b)に対応する実施例である。リフレッシュは、ここでは待機状態の間に行っているが、必要に応じて動作状態の間において行うことは、もちろんである。図１１、１２、１３において、RFCLKは、リフレッシュ動作に伴う読み出し、書き込みを行うためのリフレッシュ制御クロックを示す。図３のメモリセルのリフレッシュには読み出した情報を再び書き込む必要があるが、簡単のため図１３(a)、(b)では読み出しビット線の波形のみを示した。なお、図３のメモリセルでは、読み出し用と書き込み用のビット線が分離されているので、リフレッシュ動作を高速に行うことができる。また、ここでは信号の電位レベルを0Vから1Vと仮定して示したがこれに限定されるものではないことはもちろんである。また、S2がフローティング状態にある場合の電位を0.3Vとして示したが、これも一例であり、回路構成やトランジスタ乗数により0.3Vになるとは限らないことはもちろんである。
【００３１】
まず、図１１を用いて図３の動作を説明する。メモリが動作状態にある場合とリフレッシュ中には、ゲート電極GSWの電位が1Vとなり、図３のトランジスタMSWがオンして、これによって蓄積トランジスタのソース電極S2が0Vとなる。この結果メモリセルの読み出し動作が可能となる。なお、リフレッシュ状態においては、リフレッシュ制御クロックRFCLKが入力されることによって、メモリセルから情報を読み出して、再び反転書き込みすることにより３トランジスタのリフレッシュが行われる。一方、待機状態においては、GSWが0Vとなり、図３のトランジスタMSWがオフする。この結果、蓄積トランジスタのソース電極S2がフローティング状態となり、蓄積トランジスタを通じて流れるリーク電流が遮断される。この結果、待機状態における消費電流を低減することが可能となる。
【００３２】
つづいて図１２を用いて図５の動作をメモリの状態と対応づけて説明する。動作状態とリフレッシュ動作状態にはゲート電極GSWを1Vとすることにより、トランジスタMSW1をオン状態、MSW2をオフ状態にする。これにより、図１１の実施例と同様にS2を接地電位に保つ。一方、待機時にはGSWを低電位にすることにより、MSW1をオフ状態、MSW2をオン状態としてS2の電位を読み出しビット線のプリチャージ電圧に等しい電位VBPに保つ。図５の説明で記したようにS2に流れるリーク電流の主成分は、高電位にプリチャージされた読み出しビット線RBLから、蓄積トランジスタMR2のゲート電圧が高電位状態にあるセルを通じて流れるサブスレッショルド電流である。したがって、ソース電極S2を読み出しビット線RBLのプリチャージ電圧と同じ電圧に保持すれば、リーク電流を遮断することができる。
【００３３】
図１１の実施例では、図１２と比較して待機状態から動作状態に移行する際のS2の電位変動が小さいので速度の点で有利になる場合がある。一方、S2をフローティング状態とした場合には、同一チップ上にある論理回路が動作した場合のノイズなどによりS2の電位が変動して予期しないリーク電流が流れる場合もある。そのような恐れのある場合には、S2を固定電位にする図５と図１２の実施例を用いればよい。
【００３４】
最後に図１３を用いて図７の動作をメモリの状態と対応して説明する。図７の実施例の動作方法として図８(a)と(b)の２つの実施例を先に示した。ここでは、図８(a)に対応する実施例を図１３(a)に、図８(b)に対応する実施例を図１３(b)に示す。  図１３(a)の実施例では、図７のトランジスタMPRのソース電極SPRの電位を、高電位（ここでは1V）に設定する。MPRのゲート電極GPRの電位は、動作時Active中の読み出し動作あるいはリフレッシュ動作Refresh中の読み出し動作において、読み出しビット線にメモリセルの情報を読み出すときには1Vとするのはもちろんであるが、それ以外に待機時Standbyにおいても1Vとする。これにより、待機時にはプリチャージ用のトランジスタMPRはオフ状態となる。また、待機状態では、ソース電極S2に設けた図３のトランジスタMSWのゲート電極GSWが0VとなってMSWがオフする。これによって図８(a)で説明したようにリーク電流が効果的に遮断される。待機時には読み出しビット線、ソース電極S2ともにフローティング状態となるので、図13(a)に示したように次第に両者の電位が漸近する（図では例として0.3Vとした）。このように本実施例によれば、ソース電極S2側とプリチャージ回路側のトランジスタを併用してリークを遮断するので効果的な待機電流の低減が可能となる。
【００３５】
なお、読み出し動作の度に、読み出しビット線の電位はプリチャージ電位からメモリセルに蓄積された情報によって変動する。メモリセルの蓄積ノードの電位が高電位なら低下し、低電位なら低下しない。図１３(a)、(b)では、読み出し毎に低下する例を示してある。また、こ読み出しビット線RBLが低下した場合の電位を0.7Vと仮定したが、これは一例であってセンスアンプなどの設計によってこれに限ることはないことはもちろんである。
【００３６】
図１３(b)の実施例では、図７のトランジスタMPRのソース電極SPRの電位を、メモリが動作状態もしくはリフレッシュ状態にあるときには1Vに設定し、待機状態にあるときには0Vに設定する。これにより、トランジスタMPRのゲート電極GPRが0Vになることによって設定される読み出しビット線RBLのプリチャージ電位は、動作状態、リフレッシュ状態では1Vと高電位なる。一方、待機状態では、ゲート電極GPRが0Vになるとソース電位SPRが0Vであるために、読み出しビット線の電位は低下し、pチャネルトランジスタMPRのしきい電圧の絶対値Vtpのレベルまで低下し、その後0Vに向かってゆっくりと低下する。このように、読み出しビット線RBLの電位がほぼ0Vとなると読み出しビット線RBLからメモリセルの蓄積トランジスタのソース電極に流れるリークが遮断される。このように本実施例によれば、プリチャージ回路側に工夫によりリークを遮断できるので、メモリセルの蓄積トランジスタのソース電位の配線が何らかの都合で困難な場合に適している。なお、上記で述べた以外にも、図８の説明に付随して記したように、SPRの電位は高電位に保つが、待機時にはプリチャージ用のトランジスタMPRをオフさせてプリチャージを行わない方法も有効であるし、また、MPRのソース電極にさらにスイッチを設けてそのスイッチでリークを遮断するなどいろいろな変形が可能なことはもちろんであるが、これまでの実施例を参考にすれば構成は容易なので説明は省略する。
【００３７】
これまで待機状態におけるリーク電流の遮断方法を中心に実施例を説明してきた。次に読み出し動作に必要な参照電圧の発生方法に関する実施例について述べる。本発明は主に３トランジスタセルを前提にしているが、このタイプのセルは、読み出しビット線が１本のため、一般的な差動型のセンスアンプを用いて読み出し動作を行う場合には、参照電圧を発生する回路が必要となる。読み出し時にセンスアンプが誤動作しないためには、参照電圧は、選択されたセルの内容が０の場合に読み出しビット線に現れる信号電圧と１の場合の信号電圧の間の電圧でなければならない。差動型のセンスアンプは通常、数10mVから数100mVの信号を検知することが可能なので、参照電圧を発生する回路には、発生電圧のばらつきを抑える工夫が必要となる。以下、図１４から１７を用いて参照電圧を高精度に発生するのに適した実施例を示す。
【００３８】
図１４は、参照電圧を発生する回路の原理を示した実施例である。この図を用いて動作原理を説明し、図１５から図１６を用いてメモリアレイに適用する方法を具体的に示す。なお、ここで述べる参照電圧の発生方法は、これまで述べたリーク電流遮断のための実施例や、書き込みトランジスタにチャネルの薄いトランジスタを用いる実施例などと適宜組み合わせて使用できることはもちろんであるが、単独で、３トランジスタ型のメモリセルなどと組み合わせて使用しても、高精度の参照電圧の発生方法として有効である。
【００３９】
図１４(a)において、DMC-H, DMC-Lは、１信号発生ダミーセルと０信号発生ダミーセルである。これらのダミーセルのレイアウトおよびダミーセルを構成するトランジスタMR1, MR2, MWの寸法定数は、メモリセルのものとできるかぎり同一にする。また、読み出しビット線RBL1, RBL2ならびに図示していないセンスアンプに接続される読み出しビット線に接続されるメモリセルMCの数を等しくして、センスアンプに接続されるビット線の容量を等しく設計するものとする。DWWLは、ダミー書き込みワード線である。RBL1, RBL2は、読み出しビット線である。読み出しビット線RBL1, RBL2には、それぞれ複数のメモリセルと差動型のセンスアンプなどが接続されるが、図１４では省略した。
【００４０】
図１４(b)を用いて動作を説明する。まず、ダミー書き込みワード線DWWLを立ち上げることにより、ダミーセルのリフレッシュ、D-REFを行う。図１４(a)から分かるように、ダミー書き込みワード線DWWLを立ち上げるとダミーセル内の書き込みトランジスタMWがオン状態となり、１信号発生ダミーセルMC-Hには、高電圧VDHが、０信号発生ダミーセルDMC-Lには、低電位VDLが書き込まれる。ダミーセルは、メモリセルと同様の定数を持つので、メモリセルと同一の周期でリフレッシュを行う。次に参照信号の発生を行うダミーセルの読み出し動作D-READを説明する。図１４(b)に示したように、ダミー制御信号DCTLを高電位に立ち上げる。この結果、トランジスタMD1, MD2はオン状態となり、読み出しビット線RBL1, RBL2は短絡され、高電位に保たれているトランジスタMPRのソース電極SPRからの電流により同電位となる。ここで、SPRの電位、すなわちプリチャージ電位が高い場合には、トランジスタMD1, MD2が十分オンしない場合もあり得るが、その場合には、DCTLの電位をSPRより高い電圧に昇圧したり、あるいはPチャネルトランジスタを使用すればよい。Pチャネルトランジスタを用いる場合は信号DCTLの電位関係を逆転することはもちろんである。つづいて、読み出しビット線をプリチャージするためのトランジスタMPRのゲート電極GPRを高電位としてトランジスタMPRをオフ状態とし、ダミー読み出しワード線DRWLを高電位に立ち上げる。この結果、短絡されている読み出しビット線RBL1, RBL2は同時に２つのダミーセルDMC-H, DMC-Lからの読み出し電流で駆動される。上記したようにこれらのダミーセルはメモリセルMCと同一の寸法定数、レイアウト形状をしている。このため、１信号発生ダミーセルDMC-Hの読み出し電流は、１が記憶されたメモリセルMCからの電流にほぼ等しくなり、０信号発生ダミーセルDMC-Lの読み出し電流は、０が記憶されたメモリセルMCからの電流にほぼ等しくなる。さらに、上記したように、読み出しビット線RBL1, RBL2の容量は、図示していないセンスアンプの一方の入力に接続される読み出しビット線と同一になるように設計されているので、読み出しビット線RBL1, RBL2に生じる電位すなわち参照電位は、１が読み出される場合の読み出しビット線電位SIG1と０が読み出される場合の読み出しビット線電位SIG0の中間電位となる。本実施例ではダミーセルとしてメモリセルMCと同一寸法定数と同一レイアウト形状のものを使用するため、トランジスタの製造プロセスのばらつきなどで本実施例を使用するチップ上のメモリセルMCの特性がばらついても、ダミーセルの読み出し信号も同様にばらつくので非常に安定な読み出し動作が期待できる。
【００４１】
図１５は、上記の実施例の原理にもとづいてメモリセルアレイを構成した実施例である。MCは、これまで実施例で説明した３トランジスタ型のメモリセルである。なお、図が煩雑になることを避けるために、書き込みワード線や書き込みビット線、書き込みトランジスタのソース電極S2の配線、リーク電流遮断回路LC、デコーダ、入出力回路、読み出しビット線のプリチャージ用の回路などを省略したが、これらはこれまで説明した実施例を参照すれば、容易に構成できる。なお、ダミーセルについてもメモリセルと同様にリーク電流遮断の手段を適用できることはもちろんである。図１５においては、読み出し用のセンスアンプRSA1, RSA2, …RSAnをはさんで図面の上と下にメモリアレイを構成している。上のアレイと下のアレイを区別するために、メモリセルMC以外には添え字aとbを付けてある。なお、DMC-La, DMC-Lbは、図１４の実施例で説明した０信号発生ダミーセルであり、DMC-Ha, DMC-Hbは、図１４の実施例で説明した1信号発生ダミーセルである。図に示したようにこれらのダミーセルは隣り合うビット線に交互に０信号発生ダミーセルと１信号発生ダミーセルが並ぶように配置されている。つまり、個々のメモリアレイにおいてn/2個（nは読み出しビット線の本数）づつの０信号発生ダミーセルと１信号発生ダミーセルがある。
【００４２】
以下、本実施例における読み出し動作を説明する。
【００４３】
本実施例では、センスアンプに対して図面上で上側にあるメモリセルを選択する際には図面の下側にあるダミーセルDMC-Lb, DMC-Hbを動作させて参照電圧を発生し、図面上で下側にあるメモリセルを選択する際には図面の上側にあるダミーセルDMC-La, DMC-Haを動作させて参照電圧を発生する。例として、読み出しワード線RWL-a1に接続されているメモリセルMCを選択する場合について説明する。基本的な動作は図１４(b)に示した手順で行う。まず、読み出しビット線のプリチャージ用のトランジスタMPR(図 １５には図示していない)がオン状態にある時にダミー制御信号DCTL-bを立ち上げて読み出しビット線RBL-b1, …, RBL-bnを短絡する。つぎに、図示していないプリチャージ用のトランジスタMPRをオフ状態としてから読み出しワード線RWL-a1とダミー読み出しワード線DRWL-bを選択し、高電位に立ち上げる。この結果、図の上側のメモリセルアレイの読み出しビット線RBL-a1, …, RBL-anには、それぞれの読み出しビット線に接続されたメモリセルに記憶されている情報に従って、電位変化が現れる。メモリセルの情報が１の場合は図１４(b)のSIG1, ０の場合はSIG0のような電位変化となる。一方、下側のメモリセルアレイでは、n/2個の1信号発生ダミーセルDMC-Hbとn/2個の０信号発生ダミーセルDMC-Lbによって、短絡された読み出しビット線が駆動され参照電位が発生する。1信号発生ダミーセルDMC-Hbと０信号発生ダミーセルDMC-Lbの数が等しいので、参照電圧は、１が記憶されたメモリセルMCからの読み出し信号（読み出しビット線の電位変化）と０が記憶されたメモリセルMCからの読み出し信号との中間の電位となる。この結果、各々の読み出し用のセンスアンプには、上のメモリセルアレイからのメモリセルの読み出し信号と下のメモリセルアレイからの参照電圧が入力され増幅され、その電位差が僧服されて、図示していない入出力回路を通じて外部に読み出される。読み出し動作サイクルの最後には、読み出しワード線RWL-a1とダミー読み出しワード線DRWL-bの電位を低電位に立ち下げ、読み出しビット線をプリチャージしてから、ダミー制御信号DCTL-bの電位を低電位に立ち下げる。本実施例では、n/2個ずつのダミーセルを用いて参照電圧を発生している。ここでnは読み出しビット線の数であり、通常の設計では数10から数1000程度となる。このため個々のダミーセルのばらつきの影響を小さくすることができ、より安定な読み出し動作が期待できる。ダミーセルの電流のばらつきをガウス分布とすればｓ、そのばらつきはダミーセルの数の平方根（√(n/2)）に反比例して減少することが期待できる。なお、上記では、０信号発生ダミーセルと１信号発生ダミーセルの数を等しくしたが、メモリセルのリテンション特性なとによっては、０信号SIG0か１信号SIG1どちらかの読み出しのマージンを余分に取った方が望ましい場合も有り得る。そのような場合には、必要に応じて１信号発生ダミーセルと０信号発生ダミーセルの数を変えることにより参照電位の値を調整することができる。この場合もnが大きいので、微妙な調整が可能となるというメリットがある。図１５の実施例は、所謂１交点型の構成の例であるが、読み出し動作時に読み出しワード線とダミー読み出しワード線が同時に立ち上がるので、センスアンプに入力される２本の読み出しビット線に同相でかつほぼ同じ量のノイズが乗る。このため、読み出し時のノイズによる悪影響を避けることができるという利点もある。しかし、場合によってはさらにノイズの影響を小さくしたり、レイアウトの都合で所謂２交点の構成が望ましい場合もある。その場合は図１６の実施例に示した構成にすればよい。本図では、センスアンプの左側に入力される読み出しビット線やそれに接続されるダミーセルなどには添え字cを、センスアンプの右側に入力される読み出しビット線やそれに接続されるダミーセルなどには添え字dをつけて示している。図１５の説明から容易に類推できるように、センスアンプの左側に入力される読み出しビット線に接続されたメモリセルを選択する場合は、センスアンプの右側に入力される読み出しビット線に接続されたダミーセルのダミーワード線、ダミー制御信号DCTLdを駆動し、逆に、センスアンプの右側に入力される読み出しビット線に接続されたメモリセルを選択する場合は、センスアンプの左側に入力される読み出しビット線に接続されたダミーセルのダミーワード線、ダミー制御信号DCTLcを駆動する。本実施例の特長は、読み出しワード線とダミー読み出しワード線が、すべての読み出しビット線と交差している点である。したがって、読み出しワード線、ダミー読み出しワード線の電位変化に伴って読み出しビット線に乗るノイズは、同一量となる。前記したように先の１交点の実施例でもセンスアンプに入力される読み出しビット線に乗るノイズはほぼ等しく出来るが、読み出しビット線を構成する配線の抵抗が大きい場合などでは、センスアンプから、選択された読み出しワード線までの距離とセンスアンプからダミー読み出しワード線までの距離の差によって、ノイズの量に微妙な差ができる場合もありえる。そのようなことが問題になるような場合には、本実施例が有効である。
【００４４】
図１７は、リフレッシュに伴う電力を削減するのに適した実施例である。メモリセルのソースに流れるリーク電流を遮断することで待機時の電流を削減できる実施例はすでに紹介した。３トランジスタセルはダイナミックセルであるからリフレッシュが必要である。したがってソース電流の削減に加えてリフレッシュに伴う電力を削減できれば非常に待機電力の低いメモリを実現できる。図９、１０の実施例で説明したように、書き込みトランジスタにチャネルの薄いトランジスタを用いることによりリテンション時間を改善することができる。本実施例は、さらにリフレッシュの電力を削減するために適した方法である。本実施例ではビット線を分割することによりリフレッシュに伴う充放電電流を削減する。だたし、３トランジスタセルでは、１トランジスタセルと異なり、リフレッシュのために読み出し動作と書き込み動作を行う必要がある。そのため、以下に述べるように、センス回路などに工夫が必要となる。
図１７において、LBLKi-j (そえ字i,jはそれぞれ1からq, 1からmの整数)はローカルブロックであり、内部にローカル読み出しビット線LRBLi-jとローカル書き込みビット線LWBLi-jとそれに接続されたp個のメモリセルMCおよびローカルセンスアンプLSAやローカルビット線をプリチャージするためのMOSトランジスタMPR,MPWなどを備えている。上記ローカルブロックLBLKi-jは２次元状に配置され、グローバル読み出しビット線GRBL1,..,GRBLm、グローバル書き込みビット線GWBL1,..,GWBLmおよび読み出しワード線RWLj-j、書き込みワード線WWLi-j（添え字I,jはそれぞれ1からq、１からpの整数）などによって図示したように接続されている。LCTLはローカル制御回路である。後述するようにこの回路は読み出し、書き込み、リフレッシュの各動作に応じてデータの流れを制御するためのものである。なお、上記ローカルセンスアンプLSAは、入出力が反転関係にあるインバータで構成され、電源端子Cj（そえ字jは1からqの整数）の電位が高電位になると活性化される。また、図面を煩雑にしないためにソース電極S2などの接続配線や上記プリチャージ用のMOSトランジスタのゲート電極の接続を示す線は省略している。グローバルビット線の一端にあるMRSA,MWAはそれぞれメイン読み出しセンスアンプ、メイン書き込みアンプであり、グローバル読み出しビット線上に読み出された信号をメモリアレイの外に出力する回路とグローバル書き込みビット線に書き込みデータを出力するための回路である。なお、本図ではデコーダや共通入出力線などは省略している。以下、図１８を用いて本実施例の動作をローカル制御回路LCTLの動作を中心に説明する。図１８には、読み出しRead、書き込みWrite、リフレッシュRefreshの各動作における主な部分の動作波形を示してある。なお、前記の実施例同様、横軸は時間の推移であり、縦軸は電位の変化を示している。ここでは、ローカルブロックLBLKj-k（そえ字kは1からmの整数）におけるi番目の読み出し、書き込みワード千に接続されたメモリセルの動作を例にして示してある。メモリアレイの性質から、同一ワード線状のセルは並列に選択される。なお、実際の動作では電位の変化は本図のように矩形ではなく立ち上がり、立下りに有限の時間を要し、角もなめらかになるが、ここでは理解を容易にするために矩形で示した。さらに電位の変化も高電位（High）、低電位（Low）の違いのみを示してある。具体的な電圧レベルは示していないが、たとえば、nMOSトランジスタのゲートに印加される電圧では、その高電位レベルをソース電位の最大値に、しきい電圧を加算した電圧以上に設定するなど必要に応じて個々に最適化することはもちろんである。
【００４５】
まず、読み出し動作Readから説明する。図１８に示したように端子GPRｊを高電位してプリチャージ用のpMOSトランジスタMPRをオフし、読み出しワード線RWLj-iを高電位にすると、ローカル読み出しビット線LRBLj-k（そえ字kは1からmの整数）にメモリセルMCから信号が読み出される。選択されたメモリセルMCの蓄積ノードの電位が高電位ならローカルビット線の電位は低下し、蓄積ノードの電位が低電位ならプリチャージ電位のまま高電位が保たれる。図では前者の例を‘１’、後者の例を‘０’と示した。つづいて端子CjとRjの電位を高電位にすることにより、ローカルセンスアンプLSAを活性化し、トランジスタMRaをオンさせる。その結果、ローカルセンスアンプLSAによって反転された信号がトランジスタMRbのゲートに伝わる。ローカル読み出しビット線の電位が低電位の場合は、ローカルセンスアンプの出力は高電位となりトランジスタMRbがオンする。この結果、グローバル読み出しビット線GRBLk（そえ字kは1からmの整数）の電位が低電位となる。逆にローカルビット線の電位が高電位の場合は、ローカルセンスアンプの出力は低電位となりトランジスタMRbがオフする。この場合は、グローバル読み出しビット線GRBLk（そえ字kは1からmの整数）の電位はプリチャージ電位（高電位）のまま変化しない（図１７では、グローバル読み出しビット線のプリチャージ回路は省略している）。このようにして生じるグローバルビット線の電位変化をメイン読み出しセンスアンプMRSAで検知増幅し、メモリアレイの外に読み出す。
【００４６】
つづいて、書き込み動作Writeについて説明する。端子GPWｊを高電位してプリチャージ用のpMOSトランジスタMPWをオフし、書き込みワード線WWLj-iおよび端子Wjの電位を高電位にする。この結果、メモリセルの書き込みトランジスタ（図１７では省略）とトランジスタMWbがオンし、グローバル書き込みビット線GWBLj-k（そえ字kは1からmの整数）に書き込みアンプWAによって設定された電位が、ローカル書き込みビット線LWBLj-k（そえ字kは1からmの整数）を伝わってメモリセルに書き込まれる。
【００４７】
最後にリフレッシュ動作について説明する。リフレッシュは、ローカル読み出しビット線に読み出した情報をローカルセンスアンプによって反転し、ローカル書き込みビット線を通じてメモリセルMCに書き戻すことで達成する。まず、端子GPRｊを高電位してプリチャージ用のpMOSトランジスタMPRをオフし、読み出しワード線RWLj-iを高電位にすると、ローカル読み出しビット線LRBLj-k（そえ字kは1からmの整数）にメモリセルMCから信号が読み出される。このとき、前記した読み出し動作と異なり端子Rjの電位は低電位のままにしておく。この状態でローカルセンスアンプLSAの入力電圧はメモリセルに蓄積された情報に応じた電圧に設定される。つづいてメモリセルに書き戻す動作に入る。端子GPRjを高電位に保ち、プリチャージ用のトランジスタMPRをオフにしたまま、端子GPWjの電位を高電位として、ローカル書き込みビット線用のプリチャージトランジスタMPWをオフして、端子Cj,Fjおよび書き込みワード線WWLj-iの電位を高電位とする。この結果、ローカルセンスアンプが活性化され、トランジスタMWaを通じてローカル読み出しビット線LRBLj-k（そえ字kは1からmの整数）の電位が反転されてローカル書き込みビット線LWBLj-k（そえ字kは1からmの整数）に伝達されてメモリセルMCに書き込まれる。このような動作を、すべてのメモリセルについてリテンション時間内に行えばよい。なお、図１５、１６の実施例では、差動型のセンスアンプとダミーセルを用いた。同様な回路を図１７の実施例におけるローカルセンスアンプに適用することも、もちろん可能であるが、図１７の実施例では、差動型ではない入力が一本のものを用いた。この場合、読み出しビット線の電位がインバータ回路の論理しきい値より下がると出力が変化するので、ダミーセルを用いる必要がない。また、ローカルセンスアンプの出力が大きくとれるので、リフレッシュ時にローカルセンスアンプで直接ローカル書き込みビット線を駆動できる。したがって、ローカルセンスアンプ部分の占有面積を小さくできるというメリットがある。図１７のようにビット線を分割する場合には、面積の増加が問題になる場合があるので、そのような場合には、このようなローカルセンスアンプが望ましい。なお、上記論理しきい値はインバータを構成するトランジスタの定数やしきい値を変えることで容易に変更可能である。たとえば、上記実施例ではローカルビット線を高電位にプリチャージするので、論理しきい値を高めに設定すると速度の点で有利となる。
【００４８】
以上説明したように、図１７、１８に示した実施例によれば、ビット線を分割したメモリセルアレイにおいて、読み出し、書き込み、リフレッシュ動作を行うことができる。メモリの消費電流は、駆動するビット線の容量が小さいほど削減できるので、本実施例によれば低消費電力のメモリが実現できる。特に、ローカルビット線のみを駆動することでリフレッシュ動作が可能となるので、待機電流の削減に有効である。本実施例は、３トランジスタ型のメモリセルなどを用いたメモリに単独で使用しても、リフレッシュ時の消費電流削減の効果が得られることはもちろんであるが、これまで述べたリーク電流削減のための実施例との組み合わせることにより、待機電流を大幅に削減することができる。
【００４９】
例えば、図９(a),(b)でメモリセルのリテンションを向上するために書き込みトランジスタに薄膜チャネルのものを使用する実施例を述べた。これらの実施例と組み合わせれば、リフレッシュを行う頻度が減るので、図１７、１８の実施例によるリフレッシュ時に駆動するビット線容量の削減効果と合わせて、リフレッシュによる消費電流を非常に小さくすることが可能となる。また、図１から図８などの図面で説明した３トランジスタセルのソース電極と読み出しビット線間に流れるリーク電流を削減する実施例と組み合わせるとリフレッシュ以外の待機電流の成分が削減されるので、待機電流が少ないメモリを実現することができる。もちろん、上記したリテンション向上のための実施例と、読み出しビット線とソース電極間のリーク電流防止のための実施例と図１７，１８の実施例の３つを同時に組み合わせることももちろん可能である。その場合には待機電力が極端に小さいメモリを実現することができる。
【図面の簡単な説明】
【００５０】
【図１】本発明の半導体集積回路のメモリ部分の基本的な構成を示す実施例の図である。
【図２】図１の実施例におけるメモリセルMCの等価回路を示す実施礼である。
【図３】リーク電流遮断回路LCの第一の実施例を示す図である。
【図４】図３の実施例のタイミングチャートの実施例を示す図である。
【図５】リーク電流遮断回路LCの第ニの実施例を示す図である。
【図６】図５の実施例のタイミングチャートの実施例を示す図である。
【図７】読み出しビット線のプリチャージ回路の実施例を示す図。
【図８】図７の実施例のタイミングチャートの実施例を示す図である。
【図９】３Ｔセルのリテンション特性を改善するための書き込みトランジスタの断面図を示す実施例である。
【図１０】ソース電極S2の配線をビット線と平行な方向にした実施礼である。
【図１１】図３の実施例の詳細な動作を示すタイミングチャートの実施例である。
【図１２】図５の実施例の詳細な動作を示すタイミングチャートの実施例である。
【図１３】図７の実施例の詳細な動作を示すタイミングチャートの実施例である。
【図１４】複数のダミーセルを用いて読み出し時の参照電圧を高精度に発生する方法の原理を示す実施例である。
【図１５】図１４の原理を１交点のレイアウトに対して適用した実施例である。
【図１６】図１４の原理を２交点のレイアウトに対して適用した実施例である。
【図１７】ローカルビット線を駆動するだけでリフレッシュを行うためのメモリアレイの構成を示す実施例である。
【図１８】図１７の動作を示すタイミングチャートの実施例である。
【符号の説明】
【００５１】
以下の符号でx,yは、図中で用いた数字またはアルファベットの添え字を示す。
例えばRWLx-yはRWL1-1,RWL1-p,RWLq-pなどを示す。
MC---３トランジスタ型ダイナミックセル、MR1---選択トランジスタ、MR2---蓄積トランジスタ、MW---書き込みトランジスタ、S2,S2-x---蓄積トランジスタのソース電極、SN---情報記憶ノード（蓄積ノード）、LC, LC-x--- リーク電流遮断回路、XDEC---Xデコーダ、XDRV--- Xドライバ、YDEC---Yデコーダ 、YDRV---Yドライバ 、IO---入出力回路 、RSA,RSAx--- 読み出しセンスアンプ、WA--- 書き込みアンプ、RBL, RBLx---読み出しビット線、WBL, WBLx---書き込みビット線、RWL, RWLx, RWLx-y---読み出しワード線、WWL, WWLx, WWLx-y---書き込みワード線、VBP---読み出しビット線プリチャージ電圧、CH---チャネル部、OX---酸化膜、ISO---素子分離領域、MSW,MSW1,MSW2---リーク電流遮断回路を構成するMOSトランジスタ、MPR---読み出しビット線プリチャージのためのMOSトランジスタ、SPR---MOSトランジスタMPRのソース電極、GPR,GPRx---MOSトランジスタMPRのゲート電極、MPW---書き込みビット線プリチャージのためのMOSトランジスタ、SPW---MOSトランジスタMPWのソース電極、GPW,GPWx---MOSトランジスタMPWのゲート電極、GSW---リーク電流遮断回路の制御信号 、RFCLK---リフレッシュ制御クロック 、ACT,Active---動作状態、ST,Standby---待機状態、READ,Read---読み出し動作 、WRITE,Write---書き込み動作 、Refresh---リフレッシュ動作、DMC-H,DMC-Hx---１信号発生ダミーセル、DMC-L,DMC-Lx---０信号発生ダミーセル、VDH---１信号発生ダミーセルの書き込み電圧、VDL--- ０信号発生ダミーセルの書き込み電圧、DRWL,DRWL-x--- ダミー読み出しワード線、DWWL,DWWL-x--- ダミー書き込みワード線、MDx--- ダミー制御信号が入力されるMOSトランジスタ、DCTL,DCTL-x--- ダミー制御信号、SIG0--- ０が読み出される場合の読み出しビット線電位、SIG1--- １が読み出される場合の読み出しビット線電位、LBLKx-y--- ローカルブロック、LCTL---ローカル制御回路、LBLKx-y--- ローカルブロック、LSA--- ローカルアンプ、MWa, MWb, MRa, MRb--- ローカル制御回路内部のMOSトランジスタ、LRBLx-y---ローカル読み出しビット線、LWBLx-y---ローカル書き込みビット線、GRBLx---グローバル読み出しビット線、GWBLx- --グローバル書き込みビット線 、Rx--- 、MOSトランジスタMRaのゲート端子、Cx---ローカルアンプ起動信号、Fx---MOSトランジスタMWaのゲート端子、Wx---MOSトランジスタMWbのゲート端子 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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