(57)【要約】    【課題】  高速応答のヒステリシスコンパレータを提供する。    【解決手段】  入出力を短絡した第１のインバータ１とバッファ２とにより負荷回路の基準となる電圧源を構成し、差動増幅器６の出力を基にヒステリシス制御回路５が第１の負荷回路３と第２の負荷回路４のシフト量を調整することによってヒステリシスを構成する。これにより、コンパレータの出力範囲（第２のインバータ７，第３のインバータ８の入力範囲）の中心がインバータのスレッショルド電圧になるため、両インバータ７，８の入力範囲を精度よく縮めることにより、遅延時間を短縮でき高速に動作することができる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
差動増幅器と、入出力を短絡した第１のインバータと、前記第１のインバータとにより電圧源を構成するバッファと、前記バッファの出力電圧を基準とする第１の負荷回路および第２の負荷回路と、ヒステリシス幅を決定するヒステリシス制御回路と、前記第１の負荷回路により入力範囲を制御される第２のインバータと、前記第２の負荷回路により入力範囲を制御される第３のインバータとを備えたことを特徴とするヒステリシスコンパレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子機器および半導体集積回路に使用されるヒステリシスコンパレータに関するものである。
【背景技術】
【０００２】
従来、電子機器および半導体集積回路に使用されるヒステリシスコンパレータについては、各種文献にヒステリシスコンパレータ回路として記載されている（非特許文献１参照）。
【０００３】
図６は従来のコンパレータの回路図である。図６において、９と１０は入力端子であり、トランジスタ１３，１４と電流源１７とは差動回路を形成しており、トランジスタ２６，２７とトランジスタ２８，２９とはそれぞれカレントミラー回路を形成して、ミラーされた電流は、それぞれ差動回路の反対側の出力端に出力し、オフセットを持たすことによりヒステリシス幅を決定している。トランジスタ３０，３１，３２，３３はコンパレータの出力段を構成し、インバータ７を介して出力１１される。
【非特許文献１】フィリップ・イー・アーレン，ダグラス・アール・ホルベルグ（Phillip E.Allen，Douglas R.Holberg）著，「ＣＭＯＳ・アナログ・サーキット・デザイン（CMOS Analog Circuit Design）」，第２版，オックスフォード（OXFORD），Ｐ．４７５
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来、電子機器および半導体集積回路のコンパレータにおいて高速化が課題であった。インバータの出力が切り替わるには、入力がスレッショルド電圧Ｖthと交差しなければならない。ほとんどの場合、コンパレータの出力電圧はＶＨ（ＶＣＣ）とＶＬ（ＧＮＤ）で動作する。
【０００５】
ここでコンパレータがＨ（High）からＬ（Low）に切り替わるとき、インバータの入力電圧がＶＨからスレッショルド電圧Ｖthになるまでの間遅延時間は、下式（数１）にて求められる。
【０００６】
【数１】
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ただし、Ｃはインバータの入力容量、Ｉoutはコンパレータの出力電流
（数１）の式から分かるように、ＶＨ（ＶＣＣ）とＶthの電圧差が大きくなるほど、遅延時間が長くなり動作が遅くなる。ＬからＨになる場合も同様である。
【０００７】
本発明は、前記従来の課題を解決するものであり、高速化に動作することのできるヒステリシスコンパレータを提供することを目的とする。
【課題を解決するための手段】
【０００８】
前記目的を達成するため、本発明のヒステリシスコンパレータは、差動増幅器と、入出力を短絡した第１のインバータと、前記第１のインバータとにより電圧源を構成するバッファと、前記バッファの出力電圧を基準とする第１の負荷回路および第２の負荷回路と、ヒステリシス幅を決定するヒステリシス制御回路と、前記第１の負荷回路により入力範囲を制御される第２のインバータと、前記第２の負荷回路により入力範囲を制御される第３のインバータとを備えたことを特徴とする。
【発明の効果】
【０００９】
本発明に係るヒステリシスコンパレータによれば、コンパレータの出力範囲、すなわち、第２のインバータと第３のインバータの入力範囲の中心がインバータのスレッショルド電圧になるため、第２のインバータと第３のインバータの入力範囲を精度よく縮めることにより遅延時間を短縮でき、高速動作が実現する。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００１１】
図１は本発明の実施形態を説明するためのコンパレータの回路図を示すものである。
【００１２】
図１において、１と７と８は、それぞれ第１のインバータと第２のインバータと第３のインバータ、２はバッファ、３と４は、それぞれ第１の負荷回路と第２の負荷回路、５はヒステリシス制御回路、６は差動増幅器、９，１０は差動増幅器６の入力端子、１１と１２は第２のインバータ７と第３のインバータ８の出力端子（電流出力）である。
【００１３】
図１において、入出力を短絡した第１のインバータ１とバッファ２とにより負荷回路の基準となる電圧源を構成し、差動増幅器６の出力を基にヒステリシス制御回路５が第１の負荷回路３と第２の負荷回路４のシフト量を調整することによって、ヒステリシスを構成している。
【００１４】
次に、本実施形態を図２〜５の回路図に示す構成の実施例を参照して、より具体的に説明する。なお、以下の説明にて既に説明した部材に対応する部材には同一符号を付して詳しい説明は省略する。
【００１５】
図２は実施例１の構成を示す回路図であり、１３，１４，２２，２３はｎチャンネルＭＯＳトランジスタ、１５，１６，１７，２４は電流源、１３，１４は差動ペア、また２２と２３も差動ペアであって、負荷回路３，４を構成する１８，１９，２０，２１との抵抗群に接続されている。また１３，１４のｎチャンネルＭＯＳトランジスタと、１７の電流源および１５，１６の電流源とによって差動増幅器６を構成し、２２と２３のトランジスタと２４の電流源とによってヒステリシス制御回路５としての差動増幅器を構成している。
【００１６】
以上のように構成された実施例１であるコンパレータについて、以下、その動作を説明する。
【００１７】
第１のインバータ１の入出力を短絡することによりスレッショルド電圧を出力する。この出力電圧を基準電圧源として、抵抗群１８，１９，２０，２１と、トランジスタ１３，１４および電流源１５，１６，１７で構成される差動増幅器６とによりインバータのスレッショルド電圧を中心に出力段の第２のインバータ７，第３のインバータ８の入力範囲を決めている。また、前記差動増幅器６はレベルシフトの機能を果たしており、コンパレータの基準電圧を任意に決めることができる。
【００１８】
トランジスタ２２，２３と電流源２４はヒステリシス制御回路５を構成しており、その出力は抵抗群における抵抗１８と１９の間、および抵抗２０と２１の間にそれぞれ接続されている。このヒステリシス制御回路５は、差動増幅器６の出力により出力電流をＯＮ，ＯＦＦしてコンパレータ回路のヒステリシスを持たせている。
【００１９】
このように構成することにより、コンパレータの出力範囲（第２のインバータ７，第３のインバータ８の入力範囲）の中心がインバータのスレッショルド電圧になるため、両インバータ７，８の入力範囲を精度よく縮めることにより、遅延時間を短縮でき高速に動作することができる。
【００２０】
以上のように構成された実施例１のコンパレータによれば、各入力端子９，１０の電圧が差動増幅器６で比較され、差動増幅器６の各出力は、第１のインバータ７，第２のインバータ８を介して出力１１，１２に出力される。また差動増幅器６の出力をヒステリシス制御回路５に入力することにより、ヒステリシス制御回路５の出力電流と入出力を短絡した第１のインバータ１とバッファ２との電圧源を基準に接続された抵抗群１８〜２１により、第１のインバータ７，第２のインバータ８の入力電圧範囲を調整している。同様に抵抗群１８〜２１とヒステリシス制御回路５の出力電流によってヒステリシス幅を決定している。
【００２１】
図３は実施例２の構成を示す回路図であり、実施例２は実施例１において差動増幅器６を構成するｎチャンネルＭＯＳトランジスタ１３，１４をｐチャンネルＭＯＳトランジスタに置き換えた構成のものである。
【００２２】
図４は実施例３の構成を示す回路図であり、実施例３は実施例１においてヒステリシス制御回路５と差動増幅器６とを構成するｎチャンネルＭＯＳトランジスタ１３，１４，２２，２３をｐチャンネルＭＯＳトランジスタに置き換えた構成のものである。
【００２３】
図５は実施例４の構成を示す回路図であり、実施例４は実施例１においてヒステリシス制御回路５を構成するｎチャンネルＭＯＳトランジスタ２２，２３をｐチャンネルＭＯＳトランジスタに置き換えた構成のものである。
【００２４】
実施例２〜４の構成でも実施例１と同様の効果を奏する。
【００２５】
なお、前記実施例ではＭＯＳトランジスタで構成しているが、バイポーラトランジスタで構成してもよい。
【産業上の利用可能性】
【００２６】
本発明は、電子機器および半導体集積回路に使用されるヒステリシスコンパレータに適用され、特に高速応答性を要求されるヒステリシスコンパレータに有効である。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施形態を説明するためのコンパレータの回路図
【図２】本発明の実施例１であるコンパレータの構成を示す回路図
【図３】本発明の実施例２であるコンパレータの構成を示す回路図
【図４】本発明の実施例３であるコンパレータの構成を示す回路図
【図５】本発明の実施例４であるコンパレータの構成を示す回路図
【図６】従来のコンパレータの構成を示す回路図
【符号の説明】
【００２８】
１，７，８  インバータ
２  バッファ
３，４  負荷回路
５  ヒステリシス制御回路
６  差動増幅器
９，１０  差動増幅器の入力端子
１１，１２  出力端子（電流出力）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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