(57)【要約】  【課題】      電流検出専用の高精度な抵抗素子が不要であり且つ出力電圧レベルに追従して過電流防止ができる過電流防止回路を提供する。  【解決手段】  本発明の過電流防止回路は、負荷回路１１２に過電流が流れたことを検出する過電流検出手段１２２と、電源電圧を変化させて負荷回路１１２に供給する電圧制御手段１２１とを備え、過電流検出手段１２２は、正常動作時に負荷回路１１２に供給される電圧に対する過電流発生時の電圧降下を検出し、電圧制御手段１２１は、該電圧降下に基づいて負荷回路１１２に流れる過電流を制御する。【選択図】      図１
2005333736.tif 000002
【特許請求の範囲】
【請求項１】
負荷回路に過電流が流れたことを検出する過電流検出手段と、
電源電圧をレベル変換し、一定の出力電圧として前記負荷回路に供給する電圧制御手段とを備え、
前記過電流検出手段は、過電流発生時に前記出力電圧に生じる電圧降下を検出し、
前記電圧制御手段は、前記電圧降下に基づいて前記負荷回路に供給する電流を抑制することを特徴とする過電流防止回路。
【請求項２】
前記電圧制御手段は、
入力された前記電源電圧をレベル変換し、一定の出力電圧として前記負荷回路に供給する電圧可変回路と、
前記過電流検出手段において前記出力電圧と比較するための基準電圧を供給する電圧比較回路とを備えることを特徴とする請求項１に記載の過電流防止回路。
【請求項３】
前記電圧可変回路は、
第１の帰還回路を有する第１の非反転型アンプと、
前記負荷回路に電流を供給することによって発生する前記電源電圧の低下を軽減するための高電流駆動回路とを備えることを特徴とする請求項２に記載の過電流防止回路。
【請求項４】
前記電圧比較回路は、
第２の帰還回路を有する第２の非反転型アンプを備え、
前記電圧可変回路に対する入力と共通の電源電圧をレベル変換し、一定の基準電圧として前記過電流検出手段に供給することを特徴とする請求項２に記載の過電流防止回路。
【請求項５】
前記電圧可変回路は、
第１の帰還回路を有する第１の非反転型アンプと、
前記負荷回路に電流を供給することによって発生する前記電源電圧の低下を軽減するための高電流駆動回路とを備え、
前記電圧比較回路は、
第２の帰還回路を有する第２の非反転型アンプを備え、
前記電圧可変回路に対する入力と共通の電源電圧をレベル変換し、一定の基準電圧として前記過電流検出手段に供給し、
前記第１の帰還回路の帰還係数は前記第２の帰還回路の帰還係数よりも大きいことを特徴とする請求項２に記載の過電流防止回路。
【請求項６】
前記過電流検出手段は、
前記出力電圧がベースに供給される第１のＮＰＮトランジスタと、
前記基準電圧がベースに供給される第２のＮＰＮトランジスタと、
前記第１のＮＰＮトランジスタにバイアスを供給する第１のＰＮＰトランジスタと、
前記第２のＮＰＮトランジスタにバイアスを供給する第２のＰＮＰトランジスタと、
前記第１のＰＮＰトランジスタ及び前記第２のＰＮＰトランジスタを駆動する定電流源と、
前記高電流駆動回路を制御する出力用ＰＮＰトランジスタとを備え、
前記第１のＮＰＮトランジスタ及び前記第２のＮＰＮトランジスタが、前記出力電圧と前記基準電圧との電位差によって制御される差動対を形成し、
前記差動対の動作によって前記出力用ＰＮＰトランジスタが制御されていることを特徴とする請求項３又は５に記載の過電流防止回路。
【請求項７】
前記出力用ＰＮＰトランジスタに代えてデュアルゲートＰＭＯＳＦＥＴを備え、
前記デュアルゲートＰＭＯＳＦＥＴの第１のゲートは前記第２のＮＰＮトランジスタのコレクタに接続され、
前記デュアルゲートＰＭＯＳＦＥＴの第２のゲートは外部信号によって制御されることを特徴とする請求項６に記載の過電流防止回路。
【請求項８】
前記第２の非反転型アンプは第３のＰＮＰトランジスタによって構成されており、
前記第３のＰＮＰトランジスタのベースは前記電圧可変回路の入力と共通接続され、
前記第３のＰＮＰトランジスタのエミッタは前記第２のＮＰＮトランジスタのベース及び前記定電流原に接続されていることを特徴とする請求項６に記載の過電流防止回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、過電流防止回路に関するものである。
【背景技術】
【０００２】
負荷の過電流を検出する従来の過電流防止回路としては、例えば、特許文献１に記載されているような回路がある。これを図８に示し、以下に構成及び動作の概要を説明する。
【０００３】
図８において、ＭＯＳ（Metal Oxide Semiconductor ）型パワーＦＥＴ（Feild Effect Transistor ）１０はマルチソース構造を有し、具体的には第１のソース１０ａ及び第２ソース１０ｂを有する。
【０００４】
ＭＯＳ型パワーＦＥＴ１０のドレインは電源端子２０に接続され、電流出力端子である第１のソース１０ａは外部負荷接続端子であるＩＣ（Integrated Circuits ）の電流出力端子１１に接続されている。更に、電流出力端子１１には負荷回路１２が接続されている。また、第２のソース１０ｂは電流検出用端子であり、抵抗素子２１が接続されている。抵抗素子２１は、第２のソース１０ｂに流れる電流を電圧信号に変換して出力する機能を有する。
【０００５】
抵抗素子２１が出力する電圧信号は、入力電圧Ｖinとしてリニア型の電圧比較回路２２に入力される。電圧比較回路２２は第１のＰＮＰトランジスタＱ１と第２のＰＮＰトランジスタＱ２とからなる差動対を備えており、第１のＰＮＰトランジスタＱ１には入力電圧Ｖinが入力され、第２のＰＮＰトランジスタＱ２には所定の基準電圧Ｖref が入力されている。入力電圧Ｖinが基準電圧Ｖref よりも大きくなった時、つまり、電流検出用端子１０ｂに流れる検出用電流が過電流となった時、電圧比較回路２２は過電流に応じた電流を出力する。
【０００６】
このようにして電圧比較回路２２が出力する過電流に応じた出力電流は、ＮＰＮトランジスタである出力用トランジスタ２３のベースに入力される。
【０００７】
ここで、出力用トランジスタ２３のコレクタ・エミッタ間は、パワーＦＥＴ駆動回路１３の出力ノードと接地ノードとの間に接続されている。パワーＦＥＴ駆動回路１３は、内蔵する電流原からの充電電流の供給量を制御することによってＭＯＳ型パワーＦＥＴ１０のゲート電位を制御している。
【０００８】
電圧比較回路２２及び出力用トランジスタ２３は、電圧比較型電流制御回路２４を構成している。電圧比較型電流制御回路２４は、ＭＯＳ型パワーＦＥＴ１０における過電流を検知し、過電流に応じてパワーＦＥＴ駆動回路１３の出力電流を引き抜いて接地電位に流すことによりＭＯＳ型パワーＦＥＴ１０のゲート電位を制御する。これによって、負荷回路１２に過電流が流れるのを停止させ、過電流による負荷回路１２の破壊を防止する。
【０００９】
以上をまとめると、マルチソース構造を有するＭＯＳ型パワーＦＥＴ１０の第２のソース１０ｂを電流検出用端子として用い、第１のソース１０ａに出力する電流に比べて小さな割合の電流を第２のソース１０ｂから出力させる。第２のソース１０ｂから出力される電流を固定の抵抗素子２１によって電圧信号に変換する。該電圧信号は入力電圧Ｖinとして電圧比較回路２２において所定の基準電圧Ｖref と比較され、入力電圧Ｖinと基準電圧Ｖref との電位差に基づいて出力用トランジスタ２３が制御される。出力用トランジスタ２３によってパワーＦＥＴ駆動回路１３の接地電位を調整することにより、ＭＯＳ型パワーＦＥＴ１０のゲート電位が制御される。このようにして、負荷回路１２に過電流が流れるのを停止させる。
【特許文献１】特開平８−３３１７５８号公報（第１−４項、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、以上に説明した従来の電圧比較型過電流防止回路には、負荷回路１２に流れる電流の量を所定の電圧に基づいて調整することしかできないという課題があるこれは、第２のソース１０ｂから出力される電流信号を固定の抵抗素子２１によって電圧信号に変換し、入力電圧Ｖinとして基準電圧Ｖref と比較していることによる。
【００１１】
また、このように電流を電圧信号に変換して基準電圧との電位差を比較するために、高い精度が要求される専用の電圧変換用抵抗素子２１を必要とするという課題がある。
【００１２】
また、電圧変換用抵抗素子２１の抵抗値のバラツキに応じて、基準電圧Ｖref の設定値を個々の過電流防止回路毎に個別に調整（設定）しなければならないという課題がある。
【００１３】
また、出力に流れる電流値を予め予想し、該予想に基づいて基準電圧Ｖref を調整しなければならないという課題がある。
【００１４】
また、回路に入力される電圧の値が可変である場合には、例えば携帯電話等で使用するような電圧を変化させることによって電力増幅器の電力を制御するシステム等の場合には、基準電圧Ｖref が追従できないことから適切に過電流を検出できないという課題がある。
【００１５】
本発明は上記の問題を解決すべくなされたものであり、電流検出専用の高精度な抵抗素子の必要性及び出力の電流値に応じて基準電圧を設定することの必要を回避し、出力電圧レベルに追従し、相対的な電位差に基づいた過電流防止ができる過電流防止回路を提供することを目的とする。
【課題を解決するための手段】
【００１６】
前記の目的を達成するため、本発明に係る過電流防止回路は、負荷回路に過電流が流れたことを検出する過電流検出手段と、電源電圧をレベル変換し、一定の出力電圧として負荷回路に供給する電圧制御手段とを備え、過電流検出手段は、過電流発生時に出力電圧に生じる電圧降下を検出し、電圧制御手段は、電圧降下に基づいて負荷回路に供給する電流を抑制する。
【００１７】
本発明の過電流防止回路によると、負荷回路に供給する出力電圧に生じる電圧降下を検出することによって負荷回路に生じた過電流を検出すると共に、該電圧降下に基づいて負荷回路に供給する電流を抑制することによって過電流を抑制することができる。
【００１８】
ここで、電圧降下は、回路の内部抵抗によって発生する。このため、電流を電圧信号に変換するための高精度の電圧変換用抵抗素子は不要となる。このことから、更に、電圧変換用抵抗素子のバラツキに合わせて基準電圧を調整することも不要となっている。
【００１９】
尚、電圧制御手段は、入力された電源電圧をレベル変換し、一定の出力電圧として負荷回路に供給する電圧可変回路と、過電流検出手段において出力電圧と比較するための基準電圧を供給する電圧比較回路とを備えることが好ましい。
【００２０】
このようにすると、負荷回路に一定の出力電圧を供給できる。これと共に、負荷回路に過電流が発生した際の電圧降下を過電流検出手段において検出するための基準電圧を供給することができ、過電流の制御を確実に実現できる。
【００２１】
また、電圧可変回路は、第１の帰還回路を有する第１の非反転型アンプと、負荷回路に電流を供給することによって発生する電源電圧の低下を軽減するための高電流駆動回路とを備えることが好ましい。
【００２２】
このようにすると、負荷回路に一定の出力電圧を供給することが確実にできる。また、負荷回路に対して必要な電流を供給することが確実にできる。
【００２３】
また、電圧比較回路は、第２の帰還回路を有する第２の非反転型アンプを備え、電圧可変回路に対する入力と共通の電源電圧をレベル変換し、一定の基準電圧として過電流検出手段に供給することが好ましい。
【００２４】
このようにすると、電流検出回路において出力電圧と比較することによって過電流を検出するための基準電圧を確実に供給することができる。
【００２５】
また、電圧可変回路が有する第１の帰還回路の第１の帰還係数は、電圧比較回路が有する第２の帰還回路の第２の帰還係数よりも大きいことが好ましい。
【００２６】
このようにすると、過電流検出手段において出力電圧と基準電圧を比較することにより、負荷回路に過電流が発生した際の出力電圧の電圧降下に基づいて過電流を検出し且つ制御することが確実にできる。ここで、出力電圧は入力電圧と第１の帰還係数との積であると共に、基準電圧は入力電圧と第２の帰還係数との積である。このように、基準電圧は入力電圧に基づいて決定されるから、入力電圧の変化に追従して過電流を検出することができる。
【００２７】
また、過電流検出手段は、出力電圧がベースに供給される第１のＮＰＮトランジスタと、基準電圧がベースに供給される第２のＮＰＮトランジスタと、第１のＮＰＮトランジスタにバイアスを供給する第１のＰＮＰトランジスタと、第２のＮＰＮトランジスタにバイアスを供給する第２のＰＮＰトランジスタと、第１のＰＮＰトランジスタ及び第２のＰＮＰトランジスタを駆動する定電流源と、高電流駆動回路を制御する出力用ＰＮＰトランジスタとを備え、第１のＮＰＮトランジスタ及び第２のＮＰＮトランジスタが、出力電圧と基準電圧との電位差によって制御される差動対を形成し、差動対の動作によって出力用ＰＮＰトランジスタが制御されるていることが好ましい。
【００２８】
このようにすると、出力電圧と基準電圧を比較し、負荷回路における過電流に起因して発生する出力電圧の電圧降下を検出することが差動対によって確実に可能となる。更に、このようにして検出した電圧降下に基づいて出力用ＰＮＰトランジスタを制御し、これによって電圧可変回路の高電流駆動回路を操作して負荷回路の過電流を抑制することができる。
【００２９】
また、出力用ＰＮＰトランジスタに代えてデュアルゲートＰＭＯＳＦＥＴを備え、デュアルゲートＰＭＯＳＦＥＴの第１のゲートは前記第２のＮＰＮトランジスタのコレクタに接続され、デュアルゲートＰＭＯＳＦＥＴの第２のゲートは外部信号によって制御されいることも好ましい。
【００３０】
このようにすると、第１のゲートによって負荷回路に生じた過電流に対応して過電流を抑制する効果を実現できると共に、第２のゲートによって外部信号に対応して過電流防止回路の機能をオン／オフ制御でき且つタイミング制御できる。
【００３１】
また、第２の非反転型アンプは第３のＰＮＰトランジスタによって構成されており、第３のＰＮＰトランジスタのベースは電圧可変回路の入力と共通接続され、第３のＰＮＰトランジスタのエミッタは第２のＮＰＮトランジスタのベース及び定電流原に接続されていることが好ましい。
【００３２】
このようにすると、電圧比較回路の構成を簡略化することができるため、半導体装置の縮小化及び低消費電力化が可能となる。
【発明の効果】
【００３３】
本発明に係る過電流防止回路によると、負荷回路に出力電圧を供給する電圧可変回路における電圧降下として負荷回路に生じた過電流を検出することができ、これに基づいて過電流を抑制することができる。これによって、電圧可変回路が有する高電流駆動回路及び負荷回路等が過電流によって破壊されるのを防ぐことができる。
【００３４】
また、過電流検出のための電圧降下の検出は、差動対を利用して電圧可変回路の出力する出力電圧と電圧比較回路の出力する出力電圧とを比較することによって行なうため、高精度な電圧変換用抵抗素子の必要及び該抵抗素子の抵抗値のバラツキに応じて基準電圧を設定する必要が回避できる。更に、入力電圧が可変の場合にも過電流の制御ができる。
【発明を実施するための最良の形態】
【００３５】
（第１の実施形態）
以下、本発明の第１の実施形態における過電流防止回路について、図面を参照しながら説明する。
【００３６】
図１は、本実施形態の第１の過電流防止回路の全体を表すブロック図である。
【００３７】
第１の実施形態における過電流防止回路は、電圧制御手段１２１及び過電流検出手段１２２を備えている。
【００３８】
電圧制御手段１２１は、電圧入力端子２００から入力された電圧を変化させて一定の出力電圧Ｖout とし、該出力電圧Ｖout 及び一定の電流を電流出力端子１１１に供給する。電流出力端子１１１には、負荷回路１１２が接続されている。
【００３９】
また、過電流検出手段１２２は、正常時の出力電圧Ｖout に対する負荷回路１１２で過電流が生じた際の電圧降下を検出し、該電圧降下に基づいて電圧制御手段１２１を制御することによって電流出力端子１１１に供給する電流を操作し、負荷回路１１２に生じる過電流を抑制する。
【００４０】
図２は、電圧制御手段１２１のブロック図を示す図であり、電圧制御手段１２１は電圧可変回路１２１ａ及び電圧比較回路１２１ｂを備えている。
【００４１】
電圧可変回路１２１ａは、高電流駆動を備えると共に、電圧入力端子２００から入力された電圧をレベル変換し、一定の出力電圧Ｖout として電流出力端子１１１に供給する。
【００４２】
また、電圧比較回路１２１ｂは、電圧可変回路１２１ａに入力されるのと同電圧の入力電圧が電圧入力端子２００から入力され、該入力電圧をレベル変換して、電圧可変回路１２１ａが出力する出力電圧Ｖout と比較するための基準電圧Ｖref を過電流検出手段１２２に供給する。
【００４３】
図３は、電圧可変回路１２１ａの機能を実現する具体的な回路の一例を示すものである。本実施形態において、電圧可変回路１２１ａは、増幅器１０２ａ及び増幅器１０２ａの−端子に接続された第１の帰還回路１０２ｂを備え且つ一定の利得を有する第１の非反転型アンプ１０２と、増幅器１０２ａの出力にゲートが接続された高電力駆動可能なパワーＰＭＯＳＦＥＴ１０１とを備える。これと共に、第１の帰還回路１０２ｂは第１の帰還係数（利得）を有し、パワーＰＭＯＳＦＥＴ１０１のドレイン及び電流出力端子１１１に接続されている。また、電圧入力端子２００から増幅器１０２ａの＋端子に電圧が入力されている。
【００４４】
このような構成により、電圧入力端子２００から入力された電圧は第１の帰還回路１０２ｂにおいて電圧を変換され、一定の出力電圧Ｖout としてパワーＰＭＯＳＦＥＴ１０１（p-channel Metal Oxide Semiconductor ）のドレイン及び電流出力端子１１１に供給される。更に、出力電圧Ｖout は過電流検出手段１２２にも供給される。ここで、出力電圧Ｖout は入力電圧と第１の帰還係数との積である。
【００４５】
また、パワーＰＭＯＳＦＥＴ１０１のゲートが第１の増幅器１０２ａに接続されていることから、出力電圧Ｖout によってパワーＰＭＯＳＦＥＴ１０１のゲート電圧Ｖgs（ゲート・ソース間の電圧差）が制御されている。このため、パワーＰＭＯＳＦＥＴ１０１のソース・ドレイン間電流Ｉdsが流れ、電流出力端子１１１が必要とする電流を供給できる。
【００４６】
図４は、電圧比較回路１２１ｂの機能を実現する具体的な回路の一例を示すものである。本実施形態において、電圧比較回路１２１ｂは、増幅器１０３ａ及び増幅器１０３ａの−端子に接続された第２の帰還回路１０３ｂを備え且つ一定の利得を有する第２の非反転型アンプ１０３を備える。ここで、第２の帰還回路１０３ｂは第２の帰還係数を有する。また、電圧入力端子２００から、電圧可変回路１２１ａに対する入力と同じ電圧の入力電圧が増幅器１０３ａの＋端子に入力されている。
【００４７】
このような構成により、電圧入力端子２００から入力された電圧は第２の帰還回路１０３ｂにおいて電圧を変換され、基準電圧Ｖref として過電流検出手段１２２に供給される。基準電圧Ｖref は、入力電圧と第２の帰還係数との積である。
【００４８】
図５は、過電流検出手段１２２の機能を実現する具体的な過電流検出回路１２２ａの一例を示すと共に、過電流検出回路１２２ａと電圧可変回路１２１ａ及び電圧比較回路１２１ｂとの関係を詳しく示している。
【００４９】
本実施形態の過電流検出回路は、第１のＮＰＮトランジスタＱ１及び第２のＮＰＮトランジスタＱ２を備え、第１のＮＰＮトランジスタＱ１及び第２のＮＰＮトランジスタＱ２はエミッタ同士が接続されて差動対を形成している。
【００５０】
第１のＮＰＮトランジスタＱ１のコレクタには、第１のＮＰＮトランジスタＱ１にバイアスを与えるための第１のＰＮＰトランジスタＱ３のコレクタが接続さている。これと共に、第２のＮＰＮトランジスタＱ２のコレクタには、第２のＮＰＮトランジスタＱ２にバイアスを与えるための第２のＰＮＰトランジスタＱ４のコレクタが接続されている。また、第１のＰＮＰトランジスタＱ３及び第２のＰＮＰトランジスタＱ４のベースには定電流源１０５が接続されており、定電流源１０５は第１のＰＮＰトランジスタＱ３及び第２のＰＮＰトランジスタＱ４にバイアスを与えている。
【００５１】
差動対を形成する第２のＮＰＮトランジスタＱ２のコレクタに出力用ＰＮＰトランジスタ１２３のベースが接続されている。出力用ＰＮＰトランジスタ１２３のエミッタには電源が接続されていると共に、出力用ＰＮＰトランジスタ１２３のコレクタにはパワーＰＭＯＳＦＥＴ１０１のゲートが接続されている。この構成によって、出力用ＰＮＰトランジスタ１２３はパワーＰＭＯＳＦＥＴ１０１のゲート電圧Ｖgsを制御することができる。
【００５２】
第１の増幅器１０２ａ、第１の帰還回路１０２ｂ及びパワーＰＭＯＳＦＥＴ１０１は図３に示した電圧可変回路１２１ａを構成している。電圧可変回路１２１ａにおいて、先に説明したように、電圧入力端子２００から入力された入力電圧は一定の出力電圧Ｖout に変換され、電流出力端子１１１及び過電流検出手段１２２中の第１のＮＰＮトランジスタＱ１のベースに供給される。ここで、出力電圧Ｖout は、入力電圧と第１の帰還係数の積である。また、電流出力端子１１１には負荷回路１１２が接続されている。
【００５３】
また、第２の増幅器１０３ａ及び第２の帰還回路１０３ａは図４に示した電圧比較回路１２１ｂを構成している。電圧比較回路１２１ｂにおいて、先に説明したように、電圧入力端子２００から入力された入力電圧は変換され、基準電圧Ｖref として過電流検出手段１２２中の第２のＮＰＮトランジスタＱ２のベースに供給される。ここで、基準電圧Ｖref は、電源電圧と第２の帰還係数の積である。
【００５４】
尚、第１の帰還回路１０２ｂの第１の帰還係数は、第２の帰還回路１０２ｂの第２の帰還係数よりも大きい値に設定しているため、第１のＮＰＮトランジスタＱ１のベース電位は、第２のＮＰＮトランジスタＱ２のベース電位よりも高い。
【００５５】
以上の構成の結果、負荷回路１１２に過電流が生じることなく正常動作している場合、差動対の電流は全て第１のＮＰＮトランジスタＱ１を流れる。第１のＮＰＮトランジスタＱ１がオンの状態であることから、第１のＰＮＰトランジスタＱ３に定電流が流れる。また、第２のＮＰＮトランジスタＱ２には電流が流れずオフの状態であるから、第２のＰＮＰトランジスタＱ４には電流が流れずオフの状態である。このことから出力用ＰＮＰトランジスタ１２３のベースにバイアスが供給されず、出力用ＰＮＰトランジスタ１２３はオフの状態となっている。このため、パワーＰＭＯＳＦＥＴ１０１のゲート電圧Ｖgsによってソース・ドレイン間電流Ｉdsが流れ、負荷回路１１２に定電圧及び定電流を供給する。
【００５６】
次に、何らかの原因により負荷回路１１２に流れる電流が増加した場合を考える。
【００５７】
このような場合、負荷回路１１２に電流を供給するためにソース・ドレイン間電流Ｉdsが増加し、パワーＰＭＯＳＦＥＴ１のＯＮ抵抗によって出力電圧Ｖout が低下する。これにより、電位差を検出する差動対を形成する２つのトランジスタの一方である第１のＮＰＮトランジスタＱ１のベースに供給される出力電圧Ｖout が低下し、他方である第２のＮＰＮトランジスタＱ２のベースに供給されている基準電圧Ｖref が出力電圧Ｖout に比べて高電圧になる。このため、差動対のうち第２のＮＰＮトランジスタＱ２が動作して出力用ＰＮＰトランジスタ１２３のベースにバイアスが供給され、出力用ＰＮＰトランジスタ１２３が動作する。
【００５８】
以上のようにして出力用ＰＮＰトランジスタ１２３が動作すると、パワーＰＭＯＳＦＥＴ１０１のゲート電圧Ｖgsが高くなり、ソース・ドレイン間電流Ｉdsを減少させる。このようにして、負荷回路１１２に流れる電流を制限し、過電流を抑止することができる。
【００５９】
以上に説明したように、第１の実施形態の過電流防止回路によると、電圧可変回路１２１ａが供給する出力電圧Ｖout と電圧比較回路１２１ｂが供給する基準電圧Ｖref とが、差動対を備えた過電流検出回路１２２ａにおいて比較される。負荷回路１１２に流れる電流が増加した場合、電圧可変回路１２１ａが有するパワーＰＭＯＳＦＥＴ１０１のＯＮ抵抗によって出力電圧Ｖout が低下し、この電圧降下は過電流検出回路１２２ａで検出される。具体的には、差動対を形成する２つのトランジスタのうち、出力電圧Ｖout が供給される第１のＮＰＮトランジスタＱ１のベースに比べて基準電圧Ｖref が供給される第２のＮＰＮトランジスタＱ１のベースが高電位になる。この結果、正常動作時にはオフ状態である第２のＮＰＮトランジスタＱ２がオン状態になり、出力用ＰＮＰトランジスタ１２３のベースにバイアスを供給して出力用ＰＮＰトランジスタ１２３を駆動する。駆動された出力用ＰＮＰトランジスタ１２３は電圧可変回路１２１ａが有するパワーＰＭＯＳＦＥＴ１０１のゲート電圧Ｖgsを上昇させ、ソース・ドレイン間電流Ｉdsを減少させる。この結果、負荷回路１１２に流れる電流が制限され、過電流が防止される。このため、負荷回路１１２及びパワーＰＭＯＳＦＥＴ１０１が過電流によって破壊されるのを防止することができる。
【００６０】
尚、本実施形態では、電圧比較回路１２１ｂは第２の増幅器１０３ａと第２の帰還回路１０３ａを備えた非反転型アンプとして構成されている。しかし、このような構成に代えて、第３のＰＮＰトランジスタＱ５を用いることもできる。この場合、第３のＰＮＰトランジスタＱ５のベースを電圧入力端子２００と接続し、コレクタをＧＮＤに接地させ且つエミッタを定電流源１０５及び第２のＮＰＮトランジスタＱ２のベースに接続する。
【００６１】
このようにすると、第３のＰＮＰトランジスタＱ５のＶbe電圧（ベース・エミッタ間電圧）に相当するだけ入力電圧がレベル変換され、比較電圧Ｖref として第２のＮＰＮトランジスタＱ２のベースに供給される。ただし、比較電圧Ｖref が出力電圧Ｖout よりも低くなるように設定する。
【００６２】
このように、トランジスタを用いて電圧比較回路１２１ｂの機能を実現することができ、回路の簡略化が可能であることから消費電力の低減及び半導体装置の小型化が実現できる。
【００６３】
（第１の実施形態の変形例）
以下、本発明の第１の実施形態の変形例における過電流防止回路について、図面を参照して説明する。
【００６４】
図６は、第１の実施形態の変形例の過電流防止回路の機能を実現する具体的回路の一例を示す図である。ここで、図５に示した第１の実施形態における過電流防止回路と同一の構成要素については、図６において図５と同一の符号を付すことで説明を省略する。
【００６５】
第１の実施形態の変形例が第１の実施形態と異なる点は、電流出力端子１１１とＧＮＤとの間にインピーダンス固定用抵抗素子１５０を挿入し、これによって、無負荷時のインピーダスンスを下げていることである。
【００６６】
第１の実施形態の変形例に係る過電流防止回路によると、第１の実施形態に係る過電流防止回路の効果に加えて、次に説明する効果を実現できる。
【００６７】
電流出力端子１１１が例えばディジタル携帯電話機の電力増幅器のコレクタに接続され、電力増幅器がバースト動作（一定時間にてオン／オフ動作を繰り返す動作）をしている場合、電力増幅器がオフの時の電流出力端子１１１が高インピーダンスであるため、オフからオンへの移行の際に安定化するまで時間がかかる。そこで、本変形例のようにインピーダンス固定用抵抗素子１５０を挿入することにより、バースト動作を繰り返すシステムにおいても短時間で安定化するようになり、過電流防止回路の動作を早めることができる。
【００６８】
（第２の実施形態）
以下、本発明の第２の実施形態における過電流防止回路について、図面を参照しながら説明する。
【００６９】
図７は、本実施形態の過電流防止回路の機能を実現する具体的回路の一例を示す図である。ここで、図５に示した第１の実施形態における過電流防止回路と同一の構成要素については、図７において図５と同一の符号を付すことで説明を省略する。
【００７０】
本実施形態の過電流防止回路が第１の実施形態の過電流防止回路と異なる点は、出力用ＰＮＰトランジスタ１２３に代えてデュアルゲートＰＭＯＳＦＥＴ１２３ａを備え、且つ外部制御端子２１０を更に備えていることである。ここで、デュアルゲートＰＭＯＳＦＥＴ１２３ａの第１ゲートＧ１は第２のＮＰＮトランジスタＱ２のコレクタと接続され且つデュアルゲートＰＭＯＳＦＥＴ１２３ａの第２ゲートＧ２は外部制御端子２１０に接続されている。
【００７１】
外部制御端子２１０は、第２ゲートＧ２に対して０Ｖ又はＶccのいずれかの電圧を外部信号の状態として供給することによって、過電流防止回路１２２ａの機能をオン／オフ制御することができる。これについて、以下に説明する。
【００７２】
まず、外部制御端子２１０が第２ゲートＧ２に０Ｖの電圧を与えている場合を考える。この時、第２ゲートＧ２はオンであるから、第１の実施形態と同様に過電流防止回路１２２ａによって負荷回路１１２に発生する過電流を抑制できる。つまり、過電流防止回路１２２ａの機能はオンの状態である。
【００７３】
次に、外部制御端子２１０が第２ゲートＧ２にＶccの電圧を与えている場合を考える。この時、第２ゲートＧ２はオフであるから、デュアルゲートＰＭＯＳＦＥＴ１２３ａの第１ゲートＧ１にバイアスが与えられたとしても、パワーＰＭＯＳＦＥＴ１０１のゲート電圧Ｖgsを制御することはできない。つまり、過電流防止回路１２２ａの機能はオフの状態である。
【００７４】
以上のように、過電流防止回路１２２ａの機能をオン／オフ制御できることから、本実施形態の過電流防止回路は、負荷回路１１２及びパワーＰＭＯＳＦＥＴ１０１が過電流によって破壊されるのを防止することができるのに加え、過電流防止回路の動作のタイミングを制御することができる。
【００７５】
尚、本実施形態の過電流防止回路においても、第１の実施形態の変形例と同様、電流出力端子１１１とＧＮＤとの間にインピーダンス固定用抵抗素子１５０を挿入してもよい。このようにするとバースト動作を繰り返すシステムにおいても短時間で安定化するようになり、過電流防止回路の動作を早めることができる。
【産業上の利用可能性】
【００７６】
本発明に係る過電流防止回路は、負荷回路に一定の出力電圧を供給すると共に負荷回路に生じる過電流を検知且つ抑制して回路等の破壊を防止する効果を有し、例えば、携帯電話機向け電力増幅器等の用途に用いる過電流防止回路として有用である。
【図面の簡単な説明】
【００７７】
【図１】本発明に係る第１の実施形態における過電流防止回路のブロック図である。
【図２】本発明に係る第１の実施形態における電圧制御のブロック図である。
【図３】本発明に係る第１の実施形態における電圧可変回路の一例を示す図である。
【図４】本発明に係る第１の実施形態における電圧比較回路の一例を示す図である。
【図５】本発明に係る第１の実施形態における過電流防止回路の一例を示す図である。
【図６】本発明に係る第１の実施形態の変形例における過電流防止回路の一例を示す図である。
【図７】本発明に係る第２の実施形態における過電流防止回路の一例を示す図である。
【図８】従来の電圧比較型電流制御回路及び過電流制限回路を示す図である。
【符号の説明】
【００７８】
１０１      負荷駆動用パワーＰＭＯＳＦＥＴ
１０２      第１の非反転型アンプ
１０２ａ    第１の増幅器
１０２ｂ    第１の帰還回路
１０３      第２の非反転型アンプ
１０３ａ    第２の増幅器
１０３ｂ    第２の帰還回路
１０５      定電流源
１１１      電流出力端子
１１２      負荷回路
１２１      電圧制御手段
１２１ａ    電圧可変回路
１２１ｂ    電圧比較回路
１２２      過電流検出手段
１２２ａ    過電流検出回路
１２３      出力用ＰＮＰトランジスタ
１２３ａ    デュアルゲートＰＭＯＳＦＥＴ
１５０      インピーダンス固定用抵抗素子
２００      電圧入力端子
２１０      外部制御端子
Ｑ１        第１のＮＰＮトランジスタ
Ｑ２        第２のＮＰＮトランジスタ
Ｑ３        第１のＰＮＰトランジスタ
Ｑ４        第２のＰＮＰトランジスタ
Ｇ１        第１のゲート
Ｇ２        第２のゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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