(57)【要約】【課題】ＬＳＢ方式やＥＡＳＢ方式の書き込み効率を落とすことなく、ブロック切り替え部の素子分離耐圧を向上する。【解決手段】複数のメモリセルトランジスタと、メモリセルトランジスタとメモリセルトランジスタに直列接続された選択ゲートトランジスタとを備えるメモリセルユニット１２と、メモリセルユニットがマトリクス配列されたメモリセルアレイ部１００と、メモリセルアレイの行方向に並ぶメモリセルトランジスタ及び前記選択ゲートトランジスタのゲートをそれぞれ共通接続するワード線２０及び選択ゲート線と、ワード線が接続されるブロック選択トランジスタ２２を備えるブロック切り替え部１０２とを備え、データの書き込み時に、メモリセルトランジスタのチャネルをブーストさせかつカットオフされない、中間電圧Ｖpassを２種類の電位でワード線に対して与えたことを特徴とする不揮発性半導体記憶装置。【選択図】図１
2005243152.tif 000002
【特許請求の範囲】
【請求項１】
絶縁膜を介して積層された電荷蓄積層と制御ゲートとを備える複数のメモリセルトランジスタと、
前記メモリセルトランジスタと、前記メモリセルトランジスタに直列接続された選択ゲートトランジスタとを備えるメモリセルユニットと、
前記メモリセルユニットがマトリクス配列されたメモリセルアレイと、
前記メモリセルアレイの行方向に並ぶ前記メモリセルトランジスタ及び前記選択ゲートトランジスタのゲートをそれぞれ共通接続するワード線及び選択ゲート線と、
前記ワード線が接続されるブロック選択トランジスタを備えるブロック切り替え部
とを備え、データの書き込み時に、前記メモリセルトランジスタのチャネルをブーストさせる中間電圧Ｖpassを２種類の電位で前記ワード線に対して与えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ブロック切り替え部において、選択されたワード線に書き込みを行う際に、前記選択されたワード線に隣接するワード線には、チャネルをカットオフさせる電位を与え、前記選択されたワード線に隣接するワード線に更に隣接するワード線にはチャネルをブーストさせる前記２種類の中間電位Ｖpassのうちの高い方の中間電位を与え、前記ワード線以外のワード線のいずれかに低い方の中間電位を与え、前記２種類の電位はともに、データの書き込み時に前記チャネルをブーストしたときにも、前記チャネルがカットオフされない値に設定し、前記チャネルをカットオフさせる電位を与えるワード線に接続するブロック選択トランジスタは、前記２種類の中間電位Ｖpassのうちの低い方の中間電位を与えるワード線に接続するブロック選択トランジスタと、ゲートが共通かつ両隣になるように配置したことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記ブロック切り替え部において、選択されたワード線に書き込みを行う際に、ソース寄りの前記選択されたワード線に隣接するワード線には、チャネルをカットオフさせる電位を与え、ソース寄りの前記選択されたワード線に隣接するワード線に更に隣接するワード線およびビット線寄りの前記選択されたワード線に隣接するワード線には前記２種類の中間電位Ｖpassのうちの高い方の中間電位を与え、前記ワード線以外のワード線のいずれかに低い方の中間電位を与え、前記２種類の電位はともに、データの書き込み時に前記チャネルをブーストしたときにも、前記チャネルがカットオフされない値に設定し、前記チャネルをカットオフさせる電位を与えるワード線に接続するブロック選択トランジスタは、前記２種類の中間電位Ｖpassのうちの低い方の中間電位を与えるワード線に接続するブロック選択トランジスタと、ゲートが共通かつ両隣になるように配置したことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記ブロック切り替え部において、選択されたワード線に書き込みを行う際に、前記選択されたワード線に隣接するワード線には、チャネルをカットオフさせる電位を与え、前記選択されたワード線に隣接するワード線に更に隣接するワード線にはチャネルをブーストさせる電位を与え、前記ワード線以外のワード線のいずれかに、チャネルがブーストした際に、チャネルがカットオフされるゲート電位を与え、前記チャネルをカットオフさせる電位を与えるワード線に接続するブロック選択トランジスタは、ブーストした際にチャネルをカットオフさせる，前記２種類の中間電位Ｖpassのうちの低い方の中間電位を与えるワード線に接続するブロック選択トランジスタと、ゲートが共通かつ隣接するように配置したことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記ブロック切り替え部において、選択されたワード線に書き込みを行う際に、ソース寄りの前記選択されたワード線に隣接するワード線には、チャネルをカットオフさせる電位を与え、ソース寄りの前記選択されたワード線に隣接するワード線に更に隣接するワード線およびビット線寄りの前記選択されたワード線に隣接するワード線にはチャネルをブーストさせる電位を与え、前記ワード線以外のワード線のいずれかに、チャネルがブーストした際に、チャネルをカットオフさせるゲート電位を与え、前記チャネルをカットオフさせる電位を与えるワード線に接続するブロック選択トランジスタは、ブーストした際にチャネルをカットオフさせる，前記２種類の中間電位Ｖpassのうちの低い方の中間電位を与えるワード線に接続するブロック選択トランジスタと、ゲートが共通かつ隣接するように配置したことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体記憶装置の素子分離に関し、特にブロック切り替え部のブロック選択トランジスタの素子分離幅ならびに素子分離耐圧向上に関するものである。
【背景技術】
【０００２】
書き込み時のチャネル電圧制御の方式には、セルフブースト(ＳＢ)書き込み方式（例えば、非特許文献１参照）、ローカルセルフブースト方式(ＬＳＢ)が知られている(例えば、特許文献２参照)。また、消去領域セルフブースト方式(ＥＡＳＢ)が提案されている(例えば、特許文献３参照)。
【０００３】
電気的消去・書き換え可能なプログラマブル・リード・オンリ・メモリ（ＥＥＰＲＯＭ）、即ちＮＡＮＤ型フラッシュメモリにおいて、データ“１”書き込みを行う選択されたメモリセルトランジスタの両隣のメモリセルトランジスタをカットオフ状態にし、選択されたメモリセルトランジスタのワード線に与える高電位の書き込み電圧Ｖpgmによってチャネル及び拡散層領域をセルフブーストすることにより、選択されたメモリセルトランジスタにデータ“１”を書き込む(電子を電荷蓄積層に注入しない)方式が「ＬＳＢ（ローカルセルフブースト）書き込み方式」である。
【０００４】
また、データ“１”書き込みを行う選択されたメモリセルトランジスタのソース側に隣接するメモリセルトランジスタをカットオフ状態にし、選択されたメモリセルトランジスタのワード線に高電位の書き込み電圧Ｖpgm与え、なおかつ選択されたメモリセルトランジスタ以外のメモリセルトランジスタのワード線にやや高電位の中間電圧Ｖpass与えることにより、チャネル及び拡散層領域をセルフブーストし、選択されたメモリセルトランジスタにデータ“１”を書き込む(電子を電荷蓄積層に注入しない)方式が「消去領域（イレーズドエリア）セルフブースト(ＥＡＳＢ)書き込み方式」である。
【０００５】
選択的自己昇圧において、選択されたメモリセルトランジスタに隣接するメモリセルトランジスタのワード線に対しても、そのメモリセルトランジスタがオンする程度の中間電圧を印加することにより、隣接するメモリセルトランジスタがノーマリオフ状態であってもビット線電位が伝わるようにし、又、消去時においても自己昇圧を利用して、ワード線に印加する消去電圧の絶対値を低下させる構成の不揮発性半導体記憶装置が提案されている（特許文献１）。
【０００６】
特許文献１に係る不揮発性半導体記憶装置においては、書き込みブースト時に選択されたメモリセルトランジスタに２０Ｖを、ビット線側に隣接するメモリセルトランジスタに２．０Ｖ〜８．７Ｖを、そして更にその隣に隣接するメモリセルトランジスタに１１Ｖを加える。選択されたメモリセルトランジスタのソース寄りに隣接するメモリセルトランジスタには０Ｖを印加する。ブースト時にカットオフ電圧Ｖcutoffと２種類の中間電圧Ｖpassを印加していることになる。
【０００７】
特許文献１に係る不揮発性半導体装置においては、選択的自己昇圧方式を採用するＮＡＮＤ型ＥＥＰＲＯＭにおいて、非選択ＮＡＮＤ型メモリセル列での書き込み禁止の信頼性を高め、且つ選択されたＮＡＮＤ型メモリセル列では、複数のメモリセルトランジスタに対してランダムに書き込むことを可能にし、更に従来よりも低い消去電圧を用いたＮＡＮＤ型ＥＥＰＲＯＭのデータ消去を可能にし、素子の微細化、信頼性の向上および歩留まりの向上を可能にする。
【特許文献１】特開平１０-３０２４８８号公報
【特許文献２】特開平８-２７９２９７号公報
【特許文献３】特開平１０-２８３７８８号公報
【非特許文献１】ケー・ディー・スー（K. D. Suh）他、“増分ステップパルスプログラミング方式による３．３ボルト,３２メガビットＮＡＮＤフラッシュメモリ（A 3.3V 32 Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme）”,米国電気電子学会（IEEE）、ジャーナル・オブ・ソリッド・ステート・サーキッツ（JOURNAL OF SOLID-STATE CIRCUITS）、第３０巻、１９９５年１１月号、p.１１４９-１１５６
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来の不揮発性半導体記憶装置におけるブロック切り替え部１０２の構成は、例えば図１０に示すように、ブロック選択回路部１４を複数備え、各ブロック選択回路部１４は、列方向に２列に配列された複数のブロック選択トランジスタ２２を備える。更に、各ブロック選択回路部１４は、ブロック選択トランジスタ２２の活性化領域１６と、ブロック選択トランジスタ２２のゲート電極１８と、素子分離領域２８と、ワード線コンタクト２４と、ワード線２０と、周辺回路３０からの電極配線３２とを備える。
【０００９】
ＬＳＢの書き込み方式は、書き込みを行うメモリセルトランジスタのワード線ＷＬｋに書き込みを目的とする高電位の書き込み電圧Ｖpgmを与え、両隣のワード線ＷＬｋ−１,ＷＬｋ＋１にメモリセルトランジスタをカットオフさせる電位，即ちカットオフ電圧Ｖcutoffを与える。更に、書き込みを行うメモリセルトランジスタのワード線ＷＬｋおよび両隣のワード線ＷＬｋ−１,ＷＬｋ＋１以外のワード線には、メモリセルトランジスタの拡散層領域をブーストする目的で、カットオフ電圧Ｖcutoffと書き込み電圧Ｖpgmの間の電位である中間電圧Ｖpassを与える。
【００１０】
通常、メモリセルアレイ部から引き出されたワード線２０は、ブロック切り替え部（コア部）１０２のブロック選択回路部１４内のブロック選択トランジスタ２２に接続されている。一般的にカットオフ電圧Ｖcutoffは０Ｖを与えるため、このブロック切り替え部１０２やブロック選択回路部１４の面積を縮小していくと、カットオフ電圧Ｖcutoffが印加される活性化領域１６と、中間電圧Ｖpassが印加される活性化領域１６とが対面し、なおかつ、ブロック切り替え部１０２のブロック選択トランジスタ２２のゲート電極１８のゲート配線が上部に配置される素子分離領域２８における分離耐性（反転耐圧）が厳しくなる。
【００１１】
図１０において、例えば、書き込み電圧Ｖpgmは２５Ｖ程度,中間電圧Ｖpassは１０Ｖ程度,カットオフ電圧Ｖcutoffは０Ｖ程度であることから、図１０中矢印Ａ〜Ｄで示される領域において特に、ゲート電極１８のゲート配線が上部に配置される素子分離領域２８における分離耐性（反転耐圧）が厳しくなる。
【００１２】
このＬＳＢ書き込み方式では、カットオフ電圧Ｖcutoffが与えられる活性化領域１６と中間電圧Ｖpassが与えられ活性化領域１６とが対面する。更に、ブロック切り替え部のトランジスタのゲートが乗っている素子分離耐性（反転耐圧）が厳しくなるため（図１０）、ブロック切り替え部の素子分離幅の縮小はきわめて困難である。
【００１３】
本発明は、微細化と共に顕著になってきた、ＬＳＢ方式、およびＥＡＳＢ方式を用いた時の不揮発性半導体記憶装置のブロック切り替え部の問題点を解決するものであって、その目的は、中間電圧Ｖpassに高電位と低電位の２つの中間電圧Ｖpassを用い、更に、ブロック切り替え部のブロック選択トランジスタの配置を最適化することで、ＬＳＢ方式やＥＡＳＢ方式から書き込みの効率を落とすことなく、ブロック切り替え部の素子分離耐圧を向上する書き込み方式を有する不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するため、本発明の特徴は、（イ）絶縁膜を介して積層された電荷蓄積層と制御ゲートとを備える複数のメモリセルトランジスタと、（ロ）メモリセルトランジスタと、メモリセルトランジスタに直列接続された選択ゲートトランジスタとを備えるメモリセルユニットと、（ハ）メモリセルユニットがマトリクス配列されたメモリセルアレイと、（ニ）メモリセルアレイの行方向に並ぶメモリセルトランジスタ及び選択ゲートトランジスタのゲートをそれぞれ共通接続するワード線及び選択ゲート線と、（ホ）ワード線が接続されるブロック選択トランジスタを備えるブロック切り替え部とを備え、（ヘ）データの書き込み時に、メモリセルトランジスタのチャネルをブーストさせる中間電圧Ｖpassを２種類の電位でワード線に対して与える不揮発性半導体記憶装置であることを要旨とする。
【発明の効果】
【００１５】
中間電圧Ｖpassに高電位と低電位の２つの中間電圧Ｖpassを用い、更に、ブロック切り替え部のトランジスタの配置と書き込み方式を最適化することで、ＬＳＢ、ＥＡＳＢの書き込み効率を維持しつつ、ブロック切り替え部の素子分離耐圧を向上、および、素子分離幅の縮小を実現できる。
【発明を実施するための最良の形態】
【００１６】
電荷蓄積層と制御ゲートが積層されたＮＡＮＤ型不揮発性半導体記憶装置において、書き込み時に拡散層をブーストさせる電位として、中間電圧Ｖpassを２種類の電位で与える。又、ブースト動作時にどちらの中間電圧Ｖpassの下であってもカットオフしない。
【００１７】
或いは又、片方（低い方）の中間電圧Ｖpassの下では書き込み初期電位設定期間ではカットオフしないが、ブースト動作時にはカットオフする。もう片方（高い方）の中間電圧Ｖpassの下ではブースト動作時にもカットオフしない。
【００１８】
或いは又、ワード線ＷＬｋが接続されるブロック選択トランジスタ２２では、Ｋ番目のワード線ＷＬｋに対応するブロック選択トランジスタ２２の隣にＫ＋１番目とＫ−１番目のワード線ＷＬｋ＋１,ＷＬｋ−１に対応するブロック選択トランジスタ２２を配置しない。
【００１９】
或いは又、ｋ番目のワード線ＷＬｋが選択対象の時に、ｋ＋１番目のワード線ＷＬｋ＋１とｋ−１番目のワード線ＷＬｋ−１にカットオフ電圧Ｖcutoffを印加し、ｋ＋２番目のワード線ＷＬｋ＋２とｋ−２番目のワード線ＷＬｋ−２にハイレベルの中間電圧ＶpassHを印加し、それ以外のワード線のいずれかにローレベルの中間電圧ＶpassLを印加する。
【００２０】
或いは又、Ｋ番目のワード線ＷＬｋが選択対象の時に、ソース線ＳＬ寄りＫ＋１番目のワード線ＷＬｋ＋１にカットオフ電圧Ｖcutoffを印加し、ｋ＋２番目のワード線ＷＬｋ＋２とビット線ＢＬ寄りのｋ−１番目のワード線ＷＬｋ−１にハイレベルの中間電圧ＶpassHを印加し、それ以外のワード線のいずれかにローレベルの中間電圧ＶpassLを印加する。
【００２１】
なお、本発明の実施の形態では、ブロック選択回路部１４において、カットオフ電圧Ｖcutoffが接続されるブロック選択トランジスタ２２の活性化領域１６の隣りには、ローレベルの中間電圧ＶpassLが接続される活性化領域１６を配置することにより、分離耐圧を向上させている。
【００２２】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面において、同一又は類似の部分には同一又は類似の符号を付している。又、以下に示す実施の形態は、この発明の技術思想を具体化するための装置や方法を例示するものであって、この発明の技術思想を下記のものに特定するものではない。この発明の技術思想は、特許請求の範囲において、種々の変更を加えることができる。
【００２３】
（第１の実施の形態）
（全体ブロック構成）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置は、図１に示すように、メモリセルアレイ部１００と、ブロック切り替え部１０２とを備える。メモリセルアレイ部１００は、複数のメモリセルブロック１０−１,１０−２,１０−３,…,１０−ｊに分割されており、各メモリセルブロック１０−１,１０−２,１０−３,…,１０−ｊ内には、メモリセルユニット１２が行方向に並列に配列されている。メモリセルアレイ部１００の各メモリセルブロック１０−１,１０−２,１０−３,…,１０−ｊとブロック切り替え部１０２の間にはワード線２０−１,２０−２,２０−３,…,２０−ｊが配線されており、ブロック切り替え部１０２内で発生された書き込み電圧Ｖpgm等の比較的高い電圧パルスがワード線２０−１,２０−２,２０−３,…,２０−ｊを介してメモリセルユニット１２内のメモリセルトランジスタのゲートに転送される。
【００２４】
ブロック切り替え部１０２内には、各メモリセルブロック１０−１,１０−２,１０−３,…,１０−ｊに対応して、ブロック選択回路部１４−１,１４−２,１４−３,…,１４−ｊが配置されており、各ブロック選択回路部１４−１,１４−２,１４−３,…,１４−ｊ内には、一例として図１内に示されるように、複数のブロック選択トランジスタ２２−１,２２−２,２２−３,…,２２−ｋ；２３−１,２３−２,２３−３,…,２３−ｋの活性化領域１６−１,１６−２,１６−３,…,１６−ｋ；１７−１,１７−２,１７−３,…,１７−ｋと、複数のブロック選択トランジスタ２２−１,２２−２,２２−３,…,２２−ｋの活性化領域１６−１,１６−２,１６−３,…,１６−ｋ上に共通に接続されるゲート電極１８ａが配置されている。  複数のブロック選択トランジスタ２３−１,２３−２,２３−３,…,２３−ｋの活性化領域１７−１,１７−２,１７−３,…,１７−ｋ上には、共通に接続されるゲート電極１８ｂが配置されている。
【００２５】
尚、図１においては、複数のブロック選択トランジスタ２２−１,２２−２,２２−３,…,２２−ｋ；２３−１,２３−２,２３−３,…,２３−ｋの活性化領域１６−１,１６−２,１６−３,…,１６−ｋ；１７−１,１７−２,１７−３,…,１７−ｋ内に形成されるワード線コンタクト２４とワード線２０−１,２０−２,２０−３,…,２０−ｊが接続される様子は図示を省略しているが、この様子は図２に示すように構成される。一つのメモリセルブロック１０−ｉと、対応するブロック選択回路部１４−ｉの構成は、例えば、図２に示すように、２列に配列された複数のブロック選択トランジスタ２２−１,２２−２,２２−３,…,２２−ｋ；２３−１,２３−２,２３−３,…,２３−ｋと、複数のブロック選択トランジスタ２２−１,２２−２,２２−３,…,２２−ｋ；２３−１,２３−２,２３−３,…,２３−ｋの活性化領域１６−１,１６−２,１６−３,…,１６−ｋ；１７−１,１７−２,１７−３,…,１７−ｋと、活性化領域１６−１,１６−２,１６−３,…,１６−ｋ；１７−１,１７−２,１７−３,…,１７−ｋ内に形成されたワード線コンタクト２４と、列方向に配列された複数のブロック選択トランジスタ２２−１,２２−２,２２−３,…,２２−ｋ；２３−１,２３−２,２３−３,…,２３−ｋのゲートに共通に接続されたゲート電極１８ａ,１８ｂと、メモリセルブロック１０−ｉ内を構成するメモリセルユニット１２に対して共通に配線されるワード線２０−ｉとから構成される。尚、図２において、周辺回路３０等から複数のブロック選択トランジスタ２２−１,２２−２,２２−３,…,２２−ｋ；２３−１,２３−２,２３−３,…,２３−ｋの活性化領域１６−１,１６−２,１６−３,…,１６−ｋ；１７−１,１７−２,１７−３,…,１７−ｋに与えられる電極配線３２等については記載を省略している。
【００２６】
図１或いは図２において、メモリセルユニット１２の回路構成は、例えば、図３に示すように、８個直列に接続されたスタックゲート構造を有するメモリセルトランジスタＭ０〜Ｍ７のＮＡＮＤ列と、ビット線ＢＬと、ソース線ＳＬと、ビット線ＢＬに対してメモリセルトランジスタＭ０〜Ｍ７のＮＡＮＤ列を接続するビット線側選択ゲートトランジスタＳＧＤと、ソース線ＳＬに対してメモリセルトランジスタＭ０〜Ｍ７のＮＡＮＤ列を接続するソース線側選択ゲートトランジスタＳＧＳとを備える。又、メモリセルトランジスタＭ０〜Ｍ７にはワード線ＷＬ０〜ＷＬ７が配置され、ビット線側選択ゲートトランジスタＳＧＤにはビット線側選択ゲート線ＳＧＵ、ソース線側選択ゲートトランジスタＳＧＳにはソース線側選択ゲート線ＳＧＬが配置されている。直列接続されるメモリセルトランジスタの数は８個に限られず、１６個、３２個、６４個以上であっても良い。
【００２７】
また、図１において、複数のブロック選択トランジスタ２２−１,２２−２,２２−３,…,２２−ｋ；２３−１,２３−２,２３−３,…,２３−ｋの活性化領域１６−１,１６−２,１６−３,…,１６−ｋ；１７−１,１７−２,１７−３,…,１７−ｋは、互いに素子分離領域２８によって絶縁分離されているが、図面上は省略している。図２においてＩ―Ｉ線に沿う模式的素子断面構造の様子は、例えば、図４に示すように、半導体基板若しくはウェル領域１と、素子分離領域２８と、活性化領域１７−２,１７−３に対応するチャネル領域１９と、ゲート電極１８ｂとから構成される。半導体基板若しくはウェル領域１において、ゲート電極１８ｂの直下の領域は、ブロック選択トランジスタ２３−２,２３−３のゲート絶縁膜２を介したチャネル領域１９に対応する。
【００２８】
図４を用いて、素子分離領域２８におけるチャネル反転を説明する。書き込み電圧Ｖpgm等の高電圧がワード線に印加される場合には、行方向に配置されるブロック選択トランジスタ２３−１,２３−２,２３−３,…,２３−ｋの共通のゲート電極１８ｂには書き込み電圧Ｖpgmよりも更に４Ｖ程度高い電圧,即ち２４Ｖ＋４Ｖ＝２８Ｖ程度印加される。このような高電圧がゲート電極１８ｂに印加された場合には、素子分離領域２８を構成するシャロー・トレンチ・アイソレーション（ＳＴＩ）等の比較的厚い酸化膜と半導体基板若しくはウェル領域１との界面において、反転層が形成されキャリアの導通チャネルが形成されることがある。従って、本発明の実施の形態に係る不揮発性半導体記憶装置においては、ワード線２０−１,２０−２,２０−３,…,２０−ｊが接続されるブロック選択トランジスタ２２−１,２２−２,２２−３,…,２２−ｋ；２３−１,２３−２,２３−３,…,２３−ｋの配置を工夫している。
【００２９】
ＮＡＮＤ型フラッシュＥＥＰＲＯＭおいて、メモリセルアレイ部１００から引き出されたワード線２０−１,２０−２,２０−３,…,２０−ｊは、ブロック切り替え部１０２のブロック選択回路部１４内のブロック選択トランジスタ２２に接続される。通常、ブロック切り替え部１０２のブロック選択回路部１４−１,１４−２,１４−３,…,１４−ｊ内の配置においては、選択されたワード線ＷＬｋが接続するブロック選択トランジスタ２２と、その隣のワード線ＷＬｋ＋１,ＷＬｋ−１が接続するブロック選択トランジスタ２２は素子分離領域２８を隔てて隣り合わないように配置されている。
【００３０】
ローカルセルフブースト（ＬＳＢ）の書き込み方式を用いる場合、書き込みを行うメモリセルトランジスタのワード線ＷＬｋに書き込みを目的とする高電位の書き込み電圧Ｖpgmを与え、両隣のワード線ＷＬｋ＋１,ＷＬｋ−１にメモリセルトランジスタをカットオフさせるカットオフ電圧Ｖcutoff（例えば、０Ｖ）を与える。更に、書き込みを行うメモリセルトランジスタのワード線ＷＬｋおよび両隣のワード線ＷＬｋ＋１,ＷＬｋ−１以外のワード線には、“１”書き込み時にメモリセルトランジスタの拡散層領域をブーストする目的で、カットオフ電圧Ｖcutoffと書き込み電圧Ｖpgmの間の中間の電位を有する中間電圧Ｖpassを与える。
【００３１】
（ブロック切り替え部の構成）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、１６ＮＡＮＤセルのＮＡＮＤ型フラッシュＥＥＰＲＯＭを例として、ブロック選択回路部１４−ｉ内のブロック選択トランジスタ２２−１,２２−２,２２−３,…,２２−８；２３−１,２３−２,２３−３,…,２３−８を各ワード線ＷＬ１〜ＷＬ１６（図６参照）に対して、図５に示すように割り当てる。
【００３２】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、１６ＮＡＮＤセルのＮＡＮＤ型フラッシュＥＥＰＲＯＭを例として、ＬＳＢ書き込み時に、各ワード線ＷＬ１〜ＷＬ１６に対して、“１”書き込み時に与える電位関係を図６に示す。
【００３３】
中間電圧Ｖpassには、“１”書き込み時に、通常のメモリセルトランジスタの拡散層領域をブーストする目的で与える電位をハイレベルの中間電圧ＶpassH、さらに、それより低い電位をローレベルの中間電圧ＶpassLとして与える。
【００３４】
ローレベルの中間電圧ＶpassLの電位とは、ハイレベルの中間電圧ＶpassHよりも低く、なおかつ、“１”書き込みを行う際、ブーストされたチャネルにおいても、ローレベルの中間電圧ＶpassLを与えたメモリセルトランジスタがカットオフされない電位である。
【００３５】
このように電位を与えることにより、たとえば、ワード線ＷＬ５書き込み時には、ブロック切り替え部内に配置されるトランジスタは、図７に示すような電位関係となる。カットオフ電圧Ｖcutoffが入力されているトランジスタとゲートが共通の両隣のトランジスタにはローレベルの中間電圧ＶpassLが入力されているため、このトランジスタ間の素子分離耐性を従来技術よりも高くすることができる。例えば、図７において、矢印Ｅ〜Ｈ,Ｉ〜Ｌで示される領域において、ゲート電極１８ａ,１８ｂのゲート配線が上部に配置される素子分離領域２８における分離耐圧（反転耐圧）を向上させることができる。
【００３６】
図７はワード線ＷＬ５に対する書き込み時の電位関係を示すが、ワード線ＷＬ５以外のワード線においても、同様にローレベルの中間電圧ＶpassLを印加することができる。
【００３７】
（第２の実施の形態）
本発明の第２の実施の形態に係る不揮発性半導体記憶装置において、１６ＮＡＮＤセルのＮＡＮＤ型フラッシュＥＥＰＲＯＭを例として、ブロック選択回路部１４−ｉ内のブロック選択トランジスタ２２−１,２２−２,２２−３,…,２２−８；２３−１,２３−２,２３−３,…,２３−８を各ワード線ＷＬ１〜ＷＬ１６（図８参照）に対して、図５に示すように割り当てる。
【００３８】
本発明の第２の実施の形態に係る不揮発性半導体記憶装置において、１６ＮＡＮＤセルのＮＡＮＤ型フラッシュＥＥＰＲＯＭを例として、ＥＡＳＢ書き込み時に、各ワード線ＷＬ１〜ＷＬ１６に対して、“１”書き込み時に与える電位関係を図８に示す。
【００３９】
本発明の第２の実施の形態に係る不揮発性半導体記憶装置において、１６ＮＡＮＤセルのＮＡＮＤ型フラッシュＥＥＰＲＯＭを例として、ＥＡＳＢ書き込み時に、ワード線ＷＬ５を書き込む時に、ブロック選択回路部１４−ｉ内のブロック選択トランジスタ２２−１,２２−２,２２−３,…,２２−８；２３−１,２３−２,２３−３,…,２３−８に接続される各ワード線ＷＬ１〜ＷＬ１６（図８参照）に対して、与える電位関係を図９に示す。
【００４０】
１６ＮＡＮＤセルのＮＡＮＤ型フラッシュＥＥＰＲＯＭおいて、ブロック切り替え部１０２のブロック選択回路部１４−ｉ内のブロック選択トランジスタ２２−１,２２−２,２２−３,…,２２−８；２３−１,２３−２,２３−３,…,２３−８を図８の各ワード線ＷＬ１〜ＷＬ１６に対して、図５のように割り当てると、ＥＡＳＢ書き込み時にも同様な効果が得られる。各ワード線ＷＬ１〜ＷＬ１６に対して、図８のように電位を与える。
【００４１】
中間電圧Ｖpassの電位には、“１”書き込み時に、通常のメモリセルトランジスタの拡散層領域をブーストする目的で与える電位をハイレベルの中間電圧ＶpassH、更に、それより低い電位をローレベルの中間電圧ＶpassLとして与える。
【００４２】
ローレベルの中間電圧ＶpassLの電位とは、ハイレベルの中間電圧ＶpassHより低く、なおかつ、ブーストされたチャネル電位においても、ローレベルの中間電圧ＶpassLを与えたメモリセルトランジスタがカットオフされない電位である。
【００４３】
このように電位を与えることにより、たとえば、ワード線ＷＬ５書き込み時には、ブロック切り替え部内に配置されるトランジスタは、図９に示すような電位関係となる。カットオフ電圧Ｖcutoffが入力されているトランジスタとゲートが共通の両隣のトランジスタにはローレベルの中間電圧ＶpassLが入力されているため、このトランジスタ間の素子分離耐性を従来技術よりも高くすることができる。
【００４４】
図９はワード線ＷＬ５に対する書き込み時の電位関係を示すが、ワード線ＷＬ５以外のワード線においても、同様にローレベルの中間電圧ＶpassLを印加することができる。
【００４５】
（第３の実施の形態）
本発明の第３の実施の形態に係る不揮発性半導体記憶装置において、１６ＮＡＮＤセルのＮＡＮＤ型フラッシュＥＥＰＲＯＭを例として、ブロック選択回路部１４−ｉ内のブロック選択トランジスタ２２−１,２２−２,２２−３,…,２２−８；２３−１,２３−２,２３−３,…,２３−８を各ワード線ＷＬ１〜ＷＬ１６（図６参照）に対して、図５に示すように割り当てる。
【００４６】
本発明の第３の実施の形態に係る不揮発性半導体記憶装置において、１６ＮＡＮＤセルのＮＡＮＤ型フラッシュＥＥＰＲＯＭを例として、ＬＳＢ書き込み時に、各ワード線ＷＬ１〜ＷＬ１６に対して、“１”書き込み時に与える電位関係を図６に示す。
【００４７】
本発明の第３の実施の形態に係る不揮発性半導体記憶装置において、１６ＮＡＮＤセルのＮＡＮＤ型フラッシュＥＥＰＲＯＭを例として、ＬＳＢ書き込み時に、ワード線ＷＬ５を書き込む時に、ブロック選択回路部１４−ｉ内のブロック選択トランジスタ２２−１,２２−２,２２−３,…,２２−８；２３−１,２３−２,２３−３,…,２３−８に接続される各ワード線ＷＬ１〜ＷＬ１６（図６参照）に対して、与える電位関係を図７に示す。
【００４８】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、従来のＬＳＢ書き込みを行うために、各ワード線ＷＬ１〜ＷＬ１６に対して、ローレベルの中間電圧ＶpassLの電位については、ハイレベルの中間電圧ＶpassHより低く、なおかつ、“１”書き込み時にブーストされたチャネルにおいても、ローレベルの中間電圧ＶpassLを与えたメモリセルトランジスタがカットオフされない電位を与えていた。
【００４９】
これを大きく下げて書き込みを行う書き込み方法も可能である。ローレベルの中間電圧ＶpassLを大きく下げることで、図１０に示したブロック切り替え部１０２のブロック選択回路部１４−ｉにおいて、素子分離耐性の最も厳しい領域における素子分離幅ＬSTIを狭めることが可能となる。
【００５０】
通常、例えば、書き込み電圧Ｖpgm＝２０Ｖ、ハイレベルの中間電圧ＶpassH＝１０Ｖ、電源電圧Ｖｃｃ＝３Ｖ、カットオフ電圧Ｖcutoff＝０Ｖ程度の値である。これにローレベルの中間電圧ＶpassLを１〜２Ｖ程度まで低下させることができる。ＬＳＢ方式では、ソース側のメモリセルトランジスタから書き込んでいくため、図６のワード線ＷＬ１６からワード線ＷＬ１５,ＷＬ１４,・・・,ＷＬ１と書き込んでいく。
【００５１】
書き込む対象のメモリセルトランジスタよりもドレイン側に配置されるメモリセルトランジスタはすべてデプレッション・モードのメモリセルトランジスタとなる。ＬＳＢ方式では、“１”書き込みを行うチャネルを十分にブーストするには、ビット線ＢＬから転送される初期電位が必要となる。
【００５２】
書き込む対象のメモリセルトランジスタよりもドレイン側に配置されるメモリセルトランジスタはすべてデプレッション・モードのメモリセルトランジスタとなっており、ローレベルの中間電圧ＶpassLを１〜２Ｖ程度まで落としても書き込む対象のメモリセルトランジスタまで、電位は十分に転送される。
【００５３】
また、“１”書き込み時にチャネルをブーストした際には、ローレベルの中間電圧ＶpassLとして、１〜２Ｖ程度と低い電位を与えたときは、ローレベルの中間電圧ＶpassLを与えるメモリセルトランジスタはカットオフされる。カットオフ電圧Ｖcutoffを与えたワード線ＷＬの隣のワード線ＷＬには必ずハイレベルの中間電圧ＶpassHが与えているため、カットオフ電圧Ｖcutoffを与えたメモリセルトランジスタは隣接チャネルのブーストにより、カットオフされる。
【００５４】
そのため、書き込み対象のメモリセルトランジスタに対しては、従来のＬＳＢ方式と同様のチャネルのブーストが得られる。ローレベルの中間電圧ＶpassLを大きく下げることにより、図１０のようにカットオフ電圧Ｖcutoffと中間電圧Ｖpassの活性化領域が対面し、更に、ブロック切り替え部１０２のブロック選択回路部１４内に配置されるブロック選択トランジスタ２２のゲート電極１８のゲート配線が上部に配置される素子分離領域２８の素子分離耐性（反転耐圧）を大きく改善でき、素子分離幅ＬSTIの縮小を実現できる。
【００５５】
（第４の実施の形態）
本発明の第４の実施の形態に係る不揮発性半導体記憶装置において、１６ＮＡＮＤセルのＮＡＮＤ型フラッシュＥＥＰＲＯＭを例として、ブロック選択回路部１４−ｉ内のブロック選択トランジスタ２２−１,２２−２,２２−３,…,２２−８；２３−１,２３−２,２３−３,…,２３−８を各ワード線ＷＬ１〜ＷＬ１６（図８参照）に対して、図５に示すように割り当てる。
【００５６】
本発明の第４の実施の形態に係る不揮発性半導体記憶装置において、１６ＮＡＮＤセルのＮＡＮＤ型フラッシュＥＥＰＲＯＭを例として、ＥＡＳＢ書き込み時に、各ワード線ＷＬ１〜ＷＬ１６に対して、“１”書き込み時に与える電位関係を図８に示す。
【００５７】
本発明の第４の実施の形態に係る不揮発性半導体記憶装置において、１６ＮＡＮＤセルのＮＡＮＤ型フラッシュＥＥＰＲＯＭを例として、ＥＡＳＢ書き込み時に、ワード線ＷＬ５を書き込む時に、ブロック選択回路部１４−ｉ内のブロック選択トランジスタ２２−１,２２−２,２２−３,…,２２−８；２３−１,２３−２,２３−３,…,２３−８に接続される各ワード線ＷＬ１〜ＷＬ１６（図８参照）に対して、与える電位関係を図９に示す。
【００５８】
本発明の第２の実施の形態に係る不揮発性半導体記憶装置において、従来のＥＡＳＢ書き込み方式を行うために、各ワード線ＷＬ１〜ＷＬ１６に対して、ローレベルの中間電圧ＶpassLの電位については、ハイレベルの中間電圧ＶpassHより低く、なおかつ、“１”書き込み時にブーストされたチャネルにおいても、ローレベルの中間電圧ＶpassLを与えたメモリセルトランジスタがカットオフされない電位を与えていた。
【００５９】
これを大きく下げて書き込みを行う書き込み方法も可能である。ローレベルの中間電圧ＶpassLを大きく下げることで、図１０に示したブロック切り替え部１０２のブロック選択回路部１４内に配置されるブロック選択トランジスタ２２のゲート電極１８のゲート配線が上部に配置される素子分離領域２８の素子分離耐性（反転耐圧）を大きく改善でき、素子分離幅ＬSTIの縮小を実現できる。即ち、ブロック切り替え部１０２において、素子分離耐性の最も厳しい領域における素子分離幅ＬSTIを狭めることが可能となる。
【００６０】
通常、Ｖpgm＝２０Ｖ、ＶpassH＝１０Ｖ、Ｖcc＝３Ｖ、Ｖcutoff＝０Ｖ程度だが、これにローレベルの中間電圧ＶpassLを１〜２Ｖ程度まで落とす。ＥＡＳＢ方式では、ソース側のメモリセルトランジスタから書き込んでいくため、図８のＷＬ１６から１５,１４,・・・と書き込んでいく。
【００６１】
書き込む対象のメモリセルトランジスタよりもドレイン側に配置されるメモリセルトランジスタはすべてデプレッション・モードトランジスタとなる。ＥＡＳＢ方式では、“１”書き込みを行うチャネルを十分にブーストするには、ビット線ＢＬから転送される初期電位が必要となるが、書き込む対象のメモリセルトランジスタよりもドレイン側に配置されるメモリセルトランジスタはすべてデプレッション・モードトランジスタとなっており、ローレベルの中間電圧ＶpassLを１〜２Ｖ程度まで落としても書き込むメモリセルまで、電位は十分に転送される。
【００６２】
また、“１”書き込み時にチャネルをブーストした際には、ローレベルの中間電圧ＶpassLを１〜２Ｖ程度と低い電位を与えたときは、ローレベルの中間電圧ＶpassLを印加するメモリセルトランジスタはカットオフされる。カットオフ電圧Ｖcutoffを与えたワード線ＷＬの隣のワード線ＷＬはかならず、ハイレベルの中間電圧ＶpassHが与えられているため、カットオフ電圧Ｖcutoffを与えたメモリセルトランジスタは隣接チャネルのブーストにより、カットオフされる。
【００６３】
そのため、書き込み対象のメモリセルトランジスタに対しては、従来のＥＡＳＢ方式と同様のチャネルのブーストが得られる。ローレベルの中間電圧ＶpassLを大きく下げることにより、図１０のようにカットオフ電圧Ｖcutoffと中間電圧Ｖpassの活性化領域１６が対面し、更に、ブロック切り替え部１０２のブロック選択回路部１４内のブロック選択トランジスタ２２のゲート電極１８のゲート配線が乗っている素子分離耐性（反転耐圧）を大きく改善できる。
【００６４】
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施例、実施の形態及び運用技術が明らかとなろう。したがって、本発明の技術範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【００６５】
その他、本発明の要旨を逸脱しない範囲で、様々に変形して実施することができる。なお、上記各実施の形態は、それぞれ組み合わせて実施することができる。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。
【産業上の利用可能性】
【００６６】
本発明によれば、メモリカード、ＩＣカードのみならず、車載用システム、ハードディスクドライバ、携帯電話、高速ネットワーク用モデム機器等幅広い産業上の利用可能性が存在する。
【図面の簡単な説明】
【００６７】
【図１】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の全体ブロック構成図。
【図２】本発明の第１の実施の形態に係る不揮発性半導体記憶装置においては、一つのメモリセルブロックと、対応するブロック選択回路部の構成図。
【図３】本発明の第１の実施の形態に係る不揮発性半導体記憶装置において使用するメモリセルユニットの回路構成図。
【図４】図２においてＩ―Ｉ線に沿う模式的素子断面構造図。
【図５】本発明の第１乃至第４の実施の形態に係る不揮発性半導体記憶装置において、１６ＮＡＮＤセルのＮＡＮＤ型フラッシュＥＥＰＲＯＭを例として、ブロック選択回路部１４−ｉ内のブロック選択トランジスタ２２−１,２２−２,２２−３,…,２２−８；２３−１,２３−２,２３−３,…,２３−８を各ワード線ＷＬ１〜ＷＬ１６（図６若しくは図８参照）に対して、割り当てる図。
【図６】本発明の第１および第３の実施の形態に係る不揮発性半導体記憶装置において、１６ＮＡＮＤセルのＮＡＮＤ型フラッシュＥＥＰＲＯＭを例として、ＬＳＢ書き込み時に、各ワード線ＷＬ１〜ＷＬ１６に対して、与える電位を示す図。
【図７】本発明の第１および第３の実施の形態に係る不揮発性半導体記憶装置において、１６ＮＡＮＤセルのＮＡＮＤ型フラッシュＥＥＰＲＯＭを例として、ＬＳＢ書き込み時に、ワード線ＷＬ５を書き込む時に、ブロック選択回路部１４−ｉ内のブロック選択トランジスタ２２−１,２２−２,２２−３,…,２２−８；２３−１,２３−２,２３−３,…,２３−８に接続される各ワード線ＷＬ１〜ＷＬ１６（図６参照）に対して、与える電位関係を示す図。
【図８】本発明の第２および第４の実施の形態に係る不揮発性半導体記憶装置において、１６ＮＡＮＤセルのＮＡＮＤ型フラッシュＥＥＰＲＯＭを例として、ＥＡＳＢ書き込み時に、各ワード線ＷＬ１〜ＷＬ１６に対して、“１”書き込み時に与える電位関係を示す図。
【図９】本発明の第２および第４の実施の形態に係る不揮発性半導体記憶装置において、１６ＮＡＮＤセルのＮＡＮＤ型フラッシュＥＥＰＲＯＭを例として、ＥＡＳＢ書き込み時に、ワード線ＷＬ５を書き込む時に、ブロック選択回路部１４−ｉ内のブロック選択トランジスタ２２−１,２２−２,２２−３,…,２２−８；２３−１,２３−２,２３−３,…,２３−８に接続される各ワード線ＷＬ１〜ＷＬ１６（図８参照）に対して、与える電位関係を示す図。
【図１０】従来の不揮発性半導体記憶装置において、ブロック切り替え部の構成と電位関係の一例を説明する図。
【符号の説明】
【００６８】
１…半導体基板若しくはウェル領域
２…ゲート絶縁膜
１０,１０−１〜１０−ｉ,１０−ｊ…メモリセルブロック
１２…メモリセルユニット
１４,１４−１〜１４−ｉ,１４−ｊ…ブロック選択回路部
１６,１６−１〜１６−ｋ, １７,１７−１〜１７−ｋ…活性化領域
１８,１８ａ,１８ｂ…ゲート電極
１９…チャネル領域
２０,２０−１〜２０−ｉ,２０−ｊ…ワード線
２２,２２−１〜２２−ｋ,２３,２３−１〜２３−ｋ…ブロック選択トランジスタ
２４…ワード線コンタクト
２８…素子分離領域
３０…周辺回路
３２…電極配線
１００…メモリセルアレイ部
１０２…ブロック切り替え部
Ｖpgm…書き込み電圧
Ｖpass…中間電圧
ＶpassL…ローレベルの中間電圧
ＶpassH…ハイレベルの中間電圧
Ｖcutoff…カットオフ電圧
Ｖcc…電源電圧
Ｖbl…ビット線電圧
ＷＬ０〜ＷＬ１６…ワード線
ＢＬ…ビット線
ＳＬ…ソース線
ＳＧＤ…ビット線側選択ゲートトランジスタ
ＳＧＳ…ソース線側選択ゲートトランジスタ
ＳＧＵ…ビット線側選択ゲート線
ＳＧＬ…ソース線側選択ゲート線
【図１】
2005243152.tif 000003
【図２】
2005243152.tif 000004
【図３】
2005243152.tif 000005
【図４】
2005243152.tif 000006
【図５】
2005243152.tif 000007
【図６】
2005243152.tif 000008
【図７】
2005243152.tif 000009
【図８】
2005243152.tif 000010
【図９】
2005243152.tif 000011
【図１０】
2005243152.tif 000012