(57)【要約】【課題】  容易に製造することができ、エンハンスメント動作をすることができるＨＥＭＴを備えた半導体装置及びその製造方法を提供する。【解決手段】  ナイトライド系半導体では、ＧａＡｓ及びＳｉとは異なり、金属の仕事関数ΦMに対してショットキー障壁高さΦBが顕著に変化する。そして、例えば、基板１上にナイトライド系半導体からなるバッファ層２及びバリア層３が順次形成され、バリア層３上にゲート電極４が形成されたＨＥＭＴにおいて、ゲート電極４を構成する金属として仕事関数ΦMが比較的大きい金属を選択し、ゲート電極４の両脇の半導体表面電位ΦSに比べてショットキー障壁高さΦBが大きくなるようにバリア層３の厚さを調整すれば、バリア層３のゲート電極４直下の部分にリセスが形成されていなくても、二次元電子ガスがゲート電極４の下方で存在し得なくなるため、エンハンスメント動作が可能となる。【選択図】  図４
2005086171.tif 000002
【特許請求の範囲】
【請求項１】
第１の化合物半導体層と、
前記第１の化合物半導体層上にヘテロ接合を介して形成されたナイトライド系の第２の化合物半導体層と、
前記第２の化合物半導体層上にショットキー接合を介して形成されたゲート電極と、
前記ゲート電極を挟んで設けられたソース電極及びドレイン電極と、
を有し、
前記第２の化合物半導体層の厚さは、前記ゲート電極を構成する金属の仕事関数に応じて定められる厚さ以下であることを特徴とする半導体装置。
【請求項２】
前記ゲート電極に電圧が印加されていない状態で前記ソース電極と前記ドレイン電極との間に電流が流れないことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の化合物半導体層の厚さは、前記ソース電極の下方と前記ドレイン電極の下方との間で、実質的に一定となっていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ゲート電極のショットキー障壁電位は、前記第２の化合物半導体層の前記ゲート電極の両脇における表面電位よりも高いことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記ゲート電極は、前記第２の化合物半導体層の直上に形成され、Ｍｏ、Ｐｔ、Ｎｉ及びＥｒからなる群から選択された１種の金属からなる少なくとも１層の金属層を有することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記第２の化合物半導体層は、ＧａＮ、ＩｎＮ及びＡｌＮ並びにこれらの少なくとも２種を含む混晶からなる群から選択された１種の化合物半導体から構成されていることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
第１の化合物半導体層を形成する工程と、
前記第１の化合物半導体層上にヘテロ接合を介してナイトライド系の第２の化合物半導体層を形成する工程と、
前記第２の化合物半導体層上にショットキー接合を介してゲート電極を形成する工程と、
を有し、
前記第２の化合物半導体層の厚さを、前記ゲート電極を構成する金属の仕事関数に応じて定められる厚さ以下とすることを特徴とする半導体装置の製造方法。
【請求項８】
前記ゲート電極を形成する工程の後に、熱処理を前記ゲート電極に対して施す工程を有することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記ゲート電極を形成する工程は、前記第２の化合物半導体層の直上に、Ｍｏ、Ｐｔ、Ｎｉ及びＥｒからなる群から選択された１種の金属からなる金属層を形成する工程を有することを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１０】
前記第２の化合物半導体層を、ＧａＮ、ＩｎＮ及びＡｌＮ並びにこれらの少なくとも２種を含む混晶からなる群から選択された１種の化合物半導体から構成することを特徴とする請求項７乃至９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、移動体通信用のパワーデバイスとして、ワイドギャップ半導体を用いた高速デバイスが注目されている。窒化ガリウム（ＧａＮ）を代表とするナイトライド系半導体は、砒素を含まないため、環境への影響が少ない材料である。また、ナイトライド系半導体のバンドギャップは３ｅＶ以上と大きく、また、その破壊電界は、２×１０6Ｖ／ｃｍとＧａＡｓと比べても大きい。更に、ナイトライド系半導体の電子速度はＧａＡｓと同程度（２×１０7ｃｍ／ｓ）であり、ヘテロ界面にはより大きいバンドの不連続部分が存在する。更に、ナイトライド系半導体では、ピエゾ効果により高い二次元電子濃度（１×１０13ｃｍ-2）を生成することもできる。また、基板材料としては、大面積化が可能で高周波損失が少ないサファイア基板上や、熱伝導に優れたＳｉＣ基板上にも成長可能であり、パワーデバイス向けの半導体材料として、多くの優れた性能を具えている。
【０００３】
そして、このようなナイトライド系半導体材料、特にＡｌＧａＮ／ＧａＮ系の高電子移動度トランジスタ（ＨＥＭＴ）について、近年、移動体通信用向けの高出力パワーデバイスとしての研究開発に拍車が掛かっており、従来のＧａＡｓ系のパワーデバイスに比べ、１０倍以上もの高出力性能をもつ出力１００Ｗ規模のデバイス開発もなされている。
【０００４】
但し、従来、主に開発されている窒化ガリウムＨＥＭＴは、ゲート入力信号電圧が印加されていない時でも、電流が流れるデプレッション型（ノーマリオン動作）であり、この動作モードにもとづく大電流動作を目的として高出力パワーデバイスの開発がなされている。
【０００５】
一方、ゲート入力信号電圧が印加されていない時には電流が流れないエンハンスメント型（ノーマリオフ動作）のＨＥＭＴに関しては、ＧａＡｓやＩｎＰを用いたＨＥＭＴで、ゲート直下の掘り込み加工によって閾値電圧が調整されたものがある。
【０００６】
このような現状において、窒化ガリウムＨＥＭＴにおける将来的な超高速・低消費電力性能及び大規模アナログ・デジタル素子への応用を考慮すると、エンハンスメント型動作の窒化ガリウム素子を作製する技術が要望されているが、ナイトライド系半導体に対してゲート直下の掘り込み加工を行うことは極めて困難である。例えば、ゲート直下領域を掘り込んだリセス構造をもつエンハンスメント素子の作製に当たって、化学エッチング法を採用した場合には、ＡｌＧａＮやＧａＮ等の結晶エッチングは殆ど不可能である。また、ドライエッチング法を採用した場合には、加工時に半導体に損傷が生じ、これを起因として、動作が不安定になったり、動作の制御が困難になったりする。
【０００７】
【特許文献１】特開２００３−１００７７５号公報
【特許文献２】特開平１１-６７７９３号公報
【特許文献３】特開平１０-２０９１７７号公報
【特許文献４】特開昭６２−１６９４８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、容易に製造することができ、エンハンスメント動作をすることができるＨＥＭＴを備えた半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【００１０】
本願発明に係る半導体装置は、第１の化合物半導体層と、前記第１の化合物半導体層上にヘテロ接合を介して形成されたナイトライド系の第２の化合物半導体層（Ｎ化合物の半導体層）と、前記第２の化合物半導体層上にショットキー接合を介して形成されたゲート電極と、前記ゲート電極を挟んで設けられたソース電極及びドレイン電極と、を有する半導体装置を対象とする。そして、本発明は、前記第２の化合物半導体層の厚さが、前記ゲート電極を構成する金属の仕事関数に応じて定められる厚さ以下であることを特徴とする。
【００１１】
本願発明に係る半導体装置の製造方法では、第１の化合物半導体層を形成した後、前記第１の化合物半導体層上にヘテロ接合を介してナイトライド系の第２の化合物半導体層を形成する。次に、前記第２の化合物半導体層上にショットキー接合を介してゲート電極を形成する。但し、前記第２の化合物半導体層の厚さを、前記ゲート電極を構成する金属の仕事関数に応じて定められる厚さ以下とする。
【発明の効果】
【００１２】
本発明によれば、第２の化合物半導体層の厚さがゲート電極を構成する金属の仕事関数に応じて定められる厚さ以下であるため、逆の観点からすれば、第２の化合物半導体層の厚さに応じて定められる仕事関数を具えた金属からなるゲート電極が用いられる。このため、第２の化合物半導体層の表面にリセス構造が存在していなくても、第２の化合物半導体層の厚さの調整及び／又はゲート電極を構成する金属の選択のみによって、適切にエンハンスメント動作するＨＥＭＴを得ることができる。つまり、リセス構造が不要となるため、容易に上記ＨＥＭＴを得ることができる。
【００１３】
なお、金属の仕事関数に応じて定められる厚さ（第２の化合物半導体層の厚さ）は、例えば、第１及び第２の化合物半導体層並びにゲート電極を備えたＨＥＭＴの閾値電圧が実質的に０Ｖとなる厚さである。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。
【００１５】
（本発明の基本的原理）
先ず、本発明の基本的原理について説明する。図１に示すように、ガリウム砒素（ＧａＡｓ）半導体やシリコン（Ｓｉ）半導体において、各種金属材料がもつ固有な仕事関数ΦMに対するショットキー障壁高さΦBの特性が実験的に報告されている。これによると、ＧａＡｓ及びＳｉのいずれにおいても、金属の仕事関数ΦMに対する勾配は緩やかであり、例えばＧａＡｓの勾配係数Ｓ（ΦB／χ）は０．１以下である。即ち、これらのショットキー障壁高さΦBの金属材料の種類に対する依存度は低く、ショットキー障壁高さΦBはほぼ一定となっている。一般に、このような現象は、固有の電子欠陥等によって半導体材料の表面に高密度の表面準位が存在し、この表面準位によって電子のフェルミレベルがピン止めされているためであると考えられている。なお、横軸を電気陰性度χとした場合にも、図１に示すグラフと同じ傾向のグラフが得られる。
【００１６】
一方で、ナイトライド系半導体材料では、それを構成する元素がもつ電気陰性度の差Δχが１以上であり、ＧａＡｓ及びＳｉと比較して極めて大きく、図２に示すように、絶縁膜等と同様に、勾配係数Ｓ（ΦB／χ）が１程度であることが知られている。
【００１７】
そして、本願発明者がナイトライド系半導体のこのような勾配係数に着目して、図１のような金属の仕事関数ΦMとショットキー障壁高さΦBとの関係を調べたところ、図３に示すように、ＧａＡｓ及びＳｉとは異なり、金属の仕事関数ΦMに対してショットキー障壁高さΦBが顕著に変化することを見出した。本発明は、このような知見に基づいてなされたものであり、ナイトライド系半導体が固有にもつ大きい電気陰性度の差Δχを適切に利用して、ＨＥＭＴにおいてエンハンスメント動作を実現させたものである。例えば、図４に示すように、基板１上にナイトライド系半導体からなるバッファ層２及びバリア層３が順次形成され、バリア層３上にゲート電極４が形成されたＨＥＭＴにおいて、ゲート電極４を構成する金属として仕事関数ΦMが比較的大きい金属を選択し、ゲート電極４の両脇の半導体表面電位ΦSに比べてショットキー障壁高さΦBが大きくなるようにバリア層３の厚さを調整すれば、バリア層３のゲート電極４直下の部分にリセスが形成されていなくても、二次元電子ガスがゲート電極４の下方で存在し得なくなるため、エンハンスメント動作が可能となる。なお、バリア層３の表面は絶縁膜に被覆されていてもよく、また露出していてもよい。
【００１８】
ここで、ゲート電極４を構成する金属の種類とバリア層３の厚さとの関係について、図５を参照して説明する。ゲート電極４を構成する金属の仕事関数をΦM、バリア層３を構成する半導体の電子親和力をγとすると、半導体のショットキー障壁高さ（電位）ΦBは、下記数式１で表される。
【００１９】
【数１】
2005086171.tif 000003
【００２０】
また、半導体のピエゾ分極をＰ、比誘電率をκ、バリア層３の厚さをｄ、バッファ層２及びバリア層３間のヘテロ接合のエネルギ差をΔＥｃ、電荷をｑとすると、ＨＥＭＴの閾値電圧Ｖthは、下記数式２で表される。
【００２１】
【数２】
2005086171.tif 000004
【００２２】
例えば、バッファ層２がＧａＮから構成され、バリア層３がＡｌ0.25Ｇａ0.75Ｎから構成され、ゲート電極４がＰｔから構成されている場合のバリア層３の厚さｄと閾値電圧Ｖthとの関係は、図６のようになる。なお、この場合、仕事関数ΦMは５．７（ｅＶ）、電子親和力γは３．６３（ｅＶ）、エネルギ差ΔＥｃは０．３２（ｅＶ）、比誘電率κは９．４×ε0（＝９．４×８．８５４×１０-12）（Ｆ／ｍ）である。このような条件下では、バリア層３の厚さを６ｎｍ程度とすれば、閾値電圧Ｖthが約０Ｖとなり、リセス構造を採用せずとも、エンハンスメント型ＨＥＭＴを得ることができる。即ち、ゲート電極を構成する金属の種類をバリア層の厚さに応じて適切に選択することにより、容易に閾値電圧を設定することができ、例えば、ショットキー障壁高さ（電位）ΦBを「ΔＥｃ／ｑ＋ｄ×Ｐ／κ」で表される値以上とすることにより、閾値電圧を０以上とすることができる。そして、バリア層の厚さを、ゲート電極を構成する金属の種類に応じて定められる厚さ以下とすることにより、バリア層にリセス構造を形成しなくても、エンハンスメント型ＨＥＭＴを得ることができる。
【００２３】
(第１の実施形態)
次に、本発明の第１の実施形態について説明する。図７は、本発明の第１の実施形態に係る半導体装置を示す断面図である。
【００２４】
本実施形態においては、表面の面方位が（０００１）のサファイア基板１１上に、バッファ層１２及びバリア層１３がヘテロ接合を介して順次形成されている。バッファ層１２は、例えば高抵抗の真性ＧａＮからなり、その厚さは２０００ｎｍ程度である。また、バリア層１３は、例えば真性Ａｌ0.25Ｇａ0.75Ｎからなり、その厚さは１０ｎｍ程度である。なお、後述のように、バッファ層１２のバリア層１３との界面近傍はチャネルとしても機能する。バッファ層１２及びバリア層１３は、例えばエピタキシャル成長法により形成されている。更に、バリア層１３上には、ショットキー接合を介してゲート電極１４が形成され、このゲート電極１４を間に挟むようにしてソース電極１５及びドレイン電極１６が形成されている。ゲート電極１４は、例えばバリア層１３上に順次形成されたＭｏ層１４ａ、Ｐｔ層１４ｂ及びＡｕ層１４ｃから構成されている。また、ソース電極１５及びドレイン電極１６は、例えばバリア層１３上に順次形成されたＴｉ層及Ａｌ層から構成されており、ソース電極１５及びドレイン電極１６のコンタクト抵抗率は２×１０-6（Ω・ｃｍ2）程度である。また、ゲート電極１４の両脇においては、ＡｌＧａＮバリア層１３が露出している。
【００２５】
このように構成された第１の実施形態においては、ゲート電極１４の最下層を構成するＭｏの仕事関数ΦMが４．６（ｅＶ）であり、このバリア層１３に対するショットキー障壁高さΦBが１．０（ｅＶ）であるのに対し、バリア層１３を構成するＡｌＧａＮの半導体表面電位ΦSは０．３〜０．５（ｅＶ）程度である。つまり、ショットキー障壁高さΦBが半導体表面電位ΦSよりも大きい。このため、図４に示すように、ゲート電極１４に電圧が印加されていない状態では、ゲート電極１４の下方では、バッファ層１２のバリア層１３との界面近傍に二次元電子ガスが存在し得ない。一方、閾値電圧よりも高い電圧がゲート電極１４に印加されると、ゲート電極１４の下方においても、バッファ層１２のバリア層１３との界面近傍に二次元電子ガスが存在するようになり、この部分（界面近傍）がチャネルとなってソース電極１５とドレイン電極１６との間に電流が流れる。つまり、本実施形態に係るＨＥＭＴでは、エンハンスメント動作が行われる。
【００２６】
また、本実施形態に係るＨＥＭＴの設計に当たっては、バッファ層１２として真性ＧａＮを用い、バリア層１３として真性ＡｌＧａＮを用い、ゲート電極１４の最下層をＭｏ層１４ａとした場合のバリア層１３の厚さと閾値電圧との関係（図６参照）を予め求めておき、この関係に基づき、閾値電圧が実質的に０となるように、バリア層１３の厚さを１０ｎｍとしている。従って、正の電圧をゲート電極１４に印加すれば、ソース電極１５とドレイン電極１６との間に電流が流れる。
【００２７】
このように、本実施形態では、バリア層１３に対するゲート電極１４直下の掘り込み加工が行われていなくても、確実にエンハンスメント動作が行われる。このため、バリア層１３の加工は不要であり、このようなＨＥＭＴの作製は容易である。
【００２８】
更に、本実施形態では、ゲート電極１４がＭｏ層１４ａ、Ｐｔ層１４ｂ及びＡｕ層１４ｃから構成されているため、熱的な安定性も高い。
【００２９】
なお、Ａｕ層１４の幅をＭｏ層１４ａ及びＰｔ層１４ｂの幅よりも広くしているのは、配線抵抗を下げるためである。
【００３０】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図８は、本発明の第２の実施形態に係る半導体装置を示す断面図である。
【００３１】
本実施形態では、バリア層１３がＳｉＯ2膜１７及びＳｉＮ膜１８からなる保護膜（パッシベーション膜）により覆われている。このため、バリア層１３が外部からの汚染等から保護される。なお、保護膜の構造をＳｉＯ2膜１７及びＳｉＮ膜１８の２層構造としているのは、パッシベーション膜としてＳｉＮ膜１８のみを形成しようとすると、ＳｉＮ膜１８の加工の際にバリア層１３に損傷が生じるのに対し、ＳｉＯ2膜１７を予め形成しておくことにより、このような損傷の発生を防止できるからである。
【００３２】
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。図９は、本発明の第３の実施形態に係る半導体装置を示す断面図である。
【００３３】
本実施形態では、第２の実施形態と比較して、ＳｉＯ2膜１７のゲート電極１４側の端部がゲート電極１４の側面から離間している。つまり、ＳｉＯ2膜１７とゲート電極１４との間に隙間が存在する。保護膜が存在している場合、保護膜が存在しない状態と比較すると、バリア層１３を構成する半導体の表面電位ΦSが高くなる。このため、第２の実施形態では、第１の実施形態と比較すると、表面電位ΦSが高くなる分だけゲート電極１４を構成する金属の仕事関数ΦMを大きくする必要があり、材料の選択の幅が狭くなる。これに対し、本実施形態によれば、表面電位ΦSの上昇が抑制されるため、材料の選択の幅を第２の実施形態よりも広く確保することができる。
【００３４】
（第４の実施形態）
次に、本発明の第４の実施形態について説明する。図１０は、本発明の第４の実施形態に係る半導体装置を示す断面図である。
【００３５】
本実施形態においては、バッファ層１３とソース電極１５との間、及びバッファ層１３とドレイン電極１６との間にキャップ層１９が形成されている。キャップ層１９は、例えばバッファ層１３よりも抵抗が低いｎ+ＧａＮ層から構成され、その厚さは２０ｎｍ程度である。キャップ層１９は、例えばエピタキシャル成長法により形成されている。また、ゲート電極１４の最下層はＭｏ層１４ａではなく、Ｎｉ層１４ｄから構成されている。
【００３６】
このように構成された第４の実施形態では、キャップ層１９の存在により、ソース電極１５及びドレイン電極１６と半導体層との間のオーミックコンタクト抵抗が低くなる。
【００３７】
第４の実施形態における構造を得るためには、例えば、キャップ層１９を構成するｎ+ＧａＮ層を全面に形成した後、このｎ+ＧａＮ層に選択的なエッチング（リセすエッチング）を施し、その後、ｎ+ＧａＮ層から露出したバリア層１３上にゲート電極１４を形成すればよい。
【００３８】
なお、第１〜第４の実施形態に係るＨＥＭＴを製造するに当たっては、ゲート電極１４を形成した後に、例えば５００℃以上の熱処理をゲート電極１４に対して施すことが好ましい。このような熱処理を施すことにより、半導体とゲート金属界面に存在する酸化膜又は変成層等が除去されて比較的清浄な金属−半導体界面が得られる。この結果、密着性がより良好になったり、ゲート電極特性がより安定になったりするため、ゲートリーク電流が低減されると共に、ショットキー障壁高さを本来の値に戻すことも可能な場合がある。例えば、第４の実施形態では、このような熱処理を行った場合には、行わない場合と比較してゲートリーク電流が２桁程度低いものとなる。
【００３９】
また、第２又は第３の実施形態に対して、第４の実施形態のようにソース電極及びドレイン電極とバリア層との間にキャップ層を設けてもよい。また、ゲート電極を構成する金属の種類は特に限定されるものではないが、バリア層とショットキー接合する部分は、Ｍｏ、Ｐｔ、Ｎｉ、Ｔｉ又はＥｒからなることが好ましい。Ｍｏ、Ｎｉ、Ｔｉの各仕事関数は、夫々４．６（ｅＶ）、５．２（ｅＶ）、４．３（ｅＶ）である。更に、ゲート電極のバリア層とショットキー接合する部分がＭｏ層となっている場合、その上にＰｔ層が存在することが好ましく、更にその上に、Ａｕ、Ｃｕ及びＡｌ等の低抵抗金属の金属層が存在することがより好ましい。また、ゲート電極が、Ｎｉ層とその上に形成されたＡｕ層とから構成されていてもよい。なお、これらの積層構造のゲート電極は、下層側から順次堆積することにより形成することができる。
【００４０】
また、第１〜第４の実施形態に対して、ＡｌＧａＮ層（バリア層１３（電子供給層））とＧａＮ層（バッファ層１２（電子チャネル））との位置を入れ替え、ＧａＮ層上にゲート電極がショットキー接合を介して形成された構成となっていてもよい。また、ゲート電極とショットキー接合される第２の化合物半導体層を構成するナイトライド系化合物半導体の種類は特に限定されず、例えばＧａＮ、ＩｎＮ、ＡｌＮや、これらの混晶（ＡｌＧａＮ）等を用いることができる。
【００４１】
更に、上記の知見によればゲート電極を構成する金属の種類に応じて閾値電圧が変化するため、第１〜第４の実施形態に係るエンハンスメント型のＨＥＭＴと並行して、デプレッション型のＨＥＭＴを同一基板上に形成することも容易である。つまり、ゲート電極を形成する工程のみを、エンハンスメント型ＨＥＭＴとデプレッション型ＨＥＭＴとの間で独立して行えば、バッファ層１２の形成、バリア層１３の形成等の他の工程は同時に行うことができる。
【００４２】
また、これらの実施形態をアナログ回路に応用した場合には、部品数が少ない一電源による素子動作が可能である。更に、携帯端末向けのパワー素子としての新たな応用展開や、消費電力が低く、エンハンスメント型ＨＥＭＴ及びデプレッション型ＨＥＭＴを備えた大規模デジタル集積回路への展開も期待できる。
【００４３】
なお、第２の半導体層だけでなく、第１の化合物半導体層もナイトライド系化合物半導体であってもよい。
【００４４】
なお、上記特許文献１〜特許文献４には、ＧａＡｓ系半導体層上にＭｏ等の高融点金属からなるゲート電極を形成して、熱的に安定したショットキーゲートを形成することが記載されているが、ゲート電極を構成する金属と半導体層との間のショットキー障壁電位（高さ）は全く考慮されていない。これに対し、本願発明では、化合物半導体として、ＧａＡｓとは特性が異なるナイトライド系半導体を用い、図２及び図３に示すような、ナイトライド系半導体と金属との間に生じる固有のショットキー障壁高さの変化を利用したものである。従って、本願発明は、少なくとも上記特許文献１〜特許文献４から容易に想到できるものではない。
【００４５】
以下、本発明の諸態様を付記としてまとめて記載する。
【００４６】
（付記１）
第１の化合物半導体層と、
前記第１の化合物半導体層上にヘテロ接合を介して形成されたナイトライド系の第２の化合物半導体層と、
前記第２の化合物半導体層上にショットキー接合を介して形成されたゲート電極と、
前記ゲート電極を挟んで設けられたソース電極及びドレイン電極と、
を有し、
前記第２の化合物半導体層の厚さは、前記ゲート電極を構成する金属の仕事関数に応じて定められる厚さ以下であることを特徴とする半導体装置。
【００４７】
(付記２）
前記ゲート電極に電圧が印加されていない状態で前記ソース電極と前記ドレイン電極との間に電流が流れないことを特徴とする付記１に記載の半導体装置。
【００４８】
(付記３）
前記第２の化合物半導体層の厚さは、前記ソース電極の下方と前記ドレイン電極の下方との間で、実質的に一定となっていることを特徴とする付記１又は２に記載の半導体装置。
【００４９】
(付記４）
前記ゲート電極に正の電圧が印加されると、前記ソース電極と前記ドレイン電極との間に電流が流れることを特徴とする付記１乃至３のいずれか１項に記載の半導体装置。
【００５０】
(付記５）
前記ゲート電極のショットキー障壁電位は、前記第２の化合物半導体層の前記ゲート電極の両脇における表面電位よりも高いことを特徴とする付記１乃至４のいずれか１項に記載の半導体装置。
【００５１】
(付記６）
前記ゲート電極は、前記第２の化合物半導体層の直上に形成され、Ｍｏ、Ｐｔ、Ｎｉ及びＥｒからなる群から選択された１種の金属からなる少なくとも１層の金属層を有することを特徴とする付記１乃至５のいずれか１項に記載の半導体装置。
【００５２】
(付記７）
前記ゲート電極は、
前記第２の化合物半導体層の直上に形成されたＭｏ層と、
前記Ｍｏ層上に形成されたＰｔ層と、
を有することを特徴とする付記１乃至５のいずれか１項に記載の半導体装置。
【００５３】
(付記８）
前記ゲート電極は、前記Ｍｏ層上に形成され、Ａｕ、Ｃｕ及びＡｌからなる群から選択された１種の金属からなる金属層を有することを特徴とする付記７に記載の半導体装置。
【００５４】
(付記９）
前記ゲート電極は、
前記第２の化合物半導体層の直上に形成されたＮｉ層と、
前記Ｎｉ層上に形成されたＡｕ層と、
を有することを特徴とする付記１乃至５のいずれか１項に記載の半導体装置。
【００５５】
(付記１０）
前記第２の化合物半導体層は、ＧａＮ、ＩｎＮ及びＡｌＮ並びにこれらの少なくとも２種を含む混晶からなる群から選択された１種の化合物半導体から構成されていることを特徴とする付記１乃至９のいずれか１項に記載の半導体装置。
【００５６】
(付記１１）
前記第２の化合物半導体層を構成する化合物半導体のピエゾ分極をＰ、比誘電率をκ、厚さをｄとし、前記第１の化合物半導体層及び前記第２の化合物半導体層間のヘテロ接合のエネルギ差をΔＥｃとし、電荷をｑとしたとき、前記ゲート電極のショットキー障壁電位は、ΔＥｃ／ｑ＋ｄ×Ｐ／κで表される値以上であることを特徴とする付記１乃至１０のいずれか１項に記載の半導体装置。
【００５７】
(付記１２）
前記第２の化合物半導体層を覆う絶縁膜を有することを特徴とする付記１乃至１１のいずれか１項に記載の半導体装置。
【００５８】
(付記１３）
前記ゲート電極の下端の周辺において、前記絶縁膜と前記ゲート電極との間に隙間が存在していることを特徴とする付記１２に記載の半導体装置。
【００５９】
(付記１４）
前記第２の化合物半導体層と前記ソース電極及び前記ドレイン電極との間に形成され、前記第２の化合物半導体層よりも抵抗が低い第３の化合物半導体層を有することを特徴とする付記１乃至１３のいずれか１項に記載の半導体装置。
【００６０】
(付記１５）
第１の化合物半導体層を形成する工程と、
前記第１の化合物半導体層上にヘテロ接合を介してナイトライド系の第２の化合物半導体層を形成する工程と、
前記第２の化合物半導体層上にショットキー接合を介してゲート電極を形成する工程と、
を有し、
前記第２の化合物半導体層の厚さを、前記ゲート電極を構成する金属の仕事関数に応じて定められる厚さ以下とすることを特徴とする半導体装置の製造方法。
【００６１】
(付記１６）
前記ゲート電極を形成する工程の後に、熱処理を前記ゲート電極に対して施す工程を有することを特徴とする付記１５に記載の半導体装置の製造方法。
【００６２】
(付記１７）
前記ゲート電極を形成する工程は、前記第２の化合物半導体層の直上に、Ｍｏ、Ｐｔ、Ｎｉ及びＥｒからなる群から選択された１種の金属からなる金属層を形成する工程を有することを特徴とする付記１５又は１６に記載の半導体装置の製造方法。
【００６３】
(付記１８）
前記ゲート電極を形成する工程は、
前記第２の化合物半導体層の直上にＭｏ層を形成する工程と、
前記Ｍｏ層上にＰｔ層を形成する工程と、
を有することを特徴とする付記１５又は１６に記載の半導体装置の製造方法。
【００６４】
(付記１９）
前記ゲート電極を形成する工程は、前記Ｐｔ層上に、Ａｕ、Ｃｕ及びＡｌからなる群から選択された１種の金属からなる金属層を形成する工程を有することを特徴とする付記１８に記載の半導体装置の製造方法。
【００６５】
(付記２０）
前記第２の化合物半導体層を、ＧａＮ、ＩｎＮ及びＡｌＮ並びにこれらの少なくとも２種を含む混晶からなる群から選択された１種の化合物半導体から構成することを特徴とする付記１５乃至１９のいずれか１項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００６６】
【図１】Ｓｉ及びＧａＡｓにおける仕事関数とショットキー障壁高さとの関係を示すグラフである。
【図２】電気陰性度の差と分配係数との関係を示すグラフである。
【図３】ＡｌＮ及びＧａＮにおける仕事関数とショットキー障壁高さとの関係を示すグラフである。
【図４】本発明の機構を示す断面図である。
【図５】ＨＥＭＴにおけるエネルギバンドを示す図である。
【図６】バリア層の厚さと閾値電圧との関係を示すグラフである。
【図７】本発明の第１の実施形態に係る半導体装置（ＨＥＭＴ）を示す断面図である。
【図８】本発明の第２の実施形態に係る半導体装置（ＨＥＭＴ）を示す断面図である。
【図９】本発明の第３の実施形態に係る半導体装置（ＨＥＭＴ）を示す断面図である。
【図１０】本発明の第４の実施形態に係る半導体装置（ＨＥＭＴ）を示す断面図である。
【符号の説明】
【００６７】
１、１１：基板
２、１２：バッファ層
３、１３：バリア層
４、１４：ゲート電極
１４ａ：Ｍｏ層
１４ｂ：Ｐｔ層
１４ｃ：Ａｕ層
１４ｄ：Ｎｉ層
１５：ソース電極
１６：ドレイン電極
１７：ＳｉＯ2膜
１８：ＳｉＮ膜
１９：キャップ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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