(57)【要約】【課題】エミッタ・ベース間の接合容量を低減するために、実効的なエミッタ・ベース間の接合面積を低減する半導体装置およびその製造方法を提供する。【解決手段】基板１０と、基板１０上に形成された第１導電型の第１の半導体領域１３と、少なくとも一部が第１の半導体領域１３と接合する第２の導電型の第２の半導体領域１４と、第２の半導体領域１４の表面に、第１の半導体領域１３と第２の半導体領域１４との接合面から所定の距離離間して形成され、第２の半導体領域１４との接合面から伸びる空乏層１７が第１の半導体領域１３と第２の半導体領域１４との接合面積を狭めるように形成された第１導電型の第３の半導体領域１６とを有する。【選択図】図１
2005072467.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された第１導電型の第１の半導体領域と、
少なくとも一部が前記第１の半導体領域と接合する第２の導電型の第２の半導体領域と、
前記第２の半導体領域の表面に、前記第１の半導体領域と前記第２の半導体領域との接合面から所定の距離離間して形成され、前記第２の半導体領域との接合面から伸びる空乏層が前記第１の半導体領域と前記第２の半導体領域との接合面積を狭めるように形成された第１導電型の第３の半導体領域と
を有する半導体装置。
【請求項２】
前記第２の半導体領域は、前記第１の半導体領域よりもバンドギャップの大きな材料を用いて形成されている
請求項１記載の半導体装置。
【請求項３】
基板と、
前記基板の上面に形成されたコレクタ層と、
前記コレクタ層の上面に形成されたベース層と、
前記ベース層の上面に形成されたエミッタ層と、
前記エミッタ層の表面に、前記ベース層と前記エミッタ層との接合面から所定の距離離間して形成され、前記エミッタ層との接合面から伸びる空乏層が前記ベース層と前記エミッタ層との接合面積を狭めるように形成された前記エミッタ層と異なる導電型の半導体領域と
を有する半導体装置。
【請求項４】
前記基板と前記コレクタ層との間に形成されたサブコレクタ層と、
前記エミッタ層の上面に形成されたエミッタキャップ層と
をさらに有し、
前記サブコレクタ層は、前記コレクタ層よりも導電性不純物を多く含み、
前記エミッタキャップ層は、前記エミッタ層よりも導電性不純物を多く含む
請求項３記載の半導体装置。
【請求項５】
前記コレクタ層の上面に形成されたベース層と前記エミッタ層との接合面から所定の距離離間して形成され、前記エミッタ層との接合面から伸びる空乏層が前記ベース層と前記エミッタ層との接合面積を狭めるように形成された前記エミッタ層と異なる導電型の半導体領域が、前記エミッタ層および前記エミッタキャップ層の表面に形成されている
請求項４記載の半導体装置。
【請求項６】
前記エミッタ層、前記ベース層、および前記コレクタ層が化合物半導体により形成されている
請求項３記載の半導体装置。
【請求項７】
前記半導体領域は、メサ構造に形成された前記エミッタ層の側壁部に形成されている
請求項３記載の半導体装置。
【請求項８】
前記エミッタ層は複数の層から形成され、所定の層の間に前記エミッタ層と同じ導電型のエッチングストッパー層が形成されている
請求項３記載の半導体装置。
【請求項９】
基板に第１導電型の第１の半導体領域を形成する工程と、
少なくとも一部が前記第１の半導体領域と接合する第２導電型の第２の半導体領域を形成する工程と、
前記第２の半導体領域の表面に、前記第１の半導体領域と前記第２の半導体領域との接合面から所定の距離離間して、前記第２の半導体領域との接合面から伸びる空乏層が前記第１の半導体領域と前記第２の半導体領域との接合面積を狭めるような第１導電型の第３の半導体領域を形成する工程と
を有する半導体装置の製造方法。
【請求項１０】
前記第３の半導体領域を形成する工程において、前記第３の半導体領域は第１導電型の導電性不純物を拡散して形成する
請求項９記載の半導体装置の製造方法。
【請求項１１】
基板の上面にコレクタ層を形成する工程と、
前記コレクタ層の上面に、ベース層を形成する工程と、
前記ベース層の上面に、エミッタ層を形成する工程と、
前記エミッタ層の表面に、前記ベース層と前記エミッタ層との接合面から所定の距離離間して、前記エミッタ層との接合面から伸びる空乏層が前記ベース層と前記エミッタ層との接合面を狭めるような、前記エミッタ層と異なる導電型の半導体領域を形成する工程と
を有する半導体装置の製造方法。
【請求項１２】
前記コレクタ層を形成する工程の前に、前記基板と前記コレクタ層との間にサブコレクタ層を形成する工程と、
前記エミッタ層を形成する工程と、前記半導体領域を形成する工程との間に、前記エミッタ層の上面にエミッタキャップ層を形成する工程と
をさらに有する
請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記半導体領域を形成する工程において、前記エミッタ層および前記エミッタキャップ層の表面に、前記半導体領域を形成する
請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記半導体領域を形成する工程において、前記半導体領域は導電性不純物を拡散することにより形成する
請求項１１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、接合を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、バイポーラトランジスタのような接合を有する半導体装置は、高速デジタルＬＳＩや、アナログＩＣなどの基本素子として、広く用いられている。また、超高周波・超高速トランジスタや大電力トランジスタなど、用途に合わせて様々な素子が形成されている。
【０００３】
例えば、化合物系ヘテロバイポーラトランジスタ（Ｈｅｔｅｒｏ  Ｂｉｐｏｌａｒ  Ｔｒａｎｇｉｓｔｏｒ、以下、ＨＢＴとも称する）において、高周波信号を入力した際のエミッタ・ベース間の接合容量を低減するために、エミッタ層におけるメサ構造（以下、エミッタメサ構造とも称する）を微細に形成することが望まれている。現在、エミッタメサ構造はドライエッチングやウェットエッチングなどを用いて形成されているが、エミッタメサ構造の微細化の為に、ウェットエッチング特有のサイドエッチングを用いる場合が多い。
【０００４】
一方、半導体領域を絶縁化する方法、および半導体領域に異なる導電型の半導体領域を形成する方法においては、一般的にイオン注入法あるいは拡散法などが用いられている。
【０００５】
上記のような拡散法を用いて形成された化合物ヘテロバイポーラトランジスタとしては、メサ形状領域の外側のｐ型ベース層領域からｐ型導電性不純物がｎ型エミッタ層領域およびｎ型コレクタ層領域に拡散されてｐ型となったベースコンタクト領域を有し、電流増幅率の低下を防ぐことが知られている（例えば、特許文献１参照）。
【特許文献１】特開２００１−３５８５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記のような従来の半導体装置においては、様々な問題点があった。
例えば、エミッタメサ構造を微細化するためのサイドエッチングは制御が難しく、また、微細化によりエミッタメサ構造の機械的強度は低下する。
【０００７】
また、コンタクト抵抗を低減するために、エミッタメサ構造上に形成されるエミッタ電極の幅を大きくすることが望まれている。しかしながら、エッチングなどにより機械的に微細化されたエミッタメサ構造においては、形成されたエミッタ電極と比較してエミッタメサ構造が小さいので、不安定な構造となる。その結果、歩留りの低下などを招く。
【０００８】
一方、イオン注入法により半導体領域に異なる導電型の半導体領域を形成する方法においては、エミッタ層の側面にイオン注入することは難しい。また、従来のヘテロ接合バイポーラトランジスタにおいて、エミッタキャップ層の導電性不純物濃度は１×１０19ｃｍ-3以上である。このため、イオン注入法により、異なる導電型の半導体領域を形成することは困難である。
【０００９】
さらに、上記の特許文献１のように、拡散法を用いてベース層と同じ導電型の半導体領域をエミッタ層領域およびコレクタ層領域に形成し、ベースコンタクト領域としているが、実効的なエミッタ・ベース接合面積は大きく変化していない。そのため、接合容量を大きく低減させることは困難であると考えられる。
【００１０】
本発明は、上記のような事情に鑑みてなされたものであり、その目的は、エミッタ・ベース間の接合容量を低減し、実効的なエミッタ・ベース間の接合面積を低減する半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、上記の本発明の半導体装置は、基板と、基板上に形成された第１導電型の第１の半導体領域と、少なくとも一部が第１の半導体領域と接合する第２の導電型の第２の半導体領域と、第２の半導体領域の表面に、第１の半導体領域と第２の半導体領域との接合面から所定の距離離間して形成され、第２の半導体領域との接合面から伸びる空乏層が第１の半導体領域と第２の半導体領域との接合面積を狭めるように形成された第１導電型の第３の半導体領域とを有する。
【００１２】
本発明の半導体装置によれば、第２導電型の第２半導体の表面に、第１の半導体領域と第２の半導体領域との接合面から所定の距離離間して形成された第１導電型の第３の半導体領域を有する。
その結果、第３の半導体領域と第２の半導体領域との接合面から伸びる空乏層により、第１の半導体領域と第２の半導体領域との接合面積を狭める。
【００１３】
上記目的を達成するため、上記の本発明の半導体装置は、基板と、基板の上面に形成されたコレクタ層と、コレクタ層の上面に形成されたベース層と、ベース層の上面に形成されたエミッタ層と、エミッタ層の表面に、ベース層とエミッタ層との接合面から所定の距離離間して形成され、エミッタ層との接合面から伸びる空乏層がベース層とエミッタ層との接合面積を狭めるように形成されたエミッタ層と異なる導電型の半導体領域とを有する。
【００１４】
本発明の半導体装置によれば、エミッタ層の表面に、ベース層とエミッタ層との接合面から所定の距離離間して形成されたエミッタ層と異なる導電型の半導体領域を有する。
その結果、半導体領域とエミッタ層との接合面から伸びる空乏層により、ベース層とエミッタ層との接合面積を狭める。
【００１５】
上記目的を達成するため、上記の本発明の半導体装置の製造方法は、基板に第１導電型の第１の半導体領域を形成する工程と、少なくとも一部が第１の半導体領域と接合する第２導電型の第２の半導体領域を形成する工程と、第２の半導体領域の表面に、第１の半導体領域と第２の半導体領域との接合面から所定の距離離間して、第２の半導体領域との接合面から伸びる空乏層が第１の半導体領域と第２の半導体領域との接合面積を狭めるような第１導電型の第３の半導体領域を形成する工程とを有する。
【００１６】
本発明の半導体装置の製造方法によれば、基板に第１導電型の第１の半導体領域を形成する。
次に、少なくとも一部が第１の半導体領域と接合する第２導電型の第２の半導体領域を形成する。
次に、第２の半導体領域の表面に、第１の半導体領域と第２の半導体領域との接合面から所定の距離離間して、第２の半導体領域との接合面から伸びる空乏層が第１の半導体領域と第２の半導体領域との接合面積を狭めるような第１導電型の第３の半導体領域を形成する。
【００１７】
上記目的を達成するため、上記の本発明の半導体装置の製造方法は、基板の上面にコレクタ層を形成する工程と、コレクタ層の上面に、ベース層を形成する工程と、ベース層の上面に、エミッタ層を形成する工程と、エミッタ層の表面に、ベース層とエミッタ層との接合面から所定の距離離間して、エミッタ層との接合面から伸びる空乏層がベース層とエミッタ層との接合面を狭めるような、エミッタ層と異なる導電型の半導体領域を形成する工程とを有する。
【００１８】
本発明の半導体装置の製造方法によれば、基板の上面にコレクタ層を形成し、コレクタ層の上面に、ベース層を形成する。
次に、ベース層の上面に、エミッタ層を形成する。
次に、エミッタ層の表面に、ベース層とエミッタ層との接合面から所定の距離離間して、エミッタ層との接合面から伸びる空乏層がベース層とエミッタ層との接合面を狭めるような、エミッタ層と異なる導電型の半導体領域を形成する。
【発明の効果】
【００１９】
本発明の半導体装置によれば、実効的なエミッタ・ベース間の接合面積を低減し、エミッタ・ベース間の接合容量を低減することができる。
本発明の半導体装置の製造方法によれば、実効的なエミッタ・ベース間の接合面積を低減し、エミッタ・ベース間の接合容量を低減することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明を実施するための最良の形態について図面を参照して説明する。
【００２１】
〔第１の実施形態〕
図１は、本実施形態に係る半導体装置を模式的に示す概略断面図である。
例えば、半絶縁性のＦｅドープされたＩｎＰの単結晶からなる基板１０にｎ型のＩｎＧａＡｓあるいはＩｎＰからなるサブコレクタ層１１が形成され、サブコレクタ層１１の上面の一部にｎ型のＩｎＰからなるコレクタ層１２が形成されている。コレクタ層１２の上面にｐ型のＩｎＧａＡｓからなるベース層１３が形成され、ベース層１３の上面の一部にｎ型のＩｎＰからなるエミッタ層１４が形成されている。エミッタ層１４の上面にはｎ+
型のＩｎＧａＡｓからなるエミッタキャップ層が形成され、ｎｐｎ型のＨＴＢを構成している。
ここで、第１の半導体領域をベース層１３、第２の半導体領域をエミッタ層１４、あるいはエミッタ層１４およびエミッタキャップ層１５、第３の半導体領域を半導体領域１６とする。
【００２２】
ここで、基板１０は、上記のＩｎＰの他、ＧａＡｓなどを用いてもよい。
サブコレクタ層１１は、例えば３００〜５００ｎｍ程度の厚さに形成され、コレクタ層１２は、例えば５００ｎｍ程度の厚さに形成されている。また、ベース層は、例えば５０〜７５ｎｍ程度の厚さに形成され、エミッタ層１２は、例えば１００ｎｍ程度の厚さに形成されている。
【００２３】
エミッタキャップ層１５およびエミッタ層１４は、メサ構造に形成され、ベースコンタクトを形成している。また、ベース層１３およびコレクタ層１２は、メサ構造に形成されている。
【００２４】
さらに、エミッタキャップ層１５の上面にはエミッタ電極１８が形成され、ベース層１３の上面の一部にはベース電極１９が形成され、サブコレクタ層１１の上面の一部にはコレクタ電極２０が形成されている。
上記のエミッタ電極１８、ベース電極１９、およびコレクタ電極２０は、たとえば、Ｔｉを５０ｎｍ、Ｐｔを２０〜３０ｎｍ、Ａｕを１２０ｎｍ積層したものとする。
【００２５】
また、エミッタキャップ層１５およびエミッタ層１４の側壁部において、エミッタキャップ層１５およびエミッタ層１４と異なる導電型の半導体領域１６が形成されている。半導体領域１６とエミッタキャップ層１５およびエミッタ層１４との接合面から空乏層１７が伸びている。
【００２６】
図２は、図１に示す半導体装置のベース層およびエミッタ層周辺の概略拡大図を示す。
ベース層１３の上面にエミッタ層１４が形成され、エミッタ層１４の上面にエミッタキャップ層１５が形成され、エミッタ層１４およびエミッタキャップ層１５は、メサ構造に形成されている。また、エミッタキャップ層１５の上面には、エミッタ電極が形成されている。
さらに、エミッタ層１４およびエミッタキャップ層１５の側壁に半導体領域１６が形成され、エミッタ層１４およびエミッタキャップ層１５との接合面から空乏層１７が形成される。ここで、半導体領域１６はエミッタ層１４およびエミッタキャップ層１５と異なる導電型の導電性不純物が導入されている。
【００２７】
半導体領域１６は、エミッタ層１４とベース層１３との接合面から所定の間隔離間されて形成されている。また、半導体領域１６とエミッタ層１４およびエミッタキャップ層１５との接合面から伸びた空乏層１７は、エミッタ層１４とベース層１３との接合面の端部まで伸び、実効的なエミッタ層１４とベース層１３との接合面積を低下させている。
【００２８】
エミッタ層１１４に異なる導電型の半導体領域を形成する場合、形成される半導体領域の寸法は、例えば、導入される導電性不純物の拡散量および拡散時間により制御することができる。
また、空乏層１７の領域の寸法は、導電性不純物が拡散される半導体材料、半導体材料の導電性不純物濃度、および導入される導電性不純物の拡散濃度により制御することができる。
【００２９】
本実施形態に係る半導体装置においては、エミッタ層１４は、エミッタキャップ層１５をマスクとして上面からエッチングされ、エミッタ層１４の膜厚は、形成された当初よりも薄くなっている。ここで、絶縁膜２０をマスクとして半導体領域１６を形成するとき、拡散が等方的に進むと仮定すると、エッチング後のエミッタ層１４の膜厚以上にエミッタ層１４の側面に拡散させることはできない。その結果、エミッタ層１４の膜厚を１００ｎｍ程度とすると、形成される半導体領域１６は、最大でも片側１００ｎｍ程度となる。
【００３０】
例えば、エミッタ電極１８の幅が１μｍ程度に形成され、それに伴いエミッタキャップ層１５およびエミッタ層１４も幅１μｍ程度、あるいは１μｍ以下でベース層１３と接合されている。このとき、エミッタキャップ層１５およびエミッタ層１４の側壁部に、ベース層１３との接合面から所定の距離離間して、エミッタ層１４の側壁部からそれぞれの片側において１００ｎｍ程度になるように半導体領域１６を形成する。
【００３１】
その結果、半導体領域１６とエミッタ層１４およびエミッタキャップ層１５との接合面から空乏層１７が伸びる。空乏層１７が形成される領域は、遷移領域幅を求める式で求めることができる。同様に、両側壁部のエミッタ層１４およびベース層１３との接合面において、エミッタ層１４と半導体領域１６との接合面から空乏層１７が伸び、接合面が減少する。たとえば、エミッタ層１４およびベース層１３との接合面において、エミッタ層１４と半導体領域１６との接合面から伸びる空乏層１７が、エミッタ層１４およびベース層１３の側壁部から１００ｎｍ程度になるように半導体領域１６が形成されている。
【００３２】
上記のように、例えば、エミッタ層１４の幅が１μｍとすると、エミッタ層１４およびベース層１３の接合面において、空乏層１７により片側１００ｎｍ程度、つまり両側で２００ｎｍ程度、エミッタ層１４の幅を低減することができる。つまり、単純に接合容量は２０％低減されることになる。
ここで、入力電圧に対する出力電流の変化量を示す相互コンダクタンスｇm 、エミッタ・ベース接合容量Ｃf 、ベース・コレクタ接合容量Ｃi をそれぞれ用いて、電流遮断周波数ｆT は近似的に以下の式（１）で示すことができる。
【００３３】
【数１】
2005072467.tif 000003
【００３４】
上記の数式（１）より、接合容量を２０％低減すると、電流遮断周波数ｆT は、約１０％程度向上させることができる。
このように、拡散量により、半導体領域１６を形成する領域を調整し、それに伴い形成される空乏層１７によってベース層１３とエミッタ層１４との接合面積を低減する。その結果、接合容量を低減し、電流遮断周波数を向上させることができる。
【００３５】
本実施形態の半導体装置によれば、エミッタ層１４およびエミッタキャップ層１５の側壁部において、ベース層１３とエミッタ層１４との接合面から所定の距離を隔ててエミッタ層１４と異なる導電型の半導体領域１６が形成されている。その結果、エミッタ層１４と半導体領域１６との接合面から伸びる空乏層１７により、ベース層１３とエミッタ層１４との接合面積を低減することができる。
【００３６】
そのため、エミッタ・ベース接合容量が低減し、上記のように、高周波特性が大幅に改善されることも考えられる。具体的には、電流利得遮断周波数ｆT の向上やパワーアンプ用の素子として用いるときの利得向上が期待できる。
また、実効的にエミッタ・ベース接合界面が外側に露出していないため、表面再結合電流を抑制し、エミッタ注入効率の改善に伴う電流利得βの増加も期待できる。
【００３７】
次に、図３および図４を参照して、本実施形態に係る半導体装置の製造方法を説明する。
【００３８】
まず、図３（ａ）に示すように、例えば、半絶縁性のＦｅがドープされた単結晶ＩｎＰよりなる基板１０の一方の面に、例えば、分子線エピタキシャル（Ｍｏｌｅｃｕｌａｒ
Ｂｅａｍ  Ｅｐｉｔａｘｙ、以下、ＭＢＥとも称する）成長法や、有機金属気相エピタキシャル（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ、以下、ＭＯＣＶＤとも称する）成長法などにより、ｎ型のＩｎＧａＡｓからなるサブコレクタ層１１を形成する。
【００３９】
次に、同様な方法を用いて、サブコレクタ層１１の上面にｎ型のＩｎＰからなるコレクタ層１２を形成し、コレクタ層１２の上面にｐ型のＩｎＧａＡｓからなるベース層１３を形成する。次に、ベース層１３の上面にｎ型のＩｎＰからなるエミッタ層１３を形成し、エミッタ層１３の上面にｎ+ 型のＩｎＧａＡｓからなるエミッタキャップ層１４を形成する。
【００４０】
ここで、エミッタ層１３のｎ型の導電性不純物濃度は、１×１０16ｃｍ-3程度、エミッタキャップ層１４のｎ型の導電性不純物濃度は、１×１０19ｃｍ-3程度とする。
さらに、ｎ型の導電性不純物としては、例えばシリコン、リン、砒素などを用い、ｐ型の導電性不純物としては、例えば炭素、ホウ素などを用いる。
【００４１】
次に、エミッタキャップ層１５の上面にレジスト膜などによりマスクを形成し、Ｔｉ、Ｐｔ、およびＡｕを順に蒸着法などにより成膜し、その後、レジスト膜を除去して所望の領域にエミッタ電極１８となる金属膜を形成する。エミッタ電極１８は、例えば幅１μｍ程度、長さ５μｍ程度に形成される。
【００４２】
次に、図３（ｂ）に示すように、形成されたエミッタ電極１８をマスクとしてエミッタキャップ層１５をエッチングなどにより除去する。続いて、エミッタ電極１８およびエミッタキャップ層１５をマスクとしてエミッタ層１４を所定の厚さエッチングなどにより除去する。エミッタ層１４は、ドライエッチングあるいはウェットエッチングにより除去される。そのとき、エミッタ層１４の全てを除去せず、所定の厚さのみ除去するので、エミッタ層１４のエッチング速度に基づいて所定の厚さが除去されるようにエッチング時間を制御する。
【００４３】
次に、エミッタ層１４の上面にＳｉＮ膜などの絶縁膜３０を形成する。絶縁膜３０は、図示は省略するが、隣り合う他の素子において、導電性不純物の導入を防ぐために形成される。そのため、隣り合う素子に影響がなければ、形成する必要はない。
さらに、絶縁膜３０の上面にレジスト膜３１を形成し、通常のフォトリソグラフィー技術などにより、エミッタ電極１８およびエミッタキャップ層１５およびエミッタ層１４からなるエミッタメサ構造周辺の絶縁膜３０を除去する。その際、エミッタメサ構造の側壁部の絶縁膜３０を完全に除去する。
【００４４】
次に、図３（ｃ）に示すように、レジスト膜３１を除去し、絶縁膜３０をマスクとして、エミッタキャップ層１５およびエミッタ層１４の側壁部表面に、エミッタ層１４と異なる導電型の導電性不純物を導入し、半導体領域１６を形成する。ここでは、エミッタ層１４と異なる導電型としてｐ型の導電性不純物を導入する。具体的には、６００℃程度のジエチルＺｎ雰囲気化中において、Ｚｎを露出したエミッタ層１４およびエミッタキャップ層１５に拡散する。ここで、半導体層をエピタキシャル成長する際の成長温度が６００℃以下の材料を用いて形成されている場合、拡散する温度は６００℃よりも低温となる。なお、ｐ型の導電性不純物としては、上記のＺｎの他に、Ｃｄなどの２族元素を用いることもできる。導入する濃度は、少なくともエミッタ層１４のｎ型の導電性不純物濃度１×１０16ｃｍ-3、およびエミッタキャップ層１５のｎ型の導電性不純物濃度１×１０19ｃｍ-3がそれぞれ空乏化する濃度とする。
【００４５】
ここで、半導体領域１６は、例えば、エミッタ層１４およびエミッタキャップ層１５の表面から１００ｎｍ程度の厚さに形成される。このとき、エミッタメサ構造の近傍において露出されたエミッタ層１４の上面にも同様の厚さで形成される。そのため、エミッタ層１４は、形成される半導体領域１６が下層のベース層１３と接続しないように、形成される半導体領域１６の厚さよりも厚くなければならない。
【００４６】
次に、図４（ｄ）に示すように、半導体領域１６を形成した後、絶縁膜３０を除去する。また、エミッタ層１４をエミッタキャップ層１５をマスクとして除去する。このとき、エミッタ層１４の上面に形成された半導体領域１６も除去され、ベース層１３の上面が露出される。その結果、図示のように、エミッタキャップ層１５およびエミッタ層１４の側壁部の一部において、半導体領域１６が形成される。
【００４７】
次に、図４（ｅ）に示すように、露出されたベース層１３の上面にベース電極１９をリフトオフ法などにより形成する。その後、ベース層１３およびコレクタ層１２とを加工し、ベース・コレクタメサを形成する。さらに、サブコレクタ層１１を必要に応じてパターン加工し、サブコレクタ層１１の上面にコレクタ電極２０を形成する。
このようにして、図４（ｆ）に示すような本実施形態に係る半導体装置が形成される。
【００４８】
本実施形態の半導体装置の製造方法によれば、エミッタ層１４およびエミッタキャップ層１５の表面に、ベース層１３とエミッタ層１４との接合面から所定の距離離間してエミッタ層１４と異なる導電型の半導体領域１６を形成する。半導体領域１６は、拡散法によって形成され、半導体領域１６とエミッタ層１４との接合面から伸びる空乏層１７によって、エミッタ層１４とベース層１３との接合面積を減少させることができる。
また、上記の方法によれば、エミッタ層１４およびエミッタキャップ層１５を微細に加工する必要がなく、エミッタ電極１８の幅を大きく取ることができる。その結果、同じ電流密度を得ようとした際に、エミッタコンタクト抵抗を減少させることができる。
【００４９】
なお、エミッタキャップ層１５およびエミッタ層１４と、それらの側壁部の一部に形成された半導体領域１６との接合面から空乏層１７が伸びている。また、半導体領域１６は、ベース層１３と所定の距離を離間して形成されているので、ベース電極１９に電圧を印加しても半導体領域１６に影響を及ぼすことはない。
【００５０】
本実施形態においては、上記のような材料を用いてＨＢＴを形成したが、用いる材料によって拡散速度が異なる。つまり、異なる導電型の導電性不純物を導入する場合、補償しながら拡散するので、導電性不純物の濃度が薄い領域の方が速く拡散される。このため、エミッタキャップ層１５とエミッタ層１４との組み合わせによっては、より最適な構造を形成することもできる。例えば、Ｚｎの拡散において、ＩｎＧａＡｓはＡｌＧａＡｓよりも拡散速度が速いことが知られている。このように、エミッタ層１４をエミッタキャップ層１５よりも拡散速度の速い材料を用いて形成することにより、容易にエミッタ・ベース接合面積を減少させることができる。
【００５１】
本実施形態に係る半導体装置およびその製造方法は、上記の方法に限定されない。
例えば、基板１としてＩｎＰを用いたが、ＧａＡｓなどを用いてもよい。基板としてＧａＡｓを用いたときは、ベース層１３としてＧａＡｓなどを用いる。
【００５２】
〔第２の実施形態〕
上記の実施形態に係る製造方法においては、エッチング速度により制御してエミッタ層を所定の厚さ除去する。本実施形態においては、エミッタ層が複数の層から形成され、間にエミッタ層と同じ導電型のエッチングストッパー層が形成されている。上層のエミッタ層とエッチングストッパー層とのエッチング選択性により、エッチング層を精度良く所定の厚さ除去し、異なる導電型の半導体領域を形成する。
なお、上記の実施形態と同様の部分は番号を同じくし、説明を省略し、以下、異なる部分についてのみ説明する。
【００５３】
図５は、本実施形態に係る半導体装置を模式的に示す概略断面図である。
例えば、半絶縁性のＦｅドープされたＩｎＰの単結晶からなる基板１０にｎ型のＩｎＧａＡｓからなるサブコレクタ層１１が形成され、サブコレクタ層１１の上面の一部にｎ型のＩｎＰからなるコレクタ層１２が形成されている。コレクタ層１２の上面にｐ型のＩｎＧａＡｓからなるベース層１３が形成され、ベース層１３の上面の一部にｎ型のＩｎＰからなる第１のエミッタ層１４ｂが形成されている。
第１のエミッタ層１４ｂの上面にｎ型のＩｎＧａＡｓからなるエッチングストッパー層２１が形成され、エッチングストッパー層２１の上面に第２のエミッタ層１４ａが形成されている。なお、第２のエミッタ層１４ａは第１のエミッタ層１４ｂと同じ材料で形成されている。
第２のエミッタ層１４ａの上面にはｎ+ 型のＩｎＧａＡｓからなるエミッタキャップ層が形成され、ｎｐｎ型のＨＴＢを構成している。
【００５４】
また、エミッタキャップ層１５、エミッタ層１４ａ，１４ｂ、およびエッチングストッパー層２１の側壁部において、エミッタキャップ層１５、エミッタ層１４、およびエッチングストッパー層２１と異なる導電型の半導体領域１６が形成されている。半導体領域１６とエミッタキャップ層１５、エミッタ層１４、およびエッチングストッパー層２１との接合面から空乏層１７が伸びている。
【００５５】
半導体領域１６は、第１のエミッタ層１４ｂとベース層１３との接合面から所定の間隔離間されて形成されている。また、半導体領域１６とエミッタ層１４、エミッタキャップ層１５、およびエッチングストッパー層２１との接合面から伸びた空乏層１７は、第１のエミッタ層１４ｂとベース層１３との接合面の端部まで形成され、実効的な第１のエミッタ層１４ｂとベース層１３との接合面積を低下させている。
【００５６】
本実施形態の半導体装置によれば、エミッタ層１４およびエミッタキャップ層１５の側壁部において、ベース層１３とエミッタ層１４との接合面から所定の距離を隔ててエミッタ層１４と異なる導電型の半導体領域１６が形成されている。その結果、エミッタ層１４と半導体領域１６との接合面から伸びる空乏層１７により、ベース層１３とエミッタ層１４との接合面積を低減することができる。
【００５７】
次に、図６を参照して、本実施形態に係る半導体装置の製造方法を説明する。本実施形態に係る半導体装置の製造方法は、実質的に上記の実施形態と同様である。
【００５８】
まず、図６（ａ）に示すように、例えば、基板１０の一方の面に、例えば、ＭＢＥ成長法あるいはＭＯＣＶＤ成長法などにより、サブコレクタ層１１を形成する。
次に、同様な方法を用いて、サブコレクタ層１１の上面にコレクタ層１２を形成し、コレクタ層１２の上面にベース層１３を形成する。次に、ベース層１３の上面に第１のエミッタ層１４ｂを形成し、第１のエミッタ層１４ｂの上面にエッチングストッパー層２１を形成する。エッチングストッパー層２１の上面に第２のエミッタ層１４ａを形成し、第２のエミッタ層１４ａの上面にエミッタキャップ層１５を形成する。
次に、エミッタキャップ層１５の上面の一部にリフトオフ法などを用いてエミッタ電極１８を形成する。
【００５９】
次に、形成されたエミッタ電極１８をマスクとしてエミッタキャップ層１５をエッチングなどにより除去する。続いて、エミッタ電極１８およびエミッタキャップ層１５をマスクとして第２のエミッタ層１４ａを除去する。
ここで、第２のエミッタ層１４ａの下層にエッチングストッパー層２１が形成されているので、選択的にエッチングされる。なお、エッチングストッパー層２１は、上記の材料以外にもエミッタ層と同じ導電型を有し、エッチング選択比が異なるものであればよい。
【００６０】
次に、第２のエミッタ層１４ａの上面にＳｉＮ膜などの絶縁膜３０を形成する。絶縁膜３０の上面にレジスト膜３１を形成し、通常のフォトリソグラフィー技術などにより、エミッタ電極１８およびエミッタキャップ層１５およびエミッタ層１４からなるエミッタメサ構造周辺の絶縁膜３０を除去する。その際、エミッタメサ構造の側壁部の絶縁膜３０を完全に除去する。
【００６１】
その後、レジスト膜３１を除去し、絶縁膜３０をマスクとして、エミッタキャップ層１５、第２のエミッタ層１４ａの側壁部、およびエッチングストッパー層２１の表面に、エミッタ層１４ａ，１４ｂと異なる導電型の導電性不純物を導入し、半導体領域１６を形成する。
【００６２】
次に、図６（ｂ）に示すように、半導体領域１６を形成した後、絶縁膜を除去する。また、エッチングストッパー層２１および第１のエミッタ層１４ｂをエミッタキャップ層１５および第１のエミッタ層１４ａをマスクとして除去する。このとき、エッチングストッパー層２１の上面に形成された半導体領域１６は除去され、ベース層１３の上面が露出される。その結果、図示のように、エミッタキャップ層１５およびエミッタ層１４の側壁部の一部において、半導体領域１６が形成される。
【００６３】
その後、露出されたベース層１３の上面にベース電極１９をリフトオフ法などにより形成する。その後、ベース層１３およびコレクタ層１２とを加工し、ベース・コレクタメサを形成する。さらに、サブコレクタ層１１を必要に応じてパターン加工し、サブコレクタ層１１の上面にコレクタ電極２０を形成する。
このようにして、図６（ｃ）に示すような本実施形態に係る半導体装置が形成される。
【００６４】
本実施形態の半導体装置の製造方法によれば、エミッタ層１４およびエミッタキャップ層１５の表面に、ベース層１３とエミッタ層１４との接合面から所定の距離離間してエミッタ層１４と異なる導電型の半導体領域１６を形成する。半導体領域１６は、拡散法によって形成され、半導体領域１６とエミッタ層１４との接合面から伸びる空乏層１７によって、エミッタ層１４とベース層１３との接合面積を減少させることができる。
また、上記の方法によれば、エミッタ層１４を複数の層で構成し、間にエッチング選択比の異なるエッチングストッパー層２１を形成する。その結果、半導体領域１６を形成する際、所望の厚さを確実に除去することができ、ベース層１３に導電性不純物が拡散されるのを防ぐことができる。
【００６５】
本発明の半導体装置およびその製造方法は、上記の実施形態に限定されない。
例えば、半絶縁性の基板として、ＩｎＰを用いたが、ＧａＡｓなどを用いてもよい。そのとき、ベース層は、ＧａＡｓなどを用いて形成される。また、コレクタ層、ベース層およびエミッタ層に導入されている不純物濃度は、所望の特性が得られるように、変更することができる。さらに、各層の膜厚などは、一例であり、限定されるものではない。
その他、本発明の要旨を逸脱しない範囲で種々の変更が可能である。
【図面の簡単な説明】
【００６６】
【図１】図１は、本発明の第１の実施形態に係る半導体装置を模式的に示す概略断面図である。
【図２】図２は、図１に示す半導体装置の一部を模式的に示す概略拡大図である。
【図３】図３は、本発明の第１の実施形態に係る半導体装置の製造工程の主要な工程を順次模式的に示す概略断面図であって、図３（ａ）は、第１の工程を示し、図３（ｂ）は、第２の工程を示し、図３（ｃ）は、第３の工程を示す。
【図４】図４は、図３に引き続き、本発明の第１の実施形態に係る半導体装置の製造工程の主要な工程を順次模式的に示す概略断面図であって、図４（ｄ）は、第４の工程を示し、図４（ｅ）は、第５の工程を示し、図４（ｆ）は、第６の工程を示す。
【図５】図５は、本発明の第２の実施形態に係る半導体装置を模式的に示す概略断面図である。
【図６】図６は、本発明の第２の実施形態に係る半導体装置の製造工程の主要な工程を順次模式的に示す概略断面図であって、図６（ａ）は、第１の工程を示し、図６（ｂ）は、第２の工程を示し、図６（ｃ）は、第３の工程を示す。
【符号の説明】
【００６７】
１０…基板、１１…サブコレクタ層、１２…コレクタ層、１３…ベース層（第１の半導体領域）、１４，１４ａ，１４ｂ…エミッタ層（第２の半導体領域）、１５…エミッタキャップ層、１６…第３の半導体領域（半導体領域）、１７…空乏層、１８…エミッタ電極、１９…ベース電極、２０…コレクタ電極、２１…エッチングストッパー層、３０…絶縁膜、３１…レジスト膜
【図１】
2005072467.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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