(57)【要約】【課題】  各々インピーダンスを持って直列接続された複数の信号線路のうち、前段の信号線路の始端より信号を入力し、後段の信号線路の終端に後段の信号線路のインピーダンスと整合させる終端抵抗が接続された後段の信号線路内より波形乱れの無い出力を得る信号伝達回路及びその設計方法を提供する。【解決手段】  本発明の信号伝達回路は、信号を入力する出力ドライバの出力と前段の信号線路の始端との間に前段の信号線路のインピーダンス値から後段の信号線路のインピーダンス値を引いた差分の抵抗値を持つダンピング抵抗を挿入したことを特徴とする。【選択図】  図１
2005252544.tif 000002
【特許請求の範囲】
【請求項１】
出力ドライバと、前記出力ドライバの出力信号を一端に受け他端に伝達する第１の信号線路と、前記第１の信号線路の他端に一端が接続された第２の信号線路と、前記第２の信号線路の他端に接続され前記第２の信号線路が持つインピーダンスと整合する終端抵抗とを有する信号伝達回路において、前記出力ドライバの出力と前記第１の信号線路の一端との間に挿入されて、前記第１の信号線路のインピーダンス値から前記第２の信号線路のインピーダンス値を引いた差分値の抵抗値を持つダンピング抵抗を有することを特徴とする信号伝達回路。
【請求項２】
前記第２の信号線路は、前記第１の信号線路との接続点を分岐点として複数に分岐した複数の線路からなり、前記複数の線路の各終端に各線路のインピーダンスと整合する前記終端抵抗がそれぞれ接続されているものであり、前記第２の信号線路のインピーダンスは、前記複数の線路の合成インピーダンスであることを特徴とする請求項１記載の信号伝達回路。
【請求項３】
前記複数の線路に接続された前記各終端抵抗の抵抗値は、前記終端抵抗が接続される前記線路のインピーダンス値と同じであり、前記出力ドライバの出力インピーダンス値は、前記第１の信号線路のインピーダンス値と同じであることを特徴とする請求項２記載の信号伝達回路。
【請求項４】
出力ドライバへ信号を入力し、前記出力ドライバと第１の信号線路とが直列接続され、前記出力ドライバと接続されていない方の前記第１の信号線路の線路端で前記第１の信号線路は、信号線路内より信号を分配出力する第２の信号線路と直列接続され、前記第１の信号線路と接続されていない方の線路端である前記第２の信号線路の線路端に接続される終端抵抗の抵抗値を前記第２の信号線路が持つインピーダンスと整合する値にするステップと、前記出力ドライバの出力と前記第１の信号線路との間に挿入されるダンピング抵抗の抵抗値を、前記第１の信号線路のインピーダンス値から前記第２の信号線路のインピーダンス値を引いた差分値の抵抗値にするステップとを有することを特徴とする信号伝達回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は信号伝達回路及びその設計方法に関する。特に信号伝達回路を構成する信号線路の特性インピーダンスの整合がとられる信号伝達回路及びその設計方法に関する。より具体的には、一の信号線路から複数の信号線路への分岐を持ち、更に分岐後の信号線路から信号を分配する場合でも線路系の特性インピーダンスが整合することで分配後の出力信号波形を良好に保つ信号伝達回路及びその設計方法に関する。
【背景技術】
【０００２】
信号伝達回路の信号線路は特性インピーダンスを持つので、何も対処しない場合に信号線路の入力端から入力した信号は開放された信号線路の終端で反射する。すると入力端の信号波形は、入力した信号波形にその反射波を重畳した波形が得られる。この反射波の影響を無くすために、信号線路の終端に終端抵抗を入れてインピーダンスを整合することが一般的に知られている。このようにインピーダンスの整合がとられた信号線路の入力端での信号波形は、入力した信号波形になる。
また、図９のように多層基板２０上に出力ドライバ２と半導体デバイス２１を搭載して、基板２０上の入力端１から入力した信号を半導体デバイス２１内で信号線路が分岐した上で各複数の出力端２４、２５へそれぞれ分配するといった複雑な線路系の場合には、上述した単純な方法で反射の影響を無くせない。このような線路系で伝達する信号として、例えばクロック信号がある。
図９に示した線路系である信号伝達回路は、入力端１と、この入力端１から入力した信号を後段へ伝達する出力ドライバ２と、この出力ドライバ２の出力が伝達される基板２０内の層配線である基板内層配線２２と、この配線２２と接続される半導体デバイス２１の外部端子（点１）と、この端子に接続される半導体デバイス内の層配線であるデバイス内層配線２３と、この配線２３を構成するデバイス内部で分岐された信号線路３と５と、信号線路３から分配された信号を複数出力する出力端２４と、信号線路５から分配された信号を複数出力する出力端２５と、分岐点から伸びる信号線路３と５とをそれぞれ更に伸ばして構成する外部端子及び外部端子を経由して基板２０内に設けられて点６まで伸びる層配線２２とから構成されている。図９の信号伝達回路と等価の概略回路図を図５に示す。この図５において、出力ドライバ２の出力から信号線路３と５へ分岐する迄の層配線のインピーダンスが無視でき、信号線路３と５の各インピーダンスが各々Ｚ２であり、デバイス２１内で分岐後の信号線路３と５の各終端（点６）が各々開放されているとします。この場合に入力端１から信号を入力すると、信号線路３と５の各終端でこの信号は反射を起こす。そこで、これら各終端と接地電位との間に抵抗値がＲｔ＝Ｚ２である終端抵抗４または６を各々接続する。これら終端抵抗により各信号線路３と５は、インピーダンスの整合がとられる。従って各信号線路３と５におけるそれぞれの終端での反射が無くなるので点１における信号の波形は、反射波が重畳されたものとならずに、入力した信号の波形に近い波形が得られる。このようにすると各信号線路３と５から各々分配された信号を出力する出力端２４と２５（図５において図示を省略している。図９を参照のこと。）の各々からも反射波の影響を受けない信号波形が得られることが知られている。
分岐後の各信号線路からそれぞれ分配出力される信号を反射波の影響の無いものとするために図５と同様に各信号線路に終端抵抗を接続したものが、特開２００３−４３０６６に開示されている。
【特許文献１】特開２００３−４３０６６号
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、図９に図示されているように、出力ドライバ２とデバイス２１の外部端子（点１）との間に、実際には基板内の層配線２２で形成されるインピーダンスＺ１を持つ信号線路１２が存在する。出力ドライバ２の出力から図示された線路系全体のインピーダンスを見た場合に、このインピーダンスＺ１の影響により線路系全体のインピーダンスは整合されない。そして点１における信号の波形は、反射成分を含む乱された波形となる。図９の信号伝達回路を実機に組み、図９に対応する回路図である図５における入力端１に入力する信号波形（上側の矩形波）と、信号点１、２、３、４、５と６における信号波形（下側の曲線を伴う各波形）とを図６に示す。また図７の上側の波形は図５の信号伝達回路において入力端１に入力する信号波形であり、下側の波形はレシーバ回路７、８、９、１０と１１から出力される信号波形である。図８は、図７の破線で囲まれた部分の信号波形を拡大して示したものである。なお、Ｒtはそれぞれ４０Ω、Ｚ２はそれぞれ４０Ω、出力ドライバ２の出力インピーダンスは５０Ω、また信号線路１２のインピーダンスＺ１は５０Ωである。信号線路３上の信号波形が反射波の影響の無いものであれば、入力端１から入力された信号は、線路上において入力端１から終端点６へ向かう順である、レシーバ回路７、８、９、１０、１１から、この順に順次遅延された信号として出力される。しかし、図６に示されているように点１における信号が反射成分を含む乱された信号波形である場合に、図８に示されているように各レシーバ回路からの信号の出力順序は、レシーバ回路１０、９、１１、８、７というように上記したものと順番の異なったものとなっている。この順番の異なったものとなる原因は、信号線路３上の信号波形が反射波の影響を受けて乱れた波形となると、この波形の乱れた信号が各レシーバ回路における入力閾値を越える時間も乱れたものとなるためである。結果として図８に表れているように、各レシーバ回路から出力される信号は、その出力順であるタイミングスキューも乱れたものとなっている。
反射波の影響を受けて乱れた波形を持つ信号の影響を軽減するために、出力ドライバ２と信号線路１２との間にダンピング抵抗を挿入することも知られている。この場合は、乱れた信号波形の波高値が下がるものの、乱れた波形が正常な波形となる訳ではなく、乱れた波形を持つ信号が及ぼす後段回路への影響を軽減する効果しか得られない。従って、反射の影響を無くした正常な波形を持つ信号を得て、正常なタイミングスキューを得るという課題にとって、単にダンピング抵抗を入れるという方法は本質的な解決手段になり得ない。
本発明の目的は、出力ドライバ２の出力信号波形を反射の影響の無い正常な波形を持つものとすることで、結果的に各信号線路３と５から分配出力される各出力端２４と２５から出力される各信号をその出力波形が正常な波形を持つようにして、正常なタイミングスキューを得た信号伝達回路とその設計方法とを提供することである。
【課題を解決するための手段】
【０００４】
上記課題を解決するため、
（１）本発明の信号伝達回路は、信号を入力する出力ドライバと、前記出力ドライバと直列接続された第１の信号線路と、前記出力ドライバと接続されていない他方の線路端で前記第１の信号線路と直列接続されて、信号線路内より信号を分配出力する第２の信号線路と、前記第１の信号線路と接続されていない線路端である前記第２の信号線路の終端に接続されて、前記第２の信号線路が持つインピーダンスと整合する終端抵抗とを有する信号伝達回路において、前記出力ドライバの出力と前記第１の信号線路との間に挿入されて、前記第１の信号線路のインピーダンス値から前記第２の信号線路のインピーダンス値を引いた差分値の抵抗値を持つダンピング抵抗を有することを有することを特徴とする。
（２）（１）に記載した本発明の信号伝達回路の前記第２の信号線路は、前記第１の信号線路との接続点を分岐点として複数に分岐した複数の線路からなり、前記複数の線路の各終端に各線路のインピーダンスと整合する前記終端抵抗がそれぞれ接続されているものであり、前記第２の信号線路のインピーダンスは、前記複数の線路の合成インピーダンスであることを特徴とする。
（３）（２）に記載した本発明の信号伝達回路の前記複数の線路に接続された前記各終端抵抗の抵抗値は、前記終端抵抗が接続される前記線路のインピーダンス値と同じであり、前記出力ドライバの出力インピーダンス値は、前記第１の信号線路のインピーダンス値と同じであることを特徴とする。
（４）本発明の信号伝達回路の設計方法は、出力ドライバへ信号を入力し、前記出力ドライバと第１の信号線路とが直列接続され、前記出力ドライバと接続されていない線路端で前記第１の信号線路は、信号線路内より信号を分配出力する第２の信号線路と直列接続され、前記第１の信号線路と接続されていない線路端である前記第２の信号線路の終端に接続される終端抵抗の抵抗値を前記第２の信号線路が持つインピーダンスと整合する値にするステップと、前記出力ドライバの出力と前記第１の信号線路との間に挿入されるダンピング抵抗の抵抗値を、前記第１の信号線路のインピーダンス値から前記第２の信号線路のインピーダンス値を引いた差分値の抵抗値にするステップとを有することを特徴とする。
【発明の効果】
【０００５】
以上のように本発明は、第１の信号線路のインピーダンスと同じ抵抗値を持つ終端抵抗で第１の信号線路を終端してインピーダンス整合をとった第１の信号線路の信号入力端に、インピーダンスを持つ第２の信号線路が接続された線路系において、第１の信号線路との接続端とは他方の第２の信号線路の他端に抵抗を接続したものである。そして、この抵抗を介して第２の信号線路へ信号を入力し、この信号を第２の信号線路経由で第１の信号線路へ信号を伝達する構成を持つものである。そして第１と第２の両信号線路のインピーダンスからこの抵抗の抵抗値を決めることで、この抵抗を介して信号を入力した際に、第１と第２の信号線路の接続点における信号波形を反射の影響の無いものとし、その結果として第１の信号線路から分配される信号の波形も反射の影響を受けない正常な波形にでき、更に分配される各信号をタイミングスキューの問題の無いものとするという課題を解決することができる。反射の影響を受けずに分配された各信号は、各レシーバ回路の持つスレッショルドレベル近辺でもレベルの変動の無い波形となるために、各レシーバ回路から出力される出力信号の出力タイミングのずれも無くなって見え、タイミングスキューの問題も無くなる。
【発明を実施するための最良の形態】
【０００６】
次に、本発明を実施するための最良の形態について図面を参照して説明する。なお、以下の説明において参照する各図においては、他の図と同等部分には同一の符号が付されている。
本発明の信号伝達回路の構成を、図１を用いて説明する。図１において、従来例の図５と異なる点は、信号線路３と５の分岐点である点１と出力インピーダンスＺ１を持つ出力ドライバ２の出力との間にインピーダンスＺ１を持つ信号線路１２と抵抗値Ｒｄを持つダンピング抵抗１３とを点７を介して直列接続したものを挿入したことである。図１に示した線路系である信号伝達回路は、入力端１と、この入力端１から入力した信号を後段へ伝達する出力ドライバ２と、この出力ドライバ２の出力に接続されるダンピング抵抗１３と、ダンピング抵抗１３と直列接続される信号線路１２と、信号線路１２がその終端である点１を介して接続されると共に点１で分岐された信号線路３と５と、信号線路３から分配された信号を各々入力するレシーバ回路７、８、９、１０、１１と、信号線路５から分配された信号を各々入力するレシーバ回路と、分岐点から伸びる信号線路３と５の各終端（点６）に接続された終端抵抗４と６とから構成されている。
ところで、従来例の図９には、元々信号線路１２が存在していたものの、信号線路１２の持つインピーダンスが考慮されていなかった。本発明は、この信号線路１２のインピーダンスの影響を考慮するものである。抵抗１３は、ダンピング抵抗としてとらえれば従来から知られている。しかし、従来のダンピング抵抗としての役割しか考慮されなければ、単に信号の波高値を下げるだけのものに過ぎないことは課題欄に記載した通りである。本発明の発明者は、このダンピング抵抗１３の抵抗値を信号線路１２のインピーダンスと、信号線路３と５の合成インピーダンスとの差分値にすることで点１の信号波形に反射の影響が現れにくいことを見出した。
まず、インピーダンスＺ２を持つ信号線路３と５の各々の終端に接続する終端抵抗４と６の抵抗値ＲｔをインピーダンスＺ２とほぼ同じ値に、
Ｒｔ＝Ｚ２ 
つまり、
（終端抵抗の抵抗値）＝（終端抵抗で終端されてインピーダンス整合される信号線路のインピーダンス値）    …（１）
とすることで、点６から点１へ戻ってくる反射信号を無くす。
また、入力端１から見て直列接続した２つのインピーダンスのうちで後段のインピーダンスである信号線路３と５の合成インピーダンスは、線路３と線路５のそれぞれＺ２の値を持つ両インピーダンスが並列になっているので、Ｚ２／２である。次に、前段の信号線路１２のインピーダンスはＺ１であり、この場合にダンピング抵抗１３の抵抗値Ｒｄを、
Ｒｄ＝Ｚ１−（Ｚ２／２）
つまり、
（ダンピング抵抗の抵抗値）＝（前段の信号線路のインピーダンス）−（後段の信号線路の（合成）インピーダンス）    …（２）
とすることで、本発明者はインピーダンスＺ１を持つ信号線路１２の影響による点１における信号波形の乱れを無くすことができるという知見を得た。この点を実際の製品の各信号点につき信号波形を観測することにより検証する。
図２は、図１の信号伝達回路においてＺ１＝５０ΩかつＲｔ＝Ｚ２＝４０Ωにした場合、つまり課題欄で説明した図５における条件と同じにし、入力端１への入力信号波形（上側の矩形波）と、信号点１、２、３、４、５、６における信号波形（下側の曲線を伴う波形）を示す。信号線路３と５の各インピーダンスＺ２は、各終端抵抗Ｒｔと整合されている。この場合に後段の合成インピーダンスはＺ２／２＝２０Ωであり、式（２）に従ってＲｄ＝３０Ωとしている。
また図３の上側の波形は図１の信号伝達回路において入力端１に入力する信号波形であり、下側の波形はレシーバ回路７、８、９、１０と１１から出力される信号波形である。図４は、図３の破線で囲まれた部分の信号波形を拡大して示したものである。信号線路３上の信号波形が反射波の影響の無いものであれば、入力端１から入力された信号は、線路上において入力端１から終端点６へ向かう順番である、レシーバ回路７、８、９、１０、１１から、この順に順次遅延された信号として出力される。図４において、レシーバ回路７、８、９、１０、１１というように出力される信号波形の順番が上記したものと同じになっている。この正しい順番となった原因は、信号線路３上の信号波形が反射波の影響の無い波形であると、この波形を持つ信号が各レシーバ回路における入力閾値を越える時間もこの各出力信号波形の表れる順番となったためである。以上、図４に示されているように、各レシーバ回路から出力される信号は、その出力順であるタイミングスキューも正しい順番となっている。
ところで、図１においては点１で分岐する信号線路が２本に分かれている例を示し、Ｚ２とＲｔを整合させ、かつ式（２）に従ったＲｄ値にすれば図４のように正常なタイミングスキューを持つ出力信号波形が得られることを示した。この効果は、点１において信号線路が分岐せずに１本の信号線路であっても得ることができる。但し、この後段の信号線路がこの線路のインピーダンス値と同じ抵抗値を持つ抵抗により終端され、更に（２）式の関係を満たすダンピング抵抗値を持つ抵抗を挿入することが必要である。
【図面の簡単な説明】
【０００７】
【図１】本発明の実施の一形態による信号伝達回路の概略構成を示す図である。
【図２】図１の入力端１への入力信号波形（上）と信号点１、２、３、４、５と６の信号波形（下）である。
【図３】図１の入力端１への入力信号波形（上）とレシーバ回路７、８、９、１０と１１の出力信号波形（下）である。
【図４】図３の破線で囲まれた信号波形の部分拡大図である。
【図５】背景技術における信号伝達回路の概略構成を示す図である。
【図６】図５の入力端１への入力信号波形（上）と信号点１、２、３、４、５と６の信号波形（下）である。
【図７】図５の入力端１への入力信号波形（上）とレシーバ回路７、８、９、１０と１１の出力信号波形（下）である。
【図８】図７の破線で囲まれた信号波形の部分拡大図である。
【図９】背景技術における信号伝達回路の具体的な一実施技術例の構成図である。
【符号の説明】
【０００８】
１        ：  入力端
２        ：  出力ドライバ
３、５    ：  信号線路
４、６    ：  終端抵抗
７、８、９、１０、１１    ：  レシーバ回路
１２      ：  信号線路
１３      ：  ダンピング抵抗
２０      ：  デバイス搭載基板
２２      ：  基板内層配線
２３      ：  デバイス内層配線
２４、２５：  出力端
【図１】
2005252544.tif 000003
【図２】
2005252544.tif 000004
【図３】
2005252544.tif 000005
【図４】
2005252544.tif 000006
【図５】
2005252544.tif 000007
【図６】
2005252544.tif 000008
【図７】
2005252544.tif 000009
【図８】
2005252544.tif 000010
【図９】
2005252544.tif 000011