(57)【要約】【課題】  ナノメーターオーダーの厚さの誘電膜を具備しつつも静電容量が大きく、かつ従来に比べて漏れ電流の低いキャパシタ、ならびに正確かつ信頼性の高いメモリ装置を提供する。【解決手段】  下部電極、誘電膜および上部電極を備える半導体装置のキャパシタにおいて、前記誘電膜が相異なる複数のバンドギャップを持つことを特徴とする半導体装置のキャパシタおよびそれを備えるメモリ装置。【選択図】  図５
2005064522.tif 000002
【特許請求の範囲】
【請求項１】
下部電極と、
前記下部電極の上に形成された複数のバンドギャップを持つ誘電膜と、
前記誘電膜の上に形成された上部電極と、を含むことを特徴とする半導体装置のキャパシタ。
【請求項２】
前記誘電膜は、
前記下部電極の上に形成された、第１バンドギャップを持つ第１誘電膜と、
前記第１誘電膜の上に形成された、第２バンドギャップを持つ第２誘電膜と、
前記第２誘電膜の上に形成された、第３バンドギャップを持つ第３誘電膜と、を含むことを特徴とする請求項１に記載の半導体装置のキャパシタ。
【請求項３】
前記第１バンドギャップ、第２バンドギャップおよび第３バンドギャップは、次の関係を満たすことを特徴とする請求項２に記載の半導体装置のキャパシタ。
第２バンドギャップ＜第１バンドギャップ＝第３バンドギャップ
【請求項４】
前記第１バンドギャップ、第２バンドギャップおよび第３バンドギャップは、次の関係を満たすことを特徴とする請求項２に記載の半導体装置のキャパシタ。
第２バンドギャップ＜第１バンドギャップ＜第３バンドギャップ
【請求項５】
前記第１バンドギャップ、第２バンドギャップおよび第３バンドギャップは、次の関係を満たすことを特徴とする請求項２に記載の半導体装置のキャパシタ。
第２バンドギャップ＜第３バンドギャップ＜第１バンドギャップ
【請求項６】
前記第１誘電膜と前記第２誘電膜の間に、前記第１バンドギャップと前記第２バンドギャップの間のバンドギャップを持つ誘電膜がさらに設けられていることを特徴とする請求項２に記載の半導体装置のキャパシタ。
【請求項７】
前記第２誘電膜と前記第３誘電膜の間に、前記第２バンドギャップと前記第３バンドギャップの間のバンドギャップを持つ誘電膜がさらに設けられていることを特徴とする請求項２に記載の半導体装置のキャパシタ。
【請求項８】
前記第１誘電膜は、ＨｆＯ2膜、Ａｌ2Ｏ3膜、Ｌａ2Ｏ3膜およびＰｒ2Ｏ3膜よりなる群から選択されたいずれか一つであることを特徴とする請求項２に記載の半導体装置のキャパシタ。
【請求項９】
前記第２誘電膜は、ＴｉＯ2膜、Ｔａ2Ｏ5膜、ＳｒＴｉＯ3膜、ＢａＴｉＯ3膜、ＰｂＴｉＯ3膜、（Ｔａ，Ｎｂ）2Ｏ5膜および（Ｔａ，Ｗ）2Ｏ5膜よりなる群から選択されたいずれか一つであることを特徴とする請求項２に記載の半導体装置のキャパシタ。
【請求項１０】
前記第３誘電膜は、ＨｆＯ2膜、Ａｌ2Ｏ3膜、Ｌａ2Ｏ3膜およびＰｒ2Ｏ3膜よりなる群から選択されたいずれか一つであることを特徴とする請求項２に記載の半導体装置のキャパシタ。
【請求項１１】
前記第２誘電膜と前記第３誘電膜の間に、前記第２バンドギャップと前記第３バンドギャップ間のバンドギャップを持つ誘電膜がさらに設けられていることを特徴とする請求項６に記載の半導体装置のキャパシタ。
【請求項１２】
トランジスタおよびそのトランジスタに連結されたキャパシタを備える半導体メモリ装置において、
前記キャパシタは、
前記トランジスタに連結された下部電極と、
前記下部電極の上に形成された、複数のバンドギャップを持つ誘電膜と、
前記誘電膜の上に形成された上部電極と、を含むことを特徴とする半導体メモリ装置。
【請求項１３】
前記誘電膜は、
前記下部電極の上に形成された、第１バンドギャップを持つ第１誘電膜と、
前記第１誘電膜の上に形成された、第２バンドギャップを持つ第２誘電膜と、
前記第２誘電膜の上に形成された、第３バンドギャップを持つ第３誘電膜と、を含むことを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１４】
前記第１バンドギャップ、第２バンドギャップおよび第３バンドギャップは、次の関係を満たすことを特徴とする請求項１３に記載の半導体メモリ装置。
第２バンドギャップ＜第１バンドギャップ＝第３バンドギャップ
【請求項１５】
前記第１バンドギャップ、第２バンドギャップおよび第３バンドギャップは、次の関係を満たすことを特徴とする請求項１３に記載の半導体メモリ装置。
第２バンドギャップ＜第１バンドギャップ＜第３バンドギャップ
【請求項１６】
前記第１バンドギャップ、第２バンドギャップおよび第３バンドギャップは、次の関係を満たすことを特徴とする請求項１３に記載の半導体メモリ装置。
第２バンドギャップ＜第３バンドギャップ＜第１バンドギャップ
【請求項１７】
前記第１誘電膜と前記第２誘電膜の間に、前記第１バンドギャップと前記第２バンドギャップの間のバンドギャップを持つ誘電膜がさらに設けられていることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１８】
前記第２誘電膜と前記第３誘電膜の間に、前記第２バンドギャップと前記第３バンドギャップの間のバンドギャップを持つ誘電膜がさらに設けられていることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１９】
前記第１誘電膜は、ＨｆＯ2膜、Ａｌ2Ｏ3膜、Ｌａ2Ｏ3膜およびＰｒ2Ｏ3膜よりなる群から選択されたいずれか一つであることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項２０】
前記第２誘電膜は、ＴｉＯ2膜、Ｔａ2Ｏ5膜、ＳｒＴｉＯ3膜、ＢａＴｉＯ3膜、ＰｂＴｉＯ3膜、（Ｔａ，Ｎｂ）2Ｏ5膜および（Ｔａ，Ｗ）2Ｏ5膜よりなる群から選択されたいずれか一つであることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項２１】
前記第３誘電膜は、ＨｆＯ2膜、Ａｌ2Ｏ3膜、Ｌａ2Ｏ3膜およびＰｒ2Ｏ3膜よりなる群から選択されたいずれか一つであることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項２２】
前記第２誘電膜と前記第３誘電膜の間に、前記第２バンドギャップと前記第３バンドギャップの間のバンドギャップを持つ誘電膜がさらに設けられていることを特徴とする請求項１７に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、より詳細には半導体装置のキャパシタおよびそれを備えるメモリ装置に関する。
【背景技術】
【０００２】
半導体装置、例えば、メモリ装置はトランジスタおよびキャパシタを備える。前記キャパシタは、データを正常な状態に長く維持できなければならない。このために前記キャパシタは一定値以上の静電容量を有する。
【０００３】
ところが、メモリ装置の集積度が高くなるにつれて、キャパシタを形成する領域が減少した。それにも拘わらず、キャパシタに必要な静電容量はそのままであるか、あるいはかえって大きくなりつつある。
【０００４】
このような状況の中で、高集積メモリ装置に適用できるキャパシタに関する研究が活発に進められている。この研究では、主にキャパシタの誘電体の厚さを薄くする方法、強誘電体を使用する方法、または前記両方法を混用する方法が使われる。
【０００５】
図１は、従来の半導体装置のキャパシタの断面図を示す。
図１に示すとおり、従来のキャパシタは、下部電極１０、ハフニウム酸化膜１２および上部電極１４よりなる。
【０００６】
メモリ装置の集積度が高くなるにつれて、図１に図示された従来のキャパシタでは漏れ電流が増加することになる。
【０００７】
すなわち、前記従来のキャパシタを高集積メモリ装置に適用するためには、誘電膜として使われているハフニウム酸化膜１２の厚さをなるべく薄くすることが望ましい。しかし、ハフニウム酸化膜１２の厚さが薄くなると、例えば、ハフニウム酸化膜１２の厚さが４．５ｎｍ程度になると、キャパシタの漏れ電流が急激に増加する。したがって、前記従来のキャパシタを含むメモリ装置の場合、正常な動作が困難になる。
【０００８】
図２は、ハフニウム酸化膜１２の厚さに対する、図１に図示されたキャパシタの漏れ電流特性変化を示すグラフである。
【０００９】
図２において、第１グラフＧ１および第２グラフＧ２は、ハフニウム酸化膜１２の厚さが４．５ｎｍよりはるかに厚い時の漏れ電流特性を示す。そして、第３グラフＧ３および第４グラフＧ４は、ハフニウム酸化膜１２の厚さが４．５ｎｍ程度である時の漏れ電流特性を示す。また、第１グラフＧ１および第３グラフＧ３は、ハフニウム酸化膜１２を所望の厚さより薄く形成した時の漏れ電流密度を示す。また、第２グラフＧ２および第４グラフＧ４は、ハフニウム酸化膜１２を所望の厚さに積層した後の漏れ電流密度を示す。第１グラフＧ１および第２グラフＧ２と、第３グラフＧ３および第４グラフＧ４とを比較すると、ハフニウム酸化膜１２の厚さが４．５ｎｍ程度の時に、キャパシタの漏れ電流が急激に増加するということが分かる。
【００１０】
一方、ハフニウム酸化膜１２の代わりに、多成分系の強誘電体膜、例えば、ＳＴＯ（ＳｒＴｉＯ3）膜が使われることがある。しかし、図３に図示されたように、キャパシタが複雑な構造を持つ場合には、強誘電体膜Ｍ３中の陽イオンの比率が変化してキャパシタの電気的特性が悪くなる。このことは、図４の第５グラフＧ５を参照することによって分かる。第５グラフＧ５は、強誘電体膜Ｍ３、例えば、ＳＴＯ膜におけるストロンチウム（Ｓｒ）とチタン（Ｔｉ）の比（Ｓｒ／Ｔｉ）を、図３に図示されたキャパシタの複数の領域（１…９）で測定した結果を示す。
【００１１】
第５グラフＧ５から、強誘電体膜Ｍ３は、キャパシタの最上面１でチタンよりストロンチウムの比率が高い一方、キャパシタの底面９へ行くほどチタンの比率が高くなることが分かる。
【００１２】
なお、図３に図示されたキャパシタには、説明の便宜のため、上部電極は図示されていない。そして、図３で参照符号Ｍ１はシリコン酸化膜（ＳｉＯ2）を、Ｍ２は下部電極を表す。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明が解決しようとする技術的課題は、前述した従来技術の問題点を改善するためのものであり、ナノメータオーダーの厚さの誘電膜を備える、静電容量が大きく、かつ漏れ電流特性にも優れた半導体装置のキャパシタを提供するところにある。
【００１４】
本発明が解決しようとする他の技術的課題は、前記キャパシタを備える半導体メモリ装置を提供するところにある。
【課題を解決するための手段】
【００１５】
前記技術的課題を達成するために、本発明は、下部電極、誘電膜および上部電極を備える半導体装置のキャパシタにおいて、前記誘電膜が複数のバンドギャップを持つことを特徴とする半導体装置のキャパシタを提供する。
【００１６】
前記誘電膜は、前記下部電極の上に形成された、第１バンドギャップを持つ第１誘電膜と、前記第１誘電膜の上に形成された、第２バンドギャップを持つ第２誘電膜と、前記第２誘電膜の上に形成された、第３バンドギャップを持つ第３誘電膜と、を含む。この時、前記第１バンドギャップ、第２バンドギャップおよび第３バンドギャップは、次の関係を満たす。第１に、第２バンドギャップ＜第１バンドギャップ＝第３バンドギャップ。第２に、第２バンドギャップ＜第１バンドギャップ＜第３バンドギャップ。第３に、第２バンドギャップ＜第３バンドギャップ＜第１バンドギャップ。
【００１７】
本発明の他の実施形態によれば、第１誘電膜と第２誘電膜の間に、前記第１バンドギャップと前記第２バンドギャップの間のバンドギャップを持つ誘電膜をさらに設けてもよい。
また、前記第２誘電膜と第３誘電膜の間に、前記第２バンドギャップと前記第３バンドギャップの間のバンドギャップを持つ誘電膜をさらに設けてもよい。
【００１８】
前記他の技術的課題を達成するために、本発明は、トランジスタおよびそのトランジスタに連結されたキャパシタを備える半導体メモリ装置において、前記キャパシタは、前記トランジスタに連結された下部電極と、前記下部電極の上に形成された複数のバンドギャップを持つ誘電膜と、前記誘電膜の上に形成された上部電極と、を含むことを特徴とする半導体メモリ装置を提供する。
【発明の効果】
【００１９】
本発明を用いれば、ナノメータオーダーの厚さの誘電膜を具備しつつも静電容量が大きく、かつ従来に比べて漏れ電流の低いキャパシタを具現でき、正確かつ信頼性の高いメモリ装置を具現できる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態による半導体装置のキャパシタおよびそれを備えるメモリ装置について、添付図面を参照して詳細に説明する。なお、図面に図示された層や領域等の厚さは、説明の便宜のために誇張して図示されたものである。
【００２１】
図５は、本発明の実施形態による半導体装置のキャパシタの断面図である。
図５に示すとおり、本発明の実施形態による半導体装置のキャパシタ（以下、本発明のキャパシタと略す）は、下部電極４０と、その下部電極４０に対向する上部電極５０とを備える。
【００２２】
下部電極４０は、導電性不純物がドーピングされたシリコン層（Ｓｉ）が望ましいが、他の導電層、例えば、チタンナイトライド層（ＴｉＮ）であってもよい。上部電極５０は、チタンナイトライド層であることが望ましいが、導電性不純物がドーピングされたシリコン層などの他の導電層であってもよい。
【００２３】
下部電極４０と上部電極５０の間に、誘電膜ＤＬが存在する。誘電膜ＤＬは、バンドギャップが相異なる、したがって誘電率が相異なる誘電膜が順次積層されたものである。
【００２４】
具体的に、誘電膜ＤＬは、下部電極４０の上に形成された第１誘電膜４２、前記第１誘電膜４２の上に形成された第２誘電膜４４、および第２誘電膜４４上に形成された第３誘電膜４６からなる３つの誘電膜が順次積層されて構成される。第１誘電膜４２は第１バンドギャップを持ち、第２誘電膜４４は第２バンドギャップを持ち、第３誘電膜４６は第３バンドギャップを持つ。この時、前記第２バンドギャップは、前記第１バンドギャップおよび前記第３バンドギャップより小さいことが望ましい。そして、前記第１および第３バンドギャップは、同一であることが望ましい。
【００２５】
第１誘電膜４２、第２誘電膜４４および第３誘電膜４６が、前記のバンドギャップ分布を持つ場合、バンドギャップが大きい誘電膜、例えば、第３誘電膜４６を通過した電子はバンドギャップの小さな第２誘電膜４４に出合ってフォノン散乱を引き起こす。これにより、前記電子は、第２誘電膜４４の次に存在するバンドギャップ、すなわち第１誘電膜４２を通過できなくなる。
【００２６】
このような原因で誘電膜ＤＬの漏れ電流が低減されるが、漏れ電流が減る原因が、誘電膜ＤＬを構成する第１誘電膜４２、第２誘電膜４４および第３誘電膜４６の厚さではなく、それらのバンドギャップ間の関係にある。そのため、第１誘電膜４２、第２誘電膜４４および第３誘電膜４６の厚さを薄くしても誘電膜ＤＬの良好な漏れ電流特性はそのまま維持でき、したがって、誘電膜ＤＬの厚さをきわめて薄くすることができる。例えば、第１誘電膜４２、第２誘電膜４４および第３誘電膜４６の厚さはそれぞれ２〜１０ｎｍであるが、この厚さ範囲で第１誘電膜４２、第２誘電膜４４および第３誘電膜４６の厚さはいずれも同一であることが望ましい。
【００２７】
第１誘電膜４２および第３誘電膜４６は、それぞれハフニウム酸化膜（ＨｆＯ2）、アルミニウム酸化膜（Ａｌ2Ｏ3）、ランタン酸化膜（Ｌａ2Ｏ3）およびプラセオジム酸化膜（Ｐｒ2Ｏ3）よりなる群から選択されるいずれか一つであることが望ましい。そして第２誘電膜４４は、チタン酸化膜（ＴｉＯ2）が望ましいが、タンタル酸化膜（Ｔａ2Ｏ5）、ＳＴＯ（ＳｒＴｉＯ3）膜、ＢＴＯ（ＢａＴｉＯ3）膜、ＰＴＯ（ＰｂＴｉＯ3）膜、ＴＮＯ（（Ｔａ，Ｎｂ）2Ｏ5）膜またはＴＷＯ（（Ｔａ、Ｗ）2Ｏ5）膜であってもよい。
【００２８】
次に、本発明の実施形態によるキャパシタの優れた漏れ電流特性を検証するための実験について説明する。
【００２９】
第１実験において、第１誘電膜４２、第２誘電膜４４および第３誘電膜４６は、それぞれＬａ2Ｏ3膜、ＴｉＯ2膜およびＬａ2Ｏ3膜で形成した。第２実験では、第１誘電膜４２、第２誘電膜４４および第３誘電膜４６は、ＨｆＯ膜、ＴｉＯ2膜およびＨｆＯ膜で形成した。この時、第１誘電膜４２、第２誘電膜４４および第３誘電膜４６の合計の厚さはナノメータの厚さに形成した。
【００３０】
図６および図７は、前記実験の結果を示すグラフである。
図６は、前記実験において、第１誘電膜４２、第２誘電膜４４および第３誘電膜４６を完全に積層する前に測定した、例えば、第１誘電膜４２のみを積層した後に測定した漏れ電流密度（以下、「第１漏れ電流密度」という）を示し、図７は、第１誘電膜４２、第２誘電膜４４および第３誘電膜４６を完全に積層した後の漏れ電流密度（以下、「第２漏れ電流密度」という）を示す。
【００３１】
図６および図７において、第６グラフＧ６および第８グラフＧ８は、水平に置いた基板の１箇所で測定した漏れ電流密度を示す。第７グラフＧ７および第９グラフＧ９は、基板の他の個所で測定した漏れ電流密度を示す。
【００３２】
前記１箇所は基板のフラットゾーンに近い場所であり、前記他の個所は前記フラットゾーンと対向する場所である。
【００３３】
図６のグラフＧ６、Ｇ７と図７のグラフＧ８、Ｇ９とを比較すると、前記第１漏れ電流密度に比べて前記第２漏れ電流密度が低いということが分かる。
【００３４】
また、ｎｍ厚さのハフニウム酸化膜を誘電膜として備える従来のキャパシタの漏れ電流特性を示す図２の第３グラフＧ３および第４グラフＧ４と、図７の第８グラフＧ８および第９グラフＧ９とを比較すると、所定の電圧、例えば±１Ｖの電圧が印加された時、従来技術によるキャパシタの漏れ電流密度は０．０１Ａ／ｃｍ2程度であるのに対して、本発明の実施形態のキャパシタの漏れ電流密度は、はるかに低い１×１０-7Ａ／ｃｍ2と１×１０-6Ａ／ｃｍ2の間であることが分かる。
【００３５】
このような結果は、本発明のキャパシタの漏れ電流密度は、従来技術によるキャパシタの漏れ電流密度よりはるかに低く、したがって、本発明のキャパシタの静電容量は、従来技術によるキャパシタの静電容量よりはるかに大きいということを意味する。
【００３６】
一方、図５に図示したキャパシタは、下部電極４０の上に、第１誘電膜４２、第２誘電膜４４および第３誘電膜４６の順に順次積層した後、第３誘電膜４６の上に上部電極５０を積層することによって形成できる。この時、第１誘電膜４２、第２誘電膜４４および第３誘電膜４６は、それぞれ２ｎｍ〜１０ｎｍに形成できる。
【００３７】
また、第１誘電膜４２、第２誘電膜４４および第３誘電膜４６は、一般的な蒸着方法、例えば、化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、ＣＶＤ）方法を利用して形成できるが、第１誘電膜４２、第２誘電膜４４および第３誘電膜４６がｎｍレベルの厚さに形成されることを考慮すると、原子層堆積（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ、ＡＬＤ）方法を利用して形成することが望ましい。
【００３８】
引続き、図５に図示したキャパシタを含むメモリ装置（以下、「本発明のメモリ装置」と略す）について説明する。
【００３９】
図８は、図５に示す本発明の実施形態に係るキャパシタを含むメモリ装置の断面図である。
図８に示すとおり、本発明のメモリ装置は、基板７０に、導電性不純物が注入された第１領域７４および第２領域７６を有する。第１領域７４および第２領域７６は、所定の間隔を開けて離隔されている。第１領域７４はソース領域であり、第２領域７６はドレイン領域である。第１領域７４と第２領域７６の間の基板７０にチャンネル領域が形成され、前記チャンネル領域上にゲート積層物７２が形成される。ゲート積層物７２は、印加される電圧によって第１領域７４および第２領域７６の間に形成されたチャンネル領域をスイッチングする役割を有する。ゲート積層物７２は、ゲート絶縁膜（図示せず）およびゲート導電層（図示せず）を含む。基板７０と、第１領域７４および第２領域７６と、ゲート積層物７２とは、ＭＯＳＦＥＴを構成する。基板７０の上にゲート積層物７２を覆う第１層間絶縁膜７８が形成されており、第１層間絶縁膜７８に第２領域７６を露出する第１コンタクトホール８０が形成されている。第１コンタクトホール８０は、第１導電性プラグ８２、例えば、導電性不純物がドーピングされたポリシリコンが充填されている。第１層間絶縁膜７８の上に、第１導電性プラグ８２の前面を覆うキャパシタＣが形成されている。キャパシタＣは、図５に図示したキャパシタと同一であることが望ましい。キャパシタＣの下部電極４０および第１導電性プラグ８２は、同じ導電性物質で形成されていることが望ましいが、異なる導電性物質で形成されていてもよい。第１層間絶縁膜７８の上に、キャパシタＣを覆う第２層間絶縁膜８４が形成されている。第１層間絶縁膜７８および第２層間絶縁膜８４には、第１領域７４の一部を露出する第２コンタクトホール８６が形成されている。第２コンタクトホール８６には、第２導電性プラグ８８が充填されている。第２導電性プラグ８８は、例えば、導電性不純物がドーピングされたポリシリコンであることが望ましいが、他の導電性物質でもよい。第２層間絶縁膜８４の上に、第２導電性プラグ８８の前面を覆う導電層９０が形成されている。導電層９０は、ゲート積層物７２に垂直な方向に形成されたビットラインである。導電層９０および第２導電性プラグ８８は、同じ導電性物質で形成されていることが望ましいが、異なる導電性物質で形成されていてもよい。
【００４０】
本発明のメモリ装置において、キャパシタに保存されたデータは、正常な状態で長期間保存できる。これは、すなわち、長時間経過した後にも保存されたデータを正常に読み取れることを意味し、これによって、前述したメモリ装置の信頼性が向上する。
【００４１】
前述したように、本発明によるキャパシタの誘電膜は、相異なるバンドギャップを有する複数の誘電膜を含む。電子が前記複数の誘電膜を通過する時、前記複数の誘電膜のうちバンドギャップの大きい誘電膜を通過した電子は、バンドギャップの小さな誘電膜に到達した時にフォノン散乱する。したがって、前記電子は、バンドギャップの小さな誘電膜の次に位置したバンドギャップの大きい誘電膜を通過できなくなる。このような理由で、キャパシタの誘電膜がｎｍレベルと薄くても漏れ電流が増加しない。合わせて、誘電膜の厚さがｎｍレベルであるために、キャパシタの静電容量は大きく向上する。
【００４２】
前記説明で多くの事項が具体的に記載されているが、それらは発明の範囲を限定するものというよりは望ましい実施形態の例示として解釈されねばならない。例えば、本発明が属する技術分野の当業者ならば、第１誘電膜４２および第３誘電膜４６を、バンドギャップが第２誘電膜４４のバンドギャップよりは大きいが、相異なるバンドギャップを持つ誘電膜に代替可能であることが理解できる。また、第１誘電膜４２および第３誘電膜４６の間に複数の第２誘電膜４４を設けて、その複数の第２誘電膜４４の間に第１誘電膜４２または第３誘電膜４６と同じバンドギャップを持つ誘電膜をさらに設けてもよいことが理解できる。また、複数の第２誘電膜４４の間に、第２誘電膜４４よりバンドギャップの小さな誘電膜をさらに設けてもよいことが理解できる。また、このようなキャパシタは、図８に図示したメモリ装置はもとより、図８に図示していない他のメモリ装置のキャパシタとしても使用できる。したがって、本発明の範囲は説明された実施形態によって定められるものではなく、特許請求の範囲に記載された技術的思想により定められねばならない。
【産業上の利用可能性】
【００４３】
本発明は、半導体メモリチップが使われる装置、例えば、携帯電話、メモリカードやスティックまたはデジタルカメラとカムコーダ等のメモリ機能付き電子製品に利用可能である。
【図面の簡単な説明】
【００４４】
【図１】従来技術による半導体装置のキャパシタの断面図である。
【図２】図１に図示されたキャパシタに含まれるハフニウム酸化膜の厚さによる漏れ電流密度の変化を示すグラフである。
【図３】強誘電体膜を備えるが、構造が複雑な従来の半導体装置のキャパシタの断面図である。
【図４】図３に図示されたキャパシタの複数領域で測定された、強誘電体膜に含まれる原子の比（Ｓｒ／Ｔｉ）を示すグラフである。
【図５】本発明の実施形態による半導体装置のキャパシタの断面図である。
【図６】図５に図示したキャパシタにおいて、誘電膜の積層前の漏れ電流密度を示すグラフである。
【図７】図５に図示したキャパシタにおいて、誘電膜の積層後の漏れ電流密度を示すグラフである。
【図８】図５に図示した半導体装置のキャパシタを備える本発明の実施形態に係るメモリ装置の断面図である。
【符号の説明】
【００４５】
４０      下部電極
４２      第１誘電膜
４４      第２誘電膜
４６      第３誘電膜
５０      上部電極
ＤＬ      誘電膜
【図１】
2005064522.tif 000003
【図２】
2005064522.tif 000004
【図３】
2005064522.tif 000005
【図４】
2005064522.tif 000006
【図５】
2005064522.tif 000007
【図６】
2005064522.tif 000008
【図７】
2005064522.tif 000009
【図８】
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