(57)【要約】【課題】  より簡単に高密度実装を実現できるようにした半導体装置の製造方法を提供する。【解決手段】  複数の電子回路が形成された能動面１０ａを有する基板１０の当該能動面側に、電子回路の外部電極となる接続端子２４を埋め込み形成する工程と、基板１０の裏面１０ｂを研磨して接続端子２４の一部を露出させる工程と、基板１０の裏面側に接続端子２４を介して半導体チップ６０を実装する工程と、基板１０上に実装された半導体チップ６０を封止材６２によって封止する工程と、基板１０を各電子回路の形成領域毎に切断し、複数の半導体装置１に個片化する工程とを備える。【選択図】    図１４
2005183580.tif 000002
【特許請求の範囲】
【請求項１】
複数の電子回路が形成された能動面を有する基板の当該能動面側に、上記電子回路の外部電極となる接続端子を埋め込み形成する工程と、
上記基板の裏面を研磨して上記接続端子の一部を露出させる工程と、
上記基板の裏面側に上記接続端子を介して半導体チップを実装する工程と、
上記基板上に実装された上記半導体チップを封止材によって封止する工程と、
上記基板を各電子回路の形成領域毎に切断し、複数の半導体装置に個片化する工程とを備えたことを特徴とする、半導体装置の製造方法。
【請求項２】
上記基板の切断工程では、該切断を上記基板の能動面側から行なうことを特徴とする、請求項１記載の半導体装置の製造方法。
【請求項３】
上記基板の切断工程では、上記封止材を支持材として上記基板をダイシングすることを特徴とする、請求項２記載の半導体装置の製造方法。
【請求項４】
上記基板の切断工程の前に、各半導体装置を一括して検査する工程を備えたことを特徴とする、請求項１〜３のいずれかの項に記載の半導体装置の製造方法。
【請求項５】
上記半導体チップの実装工程の前に、上記能動面に形成された各電子回路を検査する工程を備え、上記半導体チップの実装工程では、上記電子回路の検査工程において良品とされた電子回路に対してのみ上記半導体チップを実装することを特徴とする、請求項１〜４のいずれかの項に記載の半導体装置の製造方法。
【請求項６】
上記半導体チップの実装工程では、上記電子回路の検査工程において良品とされなかった電子回路に対してダミーチップを実装することを特徴とする、請求項５記載の半導体装置の製造方法。
【請求項７】
上記基板の裏面側に実装する半導体チップが貫通電極を有し、上記半導体チップの実装工程では、複数の半導体チップがその貫通電極を介して積層されることを特徴とする、請求項１〜６のいずれかの項に記載の半導体装置の製造方法。
【請求項８】
請求項１〜７のいずれかの項に記載の方法により製造されたことを特徴とする、半導体装置。
【請求項９】
請求項８記載の半導体装置を備えたことを特徴とする、回路基板。
【請求項１０】
請求項８記載の半導体装置を備えたことを特徴とする、電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、半導体装置、回路基板、電子機器に関する。
【背景技術】
【０００２】
現在、携帯電話機、ノート型パーソナルコンピュータ、ＰＤＡ（Personal data assistance）等の携帯性を有する電子機器、センサ、マイクロマシン、及びプリンタのヘッド等の機器は、小型・軽量化のため、内部に設けられる半導体チップ等の各種の電子部品の小型化が図られている。また、これらの電子部品は実装スペースが極めて制限されている。
このため、近年においては、ＣＳＰ（Chip Scale Package）或いはＷ−ＣＳＰ（Wafer level Chip Scale Package）と呼ばれる技術を用いて超小型の半導体チップを製造するための研究・開発が盛んに行われている（例えば特許文献１参照）。Ｗ−ＣＳＰ技術ではウェハの状態において一括して再配置配線（再配線）及び樹脂封止を行なってから個々の半導体チップに分離しているため、チップ面積と同程度の面積を有する半導体装置を製造することができる。
また、更なる高集積化のために、同様の機能を有する半導体チップ同士又は異なる機能を有する半導体チップを積層し、各半導体チップ間の電気的接続をとることで、半導体チップの高密度実装を図る三次元実装技術も案出されている。
【特許文献１】特開２００２−５０７３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、最近、このような３次元実装をＷ−ＣＳＰ基板の能動面上で行なうことで一段の高密度化を実現する試みがなされている。すなわち、この方法では、電子回路の形成されたウェハの能動面側に外部電極となる接続端子を埋め込み形成した後、この接続端子を介して半導体チップを積層し、最後にウェハの裏面を研磨して接続端子の一部を露出させる。そして、このようにチップがウェハ上に実装された状態でウェハを切断し、個々の半導体装置に切り分ける。
【０００４】
しかし、この方法では、半導体装置を異なる端子配列を有する回路基板上に実装するために、ウェハの裏面側に再配置配線等を作り込む必要があるが、研磨面に配線等を作りこむことは技術的に難しく、又、新たに配線層を形成することで工程が煩雑になる。
本発明はこのような事情に鑑みてなされたもので、より簡単に高密度実装を実現できるようにした半導体装置の製造方法と、その半導体装置、並びに、この半導体装置を備えた回路基板、電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記の課題を解決するため、本発明の半導体装置の製造方法は、複数の電子回路が形成された能動面を有する基板の当該能動面側に、上記電子回路の外部電極となる接続端子を埋め込み形成する工程と、上記基板の裏面を研磨して上記接続端子の一部を露出させる工程と、上記基板の裏面側に上記接続端子を介して半導体チップを実装する工程と、上記基板上に実装された上記半導体チップを封止材によって封止する工程と、上記基板を各電子回路の形成領域毎に切断し、複数の半導体装置に個片化する工程とを備えたことを特徴とする。
本方法では、最終的に基板の能動面が実装面となるため、予め再配置配線等を接続端子等と同時に能動面側に形成しておくことで、従来（即ち、基板の能動面側にチップを３次元実装し、基板の裏面側を実装面とする場合）よりも工程を簡略化することができる。また本方法では、再配置配線等が基板の能動面側に形成されるので、これを基板の裏面（研磨面）に形成する従来の場合に比べて形成は容易となる。
【０００６】
なお、本方法では、上記基板の切断を上記基板の能動面側から行なうことが望ましい。こうすることで、例えば基板の裏面側から切断を行なう場合に比べてチッピングが生じにくくなる。つまり、基板の裏面側からダイシング等を行なう場合、基板の能動面側がダイシングテープ等によって固定されるが、このようなダイシングテープは薄型化が求められる結果、被接着材である基板を十分に保持できない（即ち、被接着剤とテープとの間がぐらつく）ことがあり、切断時にこのようなぐらつきが生じると、ブレードの先端部が基板からテープ側に突き抜ける際に、基板の一部が欠けてしまうことがある（チッピング）。これに対して本方法では、基板は半導体チップを封止する厚膜の封止材によって確実に保持されるため、ブレードの先端部が基板から封止材側に抜ける際に両者の間がぐらつくことはない。なお、上記基板の切断工程では、基板を支持するための支持材を別途用意してもよいが、本方法では基板の能動面側が厚膜の封止樹脂によって保護されていることから、この封止材を支持材として上記基板をダイシングしてもよい。こうすることで、支持材の取り付け工程等が不要になり、工程がより簡単になる。
【０００７】
また本方法では、上記基板の切断工程の前に、各半導体装置を一括して検査する工程を設けることが望ましい。こうすることで、例えばこの検査工程を基板の切断工程後に行なう（即ち、個々の半導体装置に分割した状態で行なう）場合に比べて、検査が容易となる。
【０００８】
また本方法では、上記半導体チップの実装工程の前に、上記能動面に形成された各電子回路を検査する工程を備え、上記半導体チップの実装工程では、上記電子回路の検査工程において良品とされた電子回路に対してのみ上記半導体チップを実装することが望ましい。このように予め良品を選別しておくことで、その後のチップの搭載を無駄なく行なうことができる。この場合、上記半導体チップの実装工程では、上記電子回路の検査工程において良品とされなかった電子回路に対してダミーチップを実装することが好ましい。こうすることで、封止材の流動が均一化され、封止材中に気泡が巻き込まれにくくなる。
また本方法では、上記半導体チップの実装工程を、上記基板の裏面側に上記接続端子を介して複数の半導体チップを３次元実装する工程とすることができる。この場合、半導体チップは貫通電極を有し、上記半導体チップの実装工程では、複数の半導体チップがその貫通電極を介して積層されることになる。
【０００９】
また、本発明の半導体装置は上述の方法により製造されたことを特徴とする。また、本発明の回路基板又は電子機器は上述の半導体装置を備えたことを特徴とする。これにより、高性能なデバイスを安価に提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明の一実施形態による半導体装置の製造方法、半導体装置、及び電子機器について詳細に説明する。本実施形態の半導体装置の製造方法は、概説すると薄板化したウェハ（基板）上に個々の半導体チップを積層する点を特徴とするものであり、全体の製造工程は半導体チップが積層させる基板を処理する第１処理工程と、積層する半導体チップを製造する第２処理工程と、基板上にチップを実装する第３処理工程とに大別される。これらの工程は順次行われても良く、第１処理工程と第２処理工程とを並列して行っても良い。製造効率の観点からは、予め第２処理工程により半導体チップを形成しておき、第１処理工程が終了した後に第３処理工程を行うことが好ましい。以下、これらの各工程について詳細に説明する。
【００１１】
〔第１処理工程〕
図１は、本発明の一実施形態による半導体装置の製造方法において処理対象として用いられる基板（半導体基板）の上面図である。処理対象となる基板１０は、例えばＳｉ（シリコン）基板であり、能動面１０ａには複数の区画領域（ショット領域）ＳＡが設定されている。各々の区画領域ＳＡ内には、トランジスタ、メモリ素子、その他の電子素子並びに電気配線及び電極パッド１６（図３参照）等からなる電子回路が形成されている。一方、基板１０の裏面１０ｂ（図２参照）にはこれらの電子回路は形成されていない。
【００１２】
図２は、本発明の一実施形態による半導体装置の製造方法において応力緩和層２６及び接続端子２４を形成する工程を示す工程図である。また、図３〜図６は、本発明の一実施形態による半導体装置の製造方法により処理される基板１０の表面部分の詳細を示す断面図である。図２（ａ）は、図１中においてＡ−Ａ線を付した箇所の概略断面図である。尚、基板１０の厚みは、例えば５００μｍ程度である。
【００１３】
ここで、基板１０の能動面１０ａ側の構成について詳細に説明する。図３（ａ）は、図２（ａ）中の符号Ｂを付して示した箇所の拡大図である。図３（ａ）に示す通り、基板１０上には基板１０の基本的な材料であるＳｉの酸化膜（ＳｉＯ２）からなる絶縁膜１２及び硼燐珪酸ガラス（ＢＰＳＧ）からなる層間絶縁膜１４が順に形成されている。
【００１４】
また、層間絶縁膜１４上の一部には、図示しない箇所で基板１０の能動面１０ａに形成された電子回路と電気的に接続された電極パッド１６が形成されている。この電極パッド１６は、Ｔｉ（チタン）からなる第１層１６ａ、ＴｉＮ（窒化チタン）からなる第２層１６ｂ、ＡｌＣｕ（アルミニウム／銅）からなる第３層１６ｃ、及びＴｉＮからなる第４層（キャップ層）１６ｄを順に積層して形成したものである。尚、電極パッド１６の下方には電子回路が形成されていない点に注意されたい。
【００１５】
電極パッド１６は、例えばスパッタリングにより第１層１６ａ〜第４層１６ｄからなる積層構造を層間絶縁膜１４上の全面に形成し、レジスト等を用いて所定の形状（例えば、円形形状）にパターニングすることにより形成される。尚、本実施形態では、電極パッド１６が上記の積層構造により形成されている場合を例に挙げて説明するが、電極パッド１６がＡｌのみで形成されていても良いが、電気抵抗の低い銅を用いて形成することが好ましい。また、電極パッド１６は、上記の構成に限られず、必要とされる電気的特性、物理的特性、及び化学的特性に応じて適宜変更しても良い。
【００１６】
また、上記層間絶縁膜１４上には電極パッド１６の一部を覆うように、パッシベーション膜１８が形成されている。このパッシベーション膜１８は、ＳｉＯ２（酸化珪素）、ＳｉＮ（窒化珪素）、ポリイミド樹脂等により形成され、又はＳｉＮ上にＳｉＯ２を積層した構成、あるいはその逆であることが好ましい。また、パッシベーション膜１８の膜厚は２μｍ程度以上であって６μｍ程度以下であることが好ましい。
【００１７】
パッシベーション膜１８の膜厚を２μｍ程度以上とするのは、上記の選択比を確保する上で必要であるからである。また、パッシベーション膜１８の膜厚を６μｍ以下とするのは、後述する工程で電極パッド１６上に形成する接続端子２４（図６（ｂ）参照）と電極パッド１６とを電気的に接続するときに、電極パッド１６上のパッシベーション膜１８をエッチングする必要があり、膜厚が厚すぎると製造工程を低下させる虞があるからである。
【００１８】
以上の構成の基板１０に対して、まず図２（ｂ）に示す通り、基板１０の能動面１０ａに孔部Ｈ３を形成する工程が行われる。図２（ｂ）は、基板１０に孔部Ｈ３を形成した状態を示す断面図である。この孔部Ｈ３は、基板１０の能動面１０ａ側に形成された電子回路の外部端子となる接続端子２４を、その一部が基板１０内に埋め込まれた形状に形成するためのものである。この孔部Ｈ３は図３（ａ）に示す電極パッド１６の位置に電極パッド１６を貫通するように形成される。ここで、孔部Ｈ３を形成する工程を図３〜図５を参照して詳細に説明する。
【００１９】
まず、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト（図示省略）をパッシベーション膜１８上の全面に塗布する。尚、このレジストは、電極パッド１６上を覆っているパッシベーション膜１８を開口するために用いるものであり、フォトレジスト、電子線レジスト、Ｘ線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。
【００２０】
パッシベーション膜１８上にレジストを塗布すると、プリベークを行った後で、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、レジストを所定形状にパターニングする。尚、レジストの形状は、電極パッド１６の開口形状及び基板１０に形成する孔の断面形状に応じて設定される。レジストのパターニングが終了すると、ポストベークを行った後で、図３（ｂ）に示すように、電極パッド１６を覆うパッシベーション膜１８の一部をエッチングして開口部Ｈ１を形成する。図３（ｂ）は、パッシベーション膜１８を開口して開口部Ｈ１を形成した状態を示す断面図である。
【００２１】
尚、パッシベーション膜１８のエッチングにはドライエッチングを適用することが好ましい。ドライエッチングは、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）であってもよい。また、パッシベーション膜１８のエッチングとしてウェットエッチングを適用してもよい。パッシベーション膜１８に形成される開口部Ｈ１の断面形状は、後述する工程で形成される電極パッド１６の開口形状及び基板１０に形成される孔の断面形状に応じて設定され、その径は電極パッド１６に形成される開口の径及び基板１０に形成される孔の径と同程度、例えば５０μｍ程度に設定される。
【００２２】
以上の工程が終了すると、開口部Ｈ１を形成したパッシベーション膜１８上のレジストをマスクとして、ドライエッチングにより電極パッド１６を開口する。図３（ｃ）は、電極パッド１６を開口して開口部Ｈ２を形成した状態を示す断面図である。尚、図３（ａ）〜図３（ｃ）の図中においてレジストは省略してある。図３（ｃ）に示すように、パッシベーション膜１８に形成された開口部Ｈ１の径と電極パッド１６に形成された開口部Ｈ２の径は同程度となる。尚、ドライエッチングとしてはＲＩＥを用いることができる。
【００２３】
更に、以上の工程で使用したレジストをマスクとして、次に層間絶縁膜１４及び絶縁膜１２をエッチングして、図４（ａ）に示すように基板１０を露出させる。図４（ａ）は、層間絶縁膜１４及び絶縁膜１２をエッチングして、基板１０の一部を露出させた状態を示す断面図である。この後、開口マスクとして使用してきたパッシベーション膜１８上に形成したレジストを、剥離液或いはアッシング等により剥離する。
【００２４】
尚、上記プロセスにおいては、同一のレジストマスクを用いてエッチングを繰り返したが、各エッチング工程終了後、レジストをパターニングし直しても勿論良い。また、電極パッド１６に形成された開口部Ｈ２を開口した後レジストを剥離し、電極パッド１６の最表面のＴｉＮをマスクにして、層間絶縁膜１４及び絶縁膜１２をエッチングし、図４（ａ）に示すように基板１０を露出せしめることも可能である。更に付け加えるならば、各エッチング時の選択比を考慮して、レジストを厚膜化しておくことが必要である。
【００２５】
以上の工程が終了すると、パッシベーション膜１８をマスクとして、ドライエッチングにより、図４（ｂ）に示すように基板１０を穿孔する。尚、ここでは、ドライエッチングとしてＲＩＥのほかにＩＣＰ（Inductively Coupled Plasma）を用いることができる。図４（ｂ）は、基板１０を穿孔して、孔部Ｈ３を形成した状態を示す断面図である。
【００２６】
図４（ｂ）に示す通り、パッシベーション膜１８をマスクとして基板１０を穿孔しているため、基板１０に形成される孔部Ｈ３の径はパッシベーション膜１８に形成された開口部Ｈ１の径と同程度となる。その結果、パッシベーション膜１８に形成された開口部Ｈ１の径、電極パッド１６に形成された開口部Ｈ２の径、及び基板１０に形成された孔部Ｈ３の径は、ほぼ同一になる。尚、孔部Ｈ３の深さは、最終的に形成する半導体チップの厚みに応じて適宜設定される。
【００２７】
また、図４（ｂ）に示したように、基板１０に孔部Ｈ３を形成すると、ドライエッチングによりパッシベーション膜１８の一部がエッチングされ、その膜厚が薄くなっていることが分かる。ここで、孔部Ｈ３を形成するときに、エッチングによりパッシベーション膜１８が除去されて、電極パッド１６又は層間絶縁膜１４が露出した状態になると、後工程を進める上で、又は、半導体装置としての信頼性を確保する上で好ましくない。このため、図３（ａ）に示した状態において、パッシベーション膜１８の膜厚が２μｍ以上に設定される。
【００２８】
以上の工程が終了すると、次に、パッシベーション膜１８上並びに孔部Ｈ３の内壁及び底面に絶縁膜２０を形成する。図５（ａ）は、電極パッド１６の上方並びに孔部Ｈ３の内壁及び底面に絶縁膜２０を形成した状態を示す断面図である。この絶縁膜２０は、電流リークの発生、酸素及び水分等による基板１０の浸食等を防止するために設けられ、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）を用いて形成した正珪酸四エチル（Tetra Ethyl Ortho Silicate：Ｓｉ（ＯＣ２Ｈ５）４：以下、ＴＥＯＳという）、即ちＰＥ−ＴＥＯＳ、及び、オゾンＣＶＤを用いて形成したＴＥＯＳ、即ちＯ３−ＴＥＯＳ、又はＣＶＤを用いて形成した酸化シリコンを用いることができる。尚、絶縁膜２０の厚みは、例えば１μｍである。
【００２９】
続いて、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト（図示省略）をパッシベーション膜１８上の全面に塗布する。或いは、ドライフィルムレジストを用いても良い。尚、このレジストは、電極パッド１６の一部の上方を開口するために用いるものであり、フォトレジスト、電子線レジスト、Ｘ線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。
【００３０】
パッシベーション膜１８上にレジストを塗布すると、プリベークを行った後で、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、電極パッド１６の上方以外の部分並びに孔部Ｈ３及びその周辺部のみにレジストが残された形状、例えば孔部Ｈ３を中心とした円環形状にレジストをパターニングする。レジストのパターニングが終了すると、ポストベークを行った後で、エッチングにより電極パッド１６の一部を覆う絶縁膜２０及びパッシベーション膜１８を除去し、電極パッド１６の一部を開口する。尚、エッチングにはドライエッチングを適用することが好ましい。ドライエッチングは、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）であってもよい。また、エッチングとしてウェットエッチングを適用してもよい。尚、このとき、電極パッド１６を構成する第４層１６ｄも併せて除去する。
【００３１】
図５（ｂ）は、電極パッド１６を覆う絶縁膜２０及びパッシベーション膜１８の一部を除去した状態を示す断面図である。図５（ｂ）に示すように、電極パッド１６の上方は開口部Ｈ４となり、電極パッド１６の一部が露出した状態となる。この開口部Ｈ４によって、後の工程で形成される接続端子（電極部）２４と電極パッド１６とを接続することができる。従って、開口部Ｈ４は孔部Ｈ３が形成された部位以外の部位に形成されていればよい。また、隣接していても良い。
【００３２】
本実施形態では、電極パッド１６のほぼ中央に孔部Ｈ３（開口部Ｈ１）を形成する場合を例に挙げている。よって、開口部Ｈ４は、この孔部Ｈ３を取り囲むように、つまり電極パッド１６の露出面積を大きくすることが電極パッド１６と、後に形成される接続端子との接続抵抗を小さくする上で好ましい。また、孔部Ｈ３の形成場所は電極パッドのほぼ中央でなくても良く、複数の孔が形成されていても良い。尚、電極パッド１６を覆う絶縁膜２０及びパッシベーション膜１８の一部を除去して、電極パッド１６の一部を露出させると、除去する際に用いたレジストを剥離液により剥離する。
【００３３】
以上説明した工程を経て図２（ｂ）に示す孔部Ｈ３が形成される。基板１０に孔部Ｈ３を形成すると、次に基板１０の能動面１０ａ全面に感光性ポリイミドを塗布してプリベークを行った後で、所定のパターンが形成されたマスクを用いて感光性ポリイミドに対して露光処理及び現像処理を行い、感光性ポリイミドを所定形状にパターニングする。その後、ポストベークを行って応力緩和層２６を形成する。この応力緩和層２６は、基板１０を含む半導体チップの熱膨張係数と半導体チップが搭載される基板等との熱膨張係数との差によって生ずる応力を緩和するために設けられる。
【００３４】
以上の工程が終了すると、図２（ｄ）に示す通り、応力緩和層２６が形成された基板１０に下地膜２２を形成する工程が行われる。図２（ｄ）は、基板１０上に応力緩和層２６を形成した状態を示す断面図である。ここで、下地膜２２は基板１０の上面全面に形成されるため、図５（ｂ）に示す電極パッド１６の露出部並びに孔部Ｈ３の内壁及び底部にも下地膜２２が形成される。ここで、下地膜２２は、バリア層及びシード層からなり、まずバリア層を形成した後で、バリア層上にシード層を形成することで成膜される。バリア層は、例えばＴｉＷから形成され、シード層はＣｕから形成される。これらは、例えばＩＭＰ（イオンメタルプラズマ）法、又は、真空蒸着、スパッタリング、イオンプレーティング等のＰＶＤ（Physical Vapor Deposition）法いて形成される。
【００３５】
図６（ａ）は、孔部Ｈ３内に下地膜２２を形成した状態を示す断面図である。図６（ａ）に示すように、下地膜２２は、電極パッド１６と絶縁膜２０との段差ＳＴを十分にカバーして、電極パッド１６上と絶縁膜２０上（孔部Ｈ３の内部を含む）に連続的に形成される。尚、下地膜２２を構成するバリア層の膜厚は、例えば１００ｎｍ程度であり、シード層の膜厚は、例えば数百ｎｍ程度である。このように、本実施形態では後述する接続端子２４と再配置配線３２とを形成する上で必要となる下地膜２２が一度の工程で基板１０上に形成されるため、製造プロセスを簡略化することができる。
【００３６】
下地膜２２の形成が終了すると、基板１０の能動面１０ａ上にメッキレジストを塗布し、接続端子２４を形成する部分のみが開口した状態にパターニングしてメッキレジストパターン２８を形成する。図２（ｅ）はメッキレジストパターンを形成した状態を示す断面図である。その後、Ｃｕ電解メッキを行って、図２（ｆ）に示す通り基板１０の孔部Ｈ３及びメッキレジストパターン２８の開口部にＣｕ（銅）を埋め込み、接続端子２４を形成する。図２（ｆ）は、Ｃｕ電解メッキを行って接続端子２４を形成した状態を示す断面図である。
【００３７】
接続端子２４が形成されると、図２（ｇ）に示す通り、基板１０上に形成されているメッキレジストパターン２８を剥離する。図２（ｇ）は、接続端子２４を形成した後にメッキレジストパターン２８を剥離した状態を示す断面図である。また、図６（ｂ）は、形成された接続端子２４の構成の詳細を示す断面図である。図２（ｇ）に示す通り、接続端子２４は基板１０の能動面１０ａに突出した突起状の形状であるとともに、その一部が基板１０内に埋め込まれた形状である。また、図６（ｂ）に示す通り、符号Ｃを付した箇所において、接続端子２４は電極パッド１６と電気的に接続されている。
【００３８】
基板１０の能動面１０ａ側に応力緩和層２６及び接続端子２４を形成すると、次に、基板１０の能動面１０ａ側に再配置配線を形成する工程が行われる。図７は、本発明の一実施形態による半導体装置の製造方法において再配置配線３２を形成する工程を示す工程図である。この工程においては、まず、基板１０上の全面、即ち接続端子２４及び下地膜２２上にメッキレジストを塗布し、再配置配線３２を形成する部分のみが開口した状態にパターニングして、図７（ａ）に示す通り再配置メッキレジストパターン３０を形成する。その後、Ｃｕ電解メッキを行って図７（ｂ）に示す通り下地膜２２を介して応力緩和層２６上に再配置配線を形成する。図７（ｂ）は再配置配線３２を形成した状態を示す断面図である。この再配置配線３２は応力緩和層２６上のみに形成される訳ではなく、応力緩和層２６から接続端子２４の形成位置まで延在した形状に形成され、接続端子２４と電気的に接続される。
【００３９】
再配置配線３２を形成すると、基板１０上に形成されている再配置メッキレジストパターン３０を剥離する。その後、再配置配線３２を含めて基板１０の能動面１０ａ側全体をエッチングすることで、シード層をエッチバックする。ここで、再配置配線３２の膜厚はシード層の膜厚よりも２０倍程度厚いため、エッチバックにより再配置配線３２が完全にエッチングされることはない。
【００４０】
次に、Ｃｕ（銅）からなる再配置配線３２はＲＩＥによりエッチングされないため、いわば再配置配線３２をマスクとしてＲＩＥを用いてシード層をエッチングする。これにより、再配置配線３２の直下にあるバリア層のみが残り、不要部のバリア層がエッチングされる。尚、ウェットエッチングによりバリア層及びシード層をエッチングする場合には、再配置配線３２を形成するＣｕ（銅）の耐性があるエッチング液を用いる必要がある。
【００４１】
ここで、下地膜２２の不要部とは、例えば接続端子２４と再配置配線３２とが形成されている部分以外の部分、即ち下地膜２２が露出している部分である。以上のように、本実施形態では接続端子２４と再配置配線３２との各々を形成する上で必要となる下地膜２２のエッチングが一度の工程で行われるため、製造プロセスを簡略化することができる。
【００４２】
図７（ｃ）は、再配置配線３２を形成して下地膜２２の不要部をエッチングした状態を示す断面図である。図７（ｃ）に示した例では、再配置配線３２間における下地膜２２がエッチングされていることが分かる。図８は、本発明の一実施形態において再配置配線３２が形成された基板１０の上面図である。尚、図８においては、基板１０の能動面１０ａに設定された複数の区画領域ＳＡの内の１つのみを図示している。図８に示す通り、ショット領域の対向する一対の辺に沿って接続端子２４が配列されて形成されており、各々の接続端子２４に一端が接続された状態で再配置配線３２が形成されている。また、再配置配線３２各々の他端はパッド３４が形成されている。
【００４３】
以上の工程が完了すると、基板１０の裏面１０ｂをエッチングして基板１０の厚みを減ずる工程が行われる。図９は、基板１０の裏面をエッチングして基板１０の厚みを減する工程を示す工程図である。本実施形態では、基板１０の厚みを５０μｍ程度に減じているが、この程度まで基板１０の厚みを減ずると基板１０の強度が低下して反りが生じたり又は基板１０が破損することがある。このため、基板１０の厚みを減じても基板１０の強度を保つため基板１０の能動面１０ａ側（再配置配線３２が形成された側）に支持部材を取り付けてある。
【００４４】
図９（ａ）は、基板１０の能動面側に支持部材を取り付けた状態を示す断面図である。本実施形態においては、支持部材として粘着樹脂４０と平坦なガラス基板４２とを用いている。粘着樹脂４０は基板１０の能動面側１０ａに形成された接続端子２４、応力緩和層２６、及び再配置配線３２等の凹凸を吸収するためのものであり、熱硬化性樹脂又はＵＶ（紫外線）硬化樹脂等の硬化性樹脂を用いることが好ましい。また、ガラス基板４２は基板１０の強度を保つとともに、薄板化した基板１０の裏面に対する処理を行う上で取り扱いを容易にするためのものである。尚、基板１０は、後工程における処理で基板１０の割れが生じない程度に強度が高く、両面の平坦性が高いものを用いることが好ましい。
【００４５】
基板１０の能動面１０ａ側に粘着樹脂４０及びガラス基板４２を取り付けるには、まず液状の粘着樹脂４０をスピンコート等の塗布方法を用いて基板１０の能動面１０ａ側に塗布する。次に、塗布した粘着樹脂４０に対して加熱又はＵＶ照射を行って粘着樹脂４０を硬化させる。粘着樹脂４０の硬化後、粘着樹脂４０上に接着剤を塗布してガラス基板４２を粘着樹脂４０に接着する。
【００４６】
粘着樹脂４０及びガラス基板４２の取り付けが完了すると、次に、基板１０を薄板化する工程が行われる。この工程は、基板１０の裏面１０ｂを研磨又はエッチングすることにより行なわれる。図９（ｂ）は、基板１０を薄板化した状態を示す断面図である。この工程により、基板１０の厚みは５０μｍ程度に薄板化され、基板１０の裏面１０ｂから接続端子２４の一部が２０μｍ程度突出した状態となる。なお、この工程では、絶縁膜２０及び下地膜２２（詳細は図６参照）があるため接続端子２４そのものは露出した状態にはなっていない。このため、次工程において、基板１０の裏面から突出した状態にある絶縁膜２０及び下地膜２２を順にエッチングする工程が行われる。絶縁膜２０は酸化膜ドライエッチングでエッチングし、下地膜２２はメタルドライエッチング又はウェットエッチングによりエッチングする。図９（ｃ）は、絶縁膜２０及び下地膜２２をエッチングした状態を示す断面図である。
【００４７】
基板１０の薄板化が終了すると、基板１０の裏面１０ｂに位置合わせ用マークとしてのアライメントマーク（図示略）を形成する工程が行われる。このアライメントマークは基板１０上に半導体チップを積層する際の基準となるマークであり、各ショット領域ＳＡ毎に形成される。
【００４８】
以上で半導体チップが積層される基板１０を処理する工程が終了する。なお、このように基板１０上に電子回路及び接続端子２４が形成されたら、必要に応じて各ショット領域ＳＡに形成された電子回路の動作検査を行なう。こうすることで、後述の半導体チップ６０の実装工程において、正常なショット領域ＳＡにのみ良品のチップを実装することが可能となる。
【００４９】
〔第２処理工程〕
次に、基板１０に積層される半導体チップを製造する第２処理工程について説明する。
図１０は、第１処理工程で処理を行った基板１０上に積層する半導体チップを製造する製造工程を示す図である。半導体チップは、応力緩和層２６、再配置配線３２、及びアライメントマークを形成する以外は、上述した第１処理工程とほぼ同様の工程を行って製造される。このため、以下の説明では工程順を簡単に説明し、その詳細については説明を省略する。
【００５０】
図１０（ａ）に示す基板５０は、例えばＳｉ（シリコン）基板であり、図１０に示す基板１０と同様に能動面５０ａには複数の区画領域（ショット領域）が設定されており、各々の区画領域内には、トランジスタ、メモリ素子、その他の電子素子並びに電気配線及び電極パッド等からなる電子回路が形成されている。一方、基板５０の裏面５０ｂにはこれらの電子回路は形成されていない。
【００５１】
この基板５０に対して、第１処理工程と同様に、まず電極パッドを開口して基板５０を穿孔して孔部Ｈ１０を形成する工程が行われる。図１０（ｂ）は、基板５０を穿孔して孔部Ｈ１０を形成した状態を示す断面図である。尚、電極パッドの開口及び孔部Ｈ１０の形成は、図３及び図４に示す工程と同様の工程で行われる。次に、孔部Ｈ１０の底面及び内壁を含め基板５０の能動面５０ａ側に絶縁膜、並びにバリア層及びシード層からなる下地膜を順に形成する。図１０（ｃ）は、基板５０の能動面５０ａ側に絶縁膜及び下地膜を形成した状態を示す断面図である。尚、図１０（ｃ）においては、下地膜５２のみを図示しており、絶縁膜につては図示を省略している。尚、絶縁膜及び下地層５２の形成は、図５〜図６（ａ）に示した工程と同様の工程で行われる。
【００５２】
次に、基板５０の能動面５０ａ上にメッキレジストを塗布し、接続端子５４を形成する部分のみが開口した状態にパターニングしてメッキレジストパターン５６を形成する。図１０（ｄ）はメッキレジストパターンを形成した状態を示す断面図である。その後、Ｃｕ電解メッキを行って、図１０（ｅ）に示す通り基板５０の孔部Ｈ１０及びメッキレジストパターン５６の開口部にＣｕ（銅）を埋め込み、貫通電極となる接続端子５４を形成する。図１０（ｅ）は、Ｃｕ電解メッキを行って接続端子５４を形成した状態を示す断面図である。
【００５３】
接続端子５４が形成されると、図１０（ｆ）に示す通り、基板５０上に形成されているメッキレジストパターン５６を剥離する。図１０（ｆ）は、接続端子５４を形成した後にメッキレジストパターン５６を剥離した状態を示す断面図である。次に、形成した接続端子５４上に無鉛ハンダ（Ｓｎ／Ａｇ）５８（図１０（ｆ）参照）を形成する。この無鉛ハンダ５８は、上述した第１処理工程で処理を行った基板１０に半導体チップを積層する際に、半導体チップの貫通電極としての接続端子５４と基板１０の接続端子２４とを接合するためのものである。
【００５４】
以上の工程が終了すると、基板５０の能動面５０ａ側に図９に示す粘着樹脂４０及びガラス基板４２と同様の支持部材を取り付け、図９に示す工程と同様の工程を行って基板５０の薄板化を行う。薄板化の工程を終了すると、支持部材を取り外した後でレーザ又はブレードにより基板５０を切断して、個々の半導体チップ６０に分離する。以上の工程を経て半導体チップ６０が製造される。
【００５５】
以上で基板１０に積層させる半導体チップ６０が製造される。次に、半導体チップ６０を基板１０上に積層する第３処理工程について説明する。
【００５６】
〔第３処理工程〕
第１処理工程を終えた基板１０は、図９（ｄ）に示す通り、基板１０の能動面１０ａ側に粘着樹脂４０及びガラス基板４２が取り付けられ、基板１０の裏面１０ｂにアライメントマークが形成された状態である。この基板１０に対して第２処理工程で製造された半導体チップ６０を積層するには、まず半導体チップ６０の貫通電極としての接続端子５４に形成された無鉛ハンダ５８上に接合活性剤（フラックス）を塗布する。フラックスは、半導体チップ６０を基板１０上に積層したときに、半導体チップ６０を保持することができる程度の粘度及び量が必要となる。
【００５７】
次に、前述のアライメントマークに基づいて各ショット領域ＳＡに１つ又は複数の半導体チップ６０が積層される。積層された半導体チップ６０は、無鉛ハンダ５８上に塗布されたフラックスの粘着力で保持される。
なお、前述の第１処理工程において各ショット領域ＳＡの動作検査を行なった場合には、ここで良品とされたショット領域ＳＡにのみ良品の半導体チップ６０を積層してもよい。こうすることで、良品の半導体チップ６０を無駄にせずに済む。この際、不良とされたショット領域ＳＡは空き領域としてもよいが、後述の封止工程の信頼性を高める観点からは、このようなショット領域にダミーチップを実装することが好ましい。このように空き領域を設けない（即ち、全てのショット領域ＳＡに少なくとも１つ以上のチップを搭載する）ことで、封止樹脂６２の流動が均一化され、樹脂内に気泡が巻き込まれにくくなる。
【００５８】
半導体チップ６０の積層が完了すると、基板１０に形成された接続電極２４と半導体チップ６０に形成された接続電極５４との接合、及び半導体チップ６０に形成された接続電極５４同士の接合が行われる。この接合工程においては、半導体チップ６０が積層された基板６０をリフロー装置に入れて、接続電極２４及び接続電極５４並びに接続電極５４同士を無鉛ハンダ５８により接合する。これにより、接続電極２４と接続電極５４とが電気的に接続される。図１１は、基板１０に形成された接続電極２４と半導体チップ６０に形成された接続電極５４とが接合されて基板１０上に半導体チップ６０が積層された状態を示す断面図である。
【００５９】
以上の工程が終了すると、積層した半導体チップ６０及び基板１０をトランスファーモールドにより一括して封止する工程が行われる。図１２（ａ）は、基板１０及び半導体チップ６０を封止した状態を示す図である。図１２（ａ）に示す通り、封止は基板１０に粘着樹脂４０及びガラス基板４２が取り付けられた状態で行われる。封止樹脂（封止材）６２は基板１０の裏面全体を覆い、且つ半導体チップ６０の全てが封止されるように形成される。
【００６０】
基板１０及び半導体チップ６０の封止が完了したら、基板１０から粘着樹脂４０及びガラス基板４２を取り外し、基板１０をショット領域ＳＡ毎に切断して個々の半導体装置１（図１４参照）に分離する。この切断工程は、封止樹脂６２を支持材として基板１０の能動面１０ａ側から行なう。基板１０の切断方法としては、例えばレーザを用いた切断方法又はダイシング等の切断方法を用いることができるが、この際、基板１０と封止樹脂６２を同じ切断部材（ブレード等）によってフルカットせずに、ぞれぞれの材質に応じて最適な切断方法を選択することが望ましい。
【００６１】
例えば本例では、まず図１２（ｂ）に示すように、基板１０のショット領域ＳＡ間にブレードを入れて基板１０のみダイシングする。この際、基板１０の裏面１０ｂに形成された封止樹脂６２を支持材として用いることが好ましい。勿論、基板１０を支持するための支持材を別途用意してもよいが、封止樹脂６２を支持材代わりとすることで、支持材の取り付け工程等を省くことができる。
そして、図１３（ａ）に示すように、再配置配線３２の先端部に設けられたパッド３４にバンプ３６を形成し、各ショット領域ＳＡに形成された半導体装置（個片化する前の個々の半導体装置）の電気的特性を一括して検査する。
次に、図１３（ｂ）に示すように、封止樹脂６２を基板１０を切断したのと異なるブレード若しくはレーザによって切断する。
【００６２】
このように切断方法を被切断材（基板１０及び封止樹脂６２等）の材質に応じて最適に選択することで、工程時間が短縮されるとともに、切断部材の消耗も少なくなる。なお、この工程によって個片化された半導体装置１は、前述の検査結果に基づいて良品，不良品の選別が行なわれ、良品とされたものだけがピックアップされる。
【００６３】
図１４は、本発明の一実施形態により製造された半導体装置１を示す断面図である。
本例の半導体装置１は、図１４に示すように、接続端子２４が形成された第１半導体チップとしての基板１０上に、貫通電極としての接続端子５４が形成された第２半導体チップとしての半導体チップ６０が複数積層された構造を有する。基板１０と半導体チップ６０、及び半導体チップ６０同士は、接続端子２４若しくは貫通電極５４を介して積層され、互いに電気的に接続されている。また基板１０には能動面１０ａ側に応力緩和層２６、再配置配線３２及びバンプ３６が形成されている。尚、図１４において、符号６４は、パッド３４に対するバンプ３６の固着強度を高めるための根本補強樹脂である。
【００６４】
以上説明したように、本発明の半導体装置の製造方法は、基板１０を切断せずに、いわゆるウェハの状態の基板１０上に半導体チップ６０を積層し、積層した半導体チップ６０を一括して封止した後、これを切断して個々の半導体装置に分離しているため、インターポーザ上に半導体チップを積層していく場合に比べて、製造工程が簡略化される。
また、本方法では、最終的に基板１０の能動面１０ａが実装面となるため、予め再配置配線３２等を接続端子２４等と同時に能動面側に形成しておくことで、工程が更に簡単になる。また本方法では、再配置配線３２等が基板１０の能動面側に形成されるので、これを基板の裏面（研磨面）に形成する従来の場合に比べて形成は容易となる。
【００６５】
また本方法では、基板１０の切断を能動面１０ａ側から行なっているため、例えば基板の裏面側から切断を行なう場合に比べてチッピングが生じにくくなる。つまり、基板の裏面側からダイシング等を行なう場合、基板の能動面側がダイシングテープ等によって固定されるが、このようなダイシングテープは薄型化が求められる結果、被接着材である基板を十分に保持できない（即ち、被接着剤とテープとの間がぐらつく）ことがあり、切断時にこのようなぐらつきが生じると、ブレードの先端部が基板からテープ側に突き抜ける際に、基板の一部が欠けてしまうことがある（チッピング）。これに対して本方法では、基板１０は半導体チップ６０を封止する厚膜の封止樹脂６２によって確実に保持されるため、ブレードの先端部が基板１０から封止樹脂６２側に抜ける際に両者の間がぐらつくことはない。
【００６６】
また、本方法では、各半導体装置の電気特性検査を基板１０の切断工程前に（即ち、ウェハ状態で）一括して行なっているため、これを個々の半導体装置に分割した状態で行なう場合に比べて検査が容易となる。
また、本方法では、基板の切断工程において、基板本体１０とその上に形成された封止樹脂６２の切断方法をその材質等に応じて最適に選択しているため、工程時間を更に短縮できるとともに、切断部材の消耗も少なくすることができる。
【００６７】
次に、本発明の半導体装置１を備えた回路基板及び電子機器について説明する。
図１５は本発明の回路基板の一例を示す斜視図である。図１５に示すように、この回路基板２には、前述の再配置配線を備えたＩＣチップを３次元実装してなる半導体装置１が搭載されている。回路基板２は、例えばガラスエポキシ基板等の有機系基板からなるもので、例えば銅等からなる配線パターン（図示せず）が所望の回路となるように形成され、さらにこれら配線パターンにパッド（図示せず）が接続されている。そして、このパッドに半導体装置１のハンダボールが電気的に接続されることにより、半導体装置１は回路基板２上に実装されたものとなっている。
【００６８】
図１６は本発明の電子機器の一実施形態としての、携帯電話の概略構成を示す斜視図である。図１６に示すようにこの携帯電話３は、前記の半導体装置１又は前記回路基板２を、その筐体内部に備えている。
なお、電子機器としては、前記の携帯電話に限られることなく、種々の電子機器に適用することができる。例えば、ノート型コンピュータ、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置等の電子機器に適用することができる。
【００６９】
以上、添付図面を参照しながら本発明に係る好適な実施の形態例について説明したが、本発明は係る例に限定されないことは言うまでもない。上述した例において示した各構成部材の諸形状や組み合わせ等は一例であって、本発明の主旨から逸脱しない範囲において設計要求等に基づき種々変更可能である。
【図面の簡単な説明】
【００７０】
【図１】本発明の半導体装置の製造方法において用いられる基板の平面図。
【図２】同、半導体装置の製造方法の一例を示す工程図。
【図３】同、半導体装置の製造方法において、接続端子の形成工程を説明するための工程図。
【図４】図３に続く工程図。
【図５】図４に続く工程図。
【図６】図５に続く工程図。
【図７】図２に続く工程図。
【図８】再配置配線が形成された基板の平面構造を示す模式図。
【図９】図７に続く工程図。
【図１０】基板上に積層する半導体チップを製造するための工程図。
【図１１】基板の裏面側に、複数の半導体チップが接続端子又は貫通電極を介して積層された状態を示す図。
【図１２】基板の封止工程及び切断工程を示す工程図。
【図１３】図１２に続く工程図。
【図１４】同、半導体装置の製造方法により製造された３次元実装型の半導体装置の概略構成を示す断面図。
【図１５】本発明の回路基板の一例を示す斜視図。
【図１６】本発明の電子機器の一例を示す斜視図。
【符号の説明】
【００７１】
１・・・半導体装置、２・・・回路基板、３・・・電子機器、１０・・・基板、１０ａ・・・能動面、１０ｂ・・・裏面、２４・・・接続端子、６０・・・半導体チップ、６２・・・封止樹脂（封止材）、ＳＡ・・・ショット領域（電子回路の形成領域）
【図１】
2005183580.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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