(57)【要約】【課題】  異なる特性を有する半導体素子を混載する半導体装置においては、個々の半導体素子をそれぞれ所望の特性に形成することが難しかった。また、両半導体素子間に段差がある場合、レジスト均一性、コンタクトの深さ制御、配線加工性等の観点から微細化に困難が生じる問題があった。【解決手段】  ｐ型シリコン基板２上に、エピタキシャル成長によりｎ−型シリコン層３を形成し、この上にＢＯＸ層４を介してＳＯＩ層５を形成する。そして、ｎ−型シリコン層３の一部をチャネル領域とする接合型トランジスタ２１と、ＳＯＩ層５を利用してＭＯＳ型トランジスタ２２を形成する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
第１導電型半導体によって形成された第１の半導体層と、
該第１の半導体層上に、前記第１導電型半導体とは反対導電型の第２導電型半導体によって形成された第２の半導体層と、
該第２の半導体層上に形成された絶縁層と、
該絶縁層上に、第１導電型又は第２導電型の半導体によって形成された第３の半導体層と
を有することを特徴とする半導体装置。
【請求項２】
更に、前記第１の半導体層の第１導電型半導体及び／又は前記第２の半導体層の第２導電型半導体を利用して形成した第１の半導体素子と、前記第３の半導体層の第１導電型又は第２導電型の半導体を利用して形成した第２の半導体素子とを有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１の半導体素子が、前記第２の半導体層の一部をチャネル領域とする接合型トランジスタであることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１の半導体素子が、前記第１の半導体層の一部をドレイン領域とし、前記第２の半導体層の一部をチャネル領域とするＭＯＳ型トランジスタであることを特徴とする請求項２記載の半導体装置。
【請求項５】
第１導電型半導体をｐ型シリコンとし、前記第２導電型半導体をｎ型シリコンとしたことを特徴とする請求項３記載の半導体装置。
【請求項６】
第１導電型半導体をｎ型シリコンとし、前記第２導電型半導体をｐ型シリコンとしたことを特徴とする請求項４記載の半導体装置。
【請求項７】
請求項３記載の半導体装置の製造方法であって、
前記第１の半導体層上に前記第２の半導体層をエピタキシャル成長により形成する工程と、
前記絶縁層及び前記第３の半導体層を形成する工程と、
前記第３の半導体層と前記絶縁層の一部を除去することにより一対の第１の溝を形成する工程と、
イオン注入法とその後の熱処理により、前記第１の溝の一方の底部の前記第２の半導体層中にソース又はドレインの一方の領域を形成し、前記第１の溝の他方の底部の前記第２の半導体層中にソース又はドレインの他方の領域を形成する工程と、
前記一対の第１の溝中に第１の導電性物質を形成する工程と、
前記一対の第１の溝間において、前記第３の半導体層と前記絶縁層の一部を除去することにより第２の溝を形成する工程と、
イオン注入法とその後の熱処理により、前記第２の溝の底部の前記第２の半導体層中にゲート領域を形成する工程と、
前記第２の溝中に第２の導電性物質を形成する工程と、
前記接合型トランジスタが形成された領域を、前記半導体装置の他の領域から電気的に分離するため、前記第２の半導体層、前記絶縁層、及び前記第３の半導体層の各一部を除去して分離層を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項８】
請求項４記載の半導体装置の製造方法であって、
前記第１の半導体層上に前記第２の半導体層をエピタキシャル成長により形成する工程と、
前記絶縁層及び前記第３の半導体層を形成する工程と、
前記第３の半導体層と前記絶縁層の一部を除去することにより第３の溝を形成する工程と、
イオン注入法とその後の熱処理により、前記第３の溝の底部の前記第２の半導体層中にソース領域を形成する工程と、
前記第３の溝中に第３の導電性物質を形成する工程と、
少なくとも、前記第３の導電性物質、前記ソース領域、及び前記第２の半導体層の一部を除去して第４の溝を形成する工程と、
該第４の溝の側壁および底面にゲート絶縁膜を形成する工程と、
該第４の溝中にゲート電極となる第４の導電性物質を形成する工程と、
前記ＭＯＳ型トランジスタが形成された領域を、前記半導体装置の他の領域から電気的に分離するため、少なくとも前記第３の半導体層の一部を絶縁層とする工程と
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に異なる特性を有する半導体素子を混載した半導体装置とその製造方法に関する。
【背景技術】
【０００２】
従来、この種の半導体装置として、例えば、ＳＯＩ層を部分的に除去した上で、露出したＳｉ基板上にバルクデバイスを形成するものがあった（例えば、特許文献１参照）。また、絶縁膜を介して存在する複数の半導体層について、各半導体層表面を露出し、露出面から不純物を導入、拡散して各半導体素子を形成するものがあった（例えば、特許文献２参照）。更に、ＳＩＯ層を部分的に除去した上で、露出したＳｉ基板上にエピ成長したＳｉ上にバルクデバイスとしての縦型パワー素子を形成するものがあった（例えば、特許文献３参照）。
【特許文献１】特開平１―１８３１４５号公報（第３頁、図１）
【特許文献２】特開平２―１０５５６５号公報（第１頁、図１）
【特許文献３】特開平６―３３４０３０号公報（第４頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、特許文献１及び２が開示する内容によれば、異なる特性を有する半導体素子の各形成部に大きな段差が生じるため、レジスト均一性、コンタクトの深さ制御、配線加工性等の観点から微細化に困難が生じる問題があった。更に特許文献３が開示する内容によれば、部分的に厚膜のエピ成長させる工程を伴うが、このような部分エピは制御性に困難が伴う上、微細化にも不向きなため量産性に適さない。更に、各半導体素子間の段差をなくそうとすると、エピ成長の膜圧が一意的に決められず、バルクデバイスの特性コントロールに困難が生じる問題があった。
【０００４】
本発明の目的は、混載する異なる特性を有する半導体素子の個々の特性を自由に設定することが可能で、更に形成された各半導体素子間に段差が生じない半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明による半導体装置は、
第１導電型半導体によって形成された第１の半導体層と、該第１の半導体層上に、前記第１導電型半導体とは反対導電型の第２導電型半導体によって形成された第２の半導体層と、該第２の半導体層上に形成された絶縁層と、該絶縁層上に、第１導電型又は第２導電型の半導体によって形成された第３の半導体層と
を有することを特徴とする。
【０００６】
また、本発明による半導体装置の製造方法は、上記した第２の半導体層の一部をチャネル領域とする接合型トランジスタと、上記第３の半導体層の第１導電型又は第２導電型の半導体を利用して形成した第２の半導体素子とを有する半導体装置の製造方法において、
前記第１の半導体層上に前記第２の半導体層をエピタキシャル成長により形成する工程と、前記絶縁層及び前記第３の半導体層を形成する工程と、前記第３の半導体層と前記絶縁層の一部を除去することにより一対の第１の溝を形成する工程と、イオン注入法とその後の熱処理により、前記第１の溝の一方の底部の前記第２の半導体層中にソース又はドレインの一方の領域を形成し、前記第１の溝の他方の底部の前記第２の半導体層中にソース又はドレインの他方の領域を形成する工程と、前記一対の第１の溝中に第１の導電性物質を形成する工程と、前記一対の第１の溝間において、前記第３の半導体層と前記絶縁層の一部を除去することにより第２の溝を形成する工程と、イオン注入法とその後の熱処理により、前記第２の溝の底部の前記第２の半導体層中にゲート領域を形成する工程と、前記第２の溝中に第２の導電性物質を形成する工程と、前記接合型トランジスタが形成された領域を、前記半導体装置の他の領域から電気的に分離するため、前記第２の半導体層、前記絶縁層、及び前記第３の半導体層の各一部を除去して分離層を形成する工程と
を有することを特徴とする。
【０００７】
更に、別の発明による半導体装置の製造方法は、上記した第１の半導体層の一部をドレイン領域とし、上記第２の半導体層の一部をチャネル領域とするＭＯＳ型トランジスタと、上記第３の半導体層の第１導電型又は第２導電型の半導体を利用して形成した第２の半導体素子とを有する半導体装置の製造方法において、
前記第１の半導体層上に前記第２の半導体層をエピタキシャル成長により形成する工程と、前記絶縁層及び前記第３の半導体層を形成する工程と、前記第３の半導体層と前記絶縁層の一部を除去することにより第３の溝を形成する工程と、イオン注入法とその後の熱処理により、前記第３の溝の底部の前記第２の半導体層中にソース領域を形成する工程と、前記第３の溝中に第３の導電性物質を形成する工程と、少なくとも、前記第３の導電性物質、前記ソース領域、及び前記第２の半導体層の一部を除去して第４の溝を形成する工程と、該第４の溝の側壁および底面にゲート絶縁膜を形成する工程と、該第４の溝中にゲート電極となる第４の導電性物質を形成する工程と、前記ＭＯＳ型トランジスタが形成された領域を、前記半導体装置の他の領域から電気的に分離するため、少なくとも前記第３の半導体層の一部を絶縁層とする工程と
を有することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、混載する異なる特性を有する半導体素子の個々の特性を自由に設定することが可能で、更に形成された各半導体素子間に段差が生じない半導体装置を製造することが可能となる。このため、半導体装置を設計する上での自由度に優れ、更にレジスト均一性、コンタクトの深さ制御、配線加工性等の観点から微細化に適した半導体装置、及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００９】
実施の形態１．
図１は、本発明による実施の形態１の半導体装置１の要部構成を概略的に示す断面図である。
【００１０】
同図に示すように、半導体装置１には、第１の半導体層であるｐ型シリコン基板２上にエピタキシャル成長させた第２の半導体層であるｎ−型シリコン層３に形成された第１の半導体素子としての接合型トランジスタ２１と、このｎ−型シリコン層３上に絶縁層としてのＢＯＸ（Ｂｕｒｉｅｄ  Ｏｘｉｄｅ：埋め込み酸化膜）層４を介して存在する第３の半導体層であるＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）層５に形成された第２の半導体素子としてのＭＯＳ型トランジスタ２２とが存在する。
【００１１】
接合型トランジスタ２１が形成された領域には、ｎ＋型シリコンによる、接合型トランジスタ２１のソース（ドレイン）層６ａ及びドレイン（ソース）層６ｂ、ｎ＋型多結晶シリコンによる埋め込み層７ａ，７ｂ、ｐ＋型シリコンによる、接合型トランジスタ２１のゲート層８、ｐ＋型多結晶シリコンによる埋め込み層９、及びＣＶＤ酸化膜による分離層１０が形成されている。
【００１２】
一方、ＭＯＳ型トランジスタ２２が形成された領域には、ＭＯＳ型酸化膜のゲート酸化膜１２、ｎ＋型多結晶シリコンによるＭＯＳ型酸化膜のゲート電極１３、ｎ−型シリコンによるＬＤＤ（Lightly Doped Drain）層１４、サイドウォール酸化膜１５、ｎ＋型シリコンによる、ＭＯＳ型トランジスタのソース（ドレイン）層１６ａ及びドレイン（ソース）層１６ｂが形成されている。そして、フィールド酸化膜１１、コバルトシリサイドによるサリサイド層１７、ＣＶＤ酸化膜による中間絶縁膜１８、タングステンによるコンタクト１９、及びアルミによるメタル配線２０は、両領域に形成されている。
【００１３】
次に、この半導体装置１の製造方法について説明する。
【００１４】
図２乃至図８は、半導体装置１の製造過程における各段階での要部構成を示す製造方法の説明に供する図である。
【００１５】
先ず、図２に示すように、ｐ型シリコン基板２上に、ジクロルシラン（ＳｉＨ２Ｃｌ２）とホスフィン（ＰＨ３）を含んだガスを原料とする減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、ｎ−型シリコン層３をエピタキシャル成長させる。その後張り合わせ方により、ｎ−型シリコン層３上に、ＢＯＸ層４を介してｐ型シリコンによるＳＯＩ層５を形成する。
【００１６】
次に、この図２の状態から、接合型トランジスタ２１（図１）のソース（ドレイン）層６ａ、ドレイン（ソース）層６ｂの領域上のＢＯＸ層４及びＳＯＩ層５をホトリソ・エッチング法により除去して図３に示す第１の溝５１を形成する。そして、Ａｓ＋イオン注入及びその後の活性化アニールにより、第１の溝５１の底部に相当するｎ−型シリコン層３にソース（ドレイン）層６ａ及びドレイン（ソース）層６ｂを形成する。引き続いて全面に、ｎ＋型不純物を含む多結晶シリコンをＣＶＤ法により堆積し、エッチバック法により、第１の溝５１（図３）を埋めるように第１の導電性物質である埋め込み層７ａ，７ｂを形成する。
【００１７】
次に、この図３の状態から、接合型トランジスタ２１（図１）のゲート層８の領域上のＢＯＸ層４とＳＯＩ層５とをホトリソ・エッチング法により除去して図４に示す第２の溝５２を形成する。そして、ＢＦ２＋イオン注入及びその後の活性化アニールによりゲート層８を形成する。引き続き全面に、ｐ＋型不純物を含む多結晶シリコンをＣＶＤ法により堆積し、エッチバック法により、第２の溝５２（図４）を埋めるように第２の導電性物質である埋め込み層９を形成する。
【００１８】
その後、この第４図の状態から、接合型トランジスタ２１（図１）の周囲のｎ−型シリコン層３、ＢＯＸ層４、及びＳＯＩ層４を溝状に除去し、全面にＣＶＤ法により酸化膜を堆積した後に、エッチバック法により、接合型トランジスタ２１をその周囲の半導体層から電気的に独立させるための、図５に示す分離層１０を形成する。
【００１９】
次に、この図５の状態から、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法により、ＳＯＩ層５の、ＭＯＳ型トランジスタ２２（図１）が形成される部分を除く領域に、図６に示すようにフィールド酸化膜１１を形成する。そしてこの図６の状態から、全面に熱酸化を行って酸化膜層を形成し、更に全面にｎ＋型不純物を含む多結晶シリコンを堆積した後、引き続いてホトリソ・エッチングを行って不要部分を除き、図７に示すＭＯＳ型トランジスタ２２のゲート酸化膜１２及びゲート電極１３を形成する。
【００２０】
次に、この図７の状態から、ＳＯＩ層５へのＡｓ＋イオン注入、及びその後の活性化アニールにより、ゲート酸化膜１２に近接する所定領域にｎ−型シリコンによるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）層１４（図８）を形成する。そしてＣＶＤ法により全面に酸化膜を堆積させた後にエッチングし、図８に示すように、ゲート酸化膜１２及びゲート電極１３の両サイドに、サイドウォール１５を生成する。更に、ＳＯＩ層５へのＡｓ＋イオン注入、及びその後の活性化アニールにより、図８に示すＭＯＳ型トランジスタのソース（ドレイン）層１６ａ及びドレイン（ソース）層１６ｂを形成する。
【００２１】
次に、この図８の状態から、全面にコバルトを堆積させ、その後の熱処理および未反応コバルトの除去により、埋め込み層７ａ，７ｂ，９、ＭＯＳ型トランジスタのソース（ドレイン）層１６ａ、ドレイン（ソース）層１６ｂ、及びゲート電極１３の各上面に、図１に示すサリサイド層１７を形成する。
【００２２】
次に、全面にＣＶＤ法により中間絶縁膜１８（図１）を形成し、この中間絶縁膜１８の、各サリサイド層１７につながる所定位置にホトリソ・エッチングによりコンタクトホールを形成する。更に、このコンタクトホールに、スパッタ法およびエッチバック法により、図１に示すタングステンによるコンタクト１９を形成する。そして引き続きスパッタ法により全面にアルミを堆積させ、ホトリソ・エッチングにより、中間絶縁膜１８上において各コンタクト１９に電気的に接続するメタル配線２０（図１）を形成する。尚、図１において、ゲート電極１３上のサリサイド層１７には、コンタクト１９が形成されていないが、これは、図１の断面とは異なる所定の位置において、ゲート電極１３に形成されたサリサイド層１７へのコンタクトが形成されているものとしているからである。
【００２３】
次に、以上のようにして製造された半導体装置１の動作について、図１の断面図を参照しながら説明する。
【００２４】
半導体装置１に形成された接合型トランジスタ２１においては、ソース（ドレイン）層６ａ・ドレイン（ソース）層６ｂ間に電位差を与えておき、ゲート層８に加える電圧を変化させて、ゲート層８下に形成されるチャネルの空乏層幅を増減させることでソース・ドレイン間に流れる電流を制御することができる。また半導体装置１に形成されたＭＯＳ型トランジスタ２２においては、ゲート電極１３に所定の電圧を加え、ゲート酸化膜１２下のＳＯＩ層５を反転させてチャネルを形成することにより、電位差が与えられたソース（ドレイン）層１６ａ・ドレイン（ソース）層１６ｂ間を流れる電流を制御することができる。
【００２５】
以上のように、本実施の形態による半導体装置１によれば、接合型トランジスタ２１においては、エピタキシャル成長により形成するｎ−型シリコン層３の厚さを適当に設定することにより所望の特性を得ることができ、一方ＭＯＳ型トランジスタ２２においては、ＳＯＩ層５の厚さを適当に設定することにより所望の特性を得ることができる。従って、特性の異なるトランジスタを、それぞれ所望の特性を持たせて１チップに混載することが可能となるため、例えば完全空乏型のＭＯＳ型トランジスタと大電流を流す接合型トランジスタとを１チップに混載することが可能となる。更に、接合型トランジスタ２１とＭＯＳ型トランジスタ２２との両領域において、中間絶縁膜１８の厚みが揃うため、レジスト均一性、コンタクトの深さ制御、配線加工性等の観点から、微細化にも好適である。
【００２６】
また、本実施の形態による半導体装置の製造方法によれば、同一チップ内に所望の特性を有する接合型トランジスタ２１とＭＯＳ型トランジスタ２２を形成し、更に、接合型トランジスタ２１とＭＯＳ型トランジスタ２２との間で段差が生じないように形成することが可能となる。
【００２７】
実施の形態２．
図９は、本発明による実施の形態２の半導体装置３１の要部構成を概略的に示す断面図である。尚、この半導体装置３１において、前記した図１に示す実施の形態１の半導体装置１と共通する構成要素には、同符号を付している。
【００２８】
同図に示すように、この半導体装置３１には、第１の半導体層であるｎ型シリコン基板３２上にエピタキシャル成長させた第２の半導体層であるｐ−型シリコン層３３に形成された第１の半導体素子としてのＭＯＳ型高耐圧トランジスタ４１と、このｐ−型シリコン層３３上に絶縁層としてのＢＯＸ層４を介して存在する第３の半導体層であるＳＯＩ層５に形成された第２の半導体素子としてのＭＯＳ型トランジスタ２２とが存在する。
【００２９】
ＭＯＳ型高耐圧トランジスタ４１が形成された領域には、ｎ＋型シリコンによる、ＭＯＳ型高耐圧トランジスタ４１のソース層３６、ｎ＋型多結晶シリコンによる埋め込み層３７、ＭＯＳ型高耐圧トランジスタ４１のゲート酸化膜３５、ｎ＋型多結晶シリコンによるＭＯＳ型酸化膜のゲート電極３４が形成されている。尚、このＭＯＳ型高耐圧トランジスタ４１では、ｎ型シリコン基板３２がドレインとして働き、このため、ｎ型シリコン基板３２には、電気的に接続された図示しないドレイン電極が形成されているものとする。
【００３０】
一方、ＭＯＳ型トランジスタ２２が形成された領域には、ＭＯＳ型酸化膜のゲート酸化膜１２、ｎ＋型多結晶シリコンによるＭＯＳ型酸化膜のゲート電極１３、ｎ−型シリコンによるＬＤＤ層１４、サイドウォール酸化膜１５、ｎ＋型シリコンによる、ＭＯＳ型トランジスタのソース（ドレイン）層１６ａ及びドレイン（ソース）層１６ｂが形成されている。そして、フィールド酸化膜１１、コバルトシリサイドによるサリサイド層１７、ＣＶＤ酸化膜による中間絶縁膜１８、タングステンによるコンタクト１９、及びアルミによるメタル配線２０は、両領域に形成されている。
【００３１】
次に、図９に示す半導体装置３１の製造方法について説明する。
【００３２】
図１０乃至１３は、半導体装置３１の製造過程における各段階での要部構成を示す製造方法の説明に供する図である。
【００３３】
先ず、図１０に示すように、ｎ型シリコン基板３２上に、ジクロルシラン（ＳｉＨ２Ｃｌ２）とホスフィン（ＰＨ３）を含んだガスを原料とする減圧ＣＶＤ法により、ｐ−型シリコン層３３をエピタキシャル成長させる。その後張り合わせ方により、ｐ−型シリコン層３３上に、ＢＯＸ層４を介してｐ型シリコンによるＳＯＩ層５を形成する。
【００３４】
次に、この図１０の状態から、ＭＯＳ型高耐圧トランジスタ４１（図９）のソース層３６の領域上のＢＯＸ層４とＳＯＩ層５をホトリソ・エッチング法により除去して図１１に示す第３の溝５３を形成する。そして、Ａｓ＋イオン注入、及びその後の活性化アニールにより、第３の溝５３の底部に相当するｐ−型シリコン層３３にソース層３６を形成する。引き続き全面にｎ＋型不純物を含む多結晶シリコンをＣＶＤ法により堆積し、エッチバック法により、第３の溝５３（図１１）を埋めるように第３の導電性物質である埋め込み層３７を形成する。
【００３５】
次に、この図１１の状態から、ＭＯＳ型高耐圧トランジスタ４１（図９）のゲート電極３４及びゲート酸化膜３５が形成される領域のｐ−型シリコン層３３、ソース層３６、及び埋め込み層３７をホトリソ・エッチング法により除去して図１２に示す第４の溝５４を形成する。但し、この時のホトリソ・エッチング法による除去は、図１２の断面とは異なる位置においてＢＯＸ層４やＳＯＩ層５に及ぶ場合もあるが、後述するゲート酸化膜３５の形成により、不都合は生じない。
【００３６】
そしてこの第４の溝５４に、熱酸化により高耐圧トランジスタ４１のゲート酸化膜３５を形成した後、ｎ＋型不純物を含む多結晶シリコンをＣＶＤ法により堆積し、エッチバック法により、第４の溝５４（図１２）を埋めるように第４の導電性物質であるゲート電極３４を形成する。
【００３７】
この図１２の状態から、図１３に示すように、ＳＯＩ層５にＭＯＳ型トランジスタ２２（図９）を形成し、更に図９に示すようなサリサイド層１７、中間絶縁膜１８、コンタクト１９、及びメタル配線２０を形成する過程は、前記した実施の形態１において、図８の状態から、同構成要素を形成する過程と同様に行われるため、ここでの説明は省略する。但し、この図９において、ソース層３６に電気的に接続される二つのメタル配線２０ａ，２０ｂは、図９の断面とは異なる所定の位置において、互いに電気的に接続されているものとする。
【００３８】
次に、以上のようにして製造された半導体装置３１の動作について、図９の断面図を参照しながら説明する。
【００３９】
半導体装置３１に形成されたＭＯＳ型高耐圧トランジスタ４１においては、ゲート電極３４に所定の電圧を加え、ゲート酸化膜３５に接するｐ−型エピタキシャルシリコン層３３を反転させてチャネルを形成することにより、電位差が与えられたソース層３６とｎ＋型シリコン基板３２であるドレイン間を流れる電流を制御することができる。またＭＯＳ型トランジスタ２２においては、ゲート電極１３に所定の電圧を加え、ゲート酸化膜１２下のＳＯＩ層５を反転させてチャネルを形成することにより、電位差が与えられたソース（ドレイン）層１６ａ・ドレイン（ソース）層１６ｂ間を流れる電流を制御することができる。
【００４０】
以上のように、本実施の形態による半導体装置３１によれば、ＳＯＩ層５を有するＳＯＩ基板においても、裏面（図９ではｎ型シリコン基板３２の下面）をドレインの引き出しとするＭＯＳ型高耐圧トランジスタ４１を、完全空乏型のＭＯＳ型トランジスタ２２と１チップ上に混載することが可能となる。更に、このＭＯＳ型高耐圧トランジスタ４１においては、エピタキシャル成長により形成するｐ−型シリコン層３３の厚さを適当に設定することにより所望の特性を得ることができ、一方ＭＯＳ型トランジスタ２２においては、ＳＯＩ層５の厚さを適当に設定することにより所望の特性を得ることができる。更に、高耐圧のＭＯＳ型トランジスタ４１とＭＯＳ型トランジスタ２２との両領域において、中間絶縁膜１８の厚みが揃うため、レジスト均一性、コンタクトの深さ制御、配線加工性等の観点から、微細化にも好適である。
【００４１】
また、本実施の形態による半導体装置の製造方法によれば、同一チップ内に所望の特性を有する高耐圧のＭＯＳ型トランジスタ４１とＭＯＳ型トランジスタ２２を形成し、更に、高耐圧のＭＯＳ型トランジスタ４１とＭＯＳ型トランジスタ２２との間で段差が生じないように形成することが可能となる。
【００４２】
尚、前記各実施の形態では、ＳＯＩ層をｐ型シリコンで形成したが、これに限定されるものではなく、ｎ型シリコンで形成してもよいなど、種々の態様を取り得るものである。
【００４３】
また、前記した特許請求の範囲、及び実施の形態の説明において、「上」、「下」といった言葉を使用したが、これらは便宜上であって、半導体装置を配置する状態における絶対的な位置関係を限定するものではない。
【図面の簡単な説明】
【００４４】
【図１】本発明による実施の形態１の半導体装置１の要部構成を概略的に示す断面図である。
【図２】半導体装置１の製造過程での要部構成を示し、製造方法の説明に供する図である。
【図３】半導体装置１の製造過程での要部構成を示し、製造方法の説明に供する図である。
【図４】半導体装置１の製造過程での要部構成を示し、製造方法の説明に供する図である。
【図５】半導体装置１の製造過程での要部構成を示し、製造方法の説明に供する図である。
【図６】半導体装置１の製造過程での要部構成を示し、製造方法の説明に供する図である。
【図７】半導体装置１の製造過程での要部構成を示し、製造方法の説明に供する図である。
【図８】半導体装置１の製造過程での要部構成を示し、製造方法の説明に供する図である。
【図９】本発明による実施の形態２の半導体装置３１の要部構成を概略的に示す断面図である。
【図１０】半導体装置３１の製造過程での要部構成を示し、製造方法の説明に供する図である。
【図１１】半導体装置３１の製造過程での要部構成を示し、製造方法の説明に供する図である。
【図１２】半導体装置３１の製造過程での要部構成を示し、製造方法の説明に供する図である。
【図１３】半導体装置３１の製造過程での要部構成を示し、製造方法の説明に供する図である
【符号の説明】
【００４５】
１  半導体装置、  ２  ｐ型シリコン基板、  ３  ｎ−型シリコン層、  ４  ＢＯＸ層、  ５  ＳＯＩ層、  ６ａ  接合型トランジスタのソース（ドレイン）層、  ６ｂ  接合型トランジスタのドレイン（ソース）層、  ７ａ，７ｂ  ｎ＋型多結晶シリコンによる埋め込み層、  ８  ゲート層、  ９  ｐ＋型多結晶シリコンによる埋め込み層、  １０  ＣＶＤ酸化膜による分離層、  １１  フィールド酸化膜、  １２  ゲート酸化膜、  １３  ＭＯＳ型酸化膜のゲート電極、  １４  ｎ−型シリコンによるＬＤＤ層、  １５  サイドウォール酸化膜、  １６ａ  ＭＯＳ型トランジスタのソース（ドレイン）層、  １６ｂ  ＭＯＳ型トランジスタのドレイン（ソース）層、  １７  サリサイド層、  １８  中間絶縁膜、  １９  コンタクト、  ２０  メタル配線、  ２１  接合型トランジスタ、  ２２  ＭＯＳ型トランジスタ、  ３１  半導体装置、  ３２  ｎ型シリコン基板、  ３３  ｐ−型シリコン層、  ３４  ｎ＋型多結晶シリコンによるＭＯＳ型酸化膜のゲート電極、  ３５  ＭＯＳ型高耐圧トランジスタのゲート酸化膜、  ３６  ＭＯＳ型高耐圧トランジスタのソース層、  ３７  ｎ＋型多結晶シリコンによる埋め込み層、  ４１  ＭＯＳ型高耐圧トランジスタ、  ５１  第１の溝、  ５２  第２の溝、  ５３  第３の溝、  ５４  第４の溝。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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