(57)【要約】【課題】  バンド間トンネル起因のホットエレクトロンによる書き込みを行うＰチャンネル型のメモリセルにおいて、チャネル電流起因のホットエレクトロンによる過剰書き込みを抑制する。【解決手段】  書き込み時に、Ｎ型領域を電源電圧Ｖｃｃとし、Ｐ型ソースに電源電圧Ｖｃｃよりも小さいソース電圧を印加して、Ｎ型基板とＰ型ソース間に電位差を与え、チャネル形成を抑制しつつ、バンド間トンネル起因のホットエレクトロンをメモリセルのＰ型ドレインから浮遊ゲートに注入して、書き込みを行うことにより、メモリセルの書き込みの進行に伴って、浮遊ゲートが負に帯電しても、チャネル形成が抑制されるため、チャネル電流に起因するホットエレクトロンの浮遊ゲートへの注入が抑制され、過剰書き込みを起こさず、過剰書き込みを抑制することが可能となる。【選択図】  図７
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【特許請求の範囲】
【請求項１】
Ｎ型領域上に形成されたＰチャネル型メモリセルを有する不揮発性半導体記憶装置の駆動方法であって、
前記Ｐチャネル型メモリセルは、浮遊ゲート型メモリトランジスタとこれに直列接続された選択トランジスタとで構成され、
前記浮遊ゲート型メモリトランジスタは、制御ゲートをコントロールゲート線に接続し、ソースを共通ソース線に接続し、ドレインを前記選択トランジスタのソースに接続し、
前記選択トランジスタは、選択ゲートをワード線に接続し、ドレインをビット線に接続し、
前記Ｐチャネル型メモリセルは、書き込み状態では正のしきい値を有し、消去状態では負のしきい値を有し、
前記Ｐチャネル型メモリセルの書き込みは、前記浮遊ゲート型メモリトランジスタのドレインから浮遊ゲートにバンド間トンネルホットエレクトロンを注入して行い、
前記Ｐチャネル型メモリセルの消去は、前記浮遊ゲート型メモリトランジスタの浮遊ゲートとＮ型領域との間のトンネル酸化膜を介して、前記浮遊ゲート電極の電子を前記Ｎ型領域へ引き抜くことによって行い、
前記書き込み時には、前記Ｎ型領域を電源電圧とし、前記ビット線に第１の負電圧を印加し、前記コントロールゲート線に第１の正電圧を印加し、前記ワード線に第２の負電圧を印加し、前記ソース線に前記電源電圧よりも低圧のソース電圧を印加する
不揮発性半導体記憶装置の駆動方法。
【請求項２】
前記書き込み時において、前記第１の負電圧を約−３Ｖ〜−６Ｖ、前記第１の正電圧を約６Ｖ〜１１Ｖ、前記第２の負電圧を約−５Ｖ〜−８Ｖ、前記ソース電圧を電源電圧より０．７Ｖ以上低い電圧とする
請求項１に記載の不揮発性半導体記憶装置の駆動方法。
【請求項３】
前記書き込み時の前記ソース電圧を接地電位とする
請求項２に記載の不揮発性半導体記憶装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置の駆動方法、特に、Ｐチャネル型メモリセルを用いたフラッシュメモリセルの駆動方法に関するものである。
【背景技術】
【０００２】
フラッシュメモリにおいて、近年、Ｐチャネル型のメモリセルを用いる方式が提案されている（例えば、特許文献１）。この従来のメモリセルの駆動方法の一例を以下に説明する。
【０００３】
図１３は従来のＰチャネル型のメモリセルを用いたメモリセルアレイを示す。
Ｐチャネル型メモリセル１は、浮遊ゲートにゲート電極を接続した浮遊ゲート型メモリトランジスタ１８とこれに直列接続されたＰチャネル型の選択トランジスタ２とで構成され、浮遊ゲート型メモリトランジスタ１８が選択トランジスタ２に隣接して配置されている。
【０００４】
浮遊ゲート型メモリトランジスタ１８は、Ｐ型ドレインが選択トランジスタ２のＰ型ソースに接続され、Ｐ型ソースが共通ソース線１７に接続され、制御ゲートがコントロールゲート線１４に接続されている。選択トランジスタ２は、Ｐ型ドレインが１６ａ〜１６ｄのビット線１６に接続され、選択ゲートは１５ａ〜１５ｄのワード線１５に接続されている。
【０００５】
また、従来のメモリセルアレイは、共通ソース線１７と電源電圧Ｖｃｃとの接続をオン−オフすることができるソース開放手段１７ａを備えている。
ここで、メモリセルが書き込み状態にあるとき正のしきい値を有し、消去状態にあるとき負のしきい値を有する。
【０００６】
駆動方法として、書き込み時には、バンド間トンネル起因のホットエレクトロンを浮遊ゲート型メモリトランジスタ１８のドレインから浮遊ゲートに注入して書き込みを行う。消去時には、ＦＮ(Fowler-Nordheim)トンネル電流によって、Ｎ型領域上のトンネル酸化膜を経由して、浮遊ゲート型メモリトランジスタ１８の浮遊ゲートの電子を引き抜くことによって消去を行う。
【０００７】
上記のようなメモリセルの駆動方法に関して、従来の技術では、書き込み時には、Ｎ型領域を電源電圧Ｖｃｃとし、ビット線１６に第一の負電圧を印加し、コントロールゲート線１４に第一の正電圧を印加し、ワード線１５に第二の負電圧を印加し、ソース線１７をソース開放手段１７ａによって開放して、バンド間トンネル起因のホットエレクトロンをメモリセルのＰ型ドレインから浮遊ゲートに注入して書き込みを行う。
【特許文献１】特表２００１−５０６０６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
浮遊ゲート型メモリトランジスタ１８と選択トランジスタ２は図１４に示すようにＮ型基板１３に作り込まれている。
浮遊ゲート型メモリトランジスタ１８は、Ｎ型基板１３に形成されたＰ＋のドレイン７，ソース８と、この間にトンネル酸化膜６を介してＮ型基板１３の上に浮遊ゲート４と誘電膜５と制御ゲート３を形成して構成されている。
【０００９】
選択トランジスタ２は、Ｎ型基板１３に形成されたＰ＋のソース７，ドレイン１２と、この間に酸化膜１０を介してＮ型基板１３の上に選択ゲート９を形成して構成されている。
【００１０】
メモリセルの書き込み時のバイアスは、選択ゲート９に接続されたワード線１５にＶｓｇ＝−８Ｖを印加し、Ｎ型基板１３にＶｓｕｂ＝Ｖｃｃ＝２．５Ｖを印加し、メモリセル１のソース８に接続されたソース線１７はＶｓ＝開放し、選択トランジスタ２のドレイン１２に接続されたビット線１６にＶｄ＝−６Ｖを印加し、メモリセル１の制御ゲートに接続されたコントロールゲート線１４にＶｃｇ＝１０．５Ｖを印加している。
【００１１】
しきい値測定時は、図１５に示すように、Ｖｓｇ＝−１０Ｖ，Ｖｓｕｂ＝Ｖｓ＝０Ｖ，Ｖｄ＝−１．５Ｖ，ドレイン電流＝−１μＡとなるＶｃｇで定義している。
メモリセル単体での書き込み特性を図１６に示す。この図１６からわかるように、３ｍｓｅｃで、しきい値が６．９Ｖに達し、その後、６ｍｓｅｃで急激な書き込みを起こしている。
【００１２】
このように通常の書き込み状態からさらに書き込み動作を続けると、急激な書き込みが発生する。これが過剰書き込みである。
一方、メモリセルの消去状態は、浮遊ゲートから電子が取り除かれた状態である。しきい値はおよそ−３Ｖ程度である。
【００１３】
書き込み時には、バンド間トンネルによって発生した電子が、浮遊ゲートに注入される。書き込みの進行に伴い、次第に浮遊ゲートの電位は下がっていき、浮遊ゲートの電位がチャネル電流が流れ始める電圧に達すると、チャネル電流に付随したホットエレクトロンがゲート注入される。このときに、急激な書き込みがおこり、過剰書き込みを引き起こしている。
【００１４】
従来例では、ソース線を開放状態にしているため、定常的なチャネル電流は流れないが、ソース線には接合容量が付随しており、この容量に流れ込む一時的なチャネル電流によるホットエレクトロンがゲートに注入されてしまう。
【００１５】
書き込み時に複数のビット線に同時に書き込みに必要なビット線電圧を印加しているが、この現象がおこると、過剰書き込みを起こしたメモリセルのチャネル電流が流れ、ソースに接続している容量が充電される。ビット線電圧発生回路の供給電流量は有限であるため、同時に書き込みをしているほかのメモリセルに対する供給電流が不安定になる。このため、一部のビットの書き込みが深くなる一方で、その他のビットの書き込みは浅くなり、書き込み分布が大きく広がってしまい、信頼性マージンが減少する。
【００１６】
したがって、従来の書き込み、消去の分布は、概略的に図１７のようになり、書き込みセルの分布Ａは、バンド間トンネル起因のホットエレクトロンによる書き込みが行われたメモリセルの分布Ｂと、チャネル電流起因のホットエレクトロンによる過剰書き込みが行われたメモリセルの分布Ｃとが重なり、大きくばらついている。
【００１７】
本発明では、バンド間トンネル起因のホットエレクトロンによる書き込みを行うＰチャンネル型のメモリセルにおいて、チャネル電流起因のホットエレクトロンによる過剰書き込みを抑制できる不揮発性半導体記憶装置の駆動方法を提供することを目的としている。
【課題を解決するための手段】
【００１８】
上記課題を解決するために、本発明の不揮発性半導体記憶装置の駆動方法は、Ｎ型領域上に形成されたＰチャネル型メモリセルを有する不揮発性半導体記憶装置の駆動方法であって、前記Ｐチャネル型メモリセルは、浮遊ゲート型メモリトランジスタとこれに直列接続された選択トランジスタとで構成され、前記浮遊ゲート型メモリトランジスタは、制御ゲートをコントロールゲート線に接続し、ソースを共通ソース線に接続し、ドレインを前記選択トランジスタのソースに接続し、前記選択トランジスタは、選択ゲートをワード線に接続し、ドレインをビット線に接続し、前記Ｐチャネル型メモリセルは、書き込み状態では正のしきい値を有し、消去状態では負のしきい値を有し、前記Ｐチャネル型メモリセルの書き込みは、前記浮遊ゲート型メモリトランジスタのドレインから浮遊ゲートにバンド間トンネルホットエレクトロンを注入して行い、前記Ｐチャネル型メモリセルの消去は、前記浮遊ゲート型メモリトランジスタの浮遊ゲートとＮ型領域との間のトンネル酸化膜を介して、前記浮遊ゲート電極の電子を前記Ｎ型領域へ引き抜くことによって行い、前記書き込み時には、前記Ｎ型領域を電源電圧とし、前記ビット線に第１の負電圧を印加し、前記コントロールゲート線に第１の正電圧を印加し、前記ワード線に第２の負電圧を印加し、前記ソース線に前記電源電圧よりも低圧のソース電圧を印加することで、書き込み時に、従来開放していた前記ソース線に前記電源電圧よりも低圧のソース電圧を印加することで、前記浮遊ゲート型メモリトランジスタのＮ型基板とＰ型ソース間に電位差を与え、基板バイアス効果によってチャネル形成を抑制し過剰書き込みを抑制することが可能となる。
【００１９】
また、本発明の不揮発性半導体記憶装置の駆動方法において、前記書き込み時において、前記第１の負電圧を約−３Ｖ〜−６Ｖ、前記第１の正電圧を約６Ｖ〜１１Ｖ、前記第２の負電圧を約−５Ｖ〜−８Ｖ、前記ソース電圧を電源電圧より０．７Ｖ以上低い電圧とすることが好ましい。
【００２０】
このようにすることで、Ｎ型基板を電源電圧Ｖｃｃとし、Ｐ型ソースにＶｃｃ−０．７Ｖ以下の電圧を印加し、Ｎ型基板とＰ型ソース間に０．７Ｖ以上の電位差を設定でき、従来のソースを開放状態する場合に比較して、過剰書き込みの抑制効果が得られる。
【００２１】
また、本発明の不揮発性半導体記憶装置の駆動方法において、前記書き込み時の前記ソース電圧を接地電位とすることが好ましい。
このようにすることで、ソース電圧を発生させる電源を必要とせずに、書き込み時のチャネル形成を抑制し過剰書き込みを抑制することができる。
【発明の効果】
【００２２】
本発明の不揮発性半導体記憶装置の駆動方法によれば、基板バイアス効果を利用し、Ｎ型基板とＰ型ソースの電位差を設定することによりチャネル電流の流れ始めるゲート電圧を負側に変動させ、チャネル形成を抑制することにより、過剰書き込みを抑制することができる。
【００２３】
また、Ｎ型基板とＰ型ソース間に０．７Ｖ以上の電位差を設定することで、従来の書き込み方法に比較して、過剰書き込みの抑制効果が得られる。
さらに、Ｐ型ソースを接地電位として、Ｎ型基板とＰ型ソース間の電位差を電源電圧と接地電位の差と等しくすることで、ソース電圧を発生させる電源を必要とせずに書き込み時のチャネル形成を抑制し過剰書き込みを抑制することができる。
【発明を実施するための最良の形態】
【００２４】
本発明を説明する前に、まず、浮遊ゲート型メモリトランジスタ１８の浮遊ゲートに注入されるゲート電流を説明する。
メモリセルの浮遊ゲートにゲート電極を接続した浮遊ゲート型メモリトランジスタ１８おいて、一例として、図９のように、Ｎ型領域とＰ型ソースを接地電位にして、Ｐ型ドレインに−８Ｖを印加して、浮遊ゲート電位を変動させて測定した。
【００２５】
この場合、浮遊ゲートの電圧とゲート電流、ドレイン電流の関係は図１０のようになる。
図１０に示すように、浮遊ゲートの電位によってゲート電流の種類が変わっており、この例では浮遊ゲートの電位が−１Ｖ以上であるとき、ゲート電流は、バンド間トンネル起因のホットエレクトロンがゲートに注入されるゲート電流であり、浮遊ゲートの電位が−１Ｖ以下であるとき、ゲート電流はチャネル電流起因のホットエレクトロンがゲートに注入されるゲート電流である。チャネル電流起因のホットエレクトロンがゲートに注入されるゲート電流は、浮遊ゲートの電位の変動に対して急激に増大し、ピークをもつ。
【００２６】
メモリセルの書き込みを行っている状態では、書き込みの進行に伴い、バンド間トンネル起因のホットエレクトロンが浮遊ゲートに注入され、浮遊ゲートの電位がさがり、浮遊ゲートの電位がチャネル電流が流れる電圧に達すると急激にゲート電流が流れる状態になり、過剰書き込みが発生することになる。
【００２７】
次に、浮遊ゲートトランジスタ１８おいて、一例として、図１１のように、Ｎ型領域を接地電位にして、Ｐ型ソースを−１Ｖとして、Ｐ型ドレインに−８Ｖを印加して、浮遊ゲート電位を変動させて測定した。
【００２８】
この場合、浮遊ゲートの電圧とゲート電流、ドレイン電流の関係は、図１２のようになる。
図１２に示すように、浮遊ゲート４の電位が−２．３Ｖ以上であるとき、ゲート電流は、バンド間トンネル起因のホットエレクトロンがゲートに注入されるゲート電流であり、浮遊ゲートの電位が−２．３Ｖ以下であるとき、ゲート電流は、チャネル電流起因のホットエレクトロンがゲートに注入されるゲート電流である。
【００２９】
図１０と図１２を比較すると、Ｎ型領域とＰ型ソース間の電位差を設定することにより、チャネル電流が流れ始めるゲート電位が変動する。これは、基板バイアス効果と呼ばれる一般的な現象である。
【００３０】
基板バイアス効果により、Ｎ型基板に対し、Ｐ型ソース間の電位を負に増大させるほどチャネル電流の流れ始めるゲート電圧は、負の方向に移動する。従って、チャネル電流に伴うホットエレクトロンの発生するゲート電圧も負の方向に移動する。
【００３１】
従って、書き込みの進行に伴い、浮遊ゲート４に電子が注入され、浮遊ゲート４が負に帯電しても、Ｎ型基板１３に対し、Ｐ型ソースの電位を負に増大させることにより、チャネル形成が抑制されるため、チャネル電流に起因するホットエレクトロンの浮遊ゲートへの注入が抑制され、過剰書き込みを起こさないようにすることが可能になる。
【００３２】
図１は本発明のＰチャネル型のメモリセルを用いたメモリセルアレイを示し、図２はこの発明の関わるＰチャネル型のメモリセルを示す。
Ｐチャネル型の浮遊ゲート型メモリトランジスタ１８が、Ｐチャネル型の選択トランジスタ２と隣接して配置されている。浮遊ゲート型メモリトランジスタ１８のＰ型ドレイン７は、選択トランジスタ２のＰ型ソース１１に接続され、浮遊ゲート型メモリトランジスタ１８のＰ型ソース８は、共通ソース線１７に接続され、浮遊ゲート型メモリトランジスタ１８の制御ゲート３は、コントロールゲート線１４に接続され、選択トランジスタ２のＰ型ドレイン１２は、ビット線１６に接続され、選択ゲートはワード線１５に接続されている。また、本発明のメモリセルアレイは、ソース電圧切り替え手段１７ｂを備え、共通ソース線１７は、Ｖｃｃと、ソースバイアス発生回路１９のどちらかに接続することができる。
【００３３】
ここで、浮遊ゲート型メモリトランジスタ１８が書き込み状態にあるとき正のしきい値を有し、消去状態にあるとき負のしきい値を有する。
駆動方法として、書き込み時には、バンド間トンネル起因のホットエレクトロンを浮遊ゲート型メモリトランジスタ１８の前記Ｐ型ドレイン７から浮遊ゲート４に注入して、書き込みを行う。また、消去時には、ＦＮトンネル電流によって、Ｎ型領域上のトンネル酸化膜６を経由して、浮遊ゲート型メモリトランジスタ１８の浮遊ゲート４の電子を引き抜くことによって消去を行う。
【００３４】
上記のようなメモリセルの駆動方法に関して、本発明では、書き込み時には、Ｎ型領域を電源電圧Ｖｃｃとし、ビット線１６に第一の負電圧を印加し、コントロールゲート線１４に第一の正電圧を印加し、ワード線１５に第二の負電圧を印加し、共通ソース線１７にソースバイアス発生回路１９から電源電圧Ｖｃｃよりも低圧のソース電圧を印加して、バンド間トンネル起因のホットエレクトロンを浮遊ゲート型メモリトランジスタ１８のＰ型ドレイン７から浮遊ゲート４に注入して書き込みを行う。
【００３５】
このように、ソース８に電源電圧Ｖｃｃよりも低圧のソース電圧を印加することで、基板バイアス効果を利用してチャネル形成を抑制し、チャネル電流に起因するホットエレクトロンの浮遊ゲートへの注入を抑制し、過剰書き込みを抑制できる。
【００３６】
具体的には、図１の構成において、書き込み時には、Ｎ型領域であるＮ型基板１３を電源電圧Ｖｃｃとし、前記第一の負電圧が約−３Ｖ〜−６Ｖ、前記第二の負電圧が約−５Ｖ〜−８Ｖ、前記第一の正電圧が約６Ｖ〜１１Ｖ、前記ソース電圧が（Ｖｃｃ−０．７）Ｖ以下であって、バンド間トンネル起因のホットエレクトロンをメモリセルのＰ型ドレインから浮遊ゲートに注入する。
【００３７】
Ｎ型基板とＰ型ソース間に与える電位差と過剰書き込みにいたる時間の関係をプロットすると、図５のように、Ｎ型基板１３とソース間の電位差を大きくするほど、過剰書き込みが発生するまでの時間が長くなっている。
【００３８】
従来の駆動方法による書き込みでは、図１６に示すように、約６ｍｓｅｃで過剰書き込みが発生しているが、これは、Ｎ型基板１３とＰ型ソース間の電位差を０．７Ｖに設定した場合と同等であり、Ｎ型基板とソース間の電位差を０．７Ｖ以上にすることで、過剰書き込み抑制に改善効果があることを示している。
【００３９】
書き込み時のバイアスの一例として、Ｎ型領域とＰ型ソース間の電位差が、１．２Ｖになるように、図３のように、Ｖｓｇ＝−８Ｖ，Ｖｓｕｂ＝２．５Ｖ，Ｖｓ＝１．３Ｖ，Ｖｄ＝−６Ｖ，Ｖｃｇ＝１０．５Ｖとすると、このときの書き込み特性は図４のようになり、約３０ｍ秒で、しきい値が７．６Ｖに達し、この後、約６０ｍｓｅｃで過剰書き込みが発生している。この例では、従来の書き込み方法による、過剰書き込み発生時間に対し１０倍の改善効果がある。
【００４０】
図６は、前記書き込み時において前記ソース電圧を接地電位とする具体的な構成を示す。
この書き込み時には、Ｎ型基板が電源電圧Ｖｃｃであり、Ｐ型ソースが接地電位であって、バンド間トンネル起因のホットエレクトロンをメモリセルのＰ型ドレインから浮遊ゲートに注入する。このときの前記第１の負電圧を約−３Ｖ〜−６Ｖ、前記第１の正電圧を約６Ｖ〜１１Ｖ、前記第２の負電圧を約−５Ｖ〜−８Ｖ、前記ソース電圧を電源電圧より０．７Ｖ以上低い電圧にするために、この図６では前記ソース電圧をソース電圧切り替え手段１７ｂによって共通ソース線１７を接地電位に切り替えている。この一例としては、図７のように、Ｖｓｇ＝−８Ｖ，Ｖｓｕｂ＝２．５Ｖ，Ｖｓ＝接地電位，Ｖｄ＝−６Ｖ，Ｖｃｇ＝１０．５Ｖとする。
【００４１】
こうすれば、Ｎ型基板と、Ｐ型ソースの電位差がＶｃｃに等しくなり、ソース電位を与える電源を新たに必要とせずに、過剰書き込みの抑制効果が得られる。
本発明によって、書き込み、消去の分布は、図８のように過剰書き込みが抑制され、書き込み状態の分布が収束する。
【産業上の利用可能性】
【００４２】
本発明の不揮発性半導体記憶装置の駆動方法は、Ｐチャネル型メモリセルを用いたフラッシュメモリセルなどの駆動方法として有効である。
【図面の簡単な説明】
【００４３】
【図１】本発明のメモリセルアレイを示す図
【図２】本発明のかかわるメモリセル構成図
【図３】本発明の書き込みバイアス例を示す図
【図４】本発明の書き込み特性図
【図５】過剰書き込みにいたる時間を示す図
【図６】本発明の別のメモリセルアレイを示す図
【図７】本発明の別の書き込みバイアス例を示す図
【図８】本発明による書き込み・消去の分布を示す図
【図９】浮遊ゲートトランジスタのゲート電流，ドレイン電流測定バイアスを示す図
【図１０】浮遊ゲートトランジスタのゲート電流，ドレイン電流を示す図
【図１１】浮遊ゲートトランジスタのゲート電流，ドレイン電流測定バイアスを示す図
【図１２】浮遊ゲートトランジスタのゲート電流，ドレイン電流を示す図
【図１３】従来のメモリセルアレイを示す図
【図１４】従来の書き込みバイアスを示す図
【図１５】しきい値測定バイアスを示す図
【図１６】従来の書き込み特性を示す図
【図１７】従来の書き込み・消去の分布を示す図
【符号の説明】
【００４４】
１    メモリセル
２    選択トランジスタ
３    メモリセルの制御ゲート
４    浮遊ゲート
５    誘電膜
６    トンネル酸化膜
７    メモリセルのドレイン
８    メモリセルのソース
９    選択ゲート
１０    酸化膜
１１    選択トランジスタのソース
１２    選択トランジスタのドレイン
１３    Ｎ型基板
１４    コントロールゲート線
１５    ワード線
１６    ビット線
１７    共通ソース線
１７ａ    ソース開放手段
１７ｂ    ソース電圧切り替え手段
１８    浮遊ゲート型メモリトランジスタ
１９    ソースバイアス発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2005122772.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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