(57)【要約】【課題】  回路素子の伝搬遅延時間を削減し、高速動作が可能なＦＦ回路を提供する。【解決手段】  外部クロック信号ＴがＬの期間において、Ｈのクロック信号／ＣＬＫ、Ｌのライトイネーブル信号ＷＥ１、Ｈのライトイネーブル信号ＷＥ２が生成される。トランスミッションゲートＴＧ１が、これらの信号に応答してノードＮ１とノードＮ２とをイコライズする。外部クロック信号ＴがＬからＨに遷移すると、クロック信号／ＣＬＫ，ライトイネーブル信号ＷＥ１，ＷＥ２が順次Ｌ，Ｈ，Ｌレベルに遷移する。トランスミッションゲートＴＧ１は、これらの信号に応じて非導通となり、イコライズを終了する。ライトイネーブル信号ＷＥ１およびＷＥ２がともにＨとなる期間をパルス幅とするパルス信号に応じてＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ４，ＭＮ５がオンし、データ信号Ｄ，／ＤがノードＮ１，Ｎ２に書込まれる。【選択図】        図１
2005252787.tif 000002
【特許請求の範囲】
【請求項１】
外部クロック信号の立上りまたは立下りに同期して入力データ信号を取込み、保持するフリップフロップ回路であって、
前記外部クロック信号が第１の電位から第２の電位に遷移したことに応じて、差動入力ノードに前記入力データ信号を取込み、保持する第１のラッチ回路からなるマスタ部と、
前記外部クロック信号が前記第１の電位から前記第２の電位に遷移したことに応じて、相補入力ノードに前記マスタ部から前記入力データ信号を取込み、保持する第２のラッチ回路からなるスレーブ部と、
前記外部クロック信号に応じて、前記マスタ部および前記スレーブ部の動作タイミングを制御する複数の内部クロック信号を生成する内部クロック信号生成部とを備え、
前記内部クロック信号生成部は、前記複数の内部クロック信号に基づいて、前記外部クロック信号が前記第１の電位から前記第２の電位に遷移したことに応じて所定の期間活性化するパルス信号を発生するパルス信号発生回路を含み、
前記マスタ部は、
前記外部クロック信号が前記第１の電位のときに、前記内部クロック信号に応答して前記第１のラッチ回路の前記差動入力ノードを等電位とするイコライズ手段と、
前記外部クロック信号が前記第２の電位となり、前記パルス信号が活性化する前記所定の期間において、前記第１のラッチ回路の前記差動入力ノードに前記入力データ信号を書込むデータ信号書込み手段とを含む、フリップフロップ回路。
【請求項２】
前記スレーブ部は、
前記内部クロック信号に応じて導通し、前記第１のラッチ回路が保持する前記入力データ信号を前記第２のラッチ回路の前記相補入力ノードに伝達するトランスミッションゲートを含む、請求項１に記載のフリップフロップ回路。
【請求項３】
前記スレーブ部は、
前記内部クロック信号に応じて導通し、前記第１のラッチ回路が保持する前記入力データ信号を前記第２のラッチ回路の前記相補入力ノードに伝達するクロックドゲートを含む、請求項１に記載のフリップフロップ回路。
【請求項４】
リセット信号の入力手段をさらに備え、
前記リセット信号の活性化に応答して、前記第１のラッチ回路の前記差動入力ノードおよび前記第２のラッチ回路の前記相補入力ノードの信号レベルを固定する、請求項２に記載のフリップフロップ回路。
【請求項５】
前記クロックドゲートは、前記リセット信号の入力ノードを含み、前記リセット信号の活性化に応答して前記第１のラッチ回路の前記差動入力ノードの信号レベルを固定し、前記第２のラッチ回路の前記相補入力ノードに伝達する、請求項３に記載のフリップフロップ回路。
【請求項６】
セット信号の入力手段をさらに備え、
前記セット信号の活性化に応答して、前記第１のラッチ回路の前記差動入力ノードおよび前記第２のラッチ回路の前記相補入力ノードの信号レベルを固定する、請求項２に記載のフリップフロップ回路。
【請求項７】
前記クロックドゲートは、前記セット信号の入力ノードを含み、前記セット信号の活性化に応答して前記第１のラッチ回路の前記差動入力ノードの信号レベルを固定し、前記第２のラッチ回路の前記相補入力ノードに伝達する、請求項３に記載のフリップフロップ回路。
【請求項８】
セット信号およびリセット信号の入力手段をさらに備え、
前記セット信号およびリセット信号のいずれか一方が活性化したことに応答して、前記第１のラッチ回路の前記差動入力ノードおよび前記第２のラッチ回路の前記相補入力ノードの信号レベルを固定する、請求項２または３に記載のフリップフロップ回路。
【請求項９】
外部クロック信号の立上りに同期して入力データ信号を取込み、保持する第１のフリップフロップ部と、
前記第１のフリップフロップ部と並列接続され、前記外部クロック信号の立下りに同期して前記入力データ信号を取込み、保持する第２のフリップフロップ部とを備え、
各前記第１および第２のフリップフロップ部は、
前記外部クロック信号に同期して前記入力データ信号を差動入力ノードに取込み、保持する第１のラッチ回路からなるマスタ部と、
前記外部クロック信号に同期して前記マスタ部から前記入力データ信号を相補入力ノードに取込み、保持する第２のラッチ回路からなるスレーブ部と、
前記外部クロック信号に基づいて前記マスタ部および前記スレーブ部の動作タイミングを制御する複数の内部クロック信号を生成する内部クロック信号クロック生成部とを含み、
前記内部クロック信号生成部は、前記複数の内部クロック信号に基づいて、前記外部クロック信号が第１の電位から第２の電位に遷移したことに応じて所定の期間活性化するパルス信号を発生するパルス信号発生回路を含み、
前記マスタ部は、
前記外部クロック信号が前記第１の電位のときに、前記内部クロック信号に応じて前記第１のラッチ回路の前記相補入力ノードを等電位とするイコライズ手段と、
前記外部クロック信号が前記第２の電位となり、前記パルス信号が活性化する前記所定の期間において、前記第１のラッチ回路の前記差動入力ノードに前記入力データ信号を書込むデータ信号書込み手段とを含む、フリップフロップ回路。
【請求項１０】
前記スレーブ部は、
前記内部クロック信号に応じて導通し、前記第１のラッチ回路が保持する前記入力データ信号を前記第２のラッチ回路の前記相補入力ノードに伝達するトランスミッションゲートを含む、請求項９に記載のフリップフロップ回路。
【請求項１１】
前記スレーブ部は、
前記内部クロック信号に応じて導通し、前記第１のラッチ回路が保持する前記入力データ信号を前記第２のラッチ回路の前記相補入力ノードに伝達するクロックドゲートを含む、請求項９に記載のフリップフロップ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、フリップフロップ回路に関し、より特定的には、フリップフロップ回路の高速動作に関する。
【背景技術】
【０００２】
図２４は、従来のマスタスレーブ型フリップフロップ回路の構成の一例を示す回路図である（例えば、特許文献１，２参照）。以下において、フリップフロップ回路をＦＦ回路とも称する。図２４のＦＦ回路には、図２５のような回路記号が使用される。
【０００３】
図２４を参照して、マスタスレーブ型ＦＦ回路は、縦続接続されたマスタ部およびスレーブ部と、内部クロック信号生成部とを備える。なお、マスタスレーブ型とは、入力データ信号を読み込む動作をマスタ部が行ない、これを時間的に遅らせて出力側のスレーブ部に転送する方式をいう。
【０００４】
マスタ部は、クロック信号ＣＬＫ，／ＣＬＫに応答して入力信号を転送するトランスミッションゲートＴＧ１０，ＴＧ１１と、インバータ素子Ｉ２０，Ｉ２１とを備える。
【０００５】
スレーブ部は、クロック信号ＣＬＫ，／ＣＬＫに応答して入力信号を転送するトランスミッションゲートＴＧ１２，ＴＧ４と、インバータ素子Ｉ２２〜Ｉ２３とを備える。
【０００６】
各トランスミッションゲートＴＧ１０〜ＴＧ１３を制御するクロック信号ＣＬＫ，／ＣＬＫは、内部クロック信号生成部において外部クロック信号Ｔを基に生成される。
【０００７】
内部クロック信号生成部は、直列接続されたインバータ素子Ｉ２４，Ｉ２５を備える。クロック信号／ＣＬＫは、外部クロック信号Ｔがインバータ素子Ｉ２４にて論理が反転されて生成される。クロック信号ＣＬＫは、インバータ素子Ｉ２４から出力されたクロック信号／ＣＬＫがインバータ素子Ｉ２５にて論理が反転されて生成される。すなわち、クロック信号ＣＬＫと／ＣＬＫとは、外部クロック信号Ｔに同期し、互いに相補な信号となる。なお、以下において、先頭に符号／が付された信号は、当該符号が付されない信号とは互いに相補の関係にあることを意味する。
【０００８】
データ信号Ｄがマスタ部に入力されると、トランスミッションゲートＴＧ１０がクロック信号ＣＬＫがＬ（論理ロー）、かつクロック信号／ＣＬＫがＨ（論理ハイ）となるタイミングで導通し、ノードＮ１にデータ信号Ｄが伝達される。
【０００９】
インバータ素子Ｉ２０，Ｉ２１は、互いの入力が他方の出力に結合され、ラッチ回路を構成する。ノードＮ１上のデータ信号Ｄは、インバータ素子Ｉ２０により論理が反転されてノードＮ２に伝達される。ノードＮ２に伝達されたデータ信号Ｄの反転信号は、さらに、スレーブ部のトランスミッションゲートＴＧ１２に入力されるとともに、インバータ素子Ｉ２１に入力される。
【００１０】
インバータ素子Ｉ２１は、反転されたデータ信号Ｄのさらに論理を反転してノードＮ３に伝達する。ノードＮ３に伝達されたデータ信号Ｄと同じ論理の信号は、トランスミッションゲートＴＧ１１に入力される。
【００１１】
トランスミッションゲートＴＧ１１は、クロック信号ＣＬＫがＨ、かつクロック信号／ＣＬＫがＬとなるタイミングで導通し、ノードＮ３上のデータ信号ＤをノードＮ１へと伝達する。このとき、トランスミッションゲートＴＧ１０は、非導通であるため、データ信号Ｄは、クロック信号ＣＬＫがＬ、かつクロック信号／ＣＬＫがＨとなるタイミングまで、ラッチ回路にて保持される。
【００１２】
一方、スレーブ部のトランスミッションゲートＴＧ１２に与えられたデータ信号Ｄの反転信号は、クロック信号ＣＬＫがＨ、かつクロック信号／ＣＬＫがＬとなるタイミングでインバータ素子Ｉ２２，Ｉ２３からなるラッチ回路に入力される。
【００１３】
ノード４に伝達されたデータ信号Ｄの反転信号は、インバータ素子Ｉ２２によって論理が反転されてノードＮ５に伝達される。ノードＮ５に与えられたデータ信号Ｄと同じ論理の信号は、さらにインバータ素子Ｉ２６によって反転され、出力信号Ｑとして出力されるとともに、インバータ素子Ｉ２７，Ｉ２８を介して出力信号／Ｑとして出力される。このとき、ノードＮ５上のデータ信号Ｄは、インバータ素子Ｉ２３にも入力される。インバータ素子Ｉ２３の出力ノードであるノードＮ６には、データ信号Ｄの反転信号が伝達される。
【００１４】
その後再び、クロック信号ＣＬＫがＬ、かつクロック信号／ＣＬＫがＨとなると、マスタ部のトランスミッションゲートＴＧ１０には、次のデータ信号Ｄが入力され、インバータ素子Ｉ２０，Ｉ２１を介してノードＮ３に伝達される。
【００１５】
スレーブ部では、トランスミッションゲートＴＧ１３が導通し、ノードＮ６上の先のデータ信号Ｄの反転信号がラッチ回路にて保持される。
【００１６】
以上のように、図２４に示すマスタスレーブ型ＦＦ回路は、クロック信号ＣＬＫがＬ（すなわち、外部クロック信号ＴがＬ）となるタイミングで入力データ信号Ｄを取込んで保持し、クロック信号ＣＬＫがＬからＨ（すなわち、外部クロック信号ＴがＬからＨ）に立上るタイミングで、データ信号Ｄとその反転信号とを出力信号Ｑ，／Ｑとして出力する。  
【００１７】
したがって、マスタスレーブ型ＦＦ回路は、外部クロック信号Ｔの立上りに応じて入力データ信号とその反転データ信号とを出力する、ポジティブエッジトリガ形のマスタスレーブ型ＦＦ回路として動作する。
【００１８】
このマスタスレーブ型ＦＦ回路において、クロック信号ＣＬＫがＬのときに入力されたデータ信号Ｄは、クロック信号ＣＬＫがＨに立上るタイミング時には、マスタ部のノードＮ３に伝達されていることが必要となる。すなわち、従来のマスタスレーブ型ＦＦ回路では、動作速度を決めるクロック信号の周期は、このデータ信号の入力タイミングからクロック信号ＣＬＫがＨとなるタイミングまでの期間に制限されることになる。
【特許文献１】特許第２５７５８３４号公報
【特許文献２】特開平８−９７６８５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
図２４のマスタスレーブ型ＦＦ回路において、マスタ部を構成するトランスミッションゲートＴＧ１０，ＴＧ１１およびインバータ素子Ｉ２０，Ｉ２１は、それぞれの素子特性に起因する伝搬遅延時間を有する。内部クロック信号生成部においても同様に、インバータ素子Ｉ２４，Ｉ２５は、それぞれ伝搬遅延時間を有する。このため、これらの遅延時間によって、回路全体の動作速度が大きく制限されることになる。
【００２０】
ここで、従来のマスタスレーブ型ＦＦ回路において、動作速度に対するこれらの伝搬遅延時間の影響について検討する。なお、以下に示す検討の前提として、トランスミッションゲートＴＧ１０，ＴＧ１１において、導通時にソース−ドレイン間を入力信号が伝搬するときの伝搬遅延時間をそれぞれＴ（ＴＧ１０），Ｔ（ＴＧ１１）とする。また、インバータ素子Ｉ２０，Ｉ２１，Ｉ２４，Ｉ２５の電荷の充放電に起因する伝搬遅延時間をそれぞれ、Ｔ（Ｉ２０），Ｔ（Ｉ２１），Ｔ（Ｉ２４），Ｔ（Ｉ２５）とする。また、トランスミッションゲートＴＧ１のゲートに信号が入力されてから非導通となるまでの遅延時間をＴ（ＴＧ１０’）とする。
【００２１】
図２６は、図２４のマスタスレーブ型ＦＦ回路の動作を説明するためのタイミング図である。
【００２２】
図２６を参照して、最初に、ＦＦ回路のパラメータの１つであるデータセットアップ時間（以下、Ｔｓｕとも称する）について検討する。データセットアップ時間とは、ＦＦ回路が正常動作をするための要する時間であり、ＦＦ回路が変化を起こす前に入力端子に加えていなければならない信号の時間を示す。
【００２３】
従来のマスタスレーブ型ＦＦ回路におけるデータセットアップ時間Ｔｓｕは、データ信号Ｄが入力されたタイミングからノードＮ３に伝搬されるタイミングまでに要する時間から、外部クロック信号Ｔに応じてＦＦ回路が動作した時間を除いた時間に相当する。
【００２４】
したがって、データセットアップ時間Ｔｓｕは、
Ｔｓｕ＝Ｔ（ＴＧ１０）＋Ｔ（Ｉ２０）＋Ｔ（Ｉ２１）
−｛Ｔ（Ｉ２４）＋Ｔ（Ｉ２５）＋Ｔ（ＴＧ１０’）｝  （１）
となる。式（１）から分かるように、データセットアップ時間Ｔｓｕは、マスタ部において生じる伝搬遅延時間から内部クロック信号生成部における伝搬遅延時間を差し引いたものに等しい。
【００２５】
次に、同じくＦＦ回路のパラメータであるデータホールド時間（以下、Ｔｈｄとも称する）について検討する。データホールド時間とは、ＦＦ回路が変化した後も、入力端子に加え続けていなければならない信号の時間をいう。図２６では、外部クロック信号ＴがＨに立上るタイミングから、これに応答してクロック信号ＣＬＫがＨに立上り、Ｈレベルのクロック信号に応じてトランスミッションゲートＴＧ１が非導通となるタイミングまでの期間に相当する。
【００２６】
したがって、データホールド時間Ｔｈｄは、
Ｔｈｄ＝Ｔ（Ｉ２４）＋Ｔ（Ｉ２５）＋Ｔ（ＴＧ１０’）  （２）
となる。式（２）から、データホールド時間Ｔｈｄは、内部クロック信号生成部において発生する伝搬遅延時間に起因することが分かる。
【００２７】
さらに、データセットアップ時間Ｔｓｕとデータホールド時間Ｔｈｄとを足し合わせて得られる合計時間Ｔｓｕｍは、図２４のマスタスレーブ型ＦＦ回路の動作が安定するまでに入力端子に加え続けていなければならない信号の入力最短時間に相当し、式（１），（２）から
Ｔｓｕｍ＝Ｔｓｕ＋Ｔｈｄ
＝Ｔ（ＴＧ１０）＋Ｔ（Ｉ２０）＋Ｔ（Ｉ２１）  （３）
となる。式（３）から、合計時間Ｔｓｕｍは、トランスミッションゲートＴＧ１０およびインバータ素子Ｉ２０，Ｉ２１の伝搬遅延時間の総和で表わされることが分かる。また、この時間は、データ信号Ｄの入力タイミングからノードＮ３に伝搬されるタイミングまでに要する時間に等しいことが分かる。
【００２８】
ここで、ＦＦ回路の動作周波数の上限（以下、最高動作周波数ｆｍａｘとも称する）と、式（３）の合計時間Ｔｓｕｍとの間には、次式の関係がある。
【００２９】
ｆｍａｘ＝１／Ｔｓｕｍ  （４）
最高動作周波数ｆｍａｘは、ＦＦ回路に加えることのできるクロックパルスの最高周波数のことである。つまり、この周波数までのクロックならばＦＦ回路は正常動作が保証される。ここで、マスタスレーブ型ＦＦ回路において、３Ｇｐｓを超える最高動作周波数を実現しようとすれば、合計時間Ｔｓｕｍは３３０ｐｓ以下に抑えることが必要となる。
【００３０】
しかしながら、従来のマスタスレーブ型ＦＦ回路は、式（３）に示すように、合計時間ＴｓｕｍがトランスミッションゲートＴＧ１０と２段のインバータ素子Ｉ２０，Ｉ２１との伝搬遅延時間の和と大きくなってしまい、このことが高速動作の実現を困難なものとしていた。
【００３１】
それゆえ、この発明の目的は、回路素子の伝搬遅延時間を削減し、高速動作が可能なＦＦ回路を提供することである。
【課題を解決するための手段】
【００３２】
この発明のある局面によれば、外部クロック信号の立上りまたは立下りに同期して入力データ信号を取込み、保持するフリップフロップ回路であって、外部クロック信号が第１の電位から第２の電位に遷移したことに応じて、差動入力ノードに入力データ信号を取込み、保持する第１のラッチ回路からなるマスタ部と、外部クロック信号が第１の電位から第２の電位に遷移したことに応じて、相補入力ノードにマスタ部から入力データ信号を取込み、保持する第２のラッチ回路からなるスレーブ部と、外部クロック信号に応じて、マスタ部およびスレーブ部の動作タイミングを制御する複数の内部クロック信号を生成する内部クロック信号生成部とを備える。内部クロック信号生成部は、複数の内部クロック信号に基づいて、外部クロック信号が第１の電位から第２の電位に遷移したことに応じて所定の期間活性化するパルス信号を発生するパルス信号発生回路を含む。マスタ部は、外部クロック信号が第１の電位のときに、内部クロック信号に応答して第１のラッチ回路の差動入力ノードを等電位とするイコライズ手段と、外部クロック信号が第２の電位となり、パルス信号が活性化する所定の期間において、第１のラッチ回路の差動入力ノードに入力データ信号を書込むデータ信号書込み手段とを含む。
【発明の効果】
【００３３】
この発明のある局面によれば、回路素子によって生じる伝搬遅延時間がインバータ素子１段分にまで最小化されることから、最高動作周波数を高め、フリップフロップ回路の高速動作を実現することができる。
【発明を実施するための最良の形態】
【００３４】
以下において、本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中における同一符号は同一または相当部分を示し、その説明は繰返さない。
【００３５】
実施の形態１．
図１は、この発明の実施の形態１に従うＦＦ回路の構成を示す回路図である。図２は、図１に示すＦＦ回路の回路記号である。なお、以下の実施の形態においては、ＦＦ回路の一例として、クロックの立上るタイミングで入力データを取得・保持する（ポジティブエッジトリガ動作）マスタスレーブ型ＦＦ回路について述べる。
【００３６】
図１を参照して、マスタスレーブ型ＦＦ回路は、マスタ部と、スレーブ部と、内部クロック信号生成部とを備える。
【００３７】
マスタ部は、互いに相補の関係にあるデータ信号Ｄ，／Ｄの入力タイミングを制御するＮチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタＭＮ１〜ＭＮ６と、データ信号Ｄ，／Ｄの差動入力電圧を保持するラッチ回路を構成するインバータ素子Ｉ１，Ｉ２と、ラッチ回路に並列に接続されるトランスミッションゲートＴＧ１とを備える。なお、ＮチャネルＭＯＳトランジスタＭＮ１〜ＭＮ６は、いずれも同じトランジスタサイズの素子で構成される。
【００３８】
ＮチャネルＭＯＳトランジスタＭＮ１〜ＭＮ３は、ラッチ回路のノードＮ１と接地電位との間に直列に結合される。ＮチャネルＭＯＳトランジスタＭＮ１〜ＭＮ３のゲートには、後述するライトイネーブル信号ＷＥ１，ＷＥ２およびデータ信号Ｄがそれぞれ入力される。
【００３９】
ＮチャネルＭＯＳトランジスタＭＮ４〜ＭＮ６は、ラッチ回路のノードＮ２と接地電位との間に直列に結合される。ＮチャネルＭＯＳトランジスタＭＮ４〜ＭＮ６のゲートには、後述するライトイネーブル信号ＷＥ１，ＷＥ２およびデータ信号／Ｄがそれぞれ入力される。
【００４０】
ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ４，ＭＮ５は、ライトイネーブル信号ＷＥ１，ＷＥ２がＨレベルとなる期間においてオン状態となり、ＮチャネルＭＯＳトランジスタＭＮ３，ＭＮ６のソースと接地電位とを電気的に結合する。これにより、ＮチャネルＭＯＳトランジスタＭＮ３，ＭＮ６は、入力データ信号Ｄ，／Ｄに応じた電位をドレインに結合されるノードＮ１，Ｎ２にそれぞれ出力する。ラッチ回路は、ノードＮ１とノードＮ２との電位差を取込んで保持する。
【００４１】
トランスミッションゲートＴＧ１は、クロック信号／ＣＬＫとライトイネーブル信号ＷＥとに応じて導通すると、ノードＮ１とノードＮ２とを電気的に結合して等電位（イコライズ）とする。
【００４２】
スレーブ部は、クロック信号／ＣＬＫとライトイネーブル信号ＷＥ１とに応じて、ノードＮ１，Ｎ２の電位をノードＮ３，Ｎ４にそれぞれ転送するトランスミッションゲートＴＧ３，ＴＧ４と、互いに相補となるノードＮ３，Ｎ４の電位を保持するインバータ素子Ｉ３，Ｉ４からなるラッチ回路と、ノードＮ３，Ｎ４の電位を反転して出力Ｑ，／Ｑを出力するインバータ素子Ｉ８，Ｉ９と、クロック信号／ＣＬＫおよびライトイネーブル信号ＷＥ１に応じて導通するトランスミッションゲートＴＧ２とを備える。
【００４３】
内部クロック信号生成部は、直列結合された３段のインバータ素子Ｉ５〜Ｉ７を備える。
【００４４】
インバータ素子Ｉ５は、入力された外部クロック信号Ｔの論理を反転して、クロック信号／ＣＬＫとして出力するとともに、インバータ素子Ｉ６に与える。
【００４５】
インバータ素子Ｉ６は、入力信号の論理を反転し、クロック信号／ＣＬＫとは相補のライトイネーブル信号ＷＥ１を出力するとともに、インバータ素子Ｉ７に入力する。
【００４６】
インバータ素子Ｉ７は、ライトイネーブル信号ＷＥ１の反転信号をライトイネーブル信号ＷＥ２として出力する。
【００４７】
本実施の形態に係るマスタスレーブ型ＦＦ回路は、図２４に示す従来のマスタスレーブ型ＦＦ回路と比較して、第１に、内部クロック信号生成部において、クロック信号／ＣＬＫに基づいてライトイネーブル信号ＷＥ１，ＷＥ２を発生させる点において異なる。第２に、ＦＦ回路は、このライトイネーブル信号ＷＥ１，ＷＥ２に応じて、データ信号Ｄ，／Ｄが取込まれる構成である点において異なる。以下に、これらの相違点のもたらす効果について詳細に説明する。
【００４８】
内部クロック信号生成部を参照して、ライトイネーブル信号ＷＥ１とライトイネーブル信号ＷＥ２とは、外部クロック信号Ｔに同期し、インバータ素子Ｉ７の伝搬遅延時間に相当する遅延量を持って相補となる信号である。したがって、ライトイネーブル信号ＷＥ１がＬレベルからＨレベルに立上るタイミングから当該遅延量ずれてライトイネーブル信号ＷＥ２がＨレベルからＬレベルに立下ることになる。このとき、ライトイネーブル信号ＷＥ１，ＷＥ２がいずれもＨレベルとなる所定の期間（インバータ素子Ｉ７の伝搬遅延時間に相当）が生じる。
【００４９】
次に、マスタ部を参照して、データ信号Ｄ，／Ｄは、入力されるＮチャネルＭＯＳトランジスタＭＮ３，ＭＮ６にそれぞれ直列接続されるＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ４，ＭＮ５のいずれもがオンのときに、ラッチ回路に取込まれる。ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ４，ＭＮ５がいずれもオンとなるのは、ライトイネーブル信号ＷＥ１，ＷＥ２がともにＨレベルとなる期間であり、上記の所定の期間が該当する。すなわち、マスタ部は、この所定の期間をパルス幅とする書込みパルスに応答して、データ信号Ｄ，／Ｄをラッチ回路に取込むことになる。また、内部クロック信号生成部においては、ライトイネーブル信号ＷＥ１，ＷＥ２から生成される所定のパルス幅の書込みパルスを発生するパルス発生回路が新たに付加されていると言える。
【００５０】
次に、図１のマスタスレーブ型ＦＦ回路の動作について説明する。
【００５１】
最初に、外部クロック信号ＴがＬレベルの期間において、内部クロック信号生成部からは、Ｈレベルのクロック信号／ＣＬＫ、Ｌレベルのライトイネーブル信号ＷＥ１およびＨレベルのライトイネーブル信号ＷＥ２が生成される。
【００５２】
マスタ部では、トランスミッションゲートＴＧ１が、Ｈレベルのクロック信号／ＣＬＫおよびＬレベルのライトイネーブル信号ＷＥ１に応答して導通し、ノードＮ１とノードＮ２とをイコライズする。
【００５３】
このとき、ノードＮ１，Ｎ２は、ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ４がＬレベルのライトイネーブル信号ＷＥ１に応じてオフとなることから、データ信号Ｄ，／Ｄが与えられず、かつトランスミッションゲートＴＧ３，ＴＧ４が非導通であることから、等電位に保持される。
【００５４】
次に、外部クロック信号ＴがＬレベルからＨレベルに遷移したものとする。
【００５５】
内部クロック信号生成部では、外部クロック信号ＴがＨレベルに遷移したことに応じて、クロック信号／ＣＬＫおよびライトイネーブル信号ＷＥ１，ＷＥ２が順次Ｌ，Ｈ，Ｌレベルに遷移する。
【００５６】
トランスミッションゲートＴＧ１は、クロック信号／ＣＬＫがＬレベルとなり、続いてライトイネーブル信号ＷＥ１がＨレベルとなったことに応じて非導通状態となり、イコライズを終了する。
【００５７】
ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ４は、ライトイネーブル信号ＷＥ１がＨとなるタイミングに応じてオンされる。このとき、ＮチャネルＭＯＳトランジスタＭＮ２，ＭＮ５は、このタイミングにおいて未だＨレベルであることから、ともにオン状態にある。したがって、データ信号Ｄ，／Ｄによる差動入力がノードＮ１，Ｎ２に与えられることになる。
【００５８】
スレーブ部では、トランスミッションゲートＴＧ３，ＴＧ４が、Ｈレベルのライトイネーブル信号ＷＥ１およびクロック信号／ＣＬＫに応じて導通する。これによって、ノードＮ１，Ｎ２の電位がノードＮ３，Ｎ４に伝達される。ノードＮ３，Ｎ４に伝達された電位は、それぞれインバータ素子Ｉ８，Ｉ９を介して論理が反転されて、出力Ｑ，／Ｑとして出力される。
【００５９】
続いて、ライトイネーブル信号ＷＥ１から所定の期間遅れてライトイネーブル信号ＷＥ２がＨレベルからＬレベルに遷移すると、ＮチャネルＭＯＳトランジスタＭＮ２，ＭＮ５がＬレベルとなる。これによって、ノードＮ１，Ｎ２の電位は、データ信号Ｄ，／Ｄの電位変化とは切り離されて、先に取込んだ差動入力の電位を保持する。
【００６０】
最後に、外部クロック信号Ｔが再びＬレベルに遷移するものとする。
【００６１】
内部クロック信号生成部では、外部クロック信号ＴがＬレベルとなったことに応じて、クロック信号／ＣＬＫ，ライトイネーブル信号ＷＥ１，ＷＥ２が順次Ｈ，Ｌ，Ｈレベルに遷移する。
【００６２】
マスタ部では、クロック信号／ＣＬＫがＨとなり、続いてライトイネーブル信号ＷＥ１がＬとなったことに応答して、トランスミッションゲートＴＧ１が導通し、ノードＮ１，Ｎ２を再びイコライズする。
【００６３】
スレーブ部では、トランスミッションゲートＴＧ３，ＴＧ４が非導通状態となり、トランスミッションゲートＴＧ２が導通状態となる。これにより、ノードＮ３，Ｎ４に伝達された先のマスタ部の取得データは、インバータ素子Ｉ３，Ｉ４からなるラッチ回路にて保持される。
【００６４】
図３は、図１におけるマスタスレーブ型ＦＦ回路の動作を説明するためのタイミング図である。本図に基づいて、本実施の形態に係るＦＦ回路のデータセットアップ時間およびデータホールド時間を検討する。以下の検討の前提として、インバータ素子Ｉ１，Ｉ２，Ｉ５〜Ｉ７の伝搬遅延時間をそれぞれＴ（Ｉ１），Ｔ（Ｉ２），Ｔ（Ｉ５）〜Ｔ（Ｉ７）とする。また、ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ４において、ゲートにＨレベルのライトイネーブル信号ＷＥ１を受けてからオンするまでの遅延時間をそれぞれＴ（ＭＮ１），Ｔ（ＭＮ４）とする。また、ＮチャネルＭＯＳトランジスタＭＮ２，ＭＮ５において、ゲートにＬレベルのライトイネーブル信号ＷＥ２を受けてからオフするまでの遅延時間をそれぞれＴ（ＭＮ２），Ｔ（ＭＮ５）とする。
【００６５】
最初に、データセットアップ時間Ｔｓｕについて検討する。データセットアップ時間は、先述のように、ＦＦ回路が正常なデータを取込むために、クロックよりも前に安定な入力データ信号を加えなければならない時間である。図１のマスタスレーブ型ＦＦ回路におけるデータセットアップ時間Ｔｓｕは、データ信号Ｄ（もしくは／Ｄ）が入力されたタイミングから、外部クロック信号Ｔの立上るタイミングまで遡った時間となり、外部クロック信号Ｔからクロック信号／ＣＬＫおよびライトイネーブル信号ＷＥ１，ＷＥ２が生成され、ＮチャネルＭＯＳトランジスタＭＮ１がオンするまでの時間に相当する。
【００６６】
したがって、データセットアップ時間Ｔｓｕは、
Ｔｓｕ＝−｛Ｔ（Ｉ５）＋Ｔ（Ｉ６）＋Ｔ（ＭＮ１）｝  （５）
となる。式（５）から分かるように、データセットアップ時間Ｔｓｕの大きさは、内部クロック信号生成部における伝搬遅延時間とＮチャネルＭＯＳトランジスタＭＮ１（もしくはＭＮ４）の遅延時間の和に等しい。
【００６７】
次に、データホールド時間Ｔｈｄについて検討する。データホールド時間は、先述のように、ＦＦ回路が正常なデータを取込むために、クロックより後に安定な入力データ信号を加え続けていなければならない時間をいう。図１では、外部クロック信号ＴがＨに立上るタイミングから、これに応答してライトイネーブル信号ＷＥ２がＬに立下り、Ｌレベルのライトイネーブル信号ＷＥ２に応じてＮチャネルＭＯＳトランジスタＭＮ２（もしくはＭＮ５）がオフとなるタイミングまでの期間に相当する。
【００６８】
したがって、データホールド時間Ｔｈｄは、
Ｔｈｄ＝Ｔ（Ｉ５）＋Ｔ（Ｉ６）＋Ｔ（Ｉ７）＋Ｔ（ＭＮ２）  （６）
となる。式（６）から、データホールド時間Ｔｈｄは、内部クロック信号生成部において発生する伝搬遅延時間とＮチャネルＭＯＳトランジスタＭＮ２（もしくはＭＮ５）の遅延時間とに起因することが分かる。
【００６９】
さらに、データセットアップ時間Ｔｓｕとデータホールド時間Ｔｈｄとを足し合わせて得られる合計時間Ｔｓｕｍは、図１のマスタスレーブ型ＦＦ回路の動作が安定するまでに入力端子に加え続けていなければならない信号の入力最短時間に相当し、式（５），（６）から
Ｔｓｕｍ＝Ｔｓｕ＋Ｔｈｄ
＝Ｔ（Ｉ７）＋Ｔ（ＭＮ２）−Ｔ（ＭＮ１）  （７）
となる。ここで、Ｔ（ＭＮ２）とＴ（ＭＮ１）とはほぼ等しいことから、式（７）は、
Ｔｓｕｍ＝Ｔ（Ｉ７）  （８）
となる。したがって、式（８）から、合計時間Ｔｓｕｍは、インバータ素子Ｉ７の伝搬遅延時間のみで表わされることが分かる。これは、従来のＦＦ回路における合計時間（式（３）参照）に対して、大幅に短縮されたことを顕著に示している。先述の式（４）で示したように、ＦＦ回路の最高動作周波数は、合計時間Ｔｓｕｍの逆数で表わされることから、図１のＦＦ回路の最高動作周波数は、従来のＦＦ回路の動作周波数に比べて、一層の高速動作が可能となることは明らかである。
【００７０】
以上のように、この発明の実施の形態１によれば、回路素子によって生じる伝搬遅延時間がインバータ素子１段分にまで最小化され、最高動作周波数を高め、ＦＦ回路の高速動作を実現することができる。
【００７１】
実施の形態２．
ＦＦ回路の高速動作を左右するＦＦ回路のパラメータとしては、先述のデータセットアップ時間、データホールド時間および最高動作周波数に加えて、クロック入力からの伝搬遅延時間が挙げられる。クロック入力からの伝搬遅延時間とは、有効となるクロックの立上りまたは立下り時点から、ＦＦ回路の出力ＱがＨからＬ、もしくはＬからＨに変化するまでの遅れ時間をいう。
【００７２】
先の実施の形態１において最高動作周波数が向上された結果、ＦＦ回路に与えるクロック信号の周波数を上げていくと、出力Ｑ（もしくは／Ｑ）の変化がクロック入力に追いつかなくなり、誤動作を始める場合が生じる。この遅れは、クロック入力からの伝搬遅延時間がクロックの一周期に対して大きいことによる。したがって、高速の回路を実現するためには、クロック入力からの伝搬遅延時間は、できる限り小さいことが望まれる。
【００７３】
そこで、本実施の形態では、クロック入力からの伝搬遅延時間を低減するための構成について提案する。
【００７４】
図４は、この発明の実施の形態２に従うＦＦ回路の構成を示す回路図である。なお、図５は、図４のＦＦ回路の回路記号を表わす。
【００７５】
図４を参照して、マスタスレーブ型ＦＦ回路は、先述の図１のマスタスレーブ型ＦＦ回路に対して、マスタ部のノードＮ１，Ｎ２の電位をスレーブ部のノードＮ３，Ｎ４に伝達するためのトランスミッションゲートＴＧ３，ＴＧ４がクロックドゲートＣＧ１，ＣＧ２に置き換えられた点でのみ異なる。なお、その他の部位については、図１にて説明したものと同一であるため、詳細な説明は省略する。
【００７６】
図６は、図４におけるクロックドゲートＣＧ１，ＣＧ２の詳細な構成を示す回路図である。
【００７７】
図６を参照して、クロックドゲートＣＧ１，ＣＧ２はいずれも、電源電位と接地電位との間に直列接続された２個のＰチャネルＭＯＳトランジスタＭＣＰ１，ＭＣＰ２と、２個のＮチャネルＭＯＳトランジスタＭＣＮ１，ＭＣＮ２とを備える。クロックドゲートＣＧ１とクロックドゲートＣＧ２とは、内包するＭＯＳトランジスタが互いに同サイズであって、動作も共通することから、以下においては、クロックドゲートＣＧ１について代表的に説明する。
【００７８】
クロックドゲートＣＧ１を参照して、ＰチャネルＭＯＳトランジスタＭＣＰ１は、ソースが電源ノードに接続され、ドレインがＰチャネルＭＯＳトランジスタＭＣＰ２のソースに接続され、ゲートが、図示しない内部クロック信号生成部におけるクロック信号／ＣＬＫの出力ノードに接続される。
【００７９】
ＮチャネルＭＯＳトランジスタＭＣＮ１は、ドレインがＮチャネルＭＯＳトランジスタＭＣＮ２のソースに接続され、ソースが接地ノードに接続され、ゲートが図示しない内部クロック信号生成部のライトイネーブル信号ＷＥ１の出力ノードに接続される。
【００８０】
ＰチャネルＭＯＳトランジスタＭＣＰ２とＮチャネルＭＯＳトランジスタＭＣＮ２とは、インバータを構成し、入力ノードがノードＮ１に接続され、出力ノードがノードＮ３に接続される。
【００８１】
以上の構成において、ＰチャネルＭＯＳトランジスタＭＣＰ１がＬレベルのクロック信号／ＣＬＫに応答してオンし、続いてＮチャネルＭＯＳトランジスタＭＣＮ１がＨレベルのライトイネーブル信号ＷＥ１に応答してオンすると、ＰチャネルＭＯＳトランジスタＭＣＰ２およびＮチャネルＭＯＳトランジスタＭＣＮ２からなるインバータが有効となり、入力側のノードＮ１の信号を反転してノードＮ３に出力する。
【００８２】
このとき、入力信号は、インバータを構成する相補のＭＯＳトランジスタにおいて増幅されて出力されるため、クロックドゲートによる伝搬遅延時間は、トランスミッションゲートの伝搬遅延時間に対して短縮することができる。
【００８３】
したがって、マスタ部のノードＮ１，Ｎ３の信号は、より速くスレーブ部のノードＮ２，Ｎ４に伝達されることになり、クロック入力からの伝搬遅延時間を短縮することができる。
【００８４】
以上のように、この発明の実施の形態２によれば、クロック入力からの伝搬遅延時間が短縮されることから、最高動作周波数における正常動作が保証され、高速動作を実現することができる。
【００８５】
実施の形態３．
図７は、この発明の実施の形態３に従うＦＦ回路の構成を示す回路図である。図８は、図７に示すＦＦ回路の回路記号である。
【００８６】
本実施の形態に係るマスタスレーブ型ＦＦ回路は、実施の形態２の図３に示すマスタスレーブ型ＦＦ回路に非同期リセット機能を付加したものである。よって、図３のＦＦ回路と共通する部分についての詳細な説明は省略する。
【００８７】
図７を参照して、マスタスレーブ型ＦＦ回路は、非同期リセット機能を担う部位として、マスタ部のラッチ回路に配されるＰチャネルＭＯＳトランジスタＭＰＲ１と、スレーブ部のラッチ回路に配されるＮＡＮＤゲートＧＲ１とを含む。
【００８８】
ＰチャネルＭＯＳトランジスタＭＰＲ１は、ソースが電源電位に接続され、ドレインがインバータ素子の出力ノードに接続され、ゲートに入力されるリセット信号ＲＳＴに応答して電源電位とインバータの出力ノードとを電気的に結合／分離する。
【００８９】
詳細には、リセット信号ＲＳＴがＨレベルに非活性化されているとき（通常動作時に相当）には、ＰチャネルＭＯＳトランジスタＭＰＲ１はオフされ、ラッチ回路は通常のラッチ動作を行なう。
【００９０】
一方、リセット信号ＲＳＴがＬレベルに活性化されると（リセット動作時に相当）、ＰチャネルＭＯＳトランジスタＭＰＲ１がオンされ、インバータ素子の出力ノードと電源電位とが電気的に結合される。これにより、ノードＮ１にはＨレベルの信号が、ノードＮ２にはＬレベルの信号がそれぞれ伝達される。これらの信号は、クロックドゲートＣＧ１，ＣＧ２が導通するタイミングで、それぞれ論理が反転されて、スレーブ部のノードＮ３，Ｎ４に伝達される。
【００９１】
ＮＡＮＤゲートＧＲ１は、図３におけるインバータ素子Ｉ３にリセット信号入力ノードが付加されたものに等しく、リセット信号ＲＳＴに応答して、ノードＮ３の信号を反転、もしくはそのままノードＮ４に伝達する。
【００９２】
詳細には、リセット信号ＲＳＴがＨレベルに非活性化されているときには、ＮＡＮＤゲートＧＲ１は、通常のインバータ素子と同様に、ノードＮ３の信号を反転してノードＮ４に伝達する。
【００９３】
一方、リセット信号ＲＳＴがＬレベルに活性化されると、ＮＡＮＤゲートＧＲ１は、ノードＮ３の信号の論理レベルによらず常にＨレベルの信号をノードＮ４に伝達する。
【００９４】
図９は、図７におけるマスタスレーブ型ＦＦ回路のリセット動作を説明するためのタイミング図である。
【００９５】
図９を参照して、リセット信号ＲＳＴがＨレベルのときには、マスタスレーブ型ＦＦ回路は通常動作を行ない、図３と同様に、入力データ信号Ｄに応じて出力信号Ｑを出力する。
【００９６】
次に、リセット信号ＲＳＴがＨからＬに遷移したことに応じてＦＦ回路がリセット状態となると、マスタ部では、ＰチャネルＭＯＳトランジスタＭＰＲ１がオンしたことによって、ノードＮ１の信号がＨレベルに固定され、ノードＮ２の信号がＬレベルに固定される。これらの信号は、クロック信号／ＣＬＫがＬ、かつライトイネーブル信号ＷＥ１がＨとなるタイミングでクロックドゲートＣＧ１，ＣＧ２を介してノードＮ３，Ｎ４にそれぞれ伝達される。
【００９７】
スレーブ部では、Ｌレベルのリセット信号ＲＳＴに応答して、ノードＮ４の信号はＨレベルに固定される。
【００９８】
以上のことから、リセット状態において、スレーブ部からは、ＨレベルのノードＮ４の信号がインバータ素子によって反転され、Ｌレベルの出力信号Ｑが出力される。
【００９９】
以上のように、この発明の実施の形態３によれば、非同期リセット機能を備える、高速動作が可能なマスタスレーブ型ＦＦ回路を実現することができる。
【０１００】
実施の形態４．
図１０は、この発明の実施の形態４に従うＦＦ回路の構成を示す回路図である。本実施の形態に係るマスタスレーブ型ＦＦ回路は、実施の形態３に係る非同期リセット機能が付されたマスタスレーブ型ＦＦ回路において、さらに高信頼化を図るものである。
【０１０１】
図１０を参照して、マスタスレーブ型ＦＦ回路は、非同期リセット機能を担う部位として、マスタ部のラッチ回路に配されるＰチャネルＭＯＳトランジスタＭＰＲ１と、スレーブ部のラッチ回路に配されるＮＡＮＤゲートＧＲ１とを含む。なお、これらは、図７にて示したものと同一であるため、詳細な説明は繰り返さない。
【０１０２】
マスタスレーブ型ＦＦ回路は、さらに、非同期リセット機能を有するクロックドゲートとして、ＮＯＲゲートＣＧＲ１およびインバータ素子Ｉ１０と、ＮＡＮＤゲートＣＧＲ２とを含む。
【０１０３】
ＮＯＲゲートＣＧＲ１およびＮＡＮＤゲートＣＧＲ２は、それぞれ、図７においてノードＮ１とノードＮ３との間およびノードＮ２とノードＮ４との間にそれぞれ配されるクロックドゲートＣＧ１，ＣＧ２にリセット信号ＲＳＴの入力ノードを付加したものに等しい。
【０１０４】
ＮＯＲゲートＣＧＲ１は、クロック信号／ＣＬＫおよびライトイネーブル信号ＷＥ１に応じて導通し、一方入力に与えられるノードＮ１の信号をノードＮ３に伝達する。
【０１０５】
このとき、ＮＯＲゲートＣＧＲ１の他方入力には、インバータ素子Ｉ１０を介してリセット信号ＲＳＴの反転信号が入力されていることから、リセット信号ＲＳＴがＨレベルのとき（通常動作時に相当）には、先のクロックドゲートと同様に、ノードＮ１の信号が反転されてノードＮ３に伝達される。
【０１０６】
一方、リセット信号ＲＳＴがＬレベルのとき（リセット動作時に相当）には、ノードＮ１の信号レベルに関わらず、ノードＮ３には、常にＬレベルの信号が伝達される。
【０１０７】
ＮＡＮＤゲートＣＧＲ２についても同様に、クロック信号／ＣＬＫおよびライトイネーブル信号ＷＥ１に応じて導通し、一方入力に与えられるノードＮ２の信号がノードＮ４に伝達される。
【０１０８】
このとき、ＮＡＮＤゲートＣＧＲ２の他方入力には、リセット信号ＲＳＴが入力されていることから、リセット信号ＲＳＴがＨレベルのとき（通常動作時に相当）には、先述のクロックドゲートＣＧ２と同様に、ノードＮ２の信号が反転されてノードＮ４に伝達される。
【０１０９】
一方、リセット信号ＲＳＴがＬレベルのとき（リセット動作時に相当）には、ノードＮ２の信号の論理に関わらず、ノードＮ４には常にＨレベルの信号が伝達される。
【０１１０】
次に、以上のような構成としたことの効果について、タイミング図を用いて説明する。
【０１１１】
図１１は、図１０におけるマスタスレーブ型ＦＦ回路のリセット動作を説明するためのタイミング図である。
【０１１２】
図１１を参照して、リセット信号ＲＳＴがＨレベルのときには、マスタスレーブ型ＦＦ回路は通常動作を行ない、図９と同様に、入力データ信号Ｄに応じて出力信号Ｑを出力する。
【０１１３】
次に、リセット信号ＲＳＴがＨからＬに遷移したことに応じてＦＦ回路がリセット状態となると、マスタ部では、ＰチャネルＭＯＳトランジスタＭＰＲ１がオンしたことによって、ノードＮ１の信号がＨレベルに固定され、ノードＮ２の信号がＬレベルに固定される。これらの信号は、クロック信号／ＣＬＫがＬ、かつライトイネーブル信号ＷＥ１がＨとなるタイミングでクロックドゲートＣＧＲ１，ＣＧＲ２を介してノードＮ３，Ｎ４にそれぞれ伝達される。
【０１１４】
スレーブ部では、Ｌレベルのリセット信号ＲＳＴに応答して、ノードＮ４の信号はＨレベルに固定される。これら一連の動作は、図７に示す実施の形態３のマスタスレーブ型ＦＦ回路と基本的に同じである。
【０１１５】
ここで、再び先の実施の形態３に係るＦＦ回路のマスタ部に着目すると、ノードＮ２の信号は、リセット信号ＲＳＴがＬに立下がるタイミングからＰチャネルＭＯＳトランジスタＭＰＲ１の伝搬遅延時間（Ｔ（ＭＰＲ１）とする）とインバータ素子Ｉ１の伝搬遅延時間Ｔ（Ｉ１）との和に相当する時間だけ遅延してＬレベルに遷移する。ノードＮ２の信号は、さらにクロックドゲートＣＧ２の伝搬遅延時間Ｔ（ＣＧ２）を持ってスレーブ部のノードＮ４に伝達される。
【０１１６】
一方、スレーブ部では、リセット信号ＲＳＴが立下がるタイミングからＮＡＮＤゲートＧＲ１の伝搬遅延時間（Ｔ（ＧＲ１）とする）だけ遅れてノードＮ４にＨレベルの信号を伝達する。
【０１１７】
このとき、ノードＮ４においては、クロックドゲートＣＧ２からの信号が伝達するタイミングとＮＡＮＤゲートＧＲ１からの信号が伝達するタイミングとの間に、上記の遅延時間によるずれが生ずるため、これら２つの信号の論理が一致しない、いわゆる出力ショートが発生して誤動作を引き起こす可能性がある。
【０１１８】
そこで、このような出力ショートの発生を回避する手段として、本実施の形態では、図１０に示すように、ノードＮ１，Ｎ２の信号を伝達するクロックドゲートに非同期リセット機能を付加する構成としている。
【０１１９】
これによれば、図１０のクロックドゲートＣＧＲ１，ＣＧＲ２から出力される信号は、リセット信号ＲＳＴがＬに立下がるタイミングに応答してそれぞれ、ＬまたはＨレベルに固定されることになり、ノードＮ３，Ｎ４は、伝搬遅延時間の影響を受けることなく、リセット信号ＲＳＴの変化するタイミングに応じて固定され、出力ショートを起こすことがない。
【０１２０】
以上のように、この発明の実施の形態４によれば、非同期リセット機能を有するマスタスレーブ型ＦＦ回路において、高速動作とともに、高い信頼性を実現することができる。
【０１２１】
実施の形態５．
図１２は、この発明の実施の形態５に従うＦＦ回路の構成を示す回路図である。本実施の形態に係るマスタスレーブ型ＦＦ回路は、実施の形態２の図３に示すマスタスレーブ型ＦＦ回路に非同期セット機能を付加したものである。なお、図１３は、図１２のＦＦ回路の回路記号を表わす。
【０１２２】
図１２を参照して、マスタスレーブ型ＦＦ回路は、非同期セット機能を担う部位として、マスタ部のラッチ回路に配されるＰチャネルＭＯＳトランジスタＭＰＳ１と、スレーブ部のラッチ回路に配されるＮＯＲゲートＧＳ１およびインバータ素子Ｉ１１とを含む。
【０１２３】
ＰチャネルＭＯＳトランジスタＭＰＳ１は、ソースが電源電位に接続され、ドレインがインバータ素子の出力ノードに接続され、ゲートに入力されるセット信号ＳＥＴに応答して電源電位とインバータ素子Ｉ１の出力ノードとを電気的に結合／分離する。
【０１２４】
詳細には、セット信号ＳＥＴがＨレベルに非活性化されているとき（通常動作時に相当）には、ＰチャネルＭＯＳトランジスタＭＰＳ１はオフされ、ラッチ回路は通常のラッチ動作を行なう。
【０１２５】
一方、セット信号ＳＥＴがＬレベルに活性化されると（セット動作時に相当）、ＰチャネルＭＯＳトランジスタＭＰＳ１がオンされ、インバータ素子Ｉ１の出力ノードと電源電位とが電気的に結合される。これにより、ノードＮ２にはＨレベルの信号が、ノードＮ１にはＬレベルの信号がそれぞれ伝達される。かかるノードＮ１，Ｎ２の信号は、クロックドゲートＣＧ１，ＣＧ２が導通するタイミングで、それぞれ論理が反転されて、スレーブ部のノードＮ３，Ｎ４に伝達される。
【０１２６】
ＮＯＲゲートＧＳ１は、図１におけるインバータ素子Ｉ３にセット信号入力ノードが付加されたものに等しく、インバータ素子Ｉ１１によって反転されたセット信号ＳＥＴに応答して、ノードＮ３の信号を反転、もしくはそのままノードＮ４に伝達する。
【０１２７】
詳細には、セット信号ＳＥＴがＨレベルに非活性化されているときには、ＮＯＲゲートＧＳ１は、通常のインバータ素子Ｉ３と同様に、ノードＮ３の信号を反転してノードＮ４に伝達する。
【０１２８】
一方、セット信号ＳＥＴがＬレベルに活性化されると、ＮＯＲゲートＧＳ１は、ノードＮ３の信号の論理レベルによらず常にＬレベルの信号をノードＮ４に伝達する。
【０１２９】
図１４は、図１２におけるマスタスレーブ型ＦＦ回路のセット動作を説明するためのタイミング図である。
【０１３０】
図１４を参照して、セット信号ＳＥＴがＨレベルのときには、マスタスレーブ型ＦＦ回路は通常動作を行ない、図３と同様に、入力データ信号Ｄに応じて出力信号Ｑを出力する。
【０１３１】
次に、セット信号ＳＥＴがＨからＬに遷移したことに応じてＦＦ回路がセット状態となると、マスタ部では、ＰチャネルＭＯＳトランジスタＭＰＳ１がオンしたことによって、ノードＮ１の信号がＬレベルに固定され、ノードＮ２の信号がＨレベルに固定される。これらの信号は、クロック信号／ＣＬＫがＬ、かつライトイネーブル信号ＷＥ１がＨとなるタイミングにおいて、クロックドゲートＣＧ１，ＣＧ２を介して論理が反転されてノードＮ３，Ｎ４にそれぞれ伝達される。
【０１３２】
スレーブ部では、Ｌレベルのセット信号ＳＥＴに応答して、ノードＮ４の信号はＬレベルに固定される。
【０１３３】
以上のことから、セット状態において、スレーブ部からは、ＬレベルのノードＮ４の信号がインバータ素子Ｉ９によって反転され、Ｈレベルの出力信号Ｑが出力される。
【０１３４】
以上のように、この発明の実施の形態５によれば、非同期セット機能を備える、高速動作が可能なマスタスレーブ型ＦＦ回路を実現することができる。
【０１３５】
実施の形態６．
図１５は、この発明の実施の形態６に従うＦＦ回路の構成を示す回路図である。本実施の形態に係るマスタスレーブ型ＦＦ回路は、実施の形態５に係る非同期セット機能が付されたマスタスレーブ型ＦＦ回路において、さらに高信頼化を図るものである。
【０１３６】
図１５を参照して、マスタスレーブ型ＦＦ回路は、非同期セット機能を担う部位として、マスタ部のラッチ回路に配されるＰチャネルＭＯＳトランジスタＭＰＳ１と、スレーブ部のラッチ回路に配されるＮＯＲゲートＧＳ１およびインバータ素子Ｉ１１とを含む。なお、これらは、図１２にて示したものと同一であるため、詳細な説明は繰り返さない。
【０１３７】
マスタスレーブ型ＦＦ回路は、さらに、非同期セット機能を有するクロックドゲートとして、ＮＡＮＤゲートＣＧＳ１と、ＮＯＲゲートＣＧＳ２およびインバータ素子Ｉ１２とを含む。
【０１３８】
ＮＡＮＤゲートＣＧＳ１およびＮＯＲゲートＣＧＳ２は、それぞれ、図１２においてノードＮ１とノードＮ３との間およびノードＮ２とノードＮ４との間にそれぞれ配されるクロックドゲートＣＧ１，ＣＧ２にセット信号ＳＥＴの入力ノードを付加したものに等しい。
【０１３９】
ＮＡＮＤゲートＣＧＳ１は、クロック信号／ＣＬＫおよびライトイネーブル信号ＷＥ１に応じて導通し、一方入力に与えられるノードＮ１の信号をノードＮ３に伝達する。
【０１４０】
このとき、ＮＡＮＤゲートＣＧＳ１の他方入力には、セット信号ＳＥＴが入力されていることから、セット信号ＳＥＴがＨレベルのとき（通常動作時に相当）には、先のクロックドゲートＣＧ１と同様に、ノードＮ１の信号を反転してノードＮ３に伝達する。
【０１４１】
一方、セット信号ＳＥＴがＬレベルのとき（セット動作時に相当）には、ノードＮ１の信号レベルに関わらず、ノードＮ３には、常にＨレベルの信号が伝達される。
【０１４２】
ＮＯＲゲートＣＧＳ２についても同様に、クロック信号／ＣＬＫおよびライトイネーブル信号ＷＥ１に応じて導通し、一方入力に与えられるノードＮ２の信号がノードＮ４に伝達される。
【０１４３】
このとき、ＮＯＲゲートＣＧＳ２の他方入力には、インバータ素子Ｉ１２を介してセット信号ＳＥＴの反転信号が入力されていることから、セット信号ＳＥＴがＨレベルのとき（通常動作時に相当）には、先のクロックドゲートＣＧ２と同様に、ノードＮ２の信号を反転してノードＮ４に伝達する。
【０１４４】
一方、セット信号ＳＥＴがＬレベルのとき（セット動作時に相当）には、ノードＮ２の信号の論理に関わらず、ノードＮ４には常にＬレベルの信号が伝達される。
【０１４５】
次に、以上のような構成としたことの効果について、タイミング図を用いて説明する。
【０１４６】
図１６は、図１５におけるマスタスレーブ型ＦＦ回路のセット動作を説明するためのタイミング図である。
【０１４７】
図１６を参照して、セット信号ＳＥＴがＨレベルのときには、マスタスレーブ型ＦＦ回路は通常動作を行ない、図１４と同様に、入力データ信号Ｄに応じて出力信号Ｑを出力する。
【０１４８】
次に、セット信号ＳＥＴがＨからＬに遷移したことに応じてＦＦ回路がセット状態となると、マスタ部では、ＰチャネルＭＯＳトランジスタＭＰＳ１がオンしたことによって、ノードＮ２の信号がＨレベルに固定され、ノードＮ１の信号がＬレベルに固定される。これらの信号は、クロック信号／ＣＬＫがＬ、かつライトイネーブル信号ＷＥ１がＨとなるタイミングでクロックドゲートＣＧＳ１，ＣＧＳ２を介してノードＮ３，Ｎ４にそれぞれ伝達される。
【０１４９】
スレーブ部では、Ｌレベルのセット信号ＳＥＴに応答して、ノードＮ４の信号はＬレベルに固定される。これら一連の動作は、図１２に示す実施の形態５のマスタスレーブ型ＦＦ回路と基本的に同じである。
【０１５０】
ここで、再び先の実施の形態５に係るＦＦ回路のマスタ部に着目すると、ノードＮ２の信号は、セット信号ＳＥＴがＬに立下がるタイミングからＰチャネルＭＯＳトランジスタＭＰＳ１の伝搬遅延時間Ｔ（ＭＰＳ１）に相当する時間だけ遅延してＨレベルに遷移する。ノードＮ２の信号は、さらにクロックドゲートＣＧ２の伝搬遅延時間Ｔ（ＣＧ２）を持ってスレーブ部のノードＮ４に反転されて伝達される。
【０１５１】
一方、スレーブ部では、セット信号ＳＥＴが立下がるタイミングからＮＯＲゲートＧＳ１の伝搬遅延時間Ｔ（ＧＳ１）だけ遅れてノードＮ４にＬレベルの信号を伝達する。
【０１５２】
このとき、ノードＮ４においては、クロックドゲートＣＧ２からの信号が伝達するタイミングとＮＯＲゲートＧＳ１からの信号が伝達するタイミングとの間に、上記の遅延時間によるずれが生じるため、これら２つの信号の論理が一致しない、出力ショートが発生して、誤動作を引き起こす可能性がある。
【０１５３】
そこで、このような出力ショートの発生を回避する手段として、本実施の形態では、図１５に示すように、ノードＮ１，Ｎ２の信号を伝達するクロックドゲートに非同期セット機能を付加する構成としている。
【０１５４】
これによれば、クロックドゲートＣＧＳ１，ＣＧＳ２から出力される信号は、セット信号ＳＥＴがＬに立下がるタイミングに応答してそれぞれ、ＨまたはＬレベルに固定されることになり、ノードＮ３，Ｎ４は、伝搬遅延時間の影響を受けることなく、セット信号ＳＥＴの変化するタイミングに応じて固定されて出力ショートすることがない。
【０１５５】
以上のように、この発明の実施の形態６によれば、非同期セット機能を有するマスタスレーブ型ＦＦ回路において、高速動作とともに、高い信頼性を実現することができる。
【０１５６】
実施の形態７．
図１７は、この発明の実施の形態７に従うＦＦ回路の構成を示す回路図である。図１８は、図１７に示すＦＦ回路の回路記号である。本実施の形態に係るマスタスレーブ型ＦＦ回路は、実施の形態１に係るマスタスレーブ型ＦＦ回路に、実施の形態３〜６に示したリセット機能およびセット機能を付加したものである。
【０１５７】
図１７を参照して、マスタスレーブ型ＦＦ回路は、非同期セット機能を担う部位として、マスタ部のラッチ回路に配されるＮＡＮＤゲートＧＳ２と、スレーブ部のラッチ回路に配されるＮＡＮＤゲートＧＳ３とを含む。
【０１５８】
マスタスレーブ回路は、非同期リセット機能を担う部位として、マスタ部のラッチ回路に配されるＮＡＮＤゲートＧＲ２と、ＮＡＮＤゲートＧＲ３とをさらに含む。
【０１５９】
マスタ部において、ＮＡＮＤゲートＧＳ２と、ＮＡＮＤゲートＧＲ２とは、図１に示すインバータ素子Ｉ１，Ｉ２に対してセット信号ＳＥＴおよびリセット信号ＲＳＴの入力ノードを付加したものに等しい。
【０１６０】
詳細には、セット信号ＳＥＴおよびリセット信号ＲＳＴがともにＨレベルのとき（通常動作時に相当）には、ＮＡＮＤゲートＧＳ２，ＧＲ２はいずれもインバータ素子として機能し、入力信号の反転信号を出力する。
【０１６１】
続いて、セット信号ＳＥＴおよびリセット信号ＲＳＴのいずれかがＬレベルに遷移すると（セット動作もしくはリセット動作に相当）、対応するＮＡＮＤゲートからはＨレベルに固定された信号が出力される。これによって、ノードＮ１，Ｎ２には固定された信号が伝達され、スレーブ部へと伝搬される。
【０１６２】
スレーブ部においても、同様に、ＮＡＮＤゲートＧＳ３とＮＡＮＤゲートＧＲ３とは、図１に示すインバータ素子Ｉ３，Ｉ４に対してセット信号ＳＥＴおよびリセット信号ＲＳＴの入力ノードを付加したものに等しい。したがって、通常動作時には、ともにインバータ素子としてラッチ回路を構成する。さらに、セット動作もしくはリセット動作においては、ノードＮ３，Ｎ４に固定した信号を伝達し、出力Ｑ，／Ｑから出力する。
【０１６３】
図１９は、図１７のＦＦ回路における、たとえばセット動作を説明するためのタイミング図である。
【０１６４】
図１９を参照して、セット信号ＳＥＴがＨレベルのときには、マスタスレーブ型ＦＦ回路は通常動作を行ない、図３と同様に、入力データ信号Ｄに応じて出力信号Ｑ，／Ｑを出力する。
【０１６５】
次に、セット信号ＳＥＴがＨからＬに遷移したことに応じてＦＦ回路がセット状態となると、マスタ部では、Ｌレベルのセット信号ＳＥＴに応じてＮＡＮＤゲートＧＳ２から出力されるノードＮ２の信号がＨレベルに固定され、ノードＮ１の信号がＬレベルに固定される。これらの信号は、クロック信号／ＣＬＫがＬ、かつライトイネーブル信号ＷＥ１がＨとなるタイミングにおいて、トランスミッションゲートＴＧ１，ＴＧ２を介してノードＮ３，Ｎ４にそれぞれ伝達される。
【０１６６】
スレーブ部では、Ｌレベルのセット信号ＳＥＴに応答して、ノードＮ４の信号はＨレベルに固定され、ノードＮ３の信号はＬレベルに固定される。
【０１６７】
以上のことから、セット状態において、スレーブ部からは、ＬレベルのノードＮ３の信号がインバータ素子Ｉ８によって反転され、Ｈレベルの出力信号Ｑが出力される。
【０１６８】
なお、図示は省略するが、ＦＦ回路のリセット動作においても同様に、リセット信号ＲＳＴがＨからＬに遷移したことに応じて、ＮＡＮＤゲートＧＲ２およびＮＡＮＤゲートＧＲ３からはＨレベルに固定された信号が出力され、ノードＮ１およびＮ３にそれぞれ伝達される。
【０１６９】
ＮＡＮＤゲートＧＳ２およびＧＳ３では、Ｈレベルの入力信号とＨレベルのセット信号ＳＥＴとに応答して、Ｌレベルの信号を出力し、ノードＮ２およびＮ４にそれぞれ伝達する。
【０１７０】
したがって、ＦＦ回路の出力Ｑ，／Ｑからは、ノードＮ３，Ｎ４の信号がインバータ素子Ｉ８，Ｉ９においてそれぞれ反転され、Ｌレベルの出力信号ＱとＨレベルの出力信号／Ｑとが出力されることになる。
【０１７１】
以上のように、この発明の実施の形態７によれば、非同期セット・リセット機能を備える、高速動作が可能なマスタスレーブ型ＦＦ回路を実現することができる。
【０１７２】
実施の形態８．
本実施の形態では、実施の形態８に係る非同期セット・リセット機能を備えるＦＦ回路において、クロック入力からの伝搬遅延時間を低減するための構成について提案する。
【０１７３】
図２０は、この発明の実施の形態８に従うＦＦ回路の構成を示す回路図である。
【０１７４】
図２０を参照して、マスタスレーブ型ＦＦ回路は、先述の図１７のマスタスレーブ型ＦＦ回路に対して、マスタ部のノードＮ１，Ｎ２の電位をスレーブ部のノードＮ３，Ｎ４に伝達するためのトランスミッションゲートＴＧ３，ＴＧ４がクロックドゲートＣＧ１，ＣＧ２に置き換えられた点と、クロックドゲートのインバータ機能によって、出力Ｑ，／Ｑが入れ替えられている点とでのみ異なる。なお、その他の部位については、図１７にて説明したものと同一であるため、詳細な説明は省略する。
【０１７５】
クロックドゲートＣＧ１，ＣＧ２は、先の実施の形態２で説明したものと同じ構成であり、トランスミッションゲートに対して増幅度が大きいため、信号伝搬時間Ｔ（ＣＧ１），Ｔ（ＣＧ２）が短いという利点を有する。このため、最高動作周波数において安定した高速動作が保証されることになる。
【０１７６】
図２１は、図２０におけるＦＦ回路の動作を説明するためのタイミング図である。
【０１７７】
図２１を参照して、セット信号ＳＥＴがＨとなる通常動作時およびセット信号ＳＥＴがＬとなるセット動作時は、いずれにも図１９で説明したものと基本的に同じである。
【０１７８】
ここで、ノード−ノード間の信号伝搬は、先述のように、素子固有の伝搬遅延時間による遅延が生じてしまうが、本実施の形態では、クロックドゲートを採用することにより、ノードＮ１，Ｎ２からノードＮ３，Ｎ４への信号伝搬時間を短縮できる。
【０１７９】
以上のように、この発明の実施の形態８によれば、クロック入力からの伝搬遅延時間が短縮されることから、最高動作周波数における正常動作が保証され、高速動作が可能な非同期セット・リセット機能を備えるＦＦ回路を実現することができる。
【０１８０】
実施の形態９．
図２２は、この発明の実施の形態９に従うＦＦ回路の構成を示す回路図である。本実施の形態では、図１に示す高速動作が可能なマスタスレーブ型ＦＦ回路を用い、クロック信号の両エッジに応じて動作するダブルデータレート（ＤＤＲ）方式用のＦＦ回路について提案する。
【０１８１】
図２２を参照して、ＤＤＲ方式用ＦＦ回路は、入力データ信号Ｄ，／Ｄに対して並列に接続された２つのマスタスレーブ型ＦＦ回路ＦＦ１，ＦＦ２を備える。ＦＦ回路ＦＦ１，ＦＦ２は、いずれも図１に示す実施の形態１に従うＦＦ回路と同一である。したがって、個々のＦＦ回路についての詳細な説明は繰り返さない。
【０１８２】
ＦＦ回路ＦＦ１，ＦＦ２は、制御入力として、外部クロック信号Ｔが与えられる。このとき、ＦＦ回路ＦＦ２には、外部クロック信号Ｔが反転されて供給される。これにより、ＦＦ回路ＦＦ１は、外部クロック信号Ｔの立上りに同期して動作するポジティブエッジ形となり、ＦＦ回路ＦＦ２は、外部クロック信号Ｔの立下りに同期して動作するネガティブエッジ形となる。結果として、ＦＦ回路ＦＦ１，ＦＦ２からは、外部クロック信号Ｔの１／２周期のタイミングで、出力信号ＱＡ，ＱＢが出力されることになり、動作速度が単体のＦＦ回路の２倍となる。
【０１８３】
図２３は、図２２におけるＤＤＲ方式用ＦＦ回路の動作を説明するためのタイミング図である。
【０１８４】
図２３を参照して、入力データ信号Ｄ０，Ｄ１，・・・・は、ＦＦ回路に与えられると、外部クロック信号Ｔの１／２周期ずれたタイミングで出力ＱＡ，ＱＢから交互に出力され、高速データ転送方式であるＤＤＲ方式を実現していることが分かる。
【０１８５】
なお、構成するＦＦ回路ＦＦ１，ＦＦ２はそれぞれ、図１にて説明したように、高い最高動作周波数を有することから、回路全体として高速動作に適したＤＤＲ方式用ＦＦ回路を実現することができる。
【０１８６】
以上のように、この発明の実施の形態９によれば、高速データ転送を行なうＤＤＲ方式に最適なＦＦ回路を実現することができる。
【０１８７】
なお、図示は省略するが、個々のＦＦ回路を先の実施の形態２〜８にて説明したマスタスレーブ型ＦＦ回路で構成することも可能である。この場合は、先述のように、高速動作に加えて、非同期セット・リセット機能および高い信頼性が実現されることは明らかである。
【０１８８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１８９】
【図１】この発明の実施の形態１に従うＦＦ回路の構成を示す回路図である。
【図２】図１に示すＦＦ回路の回路記号である。
【図３】図１におけるマスタスレーブ型ＦＦ回路の動作を説明するためのタイミング図である。
【図４】この発明の実施の形態２に従うＦＦ回路の構成を示す回路図である。
【図５】図４に示すＦＦ回路の回路記号である。
【図６】図４におけるクロックドゲートＣＧ１，ＣＧ２の詳細な構成を示す回路図である。
【図７】この発明の実施の形態３に従うＦＦ回路の構成を示す回路図である。
【図８】図７に示すＦＦ回路の回路記号である。
【図９】図７におけるマスタスレーブ型ＦＦ回路のリセット動作を説明するためのタイミング図である。
【図１０】この発明の実施の形態４に従うＦＦ回路の構成を示す回路図である。
【図１１】図１０におけるマスタスレーブ型ＦＦ回路のリセット動作を説明するためのタイミング図である。
【図１２】この発明の実施の形態５に従うＦＦ回路の構成を示す回路図である。
【図１３】図１２に示すＦＦ回路の回路記号である。
【図１４】図１２におけるマスタスレーブ型ＦＦ回路のセット動作を説明するためのタイミング図である。
【図１５】この発明の実施の形態６に従うＦＦ回路の構成を示す回路図である。
【図１６】図１５におけるマスタスレーブ型ＦＦ回路のセット動作を説明するためのタイミング図である。
【図１７】この発明の実施の形態７に従うＦＦ回路の構成を示す回路図である。
【図１８】図１７に示すＦＦ回路の回路記号である。
【図１９】図１７のＦＦ回路における、たとえばセット動作を説明するためのタイミング図である。
【図２０】この発明の実施の形態８に従うＦＦ回路の構成を示す回路図である。
【図２１】図２０におけるＦＦ回路の動作を説明するためのタイミング図である。
【図２２】この発明の実施の形態９に従うＦＦ回路の構成を示す回路図である。
【図２３】図２２におけるＤＤＲ方式用ＦＦ回路の動作を説明するためのタイミング図である。
【図２４】従来のマスタスレーブ型フリップフロップ回路の構成の一例を示す回路図である。
【図２５】図２４に示すＦＦ回路の回路記号である。
【図２６】図２４のマスタスレーブ型ＦＦ回路の動作を説明するためのタイミング図である。
【符号の説明】
【０１９０】
Ｉ１〜Ｉ１２，Ｉ２０〜Ｉ２８  インバータ素子、ＴＧ１〜ＴＧ４，ＴＧ１０〜ＴＧ１３  トランスミッションゲート、ＣＧ１，ＣＧ２，ＣＧＲ１，ＣＧＲ２，ＣＧＳ１，ＣＧＳ２  クロックドゲート、ＦＦ１，ＦＦ２  フリップフロップ回路、ＧＲ１〜ＧＲ３，ＧＳ２，ＧＳ３  ＮＡＮＤゲート、ＧＳ１  ＮＯＲゲート、ＭＮ１〜ＭＮ６，ＭＣＮ１，ＭＣＮ２  ＮチャネルＭＯＳトランジスタ、ＭＣＰ１，ＭＣＰ２，ＭＰＲ１，ＭＰＳ１  ＰチャネルＭＯＳトランジスタ、ＲＳＴ  リセット信号、ＳＥＴ  セット信号、ＷＥ１，ＷＥ２  ライトイネーブル信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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