(57)【要約】【課題】ゲート絶縁膜として高誘電率膜を用いる構造において、高誘電率膜からなるゲート絶縁膜とゲート電極との反応やゲート絶縁膜への不純物の拡散を抑制し欠陥やトラップサイトの形成に起因する特性や信頼性の低下を抑制することができる半導体装置の提供。【解決手段】シリコン酸化膜よりも比誘電率が大きく、かつ、Ｓｉ、Ｏ、Ｎ以外の元素を含む高誘電率膜からなるゲート絶縁膜７上に、ＣＶＤ法を用いて略４００乃至６００℃の低温で、略５０ｎｍ以下の膜厚のアモルファスシリコンを堆積した後、略６００℃以上の成膜温度でポリシリコンを堆積する。これによりゲート絶縁膜７への不純物の拡散を抑制して欠陥の形成を抑制すると共にシリコンとゲート絶縁膜７の元素との反応も抑制してトラップサイトの形成を抑制し、ゲートリーク、閾値電圧の変動、ヒステリシス、ＴＤＤＢ寿命、ＰＢＴＩ寿命を改善する。【選択図】図１
2005251801.tif 000002
【特許請求の範囲】
【請求項１】
誘電体膜を介して電極が形成されてなる構造を少なくとも一部に備える半導体装置において、
前記誘電体膜は、シリコン酸化膜よりも比誘電率が大きく、かつ、シリコン、酸素及び窒素以外の元素を含む膜で構成され、
前記電極は、前記誘電体膜側から、グレインサイズが相対的に大きい下層電極と、グレインサイズが相対的に小さい上層電極とを含む積層体で構成されることを特徴とする半導体装置。
【請求項２】
半導体基板上にゲート絶縁膜を介してゲート電極が形成されてなるＭＯＳトランジスタを少なくとも一部に備える半導体装置において、
前記ゲート絶縁膜は、シリコン酸化膜よりも比誘電率が大きく、かつ、シリコン、酸素及び窒素以外の元素を含む膜で構成され、
前記ゲート電極は、前記ゲート絶縁膜側から、グレインサイズが相対的に大きい下層電極と、グレインサイズが相対的に小さい上層電極とを含む積層体で構成されることを特徴とする半導体装置。
【請求項３】
前記下層電極は、ＣＶＤ法を用いて略４００乃至６００℃の成膜温度で堆積したアモルファスシリコンを熱処理して得られたものであり、前記上層電極は、略６００℃以上の成膜温度で堆積したポリシリコンであることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記下層電極と前記上層電極との間、又は、前記上層電極に代えて、ＳｉＧｅを材料とする層が形成されていることを特徴とする請求項１乃至３のいずれか一に記載の半導体装置。
【請求項５】
前記下層電極は、膜厚が略５０ｎｍ以下であることを特徴とする請求項１乃至４のいずれか一に記載の半導体装置。
【請求項６】
前記誘電体膜又は前記ゲート絶縁膜は、Ａｌ、Ｚｒ、Ｈｆ、Ｔａ、Ｙ又はランタノイド元素の酸化物、窒化物又は酸窒化物、又は、これらのアルミネート又はシリケートであることを特徴とする請求項１乃至５のいずれか一に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ゲート絶縁膜として高誘電率膜を用いるＭＯＳトランジスタを含む半導体装置に関する。
【背景技術】
【０００２】
半導体装置の微細化に伴って、ドレイン拡散層まわりの空乏層のチャネル方向への広がりによって生じる、いわゆる短チャネル効果により、トランジスタ・オフ時のリーク電流が増加するという問題が生じる。この短チャネル効果を抑制するために、従来よりゲートとソース及びドレイン間に不純物濃度の低いオフセットゲート層を形成し不純物濃度に勾配を設けるＬＤＤ（Lightly Doped Drain）構造が広く用いられている。このＬＤＤ構造を有する一般的なＭＯＳトランジスタの製造方法について図１５を参照して概説する。
【０００３】
まず、図１５（ａ）に示すように、半導体基板１上にＬＯＣＯＳ（Local Oxidation of Silicon）法やトレンチ法等を用いてＭＯＳトランジスタを形成するフィールド領域を区画する素子分離絶縁膜２を形成する。次に、熱酸化法等によりシリコン酸化膜からなるゲート絶縁膜１１を形成した後、減圧ＣＶＤ法等を用いてポリシリコンを堆積し、公知のフォトリソグラフィ技術及びドライエッチング技術を用いてポリシリコン及びシリコン酸化膜をエッチングしてゲート電極１２を形成する。次に、図１５（ｂ）に示すように、ゲート電極１２をマスクとしてイオン注入法により、Ｎ−ＭＯＳトランジスタの場合は低濃度の燐（Ｐ）又は砒素（Ａｓ）等のＮ型不純物を、Ｐ−ＭＯＳトランジスタの場合は低濃度の硼素（Ｂ）又はＢＦ２等のＰ型不純物を注入してＬＤＤ領域６を形成する。次に、図１５（ｃ）に示すように、減圧ＣＶＤ法等により基板全面にシリコン酸化膜を堆積し、異方性ドライエッチングによりシリコン酸化膜をエッチバックして、ゲート電極１２の側壁にサイドウォール９を形成する。そして、図１５（ｄ）に示すように、ゲート電極１２及びサイドウォール９をマスクとして、Ｎ−ＭＯＳトランジスタの場合は高濃度のＰ又はＡｓ等のＮ型不純物を、Ｐ−ＭＯＳトランジスタの場合は高濃度のＢ又はＢＦ２等のＰ型不純物を注入し、ソース／ドレイン領域５を形成する。これにより、サイドウォール９直下ではオフセットゲート層となるＬＤＤ領域６が、その外側には高濃度のソース／ドレイン領域５が自己整合的に形成された半導体装置が形成される。
【０００４】
上記構造のＭＯＳトランジスタにおいて、ゲート電極１２の抵抗を低減するために、ゲート電極１２にＰなどの不純物を注入する方法が一般的に用いられている。例えば、下記特許文献１には、図１５（ａ）でゲート電極１２となるポリシリコンを堆積した後、高温でＰＯＣｌ３などのＰを含む材料を堆積し、ＰＯＣｌ３中のＰをポリシリコンの粒界に沿って拡散させることにより、ゲート電極１２の抵抗を低減させる方法が開示されている。しかしながら、下記特許文献１に記載されている方法でゲート電極１２にＰを注入すると、注入したＰがゲート絶縁膜１１中にまで拡散してしまい、その結果、Ｐとゲート酸化膜１１のＳｉとが反応してしまうという問題が指摘されている。
【０００５】
そこで、下記特許文献１では、ゲート酸化膜上に、下部の層が上部の層よりも粒子が大きい多層のポリシリコンからなるゲート電極を設け、粒子が大きい下部の層で、ゲート電極１２上部からゲート酸化膜へのＰの拡散を抑制している。
【０００６】
【特許文献１】特開平４−３２６７６６号公報（第３−４頁、第２図）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ここで、ゲート絶縁膜として、プロセス上の安定性や絶縁特性の観点からシリコン酸化膜が広く用いられてきたが、近年、半導体装置の微細化、高集積化によりゲート絶縁膜の薄膜化が求められており、スケーリング則の要請からシリコン酸化膜は数ｎｍ以下の膜厚にする必要がある。しかしながら、この様な極薄のシリコン酸化膜をゲート絶縁膜として用いた場合、ゲートバイアス印加時のトンネル電流がソース／ドレイン電流に対して無視できない値となり、ＭＯＳＦＥＴの高性能化と低消費電力化において大きな課題となる。
【０００８】
そこで、実効的なゲート絶縁膜の膜厚を薄くし、かつ、トンネル電流を抑える方法として、比誘電率が３．９であるシリコン酸化膜に代えて、比誘電率が６以上の高誘電率材料（例えば、Ａｌ、Ｚｒ、Ｈｆ、Ｔａ、Ｙやランタノイド元素の酸化物、窒化物や酸窒化物、これらのアルミネートやシリケートなど）をゲート絶縁膜として用いる方法が検討されているが、このような高誘電率膜をゲート絶縁膜として用いた場合、上述したゲート電極からゲート絶縁膜への不純物の拡散の問題に加えて、シリコン酸化膜をゲート絶縁膜とする場合には生じない新たな問題が発生してしまう。
【０００９】
すなわち、シリコン酸化膜をゲート絶縁膜として用いる場合は、ゲート電極及びゲート絶縁膜を構成する主材料は共にシリコンであるため、ゲート絶縁膜とゲート電極との反応を考慮する必要はないが、上記高誘電率膜をゲート絶縁膜として用いる場合は、ゲート電極のシリコンとゲート絶縁膜の元素とが反応し、これによりゲート絶縁膜中にトラップサイトが形成される。そして、このトラップサイトに起因して、ゲートリークが増加したり、閾値が変動したり、ヒステリシスが生じたり、各種寿命が低下する等、トランジスタの特性や信頼性が低下してしまうという問題が生じる。
【００１０】
本発明は、上記問題点に鑑みてなされたものであって、その主たる目的は、ゲート絶縁膜として高誘電率膜を用いるＭＯＳトランジスタを含む半導体装置において、高誘電率膜からなるゲート絶縁膜とゲート電極との反応やゲート電極からゲート絶縁膜への不純物の拡散を抑制し、欠陥やトラップサイトの形成に起因する特性や信頼性の低下を抑制することができる半導体装置を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、本発明の半導体装置は、誘電体膜を介して電極が形成されてなる構造を少なくとも一部に備える半導体装置において、前記誘電体膜は、シリコン酸化膜よりも比誘電率が大きく、かつ、シリコン、酸素及び窒素以外の元素を含む膜で構成され、前記電極は、前記誘電体膜側から、グレインサイズが相対的に大きい下層電極と、グレインサイズが相対的に小さい上層電極とを含む積層体で構成されるものである。
【００１２】
また、本発明の半導体装置は、半導体基板上にゲート絶縁膜を介してゲート電極が形成されてなるＭＯＳトランジスタを少なくとも一部に備える半導体装置において、前記ゲート絶縁膜は、シリコン酸化膜よりも比誘電率が大きく、かつ、シリコン、酸素及び窒素以外の元素を含む膜で構成され、前記ゲート電極は、前記ゲート絶縁膜側から、グレインサイズが相対的に大きい下層電極と、グレインサイズが相対的に小さい上層電極とを含む積層体で構成されるものである。
【００１３】
本発明においては、前記下層電極は、ＣＶＤ法を用いて略４００乃至６００℃の成膜温度で堆積したアモルファスシリコンを熱処理して得られたものであり、前記上層電極は、略６００℃以上の成膜温度で堆積したポリシリコンであり、前記下層電極は、膜厚が略５０ｎｍ以下であることが好ましい。
【００１４】
また、本発明においては、前記下層電極と前記上層電極との間、又は、前記上層電極に代えて、ＳｉＧｅを材料とする層が形成されている構成とすることができる。
【００１５】
また、本発明においては、前記誘電体膜又は前記ゲート絶縁膜は、Ａｌ、Ｚｒ、Ｈｆ、Ｔａ、Ｙ又はランタノイド元素の酸化物、窒化物又は酸窒化物、又は、これらのアルミネート又はシリケートとすることができる。
【００１６】
このように、シリコン酸化膜よりも比誘電率が大きく、かつ、シリコン、酸素、窒素以外の元素を含む高誘電率膜からなるゲート絶縁膜上に、ＣＶＤ法を用いて成膜温度が略４００乃至６００℃の低温で、略５０ｎｍ以下の膜厚のアモルファスシリコンを堆積した後、略６００℃以上の成膜温度でポリシリコンを堆積することにより、ゲート電極の下層側のグレインサイズを上層側に比べて大きくすることができ、これによりゲート電極からゲート絶縁膜への不純物の拡散を抑制することができると共に、ゲート電極を構成するシリコンとゲート絶縁膜を構成する元素との反応も抑制し、トラップサイトの形成を抑制することができる。これらの効果により、ゲートリークや閾値電圧の変動、ヒステリシスや各種寿命の劣化を抑制することができ、半導体装置の特性及び信頼性を向上させることができる。また、下層電極と上層電極との間、又は上層電極に代えて、ＳｉＧｅ層を形成することにより、ＰＭＯＳトランジスタのゲート電極中の硼素の活性化率を上げることができ、これによりゲート電極の空乏化抑制及び低抵抗化を図ることができる。
【発明の効果】
【００１７】
以上説明したように、本発明の半導体装置によれば、下記記載の効果を奏する。
【００１８】
本発明の第１の効果は、ゲート電極からゲート絶縁膜への不純物の拡散を抑制することができると共に、ゲート電極を構成するシリコンと高誘電率ゲート絶縁膜を構成する元素との反応を抑制することができ、これにより半導体装置の特性及び信頼性を向上させることができるということである。
【００１９】
その理由は、シリコン酸化膜よりも比誘電率が大きく、かつ、シリコン、酸素、窒素以外の元素（例えば、Ａｌ、Ｚｒ、Ｈｆ、Ｔａ、Ｙやランタノイド元素の酸化物、窒化物や酸窒化物、これらのアルミネートやシリケートなど）を含む高誘電率膜からなるゲート絶縁膜上に、ＣＶＤ法を用いて略４００乃至６００℃の低温で、略５０ｎｍ以下の膜厚のアモルファスシリコンを堆積した後、略６００℃以上の成膜温度でポリシリコンを堆積することにより、ゲート電極の下層側のグレインサイズを上層側に比べて大きくすることができ、これによりゲート電極からゲート絶縁膜への不純物の拡散を抑制して欠陥の形成を抑制することができるからである。また、ゲート電極を構成するシリコンとゲート絶縁膜を構成する元素との反応も抑制し、トラップサイトの形成を抑制することができるからである。そして、これらの効果により、ゲートリークや閾値電圧の変動、ヒステリシスやＴＤＤＢ寿命（Time Dependent Dielectric Breakdown、絶縁耐圧以下の電界を印加し続けた時に絶縁破壊が起こるまでの時間）寿命、ＰＢＴＩ寿命（Positive Bias Temperature Instability、ゲート電極にストレスをかけた時にＮＭＯＳ特性変動が規定値に至るまでの時間）の劣化を抑制することができるからである。
【００２０】
また、本発明の第２の効果は、ＰＭＯＳトランジスタのゲート電極中のＢの活性化率を上げることができ、これによりゲート電極の空乏化抑制及び低抵抗化を図ることができるということである。
【００２１】
その理由は、下層ゲート電極と上層ゲート電極との間、又は、上層ゲート電極に代えて、ＳｉＧｅを材料として成膜された層が設けられているからである。
【発明を実施するための最良の形態】
【００２２】
従来技術で説明したように、半導体装置の高性能化、微細化を達成するために、ゲート絶縁膜としてＡｌ、Ｚｒ、Ｈｆ、Ｔａ、Ｙやランタノイド元素の酸化物、窒化物や酸窒化物、これらのアルミネートやシリケートなどが用いられるようになってきているが、このようなシリコン以外の元素を含む高誘電率膜をゲート絶縁膜として用いた場合には、ゲート電極の不純物がゲート絶縁膜中に拡散するという問題に加えて、ゲート電極を構成するシリコンとゲート絶縁膜を構成する元素とが反応するという新たな問題が生じる。
【００２３】
そこで、本発明では、高誘電率膜からなるゲート絶縁膜上にＣＶＤ法を用いてゲート電極を形成するに際し、as-depoでポリシリコンを堆積するのではなく、まず、成膜温度を略４００乃至６００℃の低温にして、略５０ｎｍ以下の膜厚でアモルファスシリコンを堆積した後、as-depoでポリシリコンを堆積（または、ＳｉＧｅなどからなる中間層を形成した後、ポリシリコンを堆積）し、ゲート絶縁膜７側のグレインサイズが相対的に大きい積層構造のゲート電極を形成する。これにより、不純物の拡散を抑制することができると共に、ゲート電極とゲート絶縁膜との反応をも抑制している。
【００２４】
なお、上記特許文献１には、下部の層が上部の層よりも粒子が大きいゲート電極を用いる構造が開示されており、該特許文献１ではポリシリコンにＰを注入することによってＰとゲート酸化膜のＳｉとが反応するという問題を提起しているが、ＭＯＳトランジスタではゲート絶縁膜に拡散した不純物により生じる欠陥に起因して特性や信頼性が低下するという問題も生じる。また、ゲート絶縁膜として高誘電率膜を用いる場合、単にゲート電極下層側のグレインサイズを大きくしただけではゲート電極とゲート絶縁膜との反応を抑制することができず、また、グレインサイズの大きい層が厚くなるとゲートの空乏化率が増加してＭＯＳトランジスタの特性が劣化する恐れもある。従って、高誘電率ゲート絶縁膜を用いる構造では下層側のアモルファスシリコンの成膜温度や膜厚の設定が重要であり、その設定に際しては、上記不純物の拡散により生じる欠陥や高誘電率膜を構成する元素とシリコンとの反応により形成されるトラップサイトに起因する特性の変化を総合的に判断する必要がある。このことから、上記特性の変化を実験によって検証し、その結果に基づいて設定された成膜温度や膜厚でゲート電極を形成することによって初めて、欠陥やトラップサイトに起因する特性の変化を有効に抑制することができると言える。
【実施例１】
【００２５】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の第１の実施例に係る半導体装置ついて、図１乃至図１２を参照して説明する。図１は、本発明の第１の実施例に係る半導体装置の構造を模式的に示す断面図であり、図２乃至図５は、その製造方法を示す工程断面図である。また、図６はアモルファスシリコンの膜厚と空乏化率との相関を示す図であり、図７乃至図１２は、本発明の構造と従来構造における特性を比較するための図である。
【００２６】
図１に示すように、本実施例の半導体装置は、素子分離絶縁膜２によって分離され、不純物の注入によってウェル領域が形成されたシリコン基板等の半導体基板１上に、Ａｌ、Ｚｒ、Ｈｆ、Ｔａ、Ｙやランタノイド元素の酸化物、窒化物や酸窒化物、これらのアルミネートやシリケート、更にこれらとＡｌ２Ｏ３の積層体などからなる高誘電率膜を用いて形成されたゲート絶縁膜７を備え、その上に、グレインサイズが相対的に大きい下層ゲート電極８ａとグレインサイズが相対的に小さい上層ゲート電極８ｂとを含む積層構造のゲート電極８を備えるものであり、ゲート絶縁膜７の下層には、ゲート電極８をマスクとして形成されたＬＤＤ領域６と、ゲート電極８及びその側面に形成したサイドウォール９をマスクとして形成されたソース／ドレイン領域５とを有するＬＤＤ構造が形成されている。
【００２７】
上記高誘電率膜はシリコン酸化膜よりも誘電率が高い膜の総称であるが、本発明ではゲート電極８のシリコンとゲート絶縁膜７を構成する元素との反応を問題としていることから、シリコン酸化膜よりも誘電率が高い材料の内、ＳｉＮやＳｉＯＮ以外、すなわち、Ｓｉ、Ｏ、Ｎ以外の元素を含む膜としている。なお、この条件を満たす限りにおいて上記以外の材料を用いてもよく、また、ゲート絶縁膜７を薄く形成する方法としてＡＬＤ（Atomic-Layer Deposition）装置（ＡＬＥ装置とも呼ばれる）を用いて原子層レベルで積層する方法が一般に用いられるが、その成膜方法も特に限定されず、また、ゲート絶縁膜７の膜厚は半導体装置に求められる性能や誘電率を考慮して適宜設定することができる。
【００２８】
また、ゲート電極８を構成する下層ゲート電極８ａは、略４００乃至６００℃の低温で成膜されたアモルファスシリコンを熱処理によってポリ化したものである。ここで、上記条件で成膜された下層ゲート電極８ａは、グレインサイズが大きく不純物が拡散しにくいため、上層ゲート電極８ｂに比べて抵抗が高くなり、その結果、ゲート絶縁膜７側界面のバンドが曲がり、ゲート絶縁膜７に印加されるゲート電圧が低下して空乏層が徐々に大きくなる。この様子を図６を用いて説明すると、下層ゲート電極８ａの膜厚が厚くなる（図のa-Si layer thicknessが大きくなる）に伴って、as-depoのポリシリコンからなるゲート電極を用いた場合に形成される反転層の厚さとの差から求めた空乏化率が徐々に増加していることが分かる。このゲート電極の空乏化はＭＯＳトランジスタの性能に直結する要素であり、空乏化率の許容値としては一般的に５％程度と考えられることから、図６より、下層ゲート電極８ａの厚さは略５０ｎｍ以下とすることが好ましいと言える。
【００２９】
また、上層ゲート電極８ｂは、略６００℃以上の成膜温度で成膜されたas-dopeのポリシリコンからなる。この上層ゲート電極８ｂが薄くなるほど下層ゲート電極８ａの影響が大きくなることから、ゲート電極８の抵抗を低減する観点からは厚い方が好ましいが、一方、上層ゲート電極８ｂが厚くなりすぎるとゲート電極８のエッチングが困難になる。従って、ゲート長が短い場合でも確実にエッチングができるように、上層ゲート電極８ｂの厚さは略２００ｎｍ以下とすることが好ましいと言える。
【００３０】
なお、本発明の半導体装置は、高誘電率膜からなるゲート絶縁膜７上に形成されるゲート電極８の構造に特徴を有するものであり、半導体基板の種類や素子分離構造、拡散層領域の構造、ＭＯＳトランジスタの種類や構成、ＭＯＳトランジスタ上部の配線構造などは特に限定されない。
【００３１】
次に、上記構造の半導体装置の製造方法について、図２乃至図５の工程断面図を参照して説明する。図２乃至図５は一連の工程を記載するものであり、作図の都合上分図したものである。ＭＯＳトランジスタとしては、ゲート絶縁膜８を薄く形成した駆動電圧の低いトランジスタや、低消費電力を達成するためにトランジスタのオフ電流を抑制したトランジスタ、ゲート絶縁膜が厚い高耐圧のＩ／Ｏ用トランジスタ等の各種性能のトランジスタがあるが、ここではこれらを区別することなくＰ−ＭＯＳトランジスタとＮ−ＭＯＳトランジスタの２つを形成する場合について説明する。
【００３２】
まず、図２（ａ）に示すように、Ｐ型シリコン基板等の半導体基板１にＬＯＣＯＳ法やＳＴＩ（Shallow Trench Isolation）法によりフィールド領域を形成するための素子分離絶縁膜２を形成し、続いて熱酸化法を用いて基板全面に犠牲酸化膜３を形成する。次に、図２（ｂ）に示すように、基板全面にレジストを塗布し、公知のリソグラフィ技術を用いてＰ−ＭＯＳ領域上にレジストパターン１０ａを形成した後、Ｎ−ＭＯＳ形成領域にＢ、ＢＦ２等のＰ型不純物を注入してＰウェル領域４ａ及びチャネル領域を形成する。次に、レジストパターン１０ａをアッシング処理や剥離液処理等により除去し、図２（ｃ）に示すように、Ｎ−ＭＯＳ領域上にレジストパターン１０ｂを形成した後、Ｐ−ＭＯＳ形成領域にＰ、Ａｓ等のＮ型不純物を注入しＮウェル領域４ｂ及びチャネル領域を形成する。その後、不純物の拡散・活性化のためのアニールを行う。
【００３３】
次に、レジストパターン１０ｂをアッシング処理や剥離液処理等により除去し、犠牲酸化膜３をウエットエッチングで除去した後、試料をＡＬＤ装置（ＡＬＥ装置）に投入し、高誘電率膜からなるゲート絶縁膜７を形成する。例えば、高誘電率膜としてハフニウム酸化物を形成する場合は、ターシャリーブトキシ・ハフニウム（Ｈｆ(ＯｔＢｕ)４）やアセチルアセトネート・ハフニウム（Ｈｆ(Ａｃａｃ)４）、ジエチルアミノ・ハフニウム（Ｈｆ(ＮＥｔ２)４）などの有機金属原料ガスを用い、４００℃程度の温度で半導体基板１を加熱して基板表面の水素を脱離させた後、上記有機金属原料ガスと酸素ラジカルとを半導体基板１に交互に照射して所望の厚さのゲート絶縁膜７を成膜する。
【００３４】
また、ハフニウム窒化物を形成する場合は、酸素ラジカルに代えて窒素ガス又はアンモニアから発生させた窒素ラジカルを用いて同様に成膜すればよく、ハフニウム酸窒化物を形成する場合は、酸素ラジカルに代えてＮＯ、Ｎ２Ｏ又はＮＯ２ガスを含むＮＯ系ガスから生成される混合ラジカルを用いて同様に成膜すればよい。また、有機金属原料としてターシャリーブトキ・ジルコニウム、アセチルアセトネート・ジルコニウム、ジエチルアミノ・ジルコニウムを用いれば、ジルコニウム化合物を形成することができ、有機金属原料として、上記原料に加えてトリメチルアルミニウム（ＴＭＡ：Ａｌ(ＣＨ３)３）を用いればハフニウムアルミネートやジルコニウムアルミネートを形成することができ、トリメチルアルミニウムに代えて、テトラメチルシランを用いれば、ハフニウムシリケートやジルコニウムシリケートを形成することができ、また、トリメチルアルミニウムのみを用いればＡｌ２Ｏ３を成膜することができる。
【００３５】
なお、上記高誘電率膜は反応性スパッタ法や金属スパッタ後の熱酸化処理、ＣＶＤ法などでも形成することができるが、これらの方法では高誘電率膜の比誘電率が小さくなることから、ＡＬＤを用いて成膜することが好ましい。また、このゲート絶縁膜７の厚さはトランジスタの種類に応じて適宜調整することができるが、ゲート絶縁膜７の薄いトランジスタ（低駆動電圧のトランジスタ）と厚いトランジスタ（Ｉ／Ｏ用のトランジスタ）とが混在する場合は、例えば、厚いゲート絶縁膜７を部分的に除去し、薄いゲート絶縁膜を形成すればよい。
【００３６】
次に、高誘電率膜からなるゲート絶縁膜７上にゲート電極８を形成するが、本実施例では上述したようにゲート電極８からゲート絶縁膜７への不純物の拡散を抑制し、かつ、ゲート絶縁膜７を構成する元素とゲート電極８を構成するシリコンとの反応を抑制する必要があるために、図３（ａ）に示すように、ＣＶＤ法を用いて略４００乃至６００℃の低温でアモルファスシリコンを堆積又は成長して下層ゲート電極８ａを形成した後、引き続き、図３（ｂ）に示すように、成膜温度を略６００℃以上に上げてポリシリコンを堆積又は成長して上層ゲート電極８ｂを形成する。その際、上述したように空乏化率を許容範囲内に収めるために下層ゲート電極８ａの膜厚は略５０ｎｍ以下とし、後に行うゲート電極８のエッチングを容易にするために上層ゲート電極８ｂの膜厚は略２００ｎｍ以下にする。
【００３７】
ここで、下層ゲート電極８ａは成膜段階ではアモルファスシリコンとして堆積されるが、上層ゲート電極８ｂを形成する工程中にアモルファスシリコンの結晶化が起こりグレインサイズの大きいポリシリコンとなる。一方、上層ゲート電極８ｂは略６００℃以上の高温で形成しているため、成膜段階からグレインサイズの小さいポリシリコンとして堆積される。従って、このような成膜条件でシリコンを堆積又は成長することにより、下層ゲート電極８ａのグレインサイズを上層ゲート電極８ｂよりも相対的に大きくすることができ、これによりゲート電極８からゲート絶縁膜７への不純物の拡散を抑制することができると共に、下層ゲート電極８ａの成膜温度を低くすることにより、ゲート絶縁膜７を構成する元素とシリコンとの反応を抑制することが可能となる。なお、ここではゲート電極８として下層ゲート電極８ａと上層ゲート電極８ｂの２層構造としたが、ゲート電極８の下層側のグレインサイズが上層側に比べて相対的に大きくなる構造であればよく、３層以上の多層構造にしてもよい。
【００３８】
その後、図３（ｃ）に示すように、必要に応じて、ゲート電極８の抵抗を低減するために、Ｐ−ＭＯＳ領域又はＮ−ＭＯＳ領域又はその双方（図ではＮ−ＭＯＳ領域）にＮ型不純物又はＰ型不純物（図ではＮ型不純物）を注入する。また、必要に応じて、不純物を活性化するための熱処理を行う。その際、本実施例の構造ではゲート電極８の下層側にグレインサイズの大きい下層ゲート電極８ａが形成されているため、注入した不純物のゲート絶縁膜７への拡散を抑制し、ゲート絶縁膜７中の欠陥の発生を抑制することができる。
【００３９】
次に、図４（ａ）に示すように、公知のリソグラフィ技術を用いてレジストパターン（図示せず）を形成し、ドライエッチング技術を用いて上記アモルファスシリコン、ポリシリコン及びゲート絶縁膜７をエッチングして、グレインサイズが相対的に大きい下層ゲート電極８ａとグレインサイズが相対的に小さい上層ゲート電極８ｂとを含む積層構造のゲート電極８を形成する。
【００４０】
次に、図４（ｂ）に示すように、公知のフォトリソグラフィ技術を用いてＰ−ＭＯＳ領域上にレジストパターン１０ｃを形成し、Ｎ−ＭＯＳ領域のゲート電極８をマスクとしてＰ又はＡｓ等のＮ型不純物を注入した後、レジストパターン１０ｃを除去し、窒素雰囲気又は窒素＋酸素雰囲気中で８００〜１０００℃、０〜１０秒程度のアニールを行い、Ｎ−ＭＯＳ領域の不純物を活性化し、Ｎ−ＭＯＳ領域にＬＤＤ領域６を形成する。なお、ＬＤＤ領域６に代えて又はＬＤＤ領域６に加えて、ポケット拡散層やエクステンション拡散層を形成してもよい。ここでアニール時間を０秒からとしているのは、通常、アニール時間は目標到達温度に達してからの保持時間を示すが、目標到達温度に達したら直ちに降温する方法（このようなアニールをスパイクアニールと呼ぶ。）が用いられる場合があるからである。
【００４１】
次に、図４（ｃ）に示すように、公知のフォトリソグラフィ技術を用いてＮ−ＭＯＳ領域上にレジストパターン１０ｄを形成し、Ｐ−ＭＯＳ領域のゲート電極８をマスクとしてＢ、ＢＦ２等のＰ型不純物を注入してＬＤＤ領域６を形成する。ここでも、Ｎ−ＭＯＳ領域と同様にＬＤＤ領域６に加えて又はＬＤＤ領域６に代えて、ポケット拡散層入やエクステンション拡散層を形成してもよい。また、Ｐ−ＭＯＳトランジスタの信頼性改善のためにフッ素注入を行ってもよい。このＬＤＤ領域６の形成に際しても、本実施例ではゲート電極８の下層側にグレインサイズの大きい下層ゲート電極８ａが形成されているため、注入した不純物のゲート絶縁膜７への拡散を抑制し、ゲート絶縁膜７中の欠陥の発生を抑制することができる。
【００４２】
次に、図５（ａ）に示すように、半導体基板１全面にシリコン酸化膜・窒化膜等を堆積した後、エッチバックすることによりゲート電極８の側面にサイドウォール９を形成する。
【００４３】
次に、図５（ｂ）に示すように、公知のフォトリソグラフィ技術を用いてＰ−ＭＯＳ領域上にレジストパターン１０ｅを形成し、Ｎ−ＭＯＳ領域のゲート電極８及びサイドウォール９をマスクとしてＰ、Ａｓ等のＮ型不純物を注入し、Ｎ−ＭＯＳ領域に高濃度にＮ型不純物が注入されたソース／ドレイン領域５を形成する。
【００４４】
次に、レジストパターン１０ｅを除去した後、図５（ｃ）に示すように、公知のフォトリソグラフィ技術を用いてＮ−ＭＯＳ領域上にレジストパターン１０ｆを形成し、Ｐ−ＭＯＳ領域のゲート電極８及びサイドウォール９をマスクとしてＢ又はＢＦ２を注入し、Ｐ−ＭＯＳ領域に高濃度にＰ型不純物が注入されたソース／ドレイン領域５を形成する。このソース／ドレイン領域５の形成に際しても、本実施例ではゲート電極８の下層側にグレインサイズの大きい下層ゲート電極８ａが形成されているため、注入した不純物のゲート絶縁膜７への拡散を抑制し、ゲート絶縁膜７中の欠陥の発生を抑制することができる。その後、ソース／ドレイン領域５の上層に図示しないコンタクトプラグを形成し、上層の配線と接続して本実施例の半導体装置の一部が形成される。
【００４５】
なお、上記フローではウェル領域やＬＤＤ領域、ソース／ドレイン領域５の形成に際し、Ｎ−ＭＯＳ領域に注入した後にＰ−ＭＯＳ領域に注入する場合を示しているが、Ｎ型不純物及びＰ型不純物の注入順序や注入条件、ゲート電極８以外の各構成材料の種類、製造方法等は適宜変更することができる。
【００４６】
次に、本発明の効果を確認するために、高誘電率膜（酸化膜換算膜厚１．６ｎｍのＨｆＳｉＯＮ）からなるゲート絶縁膜７上に、下層にアモルファスシリコン、上層にポリシリコンを堆積して形成したゲート電極８を備える本発明の構造と、高誘電率膜（酸化膜換算膜厚１．６ｎｍのＨｆＳｉＯＮ）からなるゲート絶縁膜７上にポリシリコンを堆積して形成したゲート電極１２を備える従来の構造の半導体装置を製作し、ゲートリーク、閾値電圧、ヒステリシス特性、ＴＤＤＢ寿命、ＰＢＴＩ寿命を測定した。その結果を図７乃至図１２に示す。
【００４７】
まず、ゲートリークについて考察する。上述したようにゲート電極８からゲート絶縁膜７への不純物の拡散などによりゲート絶縁膜７中に欠陥が形成され、この欠陥を介在してゲートリークが増加することが予想される。そこで、不純物の拡散とゲートリークとの相関を明確にするために、従来構造のゲート電極１２に注入するＰのドーズ量を変え、各々のドーズ量におけるゲートリークを測定した。また、本発明の構造と従来構造を用いて大面積（略１ｍｍ２）のキャパシタを形成してゲートリークを比較した。その結果を図７及び図８に示す。
【００４８】
図７より、Ｐのドーズ量が少ない試料（○印）とドーズ量が多い試料（□印）とを比較すると、ドーズ量が多い方がゲートリークが大きくなっていることから、ドーズ量が増加するとＰの拡散に起因する欠陥が増加し、その結果、その欠陥を介在してゲートリークが増加することが確認できた。また、図８より、本発明の構造（●印）と従来構造（○印）におけるキャパシタに−１Ｖのゲート電圧を印加した時のゲートリークを比較すると、本発明の構造では従来構造に比べてゲートリークが著しく減少しており、本発明の構造がゲートリークの低減に効果があることが確認できた。
【００４９】
次に、閾値電圧について考察する。上述したゲート電極８とゲート絶縁膜７との反応により、ゲート絶縁膜７中にトラップサイトが形成されると、このトラップサイトに捕獲された電荷によって固定電荷が生じてバンド構造が変化し、これにより閾値電圧が変化することが予想される。そこで、本発明の構造と従来構造とを用いてＮＭＯＳトランジスタを形成して閾値電圧を比較した。その結果を図９に示す。
【００５０】
図９は、本発明の構造（●印）と従来構造（○印）におけるＰのドーズ量を変えた時の閾値電圧を示しており、従来構造ではドーズ量（Ｉ）で閾値電圧が変化し始めているのに対して本発明の構造では変化はなく、また、本発明の構造では従来構造に比べてドーズ量が増加しても閾値電圧の増加量が抑制されていることが分かる。このことから本発明の構造が閾値電圧の変化の抑制にも効果があることが確認できた。
【００５１】
次に、ヒステリシス特性について考察する。上述したトラップサイトに電荷が捕獲されてゲート絶縁膜７中に固定電荷が生じると、この固定電荷によりヒステリシス特性が変化することが予想される。そこで、本発明の構造と従来構造とでトランジスタを形成し、ゲート絶縁膜７の容量をゲート電圧±２Ｖで往復測定を行った時のずれ幅をＣＶ測定により求めた。その結果を図１０に示す。
【００５２】
図１０より、左側の従来構造に比べて右側の本発明の構造では、ずれ幅が４０％程度低減しており、このことから本発明の構造がヒステリシス特性の改善にも効果があることが確認できた。
【００５３】
次に、半導体装置の各種寿命について考察する。ゲート絶縁膜７は絶縁耐圧を超えた電界を印加することにより絶縁破壊を引き起こすが、絶縁耐圧以下の電界であっても継続して印加することによって時間の経過と共に絶縁破壊に至ることが知られている。この絶縁破壊を経時的絶縁膜破壊（ＴＤＤＢ）と呼び、経時的絶縁膜破壊が起こるまでの時間をＴＤＤＢ寿命と呼ぶが、この経時的絶縁膜破壊はゲート絶縁膜７中に欠陥や固定電荷が多いほど起こりやすくなりＴＤＤＢ寿命も短くなることが予想される。そこで、本発明の構造と従来構造のトランジスタを形成し、１１０℃の温度でゲートに絶縁耐圧以下の２．４Ｖ及び２．６Ｖの低い電圧を継続的に印加した時のＴＤＤＢ寿命を比較した。その結果を図１１に示す。
【００５４】
図１１より、ゲート電圧が２．４Ｖ及び２．６Ｖのいずれの場合でも、本発明の構造（●印）では従来構造（○印）に比べてＴＤＤＢ寿命（Ｔｂｄ）が向上しており、このことから本発明の構造がＴＤＤＢの抑制にも効果があることが確認できた。
【００５５】
また、ＴＤＤＢと同様に、ゲート絶縁膜７にストレスを加えた状態で保持すると、時間の経過と共にＭＯＳトランジスタの特性が変動することが知られている。このＭＯＳトランジスタの特性の変動をＰＢＴＩと呼び、特性の変動が規定値（例えば１０％）に至るまでの時間をＰＢＴＩ寿命と呼ぶが、このＭＯＳトランジスタの特性の変動もゲート絶縁膜７の欠陥や固定電荷が多いほど起こりやすくなりＰＢＴＩ寿命も短くなることが予想される。そこで、本発明の構造と従来構造のトランジスタを形成し、１１０℃の温度でゲートに絶縁耐圧以下の低い電圧を継続的に印加した時のＰＢＴＩ寿命を比較した。その結果を図１２に示す。
【００５６】
図１２より、バイアス電圧が１．３Ｖ、１．５Ｖ、１．８Ｖのいずれの場合でも、本発明の構造（●印）では従来構造（○印）に比べてＰＢＴＩ寿命が向上しており、このことから本発明の構造がＰＢＴＩの抑制にも効果があることが確認できた。
【００５７】
このように、高誘電率膜からなるゲート絶縁膜７の直上に、略４００乃至６００℃の低温で、略５０ｎｍ以下の膜厚のアモルファスシリコンを堆積することにより、ゲート電極８からゲート絶縁膜７への不純物の拡散を抑制して欠陥の形成を抑制することができ、また、ゲート電極８とゲート絶縁膜７との反応を抑制してトラップサイトの形成を抑制することができ、その結果、ゲートリークや閾値の変動、ヒステリシス特性の劣化、ＴＤＤＢ寿命やＰＢＴＩ寿命の劣化を抑制することができ、特性に優れ、かつ信頼性の高い半導体装置を提供することができる。
【実施例２】
【００５８】
次に、本発明の第２の実施例に係る半導体装置ついて、図１３及び図１４を参照して説明する。図１３は、第２の実施例に係る半導体装置の構造を模式的に示す断面図であり、図１４は、その製造方法の一部を示す工程断面図である。
【００５９】
前記した第１の実施例では、シリコンを材料とした下層ゲート電極８ａと上層ゲート電極８ｂとでゲート電極８を構成したが、シリコン以外の材料を一部又は全部に用いても本発明の効果を達成することができる。そこで、第２の実施例では、その一例としてＳｉＧｅを材料として成膜した層を一部に用いてゲート電極８を構成する場合について記載する。
【００６０】
図１３に示すように、本実施例の半導体装置は、素子分離絶縁膜２によって分離され、不純物の注入によってウェル領域が形成されたシリコン基板等の半導体基板１上に、Ａｌ、Ｚｒ、Ｈｆ、Ｔａ、Ｙやランタノイド元素の酸化物、窒化物や酸窒化物、これらのアルミネートやシリケート、更にこれらとＡｌ２Ｏ３の積層体などからなる高誘電率膜を用いて形成されたゲート絶縁膜７を備え、その上に、アモルファスシリコンを結晶化して形成したグレインサイズが相対的に大きい下層ゲート電極８ａと、ＳｉＧｅを成膜して形成した中間ゲート電極８ｃと、ポリシリコンを堆積して形成したグレインサイズが相対的に小さい上層ゲート電極８ｂとからなる３積層構造のゲート電極８を備えるものであり、ＳｉＧｅからなる中間ゲート電極８ｃを挿入することにより、ＰＭＯＳトランジスタのゲート電極８中のＢの活性化率を上げることができる。
【００６１】
ここで、下層側にアモルファスシリコンを成膜しているのはゲート絶縁膜７上に直接ＳｉＧｅを堆積するとゲート絶縁膜７の信頼性が低下するからであり、上層側にポリシリコンを成膜しているのはＳｉＧｅがむき出しになると後工程で形成されるシリサイドができにくく形成不良を起こすためである。なお、図１３の構成は例示であり、下層ゲート電極８ａ、中間ゲート電極８ｃ、上層ゲート電極８ｂの材料としてシリコン又はＳｉＧｅ以外の材料を用いてもよいし、２層（例えば、ＳｉＧｅ／アモルファスシリコン、この場合はＳｉＧｅが本発明の上層に相当する。）又は４層以上の積層構造としてもよい。また、ゲート電極８以外の構成要素の材料、膜厚、製造方法、製造条件などに関しては前記した第１の実施例と同様である。
【００６２】
次に、上記構造の半導体装置の製造方法について、図１４の工程断面図を参照して説明する。図１４は半導体装置の製造工程のうち、本実施例の特徴であるゲート電極８の形成工程のみを示すものである。
【００６３】
まず、第１の実施例と同様に、半導体基板１に素子分離絶縁膜２を形成し、熱酸化法を用いて基板全面に犠牲酸化膜３を形成する。次に、所望のレジストパターンを用いて、Ｎ−ＭＯＳ形成領域にＰウェル領域４ａ及びチャネル領域を形成すると共に、Ｐ−ＭＯＳ形成領域にＮウェル領域４ｂ及びチャネル領域を形成し、その後、不純物の拡散・活性化のためのアニールを行う。次に、犠牲酸化膜３を除去した後、試料をＡＬＤ装置（ＡＬＥ装置）に投入し、Ａｌ、Ｚｒ、Ｈｆ、Ｔａ、Ｙ又はランタノイド元素の酸化物、窒化物又は酸窒化物、又は、これらのアルミネート又はシリケート、更にこれらとＡｌ２Ｏ３の積層体などの高誘電率膜からなるゲート絶縁膜７を形成する。
【００６４】
次に、図１４（ａ）に示すように、ＣＶＤ法を用いてアモルファスシリコンを堆積又は成長して下層ゲート電極８ａを形成した後、図１４（ｂ）に示すように、ＳｉＧｅを堆積又は成長して中間ゲート電極８ｃを形成し、更に、図１４（ｃ）に示すように、ポリシリコンを堆積又は成長して上層ゲート電極８ｂを形成する。その際、下層ゲート電極８ａの膜厚は略５０ｎｍ以下、中間ゲート電極８ｃの膜厚は略１００ｎｍ以下、上層ゲート電極８ｂの膜厚は中間ゲート電極８ｃと合わせて略２００ｎｍ以下にすることが好ましい。このような成膜条件でゲート電極８を形成することにより、中間ゲート電極８ｃによってＰＭＯＳのゲート電極８のＢの活性化を上げることができると共に、第１の実施例と同様に、下層ゲート電極８ａのグレインサイズを中間ゲート電極８ｃ及び上層ゲート電極８ｂよりも相対的に大きくしてゲート電極８からゲート絶縁膜７への不純物の拡散を抑制することができ、更に、下層ゲート電極８ａの成膜温度を低くすることにより、ゲート絶縁膜７を構成する元素とシリコンとの反応を抑制することが可能となる。
【００６５】
次に、第１の実施例と同様に、必要に応じて、ゲート電極８の抵抗を低減するために、Ｐ−ＭＯＳ領域又はＮ−ＭＯＳ領域又はその双方（図ではＮ−ＭＯＳ領域）にＮ型不純物又はＰ型不純物（図ではＮ型不純物）を注入した後、公知のリソグラフィ技術及びドライエッチング技術を用いて上記アモルファスシリコン、ＳｉＧｅ、ポリシリコン及びゲート絶縁膜７をエッチングして、グレインサイズが相対的に大きい下層ゲート電極８ａとグレインサイズが相対的に小さいＳｉＧｅからなる中間ゲート電極８ｃ及び上層ゲート電極８ｂとからなる３層構造のゲート電極８を形成する。
【００６６】
その後、Ｎ−ＭＯＳ領域及びＰ−ＭＯＳ領域に、ＬＤＤ領域やポケット拡散層、エクステンション拡散層を形成し、ゲート電極８の側面にサイドウォール９を形成した後、Ｎ−ＭＯＳ領域及びＰ−ＭＯＳ領域に高濃度に不純物が注入されたソース／ドレイン領域５を形成する。そして、ソース／ドレイン領域５の上層に図示しないコンタクトプラグを形成し、上層の配線と接続して本実施例の半導体装置の一部が形成される。
【００６７】
このように、高誘電率膜からなるゲート絶縁膜７の直上に、略４００乃至６００℃の低温で、略５０ｎｍ以下の膜厚のアモルファスシリコンを堆積して下層ゲート電極８ａを形成することにより、ゲート絶縁膜７への不純物の拡散を抑制して欠陥の形成を抑制し、また、ゲート電極８とゲート絶縁膜７との反応を抑制してトラップサイトの形成を抑制することができる。また、下層ゲート電極８ａ上にＳｉＧｅからなる中間ゲート電極８ｃを形成することにより、ＰＭＯＳトランジスタのゲート電極８中のＢの活性化率を上げることができ、ゲート電極８の空乏化抑制及び低抵抗化を図ることができる。
【００６８】
なお、上記実施例では、本発明の構造をＭＯＳトランジスタのゲート電極８に適用する場合について述べたが、本発明は上記実施例に限定されるものではなく、例えば、キャパシタ絶縁膜として高誘電率膜を用い、キャパシタ絶縁膜表面にシリコンからなる電極（上部電極）が形成されるＤＲＡＭなど、高誘電率膜からなる絶縁膜とシリコンからなる電極とが当接する構造を含む任意の半導体装置に適用することができことができる。
【図面の簡単な説明】
【００６９】
【図１】本発明の第１の実施例に係る半導体装置の構造を模式的に示す断面図である。
【図２】本発明の第１の実施例に係る半導体装置の製造方法の一部を模式的に示す工程断面図である。
【図３】本発明の第１の実施例に係る半導体装置の製造方法の一部を模式的に示す工程断面図である。
【図４】本発明の第１の実施例に係る半導体装置の製造方法の一部を模式的に示す工程断面図である。
【図５】本発明の第１の実施例に係る半導体装置の製造方法の一部を模式的に示す工程断面図である。
【図６】本発明の第１の実施例に係る半導体装置におけるアモルファスシリコン層の厚みとゲート空乏化率との相関を示す図である。
【図７】従来構造の半導体装置におけるゲートリークのドーズ量依存性を示す図である。
【図８】本発明の構造と従来構造のキャパシタにおけるゲートリークを示す図である。
【図９】本発明の構造と従来構造の半導体装置における閾値電圧の変化を示す図である。
【図１０】本発明の構造と従来構造の半導体装置におけるヒステリシス特性を示す図である。
【図１１】本発明の構造と従来構造の半導体装置におけるＴＤＤＢ寿命を示す図である。
【図１２】本発明の構造と従来構造の半導体装置におけるＰＢＴＩ寿命を示す図である。
【図１３】本発明の第２の実施例に係る半導体装置の構造を模式的に示す断面図である。
【図１４】本発明の第２の実施例に係る半導体装置の製造方法の一部を模式的に示す工程断面図である。
【図１５】従来の半導体装置の製造方法の一部を模式的に示す工程断面図である。
【符号の説明】
【００７０】
１  半導体基板
２  素子分離絶縁膜
３  犠牲酸化膜
４ａ  ｐウェル領域
４ｂ  ｎウェル領域
５  ソース／ドレイン領域
６  ＬＤＤ領域
７  ゲート絶縁膜（高誘電率膜）
８  ゲート電極
８ａ  下層ゲート電極（アモルファスシリコン）
８ｂ  上層ゲート電極（ポリシリコン）
８ｃ  中間ゲート電極（ＳｉＧｅ）
９  サイドウォール
１０ａ〜１０ｆ  レジストパターン
１１  ゲート絶縁膜（シリコン酸化膜）
１２  ゲート電極（ポリシリコン）
【図１】
2005251801.tif 000003
【図２】
2005251801.tif 000004
【図３】
2005251801.tif 000005
【図４】
2005251801.tif 000006
【図５】
2005251801.tif 000007
【図６】
2005251801.tif 000008
【図７】
2005251801.tif 000009
【図８】
2005251801.tif 000010
【図９】
2005251801.tif 000011
【図１０】
2005251801.tif 000012
【図１１】
2005251801.tif 000013
【図１２】
2005251801.tif 000014
【図１３】
2005251801.tif 000015
【図１４】
2005251801.tif 000016
【図１５】
2005251801.tif 000017