(57)【要約】【課題】  受信信号を増幅する利得の変更に対し、ＤＣオフセット値を適切な値に迅速に対応させること。【解決手段】  ＤＣオフセットキャンセル回路１は、ＰＧＡ１０の各利得に対応するＤＣオフセット値を予め測定しておき、ＤＣオフセット値テーブルとして記憶している。そして、ＰＧＡ１０の利得が一定である場合には、実測値であるＤＣオフセット値によってＤＣオフセットキャンセル処理を行い、ＰＧＡ１０の利得を変更した場合には、ＤＣオフセット値テーブルを参照して、ＤＣオフセットキャンセル処理を行う。したがって、ＰＧＡ１０の利得が変更された場合に、ＤＣオフセット値を適切な値に迅速に対応させることが可能となる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
受信信号を増幅する増幅手段の出力信号からＤＣオフセット値をキャンセルするＤＣオフセットキャンセル回路であって、
前記増幅手段の利得に対して想定されるＤＣオフセット値を記憶しているＤＣオフセット値記憶手段と、
前記増幅手段に設定された利得に対応するＤＣオフセット値を、前記ＤＣオフセット値記憶手段から取得し、該ＤＣオフセット値を前記増幅手段の出力信号からキャンセルすることが可能なＤＣオフセット処理手段と、
を備えることを特徴とするＤＣオフセットキャンセル回路。
【請求項２】
前記ＤＣオフセット処理手段は、前記増幅手段の出力信号からＤＣオフセット値をキャンセルする際に、前記増幅手段の出力信号に基づいて取得したＤＣオフセット値と、前記ＤＣオフセット値記憶手段から取得したＤＣオフセット値とを切り替えて使用可能であることを特徴とする請求項１記載のＤＣオフセットキャンセル回路。
【請求項３】
前記ＤＣオフセット処理手段は、前記増幅手段の利得が変更された場合に、変更後の利得に対応するＤＣオフセット値を、前記ＤＣオフセット値記憶手段から取得して使用することを特徴とする請求項１または２記載のＤＣオフセットキャンセル回路。
【請求項４】
前記ＤＣオフセット値記憶手段に記憶されたＤＣオフセット値は、前記増幅手段に所定の利得を設定することにより、その出力信号のＤＣオフセット値を実測して予め取得されたものであることを特徴とする請求項１から３のいずれか１項に記載のＤＣオフセットキャンセル回路。
【請求項５】
前記ＤＣオフセット処理手段が前記増幅手段の出力信号に基づいて取得したＤＣオフセット値によって、前記ＤＣオフセット値記憶手段に記憶されているＤＣオフセット値を更新することが可能であることを特徴とする請求項４記載のＤＣオフセットキャンセル回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受信信号の処理において不要な直流成分をキャンセルするためのＤＣオフセットキャンセル回路に関する。
【背景技術】
【０００２】
従来、無線通信の受信装置においては、ＰＧＡ（Programmable Gain Amp）あるいはＶＧＡ（Variable Gain Amp）等によって、受信信号が適切なレベルに増幅されている。そして、増幅後の受信信号を平均化し、直流成分として得られたノイズの値（ＤＣオフセット値）を増幅された受信信号レベルから減じる処理（ＤＣオフセットキャンセル処理）が施されている。
【０００３】
このようなＤＣオフセットキャンセル処理においては、ＤＣオフセット値を算出するために、ノイズを含んでいる受信信号（ＰＧＡ等の出力信号）を一定期間にわたり平均化することが必要である。
したがって、受信信号の状態が変動する等の理由により、受信信号を増幅するＰＧＡ等の利得が変更され、ＤＣオフセット値を変化させる必要が生じた場合に、迅速に対応することが困難であるという問題があった。
【０００４】
ここで、特開平９−３３１２５７号公報には、受信信号のレベルが大きく変動した場合に、変動後の受信信号から算出されているＤＣオフセット値に応じた所定値を、ＰＧＡ等の増幅器に負帰還入力する回路に関する技術が開示されている。この技術によれば、適切にＤＣオフセットキャンセル処理を行うことが可能となる。
【特許文献１】特開平９−３３１２５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、本号公報に記載された技術においては、受信信号が変動した場合に、変動後の受信信号からＤＣオフセット値を算出し、その値に応じた所定値を以後の受信信号から減じている。
即ち、本号公報に記載された技術においては、変動後の受信信号からＤＣオフセット値を算出する必要があるため、ＰＧＡ等の利得が変更され、ＤＣオフセット値を変化させる必要が生じた場合に、迅速に対応することが困難であるという問題を解決するものではなかった。
【０００６】
本発明の課題は、受信信号を増幅する利得の変更に対し、ＤＣオフセット値を適切な値に迅速に対応させることである。
【課題を解決するための手段】
【０００７】
以上の課題を解決するため、本発明は、
受信信号を増幅する増幅手段（例えば、図１のＰＧＡ１０）の出力信号からＤＣオフセット値をキャンセルするＤＣオフセットキャンセル回路であって、前記増幅手段の利得に対して想定されるＤＣオフセット値を記憶しているＤＣオフセット値記憶手段（例えば、図１のメモリ８０）と、前記増幅手段に設定された利得に対応するＤＣオフセット値を、前記ＤＣオフセット値記憶手段から取得し、該ＤＣオフセット値を前記増幅手段の出力信号からキャンセルすることが可能なＤＣオフセット処理手段（例えば、図１の制御部６０および加算器７０）とを備えることを特徴としている。
【０００８】
このような構成により、ＤＣオフセット値記憶手段に予め記憶された所定のＤＣオフセット値を用いてＤＣオフセット値をキャンセルすることができるため、受信信号を増幅する利得が変更された場合等にも、ＤＣオフセット値を適切な値に迅速に対応させることが可能となる。
また、前記ＤＣオフセット処理手段は、前記増幅手段の出力信号からＤＣオフセット値をキャンセルする際に、前記増幅手段の出力信号に基づいて取得したＤＣオフセット値（例えば、図１のＤＣオフセット検出器５０が出力する実測値）と、前記ＤＣオフセット値記憶手段から取得したＤＣオフセット値（例えば、図１のメモリ８０が記憶する記憶値）とを切り替えて使用可能であることを特徴としている。
【０００９】
このような構成により、増幅手段の出力信号に基づいて取得されたＤＣオフセット値と、ＤＣオフセット値記憶手段に記憶されたＤＣオフセット値のうち、より適切なものを選択して使用することが可能となる。
また、前記ＤＣオフセット処理手段は、前記増幅手段の利得が変更された場合に、変更後の利得に対応するＤＣオフセット値を、前記ＤＣオフセット値記憶手段から取得して使用することを特徴としている。
【００１０】
このような構成により、増幅手段の利得が変更された場合、その出力信号からＤＣオフセット値が取得されるまでの一定期間、ＤＣオフセット値記憶手段に記憶されたＤＣオフセット値を使用して、ＤＣオフセットキャンセル処理を行うことができる。
また、前記ＤＣオフセット値記憶手段に記憶されたＤＣオフセット値は、前記増幅手段に所定の利得を設定することにより、その出力信号のＤＣオフセット値を実測して予め取得されたものであることを特徴としている。
【００１１】
このような構成により、増幅手段の特性に適合したＤＣオフセット値によって、適切なＤＣオフセットキャンセル処理を行うことが可能となる。
また、前記ＤＣオフセット処理手段が前記増幅手段の出力信号に基づいて取得したＤＣオフセット値によって、前記ＤＣオフセット値記憶手段に記憶されているＤＣオフセット値を更新することが可能であることを特徴としている。
【００１２】
このような構成により、ＤＣオフセット値記憶手段に記憶されたＤＣオフセット値と実測値とが遊離した場合にも、より適切な値をＤＣオフセット値記憶手段に記憶し、使用することが可能となる。
このように、本発明によれば、受信信号を増幅する利得の変更に対し、ＤＣオフセット値を適切な値に迅速に対応させることが可能となる。
【発明を実施するための最良の形態】
【００１３】
以下、図を参照して本発明に係るＤＣオフセットキャンセル回路の実施の形態を説明する。
まず、構成を説明する。
図１は、本発明を適用したＤＣオフセットキャンセル回路１の構成を示す図である。
図１において、ＤＣオフセットキャンセル回路１は、ＰＧＡ１０と、Ａ／Ｄ（Analogto Digital）変換器２０と、レベル検出器３０と、平均化回路４０と、ＤＣオフセット検出器５０と、制御部６０と、加算器７０と、メモリ８０とを含んで構成される。
【００１４】
ＰＧＡ１０は、不図示のアンテナあるいは受信機等を介して入力された受信信号のレベルを、制御部６０から入力される利得を示す値に応じて増幅し、Ａ／Ｄ変換器２０に出力する。
Ａ／Ｄ変換器２０は、ＰＧＡ１０から入力されたアナログ信号をデジタル信号に変換し、レベル検出器３０、平均化回路４０および加算器７０に出力する。
【００１５】
レベル検出器３０は、Ａ／Ｄ変換器２０から入力されたデジタル信号の振幅レベルを検出し、検出結果を制御部６０に出力する。
平均化回路４０は、Ａ／Ｄ変換器２０から入力されたデジタル信号を平均化し、取得した平均値をＤＣオフセット検出器５０に出力する。
ＤＣオフセット検出器５０は、平均化回路４０から入力された平均値に基づいて、Ａ／Ｄ変換器２０の出力から減ずるためのＤＣオフセット値（実測値）を算出し、制御部６０に出力する。
【００１６】
制御部６０は、レベル検出器３０から入力されたデジタル信号のレベルが、適切な範囲内（例えば、Ａ／Ｄ変換器２０の出力レンジに対して飽和していない範囲内）にあるか否かを判定し、その判定結果に応じて、ＰＧＡ１０の利得を設定する。そして、制御部６０は、設定した利得を示す値をＰＧＡ１０に出力する。
また、制御部６０は、ＰＧＡ１０の利得を一定の値に維持している場合、ＤＣオフセット検出器５０から入力されるＤＣオフセット値をそのまま加算器７０に出力する。一方、制御部６０は、ＰＧＡ１０の利得を変更した場合、メモリ８０に記憶されたＤＣオフセット値テーブル（後述）を参照し、変更後の利得に対応するＤＣオフセット値（記憶値）を加算器７０に出力する。
【００１７】
さらに、制御部６０は、電源投入時あるいはキャリブレーションの実行が指示された場合に、ＰＧＡ１０の利得それぞれに対するＤＣオフセット値を測定し、メモリ８０のＤＣオフセット値テーブルに格納する。
なお、ＤＣオフセット検出器５０から入力されるＤＣオフセット値（実測値）が、ＤＣオフセット値テーブルにおける値（その利得に対応するＤＣオフセット値の記憶値）と異なる場合、制御部６０が、ＤＣオフセット値テーブルの値を実測値に更新することとしてもよい。この場合、ＤＣオフセット値の実測値が、Ａ／Ｄ変換器２０の出力信号を十分信頼できる程度の時間にわたって平均化して得られたものであることを要する。
【００１８】
加算器７０は、Ａ／Ｄ変換器２０によって入力されるデジタル信号の値から、制御部６０によって入力されるＤＣオフセット値を減じ、ＤＣオフセットキャンセル回路１の出力信号として、後段のベースバンド処理回路へ出力する。
メモリ８０は、制御部６０によって取得されたＤＣオフセット値テーブルを記憶している。
【００１９】
図２は、ＤＣオフセット値テーブルのデータ構成を示す図である。
図２において、ＤＣオフセット値テーブルには、ＰＧＡ１０の各利得と、それに対応するＤＣオフセット値（記憶値）が対応付けられて格納されている。
例えば、ＰＧＡ１０の利得が０［ｄＢ］である場合、ＤＣオフセット値は１０［ｍＶ］であり、ＰＧＡ１０の利得が２［ｄＢ］である場合、ＤＣオフセット値は３０［ｍＶ］である。
【００２０】
なお、ＤＣオフセット値テーブルは、上述のように、電源投入時あるいはキャリブレーションの実行時に作成されるが、ＰＧＡ１０の利得が一定の値に維持されている場合に、取得された実測値に適宜更新することが可能である。
次に、動作を説明する。
まず、ＤＣオフセット値テーブルを作成する処理について説明する。
【００２１】
ＤＣオフセットキャンセル回路１は、電源が投入された直後あるいはキャリブレーションの実行が指示された後、ＰＧＡ１０の入力信号（受信信号）を遮断し、制御部６０が、ＰＧＡ１０の利得を順次変化させる。そして、それぞれの利得が設定された状態において、十分に長い期間にわたり平均化を行い、ＤＣオフセット値の実測値を取得する。
そして、制御部６０が、取得したＤＣオフセット値の実測値を、ＰＧＡ１０の利得と対応付けてＤＣオフセット値テーブルに格納し、ＤＣオフセット値テーブルを作成する。
【００２２】
このＤＣオフセット値テーブルの値は、上述のように、ＤＣオフセット値の実測値によって、適宜更新することが可能である。
続いて、ＤＣオフセットキャンセル処理について説明する。
ＤＣオフセットキャンセル回路１において、受信信号がＰＧＡ１０に入力されると、ＰＧＡ１０は、制御部６０によって設定されている利得に応じて、受信信号を増幅する。
【００２３】
そして、Ａ／Ｄ変換器２０が、増幅された受信信号をデジタル信号とし、平均化回路４０が、そのデジタル信号を平均化する。
すると、ＤＣオフセット検出器５０が、平均化回路４０の出力値から算出したＤＣオフセット値（実測値）を制御部６０に出力する。
制御部６０は、レベル検出器３０から入力されるＡ／Ｄ変換器２０の出力信号のレベルが適切な範囲にある場合、ＰＧＡ１０の利得を一定に保ちながら、ＤＣオフセット検出器５０から入力されたＤＣオフセット値を加算器７０に出力する。
【００２４】
そして、加算器７０は、制御部６０から入力されたＤＣオフセット値の実測値をＡ／Ｄ変換器２０の出力であるデジタル信号の値から減じ、ＤＣオフセットキャンセル処理を施した出力信号とする。
一方、レベル検出器３０から入力されるＡ／Ｄ変換器２０の出力信号のレベルが適切な範囲から外れた場合、制御部６０は、ＰＧＡ１０の利得を変更すると共に、メモリ８０のＤＣオフセット値テーブルから、変更後のＰＧＡ１０の利得に対応する記憶値を取得する。
【００２５】
そして、制御部６０は、ＤＣオフセット検出器５０から入力されたＤＣオフセット値に代えて、取得した記憶値を加算器７０に出力する。
すると、加算器７０は、制御部６０から入力されたＤＣオフセット値の記憶値をＡ／Ｄ変換器２０の出力であるデジタル信号の値から減じ、ＤＣオフセットキャンセル処理を施した出力信号とする。
【００２６】
以上のように、本実施の形態に係るＤＣオフセットキャンセル回路１は、ＰＧＡ１０の各利得に対応するＤＣオフセット値を予め測定しておき、ＤＣオフセット値テーブルとして記憶している。
そして、ＰＧＡ１０の利得が一定である場合には、実測値であるＤＣオフセット値によってＤＣオフセットキャンセル処理を行い、ＰＧＡ１０の利得を変更した場合には、ＤＣオフセット値テーブルを参照して、ＤＣオフセットキャンセル処理を行う。
【００２７】
したがって、ＰＧＡ１０の利得が変更された場合に、予め取得したＤＣオフセット値テーブルの値を直ちに参照することができ、その値を用いて迅速にＤＣオフセットキャンセル処理を行うことができる。
即ち、本発明に係るＤＣオフセットキャンセル回路１によれば、ＰＧＡ１０の利得が変更された場合に、ＤＣオフセット値を適切な値に迅速に対応させることが可能となる。
【００２８】
なお、本実施の形態においては、ＰＧＡ１０の利得が変更された場合に、ＤＣオフセット値テーブルの値（記憶値）を参照してＤＣオフセットキャンセル処理を行うこととしたが、ＤＣオフセット値テーブルに格納された値が、実測値と同程度に信頼できるものとみなせる場合には、ＰＧＡ１０の利得が一定に維持されている場合にも、ＤＣオフセット値テーブルの値を用いることが可能である。
【００２９】
また、ＤＣオフセットキャンセル回路１において、ＤＣオフセット値テーブルの作成時やＰＧＡ１０の利得が変更された後には、ＤＣオフセット値を算出する必要があることから、平均化回路４０やＤＣオフセット検出器５０を動作させ、一方、それ以外の時には、省電力化のために平均化回路４０やＤＣオフセット検出器５０の動作を停止させることとしてもよい。
【図面の簡単な説明】
【００３０】
【図１】本発明を適用したＤＣオフセットキャンセル回路１の構成を示す図である。
【図２】ＤＣオフセット値テーブルのデータ構成を示す図である。
【符号の説明】
【００３１】
１  ＤＣオフセットキャンセル回路，２０  Ａ／Ｄ変換器，３０  レベル検出器，４０  平均化回路，５０  オフセット検出器，６０  制御部，７０  加算器，８０  メモリ
【図１】
2005072895.tif 000003
【図２】
2005072895.tif 000004