(57)【要約】【課題】  チャネル領域の電位に対するゲート電極の制御性を高めると共に、十分な高速動作の可能な微細半導体装置を提供する。【解決手段】  平坦な第1領域６ｇと第1領域６ｇに連続し第1領域６ｇよりも膜厚の厚い第２領域６ｄとを有する第１導電型のチャネル領域６と、第２領域６ｄに連続したチャネル側端部領域１６ｃを有する第２導電型のドレイン領域１６と、第1領域６ｇの第２領域６ｄに対向する端部６ｓに接続された第２導電型のソース領域１５と、チャネル領域６上に設けられたゲート絶縁膜７と、ゲート絶縁膜７の上部に配置されたゲート電極８と、を備えることを特徴とする半導体装置。【選択図】  図１
2005183835.tif 000002
【特許請求の範囲】
【請求項１】
平坦な第1領域と該第1領域に連続し該第1領域よりも膜厚の厚い第２領域とを有する第１導電型のチャネル領域と、
前記第２領域に連続したチャネル側端部領域を有する第２導電型のドレイン領域と、
前記第1領域の前記第２領域に対向する端部に接続された第２導電型のソース領域と、
前記チャネル領域上に設けられたゲート絶縁膜と、
該ゲート絶縁膜の上部に配置されたゲート電極と、
を備えることを特徴とする半導体装置。
【請求項２】
前記ソース領域は、前記チャネル領域に接続した平坦部と、該平坦部に連続し、前記チャネル領域との界面から離れるに従い膜厚が厚くなる遷移部とからなるチャネル側端部領域を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ゲート絶縁膜は金属を含むことを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記第２領域と前記ドレイン領域のチャネル側端部領域とが連続したテーパ形状をなすことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
平坦な底部と該底部の両端に連続したテーパ側壁とからなる凹部を、第1導電型の半導体層の表面に形成する工程と、
前記底部上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上部にゲート電極を形成する工程と、
前記テーパ側壁の一方にｐｎ接合界面が位置するように前記半導体層に第２導電型のドレイン領域、残余のテーパ側壁を含んで前記底部にｐｎ接合界面が位置するように前記半導体に第２導電型のソース領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法、特に絶縁ゲート型の半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
図３６に示すように、従来のｎ型絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）１５０は、支持基板１０１と、支持基板１０１に対向して設けられた埋め込み絶縁膜１０２を介してｐ型ＳＯＩ層１０３が積層されたＳＯＩ基板１０４を用いている。そして、ＳＯＩ層１０３にチャネル領域１０６が形成された、ｐ型ＳＯＩ層１０３内のチャネル領域１０６の埋め込み絶縁膜１０２に対向する他面上にゲート絶縁膜１０７を介してゲート電極１０８が形成されている。更にチャネル領域１０６の一方にソース領域１１５他方にドレイン領域１１６が形成され、これらソース領域１１５、チャネル領域１０６及びドレイン領域１１６からなる活性領域の全体を挟んで素子分離領域１０５が形成されている。またゲート電極１０８上に層間絶縁膜１１０が形成され層間絶縁膜１１０を貫通するコンタクトホールを介してソース領域１１５、ゲート電極１０８及びドレイン領域１１６にそれぞれ配線１１１ｓ、１１１ｇ及び１１１ｄが接続されている。
【０００３】
ＩＧＦＥＴの動作速度を上げるためには、短チャンネル化と共にゲート電極１０８の抵抗を減らす必要があり、高融点金属等が採用されている。スケーリング理論から、短チャネル化はゲート絶縁膜を薄くしなければならないが、トンネル電流等を考慮すると薄膜化には限界がある。このため、ゲート絶縁膜１０７に金属酸化物等の高誘電率材料を酸化膜の代わりに用い、実質的に薄膜化と等価な効果を得ることが提案されている。
【０００４】
ところが、金属酸化物等によりゲート絶縁膜１０７が形成されていると、酸化シリコンで形成されている場合に比べてチャネル領域１０６内のキャリアの移動度が低下する。そのため素子の電流駆動能力が低下し素子の動作速度が下がる。
【０００５】
ゲート絶縁膜１０７が金属酸化物等の材料で形成された素子における移動度低下の原因は、ゲート絶縁膜１０７とＳＯＩ基板１０４との界面やゲート絶縁膜１０７中に存在する電荷量が、ゲート絶縁膜１０７が酸化シリコンで形成されている場合に比べて大きいことに起因すると推考される。つまりチャネル１０６中を移動するキャリアの受ける散乱が大きい為と考えられる。
【０００６】
キャリアの散乱による移動度の低下に対し、図３７に示すｎチャネル型ＩＧＦＥＴ１５１のように、ゲート絶縁膜１０７を、酸化シリコン膜１１２と金属酸化物１１３との２層構造からなるゲート絶縁膜１１４とする素子が試みられている。この構造においてはＳＯＩ基板１０４に酸化シリコン膜１１２を介して金属酸化物よりなる絶縁膜１１３が接しているので、ゲート絶縁膜１１４とＳＯＩ基板１０４との界面に存在する電荷は少ない。それ故、図３４に示すような金属酸化物等のみからなるゲート絶縁膜１０７をＳＯＩ基板１０４に直接積層させた構造の素子と比較すればチャネル内のキャリアの移動度は高いと考えられる。
【０００７】
しかし、金属酸化物等よりも誘電率の低い酸化シリコン膜を介在させてゲート絶縁膜１１４を配置しているので、ゲート絶縁膜１１４の酸化シリコン膜に換算した実効酸化膜厚、即ち平行平板キャパシタ近似における等価な酸化シリコン膜の厚さは厚くなってしまう。
【０００８】
実効酸化膜厚が厚くなれば、チャネル領域１０６とゲート電極１０８との容量結合が弱まり、チャネル領域１０６の電位に対するゲート電極１０８の制御性が下がる。その結果として短チャネル効果に対する耐性が低下し、素子の微細化の妨げとなり、素子の高速動作を実現することの障害となっていた。
【０００９】
前述の課題を解決する手段としていくつかの技術が提案されている（例えば、非特許文献１参照。）。
【非特許文献１】Ｋ．内田（K.Uchida）、Ｊ．古賀（J.Koga）、Ｒ．大場（R.Ohba）、Ｔ．沼田（T.Numata）、Ｓ．高木（S.Takagi）；テクニカルダイジェストオブアイイーディーエム（Technical Digest of IEDM）２００１、ｐ６３３〜６３６。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしチャネル領域両端のソース・ドレイン領域との界面近傍のチャネル領域の膜厚が厚い。つまりソース側とドレイン側が対称に形成されている。そのためチャネル領域の抵抗が極めて大きくなるために電流駆動力の増大を図ることは困難であった。
【００１１】
上記の様に従来の半導体装置においてはキャリアの移動度を高める事と、チャネル領域とゲート電極との間の容量結合を強めてチャネル領域の電位に対するゲート電極の制御性を高める事との両立が不可能と言う問題が有った。
【００１２】
本発明は、上記問題点を解決するために成されたもので、チャネル領域の電位に対するゲート電極の制御性が高く、高速動作可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の第一の特徴は、平坦な第1領域と該第1領域に連続し該第1領域よりも膜厚の厚い第２領域とを有する第１導電型のチャネル領域と、前述の第２領域に連続したチャネル側端部領域を有する第２導電型のドレイン領域と、前述の第1領域の前述の第２領域に対向する端部に接続された第２導電型のソース領域と、前述のチャネル領域上に設けられたゲート絶縁膜と、該ゲート絶縁膜の上部に配置されたゲート電極と、を備えることを特徴とする半導体装置を要旨とする。
【００１４】
本発明の第二の特徴は、平坦な底部と該底部の両端に連続したテーパ側壁とからなる凹部を、第１導電型の半導体層の表面に形成する工程と、前述の底部上にゲート絶縁膜を形成する工程と、前述のゲート絶縁膜の上部にゲート電極を形成する工程と、前述のテーパ側壁の一方にｐｎ接合界面が位置するように前述の半導体層に第２導電型のドレイン領域、残余のテーパ側壁を含んで前述の底部にｐｎ接合界面が位置するように前述の半導体に第２導電型のソース領域を形成する工程と、を含むことを特徴とする半導体装置の製造方法を要旨とする。
【発明の効果】
【００１５】
本発明によれば、チャネル領域の電位に対するゲート電極の制御性が高く、高速動作可能な半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下に、実施形態を挙げて本発明の説明を行うが、本発明は以下の実施形態に限定されるものではない。尚、図中同一の機能又は類似の機能を有するものについては、同一又は類似の符号を付して説明を省略する。
【００１７】
（第1の実施形態）
図１に示すように、第１の実施形態にかかる半導体装置５０は、平坦な第１領域６ｇと第１領域６ｇに連続し第１領域６ｇよりも膜厚の厚い第２領域６ｄとを有する第１導電型（ｐ型）のチャネル領域６と、第２領域６ｄに連続したチャネル側端部領域１６ｃを有する第２導電型（ｎ型）のドレイン領域１６と、第１領域６ｇの第２領域６ｄに対向する端部６ｓに接続された第２導電型（ｎ型）のソース領域１５と、チャネル領域６上に設けられたゲート絶縁膜７と、ゲート絶縁膜７の上部に配置されたゲート電極８と、を備えるＩＧＦＥＴ５０である。このＩＧＦＥＴはＳＯＩ基板４を用いて形成され、チャネル領域６はＳＯＩ基板４のＳＯＩ層３により形成されている。ソース領域１５は、チャネル領域６に接続した平坦部１５ｆと、平坦部１５ｆに連続し、チャネル領域６との界面から離れるに従い膜厚が厚くなる遷移部とからなるチャネル側端部領域１５ｃを有する。チャネル領域６の第２領域６ｄとドレイン領域１６のチャネル側端部１６ｃとが連続したテーパ形状をなしている。
【００１８】
図１に示すように、ＳＯＩ層３は支持基板１上に埋め込み絶縁膜２を介して形成されている。このＳＯＩ層３に設けられたチャネル領域６の第２領域６ｄとそれに対向する端部６ｓは互いに非対称的に構成されている。またチャネル領域６の右側と左側に、ドレイン領域１６とソース領域１５が非対照的なトポロジーで配置されている。
【００１９】
さらに第１の実施形態に係るＩＧＦＥＴは、これらソース領域１５、チャネル領域６及びドレイン領域１６からなる活性領域の全体を挟んで素子分離領域５が形成されている。またゲート電極８上に層間絶縁膜１０が形成され層間絶縁膜１０を貫通するコンタクトホールを介してソース領域１５、ゲート電極８及びドレイン領域１６にそれぞれ配線１１ｓ、１１ｇ及び１１ｄに接続されている。
【００２０】
図１に示すような非対称構造によれば、チャネル領域６のドレイン領域１６の近傍において、キャリアが界面から離れた領域を走行するので、ゲート絶縁膜中の電荷等に依る散乱の影響を受けにくくなる。このため、キャリアの実効的な移動度が増大する。そのため、以下に説明する様に図１に示す非対称構造は、図３６または図３７に示した均一な膜厚の対称構造の半導体装置に比べて高い電流駆動能力が得られる。さらに金属酸化物よりも誘電率の低い酸化シリコン膜等を介在させていないので実効酸化膜厚が薄くなり、チャネル領域の電位に対するゲート電極の制御性が高い。このため十分な高速動作可能な高性能の微細半導体装置が得られる。
【００２１】
ここで、ゲート絶縁膜７は、金属酸化膜により構成されている。ゲート絶縁膜７に用いる金属酸化膜としては、二酸化ハフニウム（ＨｆＯ２）膜等を用いることができる。その他にも、εｒ＝６であるストロンチウム酸化物（ＳｒＯ）膜、εｒ＝８〜１１であるアルミニウム酸化物（Ａｌ2Ｏ3）膜、εｒ＝１０であるマグネシウム酸化物（ＭｇＯ）膜、εｒ＝１６〜１７であるイットリウム酸化物（Ｙ2Ｏ3）膜、εｒ＝２２〜２３であるハフニウム酸化物（ＨｆＯ2）膜、εｒ＝２２〜２３であるジルコニウム酸化物（ＺｒＯ2）膜、εｒ＝２５〜２７であるタンタル酸化物（Ｔａ2Ｏ5）膜、εｒ＝４０であるビスマス酸化物（Ｂｉ2Ｏ3）膜のいずれか１つの単層膜或いはこれらの複数を積層した複合膜が使用可能である。Ｔａ2Ｏ5やＢｉ2Ｏ3は多結晶シリコンとの界面における熱的安定性に欠ける（なお、ここで例示したそれぞれの比誘電率εｒの値は、製造方法により変化しうるので、場合によりこれらの値から逸脱しうるものである。）。また、ハフニウム・アルミネート（ＨｆＡｌＯ）膜のような３元系の化合物からなる絶縁膜でも良い。即ち、ストロンチウム（Ｓｒ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）のいずれか１つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物が電極間絶縁膜１１として使用可能である。なお、強誘電体のチタン酸ストロンチウム（ＳｒＴｉＯ3）、バリウム・チタン酸ストロンチウム（ＢａＳｒＴｉＯ3）等も高誘電率の絶縁膜材料として使用可能であるが、多結晶シリコンとの界面における熱的安定性に欠ける点と、強誘電体のヒステリシス特性に対する考慮が必要になる。
【００２２】
前述の元素の他に、例えばチタン（Ｔｉ）、スカンジウム（Ｓｃ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、またはランタノイド系列の元素のいずれか１つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン酸化物もしくは酸窒化物も電極間絶縁膜１１として使用可能である。
【００２３】
ゲート絶縁膜７は金属酸化膜の単層の構造に制限されることなく、金属酸化膜と他の絶縁膜との積層構造としても良い。殊に金属酸化膜の下部、即ち基板との界面の近傍に酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）または酸化窒化シリコン（ＳｉＯＮ）等の膜を設けるとキャリアの移動度が向上するので電流駆動能力が更に向上するという利点がある。他方、金属酸化膜の下部に酸化シリコン等の他の絶縁膜を設けることはゲート電極８のチャネル電位に対する制御性を弱める傾向がある。しかし酸化シリコン等の絶縁膜を設けるか否か、また設ける際の厚さは、チャネルの電位に対するゲート電極８の制御性とキャリアの移動度に対する最適化により定まる。その為、この様に金属酸化膜とゲート電極８との積層構造とすると最適化を計る自由度が増すという利点がある。尚、絶縁膜中や半導体基板との界面に存在する電荷や準位等が少ないことが望ましいので、このことに鑑みると金属酸化膜の下部で半導体基板と接する層には酸化シリコンを用いることが好ましい。
【００２４】
ゲート絶縁膜７中に窒素が存在すると、特定の元素のみが結晶化して析出することが抑制されるので好ましい。さらに、ゲート絶縁膜７中に窒素が存在すると、ゲート電極８として不純物を含有する多結晶シリコンを用いる場合に不純物が基板中に拡散する事を抑制するという別の利点もあるので２重の意味で好ましい。
【００２５】
次にゲート電極８は、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）等の高融点金属、これらのシリサイド（ＷＳｉ２，ＴｉＳｉ２，ＭｏＳｉ２）等、あるいはこれらのシリサイドを用いたポリサイドで構成してもよい。実施形態においては高温耐性に優れる点から高融点金属膜であるタングステン（Ｗ）が用いられている。また、ゲート絶縁膜７中に窒素を存在させておくと、ゲート電極８を多結晶シリコンを用いた場合のゲート電極中の不純物のチャネル領域６への拡散が防止される。よって金属酸化膜の下部に窒化シリコンまたは酸化窒化シリコンを用いることが好ましい。またこれらの膜の形成方法は例えば熱酸化または堆積等の方法を用いてもよく、必ずしも昇温を伴わない励起状態の酸素気体に曝してもよい。昇温を伴わない励起状態の酸素気体に曝すという方法で形成すれば、チャネル領域中の不純物が拡散により濃度分布を変えることが抑制されるので好ましい。更に酸化窒化シリコンを用いる場合には、先ず酸化シリコン膜を形成し、その後に昇温状態または励起状態の窒素を含む気体に曝すことにより絶縁膜中に窒素を導入してもよい。この場合において昇温を伴わない励起状態の窒素気体に曝すという方法で形成すれば、チャネル領域６中の不純物が拡散により濃度分布を変えることが抑制されるので好ましい。
【００２６】
また、第１の実施形態ではゲート電極８としては高融点金属のタングステンを用いた。その他にも必ずしも高融点とは限らない金属、金属を含む化合物等またはそれらの積層等で形成してもよい。金属または金属を含む化合物でゲート電極８を形成するとゲート抵抗が抑制されるので素子の高速動作が得られる点で好ましい。また金属でゲート電極８を形成すると酸化反応が進みにくいので、ゲート絶縁膜７とゲート電極８との界面の制御性が良くなる。その際、ゲート電極８の少なくとも一部に多結晶シリコン等の半導体を用いると仕事関数の制御が容易であるので素子のしきい値電圧の調節が容易になるという別の利点がある。
【００２７】
ゲート電極８の上部に例えば酸化シリコンや窒化シリコンや酸化窒化シリコン等の絶縁物を設けてもよい。殊にゲート電極８が金属を含む材料で形成され、かつソース・ドレイン領域１５、１６上にシリサイド層を形成する場合等、製造工程の途中でゲート電極８を保護する必要が在る場合等はゲート電極８の上部に酸化シリコンや窒化シリコンや酸化窒化シリコン等の保護材料を設ける必要がある。
【００２８】
ゲート電極８に側壁を設けてもよい。殊に高誘電率材料でゲート側壁を設けるとゲート電極８下端角近傍のゲート絶縁膜７中の電場が緩和され、ゲート絶縁膜７の信頼性が向上する点で好ましい。
【００２９】
尚、図１に示す構造は、キャリアの走行方向に測ったゲート電極８の長さは上部も下部も等しい短形断面形状であるが、短形断面形状に特に制限されるものではない。例えばゲート電極８の上部の長さが下部の長さよりも長いアルファベットの「Ｔ」の字の様な断面形状であってもよい。この場合にはゲート抵抗を低減できるという利点も得られる。
【００３０】
また、図１においては、ゲート電極８の上面は基板表面に平行な平面となる断面形状を例示したが特に制限されるものではない。ゲート電極８のＳＯＩ基板４への対向面がＳＯＩ基板４表面に対して傾斜するような断面形状でもよい。また前述の対向面が曲面であったり、または角を持つような断面形状でも同様の効果が得られる。
【００３１】
ゲート絶縁膜７に従来の酸化シリコン等の絶縁膜を用いた場合は、本質的に移動度が高い。それ故、金属酸化物等のキャリアの移動度を低下させるゲート絶縁膜７を持つ素子に適用する方が移動度の向上効果は著しい。
【００３２】
また、図１では、層間絶縁膜として酸化シリコン膜を用いているが、例えば低誘電率材料等の酸化シリコン以外の物質を層間絶縁膜に用いてもよい。層間絶縁膜の誘電率を低くすると素子の寄生容量が低減されるので素子の高速動作が得られる。
【００３３】
また、図１では、配線が一層のみの半導体装置の場合を示したが、素子や配線等が二層以上存在してもよい。この場合、素子の集積度が増す点で好ましい。
【００３４】
本発明の第１の実施形態に係る半導体装置は、ソース領域とドレイン領域との間のチャネル領域６が、ドレイン領域の近傍においてはソース・ドレイン領域の中央近傍またはソース領域の近傍よりも厚く形成されている。この構造による効果を以下に説明する。
【００３５】
図３０は、支持基板１に対向して設けられた埋め込み絶縁膜２、埋め込み絶縁膜２上に形成されたＳＯＩ層３を備えるＳＯＩ基板４と、ＳＯＩ層３に設けられたチャネル領域６上に設けられたゲート絶縁膜７を介して配置されたゲート電極８とを有するｎチャネル型ＩＧＦＥＴを示す。図１と同様にＳＯＩ層３の中央に設けられたチャネル領域６の一方にはソース領域１５が形成され、他方にはドレイン領域１６が形成されている。
【００３６】
そして図３０に示すようにチャネル領域６を３分割し、ソース側からドレイン側へ順にＳ、Ｃ、Ｄとする。また各領域における移動度を各々μS、μC、μDとする（尚、素子のゲート長を３５ｎｍ、電源電圧を０．６Ｖとする）。先ず初めに移動度がユニバーサル曲線の値（Ｓ．高木（S.Takagi）、Ａ.鳥海（A.Toriumi）、Ｍ．岩瀬（M.Iwase）、Ｈ．丹後（H.Tango）：米国電子通信学会（IEEE）、トランスアクションズ・オンエレクトロン・ディバイス（Trans. Electron Devices）、第41巻、第12号(1994) pp.2357-62）としてドレイン電流を計算する。尚、ここでの検討はチャージシート近似に基づく簡略化されたモデルを用いているので素子が通常のバルク構造であるかＳＯＩ構造であるかは結果に影響しない。同時に二つ以上の領域における移動度の値を変えることはせず、各々の計算においては一つの領域における移動度の値のみを変える。
【００３７】
図３１はチャネル領域６におけるキャリアの移動度変化に対する電流の変化を示す。図３１において横軸は移動度μをユニバーサル曲線の移動度μ０で規格化した値（μ／μ０）を示す。縦軸はそれに伴うドレイン電流の変化率ΔＩＤ／ＩＤ０（％）、即ちユニバーサル曲線の移動度μ０を用いて計算したドレイン電流との差ΔＩＤを、ユニバーサル曲線の移動度μ０を用いて計算したドレイン電流ＩＤ０で割った値を示す。
【００３８】
図３１中の実線で示すソース側移動度μSを変えた場合は移動度の増減に伴ってドレイン電流の変化率（ΔＩＤ／ＩＤ０）も増減する。破線で示す中央領域移動度μCを変えた場合は移動度の増減に伴うドレイン電流の変化率（ΔＩＤ／ＩＤ０）は極めて小さい。これは、ソース端からドレイン端に近づくにつれてキャリアの速度が増し、チャネルの中央近傍では飽和速度に近くなっている為に中央領域移動度μＣの影響が小さくなっていると解釈される。
【００３９】
ところが、一点鎖線で示すドレイン側移動度μDを変えた場合、ドレイン電流の増加率（ΔＩＤ／ＩＤ０）はソース側移動度μSを変えた場合のドレイン電流の増加率（ΔＩＤ／ＩＤ０）よりも大きい。
【００４０】
図３４はデバイスシミュレーションによるゲート電圧（ＶＧ）とドレイン電流（ＩＤ）との関係を、ＳＯＩ層３の厚さがチャネル６全体に渡って一様である場合破線とドレイン端近傍のみを厚くした場合（実線）で示す。ＳＯＩ層３の厚さがチャネル全体に渡って一様である場合と比べると、ドレイン端近傍のみを厚くした場合にドレイン電流は約17%増大している。この構造のカットオフ特性を調べる為に図３４の縦軸を対数目盛に変えたものを図３５に示す。この図３５からシミュレーションを行った２通りの構造のサブスレッショルド領域における振る舞いはほぼ等しいことが分かる。つまり本発明の第１の実施形態に係る構造が素子のカットオフ特性に及ぼす影響は極めて小さいことが分かる。
【００４１】
これは、本発明の第１の実施形態に係る半導体装置においてはチャネルの中央近傍におけるＳＯＩ層３の厚さが薄く形成されているのでチャネル中の電位に対するゲート電極８の制御性が十分に良い為と解釈される。
【００４２】
図１に示す非対称構造によればキャリアは、ドレイン領域１６の近傍においてはゲート絶縁膜７とＳＯＩ層３との界面から離れた所を通るためゲート絶縁膜中の電荷等による散乱が減少し、その領域においてキャリアの実効的な移動度は大きくなる。即ち図３１に示すようにドレイン側移動度μＤが大きくなることにより大きな電流駆動力が得られる。そしてチャネルの中央近傍のＳＯＩ層３の厚さは薄く形成されているので、チャネル中の電位に対するゲート電極８の制御性は有効に保たれ、良好なカットオフ特性が得られる。これらの結果として高速動作の可能な高性能の微細半導体装置が得られる。
【００４３】
以上第１の実施形態としてシングルドレイン構造のＩＧＦＥＴを示した。この場合シングルドレイン構造以外の例えばエクステンション構造、ライトリードープトソース・ドレイン（ＬＤＤ）構造またはグレイデッドディフーズドソース・ドレイン（ＧＤＤ)構造等のＩＧＦＥＴを構築してもよい。またハロー構造またはポケット構造やエレベート構造等のＩＧＦＥＴを用いてもよい。
【００４４】
また、チャネル領域の不純物濃度は完全空乏型素子となる様に設定しても部分空乏型素子となる様に設定しても良い。完全空乏型素子となる様に設定するとチャネル領域の不純物濃度が低く抑えられるので移動度が向上し、電流駆動能力が更に向上するからである。また寄生バイポーラー効果が抑制されるという別の利点も得られるからである。
【００４５】
次に第1の実施形態に係る半導体装置の製造方法について図１〜図９を参照しながら以下に説明する。
【００４６】
（イ）まず図２に示すような支持基板１と、支持基板１に対向して設けられた埋め込み絶縁膜２と、埋め込み絶縁膜２に対向して配置されたＳＯＩ層３とを備えるＳＯＩ基板４を用意する。用意したＳＯＩ基板４のＳＯＩ層３全面に窒化シリコン膜を形成する。そしてフォトレジストを全面に塗布し、フォトリソグラフィ技術により、フォトレジストをパターニングする。このパターニングされたフォトレジストをマスクとして酸化を行う領域６ａのみ窒化シリコン膜を反応性イオンエッチング（ＲＩＥ）により除去する。フォトレジストを除去後得られたＳＯＩ基板４を熱酸化してＳＯＩ層３の一部に選択的に酸化膜を形成する。酸化膜は舟形形状にＳＯＩ層３上の表面の一部に侵食する。この酸化膜を例えば稀フッ酸（ＨＦ）処理等により除去して、図３に示す、平坦部とこの平坦部の両端にテーパ部を有する膜厚の薄い凹部を備えるＳＯＩ層を形成する。このＳＯＩ層に凹部を形成する工程は、例えばその領域のみ等方性または異方性のエッチングを施してもよい。また、逆に薄膜化したい領域以外の領域に半導体層を堆積等させて厚膜化してもよいし、エピタキシャル成長法等で厚膜化してもよい。この様にＳＯＩ層の厚さを場所により異なるように調節するとＳＯＩ層の厚い領域の端部の形状を調節することができる。
【００４７】
（ロ）次に図４に示すように、ＳＯＩ層３にフォトレジストを塗布し、マスクとしてＳＯＩ層膜を除去し、素子分離溝を形成する。この素子分離溝に絶縁膜を埋め込み素子分離領域５を形成する。続いて素子分離領域５で囲まれたＳＯＩ層３に例えば硼素（Ｂ）イオン等のｐ型不純物イオンを例えば加速エネルギー100keＶ、ドーズ量2.0×1012ｃｍ-2で注入し、その後例えば1050℃、30秒程度の熱工程を施し、ｐウエル領域を形成する。ｐウエル領域中に、ＩＧＦＥＴの所望のゲートしきい値電圧を得る為に、例えばＢイオンを加速エネルギー30keＶ、ドーズ量1.0×1012ｃｍ-2等の設計された値に選んでしきい値制御イオンを注入し、チャネル領域６表面の濃度を調節する。
【００４８】
（ハ）その後、図５に示すように、ＳＯＩ層３の上全面にスパッタ法等により、例えば厚さ5nmの二酸化ハフニウム（ＨｆＯ2）膜１７を形成する。次にＨｆＯ2膜１７上に化学的気相成長（ＣＶＤ）法等により例えば厚さ100nmの例えばタングステン（Ｗ）等の高融点金属膜を堆積する。その後フォトレジストを全面に塗布し、フォトリソグラフィー法によりフォトレジストをパターニングする。このパターニングされたフォトレジストをエッチングマスクとし、図６に示すように高融点金属膜をＲＩＥ等で選択的にエッチングしてゲート電極８を形成する。
【００４９】
（ニ）引き続きゲート電極８のパターンニングに用いたフォトレジストを用いて、ＨｆＯ2膜１７を図７に示すようにＲＩＥ法等で選択的にエッチングしてゲート絶縁膜７を形成する。フォトレジストを除去後ＳＯＩ層３に例えば砒素（Ａｓ）イオン等のｎ型不純物イオンをゲート電極８をマスクとして加速エネルギー３０ｋｅＶ、ドーズ量５．０×１０15ｃｍ-2で注入する。さらに熱処理により注入されたイオンを活性化し、ｎ＋型のソース領域１５およびドレイン領域１６を形成する。Ａｓイオンの注入後の熱処理条件としては、９００℃〜１１００℃、５秒〜３０秒程度が好ましい。
【００５０】
ここでは、不純物の導入はイオン注入法を用いたが、イオン注入以外の例えば固相拡散や気相拡散等の方法を用いてもよい。また、不純物を含有する半導体を堆積または成長させる等の方法を用いてもよい。この結果、図８に示すように、第２領域６ｄに連続したチャネル側端部領域１６ｃを有する第２導電型のドレイン領域１６が形成される。つまり第２領域６ｄとドレイン領域１６のチャネル側端部領域１６ｃとが連続したテーパ形状に形成される。ドレイン領域１６とチャネル領域６とのなすｐｎ接合界面は、右側のテーパ形状の途中に形成される。ソース領域１５は、チャネル領域６に接続した平坦部と、平坦部に連続し、チャネル領域６との界面から離れるに従い膜厚が厚くなる遷移部とからなるチャネル側端部領域１５ｃを有する。ソース領域１５とチャネル領域６のなすｐｎ接合界面は凹部の平坦部に形成される。
【００５１】
（ホ）続いて層間絶縁膜として例えばＣＶＤ法で酸化シリコン膜１０を例えば５００ｎｍ堆積する。その後フォトレジストを全面に塗布し、フォトリソグラフィー技術によりフォトレジストをパターニングする。このパターニングされたフォトレジストをエッチングマスクとし、図９に示すように、絶縁膜１０中にソース領域１５、ドレイン領域１６およびゲート電極８のそれぞれの一部を露出するようにコンタクトホール１８ｓ、１８ｇ、１８ｄを例えばＲＩＥ法にて開孔する。次に、例えばスパッタ法等により、ＳＯＩ基板４全面に例えばシリコン（Ｓｉ）を１％含有する例えば厚さ３００ｎｍのアルミニウム（Ａｌ）膜を形成する。そしてＡｌ膜上にフォトレジストを全面に塗布し、フォトリソグラフィー法によりフォトレジストをパターニングする。このパターニングされたフォトレジストをエッチングマスクとし、Ａｌ膜をＲＩＥ等で選択的にエッチングして配線１１ｓ、１１ｇ、１１ｄを形成する。このようにして図１に示す第1の実施形態のｎチャネル型ＩＧＦＥＴ５０が形成される。
【００５２】
配線の為の金属層の形成はスパッタ法を用いて行っているが、スパッタ法以外に例えば真空蒸着法やＣＶＤ法等の異なる方法を用いて金属層を形成してもよい。また、金属の選択成長等の方法を用いてもよいしダマシン法等の方法を用いてもよい。また、配線金属の材料はＳｉを含有するＡｌである必要はなく、例えばＣｕ(銅)等の他の金属を用いてもよい。殊にＣｕは低効率が低い点で好ましいが、メッキ法等で堆積可能である。
【００５３】
また、第１の実施形態に係る半導体装置の製造方法では、ソース・ドレイン領域１５、１６の形成をゲート電極８またはゲート絶縁膜７の加工の後に行っている。この場合これらの順序は制限されることはないため逆の順序で行ってもよい。ゲート電極８やゲート絶縁膜７の材質が熱工程を好まない場合は、ソース・ドレイン領域１５、１６への不純物の導入または活性化の熱工程を、ゲート電極８またはゲート絶縁膜７の加工に先立って行うことが好ましい。
【００５４】
また、第１の実施形態では、シリサイド工程には言及しなかったが、ソース・ドレイン領域１５、１６上にシリサイド層を形成してもよい。また、ソース・ドレイン領域１５、１６上に金属を含む層を堆積または成長させる等の方法を用いてもよい。この様にするとソース・ドレイン領域１５、１６の抵抗が低減されるので好ましい。また、ゲート電極８を多結晶シリコン等で形成する場合にはゲート電極８に対してのシリサイド化を施してもよい。シリサイド化を施すとゲート抵抗が低減される点で好ましい。
【００５５】
また、第１の実施形態に係る半導体装置の製造方法では、ゲート電極８はゲート電極８材料を堆積した後に異方性エッチングにより形成されている。この場合例えばダマシンプロセス等のような埋め込み法等を用いてゲート電極８を形成してもよい。ゲート電極８の形成に先立ってソース・ドレイン領域１５、１６を形成する場合には、ダマシンプロセスを用いるとソース・ドレイン領域１５、１６とゲート電極８とが自己整合的に形成される点で好ましい。
【００５６】
また、ゲート絶縁膜７の形成方法はスパッタ法に限るものではなく、蒸着法、ＣＶＤ法またはエピタキシャル成長法等の他の方法を用いてもよい。また、ゲート絶縁膜７として或る物質の酸化物を用いる等の場合には、まずその物質の膜を形成しておいてそれを酸化する等の方法を用いてもよい。尚、第１の実施形態に係る方法はチャネル領域６におけるドレイン領域１６近傍の膜厚を厚くして、キャリアがゲート絶縁膜とＳＯＩ層との界面から離れた所をも流れる様にする事で、絶縁膜中の電荷等による散乱の影響を少なくし実効的なキャリアの移動度が高められる。このため相互コンダクタンスgmが向上し素子の電流駆動能力が向上する。
【００５７】
また、第１の実施形態に係る半導体装置の製造方法では、素子分離はトレンチ素子分離法を用いて行ったが、例えば局所酸化法やメサ型素子分離法等の他の方法を用いて素子分離を行ってもよい。
【００５８】
また、第１の実施形態に係る半導体装置の製造方法では、ゲート電極８形成後の後酸化には言及していないが、ゲート電極８やゲート絶縁膜７材料等に鑑みて可能であれば、後酸化を行ってもよい。また、必ずしも後酸化に限らず、例えば薬液処理または反応性の気体に曝す等の方法でゲート電極８下端の角を丸めてもよい。これらの工程が可能な場合にはそれによりゲート電極８下端角部の電場が緩和されるので好ましい。
【００５９】
また、コンタクトホールに関しては自己整合コンタクトを形成する事も可能である。自己整合コンタクトを用いると素子の面積を低減することができるので、集積度が向上する。
【００６０】
また、第１の実施形態に係る半導体装置の製造方法においてはゲート電極８とＳＯＩ層（ゲート絶縁膜７）３の間に挟まれた領域を除くソース・ドレイン領域１５、１６上のＨｆＯ２膜１７を除去した。この場合ＨｆＯ２膜１７は除去せずに残してもよい。但し例えばソース・ドレイン領域１５、１６を、ゲート電極８形成後にイオン注入により形成する場合等はＨｆＯ２膜１７によるドーズロスの問題がある。このドーズロスを防止する意味においては、ソース・ドレイン領域１５、１６上のＨｆＯ２膜１７を除去することが好ましい。
【００６１】
また、ソース・ドレイン領域１５、１６に対してシリサイド化を行う場合には、
ソース・ドレイン領域１５、１６上のＨｆＯ２膜１７を除去する必要がある。また、除去の方法はＲＩＥ法に限るものではなく、例えば化学的気相エッチング法（ＣＤＥ法)や湿式処理法等を用いてもよい。
【００６２】
また、第１の実施形態に係る半導体装置の製造方法においては図１に示すようにゲート絶縁膜７は、ゲート電極８と等幅で、かつゲート電極８の側面と面一に加工されている。しかし例えば図１０に示すようにゲート絶縁膜７がゲート電極８よりも張り出す様に加工してもよい。この様にするとソース・ドレイン領域１５、１６とゲート電極８との間の容量結合が強まり、ソース・ドレイン領域１５、１６の抵抗が低減され、更なる高速動作が可能になる。
【００６３】
（第２の実施形態）
ゲート絶縁膜７を形成する絶縁膜等の厚さは第１の実施形態の値に限るものではない。更に、ゲート絶縁膜７は一様な厚さを持つ必要はなく、ＳＯＩ層３の厚さを場所に依って制御することに加えてゲート絶縁膜７の厚さをも場所に依って制御し、ゲート絶縁膜７の容量の場所依存性の最適化を更に有効に行うことが可能となる。第２の実施形態においては、実効的な移動度とゲート絶縁膜７の実効的な容量との最適化について述べる。
【００６４】
例えば図１１に示す第２の実施形態に係る半導体装置は、ゲート絶縁膜７のキャリアの走行方向に測った幅をゲート電極８の幅よりも薄くし、ゲート電極８の内側に入り込む様にしている。この様にするとゲート電極８とソース・ドレイン領域１５、１６との間に形成される静電容量が減り、素子の寄生容量が低減されて更なる高速動作が可能になる。また、ゲート絶縁膜７をゲート電極８よりも内側に入り込む様にすると、ゲート電極８下端角近傍のゲート絶縁膜７中における電場が緩和される。更にゲート絶縁膜７のゲート電極８からの張り出し長さや、ゲート電極８の内側への入り込み長さが、ソース側とドレイン側とで非対称であってもよい。特にドレイン側の内側への入り込み長さを大きくすることはＣＤの減少になるので後述する様に好ましい。
【００６５】
第1の実施形態においてはＨｆＯ２膜１７をＲＩＥ法等の異方性エッチングを用いて、ゲート電極８の側面と面一に加工してゲート絶縁膜７を形成した。この場合湿式処理等の等方性エッチングにより、図１２に示すようにゲート絶縁膜７の側面が断面が曲面を描くように加工してもよい。湿式処理等の方法を用いてＨｆＯ２膜１７を加工すると加工時のＳＯＩ基板４へのダメージを軽減すると同時にゲートの容量を低減することができる。
【００６６】
図１１及び図１２に示したゲート絶縁膜７の容量及び(第１の実施形態)で述べた移動度の効果は、チャネル長変調を考えることにより理解できる。ドレイン側移動度μDを増大させた場合を考える。キャリアの速度が飽和速度ＶSATに達する水平電場ＥSATは、次式（１）
ＥSAT=２ＶSAT/μD      …（１）
で与えられるので、ドレイン側移動度μDを上げるとＥSATは低くなる。これは速度飽和が起こり易くなるということであるので、飽和ドレイン電圧ＶD,SATは下がる。すると同じドレイン電圧ＶDで比較するとＶD−ＶD,SATは大きくなる。ここで、ピンチオフ点、即ちキャリアの速度が飽和速度に達する点のドレイン端からの移動距離Δｌｐは、次式（２）
Δｌｐ＝ＬCLMsinh-1[(ＶD−ＶD,SAT)/(ＬCLMESAT)]      …（２）
で与えられる。よってドレイン側移動度μDの増大に伴って、ピンチオフ点のドレイン端からの移動距離Δｌｐは増大する。
【００６７】
ここにＬCLMはチャネル長変調の特性長であり、次式（３）
LCLM = (eSiXj/CG)1/2      …（３）
で与えられる。ただし、eSiはシリコンの誘電率、Xjはソース・ドレインの接合深さ、CGはゲート絶縁膜７の単位面積当たりの静電容量である。チャネル長変調に関する議論は、M．El．バンナ（M. El. Banna）、M．El．ノカリ（M. El. Nokali）；ソリッドステートオブエレクトロニクス（Solid State Electronics）、 vol.31 no.2 (1998) pp.269-274）と、Y.タウル（Y. Taur）、T．H．ニング（T. H. Ning）；ファンダメンタルオブモダンVLSIデバイス（FUNDAMENTALS OF MODERN VLSI DEVICES）；ケンブリッジ大学プレス( Cambridge University Press) 1998に詳しい。
【００６８】
ピンチオフ点とドレイン端との間においてはキャリアは飽和速度でドリフト移動するので、ピンチオフ点とドレイン端の距離が増大するということはキャリアが飽和速度でドリフト移動する距離が長くなることを意味する。それ故、ドレイン側移動度μＤの増大に伴ってドレイン電流が増大すると解釈される。ドレイン側の移動度μDを減少させた場合のドレイン電流の減少も同様にして解釈される。以上より、殊にドレイン側移動度μＤを上げることは素子の電流駆動能力の向上に有効であることが分かる。
【００６９】
図１１及び図１２に示す構造は、ソース・ドレインの近傍におけるチャネル領域７の容量を低減している。即ち、式（３）から分かるようにドレイン近傍においてゲート絶縁膜７の単位面積当たりの容量を下げることは、ＬCLMの増大を引き起こす。このことは式（２）により、ピンチオフ点の移動距離Δlpを長くするので、第２の実施形態に係る半導体装置５２，５３は電流駆動能力を増大させる。
【００７０】
（第３の実施形態）
第３の実施形態に係る半導体装置５５においては、ドレイン側容量ＣＤと、ソース側容量ＣＤとが非対称である。ドレイン側容量ＣＤが小さい構造について説明する。図１３に示すように、第３の実施形態に係る半導体装置５５は、第1領域６ｇと第1領域６ｇに連続し、第1領域６ｇよりも膜厚の厚い終端部６ｄを有するチャネル領域６と、チャネル領域６の終端部６ｄに連続したチャネル側端部１６ｃを有するドレイン領域１６と、チャネル領域６の終端部６ｄに対向する他の端部６ｓに接続されたソース領域１５と、チャネル領域６上に設けられたゲート絶縁膜７と、ゲート絶縁膜７の上部に配置されたゲート電極８とを備えるｎチャネル型ＩＧＦＥＴである。
【００７１】
ソース領域１５は、チャネル領域６の他の端部６ｓから離れるに従い膜厚が厚くなるチャネル側端部１５ｃを有する。チャネル領域６の第２領域６ｄとドレイン領域１６のチャネル側端部１６ｃとが連続したテーパ形状をなす。図１３の構造は第２の実施形態とは異なり、ゲート電極８のドレイン側端部と、ドレイン領域１６のチャネル側端部１６ｃとの間にのみギャップを有するので、ドレイン側容量ＣＤがソース側容量ＣＳに比して小さい。即ちゲート絶縁膜７のドレイン側は、ＳＯＩ層３の凹部の底部からゲート電極８に向かいほぼ垂直に形成され、この垂直な側面とゲート電極８のドレイン側の底部と、チャネル領域６の終端部６ｄのテーパ部との間に空洞が設けられている。
【００７２】
ＳＯＩ基板４の上面のＳＯＩ層３内にソース領域１５及びドレイン領域１６を挟むように囲む素子分離領域５が形成されているのは第１及び第２の実施形態と同様である。素子分離領域５の膜厚は、前述のソース領域１５やドレイン領域１６の膜厚よりも薄く、ソース領域１５やドレイン領域１６と段差を設けて形成されている。ゲート電極８上に層間絶縁膜１０が配置され、層間絶縁膜１０中のコンタクトホールにコンタクトプラグが形成され、配線１１ｓ、１１ｇ、１１ｄが形成されている。
【００７３】
第１の実施形態で説明した図３０の各領域におけるゲート絶縁膜７の単位面積当たりの容量をソース側から各々ＣS、ＣC、ＣDとし、同時に二つ以上の領域における容量の値を変えずに、各々の計算においては一つの領域における容量の値のみを変えた場合のドレイン電流の変化率（ΔＩＤ／ＩＤＯ）を図３０に示す。
【００７４】
図３２において横軸は各々の計算において変化させたゲート絶縁膜７の容量を中心条件の値、即ち絶縁膜が厚さ１ｎｍのＳｉＯ2膜であるとした場合の容量Ｃｏで規格化した値（Ｃ／Ｃｏ）を示す。
【００７５】
図３２中の実線で示すソース側容量ＣSを変えた場合と破線で示す中央領域容量ＣCを変えた場合におけるドレイン電流はほぼ同様に変化している。一方、一点鎖線で示すドレイン側容量ＣDを変えた場合はドレイン電流の変化率（ΔＩＤ／ＩＤＯ）が小さい。これは容量の変化によるキャリア濃度の変動に伴うドレイン電流の変化と、上に記した機構によるピンチオフ長の移動距離Δｌｐの変動に伴うドレイン電流の変化とが部分的に相殺した為と解釈される。従ってドレイン近傍においてゲート絶縁膜７の単位面積当たりの容量ＣＤを減らすことは電流駆動能力の増大に有利に働く要因を持つことが分かる。
【００７６】
以上の結果から図１１及び図１２に示すような構造にし、ドレイン側移動度μＤを上げると同時に、ゲート絶縁膜７のドレイン側容量ＣＤを下げることが、素子の電流駆動能力の増大に有効であることが分かる。
【００７７】
図３０の各領域における移動度μＳ、μＣ、μＤとゲート絶縁膜７の容量ＣＳ、ＣＣ、ＣＤとの積を一定に保ってそれらを変化させてドレイン電流の変化率（ΔＩＤ／ＩＤＯ）を計算した結果を図３３に示す。図３３でも同時に二つ以上の領域における移動度や容量の値を変えることなく、一つの領域における移動度や容量の値のみを変えている。図３３において横軸は各々の計算において変化させた移動度μをユニバーサル曲線の値μ０で規格化した値（μ／μ０）を示す。
【００７８】
移動度μと容量Ｃの積の値が一定であるので横軸の右に行くほど移動度（μ／μ０）が上がりゲート絶縁膜７の容量が下がることを示し、左に行くほど移動度が下がりゲート絶縁膜７の容量が上がることを示す。図３３において、ドレイン側移動度μDを上げドレイン側容量ＣDを下げる場合を一点鎖線で示す。この場合ドレイン電流が著しく増大していることが分かる。
【００７９】
ドレイン側に加えてソース側の移動度μSを上げ、かつソース側の容量ＣSを下げる場合を二点鎖線で示す。この場合ドレイン電流の増大は小さいことが分かる。
【００８０】
それ故、ドレイン側移動度μＤを上げると同時にドレイン側容量ＣＤを下げることは、素子の電流駆動能力の増大に極めて有効であることが分かる。ドレイン側に加えてソース側移動度μｓ及びソース側容量ＣＳを変化させるとドレイン電流はあまり増大しないことが分かる。つまり図１１及び図１２に示すように素子がソース側とドレイン側とで非対称に形成されて、ドレイン側容量ＣＤを小さくすることにより素子の電流駆動能力が増大することがいえる。
【００８１】
ここで、前述の非特許文献１には、ソースないしドレインの近傍でSOI層を厚く形成する構造が開示されている。
【００８２】
しかしこの構造においてはチャネル領域両端のソース・ドレイン領域との界面近傍のチャネル領域の膜厚が厚い。つまりソース側とドレイン側が対称に形成されている。そのため上に説明した様に電流の増大はあまり望まれない。本発明の実施形態にかかる素子において、ソース側とドレイン側とで非対称に形成されている事は本質的である。但し、ソース領域にはテーパーを設けて、チャネル領域に接続した平坦部と、平坦部に連続し、チャネル領域から離れるに従い膜厚が厚くなる遷移部とを持つ様にする。この様にするとソース領域の抵抗が低減され、高い電流駆動能力が得られる。
【００８３】
第３の実施形態は、以下のように、ＳＯＩ層３の膜厚が薄い領域が、自己整合的にゲート電極８の中央部分およびソース電極側に形成でき、リソグラフィーの合わせずれ等の問題が回避されるという利点を持つ。第３の実施形態に係る半導体装置の製造方法について第１の実施形態との相違点を中心に図１３〜図２２を参照しながら説明する。
【００８４】
（イ）まず、図１４に示すように、支持基板１、埋め込み絶縁膜２、ＳＯＩ層３を備えるＳＯＩ基板４を用意する。用意したＳＯＩ基板４のＳＯＩ層３に、図１５に示すように、トレンチ素子分離法により素子分離領域５を形成する。続いて素子分離領域５で囲まれた領域にｐ型不純物イオンを注入し、その後熱工程を施し、ｐウエル領域を形成する。続いてｐウエル領域中に、所望のしきい値電圧を得る為にしきい値制御のイオンを注入し、ｎチャネル６表面の濃度を調節する。
【００８５】
（ロ）次に図１６に示すように、例えばスパッタ法等により、例えば厚さ５ｎｍのＨｆＯ2膜１７を形成する。続いてＨｆＯ2膜１７の上に例えばＣＶＤ法により例えば厚さ１００ｎｍの例えばタングステン等の高融点金属膜を堆積する。その後図１７に示すように、例えばＲＩＥ法等により高融点金属膜を選択的にエッチングする。同様にして図１８に示すようにＨｆＯ2膜１７を加工してゲート電極８を形成する。
【００８６】
（ハ）次に図１９に示すように例えば湿式処理等の等方性エッチングを施すことによりゲート絶縁膜７のドレイン側近傍の領域にある一部を除去する。この工程は例えばゲート電極８のソース領域側のみを例えばフォトレジスト等で覆った状態でエッチングを施せばよい。
【００８７】
（ニ）続いて図２０に示すように、ＳＯＩ基板４のＳＯＩ層３の素子分離領域５間のＳＯＩ層３を、チャネル領域６を除くように選択的にエピタキシャル成長させる。選択エピタキシャル成長の条件は、成長により得られるＳＯＩ層３の側面が斜面となる様な条件を用いてもよいし、ＳＯＩ基板４の表面と垂直になる様な条件を用いてもよい。
【００８８】
（ヘ）以後は第1の実施形態に係る半導体装置の製造方法と同様にして、図２１に示すようにソース・ドレイン領域１５，１６を形成し、続いて図２２に示すように層間絶縁膜１０を形成し、さらに配線１１を形成することで図１３に示すｎチャネル型ＩＧＦＥＴ５５が得られる。
【００８９】
第３の実施形態においても実施形態１に記した様な種々の変形が可能であり、同様の効果が得られる。例えば、図２０に示す工程の後、図２３に示すようにＣＶＤ法又はスパッタ法等により、ＳＯＩ基板４の表面全面にＨｆＯ2膜３６を形成してもよい。この場合図２４に示すように、ゲート電極８とＳＯＩ層３の間に挟まれた領域を除くソース・ドレイン領域上のＨｆＯ2膜３６を除去すれば、ＨｆＯ2膜１７を除去した領域がＨｆＯ2膜（３７）で充填される。尚、ＨｆＯ2膜（３７）を除去せずに層間絶縁膜１０としてもよい。この後、図２１〜図２２と同様の工程で図２５の構成とすることが可能である。ＣＤを小さくするためにはＨｆＯ２膜よりも比誘電率の小さい絶縁膜を用いることが好ましい。このような低誘電率の絶縁膜としては、炭素あるいはフッ素を添加した一酸化珪素(ＳｉＯＣ，ＳｉＯＦ)等の無機系絶縁材料、水素シルセスオキサンポリマー（ＨＳＱ）、有機シリカ、多孔質ＨＳＱ、ベンゾシクロブテン（ＢＣＢ）等や、これらの材料を多孔質化した膜が使用可能である。
【００９０】
（第４の実施形態）
第１の実施形態やその変形例に係る半導体装置においては単一のトランジスタのみの構造を示した。しかし単一のトランジスタに限定されるものではなく、複数のトランジスタを含む集積回路やユニットセルを多数配列し大電流動作するマルチチャネル構造等他の構成とした場合にも同様の効果が得られる。
【００９１】
図１においてはＳＯＩ構造のｎチャネル型ＩＧＦＥＴを例に取って示したが、ｐチャネル型ＩＧＦＥＴの場合にも前述と同様の効果が得られ前述と同様にして製造することができる。またフォトリソグラフィー法等の方法を用いて基板内の特定の領域にｎ型の不純物イオンとｐ型の不純物イオンを打ち分ければ相補型ＩＧＦＥＴも同様に製造することができる。
【００９２】
図２６は、本発明の第４の実施形態に係る半導体装置として、ｐチャネル型ＩＧＦＥＴＱＰ１９及びｎチャネル型ＩＧＦＥＴＱｎ２０を備える相補型インバータを示す。
【００９３】
図２６に示すように、ｐチャネル型ＩＧＦＥＴＱＰ１９は、平坦な第1領域６ｐｇと第1領域６ｐｇに連続し第1領域６ｐｇよりも膜厚の厚い第２領域６ｐｄとを有するｐ型のチャネル領域６ｐと、第２領域６ｐｄに連続したチャネル側端部領域２２ｃを有する第２導電型のドレイン領域２２と、第1領域６ｐｇの左端に接続された第２導電型のソース領域２１と、チャネル領域６ｐ上に設けられたゲート絶縁膜７と、ゲート絶縁膜７の上部に配置されたゲート電極８と、を備える。またｎチャネル型ＩＧＦＥＴＱｎ２０は、平坦な第1領域６ｎｇと第1領域６ｎｇに連続し第1領域６ｎｇよりも膜厚の厚い左端６ｎｄとを有する第１導電型のチャネル領域６ｎと、第1領域６ｎｇの左端に連続したチャネル側端部領域２３ｃを有する第２導電型のドレイン領域２３と、第1領域６ｎｇの第２領域６ｎｄに対向する端部に接続された第２導電型のソース領域２４と、チャネル領域６上に設けられたゲート絶縁膜７と、ゲート絶縁膜７の上部に配置されたゲート電極８と、を備える。さらに第３の実施形態は、ＳＯＩ層３内に、チャネル領域６が形成され、その１側にソース領域２１、２４他側にドレイン領域２２、２３が形成されている。これらソース領域２１、チャネル領域６及びドレイン領域２２からなる活性領域、並びにソース領域２４、チャネル領域６及びドレイン領域２３からなる活性領域の全体を挟んで素子分離領域５が形成されている。またゲート電極８のＳＯＩ基板４への対向面（下部）に対して他面（上部）に配線２９、３０が接続され、ＳＯＩ基板４の上面に形成されたソース領域２１、２４にそれぞれ配線２５、２８が形成され、ドレイン領域２２、２３にそれぞれ配線２６，２７が形成され、これらの配線間に層間絶縁膜１０が配置されている。
【００９４】
図２７に第４の実施形態に係る相補型インバータの回路図を示す。図２７に示すように、入力端子ＶINはｐチャネル型ＩＧＦＥＴＱＰとｎチャネル型ＩＧＦＥＴＱｎに接続されている。ｐチャネル型ＩＧＦＥＴＱＰのソース領域は高位電源ＶDDに接続され、ドレイン領域は出力端子Ｖｏｕｔに接続されている。またｎチャネル型ＩＧＦＥＴＱｎのドレイン領域は出力端子Ｖｏｕｔに接続され、ソース領域は低位電源Ｇｎｄに接続されている。この半導体装置においては図２６に示すように何れのＩＧＦＥＴにおいてもドレイン領域の近傍においてはＳＯＩ層がチャネル中央近傍またはソース領域の近傍よりも厚く形成されている。
【００９５】
この様な構造にすると、図３３のシミュレーション結果に示す様に、極めて高い電流駆動能力を実現することが可能となり、その結果として極めて動作速度の速い集積回路が得られる。
【００９６】
（第５の実施形態）
図２８に２入力ＮＡＮＤ回路図を示す。図２８に示すように、入力端子ＶIN１は第１のｐチャネル型ＩＧＦＥＴＱＰ１と、第１のｎチャネル型ＩＧＦＥＴＱｎ１のゲート電極に接続されている。また入力端子ＶIN２は第２のｐチャネル型ＩＧＦＥＴＱＰ２と、第２のｎチャネル型ＩＧＦＥＴＱｎ２のゲート電極に接続されている。第１のｐチャネル型ＩＧＦＥＴＱＰ１のソース領域と第２のｐチャネル型ＩＧＦＥＴＱＰ２のソース領域は高位電源ＶＤＤに接続されている。第１のｐチャネル型ＩＧＦＥＴＱＰ１のドレイン領域、第２のｐチャネル型ＩＧＦＥＴＱＰ２のドレイン領域及び第１のｎチャネル型ＩＧＦＥＴＱｎ１のドレイン領域は出力端子Ｖｏｕｔに接続されている。第１のｎチャネル型ＩＧＦＥＴＱｎ１のソース領域は第２のｎチャネル型ＩＧＦＥＴＱｎ２のドレイン領域に接続され、第２のｎチャネル型ＩＧＦＥＴＱｎ２のソース領域は、低位電源Ｇｎｄに接続されている。
【００９７】
図２９に２入力ＮＯＲ回路図を示す。図２９に示すように、入力端子ＶIN１は第１のｐチャネル型ＩＧＦＥＴＱＰ１と、第２のｎチャネル型ＩＧＦＥＴＱｎ２のゲート電極に接続されている。また入力端子ＶIN２は第２のｐチャネル型ＩＧＦＥＴＱＰ２と、第１のｎチャネル型ＩＧＦＥＴＱｎ１のゲート電極に接続されている。第１のｐチャネル型ＩＧＦＥＴＱＰ１のソース領域は、高位電源ＶＤＤに接続され、第１のｐチャネル型ＩＧＦＥＴＱＰ１のドレイン領域は、第２のｐチャネル型ＩＧＦＥＴＱＰ２のソース領域に接続されている。第２のｐチャネル型ＩＧＦＥＴＱＰ２のドレイン領域は、出力端子Ｖｏｕｔに接続されている。第１のｎチャネル型ＩＧＦＥＴＱｎ１のドレイン領域と第２のｎチャネル型ＩＧＦＥＴＱｎ２のドレイン領域は、出力端子Ｖｏｕｔに接続され、第１のｎチャネル型ＩＧＦＥＴＱｎ１のソース領域と第２のｎチャネル型ＩＧＦＥＴＱｎ２のソース領域は低位電源Ｇｎｄに接続されている。
【００９８】
そして、第１のｐチャネル型ＩＧＦＥＴＱＰ１、第２のｐチャネル型ＩＧＦＥＴＱＰ２、第１のｎチャネル型ＩＧＦＥＴＱｎ１、第２のｎチャネル型ＩＧＦＥＴＱｎ２において、ドレイン領域の近傍におけるＳＯＩ層はチャネル中央近傍またはソース領域の近傍のＳＯＩ層よりも厚く形成されている。この場合も第３の実施形態に示した場合と同様に、極めて高い電流駆動能力を実現することが可能となり、その結果として極めて動作速度の速い集積回路が得られる。
【００９９】
第５の実施形態においてはＮＡＮＤ回路もＮＯＲ回路も２入力の場合のみを例示したが、入力が２つであることは本質ではなく、入力が３つ以上であっても同様の効果が得られる。
【０１００】
（その他の実施形態）
上記のように、本発明は第１から第５の実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【０１０１】
例えば、第１から第５の実施形態において説明した構成を一部に含む半導体装置も同様に製造することができる。さらに、ＩＧＦＥＴの他に、絶縁ゲート型静電誘導トランジスタ（ＩＧＳＩＴ）、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）や単一電子トランジスタ等の他の能動素子、抵抗体、ダイオード、インダクタ、キャパシタ等の受動素子、または例えば強誘電体を用いた素子や磁性体を用いた素子をも含む半導体集積回路の一部としてＩＧＦＥＴ、ＩＧＳＩＴ，ＩＧＢＴ等を形成する場合にも用いることができる。ＯＥＩＣ(オプト―エレクトリカル―インテグレーテッド―サーキット)やＭＥＭＳ(マイクロ―エレクトロ―メカニカル―システム)の一部として、ＩＧＦＥＴ、ＩＧＳＩＴ、ＩＧＢＴ等が含まれる場合も前述と同様に製造することができる。さらにＳＯＩ構造以外でもＳＯＳ構造でもよい。またｐウエル、ｎウエル等の形でチャネル領域をｐｎ接合分離した構造や、柱状のチャネル領域を有する構造でもよい。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【０１０２】
【図１】本発明の第1の実施形態にかかるｎチャネル型ＩＧＦＥＴの構造を示す断面図である。
【図２】本発明の第1の実施形態にかかるｎチャネル型ＩＧＦＥＴの製造工程を示す図である（その１）。
【図３】本発明の第1の実施形態にかかるｎチャネル型ＩＧＦＥＴの製造工程を示す図である（その２）。
【図４】本発明の第1の実施形態にかかるｎチャネル型ＩＧＦＥＴの製造工程を示す図である（その３）。
【図５】本発明の第1の実施形態にかかるｎチャネル型ＩＧＦＥＴの製造工程を示す図である（その４）。
【図６】本発明の第1の実施形態にかかるｎチャネル型ＩＧＦＥＴの製造工程を示す図である（その５）。
【図７】本発明の第1の実施形態にかかるｎチャネル型ＩＧＦＥＴの製造工程を示す図である（その６）。
【図８】本発明の第1の実施形態にかかるｎチャネル型ＩＧＦＥＴの製造工程を示す図である（その７）。
【図９】本発明の第1の実施形態にかかるｎチャネル型ＩＧＦＥＴの製造工程を示す図である（その８）。
【図１０】本発明の第２の実施形態にかかるｎチャネル型ＩＧＦＥＴの変形例の構造を示す断面図である。
【図１１】本発明の第２の実施形態にかかるｎチャネル型ＩＧＦＥＴの変形例の構造を示す断面図である。
【図１２】本発明の第２の実施形態にかかるｎチャネル型ＩＧＦＥＴの変形例の構造を示す断面図である。
【図１３】本発明の第３の実施形態にかかるｎチャネル型ＩＧＦＥＴの構造を示す断面図である。
【図１４】本発明の第３の実施形態にかかるｎチャネル型ＩＧＦＥＴの製造工程を示す図である（その１）。
【図１５】本発明の第３の実施形態にかかるｎチャネル型ＩＧＦＥＴの製造工程を示す図である（その２）。
【図１６】本発明の第３の実施形態にかかるｎチャネル型ＩＧＦＥＴの製造工程を示す図である（その３）。
【図１７】本発明の第３の実施形態にかかるｎチャネル型ＩＧＦＥＴの製造工程を示す図である（その４）。
【図１８】本発明の第３の実施形態にかかるｎチャネル型ＩＧＦＥＴの製造工程を示す図である（その５）。
【図１９】本発明の第３の実施形態にかかるｎチャネル型ＩＧＦＥＴの製造工程を示す図である（その６）。
【図２０】本発明の第３の実施形態にかかるｎチャネル型ＩＧＦＥＴの製造工程を示す図である（その７）。
【図２１】本発明の第３の実施形態にかかるｎチャネル型ＩＧＦＥＴの製造工程を示す図である（その８）。
【図２２】本発明の第３の実施形態にかかるｎチャネル型ＩＧＦＥＴの製造工程を示す図である（その９）。
【図２３】本発明の第３の実施形態にかかるｎチャネル型ＩＧＦＥＴの変形例の製造工程を示す図である（その１）。
【図２４】本発明の第３の実施形態にかかるｎチャネル型ＩＧＦＥＴの変形例の製造工程を示す図である（その２）。
【図２５】本発明の第３の実施形態にかかるｎチャネル型ＩＧＦＥＴの変形例の構造を示す断面図である。
【図２６】本発明の第４の実施形態にかかるトランジスタの構造を示す断面図である。
【図２７】本発明の第４の実施形態にかかる半導体装置の回路図である。
【図２８】本発明の第５の実施形態にかかる半導体装置の回路図である。
【図２９】本発明の第５の実施形態にかかる半導体装置の回路図である。
【図３０】本発明の第１の実施形態のｎチャネル型ＩＧＦＥＴの構造を示す断面図である。
【図３１】本発明の第１及び第３の実施形態の半導体装置を説明するための特性図である。
【図３２】本発明の第１及び第３の実施形態の半導体装置を説明するための特性図である。
【図３３】本発明の第１及び第３の実施形態の半導体装置を説明するための特性図である。
【図３４】本発明の第１及び第３の実施形態の半導体装置を説明するための特性図である。
【図３５】本発明の第１及び第３の実施形態の半導体装置を説明するための特性図である。
【図３６】従来のｎチャネル型ＩＧＦＥＴの構造を示す断面図である。
【図３７】従来のｎチャネル型ＩＧＦＥＴの構造を示す断面図である。
【符号の説明】
【０１０３】
１、１０１…支持基板
２、１０２…埋め込み絶縁膜（絶縁膜）
３、１０３…ＳＯＩ層（半導体層）
４、１０４…半導体基板
５、１０５…素子分離領域
６、１０６…チャネル領域
７、１０７、１１４…ゲート絶縁膜
８、１０８…ゲート電極
９…ソース・ドレイン領域
１０、１１０…層間絶縁膜
１１、１１１…配線
１２、１１２…酸化シリコン膜
１３…金属酸化物よりなるゲート絶縁膜
１４…積層構造のゲート絶縁膜
１５、２１、２４、１１５…ソース領域
１６、２２、２３、１１６…ドレイン領域
１７…金属酸化膜（ＨｆＯ2膜）
１８…コンタクトホール
１９…ｐチャネル型ＩＧＦＥＴ
２０、５０、５１、５２、５３、５４、５５…ｎチャネル型ＩＧＦＥＴ
１１３…金属酸化物よりなる絶縁膜
１５０、１５１…従来のｎチャネル型ＩＧＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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