(57)【要約】  【課題】  並行配線によって生じるクロストークによる伝搬遅延時間の変動が回路動作に及ぼす影響を測定した結果に基づいて、クリティカルパスにおける信号の伝搬遅延時間を調整することができる半導体集積回路を提供する。  【解決手段】  この半導体集積回路は、前段の回路から入力される信号をバッファする第１の回路１３と、第１の回路の出力信号を次段の回路に供給する第１の信号配線１５１と、第１の信号配線に沿って配置された部分を有する第２の信号配線１５２と、判定信号に基づいて、第１の回路に入力される信号を正相又は逆相で第２の信号配線に選択的に供給する第２の回路１５３と、第２の回路に供給すべき判定信号を保持する保持手段４０とを具備する。【選択図】  図１
2005183677.tif 000002
【特許請求の範囲】
【請求項１】
前段の回路から入力される信号をバッファする第１の回路と、
前記第１の回路の出力信号を次段の回路に供給する第１の信号配線と、
前記第１の信号配線に沿って配置された部分を有する第２の信号配線と、
判定信号に基づいて、前記第１の回路に入力される信号を正相又は逆相で前記第２の信号配線に選択的に供給する第２の回路と、
前記第２の回路に供給すべき判定信号を保持する保持手段と、
を具備する半導体集積回路。
【請求項２】
前記保持手段がヒューズ又は不揮発性メモリを含む、請求項１記載の半導体集積回路。
【請求項３】
前段の回路から入力される信号をバッファする第１の回路と、
前記第１の回路の出力信号を次段の回路に供給する第１の信号配線と、
前記第１の信号配線に沿って配置された部分を有する第２の信号配線と、
判定信号に基づいて、前記第１の回路に入力される信号を正相又は逆相で前記第２の信号配線に選択的に供給する第２の回路と、
データ入力端子に入力される信号をクロック信号に同期してラッチし、ラッチされた信号をデータ出力端子から出力する第１及び第２のフリップフロップと、
前記第１のフリップフロップのデータ出力端子と前記第２のフリップフロップのデータ入力端子との間に接続された少なくとも１つの回路ブロックであって、前記回路ブロックに入力される信号をバッファする第３の回路と、前記第３の回路の出力に接続された第３の信号配線と、前記第３の信号配線に沿って配置された部分を有する第４の信号配線と、制御信号に基づいて、前記回路ブロックに入力される信号を正相又は逆相で前記第４の信号配線に選択的に供給する第４の回路とを含む前記回路ブロックと、
前記第４の回路に供給すべき制御信号を生成し、前記第４の信号配線から前記第３の信号配線への正相又は逆相のクロストークが前記第２のフリップフロップの出力信号に及ぼす影響を測定することにより、前記第２の回路に供給すべき判定信号を生成する判定回路と、
を具備する半導体集積回路。
【請求項４】
前記判定回路が、前記第１のフリップフロップの入力信号の状態と前記第２のフリップフロップの出力信号の状態との一致を検出した結果に基づいて判定信号を生成する、請求項３記載の半導体集積回路。
【請求項５】
前段の回路から入力される信号をバッファする第１の回路と、
前記第１の回路の出力信号を次段の回路に供給する第１の信号配線と、
前記第１の信号配線に沿って配置された部分を有する第２の信号配線と、
判定信号に基づいて、前記第１の回路に入力される信号を正相又は逆相で前記第２の信号配線に選択的に供給する第２の回路と、
データ入力端子に入力される信号をクロック信号に同期してラッチし、ラッチされた信号をデータ出力端子から出力する第１〜第４のフリップフロップと、
前記第１のフリップフロップのデータ出力端子と前記第２のフリップフロップのデータ入力端子との間に接続されたＭ個の回路ブロックであって（Ｍは自然数）、各回路ブロックが、前記回路ブロックに入力される信号をバッファする第３の回路と、前記第３の回路の出力に接続された第３の信号配線と、前記第３の信号配線に沿って配置された部分を有する第４の信号配線と、制御信号に基づいて、前記回路ブロックに入力される信号を正相又は逆相で前記第４の信号配線に選択的に供給する第４の回路とを含む、前記Ｍ個の回路ブロックと、
前記第３のフリップフロップのデータ出力端子と前記第４のフリップフロップのデータ入力端子との間に接続されたＮ個の回路ブロックであって（ＮはＭよりも大きい整数）、各回路ブロックが、前記回路ブロックに入力される信号をバッファする第５の回路と、前記第５の回路の出力に接続された第５の信号配線と、前記第５の信号配線に沿って配置された部分を有する第６の信号配線と、制御信号に基づいて、前記回路ブロックに入力される信号を正相又は逆相で前記第６の信号配線に選択的に供給する第６の回路とを含む、前記Ｎ個の回路ブロックと、
前記第４及び第６の回路に供給すべき制御信号を生成し、前記第４の信号配線から前記第３の信号配線への正相又は逆相のクロストークが前記第２のフリップフロップの出力信号に及ぼす影響と、前記第６の信号配線から前記第５の信号配線への正相又は逆相のクロストークが前記第４のフリップフロップの出力信号に及ぼす影響とを測定することにより、前記第２の回路に供給すべき判定信号を生成する判定回路と、
を具備する半導体集積回路。
【請求項６】
前記判定回路が、前記第１のフリップフロップの入力信号の状態と前記第２のフリップフロップの出力信号の状態との一致を検出した結果と、前記第３のフリップフロップの入力信号の状態と前記第４のフリップフロップの出力信号の状態との一致を検出した結果とを比較することにより判定信号を生成する、請求項５記載の半導体集積回路。
【請求項７】
前記第２の回路が、判定信号が第１の状態であるときに、前記第１の回路に入力される信号を正相で前記第２の信号配線に供給し、判定信号が第２の状態であるときに、前記第１の回路に入力される信号を逆相で前記第２の信号配線に供給する、請求項１〜６のいずれか１項記載の半導体集積回路。
【請求項８】
前記第２の回路が、判定信号に基づいて、前記第２の信号配線に電源電位を選択的に供給する、請求項１〜６のいずれか１項記載の半導体集積回路。
【請求項９】
前記第２の回路が、判定信号に基づいて、前記第２の信号配線を選択的にハイ・インピーダンス状態とする、請求項１〜６のいずれか１項記載の半導体集積回路。
【請求項１０】
前記判定信号が複数のビットを有する、請求項８又は９記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に半導体集積回路に関し、特に、複数のセルを配置配線することにより設計されるゲートアレイやスタンダードセル等のＡＳＩＣ（Application Specific IC：特定用途向けＩＣ）に関する。
【背景技術】
【０００２】
半導体集積回路においては、トランジスタ等の回路素子や素子間の配線における寄生容量等の影響によって信号の伝搬遅延が発生する。そこで、信号の伝搬遅延が回路の動作に大きな影響を与えるクリティカルパスについては、前段の回路から後段の回路に信号を伝送するバッファのサイズを調整したり、前段の回路と後段の回路との間にリピータを挿入することによって、伝搬遅延時間の調整を行っている。
【０００３】
ところで、複数の配線が並走する場合には、並行配線によって生じるクロストークの影響によって信号の伝搬遅延時間が変動するという現象が発生する。逆に、積極的に並行配線を設けることによって、クリティカルパスにおける信号の伝搬遅延時間をコントロールすることも考えられる。
【０００４】
下記の特許文献１には、回路規模の増大を招くことなく、数ピコ秒単位で信号の遅延を調整することができる半導体集積回路の遅延調整回路装置が開示されている。この遅延調整回路装置においては、信号配線に隣接させて隣接配線を形成し、制御回路によって、信号配線の信号に対応して変化する信号を隣接配線に入力することにより、クロストークを利用して信号配線の信号の遅延時間を変えられるようにしている。しかしながら、特許文献１には、制御回路を制御するための制御信号をどのようにして作成するかについては開示されていない。
【特許文献１】特開２００３−２２４１８８号公報（第１頁、図３）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで、上記の点に鑑み、本発明は、並行配線によって生じるクロストークによる伝搬遅延時間の変動が回路動作に及ぼす影響を測定した結果に基づいて、クリティカルパスにおける信号の伝搬遅延時間を調整することができる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
以上の課題を解決するため、本発明の第１の観点に係る半導体集積回路は、前段の回路から入力される信号をバッファする第１の回路と、第１の回路の出力信号を次段の回路に供給する第１の信号配線と、第１の信号配線に沿って配置された部分を有する第２の信号配線と、判定信号に基づいて、第１の回路に入力される信号を正相又は逆相で第２の信号配線に選択的に供給する第２の回路と、第２の回路に供給すべき判定信号を保持する保持手段とを具備する。ここで、保持手段が、ヒューズ又は不揮発性メモリを含むようにしても良い。
【０００７】
また、本発明の第２の観点に係る半導体集積回路は、前段の回路から入力される信号をバッファする第１の回路と、第１の回路の出力信号を次段の回路に供給する第１の信号配線と、第１の信号配線に沿って配置された部分を有する第２の信号配線と、判定信号に基づいて、第１の回路に入力される信号を正相又は逆相で第２の信号配線に選択的に供給する第２の回路と、データ入力端子に入力される信号をクロック信号に同期してラッチし、ラッチされた信号をデータ出力端子から出力する第１及び第２のフリップフロップと、第１のフリップフロップのデータ出力端子と第２のフリップフロップのデータ入力端子との間に接続された少なくとも１つの回路ブロックであって、回路ブロックに入力される信号をバッファする第３の回路と、第３の回路の出力に接続された第３の信号配線と、第３の信号配線に沿って配置された部分を有する第４の信号配線と、制御信号に基づいて、回路ブロックに入力される信号を正相又は逆相で第４の信号配線に選択的に供給する第４の回路とを含む回路ブロックと、第４の回路に供給すべき制御信号を生成し、第４の信号配線から第３の信号配線への正相又は逆相のクロストークが第２のフリップフロップの出力信号に及ぼす影響を測定することにより、第２の回路に供給すべき判定信号を生成する判定回路とを具備する。ここで、判定回路が、第１のフリップフロップの入力信号の状態と第２のフリップフロップの出力信号の状態との一致を検出した結果に基づいて判定信号を生成するようにしても良い。
【０００８】
さらに、本発明の第３の観点に係る半導体集積回路は、前段の回路から入力される信号をバッファする第１の回路と、第１の回路の出力信号を次段の回路に供給する第１の信号配線と、第１の信号配線に沿って配置された部分を有する第２の信号配線と、判定信号に基づいて、第１の回路に入力される信号を正相又は逆相で第２の信号配線に選択的に供給する第２の回路と、データ入力端子に入力される信号をクロック信号に同期してラッチし、ラッチされた信号をデータ出力端子から出力する第１〜第４のフリップフロップと、第１のフリップフロップのデータ出力端子と第２のフリップフロップのデータ入力端子との間に接続されたＭ個の回路ブロックであって（Ｍは自然数）、各回路ブロックが、回路ブロックに入力される信号をバッファする第３の回路と、第３の回路の出力に接続された第３の信号配線と、第３の信号配線に沿って配置された部分を有する第４の信号配線と、制御信号に基づいて、回路ブロックに入力される信号を正相又は逆相で第４の信号配線に選択的に供給する第４の回路とを含む、Ｍ個の回路ブロックと、第３のフリップフロップのデータ出力端子と第４のフリップフロップのデータ入力端子との間に接続されたＮ個の回路ブロックであって（ＮはＭよりも大きい整数）、各回路ブロックが、回路ブロックに入力される信号をバッファする第５の回路と、第５の回路の出力に接続された第５の信号配線と、第５の信号配線に沿って配置された部分を有する第６の信号配線と、制御信号に基づいて、回路ブロックに入力される信号を正相又は逆相で第６の信号配線に選択的に供給する第６の回路とを含む、Ｎ個の回路ブロックと、第４及び第６の回路に供給すべき制御信号を生成し、第４の信号配線から第３の信号配線への正相又は逆相のクロストークが第２のフリップフロップの出力信号に及ぼす影響と、第６の信号配線から第５の信号配線への正相又は逆相のクロストークが第４のフリップフロップの出力信号に及ぼす影響とを測定することにより、第２の回路に供給すべき判定信号を生成する判定回路とを具備する。ここで、判定回路が、第１のフリップフロップの入力信号の状態と第２のフリップフロップの出力信号の状態との一致を検出した結果と、第３のフリップフロップの入力信号の状態と第４のフリップフロップの出力信号の状態との一致を検出した結果とを比較することにより判定信号を生成するようにしても良い。
【０００９】
以上において、第２の回路が、判定信号が第１の状態であるときに、第１の回路に入力される信号を正相で第２の信号配線に供給し、判定信号が第２の状態であるときに、第１の回路に入力される信号を逆相で第２の信号配線に供給するようにしても良い。あるいは、第２の回路が、判定信号に基づいて、第２の信号配線に電源電位を選択的に供給するようにしても良いし、第２の信号配線を選択的にハイ・インピーダンス状態とするようにしても良い。その場合に、判定信号は、複数のビットを有することが望ましい。
【発明の効果】
【００１０】
本発明の第１の観点によれば、並行配線によって生じるクロストークによる伝搬遅延時間の変動が回路動作に及ぼす影響を予め測定した結果に基づいて、クリティカルパスにおける信号の伝搬遅延時間を調整することができる。また、本発明の第２の観点によれば、並行配線によって生じるクロストークによる伝搬遅延時間の変動が回路動作に及ぼす影響を所望の時点において測定した結果に基づいて、クリティカルパスにおける信号の伝搬遅延時間を調整することができる。さらに、本発明の第３の観点によれば、伝搬遅延時間が回路動作に及ぼす影響を、広い範囲に渡って測定することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る半導体集積回路の構成の一部を示すブロック図である。図１に示すように、この半導体集積回路は、判定信号ＳＡに従ってクリティカルパスにおける信号の伝搬遅延時間が調整される被調整回路１０と、並行配線によって生じるクロストークによる伝搬遅延時間の変動が回路動作に及ぼす影響を測定するために形成される被測定回路２０と、被測定回路２０を用いて上記影響を測定することにより判定信号ＳＡを生成する判定回路３０と、判定信号ＳＡを保持する保持回路４０とを含んでいる。なお、被調整回路１０は、１つの半導体チップ内に複数設けても良い。また、判定回路３０が判定信号を所定の期間保持するようにして、保持回路４０を省略するようにしても良い。
【００１２】
被調整回路１０は、他の回路から出力される信号をデータ入力端子Ｄに入力するフリップフロップ１１と、フリップフロップ１１のデータ出力端子Ｑから出力される信号に基づいて動作するロジック回路１２と、ロジック回路１２からの入力信号ＩＮをバッファするバッファ回路１３と、バッファ回路１３から出力される信号を第１の信号配線１５１を介してデータ入力端子Ｄに入力するフリップフロップ１４と、第１の信号配線１５１における信号の伝搬遅延時間を補正する遅延補正回路１５とを有している。
【００１３】
フリップフロップ１１及び１４は、共に、クロック信号ＣＫに同期して動作する。しかしながら、フリップフロップ１１とフリップフロップ１４との間の回路や配線、特に、影響の大きい第１の信号配線１５１における信号の伝搬遅延時間がばらついたり変動したりすると、フリップフロップ１４においてホールドエラーやセットアップエラーが生じて、フリップフロップ１４から正しいデータが出力されなくなってしまう。そこで、本実施形態においては、クリティカルパスとなっているバッファ回路１３からフリップフロップ１４までの経路における伝搬遅延時間を補正するための遅延補正回路１５を設けることにより、このようなエラーを低減している。
【００１４】
遅延補正回路１５は、第１の信号配線１５１に沿って配置された部分を有する第２の信号配線１５２と、判定信号ＳＡに従って、入力信号ＩＮを正相又は逆相で第２の信号配線１５２に選択的に供給するクロストーク制御回路１５３とを有している。
【００１５】
クロストーク制御回路１５３は、信号Ａと判定信号ＳＡとの論理積を求めるＡＮＤ回路１５３ａと、信号Ｂと判定信号ＳＡとを反転入力してこれらの論理積を求める反転入力のＡＮＤ回路１５３ｂと、ＡＮＤ回路１５３ａの出力信号とＡＮＤ回路１５３ｂの出力信号との論理和を求めるＯＲ回路１５３ｃとを含んでいる。クロストーク制御回路１５３に供給すべき判定信号ＳＡは、被測定回路２０において信号の伝搬遅延時間が回路動作に及ぼす影響を測定することにより判定回路３０が生成し、保持回路４０がこれを保持する。
【００１６】
被測定回路２０は、クロック信号ＣＫに同期して動作するフリップフロップ２１及び２２と、フリップフロップ２１とフリップフロップ２２との間に直列に接続された複数の回路ブロック２３とを含んでいる。このように複数の回路ブロックを直列に接続するのは、各回路ブロックにおける信号の伝搬遅延時間を合計することによって回路動作に与える影響を拡大して測定するためであり、被測定回路２０は、最低限１個の回路ブロックを含んでいれば良い。
【００１７】
フリップフロップ２１のデータ出力端子Ｑから出力される信号は、これらの回路ブロック２３を順に通過して、最後の回路ブロックからフリップフロップ２２のデータ入力端子Ｄに供給される。また、回路ブロック２３の動作を制御する制御信号ＳＢが、判定回路３０から各回路ブロック２３に入力される。フリップフロップ２１及び２２は、クロック信号ＣＫに同期して入力データをラッチするので、クロック信号ＣＫの立ち上がりに同期して反転する交番データをフリップフロップ２１のデータ入力端子Ｄに入力すれば、フリップフロップ２２のデータ出力端子Ｑから出力されるデータも、これと同じ波形になるはずである。
【００１８】
図２は、図１における被測定回路に含まれている回路ブロックの内部回路を示す回路図である。回路ブロック２３は、この回路ブロックの入力信号ＩＮをバッファするバッファ回路２３１と、バッファ回路２３１の出力に接続された第１の信号配線２３２と、バッファ回路２３１の出力信号が第１の信号配線２３２を介して入力される複数のバッファ回路２３３と、第１の信号配線２３２に沿って配置された部分を有する第２の信号配線２３４と、制御信号ＳＢに基づいて、入力信号ＩＮを正相又は逆相で第２の信号配線２３４に選択的に供給するクロストーク制御回路２３５とを有している。複数のバッファ回路２３３の内の１つは、回路ブロック２３から信号を出力するために用いられるが、他のバッファ回路２３３は、第１の信号配線２３２に容量を付加するためのものであり、省略することもできる。
【００１９】
クロストーク制御回路２３５は、図１に示す被調整回路のクロストーク制御回路１５３と同じ構成を有しており、信号Ａと制御信号ＳＢとの論理積を求めるＡＮＤ回路２３５ａと、信号Ｂと制御信号ＳＢとを反転入力してこれらの論理積を求める反転入力のＡＮＤ回路２３５ｂと、ＡＮＤ回路２３５ａの出力信号とＡＮＤ回路２３５ｂの出力信号との論理和を求めるＯＲ回路２３５ｃとを含んでいる。
【００２０】
図３は、図１及び図２に示すクロストーク制御回路の動作を説明するための真理値表である。信号Ａ及びＢとしては、入力信号ＩＮが用いられる。図１に示すクロストーク制御回路１５３は、判定信号ＳＡがハイレベル（１）であるときに、入力信号ＩＮを出力信号Ｘとして出力し、これを第２の信号配線１５２に供給する。これにより、第２の信号配線１５２から第１の信号配線１５１への同相クロストークが生じて、遅延補正回路１３における信号の伝搬遅延時間が最小となる。
【００２１】
また、クロストーク制御回路１５３は、判定信号ＳＡがローレベル（０）であるときに、入力信号ＩＮを反転することにより、信号ＩＮバーを出力信号Ｘとして出力し、これを第２の信号配線１５２に供給する。これにより、第２の信号配線１５２から第１の信号配線１５１への逆相クロストークが生じて、遅延補正回路１３における信号の伝搬遅延時間が最大となる。
【００２２】
同様に、図２に示すクロストーク制御回路２３５は、制御信号ＳＢがハイレベル（１）であるときに、入力信号ＩＮを出力信号Ｘとして出力し、これを第２の信号配線２３４に供給する。これにより、第２の信号配線２３４から第１の信号配線２３２への同相クロストークが生じて、回路ブロック２３における信号の伝搬遅延時間が最小となる。
【００２３】
また、クロストーク制御回路２３５は、制御信号ＳＢがローレベル（０）であるときに、入力信号ＩＮを反転することにより、信号ＩＮバーを出力信号Ｘとして出力し、これを第２の信号配線２３４に供給する。これにより、第２の信号配線２３４から第１の信号配線２３２への逆相クロストークが生じて、回路ブロック２３における信号の伝搬遅延時間が最大となる。
【００２４】
一般に、Ｄ型フリップフロップにおいては、入力データが変化してからクロック信号の立ち上がりに同期して入力データをラッチするまでに必要となる時間（セットアップタイム）と、クロック信号の立ち上がりに同期して入力データをラッチした後に入力データを保持しなければならない時間（ホールドタイム）とが存在する。
【００２５】
クロック信号の立ち上がり直後に入力データが変化する場合には、ホールドタイムを確保できずに、ホールドエラーが生じることになる。一方、クロック信号の立ち上がり直前に入力データが変化する場合には、セットアップタイムを確保できずに、セットアップエラーが生じることになる。従って、ホールドエラーが生じる場合には、入力データの遅延時間を大きくしてホールドタイムを確保し、セットアップエラーが生じる場合には、入力データの遅延時間を小さくしてセットアップタイムを確保すれば良い。
【００２６】
そこで、図１に示す判定回路３０は、制御信号ＳＢをハイレベル又はローレベルに変化させることにより、被測定回路２０の回路ブロック２３における信号の伝搬遅延時間を最大又は最小にしながら、フリップフロップ２１のデータ入力端子Ｄに入力される入力信号の状態と、フリップフロップ２２のデータ出力端子Ｑから出力される出力信号の状態との一致を検出することにより、いずれの条件においてエラーが増加するかを測定する。
【００２７】
例えば、回路ブロック２３における信号の伝搬遅延時間を最大にしたときにエラー（セットアップエラー）が増加する場合には、判定回路３０が判定信号ＳＡをハイレベルにして、保持回路４０がこれを保持する。被調整回路１０において、クロストーク制御回路１５３は、判定信号ＳＡに基づいて、入力信号ＩＮを出力信号Ｘとして出力し、これを第２の信号配線１５２に供給する。これにより、第２の信号配線１５２から第１の信号配線１５１への同相クロストークが生じて、クリティカルパスにおける伝搬遅延時間が減少する。その結果、セットアップエラーを低減することができる。
【００２８】
一方、回路ブロック２３における信号の伝搬遅延時間を最小にしたときにエラー（ホールドエラー）が増加する場合には、判定回路３０は、判定信号ＳＡをローレベルにして、保持回路４０がこれを保持する。被調整回路１０において、クロストーク制御回路１５３は、判定信号ＳＡに基づいて、反転された入力信号ＩＮバーを出力信号Ｘとして出力し、これを第２の信号配線１５２に供給する。これにより、第２の信号配線１５２から第１の信号配線１５１への逆相クロストークが生じて、クリティカルパスにおける伝搬遅延時間が増加する。その結果、ホールドエラーを低減することができる。
【００２９】
上記のようなエラーの測定は、例えば、半導体集積回路が組み込まれた装置の電源投入時に行うようにして、電源が投入されている間、保持回路４０が判定信号ＳＡを保持するようにしても良い。保持回路４０としては、フリップフロップや揮発性のメモリ（ＲＡＭ等）を用いることができる。
【００３０】
あるいは、ウエハテストの段階でエラーの測定を行い、その結果得られた判定信号ＳＡを、ヒューズや不揮発性メモリ（Ｅ２ＰＲＯＭ等）によって実現される保持回路４０に保持するようにしても良い。その場合には、被測定回路２０及び判定回路３０を被調整回路１０と同一のチップ内に形成する必要はなく、例えば、被調整回路１０と同一のウエハ内のスクライブ領域に形成しても良い。
【００３１】
次に、図１及び図４を参照しながら、本実施形態に係る半導体集積回路の動作について説明する。図４は、本発明の第１の実施形態に係る半導体集積回路の動作を説明するためのフローチャートである。
まず、ステップＳ１において、判定回路３０が、制御信号ＳＢをハイレベル又はローレベルに変化させながら被測定回路２０の回路ブロック２３における同相又は逆相のクロストークが回路動作に及ぼす影響度を判定することにより、判定信号ＳＡを生成する。次に、ステップＳ２において、保持回路４０が判定信号ＳＡを保持する。
【００３２】
ステップＳ３において、保持回路４０によって保持されている判定信号ＳＡが、被調整回路１０の遅延補正回路１５に入力される。これにより、ステップＳ４において、遅延補正回路１５に含まれているクロストーク制御回路１５３が、第１の信号配線１５１に隣接する第２の信号配線１５２に供給すべき信号の極性を選択する。
【００３３】
回路ブロック２３における伝搬遅延時間を最大にしたときに回路動作に及ぼす影響が大きい場合には、ステップＳ５において、クロストーク制御回路１５３が、第２の信号配線１５２に正相信号を供給して、クリティカルパスにおける伝搬遅延時間を減少させる。その結果、ステップＳ６において、遅延補正回路１５以外で遅延の増加が発生した場合のタイミングエラーを抑制することができる。
【００３４】
一方、回路ブロック２３における伝搬遅延時間を最小にしたときに回路動作に及ぼす影響が大きい場合には、ステップＳ７において、クロストーク制御回路１５３が、第２の信号配線１５２に逆相信号を供給して、クリティカルパスにおける伝搬遅延時間を増加させる。その結果、ステップＳ８において、遅延補正回路１５以外で遅延の減少が発生した場合のタイミングエラーを抑制することができる。
【００３５】
次に、本発明の第２の実施形態について説明する。本発明の第２の実施形態は、第１の実施形態の図１及び図２におけるクロストーク制御回路１５３及び２３５を変更したものであり、他の構成は第１の実施形態と同様である。
【００３６】
図５は、本発明の第２の実施形態において用いられるクロストーク制御回路を示す図である。クロストーク制御回路３００は、２ビットの判定信号（又は制御信号）Ｓ１及びＳ２を入力し、出力端子を４つの状態にすることができる。
【００３７】
クロストーク制御回路３００には、入力信号ＩＮが信号Ａとして供給される。また、入力信号ＩＮは、クロストーク制御回路３００において反転されて信号Ｂとなる。さらに、クロストーク制御回路３００には、電源電位ＶＤＤが信号Ｃとして供給され、電源電位ＶＳＳ（本実施形態においては接地電位とする）が信号Ｄとして供給される。
【００３８】
図６は、図５に示すクロストーク制御回路の動作を説明するための真理値表である。クロストーク制御回路３００は、判定信号（Ｓ１，Ｓ２）が（０，０）であるときに、入力信号ＩＮを出力信号Ｘとして出力する。これを第１の信号配線に隣接する第２の信号配線に供給することにより、第２の信号配線から第１の信号配線への同相クロストークが生じて、第１の信号配線における信号の伝搬遅延時間が最小となる。
【００３９】
一方、クロストーク制御回路３００は、判定信号（Ｓ１，Ｓ２）が（０，１）であるときに、入力信号ＩＮを反転することにより、信号ＩＮバーを出力信号Ｘとして出力する。これを第１の信号配線に隣接する第２の信号配線に供給することにより、第２の信号配線から第１の信号配線への逆相クロストークが生じて、第１の信号配線における信号の伝搬遅延時間が最大となる。
【００４０】
また、クロストーク制御回路３００は、判定信号（Ｓ１，Ｓ２）が（１，０）であるときに、ハイレベル（１）の信号を出力信号Ｘとして出力し、判定信号（Ｓ１，Ｓ２）が（１，１）であるときに、ローレベル（０）の信号を出力信号Ｘとして出力する。これにより、第１の信号配線に隣接する第２の信号配線が第１の信号配線のシールドとして働くようになり、第１の信号配線における信号の伝搬遅延時間は標準的なものとなる。なお、クロストーク制御回路３００は、ハイレベル又はローレベルの信号を第２の信号配線に供給する替わりに、第２の信号配線をハイ・インピーダンス状態にしても良い。
【００４１】
本実施形態においては、制御信号を４通りに変化させながら信号の伝搬遅延時間を測定した結果に基づいて２ビットの判定信号を生成することにより、クリティカルパスにおける信号の伝搬遅延時間を４通りに調整することができる。
【００４２】
次に、本発明の第３の実施形態について説明する。本発明の第３の実施形態は、第１の実施形態の図１における被測定回路２０及び判定回路３０を変更したものであり、他の構成は第１の実施形態と同様である。
【００４３】
図７は、本発明の第３の実施形態に係る半導体集積回路の構成の一部を示すブロック図である。図７に示すように、被測定回路５０は、クロック信号ＣＫに同期して動作するフリップフロップ５１及び５２と、フリップフロップ５１とフリップフロップ５２との間に直列に接続されたＭ個の回路ブロック２３とを含んでいる。また、被測定回路６０は、クロック信号ＣＫに同期して動作するフリップフロップ６１及び６２と、フリップフロップ６１とフリップフロップ６２との間に直列に接続されたＭ個の回路ブロック２３とを含んでいる。ここで、Ｍは自然数であり、ＮはＭよりも大きい整数である。このように被測定回路５０と被測定回路６０において回路ブロック２３の数を変える理由は、それらの被測定回路で大きく異なる２種類の伝搬遅延時間の近傍において伝搬遅延時間を変化させることにより、それぞれの被測定回路におけるエラーの変化を測定するためである。
【００４４】
被測定回路５０において、フリップフロップ５１のデータ出力端子Ｑから出力される信号は、Ｍ個の回路ブロック２３を順に通過して、最後の回路ブロックからフリップフロップ５２のデータ入力端子Ｄに供給される。同様に、被測定回路６０において、フリップフロップ６１のデータ出力端子Ｑから出力される信号は、Ｎ個の回路ブロック２３を順に通過して、最後の回路ブロックからフリップフロップ６２のデータ入力端子Ｄに供給される。また、回路ブロック２３の動作を制御する制御信号ＳＢが、判定回路７０から各回路ブロック２３に入力される。
【００４５】
フリップフロップ５１及び５２はクロック信号ＣＫに同期して入力データをラッチするので、クロック信号ＣＫの立ち上がりに同期して反転する交番データをフリップフロップ５１のデータ入力端子Ｄに入力すれば、フリップフロップ５２のデータ出力端子Ｑから出力されるデータも、これと同じ波形になるはずである。同様に、フリップフロップ６１及び６２はクロック信号ＣＫに同期して入力データをラッチするので、クロック信号ＣＫの立ち上がりに同期して反転する交番データをフリップフロップ６１のデータ入力端子Ｄに入力すれば、フリップフロップ６２のデータ出力端子Ｑから出力されるデータも、これと同じ波形になるはずである。
【００４６】
判定回路７０は、フリップフロップ５１のデータ入力端子Ｄに入力される信号とフリップフロップ５２のデータ出力端子Ｑから出力される信号との一致を検出するためのエクスクルーシブＯＲ回路７１と、フリップフロップ６１のデータ入力端子Ｄに入力される信号とフリップフロップ６２のデータ出力端子Ｑから出力される信号との一致を検出するためのエクスクルーシブＯＲ回路７２と、エクスクルーシブＯＲ回路７１の出力信号とエクスクルーシブＯＲ回路７２の出力信号とを比較した結果に基づいて判定信号ＳＡを出力する比較判定部７３とを含んでいる。
【００４７】
ここで、被測定回路５０は、フリップフロップ５１とフリップフロップ５２との間に接続される回路ブロック２３の数が少なく伝搬遅延時間が小さいので、回路ブロック２３における信号の伝搬遅延時間を最小にしたときに増加するホールドエラーの測定を行うのに適している。一方、被測定回路６０は、フリップフロップ６１とフリップフロップ６２との間に接続される回路ブロック２３の数が多く伝搬遅延時間が大きいので、回路ブロック２３における信号の伝搬遅延時間を最大にしたときに増加するセットアップエラーの測定を行うのに適している。判定回路７０は、それらの測定結果を比較することにより、ホールドエラーの方が発生し易い場合には、被調整回路１０（図１参照）のクリティカルパスにおける伝搬遅延時間を増加させ、セットアップエラーの方が発生し易い場合には、被調整回路１０のクリティカルパスにおける伝搬遅延時間を減少させる。
【産業上の利用可能性】
【００４８】
本発明は、一般的な半導体集積回路や、複数のセルを配置配線することにより設計されるゲートアレイやスタンダードセル等のＡＳＩＣにおいて利用することが可能である。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１の実施形態に係る半導体集積回路の構成を示すブロック図。
【図２】図１における被測定回路の回路ブロックの内部回路を示す回路図。
【図３】図１及び図２に示すクロストーク制御回路の動作を説明するための真理値表。
【図４】本発明の第１の実施形態に係る半導体集積回路の動作を説明するフロー図。
【図５】本発明の第２の実施形態におけるクロストーク制御回路を示す図。
【図６】図５に示すクロストーク制御回路の動作を説明するための真理値表。
【図７】本発明の第３の実施形態に係る半導体集積回路の構成を示すブロック図。
【符号の説明】
【００５０】
１０  被調整回路、  １１、１４、２１、２２、５１、５２、６１、６２  フリップフロップ、  １２  ロジック回路、  １３  バッファ回路、  １５  遅延補正回路、  ２０  被測定回路、  ２３  回路ブロック、  ３０、７０  判定回路、  ４０  保持回路、  ７１、７２  エクスクルーシブＯＲ回路、  ７３  比較判定部、  １５１  第１の信号配線、  １５２  第２の信号配線、  １５３  クロストーク制御回路、  １５３ａ  ＡＮＤ回路、  １５３ｂ  反転入力のＡＮＤ回路、  １５３ｃ  ＯＲ回路、  ２３１、２３３  バッファ回路、  ２３２  第１の信号配線、  ２３４  第２の信号配線、  ２３５  クロストーク制御回路、  ２３５ａ  ＡＮＤ回路、  ２３５ｂ  反転入力のＡＮＤ回路、  ２３５ｃ  ＯＲ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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