(57)【要約】【課題】  素子および配線を汚染することなく、貫通電極などの埋込み電極を形成することのできる埋込み電極の形成方法および半導体装置の製造方法を提供する。【解決手段】  半導体基板１１に埋込まれるように設けられる埋込み電極を形成する際に、半導体基板１１の層間絶縁膜１２および信号配線１３が形成された面上に、埋込み電極を形成するべく予め定められる位置に開口部１４ａを有するレジストマスク１４を形成し、層間絶縁膜１２および半導体基板１１をエッチングして深孔１５を形成し、レジストマスク１４を残した状態で深孔１５に孔内絶縁膜１６および導電プラグ１７を形成した後、レジストマスク１４を除去する。これによって、深孔１５に孔内絶縁膜１６および導電プラグ１７を形成する際に用いられる材料で半導体素子および信号配線１３を汚染することなく、導電プラグ１７で構成される埋込み電極を形成することができる。【選択図】      図８
2005072099.tif 000002
【特許請求の範囲】
【請求項１】
基板に埋込まれるように設けられる埋込み電極の形成方法であって、
基板上に、前記埋込み電極を形成するべく予め定められる位置に開口部を有するレジストマスクを形成する工程と、
前記レジストマスクの形成された前記基板をエッチングし、深孔を形成する工程と、
前記レジストマスクを残した状態で前記深孔に導電層を形成する工程と、
前記レジストマスクを除去する工程とを含むことを特徴とする埋込み電極の形成方法。
【請求項２】
素子と前記素子に電気的に接続される信号配線とが形成された基板に埋込まれるように設けられ、前記信号配線に電気的に接続される埋込み電極の形成方法であって、
前記基板の前記信号配線が形成された面上に、前記埋込み電極を形成するべく予め定められる位置に開口部を有するレジストマスクを、前記信号配線を覆うように形成する工程と、
前記レジストマスクの形成された前記基板をエッチングし、深孔を形成する工程と、
前記レジストマスクを残した状態で前記深孔に導電層を形成する工程と、
前記レジストマスクを除去する工程と、
前記信号配線と前記導電層とを電気的に接続する表面配線を形成する工程とを含むことを特徴とする埋込み電極の形成方法。
【請求項３】
素子と前記素子に電気的に接続される引出し電極とが形成された基板の前記引出し電極の形成された位置に埋込まれるように設けられ、前記引出し電極に電気的に接続される埋込み電極の形成方法であって、
少なくとも前記埋込み電極を形成するべく予め定められる位置の前記引出し電極を除去する工程と、
前記基板の前記引出し電極が形成された面上に、前記引出し電極の除去された位置であって前記埋込み電極を形成するべく予め定められる位置に開口部を有するレジストマスクを形成する工程と、
前記レジストマスクの形成された前記基板をエッチングし、深孔を形成する工程と、
前記レジストマスクを残した状態で前記深孔に導電層を形成する工程と、
前記レジストマスクを除去する工程と、
前記引出し電極と前記導電層とを電気的に接続する表面配線を形成する工程とを含むことを特徴とする埋込み電極の形成方法。
【請求項４】
前記表面配線を形成する工程の後に、
前記表面配線が形成された面の反対側の前記基板の表面を、前記導電層が露出するまで後退させる工程をさらに含むことを特徴とする請求項２または３記載の埋込み電極の形成方法。
【請求項５】
基板上に設けられる層間絶縁膜に埋込まれるように設けられる埋込み電極の形成方法であって、
前記層間絶縁膜上に、前記埋込み電極を形成するべく予め定められる位置に開口部を有するレジストマスクを形成する工程と、
前記レジストマスクの形成された前記層間絶縁膜をエッチングし、前記層間絶縁膜に深孔を形成する工程と、
前記レジストマスクを残した状態で前記深孔に導電層を形成する工程と、
前記レジストマスクを除去する工程とを含むことを特徴とする埋込み電極の形成方法。
【請求項６】
素子と、前記素子を覆うように設けられる層間絶縁膜と、前記層間絶縁膜上に設けられ前記素子に電気的に接続される引出し電極とが形成された半導体基板の前記引出し電極の形成された位置に埋込まれるように設けられ、前記引出し電極に電気的に接続される埋込み電極の形成方法であって、
少なくとも前記埋込み電極を形成するべく予め定められる位置の前記引出し電極を除去する工程と、
前記半導体基板の前記層間絶縁膜および前記引出し電極が形成された面上に、前記引出し電極の除去された位置であって前記埋込み電極を形成するべく予め定められる位置に開口部を有するレジストマスクを形成する工程と、
前記レジストマスクの開口部に対応する部分の前記層間絶縁膜を除去する工程と、
前記レジストマスクの形成された前記半導体基板をエッチングし、深孔を形成する工程と、
前記レジストマスクを残した状態で前記深孔に孔内絶縁膜を形成する工程と、
前記孔内絶縁膜の形成された深孔に導電層を形成する工程と、
前記レジストマスクを除去する工程と、
前記引出し電極と前記導電層とを電気的に接続する表面配線を形成する工程とを含むことを特徴とする埋込み電極の形成方法。
【請求項７】
前記半導体基板の前記層間絶縁膜および前記引出し電極が形成された面上に、前記引出し電極の除去された位置であって前記埋込み電極を形成するべく予め定められる位置に開口部を有するレジストマスクを形成する工程では、
前記レジストマスクを、前記引出し電極が露出しないように形成することを特徴とする請求項６記載の埋込み電極の形成方法。
【請求項８】
前記引出し電極と前記導電層とを電気的に接続する表面配線を形成する工程の後に、
前記表面配線が形成された面の反対側の前記半導体基板の表面を、前記導電層が露出するまで後退させる工程をさらに含むことを特徴とする請求項６または７記載の埋込み電極の形成方法。
【請求項９】
前記レジストマスクを除去する工程は、
溶剤を用いて前記レジストマスクを剥離する工程であることを特徴とする請求項１〜８のうちのいずれか１つに記載の埋込み電極の形成方法。
【請求項１０】
前記深孔に導電層を形成する工程は、
前記深孔に導電性材料を充填する工程を含むことを特徴とする請求項１〜９のうちのいずれか１つに記載の埋込み電極の形成方法。
【請求項１１】
前記深孔に導電層を形成する工程は、
前記深孔に導電性材料を充填する工程の後に、前記導電性材料を加熱する工程をさらに含み、
前記導電性材料は、粒子径が１ｎｍ以上１０ｎｍ以下である導電性粒子を含むことを特徴とする請求項１０記載の埋込み電極の形成方法。
【請求項１２】
前記導電層は、金、銀、銅およびニッケルのうちの少なくとも１つを主成分とすることを特徴とする請求項１〜１１のうちのいずれか１つに記載の埋込み電極の形成方法。
【請求項１３】
半導体基板と、前記半導体基板に埋込まれるように設けられる埋込み電極とを有する半導体装置の製造方法であって、
半導体基板上に、前記埋込み電極を形成するべく予め定められる位置に開口部を有するレジストマスクを形成する工程と、
前記レジストマスクの形成された前記半導体基板をエッチングし、深孔を形成する工程と、
前記レジストマスクを残した状態で前記深孔に導電層を形成する工程と、
前記レジストマスクを除去する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１４】
半導体基板と、前記半導体基板に設けられる素子と、前記半導体基板に設けられ前記素子に電気的に接続される信号配線と、前記半導体基板に埋込まれるように設けられ前記信号配線に電気的に接続される埋込み電極とを有する半導体装置の製造方法であって、
半導体基板に、素子および前記素子に電気的に接続される信号配線を形成する工程と、
前記半導体基板の前記信号配線が形成された面上に、前記埋込み電極を形成するべく予め定められる位置に開口部を有するレジストマスクを、前記信号配線を覆うように形成する工程と、
前記レジストマスクの形成された前記半導体基板をエッチングし、深孔を形成する工程と、
前記レジストマスクを残した状態で前記深孔に導電層を形成する工程と、
前記レジストマスクを除去する工程と、
前記信号配線と前記導電層とを電気的に接続する表面配線を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１５】
半導体基板と、前記半導体基板に設けられる素子と、前記半導体基板に設けられ前記素子に電気的に接続される引出し電極と、前記半導体基板の前記引出し電極の形成された位置に埋込まれるように設けられ前記引出し電極に電気的に接続される埋込み電極とを有する半導体装置の製造方法であって、
半導体基板に、素子および前記素子に電気的に接続される引出し電極を形成する工程と、
少なくとも前記埋込み電極を形成するべく予め定められる位置の前記引出し電極を除去する工程と、
前記半導体基板の前記引出し電極が形成された面上に、前記引出し電極の除去された位置であって前記埋込み電極を形成するべく予め定められる位置に開口部を有するレジストマスクを形成する工程と、
前記レジストマスクの形成された前記半導体基板をエッチングし、深孔を形成する工程と、
前記レジストマスクを残した状態で前記深孔に導電層を形成する工程と、
前記レジストマスクを除去する工程と、
前記引出し電極と前記導電層とを電気的に接続する表面配線を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１６】
前記表面配線を形成する工程の後に、
前記表面配線が形成された面の反対側の前記半導体基板の表面を、前記導電層が露出するまで後退させる工程をさらに含むことを特徴とする請求項１４または１５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板などの基板の一方の表面側に形成された電極または配線を、基板の他方の表面側に引出すためなどに設けられる埋込み電極の形成方法および埋込み電極を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
携帯電話機および携帯情報機器などの携帯用電子機器は、その使用態様における利便性を追求するために小型化および軽量化が図られている。この目的のために、携帯用電子機器に搭載される半導体装置自体の小型化および高密度化が進められている。半導体装置としては、１枚の半導体基板上または基板内に多数の素子で構成される電子回路を集積して形成した半導体チップを複数個相互に接続したものが多用されており、電子機器の高機能化および動作の高速化のために、半導体基板間の接続配線を極力短くすることが必要となってきている。
【０００３】
半導体装置に対するこのような要求に対し、大規模集積回路（Large Scale
Integration；略称：ＬＳＩ）チップを縦に積み重ねた積層構造の半導体装置が提案されている（たとえば、特許文献１参照）。図２７は、積層構造を有する半導体装置１００の構造を模式的に示す断面図である。図２７に示すように、積層構造を有する半導体装置１００では、積層構造を実現するために、図示しない電子回路の形成された最下層の回路基板１２１上に積み重ねられる半導体チップ１２０ａ，１２０ｂ，１２０ｃの各半導体基板１０１に、基板を厚み方向に貫通する貫通電極１０９をそれぞれ設け、この貫通電極１０９によって半導体基板１０１の一方の表面側に形成された配線１０４ａを他方の表面側に引出す構造を用いている。
【０００４】
この貫通電極１０９が形成された半導体チップ１２０ａ，１２０ｂ，１２０ｃを、回路基板１２１上に、図２７に示すように表面配線１１０および突起電極１１１を介して紙面に向かって上下方向に積層することによって、３次元的な実装を行うことができる。すなわち、図２７に示すように積層することによって、各半導体チップ１２０ａ，１２０ｂ，１２０ｃに設けられる図示しない素子に接続される配線１０４ａを、表面配線１１０、貫通電極１０９および突起電極１１１を介して電気的に接続することができるので、半導体チップ１２０ａ，１２０ｂ，１２０ｃおよび回路基板１２１の間で電気信号を伝送することができる。
【０００５】
このように半導体チップ１２０ａ，１２０ｂ，１２０ｃを回路基板１２１上に３次元的に実装することによって、半導体チップ１２０ａ，１２０ｂ，１２０ｃを回路基板１２１上に平面的に実装する場合に比べ、実装形態を小型化することができる。また、配線の長さを短縮することができる。なお、貫通電極１０９は、絶縁膜１０７によって半導体基板１０１から絶縁されている。
【０００６】
以下、従来技術による貫通電極１０９の形成方法を説明する。図２８〜図３７は、従来技術による貫通電極１０９の形成における各工程の状態を模式的に示す断面図である。
【０００７】
図２８は、半導体基板１０１上に設けられた層間絶縁膜１０２に、接続孔１０３を形成した状態を示す図である。従来技術による貫通電極１０９の形成方法では、まず、半導体基板１０１に、図示しない素子を集積して形成した後、半導体基板１０１の素子が形成された面上に層間絶縁膜１０２を形成する。次いで、層間絶縁膜１０２に接続孔１０３を形成する。
【０００８】
図２９は、導電膜１０４を形成した状態を示す図である。次に、たとえばスパッタリング法によってアルミニウム（元素記号：Ａｌ）−銅（元素記号：Ｃｕ）合金などの導電性を有する材料から成る導電膜１０４を、接続孔１０３の内部を埋めるように、半導体基板１０１の層間絶縁膜１０２の形成された面全体に形成する。
【０００９】
図３０は、導電膜１０４上にレジストマスク１０５を形成した状態を示す図である。図３０に示すように所定の位置に開口部を有するレジストマスク１０５を、導電膜１０４の表面上に形成する。
【００１０】
図３１は、導電膜１０４をエッチングした状態を示す図である。表面上にレジストマスク１０５の形成された導電膜１０４をエッチングすることによって、図３１に示すように導電膜１０４の所定の位置に開口部を形成する。これによって、レジストマスク１０５の開口形状が導電膜１０４に転写される。
【００１１】
図３２は、レジストマスク１０５を除去した状態を示す図である。図３１に示すレジストマスク１０５を、酸素プラズマを用いたアッシングによって除去すると、図３２に示す状態となる。
【００１２】
図３３は、深孔１０６を形成した状態を示す図である。開口部が形成された導電膜１０４をマスクパターンとして層間絶縁膜１０２および半導体基板１０１をドライエッチングし、深孔１０６を形成する。
【００１３】
図３４は、配線１０４ａを形成した状態を示す図である。図３３に示す導電膜１０４のうち、接続孔１０３の外部の導電膜１０４を、化学機械研磨（Chemical Mechanical
Polishing；略称：ＣＭＰ）法を用いて除去し、配線１０４ａを形成する。
【００１４】
図３５は、絶縁膜１０７および導電膜１０８を形成した状態を示す図である。深孔１０６の内面を被覆するように、絶縁膜１０７を半導体基板１０１の配線１０４ａが形成された面全体に形成する。次いで、深孔１０６に形成された絶縁膜１０７の内部を充填するように、導電性の材料から成る導電膜１０８を半導体基板１０１の配線１０４ａが形成された面全体に形成する。
【００１５】
図３６は、導電プラグ１０８ａを形成した状態を示す図である。図３５に示す絶縁膜１０７および導電膜１０８のうち、深孔１０６の外部の不要な絶縁膜１０７および導電膜１０８をＣＭＰ法によって除去する。これによって、導電プラグ１０８ａが形成される。
【００１６】
図３７は、貫通電極１０９を形成した状態を示す図である。配線１０４ａが形成された面の反対側の半導体基板１０１の表面を、図３６に示す導電プラグ１０８ａが露出するまでＣＭＰ法によって研磨して後退させる。これによって、導電プラグ１０８ａの残部からなる貫通電極１０９が形成される。
【００１７】
以上のようにして貫通電極１０９を形成した半導体基板１０１に、前述の図２７に示す表面配線１１０および突起電極１１１を形成し、半導体チップ１２０ａ，１２０ｂ，１２０ｃを得る。
【００１８】
【特許文献１】特開平１１−２５１３１６号公報（第４−５頁，第１−２図）
【発明の開示】
【発明が解決しようとする課題】
【００１９】
前述の特許文献１に記載の技術では、図３５に示す工程において絶縁膜１０７および導電膜１０８を形成する際には、配線１０４ａは露出した状態であるので、絶縁膜１０７や導電膜１０８を構成する材料で配線１０４ａが汚染され、配線同士が短絡する、また配線間の絶縁性が劣化するなど、電気的特性が悪化するという問題がある。近年の高密度化に伴う微細配線化への要求を満たすためには、配線間の絶縁性を確保することが非常に重要であり、前述のような配線の汚染は、半導体装置の不良因子となることがある。
【００２０】
また、貫通電極は、半導体基板の一方の表面に電荷結合素子（Charge Coupled
Device；略称：ＣＣＤ）などの撮像素子が設けられた半導体チップを単独で用いた半導体装置などでは、撮像素子に電圧を印加するための電極を半導体基板の他方の表面側に引出し、他方の表面側に電源を配置するために設けられる。しかしながら、この場合に前述の図２８〜図３７に示す方法で貫通電極を形成すると、撮像素子面が汚染され、実用に供しえないという問題が生じる。
【００２１】
本発明の目的は、素子および配線を汚染することなく、貫通電極などの埋込み電極を形成し、配線部での絶縁を確実に行い、信頼性の高い電気配線を形成することのできる埋込み電極の形成方法および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００２２】
本発明は、基板に埋込まれるように設けられる埋込み電極の形成方法であって、
基板上に、前記埋込み電極を形成するべく予め定められる位置に開口部を有するレジストマスクを形成する工程と、
前記レジストマスクの形成された前記基板をエッチングし、深孔を形成する工程と、
前記レジストマスクを残した状態で前記深孔に導電層を形成する工程と、
前記レジストマスクを除去する工程とを含むことを特徴とする埋込み電極の形成方法である。
【００２３】
また本発明は、素子と前記素子に電気的に接続される信号配線とが形成された基板に埋込まれるように設けられ、前記信号配線に電気的に接続される埋込み電極の形成方法であって、
前記基板の前記信号配線が形成された面上に、前記埋込み電極を形成するべく予め定められる位置に開口部を有するレジストマスクを、前記信号配線を覆うように形成する工程と、
前記レジストマスクの形成された前記基板をエッチングし、深孔を形成する工程と、
前記レジストマスクを残した状態で前記深孔に導電層を形成する工程と、
前記レジストマスクを除去する工程と、
前記信号配線と前記導電層とを電気的に接続する表面配線を形成する工程とを含むことを特徴とする埋込み電極の形成方法である。
【００２４】
さらに本発明は、素子と前記素子に電気的に接続される引出し電極とが形成された基板の前記引出し電極の形成された位置に埋込まれるように設けられ、前記引出し電極に電気的に接続される埋込み電極の形成方法であって、
少なくとも前記埋込み電極を形成するべく予め定められる位置の前記引出し電極を除去する工程と、
前記基板の前記引出し電極が形成された面上に、前記引出し電極の除去された位置であって前記埋込み電極を形成するべく予め定められる位置に開口部を有するレジストマスクを形成する工程と、
前記レジストマスクの形成された前記基板をエッチングし、深孔を形成する工程と、
前記レジストマスクを残した状態で前記深孔に導電層を形成する工程と、
前記レジストマスクを除去する工程と、
前記引出し電極と前記導電層とを電気的に接続する表面配線を形成する工程とを含むことを特徴とする埋込み電極の形成方法である。
【００２５】
さらに本発明は、前記表面配線を形成する工程の後に、
前記表面配線が形成された面の反対側の前記基板の表面を、前記導電層が露出するまで後退させる工程をさらに含むことを特徴とする。
【００２６】
さらに本発明は、基板上に設けられる層間絶縁膜に埋込まれるように設けられる埋込み電極の形成方法であって、
前記層間絶縁膜上に、前記埋込み電極を形成するべく予め定められる位置に開口部を有するレジストマスクを形成する工程と、
前記レジストマスクの形成された前記層間絶縁膜をエッチングし、前記層間絶縁膜に深孔を形成する工程と、
前記レジストマスクを残した状態で前記深孔に導電層を形成する工程と、
前記レジストマスクを除去する工程とを含むことを特徴とする埋込み電極の形成方法である。
【００２７】
さらに本発明は、素子と、前記素子を覆うように設けられる層間絶縁膜と、前記層間絶縁膜上に設けられ前記素子に電気的に接続される引出し電極とが形成された半導体基板の前記引出し電極の形成された位置に埋込まれるように設けられ、前記引出し電極に電気的に接続される埋込み電極の形成方法であって、
少なくとも前記埋込み電極を形成するべく予め定められる位置の前記引出し電極を除去する工程と、
前記半導体基板の前記層間絶縁膜および前記引出し電極が形成された面上に、前記引出し電極の除去された位置であって前記埋込み電極を形成するべく予め定められる位置に開口部を有するレジストマスクを形成する工程と、
前記レジストマスクの開口部に対応する部分の前記層間絶縁膜を除去する工程と、
前記レジストマスクの形成された前記半導体基板をエッチングし、深孔を形成する工程と、
前記レジストマスクを残した状態で前記深孔に孔内絶縁膜を形成する工程と、
前記孔内絶縁膜の形成された深孔に導電層を形成する工程と、
前記レジストマスクを除去する工程と、
前記引出し電極と前記導電層とを電気的に接続する表面配線を形成する工程とを含むことを特徴とする埋込み電極の形成方法である。
【００２８】
さらに本発明は、前記半導体基板の前記層間絶縁膜および前記引出し電極が形成された面上に、前記引出し電極の除去された位置であって前記埋込み電極を形成するべく予め定められる位置に開口部を有するレジストマスクを形成する工程では、
前記レジストマスクを、前記引出し電極が露出しないように形成することを特徴とする。
【００２９】
さらに本発明は、前記引出し電極と前記導電層とを電気的に接続する表面配線を形成する工程の後に、
前記表面配線が形成された面の反対側の前記半導体基板の表面を、前記導電層が露出するまで後退させる工程をさらに含むことを特徴とする。
【００３０】
さらに本発明は、前記レジストマスクを除去する工程は、
溶剤を用いて前記レジストマスクを剥離する工程であることを特徴とする。
【００３１】
さらに本発明は、前記深孔に導電層を形成する工程は、
前記深孔に導電性材料を充填する工程を含むことを特徴とする。
【００３２】
さらに本発明は、前記深孔に導電層を形成する工程は、
前記深孔に導電性材料を充填する工程の後に、前記導電性材料を加熱する工程をさらに含み、
前記導電性材料は、粒子径が１ｎｍ以上１０ｎｍ以下である導電性粒子を含むことを特徴とする。
【００３３】
さらに本発明は、前記導電層は、金、銀、銅およびニッケルのうちの少なくとも１つを主成分とすることを特徴とする。
【００３４】
さらに本発明は、半導体基板と、前記半導体基板に埋込まれるように設けられる埋込み電極とを有する半導体装置の製造方法であって、
半導体基板上に、前記埋込み電極を形成するべく予め定められる位置に開口部を有するレジストマスクを形成する工程と、
前記レジストマスクの形成された前記半導体基板をエッチングし、深孔を形成する工程と、
前記レジストマスクを残した状態で前記深孔に導電層を形成する工程と、
前記レジストマスクを除去する工程とを含むことを特徴とする半導体装置の製造方法である。
【００３５】
さらに本発明は、半導体基板と、前記半導体基板に設けられる素子と、前記半導体基板に設けられ前記素子に電気的に接続される信号配線と、前記半導体基板に埋込まれるように設けられ前記信号配線に電気的に接続される埋込み電極とを有する半導体装置の製造方法であって、
半導体基板に、素子および前記素子に電気的に接続される信号配線を形成する工程と、
前記半導体基板の前記信号配線が形成された面上に、前記埋込み電極を形成するべく予め定められる位置に開口部を有するレジストマスクを、前記信号配線を覆うように形成する工程と、
前記レジストマスクの形成された前記半導体基板をエッチングし、深孔を形成する工程と、
前記レジストマスクを残した状態で前記深孔に導電層を形成する工程と、
前記レジストマスクを除去する工程と、
前記信号配線と前記導電層とを電気的に接続する表面配線を形成する工程とを含むことを特徴とする半導体装置の製造方法である。
【００３６】
さらに本発明は、半導体基板と、前記半導体基板に設けられる素子と、前記半導体基板に設けられ前記素子に電気的に接続される引出し電極と、前記半導体基板の前記引出し電極の形成された位置に埋込まれるように設けられ前記引出し電極に電気的に接続される埋込み電極とを有する半導体装置の製造方法であって、
半導体基板に、素子および前記素子に電気的に接続される引出し電極を形成する工程と、
少なくとも前記埋込み電極を形成するべく予め定められる位置の前記引出し電極を除去する工程と、
前記半導体基板の前記引出し電極が形成された面上に、前記引出し電極の除去された位置であって前記埋込み電極を形成するべく予め定められる位置に開口部を有するレジストマスクを形成する工程と、
前記レジストマスクの形成された前記半導体基板をエッチングし、深孔を形成する工程と、
前記レジストマスクを残した状態で前記深孔に導電層を形成する工程と、
前記レジストマスクを除去する工程と、
前記引出し電極と前記導電層とを電気的に接続する表面配線を形成する工程とを含むことを特徴とする半導体装置の製造方法である。
【００３７】
さらに本発明は、前記表面配線を形成する工程の後に、
前記表面配線が形成された面の反対側の前記半導体基板の表面を、前記導電層が露出するまで後退させる工程をさらに含むことを特徴とする。
【発明の効果】
【００３８】
本発明によれば、基板に埋込まれるように設けられる埋込み電極は、埋込み電極を形成するべく予め定められる位置に開口部を有するレジストマスクを基板上に形成し、基板をエッチングして深孔を形成し、レジストマスクを残した状態で深孔に導電層を形成した後、レジストマスクを除去することによって形成される。深孔に導電層を形成する際には、深孔に臨む面以外の基板の表面および基板上に設けられる層の表面は、レジストマスクで覆われ保護されている。したがって、導電層を形成する際に用いられる導電性材料のうち、深孔に充填される以外の余剰の導電性材料は、深孔に臨む面以外の基板の表面および基板上に設けられる層の表面に付着することなく、レジストマスクの表面に付着し、レジストマスクを除去する際にリフトオフによって同時に除去される。このことによって、導電層を形成する際に用いられる導電性材料で、深孔に臨む面以外の基板の表面および基板上に設けられる層の表面を汚染することなく、埋込み電極を形成することができる。
【００３９】
たとえば、基板に素子、引出し電極および信号配線を形成した後に埋込み電極を形成する場合であっても、素子、引出し電極および信号配線が、深孔に導電層を形成する際に用いられる材料で汚染されることはないので、配線部での絶縁を確実に行い、信頼性の高い電気配線を形成することができ、配線間の短絡および素子の機能不良を防ぐことができる。特に、基板として半導体基板を用い、半導体基板の一方の表面に電極が露出する電荷結合素子などの撮像素子を形成した後に埋込み電極を形成する場合には、撮像素子面の汚染を防ぐことができるので、撮像素子の機能不良を防ぎ、不良品率を低減することができる。
【００４０】
また、深孔に導電層を形成する際には、レジストマスクをパターンマスクとして用いることができるので、他のマスクを用いることなく、深孔の部分のみに導電層を形成することができる。
【００４１】
また本発明によれば、素子と信号配線とが形成された基板に埋込まれるように設けられ、信号配線に電気的に接続される埋込み電極は、基板の信号配線が形成された面上に、埋込み電極を形成するべく予め定められる位置に開口部を有するレジストマスクを、信号配線を覆うように形成し、基板をエッチングして深孔を形成し、レジストマスクを残した状態で深孔に導電層を形成した後、レジストマスクを除去し、信号配線と導電層とを電気的に接続する表面配線を形成することによって形成される。深孔に導電層を形成する際には、深孔に臨む面以外の基板の表面、ならびに素子および信号配線の表面は、レジストマスクで覆われ保護されている。したがって、導電層を形成する際に用いられる導電性材料のうち、深孔に充填される以外の余剰の導電性材料は、深孔に臨む面以外の基板の表面、ならびに素子および信号配線の表面に付着することなく、レジストマスクの表面に付着し、レジストマスクを除去する際にリフトオフによって同時に除去される。
【００４２】
このことによって、導電層を形成する際に用いられる導電性材料で、深孔に臨む面以外の基板の表面、ならびに素子および信号配線の表面を汚染することなく、埋込み電極を形成することができる。したがって、配線部での絶縁を確実に行い、信頼性の高い電気配線を形成することができ、配線間の短絡および素子の機能不良を防ぐことができる。特に、基板として半導体基板を用い、半導体基板の一方の表面に電極が露出する電荷結合素子などの撮像素子を形成した後に埋込み電極を形成する場合には、撮像素子面の汚染を防ぐことができるので、撮像素子の機能不良を防ぎ、不良品率を低減することができる。
【００４３】
また、深孔に導電層を形成する際には、レジストマスクをパターンマスクとして用いることができるので、他のマスクを用いることなく、深孔の部分のみに導電層を形成することができる。
【００４４】
また本発明によれば、素子と引出し電極とが形成された基板の引出し電極の形成された位置に埋込まれるように設けられ、引出し電極に電気的に接続される埋込み電極は、少なくとも埋込み電極を形成するべく予め定められる位置の引出し電極を除去し、引出し電極の除去された位置であって埋込み電極を形成するべく予め定められる位置に開口部を有するレジストマスクを基板の引出し電極が形成された面上に形成し、基板をエッチングして深孔を形成し、レジストマスクを残した状態で深孔に導電層を形成した後、レジストマスクを除去し、引出し電極と導電層とを電気的に接続する表面配線を形成することによって形成される。深孔に導電層を形成する際には、深孔に臨む面以外の基板および引出し電極の表面、ならびに素子の表面は、レジストマスクで覆われ保護されている。したがって、導電層を形成する際に用いられる導電性材料のうち、深孔に充填される以外の余剰の導電性材料は、深孔に臨む面以外の基板および引出し電極の表面、ならびに素子の表面に付着することなく、レジストマスクの表面に付着し、レジストマスクを除去する際にリフトオフによって同時に除去される。
【００４５】
このことによって、導電層を形成する際に用いられる導電性材料で、深孔に臨む面以外の基板および引出し電極の表面、ならびに素子の表面を汚染することなく、埋込み電極を形成することができる。したがって、配線部での絶縁を確実に行い、信頼性の高い電気配線を形成することができ、配線間の短絡および素子の機能不良を防ぐことができる。特に、基板として半導体基板を用い、半導体基板の一方の表面に電極が露出する電荷結合素子などの撮像素子を形成した後に埋込み電極を形成する場合には、撮像素子面の汚染を防ぐことができるので、撮像素子の機能不良を防ぎ、不良品率を低減することができる。
【００４６】
また、深孔に導電層を形成する際には、レジストマスクをパターンマスクとして用いることができるので、他のマスクを用いることなく、深孔の部分のみに導電層を形成することができる。
【００４７】
また本発明によれば、表面配線を形成した後には、表面配線が形成された面の反対側の基板の表面を、導電層が露出するまで後退させる。このことによって、埋込み電極として、基板を貫通し、基板の一方の表面側に形成された信号配線または引出し電極を他方の表面側に引出すことのできる貫通電極を形成することができる。したがって、たとえば一方の表面側に撮像素子が設けられた半導体基板が単独で半導体装置として使用される場合に、この撮像素子に電圧を印加するための引出し電極または引出し電極を介して撮像素子に電気的に接続される信号配線を、貫通電極によって半導体基板の他方の表面側に引出し、他方の表面側に電源を設けることができるので、撮像素子が設けられた面側に電源を設ける場合に比べ、撮像素子を備える半導体装置を小型化することができる。また、貫通電極を介して複数の基板を積層することによって、３次元的な実装を行うことができるので、複数の基板を平面的に実装する場合に比べ、配線の長さを短縮することができる。また、実装形態を小型化し、装置を小型化および高密度化することができる。
【００４８】
また本発明によれば、基板上に設けられる層間絶縁膜に埋込まれるように設けられる埋込み電極は、埋込み電極を形成するべく予め定められる位置に開口部を有するレジストマスクを層間絶縁膜上に形成し、層間絶縁膜をエッチングして層間絶縁膜に深孔を形成し、レジストマスクを残した状態で深孔に導電層を形成した後、レジストマスクを除去することによって形成される。深孔に導電層を形成する際には、深孔に臨む面以外の層間絶縁膜の表面および層間絶縁膜上に設けられる層の表面は、レジストマスクで覆われ保護されている。したがって、導電層を形成する際に用いられる導電性材料のうち、深孔に充填される以外の余剰の導電性材料は、深孔に臨む面以外の層間絶縁膜の表面および層間絶縁膜上に設けられる層の表面に付着することなく、レジストマスクの表面に付着し、レジストマスクを除去する際にリフトオフによって同時に除去される。このことによって、導電層を形成する際に用いられる材料で深孔に臨む面以外の層間絶縁膜の表面および層間絶縁膜上に設けられる層の表面を汚染することなく、埋込み電極を形成することができる。
【００４９】
たとえば、層間絶縁膜の表面に引出し電極または信号配線を形成した後に、これらの引出し電極または信号配線から基板または下層の層間絶縁膜に達する埋込み電極を形成する場合であっても、層間絶縁膜の表面の引出し電極または信号配線が、深孔に導電層を形成する際に用いられる材料で汚染されることはないので、配線間の短絡の無い信頼性の高い多層配線を形成することができる。
【００５０】
また、深孔に導電層を形成する際には、レジストマスクをパターンマスクとして用いることができるので、他のマスクを用いることなく、深孔の部分のみに導電層を形成することができる。
【００５１】
また本発明によれば、素子と層間絶縁膜と引出し電極とが形成された半導体基板の引出し電極の形成された位置に埋込まれるように設けられ、引出し電極に電気的に接続される埋込み電極は、少なくとも埋込み電極を形成するべく予め定められる位置の引出し電極を除去し、引出し電極の除去された位置であって埋込み電極を形成するべく予め定められる位置に開口部を有するレジストマスクを半導体基板の層間絶縁膜および引出し電極が形成された面上に形成し、レジストマスクの開口部に対応する部分の層間絶縁膜を除去し、半導体基板をエッチングして深孔を形成し、レジストマスクを残した状態で深孔に孔内絶縁膜を形成し、孔内絶縁膜の形成された深孔に導電層を形成した後、レジストマスクを除去し、引出し電極と導電層とを電気的に接続する表面配線を形成することによって形成される。深孔に孔内絶縁膜および導電層を形成する際には、深孔に臨む面以外の半導体基板、層間絶縁膜および引出し電極の表面は、レジストマスクで覆われ保護されている。したがって、孔内絶縁膜および導電層を形成する際に用いられる絶縁性材料および導電性材料のうち、深孔に充填される以外の余剰の絶縁性材料および導電性材料は、深孔に臨む面以外の半導体基板、層間絶縁膜および引出し電極の表面に付着することなく、レジストマスクの表面に付着し、レジストマスクを除去する際にリフトオフによって同時に除去される。
【００５２】
このことによって、孔内絶縁膜および導電層を形成する際に用いられる絶縁性材料および導電性材料で、深孔に臨む面以外の半導体基板、層間絶縁膜および引出し電極の表面を汚染することなく、埋込み電極を形成することができる。したがって、配線部での絶縁を確実に行い、信頼性の高い電気配線を形成することができ、配線間の短絡および素子の機能不良を防ぐことができる。特に、素子として、半導体基板の一方の表面に電極が露出する電荷結合素子などの撮像素子を形成した後に埋込み電極を形成する場合には、撮像素子面の汚染を防ぐことができるので、撮像素子の機能不良を防ぎ、不良品率を低減することができる。
【００５３】
また、深孔に孔内絶縁膜および導電層を形成する際には、レジストマスクをパターンマスクとして用いることができるので、他のマスクを用いることなく、深孔の部分のみに絶縁膜および導電層を形成することができる。
【００５４】
また本発明によれば、レジストマスクは、引出し電極が露出しないように形成される。引出し電極の一部、たとえば引出し電極の深孔に臨む面が露出するようにレジストマスクが形成される場合、深孔に孔内絶縁膜を形成する際に、深孔の深さを超えて引出し電極の形成されている高さまで孔内絶縁膜を形成すると、孔内絶縁膜が引出し電極に接して形成されるので、レジストマスクの除去後に露出する引出し電極の表面積は、孔内絶縁膜と接触する面積の分だけ小さくなる。したがって、レジストマスクの除去後に形成される表面配線と引出し電極との接触面積も小さくなる。
【００５５】
しかしながら、本発明の埋込み電極の形成方法では、前述のようにレジストマスクは引出し電極が露出しないように形成されるので、深孔に孔内絶縁膜を形成する際に、深孔の深さを超えて引出し電極の形成されている高さまで孔内絶縁膜を形成しても、孔内絶縁膜は、レジストマスクに接して形成され、引出し電極に接して形成されることはない。したがって、引出し電極の一部が露出するようにレジストマスクを形成する場合に比べ、レジストマスクの除去後に露出する引出し電極の表面積を大きくすることができるので、レジストマスクの除去後に形成される表面配線と引出し電極との接触面積を大きくし、引出し電極と表面配線との接続部分の電気抵抗を小さくすることができる。
【００５６】
また本発明によれば、表面配線を形成した後には、表面配線が形成された面の反対側の半導体基板の表面を、導電層が露出するまで後退させる。このことによって、埋込み電極として、半導体基板を貫通し、半導体基板の一方の表面側に形成された引出し電極を他方の表面側に引出すことのできる貫通電極を形成することができる。したがって、たとえば一方の表面側に撮像素子が設けられた半導体基板が単独で半導体装置として使用される場合に、この撮像素子に電圧を印加するための引出し電極を貫通電極によって半導体基板の他方の表面側に引出し、他方の表面側に電源を設けることができるので、撮像素子が設けられた面側に電源を設ける場合に比べ、撮像素子を備える半導体装置を小型化することができる。また、貫通電極を介して複数の半導体基板を積層することによって、３次元的な実装を行うことができるので、複数の半導体基板を平面的に実装する場合に比べ、配線の長さを短縮することができる。また、実装形態を小型化し、半導体装置を小型化および高密度化することができる。
【００５７】
また本発明によれば、レジストマスクは、溶剤を用いて剥離される。レジストマスクの表面に余剰の導電性材料および絶縁性材料などの付着物がある場合、アッシングなどのドライ方式の除去方法では付着物の下層に位置するレジストマスクを除去することは困難であるけれども、溶剤は、付着物の下層に浸透するので、付着物の下層に位置するレジストマスクも溶剤によって容易に剥離することができる。したがって、前述のように溶剤を用いてレジストマスクを剥離することによって、レジストマスクの表面に付着物がある場合であっても、レジストマスクを確実に除去することができるので、レジストマスクを除去する工程の後には、清浄な表面の基板および基板上に設けられる層を得ることができる。
【００５８】
また本発明によれば、深孔に設けられる導電層は、深孔に導電性材料を充填する工程を経て形成される。深孔に導電性材料を充填する際には、深孔の形成された位置以外の基板の表面は、レジストマスクで覆われているので、レジストマスクが形成されている高さまで導電性材料を充填することができる。すなわち、レジストマスクが無い場合に比べて、より多くの導電性材料を深孔の部分に供給することができる。したがって、たとえば導電性材料として導電性を有するペーストを用いた場合に、ペーストの硬化収縮を見込んで深孔の深さ以上にペーストを充填し、ペーストの硬化収縮によって導電層の表面が基板の表面から凹んだ状態になることを防ぐことができるので、表面配線によって導電層と信号配線または引出し電極とを接続する際の接続不良を防止することができる。
【００５９】
また本発明によれば、深孔に設けられる導電層は、深孔に、粒子径が１ｎｍ以上１０ｎｍ以下である導電性粒子を含む導電性材料を充填した後、導電性材料を加熱することによって形成される。粒子径が１ｎｍ以上１０ｎｍ以下であるような極めて小さい導電性粒子は、充填された際に占める全体積に対する表面積の割合がバルク金属よりも高いので、バルク金属の融点よりもかなり低い温度で融着現象が発生する。したがって、粒子径が１ｎｍ以上１０ｎｍ以下である導電性粒子を含む導電性材料を用いることによって、導電性材料としてバルク金属を用いた場合よりもかなり低い温度で導電性粒子を融合させることができるので、基板などに熱損傷を与えることなく、バルク金属並みの導電率を有し、ボイドと呼ばれる気孔のほとんどない導電膜として、導電層を形成することができる。
【００６０】
また本発明によれば、導電層は、金、銀、銅およびニッケルのうちの少なくとも１つを主成分とするので、低抵抗の埋込み電極を形成することができる。このような埋込み電極を配線として用いることによって、半導体装置などの装置の動作を高速化することができる。
【００６１】
また本発明によれば、半導体基板に埋込まれるように設けられる埋込み電極を有する半導体装置は、半導体基板上に、埋込み電極を形成するべく予め定められる位置に開口部を有するレジストマスクを形成する工程と、レジストマスクの形成された半導体基板をエッチングし、深孔を形成する工程と、レジストマスクを残した状態で深孔に導電層を形成する工程と、レジストマスクを除去する工程とを経て製造される。深孔に導電層を形成する際には、深孔に臨む面以外の半導体基板の表面および半導体基板上に設けられる層の表面は、レジストマスクで覆われ保護されている。したがって、導電層を形成する際に用いられる導電性材料のうち、深孔に充填される以外の余剰の導電性材料は、深孔に臨む面以外の半導体基板の表面および半導体基板上に設けられる層の表面に付着することなく、レジストマスクの表面に付着し、レジストマスクを除去する際にリフトオフによって同時に除去される。このことによって、導電層を形成する際に用いられる導電性材料で、深孔に臨む面以外の半導体基板の表面および半導体基板上に設けられる層の表面を汚染することなく、埋込み電極を有する半導体装置を製造することができる。
【００６２】
たとえば、半導体基板に素子、引出し電極および信号配線を形成した後に埋込み電極を形成する場合であっても、素子、引出し電極および信号配線が、深孔に導電層を形成する際に用いられる材料で汚染されることはないので、配線部での絶縁を確実に行い、信頼性の高い電気配線を形成することができ、配線間の短絡および素子の機能不良を防ぐことができる。特に、半導体基板の一方の表面に電極が露出する電荷結合素子などの撮像素子を形成した後に埋込み電極を形成して半導体装置を製造する場合には、撮像素子面の汚染を防ぐことができるので、撮像素子の機能不良を防ぎ、不良品率を低減することができる。
【００６３】
また、深孔に導電層を形成する際には、レジストマスクをパターンマスクとして用いることができるので、他のマスクを用いることなく、深孔の部分のみに導電層を形成することができる。したがって、フォトマスクを用いて導電層をパターニングする場合に比べ、半導体装置の製造原価を抑えることができる。
【００６４】
また本発明によれば、半導体基板に埋込まれるように設けられ信号配線に電気的に接続される埋込み電極を有する半導体装置は、半導体基板に素子および信号配線を形成する工程と、半導体基板の信号配線が形成された面上に、埋込み電極を形成するべく予め定められる位置に開口部を有するレジストマスクを、信号配線を覆うように形成する工程と、レジストマスクの形成された半導体基板をエッチングし、深孔を形成する工程と、レジストマスクを残した状態で深孔に導電層を形成する工程と、レジストマスクを除去する工程と、信号配線と導電層とを電気的に接続する表面配線を形成する工程とを経て製造される。深孔に導電層を形成する際には、深孔に臨む面以外の半導体基板の表面、ならびに素子および信号配線の表面は、レジストマスクで覆われ保護されている。したがって、導電層を形成する際に用いられる導電性材料のうち、深孔に充填される以外の余剰の導電性材料は、深孔に臨む面以外の半導体基板の表面、ならびに素子および信号配線の表面に付着することなく、レジストマスクの表面に付着し、レジストマスクを除去する際にリフトオフによって同時に除去される。
【００６５】
このことによって、導電層を形成する際に用いられる導電性材料で、深孔に臨む面以外の半導体基板の表面、ならびに素子および信号配線の表面を汚染することなく、埋込み電極を有する半導体装置を製造することができる。したがって、配線部での絶縁を確実に行い、信頼性の高い電気配線を形成することができ、配線間の短絡および素子の機能不良を防ぐことができる。特に、半導体基板の一方の表面に電極が露出する電荷結合素子などの撮像素子を形成した後に埋込み電極を形成して半導体装置を製造する場合には、撮像素子面の汚染を防ぐことができるので、撮像素子の機能不良を防ぎ、不良品率を低減することができる。
【００６６】
また、深孔に導電層を形成する際には、レジストマスクをパターンマスクとして用いることができるので、他のマスクを用いることなく、深孔の部分のみに導電層を形成することができる。したがって、フォトマスクを用いて導電層をパターニングする場合に比べ、半導体装置の製造原価を抑えることができる。
【００６７】
また本発明によれば、半導体基板の引出し電極の形成された位置に埋込まれるように設けられ引出し電極に電気的に接続される埋込み電極を有する半導体装置は、半導体基板に、素子および引出し電極を形成する工程と、少なくとも埋込み電極を形成するべく予め定められる位置の引出し電極を除去する工程と、半導体基板の引出し電極が形成された面上に、引出し電極の除去された位置であって埋込み電極を形成するべく予め定められる位置に開口部を有するレジストマスクを形成する工程と、レジストマスクの形成された半導体基板をエッチングし、深孔を形成する工程と、レジストマスクを残した状態で深孔に導電層を形成する工程と、レジストマスクを除去する工程と、引出し電極と導電層とを電気的に接続する表面配線を形成する工程とを経て製造される。深孔に導電層を形成する際には、深孔に臨む面以外の半導体基板および引出し電極の表面、ならびに素子の表面は、レジストマスクで覆われ保護されている。したがって、導電層を形成する際に用いられる導電性材料のうち、深孔に充填される以外の余剰の導電性材料は、深孔に臨む面以外の半導体基板および引出し電極の表面、ならびに素子の表面に付着することなく、レジストマスクの表面に付着し、レジストマスクを除去する際にリフトオフによって同時に除去される。
【００６８】
このことによって、導電層を形成する際に用いられる導電性材料で、深孔に臨む面以外の半導体基板および引出し電極の表面、ならびに素子の表面を汚染することなく、埋込み電極を有する半導体装置を製造することができる。したがって、配線部での絶縁を確実に行い、信頼性の高い電気配線を形成することができ、配線間の短絡および素子の機能不良を防ぐことができる。特に、半導体基板の一方の表面に電極が露出する電荷結合素子などの撮像素子を形成した後に埋込み電極を形成して半導体装置を製造する場合には、撮像素子面の汚染を防ぐことができるので、撮像素子の機能不良を防ぎ、不良品率を低減することができる。
【００６９】
また、深孔に導電層を形成する際には、レジストマスクをパターンマスクとして用いることができるので、他のマスクを用いることなく、深孔の部分のみに導電層を形成することができる。したがって、フォトマスクを用いて導電層をパターニングする場合に比べ、半導体装置の製造原価を抑えることができる。
【００７０】
また本発明によれば、表面配線を形成した後には、表面配線が形成された面の反対側の半導体基板の表面を、導電層が露出するまで後退させる。このことによって、埋込み電極として、半導体基板を貫通し、半導体基板の一方の表面側に形成された信号配線または引出し電極を他方の表面側に引出すことのできる貫通電極を有する半導体装置を得ることができる。したがって、たとえば一方の表面側に撮像素子が設けられた半導体基板が単独で半導体装置として使用される場合に、この撮像素子に電圧を印加するための引出し電極または引出し電極を介して撮像素子に電気的に接続される信号配線を、貫通電極によって半導体基板の他方の表面側に引出し、他方の表面側に電源を設けることができるので、撮像素子が設けられた面側に電源を設ける場合に比べ、撮像素子を備える半導体装置を小型化することができる。また、貫通電極を介して複数の半導体基板を積層することによって、３次元的に実装された半導体装置を得ることができるので、複数の半導体基板が平面的に実装された半導体装置に比べ、配線の長さを短縮することができ、半導体装置の動作を高速化し、半導体装置が搭載された電子機器の高機能化および動作の高速化を実現することができる。また、実装形態を小型化し、半導体装置を小型化および高密度化することができる。
【発明を実施するための最良の形態】
【００７１】
以下、図面を参照して、本発明の実施の形態を説明するけれども、本発明はこれに限定されるものではない。
【００７２】
図１は、貫通電極２を有する半導体装置１の構成を模式的に示す概略断面図である。半導体装置１は、回路基板２６と、回路基板２６上に積層される半導体チップ２５ａ，２５ｂ，２５ｃとを含んで構成される。半導体チップ２５ａ，２５ｂ，２５ｃは、それぞれ半導体基板１１と、図示しない半導体素子と、半導体素子を覆うように設けられる層間絶縁膜１２と、層間絶縁膜１２上に設けられ半導体素子に電気的に接続される信号配線１３と、半導体基板１１を厚み方向に貫通する貫通電極２と、貫通電極２と半導体基板１１とを絶縁する孔内絶縁膜１６と、層間絶縁膜１２上に設けられ貫通電極２と信号配線１３とを電気的に接続する表面配線１８とを含んで構成される。回路基板２６には、半導体素子などで構成される図示しない電子回路が設けられている。半導体チップ２５ａ，２５ｂ，２５ｃの各半導体基板１１は、回路基板２６上に、貫通電極２、表面配線１８および突起電極２７を介して紙面に向かって上下方向に積層されている。
【００７３】
このように、貫通電極２、表面配線１８および突起電極２７を介して半導体チップ２５ａ，２５ｂ，２５ｃの各半導体基板１１を回路基板２６上に積層することによって、３次元的に実装された半導体装置１を得ることができる。したがって、複数の半導体基板が回路基板２６上に平面的に実装された半導体装置に比べ、配線の長さを短縮することができ、半導体装置１の動作を高速化し、半導体装置１が搭載された電子機器の高機能化および動作の高速化を実現することができる。また、実装形態を小型化し、半導体装置１を小型化および高密度化することができる。
【００７４】
図１に示すような半導体装置を製造する本発明の半導体装置の製造方法は、本発明の埋込み電極の形成方法を用いるものであり、以下ではまず本発明の埋込み電極の形成方法について説明する。なお、本明細書において、埋込み電極とは、半導体基板などの基板または層に埋込まれるように設けられる電極のことであり、図１に示す貫通電極２のように基板または層を貫通する電極、および基板または層を貫通せず、基板または層の一方の表面側から基板の内部に達する電極のいずれであってもよい。
【００７５】
本発明の実施の第１の形態である埋込み電極の形成方法では、基板を貫通する貫通電極２の形成方法について説明する。図２〜図１１は、貫通電極２の形成における各工程の状態を模式的に示す断面図である。図２は、半導体基板１１上に、層間絶縁膜１２および信号配線１３を形成した状態を示す図である。まず、半導体基板１１に、図示しない半導体素子を形成した後、半導体基板１１の半導体素子が形成された面上に、半導体素子を覆うように層間絶縁膜１２を形成する。次いで、層間絶縁膜１２上の予め定められる位置に、半導体素子に電気的に接続される信号配線１３を形成する。
【００７６】
半導体基板１１は、たとえばシリコン（化学式：Ｓｉ）ウェハなどの半導体材料から成る基板である。層間絶縁膜１２は、半導体素子の表面を絶縁するとともに、保護するために設けられる絶縁性材料から成る膜であり、典型的には二酸化ケイ素（化学式：ＳｉＯ２）で構成される。信号配線１３は、半導体素子から信号を取出して図示しない電子回路に伝送するため、または半導体素子と電源とを電気的に接続するために設けられる電気配線である。信号配線１３は、たとえばアルミニウム（元素記号：Ａｌ）などの導電性材料から成り、例えば、スパッタにより形成される。
【００７７】
図３は、レジストマスク１４を形成した状態を示す図である。半導体基板１１の層間絶縁膜１２および信号配線１３が形成された面上に、図３に示すように、貫通電極２を形成するべく予め定められる位置（以下、このような位置を形成予定位置とも称する）に開口部１４ａを有するレジストマスク１４を、信号配線１３を覆うように形成する。レジストマスク１４は、たとえばレジストをスピンコート法などによって半導体基板１１の層間絶縁膜１２および信号配線１３が形成された面上に塗布した後、フォトリソグラフィ法によって選択的に除去することによって形成される。なお、レジストマスク１４を構成する材料の種類、ならびにレジストの露光または現像の方法については、特に制限しない。
【００７８】
本実施形態では、後述する図４に示す工程だけでなく、図５に示す工程においてもこのレジストマスク１４を用いてエッチング処理を施すので、たとえば膜厚Ｃ１が２０〜３０μｍ程度の厚めにレジストマスク１４を形成する。このようにレジストマスク１４を厚めに形成することによって、図４および図５に示すエッチング工程において、開口部１４ａ以外の位置のレジストマスク１４が除去されて開口されることを防ぎ、開口部１４ａ以外の位置の層間絶縁膜１２および信号配線１３が露出することを防止することができる。
【００７９】
図４は、層間絶縁膜１２をエッチングした状態を示す図である。レジストマスク１４をパターンマスクとして層間絶縁膜１２をエッチングし、レジストマスク１４の開口部１４ａに対応する部分の層間絶縁膜１２を除去する。これによって、層間絶縁膜１２がレジストマスク１４のパターンに対応して開口され、貫通電極２の形成予定位置の半導体基板１１が露出する。層間絶縁膜１２のエッチングは、たとえば四フッ化炭素（化学式：ＣＦ４）などのフッ素系ガスを用いたプラズマエッチングなどによって行われる。
【００８０】
図５は、深孔１５を形成した状態を示す図である。前工程で用いたレジストマスク１４をパターンマスクとして半導体基板１１をエッチングし、層間絶縁膜１２のレジストマスク１４を臨む表面から層間絶縁膜１２を貫通して半導体基板１１の内部の予め定められる部分に達する深孔１５を形成する。すなわち、深孔１５は、半導体基板１１の層間絶縁膜１２を臨む表面からの深さＤ１が、半導体基板１１の厚みＴ１よりも小さく（Ｄ１＜Ｔ１）なっている。半導体基板１１のエッチングは、たとえば六フッ化硫黄（化学式：ＳＦ６）などのフッ素系ガスを用いた反応性イオンエッチング（Reactive Ion Etching；略称：ＲＩＥ）などの異方性エッチングによって行われる。深孔１５は、たとえば開口が約７０μｍ角、すなわち図５の紙面に向かって左右方向の長さｓ１１および紙面に垂直な方向の長さｓ１２がともに約７０μｍであって、半導体基板１１の層間絶縁膜１２を臨む表面からの深さＤ１が約１００μｍになるように形成される。
【００８１】
図６は、深孔１５に孔内絶縁膜１６を形成した状態を示す図である。深孔１５が形成された半導体基板１１に対して、前工程で用いたレジストマスク１４を除去せずに残した状態で、図６に示すように深孔１５の壁面を覆うように孔内絶縁膜１６を形成する。ここで、深孔１５の壁面とは、深孔１５に臨む層間絶縁膜１２の表面および深孔１５に臨む半導体基板１１の表面のうち、図６の紙面に向かって上下方向である半導体基板１１の厚み方向に略平行な面のことである。
【００８２】
孔内絶縁膜１６は、たとえば以下のようにして形成される。図７は、孔内絶縁膜１６を形成する方法を模式的に示す図である。図７（ａ）に示すように、深孔１５に対応する部分が開口されたスクリーンマスク１９をパターンマスクとして用い、感光性の絶縁性材料２０を選択的に深孔１５に充填する。感光性の絶縁性材料２０としては、たとえば感光性のポリイミド、または永久レジストとして使用される感光性のエポキシ樹脂、エポキシアクリレート樹脂もしくはウレタンアクリレート樹脂などの感光性樹脂が用いられる。
【００８３】
深孔１５に感光性の絶縁性材料２０を充填する方法としては、深孔１５の底部まで充分に感光性の絶縁性材料２０を充填するために、真空印刷技法を用いることが好ましい。真空印刷技法を用いる場合、深孔１５の形成された半導体基板１１全体を大気圧よりも減圧された状態下に置き、この状態下で、スクリーンマスク１９の開口部からスキージ２１によって感光性の絶縁性材料２０を深孔１５に塗布する。このとき、感光性の絶縁性材料２０は、深孔１５の上部に蓋をするように塗布され、深孔１５の底部までは充填されない。次いで、半導体基板１１の周囲の圧力を大気圧に戻す。これによって、感光性の絶縁性材料２０の充填されていない深孔１５の下部の空間と、深孔１５の上部に充填された感光性の絶縁性材料２０の晒される深孔１５の外部の空間との間に差圧が発生する。この差圧によって深孔１５の下部に向かう押込み力が感光性の絶縁性材料２０に対して働くので、深孔１５の底部まで感光性の絶縁性材料２０を充填することができる。
【００８４】
このようにして深孔１５に感光性の絶縁性材料２０を充填した後、図７（ｂ）に示すように、フォトマスク２２を介して矢符２３方向に光を照射することによって、感光性の絶縁材料２０を選択的に露光する。本実施形態では、感光性の絶縁性材料２０として、露光された部分が現像液に対して可溶性に変化する感光性を有するものを用い、フォトマスク２２として、深孔１５の開口寸法よりも小さい開口寸法を有するものを用いている。なお、フォトマスク２２の開口形状は、感光性の絶縁性材料２０の感光性に応じて適宜選定される。
【００８５】
次いで、露光された部分を現像液によって除去し、深孔１５に充填された感光性の絶縁性材料２０に、図７（ｃ）に示すように内部空間１６ａを形成する。これによって、前述の図６に示すように、深孔１５の壁面に孔内絶縁膜１６が形成される。
【００８６】
図８は、導電プラグ１７を形成した状態を示す図である。レジストマスク１４を残した状態で、孔内絶縁膜１６の形成された深孔１５、すなわち孔内絶縁膜１６の内部空間１６ａに、前述の図７（ａ）に示す感光性の絶縁性材料２０を深孔１５に充填する工程と同様に、深孔１５に対応する部分が開口されたスクリーンマスクをパターンマスクとして用いて導電性材料を充填し、必要に応じて加熱し、導電層である導電プラグ１７を形成する。この導電プラグ１７は、半導体基板１１の内部側の端部が後述する図１１に示す工程において露出されて、半導体基板１１を貫通する貫通電極２になる。このように半導体基板を貫通する状態になった導電プラグを、本明細書では共通して貫通電極と呼ぶ。
【００８７】
導電性材料を深孔１５に充填する際にも、前述の真空印刷技法を用いることが好ましい。真空印刷技法を用いることによって、深孔１５の底部まで導電性材料を充填することができる。また真空印刷技法を用いると、導電性材料中の気体成分が真空状態に晒されることによって低減されるので、深孔１５に導電性材料を充填する時のボイドと呼ばれる気孔の発生を低減することが可能である。
【００８８】
導電プラグ１７となる導電性材料は、金、銀、銅およびニッケルのうちの少なくとも１つを主成分とすることが好ましい。これらを主成分とすることによって、低抵抗の貫通電極２を形成することができる。このような貫通電極２を配線として用いることによって、半導体装置１の動作を高速化することができる。
【００８９】
導電性材料としては、導電性粒子そのものを用いてもよく、また導電性粒子を含むペーストなどを用いてもよい。導電性粒子を含むペーストとしては、導電性粒子が溶剤中に固体状態で含有されているもの、たとえば導電性粒子が熱硬化性樹脂とともに有機溶剤に分散されたものが用いられる。なお、導電性材料として用いられる導電性を有するペーストは、導電性粒子を含むペーストに限定されるものではなく、金属が溶剤に溶け込んでいるもののように、微小金属粒子を導電性粒子として析出させるものをペースト状にしたものであってもよい。
【００９０】
導電性粒子は、サブミクロンサイズからナノサイズの粒子径であることが好ましく、粒子径が１ｎｍ以上１０ｎｍ以下の粒子を含むことが特に好ましい。このような粒子径を有する極めて小さい導電性粒子は、充填された際に占める全体積に対する表面積の割合がバルク金属よりも高いので、バルク金属とは異なる挙動を示す。すなわち、バルク金属の融点よりもかなり低い温度で融着現象が発生する。したがって、このような粒子径の導電性粒子を含む導電性材料を用いることによって、導電性材料としてバルク金属を用いた場合よりもかなり低い温度で導電性粒子を融合させることができるので、半導体基板１１および半導体基板１１に設けられる半導体素子などに熱損傷を与えることなく、バルク金属並みの導電率を有し、ボイドのほとんどない導電膜として、導電プラグ１７を形成することができる。
【００９１】
また、深孔１５に導電性材料を充填する際には、図８に示すように深孔１５が形成された位置以外の層間絶縁膜１２および半導体基板１１の表面は、レジストマスク１４で覆われているので、レジストマスク１４が形成されている高さまで導電性材料を充填することができる。すなわち、レジストマスク１４が無い場合に比べて、より多くの導電性材料を深孔１５の部分に供給することができる。したがって、たとえば導電性材料として導電性を有するペーストを用いた場合に、ペーストの硬化収縮を見込んで、深孔１５の層間絶縁膜１２のレジストマスク１４を臨む表面からの深さＥ１、すなわち層間絶縁膜１２の膜厚Ｂ１と深孔１５の半導体基板１１の層間絶縁膜１２を臨む表面からの深さＤ１との和（Ｂ１＋Ｄ１）以上にペーストを充填し、ペーストの硬化収縮によって導電プラグ１７の表面が層間絶縁膜１２の表面から凹んだ状態になることを防ぐことができるので、後述する図１０に示す工程において表面配線１８によって導電プラグ１７と信号配線１３とを接続する際の接続不良を防止することができる。
【００９２】
図９は、レジストマスク１４を除去した状態を示す図である。図８に示すレジストマスク１４を除去する。これによって、図９に示すように、レジストマスク１４に覆われていた信号配線１３および層間絶縁膜１２が露出する。レジストマスク１４の除去方法としては、溶剤を用いて剥離させる方法またはアッシングなどのドライ方式の除去方法などが用いられる。これらの中でも、溶剤を用いて剥離させる方法が好適に用いられる。溶剤としては、層間絶縁膜１２および孔内絶縁膜１６と比較してレジストマスク１４の方が選択的に溶解されるものを使用する。このような溶剤を用いることによって、レジストマスク１４を剥離させる際に層間絶縁膜１２および孔内絶縁膜１６が溶剤によって溶解されることを防ぐことができる。
【００９３】
図１０は、表面配線１８を形成した状態を示す図である。レジストマスク１４が除去されて露出した層間絶縁膜１２の表面に、図１０に示すように、信号配線１３と導電プラグ１７とを結線するように表面配線１８を形成する。表面配線１８は、導電性材料から成り、導電性を有するペーストをスクリーン印刷するなどの簡単な方法で形成することが可能である。
【００９４】
図１１は、貫通電極２を形成した状態を示す図である。表面配線１８が形成された面の反対側の半導体基板１１の表面を、図１０に示す導電プラグ１７の半導体基板１１の内部側の端部が露出するまで研磨し、後退させる。これによって、導電プラグ１７は、半導体基板１１を貫通する状態となり、半導体基板１１の一方の表面側に形成された信号配線１３を他方の表面側に引出すことのできる貫通電極２になる。
【００９５】
なお、このように導電プラグ１７を露出させるために、表面配線１８が形成された面の反対側の半導体基板１１の表面を後退させて、半導体基板１１を薄型化する場合、機械的強度が弱くなり、工程の途中で半導体基板１１が損傷する危険性が高い。したがって、こうした危険を回避するために、半導体基板１１の表面配線１８が形成された面側に平滑な石英ガラスなどから成る補強板を接着剤などで貼付けて補強し、この状態で半導体基板１１に機械的研磨および化学的研磨を合わせて実施することが好ましい。
【００９６】
以上のように、本実施形態による貫通電極２の形成方法では、図６〜図８に示す工程において、深孔１５に孔内絶縁膜１６および導電プラグ１７を形成する際には、深孔１５に臨む面以外の層間絶縁膜１２の表面および信号配線１３の表面は、レジストマスク１４で覆われ保護されている。したがって、孔内絶縁膜１６および導電プラグ１７を形成する際に用いられる絶縁性材料および導電性材料のうち、深孔１５に充填される以外の余剰の絶縁性材料および導電性材料は、深孔１５に臨む面以外の層間絶縁膜１２の表面および信号配線１３の表面に付着することなく、レジストマスク１４の表面に付着し、レジストマスク１４を除去する際にリフトオフによって同時に除去される。
【００９７】
このことによって、孔内絶縁膜１６および導電プラグ１７を形成する際に用いられる絶縁性材料および導電性材料で、深孔１５に臨む面以外の層間絶縁膜１２の表面および信号配線１３の表面を汚染することなく、貫通電極２を形成することができる。すなわち、本実施形態のように、信号配線１３を形成した後に貫通電極２を形成する場合であっても、信号配線１３が、深孔１５に孔内絶縁膜１６および導電プラグ１７を形成する際に用いられる材料で汚染されることはないので、信号配線１３の設けられる配線部での絶縁を確実に行い、信頼性の高い電気配線を形成することができ、配線間の短絡を防ぐことができる。
【００９８】
特に、半導体素子として、半導体基板１１の一方の表面側に電極が露出する電荷結合素子などの撮像素子を形成した後に貫通電極２を形成する場合には、撮像素子面の汚染を防ぐことができるので、撮像素子の機能不良を防ぎ、不良品率を低減することができる。なお、撮像素子が設けられた半導体基板１１は、図１に示す半導体装置１の最上部の半導体チップ２５ａとして、または他の半導体基板１１と積層されることなく単独で半導体装置として使用される。撮像素子が設けられた半導体基板１１が単独で半導体装置として使用される場合に、図１１に示すように半導体基板１１に貫通電極２を形成することによって、撮像素子に電圧を印加するための電極に電気的に接続される信号配線１３を半導体基板１１の他方の表面側に引出し、他方の表面側に電源を設けることができる。したがって、撮像素子が設けられた面側に電源を設ける場合に比べ、撮像素子を備える半導体装置を小型化することができる。
【００９９】
以上に述べたように、本実施形態では、図７（ａ）に示す深孔１５に感光性の絶縁性材料２０を充填する工程において、スクリーンマスク１９をパターンマスクとして用いるけれども、図１２に示すように、レジストマスク１４をパターンマスクとして用いてもよい。また図８に示す深孔１５に導電性材料を充填する工程においても同様に、レジストマスク１４をパターンマスクとして用いてもよい。このようにレジストマスク１４をパターンマスクとして用いることによって、スクリーンマスク１９などの他のマスクを用いることなく、深孔１５の部分のみに孔内絶縁膜１６および導電プラグ１７を形成することができる。したがって、たとえば半導体基板１１の信号配線１３が形成された面全体に導電層を形成した後フォトマスクを用いて導電層をパターニングすることによって導電プラグ１７を形成する場合に比べ、半導体装置の製造原価を抑えることができる。
【０１００】
このようにレジストマスク１４をパターンマスクに用いて感光性の絶縁性材料２０を充填すると、図１２に示すように、孔内絶縁膜１６を形成する際に用いられる感光性の絶縁性材料２０のうち、深孔１５に塗布されない余剰の感光性の絶縁性材料２０は、レジストマスク１４の表面に付着する。同様に、導電プラグ１７を形成する際に用いられる導電性材料のうち、深孔１５に塗布されない余剰の導電性材料も、レジストマスク１４の表面に付着する。
【０１０１】
レジストマスク１４の表面に余剰の感光性の絶縁性材料２０および導電性材料などの付着物２０ａがある場合、プラズマアッシャなどを用いたドライ方式の除去方法では、付着物２０ａの下層に位置するレジストマスク１４を除去することは困難である。一方、前述のように溶剤を用いてレジストマスク１４を剥離させる方法では、アッシングと比較して、溶剤が付着物２０ａの下層に浸透していく効果が高いので、付着物２０ａの下層に位置するレジストマスク１４も溶剤によって容易に剥離することができ、レジストマスク１４の表面に付着した付着物２０ａをレジストマスク１４の剥離と同時にリフトオフによって除去することができる。したがって、溶剤を用いてレジストマスク１４を剥離させることによって、図１２に示すようにレジストマスク１４の表面に付着物２０ａがある場合であっても、レジストマスク１４を確実に除去することができるので、レジストマスク１４を除去する工程の後には、清浄な表面の層間絶縁膜１２および信号配線１３を得ることができる。
【０１０２】
また、孔内絶縁膜１６は、本実施形態では、図７に示すように、感光性の絶縁性材料２０を深孔１５に充填した後、露光して内部空間１６ａを形成するべく予め定められる部分の感光性の絶縁性材料２０を除去することによって形成されるけれども、これに限定されることなく、たとえば深孔１５に絶縁性の樹脂などの絶縁性材料を充填し、硬化させた後、レーザなどによって内部空間１６ａを形成するべく予め定められる部分の絶縁性材料を除去することによって形成されてもよい。深孔１５に充填されて硬化される絶縁性材料としては、永久レジストとして使用される光硬化性樹脂または熱硬化性樹脂などが用いられる。
【０１０３】
また、孔内絶縁膜１６は、化学気相成長（Chemical Vapor Deposition；略称：ＣＶＤ）法を用いて形成されてもよい。図１３は、ＣＶＤ法による孔内絶縁膜１６の形成における各工程の状態を模式的に示す断面図である。図１３（ａ）に示すように、前述の図５に示す深孔１５が形成された半導体基板１１に対して、深孔１５の表面、すなわち深孔１５に臨む半導体基板１１および層間絶縁膜１２の表面を被覆するように絶縁性材料から成る絶縁膜２４を形成する。このとき、絶縁膜２４は、深孔１５の位置だけでなく、半導体基板１１のレジストマスク１４が形成された面全体に形成される。
【０１０４】
絶縁膜２４の形成された深孔１５に、図１３（ｂ）に示すように、前述の図８に示す導電プラグ１７を形成する工程と同様にスクリーンマスクまたはレジストマスク１４をパターンマスクとして用いて導電性材料を充填し、導電プラグ１７を形成する。
【０１０５】
次いで、溶剤を用いてレジストマスク１４を剥離すると、図１３（ｃ）に示す状態となる。このとき、図１３（ｂ）に示すレジストマスク１４の表面に形成された絶縁膜２４もレジストマスク１４と同時に剥離され、孔内絶縁膜１６が形成される。なお、この方法では、孔内絶縁膜１６は、深孔１５の壁面だけでなく、深孔１５の底面を含む深孔１５に臨む半導体基板１１の表面全体に形成される。
【０１０６】
この方法によると、図７に示す工程のように、フォトリソグラフィ工程によって導電性材料を充填するための内部空間１６ａを形成する必要がないので、簡単に孔内絶縁膜１６を形成することができる。また、深孔１５の壁面に一様な厚みの膜を容易に形成することができる。さらに、半導体基板１１との絶縁特性を向上させるために孔内絶縁膜１６の膜厚を厚くしたい場合にも、絶縁膜２４を形成する際の処理時間を長くするだけでよい。
【０１０７】
なお、孔内絶縁膜１６は、スプレー法を用いて形成されてもよい。スプレー法を用いて孔内絶縁膜１６を形成しても、ＣＶＤ法を用いた場合と同等の形状を得ることが可能である。
【０１０８】
また、導電プラグ１７もＣＶＤ法またはスプレー法によって形成されてもよい。ただし、ＣＶＤ法またはスプレー法を用いる場合、ＣＶＤ法またはスプレー法によって形成される導電膜で孔内絶縁膜１６の内部空間１６ａを隙間なく充填することは困難であるので、本実施形態のように、導電性材料を内部空間１６ａに充填することによって導電プラグ１７を形成する方が好ましい。
【０１０９】
本発明の実施の他の形態である半導体装置１の製造方法は、本実施形態の貫通電極２の形成方法を含み、さらに以下の工程を付帯するものである。すなわち、図１１に示す工程において貫通電極２が形成された半導体基板１１に、前述の図１に示すように所定の場所において電気的な接続が得られるように導電性材料から成る突起電極２７を突出させて形成し、半導体チップ２５ａ，２５ｂ，２５ｃを得る。得られた半導体チップ２５ａ，２５ｂ，２５ｃを、電子回路の形成された回路基板２６上に、貫通電極２、表面配線１８および突起電極２７を介して積層する。以上のようにして、半導体装置１を製造することができる。
【０１１０】
図１４は、貫通電極４を有する半導体装置３の構成を模式的に示す概略断面図である。半導体装置３は、回路基板４１と、回路基板４１上に積層される半導体チップ４０ａ，４０ｂとを含んで構成される。半導体チップ４０ａ，４０ｂは、それぞれ半導体基板３１と、図示しない半導体素子と、半導体素子を覆うように設けられる層間絶縁膜であるパッシベーション膜３２と、パッシベーション膜３２上に設けられ半導体素子に電気的に接続される引出し電極３３と、引出し電極３３の一部を覆うように設けられる保護膜３４と、引出し電極３３の形成された位置に設けられ半導体基板３１を厚み方向に貫通する貫通電極４と、貫通電極４と半導体基板３１とを絶縁する孔内絶縁膜３７と、貫通電極４と引出し電極３３とを電気的に接続する表面配線である導電プラグキャップ３９とを含んで構成される。また半導体基板３１の引出し電極３３が形成された面の反対側の表面上には、絶縁膜４２が形成されている。回路基板４１には、半導体素子などで構成される図示しない電子回路が設けられている。半導体チップ４０ａ，４０ｂの各半導体基板３１は、回路基板４１上に、貫通電極４、導電プラグキャップ３９、表面配線４３および突起電極４４を介して紙面に向かって上下方向に積層されている。
【０１１１】
このように、貫通電極４、導電プラグキャップ３９、表面配線４３および突起電極４４を介して半導体チップ４０ａ，４０ｂの各半導体基板３１を回路基板４１上に積層することによって、実施の第１形態と同様に、３次元的な実装を行うことができる。したがって、複数の半導体基板を回路基板４１上に平面的に実装する場合に比べ、配線の長さを短縮することができる。また、実装形態を小型化し、半導体装置３を小型化および高密度化することができる。
【０１１２】
本発明の実施の第２の形態である埋込み電極の形成方法として、半導体基板３１の一方の表面側に設けられた引出し電極３３を、半導体基板３１の他方の表面側に引出すために設けられる貫通電極４の形成方法について説明する。図１５〜図２５は、貫通電極４の形成における各工程の状態を模式的に示す図である。
【０１１３】
図１５（ａ）は、半導体基板３１上に、パッシベーション膜３２および引出し電極３３を形成した状態を示す断面図である。図１５（ｂ）は、図１５（ａ）に示すパッシベーション膜３２および引出し電極３３の形成された半導体基板３１を矢符５０方向から見て示す平面図であり、図１５（ａ）は、図１５（ｂ）の切断面線Ｉ−Ｉから見て示す断面図に相当する。まず、半導体基板３１に、図示しない半導体素子を形成した後、半導体基板３１の半導体素子が形成された面上に、半導体素子を覆うように層間絶縁膜であるパッシベーション膜３２を形成する。パッシベーション膜３２上の予め定められる位置に、半導体素子に電気的に接続される引出し電極３３と、引出し電極３３に電気的に接続される図示しない信号配線とを形成する。本実施形態では、引出し電極３３は、矩形状に形成される。
【０１１４】
半導体基板３１は、たとえばシリコン（Ｓｉ）ウェハなどの半導体材料から成る基板である。パッシベーション膜３２は、半導体素子の表面を絶縁するとともに、保護するために設けられる絶縁性材料から成る膜であり、典型的には二酸化ケイ素（ＳｉＯ２）から成る。引出し電極３３は、半導体素子から信号を取出すため、または半導体素子に電源からの電圧を印加するために設けられる電極である。信号配線は、引出し電極３３によって半導体素子から取出された信号を図示しない電子回路に伝送するため、または引出し電極３３と電源とを電気的に接続するために設けられる電気配線である。引出し電極３３および信号配線は、典型的にはアルミニウム（Ａｌ）などの導電性材料から成り、例えば、スパッタにより形成される。
【０１１５】
図１６（ａ）は、保護膜３４を形成した状態を示す断面図である。図１６（ｂ）は、図１６（ａ）に示す保護膜３４の形成された半導体基板３１を矢符５０方向から見て示す平面図であり、図１６（ａ）は、図１６（ｂ）の切断面線Ｉ−Ｉから見て示す断面図に相当する。半導体基板３１の引出し電極３３が形成された面上に、引出し電極３３の少なくとも一部が露出するように保護膜３４を形成する。すなわち、保護膜３４は、引出し電極３３の形成された位置において、引出し電極３３の少なくとも一部が露出するように開口されて形成されており、開口部３４ａを有する。保護膜３４は、半導体素子、引出し電極３３および信号配線を保護するために設けられるものであり、典型的には窒化ケイ素（ＳｉＮ）などの絶縁性材料から成る。
【０１１６】
本実施形態では、保護膜３４は、引出し電極３３の端部および信号配線を覆うように形成される。したがって、保護膜３４の開口部３４ａの開口寸法は、引出し電極３３の寸法よりも小さい。すなわち、保護膜３４の開口部３４ａは、図１６（ｂ）の紙面に向かって左右方向の長さｂ１が引出し電極３３の左右方向の長さａ１よりも短く（ｂ１＜ａ１）、上下方向の長さｂ２が引出し電極３３の上下方向の長さａ２よりも短く（ｂ２＜ａ２）なっている。
【０１１７】
図１７（ａ）は、引出し電極３３に開口部３３ａを形成した状態を示す断面図である。図１７（ｂ）は、図１７（ａ）に示す引出し電極３３に開口部３３ａの形成された半導体基板３１を矢符５０方向から見て示す平面図であり、図１７（ａ）は、図１７（ｂ）の切断面線Ｉ−Ｉから見て示す断面図に相当する。露出する引出し電極３３のうち、少なくとも貫通電極４の形成予定位置の引出し電極３３を、たとえばエッチングによって除去し、下層のパッシベーション膜３２を露出させる。引出し電極３３のエッチングは、金属のエッチングに一般に用いられる方法、たとえばりん酸や酢酸を含む溶剤を用いる方法によって行われる。
【０１１８】
本実施形態では、引出し電極３３は、保護膜３４の開口部３４ａよりも開口寸法が小さい開口部３３ａが形成されるように、貫通電極４の形成予定位置を含む位置で除去されて開口される。すなわち、引出し電極３３の開口部３３ａは、図１７（ｂ）の紙面に向かって左右方向の長さｔ１が保護膜３４の開口部３４ａの左右方向の長さｂ１よりも短く（ｔ１＜ｂ１）、上下方向の長さｔ２が保護膜３４の開口部３４ａの上下方向の長さｂ２よりも短く（ｔ２＜ｂ２）なっている。
【０１１９】
図１８（ａ）は、レジストマスク３５を形成した状態を示す断面図である。図１８（ｂ）は、図１８（ａ）に示すレジストマスク３５の形成された半導体基板３１を矢符５０方向から見て示す平面図であり、図１８（ａ）は、図１８（ｂ）の切断面線Ｉ−Ｉから見て示す断面図に相当する。半導体基板３１のパッシベーション膜３２、引出し電極３３および保護膜３４が形成された面上に、実施の第１形態の図３に示すレジストマスク１４を形成する工程と同様にして、図１８に示すように、引出し電極３３の除去された位置である引出し電極３３の開口部３３ａの位置であって貫通電極４の形成予定位置に開口部３５ａを有するレジストマスク３５を形成する。すなわち、レジストマスク３５は、引出し電極３３の開口部３３ａの位置のうち、少なくとも貫通電極４の形成予定位置において、パッシベーション膜３２が露出するように、開口されて形成される。
【０１２０】
本実施形態では、レジストマスク３５は、引出し電極３３が露出しないように形成される。したがって、レジストマスク３５の開口部３５ａの開口寸法は、引出し電極３３の開口部３３ａの開口寸法よりも小さい。すなわち、レジストマスク３５の開口部３５ａは、図１８（ｂ）の紙面に向かって左右方向の長さｄ１が引出し電極３３の開口部３３ａの左右方向の長さｔ１よりも短く（ｄ１＜ｔ１）、上下方向の長さｄ２が引出し電極３３の開口部３３ａの上下方向の長さｔ２よりも短く（ｄ２＜ｔ２）なっている。またレジストマスク３５は、実施の第１形態と同様に、後述する図１９および図２０に示す工程におけるエッチングによって開口部３５ａ以外の位置で開口されることがないように、たとえば膜厚Ｃ２が２０〜３０μｍ程度の厚めに形成される。
【０１２１】
図１９は、パッシベーション膜３２をエッチングした状態を示す断面図である。レジストマスク３５をパターンマスクとしてパッシベーション膜３２をエッチングし、レジストマスク３５の開口部３５ａに対応する部分のパッシベーション膜３２を除去する。これによって、パッシベーション膜３２がレジストマスク３５のパターンに対応して開口され、貫通電極４の形成予定位置の半導体基板３１が露出する。パッシベーション膜３２のエッチングは、たとえば四フッ化炭素（ＣＦ４）などのフッ素系ガスを用いたプラズマエッチングなどによって行われる。
【０１２２】
図２０（ａ）は、深孔３６を形成した状態を示す断面図である。図２０（ｂ）は、図２０（ａ）に示す深孔３６の形成された半導体基板３１を矢符５０方向から見て示す平面図であり、図２０（ａ）は、図２０（ｂ）の切断面線Ｉ−Ｉから見て示す断面図に相当する。レジストマスク３５をパターンマスクとして半導体基板３１をエッチングし、パッシベーション膜３２のレジストマスク３５を臨む表面からパッシベーション膜３２を貫通して半導体基板３１の内部の予め定められる部分に達する深孔３６を形成する。すなわち、深孔３６は、半導体基板３１のパッシベーション膜３２を臨む表面からの深さＤ２が、半導体基板３１の厚みＴ２よりも小さく（Ｄ２＜Ｔ２）なっている。半導体基板３１のエッチングは、実施の第１形態と同様に、たとえば六フッ化硫黄（ＳＦ６）などのフッ素系ガスを用いたＲＩＥなどの異方性エッチングによって行われる。
【０１２３】
深孔３６は、たとえば開口が約７０μｍ角、すなわち図２０（ｂ）の紙面に向かって左右方向の長さｓ２１および上下方向の長さｓ２２がともに約７０μｍであって、半導体基板３１のパッシベーション膜３２を臨む表面からの深さＤ２が約１００μｍになるように形成される。なお、深孔３６の開口寸法は、レジストマスク３５の開口部３５ａの開口寸法に略等しくなる。すなわち、深孔３６の前記長さｓ２１は、レジストマスク３５の開口部３５ａの図１８（ｂ）の紙面に向かって左右方向の長さｄ１に略等しく、深孔３６の前記長さｓ２２は、レジストマスク３５の開口部３５ａの図１８（ｂ）の紙面に向かって上下方向の長さｄ２に略等しい。したがって、前述のように開口が約７０μｍ角である深孔３６を形成する場合には、前述の図１８（ｂ）に示すレジストマスク３５の開口部３５ａを、前記長さｄ１および前記長さｄ２がそれぞれ約７０μｍになるように形成すればよい。
【０１２４】
図２１は、深孔３６に孔内絶縁膜３７を形成した状態を示す断面図である。前工程で用いたレジストマスク３５を除去せずに残した状態で、実施の第１形態と同様にして、深孔３６の壁面に孔内絶縁膜３７を形成する。
【０１２５】
図２２は、導電プラグ３８を形成した状態を示す断面図である。実施の第１形態と同様にして、孔内絶縁膜３７の形成された深孔３６、すなわち孔内絶縁膜３７の内部空間３７ａに導電性材料を充填し、必要に応じて加熱し、導電層である導電プラグ３８を形成する。
【０１２６】
図２３は、レジストマスク３５を除去した状態を示す断面図である。実施の第１形態と同様にして、図２２に示すレジストマスク３５を除去する。これによって、図２３に示すように、レジストマスク３５に覆われていた引出し電極３３、保護膜３４およびパッシベーション膜３２が露出する。
【０１２７】
図２４（ａ）は、導電プラグキャップ３９を形成した状態を示す断面図である。図２４（ｂ）は、図２４（ａ）に示す導電プラグキャップ３９の形成された半導体基板３１を矢符５０方向から見て示す平面図であり、図２４（ａ）は、図２４（ｂ）の切断面線Ｉ−Ｉから見て示す断面図に相当する。図２４に示すように、引出し電極３３の開口部３３ａおよび保護膜３４の開口部３４ａを充填するように、導電性材料から成る表面配線である導電プラグキャップ３９を形成する。これによって、引出し電極３３と導電プラグ３８とが、導電プラグキャップ３９で電気的に接続される。導電プラグキャップ３９は、実施の第１形態の図１０に示す表面配線１８を形成する工程と同様に、導電性を有するペーストをスクリーン印刷するなどの簡単な方法で形成することができる。
【０１２８】
図２５は、貫通電極４を形成した状態を示す断面図である。導電プラグキャップ３９が形成された面の反対側の半導体基板３１の表面を、実施の第１形態と同様にして図２４（ａ）に示す導電プラグ３８の半導体基板３１の内部側の端部が露出するまで研磨し、後退させる。これによって、導電プラグ３８は、半導体基板３１を貫通する状態となり、半導体基板３１の一方の表面側に形成された引出し電極３３を他方の表面側に引出すことのできる貫通電極４になる。
【０１２９】
以上のように、本実施形態による貫通電極４の形成方法では、実施の第１形態の貫通電極２の形成方法と同様に、図２１および図２２に示す工程において、深孔３６に孔内絶縁膜３７および導電プラグ３８を形成する際には、深孔３６に臨む面以外のパッシベーション膜３２の表面、ならびに引出し電極３３および保護膜３４の表面は、レジストマスク３５で覆われ保護されている。したがって、孔内絶縁膜３７および導電プラグ３８を形成する際に用いられる絶縁性材料および導電性材料のうち、深孔３６に充填される以外の余剰の絶縁性材料および導電性材料は、深孔３６に臨む面以外のパッシベーション膜３２の表面、ならびに引出し電極３３および保護膜３４の表面に付着することなく、レジストマスク３５の表面に付着し、レジストマスク３５を除去する際にリフトオフによって同時に除去される。
【０１３０】
このことによって、孔内絶縁膜３７および導電プラグ３８を形成する際に用いられる絶縁性材料および導電性材料で、深孔３６に臨む面以外のパッシベーション膜３２の表面、ならびに引出し電極３３および保護膜３４の表面を汚染することなく、貫通電極４を形成することができる。
【０１３１】
なお、本実施形態では、レジストマスク３５は、図１８に示すように引出し電極３３が露出しないように、すなわちレジストマスク３５の開口部３５ａの開口寸法が引出し電極３３の開口部３３ａの開口寸法よりも小さくなるように形成されるけれども、引出し電極３３の一部、たとえば図２６（ａ）に示すように引出し電極３３の深孔３６に臨む面が露出するように、すなわちレジストマスク３５の開口部３５ａと引出し電極３３の開口部３３ａとが略一致するように形成されてもよい。ただし、この場合、深孔３６に孔内絶縁膜３７を形成する際に、図２６（ａ）に示すように深孔３６の深さＥ２を超えて引出し電極３３の形成されている高さまで孔内絶縁膜３７を形成すると、孔内絶縁膜３７が引出し電極３３に接して形成されるので、レジストマスク３５の除去後に露出する引出し電極３３の表面積は、孔内絶縁膜３７と接触する面積の分だけ小さくなる。したがって、図２６（ｂ）に示すように、レジストマスク３５の除去後に形成される導電プラグキャップ３９と引出し電極３３との接触面積も小さくなる。
【０１３２】
これに対し、本実施形態では、前述のようにレジストマスク３５は引出し電極３３が露出しないように形成されるので、深孔３６に孔内絶縁膜３７を形成する際に、図２１に示すように深孔３６の深さＥ２を超えて引出し電極３３の形成されている高さまで孔内絶縁膜３７を形成しても、孔内絶縁膜３７は、レジストマスク３５に接して形成され、引出し電極３３に接して形成されることはない。したがって、図２６に示すように引出し電極３３の一部が露出するようにレジストマスク３５を形成する場合に比べ、レジストマスク３５の除去後に露出する引出し電極３３の表面積を大きくすることができるので、図２４に示すようにレジストマスク３５の除去後に形成される導電プラグキャップ３９と引出し電極３３との接触面積を大きくし、引出し電極３３と導電プラグキャップ３９との接続部分の電気抵抗を小さくすることができる。
【０１３３】
以上のことから、レジストマスク３５は、本実施形態のように、引出し電極３３が露出しないように形成されることが好ましい。
【０１３４】
本発明の実施のさらに他の形態である半導体装置３の製造方法は、本実施形態の貫通電極４の形成方法を含み、さらに以下の工程を付帯するものである。すなわち、図２５に示す工程において貫通電極４を形成した後、貫通電極４を形成する際の研磨によって露出した半導体基板３１の表面に、前述の図１４に示すように絶縁性材料から成る絶縁膜４２を形成する。絶縁膜４２は、たとえば二酸化ケイ素（ＳｉＯ２）などから成る。次いで、図１４に示すように所定の場所において電気的な接続が得られるように、導電性材料から成る表面配線４３および突起電極４４を形成し、半導体チップ４０ａ，４０ｂを得る。突起電極４４は、半導体基板３１から突出して設けられる。半導体チップ４０ａの突起電極４４と貫通電極４とは、表面配線４３によって電気的に接続される。得られた半導体チップ４０ａ，４０ｂを、電子回路の形成された回路基板４１上に、貫通電極４、導電プラグキャップ３９、表面配線４３および突起電極４４を介して積層する。以上のようにして、半導体装置３を製造することができる。
【０１３５】
本発明の埋込み電極の形成方法は、以上に述べた実施の第１形態および第２形態のように、半導体基板１１，３１を貫通する貫通電極２，４を形成する場合に限定されることなく、半導体基板１１，３１を貫通せず、半導体基板１１，３１の一方の表面側から半導体基板１１，３１の内部に達する電極を形成する場合にも用いることができる。このような半導体基板を貫通しない埋込み電極は、半導体基板の内部に形成されたドレイン領域もしくはソース領域に達する電極、またはキャパシタなどとして使用される。なお、このように半導体基板１１，３１を貫通しない埋込み電極を形成する場合には、図１１または図２５に示す導電プラグ１７，３８が露出するまで半導体基板１１，３１の表面を後退させる工程は不要である。
【０１３６】
また、本発明の埋込み電極の形成方法は、半導体基板上に設けられる層間絶縁膜の表面に形成された引出し電極または信号配線から半導体基板または下層の層間絶縁膜に達する埋込み電極を形成する場合にも用いることができる。この場合には、図４〜図５または図１９〜図２０に示す深孔を形成する工程と同様にして、層間絶縁膜の表面から半導体基板または下層の層間絶縁膜に達する深孔を形成する。本発明の埋込み電極の形成方法を用いれば、層間絶縁膜の表面に引出し電極または信号配線を形成した後に埋込み電極を形成しても、層間絶縁膜の表面の引出し電極または信号配線が、深孔に導電層を形成する際に用いられる材料で汚染されることはないので、配線間の短絡の無い信頼性の高い多層配線を形成することができる。
【０１３７】
また、本発明の埋込み電極の形成方法は、半導体基板に対して埋込み電極を形成する場合に限定されることなく、樹脂などの絶縁性材料から成る絶縁性基板などの種々の基板に対して埋込み電極を形成する場合にも用いることができる。
【図面の簡単な説明】
【０１３８】
【図１】貫通電極２を有する半導体装置１の構成を模式的に示す概略断面図である。
【図２】半導体基板１１上に、層間絶縁膜１２および信号配線１３を形成した状態を示す図である。
【図３】レジストマスク１４を形成した状態を示す図である。
【図４】層間絶縁膜１２をエッチングした状態を示す図である。
【図５】深孔１５を形成した状態を示す図である。
【図６】深孔１５に孔内絶縁膜１６を形成した状態を示す図である。
【図７】孔内絶縁膜１６を形成する方法を模式的に示す図である。
【図８】導電プラグ１７を形成した状態を示す図である。
【図９】レジストマスク１４を除去した状態を示す図である。
【図１０】表面配線１８を形成した状態を示す図である。
【図１１】貫通電極２を形成した状態を示す図である。
【図１２】レジストマスク１４をパターンマスクとして用いて感光性の絶縁性材料２０を充填する方法を模式的に示す図である。
【図１３】ＣＶＤ法による孔内絶縁膜１６の形成における各工程の状態を模式的に示す断面図である。
【図１４】貫通電極４を有する半導体装置３の構成を模式的に示す概略断面図である。
【図１５】図１５（ａ）は、半導体基板３１上に、パッシベーション膜３２および引出し電極３３を形成した状態を示す断面図である。図１５（ｂ）は、図１５（ａ）に示すパッシベーション膜３２および引出し電極３３の形成された半導体基板３１を矢符５０方向から見て示す平面図である。
【図１６】図１６（ａ）は、保護膜３４を形成した状態を示す断面図である。図１６（ｂ）は、図１６（ａ）に示す保護膜３４の形成された半導体基板３１を矢符５０方向から見て示す平面図である。
【図１７】図１７（ａ）は、引出し電極３３に開口部３３ａを形成した状態を示す断面図である。図１７（ｂ）は、図１７（ａ）に示す引出し電極３３に開口部３３ａの形成された半導体基板３１を矢符５０方向から見て示す平面図である。
【図１８】図１８（ａ）は、レジストマスク３５を形成した状態を示す断面図である。図１８（ｂ）は、図１８（ａ）に示すレジストマスク３５の形成された半導体基板３１を矢符５０方向から見て示す平面図である。
【図１９】パッシベーション膜３２をエッチングした状態を示す断面図である。
【図２０】図２０（ａ）は、深孔３６を形成した状態を示す断面図である。図２０（ｂ）は、図２０（ａ）に示す深孔３６の形成された半導体基板３１を矢符５０方向から見て示す平面図である。
【０１３９】
【図２１】深孔３６に孔内絶縁膜３７を形成した状態を示す断面図である。
【図２２】導電プラグ３８を形成した状態を示す断面図である。
【図２３】レジストマスク３５を除去した状態を示す断面図である。
【図２４】図２４（ａ）は、導電プラグキャップ３９を形成した状態を示す断面図である。図２４（ｂ）は、図２４（ａ）に示す導電プラグキャップ３９の形成された半導体基板３１を矢符５０方向から見て示す平面図である。
【図２５】貫通電極４を形成した状態を示す断面図である。
【図２６】レジストマスク３５が引出し電極３３の深孔３６に臨む面が露出するように形成される場合において、孔内絶縁膜３７および導電プラグキャップ３９を形成した状態を示す断面図である。
【図２７】積層構造を有する半導体装置１００の構造を模式的に示す断面図である。
【図２８】半導体基板１０１上に設けられた層間絶縁膜１０２に、接続孔１０３を形成した状態を示す図である。
【図２９】導電膜１０４を形成した状態を示す図である。
【図３０】導電膜１０４上にレジストマスク１０５を形成した状態を示す図である。
【図３１】導電膜１０４をエッチングした状態を示す図である。
【図３２】レジストマスク１０５を除去した状態を示す図である。
【図３３】深孔１０６を形成した状態を示す図である。
【図３４】配線１０４ａを形成した状態を示す図である。
【図３５】絶縁膜１０７および導電膜１０８を形成した状態を示す図である。
【図３６】導電プラグ１０８ａを形成した状態を示す図である。
【図３７】貫通電極１０９を形成した状態を示す図である。
【符号の説明】
【０１４０】
１，３  半導体装置
２，４  貫通電極
１１，３１  半導体基板
１２  層間絶縁膜
１３  信号配線
１４，３５  レジストマスク
１４ａ，３５ａ  開口部
１５，３６  深孔
１６，３７  孔内絶縁膜
１６ａ，３７ａ  内部空間
１７，３８  導電プラグ
１８，４３  表面配線
２５ａ，２５ｂ，２５ｃ，４０ａ，４０ｂ  半導体チップ
２６，４１  回路基板
２７，４４  突起電極
３２  パッシベーション膜
３３  引出し電極
３３ａ  開口部
３４  保護膜
３４ａ  開口部
３９  導電プラグキャップ
４２  絶縁膜
【図１】
2005072099.tif 000003
【図２】
2005072099.tif 000004
【図３】
2005072099.tif 000005
【図４】
2005072099.tif 000006
【図５】
2005072099.tif 000007
【図６】
2005072099.tif 000008
【図７】
2005072099.tif 000009
【図８】
2005072099.tif 000010
【図９】
2005072099.tif 000011
【図１０】
2005072099.tif 000012
【図１１】
2005072099.tif 000013
【図１２】
2005072099.tif 000014
【図１３】
2005072099.tif 000015
【図１４】
2005072099.tif 000016
【図１５】
2005072099.tif 000017
【図１６】
2005072099.tif 000018
【図１７】
2005072099.tif 000019
【図１８】
2005072099.tif 000020
【図１９】
2005072099.tif 000021
【図２０】
2005072099.tif 000022
【図２１】
2005072099.tif 000023
【図２２】
2005072099.tif 000024
【図２３】
2005072099.tif 000025
【図２４】
2005072099.tif 000026
【図２５】
2005072099.tif 000027
【図２６】
2005072099.tif 000028
【図２７】
2005072099.tif 000029
【図２８】
2005072099.tif 000030
【図２９】
2005072099.tif 000031
【図３０】
2005072099.tif 000032
【図３１】
2005072099.tif 000033
【図３２】
2005072099.tif 000034
【図３３】
2005072099.tif 000035
【図３４】
2005072099.tif 000036
【図３５】
2005072099.tif 000037
【図３６】
2005072099.tif 000038
【図３７】
2005072099.tif 000039