(57)【要約】【課題】  製造工程の煩雑化を抑制することを可能としつつ、ゲッタリング効果を容易に高めることができるようにする。【解決手段】  半導体基板１上の全面に多結晶シリコン膜５を成膜し、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン膜５をパターニングすることにより、スクライブ領域Ｒ３にゲッタリングサイト５ａを形成する。【選択図】      図１
2005183628.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板にスクライブ領域を形成する工程と、
前記スクライブ領域に多結晶シリコン層を形成する工程と、
前記半導体基板内に存在する不純物を前記多結晶シリコン層にトラップさせる工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板に不純物注入層を形成する工程と、
前記不純物注入層が形成された半導体基板の熱処理を行うことにより、前記半導体基板の表層に無欠陥層を形成するとともに、ウェル層を形成する工程と、
前記ウェル層が形成された半導体基板に素子分離膜を形成することにより、前記半導体基板にスクライブ領域を形成する工程と、
前記素子分離膜が形成された半導体基板上の全面に多結晶シリコン層を成膜することにより、前記半導体基板内に過飽和酸素を析出させる工程と、
前記多結晶シリコン層をパターニングすることにより、前記スクライブ領域に配置されたゲッタリングサイトを形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板に素子分離膜を形成することにより、スクライブ領域および素子形成領域を前記半導体基板に形成する工程と、
前記素子分離膜が形成された半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜が形成された半導体基板上の全面に多結晶シリコン層を成膜する工程と、
前記多結晶シリコン層をパターニングすることにより、前記スクライブ領域に配置されたゲッタリングサイトを形成するとともに、前記素子形成領域に配置されたゲート電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、エクストリンシックゲッタリングに適用して好適なものである。
【背景技術】
【０００２】
Ｆｅ、Ｃｕという重金属などの不純物が半導体基板のデバイス動作領域に存在すると、デバイス特性が劣化する。このため、ゲッタリング処理を用いることにより、半導体基板のデバイス動作領域から重金属などの不純物を除去することが行われている。
ここで、ゲッタリング処理としては、半導体基板内に存在する酸素を利用して不純物を除去するイントリンシックゲッタリングと、半導体基板上に形成されたゲッタリングサイトに不純物をトラップさせるエクストリンシックゲッタリングとがある。
【０００３】
さらに、エクストリンシックゲッタリングとしては、不純物をトラップさせる歪層を半導体基板の裏面に形成するサンドブラスト法、不純物の固溶度を増加させるためのリンのハイドープ層を半導体基板の裏面に形成するリンゲッタ法、半導体基板の裏面に形成された多結晶シリコンの粒界をゲッタリングサイトとして用いるポリバックシール法などがある。
【０００４】
また、不純物をトラップさせるゲッタリングサイトを半導体基板の表面側に形成する方法として、特許文献１には、半導体基板のスクライブ領域をドライエッチングすることにより、不純物をトラップさせる結晶欠陥層をスクライブ領域に形成する方法が開示されている。
また、特許文献２には、Ｐ、Ｃ、Ｏなどのゲッタリング用物質を半導体基板のスクライブ領域にイオン注入することにより、不純物をトラップさせるゲッター層をスクライブ領域に形成する方法が開示されている。
【０００５】
また、特許文献３には、ＬＯＣＯＳ法にてスクライブ領域の半導体基板を選択酸化させることにより、不純物をトラップさせる結晶欠陥をスクライブ領域に形成する方法が開示されている。
【特許文献１】特開平５−７４７８１号公報
【特許文献２】特開平７−２６３４５２号公報
【特許文献３】特開平７−２０１９７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、イントリンシックゲッタリングでは、不純物をトラップする酸素析出欠陥が半導体基板の内部に形成されるため、ウェハの反りが発生するという問題があった。
また、不純物をトラップさせるゲッタリングサイトを半導体基板の裏面側に形成する方法では、半導体基板のデバイス動作領域がゲッタリングサイトから離れているために、ゲッタリング効果が小さいという問題があった。
【０００７】
また、特許文献１〜３に開示された方法では、半導体基板自体にゲッタリングサイトが形成されるため、製造工程の煩雑化を抑制しつつ、ゲッタリング効果を高めることが困難であるという問題があった。
そこで、本発明の目的は、製造工程の煩雑化を抑制することを可能としつつ、ゲッタリング効果を高めることが可能な半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００８】
上述した課題を解決するために、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板にスクライブ領域を形成する工程と、前記スクライブ領域に多結晶シリコン層を形成する工程と、前記半導体基板内に存在する不純物を前記多結晶シリコン層にトラップさせる工程とを備えることを特徴とする。
これにより、半導体基板の表面側にゲッタリングサイトを形成することが可能となるとともに、多結晶シリコン層の成膜条件や膜厚を変化させることで、ゲッタリング効果を容易に高めることが可能となる。このため、製造工程の煩雑化を抑制することを可能としつつ、半導体基板のデバイス動作領域に存在する不純物を効率よく除去することが可能となる。
【０００９】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板に不純物注入層を形成する工程と、前記不純物注入層が形成された半導体基板の熱処理を行うことにより、前記半導体基板の表層に無欠陥層を形成するとともに、ウェル層を形成する工程と、前記ウェル層が形成された半導体基板に素子分離膜を形成することにより、前記半導体基板にスクライブ領域を形成する工程と、前記素子分離膜が形成された半導体基板上の全面に多結晶シリコン層を成膜することにより、前記半導体基板内に過飽和酸素を析出させる工程と、前記多結晶シリコン層をパターニングすることにより、前記スクライブ領域に配置されたゲッタリングサイトを形成する工程とを備えることを特徴とする。
【００１０】
これにより、スクライブ領域に多結晶シリコン層を形成する際に、酸素析出欠陥を半導体基板の内部に形成することを可能としつつ、半導体基板の表面側にゲッタリングサイトを形成することが可能となる。このため、工程増を抑制しつつ、ゲッタリング効果を高めることが可能となり、半導体基板のデバイス動作領域に存在する不純物を効率よく除去することが可能となる。
【００１１】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板に素子分離膜を形成することにより、スクライブ領域および素子形成領域を前記半導体基板に形成する工程と、前記素子分離膜が形成された半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜が形成された半導体基板上の全面に多結晶シリコン層を成膜する工程と、前記多結晶シリコン層をパターニングすることにより、前記スクライブ領域に配置されたゲッタリングサイトを形成するとともに、前記素子形成領域に配置されたゲート電極を形成する工程とを備えることを特徴とする。
【００１２】
これにより、ゲート電極の形成時に半導体基板の表面側にゲッタリングサイトを一括して形成することが可能となり、工程増を伴うことなく、半導体基板のデバイス動作領域に存在する不純物を効率よく除去することが可能となる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
図１（ａ）において、半導体基板１に選択的にイオン注入を行った後、不純物のドライブイン処理を行うことにより、ウェル層２を半導体基板１に形成する。ここで、半導体基板１としては、例えば、半導体基板１内に酸素が取り込まれたＣＺウェハを用いることができる。そして、不純物のドライブイン処理を１１５０℃以上の温度で行うことにより、半導体基板１の表層の酸素３を外方拡散させ、半導体基板１の表層に無欠陥層Ｚ１を形成するとともに、半導体基板１の内部に過飽和酸素析出層Ｚ２を形成することができる。
【００１４】
次に、図１（ｂ）に示すように、ＬＯＣＯＳ法を用いて半導体基板１の選択酸化を行うことにより、半導体基板１の素子分離膜４を形成し、素子分離領域Ｒ２で素子分離された素子形成領域Ｒ１およびスクライブ領域Ｒ３を形成する。なお、半導体基板１の選択酸化は、例えば、１０５０℃の温度で行うことができる。
次に、図１（ｃ）に示すように、ＣＶＤなどの方法により、半導体基板１上の全面に多結晶シリコン膜５を成膜する。なお、多結晶シリコン膜５の成膜温度としては、例えば、６００〜７００℃の範囲内に設定することができる。ここで、多結晶シリコン膜５の成膜温度は６５０℃以上の高温とすることが好ましく、これにより、多結晶シリコン膜５の粒界を増加させることを可能として、ゲッタリング効果を向上させることができる。
【００１５】
また、多結晶シリコン膜５の成膜温度は６５０℃以上の高温とすることにより、過飽和酸素析出層Ｚ２に過飽和酸素６を析出させることができ、過飽和酸素析出層Ｚ２をゲッタリングサイトとして利用することが可能となる。
さらに、多結晶シリコン膜５の膜厚は、例えば、０．３〜１μｍの範囲内に設定することができる。ここで、多結晶シリコン膜５の膜厚は厚い方が好ましく、これにより、後工程で高温処理が行われた場合においても、多結晶シリコン膜５の粒界を存続させることを可能として、ゲッタリング効果を向上させることができる。
【００１６】
次に、図１（ｄ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン膜５をパターニングすることにより、多結晶シリコン膜５からなるゲッタリングサイト５ａをスクライブ領域Ｒ３に形成する。
次に、図１（ｅ）に示すように、半導体基板１の熱酸化を行うことにより、半導体基板１上にゲート絶縁膜７を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜７が形成された半導体基板１上に多結晶シリコン層を形成し、フォトリソグラフィー技術およびドライエッチング技術を用いて、多結晶シリコン層のパターニングを行うことにより、ゲート絶縁膜７上にゲート電極８を形成する。そして、ゲート電極８をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体基板１内にイオン注入することにより、ゲート電極８の両側にそれぞれ配置されたソース層９ａおよびドレイン層９ｂを半導体基板１に形成する。
【００１７】
これにより、半導体基板１の表面側にゲッタリングサイト５ａを形成することが可能となり、半導体基板１のデバイス動作領域の近くにゲッタリングサイト５ａを形成することが可能となるとともに、表面からの汚染源に対するゲッタリング効果を容易に高めることが可能となる。このため、半導体基板１のデバイス動作領域に存在するＦｅ、Ｃｕなどの不純物１０を効率よく除去することが可能となり、デバイス特性の劣化を抑制することが可能となる。
【００１８】
また、スクライブ領域Ｒ３に多結晶シリコン層５を形成する際に、酸素析出欠陥を半導体基板１の内部に形成することを可能としつつ、半導体基板１の表面側にゲッタリングサイト５ａを形成することが可能となる。このため、工程増を抑制しつつ、ゲッタリング効果をより一層高めることが可能となり、半導体基板１のデバイス動作領域に存在するＦｅ、Ｃｕなどの不純物１０をより一層効率よく除去することが可能となる。
【００１９】
なお、上述した実施形態では、ウェル層２形成時のドライブイン処理と併せて過飽和酸素析出層Ｚ２を形成する方法について説明したが、過飽和酸素析出層Ｚ２は形成されないようにしてもよい。
図２は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
図２（ａ）において、ＬＯＣＯＳ法を用いて半導体基板１１の選択酸化を行うことにより、半導体基板１１の素子分離膜１２を形成し、素子分離領域Ｒ１２で素子分離された素子形成領域Ｒ１１およびスクライブ領域Ｒ１３を形成する。
【００２０】
次に、図２（ｂ）に示すように、半導体基板１１の熱酸化を行うことにより、半導体基板１１上にゲート絶縁膜１３を形成する。そして、ＣＶＤなどの方法により、半導体基板１１上の全面に多結晶シリコン膜１４を成膜する。
次に、図２（ｃ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いることにより、多結晶シリコン膜１４をパターニングすることにより、スクライブ領域Ｒ１３にゲッタリングサイト１４ａを形成するとともに、素子形成領域Ｒ１１にゲート電極１４ｂを形成する。そして、ゲート電極１４ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体基板１１内にイオン注入することにより、ゲート電極１４ｂの両側にそれぞれ配置されたソース層１５ａおよびドレイン層１５ｂを半導体基板１１に形成する。
【００２１】
これにより、ゲート電極１４ｂの形成時に半導体基板１１の表面側にゲッタリングサイト１４ａを一括して形成することが可能となり、工程増を伴うことなく、半導体基板１１のデバイス動作領域に存在するＦｅ、Ｃｕなどの不純物１６を効率よく除去することが可能となる。
なお、上述した実施形態では、ゲート電極１４ｂの形成時に、多結晶シリコン膜１４からなるゲッタリングサイト１４ａを半導体基板１１の表面側に一括して形成する方法について説明したが、キャパシタ用多結晶シリコン膜の形成時に、多結晶シリコン膜からなるゲッタリングサイトを半導体基板の表面側に一括して形成するようにしてもよい。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図２】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
【符号の説明】
【００２３】
Ｚ１  無欠陥層、Ｚ２  過飽和酸素析出層、Ｒ１、Ｒ１１  素子形成領域、Ｒ２、Ｒ１２  素子分離領域、Ｒ３、Ｒ１３  スクライブ領域、１、１１  半導体基板、２  ウェル層、３  酸素、４、１２  素子分離膜、５、１４  多結晶シリコン膜、５ａ、１４ａ  ゲッタリングサイト、６  過飽和酸素、７、１３  ゲート絶縁膜、８、１４ｂ  ゲート電極、９ａ、１５ａ  ソース層、９ｂ、１５ｂ  ドレイン層、１０  不純物
【図１】
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【図２】
2005183628.tif 000004