(57)【要約】  【課題】  メモリ構造に必要な絶縁層の種類を少なくする。  【解決手段】  ｐ型の単結晶シリコンン基板１の上面にＡｌ2Ｏ3のボトム障壁層４、ＡｌリッチのＡｌ2+xＯ3の電荷蓄積層５、Ａｌ2Ｏ3のトップ障壁層６、ｎ型ポリシリコンゲート７を順次堆積して形成する。【選択図】  図１
2005183662.tif 000002
【特許請求の範囲】
【請求項１】
基板と、該基板の上面に堆積したボトム障壁層と、該ボトム障壁層の上面に堆積した電荷蓄積層と、該電荷蓄積層の上面に堆積し前記ボトム障壁層より厚いトップ障壁層と、該トップ障壁層の上面に形成したゲート電極とを有し、前記電荷蓄積層における電子の蓄積の有無によりしきい値を変化させる電荷蓄積型メモリにおいて、
前記電荷蓄積層と前記トップ障壁層を同一の絶縁物で構成し、
且つ前記電荷蓄積層は、前記トップ障壁層に対して、絶縁物を構成する元素である金属原子又は半導体原子が化学量論的組成より過剰に存在し、前記金属原子又は前記半導体原子の局在準位を持ち、該局在準位に電子が蓄積されるようにしたことを特徴とする電荷蓄積型メモリ。
【請求項２】
基板と、該基板の上面に堆積したボトム障壁層と、該ボトム障壁層の上面に堆積した電荷蓄積層と、該電荷蓄積層の上面に堆積し前記ボトム障壁層より厚いトップ障壁層と、該トップ障壁層の上面に形成したゲート電極とを有し、前記電荷蓄積層における電子の蓄積の有無によりしきい値を変化させる電荷蓄積型メモリにおいて、
前記ボトム障壁層、前記電荷蓄積層、及び前記トップ障壁層を同一の絶縁物で構成し、
且つ前記電荷蓄積層は、前記ボトム障壁層および前記トップ障壁層に対して、絶縁物を構成する元素である金属原子又は半導体原子が化学量論的組成より過剰に存在し、前記金属原子又は前記半導体原子の局在準位を持ち、該局在準位に電子が蓄積されるようにしたことを特徴とする電荷蓄積型メモリ。
【請求項３】
請求項１又は２に記載の電荷蓄積型メモリにおいて、
前記同一の絶縁物として酸化アルミニウムを用い、前記金属原子としてアルミニウム原子を用いたことを特徴とする電荷蓄積型メモリ。
【請求項４】
請求項１又は２に記載の電荷蓄積型メモリにおいて、
前記同一の絶縁物として窒化シリコンを用い、前記半導体原子としてシリコン原子を用いたことを特徴とする電荷蓄積型メモリ。
【請求項５】
請求項１乃至４のいずれか１つに記載の電荷蓄積型メモリにおいて、
前記基板は、単結晶シリコン基板、多結晶シリコンン基板、又はアモルファスシリコンン基板からなることを特徴とする電荷蓄積型メモリ。
【請求項６】
電子サイクロトロン共鳴型のプラズマ発生手段と、該プラズマ発生手段に希ガスおよび酸素ガスを供給するガス供給手段と、前記プラズマ発生手段内に設置されるアルミニウムからなるターゲットと、前記プラズマ発生手段内に設置される基板と、前記ターゲットへの高周波電力印加手段とを少なくとも有するスパッタリング手段を使用し、請求項３に記載の電荷蓄積型メモリを製造する方法であって、
前記障壁層の形成時には、前記酸素ガスを、スパッタリングにより前記基板に堆積される酸化アルミニウムの屈折率が該酸化アルミニウムの化学量論的組成であるＡｌ2Ｏ3の屈折率となる第１の供給量とし、
前記電荷蓄積層の形成時には、前記酸素ガスを、スパッタリングにより前記基板に堆積される酸化アルミニウムの屈折率が該酸化アルミニウムの化学量論的組成であるＡｌ2Ｏ3の屈折率からずれた屈折率となる第２の供給量とする、
ことを特徴とする電荷蓄積型メモリの製造方法。
【請求項７】
請求項６に記載の電荷蓄積型メモリの製造方法において、
前記障壁層の形成時には、前記酸素ガスの供給量を前記第１の供給量として酸化アルミニウムを所定の厚さに堆積し、前記ターゲットには高周波電力を印加せずに前記希ガスと前記酸素ガスの電子サイクロトロン共鳴プラズマを前記酸化アルミニウムの表面に照射する工程を含む、
ことを特徴とする電荷蓄積型メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ型またはＭＩＳ型半導体装置からなり、ゲート絶縁膜中に電子を蓄積することによりメモリ機能を持たせた電荷蓄積型メモリ及びその製造方法に関するものである。
【背景技術】
【０００２】
従来から知られている電荷蓄積型メモリの動作について説明する。電荷蓄積型メモリとしては、浮遊ゲートに電子を蓄積するＥＥＰＲＯＭ（フラッシュメモリ）が良く知られている。この浮遊ゲート型フラッシュメモリは、浮遊ゲートに蓄えた電子が絶縁膜を介して抜け出さないようにするために、絶縁膜の厚さを薄くすることができず、そのため書き込み、消去の低電圧化や微細化に限界があった。
【０００３】
この浮遊ゲート型フラッシュメモリの欠点を改善する次世代のメモリとして、窒化シリコン（Ｓｉ3Ｎ4）を電荷蓄積層として用いるＳＯＮＯＳ（Semiconductor-Oxide-Nitride-Oxide-Semiconductor）メモリが注目を集めている。ＳＯＮＯＳは、電荷蓄積の方法として、空間的に局在したトラップ準位を用いるために、トラップメモリとも呼ばれている。このトラップメモリの電荷蓄積層としては、Ｓｉ3Ｎ4の他に酸化アルミニウム（Ａｌ2Ｏ3）を用いる構造についても、メモリとして極めて良好なデータ保持特性を持つという最近の研究報告がある（非特許文献１）。
【０００４】
ここで、Ａｌ2Ｏ3を用いる構造を例にとり詳しく説明を行う。図１４は、近年注目されているトラップメモリの断面の１例を示す図であり、ｐ型単結晶シリコン基板１０１のソース１０２とドレイン１０３を跨ぐような位置に、ＳｉＯ2の絶縁層（ボトム障壁層）１０４を７ｎｍ、Ａｌ2Ｏ3の電荷蓄積層１０５を１０ｎｍ、再びＳｉＯ2の絶縁層（トップ障壁層）１０６を１０ｎｍ順次堆積し、最後にゲート材料として、ｎ型ポリシリコンゲート１０７を堆積したものである。
【０００５】
図１５は、図１４のトラップメモリのバンド構造を示したものである。Ａｌ2Ｏ3の電荷蓄積層１０５には、トラップ準位が、Ａｌ2Ｏ3のコンダクションバンドから、２．４ｅＶ下の位置に存在する。このトラップ準位に電子が捕獲されるため、ボトム障壁層１０４を介して電荷が抜けにくくなる。そのため、ボトム障壁層１０４を薄くすることができ、書き込み、消去の低電圧化と微細化が可能になる。
【０００６】
さて、浮遊ゲート型フラッシュメモリもトラップメモリ（ＳＯＮＯＳ）も、電荷蓄積層に電子を注入することによりトランジスタのしきい値電圧を変化させ、これにより電流が流れるか流れないかでメモリの”１”，”０”を判定するものである。
【０００７】
図１６は、トラップメモリにおいて、ｐ型基板１０１に２０Ｖを印加し、ｎ型ポリシリコンゲート１０７を０Ｖにし、ソース１０２とドレイン１０３をオープンにして、電荷蓄積層１０５からｐ型基板１０１へ電子を引き出すことにより、しきい値電圧を負に設定する時の電子の運動の様子を示している。この動作をメモリの消去と呼んでいる。
【０００８】
一方、図１７は、ｐ型基板１０１とソース１０２とドレイン１０３を０Ｖにし、ｎ型ポリシリコンゲート１０７に２０Ｖを印加して、ｐ型基板１０１から電荷蓄積層１０５に電子を注入することにより、しきい値電圧を正に設定する時の電子の運動の様子を示している。この動作をメモリの書き込みと呼んでいる。
【０００９】
図１８は、電子を注入することにより設定した浮遊ゲート型メモリ又はトラップメモリ（ＳＯＮＯＳ）のメモリセルのしきい値分布を示している。ワード線の電圧が０Ｖの時に”１”の状態であれば、メモリセルに電流が流れ、”０”の状態であれば、電流が流れない。電流が流れるか流れないかにより、１と０の状態を区別している。したがって、１個のメモリセルは１ビットのデータを記憶することができる。
【００１０】
図１９に、上記したメモリセルを使用してＮＡＮＤ型としたセルアレイ構造を示す。上下両側に選択トランジスタＴ１，Ｔ２が接続されその間に複数（図では４個）のメモリセルＭ１〜Ｍ４が直列接続された回路からなるストリングがビット線に接続される。４０００本のビット線ＢＬ１〜ＢＬ４０００が並列に並んでおり、並列に書き込みおよび読み出しが行われる。読み出しの時には、対応するビット線をプリチャージする。そして、ワード線ＷＬ１〜ＷＬ４の内の選択するワード線をＷＬ２とすると、ＷＬ２＝０Ｖに設定し、その他のワード線ＷＬ１，ＷＬ３，ＷＬ４および選択信号線ＳＧ１，ＳＧ２に対しては電圧ＶＣＣを印加する。これにより、ワード線ＷＬ２に対応するもの以外の全てのメモリセルＭ１，Ｍ３，Ｍ４および選択トランジスタＴ１，Ｔ２を導通状態とする。このとき、選択されたメモリセルＭ２に電流が流れるか流れないかにより、ビット線の電圧が変化するが、これをセンス回路（図示せず）を通して検出する。これにより、選択されたメモリセルＭ２のしきい値電圧が、正（状態０）か負（状態１）かを判定することができる。
【非特許文献１】T.Sugizaki et al.”Novel Muli-bit SONOS Type Flash Memory Using a High-Charge Trapping Layer”2003 Symposium on VLSI Thechnology Digest of Technical Papers,Page 27.
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところが、上記のトラップメモリの場合では、ｐ型基板１０１の上に、ボトム障壁層１０４を堆積し、次に異なる材料を電荷蓄積層１０５として堆積し、さらに、再びボトム障壁層１０４と同じ材料をトップ障壁層１０６として堆積することにより、メモリ構造を作製している。
【００１２】
このように、異なる材料を用いてメモリ構造を作製する必要があるために、厚さ方向（図１４の上下方向）の制御が難しい、さらなるメモリ構造の薄膜化が難しい、製造コストが高い等の問題点が存在した。また、材料を変える必要があるために生産におけるスループットが上がらないという問題点も存在した。また、異なる材料を用いた場合に、界面における界面準位が存在し、界面準位に対する配慮を行わなければならないという問題点も存在した。さらに、ボトム障壁層１０４にＳｉＯ2の膜を使う構造において、ＳｉＯ2の比誘電率が大きくないため、読み出し電圧を通常５Ｖ程度と大きい値とする必要があり、消費電力が大きくなるという問題点も存在した。
【００１３】
本発明の目的は、メモリ構造に必要な絶縁層の種類を少なくして、上記した各問題を解決した電荷蓄積型メモリ及びその製造方法を提供することである。
【課題を解決するための手段】
【００１４】
請求項１にかかる発明の電荷蓄積メモリは、基板と、該基板の上面に堆積したボトム障壁層と、該ボトム障壁層の上面に堆積した電荷蓄積層と、該電荷蓄積層の上面に堆積し前記ボトム障壁層より厚いトップ障壁層と、該トップ障壁層の上面に形成したゲート電極とを有し、前記電荷蓄積層における電子の蓄積の有無によりしきい値を変化させる電荷蓄積型メモリにおいて、前記電荷蓄積層と前記トップ障壁層を同一の絶縁物で構成し、且つ前記電荷蓄積層は、前記トップ障壁層に対して、絶縁物を構成する元素である金属原子又は半導体原子が化学量論的組成より過剰に存在し、前記金属原子又は前記半導体原子の局在準位を持ち、該局在準位に電子が蓄積されるようにしたことを特徴とする。
請求項２にかかる発明の電荷蓄積メモリは、基板と、該基板の上面に堆積したボトム障壁層と、該ボトム障壁層の上面に堆積した電荷蓄積層と、該電荷蓄積層の上面に堆積し前記ボトム障壁層より厚いトップ障壁層と、該トップ障壁層の上面に形成したゲート電極とを有し、前記電荷蓄積層における電子の蓄積の有無によりしきい値を変化させる電荷蓄積型メモリにおいて、前記ボトム障壁層、前記電荷蓄積層、及び前記トップ障壁層を同一の絶縁物で構成し、且つ前記電荷蓄積層は、前記ボトム障壁層および前記トップ障壁層に対して、絶縁物を構成する元素である金属原子又は半導体原子が化学量論的組成より過剰に存在し、前記金属原子又は前記半導体原子の局在準位を持ち、該局在準位に電子が蓄積されるようにしたことを特徴とする。
請求項３にかかる発明は、請求項１又は２に記載の電荷蓄積型メモリにおいて、前記同一の絶縁物として酸化アルミニウムを用い、前記金属原子としてアルミニウム原子を用いたことを特徴とす。
請求項４にかかる発明は、請求項１又は２に記載の電荷蓄積型メモリにおいて、前記同一の絶縁物として窒化シリコンを用い、前記半導体原子としてシリコン原子を用いたことを特徴とする。
請求項５にかかる発明は、請求項１乃至４のいずれか１つに記載の電荷蓄積型メモリにおいて、前記基板は、単結晶シリコン基板、多結晶シリコンン基板、又はアモルファスシリコンン基板からなることを特徴とする。
請求項６にかかる発明の電荷蓄積メモリの製造方法は、電子サイクロトロン共鳴型のプラズマ発生手段と、該プラズマ発生手段に希ガスおよび酸素ガスを供給するガス供給手段と、前記プラズマ発生手段内に設置されるアルミニウムからなるターゲットと、前記プラズマ発生手段内に設置される基板と、前記ターゲットへの高周波電力印加手段とを少なくとも有するスパッタリング手段を使用し、請求項３に記載の電荷蓄積型メモリを製造する方法であって、前記障壁層の形成時には、前記酸素ガスを、スパッタリングにより前記基板に堆積される酸化アルミニウムの屈折率が該酸化アルミニウムの化学量論的組成であるＡｌ2Ｏ3の屈折率となる第１の供給量とし、前記電荷蓄積層の形成時には、前記酸素ガスを、スパッタリングにより前記基板に堆積される酸化アルミニウムの屈折率が該酸化アルミニウムの化学量論的組成であるＡｌ2Ｏ3の屈折率からずれた屈折率となる第２の供給量とする、ことを特徴とする。
請求項７にかかる発明は、請求項６に記載の電荷蓄積型メモリの製造方法において、前記障壁層の形成時には、前記酸素ガスの供給量を前記第１の供給量として酸化アルミニウムを所定の厚さに堆積し、前記ターゲットには高周波電力を印加せずに前記希ガスと前記酸素ガスの電子サイクロトロン共鳴プラズマを前記酸化アルミニウムの表面に照射する工程を含む、ことを特徴とする。
【発明の効果】
【００１５】
本発明の電荷蓄積型メモリによれば、メモリ構造に必要な３層の絶縁層が界面を持たない１種類の絶縁層又は界面を１つのみ持つ２種類の絶縁層であるので、特に１種類の場合には、厚さ方向の制御が容易、さらなるメモリ構造の薄膜化が容易、製造のコストダウンが可能になる、スループットも向上する、異なった材料を使用する場合の界面準位に対する配慮が必要ない等の利点がある。また、ボトム障壁層やトップ障壁層に酸化アルミニウムや窒化シリコンを使用する場合では、読み出し時の低電圧化が可能になり低消費電力化が実現できる等の効果がある。さらに、絶縁層として酸化アルミニウムを使用する電荷蓄積型メモリの製造方法では、ＥＣＲスパッタ法を用いることにより、供給する酸素ガスの流量を変化させるだけで同一絶縁物による３層構造の電荷蓄積型メモリが製造できるという利点がある。
【発明を実施するための最良の形態】
【００１６】
本発明では、電荷蓄積型メモリとして、ボトム障壁層と電荷蓄積層とトップ障壁層の全部、又は電荷蓄積層とトップ障壁層を同一組成の絶縁物、例えば酸化アルミニウムあるいは窒化シリコンで構成し、その内の電荷蓄積層の部分を、その絶縁物を構成する元素である金属原子Ａｌ又は半導体原子Ｓｉを過剰に供給して化学量論的に過剰な金属原子Ａｌあるいは半導体原子Ｓｉが存在する構造とすることにより、その金属原子Ａｌあるいは半導体原子Ｓｉの局在準位を持たせ、この局在準位に電子が蓄積されるようにした。以下、詳しく説明する。
【実施例１】
【００１７】
図１は実施例１の電荷蓄積型メモリの構造を示す断面図である。ここでは、ｐ型単結晶シリコン基板１のソース２とドレイン３を跨ぐような位置に、Ａｌ2Ｏ3のボトム障壁層４を７ｎｍ、Ａｌ2+xＯ3の電荷蓄積層５を１０ｎｍ、再びＡｌ2Ｏ3のトップ障壁層６を１０ｎｍ順次積層し、最後にゲート材料として、ｎ型ポリシリコンゲート７を積層している。このような構造により、ボトム障壁層４と電荷蓄積層５とトップ障壁層６を同一の絶縁物である酸化アルミニウムで構成することが可能になる。電荷蓄積層５の組成Ａｌ2+xＯ3は、酸化アルミニウムの化学量論的組成Ａｌ2Ｏ3よりもＡｌがリッチな酸化アルミニウムであることを示している。したがって、ｘ＞０である。
【００１８】
図２は、図１の電荷蓄積型メモリのバンド構造を示す図である。電荷蓄積層５の領域において、コンダクションバンドから２．４ｅＶだけ下の位置にトラップ準位が存在し、ここに電子が蓄積される。電荷蓄積層５の領域における電流は、トラップ準位を介して流れる電流となる。また、ボトム障壁層４においては、トラップ準位が存在せず、Fowler-Nordheim(Ｆ−Ｎ）トンネル型となる。また、トップ障壁層６においては、膜厚がボトム障壁層４よりも厚いために、電流は殆ど流れない。
【００１９】
このような構造により、電荷蓄積層５と障壁層４，６を異なった材料に切り替える必要がなくなり、きめ細かい薄膜の膜厚制御を行うことができ、かつ製造コストの低減が可絶となる。メモリにおいては、ビット当たりのコストを安価にすることが重要であり、本発明により、これが実現できる。図１３に本実施例１の効果を示した。従来に比べて絶縁体の種類が１／２になる。
【００２０】
本実施例１で障壁層４，６に用いるＡｌ2Ｏ3膜の誘電率は、ＳｉＯ2膜の誘電率のおよそ２．５倍であるため、同じ膜厚でも約２．５倍のＭＯＳ容量を得ることができる。そのため、ＭＯＳのスケーリングによる微細化が可能になる。なお、Ａｌ2Ｏ3膜のボトム障壁層４を流れる電流は、ＳｉＯ2膜と同じＦ−Ｎトンネル型であることを確認している。
【実施例２】
【００２１】
図３は実施例２の電荷蓄積型メモリの構造を示す断面図である。実施例１においては、基板にｐ型単結晶シリコン１を用いたが、基板は単結晶である必要は無く、ＴＦＴ（Thin Film Transistor）において使われている多結晶シリコン（poly-Si）であっても良い。ソース２Ａとドレイン３Ａを形成したｐ型多結晶シリコン基板１Ａの上に、ボトム障壁層４、電荷蓄積層５、トップ障壁層６として、Ａｌ2Ｏ3膜あるいはＡｌ2+xＯ3膜を堆積する。また、ｐ型多結晶シリコン基板１Ａの代わりにｐ型アモルファスシリコン基板を用いることもできる。
【実施例３】
【００２２】
図４は実施例３の電荷蓄積型メモリの構造を示す断面図である。ここでは、局在準位を持つＡｌ2+xＯ3の電荷蓄積層５が中心にあり、ボトム障壁層４ＡとしてＳｉＯ2を用い、トップ障壁層６として電荷蓄積層５と同じ材料であるＡｌ2Ｏ3が配置されている。この構造により、電荷蓄積層５、トップ障壁層６を同一の絶縁物である酸化アルミニウムで構成することが可能になる。
【００２３】
図５は図４の電荷蓄積型メモリのバンド構造を示す図である。電荷蓄積層５の領域において、トラップ準位が存在し、ここに電子が蓄積される。電荷蓄積層５の領域における電流は、トラップ準位を介して流れる電流となる。また、ＳｉＯ2のボトム障壁層４Ａにおいては、トラップ準位が存在せず、Ｆ−Ｎトンネル型となる。また、Ａｌ2Ｏ3のトップ障壁層６においては、障壁高さがＳｉＯ2よりも低いが、膜厚がボトム障壁層４Ａよりも厚いために、電流は殆ど流れない。
【００２４】
このような構造により、電荷蓄積層５とトップ障壁層６を異なった材料に切り替える必要がなくなり、きめ細かい薄膜の膜厚制御を行うことができ、かつ製造コストの低減が可能となる。また、ＳｉＯ2のボトム障壁層４Ａは、熱酸化により容易に形成できるので、製造コストの増加にはつながらない。よって、本実施例３においても、ビット当たりのコストを安価にするメモリの製造が可能である。
【実施例４】
【００２５】
次に、実施例１で説明した酸化アルミニウムを絶縁物として使用する電荷蓄積型メモリをＥＣＲスパッタ法を用いて製造する製造方法について詳しく述べる。ＥＣＲスパッタ法は、プラズマを用いて薄膜の成長を行うもので、Ａｌ2Ｏ3についても良質な薄膜が成長できることが知られている（文献：Y.Jin,K.Saito,M.Shimada and T.Ono,“Using electron cyclon resonance sputtering in the deposition of ultrathin Al2O3 gate dielectrics”,J.Vac.Sci.Technol.B21(3),p.942-948,(2003).)。
【００２６】
図６に、ＥＣＲスパッタ装置を示す。１１は２．４５ＧＨｚのマイクロ波を導入する導波管、１２は磁場生成用のコイル、１３はマイクロ波透過用のクォーツ窓、１４も磁場生成用のコイル、１５はチャンバ、１６は軸１６ａを中心に回転可能なホルダ、１７はそのホルダ１６に保持される半導体基板、１８はターゲット、１９はターゲット１８に高周波電力を印加するための１３．５６ＭＨｚの高周波発振器、２０、２１はガス注入部である。ここでは、電子サイクロトロン共鳴プラズマ２２を生成するために、２．４５ＧＨｚで５００Ｗのマイクロ波と、コイル１２，１４により発生する８７５ガウスの磁束を用いている。そして、このプラズマ２２に発散磁場により１０〜２０ｅＶ程度の運動エネルギーを持たせて、垂直方向（基板１７方向）に引き出すことにより、基板１７上で膜の成長を行う。１０〜２０ｅＶと非常に低エネルギーであるために、膜の結晶に欠陥が入らない高品質の薄膜の成長が可能である。
【００２７】
図７は、ガス注入部２０からアルゴン（Ａｒ）ガスを注入するとともに、ガス注入部２１から酸素（Ｏ2）ガスを注入し、Ａｌをターゲット１８としたときの基板１７上での酸化アルミニウムの成長速度と、屈折率（測定波長：６３２．８ｎｍ）を酸素ガスの流量に対してプロットしたものである。白丸は屈折率、黒丸は成長速度であり、横軸が酸素ガス流量である。
【００２８】
屈折率については、酸素ガス流量が４〜９ｓｃｃｍにおいて、１．６〜１．７という値が得られており、これは化学量論的組成（Ａｌ2Ｏ3）の酸化アルミニウムの通常の値である。酸素ガス流量が４ｓｃｃｍ以下では、屈折率が徐々に大きくなり、このことから理想的な組成Ａｌ2Ｏ3の状態から、Ａｌが過剰に存在する組成Ａｌ2+xＯ3の状態に変化することがわかる。
【００２９】
成長速度においても、酸素ガス流量によって、成長速度が大きく変化する。７〜９ｓｃｃｍの領域において、成長速度は１ｎｍ／ｍｉｎと非常に遅い。これは、酸素ガス流量が大きいために、Ａｌターゲット表面が酸化してしまい、Ａｌ原子が飛び出しにくくなったためである。ＥＣＲスパッタ法において、この領域をオキサイド領域（領域(3)）と呼んでいる。
【００３０】
また、４〜７ｓｃｃｍの領域において、成長速度は６．５ｎｍ／ｍｉｎと非常に速い。これは、酸素ガス流量が小さいために、Ａｌターゲット表面が酸化せず、Ａｌ原子が飛び出しやすいためである。ＥＣＲスパッタ法において、この領域をメタル領域（領域(2)）と呼んでいる。このメタル領域において、酸化アルミニウムを堆積した場合、良質な組成Ａｌ2Ｏ3の膜を堆積できることが知られている。
【００３１】
図８は、横軸が誘電率を考慮した等価的な絶縁体膜厚であり、ＥＯＴ（等価酸化膜厚：equivalent oxide thickness)を表記している。ＥＯＴは次式で書ける。
ＥＯＴ≡［（ＳｉＯ2の誘電率）／（絶縁体の誘電率）］×絶縁体の膜厚
縦軸は−１Ｖの電圧を印加したときの電流密度（Ａ／ｃｍ2）である。また、黒丸はＡｌ2Ｏ3の膜について、白丸はＳｉＯ2膜についての特性である。Ａｌ2Ｏ3膜は、同じＥＯＴで比較した場合に、ＳｉＯ2膜よりも実膜厚を大きくすることができるため、絶縁膜中を流れるリーク電流が小さくなることがわかる。
【００３２】
次に、酸素ガス流量がさらに小さい領域について説明する。図７の０〜４ｓｃｃｍの領域のように酸素ガス流量を小さくすることにより、成長速度は、６．５ｎｍ／ｍｉｎから徐々に再び小さくなる。これは、酸素が不足し、Ａｌ2Ｏ3が成長しにくくなったためである。ここでは、この領域をメタルリッチ領域（領域(1)）と呼ぶことにする。
【００３３】
このようにメタルリッチ領域(1)（酸素流量０〜４ｓｃｃｍ）においては、屈折率の変化を見ることより、Ａｌ原子が過剰に供給されている組成Ａｌ2+xＯ3が成長されていることが分かる。Ａｌ原子が過剰のＡｌ2+xＯ3の膜は、絶縁体中においてＡｌ原子による局在準位が生成され、電子を蓄積することができると予測される。ＥＣＲスパッタ法では、このメタルリッチ領域(1)において酸素流量を制御することにより局在準位の形成を制御できる。このように本発明においては、Ａｌ原子が過剰のＡｌ2+xＯ3の膜の堆積を、ＥＣＲスパッタ法のメタルリッチ領域(1)を利用することにより実現した。
【００３４】
以上の手法により作製した電荷蓄積型メモリの全体の構造の断面図を図９に示す。ｐ型シリコン基板１の上に、ボトム障壁層４として、５．５ｓｃｃｍの酸素流量によりＡｌ2Ｏ3を４．５ｎｍ成長させ、次に０〜４ｓｃｃｍの酸素流量によりＡｌ2+xＯ3の電荷蓄積層５を４．５ｎｍ成長させ、次に５．５ｓｃｃｍの酸素流量によりＡｌ2Ｏ3のトップ障壁層６を９ｎｍ成長した。ゲート電極７はＡｌを蒸着することにより形成している。
【００３５】
ここでは、ボトム障壁層４のＡｌ2Ｏ3膜をより高品質化するために、メタル領域(2)においてＡｌ2Ｏ3膜を１．０〜２．０ｎｍ、好ましくは１．５ｎｍ堆積した後、マイクロ波とアルゴンガスおよび酸素ガスと磁場のみ（Ａｌをスパッタさせない）によるＥＣＲプラズマを、堆積した膜の表面に１０〜６０秒間、好ましくは２０〜３０秒間照射する。その後、メタル領域(2)にてＡｌ2Ｏ3膜を堆積し、所望の厚さのＡｌ2Ｏ3のボトム障壁層４を形成する。
【００３６】
上記ＥＣＲプラズマ照射はボトム障壁層４の膜中のトラップ密度を低減する効果がある。また、上記ＥＣＲプラズマ照射はトップ障壁層６に施してもそのトラップ密度を低減する効果が得られる。さらに、上記ＥＣＲプラズマ照射は界面近傍のＡｌ2Ｏ3膜に特に効果がある。なお、このＥＣＲプラズマ照射は、下地であるシリコン基板１等に対してダメージをもたらさないことが確認されている。
【００３７】
図１０に、酸素流量４ｓｃｃｍのメタルリッチ領域(1)の条件で、電荷蓄積層５として成長したＡｌ2+xＯ3のダイオードのＣ−Ｖ特性を示す。ゲート電極７を形成する前に高真空中で６００℃、約３分の熱処理を施している。電荷蓄積層５には、局在準位があまり生成されず、Ｃ−Ｖ特性において、電荷蓄積効果によるヒステリシスを生じないことが分かる。
【００３８】
図１１に、酸素流量２ｓｃｃｍのメタルリッチ領域(1)の条件で、電荷蓄積層５として成長したＡｌ2+xＯ3のダイオードのＣ−Ｖ特性を示す。この試料もゲート電極７の形成前に６００℃の高真空中熱処理を施している。この場合、電荷蓄積層５には局在準位が数多く生成されて、Ｃ−Ｖ特性において、電荷蓄積効果によるヒステリシスが生じている。ここで、ゲート電圧を１Ｖとした時に、容量の大きい状態をＡ、容量の小さい状態をＢとする。
【００３９】
図１２は、図１１においてゲート電圧を１Ｖ（状態Ａ，Ｂ）とした時の容量値の時間変化を示したものである。状態Ａは３０分経過後も殆ど値が変化しない。次に、状態をＢとして容量値の変化を調べると、同様に３０分経過後も殆ど値が変化しない。次に、再び状態をＡとして容量値を測定すると、２時間経過後も殆ど値が変化しないことが分かった。この結果から、１０年（３×１０8秒）後にも大きな変化はなく、十分大きなマージンがとれることが予想される。このように、障壁層４，６に欠陥の少ない高品質のＡｌ2Ｏ3膜を用いたため、良好な電荷保持特性が得られ、また、酸素流量を減らしてＡｌ過剰としたＡｌ2+xＯ3は、トラップに電子を蓄積するために、メモリとして極めて良好な動作をすることが明らかとなった。
【実施例５】
【００４０】
以上、ＥＣＲスパッタ法を用いた電荷蓄積型メモリの作製方法について詳しく述べたが、ＥＣＲスパッタ法で堆積した膜に限らず、障壁層４，６の要求条件を満たす高品質Ａｌ2Ｏ3膜と、電荷蓄積層５を形成するためのＡｌを過剰としたＡｌ2+xＯ3膜が形成できる手法であれば、どのような製造手法でも適用できる。
【００４１】
また、実施例２の構造の電荷蓄積型メモリでは、多結晶シリコン基板１Ａあるいはアモルファスシリコン基板の上に、実施例４のＥＣＲスパッタ法により、ボトム障壁層４，電荷蓄積層５，トップ障壁層６を堆積すればよい。また、実施例３の構造の電荷蓄積型メモリでは、シリコン基板１の上に、予めＳｉＯ2のボトム障壁層４Ａを形成してから、上記したＥＣＲスパッタ法により、電荷蓄積層５とトップ障壁層６を堆積すればよい。
【００４２】
さらに、以上説明した各実施例では、ボトム障壁層４とトップ障壁層６にＡｌ2Ｏ3を使用し、電荷蓄積層５にアルミニウムリッチなＡｌ2+xＯ3を使用した例、あるいはボトム障壁層４ＡにＳｉＯ2、トップ障壁層６にＡｌ2Ｏ3、電荷蓄積層５にアルミニウムリッチなＡｌ2+xＯ3を使用した例について説明したがこれに限られるものではない。例えば、ボトム障壁層４とトップ障壁層６にＳｉ3Ｎ4を使用し、電荷蓄積層５にシリコンリッチなＳｉ3+xＮ4を使用した例、あるいはボトム障壁層４ＡにＳｉＯ2、トップ障壁層６にＳｉ3Ｎ4、電荷蓄積層５にＳｉ3+xＮ4を使用した例でも、同様な作用効果を得ることができる。
【図面の簡単な説明】
【００４３】
【図１】実施例１の電荷蓄積型メモリの構造を示す断面図である。
【図２】図１の電荷蓄積型メモリのバンド構造の説明図である。
【図３】実施例２の電荷蓄積型メモリの構造を示す断面図である。
【図４】実施例３の電荷蓄積型メモリの構造を示す断面図である。
【図５】図４の電荷蓄積型メモリのバンド構造の説明図である。
【図６】実施例４の電荷蓄積型メモリの製造方法に使用するＥＣＲスパッタ装置の構造を示す断面図である。
【図７】酸化アルミニウム膜の酸素流量に対する成長速度と屈折率の特性図である。
【図８】酸化シリコン膜と酸化アルミニウム膜のＥＯＴに対する電流密度の特性図である。
【図９】図６のＥＣＲスパッタ装置により製造した電荷蓄積型メモリの構造を示す断面図である。
【図１０】酸素流量４ｓｃｃｍの条件で成長させた酸化アルミニウム膜のダイオードのＣ−Ｖの特性図である。
【図１１】酸素流量２ｓｃｃｍの条件で成長させた酸化アルミニウム膜のダイオードのＣ−Ｖの特性図である。
【図１２】酸化アルミニウム膜のダイオードの容量値の時間変化の特性図である。
【図１３】電荷蓄積型メモリの作製に必要な絶縁体の種類の比較図である。
【図１４】従来のトラップメモリの構造を示す断面図である。
【図１５】図１４のトラップメモリのバンド構造の説明図である。
【図１６】図１４のトラップメモリの消去の説明図である。
【図１７】図１４のトラップメモリの書き込みの説明図である。
【図１８】２値のメモリセルのしきい値の電圧分布特性図である。
【図１９】ＮＡＮＤ型のセルアレイの回路図である。
【符号の説明】
【００４４】
１：ｐ型単結晶シリコン基板、１Ａ：ｐ型ポリシリコン基板
２，２Ａ：ソース
３，３Ａ：ドレイン
４：Ａｌ2Ｏ3のボトム障壁層
４Ａ：ＳｉＯ2のボトム障壁層
５：Ａｌ2+xＯ3の電荷蓄積層
６：Ａｌ2Ｏ3のトップ障壁層
７：ｎ型ポリシリコンゲート
１１：導波管
１２：コイル
１３：クォーツ窓
１４：コイル
１５：チャンバ
１６：ホルダ
１７：半導体基板
１８：ターゲット
１９：高周波発振器
２０，２１：ガス注入部
２２：電子サイクロトロン共鳴プラズマ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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