(57)【要約】【課題】  出力パッドを多数設けたドライバーＩＣのような半導体集積回路および電子時計などの電子回路装置において、チップ面積の縮小化を図り、生産効率の向上とコストダウンを図る。【解決手段】  出力パッドに各々接続する駆動トランジスタ、あるいは、ロジック回路の上に平面的に重なって出力パッドを設けた。さらに、半導体装置の配線をアルミ配線だけでなく、バンプ電極あるいは、バリアメタルを用いた。また、プリント基板の上にフェイスダウン方式により半導体集積回路が電気的に接着されている場合の電気的接続は、半導体集積回路に設けられた半田バンプとプリント基板の配線とが直接、接続することにより形成される。この時半導体集積回路の外部接続端子であるバンプ電極はトランジスタの上に積層して設けられている。【選択図】    図１
2005252275.tif 000002
【特許請求の範囲】
【請求項１】
支持基板の表面に設けられた第１導電型の半導体基板領域と、前記半導体基板領域の表面に設けられた第２導電型の絶縁ゲート電界効果型ト
ランジスタと、前記絶縁ゲート電界効果型トランジスタのドレイン領域と金属膜
を介して電気的に接続して設けられた外部電気接続端子とから構成される半導体
装置において、前記絶縁ゲート電界効果型トランジスタのソース領域から前記ドレイン領域への向きが２方向以上あり、前記ドレイン領域が第２導電型の低濃度の深い不純物領域の第１のドレイン領域と、前記第１のドレイン領域の内側の表面に設けられた第２導電型の高濃度の浅い不純物領域である第２のドレイン領域とから成る高耐圧ドレイン構造で構成されるとともに、前記第２ドレイン領域の上に一部重なるようにして前記外部電気接続端子が配置されていることを特徴とする半導体集積回路。
【請求項２】
前記外部電気接続端子が高さ１０μｍ以上のバンプ電極である請求項１記載の半導体集積回路。
【請求項３】
前記絶縁ゲート電界効果型トランジスタのゲート絶縁膜が１００Å以上２５０Å以下の膜厚である請求項１乃至請求項２記載の半導体集積回路。
【請求項４】
複数の出力パッド接地電極との間に各々オープンドレイン構造で電気接続された高耐圧絶縁ゲート電界効果型トランジスタと、前記高耐圧絶縁ゲート電界効果型トランジスタの各々のゲート電極の電位を制御する複数のプリアンプ回路と、複数の前記プリアンプ回路にそれぞれの信号を供給する複数のラッチ回路と、複数の前記ラッチ回路にそれぞれ順次信号を供給するフリップフロップ回路とから構成される半導体集積回路に置いて、前記出力パッドと前記高耐圧絶縁ゲート電界効果型トランジスタと前記ブリアンプ回路と前記ラッチ回路と前記フリップフロップ回路とが前記半導体集積回路の長さ方向に沿って周期的に繰り返し平面的に配置されるとともに、前記高耐圧絶縁ゲート電界効果型トランジスタが前記出力パッドの間に配置されていることを特徴とする半導体集積回路。
【請求項５】
電源電圧より大きな電圧が印加される複数の出力パッドと、前記出力パッドの導電膜が延在してそれぞれドレイン領域と直接電気接続した駆動用高耐圧絶縁ゲート電界効果型トランジスタとから構成された半導体集積回路において、前記駆動用絶縁ゲート電界効果型トランジスタのゲート絶縁膜の膜厚を１００Åから２５０Åの間にするとともに、前記駆動用絶縁ゲート電界効果型トランジスタを前記出力パッドの周囲に沿って配置したことを特徴とする半導体集積回路。
【請求項６】
前記駆動用絶縁ゲート電界効果型トランジスタを前記出力パッドの両側に線対称的に配置した請求項５記載の半導体集積回路。
【請求項７】
前記駆動用絶縁ゲート電界効果型トランジスタを前記出力パッドの周囲４方向に配置した請求項５記載の半導体集積回路。
【請求項８】
前記出力パッドがバンプを有している請求項５記載の半導体集積回路。
【請求項９】
前記出力パッドが前記半導体集積回路の長辺方向に沿って１列または千鳥状に配置されている請求項５記載の半導体集積回路。
【請求項１０】
複数の出力パッドと接地電極との間に各々オープンドレイン構造で電気接続された絶縁ゲート電界効果型駆動トランジスタと、前記絶縁ゲート電界効果型駆動トランジスタの各々のゲート電極の電位を制御する複数のロジック回路セルとから構成される半導体集積回路において、前記出力パッドと前記絶縁ゲート電界効果型駆動トランジスタと前記ロジック回路セルとが前記半導体装置の長さ方向に沿ってそれぞれ繰り返し周期的に配置されるとともに、前記出力パッドが前記絶縁ゲート電界効果型駆動トランジスタあるいは前記ロジック回路セルの上に重なって配置されていることを特徴とする半導体集積回路。
【請求項１１】
前記出力パッドが前記絶縁ゲート電界効果型駆動トランジスタのドレイン電極の上のバリアメタルを介して設けられたバンプ電極である請求項１０記載の半導体集積回路。
【請求項１２】
前記絶縁ゲート電界効果型駆動トランジスタのソース電極がそれぞれ前記バリアメタルで電気接続している請求項１０記載の半導体集積回路。
【請求項１３】
前記ロジック回路セルの配線の一部として前記バリアメタルを用いた請求項１１記載の半導体集積回路。
【請求項１４】
半導体基板表面付近に設けられた絶縁ゲート電界効果型トランジスタ及び配線領域及び分離領域などにより構成される半導体電子回路と、前記半導体電子回路上に重なって設けられた外部電気接続端子用電極とから構成される半導体集積回路において、前記電子回路を構成するメタル配線層と前記外部電気接続端子用電極とを電気的に接続するための保護膜開口部サイズが９００πμｍ2以下の面積で設けられていることを特徴とする半導体集積回路。
【請求項１５】
前記外部電気接続端子用電極は高さ１０μｍ以上のバンプ電極である請求項１４記載の半導体集積回路。
【請求項１６】
前記電子回路を構成するメタル配線層と前記外部電気接続端子用電極とを電気的に接続するための保護膜開口部が前記外部電気接続端子用電極の中心部分以外に設けられている請求項１５記載の半導体集積回路。
【請求項１７】
前記電子回路を構成するメタル配線層と前記外部電気接続端子用電極とを電気的に接続するための保護膜開口部が前記外部電気接続端子用電極の下に重ねて１箇所以上設けられている請求項１６記載の半導体集積回路。
【請求項１８】
前記外部電気接続端子用電極は前記メタル配線層上にバリアメタルを介して設けたことを特徴とする請求項１７記載の半導体装置。
【請求項１９】
前記半導体電子回路がサーマルプリントヘッドの発熱体駆動用ＩＣである請求項１８記載の半導体集積回路。
【請求項２０】
前記半導体電子回路が液晶表示パネルの液晶駆動用ＩＣである請求項１８記載の半導体集積回路。
【請求項２１】
前記半導体電子回路がクォーツ時計のステップモーター駆動用ＩＣである請求項１８記載の半導体集積回路。
【請求項２２】
前記半導体電子回路が不揮発性メモリーＩＣである請求項１８記載の半導体集積回路。
【請求項２３】
基板の表面に互いに離れて設けられた第１と第２の金属電極と、前記第１と第２の金属電極と同じ金属からなる金属配線と、前記金属配線を含む前記基板の表面に設けられた最終保護膜と、前記第１と第２の金属電極の上に設けられた前記最終保護膜の窓あげ領域と、前記最終保護膜の窓あげ領域の上と前記第１と第２の金属電極との間の前記最終保護膜の上に前記第１と第２の金属電極を電気接続するように配線されたバリアメタル膜とから構成された半導体集積回路。
【請求項２４】
前記バリアメタル膜の上にバンプ構造の金属が設けられている請求項２３記載の半導体集積回路。
【請求項２５】
前記バリアメタル膜が複数の円形パターンを直列接続した平面パターンである請求項２３記載の半導体集積回路。
【請求項２６】
バンプ及び該バンプの下にバリアメタル膜を有する半導体集積回路において、バリアメタル膜を半導体素子上にも配置したことを特徴とする半導体集積回路。
【請求項２７】
電子回路上に配置されたバンプ電極が、一つの電気的電極に対して複数のマトリックス状バンプ電極としたことを特長とする半導体集積回路装置。
【請求項２８】
電子回路上に配置されたバンプ電極が、一つの電気的電極に対して複数の線状バンプ電極としたことを特長とする半導体集積回路装置。
【請求項２９】
電子回路上に配置されたバンプ電極が、中に隙間を持っていることを特長とする半導体集積回路装置。
【請求項３０】
電子回路上に配置されたバンプ電極が、櫛型形状をしていることを特長とする半導体集積回路装置。
【請求項３１】
外部電気接続端子用電極が電子回路素子上に設けられていることを特徴とする半導体集積回路。
【請求項３２】
電子回路素子上に設けられた外部電気接続端子用電極において、前記外部電気接続端子用電極が隙間を持っていることを特徴とする半導体集積回路。
【請求項３３】
電子回路素子上に設けられた外部電気接続端子用電極において、前記外部電気接続端子用電極が格子形状をしていることを特徴とする半導体集積回路。
【請求項３４】
電子回路素子上に設けられた外部電気接続端子用電極において、前記外部電気接続端子用電極が連続な長方形状をしていることを特徴とする半導体集積回路。
【請求項３５】
電子回路素子上に設けられた外部電気接続端子用電極において、前記外部電気接続端子用電極が曲線形状をしていることを特徴とする半導体集積回路。
【請求項３６】
電子回路素子上に設けられた外部電気接続端子用電極において、前記外部電気接続端子用電極が表面に凹凸を持っていることを特徴とする半導体集積回路。
【請求項３７】
電子回路素子上に設けられた外部電気接続端子用電極において、前記外部電気接続端子用電極表面の凹凸が、前記外部電気接続端子用電極直下の構成膜によって作られていることを特徴とする半導体集積回路。
【請求項３８】
前記外部電気接続端子用電極表面の凹凸が、前記外部電気接続端子用電極直下の分離用絶縁膜により形成されていることを特徴とする半導体集積回路。
【請求項３９】
前記外部電気接続端子用電極表面の凹凸が、前記外部電気接続端子用電極直下の別の配線材料により形成されていることを特徴とする半導体集積回路。
【請求項４０】
電子回路素子上に設けられた外部電気接続端子用電極において、前記外部電気接続端子用電極表面に設けられた凹凸が１個以上の多角形であることを特徴とする半導体集積回路。
【請求項４１】
電子回路素子上に設けられた外部電気接続端子用電極において、前記外部電気接続端子用電極表面に設けられた凹凸が同心円または螺旋形状であることを特徴とする半導体集積回路。
【請求項４２】
バンプ電極を有する半導体集積回路において、バンプ電極を電子回路上に配置したことを特徴とする半導体集積回路集積回路。
【請求項４３】
バンプ電極に、中空部を有する第４２項記載の半導体集積回路装置。
【請求項４４】
前記バンプ電極中空部が、バンプ電極材料よりも柔らかい材料で埋め込まれている第４２項記載の半導体集積回路装置。
【請求項４５】
前記バンプ電極中空部に、ポリイミド樹脂が埋め込まれている第４２項記載の半導体集積回路装置。
【請求項４６】
前記バンプ電極中空部に、ホトレジストが埋め込まれている第４２項記載の半導体集積回路装置。
【請求項４７】
電子回路素子上に設けられた外部電気接続端子用電極において、前記外部電気接続端子用電極直下の絶縁膜がポリイミド樹脂でできていることを特徴とする半導体集積回路。
【請求項４８】
半導体基板表面付近に設けられた絶縁ゲート電界効果型トランジスタ及び配線領域及び分離領域などにより構成される半導体電子回路と、前記半導体電子回路上に重ねて設けられた外部電気接続端子用電極とから構成される半導体装置において、前記半導体電子回路を構成するメタル配線層の膜厚が２μｍから４μｍであることを特徴とする半導体集積回路。
【請求項４９】
前記外部電気接続端子用電極上に高さ１０μｍ以上のバンプ電極を設けた請求項４８記載の半導体集積回路。
【請求項５０】
前記メタル配線層が前記外部電気接続端子用電極を兼用する請求項４８記載の半導体集積回路。
【請求項５１】
前記半導体電子回路がサーマルプリントヘッドの発熱体駆動用ＩＣでる請求項４９記載の半導体集積回路。
【請求項５２】
前記半導体電子回路が液晶表示パネルの液晶駆動用ＩＣである請求項４８記載の半導体集積回路。
【請求項５３】
前記半導体電子回路がクォーツ時計のステップモーター駆動用ＩＣである請求項４８記載の半導体集積回路。
【請求項５４】
前記半導体電子回路が不揮発性メモリーＩＣである請求項４８記載の半導体集積回路。
【請求項５５】
外部からの信号を入力する複数のパッド電極と、前記それぞれのパッド電極に接続され、前記パッド電極から入力した信号により発生する過電流を逃がす複数の保護回路と、前記複数のパッド電極と前記複数の保護回路を介して入力された外部信号を処理する内部回路よりなる半導体集積回路において、前記複数のパッド電極の内少なくとも１つのパッド電極と該パッド電極に対応する保護回路との間に他の回路素子が介在されて配置されていることを特徴とする半導体集積回路。
【請求項５６】
外部からの信号を入力する複数のパッド電極と、前記それぞれのパッド電極に接続され、前記パッド電極から入力した信号により発生する過電流を逃がす複数の保護回路と、前記複数のパッド電極と前記複数の保護回路を介して入力された外部信号を処理する内部回路よりなる半導体集積回路において、前記複数の保護回路の内少なくとも２つ以上の保護回路が、１つ以上のブロックとして配置されていることを特長とする半導体集積回路装置。
【請求項５７】
前記パッド電極と前記保護回路を結ぶ配線が、前記内部回路の表面部分に絶縁膜を介して配置されている請求項５６記載の半導体集積回路装置。
【請求項５８】
バンプ電極及び、ダミーにバンプ電極を有する半導体集積回路において、ダミーバンプを電子回路上に配置したことを特徴とする半導体集積回路装置。
【請求項５９】
前記ダミーバンプの平面積がバンプ電極より大きいことを特徴とする請求項５８記載の半導体集積回路装置
【請求項６０】
前記ダミーバンプの平面積がバンプ電極より小さくかつマトリックス状に配列されていることを特徴とする請求項５８記載の半導体集積回路装
置。
【請求項６１】
前記ダミーバンプのなかに単数もしくは複数の隙間を持つことを特徴とする請求項５８記載の半導体集積回路装置。
【請求項６２】
前記ダミーバンプが半導体基板の周辺部に配置されていることを特徴とする請求項５８記載の半導体集積回路装置。
【請求項６３】
ウェハの半導体領域の表面に複数のトランジスタを形成する工程と、前記トランジスタの電極を金属配線する工程と、前記金属配線の上に保護膜を形成する工程と、前記ウェハのスクライブ領域に沿って前記ウェハを切断する工程とからなる半導体集積回路の製造方法において、前記ウェハを切断する工程が第１の切断工程と第２の切断工程とからなるとともに、前記第１の切断工程の切断速度が前記第２の切断工程の切断速度より遅いことを特徴とする半導体集積回路の製造方法。
【請求項６４】
前記第１の切断工程を化学的手段で切断する請求項６３記載の半導体集積回路の製造方法。
【請求項６５】
前記第１の切断工程で前記半導体領域の表面の前記トランジスタより深く切断する請求項６３記載の半導体集積回路の製造方法。
【請求項６６】
基板の第１導電型の半導体領域の表面に電子回路を設けると共に、前記基板をスクライブによりチップに分割された半導体集積回路において、前記チップの側面のスクライブ面に沿って前記基板の段差領域を設けたことを特徴とする半導体集積回路。
【請求項６７】
前記段差額域の深さが前記電子回路を構成する第２導電型の拡散領域の深さより大きく設けられた請求項６６記載の半導体集積回路。
【請求項６８】
外部電気接続端子が前記電子回路を構成するトランジスタの上に配置されている請求項６６記載の半導体集積回路。
【請求項６９】
基板表面に分離領域で電気的に分離されて設けられた複数の電界効果トランジスタと、前記複数の電界効果トランジスタの一部のトランジスタの上に積層して設けられた外部接続端子を有する半導体集積回路において、前記外部接続端子の下の前記分離領域にシールド電極を設けたことを特徴とする半導体集積回路。
【請求項７０】
前記外部接続端子がバンプ電極であることを特徴とする請求項６９記載の半導体集積回路。
【請求項７１】
基板表面に分離領域で電気的に分離されて設けられた複数の電界効果トランジスタと、前記複数の電界効果トランジスタの一部のトランジスタの上に積層して設けられた外部接続端子を有する半導体集積回路において、前記外部接続端子の下の前記分離領域の中間に反転防止用高濃度不純物領域を設けたことを特徴とする半導体集積回路。
【請求項７２】
基板表面に分離領域で電気的に分離されて設けられた複数の電界効果トランジスタと、前記複数の電界効果トランジスタの一部のトランジスタの上に積層して設けられた外部接続端子を有する半導体集積回路において、前記外部接続端子の下の前記分離領域と前記外部接続端子の以外の下の前記分離領域とが異なる分離構造であることを特徴とする半導体集積回路。
【請求項７３】
絶縁基板の表面に金属配線を設けたプリント基板と、前記プリント基板の表面の前記金属配線に外部接続端子が電気的に接続した半導体集積回路とから成る電子回路において、前記外部接続端子が前記半導体集積回路の能動素子領域の上に設けられていることを特徴とする電子回路。
【請求項７４】
前記外部接続端子がバンプ電極である請求項７３記載の電子回路。
【請求項７５】
半導体ウェハの表面に集積回路を加工する工程と、前記集積回路の表面に保護膜を形成する工程と、前記保護膜の一部に窓あけして外部接続端子領域となるパッド部を形成する工程と、前記パッド部に半田バンプ電極を形成する工程と、前記半導体ウェハをスクライブしてチップにする工程と、前記チップの表面の前記半田バンプ電極の表面に半田ヤニを塗布する工程と、前記チップを実装するプリント基板にフェイスダウン方式で前記半田バンプ電極と前記プリント基板の金属配線とが重なる所定の場所に接着する工程と、前記チップの裏面から前記チップを加熱する工程と、前記チップの表面に遮光膜を形成する工程とからなる電子回路の製造方法。
【請求項７６】
前記チップを加熱する工程が、熱風を前記チップの裏面に当てる工程である請求項７５記載の電子回路の製造方法。
【請求項７７】
第１導入型の半導体領域の表面にお互いに離れて設けられた第２導電型のソース領域とドレイン領域と、前記ソース領域と前記ドレイン領域の間の前記半導体領域の表面であるチャネル形成領域の上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極と、前記ドレイン領域を構成する高濃度ドレイン領域及び前記チャネル形成領域と前記高濃度ドレイン領域との間に設けられた低濃度ドレイン領域から成るとともに、前記チャネル形成領域が反転時の前記高濃度ドレイン領域の耐圧をドレイン印可電圧より低く設定したことを特徴とする高耐圧絶縁ゲート電界効果型半導体装置。
【請求項７８】
前記ソース領域から前記低濃度ドレイン領域までのチャネル形成領域の長さであるチャネル長を２．５μｍ以下にするとともに、前記ゲート絶縁膜の膜厚を２００Å以下としたことを特徴とする請求項７７記載の高耐圧絶縁ゲート電界効果型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示パネルの液晶駆動用、ファクシミリのプリンタに利用されているサーマルヘッドプリンタ用、クォーツ時計のステップモーター駆動用および不揮発性メモリー用の半導体集積回路装置とその製造方法に関する。
【０００２】
本発明は、上記半導体集積回路を用いた電子回路とその製造方法に関する。
【発明の属する技術分野】
【０００３】
本発明は、高耐圧構造の絶縁ゲート電界効果型の半導体集積回路に関し、特に液晶駆動用、感熱紙抵抗駆動用等のドライバーＩＣに関する。
【０００４】
本発明は半導体装置に関する。特に好ましくは、サーマルヘッド用半導体集積回路のように、複数の駆動トランジスタを有し、各々の駆動トランジスタに出力パッドを有した半導体装置に関する。
【０００５】
外部電気接続端子を電子回路上に持つ半導体回路装置に関するものである。
【０００６】
本発明は半導体集積回路の安定動作に関するものである。
【０００７】
特にバンプ電極を電子回路上に持つ半導体回路装置に関する。
【０００８】
内部素子を保護するための保護回路を内蔵した半導体集積回路装置に関するものである。
【０００９】
バンプ電極を持つ半導体集積回路装置に関する。
【００１０】
特に好ましくは、サーマルヘッド駆動用半導体集積回路のような、チップ面積
に対して非常にチップ辺の長さが大きい半導体集積回路に関する。
【００１１】
本発明は半導体集積回路の製造方法に関する。特に好ましくは、サーマルヘッド駆動用半導体集積回路のような非常に細長い、周辺長の長い半導体集積回路の製造方法に関する。
【００１２】
本発明は複数のトランジスタを同一基板上に集積化した半導体集積回路に関する。特に、外部接続端子であるパッド部がトランジスタの上に設けられた半導体集積回路に関する。
【００１３】
本発明は電子回路及びその製造方法に関する。特に、プリント基板にフェイスダウン方式で実装された集積回路を含む電子回路に関する。特に好ましくは、電子時計に用いる電子回路に関する。
【背景技術】
【００１４】
従来のサーマルヘッド用の半導体装置（半導体集積回路）においては、感熱紙に沿って直線的に複数並んだ数ｋΩの抵抗に約１０ｍＡの電流をプリント情報に応じて流すスイッチの機能を有している。感熱用の各々の抵抗は、半導体装置の表面に設けられた外部接続端子と電気的に接続して設けられている。
【００１５】
図２は、一般的なサーマルヘッド用半導体装置の出力部の断面図である。サーマルヘッド基板上には、感熱用抵抗と半導体装置とが平面的に離れ配置されている。感熱用抵抗は、ボンディング線１１で電気的に直接接続している。ボンディング線１１は、アルミ配線で形成されたパッド領域とボンディング工程により機械的電気的に接続している。パッド領域とは、アルミ配線９の上の最終パッシベーション膜１０を穴あけして外部接続するために設けられたアルミ膜パターンである。パッド領域の下には、ボンディング工程での機械的ストレスに耐えられる中間絶縁膜８とフィールド絶縁膜６が設けられている。パッド領域のアルミ配線９は、平面的に配置された抵抗駆動用絶縁ゲート電界効果型トランジスタのドレイン領域とコンタクト領域１２を介して電気的に接続している。ドレイン領域は、低濃度不純物領域から成る第１のドレイン領域３Ｂと、高濃度不純物領域から成る第２のドレイン領域３Ａとから構成される高耐圧構造で形成されている。感熱用の抵抗に約１０ｍＡの大電流を流すために、抵抗には約３０Ｖの高電圧が印加されている。従って、スイッチとして機能するトランジスタがＯＦＦしている場合には、ドレイン領域に同様の約３０Ｖの高電圧が印加される。各々の感熱抵抗をスイッチするトランジスタが、抵抗の数だけ半導体の長手方向に沿って、図３のように一列に複数配置されている。
【００１６】
従来の半導体装置の例を図３に示す。
【００１７】
図３は、サーマルヘッド用半導体集積回路の平面図である。外部導出電極として、出力パッド０１，０２〜ＯＮおよび電源パッドＰ１，Ｐ２等がチップ５０の周囲に配置されている。トランジスタを集積化した回路は、外部導出電極から平面的に離れて配置されている。即ち、各々の出力パッドに対応して駆動トランジスタＴ１，Ｔ２〜ＴＮが電気的に接続して配置され、さらに、その各々の駆動トランジスタのゲート電極を制御するためのロジック回路Ｌ１，Ｌ２〜ＬＮがチップ５０の長さ方向に沿って繰り返し周期的に配置されている。外部導出電極は最終保護膜に窓あけ９２を設け、その窓あけ９２の上にバンプ９３が設けられている。図３はバンプであるが、ボンディングの場合もある。
【００１８】
図４に従来の半導体集積回路装置を示す。半導体基板６０１上に外部との接続を行う端子としての複数のパッド電極６０３が設けられている。それぞれのパッド電極６０３は、それぞれの保護回路６０４を介して内部電子回路６０２に接続されている。保護回路６０４は、図示しない外部回路から内部回路６０２に入力される静電気やノイズにより発生する過電流で内部回路６０２が破壊することを防ぐために過電流を逃がすためのものである。基本的には、パッド電極６０３一つに対し、保護回路６０４が１個必要である。また、過電流を逃がす以上、保護回路６０４は逃がした電荷が内部回路６０２に到達しないように内部回路６０２と距離的に十分離す必要がある。
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかし、従来のサーマルヘッド用半導体装置においては、下記の課題があった。すなわち、図２に示すように、トランジスタとボンディングパッドとが平面的に離して設ける必要があったために、半導体装置の面積が大きくなり製造コストを低くすることが困難であった。
【００２０】
また、従来の高耐圧ＭＯＳトランジスタにおいては、高耐圧特性を得るための低濃度ドレイン領域の拡散の深さが浅いために、そこでの抵抗増により大きな電流を流すためには大きな面積のトランジスタが必要であった。また、高耐圧特性を得るための低濃度ドレイン領域の抵抗を減らすために濃度を高くするとドレイン耐圧が１０Ｖ以下に低くなってしまった。さらに、別の方法として、低濃度のまま拡散の深さを深くすると高耐圧特性を得るための低濃度ドレイン領域が横方向にも大きくなり大きなトランジスタになってしまう。
【００２１】
図２で示したような従来の半導体装置においては、トランジスタが配置されている能動素子領域と外部導出電極とが離れて別々の領域に配置されているために、チップ面積が大きく、チップコストを減少できないという欠点があった。
【００２２】
従来の半導体装置においては、外部電気接続端子用メタル電極は、パッシベーション膜の開口部サイズより大きく形成するため，外部電気接続端子用メタル電極の存在する領域には同じメタル配線を重ねて形成する事ができず、チップサイズが小さくならないという課題を有していた。
【００２３】
液晶パネルなどに利用される半導体集積回路は、ＣＯＧ（Ｃｈｉｐ  ｏｎ  Ｇｌａｓｓ）の様にガラス基板に直接半導体集積回路を実装するような技術の場合には、液晶パネルのガラスを通して入ってくる光にさらされ、半導体集積回路が誤動作を起こしてしまうために、遮光が必要であり、遮光膜として集積回路内の金属配線を用いている。  液晶パネルなどに利用される半導体集積回路内に金属配線を用いた場合、本来配線として用いているために、配線と遮光膜領域に隙間が生じてしまい有効な遮光ができなかった。また配線と配線の間を遮光しているために遮光膜の電位を安定させることが出来ない場合が生じやすく、その場合フローティングの状態になってしまっており安定動作の面から好ましくなかった。
【００２４】
従来の半導体装置においては、バンプ電極と外部回路を接続させるために外部回路と半導体基板に間に圧力をかける。その際、バンプ電極下にパッシベーション膜及びポリシリコン抵抗を形成するとパッシベーション膜及び、ポリシリコン抵抗にも力が加わり、パッシベーション膜にはクラックが入り半導体集積回路の信頼性を低下させ、また、ポリシリコン抵抗は変形し抵抗値が変わり半導体集積回路の特性を低下させてしまう。
【００２５】
従来の半導体装置においては、外部電気接続端子用アルミニウム電極とボンディングワイヤーを接続させるためにボンディングワイヤーと半導体基板に間に圧力をかける。その際、バンプ電極下にパッシベーション膜及びポリシリコン抵抗を形成するとパッシベーション膜及び、ポリシリコン抵抗にも力が加わり、パッシベーション膜にはクラックが入り半導体集積回路の信頼性を低下させ、ポリシリコン抵抗は変形し抵抗値が変わり半導体集積回路の特性を低下させてしまう。
【００２６】
従来の半導体装置は、図４に示すようにパッド電極６０３の数分の保護回路６０４が必要となる。そして、それぞれの保護回路６０４は内部電子回路６０２との距離を離す必要があるため、半導体基板６０１に占める保護回路６０４の面積が大きくなってしまい、半導体集積回路装置のチップサイズが大きくなり、半導体集積回路装置のコストが高くなってしまう。
【００２７】
従来の半導体集積回路装置においては、半導体集積回路装置にダミーバンプ領域を設けているため、チップサイズが大きくなり、チップコストが上昇する欠点があった。
【００２８】
従来の半導体集積回路装置のコーナー部において、実装前のチップはシリコン基板がスクライブ面により四角形に切断されている。半導体集積回路を構成する拡散領域は、スクライブ面より約４０μｍ離れてチップの内側に設けられている。
【００２９】
しかしながら、従来の半導体集積回路装置においては、拡散領域をスクライブ面から４０μｍ以上離して設計、製造しているために、チップサイズが大きく、チップコストを減少できない欠点があった。
【００３０】
従来の半導体集積回路装置において分離領域の上にパッド部を設けた場合、静電気により集積回路の特性が変化してしまう欠点があることを見い出した。即ち、外部接続端子であるパッド部に強電圧を印加すると、詳細なメカニズムはまだ不明であるが、分離領域を挟み込む構造で設けられ電気的に分離された異なるＮ+不純物領域間に微小電流が流れるようになってしまう。この微小電流は、紫外線照射または高温に半導体装置をさらすことにより回復することが、我々の実験でわかっている。しかし、実用上、紫外線をその都度照射することは不可能であるという問題点があった。
【００３１】
従来のワイヤボンディングを用いた集積回路の場合、能動素子領域とパッド部とが別々の領域に存在しているために、チップサイズが小さくできない問題点があった。さらに、ワイヤボンディング及びリードを介してパッドとプリント基板とを電気的に接続しているために、チップを実装したプリント基板を小さくできない問題点があった。さらに、パッドとプリント基板との接続が三つの接続をする製造方法であり、また、それぞれの接続が同時にできないために製造時間を短くできない問題点があった。また、上記の説明から明らかなようにチップ及び実装が小さくでもなく、さらに、製造工程が長く複雑であるために実装後の電子回路を安く製造できなかった。
【００３２】
そこで、この発明の目的は、従来のこのような課題を解決するために、トランジスタとパッドとの面積を小さくして、製造コストを低くすることにある。
【００３３】
またこの発明の目的は、ドレイン領域に１０Ｖ以上の高電圧が印加される高電圧ＭＯＳトランジスタにおいて、小さな面積で大きな電流を流すことができる半導体装置を得ることにある。
【００３４】
またこの発明は、上記の欠点を解決するもので、チップサイズの縮小によるコストダウンの可能な半導体装置の提供を目的とした。
【００３５】
またこの発明は上記の欠点を解決するもので、回路の特性を変化させずに，外部電気接続端子用メタル電極を少ない面積で電子回路上に重ねて形成したチップサイズの小さい半導体集積回路を提供することを目的とした。
【００３６】
またこの発明は上記の欠点を解決するもので、回路の特性を変化させない電子回路上のバンプ電極有する信頼性の高い半導体集積回路を提供することを目的とした。
【００３７】
またこの発明は上記の欠点を解決するもので、回路の特性を変化させない電子回路上の外部電気接続端子用アルミニウム電極有する信頼性の高い半導体集積回路を提供することを目的とした。
【００３８】
またこの発明は上記の欠点を解決するもので、回路の特性を変化させない電子回路上の外部電気接続端子用メタル電極有する信頼性の高い半導体集積回路を提供することを目的とした。
【００３９】
またこの本発明は上記の課題を解決するもので、保護回路の面積を大きくしない半導体集積回路を提供することを目的とする。
【００４０】
またこの発明は、上記の欠点を解決するもので、チップサイズの縮小によるコストダウン可能な半導体集積回路装置の提供を目的とした。
【００４１】
またこの発明は、上記の欠点を解決するもので、チップサイズの縮小によるコストダウン可能な半導体集積回路の製造方法を提供するものである。特に、本発明の目的は、サーマルヘッド駆動用ＩＣ、あるいは、密着型ラインセンサＩＣのように極細ＩＣのチップ面積を小さく形成できる半導体集積回路の製造方法を提供することである。
【００４２】
またこの発明は、半導体集積回路の面積を小さくするためにパッド部をトランジスタの上に積層して設けた半導体装置において、パッド電極に実装上印加されうる静電気が印加されても、リーク電流の増加のない半導体装置を提供することを目的としている。
【００４３】
またこの発明は、これらの問題点を解決するもので、その目的は、チップサイズの縮小、実装後の電子回路の小型化、電子回路の生産効率の向上及び電子回路のコストダウンである。
【課題を解決するための手段】
【００４４】
本発明は、上記課題を解決するために以下の手段を用いた。
【００４５】
支持基板の表面に設けられた第１導電型の半導体基板領域と、前記半導体基板領域の表面に設けられた第２導電型の絶縁ゲート電界効果型トランジスタと、前記絶縁ゲート電界効果型トランジスタのドレイン領域と金属膜を介して電気的に接続して設けられた外部電気接続端子とから構成される半導体集積回路において、前記ドレイン領域を第２導電型の低濃度の深い不純物領域の第１のドレイン領域と、前記第１のドレイン領域の内側の表面に設けられた第２導電型の高濃度の浅い不純物領域である第２のドレイン領域とから成る高耐圧ドレイン構造で構成するとともに、前記ドレイン領域の上に一部重なるようにして前記外部電気接続端子を配置した。また、前記外部電気接続端子を高さ１０μｍ以上のバンプ電極とし，前記絶縁ゲート電界効果型トランジスタのゲート絶縁膜を１００Å以上２５０Å以下の膜厚とした。
【００４６】
複数の出力パッド接地電極との間に各々オープンドレイン構造で電気接続された高耐圧絶縁ゲート電界効果型トランジスタと、前記高耐圧絶縁ゲート電界効果型トランジスタの各々のゲート電極の電位を制御する複数のプリアンプ回路と、複数の前記プリアンプ回路にそれぞれの信号を供給する複数のラッチ回路と、複数の前記ラッチ回路にそれぞれ順次信号を供給するフリップフロップ回路とから構成される半導体集積回路に置いて、前記出力パッドと前記高耐圧絶縁ゲート電界効果型トランジスタと前記ブリアンプ回路と前記ラッチ回路と前記フリップフロップ回路とを前記半導体集積回路の長さ方向に沿って周期的に繰り返し平面的に配置するとともに、前記高耐圧絶縁ゲート電界効果型トランジスタを前記出力パッドの間に配置した。
【００４７】
電源電圧より大きな電圧が印加される複数の出力パッドと、前記出力パッドの導電膜が延在してそれぞれドレイン領域と直接電気接続した駆動用高耐圧絶縁ゲート電界効果型トランジスタとから構成された半導体集積回路において、前記駆動用絶縁ゲート電界効果型トランジスタのゲート絶縁膜の膜厚を１００Åから２５０Åの間にするとともに、前記駆動用絶縁ゲート電界効果型トランジスタを前記出力パッドの周囲に沿って配置し，前記駆動用絶縁ゲート電界効果型トランジスタを前記出力パッドの両側に線対称的に配置した。また、前記駆動用絶縁ゲート電界効果型トランジスタを前記出力パッドの周囲四方向に配置した。前記出力パッドにバンプを形成する場合もある。前記出力パッドは前記半導体集積回路の長辺方向に沿って１列または千鳥状に配置した。
【００４８】
複数の出力パッドと接地電極との間に各々オープンドレイン構造で電気接続された絶縁ゲート電界効果型駆動トランジスタと、前記絶縁ゲート電界効果型駆動トランジスタの各々のゲート電極の電位を制御する複数のロジック回路セルとから構成される半導体装置に置いて、前記出力パッドと前記絶縁ゲート電界効果型駆動トランジスタと前記ロジック回路セルとを前記半導体装置の長さ方向に沿ってそれぞれ繰り返し周期的に配置するとともに、前記出力パッドを前記絶縁ゲー
ト電界効果型駆動トランジスタあるいは前記ロジック回路セルの上に重なって配置した。また、前記出力パッドを前記絶縁ゲート電界効果型駆動トランジスタのドレイン電極の上のバリアメタルを介して設けたバンプ電極の場合もある。前記絶縁ゲート電界効果型駆動トランジスタのソース電極をそれぞれ前記バリアメタルで電気接続する場合もある。前記ロジック回路セルの配線の一部として前記バリアメタルを用いた。
【００４９】
半導体基板表面付近に設けられた絶縁ゲート電界効果型トランジスタ及び配線領域及び分離領域などにより構成される半導体電子回路と、前記半導体電子回路上に重なって設けられた外部電気接続端子用電極とから構成される半導体装置において、前記電子回路を構成するメタル配線層と前記外部電気接続端子用電極とを電気的に接続するための保護膜開口部サイズを９００πμｍ２以下の面積で設けた。前記外部電気接続端子用電極は高さ１０μｍ以上のバンプ電極とした。前記電子回路を構成するメタル配線層と前記外部電気接続端子用電極とを電気的に接続するための保護膜開口部を前記外部電気接続端子用電極の中心部分以外に設けた。前記電子回路を構成するメタル配線層と前記外部電気接続端子用電極とを電気的に接続するための保護膜開口部を前記外部電気接続端子用電極の下に重ねて１箇所以上設けた。前記外部電気接続端子用電極は前記メタル配線層上にバリアメタルを介して設けた。
【００５０】
つまり外部電気接続端子用メタル電極を４００πμｍ２以下の面積で形成し、外部電気接続端子用メタル電極の占有面積が縮小された半導体集積回路装置とした。
【００５１】
ここで半導体電子回路をサーマルプリントヘッドの発熱体駆動用ＩＣとした。また半導体電子回路を液晶表示パネルの液晶駆動用ＩＣとした。また半導体電子回路をクォーツ時計のステップモーター駆動用ＩＣとした。また半導体電子回路を不揮発性メモリーＩＣとした。
【００５２】
上記の手段の外部電気接続端子用メタル電極を構成することにより、メタル配線層を外部電気接続端子用ハンダバンプ電極あるいは金バンプ電極の下に重ねて形成できるため、チップサイズの小さい半導体集積回路装置を提供出来る。
【００５３】
半導体装置を、基板の表面に互いに離れて設けられた第１と第２の金属電極と、前記第１と第２の金属電極と同じ金属からなる金属配線と、前記金属配線を含む前記基板の表面に設けられた最終保護膜と、前記第１と第２の金属電極の上に設けられた前記最終保護膜の窓あげ領域と、前記最終保護膜の窓あげ領域の上と前記第１と第２の金属電極との間の前記最終保護膜の上に前記第１と第２の金属電極を電気接続するように配線されたバリアメタル膜とから構成し、前記バリアメタル膜の上にバンプ構造の金属を設け、前記バリアメタル膜が複数の円形パターンを直列接続した平面パターンとした。
【００５４】
バンプ及び該バンプの下にバリアメタル膜を有する半導体集積回路において、バリアメタル膜を半導体素子上にも配置した。つまり、バンプと、パッドとの相互拡散を防ぐために使用するバリアメタルをバンプ下だけではなく半導体素子上にも配置することにより、遮光出来るようにした。
【００５５】
半導体集積回路装置の電子回路上に配置されたバンプ電極を、一つの電気的電極に対して複数のマトリックス状バンプ電極とし、電子回路上に配置されたバンプ電極を、一つの電気的電極に対して複数の線状バンプ電極とした。また電子回路上に配置されたバンプ電極の中に隙間を持たせた。さらに電子回路上に配置されたバンプ電極を櫛型形状とした。
【００５６】
つまり、（１）バンプ電極を複数に分割し、集積回路にかかる応力が分散されるバンプ電極を持つ半導体集積回路装置とした。
（２）バンプ電極の中に平面的な隙間を作り、集積回路にかかる応力が分散されるバンプ電極を持つ半導体集積回路装置とした。
（３）バンプ電極の周辺部に隙間を作り、集積回路にかかる応力が分散されるバンプ電極を持つ半導体集積回路装置とした。
【００５７】
半導体装置の電子回路素子上に設けられた外部電気接続端子用電極において、電極に隙間を形成し、または格子形状とし、または連続な長方形状とし、または曲線形状とした。
【００５８】
つまり、（４）外部電気接続端子用アルミニウム電極の中に隙間を作り、集積回路にかかる応力が分散される外部電気接続端子用アルミニウム電極を持つ半導体集積回路装置とした。
（５）外部電気接続端子用アルミニウム電極を連続な複数の長方形とし、集積回路にかかる応力が分散される外部電気接続端子用アルミニウム電極を持つ半導体集積回路装置とした。
（６）外部電気接続端子用アルミニウム電極による複数の突起を作り、集積回路にかかる応力が分散される外部電気接続端子用アルミニウム電極を持つ半導体集積回路装置とした。
【００５９】
電子回路素子上に設けられた外部電気接続端子用電極において、前記外部電気接続端子用電極の表面に凹凸を形成し、前記凹凸は前記外部電気接続端子用電極直下の構成膜によって形成し、または前記外部電気接続端子用電極直下の分離用絶縁膜により形成し、または前記外部電気接続端子用電極直下の別の配線材料により形成した。また電子回路素子上に設けられた凹凸は１個以上の多角形かまたは、同心円または螺旋形状とした。
【００６０】
つまり、（７）外部電気接続端子用アルミニウム電極の中に複数の突起を設け、ボンディングワイヤー実装時の集積回路にかかる応力が分散される外部電気接続端子用アルミニウム電極を持つ半導体集積回路装置とした。
（８）外部電気接続端子用アルミニウム電極直下の膜に複数の突起を設けることにより、外部電気接続端子用アルミニウム電極表面に凹凸を形成させ、ボンディングワイヤー実装時の集積回路にかかる応力が分散される外部電気接続端子用アルミニウム電極を持つ半導体集積回路装置とした。
（９）外部電気接続端子用アルミニウム電極による線状もしくは曲線状の凹凸を作り、ボンディングワイヤー実装時の集積回路にかかる応力が分散される外部電気接続端子用アルミニウム電極を持つ半導体集積回路装置とした。
【００６１】
上記の手段のうち１つ又は組み合わせて外部電気接続端子用アルミニウム電極を構成することにより、実装時の応力を分散させ、回路の特性を変化させない電子回路上の外部電気接続端子用アルミニウム電極を有する信頼性の高い半導体集積回路を提供出来る。
【００６２】
バンプ電極を有する半導体集積回路において、バンプ電極を電子回路上に配置し、バンプ電極に、中空部を設け、前記バンプ電極中空部をバンプ電極材料よりも柔らかい材料で埋め込んだ。バンプ電極中空部にポリイミド樹脂、あるいはホトレジストを埋め込んだ。
【００６３】
つまり、（１０）バンプ電極内部に中空部を設け、集積回路にかかる応力が分散されるバンプ電極を持つ半導体集積回路装置とした。
（１１）バンプ電極内部にバンプ電極より柔らかい材質による領域を設け、集積回路にかかる応力が分散されるバンプ電極を持つ半導体集積回路装置とした。
【００６４】
上記の手段により、実装時の応力を分散させ、回路の特性を変化させない電子回路上のバンプ電極有する信頼性の高い半導体集積回路を提供出来る。
【００６５】
半導体集積回路装置の外部電気接続端子用電極を電子回路素子上に設け、前記
外部電気接続端子用電極直下の絶縁膜をポリイミド樹脂で形成した。
【００６６】
つまり、外部電気接続端子用アルミニウム電極とパッシベーション用プラズマ窒化膜との間にポリイミド樹脂の層を設けた。
【００６７】
上記の手段により、実装時の応力が吸収され、回路の特性を変化させない電子回路上の外部電気接続端子用アルミニウム電極を有する信頼性の高い半導体集積回路を提供出来る。
【００６８】
半導体基板表面付近に設けられた絶縁ゲート電界効果型トランジスタ及び配線領域及び分離領域などにより構成される半導体電子回路と、前記半導体電子回路上に重ねて設けられた外部電気接続端子用電極とから構成される半導体装置において、前記半導体電子回路を構成するメタル配線層の膜厚を２μｍから４μｍとし、前記外部電気接続端子用電極上に高さ１０μｍ以上のバンプ電極を設けた。また前記アルミシリコン配線層を前記外部電気接続端子用電極と兼用とした。前記半導体電子回路をサーマルプリントヘッドの発熱体駆動用ＩＣとした。また前記半導体電子回路を液晶表示パネルの液晶駆動用ＩＣとした。また前記半導体電子回路をクォーツ時計のステップモーター駆動用ＩＣとした。また前記半導体電子回路を不揮発性メモリーＩＣとした。
【００６９】
つまり、外部電気接続端子用メタル電極を２μｍ以上の厚膜に形成し、ボンディングワイヤー実装時の半導体集積回路にかかる応力が低減される外部電気接続端子用メタル電極を持つ半導体集積回路装置とした。
【００７０】
上記の手段の外部電気接続端子用メタル電極を構成することにより、実装時の応力を分散させ、回路の特性を変化させない電子回路上の外部電気接続端子用メタル電極を有する信頼性の高い半導体集積回路を提供出来る。
【００７１】
外部からの信号を入力する複数のパッド電極と、前記それぞれのパッド電極に接続され、前記パッド電極から入力した信号により発生する過電流を逃がす複数の保護回路と、前記複数のパッド電極と前記複数の保護回路を介して入力された外部信号を処理する内部回路よりなる半導体集積回路において、前記複数のパッド電極の内少なくとも１つのパッド電極と該パッド電極に対応する保護回路との間に他の回路素子を介在させて配置した。また外部からの信号を入力する複数のパッド電極と、前記それぞれのパッド電極に接続され、前記パッド電極から入力した信号により発生する過電流を逃がす複数の保護回路と、前記複数のパッド電極と前記複数の保護回路を介して入力された外部信号を処理する内部回路よりなる半導体集積回路において、前記複数の保護回路の内少なくとも２つ以上の保護回路を、１つ以上のブロックとして配置した。さらに前記パッド電極と前記保護回路を結ぶ配線を、前記内部回路の表面部分に絶縁膜を介して配置した。
【００７２】
つまり、保護回路とパッド電極を離し、保護回路が自由にレイアウトできるようにし、複数の保護回路をブロックにまとめ、保護回路面積の小さい、半導体集積回路装置とした。
【００７３】
バンプ電極及び、ダミーにバンプ電極を有する半導体集積回路において、ダミーバンプを電子回路上に配置し、ダミーバンプの平面積をバンプ電極より大きくした。またダミーバンプの平面積をバンプ電極より小さくかつマトリックス状に配列した。またさらにダミーバンプのなかに単数もしくは複数の隙間を持たせた。
【００７４】
バンプ電極及び、ダミーにバンプ電極を有する半導体集積回路において、ダミーバンプを電子回路上に配置し、ダミーバンプを半導体基板の周辺部に配置した。
【００７５】
つまり、ダミーバンプを、拡散領域、配線領域にかかわらず、半導体集積回路の上に一部、もしくは全部が重なるように設けた。
【００７６】
（１２）ウェハの半導体領域の表面に複数のトランジスタを形成する工程と、各々のトランジスタの電極を金属配線する工程と、金属配線の上に保護膜を形成する工程と、前記ウェハのスクライブ領域に沿ってウェハを切断する工程とからなる半導体集積回路の製造方法において、ウェハを切断する工程が第１の切断工程と第２の切断工程とからなるとともに、第１の切断工程の切断速度が第２の切断工程の切断速度より遅いことを特徴とする半導体集積回路の製造方法とした。
（１３）  第１の切断工程を化学的手段で切断することを特徴とする（１２）記載の半導体集積回路の製造方法とした。（１３）第１の切断工程で半導体領域の表面のトランジスタより深く切断することを特徴とする（１２）記載の半導体集積回路の製造方法とした。
（１４）  第１の切断工程で半導体領域の表面をＶ字状に切断することを特徴とする（１２）記載の半導体集積回路の製造方法とした。
（１５）  第１の切断工程にて切断される半導体領域の平面的な幅を第２の切
断工程にて切断される半導体領域の幅より大きくしたことを特徴とする（１２）
記載の半導体集積回路の製造方法とした。
【００７７】
基板の第１導電型の半導体領域の表面に電子回路を設けると共に、前記基板をスクライブによりチップに分割された半導体集積回路において、前記チップの側面のスクライブ面に沿って前記基板の段差領域を設けた。また前記段差額域の深さが前記電子回路を構成する第２導電型の拡散領域の深さより大きく設けた。さらに外部電気接続端子を前記電子回路を構成するトランジスタの上に配置した。
【００７８】
基板表面に分離領域で電気的に分離されて設けられた複数の電界効果トランジスタと、前記複数の電界効果トランジスタの一部のトランジスタの上に積層して設けられた外部接続端子を有する半導体集積回路において、前記外部接続端子の下の前記分離領域にシールド電極を設けた。前記外部接続端子をバンプ電極とした。また基板表面に分離領域で電気的に分離されて設けられた複数の電界効果トランジスタと、前記複数の電界効果トランジスタの一部のトランジスタの上に積層して設けられた外部接続端子を有する半導体集積回路において、前記外部接続端子の下の前記分離領域の中間に反転防止用高濃度不純物領域を設けた。また基板表面に分離領域で電気的に分離されて設けられた複数の電界効果トランジスタと、前記複数の電界効果トランジスタの一部のトランジスタの上に積層して設けらた外部接続端子を有する半導体集積回路において、前記外部接続端子の下の前記分離領域と前記外部接続端子の以外の下の前記分離領域とを異なる分離構造とした。
【００７９】
絶縁基板の表面に金属配線を設けたプリント基板と、前記プリント基板の表面の前記金属配線に外部接続端子が電気的に接続した半導体集積回路とから成る電子回路において、前記外部接続端子を前記半導体集積回路の能動素子領域の上に設けた。前記外部接続端子をバンプ電極とした。また半導体ウェハの表面に集積回路を加工する工程と、前記集積回路の表面に保護膜を形成する工程と、前記保護膜の一部に窓あけして外部接続端子領域となるパッド部を形成する工程と、前記パッド部に半田バンプ電極を形成する工程と、前記半導体ウェハをスクライブしてチップにする工程と、前記チップの表面の前記半田バンプ電極の表面に半田ヤニを塗布する工程と、前記チップを実装するプリント基板にフェイスダウン方式で前記半田バンプ電極と前記プリント基板の金属配線とが重なる所定の場所に接着する工程と、前記チップの裏面から前記チップを加熱する工程と、前記チップの表面に遮光膜を形成する工程とからなる電子回路の製造方法を用いた。前記チップを加熱する工程を、熱風を前記チップの裏面に当てる工程とした。
【発明の効果】
【００８０】
以上のように、トランジスタの一部と出力端子であるパッド領域とを平面的に重ねて配置できるようにしたために、チップ面積が小さくなり製造コストを小さくする効果がある。また、トランジスタのゲート電極とドレイン領域のコンタクトホールとの距離を長くできるために、静電耐圧を高くできる効果がある。
【００８１】
また１層から成る金属配線においても外部電気接続端子用メタル電極を小さい面積で構成することにより、メタル配線層を外部電気接続端子用ハンダバンプ電極あるいは金バンプ電極の下に重ねて形成できるため、チップサイズの小さい半導体集積回路装置を提供出来る。
【００８２】
また１層から成る金属配線においてもバンプ下のバリアメタルにより遮光ができ、半導体集積回路が誤動作しない。
【００８３】
また上記の手段のうち１つ又は組み合わせてバンプ電極を構成することにより、実装時の応力を分散させ、回路の特性を変化させない電子回路上のバンプ電極有する信頼性の高い半導体集積回路を提供出来る。
【００８４】
また上記のように構成された半導体集積回路装置においては、自由にダミーバンプを配置できるので、半導体基板半導体基板サイズを小さくできる。
【００８５】
また上記のように構成された半導体集積回路においては、スクライブにより誘発されるスクライブ面近傍の結晶欠陥が拡散領域にまで発生しにくくなる。従って、スクライブ面と拡散領域との平面的距離を短くできる。
【００８６】
この発明は、以上説明したように、サーマルヘッド用半導体装置において、トランジスタの一部と出力端子であるパッド領域とを平面的に重ねて配置できるようにしたために、チップ面積が小さくなり製造コストを小さくする効果がある。また、トランジスタのゲート電極とドレイン領域のコンタクトホールとの距離を長くできるために、静電耐圧を高くできる効果がある。
【００８７】
また本発明の半導体装置は、高耐圧を維持しつつ、高電流駆動能力を有する半導体装置を小面積・低コストで実現できる。さらに、静電気に対しても強くできる。
【００８８】
また本発明の半導体集積回路は、ゲート絶縁膜を１００〜２５０Åと薄膜化することにより、出力パッド周辺に沿ってＨＶＭＩＳＦＥＴを配置するだけでＦＡＸ用に充分な電流駆動能力を得ることができる。ＨＶＭＩＳＦＥＴを出力パッド周辺に配置することにより、チップ面積を小さくでき、その結果、コストダウンが実現できる。
【００８９】
また本発明は、少なくとも出力パッドを非常に多く有する、例えば、ドライバーＩＣにおいて、出力パッドを各々に対応した駆動トランジスタ、あるいは、ロジック回路の上に設けることにより、チップ面積を縮小しコストダウンを図る効果がある。さらに、配線として、バンプ電極、または、バリアメタルを用いることにより、チップの面積を縮小する効果がある。また、各出力パッドから大きな電流をバラツキなく流す効果がある。
【００９０】
また本発明によれば、電子回路上にパッシベーション膜開口部面積を小さく外部電気接続端子用メタル電極上に重ねて設けたことで、電子回路設計の自由度が高く、チップサイズの小さい半導体集積回路が提供できる。
【００９１】
また本発明は、製造工程の増加せずに、バンプ構造を外部電気接続端子だけでなく、配線手段として利用できるようにすることにより、チップ面積を縮小し、コストダウンを図る効果がある。
【００９２】
また本発明はバンプ及び該バンプの下に金属膜を有する半導体集積回路において、金属膜を半導体素子上に被せる事により遮光するので、隙間ができず漏れ光がなく、素子を安定動作させることが出来る。
【００９３】
また本発明によれば、実装時の応力を逃がす構造としたことで、回路の特性を変化させない電子回路上のバンプ電極有する信頼性の高い半導体集積回路が提供できる。
【００９４】
また本発明によれば、実装時の応力を逃がす構造としたことで、回路の特性を変化させない電子回路上の外部電気接続端子用アルミニウム電極有する信頼性の高い半導体集積回路が提供できる。
【００９５】
また本発明によれば、実装時の応力を逃がす構造としたことで、回路の特性を変化させない電子回路上のバンプ電極有する信頼性の高い半導体集積回路が提供できる。
【００９６】
また本発明によれば、実装時の応力を緩和する構造としたことで、回路の特性を変化させない電子回路上の外部電気接続端子用メタル電極またはバンプを有する信頼性の高い半導体集積回路が提供できる。
【００９７】
また本発明によれば保護回路面積を小さくすることができ、かつ自由にレイアウトできるので、半導体集積回路装置のチップサイズを小さくすることができる。
【００９８】
また本発明は、バンプ電極を用いた用いた半導体集積回路装置において、半導体集積回路装置を外部の基板に実装する際に必要となるダミーバンプを、集積回路上に配置することによって、チップ面積を小さくすることが出来、コストダウンを図る効果がある。
【００９９】
また本発明は、スクライブ面と回路領域との間にスクライブによって誘発される結晶欠陥が回路領域へ至るのを防ぐための手段として、シリコン段差を設けることにより、チップ面積を小さくしてコストダウンを図る効果がある。特に、本発明は、回路領域の上に外部接続端子（パッド）を設けた半導体集積回路において、より効果が大きい。また、本発明は、ＩＣの用途上細井形状にせざるをえない。例えば、密着型イメージセンサＩＣ、サーマルヘッド駆動用ＩＣにおいては、チップ周辺長が非常に長いために、非常にチップ面積縮小に効果がある。
【０１００】
また本発明によれば、以下の様な効果を達成できる。
（１）  パッド電極をトランジスタ上に形成できるので、チップサイズを小型にできる。
（２）  パッド電極の下のトランジスタ間の分離をシールド分離、または、拡散分離にすることにより、静電耐圧特性を改善できる。
【０１０１】
また本発明の電子回路及びその製造方法は以下の効果がある。
（３）チップサイズの縮小化ができる。
（４）電子回路の小型化ができる
（５）電子回路の生産性を向上できる。
（６）電子回路のコストダウンをはかることができる。
【発明を実施するための最良の形態】
【０１０２】
以下に、この発明の実施例を図面に基づいて説明する。
【０１０３】
図１は、本発明のサーマルヘッド用半導体装置の出力部の断面図である。感熱用抵抗に電流を流すトランジスタは、Ｐ型半導体領域１の表面に設けられたＮ+型不純物領域であるソース領域２と、ソース領域２からチャネル形成領域１５を介して離れ設けられたＮ-型不純物領域である第１のドレイン領域３Ｂと、第１のドレイン領域３Ｂの表面内側に設けられた３Ｎ+型不純物領域である第２のドレイン領域３Ａと、チャネル形成領域１５の表にゲート絶縁膜４を介して設けられたゲート電極５とから構成されている。ゲート電極５の上には中間絶縁膜８が設けられている。中間絶縁膜８の上にアルミ配線がパターニングされている。トランジスタ間の分離は、従来と同様にフィールド絶縁膜とその下の半導体領域１の表面に設けられたフィールドドープ領域とから分離領域を構成して行っている。
【０１０４】
図１に示すように第２のドレイン領域３Ａの上には、中間絶縁膜８にコンタクトホール１２Ａを介して出力用アルミパッド領域９を設けてある。パッド領域には、最終保護膜１０の穴あけパターン上に外部電気接続端子Ｂが配置されている。
【０１０５】
図１の実施例においては、パッド用アルミパターンの上にクロム膜１３Ａを介してメッキ成長して設けられたスズと鉛との合金のバンプ１３Ｂがある。バンプ１３Ｂはアルミ配線の膜厚の１０倍以上の高さを有する柱状の構造である。アルミ配線９は約１μｍ程度の膜厚である。従って、バンプの高さは１０μｍ以上の高さである。図１においては、外部電気接続端子の両側にトランジスタが対照的に配置されている。
【０１０６】
図１のような構造のドレイン領域とパッドにすることにより、コンタクトホール１２Ａをゲート電極５に対して平面的に離して配置することができる。本発明の半導体装置においては、トランジスタのドレイン領域３Ａが直接出力パッドに接続しているために静電耐圧に課題がある。しかし、本発明のような構造にすることにより、静電耐圧を高くするためのゲート電極５とコンタクトホール１２Ａとの距離を長くできる。即ち、本発明の半導体装置においては、静電耐圧を高くできる構造である。
【０１０７】
従って、従来は困難であったゲート絶縁膜４の薄膜化を１００Å〜２５０Åまで行うことができる。
【０１０８】
図１の半導体装置においては、外部電気接続端子をメッキ成長して形成したバンプで構成しているために半導体装置の基板１へ機械ストレスがきわめて小さい。従って、ドレイン領域３Ａの上に平面的に重ねてパッド領域を配置することができる。
【０１０９】
図５は本発明の半導体装置のパッド配置を示した平面図である。出力パッド２２Ａ〜２２Ｆはチップの長手方向に沿って複数設けられている。電源用パッド２３，２４及び印刷用入力端子２５は別の領域に設けられている。図５に示すように、サーマルヘッド用半導体装置の場合、外部電気接続端子のチップ面積に対する割合が非常に大きく２０％以上である。従って、図１に示すように、トランジスタのドレイン領域の上に一部平面的に重なってパッド領域を設けることによりチップ面積を小さくすることができる。
【０１１０】
図６は、本発明の半導体装置の別の実施例の断面図である。
【０１１１】
チャネル形成領域１５とＮ+型不純物領域の第２のドレイン領域３Ａとの間には、フィールド絶縁膜６とフィールド絶縁膜６の下に設けられたＮ-型不純物領域の第１のドレイン領域３Ｂとが設けられていて高耐圧構造を形成している。さらに、第１のドレイン領域３Ｂと第２のドレイン領域３Ａと重なるようにして深く形成されたＮ-型不純物領域の第３のドレイン領域３Ｃが設けられている。第３のドレイン領域３Ｃは、第１及び第２のドレイン領域により充分深い拡散領域で形成されている。第３のドレイン領域３Ｃの拡散深さは１〜５μｍである。一般的には、同一半導体領域の表面に設けられたＰ型絶縁ゲート電界効果型トランジスタのＮ-ウェルと兼ねて形成される。図６のように、深い拡散領域３Ｃの上にパッド領域１３Ａ、１３Ｂを配置することにより、半導体装置を他の電子回路へ実装する場合及び電気接続する場合に生ずる応力による半導体装置の電気的劣化を防止することができる。また、図１、図４から、理解できるように、柱状の高いバンプが実装時の応力緩和手段となって働く。
【０１１２】
図６においては、外部電気接続端子がバンプで構成した場合について説明したが、従来のようにボンディング端子で形成してもよい。
【０１１３】
第７図は、本発明の半導体集積回路に用いる高耐圧絶縁ゲート電界効果型トランジスタの電気特性図である。ＶＧ＝０Ｖの場合、ドレイン領域に３０Ｖ以上の高電圧が印加される。従って、ＶＧ＝０Ｖの場合のドレイン耐圧は３０Ｖより大きい約４５Ｖに設定した。ゲート電極に電源電圧である５Ｖが印加された場合には、本発明の半導体装置はチャネル形成領域が反転しＯＮ状態になるとともに、ドレイン耐圧は約２２Ｖ程度まで低下する。半導体装置がＯＮ状態の場合には、ドレイン領域にはｌｖより低い電圧しか印可されていない。本発明の半導体装置はＯＮ時の耐圧を、ドライバーＩＣへの最大印可電圧である３０Ｖより小さな値に設定してある。最大印加電圧よりＯＮ時の耐圧を低くすることにより、ＯＮ状態の半導体装置の単位面積当りの抵抗を小さくすることができる。
【０１１４】
ＯＮ状態の耐圧を小さくするために以下の手段を具体的に用いた。
（１）  チャネル長を２．５μｍ以下にする。
（２）  ゲート絶縁膜の膜厚を５０Å〜２５０Åと薄くした。
（３）  チャネル形成領域の電極となるＰ+領域をソース領域をソース領域から離れて設けることにより、ソース領域と墓板電極間領域との間に抵抗を設けた。
（４）  高耐圧用に設けた低濃度ドレイン領域を選択酸化領域の下に設けたフィールドドープ領域とした。
【０１１５】
図８は、本発明の半導体集積回路に用いた高耐圧絶縁ゲート電界効果型半導体装置のチャネル方向に沿った断面図である。Ｐ型墓板１の表面に互いに離れてＮ+型ソース領域２とドレイン領域３Ｂが形成されている。ドレイン領域は、低濃度ドレイン領域３Ｂと高濃度ドレイン領域３Ａから形成されている。低濃度ドレイン領域３Ｂは、ゲート絶縁膜４の下のチャネル形成領域と高濃度領域３Ａとの間に設けられている。ゲート電極５は、ゲート絶縁膜４の上に設けられている。低濃度ドンイン領域３Ｂは、図８の実施例においては、約５０００〜１００００Å膜厚のフィールド絶縁膜６の下にフィールドドーブ領域として設けられている。基板１の電位を与えるためのＰ+型不純物領域１Ａは、ソース領域２と離れて設けられている。
【０１１６】
図８に示した本発明の半導体装置において、ＯＮ状態でのドレイン耐圧を最大ドレイン印加電圧である３０Ｖより低くするためにスナップバック現象を用いた。即ち、チャネル長を２．５μｍより短くすることにより、ソース領域とチャネル形成領域とドレイン領域とから構成されるＮＰＮ接合トランジスタの電流増巾率を高くした。また、スナップバック現象のトリガーとなる墓板電流の発生を多くするために、ゲート絶縁膜の膜厚を最適には１５０〜２００Åにして、チャネル長に沿った電界強度を大きくした。また、墓板電流が発生した時は、バイポーラ動作しやすいように、墓板電極１Ａとソース領域２とを離れて形成し、各々の間に抵抗値を有する構造とした。
【０１１７】
図９は、ソース領域と墓板電極との間に抵抗を設けた場合の本発明の半導体装置の電気的等価回路図である。図８に示すように、空間的に離してソース領域と墓板電極１Ａとを設けただけでは抵抗Ｒの値は非常に小さい。抵抗値Ｒを大きくするためには、墓板電極１Ａのコンタクトサイズを小さくしてもよい。さらに、抵抗値Ｒを大きくするためには、墓板表面に拡散抵抗を設けてもよい。
【０１１８】
本発明の半導体装置をサーマルヘッドに応用した回路図を図１０に記す。加熱用抵抗ＲＴは高電圧電源３０Ｖと本発明の高耐圧トランジスタ５１との間に設けられている。高耐圧トランジスタ５１のソース領域はＶｓｓ電源に接地されている。従って、高耐圧トランジスタ５１のゲート電極への電圧印加により、加熱用抵抗ＲＴへの電流を制御することができる。
【０１１９】
本発明の高耐圧トランジスタを含む集積回路５０は、ゲート電極へのゲート電圧を制御するディジタル回路を含み、電源電圧ＶＤＤ（現在は５Ｖ、将来は３Ｖまたは１．５Ｖ）により動作している。集積回路５０は、高耐圧トランジスタ５１のドレイン領域から導いたパッドにより、外部に設けた加熱用抵抗ＲＴと電気的に接続している。（図１０のＡ）図１０に示したようなサーマルヘッドドライバーＩＣは、高耐圧トランジスタのドレイン電極にパッドを介して外部から静電気が印加されるへ。サーマルヘッドドライバーＩＣの場合は、ＣＭＯＳ出力でない。オープンドレイン構造のために静電気に対して弱くなりやすい。本発明の半導体装置においては、ドライバー用のトランジスタのＯＮ時のドレイン耐圧を低くしたために、静電印可時の静電気が容易にＶＳＳ側に逃げやすい構造になっている。従って、静電気に対して強いＩＣにできる。
【０１２０】
図１１は、感熱紙を抵抗のジュール熱によりプリントするための抵抗駆動用集積回路の平面図である。サーマルヘッド用集積回路チップ５０は、感熱用抵抗に対応した出力パッド０１，０２〜０Ｎがチップ５０の長辺に沿って一列に配列されている。各々の出力パッドには、図７に示した高耐圧駆動用トランジスタＴ１，Ｔ２〜ＴＮがオープンドレイン構造で電気的に接続している。各々のトランジスタＴ１，Ｔ２〜ＴＮのゲート電極の電は、プリアンプ回路Ｐ１，Ｐ２〜ＰＮにより制御されている。各々のプリアンプ回路Ｐ１，Ｐ２〜ＰＮは、対応したラッチ回路Ｌ１，Ｌ２〜ＬＮのデータにより制御されている。各々のラッチ回路に入るデータは、フリップフロップ回路Ｓ１，Ｓ２〜ＳＮにより挿入される。出力パッドＯ１のデータは、フリップフロップ回路Ｓ１とその出力を入力とするラッチ回路Ｌ１と、そのラッチ回路Ｌ１の出力を入力したプリアンプ回路Ｐ１と、そのプリアンプＰ１によって駆動される高耐圧トランジスタＴ１に制御されて決まる。シフトレジスタ回路，ラッチ回路及びプリアンプ回路はチップ５０の長さ方向に出力パッドに対応して並んでＮ個配置されている。各々の高耐圧トランジスタＴ１，Ｔ２〜ＴＮは、対応した出力パッドの横に配置されている。駆動電流として５ｍＡ以上の電流を流すためには、通常フリップフロップ回路と同程度の面積が必要となる。本発明の場合、高耐圧トランジスタの駆動能力を高くできたために、図６に示すように、出力パッドの横に各々離れて配置することができた。その結果、チップの短辺側の長さを約３０％短くすることができ、集積回路のコストを３０％低下することができる。
【０１２１】
図１２は、各々の高耐圧トランジスタを対応した出力パッドの両側に配置した本発明の半導体集積回路の平面図である。例えば、出力パッドＯ２の場合、チップ５０の長辺方向に出力パッドの両側にトランジスタＴ１ＡとＴ１Ｂを配置した。トランジスタＴ１ＡとＴ１Ｂは、プリアンプＰ１によって各々のゲート電極を駆動される。出力パッドＯ１には、トランジスタＴ１ＡとＴ１Ｂのドレイン領域が電気的に接続されている。従って、出力パッドＯ１には、トランジスタＴ１ＡとＴ１Ｂとの電流の和が出力される。トランジスタＴ１ＡとＴ１Ｂは、出力パッドの中心に対して線対称に配置されている。図７に示したようなソース領域とドレイン領域とが非対称の高耐圧トランジスタの場合、トランジスタのレイアウト方向によって電流バラツキが生ずる。
【０１２２】
しかし、図１２のように、出力パッドに異なる方向のトランジスタＴ１ＡとＴ１Ｂを配置し、各々のトランジスタの電流の和が出力されるようにすることにより、その和の電流バラツキを小さくすることができる。
【０１２３】
図１３（ａ）と、図１３（ｂ）は、本発明の半導体集積回路の出力パッド周辺の平面図と断面図である。出力パッドは、集積回路の配線として用いられているアルミ膜１０３とその飢えにメッキ成長されたバンプ１０３Ａとから構成されている。パッド領域以外のアルミ膜１０３の上には最終保護膜としてプラズマシリコンチッ化膜１０９が設けられている。
【０１２４】
バンプ１０３Ａは、メッキ成長するためのクロム等の金属を介してアルミ膜１０３の上に設けられている。パッド領域のアルミ膜は通常５０μｍ□〜１００μｍ□の大きなパターンになっている。集積回路をテストする時に、バンプにフロービングできるように大きな面積を必要とする。本発明の集積回路の場合、図１３（ａ），図１３（ｂ）のように、パッド領域のアルミ膜のパターンが高耐圧絶縁ゲート電界効果型トランジスタ（以下ＨＶＭＩＳＦＥＴと略す）のドレイン領域１０５に直接延びて電気接続している。アルミ膜のパターン中は、ドレイン領域１０５のコンタクトホール１０５Ａまでの間一定の中で延在している。
【０１２５】
ＨＶＭＩＳＦＥＴの電流は、電流通路の中であるチャネル巾Ｗに比例する。トランジスタの電流駆動能力を増加するために、チャネル巾Ｗがパッド領域の周辺、少なくとも２辺に沿って配置されている。図１３の実施例においては、ＨＶＭＩＳＦＥＴとしてＴ１とＴ２がパッド領域の中心に対して線対称にレイアウトされている。ＦＡＸ用のサーマルヘッド駆動用集積回路の場合、感熱抵抗に少なくとも５ｍＡ以上の大きな電流を流す駆動能力を必要とする。プリントするための感熱抵抗は、感熱紙に沿って一列に複数接近して設けられている。従って、その複数の一列に配置された感熱抵抗に、各々５ｍＡ以上の電流を流すためのＨＶＭＩＳＦＥＴが出力パッドを介して接続している。出力パッドの数は、従って１個の集積回路当たり５０個以上と非常に多く設けられてある。
【０１２６】
ＨＶＭＩＳＦＥＴはドレイン耐圧を高くするために、ドレイン領域をＮ型高濃度ドレイン領域５とＮ型低濃度ドレイン領域１２１とから構成している。ソース領域１０４は、高耐圧電圧が印加されないので高濃度のＮ型不純物領域で形成されている。ゲート絶縁膜１０６は、チャネルコンダクタンスを大きくするために、１００〜２５０Åの薄い絶縁膜で構成されている。通常はシリコン酸化膜、あるいは、シリコン膜で形成されている。ゲート絶縁膜１０６の上には、チャネルコンダクタンスを制御するためのゲート電極１０８が設けられている。ＨＶＭＩＳＦＥＴは、ゲート電極８に対して、非対称のソース領域とドレイン領域が配置されている。従って、トランジスタに流れる電流は、製造する時のフォト工程での合わせずれの影響を受けやすい。しかし、図１３のように、パッド領域の左右両側に平面的に線対称的に配置することにより、トランジスタＴ１とＴ２との電流の和はフォト工程での合わせズレの影響を受けにくくできる。
【０１２７】
Ｐ型シリコン基板１０１に対するＮ型低濃度ドレイン領域１２１の耐圧は、電源電圧より高い電圧になっている。ドレイン耐圧には、トランジスタがＯＦＦしている場合のＯＦＦ耐圧と、トランジスタがＯＮしている場合のＯＮ耐圧とがある。
【０１２８】
ＯＦＦ耐圧は、ＦＡＸ用集積回路の場合、電源電圧の４倍以上に設定されており、通常２０Ｖ〜５０Ｖの中の値になっている。高濃度ドレイン領域５は、アルミ膜１０３とコンタクトホール１０５Ａを介してオーミック接触するために設けられている。コンタクトホール１０５Ａは、バンプ１０３Ａに対して平面的に２０μｍ以内の距離に接近して配置して設けることができる。パッド領域１０３Ｂのアルミ膜１０３は、最終保護膜１０９に対して露出されている。バンプ１０３Ａは１０μｍ以上の高さにメッキ成長されている。厚いバンプによって、テスト時及び実装時に集積回路に加わる応力が緩和される。従って、集積回路へ加わる応力が少なくなり、トランジスタを従来よりパッド領域に接近して配置することができる。図１３の場合、パッド領域１０３Ｂのアルミ膜は基板１０１の上にフィールド酸化膜７及び中間絶縁膜１０７Ａを介して設けられている。中間絶縁膜１０７Ａは、ゲート電極１０８とアルミ膜１０３との間の絶縁膜である。本発明の半導体集積回路の場合、バンプにより、集積回路への実装時の応力緩和の効果がある。従って、パッド領域１０３Ｂのアルミ膜１０３は、厚い絶縁膜１０７を介さずにドレイン領域の上に直接配置することも可能である。
【０１２９】
図１４（ａ）と図１４（ｂ）はそれぞれ本発明の半導体集積回路のパッド領域周辺の平面図と断面図である。図１４（ｂ）の断面図は、図１４（ａ）のｂ−ｂ’線、あるいは、Ｃ−Ｃ’線に沿った断面図である。ＨＶＭＩＳＦＥＴがパッド領域１０３Ｂの周囲１０４辺に沿って配置している。パッド領域１０３Ｂのアルミ膜は、少なくとも４辺の直線から成る周囲を有している。ＨＶＭＩＳＦＥＴは、平面的にパッド領域１０３Ｂの左右上下に配置している。各々のトランジスタは、パッド領域１０３Ｂの中心に対して対称的にレイアウトされている。各々のトランジスタのチャネル電流となるキャリア電子は、ソース領域からドレイン領域へと流れる。即ち、ソース領域からパッド領域に向かって流れる。
【０１３０】
図１５は、半導体集積回路４０の平面図である。出力パッド４１，４２，４３，４４，４５，４６，４７，４８が千鳥状にチップ４０の長さ方向に沿って直線的に配置されている。千鳥状に出力パッドが配置させている場合、図１５の実施例においては、出力パッド４１，４３，４５，４７がチップ４０の長さ方向に一列に配置され、出力パッド４２，４４，４６，４８が同様に一列に並んでいる。図１５のような千鳥状の配置を二段千鳥という。図示しないか、さらに、もう一列追加して算段千鳥にすることにより、チップの長さ方向を短くできる。また、図１５に示した千鳥状に出力パッドを配置せず、単純に配置しても本発明を実施できる。各々の出力パッドに接続したＨＶＭＩＳＦＥＴのゲート電極の電位は、ロジック回路４９により制御されている。図１３に示すように、となり同士のＨＶＭＩＳＦＥＴのソース領域を兼ねて設けた場合で、かつ、出力パッドを千鳥状にレイアウトした場合、外側の出力パッド４１，４３，４５，４７に接続したＨＶＭＩＳＦＥＴのゲート電極をロジック回路に配線する実施例を図５に示す。即ち、ゲート電極１０８を内側の出力パッド４２，４４，４６，４８の下にオーバーラップして設ける。
【０１３１】
図１６（ａ）は、ゲート電極８が配線された内側出力パッド領域部分の平面図
であり、図１６（ｂ）は図１６（ａ）のＤ−Ｄ’線断面図である。出力パッド領
域の周辺には、図１４に示すように４辺に沿ってＨＶＭＩＳＦＥＴが設けられて
いる。そこで、ゲート電極の配線１０８を出力パッドの対角線状に配線すること
により、トランジスタと交わらずに配線することが可能となる。ゲート電極の配
線１０８は、通常多結晶シリコン膜で形成されいる。図１６（ｂ）のように、ア
ルミ膜１０３の下に設けられているために、バンプ１０３Ａから働く応力に対し
ても保護される構造になっている。
【０１３２】
図１７は、本発明の半導体装置としてサーマルヘッドＩＣに適用した場合の、
ＩＣの平面図である。チップ外部に設けられた感熱用抵抗に約１０ｍＡの電流を
流すための外部導出端子である出力パッド０１，０２〜ＯＮが、チップの長さ方
向に沿って繰り返し周期的に配置されている。例えばＮ＝１４４の場合、出力パ
ッド間の距離を１００μｍとするとチップの長さは１ｃｍ以上となる。出力パッ
ド以外の外部導出端子として、電極端子ｐ１，ｐ２，さらに、図示しないがクロ
ック端子，プリント入力信号端子等が同様にチップ５０の周囲に配置されている
。各々の出力パッドには、オープンドレイン構造の高耐圧高駆動の絶縁ゲート電
界効果型トランジスタ（以下ＭＩＳＦＥＴと称す）Ｔ１，Ｔ２〜ＴＮがグランド
配線との間に電気接続されている。従って、出力パッドの繰り返し周期と、駆動
ＭＩＳＦＥＴの繰り返し周期はほぼ一致している。駆動ＭＩＳＦＥＴのゲート電
極は、プリアンプ回路とラッチ回路とフリップフロップ回路から成るロジック回
路Ｌ１，Ｌ２〜ＬＮによって制御されている。
【０１３３】
ロジック回路も同様に出力パッドの同様のピッチで周期的に繰り返しチップ１
の長さ方向に沿って配置されている。本発明のサーマルヘッド用ＩＣの場合、出
力パッドを駆動用トランジスタの上に配置した。従って、チップの巾は、駆動ト
ランジスタとロジック回路との面積まで細くできる。我々の設計では０．３ｍｍ
まで細くできた。従来は、０．４５ｍｍであったので、３０％以上のコストダウ
ンになる。特に、サーマルヘッド用ＩＣのように、出力パッドが繰り返し数多く
配置されているＩＣの場合には、パッドの面積が約３０％にも達しているために
非常に大きな効果となる。
【０１３４】
図１７においては、出力パッドを駆動トランジスタの上に配置したが、ロジッ
ク回路上に設けても同様な効果を得ることができる。
【０１３５】
図１８は、図１７の出力パッド近傍の半導体装置の断面図である。基板である
Ｐ型シリコン基板２１１の表面に駆動ＭＩＳＦＥＴが形成されている。即ち、
ＭＩＳＦＥＴは、フィールド絶縁膜２１４の内側に配置され、互いに離れて基板
２０１の表面に設けられたＮ型ソース領域２１２とドレイン領域２１３と、ソー
ス領域２１２とドレイン領域２１３との間の基板２１１の表面にゲート絶縁膜２
１５を介して設けたゲート電極２１６とから構成されている。通常ゲート電極２
１６はポリシリコン膜を含む導電膜で形成されている。ドレイン領域２１３の上
には、中間絶縁膜（アルミ配線とゲート電極の導電膜との間の絶縁分離膜）２１
７に設けられたコンタクトホールと、コンタクトホールをうめ込むようにしてド
レイン領域２１３と電気接続するドレイン電極２１８Ｄが存在している。ドレイ
ン電極２１８Ｄは、一般的に、配線２１８と同じアルミ膜で形成されている。ア
ルミ膜の上には、最終保護膜としてシリコンチッ化膜２１９が設けられている。
外部導出端子の領域のシリコンチッ化膜２１９は、図１８に示すように窓あけさ
れている。窓あけされたパッド部には、バリアメタル２２０を介してバンプ電極
２２１が設けられている。バリアメタル２２０は通常２層構造をしている。下層
の膜は、上層の金属がアルミ膜２１８Ｄへ突き抜けることを防ぎ、上層の膜はバ
ンプ形成に適した金属が選ばれている。例えば、バンプ２２１が半田（Ｓｎ−Ｐ
ｂ）メッキにより形成される場合には、下層膜としてクロム（Ｃｒ）膜、上層膜
として銅（Ｃｕ）膜が用いられている。
【０１３６】
図１８に示すように、バンプ構造の出力パッド２２１が、駆動用トランジスタ
の上に重なって配置されている。従って、平面的に駆動用トランジスタと出力パ
ッドを重ねて配置できるために、チップ面積の縮小が可能となる。
【０１３７】
図１９は、本発明の半導体装置の別の実施例を示す。図１９は、本発明をサー
マルヘッド用ＩＣに適用したＩＣの平面図である。図１９においては、各々の駆
動トランジスタのソース領域を保護膜シリコンチッ化膜２１９の上に設けたバリ
アメタル及びバンプ電極で電気接続している。電気接続したバリアメタル及びバ
ンプ電極の配線は、グランド電位を供給する電源端子Ｐ１に接続している。図１
９の場合は、直接にバリアメタルとバンプ電極で各々の駆動トランジスタのソー
ス電極と電源端子とを電気接続した例である。図示しないが、電源パッドとソー
ス電極上に設けられたバリアメタル及びバンプ電極との間にアルミ配線を介して
接続することも可能である。図１９の実施例においては、バリアメタルとバンプ
電極とを外部導出端子としての機能以外に配線としての機能・作用を用いている
。従って、従来、チップ５０において、アルミ配線で配線していた領域をバリア
メタルとバンプ電極との金属により置き換えることが可能になる。特に、各々の
出力端子から１ｍＡ以上の高電流をバラツキ少なく流す必要のあるサーマルヘッ
ド用ＩＣの場合、各々の駆動トランジスタのソース領域の電位をしっかりグラン
ド電位に固定する必要がある。ソース電位をしっかりグランド電位に設置するた
めに、通常数１０μｍ巾のアルミ配線にて各々の駆動トランジスタのソース電極
を接続している。そのために、チップの巾が広くなっている。しかし、図１９に
示すように、保護膜上に設けたバリアメタルとバンプ電極で配置することにより
、さらに、チップの巾、即ち、チップ面積を小さくできる。配線としてバンプ電
極として用いる場合には、バンプの高さ以上の巾の配線が好ましい。巾が細くな
ると、保護膜が上部にないために機械的強度が低下しやすい。
【０１３８】
図２０は、図１９の出力パッド近傍の半導体装置の断面図である。ソース領域
もドレイン領域と同様に、ソース電極２１８Ｓを設け、その上にバリアメタル２
２０とバンプ電極２２１を設けてある。ドレイン領域の上のバンプ電極は出力パ
ッドとして機能している。ソース領域上のバンプ電極は各々のソース電極とを電
気的に接続するための配線として機能している。従って、図２０のようなＩＣを
他の実装基板にフェイスダウン方式でフリップチップ実装する場合には、ソース
電極上のバンプ電極には、実装基板の対応電極は存在していなくてもよい。ドレ
イン電極のバンプ電極には、必ず実装基板に対応電極が設けられ、ＩＣと実装基
板との接続手段として機能する。さらに、ソース電極の上のバリアメタルを配線
として機能しやすくする実施例を図２１に示す。
【０１３９】
図２１は、図２０と同様に、出力駆動トランジスタ部分の断面図である。ソー
ス電極２１８Ｓの上には、バリアメタル２２０のみ設けバンプ電極２２１を設け
ない構成にしている。配線として機能させるには、バンプ電極２２１の無い構造
が好ましい。バンプ電極２２１を半田で形成した場合、実装基板とＩＣとを機械
的・電気的接続する場合、約１５０℃の加熱処理を行う。その時半田が液化して
バンプ電極に片よりが生ずることがある。しかし、図２１のように、バリアメタ
ルのみで各々駆動トランジスタのソース電極間を電気接続することにより、実装
時の加熱処理に構造変化しない安定した配線を得ることができる。ドレイン電極
２１８Ｄの上にのみバンプ電極２２１が外部導出端子として設けられる。図２１
のような、ソース電極２１８Ｓ上にバンプ電極を設けない構造にすることにより
、配線巾も通常のアルミ配線並まで細くパターニングできる。バリアメタルの場
合、メッキ成長で形成せずスパッタ等により形成するために、膜厚も２０μｍ以
下低抵抗の配線となる。従って、配線巾も１０μｍ以下にてせきる。また、実装
基板をＩＣに接続する場合、ソース電極２１８Ｓ上のバリアメタルは、実装基板
と機械的に接続することがない構成になっている。従って、実装基板からの応力
がかからず、構造的に安定した配線として機能する。
【０１４０】
図２２は、図２１で用いたバリアメタルの配線をロジック用の配線にも適用し
た場合の半導体装置の断面図である。即ち、通常のロジックに用いられているＭ
ＩＳＦＥＴ、または、アルミ配線２２８の上に保護膜のシリコンチッ化膜２１９
を介してバリアメタルから成る配線２２０が設けられている。図２２のような構
成にすることにより、金属配線を通常のアルミ配線にバリアメタルの配線を追加
することができる。従って、ロジック回路自体の面積を縮小できる。
【０１４１】
一般的に電子回路上に外部電気接続端子を持つ半導体集積回路装置を外部回路
に実装した場合、半導体基板上に電子回路例えばポリシリコン抵抗を設け、その
上を層間膜で覆い、外部電気接続端子用メタル電極が設けられ、その上にボンデ
ィングワイヤーが打たれている。
【０１４２】
または、電子回路上に外部電気接続端子を持つ半導体集積回路装置を外部回路
に実装した場合、半導体基板上に電子回路例えばポリシリコン抵抗を設け、層間
膜で覆った後、
膜で覆った後、外部電気接続端子用メタル電極が敷かれている。このメタル電極
上にバリアメタルを介して、外部電気接続端子用ハンダバンプ電極あるいは金バ
ンプ電極が設けられ、外部電極に接続されている。
【０１４３】
図２３（ａ）は、本発明による１実施例の半導体集積回路装置の外部電気接続
端子電極部の平面図である。半導体基板３０１上に電子回路例えばポリシリコン
抵抗３０２が配置されている上に重ねて、層間膜３０３を介して外部電気接続端
子用メタル電極３０４が設けられ、外部電気接続端子用メタル電極３０４上の一
部に開口部７を有するパッシベーション膜３０５が設けられている。ここで、層
間膜３０３を保護膜とし、外部電気接続端子用メタル電極３０４上の一部に開口
部を有するパッシベーション膜３０５を形成しない場合もある。
【０１４４】
図２３（ｂ）は本発明による１実施例の半導体集積回路装置外部電気接続端子
電極部の断面図である。図２３（ｂ）の半導体基板３０１上に電子回路，例えば
ポリシリコン抵抗３０２が配置されている上に重ねて、層間膜３０３を介して外
部電気接続端子用メタル電極３０４を設け、この外部電気接続端子用メタル電極
３０４の上に、パッシベーション膜開口部３０７を有するパッシベーション膜３
０５が設けられている。パッシベーション膜開口部３０７は、外部電気接続端子
用メタル電極３０４より小さい面積で、具体的には９００πμｍ２以下の面積で
外部電気接続端子用メタル電極３０４上に重ねて形成されている。このパッシベ
ーション膜開口部３０７の面積は、２００πμｍ２以上６００πμｍ２以下が好
ましいが、１πμｍ２以上２００πμｍ２以下の場合でも実現できる。さらに，
パッシベーション膜開口部３０７を含む領域にワイヤボンディングを行い、ボ
ンディングワイヤー３０６で外部端子に接続する。
【０１４５】
図２４（ａ）は、本発明による１実施例の半導体集積回路装置の電子回路上に
ハンダまたは金バンプを設けた外部電気接続端子部の平面図である。半導体基板
３０１上に電子回路例えばポリシリコン抵抗３０２が配置されている上に重ねて
、層間膜３０３を介して外部電気接続端子用メタル電極３０４が設けられ、外部
電気接続端子用メタル電極３０４上の一部に開口部３０７を有するパッシベーシ
ョン膜５を介して、ハンダまたは金バンプ電極３０８が設けられている。ここで
、ハンダまたは金バンプ電極３０８と外部電気接続端子用メタル電極３０４上の
一部に開口部３０７を有するパッシベーション膜３０５との間には、バリアメタ
ル３１０を設けることが望ましい。さらに、層間膜３０３を保護膜とし、外部電
気接続端子用メタル電極３０４上の一部に開口部を有するパッシベーション膜３
０５を形成しない場合もある。
【０１４６】
図２４（ｂ）に本発明による１実施例の半導体集積回路装置をハンダまたは金
バンプにより実装した場合の断面図を示す。図２４（ｂ）の半導体基板３０１上
に電子回路、例えばポリシリコン抵抗３０２が配置されている上に重ねて、層間
膜３０３を介して外部電気接続端子用メタル電極３０４を設け、この外部電気接
続端子用メタル電極３０４の上に、パッシベーション膜開口部３０７を有するパ
ッシベーション膜３０５が設けられている。パッシベーション膜開口部３０７は
、外部電気接続端子用メタル電極３０４より小さい面積で、具体的には２３０π
μｍ２以下の面積で外部電気接続端子用メタル電極３０４上に重ねて形成されて
いる。このパッシベーション膜開口部３０７の面積は、１６πμｍ２以上３０π
μｍ２以下が好ましいが、１πμｍ２以上４００πμｍ２以下の場合でも実現で
きる。
【０１４７】
さらに，パッシベーション膜開口部３０７を含む領域にバリアメタルを介して
ハンダまたは金バンプ電極３０８を設け、外部端子電極３０９に接続する。  こ
こで、バリアメタルには、Cu化合物を用いることが好ましいが、コンタクト抵抗
低減や、実装強度向上のために他の物質をもちいることもできる。
【０１４８】
図２５に、開口部面積とコンタクト抵抗との特性図を示す。面積が５０πμｍ
２程度以上まではコンタクト抵抗に大幅な変化は見られないが、面積が５０πμ
ｍ２程度以下の場合、コンタクト抵抗が大幅に増加する。これは、パッシベーシ
ョン膜開口部３０７のサイズが小さくなると、製造バラツキの影響を受けやすい
ためである。製造バラツキを低く抑えられれば、パッシベーション膜開口部３０
７のサイズは、より小型化することも可能である。ただし、実装強度の観点から
もパッシベーション膜開口部３０７のサイズを検討する必要があることは言うま
でもない。
【０１４９】
また、パッシベーション膜開口部３０７は、外部電気接続端子用メタル電極３
０４上の中心部分以外に設けると、ハンダまたは金バンプ電極３０８下の領域の
自由度が増すため、より効果的である。。
【０１５０】
さらに、ここでは図示しないが、外部電気接続端子用メタル電極３０４上のパ
ッシベーション膜開口部３０７は、ハンダまたは金バンプ電極３０８下の領域で
あれば、複数個設けることもできる。この場合、ひとつのハンダまたは金バンプ
電極と外部電気接続端子用メタル電極３０４との接続領域面積が大きくなるので
、ひとつのパッシベーション膜開口部３０７面積は、小さくなり、ハンダまたは
金バンプ電極３０８下の領域の自由度がさらに増える。たとえば、パッシベーシ
ョン膜開口部３０７を２ヶ所設けた場合、ひとつのパッシベーション膜開口部３
０７面積は１／２で、必要な特性が得られる。
【０１５１】
また以上の実施例で用いた外部電気接続端子用メタル電極３０４は、半導体電
子回路の配線層として用いることが可能であり、また別のメタル層を半導体電子
回路に配線層として用いることも可能である。
【０１５２】
一般的なサーマルヘットドライバーＩＣでは、外部導出電極として、出力パッ
ドおよび電極パッドがチップの周囲に配置されている。トランジスタを集積化し
た回路は、外部導出電極から平面的に離れて配置されている。即ち、各々の出力
パッドに対応して各々の駆動トランジスタが電極的に接続して配置され、さらに
、その各々の駆動トランジスタのゲート電極を制御するための各ロジック回路が
チップの長さ方向に沿って繰り返し周期的に配置されている。外部導出電極は最
終保護膜に窓あけを設け、その窓あけの上にバンプが設けられている。
【０１５３】
図２６は、本発明の半導体装置の断面図である。Ｐ型シリコン基板２０１の表
面に互いに離れてＮ型の拡散領域２１２Ｅと２１２Ｆが設けられている。各々の
拡散領域の間のシリコン基板２０１の表面には分離領域を構成するためのフィー
ルド絶縁膜２１４が形成されている。各々の拡散領域２１２Ｅと２１２Ｆの上に
は中間絶縁膜２１７が形成されている。拡散領域２１２Ｅと２１２Ｆの上の中間
絶縁膜２１７にはコンタクトホールが配置され、コンタクトホールの上にアルミ
ニウムのような金属電極が配置されている。各々の拡散領域の間の分離領域の上
には、拡散領域の電極と直接接続していないアルミ配線２１８が配置されている
。アルミ配線及び中間絶縁膜２１７の上には最終保護膜であるチッ化シリコン膜
２１９が形成されている。各々の拡散領域の電極２１８Ｅと２１８Ｆの上の最終
保護膜２１９はパッド領域を形成する工程にて窓あけされる。各々の拡散領域の
電極２１８Ｆと２１８Ｅの上に保護膜の窓あけを介してバリアメタル２２０を接
続して設ける。バリアメタル２２０は、各々の電極２１８Ｅと２１８Ｆを接続す
るように配置される。バリアメタル２２０としては、２層構造の金属膜を用いた
。上層膜は、次工程の半田または金メッキしやすい金属を用いる。例えば、半田
メッキの場合には銅が好ましい。下層膜は、アルミ電極へ上層金属が拡散しない
ための金属を用いる。
【０１５４】
例えば、上層膜が銅の場合には、クロム膜を下層膜として用いることにより、
銅がアルミ電極へ拡散してしまうのを防止できる。バメア金属２２０をベースに
その上に半田または金からなるバンプ配線２２１をメッキ成長する。拡散領域２
１２Ｅと２１２Ｆは、各々のアルミ電極を介したバンプ配線２２１により電気接
続される。バンプ配線２２１の下には保護膜２１９を介して通常のアルミ配線等
の金属配線を配置できる。即ち、図２６のような構造にすることにより、従来に
比べ配線層を１層増すことができる。図２６の場合、拡散領域と別の拡散領域と
の間をバンプ配線により電気接続した場合の実施例である。図示しないが、単純
なアルミ配線間の電気接続にバンプ配線を用いることもできる。その場合は、図
２６において、アルミ電極２１８Ｅと２１８Ｆとが拡散領域の上の電極でなく、
単純なアルミ配線として構成されている場合に対応する。また、拡散領域とアル
ミ配線との電気接続をバンプ配線により結線することもできる。さらに、少なく
とも一方が多結晶シリコン膜のような薄膜との電気接続もバンプ配線により接続
できることはいうまでもない。
【０１５５】
図２７は、図２６のようにバンプ配線した場合の、平面図である。拡散領域２
１２Ｅの上の保護膜の窓あけ領域２３１Ｅと、拡散領域２１２Ｆの上の保護膜の
窓あけ領域２３１Ｆとがバンプ配線２２１により電気的に接続されている。バ
ンプ配線の平面的形状は、複数の円状のパターンが直列接続したパターンである
。図２７のようなバリアメタル２２０とバンプ２２１のパターンにすることによ
り、バンプをリフローした場合に生ずるバンプの片よりを防止することができる
。
【０１５６】
図２８は、バンプ配線の一方の端部２３１Ｐが外部電気接続端子（パッド領域
と呼ぶ）２２０Ｐであり、他の一方の端部２３１が拡散電極、あるいは、アルミ
配線、あるいは、薄膜電極の場合のバンプ配線の平面図である。パッド領域の保
護膜の窓あけパターン２３１Ｐ及びバンプ２２０Ｐの径は、他の一方の保護膜の
窓あけパターン２３１及びバンプ２２０に比べ大きく設計・形成されている。バ
ンプの下のバリアメタルの大きさも同様に、パッド領域が最も大きく構成してあ
る。従って、バンプを形成するときに、メッキ成長のための電流がパッド領域に
おいて効率良く流れる。即ち、パッド領域のバンプの高さが最も大きくなる。配
線として用いられるバンプは、バリアメタルが小さいために低く形成される。従
って、図２８のように、配線部のバリアメタルを細く、バンプ領域のバリアメタ
ルを太く形成することにより、配線部のバンプ体積を小さくし、バンプリフロー
によるバンプ領域のバンプ高さのバラツキを小さくすることが可能になる。図２
８のように、バンプリフローのときに、バンプが平面的に移動しないパターンに
すれば、さらに、バンプ領域のバンプ高さのバラツキは小さくできる。
【０１５７】
図２９は、図４と同様に、一方がパッド領域で、他方がパッド領域でないＩＣ
の電極の場合のバンプ配線の平面図である。パッド領域の保護膜の窓あけパター
ン２３１Ｐは、ＩＣの電極の保護膜の窓あけパターン２３１に比べ大きく設計製
造されている。また、パッド部のバリアメタル及びバンプ２２０Ｐも同様に他の
領域に比べ大きく設計、製造されている。
【０１５８】
保護膜の窓あけパターン２３１Ｐと２３１とは同じ大きさでもよいし、逆の大
きさでも、本発明は実施できる。パッド領域のバンプの高さは、他の領域のバン
プ高さに比べ高くする必要がある。従って、パッド領域のバリアメタルの大きさ
を他の領域（配線部）に比べ大きくすることが必要である。
【０１５９】
図２９においては、配線部のバンプ２３３とパッド領域のバンプ２２０Ｐとの
間に線巾の狭いバリアメタル領域２３２を設けてある。また、一方のＩＣの電極
のバンプ２２０と配線部のバンプ２３３との間に、各々のバリアメタルより線巾
の狭いバリアメタル領域２３２を設けてある。図２９のように線巾の狭いバリア
メタルの領域を設けることにより、バンプのリフロー時の各々の領域間のバンプ
移動を防止することができる。
【０１６０】
図３０は本発明による半導体装置の一実施例を示す構造断面図である。バンプ
は金バンプについて述べるが、ハンダバンプであっても構わない。また半導体素
子はＭＯＳ型トランジスタについて述べるが、ダイオード、抵抗等の光の照射に
より電気特性が変化する素子を含んでいる。
【０１６１】
半導体素子（この場合ゲート電極及びソース、ドレイン領域からなるＭＯＳ型
トランジスタ）４０１と半導体素子上にあるシリコン窒化膜等からなる絶縁膜４
０７とパッド金属４０２と保護膜４０６に開口された状態に、バリアメタル膜４
０３と金バンプ４０４と遮光膜４０５からなる本発明の半導体装置。バリアメタ
ル膜４０３は通常チタン、チタンタングステンなどからなり、厚みは０．０５ミ
クロン以上あれば遮光の効果がある。バンプは残さず、バリアメタル膜４０３の
みが半導体素子の上にも残り遮光膜とした構造とする。図３０では遮光膜４０３
はパッド金属上にあるバリアメタル膜４０３に繋がっていないが、特定の端子に
繋げ電位を固定すると電気特性上より好ましい、本発明の場合には半導体集積回
路の基板と遮光膜の間には保護膜等を介しているために寄生容量は小さくフロー
ティングになっていても大きな問題は無い。
【０１６２】
図３１は図３０の構造を持つ半導体装置を上から見たものを示している。一般
に半導体素子は光が当たるとＰＮ接合におけるリーク電流が増えることになるた
めにアナログ回路上に遮光膜を形成すれば誤動作しにくくなる。この図ではバリ
アメタルよりなる遮光膜４０５を端子に接続したところを示している。
【０１６３】
一般的な、電子回路上にバンプ電極を持つ半導体集積回路装置のバンプ電極部
は、半導体基板上に電子回路例えばポリシリコン抵抗が形成され、ポリシリコン
抵抗の表面をパッシベーション膜で覆った後、バリアメタル層を介してその上に
バンプ電極が形成されている。そしてバンプ電極を有する半導体集積回路装置を
外部回路基板に実装する。
【０１６４】
図３２（ａ）は、本発明による１実施例の半導体集積回路装置のバンプ電極部
の平面図である。半導体基板５０１上に電子回路例えばポリシリコン抵抗５０２
が配置されている上に、パッシベーション膜及び例えば、ＴｉＷ及びＡｕなどの
バリアメタル層５０６を介して、バンプ電極５０４がマトリックス状に分割され
て形成されている。ここで、バンプ電極５０４のそれぞれのマトリックス状のド
ットは、電子回路のただ１つの電極に対応し、全て電気的に接続される。
【０１６５】
図３２（ｂ）に本発明による半導体集積回路装置を外部回路に実装した場合の
断面図を示す。バンプ電極５０４の各バンプドットと外部回路基板５０５とを接
続するため、半導体基板５０１と外部回路基板５０５との間に圧力をかける。応
力により、バンプ電極５０４のそれぞれのマトリックス状のバンプドットは潰れ
、外部回路基板５０５から受ける余分な応力を横方向に逃すことができる。その
結果、パッシベーション膜５０３及び、ポリシリコン抵抗５０２にかかる応力は
減少し、パッシベーション膜５０３のクラックや、ポリシリコン抵抗５０２の変
形による特性変動を防ぐことができる。また、バンプ電極５０４としてバンプド
ットを複数設けることによって、バンプ電極５０４と外部回路基板５０５との密
着強度やバンプ電極５０４とバリアメタル５０６との密着強度を維持できる。
【０１６６】
図３３に、本発明による別の実施例の平面図を示す。半導体基板５０１上に電
子回路部品例えばポリシリコン抵抗５０２が配置されている上に、パッシベーシ
ョン膜及び例えば、ＴｉＷ及びＡｕなどのバリアメタル層５０６を介して、バン
プ電極５０４が形成される。このバンプ電極５０４は、複数の短冊状に分割され
ている。ここで、短冊状（線状）に配置された各バンプ短冊は、電子回路のただ
１つの電極に対応し、全て電気的に接続されている。図３３による実施例を外部
回路基板に実装した場合、図３２（ｂ）に示した例の断面図と同様に、バンプ電
極５０４の各バンプ短冊は潰れ、外部回路基板５０５から受ける余分な応力は横
方向に逃すことができる。その結果、パッシベーション膜５０３及び、ポリシリ
コン抵抗５０２にかかる応力は減少し、パッシベーション膜５０３のクラックや
、ポリシリコン抵抗５０２の変形による特性変動が防げる。また、バンプ電極５
０４を複数に分割して設けることによって、バンプ電極５０４と外部回路基板５
０５との密着強度やバンプ電極５０４とバリアメタル５０６との密着強度を維持
できる。
【０１６７】
図３４に、本発明による更に別の実施例の平面図を示す。半導体基板５０１上
に電子回路部品例えばポリシリコン抵抗５０２が配置されている上に、パッシベ
ーション膜及び例えば、ＴｉＷ及びＡｕなどのバリアメタル層５０６を介して、
バンプ電極５０４が形成されている。ここで、バンプ電極５０４は格子状の形状
をしており、隙間５４１が設けられている。図３４による実施例を外部回路基板
に実装した場合、図３２（ｂ）に示した例の断面図と同様に、バンプ電極５０４
はバンプ電極外方向及び、隙間方向に潰れ、外部回路基板５０５から受ける余分
な応力は横方向に逃すことができる。その結果、パッシベーション膜５０３及び
、ポリシリコン抵抗５０２にかかる応力は減少し、パッシベーション膜５０３の
クラックや、ポリシリコン抵抗５０２の変形による特性変動が防げる。また、バ
ンプ電極５０４は、平面積を大きくできるので、バンプ電極５０４と外部回路基
板５０５との密着強度やバンプ電極５０４とバリアメタル５０６との密着強度を
維持できる。
【０１６８】
図３５に、本発明による別の実施例の平面図を示す。半導体基板５０１上に電
子回路部品例えばポリシリコン抵抗５０２が配置されている上に、パッシベーシ
ョン膜及び例えば、ＴｉＷ及びＡｕなどのバリアメタル層５０６を介して、櫛状
のバンプ電極５０４が置かれている。図３５による実施例を外部回路基板に実装
した場合、図３２（ｂ）に示した例の断面図と同様に、バンプ電極５０４は櫛の
隙間方向に潰れ、外部電極基板５０５から受ける余分な応力は横方向に逃すこと
ができる。その結果、パッシベーション膜５０３及び、ポリシリコン抵抗５０２
にかかる応力は減少し、パッシベーション膜５０３のクラックや、ポリシリコン
抵抗５０２の変形による特性変動が防げる。また、バンプ電極５０４は、平面積
を大きくできるので、バンプ電極５０４と外部電極基板５０５との密着強度やバ
ンプ電極５０４とバリアメタル５０６との密着強度を維持できる。
【０１６９】
図３２、３３、３４及び３５の実施例において、半導体基板５０１と外部電極
基板５０５を圧力を掛けて接触させた後、加熱し接合させる。
【０１７０】
また、以上の実施例を組み合わせても同様の効果が得られる。例えば、図３２
と図３３を組み合わせて不等ピッチのマトリックスバンプにすることができる。
また、図３４と図３５を組み合わせ、内部は隙間のあるバンプで、外周部が櫛型
のバンプにおいても同様の効果が得られる。
【０１７１】
本発明は、通常平面的には四角形状をしているバンプ電極５０４を、図３２、
図３３、図３４及び図３５に示した様に、平面的に隙間部を設け、外部電極基板
５０５を或る応力を与えて接触させた時に、バンプ電極５０４の材料をその隙間
に逃がすものである。ここでの平面的な隙間とは、図３２（ｂ）に示されるよう
に、バンプ電極５０４のある垂直断面において、バンプ電極が分離して断面され
るものである。
【０１７２】
以上、本発明によれば、実装時の応力を逃がす構造としたことで、回路の特性
を変化させない電子回路上のバンプ電極有する信頼性の高い半導体集積回路が提
供できる。
【０１７３】
一般的な、電子回路上に外部電気接続端子を持つ半導体集積回路装置における
外部電気接続端子部は、半導体基板上に電子回路例えばポリシリコン抵抗が乗り
、パッシベーション膜で覆った後、外部電気接続端子用アルミニウム電極が敷か
れている。そして、外部電気接続端子用アルミニウム電極上にボンディングワイ
ヤーが打たれている。
【０１７４】
図３６（ａ）は、本発明による１実施例の半導体集積回路装置の外部電気接続
端子用アルミニウム電極部の平面図である。半導体基板５０１上に電子回路例え
ばポリシリコン抵抗５０２が配置されている上に、パッシベーション膜を介して
、外部電気接続端子用アルミニウム電極５５４が設けられているが、外部電気接
続端子用アルミニウム電極には、隙間５４１が設けられている。
【０１７５】
図３６（ｂ）に本発明による半導体集積回路装置をワイヤーボンディングによ
り実装した場合の断面図を示す。図３６（ｂ）において、外部電気接続端子用ア
ルミニウム電極５５４とボンディングワイヤー５０５とを接続するため、半導体
基板５０１とボンディングワイヤー５０５との間に圧力をかけると、外部電気接
続端子用アルミニウム電極５５４は潰れ、ボンディングワイヤー５０５から受け
る余分な応力を横方向、すなわち隙間５４１方向に逃すことができる。その結果
、パッシベーション膜５０３及び、ポリシリコン抵抗５０２にかかる応力は減少
し、パッシベーション膜５０３のクラックや、ポリシリコン抵抗５０２の変形に
よる特性変動が防げる。
【０１７６】
図３７に、本発明による別の実施例の平面図を示す。半導体基板５０１上に電
子回路例えばポリシリコン抵抗５０２が配置されている上に、パッシベーション
膜を介して、外部電気接続端子用アルミニウム電極５５４が設けられているが、
外部電気接続端子用アルミニウム電極５５４が連続の長方形の組み合わせによっ
て構成されている。図３７による実施例をボンディングワイヤーに実装した場合
、図３６（ｂ）に示した例の断面図と同様に、外部電気接続端子用アルミニウム
電極５５４は潰れ、ボンディングワイヤー５０５から受ける余分な応力は横方向
に逃すことができる。また、図３６（ａ）の実施例よりも外部電気接続端子用ア
ルミニウム電極５０４の配線抵抗は大きくなるが、単位面積当たりの逃げ場が多
くなり、より多くの応力を逃すことができる。その結果、パッシベーション膜５
０３及び、ポリシリコン抵抗５０２にかかる応力は減少し、パッシベーション膜
５０３のクラックによる半導体装置の信頼性低下や、ポリシリコン抵抗５０２の
変形による特性変動が防げる。
【０１７７】
図３８に、本発明による別の実施例の平面図を示す。半導体基板５０１上に電
子回路部品例えばポリシリコン抵抗５０２が配置されている上に、パッシベーシ
ョン膜を介して、外部電気接続端子用アルミニウム電極５５４が設けられている
が、外部電気接続端子用アルミニウム電極５５４は連続の螺旋形状をしている。
図３８による実施例をボンディングワイヤーに実装した場合、図３６（ｂ）に示
した例の断面図と同様に、外部電気接続端子用アルミニウム電極５５４は外部電
気接続端子用アルミニウム電極外方向及び、隙間方向に潰れ、ボンディングワイ
ヤー５０５から受ける余分な応力は横方向に逃すことができる。また、図３６（
ａ）の実施例よりも外部電気接続端子用アルミニウム電極５５４の配線抵抗は大
きくなるが、単位面積当たりの逃げ場が多くなり、より多くの応力を逃すことが
できる。また、ボンディングワイヤー５０５は平面的に円形状で外部電気接続用
アルミニウム電極５５４と接するが、外部電気接続用アルミニウム電極５５４が
螺旋形状をしているためボンディングワイヤーからの応力を効率的に受け止め、
効率的に応力を逃がすことができる。その結果、パッシベーション膜５０３及び
、ポリシリコン抵抗５０２にかかる応力は減少し、パッシベーション膜５０３の
クラックによる半導体装置の信頼性低下や、ポリシリコン抵抗５０２の変形によ
る特性変動が防げる。
【０１７８】
図３９に、本発明による別の実施例の平面図を示す。半導体基板５０１上に電
子回路部品例えばポリシリコン抵抗５０２が配置されている上に、パッシベーシ
ョン膜を介して、外部電気接続端子用アルミニウム電極５５４が設けられている
が、外部電気接続端子用アルミニウム電極５５４は同心円形の組み合わせから成
り立っており、それぞれの同心円形電極は互いに電気的に接続されている。図３
８による実施例をボンディングワイヤーに実装した場合、図３６（ｂ）に示した
例の断面図と同様に、外部電気接続端子用アルミニウム電極５５４は外部電気接
続端子用アルミニウム電極外方向及び、隙間方向に潰れ、ボンディングワイヤー
５０５から受ける余分な応力は横方向に逃すことができる。また、ボンディング
ワイヤー５０５は平面的に円形状で外部電気接続用アルミニウム電極４と接する
が、外部電気接続用アルミニウム電極５５４が同心円形状をしているためボンデ
ィングワイヤーからの応力を効率的に受け止め、効率的に応力を逃がすことがで
きる。その結果、パッシベーション膜５０３及び、ポリシリコン抵抗５０２にか
かる応力は減少し、パッシベーション膜５０３のクラックによる半導体装置の信
頼性低下や、ポリシリコン抵抗５０２の変形による特性変動が防げる。
【０１７９】
また、以上の実施例を組み合わせても同様の効果が得られる。例えば、図３６
と図３７あるいは、図３６と図３８を組み合わせ、周辺部を閉じた形状の外部電
気接続用アルミニウム電極としても同様の効果が得られる。
【０１８０】
図４０（ａ）は、本発明による１実施例の半導体集積回路装置の外部電気接続
端子用アルミニウム電極部の平面図である。半導体基板５０１上に電子回路例え
ばポリシリコン抵抗５０２が配置されている上に、パッシベーション膜を介して
、外部電気接続端子用アルミニウム電極５５４が設けられているが、外部電気接
続端子用アルミニウム電極には、突起もしくは窪み５４０が設けられている。
【０１８１】
図４０（ｂ）に本発明による半導体集積回路装置をワイヤーボンディングによ
り実装した場合の断面図を示す。図４０（ｂ）において、外部電気接続端子用ア
ルミニウム電極５５４上には、突起部５４１窪み部５４２による凹凸が設けられ
ている。外部電気接続端子用アルミニウム電極５５４とボンディングワイヤー５
０５とを接続するため、半導体基板５０１とボンディングワイヤー５０５との間
に圧力をかけると、外部電気接続端子用アルミニウム電極５０４の突起部５４１
が窪み部５４２方向に潰れるため、ボンディングワイヤー５０５から受ける余分
な応力を逃すことができる。その結果、パッシベーション膜５０３及び、ポリシ
リコン抵抗５０２にかかる応力は減少し、パッシベーション膜５０３のクラック
や、ポリシリコン抵抗５０２の変形による特性変動が防げる。
【０１８２】
図４１に、本発明による別の実施例の平面図を示す。半導体基板５０１上に電
子回路例えばポリシリコン抵抗５０２が配置されている上に、パッシベーション
膜を介して、外部電気接続端子用アルミニウム電極５５４が設けられているが、
外部電気接続端子用アルミニウム電極５５４直下のパッシベーション膜には複数
の長方形の凹凸があり、それに伴い外部電気接続端子用アルミニウム電極５５４
にも同様の凹凸５４３が形成される。図４１による実施例をボンディングワイヤ
ーに実装した場合、断面構造は、図４０（ｂ）と同じとなり、外部電気接続端子
用アルミニウム電極５５４とボンディングワイヤー５０５とを接続するため、半
導体基板５０１とボンディングワイヤー５０５との間に圧力をかけると、外部電
気接続端子用アルミニウム電極５０４の突起部５４１が窪み部５４２方向に潰れ
るため、ボンディングワイヤー５０５から受ける余分な応力を逃すことができる
。その結果、パッシベーション膜５０３及び、ポリシリコン抵抗５０２にかかる
応力は減少し、パッシベーション膜５０３のクラックや、ポリシリコン抵抗５０
２の変形による特性変動が防げる。
【０１８３】
図４２に、本発明による別の実施例の平面図を示す。半導体基板５０１上に電
子回路例えばポリシリコン抵抗５０２が配置されている上に、パッシベーション
膜を介して、外部電気接続端子用アルミニウム電極５０４が設けられているが、
外部電気接続端子用アルミニウム電極５５４直下のパッシベーション膜には複数
の同心円状の凹凸があり、それに伴い外部電気接続端子用アルミニウム電極５５
４にも同様の凹凸５４３が形成される。図４２による実施例をボンディングワイ
ヤーに実装した場合、断面構造は、図４０（ｂ）と同じとなり、外部電気接続端
子用アルミニウム電極５５４とボンディングワイヤー５０５とを接続するため、
半導体基板５０１とボンディングワイヤー５０５との間に圧力をかけると、外部
電気接続端子用アルミニウム電極５５４の突起部５４１が窪み部５４２方向に潰
れるため、ボンディングワイヤー５０５から受ける余分な応力を逃すことができ
る。また、ボンディングワイヤー５０５は平面的に円形状で外部電気接続用アル
ミニウム電極５５４と接するが、外部電気接続用アルミニウム電極５５４が同心
円状をしているためボンディングワイヤーからの応力を効率的に受け止め、効率
的に応力を逃がすことができる。その結果、パッシベーション膜５０３及び、ポ
リシリコン抵抗５０２にかかる応力は減少し、パッシベーション膜５０３のクラ
ックや、ポリシリコン抵抗５０２の変形による特性変動が防げる。
【０１８４】
図４３は、本発明による別の実施例を示す断面図である。図４３において、パ
ッシベーション膜５０３上には突起５３１が設けられている。その上に外部電気
接続端子用アルミニウム電極５５４を設けるため、外部電気接続端子用アルミニ
ウム電極５５４上には、突起部５４１と窪み部５４２ができる。外部電気接続端
子用アルミニウム電極５５４とボンディングワイヤー５０５とを接続するため、
半導体基板５０１とボンディングワイヤー５０５との間に圧力をかけると、外部
電気接続端子用アルミニウム電極５５４の突起部５４１が窪み部５４２方向に潰
れるため、ボンディングワイヤー５０５から受ける余分な応力を逃すことができ
る。その結果、パッシベーション膜５０３及び、ポリシリコン抵抗５０２にかか
る応力は減少し、パッシベーション膜５０３のクラックや、ポリシリコン抵抗５
０２の変形による特性変動が防げる。
【０１８５】
図４４は、本発明による別の実施例を示す断面図である。半導体基板５０１上
に電子回路例えばポリシリコン抵抗５０２が配置されている上に、アルミニウム
による段差形成パターン５０６が設けられている。このパターンは能動配線を流
用することも可能である。この上にパッシベーション膜５０３を形成するとパッ
シベーション膜５０３上には突起５３１が形成される。その上に外部電気接続端
子用アルミニウム電極５５４を設けるため、外部電気接続端子用アルミニウム電
極５５４上には、突起部５４１と窪み部５４２ができる。外部電気接続端子用ア
ルミニウム電極５５４とボンディングワイヤー５０５とを接続するため、半導体
基板５０１とボンディングワイヤー５０５との間に圧力をかけると、外部電気接
続端子用アルミニウム電極５５４の突起部５４１が窪み部５４２方向に潰れるた
め、ボンディングワイヤー５０５から受ける余分な応力を逃すことができる。そ
の結果、その結果、パッシベーション膜５０３及び、ポリシリコン抵抗５０２に
かかる応力は減少し、パッシベーション膜５０３のクラックによる信頼性の低下
や、ポリシリコン抵抗５０２の変形による特性変動が防げる。
【０１８６】
図４５は、本発明による別の実施例を示す断面図である。半導体基板５０１上
に電子回路例えば拡散抵抗５０７が配置されている上に、ポリシリコンによる段
差形成パターン５２１が設けられている。この上にパッシベーション膜５０３を
形成するとパッシベーション膜５０３上には突起５３１が形成される。その上に
外部電気接続端子用アルミニウム電極５５４を設けるため、外部電気接続端子用
アルミニウム電極５５４上には、突起部５４１と窪み部５４２ができる。外部電
気接続端子用アルミニウム電極５５４とボンディングワイヤー５０５とを接続す
るため、半導体基板５０１とボンディングワイヤー５０５との間に圧力をかける
と、外部電気接続端子用アルミニウム電極５５４の突起部５４１が窪み部５４２
方向に潰れるため、ボンディングワイヤー５０５から受ける余分な応力を逃すこ
とができる。その結果、パッシベーション膜５０３にかかる応力は減少し、パッ
シベーション膜５０３のクラックによる信頼性の低下が防げる。
【０１８７】
また、以上の実施例を組み合わせても同様の効果が得られる。例えば、図４０
と図４１あるいは、図４０と図４２を組み合わせ、周辺部を閉じた形状の外部電
気接続用アルミニウム電極としても同様の効果が得られる。
【０１８８】
図４６（ａ）は、本発明による１実施例の半導体集積回路装置のバンプ電極部
の断面図である。半導体基板５０１上に電子回路例えばポリシリコン抵抗５０２
が配置されている上に、パッシベーション膜５０３及び例えば、ＴｉＷ及びＡｕ
などのバリアメタル層５０６を介して、バンプ電極５９４が置かれている。ここ
で、バンプ電極５９４下部には中空部５９１が設けられている。
【０１８９】
図４６（ｂ）に本発明による半導体集積回路装置を外部回路に実装した場合の
断面図を示す。図４６（ｂ）において、バンプ電極５９４と外部回路基板５０５
とを接続するため、半導体基板５０１と外部回路基板５０５との間に圧力をかけ
ると、バンプ電極５９４は中空部５９１の部分で潰れ、外部回路基板５０５から
受ける余分な応力を横方向に逃すことができる。その結果、パッシベーション膜
５０３及び、ポリシリコン抵抗５０２にかかる応力は減少し、パッシベーション
膜５０３のクラックや、ポリシリコン抵抗５０２の変形による特性変動が防げる
。なお、中空部５９１は、中空にするほかに、ポリイミド樹脂や、ホトレジスト
などバンプ電極材料より柔らかい材料を埋め込んでも同様の効果がある。
【０１９０】
図４７に、本発明による別の実施例の平面図を示す。半導体基板５０１上に電
子回路部品例えばポリシリコン抵抗５０２が配置されている上に、パッシベーシ
ョン膜及び例えば、ＴｉＷ及びＡｕなどのバリアメタル層５０６を介して、バン
プ電極５９４が置かれている。バンプ電極５９４内部には中空部５９１が設けら
れている。図４７による実施例を外部回路基板に実装した場合、図４６（ｂ）に
示した例の断面図と同様に、バンプ電極５９４は中空部で潰れ、外部回路基板５
０５から受ける余分な応力は横方向に逃すことができる。その結果、パッシベー
ション膜５０３及び、ポリシリコン抵抗５０２にかかる応力は減少し、パッシベ
ーション膜５０３のクラックや、ポリシリコン抵抗５０２の変形による特性変動
が防げる。また、バンプ電極５９４とバリアメタルの接触面積を大きくとれるの
で、バンプ電極５９４とバリアメタル５０６との密着強度を維持できる。なお、
中空部５９１は、中空にするほかに、ポリイミド樹脂や、ホトレジストなどバン
プ電極材料より柔らかい材料を埋め込んでも同様の効果がある。
【０１９１】
図４８は、本発明による１実施例の半導体集積回路装置の外部電気接続端子用
アルミニウム電極部の断面図である。半導体基板５０１上に電子回路例えばポリ
シリコン抵抗５０２が配置されている上に、パッシベーション用窒化膜５０３が
配置され、さらにポリイミド膜層５０６が設けられ、その上に外部電気接続端子
用アルミニウム電極５５４が設けられている。
【０１９２】
本発明による集積回路装置によれば、ボンディングワイヤー５０５より受けた
応力はポリイミド層５０６に吸収される。そのため応力はパッシベーション用窒
化膜５０３やポリシリコン抵抗５０２には伝わらず、パッシベーション用窒化膜
５０３にクラックが入ったり、ポリシリコン抵抗５０２が変形して特性が変化す
ることがない。
【０１９３】
図４９（ａ）は、本発明による１実施例の半導体集積回路装置の外部電気接続
端子用メタル電極部の平面図である。半導体基板８０１上に電子回路例えばポリ
シリコン抵抗８０２が配置されている上に、層間膜８０３を介して、外部電気接
続端子用メタル電極８０４が設けられ、外部電気接続端子用メタル電極８０４上
の一部に開口部７を有するパッシベーション膜８０５が設けられている。ここで
、層間膜８０３を保護膜とし、外部電気接続端子用メタル電極８０４上の一部に
開口部を有するパッシベーション膜８０５を形成しない場合もある。
【０１９４】
図４９（ｂ）に本発明による半導体集積回路装置をワイヤボンディングによ
り実装した場合の断面図を示す。図４９（ｂ）において、外部電気接続端子用メ
タル電極８０４は、１．５μｍ以上４μｍ以下の膜厚で設けられている。外部電
気接続端子用メタル電極８０４とボンディングワイヤー８０５とを接続するため
、半導体基板８０１とボンディングワイヤー８０６との間に圧力をかけると、外
部電気接続端子用メタル電極８０４が厚く形成されているためため、ボンディン
グワイヤー８０６から受ける余分な応力を吸収することができる。その結果、層
間膜８０３及び、ポリシリコン抵抗８０２にかかる応力は減少し、層間膜８０３
のクラックや、ポリシリコン抵抗８０２の変形による特性変動が防げる。ここで
、外部電気接続端子用メタル電極８０４の膜厚は、厚いほど応力は緩和されるが
、２μｍ以上３μｍ以下程度が製造工程の難易度と応力緩和度とから最適値であ
る。
【０１９５】
図５０（ａ）は、本発明による１実施例の半導体集積回路装置の外部電気接続
端子用メタル電極８０４上にハンダまたは金バンプを設けた外部電気接続端子部
の平面図である。半導体基板８０１上に電子回路例えばポリシリコン抵抗８０２
が配置されている上に、層間膜８０３を介して、外部電気接続端子用メタル電極
８０４が設けられ、外部電気接続端子用メタル電極８０４上の一部に開口部８０
７を有するパッシベーション膜８０５を介して、ハンダまたは金バンプ電極８０
８が設けられている。ここで、層間膜８０３を保護膜とし、外部電気接続端子用
メタル電極８０４上の一部に開口部を有するパッシベーション膜８０５を形成し
ない場合もある。
【０１９６】
図５０（ｂ）に本発明による半導体集積回路装置をハンダまたは金バンプによ
り実装した場合の断面図を示す。図５０（ｂ）において、外部電気接続端子用メ
タル電極８０４は、１．５μｍ以上４μｍ以下の膜厚で設けられている。外部電
気接続端子用ハンダまたは金バンプ電極８０８と外部電極基板８０９とを接続す
る際、半導体基板８０１と外部電極基板８０９との間に圧力が架かっても、外部
電気接続端子用メタル電極８０４が厚く形成されているため、外部電極基板８０
９から受ける応力を吸収することができる。その結果、層間膜８０３及び、ポリ
シリコン抵抗８０２にかかる応力は減少し、層間膜８０３のクラックや、ポリシ
リコン抵抗８０２の変形による特性変動が防げる。ここで、外部電気接続端子用
メタル電極８０４の膜厚は、厚いほど応力は緩和されるが、２μｍ以上３μｍ以
下程度が製造工程の難易度と応力緩和度とから最適値である。
【０１９７】
また以上の実施例で用いた外部電気接続端子用メタル電極８０４は、半導体電
子回路の配線層として用いることが可能であり、また別のメタル層を半導体電子
回路に配線層として用いることも可能である。
【０１９８】
ここまでに用いた外部電気接続端子用メタル電極８０４は、アルミニウム、シ
リコン、銅、タングステン等の物質あるいは化合物を用いることが可能であるが
、アルミニウム、シリコンの化合物あるいは、アルミニウム、シリコン、銅の化
合物を用いることが望ましい。
【０１９９】
以下、本発明の半導体集積回路装置の一実施例を図面に基づいて説明する。な
お、ここでの回路素子とは、パッド電極、保護回路また内部回路のことを言うも
のとする。
【０２００】
図５１は本発明による半導体集積回路装置の一実施例の平面図である。半導体
集積回路装置の半導体基板６０１の外周部分に４つのパッド電極６０３、６０３
、６０３、６０３が形成されている。パッド電極６０３は、図示しない外部回路
からの信号を入力したり、外部回路に信号を出力する端子であり、図示しない外
部配線がそれぞれのパッド電極６０３に接続される。それぞれの４つのパッド電
極６０３、６０３、６０３、６０３は、保護回路ブロック６４０に接続されてい
る。保護回路ブロック６４０は、４つのパッド電極６０３、６０３、６０３、６
０３それぞれの保護回路を有している。つまり、４つのパッド電極６０３、６０
３、６０３、６０３の保護回路は一か所に固まって配置され、保護回路ブロック
６４０を形成しているものである。
【０２０１】
４つのパッド電極６０３、６０３、６０３、６０３より出入りする外部信号は
、保護回路ブロック６４０を経て内部回路６０２に到達する。保護回路ブロック
６４０の中にはパッド電極６０３、６０３、６０３、６０３の４つの信号に対す
る保護回路が４つはいっているが、保護回路どうし一つ一つの距離を離す必要は
なく、近接して配置されているので、従来技術である図４で表した保護回路の６
０４の４つ分の面積よりはるかに小さくできる。また、図５１に於いて、両端の
パッド電極６０３、６０３と保護回路ブロック６４０の関係のようにパッド電極
６０３、６０３と保護回路ブロック６４０の距離を自由に設定することによって
、内部回路６０２の都合によって保護回路ブロック６４０の配置を自由にでき、
半導体基板６０１の表面積を有効に使うことができる。その結果、半導体集積回
路装置のチップサイズを小さくすることができる。
【０２０２】
本発明は、パッド電極６０３を、内部回路６０２の上に（平面的に）重ねて配
置した場合に特に有効である。図５２に本発明による別の実施例の平面図を示す
。４つのパッド電極６０３、６０３、６０３、６０３は、内部回路６０２の上に
平面的に重ねて配置されている。パッド電極６０３、６０３、６０３、６０３よ
り出入りする外部信号は、半導体素子表面を這う電極配線６０５、６０５、６０
５、６０５を通り保護回路ブロック６４０を経て内部回路６０２に到達する。保
護回路ブロック６４０の中にはパッド電極６０３、６０３、６０３、６０３の４
つの信号に対する保護回路６０４が４個はいっている。しかし、保護回路６０４
どうし一つ一つの距離を離す必要はなく、近接して配置できるので、図５１で表
した保護回路６０４の４つ分の面積よりはるかに小さくできる。ここで、保護回
路ブロック６４０は、半導体基板６０１上で、パッド電極６０３、６０３、６０
３、６０３とは反対側に配置されている例を示している。パッド電極６０３、６
０３、６０３、６０３を、内部回路６０２上に縦に重ねて配置する場合、パッド
電極用配線形成工程が元々存在するので、工程を増やすことなく電極配線６０５
、６０５、６０５、６０５を絶縁膜を介して半導体集積回路装置表面上に自由に
這わすことができる。また、保護回路ブロック６４０をどこにでも配置すること
ができる。その結果、半導体基板６０１の表面積を有効に使うことができ、半導
体集積回路装置のチップサイズを小さくすることができる。
【０２０３】
本発明は、パッド電極数が多くなるとさらに有効となる。図５３に本発明によ
る別の実施例の平面図を示す。８つのパッド電極６０３、６０３・・は、電子回
路６０２の上に平面的に縦に重ねて配置されている。パッド電極６０３、６０３
・・より出入りする外部信号は、絶縁膜を介して半導体素子表面を這う電極配線
６０５、６０５・・を通り保護回路ブロック６４０を経て内部回路６０２に到達
する。保護回路ブロック６４０の中にはパッド電極６０３、６０３・・の８つの
信号に対する保護回路が８個入っている。保護回路どうし一つ一つの距離を離す
必要はなく、近接して配置できるので、図５２で表した保護回路６０４が４個入
った保護回路ブロック６４０の２つ分の面積よりさらに小さくできる。ここで、
保護回路ブロック６４０は、半導体基板６０１の中心部に配置した例を示してい
る。しかし、パッド電極６０３、６０３・・を、内部回路６０２上に平面的に重
ねて配置する場合、パッド電極用配線形成工程が元々存在するので、工程を増や
すことなくパッド電極６０３、６０３・・と保護回路ブロック６４０を結ぶ電極
配線６０５、６０５・・を半導体集積回路装置表面上で自由に這わすことができ
るので、保護回路ブロック６４０はどこにでも配置することができる。その結果
、半導体基板６０１の表面積を有効に使うことができ、半導体集積回路装置のチ
ップサイズを小さくすることができる。
【０２０４】
保護回路６０４は全てを一つにまとめなくともいくつかをまとめて複数の保護
回路ブロック６４０としても有効である。図５４に本発明による別の実施例の平
面図を示す。８つのパッド電極６０３、６０３・・は、電子回路６０２の上に平
面的に重ねて配置されている。パッド電極６０３、６０３・・より出入りする外
部信号は、半導体素子表面を這う電極配線６０５、６０５・・を通り保護回路ブ
ロック６４０、６４０を経て内部回路６０２に到達する。一方の保護回路ブロッ
ク６４０の中にはパッド電極６０３、６０３・・の４つの信号に対する保護回路
６０４が４つ入っており、他方の保護回路６４０ブロックの中には残りのパッド
電極６０３、６０３・・の４つの信号に対する保護回路６０４が４つ入っている
。保護回路６０４どうし一つ一つの距離を離す必要はなく、近接して配置できる
ので、図５１で表した保護回路６０４の８つ分の面積よりはるかに小さくできる
。ここで、パッド電極６０３、６０３・・を、内部回路６０２上に平面的に重ね
て配置する場合、パッド電極用配線形成工程が元々存在するので、工程を増やす
ことなくパッド電極６０３、６０３・・と保護回路ブロック６４０を結ぶ電極配
線６０５、６０５・・を絶縁膜を介して半導体集積回路表面上に自由に這わすこ
とができる。そして、保護回路ブロック６４０、６４０をどこにでも配置するこ
とができる。その結果、半導体基板６０１の表面積を有効に使うことができ、半
導体集積回路装置のチップサイズを小さくすることができる。
【０２０５】
以上の例では、複数の保護回路６０４をブロックにして保護回路６０４、６０
４・・自体の総面積を小さくする例を示したが、各パッド電極６０３、６０３・
・とそれに対応する保護回路６０４、６０４・・を離して配置することだけでも
、保護回路６０４のレイアウトが自由にできるので、チップサイズを小さくする
ことができる。つまり、複数のパッド電極の内少なくとも１つのパッド電極と該
パッド電極に対応する保護回路との間に他の回路素子が介在されて配置するもの
である。ここで言う、回路素子とは、他のパッド電極６０３、他の保護回路６０
４および内部回路６０２を言う。
【０２０６】
図６０は、本発明による半導体集積回路装置の平面図である。半導体基板７上
に抵抗、トランジスタ、コンデンサ、配線などを含む集積回路７２と、集積回路
と外部回路との信号や電源のやり取りをするバンプ電極７３が配置され、集積回
路７２上にダミーバンプ７６が配置されている。集積回路７２は、所謂パッシベ
ーションと言われる絶縁膜により保護されており、ダミーバンプ７６は絶縁膜の
上に形成する。つまり、ダミーバンプ７６により集積回路７２は回路的に影響さ
れるものではない。なお、絶縁膜の上にダミーバンプ７６を形成するに際して、
それらの密着強度を上げるためにバリアメタル層を介してダミーバンプ７６は形
成される。図６０によれば、半導体基板７１に必要な面積は、バンプ電極７３及
び集積回路７２の面積だけであり、ダミーバンプ用の領域は全く不要となる。そ
のため、半導体基板サイズを小さくすることができる。
【０２０７】
図６１は本発明による別の実施例である。半導体基板７１上に抵抗、トランジ
スタ、コンデンサ、配線などを含む集積回路７２と、集積回路と外部回路との信
号や電源のやり取りをするバンプ電極７３が配置され、集積回路７２上にバンプ
電極７３よりも大きなダミーバンプ７６が配置されている。本半導体集積回路装
置を、外部の回路に実装する際、半導体基板７１と外部の回路基板の間に圧力を
かけて接続するが、その際、ダミーバンプ７６直下の集積回路７２は、ダミーバ
ンプ７６と半導体基板７１に押し潰される形となり、実装時の圧力、時間などの
条件により、集積回路７２にダメージを与え、特性に悪影響が出る場合がある。
そこで、図６１の実施例では、ダミーバンプ７６の大きさを大きくすることによ
り、実装時にダミーバンプ７６より集積回路７２にかかる力を分散させ、集積回
路７２がダメージを受けなくしたものである。図６１によれば、半導体基板７１
に必要な面積は、バンプ電極７３及び集積回路７２の面積だけであり、ダミーバ
ンプ用の領域は全く不要となる。そのため、チップサイズを小さくすることがで
きる。
【０２０８】
一般的なサーマルプリンターヘッドドライバー用ＩＣでは、実際に必要とされ
るバンプ電極が電気信号の外部取りだし用バンプ電極であるため、バンプの位置
が半導体チップの一部に偏ってしまう。電子回路動作上必要なバンプ電極しか設
けないと、半導体集積回路装置を外部の回路基板に実装するにあたって、半導体
集積回路装置が外部回路基板に斜めに装着されるなどして、不用意に基板が接触
して回路不良が発生したり、実装時に半導体回路基板に圧力が均一にかからず、
バンプ電極と回路基板の接触不良が発生したりする。そのため、ダミーバンプ領
域を設け、ダミーバンプを設置している。
【０２０９】
図５５は、本発明による半導体集積回路装置の平面図である。半導体基板７１
上に抵抗、トランジスタ、コンデンサ、配線などを含む集積回路７２と、集積回
路と外部回路との信号や電源のやり取りをするバンプ電極７３が配置され、集積
回路７２上にダミーバンプ７６が配置されている。集積回路７２は、所謂パッシ
ベーションと言われる絶縁膜により保護されており、ダミーバンプ７６は絶縁膜
の上に形成する。つまり、ダミーバンプ７６により集積回路７２は回路的に影響
されるものではない。なお、絶縁膜の上にダミーバンプ７６を形成するに際して
、それらの密着強度を上げるためにバリアメタル層を介してダミーバンプ７６は
形成される。図５５によれば、半導体基板７１に必要な面積は、バンプ電極７３
及び集積回路７２の面積だけであり、ダミーバンプ用の領域は全く不要となる。
そのため、半導体基板サイズを小さくすることができる。
【０２１０】
図５６は本発明による別の実施例である。半導体基板７１上に抵抗、トランジ
スタ、コンデンサ、配線などを含む集積回路７２と、集積回路と外部回路との信
号や電源のやり取りをするバンプ電極７３が配置され、集積回路７２上にバンプ
電極７３よりも大きなダミーバンプ７６が配置されている。本半導体集積回路装
置を、外部の回路に実装する際、半導体基板７１と外部の回路基板の間に圧力を
かけて接続するが、その際、ダミーバンプ７６直下の集積回路７２は、ダミーバ
ンプ７６と半導体基板７１に押し潰される形となり、実装時の圧力、時間などの
条件により、集積回路７２にダメージを与え、特性に悪影響が出る場合がある。
そこで、図５６の実施例では、ダミーバンプ７６の大きさを大きくすることによ
り、実装時にダミーバンプ７６より集積回路７２にかかる力を分散させ、集積回
路７２がダメージを受けなくしたものである。図５６によれば、半導体基板７１
に必要な面積は、バンプ電極７３及び集積回路７２の面積だけであり、ダミーバ
ンプ用の領域は全く不要となる。そのため、チップサイズを小さくすることがで
きる。
【０２１１】
図５７は本発明による更に別の実施例である。半導体基板７１上に抵抗、トラ
ンジスタ、コンデンサ、配線などを含む集積回路７２と、集積回路と外部回路と
の信号や電源のやり取りをするバンプ電極７３が配置され、集積回路７２上にバ
ンプ電極７３よりも小さなダミーバンプ７６がマトリックス状に配置されている
。小さなダミーバンプをマトリックス状に配置することによって、本半導体集積
回路装置を、外部の回路に実装する際に集積回路７２が受ける力を分散させ、ダ
メージを受けなくしたものである。図５７によれば、半導体基板７１に必要な面
積は、バンプ電極７３及び集積回路７２の面積だけであり、ダミーバンプ用の領
域は全く不要となる。そのため、チップサイズを小さくすることができる。
【０２１２】
図５８は本発明による更に別の実施例である。半導体基板７１上に抵抗、トラ
ンジスタ、コンデンサ、配線などを含む集積回路７２と、集積回路と外部回路と
の信号や電源のやり取りをするバンプ電極７３が配置され、集積回路７２上に１
個又は複数の穴８６を持つダミーバンプ７６が配置されている。穴を持つバンプ
を用いることによって、本半導体集積回路装置を、外部の回路に実装する際に集
積回路７２が受ける力を分散させ、ダメージを受けなくしたものである。図５８
によれば、半導体基板７１に必要な面積は、バンプ電極７３及び集積回路７２の
面積だけであり、ダミーバンプ用の領域は全く不要となる。そのため、チップサ
イズを小さくすることができる。
【０２１３】
図５９は本発明による別の実施例である。半導体基板７１上に抵抗、トランジ
スタ、コンデンサ、配線などを含む集積回路７２と、その周辺部に集積回路と外
部回路との信号や電源のやり取りをするバンプ電極７３が配置され、集積回路７
２上で、半導体基板７１の中心部にダミーバンプ７６を配置している。本半導体
集積回路装置を、外部の回路に実装する際、半導体基板７１と外部の回路基板の
間に圧力をかけて接続するが、本例のように周辺部にバンプ電極を配置すると、
チップサイズが大きくなった場合、チップの中心部が受けた圧力でたわみ、集積
回路の特性が変わることがある。図５９では、チップ中心部にダミーバンプ７６
を設け、チップのたわみを防いでいる。図５９によれば、半導体基板７１に必要
な面積は、バンプ電極７３及び集積回路７２の面積だけであり、ダミーバンプ用
の領域は全く不要となる。そのため、チップサイズを増やすことなく、集積回路
の受けるダメージを防ぐことができる。
【０２１４】
以上の例は、全て、半導体基板周辺部に外部取り出し用バンプ電極を持った例
であるが、半導体基板中心部にバンプ電極があり、周辺部にダミーバンプを設け
る場合や、外部取り出し用バンプ電極とダミーバンプがランダムに配置される場
合も同様に、ダミーバンプを集積回路上には位置することにより、半導体基板の
面積を小さくすることができる。
【０２１５】
一般的な半導体集積回路の製造方法において、シリコン基板の表面に複数の半
導体集積回路をフォトリソクラフィー技術を用いて形成した後に、スクライブ工
程により、個々の半導体集積回路に切り離してチップに行うことは良く知られた
ことである。そのスクライブ工程におけるスクライブ領域近傍のシリコン基板に
おいて、シリコン基板の表面には拡散領域を含む電子回路が形成されている。電
子回路の表面には保護膜が設けられている。各々の半導体集積回路の間には、ス
クライブ領域（保護膜及び電子回路が形成されていない領域）が設けられており
、その中心部を機械的手段によりシリコン基板をダイシングして切断部をつくる
。
【０２１６】
図６５（ａ）は、本発明の半導体集積回路（以下ＩＣと略す）の製造方法を示
したＩＣスクライブ近傍の工程順断面図である。シリコン基板（ウェハ）の表面
に抵抗、トランジスタ、コンデンサ等を複数素子形成して電子回路を金属配線に
より結線して形成する。
【０２１７】
図６５（ａ）は、例えば、Ｐ型シリコン基板８１の表面にＮ型拡散層８３が設
けられている。Ｎ型拡散層８３は、電子回路の構成要素の一つである。スクライ
ブ領域８９のシリコン基板８１の表面は、スクライブ工程により切断しやすいよ
うに、保護膜８９が除去されている。スクライブ領域８９の両側に各々の電子回
路が設けられている。金属配線形成後、最終保護膜８５をスクライブ領域８９と
外部電気接続領域（通常パッド領域）とを除いて形成する。最終保護膜８５をパ
ターニング後に、スクライブ領域のシリコン基板８２の表面を第１のシリコン基
板除去工程により除去する。第１のシリコン基板除去工程は、拡散層８３より深
くシリコン基板を除去する。拡散層８３がトランジスタのソース−ドレイン領域
の場合には、少なくとも２μｍ程度深くシリコン基板８１を除去する。拡散層８
３がＣＭＯＳ回路のウェルの場合には少なくとも５μｍ程度の深くシリコン基板
８１を除去する。第１のシリコン基板除去工程は、次工程の第二のシリコン基板
除去工程（従来のスクライブ工程に対応）に比べシリコン基板の除去速度が遅く
、スクライブ面近傍の結晶欠陥の誘発が少ない。第一のシリコン基板除去工程の
シリコン基板速度は遅いために、深い場合でも５０μｍの深さである。従って、
第一のシリコン基板除去工程においては、２〜５０μｍの深さでシリコン基板を
除去する。一般的には、５〜５０μｍの深さを用い、好ましくは、１０〜５０μ
ｍの深さで除去する。また、第一のシリコン基板除去工程は、シリコン基板８１
へ結晶欠陥を誘発しにくいように、ウェトエッチングのような化学的手段、ある
いは、ドライエッチングのような物理的手段と化学的手段との両方の手段を用い
ることが好ましい。第一のシリコン基板除去工程に機械的手段を用いる場合には
、第１（ａ）のように、スクライブ領域８９の中心部に向かって除去巾が小さく
なるようなダイシングを行うことが好ましい。図６５（ａ）に示したような、Ｖ
字型のスクライブ面８２Ａにすることにより、拡散層８３とスクライブ面との間
の距離が大きくできるために、スクライブ面に発生する結晶欠陥は拡散層８３へ
影響しにくくなる。
【０２１８】
第一のシリコン基板除去工程の後に、図６５（ｂ）のように、第二のシリコン
基板除去工程により、ほぼシリコン基板８１の深さ方向に垂直に切断する。スク
ライブ面８２Ｂは、第二のシリコン基板除去工程により、シリコン基板８１の全
部、あるいは、ほぼ全部切断する。第二のシリコン基板除去  工程は、従来のス
クライブ工程と同様な方法で、即ち、機械的手段でシリコン基板８１を除去する
。シリコン基板８１の除去する巾は、第一のシリコン基板除去工程によって形成
されたスクライブ面８２Ｂの巾より小さい。第二のシリコン基板除去工程の場合
、スクライブ面８２Ｂの内側のシリコン基板８１には多くの大きな結晶欠陥が生
じる。しかし、スクライブ面８２Ｂが拡散層８３に対して離れて存在するために
、電子回路の特性を悪くする作用を防ぐことができる。即ち、本発明のＩＣの製
造方法によれば、スクライブ領域８９を拡散層３に対して近く配置することによ
り、チップ面積を小さくすることができる。
【０２１９】
図６２（ａ）は、本発明の半導体集積回路のコーナー部の平面図であり、図６
２（ｂ）は、図６２（ａ）のＡ−Ａ’線に沿った断面図である。半導体集積回路
は、シリコン基板の表面の各チップごとに、抵抗、トランジスタおよびコンデン
サなどをフォト工程により同じ構造に形成される。その後、各チップの間のスク
ライブラインと呼ばれる領域をダイシング工程により切断して、各チップに分離
する。
【０２２０】
図６２（ａ）は、スクライブ後のチップのコーナー部の平面図である。スクラ
イブ面８２の内側に集積回路を構成するためのシリコン基板と逆導電型の拡散領
域８３が設けられている。スクライブ面８２と拡散領域８３との間には、基板１
をエッチング除去したシリコン基板の段差面８４が形成されている。
【０２２１】
図６２（ｂ）に示すように、スクライブ面８２と拡散領域８３との間にほぼ垂
直な段差面８４が設けられている。拡散領域８３を含む基板８１の表面は、保護
膜８５で覆われている。図６２のようにスクライブ面より少し内側にシリコン段
差８４を設けることにより、拡散領域８３とスクライブ面８２との間の間隔を狭
くすることができる。ダイシング工程は、シリコン基板８１を機械的手段により
切断する。従って、スクライブ面からシリコン基板の内側に向かって結晶欠陥を
誘発する。しかし、本発明の半導体集積回路においては、スクライブ面８２が拡
散領域８３の深さより深い位置になっているために、スクライブ面２から誘発す
る結晶欠陥が拡散領域８３へ至らない。シリコン段差８４は、シリコン基板８１
を化学反応を含むエッチング工程により形成される。従って、スクライブ面に比
べ結晶欠陥はほとんど形成されないレベルである。特に、ウェットエッチにより
形成すれば、物理反応をともなわないために、ほとんど結晶欠陥が発生しない。
また、反応性イオンエッチングなどの物理反応を含むエッチングを用いて異方性
エッチングした場合には、異方性エッチング後に少しウェットエッチを追加する
ことにより、エッチングによる結晶欠陥を取り除くことができる。エッチング段
差の深さは、少なくとも拡散領域８３より深く形成する必要がある。半導体集積
回路をＣＭＯＳ回路で構成している場合には、基板表面に２μｍ以上深いウェル
と呼ばれる拡散領域が設けられている。従って、ＣＭＯＳ回路の場合には、ウェ
ルの深さより深く２μｍ以上にする。スクライブ面から、より離すためには、５
μｍ以上、好ましくは、１０μｍ以上の深さにする。深い段差を形成することに
より、スクライブ面と拡散領域８３との距離を５〜１５μｍ程度に狭くすること
ができる。
【０２２２】
図６３は、本発明の半導体集積回路の別の実施例である。チップ状に形成した
後の、チップ端部の断面図である。スクライブ面８２は、従来と同様に基板８１
の表面から形成されている。しかし、拡散領域８３とスクライブ面８２との間に
、拡散領域８３より深い溝８６を形成することにより、スクライブ面８２と拡散
領域８３との距離を小さくできる。スクライブ面から誘発する結晶欠陥は、溝８
６の存在により、溝８６より内側に入らないために、拡散領域８３をスクライブ
面８２に近づけることが可能になる。
【０２２３】
図６２と図６３の実施例から明らかなように、スクライブ面８２と拡散領域８３との間にシリコン段差を設けることにより、チップ周辺の面積を減少すること
ができる。本発明は、図６４に示したような半導体集積回路において特に効果が
ある。図６４は、チップ状になった半導体集積回路の平面図である。スクライブ
面８２の内側にシリコン段差８４が設けられ、さらに、その内側に、電子回路を
構成する回路領域８８が設けられている。回路領域８８は、拡散領域８３を含ん
で構成されている。回路領域８８の上に外部電気接続端子である。パッド領域８
７が複数配置されている。図６４のような半導体集積回路においては、パッド領
域８７が回路領域８８の上に配置されているために、回路領域８８とスクライブ
面８２との距離を小さくすることにより、チップ面積を効果的に小さくすること
ができる。
【０２２４】
また、一般的に、半導体集積回路の場合、チップの周辺長を短くして、チップ
の内部領域を有効活用できるように設計する。従って、チップの形状は、正方形
がもっとも好ましい。しかし、密着イメージセンサ、あるいは、サーマルヘッド
駆動用半導体集積回路の場合、その用途により、チップの巾と長さとの比が１桁
以上大きいＩＣである。例えば、巾０．５ｍｍ長さ７ｍｍのような非常に細長い
ＩＣである。いわゆる極細ＩＣの場合、チップ面積に対してチップの辺が非常に
長い。同じ面積を正方形で構成した場合に比べると２倍以上チップ周囲長が長く
なる。従って、本発明の構成にすることにより、チップ周囲の面積を普通のＩＣ
以上の効果で減少できる。
【０２２５】
一般的な半導体集積回路のパッド部の断面構造において、基板がＰ型シリコン
基板の場合を例にして説明する。基板の表面に異なるＮ+不純物領域が分離領域
で隔てられて設けられている。分離領域は、異なるＮ+不純物領域とＮ+不純物領
域とを電気的に分離するために設けた領域である。
【０２２６】
分離領域には、基板の表面に厚い絶縁膜が設けられている。分離領域の上に外
部接続端子であるパッド部が設けられた領域の断面構造において、パッド部の分
離領域の上には、パッド部を構成する導電膜（パッド電極）が設けられている。
【０２２７】
導電膜には電源電圧が印加されることがある。そこで、分離領域の閾値電圧を
電源電圧より大きく（一般には２倍程度）することにより、Ｎ+不純物領域間を
電気的に分離している。パッド部の導電膜は一般的に配線膜と兼ねたアルミニウ
ム主体の膜が用いられている。
【０２２８】
図６６は、本発明の半導体装置のパッド部の断面図である。集積回路のチップ
サイズを小さくするために、パッドがトランジスタの上に積層して設けられてい
る。トランジスタは、低消費電力に適したＭＯＳ型トランジスタである。パッド
部は、複数のＭＯＳトランジスタの上に設けられている。図６６は、パッド電極
の下に設けられたＭＯＳトランジスタ間、または、ＭＯＳトランジスタのソース
領域とドレイン領域との間の分離領域の部分の断面図である。パッド部以外の分
離領域の構造は従来一般的に用いられる構造である。基板６１がＰ型シリコン半
導体の場合、分離領域６４はＮ+不純物領域６２とＮ+不純物領域６３との電気的
分離のために設けられている。分離領域６４の基板６１の表面にはＭＯＳトラン
ジスタのゲート絶縁膜に比べ充分厚いフィールド絶縁膜６５が設けられている。
フィールド絶縁膜６５の上には導電膜６８が設けられている。導電膜６８の上に
は、中間絶縁膜６６を介してパッド電極６７が設けられている。パッド電極６７
は、一般的に集積回路の配線として用いられているアルミニウム膜で兼ねて形成
されている。導電膜６８は、ＭＯＳトランジスタのゲート電極と兼ねることによ
り、製造工程を複雑にしないで形成することができる。集積回路の配線が、ダブ
ルメタル構造（ゲート電極を除いた配線数）の場合には、一層目のメタル配線で
導電型６８を形成することにより、製造工程を複雑にせずに形成できる。
【０２２９】
導電膜６８の電位は、基板６１の電位、ＭＯＳトランジスタのソース領域の電
位、ＭＯＳトランジスタのドレイン領域の電位、ＭＯＳトランジスタのゲート電
極の電位、または、電源電圧のいづれかに設定されている。導電膜６８をゲート
電極と同じ膜で兼ねて形成する場合には、ＭＯＳトランジスタのゲート電極を、
分離領域６４の上に設ける構造になる。この場合には、導電膜６８の電位は、そ
のＭＯＳトランジスタのゲート電極の電位になる。パッド部以外の配線は、最終
保護膜６９でおおわれている。即ち、パッド部は、外部接続端子とするために、
保護膜６９に窓あけされた構造となる。
【０２３０】
図６６のような分離構造にすることにより、パッド電極６７に大きな静電気が
印加された場合にも、分離領域６４を介したリーク電流の発生を防ぐことがわか
った。導電膜６８により、分離領域６４の基板６１の表面部分は、電気的にシー
ルドされる。従って、基板６１の表面のフィールド絶縁膜６５に強電界が印加さ
れない。図６６のような分離構造の場合、分離巾（領域６２と領域６３との間の
距離）が従来の構造より大きくなってしまう。そこで、本発明の半導体装置にお
いては、パッド電極の下の分離領域を図６６のような構造の分離とした。図６７
は、本発明の半導体装置の平面図である。パッド電極６７はチップ５０の中心部
も含め複数設けられている。パッド電極６７はトランジスタのゲート電極の上に
設けられている。パッド電極の面積がチップ面積に対して小さくない（例えば２
０％以上の割合になっている）集積回路の場合、図６７のように、パッド電極を
トランジスタの上に積層して設けることにより、チップ面積を小さくすることで
効果的にできる。本発明の半導体装置においては、パッド電極６７の下の分離領
域の構造に図６６のような構造を用いた。パッド電極６７以外の部分のトランジ
スタ間の分離は、分離巾を小さくできる。
【０２３１】
図６６に示したような分離構造は、シールド電極６８により基板６１の反転を
防止してリーク電流の流れることを防いでいる。従って、図６６のようなシール
ド電極による分離をシールド分離と言う。図６７のような分離は、フィールド絶
縁膜６５を選択酸化方法により部分的に厚くして、その領域の閾値電圧を高くす
ることによりリーク電流が流れることを防いでいる。閾値電圧を高くするために
、フィールド酸化膜６５の下の基板６１の表面にＰ型不純物をドーピングしてい
ることが一般的である。
【０２３２】
シールド分離の場合、図６６の実施例の場合は選択酸化によるフィールド絶縁
膜６５が形成されているが、厚いフィールド絶縁膜６８の形成は必要条件となら
ない。
【０２３３】
以上説明したように、パッド電極を複数のトランジスタの上に積層して形成す
る半導体集積回路において、パッド電極の下のトランジスタ間の分離構造をシー
ルド分離にすることにより、パッド電極に静電気が印加された場合に発生する分
離間のリーク電流を防止することができる。パッド電極が形成されていない領域
のトランジスタ間の分離は、シールド分離にする必要がなく、分離巾を最小にで
きる異なる構造の分離を用いることにより、チップ面積をより小さくすることが
できる。
【０２３４】
図６８は、パッド電極の下に用いるシールド分離とは異なる構造の分離の実施
例である。Ｎ型不純物６２とＮ型不純物６３との間の分離領域６４は、厚いフィ
ールド絶縁膜６５の中間にフィールド絶縁膜６５の窓を設け、その窓領域に高濃
度のＰ型（１０19ａｔｏｍｓ／ｃｍ３以上）不純物領域を設けた。
【０２３５】
図６８は高濃度の不純物領域６９が分離すべきＮ型不純物領域６２とＮ型不純物領域６３との中間に、それぞれの領域から離れ設けられている。図６８のよう
な分離は、拡散領域６９により分離しているので、拡散分離と言う。チップ内の
パッド領域の下のトランジスタ間の分離を拡散分離にすることにより、リーク電
流の発生を防止することができる。拡散分離の場合にも、分離巾が長くなる欠点
がある。従ってパッド電極以外の分離は、別の構造の分離にすることが好ましい
。拡散分離の場合も、シールド分離と同様に、選択酸化による厚いフィールド絶
縁膜６５は必要でない。
【０２３６】
図６９は、パッド電極６７の上にバンプ電極７０を設けた場合の本発明の半導
体装置の実施例の断面図である。一般的に、パッド電極に外部接続手段としてワ
イヤボンディングが用いられる場合が多い。トランジスタの上にパッド電極を設
け、そのパッド電極の上にワイヤボンディングをする場合、ワイヤボンディング
による応力でトランジスタが劣化することがある。図６９のように、ワイヤボン
ディングの代わりとして半田バンプ等のバンプ電極を用いたフェイスダウン方式
による外部接続手段を用いることにより、パッド電極７の下のトランジスタの劣
化を防ぐことが容易にできる。
【０２３７】
一般の電子回路に用いられる半導体集積回路において、トランジスタを含んだ
能動素子領域とチップとの間に外部接続端子である複数のパッド部７０３が配置
されている。即ち、チップの表面には、能動素子領域とパッド部とが別々の領域
に２次元的に配置されている。また、パッド部にはボンディングによりワイヤが
接続されている。そのワイヤは各々のパッケージのリードに接続している。さら
に、各々のリードがプリント基板の金属配線に半田づけされている。
【０２３８】
図７０は本発明の電子回路に用いる半導体集積回路の断面図である。
【０２３９】
基板としてシリコン半導体７１１を用いた場合について説明する。Ｐ型シリコ
ン基板７１１の表面に絶縁ゲート型電界効果トランジスタが形成されている。絶
縁ゲート型電界効果トランジスタは、Ｐ型シリコン基板７１１に互いに離れて設
けられたＮ型ソース領域７１２とドレイン領域７１３と、そのソース領域７１２
とドレイン領域７１３との間のシリコン基板の表面にゲート絶縁膜７１５を介し
て設けられたゲート電極７１６とから構成されている。ゲート電極７１６と配線
金属７１８との間には層間絶縁膜７１７が形成されている。基板７１１の表面に
設けられた各々のトランジスタの間には、厚い絶縁膜７１４が形成されている。
厚い絶縁膜７１４の上に金属配線７１８が配置された場合においても、その厚い
絶縁膜により、その下の基板表面のＰ型をＮ型に反転するのを防ぐことができる
。即ち、厚い絶縁膜７１４は各々のトランジスタの電極的分離をするために設け
られている。金属配線の上には保護膜７１９が設けられている。保護膜７１９は
、金属配線が一層、二層、三層等にかかわらず、最上の金属配線の上に設けられ
る。
【０２４０】
図７０の実施例は、一層の金属配線の集積回路の場合である。トランジスタの
上に外部端子接続用のパッドは、金属配線と同じ膜で形成されている。パッドの
金属膜の上の保護膜７１９は、図７０のように窓あけされ、その窓あけされた領
域をおおうように半田バンプ７２１が形成されている。パッドの金属膜７１８と
半田バンプの間にはバリア金属７２０が設けられている。例えば、金属配線７１
８がアルミニウムの場合には、バリア金属７２０として密着性の良いクロム膜が
スパッタ法により形成されている。本発明の半導体集積回路は、図７０のように
パッド部がゲート電極７１８の上に構成されており、更に、パッド部に半田バン
プが設けられている構造になっている。
【０２４１】
図７０に示すような構造の半導体集積回路の場合の平面図を図７１に示す。パ
ッド部７０３が能動素子領域７０２の上に重なるようにして設けられているため
にチップ７０１の面積を小さくすることができる。さらに、パッドの配置も半田
バンプを用いた平面実装をプリント基板と直接することができるために、平面的
に縦横各々３個以上配置できる。チップの中心にもパッドを配置することができ
る。
【０２４２】
図７２は、プリント基板７４１にチップを実装した電子回路の平面図である。
プリント基板７４１の表面に対してフォイスダウン方式でチップの表面が接着さ
れている。従って、プリント基板７０１の表面からは、チップの裏面が見える構
造になっている。
【０２４３】
図７３は、図７２のＡ−Ａ′線に沿った断面図である。プリント基板７４１の
配線４２とバンプ７２１が電気的・機械的に接続している。
【０２４４】
図７２、図７３に示した電子回路の製造方法について説明する。まず、一般的
な集積回路製造方法によりウェハ表面に集積回路を形成する。各々の集積回路は
スクライブラインによって平面的に分離されている。集積回路の複数のパッド電
極７０３は、能動素子領域７０２の上に積層して形成される。パッド電極７０３
の上の保護膜７１９に窓あけされ、そのパッド電極７０３に直接電気的機械的に
接続するようにバリアメタル７２０が形成される。バリアメタル７２０は、各々
のパッド領域をおおうようにパターニングされる。次に、バリアメタル７２０の
上に半田７２１を選択的にメッキ成長することにより半導体集積回路をウェハ状
態で製造する。
【０２４５】
次に、ウェハ内の各々の半導体集積回路の電気特性をテスターにより評価して
良品と不良品とを区別する。次に、テスターしたウェハをスクライブラインに沿
ってスクライブすることによりチップ状態にする。次に、各々のチップ７０１を
各々のプリント基板７４１の所定の位置にロボットによりフェイスダウン方式に
より接着させる。フェイスダウン方式で接着するために、各々のバンプ７２１の
表面にフラックス（半田ヤニ）を塗布した後に、プリント基板７４１の決められ
た配線７４２に位置合わせして接着する。プリント基板とチップとの位置合わせ
は、以下のようにして可能になる。プリント基板及びチップの画像を決められた
場所に位置した電子カメラで観察する。チップとプリント基板の重なる部分のプ
リント基板は一部窓あけ７４４がされている。窓あけ７４４の存在により、電子
カメラでプリント基板の裏面から観察することもできる。その画像情報をコンピ
ュータが計算し、その計算結果によりロボットがチップをプリント基板に対して
所定の位置に配置することができる。
【０２４６】
次に、プリント基板７４１と半導体集積回路７０１との電気的接合がおこなわ
れる。
【０２４７】
図７４は、その工程の模写図である。チップ７０１の上からチップ方行に対し
て熱風を当てる。熱風は円柱状で内側が空洞の容器７６２を通ってチップ７０１
に送られる。容器７６２の内側には、ヒーター７６１が設けられており、そのヒ
ーターで消費する電力でチップ７０１の温度を制御する。室温の空気は矢印Ｃか
ら入り、ヒーターを通ることにより熱風となり、矢印Ｄのように方向性を持って
チップに送られる。方向性をもった熱風によりプリント基板のチップ部のみ局所
的に加熱できる。熱風により、チップの半田バンプ７２１とプリント基板の配線
金属とが合金化して電気的・機械的に強く接続する。方向性を持った熱風の風圧
を制御することにより、半導体集積回路が機械的応力により劣化することを防止
している。合金化工程においては、チップの自重のみでも合金化可能である。
【０２４８】
次に、チップ７０１の表面からチップ７０１をカバーするように有機樹脂７４
３をモールドする。有機樹脂は外部からの集積回路への光の進入を防ぐ目的で設
けられている。即ち、遮光膜としての機能を有している。また、窓あけ７４４に
樹脂モールドを注入することにより、チップとプリント基板との機能度を図７２
、図７３の電子装置として、電子時計用のプリント基板を形成した結果目的どう
りの結果が得られた。特に、本発明の電気装置においては、チップ７０１の消費
電力が非常に小さい場合に実用化できる。即ち、本発明の場合、チップの熱放出
能力が従来の実装構造より悪い。しかし、電子時計のように、半導体集積回路の
消費電流が１０μＡ以下の場合には、図７２のような簡単な構造で本発明の目的
を実現できる。
【０２４９】
消費電流を１０μＡ以下にするためには、半導体集積回路としてＣＭＯＳＩＣ
（相補型絶縁ゲート電界効果型集積回路、Ｃｏｍｐｌｉｍｅｎｔａｒｙ  Ｍｅｔ
ａｌ Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉ
ｒａｃｉｔ）を用いている。ＣＭＯＳＩＣの場合、バイポーラＩＣより機械的応
力に対して特性が変化しやすい欠点がある。しかし、今回の半田バンプを用いた
チップ圧力制御した実装により、その欠点を回避することができた。さらに、本
発明においては、フォイスダウン方式により、チップをプリント基板に実装する
方法のために、同時に複数のチップを実装することができる。同時に実装できる
ために実装の生産効率は大幅に改善された。
【図面の簡単な説明】
【０２５０】
【図１】本発明の半導体装置の出力部の断面図である。
【図２】従来の半導体装置の出力部の断面図である。
【図３】従来の半導体装置の平面図である。
【図４】従来の半導体集積回路装置の例を示す平面図である。
【図５】本発明の半導体装置の平面図である。
【図６】本発明の半導体装置の別の実施例の出力部の断面図である。
【図７】本発明の半導体装置の電気特性図である。
【図８】本発明の半導体装置の断面図である。
【図９】本発明の半導体装置の電気的等価回路図である。
【図１０】本発明の半導体装置を用いたサーマルヘッドＩＣの電気回路図である。
【図１１】本発明の半導体集積回路の平面図である。
【図１２】本発明の半導体集積回路の平面図である。
【図１３】（ａ）は、本発明の半導体集積回路の出力パッド部分の平面図である。
【０２５１】
（ｂ）は、図１３（ａ）のＡ−Ａ’線に沿った断面図である。
【図１４】（ａ）は、本発明の半導体集積回路の出力パッド部分の別の実施例の平面図である。
【０２５２】
（ｂ）は、図１４（ａ）のＢ−Ｂ’線、または、Ｃ−Ｃ’線に沿った断面図で
ある。
【図１５】本発明の半導体集積回路の平面図である。
【図１６】（ａ）は、本発明の半導体集積回路の出力パッド部分の平面図である。
【０２５３】
（ｂ）は、図１６（ａ）のＤ−Ｄ’線に沿った断面図である。
【図１７】本発明の半導体装置の平面図である。
【図１８】本発明の半導体装置の出力パッド近傍の断面図である。
【図１９】本発明の半導体装置の別の実施例の平面図である。
【図２０】本発明の半導体装置の別の実施例の断面図である。
【図２１】本発明の半導体装置の別の実施例の断面図である。
【図２２】本発明の半導体装置の別の実施例の断面図である。
【図２３】（ａ）は本発明による半導体集積回路装置の１実施例の平面図である。
【０２５４】
（ｂ）は本発明による半導体集積回路装置の実装時の状態を示す断面図である。
【図２４】（ａ）は本発明による半導体集積回路装置の１実施例の平面図である。
【０２５５】
（ｂ）は本発明による半導体集積回路装置の実装時の状態を示す断面図である。
【図２５】本発明による半導体集積回路装置の１実施例の特性図である。
【図２６】本発明の半導体装置の断面図である。
【図２７】本発明の半導体装置の各々別の実施例の平面図である。
【図２８】本発明の半導体装置の各々別の実施例の平面図である。
【図２９】本発明の半導体装置の各々別の実施例の平面図である。
【図３０】本発明による半導体装置の実施例を示す構造断面図である。
【図３１】本発明による半導体装置の実施例を示す図である。
【図３２】（ａ）は本発明による半導体集積回路装置の１実施例の平面図である。
【０２５６】
（ｂ）は本発明による半導体集積回路装置の実装時の状態を示す断面図である。
【図３３】本発明の別の実施例の半導体集積回路の平面図である。
【図３４】本発明の別の実施例の半導体集積回路の平面図である。
【図３５】本発明の別の実施例の半導体集積回路の平面図である。
【図３６】（ａ）は本発明による半導体集積回路装置の１実施例の平面図である。
【０２５７】
（ｂ）は本発明による半導体集積回路装置の実装時の状態を示す断面図である。
【図３７】本発明の別の実施例の半導体集積回路の平面図である。
【図３８】本発明の別の実施例の半導体集積回路の平面図である。
【図３９】本発明の別の実施例の半導体集積回路の平面図である。
【図４０】（ａ）は、本発明による半導体集積回路装置の１実施例の平面図でありる。
【０２５８】
（ｂ）は、本発明による半導体集積回路装置の実装時の状態を示す断面図である。
【図４１】本発明の別の実施例の半導体集積回路の平面図である。
【図４２】本発明の別の実施例の半導体集積回路の平面図である。
【図４３】本発明の別の実施例の半導体集積回路の断面図である。
【図４４】本発明の別の実施例の半導体集積回路の断面図である。
【図４５】本発明の別の実施例の半導体集積回路の断面図である。
【図４６】（ａ）は本発明による半導体集積回路装置の１実施例の断面図である。
【０２５９】
（ｂ）は本発明による半導体集積回路装置の実装時の状態を示す断面図である。
【図４７】本発明の別の実施例の半導体集積回路の断面図である。
【図４８】本発明による半導体集積回路装置の１実施例の断面図である。
【図４９】（ａ）は本発明による半導体集積回路装置の１実施例の平面図である。
【０２６０】
（ｂ）は本発明による半導体集積回路装置の実装時の状態を示す断面図である。
【図５０】（ａ）は本発明による半導体集積回路装置の１実施例の平面図である。
【０２６１】
（ｂ）は本発明による半導体集積回路装置の実装時の状態を示す断面図である。
【図５１】本発明による半導体集積回路装置の１実施例の平面図である。
【図５２】本発明の別の実施例の半導体集積回路の平面図である。
【図５３】本発明の更に別の実施例の半導体集積回路の平面図である。
【図５４】本発明のまた更に別の実施例の半導体集積回路の平面図である。
【図５５】本発明による半導体集積回路装置の１実施例の平面図である。
【図５６】本発明の別の実施例の半導体集積回路の平面図である。
【図５７】本発明の別の実施例の半導体集積回路の平面図である。
【図５８】本発明の別の実施例の半導体集積回路の平面図である。
【図５９】本発明の別の実施例の半導体集積回路の平面図である。
【図６０】本発明による半導体集積回路装置の１実施例の平面図である。
【図６１】本発明の別の実施例の半導体集積回路の平面図である。
【図６２】図（ａ）は、本発明の半導体集積回路のチップコーナー部の平面図であり、図（ｂ）は、図（ａ）のＡ−Ａ’線に沿った断面図である。
【図６３】本発明の別の実施例の半導体集積回路のチップコーナー部の断面図である。
【図６４】本発明の別の実施例の半導体集積回路のチップコーナー部の平面図である。
【図６５】本発明の半導体集積回路の製造方法を示した半導体集積回路のスクライブ領域近傍の工程順新面図である。
【図６６】本発明の半導体装置のパッド部の分離領域の断面図である。
【図６７】本発明の半導体装置の平面図である。
【図６８】本発明の半導体装置のパッド部の分離領域の断面図である。
【図６９】本発明の他の半導体装置のパッド部の分離領域の断面図である。
【図７０】本発明の電子回路に用いる半導体装置の断面図である。
【図７１】本発明の電子回路に用いられている半導体装置の平面図である。
【図７２】本発明の電子回路の平面図である。
【図７３】図７２のＡ−Ａ′線に沿った断面図である。
【図７４】本発明の電子回路の製造方法を示した模式図である。
【符号の説明】
【０２６２】
１    Ｐ型半導体領域
２    Ｎ型ソース領域
３Ｂ  第１のドレイン領域
３Ａ  第２のドレイン領域
４    ゲート絶縁膜
５    ゲート電極
６    フィールド絶縁膜
７    中間絶縁膜
８    アルミ配線
９    最終保護膜
１０１    Ｐ型シリコン基板
１０２    Ｎ+高濃度ソース領域
１０５    Ｎ+型高濃度ドレイン領域
１０６    ゲート絶縁膜
１０７    フィールド絶縁膜
１０８    ゲート電極
１０９    最終保護膜
１２１    Ｐ型フィールドープ領域
１２２    Ｎ-型低濃度ドレイン領域
５０    チップ
２０２    パッド領域
２０３    バンプ電極
２１１    Ｐ型シリコン基板
２１２    Ｎ型ソース領域
２１３    Ｎ型ドレイン領域
２１４    フィールド絶縁膜
２１５    ゲート絶縁膜
２１６    ゲート電極
２１７    中間絶縁膜
２１８    アルミ配線
２１９    最終保護膜
２２０    バリアメタル
２２１    バンプ電極
３０１    半導体基板
３０２    ポリシリコン抵抗
３０３    層間膜
３０４    外部電気接続端子用メタル電極
３０５    パッシベーション膜
３０６    ボンディングワイヤー
３０７    パッシベーション膜開口部
３０８    ハンダまたは金バンプ電極
３０９    外部電極基板
３１０    バリアメタル
２０１    Ｐ型シリコン基板
２０２    パッド領域
２０３    バンプ電極
２１１    Ｐ型シリコン基板
２１２    Ｅ、１２ＦＮ型拡散領域
２１４    フィールド絶縁膜
２１７    中間絶縁膜
２１８    アルミ配線
２１９    保護膜
２２０    バリアメタル
２２１    バンプ
４０１    半導体素子（ＭＯＳ型トランジスタ）
４０２    パッド金属
４０３    バリアメタル
４０４    金バンプ
４０５    遮光膜
４０６    保護膜
４０７    絶縁膜
４０８    アナログ回路
５０１    半導体基板
５０２    ポリシリコン抵抗
５０３    パッシベーション膜
５０４    バンプ電極
５０５    外部回路基板
５０６    バリアメタル層
５３１    クラック
５４１    バンプ電極隙間部
５０１    半導体基板
５０２    ポリシリコン抵抗
５０３    パッシベーション膜
５５４    外部電気接続端子用アルミニウム電極
５０５    ボンディングワイヤー
５３１    クラック
５４１    外部電気接続端子用アルミニウム電極隙間部
５０１    半導体基板
５０２    ポリシリコン抵抗
５０３    パッシベーション膜
５５４    外部電気接続端子用アルミニウム電極
５０５    ボンディングワイヤー
５３１    クラック
５４１    外部電気接続端子用アルミニウム電極凸部
５４２    外部電気接続端子用アルミニウム電極凹部
５０１    半導体基板
５０２    ポリシリコン抵抗
５０３    パッシベーション膜
５９４    バンプ電極
５０５    外部回路基板
５０６    バリアメタル層
５３１    クラック
５９１    バンプ電極中空部
５０１    半導体基板
５０２    ポリシリコン抵抗
５０２    パッシベーション膜
５５４    外部電気接続端子用アルミニウム電極
５０５    ボンディングワイヤー
５０６    ポリイミド膜
５３１    クラック
５４１    外部電気接続端子用アルミニウム電極隙間部
８０１    半導体基板
８０２    ポリシリコン抵抗
８０３    層間膜
８０４    外部電気接続端子用メタル電極
８０５    パッシベーション膜
８０６    ボンディングワイヤー
８０７    パッシベーション膜開口部
８０８    ハンダまたは金バンプ電極
８０９    外部電極基板
８３１    クラック
６０１    半導体基板
６０２    内部回路
６０３    パッド電極
６０４    保護回路
６４０    保護回路ブロック
７１    半導体基板
７２    集積回路
７３    バンプ電極
７６    ダミーバンプ
８６    バンプ空間部
７１    半導体基板
７２    集積回路
７３    バンプ電極
７６    ダミーバンプ
８１    Ｐ型シリコン基板
８２    スクライブ面
８３    Ｎ型拡散領域
８５    保護膜
８９    スクライブ領域
８１    シリコン基板
８２    スクライブ面
８３    拡散領域
８４    シリコン段差面
８５    保護膜
８６    溝
６１    基板
６２、６３  Ｎ型不純物領域
６４    分離領域
７０１    チップ
７０２    能動素子領域
７０３    パッド部
７２１    バンプ電極
７４１    プリント基板
【図１】
2005252275.tif 000003
【図２】
2005252275.tif 000004
【図３】
2005252275.tif 000005
【図４】
2005252275.tif 000006
【図５】
2005252275.tif 000007
【図６】
2005252275.tif 000008
【図７】
2005252275.tif 000009
【図８】
2005252275.tif 000010
【図９】
2005252275.tif 000011
【図１０】
2005252275.tif 000012
【図１１】
2005252275.tif 000013
【図１２】
2005252275.tif 000014
【図１３】
2005252275.tif 000015
【図１４】
2005252275.tif 000016
【図１５】
2005252275.tif 000017
【図１６】
2005252275.tif 000018
【図１７】
2005252275.tif 000019
【図１８】
2005252275.tif 000020
【図１９】
2005252275.tif 000021
【図２０】
2005252275.tif 000022
【図２１】
2005252275.tif 000023
【図２２】
2005252275.tif 000024
【図２３】
2005252275.tif 000025
【図２４】
2005252275.tif 000026
【図２５】
2005252275.tif 000027
【図２６】
2005252275.tif 000028
【図２７】
2005252275.tif 000029
【図２８】
2005252275.tif 000030
【図２９】
2005252275.tif 000031
【図３０】
2005252275.tif 000032
【図３１】
2005252275.tif 000033
【図３２】
2005252275.tif 000034
【図３３】
2005252275.tif 000035
【図３４】
2005252275.tif 000036
【図３５】
2005252275.tif 000037
【図３６】
2005252275.tif 000038
【図３７】
2005252275.tif 000039
【図３８】
2005252275.tif 000040
【図３９】
2005252275.tif 000041
【図４０】
2005252275.tif 000042
【図４１】
2005252275.tif 000043
【図４２】
2005252275.tif 000044
【図４３】
2005252275.tif 000045
【図４４】
2005252275.tif 000046
【図４５】
2005252275.tif 000047
【図４６】
2005252275.tif 000048
【図４７】
2005252275.tif 000049
【図４８】
2005252275.tif 000050
【図４９】
2005252275.tif 000051
【図５０】
2005252275.tif 000052
【図５１】
2005252275.tif 000053
【図５２】
2005252275.tif 000054
【図５３】
2005252275.tif 000055
【図５４】
2005252275.tif 000056
【図５５】
2005252275.tif 000057
【図５６】
2005252275.tif 000058
【図５７】
2005252275.tif 000059
【図５８】
2005252275.tif 000060
【図５９】
2005252275.tif 000061
【図６０】
2005252275.tif 000062
【図６１】
2005252275.tif 000063
【図６２】
2005252275.tif 000064
【図６３】
2005252275.tif 000065
【図６４】
2005252275.tif 000066
【図６５】
2005252275.tif 000067
【図６６】
2005252275.tif 000068
【図６７】
2005252275.tif 000069
【図６８】
2005252275.tif 000070
【図６９】
2005252275.tif 000071
【図７０】
2005252275.tif 000072
【図７１】
2005252275.tif 000073
【図７２】
2005252275.tif 000074
【図７３】
2005252275.tif 000075
【図７４】
2005252275.tif 000076
【手続補正書】
【提出日】平成17年4月21日(2005.4.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の出力パッドと接地電極との間に各々オープンドレイン構造で電気接続された絶縁ゲート電界効果型駆動トランジスタと、前記絶縁ゲート電界効果型駆動トランジスタの各々のゲート電極の電位を制御する複数のロジック回路セルとから構成される半導体集積回路において、前記出力パッドと前記絶縁ゲート電界効果型駆動トランジスタと前記ロジック回路セルとが前記半導体装置の長さ方向に沿ってそれぞれ繰り返し周期的に配置されるとともに、前記出力パッドが前記絶縁ゲート電界効果型駆動トランジスタあるいは前記ロジック回路セルの上に重なって配置されていることを特徴とする半導体集積回路。
【請求項２】
前記出力パッドが前記絶縁ゲート電界効果型駆動トランジスタのドレイン電極の上のバリアメタルを介して設けられたバンプ電極である請求項１記載の半導体集積回路。
【請求項３】
前記絶縁ゲート電界効果型駆動トランジスタのソース電極がそれぞれ前記バリアメタルで電気接続している請求項１記載の半導体集積回路。
【請求項４】
前記ロジック回路セルの配線の一部として前記バリアメタルを用いた請求項２記載の半導体集積回路。
【請求項５】
半導体基板表面付近に設けられた絶縁ゲート電界効果型トランジスタ及び配線領域及び分離領域などにより構成される半導体電子回路と、前記半導体電子回路上に重なって設けられた外部電気接続端子用電極とから構成される半導体集積回路において、前記電子回路を構成するメタル配線層と前記外部電気接続端子用電極とを電気的に接続するための保護膜開口部サイズが９００πμｍ2以下の面積で設けられていることを特徴とする半導体集積回路。
【請求項６】
前記外部電気接続端子用電極は高さ１０μｍ以上のバンプ電極である請求項５記載の半導体集積回路。
【請求項７】
前記電子回路を構成するメタル配線層と前記外部電気接続端子用電極とを電気的に接続するための保護膜開口部が前記外部電気接続端子用電極の中心部分以外に設けられている請求項６記載の半導体集積回路。
【請求項８】
前記電子回路を構成するメタル配線層と前記外部電気接続端子用電極とを電気的に接続するための保護膜開口部が前記外部電気接続端子用電極の下に重ねて１箇所以上設けられている請求項７記載の半導体集積回路。
【請求項９】
前記外部電気接続端子用電極は前記メタル配線層上にバリアメタルを介して設けたことを特徴とする請求項８記載の半導体装置。