(57)【要約】【課題】  素子の微細が進んでも、カップリング比を容易に確保できる電気的に書き換え可能な半導体メモリセルを備えた半導体装置を実現することである。【解決手段】  半導体基板１０１と、半導体基板１０１上に設けられ、電気的に書き換え可能な半導体メモリセルとを具備してなる半導体装置であって、半導体メモリセルは、半導体基板１０１の表面上に設けられた島状半導体部と、前記島状半導体部の上面上に設けられた第１の絶縁膜１０２，１０３と、島状半導体部の側面上に設けられ、第１の絶縁膜１０２，１０３よりも膜厚が薄い第２の絶縁膜１０６Ｔと、第２の絶縁膜１０６Ｔを介した島状半導体部の側面上、および、第１の絶縁膜１０２，１０３の側面上に設けられた電荷蓄積層１０７と、電荷蓄積層１０７上に設けられた第３の絶縁膜１０８と、第３の絶縁膜１０８上に設けられた制御ゲート電極１０９とを具備している。【選択図】      図３
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【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に設けられ、電気的に書き換え可能な半導体メモリセルとを具備してなる半導体装置であって、
前記半導体メモリセルは、
前記半導体基板の表面上に設けられた島状半導体部と、
前記島状半導体部の上面上に設けられた第１の絶縁膜と、
前記島状半導体部の側面上に設けられ、前記第１の絶縁膜よりも膜厚が薄い第２の絶縁膜と、
前記第２の絶縁膜を介した前記島状半導体部の側面上、および、前記第１の絶縁膜の側面上に設けられた電荷蓄積層と、
前記電荷蓄積層上に設けられた第３の絶縁膜と、
前記第３の絶縁膜上に設けられた制御ゲート電極と
を具備してなることを特徴とする半導体装置。
【請求項２】
前記島状半導体部は、第１の側面および該前記第１の側面と対向する第２の側面を備え、
前記電荷蓄積層は、前記島状半導体部の前記第１の側面上に設けられた第１の側壁部および前記島状半導体部の前記第２の側面上に設けられた第２の側壁部を備えていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体メモリセルのチャネル領域は、前記半導体メモリセルの動作時に完全に空乏化されることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記島状半導体部の下部周囲に設けられた素子分離絶縁膜をさらに備え、前記第２の絶縁膜は素子分離絶縁膜上の前記島状半導体部の側面上に設けられていることを特徴とする請求項１ないし３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板の表面に溝を形成し、前記半導体基板の表面に前記溝で囲まれた島状半導体部を形成する工程と、
前記島状半導体部の上面上に、第１の絶縁膜を形成する工程と、
前記島状半導体部の側面上に、第２の絶縁膜を形成する工程と、
前記島状半導体部、前記第１の絶縁膜および前記第２の絶縁膜を含む領域上に、第１の導電膜を形成する工程と、
前記第１の導電膜の全面をエッチングして、前記第１の絶縁膜の側面および前記第２の絶縁膜の側面の上に、前記第１の導電膜からなる電荷蓄積層を選択的に形成する工程と、
前記電荷蓄積層上に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜上に制御ゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書き換え可能な半導体メモリセルを備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置の一つとして、不揮発性半導体メモリがある。近年、不揮発性半導体メモリは、データ格納用のデバイスとしての需要が高くなってきている。浮遊ゲート（ＦＧ）電極を用いた代表的な電気的に書き換え可能な不揮発性メモリとして、ＮＯＲ型フラッシュメモリやＮＡＮＤ型フラッシュメモリが知られている。
【０００３】
これらのフラッシュメモリの記憶容量を増大させるために、素子の微細化が進行している。しかし、素子の微細化により、素子構造のアスペクトが大きくなったり、隣接するＦＧ間干渉に影響が生じたり、あるいはプロセス上のばらつきがＦＧ電極への電子の注入され方に影響を与えたりと、いろいろな問題が出てきている。
【０００４】
ＮＡＮＤ型フラッシュメモリは微細化に有利であるため、その大容量化が進んでいる。しかし、大容量化により、トランジスタのショートチャネル効果（ＳＣＥ）や、隣接するＦＧ電極間の結合容量による相互作用（Ｙｕｐｉｎ効果）、微細化によるセル電流の低下や、制御ゲート（ＣＧ）電極−ＦＧ電極間の容量（Ｃ２）とＦＧ電極−基板間の結合容量（Ｃ１）とのカップリング比（Ｃ２／（Ｃ１＋Ｃ２））の確保の困難さなどの問題が、顕著になってきている。そのため、メモリセル構造の工夫が試みられようとしている。
【０００５】
従来のＮＡＮＤ型フラッシュメモリのメモリセル構造の一つとして、ＦＧ電極の側面を露出させることにより、ＦＧ電極とＣＧ電極との間の結合容量Ｃ２を増加させる構造が知られている。
【０００６】
しかし、素子の微細化が進むと、ＦＧ電極の幅が狭くなるので、ＦＧ電極の上面の面積が小さくなる。その結果、十分なカップリング比の確保が困難になる。
【０００７】
ＦＧ電極の側面を露出させるためのプロセスにはばらつきがある。そのため、アクティブエリア（ＡＡ）幅にはばらつきが生じる。ＡＡ幅のばらつきは、ＦＧ電極とシリコン基板との間の結合容量Ｃ１、および、ＦＧ電極とＣＧ電極との間の結合容量Ｃ２を変動させる原因となる。結合容量Ｃ１，Ｃ２が変動すると、製品の歩留まりは低下する。
【０００８】
また、上記従来のメモリセル構造において、セル電流を増加させるためには、ＦＧ電極の高さを高くし、ＦＧ電極の側面の面積を大きくする必要がある。しかし、ＦＧ電極の高さを高くすると、ＦＧ加工プロセス時のアスペクト比が高くなる。そのため、高さが高いＦＧ電極を実現することは、プロセス上困難である。したがって、上記方法で、セル電流を増加させることは困難である。
【０００９】
結合容量Ｃ１，Ｃ２のばらつきの低減、セル電流の増大に対処するために、シリコン基板の表面に形成した溝の側面上にもトンネル絶縁膜を介してＦＧ電極等が形成された素子構造が提案されている（特許文献１）。しかし、上記素子構造では、カップリング比の増大には限界がある。また、チャネル部のコーナーが存在するため、書き込み（ＦＧ電極へ電子を注入すること）特性がコーナーの形状によってばらつきが大きく変動する。また、シリコン基板の表面の溝の側壁のＣＧ電極とＦＧ電極を加工する際に、シリコン基板の表面がエッチングされるという問題があった。
【００１０】
以上述べたように、従来のフラッシュメモリは、素子の微細化に伴い、カップリング比の確保が困難になるという問題がある。
【特許文献１】特開平５−２９１５８６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、素子の微細化が進んでも、カップリング比を容易に確保できる電気的に書き換え可能な半導体メモリセルを備えた半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。
【００１３】
すなわち、上記目的を達成するために、本発明に係る半導体装置は、半導体基板と、前記半導体基板上に設けられ、電気的に書き換え可能な半導体メモリセルとを具備してなる半導体装置であって、前記半導体メモリセルは、前記半導体基板の表面上に設けられた島状半導体部と、前記島状半導体部の上面上に設けられた第１の絶縁膜と、前記島状半導体部の側面上に設けられ、前記第１の絶縁膜よりも膜厚が薄い第２の絶縁膜と、前記第２の絶縁膜を介した前記島状半導体部の側面上、および、前記第１の絶縁膜の側面上に設けられた電荷蓄積層と、前記電荷蓄積層上に設けられた第３の絶縁膜と、前記第３の絶縁膜上に設けられた制御ゲート電極とを具備してなることを特徴とする。
【００１４】
本発明に係る半導体装置の製造方法は、半導体基板の表面に溝を形成し、前記半導体基板の表面に前記溝で囲まれた島状半導体部を形成する工程と、前記島状半導体部の上面上に、第１の絶縁膜を形成する工程と、前記島状半導体部の側面上に、第２の絶縁膜を形成する工程と、前記島状半導体部、前記第１の絶縁膜および前記第２の絶縁膜を含む領域上に、第１の導電膜を形成する工程と、前記第１の導電膜の全面をエッチングして、前記第１の絶縁膜の側面および前記第２の絶縁膜の側面の上に、前記第１の導電膜からなる電荷蓄積層を選択的に形成する工程と、前記電荷蓄積層上に第３の絶縁膜を形成する工程と、前記第３の絶縁膜上に制御ゲート電極を形成する工程とを有することを特徴とする。
【００１５】
本発明の上記ならびにその他の目的と新規な特徴は、本明細書の記載および添付図面によって明らかになるであろう。
【発明の効果】
【００１６】
本発明によれば、素子の微細が進んでも、カップリング比を容易に確保できる電気的に書き換え可能な半導体メモリセルを備えた半導体装置およびその製造方法を実現できるようになる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照しながら本発明の実施形態を説明する。
【００１８】
（第１の実施形態）
図１（ａ）および（ｂ）は、本発明の第１の実施形態に係るＮＡＮＤフラッシュメモリを示す図である。図１（ａ）はＮＡＮＤ型フラッシュメモリのメモリセルの平面図、図１（ｂ）は上記メモリセルの等価回路図である。
【００１９】
図１（ａ）および（ｂ）において、Ｍ１−Ｍ８は不揮発性メモリセル部、Ｓ１およびＳ２は選択トランジスタ部、ＣＧ１−ＣＧ８は浮遊ゲート、ＳＧ１およびＳＧ２は選択ゲート、ＢＬ１およびＢＬ２はビット線、Ｖssは電源電圧（グランド）を示している。
【００２０】
図２は図１（ａ）のＢ−Ｂ’断面図、図３（ａ）は図１（ａ）のＡ−Ａ’断面図の一部、図３（ｂ）は図２の一部を拡大した断面図である。ただし、ワード線とビット線までの配線層とを示してあり、コンタクトと、メタル配線部以上の配線層と、パッシベーション層とは図面では省略されている。
【００２１】
図中、１０１はＰ型のシリコン基板、１０２はシリコン酸化膜、１０３は基板表面を保護するとともに基板表面のコーナー形成を防止するためのシリコン窒化膜、１０４は素子分離溝（ＳＴＩ）を埋め込むための絶縁膜（素子分離絶縁膜）、１０６Ｓは選択トランジスタのゲート絶縁膜、１０６Ｔはトンネル絶縁膜、１０７はシリコン基板上に形成された凸状のフィン部の側面にトンネル絶縁膜を介して形成された浮遊ゲート（ＦＧ）電極、１０８はＦＧ―ＣＧ間に形成されたインターポリ絶縁膜（ｈｉｇｈ−ｋ膜）、１０９は制御ゲート（ＣＧ）電極（ワード線）、１１１は制御回路部のゲート絶縁膜、１１８はゲート電極の側壁絶縁膜、１１９はシリコン酸化膜、１１５および１２０はソース／ドレイン拡散層、１２１は層間絶縁膜、１２２はビット線コンタクトへの埋め込み層（プラグ）、１２３はビット線、１２４は層間絶縁膜を示している。
【００２２】
上記凸状のフィン部は、シリコン基板１０１の表面上に設けられた幅が狭い島状シリコン部と、該島状シリコン部の上面上に設けられた島状絶縁膜（シリコン酸化膜１０２、シリコン窒化膜１０３）とを備えている。上記島状シリコン部は、素子分離溝の形成時に、シリコン基板１０１の表面がエッチングされて形成されたものである。
【００２３】
本実施形態では、選択トランジスタ（Ｓ１、Ｓ２）として、ＦｉｎＦＥＴが用いられている。図３（ａ）に示すように、記憶素子（メモリセル）部のＦＧ電極１０７はフィン部の両側面（第１および第２の側面）にのみ形成されている。第１の側面は第２の側面と対向する位置にある。
【００２４】
メモリセル部においては、ＣＧ電極１０９はフィン部の間を含む領域にインターポリ絶縁膜１０８を介してＦＧ電極１０７上に形成されている。選択トランジスタ部においては、ＣＧ電極１０９はインターポリ絶縁膜１０８を介さずに形成されている。
【００２５】
フィン部の上面は平坦である。フィン部の上面上には、トンネル絶縁膜に比べてて十分に膜厚が厚いシリコン窒化膜１０３がシリコン酸化膜１０２を介して形成されている。このため、ゲート電極の形成のエッチングプロセスによってフィン部の上面が過剰にエッチングされることはない。
【００２６】
また、後述するように、メモリセル面積を増加させることなく、ＦＧ−ＣＧ間の容量（Ｃ２）を増加させることができる。
【００２７】
また、トンネル絶縁膜１０６Ｔはフィン部の側面上にのみ形成されている。フィン部の上部コーナーを覆うようにはＦＧ電極１０７は形成されない。これにより、チャネル部にコーナーが存在しなくなるので、書き込み特性のばらつきがコーナーの形状によって大きく変動するということはなくなる。
【００２８】
また、フィン部の側面はセル電流の流れるチャネル領域となるが、チャネル領域を拡大してもセル面積は増加しない。すなわち、セル面積を増加させることなくセル電流を増加できる。
【００２９】
また、幅が非常に薄い島状のフィン部を用いたダブルゲート・トランジスタ構造となっているので、フラッシュメモリセルのチャネル領域は、フラッシュメモリセルの動作時には完全に空乏化される。これにより、トランジスタのチャネル長が短くなってもＳＣＥは抑制される。
【００３０】
また、インターポリ絶縁膜１０８としてｈｉｇｈ−ｋ膜が用いられているので、ＦＧ−ＣＧ間の容量Ｃ２は増加される。
【００３１】
次に、本実施形態のＮＡＮＤフラッシュメモリの製造方法について、図４−図２３を参照して説明する。各図（ａ）は図１の一部の平面図、各図（ｂ）は各図（ａ）のＡ−Ａ’断面図、各図（ｃ）は各図（ａ）のＢ−Ｂ’断面図、各図（ｄ）は同一チップに形成される制御回路部の一例の平面図、各図（ｅ）は各図（ｄ）のＣ−Ｃ’断面図、各図（ｆ）は各図（ｄ）のＤ−Ｄ’断面図である。
【００３２】
まず、図４（ａ）〜（ｆ）に示すように、Ｐ型のシリコン基板１０１が用意され、その後、リソグラフィプロセス、イオン注入プロセスおよびアニールプロセスを用いて、シリコン基板１０１の表面にＰウェルおよびＮウェル（図示せず）が所望の位置に選択的に形成される。
【００３３】
次いで、シリコン基板１０１の表面に例えば厚さ４ｎｍ程度のシリコン酸化膜１０２が形成される。その後、リソグラフィプロセスおよびイオン注入プロセスを用いて、トランジスタの素子分離領域のフィールド反転防止要の不純物層（図示せず）が形成される。その後、上記不純物層の活性化アニールが行われる。
【００３４】
次いで、ＬＰ−ＣＶＤプロセスにより全面上にシリコン窒化膜（Ｓｉ3 Ｎ4 膜）１０３が形成される。シリコン窒化膜１０３の膜厚は、例えば７０ｎｍ程度である。次に、リソグラフィプロセスとＲＩＥ（Reactive Ion Etching）プロセスを用いて、シリコン窒化膜１０３、シリコン酸化膜１０２、シリコン基板１０１が順次エッチングされて、凸状のＳｉ突起（フィン部）からなるパターン（フィンパターン）が形成される。
【００３５】
上記フィン部は他の方法でも形成することができる。例えば、いわゆる側壁残しプロセスを使ったパターン転写法を用いた方法があげられる。この方法を用いた場合、リソグラフィの限界以下のＦｉｎ幅を有するフィン部を実現できる。このフィン部の形成方法について、図１６−図２１を用いて以下に説明する。
【００３６】
まず、図１６（ａ）および（ｂ）に示すように、シリコン酸化膜１０２およびシリコン窒化膜１０３の上に、例えば１５０ｎｍ程度の酸化膜２０１が堆積され、次に、酸化膜２０１上に通常のリソグラフィプロセスを用いてレジスト膜２０２が形成され、次に、レジスト膜２０２をマスクにして酸化膜２０１がドライエッチングプロセス（例えばＲＩＥプロセス）によりエッチングされ、所望の形状（パターン）を有する酸化膜２０１が形成される。ここでは、例えば、レジスト膜２０２の幅は１１０ｎｍ程度である。このようなサイズのレジスト膜２０２は、通常のリソグラフィで容易に形成できる。
【００３７】
次いで、図１７（ａ）および（ｂ）に示すように、レジスト膜２０２が剥離され、その後、全面上に厚さが例えば１５ｎｍ程度の多結晶シリコン膜２０３が形成され、さらに、ＲＩＥプロセスにより全面がエッチングされることにより、酸化膜２０１の側面に多結晶シリコン膜２０３が形成される。多結晶シリコン膜２０３の膜厚（ここでは１５ｎｍ）は、この後の工程で形成されるフィン部の幅（ここでは１５ｎｍ）を決める膜厚である。
【００３８】
次いで、図１８（ａ）および（ｂ）に示すように、酸化膜２０１がＨＦ系の溶液を使ったウェットエッチングプロセスにより除去され、その後、通常のリソグラフィプロセスにより、多結晶シリコン膜２０３の保護するべき部分を含む領域上に、レジスト膜２０４が形成される。
【００３９】
次いで、図１９（ａ）および（ｂ）に示すように、レジスト膜２０４をマスクにしてドライエッチングプロセスにより多結晶シリコン膜２０３がエッチングされ、多結晶シリコン膜２０３の不要部分が除去される。このようにして複数の孤立した多結晶シリコン膜２０３からなる多結晶シリコン膜パターンが形成される。
【００４０】
次いで、図２０（ａ）および（ｂ）に示すように、通常のリソグラフィプロセスにより、保護するべき領域上の多結晶シリコン膜２０３を含む領域上にレジスト膜２０５が形成され、その後、多結晶シリコン膜２０３およびレジスト膜２０５をマスクにして、シリコン窒化膜１０３およびシリコン酸化膜１０２がＲＩＥプロセスにより選択的にエッチングされる。
【００４１】
次いで、図２１（ａ）および（ｂ）に示すように、多結晶シリコン膜２０３およびレジスト膜２０５が剥離され、その後、シリコン窒化膜１０３をマスクにしてシリコン基板１０１がＲＩＥプロセスにより選択的にエッチングされ、所望の形状を有するフィン部が形成される。
【００４２】
ここでは、レジスト膜２０４，２０５、多結晶シリコン膜２０３、シリコン酸化膜１０２、シリコン窒化膜１０３の選択的なエッチング特性を組み合わせて、パターンの転写を繰り返す方法について述べたが、この他にも同様な手法を用いてリソグラフィで決まる最小の寸法より細いＦｉｎ幅（ここでは１５ｎｍの例を示した）を実現しても構わない。
【００４３】
フィン部を規定する溝は、素子分離のためのＳＴＩ（Shallow Trench Isolation）溝（素子分離溝）を兼ねている。ＳＴＩ溝の深さは、例えば、シリコン基板１０１の表面から２００ｎｍ程度の深さである。ＳＴＩ溝の幅は、例えば、１１０ｎｍ（メモリセル部）程度である。もちろん、ＳＴＩ溝は素子分離のための溝であるので、種々の幅のＳＴＩ溝がシリコン基板の表面に形成されている。
【００４４】
ここでは、シリコン酸化膜１０２上のシリコン窒化膜（Ｓｉ3 Ｎ4 膜）１０３が、シリコン基板１０１のエッチングマスク部材として用いられた例が示されている。
【００４５】
また、ここでは、ＳＴＩ溝として、垂直な側壁を有する溝を例にあげたが、非垂直な側壁を有する溝を用いても構わない。例えば、深さ方向に幅が小さくなるような角度θ（例えば８５度程度）の側壁を有する溝を用いても構わない。さらに、ＳＴＩ溝の底部のコーナーに半径５ｎｍ程度のラウンド形状を持たせても良い（図示せず）。
【００４６】
このような形状を有するＳＴＩ溝にすると、埋め込み性が良くなる。すなわち、ＳＴＩ溝の内部は、絶縁膜（素子分離絶縁膜）により容易に埋め込まれる。さらに、ＳＴＩ溝の底コーナーのストレス集中が緩和される。さらにまた、後の工程で行われる、ＳＴＩ溝の側面を含む電極の加工が容易に行われる。
【００４７】
次いで、シリコン基板１０１の表面に形成されたＳＴＩ溝の側面が通常の熱酸化法を用いて酸化され、その結果、ＳＴＩ溝の側面上に膜厚２ｎｍ程度の熱酸化膜（図示せず）が形成される。
【００４８】
ここで、熱酸化法の代わりに、酸素ラジカルを用いた酸化法により、ＳＴＩ溝の側面を酸化すると、シリコン（Ｓｉ）の面方位の影響を受けることなく、シリコン酸化膜が形成される。したがって、ＳＴＩ溝の側面上には、均一で高品質のシリコン酸化膜が形成される。また、ＩＳＳＧ（In-Situ Steam Generation）法を用いて、ＳＴＩ溝の側面を酸化しても構わない。
【００４９】
次に、ＳＴＩ溝内に絶縁膜が平坦に埋め込まれる。ＳＴＩ溝の高アスペクト比が大きい場合には、上記絶縁膜として、ＨＤＰ−ＣＶＤ−ＳｉＯ2 膜を用いたり、あるいは、ポリシラザンを原料とする塗布膜を用いると良い。広いＳＴＩ幅に対応したＳＴＩ溝と狭いＳＴＩ幅に対応したＳＴＩ溝とを同時に均一に埋め込むことがポイントである。
【００５０】
ＳＴＩ溝のアスペクト比が高くなってくると、絶縁膜の埋め込みが困難になってくる。このような場合には、ＨＤＰ−ＣＶＤ−ＳｉＯ2 膜の単独では、ＳＴＩ溝内を良好に埋め込むことが出来なくなってきている。そこで、新しい埋め込み方法の例を以下に示す。
【００５１】
図２２（ａ）および（ｂ）は、ＳＴＩ溝の下部内がＨＤＰ−ＣＶＤ−ＳｉＯ2 膜１０４Ａで埋め込まれ、ＳＴＩ溝の上部内が塗布技術を用いて形成されたＳｉＯ2 膜１０４Ｂで埋め込まれるという、ハイブリッドＳＴＩ埋め込み技術の例を示している。
【００５２】
ＳＴＩ溝の上部内の埋め込みは、例えば過水素化シラザン重合体（ポリシラザン）からなる膜（以下、ＰＳＺ膜という。）が、例えば４００ｎｍ程度の膜厚でもって、ＳＴＩ溝を含む領域上に塗布法により形成されることにより行われる。
【００５３】
ＰＳＺ膜の形成後、１５０℃程度で溶媒が揮発されるベーク処理が３分程行われる。塗布技術による埋め込み特性は良好である。そのため、幅７０ｎｍ程度の細いＳＴＩ溝内はボイドが無いＰＳＺ膜で埋め込まれる。
【００５４】
次に、ＰＳＺ膜がＳｉＯ2 膜１０４Ｂに変換される。この工程は、次の化学式（１）で説明できる。
【００５５】
ＳｉＨ2 ＮＨ＋２Ｏ→ＳｉＯ2 ＋ＮＨ3                   ・・・（１）
すなわち、ＰＳＺ膜からＳｉＯ2 膜１０４Ｂへの変換は、ＰＳＺ膜と水蒸気（Ｈ2 Ｏ＋Ｏ2 ）の分解によって生成される酸素（Ｏ）とが反応して、ＳｉＯ2 とＮＨ3 （アンモニアガス）とが生成されることで生じる。
【００５６】
このとき、素子形成領域のシリコン基板１０１の表面は、シリコン窒化膜（Ｓｉ3 Ｎ4 膜）１０３で覆われているので、素子形成領域のシリコン基板１０１の表面は酸化されない。
【００５７】
上記化学反応を起こさせるには、例えば、２００℃から６００℃程度の水蒸気雰囲気での燃焼酸化（以下、ＢＯＸ酸化という。）を３０分程度行えば良い。例えば、４００℃で３０分間程度のＢＯＸ酸化を行えば、ＰＳＺ膜中においてＳｉ−Ｎ結合からＳｉ−Ｏ結合への変換が促進される。その結果、各種溝幅をもつＳＴＩ溝に埋め込まれたＰＳＺ膜は、ＳＴＩ溝の底まで完全にＳｉＯ2 膜に変換される。
【００５８】
上記ＢＯＸ酸化の工程において、４００℃程度の水蒸気を含む雰囲気で３０分程度の酸化工程を行い、その後、上記雰囲気を酸素雰囲気に切り替え、さらに８００℃程度の高温まで温度を上げて、上記酸素雰囲気で３０分程度の酸化工程を行うという、いわゆる２段階酸化法を用いても良い。
【００５９】
このような２段階酸化法を用いると、ＰＳＺ膜からＳｉＯ2 膜１０４Ｂへの変換の効率は高くなる。変換の効率が高くなると、ＰＳＺ膜中に残留しているカーボン（Ｃ）などの不純物が取り除かれる。
【００６０】
２段階酸化法は、ＰＳＺ膜をＳｉＯ2 膜へ変換するのに特に有効な方法である。ＰＳＺ膜からＳｉＯ2 膜への変換が始まる温度（例えば４００℃程度の温度）で、水蒸気雰囲気においてＰＳＺ膜を一定の時間保持することが重要である。
【００６１】
また、水蒸気雰囲気の作り方であるが、水素燃焼酸化による高濃度の水蒸気やＷＶＧ（Water Vapor Genetaror）を用いる方法がある。水分濃度は８０％以上のほうが望ましい。
【００６２】
その後、窒素等の不活性ガス雰囲気において、７００−１０００℃中の任意の温度、例えば、８５０℃程度の温度で３０分程度の熱処理が行われる。該熱処理（緻密化処理）により、ＳｉＯ2 膜１０４Ｂ（ＰＳＺ膜から変換されたＳｉＯ2 膜）中に残留しているＮＨ3 やＨ2 Ｏが放出され、ＳｉＯ2 膜１０４Ｂが緻密化される。その結果、ＳｉＯ2 膜１０４Ｂ中のリーク電流は低減される。
【００６３】
次いで、８００℃程度の酸素雰囲気中で加熱処理が行われ、ＳｉＯ2 膜１０４Ｂ中の炭素（カーボン：Ｃ）等の不純物濃度が低減される。その結果、リーク電流がさらに低減され、また、ＳｉＯ2 膜１０４Ｂ膜とシリコン基板１０１との界面における固定電荷が低減される。ＳｉＯ2 膜１０４Ｂの緻密化工程中で用いられる熱処理としては、通常の炉による熱処理以外に、ＲＴＡ（Rapid Thermal Anealing）やＲＴＯ（Rapid Thermal Oxidation）等の熱処理も用いることができる。ＲＴＡを用いた場合、通常の炉による熱処理を用いた場合に比べて、より高温かつ短時間の高温熱処理工程を行うことができる。
【００６４】
次に、図２２（ｂ）に示すように、ＣＭＰ（Chemical Mechanical Polishing）プロセスを用いて、ＳｉＯ2 膜１０４Ａおよび１０４Ｂが平坦化され、かつ、シリコン窒化膜１０３の表面が露出される。ＣＭＰプロセスによる平坦化の後に、８５０℃のＮ2 雰囲気で熱処理を行っても良い。
【００６５】
塗布膜単独でＳＴＩ溝を埋め込んでも構わない。また、この他に、埋め込む順番を変えても構わない。例えば、図２３（ａ）および（ｂ）に示すように、ＳＴＩ溝内にＰＳＺ膜などの塗布膜が形成され、その後、適切な熱処理が行われ、ＰＳＺ膜がＳｉＯ2 膜１０４Ｂに変換され、さらに、ＳＴＩ溝内が埋め込まれるように、ＳｉＯ2 膜１０４Ｂ上にＨＤＰ−ＣＶＤ−ＳｉＯ2 膜１０４Ａが形成される。その後、ＣＭＰプロセス法等により表面が平坦化される。
【００６６】
ＳＴＩ溝幅が１１０ｎｍから７０ｎｍ、５０ｎｍ、さらに４０ｎｍへと微細化するに従って、ＨＤＰ−ＳｉＯ２膜によるＳＴＩ溝の埋め込みが難しくなる。微細なＳＴＩ溝をどのように埋め込んでいくかは重要な製造プロセス上の問題である。
【００６７】
上記問題を解決するために、図４（ａ）−（ｆ）には、いわゆるｐｕｌｌ−ｂａｃｋプロセスが用いられたＳＴＩ溝の埋め込み方法が示されている。すなわち、図４（ｅ）に示すように、素子分離絶縁膜１０４の埋め込み工程の前に、所望の領域、例えば制御回路部の領域が露出され、その他の領域がレジスト膜（図示せず）等でマスクされた状態でエッチングが行われ、シリコン窒化膜１０３が１０ｎｍ程度後退（pullback）される。
【００６８】
上記エッチングには、例えば、１６０℃程度の熱リン酸溶液あるいは等方的なドライエッチングであるダウンフローエッチングが用いられる。上記レジスト膜には、耐熱性が高く、かつ、密着性が高いレジスト膜が用いられる。また、ダウンフローエッチングは、ＳＴＩ溝の側面が酸化膜で覆われた後に、行われる。もちろん、ｐｕｌｌ−ｇａｃｋプロセスを用いずに、ＳＴＩ溝の埋め込みを行っても構わない。
【００６９】
次いで、ＳＴＩ溝内が埋め込まれるように、全面上に素子分離絶縁膜１０４が形成され、その後、素子分離絶縁膜１０３の表面とほぼ同じ高さになるように、ＣＭＰプロセスにより、素子分離絶縁膜１０４の表面が研磨される。
【００７０】
次いで、メモリセル領域内のＦｉｎＦＥＴを形成したい領域以外の領域上に、レジスト膜１０５が形成され、レジスト膜１０５およびシリコン窒化膜１０３をマスクにして、例えばＣＦ4 系のガスを用いたドライエッチングプロセス（リセス・エッチングプロセス）により素子分離絶縁膜１０４がエッチングされる。上記ドライエッチングプロセスにより、素子分離絶縁膜１０４の表面は、シリコン基板１０１の表面より１００ｎｍ程度低くなる。その後、Ｏ2 アッシングまたはＤＨＦによるエッチング等が行われ、上記ドライエッチングプロセスにより生じたＳＴＩ溝の側壁のエッチングダメージが除去される。
【００７１】
次いで、レジスト膜１０５が除去され、その後、ＦｉｎＦＥＴの製造プロセスが行われる。以下、複数の膜厚を有するゲート絶縁膜を備えたＦｉｎＦＥＴの製造プロセスについて説明する。
【００７２】
まず、図５（ａ）−（ｆ）に示すように、フィン部の側面が露出され、その後、露出されたフィン部の側面上に、ゲート絶縁膜１０６Ｓが形成される。ここでは、ゲート絶縁膜１０６Ｓとしては、厚さ１０ｎｍ程度のシリコン酸化膜が使用される。該シリコン酸化膜は酸化により形成される。
【００７３】
次に、通常のリソグラフィプロセスによりレジスト膜（不図示）が形成され、その後、該レジスト膜をマスクに用いたウエットエッチングプロセスにより、所望の領域のゲート絶縁膜１０６Ｓが除去され、上記所望の領域のＳＴＩ溝の側面（シリコン基板１０１）が露出される。
【００７４】
次に、上記レジスト膜が剥離され、その後、上記ＳＴＩ溝の側面上に酸化によりトンネル絶縁膜（ゲート絶縁膜）１０６Ｔが形成される。トンネル絶縁膜１０６Ｔの膜厚は、例えば７ｎｍ程度である。上記酸化により、ゲート絶縁膜１０６Ｓの膜厚は１０ｎｍ程度から１４ｎｍ程度に変化する。このようにして、複数の膜厚を有するゲート絶縁膜１０６Ｓ，１０６Ｔが得られる。
【００７５】
ＮＨ3 やＮＯ2 等を含む窒化するためのガスを用いて、ゲート絶縁膜１０６Ｓ，１０６Ｔとしてのシリコン酸化膜を、オキシナイトライド膜に変換させても構わない。ゲート絶縁膜としては、オキシナイトライド膜の方が、シリコン酸化膜よりも信頼性が高い。また、ゲート絶縁膜１０６Ｓ，１０６Ｔとしてのシリコン酸化膜は、例えば、熱酸化または酸素ラジカルを用いた酸化により形成される。酸素ラジカルを用いた酸化の場合、シリコン酸化膜は、その下地であるＳＴＩ溝の側面のシリコン基板１０１の面方位の受けない。したがって、均一な高品質の酸化シリコン膜が形成される。
【００７６】
次いで、図６（ａ）−（ｆ）に示すように、素子分離絶縁膜がリセス・エッチングされたメモリセル領域上に、ＬＰ−ＣＶＤプロセスにより、ＦＧ電極１０７となる第１の多結晶シリコン膜が形成される。第１の多結晶シリコン膜の膜厚は、例えば２０ｎｍ程度である。
【００７７】
次いで、上記第１の多結晶シリコン膜の全面が異方性のドライエッチングプロセス（例えばＲＩＥプロセス）によりオーバーエッチングされ、フィン部の側壁にＦＧ電極１０７が形成される。
【００７８】
ここで、上記第１の多結晶シリコン膜がオーバーエッチングされるときに、フィン部の表面はシリコン窒化膜１０３で保護されているので、シリコン基板１０１の表面のエッチングは防止される。
【００７９】
次いで、図７（ａ）−（ｆ）に示すように、露出されたＦＧ電極１０７の表面上に、インターポリ絶縁膜１０８が形成される。インターポリ絶縁膜１０８として、ＯＮＯ（酸化膜−シリコン窒化膜−酸化膜）、あるいはＡＬＤ（Atomic Layer Deposition）−ＣＶＤプロセスにより形成されたＡｌ2 Ｏ3 （アルミナ）膜のｈｉｇｈ−ｋ絶縁膜を用いることができる。Ａｌ2 Ｏ3 （アルミナ）膜の膜厚は、例えば１４ｎｍ程度である。
【００８０】
次いで、ＦＧ浮遊ゲート構造を持つメモリセルが形成される領域以外のインターポリ絶縁膜１０８、例えば選択トランジスタや制御回路等が形成される領域のインターポリ絶縁膜１０８が、通常のリソグラフィプロセスにより形成されたレジスト膜（不図示）をマスクに用いたエッチングプロセスにより選択的に除去される。
【００８１】
ここでは、ｈｉｇｈ−ｋ絶縁膜の例として、Ａｌ2 Ｏ3 膜があげた。Ａｌ2 Ｏ3 膜中のリーク電流は、Ａｌ2 Ｏ3 膜を形成した後に熱処理を行うことにより、抑制される。
【００８２】
また、ｈｉｇｈ−ｋ膜として単層膜ではなく、Ｓｉ3 Ｎ4 （２ｎｍ）／Ａｌ2 Ｏ3 （１２ｎｍ）膜、Ｓｉ3 Ｎ4 （１．５ｎｍ）／Ａｌ2 Ｏ3 （１３ｎｍ）／Ｓｉ3 Ｎ4 （１．５ｎｍ）膜、あるいはＡｌ2 Ｏ3 （２ｎｍ）／ＨｆＯ2 ／Ａｌ2 Ｏ3 膜などの積層膜を用いることもできる。上記括弧内の値は膜厚を示している。
【００８３】
また、Ｓｉ3 Ｎ4 の代わりに比誘電率が５．５から６．０程度のＳｉＯＮ膜（例えば１．５ｎｍ程度）を用いても構わない。このような多層構造を採用することにより、インターポリ絶縁膜の絶縁耐圧は向上される。
【００８４】
インターポリ絶縁膜としては上述したものの他に、以下に述べるようなものが使用できる。
【００８５】
まずは、Ａｌ2 Ｏ3 膜の代わりにハフニウム酸化膜（ＨｆＯ2 膜）を使用できる。ＨｆＯ2 膜の誘電率は２０程度ある。そのため、ＨｆＯ2 膜の面積が小さくても、大きな容量が確保することが可能となる。この他に、単独（単層）のＳｉ3 Ｎ4 膜の場合（誘電率８程度）、Ｓｉ3 Ｎ4 （２ｎｍ程度）／Ｔａ2 Ｏ5 （２０ｎｍ程度）／Ｓｉ3 Ｎ4 （２ｎｍ程度）膜、Ｓｉ3 Ｎ4 （２ｎｍ程度）／ＳｒＴｉＯ3 （３０ｎｍ程度）／Ｓｉ3 Ｎ4 （２ｎｍ程度）膜、ＨｆＯ2 （１０ｎｍ程度）／ＡＬＤ−Ａｌ2 Ｏ3 （３ｎｍ程度）、Ｓｉ3 Ｎ4 （２ｎｍ程度）／Ｎｂが添加されたＴａ2 Ｏ5 （２０ｎｍ程度）／Ｓｉ3 Ｎ4 （２ｎｍ程度）膜、Ｓｉ3 Ｎ4 （２ｎｍ程度）／Ｔｉが添加されたＴａ2 Ｏ5 （２０ｎｍ程度）／Ｓｉ3 Ｎ4 （２ｎｍ程度）膜、Ｓｉ3 Ｎ4 （２ｎｍ程度）／バリウムストロンチウムチタン酸化物（Ｂａ，Ｓｒ）ＴｉＯ3 （２０ｎｍ程度）／Ｓｉ3 Ｎ4 （２ｎｍ程度）膜、ＨｆＯ2 （１０ｎｍ）／Ａｌ2 Ｏ3 （５ｎｍ）／ＳｉＯＮ（１ｎｍ）膜等がある。このようにインターポリ絶縁膜としてｈｉｇｈ−k絶縁膜を各種組み合わせて用いることができる。このようにすると、ＣＧ−ＦＧ間の結合容量を増大させることができる。
【００８６】
次いで、図８（ａ）−（ｆ）に示すように、全面上にＣＧ電極１０９となる第２の多結晶シリコン膜が形成される。第２の多結晶シリコン膜の膜厚は、例えば、４０ｎｍ程度である。図には直接は示されていないが、選択トランジスタ領域の第１の多結晶シリコン膜は、インターポリ絶縁膜１０８が除去されているので、第１の多結晶シリコン膜と第２の多結晶シリコン膜とは電気的に低い抵抗で接続されている。
【００８７】
次いで、図９（ａ）−（ｆ）に示すように、露出されたシリコン窒化膜１０３が熱リン酸液により除去される。その後、表面に残っている不要な絶縁膜１０６Ｓおよび１０６Ｔが例えばＣＭＰプロセスにより除去される。
【００８８】
次いで、選択トランジスタおよび記憶素子部を含むメモリセル領域が、通常のリソグラフィプロセスで形成されたレジスト膜１１０でマスクされる。その後、制御回路部や平面型トランジスタが形成される領域の多結晶シリコン膜１０９、シリコン窒化膜１０３およびシリコン酸化膜１０２が順次エッチングにより除去され、シリコン基板１０１の表面が露出される。図９（ｅ）および（ｆ）からわかるように、制御回路部のＳＴＩ領域内にはエッチバックされていない厚い素子分離絶縁膜１０４が埋め込まれている状態となっている。シリコン窒化膜１０３のエッチングは、ホットリン酸液を用いたウエットエッチングでも構わない。その後、表面に残っている不要な絶縁膜１０６Ｓおよび１０６Ｔが例えばＣＭＰプロセスにより除去される。
【００８９】
次いで、図１０（ａ）−（ｆ）に示すように、上記露出されたシリコン基板１０１の表面上に、制御回路部のゲート絶縁膜１１１が形成される。ゲート絶縁膜１１は、ＣＧ電極１０９の表面上にも形成される。
【００９０】
ここでは省略するが、必要であれば、異なった複数の膜厚をもったゲート絶縁膜１１１を形成しても構わない。例えば、高速動作が必要な制御回路部内には膜厚４ｎｍ程度のゲート絶縁膜、高耐圧が必要な高電圧回路部内には膜厚４０ｎｍ程度のゲート絶縁膜などを形成しても構わない。このような異なった複数の膜厚をもったゲート絶縁膜１１１は、通常のリソグラフィプロセスによるレジストマスクの形成工程と、ウェットエッチング工程と、酸化膜形成工程とを組み合わせて実現できる。
【００９１】
次いで、図１１（ａ）−（ｆ）に示すように、制御回路部の平面型のゲート電極１１２となる厚さ４０ｎｍ程度の多結晶シリコン膜が形成され、該多結晶シリコン膜上にキャップ絶縁膜１１３となる膜厚が例えば３０ｎｍの酸化膜（ＳｉＯ2 膜）などの絶縁膜が形成され、その後、通常のリソグラフィプロセスにより形成されたレジスト膜１１４をマスクにして、ＲＩＥプロセスにより上記絶縁膜および上記多結晶シリコン膜がエッチングされ、制御回路部のキャップ絶縁膜１１３およびゲート電極１１２が形成される。
【００９２】
次いで、図１２（ａ）−（ｆ）に示すように、ゲート電極１１２の側壁に酸化膜（図示せず）が形成され、その後、制御回路部のトランジスタのエクステンション層（低濃度のソース／ドレイン拡散層）が、例えばイオン注入プロセスと活性化アニールプロセスにより形成される。
【００９３】
次いで、全面上にシリコン窒化膜１１６が形成される。シリコン窒化膜１１６の膜厚は、例えば２０ｎｍ程度である。
【００９４】
その後、通常のリソグラフィプロセスにより形成されたレジスト膜（図示せず）をマスクにして、記憶素子部および選択トランジスタ部のＣＧ電極１０９のパターニングが行われる。
【００９５】
より詳細には、上記レジスト膜をマスクにしてシリコン窒化膜１１６がエッチングされ、該エッチングされたシリコン窒化膜１１６をマスクにして、ＲＩＥプロセスにより、キャップ絶縁膜１１３、ＣＧ電極１０９、インターポリ絶縁膜１０８、ＦＧ電極１０７が順次エッチングされる。
【００９６】
ここで、フィン部には段差（約１４０ｎｍ程度）があるが、オーバーエッチング量を最適化することにより、フィン部の側壁部の不要なＣＧ電極１０９およびＦＧ電極１０７は除去される。このとき、図１２（ｄ）−（ｆ）からわかるように、制御回路部はシリコン窒化膜１１６で覆われているので、制御回路部はエッチングから保護される。
【００９７】
次いで、図１３（ａ）−（ｆ）に示すように、シリコン窒化膜１１６がＲＩＥプロセスによりエッチングされ、ゲート電極１１２の側壁以外のシリコン窒化膜１１６が除去される。すなわち、ゲート電極１１２の側壁上にシリコン窒化膜からなる側壁絶縁膜１１６が形成される。
【００９８】
上記ＲＩＥプロセス時には、メモリセル部のシリコン窒化膜１０３も同時にエッチングされる。そのため、上記ＲＩＥプロセスは、シリコン窒化膜１０３下のシリコン酸化膜１０２（下地）のエッチングレートが十分に小さくなる条件で行うと良い。
【００９９】
次いで、通常のリソグラフィプロセスにより形成されたレジスト膜（図示せず）をマスクに用いて、イオン注入プロセスにより、Ｎ型の不純物イオンがシリコン基板１０１の表面に注入され、その後、上記不純物イオンがアニールプロセスにより活性化されることにより、メモリセル領域内にのみＮ型のソース／ドレイン拡散層１１５が選択的に形成される。
【０１００】
本実施形態のフィン部は、島状シリコン部上に島状絶縁膜（シリコン酸化膜１０２、シリコン窒化膜１０３）が設けられている。そのため、本実施形態のフィン部の高さは、島状絶縁膜を備えていないフィン部に比べて、島状絶縁膜の分だけ、高くなる。その結果、本実施形態のフィン部の側面の面積は、島状絶縁膜を備えていないフィン部に比べて、島状絶縁膜の分だけ、大きくなる。したがって、本実施形態によれば、メモリセル面積の増大を招くことなく、ＦＧ電極１０７とＣＧ電極１０９との間のインターポリ絶縁膜１０８の面積を大きくすることができる。インターポリ絶縁膜１０８の面積が大きくなると、容量（Ｃ２）が増大するので、カップリング比（Ｃ２／（Ｃ１＋Ｃ２））が改善される。その結果、書き込みの電圧が低減される。
【０１０１】
また、本実施形態のＦｉｎＦＥＴは、フィン部の二つの側面上にＭＯＳゲートが設けられた構造（ダブルゲート・トランジスタ構造）を備えている。フィン部の二つの側面表面のチャネル領域の面積は、通常のシリコン基板表面のチャネル領域の面積よりも大きい。そのため、セル面積が小さくなっても、セル電流の低下は防止される。これにより、セル面積が小さくなっても、読み出しのために必要な電流は確保される。
【０１０２】
また、フィン部の二つの側面から空乏化が生じ、チャネル領域は完全に空乏化される。したがって、ゲート長（Ｌｇ）が短くなっても、例えば、ゲート長が５０ｎｍよりも短くなってもＳＣＥは抑制される。さらに、ＦｉｎＦＥＴであることから、ゲート酸化膜の膜厚が比較的厚くても、例えば６ｎｍ程度でもＳＣＥは抑制される。
【０１０３】
また、ＡＡ方向のＦＧ電極１０７はＣＧ電極１０９でシールドされている。しかも、本実施形態の場合、ＦＧ電極１０７が薄く形成されているので、ＦＧ電極１０７間の距離は広い。したがって、ＦＧ電極１０７間は厚めのＣＧ電極１０９で埋め込まれるので、ＣＧ電極１０９によるシールド効果は高くなる。上記シールド効果により、隣接するＦＧ電極１０７間の相互作用（Ｙｕｐｉｎ効果）は低減される。Ｙｕｐｉｎ効果が低減されることで、セル動作は安定になる。その結果、製品の歩留まりは向上される。
【０１０４】
次いで、図１４（ａ）−（ｆ）に示すように、全面上にゲート電極の側壁絶縁膜（スペーサ）１１８となる酸化膜などの絶縁膜が形成される。該絶縁膜の膜厚は、例えば３０ｎｍ程度である。
【０１０５】
ここで、上記絶縁膜の膜厚が３０ｎｍのときに、隣り合う二つのＣＧ電極１０９間の距離が６０ｎｍ以下の場合、隣り合う二つのＣＧ電極１０９間は、上記絶縁膜で完全に埋め込まれる。このままでは、シリコン基板１０１の表面に不純物イオンを注入できないので、次の工程で高濃度のソース／ドレイン拡散層を形成することができない。
【０１０６】
したがって、隣り合う二つのＣＧ電極１０９間が上記絶縁膜で完全に埋め込まれる場合には、高濃度のソース／ドレイン拡散層となる領域上の上記絶縁膜を除去し、シリコン基板１０１の表面を露出させる。
【０１０７】
次いで、シリコン基板１０１の露出表面上にシリコン酸化膜１１９が形成される。シリコン酸化膜１１９の膜厚は薄く、例えば１０ｎｍ程度である。シリコン酸化膜１１９は、例えば熱酸化により形成される。
【０１０８】
次いで、通常のリソグラフィプロセスにより形成されたレジスト膜（図示せず）をマスクに用いて、イオン注入プロセスにより、シリコン酸化膜１１９を介して、Ｎ型およびＰ型の不純物イオンがシリコン基板１０１の表面に注入され、
その後、上記不純物イオンがアニールプロセスにより活性化されることにより、高濃度のＮ型のソース／ドレイン拡散層１２０および高濃度のＰ型のソース／ドレイン拡散層（不図示）が形成される。
【０１０９】
ここでは、図示はしていないが、制御回路部のトランジスタのパンチスルーを防止するために、ハロー注入（halo implant）プロセスを行っても構わない。なお、ゲート電極の長さが狭くなると、ハローイオン注入プロセスにより形成された層同士が重なるような形状になってくる。そのような場合でも、イオン注入量を最適化することにより、良好なトランジスタ特性は実現される。また、ゲート電極をマスクに用いてイオン注入プロセスにより所望の領域にパンチスルー防止のための不純物層を形成しても構わない。
【０１１０】
次いで、図１５（ａ）−（ｆ）に示すように、ＣＶＤプロセスを用いて全面上に層間絶縁膜１２１が形成される。その後、ビット線コンタクトプラグ層１２２、ビット線１２３、再度層間絶縁膜１２４、コンタクトプラグ１２５、配線層１２６が順次形成される。そして、パッシベーション膜（不図示）、パッド形成（不図示）などが形成され、半導体記憶装置が完成する。
【０１１１】
本実施形態では、ゲート電極の材料として多結晶シリコンの例を示して説明したが、もちろんポリサイド膜（例えばＷＳｉ2 ／多結晶シリコン膜、ＣｏＳｉ2 ／多結晶シリコン膜などの積層膜）、あるいはポリメタル膜（例えばＷ／ＷＮ／多結晶シリコン膜など）の積層膜を用いても構わない。
【０１１２】
（第２の実施形態）
図２４（ａ）−（ｆ）は、本発明の第２の実施形態に係るＮＡＮＤフラッシュメモリの製造途中の平面図および断面図である。なお、以下の図において、既出の図と対応する部分には既出の図と同一符号を付してあり、詳細な説明は省略する。
【０１１３】
図２４（ａ）−（ｆ）は、第１の実施形態の図１５（ａ）−（ｆ）に対応している。本実施形態が第１の実施形態の異なる点は、ＳＯＩ基板を用いていることにある。
【０１１４】
本実施形態のＳＯＩ基板は、シリコン基板１０１と、シリコン基板１０１上に設けられた絶縁層であるＢＯＸ（Buried Oxide）層２１１と、ＢＯＸ層２１１上に設けられた厚さ２００ｎｍ程度のシリコン層２１２（膜厚は例えば２００ｎｍ程度）とを備えている。シリコン層２１２の膜厚は１００ｎｍ程度でも構わない。
【０１１５】
バルクのシリコン基板の代わりに、ＳＯＩ基板が用いられることにより、ＳＴＩ（素子分離絶縁膜）に係わる工程が簡略化される。さらに、ＦｉｎＦＥＴの底部が完全に絶縁膜で覆われているので、ＦｉｎＦＥＴの底部の領域で起こるパンチスルーは防止される。その他、第１の実施形態と同様の効果が得られる。本実施形態のＮＡＮＤフラッシュメモリの製造方法は、バルクのシリコン基板の代わりに、ＳＯＩ基板が用いられることを除いて、第１の実施形態のそれと同じである。
【０１１６】
（第３の実施形態）
図２５および図２６は、本発明の第３の実施形態に係るＮＡＮＤフラッシュメモリの平面図および断面図である。図２６は、図２５のＥ−Ｅ’断面図である。上記Ｅ−Ｅ’’断面に相当する図１（第１の実施形態）のメモリセルの断面図を図２７に示す。
【０１１７】
本実施形態が第１の実施形態と異なる点は、選択トランジスタ部のトランジスタとして、ＦｉｎＦＥＴの代わりに、従来の平面型ＦＥＴが用いられていることにある。
【０１１８】
第１の実施形態では、選択トランジスタ部のトランジスタとしてＦｉｎＦＥＴが用いられたので、選択トランジスタ部のフィン部の側面上には、ゲート絶縁膜１０６Ｓを介してＦＧ電極１０７およびそれと電気的に接合された多結晶シリコン膜１０９が形成されている。
【０１１９】
一方、本実施形態では、ＡＡ幅が大きく取られ、制御回路部と同様に選択トランジスタ部でもゲート絶縁膜１１１を介してゲート電極１１２が形成されている。このようにすると、選択トランジスタ部のトランジスタは、制御回路部の選択トランジスタと同じように形成される。これにより、選択トランジスタ部のトランジスタのしきい値電圧の設定は、制御回路部の選択トランジスタのしきい値電圧の設定と同様に行われる。
【０１２０】
なお、本発明は、上記実施形態に限定されるものではない。例えば、上記実施形態では、本発明をＮＡＮＤ型の半導体記憶装置に適用した場合について説明したが、本発明はＮＯＲ型の半導体記憶装置にも適用できる。ＮＯＲ型の半導体記憶装置の製造方法は、トランジスタの接続関係を除いて、基本的には、ＮＡＮＤ型の半導体記憶装置の製造方法と同じである。このため、ＮＯＲ型フラッシュメモリの場合にも本実施形態と同じような効果を期待できる。
【０１２１】
さらに、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【０１２２】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【図面の簡単な説明】
【０１２３】
【図１】本発明の第１の実施形態に係るＮＡＮＤフラッシュメモリの平面図および等価回路図。
【図２】図１（ａ）のＢ−Ｂ’断面図の一部。
【図３】図１（ａ）のＡ−Ａ’断面図および図２の一部を拡大した断面図。
【図４】第１の実施形態に係るＮＡＮＤフラッシュメモリの製造方法を説明するための平面図および断面図。
【図５】図４に続く第１の実施形態に係るＮＡＮＤフラッシュメモリの製造方法を説明するための平面図および断面図。
【図６】図５に続く第１の実施形態に係るＮＡＮＤフラッシュメモリの製造方法を説明するための平面図および断面図。
【図７】図６に続く第１の実施形態に係るＮＡＮＤフラッシュメモリの製造方法を説明するための平面図および断面図。
【図８】図７に続く第１の実施形態に係るＮＡＮＤフラッシュメモリの製造方法を説明するための平面図および断面図。
【図９】図８に続く第１の実施形態に係るＮＡＮＤフラッシュメモリの製造方法を説明するための平面図および断面図。
【図１０】図９に続く第１の実施形態に係るＮＡＮＤフラッシュメモリの製造方法を説明するための平面図および断面図。
【図１１】図１０に続く第１の実施形態に係るＮＡＮＤフラッシュメモリの製造方法を説明するための平面図および断面図。
【図１２】図１１に続く第１の実施形態に係るＮＡＮＤフラッシュメモリの製造方法を説明するための平面図および断面図。
【図１３】図１２に続く第１の実施形態に係るＮＡＮＤフラッシュメモリの製造方法を説明するための平面図および断面図。
【図１４】図１３に続く第１の実施形態に係るＮＡＮＤフラッシュメモリの製造方法を説明するための平面図および断面図。
【図１５】図１４に続く第１の実施形態に係るＮＡＮＤフラッシュメモリの製造方法を説明するための平面図および断面図。
【図１６】リソグラフィの限界以下のＦｉｎ幅を有するフィン部の形成方法を説明するための平面図および断面図。
【図１７】図１６に続くリソグラフィの限界以下のＦｉｎ幅を有するフィン部の形成方法を説明するための平面図および断面図。
【図１８】図１７に続くリソグラフィの限界以下のＦｉｎ幅を有するフィン部の形成方法を説明するための平面図および断面図。
【図１９】図１８に続くリソグラフィの限界以下のＦｉｎ幅を有するフィン部の形成方法を説明するための平面図および断面図。
【図２０】図１９に続くリソグラフィの限界以下のＦｉｎ幅を有するフィン部の形成方法を説明するための平面図および断面図。
【図２１】図２０に続くリソグラフィの限界以下のＦｉｎ幅を有するフィン部の形成方法を説明するための平面図および断面図。
【図２２】ハイブリッドＳＴＩ埋め込み技術の一例を説明するための断面図。
【図２３】ハイブリッドＳＴＩ埋め込み技術の他の例を説明するための断面図。
【図２４】本発明の第２の実施形態に係るＮＡＮＤフラッシュメモリの製造途中の平面図および断面図。
【図２５】本発明の第３の実施形態に係るＮＡＮＤフラッシュメモリの平面図。
【図２６】図２５のＥ−Ｅ’断面図。
【図２７】上記Ｅ−Ｅ’’断面に相当する図１のメモリセルの断面図。
【符号の説明】
【０１２４】
１０１…シリコン基板、１０２…シリコン酸化膜（第１の絶縁膜）、１０３…シリコン窒化膜（第１の絶縁膜）、１０４…素子分離絶縁膜、１０５…レジスト膜、１０６Ｓ…ゲート絶縁膜、１０６Ｔ…トンネル絶縁膜（第２の絶縁膜）、１０７…ＦＧ電極（電荷蓄積層）、１０８…インターポリ絶縁膜（第３の絶縁膜）、１０９…ＣＧ電極、１１０…レジスト膜、１１１…ゲート絶縁膜、１１２…ゲート電極、１１３…キャップ絶縁膜、１１４…レジスト膜、１１５…ソース／ドレイン拡散層、１１６…シリコン窒化膜、１１８…側壁絶縁膜、１１９…シリコン酸化膜、１２０…ソース／ドレイン拡散層、１２１…層間絶縁膜、１２２…プラグ、１２３…ビット線、１２４…層間絶縁膜、１２５…プラグ、１２６…配線層、２０１…酸化膜、２０２…レジスト膜、２０３…多結晶シリコン膜、２０４，２０５…レジスト膜。
【図１】
2005243709.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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