(57)【要約】【課題】  貫通電極とシリコン基板とを絶縁するための絶縁膜を形成する際の熱処理の影響を受けることなく良好な特性を確保した半導体素子を有する半導体チップを製造する。【解決手段】  貫通電極３３ａを備えた半導体チップ５０を形成するため、シリコン基板１０に所定の深さで凹部２０を形成する。次いで、貫通電極３３ａと凹部２０内に露出したシリコン基板１０とを絶縁するための側壁絶縁膜２１を形成する。側壁絶縁膜２１を形成した後、シリコン基板１０の表面上に半導体素子６を形成する。次いで、凹部２０内に導電性材料からなる貫通電極膜３３を充填し、シリコン基板１０裏面側から研磨することにより凹部２０内の導電性材料を裏面に露出させて貫通電極３３ａを形成する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板に、複数の半導体素子と、絶縁膜によって、少なくとも周囲の半導体領域と絶縁された貫通電極とが形成された半導体チップの製造方法において、
前記絶縁膜を成膜する工程を、前記半導体素子を形成する工程より前に行うことを特徴とする半導体チップの製造方法。
【請求項２】
前記半導体基板を、前記半導体素子が形成される表面側からエッチングすることにより第１の凹部を形成する工程と、
前記第１の凹部の内壁に前記絶縁膜を成膜する工程と、
前記絶縁膜が成膜された前記第１の凹部内に導電性材料を充填する工程と、
前記半導体基板を、前記半導体素子が形成される表面の反対側の裏面から研磨し、前記第１の凹部内に充填された前記導電性材料を前記裏面に露出させることにより前記貫通電極を形成する工程とを有する、請求項１に記載の半導体チップの製造方法。
【請求項３】
前記絶縁膜を成膜する工程は、前記第１の凹部の内壁全体と前記半導体基板の表面全体とに前記絶縁膜を成膜することを含み、
前記半導体素子を形成する工程は、前記半導体基板の表面に成膜された前記絶縁膜の一部に、前記半導体基板の前記半導体素子が形成される領域を露出させるための開口部を形成することをさらに含む、請求項２に記載の半導体チップの製造方法。
【請求項４】
前記絶縁膜を成膜する工程と前記半導体素子を形成する工程との間に行われる前記第１の凹部を閉塞する工程と、
前記半導体素子を形成する工程の後に、前記閉塞された第１の凹部を再度開放する工程とをさらに有する、請求項２または３に記載の半導体チップの製造方法。
【請求項５】
前記第１の凹部を閉塞する工程は、犠牲膜を前記第１の凹部内に充填することを含み、
前記第１の凹部を再度開放する工程は、前記第１の凹部内に充填された犠牲膜をエッチングすることにより第２の凹部を形成することを含み、
前記導電性材料を充填する工程は、前記第２の凹部内に前記導電性材料を充填することを含む、請求項４に記載の半導体チップの製造方法。
【請求項６】
前記犠牲膜は、前記第１の凹部の内壁に成膜された前記絶縁膜よりエッチングレートの小さい材料からなり、
前記第１の凹部を再度開放する工程は、前記第１の凹部より大きな開口面積の開口部を備えるレジストをマスクとして、前記開口部からエッチングすることにより前記第１の凹部内に充填された前記犠牲膜を全て除去することを含む、請求項５に記載の半導体チップの製造方法。
【請求項７】
前記凹部を閉塞する工程は、板状部材を前記半導体基板の表面に貼り合わせることにより前記凹部の上端開口部を閉塞することを含む、請求項４に記載の半導体チップの製造方法。
【請求項８】
前記絶縁膜は、熱酸化、フィールド酸化、ＬＰ‐ＣＶＤのうちのいずれか１つによって形成される、請求項１ないし7のいずれか１項に記載の半導チップの製造方法。
【請求項９】
前記絶縁膜は、ＬＰ‐ＣＶＤによって形成されたＨＴＯ酸化膜または窒化膜である、請求項１ないし7のいずれか１項に記載の半導体チップの製造方法。
【請求項１０】
請求項１〜９のいずれか１項に記載の半導体チップの製造方法を用いて製造した半導体チップを、複数個積層して、前記貫通電極同士を接続した半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層されたチップ同士を電気的に接続するための貫通電極を備えた半導体チップの製造方法および半導体装置に関する。
【背景技術】
【０００２】
従来、複数の半導体チップを三次元的に積層して高集積化を図った半導体装置が知られている。その一例として、特許文献１がある。
【０００３】
図６は、特許文献１において示されている半導体チップが積層されて構成された半導体装置の一例を示す模式図である。図６において、１０はＳｉウエハ、１７は貫通電極、２６はチップ裏面に設けられたパッシベーション層、３１はチップ、３２はバリアメタル、３３はハンダ、３４は下部基板である。支持基板として用意された基板３４上に２枚の異なる機能を有する半導体チップ３１が積層され、それらが例えば樹脂材料(不図示)によってパッケージングされている。各半導体チップ３１には、その基板を貫通する貫通孔に導電性材料を充填することにより設けられた貫通電極１７が形成されており、この貫通電極１７および貫通電極１７の端部に設けられたハンダ３３を介して半導体チップ３１同士の電気的な接続が行われている。なお、このような貫通電極１３３は、「スループラグ」と呼ばれることもある。このような構成によれば、半導体チップの外周部に形成されたパッドをワイヤーボンドして電気的な接続を行っていた従来の構成と比較して配線の短縮化が図られるため、ワイヤーの寄生容量に起因した誤作動が発生しにくくなるという利点がある。
【０００４】
このような半導体装置の製造方法において、特許文献１には、図７、８に示すような工程により製造される例が示されている。
【０００５】
まず、図７（ａ）に示すように、Ｓｉウェハ１０に素子分離絶縁膜１１および半導体素子１２を形成した後、半導体素子１２を保護する絶縁膜１３を形成する。
【０００６】
次いで、図７（ｂ）に示すように、スループラグを形成するため、絶縁膜１３上にレジスト膜１４を形成する。レジスト膜１４は、開口部内にレジスト膜が形成され、開口部がリング状の形状である。そして、レジスト膜１４をマスクに絶縁膜１３およびＳｉウェハ１０をエッチングして、内部に凸状のＳｉウェハ１０ａが残存する凹部１５を形成する。
【０００７】
次いで、図７（ｃ）に示すように、レジスト膜１４を除去した後、ＣＶＤ法等を用いて、凹部１５の表面を覆うシリコン酸化膜１６を堆積する。
【０００８】
次いで、図７（ｄ）に示すように、スパッタ法等を用いて、ＴａＮ膜（不図示）、およびシード層となるＣｕ膜を堆積した後、電解メッキ法を用いて凹部１５内が埋め込まれるようにＣｕ膜１７を形成する。
【０００９】
次いで、図８（ｅ）に示すように、ダマシン技術を用いて絶縁膜１３上のシリコン酸化膜１６、ＴａＮ膜およびＣｕ膜１７を除去して、凹部１５内にチップスループラグ（接続プラグ）１７を埋め込み形成する。
【００１０】
次いで、図８（ｆ）に示すように、絶縁膜１３上にチップスループラグ１７および半導体素子１２に接続する配線１８を形成する。そして、層間絶縁膜１９を堆積した後、配線１８に接続するプラグ２０を形成する。層間絶縁膜１９上に配線２１、層間絶縁膜２２およびプラグ２３を形成した後、パッド２４およびポリイミドからなる保護膜２５を形成する。
【００１１】
チップのダイソートおよびバーインをウェハ状態で行った後、図７（ｇ）に示すように、Ｓｉウェハ１０の裏面側に対して研削およびＲＩＥを行って、チップスループラグ１７を露出させる。そして、Ｓｉウェハ１０の裏面にパッシベーション層２６を形成した後、パッシベーション層２６をエッチングしチップスループラグ１７を露出させる。このような工程によって、図６の半導体装置を得ることができる。
【特許文献１】特開２００２−１１００８９７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上述した従来の製造方法は、予め半導体素子が形成された半導体基板に凹部を形成した後、凹部の内壁に絶縁材料からなる側壁絶縁膜を形成し、貫通電極用の導電性材料を充填するものであるため、側壁絶縁膜を形成する際の熱処理によって半導体素子が損傷し、または、半導体素子を構成する各構造部の特性が変化して、半導体素子の特性が劣化するおそれがあった。これに対して、半導体素子の特性を劣化させない程度の温度で熱処理を行った場合、良好な絶縁性を備える側壁絶縁膜を形成することが困難である。
【００１３】
そこで本発明の目的は、貫通電極と半導体基板とを絶縁するための絶縁膜を形成する際の熱処理の影響を受けることなく良好な特性を確保した半導体素子を有する半導体チップの製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するため、本発明による半導体チップの製造方法は、半導体基板に、複数の半導体素子と、絶縁膜で絶縁された貫通電極とが形成された半導体チップの製造方法において、前記絶縁膜を成膜する工程を、前記半導体素子を形成する工程より前に行うことを特徴とする。
【００１５】
本発明の半導体チップの製造方法によれば、従来、半導体素子を形成した後に行っていた絶縁膜の形成を、半導体素子を形成する前に行うようにしたため、絶縁膜を形成する際の熱処理の影響を受けることなく半導体素子が形成される。
【発明の効果】
【００１６】
上述したように本発明の半導体チップの製造方法によれば、貫通電極を少なくとも周辺の半導体領域との絶縁を取るための絶縁膜を形成する際の熱処理の影響を受けることなく半導体素子が形成されるため、半導体チップの半導体素子の特性が良好に確保される。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について図面を参照して説明する。また半導体基板として、シリコンを例にあげて説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態による、半導体チップを製造する工程を説明するための断面図である。
【００１８】
以下に説明する製造方法によって製造される半導体チップ５０は、図１（ｆ）に示すように、シリコン基板１０の表面に形成された複数の半導体素子６（図では１つのみが示されている）と、シリコン基板１０を貫通する貫通孔の内壁に順次形成された側壁絶縁膜２１、層間絶縁膜２３、および金属膜３２と、同貫通孔内に充填された導電性材料からなる貫通電極３３aとを有している。
【００１９】
このような半導体チップ５０を製造するため、まず、図１（ａ）に示すように、シリコン基板１０（以下、単に「基板１０」という）上に形成したレジスト１１をマスクとして、シリコン基板１０に所定の深さで凹部２０を形成する。
【００２０】
凹部２０の形成には、フッ素系あるいは塩素系ガスを用いた汎用的なドライエッチング技術を適用できるが、高速な深堀（Deep）エッチングが可能なＩＣＰ−ＲＩＥ（inductively coupled plasma reactive ion etching ：誘導結合プラズマ‐反応性イオンエッチング）がより好ましい。ＩＣＰエッチングを利用する場合、高いアスペクト比で凹部２０を高速に加工することができるボッシュプロセスや、−１００℃以下の低温条件でスムーズに側壁を形成することができるクライオジェニックプロセスを適用してもよい。
【００２１】
次いで、図１（ｂ）に示すように、基板１０の表面の一部、具体的には、半導体素子６が形成される領域に対応する位置に素子被覆膜２１ａを形成した後、凹部２０の内壁全体と基板１０の表面全体とに、絶縁材料からなる側壁絶縁膜２１を形成する。
【００２２】
側壁絶縁膜２１は、熱酸化処理を行うことによって熱酸化膜として形成してもよい。また、熱酸化の一種であるＰＹＲＯ酸化を適用することにより、比較的厚い膜厚の熱酸化膜を形成することができる。より具体的には、例えば、１１５０℃の温度条件で３０分間ＰＹＲＯ酸化を行うことにより、０．４μｍ程度の熱酸化膜を形成してもよい。側壁絶縁膜２１を熱酸化膜として形成する場合、素子被覆膜２１ａは例えば窒化膜として形成すればよい。このように、窒化膜からなる素子被覆膜２１ａを形成した後に熱酸化を行って側壁絶縁膜２１を形成することにより、側壁絶縁膜２１が素子被覆膜２１ａ上に形成されない。なお、側壁絶縁膜２１の膜厚（特に凹部２０内の側壁に形成される部分の膜厚）は、良好な絶縁特性を有し、ピンホールのない膜厚であれば特に限定されるものではないが、０．１μｍ〜５μｍ程度が好ましい。この理由は、膜厚が０．１μｍ未満ではピンホールのない膜を得ることが困難であり、逆に、５μｍを超える場合では膜自体の材料の内部応力や、シリコンかならなる基板１０との線膨張係数の差に起因してクラックが発生するといった問題が起こりやすいためである。
【００２３】
次いで、図１（ｃ）に示すように、前工程で形成した素子被覆膜２１ａを除去して側壁絶縁膜２１に開口部を形成し、それにより露出した基板１０の表面に、例えばＭＯＳトランジスタやパイボーラトランジスタ等の半導体素子６を形成する。その後、半導体素子６を覆うように層間絶縁膜２３を形成する。
【００２４】
層間絶縁膜２３は、例えば常温ＣＶＤを利用してＢＰＳＧ膜として形成可能であり、常温ＣＶＤは例えば４８０℃の温度条件で６０秒間の処理で行われる。このように半導体素子６の形成を、側壁絶縁膜２１を形成した後に行うことによって、半導体素子６は、側壁絶縁膜２１を形成する際の熱処理の影響を受けることなく形成される。
【００２５】
次いで、図１（ｄ）に示すように、凹部２０内に導電性材料を充填する。ここで、導電性材料としては、たとえばアルミ、タングステン、銅、銀、金等の金属材料を用いることができ、また、その充填方法としては、メッキ法やメタルＣＶＤ、金属の樹脂分散ペーストを塗布する方法を利用することが可能である。メッキ法を利用する場合、メッキのベースとなる金属をスパッタリング法などにより成膜し、その後に電解メッキを行うことにより、凹部２０内に導電性材料が充填される。
【００２６】
本実施形態では、層間絶縁膜２３の表面全体にスパッタリング法で金属膜３２（例えば、Ｔｉ／ＴｉＮ膜）を成膜し、その後、電解メッキを行って導電性材料が凹部２０内に充填されるように、金属膜３２の表面全体に貫通電極膜３３を形成している。Ｔｉ／ＴｉＮ膜として金属膜３２を形成する場合、基板温度を５０℃として、Ｔｉ／ＴｉＮ＝１２ｋＷ／２０ｋＷの条件でスパッタリングを行ってもよい。
【００２７】
次いで、図１（ｅ）に示すように、基板１０を半導体素子６が形成された表面側から例えばＣＭＰによって研磨することにより、貫通電極膜３３および金属膜３２の不要な部分を除去する。
【００２８】
次いで、図１（ｆ）に示すように、基板１０を半導体素子６が形成された表面の反対側（裏面側）から研磨して、基板１０を薄膜化すると共に、凹部２０内に充填された貫通電極膜３３の導電性材料を基板１０の裏面に露出させる。これにより、シリコン基板１０を貫通する貫通電極３３ａが形成される。
【００２９】
以上の一連の工程により、貫通電極３３ａを備えた半導体チップ５０が製造される。
【００３０】
本実施形態の半導体チップ５０の製造方法によれば、従来、半導体素子６を形成した後に行っていた側壁絶縁膜２１の形成を、半導体素子６を形成する前に行うようにしたため、側壁絶縁膜２１を形成する際の熱処理の影響を受けることなく半導体素子６が形成される。
【００３１】
なお、上述したような熱酸化膜からなる側壁絶縁膜２１は、半導体素子６を形成する工程におけるフィールド酸化工程で形成されるものであってもよい。このように、フィールド酸化工程と側壁絶縁膜２１を形成する工程とを共通化することによって、製造工程の簡略化が図られる。
【００３２】
また、側壁絶縁膜２１の材料は熱酸化膜に限られるものではなく、窒化シリコン等のシリコン化合物やＨＴＯ酸化膜であってもよく、また、その形成方法も熱酸化処理の他にも各種のＣＶＤ法、スパッタリング法、蒸着法、ソルベントコート法等であってもよい。より具体的には、例えば、ＬＰ−ＣＶＤで、ＳｉＨ2ＣＬ2を９０ｓｃｃｍ、ＮＨ3を９００ｓｃｃｍ、圧力０．５Ｔｏｒｒ、７７０℃の温度条件で６０分間のデポジット処理を行って０．１５μｍ程度の窒化膜を形成してもよいし、ＬＰ−ＣＶＤで、ＳｉＨ4を５０ｓｃｃｍ、Ｎ2Ｏを３０００ｓｃｃｍ、圧力１．１Ｔｏｒｒ、７８０℃の温度条件で９０分間のデポジット処理を行って０．１７程度のＨＴＯ膜を形成してもよい。ＨＴＯ膜は、熱酸化膜や窒化膜と比較して内部応力が小さいものとなる。
（第２の実施形態）
図２は、本発明の第２の実施形態による、半導体チップを製造する工程を説明するための断面図である。なお、図２において、図１と同一機能の構造部には図１と同一の符号を付し、その詳細な説明は省略する。また、第１の実施形態と同様の工程で形成可能な構造部については、その形成方法の詳細な説明は省略する。
【００３３】
まず、図２（ａ）に示すように、図１（ａ）、（ｂ）と同様の工程により、シリコン基板１０（以下、単に「基板１０」という）に凹部２０を形成し、基板１０の表面に素子被覆膜２１ａを形成した後、凹部２０の内壁全体と基板１０の表面全体とに、絶縁材料からなる側壁絶縁膜２１を形成する。
【００３４】
次いで、図２（ｂ）に示すように、凹部２０内を充填するように、側壁絶縁膜２１の表面全体に犠牲膜２２を形成する。犠牲膜２２は、例えばＳＯＧによって材料を塗布して熱処理することにより形成可能である。次に、犠牲膜２２の表面側（図中の矢印参照）を例えばＣＭＰによって研磨することにより、側壁絶縁膜２１および素子被覆膜２１ａを再び露出させる。
【００３５】
次いで、図２（ｃ）に示すように、素子被覆膜２１ａを除去することにより露出した基板１０の表面に半導体素子６を形成する。その後、半導体素子６を覆うように層間絶縁膜２３を形成する。
【００３６】
次いで、図２（ｄ）に示すように、層間絶縁膜２３と犠牲膜２２とを貫通する凹部２０ａを形成する。凹部２０ａの形成は、例えば上述したＩＣＰエッチングにより実施可能であり、例えば側壁絶縁膜２１をエッチングストップ層としてエッチングしてもよい。凹部２０ａの開口面積は特に限定されるものではないが、本実施形態では、側壁絶縁膜２１が形成された凹部２０の開口面積より小さくなっている。その結果、凹部２０ａの側壁の一部には、犠牲膜２２が露出している。
【００３７】
次いで、図２（ｅ）に示すように、凹部２０ａ内に導電性材料を充填する。なお、図２（ｅ）では、図面を簡略にするため貫通電極膜３３のみを示し、金属膜３２（図１参照）は図示していない。この工程は図１（ｄ）と同様の工程であり、例えばスパッタリング法で、不図示の金属膜を凹部２０ａの内壁全体および層間絶縁膜２３の表面全体に成膜し、その後、電解メッキを行って、導電性材料からなる貫通電極膜３３を形成している。次に、貫通電極膜３３の表面側（図中の矢印参照）を例えばＣＭＰによって研磨することにより貫通電極膜３３の不要な部分を除去する。
【００３８】
次いで、図２（ｆ）に示すように、基板１０を裏面側から研磨することにより、貫通電極膜３３の導電性材料を基板１０裏面に露出させ、貫通電極３３ａを形成することにより、半導体チップ５１が形成される。
【００３９】
本実施形態の半導体チップ５１の製造方法によれば、第１の実施形態と同様に、半導体素子６を形成する前に側壁絶縁膜２１が形成されるものであるため、側壁絶縁膜２１を形成する際の熱処理の影響を受けることなく半導体素子６が形成される。
【００４０】
ところで、第１の実施形態の製造方法は、凹部２０が閉塞されていない状態で半導体素子６を形成する（図１（ｃ）参照）ものであるため、半導体素子６を形成する工程のうちの１つである洗浄工程において基板１０全体を洗浄液に浸して洗浄した場合に、その洗浄液が凹部２０内に付着して残留する可能性がある。このように凹部２０内に残留した洗浄液等の汚染物は、その後の工程で形成される膜の密着強度を低下させる可能性がある。また、基板１０全体を熱処理する場合、残留した洗浄液等が加熱により膨張して貫通電極３３ａ等の構造部を破損する可能性がある。これに対して、本実施形態の製造方法によれば、図２（ｃ）に示すように、凹部２０内に犠牲膜２２を充填した状態で半導体素子６を形成するものであり、凹部２０内に洗浄液等の汚染物が残留することが防止されているため、上述のような不具合の発生が防止され、製造される半導体チップはより高信頼性なものとなる。
【００４１】
なお、犠牲膜２２は、凹部２０内に完全に充填されるものに限らず例えば図３に示すようなものであってもよい。図３に示す犠牲膜２２ａは、例えばプラズマＣＶＤを利用して形成された窒化膜であり、凹部２０内にボイドが形成されているが、凹部２０の上端開口部側で窒化膜同士が密着することにより凹部２０を閉塞している。このような犠牲膜２２ａは、凹部２０を完全に充填する犠牲膜２２と比較して薄い膜厚で形成可能であるため、犠牲膜２２ａを形成するための処理時間の短縮を図ることができる。
【００４２】
また、図４に示すように、例えば半導体基板や酸化膜基板で構成された板状の閉塞部材２４を基板１０の表面に貼り合わせることによって凹部２０を閉塞するものであってもよい。なお、閉塞部材２４を貼り合わせる方法は特に限定されるものではないが、例えば、酸化膜基板で構成された閉塞部材２４を基板１０上に配置して熱処理することにより貼り合わせてもよい。なお当然ながら、閉塞部材２４の形状および配置位置は、その後の工程で基板１０の表面に半導体素子を形成できるようなものとすることが必要である。
【００４３】
また、本実施形態では凹部２０ａ（図２（ｄ）参照）の開口面積が凹部２０より小さいものであったが本発明はそれに限られるものではない。図５は、凹部２０より大きな開口面積に開口したレジスト４０をマスクとして凹部２０ｂを形成する工程を説明するための断面図である。
【００４４】
図５（ａ）は、図２（ｃ）に相当する状態、すなわち、凹部２０内に犠牲膜２２ｂが充填され、その犠牲膜２２ｂを覆うように側壁絶縁膜２１上に層間絶縁膜２３が形成され、さらに、層間絶縁膜２３上にレジスト４０が形成されている状態を示している。レジスト４０には、凹部２０よりも大きな開口面積に形成された開口部４０ａがパターニングされている。また、犠牲膜２２ｂの材料は、側壁絶縁膜２１よりもエッチングレートの小さいものとなっている。
【００４５】
次いで、図５（ｂ）に示すように、レジスト４０をマスクとして、例えばドライエッチングによって層間絶縁膜２３および犠牲膜２２ｂをエッチングすると、開口部４０ａを介して露出した層間絶縁膜２３の一部と、凹部２０内の犠牲膜２２ｂがエッチングされ、凹部２０ｂが形成される。ここで、犠牲膜２２ｂは側壁絶縁膜２１よりエッチングレートが小さい材料であるため、側壁絶縁膜２１と比較して犠牲膜２２ｂが優先的にエッチングされ、その結果、凹部２０ｂの下側は凹部２０と同形状に形成される。このように層間絶縁膜２３と犠牲膜２２ｂとのエッチングレートの差を利用した自己整合プロセスとすることにより、レジスト４０の開口部４０ａが多少ずれた場合であっても凹部２０ｂの下側は凹部２０と同形状に形成される。すなわち、開口部４０ａの位置精度が緩和されるため、製造歩留まりの向上を図ることが可能となる。なお、犠牲膜２２ｂは、側壁絶縁膜２１よりもエッチングレートの小さい窒化膜としてもよく、この場合、リン酸によるウェットエッチングや、He、ＳＦ6、ＣＨＦ3の混合ガスを用いたドライエッチングを利用して凹部２０ｂを形成することができる。
【産業上の利用可能性】
【００４６】
本発明によれば、基板内を貫通する電極を有するチップの特性を良好に保つことができるため、集積度を高めた半導体装置に用いることができる。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１の実施形態による、半導体チップを製造する工程を説明するための断面図である。
【図２】本発明の第２の実施形態による、半導体チップを製造する工程を説明するための断面図である。
【図３】犠牲膜の変形例を示す断面図である。
【図４】閉塞部材を用いて凹部を閉塞する工程を説明するための断面図である。
【図５】自己整合プロセスにより凹部を形成する工程を説明するための断面図である。
【図６】半導体チップが積層されて構成された半導体装置の一例を示す模式図である。
【図７】貫通電極を備えた半導体チップを製造するための従来の製造方法を説明するための断面図である。
【図８】貫通電極を備えた半導体チップを製造するための従来の製造方法を説明するための断面図である。
【符号の説明】
【００４８】
６  半導体素子
１０  シリコン基板
１１  レジスト
２０、２０ａ、２０ｂ  凹部
２１  側壁絶縁膜
２１ａ  素子被覆膜
２２、２２ａ、２２ｂ  犠牲膜
２３  層間絶縁膜
２４  閉塞部材
３２  金属膜
３３  貫通電極膜
３３ａ  貫通電極
４０  レジスト
５０、５１  半導体チップ
【図１】
2005243689.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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