(57)【要約】【課題】ひずみシリコン・チャネルを有するフィンＦＥＴを製作する方法（および得られる構造）を提供すること。【解決手段】半導体デバイス（およびこれを製造する方法）は、ソースとドレインに隣接して形成されたひずみシリコン・チャネルと、このチャネルの第１側部の上に形成された第１ゲートと、このチャネルの第２側部の上に形成された第２ゲートと、第１ゲートとひずみシリコン・チャネルの間に形成された第１ゲート誘電体と、第２ゲートとひずみシリコン・チャネルの間に形成された第２ゲート誘電体とを含む。ひずみシリコン・チャネルは非平面である。【選択図】図２２
2005072582.tif 000002
【特許請求の範囲】
【請求項１】
ソースとドレインに隣接して形成されたひずみシリコン・チャネルと、
前記ひずみシリコン・チャネルの第１側部の上に形成された第１ゲートと、
前記ひずみシリコン・チャネルの第２側部の上に形成された第２ゲートと、
前記第１ゲートと前記ひずみシリコン・チャネルの間に形成された第１ゲート誘電体と、
前記第２ゲートと前記ひずみシリコン・チャネルの間に形成された第２ゲート誘電体と
を含み、
前記ひずみシリコン・チャネルが非平面である半導体デバイス。
【請求項２】
前記ひずみシリコン・チャネルの厚さが実質的に均一である、請求項１に記載のデバイス。
【請求項３】
前記ひずみシリコン・チャネルの厚さがエピタキシャル成長によって決まる、請求項１に記載のデバイス。
【請求項４】
前記ひずみシリコン・チャネルは実質的に欠陥が無い、請求項１に記載のデバイス。
【請求項５】
前記ひずみシリコン・チャネルがひずみ格子セルを含む、請求項１に記載のデバイス。
【請求項６】
前記第１ゲートと前記第２ゲートが独立に制御できる、請求項１に記載のデバイス。
【請求項７】
前記ひずみシリコン・チャネルがフィンを構成する、請求項１に記載のデバイス。
【請求項８】
前記第１ゲートと第２ゲートが自己整合している、請求項１に記載のデバイス。
【請求項９】
前記第１ゲートと第２ゲートが１つのリソグラフィ工程で画定される、請求項１に記載のデバイス。
【請求項１０】
前記第１ゲート、前記第２ゲート、前記ソースおよび前記ドレインが相互に自己整合している、請求項１に記載のデバイス。
【請求項１１】
複数のフィンをさらに構成する、請求項７に記載のデバイス。
【請求項１２】
前記デバイスが平坦化上面を含む、請求項１に記載のデバイス。
【請求項１３】
半導体デバイスの形成方法であって、
ソースとドレインに隣接してひずみシリコン・チャネルを形成するステップと、
前記ひずみシリコン・チャネルの第１側部の上に第１ゲートを形成するステップと、
前記ひずみシリコン・チャネルの第２側部の上に第２ゲートを形成するステップと、
前記第１ゲートと前記ひずみシリコン・チャネルの間に第１ゲート誘電体を形成するステップと、
前記第２ゲートと前記ひずみシリコン・チャネルの間に第２ゲート誘電体を形成するステップと
を含み、
前記ひずみシリコン・チャネルが非平面である方法。
【請求項１４】
前記ひずみシリコン・チャネルの厚さが実質的に均一である、請求項１３に記載の方法。
【請求項１５】
前記ひずみシリコン・チャネルの厚さがエピタキシャル成長によって決まる、請求項１３に記載の方法。
【請求項１６】
半導体デバイスの形成方法であって、
埋込み酸化物（ＢＯＸ）と、前記ＢＯＸ上に形成されたシリコン・オン・インシュレータ（ＳＯＩ）膜と、前記ＳＯＩ上に形成されたひずみＳｉＧｅ膜とを含む半導体基板を設けるステップと、
前記ひずみＳｉＧｅ膜と前記ＳＯＩ膜の内部にキャビティをエッチングするステップと、
前記キャビティを充填材で充填してペデスタルを形成するステップと、
前記ひずみＳｉＧｅ膜と前記ＳＯＩ膜をパターン化するステップと、
前記ペデスタルと前記ＳｉＧｅ膜に対して前記ＳＯＩを選択的にエッチングして自立型ＳｉＧｅ構造を形成するステップと、
前記ひずみＳｉＧｅを緩和して緩和ＳｉＧｅを形成するステップと、
前記緩和ＳｉＧｅを前記基板に固定するステップと、
前記緩和ＳｉＧｅ膜の上にひずみシリコン膜をエピタキシャル成長させるステップと
を含む方法。
【請求項１７】
前記ひずみシリコン膜の上に第１誘電体膜を堆積させるステップと、
前記第１誘電体の上に第１ゲート導体を堆積させるステップと、
前記緩和ＳｉＧｅをエッチングするステップと、
前記ひずみシリコン膜の上に第２誘電体膜を堆積させるステップと、
前記第２誘電体の上に第２ゲート導体を堆積させるステップと
をさらに含む、請求項１６に記載の方法。
【請求項１８】
前記パターン化するステップが、１つの前記ペデスタルを封入するＳｉＧｅバーを形成するステップを含む、請求項１６に記載の方法。
【請求項１９】
前記緩和ＳｉＧｅを前記基板に固定する前記ステップが、前記緩和ＳｉＧｅの内部にひずみを誘起させるステップを含む、請求項１６に記載の方法。
【請求項２０】
前記緩和ＳｉＧｅの内部にひずみを誘起させる前記ステップが、前記緩和ＳｉＧｅを過緩和させる、請求項１９に記載の方法。
【請求項２１】
ソースとドレインに隣接して形成されたひずみシリコン・チャネルと、
前記チャネルの第１側部の上に形成された第１ゲートと、
前記チャネルの第２側部の上に形成された第２ゲートと、
前記第１ゲートと前記ひずみシリコン・チャネルの間に形成された第１ゲート誘電体と、
前記第２ゲートと前記ひずみシリコン・チャネルの間に形成された第２ゲート誘電体と
を含み、
前記ひずみシリコン・チャネルがフィンを構成する半導体デバイス。
【請求項２２】
前記ひずみシリコン・チャネルが引張ひずみを持つ、請求項１に記載のデバイス。
【請求項２３】
前記ひずみシリコン・チャネルが圧縮ひずみを持つ、請求項１に記載のデバイス。
【請求項２４】
半導体デバイスの形成方法であって、
埋込み酸化物（ＢＯＸ）と、前記ＢＯＸ上に形成された緩和半導体膜とを含む半導体基板を設けるステップと、
前記半導体膜をパターン化するステップと、
前記緩和半導体膜の上にひずみシリコン膜をエピタキシャル成長させるステップと、
前記ひずみシリコン膜の上に第１誘電体膜を堆積させるステップと、
前記第１誘電体膜の上に第１ゲート導体を堆積させるステップと、
前記緩和半導体膜をエッチングするステップと、
前記ひずみシリコン膜の上に第２誘電体膜を堆積させるステップと、
前記第２誘電体膜の上に第２ゲート導体を堆積させるステップと
を含む方法。
【請求項２５】
層の移動およびボンディングによって前記ＢＯＸ上に前記緩和半導体膜を形成するステップをさらに含む、請求項２４に記載の方法。
【請求項２６】
弾性緩和によって前記ＢＯＸ上に前記緩和半導体膜を形成するステップをさらに含む、請求項２４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスに関し、より具体的には、ひずみチャネル（strained-channel）と、独立に制御できる電気的に分離されたゲートとを有するフィン電界効果トランジスタ（Ｆｉｎ  ＦＥＴ）、ならびにこのフィンＦＥＴの形成方法に関する。
【背景技術】
【０００２】
フィンＦＥＴは、相補型金属酸化物半導体（ＣＭＯＳ）デバイスのスケーリングにおける有望な候補であるとみなされている（例えば、「FinFET transistor structures having a double gate channel extendingvertically from a substrate and methods of manufacture」と題するHu Chenming他の米国特許第６，４１３，８０２号を参照されたい）。
【０００３】
フィンＦＥＴの製作は、一般に大部分の他のダブルゲート構造より単純であるが、ほとんどの既知の手法ではチャネル厚さの制御が問題となる（米国特許第６，４１３，８０２号；Yang-Kyu Choi等「Spacer FinFET: nanoscale double-gate CMOS technologyfor the terabit era」、Solid-State Electronics、４６、１５９５頁、（２００２年）を参照されたい）。
【０００４】
デバイス電流駆動を増大するためには、高いキャリア移動度が必要である。高いキャリア移動度を有するＭＯＳＦＥＴは、ひずみシリコン上にデバイスを製作することで作られる（例えば、K. Rim等「Fabrication and Analysis of Deep Submicron Strained-SiN-MOSFET's、IEEE Trans. Electron Devices、４７（７）、１４０６頁、（２０００年）を参照されたい）。
【０００５】
ひずみシリコンを作る従来の技術が、通常のＭＯＳＦＥＴなどの平面状デバイスに適用できる。こうした技術の例には、傾斜バッファＳｉＧｅ層（例えば、P.M. Mooney、Materials Science and Engineering Reports R17、１０５ページ（１９９６年）、ならびにそこに引用された文献を参照されたい）、およびイオン注入とアニールによる緩和（例えば、「RelaxedSiGe layers on Si or silicon on insulator substrates by ion implantation andthermal annealing」と題するS.H. Christiansen他の米国特許第６，５９３，６２５号を参照されたい）。
【０００６】
残念ながら、フィンＦＥＴは非平面デバイスであり、電流伝導の面（すなわちフィン（fin））がウェーハ表面に垂直になっている。このために、フィンＦＥＴは従来のひずみシリコン製作技術には適合しない。
【特許文献１】「FinFET transistor structures havinga double gate channel extending vertically from a substrate and methods ofmanufacture」と題するHu Chenming他の米国特許第６，４１３，８０２号
【特許文献２】米国特許第６，４１３，８０２号
【特許文献３】「Relaxed SiGe layers on Si orsilicon on insulator substrates by ion implantation and thermal annealing」と題するS.H.Christiansen他の米国特許第６，５９３，６２５号
【非特許文献１】Yang-Kyu Choi等「Spacer FinFET:nanoscale double-gate CMOS technology for the terabit era」、Solid-StateElectronics、４６、１５９５頁、（２００２年）
【非特許文献２】K. Rim等「Fabrication and Analysis ofDeep Submicron Strained-Si N-MOSFET's」、IEEE Trans. Electron Devices、４７（７）、１４０６頁、（２０００年）
【非特許文献３】P.M. Mooney、Materials Science andEngineering Reports R17、１０５ページ（１９９６年）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来の方法および構造における上記およびその他の代表的な問題、欠点、および短所に鑑みて、本発明の代表的な特徴は、ひずみシリコン・チャネルを有するフィンＦＥＴを製作する方法（および得られる構造）を提供することである。
【課題を解決するための手段】
【０００８】
本発明の第１の代表的態様では、ひずみシリコン・チャネルを有するフィンＦＥＴ構造が開示される。
【０００９】
フィンＦＥＴひずみシリコン・チャネルは、通常の技術のようにフィンのエッチングではなく、好ましくはシリコン・エピタキシによって製作されるので、欠陥がなく均一な厚さを有している。フィンＦＥＴは、２つの電気的に分離されたゲートを有することが好ましい。第１ゲートおよび第２ゲートは、異なる材料とすることができる。第１ゲートのゲート誘電体および第２ゲートのゲート誘電体も、異なる材料から作ることができ、異なる絶縁体厚さを有することができる。
【００１０】
本発明の第２の代表的態様では、ひずみシリコン・チャネルフィンＦＥＴの製作方法が開示される。フィンＦＥＴシリコン・チャネルのひずみ形成は、自立型ＳｉＧｅバー（free standing SiGe bars）の弾性緩和（elastic relaxation）に基づく。このＳｉＧｅバーの弾性緩和は、「塑性緩和（plasticrelaxation）」に特徴的な欠陥の導入を回避する。
【００１１】
本出願の目的では、「塑性緩和」または「塑性ひずみ緩和」とは、結晶欠陥の導入によるひずみ緩和を意味する。
【００１２】
塑性ひずみ緩和の結果、クロスハッチ（cross-hatch）・パターンを示す粗表面が得られ、下記のように表面粗度／トポグラフィー（topography）の問題が発生する。塑性的に緩和した膜は、代表的な貫通転位密度（threadingdislocation density）が、緩和ＳｉＧｅ層および緩和ＳｉＧｅ層の上に成長したひずみＳｉ膜の上部において１０５〜１０８ｃｍ−２の範囲にある。ミスフィット転位（misfitdislocation）ネットワークからのひずみ場は、ＳｉＧｅ層およびＳｉ層にいわゆる「モザイク構造」を導入する。モザイク構造は、Ｘ線回折分析によって、Ｘ線ロッキング（rocking）曲線の広がりとして検出することができる。３軸Ｘ線回折測定は、やはりＸ線ロッキング曲線の広がりを引き起こすことができる、不均一ＳｉＧｅ格子パラメータや合金組成などの他の効果から、モザイクの広がりを識別することができる。ＳｉＧｅ膜およびひずみＳｉ層の上部のモザイク構造の精密な性質は、ミスフィット転位の配列で決まる。ミスフィット転位の配列は、ＳｉＧｅ層の構造およびその構造を作るために使用されるエピタキシャル成長の条件に応じて変わるものである。
【００１３】
このように、ひずみシリコン膜を作るための通常の技術は主としてＳｉＧｅの塑性緩和に基づくものであり、したがって欠陥の形成を伴う。これに対して、本発明は弾性緩和を用い、したがって実質的に欠陥のない構造を生成する。
【００１４】
自立型弾性緩和ＳｉＧｅバーを基板に固定し、ＳｉＧｅバーのサイドウォールの上にひずみシリコンをエピタキシャル成長させる。エピタキシャル・シリコンは、緩和ＳｉＧｅ膜の結晶テンプレート上に堆積しているので、ひずみを持って成長する。
【００１５】
さらに、デバイスのフィンを形成するエピタキシャル層は非常に均一である。第１ゲート誘電体および第１ゲート導体を堆積させる。次いで、この構造を平坦化し、ＳｉＧｅバー上部の上にあるエピタキシャル・シリコン膜を除去する。
【００１６】
ＳｉＧｅバーを選択的にエッチングして、第２ゲート誘電体および第２ゲート導体で置き換える。次いで、これらのゲートを通常のリソグラフィと反応性イオン・エッチングで画定する。サイドウォール・スペーサを形成し、デバイスのソースとドレインを打ち込む。
【００１７】
次いで、自己整合シリサイド（self-aligned silicide）工程と、デバイスの４つの端子へのメタライゼーションとを行って、フィンＦＥＴの製作を完成させる。
【００１８】
別の代表的態様では、半導体デバイスの形成方法（および得られる構造）は、ソースとドレインに隣接してひずみシリコン・チャネルを形成するステップと、このチャネルの第１側部の上に第１ゲートを形成するステップと、このチャネルの第２側部の上に第２ゲートを形成するステップと、第１ゲートとひずみシリコン・チャネルの間に第１ゲート誘電体を形成するステップと、第２ゲートとひずみシリコン・チャネルの間に第２ゲート誘電体を形成するステップとを含む。このひずみシリコン・チャネルは非平面である。
【００１９】
本発明のさらに別の代表的実施形態では、半導体デバイスの形成方法は、埋込み酸化物（buriedoxide：ＢＯＸ）と、このＢＯＸ上に形成されたシリコン・オン・インシュレータ（ＳＯＩ）膜と、このＳＯＩ上に形成されたひずみＳｉＧｅ膜とを含む半導体基板を設けるステップと、このひずみＳｉＧｅ膜とＳＯＩ膜の内部にキャビティをエッチングするステップと、前記キャビティを充填材で充填してペデスタルを形成するステップと、ひずみＳｉＧｅ膜とＳＯＩ膜をパターン化するステップと、ペデスタルとＳｉＧｅ膜に対してＳＯＩを選択的にエッチングして自立型ＳｉＧｅ構造を形成するステップと、ひずみＳｉＧｅを緩和して緩和ＳｉＧｅを形成するステップと、緩和ＳｉＧｅを基板に固定するステップと、この緩和ＳｉＧｅ膜の上にひずみシリコン膜をエピタキシャル成長させるステップとを含む。
【００２０】
本発明のさらに別の代表的実施形態では、半導体デバイスは、ソースとドレインに隣接して形成されたひずみシリコン・チャネルと、このチャネルの第１側部の上に形成された第１ゲートと、このチャネルの第２側部の上に形成された第２ゲートと、第１ゲートとひずみシリコン・チャネルの間に形成された第１ゲート誘電体と、第２ゲートとひずみシリコン・チャネルの間に形成された第２ゲート誘電体とを含む。このひずみシリコン・チャネルがフィンを構成する。
【００２１】
本発明のさらに別の実施形態では、半導体デバイスの形成方法は、埋込み酸化物（ＢＯＸ）と、このＢＯＸ上に形成された緩和半導体膜とを含む半導体基板を設けるステップと、この半導体膜をパターン化するステップと、緩和半導体膜の上にひずみシリコン膜をエピタキシャル成長させるステップと、ひずみシリコン膜の上に第１誘電体膜を堆積させるステップと、第１誘電体膜の上に第１ゲート導体を堆積させるステップと、緩和半導体膜をエッチングするステップと、ひずみシリコン膜の上に第２誘電体膜を堆積させるステップと、第２誘電体膜の上に第２ゲート導体を堆積させるステップとを含む。
【００２２】
本発明のユニークで非自明な態様を用いると、チャネルのひずみが膜の弾性変形によって得られるので、欠陥のないひずみチャネルを形成することができる。
【００２３】
さらに、このひずみシリコン・チャネルの厚さは非常に均一である。
【００２４】
さらに、２つのゲートが電気的に分離されているので、フィンＦＥＴは４端子デバイスになっている。
【００２５】
上記およびその他の代表的な目的、態様および利点は、本発明の代表的な実施形態の、図面を参照とした以下の詳細な説明から、よりよく理解されるであろう。
【発明を実施するための最良の形態】
【００２６】
次に図面を参照として、より具体的には図１〜２４を参照として、本発明による方法および構造の代表的な実施形態を示す。
【００２７】
代表的な実施形態
図１に注目すると、図１は、基板１、埋込み酸化物（ＢＯＸ）２および比較的薄いＳＯＩ膜３を含むシリコン・オン・インシュレータ（ＳＯＩ）基板を示している。埋込み酸化物２は、任意の酸化物（例えば、ＳｉＯ２などの）材料とすることができ、以下に述べるようにエッチ・ストップ層としての役割を果たす。比較的薄いＳＯＩ層３は、犠牲層なので、一概に厚さが限定されるとは限らず、設計者の加工上の都合に基づいて選択することができることに留意されたい。
【００２８】
次いで、このＳＯＩ膜３上に、完全ひずみＳｉＧｅ層４をエピタキシャル成長させる。ＳｉＧｅ層４は「完全ひずみ」を持っているので、その内部に欠陥は形成されていない（例えば、実質的に欠陥がない）。何故なら、ＳｉＧｅ４の面内格子定数はＳＯＩ３のものと一致しているからである。したがって、ＳｉＧｅ膜４とＳＯＩ３の間の格子不整合は、緩和することなく、ＳｉＧｅ層４のひずみによって完全に吸収されている。
【００２９】
一例として、Ｇｅ濃度を約２０％に選択した場合は、ＳｉＧｅ層４を、実質的な緩和なしに、約３００ｎｍの厚さに成長させることができる。
【００３０】
次いで、図２において、ＳｉＧｅ層４とＳＯＩ層３のパターニング工程が行われる。すなわち、図２に示したように、ＳｉＧｅ４とＳＯＩ３の膜をエッチングしてバー５およびバー６にする。通常、エッチングは、二酸化ケイ素に対して選択的な化学作用を用いて、反応性イオン・エッチング（ＲＩＥ）などによって行われる。エッチングは埋込み酸化物層２の上で停止する。したがって、ＢＯＸ層はエッチ・ストップとしての役割を果たす。酸化物に対して非常に選択的なエッチング化学作用の例は、ＨＢｒ（臭化水素）の化学作用である。この化学作用では、二酸化ケイ素に対してＳｉまたはＳｉＧｅをエッチングする場合、１００：１を超えるエッチング選択性が容易に得られる。
【００３１】
バー５の幅は、デバイスのフィン（例えば、このフィンはあとでエピタキシによって形成される）の厚さの約１０倍以上であることが好ましい。一般に、上述したように、フィンＦＥＴを形成する従来技術の大きな欠点の一つは、フィンを著しく薄く作らなければならないことである。通常、長さＬのゲートを使う場合は、フィンの厚さはＬ／２にしなければならない。したがって、５０ｎｍのゲートでは、厚さ２５ｎｍのフィンを使わなければならない。製作に用いられる現行のリソグラフィは、２５ｎｍのフィーチャ・サイズ用のハード・マスクを画定することができないので、通常これを行うことは非常に困難である。したがって、従来のリソグラフィでは、通常、より広いマスクを画定し（例えば、「厚い」フィンが形成されるように約７５ｎｍ）、次いで、例えば酸化と剥離によって、またはエッチングでこのフィンを薄くすることによって、不均一な厚さを有するフィンを得ている。これは非常に不利である。これに対して、本発明の代表的な目的の一つは、十分に制御された、均一な厚みを有する非常に薄いフィンを得ることである。
【００３２】
ただし、上記にもかかわらず、バー５／６は、本発明のフィンＦＥＴデバイスのフィンではないことに留意されたい。
【００３３】
さらに、ＳＯＩ３の厚さ（例えば、バー６の厚さ）とＳｉＧｅ４（例えば、バー５）の間には、一概に特別な関係があるとは限らないことに留意されたい。上述のように、薄いＳＯＩ層を持つか、厚いＳＯＩ層を持つかには、何ら工学的なメリットはなく、設計者の要望によっては何らかの価値がある可能性もあるだろう。
【００３４】
図３に示したように、この後、ＳｉＧｅ４とＳＯＩ３の膜を通して孔を開け、この孔にシリコン・エッチング液でエッチングされない材料を充填することによってペデスタル８を形成する。
【００３５】
ペデスタル８は図１の断面図には示されていないが、図３〜４の三次元図で見ることができる。ＳｉＧｅ４とＳＯＩ層３を通して孔を形成するのとは異なり、ペデスタル８は、ＳｉＧｅ膜４の堆積前にＳＯＩ膜３にのみ形成することもできる。別の方法では、ペデスタルをシリコンで形成し、ドーピング区域をシリコン・エッチング耐性とするｐ＋ドーピングによってこれを画定することもできる。
【００３６】
図３に示したように、それぞれのバーは１つのペデスタル８を含んでいる。なお、設計者の要望に応じて、ペデスタルは、比較的長いもの（例えば、ＳＯＩ層６およびＳｉＧｅ層５の両方を通る）または比較的短いもの（例えば、ＳＯＩ層６のみを通る）とすることができることに留意されたい。
【００３７】
次いで、図４（および図４の構造の矢印Ｖ−Ｖ’に沿った断面図である図５）に示したように（なお、図４の横断面は緩和が起こっているバー７の部分でカットされている；ペデスタル８が隣接するバー７の部分では緩和が無く、したがってこの部分は使用されない区域である）、ＳｉＧｅバー５の下のシリコン・バー６を、ＳｉＧｅ、ペデスタル材料８、および酸化物に対して選択的にエッチングする。
【００３８】
ＳｉＧｅ、ｐ型シリコンおよび二酸化ケイ素に選択的なシリコン・エッチング液の一例はＴＭＡＨ（水酸化テトラメチルアンモニウム）である。このＳｉエッチングで、ペデスタル８によって支持される自立型ＳｉＧｅバー７が形成される。
【００３９】
図４に示したように、ＳｉＧｅバー７は、もはやＳｉバー６によってしっかり保持されていないので、そのひずみを弾性的に緩和し、そのバルクの格子定数を取る。やはり、ＳｉＧｅ材料の「弾性緩和」が起こるので、緩和中にＳｉＧｅ層に欠陥が形成されることはない。
【００４０】
図６に示したように、固定材料１０を使用して緩和した自立型ＳｉＧｅバー７を基板に取り付ける。こうした取り付けは、好ましくはＳｉＧｅバー７とＢＯＸ２の隙間の高さの半分より大きい厚さを有する、窒化ケイ素、ＳｉＯ２などの膜を堆積させることによって行うことができる。
【００４１】
代表的な実施形態における要点は、基板に取り付けられるＳｉＧｅバー７が完全に緩和していることである。このためには、固定材料がＳｉＧｅバーを基板に取り付けるときに、ＳｉＧｅバー内にひずみを誘起しないことが必要である。
【００４２】
別の実施形態では、固定材料は、緩和ＳｉＧｅバーにひずみを誘起するように選択される。誘起されるひずみの符号は、ＳｉＧｅバーの「過緩和（over-relaxation）」が得られるように選択される。過緩和は、ＳｉＧｅ層の上にエピタキシャル成長させるシリコン層のひずみを大きくすることになる。
【００４３】
次いで、膜１０がＳｉＧｅバー９とＢＯＸ２の間の間隙を充填している箇所を除いて、エッチング（例えば、反応性イオン・エッチング（ＲＩＥ））によって、この膜１０を除去する。任意選択のウエット・エッチング・タッチアップ（wet etch touch-up）を用いてＳｉＧｅバー９のサイドウォールを清浄化することができる。
【００４４】
図７に示したように、ひずみシリコン膜１１を、固定緩和（fixed-up）ＳｉＧｅバー９の上にエピタキシャル成長させる。エピタキシャル・シリコン層１１は、緩和ＳｉＧｅテンプレートと整合するので、ひずみを持って成長する。Ｓｉ膜１１の厚さがデバイスのフィンの厚さである。
【００４５】
したがって、以下にさらに詳細に説明するように、緩和ＳｉＧｅバー９のサイドウォール上のひずみＳｉ膜１１は、この後の加工でフィンになる。ひずみＳｉ膜１１の厚さは、このひずみＳｉ膜１１がエピタキシャル成長するので均一であり、任意の所望の厚さに成長させることができ、層１１を画定するのにリソグラフィ（またはエッチング）を必要としない。したがって、本発明はこのひずみシリコンをフィンとして提供し、エピタキシャル成長によってひずみシリコン・チャネルの均一性を実現し、これにより、ひずみシリコン・チャネルの厚さの優れた、正確な制御が可能になる。
【００４６】
なお、バー９の厚さは、「ひずみ分配（strain sharing）」のために、好ましくは、フィンの厚さの約１０倍以上とするべきである。すなわち、バー９が厚くなるにつれて、ひずみ分配は起こりにくくなる。したがって、好ましくは約１０以上の比では、ひずみ分配は実質上ないであろう。約１０の比を守っていれば、ＳｉＧｅの緩和は約９０％に保持され、すべての実用的な目的について、ひずみシリコンが実現されるであろう。
【００４７】
次に図８に進むと、ひずみシリコン膜１１の上に、第１ゲート誘電体１２を（例えば、高Ｋ誘電体を使用して）堆積、または成長（例えば、熱酸化物）させる。
【００４８】
次いで、図９に示したように、第１ゲート導体１３をこの構造の上に堆積させる。このゲート導体は、金属、ポリシリコンなどの任意の適当な材料とすることができる。
【００４９】
その後、このウェーハを、図１０に示したように、例えば化学機械研磨（ＣＭＰ）で平坦化して、バー９の上部およびひずみシリコン層１１の頂部を除去する。したがって、ＣＭＰの後では、バー９の頂部にはゲート導体１３はなく、ＳｉＧｅ９の頂部は露出している。したがって、図１０の加工の終わりには、ひずみシリコンがバー９の側部に残っている。
【００５０】
なお、ひずみシリコン層１１の頂部の除去は、ＣＭＰだけで行う必要はない。すなわち、平坦化を行った後、第１ゲート酸化物１２が露出するまで、残ったゲート導体のエッチングを行うことができる。次いで、選択的エッチングを用いて第１ゲート誘電体１２の頂部を除去し、その後別の選択的エッチングでひずみシリコン層１１の頂部を除去する。ＣＭＰとエッチング・プロセスを組み合わせることにより、フィンの高さをより厳密に制御することができる。
【００５１】
図１１では、選択的ウェット・エッチングによって、ＳｉＧｅバー９をエッチングで除去し、この構造の上に第２ゲート誘電体１５を共形的（conformally）に堆積させる。ＳｉＧｅ選択的ウェット・エッチングの一例は、１ＨＦ：２Ｈ２Ｏ２：３ＣＨ３ＣＯＯＨである。なお、ＳｉＧｅバー９を除去したときに、ひずみシリコン膜１１は緩和しない。何故なら、代わりに第１ゲート導体材料１３によって（および、ある程度は第１ゲート誘電体１２によって）しっかり保持されているからである。
【００５２】
第２ゲート誘電体１５は、第１ゲート誘電体１２と同じ材料から作ることができ、またはこれと同じ厚さとすることができ、あるいはその両方を行うこともできる。あるいは、これを異なる材料で作ることができ、または異なる厚さとすることができ、あるいはその両方を行うこともできる。例えば、第２ゲートの機能が限界制御用である場合は、第２ゲート誘電体を、第１ゲート誘電体よりやや厚く（例えば、約１．５〜約２倍厚く）形成することが有利かもしれない。ゲート誘電体を厚くすると、キャパシタンスが低くなりゲート漏れ電流が少なくなる。同様の理由で、第２ゲート誘電体に異なる材料（例えば、高Ｋ誘電体）を使用した場合は、この異なる材料の誘電率は第１ゲート誘電体の誘電率とは異なると思われるので、通常は異なる厚みとすることが望ましいであろう。
【００５３】
図１２では、第２ゲート導体１６を堆積させて、この構造をＣＭＰによって平坦化する。ここでも、ゲート導体は、金属、ポリシリコンなどとすることができる。したがって、図１２の断面図に示したように、ひずみシリコン・フィンは、このフィンの第１表面および第２表面にゲート誘電体およびゲート導体を持つように形成され、これによりダブルゲート・デバイスが形成される。
【００５４】
ひずみシリコン１１の上に、任意選択で酸化物プラグ１２０が形成される。この酸化物プラグ１２０は、ゲート・オーバーエッチング工程中のエッチングからソースおよびドレインを保護する。
【００５５】
なお、フィンのエッチング速度は大きな開放区域のエッチング速度よりはるかに小さいので、プラグ１２０の使用は必要ないかもしれない。酸化物プラグ１２０を形成するには、好ましくは、選択的エッチングによってひずみシリコン１１の頂部をわずかに凹ませ、次いでこの構造の上に酸化物などの誘電体膜を堆積させ、その構造をＣＭＰによって平坦化する。
【００５６】
図１３および１４に示したように、ゲート・エッチング（例えば、ゲート長の画定）用のハード・マスク１７を堆積させて平坦化する。図１３はこの構造の上面図であり、図１４は、図１３の矢印ＸＩＶ−ＸＩＶ’に沿った図を表す。このマスクは、矢印が示すように、フィンＦＥＴゲート長を画定する。フィンＦＥＴゲートは、両方のゲートが単一のマスク１７によって画定されるので、自己整合している。
【００５７】
次に、図１５〜１７に示したように（例えば、図１５、１６、および１７は、それぞれ、デバイスの上面図、および２つの主要な断面図を示す）、ハード・マスク１７によって保護されていないゲート材料１３および１６を、例えばＲＩＥによってエッチングする。なお、上記のように、バーの高さを形成するには、いくつかの側面を考慮すべきである。第１に、ＳｉＧｅ層は、著しく厚く（高く）作ることができない。厚くすると緩和が始まってしまう。第２に、ＳｉＧｅをあまり厚くすると、ゲート材料のエッチングが困難になる。したがって、ＳｉＧｅを高く／厚くしすぎない傾向がある。厚くしすぎるとサイドウォールからゲート材料をエッチングすることが困難になる。
【００５８】
したがって、図１５の上面図（および図１５の矢印ＸＶＩ−ＸＶＩ’に沿った図である図１６に示した断面図）では、ゲートはエッチングされている。
【００５９】
図１５の上面図（および図１５の矢印ＸＶＩＩ−ＸＶＩＩ’に沿った図である図１７に示した断面図）でも、ゲートがエッチングされているのを示している。図１７は、エッチング後のデバイスの、図１６のようにチャネルがある箇所ではなく、ゲートが広がって導体パッド（contact pad）を形成している箇所を示している。
【００６０】
図１８および図１９（この図は、図１８の矢印ＸＩＸ−ＸＩＸ’に沿った図を示す）では、サイドウォール・スペーサ１９が形成され、ソース１８Ａおよびドレイン１８Ｃが打ち込まれ、アニールされてドーパントが活性化している。したがって、図１８は、デバイスのソース１８Ａ領域、チャネル１８Ｂ領域、およびドレイン１８Ｃ領域を示す。なお、この打込みは、ブランケット打込み（blanket implant）であることが好ましい。
【００６１】
打込みの後、酸化物プラグ１２０を除去し、ソース１８Ａおよびドレイン１８Ｃの頂部を、自己整合シリサイド（self-aligned silicide）（サリサイド（salicide））・プロセスによってサリサイド化２０する。
【００６２】
ゲート材料がポリシリコンの場合は、サリサイド工程の前にハード・マスク１７をエッチングして、ゲートの上にシリサイドを形成することができる。
【００６３】
図２０〜２２（図２１は図２０の矢印ＸＸＩ−ＸＸＩ’に沿った図であり、図２２は図２０の矢印ＸＸＩＩ−ＸＸＩＩ’に沿った図である）では、この構造の上に分離および平坦化材料２１（例えば、二酸化ケイ素などの絶縁体）を堆積させる。
【００６４】
次いで、この構造を、例えばＣＭＰによって平坦化し、ソース１８Ａ、ドレイン１８Ｃ、およびそれぞれのゲートにコンタクト・バイア２２を開ける。次いで、金属を堆積させ、パターン化してソース・コンタクト２３、ドレイン・コンタクト２４、第１ゲート・コンタクト２５および第２ゲート・コンタクト２６を形成する。
【００６５】
図２３に示した別の実施形態では、出発基板は、シリコン基板２４０、埋込み酸化物２４１および緩和半導体膜２４２を含む。この緩和半導体膜は、ウェーハ・ボンディングによって埋込み酸化物２４１上に形成することができる。
【００６６】
こうした方法では、この層を取り出すドナー基板に、例えば水素を打込み、次いで反転して受入れるウェーハにボンディングする（例えば、埋込み酸化物２４１にボンディングする）。打ち込まれた水素の深さが、ドナー・ウェーハから移動した層の厚さをほぼ規定する。次いで、ボンディングされたウェーハをアニールする。
【００６７】
アニーリングはいくつかの利点をもたらす。第１に、受入れウェーハとドナー・ウェーハの間の結合を強くする。第２に、打ち込まれた水素は、ほぼ打込み深さにブリスターを形成し、これが、ドナー・ウェーハの分離を引き起こし、受入れるウェーハ上にドナー・ウェーハからの層を残す。バルク・ドナー・ウェーハの例としては、Ｓｉ、Ｇｅ、ＩｎＰ、ＧａＡｓ、ＧａＰなどが挙げられる。
【００６８】
上記技術は、バルク・ウェーハからの層の移動に限定されるものではない。例えば、バルクＳｉウェーハ上に成長させたＳｉＧｅの層を移動させることが可能である。この場合は、ＳｉＧｅ膜の緩和は、貫通転位の形成（すなわち、塑性緩和）によって実現することができるであろう。これは、上記のように、ＳｉＧｅ膜の緩和が弾性緩和によって得られる本発明の代表的な実施形態とは異なる。
【００６９】
本発明が提供するような非常に均一なフィンを得ることだけが目的で、ひずみフィンが必要ない場合は、層２４２は、仮像成長（pseudomorphically grown）ＳｉＧｅ（すなわち、完全ひずみを持つ）とすることができ、あるいはドープト・シリコン膜でもよい。ＳｉＧｅまたはドープト・シリコンを使用してバーを作り、そのサイドウォールにフィンをエピタキシャル成長させるには、このバーをシリコンに対して選択的にエッチングする仕組みが必要となる。
【００７０】
図２４を参照すると、緩和半導体膜をエッチングしてバー２５１とし、このバーのサイドウォール上に、フィンを形成することになるひずみシリコン膜２５２をエピタキシャル成長させる。なお、層２４２は既に緩和しているので、上記の代表的な実施形態のように、自立型構造またはペデスタルを形成する必要は無い。また、固定材料を使用する必要もない。残りのプロセス工程は、上記の代表的な実施形態で説明したものと同じである。
【００７１】
上記の構造のほかに、本発明は、こうしたデバイスおよび構造を回路に組み込むことができる。
【００７２】
本発明のユニークで非自明な代表的態様によって、フィンＦＥＴデバイスのフィンを、エピタキシャル成長させたひずみシリコン１１（例えば、膜の弾性変形によって得られたので欠陥が無い）で形成することができる。
【００７３】
第２に、ひずみシリコン１１のエピタキシャル成長のために、非常に均一なチャネルが得られる。
【００７４】
第３に、２つの電気的に分離したゲートを有するデバイスが得られ、これにより、このフィンＦＥＴは４端子デバイスとなる。
【００７５】
本発明をいくつかの代表的な実施形態について説明してきたが、当分野の技術者なら、本発明は、頭記の特許請求の範囲の精神および範囲内で修正して実施することができることを理解するであろう。
【００７６】
なお、後で手続処理中に補正されたとしても、すべてのクレーム要素の等価物が包括的に含まれることが、本出願人の意向であることに留意されたい。
【００７７】
例えば、本発明は、例えば図２と、ひずみシリコンの形成を示す図７に示されているように、バー９が垂直であることに依存していないことに留意されたい。実際のところ、このバーは傾斜していてもよく（例えば、台形などの矩形断面以外の形状を有する）、エッチング・プロセスまたは別のプロセス時に傾斜したサイドウォールを有することもできる。こうしたケースでも、本発明の利点にいかなる影響もない。
【００７８】
すなわち、バー９は犠牲になって除去され、残るのはひずみチャネルとしてエピタキシャル成長したものだけであるから、本発明の効果が減ることはない。こうしたケースで、ひずみチャネルが傾斜を有する可能性がある（例えば、基板表面に対して垂直ではない）という事実は問題にならず、このデバイスの機能および性能に何らの影響も及ぼすものではない。ひずみチャネルは、エピタキシャルに形成されたものであるから、依然として均一な厚さを有するであろう。
【図面の簡単な説明】
【００７９】
【図１】完全ひずみＳｉＧｅ膜４がエピタキシャル成長したシリコン・オン・インシュレータ（ＳＯＩ）ウェーハの横断面概略図である。
【図２】ＳｉＧｅバー５のエッチングおよびＳｉバー６のエッチングを行った後の構造を示す図である。
【図３】ＳｉＧｅバー５とＳｉバー６をそれぞれ形成した後の構造の三次元図、さらにＳｉＧｅバーとＳｉバーに埋められた「穴あけ・充填」ペデスタル８を示す図である。
【図４】Ｓｉバー６をエッチングした後の構造の三次元図である。
【図５】Ｓｉバー６をエッチングした後の構造の横断面概略図である。
【図６】緩和自立型ＳｉＧｅバー７を固定材料１０で基板に取り付けた後の構造の断面図である。
【図７】ひずみシリコン膜１１のエピタキシャル成長後の構造を示す図である。
【図８】第１ゲート誘電体１２を堆積させた後の構造を示す図である。
【図９】第１ゲート導体１３を堆積させた後の構造を示す図である。
【図１０】例えば化学機械的研磨（ＣＭＰ）によって平坦化した後の構造を示す図である。
【図１１】緩和ＳｉＧｅバー９をエッチングし、第２ゲート誘電体１５を堆積した後の構造を示す図である。
【図１２】第２ゲート導体１６を堆積させ、例えばＣＭＰによって平坦化した後の構造を示す図である。
【図１３】ハード・マスク１７により画定した後の構造の上面図である。
【図１４】ハード・マスク１７により画定した後の構造の断面図である。
【図１５】第１ゲート１３および第２ゲート１６をエッチングした後の構造を示す上面図である。
【図１６】第１ゲート１３および第２ゲート１６をエッチングした後の構造を示す主要な断面図である。
【図１７】第１ゲート１３および第２ゲート１６をエッチングした後の構造を示す主要な断面図である。
【図１８】サイドウォール・スペーサ１９を形成し、シリサイド２０を形成した後の構造を示す上面図である。
【図１９】サイドウォール・スペーサ１９を形成し、シリサイド２０を形成した後の構造を示す断面図である。
【図２０】ソース、ドレインおよび２つのゲートに、コンタクト・バイア２２および金属コンタクト２３、２４、２５、２６を形成した後の構造を示す上面図である。
【図２１】ソース、ドレインおよび２つのゲートに、コンタクト・バイア２２および金属コンタクト２３、２４、２５、２６を形成した後の構造を示す主要な断面図である。
【図２２】ソース、ドレインおよび２つのゲートに、コンタクト・バイア２２および金属コンタクト２３、２４、２５、２６を形成した後の構造を示す主要な断面図である。
【図２３】本発明による別の代表的な実施形態の加工を示す図である。
【図２４】本発明による別の代表的な実施形態の加工を示す図である。
【符号の説明】
【００８０】
１  基板
２  埋込み酸化物（ＢＯＸ）
３  ＳＯＩ膜
４  ＳｉＧｅ層
５  ＳｉＧｅバー
６  ＳＯＩバー
７  自立型ＳｉＧｅバー
８  ペデスタル
９  固定緩和ＳｉＧｅバー
１０  固定材料
１１  ひずみシリコン膜
１２  第１ゲート誘電体
１３  第１ゲート導体
１４  エッチング・キャビティ
１５  第２ゲート誘電体
１６  第２ゲート導体
１７  ハード・マスク
１８Ａ  ソース
１８Ｂ  チャネル
１８Ｃ  ドレイン
１９  サイドウォール・スペーサ
２０  シリサイド
２１  分離および平坦化材料
２２  コンタクト・バイア
２３  ソース・コンタクト
２４  ドレイン・コンタクト
２５  第１ゲート・コンタクト
２６  第２ゲート・コンタクト
２７  第１ゲート金属プラグ
２８  第２ゲート金属プラグ
２９  ソース／ドレイン・プラグ
１２０  酸化物プラグ
２４０  シリコン基板
２４１  埋込み酸化物
２４２  緩和半導体膜
２５１  緩和半導体バー
２５２  ひずみシリコン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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