(57)【要約】【課題】  チップ内の素子配置に依存することなく、安定動作を実現するサイリスタ型の静電保護素子を提供すること。【解決手段】  本発明にかかる静電保護素子は、ＰＮＰトランジスタＴｒ１と、ＮＰＮトランジスタＴｒ２によりサイリスタ構造を有するものである。そして、ＰウェルＰＷ１と、基板電位固定用ＰウェルＰＷ２の間の領域は、Ｐ型半導体基板と同じ組成の領域とし、Ｐウェルよりも不純物濃度を低くくしている。従って、ＰウェルＰＷ１と、基板電位固定用ＰウェルＰＷ２の間の領域は抵抗ＲＳＵＢが形成されるため、サイリスタの安定動作を実現できる。【選択図】  図１
2005333120.tif 000002
【特許請求の範囲】
【請求項１】
静電気放電による被保護回路の破壊を防止するための静電保護素子であって、
第１導電型の半導体基板と、
前記半導体基板に形成された第２導電型ウェルと、
前記第２導電型ウェルに形成され、信号端子に接続された第１導電型拡散層と、
前記半導体基板に形成された第１導電型ウェルＡと、
前記第１導電型ウェルＡに形成され、接地端子に接続された第２導電型拡散層と、
前記第１導電型ウェルＡと離間して前記半導体基板に形成された第１導電型ウェルＢと、
前記第１導電型ウェルＢに形成され、接地端子と接続された第１導電型拡散層とを備えたことを特徴とする静電保護素子。
【請求項２】
前記第１導電型ウェルＢに第２導電型ＭＯＳトランジスタが形成されたことを特徴とする請求項１記載の静電保護素子。
【請求項３】
前記第１導電型はＰ型であり、前記第２導電型はＮ型であることを特徴とする請求項１記載の静電保護素子。
【請求項４】
前記第１導電型ウェルＡと前記第１導電型ウェルＢとの間の領域が第１導電型であり、且つ当該第１導電型ウェルＡ及び前記第１導電型ウェルＢよりも不純物濃度が低いことを特徴とする請求項１記載の静電保護素子。
【請求項５】
前記第１導電型ウェルＡと前記第１導電型ウェルＢとの間の領域は、前記第１導電型の半導体基板と同じ組成を有することを特徴とする請求項１記載の静電保護素子。
【請求項６】
Ｎウェル内に設けられたＰ＋拡散層をエミッタとし、前記Ｎウェルをベースとし、ＰウェルをコレクタとするＰＮＰトランジスタと、前記Ｐウェル内に設けられたＮ＋拡散層をエミッタとし、前記Ｐウェルをベースとし、前記ＮウェルをコレクタとするＮＰＮトランジスタによりＰ型半導体基板上にサイリスタ構造を構成する静電保護素子であって、
前記Ｐウェルと離間して基板電位固定用Ｐウェルが設けられていることを特徴とする静電保護素子。
【請求項７】
前記基板電位固定用ＰウェルにＮＭＯＳトランジスタが形成されたことを特徴とする請求項６記載の静電保護素子。
【請求項８】
前記Ｐウェルと前記基板電位固定用Ｐウェルとの間の領域がＰ型領域であり、且つ前記Ｐウェルおよび前記基板電位固定用Ｐウェルよりも不純物濃度が低いことを特徴とする請求項６記載の静電保護素子。
【請求項９】
前記Ｐウェルと前記基板電位固定用Ｐウェルの間の領域は、前記Ｐ型半導体基板と同じ組成の領域を有することを特徴とする請求項６記載の静電保護素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路からなる被保護回路の静電破壊を防止するための静電保護素子に関する。
【背景技術】
【０００２】
半導体集積回路には、ＬＳＩの製造時やＬＳＩをボードに実装する際等に発生した静電気放電（ＥＳＤ：electrostatic discharge）によって内部回路が破壊されるのを防止す
るために、一般に静電保護素子が設けられている。
【０００３】
図６に従来の静電保護素子の構造を示し、また、図７にその等価回路図を示す。この従来の静電保護素子は、特許文献１の図４に開示された静電保護素子と同等の構成を有する、サイリスタ型の静電保護素子である。
【０００４】
図６に示されるように、当該静電保護素子では、Ｐ型半導体基板ＰＳ１１の表面側にＮウェルＮＷ１１及びＰウェルＰＷ１１が形成されている。尚、特許文献１の図４では、ＰウェルＰＷ１１が表示されていないが、素子を構成するためにはＰウェルＰＷ１１が形成されることは必須であるため、図６に示す例では当該ＰウェルＰＷ１１を表示している。
【０００５】
ＮウェルＮＷ１１の表面側には、Ｎ＋拡散層ＮＤ１１とＰ＋拡散層ＰＤ１１が互いに離間して形成されている。これらのＮ＋拡散層ＮＤ１１とＰ＋拡散層ＰＤ１１は、信号パッドに接続されている。また、ＰウェルＰＷ１１の表面側には、Ｎ＋拡散層ＮＤ１２とＰ＋拡散層ＰＤ１２が互いに離間して形成されている。Ｎ＋拡散層ＮＤ１２は、接地端子に接続されている。Ｐ＋拡散層ＰＤ１２は、外付け抵抗ＲＡを介して接地端子に接続されている。このＰ＋拡散層ＰＤ１２は、基板電位を固定するために設けられた、基板電位固定用Ｐ＋拡散層である。
【０００６】
図７の等価回路に示されるように、当該静電保護素子は、ＰＮＰトランジスタＴｒ１１とＮＰＮトランジスタＴｒ１２を備えている。
【０００７】
ここで、ＰＮＰトランジスタＴｒ１１とＮＰＮトランジスタＴｒ１２とでサイリスタが構成され、Ｐ＋拡散層ＰＤ１１がサイリスタのアノード、Ｎ＋拡散層ＮＤ１２がサイリスタのカソードとなる。このサイリスタ構造において、ＮウェルＮＷ１１とＰウェルＰＷ１１間のＰＮ接合が降伏することで発生するブレークダウン電流によって、外付け抵抗ＲＡに電圧降下が生じると、ＮＰＮトランジスタＴｒ１２のベース・エミッタ間が順バイアスされ、ＮＰＮトランジスタＴｒ１２がターンオンする。そして、このＮＰＮトランジスタのターンオンによってサイリスタが動作する。外付け抵抗ＲＡの抵抗値が高いほど、より低いブレークダウン電流で所定の電圧降下が生じるようになり、安定したサイリスタ動作を実現できる。
【特許文献１】米国特許公開２００２−７９５３８Ａ１
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図６に示す従来の静電保護素子では、他の素子に対して形成された基板電位固定用Ｐ＋拡散層ＰＤ１３が近接配置されると、当該基板電位固定用Ｐ＋拡散層ＰＤ１３とＰウェルＰＷ１１間の抵抗ＲＰＷが小さくなり、外付け抵抗ＲＡが機能しなくなる。そして、これにより静電保護素子の動作が不安定になるという問題が発生する。かかる問題の発生を抑制するには、静電保護素子と他の素子に対する基板電位固定用Ｐ＋拡散層ＰＤ１３との間隔を大きくする必要がある。言い換えれば、静電保護素子が占有する面積が大きくなることに相当し、半導体集積回路のチップサイズが相対的に大きくなるという問題が発生する。
【０００９】
本発明の目的は、かかる問題を解消し、チップ内の素子配置に依存することなく、安定動作を実現するサイリスタ型の静電保護素子を提供することにある。
【課題を解決するための手段】
【００１０】
本発明にかかる静電保護素子は、静電気放電による被保護回路の破壊を防止するための静電保護素子であって、第１導電型の半導体基板と、前記半導体基板に形成された第２導電型ウェルと、前記第２導電型ウェルに形成され、信号端子に接続された第１導電型拡散層と、前記半導体基板に形成された第１導電型ウェルＡと、前記第１導電型ウェルＡに形成され、接地端子に接続された第２導電型拡散層と、前記第１の導電型ウェルＡと離間して前記半導体基板に形成された第１導電型ウェルＢと、前記第１導電型ウェルＢに形成され、接地端子と接続された第１導電型拡散層とを備えたものである。
【００１１】
ここで、好適な実施の形態における前記第１導電型はＰ型であり、前記第２導電型はＮ型である。また、前記第１導電型ウェルＡと前記第１導電型ウェルＢとの間の領域が第１導電型であり、且つ当該第１導電型ウェルＡ及び前記第１導電型ウェルＢよりも不純物濃度が低いことが好ましい。また、前記第１導電型ウェルＢに第２導電型ＭＯＳトランジスタを形成する形態も好適である。
【００１２】
また、前記第１導電型ウェルＡと前記第１導電型ウェルＢとの間の領域は、前記第１導電型の半導体基板と同じ組成を有することが望ましい。
【００１３】
本発明にかかる他の静電保護素子は、Ｎウェル内に設けられたＰ＋拡散層をエミッタとし、前記Ｎウェルをベースとし、ＰウェルをコレクタとするＰＮＰトランジスタと、前記Ｐウェル内に設けられたＮ＋拡散層をエミッタとし、前記Ｐウェルをベースとし、前記ＮウェルをコレクタとするＮＰＮトランジスタによりＰ型半導体基板上にサイリスタ構造を構成する静電保護素子であって、前記Ｐウェルと離間して基板電位固定用Ｐウェルが設けられているものである。
【００１４】
ここで、前記Ｐウェルと前記基板電位固定用Ｐウェルとの間の領域がＰ型領域であり、且つ前記Ｐウェルおよび前記基板電位固定用Ｐウェルよりも不純物濃度が低いことが好ましい。
【００１５】
また、前記Ｐウェルと前記基板電位固定用Ｐウェルの間の領域は、前記半導体基板と同じ組成の領域であることが好ましい。また、前記基板電位固定用ＰウェルにＮＭＯＳトランジスタを形成することも好ましい。
【発明の効果】
【００１６】
本発明によれば、チップ内の素子配置に依存することなく、安定動作を実現するサイリスタ型の静電保護素子を提供することができる。
【発明を実施するための最良の形態】
【００１７】
（実施例１）
図１に本発明の実施例１にかかる静電保護素子の構造を示し、また、図２にその等価回路図を示す。この本発明にかかる静電保護素子は、サイリスタ型の静電保護素子である。
【００１８】
図１に示されるように、当該静電保護素子では、Ｐ型半導体基板ＰＳ１の表面側にＮウェルＮＷ１、ＰウェルＰＷ１及びＰウェルＰＷ２が形成されている。ＮウェルＮＷ１、ＰウェルＰＷ１及びＰウェルＰＷ２は、例えばイオン注入により選択的に形成される。
【００１９】
ＮウェルＮＷ１とＰウェルＰＷ１は互いに接しているが、ＰウェルＰＷ１とＰウェルＰＷ２とは離間して形成されている。また、ＰウェルＰＷ１とＰウェルＰＷ２の間の領域は、Ｐ型半導体基板ＰＳ１と同じ組成の領域になっている。
【００２０】
本発明の実施例においては、Ｐ型半導体基板ＰＳ１の不純物濃度は約１０１５（ｃｍ−３）であるのに対し、ＰウェルＰＷ１、ＰＷ２の不純物濃度は約１０１７（ｃｍ−３）になっている。
【００２１】
従って、ＰウェルＰＷ１とＰウェルＰＷ２間には、従来の寄生抵抗ＲＰＷよりも高い抵抗値を有する抵抗ＲＳＵＢが形成されることになる。従来の静電保護素子では、ＮＰＮトランジスタのターンオンおよびサイリスタ動作を容易にするために、基板電位固定用Ｐ＋拡散層と接地端子間に外付け抵抗を設けていたが、本発明の静電保護素子では、集積回路を形成するシリコン内に抵抗ＲＳＵＢを作り込んでいる。
【００２２】
ＮウェルＮＷ１の表面側には、Ｎ＋拡散層ＮＤ１とＰ＋拡散層ＰＤ１が互いに離間して形成されている。Ｎ＋拡散層ＮＤ１及びＰ＋拡散層ＰＤ１は、例えば、イオン注入により形成される。図１においては、Ｎ＋拡散層ＮＤ１はトリガ素子へ接続されるが、このＮ＋拡散層ＮＤ１は信号パッドＩ／Ｏに接続してもよい。Ｐ＋拡散層ＰＤ１は、信号パッド（信号端子）に接続されている。トリガ素子は、ドレインがＮ＋拡散層ＮＤ１に接続され、ソースとゲートが接地端子に接続されたＮＭＯＳトランジスタを用いることができる。
【００２３】
ＰウェルＰＷ１の表面側には、Ｎ＋拡散層ＮＤ２が形成されている。このＮ＋拡散層ＮＤ２は、接地端子に接続されている。Ｎ＋拡散層ＮＤ２は、ＰウェルＰＷ１に覆われているので、ＮＰＮトランジスタＴｒ２のベースの抵抗を低くすることができ、サイリスタの性能を向上させることができる。図６に示した従来技術では、ＮＰＮバイポーラトランジスタＴｒ１２のベースを成すＰウェルＰＷ１１の中に、Ｎ＋拡散層ＮＤ１２およびＰ＋拡散層ＰＤ１２が形成されており、両者とも接地端子に接続されている。一方、図１に示した本発明では、ＮＰＮバイポーラトランジスタＴｒ２のベースを成すＰウェルＰＷ１の中に、Ｐ＋拡散層は形成されておらず、ＰウェルＰＷ１の中に形成されているＮ＋拡散層ＮＤ２のみが接地端子に接続されている。
【００２４】
ＰウェルＰＷ２の表面側には、Ｐ＋拡散層ＰＤ２が形成されている。このＰ＋拡散層ＰＤ２は、基板電位を固定するために設けられており、接地端子へ配線で接続されている。また、図６に示す従来例とは異なり、Ｐ＋拡散層ＰＤ２と接地端子間には外付け抵抗を設けていない。ＰウェルＰＷ２とＰウェルＰＷ１とは素子分離絶縁膜ＳＴＩ下で対向するように形成されている。
【００２５】
Ｎ＋拡散層ＮＤ１、Ｐ＋拡散層ＰＤ１、Ｎ＋拡散層ＮＤ２、Ｐ＋拡散層ＰＤ２のそれぞれの間には、ＳＴＩ（Shallow Trench Isolation）による素子分離絶縁膜ＳＴＩによって
互いに絶縁分離されている。
【００２６】
Ｐ＋拡散層ＰＤ１をエミッタ、ＮウェルＮＷ１をベース、ＰウェルＰＷ１をコレクタとして、ＰＮＰトランジスタＴｒ１が構成される。そして、Ｎ＋拡散層ＮＤ２をエミッタ、ＰウェルＰＷ１をベース、ＮウェルＮＷ１をコレクタとして、ＮＰＮトランジスタＴｒ２が構成される。
【００２７】
図１、図２に示す構成を有する静電保護素子では、ＰウェルＰＷ１とＰウェルＰＷ２間に、抵抗ＲＳＵＢが形成されているため、これにより電圧降下が生じることで、ＮＰＮトランジスタのターンオンを容易にし、サイリスタの安定動作を実現できる。
【００２８】
また、このような構成によれば、他の素子に対して形成された基板電位固定用Ｐ＋拡散層ＰＤが近接配置されたとしても、サイリスタの動作は変わらない。従って、基板電位固定用Ｐ＋拡散層ＰＤを近接配置することが可能となり、静電保護素子が占有する面積を小さくすることができる。例えば、９０ｎｍＣＭＯＳ技術によりサイリスタ保護素子を形成する場合において、所定のＥＳＤ耐性（ＨＢＭ試験で２０００Ｖ以上）を確保するためには、従来例では約２０００μｍ２の面積を保護素子が占有していたのに対し、本発明では約５００μｍ２に縮小することが可能となる。
【００２９】
尚、図２におけるＰＮＰトランジスタＴｒ１のベースＮＷ１は、信号パッドＩ／Ｏあるいはトリガ素子に接続される。トリガ素子に接続される場合、そのトリガ素子は様々な構成をとり得る。
【００３０】
（実施例２）  
図３は、本発明の実施例２にかかる静電保護素子の構造を示す図である。図３において、図１と同様の部分には、同じ番号を付している。図４は、その等価回路である。本実施例が図１と異なる部分について、以下に説明する。その他は、図１の実施例１と同様である。
【００３１】
図３を参照して、ＰウェルＰＷ２の内部には、例えば、ＣＭＯＳ回路を構成するＮＭＯＳトランジスタ（図中のＮＭＯＳ Ｔｒ）が形成されている。すなわち、ＰウェルＰＷ２は、保護回路専用のウェルではない。また、Ｐ＋拡散層ＰＤ２は、ＣＭＯＳ回路用のＰウェルＰＤ２を接地端子に接続するために設けられている。すなわち、Ｐ＋拡散層ＰＤ２は、保護回路専用に設けられたものではない。ＰウェルＰＷ３の内部には、トリガ素子であるＮＭＯＳトランジスタが形成されている。
【００３２】
このＮＭＯＳトランジスタのゲートとソースは接地電位に接続され、ドレインはＮウェルＮＷ１中のＮ＋拡散層ＮＤ１に接続されている。ＰウェルＰＷ３も、その中に形成されたＰ＋拡散層（図示省略）を介して接地端子に接続されている。
【００３３】
図４を参照して、本発明の保護回路の動作を説明する。入出力パッドＩ／Ｏにサージ電圧が印加されると、ＰＤ１、ＮＷ１を介して、トリガ素子であるＮＭＯＳトランジスタのドレイン-ソース間に高電圧が印加され、このＮＭＯＳトランジスタがブレイクダウンする。すると、ＰＮＰバイポーラトランジスタＴｒ１のベース電流が流れ、トランジスタＴｒ１がオンし、トランジスタＴｒ１のコレクタ電流が流れる。すると、抵抗Ｒｓｕｂの電圧降下により、ＮＰＮバイポーラトランジスタＴｒ２のベース電圧が上がり、ベース電流が流れる。すると、トランジスタＴｒ２がオンする。以上により、トランジスタＴｒ１とＴｒ２が共にオンし、入出力パッドＩ／Ｏからグランドへ電流が流れることにより、保護回路として機能する。
【００３４】
（実施例３）
図５は本発明の実施例３にかかる静電保護素子の構造を示す平面図である。図５では、ＳＴＩ領域が省略されている。図５において、図３と同様の構成要素には、同じ符号を付してある。本実施例が図３の実施例２と異なるのは、本実施例においては、サイリスタのアノードとなるＰ＋拡散層ＰＤ１とカソードとなるＮ＋拡散層ＮＤ２をそれぞれ一対備えている点であり、その他は実施例２と同様である。
【００３５】
図５に示すように、本実施例では、ＰウェルＰＷ１が、ＮウェルＮＷ１を囲んでいる。ＰウェルＰＷ１とＮウェルＮＷ１は互いに接して形成されている。さらに、ＰウェルＰＷ２が、ＰウェルＰＷ１及びＮウェルＮＷ１を囲んでいる。尚、ＰウェルＰＷ１とＰウェルＰＷ２は、ギャップＧだけ互いに離間して、素子分離絶縁膜ＳＴＩ下で対向するように形成されている。ギャップＧは、ＮウェルＮＷ１及びＰウェルＰＷ１を囲んでいる。また、ギャップＧの基板抵抗が寄生抵抗Ｒｓｕｂとなる。
【００３６】
ＮウェルＮＷ１には、Ｎ＋拡散層ＮＤ１と一対のＰ＋拡散層ＰＤ１が形成されている。一対のＰ＋拡散層ＰＤ１は、Ｎ＋拡散層ＮＤ１の両側に、Ｎ＋拡散層ＮＤ１から離間して形成されている。一対のＰ＋拡散層ＰＤ１は、共に、信号パッドＩ／Ｏに配線で接続されている。ＰウェルＰＷ１には、一対のＮ＋拡散層ＮＤ２が、それぞれ一対のＰ＋拡散層ＰＤ１と対向するように設けられている。一対のＮ＋拡散層ＮＤ２は、接地端子に配線で接続されている。  
【００３７】
また、ＰウェルＰＷ２中に設けられたＰ＋拡散層ＰＤ２が、リング状に形成され、ＰウェルＰＷ１及びＮウェルＮＷ１を囲んでいる。Ｐ＋拡散層ＰＤ２は接地端子に配線で接続されている。このリング状のＰ拡散層ＰＤ２の外側のＰウェルＰＷ２内に、トリガ素子であるTrigger NMOSトランジスタが形成されている。Trigger NMOSトランジスタのドレインはＮ＋拡散層ＮＤ１に配線で接続され、ソースとゲートは接地端子に配線で接続されている。Trigger NMOSトランジスタは、Ｐ＋拡散層ＰＤ１をアノード、Ｎ＋拡散層ＮＤ２をカソードとする一対のサイリスタに共通のトリガ素子として作用する。
【００３８】
さらに、リング状のＰ＋拡散層ＰＤ２の外側のＰウェルＰＷ２内に、ＣＭＯＳ回路を構成するＮＭＯＳトランジスタＴｒ１が設けられている。また、リング状のＰ＋拡散層ＰＤ２の外側のＰウェルＰＷ２内に、ＮウェルＮＷ２が設けられている。ＮウェルＮＷ２内には、ＣＭＯＳ回路を構成するＰＭＯＳトランジスタＴｒ２が設けられている。ＮＭＯＳトランジスタＴｒ１及びＰＭＯＳトランジスタＴｒ２からなるＣＭＯＳ回路は、例えば、ロジック回路を構成する。
【００３９】
以上のような、本実施例の構成により、さらに静電保護素子が占有する面積を小さくすることができる。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施例１による静電保護素子の構造を示す断面図である。
【図２】本発明の実施例１による静電保護素子の等価回路図である。
【図３】本発明の実施例２による静電保護素子の構造を示す断面図である。
【図４】本発明の実施例２による静電保護素子の等価回路図である。
【図５】本発明の実施例３による静電保護素子の構造を示す平面図である。
【図６】従来の静電保護素子の構造を示す断面図である。
【図７】従来の静電保護素子の等価回路図である。
【符号の説明】
【００４１】
ＮＤ１  Ｎ＋拡散層
ＮＤ２  Ｎ＋拡散層
ＮＷ１  Ｎウェル
ＰＤ１  Ｐ＋拡散層
ＰＤ２  Ｐ＋拡散層
ＰＳ１  Ｐ型半導体基板
ＰＷ１  Ｐウェル
ＰＷ２  Ｐウェル
ＰＷ３  Ｐウェル
ＲＡ  抵抗
ＲＰＷ  寄生抵抗
ＲＳＵＢ  抵抗
ＳＴＩ  素子分離絶縁膜
Ｔｒ１  ＰＮＰトランジスタ
Ｔｒ２  ＮＰＮトランジスタ
【図１】
2005333120.tif 000003
【図２】
2005333120.tif 000004
【図３】
2005333120.tif 000005
【図４】
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【図５】
2005333120.tif 000007
【図６】
2005333120.tif 000008
【図７】
2005333120.tif 000009