(57)【要約】【目的】小型化を図ることが可能な容量性発光素子の駆動装置を提供することを目的とする。【解決手段】所定振幅にて電圧が変動する駆動パルスを駆動ラインを介して容量性発光素子に供給するにあたり、コンデンサと、オン状態時にコンデンサに蓄積されている電荷に応じた電流を駆動ラインに供給する第１スイッチング素子と、オン状態時に上記コンデンサの一方の電極を接地することにより容量性発光素子に蓄積されている電荷に応じた電流を駆動ラインを介して上記コンデンサの他方の電極に供給する第２スイッチング素子とを含む共振電流路を備える。【選択図】  図６
2005025153.tif 000002
【特許請求の範囲】
【請求項１】
所定振幅にて電圧が変動する駆動パルスを駆動ラインを介して容量性発光素子に供給する容量性発光素子の駆動装置であって、
コンデンサと、
オン状態時に前記コンデンサに蓄積されている電荷に応じた電流を前記駆動ラインに供給する第１スイッチング素子と、
オン状態時に前記コンデンサの一方の電極を接地することにより前記容量性発光素子に蓄積されている電荷に応じた電流を前記駆動ラインを介して前記コンデンサの他方の電極に供給する第２スイッチング素子と、を含む共振電流路を備えたことを特徴とする容量性発光素子の駆動装置。
【請求項２】
前記共振電流路は、前記コンデンサ及び前記第１スイッチング素子を含む第１共振電流路と、前記コンデンサ及び前記第２スイッチング素子を含む第２共振電流路と、からなることを特徴とする請求項１記載の容量性発光素子の駆動装置。
【請求項３】
オン状態時に所定電圧を前記駆動ラインに印加する第３スイッチング素子を更に備えたことを特徴とする請求項１記載の容量性発光素子の駆動装置。
【請求項４】
オン状態時に前記電源ラインを接地する第４スイッチング素子を更に備えたことを特徴とする請求項１記載の容量性発光素子の駆動装置。
【請求項５】
前記第１スイッチング素子は、オン状態時に前記コンデンサの一方の電極を接地することにより前記コンデンサに蓄積されている電荷に応じた電流を前記コンデンサの他方の電極を介して前記駆動ラインに供給することを特徴とする請求項１記載の容量性発光素子の駆動装置。
【請求項６】
前記第１共振電流路は、前記第１スイッチング素子、第１ダイオード、前記コンデンサ、及びコイルからなる直列回路を含み、
前記第２共振電流路は、前記第２スイッチング素子、第２ダイオード、前記コンデンサ、及び前記コイルからなる直列回路を含むことを特徴とする請求項２記載の容量性発光素子の駆動装置。
【請求項７】
前記第１共振電流路は、前記第１スイッチング素子、第１ダイオード、第１コイル、及び前記コンデンサからなる直列回路を含み、
前記第２共振電流路は、前記第２スイッチング素子、第２ダイオード、第２コイル、及び前記コンデンサからなる直列回路を含むことを特徴とする請求項２記載の容量性発光素子の駆動装置。
【請求項８】
前記共振電流路は、その一方の電極が前記駆動ラインに接続されているコイルと、前記コンデンサと、オン状態時に前記コンデンサの一方の電極と前記コイルの他方の電極とを電気的に接続する第１スイッチング素子と、オン状態時に前記コンデンサの他方の電極を接地する第２スイッチング素子と、からなることを特徴とする請求項１記載の容量性発光素子の駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量性発光素子を駆動する駆動装置に関する。
【背景技術】
【０００２】
現在、壁掛ＴＶとして、プラズマディスプレイパネル(以下、ＰＤＰと称する)、又はエレクトロルミネセンスディスプレイパネル(以下、ＥＬＰと称する)等の如き容量性発光素子からなる表示パネルが製品化されている。
【０００３】
図１は、かかる表示パネルとしてＰＤＰを用いたプラズマディスプレイ装置の概略構成を示す図である（例えば、特許文献１の図３参照)。
【０００４】
図１において、プラズマディスプレイパネルとしてのＰＤＰ１０は、Ｘ及びＹの１対にて画面の第１〜第ｎ表示ライン各々に対応した行電極対を為す行電極Ｙ1〜Ｙn及びＸ1〜Ｘnを備えている。更に、ＰＤＰ１０には、上記行電極対に直交し、かつ図示せぬ誘電体層及び放電空間を挟んで１画面の各列（第１列〜第ｍ列）に対応した列電極Ｚ1〜Ｚmが形成されている。尚、１対の行電極対（Ｘ、Ｙ）と１つの列電極Ｚとの交差部に画素を担う放電セルが形成される。
【０００５】
行電極駆動回路３０は、壁電荷の残留する放電セルのみを繰り返し放電させる維持パルスを生成してＰＤＰ１０の行電極Ｘ1〜Ｘnに印加する。行電極駆動回路４０は、全放電セルの状態を初期化するリセットパルス、画素データの書込対象とする表示ラインを順次選択する走査パルス、壁電荷の残留する放電セルのみを繰り返し放電させる維持パルスを生成して上記行電極Ｙ1〜Ｙnに印加する。
【０００６】
駆動制御回路５０は、入力された映像信号を各画素毎の例えば８ビットの画素データに変換し、この画素データを各ビット桁毎に分割して画素データビットＤＢを得る。そして、駆動制御回路５０は、各表示ライン毎に、その表示ラインに属する第１列〜第ｍ列各々に対応した画素データビットＤＢ1〜ＤＢmを列電極駆動回路２０に供給する。更に、この間、駆動制御回路５０は、図２に示す如きスイッチング信号ＳＷ１〜ＳＷ３を生成し、これらを列電極駆動回路２０に供給する。
【０００７】
図３は、かかる列電極駆動回路２０の内部構成を示す図である。
【０００８】
図３に示すように、列電極駆動回路２０は、所定振幅の共振パルス電源電圧を発生して電源ライン２上に印加する電源回路２１と、かかる共振パルス電源電圧に基づいて画素データパルスを発生する画素データパルス発生回路２２から構成される。
【０００９】
電源回路２１におけるコンデンサＣ１は、その一方の電極がＰＤＰ１０の接地電位としての接地電位Ｖｓに接地されている。スイッチング素子Ｓ１は上記スイッチング信号ＳＷ１に応じてオンオフ制御される。この際、スイッチング素子Ｓ１がオン状態になると、上記コンデンサＣ１の他方の電極に生じた電圧がコイルＬ１及びダイオードＤ１を介して電源ライン２上に印加される。スイッチング素子Ｓ２は上記スイッチング信号ＳＷ２に応じてオンオフ制御される。この際、スイッチング素子Ｓ２がオン状態になると、上記電源ライン２上の電圧がコイルＬ２及びダイオードＤ２を介して上記コンデンサＣ１の他方の電極に印加され、コンデンサＣ１が充電される。スイッチング素子Ｓ３は、上記スイッチング信号ＳＷ３に応じてオンオフ制御される。この際、スイッチング素子Ｓ３がオン状態になると、直流電源Ｂ１が発生した電源電圧Ｖaが電源ライン２上に印加される。尚、この直流電源Ｂ１の負側電極端子は、上記接地電位Ｖｓにて接地されている。
【００１０】
かかる電源回路２１の動作により、図２に示す如き電源電圧Ｖaを最大電圧とする共振振幅Ｖ1の共振パルス電源電圧が、電源ライン２上において生成されることになる。
【００１１】
画素データパルス発生回路２２は、駆動制御回路５０から供給された１表示ライン分(ｍ個)の画素データビットＤＢ1〜ＤＢmの各々に応じて、夫々独立してオン・オフ制御されるスイッチング素子ＳＷＺ1〜ＳＷＺm、及びＳＷＺ1O〜ＳＷＺmOを有する。スイッチング素子ＳＷＺ1〜ＳＷＺmの各々は、夫々に供給された画素データビットＤＢが論理レベル「１」である場合にオン状態となり、電源ライン２上の共振パルス電源電圧を列電極Ｚ1〜Ｚmに印加する。
【００１２】
ここで、共振パルス電源電圧を発生すべくスイッチング動作するスイッチング素子Ｓ１〜Ｓ３は、実際にはＦＥＴ(Field Effect Transistor)にて構築されている。この際、スイッチング素子Ｓ２は、コンデンサＣ１の一方の電極の電位を基準電位としてスイッチング動作することになる。従って、この基準電位の変動を少なくして、スイッチングＳ２のスイッチング動作を安定させるべく、コンデンサＣ１として大容量のコンデンサを採用していた。
【００１３】
しかしながら、大容量のコンデンサは形状が大であることから、駆動装置が大規模化してしまうという問題があった。
【特許文献１】特開２００２−１５６９４１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は、小型化を図ることが可能な容量性発光素子の駆動装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明による容量性発光素子の駆動装置は、所定振幅にて電圧が変動する駆動パルスを駆動ラインを介して容量性発光素子に供給する容量性発光素子の駆動装置であって、コンデンサと、 オン状態時に前記コンデンサに蓄積されている電荷に応じた電流を前記駆動ラインに供給する第１スイッチング素子と、オン状態時に前記コンデンサの一方の電極を接地することにより前記容量性発光素子に蓄積されている電荷に応じた電流を前記駆動ラインを介して前記コンデンサの他方の電極に供給する第２スイッチング素子と、を含む共振電流路を備える。
【発明を実施するための最良の形態】
【００１６】
電荷回収用のコンデンサの一方の電極を接地することにより、容量性発光素子に蓄積されている電荷に応じた電流を上記コンデンサの他方の電極に供給して、電荷回収を為す。
【実施例】
【００１７】
図４は、本発明による駆動装置を備えたプラズマディスプレイ装置の構成を示す図である。
【００１８】
図４において、プラズマディスプレイパネルとしてのＰＤＰ１００は、Ｘ及びＹの１対にて画面の第１〜第ｎ表示ライン各々を担う行電極Ｙ1〜Ｙn及びＸ1〜Ｘnを備えている。更に、ＰＤＰ１００には、上記行電極対に直交し、かつ図示せぬ誘電体層及び放電空間を挟んで画面の第１列〜第ｍ列に対応した列電極Ｄ1〜Ｄmが形成されている。尚、１対の行電極対（Ｘ、Ｙ）と１つの列電極Ｄとの交差部に画素を担う放電セルが形成される。
【００１９】
駆動制御回路５００は、サブフィールド法に基づいてＰＤＰ１００を階調駆動すべき各種タイミング信号を生成して行電極駆動回路３００及び４００に供給する。又、駆動制御回路５００は、入力映像信号に基づく各画素毎の画素データをビット桁毎に分割して画素データビットＤＢを生成する。そして、駆動制御回路５００は、スイッチング信号ＳＷ１〜ＳＷ３と共に、上記画素データビットＤＢを１表示ライン分（ＤＢ1〜ＤＢm）ずつ列電極駆動回路２００に供給する。
【００２０】
列電極駆動回路２００は、上記スイッチング信号ＳＷ１〜ＳＷ３、及び画素データビットＤＢ1〜ＤＢmに応じて、画素データパルス（後述する）を発生してＰＤＰ１００の列電極Ｄ1〜Ｄmに印加する。行電極駆動回路３００及び４００は、駆動制御回路５００から供給された各種タイミング信号に応じて各種駆動パルス（後述する）を発生してＰＤＰ１００の行電極Ｘ及びＹに印加する。尚、サブフィールド法に基づく階調駆動では、入力映像信号における１フィールド期間を複数のサブフィールドに分割し、各サブフィールド毎に、放電セル各々に対する発光駆動を行う。
【００２１】
図５は、１つのサブフィールド内において、列電極駆動回路２００、行電極駆動回路３００及び４００が印加する駆動パルスの一例を示す図である。
【００２２】
図５に示されるように、このサブフィールドは、一斉リセット行程Ｒｃ、アドレス行程Ｗｃ、サスティン行程Ｉｃからなる。
【００２３】
一斉リセット行程Ｒｃでは、行電極駆動回路３００が図５に示されるが如きリセットパルスＲＰｘを発生して、ＰＤＰ１００の行電極Ｘ1〜Ｘn各々に印加する。更に、かかる一斉リセット行程Ｒｃでは、行電極駆動回路４００が上記リセットパルスＲＰXと同一タイミングにて図５に示されるが如きリセットパルスＲＰYを発生して、ＰＤＰ１００の行電極Ｙ1〜Ｙn各々に印加する。これらリセットパルスＲＰX及びＲＰYの印加に応じて、全ての放電セル内にはリセット放電が生起され、各放電セル内には一様に壁電荷が形成される。
【００２４】
アドレス行程Ｗｃでは、行電極駆動回路４００が図５に示されるが如き走査パルスＳＰを発生し、これを図５に示す如くＰＤＰ１００の行電極Ｙ1〜Ｙn各々に順次印加して行く。更に、かかるアドレス行程Ｗｃでは、列電極駆動回路２００が各走査パルスＳＰの印加タイミングに同期して、上記画素データビットＤＢ1〜ＤＢm各々の論理レベルに対応したパルス電圧を有するｍ個の画素データパルスＤＰを生成して列電極Ｄ1〜Ｄm各々に印加する。例えば、列電極駆動回路２００は、先ず、図５に示す如く、行電極Ｙ1に印加された走査パルスＳＰのタイミングに同期させて、第１表示ラインに対応したｍ個の画素データパルスＤＰを列電極Ｄ1〜Ｄm各々に印加する。次に、図５に示す如く、行電極Ｙ2に印加された走査パルスＳＰのタイミングに同期させて、第２表示ラインに対応したｍ個の画素データパルスＤＰを列電極Ｄ1〜Ｄm各々に印加する。アドレス行程Ｗｃでは、走査パルスＳＰと同時に高電圧の画素データパルスが印加された放電セルにて選択的に消去放電が生起され、その放電セル内に形成されていた壁電荷が消滅する。一方、走査パルスＳＰが印加されたものの低電圧の画素データパルスが印加された放電セルでは上記消去放電は生起されず、壁電荷が残留する。
【００２５】
サスティン行程Ｉｃでは、行電極駆動回路３００及び４００各々が、図５に示す如く交互に繰り返しサスティンパルスＩＰX及びＩＰYを生成して行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに印加する。これらサスティンパルスＩＰX及びＩＰYが印加される度に、壁電荷が残留している放電セルにおいてサスティン放電が生起され、その放電に伴う発光状態が維持される。
【００２６】
図６は、上述した如き画素データパルスを発生する列電極駆動回路２００の内部構成を示す図である。
【００２７】
図６に示すように、列電極駆動回路２００は、所定の振幅を有する共振パルス電源電圧を発生する電源回路２１０と、かかる共振パルス電源電圧に基づいて画素データパルスを発生する画素データパルス発生回路２２０から構成される。
【００２８】
電源回路２１０におけるスイッチング素子Ｓ１〜Ｓ３はＦＥＴ(Field Effect Transistor)である。スイッチング素子Ｓ３のソース電極は直流電源Ｂ１の正電極端子に接続されており、そのドレイン電極は駆動ライン２に接続されている。又、スイッチング素子Ｓ３のゲート電極には上記スイッチング信号ＳＷ３が供給されている。スイッチング素子Ｓ３は、スイッチング信号ＳＷ３が論理レベル０である場合にはオフ状態となる一方、論理レベル１である場合にはオン状態となって直流電源Ｂ１にて生成された電源電圧Ｖａを駆動ライン２上に印加する。
【００２９】
スイッチング素子Ｓ１のソース電極は接地電位Ｖｓに設定されており、そのドレイン電極はダイオードＤ１のアノード電極に接続されている。又、スイッチング素子Ｓ１のゲート電極には上記スイッチング信号ＳＷ１が供給されている。スイッチング素子Ｓ２のソース電極は接地電位Ｖｓに設定されており、そのドレイン電極はダイオードＤ２のカソード電極に接続されている。又、スイッチング素子Ｓ２のゲート電極には上記スイッチング信号ＳＷ２が供給されている。ダイオードＤ１のカソード電極及びダイオードＤ２のアノード電極は共にコンデンサＣＦの一方の電極に接続されている。コンデンサＣＦの他方の電極にはコイルＬＦの一方の電極が接続されている。コイルＬＦの他方の電極は駆動ライン２に接続されている。
【００３０】
尚、上記スイッチング素子Ｓ１及びダイオードＤ１からなる電流路が放電電流路となり、上記スイッチング素子Ｓ２及びダイオードＤ２からなる電流路が充電電流路となる。
【００３１】
図７は、駆動制御回路５００が電源回路２１０のスイッチング素子Ｓ１〜Ｓ３各々に供給するスイッチング信号ＳＷ１〜ＳＷ３を示す図である。
【００３２】
図７において、駆動制御回路５００は、先ず、論理レベル１のスイッチング信号ＳＷ１をスイッチング素子Ｓ１に供給すると共に、論理レベル０のスイッチング信号ＳＷ２及びＳＷ３をスイッチング素子Ｓ２及びＳ３に夫々供給する（駆動行程Ｇ１）。かかる駆動行程Ｇ１の実行に応じてスイッチング素子Ｓ１がオン状態となり、コンデンサＣＦに充電されていた電荷が放電し、この放電に伴う電流がコイルＬＦを介して駆動ライン２上に流れ込む。
【００３３】
次に、駆動制御回路５００は、スイッチング信号ＳＷ１を論理レベル０に切り替えると共に、スイッチング信号ＳＷ３を論理レベル１に切り替える（駆動行程Ｇ２）。かかる駆動行程Ｇ２の実行に応じてスイッチング素子Ｓ１〜Ｓ３の内のＳ３のみがオン状態となり、直流電源Ｂ１が発生した電源電圧Ｖａが駆動ライン２上に印加される。つまり、この間、駆動ライン２上の電圧は電源電圧Ｖａに固定される。
【００３４】
次に、駆動制御回路５００は、スイッチング信号ＳＷ２を論理レベル１に切り替えると共に、スイッチング信号ＳＷ３を論理レベル０に切り替える（駆動行程Ｇ３）。駆動行程Ｇ３の実行に応じてスイッチング素子Ｓ１〜Ｓ３の内のＳ２のみがオン状態となり、コンデンサＣＦの一方の電極が接地電位Ｖｓに設定される。これにより、駆動ライン２からコイルＬＦを介してコンデンサＣＦに電流が流れ込み、コンデンサＣＦが充電される。
【００３５】
駆動制御回路５００は、上記駆動行程Ｇ１〜Ｇ３にて示される駆動シーケンスを繰り返し実行する。尚、駆動行程Ｇ２では、スイッチング素子Ｓ１がオン状態であっても良い。
【００３６】
画素データパルス発生回路２２０には、駆動制御回路５００から供給された画素データビットＤＢ1〜ＤＢmに応じて、夫々独立してオン・オフ制御されるスイッチング素子ＳＷＺ1〜ＳＷＺm、及びＳＷＺ1O〜ＳＷＺmOが設けられている。スイッチング素子ＳＷＺ1〜ＳＷＺmの各々は、夫々に供給された画素データビットＤＢが論理レベル１である場合に限りオン状態となって、駆動ライン２上の上記共振パルス電源電圧をＰＤＰ１００の列電極Ｄ1〜Ｄmに印加する。一方、上記スイッチング素子ＳＷＺ1O〜ＳＷＺmO各々は、夫々、画素データビットＤＢが論理レベル０である場合に限りオン状態となって、列電極Ｄを接地電位Ｖｓに設定する。
【００３７】
以下に、図６に示す列電極駆動回路２００の動作について図８(ａ)〜図８(ｃ)を参照しつつ説明する。
【００３８】
尚、図８(ａ)〜図８(ｃ)の各々は、ＰＤＰ１００の第ｉ列(ｉは１〜ｍ)における第１〜第７表示ラインまでの画素データパルスＤＰの生成動作を抜粋して示すものである。
【００３９】
この際、図８(ａ)は、第１〜第７表示ライン各々の第ｉ列に対応した画素データビットＤＢのビット系列が、
［１、０、１、０、１、０、１］
なる場合における駆動ライン２上の共振パルス電源電圧の推移を示す図である。  又、図８(ｂ)は、第１〜第７表示ライン各々の第ｉ列に対応した画素データビットＤＢのビット系列が、
［１、１、１、１、１、１、１］
なる場合における駆動ライン２上の共振パルス電源電圧の推移を示す図である。  又、図８(ｃ)は、第１〜第７表示ライン各々の第ｉ列に対応した画素データビットＤＢのビット系列が、
［０、０、０、０、０、０、０］
なる場合における駆動ライン２上の共振パルス電源電圧の推移を示す図である。
【００４０】
先ず、図８(ａ)に示す如く第１〜第７表示ライン各々の第ｉ列に対応した画素データビットＤＢのビット系列が［１、０、１、０、１、０、１］である場合、スイッチング素子ＳＷＺi及びＳＷＺi0は、オン状態及びオフ状態の反転を繰り返す。この際、駆動行程Ｇ１では、スイッチング素子Ｓ１〜Ｓ３の内のスイッチング素子Ｓ１のみがオン状態となり、図６に示す如きコンデンサＣＦに蓄えられていた電荷が放電される。ここで、スイッチング素子ＳＷＺiがオン状態にあると、コンデンサＣＦの放電に伴う放電電流が、スイッチング素子Ｓ１及びダイオードＤ１からなる放電電流路、コンデンサＣＦ、コイルＬＦ、駆動ライン２、及びスイッチング素子ＳＷＺiを介してＰＤＰ１００の列電極Ｄiに流れ込む。すると、列電極Ｄiに寄生する負荷容量Ｃ0が充電され、この負荷容量Ｃ0内に電荷の蓄積が為される。この際、コイルＬＦ及び負荷容量Ｃ0の共振作用により、駆動ライン２上の電圧は徐々に上昇し、この電圧上昇部分が上記共振パルス電源電圧のフロントエッジ部となる。次に、駆動行程Ｇ２が実施されると、スイッチング素子Ｓ１〜Ｓ３の内のスイッチング素子Ｓ３のみがオン状態となり、直流電源Ｂ１による電源電圧Ｖaがスイッチング素子Ｓ３を介して駆動ライン２上に印加される。かかる電圧印加により、列電極Ｄiに寄生する負荷容量Ｃ0が充電されて電荷の蓄積が為される。次に、駆動行程Ｇ３が実施されると、スイッチング素子Ｓ１〜Ｓ３の内のスイッチング素子Ｓ２のみがオン状態となり、コンデンサＣＦの一方の電極が接地電位Ｖｓに設定される。これにより、ＰＤＰ１００の負荷容量Ｃ0が放電を開始して、その放電電流が、列電極Ｄi、スイッチング素子ＳＷＺi、駆動ライン２、コイルＬＦ、コンデンサＣＦ、ダイオードＤ２及びスイッチング素子Ｓ２なる電流路に流れ、コンデンサＣＦが充電を開始する。すなわち、ＰＤＰ１００の負荷容量Ｃ0内に蓄積された電荷がコンデンサＣＦに回収されて行くのである。このとき、コイルＬＦ及び負荷容量Ｃ0にて決定する時定数により、駆動ライン２上の電圧は徐々に低下する。この際、上述した如き駆動ライン２上での緩やかな電圧低下部分が、上記共振パルス電源電圧のリアエッジ部となる。
【００４１】
そして、かかる駆動行程Ｇ３の終了後、上記駆動行程Ｇ１〜Ｇ３なる動作が繰り返し実施される。
【００４２】
ここで、図８(ａ)においては、第２サイクルＣＹＣ２、第４サイクルＣＹＣ４、及び第６サイクルＣＹＣ６の各々では、スイッチング素子ＳＷＺiがオフ状態にある。よって、第２、第４、及び第６表示ライン各々に対応した画素データパルスＤＰ2i、ＤＰ4i、ＤＰ6iとして低電圧(０ボルト)が列電極Ｄiに印加されることになる。又、これら偶数のサイクルＣＹＣでは、スイッチング素子ＳＷＺi0がオン状態にあるので、ＰＤＰ１００の負荷容量Ｃ0に残存していた電荷が列電極Ｄi及びスイッチング素子ＳＷＺi0なる電流路を介して回収される。よって、例えば、第２サイクルＣＹＣ２が終了し、次の第３サイクルＣＹＣ３が開始された直後のスイッチング素子ＳＷＺiがオフ状態からオン状態に切り替わった時には、図８(ａ)に示す如く駆動ライン２上の電圧は、ほぼ０ボルトになる。
【００４３】
すなわち、１列上での画素データビットＤＢによるビット系列が［１、０、１、０、１、０、１］の如く各表示ライン毎に反転している場合には、図８(ａ)に示す如く、電源電圧Ｖaを最大電圧とする共振振幅Ｖ1の共振パルス電源電圧が駆動ライン２上に印加されるのである。
【００４４】
一方、１列上での画素データビットＤＢによるビット系列が［１、１、１、１、１、１、１］の如く各表示ラインで連続して論理レベル１となる場合には、図８(ｂ)に示す如く、スイッチング素子ＳＷＺiはオン状態、ＳＷＺi0がオフ状態固定になる。すなわち、この間、図８(ａ)の場合とは異なり、列電極Ｄi及びスイッチング素子ＳＷＺi0なる電流路による電荷回収が為されない。よって、駆動行程Ｇ３で回収しきれなかった電荷が徐々にＰＤＰ１００の負荷容量Ｃ0内に蓄積されて行く。その結果、駆動ライン２上に印加された共振パルス電源電圧は、図８（ｂ）に示す如く最大電圧である電源電圧Ｖaを維持しつつその共振振幅Ｖ1が徐々に小となり、これがそのまま高電圧の画素データパルスＤＰ1i〜ＤＰ7iとして列電極Ｄiに印加される。
【００４５】
すなわち、１列上での画素データビットＤＢによるビット系列が連続して論理レベル１となる場合には列電極Ｄに印加すべき電圧をパルス状にする必要は無いので、この際、図８(ｂ)に示す如く駆動ライン２上において共振パルス電源電圧の共振振幅Ｖ1をその最大電圧（電源電圧Ｖa）を維持したまま小にするのである。従って、この際、上述した如き共振作用に伴う充放電動作が実施されなくなるので、無効電力の抑制が為される。
【００４６】
又、１列上での画素データビットＤＢによるビット系列が［０、０、０、０、０、０、０］の如く各表示ラインで連続して論理レベル０である場合には、図８(ｃ)に示す如く、スイッチング素子ＳＷＺiがオフ状態固定になる。従って、この間、スイッチング素子ＳＷＺi0を介しての電荷回収が為されないので、コンデンサＣＦにて回収しきれなかった電荷が徐々に寄生容量Ｃeに蓄積される。これにより、駆動ライン２上の共振パルス電源電圧は、図８（ｃ）に示す如くその最大電圧（電源電圧Ｖa）を維持しつつ共振振幅Ｖ1が徐々に小となる。
【００４７】
すなわち、１列上での画素データビットＤＢによるビット系列が連続して論理レベル０となる場合にも列電極Ｄに印加すべき電圧をパルス状にする必要は無いので、図８(ｃ)に示す如く、駆動ライン２上に印加する共振パルス電源電圧の振幅を抑えて直流化するようにしたのである。従って、この際、上述した如き共振作用に伴う充放電動作が実施されなくなるので、無効電力の抑制が為される。
【００４８】
ここで、図６に示す電源回路２１０によれば、スイッチング素子Ｓ２は、常に接地電位Ｖｓに基づく閾値にてオン状態／オフ状態のスイッチング動作が為されるので、コンデンサＣＦの両極間の電圧の変動に拘わらずに正しく動作することになる。よって、スイッチング素子Ｓ２による確実なスイッチング動作を保証する為にコンデンサＣＦを大容量化する必要がなくなるので、駆動装置の小型化を図ることが可能となる。
【００４９】
尚、図６において、コンデンサＣＦ及びコイルＬＦ各々の接続位置を互いに入れ替えても良い。すなわち、コイルＬＦ及びコンデンサＣＦ各々の一方の電極同士を接続し、コンデンサＣＦの他方の電極を駆動ライン２、コイルＬＦの他方の電極をダイオードＤ１（Ｄ２）に夫々接続するのである。
【００５０】
又、図６において、スイッチング素子Ｓ１及びダイオードＤ１各々の接続位置を互いに入れ替えても良い。
【００５１】
又、図６に示すコイルＬＦを、図９に示す如く、放電電流路側のコイルＬＦ１と充電電流路側のコイルＬＦ２とに分割して構築するようにしても良い。尚、図９において、スイッチング素子Ｓ１、ダイオードＤ１及びコイルＬＦ１各々の接続位置を互いに入れ替えても良く、同様にダイオードＤ２及びコイルＬＦ２各々の接続位置を互いに入れ替えても良い。
【００５２】
又、電源回路２１０としては、図６に示す如き回路構成に代わり図１０に示す如き回路構成を採用しても良い。
【００５３】
図１０に示される電源回路２１０では、スイッチング素子Ｓ２のソース電極が接地電位Ｖｓに設定されており、そのドレイン電極はコンデンサＣＦの一方の電極に接続されている。コンデンサＣＦの他方の電極にはスイッチング素子Ｓ１のソース電極が接続されている。スイッチング素子Ｓ１のドレイン電極はコイルＬＦの一方の電極に接続されている。コイルＬＦの他方の電極には駆動ライン２が接続されている。スイッチング素子Ｓ３のソース電極は直流電源Ｂ１の正電極端子に接続されており、そのドレイン電極は駆動ライン２に接続されている。尚、図１０において、コイルＬＦ、スイッチング素子Ｓ１及びコンデンサＣＦ各々の接続位置を互いに入れ替えても良い。
【００５４】
又、図９に示す電源回路２１０内に、駆動ライン２を強制的に接地電位に設定する為のスイッチング素子を設けるようにしても良い。
【００５５】
図１１は、かかる点に鑑みて為された電源回路２１０の他の回路構成を示す図である。
【００５６】
図１１において、スイッチング素子Ｓ４を除く他の構成、つまりスイッチング素子Ｓ１〜Ｓ３、コンンデンサＣＦ、コイルＬＦ、ダイオードＤ１及びＤ２なる回路構成は図９に示されるものと同一である。スイッチング素子Ｓ４は、そのソース電極が接地電位Ｖｓに設定されており、ドレイン電極が駆動ライン２に接続されている。駆動制御回路５００は、スイッチング素子Ｓ４のゲート電極にスイッチング信号ＳＷ４を供給する。スイッチング素子Ｓ４は、論理レベル０のスイッチング信号ＳＷ４が供給された場合にはオフ状態になる。一方、論理レベル１のスイッチング信号ＳＷ４が供給された場合、スイッチング素子Ｓ４はオン状態となり、駆動ライン２を接地電位Ｖｓに設定する。
【００５７】
図１２は、駆動制御回路５００が電源回路２１０のスイッチング素子Ｓ１〜Ｓ４各々に供給するスイッチング信号ＳＷ１〜ＳＷ４を示す図である。
【００５８】
図１２において、駆動制御回路５００は、先ず、論理レベル１のスイッチング信号ＳＷ１をスイッチング素子Ｓ１に供給すると共に、論理レベル０のスイッチング信号ＳＷ２〜ＳＷ４をスイッチング素子Ｓ２〜Ｓ４に夫々供給する（駆動行程Ｇ１）。かかる駆動行程Ｇ１の実行に応じてスイッチング素子Ｓ１〜Ｓ４の内のＳ１のみがオン状態となり、コンデンサＣＦに充電されていた電荷が放電する。この際、放電に伴う電流がコイルＬＦを介して駆動ライン２上に流れ込むので、図１２に示す如く駆動ライン２上の電圧は徐々に上昇する。かかる電圧上昇部分が共振パルス電源電圧のフロントエッジ部となる。
【００５９】
次に、駆動制御回路５００は、スイッチング信号ＳＷ３を論理レベル１に切り替える（駆動行程Ｇ２）。かかる駆動行程Ｇ２の実行に応じてスイッチング素子Ｓ３がオン状態となり、直流電源Ｂ１が発生した電源電圧Ｖａが駆動ライン２上に印加される。つまり、この間、駆動ライン２上の電圧は電源電圧Ｖａに固定され、これが共振振幅Ｖ1を有する共振パルス電源電圧の最大電圧となる。
【００６０】
次に、駆動制御回路５００は、スイッチング信号ＳＷ１及びＳＷ３を論理レベル０に切り替えると共にスイッチング信号ＳＷ２を論理レベル１に切り替える（駆動行程Ｇ３）。駆動行程Ｇ３の実行に応じてスイッチング素子Ｓ１〜Ｓ４の内のＳ２のみがオン状態となり、コンデンサＣＦの一方の電極が接地電位Ｖｓに設定される。これにより、駆動ライン２からコイルＬＦを介してコンデンサＣＦに電流が流れ込み、コンデンサＣＦが充電される。コンデンサＣＦの充電動作により、駆動ライン２上の電圧は図１２に示す如く徐々に低下する。かかる電圧低下部分が共振パルス電源電圧のリアエッジ部となる。
【００６１】
次に、駆動制御回路５００は、スイッチング信号ＳＷ２を論理レベル０に切り替えると共にスイッチング信号ＳＷ４を論理レベル１に切り替える（駆動行程Ｇ４）。駆動行程Ｇ４の実行に応じてスイッチング素子Ｓ１〜Ｓ４の内のＳ４のみがオン状態となり、駆動ライン２は接地電位Ｖｓ（０ボルト）に設定される。
【００６２】
駆動制御回路５００は、上記駆動行程Ｇ１〜Ｇ４にて示される駆動シーケンスを繰り返し実行する。この間、論理レベル１の画素データビットＤＢiが供給されると、図１２に示すように、駆動ライン２上の共振パルス電源電圧がそのまま高電圧の画素データパルスＤＰとして列電極Ｄiに印加される。一方、論理レベル０の画素データビットＤＢiが供給されると接地電位Ｖｓ（０ボルト）が低電圧の画素データパルスＤＰとして列電極Ｄiに印加される。
【００６３】
尚、図１１に示されるスイッチング素子Ｓ４を図１０に示される電源回路２１０に搭載しても良い。
【００６４】
又、図１２において、駆動行程Ｇ２ではスイッチング素子Ｓ１がオン状態であっても良く、駆動行程Ｇ４ではスイッチング素子Ｓ２がオン状態であっても良い。
【００６５】
又、上記実施例においては、上記電源回路２１０の如き共振パルス電源電圧を発生する電源回路を列電極駆動回路２００内において採用したが、このような共振パルス電源電圧を発生する電源回路を行電極駆動回路３００又は４００内において採用しても良い。
【００６６】
図１３は、かかる点に鑑みて為された行電極駆動回路３００の内部構成の一例を示す図である。
【００６７】
図１３において、スイッチング素子Ｓ１１〜Ｓ１４はＦＥＴ(Field Effect Transistor)である。スイッチング素子Ｓ１１のソース電極は接地電位Ｖｓに設定されており、そのドレイン電極はダイオードＤ１１のアノード電極に接続されている。又、スイッチング素子Ｓ１１のゲート電極には、駆動制御回路５００から送出されたスイッチング信号ＳＷ１１が供給されている。スイッチング素子Ｓ１２のソース電極は接地電位Ｖｓに設定されており、そのドレイン電極はダイオードＤ１２のカソード電極に接続されている。又、スイッチング素子Ｓ１２のゲート電極には駆動制御回路５００から送出されたスイッチング信号ＳＷ１２が供給されている。ダイオードＤ１１のカソード電極及びダイオードＤ１２のアノード電極は共にコンデンサＣＦ０の一方の電極に接続されている。コンデンサＣＦ０の他方の電極にはコイルＬＦ０の一方の電極が接続されている。コイルＬＦ０の他方の電極はＰＤＰ１００の行電極Ｘiに接続されている。スイッチング素子Ｓ１３のソース電極は直流電源Ｂ２の正電極端子に接続されており、そのドレイン電極は行電極Ｘiに接続されている。又、スイッチング素子Ｓ１３のゲート電極には駆動制御回路５００から送出されたスイッチング信号ＳＷ１３が供給されている。スイッチング素子Ｓ１３は、スイッチング信号ＳＷ１３が論理レベル０である場合にはオフ状態となる一方、論理レベル１である場合にはオン状態となり上記直流電源Ｂ２にて生成された電源電圧Ｖhを行電極Ｘiに印加する。スイッチング素子Ｓ１４は、そのソース電極が接地電位Ｖｓに設定されており、ドレイン電極が行電極Ｘiに接続されている。駆動制御回路５００は、スイッチング素子Ｓ１４のゲート電極にスイッチング信号ＳＷ１４を供給する。スイッチング素子Ｓ１４は、論理レベル０のスイッチング信号ＳＷ１４が供給された場合にはオフ状態になる。一方、論理レベル１のスイッチング信号ＳＷ１４が供給された場合、スイッチング素子Ｓ１４はオン状態となり、行電極Ｘiを接地電位Ｖｓに設定する。
【００６８】
図１４は、図１３に示される行電極駆動回路３００を駆動すべく駆動制御回路５００から供給されるスイッチング信号ＳＷ１１〜ＳＷ１４のシーケンスを示す図である。
【００６９】
駆動制御回路５００は、先ず、論理レベル１のスイッチング信号ＳＷ１１をスイッチング素子Ｓ１１に供給すると共に、論理レベル０のスイッチング信号ＳＷ１２〜ＳＷ１４をスイッチング素子Ｓ１２〜Ｓ１４に夫々供給する（駆動行程Ｇ１１）。かかる駆動行程Ｇ１１の実行に応じてスイッチング素子Ｓ１１〜Ｓ１４の内のＳ１１のみがオン状態となり、コンデンサＣＦ０に充電されていた電荷が放電する。この際、放電に伴う電流がコイルＬＦ０を介して行電極Ｘi上に流れ込むので、図１４に示す如く行電極Ｘi上の電圧は徐々に上昇する。かかる電圧上昇部分が図５に示す如きサスティンパルスＩＰXのフロントエッジ部となる。
【００７０】
次に、駆動制御回路５００は、スイッチング信号ＳＷ１３を論理レベル１に切り替える（駆動行程Ｇ１２）。かかる駆動行程Ｇ１２の実行に応じてスイッチング素子Ｓ１３がオン状態となり、直流電源Ｂ２が発生した電源電圧Ｖhが行電極Ｘiに印加されてＰＤＰ１００の負荷容量Ｃ0が充電される。この間、行電極Ｘi上の電圧は電源電圧Ｖhに固定され、これがサスティンパルスＩＰXのパルス電圧となる。
【００７１】
次に、駆動制御回路５００は、スイッチング信号ＳＷ１１及びＳＷ１３を論理レベル０に切り替えると共にスイッチング信号ＳＷ１２を論理レベル１に切り替える（駆動行程Ｇ１３）。駆動行程Ｇ１３の実行に応じてスイッチング素子Ｓ１１〜Ｓ１４の内のＳ１２のみがオン状態となり、ＰＤＰ１００の負荷容量Ｃ0が放電を開始する。この際、行電極Ｘi、コイルＬＦ０、コンデンサＣＦ０、ダイオードＤ１２、スイッチング素子Ｓ１２なる電流路に放電電流が流れ込み、コンデンサＣＦが充電を開始する。すなわち、ＰＤＰ１００の負荷容量Ｃ0内に蓄積された電荷がコンデンサＣＦ０に回収されて行くのである。このとき、コイルＬＦ０及び負荷容量Ｃ0にて決定する時定数により、行電極Ｘi上の電圧は徐々に低下する。この緩やかな電圧低下部分がサスティンパルスＩＰXのリアエッジ部となる。
【００７２】
次に、駆動制御回路５００は、スイッチング信号ＳＷ１２を論理レベル０に切り替えると共にスイッチング信号ＳＷ１４を論理レベル１に切り替える（駆動行程Ｇ１４）。駆動行程Ｇ１４の実行に応じてスイッチング素子Ｓ１１〜Ｓ１４の内のＳ１４のみがオン状態となり、行電極Ｘiは接地電位Ｖｓ（０ボルト）に設定される。
【００７３】
駆動制御回路５００は、上記駆動行程Ｇ１１〜Ｇ１４にて示される駆動シーケンスを繰り返し実行することにより行電極Ｘにて、サスティンパルスＩＰXを繰り返し発生させる。
【００７４】
尚、図１３に示されるコイルＬＦ０を、図１５に示す如く、放電電流路側のコイルＬＦ０１と充電電流路側のコイルＬＦ０２とに分割して構築するようにしても良い。
【００７５】
又、行電極駆動回路３００としては、図１３に示される回路構成に代わり図１６に示す如き回路構成を採用しても良い。
【００７６】
図１６に示される行電極駆動回路３００では、スイッチング素子Ｓ１１のソース電極が接地電位Ｖｓに設定されており、そのドレイン電極はコンデンサＣＦ０の一方の電極に接続されている。コンデンサＣＦ０の他方の電極はコイルＬＦ０の一方の電極に接続されている。スイッチング素子Ｓ１２のソース電極はコイルＬＦ０の他方の電極に接続されており、そのドレイン電極はＰＤＰ１００の行電極Ｘiに接続されている。尚、スイッチング素子Ｓ３及びＳ４の構成は、図１３に示されるものと同一である。
【００７７】
又、図１１に示される電源回路２１０に設けられているスイッチング素子Ｓ１、ダイオードＤ１及びＤ２を削除して、電源回路２１０を図１７に示す如き回路構成に変形しても良い。
【００７８】
図１８は、図１７に示す電源回路２１０を駆動すべく駆動制御回路５００がスイッチング素子Ｓ２〜Ｓ４各々に供給するスイッチング信号ＳＷ２〜ＳＷ４、並びに、論理レベル１の画素データビットＤＢに応じて為されるスイッチング素子ＳＷＺi及びＳＷＺiO各々のオン・オフ制御タイミングを示す図である。
【００７９】
図１８において、駆動制御回路５００は、先ず、論理レベル０のスイッチング信号ＳＷ２〜ＳＷ４を供給することによりスイッチング素子Ｓ２〜Ｓ４を全てオフ状態に設定する（駆動行程Ｇ１）。この間、スイッチング素子ＳＷＺiがオン状態、ＳＷＺiOがオフ状態に設定されるので、コンデンサＣＦに充電されていた電荷が放電し、放電に伴う電流が駆動ライン２上に流れ込み、駆動ライン２上の電圧は図１８に示す如く徐々に上昇する。かかる電圧上昇部分が共振パルス電源電圧のフロントエッジ部となる。
【００８０】
次に、駆動制御回路５００は、スイッチング信号ＳＷ３を論理レベル１に切り替え、スイッチング素子Ｓ３をオン状態に設定する（駆動行程Ｇ２）。かかる駆動行程Ｇ２の実行に応じて、直流電源Ｂ１が発生した電源電圧Ｖａが駆動ライン２上に印加される。つまり、この間、駆動ライン２上の電圧は電源電圧Ｖａに固定され、これが共振振幅Ｖ1を有する共振パルス電源電圧の最大電圧となる。
【００８１】
次に、駆動制御回路５００は、スイッチング信号ＳＷ３を論理レベル０に切り替えると共にスイッチング信号ＳＷ２を論理レベル１に切り替える。更に、駆動制御回路５００は、スイッチング素子ＳＷＺiをオン状態からオフ状態に切り替える（駆動行程Ｇ３）。駆動行程Ｇ３への遷移に応じて、スイッチング素子Ｓ２のみがオン状態となり、コンデンサＣＦの一方の電極が接地電位Ｖｓに設定される。これにより、駆動ライン２からコイルＬＦを介してコンデンサＣＦに電流が流れ込み、コンデンサＣＦが充電される。コンデンサＣＦの充電動作により、駆動ライン２上の電圧は図１８に示す如く徐々に低下する。かかる電圧低下部分が共振パルス電源電圧のリアエッジ部となる。
【００８２】
次に、駆動制御回路５００は、スイッチング信号ＳＷ２を論理レベル０に切り替えると共にスイッチング信号ＳＷ４を論理レベル１に切り替える。更に、駆動制御回路５００は、スイッチング素子ＳＷＺiOをオン状態に切り替える（駆動行程Ｇ４）。駆動行程Ｇ４の実行に応じてスイッチング素子Ｓ４及びＳＷＺiOがオン状態となり、駆動ライン２は接地電位Ｖｓ（０ボルト）に設定される。
【００８３】
又、電源回路２１０としては、図１７に示されるスイッチング素子Ｓ４を削除した図１９に示す如き回路構成を採用しても良い。
【００８４】
図２０は、図１９に示す電源回路２１０及び画素データパルス発生回路２２０における内部動作の一例を示す図である。
【００８５】
尚、図２０に示す一例では、［１、１、１、１、０、１］なるビット系列の画素データビットＤＢ1に応じて、画素データパルス発生回路２２０内のスイッチング素子ＳＷＺ1及びＳＷＺ1Oにおいて為される動作を抜粋して示している。
【００８６】
図２０に示すように、駆動制御回路５００は、先ず、所定の第１期間に亘り電源回路２１０のスイッチング素子Ｓ２及びＳ３を共にオフ状態に設定する（駆動行程Ｇ１）。次に、駆動制御回路５００は、所定の第２期間に亘りスイッチング素子Ｓ２及びＳ３の内のＳ３のみをオン状態に設定する（駆動行程Ｇ２）。そして、駆動制御回路５００は、所定の第１期間に亘りスイッチング素子Ｓ２及びＳ３の内のＳ２のみをオン状態に設定する（駆動行程Ｇ３）。駆動制御回路５００は、上記駆動行程Ｇ１〜Ｇ３なる一連のスイッチングシーケンスを、画素データビットＤＢによるビット系列中の各ビットに対応させて繰り返し実行する。
【００８７】
スイッチング素子ＳＷＺ1Oは、画素データビットＤＢ1が論理レベル１である場合には駆動行程Ｇ１〜Ｇ３の実行期間中に亘りオフ状態に設定され、論理レベル０である場合にはオン状態に設定される。スイッチング素子ＳＷＺ1は、画素データビットＤＢ1が論理レベル０である場合には駆動行程Ｇ１〜Ｇ３の実行期間中に亘りオフ状態に設定される。一方、画素データビットＤＢ1が論理レベル１である場合には、スイッチング素子ＳＷＺ1は、駆動行程Ｇ１及びＧ２の実行期間中に亘りオン状態に設定され、駆動行程Ｇ３の実行期間中に亘りオフ状態に設定される。
【００８８】
この際、画素データビットＤＢ1が論理レベル１であると、駆動行程Ｇ１では、スイッチング素子Ｓ２、Ｓ３、ＳＷＺ1及びＳＷＺ1Oの内のスイッチング素子ＳＷＺ1のみがオン状態となる。これにより、コンデンサＣＦに蓄えられていた電荷が放電され、その放電に伴う放電電流がコイルＬＦ、駆動ライン２、及びスイッチング素子ＳＷＺ1を介してＰＤＰ１００の列電極Ｄ1に流れ込む。すると、列電極Ｄ1に寄生する負荷容量Ｃ0が充電され、この負荷容量Ｃ0内に電荷の蓄積が為される。この際、コイルＬＦ及び負荷容量Ｃ0の共振作用により、図２０に示す如く列電極Ｄ1上の電圧が徐々に上昇する。ここで、共振の半周期に相当する期間が経過する直前に駆動制御回路５００は、駆動行程Ｇ２の実行に移る。駆動行程Ｇ２では、スイッチング素子Ｓ２、Ｓ３、ＳＷＺ1及びＳＷＺ1Oの内のスイッチング素子Ｓ３及びＳＷＺ1のみがオン状態となる。この間、直流電源Ｂ１による電源電圧Ｖaがスイッチング素子Ｓ３及びＳＷＺ1を介して列電極Ｄ1に直接印加される。かかる電圧印加により、ＰＤＰ１００の列電極Ｄ1に寄生する負荷容量Ｃ0が引き続き充電される。そして、駆動行程Ｇ３が実施されると、スイッチング素子Ｓ２、Ｓ３、ＳＷＺ1及びＳＷＺ1Oの内のスイッチング素子Ｓ２のみがオン状態となり、コンデンサＣＦの一方の電極が接地電位Ｖｓに設定される。これにより、ＰＤＰ１００の負荷容量Ｃ0が放電を開始して、その放電電流が、列電極Ｄ1、スイッチング素子ＳＷＺ1、駆動ライン２、コイルＬＦ、コンデンサＣＦ及びスイッチング素子Ｓ２なる電流路に流れ、コンデンサＣＦが充電を開始する。すなわち、ＰＤＰ１００の負荷容量Ｃ0内に蓄積された電荷がコンデンサＣＦに回収されて行くのである。このとき、コイルＬＦ及び負荷容量Ｃ0にて決定する時定数により、図２０に示す如く列電極Ｄ1上の電圧が徐々に低下する。
【００８９】
一方、画素データビットＤＢ1が論理レベル０である場合には、スイッチング素子ＳＷＺ1Oがオン状態となって列電極Ｄ1が接地されるので、この間、列電極Ｄ1上の電圧は図２０に示す如く０ボルト一定となる。
【００９０】
ここで、図１９に示す電源回路２１０内には、駆動ライン２を強制的に接地するスイッチング素子Ｓ４が設けられていない。よって、１列上での画素データビットＤＢによるビット系列が連続して論理レベル１となる場合には、例えば列電極Ｄ1及びスイッチング素子ＳＷＺ10なる電流路による電荷消費が為されない。従って、駆動行程Ｇ３にてコンデンサＣＦ内に回収しきれなかった電荷が徐々にＰＤＰ１００の負荷容量Ｃ0内に蓄積されて行く。その結果、列電極Ｄ上に印加された高電圧の画素データパルスは、図２０に示す如く、最大電圧としての電源電圧Ｖaを維持しつつその共振振幅Ｖ1が徐々に小となる。
【図面の簡単な説明】
【００９１】
【図１】表示パネルとしてプラズマディスプレイパネルを搭載したプラズマディスプレイ装置の概略構成を示す図である。
【図２】図１に示される駆動制御回路５０が列電極駆動回路２０に供給するスイッチング信号ＳＷ１〜ＳＷ３と、列電極駆動回路２０の内部動作とを表す図である。
【図３】列電極駆動回路２０の内部構成を示す図である。
【図４】本発明による駆動装置を搭載したプラズマディスプレイ装置の構成を示す図である。
【図５】１サブフィールド内においてＰＤＰ１００に印加される各種駆動パルスを示す図である。
【図６】図４に示される列電極駆動回路２００の内部構成を示す図である。
【図７】図４に示される駆動制御回路５００が電源回路２１０のスイッチング素子Ｓ１〜Ｓ３各々に供給するスイッチング信号ＳＷ１〜ＳＷ３を示す図である。
【図８】列電極駆動回路２００の内部動作を表す図である。
【図９】電源回路２１０の他の構成を示す図である。
【図１０】電源回路２１０の他の構成を示す図である。
【図１１】電源回路２１０の他の構成を示す図である。
【図１２】駆動制御回路５００が図１１に示される電源回路２１０のスイッチング素子Ｓ１〜Ｓ４各々に供給するスイッチング信号ＳＷ１〜ＳＷ４を示す図である。
【図１３】行電極駆動回路３００の内部構成を示す図である。
【図１４】駆動制御回路５００が図１３に示される行電極駆動回路３００のスイッチング素子Ｓ１１〜Ｓ１４各々に供給するスイッチング信号ＳＷ１１〜ＳＷ１４と、行電極駆動回路３００にて生成されるサスティンパルスとを示す図である。
【図１５】行電極駆動回路３００の他の構成を示す図である。
【図１６】行電極駆動回路３００の他の構成を示す図である。
【図１７】図１１に示される電源回路２１０の他の構成を示す図である。
【図１８】図１７に示される電源回路２１０内部の駆動タイミングを示す図である。
【図１９】図１７に示される電源回路２１０の他の構成を示す図である。
【図２０】図１９に示される列電極駆動回路２００の内部動作を表す図である。
【符号の説明】
【００９２】
100        ＰＤＰ
200        列電極駆動回路
300,400    行電極駆動回路
500        駆動制御回路
CF         コンデンサ
D1,D2      ダイオード
LF         コイル
S1〜S3     スイッチング素子
【図１】
2005025153.tif 000003
【図２】
2005025153.tif 000004
【図３】
2005025153.tif 000005
【図４】
2005025153.tif 000006
【図５】
2005025153.tif 000007
【図６】
2005025153.tif 000008
【図７】
2005025153.tif 000009
【図８】
2005025153.tif 000010
【図９】
2005025153.tif 000011
【図１０】
2005025153.tif 000012
【図１１】
2005025153.tif 000013
【図１２】
2005025153.tif 000014
【図１３】
2005025153.tif 000015
【図１４】
2005025153.tif 000016
【図１５】
2005025153.tif 000017
【図１６】
2005025153.tif 000018
【図１７】
2005025153.tif 000019
【図１８】
2005025153.tif 000020
【図１９】
2005025153.tif 000021
【図２０】
2005025153.tif 000022