(57)【要約】  【課題】  分解能が高いパイプライン型Ａ／Ｄ変換器でも消費電力の増大を抑える。  【解決手段】  パイプライン型Ａ／Ｄ変換器において、初段ステージから終段の１つ前のステージの内の隣り合う２つのステージのそれぞれのサブＤＡＣ内のオペアンプ２５を共通にする。前段のステージがサンプリング時には後段ステージのサンプルホールド部２３にスイッチＳＷ２０で接続して後段ステージのホールド動作を行い、後段ステージのサンプリング時には前段ステージのサンプルホールド部２１にスイッチＳＷ１０で接続して前段ステージのホールド動作を行うよう、そのオペアンプ２５を時分割的に切り替えて使用する。【選択図】  図２
2005252326.tif 000002
【特許請求の範囲】
【請求項１】
入力アナログ信号をサンプルホールドするサンプルホールド回路と、該サンプルホールド回路の出力側に前段からの出力アナログ信号を入力するよう縦列接続された複数のステージと、該各ステージで得られたデジタル信号を入力して演算し最終デジタル信号を出力するデジタル誤差補正回路とを具備し、
前記複数のステージの内の初段ステージから終段ステージの１つ前のステージまでの各ステージは、前記出力アナログ信号を入力しＡ／Ｄ変換してデジタル信号として前記デジタル誤差補正回路に出力するサブＡＤＣと、オペアンプをもち前記サブＡＤＣで得られたデジタル信号に応じて前記出力アナログ信号を出力するサブＤＡＣとを有し、且つ前記複数のステージの内の終段ステージは、該終段ステージの１つ前のステージの出力アナログ信号をＡ／Ｄ変換してデジタル信号として前記デジタル誤差補正回路に出力するサブＡＤＣを有するパイプライン型Ａ／Ｄ変換器において、
前記初段ステージから終段の１つ前のステージの内の縦列接続された少なくとも２つのステージの内の前記各サブＡＤＣの前記オペアンプを共通化したことを特徴とするパイプライン型Ａ／Ｄ変換器。
【請求項２】
請求項１に記載のパイプライン型Ａ／Ｄ変換器において、
前記縦列接続された少なくとも２つのステージの前段ステージ用サブＤＡＣは前段ステージ用サンプルホールド部と前記オペアンプからなり、後段ステージ用サブＤＡＣは後段サンプルホールド部と前記オペアンプからなり、
前記前段ステージ用サンプルホールド部によるサンプル時には前記後段ステージ用サンプルホールド部と前記オペアンプとでホールドを行い、前記後段ステージ用サンプルホールド部によるサンプル時には前記前段ステージ用サンプルホールド部と前記オペアンプとで前段ステージのホールドを行うことを特徴とするパイプライン型Ａ／Ｄ変換器。
【請求項３】
請求項２に記載のパイプライン型Ａ／Ｄ変換器において、
前記オペアンプは、その入力側が、スイッチにより前記前段ステージ用サンプルホールド部又は前記後段ステージ用サンプルホールド部に切り替えられることを特徴とするパイプライン型Ａ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、小ビットのＡ／Ｄ変換ステージ（以下、単に「ステージ」と呼ぶ。）を複数段縦列接続し、各ステージで得られたデジタル値を演算して最終デジタル値を得るパイプライン型Ａ／Ｄ変換器に係り、特に隣り合う２つのステージで１つのオペアンプを共有させることで、全体に含まれるオペアンプの数を削減し、低消費電力を図ったパイプライン型Ａ／Ｄ変換器に関するものである。
【従来の技術】
【０００２】
図４に、従来から使われているパイプライン型Ａ／Ｄ変換器（例えば、非特許文献１参照）の概略構成を示し、その動作を説明する。サンプルホールド回路１０に入力したアナログ信号Ｖinは、その後段に縦列接続されている複数段のステージ４０１，４０２，・・・，４０ｎ内で信号処理が行われ、また各ステージの内のサブＡＤＣ（サブＡ／Ｄ変換器）によってデジタル信号に変換される。
【０００３】
通常、多く用いられる方式においては、第１ステージ４０１から最終の第ｎステージの１つ前のステージ４０ｎ−１では、０．５ビットの冗長を持った１．５ビット（００，０１，１０）のデジタル信号Ｄout1〜Ｄoutn-1に変換され、最終ステージ４０ｎでは２ビット（００，０１，１０，１１）のデジタル信号Ｄoutnに変換される。これらのデジタル信号Ｄout1〜Ｄoutnは、デジタル誤差補正回路３０に入力される。デジタル誤差補正回路３０では、各ステージ４０１，４０２，・・・，４０ｎで変換された１．５ビットもしくは２ビットのデジタル信号Ｄout1〜Ｄoutnの値を重み付けして加算し、最終デジタル信号Ｄoutを出力する。通常のパイプライン型Ａ／Ｄの変換器は、これらの構成によって入力アナログ信号Ｖinをデジタル信号Ｄoutに変換している。
【０００４】
図５は、第１ステージ４０１に多く用いられている構成の一例の概略図である。このような構成は、第１ステージ４０１から最終の第ｎステージの１つ前のステージ４０ｎ−１内に多く用いられる。図５において、４１はサブＤＡＣ（サブＤ／Ａ変換器）であり、スイッチＳＷ１〜ＳＷ７とキャパシタＣｆ，Ｃｓからなり、入力アナログ信号Ｖinをサンプルホールドするサンプルホールド部４２とオペアンプ４３を有し、入力アナログ信号Ｖinをサンプリングしホールドする。＋Ｖref，−Ｖrefは基準電圧である。４４はサブＡＤＣ（サブＡ／Ｄ変換器）であり、入力アナログ信号Ｖinを基準電圧＋Ｖref/４，−Ｖref/４と比較するコンパレータ４５と、その結果をデコードするデコーダ４６を有する。
【０００５】
まず、サンプリング期間中には、サブＤＡＣ４１において、スイッチＳＷ１，ＳＷ３，ＳＷ４をＯＮにし、これら以外の全てのスイッチをＯＦＦにして、入力アナログ信号Ｖinの電荷をキャパシタＣｆ，Ｃｓに蓄える。また、このサンプリング期間中において、サブＡＤＣ４４のコンパレータ４５では入力アナログ信号Ｖinのレベルを基準電圧＋Ｖref/４，−Ｖref/４と比較する。
【０００６】
次に、ホールド期間中においては、サブＤＡＣ４１では、スイッチＳＷ１，ＳＷ３，ＳＷ４をＯＦＦにしてＳＷ２をＯＮにする。また、サブＡＤＣ４４では、サンプリング期間中にコンパレータ４５で比較した結果に応じてスイッチＳＷ５，ＳＷ６，ＳＷ７のいずれか１つをＯＮにする制御信号をサブＤＡＣ４１に対して出力するとともに、０．５ビットの冗長を持った１．５ビットのデジタル信号Ｄout1をデコーダ４６からデジタル誤差補正回路３０に対して出力する。すなわち、サンプリングした入力アナログ信号Ｖinに対して、次のように処理する。
Vin＞＋Vref/４の時は、スイッチＳＷ５をＯＮ、Ｄout1＝１０
−Vref/４＜Vin≦＋Vref/４の時は、スイッチＳＷ６をＯＮ、Ｄout1＝０１
Vin＜−Vref/４の時は、スイッチＳＷ７をＯＮ、Ｄout1＝００
これにより、スイッチＳＷ５，ＳＷ６，ＳＷ７によって、Ｖref、ＳＧ（＝０Ｖ)、−Ｖrefのいずれか１つがキャパシタＣｓの片端に接続される。ＳＧはシグナルグラウンドである。
【０００７】
以上により、サンプル時に蓄えられる電荷Ｑsampleと、ホールド時に蓄えられる電荷Ｑholdは、次のようになる。
Ｑsample＝Vin×(Cf＋Cs)
Ｑhold ＝Cf×Vout1＋Cs×Ref
Ｖout1はオペアンプ４３の出力電圧、Ｒefはサンプリング期間中にサブＡＤＣ４４のコンパレータ４５において、入力アナログ信号Ｖinのレベルと基準電圧＋Ｖref/４，−Ｖref/４とを比較した結果によって選択されたＶref、ＳＧ（＝０Ｖ)、−Ｖrefのいずれか１つであり、スイッチＳＷ５〜ＳＷ７で決まる。
【０００８】
ここで電荷保存則により、Ｑsample＝Ｑholdが成立するので、
Vin×(Cf+Cs)＝Cf×Vout1＋Cs×Ref
となり、Ｖout1は次の通りとなる。
Vout1＝Vin×(Cf＋Cs)/Cf−(Cs/Cf)×Ref
＝Vin×(1＋Cs/Cf)−(Cs/Cf)×Ref                  (1)
この式(1)より、入出力特性は次のようになる。
Vin＞＋Vref/4の時は                  Vout1＝Vin×(１＋Cs/Cf)−(Cs/Cf)×Vref
−Vref/4＜Vin≦＋Vref/4の時は        Vout1＝Vin×(１＋Cs/Cf)
Vin＜−Vref/4の時は                  Vout1＝Vin×(１＋Cs/Cf)＋(Cs/Cf)×Vref
【０００９】
従って、Ｃｓ＝Ｃｆとすると、入出力特性は次のようになる。
Vin＞＋Vref/4の時は                  Vout1＝２Vin−Vref
−Vref/4＜Vin≦＋Vref/4の時は        Vout1＝２Vin
Vin＜−Vref/4の時は                  Vout1＝２Vin＋Vref
【００１０】
このように、Ｃｓ＝Ｃｆとした場合の入出力特性では、出力電圧Ｖout1は入力アナログ信号Ｖinを２倍して、それからサンプリング期間中に比較したＶinのレベルに応じてＶrefを演算（減算、加算又は何もしない）したものとなり、このＶout1が次段の第２ステージ４０２の入力アナログ信号となる。
【００１１】
なお、最終ステージ４０ｎでは、前段ステージから入力する出力アナログ電圧Ｖoutn-1のレベルを基準電圧＋Ｖref/４，ＳＧ（０Ｖ），−Ｖref/４と比較して、２ビット（００，０１，１０，１１）のデジタル信号Ｄoutｎをデジタル誤差補正回路３０に対して出力する。この最終ステージ４０ｎにはサブＤＡＣは設けられていない。
【００１２】
図４に述べたステージを用いたパイプライン型Ａ／Ｄ変換器のタイミングチャートを図６に示す。このように、従来使われているパイプライン型Ａ／Ｄの変換器では、図５に示す構成のステージを、第１ステージ４０１から最終の第ｎステージの１つ前のステージ４０ｎ−１内に備え、デジタル誤差補正回路３０で図７に示す演算処理を行い、その結果をＡ／Ｄ変換器の出力Ｄoutとしている。図７では、ステージの段数を７段とし、各ステージの出力デジタル値を（０，１）としたときの例を示す図であり、Ａ／Ｄ変換値としては（０１１１１１１１）が出力する。
【非特許文献１】Andrew M.Abo and Paul R.Gray, "A 1.5-V,10-bit,14.3-MS/s CMOS Pipeline Analog-to-Digital Converter" IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.34,NO.5,MAY 1999
【発明の開示】
【発明が解決しようとする課題】
【００１３】
ところで、上記したパイプライン型Ａ／Ｄ変換器を高速動作させる場合には、サブＤＡＣ４１内のオペアンプ４３のセトリング時間を短くする必要がある。そのために、このオペアンプの駆動トランジスタのｇｍを大きくする必要があるが、このようにするとバイアス電流の増大につながる。よって、このオペアンプの消費電流はパイプライン型Ａ／Ｄ変換器全体の消費電流に対して大きく影響する要因となる。なお、コンパレータ４５では、サンプリングクロック信号のエッジ部分でしか動作せず、大きなバイアス電流をかける必要がく、このコンパレータの消費電流はパイプライン型Ａ／Ｄ変換器全体の消費電流に対して大きく影響する要因とならない。
【００１４】
このように、サブＤＡＣ４１内のオペアンプ４３は本来的にその消費電流が大きくなるが、パイプライン型Ａ／Ｄ変換器の分解能を高くする必要がある場合には、ステージの縦列接続の段数を増大させる必要がある。この結果、ステージ数の増大に比例してオペアンプ４３の数が多くなり、分解能が高いＡ／Ｄ変換器ほど消費電力が大きくなるという問題がある。
【００１５】
本発明の目的は、分解能を高くしても消費電力の増大を抑えることができるようにしたパイプライン型Ａ／Ｄ変換器を提供することである。
【課題を解決するための手段】
【００１６】
請求項１にかかる発明のパイプライン型Ａ／Ｄ変換器は、入力アナログ信号をサンプルホールドするサンプルホールド回路と、該サンプルホールド回路の出力側に前段からの出力アナログ信号を入力するよう縦列接続された複数のステージと、該各ステージで得られたデジタル信号を入力して演算し最終デジタル信号を出力するデジタル誤差補正回路とを具備し、前記複数のステージの内の初段ステージから終段ステージの１つ前のステージまでの各ステージは、前記出力アナログ信号を入力しＡ／Ｄ変換してデジタル信号として前記デジタル誤差補正回路に出力するサブＡＤＣと、オペアンプをもち前記サブＡＤＣで得られたデジタル信号に応じて前記出力アナログ信号を出力するサブＤＡＣとを有し、且つ前記複数のステージの内の終段ステージは、該終段ステージの１つ前のステージの出力アナログ信号をＡ／Ｄ変換してデジタル信号として前記デジタル誤差補正回路に出力するサブＡＤＣを有するパイプライン型Ａ／Ｄ変換器において、前記初段ステージから終段の１つ前のステージの内の縦列接続された少なくとも２つのステージの内の前記各サブＡＤＣの前記オペアンプを共通化したことを特徴とする。
【００１７】
請求項２にかかる発明は、請求項１に記載のパイプライン型Ａ／Ｄ変換器において、前記縦列接続された少なくとも２つのステージの前段ステージ用サブＤＡＣは前段ステージ用サンプルホールド部と前記オペアンプからなり、後段ステージ用サブＤＡＣは後段サンプルホールド部と前記オペアンプからなり、前記前段ステージ用サンプルホールド部によるサンプル時には前記後段ステージ用サンプルホールド部と前記オペアンプとでホールドを行い、前記後段ステージ用サンプルホールド部によるサンプル時には前記前段ステージ用サンプルホールド部と前記オペアンプとで前段ステージのホールドを行うことを特徴とする。
【００１８】
請求項３にかかる発明は、請求項２に記載のパイプライン型Ａ／Ｄ変換器において、前記オペアンプは、その入力側が、スイッチにより前記前段ステージ用サンプルホールド部又は前記後段ステージ用サンプルホールド部に切り替えられることを特徴とする。
【発明の効果】
【００１９】
本発明によれば、縦列接続された少なくとも２つのステージのサブＤＡＣに１つのオペアンプを共通に使用するので、ステージの段数を増大して分解能が高いパイプライン型Ａ／Ｄ変換器を構成した場合であっても、従来使われているパイプライン型Ａ／Ｄの変換器の構成よりも全体に含まれるオペアンプの数が減ることになり、パイプライン型Ａ／Ｄ変換器全体の消費電力を抑えることができる。従って、分解能が高いパイプライン型Ａ／Ｄ変換器であっても消費電力の増大を抑えることができる。
【発明を実施するための最良の形態】
【００２０】
本発明では、１つのオペアンプで縦列接続された少なくとも２つのステージのサブＡＤＣを時分割動作させることにより、オペアンプの数を減少させ、結果的にパイプライン型Ａ／Ｄ変換器の全体に含まれるオペアンプの数を減らす。以下、詳しく説明する。
【実施例１】
【００２１】
図１は本発明の実施例１のパイプライン型Ａ／Ｄ変換器の構成を示すブロック図である。図１において、１０は入力信号をサンプルホールドするサンプルホールド回路、２０１は第１及び第２ステージ、２０２は第３及び第４ステージ、・・・・、２０ｎは最終ステージであり、縦列接続されている。各ステージ２０１，２０２，・・・・は１．５ビットのデジタル信号Ｄout1，Ｄout2，・・・とアナログ信号Ｖout2，Ｖout4，・・・を出力し、最終ステージ２０ｎは２ビットのデジタル信号Ｄoutnを出力する。３０はこれらのデジタル信号Ｄout1，Ｄout2，・・・，Ｄoutnを入力して演算するデジタル誤差補正回路３０である。第１及び第２ステージ２０１は従来の第１ステージと第２ステージを組み合わせたステージ、第３及び第４ステージ２０２は従来の第３ステージと第４ステージを組み合わせたステージ、・・・であるが、その内のサブＤＡＣのオペアンプを共通としたものである。なお、最終ステージ２０ｎにはサブＤＡＣは必要ないので、オペアンプも必要ない。
【００２２】
図２に第１及び第２ステージ２０１の構成ブロック示す。最終ステージ以外のステージはこれと同じ構成である。図２において、２１は第１ステージ（請求項の前段ステージ）用のサブＤＡＣの一部を構成するサンプルホールド部であり、スイッチＳＷ１０〜ＳＷ１７、キャパシタＣｆ１０，Ｃｓ１０を具備する。２２は第１ステージ用のサブＡＤＣであり、図５で説明したコンパレータ４５およびデコーダ４６と同様なコンパレータおよびデコーダを具備する。２３は第２ステージ（請求項の後段ステージ）用のサブＤＡＣの一部を構成するサンプルホールド部であり、スイッチＳＷ２０〜ＳＷ２７、キャパシタＣｆ２０，Ｃｓ２０を具備する。２４は第２ステージ用のサブＡＤＣであり、図５で説明したコンパレータ４５およびデコーダ４６と同様なコンパレータおよびデコーダを具備する。２５はオペアンプであり、第１ステージ用のサンプルホールド部２１との組合せで第１ステージ用のサブＤＡＣを構成し、第２ステージ用のサンプルホールド部２３との組合せで第２ステージ用のサブＤＡＣを構成する。このオペアンプ２５はスイッチＳＷ１０とＳＷ２０により第１ステージ用又は第２ステージ用に切り替えられるようになっている。なお、キャパシタＣｆ１０，Ｃｓ１０の容量値は同一（Ｃｆ１０＝Ｃｓ１０）、キャパシタＣｆ２０，Ｃｓ２０の容量値も同一（Ｃｆ２０＝Ｃｓ２０）である。
【００２３】
まず、動作(a)として、スイッチＳＷ２０，ＳＷ２２，ＳＷ１１，ＳＷ１３，ＳＷ１４をＯＮにして入力アナログ信号Ｖinのサンプリングを行い、その信号Ｖinの電荷をキャパシタＣｆ１０，Ｃｓ１０に蓄える。このとき、サブＡＤＣ２２のコンパレータではアナログ入力信号Ｖinのレベルを基準電圧＋Ｖref/４，−Ｖref/４と比較する。
【００２４】
次に、スイッチＳＷ２０，ＳＷ２２，ＳＷ１１，ＳＷ１３，ＳＷ１４をＯＦＦにし、スイッチＳＷ１０，ＳＷ１２，ＳＷ２１，ＳＷ２３，ＳＷ２４をＯＮにする。また、サブＡＤＣ２２では、その内部のコンパレータ（図５のコンパレータ４５に相当）で比較した結果に応じて、スイッチＳＷ１５，ＳＷ１６，ＳＷ１７のいずれか１つがＯＮになる制御信号とデジタル誤差補正回路３０に１．５ビットのデジタル信号Ｄout1を出力する。ここまでの動作は、図５の従来回路で示したものと同等であり、このときの出力アナログ電圧ＶoutのレベルをＶout1とすると、前記した式(1)と同様に次の式(2)となる。
Vout1＝Vin×(1＋Cs10/Cf10)−(Cs10/Cf10)×Ref                (2)
【００２５】
ここで、Ｃｆ１０＝Ｃｓ１０である。RefはサブＡＤＣ２２内のコンパレータにおいて、入力アナログ信号Ｖinのレベルと基準電圧＋Ｖref/４，−Ｖref/４とを比較した結果によって選択されたＶref、ＳＧ（＝０Ｖ)、−Ｖrefのいずれかを示す。よって、このときの入出力特性は次のようになる。
Vin＞＋Vref/4の時は                  Vout1＝２Vin−Vref、Dout1=１０
−Vref/4＜Vin≦＋Vref/4の時は        Vout1＝２Vin、Dout1＝０１
Vin＜−Vref/4の時は                  Vout1＝２Vin＋Vref、Dout1＝００
但し、このときには、スイッチＳＷ２１，ＳＷ２３，ＳＷ２４も同時にＯＮにしているので、サンプルホールド部２３では出力アナログ電圧Ｖout1のサンプリングを行い、この電圧Ｖout1の電荷をキャパシタＣｆ２０，Ｃｓ２０に蓄える。このとき、サブＡＤＣ２４内のコンパレータでは出力アナログ電圧Ｖout1のレベルを基準電圧＋Ｖref/４，−Ｖref/４と比較する。
【００２６】
次に、動作(b)としてスイッチＳＷ１０，ＳＷ１２，ＳＷ１５，ＳＷ１６，ＳＷ１７，ＳＷ２１，ＳＷ２３，ＳＷ２４をＯＦＦにして、スイッチＳＷ２０，ＳＷ２２，ＳＷ１１，ＳＷ１３，ＳＷ１４をＯＮにする。また、サブＡＤＣ２４内のコンパレータで比較した結果に応じて、スイッチＳＷ２５，ＳＷ２６，ＳＷ２７のいずれか１つがＯＮになる制御信号とデジタル誤差補正回路３０に１．５ビットのデジタル信号Ｄout2を出力する。このときの出力アナログ電圧ＶoutのレベルをＶout2とすると前記式(2)と同様に、次のようになる。
Vout2＝Vout1×(1＋Cs20/Cf20)−(Cs20/Cf20)×Ref          (3)
【００２７】
ここで、Ｃｓ２０＝Ｃｆ２０である。RefはサブＡＤＣ２４内のコンパレータにおいて、出力アナログ電圧Ｖout1のレベルと基準電圧＋Ｖref/４，−Ｖref/４とを比較した結果によって選択されたＶref、ＳＧ（＝０Ｖ)、−Ｖrefのいずれかを示す。よって、このときの入出力特性は次のようになる。
Vout1＞＋Vref/4の時は                  Vout2＝２Vout1−Vref、Dout2=１０
−Vref/4＜Vout1≦＋Vref/4の時は        Vout2＝２Vout1、Dout2=０１
Vout1＜−Vref/4の時は                  Vout2＝２Vout1＋Vref、Dout2=００
但し、このときには、スイッチＳＷ１１，ＳＷ１３，ＳＷ１４も同時にＯＮにしているので、サンプルホールド部２１では入力アナログ信号Ｖinのサンプリングを行い、このＶinの電荷をキャパシタＣｆ１０，Ｃｓ１０に蓄える。このとき、サブＡＤＣ２２内のコンパレータでは入力アナログ信号Ｖinのレベルを基準電圧＋Ｖref/４，−Ｖref/４と比較する。
【００２８】
図１に示した第１及び第２ステージ２０１では、上記の動作(a)、(b)を繰り返し行なう。すなわち、第１ステージ用のサンプルホールド部２１により入力アナログ信号Ｖinをサンプリングするとともに第１ステージ用のサブＡＤＣ２２で比較演算処理をするときは、第２ステージ用のサンプルホールド部２３とオペアンプ２５により出力アナログ電圧Ｖout2を出力するとともに第２ステージ用のサブＡＤＣ２４からデジタル信号Ｄout2を出力する。一方、第２ステージ用のサンプルホールド部２３により出力アナログ電圧Ｖout1をサンプリングするとともに第２ステージ用のサブＡＤＣ２４で比較演算処理をするときは、第１ステージ用のサンプルホールド部２１とオペアンプ２５により出力アナログ電圧Ｖout1を出力するとともに、第１ステージ用のサブＡＤＣ２２からデジタル信号Ｄout1を出力する。このように、サンプルとホールドが第１ステージと第２ステージとで交互に行われ、ホールド時のステージでオペアンプ２５が使用されるので、オペアンプ２５は第１ステージ用と第２ステージ用に交互に時分割動作することになる。
【００２９】
この第１及び第２ステージ２０１を用いた場合のタイミングチャートを図３に示す。図１及び図２に示した本実施例１のパイプライン型Ａ／Ｄ変換器の動作概要は、図５及び図６で示した従来例の動作概要と同等である事を表している。
【００３０】
なお、図２において、オペアンプ２５から出力するアナログ電圧Ｖout1、Ｖout2は次段の第３及び第４ステージに入力されるが、電圧Ｖout1については、次段の第３及び第４ステージで取り込まれることはなく、特定のタイミングで電圧Ｖout2のみが取り込まれる。
【００３１】
また、以上では最終段のステージの動作は従来と同じであり、前段ステージから入力する出力アナログ電圧のレベルを基準電圧＋Ｖref/４，ＳＧ（０Ｖ），−Ｖref/４と比較して、２ビット（００，０１，１０，１１）のデジタル信号Ｄoutｎをデジタル誤差補正回路３０に対して出力する。ここでは後段のステージは無いので電荷のホールド動作は必要なく、よってオペアンプは不要である。
【００３２】
また、キャパシタＣｆ１０，Ｃｓ１０，Ｃｆ２０，Ｃｓ２０については、上記の入出力特性により、Ｃｆ１０＝Ｃｓ１０，Ｃｆ２０＝Ｃｓ２０となっていれば良く、Ｃｆ１０＝Ｃｓ１０＝Ｃｆ２０＝Ｃｓ２０とする必要はない。また、本実施例１の回路構成については、完全差動型でも実現できる。
【００３３】
また、以上説明した共通のオペアンプを使用する２個のステージは、初段ステージから終段の１つ前のステージの内の少なくとも隣合う任意の２つのステージに適用すれば、それだけでも１個のオペアンプの削減になり、本発明の趣旨を発揮できる。
【００３４】
以上のように本実施例１は、前段ステージ内で演算処理した出力アナログ電圧をＶout1とし、それをループさせることにより後段ステージ内で演算処理を行って、その出力アナログ電圧をＶout2とするものであり、２個のステージ当りのアナログ出力を時分割にループさせていることで、１つのオペアンプで２つのステージの動作を行なう点が特徴として挙げられる。
【００３５】
なお、上記実施例では２個のステージで１つのオペアンプを共有する構成となっているが、連続する２個以上のステージで１つのオペアンプを共有することも可能である。例えば、４個のステージで１つのオペアンプを共有する場合、図２に示す構成に、さらに第３，第４の２個のステージを追加することになる。ここで、まず第１のステージでサンプリングを行うとともに第２のステージでホールド動作を行う。次に、第２のステージでサンプリングを行っている間、第３のステージでホールド動作を行う。その後、第３のステージでサンプリングを行うとともに第４のステージでホールド動作を行う。次に再び第１のステージでサンプリングを行っている間、第４のステージでホールド動作を行うようにし、１つのオペアンプで順次時分割でステージ動作を行う。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施例１のパイプライン型Ａ／Ｄ変換器のブロック図である。
【図２】図１のパイプライン型Ａ／Ｄ変換器のステージ２０１のブロック図である。
【図３】図１のパイプライン型Ａ／Ｄ変換器の動作のタイミングチャートである。
【図４】従来のパイプライン型Ａ／Ｄ変換器のブロック図である。
【図５】図４のパイプライン型Ａ／Ｄ変換器のステージ４０１のブロック図である。
【図６】図４のパイプライン型Ａ／Ｄ変換器の動作のタイミングチャートである。
【図７】図４のパイプライン型Ａ／Ｄ変換器のデジタル誤差補正回路の動作説明図である。
【符号の説明】
【００３７】
１０：サンプルホールド回路
２０１：第１及び第２ステージ、２０２：第３及び第４ステージ、２０ｎ：最終ステージ、２１：第１ステージ用のサンプルホールド部、２２：第１ステージ用のサブＡＤＣ、２３：第２ステージ用のサンプルホールド部、２４：第２ステージ用のサブＡＤＣ、２５：第１ステージ用のサブＤＡＣと第２ステージ用のサブＤＡＣに共通のオペアンプ
３０：デジタル誤差補正回路
４０１：第１ステージ、４０２：第２ステージ、４０ｎ−１：第ｎ−１ステージ、４０ｎ：第ｎステージ
【図１】
2005252326.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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