(57)【要約】【課題】  本発明は、インダクタを備えた基板、半導体装置及び基板の製造方法に関し、高いインダクタンスを得ることができ、インダクタを小型化することのできる基板、半導体装置及び基板の製造方法を提供することを目的とする。【解決手段】  櫛形に形成された配線２７を高透磁率材料のフィラーを含んだ電着樹脂２８で被膜して、インダクタ２６を構成する。【選択図】  図３
2005333081.tif 000002
【特許請求の範囲】
【請求項１】
第１の配線よりなるインダクタを設けた基板において、
前記第１の配線を高透磁率材料のフィラーを含んだ樹脂で被膜したことを特徴とする基板。
【請求項２】
前記第１の配線が形成された領域の上方の空間に、前記第１の配線と電気的に接続された第２の配線を設け、
該第２の配線を前記高透磁率材料のフィラーを含んだ樹脂で被膜したことを特徴とする請求項１に記載の基板。
【請求項３】
前記樹脂は、電着法により形成された電着樹脂であることを特徴とする請求項１または２に記載の基板。
【請求項４】
請求項１乃至３のいずれか１項に記載の基板と、
該基板に実装される半導体素子とを備えたことを特徴とする半導体装置。
【請求項５】
配線よりなるインダクタを設けた基板の製造方法であって、
前記配線を形成する配線形成工程と、
電着法により、前記配線を被膜する高透磁率材料のフィラーを含んだ電着樹脂を形成する電着樹脂形成工程とを有したことを特徴とする基板の製造方法。
【請求項６】
前記配線形成工程は、第１の配線を形成する第１の配線形成工程と、
前記第１の配線が形成された領域の上方に、前記第１の配線と電気的に接続される第２の配線を形成する第２の配線形成工程とを有し、
前記第１の配線と第２の配線との間には、空間が形成されていることを特徴とする請求項５に記載の基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板、半導体装置及び基板の製造方法に係り、特にインダクタを備えた基板、半導体装置及び基板の製造方法に関する。
【背景技術】
【０００２】
近年、電子機器の多機能化、高密度化に伴い、インダクタ、キャパシタ、レジスタ等の受動素子を多層配線とされた基板に設けることが行われている。また、電子機器の小型化に伴い、基板の小型化が望まれている。
【０００３】
インダクタを基板に設ける際の方式としては、チップインダクタ部品を基板の配線に実装する表面実装型方式と、基板にループ状、或いはスパイラル状に形成された配線にインダクタとしての機能を持たせる内蔵型方式とがある（例えば、特許文献１参照。）。インダクタは、キャパシタと組み合わせることで、ローパスフィルタやハイパスフィルタのようなフィルタとして機能して、周波数の選定を行う。
【０００４】
また、インダクタは、ＩＣカード等に設けられる電波の送受信用のアンテナにも適用されている。このようなインダクタには、高いインダクタンスを有していることが望まれる。また、上記基板には、半導体素子や、チップキャパシタ等が実装される。
【特許文献１】特開２００３−２４３５７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、表面実装型方式の場合には、高いインダクタンスをチップインダクタ部品に付与することができるが、チップインダクタ部品を実装するための実装領域が基板に必要となるため、基板を小型化することが困難であるという問題があった。
【０００６】
内蔵型方式の場合、高いインダクタンスを得るためには、長さの長い配線を基板に設ける必要があり、基板を小型化できないという問題があった。
【０００７】
そこで本発明は、上述した問題点に鑑みなされたものであり、高いインダクタンスを得ることができ、インダクタを小型化することのできる基板、半導体装置及び基板の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
【０００９】
請求項１記載の発明では、第１の配線よりなるインダクタを設けた基板において、前記第１の配線を高透磁率材料のフィラーを含んだ樹脂で被膜したことを特徴とする基板により、解決できる。
【００１０】
上記発明によれば、第１の配線を高透磁率材料のフィラーを含んだ樹脂で被膜することにより、従来の第１の配線のみのインダクタと比較して高いインダクタンスを得ることができ、インダクタを小型化することができる。
【００１１】
請求項２記載の発明では、前記第１の配線が形成された領域の上方の空間に、前記第１の配線と電気的に接続された第２の配線を設け、該第２の配線を前記高透磁率材料のフィラーを含んだ樹脂で被膜したことを特徴とする請求項１に記載の基板により、解決できる。
【００１２】
上記発明によれば、第１の配線が形成された同一平面上に第２の配線を形成するための領域を別途設けることなく、高透磁率材料のフィラーを含んだ樹脂で被膜された第２の配線を形成して、インダクタを構成する配線の長さを長くすることができる。これにより、高いインダクタンスを得ることができ、インダクタを小型化することができる。
【００１３】
請求項３記載の発明では、前記樹脂は、電着法により形成された電着樹脂であることを特徴とする請求項１または２に記載の基板により、解決できる。
【００１４】
上記発明によれば、樹脂には、電着法により形成された電着樹脂を用いることにより、第１の配線及び／又は第２の配線を被膜する高透磁率材料のフィラーを含んだ樹脂の厚さを容易に制御できると共に、第１の配線又は第２の配線が微細な場合でも、第１の配線及び／又は第２の配線に対して、高透磁率材料のフィラーを含んだ樹脂を精度良く被膜させることができる。
【００１５】
請求項４記載の発明では、請求項１乃至３のいずれか１項に記載の基板と、該基板に実装される半導体素子とを備えたことを特徴とする半導体装置により、解決できる。
【００１６】
上記発明によれば、高いインダクタンスを有し、かつ小型化されたインダクタを備えることで、半導体装置の性能を向上させることができる。
【００１７】
請求項５記載の発明では、配線よりなるインダクタを設けた基板の製造方法であって、前記配線を形成する配線形成工程と、電着法により、前記配線を被膜する高透磁率材料のフィラーを含んだ電着樹脂を形成する電着樹脂形成工程とを有したことを特徴とする基板の製造方法により、解決できる。
【００１８】
上記発明によれば、配線を被膜する高透磁率材料のフィラーを含んだ電着樹脂を形成することにより、従来の配線のみのインダクタと比較して、高いインダクタンスを得ることができ、インダクタを小型化することができる。また、電着法を用いることにより、配線を被膜する高透磁率材料のフィラーを含んだ樹脂の厚さを容易に制御できると共に、配線が微細な場合でも、高透磁率材料のフィラーを含んだ樹脂を配線に対して精度良く被膜させることができる。
【００１９】
請求項６記載の発明では、前記配線形成工程は、第１の配線を形成する第１の配線形成工程と、前記第１の配線が形成された領域の上方に、前記第１の配線と電気的に接続される第２の配線を形成する第２の配線形成工程とを有し、前記第１の配線と第２の配線との間には、空間が形成されていることを特徴とする請求項５に記載の基板の製造方法により、解決できる。
【００２０】
上記発明によれば、第１の配線が形成された同一平面上に第２の配線を形成するための領域を別途設けることなく、第２の配線を形成して、インダクタを構成する配線の長さを長くすることができる。これにより、高いインダクタンスを得ることができ、インダクタを小型化することができる。
【発明の効果】
【００２１】
本発明は、高いインダクタンスを得ることができ、インダクタを小型化することのできる基板、半導体装置及び基板の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２２】
次に、図面に基づいて本発明の実施例を説明する。
【００２３】
（第１実施例）
始めに、図１を参照して、本発明の第１実施例による半導体装置３０について説明する。図１は、本発明の第１実施例による半導体装置の断面図である。半導体装置３０は、大略すると基板１０と、はんだバンプ２４を有したＬＳＩチップ４５と、チップキャパシタ４７とを有した構成とされている。
【００２４】
半導体素子であるＬＳＩチップ４５は、複数の配線及び絶縁層（図示せず）からなる多層配線構造とされており、はんだバンプ２４を介して、基板１０とフリップチップ接続されている。ＬＳＩチップ４５と基板１０との間には、アンダーフィル樹脂４６が配設されている。アンダーフィル樹脂４６は、ＬＳＩチップ４５と基板１０との間の熱膨張係数のミスマッチを抑制するためのものである。チップキャパシタ４７は、ＣＰＵ等のＬＳＩチップ４５の電源のノイズを吸収するためのものである。チップキャパシタ４７は、はんだボール３９を介して基板１０と電気的に接続されている。
【００２５】
基板１０は、大略するとコア基板１１と、ビルドアップ層１２，１３と、はんだボール３９，４１と、インダクタ２６とを有した構成とされている。コア基板１１は、樹脂基材１５と、貫通ビア１６と、複数の内層配線及びビア（図示せず）とを有した多層配線構造とされている。基板１０は、具体的には、例えばプリント配線基板である。貫通ビア１６は、樹脂基材１５を貫通するよう形成されている。貫通ビア１６は、ビルドアップ層１２とビルドアップ層１３との間を電気的に接続するためのものである。
【００２６】
コア基板１１の下面には、ビルドアップ層１３が形成されている。ビルドアップ層１３は、大略すると絶縁層である樹脂層３１−１，３１−２と、Ｃｕ配線３２，４２と、ビア３３と、Ｃｕ膜からなる接続パッド３５，３８、拡散防止膜３６と、ソルダーレジスト３７と、はんだボール３９，４１とを有した構成とされている。樹脂層３１−１，３１−２には、Ｃｕ配線３２及びビア３３が複数設けられており、上下方向に設けられたＣｕ配線３２，４２は、ビア３３により電気的に接続されている。
【００２７】
ソルダーレジスト３７は、接続パッド３５，３８を露出し、かつＣｕ配線４２を覆うように配設されている。拡散防止膜３６は、接続パッド３５，３８とはんだボール３９，４１との間に形成されている。拡散防止膜３６は、接続パッド３５，３８に含まれるＣｕがはんだボール３９，４１に拡散することを防止するためや、はんだのぬれ性向上のためのものである。拡散防止膜３６には、例えば、Ｎｉ層／Ａｕ層の２層構造の積層膜を用いることができる。はんだボール４１は、例えば、半導体装置３０をマザーボード等の実装基板に実装するためのものである。また、はんだボール３９は、チップキャパシタ４７を接続するためのものである。
【００２８】
コア基板１１の上面には、ビルドアップ層１２が形成されている。ビルドアップ層１２は、大略すると絶縁層である樹脂層１７−１，１７−２と、Ｃｕ配線１８，２０と、ビア１９と、Ｃｕ膜からなる接続パッド２１、拡散防止膜２２と、ソルダーレジスト２５と、インダクタ２６とを有した構成とされている。樹脂層１７−１，１７−２には、Ｃｕ配線１８及びビア１９が複数設けられており、上下方向に設けられたＣｕ配線１８，２０は、ビア１９により電気的に接続されている。
【００２９】
ソルダーレジスト２５は、接続パッド２１を露出し、かつＣｕ配線２０を覆うように形成されている。拡散防止膜２２は、接続パッド２１とはんだバンプ２４との間に形成されている。拡散防止膜２２は、接続パッド２１に含まれるＣｕがはんだバンプ２４に拡散することを防止するためや、はんだのぬれ性向上のためのものである。拡散防止膜２２には、例えば、Ｎｉ層／Ａｕ層の２層構造の積層膜を用いることができる。
【００３０】
次に、図２及び図３を参照して、インダクタ２６について説明する。図２は、図１に示したインダクタの平面図であり、図３は、図２に示したインダクタのＡ−Ａ線方向の断面図である。
【００３１】
インダクタ２６は、Ｃｕ配線２７と、電着樹脂２８とにより構成されている。Ｃｕ配線２７は、樹脂層１７−２上に形成されており、ソルダーレジスト２５により形成された開口部２５Ａにより露出されている。第１の配線であるＣｕ配線２７は、配線の長さを長くするために櫛形形状とされている。Ｃｕ配線２７の端部２７Ａ，２７Ｂは、ビア１９を介して下層の配線１８と電気的に接続されている。
【００３２】
電着樹脂２８は、高透磁率材料のフィラーを含んだ樹脂である。電着樹脂２８は、Ｃｕ配線２７の側面及び上面を被膜するように形成されている。電着樹脂２８を構成する樹脂には、ポリイミド系樹脂、エポキシ系樹脂等を用いることができる。また、上記高透磁率材料の透磁率は、１００以上が好ましい。
【００３３】
ここで、インダクタ２６のインダクタンス（Ｌ）について説明する。透磁率μｂの媒質Ｂ（本実施例の電着樹脂２８）の中に配置された半径ａ、長さｌ、透磁率μaの導体（本実施例のＣｕ配線２７）のインダクタンス（Ｌ）は、下記（１）式により求められる。
【００３４】
【数１】
2005333081.tif 000003
上記（１）式から、インダクタ２６を構成するＣｕ配線２７の単位長さあたりのインダクタンス（Ｌ）を大きくするためには、電着樹脂２８の透磁率μｂを大きくすると効果があることが分かる。
【００３５】
したがって、本実施例のインダクタ２６のように、Ｃｕ配線２７を被膜するよう高透磁率材料のフィラーを含んだ電着樹脂２８を設けることにより、従来の配線のみにより構成されたインダクタよりも高いインダクタンスを得ることができ、インダクタ２６を小型化することができる。また、インダクタ２６を形成する際、基板１０上に必要なインダクタ形成領域も小さくすることができる。なお、電着樹脂２８は、電着法により形成されるため、電着樹脂２８の厚さの制御が容易となり、電着樹脂２８の厚さを制御することで所望のインダクタンスを得ることができる。
【００３６】
高透磁率材料としては、例えばフェライト（透磁率μ＝２０００）、Ｆｅ、Ｎｉ、Ｆｅ−Ｎｉ合金、パーマロイ等を用いることができる。また、高透磁率材料のフィラーは、例えばサブμｍ〜数μｍ程度の大きさのものを用いることができる。
【００３７】
また、本実施例の基板１０において、高透磁率材料のフィラーとしてフェライト（透磁率μ＝２０００）を用いてインダクタ２６を構成したところ、インダクタの単位長さあたりのインダクタンスは、従来の配線のみにより構成されたインダクタの数十倍の値となることが確認できた。
【００３８】
なお、図１乃至図３では、インダクタ２６をビルドアップ層１２の最上層の樹脂層１７−２に設けた場合について説明したが、図４に示す半導体装置５０のように、ビルドアップ層１２の内層部分にインダクタ２６を設けた場合においても、半導体装置３０と同様な効果を得ることができる。また、インダクタ２６をビルドアップ層１３の外層又は内層に設けた構成としても良い。図４は、ビルドアップ層の内層部分にインダクタを設けた半導体装置の断面図である。なお、図４において、図１に示した基板１０と同一構成部分には同一の符号を付す。
【００３９】
次に、図５乃至図６を参照して、図１に示したインダクタ２６の製造する場合を例に挙げてインダクタの製造方法について説明する。図５は、配線形成工程を示した図であり、図６は、配線に電着樹脂を形成する電着樹脂形成工程を示した図である。
【００４０】
始めに、図５に示すように、樹脂層１７−２上にＣｕ配線２７を櫛形にパターニングする。Ｃｕ配線２７は、例えばフォトリソグラフィ及びめっき法により形成することができる。続いて、図６に示すように、樹脂層１７−２上に形成されたＣｕ配線２７の上面及び側面を覆うように、電着法により高透磁率の金属粉末を含んだ電着樹脂２８を形成する。この電着処理は、例えば電着槽に溶剤であるイソプロピルアルコール中に高透磁率材料のフィラーであるフェライトを含んだポリイミド樹脂をコロイド状に分散させたものを用意して、この電解層中に基板１０を浸漬させ、電解層と基板１０とをそれぞれ電極とし、両者に所定の大きさの電界をかけることで行うことができる。
【００４１】
このような電着処理を行うことで、Ｃｕ配線２７に高透磁率材料のフィラーを含んだポリイミド樹脂が被膜され、インダクタ２６を形成することができる。なお、図５及び図６では、Ｃｕ配線２７の上面及び側面の全体に電着樹脂２８を設けた場合について説明したが、電着樹脂２８は、所望のＣｕ配線２７部分にのみ設けた構成としても良い。
【００４２】
次に、図７乃至図９を参照して、所望のＣｕ配線２７部分に高透磁率材料のフィラーを含んだ電着樹脂２８を設けたインダクタ５４の製造方法について説明する。図７乃至図９は、所望の配線部分に電着樹脂を設けたインダクタの製造工程を示した図である。
【００４３】
始めに、先の図５に示すように、Ｃｕ配線２７を櫛形に形成する。続いて、図７に示すように、電着樹脂２８を形成したいＣｕ配線２７部分のみを露出する開口部５１Ａを有したレジスト膜５１をパターニングする。次に、図８に示すように、図７に示した構造に対して、高透磁率材料のフィラーを含んだ電着樹脂２８を電着法により形成する。その後、図９に示すように、レジスト膜５１をレジスト剥離液により剥離処理することで、所望のＣｕ配線２７部分が電着樹脂２８に被膜されたインダクタ５４を形成することができる。
【００４４】
以上説明したように、Ｃｕ配線２７を覆うよう高透磁率材料のフィラーを含んだ電着樹脂２８を設けることにより、従来の配線のみで構成されたインダクタよりも高いインダクタンスを得ることができ、インダクタ２６を小型化することができる。なお、本実施例においては、配線Ｃｕ２７の形状が櫛形の場合を例に挙げて説明したが、配線Ｃｕ２７の形状は、例えばスパイラル形状でも良く、配線Ｃｕ２７の形状は本実施例の形状に限定されない。
【００４５】
（第２実施例）
次に、図１０及び図１１を参照して、本発明の第２実施例のインダクタ６０について説明する。図１０は、本発明の第２実施例のインダクタの平面図であり、図１１は、図１０に示したインダクタのＢ−Ｂ線方向の断面図である。なお、図１０は、インダクタ６０をビルドアップ層１２の樹脂層１７−２上に形成した例を示している。また、図１１に示した領域Ｅは、支持部６２により支持されていない板状配線部６３部分を示している。
【００４６】
インダクタ６０は、大略すると、第１の配線であるスパイラル状配線部６１及び配線部６１Ｃと、第２の配線である支持部６２及び板状配線部６３と、高透磁率材料のフィラーを含んだ電着樹脂６５とを有した構成とされている。スパイラル状配線部６１は、樹脂層１７−２上にスパイラル状に形成されており、２つの端部６１Ａ，６１Ｂを有している。端部６１Ａは、スパイラル状配線部６１の中心付近に設けられており、端部６１Ｂは、スパイラル状配線部６１の最外周から離間した位置（図１０の右側）に設けられている。また、スパイラル状配線部６１の最外周から離間した位置（図１０の左側）には、支持部６２と電気的に接続される配線部６１Ｃが設けられている。
【００４７】
スパイラル状配線部６１の端部６１Ｂ及び配線部６１Ｃは、配線２０と電気的に接続されている。スパイラル状配線部６１及び配線部６１Ｃには、例えばＣｕ膜を用いることができ、Ｃｕ膜の厚さは２０〜３０μｍ程度に形成することができる。
【００４８】
支持部６２は、スパイラル状配線部６１の端部６１Ａ上面と、配線部６１Ｃの上面とにそれぞれ形成されており、スパイラル状配線部６１及び配線部６１Ｃと電気的に接続されている。支持部６２には、例えばＣｕ膜を用いることができ、Ｃｕ膜の厚さは２０〜３０μｍ程度に形成することができる。
【００４９】
板状配線部６３は、その端部６３Ａ，６３Ｂが支持部６２により支持及び電気的に接続されており、スパイラル状配線部６１が形成された上方に位置するよう構成されている。また、領域Ｅに対応した板状配線部６３は、スパイラル状配線部６１との間に空間Ｇを有した構成とされている。
【００５０】
このように、樹脂層１７−２上に板状配線部６３を形成するための領域を別途設けることなく、スパイラル状配線部６１が形成された領域の上方の空間を生かして、板状配線部６３を設けることにより、インダクタ６０を構成する配線の長さを長くすると共に、インダクタ６０を小型化することができる。
【００５１】
高透磁率材料のフィラーを含んだ電着樹脂６５は、上記説明したスパイラル状配線部６１、配線部６１Ｃ、支持部６２、及び板状配線部６３から構成される配線構造体を被膜するように設けられている。この際、領域Ｅに対応した板状配線部６３部分の下面６３Ｄにも、高透磁率材料のフィラーを含んだ電着樹脂６５が被膜される。高透磁率材料としては、透磁率が１００以上のものが好ましく、例えばフェライト（透磁率μ＝２０００）、Ｆｅ、Ｎｉ、Ｆｅ−Ｎｉ合金、パーマロイ等を用いることができる。また、高透磁率材料のフィラーは、例えばサブμｍ〜数μｍ程度の大きさのものを用いることができる。電着樹脂６５を構成する樹脂には、例えばポリイミド系樹脂、エポキシ系樹脂等を用いることができる。
【００５２】
このように、スパイラル状配線部６１、配線部６１Ｃ、支持部６２、及び板状配線部６３から構成される配線構造体を覆うように、高透磁率材料のフィラーを含んだ電着樹脂６５を設けることで、インダクタ６０のインダクタンスを高くすることができると共に、インダクタ６０の強度を増加させることができる。
【００５３】
次に、図１２乃至図２１を参照して、本発明の第２実施例のインダクタ６０をビルドアップ層１２の樹脂層１７−２上に形成する場合を例に挙げてインダクタ６０の製造方法について説明する。図１２乃至図２１は、本発明の第２実施例のインダクタの製造工程を示した図である。
【００５４】
始めに、図１２に示すように、樹脂層１７−２上にシード層６７を形成する。シード層６７には、例えば無電解めっき法により形成したＣｕ膜を用いることができる。また、シード層６７の厚さは、例えば１〜２μｍ程度に形成することができる。続いて、図１３に示すように、シード層６７上に、スパイラル状配線部６１を形成するための開口部６８Ａと、配線部６１Ｃを形成するための開口部６８Ｂとを有したレジスト膜６８を形成する。レジスト膜６８の厚さは、スパイラル状配線部６１及び配線部６１Ｃの厚さと略等しくなるようにすると良く、例えば２０〜３０μｍの厚さに形成することができる。
【００５５】
次に、図１４に示すように、シード層６７を給電層として電解めっきにより、レジスト膜６８に形成された開口部６８Ａ，６８ＢにＣｕ膜を充填して、スパイラル状配線部６１と配線部６１Ｃとを同時に形成する。続いて、図１５に示すように、図１４に示した構造体上に、支持部６２を形成するための開口部７１Ａ，７１Ｂを有したレジスト膜７１を形成する。開口部７１Ａは、配線部６１Ｃの上面を露出するように形成されており、開口部７１Ｂは、スパイラル状配線部６１の端部６１Ａの上面を露出するように形成されている。レジスト膜７１の厚さは、支持部６２の厚さと略等しくなるようにすると良く、例えば２０〜３０μｍの厚さに形成することができる。
【００５６】
続いて、図１６に示すように、レジスト膜７１に形成された開口部７１Ａ，７１Ｂに電解めっきによりＣｕ膜を充填して、２つの支持部６２を形成する。次に、図１７に示すように、図１６に示した構造体上に、板状配線部６３を形成するための開口部７４Ａを有したレジスト膜７４を形成する。レジスト膜７４の厚さは、板状配線部６３の厚さと略等しくなるようにすると良く、例えば２０〜３０μｍの厚さに形成することができる。
【００５７】
次に、図１８に示すように、レジスト膜７４に形成された開口部７４Ａに電解めっきによりＣｕ膜を充填して、板状配線部６３を形成する。続いて、図１９に示すように、レジスト剥離液によりレジスト膜６８，７１，７４を除去する。次に、図２０に示すように、エッチングによりシード層６７の除去を行う。これにより、図２０に示すような配線構造体７０が形成される。続いて、図２１に示すように、電着法により配線構造体７０を覆うように電着樹脂６５を設けることで、インダクタ６０が形成される。なお、この電着処理は、例えば電着槽に溶剤であるイソプロピルアルコール中に高透磁率材料のフィラーであるフェライトを含んだポリイミド樹脂をコロイド状に分散させたものを用意して、この電解層中に基板を浸漬させ、電解層と基板とをそれぞれ電極とし、両者に所定の大きさの電界をかけることで行われる。
【００５８】
以上説明したように、スパイラル状配線部６１が形成された領域の上方に位置する空間を利用して、支持部６２に支持された板状配線部６３を設け、スパイラル状配線部６１、配線部６１Ｃ、支持部６２、及び板状配線部６３からなる配線構造体７０を被膜する高透磁率材料のフィラーを含んだ電着樹脂６５を設けることで、高いインダクタンスを得ることができ、インダクタ６０を小型化することができる。
【００５９】
なお、本実施例では、電解めっき法を用いて、スパイラル状配線部６１、配線部６１Ｃ、支持部６２、及び板状配線部６３からなる配線構造体７０を形成したが、印刷法により配線構造体７０を形成しても良い。本実施例においては、インダクタ６０をビルドアップ層１２に形成された最上層の樹脂層１７−２に設けた場合について説明したが、インダクタ６０をビルドアップ層１２の内層に設けても良い。また、インダクタ６０をビルドアップ層１３の内層又は外層に設けても良い。さらに、配線構造体７０に対して部分的に電着樹脂６５を設けた構成としても良い。
【００６０】
以上、本発明の好ましい実施例について詳述したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。なお、基板１０には、非接触ＩＣタグや非接触ＩＣカードと、基板１０に設けられたＬＳＩチップ４５との通信用のアンテナが設けられる場合があるが、第１及び第２実施例において説明したインダクタ２６，５４，６０は、このような通信用のアンテナに適用することができる。さらに、第１及び第２実施例において説明したインダクタ２６，５４，６０を、ＩＣタグやＩＣカードに使用するＬＳＩチップ４５上に絶縁層を介して形成しても良い。この場合、ＬＳＩチップ自体をインダクタを設ける基板とみなす。
【産業上の利用可能性】
【００６１】
本発明は、高いインダクタンスを得ることができ、インダクタを小型化することのできる基板、半導体装置及び基板の製造方法に適用できる。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１実施例による半導体装置の断面図である。
【図２】図１に示したインダクタの平面図である。
【図３】図２に示したインダクタのＡ−Ａ線方向の断面図である。
【図４】ビルドアップ層の内層部分にインダクタを設けた半導体装置の断面図である。
【図５】配線形成工程を示した図である。
【図６】配線に電着樹脂を形成する電着樹脂形成工程を示した図である。
【図７】所望の配線部分に電着樹脂を設ける場合のインダクタの製造工程を示した図（その１）である。
【図８】所望の配線部分に電着樹脂を設ける場合のインダクタの製造工程を示した図（その２）である。
【図９】所望の配線部分に電着樹脂を設ける場合のインダクタの製造工程を示した図（その３）である。
【図１０】本発明の第２実施例のインダクタの平面図である。
【図１１】図１０に示したインダクタのＢ−Ｂ線方向の断面図である。
【図１２】本発明の第２実施例のインダクタの製造工程を示した図（その１）である。
【図１３】本発明の第２実施例のインダクタの製造工程を示した図（その２）である。
【図１４】本発明の第２実施例のインダクタの製造工程を示した図（その３）である。
【図１５】本発明の第２実施例のインダクタの製造工程を示した図（その４）である。
【図１６】本発明の第２実施例のインダクタの製造工程を示した図（その５）である。
【図１７】本発明の第２実施例のインダクタの製造工程を示した図（その６）である。
【図１８】本発明の第２実施例のインダクタの製造工程を示した図（その７）である。
【図１９】本発明の第２実施例のインダクタの製造工程を示した図（その８）である。
【図２０】本発明の第２実施例のインダクタの製造工程を示した図（その９）である。
【図２１】本発明の第２実施例のインダクタの製造工程を示した図（その１０）である。
【符号の説明】
【００６３】
１０  基板
１１  コア基板
１２，１３  ビルドアップ層
１５  樹脂基材
１６  貫通ビア
１７−１，１７−２，３１−１，３１−２  樹脂層
１８，２０，２７，３２，４２  Ｃｕ配線
１９，３３  ビア
３９，４１  はんだボール
２１，３５，３８  接続パッド
２２，３６  拡散防止膜
２４  はんだバンプ
２５，３７  ソルダーレジスト
２５Ａ，５１Ａ，６８Ａ，６８Ｂ，７１Ａ，７１Ｂ，７４Ａ  開口部
２６，５４，６０  インダクタ
２７Ａ，２７Ｂ，６１Ａ，６１Ｂ，６３Ａ，６３Ｂ  端部
２８，６５  電着樹脂
３０，５０  半導体装置
４５  ＬＳＩチップ
４６アンダーフィル樹脂
４７  チップキャパシタ
５１，６８，７１，７４  レジスト膜
６１  スパイラル状配線部
６１Ｃ  配線部
６２  支持部
６３  板状配線部
６３Ｄ  下面
６７  シード層
７０  配線構造体
Ｅ  領域
Ｇ  空間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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