(57)【要約】【課題】  高いＳ／Ｎと静止画撮影と動画撮影両方に適した固体撮像装置を実現する。【解決手段】  ２次元状に配列され、光電変換された画素信号を出力する複数の画素を有する画素部１を有し、画素信号を画素ごとに読み出す第１のモードと、複数の画素信号を加算して読み出す第２のモードを備えた固体撮像装置であって、第１のモードと第２のモードで異なるゲインで読み出すためのゲイン可変列アンプ２を有する。一列に配列された複数の画素からの出力信号がそれぞれ出力される複数の出力線を有し、ゲイン可変列アンプ２は、複数の出力線のそれぞれに少なくとも一つ接続されている。第１のモードで読み出すときのゲインより、第２のモードで読み出すときのゲインを高くする。【選択図】      図１
2005333462.tif 000002
【特許請求の範囲】
【請求項１】
２次元状に配列され、光電変換された画素信号を出力する複数の画素と、一列に配列された前記複数の画素毎に、出力信号を出力する出力線を有し、前記出力信号を画素ごとに読み出す第１のモードと、複数の画素からの出力信号を加算して読み出す第２のモードを備えた固体撮像装置であって、
前記複数の出力線のそれぞれに少なくとも一つ接続される、前記第１のモードと前記第２のモードとで異なるゲインで読み出すためのゲイン可変増幅手段を有する固体撮像装置。
【請求項２】
加算後の信号を１フレームの間保持するアナログメモリーを有することを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記ゲイン可変増幅手段において、前記第１のモードで読み出すときのゲインより、前記第２のモードで読み出すときのゲインを高くすることを特徴とする請求項１又は２に記載の固体撮像装置。
【請求項４】
前記第１のモードを静止画の読み出しの動作モードとし、前記第２のモードを動画の読み出しモードとすることを特徴とする請求項１、２又は３に記載の固体撮像装置。
【請求項５】
前記ゲイン可変増幅手段からの信号が入力され、前記第１のモードと前記第２のモードとを切り換えて、前記第１のモードによる画素ごとの信号又は前記第２のモードによる加算された信号を出力する手段を有することを特徴とする請求項１〜４のいずれか１項に記載の固体撮像装置。
【請求項６】
各出力線は、前記画素からの信号をクランプすることで前記画素のノイズを除去するための結合容量を介して前記ゲイン可変増幅手段に接続されることを特徴とする請求項１〜５のいずれか１項に記載の固体撮像装置。
【請求項７】
前記結合容量を第１の結合容量としたとき、
前記ゲイン可変増幅手段は、帰還型の増幅器であって、前記増幅器の出力端子と入力端子とを容量結合する第２の結合容量と、前記増幅器の出力端子と前記入力端子とを容量結合する第３の結合容量とを有し、前記第１の結合容量と前記第２の結合容量との比により前記第１のモードで読み出すときのゲインを決め、前記第１の結合容量と前記第３の結合容量との比により前記第２のモードで読み出すときのゲインを決めることを特徴とする請求項６に記載の固体撮像装置。
【請求項８】
前記アナログメモリーは、少なくとも信号蓄積容量、信号を書き込むためのトランジスタ、及び該信号を増幅するためのトランジスタを備えた、前記複数の画素の少なくとも一部に対応した複数の増幅型メモリセルであることを特徴とする請求項２に記載の固体撮像装置。
【請求項９】
前記アナログメモリーの増幅型メモリセルの各列ごとに配列され、前記ゲイン可変増幅手段と前記アナログメモリーとの出力オフセット及び前記アナログメモリーからの信号を出力するための回路手段を有することを特徴とする請求項８に記載の固体撮像装置。
【請求項１０】
前記回路手段は、前記出力オフセットを蓄積する第１の蓄積容量と、前記出力オフセットを前記第１の蓄積容量に転送する第１の転送トランジスタと、前記アナログメモリセルからの信号を蓄積する第２の蓄積容量と、前記アナログメモリセルからの信号を前記第２の蓄積容量に転送する第２の転送トランジスタと、を有する請求項９に記載の固体撮像装置。
【請求項１１】
前記回路手段からの、前記出力オフセットと前記信号とを減算する手段を有する請求項１０に記載の固体撮像装置。
【請求項１２】
請求項１〜１１のいずれかの１項に記載の固体撮像装置と、前記固体撮像装置へ光を結像する光学系と、前記固体撮像装置からの出力信号を処理する信号処理回路とを有することを特徴とする撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置および撮像システム、特に、静止画撮影と動画撮影の両方に適応したＣＭＯＳ型固体撮像装置および撮像システムに関する。
【背景技術】
【０００２】
近年ＣＭＯＳ型固体撮像装置は、ＣＣＤ（Charge Coupled Device）と比較して低消費電力が可能であり、高速化が容易であることを特徴として、携帯機器用、あるいは高速連射を行う一眼レフカメラ用のイメージセンサーとして、急速に普及しはじめている。
【０００３】
ＣＭＯＳ型固体撮像装置が更に普及するためには、静止画撮像と動画撮像を高画質で行うことのできる技術開発が求められている。
【０００４】
従来、ＭＯＳ型固体撮像装置において、撮像装置内に設けたアナログメモリーを利用して、高画質の静止画撮影と動画撮影を行う方法が、特許文献１に記載されている。この発明によれば、ＭＯＳ型の固体撮像装置において、偶数フィールドと奇数フィールドの撮像の時間差が原因で生じる画像のぶれを抑制する方法として、画素部の他にアナログメモリーを設け、画素部で光電変換した信号を行単位で一旦メモリー手段に転送し、その後当該メモリー手段の記憶信号を順次、出力信号線に転送することで奇数フィールドの電荷蓄積のタイミングと偶数フィールドの電荷蓄積のタイミングの差をできるだけ小さくするものである。この発明では、静止画の撮影時の画質を向上させるためにメモリーを利用しており、メモリーは全画素分に相当するビット数を備えている。その一方で、動画撮影はメモリーを介さずにビデオレートのまま行うとしている。
【０００５】
静止画の画素数が増加してくると、動画撮影時のビデオレートの読み出し行うことが困難になってくる。例えば高画質の静止画撮影では３００万画素以上の画素数が必要であるとすると、1/30秒の間隔で読み出しを行うためには、９０ＭＨｚの速度で読み出さなくてはいけない。そこで、静止画の画素数を維持したまま、動画の画素数を減らす方法が研究されている。その一つの方法が画素加算、すなわち、複数の光電変換信号を加算して、読み出す画素数を少なくする方法である。
【０００６】
ＣＭＯＳ型固体撮像装置における画素加算方法の一例が特許文献２に記載されている。この発明では、画素からの読み出し線毎にスイッチ素子と容量素子からなるメモリーが複数行分設けられ、加算したい複数の記憶信号のスイッチ素子を同時にＯＮすることで、複数の記憶信号の平均値を出力する手法が述べられている。このようにＣＭＯＳ型固体撮像装置においては、「画素加算」は「画素平均化」と等価であることを記しておく。この発明では同じ画素の信号を複数回読み出した後に読み出し信号を平均化することでランダムノイズを低減させる効果を述べているが、同じ構成を用いて、別画素の信号を平均化することにより、不要な信号を読み飛ばすより場合より低ランダムノイズ、低固定パターンノイズで少ない画素数の信号を読み出すことが可能となる。この方法により、加算しない場合と比べて、ランダムノイズ、固定パターンノイズとも、
1／√（加算画素数）
になる。例えば、２×２＝４画素の加算を行うと、ランダムノイズ、固定パターンノイズとも加算前と比較して、
１／√４ ＝ 1／２
となる。
【０００７】
また、特許文献３には、各列にゲインが１倍を超えるアンプを設けた固体撮像装置が開示されている。
【特許文献１】特開平２−６５３８０号公報
【特許文献２】特開平９−２４７５３５号公報
【特許文献３】特開２００３−５１９８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記従来例に鑑みて、アナログメモリーを搭載した撮像装置において、画素数が増加した場合に加算手段を用いることで必要な画素数のみを読み出す、という構成を考えることができる。その場合、従来の発明の延長では、以下のような課題が発生する。
（１）画素数が増加してくるとメモリーを介した読み出しは、静止画よりむしろ動画でより重要となる。動画では出力装置側のフォーマットの制約もあり、あまり多くの画素数は必要ない。メガピクセル級の撮像装置で静止画と動画を高画質に撮像する新しい構成が必要である。
（２）画素加算、すなわち平均化した読み出しは、画素のランダムノイズが小さくなるので、Ｓ／Ｎは向上する。しかしながらＣＣＤ技術においては、加算することで、ランダムノイズが小さくなるばかりではなく信号成分も大きくなる。すなわち、ＣＣＤにおいては、加算演算により、電荷数が加算され、Ｓ／ＮのＳの値も大きくなる。このことにより、ＣＣＤを考えた場合、ＣＭＯＳ型固体撮像装置において、加算演算を取り入れた読み出し方法におけるＳ／Ｎ向上の新しい手段が要望される。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明の固体撮像装置は、２次元状に配列され、光電変換された画素信号を出力する複数の画素と、一列に配列された前記複数の画素毎に、出力信号を出力する出力線を有し、前記出力信号を画素ごとに読み出す第１のモードと、複数の画素からの出力信号を加算して読み出す第２のモードを備えた固体撮像装置であって、
前記複数の出力線のそれぞれに少なくとも一つ接続される、前記第１のモードと前記第２のモードとで異なるゲインで読み出すためのゲイン可変増幅手段を有するものである。
【００１０】
上記本発明の固体撮像装置において、加算後の信号を１フレームの間保持するアナログメモリーを有すること、画素信号を直接読み出すモードで読み出す時のゲインより、加算して読み出すモードで読み出す時のゲインを高くすること、一列に配列された複数の画素からの出力信号がそれぞれ出力される複数の出力線を有し、前記ゲイン可変増幅手段は、前記複数の出力線のそれぞれに少なくとも一つ接続されていること、又は、信号を直接読み出すモードを静止画の読み出しの動作モードとし、複数の信号を加算して読み出すモードを動画の読み出しモードとすることが望ましい。
【００１１】
(作用)
複数画素の信号を加算するモードと、加算しないモード（信号を画素ごろに読み出すモード）で異なるゲインに切り替えることで両モードにおけるＳ／Ｎとダイナミックレンジが最適化できる理由を以下に説明する。
【００１２】
図７は、画素部から読み出し回路のＳ／Ｎを計算するモデル図である。画素部からの光信号をＳ１、画素部のノイズ信号をＮ１、ゲイン手段のゲインをＧ、後段の回路のノイズをＮ２とすると、出力信号の光信号Ｓとノイズ信号Ｎはそれぞれ、
Ｓ＝Ｇ・Ｓ１
Ｎ＝Ｇ・Ｎ１＋Ｎ２
従って、Ｓ／Ｎ＝Ｇ・Ｓ／（Ｇ・Ｎ１＋Ｎ２）＝Ｓ／（Ｎ１＋（Ｎ２／Ｇ））
この式からＧを大きくするほど、Ｓ／ＮはＳ／Ｎ１に近づく。Ｎ２と比較してＮ１が小さいとＧを大きくする効果は大きい。一方Ｇを大きくすると、同じ光信号で大きな電圧信号がでるのでダイナミックレンジを圧迫してしまう。Ｓ／Ｎを高くすることとダイナミックレンジを確保することがトレードオフの関係になっている。
【００１３】
そこで、例えば静止画のように、露出時間の制御ができて充分な光量が得られる撮影では、ダイナミックレンジを確保するために、相対的に低ゲインで読み出し、動画あるいは暗い環境での静止画のように充分な光量が得られない撮影では、Ｓ／Ｎを確保するために相対的に高ゲインで読み出すという方法が有効である。
【００１４】
このように、加算読み出し時と通常読み出し時で、異なる読み出しゲインをかけることにより、静止画撮影と動画撮影の両方で高い画質を得る撮像装置を得ることができる。
【００１５】
また、動画撮影時には、加算して得られた出力信号を高速に転送し、アナログメモリーに蓄積しておく。アナログメモリーのビット数は、動画に必要な画素数分をもつのが適当である。必要なアナログメモリーだけを用意することで、メモリー搭載によるチップ面積の増大を最小限に抑えることができる。
【００１６】
ゲイン手段は読み出し線に相当する列毎に１つ設けられた所謂列アンプの構成をとることにより、画素部の信号に直接ゲインをかけることができ、前掲の式で示した、後段のノイズＮ２を抑圧することができる。
【発明の効果】
【００１７】
本発明によれば、画素加算時には低照度等の環境下では、より高いＳ／Ｎでの撮影が可能であり、通常時（＝画素非加算時）には比較的高い照度下でダイナミックレンジが広くＳ／Ｎの高い撮影が両立できる固体撮像装置を提供することが可能になる。
【００１８】
また、画素加算モードを動画撮影時、或いは低照度撮影時に使用し、通常モードを静止画モードの撮影に使用することで、静止画撮影と動画撮影両方に適した固体撮像装置を提供することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態について図面を用いて詳細に説明する。
【００２０】
（実施形態１）
図１は本発明の第１の実施形態の固体撮像装置のブロック図である。２次元状に配置された画素アレイ１の各出力線から出力された画素出力信号は、ゲイン可変増幅手段となるゲイン可変列アンプ２で適切なゲインで増幅される。入力容量２１は暗時のノイズをクランプする役割を果たすとともに、フィードバック容量２２、２３との容量比でゲインを決める役割も果たしている。ゲイン可変列アンプ２の出力端子と入力端子とは、フィードバック容量２２、スイッチ２６を介して接続されるとともに、フィードバック容量２３、スイッチ２７を介して接続され、スイッチ２６，２７を切り換えることでゲインを選択することができる。
入力容量２１によるクランプ動作はスイッチ２８をオンすることで、参照電圧入力２４の参照電圧に入力容量２１の差動アンプ２５の入力側を設定した状態で、図２に示す画素の増幅用トランジスタ２０３のゲート電極をリセット用トランジスタ２０４により所定の電位にリセットし、画素からのノイズを入力容量２１に入力する。その後スイッチ２８をオフして入力容量２１の差動アンプ２５の入力側を浮遊状態にして、画素において、フォトダイオード２０１から光信号を電荷転送トランジスタ２０２を介して増幅用トランジスタ２０３のゲート電極に送り、画素から増幅された信号を入力容量２１に入力する。入力容量２１の入力側端子の電位変化量は信号からノイズ成分が除去された量となり、ノイズが除去された信号がゲイン可変列アンプ２に入力されることになる。
【００２１】
ゲインの切り替え信号はセンサの内部のタイミングジェネレーターで生成することができ、またカメラシステムやビデオシステムから発生することも可能である。一般的には、カメラシステムまたはビデオシステムよりモード切替信号を通信端子より送信し、センサを直接或いは、タイミングジェネレーターを介して制御することが好ましい。ゲインの切り換えは一般的には使用者が切り換えスイッチ等で行うが、例えば監視カメラ等の用途において、被写体の動きを検知して切り換えることも可能である。後述する図８に示したスチルカメラを例に取って説明すると、不図示の切り換えスイッチにより全体制御・演算部１０９にゲイン切り換え指示信号を送り、タイミング発生部１０８から固体撮像素子（固体撮像装置）のスイッチ２６、スイッチ２７にゲイン切り換え信号を送る。
【００２２】
ゲイン可変列アンプ２を経たのち、信号は必要に応じ加算回路３に入力される。加算回路３の入力には、列方向に加算する画素数に応じて、複数列の信号線が入力される。加算回路３では画素信号を画素ごとの読み出し（非加算での読み出し）と複数の画素信号での加算読み出しとが切り換えられる。また加算回路３は複数の容量手段と複数のスイッチより成る。加算回路３を通った信号は、必要に応じアナログメモリー４に記憶される。アナログメモリーのビット数は加算後の信号数分あれば良い。たとえば、実施形態では、全有効画素数を３２０万画素、アナログメモリーを８０万画素分とした。すなわち加算回路では、４画素分の信号を加算して１つの出力信号を作り出している。
メモリー４を通った信号は水平出力線および差動アンプ回路からなる出力回路５よりチップの外に出力される。差動アンプ回路は複数のゲイン可変列アンプ２同士のオフセットばらつきを除去するのに有効である。また、チップ内には、このほかに、画素部１、加算回路３、アナログメモリー４および出力回路５を水平に走査する水平走査回路６、画素部１を垂直方向に走査する垂直走査回路７などが配置されている。
【００２３】
図２は画素部１の単位画素回路図である。フォトダイオード２０１で光電変換された光信号は電荷転送トランジスタ２０２で、増幅用トランジスタ２０３のゲート電極に転送される。選択トランジスタ２０５によって選択された画素は、増幅トランジスタのゲート電位に応じた出力電位を信号出力線２０６に出力する。増幅用トランジスタ２０３のゲート電極はリセット用トランジスタ２０４により所定の電位にリセットされる。ここで説明した画素はCMOSセンサと呼ばれるものであるが、画素に特にCMOSセンサに限定されず、ＶＭＩＳ(Threshold Voltage Modulation Image Sensor)、ＢＣＡＳＴ(Buried Charge Accumulator and Sensing Transistor array)、ＬＢＣＡＳＴ(Lateral Buried Charge Accumulator and Sensing Transistor array)等も適用可能である。とくにＢＣＡＳＴやＬＢＣＡＳＴに対しては増幅用ＭＯＳトランジスタをＪＦＥＴトランジスタに置き換えることで、本質的な変更を伴わずに実現できる。また、光電変換部に蓄積された信号電荷を画素に備わったトランジスタの制御電極に導き、増幅された信号を主電極から出力するタイプのセンサが本実施形態の画素に用いることできる。増幅用トランジスタとしてSITを使ったSIT型イメージセンサ（A．Yusa、J．Nishizawa  et al.,  “SIT  image sensor: Design consideration and characteristics,” IEEE trans. Vol. ED-33, pp.735-742, June 1986.）、バイポーラトランジスタを使ったBASIS (N.Tanaka et al., “A 310K pixel bipolar imager (BASIS),” IEEE Trans. Electron Devices, vol.35, pp. 646-652, may 1990)、制御電極が空乏化するJFETを使ったCMD (中村ほか“ゲート蓄積型MOSフォトトランジスタイメージセンサ”,テレビ学会誌,41,11,pp.1075-1082 Nov．，1987)などがある。
【００２４】
図３はゲイン可変列アンプの回路の一例を示す図である。画素からの出力信号は、入力容量２１でクランプされ、参照電圧入力２４とともに、差動アンプ２５の差動入力となる。低ゲイン用フィードバック容量２２と直列にモード選択スイッチ２６、高ゲイン用フィードバック容量２３と直列にモード選択スイッチ２７が配置され、いずれかがＯＮすることで、差動アンプ２５のゲインが選択される。またフィードバック容量２２、２３と並列にアンプの入出力を同電位にすることでリセットをかけるリセットスイッチ２８が配置されている。モード選択スイッチは、各々のフィードバック容量に直列に設けたが、図１０に示すように、高ゲインモードで使用するフィードバック容量２３に対して直列のスイッチ２７を省略し低ゲイン時には２つのフィードバック容量２２、２３の和が所望の容量になるように設計することもできる。すなわち、「高ゲインモード」では容量２２に対して直列のスイッチ２６をＯＦＦする。この時（容量２１/容量２３）で計算されるゲインとなる。「低ゲインモード」ではスイッチ２６をＯＮする。この時（容量２１/（容量２２＋容量２３））で計算されるゲインとなる。容量２２と容量２３を設計することにより「高ゲインモード」と「低ゲインモード」のゲイン設計ができる。この方法の方が、全容量素子の面積を小さくすることができる。また、例えば３つ以上の容量とスイッチを設けて、３つ以上のモードを持つことを可能である。３つめのモードは、動画時の超高ゲインモード、あるいは暗所静止画撮影時の超高ゲインモードとして使用することができる。ゲイン可変列アンプとしてここでは帰還型アンプを用いているが、帰還型アンプとしたは容量を用いた帰還型アンプが好ましい。例えば抵抗を用いた帰還型アンプでは抵抗値が小さいと電流値が大きくなって消費電力が大きくなり、抵抗値を大きくするとノイズが大きくなるとともに応答性が悪くなる。かかる点を考慮すると容量を用いた帰還型アンプがより好ましい。
【００２５】
図４は加算回路３の一例を示す回路図である。本実施形態では列方向、行方向とも２画素分を加算するので、各列の２画素分の容量素子３１，３２，３３，３４、スイッチ素子３５，３６，３７，３８が設けられている。スイッチ４０、４１は各列の信号を出力するスイッチ、スイッチ３９は隣接する列間をショートする加算読み出しスイッチで、加算読み出し時には、スイッチ３９とスイッチ４０をＯＮ、スイッチ４１をＯＦＦとし、加算しない読み出しでは、スイッチ４０、４１をＯＮとし、スイッチ３９をＯＦＦする。カラー撮像の場合は同色の信号を加算するので、通常のベイヤー配列のカラーフィルターでは「列方向２画素」「行方向２画素」は、一列あるいは一行おきに隣接信号を加算することになる。
図５はアナログメモリー４の詳細図である。この図では２ビット分の回路を示した。加算回路を通った信号は、メモリー書き込みスイッチ５１、５２を通して、メモリー容量５３、５４に書き込まれる。書き込まれた信号はメモリー選択スイッチ５５、５６を通してメモリー増幅トランジスタ５７、５８のゲート電位の変化として検知され、出力される。
【００２６】
図１１は出力回路５の一例の構成を示す図である。アナログメモリー４のメモリセルからの信号読み出しは（ここでは図５の一画素からの信号読み出しについて説明する）、トランジスタ５６をオンさせることで行われる。選択されたメモリセルの出力は垂直メモリ出力線８０に読み出され、スイッチトランジスタ８１を介して蓄積容量８３にサンプリングされる。次に、列アンプの反転入力端子と出力端子を短絡し、ゲイン可変列アンプ２のオフセットをメモリセルに書き込む。メモリセルに書き込まれたオフセットの読み出しとサンプリングは、メモリセルに書き込まれた信号の読み出し、サンプリングと同様である。メモリセルからのオフセット出力の蓄積容量８４へのサンプリングは、パルスφTNをスイッチトランジスタ８２に印加することで行われる。蓄積容量８３上の電圧は増幅された画素信号とゲイン可変列アンプ２のオフセットとに加え、増幅トランジスタ５８のオフセットを含んでいる。一方、蓄積容量８４上の電圧はゲイン可変列アンプ２のオフセットとに加え、増幅トランジスタ５８のオフセットを含んでいる。
【００２７】
上記動作に引き続いておこなわれる水平走査は、水平走査回路９０によって行われる。水平走査回路９０はスイッチペアであるトランジスタ８５とトランジスタ８６とを走査し、蓄積容量８３と８４上の電圧をそれぞれ、水平出力線８７および８８に転送する。差動アンプ８９はゲイン可変列アンプ２及び増幅トランジスタ５８のオフセットを除去し、高SN比を持つセンサ信号を出力する。
【００２８】
（実施形態２）
図６は、本発明の第二の実施形態の固体撮像装置に係わる加算回路図である。図６は第一の実施形態と同じブロック図の固体撮像装置において、列方向３画素、行方向に３画素を加算列方向３画素分を加算する場合の加算回路図を示したものである。本実施形態では静止画撮影時の有効画素数を５００万画素、動画撮影時の画素数を３０万画素とし、高精細な静止画撮像と動画撮影に充分な３０万画素を確保した。加算時には中央の約２７０万画素を３×３＝９画素加算し、周辺部の残りの画素は使用しないという構成をとった。
【００２９】
加算する３列の信号は実施形態１と同じく、同色信号の加算を行うべく、一列おきの３列である。すなわち、ｎ列目とn+2列目とn+4列目を加算する。図６において、信号入力Sig 1，Sig 2，Sig 3にはそれぞれ、ｎ列目の信号、n＋２列目の信号、n+4列目の信号が入力される。加算したい３つの行をm行目、m+2行目、m+4行目とすると、まずm行目の信号が信号Sig 1，Sig 2，Sig 3として入力されると、スイッチ６１，６２，６３をＯＮ、スイッチ６４，６５，６６をＯＮとして、保持容量６７，６８，６９それぞれに、m行目n列の信号、m行目n+2列の信号、m行目n+4列の信号を書き込む。次スイッチ６１，６２，６３をＯＦＦ、スイッチ６４，６５，６６をＯＮとすることで、ノードＡで保持した３つの信号を加算（＝平均化）する。この平均化された信号をスイッチ７０をＯＮとすることで、加算信号保持容量７３に書き込む。
【００３０】
次にm+2行目の信号が信号Sig 1，Sig 2，Sig 3として入力されると、ｍ行目と同様にして、保持容量６７にはm+2行目ｎ列の信号、保持容量６８にはm+2行目ｎ+2列の信号、保持容量６９にはm+2行目ｎ+4列の信号が各々保持され、ノードＡが加算された後、スイッチ７１をＯＮすることにより、加算信号保持容量７４に書き込まれる。
【００３１】
同様にして、 m+4行目ｎ列の信号、m+4行目ｎ+2列の信号、m+4行目ｎ+4列の信号の加算結果が加算信号保持容量７５に書き込まれる。
その後、スイッチ７６、７７、７８をＯＮすることで、３つの加算信号保持容量７３，７４，７５に書き込まれていた信号がノードＢにて加算（＝平均化）され、ｍ行、ｍ＋２行、ｍ＋４行およびｎ列、ｎ＋２列、ｎ＋４列のマトリクスで選択された９つの画素信号がソースフォロワーアンプ７９より出力される。
【００３２】
本実施形態のその他の部分は実施形態１と同じものが使用できる。アナログメモリーのビット数は動画で必要な分だけ確保した。
また上記各実施形態において、固体撮像装置は同一半導体基板上に設けることができるが、差動増幅器３３により生ずるノイズが他の回路部材に影響しないように差動増幅器３３を基板外に設けてもよい。
【００３３】
図８に基づいて、本発明に係わる固体撮像装置を動画対応のスチルカメラに適用した場合（撮像システム）の一実施形態について詳述する。
【００３４】
図８は、本発明に係わる固体撮像装置を動画対応の「スチルカメラ」に適用した場合を示すブロック図である。
【００３５】
図８において、１０１はレンズのプロテクトとメインスイッチを兼ねるバリア、１０２は被写体の光学像を固体撮像素子（固体撮像装置）１０４に結像させるレンズ、１０３はレンズ１０２を通った光量を可変するための絞り、１０４はレンズ１０２で結像された被写体を画像信号として取り込むための固体撮像素子、１０６は固体撮像素子１０４より出力される画像信号のアナログ・デジタル変換を行うＡ／Ｄ変換器、１０７はＡ／Ｄ変換器１０６より出力された画像データに各種の補正を行ったりデータを圧縮する信号処理部、１０８は撮像素子１０４、撮像信号処理回路１０５、Ａ／Ｄ変換器１０６、信号処理部１０７に、各種タイミング信号を出力するタイミング発生部、１０９は各種演算とスチルビデオカメラ全体を制御する全体制御・演算部、１１０は画像データを一時的に記憶する為のメモリー部、１１１は記録媒体に記録または読み出しを行うためのインターフェース部、１１２は画像データの記録または読み出しを行う為の半導体メモリー等の着脱可能な記録媒体、１１３は外部コンピュータ等と通信する為のインターフェース部である。
【００３６】
次に、前述の構成における撮影時のスチルビデオカメラの動作について説明する。
【００３７】
バリア１０１がオープンされるとメイン電源がオンされ、次にコントロール系の電源がオンし、更にＡ／Ｄ変換器１０６などの撮像系回路の電源がオンされる。
【００３８】
それから、露光量を制御する為に、全体制御・演算部１０９は絞り１０３を開放にし、撮像素子１０４から出力された信号はＡ／Ｄ変換器１０６で変換された後、信号処理部１０７に入力される。そのデータを基に露出の演算を全体制御・演算部１０９で行う。
【００３９】
この測光を行った結果により明るさを判断し、その結果に応じて全体制御・演算部１０９は絞りを制御する。
【００４０】
次に、撮像素子１０４から出力された信号をもとに、高周波成分を取り出し被写体までの距離の演算を全体制御・演算部１０９で行う。その後、レンズを駆動して合焦か否かを判断し、合焦していないと判断した時は、再びレンズを駆動し測距を行う。そして、合焦が確認された後に本露光が始まる。
【００４１】
露光が終了すると、撮像素子１０４から出力された画像信号はＡ／Ｄ変換器１０６でＡ／Ｄ変換され、信号処理部１０７を通り全体制御・演算部１０９によりメモリー部１１０に書き込まれる。
【００４２】
その後、メモリー部１１０に蓄積されたデータは、全体制御・演算部１０９の制御により記録媒体制御Ｉ／Ｆ部１１１を通り半導体メモリー等の着脱可能な記録媒体１１２に記録される。
【００４３】
また、外部Ｉ／Ｆ部１１３を通り直接コンピュータ等に入力して画像の加工を行ってもよい。
【００４４】
また図９に基づいて、本発明の固体撮像装置をビデオカメラに適用した場合（撮像システム）の例について詳述する。
【００４５】
図９は、本発明の固体撮像装置をビデオカメラに適用した場合を示すブロック図で、４０１は撮影レンズで焦点調節を行うためのフォーカスレンズ４０１Ａ、ズーム動作を行うズームレンズ４０１Ｂ、結像用のレンズ４０１Ｃを備えている。
【００４６】
４０２は絞り、４０３は撮像面に結像された被写体像を光電変換して電気的な撮像信号に変換する固体撮像素子（固体撮像装置）、４０４は固体撮像素子４０３より出力された撮像信号をサンプルホールドし、さらに、レベルをアンプするサンプルホールド回路（Ｓ／Ｈ回路）であり、映像信号を出力する。
【００４７】
４０５はサンプルホールド回路４０４から出力された映像信号にガンマ補正、色分離、ブランキング処理等の所定の処理を施すプロセス回路で、輝度信号Ｙおよびクロマ信号Ｃを出力する。プロセス回路４０５から出力されたクロマ信号Ｃは、色信号補正回路４２１で、ホワイトバランス及び色バランスの補正がなされ、色差信号Ｒ−Ｙ，Ｂ−Ｙとして出力される。
【００４８】
また、プロセス回路４０５から出力された輝度信号Ｙと、色信号補正回路４２１から出力された色差信号Ｒ−Ｙ，Ｂ−Ｙは、エンコーダ回路（ＥＮＣ回路）４２４で変調され、標準テレビジョン信号として出力される。そして、図示しないビデオレコーダ、あるいは電子ビューファインダ等のモニタＥＶＦへと供給される。
【００４９】
次いで、４０６はアイリス制御回路で有り、サンプルホールド回路４０４から供給される映像信号に基づいてアイリス駆動回路４０７を制御し、映像信号のレベルが所定レベルの一定値となるように、絞り４０２の開口量を制御すべくｉｇメータを自動制御するものである。４１３，４１４は、サンプルホールド回路４０４から出力された映像信号中より合焦検出を行うために必要な高周波成分を抽出する異なった帯域制限のバンドパスフィルタ（ＢＰＦ）である。第一のバンドパスフィルタ４１３（ＢＰＦ１）、及び第二のバンドパスフィルタ４１４（ＢＰＦ２）から出力された信号は、ゲート回路４１５及びフォーカスゲート枠信号で各々でゲートされ、ピーク検出回路４１６でピーク値が検出されてホールドされると共に、論理制御回路４１７に入力される。
【００５０】
この信号を焦点電圧と呼び、この焦点電圧によってフォーカスを合わせている。
また、４１８はフォーカスレンズ４０１Ａの移動位置を検出するフォーカスエンコーダ、４１９はズームレンズ４０１Ｂの焦点距離を検出するズームエンコーダ、４２０は絞り４０２の開口量を検出するアイリスエンコーダである。これらのエンコーダの検出値は、システムコントロールを行う論理制御回路４１７へと供給される。論理制御回路４１７は、設定された合焦検出領域内に相当する映像信号に基づいて、被写体に対する合焦検出を行い焦点調節を行う。即ち、各々のバンドパスフィルタ４１３、４１４より供給された高周波成分のピーク値情報を取り込み、高周波成分のピーク値が最大となる位置へとフォーカスレンズ４０１Ａを駆動すべくフォーカス駆動回路４０９にフォーカスモータ４１０の回転方向、回転速度、回転／停止等の制御信号を供給し、これを制御する。
【産業上の利用可能性】
【００５１】
本発明は、複数の画素を２次元状に配列し、画素で光電変換された信号を読み出す手段を有する固体撮像装置に適用され、動画対応のデジタルカメラ（スチルカメラ）、デジタルビデオカメラ等に好適に用いられるものである。
【図面の簡単な説明】
【００５２】
【図１】本発明の第一実施形態の固体撮像装置の構成ブロック図である。
【図２】上記第一の実施形態の固体撮像装置の画素回路を示す図である。
【図３】上記第一の実施形態の固体撮像装置のゲイン可変列アンプの回路図である。
【図４】上記第一の実施形態の固体撮像装置の加算回路図である。
【図５】上記第一の実施形態の固体撮像装置のアナログメモリー部回路図である。
【図６】本発明の第二の実施形態の固体撮像装置の加算回路図である。
【図７】画素部から読み出し回路のＳ／Ｎを計算するモデル図である。
【図８】本発明に係わる固体撮像装置を動画対応のスチルビデオカメラに適用した場合を示すブロック図である。
【図９】本発明の固体撮像装置をビデオカメラに適用した場合を示すブロック図である。
【図１０】上記第一の実施形態の固体撮像装置の他のゲイン可変列アンプの回路図である。
【図１１】図１の出力回路５の一例の構成を示す図である。
【符号の説明】
【００５３】
１  画素部
２  ゲイン可変列アンプ
３  加算回路
４  アナログメモリー
５  出力回路
６  水平走査回路
７  垂直走査回路
２１        入力容量
２２  低ゲインフィードバック容量
２３  高ゲインフィードバック容量
２４  参照電圧入力
２５  差動アンプ
２６  低ゲイン選択スイッチ
２７  高ゲイン選択スイッチ
２８  リセットスイッチ
３２、３３、３４  保持容量
３６、３７、３８  選択スイッチ
３９  加算モードスイッチ
４０，４１   列出力スイッチ
４２  水平出力線
５１、５２  メモリー書き込みスイッチ
５４  メモリー容量
５５、５６  メモリー選択スイッチ
５８  メモリー信号増幅トランジスタ
６１、６２、６３、６４、６５、６６  スイッチ
６７、６８、６９  保持容量
７０、７１、７２  スイッチ
７３、７４、７５  加算信号保持容量
７６、７７、７８  読み出しスイッチ
７９  ソースフォロワーアンプ
２０１  フォトダイオード
２０２  電荷転送トランジスタ
２０３  増幅トランジスタ
２０４  画素リセットスイッチ
２０５  画素選択スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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