(57)【要約】【課題】  メモリトランジスタと周辺回路領域のトランジスタとでゲート絶縁膜の膜厚が異なる場合でも、メモリトランジスタにおけるゲート酸化膜の有機物汚染を防止できる不揮発性半導体記憶装置およびその製造方法を提供する。【解決手段】  メモリトランジスタＭＴと周辺回路のＶｐｐ系およびＶｃｃ系のトランジスタＰＴ１、ＰＴ２との各ゲート絶縁膜は、埋込酸化膜１４と活性領域との境界部分においてその他の部分と同等以上の膜厚を有している。Ｖｐｐ系のトランジスタＰＴ１のゲート絶縁膜とＶｃｃ系のトランジスタのゲート絶縁膜とは、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜との３層が順に積層されたＯＮＯ膜よりなっている。Ｖｐｐ系のトランジスタＰＴ１のゲート絶縁膜とＶｃｃ系のトランジスタのゲート絶縁膜とは異なる膜厚を有している。【選択図】        図１
2005064185.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板の主表面において活性領域を区画する素子分離絶縁膜と、
前記半導体基板に形成され、かつメモリセルに含まれるメモリトランジスタと、
前記半導体基板に形成され、かつ周辺回路に含まれる第１および第２のトランジスタとを備え、
前記メモリトランジスタと前記第１および第２のトランジスタとの各ゲート絶縁膜は、前記素子分離絶縁膜と前記活性領域との境界部分においてその他の部分と同等以上の膜厚を有し、
前記第１のトランジスタの前記ゲート絶縁膜と前記第２のトランジスタの前記ゲート絶縁膜とは、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜との３層が順に積層された構成を有しており、
前記第１のトランジスタの前記ゲート絶縁膜と前記第２のトランジスタの前記ゲート絶縁膜とは異なる膜厚を有している、不揮発性半導体記憶装置。
【請求項２】
前記メモリトランジスタの前記ゲート絶縁膜は前記第１のトランジスタの前記ゲート絶縁膜より薄く、かつ前記第２のトランジスタの前記ゲート絶縁膜よりも厚いことを特徴とする、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
メモリセルに含まれるメモリトランジスタと、周辺回路に含まれる第１および第２のトランジスタとを備えた不揮発性半導体記憶装置の製造方法であって、
前記メモリトランジスタの形成領域、前記第１のトランジスタの形成領域および前記第２のトランジスタの形成領域において、半導体基板の主表面に第１の熱酸化膜を形成する工程と、
前記第１のトランジスタの形成領域および前記メモリトランジスタの形成領域において、前記第１の熱酸化膜を除去する工程と、
前記メモリトランジスタの形成領域、前記第１のトランジスタの形成領域および前記第２のトランジスタの形成領域において、半導体基板の主表面に第２の熱酸化膜と、シリコン窒化膜とを順に形成する工程と、
前記メモリトランジスタの形成領域において、前記シリコン窒化膜と、前記第２の熱酸化膜とを順に除去する工程と、
前記メモリトランジスタの形成領域において、第３の熱酸化膜を形成する工程と、
前記メモリトランジスタの形成領域、前記第１のトランジスタの形成領域および前記第２のトランジスタの形成領域において、ゲート用導電層を形成する工程と、
前記ゲート用導電層形成後に、前記半導体基板の主表面にトレンチ素子分離用の溝を形成する工程とを備えた、不揮発性半導体記憶装置の製造方法。
【請求項４】
前記メモリトランジスタの形成領域、前記第１のトランジスタの形成領域および前記第２のトランジスタの形成領域において、前記シリコン窒化膜を形成した後に、シリコン酸化膜を形成する工程と、
前記メモリトランジスタの形成領域において、前記シリコン窒化膜を除去する前に前記シリコン酸化膜を除去する工程とをさらに備えたことを特徴とする、請求項３に記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記第３の熱酸化膜は前記メモリトランジスタの形成領域以外に、前記第１のトランジスタの形成領域および前記第２のトランジスタの形成領域において前記シリコン窒化膜表面にも形成されることを特徴とする、請求項３に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造方法に関し、特に、メモリセルに含まれるメモリトランジスタと、周辺回路に含まれる２つ以上のトランジスタとを備えた不揮発性半導体記憶装置およびその製造方法に関するものである。
【背景技術】
【０００２】
メモリセルに含まれるメモリトランジスタと、周辺回路に含まれる２つ以上のトランジスタとを備えた不揮発性半導体記憶装置およびその製造方法は、たとえば特開２００３−７８６３号公報に開示されている。
【０００３】
ＳＴＩ（Shallow Trench Isolation）形成前にメモリトランジスタのトンネル酸化膜（ゲート絶縁膜）を形成する方法としてＳＡ（Self Align)−ＳＴＩがある。この方法によれば、フィールドエッジでのいわゆる「肩落ち」が発生しないことから、消去時のしきい値電圧（Ｖｔｈ）分布狭帯化、Ｅ（消去）／Ｗ（書込み）耐性向上など、フラッシュメモリの特性向上を図ることができる。また、周辺回路のＶｃｃ系トランジスタ、Ｖｐｐ系トランジスタを含む全てのトランジスタのゲート酸化膜をＳＴＩ形成前に形成することで、周辺回路領域でも「肩落ち」を防ぐことができ、逆ナローチャネル効果を抑制することもできる。
【０００４】
ここで、Ｖｃｃ系トランジスタを電源電圧以下の電圧しか印加されないトランジスタと定義し、Ｖｐｐ系トランジスタを書込み・消去動作を行なうためにチップ内部で昇圧された高電圧を印加される高耐圧トランジスタと定義する。
【０００５】
上記のようにメモリトランジスタ、Ｖｃｃ系トランジスタおよびＶｐｐ系トランジスタを形成する場合、それぞれのトランジスタのゲート絶縁膜が異なる膜厚となるため、３種類の膜厚が必要となる。具体的には、３種類のゲート酸化膜の膜厚の関係は、Ｖｃｃ系トランジスタ＜メモリトランジスタ＜Ｖｐｐ系トランジスタとなる。このような３種類の膜厚のゲート酸化膜は、たとえば以下のように形成される。
【０００６】
予めイオン注入によってｎ型ウエルおよびｐ型ウエルが形成されたシリコン基板表面に、１回目の熱酸化により第１の熱酸化膜が形成される。この第１の熱酸化膜のＶｐｐ系トランジスタ形成領域上にフォトレジストのパターンが形成され、そのレジストパターンをマスクとしてメモリセル領域およびＶｃｃ系トランジスタの形成領域における第１の熱酸化膜が除去される。
【０００７】
そのレジストパターンが除去された後、２回目の熱酸化によりシリコン基板上に第２の熱酸化膜が形成される。この第２の熱酸化膜のＶｐｐ系トランジスタ形成領域上およびメモリセル領域上にフォトレジストのパターンが形成され、そのレジストパターンをマスクとしてＶｃｃ系トランジスタの形成領域における第２の熱酸化膜が除去される。
【０００８】
そのレジストパターンが除去された後、３回目の熱酸化によりシリコン基板上に第３の熱酸化膜が形成される。
【０００９】
これにより、Ｖｐｐ系トランジスタ形成領域には第１、第２および第３の熱酸化膜が形成され、メモリセル領域には第２および第３の熱酸化膜が形成され、Ｖｃｃ系トランジスタの形成領域には第３の熱酸化膜が形成され、３種類の膜厚のゲート酸化膜が形成される。
【特許文献１】特開２００３−７８６３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記のようにメモリセルのゲート酸化膜（トンネル酸化膜）は、２回目の熱酸化の後、レジストパターンをマスクとしてＶｃｃ系トランジスタの形成領域における第２の熱酸化膜を除去したうえで、３回目の熱酸化で追酸化して形成される。
【００１１】
トンネル酸化膜の形成にあたっては、トンネル酸化膜とシリコン基板との界面およびトンネル酸化膜とフローティングゲート電極との界面にも極めて高い清浄度が要求される。しかし、上記の方法によれば、第２の熱酸化膜上にレジストパターンが直付けされることになるため、トンネル酸化膜のフォトレジストによる有機物汚染が懸念される。
【００１２】
それゆえ本発明の目的は、メモリトランジスタと周辺回路領域のトランジスタとでゲート絶縁膜の膜厚が異なる場合でも、メモリトランジスタにおけるゲート酸化膜の有機物汚染を防止できる不揮発性半導体記憶装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１３】
本発明の不揮発性半導体記憶装置は、半導体基板と、素子分離絶縁膜と、メモリトランジスタと、第１および第２のトランジスタとを備えている。半導体基板は、主表面を有している。素子分離絶縁膜は、半導体基板の主表面において活性領域を区画している。メモリトランジスタは、半導体基板に形成され、かつメモリセルに含まれている。第１および第２のトランジスタは、半導体基板に形成され、かつ周辺回路に含まれている。メモリトランジスタと第１および第２のトランジスタとの各ゲート絶縁膜は、素子分離絶縁膜と活性領域との境界部分においてその他の部分と同等以上の膜厚を有している。第１のトランジスタのゲート絶縁膜と第２のトランジスタのゲート絶縁膜とは、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜との３層が順に積層された構成を有している。第１のトランジスタのゲート絶縁膜と第２のトランジスタのゲート絶縁膜とは異なる膜厚を有している。
【発明の効果】
【００１４】
本発明の不揮発性半導体記憶装置によれば、第１のトランジスタのゲート絶縁膜と第２のトランジスタのゲート絶縁膜とは、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜との３層が順に積層された構成を有している。この積層構造は、熱酸化膜を形成する際にほとんど膜厚が増えない。このため、これらの積層構造を形成した後に、半導体基板の主表面を熱酸化してメモリトランジスタのゲート絶縁膜を形成すれば、このゲート絶縁膜にフォトレジストを直付けすることなく、メモリトランジスタのゲート絶縁膜の膜厚を第１のトランジスタのゲート絶縁膜の膜厚と第２のトランジスタのゲート絶縁膜の膜厚との間の膜厚となるように形成することができる。このようにメモリトランジスタのゲート絶縁膜にフォトレジストが直付けされることがないため、メモリトランジスタのゲート絶縁膜の有機物汚染を防止することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について図に基づいて説明する。
【００１６】
図１は、本発明の一実施の形態における不揮発性半導体記憶装置の構成を概略的に示す断面図であり、図１（ａ）は周辺回路のＶｐｐ系トランジスタを示し、図１（ｂ）は周辺回路のＶｃｃ系トランジスタを示し、図１（ｃ）はメモリセルのメモリトランジスタを示している。図２は、図１の各部の断面に対応しており、図２（ａ）は図１（ａ）のＩＩＡ−ＩＩＡ線に沿う断面図であり、図２（ｂ）は図１（ｂ）のＩＩＢ−ＩＩＢ線に沿う断面図であり、図２（ｃ）は図１（ｃ）のＩＩＣ−ＩＩＣ線に沿う断面図である。
【００１７】
図１および図２を参照して、本実施の形態の不揮発性半導体記憶装置は、周辺回路に含まれるＶｐｐ系トランジスタＰＴ１およびＶｃｃ系トランジスタＰＴ２と、メモリセルに含まれるメモリトランジスタＭＴとを有している。これらの各トランジスタＰＴ１、ＰＴ２、ＭＴの各々は、シリコン基板（半導体基板）１の表面に形成されている。
【００１８】
なお、シリコン基板１の表面の活性領域は、トレンチ分離によって区画されている。このトレンチ分離は、シリコン基板１の表面に形成されたトレンチ分離用の溝１３と、その溝１３内を埋込みかつ上面がシリコン基板１の表面よりも上方に突出する埋込酸化膜１４とを有している。
【００１９】
Ｖｐｐ系トランジスタＰＴ１は、１対のソース／ドレイン領域２６、２６と、ゲート絶縁膜と、積層型ゲート電極とを有している。１対のソース／ドレイン領域２６、２６は、シリコン基板１の表面に互いに間隔を隔てて形成されている。積層型ゲート電極は、１対のソース／ドレイン領域２６、２６に挟まれる領域上にゲート絶縁膜を介して形成されている。
【００２０】
ゲート絶縁膜は、シリコン酸化膜５とシリコン窒化膜６とシリコン酸化膜７とが順に積層された、いわゆるＯＮＯ膜よりなっている。積層型ゲート電極は、下層部１０、１５と上層部１８、１９とが絶縁膜１７を介して積層された構成を有している。下層部１０、１５は、たとえば不純物が導入された多結晶シリコン酸化膜（以下、ドープトポリシリコン膜と称する）１０および１５が積層された構成を有している。上層部１８、１９は、たとえばドープトポリシリコン膜１８とタングステンシリサイド（ＷＳｉ）膜１９とが積層された構成を有している。絶縁膜１７は、たとえばＯＮＯ膜よりなっている。
【００２１】
なお、下層部１０、１５と上層部１８、１９とは、互いに電気的に接続されている。また、上層部１８、１９上には、たとえばシリコン酸化膜よりなる絶縁膜２０が形成されている。
【００２２】
Ｖｃｃ系トランジスタＰＴ２は、１対のソース／ドレイン領域２６、２６と、ゲート絶縁膜と、積層型ゲート電極とを有している。１対のソース／ドレイン領域２６、２６は、シリコン基板１の表面に互いに間隔を隔てて形成されている。積層型ゲート電極は、１対のソース／ドレイン領域２６、２６に挟まれる領域上にゲート絶縁膜を介して形成されている。
【００２３】
ゲート絶縁膜は、シリコン酸化膜４とシリコン窒化膜６とシリコン酸化膜７とが順に積層された、いわゆるＯＮＯ膜よりなっている。このゲート絶縁膜は、Ｖｐｐ系トランジスタＰＴ１のゲート絶縁膜の膜厚Ｔ１よりも薄い膜厚Ｔ２を有している。積層型ゲート電極は、Ｖｐｐ系トランジスタＰＴ１の積層型ゲート電極の構成とほぼ同じであるため、同一の構成要素については同一の符号を付し、その説明を省略する。
【００２４】
メモリトランジスタＭＴは、ドレイン領域２３と、ソース領域２５と、ゲート絶縁膜（トンネル酸化膜）９と、積層型ゲート電極とを有している。ドレイン領域２３およびソース領域２５は、シリコン基板１の表面に互いに間隔を隔てて形成されている。積層型ゲート電極は、ドレイン領域２３およびソース領域２５に挟まれる領域上にゲート絶縁膜９を介して形成されている。なお、ソース領域２５はシリコン基板１の表面に形成された凹部１ａの底面および側面に形成されている。
【００２５】
ゲート絶縁膜９は、シリコン酸化膜単層よりなっている。このゲート絶縁膜は、Ｖｐｐ系トランジスタＰＴ１のゲート絶縁膜の膜厚Ｔ１よりも薄く、かつＶｃｃ系トランジスタＰＴ２のゲート絶縁膜の膜厚Ｔ２よりも厚い膜厚Ｔ３を有している。積層型ゲート電極は、Ｖｐｐ系トランジスタＰＴ１の積層型ゲート電極の構成とほぼ同じであるため、同一の構成要素については同一の符号を付し、その説明を省略する。ただし、メモリトランジスタＭＴの積層型ゲート電極においては、下層部はフロティングゲート電極となり、かつ上層部はコントロールゲート電極となり、双方は絶縁膜１７により電気的に分離されている。
【００２６】
上記のＶｐｐ系トランジスタＰＴ１、Ｖｃｃ系トランジスタＰＴ２およびメモリトランジスタＭＴの各ゲート絶縁膜は、トレンチ分離と活性領域との境界部分においてその他の部分と同等以上の膜厚を有している。
【００２７】
上記のＶｐｐ系トランジスタＰＴ１、Ｖｃｃ系トランジスタＰＴ２およびメモリトランジスタＭＴ上を覆うように、シリコン基板１上に層間絶縁膜２７が形成されている。この層間絶縁膜２７は、たとえばＢＰＳＧ（Boron-doped Phospho-Silicate Glass）よりなっている。この層間絶縁膜２７上には、たとえば金属よりなる配線２９が複数形成されている。この配線２９は、層間絶縁膜２７などに設けられたコンタクトホール２７ａ内を埋め込む導電層（たとえばタングステンプラグ）２８により下層の導電領域または導電層に電気的に接続されている。なお、上記の下層部１０、１５と上層部１８、１９とは、配線２９とプラグ層２８とのより互いに電気的に接続されている。
【００２８】
次に、本実施の形態の製造方法について説明する。
【００２９】
図３〜図２１は、本発明の一実施の形態における不揮発性半導体記憶装置の製造方法を工程順に示す概略断面図であり、図１に示す断面に対応する断面図である。また、図２２〜図２５は、本発明の一実施の形態における不揮発性半導体記憶装置の製造方法を工程順に示す概略断面図であり、図２に示す断面に対応する断面図である。
【００３０】
なお、図２２（ａ）、（ｂ）、（ｃ）のそれぞれは図１８のＸＸＩＩＡ−ＸＸＩＩＡ線、ＸＸＩＩＢ−ＸＸＩＩＢ線、ＸＸＩＩＣ−ＸＸＩＩＣ線のそれぞれに沿う概略断面図である。図２３（ａ）、（ｂ）、（ｃ）のそれぞれは図１９のＸＸＩＩＩＡ−ＸＸＩＩＩＡ線、ＸＸＩＩＩＢ−ＸＸＩＩＩＢ線、ＸＸＩＩＩＣ−ＸＸＩＩＩＣ線のそれぞれに沿う概略断面図である。図２４（ａ）、（ｂ）、（ｃ）のそれぞれは図２０のＸＸＩＶＡ−ＸＸＩＶＡ線、ＸＸＩＶＢ−ＸＸＩＶＢ線、ＸＸＩＶＣ−ＸＸＩＶＣ線のそれぞれに沿う概略断面図である。図２５（ａ）、（ｂ）、（ｃ）のそれぞれは図２１のＸＸＶＡ−ＸＸＶＡ線、ＸＸＶＢ−ＸＸＶＢ線、ＸＸＶＣ−ＸＸＶＣ線のそれぞれに沿う概略断面図である。
【００３１】
まず図３を参照して、予めイオン注入によってｎ型ウェルおよびｐ型ウェルが形成されたシリコン基板１表面に１２ｎｍ程度の熱酸化膜２が形成される。
【００３２】
図４を参照して、写真製版により、周辺回路のＶｐｐ系トランジスタの形成領域の熱酸化膜２上にフォトレジスト３が形成される。このフォトレジスト３をマスクとして、メモリセル領域および周辺回路のＶｃｃ系トランジスタの形成領域の熱酸化膜２がフッ酸により除去される。
【００３３】
図５を参照して、フォトレジスト３が除去された後、再度熱酸化が行なわれる。これにより、メモリセル領域および周辺回路のＶｃｃ系トランジスタの形成領域には１ｎｍ程度の極めて薄い熱酸化膜４が形成される。また、周辺回路のＶｐｐ系トランジスタの形成領域では、熱酸化膜２が追酸化されることになり、熱酸化膜２よりも厚い１３ｎｍ程度の熱酸化膜５が形成される。続けて、２ｎｍ程度のシリコン窒化膜６、１ｎｍ程度のシリコン酸化膜７が堆積され、各領域において、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層からなるＯＮＯ膜が形成される。
【００３４】
図６を参照して、写真製版により周辺回路のＶｃｃ系トランジスタの形成領域およびＶｐｐ系トランジスタの形成領域に、フォトレジスト８が形成される。このフォトレジスト８をマスクとして、メモリセル領域のシリコン酸化膜７、シリコン窒化膜６および熱酸化膜４がフッ酸により除去される。この後、フォトレジスト８が除去される。
【００３５】
図７を参照して、再度熱酸化が行なわれ、メモリセル領域にトンネル酸化膜となる１０ｎｍ程度の熱酸化膜９が形成される。これでメモリセル領域に１０ｎｍ程度の熱酸化膜９、周辺回路のＶｃｃ系トランジスタの形成領域に酸化膜換算の容量膜厚４ｎｍ程度のＯＮＯ膜（熱酸化膜４／シリコン窒化膜６／シリコン酸化膜７）、Ｖｐｐ系のトランジスタ形成領域に酸化膜換算の容量膜厚１５ｎｍ程度のＯＮＯ膜（熱酸化膜５／シリコン窒化膜６／シリコン酸化膜７）とが形成され、３種類の膜厚のゲート絶縁膜が形成されたことになる。
【００３６】
周辺回路は、Ｖｐｐ系のトランジスタ形成領域、Ｖｃｃ系トランジスタの形成領域共にＯＮＯ膜となっているために、熱酸化膜９を形成する際にも膜厚が殆ど増えない。これにより、３種類のゲート絶縁膜のうち、２番目の膜厚であるトンネル酸化膜の表面にフォトレジストを接触させることなく、最後に１度の熱酸化のみでこのトンネル酸化膜を形成することができる。このため、トンネル酸化膜とシリコン基板との界面およびトンネル酸化膜とフローティングゲート電極との界面を極めて高い清浄度に保つことができる。
【００３７】
なお、１ｎｍ程度のシリコン酸化膜７を堆積せずに、熱酸化膜９を形成する際に、シリコン窒化膜６の表面が熱酸化されることによる熱酸化膜を利用してＯＮＯ膜としてもよい。
【００３８】
図８を参照して、２０ｎｍ程度のドープトポリシリコン膜１０が堆積された後、２００ｎｍ程度のシリコン窒化膜１１が堆積される。
【００３９】
図９を参照して、写真製版により、フォトレジスト１２が形成される。このフォトレジスト１２をマスクとして、シリコン窒化膜１１、ドープトポリシリコン膜１０および３種類のゲート絶縁膜がドライエッチングされる。この後、フォトレジスト１２が除去される。
【００４０】
図１０を参照して、パターニングされたシリコン窒化膜１１、ドープトポリシリコン膜１０および３種類のゲート絶縁膜をマスクとしてシリコン基板１にドライエッチングが施される。これにより、深さ３００ｎｍ程度のトレンチ分離用の溝１３が形成される。
【００４１】
図１１を参照して、上記のトレンチエッチングによるプラズマダメージ層の除去と、溝１３のコーナー部での電界集中を防ぐための溝コーナーの丸めなどを目的として、溝１３の内壁が３０ｎｍ程度熱酸化される。この後、５００ｎｍ程度の埋込酸化膜１４が堆積され、溝１３が埋込まれる。
【００４２】
図１２を参照して、シリコン窒化膜１１の表面が露出するまで埋込酸化膜１４がＣＭＰ（Chemical Mechanical Polishing）法により研磨除去され、表面全体が平坦化される。
【００４３】
図１３を参照して、埋込酸化膜１４が希フッ酸により所定の量だけウエットエッチングされる。これにより、溝１３内を埋込み、かつ上面がシリコン基板１の表面から突出した埋込酸化膜１４が形成される。
【００４４】
図１４を参照して、シリコン窒化膜１１が熱燐酸により除去される。この時点でトレンチ素子分離（ＳＴＩ：Shallow Trench Isolation）が形成される。
【００４５】
図１５を参照して、１００ｎｍ程度のドープトポリシリコン膜１５が形成される。この際、ドープトポリシリコン膜１５がドープトポリシリコン膜１０と確実に接続するために、双方の界面に自然酸化膜が残らないようにする必要がある。ドープトポリシリコン膜１０、１５が接続されてメモリセルのフローティングゲート電極となる。また周辺回路のトランジスタでは積層型ゲート電極の下層部となる。
【００４６】
図１６を参照して、写真製版によりフォトレジスト１６が形成される。このフォトレジスト１６をマスクとしてドープトポリシリコン膜１５がドライエッチングされることにより、フローティングゲート電極のゲート幅（Ｗ）方向のパターニングが行なわれる。この後、フォトレジスト１６が除去される。
【００４７】
図１７を参照して、ドープトポリシリコン膜１５の表面に５ｎｍ程度の熱酸化膜が形成され、続けてシリコン窒化膜およびシリコン酸化膜が堆積されることにより、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層からなるＯＮＯ膜１７が形成される。
【００４８】
図１８および図２２を参照して、メモリセルにおいてはコントロールゲート電極となり、また周辺回路のトランジスタでは積層型ゲート電極の上層部となる１００ｎｍ程度のドープトポリシリコン膜１８およびタングステンシリサイド膜１９が堆積され、さらに２００ｎｍ程度のシリコン酸化膜２０が堆積される。この後、写真製版によりフォトレジスト２１が形成される。このフォトレジスト２１をマスクとしてシリコン酸化膜２０がドライエッチングされる。この後、フォトレジスト２１が除去される。
【００４９】
図１９および図２３を参照して、パターニングされたシリコン酸化膜２０をマスクとして、タングステンシリサイド膜１９およびドープトポリシリコン膜１８がドライエッチングされる。これにより、メモリセルのコントロールゲート電極および周辺回路のトランジスタの積層型ゲート電極の上層部が形成される。
【００５０】
図２０および図２４を参照して、写真製版によって、周辺回路のトランジスタの積層型ゲート電極の下層部と金属配線を接続するコンタクトホールが形成される領域だけがフォトレジスト２２で覆われる。このフォトレジスト２２をマスクとして、ＯＮＯ膜１７、ドープトポリシリコン膜１５、１０がエッチバックされる。これにより、フローティングゲート電極のゲート長（Ｌ）方向のパターニングが行なわれ、フローティングゲート電極が形成され、同時に周辺回路のトランジスタの積層型ゲート電極の下層部が形成される。この後、フォトレジスト２２が除去される。
【００５１】
図２１および図２５を参照して、イオン注入によりメモリセルのドレイン領域２３が形成された後、写真製版が行なわれてフォトレジスト２４が形成される。このフォトレジスト２４およびパターニングされたシリコン酸化膜２０、タングステンシリサイド膜１９、ドープトポリシリコン膜１８、ＯＮＯ膜１７、ドープトポリシリコン膜１５、１０をマスクとして、シリコン基板１がドライエッチングによって除去されて凹部１ａが形成されるる。イオン注入により、この凹部１ａの底面および側面にソース領域２５が形成される。ゲート幅方向の隣接メモリセルの各ソース領域２５同士は接続されており、ソース線を構成する。この後、フォトレジスト２４が除去される。
【００５２】
この後、図１および図２を参照して、イオン注入が行なわれて周辺回路のトランジスタのソース／ドレイン領域２６が形成された後、層間絶縁膜として１０００ｎｍ程度のＢＰＳＧ膜２７が堆積され、ＣＭＰ法などによる平坦化が行なわれた後、写真製版およびＢＰＳＧ膜２７の選択的なドライエッチングによりコンタクトホール２７ａが形成される。コンタクトホール２７ａにタングステン（Ｗ）よりなるプラグ層２８が埋込まれる。周辺回路のトランジスタの積層型ゲート電極には上層部と下層部が共にプラグ層２８に接続される。続けて４００ｎｍ程度のアルミニウムなどの金属膜２９が堆積され、写真製版およびエッチングによりパターニングされることにより、１層目の金属配線２９が形成される。
【００５３】
本実施の形態によれば、Ｖｐｐ系のトランジスタＰＴ１のゲート絶縁膜とＶｃｃ系トランジスタＰＴ２のゲート絶縁膜とは、ＯＮＯ膜よりなっている。このＯＮＯ膜は、熱酸化膜を形成する際にほとんど膜厚が増えない。このため、ＯＮＯ膜を形成した後に、シリコン基板１の表面を熱酸化してメモリトランジスタＭＴのゲート絶縁膜９を形成すれば、このゲート絶縁膜９にフォトレジストを直付けすることなく、メモリトランジスタＭＴのゲート絶縁膜９の膜厚をＶｐｐ系のトランジスタＰＴ１のゲート絶縁膜の膜厚とＶｃｃ系トランジスタＰＴ２のゲート絶縁膜の膜厚との間の膜厚となるように形成することができる。このようにメモリトランジスタＭＴのゲート絶縁膜９にフォトレジストが直付けされることがないため、メモリトランジスタＭＴのゲート絶縁膜９の有機物汚染を防止することができる。
【００５４】
また、本実施の形態によれば、ゲート絶縁膜が形成された後にトレンチ分離用の溝１３が形成される。このため、Ｖｐｐ系トランジスタＰＴ１、Ｖｃｃ系トランジスタＰＴ２およびメモリトランジスタＭＴの各ゲート絶縁膜は、トレンチ分離と活性領域との境界部分においてその他の部分と同等以上の膜厚を有することとなる。
【００５５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００５６】
【図１】本発明の一実施の形態における不揮発性半導体記憶装置の構成を概略的に示す断面図である。
【図２】本発明の一実施の形態における不揮発性半導体記憶装置の構成を概略的に示す断面図であり、図１のＩＩＡ−ＩＩＡ線、ＩＩＢ−ＩＩＢ線、ＩＩＣ−ＩＩＣ線のそれぞれに沿う概略断面図（ａ）、（ｂ）、（ｃ）である。
【図３】本発明の一実施の形態における不揮発性半導体記憶装置の製造方法の第１工程を示す概略断面図であり、図１に示す断面に対応する断面図である。
【図４】本発明の一実施の形態における不揮発性半導体記憶装置の製造方法の第２工程を示す概略断面図であり、図１に示す断面に対応する断面図である。
【図５】本発明の一実施の形態における不揮発性半導体記憶装置の製造方法の第３工程を示す概略断面図であり、図１に示す断面に対応する断面図である。
【図６】本発明の一実施の形態における不揮発性半導体記憶装置の製造方法の第４工程を示す概略断面図であり、図１に示す断面に対応する断面図である。
【図７】本発明の一実施の形態における不揮発性半導体記憶装置の製造方法の第５工程を示す概略断面図であり、図１に示す断面に対応する断面図である。
【図８】本発明の一実施の形態における不揮発性半導体記憶装置の製造方法の第６工程を示す概略断面図であり、図１に示す断面に対応する断面図である。
【図９】本発明の一実施の形態における不揮発性半導体記憶装置の製造方法の第７工程を示す概略断面図であり、図１に示す断面に対応する断面図である。
【図１０】本発明の一実施の形態における不揮発性半導体記憶装置の製造方法の第８工程を示す概略断面図であり、図１に示す断面に対応する断面図である。
【図１１】本発明の一実施の形態における不揮発性半導体記憶装置の製造方法の第９工程を示す概略断面図であり、図１に示す断面に対応する断面図である。
【図１２】本発明の一実施の形態における不揮発性半導体記憶装置の製造方法の第１０工程を示す概略断面図であり、図１に示す断面に対応する断面図である。
【図１３】本発明の一実施の形態における不揮発性半導体記憶装置の製造方法の第１１工程を示す概略断面図であり、図１に示す断面に対応する断面図である。
【図１４】本発明の一実施の形態における不揮発性半導体記憶装置の製造方法の第１２工程を示す概略断面図であり、図１に示す断面に対応する断面図である。
【図１５】本発明の一実施の形態における不揮発性半導体記憶装置の製造方法の第１３工程を示す概略断面図であり、図１に示す断面に対応する断面図である。
【図１６】本発明の一実施の形態における不揮発性半導体記憶装置の製造方法の第１４工程を示す概略断面図であり、図１に示す断面に対応する断面図である。
【図１７】本発明の一実施の形態における不揮発性半導体記憶装置の製造方法の第１５工程を示す概略断面図であり、図１に示す断面に対応する断面図である。
【図１８】本発明の一実施の形態における不揮発性半導体記憶装置の製造方法の第１６工程を示す概略断面図であり、図１に示す断面に対応する断面図である。
【図１９】本発明の一実施の形態における不揮発性半導体記憶装置の製造方法の第１７工程を示す概略断面図であり、図１に示す断面に対応する断面図である。
【図２０】本発明の一実施の形態における不揮発性半導体記憶装置の製造方法の第１８工程を示す概略断面図であり、図１に示す断面に対応する断面図である。
【図２１】本発明の一実施の形態における不揮発性半導体記憶装置の製造方法の第１９工程を示す概略断面図であり、図１に示す断面に対応する断面図である。
【図２２】本発明の一実施の形態における不揮発性半導体記憶装置の製造方法の第１６工程を示す概略断面図であり、図１８のＸＸＩＩＡ−ＸＸＩＩＡ線、ＸＸＩＩＢ−ＸＸＩＩＢ線、ＸＸＩＩＣ−ＸＸＩＩＣ線のそれぞれに沿う概略断面図（ａ）、（ｂ）、（ｃ）である。
【図２３】本発明の一実施の形態における不揮発性半導体記憶装置の製造方法の第１７工程を示す概略断面図であり、図１９のＸＸＩＩＩＡ−ＸＸＩＩＩＡ線、ＸＸＩＩＩＢ−ＸＸＩＩＩＢ線、ＸＸＩＩＩＣ−ＸＸＩＩＩＣ線のそれぞれに沿う概略断面図（ａ）、（ｂ）、（ｃ）である。
【図２４】本発明の一実施の形態における不揮発性半導体記憶装置の製造方法の第１８工程を示す概略断面図であり、図２０のＸＸＩＶＡ−ＸＸＩＶＡ線、ＸＸＩＶＢ−ＸＸＩＶＢ線、ＸＸＩＶＣ−ＸＸＩＶＣ線のそれぞれに沿う概略断面図（ａ）、（ｂ）、（ｃ）である。
【図２５】本発明の一実施の形態における不揮発性半導体記憶装置の製造方法の第１９工程を示す概略断面図であり、図２１のＸＸＶＡ−ＸＸＶＡ線、ＸＸＶＢ−ＸＸＶＢ線、ＸＸＶＣ−ＸＸＶＣ線のそれぞれに沿う概略断面図（ａ）、（ｂ）、（ｃ）である。
【符号の説明】
【００５７】
１  シリコン基板、１ａ  凹部、２  熱酸化膜、３，８，１２，１６，２１，２２，２４  フォトレジスト、４，５，７  シリコン酸化膜、６，１１  シリコン窒化膜、９  ゲート絶縁膜、１０，１５，１８  ドープトポリシリコン膜、１３  溝、１４  埋込酸化膜、１７  絶縁膜、１９  タングステンシリサイド膜、２０  絶縁膜、２３  ドレイン領域、２５  ソース領域、２６  ソース／ドレイン領域、２７ａ  コンタクトホール、２７  層間絶縁膜、２８  プラグ層、２９  配線、ＭＴ  メモリトランジスタ、ＰＴ１  Ｖｐｐ系トランジスタ、ＰＴ２  Ｖｃｃ系トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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