(57)【要約】【課題】入出力端子の電磁ノイズを大きく抑制することが可能な半導体装置を提供する。【解決手段】第１の半導体チップ１１１と、半導体基板上に容量Cと抵抗Rから成るRCフィルタ１１３を形成した第２の半導体チップ１１２ａとを備え、第１の半導体チップ１１１と第２の半導体チップ１１２ａを積層し、第1の半導体チップ１１１の端子に第２の半導体チップ１１２ａのRCフィルタ１１３を接続している。これにより、第１の半導体チップ１１１の入出力端子１１４の電磁ノイズに対する耐性を強化することができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１の半導体チップと、半導体基板上に容量Cと抵抗Rから成るRCフィルタを形成した第２の半導体チップとを備え、前記第１の半導体チップと前記第２の半導体チップを積層し、前記第1の半導体チップの端子に前記第２の半導体チップの前記RCフィルタを電気的に接続した半導体装置。
【請求項２】
第１の半導体チップと、半導体基板上に容量Cと抵抗Rから成るRCフィルタを複数形成した第２の半導体チップとを備え、前記第１の半導体チップと前記第２の半導体チップを積層し、前記第１の半導体チップの複数の端子それぞれに前記第２の半導体チップの前記RCフィルタを電気的に接続した半導体装置。
【請求項３】
第1の半導体チップと、半導体基板上に容量Cと抵抗Rから成る時定数の異なるRCフィルタを複数形成した第2の半導体チップとを備え、前記第１の半導体チップと前記第２の半導体チップを積層し、第1の半導体チップの端子に前記第２の半導体チップの前記RCフィルタを選択して電気的に接続することが可能な半導体装置。
【請求項４】
第１の半導体チップと、導電体で覆われた第２の半導体チップを備え、前記第１の半導体チップと前記第２の半導体チップを積層し、前記第２の半導体チップ上の前記導電性の部材を電気的に接地した半導体装置。
【請求項５】
第１の半導体チップと、この第１の半導体チップの入力端子の入力仕様に合わせた入力回路を第２の半導体チップに備え、前記第１の半導体チップと前記第２の半導体チップを積層し、前記第１の半導体チップの入力端子に前記第２の半導体チップの前記入力回路を電気的に接続した半導体装置。
【請求項６】
第１の半導体チップと、この第１の半導体チップの入力端子に接続可能な仕様の異なる複数の入力回路を有する第２の半導体チップとを備え、前記第１の半導体チップと前記第２の半導体チップを積層し、前記第１の半導体チップの前記入力端子に前記第２の半導体チップの前記複数の入力回路のうちから選択して電気的に接続した半導体装置。
【請求項７】
第１の半導体チップと、この第１の半導体チップと異なる電位で動作する入出力回路と前記電位を前記第１の半導体チップの電位にレベルシフトするレベルシフタ回路を形成した第２の半導体チップを備え、前記第１の半導体チップと前記第２の半導体チップを積層し、前記レベルシフタ回路を前記第１の半導体チップに電気的に接続した半導体装置。
【請求項８】
入出力信号を電気的に接続するためのパッド部が形成された第１の半導体チップと、パッド部と入出力回路を有する第２の半導体チップを備え、前記第１の半導体チップと前記第２の半導体チップを積層し、前記入出力回路を前記第１の半導体チップの前記パッド部に電気的に接続した半導体装置。
【請求項９】
電源パッドを有する第１の半導体チップと、半導体基板上に複数の電源パッドを形成しそのすべてを電気的に接続した第２の半導体チップを備え、前記第１の半導体チップと前記第２の半導体チップを積層し、前記第２の半導体チップの前記電源パッドと前記第１の半導体チップの前記電源パッドとを電気的に接続した半導体装置。
【請求項１０】
第１の半導体チップと、半導体基板上に発振回路またはダンピング抵抗・容量を形成した第２の半導体チップとを備え、前記第１の半導体チップと前記第２の半導体チップを積層し、前記発振回路またはダンピング素子を前記第１の半導体チップに電気的に接続した半導体装置。
【請求項１１】
第１の半導体チップと、半導体基板上にサージ吸収トランジスタを形成した第２の半導体チップとを備え、第１の半導体チップと前記第２の半導体チップを積層し、前記サージ吸収トランジスタを前記第１の半導体チップに電気的に接続した半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップを張り合わせるSIP（System In Package）の技術を用い、同一パッケージ内に複数の半導体チップを実装するシステムLSI等に適用される半導体装置に関するものである。
【背景技術】
【０００２】
図１０に従来の入力回路の例を示す。図１０において、１１は入出力端子、１２は入力保護回路、１３は容量抵抗回路、１４は初期入力素子、１５は電源（VDD）、１６は接地（GND）を表している。図１０において、容量抵抗回路１３はRCフィルタの役割をしており、入力端子からの電磁ノイズを抑制している（例えば特許文献１参照）。
【０００３】
また、図１１に従来の電磁ノイズを抑制させる回路構成例を示す。図１１において、２１は半導体基板、２２は電極、２３は誘電体材料、２４は絶縁膜を表している。絶縁膜２４を誘電体２３で挟み、さらに誘電体２３の片方を電源（VDD）に、もう一方を接地に電極２２の介して電気的に接続することでコンデンサを形成することによって電磁ノイズを抑制し、さらに半導体基板上を接地した誘電体材料で覆うことでも電磁ノイズを抑制する（例えば特許文献２参照）。
【特許文献１】特開平０３−１３１０６１号公報（第１−４項、第１図）
【特許文献２】特開平８−１６２６０８号公報（第１−３項、第1図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、前述のような単一の半導体基板上にRCフィルタを作成する構成ではプロセスの微細化・高密度化に伴い電磁ノイズを抑制するのに十分な容量を形成することが困難であるという課題を有していた。また、単一半導体基板上に素子を形成するため、端子仕様のみの変更や、電磁ノイズ耐性の強化に対しても半導体チップ自体を作成し直す必要があった。
【０００５】
したがって、本発明の目的は、入出力端子の電磁ノイズを大きく抑制することが可能であり、半導体チップを作成し直すことなく入出力端子の仕様を変更することが可能となる半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、第１の半導体チップと、半導体基板上に容量Cと抵抗Rから成るRCフィルタを形成した第２の半導体チップとを備え、第１の半導体チップと第２の半導体チップを積層し、第1の半導体チップの端子に第２の半導体チップのRCフィルタを電気的に接続したものである。
【０００７】
本発明の別の半導体装置は、第１の半導体チップと、半導体基板上に容量Cと抵抗Rから成るRCフィルタを複数形成した第２の半導体チップとを備え、第１の半導体チップと第２の半導体チップを積層し、第１の半導体チップの複数の端子それぞれに第２の半導体チップのRCフィルタを電気的に接続したものである。
【０００８】
本発明の別の半導体装置は、第1の半導体チップと、半導体基板上に容量Cと抵抗Rから成る時定数の異なるRCフィルタを複数形成した第2の半導体チップとを備え、第１の半導体チップと第２の半導体チップを積層し、第1の半導体チップの端子に第２の半導体チップのRCフィルタを選択して電気的に接続することが可能なものである。
【０００９】
本発明の別の半導体装置は、第１の半導体チップと、導電体で覆われた第２の半導体チップを備え、第１の半導体チップと第２の半導体チップを積層し、第２の半導体チップ上の導電性の部材を電気的に接地したものである。
【００１０】
本発明の別の半導体装置は、第１の半導体チップと、この第１の半導体チップの入力端子の入力仕様に合わせた入力回路を第２の半導体チップに備え、第１の半導体チップと第２の半導体チップを積層し、第１の半導体チップの入力端子に第２の半導体チップの入力回路を電気的に接続したものである。
【００１１】
本発明の別の半導体装置は、第１の半導体チップと、この第１の半導体チップの入力端子に接続可能な仕様の異なる複数の入力回路を有する第２の半導体チップとを備え、第１の半導体チップと第２の半導体チップを積層し、第１の半導体チップの入力端子に第２の半導体チップの複数の入力回路のうちから選択して電気的に接続したものである。
【００１２】
本発明の別の半導体装置は、第１の半導体チップと、この第１の半導体チップと異なる電位で動作する入出力回路と電位を第１の半導体チップの電位にレベルシフトするレベルシフタ回路を形成した第２の半導体チップを備え、第１の半導体チップと第２の半導体チップを積層し、レベルシフタ回路を第１の半導体チップに電気的に接続したものである。
【００１３】
本発明の別の半導体装置は、入出力信号を電気的に接続するためのパッド部が形成された第１の半導体チップと、パッド部と入出力回路を有する第２の半導体チップを備え、第１の半導体チップと第２の半導体チップを積層し、入出力回路を第１の半導体チップのパッド部に電気的に接続したものである。
【００１４】
本発明の別の半導体装置は、電源パッドを有する第１の半導体チップと、半導体基板上に複数の電源パッドを形成しそのすべてを電気的に接続した第２の半導体チップを備え、第１の半導体チップと第２の半導体チップを積層し、第２の半導体チップの電源パッドと第１の半導体チップの電源パッドとを電気的に接続したものである。
【００１５】
本発明の別の半導体装置は、第１の半導体チップと、半導体基板上に発振回路またはダンピング素子を形成した第２の半導体チップとを備え、第１の半導体チップと第２の半導体チップを積層し、発振回路またはダンピング抵抗・容量を第１の半導体チップに電気的に接続したものである。
【００１６】
本発明の別の半導体装置は、第１の半導体チップと、半導体基板上にサージ吸収トランジスタを形成した第２の半導体チップとを備え、第１の半導体チップと第２の半導体チップを積層し、サージ吸収トランジスタを第１の半導体チップに電気的に接続したものである。
【発明の効果】
【００１７】
本発明によれば、容量C、抵抗RからなるRCフィルタ回路や入出力の受動・能動素子、発振回路等端子の仕様に関わる回路素子で構成されたり、導電性材料で覆われた第２の半導体チップを従来設計していた第1の半導体チップに張り合わせ、第1の半導体の入出力端子に電気的に接続する。このため、電磁ノイズに対する耐性を強化することが可能であり、また第1の半導体チップと第２の半導体チップのワイヤリング接続を変更するだけで半導体チップの入出力端子の仕様を変更することが可能である。
【００１８】
また仕様の異なる複数の入力回路を第２の半導体チップに設け、入力回路を選択することにより入力仕様が変更できる。
【００１９】
第２の半導体チップにレベルシフタ回路を設けることにより、多電源仕様にすることが容易にできる。
【００２０】
相互に接続した複数の電源パッドを第２の半導体チップに形成することにより、電源端子数を例えば１本に減らすことも可能である。
【００２１】
発振回路を形成した第２の半導体チップを設けることにより、半導体チップのシリーズ展開時、発振特性を同じにすることが可能でシリーズ展開が容易に行える。
【発明を実施するための最良の形態】
【００２２】
以下本発明の実施の形態について、図面を参照しながら説明する。なお、本発明は以下の実施の形態に限定されるものではない。
【００２３】
（実施の形態１）
図１は本発明の第１の実施の形態における半導体装置の構成を示している。図１において、１１１は従来の半導体チップ、１１２aは複数のRCフィルタ１１３を形成した半導体チップ、１１３はその抵抗素子Ｒおよび容量素子ＣからなるRCフィルタ、１１４は半導体チップ１１１の入出力端子、１１５はリードフレーム、１１６は接続部材であるワイヤリングすなわちワイヤを用いた配線であり、ワイヤボンディングによる電気的な接続を示している。
【００２４】
図示のように、半導体チップ１１１と半導体チップ１１２ａを積層し、リードフレーム１１５をワイヤリング１１６および半導体チップ１１２ａのＲＣフィルタ１１３を介して入出力端子１１４に接続している。
【００２５】
かかる構成によれば、従来の半導体チップ１１１の入出力端子１１４にRCフィルタ１１３が接続されることにより、入出力信号に対してノイズフィルタを形成することとなり電磁ノイズを低減することができる。また、課題であったチップ面積の増大についてもRCフィルタ１１３を形成する半導体チップ１１２aを半導体チップ１１１に張り合わせることにより、半導体チップ１１１の入出力端子部に形成していたRCフィルタ回路部を削除することが可能となり、半導体チップ１１１の面積を増大せずに入出力端子１１４にかかる電磁ノイズを低減するに足るRCフィルタ１１３を付加することができる。
【００２６】
なお、第１の実施の形態については１つの入出力端子１１４にかかるRCフィルタを挙げているがこれに限定されるものではない。半導体チップ１１２a上に複数のRCフィルタ回路を備えることにより、複数の入出力端子に対するRCフィルタが形成されることとなりノイズの低減を要求される複数の入出力端子の電磁ノイズを低減することができる。
【００２７】
（実施の形態２）
図２は本発明の第２の実施の形態における半導体装置の構成を示している。図２において、図１と同じ構成要素については同じ番号を用い、説明を省略する。
【００２８】
図２において、１１２ｂはRCフィルタの時定数を選択できるよう形成された半導体チップ、１２１はスリットの入ったパッド部、１２２a〜１２２ｃは容量部を示しており、スリットの入ったバッド部１２１はワイヤリングされることにより電気的に接続されることとする。
【００２９】
かかる構成によれば、ワイヤリング１１６aをワイヤリング１１６ｂまたはワイヤリング１１６ｃに接続を代えることにより、容量値をaから２aまたは３aと変更することとなり、半導体チップ１１１を作成し直すことなく入力端子の仕様に適した時定数のRCフィルタを入出力端子１１４に付加することができる。また、RCフィルタを複数用意する場合と比較して本発明の場合、抵抗素子Ｒを1つにすることにより回路の実装面積を少なくすることができる。
【００３０】
（実施の形態３）
図３は、本発明の第３の実施の形態における半導体装置の構成を示している。図３において、図１と同じ構成要素については同じ番号を用い、説明を省略する。
【００３１】
図３において、１１２ｃは表面に導電体を形成した半導体チップ、１３１はその導電体を示しており、ワイヤリング１１６を通じて外部で電気的に接地されているものとする。
【００３２】
かかる構成によれば、半導体チップ１１１は半導体チップ１１２ｃで覆われることにより、接地された導電体が表面に形成されることとなり電磁ノイズを抑制することができる。また、単一基板上に形成する場合の課題であった半導体チップを作り直すことに対しても本発明の場合、半導体チップ１１１を作成し直すことなく半導体チップ１１２ｃを張り合わせることで実現できる。
【００３３】
（実施の形態４）
図４は、本発明の第４の実施の形態における半導体装置の構成を示している。図４において、図１と同じ構成要素については同じ番号を用い、説明を省略する。
【００３４】
図４において、１１２ｄは入力回路を備えた半導体チップ、１４１はその入力回路を示している。入力回路１４１の例としては、入力保護回路例えば入力保護抵抗、プルアップ抵抗、プルダウン抵抗、シュミット入力回路、TTL入力回路、CMOS入力回路などが挙げられるが、これに限定されるものではない。
【００３５】
かかる構成によれば、リードフレーム１１５と半導体チップ１１２ｄ上の入力回路１４１の入力をワイヤリング１１６により接続し、入力回路１４１の出力と半導体チップ１１１の入出力端子１１４（入力端子）をワイヤリング１１６により接続することより、半導体チップ１１１の入力端子に対する入力回路を半導体チップ１１２ｄ上に形成することとなり、半導体チップ１１１の入力回路を削除することができ、面積を小さくすることが可能である。
【００３６】
なお、第４の実施の形態については、１つの入出力回路を挙げているがこれに限定されるものではない。半導体チップ１１２ｄ上に入力回路を複数備えることにより、入力回路を必要とする複数の入力端子にも対応することができる。
【００３７】
（実施の形態５）
図５は本発明の第５の実施の形態における半導体装置の構成を示している。図５において、図１と同じ構成要素については同じ番号を用い、説明を省略する。
【００３８】
図５において、１１２eは仕様の異なる複数の入力回路を備えた半導体チップ、１５１aはプルアップ抵抗回路、１５１ｂはプルダウン抵抗回路、１５１ｃ、１５１ｄはシュミット幅の異なるシュミット入力回路、１５２、１５２′はワイヤリング１１６によりリードフレーム１１５に接続されるパッド部、１５２a〜１５２ｄはパッド部１５２、１５２′に接続されるスリットの入ったパッド部を示しており、スリットの入ったパッド部１５２a〜１５２ｄはワイヤリングされることにより電気的に接続されることとする。
【００３９】
かかる構成によれば、スリットの入ったパッド部１５２ａ〜１５２ｄに対するワイヤリングによる接続を変更することにより、半導体チップ１１１の入出力端子１１４に対する仕様が変更されることとなり、半導体チップ１１１を作成し直すことなく用意に仕様を変更することができる。例えば、スリットの入ったパッド１５２ａと半導体チップ１１１上の入出力端子１１４（入力端子）をワイヤリング１１６によって電気的に接続することにより、半導体チップ１１１の入力端子にプルアップ抵抗回路１５１ａが接続されることとなり、半導体チップ１１１の入力端子の仕様を変更することができる。
【００４０】
また、半導体チップ１１２e上に各入力素子を別々に形成することに対して本発明での形成方法ではパッドの個数を減らすことができ、実装面積を小さくすることができる。
【００４１】
（実施の形態６）
図６は、本発明の第６の実施の形態における半導体装置の構成を示している。図６において図１と同じ構成要素については同じ番号を用い、説明を省略する。
【００４２】
図６において、１１２ｆはレベルシフタ回路１６３を形成した半導体チップ、１６１は半導体チップ１１１と電源電圧が異なり、例えば半導体チップ１１１よりも高電位で動作する入出力回路、１６２は半導体チップ１１１と同じ電源電圧の入出力回路、１６３はレベルシフタ回路である。Aはレベルシフタ回路１６３の電源入力部、Bはレベルシフタ回路１６３の信号入力部を示している。
【００４３】
かかる構成によれば、リードフレーム１１５と半導体チップ１１２ｆ上の入出力回路１６１、および、半導体チップ１１２ｆ上の入出力回路１６２と半導体チップ１１１上の入出力端子１１４をそれぞれリードフレーム１１６ｄ、１１６eによって電気的に接続することにより、半導体チップ１１１と外部とのインタフェースに半導体１１２ｆ上のレベルシフタ回路１６３が接続されることとなり、半導体チップ１１１を複雑なプロセスで作成する必要がなく、多電源仕様にすることが難しい半導体チップに対しても容易に多電源の仕様にすることができる。
【００４４】
（実施の形態７）
図７は、本発明の第７の実施の形態における半導体装置の構成を示している。図７において図１と同じ構成要素については同じ番号を用い、説明を省略する。
【００４５】
図７において、１１２ｇはパッド部と入出力回路を形成した半導体チップ、１７１は入出力回路付きのパッド、１７２は入出力回路のないパッドを示している。
【００４６】
かかる構成によれば、リードフレーム１１５と半導体チップ１１２ｇ上の入出力回路付きのパッド１７１と半導体１１１上の入出力回路無しパッド１７２をワイヤリング１１６により電気的に接続することにより、外部とのインタフェースに半導体１１２ｇ上の入出力回路付きパッド１７１を介することとなり、半導体チップ１１１上の入出力部はパッド部のみとすることができる。また、多数のピンを必要とするLSIの場合、半導体チップ１１１と半導体チップ１１２ｇに入出力回路付きパッドを分けて作成することができ、半導体チップ１１１のチップサイズを縮小することができる。
【００４７】
（実施の形態８）
図８は、本発明の第８の実施の形態における半導体装置の構成を示している。図８において、図１と同じ構成要素については同じ番号を用い、説明を省略する。
【００４８】
図８において、１１２ｈは複数の電源パッドを電気的に接続した半導体チップ、１８１は半導体チップ１１１に電源を供給する電源パッド、１８２は電源パッド１８１を電気的に接続している導電体の配線、１８３は半導体チップ１１１上の電源パッドを示している。
【００４９】
かかる構成によれば、リードフレーム１１５と第２の半導体チップ１１２ｈ上の電源パッド１８１の１つをワイヤリング１１６で電気的に接続し、残りの電源パッド１８１と半導体チップ１１１上の電源パッド１８３をワイヤリング１１６ｆで電気的に接続することにより、半導体チップ１１２ｈ上で半導体１１１上の複数の電源パッド１８３へ供給する電源を作成することとなり、外部仕様からみた電源を1つにすることができ、電源の数を減らすことができる。
【００５０】
（実施の形態９）
図９は、本発明の第９の実施の形態における半導体装置の構成を示している。図９において図１と同じ構成要素については同じ番号を用い、説明を省略する。
【００５１】
図９において、１１２iは発振回路を形成した半導体チップ、１９１は発振回路を表している。
【００５２】
かかる構成によれば、リードフレーム１１５と半導体チップ１１２i上の発振回路１９１、および、発振回路１９１と半導体チップ１１１上の入出力端子１１４（入力端子）をそれぞれ電気的に接続することにより、半導体チップ１１２i上で生成するクロックを半導体チップ１１１に供給することとなり、同じクロック仕様の半導体チップを展開していく場合、半導体チップ１１２iを共通にすることで展開品種の発振特性を同じにすることができる。
【００５３】
なお、発振回路１９１に代えて、ダンピング素子例えばダンピング抵抗・容量、またはサージ吸収トランジスタ等でもよい。また第１の半導体チップ１１１の上に第２の半導体チップ１１２ａ等を積層したが、上下逆に積層してもよい。
【産業上の利用可能性】
【００５４】
本発明にかかる半導体装置は、入出力端子の電磁ノイズを大きく抑制することが可能であり、半導体チップを作成し直すことなく入出力端子の仕様を変更することが可能となる等の効果があり、半導体装置等として有用である。
【図面の簡単な説明】
【００５５】
【図１】この発明の第１の実施の形態に係る半導体装置の構成を表す図である。
【図２】この発明の第２の実施の形態に係る半導体装置の構成を表す図である。
【図３】この発明の第３の実施の形態に係る半導体装置の構成を表す図である。
【図４】この発明の第４の実施の形態に係る半導体装置の構成を表す図である。
【図５】この発明の第５の実施の形態に係る半導体装置の構成を表す図である。
【図６】この発明の第６の実施の形態に係る半導体装置の構成を表す図である。
【図７】この発明の第７の実施の形態に係る半導体装置の構成を表す図である。
【図８】この発明の第８の実施の形態に係る半導体装置の構成を表す図である。
【図９】この発明の第９の実施の形態に係る半導体装置の構成を表す図である。
【図１０】従来の入力回路の構成を表す図である。
【図１１】従来のEMI電磁ノイズを抑制させる回路構成を表す半導体装置の斜視図である。
【符号の説明】
【００５６】
１１  入出力端子
１２  入力保護回路
１３  容量抵抗回路
１４  初期入力素子
１５  電源(VDD)
１６  接地（GND）
２１  半導体基板
２２  電極
２３  誘電体
２４  絶縁膜
１１１  第1の半導体チップ
１１２a  〜  １１２i  第２の半導体チップ
１１３  RCフィルタ
１１４  入出力端子
１１５  リードフレーム
１１６  ワイヤリング
１２１  スリット入りパッド部
１２２a  〜  １２２ｃ、１５２a  〜  １５２ｄ  容量素子
１３１  導電体材料
１４１  入力回路
１５１a  プルアップ抵抗回路
１５１ｂ  プルダウン抵抗回路
１５１ｃ、１５１ｄ  シュミット入力回路
１６１  入出力端子
１６３  レベルシフタ回路
１７１  入力回路付きパッド
１７２  入力回路無しパッド
１８１  電源パッド
１９１  発振回路
【図１】
2005252123.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005252123.tif 000009
【図８】
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【図９】
2005252123.tif 000011
【図１０】
2005252123.tif 000012
【図１１】
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