(57)【要約】【課題】  スタンダードセルをレイアウトする際の面積効率を向上させた半導体集積回路、スタンダードセルのレイアウト設計方法及びレイアウト設計用ソフトウェアを格納した記録媒体を提供する。【解決手段】  予め設定された、ロー方向の高さが異なる複数種類のスタンダードセルＳＣ１、ＳＣ２、…に関するデータを用いて、各スタンダードセルのレイアウトに必要な面積を算出し、算出した面積に基づいて、各スタンダードセルの高さｈ１、ｈ２、…に対応した高さを有するロー領域の段数を算出し、ロー領域に対応するスタンダードセルをレイアウトすることで、レイアウト効率を向上させることができる。【選択図】  図１
2005251836.tif 000002
【特許請求の範囲】
【請求項１】
入力部、演算部、記憶部を含むレイアウト装置を用いて、スタンダードセルをレイアウトする半導体集積回路のレイアウト設計方法において、
前記記憶部に予め記憶された、ロー方向の高さが異なる複数種類のスタンダードセルに関するデータを用いて、前記演算部により、各スタンダードセルのレイアウトに必要な面積を算出するステップと、
前記演算部により、算出した前記面積に基づいて、各スタンダードセル毎に対応した高さを有するロー領域の段数を算出するステップと、
前記演算部により、前記ロー領域に、対応するスタンダードセルをレイアウトするステップと、
を備えることを特徴とするスタンダードセルを用いた半導体集積回路のレイアウト設計方法。
【請求項２】
入力部、演算部、記憶部を含むレイアウト装置を用いて、スタンダードセルをレイアウトする半導体集積回路のレイアウト設計方法において、
前記入力部により、ロー方向の高さが異なる複数種類のスタンダードセルに関するデータを入力し、前記記憶部に記憶するステップと、
前記入力部により、前記半導体集積回路の回路構成に関するデータを入力するステップと、
前記演算部により、前記回路構成に関するデータに基づいて、各スタンダードセルの必要な個数を算出するステップと、
前記演算部により、各スタンダードセルのレイアウトに必要な面積を算出するステップと、
前記演算部により、算出した前記面積に基づいて、各スタンダードセル毎に対応した高さを有するロー領域の段数を算出するステップと、
前記入力部により、前記半導体集積回路のネット情報を入力するステップと、
前記演算部により、前記ネット情報に基づいて前記スタンダードセルを接続し、配線長さを考慮して前記ロー領域の配置を最適化するステップと、
前記演算部により、配列を最適化した前記ロー領域に、対応するスタンダードセルをレイアウトするステップと、
を備えることを特徴とするスタンダードセルを用いた半導体集積回路のレイアウト設計方法。
【請求項３】
前記ロー方向の高さが異なる複数種類のスタンダードセルは、全て同一機能を有し、前記高さに応じて駆動能力が異なることを特徴とする請求項１又は２記載の半導体集積回路のレイアウト設計方法。
【請求項４】
スタンダードセルを用いた半導体集積回路のレイアウト設計用ソフトウェアを格納した、コンピュータが読取り可能な記憶媒体において、
前記ソフトウェアは、コンピュータを、
ロー方向の高さが異なる複数種類のスタンダードセルに関するデータ、前記半導体集積回路の回路構成に関するデータ、前記半導体集積回路のネット情報を入力する入力部と、
入力された前記データを記憶する記憶部と、
前記回路構成に関するデータに基づいて、各スタンダードセルの必要な個数を算出し、各スタンダードセルのレイアウトに必要な面積を算出し、算出した前記面積に基づいて、各スタンダードセル毎に対応した高さを有するロー領域の段数を算出し、前記ネット情報に基づいて前記スタンダードセルを接続し、配線の長さおよび回路の速度を考慮して前記ロー領域の配列を最適化し、配列を最適化した前記ロー領域に、対応するスタンダードセルをレイアウトする演算部と、
を備えるレイアウト装置として機能させることを特徴とする、スタンダードセルを用いた半導体集積回路のレイアウト設計用ソフトウェアを格納したコンピュータが読取り可能な記憶媒体。
【請求項５】
同一機能を有し、ロー方向の高さが異なり、この高さに応じて駆動能力が異なる複数種類のスタンダードセルが、前記各々のスタンダードセルのロー方向の高さに対応して設けられた複数種類のロー領域内にそれぞれ配置されていることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタンダードセルを含む半導体集積回路、スタンダードセルのレイアウト設計方法、及びレイアウト設計用ソフトウェアを格納したコンピュータが読取り可能な記録媒体に関する。
【背景技術】
【０００２】
半導体集積回路のレイアウト設計において、縦方向（ロー方向）の高さが決められたスタンダードセルを配置する方法が採用されている。
【０００３】
図１０に、代表的なスタンダードセルの構成を示す。このスタンダードセルは、１つずつのＰチャネルトランジスタ及びＮチャネルトランジスタから成るインバータ回路の構成を有し、半導体基板の表面部分に形成されたときの平面構成に対応し、ゲート電極Ｇと、Ｐチャネルトランジスタが形成されたＮウエルＷ１、Ｎチャネルトランジスタが形成されたＰウエルＷ２とが配置されている。ＮウエルＷ１とＰウエルＷ２とのウエル境界には、デザインルール上必要なスペースｈａが存在する。
【０００４】
ところで、論理面のみを考えると、１つ１つのスタンダードセルが小さい方がチップ面積は小さくなる。このため、スタンダードセルの高さは低い方がチップ全体の面積を小さくすることができる。
【０００５】
しかしこの場合、１つのスタンダードセルの駆動能力は小さくなる。よって、高い駆動能力を有するスタンダードセルを作成する際には、図１１に示されたように、スタンダードセルＳＣ１を複数段縦方向に並べる必要がある。回路上は、同一インバータを複数個並列接続した状態となる。
【０００６】
上述したように、ウエル境界にはスペースｈａが必要であり、トランジスタとして使用可能な面積の効率の低下を招く。そしてこのスペースｈａは、縦方向に多く縦積みにする程、より多く発生することになる。
【０００７】
スタンダードセルの高さｈ１を低く設定すると、縦方向の高さを低く抑えることはできるが、横方向の長さを長くする必要が生じる。スタンダードセルをチップ内に配置する際の自由度という点では、高さが低く横長のセルは配置上の自由度が低く好ましくない。よって、高さｈ１を抑えるにも限界がある。
【０００８】
また、従来は縦方向の高さが一種類（ｈ１）のスタンダードセルを用いてレイアウトを行っていた。そして、図１２に示されたように、一つのロー領域内にスタンダードセルＳＣ１を２段縦積みにしたもの、１段のもの、３段のものを混在させていた。よって、ロー領域の上下に配置された電源電圧Ｖcc線、接地電圧Ｖss線を異なる段数のセルに接続するため曲げ部Ｒ１、Ｒ２が発生し、無駄な面積を生じさせていた。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述したように、従来は縦方向の高さが１種類のスタンダードセルを用いて駆動能力に応じて複数段縦積みしており、これに伴って面積効率の低下を招いていた。
【００１０】
本発明は上記事情に鑑み、スタンダードセルをレイアウトする際の面積効率を向上させ、チップ面積の縮小を可能とするスタンダードセルを含む半導体集積回路、スタンダードセルのレイアウト設計方法、及びレイアウト設計用ソフトウェアを格納したコンピュータが読取り可能な記録媒体を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一態様による半導体集積回路のレイアウト設計方法は、
入力部、演算部、記憶部を含むレイアウト装置を用いて、スタンダードセルをレイアウトする方法であって、
前記記憶部に予め記憶された、ロー方向の高さが異なる複数種類のスタンダードセルに関するデータを用いて、前記演算部により、各スタンダードセルのレイアウトに必要な面積を算出するステップと、
前記演算部により、算出した前記面積に基づいて、各スタンダードセル毎に対応した高さを有するロー領域の段数を算出するステップと、
前記演算部により、前記ロー領域に、対応するスタンダードセルをレイアウトするステップと、
を備えることを特徴とする。
【００１２】
また、本発明の一態様による半導体集積回路のレイアウト設計方法は、
前記入力部により、ロー方向の高さが異なる複数種類のスタンダードセルに関するデータを入力し、前記記憶部に記憶するステップと、
前記入力部により、前記半導体集積回路の回路構成に関するデータを入力するステップと、
前記演算部により、前記回路構成に関するデータに基づいて、各スタンダードセルの必要な個数を算出するステップと、
前記演算部により、各スタンダードセルのレイアウトに必要な面積を算出するステップと、
前記演算部により、算出した前記面積に基づいて、各スタンダードセル毎に対応した高さを有するロー領域の段数を算出するステップと、
前記入力部により、前記半導体集積回路のネット情報を入力するステップと、
前記演算部により、前記ネット情報に基づいて前記スタンダードセルを接続し、配線長さを考慮して前記ロー領域の配置を最適化するステップと、
前記演算部により、配列を最適化した前記ロー領域に、対応するスタンダードセルをレイアウトするステップと、
を備えることを特徴とする。
【００１３】
本発明の一態様によるスタンダードセルを用いた半導体集積回路のレイアウト設計用ソフトウェアを格納したコンピュータが読取り可能な記録媒体は、
ロー方向の高さが異なる複数種類のスタンダードセルに関するデータ、前記半導体集積回路の回路構成に関するデータ、前記半導体集積回路のネット情報を入力する入力部と、
入力された前記データを記憶する記憶部と、
前記回路構成に関するデータに基づいて、各スタンダードセルの必要な個数を算出し、各スタンダードセルのレイアウトに必要な面積を算出し、算出した前記面積に基づいて、各スタンダードセル毎に対応した高さを有するロー領域の段数を算出し、前記ネット情報に基づいて前記スタンダードセルを接続し、配線の長さおよび回路の速度を考慮して前記ロー領域の配列を最適化し、配列を最適化した前記ロー領域に、対応するスタンダードセルをレイアウトする演算部と、
を備えるレイアウト装置として機能させることを特徴とする。
【００１４】
本発明の一態様による半導体集積回路は、
同一機能を有し、ロー方向の高さが異なり、この高さに応じて駆動能力が異なる複数種類のスタンダードセルが、前記各々のスタンダードセルのロー方向の高さに対応して設けられた複数種類のロー領域内にそれぞれ配置されていることを特徴とする。
【発明の効果】
【００１５】
本発明のスタンダードセルを含む半導体集積回路、スタンダードセルのレイアウト設計方法、及びレイアウト設計用ソフトウェアを格納したコンピュータが読取り可能な記録媒体によれば、高さの異なる複数種類のスタンダードセルを設定し、それぞれのスタンダードセル毎に設けられたロー領域に配置することで、１種類のスタンダードセルＳＣを縦積み配列していた従来よりもチップ面積を削減することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態によるスタンダードセルを含む半導体集積回路、スタンダードセルのレイアウト設計方法、及びレイアウト設計を実行させるためのソフトウェアを格納したコンピュータが読取り可能な記録媒体について、図面を参照して説明する。
【００１７】
本実施の形態では、回路上必要とされる駆動能力に応じて、縦方向の高さが異なる複数種類のスタンダードセルを用意する。
【００１８】
図１に示されたように、高さｈ１が最も低く駆動能力が最も小さいスタンダードセルＳＣ１の他に、例えばスタンダードセルＳＣ１の２倍の駆動能力を有するスタンダードセルＳＣ２を用意する。ここで、スタンダードセルＳＣ１及びＳＣ２の横方向の寸法は同一とする。
【００１９】
上述したようにスタンダードセルＳＣ１はゲートＧとＰウエルＷ１及びＮウエルＷ２とを有し、ウエル境界にはスペースｈａが存在する。
【００２０】
一方、スタンダードセルＳＣ２はゲートＧとＰウエルＷ１１、ＮウエルＷ１２とを有し、ウエル境界にはスペースｈｂが存在する。
【００２１】
そして、スタンダードセルＳＣ１を２段縦積みにした場合と比較し、スタンダードセルＳＣ２を１段配置した場合の方が、縦方向の高さは２＊ｈａ分縮小される。よって、図２に示されたように、２段のスタンダードセルＳＣ１の高さと１段のスタンダードセルＳＣ２の高さとの間には、以下の式（１）が成立する。
【００２２】
ｈ２＝２＊ｈ１−２＊ｈａ                      （１）
同様に、スタンダードセルＳＣ１の３倍の駆動能力を有するスタンダードセルＳＣ３を用意する。この場合のスタンダードセルＳＣ１を３段縦積みした場合の高さ３＊ｈａと、スタンダードセルＳＣ３を１段にした場合の高さには、図３に示されたように以下の式（２）が成立する。
【００２３】
ｈ３＝３＊ｈ１−３＊ｈａ                      （２）
さらに、スタンダードセルＳＣ１のｎ（ｎは２以上の整数）倍の駆動能力を有するスタンダードセルＳＣｎを用意した場合を考える。この場合のスタンダードセルＳＣ１をｎ段縦積みした場合の高さｎ＊ｈａと、スタンダードセルＳＣｎを１段にした場合の高さには、図３に示されたように以下の式（３）が成立する。
【００２４】
ｈｎ＝ｎ＊ｈ１−ｎ＊ｈａ                      （３）
従って、駆動能力に応じて縦方向の高さが異なる複数種類のスタンダードセルＳＣ１〜ＳＣｎを用意して使い分けることで、高さｈ１を有する１種類のスタンダードセルを縦積みした場合と比較し、同等の駆動能力でより縦方向の高さを縮小し、チップ面積を削減することが可能となる。
【００２５】
さらに、各スタンダードセルＳＣ１〜ＳＣｎ毎にそれぞれの縦方向の高さｈ１、ｈ２、ｈ３、…、ｈｎに対応した高さを有するロー領域ＲＳＣ１〜ＲＳＣｎを設ける。そして、ロー領域ＲＳＣ１にはスタンダードセルＳＣ１、ロー領域ＲＳＣ２にはスタンダードセルＳＣ２、ロー領域ＲＳＣ３にはスタンダードセルＳＣ１、数を割り当てることで、チップ全体としてもより小さな面積を実現できる。
【００２６】
図５のフローチャートに、本実施の形態によるスタンダードセルのレイアウト設計方法の手順を示す。
【００２７】
尚、このレイアウト設計方法は、コンピュータにこのレイアウト設計を実行させるソフトウェアとして、コンピュータが読み取り可能な記録媒体（CD-ROM、MOディスク、フロッピーディスク等）に格納することができる。このプログラムをコンピュータに読み取らせてレイアウト設計を実行させることにより、図６に示された構成を備えたレイアウト装置を実現させることができる。
【００２８】
この装置は、操作者から与えられたデータを入力する入力部１０１と、入力されたデータ及び記憶部１０２に予め記憶されているデータを用いて後述するような処理を行う演算部１０２と、演算結果、あるいは入力部１０１から入力されたデータを格納する記憶部１０３と、演算結果あるいは記憶部１０３に記憶されているデータを必要に応じて出力する出力部１０４とを備えている。
【００２９】
図５のフローチャートにおけるステップＳ１０として、入力部１０１に、高さの異なる複数種類のスタンダードセルＳＣ１〜ＳＣｎに関するデータ、例えば各スタンダードセルＳＣ１〜ＳＣｎ毎の縦方向の寸法ｈ１〜ｈｎ、駆動能力等のデータが入力され、記憶部１０３に記憶される。
【００３０】
ステップＳ１２として、集積回路の回路構成に関するデータを入力部１０１に入力し、回路構成上必要とされる駆動能力に基づいて、各スタンダードセルＳＣ１〜ＳＣｎの個数を演算部１０２が算出する。さらに演算部１０２が、各スタンダードセルＳＣ１〜ＳＣｎ毎に、必要な面積を求める。例えば、スタンダードセルＳＣ１を１個レイアウトする際に必要な面積がＡ（Ａは０より大きい数）であり、Ｍ（Ｍは１以上の整数）個必要な場合には、Ａ１＊Ｍ１の面積が必要となる。
【００３１】
ステップＳ１４として、演算部１０２が、各スタンダードセルＳＣ１〜ＳＣｎ毎に求めた面積に基づいて、各ロー領域ＲＳＣ１〜ＲＳＣｎの段数を算出する。例えば、スタンダードセルＳＣ１のレイアウトに必要な全体の面積がＡ１＊Ｍ１であり、スタンダードセルＳＣ１用のロー領域ＲＳＣ１の１段の面積がＲ１である場合は、Ａ１＊Ｍ１／Ｒ１（小数点切り上げ）より、段数が求まる。
【００３２】
例えば、ロー領域ＲＳＣ１が３段、ロー領域ＲＳＣ２が１段、ロー領域ＲＳＣ３が２段必要な場合、先ず図７に示されたように例えば下から順に縦方向に配列する。
【００３３】
ステップＳ１６として、入力部１０１に回路ネット情報を入力し、演算部１０２において、図７に示されたロー領域ＲＳＣ１〜ＲＳＣ３の配列状態で各スタンダードセルＳＣ１〜ＳＣｎをレイアウトした場合における配線長をそれぞれ求める。
【００３４】
そして、集積回路全体の動作を決定するようなクリティカルな配線長が短くなるように、ロー領域ＲＳＣ１〜ＲＳＣ３の配列を入れ替えて、集積回路の動作速度が所望の速度を満たすように最適化を図る。例えば、図７に示されたロー領域ＲＳＣ１〜ＲＳＣ３の配列状態から、図８に示されたように、下から縦方向に、ロー領域ＲＳＣ１を１段、ロー領域ＲＳＣ２を１段、ロー領域ＲＳＣ１を１段、ロー領域ＲＳＣ３を２段、ロー領域ＲＳＣ１を１段配列する。
【００３５】
ステップＳ１８として、演算部１０２により、配列を最適化した各ロー領域ＲＳＣ１〜ＲＳＣ３に、対応するスタンダードセルＳＣ１〜ＳＣ３をレイアウトする。この後、演算結果を出力部１０４から出力する。
【００３６】
また、図９に示されたように、各ロー領域ＲＳＣ１〜ＲＳＣｎ毎に、対応するスタンダードセルＳＣ１〜ＳＣｎをレイアウトすることで、各電源電圧Ｖcc線及び接地電圧Ｖss線を直線状に配置することができる。よって、図１２を用いて説明した従来発生していた曲げ部Ｒ１、Ｒ２が存在せず、面積効率が向上する。
【００３７】
本実施の形態によれば、高さの異なる複数種類のスタンダードセルＳＣ１〜ＳＣｎを予め設定しておき、必要な駆動能力に応じてそれぞれのスタンダードセルを専用のロー領域ＲＳＣ１〜ＲＳＣｎに配置することで、１種類のスタンダードセルＳＣを縦積み配列していた従来よりもチップ面積を削減することが可能である。
【００３８】
上述した実施の形態は一例であって、本発明を限定するものではない。例えば、スタンダードセルはインバータ回路に限らず任意の回路構成を有するものであってよい。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施の形態による集積回路のレイアウト設計方法で用いるスタンダードセルの例を示した説明図。
【図２】同レイアウト設計方法で用いる複数種類のスタンダードセルの縦方向の高さの関係を示した説明図。
【図３】同レイアウト設計方法で用いる複数種類のスタンダードセルの縦方向の高さの関係を示した説明図。
【図４】同レイアウト設計方法で用いる複数種類のスタンダードセルの縦方向の高さの関係を示した説明図。
【図５】同レイアウト設計方法における処理の手順を示したフローチャート。
【図６】上記実施の形態による、同レイアウト設計用ソフトウェアをコンピュータに実行させることで実現する、集積回路のレイアウト装置の構成を示したブロック図。
【図７】同レイアウト設計方法において各ロー領域を縦積みした状態を示す説明図。
【図８】図７に示された状態から配線長が短くなるように各ロー領域の配列を入れ替えた状態を示す説明図。
【図９】上記実施の形態のレイアウト設計方法により各ロー領域にスタンダードセルをレイアウトした状態を示す説明図。
【図１０】従来用いていた１種類のスタンダードセルの構成を示した説明図。
【図１１】同スタンダードセルを縦積みした状態を示した説明図。
【図１２】従来の半導体集積回路における電源線及び接地線の形状を示した説明図。
【符号の説明】
【００４０】
ＳＣ１〜ＳＣｎ  スタンダードセル
Ｇ  ゲート電極
Ｗ１、Ｗ２  ウエル領域
１０１  入力部
１０２  演算部
１０３  記憶部
１０４  出力部
【図１】
2005251836.tif 000003
【図２】
2005251836.tif 000004
【図３】
2005251836.tif 000005
【図４】
2005251836.tif 000006
【図５】
2005251836.tif 000007
【図６】
2005251836.tif 000008
【図７】
2005251836.tif 000009
【図８】
2005251836.tif 000010
【図９】
2005251836.tif 000011
【図１０】
2005251836.tif 000012
【図１１】
2005251836.tif 000013
【図１２】
2005251836.tif 000014