(57)【要約】【課題】  プログラムの実行によることなく、かつ、ＣＰＵをリセット状態とすることなくＲＡＭの初期化を実行する。【解決手段】  ＲＡＭ初期化装置１の制御信号生成部１１は、ＣＰＵ２のリセットの解除を受けてＲＡＭ３の初期化を実行する制御信号を出力する。この制御信号が出力されると、アドレス生成部１２、初期値生成部１３、ＷＲ信号生成部１４がそれぞれ動作を開始し、セレクタ１５、セレクタ１６、セレクタ１７を介してＲＡＭ３へ初期化のためのアドレスデータ、初期値およびＷＲ信号を供給する。アドレス生成部１２は、アドレスを生成し終わると初期化終了信号を発生する。この初期化終了信号を受けて、制御信号生成部１１は制御信号の出力を終了し、初期化動作を終了させる。【選択図】  図１
2005148945.tif 000002
【特許請求の範囲】
【請求項１】
ＣＰＵに伴って用いられるＲＡＭの初期化を実行するＲＡＭ初期化装置であって、
前記ＲＡＭの初期化期間を定める制御信号を生成する制御信号生成部と、
前記制御信号に基づき前記ＲＡＭの初期化対象アドレスを指定するアドレスデータの生成および前記アドレスデータの生成の終了に基づき初期化の終了を示す初期化終了信号の生成を行うアドレス生成部と、
前記制御信号に基づき前記ＲＡＭへ与える初期値データを生成する初期値生成部と、
前記制御信号に基づき前記ＲＡＭへのデータの書き込みを許可するＷＲ信号を生成するＷＲ信号生成部と、
前記アドレス生成部から出力された前記アドレスデータと前記ＣＰＵからのアドレスデータが入力されて前記制御信号により前記ＲＡＭに与えるアドレスデータを切り替える第１のセレクタと、
前記初期値生成部から出力された前記初期値データと前記ＣＰＵのデータバスのデータが入力されて前記制御信号により前記ＲＡＭに与える書き込みデータを切り替える第２のセレクタと、
前記ＷＲ信号生成部から出力された前記ＷＲ信号と前記ＣＰＵからのＷＲ信号が入力されて前記制御信号により前記ＲＡＭに与えるＷＲ信号を切り替える第３のセレクタと、
を有し、
前記制御信号が初期化期間であることを示している間は、前記第１のセレクタが前記アドレス生成部から出力された前記アドレスデータを前記ＲＡＭに与え、前記第２のセレクタが前記初期値生成部から出力された前記初期値データを前記ＲＡＭに与え、前記第３のセレクタが前記ＷＲ信号生成部から出力された前記ＷＲ信号を前記ＲＡＭに与えることを特徴とするＲＡＭ初期化装置。
【請求項２】
前記初期化終了信号を格納する終了信号レジスタをさらに有し、前記ＣＰＵからのアクセスに応じて前記終了信号レジスタのデータを前記ＣＰＵのデータバスへ出力することを特徴とする請求項１に記載のＲＡＭ初期化装置。
【請求項３】
前記制御信号生成部が、前記ＣＰＵをリセットするリセット信号および前記初期化終了信号を入力として前記リセットの解除時点から前記初期化終了信号の発生時点までを初期化期間とする前記制御信号を生成することを特徴とする請求項1または２に記載のＲＡＭ初期化装置。
【請求項４】
前記ＣＰＵから出力される初期化開始信号を格納する開始信号レジスタをさらに有し、前記制御信号生成部が、前記開始信号レジスタから読み出される前記初期化開始信号および前記初期化終了信号を入力として前記初期化開始信号の読み出し時点から前記初期化終了信号の発生時点までを初期化期間とする前記制御信号を生成することを特徴とする請求項1または２に記載のＲＡＭ初期化装置。
【請求項５】
前記制御信号生成部へ前記リセット信号がさらに入力され、前記リセットの解除時点から前記初期化終了信号の発生時点まで、および前記開始信号レジスタからの前記初期化開始信号の読み出し時点から前記初期化終了信号の発生時点までを初期化期間とする前記制御信号を生成することを特徴とする請求項４に記載のＲＡＭ初期化装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロコンピュータシステムに搭載されるＲＡＭを初期化するＲＡＭ初期化装置に関する。
【背景技術】
【０００２】
従来、マイクロコンピュータシステムに搭載されるＲＡＭにはチップサイズ縮小のため初期化機能を持たせず、ＣＰＵを動作させて初期化データを書き込むことによってＲＡＭの初期化を行うことが多かった。
【０００３】
この場合、ＲＡＭ初期化用のプログラムを用意する必要があり、そのためにプログラムを格納するＲＯＭの容量を割り当てる必要があった。すなわち、その分、ユーザが自由に使用できるＲＯＭの容量が減少していた。
【０００４】
そこで、ＲＡＭを初期化するための装置を設け、プログラムの実行によらずＲＡＭを初期化することが提案されていた（例えば、特許文献１参照。）。
【特許文献１】特開平５−１６５５５０号公報  （第２ページ、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記提案の初期化装置は、ＣＰＵのリセット時にＲＡＭの初期化を行うため、ＣＰＵのリセットに要する時間が増大するという問題があった。また、ＲＡＭの初期化の間、ＣＰＵがリセット状態のため、ＣＰＵを動作させることができないという問題もあった。
【０００６】
そこで、本発明の目的は、プログラムの実行によることなく、かつ、ＣＰＵをリセット状態とすることなくＲＡＭを初期化することのできるＲＡＭ初期化装置を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、ＣＰＵに伴って用いられるＲＡＭの初期化を実行するＲＡＭ初期化装置であって、前記ＲＡＭの初期化期間を定める制御信号を生成する制御信号生成部と、前記制御信号に基づき前記ＲＡＭの初期化対象アドレスを指定するアドレスデータの生成および前記アドレスデータの生成の終了に基づき初期化の終了を示す初期化終了信号の生成を行うアドレス生成部と、前記制御信号に基づき前記ＲＡＭへ与える初期値データを生成する初期値生成部と、前記制御信号に基づき前記ＲＡＭへのデータの書き込みを許可するＷＲ信号を生成するＷＲ信号生成部と、前記アドレス生成部から出力された前記アドレスデータと前記ＣＰＵからのアドレスデータが入力されて前記制御信号により前記ＲＡＭに与えるアドレスデータを切り替える第１のセレクタと、前記初期値生成部から出力された前記初期値データと前記ＣＰＵのデータバスのデータが入力されて前記制御信号により前記ＲＡＭに与える書き込みデータを切り替える第２のセレクタと、前記ＷＲ信号生成部から出力された前記ＷＲ信号と前記ＣＰＵからのＷＲ信号が入力されて前記制御信号により前記ＲＡＭに与えるＷＲ信号を切り替える第３のセレクタと、を有し、前記制御信号が初期化期間であることを示している間は、前記第１のセレクタが前記アドレス生成部から出力された前記アドレスデータを前記ＲＡＭに与え、前記第２のセレクタが前記初期値生成部から出力された前記初期値データを前記ＲＡＭに与え、前記第３のセレクタが前記ＷＲ信号生成部から出力された前記ＷＲ信号を前記ＲＡＭに与えることを特徴とするＲＡＭ初期化装置が提供される。
【発明の効果】
【０００８】
本発明によれば、ＲＡＭの初期化が自動的に行われるので、初期化のためのプログラムを必要としない。また、ＣＰＵのリセットの解除後にＲＡＭの初期化が行われるため、ＲＡＭの初期化の間もＣＰＵはプログラムの実行などの動作を行うことができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施例を図面を参照して説明する。なお、各図に共通する同一の部分には同一の符号を付している。
【実施例１】
【００１０】
図１は、本発明の実施例１に係るＲＡＭ初期化装置の構成を示すブロック図である。
【００１１】
ＲＡＭ初期化装置１は、ＣＰＵ２とＲＡＭ３の間に接続され、ＣＰＵ２のリセットが解除された後にＲＡＭ３の初期化を実行する。
【００１２】
ここで、ＲＡＭ初期化装置１を構成する各ブロックについて説明する。
【００１３】
制御信号生成部１１は、ＣＰＵ２へのリセット信号および後述する初期化終了信号が入力されて、ＣＰＵ２へのリセットの解除から初期化終了信号が出力するまでの間をＲＡＭの初期化期間と定める制御信号を生成する。
【００１４】
アドレス生成部１２は、制御信号生成部１１からの制御信号が入力されて初期化が開始されると、ＲＡＭ３の初期化の対象とするアドレスのアドレスデータを順次生成する。また、初期化対象の総てのアドレスデータを生成し終わると初期化終了信号を生成する。
【００１５】
この初期化終了信号は、制御信号生成部１１へ入力されるとともに、外部へ出力されて、ＣＰＵ２へ入力される。
【００１６】
なお、初期化の対象とするアドレスの範囲は、ユーザが任意に指定できる。すなわち、ユーザは、ＲＡＭ３の総てのアドレスを初期化の対象とすることもできるし、一部のアドレスを対象とすることもできる。
【００１７】
初期値生成部１３は、制御信号生成部１１からの制御信号が入力されて初期化が開始されると、ＲＡＭ３に与える初期値データを生成する。なお、初期値データの値はユーザが任意に設定できる。通常、初期値データは‘０’と設定することが多いが、必要に応じて任意の値を設定できる。このとき、アドレスごとに、またデータビットごとに異なる初期値データを与えることができる。
【００１８】
ＷＲ信号生成部１４は、制御信号生成部１１からの制御信号が入力されて初期化が開始されると、ＲＡＭ３に与えるＷＲ信号を生成する。
【００１９】
セレクタ１５、１６および１７は、制御信号生成部１１からの制御信号により入力の選択が行われるセレクタであり、ＲＡＭ３へ与えるアドレス、データおよびＷＲ信号をそれぞれが出力する。
【００２０】
セレクタ１５は、アドレス生成部１２からのアドレスデータとＣＰＵ２のアドレスバスからのアドレスデータが入力され、初期化の期間は、アドレス生成部１２からのアドレスデータを出力する。
【００２１】
セレクタ１６は、初期値生成部１３からの初期値データとＣＰＵ２のデータバスからのデータが入力され、初期化の期間は、初期値生成部１３からの初期値データを出力する。
【００２２】
セレクタ１７は、ＷＲ信号生成部１４からのＷＲ信号とＣＰＵ２からのＷＲ信号が入力され、初期化の期間は、ＷＲ信号生成部１４からのＷＲ信号を出力する。
【００２３】
図２は、本実施例の各部の出力波形を示す波形図である。
【００２４】
いま、ＣＰＵ２のリセット信号（‘０’の間をリセット期間とする。）が‘０’から‘１’へ立ち上がってリセットが解除されたとき、このリセット信号の立ち上がりを受けて、制御信号生成部１１は、制御信号を変化させる。すなわち、この図においては‘０’から‘１’へ制御信号を立ち上げる。
【００２５】
この制御信号の変化を受けて、アドレス生成部１２、初期値生成部１３およびＷＲ信号生成部１４がそれぞれ動作を開始する。
【００２６】
その後、アドレス生成部１２は、アドレスデータを順次生成して行くが、総てのアドレスデータの生成を終了すると、初期化終了信号を出力する。
【００２７】
この初期化終了信号の出力を受けて、制御信号生成部１１は、制御信号を‘１’から‘０’に立ち下げる。すなわち、ここでは、制御信号が‘１’である期間がＲＡＭの初期化期間であることを示す。
【００２８】
この制御信号の変化を受けて、初期値生成部１３およびＷＲ信号生成部１４も動作を終了する。
【００２９】
なお、制御信号が‘１’である期間、セレクタ１５、１６および１７は、アドレス生成部１２から出力されるアドレスデータ、初期値生成部１３から出力される初期値データおよびＷＲ信号生成部１４から出力されるＷＲ信号をそれぞれＲＡＭ３へ出力する。
【００３０】
一方、制御信号が‘０’のときは、セレクタ１５、１６および１７は、ＣＰＵ２から出力されるアドレスバスのデータ、データバスのデータおよびＷＲ信号をそれぞれＲＡＭ３へ出力する。
【００３１】
このような本実施例によれば、アドレス生成部１２、初期値生成部１３およびＷＲ信号生成部１４がそれぞれＲＡＭ３の初期化に必要なデータおよび信号を生成するため、初期化用プログラムがなくてもＲＡＭ３の初期化を実行することができる。
【００３２】
また、ＣＰＵ２のリセットが解除されたときにＲＡＭ３の初期化が実行されるため、その間、ＣＰＵ２は他の動作を行うことができる。
【００３３】
さらに、初期化終了信号がＣＰＵ2へ出力されるため、ＲＡＭ３の初期化が終了した時点で、ＣＰＵ2はＲＡＭ３の初期化が終了したことを検知することができる。また、初期化終了信号を割り込み信号として利用することもできる。
【実施例２】
【００３４】
図３は、本発明の実施例２に係るＲＡＭ初期化装置の構成を示すブロック図である。
【００３５】
本実施例のＲＡＭ初期化装置１０１が実施例１のＲＡＭ初期化装置１と異なる点は、初期化終了信号が外部へ出力されず、代わりに初期化終了状態を示すレベルを格納する終了信号レジスタ１８が設けられている点である。
【００３６】
終了信号レジスタ１８は、アドレス生成部１２から初期化終了信号が出力されるとレジスタのレベルを初期化終了状態を示すレベルに変化させ保持するものである。
【００３７】
ＣＰＵ２は、アドレスを指定し、読み出し用のＲＤ信号を出力することにより、データバスを介して、この終了信号レジスタ１８の状態を読み取ることができる。
【００３８】
このような本実施例によれば、ＣＰＵ２は、ＲＡＭ３の初期化が終了しているかどうかをいつでも知ることができる。
【実施例３】
【００３９】
図４は、本発明の実施例３に係るＲＡＭ初期化装置の構成を示すブロック図である。
【００４０】
本実施例のＲＡＭ初期化装置２０１は、実施例２のＲＡＭ初期化装置１０１と同じくＲＡＭの初期化終了状態を示すレベルを格納する終了信号レジスタ１８を有するとともに、実施例１のＲＡＭ初期化装置１と同じく初期化終了信号をＣＰＵ２へ出力している。
【００４１】
このような本実施例によれば、ＣＰＵ２は、ＲＡＭ３の初期化が終了した時点でＲＡＭ３の初期化が終了したことを検知することができるとともに、任意の時刻にＲＡＭ３の初期化が終了しているかどうかを知ることができる。
【実施例４】
【００４２】
図５は、本発明の実施例４に係るＲＡＭ初期化装置の構成を示すブロック図である。
【００４３】
本実施例のＲＡＭ初期化装置３０１が実施例１のＲＡＭ初期化装置１と異なる点は、制御信号生成部２１へＣＰＵ２のリセット信号が入力されず、代わりに初期化開始信号を格納する開始信号レジスタ１９が設けられている点である。
【００４４】
開始信号レジスタ１９への開始信号の書き込みは、ＣＰＵ２がアドレスを指定して書き込み用のＷＲ信号を出力することにより実行される。このとき、ＣＰＵ２からデータバスを介して開始信号が開始信号レジスタ１９へ書き込まれる。
【００４５】
この開始信号レジスタ１９への開始信号の書き込みを受けて、制御信号生成部２１は制御信号を初期化開始レベルへと変化させる。制御信号を初期化開始レベルへと変化した後のＲＡＭ初期化装置３０１の動作は、実施例１のＲＡＭ初期化装置１と同じである。
【００４６】
このような本実施例によれば、ＣＰＵ２は、リセットの解除後いつでもＲＡＭ３の初期化を実行することができる。
【実施例５】
【００４７】
図６は、本発明の実施例５に係るＲＡＭ初期化装置の構成を示すブロック図である。
【００４８】
本実施例のＲＡＭ初期化装置４０１が実施例４のＲＡＭ初期化装置３０１と異なる点は、初期化終了信号が外部へ出力されず、代わりに初期化終了状態を示すレベルを格納する終了信号レジスタ１８が設けられている点である。
【００４９】
このような本実施例によれば、ＣＰＵ２は、リセットの解除後いつでもＲＡＭ３の初期化を実行することができるとともに、ＲＡＭ３の初期化が終了しているかどうかをいつでも知ることができる。
【実施例６】
【００５０】
図７は、本発明の実施例６に係るＲＡＭ初期化装置の構成を示すブロック図である。
【００５１】
本実施例のＲＡＭ初期化装置５０１は、実施例５のＲＡＭ初期化装置４０１にさらに、ＣＰＵ２への初期化終了信号出力を設けている。
【００５２】
このような本実施例によれば、ＣＰＵ２は、リセットの解除後いつでもＲＡＭ３の初期化を実行することができる。また、ＲＡＭ３の初期化が終了した時点でＲＡＭ３の初期化が終了したことを検知することができるとともに、任意の時刻にＲＡＭ３の初期化が終了しているかどうかを知ることができる。
【実施例７】
【００５３】
図８は、本発明の実施例７に係るＲＡＭ初期化装置の構成を示すブロック図である。
【００５４】
本実施例のＲＡＭ初期化装置６０１の制御信号生成部３１へは、初期化の開始を制御する信号として、開始信号レジスタ１９からの入力の他にＣＰＵ２のリセット信号が入力されている。このいずれかの信号の入力により、制御信号生成部３１は制御信号を初期化開始レベルへと変化させる。
【００５５】
このような本実施例によれば、ＣＰＵ２のリセットが解除されたときにＲＡＭ３の初期化が実行されるほかに、ＣＰＵ２が、リセットの解除後いつでもＲＡＭ３の初期化を実行することができる。
【図面の簡単な説明】
【００５６】
【図１】本発明の実施例１に係るＲＡＭ初期化装置の構成を示すブロック図。
【図２】本発明の実施例１に係るＲＡＭ初期化装置の動作波形図。
【図３】本発明の実施例２に係るＲＡＭ初期化装置の構成を示すブロック図。
【図４】本発明の実施例３に係るＲＡＭ初期化装置の構成を示すブロック図。
【図５】本発明の実施例４に係るＲＡＭ初期化装置の構成を示すブロック図。
【図６】本発明の実施例５に係るＲＡＭ初期化装置の構成を示すブロック図。
【図７】本発明の実施例６に係るＲＡＭ初期化装置の構成を示すブロック図。
【図８】本発明の実施例７に係るＲＡＭ初期化装置の構成を示すブロック図。
【符号の説明】
【００５７】
１、１０１、２０１、３０１、４０１、５０１、６０１  ＲＡＭ初期化装置
１１、２１、３１  制御信号生成部
１２  アドレス生成部
１３  初期値生成部
１４  ＷＲ信号生成部
１５、１６、１７  セレクタ
１８  終了信号レジスタ
１９  開始信号レジスタ
２  ＣＰＵ
３  ＲＡＭ
【図１】
2005148945.tif 000003
【図２】
2005148945.tif 000004
【図３】
2005148945.tif 000005
【図４】
2005148945.tif 000006
【図５】
2005148945.tif 000007
【図６】
2005148945.tif 000008
【図７】
2005148945.tif 000009
【図８】
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