(57)【要約】【課題】ディジタル画像データの処理の間の処理エラーを低減する装置及び方法を提案することである。【解決手段】上記課題は、コンパレータが設けられており、このコンパレータには画像データ入力側がメモリを介して接続されており、コンパレータには処理ステージの出力側が接続されており、コンパレータは処理された画像データと記憶された画像データとの間の差を比較値と比較し、マルチプレクサを比較結果と関連してドライブし、マルチプレクサの入力側には処理された画像データ及び記憶された画像データが供給され、マルチプレクサの出力側は画像データ出力側に接続されていることによって解決される。【選択図】図１
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【特許請求の範囲】
【請求項１】
ディジタル画像データを処理するための装置であって、該装置は語長ｍを有する画像データ入力側（Ａ）及び語長ｎを有する制御入力側（Ｂ）を有し、画像及び制御データは処理ステージ（１）に供給され、該処理ステージ（１）は処理された画像データを出力側（Ｃ）で出力し、さらに前記装置は語長ｐを有する画像データ出力側（Ｄ）を有する、ディジタル画像データを処理するための装置において、
コンパレータ（２）が設けられており、該コンパレータ（２）には前記画像データ入力側（Ａ）がメモリ（３）を介して接続されており、前記コンパレータ（２）には前記処理ステージ（１）の出力側（Ｃ）が接続されており、前記コンパレータ（２）は処理された画像データと記憶された画像データとの間の差を比較値（Ｅ）と比較し、マルチプレクサ（４）を比較結果と関連してドライブし、前記マルチプレクサ（４）の入力側には処理された画像データ及び記憶された画像データが供給され、前記マルチプレクサ（４）の出力側は前記画像データ出力側（Ｄ）に接続されていることを特徴とする、ディジタル画像データを処理するための装置。
【請求項２】
もし記憶された画像データと処理された画像データとの間の差が比較値（Ｅ）よりも小さいならば、記憶された画像データがマルチプレクサの出力側で発生されることを特徴とする、請求項１記載の装置。
【請求項３】
丸め素子（５）は処理ステージ（１）の出力側（Ｃ）とマルチプレクサ（４）の入力側との間に設けられており、画像データ出力側（Ｄ）の語長ｐは語長ｍとｎとの和より小さいことを特徴とする、請求項１記載の装置。
【請求項４】
メモリ（３）は、基本的に処理ステージ（１）の遅延時間によって遅延されて、画像データを送出することを特徴とする、請求項１記載の装置。
【請求項５】
画像データは処理されてその構成要素にまで分解され、処理された画像データと前記構成要素に関連する未処理の画像データとの比較の結果はマルチプレクサ（４）に送出され、マルチプレクサは多数の出力側及び選択可能な入力側を構成要素の個数に応じて有することを特徴とする、請求項１〜４のうちの１項記載の装置。
【請求項６】
比較結果は論理ＡＮＤゲート（６）を介してマルチプレクサ（４）に送出され、マルチプレクサは構成要素の個数に相応してパラレルに入力側の個数を選択することを特徴とする、請求項５記載の装置。
【請求項７】
構成要素の個数に相応する多数の処理ステージ（１、１’、１’’）、コンパレータ（２、２’、２’’）及びメモリ（３、３’３’’）が構成要素のパラレル処理のために設けられていることを特徴とする、請求項５又は請求項６記載の装置。
【請求項８】
共通処理ステージ（１）の多数の入力側及び出力側が構成要素の個数に相応して設けられていることを特徴とする、請求項７記載の装置。
【請求項９】
画像データの構成要素はマルチプレクサ（１１）を介して処理ステージ（１）及びコンパレータ（２）に送出され、メモリ（１２、１３）が処理された構成要素及び比較の結果を記憶するために設けられていることを特徴とする、請求項５又は６記載の装置。
【請求項１０】
ディジタル画像データを処理するための方法であって、画像データは制御変数とともに処理ステージに供給され、出力側で発生される、ディジタル画像データを処理するための方法において、
該方法は次のようなステップを有する、すなわち、
ａ）処理の前に供給された画像データのバッファ記憶、
ｂ）バッファ記憶された画像データと個々の関連する処理された画像データとの比較、
ｃ）ステップｂ）の比較結果と関連した出力のためのバッファ記憶された画像データ又は処理された画像データの選択
のステップを有することを特徴とする、ディジタル画像データを処理するための方法。
【請求項１１】
バッファ記憶された画像データ又は処理された画像データを選択するために、個々の画像データから差が形成され、結果が比較値と比較されることを特徴とする、請求項１０記載の方法。
【請求項１２】
もし差が比較値より小さいならばバッファ記憶された画像データが送出され、もし差が比較値より大きいならば処理された画像データが送出されることを特徴とする、請求項１１記載の方法。
【請求項１３】
処理された画像データは送出される前に丸められることを特徴とする、請求項１０〜１２のうちの少なくとも１項記載の方法。
【請求項１４】
請求項１０〜１３のうちの少なくとも１項記載の方法を実行するようにプログラミングされたコンピュータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタル画像データを処理するための装置であって、この装置は語長ｍを有する画像データ入力側及び語長ｎを有する制御入力側を有し、画像及び制御データは処理ステージに供給され、この処理ステージは処理された画像データを出力側で出力し、さらに装置は語長ｐを有する画像データ出力側を有する、ディジタル画像データを処理するための装置に関し、さらに本発明は、ディジタル画像データを処理するための方法であって、画像データは制御変数とともに処理ステージに供給され、出力側で発生される、ディジタル画像データを処理するための方法に関する。
【背景技術】
【０００２】
ディジタル画像データは一般的に行及び/又は列に配置されたピクセルから成る画像を記述するデータであり、その完全性は画像の表現に帰着する。個々のピクセルはこの場合様々なやり方で記述され、例えば基本色 赤、緑及び青の三原色のような構成要素に分解され、輝度及び色差信号Ｙ、Ｃｒ、Ｃｂのような構成要素に分解される。画像データはこの場合には特定数のディジット又は語又はビット長を有する二進数値、いわゆるデータ語によって表現される。
【０００３】
例えば色値、輝度又はコントラストを補正するためのディジタル画像データの後処理の間に、オペレータによって各々調整されうる個別のピクセル及び補正値は処理ユニットに供給される。処理ユニットはその出力側に出力値を発生する。通常は、画像データも補正値も二進形式で処理ユニットに供給される。この場合、ピクセル及び補正値は特定の長さのデータ語、ビット長又は語長によって表現される。処理ユニットにおける処理の性質に依存して、処理の結果、つまり出力値はピクセル値及び補正値のために供給されたデータ語のそれぞれの長さよりも大きなデータ語ビット長を有しうる。自然数の二進乗算はとりわけ被乗数と乗数の語長の和に相応する語長を有するデータ語に帰着する。もし２つ以上の処理ユニットが直列に接続されるならば、必要とされる語長は各処理ユニットによってかなり増大してしまう。しかし、多数の処理ユニットを直列に接続するのは通常のことである。例えば、彩度がまず最初に補正され、その後で輝度が適応される。もし今例えば３２ビットの語長を有するピクセル及び１６ビットの語長を有する補正値が乗算演算において結合されるならば、結果的に生じる出力値は４８ビットの語長を有する。もしこの値が同様に１６ビットの語長を有する補正値によって後続処理演算において処理されるならば、実際に第２の処理演算の結果は６４ビットの語長を有する。上記の例は直列に実行される少数の処理演算でさえも結果的に非常大きな語長に帰着することを非常に迅速に示している。
【０００４】
今日、プロフェッショナルビデオプロセッシングにおいて実行される演算は論理回路によって実行され、この論理回路はリアルタイムでの処理を可能にするためにハードウェアゲートを有する。リアルタイム処理は、ユーザにより実行される変更が直接モニタ上で見られるという利点をユーザに与える。しかし、非常に大きな語長を有する処理ユニットをデザインすることは非常に複雑かつコスト高である。許容可能な限度内にこの複雑さをとどめるために、結果が各処理ステージの後で入力語の語長にまで丸められる。この丸め処理は最下位ビット（ＬＳＢ）の適当な省略によってしばしば実行される。
【０００５】
現代のビデオ処理装置はしばしば多数の直列接続された処理ユニットを有し、これらの処理ユニットの間では信号又は画像データをタップオフできず、バイパスすることもできない。一つの特定の補正、例えば特定の色値の又はピクセルの特定の構成要素の補正だけが実行されても、一方で他の補正が実行できないという状況がしばしば生じる。しかし、全てのピクセルに対する画像データがビデオ処理ユニットを通過する。この場合、これはほんの少しではあるが、例えば意図的に未処理のままに残される色値に対する処理の結果は処理ユニットの限定された計算精度のために入力値とは異なる。しかし、出力値と入力値との間のほんの少しの変更にもかかわらず信号は改悪されている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の課題は、ディジタル画像データの処理の間の処理エラーを低減する装置及び方法を提案することである。
【課題を解決するための手段】
【０００７】
上記課題は、装置においては、コンパレータが設けられており、このコンパレータには画像データ入力側がメモリを介して接続されており、コンパレータには処理ステージの出力側が接続されており、コンパレータは処理された画像データと記憶された画像データとの間の差を比較値と比較し、マルチプレクサを比較結果と関連してドライブし、マルチプレクサの入力側には処理された画像データ及び記憶された画像データが供給され、マルチプレクサの出力側は画像データ出力側に接続されていることによって解決され、上記課題は、方法においては、方法は次のようなステップを有する、すなわち、
ａ）処理の前に供給された画像データのバッファ記憶、
ｂ）バッファ記憶された画像データと個々の関連する処理された画像データとの比較、
ｃ）ステップｂ）の比較結果と関連した出力のためのバッファ記憶された画像データ又は処理された画像データの選択
のステップを有することによって解決される。
【発明を実施するための最良の形態】
【０００８】
本発明の装置は画像データ入力側及び制御入力側を有し、これらの入力側は処理ステージに供給される。画像データ及び制御データは処理ステージにおいて結びつけられ、論理演算の結果は出力側に送出される。さらに、処理ステージに供給される画像データはバッファ記憶される。処理の結果はバッファ記憶された未処理の画像データと比較される。これは例えば減算によって行われ、減算の結果が可変閾値と比較される。もし減算の結果が可変閾値より小さいならば、マルチプレクサがドライブされ、バッファ記憶された画像データがディジタル画像データを処理するための装置の出力側に送出される。さもなければ、処理された画像データが装置の出力側に送出される。語長が各処理ステージによって増大することを防ぐために、処理ステージの結果はマルチプレクサに供給される前に丸め素子を通過させられる。これによって、処理が意図されない場合に又は特定のピクセルに対する処理が丸め誤差以外の結果を持たない場合に、画像データは処理ステージにおける内的な不正確さによって改悪されていないことが保証される。
【０００９】
本発明による装置の１つの実施形態では、構成要素に分解されたピクセルに対する画像データはパラレルに処理される。この目的のために相応の個数の処理ステージが設けられている。パラレル処理ステージの各々は上記のようにデザインされており、すなわち各構成要素毎に処理ユニット、メモリ及び丸め素子がある。記憶された値が出力側に送出されるべきか又は処理された値が出力側に送出されるべきかに関する決定は各構成要素毎の比較結果における論理ＡＮＤ演算を実行した後で行われる。もし全ての構成要素において処理された画像データと記憶された画像データとの間の差が閾値より下であるならば、処理された値が出力側が送出され、さもなければ記憶された値が出力側に送出される。相応のマルチプレクサはこの目的のために設けられており、このマルチプレクサは構成要素の個数に相応する多数の入力側及び出力側を有する。構成要素の記憶された画像データならびに処理されて続いて丸められた画像データは相応のやり方でマルチプレクサの入力側に供給される。
【００１０】
本発明による装置の別の実施形態では、構成要素に分解された画像データは少なくとも部分的にシリアル形式で処理される。これを行うために、マルチプレクサがいずれにしてもメモリに記憶された構成要素に対する画像データを選択し、このデータを処理ステージに供給する。瞬時の処理は前述のように実行される。未処理の値及び処理された値は各々コンパレータに供給され、このコンパレータがこれら２つの値の間の差と可変閾値とを比較する。処理された値はまた丸め素子及びマルチプレクサを介してメモリの適当なメモリ位置に書き込まれる。構成要素の画像データに対する比較演算の結果は同様にマルチプレクサを介してメモリの適当なメモリ位置に書き込まれる。一度１つのピクセルに対する構成要素の画像データの全てが処理されると、さらに別のマルチプレクサが論理ＡＮＤゲートによってドライブされ、画像信号の構成要素の未処理の画像データか又は処理された画像データかのいずれかが出力側で発生される。これは記憶された比較結果を論理ＡＮＤゲートに供給することによって行われる。論理ＡＮＤゲートには好都合なことにクロック信号が供給されており、このクロック信号は画像信号の全ての構成要素の処理が終わるまではスイッチングを許さない。装置のこの変形実施形態はパラレルに設けられるべき機能ブロックの個数を低減することを可能にする。機能ブロックの処理クロックレートはこの目的のために構成要素の個数に合わせて適切に増大されなければならない。
【００１１】
最後に記述する２つの更に別の実施形態では、処理された値又は記憶された値の適用を介して決定が画像データの各構成要素毎に個別に行われるように比較ユニット及びマルチプレクサをデザインすることが可能である。
【００１２】
一般に、個々の閾値も個々の構成要素毎に設けられる。
【００１３】
原理的には、コンパレータの前に処理された画像データにおいて丸め処理を実行することができる。
【００１４】
有利には、もし記憶された画像データと処理された画像データとの間の差が比較値よりも小さいならば、記憶された画像データがマルチプレクサの出力側で発生される。
【００１５】
有利には、丸め素子は処理ステージの出力側とマルチプレクサの入力側との間に設けられており、画像データ出力側の語長ｐは語長ｍとｎとの和より小さい。
【００１６】
有利には、メモリは、基本的に処理ステージの遅延時間によって遅延されて、画像データを送出する。
【００１７】
有利には、画像データは処理されてその構成要素にまで分解され、処理された画像データと構成要素に関連する未処理の画像データとの比較の結果はマルチプレクサに送出され、マルチプレクサは多数の出力側及び選択可能な入力側を構成要素の個数に応じて有する。
【００１８】
有利には、比較結果は論理ＡＮＤゲートを介してマルチプレクサに送出され、マルチプレクサは構成要素の個数に相応してパラレルに入力側の個数を選択する。
【００１９】
有利には、構成要素の個数に相応する多数の処理ステージ、コンパレータ及びメモリが構成要素のパラレル処理のために設けられている。
【００２０】
有利には、共通処理ステージの多数の入力側及び出力側が構成要素の個数に相応して設けられている。
【００２１】
有利には、画像データの構成要素はマルチプレクサを介して処理ステージ及びコンパレータに送出され、メモリが処理された構成要素及び比較の結果を記憶するために設けられている。
【００２２】
有利には、バッファ記憶された画像データ又は処理された画像データを選択するために、個々の画像データから差が形成され、結果が比較値と比較される。
【００２３】
有利には、もし差が比較値より小さいならばバッファ記憶された画像データが送出され、もし差が比較値より大きいならば処理された画像データが送出される。
【００２４】
有利には、処理された画像データは送出される前に丸められる。
【００２５】
有利には、本発明の方法を実行するようにプログラミングされたコンピュータが形成される。
【実施例】
【００２６】
本発明の実施例を次に図面を参照しつつ記述する。
【００２７】
図１は本発明の装置のブロック線図を示す。図では語長ｍを有する信号Ａが処理ステージ１に入力される。これは例えばガンママルチプライヤ（gamma multiplier）でもよい。信号Ａはメモリ３にも入力され、このメモリ３においてこの信号Ａは処理ステージ１の処理時間の間バッファされる。処理ステージには１つ以上の動作信号が供給される。例えば、信号をこの処理ステージにおいて時間領域から周波数領域に変換する（ＦＦＴ）こともでき、特定の周波数は周波数領域においてパラメータに関連して処理され、ついで時間領域に逆変換される。丸め処理は出力側で実行されるか、さもなければ処理中にも実行される。再び出力側で発生される信号Ｃは信号Ａと同じ語長ｍを有する。このシンプルな例において、語長ｎを有するただ１つの動作信号Ｂが供給される。処理ステージは信号をマッピングテーブルを利用して対数形式に変換する。ついでそれは動作信号Ｂによって乗算され、その後でそれは第２のマッピングテーブルによって線形表現に逆変換される。丸めは、テーブルのサイズを許容可能な限度（例えばｍ＝１６、１８ビット出力側を有する第１のマッピングテーブルサイズ６４Ｋ*１８ビット、ｎ＝１６、よって乗算の後では１８+ｎ＝３４ビット長になり、これはサイズが１７×１０９×１６ビットのテーブルを必要とする）内に保つために、とりわけ第２のマッピングテーブルの前に必要とされる。再び語長がｍである信号Ｃが処理ステージ１の出力側で発生される。信号Ａはメモリ３を介してコンパレータ２に供給され、信号Ｃはコンパレータ２に直接供給され、コンパレータ２は２つの信号ＡとＣとの間の差を基準値Ｅと比較する。コンパレータ２は、例えば、減算器及びコンパレータから形成される。コンパレータからの出力信号はマルチプレクサ４をドライブし、このマルチプレクサ４には信号Ａがメモリ３を介して供給され、信号Ｃが供給される。もし処理された信号と未処理の信号との間の差が基準値Ｅよりも小さいならば、未変化の信号Ａがマルチプレクサ４の出力側Ｄで発生される。さもなければ、処理された信号が出力側Ｄで発生される。もし適切な丸めが処理ステージ自体で実行されなかった場合には、丸め素子５が処理ステージ１の出力側とマルチプレクサ４との間に設けられ、有利にはこの丸め素子５がその出力側で入力信号の語長ｍに相応する語長を有するデータ語を発生する。
【００２８】
図２は構成要素に分解されたディジタル画像データのパラレル処理のための本発明による装置のブロック線図を示す。
【００２９】
この図は基本的に３重化形式の図１に示された装置を示している。各々の構成要素のために設けられている素子は図では同じ参照符号で示し、これらを区別するために単一のプライム記号又は二重のプライム記号によって注をつけてある。この図の信号Ａは構成要素Ａ、Ａ’及びＡ’’に分けられている。信号構成要素のルートは図１に関する記述の信号Ａのルートに相応する。信号Ａ、Ａ’及びＡ’’は処理ステージ１、１’及び１’’において出力信号Ｃ、Ｃ’及びＣ’’に変換され、ついでコンパレータに供給される。本発明の更に別の実施形態では、処理ステージ１、１’及び１’’が単一の処理ステージに結合される。この場合、信号構成要素Ａ、Ａ’及びＡ’’ならびに動作信号Ｂ、Ｂ’及びＢ’’は適当な入力側に供給され、信号Ｃ、Ｃ’及びＣ’’が適当な出力側で発生される。図１に比べると、コンパレータ２、２’及び２’’からの結果はまず最初に論理ＡＮＤゲート６に供給され、このゲート６の出力がマルチプレクサ４をドライブする。これは、もし基準値Ｅ、Ｅ’、Ｅ’’が信号構成要素Ａ、Ａ’及びＡ’’と信号Ｃ、Ｃ’及びＣ’’との間の差の全てにおいてより小さくないならば、未処理の信号が出力側に供給されないことを保証する。従って３重の２→１マルチプレクサ４によって選択プロセスが実行される。本発明のまた別の実施形態では、論理ＡＮＤゲート６が省略される。この場合、処理された信号が出力側に送出されるか又は未処理の信号が出力側に送出されるかが各構成要素毎に個別に決定される。マルチプレクサ４はこの場合処理された信号又は未処理の信号が各構成要素毎に個々に選択されるようにデザインされる。
【００３０】
図３は画像データが部分的にシリアル形式で処理される、本発明による装置のブロック線図を示す。例えば、図の画像信号の構成要素は原色赤、緑及び青によって表現され、これを表現するインデックスＲ、Ｇ及びＢによって識別される。構成要素のデータ値ＡＲ、ＡＧ及びＡＢはまず最初にメモリ１０に入力される。マルチプレクサ１１は連続的にメモリの構成要素を選択し、これらを処理ステージ１への入力信号Ａとして通過させる。処理ステージ１には制御信号Ｂも供給される。処理された信号成分Ｃは未処理の信号成分Ａと同様にコンパレータ２に供給され、この未処理の信号成分Ａはマルチプレクサによって選択されたものである。コンパレータ２は信号ＡとＣとの間の差を基準値Ｅと比較する。比較演算の結果ＶＲ、ＶＧ及びＶＢはマルチプレクサ１４を介してメモリ１２の中の構成要素に関連するメモリ位置に記憶される。処理された信号成分ＣＲ、ＣＧ及びＣＢのデータも丸め素子５及びマルチプレクサ１６を介してメモリ１３の中の相応のメモリ位置に供給される。一度１つのピクセルに関連する全ての構成要素が処理されると、マルチプレクサ４が記憶された比較結果ＶＲ、ＶＧ及びＶＢの論理ＡＮＤ演算に関連してＡＮＤゲート６によってスイッチされ、メモリ１３からの処理された画像データＣＲ、ＣＧ及びＣＢか又はメモリ１０からの未処理の画像データ値ＡＲ、ＡＧ及びＡＢがマルチプレクサの出力側ＤＲ、ＤＧ及びＤＢで発生される。リアルタイム処理を保証するために、マルチプレクサ１１、１４及び１６は全処理ユニットと同様に画像データ及びピクセルのクロックレートよりも高いクロックレートでドライブされなければならない。本発明の１つの実施例では、構成要素に対する比較演算の複数の結果を結びつけるＡＮＤゲートは有利にはもし全ての結果成分が利用可能でなければマルチプレクサ４がドライブされないようにドライブされる。本発明の他の実施例では、マルチプレクサ４は出力側メモリを有し、この出力側メモリはとにかく最新の有効な選択された値を保持し、次の有効な選択が行われるまでこれらの値を出力側で発生する。
【００３１】
図４はシリアル形式で画像信号を部分的に処理するための本発明による装置の更に別の例を示す。図面では、構成要素ＡＲ、ＡＧ及びＡＢに分解された信号がメモリ１０を介してマルチプレクサ１１に供給される。マルチプレクサ１１は構成要素の画像データをメモリ１０からシフトレジスタ１００に通過させる。シフトレジスタ１００はメモリセル１１１〜１１５を有する。各クロックサイクルの間に、左から図面のシフトレジスタ１００へとシフトインされたデータ値が１つのメモリ位置だけ右へとシフトされ、最新のデータ値はとにかくシフトレジスタ１００から右へとシフトされる。シフトレジスタ１００の最初のメモリ位置１１１に書き込まれた値は信号Ａとして処理ステージ１及びコンパレータ２へと供給される。動作値Ｂも同様に処理ステージ１に供給される。信号Ｃが処理ステージ１の出力側で発生され、コンパレータ２及び丸め素子５へと供給される。コンパレータは信号ＡとＣとの間の差を閾値Ｅと比較する。丸め素子５はシフトレジスタ１３に接続されており、このシフトレジスタ１３は丸められた画像データを丸め素子から受け取る。各クロックサイクルの間に、画像データはシフトレジスタ１３において１つのメモリ位置だけ右へとシフトされる。シフトレジスタ１３及び１００の最後の３つのメモリ位置は各々三重化された２→１マルチプレクサ４に接続されている。マルチプレクサ４に接続されているメモリ位置の数は、画像データを構成要素に分解するやり方に関連して変化する。マルチプレクサ４の出力側はメモリ１２０に接続されており、このメモリ１２０は画像データの構成要素を記憶する。このメモリ１２０は装置の出力も表現する。コンパレータ２による処理された画像データと未処理の画像データとの比較結果は可変閾値Ｅとともにシフトレジスタ１２に記憶される。シフトレジスタ１２の最後の３つのメモリ位置は論理ＡＮＤゲート６に接続されている。メモリ１３及び１００に関して上述した事柄がこのシフトレジスタ１２にも当てはまり、論理ＡＮＤゲート６に接続されているメモリ位置の数は画像の信号の構成要素の数に関連して変化する。論理ＡＮＤゲート６の出力はマルチプレクサ４を図１〜３に関する記述において述べたのと同じやり方でドライブする。シフトレジスタ１２、１３及び１００のメモリ位置の数は処理ステージ１がそれぞれの演算を実行するのに必要とする動作クロックサイクルの数に依存する。図面においては１クロックサイクルの処理時間は既に想定されている。適切なデザインは、未処理の画像データ及び処理された画像データの両方が適切なやり方でマルチプレクサ４で発生され、さらに処理された画像データと未処理の画像データとの相応の比較結果が時間に関して適切に論理ＡＮＤゲート６に送出され、さらにマルチプレクサ４をドライブすることを保証する。
【図面の簡単な説明】
【００３２】
【図１】本発明による措置の一般的なブロック線図を示す。
【００３３】
【図２】パラレル処理のための本発明の装置のブロック線図を示す。
【００３４】
【図３】画像信号が部分的にシリアル形式で処理される、本発明の装置のブロック線図を示す。
【００３５】
【図４】部分的にシリアル形式で画像信号を処理するための本発明の装置の更に別の実施例のブロック線図を示す。
【符号の説明】
【００３６】
１、１’、１’’  処理ステージ
２、２’、２’’  コンパレータ
３、３’、３’’  メモリ
４  マルチプレクサ
５、５’、５’’  丸め素子
６  論理ＡＮＤゲート
１０  メモリ
１１  マルチプレクサ
１２  メモリ
１３  メモリ
１４  マルチプレクサ
１６  マルチプレクサ
１００  シフトレジスタ
１１１〜１１５  メモリセル
１２０  メモリ
Ａ  語長ｍを有する信号
Ｂ  語長ｎを有する動作信号
Ｃ  処理ステージ１の出力信号
Ｄ  マルチプレクサ４の出力信号
Ｅ  基準値、閾値
Ａ、Ａ’、Ａ’’  構成要素
ＡＲ、ＡＧ、ＡＢ  原色に分解された画像信号の構成要素
【図１】
2005025752.tif 000003
【図２】
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【図３】
2005025752.tif 000005
【図４】
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