(57)【要約】【課題】  半導体素子製造において、イオン注入の時の誤整列可否をイオン注入工程の遂行完了後、把握することができるイオン注入の誤整列判断方法を提供することにその目的がある。【解決手段】  半導体基板の上に第１領域と第２領域を持つ誤整列判断パターンを形成する段階;前記半導体基板の上にアクティブ領域及び前記誤整列判断パターンを対象で第１及び第２導電型不純物イオンをそれぞれ注入する段階;前記誤整列判断パターンの抵抗を測定する段階;イオン注入領域の多様な誤整列場合に対して誤整列パターン抵抗を測定して作られた基準抵抗と前記誤整列パターンの抵抗を比べることでイオン注入領域の誤整列を検出する段階とを含むことを特徴とする。【選択図】図１６
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【特許請求の範囲】
【請求項１】
半導体基板の上に第１領域と第２領域を持つ誤整列判断パターンを形成する段階;
前記半導体基板の上にアクティブ領域及び前記誤整列判断パターンを対象で第１及び第 ２導電型不純物イオンをそれぞれ注入する段階;
前記誤整列判断パターンの抵抗を測定する段階;
イオン注入領域の多様な誤整列場合に対して誤整列パターン抵抗を測定して作られた基準抵抗と前記誤整列パターンの抵抗を比べることでイオン注入領域の誤整列を検出する段階とを含むことを特徴とするイオン注入の誤整列判断方法。
【請求項２】
前記誤整列判断パターンの中央は半導体素子の第１領域及び第２領域の境界にあたることを特徴とする請求項１に記載のイオン注入の誤整列判断方法。
【請求項３】
前記イオン注入領域の誤整列場合は、前記誤整列判断パターンの第１領域全体に第１導電型の不純物イオンを注入した後に誤整列判断パターンの第２領域全体に第２導電型の不純物イオンを注入することを特徴とする請求項１に記載のイオン注入の誤整列判断方法。
【請求項４】
前記イオン注入領域の誤整列場合は、前記誤整列判断パターンの第１領域全体及び第２領域の所定部分に第１導電型の不純物イオンを注入した後に前記誤整列判断パターンの第１導電型の不純物イオンが注入されない第２領域に第２導電型不純物イオンを注入することを特徴とする請求項１に記載のイオン注入の誤整列判断方法。
【請求項５】
前記イオン注入領域の誤整列場合は、前記誤整列判断パターンの第１領域全体及び第２領域の所定部分に第１導電型の不純物イオンを注入した後に前記誤整列判断パターンの第２領域全体及び第１領域の所定部分に第２導電型の不純物イオンを注入することを特徴とする請求項１に記載のイオン注入の誤整列判断方法。
【請求項６】
前記イオン注入領域の誤整列場合は、前記誤整列判断パターンの第１領域の所定部分に第１導電型不純物イオンを注入した後に前記誤整列判断パターンの第２領域の所定部分に第２導電型不純物イオンを注入することを特徴とする請求項１に記載の半導体素子のイオン注入の誤整列判断方法。
【請求項７】
前記イオン注入領域の誤整列場合は、前記誤整列判断パターンの第１領域の所定部分に第１導電型不純物イオンを注入した後に前記誤整列判断パターンの第１導電型不純物イオンが注入されない第１領域及び第２領域全体に第２導電型不純物イオンを注入することを特徴とする請求項１に記載のイオン注入の誤整列判断方法。
【請求項８】
前記イオン注入領域の誤整列場合は、前記誤整列判断パターンの第１領域全体に第１導電型不純物イオンを注入した後に前記誤整列判断パターンの第２領域の所定部分に第２導電型不純物イオンを注入することを特徴とする請求項１に記載のイオン注入の誤整列判断方法。
【請求項９】
前記イオン注入領域の誤整列場合は、前記誤整列判断パターンの第１領域全体に第１導電型不純物イオンを注入した後に前記誤整列判断パターンの第１領域の所定部分及び第２領域全体に第２導電型不純物イオンを注入することを特徴とする請求項１に記載のイオン注入の誤整列判断方法。
【請求項１０】
前記イオン注入領域の誤整列場合は、前記誤整列判断パターンの第１領域全体及び第２領域の所定部分に第１導電型不純物イオンを注入した後に前記誤整列判断パターンの第２領域全体に第２導電型不純物イオンを注入することを特徴とする請求項１に記載のイオン注入の誤整列判断方法。
【請求項１１】
前記イオン注入領域の誤整列場合は、前記誤整列判断パターンの第１領域の所定部分に第１導電型不純物イオンを注入した後に前記誤整列判断パターンの前記第２領域全体に第２導電型不純物イオンを注入することを特徴とする請求項１に記載のイオン注入の誤整列判断方法。
【請求項１２】
第１導電型がｎ型ならば第２導電型はｐ型で、第１導電型がｐ型ならば第２導電型はｎ型であることを特徴とする請求項１に記載のイオン注入の誤整列判断方法。
【請求項１３】
前記半導体基板のアクティブ領域及び誤整列判断パターンに不純物イオンを注入する段階は、前記アクティブ領域は第１導電型不純物イオンが注入される第１アクティブ領域と第２導電型不純物イオンが注入される第２アクティブ領域に仕分けされて、前記第１アクティブ領域と第２アクティブ領域が仕分けされる基準は前記誤整列判断パターンの第１領域と第２領域の区分基準と相応して、前記第１アクティブ領域と第１領域に第１導電型不純物イオンが注入されて前記第２アクティブ領域と第２領域に第２導電型不純物イオンが注入されることを特徴とする請求項１に記載のイオン注入の誤整列判断方法。
【請求項１４】
前記半導体基板のアクティブ領域にイオンを注入は、ウェル形成用イオン注入工程またはソース／ドレーン形成用イオン注入工程の中でどの一つなのを特徴とする請求項１に記載のイオン注入の誤整列判断方法。
【請求項１５】
前記誤整列判断パターンは前記半導体基板と等しい材質に形成されることを特徴とする請求項１に記載のイオン注入の誤整列判断方法。
【請求項１６】
前記誤整列判断パターンは半導体基板のスクライブライン領域上に形成されることを特徴とする請求項１に記載のイオン注入の誤整列判断方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イオン注入の誤整列判断方法に係わり、より詳細するようにイオン注入の時の誤整列可否をイオン注入工程の遂行完了後、把握することができるイオン注入の誤整列判断方法に関する。
【背景技術】
【０００２】
従来には、NMOSトランジスターとPMOSトランジスターが等しい半導体基板上に形成されるCMOS(Complementary Metal Oxide Semiconductor)素子では前記NMOSトランジスターとPMOSトランジスターを基板内部で電気的に分離するためにある一つの素子を基板と反対導電型の不純物領域に形成しなければならないし、このような不純物領域をウェル(Well)と言う。
【０００３】
通常的に前記ウェルはドーパント(dopant)をイオン注入した後、高温で長期間の熱処理工程を経って前記イオン注入されたドパントを適切な深みまで拡散させることで形成する。このようなウェルを拡散ウェルと言う。
【０００４】
ウェルは前記の拡散ウェル以外にもウェルの形成工程の単純化またはウェル機能の向上等の目的を期するため、シリコーン基板に素子分離膜を先に形成した後、ドパントが適切な深みに位置するようにそのエネルギーイオン注入によってウェルを形成するリートログレイドウェル(retrograde well)等の多様な種類のウェル構造が開発されている。
【０００５】
しかしながら、このようなすべての種類のウェルの形成において共通的に遵守されなければならないことはシリコーン基板内に注入されるｎ型及びｐ型ドパント注入の時及び注入によるｎ型及びｐ型ウェルの整列(align)状態である。CMOS素子の具現において、前記ｎ型及びｐ型ウェルが決められた整列基準に当たるように形成されなかったら、前記ｎ型及びｐ型ウェルを基盤でシリコーン基板上に形成されるトランジスター、キャパシター等の素子等は漏洩電流(leakage current)等の問題が発生されてその機能をつくすことができないからだ。
【０００６】
通常のｎ型及びｐ型ウェル形成工程を参照して前記の誤整列現象が発生される場合を説明すれば次のようだ。図１乃至図３は公知のｎ型及びｐ型ウェルの形成方法を説明するための工程断面図だ。
【０００７】
図１に示したように、一般的なCMOS素子のウェル形成方法は先に、第２導電型シリコーン基板１０１のｐ型の半導体基板表面の所定部分にLOCOS(Local Oxidation of Silicon)、STI(Shallow Trench Isolation)工程などを利用して素子分離膜１０２を形成することで半導体素子のアクティブ領域とフィールド領域を定義する。引き継いで、第２導電型ウェルであるｐ型ウェルを形成するためにｐ型ウェル形成領域を露出させる第１イオン注入マスク１０３をフォトレジストを利用して形成する。よって、ｐ型ウェル形成領域の基板表面が露出される。図２を参照すれば、前記半導体基板１０１前面にｐ型イオン注入を実施して第１イオン注入マスク１０３に保護されない領域の基板所定深みにｐ型イオン注入層１０４を形成する。
【０００８】
このような状態で、図３に示したところのように、前記第１イオン注入マスク１０３をとり除いた後、また前記半導体基板１０１前面にフォトレジストを塗布した後、第１導電型ウェルであるｎ型ウェルが形成される領域を露出させる第２イオン注入マスク１０５を露光及び現像を通じて形成する。前記半導体基板１０１前面にｎ型イオン注入を実施して前記第２イオン注入マスク１０５に保護されない領域の基板所定深みにｎ型イオン注入層１０６を形成する。
【０００９】
前述したように半導体基板１０１内部にｐ型及びｎ型イオン注入層が形成された状態で前記シリコーン基板に所定の熱処理工程を行って前記ｐ型及びｎ型イオン注入層のイオンが拡散されるようにしてそれぞれのｐ型ウェル及びｎ型ウェルを形成させれば一連のｐ型及びｎ型ウェル形成工程は完了される。
【００１０】
このようなウェル形成工程において、ｎ型及びｐ型ウェルを形成するためには前記のようなイオン注入マスクが要求され、それぞれの前記イオン注入マスクが予め設定されたｎ型またはｐ型ウェル領域に正確に整列されなければｎ型またはｐ型不純物イオンをそれぞれ注入の時、注入されるイオンとは違う導電型のウェル領域にそれぞれの不純物イオンが注入される等の問題が発生する。
【００１１】
一方、イオン注入の時に誤整列現象は前記のようなCMOS素子でのｎ型及びｐ型ウェル形成の時以外にもソース／ドレーン領域を定義するためのイオン注入の時にも発生することができる。半導体基板に素子分離膜を形成してアクティブ(active)領域を定義した状態で前記アクティブ領域内の所定位置にゲート電極パターンを形成した後ソース／ドレーン領域を形成するために前記ゲート電極パターンを含んだ基板前面にｎ型またはｐ型不純物イオンを注入するようになる。この時、前記アクティブ領域内にソース／ドレーン形成用に注入される不純物イオンは同一型の不純物イオン(例えば、第１導電型不純物イオン)だが前記素子分離膜を境界に仕分けされて隣りされる他のアクティブ領域でのソース／ドレーン形成用イオンは他の導電型の不純物イオン(例えば、第２導電型不純物イオン)であるかも知れない。このように素子分離膜を境界で複数のアクティブ領域に第１導電型不純物イオン及び第２導電型不純物イオンを選択的に注入してソース／ドレーン領域を形成するためには前記ウェルの形成と同じく所定のイオン注入マスクが要求される。それによって、前述したところのようにウェル形成の時にイオン注入の誤整列現象が発生することは当然である。
【００１２】
具体的に、前記ソース／ドレーン形成の時の誤整列現状の例をよく見れば次のようだ。
先に、図４の場合半導体基板２０１に複数のアクティブ領域を定義する素子分離膜２０２が形成された状態で前記複数のアクティブ領域それぞれにソース／ドレーン形成用イオンであるｎ型及びｐ型不純物イオンを選択的に注入した場合である。この時、前記ｎ型及びｐ型不純物イオンを選択的に注入するためにはそれぞれの不純物注入の時、反対の導電型のイオンが注入される該当のアクティブ領域の半導体基板上には所定のイオン注入マスクが形成されているのは前述したとおりである。図４の場合はイオン注入マスクが正常的な整列をして誤整列が発生しないイオン注入形態を現わしたのである。
【００１３】
図５の場合ｎ型及びｐ型イオン注入のためのそれぞれの前記イオン注入マスクが正常的な整列状態で右側に偏向された状態でイオン注入が実施したこととして、このような場合前記半導体基板がｐ型ならば何の問題が発生しないが半導体基板がｎ型ならば漏洩電流が発生する。
【００１４】
図６の場合、ｎ型イオン注入マスクは右側で、ｐ型イオン注入マスクは左側に偏向された状態でソース／ドレーン形成用イオン注入が実施したこととして、シリコーン基板がｎ型といえば漏洩電流が発生するようになって、ｐ型である場合にも少しの漏洩電流が発生する。
【００１５】
最後に一つの例をよく見れば、図７の場合はｎ型イオン注入マスクは左側で、ｐ型イオン注入マスクは右側に偏向された状態でイオン注入が実施したのだ。このような場合シリコーン基板の導電型種類に無関係に漏洩電流が発生するようになる。
【００１６】
前記のような誤整列現状の例以外にも図８乃至図１２に示したところのような多様な形態の誤ったイオン注入現象があることがわかる。図５乃至図１２に示したイオン注入の誤整列現象はソース／ドレーン形成の時以外にもウェル形成の時にも等しく発生することができる。
【００１７】
CMOS素子において、ウェルの形成工程及びソース／ドレーン領域形成工程は半導体素子製造の時間的流れにおいて比較的先に進んだ段階で行うのだ。よって、この時点で工程の間違いが発生されてこの間違いを把握することができなかった状態で後続の単位工程たちが進行されたら後続工程の完璧なゴオング実施可否にかかわらず該当の素子は不良で分類されるしかない。
【００１８】
現在、半導体素子製造工程は大きく半導体素子を製造するファブリケーション(Fabrication)工程、アッセンブリ(Assembly)工程、テスト工程で成り立つのに、前記と一緒にウェル及びソース／ドレーン領域が誤整列された半導体素子の間違い可否は最終の半導体素子テスト工程を通じて明かされるようになる。
【００１９】
よって、イオン注入の誤整列によって根本的に不良を内在している半導体素子の後続工程の実施及びそれに対するテスト工程遂行は時間的浪費だけではなく不必要な工程遂行による製造原価の上昇を引き起こす。
【発明の開示】
【発明が解決しようとする課題】
【００２０】
従って、本発明は前述した従来の問題点を解決するために案出されたものであり、半導体素子製造において、イオン注入の時の誤整列可否をイオン注入工程の遂行完了後、把握することができるイオン注入の誤整列判断方法を提供することにその目的がある。
【課題を解決するための手段】
【００２１】
前記目的を達成するために、本発明のイオン注入の誤整列判断方法は、チップ対して個別的に単位工程が適用されるのではなくて大量のチップ対して同一工程を一括適用する大量生産体制を取り揃えている。本発明はこのような半導体素子製造の一括工程特性を用いる。
【発明の効果】
【００２２】
本発明に係るイオン注入の誤整列判断方法は、ウェル形成工程、ソース／ドレーン形成工程等と同じなイオン注入工程を行うにおいて注入されたイオンが既設定されたイオン注入領域に正確に注入されたのか可否を正確に把握することができる。
【発明を実施するための最良の形態】
【００２３】
具体的に半導体基板、例えば単結晶シリコーン基板上には複数個の単位チップ領域が存在するのにこのような複数個の単位チップ領域を区分することは垂直及び水平で決まった間隔で交差するスクライブラインによって可能だ。ここで、前記スクライブラインは半導体製造工程の中でファブリケーション工程が完了すれば前記単結晶シリコーン上の複数個の単位チップを個別的に分離するための切断領域だ。
【００２４】
半導体基板上には前述したところのように多数の単位チップが存在してそれぞれの単位チップを対象で半導体素子製造の単位工程を同時に適用させる。一つの例として、半導体基板上に特定のパターンを形成させようと所定の物質層を積層して積層される物質層をパターニングする等の工程は半導体基板上のすべての単位チップに対して等しく適用される。本発明の技術分野であるイオン注入工程も半導体基板上のすべての単位チップに対して等しく適用される。
【００２５】
このような前提下で、本発明の技術分野であるイオン注入工程をより詳しく見る。半導体素子の製造工程の中でイオン注入工程はファブリケーション工程の進行過程の多様な段階で適用されるのに代表的なイオン注入工程は従来技術でよく見たところのようなウェル(Well)形成工程とソース／ドレーン形成工程を持つことができる。また、イオン注入工程は根本的に半導体の電流流れメカニズムと密接な関係を結んでいる。すなわち、半導体というのは電気が流れるため調整の不純物が基板内に注入されて注入された不純物によって電気が流れることを基本的な原理にしてこの時注入される不純物らの種類によってｎ型またはｐ型不純物イオン注入工程に細分化される。
【００２６】
一方、前記単位チップ内にはトランジスター、キャパシター等の素子が形成される複数のアクティブ領域とこのようなアクティブ領域を区分作ってくれるフィールド領域が存在する。よって、実際半導体素子の製造工程が適用されることは前記複数のアクティブ領域に限る。また、前述した半導体素子の複数個の単位チップを対象にする一括工程特性は正確には単位チップ内の複数のアクティブ領域を対象に適用される。
【００２７】
単位チップ内の複数のアクティブ領域を対象で一括適用される半導体素子製造工程、例えば、イオン注入工程はそれぞれのアクティブ領域に形成される素子の特性によってｎ型不純物イオン注入工程及びｐ型不純物イオン注入工程が選択的に適用される。
【００２８】
これによって、ｎ型不純物イオンが注入されるアクティブ領域とｐ型不純物イオンが注入されるアクティブ領域が仕分けされられて、それぞれのアクティブ領域にｎ型不純物イオンとｐ型不純物イオンが選択に注入される。
【００２９】
このように、ｎ型不純物イオンとｐ型不純物イオン注入工程の遂行の時にｐ型不純物領域はイオン注入を抑制するための所定の防止膜が要求される。このような所定の防止膜の例として一般的にフォトレジストパターンが使われる。前記フォトレジストパターンによって特定の不純物イオンを特定のアクティブ領域に選択的に注入することができる。
【００３０】
一方、前記フォトレジストパターンは所定の塗布装置によって半導体基板前面に塗布されて通常のフォトリソグラフィ工程によって特定の形態にパターニングされる。ここで前記フォトリソグラフィ工程は塗布されたフォトレジストパターンの特定領域に光を透過する露光工程と、露光が適用されたフォトレジストパターンを形成する剥離工程で成り立つ。前記露光工程において、フォトレジストパターンの特定領域に光を透過するためにレティクルという装置を用いる。前記レティクルは微細回路を作るためのパターンを具備している。
【００３１】
前述したとおりにイオン注入工程のｎ型不純物イオン及びｐ型不純物イオンの選択的注入の必要性、ｎ型及びｐ型不純物イオンの選択的注入のためのフォトレジストパターンの必要性、前記フォトレジストパターンの形成方法と一括工程特性をよく見た。
【００３２】
以下に、本発明による半導体素子イオン注入の誤整列判断方法を図面を参照して説明する。
【００３３】
先に、ウェル形成工程を説明する。
【００３４】
図１３を参照すれば、スクライブライン領域に定義される複数個の単位チップ領域を具備する半導体基板３０１を準備する。前記半導体基板３０１は第１導電型の単結晶シリコーン基板が使われることができる。前記第１導電型はｎ型またはｐ型になることができる。
前記第１導電型の半導体基板３０１にLOCOSまたはSTI工程を利用して素子分離膜３０２を形成することでスクライブライン領域によって仕分けされる素子領域内に複数のアクティブ領域を定義する。
【００３５】
アクティブ領域が定義された状態で図１４に示したところのように、第１または第２導電型不純物イオンを選択的に注入するための所定のイオン注入マスクを形成するために半導体基板前面上にフォトレジストを塗布する。一方、前記基板の所定領域例えば、半導体基板のスクライブライン領域上には所定の形象と長さを持つ誤整列判断パターン３０３が形成される。前記誤整列判断パターン３０３は前記半導体基板３０１と等しい材料に形成され、その時期は前記フォトレジストが基板前面に塗布される以前の段階ならば関係ない。すなわち、素子分離膜を形成する前に誤整列判断パターンを形成する事もでき素子分離膜形成後フォトレジスト塗布の前に形成する事もできる。これによって、前記基板前面に塗布されるフォトレジストは前記スクライブライン領域上の誤整列判断パターン上にも塗布される。ここで、前記誤整列判断パターンの形成理由及び役目に対しては後述する。
【００３６】
引き継いで、前記塗布されたフォトレジストに対してフォトリソグラフィ工程を適用して特定のフォトレジストパターンすなわち、イオン注入マスクを形成する。この時、形成されるイオン注入マスクは前記素子領域に形成される第１イオン注入マスク３０４とスクライブライン領域の誤整列判断パターン３０３上の第３イオン注入マスク３０５に仕分けされて、前記第１イオン注入マスク３０４は第１導電型ウェルが形成される第１アクティブ領域を露出させる役目をして前記第３イオン注入マスク３０５は第１導電型不純物イオンが注入される誤整列判断パターン３０３の所定領域すなわち、第１領域を露出させる役目をする。このようなイオン注入マスク３０４、３０５はくだんのレティクルによって複数のアクティブ領域及び複数個の単位チップ内に等しい形態で繰り返し的に形成される。
【００３７】
前記イオン注入マスクが形成された状態で図１５に示したところのように、前記スクライブライン領域を含んだ基板前面に第１導電型不純物イオン例えば、ｎ型不純物イオンを注入する。これに従って前記第１イオン注入マスク３０４によって露出した素子領域すなわち、第１アクティブ領域には第１導電型不純物イオンが注入された第１イオン注入領域３０６が形成されて前記誤整列判断パターン３０３の第１領域にもやっぱり第１導電型不純物イオンが注入されて第３イオン注入領域３０７が形成される。
【００３８】
以上のような第１導電型不純物イオンの注入工程が完了すれば前記第１及び第３イオン注入マスク３０４、３０５すなわち、フォトレジストパターンをアッシング(ashing)工程を通じて基板上でとり除いて第２導電型不純物イオンを注入するための新しいイオン注入マスクを形成するためにまた基板前面にフォトレジストを塗布する。
【００３９】
第１及び第３イオン注入マスクの形成の時と同じく前記塗布されたフォトレジストをフォトリソグラフィ工程を利用して特定の形態にパターニングする(図１６参照)。この時、パターニングされるイオン注入マスクは第２イオン注入マスク３０８と第４イオン注入マスク３０９として前記第２イオン注入マスク３０８は前記素子領域の第２導電型ウェルが形成される第２アクティブ領域を露出させて前記第４イオン注入マスク３０９は第２導電型不純物イオンが注入される誤整列判断パターンの所定領域すなわち、第２領域を露出させる。
【００４０】
このような状態で図１６に示したところのように基板前面に第２導電型不純物イオン例えば、ｐ型不純物イオンを注入する。これによって、前記第２イオン注入マスクによって露出した第２アクティブ領域には第２導電型不純物イオンが注入された第２イオン注入領域３１０が形成されて前記誤整列判断パターンの第２領域にもやっぱり第２導電型不純物イオンが注入されて第４イオン注入領域３１１が形成される。
【００４１】
前記第２導電型不純物イオン注入工程が完了すれば図１７に示したところのように、基板上のイオン注入マスクをくだんのところのようなエシング工程を利用してとり除いて基板に対してアニール(annealing)工程を適用させて前記各領域に注入された第１及び第２導電型不純物イオンたちが拡散するようにして素子領域に第１導電型ウェル及び第２導電型ウェルを形成させる。この時、前記オニルリングによって前記誤整列判断パターン内部に注入された第１導電型及び第２導電型不純物イオンたちも拡散して所定の拡散イオン領域をそれぞれ持つようになる。
【００４２】
以上を通じてイオン注入工程が完了する。
【００４３】
今、前記のような一連のイオン注入工程を通じて形成された第１導電型ウェル及び第２導電型ウェルがまともに形成されたのか可否を判断しなければならない。
【００４４】
本発明において前記スクライブライン領域上に誤整列判断パターンを形成させて前記誤整列判断パターンを対象で素子領域に適用されることと等しくイオン注入工程を行う理由は前記素子領域に形成された第１導電型ウェル及び第２導電型ウェルがまともに形成されたのか可否を判断するためだ。
【００４５】
一方、前に述べたように半導体素子の製造工程において特に、フォトレジストに対するフォトリソグラフィ工程を進行するにおいてフォトレジストのパターニングはレティクルを利用した露光を核心にしているし前記レティクル内に具備される微細回路は等しい形象が繰り返されているしこれに従って前記レティクルの位置整列状態によって前記半導体基板全体のフォトレジストのパターニングが左右される。すなわち、レティクルが正常状態から特定方向で特定距離位誤整列された位置でフォトリソグラフィ工程が進行されたら露光対象である半導体基板上のフォトレジストもそれに相応する位の誤整列された露光が行うはずだ。これは前述したところのような半導体素子の一括工程特性の一面だ。
【００４６】
本発明はこのような半導体素子の一括工程特性を利用したこととして、素子領域の第１導電型ウェル及び第２導電型ウェルの整列状態が間違ったらスクライブライン領域上に形成された誤整列判断装置に注入された不純物イオンたちの領域たちも当然誤整列されるはずだという点からから着眼した。
【００４７】
このような構想を具現するために先に、先立って従来技術で説明した８種の誤整列現象が発生された場合をドエジブオボギにする。くだんの８種の誤整列場合は前記イオン注入マスクが誤整列されてイオン注入領域が最初設定された正常領域から脱したすべての場合を現わしたこととして、８種の誤整列場合と１種の正常場合はイオン注入工程過程で発生することができるすべての場合の数を意味する。また前記９種場合は注入されたイオンの種類及び注入されたイオン領域の差によってイオン注入後それぞれに対して抵抗を測定すれば違うように現われる。本発明はこのように前記９種場合がそれぞれ異なる抵抗特性を現わすことを用いる。
【００４８】
これによって、前述したところのような誤整列判断パターン及び半導体基板のアクティブ領域を対象にするイオン注入工程を遂行する前に誤整列可否を判断することができる基礎情報を蓄積しなければならない。ここで誤整列可否判断の基礎情報を前記９種場合の抵抗値を言う。
【００４９】
前記９種の抵抗値を得るため、前記のイオン注入工程の前に次のような方法を遂行する。
先に、半導体基板４０１上に所定の形象を持つ抵抗測定用基準パターン４０２を形成する(図１８参照)。前記抵抗測定用基準パターンは半導体基板と等しい材質で成り立って多結晶または単結晶シリコーンを子に入ることができる。前記抵抗測定用基準パターンの形成は通常の化学気象蒸着法または物理気象蒸着法を通じて基板上に単結晶または多結晶シリコーン層を積層した後、選択的にパターニングして具現されることができる。また、前記抵抗測定用基準パターンは前記誤整列判断パターンと等しい形象を持って等しい材質で成り立つ。
【００５０】
抵抗測定用基準パターンが形成されれば、前記抵抗測定用基準パターンを前記誤整列判断パターンと同じく第１領域及び第２領域で仕分けさせる。ここで前記第１領域と第２領域には正常的な場合にそれぞれ第１導電型不純物イオン(例をドルモ、ｎ型不純物イオン)と第２導電型不純物イオン(例えば、ｐ型不純物イオン)が注入される。
【００５１】
前記抵抗測定用基準パターンを対象で前記言及した９種のイオン注入形態を行う。
【００５２】
具体的に、一番目の場合としてイオン注入マスクが正常的に整列された状態で抵抗測定用基準パターンの第１領域全体に第１導電型不純物イオンを注入して引き継いで、前記第２領域全体に第２導電型不純物イオンを注入する(図１８参照)。
【００５３】
二番目の場合は前記第１領域全体及び第２領域の所定部分に第１導電型の不純物イオンを注入した後、前記第１導電型不純物イオンが注入されない第２領域に第２導電型不純物イオンを注入した場合である(図１９参照)。
【００５４】
三番目の場合は前記第１領域全体及び第２領域の所定部分に第１導電型不純物イオンを注入した後、第２領域全体及び第１領域の所定部分に第２導電型不純物イオンを注入する場合である(図２０参照)。
【００５５】
四番目の場合は前記第１領域の所定部分に第１導電型不純物イオンを注入した後、前記第２領域の所定部分に第２導電型不純物イオンを注入する場合である(図２１参照)。
【００５６】
五番目の場合は前記第１領域の所定部分に第１導電型不純物イオンを注入した後、前記第１導電型不純物イオンが注入されない第１領域及び第２領域全体に第２導電型不純物イオンを注入する場合である(図２２参照)。
【００５７】
六番目の場合は第１領域全体に第１導電型不純物イオンを注入した後、前記第２領域の所定部分に第２導電型不純物イオンを注入する場合である(図２３参照)。
【００５８】
七番目の場合は第１領域全体に第１導電型不純物イオンを注入した後、前記第１領域の所定部分及び第２領域全体に第２導電型不純物イオンを注入する場合である(図２４参照)。
【００５９】
八番目の場合は前記第１領域全体及び第２領域の所定部分に第１導電型不純物イオンを注入した後、前記第２領域全体に第２導電型不純物イオンを注入する場合である(図２５参照)。
【００６０】
九番目の場合は第２領域全体に第２導電型不純物イオンを注入した後、前記第１領域の所定部分に第１導電型不純物イオンを注入する場合である(図２６参照)。
【００６１】
以上の９種のイオン注入形態を持つそれぞれの抵抗測定用基準パターンに対して所定のオニルリング工程を適用させた後に抵抗を測定して９種の抵抗測定用基準パターンの抵抗値を算出する。
【００６２】
一方、本発明では前記と一緒にイオン注入マスクが誤整列された場合を８種に限定したがそれぞれの場合をもっと細分化することができる。例えばそれぞれの場合において、イオン注入マスクの誤整列された長さを差等化することでもうちょっと多様な誤整列された形態を把握することができる。
【００６３】
以上を通じて得られた９種場合の抵抗値を土台で実際半導体基板に進行されたイオン注入工程が誤整列されたのか可否及び誤整列された場合、イオン注入マスクがどの方向でどの位の距離位誤整列されたのかを把握することができる。
【００６４】
すなわち、実際イオン注入工程が適用された前記スクライブライン領域上の誤整列判断パターンに対して抵抗値を測定して既算出された９種場合の抵抗測定用基準パターンの抵抗値たちと比べることで誤整列判断パターンに適用されたイオン注入工程が誤整列されたのか可否を把握することができるし誤整列が発生した場合どの方向でどの位の距離位誤整列されたのがわかる。
【００６５】
このような本発明の半導体素子イオン注入の誤整列判断方法は前述したところのようなウェル形成工程以外にもソース／ドレーン形成工程にも適用することができる。
【００６６】
くだんのところによれば半導体基板には複数個の単位チップが存在してそれぞれの前記単位チップ内には複数のアクティブ領域を具備する。また、前記複数のアクティブ領域には特定導電型の不純物イオンが注入されてソース／ドレーンが形成されることを特徴とする多数のトランジスターが存在するはずだ。そして、前記複数のアクティブ領域は注入される不純物イオンの種類によって第１導電型不純物イオンが注入される第１アクティブ領域と第２導電型不純物イオンが注入される第２アクティブ領域に仕分けされる。このように第１アクティブ領域と第２アクティブ領域が仕分けされれば特定導電型の不純物イオン注入の時反対導電型のアクティブ領域はウェル形成工程と同じくイオン注入マスクが形成されるはずでウェル形成工程と同じな誤整列されたイオン注入形態が発生するはずだ。したがってそのような誤整列されたイオン注入形態を把握するためで本発明の半導体素子イオン注入の誤整列判断方法をウェル形成工程と同じく等しく適用させることができる。
【図面の簡単な説明】
【００６７】
【図１】図１は、ｎ型及びｐ型ウェルの形成方法を説明するための工程断面図である。
【図２】図２は、ｎ型及びｐ型ウェルの形成方法を説明するための工程断面図である。
【図３】図３は、ｎ型及びｐ型ウェルの形成方法を説明するための工程断面図である。
【図４】図４は、ソース／ドレーン形成工程の時に注入されたイオン領域が誤整列された場合及び正常的な場合を現わした半導体基板の断面図である。
【図５】図５は、ソース／ドレーン形成工程の時に注入されたイオン領域が誤整列された場合及び正常的な場合を現わした半導体基板の断面図である。
【図６】図６は、ソース／ドレーン形成工程の時に注入されたイオン領域が誤整列された場合及び正常的な場合を現わした半導体基板の断面図である。
【図７】図７は、ソース／ドレーン形成工程の時に注入されたイオン領域が誤整列された場合及び正常的な場合を現わした半導体基板の断面図である。
【図８】図８は、ソース／ドレーン形成工程の時に注入されたイオン領域が誤整列された場合及び正常的な場合を現わした半導体基板の断面図である。
【図９】図９は、ソース／ドレーン形成工程の時に注入されたイオン領域が誤整列された場合及び正常的な場合を現わした半導体基板の断面図である。
【図１０】図１０は、ソース／ドレーン形成工程の時に注入されたイオン領域が誤整列された場合及び正常的な場合を現わした半導体基板の断面図である。
【図１１】図１１は、ソース／ドレーン形成工程の時に注入されたイオン領域が誤整列された場合及び正常的な場合を現わした半導体基板の断面図である。
【図１２】図１２は、ソース／ドレーン形成工程の時に注入されたイオン領域が誤整列された場合及び正常的な場合を現わした半導体基板の断面図である。
【図１３】図１３は、本発明のイオン注入の誤整列判断方法を説明するための工程断面図である。
【図１４】図１４は、本発明のイオン注入の誤整列判断方法を説明するための工程断面図である。
【図１５】図１５は、本発明のイオン注入の誤整列判断方法を説明するための工程断面図である。
【図１６】図１６は、本発明のイオン注入の誤整列判断方法を説明するための工程断面図である。
【図１７】図１７は、本発明のイオン注入の誤整列判断方法を説明するための工程断面図である。
【図１８】図１８は、本発明のイオン注入の誤整列判断方法に使われる多様な形態の抵抗測定用基準パターンの断面図である。
【図１９】図１９は、本発明のイオン注入の誤整列判断方法に使われる多様な形態の抵抗測定用基準パターンの断面図である。
【図２０】図２０は、本発明のイオン注入の誤整列判断方法に使われる多様な形態の抵抗測定用基準パターンの断面図である。
【図２１】図２１は、本発明のイオン注入の誤整列判断方法に使われる多様な形態の抵抗測定用基準パターンの断面図である。
【図２２】図２２は、本発明のイオン注入の誤整列判断方法に使われる多様な形態の抵抗測定用基準パターンの断面図である。
【図２３】図２３は、本発明のイオン注入の誤整列判断方法に使われる多様な形態の抵抗測定用基準パターンの断面図である。
【図２４】図２４は、本発明のイオン注入の誤整列判断方法に使われる多様な形態の抵抗測定用基準パターンの断面図である。
【図２５】図２５は、本発明のイオン注入の誤整列判断方法に使われる多様な形態の抵抗測定用基準パターンの断面図である。
【図２６】図２６は、本発明のイオン注入の誤整列判断方法に使われる多様な形態の抵抗測定用基準パターンの断面図である。
【符号の説明】
【００６８】
１０１、２０１  半導体基板
１０２、２０２  素子分離膜
１０３  第１イオン注入マスク
１０４  ｐ型イオン注入層
１０５  第２オン注入マスク
１０６  ｎ型イオン注入層
３０１、４０１  半導体基板
３０２  素子分離膜
３０３  誤整列判断パターン
３０４  第１イオン注入マスク
３０５  第３イオン注入マスク
３０６  第１イオン注入領域
３０７  第３イオン注入領域
３０８  第２オン注入マスク
３０９  第４オン注入マスク
３１０  第２オン注入領域
３１１  第４オン注入領域
４０２  抵抗測定用基準パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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