(57)【要約】【課題】  ダイシング時のアクセサリパターン５３の剥がれ等を抑えることにより、歩留りを向上させる。【解決手段】  ダイシング前の半導体ウェーハは、シリコン基板５０上が素子形成領域４２とスクライブ線領域４３とに分けられ、パッシベーション膜５５及びポリイミド膜５６が素子形成領域４２を覆い、最上層配線層５２からなるアクセサリパターン５３がスクライブ線領域４３に露出しているものである。そして、パッシベーション膜５５及びポリイミド膜５６がアクセサリパターン５３の一部を覆っている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
基板上が素子形成領域とスクライブ線領域とに分けられ、保護膜が前記素子形成領域を覆い、配線層からなるアクセサリパターンが前記スクライブ線領域に露出している半導体ウェーハにおいて、
前記保護膜が前記アクセサリパターンの一部を覆っている、
ことを特徴とする半導体ウェーハ。
【請求項２】
前記スクライブ線領域の両側の前記素子形成領域との境界からそれぞれ前記スクライブ線領域内へ一定距離までを前記保護膜が覆い、当該保護膜によって前記アクセサリパターンの両側が覆われている、
請求項１記載の半導体ウェーハ。
【請求項３】
前記一定距離はダイシング工程で切り取られる部分に達しない、
請求項２記載の半導体ウェーハ。
【請求項４】
前記アクセサリパターンの有る部分における前記一定距離をＤ１とし、前記アクセサリパターンの無い部分における前記一定距離をＤ２としたとき、Ｄ１＞Ｄ２の関係を満たす、
請求項２又は３記載の半導体ウェーハ。
【請求項５】
前記保護膜がポリイミド膜の単層からなる又はポリイミド膜を含む多層からなる、
請求項１乃至４のいずれかに記載の半導体ウェーハ。
【請求項６】
前記保護膜は、前記基板上に形成されたパッシベーション膜と、このパッシベーション膜上に形成されたポリイミド膜との二層からなる、
請求項１乃至４のいずれかに記載の半導体ウェーハ。
【請求項７】
前記アクセサリパターンが位置合わせマーク又はＴＥＧ用パッドである、
請求項１乃至６のいずれかに記載の半導体ウェーハ。
【請求項８】
基板上が素子形成領域とスクライブ線領域とに分けられ、配線層からなるアクセサリパターンが前記スクライブ線領域に露出している半導体ウェーハに対して、
保護膜で前記素子形成領域を覆った後に、ダイシングブレードを用いて前記スクライブ線領域をダイシングする、ダイシング方法において、
前記保護膜で前記素子形成領域を覆う際に、当該保護膜でアクセサリパターンの一部も覆う、
ことを特徴とするダイシング方法。
【請求項９】
前記スクライブ線領域の両側の前記素子形成領域との境界からそれぞれ前記スクライブ線領域内へ一定距離までを前記保護膜で覆い、当該保護膜によって前記アクセサリパターンの両側を覆う、
請求項８記載のダイシング方法。
【請求項１０】
前記一定距離は前記ダイシングによって切り取られる部分に達しない、
請求項９記載のダイシング方法。
【請求項１１】
前記アクセサリパターンの有る部分における前記一定距離をＤ１とし、前記アクセサリパターンの無い部分における前記一定距離をＤ２としたとき、Ｄ１＞Ｄ２の関係を満たす、
請求項９又は１０記載のダイシング方法。
【請求項１２】
前記保護膜がポリイミド膜の単層からなる又はポリイミド膜を含む多層からなる、
請求項８乃至１１のいずれかに記載のダイシング方法。
【請求項１３】
前記保護膜は、前記基板上に形成されたパッシベーション膜と、このパッシベーション膜上に形成されたポリイミド膜との二層からなる、
請求項８乃至１１のいずれかに記載のダイシング方法。
【請求項１４】
前記アクセサリパターンが位置合わせマーク又はＴＥＧ用パッドである、
請求項８乃至１３のいずれかに記載のダイシング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩ等の半導体装置の製造技術に関し、詳しくはダイシング前の半導体ウェーハ及びダイシング方法に関する。
【背景技術】
【０００２】
ＬＳＩ等の半導体装置の製造工程は、半導体ウェーハのダイシング前までの「前工程」とダイシング以降の「後工程」と呼ばれる二つの工程に大別される。そのため、ダイシング前の半導体ウェーハは、前工程の製造ラインから後工程の製造ラインへ運ばれる。また、前工程と後工程とは、別々の工場や会社で行われる場合もある。このように、ダイシング前の半導体ウェーハは、商取引の対象にもなり得る。
【０００３】
図３［１］は、一般的なダイシング前の半導体ウェーハの一部を示す平面図である。以下、この図面に基づき説明する。
【０００４】
半導体ウェーハ４０は、基板４１上が素子形成領域４２とスクライブ線領域４３とに分けられている。スクライブ線領域４３内には、配線層からなるアクセサリパターンが形成されるアクセサリパターン形成領域４４が設けられている。また、素子形成領域４２は、図示しない保護膜によって覆われる。
【０００５】
素子形成領域４２は、ＬＳＩ等の半導体装置が形成されている。スクライブ線領域４３は、ダイシング時に大半が削り取られてしまう。アクセサリパターンは、製造工程中にのみ用いられる位置合わせマークやＴＥＧ（test element group）用パッド等である。アクセサリパターン形成領域４４を素子形成領域４２内ではなくスクライブ線領域４３内に設けることによって、半導体チップの面積の縮小化を図っている。
【０００６】
保護膜で素子形成領域４２を覆った後に、円板状のダイシングブレードを用いてスクライブ線領域４３をダイシングすることにより、素子形成領域４２が個々の半導体チップに分割される。
【０００７】
次に、図３乃至図５に基づき、ＤＲＡＭを具体例として、スクライブ線領域におけるダイシング前の半導体ウェーハの製造方法（従来技術）について説明する。ＤＲＡＭの製造工程は、図３［２］→図４→図５の順に進行する。図３［２］は断面図、図４［１］は図４［２］におけるIV−IV線断面図、図４［２］は平面図、図５［１］は図５［２］におけるＶ−Ｖ線断面図、図５［２］は平面図である。
【０００８】
まず、図３［２］に示すように、シリコン基板５０上に、層間絶縁層５１、最上層配線層５２及びホトレジスト層５３ａを順次形成する。
【０００９】
シリコン基板５０はＰ型である。図面では、シリコン基板５０の厚さを他の部分よりも縮小して描いており、また、スクライブ線領域４３のみを抜き出して描いてある。
【００１０】
層間絶縁層５１は、例えばＳｉＯ２膜やＴＥＯＳ（tetra ethyl ortho silicate）ＢＰＳＧ（borophospho silicate glass）膜等からなり、例えば４３００ｎｍ〜４８００ｎｍ程度の膜厚である。また、素子形成領域４２において、層間絶縁層５１は、図示しないが、素子とワード線とビット線とを互いに絶縁する層間絶縁膜等の少なくとも三層以上の層間絶縁膜から構成されている。
【００１１】
最上層配線層５２は、各々の厚さが３０／１００ｎｍ程度のＴｉ／ＴｉＮ配線層からなるバリアメタル層５２１、厚さ８００ｎｍ程度のＡｌ配線層５２２、及び厚さ２５ｎｍ程度のＴｉＮ配線層からなる反射防止膜５２３から構成されている。
【００１２】
続いて、図４に示すように、ホトリソグラフィ技術とエッチング技術とを用いて最上層配線層５２をパターンニングすることにより、素子形成領域４２内に配線（図示せず）を形成すると同時に、スクライブ線領域４３内の所望の位置にアクセサリパターン５３を形成する。
【００１３】
アクセサリパターン５３は、位置合わせマークやＴＥＧ用パッドである。なお、図示したアクセサリパターン５３は、ＴＥＧ用パッドであり、ＭＯＳトランジスタ特性及びコンタクト抵抗測定等のＴＥＧ５４に導通する。
【００１４】
続いて、製造工程において発生したトラップ準位を減少させるために、例えばＨ２雰囲気で４００〜４５０℃にアニールする水素アロイ処理を施す。続いて、図４に示すように、例えばＳｉＯＮ膜等からなる厚さ６００ｎｍ程度のパッシベーション膜５５を、全面に形成する。
【００１５】
最後に、図５に示すように、ポリイミド膜５６を全面に塗布した後、ホトリソグラフィ技術とエッチング技術とを用いて、反射防止膜５２３、パッシベーション膜５５及びポリイミド膜５６を部分的に除去する。その除去する部分は、素子形成領域４２内のボンディングパッド（図示せず）、及びスクライブ線領域４３の大部分である。これにより、クライブ線領域４３には開口部５７が形成され、この開口部５７にはアクセサリパターン５３の全体が露出する。
【００１６】
ダイシング時にダイシングブレード（図示せず）にポリイミド膜５６が付着すると、ダイシングブレードに目詰まりが発生してその寿命が損なわれる。これを防ぐために、ダイシングブレードがポリイミド膜５６に接しないように十分に広くした開口部５７を形成するのである（特許文献１）。
【００１７】
例えば、開口部５７の幅Ｗ１０は９０μｍ、スクライブ線領域４３内のポリイド膜５６の幅Ｗ１１は５μｍ、スクライブ線領域４３と素子形成領域４２との境界からアクセサリパターン５３までの幅Ｗ１２は１０μｍである。図面における各寸法は、スクライブ線領域４３の中心に対して左右対称となっている。
【００１８】
【特許文献１】特開２００１−２１０６０９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかしながら、従来技術では、ダイシング時にアクセサリパターン５３の剥がれや捲れ上がり（以下「剥がれ等」という。）が発生しやすかった。そのため、ゴミが発生したりボンディング配線がショートしたりすることにより、歩留りが低下していた。
【００２０】
そこで、本発明の目的は、ダイシング時のアクセサリパターン５３の剥がれ等を抑えることにより、歩留りを向上できる、半導体ウェーハ等を提供することにある。
【課題を解決するための手段】
【００２１】
本発明者は、前記目的を達成すべく研究を重ねた結果、従来技術について次のことを明らかにした。
【００２２】
(1)．ダイシング時のアクセサリパターン５３の剥がれ等は、アクセサリパターン５３を押さえ付けるものが何も無いことによって引き起こされる。
【００２３】
(2)．ダイシングブレードにポリイミド膜５６が付着することを恐れる余り、必要以上に開口部５７を広げている。
【００２４】
本発明は、これらの知見に基づきなされたものである。
【００２５】
すなわち、本発明に係る半導体ウェーハ（請求項１）は、基板上が素子形成領域とスクライブ線領域とに分けられ、保護膜が素子形成領域を覆い、配線層からなるアクセサリパターンがスクライブ線領域に露出しているものである。そして、保護膜がアクセサリパターンの一部を覆っている。本発明に係るダイシング方法（請求項８）は、基板上が素子形成領域とスクライブ線領域とに分けられ、配線層からなるアクセサリパターンがスクライブ線領域に露出している半導体ウェーハに対して、保護膜で素子形成領域を覆った後に、ダイシングブレードを用いてスクライブ線領域をダイシングするものである。そして、保護膜で素子形成領域を覆う際に、保護膜でアクセサリパターンの一部も覆う。
【００２６】
アクセサリパターンの一部を保護膜によって覆うことにより、アクセサリパターンが保護膜によって押さえ付けられるので、ダイシング時にアクセサリパターンの剥がれ等が発生しにくくなる。また、アクセサリパターンの一部のみを保護膜によって覆うので、ダイシングブレードに対する保護膜の影響も少ない。
【００２７】
請求項２記載の半導体ウェーハは、請求項１記載の半導体ウェーハにおいて、スクライブ線領域の両側の素子形成領域との境界からそれぞれスクライブ線領域内へ一定距離までを保護膜が覆い、この保護膜によってアクセサリパターンの両側が覆われている、というものである。請求項９記載のダイシング方法は、請求項８記載のダイシング方法において、スクライブ線領域の両側の素子形成領域との境界からそれぞれスクライブ線領域内へ一定距離までを保護膜で覆い、この保護膜によってアクセサリパターンの両側を覆う、というものである。
【００２８】
アクセサリパターンは、スクライブ線に直交するその両側から剥がれやすい。そこで、アクセサリパターンの両側を保護膜で覆うことにより、最小限の保護膜でアクセサリパターンの剥がれ等を防げる。換言すると、アクセサリパターンの両側とは、スクライブ線に直交する方向におけるアクセサリパターンの両端である。
【００２９】
請求項３記載の半導体ウェーハは、請求項２記載の半導体ウェーハにおいて、一定距離はダイシング工程で切り取られる部分に達しない、というものである。請求項１０記載のダイシング方法は、請求項９記載のダイシング方法において、一定距離はダイシング工程で切り取られる部分に達しない、というものである。
【００３０】
このとき、ダイシングブレードは保護膜に接しないので、ダイシングブレードに対する保護膜の影響が大幅に低減する。
【００３１】
請求項４記載の半導体ウェーハは、請求項２又は３記載の半導体ウェーハにおいて、アクセサリパターンの有る部分における一定距離をＤ１とし、アクセサリパターンの無い部分における一定距離をＤ２としたとき、Ｄ１＞Ｄ２の関係を満たす、というものである。請求項１１記載のダイシング方法は、請求項９又は１０記載のダイシング方法において、アクセサリパターンの有る部分における一定距離をＤ１とし、アクセサリパターンの無い部分における一定距離をＤ２としたとき、Ｄ１＞Ｄ２の関係を満たす、というものである。
【００３２】
Ｄ１＞Ｄ２という関係は、アクセサリパターンの両側を覆う保護膜が多く、かつアクセサリパターンの無い部分の保護膜が少ないことを意味する。これにより、アクセサリパターンの剥がれ等が十分に抑えられ、かつダイシングブレードに対する保護膜の影響も大幅に低減する。
【００３３】
また、保護膜は、ポリイミド膜の単層、ポリイミド膜を含む多層、又は、基板上に形成されたパッシベーション膜とパッシベーション膜上に形成されたポリイミド膜との二層、としてもよい（請求項５，６，１１，１２）。
【００３４】
ポリイミド膜は、ダイシングブレードに目詰まりを起こして、ダイシングブレードの寿命を損ねる。一方、本発明では、ダイシングブレードに対する保護膜の影響を抑えつつ、アクセサリパターンの剥がれ等を起きにくくしている。したがって、本発明は、保護膜としてポリイミド膜を用いる場合に好適である。
【００３５】
更に、アクセサリパターンが位置合わせマーク又はＴＥＧ用パッドである、としてもよい（請求項７，１４）。
【００３６】
次に、言葉を変えて、本発明についてもう一度説明する。
【００３７】
本発明は，半導体装置のアクセサリパターンの構造に関するものであり、特に半導体装置の製造プロセスでの組み立て工程において従来の工程数を増加させずに歩留り向上を可能とする技術である。その製造方法の一例は、半導体基板上の所定の位置（素子形成領域とは異なる領域）にスクライブ線領域を形成する工程と、半導体基板上に層間絶縁膜を形成する工程と、スクライブ線領域内の所定の位置に最上層配線層によってアクセサリパターンを形成する工程と、パッシベーション膜及びポリイミド膜を順次形成する工程と、ホトリソグラフィ技術とエッチング技術とにより素子形成領域内及びスクライブ線領域内の所定箇所のポリイミド膜等を除去して開口部を形成すると同時にパッシベーション膜及びポリイミド膜によってアクセサリパターンの一部を押さえ付けるオーバーラップマージンを形成する工程とを有する。
【００３８】
本発明によれば、パッシベーション膜及びポリイミド膜によってアクセサリパターンに対するオーバーラップマージンを形成することにより、ダイシング時におけるアクセサリパターンの剥がれ等を防ぐことができる。このため，従来の工程数に何ら追加すること無く、かつダイシングブレードの寿命を極端に損なうこと無く、組み立て工程での歩留り向上を可能にする。
【００３９】
また、パッシベーション膜及びポリイミド膜によってアクセサリパターンのみを局所的に押さえ付ける構造とすることにより、ダイシングブレードの寿命に対するマージンを更に向上でき、かつ前述の効果を得ることが可能となる。
【発明の効果】
【００４０】
本発明によれば、アクセサリパターンの一部を保護膜によって覆うことにより、アクセサリパターンが保護膜によって押さえ付けられるので、ダイシング時におけるアクセサリパターンの剥がれ等を低減できる。これにより、組み立て工程での歩留りを向上できる。しかも、アクセサリパターンの一部のみを保護膜によって覆うので、ダイシングブレードに対する保護膜の影響も最小限に抑えることができる。
【００４１】
また、アクセサリパターンの中でも特に剥がれやすい両側を保護膜で覆うことにより、最小限の保護膜でアクセサリパターンの剥がれ等を防ぐことができる。
【００４２】
また、ダイシング工程で切り取られる部分には、保護膜を設けないことにより、ダイシングブレードに対する保護膜の影響を大幅に低減できる。
【００４３】
また、スクライブ線領域内の保護膜で覆われる一定距離を、アクセサリパターンの有る部分でＤ１、アクセサリパターンの無い部分でＤ２としたとき、Ｄ１＞Ｄ２の関係を満たすことにより、アクセサリパターンの両側を十分な保護膜で覆い、かつアクセサリパターンの無い部分の保護膜を極力減らことができる。したがって、アクセサリパターンの剥がれ等を十分に抑えつつ、ダイシングブレードに対する保護膜の影響を大幅に低減できる。
【００４４】
また、保護膜がポリイミド膜を含む場合は、ポリイミド膜がダイシングブレードに目詰まりを起こすので、ダイシングブレードに対する保護膜の影響を抑えつつアクセサリパターンの剥がれ等を起きにくくする本発明を、好適に用いることができる
【発明を実施するための最良の形態】
【００４５】
図１は本発明に係る半導体ウェーハ及びダイシング方法の第一実施形態を示し、図１［１］は図１［２］におけるＩ−Ｉ線断面図、図１［２］は平面図である。以下、この図面を中心に説明する。ただし、図３及び図４と同じ部分は同じ符号を付すことにより説明を省略する。
【００４６】
ポリイミド膜５６を全面に塗布した後、ホトリソグラフィ技術とエッチング技術とを用いて、反射防止膜５２３（図４［１］）、パッシベーション膜５５及びポリイミド膜５６を部分的に除去する。その除去する部分は、素子形成領域４２内のボンディングパッド（図示せず）、及びスクライブ線領域４３の一部分である。
【００４７】
これにより、クライブ線領域４３には開口部１０が形成され、この開口部１０にはアクセサリパターン５３の一部が露出する。このとき、パッシベーション膜５５及びポリイミド膜５６によってアクセサリパターン５３の一部を押さえ付けるために、例えば約５〜１０μｍ程度のオーバーラップマージンＷ２を確保する。
【００４８】
従来技術では、図５に示すように、ダイシングブレードに対するポリイミド膜５６の付着回避を優先したため、スクライブ線領域４３内のポリイド膜５６の幅Ｗ１１は、スクライブ線領域４３と素子形成領域４２との境界を覆う程度（例えば約５μｍ）であった。このような極端に広い開口部５７を形成していたことにより、スクライブ線領域４３内のアクセサリパターン５３を押さえ付けるものが何も無いので、ダイシング時にアクセサリパターン５３の剥がれ等を生じていた。
【００４９】
これに対し、本実施形態では、パッシベーション膜５５及びポリイミド膜５６によって、アクセサリパターン５３の一部を意図的に押さえ付ける構造を採っている。そのため、従来の工程に何ら追加すること無く、かつダイシングブレードの寿命を極端に損なうこと無く、ダイシング時のアクセサリパターン５３の剥がれ等を防げるので、組み立て工程での歩留りを向上できる。
【００５０】
次に、言葉を変えて、本実施形態についてもう一度説明する。
【００５１】
本実施形態の半導体ウェーハは、シリコン基板５０上が素子形成領域４２とスクライブ線領域４３とに分けられ、パッシベーション膜５５及びポリイミド膜５６が素子形成領域４２を覆い、最上層配線層５２からなるアクセサリパターン５３がスクライブ線領域４３に露出しているものである。そして、パッシベーション膜５５及びポリイミド膜５６がアクセサリパターン５３の一部を覆っている。また、本実施形態のダイシング方法は、シリコン基板５０上が素子形成領域４２とスクライブ線領域４３とに分けられ、最上層配線層５２からなるアクセサリパターン５３がスクライブ線領域４３に露出している半導体ウェーハに対して、パッシベーション膜５５及びポリイミド膜５６で素子形成領域４２を覆った後に、ダイシングブレードを用いてスクライブ線領域４３をダイシングするものである。そして、パッシベーション膜５５及びポリイミド膜５６で素子形成領域４２を覆う際に、パッシベーション膜５５及びポリイミド膜５６でアクセサリパターン４３の一部も覆う。
【００５２】
アクセサリパターン５３の一部をパッシベーション膜５５及びポリイミド膜５６によって覆うことにより、アクセサリパターン５３がパッシベーション膜５５及びポリイミド膜５６によって押さえ付けられるので、ダイシング時にアクセサリパターン５３の剥がれ等が発生しにくくなる。また、アクセサリパターン５３の一部のみをパッシベーション膜５５及びポリイミド膜５６によって覆うので、ダイシングブレードに対するポリイミド膜５６の影響も少ない。
【００５３】
また、本実施形態では、スクライブ線領域４３の両側の素子形成領域４２，４２との境界からそれぞれスクライブ線領域４３内へ一定距離Ｄ１までをパッシベーション膜５５及びポリイミド膜５６が覆い、このパッシベーション膜５５及びポリイミド膜５６によってアクセサリパターン５３の両側が覆われている。アクセサリパターン５３は、スクライブ線に直交するその両側から剥がれやすい。そこで、アクセサリパターン５３の両側をパッシベーション膜５５及びポリイミド膜５６で覆うことにより、最小限のパッシベーション膜５５及びポリイミド膜５６でアクセサリパターン５３の剥がれ等を防げる。
【００５４】
次に、具体的な数値例を述べる。開口部１０の幅Ｗ１は６０〜７０μｍ、スクライブ線領域４３内のポリイド膜５６の幅Ｗ２＋Ｗ１２は１５〜２０μｍ、スクライブ線領域４３と素子形成領域４２との境界からアクセサリパターン５３までの幅Ｗ１２は１０μｍである。図面における各寸法は、スクライブ線領域４３の中心に対して左右対称となっている。
【００５５】
図２は本発明に係る半導体ウェーハ及びダイシング方法の第二実施形態を示す平面図である。アクセサリパターンにおける断面図は、図１［１］と同じになるので、省略する。以下、図１［１］及び図２に基づき説明する。ただし、図１と同じ部分は同じ符号を付すことにより説明を省略する。
【００５６】
本実施形態では、パッシベーション膜５５及びポリイミド膜５６によってアクセサリパターン５３のみを局所的に押さえ付ける構造とすることにより、ダイシングブレードの寿命に対するマージンを更に向上でき、かつ第一実施形態と同様の効果を得ることが可能となる。
【００５７】
つまり、開口部２０が、アクセサリパターン５３の有る部分での幅の狭い開口部２１と、アクセサリパターン５３の無い部分での幅の広い開口部２２とからなる。このとき、パッシベーション膜５５及びポリイミド膜５６によって覆われる一定距離を、開口部２１でＤ１、開口部２２でＤ２とすると、Ｄ１＞Ｄ２となる。そのため、アクセサリパターン５３の両側を十分なパッシベーション膜５５及びポリイミド膜５６で覆い、かつアクセサリパターン５３の無い部分のパッシベーション膜５５及びポリイミド膜５６を減らすことができる。これにより、アクセサリパターン５３の剥がれ等を十分に抑えつつ、ダイシングブレードに対するポリイミド膜５６の影響を大幅に低減させることができる。
【００５８】
次に、具体的な数値例を述べる。開口部２１の幅Ｗ１は６０〜７０μｍ、開口部２２の幅Ｗ１０は９０μｍである。他の寸法は第一実施形態と同様である。図面における各寸法は、スクライブ線領域４３の中心に対して左右対称となっている。
【００５９】
なお、上記第一及び第二実施形態は、言うまでもなく、本発明を限定するものではない。例えば、ＤＲＡＭにおける製造方法を示したが、本発明を他の半導体装置に適用することは容易に可能である。アクセサリパターンとして、ＴＥＧパッドの代わりに位置合わせマークを用いてもよい。保護膜は、ポリイミド膜のみとしてもよい。
【図面の簡単な説明】
【００６０】
【図１】本発明に係る半導体ウェーハ及びダイシング方法の第一実施形態を示し、図１［１］は図１［２］におけるＩ−Ｉ線断面図、図１［２］は平面図である。
【図２】本発明に係る半導体ウェーハ及びダイシング方法の第二実施形態を示す平面図である。
【図３】図３［１］は一般的なダイシング前の半導体ウェーハの一部を示す平面図、図３［２］は従来技術における製造工程（その１）を示す断面図である。
【図４】従来技術における製造工程（その２）を示し、図４［１］は図４［２］におけるIV−IV線断面図、図４［２］は平面図である。
【図５】従来技術における製造工程（その３）を示し、図５［１］は図５［２］におけるＶ−Ｖ線断面図、図５［２］は平面図である。
【符号の説明】
【００６１】
４０  半導体ウェーハ
４１  基板
４２  素子形成領域
４３  スクライブ線領域
５０  シリコン基板（基板）
５１  層間絶縁層
５２  最上層配線層（配線層）
５３  アクセサリパターン（ＴＥＧ用パッド）
５４  ＴＥＧ
５５  パッシベーション膜（保護膜）
５６  ポリイミド膜(保護膜)
【図１】
2005183866.tif 000003
【図２】
2005183866.tif 000004
【図３】
2005183866.tif 000005
【図４】
2005183866.tif 000006
【図５】
2005183866.tif 000007