(57)【要約】【課題】  ＩＧＢＴにおいて、ターンオフの特性と、オン抵抗のトレードオフの関係を打破すること。【解決手段】  表面部にＭＯＳ構造が形成されているＩＧＢＴにおいて、その裏面側にコレクタ電極１２と、そのコレクタ電極１２上に分散配置されているｐ＋型コレクタ領域２２群と、コレクタ電極１２上のｐ＋型コレクタ領域２２間の間隙に形成されている絶縁層１４を備えている。そして、ｐ＋型コレクタ領域２２群の厚みＬ１が、電子の拡散長よりも薄いことを特徴としている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
コレクタ電極と、
コレクタ電極上に分散配置されている第１導電型のコレクタ領域群と、
コレクタ電極上のコレクタ領域間の間隙に形成されている絶縁層と、
コレクタ領域群と絶縁層に接する第２導電型のドリフト領域と、
ドリフト領域によってコレクタ領域群から隔てられている第１導電型のボディ領域と、
ボディ領域によってドリフト領域から隔てられている第２導電型のエミッタ領域と、
エミッタ領域とドリフト領域を隔てているボディ領域にゲート絶縁膜を介して対向しているゲート電極と、
エミッタ領域に接触するエミッタ電極を備えており、
コレクタ領域群の厚みが、コレクタ領域群に存在する第２導電型キャリアの拡散長よりも薄いことを特徴とする半導体装置。
【請求項２】
複数のコレクタ領域が、周期的に配置されていることを特徴とする請求項１の半導体装置。
【請求項３】
コレクタ領域間の間隙の距離が、間隙に存在する第１導電型キャリアの拡散長よりも長いことを特徴とする請求項１または２の半導体装置。
【請求項４】
ドリフト領域のコレクタ領域群に接する側の不純物濃度が、ドリフト領域のボディ領域群に接する側の不純物濃度よりも高いことを特徴とする請求項１〜３のいずれかの半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置のターンオフ時間の短縮化と、半導体装置のオン電圧（あるいはオン抵抗）の低減との間に存在するトレードオフの関係を打破する技術に関する。本発明の技術は、例えば電力変換装置(インバータ)等の電力用半導体装置に好適に利用される。
【背景技術】
【０００２】
動力用電力をスイッチングする半導体装置の開発が活発に行われており、例えば、パワーＩＧＢＴ(Insulated Gate Bipolar Transistor)の研究が盛んに行われている。この種の半導体装置では、半導体装置にターンオフ信号を入力してから半導体装置が実際にターンオフするまでに要する時間（ターンオフ時間）の短縮化とオン電圧の低減との間に存在するトレードオフの関係を改善する技術が必要とされている。
このような半導体装置に関する技術の一例が、特許文献１に記載されている。
【特許文献１】特開平０７−３２１３０４
【０００３】
この種の半導体装置では、コレクタ領域の不純物濃度(ないしは不純物量)や膜厚などがその半導体装置のターンオフ特性やオン電圧に大きく影響することが知られている。このことをＮＰＴ(ノンパンチスルー)型のパワーＩＧＢＴを参照して説明する。図６に、この半導体装置の要部断面図を模式的に示す。
この種の半導体装置は、図面の下方から観測すると、コレクタ電極１１２と、コレクタ領域１２２と、ドリフト領域１２６と、ボディ領域１３２と、エミッタ領域１３４と、ゲート電極１４４と、エミッタ電極１４６を備えている。
コレクタ領域１２２は、コレクタ電極１１２上に配置されており、ｐ＋型である。ドリフト領域１２６は、コレクタ領域１２２に接しており、ｎ−型である。ボディ領域１３２は、ドリフト領域１２６によってコレクタ領域１２２から隔てられており、ｐ型である。エミッタ領域１３４は、ボディ領域１３２によってドリフト領域１２６から隔てられており、ｎ＋型である。ゲート電極１４４は、エミッタ領域１３４とドリフト領域１２６を隔てているボディ領域１３２にゲート絶縁膜１４２を介して対向している。エミッタ電極１４６は、エミッタ領域１３４に接触している。
この半導体装置のｐ＋型コレクタ領域１２２の厚みＬ４を１μm以下まで薄くすると、半導体装置をオフしたときにｐ＋型コレクタ領域１２２内から速やかに電子が排出され、半導体装置のターンオフ時間が短縮化されることが知られている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
例えば1200V耐圧系の半導体装置を製造する場合、まず半導体基板の表面側にＭＯＳ構造を形成する。次に半導体基板の裏面から研磨し、ｎ−型ドリフト領域１２６の厚みが数百μmになるまで研磨する。次にイオン注入と熱処理(アニール)を実施してｐ＋型コレクタ領域１２２を形成する。ｎ−型ドリフト領域１２６の厚みが数百μmと薄いことから800℃程度の高温で熱処理すると半導体装置に反り生じてしまうという問題や、表面側に形成されているアルミニウム製のエミッタ電極１４６が溶解してしまうという問題が生じる。このために、ｐ＋型コレクタ領域１２２を形成するための熱処理を高温環境で実施することができない(典型的には500℃以下で熱処理しなければならない)。
【０００５】
そのために、ｐ＋型コレクタ領域１２２に注入されたイオンは、熱処理後も活性化率が低い。したがって、この半導体装置がオン状態のときに、コレクタ領域１２２からｎ−型ドリフト領域１２６に供給される正孔が少ないという問題がある。即ち、この種の半導体装置では、オン電圧（ないしはオン抵抗）が高いという問題がある。
従来の半導体装置では、ターンオフ時の少数キャリアの排出速度を増大させることによって半導体装置のターンオフ時間を短縮化しようとすると、オン電圧（オン抵抗）が高くなるというトレードオフの問題がある。特許文献１の技術は、このトレードオフの関係という制限の中で、ｐ＋型コレクタ領域１２２の不純物濃度や膜厚を最適化するものであり、トレードオフの関係を打破しターンオフ時間の短縮化とオン電圧（オン抵抗）の低減の両者を改善することはできない。
本発明の目的は、半導体装置のターンオフ時間の短縮化と、オン電圧（オン抵抗）の低減との間に存在するトレードオフの関係を打破する技術を提供することである。
【課題を解決するための手段】
【０００６】
本発明で具現化される半導体装置は、コレクタ電極と、コレクタ領域群と、絶縁層と、ドリフト領域と、ボディ領域と、エミッタ領域と、ゲート電極と、エミッタ電極を備えている。
コレクタ領域群は、コレクタ電極上に分散配置されており、第１導電型である。絶縁層は、コレクタ電極上のコレクタ領域間の間隙に形成されている。ドリフト領域は、コレクタ領域群と絶縁層に接しており、第２導電型である。ボディ領域は、ドリフト領域によってコレクタ領域群から隔てられており、第１導電型である。エミッタ領域は、ボディ領域によってドリフト領域から隔てられており、第２導電型である。ゲート電極は、エミッタ領域とドリフト領域を隔てているボディ領域にゲート絶縁膜を介して対向している。エミッタ電極は、エミッタ領域に接触している。なお、ゲート電極の形状は特に限定されず、例えばプレーナ型やトレンチ型などを好適に採用することができる。
本発明の半導体装置では、コレクタ領域群の厚みが、コレクタ領域群に存在する第２導電型キャリアの拡散長よりも薄いことを特徴とする。
【０００７】
上記の半導体装置がオンしたときの動作を説明する。ゲート電極に所定のオン電圧が印加されると、エミッタ領域とドリフト領域を隔てているボディ領域に反転層が形成され、反転層を経由して第２導電型キャリアがドリフト領域に供給される。第２導電型キャリアはドリフト領域を経てコレクタ電極側へ流動する。コレクタ電極上に局所的に形成されている絶縁膜が存在するため、第２導電型キャリアはドリフト領域からコレクタ電極へ直接的に移動することができず、コレクタ領域を経由してコレクタ電極へ移動する。また、上記の半導体装置では、コレクタ領域群がコレクタ電極上に分散配置されている。従来の半導体装置では、コレクタ電極上の全面にコレクタ領域が形成されているのに対し、上記の半導体装置では、コレクタ領域群が局所的に形成されているに過ぎない。したがって、コレクタ電極上に分散配置されているコレクタ領域には、第２導電型キャリアが集中することになる。第２導電型キャリアが集中すると、それに呼応してコレクタ電極からコレクタ領域に供給される第１導電型キャリアが増大する。その結果、ドリフト領域の電導度変調が活発化し、半導体装置のオン電圧が低減される。
次に、半導体装置がターンオフしたときの動作を説明する。上記の半導体装置では、分散配置されているコレクタ領域群の合計体積が従来の半導体装置のコレクタ領域のそれよりも小さく構成されている。このために、オン状態においてコレクタ領域に電流が集中し、第２導電型キャリアの蓄積が増大されている。しかしながら、コレクタ領域群の厚みが第２導電型キャリアの拡散長よりも薄く形成されているために、ターンオフ時には第２導電型キャリアがコレクタ電極へ速やかに排出される。以上の現象によって、ターンオフ時間が短縮化される。
即ち、コレクタ領域に注入されたイオンの活性化率が低い場合であっても、分散配置されているコレクタ領域に第２導電型キャリアを集中させるという現象を利用して、コレクタ領域に供給される第１導電型キャリアを増大させることができる。
本発明の半導体装置によれば、ターンオフ時間の短縮とオン電圧の低減を両立させることができる。
【０００８】
複数のコレクタ領域が、周期的に配置されていることが好ましい。
上記の場合、第２導電型キャリアがコレクタ領域にバランスよく集中することになる。第２導電型キャリアがコレクタ領域に過度に集中して半導体装置が破壊されるといった事態が回避される。半導体装置の安定的な動作を実現する。
【０００９】
コレクタ領域間の間隙の距離が、間隙に存在する第１導電型キャリアの拡散長よりも長いことが好ましい。換言すると、隣り合うコレクタ領域が、間隙に存在する第１導電型キャリアの拡散長よりも離れて存在することが好ましい。
隣り合うコレクタ領域が上記の間隙だけ離れて存在していると、第２導電型キャリアがコレクタ領域に適度に集中する現象が効果的に生じ、オン電圧の低減に有効である。
【００１０】
ドリフト領域のコレクタ領域群に接する側の不純物濃度が、ドリフト領域のボディ領域群に接する側の不純物濃度よりも高いことが好ましい。
ドリフト領域のコレクタ領域群に接する側の不純物濃度が高いと、半導体装置がオフのときに、ボディ領域とドリフト領域の接合界面からドリフト領域へ伸びる空乏層が、不純物濃度が高い領域によって、それ以上に伸びることが確実に止められる。したがって、空乏層がコレクタ領域まで到達することが防止され、半導体装置が破壊されるといった事態が抑制される。不純物濃度が高い領域を形成することで、空乏層がコレクタ領域に到達するのを確実に防止できることから、ドリフト領域の厚みが小さい場合であっても、空乏層がコレクタ領域に到達する事態が回避される。ドリフト領域の厚みを小さくできることから、オン電圧を低減することができる。
【発明の効果】
【００１１】
本発明によれば、ターンオフ時間の短縮化とオン電圧の低減との間に存在するトレードオフの関係を打破でき、ターンオフ時間が短くてしかもオン電圧が低い半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１２】
最初に実施例の主要な特徴を列記する。
(第１実施形態)  コレクタ領域の厚みは0.1μm〜2.0μmであるのが好ましい。
(第２実施形態)  コレクタ領域間の間隙の距離は、10μm以上であるのが好ましい。
(第３実施形態)  コレクタ領域は、コレクタ電極上に分散配置されているのが好ましい。さらに、直交する２方向に周期的に繰返して配置されているのが好ましい。
【実施例】
【００１３】
図面を参照して以下に各実施例を詳細に説明する。
(第１実施例)  図１に第１実施例の半導体装置の要部断面図を模式的に示す。なお、この要部断面図に示される各構成要素は、いずれも紙面奥行き方向に伸びるとともに、紙面左右に繰返し形成されている。
この半導体装置は、コレクタ電極１２を備えている。そのコレクタ電極１２上にｐ＋型コレクタ領域２２群が分散配置されている。このｐ＋型コレクタ領域２２群は、複数のｐ＋型コレクタ領域２２が紙面左右に周期的に繰返し形成されており、その厚みＬ１はこのｐ＋型コレクタ領域２２群における少数キャリア(電子)の拡散長よりも薄く、ｐ＋型コレクタ領域２２間の間隙の距離Ｌ２は、この間隙に存在する領域(この例では後に説明するｎ＋型フィールドストップ領域２４)における少数キャリア(正孔)の拡散長よりも長く形成されている。
コレクタ電極１２上のｐ＋型コレクタ領域２２間の間隙に絶縁層１４が形成されている。換言すると、ｐ＋型コレクタ領域２２間から露出するコレクタ電極１４を塞いで絶縁層１４が形成されている。絶縁層１４とｐ＋型コレクタ領域２２に接するｎ＋型フィールドストップ領域２４が形成されている。このｎ＋型フィールドストップ領域２４はコレクタ電極１２と直接接していない。このｎ＋型フィールドストップ領域２４上にｎ−型ドリフト領域２６が形成されており、このｎ−型ドリフト領域２６はｎ＋型フィールドストップ領域２４によって絶縁層１４とｐ＋型コレクタ領域２２とは隔てられている。このｎ−型ドリフト領域２６の厚みは、この半導体装置に所望する耐圧によって設定されており、およそ10μm/100Vで設定されるのが好ましい。
【００１４】
ｎ−型ドリフト領域２６の上部の少なくとも一部にｐ型ボディ領域３２が形成されており、このｐ型ボディ領域３２はｎ−型ドリフト領域２６によってｐ＋型コレクタ領域２２から隔てられている。そのｐ型ボディ領域３２内に二つのｎ＋型エミッタ領域３４が形成されており、各々のｎ＋型エミッタ領域３４はｐ型ボディ領域３２によってｎ−型ドリフト領域２６から隔てられている。そのｎ＋型エミッタ領域３４とｎ−型ドリフト領域２６を隔てているｐ型ボディ領域３２にゲート絶縁膜４２を介してゲート電極４４が対向している。ｎ＋型エミッタ領域３４にエミッタ電極４６が接触している。ｎ−型ドリフト領域２６とｎ＋型フィールドストップ領域２４は、全体としてドリフト領域として評価することができる。
【００１５】
次に、この半導体装置の動作を説明する。
コレクタ電極１２に正電圧が印加されるとともにエミッタ電極４６が接地された状態で、ゲート電極４４に所定の正電圧が印加されると、この半導体装置はターンオンされる。この半導体装置がオンすると、ｎ＋型エミッタ領域３４とｎ−型ドリフト領域２６を隔てているｐ型ボディ領域３２のうち、ゲート電極４４に対向する箇所がｎ型に反転される。この反転された箇所を経由してｎ＋型エミッタ領域３４からｎ−型ドリフト領域２６に電子が供給される。この供給された電子は、コレクタ電極１２側に向かってｎ−型ドリフト領域２６内とｎ＋型フィールドストップ領域２４内を流動する。この流動してきた電子は、局所的に形成されている絶縁膜１４の存在でその流動が物理的に阻害されるため、分散配置されているｐ＋型コレクタ領域２２群に移動する。したがって、電子はｐ＋型コレクタ領域２２群に集中することになる。この集中した電子に呼応して、ｐ＋型コレクタ領域２２群からｎ−型ドリフト領域２６へ正孔の供給が増大し、ｎ−型ドリフト領域２６における伝導度変調が活発化する。これにより、この箇所での電圧降下が抑制され、オン電圧が低減されている。
【００１６】
上述したように、この半導体装置では、そのオン状態においてｐ＋型コレクタ領域２２群に蓄積される電子量が増大する。しかしながら、このｐ＋型コレクタ領域２２群の厚みが電子の拡散長よりも薄く形成されていることから、この半導体装置がターンオフしたときに、蓄積されていた電子を素早くコレクタ電極へと排出することができる。即ち、ターンオフ時間が短縮されるため、高速スイッチングに適した半導体装置である。
【００１７】
また、本実施例の半導体装置は他に次の特徴を有している。
この半導体装置がオフのとき、ｐ型ボディ領域３２とｎ−型ドリフト領域２６の接合界面から、ｎ−型ドリフト領域２６内に空乏層が伸びて形成される。この空乏層は高濃度のｎ＋型フィールドストップ領域２４の存在によってその伸びが禁止され、空乏層がｐ＋型コレクタ領域２２群に到達することが防止されている。仮に、ｎ＋型フィールドストップ領域２４が存在しないとすると、空乏層がｐ＋型コレクタ領域２２群に到達することを避けるためにはｎ−型ドリフト領域２６の厚みを厚くする必要があり、これはオン電圧の増大を招く。本実施例のように、ｎ＋型フィールドストップ領域２４を形成することで、ｎ−型ドリフト領域２６の厚みを薄くすることができ、オン電圧の低減化を実現している。
ｐ＋型コレクタ領域２２群の厚みＬ１は、0.1μm〜2.0μmであるのが好ましい。厚みＬ１が0.1μm以上であるとコレクタ領域として機能する。一方、この厚みＬ１が2.0μmを超えると、電子の拡散長よりも長くなるために、電子がコレクタ電極１２へ排出されるまでの時間が長くなる。したがって、ｐ＋型コレクタ領域２２の厚みＬ１は、上記の範囲であるのが好ましい。また、ｎ＋型フィールドストップ領域２４の厚み(ここでいう厚みとはｐ＋型コレクタ領域２２とｎ−型ドリフト領域２６に挟まれているｎ＋型フィールドストップ領域２４の幅をいう)は0.1μm〜2.0μmであるのが好ましい。厚みが0.1μm未満であると、空乏層がｐ＋型コレクタ領域２２に到達する事態が発生し、耐圧が低下する。
また、ｐ＋型コレクタ領域２２間の間隙の距離Ｌ２は、10μm以上であるのが好ましい。この範囲であると、隣り合うｐ＋型コレクタ領域２２に集中する電子の相互作用が低減され、各々のｐ＋型コレクタ領域２２に適度に電子を集中させることができる。換言すると、伝導度変調が生じているｎ−型ドリフト領域２６やｎ＋型フィールドストップ領域２４における正孔の拡散長よりも長い距離となることから、電子はそれぞれのｐ＋型コレクタ領域２２に有効に集中することになる。したがって、ｐ＋型コレクタ領域２２から正孔の供給が増大し、オン電圧を低減することができる。
なお、本実施例を以下の変形例として具現化してもよい。
ゲート電極をトレンチタイプにしてもよい。チャネル領域が増大するため、オン電圧をさらに低減し得る。
コレクタ領域が、コレクタ電極上にドット状で分散配置されていてもよい。なかでも直交する２方向に周期的に繰返し分散配置されているのが好ましい。この場合、絶縁層は格子状に形成されることになる。コレクタ領域がドット状で分散配置されていると、各コレクタ領域における電子の集中がより均一に生じる。これにより、一つのコレクタ領域に電子が過度に集中する事態が回避され、半導体装置が破壊されることが抑制される。安定的な動作が実現される。
【００１８】
次に、第１実施例の半導体装置の製造方法を図２〜図５を参照して説明する。
まず、図２に示すように、表面側のＭＯＳ構造を形成する。このＭＯＳ構造を形成する手法は従来公知の技術を好適に利用することができる。なお、裏面側の構造を形成するのに先立って、このＭＯＳ構造を先に形成するのは、ｎ−型ドリフト領域２６が研磨され、その厚みが数百μmにまで薄膜化されるのに先立って、強度が安定な状態で表面側のＭＯＳ構造を形成するためである。
この表面側のＭＯＳ構造の製造方法を簡単に説明する。
まず、厚みが525μmでその不純物濃度が1×1014cm-3のＦＺウェハを準備する。このＦＺウェハの表面に酸化膜(後のゲート絶縁膜４２)を形成し、さらにその上にポリシリコン(後のゲート電極４４)を形成する。フォトリソグラフィー技術とエッチング技術を利用して、酸化膜とポリシリコンの所定領域を除去し、その除去された箇所からイオン注入を実施し、ｐ型ボディ領域３２とｎ＋型エミッタ領域３４を形成する。その後に、表面に酸化膜を再度形成し、ポリシリコンを酸化膜で囲繞する。次に、ｐ型ボディ領域３２とｎ＋型エミッタ領域３４にコンタクトをとるための開口をフォトリソグラフィー技術とエッチング技術を利用して形成し、その開口内に例えばアルミニウムとシリコンの合金からなるエミッタ電極４６を形成し、図２に示されるＭＯＳ構造が形成される。
なお、この段階で、この表面側に電子線照射やヘリウム照射を実施して、ライフタイムキラー用の結晶欠陥を導入してもよい。
【００１９】
次に、図３に示すように、ＦＺウェハをその裏面側から削り、その厚みを120μmとし、ｎ−型ドリフト領域２６を形成する。なお、本実施例では1200V耐圧系の半導体装置の一例である。この厚みを調整することで所望する耐圧系の半導体装置を実現することができる。
次に、ｎ−型ドリフト領域２６の裏面から不純物としてリンを1×1013cm-2の濃度で注入し、ｎ＋型フィールドストップ領域２４を形成する。このとき、イオン注入のピーク位置が0.5μm以上であり、好ましくは1μm程度となるように加速電圧を調整する。
【００２０】
次に、図４に示すように、ｎ＋型フィールドストップ領域２４の裏面にプラズマＣＶＤ法を利用して酸化シリコンからなる絶縁層１４を形成し、さらにその裏面にレジスト５２のパターニングを行う。このとき、残存するレジスト５２の幅Ｌ３を10μm以上とするのが好ましい。また、このレジスト５２は周期的に繰返し形成されている。
【００２１】
次に、レジスト５２をマスクとして、露出する絶縁層１４をウェットエッチングする。この結果、レジスト５２の周期性に対応して、絶縁層１４が周期的に繰返し形成される。
次に、絶縁層１４がエッチング除去されることで露出されたｎ＋型フィールドストップ領域２４に、不純物としてボロンを3×1013cm-3の濃度で注入する。次に、レジスト５２を除去した後に、300℃〜500℃(より好ましくは350℃〜450℃)で1時間の熱処理を実施する。これにより、ピーク濃度が1×1017cm-3の複数のｐ＋型コレクタ領域２２が周期的に繰返し形成される。次に、例えばアルミニウムからなるコレクタ電極１２を蒸着することで、図１に示す半導体装置を得ることができる。
【００２２】
上記の製造方法は、他に次の特徴を有している。
ｐ＋型コレクタ領域２２群を熱処理する温度は300℃〜500℃が好ましい。熱処理の温度が300℃未満では、活性化率が小さく、所望するピーク濃度のｐ＋型コレクタ領域２２群を得ることが難しい。また、熱処理の温度が500℃を超えると、エミッタ電極４６の構成成分であるシリコンが、ｎ＋型エミッタ領域３４との接合界面に析出し、この間のコンタクト抵抗が増大する事態が発生し得る。したがって、熱処理する温度は上記の範囲であるが好ましい。
また、ｐ＋型コレクタ領域２２群のピーク濃度は、1×1016cm-3〜１×1018cm-3であるのが好ましい。ピーク濃度が1×1017cm-3未満であると、正孔の注入効率が小さく、オン電圧が高くなってしまう。一方、ピーク濃度が1×1018cm-3超えると、電子の蓄積が多くなり、その電子がコレクタ電極１２へ排出される時間が長くなる。したがって、ｐ＋型コレクタ領域２２群のピーク濃度は上記の範囲であるが好ましい。
なお、上記の製造方法を、次の手法で代替してもよい。
ｐ＋型コレクタ領域２２群の形成用に注入したボロンを、熱処理に代えてエキシマレーザをパルス照射することで活性化させてもよい。この場合、エキシマレーザのエネルギーは、500mJ〜3Jであるのが好ましい。エネルギーが500mJ未満であると、注入された不純物が十分に活性しない事態が頻発する。エネルギーが3Ｊを超えると、エミッタ電極４６が溶解する事態が発生し得る。したがって、エキシマレーザのパルス照射を利用する場合は、そのエネルギーは上記の範囲であるのが好ましい。
【００２３】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００２４】
【図１】第１実施例の半導体装置の要部断面図を示す。
【図２】第１実施例の半導体装置の製造過程の要部断面図を示す(１)。
【図３】第１実施例の半導体装置の製造過程の要部断面図を示す(２)。
【図４】第１実施例の半導体装置の製造過程の要部断面図を示す(３)。
【図５】第１実施例の半導体装置の製造過程の要部断面図を示す(４)。
【図６】従来の半導体装置の要部断面図を示す。
【符号の説明】
【００２５】
１２：コレクタ電極
１４：絶縁層
２２：ｐ＋型コレクタ領域
２４：ｎ＋型フィールドストップ領域
２６：ｎ−型ドリフト領域
３２：ｐ型ボディ領域
３４：ｎ＋型エミッタ領域
４２：ゲート絶縁膜
４４：ゲート電極
４６：エミッタ電極
【図１】
2005333055.tif 000003
【図２】
2005333055.tif 000004
【図３】
2005333055.tif 000005
【図４】
2005333055.tif 000006
【図５】
2005333055.tif 000007
【図６】
2005333055.tif 000008