(57)【要約】【課題】  LSIの製造プロセスのばらつき等により、高い周波数でも安定する発振回路を安価な構成で実現する。【解決手段】  電圧制御型発振器１１は、入力した制御信号Ｖｃｎｔ１の電圧に基づきクロックｆ１を異常検出器１３に出力する。一方、ミラー回路１４は、入力した制御信号Ｖｃｎｔ１の電圧を制御して制御信号Ｖｃｎｔ２を生成し、電圧制御型発振器１２は、ミラー回路１３によって生成された制御信号Ｖｃｎｔ２を入力し、入力したＶｃｎｔ２信号の電圧に基づきクロックｆ２を異常検出器１３に出力する。異常検出器１３は、電圧制御型発振器１１，１２の各々からクロックｆ１，ｆ２を入力してクロックｆ１が出力されているか否かを判断する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
制御信号の電圧に応じた周波数の第１のクロックを生成する第１の発振部と、
前記制御信号の電圧に応じた周波数の第２のクロックを生成する第２の発振部と、
前記第１の発振部によって生成された第１のクロックと前記第２の発振部によって生成された第２のクロックとに基づき、前記第１の発振部が動作しているか否かを判断する異常検出部とを備え、
前記第２のクロックの周波数は、
前記第１のクロックの周波数よりも低い
ことを特徴とする発振回路
【請求項２】
請求項１において、
前記発振回路は、さらに
前記制御信号の電圧を減衰する信号減衰部を備え、
前記第２の発振部は、
前記信号減衰部によって減衰された制御信号の電圧に応じた周波数の第２のクロックを生成し、
前記第１の発振部および前記第２の発振部に同じ電圧が入力された場合、前記第１の発振部によって生成される第１のクロックの周波数と前記第２の発振部によって生成される第２のクロックの周波数とが同じである
ことを特徴とする発振回路。
【請求項３】
請求項１において、
前記第１の発振部および前記第２の発振部に同じ電圧が入力された場合、前記第２の発振回路によって生成される第２のクロックの周波数は前記第１の発振部によって生成される第１のクロックの周波数よりも低い
ことを特徴とする発振回路。
【請求項４】
請求項１において、
前記異常検出部は、
前記第１のクロックに同期して動作する第１のクロック入力部と、
前記第２のクロックに同期して、前記第１のクロック入力部が動作しているか否かを判断する判断部とを含む
ことを特徴とする発振回路。
【請求項５】
請求項１において、
前記第２のクロックの周波数は、
前記第１のクロックの周波数の１／２である
ことを特徴とする発振回路。
【請求項６】
請求項１に記載された発振回路を備えることを特徴とするＰＬＬ回路。
【請求項７】
請求項６において、
前記ＰＬＬ回路は、
前記発振回路の第１の発振部によって生成された第１のクロックと基準クロックとの位相差に基づき、前記制御信号を出力する制御信号生成部を含み、
前記第１の発振部および前記第２の発振部は、
前記制御信号の電圧が大きいほど、動作速度が速く、
前記制御信号生成部は、さらに、
前記異常検出部によって前記第１の発振部が動作していないと判断されると、それ以降に出力する制御信号の電圧を小さくする
ことを特徴とするＰＬＬ回路。
【請求項８】
請求項７において、
前記制御信号生成部は、
前記第１の発振部によって生成された第１のクロックと基準クロックとの位相差に応じて、前記第１のクロックの周波数を高くすべきか否かを判断する位相比較部と、
前記位相比較部による判断に応じて、前記制御信号の電圧を調整する電圧調整部とを含み、
前記位相比較部は、さらに、
前記異常検出部によって前記第１の発振部が動作していないと判断されると、前記第１のクロックの周波数を低くすべきと判断する
ことを特徴とするＰＬＬ回路。
【請求項９】
請求項７において
前記制御信号生成部は、
前記第１の発振部によって生成された第１のクロックと基準クロックとの位相差に応じて、前記第１のクロックの周波数を高くすべきか否かを判断する位相比較部と、
前記位相比較部による判断に応じて、前記制御信号の電圧を大きくする加速促進信号および／または前記制御信号の電圧を小さくする減速促進信号を選択するチャージポンプと、
前記チャージポンプによって選択された信号を用いて、前記制御信号の電圧を調整する電圧調整部とを含み、
前記チャージポンプは、さらに
前記異常検出部によって前記第１の発振部が動作していないと判断されると、前記減速促進信号を選択する
ことを特徴とするＰＬＬ回路。
【請求項１０】
請求項７において
前記制御信号生成部は、
前記第１の発振部によって生成された第１のクロックと基準クロックとの位相差に応じて、前記第１のクロックの周波数を高くすべきか否かを判断する位相比較部と、
前記位相比較部による判断に応じて、前記制御信号の電圧を大きくする加速促進信号および／または前記制御信号の電圧を小さくする減速促進信号を選択するチャージポンプと、
前記チャージポンプによって選択された信号を用いて、前記制御信号の電圧を調整するループフィルタとを含み、
前記ループフィルタは、さらに、
前記異常検出部によって前記第１の発振部が動作していないと判断されると、それ以降に出力する前記制御信号の電圧を小さくする
ことを特徴とするＰＬＬ回路。
【請求項１１】
請求項７において、
前記異常検出部は、
第１のクロックに同期して動作する第１のクロック入力部と、
第２のクロックに同期して、前記第１のクロック入力部が動作しているか否かを判断する判断部とを含み、
前記制御信号生成部は、
前記第１の発振部によって生成された第１のクロックを分周する分周部と、
前記分周部によって分周された第１のクロックと基準クロックとの位相差に応じて、前記制御信号の電圧を調整する電圧調整部とを含み、
前記第１のクロック入力部を構成する素子は、
前記分周部を構成する素子と同様である
ことを特徴とするＰＬＬ回路。
【請求項１２】
請求項７において、
前記異常検出部は、
前記第１の発振部が正常に動作していないと判断すると、その判断を所定の期間維持し、
前記制御信号生成部は、
前記異常検出部が判断している間に、出力する制御信号の電圧を小さくする
ことを特徴とするＰＬＬ回路。
【請求項１３】
請求項６において、
前記ＰＬＬ回路は、
前記異常検出部によって前記第１の発振部が正常に動作していないと判断されると、動作を停止する
ことを特徴とするＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、制御信号に基づきクロックを生成する発振回路およびその発振回路を備えるＰＬＬ回路に関し、さらに詳しくは自己が正常に動作しているか否かを判断する発振回路およびその発振回路を備えるＰＬＬ回路に関する。
【背景技術】
【０００２】
従来の発振回路およびＰＬＬ回路では、電圧制御型発振器（以下ＶＣＯと記す）の発振周波数を制御する制御信号の電圧が一定以上にならないようにリミッタを設けることで、ＶＣＯの発振周波数が高くなりすぎ、ＶＣＯからの発振出力を分周する分周回路の動作限界を超えないように制限する構成を有している。（例えば、特許文献１参照）
以下、従来の技術について図１４、図１５を用いてその詳細を説明する。図１４において、電圧制御型発振器（ＶＣＯ）Ｒ１００は、発振周波数を制御するための制御信号Ｖｃｎｔを入力し、制御信号Ｖｃｎｔに応じてクロックｆ１００を出力する。電圧制御型発振器Ｒ１００より出力されたクロックｆ１００は、分周回路（ＤＩＶ）Ｒ２００で所定の分周比で分周され、分周後のクロックｆ２００が位相比較器（ＰＦＤ）Ｒ３００に入力される。位相比較器Ｒ３００は、分周回路Ｒ２００からのクロックｆ２００と基準クロックｆｒｅｆとを入力し２つのクロックの位相比較を行い、位相誤差に応じた出力信号Ｓ３００をチャージポンプ（ＣＰ）Ｒ４００に出力する。ループフィルタ（ＬＰＦ）Ｒ５００はチャージポンプＲ４００からの出力信号Ｓ４００を平滑にし、その信号を制御信号Ｖｃｎｔとして電圧制御型発振器Ｒ１００およびリミッタＲ６００に出力する。リミッタＲ６００は、ループフィルタからの制御信号Ｖｃｎｔを入力し、制御信号Ｖｃｎｔが一定以上の電圧にならないように制御信号Ｖｃｎｔを制限する。
【０００３】
図１５は、従来の技術における電圧制御型発振器Ｒ１００に入力される制御信号Ｖｃｎｔと電圧制御型発振器Ｒ１００より出力されるクロックｆ１００との関係（出力周波数特性）を示す図である。図中、ラインＡは分周回路Ｒ２００における分周比が「１」の場合の出力周波数特性を示し、ラインＢは分周回路Ｒ２００における分周比が「１／２」の場合の出力周波数特性を示す。
【０００４】
分周回路Ｒ２００は制御信号Ｖｃｎｔの電圧がVlimit以上となり電圧制御型発振器Ｒ１００の出力周波数ｆ１００がｆｌｉｍｉｔ以上になった場合に正常に分周動作ができなくなるため、リミッタＲ６００は、ループフィルタＲ５００からの制御信号Ｖｃｎｔの電圧がVlimit以上にならないように制御信号Ｖｃｎｔの電圧を制限するように働く。
【特許文献１】特開平１０−２４７８２０号公報（２頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら従来の構成では、LSIの製造プロセスのばらつきによるＶＣＯの発振特性のばらつき，分周回路の動作限界周波数のばらつき，リミッタ回路の制限電圧Vlimitのばらつき等を考慮した場合に、分周回路の動作限界周波数に対してVlimit電圧を十分マージンを取った電圧にする必要があるので、ＶＣＯの使用可能範囲が制限されてしまう。また、リミッタ自体のばらつきを低減するためにリミッタ回路が大きくすると、LSIの製造コストが高くなってしまう。
【０００６】
本発明の目的は、上記従来の課題を解決するためのものであり、２つの電圧制御型発振器の出力を用いて電圧制御型発振器の出力異常を検出する装置を提供することである。
【課題を解決するための手段】
【０００７】
この発明の１つの局面に従うと、発振回路は、第１の発振部と、第２の発振部と、異常検出部とを備える。第１の発振部は、制御信号の電圧に応じた周波数の第１のクロックを生成する。第２の発振部は、制御信号の電圧に応じた周波数の第２のクロックを生成する。異常検出部は、第１の発振部によって生成された第１のクロックと第２の発振部によって生成された第２のクロックとに基づき、第１の発振部が動作しているか否かを判断する。第２のクロックの周波数は、第１のクロックの周波数よりも低い。
【０００８】
上記発振回路では、第１のクロックが高くなり第１の発振部の動作速度が動作限界を超えると、第１の発振部が停止して第１のクロックが生成されなくなる。しかし、第２の発振部は第１の発振部よりも低いクロックを生成しているので、第１の発振部が動作限界を超えたときでも第２の発振部は停止せず第２のクロックを生成する。よって、第１のクロックおよび第２のクロックに基づいて、第１の発振部が動作しているか否かを判断することができる。このように、２つの発振部を用いて周波数の異なる２つのクロックを利用することによって容易に異常検出器を構成することができる。
【０００９】
好ましくは、上記発振回路は、さらに、信号減衰部を備える。信号減衰部は、上記制御信号の電圧を減衰する。第２の発振部は、上記信号減衰部によって減衰された制御信号の電圧に応じた周波数の第２のクロックを生成する。上記第１の発振部および上記第２の発振部に同じ電圧が入力された場合、上記第１の発振部によって生成される第１のクロックの周波数と上記第２の発振回路によって生成される第２のクロックの周波数とが同じである
上記発振回路では、第１のクロックが高くなり第１の発振部の動作速度が動作限界を超えると、第１の発振部が停止して第１のクロックが生成されなくなる。しかし、第２の発振部は第１の発振部よりも低いクロックを生成しているので、第１の発振部が動作限界を超えたときでも第２の発振部は停止せず第２のクロックを生成する。よって、第１のクロックおよび第２のクロックに基づいて、第１の発振部が動作しているか否かを判断することができる。このように、２つの発振部および信号減衰部を用いて周波数の異なる２つのクロックを利用することによって容易に異常検出器を構成することができる。
【００１０】
好ましくは、上記第１の発振部および上記第２の発振部に同じ電圧が入力された場合、上記第２の発振回路によって生成される第２のクロックの周波数は上記第１の発振部によって生成される第１のクロックの周波数よりも低い。
【００１１】
上記発振回路では、第１のクロックが高くなり第１の発振部の動作速度が動作限界を超えると、第１の発振部が停止して第１のクロックが生成されなくなる。しかし、第２の発振部は第１の発振部よりも低いクロックを生成しているので、第１の発振部が動作限界を超えたときでも第２の発振部は停止せず第２のクロックを生成する。よって、第１のクロックおよび第２のクロックに基づいて、第１の発振部が動作しているか否かを判断することができる。このように、特性の異なる２つの発振部を用いて周波数の異なる２つのクロックを利用することによって容易に異常検出器を構成することができる。
【００１２】
好ましくは、上記異常検出部は、第１のクロック入力部と、判断部とを含む。第１のクロック入力部は、第１のクロックに同期して動作する。判断部は、第２のクロックに同期して、上記第１のクロック入力部が動作しているか否かを判断する。
【００１３】
上記発振回路では、第１の発振部が停止したとき、第１のクロックは生成されないので、第１のクロック入力部は停止する。しかし、第１の発振部が停止したときでも第２の発振部は動作しており第２のクロックは生成される。よって、例えば、判断部は、第２のクロックの立ち上がりに同期して、第１のクロック入力部が動作しているか否かを判断することによって、第１の発振部が動作しているか否かを判断することができる。このように、容易に異常検出器を構成することができる。
【００１４】
好ましくは、上記第２のクロックの周波数は、上記第１のクロックの周波数の１／２である。
【００１５】
この発明のもう１つの局面に従うと、ＰＬＬ回路は、上記発振回路を備える。
【００１６】
第１の発振部が停止するとＰＬＬ回路は停止する。上記ＰＬＬ回路では、第１の発振部が動作しているか否かを判断することによって、ＰＬＬ回路が動作しているか否かを判断することができる。
【００１７】
好ましくは、上記ＰＬＬ回路は、制御信号生成部を含む。制御信号生成部は、上記発振回路の第１の発振部によって生成された第１のクロックと基準クロックとの位相差に基づき、上記制御信号を出力する。上記第１の発振部および上記第２の発振部は、上記制御電圧の電圧が大きいほど、動作速度が速い。制御信号生成部は、さらに、上記異常検出部によって上記第１の発振部が動作していないと判断されると、それ以降に出力する制御信号の電圧を小さくする。
【００１８】
上記ＰＬＬ回路では、第１の発振部が停止した場合、制御信号生成部は、それ以降に出力する制御信号の電圧を小さくする。制御信号生成部からの制御信号の電圧が小さくなるので、第１の発振部は、動作速度を下げる。これにより、第１の発振部の動作速度は動作限界よりも低くなり、ＰＬＬ回路の動作を正常に復帰させることができる。
【００１９】
好ましくは、上記制御信号生成部は、位相比較部と、電圧調整部とを含む。位相比較部は、上記第１の発振部によって生成された第１のクロックと基準クロックとの位相差に応じて、上記第１のクロックの周波数を高くすべきか否かを判断する。電圧調整部は、位相比較部による判断に応じて、上記制御信号の電圧を調整する。位相比較器は、さらに、上記異常検出部によって上記第１の発振部が動作していないと判断されると、上記第１のクロックの周波数を低くすべきと判断する
上記ＰＬＬ回路では、第１の発振部が停止した場合、位相比較部は第１のクロックの周波数を低くすべきと判断する。電圧調整部は、第１のクロックの周波数を低くするために、それ以降に出力する制御信号の電圧を小さくする。制御信号の電圧が小さくなるので、第１の発振部は、動作速度を下げる。これにより、第１の発振部の動作速度は動作限界よりも低くなり、ＰＬＬ回路の動作を正常に復帰させることができる。
【００２０】
好ましくは、上記制御信号生成部は、位相比較部と、チャージポンプと、電圧調整部とを含む。位相比較部は、第１の発振部によって生成された第１のクロックと基準クロックとの位相差に応じて、上記第１のクロックの周波数を高くすべきか否かを判断する。チャージポンプは、位相比較部による判断に応じて、上記制御信号の電圧を大きくする加速促進信号および／または上記制御信号の電圧を小さくする減速促進信号を選択する。電圧調整部は、チャージポンプによって選択された信号を用いて、上記制御信号の電圧を調整する。チャージポンプは、さらに、上記異常検出部によって上記第１の発振部が動作していないと判断されると、上記減速促進信号を選択する。
【００２１】
上記ＰＬＬ回路では、第１の発振部が停止した場合、チャージポンプは、制御信号の電圧を小さくする減速促進信号を選択する。電圧調整部は、減速促進信号を用いて、それ以降に出力する制御信号の電圧を小さくする。制御信号の電圧が小さくなるので、第１の発振部は、動作速度を下げる。これにより、第１の発振部の動作速度は動作限界よりも低くなり、ＰＬＬ回路の動作を正常に復帰させることができる。また、ＰＬＬ回路に位相ロック動作（通常動作）以外の動作（制御信号調整動作）を行わせると、通常動作時の性能に影響が及ぼす。ＰＬＬ回路のうち高速に動作する部分に制御信号調整動作を行わせるほど、通常動作に及ぼす影響が大きくなる。チャージポンプは、位相比較部と比較すると、高速で動作していない。よって、チャージポンプが制御信号調整動作を行うことにより、このような影響を緩和することができる。
【００２２】
好ましくは、上記制御信号生成部は、位相比較部と、チャージポンプと、ループフィルタとを含む。位相比較部は、上記第１の発振部によって生成された第１のクロックと基準クロックとの位相差に応じて、上記第１のクロックの周波数を高くすべきか否かを判断する。チャージポンプは、位相比較部による判断に応じて、上記制御信号の電圧を大きくする加速促進信号および／または上記制御信号の電圧を小さくする減速促進信号を選択する。ループフィルタは、チャージポンプによって選択された信号を用いて、上記制御信号の電圧を調整する。ループフィルタは、さらに、上記異常検出部によって上記第１の発振部が動作していないと判断されると、それ以降に出力する上記制御信号の電圧を小さくする。
【００２３】
上記ＰＬＬ回路では、第１の発振部が停止した場合、ループフィルタは、それ以降に出力する制御信号の電圧を小さくする。制御信号の電圧が小さくなるので、第１の発振部は、動作速度を下げる。これにより、第１の発振部の動作速度は動作限界よりも低くなり、ＰＬＬ回路の動作を正常に復帰させることができる。また、ＰＬＬ回路に位相ロック動作（通常動作）以外の動作（制御信号調整動作）を行わせると、通常動作時の性能に影響が及ぼす。ＰＬＬ回路のうち高速に動作する部分に制御信号調整動作を行わせるほど、通常動作に及ぼす影響が大きくなる。ループフィルタは、位相比較部およびチャージポンプと比較すると、高速で動作していない。よって、ループフィルタが制御信号調整動作を行うことにより、このような影響を緩和することができる。
【００２４】
好ましくは、上記異常検出部は、第１のクロック入力部と、判断部とを含む。第１のクロック入力部は、上記第１のクロックに同期して動作する。判断部は、上記第２のクロックに同期して、上記第１のクロック入力部が動作しているか否かを判断する。上記制御信号生成部は、分周部と、電圧調整部とを含む。分周部は、上記第１の発振部によって生成された第１のクロックを分周する。電圧調整部は、分周部によって分周された第１のクロックと基準クロックとの位相差に応じて、上記制御信号の電圧を調整する。第１のクロック入力部を構成する素子は、分周部を構成する素子と同様である。
【００２５】
上記ＰＬＬ回路では、第１のクロック入力部は分周部と同様の素子で構成されている。よって、分周部に入力される第１のクロックが大きくなり分周部が停止した場合、第１のクロック入力部の動作も停止するので、分周部の動作が停止したことを検出することができる。
【００２６】
好ましくは、上記異常検出部は、上記第１の発振部が正常に動作していないと判断すると、その判断を所定の期間維持する。上記制御信号生成部は、上記異常検出部が判断している間に、出力する制御信号の電圧を小さくする。
【００２７】
異常状態検出部によって第１の発振部が停止していると判断されている期間が短すぎると、制御信号生成部によって制御信号の電圧を小さくする動作が十分に行うことができない場合がある。上記ＰＬＬ回路では、異常検出部による判断が所定の期間維持されているので、制御信号生成部による動作を確実に行うことができ、ＰＬＬ回路の動作を正常に復帰させることができる。
【００２８】
好ましくは、上記ＰＬＬ回路は、上記異常検出部によって上記第１の発振部が動作していないと判断されると、動作を停止する。
【００２９】
上記ＰＬＬ回路では、一旦ＰＬＬ回路が停止することにより、第１の発振部および異常検出部の動作も停止する。異常状態検出部の動作が停止すると第１の発振部が停止しているという判断がされなくなるので、ＰＬＬ回路は、再び位相ロック動作を再開することができる。
【発明の効果】
【００３０】
上記発振回路では、第１のクロックが高くなり第１の発振部の動作速度が動作限界を超えると、第１の発振部が停止して第１のクロックが生成されなくなる。しかし、第２の発振部は第１の発振部よりも低いクロックを生成しているので、第１の発振部が動作限界を超えたときでも第２の発振部は停止せず第２のクロックを生成する。よって、第１のクロックおよび第２のクロックに基づいて、第１の発振部が動作しているか否かを判断することができる。このように、２つの発振部を用いて周波数の異なる２つのクロックを利用することによって容易に異常検出器を構成することができる。
【発明を実施するための最良の形態】
【００３１】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
【００３２】
（第１の実施形態）
＜全体構成＞
この発明の第１の実施形態による発振回路１の全体構成を図１に示す。この回路は、電圧制御型発振器（ＶＣＯ）１１，１２と、異常検出器１３と、ミラー回路１４とを備える。この回路は、電圧制御型発振器１１がクロックｆ１を出力せずに停止してしまう状態（異常状態）を検出する。電圧制御型発振器１１は、発振周波数を制御する制御信号Ｖｃｎｔ１を入力し、制御信号Ｖｃｎｔ１の電圧に応じた周波数のクロックｆ１を出力する。ミラー回路１４は、制御信号Ｖｃｎｔ１を入力し、制御信号Ｖｃｎｔ１の電圧を減衰し制御信号Ｖｃｎｔ２を生成して電圧制御型発振器１２に出力する。電圧制御型発振器１２は、ミラー回路１４より出力された制御信号Ｖｃｎｔ２を入力し、制御信号Ｖｃｎｔ２の電圧に応じた周波数のクロックｆ２を出力する。電圧制御型発振器１２は、電圧制御型発振器１１と同じ出力周波数特性を示す。つまり、電圧制御型発振器１１，１２の各々が同じ電圧を入力した場合、電圧制御型発振器１１，１２の各々が出力するクロックｆ１，ｆ２の周波数は同じである。異常検出器１３は、電圧制御型発振器１１より出力されたクロックｆ１および電圧制御型発振器１２から出力されたクロックｆ２を入力し、異常状態を検出する。
【００３３】
＜電圧制御型発振器１１，１２の特性＞
図１に示した電圧制御型発振回路１１，１２における制御信号Ｖｃｎｔ１に対する出力周波数特性を図２に示す。電圧制御型発振器１１，１２は、入力する制御信号Ｖｃｎｔ１の電圧が大きいほど動作が速くなる。よって、電圧制御型発振器１１，１２に電圧が大きい制御信号Ｖｃｎｔ１が入力されるとクロックｆ１，ｆ２の各々の周波数は高くなり、電圧制御型発振器１１，１２に電圧が小さい制御信号Ｖｃｎｔ１が入力されるとクロックｆ１，ｆ２の各々の周波数は低くなる。
【００３４】
電圧制御型発振器１２に入力される制御信号Ｖｃｎｔ２は制御信号Ｖｃｎｔ１よりも電圧が小さいので、電圧制御型発振器１１の出力周波数特性をラインＡであるとすると電圧制御型発振器１２の出力周波数特性はラインＢとなる。
【００３５】
＜異常検出器の内部構成＞
図１に示した異常検出回路の内部構成を図３に示す。異常検出器１３は、フリップフロップと１３１，１３２，１３３，１３４を含む。
【００３６】
フリップフロップ１３２は、信号入力端子Ｄと、クロック入力端子ＣＫと、出力端子Ｑと、反転出力端子ＮＱとを含む。フリップフロップ１３２は、一般的なＤラッチフリップフロップであり、自己のクロック入力端子ＣＫに入力されたクロックの立ち上がりに同期して自己の信号入力端子Ｄに入力されている信号の論理値を記憶し、その論理値を出力信号として自己の出力端子Ｑより出力しかつその論理値を反転したものを反転信号として自己の反転出力端子ＮＱより出力する。例えば、信号入力端子Ｄに入力されている信号の論理値が「１」（Ｈｉｇｈレベル）であるなら、フリップフロップ１３２は、自己のクロック入力端子ＣＫに入力されたクロックの立ち上がりに同期して、その論理値「１」を記憶し、自己の出力端子Ｑより論理値「１」の出力信号を出力しかつ自己の反転出力端子ＮＱより論理値「０」（Ｌｏｗレベル）の反転出力信号を出力する。フリップフロップ１３２は、クロック入力端子ＣＫにクロックの立ち上がりが新たに入力されるまでその論理値「１」を保持し、自己の出力端子Ｑより論理値「１」の出力信号を出力し続けかつ自己の反転出力端子ＮＱより論理値「０」（Ｌｏｗレベル）の反転出力信号を出力し続ける。
【００３７】
フリップフロップ１３１，１３３，１３４の各々は、フリップフロップ１３２に加えてさらに、リセット端子Ｒを含む。フリップフロップ１３１，１３３，１３４の各々は、自己のリセット端子Ｒに信号が入力されると、自己に記憶している論理値を「０」にする。これにより、フリップフロップ１３１，１３３，１３４の各々の出力端子Ｑより出力される出力信号の論理値は「０」になり、反転出力端子ＮＱから出力される反転信号の論理値は「１」になる。
【００３８】
《接続関係》
次に、異常検出回路１３の内部におけるフリップフロップの接続関係を説明する。
【００３９】
フリップフロップ１３２において、信号入力端子Ｄは自己の反転出力端子ＮＱと接続され、クロック入力端子ＣＫは電圧制御型発振器１２と接続され、出力端子Ｑはフリップフロップ１３１のリセット端子Ｒに接続される。
【００４０】
フリップフロップ１３１において、信号入力端子Ｄは自己の反転出力端子ＮＱと接続され、クロック入力端子ＣＫは電圧制御型発振器１１と接続され、リセット端子Ｒはフリップフロップ１３２の出力端子Ｑと接続され、出力端子Ｑはフリップフロップ１３３，１３４の各々のリセット端子Ｒに接続される。
【００４１】
フリップフロップ１３３において、信号入力端子Ｄは電源ノードＶＤＤと接続され、クロック入力端子ＣＫは電圧制御型発振器１２と接続され、出力端子Ｑはフリップフロップ１３４の信号入力端子Ｄに接続され、リセット端子Ｒはフリップフロップ１３１の出力端子Ｑと接続される。
【００４２】
フリップフロップ１３４において、信号入力端子Ｄはフリップフロップ１３３の出力端子Ｑと接続され、クロック入力端子ＣＫは電圧制御型発振器１２と接続され、出力端子Ｑは外部と接続され、リセット端子Ｒはフリップフロップ１３１の出力端子Ｑと接続される。
【００４３】
＜動作＞
図１に示した発振回路１による動作について説明する。
【００４４】
まず、電圧制御型発振器１１は、入力した制御信号Ｖｃｎｔ１の電圧に応じた周波数のクロックｆ１をフリップフロップ１３１のクロック入力端子ＣＫに出力する。一方、ミラー回路１４は、入力した制御信号Ｖｃｎｔ１の電圧を減衰して制御信号Ｖｃｎｔ２生成し、電圧制御型発振器１２は、ミラー回路１４によって生成された制御信号Ｖｃｎｔ２を入力し、入力したＶｃｎｔ２信号の電圧に応じた周波数のクロックｆ２をフリップフロップ１３２，１３３，１３４の各々のクロック入力端子ＣＫに出力する。
【００４５】
次に、フリップフロップ１３２は、電圧制御型発振器１２から自己のクロック入力端子ＣＫに入力されたクロックｆ２の立ち上がりに同期して自己に記憶している論理値を出力信号Ｑ２としてフリップフロップ１３１のリセット端子Ｒに出力する。同時に、フリップフロップ１３１は、自己に記憶している論理値を反転したものを反転信号ＮＱ２として自己の信号入力端子Ｄに出力する。
【００４６】
一方、フリップフロップ１３１は、フリップフロップ１３２の出力端子Ｑから自己のリセット端子Ｒに出力信号Ｑ２が入力されていない場合、電圧制御型発振器１１から自己のクロック入力端子ＣＫに入力されたクロックｆ１の立ち上がりに同期して自己に記憶している論理値を出力信号Ｑ１として自己の出力端子Ｑからフリップフロップ１３３，１３４の各々のリセット端子Ｒへ出力する。同時に、フリップフロップ１３１は、自己に記憶している論理値を反転したものを反転信号ＮＱ１として自己の反転出力端子ＮＱから自己の信号入力端子Ｄへ出力する。
【００４７】
次に、フリップフロップ１３３は、フリップフロップ１３１の出力端子Ｑから自己のリセット端子Ｒに出力信号Ｑ１が入力されていない場合、電圧制御型発振器１２から自己のクロック入力端子ＣＫに入力されたクロックｆ２の立ち上がりに同期して自己に記憶している論理値を出力信号Ｑ３として自己の出力端子Ｑからフリップフロップ１３４の信号入力端子Ｄへ出力する。
【００４８】
次に、フリップフロップ１３４は、フリップフロップ１３１の出力端子Ｑから自己のリセット端子Ｒに出力信号Ｑ１が入力されていない場合、電圧制御型発振器１２から自己のクロック入力端子ＣＫに入力されたクロックｆ２の立ち上がりに同期して自己に記憶している論理値を出力信号Ｑ４として自己の出力端子Ｑから外部へ出力する。出力信号Ｑ４は、異常検出信号Ｓ１３として出力される。
【００４９】
＜タイミングチャート＞
次に、上述の動作を図４（タイミングチャート）を用いて説明する。
【００５０】
時刻ｔ１では、フリップフロップ１３１は、クロックｆ１の立ち上がりに同期して、出力信号Ｑ１を出力する。
【００５１】
時刻ｔ２では、フリップフロップ１３３のリセット端子Ｒに出力信号Ｑ１が入力されているので、フリップフロップ１３３による出力信号Ｑ３の出力は停止したまま（出力信号Ｑ３の論理値は「０」のまま）である。また、フリップフロップ１３２は、クロックｆ２の立ち上がりに同期して、出力信号Ｑ２をフリップフロップ１３１のリセット端子Ｒに出力する。これにより、フリップフロップ１３１は、自己のリセット端子Ｒに出力信号Ｑ２が入力されるので、フリップフロップより出力される出力信号Ｑ１は停止する（出力信号Ｑ１の論理値は「０」になる）。
【００５２】
時刻ｔ３，ｔ４では、クロックｆ１が立ち上がるが、フリップフロップ１３１のリセット端子Ｒには未だに出力信号Ｑ２が入力されているので、フリップフロップ１３１からの出力信号Ｑ１は、停止したままである。
【００５３】
時刻ｔ５では、フリップフロップ１３３のリセット端子Ｒに出力信号Ｑ１が入力されていないので、フリップフロップ１３３は、クロックｆ２の立ち上がりに同期して、出力信号Ｑ３を出力する。また、フリップフロップ１３２は、クロックｆ２の立ち上がりに同期して、出力信号Ｑ２の出力を停止する。これにより、出力信号Ｑ２がフリップフロップ１３１のリセット端子Ｒに入力されなくなる。
【００５４】
時刻ｔ６では、フリップフロップ１３１のリセット端子Ｒに出力信号Ｑ２が入力されていないので、フリップフロップ１３１は、クロックｆ１の立ち上がりに同期して、出力信号Ｑ１を出力する。これにより、フリップフロップ１３３のリセット端子Ｒに出力信号Ｑ１が入力されるので、フリップフロップ１３３からの出力信号Ｑ３は停止する。
【００５５】
このように、電圧制御型発振器１１が正常に動作しクロックｆ１が出力されているときは、フリップフロップ１３４より出力信号Ｑ４（異常検出信号Ｓ１３）が出力されない。
【００５６】
時刻ｔ７において、外部からのノイズ等の影響により制御信号Ｖｃｎｔ１の電圧が大きくなって電圧制御型発振器１１の動作速度が動作限界まで増加し、電圧制御型発振器１１が停止した状態（異常状態）になったとする。このとき、電圧制御型発振器１１からのクロックｆ１は出力されなくなり、フリップフロップ１３１はクロックｆ１の立ち上がりに同期して出力信号Ｑ１を出力・停止することができなくなる。一方、電圧制御型発振器１２に入力されている制御信号Ｖｃｎｔ２の電圧の電圧は制御信号Ｖｃｎｔ１よりも小さいので、電圧制御型発振器１２は動作し、クロックｆ２はフリップフロップ１３２に出力されている。
【００５７】
時刻ｔ８では、フリップフロップ１３３のリセット端子Ｒに出力信号Ｑ１が入力されているので、フリップフロップ１３３による出力信号Ｑ３の出力は停止したままである。また、フリップフロップ１３２は、クロックｆ２の立ち上がりに同期して、出力信号Ｑ２をフリップフロップ１３１のリセット端子Ｒに出力する。これにより、フリップフロップ１３１は、自己のリセット端子Ｒに出力信号Ｑ２が入力されるので、フリップフロップ１３１による出力信号Ｑ１の出力は停止する。これにより、出力信号Ｑ１がフリップフロップ１３３のリセット端子Ｒに入力されなくなる。
【００５８】
時刻ｔ９では、フリップフロップ１３３のリセット端子Ｒに出力信号Ｑ１が入力されていないので、フリップフロップ１３３は、クロックｆ２の立ち上がりに同期して、出力信号Ｑ３を出力する。また、フリップフロップ１３２は、クロックｆ２の立ち上がりに同期して、出力信号Ｑ２の出力を停止する。
【００５９】
時刻ｔ１０では、フリップフロップ１３４のリセット端子Ｒに出力信号Ｑ１が入力されていないので、フリップフロップ１３４は、クロックｆ２の立ち上がりに同期して、出力信号Ｑ４（異常検出信号Ｓ１３）を出力する。
【００６０】
＜効果＞
以上のように、制御信号Ｖｃｎｔ１が徐々に大きくなり電圧制御型発振器１１からのクロックｆ１が停止した状態（異常状態）になった場合、フリップフロップ１３３，１３４のリセット端子Ｒにフリップフロップ１３１からの出力信号Ｑ１が入力されなくなってフリップフロップ１３４の出力端子Ｑから出力信号Ｑ４が出力されることにより、異常状態を検出することができる。このように、２つの電圧制御型発振器とミラー回路とを用いて周波数の異なる２つのクロックを利用することによって容易に異常検出器を構成することができる。
【００６１】
なお、クロックｆ２の周波数は、クロックｆ１の周波数の１／２であることが好ましい。このようにすれば、図３に示した異常検出器１３によって異常状態を確実に検出することができる。
【００６２】
なお、ミラー回路１４の代わりに、入力した信号の電圧を減衰することができる回路・装置を用いても構わない。
【００６３】
（第２の実施形態）
＜全体構成＞
この発明の第２の実施形態による発振回路２の全体構成を図５に示す。この回路は、図１に示した電圧制御型発振器１２およびミラー回路１４に代えて、電圧制御型発振器（ＶＣＯ）２１を備える。その他の構成は図１と同様である。電圧制御型発振器２１は、電圧制御型発振器１１と比較すると、出力周波数特性が異なる。電圧制御型発振器１１，２１の各々が同じ電圧を入力した場合、電圧制御型発振器２１から出力されるクロックｆ２の周波数は電圧制御型発振器１１から出力されるクロックｆ１の周波数よりも小さい。電圧制御型発振器２１は、発振周波数を制御する制御信号Ｖｃｎｔ１に応じた周波数のクロックｆ２を出力する。例えば、電圧制御型発振器２１に含まれる遅延素子の数は、電圧制御型発振器１１に含まれる数よりも多い。
【００６４】
＜電圧制御型発振器２１の特性＞
図５に示した電圧制御型発振器１１，２１の出力周波数特性を図２に示す。電圧制御型発振器１１，２１の各々が同じ電圧を入力した場合、電圧制御型発振器２１から出力されるクロックｆ２の周波数は電圧制御型発振器１１から出力されるクロックｆ１の周波数よりも小さいので、電圧制御型発振器１１の出力周波数特性をラインＡであるとすると電圧制御型発振器２１の出力周波数特性はラインＢとなる。
【００６５】
＜動作＞
図５に示した発振回路２による動作について説明する。
【００６６】
まず、電圧制御型発振器１１は、第１の実施形態と同様に、入力した制御信号Ｖｃｎｔ１に応じた周波数のクロックｆ１をフリップフロップ１３１のクロック入力端子ＣＫに出力する。一方、電圧制御型発振器２２は、入力した制御信号Ｖｃｎｔ１に応じた周波数のクロックｆ２をフリップフロップ１３２，１３３，１３４の各々のクロック入力端子ＣＫに出力する。
【００６７】
次に、異常検出器１３において、第１の実施形態と同様の処理が行われる。
【００６８】
＜効果＞
以上のように、制御信号Ｖｃｎｔ１が徐々に大きくなり電圧制御型発振器１１からのクロックｆ１が停止した状態（異常状態）になった場合、フリップフロップ１３３，１３４のリセット端子Ｒにフリップフロップ１３１からの出力信号Ｑ１が入力されなくなってフリップフロップ１３４の出力端子Ｑから出力信号Ｑ４が出力されることにより、異常状態を検出することができる。このように、出力周波数特性が異なる電圧制御型発振器を２つ用いて周波数の異なる２種類のクロックを利用することによって容易に異常検出器を構成することができる。
【００６９】
なお、クロックｆ２の周波数は、クロックｆ１の周波数の１／２であることが好ましい。このようにすれば、図３に示した異常検出器１３によって異常状態を確実に検出することができる。
【００７０】
なお、本実施形態では、電圧制御型発振器の出力周波数特性を調整するために、遅延素子の個数を変えたが、この方法に限らない。例えば、遅延素子と遅延素子との間に容量負荷（コンデンサ）を加えることによって電圧制御型発振器の出力周波数特性を調整する方法を用いても構わない。
【００７１】
（第３の実施形態）
＜全体構成＞
この発明の第３の実施形態によるＰＬＬ回路３の全体構成を図６に示す。このＰＬＬ回路は、位相比較器（ＰＦＤ）３１と、チャージポンプ（ＣＰ）３２と、ループフィルタ（ＬＰＦ）３３と、図１に示した発振回路１と、分周回路（ＤＩＶ）３４とを備える。発振回路１は、図１に示したものであり、ループフィルタ３３より出力された制御信号Ｖｃｎｔ１に応じてクロックｆ１を分周回路３４に出力する。分周回路３４は、発振回路１より出力されたクロックｆ１を分周し、分周したクロック（分周クロック）ｆ３４を位相比較器３１へ出力する。また、分周回路３４は、異常検出器１４に含まれるフリップフロップ１３１と同じ素子で構成されている。位相比較器３１は、外部からの基準クロックｆｒｅｆの位相と分周回路３５より出力されたクロックｆ３４の位相とを比較し、クロックｆ１の周波数を所望の値にロックするために分周クロックｆ３４と基準クロックｆｒｅｆとの位相差に基づいてＵＰ信号Ｓ３１ａまたはＤＯＷＮ信号Ｓ３１ｂする。その位相差に応じてＵＰ信号Ｓ３１ａまたはＤＯＷＮ信号Ｓ３１ｂを出力する。チャージポンプ３２は、位相比較器３１より出力されたＵＰ信号Ｓ３１ａまたはＤＯＷＮ信号Ｓ３２ｂに応じて誤差調整信号Ｓ３２を出力する。ループフィルタ３３は、チャージポンプ３２より出力された誤差調整信号Ｓ３２を平滑にし、平滑にした誤差調整信号Ｓ３２と現在出力している制御信号Ｖｃｎｔ１とを合成して新たな制御信号Ｖｃｎｔ１を生成し、生成した新たな制御信号Ｖｃｎｔ１を発振回路１に出力する。なお、位相比較器３１，チャージポンプ３２，ループフィルタ３３，および分周回路３４は、ＰＬＬ回路において一般的に用いられるものである。
【００７２】
＜動作＞
図６に示したＰＬＬ回路の動作について説明する。
【００７３】
まず、第１の実施形態と同様に、発振回路１に含まれる電圧制御型発振器１１は、入力した制御信号Ｖｃｎｔ１に応じた周波数のクロックｆ１を分周回路３４に出力する。
【００７４】
次に、分周回路３４は、発振回路１より出力されたクロックｆ１を分周して、分周クロックｆ３４を生成する。
【００７５】
位相比較器３１は、分周回路３４より生成された分周クロックｆ３４の位相と外部からの基準クロックｆｒｅｆの位相とを比較し、クロックｆ１の周波数を高くすべきと判断するとＵＰ信号Ｓ３１ａをチャージポンプ３２へ出力し、クロックｆ１の周波数を低くすべきと判断するとＤＯＷＮ信号Ｓ３１ｂをチャージポンプ３２へ出力する。
【００７６】
チャージポンプ３２は、位相比較器３１よりＵＰ信号Ｓ３１ａが出力されると正極性の誤差調整信号Ｓ３２をループフィルタ（ＬＰＦ）３３へ出力し、位相比較器３１よりＤＯＷＮ信号Ｓ３１ａが出力されると負極性の誤差調整信号Ｓ３２をループフィルタ３３へ出力する。
【００７７】
ループフィルタ（ＬＰＦ）３３は、チャージポンプより出力された誤差調整信号Ｓ３２を平滑にし、平滑にした誤差調整信号Ｓ３２と現在出力している制御信号Ｖｃｎｔ１とを合成して新たな制御信号Ｖｃｎｔ１を生成し、生成した新たな制御信号Ｖｃｎｔ１を発振回路１に含まれる電圧制御型発振器１１およびミラー回路１４へ出力する。
【００７８】
ここで、外部よりノイズ等の影響を受けて電圧制御型発振器１１の動作が速くなると、位相比較器３１は、誤ってＵＰ信号Ｓ３１ａをチャージポンプ３２に出力する。よって、チャージポンプ３２は、ＵＰ信号Ｓ３１ａに応じて正極性の誤差調整信号Ｓ３２を出力し、ループフィルタ３３は、正極性の誤差調整信号Ｓ３２に応じて正極性の制御信号Ｖｃｎｔ１を電圧制御型発振器１１およびミラー回路１４に出力する。このように、制御信号Ｖｃｎｔ１の電圧がますます上昇して電圧制御型発振器１１の動作速度が動作限界に達すると電圧制御型発振器１１は停止する。電圧制御型発振器１１の停止によりＰＬＬ回路３全体が停止する（ＰＬＬ回路が異常状態になる）。ここで、第１の実施形態と同様の処理が行われ、発振回路１より異常検出信号Ｓ１３が出力される。
【００７９】
また、電圧制御型発振器１１の動作速度が高速になってＰＬＬ回路３全体の動作速度がますます高速になると、分周回路３４の動作速度が動作限界に達すると分周回路３４は停止する。分周回路３４の停止によりＰＬＬ回路３全体が異常状態になる。このとき、フリップフロップ１３１と分周回路３４とは同様の構成であるので、異常検出器１３に含まれるフリップフロップ１３１も停止する。これにより、フリップフロップ１３４のリセット端子Ｒに入力されている出力信号Ｑ１が停止するので、フリップフロップ１３４はクロックｆ２に同期して、自己の出力端子Ｑより出力信号Ｑ４（異常検出信号Ｓ１３）を出力する。
【００８０】
＜効果＞
以上のように、制御信号Ｖｃｎｔ１の電圧が徐々に大きくなり電圧制御型発振器１１からのクロックｆ１が停止することによりＰＬＬ回路３全体の動作が停止してしまう（ＰＬＬ回路が異常状態になる）。しかし、電圧制御型発振器１２からのクロックｆ２は正常に出力されているので、フリップフロップ１３３，１３４のリセット端子Ｒにフリップフロップ１３１からの出力信号Ｑ１が入力されなくなってフリップフロップ１３４の出力端子Ｑから出力信号Ｑ４が出力されることにより、ＰＬＬ回路の異常状態を検出することができる。このように、２つの電圧制御型発振器とミラー回路とを用いて周波数の異なる２種類のクロックを利用することによって容易に異常検出器を構成することができる。
【００８１】
また、フリップフロップ１３１は分周回路３４と同様の構成であるので、分周回路３４に入力されるクロックｆ１が大きくなり分周回路３４が停止した場合、フリップフロップ１３１の動作も停止し、分周回路３４の動作が停止したことを検出することができる。
【００８２】
（第４の実施形態）
＜全体構成＞
この発明の第４の実施形態によるＰＬＬ回路４の全体構成を図７に示す。このＰＬＬ回路４は、図６に示した発振回路１に代えて、図２に示した発振回路２を備える。その他の構成は同様である。
【００８３】
＜動作＞
図７に示したＰＬＬ回路による動作について説明する。
【００８４】
まず、第２の実施形態と同様に、発振回路１に含まれる電圧制御型発振器１１は、入力した制御信号Ｖｃｎｔ１に応じてクロックｆ１を出力する。
【００８５】
次に、分周回路３４は、発振回路１より出力されたクロックｆ１を分周して、分周クロックｆ３４を生成する。
【００８６】
位相比較器３１は、分周回路３４より生成された分周クロックｆ３４の位相と外部からの基準クロックｆｒｅｆの位相とを比較し、クロックｆ１の周波数を高くすべきと判断するとＵＰ信号Ｓ３１ａをチャージポンプ３２に出力し、クロックｆ１の周波数を低くすべきと判断するとＤＯＷＮ信号Ｓ３１ｂをチャージポンプ３２に出力する。
【００８７】
チャージポンプ３２は、位相比較器３１よりＵＰ信号Ｓ３１ａが出力されると正極性の誤差調整信号Ｓ３２をループフィルタ（ＬＰＦ）３３へ出力し、位相比較器３１よりＤＯＷＮ信号Ｓ３１ａが出力されると負極性の誤差調整信号Ｓ３２をループフィルタ３３へ出力する。
【００８８】
ループフィルタ（ＬＰＦ）３３は、チャージポンプより出力された誤差調整信号Ｓ３２を平滑にし、平滑にした誤差調整信号Ｓ３２と現在出力している制御信号Ｖｃｎｔ１とを合成して新たな制御信号Ｖｃｎｔ１を生成し、生成した新たな制御信号Ｖｃｎｔ１を発振回路１に含まれる電圧制御型発振器１１，２１の各々に出力する。
【００８９】
ここで、第３の実施形態と同様に、制御信号Ｖｃｎｔ１の電圧がますます上昇して電圧制御型発振器１１の動作速度が動作限界に達すると、電圧制御型発振器１１は停止する。電圧制御型発振器１１の停止によりＰＬＬ回路３全体が停止する（ＰＬＬ回路が異常状態になる）。ここで、第２の実施形態と同様の処理が行われ、発振回路１より異常検出信号Ｓ１３が出力される。
【００９０】
＜効果＞
以上のように、制御信号Ｖｃｎｔ１の電圧が徐々に大きくなり電圧制御型発振器１１からのクロックｆ１が停止することによりＰＬＬ回路３全体の動作が停止してしまう（ＰＬＬ回路が異常状態になる）。しかし、電圧制御型発振器１２からのクロックｆ２は正常に出力されているので、フリップフロップ１３３，１３４のリセット端子Ｒにフリップフロップ１３１からの出力信号Ｑ１が入力されなくなってフリップフロップ１３４の出力端子Ｑから出力信号Ｑ４が出力されることにより、ＰＬＬ回路の異常状態を検出することができる。このように、出力周波数特性が異なる電圧制御型発振器を２つ用いて周波数の異なる２種類のクロックを利用することによって容易に異常検出器を構成することができる。
【００９１】
また、第３の実施形態と同様に、フリップフロップ１３１は分周回路３４と同様の構成であるので、分周回路３４に入力されるクロックｆ１が大きくなり分周回路３４が停止した場合フリップフロップ１３１の動作も停止する。これにより、分周回路３４の停止によってＰＬＬ回路の動作が停止したことを検出することができる。
【００９２】
（第５の実施形態）
＜構成＞
この発明の第５の実施形態によるＰＬＬ回路は、図６に示したＰＬＬ回路３に加えて図８に示すＯＲ回路５０１をさらに備える。ＯＲ回路５０１は、２つの入力端子と１つの出力端子を有する。ＯＲ回路５０１の一方の入力端子は位相比較器（ＰＦＤ）３１のＤＯＷＮ信号が出力されるＤＯＷＮ端子と接続され、もう一方の入力端子は異常検出器１３と接続される。ＯＲ回路５０１の出力端子はチャージポンプ（ＣＰ）のＤＯＷＮ端子のと接続される。その他の構成は図６と同様である。ＯＲ回路５０１は、位相比較器からのＤＯＷＮ信号Ｓ３１ａおよび異常検出器１３からの異常検出信号Ｓ１３のうち少なくとも一方が入力されると、チャージポンプ（ＣＰ）３２に出力信号Ｓ５０１を出力する。チャージポンプ３２は、自己のＵＰ端子に位相比較器３１からのＵＰ信号Ｓ３１ａを入力し、自己のＤＯＷＮ端子にＯＲ回路５０１からの出力信号Ｓ５０１が入力し、入力したＵＰ信号および出力信号Ｓ５０１に応じて誤差調整信号Ｓ３２を出力する。
【００９３】
＜動作＞
《通常動作時》
ＰＬＬ回路全体が正常に動作している場合における図８に示したＯＲ回路５０１の動作について説明する。
【００９４】
位相比較器３１は、分周クロックｆ３４と基準クロックｆｒｅｆとの位相差に応じて、ＵＰ信号Ｓ３１ａをチャージポンプ３２のＵＰ端子に出力し、または、ＤＯＷＮ信号３１ｂをＯＲ回路５０１の入力端子に出力する。
【００９５】
ＯＲ回路５０１は、位相比較器３１からのＤＯＷＮ信号Ｓ３１ｂを入力すると、出力信号Ｓ５０１をチャージポンプ３２のＤＯＷＮ端子に出力する。
【００９６】
チャージポンプ３２は、位相比較器３１からのＵＰ信号Ｓ３１ａを入力すると正極性の誤差信号Ｓ３２をループフィルタ３３に出力し、ＯＲ回路５０１からの出力信号Ｓ５０１を入力すると、負極性の誤差調整信号Ｓ３２をループフィルタ３３に出力する。
【００９７】
《異常検出時》
次に、第３の実施形態と同様に、電圧制御型発振器１１が異常状態になり異常検出器１３から異常検出信号Ｓ１３が出力された場合における図８に示したＯＲ回路５０１の動作について説明する。
【００９８】
異常状態のとき、位相検出器３１は、ＵＰ信号Ｓ３１ａをチャージポンプ３２のＵＰ端子に出力している。チャージポンプ３２は、ＵＰ信号Ｓ３１ａを入力しているので、誤差調整信号Ｓ３２の電圧はますます大きくなる。例えば、誤差調整信号Ｓ３２の電圧は、「＋３Ｖ」を示す。
【００９９】
ここで、ＯＲ回路５０１は、異常検出器１３からの異常検出信号Ｓ１３を入力すると、チャージポンプ（ＣＰ）３２のＤＯＷＮ端子に出力信号Ｓ５０１を出力する。
【０１００】
チャージポンプ３１は、ＯＲ回路５０１より出力信号Ｓ５０１が入力されるので、誤差調整信号Ｓ３２の電圧は、出力信号Ｓ５０１に応じて出力される負極性の誤差調整信号Ｓ３２の影響を受け、小さくなる。例えば、誤差調整信号Ｓ３２の電圧は、「＋３Ｖ」から「＋１Ｖ」になる。
【０１０１】
次に、ループフィルタ３１は、電圧が低下した誤差調整信号Ｓ３２に応じて、電圧制御型発振器１１およびミラー回路１４に出力している制御信号Ｖｃｎｔ１の電圧を低下させる。
【０１０２】
＜効果＞
以上のように、異常検出器１３が異常状態を検出すると発振回路１の電圧制御型発振器１１に入力される制御電信号Ｖｃｎｔ１の電圧が低下されることによって、電圧制御型発振器１１は動作限界にならず、正常に動作することができる。これにより、ＰＬＬ回路の動作を正常に復帰させることができる。
【０１０３】
なお、本実施形態では、図８に示したＯＲ回路５０１を図６に示したＰＬＬ回路３に付加したが、図７に示したＰＬＬ回路に付加した場合も同様の効果を得ることができる。以下、これと同じである。
【０１０４】
（第６の実施形態）
＜全体構成＞
この発明の第６の実施形態によるＰＬＬ回路は、図６に示したＰＬＬ回路に加えて図９に示すノードＮ６０１，第２のノードＮ６０２，スイッチ素子６０３，および定電流源６０４をさらに備える。また、チャージポンプ３２は、ノードＮ６０１と、定電流源６０１ａ，６０１ｂと、スイッチ素子６０２ａ，６０２ｂとを含む。定電流源６０１ａは電源ノードＶＤＤとスイッチ素子６０２ａとの間に接続され、スイッチ素子６０２ａは定電流源６０１ａとノードＮ６０１との間に接続される。スイッチ素子６０２ｂはノードＮ６０１と定電流源６０１ｂとの間に接続され、定電流源６０１ｂはスイッチ素子６０２ｂと接地ノードとの間に接続される。ノードＮ６０２はノードＮ６０１とループフィルタ３３との間に存在する。スイッチ素子６０３はノード６０２と定電流源６０４との間に接続され、定電流源６０４はスイッチ素子６０３と接地ノードとの間に接続される。その他の構成は、図６と同様である。スイッチ素子６０２ａ，６０２ｂ，６０３の各々は、信号（ＵＰ信号３１ａ，ＤＯＷＮ信号Ｓ３１ｂ，異常検出信号Ｓ１３）を入力すると「ＯＮ」になりその他の場合では「ＯＦＦ」になる。
【０１０５】
＜動作＞
《通常動作時》
ＰＬＬ回路全体が正常に動作している場合における図９に示したチャージポンプ３２の動作について説明する。
【０１０６】
チャージポンプ３２に位相比較器３１からのＵＰ信号Ｓ３１ａが入力されるとスイッチ素子６０２ａが「ＯＮ」になり、ノードＮ６０１は、電源ノードＶＤＤから定電流源６０１ａを介して正電圧が印加される。これにより、ノードＮ６０１に印加された正電圧が正極性の誤差調整信号Ｓ３２としてノードＮ６０２を介してループフィルタ３３に出力される。
【０１０７】
チャージポンプ３２に位相比較器３１からのＤＯＷＮ信号Ｓ３１ｂが入力されるとスイッチ素子６０２ｂが「ＯＮ」になり、ノードＮ６０１は、接地ノードから定電流源６０１ｂを介して負電圧が印加される。これにより、ノードＮ６０１に印加された負電圧が負極性の誤差調整信号Ｓ３２としてノードＮ６０２を介してループフィルタ３３に出力される。
【０１０８】
《異常状態時》
次に、第３の実施形態と同様に、電圧制御型発振器１１が停止し異常検出器１３から異常検出信号Ｓ１３が出力された場合における図９に示したチャージポンプ３２およびスイッチ素子６０３の動作について説明する。
【０１０９】
異常状態のとき、位相検出器３１は、ＵＰ信号Ｓ３１ａをチャージポンプ３２に出力している。チャージポンプ３２は、ＵＰ信号Ｓ３１ａを入力しているので、電源ノードＶＤＤから定電流源６０１ａおよびスイッチ素子６０２ｂを介してノードＮ６０１に正電圧が印加される。ノードＮ６０１の電位が上昇することによって、ノードＮ６０１より出力さる誤差調整信号Ｓ３２の電圧は大きくなる。例えば、ノードＮ６０１の電圧（誤差調整信号Ｓ３２の電圧）は、「＋３Ｖ」を示す。
【０１１０】
ここで、スイッチ素子６０３が異常検出器１３からの異常検出信号Ｓ１３を入力するとスイッチ素子６０３は「ＯＮ」になり、ノードＮ６０２は、接地ノードより定電流源６０４およびスイッチ素子６０３を介して負電圧が印加される。ノードＮ６０３に負電位が印加されることによって、ノードＮ６０１より出力される誤差調整信号Ｓ３２の電圧は、ノードＮ６０２による電圧降下の影響を受けて、低くなる。例えば、ノードＮ６０２における誤差調整信号Ｓ３２の電圧は、「＋３Ｖ」から「＋１Ｖ」になる。
【０１１１】
次に、ループフィルタ３１は、電圧が低下した誤差調整信号Ｓ３２に応じて、電圧制御型発振器１１およびミラー回路１４に出力している制御信号Ｖｃｎｔ１の電圧を低下させる。
【０１１２】
＜効果＞
以上のように、異常検出器１３が異常状態を検出すると発振回路１の電圧制御型発振器１１に入力される制御信号Ｖｃｎｔ１の電圧が低下されることによって、電圧制御型発振器１１は動作限界にならず、正常に動作することができる。これにより、ＰＬＬ回路の動作を正常に復帰させることができる。
【０１１３】
また、ＰＬＬ回路において位相ロック動作に関わらない回路が付加されると、その回路が有する容量負荷はＰＬＬ回路の位相ロック動作（通常動作）の性能に影響が及ぼす。ＰＬＬ回路のうち高速に動作する部分に回路が付加されるほど、その回路の容量負荷がＰＬＬ回路の位相ロック動作に及ぼす影響が大きくなる。チャージポンプ３２は、位相比較器３１と比較すると、高速で動作していない。よって、第６の実施形態と比較すると、本実施形態の方がＰＬＬ回路に及ぼす影響は少ない。
【０１１４】
（第７の実施形態）
＜全体構成＞
この発明の第７の実施形態によるＰＬＬ回路は、図６に示したＰＬＬ回路３に加えて図１０に示すノードＮ７０３と、スイッチ素子７０３をさらに備える。また、ループフィルタ３３は、抵抗７０１，ノードＮ７０２，および容量負荷７０２を含む。抵抗７０１はチャージポンプ３４とノードＮ７０３との間に接続され、容量負荷７０２は、ノードＮ７０２と接地ノードとの間に接続される。ノードＮ７０３は、抵抗７０１とノードＮ７０２との間に接続される。スイッチ素子７０３は、異常検出信号Ｓ１３を入力すると「ＯＮ」になりその他の場合では「ＯＦＦ」になる。
【０１１５】
＜動作＞
《通常動作時》
ＰＬＬ回路全体が正常に動作している場合における図１０に示したループフィルタ３３の動作について説明する。
【０１１６】
ループフィルタ３３は、チャージポンプ３２からの誤差調整信号Ｓ３２の電圧を抵抗７０１および容量負荷７０２によって緩やかにする。
【０１１７】
次に、ループフィルタ３３は、ノードＮ７０２において平滑にした誤差調整信号Ｓ３２と現在出力している制御電圧Ｖｃｎｔ１を合成して、その合成した信号を新たな制御信号Ｖｃｎｔ１として電圧制御型発振器１１およびミラー回路１４に出力する。
【０１１８】
《異常検出時》
次に、第３の実施形態と同様に、電圧制御型発振器１１が異常状態になり異常検出器１３から異常検出信号Ｓ１３が出力された場合における図１０に示したループフィルタ３３の動作について説明する。
【０１１９】
異常状態のとき、チャージポンプ３２からの誤差調整信号Ｓ３２の電圧は大きくなっているので、ループフィルタ３３より出力される制御信号Ｖｃｎｔ１の電圧は大きい。
【０１２０】
ここで、スイッチ素子７０３が異常検出器１３からの異常検出信号Ｓ１３を入力するとスイッチ素子７０３は「ＯＮ」になり、ノードＮ７０３は、接地ノードより接地電圧が印加される。ノードＮ７０３に接地電圧が印加されることによって、ノードＮ７０３における誤差調整信号Ｓ３２の電圧は、ノードＮ７０３による電圧降下の影響を受けて、低くなる。
【０１２１】
次に、電圧が低くなった誤差調整信号Ｓ３２は、ノードＮ７０２において制御信号Ｖｃｎｔ１と合成され、新たな制御信号Ｖｃｎｔ１として電圧制御型発振器１１およびミラー回路１４に出力される。
【０１２２】
＜効果＞
以上のように、異常検出器１３が異常状態を検出すると発振回路１の電圧制御型発振器１１に入力される制御電圧Ｖｃｎｔ１の電圧が低下されることによって、電圧制御型発振器１１は動作限界にならず、正常に動作することができる。これにより、ＰＬＬ回路の動作を正常に復帰させることができる。
【０１２３】
また、ループフィルタ３３は、位相比較器３１およびチャージポンプ３２と比較すると、高速で動作していない。よって、第６および第７の実施形態と比較すると、本実施形態の方がＰＬＬ回路の位相ロック処理に及ぼす影響は少ない。
【０１２４】
（第８の実施形態）
異常状態時、異常状態検出器１３は異常状態検出信号Ｓ１３を出力するが、この信号Ｓ１３が出力されている期間があまりにも短すぎると、図８に示されたＯＲ回路５０１のように異常検出信号Ｓ１３を利用して動作する回路は、反応しきれず制御信号Ｖｃｎｔ１の電圧を下げる動作を正常に行うことができない場合がある。
【０１２５】
＜全体構成＞
この発明の第８の実施形態によるＰＬＬ回路の全体構成を図１１に示す。このＰＬＬ回路は、図６に示したＰＬＬ回路３に加えて、カウンタ８１をさらに備える。カウンタ８１は、異常検出器１３によって出力された異常検出信号Ｓ１３入力し、制御信号Ｖｃｎｔ１の電圧を下げる動作を行う回路（位相比較器３１，チャージポンプ３２，ループフィルタ３３）に対して出力信号Ｓ８１を所定の期間出力し続ける。
【０１２６】
＜動作＞
図１１に示したＰＬＬ回路による動作について説明する。
【０１２７】
電圧制御型発振器１１の動作が停止すると、異常検出器１３は、異常検出信号Ｓ１３をカウンタ８１に出力する。
【０１２８】
次に、カウンタ８１は、異常検出器１３によって出力されると、任意のクロックに同期してカウントを開始する。
【０１２９】
次に、カウンタ８１は、図８に示されたＯＲ回路５０１のように異常検出信号Ｓ１３を利用して動作する回路に対して、カウント値が所定の値になるまで出力信号Ｓ８１を出力し続ける。
【０１３０】
次に、図８に示されたＯＲ回路５０１のように異常検出信号Ｓ１３を利用して動作する回路は、出力信号Ｓ８１に応じて動作する。
【０１３１】
＜効果＞
以上のように、カウンタ８１によって出力信号が所定の期間出力し続けられていることにより、例えば図８に示されたＯＲ回路５０１が電圧制御型発振器１１より出力されるクロックｆ１の周波数を下げる操作を確実に行うことができる。このように、異常検出信号Ｓ１３の出力期間を延長した出力信号Ｓ８１が入力されることにより、ＰＬＬ回路の動作を確実に正常に復帰させることができる。
【０１３２】
なお、本実施形態では、出力信号Ｓ８１を出力する回路として図８に示したＯＲ回路５０１を例として挙げたが、図９に示したスイッチ素子６０３または図１０に示したスイッチ素子７０３でも同様の効果を得ることができる。
【０１３３】
（第９の実施形態）
ＰＬＬ回路に含まれる位相比較器３１，チャージポンプ３２，ループフィルタ３３，電圧制御型発振器１１，および分周回路３４は、一般的に、消費電力を削減するために待機時には動作停止信号Ｓｐが入力されて動作を停止する構成になっている。
【０１３４】
＜全体構成＞
この発明の第９の実施形態によるＰＬＬ回路の全体構成を図１２に示す。このＰＬＬ回路は、図６に示したＰＬＬ回路３に加えて、フリップフロップ９１と、ＡＮＤ回路９２と、ＯＲ回路９３〜９７とを備える。ＡＮＤ回路９２は、２つの入力端子と１つの出力端子を有し、一方の入力端子に異常検出器１３からの異常検出信号Ｓ１３を入力しもう一方の入力端子にフリップフロップ９１からの反転出力信号９１を入力する。ＯＲ回路９３〜９７の各々は、ＯＲ回路５０１と同様の構成であり、一方の入力端子に動作停止信号Ｓｐを待機時に入力しもう一方の入力端子にＡＮＤ回路９２からの出力信号Ｓ９２を入力する。フリップフロップ９１は、フリップフロップ１３２と同様に、クロック入力端子ＣＫに入力された任意のクロックｆｘの立ち上がりに同期して、信号入力端子Ｄに入力している異常検出信号Ｓ１３の論理値を記憶し、その論理値を反転したものを反転出力信号Ｓ９１としてＡＮＤ回路９２の入力端子の一方に出力する。ＡＮＤ回路９２は、異常検出器１３より出力される異常検出信号Ｓ１３およびフリップフロップ９１より出力される出力信号Ｓ９１のうち両方が入力されると、出力信号Ｓ９２を出力する。また、位相比較器３１，チャージポンプ３２，ループフィルタ３３，電圧制御型発振器１１，および分周回路３４は、ＯＲ回路９３，９４，９５，９６，９７の出力端子と接続されている。ＯＲ回路９３〜９７は、ＡＮＤ回路からの出力信号Ｓ９２および動作停止信号Ｓｐのうち少なくとも１つを入力すると、各々が接続しているブロックの動作を停止させる。
【０１３５】
＜動作＞
図１２に示したＰＬＬ回路による動作について図１３（タイミングチャート）を参照しつつ説明する。
【０１３６】
時刻ｔ１において、電圧制御型発振器１１の動作が停止すると、異常検出器１３は、異常検出信号Ｓ１３をフリップフロップ９１の信号入力端子ＤおよびＡＮＤ回路９２の入力端子に出力する。このとき、ＡＮＤ回路は、異常検出器からの異常検出信号Ｓ１３およびフリップフロップ９２からの反転出力信号Ｓ９１のうち両方を入力しているので、出力信号Ｓ９２をＯＲ回路９３〜９７に出力する。
【０１３７】
ＯＲ回路９３〜９７の各々は、出力信号Ｓ９２を入力したので、自己の出力端子より各々が接続しているブロック（位相比較器３１，チャージポンプ３２，ループフィルタ３３，電圧制御型発振器１１，分周回路３４）の動作を停止させるために信号を出力し、位相比較器３１，チャージポンプ３２，ループフィルタ３３，電圧制御型発振器１１，分周回路３４の各々はその信号を受けて動作を停止する。
【０１３８】
時刻ｔ２において、フリップフロップ９１は、クロック入力端子ＣＫに入力された任意のクロックｆｘの立ち上がりに同期して、自己の反転出力端子ＮＱからの反転出力信号Ｓ９１の出力を停止する。このとき、ＡＮＤ回路は、異常検出器１３からの異常検出信号Ｓ１３しか入力していないので、出力信号Ｓ９２の出力を停止する。
【０１３９】
ＯＲ回路９３〜９７の各々は、入力している出力信号Ｓ９２が停止したので、自己の出力端子より各々が接続しているブロック（位相比較器３１，チャージポンプ３２，ループフィルタ３３，電圧制御型発振器１１，分周回路３４）の動作を停止させる出力信号の出力を停止し、位相比較器３１，チャージポンプ３２，ループフィルタ３３，電圧制御型発振器１１，分周回路３４の各々は動作を開始する。
【０１４０】
時刻ｔ３において、ＰＬＬ回路が正常動作に復帰すると、異常検出器１３は、異常検出信号Ｓ１３の出力を停止する。
【０１４１】
＜効果＞
以上のように、異常検出器１３によって異常が検出されたときに、一旦ＰＬＬ回路全体を停止させることにより、ＰＬＬ回路により正常な動作を再び行うことができる。
【産業上の利用可能性】
【０１４２】
本発明はシステムLSIなどに必要なマスタークロックを生成するための発振回路やＰＬＬ回路等として有用である。特に、他に基準クロックなどがないシステムや、システム起動時において一番最初に動作する必要があるメインクロック生成用のＰＬＬ回路等として有効である。
【図面の簡単な説明】
【０１４３】
【図１】この発明の第１の実施形態による発振回路の全体構成を示すブロック図である。
【図２】電圧制御型発振器の出力周波数特性を示すグラフである。
【図３】図１に示された異常検出器の内部構成を示す回路図である。
【図４】異常検出器の動作を示すタイミングチャートである。
【図５】この発明の第２の実施形態による発振回路の全体構成を示すブロック図である。
【図６】この発明の第３の実施形態によるＰＬＬ回路の全体構成を示すブロック図である。
【図７】この発明の第４の実施形態によるＰＬＬ回路の全体構成を示すブロック図である。
【図８】この発明の第５の実施形態によるＰＬＬ回路における位相比較器３１に付加されるＯＲ回路５０１の接続関係を示すブロック図である。
【図９】この発明の第６の実施形態によるＰＬＬ回路におけるチャージポンプ３２に付加されるスイッチ素子６０３の接続関係を示すブロック図である。
【図１０】この発明の第７の実施形態によるＰＬＬ回路におけるループフィルタ３３に付加されるスイッチ素子７０３の接続関係を示すブロック図である。
【図１１】この発明の第８の実施形態によるＰＬＬ回路の全体構成を示すブロック図である。
【図１２】この発明の第９の実施形態によるＰＬＬ回路の全体構成を示すブロック図である。
【図１３】図１２に示したフリップフロップ９１およびＡＮＤ回路９２の動作を示すタイミングチャートである。
【図１４】従来の技術によるＰＬＬ回路の全体構成を示すブロック図である。
【図１５】電圧制御型発振器の出力周波数特性を示すグラフである。
【符号の説明】
【０１４４】
１，２    発振回路
３，４    ＰＬＬ回路
１１，１２，２１    電圧制御型発振器
１３    異常検出器
１４    ミラー回路
１３１，１３２，１３３，１３４，９１    フリップフロップ
９２    ＡＮＤ回路
３１    位相比較器
３２    チャージポンプ
３３    ループフィルタ
３４    分周回路
ＶＤＤ    電源ノード
５０１，９３，９４，９５，９６，９７    ＯＲ回路
６０１ａ，６０１ｂ，６０４    定電流源
６０２ａ，６０２ｂ，６０３，７０３    スイッチ素子
Ｎ６０１，Ｎ６０２，Ｎ７０２，Ｎ７０３    ノード
７０１    抵抗
７０２    コンデンサ
８１    カウンタ
９２    ＡＮＤ回路
ｆ１，ｆ２，ｆ３４，ｆｘ    クロック
ｆｒｅｆ    基準クロック
Ｖｃｎｔ１，Ｖｃｎｔ２    制御信号
Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｓ５０１，Ｓ８１，Ｓ９１，Ｓ９２    出力信号
ＮＱ１，ＮＱ２    反転出力信号
Ｓ１３    異常検出信号
Ｓ３１ａ    ＵＰ信号
Ｓ３１ｂ    ＤＯＷＮ信号
Ｓ３２    誤差調整信号
Ｓｐ    動作停止信号
【図１】
2005252535.tif 000003
【図２】
2005252535.tif 000004
【図３】
2005252535.tif 000005
【図４】
2005252535.tif 000006
【図５】
2005252535.tif 000007
【図６】
2005252535.tif 000008
【図７】
2005252535.tif 000009
【図８】
2005252535.tif 000010
【図９】
2005252535.tif 000011
【図１０】
2005252535.tif 000012
【図１１】
2005252535.tif 000013
【図１２】
2005252535.tif 000014
【図１３】
2005252535.tif 000015
【図１４】
2005252535.tif 000016
【図１５】
2005252535.tif 000017