(57)【要約】【課題】従来のマザーボード内に方向性結合器を内蔵させるメモリシステムでは、マザーボードの層数の増大、並びに結合配線長に伴うモジュール間隔の広がりという問題があり、多モジュールシステムでの高密度実装が課題であった。【解決手段】高誘電体材料を用いて方向性結合器部分を別部品化して、その部品をマザーボードに実装する。具体的には、４端子型カップラー（要終端抵抗）、３端子型カップラー（終端抵抗不要、信号振幅半分）、近端ループ３端子型カップラー（終端抵抗不要、信号振幅変化無し）、遠端ループ３端子型カップラー（終端抵抗不要、カプラサイズ半分、信号振幅半分）、のいずれかの特徴を持つカップラーを実現して、方向性結合バスシステムでメモリモジュールを高密度実装可能にする。【選択図】  図３
2005025486.tif 000002
【特許請求の範囲】
【請求項１】
メモリコントローラと、メモリモジュールを有し、複数の信号端子を有するコネクタと、前記メモリコントローラと前記コネクタとを接続する半導体装置であって、
主結合線路と副結合線路から成る方向性結合器と、前記メモリコントローラから出力される第１の信号を入力する第１の端子と、前記第１の信号を出力する第２の端子と、前記第１の信号を前記方向性結合器により前記主結合線路から前記副結合線路へ伝播された第２の信号を前記メモリモジュールへ出力する第３の端子と、副結合線路を終端するための第４の端子を有することを特徴とする半導体装置。
【請求項２】
メモリコントローラと、メモリモジュールを有し、複数の信号端子を有するコネクタと、前記メモリコントローラと前記コネクタとを接続する半導体装置であって、
主結合線路と副結合線路から成る方向性結合器と、前記メモリコントローラから出力される第１の信号を入力する第１の端子と、前記第１の信号を出力する第２の端子と、前記第１の信号を前記方向性結合器により前記主結合線路から前記副結合線路へ伝播された第２の信号を前記メモリモジュールへ出力する第３の端子とを有し、
前記副結合線路の２つの線路端のうち、第３の端子に接続されていない線路端は開放状態にあることを特徴とする半導体装置。
【請求項３】
メモリコントローラと、メモリモジュールを有し、複数の信号端子を有するコネクタと、前記メモリコントローラと前記コネクタとを接続する半導体装置であって、
２本の主結合線路と１本の副結合線路から成る方向性結合器と、前記メモリコントローラから出力される第１の信号を入力する第１の端子と、前記第１の信号を出力する第２の端子と、前記第１の信号を前記方向性結合器により前記主結合線路から前記副結合線路へ伝播された第２の信号を前記メモリモジュールへ出力する第３の端子とを有し、
前記２本の主結合線路と１本の副結合線路は同形状で平行に配線されており、前記第１の主結合線路と前記副結合線路の結合係数は、前記第２の主結合線路と前記副結合線路の結合係数と等しく、
前記第１の主結合線路の一端が第１の端子と接続され、前記第２の主結合線路の一端が第２の端子と接続され、前記第１の主結合線路と前記第２の主結合線路のそれぞれの残りの一端が互いに接続され、前記第１の端子と前記第２の端子が方向性結合器の同じ側に配置され、前記副結合線路の一端が前記第３の端子に接続され、前記副結合線路の残りの一端は開放状態にあり、前記第３の端子に接続された端が前記第１の主結合線路と前記第２の主結合線路の接続端と同じ側に位置することを特徴とする半導体装置。
【請求項４】
メモリコントローラと、メモリモジュールを有し、複数の信号端子を有するコネクタと、前記メモリコントローラと前記コネクタとを接続する半導体装置であって、
２本の主結合線路と１本の副結合線路から成る方向性結合器と、前記メモリコントローラから出力される第１の信号を入力する第１の端子と、前記第１の信号を出力する第２の端子と、前記第１の信号を前記方向性結合器により前記主結合線路から前記副結合線路へ伝播された第２の信号を前記メモリモジュールへ出力する第３の端子とを有し、
前記２本の主結合線路と１本の副結合線路は同形状で平行に配線されており、前記第１の主結合線路と前記副結合線路の結合係数は、前記第２の主結合線路と前記副結合線路の結合係数と等しく、
前記第１の主結合線路の一端が第１の端子と接続され、前記第２の主結合線路の一端が第２の端子と接続され、前記第１の主結合線路と前記第２の主結合線路のそれぞれの残りの一端が互いに接続され、前記第１の端子と前記第２の端子が方向性結合器の同じ側に配置され、前記副結合線路の一端が前記第３の端子に接続され、前記副結合線路の残りの一端は開放状態にあり、前記第３の端子に接続された端が前記第１の端子及び前記第２の端子と同じ側に位置することを特徴とする半導体装置。
【請求項５】
請求項１ないし４いずれかに記載の半導体装置であって、
半導体装置に含まれる主結合線路と副結合線路を折り返し、異なる層に結合線路を配線することを特徴とする半導体装置。
【請求項６】
請求項１ないし５いずれかに記載の半導体装置であって、
半導体装置に含まれる主結合線路と副結合線路の配線層に対して、マザーボードへの実装面を垂直にするように端子を配置することを特徴とする半導体装置。
【請求項７】
請求項１ないし６いずれかに記載の半導体装置であって、
主結合線路と副結合線路で構成される結合配線を複数有し、
前記複数の結合配線においてコネクタへと接続される該結合配線の第３の端子の間隔が該コネクタの信号用端子の端子間隔とほぼ等しくなる構成であることを特徴とする半導体装置。
【請求項８】
請求項７の半導体装置であって、
隣接する複数の結合配線を信号進行方向に対して逆向きの配線構造で交互に配置し、該結合配線のそれぞれの第１の端子及び第２の端子が、前記半導体装置の向かい合う面に交互に配置されることを特徴とする半導体装置。
【請求項９】
請求項７の半導体装置であって、
該半導体装置内に進行方向に対して２つの結合配線を並べて、前記半導体装置の向かい合う面に該結合配線が有する３つの端子をそれぞれの面に配置し、それぞれの結合配線を別の層に配置することを特徴とする半導体装置。
【請求項１０】
請求項１ないし９いずれかに記載の半導体装置であって、
メモリコントローラと、メモリモジュールを有し、複数の信号端子を有するコネクタと、前記メモリコントローラと前記コネクタとを接続する前記半導体装置を用いて、メモリコントローラとメモリ間で信号転送を行うことを特徴とするバスシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は情報処理装置においてマルチプロセッサやメモリ等の素子間での信号伝送のための技術に関し、特に、複数メモリモジュールとメモリコントローラを接続するバスとこれらを用いるシステムに関する。
【０００２】
【従来の技術】
高速データ転送のためのバス配線技術、及びマザーボードの層構成として特許文献１および特許文献２があった（以下、非接触バスシステムと呼ぶ）。この配線技術を図２に示す。この技術ではメモリにデータを転送するための方向性結合配線を、図２中Ｃ１のようにマザーボード内部に構成している。
【０００３】
この技術ではマザーボード内に方向性結合配線を構成するため、マザーボードの層数は６層（表裏信号層（２）＋電源・グランド層（２）＋内層信号層（２））以上となり、また結合配線長によりモジュール間隔が制限されていた。
【０００４】
また、マザーボード内の結合配線長を半分にする方法として、特許文献３の進行・反射波を用いた方向性結合式バスがあった。特許文献３の発明の構成図を図１６に示す。この発明では、メモリコントローラからのメインラインの遠端を開放とし、メインライン６−２を結合配線５−１、５−２で挟んだ構造となっており、結合配線の先にはメモリモジュールがそれぞれ接続されている。メインライン６−２上の信号とその反射波が作り出すクロストーク信号の重畳により、２倍の振幅を持つクロストーク信号が８−１，８−２の両メモリに転送される。これにより２モジュールシステムで結合配線長を半分にしていた。
【０００５】
【特許文献１】
米国特許第５６３８４０２号明細書
【特許文献２】
特開２００１−０２７９１８号公報
【特許文献３】
米国特許出願公開第２００２００１８５２６号明細書
【０００６】
【発明が解決しようとする課題】
しかしながら、特許文献１〜３のマザーボード内に方向性結合器を構成する信号伝送システムでは、多モジュールを要するシステムにおいて、モジュールの高密度実装を実現する上で、以下の課題があった。
（１）モジュール数増加による結合配線増加に伴うマザーボードの層数増大
（２）マザーボード上の信号伝送線路（メインライン）において、結合配線長（数十ｍｍ）相当の配線を各モジュール毎にマザーボード内に挿入する必要があるため、モジュール間隔が広くなる。
【０００７】
まとめると、第１の課題はマザーボードの層数の増加、第２の課題は結合配線長によるモジュール間隔の大きさである。
【０００８】
【課題を解決するための手段】
上記課題を解決するため、方向性結合器を別部品化してマザーボード上に実装する。部品化方向性結合器の誘電体部分は、高誘電体材料（εｒ＞１０）で形成し、従来のマザーボードの比誘電率（εｒ〜４）に比べて誘電率による波形短縮効果が大きいため、短い信号配線長で済む。さらに、マザーボードの外側（基板表面又は裏面）に実装できるため、基板層数４層（表裏信号層＋電源・グランド層）でシステムを実現できる。これは、課題１と課題２を同時に解決する。具体的な部品化方向性結合器（カップラー）の部品構成手段には以下の第１〜第４の手段がある。
【０００９】
まず、第１の手段として、基本となるカップラーの部品内配線構成を説明する。
【００１０】
図１４に第１の手段で実現するカップラー（４端子型カップラー）の構成を示す。これはマザーボード内で構成されていた方向性結合器部分をそのまま部品化して取り出した構成である。全部で４つの端子から構成され、端子１，端子２はマザーボードのメインラインに接続され、端子３はメモリモジュールへ、端子４は副結合線路の終端抵抗へと接続される。
【００１１】
第２の手段は、第１の手段のカップラーの端子を１つ減らし、マザーボード上に終端抵抗を必要なくした構成である。終端抵抗を必要としない分、第１の手段より実装密度を上げられる。第１の手段のカップラーが有する４つの端子のうち結合配線の終端用端子（図１４中端子４）を無くし結合配線の一端を開放状態にし、メモリ側のターミネーションを整合終端させることで、メモリとカップラー間の多重反射を抑止しつつ、カップラーの終端抵抗を必要としない高密度実装可能な非接触バスシステムを提供できる。この方法によるカップラー（３端子型カップラー）の構成図を図１５（ａ）に示す。ただし、この方法では、終端抵抗を用いる第１の手段に比べて、メモリが受ける信号振幅が半分になる短所がある。なぜならば、第１の手段ではメモリの入力インピーダンスをＨｉｇｈ−Ｚとできたため、入力の信号振幅を反射波と合わせて倍にできたが、本手段ではメモリ側は整合終端させるため反射波を使えず等倍の入力信号となるからである。
【００１２】
第３の手段として、第２の手段を改良して終端抵抗無しに第１の手段と同レベルの信号振幅が得られるカップラーの構成を説明する。この方法によるカップラーの構成図を図１５（ｂ）に示す。
【００１３】
カップラーが有する４つの端子のうち図１４中端子３を開放状態にし、従来終端用端子としていた端子４をメモリへの信号伝送用端子とする。さらに、カップラー内のメインラインをこの端子４で折り返してループを作り、ちょうど結合配線を挟むようにメインラインを構成する。この方法では、結合配線の開放端で生じる反射波を積極的に利用することでクロストーク信号を反射波と重畳させて第２の手段の倍の振幅を持つ信号を生成させることができる。そのため、メモリ側のターミネーションを整合しても、従来システムと同じレベルの信号振幅が得られる上、カップラーの終端抵抗を必要としない高密度実装可能な非接触バスシステムを提供できる。
【００１４】
第４の手段として、反射波を利用することで、結合配線長を短くし、更なる小型化が実現されるカップラーの構成を示す。この方法によるカップラーの構成図を図１５（ｃ）に示す。
【００１５】
４端子型カップラーが有する４つの端子のうち図１４中端子４を開放状態にする。さらに、カップラー内のメインラインをこの開放端で折り返してループを作り、ちょうど結合配線を挟むようにメインラインを構成する。この方法では、結合配線の開放端で生じる反射波を積極的に利用することで、結合配線長Ｌにより生じるクロストーク信号のパルス幅に対して２倍のパルス幅を持つ信号を生成させることができる。そのため、終端抵抗無しで第２の手段のカップラーに比べて半分の長さの素子で必要なパルス幅を実現することができる。ただし、この方法では、第２の手段と同様に終端抵抗を用いる従来システムに比べて、メモリが受ける信号振幅が半分になる短所がある。まとめると、第４の手段ではカップラーの終端抵抗を必要としない他、従来の半分の長さのカップラーで済むため、最も高密度実装可能な非接触バスシステムを提供できる。
【００１６】
【発明の実施の形態】
第１の実施の形態を図１，図１４を用いて説明する。本実施例は、図２に示す従来技術のマザーボード内に内蔵されていた結合配線部分を、図１４に示すように４端子型の結合素子部品として実現した物である。
【００１７】
図１４を元に本カップラーの配線構成を説明する。端子１から端子２へと信号が通過する際に端子３にクロストーク信号が生成される。端子４はマザーボード上の終端抵抗に接続される。このカップラーを用いたシステムを図１に示す。１２−１，１２−２がカップラーであり、メモリコントローラ２から終端抵抗Ｒｔｔまで接続される信号配線（メインライン）６−１に対して、モジュールの個数分カップラーが縦続接続される。メインラインには図１４（ａ）中端子１と端子２を接続し、残った端子３をメモリモジュールへの配線に接続する。（なお、本図をはじめとして実施例の図では基板裏面におけるカップラー実装の図のみを記述するが、表面にも同様にカップラーが実装され、ＤＩＭＭの両面のメモリに信号を伝送できる仕組みとなっている。図面では簡単のため、マザーボード片面実装のみ記述し、マザーボード他面の実装は省略している。また、メモリモジュール数が図面より少なくとも多くとも問題でないことは言うまでもない。）メモリモジュールへの配線はコネクタ３−１，３−２を介してモジュール４−１，４−２へと接続され、最終的にメモリ８−１，８−３に到達する。このような配線接続により、メインラインを通過する信号によって、方向性結合器を介してカップラーの端子３にクロストーク信号が生成され、メモリへと信号伝送がなされることとなる。これは、メモリコントローラから各メモリへと信号を伝送する、いわゆる書き込み（Ｗｒｉｔｅ）動作に相当する。また、逆にメモリよりメモリコントローラへと信号を伝送するときは、カップラーの端子３にメモリより信号を伝送することにより端子１側にクロストーク信号が発生し、メモリコントローラへと信号が伝わる。これは、いわゆる読み込み（Ｒｅａｄ）動作に相当する。
【００１８】
第２の実施の形態を図３，図１５（ａ）を用いて説明する。本実施例は、図１４に示す第１の実施例のカップラーの終端抵抗用端子４を取り除いた構成であり、図１５（ａ）にその構成（断面図）を示す。端子１から端子２へと信号が通過する際に端子３にクロストーク信号が生成される。このカップラーを用いたシステムを図３に示す。９−１，９−２がカップラーであり、メモリコントローラ２から終端抵抗Ｒｔｔまで接続される信号配線（メインライン）６−１に対して、モジュールの個数分カップラーが縦続接続される。メインラインには図１５（ａ）中端子１と端子２を接続し、残った端子３をメモリモジュールへの配線に接続する。メモリモジュールへの配線はコネクタ３−１，３−２を介してモジュール４−１，４−２へと接続され、最終的にメモリ８−１，８−２に到達する。このような配線接続により、メインラインを通過する信号によって、方向性結合器を介してカップラーの端子３にクロストーク信号が生成され、メモリへと信号伝送がなされることとなる。これは、メモリコントローラから各メモリへと信号を伝送する、いわゆる書き込み（Ｗｒｉｔｅ）動作に相当する。また、逆にメモリよりメモリコントローラへと信号を伝送するときは、カップラーの端子３にメモリより信号を伝送することにより端子１側にクロストーク信号が発生し、メモリコントローラへと信号が伝わる。これは、いわゆる読み込み（Ｒｅａｄ）動作に相当する。
【００１９】
第１の実施例との違いは、カップラーの結合配線（カップラー内のメインラインに接続されない方の配線）が終端抵抗に接続されない点であり、この結果カップラーの端子減少（１信号あたり４つから３つへ）、及びマザーボード上の終端抵抗実装エリアが必要なくなっている。この結果、第１の実施例と比べて本実施形態では高密度実装が可能となっている。
【００２０】
実際のマザーボードレイアウト設計例を図６，図７を用いて説明する。図６は第１の実施例、図７は実施例２を適用した場合である。このマザーボードレイアウトでは、モジュールはＤＩＭＭを想定しており、ＤＩＭＭのｂａｃｋ  ｓｉｄｅ（ＤＩＭＭボード裏面、すなわち実装時メインライン終端抵抗側の面）信号用のカップラーをマザーボード表層、ＤＩＭＭのｆｏｒｗａｒｄ  ｓｉｄｅ（ＤＩＭＭボード表面、すなわち実装時メモリコントローラ側の面）信号用のカップラーをマザーボード裏層に実装した場合のレイアウトである。第１の実施例では、図６に示すとおり、信号線本数分の終端用チップ抵抗が必要な他、チップ抵抗までの信号配線、終端抵抗接続先の基準電位（Ｖｔｔ）配線（カップラー下面しか実装エリアが無く、そのためチップ抵抗は表面、裏面のどちらかに実装するしかない）、１信号線あたり４つの端子などが存在し（データ信号線は通常１ｍｍピッチであるため、１ｍｍピッチ間に２本の信号線を引き回さなければならなくなる）、配線レイアウトの自由度が低く、またモジュール間隔も大きく必要になることがわかる。一方で、図７に示す実施例２を適用した場合のマザーボード配線レイアウトでは、終端抵抗を必要としないため、モジュール間隔をほとんどコネクタサイズとカップラーサイズの和程度まで小さくできる他、終端抵抗が必要とするＶｔｔ配線も必要としないため、配線レイアウトの自由度も高く、設計容易性が高いというメリットがある。
【００２１】
以上示した通り、第２の実施例により、高密度実装が可能となる上配線設計上多くのメリットが存在するが、この技術ではカップラーの結合配線に終端抵抗が接続されていないため、メモリ側を整合終端しなければカップラーの終端とメモリとの間で多重反射が生じ、著しい波形劣化につながるという問題がある。そのため、Ｗｒｉｔｅ／Ｒｅａｄ動作共にメモリの入出力インピーダンスは整合させる必要がある。このため、第１の実施例でのメモリでのＨｉｇｈ−Ｚ受けの場合に比べて信号振幅が半分になる。
【００２２】
第２の実施例の信号振幅における問題点を解消し、なおかつ終端抵抗を必要とせず高密度実装を可能にしたカップラーの構成が第３の実施例であり、これを図４，図８，図９，図１０，図１５（ｂ）を用いて説明する。まず第３の実施例におけるカップラーの基本構成を図１５（ｂ）に示す。
【００２３】
従来技術におけるカップラーが有する４つの端子のうち図１４中端子３を開放状態にし、第１の実施例で終端用端子としていた端子４をメモリへの信号伝送用端子とする。さらに、カップラー内のメインラインをこの端子４で折り返してループを作り、ちょうど結合配線を挟むようにメインラインを構成する。以上のカップラーの構成により、３端子型の構成で第２の実施例に比べて２倍の信号振幅を持つクロストーク信号を発生することができる。
【００２４】
この原理を図８及び図９を用いて説明する。
【００２５】
図８は第３の実施例を単純化のために１モジュールの系で構成した場合の回路図である。図中２−１はメモリコントローラ、８−１はメモリを表し、６−１はマザーボード上のメインライン、６−２、６−３はカップラー内のメインラインを表し、５−１はカップラー内の結合配線、７−１はモジュールの配線を表している。今メモリコントローラからメモリへと信号転送を行う場合（Ｗｒｉｔｅ動作）を考える。図９に信号伝送の様子と電圧の時間変化を模式的に表した図を示す。図９中、中央の図は縦軸が時間（下に行くほど時間が経過している）、横軸が距離を表しており、また各矢印は信号の伝搬方向を表している。矢印（ｉ）は（ｂ）→（ｃ）へと伝搬するメモリコントローラからの信号を表し、（ｉｉ）は（ｄ）→（ｅ）へと伝搬するメモリコントローラからの信号を表し、（ｉｉｉ）は（ｉ）の信号が作り出すクロストーク信号を表し、（ｉｖ）は（ｉｉｉ）が（ｆ）で反射された信号を表し、（ｖ）は（ｉｉ）の信号が作り出すクロストーク信号を表している。ここで、メインラインを通過する信号の電圧振幅をＶ、（ｂ）−（ｅ），  （ｇ）−（ｆ），  （ｄ）−（ｅ）における信号の伝搬遅延時間をｔｄ、メインライン６−２および６−３と結合配線５−１間のバックワードクロストーク係数をｋＢとすれば、クロストーク信号（ｉｉｉ），（ｉｖ），（ｖ）の波形は、全て幅２ｔｄ、振幅ｋＢ  Ｖのパルス信号となる。観測点（ｇ）で波形を観測すると、（ｉｖ）と（ｖ）がちょうど同じ時間帯に重なって現れるため、結局図９中右に示すとおり、（ｇ）点ではパルス幅２ｔｄ、振幅２ｋＢ  Ｖのパルス信号が観測されることとなり、結果メモリには実施例１の２倍のクロストーク信号が伝送される事となる。信号振幅の増大は、そのまま電圧ノイズマージンの増加につながるため、システムの安定動作に繋がる。メモリからメモリコントローラへの信号伝送（Ｒｅａｄ動作）でも、反射波を利用して同様に信号振幅２倍が得られる。これをシミュレーションで確認した結果を図１０に示す。図１０の左図が書き込み時の信号波形を表し、図中（ｇ）の波形が図８の（ｇ）点での波形を表す。パルス幅２ｔｄで、振幅は２Ｖｂ（＝２ｋＢ  Ｖ）の振幅が得られていることが確認できる。同様に読み込み時の波形を図１０の右図に示すが、（ｂ）の波形において、書き込み時同様パルス幅２ｔｄで、振幅は２Ｖｂ（＝２ｋＢ  Ｖ）の振幅が得られていることが確認できる。（ｂ）の波形はメモリコントローラへと伝送される波形である。
【００２６】
以上の説明とシミュレーションによる検証から、図１５（ｂ）の配線構成を有するカップラーが、図１５（ａ）と比べて信号振幅を２倍にできることが示された。これはすなわち、終端抵抗をなくした高密度実装を実現した上で、従来技術と同じレベルの信号振幅が得られることに他ならない。
【００２７】
なお、本実施例と類似した技術に、特許文献３の進行・反射波を用いた方向性結合式バスがある。この技術の構成図を図１６に示す。この技術では、メモリコントローラからのメインラインの遠端を開放とし、メインライン６−２を結合配線５−１、５−２で挟んだ構造となっており、結合配線の先にはメモリモジュールがそれぞれ接続されている。メインライン６−２上の信号とその反射波が作り出すクロストーク信号の重畳により、２倍の振幅を持つクロストーク信号が８−１，８−２の両メモリに転送される。この技術と、第２の実施例の違いは、ループ配線をメインラインで構成するか、結合配線で構成するかである。本発明で示したメインラインでループ配線を構成する方法では、メモリモジュール数に制限はないが、図１６の構成では１ないし２モジュールに限定されてしまうため、“多”モジュールの高密度実装という上で十分ではない。
【００２８】
最後に、第３の実施例のシステム構成例を、図４を用いて説明する。図４に示すように図１５（ｂ）で構成するようなカップラーを用いることで、各カプラ毎に終端抵抗を用いること無しに、従来技術と同じ信号振幅を得ることができる。この結果、モジュール間間隔はカップラーのサイズにのみ制限されるため、従来技術と比べてモジュール間隔を狭くすることができ、高密度実装が可能となる。
【００２９】
次に、第２の実施例を改良し、カップラーサイズを第２の実施例の半分に減らすことを可能とすることで、さらに高密度実装を可能としたカップラーの構成が第４の実施例であり、これを図５，図１１，図１２，図１３，図１５（ｃ）を用いて説明する。まず第３の実施例におけるカップラーの基本構成を図１５（ｃ）に示す。
【００３０】
第１の実施例におけるカップラーが有する４つの端子のうち図１４中端子４を開放状態にし、さらにカップラー内のメインラインをこの端子４で折り返してループを作り、ちょうど結合配線を挟むようにメインラインを構成する。以上のカップラーの構成により、第２の実施例に比べて２倍のパルス幅を持つクロストーク信号を発生することができる。すなわち、カップラーの長さを半分にしても第２の実施例と同じ信号を発生させることができる。
【００３１】
この原理を図１１及び図１２を用いて説明する。
【００３２】
図１１は第４の実施例を単純化のために１モジュールの系で構成した場合の回路図である。図中２−１はメモリコントローラ、８−１はメモリを表し、６−１はマザーボード上のメインライン、６−２、６−３はカップラー内のメインラインを表し、５−１はカップラー内の結合配線、７−１はモジュールの配線を表している。今メモリコントローラからメモリへと信号転送を行う場合（Ｗｒｉｔｅ動作）を考える。
【００３３】
図１２に信号伝送の様子と電圧の時間変化を模式的に表した図を示す。図１２中、中央の図は縦軸が時間（下に行くほど時間が経過している）、横軸が距離を表しており、また各矢印は信号の伝搬方向を表している。矢印（ｉ）は（ｂ）→（ｃ）へと伝搬するメモリコントローラからの信号を表し、（ｉｉ）は（ｄ）→（ｅ）へと伝搬するメモリコントローラからの信号を表し、（ｉｉｉ）は（ｉ）の信号が作り出すクロストーク信号を表し、（ｖ）は（ｉｉ）の信号が作り出すクロストーク信号を表し、（ｉｖ）は（ｖ）の信号の（ｇ）点における反射波を表している。ここで、メインラインを通過する信号の電圧振幅をＶ、（ｂ）−（ｅ），  （ｇ）−（ｆ），  （ｄ）−（ｅ）における信号の伝搬遅延時間をｔｄ、メインライン６−２および６−３と結合配線５−１間のバックワードクロストーク係数をｋＢとすれば、クロストーク信号（ｉｉｉ），（ｉｖ），（ｖ）の波形は、全て幅２ｔｄ、振幅ｋＢ  Ｖのパルス信号となる。観測点（ｆ）で波形を観測すると、（ｉｉｉ）と（ｉｖ）がちょうど時間差２ｔｄで現れるため、結局図１２中左に示すとおり（ｆ）点ではパルス幅４ｔｄ、振幅ｋＢ  Ｖのパルス信号が観測されることとなり、結果メモリには実施例２の２倍のパルス幅を持つクロストーク信号が伝送される事となる。これは、逆に言えば半分の長さのカップラーで実施例２と同じクロストーク信号を生成できることを示す物である。メモリからメモリコントローラへの信号伝送（Ｒｅａｄ動作）でも、反射波を利用して同様に信号パルス幅２倍が得られる。
【００３４】
これをシミュレーションで確認した結果を図１３に示す。図１３の左図が書き込み時の信号波形を表し、図中（ｆ）の波形が図７の（ｆ）点での波形を表す。パルス幅４ｔｄで、振幅はＶｂ（＝ｋＢ  Ｖ）の振幅が得られていることが確認できる。同様に読み込み時の波形を図１３の右図に示すが、（ｂ）の波形において、書き込み時同様パルス幅４ｔｄで、振幅Ｖｂ（＝ｋＢ  Ｖ）の信号が得られていることが確認できる。（ｂ）の波形はメモリコントローラへと伝送される波形である。
【００３５】
以上の説明とシミュレーションによる検証から、図１５（ｃ）の配線構成を有するカップラーが、図１５（ａ）と比べて信号パルス幅を２倍にできることが示された。これはすなわち、終端抵抗をなくした高密度実装を実現した上で、実施例２と同じ信号を半分のカップラーサイズで生成可能とすることに他ならない。
【００３６】
最後に、第４の実施例のシステム構成例を、図５を用いて説明する。図５に示すように図１５（ｃ）で構成するようなカップラーを用いることで、各カプラ毎に終端抵抗を用いず、さらに従来の半分のカップラーサイズでクロストーク信号が得られることがわかる。この結果、モジュール間間隔は第２、第３の実施例よりもさらに狭くすることができ、４つの実施例の中で最も高密度実装が可能となる。
【００３７】
次に第３、第４の実施例を用いたカップラーの構成方法について検討する。
【００３８】
図１７は第４の実施例の最も簡便な構造を有するカップラー（遠端ループ型３端子カップラー）と、それを実装した場合のカップラー各端子の接続の模式図を表す。図１７中カップラーは高誘電率を有する誘電体と導体からなる信号線と電源またはグランドプレーンを有する積層構造をとることで実現できる。この積層による結合配線の構成例を図２２と図２３に示す。図２２は、結合配線を積層させたタイプである。この構造の利点は配線の面内方向の広がりが配線幅程度であるため、面内でミアンダ（ジグザグ）配線を構成して結合距離を稼いでカップラーを小型化するときに優位性がある。欠点は中央部の結合配線が電源またはグランドプレーンから大きく離れるため、インピーダンスのコントロールが困難となる点にある。中央の結合線路はインピーダンスコントロールのため、上下メインラインより太くすると良い。図２３は、同一平面内に結合配線とメインラインを配した構成である。この構成の利点は電源またはグランドプレーンからの距離が一様であるためインピーダンスコントロールがしやすいこと、欠点は結合配線とメインラインを含めた結合配線ペアの幅の広がりが大きいため、ミアンダ配線のような構造が構成しにくいことにある。
【００３９】
図１８は、第３の実施例の最も簡便な構造を有するカップラー（近端ループ型３端子カップラー）と、それを実装した場合のカップラー各端子の接続の模式図を表しており、図１７と同様図２２，図２３のような断面構造を有するカップラー素子である。
【００４０】
図１９，図２０は図１７，図１８のカップラー素子について、カップラー内Ｖｉａを用いることで層数を増やし、さらにカップラーを小型化した構成である。この構成の特徴は、層をまたがる折り返しにより、カップラーの長さ方向のサイズの小型化は実現可能とすることにあるが、Ｖｉａを介した信号伝送はＶｉａ部のインダクタンス成分でノイズを生成するため、層数を無為に増やすことは信号品質の面で得策ではない。
【００４１】
３端子カップラーの長さ方向のサイズ小型化の別の方法として、図２１に示すような縦置き型構造がある。この構造の場合、縦に立てるときのカップラーの高さがあまりにも高いと実装時に安定しないため、図１９、図２０で示したような折り返し構造との併用により実現される。図２１中（ａ）は第３の実施例、（ｂ）は第４の実施例を元にした構成例である。第３の実施例では、端子の場所がメインラインと結合配線で両極に位置するため、基板実装を踏まえて同じ面に端子を構成するには、奇数回の折り返しが必要となる。特徴は、従来のカップラーの厚み方向の長さがカップラーの長さ方向のサイズとなるため小型化に優位であるが、反面高さ方向のサイズが大きくなるため基板実装時の安定化が問題となる。
【００４２】
マルチビットからなるカップラーの構成を考えた場合、図２４のような交互配線構造がある。この構造の特徴は、方向の異なる方向性結合器を隣接させることにより、片方のカップラー端に端子が集中しないようにしたものである。これにより、端子間隔はそれまでの１信号線あたり片側２個から１．５個へと減少させることができ、配線レイアウトの容易性を向上するものである。方向の異なる方向性結合器の取り扱いとしては、前方及び後方のモジュールにそれぞれ信号を伝えさせるという方法がある。
【００４３】
マルチビット対応のカップラーの構成を考えた他の構成例として、図２５のような対面構造がある。この構造の特徴は、カップラーの対面に３端子ずつ対称に同機能を有する端子を設け、結合配線自体は異なる層に形成するという構成をとることで、端子間隔を前の交互配線構造と同じく１信号線あたり１．５個へと減少させて、配線レイアウトの容易性を向上するものである。方向の異なる方向性結合器の取り扱いとしては、前方及び後方のモジュールにそれぞれ信号を伝えさせるという方法がある。
【００４４】
図２４と図２５は、ぞれぞれ第３の実施例及び第４の実施例のカップラーについて、マルチビット構成時に端子間間隔を広げる役割を持つ配線構成方法である。
【００４５】
最後に図２６に実施例２，３，４のカップラーを用いたシステムにおける、メモリコントローラ及びメモリの入出力インピーダンスの設定例を示す。メモリ側の入出力インピーダンスは、カップラーの結合配線の遠端が開放であるため、多重反射による信号品質劣化を防ぐために常に整合をとる必要がある。メモリコントローラ側は整合をとるか、あるいはＲｅａｄ時にＨｉｇｈ−Ｚ、Ｗｒｉｔｅ時にＬｏｗ−Ｚとするのが良い。Ｒｅａｄ時には、入力ＺをＨｉｇｈ−Ｚにすれば反射波も含めて信号振幅を稼げる利点があり、Ｗｒｉｔｅ時にはＬｏｗ−Ｚ出力することで、メインラインを伝達する信号の振幅を稼ぐことで、カップラーを介してメモリに伝わるクロストーク信号の振幅を増大させられる利点がある。
【００４６】
一方実施例１の終端方法は、端子４に終端抵抗を有する分、実施例２〜４に比べ自由度が高いが、推奨するインピーダンス設定は、メモリ・メモリコントローラに限らず、低インピーダンスドライブの高インピーダンスレシーブが信号振幅を大きく稼げるので良い。
【００４７】
【発明の効果】
本発明によれば、終端抵抗を必要としない高密度実装を実現する非接触バスシステムを提供することが可能となる。
【図面の簡単な説明】
【図１】第１の実施例のシステム構成図。
【図２】従来のシステム構成図。
【図３】第２の実施例のシステム構成図。
【図４】第３の実施例のシステム構成図。
【図５】第４の実施例のシステム構成図。
【図６】第１の実施例のマザーボードレイアウト配線設計例。
【図７】第２の実施例のマザーボードレイアウト配線設計例。
【図８】第３の実施例における簡易モデルの等価回路図。
【図９】第３の実施例におけるクロストーク信号波形の説明図。
【図１０】第３の実施例におけるクロストーク信号のシミュレーション図。
【図１１】第４の実施例における簡易モデルの等価回路図。
【図１２】第４の実施例におけるクロストーク信号波形の説明図。
【図１３】第４の実施例におけるクロストーク信号のシミュレーション図。
【図１４】第１の実施例の（４端子型）カップラーの内部配線接続図。
【図１５】第２〜第４の実施例におけるカップラーの内部配線接続図。
【図１６】第３の実施例と類似する特許の構成図。
【図１７】第４の実施例のカップラー構成例。
【図１８】第３の実施例のカップラー構成例。
【図１９】第４の実施例のカップラーの小型化の構成例。
【図２０】第３の実施例のカップラーの小型化の構成例。
【図２１】第３、第４の実施例の縦型実装技術構成例。
【図２２】カップラー内の結合配線構成例（積層型）。
【図２３】カップラー内の結合配線構成例（並走型）。
【図２４】交互配線構造によるマルチビット用カップラー。
【図２５】対面構造によるマルチビット用カップラー。
【図２６】３端子カップラーを用いたシステムにおけるインピーダンス設定
【符号の説明】
１…プリント基板（マザーボード）、２…メモリコントローラ（部）、３−１〜３−３…コネクタ（部）、モジュールソケット（部）、４−１〜４−３…メモリモジュール（部）、５−１〜５−４…カップラー内結合配線、５−５〜５−８…カップラー内メインライン、６−１〜６−４…メインラインの配線、７−１〜７−３…メモリモジュール配線、７−４〜７−５…カプラからメモリモジュールへの配線、８−１、８−２，８−３…メモリ、９−１、９−２…端子４開放型結合素子、１０−１、１０−２…遠端ループ型結合素子、１１−１〜１１−４…近端ループ型結合素子、１２−１、１２−２…従来型結合素子、１００−１〜３…終端抵抗、Ｃ１、Ｃ２…結合配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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