(57)【要約】【課題】  本発明の目的は、リファレンスセルがビット線の中央付近の領域に配置された半導体記憶装置の縮小化を図ることである。【解決手段】  本発明では、複数のリファレンスセル４は、ビット線１０に対して垂直である半導体基板の所定領域の中心線付近の領域に形成され、複数本のビット線１０は、隣接する２本で一つの組を構成し、それぞれの組を構成する２本のビット線１０の位置関係には、第１の平行状態と、当該第１の平行状態に対して２本のビット線の位置関係が反転した第２の平行状態とが存在し、各ビット線１０は、第１の平行状態と第２の平行状態とを切り替えるために、同一の組を構成する他方のビット線１０と交差するクロス部１１を含み、クロス部１１は、第１の平行状態であるビット線１０の部分と第２の平行状態であるビット線１０の部分とが等しい長さとなるように、半導体基板の所定領域上において少なくとも１以上設けられる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
データを記憶し、半導体基板の所定領域にマトリクス状に配置される複数のメモリセルと、
複数の前記メモリセルに格納されたデータを判定するための基準電位の生成において用いられる所定電位を発生する複数のリファレンスセルと、
複数の前記メモリセルおよび複数の前記リファレンスセルから電位を読み出すために用いられ、互いに平行に配置される複数本のビット線とを備え、
複数の前記リファレンスセルは、前記ビット線に対して垂直である前記半導体基板の所定領域の中心線付近の領域に形成されており、
複数本の前記ビット線は、隣接する２本で一つの組を構成しており、
それぞれの組を構成する２本の前記ビット線の位置関係には、第１の平行状態と、当該第１の平行状態に対して２本の前記ビット線の位置関係が反転した第２の平行状態とが存在し、
各前記ビット線は、前記第１の平行状態と前記第２の平行状態とを切り替えるために、同一の組を構成する他方のビット線と交差するクロス部を含み、
前記クロス部は、前記第１の平行状態である前記ビット線の部分と前記第２の平行状態である前記ビット線の部分とが等しい長さとなるように、前記半導体基板の所定領域上において少なくとも１以上設けられることを特徴とする、半導体記憶装置。
【請求項２】
それぞれの組を構成する２本の前記ビット線は、互いに異なる配線層に形成されていることを特徴とする、請求項１に記載の半導体記憶装置。
【請求項３】
前記クロス部は、前記半導体基板の所定領域の中心線上に存在し、
複数の前記リファレンスセルは、前記半導体基板の所定領域の中心線付近の領域であって、かつ前記クロス部が存在する領域を挟む領域に配置されることを特徴とする、請求項１に記載の半導体記憶装置。
【請求項４】
前記クロス部が存在する領域の下の前記半導体基板上には、データを記憶するための複数のメモリセルが配置されていることを特徴とする、請求項３に記載の半導体記憶装置。
【請求項５】
前記クロス部が存在する領域の下に配置されたメモリセルは、前記半導体基板の所定領域に配置されたメモリセルの冗長領域であることを特徴とする、請求項４に記載の半導体記憶装置。
【請求項６】
複数本の前記ビット線に接続されており、前記リファレンスセルから読み出される所定電位の平均値を求めるイコライズ回路と、
複数本の前記ビット線に接続されており、前記メモリセルから読み出される電位と前記イコライズ回路が求めた前記所定電位の平均値とを比較して、前記データを読み出す読み出し部とをさらに備える、請求項１に記載の半導体記憶装置。
【請求項７】
前記イコライズ回路は、前記半導体基板の所定領域と前記読出し部との間に配置されることを特徴とする、請求項６に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、より特定的には、１Ｔ１Ｃのメモリセルが半導体基板上にマトリクス上に配置された半導体記憶装置に関する発明である。
【背景技術】
【０００２】
強誘電体メモリは、低電圧での高速書込みが可能な不揮発性メモリであり、電源が切れた後もデータを保持することができる。このため、強誘電体メモリは、ＳＲＡＭとバッテリとの組合せによるデバイスの代わりとして、高速でのデータ書き換えと低消費電力での動作とが必要とされるデータ記憶デバイスにおいて用いられ始めている。
【０００３】
上記強誘電体メモリにおいては、近年、大容量化と微細化とが図られている。大容量化された強誘電体メモリとしては、いわゆる１Ｔ１Ｃセルが適用された強誘電体メモリが存在する。当該１Ｔ１Ｃセルは、１個のトランジスタと、１個のキャパシタとにより１ビットのデータを記憶するための１つのセルが構成されるものである。これに対して、一般的に用いられている２Ｔ２Ｃセルは、２個のトランジスタと２個のキャパシタとにより１ビットのデータを記憶するものである。そのため、１Ｔ１Ｃセルが適用された強誘電体メモリは、２Ｔ２Ｃセルが適用された強誘電体メモリセルに対して、同じ面積で約２倍の容量を有する（例えば、非特許文献１参照）。
【０００４】
以下に、上記１Ｔ１Ｃセルが適用された強誘電体メモリのデータ判定動作について、簡単に説明を行う。当該１Ｔ１Ｃが適用された強誘電体メモリでは、データ判定を行うために、リファレンス電位という基準電位を用いる。当該リファレンス電位は、メモリセルから“１”データが読み出されたときのビット線の電位と、メモリセルから“０”データとが読み出されたときのビット線の電位との中間の電位である。
【０００５】
メモリセルからデータが読み出される場合には、まず、メモリセルに接続された第１のビット線により、メモリセルから電位が読み出される。次に、第１のビット線と対となっている第２のビット線で、リファレンス電位が読み出される。次に、第１ビット線と第２ビット線とが接続されたセンスアンプにおいて、第１のビット線の電位と第２のビット線のリファレンス電位との差が増幅される。このセンスアンプの出力が正の場合には、メモリセルに格納されていたデータは、“１”データと判定される。一方、センスアンプの出力が負の場合には、メモリセルに格納されていたデータは、“０”データと判定される。
【０００６】
ここで、上記リファレンス電位を発生する方法としては、「ダミーセル方式」が広く利用されている（非特許文献２）。「ダミーセル方式」とは、データを格納するためのメモリセルと同じ構造を有する２つのメモリセル（以下、リファレンスセルと称す）に、予め“１”データと“０”データとを書き込んでおく。そして、２本のビット線を用いて、“１”データが書き込まれたリファレンスセルと、“０”データが書き込まれたリファレンスセルとから電位を読み出す。最後に、イコライズ回路において、２つのビット線の電位を平均化して、リファレンス電位を発生する。これにより、“０”データと“１”データとの中間の電位を有するリファレンス電位を得ることが可能となる。
【０００７】
図４は、従来の半導体記憶装置の全体構成を示した図である。上記リファレンスセルは、データ判定の基準として用いられるリファレンス電位を発生するためのメモリセルであるので、安定した電位を発生する必要がある。そのため、当該リファレンスセル１０４は、図４の網掛け部分１０３に示すようにメモリセル１０２のパターン形状の周期性が良好なメモリセル領域１０１の中央部に配置される（特許文献１参照）。これにより、リファレンスセル１０４間での特性のばらつきが少なくなるので、安定したリファレンス電位を得ることが可能となる。
【０００８】
ところで、強誘電体メモリを縮小化する方法としては、ビット線を多層化する方法が存在する。以下に、図面を用いて、当該強誘電体メモリの縮小方法について説明する。図５は、同一層に配置された２本のビット線と、異なる層に配置された２本のビット線とを示した図である。
【０００９】
図５（ａ）は、同一層に２本のビット線２０１および２０２が配置された配線を示した図である。２本のビット線２０１および２０２は、それぞれの間で生じるノイズによる悪影響を防止するために、ある程度の距離だけ離された状態で配置されなければならない。そこで、図５（ａ）では、２本のビット線２０１および２０２は、Ｌ１だけ離された状態で配置されている。
【００１０】
これに対して、図５（ｂ）に示すように、２本のビット線２０１および２０２を複数の層に分けて配置すると、当該２本のビット線２０１および２０２の間隔は、平面内においてＬ２（Ｌ１＞Ｌ２）とすることが可能となる。その結果、強誘電体メモリの面積を縮小化することが可能となる。
【００１１】
しかしながら、図５（ｂ）のように、ビット線２０１および２０２が複数の層に分けて配置されると、ビット線２０１および２０２が配置される層によって、それぞれのビット線に発生する寄生容量がばらついてしまう。このように、ビット線毎に寄生容量がばらつくと、リファレンス電位のばらつき等といった問題が発生する。
【００１２】
そこで、上記寄生容量のばらつきを抑制する方法として、ビット線を交差させる方法が存在する。以下に、この方法について図面を参照しながら説明する。図６は、異なる層に配置された２本の配線が交差している部分（以下、クロス部と称す）の様子を示した図である。
【００１３】
上記方法は、隣り合う２本のビット線同士を１ペアとし、これらのペアになったビット線同士で交差することにより、互いの位置関係を逆転させる方法である。図６に示すように、最上層に存在する配線３０１は、最上層と最下層とを接続するコンタクト３０２に接続されている。そして、当該コンタクト３０２は、最下層において、配線３０３と接続されている。当該配線３０３は、配線３０１に対して斜め方向に配置された配線であり、配線３０１と平行であって、かつ最下層に配置された配線３０４に接続されている。
【００１４】
また、最下層に存在する配線４０１は、最下層と最上層とを接続するコンタクト４０２に接続されている。そして、当該コンタクト４０２は、最上層において、配線４０３と接続されている。当該配線４０３は、配線４０１に対して斜め方向に配置された配線であり、配線４０１と平行であって、かつ最上層に配置された配線４０４に接続されている。以上のように配線およびコンタクトが接続されることにより、２本のビット線を交差させて、互いの位置関係を反転させることが可能である。
【００１５】
図６に示すように、２本のビット線の位置関係を反転させることにより、２本のビット線は、最上層に位置する場合の寄生容量と最下層に位置する場合の寄生容量の両方を有するようになる。その結果、２本のビット線の有する寄生容量を等しくすることができ、ビット線毎の寄生容量のばらつきを原因として発生するリファレンス電位のばらつき等の問題を解決できる。
【特許文献１】国際公開第９７／３６３００号パンフレット
【非特許文献１】川合  知二、「消えないＩＣメモリ  −ＦｅＲＡＭのすべて−」、初版第２刷、日本、株式会社工業調査会、１９９８年６月２２日、ｐ２９
【非特許文献２】川合  知二、「消えないＩＣメモリ  −ＦｅＲＡＭのすべて−」、初版第２刷、日本、株式会社工業調査会、１９９８年６月２２日、ｐ３３
【発明の開示】
【発明が解決しようとする課題】
【００１６】
ここで、図６に示すクロス部は、通常、当該メモリセル領域の中央付近に設けられる。そのため、上記縮小化方法を、メモリセル領域の中央付近にリファレンスセルが存在する強誘電体メモリに適用した場合、クロス部とリファレンスセルとが重なった状態で配置されることになる。クロス部は、ビット線の他の部分と比べて複雑な構成となっている。そのため、クロス部とリファレンスセルとが重なってしまうと、リファレンスセルの周期性が乱されてしまうという問題が存在する。すなわち、リファレンスセルがビット線の中央付近の領域に配置された従来の強誘電体メモリでは、ビット線を複数の層に配置して、当該強誘電体メモリの縮小化を図ることができないという問題が存在していた。
【００１７】
そこで、本発明の目的は、リファレンスセルがメモリセル領域の中央付近の領域に配置された半導体記憶装置の縮小化を図ることである。
【課題を解決するための手段】
【００１８】
本発明に係る半導体記憶装置では、複数のメモリセルは、データを記憶し、半導体基板の所定領域にマトリクス状に配置され、複数のリファレンスセルは、複数のメモリセルに格納されたデータを判定するための基準電位の生成において用いられる所定電位を発生し、複数本のビット線は、複数のメモリセルおよび複数のリファレンスセルから電位を読み出すために用いられ、互いに平行に配置されている。そして、複数のリファレンスセルは、ビット線に対して垂直である半導体基板の所定領域の中心線付近の領域に形成されており、複数本のビット線は、隣接する２本で一つの組を構成しており、それぞれの組を構成する２本のビット線の位置関係には、第１の平行状態と、当該第１の平行状態に対して２本の前記ビット線の位置関係が反転した第２の平行状態とが存在し、各ビット線は、第１の平行状態と第２の平行状態とを切り替えるために、同一の組を構成する他方のビット線と交差するクロス部を含み、クロス部は、第１の平行状態であるビット線の部分と第２の平行状態であるビット線の部分とが等しい長さとなるように、半導体基板の所定領域上において少なくとも１以上設けられる。
【００１９】
なお、それぞれの組を構成する２本のビット線は、互いに異なる配線層に形成されていることが望ましい。
【００２０】
また、クロス部は、半導体基板の所定領域の中心線上に存在し、複数のリファレンスセルは、半導体基板の所定領域の中心線付近の領域であって、かつクロス部が存在する領域を挟む領域に配置されることが望ましい。さらに、クロス部が存在する領域の下の半導体基板上には、データを記憶するための複数のメモリセルが配置されていてもよい。さらに、クロス部が存在する領域の下に配置されたメモリセルは、半導体基板の所定領域に配置されたメモリセルの冗長領域であってもよい。
【００２１】
ここで、複数本のビット線に接続されており、リファレンスセルから読み出される所定電位の平均値を求めるイコライズ回路と、複数本のビット線に接続されており、メモリセルから読み出される電位とイコライズ回路が求めた所定電位の平均値とを比較して、データを読み出す読み出し部とがさらに設けられていてもよい。当該イコライズ回路は、半導体基板の所定領域と読出し部との間に配置されることが望ましい。
【発明の効果】
【００２２】
本発明に係る半導体記憶装置では、リファレンスセルがビット線の中央付近の領域に配置された状態で、ビット線が交差させられている。そのため、本発明に係る半導体記憶装置によれば、安定したリファレンス電位を生成しつつ、半導体記憶装置の縮小化を図ることができる。
【００２３】
また、ビット配線が多層構造となっているので、ビット配線の平面状での間隔を小さくすることができる。その結果、当該半導体装置の縮小化を図ることが可能となる。
【００２４】
クロス部が、半導体基板の所定領域の中心線上に設けられているので、１本のビット線に設けられるクロス部の数は、１つですむようになる。その結果、ビット線の形成が容易となる。
【００２５】
クロス部が設けられた領域の下に、メモリセルが配置されるので、その分だけ半導体記憶装置の容量を大きくすることができる。
【００２６】
また、クロス部が設けられた領域の下に配置されたメモリセルが、冗長領域として用いられることにより、半導体記憶装置の歩留まりを向上させることが可能となる。
【００２７】
イコライズ回路が、半導体基板の所定領域と読出し部との間に設けられることにより、当該イコライズ回路が、リファレンスセルの近傍に設けられる必要がなくなる。これにより、イコライズ回路の存在を原因とするリファレンスセルの周期の乱れがなくなる。その結果、安定したリファレンス電位を得ることが可能となる。
【発明を実施するための最良の形態】
【００２８】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体記憶装置について、図面を参照しながら説明する。本実施形態に係る半導体装置は、リファレンスセルと２本のビット線が交差するクロス部とが異なる領域に形成されている点において特徴を有する。なお、図１は、本実施形態に係る半導体記憶装置の全体構成を示した図である。
【００２９】
本実施形態に係る半導体記憶装置は、図１に示すように、メモリセル領域１と、リファレンスセル領域３と、選択回路５と、イコライズ回路６と、センスアンプ７と、ワード線８と、プレート線９と、ビット線１０とを備える。メモリセル領域１には、マトリクス状に複数のメモリセル２11〜mnが配置される。メモリセル２は、１ビットのデータを記憶することができ、１個のトランジスタと１個のコンデンサとにより構成（いわゆる、１Ｔ１Ｃ）される強誘電体メモリセルである。
【００３０】
また、各列の間には、ワード線８1〜nが配置される。それぞれのワード線８は、同一の列に存在するメモリセル２と接続されている。さらに、各列の間には、ワード線８1〜nと平行するように、プレート線９1〜nが配置される。それぞれのプレート線９は、同一の列に存在するメモリセル２と接続されている。ワード線８とプレート線９とは、メモリセル領域の下に配置された選択回路５に接続される。
【００３１】
選択回路５は、ワード線８およびプレート線９の電位を制御することによりデータの書き込み／読出しをするメモリセル２を選択する回路である。
【００３２】
リファレンスセル領域３は、メモリセル領域１の中心部付近に設けられる。具体的には、リファレンスセル領域３は、ビット線１０に対して垂直であるメモリセル領域１の中心線付近の領域に配置される。ここで、リファレンスセル領域３には、マトリクス状に複数のリファレンスセル４1〜mが配置される。リファレンスセル４は、メモリセル２と同じ構造を有しており、固定的に“１”データまたは“０”データを記憶している。なお、本実施形態では、奇数行に存在するリファレンスセル４は、“１”データを記憶しており、偶数行に存在するリファレンスセル４は、“０”データを記憶しているものとする。
【００３３】
また、メモリセル２およびリファレンスセル４の各行の間には、ビット線１０1〜mが配置される。当該ビット線１０には、メモリセル２とリファレンスセル４とが接続されている。さらに、ビット線１０は、それぞれ２本ずつでペアとなっており、ペアとなっている２本のビット線１０同士で互いに異なる層に配置されている。すなわち、ビット線１０は、図５（ｂ）に示すように、ペアになったもの同士で、２層構造をとっている。そして、ビット線１０は、メモリセル領域１内の２箇所においてクロス部１１を有している。当該クロス部１１は、ペアになったビット線１０同士で、互いの位置関係が入れ替わる部分であり、具体的には、図６に示す構成を有する。なお、クロス部１１が設けられる場所は、上層部分に配置されている部分のビット線１０の長さ（ｌ１＋ｌ３）、下層部分に配置されている部分のビット線１０の長さ（ｌ２）とが等しくなるように配置される。なお、図１では、この一例として、ビット線１０の左から１／４の位置と、ビット線１０の右から１／４の位置とにクロス部１１が設けられている。このように、上層部分に配置されている部分のビット線１０の長さ、下層部分に配置されている部分のビット線１０の長さとが等しくなるように、クロス部１１が設けられることにより、各ビット線１０では、上層部分において生じる寄生容量と下層部分において生じる寄生容量とが等しくなる。その結果、全てのビット線１０において発生する寄生容量が等しくなる。
【００３４】
また、各ビット線１０は、メモリセル領域１の右側に存在するイコライズ回路６に接続される。イコライズ回路６は、各リファレンスセル４からビット線１０を介して読み出された電位を平均化して、リファレンス電位を生成する。当該リファレンス電位とは、“１”データが読み出されるときのビット線１０の電位と、“０”データが読み出されるときのビット線１０の電位との中間の電位である。当該リファレンス電位は、メモリセル２に格納されたデータの判定をする際に用いられる電位である。
【００３５】
センスアンプ７は、データを読み出すために選択されたメモリセル２に接続されているビット線１０の電位と、イコライズ回路６が生成したリファレンス電位との差の電圧を生成し、これを増幅する。
【００３６】
以上のように構成された半導体記憶装置について、以下にその動作について説明する。ここでは、メモリセル２11に格納されたデータが読み出されるときに、当該半導体装置において行われる動作について説明する。
【００３７】
メモリセル２11に格納されたデータが読み出される場合には、センスアンプ７は、ビット線１０1をオープン状態（ハイインピーダンス）にする。この後、当該メモリセル２11が選択される必要がある。そこで、選択回路５は、ワード線８1をアクティブにし、プレート線９1の電位をＨｉｇｈにする。これにより、メモリセル２11に格納されているデータが、“１”データである場合には、ビット線１０1の電位がＨｉｇｈに上昇する。一方、メモリセル２11に格納されているデータが、“０”データである場合には、ビット線１０1の電位が相対的に低いＬｏｗになる。
【００３８】
また、イコライズ回路６は、リファレンス電位を生成するために、データを読み出すのに使用されているビット線１０以外のビット線１０を介して、リファレンスセル４から電位を読み出す。なお、ここでは、ビット線１０1がデータの読出しに用いられているので、イコライズ回路６は、ビット線１０2〜mを用いて、リファレンスセル４2〜mの電位を読み出す。そして、これらの電位を平均することにより、リファレンス電位を生成する。
【００３９】
センスアンプ７は、ビット線１０1の電位とイコライズ回路６が生成したリファレンス電位との差の電圧を生成して、外部へと出力する。この後、当該電圧が用いられて、メモリセル２11に格納されたデータの判定が行われる。具体的には、センスアンプ７から出力される電圧が正の場合には、メモリセル２11に格納されたデータは、“１”データであると判定される。一方、センスアンプ７から出力される電圧が負の場合には、メモリセル２11に格納されたデータは、“０”データであると判定される。
【００４０】
以上のように、本実施形態に係る半導体記憶装置によれば、ビット線が２層構造を有しているので、各ビット線の間を狭くすることが可能となる。その結果、半導体記憶装置の面積を縮小化することができる。また、各ビット線には、クロス部が設けられているので、各ビット線において生じる寄生容量を等しくすることができる。その結果、寄生容量を原因として生じる種々の問題が解決される。
【００４１】
さらに、本実施形態に係る半導体記憶装置によれば、リファレンスセルがメモリセル領域の中央付近の領域に配置されつつ、クロス部が当該リファレンスセルと異なる場所に設けられている。そのため、クロス部とリファレンスセルとが重なることによって生じる、リファレンスセルの周期性の乱れの問題が生じない。その結果、リファレンスセルは、安定した電位を発生することが可能となる。
【００４２】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体記憶装置ついて、図面を参照しながら説明する。本実施形態に係る半導体記憶装置は、第１の実施形態に係る半導体記憶装置と、クロス部が設けられる位置およびリファレンスセルが設けられる位置において相違点を有する。なお、これ以外の点については、第１の実施形態と同じである。ここで、図２は、本実施形態に係る半導体記憶装置の全体構成を示した図である。
【００４３】
本実施形態に係る半導体記憶装置は、図２に示すように、メモリセル領域１と、リファレンスセル領域３と、選択回路５と、イコライズ回路６と、センスアンプ７と、ワード線８と、プレート線９と、ビット線１０と、ダミーセル領域１２とを備える。メモリセル領域１には、マトリクス状に複数のメモリセル２11〜mnが配置される。なお、当該メモリセル領域１およびメモリセル２については、第１の実施形態と同様であるので、これ以上の詳細な説明を省略する。
【００４４】
また、各列の間には、ワード線８1〜nが配置される。さらに、各列の間には、ワード線８1〜nと平行するように、プレート線９1〜nが配置される。ワード線８とプレート線９とは、メモリセル領域の下に配置された選択回路５に接続される。なお、ワード線８、プレート線９および選択回路５については、第１の実施形態と同様であるので、これ以上の詳細な説明を省略する。
【００４５】
リファレンスセル領域３には、マトリクス状に複数のリファレンスセル４11〜m2が配置される。ここで、本実施形態に係るリファレンスセル領域３は、第１の実施形態と異なり、図２に示すように、メモリセル領域１の中心を含む領域を挟むように２箇所配置されている。これは、本実施形態に係るクロス部１１が、第１の実施形態係るクロス部１１と異なり、メモリセル領域１の中心を含む領域に配置されているからである。
【００４６】
リファレンスセル４は、メモリセル２と同じ構造を有しており、固定的に“１”データまたは“０”データを記憶している。なお、本実施形態では、左側のリファレンスセル領域３に存在するリファレンスセル４は、“１”データを記憶しており、右側のリファレンスセル領域３に存在するリファレンスセル４は、“０”データを記憶しているものとする。
【００４７】
また、メモリセル２およびリファレンスセル４の各行の間には、ビット線１０1〜mが配置される。当該ビット線１０には、メモリセル２とリファレンスセル４とが接続されている。さらに、ビット線１０は、それぞれ２本ずつでペアとなっており、ペアとなっている２本のビット線１０同士で互いに異なる層に配置されている。すなわち、ビット線１０は、図５（ｂ）に示すように、ペアになったもの同士で、２層構造をとっている。ここで、ビット線１０は、第１の実施形態に係るビット線１０と異なり、メモリセル領域１の中心線上においてクロス部１１を有している。なお、クロス部１１の詳細については、第１の実施形態で説明したので、説明を省略する。これにより、各ビット線１０に発生する寄生容量が等しくされている。
【００４８】
各クロス部１１の下には、ダミーセル領域１２が存在する。当該ダミーセル領域１２には、メモリセル２と同じ構造を有し、動作しないダミーセルがマトリクス状に配置される。
【００４９】
また、各ビット線１０は、メモリセル領域１の右側に存在するイコライズ回路６に接続される。なお、イコライズ回路６は、第１の実施形態と同様であるので、これ以上の詳細な説明を省略する。また、センスアンプ７についても、第１の実施形態と同様であるので、これ以上の詳細な説明を省略する。
【００５０】
以上のように構成された半導体記憶装置について、以下にその動作について説明する。ここでは、メモリセル２11に格納されたデータが読み出されるときに、当該半導体装置において行われる動作について説明する。
【００５１】
メモリセル２11に格納されたデータが読み出される場合には、まず、センスアンプ７は、ビット線１０1をオープン状態（ハイインピーダンス）にする。この後、当該メモリセル２11が選択される必要がある。そこで、選択回路５は、ワード線８1をアクティブにし、プレート線９1の電位をＨｉｇｈにする。これにより、メモリセル２11に格納されているデータが、“１”データである場合には、ビット線１０1の電位がＨｉｇｈに上昇する。一方、メモリセル２11に格納されているデータが、“０”データである場合には、ビット線１０1の電位が相対的に低いＬｏｗになる。
【００５２】
また、イコライズ回路６は、リファレンス電位を生成するために、データを読み出すのに使用されているビット線１０以外のビット線１０を介して、リファレンスセル４から電位を読み出す。なお、ここでは、ビット線１０1がデータの読出しに用いられているので、イコライズ回路６は、ビット線１０2〜mを用いて、リファレンスセル４11〜m2の電位を読み出す。そして、これらの電位を平均することにより、リファレンス電位を生成する。
【００５３】
センスアンプ７は、ビット線１０1の電位とイコライズ回路６が生成したリファレンス電位との差の電圧を生成して、外部へと出力する。この後、当該電圧が用いられて、メモリセル２11に格納されたデータの判定が行われる。具体的には、センスアンプ７から出力される電圧が正の場合には、メモリセル２11に格納されたデータは、“１”データであると判定される。一方、センスアンプ７から出力される電圧が負の場合には、メモリセル２11に格納されたデータは、“０”データであると判定される。
【００５４】
以上のように、本実施形態に係る半導体記憶装置によれば、第１の実施形態に係る半導体記憶装置と同様に、半導体記憶装置の面積を縮小化することができる。また、本実施形態に係る半導体記憶装置によれば、各ビット線には、クロス部が設けられているので、第１の実施形態に係る半導体記憶装置と同様に、各ビット線において生じる寄生容量を等しくすることができる。
【００５５】
さらに、本実施形態に係る半導体記憶装置によれば、第１の実施形態に係る半導体装置と同様に、クロス部とリファレンスセルとが重なることによって生じる、リファレンスセルの周期性の乱れの問題が生じない。その結果、リファレンスセルは、安定した電位を発生することが可能となる。
【００５６】
また、本実施形態に係る半導体記憶装置によれば、クロス部が各ビット線につき１箇所しか設けられない。そのため、ビット線の形成が容易となる。
【００５７】
なお、本実施形態に係る半導体装置では、図２に示すように、クロス部の下の領域には、ダミーセルが存在しているが、クロス部の下の領域には、例えば、メモリセルが存在していてもよい。以下に、図３を用いて、簡単に説明する。図３は、クロス部の下にメモリセルが存在する半導体記憶装置の全体構成を示している。
【００５８】
メモリセル２については、リファレンスセル４ほどの厳密な周期性が要求されない。そこで、図３に示す半導体装置では、クロス部１１の下の領域に、メモリセル２がマトリクス状に配置されている。そして、これらのメモリセル２を選択するための選択回路５が、ワード線およびプレート線の下端に接続されている。このように、クロス部１１の下の領域にもメモリセル２を配置することにより、半導体記憶装置の大容量化を図ることが可能となる。
【００５９】
また、クロス部１１の下の領域に配置されたメモリセル２は、メモリセル領域１に配置されたメモリセル２の冗長領域として用いることも可能である。このように、クロス部１１の下の領域に配置されたメモリセル２を、冗長領域として用いることにより、当該半導体装置の歩留まりを向上させることができる。
【００６０】
また、テストチップとしての位置付けの場合においては、リファレンスセルの冗長として使用し、さらに、読出し時のビットライン寄生容量を増減させて評価の効率化を図ることも可能となる。
【００６１】
なお、第１および第２の実施形態に係る半導体記憶装置では、ビット線は、２層構造であるとしているが、当該ビット線は、全て同一の層に配置されていてもよい。この場合においても、リファレンスセルがメモリセル領域の中央付近の領域に配置された半導体装置の縮小化を図ることが可能である。以下に、詳しく説明する。
【００６２】
互いに隣接するビット線は、一般的には、図５（ａ）に示すように、ある一定の距離を離して配置される。これにより、隣接するビット線からのノイズの影響を抑制することができる。これに対して、ビット線にクロス部が設けられることにより、ビット線の耐ノイズ性を向上させることが可能である。すなわち、同一層にすべてのビット線が配置された半導体記憶装置においても、第１および第２の実施形態と同様に、隣接するビット線同士を交差させることにより、ビット線の間隔を小さくすることができる。その結果、半導体記憶装置の縮小化を図ることができる。
【００６３】
また、第１および第２の実施形態において、リファレンスセルが配置された領域以外の領域において、ビット線の裏打ち処理を施すようにしてもよい。
【産業上の利用可能性】
【００６４】
本発明に係る半導体記憶装置は、リファレンスセルがビット線の中央付近の領域に配置された半導体記憶装置の縮小化を図ることができるという効果を有し、１Ｔ１Ｃのメモリセルが半導体基板上にマトリクス上に配置された半導体記憶装置等として有用である。
【図面の簡単な説明】
【００６５】
【図１】本発明の第１の実施形態に係る半導体記憶装置の全体構成を示した図
【図２】本発明の第２の実施形態に係る半導体記憶装置の全体構成を示した図
【図３】本発明の第２の実施形態に係る半導体記憶装置の全体構成のその他の例を示した図
【図４】従来の半導体記憶装置の全体構成を示した図
【図５（ａ）】同一層にビット線が配置された様子を示した図
【図５（ｂ）】異なる層にビット線が配置された様子を示した図
【図６】クロス部の様子を示した図
【符号の説明】
【００６６】
１  メモリセル領域
２  メモリセル
３  リファレンスセル領域
４  リファレンスセル
５  選択回路
６  イコライズ回路
７  センスアンプ
８  ワード線
９  プレート線
１０  ビット線
１１  クロス部
１２  ダミーセル領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５（ａ）】
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【図５（ｂ）】
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【図６】
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