(57)【要約】    【課題】  データ信号が定められた時間内に安定化するタイムマージンが充分である低速のシステム（例えばＡＳＰ）を用いても、数百万ピクセルを有する素子全体のアナログ信号を高速に処理可能なＣＭＯＳイメージセンサを提供すること。    【解決手段】  ３色の複数のピクセルがロー方向及びカラム方向にマトリックス状に配置されたピクセルアレイ部７１０と、ピクセルの出力信号を受信し、カラム毎に１つのＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕ−ｂｌｅ  Ｓａｍｐｌｉｎｇ）回路から構成されたＣＤＳ部７２０、７６０と、ＣＤＳ部を構成する全てのＣＤＳ回路からの出力が分割して伝達される複数のアナログデータバスＡＤＢ１＿Ｌ、ＡＤＢ２＿Ｌ、ＡＤＢ１＿Ｕ、ＡＤＢ２＿Ｕと、複数のアナログデータバスに接続されたＡＳＰ（Ａｎａｌｏｇ  Ｓｉｇｎａｌ  Ｐｒ−ｏｃｅｓｓｏｒ）部７３０、７７０とを備える。【選択図】    図７
2005312025.tif 000002
【特許請求の範囲】
【請求項１】
３色の複数のピクセルがロー方向及びカラム方向にマトリックス状に配置されて形成されたピクセルアレイ部と、
各々の前記ピクセルの出力信号を受信し、カラム毎に１つのＣＤＳ回路を備えて構成されたＣＤＳ部と、
該ＣＤＳ部を構成する全てのＣＤＳ回路からの出力信号が区分されて伝達される複数のアナログデータバスと、
複数の前記アナログデータバスに接続されたＡＳＰ部と
を備えることを特徴とするＣＭＯＳイメージセンサ。
【請求項２】
カラムアドレスを受信し、カラム選択信号を生成するカラム駆動部と、
前記カラム選択信号に応じて、前記ＣＤＳ回路の出力信号を対応する前記アナログデータバスに伝達するスイッチング手段と
をさらに備えることを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項３】
前記ピクセルアレイ部内の同一ローにおいて、同じ色のピクセルに対応する前記ＣＤＳ回路の出力信号を同一のアナログデータバスに伝達する伝達手段をさらに備えることを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項４】
前記伝達手段が、
カラムアドレスを受信し、カラム選択信号を出力するカラム駆動部と、
前記カラム選択信号によって制御され、前記ＣＤＳ回路の出力信号を対応する前記アナログデータバスに選択的に伝達する選択部と
を備えることを特徴とする請求項３に記載のＣＭＯＳイメージセンサ。
【請求項５】
前記選択部が、前記ＣＤＳ回路と前記アナログデータバスとの間に接続された複数のスイッチング素子を備えることを特徴とする請求項４に記載のＣＭＯＳイメージセンサ。
【請求項６】
前記ピクセルアレイ部が、
最初のカラムに緑色のピクセルが配置され、これに続いて緑色のピクセル及び赤色のピクセルが交互に繰り返して配列された複数の偶数ローと、
最初のカラムに青色のピクセルが配置され、これに続いて青色のピクセル及び緑色のピクセルが交互に繰り返して配列された複数の奇数ローと
を備えることを特徴とする請求項１〜請求項５の何れか１項に記載のＣＭＯＳイメージセンサ。
【請求項７】
複数の赤色のピクセル、複数の緑色のピクセル及び複数の青色のピクセルが、ロー方向及びカラム方向にマトリックス状に配置されて形成されたピクセルアレイ部と、
前記ピクセルアレイ部の一方に配置され、前記ピクセルアレイ部内の緑色のピクセルから出力されるアナログ信号を処理する第１アナログ信号処理パスと、
前記ピクセルアレイ部の他方に配置され、前記ピクセルアレイ部内の青色のピクセルまたは赤色のピクセルから出力されるアナログ信号を処理する第２アナログ信号処理パスと
を備えることを特徴とするＣＭＯＳイメージセンサ。
【請求項８】
前記第１アナログ信号処理パスが、
前記ピクセルアレイ部の下方に配置され、カラム毎に１つのＣＤＳ回路を備えて構成され、選択されたローの全てのピクセルの出力信号を一度に前記ＣＤＳ回路で受信する下部ＣＤＳ部と、
該下部ＣＤＳ部を構成する全てのＣＤＳ回路のうち、緑色のピクセルに対応する前記ＣＤＳ回路からの出力信号だけが伝達される少なくとも１つの下部アナログデータバスと、
該下部アナログデータバスに接続された下部ＡＳＰ部と
を備えることを特徴とする請求項７に記載のＣＭＯＳイメージセンサ。
【請求項９】
前記第２アナログ信号処理パスが、
前記ピクセルアレイ部の上方に配置され、カラム毎に１つのＣＤＳ回路を備えて構成され、選択されたローの全てのピクセルの出力信号を一度に前記ＣＤＳ回路で受信する上部ＣＤＳ部と、
該上部ＣＤＳ部を構成する全てのＣＤＳ回路のうち、赤色のピクセルまたは青色のピクセルに対応する前記ＣＤＳ回路からの出力信号だけが伝達される少なくとも１つの上部アナログデータバスと、
該上部アナログデータバスに接続された上部ＡＳＰ部と
を備えることを特徴とする請求項８に記載の特徴とするＣＭＯＳイメージセンサ。
【請求項１０】
前記第１アナログ信号処理パスが、
前記下部ＣＤＳ部を構成する全てのＣＤＳ回路のうち、緑色のピクセルに対応するＣＤＳ回路からの出力信号だけを前記下部アナログデータバスに伝達するための第１スイッチング信号を生成する第１カラム駆動部と、
前記第１スイッチング信号によって制御され、前記ＣＤＳ回路の出力信号を前記下部アナログデータバスに選択的に伝達する下部選択部と
をさらに備えることを特徴とする請求項８に記載のＣＭＯＳイメージセンサ。
【請求項１１】
前記第２アナログ信号処理パスが、
前記上部ＣＤＳ部を構成する全てのＣＤＳ回路のうち、赤色のピクセルまたは青色のピクセルに対応するＣＤＳ回路からの出力信号だけを前記上部アナログデータバスに伝達するための第２スイッチング信号を生成する第２カラム駆動部と、
前記第２スイッチング信号によって制御され、前記ＣＤＳ回路の出力信号を前記上部アナログデータバスに選択的に伝達する上部選択部と
を備えることを特徴とする請求項１０に記載のＣＭＯＳイメージセンサ。
【請求項１２】
前記下部選択部が、前記下部ＣＤＳ部を構成する各々のＣＤＳ回路と前記下部アナログデータバスとの間に接続された複数のスイッチング素子を備えることを特徴とする請求項１０に記載のＣＭＯＳイメージセンサ。
【請求項１３】
前記上部選択部が、前記上部ＣＤＳ部を構成する各々のＣＤＳ回路と前記上部アナログデータバスとの間に接続された複数のスイッチング素子を備えることを特徴とする請求項１１に記載のＣＭＯＳイメージセンサ。
【請求項１４】
前記第１カラム駆動部が、
カラムアドレスを受信し、第１カラム選択信号を生成する第１カラムデコーダと、
奇数ローまたは偶数ローに対応する制御信号、及び前記第１カラム選択信号を受信し、カラム毎に複数のスイッチング信号を前記第１スイッチング信号として出力する第１ＡＮＤゲート部と
を備えることを特徴とする請求項１０に記載のＣＭＯＳイメージセンサ。
【請求項１５】
前記第２カラム駆動部が、
カラムアドレスを受信し、第２カラム選択信号を生成する第２カラムデコーダと、
奇数ローまたは偶数ローに対応する制御信号、及び前記第２カラム選択信号を受信し、カラム毎に複数のスイッチング信号を前記第２スイッチング信号として出力する第２ＡＮＤゲート部と
を備えることを特徴とする請求項１１に記載のＣＭＯＳイメージセンサ。
【請求項１６】
前記第１アナログ信号処理パスが、
前記下部ＣＤＳ部を構成する全てのＣＤＳ回路のうち、緑色のピクセルに対応するＣＤＳ回路からの出力信号だけを前記下部アナログデータバスに伝達するための第１カラム選択信号を生成する第１カラムデコーダと、
前記第１カラム選択信号によって制御され、前記ＣＤＳ回路の出力信号を前記下部アナログデータバスに選択的に伝達する下部選択部と
をさらに備えることを特徴とする請求項８に記載のＣＭＯＳイメージセンサ。
【請求項１７】
前記第２アナログ信号処理パスが、
前記上部ＣＤＳ部を構成する全てのＣＤＳ回路のうち、赤色のピクセルまたは青色のピクセルに対応するＣＤＳ回路からの出力信号だけを前記上部アナログデータバスに伝達するための第２カラム選択信号を生成する第２カラムデコーダと、
前記第２カラム選択信号によって制御され、前記ＣＤＳ回路の出力信号を前記上部アナログデータバスに選択的に伝達する上部選択部と
をさらに備えることを特徴とする請求項９に記載のＣＭＯＳイメージセンサ。
【請求項１８】
前記下部選択部が、
前記第１カラム選択信号によって制御され、前記下部ＣＤＳ部の各出力信号を選択的に伝達する複数のスイッチング素子と、
奇数ローまたは偶数ローに対応する制御信号によって制御され、前記下部ＣＤＳ部の各出力信号のうち少なくとも１つの信号を選択的に前記下部アナログデータバスに伝達する複数のマルチプレクサと
を備えることを特徴とする請求項１６に記載のＣＭＯＳイメージセンサ。
【請求項１９】
前記上部選択部が、
前記第２カラム選択信号によって制御され、前記上部ＣＤＳ部の各出力信号を選択的に伝達する複数のスイッチング素子と、
奇数ローまたは偶数ローに対応する制御信号によって制御され、前記上部ＣＤＳ部の各出力信号のうち少なくとも１つの信号を選択的に前記上部アナログデータバスに伝達する複数のマルチプレクサと
を備えることを特徴とする請求項１７に記載のＣＭＯＳイメージセンサ。
【請求項２０】
３色の複数のピクセルがロー方向及びカラム方向にマトリックス状に配置されて形成されたピクセルアレイ部と、
前記ピクセルアレイ部の下方に配置され、前記ピクセルの出力信号を受信し、カラム毎に１つのＣＤＳ回路を備えて構成された下部ＣＤＳ部と、
前記ピクセルアレイ部の上方に配置され、前記ピクセルの出力信号を受信し、カラム毎に１つのＣＤＳ回路を備えて構成された上部ＣＤＳ部と、
前記下部ＣＤＳ部を構成する全てのＣＤＳ回路からの出力信号が区分されて伝達される複数の下部アナログデータバスと、
前記上部ＣＤＳ部を構成する全てのＣＤＳ回路からの出力信号が区分されて伝達される複数の上部アナログデータバスと、
複数の前記下部アナログデータバスに接続された下部ＡＳＰ部と、
複数の前記上部アナログデータバスに接続された上部ＡＳＰ部と
を備えることを特徴とするＣＭＯＳイメージセンサ。
【請求項２１】
前記下部ＣＤＳ部を構成する全てのＣＤＳ回路からの出力信号を区分して、複数の前記下部アナログデータバスに伝達する第１伝達手段と、
前記上部ＣＤＳ部を構成する全てのＣＤＳ回路からの出力信号を区分して、複数の前記上部アナログデータバスに伝達する第２伝達手段と
をさらに備えることを特徴とする請求項２０に記載のＣＭＯＳイメージセンサ。
【請求項２２】
前記ピクセルアレイ部が、
最初のカラムに緑色のピクセルが配置され、これに続いて緑色のピクセル及び赤色のピクセルが交互に繰り返して配列された複数の偶数ローと、
最初のカラムに青色のピクセルが配置され、これに続いて青色のピクセル及び緑色のピクセルが交互に繰り返して配列された複数の奇数ローと
を備えることを特徴とする請求項２１に記載のＣＭＯＳイメージセンサ。
【請求項２３】
複数の前記下部アナログデータバスが、前記下部ＣＤＳ部を構成する全てのＣＤＳ回路のうち、緑色のピクセルに対応するＣＤＳ回路からの出力信号だけを前記第１伝達手段を介して伝達され、
複数の前記上部アナログデータバスが、前記上部ＣＤＳ部を構成する全てのＣＤＳ回路のうち、赤色のピクセルまたは青色のピクセルに対応するＣＤＳ回路からの出力信号だけを前記第２伝達手段を介して伝達されることを特徴とする請求項２２に記載のＣＭＯＳイメージセンサ。
【請求項２４】
複数の前記下部アナログデータバスが、第１下部アナログデータバス及び第２下部アナログデータバスから構成され、
複数の前記上部アナログデータバスが、第１上部アナログデータバス及び第２上部アナログデータバスから構成されることを特徴とする請求項２２に記載のＣＭＯＳイメージセンサ。
【請求項２５】
前記第１伝達手段が、
前記下部ＣＤＳ部を構成する全てのＣＤＳ回路のうち、緑色のピクセルに対応するＣＤＳ回路からの出力信号だけを前記第１及び第２下部アナログデータバスに伝達するための第１スイッチング信号を生成する第１カラム駆動部と、
前記第１スイッチング信号によって制御され、前記ＣＤＳ回路の出力信号を前記第１及び第２下部アナログデータバスに選択的に伝達する下部選択部とを備え、
前記第２伝達手段が、
前記上部ＣＤＳ部を構成する全てのＣＤＳ回路のうち、赤色のピクセルまたは青色のピクセルに対応するＣＤＳ回路からの出力信号だけを前記第１及び第２上部アナログデータバスに伝達するための第２スイッチング信号を生成する第２カラム駆動部と、
前記第２スイッチング信号によって制御され、前記ＣＤＳ回路の出力信号を前記第１及び第２上部アナログデータバスに選択的に伝達する上部選択部とを備えることを特徴とする請求項２４に記載のＣＭＯＳイメージセンサ。
【請求項２６】
前記下部選択部が、前記下部ＣＤＳ部を構成する各々のＣＤＳ回路と前記第１及び第２下部アナログデータバスとの間に接続された複数の第１スイッチング素子を備え、
前記上部選択部が、前記上部ＣＤＳ部を構成する各々のＣＤＳ回路と前記第１及び第２上部アナログデータバスとの間に接続された複数の第２スイッチング素子とを備えることを特徴とする請求項２５に記載のＣＭＯＳイメージセンサ。
【請求項２７】
前記第１カラム駆動部が、
カラムアドレスを受信し、第１カラム選択信号を生成する第１カラムデコーダと、
奇数ローまたは偶数ローに対応する制御信号、及び前記第１カラム選択信号を受信し、カラム毎に複数のスイッチング信号を前記第１スイッチング信号として出力する第１ＡＮＤゲート部とを備え、
前記第２カラム駆動部が、
カラムアドレスを受信し、第２カラム選択信号を生成する第２カラムデコーダと、
奇数ローまたは偶数ローに対応する制御信号、及び前記第１カラム選択信号を受信し、カラム毎に複数のスイッチング信号を前記第２スイッチング信号として出力する第２ＡＮＤゲート部とを備えることを特徴とする請求項２５に記載のＣＭＯＳイメージセンサ。
【請求項２８】
前記第１伝達手段が、
前記下部ＣＤＳ部を構成する全てのＣＤＳ回路のうち、緑色のピクセルに対応するＣＤＳ回路からの出力信号だけを前記第１及び第２下部アナログデータバスに伝達するための第１カラム選択信号を生成する第１カラムデコーダと、
前記第１カラム選択信号によって制御され、前記下部ＣＤＳ部の各出力信号を選択的に伝達する複数の第１スイッチング素子と、
奇数ローまたは偶数ローに対応する制御信号によって制御され、前記下部ＣＤＳ部の各出力信号を選択的に前記第１及び第２下部アナログデータバスに伝達する複数の第１マルチプレクサを備え、
第２伝達手段が、
前記上部ＣＤＳ部を構成する全てのＣＤＳ回路の中から、赤色のピクセルまたは青色のピクセルに対応するＣＤＳ回路からの出力信号だけを前記第１及び第２上部アナログデータバスに伝達するための第２カラム選択信号を生成する第２カラムデコーダと、
前記第２カラム選択信号によって制御され、前記下部ＣＤＳ部の各出力信号を選択的に伝達する複数の第２スイッチング素子と、
奇数ローまたは偶数ローに対応する制御信号によって制御され、前記上部ＣＤＳ部の各出力信号を選択的に前記第１及び第２上部アナログデータバスに伝達する複数の第２マルチプレクサとを備えることを特徴とする請求項２４に記載のＣＭＯＳイメージセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサに関し、特に、高速でアナログ信号を処理する方法及びその機能を有するＣＭＯＳイメージセンサに関する。
【背景技術】
【０００２】
周知の如く、イメージセンサとは、光学的映像を電気信号に変換する半導体素子であり、このうち電荷結合素子（Charge Coupled Device、以下「ＣＣＤ」と記す）は、個々のＭＯＳキャパシタが相互に非常に近接した位置にあり、電荷キャリアがキャパシタに格納された後に移送される素子であり、ＣＭＯＳイメージセンサは、ＣＭＯＳ集積回路の製造技術を利用してピクセルアレイを構成し、ピクセルアレイからの出力を順に検出するスイッチング方式を採用する素子である。ＣＭＯＳイメージセンサは、低消費電力という大きい利点を有しているため、携帯電話など個人携帯用システムに非常に有用である。
【０００３】
図１は、従来の技術に係るＣＭＯＳイメージセンサの構成を示すブロック図であり、ピクセルから出力されるイメージデータ（アナログ信号）が処理される過程を示している。
【０００４】
図１に示したように、従来の技術に係るイメージセンサでは、Ｒ（赤色）、Ｇ（緑色）、Ｂ（青色）のピクセルが行（以下ロー（ｒｏｗ）と記す）方向にＮ個、列（以下カラム（ｃｏｌｕｍｎ）と記す）方向にＭ個（Ｎ、Ｍは正の整数）マトリックス状に配置されて、ピクセルアレイ部１１を構成しており、カラム毎に１つずつのＣＤＳ（Correlated Double Sampling）回路を備えて構成されたＣＤＳ部１２が、ピクセルアレイ部１１の下側に配置されている。ピクセルアレイ部１１の右側には、ＣＤＳ部１２から出力されたアナログ信号を処理するためのＡＳＰ（Analog Signal Processor）部１３が配置されている。
【０００５】
各々のＣＤＳ回路は、各ピクセルからリセット信号及びデータ信号をそれぞれサンプリングしてアナログデータバス１５に出力し、ＡＳＰ部１３は、アナログデータバス１５から伝達されたリセット信号及びデータ信号の差を求めた後に増幅する機能を果たす。これにより、実質的な被写体のイメージに対応するピクセルデータを得ることができる。
【０００６】
ピクセルからデータを読み出す時、ピクセルアレイ部１１のいずれかのローのピクセルの信号は、同時に（同一クロックで）一度にＣＤＳ部１２の各ＣＤＳ回路に伝達され、ＣＤＳ回路の出力は、カラム駆動部１４によって制御され、アナログデータバス１５を介して順にＡＳＰ部１３に伝達され、処理される。
【０００７】
上述のように、従来のＣＭＯＳイメージセンサは、いずれかのローが選択されると、そのローに該当するそれぞれのピクセルの信号（リセット信号及びデータ信号）が対応するＣＤＳ回路に格納され、次いで、カラム駆動部１４により順に各ＣＤＳ回路の出力信号がＡＳＰに伝達される方式を採用している。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
一方、上述の従来の駆動方式及び構成では、ピクセルが数百万個以上配列されて形成されたピクセルアレイ部の場合、ロー方向のピクセル数が増加するので、その増加に応じた数だけＣＤＳ回路も増加させなければならない。また、増加した多くの数のＣＤＳ回路に共通のアナログデータバスが接続されるので、アナログデータバスの負荷キャパシタンスも大きくなる。
【０００９】
したがって、従来のＣＭＯＳイメージセンサでは高速動作が困難であり、高速動作のためには所望の信号処理機能を有するように機能ブロック（特にＡＳＰ部１３）が改良されなければならない。また、高速動作のシステムを設計する場合、定められた時間内に信号値を安定化させるためのタイムマージンが少ないため、素子の信頼性及び量産性に悪影響を及ぼすようになる。
【００１０】
本発明は、上述した従来の技術の問題点を解決するためになされたものであって、その目的とするところは、データ信号が定められた時間内に安定化するタイムマージンが充分な比較的低速の機能ブロック（例えばＡＳＰ部）を用いても、数百万ピクセルを有する素子全体のアナログ信号処理が可能である、即ち、高速動作が可能なＣＭＯＳイメージセンサを提供することにある。
【００１１】
また、本発明は、比較的に低速の機能ブロックを用いても、素子全体の高速動作が可能であるように多重経路を介して信号を処理し、色毎の信号（すなわち、同じＧ信号、Ｒ信号、またはＢ信号）が同一のＡＳＰのパス（ｐａｔｈ）を介し処理されるように、復号化することによって、オフセットの問題を解決したＣＭＯＳイメージセンサを提供することをも目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明に係るＣＭＯＳイメージセンサは、３色の複数のピクセルがでロー（ｒｏｗ）方向及びカラム（ｃｏｌｕｍｎ）方向にマトリックス状に配置されて形成されたピクセルアレイ部と、各々の前記ピクセルの出力信号を受信し、カラム毎に１つのＣＤＳ（Correlated Double Sampling）回路を備えて構成されたＣＤＳ部と、該ＣＤＳ部を構成する全てのＣＤＳ回路からの出力信号が区分されて伝達される複数のアナログデータバスと、複数の前記アナログデータバスに接続されたＡＳＰ（Analog Signal Processor）部とを備える。
【００１３】
また、本発明に係る別のＣＭＯＳイメージセンサは、複数の赤色のピクセル、複数の緑色のピクセル及び複数の青色のピクセルが、ロー方向及びカラム方向にマトリックス状に配置されて形成されたピクセルアレイ部と、前記ピクセルアレイ部の一方に配置され、前記ピクセルアレイ部内の緑色のピクセルから出力されるアナログ信号を処理する第１アナログ信号処理パスと、前記ピクセルアレイ部の他方に配置され、前記ピクセルアレイ部内の青色のピクセルまたは赤色のピクセルから出力されるアナログ信号を処理する第２アナログ信号処理パスとを備える。
【００１４】
また、本発明に係る別のＣＭＯＳイメージセンサは、３色の複数のピクセルがロー方向及びカラム方向にマトリックス状に配置されて形成されたピクセルアレイ部と、前記ピクセルアレイ部の下方に配置され、前記ピクセルの出力信号を受信し、カラム毎に１つのＣＤＳ回路を備えて構成された下部ＣＤＳ部と、前記ピクセルアレイ部の上方に配置され、前記ピクセルの出力信号を受信し、カラム毎に１つのＣＤＳ回路を備えて構成された上部ＣＤＳ部と、前記下部ＣＤＳ部を構成する全てのＣＤＳ回路からの出力信号が区分されて伝達される複数の下部アナログデータバスと、前記上部ＣＤＳ部を構成する全てのＣＤＳ回路からの出力信号が区分されて伝達される複数の上部アナログデータバスと、複数の前記下部アナログデータバスに接続された下部ＡＳＰ部と、複数の前記上部アナログデータバスに接続された上部ＡＳＰ部とを備える。
【発明の効果】
【００１５】
本発明によれば、多重パス（ｐａｔｈ）を介してアナログ信号を処理することによって、比較的低速で安定な信号処理システム（機能ブロック）を用いて信号処理速度を向上させることができる。さらに、多重パスを介して信号を処理しても、ピクセルアレイ部内の同種（同じ色）のピクセルからの出力信号を、同一パスを介して処理することによって、同種（同じ色）のピクセルからの出力信号間のオフセットを最小化し、画質を改善することができるという効果が得られる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明のもっとも好ましい実施の形態を添付する図面を参照して説明する。
【００１７】
（第１の実施の形態）
図２は、本発明の実施の形態に係るＣＭＯＳイメージセンサ（以下、単にイメージセンサとも記す）の構成を示すブロック図であり、図１に示した従来の技術とは異なり、ピクセルから得られたイメージデータ（アナログ信号）が拡張された２つのバス２５ａ、２５ｂを介して処理されることを示している。
【００１８】
図２に示したように、本発明の第１の実施の形態に係るイメージセンサは、Ｒ（赤色）ピクセル、Ｇ（緑色）ピクセル、Ｂ（青色）ピクセルがロー方向にＮ個、カラム方向にＭ個（Ｎ、Ｍは正の整数）マトリックス状に配置されて、ピクセルアレイ部２１を構成しており、カラム毎に１つずつ設けられたＣＤＳ回路から構成されたＣＤＳ部２２がピクセルアレイ部２１の下側に配置されている。尚、本明細書において、上下左右との記載は、添付図面における構成要素間の関係を示すために便宜的に用いるものである。ピクセルアレイ部２１の右側にはＣＤＳ部２２から出力されたアナログ信号を処理するためのＡＳＰ部（Analog Signal Processor）２３が配置されている。また、カラムアドレスを受信し、カラム選択信号ＣＳ０、ＣＳ１・・・・を出力するカラム駆動部２４と、カラム選択信号ＣＳ０、ＣＳ１・・・・に制御され、ＣＤＳ回路の出力信号を該当するアナログデータバスに選択的に伝達する選択部２６とを備える。
【００１９】
本実施の形態において、ピクセルアレイ部２１は、最初（左端）のカラムにＧピクセルが配置され、その後Ｇピクセル及びＲピクセルが交互に繰り返して配列された複数の奇数ローＯｄｄ  ｒｏｗと、最初（左端）のカラムにＢピクセルが配置され、その後Ｂピクセル及びＧピクセルが交互に繰り返して配列された複数の偶数ローＥｖｅｎ  ｒｏｗを備えている。
【００２０】
本実施の形態において、ＣＤＳ部２２から出力された信号は、アナログデータバスを介しＡＳＰ部２３に伝達されるが、この時図１に示した従来技術とは異なり、アナログデータバスは、第１アナログデータバス２５ａと第２アナログデータバス２５ｂとの２つアナログデータバスから構成されている。
【００２１】
そして、ピクセルアレイ部２１内の同一のロー上における同じ色のピクセルに対応するＣＤＳ回路の出力信号は、同一のアナログデータバスに伝達されるように、カラム駆動部２４及び選択部２６が構成されている。すなわち、ＣＤＳ部２２の各ＣＤＳ回路の出力は、カラム駆動部２４から生成された選択信号ＣＳによって制御される選択部２６によって、第１または第２アナログデータバス２５ａ、２５ｂに出力される。例えば、偶数ローＥｖｅｎ  ｒｏｗが選択された場合、複数のＢピクセルからの信号（ＣＤＳ回路を通過した信号）は、第１アナログデータバス２５ａに伝達され、複数のＧピクセルからの信号（ＣＤＳ回路を通過した信号）は第２アナログデータバス２５ｂに伝達される。また、奇数ローＯｄｄ  ｒｏｗが選択された場合、複数のＧピクセルからの信号は、第１アナログデータバス２５ａに伝達され、複数のＲピクセルからの信号は、第２アナログデータバス２５ｂに伝達される。
【００２２】
結局、ピクセルからデータを読み出す際、ピクセルアレイ部２１のいずれかのローが選択されると、そのロー上のピクセルは、同時に（同一クロックで）一度に対応するＣＤＳ部２２の各ＣＤＳ回路に伝達され、次いで、各ＣＤＳ回路の出力は、カラム駆動部２４によって制御され、順に第１または第２アナログデータバス２５ａ、２５ｂに伝達されてＡＳＰ部２３で処理される。
【００２３】
このように、本発明の第１の実施の形態に係るＣＭＯＳイメージセンサは、ピクセルの数が増加してＣＤＳ回路の数が増加しても、アナログデータバスが分割されているため、その分アナログデータバスの寄生キャパシタンスを低減させることができる。
【００２４】
すなわち、アナログデータバスにかかる負荷キャパシタンスは、バスラインの数に応じて減少する。したがって、バスラインの負荷の減少分だけバスを介して伝達するアナログ信号の処理速度が向上し、アナログ信号処理全体の帯域幅を増加させることができる。
【００２５】
（第２の実施の形態）
上述の本発明の第１の実施の形態では、２つのアナログデータバスと１つのＡＳＰ部２３とを用る場合を説明したが、１つのＡＳＰ部を用いて４つまたはそれ以上のアナログデータバスを用いることができ、図３には、４つのアナログデータバスを備えた本発明の第２の実施の形態に係るＣＭＯＳイメージセンサの構成を示している。
【００２６】
図３に示したように、本発明の第２の実施の形態に係るイメージセンサは、Ｒ（赤色）ピクセル、Ｇ（緑色）ピクセル、Ｂ（青色）ピクセルがロー方向にＮ個、カラム方向にＭ個（Ｎ、Ｍは正の整数）マトリックス状に配置されて、ピクセルアレイ部３１を構成しており、カラム毎に１つずつのＣＤＳ回路を備えて構成されたＣＤＳ部３２がピクセルアレイ部３１の下側に配置されている。ピクセルアレイ部３１の右側には、ＣＤＳ部３２から出力されたアナログ信号を処理するためのＡＳＰ部３３が配置されている。
【００２７】
また、ＣＤＳ部３２から出力された信号は、アナログデータバスを介してＡＳＰ部３３に伝達されるが、ここでは、図１に示した従来の技術とは異なり、アナログデータバスは、第１アナログデータバス３５ａ、第２アナログデータバス３５ｂ、第３アナログデータバス３５ｃ及び第４アナログデータバス３５ｄの４つのアナログデータバスから構成されている。
【００２８】
そして、ＣＤＳ部３２の各ＣＤＳ回路の出力は、カラム駆動部３４から生成された選択信号ＣＳ０、ＣＳ１，ＣＳ２・・・・によって制御される選択部３６によって、第１〜第４アナログデータバス３５ａ、３５ｂ、３５ｃ、３５ｄに出力される。
【００２９】
すなわち、本発明の第２の実施の形態に係るＣＭＯＳイメージセンサは、ピクセルからデータを読み出す際、ピクセルアレイ部３１の各ロー上のピクセルからのデータは、同時に（同一クロックで）一度にＣＤＳ部３２の各ＣＤＳ回路に伝達され、次いで、各ＣＤＳ回路の出力は、カラム駆動部３４によって制御される選択部３６によって、第１〜第４アナログデータバス３５ａ、３５ｂ、３５ｃ、３５ｄに割振られて順にＡＳＰ部３３に伝達される。
【００３０】
（第３の実施の形態）
図４は、本発明の第３の実施の形態に係るＣＭＯＳイメージセンサの構成を示すブロック図であり、ピクセルアレイ部のピクセルから出力されるアナログ信号を処理するためのアナログ信号処理パスを全体的に２つに分ける方法を示している。
【００３１】
図４に示したように、本発明の第３の実施の形態に係るイメージセンサはＲ（赤色）ピクセル、Ｇ（緑色）ピクセル、Ｂ（青色）ピクセルがロー方向にＮ個、カラム方向にＭ個（Ｎ、Ｍは正の整数）マトリックス状に配置されて、ピクセルアレイ部４１を構成しており、カラム毎に１つずつのＣＤＳ回路を備えて構成されたＣＤＳ部４２、４６がピクセルアレイ部４１の下側及び上側にそれぞれ配置されている。ピクセルアレイ部４１の右側には、下側のＣＤＳ部４２から出力されたアナログ信号を処理するための第１ＡＳＰ部４３、及び上側のＣＤＳ部４６から出力されたアナログ信号を処理するための第２ＡＳＰ部４７が配置されている。
【００３２】
ピクセルアレイ部４１は、最初（左端）のカラムにＧピクセルが配置され、その後Ｇピクセル及びＲピクセルが交互に繰り返して配列された複数の奇数ローＯｄｄ  ｒｏｗと、最初（左端）のカラムにＢピクセルが配置され、その後Ｂピクセル及びＧピクセルが交互に繰り返して配列された複数のローＥｖｅｎ  ｒｏｗを備えている。
【００３３】
ＣＤＳ部４２から出力された信号は、第１アナログデータバス４５を介して第１ＡＳＰ部４３に伝達され、ＣＤＳ部４６から出力された信号は、第２アナログデータバス４９を介して第２ＡＳＰ部４７に伝達される。
【００３４】
そして、下側のＣＤＳ部４２の各ＣＤＳ回路の出力は、第１カラム駆動部４４から生成された選択信号ＣＳ＿Ｌによって制御され、第１アナログデータバス４５に出力され、上側のＣＤＳ部４６の各ＣＤＳ回路の出力は、第２カラム駆動部４８から生成された選択信号ＣＳ＿Ｕによって制御され、第２アナログデータバス４９に出力される。図４では省略しているが、ＣＤＳ部４２、４６の各ＣＤＳ回路の出力は、カラム駆動部４４、４８によって制御されるを介して第１及び第２アナログデータバス４５、４９に伝達される。図示を省略した選択部は、図２の選択部２６、図３の選択部３６と同様に構成されている。
【００３５】
ピクセルからデータを読み出す際の全体的な動作を説明すると、ピクセルアレイ部４１のいずれかのローが選択されると、そのローに該当する全てのピクセルの出力信号は、ピクセルアレイ部４１の下側及び上側のＣＤＳ部４２、４６に伝達される。すなわち、下側及び上側のＣＤＳ部４２、４６のそれぞれに同一ピクセルの信号が伝達される。
【００３６】
次いで、第１カラム駆動部４４が、下側のＣＤＳ部４２のうちＧピクセルに該当するカラムのＣＤＳ回路だけを順に駆動し、信号を第１アナログデータバス４５に出力し、この信号が第１ＡＳＰ部４３に伝達されて処理される。また、第２カラム駆動部４８は、上側のＣＤＳ部４６のうちＢピクセル及びＲピクセルに該当するカラムのＣＤＳ回路だけを順に駆動し、信号を第２アナログデータバス４９に出力し、この信号が第２ＡＳＰ部４７に伝達されて処理される。
【００３７】
上述のように、本発明の第３の実施の形態では、Ｒピクセル又はＢピクセルの信号とＧピクセルの信号とが相互に異なるアナログ信号処理パス（ｐａｔｈ）を介して処理されるため、１つのクロックで同時に２つの信号を処理でき、全体的に２倍の帯域幅を有するアナログシステムを具現できる。
【００３８】
また、ＡＳＰ部を２つ備えており、役割（所定時間内の処理数）が半分に減少するため、それぞれのＡＳＰ部には、データ信号が定められた時間内に安定化するタイムマージンが充分である、比較的に低速のシステム（機能ブロック）を用いることができる。
【００３９】
また、本発明は上述のように比較的に低速のシステムを用いても、素子の全体的な高速動作が可能であるように多重経路を通して信号を処理し、色毎の信号（すなわち、同じＧ信号、Ｒ信号、またはＢ信号）が同一のアナログ信号処理パス（ｐａｔｈ）で処理されるように復号化することによって、オフセットの問題を解決できる。
【００４０】
すなわち、ピクセルアレイ部４１内のＧピクセルからの信号は、下側のアナログデータバス４５を介して下側のＡＳＰ部４３で処理されるように復号化され、Ｒピクセル、Ｂピクセルは上側のアナログデータバス４９を介して上側のＡＳＰ部４７で処理されるように復号化されるため、同種（同じ色）のピクセルからの出力信号間のオフセットを最小化でき、これにより画像のオフセットノイズを最小化できる。
【００４１】
（第４及び第５の実施の形態）
上述のように、本発明の第３の実施の形態は信号処理パスを２つに分割したものであり、この拡張として、それぞれのアナログ信号処理パスに複数のアナログデータバスを設けることができる。図５及び図６はこのようなＣＭＯＳイメージセンサの構成例を示している。
【００４２】
図５は、発明の第４の実施の形態に係り、アナログ信号処理パスが、上側及び下側に２つに分割され、それぞれのパスが２つのアナログデータバスを備える構成を示している。この構成の場合、各パスのアナログデータラインの負荷キャパシタンスを低減させることができると共に、２つのパスを介して１つのクロックで同時に信号処理が可能である。
【００４３】
図６は、発明の第５の実施の形態に係り、アナログ信号処理パスが上側及び下側に２つに分割され、それぞれのパスが４つのアナログデータバスを備える構成を示している。この構成の場合、各パスのアナログデータラインの負荷キャパシタンスをさらに低減させることができると共に、２つのパスを介して１つのクロックで同時に信号処理が可能である。
【００４４】
図５及び図６のような場合にも、下側のアナログ信号パスを介してＧピクセルからの信号が処理され、上側のパスを介してＢピクセル及びＲピクセルからの信号が処理されるようにすることによって、同種（同じ色）のピクセルからの出力信号間のオフセットを最小化できる。
【００４５】
（第６及び第７の実施の形態：復号化方法）
本発明は、比較的に低速のシステムを用いても素子の全体的な高速動作が可能であるように、多重経路を介して信号を処理し、色毎の信号（すなわち、同じＧ信号、Ｒ信号、またはＢ信号）は同一のＡＳＰのパスで処理されるように復号化することによって、オフセットの問題を解決する。以下では、復号化に関して具体的に説明する。
【００４６】
図７及び図９は、アナログ信号処理パスが上側及び下側に２つに分割され、それぞれのパスが２つずつのアナログデータバスを備える構成を示しており、これらの構成に基づいて復号化方法を説明する。図７及び図９に示した実施の形態では、ピクセルアレイ部内のＧピクセルからの信号は下側のアナログデータバスを介し、下側のＡＳＰで処理されるように復号化し、Ｒピクセル及びＢピクセルは、上側のアナログデータバスを介し、上側のＡＳＰで処理されるように復号化するものである。
【００４７】
まず、図７に示したように、Ｒ（赤色）、Ｇ（緑色）、Ｂ（青色）ピクセルがロー方向にＮ個、カラム方向にＭ個（Ｎ、Ｍは正の整数）マトリックス状に配置されて、ピクセルアレイ部７１０を構成しており、カラム毎に１つずつのＣＤＳ回路を備えて構成されたＣＤＳ部７２０、７６０が、ピクセルアレイ部７１０の下側及び上側にそれぞれ配置されている。また、下側のＣＤＳ部７２０から出力されたアナログ信号を処理するための下側のＡＳＰ部７３０と、上側のＣＤＳ部７６０から出力されたアナログ信号を処理するための上側のＡＳＰ部７７０がそれぞれ設けられている。
【００４８】
本実施の形態において、ピクセルアレイ部７１０は、最初（左端）のカラムにＧピクセルが配置され、その後Ｇピクセル及びＲピクセルが交互に繰り返して配列された複数の奇数ローＯｄｄ  ｒｏｗと、最初（左端）のカラムにＢピクセルが配置され、その後Ｂピクセル及びＧピクセルが交互に繰り返して配列された複数の偶数ローＥｖｅｎ  ｒｏｗを備えている。
【００４９】
そして、下側のＣＤＳ部７２０から出力された信号は、下側のカラム駆動部７４０と下側の選択部７５０とから構成された伝達手段を介して、第１及び第２下部アナログデータバスＡＤＢ１＿Ｌ、ＡＤＢ２＿Ｌに出力され、下側のＡＳＰ部７３０に伝達される。上側のＣＤＳ部７６０から出力された信号は、上側のカラム駆動部７８０及び上側の選択部７９０から構成された伝達手段を介して、第１及び第２上部アナログデータバスＡＤＢ１＿Ｕ、ＡＤＢ２＿Ｕに出力され、上側のＡＳＰ部７７０に伝達される。
【００５０】
そして、下側の選択部７５０は、一端が、下側のＣＤＳ部７２０の各ＣＤＳ回路に接続され、他端が、第１下部アナログデータバスＡＤＢ１＿Ｌまたは第２下部アナログデータバスＡＤＢ２＿Ｌに接続されたスイッチング素子で具現され、選択部７５０の各スイッチング素子は、下側のカラム駆動部７４０によってオン／オフ制御される。
【００５１】
下側のカラム駆動部７４０は、カラムアドレスｃａを受信し、カラム選択信号ＣＳ１，ＣＳ２・・・・を生成して出力するカラムデコーダ７４２と、駆動部選択信号ｄｓ及びカラム選択信号ＣＳ１，ＣＳ２・・・・を受信し、選択部７５０の各スイッチング素子を制御するＡＮＤゲート部７４４とから構成されている。
【００５２】
また、上側の選択部７９０は、一端が、上側のＣＤＳ部７６０の各ＣＤＳ回路に接続され、他端が、第１上部アナログデータバスＡＤＢ１＿Ｕ、または第２上部アナログデータバスＡＤＢ２＿Ｕに接続されたスイッチング素子で具現され、選択部７９０の各スイッチング素子は、上側のカラム駆動部７８０によってオン／オフ制御される。
【００５３】
上側のカラム駆動部７８０は、カラムアドレスｃａを受信し、カラム選択信号ＣＳ１，ＣＳ２・・・・を生成して出力するカラムデコーダ７８２と、駆動部選択信号ｄｓ及びカラム選択信号ＣＳ１，ＣＳ２・・・・を受信し、選択部７９０の各スイッチング素子を制御するＡＮＤゲート部７８４とから構成されている。
【００５４】
駆動部選択信号ｄｓは、偶数ローＥｖｅｎ  ｒｏｗが選択される場合と、奇数ローＯｄｄ  ｒｏｗが選択される場合とで相互に反対の論理値となる論理信号であり、本実施の形態では、偶数ローＥｖｅｎ  ｒｏｗが選択される場合、論理値「０」の信号レベルとなり、奇数ローＯｄｄ  ｒｏｗが選択される場合、論理値「１」のレベルとなる。
【００５５】
以下に、各ピクセルからのデータを読み出す全体的な動作を説明する。
【００５６】
ピクセルアレイ部７１０のいずれかのローが選択されると、そのローに該当する全てのピクセルの出力信号は同時に、ピクセルアレイ部７１０の下側及び上側のＣＤＳ部７２０、７６０にそれぞれ伝達される。すなわち、下側及び上側のＣＤＳ部７２０、７６０にそれぞれ同一ピクセルの信号が伝達される。
【００５７】
次いで、カラム駆動部７４０は、下側の選択部７５０の各スイッチング素子のうち、Ｇピクセルに該当するカラムが接続されたスイッチング素子だけを順に駆動（オンに）し、Ｇピクセルからの信号のみを第１または第２下部アナログデータバスＡＤＢ１＿Ｌ、ＡＤＢ２＿Ｌの何れかに順に出力する。この信号はＡＳＰ部７３０で処理される。
【００５８】
次いで、カラム駆動部７８０は、上側の選択部７９０の各スイッチング素子のうち、Ｂピクセル及びＲピクセルに該当するカラムのスイッチング素子だけを順に駆動（オンに）し、Ｂピクセル及びＲピクセルの信号のみを第１または第２上部アナログデータバスＡＤＢ１＿Ｕ、ＡＤＢ２＿Ｕの何れかに順に出力する。この信号はＡＳＰ部７６０で処理される。
【００５９】
図８Ａ〜図８Ｃは、図７に示した構成の動作を説明するためのピクセルアレイ部及び動作タイミング図であり、これらを参照して図７に示した実施の形態に関する具体的なデータ処理動作を説明する。
【００６０】
図８Ａは、ピクセルアレイ部を示しており、図８Ｂは、駆動部選択信号ｄｓが論理値「０」に対応するレベル（偶数ローＥｖｅｎ  ｒｏｗのピクセルが処理される場合）である場合の動作タイミング図であり、図８Ｃは、駆動部選択信号ｄｓが論理値「１」に対応するレベル（奇数ローＯｄｄ  ｒｏｗのピクセルが処理される場合）である場合の動作タイミング図である。
【００６１】
図８Ａにおいては、同じ色のピクセルを区別するために左から順に番号を付している。
【００６２】
まず、図８Ｂに示したように、偶数ローＥｖｅｎ  ｒｏｗのピクセルのデータが出力される場合の動作（駆動部選択信号ｄｓが論理値「０」に対応するレベル）を説明する。図８Ｂでは、データ信号がまず出力され、その後にリセット信号が出力される場合を示しているが、リセット信号がまず出力され、その後にデータ信号が出力されることもある。
【００６３】
カラムアドレスｃａが、カラムデコーダ７４２、７８２に入力されて、例えば、４つのカラム選択信号ＣＳ１〜ＣＳ４が出力される時、駆動部選択信号ｄｓが論理値「０」に対応するレベルであるため、その反転信号「ｄｓｂ」は論理値「１」に対応するレベルである。これによって、信号「ｄｓｂ」を一方の入力とするＡＮＤゲートは、他方の入力であるカラム選択信号ＣＳ１〜ＣＳ４のレベルに応じたレベルのスイッチング信号を出力する。図７において信号「ｄｓｂ」を一方の入力とするＡＮＤゲートは、Ａ１ａ、Ａ３ａ、Ａ２ｂ、Ａ４ｂである。
【００６４】
これにより、カラム選択信号ＣＳ１が活性化される（論理値「１」に対応するハイレベルになる）と、第１上部アナログデータバスＡＤＢ１＿ＵにはピクセルＢ１（図８Ａ参照）からのデータ信号ＥＢ１＿Ｄ及びリセット信号ＥＢ１＿Ｒが続けて出力され、ＡＳＰ部７７０でこれらの信号の差を求めた後、その差を増幅することによって、ピクセルＢ１のデータ値が求められる。一方、ピクセルＢ１のデータが処理されると共に第１下部アナログデータバスＡＤＢ１＿ＬにはピクセルＧ２（図８Ａ参照）のデータ信号ＥＧ２＿Ｄ及びリセット信号ＥＧ２＿Ｒが続けて出力され、ＡＳＰ部７３０でこれらの信号の差を求めた後、その差を増幅することによって、ピクセルＧ２のデータ値が求められる。そして、ピクセルＢ１のリセット信号ＥＢ１＿Ｒが第１上部アナログデータバスＡＤＢ１＿Ｕに出力される時、ピクセルＢ３（図８Ａ参照）のデータ信号ＥＢ３＿Ｄが第２上部アナログデータバスＡＤＢ２＿Ｕに出力され、ピクセルＧ２のリセット信号ＥＧ２＿Ｒが第１下部アナログデータバスＡＤＢ１＿Ｌに出力される時、ピクセルＧ４（図８Ａ参照）のデータ信号ＥＧ４＿Ｄが第２下部アナログデータバスＡＤＢ２＿Ｌに出力される。
【００６５】
図８Ｃは、奇数ローＯｄｄ  ｒｏｗのピクセルからデータが出力される場合の動作に関するものであり、偶数ローＥｖｅｎ  ｒｏｗと類似の動作を行うため、その説明を省略する。
【００６６】
上述した動作から分かるように、ピクセルアレイ部７１０内のＧピクセルからの信号は、第１及び第２下部アナログデータバスを介し、下側のＡＳＰ部７３０で処理されるように復号化され、ＲまたはＢピクセルからの信号は、第１及び第２上部アナログデータバスを介し、上側のＡＳＰ部７７０で処理されるように復号化される。したがって、同に色の信号は、同一のＡＳＰパスで処理されるため、同じ色の信号におけるオフセット値の差を最小化できる。
【００６７】
図９は、本発明の別の実施の形態に係る復号化方法を説明するための図である。
【００６８】
図９に示したように、Ｒ（赤色）ピクセル、Ｇ（緑色）ピクセル、Ｂ（青色）ピクセルがロー方向にＮ個、カラム方向にＭ個（Ｎ、Ｍは正の整数）マトリックス状に配置されて、ピクセルアレイ部９１０を構成しており、カラム毎に１つずつＣＤＳ回路を備えて構成されたＣＤＳ部９２０、９６０がピクセルアレイ部９１０の下側及び上側にそれぞれ配置されている。さらに、下側のＣＤＳ部９２０から出力されたアナログ信号を処理する下側のＡＳＰ部９３０と、上側のＣＤＳ部９６０から出力されたアナログ信号を処理する上側のＡＳＰ部９７０とを備えている。
【００６９】
本実施の形態において、ピクセルアレイ部９１０は、最初（左端）のカラムにＧピクセルが配置され、その後Ｇピクセル及びＲピクセルが交互に繰り返して配列された複数の奇数ローＯｄｄ  ｒｏｗと、最初（左端）のカラムにＢピクセルが配置され、その後Ｂピクセル及びＧピクセルが交互に繰り返して配列された複数の偶数ローＥｖｅｎ  ｒｏｗとを備えている。
【００７０】
そして、下側のＣＤＳ部９２０から出力された信号は、下側の選択部９５０を介し、第１及び第２下部アナログデータバスＡＤＢ１＿Ｌ、ＡＤＢ２＿Ｌに出力されて下側のＡＳＰ部９３０に伝達され、上側のＣＤＳ部９６０から出力された信号は、上側の選択部９９０を介し、第１及び第２上部アナログデータバスＡＤＢ１＿Ｕ、ＡＤＢ２＿Ｕに出力されて上段側のＡＳＰ部９７０に伝達される。
【００７１】
下側の選択部９５０は、スイッチング素子部９５２とマルチプレクサ部９５４とから構成され、スイッチング素子部９５２は、下側のＣＤＳ部９２０の各ＣＤＳ回路に一端が接続され、マルチプレクサ部９５４内のマルチプレクサＭＵＸの入力端に他端が接続され、カラムデコーダ９４０から出力されるカラム選択信号ＣＳによってオン／オフ制御される。
【００７２】
下側の選択部９５０のマルチプレクサ部９５４を構成する各マルチプレクサは、４入力２出力マルチプレクサＭＵＸで構成されており、４つの入力端は、各カラムに対応するスイッチング素子の他端に接続されており、２つの出力端のうち何れか一方の出力端は第１下部アナログデータバスＡＤＢ１＿Ｌに接続され、他方の出力端は第２下部アナログデータバスＡＤＢ２＿Ｌに接続されている。また、下側の選択部９５０の各マルチプレクサＭＵＸは、制御信号ｃｏｎｔによって制御され、４つの入力のうち２つの入力を第１及び第２下部アナログデータバスＡＤＢ１＿Ｌ、ＡＤＢ２＿Ｌに伝達する。制御信ｃｏｎｔ号は、偶数ローＥｖｅｎ  ｒｏｗが選択される場合と、奇数ローＯｄｄ  ｒｏｗが選択される場合とで、相互に反対の論理値に対応するレベルの信号である。ここでは、制御信ｃｏｎｔ号は、偶数ローＥｖｅｎ  ｒｏｗが選択される場合、論理値「０」に対応するレベルとなり、奇数ローＯｄｄ  ｒｏｗが選択される場合、論理値「１」に対応するレベルとなるとする。
【００７３】
下側のカラムデコーダ９４０は、カラムアドレスｃａを受信し、カラム選択信号ＣＳ１，ＣＳ２・・・・を生成して出力する。
【００７４】
一方、上側の選択部９９０は、スイッチング素子部９９２とマルチプレクサ部９９４とインバータ９９６とから構成され、スイッチング素子部９９２は、上側のＣＤＳ部９６０の各ＣＤＳ回路に一端が接続され、マルチプレクサ部９９４内のマルチプレクサＭＵＸの入力端に他端が接続され、カラムデコーダ９８０から出力されるカラム選択信号ＣＳによってオン／オフ制御される。
【００７５】
上側の選択部９９０のマルチプレクサ部９９４を構成する各マルチプレクサは、４入力２出力マルチプレクサＭＵＸで構成されており、４つの入力端は、各カラムに対応するスイッチング素子に接続されており、２出力端のうち何れか一方の出力端は、第１上部アナログデータバスＡＤＢ１＿Ｕに接続され、他方の出力端は第２上部アナログデータバスＡＤＢ２＿Ｕに接続されている。また、上側の選択部９９０の各マルチプレクサＭＵＸは、制御信号ｃｏｎｔを受信し、反転信号を生成するインバータ９９６の反転出力信号によって制御されて、４つの入力のうち２つの入力を第１及び第２上部アナログデータバスＡＤＢ１＿Ｕ、ＡＤＢ２＿Ｕに伝達する。
【００７６】
上側のカラムデコーダ９８０は、カラムアドレスｃａを受信し、カラム選択信号ＣＳ１，ＣＳ２・・・・を生成して出力する。
【００７７】
図９に示した構成における復号化方法は、図７に示した構成に関して上記した復号方法と同様であるため、その具体的な動作の説明を省略する。
【００７８】
尚、本発明は、上記した実施の形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で種々の変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００７９】
【図１】従来の技術に係るＣＭＯＳイメージセンサのアナログ信号処理パスの構成を示すブロック図である。
【図２】本発明の第１の実施の形態に係るＣＭＯＳイメージセンサのアナログ信号処理パスの構成を示すブロック図である。
【図３】本発明の第２の実施の形態に係るＣＭＯＳイメージセンサのアナログ信号処理パスの構成を示すブロック図である。
【図４】本発明の第３の実施の形態に係るＣＭＯＳイメージセンサのアナログ信号処理パスの構成を示すブロック図である。
【図５】本発明の第４の実施の形態に係るＣＭＯＳイメージセンサのアナログ信号処理パスの構成を示すブロック図である。
【図６】本発明の第５の実施の形態に係るＣＭＯＳイメージセンサのアナログ信号処理パスの構成を示すブロック図である。
【図７】図５に示したアナログ信号処理パスの構成において、本発明の第６の実施の形態に係る復号化方法を説明するためのＣＭＯＳイメージセンサの構成を示すブロック図である。
【図８Ａ】図７の構成における動作を説明するための図である。
【図８Ｂ】図７の構成における動作を説明するための図である。
【図８Ｃ】図７の構成における動作を説明するための図である。
【図９】図５に示したアナログ信号処理パスの構成において、本発明の第７の実施の形態に係る復号化方法を説明するためのＣＭＯＳイメージセンサの構成を示すブロック図である。
【符号の説明】
【００８０】
７１０      ピクセルアレイ部
７２０，７６０      ＣＤＳ部
７３０，７７０      ＡＳＰ部
７４０      カラム駆動部
７８０      カラム駆動部
７５０，７９０      選択部
ＡＤＢ１＿Ｌ      第１下部アナログデータバス
ＡＤＢ２＿Ｌ      第２下部アナログデータバス
ＡＤＢ１＿Ｕ      第１上部アナログデータバス
ＡＤＢ２＿Ｕ      第２上部アナログデータバス
【図１】
2005312025.tif 000003
【図２】
2005312025.tif 000004
【図３】
2005312025.tif 000005
【図４】
2005312025.tif 000006
【図５】
2005312025.tif 000007
【図６】
2005312025.tif 000008
【図７】
2005312025.tif 000009
【図８Ａ】
2005312025.tif 000010
【図８Ｂ】
2005312025.tif 000011
【図８Ｃ】
2005312025.tif 000012
【図９】
2005312025.tif 000013