(57)【要約】【課題】マイクロストリップラインまたはストリップラインなどの受動的伝送線路（ＰＴＬ）を回路配線に用いた超伝導論理回路の動作速度の向上と消費電力の削減とが可能な超伝導論理回路を実現する。【解決手段】ＰＴＬを入出力端子に接続するＰＴＬ接続用論理ゲート１がスプリッタ３，４を内蔵し、スプリッタ３はレシーバ５から入力するクロック信号を分岐してドライバ７を介して出力する一方で論理ゲート２へ出力する。スプリッタ４は論理ゲート２から出力するデータ信号を分岐しドライバ８を介して出力する。従って、論理回路上からスプリッタを排除し、スプリッタを内蔵するＰＴＬ接続用ゲートブロック間をＰＴＬで接続できる。論理ゲートにはフリップフロップなど、他のディジタル基本回路を適用させることができる。【選択図】図１
2005252400.tif 000002
【特許請求の範囲】
【請求項１】
論理回路に用いられるゲートブロックにおいて、クロック信号およびデータ信号それぞれのうち、分岐を要する信号を所定必要数に分岐する手段を含むことを特徴とするゲートブロック。
【請求項２】
論理回路に用いられるゲートブロックにおいて、クロック信号およびデータ信号それぞれのうち、いずれか一方または双方のそれぞれの信号に対応して接続する少なくとも一つの出力信号端子を備えることを特徴とするゲートブロック。
【請求項３】
論理回路に用いられるゲートブロックにおいて、クロック信号およびデータ信号それぞれの入力を受けるレシーバと、レシーバから受けたデータ信号を処理して送出するディジタル基本回路と、前記レシーバからのクロック信号と前記ディジタル基本回路からのデータ信号とのうち分岐を必要とする信号を受けて複数信号に分岐送出する分岐回路と、前記ディジタル基本回路、および前記分岐回路から外部へ出力するクロック信号およびデータ信号それぞれを受けて外部へ送出するドライバとを備えることを特徴とするゲートブロック。
【請求項４】
請求項３に記載の論理回路のゲートブロックにおいて、前記ディジタル基本回路は論理ゲートであることを特徴とするゲートブロック。
【請求項５】
請求項３に記載の論理回路のゲートブロックにおいて、前記ディジタル基本回路はフリップフロップであることを特徴とするゲートブロック。
【請求項６】
請求項１から５までのいずれかに記載の論理回路のゲートブロックにおいて、クロック信号およびデータ信号それぞれに単一磁束量子を用いることを特徴とするゲートブロック。
【請求項７】
請求項１から６までのいずれかに記載の複数のゲートブロックと、当該ゲートブロックの入出力端子に接続する受動的伝送路とで構成することを特徴とする論理回路。
【請求項８】
論理回路に用いられるゲートブロックの内部にクロック信号およびデータ信号のうち分岐を必要とする信号それぞれに分岐する手段を接続し、一つのクロック入力端子に対して少なくとも一つのクロック出力端子、もしくはディジタル基本回路の少なくとも一つの出力信号それぞれについて少なくとも一つの出力端子、のいずれか一方または双方を持たせることを特徴とするゲートブロックの設計方法。
【請求項９】
請求項８に記載のゲートブロックの設計方法において、前記ディジタル基本回路は論理ゲートであることを特徴とするゲートブロックの設計方法。
【請求項１０】
請求項８に記載のゲートブロックの設計方法において、前記ディジタル基本回路はフリップフロップであることを特徴とするゲートブロックの設計方法。
【請求項１１】
請求項１から６までのいずれかに記載される複数のゲートブロックの入出力端子に受動的伝送路を接続して論理回路を構成することを特徴とする論理回路の設計方法。
【請求項１２】
請求項１１に記載のゲートブロックを用いる論理回路の設計方法において、クロック信号およびデータ信号それぞれに単一磁束量子を用いることを特徴とする論理回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、論理回路の設計技術、特に回路配線にマイクロストリップラインまたはストリップラインなどの受動的伝送線路を用いた超伝導論理回路の設計技術に関する。
【背景技術】
【０００２】
超伝導ディジタル技術は１００ＧＨｚクロックで動作する論理回路の実現も可能と考えられているハイエンドディジタル技術である。超伝導論理回路では、単一磁束量子（Single Flux Quantum、ＳＦＱという略称で呼ばれる）をクロック信号およびデータ信号として用いる。このＳＦＱは電気的には幅が数ｐｓｅｃという非常に狭い幅の電圧パルスであり、そのため、超伝導論理回路は高速で動作することが可能である。
【０００３】
超伝導論理回路の配線には、二種類のデバイスを用いることができる。ひとつは半導体回路で一般に用いられているような、マイクロストリップラインまたはストリップラインなどの受動的伝送線路（Passive Transmission Line、以後、ＰＴＬという略称を用いる）であり、もうひとつは、超伝導ディジタル技術に特有のジョセフソン伝送線路（Josephson Transmission Line、一般にＪＴＬという略称で呼ばれる）である。ＪＴＬは、超伝導論理回路の基本素子であるジョセフソン接合とインダクタンスをはしご状に繰り返し接続した伝送線路である。ＪＴＬを伝播する信号はジョセフソン接合を次々にスイッチさせながら伝播していくため、ＪＴＬは受動的な線路ではなくアクティブな回路である。ＪＴＬにはその長さに比例した電源電流を供給する必要がある。
【０００４】
これまでにさまざまな超伝導論理回路が開発され、現在の未成熟な素子作製技術で作製した超伝導論理回路でも４０ＧＨｚ〜５０ＧＨｚ程度のクロック周波数での高速動作が実証されているが、そのほとんどすべての回路で、配線にはＪＴＬが用いられている。その理由は、ＪＴＬは超伝導論理ゲートとのインピーダンス整合をとる必要がないため、論理ゲートと容易に接続でき、かつ、ＳＦＱパルスのような数ｐｓｅｃの幅の高速パルスを反射の発生なしに容易に長距離伝送できるからであり、その結果として安定動作する超伝導論理回路を容易に実現できるからであった。
【０００５】
一方、ＰＴＬは、超伝導論理ゲートの基本素子であるジョセフソン接合との完全なインピーダンス整合をとることが容易ではなく、さらに、ＰＴＬが無損失の超伝導体で作製されるためにこのインピーダンス不整合により発生する反射波が長い時間に渡ってＰＴＬの中に残留し、論理ゲートの安定動作を妨げるという問題を持っている。このため、長い間、ＰＴＬは超伝導論理回路の配線には用いられてこなかった。
【０００６】
しかし、ＪＴＬはジョセフソン接合を用いたアクティブな配線回路であるため、信号の伝播遅延が非常に大きいという欠点を持つ。さらに、配線回路であるＪＴＬそのものが消費する電力がＪＴＬの長さに比例するという欠点を持つ。ＪＴＬのこれらの欠点により、超伝導論理回路の大規模化かつ高速化に伴って、配線による信号伝播遅延および消費電力増大が顕著となっている。この問題を低減するために、近年、ＰＴＬを超伝導論理回路の配線に使うための研究開発が進められている。
【０００７】
ＰＴＬは無損失の超伝導体で作製されるため、基板上の光速での信号伝送が可能である。そのためＰＴＬの信号伝播遅延時間はＪＴＬの「１／１０」オーダーと非常に小さい。ＰＴＬを用いてＳＦＱパルスを安定に伝送するためには、ドライバ、レシーバという特別な回路をＰＴＬの両端に接続しなければならないが、ドライバおよびレシーバ以外にはジョセフソン接合を用いないため、ＰＴＬ配線の消費電力はＰＴＬの長さに関係なくドライバとレシーバの消費電力だけであるという利点も持つ。したがって、論理回路の配線に従来用いられてきたＪＴＬをＰＴＬで置き換えることにより、超伝導論理回路の高速化・低消費電力化が可能になると考えられる。
【０００８】
このような利点を持つＰＴＬを超伝導論理回路の配線に用いるためには、ＪＴＬ配線用に用いられてきた従来の論理ゲートの入出力端子にＰＴＬを接続できるようにしなければならない。そのために、すべての論理ゲートの入出力端子にＰＴＬのためのドライバとレシーバとを付加しなければならない。本明細書では、ドライバとレシーバとを付加した論理ゲートを、従来のＪＴＬ配線用の論理ゲートと区別するために、ＰＴＬ接続用論理ゲートと呼ぶ。
【０００９】
また、超伝導論理回路では、ＤフリップフロップまたはＴフリップフロップなどのフリップフロップも用いられる。したがって、フリップフロップについても、入出力端子にドライバとレシーバとを付加したＰＴＬ接続用フリップフロップを作製しなければならない。
【００１０】
また、超伝導論理回路では、クロック信号やデータ信号を分岐するために、ジョセフソン接合で構成された分岐回路（スプリッタ）が必要である。したがってスプリッタの入出力端子にドライバおよびレシーバを付加したＰＴＬ接続用スプリッタも作製しなければならない。
【００１１】
ＰＴＬ接続用論理ゲート、ＰＴＬ接続用フリップフロップ、ＰＴＬ接続用スプリッタを配置してそれらをＰＴＬで結線することにより、回路配線にＰＴＬを用いた超伝導論理回路を設計することができる。そのような論理回路の設計方法の例は、たとえば下記非特許文献１に見ることができる。この文献に報告されている例では、同文献の表２、表３に示されているように、ＡＮＤゲート、ＮＯＴゲートなど論理機能を持つＰＴＬ接続用論理ゲートや、ＰＴＬ接続用フリップフロップ、ＰＴＬ接続用スプリッタなどが用いられている。また、同文献の表１に示されているように、各論理ゲートまたはスプリッタに付加されたドライバおよびレシーバはそれぞれ１個のジョセフソン接合で構成されている。つまり、ＰＴＬ接続用論理ゲート、ＰＴＬ接続用フリップフロップ、またはＰＴＬ接続用スプリッタは、ＪＴＬ接続用の従来のものに比べてドライバとレシーバとの分だけ余計にジョセフソン接合が必要になる。しかし、従来回路の配線に用いられていたＪＴＬをＰＴＬに置き換えるため、ＪＴＬを用いた場合よりも配線に必要なジョセフソン接合数を削減することが可能になる。その結果、配線による信号伝播遅延および消費電力を低減でき、論理回路の動作速度向上および消費電力低減が可能になる。
【００１２】
図９にこの従来のＰＴＬ接続用論理ゲートの一例を示す。図では、ｎ個の入力ＩＮとｍ個の出力ＯＵＴを持つＰＴＬ接続用論理ゲート１１０の例が示されている。ここで、ｎ個の入力信号はそれぞれ論理的に異なる信号である。同様に、ｍ個の出力信号はそれぞれ論理的に異なる信号である。超伝導論理ゲートは、半導体の論理ゲートと異なり、クロックの入力を受けて論理動作を実行する。そのため、ＰＴＬ接続用論理ゲート１１０はクロック入力端子ＣＬＫｉｎを持つ。ＰＴＬ接続用論理ゲート１１０は、論理ゲート（Ｌ）１１２のクロック入力端子にレシーバ（Ｒ）１１１、データ入力端子にレシーバ（Ｒ）１１３それぞれを接続し、さらに、論理ゲート（Ｌ）１１２のデータ出力端子にドライバ（Ｄ）１１４を接続して構成する。このような構成により、ＰＴＬ接続用論理ゲート１１０のクロック入力端子ＣＬＫｉｎ、データ入力端子ＩＮ＿１〜ＩＮ＿ｎ、データ出力端子ＯＵＴ＿１〜ＯＵＴ＿ｍに、ＰＴＬを接続することを可能としている。
【００１３】
このＰＴＬ接続用論理ゲート１１０の動作を説明する。データ入力端子ＩＮ＿１〜ＩＮ＿ｎから入力された入力信号はレシーバ（Ｒ）１１３で受信され、論理ゲート（Ｌ）１１２に入力される。次に、クロック入力端子ＣＬＫｉｎから入力されたクロック信号は、レシーバ（Ｒ）１１１で受信され、論理ゲート（Ｌ）１１２に入力される。論理ゲート（Ｌ）１１２はクロックを受けて論理動作を行い、出力データを出力する。論理ゲート（Ｌ）１１２の出力信号は、ドライバ（Ｄ）１１４によってＰＴＬ接続用論理ゲート１１０の出力端子ＯＵＴ＿１〜ＯＵＴ＿ｍから出力される。
【００１４】
従来例のＰＴＬ接続用フリップフロップも図９のＰＴＬ接続用論理ゲートと同様の構成である。具体的には、図９における論理ゲート（Ｌ）１１２を任意のフリップフロップに置き換えることにより、任意のＰＴＬ接続用フリップフロップを実現できる。
【００１５】
図１０には従来のＰＴＬ接続用スプリッタの一例を示す。ＰＴＬ接続用スプリッタ１２０は、スプリッタ（Ｓ）１２２の入力端子にレシーバ（Ｒ）１２１を接続し、さらに、スプリッタ（Ｓ）１２２の二つの出力端子にドライバ（Ｄ）１２３、１２４を接続して構成する。この構成により、ＰＴＬ接続用スプリッタ１２０の入力端子ａ、第一の出力端子ｂ、第二の出力端子ｃにＰＴＬを接続することを可能にしている。
【００１６】
このＰＴＬ接続用スプリッタ１２０の動作を説明する。ＰＴＬ接続用スプリッタ１２０の入力端子ａから入力された信号は、レシーバ（Ｒ）１２１で受信されてスプリッタ（Ｓ）１２２に入力される。スプリッタ（Ｓ）１２２は入力信号を入力信号と同一の２個の信号に分岐する。分岐された２つの信号はドライバ（Ｄ）１２３、１２４によってＰＴＬ接続用スプリッタ１２０の第一の出力端子ｂ、第二の出力端子ｃから出力される。
【００１７】
図１１に、上記図９のＰＴＬ接続用論理ゲート１１０と上記図１０のＰＴＬ接続用スプリッタ１２０とを用いて構成した超伝導論理回路の一例を示す。この論理回路は、第一、第二、第三のＰＴＬ接続用論理ゲート１１０Ａ、１１０Ｂ、１１０Ｃと、第一から第五のＰＴＬ接続用スプリッタ１２０Ａ、１２０Ｂ、１２０Ｃ、１２０Ｄ、１２０Ｅを太線で示すＰＴＬで接続して構成される。ＰＴＬ接続用論理ゲート１１０Ａ、１１０Ｂ、１１０Ｃは、いずれも１入力、１出力の論理ゲートである。この論理回路では、第一のＰＴＬ接続用論理ゲート１１０Ａの出力信号を第五のＰＴＬ接続用スプリッタ１２０Ｅで分岐して第二および第三のＰＴＬ接続用論理ゲート１１０Ｂ、１１０Ｃに入力する。クロッキング形式は、下記非特許文献２で述べられているコンカレントフロークロッキング形式を用いる。コンカレントフロークロッキング形式は超伝導論理回路で広く用いられているクロッキング形式であり、データ信号とクロック信号とが対になって論理ゲートから次段の論理ゲートへと伝播していく。超伝導論理回路ではすべての論理ゲートがクロック入力を必要とするため、いたるところにクロック信号の分岐が必要になる。このクロック信号の分岐を実現するために、第一〜第四のＰＴＬ接続用スプリッタ１２０Ａ、１２０Ｂ、１２０Ｃ、１２０Ｄを用いる。
【００１８】
次に、この論理回路の動作を説明する。まず、この論理回路のデータ入力端子ＩＮから入力された入力信号が第一のＰＴＬ接続用論理ゲート１１０Ａに入力される。次に、この論理回路のクロック入力端子ＣＬＫｉｎから入力されたクロック信号は、第一のＰＴＬ接続用スプリッタ１２０Ａで２つに分岐される。分岐されたクロック信号のうち一つは、第一のＰＴＬ接続用論理ゲート１１０Ａに入力され、第一のＰＴＬ接続用論理ゲート１１０Ａは出力信号を出力する。
【００１９】
一方、第一のＰＴＬ接続用スプリッタ１２０Ａで分岐されたクロック信号のうち残りのひとつは、第二、第三、第四のＰＴＬ接続用スプリッタ１２０Ｂ、１２０Ｃ、１２０Ｄで分岐され、第二および第三のＰＴＬ接続用論理ゲート１１０Ｂ、１１０Ｃに入力される。第二および第三のＰＴＬ接続用論理ゲート１１０Ｂ、１１０Ｃはクロック信号を受けて出力信号を出力する。第二および第三のＰＴＬ接続用論理ゲート１１０Ｂ、１１０Ｃの出力信号は、それぞれこの論理回路の第一および第二のデータ出力端子ＯＵＴ＿１およびＯＵＴ＿２から出力される。
【００２０】
また、第三および第四のＰＴＬ接続用スプリッタ１２０Ｃ、１２０Ｄで分岐されたクロック信号の残りは、この論理回路の第一および第二のクロック出力端子ＣＬＫｏｕｔ＿１、ＣＬＫｏｕｔ＿２からそれぞれ出力される。
【００２１】
他方、第一のＰＴＬ接続用論理ゲート１１０Ａの出力信号は、第五のＰＴＬ接続用スプリッタ１２０Ｅで２つに分岐される。分岐された信号は、第二および第三のＰＴＬ接続用論理ゲート１１０Ｂ、１１０Ｃが出力信号を出力した後に、第二および第三のＰＴＬ接続用論理ゲート１１０Ｂ、１１０Ｃに入力される。このようにコンカレントフロークロッキング形式では、論理ゲートがクロックを受けて出力した後にデータ信号が入力される。
【００２２】
図１１の論理回路の例では３個のＰＴＬ接続用論理ゲート１１０Ａ、１１０Ｂ、１１０Ｃが用いられているが、ＰＴＬ接続用フリップフロップを用いた回路も同様に実現できる。
【００２３】
このように、ドライバとレシーバとを付加したＰＴＬ接続用論理ゲート、ＰＴＬ接続用フリップフロップ、およびＰＴＬ接続用スプリッタをＰＴＬで結線することにより、任意の論理回路の配線にＰＴＬを用いることを可能とし、その結果、ＪＴＬ配線を用いた超伝導論理回路に比べて回路の配線による伝送遅延または消費電力の低減を可能にしている。
【００２４】
しかし、従来技術では、クロック信号またはデータ信号の分岐のたびにＰＴＬ接続用スプリッタを用いなければならない。ＰＴＬ接続用スプリッタは図１０に示されるように、レシーバ、スプリッタ、およびドライバから構成されるが、レシーバ、スプリッタ、およびドライバのいずれもがジョセフソン接合を用いたアクティブ回路であるため、ＰＴＬ接続用スプリッタによる信号伝播遅延時間は同程度の長さのＰＴＬにおける遅延時間の１０倍オーダーであり、非常に大きい。とりわけ、超伝導論理回路においてはすべての論理ゲートがクロック入力を必要とするため、クロック信号の分岐はいたるところで多く使用される。したがって、信号分岐に多くのジョセフソン接合を用いる場合、回路全体の信号伝播遅延時間または消費電力の増大につながる。ゆえに、信号分岐に必要なジョセフソン接合数を可能な限り削減することが必要である。
【００２５】
【非特許文献１】アイトリプルイー・トランザクションズ（IEEE Transactions on Applied Superconductivity, Vol. 13, No. 2, pp. 433-436, June 2003）２００３年（表１、表２、表３）
【非特許文献２】アイトリプルイー・トランザクションズ（IEEE Transactions on Superconductivity, Vol. 1, No. 1, pp. 3-28, March 1991）１９９１年
【非特許文献３】フィジカ・シー（PHYSICA C,392-396,pp.1472-1477,2003）２００３年
【非特許文献４】ジャーナル・オブ・ブイエルエスアイ（Journal of VLSI Signal Processing Systems for Signal Image and Video Technology, Vol. 16, pp. 247-276, June 1997）１９９７年
【発明の開示】
【発明が解決しようとする課題】
【００２６】
解決しようとする課題は、超伝導論理回路においてクロック信号またはデータ信号の分岐に必要なジョセフソン接合数を削減して、論理回路の動作速度の向上と消費電力の低減とを実現することである。
【課題を解決するための手段】
【００２７】
本発明は、超伝導論理回路においてクロック信号またはデータ信号の分岐に必要なジョセフソン接合数を削減して、論理回路の動作速度の向上と消費電力の低減とを実現するため、論理回路でゲートブロックを構成するＰＴＬ接続用論理ゲートの内部に信号を分岐する手段を分岐回路またはスプリッタとして持たせることにより、一つのクロック入力端子に対して複数のクロック出力端子、および少なくとも一つの入力端子を有する論理ゲートの少なくとも一つの出力信号それぞれについて少なくとも一つの出力端子を持たせることを主要な特徴とする。
【００２８】
具体的には、図１を参照した場合、一つのクロック入力信号ＣＬＫｉｎをｋ個のクロック出力信号ＣＬＫｏｕｔおよび１個の論理ゲート（２）への出力信号に分岐するクロック信号分岐回路（３）と、論理ゲート（２）の複数の出力信号それぞれをｋｉ個に分岐する出力信号分岐回路（４）とを有する。これら分岐回路（３，４）は必要に応じて挿入されるものであり、分岐が不要な信号に対しては挿入しない。
【００２９】
ここで、ＰＴＬ接続用論理ゲートについて記載したが、論理ゲートに代わりフリップフロップでもよく、いわゆるディジタル基本回路を有するＰＴＬ接続用ディジタル基本回路に応用可能である。
【発明の効果】
【００３０】
本発明による論理回路のゲートブロックおよびその設計方法は、ＰＴＬ接続用論理ゲートにおいて、クロック信号または出力データ信号を内部で分岐したのちにドライバを介して出力するため、レシーバとドライバとが付加されたＰＴＬ接続用スプリッタを用いなくても超伝導論理回路を実現できる。したがって、従来の例よりも、信号の分岐に必要なドライバとレシーバとの個数を削減できる。言い換えれば、より少ないジョセフソン接合数で信号の分岐が可能になり、結果として回路配線による信号伝播の遅延が低減できるので、回路全体の動作速度が向上できるという利点がある。さらに、回路の消費電力が低減できるという効果が得られる。
【発明を実施するための最良の形態】
【００３１】
超伝導論理回路においてクロック信号またはデータ信号の分岐に必要なジョセフソン接合数を削減して、論理回路の動作速度の向上と消費電力の低減とを実現するという目的を、論理回路が有するＰＴＬ接続用論理ゲートの内部に信号の分岐手段を持たせることにより、実現した。すなわち、一つのＰＴＬ接続用論理ゲートは、分岐手段により、一つのクロック入力端子に対して複数個のクロック出力端子を、また少なくとも１個のデータ入力端子を有する論理ゲートからの複数の出力信号それぞれに対して複数個のデータ出力端子を、それぞれ持っている。超伝導論理回路は、このようなＰＴＬ接続用論理ゲートを少なくとも入出力それぞれに備え、その相互間を分岐手段なしで直接ＰＴＬ接続する。
【００３２】
この際、論理回路の入出力両側にＰＴＬ接続用論理ゲートを備え、それぞれの入出力端子を機能の最適化数に設定して相互をＰＴＬ接続することにより、最高の改善効果を得ることができる。
【００３３】
ここで、ＰＴＬ接続用論理ゲートを代表に説明したが、論理ゲートに代わる他のディジタル基本回路、例えばフリップフロップでもよく、ＰＴＬ接続用ディジタル基本回路として応用可能である。
【実施例１】
【００３４】
本発明の実施例1について図１を参照して説明する。
【００３５】
図１は、本発明によるＰＴＬ接続用論理ゲートにおける構成の実施の一形態を示す説明図である。
【００３６】
図１では、ｎ個の入力ＩＮとｍ個の出力ＯＵＴを持つ論理ゲートの例が示されている。ここで、ｎ個の入力信号ＩＮはそれぞれ論理的に異なる信号である。同様に、ｍ個の出力信号ＯＵＴはそれぞれ論理的に異なる信号である。ＰＴＬ接続用論理ゲート１は、論理ゲート（Ｌ）２、クロック信号分岐回路（Ｓ）３、出力信号分岐回路（Ｓ）４、クロック信号レシーバ（Ｒ）５、データ信号レシーバ（Ｒ）６、クロック信号ドライバ（Ｄ）７、およびデータ信号ドライバ（Ｄ）８から構成される。
【００３７】
ＰＴＬ接続用論理ゲート１のクロック入力端子ＣＬＫｉｎにはクロック信号レシーバ（Ｒ）５が接続されており、クロック信号レシーバ（Ｒ）５の出力端子はクロック信号分岐回路（Ｓ）３の入力端子に接続されている。クロック信号分岐回路（Ｓ）３は入力されたクロック信号を「ｋ＋１」個に分岐する。クロック信号分岐回路（Ｓ）３の出力端子のひとつは、論理ゲート（Ｌ）２のクロック入力端子に接続されている。クロック信号分岐回路３における残りｋ個の出力端子は、クロック信号ドライバ（Ｄ）７に接続されており、クロック信号ドライバ（Ｄ）７の出力端子はＰＴＬ接続用論理ゲート１のクロック出力端子ＣＬＫｏｕｔ_1〜ＣＬＫｏｕｔ_kに接続されている。
【００３８】
一方、ＰＴＬ接続用論理ゲート１のデータ入力端子ＩＮ_1〜ＩＮ_nにはデータ信号レシーバ（Ｒ）６が接続されており、データ信号レシーバ（Ｒ）６の出力端子は論理ゲート（Ｌ）２のデータ入力端子に接続されている。論理ゲート（Ｌ）２のｍ個のデータ出力端子にはそれぞれ出力信号分岐回路（Ｓ）４_1〜４_mが接続されている。論理ゲート（Ｌ）２のｉ番目の出力端子に接続された出力信号分岐回路（Ｓ）４は論理ゲート（Ｌ）２のｉ番目の出力信号をｋｉ個に分岐する。出力信号分岐回路（Ｓ）４のｋｉ個の出力端子はそれぞれ、データ信号ドライバ（Ｄ）８に接続されており、データ信号ドライバ（Ｄ）８の出力端子はそれぞれＰＴＬ接続用論理ゲート１のデータ出力端子ＯＵＴ_i_1〜ＯＵＴ_i_kiに接続されている。
【００３９】
ここで、クロック信号分岐回路（Ｓ）３の分岐数「ｋ＋１」および出力信号分岐回路の分岐数ｋｉは必要に応じて決められる。また、分岐が不要な信号については、クロック信号分岐回路（Ｓ）３または出力信号分岐回路（Ｓ）４を用いなくてよい。このような構成により、ＰＴＬ接続用論理ゲート１のクロック入力端子ＣＬＫｉｎ、データ入力端子ＩＮ_1〜ＩＮ_n、クロック出力端子ＣＬＫｏｕｔ_1〜ＣＬＫｏｕｔ_k、およびデータ出力端子ＯＵＴ_1_1〜ＯＵＴ_m_kmに、ＰＴＬを接続することを可能としている。
【００４０】
次に、このＰＴＬ接続用論理ゲート１の動作を説明する。データ入力端子ＩＮ_1〜ＩＮ_nから入力された入力信号はデータ信号レシーバ（Ｒ）６で受信され、論理ゲート（Ｌ）２に入力される。次に、クロック入力端子ＣＬＫｉｎから入力されたクロック信号は、クロック信号レシーバ（Ｒ）５で受信され、クロック信号分岐回路（Ｓ）３により「ｋ＋１」個のクロック信号に分岐される。分岐されたクロック信号のうちの一つは、論理ゲート（Ｌ）２に入力される。論理ゲート（Ｌ）２はクロック信号を受けて論理動作を行い、出力データを出力する。論理ゲート（Ｌ）２のｉ番目の出力信号は、出力信号分岐回路（Ｓ）４によってｋｉ個の同一な信号に分岐され、データ信号ドライバ（Ｄ）８によってＰＴＬ接続用論理ゲート１の出力端子ＯＵＴ_i_1〜ＯＵＴ_i_kiから出力される。一方、クロック信号分岐回路（Ｓ）３で分岐されたクロック信号のうちｋ個は、クロック信号ドライバ（Ｄ）７によってクロック出力端子ＣＬＫｏｕｔ_1〜ＣＬＫｏｕｔ_kから出力される。
【００４１】
ＰＴＬ接続用フリップフロップも図１のＰＴＬ接続用論理ゲート１と同様の構成である。具体的には、図１において、論理ゲート（Ｌ）２を任意のフリップフロップに置き換えることにより、任意のＰＴＬ接続用フリップフロップを実現できる。
【００４２】
このように、接続用論理ゲートに分岐回路を内蔵した形態を採用したので、入出力それぞれで、端子数に適合した接続用論理ゲートを備えてＰＴＬにより接続することにより、回路全体の動作速度が向上でき、かつ、回路の消費電力が低減できる効果がある。
【実施例２】
【００４３】
本発明の実施例２について図２を参照して説明する。
【００４４】
図２（Ａ）〜（Ｃ）は、上記図1によるＰＴＬ接続用論理ゲート１のクロック信号分岐回路（Ｓ）３または出力信号分岐回路（Ｓ）４における構成の実施の一形態を示す説明図である。本実施の形態では、１個の信号を２個の同一な信号に分岐する複数の２分岐スプリッタ（Ｓ）１０を用いて任意の分岐数をもつクロック信号分岐回路（Ｓ）３または出力信号分岐回路（Ｓ）４を実現する。
【００４５】
図２では一つの信号を７個の２分岐スプリッタ（Ｓ）１０を用いて８個に分岐する８分岐出力構成回路の例が示されているが、任意の分岐数を実現することが可能である。また、実現方法は図２（Ａ）〜（Ｃ）のいずれの方法を用いてもよい。
【００４６】
具体的には、図２（Ａ）に示される８分岐出力構成回路１１では２分岐スプリッタ１０を直列に接続している。図２（Ｂ）に示される８分岐出力構成回路１２では２分岐スプリッタ１０をバイナリツリー状に接続して構成している。また、図２（Ｃ）に示される８分岐出力構成回路１３では最初の２分岐スプリッタ１０における一方の分岐先を直列に接続し、他方の分岐先ではバイナリツリー状に接続して構成している。これらの方法はいずれを採用してもよい。すなわち、２分岐スプリッタ７の接続方法は、設計する論理回路に応じて適切なものを選択または組合せすればよい。
【００４７】
例えば、図２（Ａ）の方法を用いると、信号が入力されてから分岐されて出力されるまでの遅延時間は、ＯＵＴ_1が最も大きくなり、ＯＵＴ_8が最も小さくなる。一方、図２（Ｂ）の方法を用いれば、すべての出力の遅延時間を等しくできる。更に、図２（Ｃ）の方法のように混在させることにより、各出力にさまざまな遅延差をつけることができる。各出力信号の遅延時間の設計は、論理回路に応じて異なるため、図２（Ａ）〜（Ｃ）のうち適切な選択または組合せにより構成することになる。
【実施例３】
【００４８】
本発明の実施例３について図３を参照して説明する。
【００４９】
上記図２で示される２分岐スプリッタ１０を実現するには、最低３個のジョセフソン接合が必要である。図３は、２分岐スプリッタ１０における等価回路の実施の一形態を示す図である。
【００５０】
図示される２分岐スプリッタ１０は、ジョセフソン接合Ｊ１１〜Ｊ１３、インダクタＬ１１〜Ｌ１７、および抵抗器Ｒ１１で構成される。２分岐スプリッタ１０には、バイアス端子ＢＩＡＳから抵抗器Ｒ１１を介して電源電流を供給する。２分岐スプリッタ１０は入力端子ＩＮから入力された信号を、直列のインダクタＬ１１〜Ｌ１３を介して同一の２個の信号に分岐し、直列のインダクタＬ１４，Ｌ１５およびインダクタＬ１６，Ｌ１７それぞれを介して２個の出力端子ＯＵＴ_1、ＯＵＴ_2それぞれから出力する。
【００５１】
抵抗器Ｒ１１はインダクタＬ１１，Ｌ１２の結合点に接続される。ジョセフソン接合Ｊ１１はインダクタＬ１２，Ｌ１３の結合点、ジョセフソン接合Ｊ１２はインダクタＬ１４，Ｌ１５の結合点、ジョセフソン接合Ｊ１３はインダクタＬ１６，Ｌ１７の結合点、それぞれに一方を接続し、他方を接地する。
【００５２】
ちなみに、本回路のシミュレーションに適用されたジョセフソン接合の臨界電流値は、Ｊ１１＝０．２０ｍＡ、Ｊ１２＝０．１８ｍＡ、およびＪ１３＝０．１８ｍＡである。インダクタのインダクタンス値は、Ｌ１１＝０．３８ｐＨ、Ｌ１２＝２．４１ｐＨ、Ｌ１３＝０．４６ｐＨ、Ｌ１４＝２．６０ｐＨ、Ｌ１５＝２．０５ｐＨ、Ｌ１６＝２．６１ｐＨ、およびＬ１７＝２．０１ｐＨである。また、抵抗器の抵抗値はＲ１１＝８．４オームである。
【実施例４】
【００５３】
本発明の実施例４について図４を参照して説明する。
【００５４】
図４は、本発明による上記実施例1で説明したＰＴＬ接続用論理ゲートをゲートブロックに応用して設計した論理回路の実施の一形態を示す説明図である。
【００５５】
この論理回路は、第一のＰＴＬ接続用論理ゲート１_a、第二のＰＴＬ接続用論理ゲート１_b、第三のＰＴＬ接続用論理ゲート１_cを太線で示すＰＴＬで接続して構成される。ＰＴＬ接続用論理ゲート１_a、１_b、１_cは、いずれも１入力、１出力の論理ゲートである。クロッキング形式は、コンカレントフロークロッキング形式を用いる。ドライバ（D）、レシーバ（R）は上記非特許文献３で報告されている回路構成を用いる。また、ＰＴＬは、超伝導体で作製されたマイクロストリップラインである。スプリッタ（Ｓ）は図３を参照して説明した２分岐スプリッタ（Ｓ）を用いる。
【００５６】
次に、この論理回路の動作を説明する。まず、この論理回路のデータ入力端子ＩＮから入力されたデータ入力信号が第一のＰＴＬ接続用論理ゲート１_aに入力される。次にこの論理回路のクロック入力端子ＣＬＫｉｎから入力されたクロック信号が第一のＰＴＬ接続用論理ゲート１_aに入力されると、第一のＰＴＬ接続用論理ゲート１_aは2分岐されたデータ信号およびクロック信号それぞれを出力する。第一のＰＴＬ接続用論理ゲート１_aから出力されたデータ信号とクロック信号との二組は第二および第三のＰＴＬ接続用論理ゲート１_b、１_cそれぞれに入力される。クロック信号を受けた際に、第二および第三のＰＴＬ接続用論理ゲート１_b、１_cそれぞれは出力データ信号とクロック信号を出力する。第二および第三のＰＴＬ接続用論理ゲート１_b、１_cが論理動作を終えた後に第二および第三のＰＴＬ接続用論理ゲート１_b、１_cにデータが入力される。第二および第三のＰＴＬ接続用論理ゲート１_b、１_cから出力されたデータ信号とクロック信号とのそれぞれは、この論理回路のデータ出力端子ＯＵＴ_1、ＯＵＴ_2、およびクロック出力端子ＣＬＫｏｕｔ_1、ＣＬＫｏｕｔ_2それぞれの対応端子から出力される。この論理回路から出力されたクロック信号およびデータ信号は、次段に接続される論理回路の動作などに用いられる。
【００５７】
図４の論理回路例では、３個のＰＴＬ接続用論理ゲートを用いたが、ＰＴＬ接続用フリップフロップを用いた論理回路も同様の方法で実現できる。
【００５８】
このように、本発明においては、ＰＴＬ接続用論理ゲートまたはＰＴＬ接続用フリップフロップをＰＴＬで接続するだけで論理回路を構成でき、従来例のようなＰＴＬ接続用スプリッタを用いなくても論理回路を実現することができる。
【００５９】
図４の論理回路は従来例の図１１に示された論理回路例と同一の論理機能を有する。しかし、図から明らかなように、本発明においては、ＰＴＬ接続用スプリッタを用いないため、ドライバおよびレシーバの総数を従来例に比べてそれぞれ５個ずつ削減できる。これにより、回路全体に用いられるジョセフソン接合数を削減できるという効果を持つ。その結果、論理回路の動作速度が向上でき、消費電力を低減できる。
【実施例５】
【００６０】
本発明の実施例５について図4に図５および図６を併せ参照して説明する。
【００６１】
すなわち、本発明による効果を具体的に説明するために、図４の第一および第二のＰＴＬ接続用論理ゲート１_a、１_bがＰＴＬ接続用Ｄフリップフロップであり、第三のＰＴＬ接続用論理ゲート１_cがＰＴＬ接続用ＮＯＴゲートである場合について説明する。
【００６２】
図５および図６は、図４の論理ゲート（Ｌ）に代わり配備されるＤフリップフロップおよびＮＯＴゲートそれぞれにおける等価回路の実施の一形態を示す説明図である。
【００６３】
図５は、Ｄフリップフロップにおける等価回路の実施の一形態を示す説明図である。図示されるＤフリップフロップ２０は、ジョセフソン接合Ｊ２１〜Ｊ２６、インダクタＬ２１〜Ｌ２９およびＬ２０、並びに抵抗器Ｒ２１〜Ｒ２３で構成される。Ｄフリップフロップ２０は、入力端子ＩＮから入力された信号を、直列のインダクタＬ２４〜Ｌ２９およびＬ２０を介してＯＵＴから出力する。一方、クロック信号入力端子ＣＬＫｉｎから入力されたクロック信号を、直列のインダクタＬ２１〜Ｌ２３およびジョセフソン接合Ｊ２２を介して上記インダクタＬ２８，Ｌ２９の結合点に接続する。
【００６４】
バイアス端子ＢＩＡＳからの電源電流は、抵抗器Ｒ２１を介してインダクタＬ２１，Ｌ２２の結合点、抵抗器Ｒ２２を介してインダクタＬ２４，Ｌ２５の結合点、かつ、抵抗器Ｒ２３を介してインダクタＬ２７，Ｌ２８の結合点、それぞれに供給される。ジョセフソン接合Ｊ２１はインダクタＬ２２，Ｌ２３の結合点、ジョセフソン接合Ｊ２３はインダクタＬ２５，Ｌ２６の結合点、ジョセフソン接合Ｊ２４はインダクタＬ２６，Ｌ２７の結合点、ジョセフソン接合Ｊ２５はインダクタＬ２８，Ｌ２９の結合点、およびジョセフソン接合Ｊ２６はインダクタＬ２９，Ｌ２０の結合点、それぞれに一方を接続し、他方を接地する。
【００６５】
ちなみに、本回路のシミュレーションに適用されたジョセフソン接合の臨界電流値は、Ｊ２１＝０．２０ｍＡ、Ｊ２２＝０．２０ｍＡ、Ｊ２３＝０．２０ｍＡ、Ｊ２４＝０．１９ｍＡ、Ｊ２５＝０．２１ｍＡ、およびＪ２６＝０．１７ｍＡである。インダクタのインダクタンス値は、Ｌ２１＝０．３７ｐＨ、Ｌ２２＝２．６７ｐＨ、Ｌ２３＝２．２８ｐＨ、Ｌ２４＝０．３８ｐＨ、Ｌ２５＝２．５６ｐＨ、Ｌ２６＝４．６５ｐＨ、Ｌ２７＝１．２０ｐＨ、Ｌ２８＝７．４６ｐＨ、Ｌ２９＝４．９６ｐＨ、およびＬ２０＝２．２２ｐＨである。また、抵抗器の抵抗値はＲ２１＝８．４オーム、Ｒ２２＝８．４オーム、およびＲ２３＝１１．７オームである。
【００６６】
図６は、ＮＯＴゲートにおける等価回路の実施の一形態を示す説明図である。図示されるＮＯＴゲート３０は、ジョセフソン接合Ｊ３１〜Ｊ４０、インダクタＬ３１〜Ｌ４６、および抵抗器Ｒ３１〜Ｒ３５で構成される。
【００６７】
ＮＯＴゲート３０は、入力端子ＩＮから入力された信号を、直列のインダクタＬ４３〜Ｌ４５、ジョセフソン接合Ｊ３８、インダクタＬ４２、ジョセフソン接合Ｊ３７、およびインダクタＬ４１，Ｌ３５，Ｌ３６を介してＯＵＴから出力する。一方、クロック信号入力端子ＣＬＫｉｎから入力されたクロック信号を、直列のインダクタＬ３１，Ｌ３２を介して２ルートに分離し、一方を直列のインダクタＬ３３，Ｌ３４およびジョセフソン接合Ｊ３２を介して上記インダクタＬ４１，Ｌ２１の結合点、他方を直列のインダクタＬ３７〜Ｌ４０を介してインダクタＬ４２およびジョセフソン接合Ｊ３７の結合点、それぞれに接続する。
【００６８】
バイアス端子ＢＩＡＳからの電源電流は、抵抗器Ｒ３１を介してインダクタＬ３１，Ｌ３２の結合点、抵抗器Ｒ３２を介してインダクタＬ３３，Ｌ３４の結合点、抵抗器Ｒ３３を介してインダクタＬ３９，Ｌ４０の結合点、かつ、抵抗器Ｒ３４を介してインダクタＬ４３，Ｌ４４の結合点、それぞれに供給される。
【００６９】
また、ジョセフソン接合Ｊ３１はインダクタＬ３２，Ｌ３３の結合点、ジョセフソン接合Ｊ３３はインダクタＬ４１，Ｌ３５の結合点、ジョセフソン接合Ｊ３４はインダクタＬ３５，Ｌ３６の結合点、ジョセフソン接合Ｊ３５はインダクタＬ３７，Ｌ３８の結合点、ジョセフソン接合Ｊ３６はインダクタＬ３８，Ｌ３９、ジョセフソン接合Ｊ３９はインダクタＬ４４，Ｌ４５の結合点、およびジョセフソン接合Ｊ４０はインダクタＬ４５とジョセフソン接合Ｊ３８との結合点、それぞれに一方を接続し、他方を接地する。更に、直列のインダクタＬ４６と抵抗器Ｒ３５とは一方をインダクタＬ４５とジョセフソン接合Ｊ３８との結合点、他方を接地する。
【００７０】
ちなみに、本回路のシミュレーションに適用されたジョセフソン接合の臨界電流値はＪ３１＝０．１８ｍＡ、Ｊ３２＝０．２２ｍＡ、Ｊ３３＝０．１５ｍＡ、Ｊ３４＝０．２７ｍＡ，  Ｊ３５＝０．１４ｍＡ，  Ｊ３６＝０．１４ｍＡ、Ｊ３７＝０．１６ｍＡ，  Ｊ３８＝０．１９ｍＡ，  Ｊ３９＝０．１７ｍＡ、およびＪ４０＝０．２０ｍＡである。インダクタのインダクタンス値は、Ｌ３１＝０．２３ｐＨ、Ｌ３２＝１．７３ｐＨ、Ｌ３３＝１．１４ｐＨ、Ｌ３４＝１．１２ｐＨ、Ｌ３５＝２．６１ｐＨ、Ｌ３６＝２．４８ｐＨ、Ｌ３７＝２．４３ｐＨ、Ｌ３８＝２．４８ｐＨ、Ｌ３９＝２．５３ｐＨ、Ｌ４０＝２．１９ｐＨ、Ｌ４１＝０．９８ｐＨ、Ｌ４２＝０．９３ｐＨ、Ｌ４３＝０．１７ｐＨ、Ｌ４４＝２．５６ｐＨ、Ｌ４５＝２．３５ｐＨ、およびＬ４６＝２．３２ｐＨである。また、抵抗器の抵抗値はＲ３１＝８．４オーム、Ｒ３２＝１５，８オーム、Ｒ３３＝２４．７オーム、Ｒ３４＝８．４オーム、およびＲ３５＝３．６オームである。
【００７１】
この場合、図４の論理回路の最大レイテンシはクロック入力端子ＣＬＫｉｎにクロック信号が入力されてから、出力端子ＯＵＴ_2に出力信号が出力されるまでの時間である。最大レイテンシは、シミュレーションによると５８ｐｓｅｃである。一方、従来例の図１１に示される論理回路で、同様に第一および第二のＰＴＬ接続用論理ゲート１１０Ａ、１１０ＢがＰＴＬ接続用Ｄフリップフロップであり、第三のＰＴＬ接続用論理ゲート１１０ＣがＰＴＬ接続用ＮＯＴゲートである場合、回路の最大レイテンシはシミュレーションによれば７２ｐｓｅｃである。したがって、本発明による図４で示される論理回路は従来例の論理回路のレイテンシを約２０％削減できる。同様に回路の消費電力を比較すると、約２７％削減できる。このように、本発明によれば、論理回路の動作速度が向上でき、回路の消費電力の低減もできる効果があると実証できる。
【００７２】
なお、図４に例示される本発明による論理回路における実施形態では、一つの入力、一つの出力での論理ゲートを用いたが、任意の数の入力、任意の数の出力を持つ論理ゲートを用いた場合でも、同様の効果が実現できる。
【００７３】
また、図４に示した論理回路以外の一般の論理回路についても同様の効果が実現可能である。
【００７４】
また、ＰＴＬとして超伝導体で作製されたマイクロストリップラインを用いたと説明したが、ストリップラインなどで、別構造の受動線路を用いても、同様の効果が得られる。
【００７５】
また、本実施の形態ではコンカレントフロークロッキング形式を用いたが、クロッキング形式は上記非特許文献２もしくは非特許文献４に示されているようなカウンターフロークロッキング形式もしくはクロックフォローデータ形式、または半導体回路で用いられているようなゼロスキュークロッキング形式など任意のクロッキング方式を用いても同様の効果が得られる。
【００７６】
また、ドライバ、レシーバまたは２分岐スプリッタは本実施の形態で用いたもの以外の任意のものを用いても同様の効果が得られる。
【実施例６】
【００７７】
本発明の実施例６について図７および図８を併せ参照して説明する。
【００７８】
上記図２および図３では図１における任意の分岐数を持つクロック信号分岐回路または出力信号分岐回路を、２分岐スプリッタのみのの組み合わせで説明したが「３」以上の分岐数を持つスプリッタを用いて実現する構成の一形態について説明する。
【００７９】
図７は、上記図1によるＰＴＬ接続用論理ゲート１のクロック信号分岐回路（Ｓ）３または出力信号分岐回路（Ｓ）４における構成の実施の一形態を示す説明図である。本実施の形態では、１個の信号を２個の同一な信号に分岐する一つの２分岐スプリッタ（Ｓ）１０と３個の同一な信号に分岐する二つの３分岐スプリッタ（Ｓ）５０とを用いて６個の出力端子に分岐する例が示されている。
【００８０】
具体的には、図示される分岐回路は、２分岐スプリッタ１０の分岐先に３分岐スプリッタ５０をバイナリツリー状に接続して構成されている。
【００８１】
本実施例では、分岐数が６個の場合を示してあるが、他の任意の分岐数を持つものも実現できる。また図７では、分岐数が６の分岐回路を実現するために２分岐スプリッタ１０と３分岐スプリッタ５０を用いているが、ほかの任意の構成が可能である。たとえば６分岐スプリッタを一つの回路として最適化したものを用いてもよい。
【００８２】
本実施の形態においても、クロック信号またはデータ信号の分岐のためにＰＴＬ接続用スプリッタを用いなくても論理回路を実現できるため、上述した実施の形態と同様の効果が得られる。
【００８３】
さらに、本実施の形態では、上述した２分岐スプリッタのみを使用した形態と比べて分岐回路のジョセフソン接合数を削減できるという効果がある。
【００８４】
次に、図８に３分岐スプリッタにおける等価回路構成の実施の一形態を示して説明する。
【００８５】
図示される３分岐スプリッタ５０は、ジョセフソン接合Ｊ５１〜Ｊ５４、インダクタＬ５１〜Ｌ５９、および抵抗器Ｒ５１，Ｒ５２で構成される。３分岐スプリッタ５０は、入力端子ＩＮから入力された信号を、直列のインダクタＬ５１〜Ｌ５３を介して同一の３個の信号に分岐し、直列のインダクタＬ５４，Ｌ５５、インダクタＬ５６，Ｌ５７、およびインダクタＬ５８，Ｌ５９それぞれを介して３個の出力端子ＯＵＴ_1〜ＯＵＴ_3それぞれから出力する。
【００８６】
電源電流は、バイアス端子ＢＩＡＳから抵抗器Ｒ５１を介してジョセフソン接合Ｊ５１，Ｊ５２の結合点に、また抵抗器Ｒ５２を介してジョセフソン接合Ｊ５２，Ｊ５３の結合点に、それぞれ供給される。ジョセフソン接合Ｊ５１はインダクタＬ５２，Ｌ５３の結合点、ジョセフソン接合Ｊ５２はインダクタＬ５４，Ｌ５５の結合点、ジョセフソン接合Ｊ５３はインダクタＬ５６，Ｌ５７の結合点、およびジョセフソン接合Ｊ５４はインダクタＬ５８，Ｌ５９の結合点、それぞれに一方を接続し、他方を接地する。
【００８７】
ちなみに、本回路のシミュレーションに適用されたジョセフソン接合の臨界電流値は、Ｊ５１＝０．２０ｍＡ、Ｊ５２＝０．１８ｍＡ、Ｊ５３＝０．１８ｍＡ、およびＪ５４＝０．１８ｍＡである。インダクタのインダクタンス値は、Ｌ５１＝０．４０ｐＨ、Ｌ５２＝１．７８ｐＨ、Ｌ５３＝０．４９ｐＨ、Ｌ５４＝２．５５ｐＨ、Ｌ５５＝２．０６ｐＨ、Ｌ５６＝２．５６ｐＨ、Ｌ５７＝２．０７ｐＨ、Ｌ５８＝２．５４ｐＨ、およびＬ５９＝２．０６ｐＨである。また、抵抗器の抵抗値はＲ５１＝８．４オームおよびＲ５２＝１６．７オームである。
【００８８】
この構成によれば、３分岐回路に必要なジョセフソン接合数は４個である。したがって図７の６分岐回路は１１個のジョセフソン接合で実現できる。一方、上述した２分岐スプリッタの組み合わせで６分岐回路を構成する場合、最低でも５個の２分岐スプリッタが必要になるため、ジョセフソン接合数は最低でも１５個必要である。したがって、本実施例では、クロック信号分岐回路や出力信号分岐回路のジョセフソン接合数を上述した実施例より少なくでき、結果として、論理回路の動作速度の更なる向上と消費電力の更なる削減が可能になるという効果が生じる。
【産業上の利用可能性】
【００８９】
論理回路においてレシーバとドライバとが付加されたＰＴＬ接続用スプリッタを用いずに、ＰＴＬ接続用論理ゲートの内部でクロック信号またはデータ信号を分岐したのちにドライバを介して出力するため、論理回路の動作速度の向上と消費電力の削減が可能な論理回路を超伝導論理回路と限定せずに実現することができる。また、本発明によるゲートブロックは、論理ゲート以外のフリップフロップなどを含むディジタル基本回路でも同様な効果が得られ、更に、ＰＴＬ接続との限定なしでも接続用ディジタル基本回路に適用可能である。
【図面の簡単な説明】
【００９０】
【図１】本発明によるＰＴＬ接続用論理ゲートのブロック構成における実施の一形態を示した説明図である。（実施例１）
【図２】図１で示された分岐回路における８分岐出力を７個の２分岐スプリッタで構成する３種のブロック構成（Ａ，Ｂ，Ｃ）それぞれにおける８分岐出力構成回路の実施の一形態を示した説明図である。（実施例２）
【図３】本発明のＰＴＬ接続用論理ゲートに用いられる２分岐スプリッタの等価回路における実施の一形態を示す説明図である。（実施例３）
【図４】本発明におけるＰＴＬ接続用論理ゲートに２分岐スプリッタを用いた論理回路における実施の一形態を示す説明図である。（実施例４）
【図５】本発明におけるＤフリップフロップの等価回路における実施の一形態を示す説明図である。（実施例５）
【図６】本発明におけるＮＯＴゲートの等価回路における実施の一形態を示す説明図である。（実施例５）
【図７】図１に示された分岐回路における６分岐出力を一つの２分岐スプリッタおよび二つの３分岐スプリッタで構成する実施の一形態を示す説明図である。（実施例６）
【図８】図７における３分岐スプリッタの等価回路における実施の一形態を示す説明図である。（実施例６）
【図９】従来のＰＴＬ接続用論理ゲートにおける構成の一例を示す説明図である。
【図１０】従来のＰＴＬ接続用スプリッタにおける構成の一例を示す説明図である。
【図１１】従来の論理回路における構成の一例を示す説明図である。
【符号の説明】
【００９１】
１、１_a、１_b、１_c    ＰＴＬ接続用論理ゲート
２    論理ゲート（Ｌ）
３    クロック信号分岐回路（Ｓ）
４、４_1、４_m    出力信号分岐回路（Ｓ）
５    クロック信号レシーバ（Ｒ）
６    データ信号レシーバ（Ｒ）
７    クロック信号ドライバ（Ｄ）
８    データ信号ドライバ（Ｄ）
１０    ２分岐スプリッタ
１１、１２、１３    ８分岐出力構成回路
２０    Dフリップフロップ
３０    NOTゲート
５０    ３分岐スプリッタ
【図１】
2005252400.tif 000003
【図２】
2005252400.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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