(57)【要約】 【課題】  ＭＯＣＶＤ法による金属化合膜成膜後にプラズマ処理を施してもＭＩＭ構造のキャパシタの容量特性が悪化するのを防止する。【解決手段】  開示される半導体装置は、ＺｒＯ2膜から成る容量絶縁膜１７にＴｉＮ膜から成る下部電極１６及び上部電極１８を形成して成るＭＩＭ構造のキャパシタ１９を備える半導体装置において、Ｔｉ１００％（原子数比）に対して、Ｃが２５〜３６％、Ｎが６０〜７２％、Ｏが２８〜３５％の組成比を有するＴｉＮ膜から成る上部電極１８を形成する【選択図】図１１
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【特許請求の範囲】
【請求項１】
容量絶縁膜に金属化合膜から成る上部電極を少なくとも形成して成るＭＩＭ構造のキャパシタを備える半導体装置であって、
前記上部電極が、原子数比でチタン１００％に対して、炭素が２５〜３６％、窒素が６０〜７２％、酸素が２８〜３５％の組成比を有することを特徴とする半導体装置。
【請求項２】
前記容量絶縁膜が、酸化ジルコニウム、酸化ハフニウム、酸化アルミニウム、酸化チタン、酸化タンタルの少なくとも一つを有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記キャパシタが、シリンダ型の立体構造に形成されることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記上部電極の膜厚が２０〜４０ｎｍであることを特徴とする請求項１、２又は３記載の半導体装置。
【請求項５】
前記上部電極の上面側と下面側で前記組成比が異なることを特徴とする請求項１乃至４のいずれか一に記載の半導体装置。
【請求項６】
容量絶縁膜に金属化合膜から成る上部電極を少なくとも形成して成るＭＩＭ構造のキャパシタを備える半導体装置の製造方法であって、
半導体基板上に前記キャパシタの下部電極を形成する工程と、
前記下部電極上に容量絶縁膜を形成する工程と、
前記容量絶縁膜上にＭＯＣＶＤ法により金属化合膜を成膜する工程及び該金属化合膜を窒素ガスを含むガスを用いてプラズマ処理する工程を繰り返して前記キャパシタの上部電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項７】
容量絶縁膜に金属化合膜から成る上部電極を少なくとも形成して成るＭＩＭ構造のキャパシタを備える半導体装置の製造方法であって、
半導体基板上に前記キャパシタの下部電極を形成する工程と、
前記下部電極上に容量絶縁膜を形成する工程と、
前記容量絶縁膜上にＭＯＣＶＤ法により第１の金属化合膜を成膜する工程及び該第１の金属化合膜を窒素ガスに水素ガスを混合したガスを用いてプラズマ処理する工程を繰り返す工程と、
前記第１の金属化合膜上にＭＯＣＶＤ法により第２の金属化合膜を成膜した後、該第２の金属化合膜を窒素ガスを含むガスを用いてプラズマ処理して前記キャパシタの上部電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項８】
前記キャパシタの前記上部電極を形成する工程において、前記繰り返し回数を２〜４回に設定することを特徴とする請求項６記載の半導体装置の製造方法。
【請求項９】
前記キャパシタの前記上部電極を形成する工程において、１回あたりに形成される膜厚が２〜１５ｎｍであることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記ＭＯＣＶＤ法により前記金属化合膜を成膜する工程において、チタン又はタンタルを含む原料ガスを用いることを特徴とする請求項６乃至９のいずれか一に記載の半導体装置の製造方法。
【請求項１１】
前記チタンを含む原料ガスとしてテトラジメチルアミノチタン（ＴＤＭＡＴ）を用いることを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記窒素ガスを含むガスが流量比で水素ガス／窒素ガス≦０．５であることを特徴とする請求項６、８乃至１１のいずれか一に記載の半導体装置の製造方法。
【請求項１３】
前記窒素ガスを含むガスが流量比で水素ガス／窒素ガス＜０．５であり、前記窒素ガスに水素ガスを混合したガスが前記窒素ガスを含むガスより水素ガスを多く含むことを特徴とする請求項７記載の半導体装置の製造方法。
【請求項１４】
前記窒素ガスを含むガスを用いて前記プラズマ処理する工程が、第１のプラズマ処理工程と、該第１のプラズマ処理工程より処理時間の長い第２のプラズマ処理工程とから成ることを特徴とする請求項６乃至１３のいずれか一に記載の半導体装置の製造方法。
【請求項１５】
前記下部電極上に前記容量絶縁膜を形成する工程において、該容量絶縁膜として酸化ジルコニウム、酸化ハフニウム、酸化アルミニウム、酸化チタン、酸化タンタルの少なくとも一つを有する絶縁膜を形成することを特徴とする請求項６乃至１４のいずれか一に記載の半導体装置の製造方法。
【請求項１６】
前記上部電極上にフッ化タングステンを原料ガスとしてＣＶＤ法によりタングステン膜を形成する工程をさらに有することを特徴とする請求項６乃至１５のいずれか一に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置及びその製造方法に係り、詳しくは、ＭＩＭ（Metal Insulator Metal）構造のキャパシタ（容量素子）を備える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の代表として知られているＬＳＩ（大規模集積回路）は、メモリデバイスとロジックデバイスとに大別されるが、最近の半導体製造技術の進歩につれて、特に簡単な構造で大容量化を実現できるＤＲＡＭ(Dynamic Random Access Memory）により構成される前者の発展がめざましい。また、両デバイスを組み合わせた混載デバイスも用いられている。これらのデバイスはほとんどが、集積度の点で優れているＭＯＳ(Metal Oxide Semiconductor)型トランジスタにより構成されている。
【０００３】
上述のＤＲＡＭは、ＭＯＳ型トランジスタから成るメモリセル選択用トランジスタと、このトランジスタに接続されて電荷の有無により情報を記憶するキャパシタとにより１つのメモリセルを構成して、複数のメモリセルがマトリクス状に配置されている。ここで、ＤＲＡＭの各メモリセルのキャパシタは、要求される記憶情報の増大に伴って半導体基板上における占有面積は制約されるので、各キャパシタの容量を制約された占有面積内で高める工夫が必要になる。もしキャパシタが情報を記憶するのに十分な容量を有していないと、外部からのノイズ信号等により容易に誤動作するようになるので、ソフトエラーで代表されるようなエラーが生じ易くなる。
【０００４】
上述のようなＤＲＡＭのキャパシタの高容量化を図るために、従来から容量絶縁膜として酸化ジルコニウム（ＺｒＯ2）、酸化ハフニウム（ＨｆＯ2）等の金属酸化物から成る高誘電率絶縁膜を用い、かつ下部電極及び上部電極として比較的低温（４５０°以下）で形成可能な窒化チタン（ＴｉＮ）のような金属窒化物を用いて構成した、いわゆるＭＩＭ構造のキャパシタが提供されている。このようなキャパシタによれば、高誘電率絶縁膜から成る容量絶縁膜に比較的低温で下部電極及び上部電極を形成できるので、特に混載デバイスのようにキャパシタよりも先に形成してあるロジック部に熱的影響を与えることなく、高容量のキャパシタを形成することができる。このような構成のキャパシタを備えるＤＲＡＭが、例えば特許文献１に開示されている。
【０００５】
ここで、上述したようなＭＩＭ構造のキャパシタにおいて、ＺｒＯ2、ＨｆＯ2等の高誘電率絶縁膜から成る容量絶縁膜に下部電極及び上部電極を形成する場合、Ｔｉを含んだ有機金属（Metal 0rganic）材料を用いたＣＶＤ（Chemical Vapor Deposition）法、いわゆる、ＭＯＣＶＤ法による成膜方法が広く実施されている。例えば、特許文献２には、Ｔｉを含んだ有機金属材料としてテトラジメチルアミノチタン（TDMAT）を用いたＭＯＣＶＤ法により、バリアメタルとして用いるＴｉＮを成膜する方法が開示されている。
【０００６】
しかしながら、特許文献２にも記載されているように、ＭＯＣＶＤ法により成膜されたＴｉＮ膜中には、炭素（Ｃ）原子を含む有機成分が取り込まれる傾向にあり、これらの成分の存在は膜質を低下させるので、これらの成分を可能な限り膜外に放出させるために、プラズマ処理が施される。このようなプラズマ処理により、それらの成分を可能な限りＴｉＮ膜外に放出させることで、緻密で低抵抗な膜に改質することができる。そのようなプラズマ処理は、従来は、窒素（Ｎ2）ガスと水素（Ｈ2）ガスとの混合ガスを用いて行われている。
【０００７】
また、ＤＲＡＭのキャパシタの高容量化を図る他の考えとして、キャパシタの上部電極及び下部電極の表面積を拡大させるために、キャパシタの構造をシリンダ型、ボックス型、フィン型等の各種の立体構造に形成することが行われている。また、このような立体構造と高誘電率絶縁膜から成る容量絶縁膜とを組み合わせることで、キャパシタの容量をさらに増加させることができるようになる。
【特許文献１】特開２００２−３７３９４５号公報
【特許文献２】特開２００１−３２６１９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、従来の半導体装置及びその製造方法では、ＭＩＭ構造のキャパシタの形成時に、容量絶縁膜に上部電極を形成するためにＭＯＣＶＤ法によりＴｉＮ膜を成膜した後にプラズマ処理を施すと、キャパシタの容量特性が悪化する、という問題がある。
すなわち、特許文献２に示されているように、従来ではＭＯＣＶＤ法によるＴｉＮ膜成膜後のプラズマ処理は、Ｎ2ガスとＨ2ガスとの混合ガスを用いて行われているが、このプラズマ処理時に既に形成されている容量絶縁膜がそのＨ2ガスによるプラズマダメージ（容量絶縁膜の還元）やプラズマ処理によりウエハ温度が上昇することによる熱的ダメージを受けて劣化するために、容量特性が悪化するようになる。
【０００９】
図１５は、キャパシタの容量特性が悪化する具体例を示す図で、ＭＯＣＶＤ法によるＴｉＮ膜成膜後にＮ2：Ｈ2＝200SCCM(Standard Cubic Centimeter per Minute)：300SCCM（流量比２:３）の混合ガスを用いてプラズマ処理を施して得られたキャパシタに対する、印加電圧（横軸）とリーク電流値（縦軸）との関係を示す図である。キャパシタは同一半導体基板（ウエハ）に形成した複数（一例として５７個）のものを用いて測定した例で示している。図１５において、プラス側は、キャパシタの上部電極にプラス電圧を印加するとともに下部電極に０電圧を印加して得られた特性を示している。一方、マイナス側は、キャパシタの上部電極にマイナス電圧を印加するとともに下部電極に０電圧を印加して得られた特性を示している。図１５から明らかなように、複数のキャパシタのリーク電流値はウエハ内でバラツキが大きくなっており、ウエハ面内均一性が低下していることを示している。また、各キャパシタのリーク電流値も平均して大きくなっている。
【００１０】
この発明は、上述の事情に鑑みてなされたもので、ＭＯＣＶＤ法による金属化合膜成膜後にプラズマ処理を施してもＭＩＭ構造のキャパシタの容量特性が悪化するのを防止することができるようにした半導体装置及びその製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、請求項１記載の発明は、容量絶縁膜に金属化合膜から成る上部電極を少なくとも形成して成るＭＩＭ構造のキャパシタを備える半導体装置に係り、上記上部電極が、原子数比でチタン１００％に対して、炭素が２５〜３６％、窒素が６０〜７２％、酸素が２８〜３５％の組成比を有することを特徴としている。
【００１２】
また、請求項２記載の発明は、請求項１記載の半導体装置に係り、上記容量絶縁膜が、酸化ジルコニウム、酸化ハフニウム、酸化アルミニウム、酸化チタン、酸化タンタルの少なくとも一つを有することを特徴としている。
【００１３】
また、請求項３記載の発明は、請求項１又は２記載の半導体装置に係り、上記キャパシタが、シリンダ型の立体構造に形成されることを特徴としている。
【００１４】
また、請求項４記載の発明は、請求項１、２又は３記載の半導体装置に係り、上記上部電極の膜厚が２０〜４０ｎｍであることを特徴としている。
【００１５】
また、請求項５記載の発明は、請求項１乃至４のいずれか一に記載の半導体装置に係り、上記上部電極の上面側と下面側で上記組成比が異なることを特徴としている。
【００１６】
また、請求項６記載の発明は、容量絶縁膜に金属化合膜から成る上部電極を少なくとも形成して成るＭＩＭ構造のキャパシタを備える半導体装置の製造方法に係り、半導体基板上に上記キャパシタの下部電極を形成する工程と、上記下部電極上に容量絶縁膜を形成する工程と、上記容量絶縁膜上にＭＯＣＶＤ法により金属化合膜を成膜する工程及び該金属化合膜を窒素ガスを含むガスを用いてプラズマ処理する工程を繰り返して上記キャパシタの上部電極を形成する工程とを有することを特徴としている。
【００１７】
また、請求項７記載の発明は、容量絶縁膜に金属化合膜から成る上部電極を少なくとも形成して成るＭＩＭ構造のキャパシタを備える半導体装置の製造方法に係り、半導体基板上に上記キャパシタの下部電極を形成する工程と、上記下部電極上に容量絶縁膜を形成する工程と、上記容量絶縁膜上にＭＯＣＶＤ法により第１の金属化合膜を成膜する工程及び該第１の金属化合膜を窒素ガスに水素ガスを混合したガスを用いてプラズマ処理する工程を繰り返す工程と、上記第１の金属化合膜上にＭＯＣＶＤ法により第２の金属化合膜を成膜した後、該第２の金属化合膜を窒素ガスを含むガスを用いてプラズマ処理して上記キャパシタの上部電極を形成する工程とを有することを特徴としている。
【００１８】
また、請求項８記載の発明は、請求項６記載の半導体装置の製造方法に係り、上記キャパシタの上記上部電極を形成する工程において、上記繰り返し回数を２〜４回に設定することを特徴としている。
【００１９】
また、請求項９記載の発明は、請求項８記載の半導体装置の製造方法に係り、上記キャパシタの上記上部電極を形成する工程において、１回あたりに形成される膜厚が２〜１５ｎｍであることを特徴としている。
【００２０】
また、請求項１０記載の発明は、請求項６乃至９のいずれか一に記載の半導体装置の製造方法に係り、上記ＭＯＣＶＤ法により上記金属化合膜を成膜する工程において、チタン又はタンタルを含む原料ガスを用いることを特徴としている。
【００２１】
また、請求項１１記載の発明は、請求項１０記載の半導体装置の製造方法に係り、上記チタンを含む原料ガスとしてテトラジメチルアミノチタン（ＴＤＭＡＴ）を用いることを特徴としている。
【００２２】
また、請求項１２記載の発明は、請求項６、８乃至１１のいずれか一に記載の半導体装置の製造方法に係り、上記窒素ガスを含むガスが流量比で水素ガス／窒素ガス≦０．５であることを特徴としている。
【００２３】
また、請求項１３記載の発明は、請求項７記載の半導体装置の製造方法に係り上記窒素ガスを含むガスが流量比で水素ガス／窒素ガス＜０．５であり、上記窒素ガスに水素ガスを混合したガスが上記窒素ガスを含むガスより水素ガスを多く含むことを特徴としている。
【００２４】
また、請求項１４記載の発明は、請求項６乃至１３のいずれか一に記載の半導体装置の製造方法に係り、上記窒素ガスを含むガスを用いて上記プラズマ処理する工程が、第１のプラズマ処理工程と、該第１のプラズマ処理工程より処理時間の長い第２のプラズマ処理工程とから成ることを特徴としている。
【００２５】
また、請求項１５記載の発明は、請求項６乃至１４のいずれか一に記載の半導体装置の製造方法に係り、上記下部電極上に上記容量絶縁膜を形成する工程において、該容量絶縁膜として酸化ジルコニウム、酸化ハフニウム、酸化アルミニウム、酸化チタン、酸化タンタルの少なくとも一つを有する絶縁膜を形成することを特徴としている。
【００２６】
また、請求項１６記載の発明は、請求項６乃至１５のいずれか一に記載の半導体装置の製造方法に係り、上記上部電極上にフッ化タングステンを原料ガスとしてＣＶＤ法によりタングステン膜を形成する工程をさらに有することを特徴としている。
【発明の効果】
【００２７】
この発明の半導体装置の製造方法によれば、ＭＩＭ構造のキャパシタの下部電極を形成した半導体基板を用いて容量絶縁膜を形成する。次に、容量絶縁膜上にＭＯＣＶＤ法によりＴｉＮ膜を成膜する工程及びこのＴｉＮ膜を窒素ガスを含むガスを用いてプラズマ処理する工程を繰り返してキャパシタの上部電極を形成する。ＴｉＮ膜成膜後のプラズマ処理を、窒素ガスのみを用いて、あるいは流量比で水素ガス／窒素ガス≦０．５である窒素ガスに水素ガスを混合したガスを用いて行うことにより、プラズマ処理時に既に形成されている容量絶縁膜が水素ガスによるプラズマ作用やアニール作用の影響を受けないので、キャパシタの容量特性を改善することができる。上述のプラズマ処理後の上部電極を構成しているＴｉＮ膜の組成は、Ｔｉ１００％（原子数比）に対して、Ｃが２５〜３６％、Ｎが６０〜７２％、Ｏが２８〜３５％の組成比を有していて、キャパシタの容量特性を改善できる半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００２８】
半導体基板上にキャパシタの下部電極を形成する工程と、下部電極上に容量絶縁膜を形成する工程と、容量絶縁膜上にＭＯＣＶＤ法により金属化合膜を成膜する工程及び金属化合膜を窒素ガスを含むガスを用いてプラズマ処理する工程を繰り返してキャパシタの上部電極を形成する。このような半導体装置の製造方法により、チタン１００％（原子数比）に対して、炭素が２５〜３６％、窒素が６０〜７２％、酸素が２８〜３５％の組成比を有するＴｉＮ膜から成る上部電極を形成する。
【実施例１】
【００２９】
図１〜図４は、この発明の実施例１である半導体装置の製造方法を工程順に示す工程図、図５は同半導体装置の製造方法において、ＭＩＭ構造のキャパシタの下部電極を形成する方法を示すフローチャート、図６は同半導体装置の製造方法において、ＭＩＭ構造のキャパシタの容量絶縁膜を形成する方法を示すフローチャート、図７は同半導体装置の製造方法において、ＭＩＭ構造のキャパシタの上部電極を形成する方法を示すフローチャート、また、図８は同半導体装置の製造方法により形成されたＭＩＭ構造のキャパシタに対する印加電圧（横軸）とリーク電流値（縦軸）との関係を示す図、図９は同半導体装置の製造方法により形成されたＭＩＭ構造のキャパシタのリーク電流値（横軸）と累積確率（縦軸）との関係を従来例と比較して示す図、図１０は同半導体装置の製造方法によりＭＩＭ構造のキャパシタを形成する場合、上部電極形成時のプラズマ処理ガスに含まれるＨ2ガスの流量（横軸）とリーク電流値（縦軸）との関係を示す図、図１１は同半導体装置の製造方法によりＭＩＭ構造のキャパシタを形成する場合、上部電極形成時のプラズマ処理ガスに含まれるＨ2ガスの流量（横軸）とＴｉＮ膜の組成（縦軸）との関係を示す図、図１２は同半導体装置の製造方法によりＭＩＭ構造のキャパシタを形成する場合に、プラズマ処理条件を変更して形成したキャパシタを対象とするリーク電流値（横軸）と累積確率（縦軸）との関係を示す図である。なお、この例ではＭＩＭ構造のキャパシタをシリンダ型の立体構造に形成する例で説明する。以下、図１〜図４を参照して、この例の半導体装置の製造方法を工程順に説明する。
【００３０】
まず、図１（ａ）に示すように、例えばＰ型シリコン基板１に、周知のＳＴＩ（Shallow Trench Isolation）法等により二酸化シリコン（ＳｉＯ2）膜からなる素子分離用絶縁膜２を形成した後、この素子分離用絶縁膜２により囲まれた活性領域にＳｉＯ2膜及び多結晶シリコン膜を順次に成膜し、これらの膜を所望の形状にパターニングしてゲート酸化膜３及びゲート電極（ワードライン）４を形成する。次に、ゲート酸化膜３及びゲート電極４をマスクとするセルフアラインにより、イオン注入法等の周知の不純物導入方法によりＮ型不純物をシリコン基板１に導入して、ソース領域又はドレイン領域となる複数のＮ型拡散領域５を選択的に形成する。次に、プラズマＣＶＤ法により全面にＳｉＯ2膜から成る第１層間絶縁膜６を形成する。
【００３１】
これにより、ゲート酸化膜３、ゲート電極４及び複数のＮ型拡散領域５によりＭＯＳ型トランジスタから成るメモリセル選択用トランジスタ１０が形成される。ここで、上述のソース領域又はドレイン領域を構成する複数のＮ型拡散領域５は、高不純物濃度領域と低不純物濃度領域とを組み合わせたＬＤＤ(Lightly Doped Drain）構造になっていても、高不純物濃度領域のみの非ＬＤＤ構造になっていてもよい。次に、フォトリソグラフィ法を利用して、第１層間絶縁膜６を選択的にプラズマエッチングしてＮ型拡散領域５を露出するようにコンタクトホール７を形成する。
【００３２】
次に、図１（ｂ）に示すように、ＣＶＤ法又はＰＶＤ法（Physical Vapor Deposition）法により全面にバリアメタルとしてのＴｉＮ膜８を、次にＣＶＤ法により全面にＷ（タングステン）膜９を成膜した後、ＣＭＰ（Chemical Mechanical Polishing）法により第１層間絶縁膜６の表面を平坦化して不要なＴｉＮ膜８及びＷ膜９を除去して、コンタクトホール７内にＮ型拡散領域５とそれぞれ接続するように容量コンタクト１１及びビットコンタクト１２を形成する。
【００３３】
次に、図１（ｃ）に示すように、プラズマＣＶＤ法により全面に酸窒化シリコン（ＳｉＯＮ）膜から成るストッパー絶縁膜１３及びＳｉＯ2膜から成る第２層間絶縁膜１４を順次に成膜する。次に、以下に示すような方法でＭＩＭ構造のキャパシタを形成する。
【００３４】
最初に、図５に示すようなフローチャートによるプロセス工程で、キャパシタの下部電極を形成する。
まず、図２（ｄ）に示すように、フォトリソグラフィ法を利用して、第２層間絶縁膜１４を選択的にプラズマエッチングして、容量コンタクト１１を露出するようにシリンダ溝１５を形成する（ステップＳ１）。プラズマエッチングは、次のような条件で行った。
・エッチングガス：Ａｒ
・プラズマ電力：100〜1000W
・エッチング量：1〜20nm
【００３５】
次に、ＭＯＣＶＤ法によりＴＤＭＡＴをデポジションする（ステップＳ２）。
デポジションは、次のような条件で行った。
・原料ガス：ＴＤＭＡＴ
・原料バブリングガス：Ｈｅ（100〜500SCCM）
・キャリアガス：Ｈｅ（100〜500SCCM）及びＮ2（100〜500SCCM）
・チャンバー圧力：0.1〜10Torr(Torricelli))
・成膜温度（設定）：370〜480°
・成膜時間：5〜20sec(second)
・膜厚：2〜15nm
【００３６】
次に、予備プラズマ処理を施す（ステップＳ３）。予備プラズマ処理は、次のような条件で行った。
・予備プラズマ処理ガス：Ｎ2（100〜500SCCM）及びＨ2（100〜500SCCM）
・チャンバー圧力：0.1〜10Torr
・処理時間：3sec
・プラズマ電力：0〜100W
【００３７】
次に、本プラズマ処理を施す（ステップＳ４）。本プラズマ処理は、次のような条件で行った。
・本プラズマ処理ガス：Ｎ2（100〜500SCCM）及びＨ2（100〜500SCCM）
・チャンバー圧力：0.1〜10Torr
・処理時間：15〜90sec
・プラズマ電力：550〜950W
【００３８】
次に、パージ処理を行う（ステップＳ５）。パージ処理は次の条件で行った。
・パージ処理ガス：Ｎ2（100〜700SCCM）及びＨ2（100〜500SCCM）
・パージ時間：15sec
以下、（ステップＳ２）〜（ステップＳ５）を４〜８回繰り返すことにより、図２（ｅ）に示すように、シリンダ溝１５内に膜厚が２０〜４０ｎｍのＴｉＮ膜から成る下部電極１６を形成した。
【００３９】
次に、図６に示すようなフローチャートによるプロセス工程で、キャパシタの容量絶縁膜を形成する。この例では、容量絶縁膜としてＺｒＯ2を成膜する例で説明する。
まず、ＡＬＤ（Atomic Layer Deposition:原子層成長法）法により、Ｚｒを含んだ原料ガスとしてＴＥＭＡＺ（テトラエチルメチルアミノジルコニウム）を用いて、Ｚｒを１原子層デポジション（Pulse）する（ステップＳ１１）。デポジションは、次のような条件で行った。
・原料ガス：ＴＥＭＡＺ
・原料バブリングガス：Ｈｅ
・チャンバー圧力：0.1〜10Torr
・成膜温度（設定）：250〜380°
・成膜時間：1〜10sec
【００４０】
次に、原料ガスのパージを行う（ステップＳ１２）。パージは次のような条件で行った。
・パージガス：Ａｒ
・パージ時間：1〜10sec
【００４１】
次に、酸化剤の供給を行う（ステップＳ１３）。酸化剤供給は次のような条件で行った。
・酸化剤：Ｏ3
・酸化剤濃度：100〜500ｇ/ｍ3
・チャンバー圧力：0.1〜10Torr
・供給時間：0.1〜10sec
【００４２】
次に、Ｏ3ガスのパージを行う（ステップＳ１４）。パージは次のような条件で行った。
・パージガス：Ａｒ
・パージ時間：1〜10sec
以下、（ステップＳ１１）〜（ステップＳ１４）を５０〜１５０回繰り返すことにより、図２（ｆ）に示すように、下部電極１６上に膜厚が５〜１５ｎｍのＺｒＯ2から成る容量絶縁膜１７を形成した。
【００４３】
次に、図７に示すようなフローチャートによるプロセス工程で、キャパシタの上部電極を形成する。
まず、ＭＯＣＶＤ法によりＴＤＭＡＴをデポジションする（ステップＳ２１）。
デポジションは、次のような条件で行った。
・原料ガス：ＴＤＭＡＴ
・原料バブリングガス：Ｈｅ（100〜500SCCM）
・キャリアガス：Ｈｅ（100〜500SCCM）及びＮ2（100〜500SCCM）
・チャンバー圧力：0.1〜10Torr
・成膜温度（設定）：370〜480°
・成膜時間：5〜20sec
・膜厚：2〜15nm
【００４４】
次に、予備プラズマ処理を施す（ステップＳ２２）。予備プラズマ処理は、次のような条件で行った。
・予備プラズマ処理ガス：Ｎ2（100〜500SCCM）
・チャンバー圧力：0.1〜10Torr
・処理時間：3sec
・プラズマ電力：0〜100W
【００４５】
次に、本プラズマ処理を施す（ステップＳ２３）。本プラズマ処理は、次のような条件で行った。
・本プラズマ処理ガス：Ｎ2（100〜500SCCM）
・チャンバー圧力：0.1〜10Torr
・処理時間：10〜120sec
・プラズマ電力：550〜950W
【００４６】
次に、パージ処理を行う（ステップＳ２４）。パージ処理は次の条件で行った。  
・パージ処理ガス：Ｎ2（100〜700SCCM）及びＨｅ（100〜500SCCM）
・パージ時間：15sec
以下、（ステップＳ２１）〜（ステップＳ２４）を２〜４回繰り返すことにより、図３（ｇ）に示すように、容量絶縁膜１７上に膜厚が２０〜４０ｎｍのＴｉＮ膜から成る上部電極１８を形成した。これにより、下部電極１６、容量絶縁膜１７及び上部電極１８によりＭＩＭ構造のキャパシタ１９が形成される。
ここで、上部電極１８の膜厚が２０ｎｍより薄くなると、ＴｉＮ膜のバリア性が低下する。一方、４０ｎｍより厚くしても特性の向上は認められず、厚くする分生産性が低下する。高いバリア性を得るためには、緻密な膜とする必要があり、合わせて生産性を考慮するとある程度薄い膜を形成後プラズマ処理する工程を数回繰り返すことが好ましく、具体的には２〜１５ｎｍ／回を２〜４回とすることが好ましい。また、１回あたりに形成される膜厚は必ずしも同一の値とする必要はない。
【００４７】
次に、図３（ｈ）に示すように、ＣＶＤ法により全面にＷ膜から成る容量用配線２０を形成して、キャパシタ１９の上部電極１８と接続する。次に、図３（ｉ）に示すように、ビットコンタクト１２上方の第２容量絶縁膜１４を露出するように開口部２１を形成する。
【００４８】
次に、図４（ｊ）に示すように、プラズマＣＶＤ法により全面にＳｉＯ2膜から成る第３層間絶縁膜２２を形成した後、フォトリソグラフィ法を利用して、第３層間絶縁膜２２を選択的にプラズマエッチングしてビットコンタクト１２を露出するように、開口部２１の内部にコンタクトホール２３を形成する。
【００４９】
次に、図４（ｋ）に示すように、ＭＯＣＶＤ法により全面にバリアメタルとしてのＴｉＮ膜２４を、次にＣＶＤ法によりフッ素（Ｆ）を含む原料ガス（ＷＦ6:フッ化タングステン）を用いて全面にＷ膜から成るビット配線２５をビットコンタクト１２と接続するように形成することにより、ＭＩＭ構造のキャパシタ１９を備えるＤＲＡＭを完成させる。
ここで、この例によればＴｉＮ膜から成る上部電極１８を形成することにより、ＴｉＮ膜のバリア性が向上するので、上述のようにＷ膜をＣＶＤ法により形成する場合に原料ガスが容量絶縁膜１７に与えるダメージを抑制することができる。
【００５０】
図８は、この例の半導体装置の製造方法により、ＭＯＣＶＤ法によるＴｉＮ膜成膜後にＮ2ガス(流量：100〜500SCCM）のみを用いて予備プラズマ処理及び本プラズマ処理を施して得られたキャパシタに対する、印加電圧（横軸）とリーク電流値（縦軸）との関係を示す図である。なお、キャパシタは同一半導体基板に形成した複数（一例として５７個）のものを用いて測定した例で示している。図８の特性を図１５の従来例のそれと比較すれば明らかなように、この例により得られたキャパシタは、プラス側及びマイナス側のいずれの特性においても、複数のキャパシタのリーク電流値はウエハ内でバラツキが小さくなっており、ウエハ面内均一性が向上しているだけでなく、リーク電流値も小さくなっている。
【００５１】
また、図９は、図８に基づいて、キャパシタのリーク電流値（横軸）と累積確率（縦軸）との関係を示す図で、実際のデバイスでキャパシタに印加される電圧マイナス０．７Ｖを印加したときの５７個のキャパシタの特性をプロットしている。図９において、Ａはこの例の特性を、Ｂは従来例の特性を示している。図９の特性は、勾配が急なものほど、リーク電流値のウエハ内バラツキが小さくなっていることを示している。また、図示特性の左側に位置しているものほど、リーク電流値が小さいことを示している。したがって、図８及び図９から明らかなように、この例によれば、ウエハ面内均一性及びリーク電流値のいずれにおいても従来例よりも優れており、キャパシタの容量特性が改善されているのが理解される。
【００５２】
このように、この例によりキャパシタの容量特性が改善できたのは、ＭＯＣＶＤ法によるＴｉＮ膜成膜後のプラズマ処理時に従来のようにプラズマ処理ガスとしてＨ2ガスを除いてＮ2ガスのみを用いることで、プラズマ処理時に既に形成されている容量絶縁膜１７がＨ2ガスによるプラズマ作用やアニール作用の影響を受けなくなった結果、ダメージが緩和されて劣化しなくなったためと考えられる。  
【００５３】
さらに、詳細に説明すると、ＭＯＣＶＤ法によるＴｉＮ膜成膜を膜質を損ねない程度の膜厚に抑えてこの直後にＮ2ガスのみによるプラズマ処理（予備プラズマ処理＋本プラズマ処理）を行い、これらのＴｉＮ膜成膜工程とプラズマ処理工程を１サイクルとして、所望の膜厚のＴｉＮ膜から成る上部電極が得られるまで複数回のサイクルを繰り返すようにしたので、容量絶縁膜１７がＨ2ガスによる影響を受けなくなって、キャパシタの容量特性を改善することができたと考えられる。
【００５４】
ここで、上述のプラズマ処理ガスとしては必ずしもＮ2ガスのみに制限する必要はなく、Ｈ2ガスがＮ2ガスに対して一定の流量比以内であれば混合ガスとして用いても、キャパシタとして満足する容量特性を得ることができることを確かめた。図１０は、この例の半導体装置の製造方法によりＭＩＭ構造のキャパシタを形成する場合、上部電極となるＴｉＮ膜形成時のプラズマ処理ガスに含まれるＨ2ガスの流量（横軸）とリーク電流値（縦軸）との関係を示している。また、図１１は、この例の半導体装置の製造方法によりＭＩＭ構造のキャパシタを形成する場合、上部電極となるＴｉＮ膜形成時のプラズマ処理ガスに含まれるＨ2ガスの流量（横軸）とＴｉＮ膜の組成（縦軸）との関係を示している。
【００５５】
図１０から明らかなように、プラズマ処理ガスとしてＮ2ガス200SCCMに対してＨ2ガスを100SCCMまで混合した場合には(流量比2:1)、プラス及びマイナスのいずれの特性においても、リーク電流値を従来例よりも下回るように予め設定した規格値以内に抑えることができ、キャパシタの容量特性を改善できることを示している。また、図１１から明らかなように、上述のように、プラズマ処理ガスとしてＮ2ガス200SCCMに対してＨ2ガスを100SCCMまで混合してプラズマ処理して形成されたキャパシタの場合、その上部電極を構成しているＴｉＮ膜の組成（割合）は、Ｔｉ１００％（原子数比）に対して、Ｃが２５〜３６％、Ｎが６０〜７２％、Ｏが２８〜３５％の組成比を有している。また、上部電極の上面側と下面側では組成比が異なっている。すなわち、Ｔｉ１００％に対して、Ｃが２５〜３６％、Ｎが６０〜７２％、Ｏが２８〜３５％の組成比を有するＴｉＮ膜から成る上部電極１８を形成することにより、キャパシタの容量特性を改善できることを示している。
【００５６】
なお、Ｎ2ガス単独の場合がキャパシタの容量特性は最もよい。チタンは酸素と非常に相性がよいためチタン酸化物を形成しやすい。そのため、Ｈ2プラズマにより上部電極中の炭素が引き抜かれた部分に容量絶縁膜中の酸素が移動し得るのに対し、Ｎ2プラズマのみの場合では上部電極中の炭素が引き抜かれないため、容量絶縁膜中の酸素が奪われることはなく、その分容量特性が良好となると推定される。また、上部電極上にフッ素を含む原料ガス（ＷＦ6）を用いてＣＶＤ法でタングステン膜を形成する場合には、上部電極膜のバリア性が高いため、容量絶縁膜へのダメージを抑制できると推定される。
【００５７】
また、前述したように、ＴｉＮ膜成膜工程とプラズマ処理工程を１サイクルとして、所望の膜厚のＴｉＮ膜から成る上部電極１８が得られるまで複数回のサイクルを繰り返す場合、このサイクル数をあまり増加させることは好ましくないことを確かめた。図１２は、Ｎ2ガス２００SCCMにＨ2ガス１００SCCMガスを混合したガスを使用した際のこの様子を示すもので、特性Ｃはサイクル数を３回繰り返した場合、特性Ｄはサイクル数を６回繰り返した場合を示している。６回繰り返した場合の方が特性が悪くなっている理由は、Ｈ2プラズマによるダメージが多くなっているためと推察される。前述したようにサイクル数を２〜４回繰り返すことにより、望ましい容量特性を得ることができる。
【００５８】
このように、この例の半導体装置によれば、ＺｒＯ2膜から成る容量絶縁膜１７にＴｉＮ膜から成る下部電極１６及び上部電極１８を形成して成るＭＩＭ構造のキャパシタ１９を備える半導体装置において、Ｔｉ１００％に対して、Ｃが２５〜３６％、Ｎが６０〜７２％、Ｏが２８〜３５％の組成比を有するＴｉＮ膜から成る上部電極１８を形成することにより、キャパシタの容量特性を改善できる半導体装置を得ることができる。
また、この例の半導体装置の製造方法によれば、ＭＩＭ構造のキャパシタ１９の下部電極１６を形成した半導体基板を用いてＺｒＯ2膜から成る容量絶縁膜１７を形成した後、ＭＯＣＶＤ法によりＴｉＮ膜を成膜する工程及びこのＴｉＮ膜を窒素ガスのみを用いて、あるいは流量比で水素ガス／窒素ガス≦０．５である窒素ガスに水素ガスを混合したガスを用いてプラズマ処理する工程を繰り返して、上述のような組成比を有するＴｉＮ膜から成る上部電極１８を形成する。
したがって、ＭＯＣＶＤ法によるＴｉＮ膜成膜後にプラズマ処理を施してもＭＩＭ構造のキャパシタの容量特性が悪化するのを防止することができる。
【実施例２】
【００５９】
この発明の実施例２では、容量絶縁膜としてＨｆＯ2から成る容量絶縁膜を形成することを特徴としている。これ以外は、上述した実施例１の構成と略同様であるので、説明を省略する。
この例の半導体装置の製造方法は、まず、実施例１の図２（ｅ）工程に示すように、シリンダ溝１５内に膜厚が２０〜４０ｎｍのＴｉＮ膜から成る下部電極１６を形成した基板１を用意する。
次に、ＡＬＤ法により、Ｈｆを含んだ原料ガスとしてＴＥＭＡＨ（テトラエチルメチルアミノハフニウム）を用いて、Ｈｆを１原子層デポジション（Pulse）する（ステップ１）。デポジションは、次のような条件で行った。
・原料ガス：ＴＥＭＡＨ
・原料バブリングガス：Ａｒ
・成膜温度（設定）：250〜380°
・成膜時間：1〜10sec
【００６０】
次に、原料ガスのパージを行う（ステップ２）。パージは次のような条件で行った。
・パージガス：Ａｒ
・パージ時間：1〜10sec
【００６１】
次に、酸化剤の供給を行う（ステップ３）。酸化剤供給は次のような条件で行った。
・酸化剤：Ｏ3
・酸化剤濃度：100〜500ｇ/ｍ3
・供給時間：0.1〜10sec
【００６２】
次に、Ｏ3ガスのパージを行う（ステップ４）。パージは次のような条件で行った。
・パージガス：Ａｒ
・パージ時間：1〜10sec
以下、（ステップ１）〜（ステップ４）を５０〜１５０回繰り返すことにより、実施例１の図２（ｆ）に示したのと略同様に、下部電極１６上に膜厚が５〜１５ｎｍのＨｆＯ2から成る容量絶縁膜（容量絶縁膜１７に対応）を形成した。
以下は、実施例１の図３（ｇ）〜図４（ｋ）と略同様な工程を繰り返すことにより、ＭＩＭ構造のキャパシタ１９を備えるＤＲＡＭを完成させる。
【００６３】
このように、この例の構成によっても、実施例１と比較して容量絶縁膜の種類が異なるだけなので、実施例１と略同様な効果を得ることができる。
【実施例３】
【００６４】
図１３は、この発明の実施例３である半導体装置の製造方法において、ＭＩＭ構造のキャパシタの上部電極を形成する方法を示すフローチャート、図１４は同半導体装置の製造方法により形成されたＭＩＭ構造のキャパシタのリーク電流値（横軸）と累積確率（横軸）との関係を従来例と比較して示す図である。この実施例３の半導体装置の製造方法の構成が、上述の実施例１のそれと大きく異なるところは、従来条件のプラズマ処理を数回繰り返した後に、最終のプラズマ処理をＮ2ガスのみを用いて行うようにした点である。
この例の半導体装置の製造方法は、まず、実施例１の図２（ｆ）工程に示すように、下部電極１６上に膜厚が５〜１５ｎｍのＺｒＯ2から成る容量絶縁膜１７を形成した基板１を用意する。
【００６５】
次に、図１３に示すようなフローチャートによるプロセス工程で、キャパシタの上部電極を形成する。
まず、ＭＯＣＶＤ法によりＴＤＭＡＴをデポジションする（ステップＳ３１）。
デポジションは、次のような条件で行った。
・原料ガス：ＴＤＭＡＴ
・原料バブリングガス：Ｈｅ（100〜500SCCM）
・キャリアガス：Ｈｅ（100〜500SCCM）及びＮ2（100〜500SCCM）
・チャンバー圧力：0.1〜10Torr
・成膜温度（設定）：370〜480°
・成膜時間：5〜20sec
・膜厚：2〜15nm
【００６６】
次に、予備プラズマ処理を施す（ステップＳ３２）。予備プラズマ処理は、次のような条件で行った。
・予備プラズマ処理ガス：Ｎ2（100〜500SCCM）及びＨ2（100〜500SCCM）
・チャンバー圧力：0.1〜10Torr
・処理時間：3sec
・プラズマ電力：0〜100W
【００６７】
次に、本プラズマ処理を施す（ステップＳ３３）。本プラズマ処理は、次のような条件で行った。
・本プラズマ処理ガス：Ｎ2（100〜500SCCM）及びＨ2（100〜500SCCM）
・チャンバー圧力：0.1〜10Torr
・処理時間：10〜120sec
・プラズマ電力：550〜950W
【００６８】
次に、パージ処理を行う（ステップＳ３４）。パージ処理は次の条件で行った。  
・パージ処理ガス：Ｎ2（100〜700SCCM）及びＨｅ（100〜500SCCM）
・パージ時間：15sec
以下、（ステップＳ３１）〜（ステップＳ３４）を１〜３回繰り返す。
【００６９】
次に、ＭＯＣＶＤ法によりＴＤＭＡＴをデポジションする（ステップＳ３５）。
デポジションは、次のような条件で行った。
・原料ガス：ＴＤＭＡＴ
・原料バブリングガス：Ｈｅ（100〜500SCCM）
・キャリアガス：Ｈｅ（100〜500SCCM）及びＮ2（100〜500SCCM）
・チャンバー圧力：0.1〜10Torr
・成膜温度（設定）：370〜480°
・成膜時間：5〜20sec
・膜厚：2〜15nm
【００７０】
次に、予備プラズマ処理を施す（ステップＳ３６）。予備プラズマ処理は、次のような条件で行った。
・予備プラズマ処理ガス：Ｎ2（100〜500SCCM）
・チャンバー圧力：0.1〜10Torr
・処理時間：3sec
・プラズマ電力：0〜100W
【００７１】
次に、本プラズマ処理を施す（ステップＳ３７）。本プラズマ処理は、次のような条件で行った。
・本プラズマ処理ガス：Ｎ2（100〜500SCCM）
・チャンバー圧力：0.1〜10Torr
・処理時間：10〜120sec
・プラズマ電力：550〜950W
【００７２】
次に、パージ処理を行う（ステップＳ３８）。パージ処理は次の条件で行った。  
・パージ処理ガス：Ｎ2（100〜700SCCM）及びＨｅ（100〜500SCCM）
・パージ時間：15sec
【００７３】
以上により、実施例１の図２（ｇ）に示したのと略同様に、容量絶縁膜１７上に膜厚が２０〜４０ｎｍのＴｉＮ膜から成る上部電極１８を形成した。これにより、下部電極１６、容量絶縁膜１７及び上部電極１８によりＭＩＭ構造のキャパシタ１９が形成される。
以下は、実施例１の図３（ｈ）〜図４（ｋ）と略同様な工程を繰り返すことにより、ＭＩＭ構造のキャパシタ１９を備えるＤＲＡＭを完成させる。
【００７４】
この例の半導体装置の製造方法により形成されたＭＩＭ構造のキャパシタ１９のリーク電流値（横軸）と累積確率（横軸）との関係を従来例と比較して示す図１４から明らかなように、この例の特性Ｅは従来例の特性Ｆと比較して、リーク電流値のウエハ内バラツキが小さくなっているとともに、リーク電流値が小さくなっていて、キャパシタの容量特性が改善されているのが理解される。
【００７５】
このように、この例の半導体装置の製造方法によれば、従来条件のプラズマ処理を数回繰り返した後に、最終のプラズマ処理をＮ2ガスのみを用いて行っても、キャパシタの容量特性を改善することができる。
したがって、実施例１と略同様な効果を得ることができる。
【００７６】
なお、各実施例で示したように、ＴｉＮ膜成膜後にＮ2ガスでプラズマ処理を行う場合、予備プラズマ処理に続いてこれよりも長い時間本プラズマ処理を行うことにより、容量特性の改善効果を向上させることができる。例えば、成膜とプラズマ処理を繰り返す場合、最終層のみプラズマ処理時間を長くする（一例として、通常３０秒間処理するところを６０秒間、９０秒間とする）ことにより、容量特性をより向上させることができる。また、Ｎ2ガスとＨ2ガスの混合ガスによるプラズマ処理に続いて、最終層をＮ2ガスによりプラズマ処理する例においても、このプラズマ処理時間を長くすることにより、同様に容量特性を向上させることができる。
【００７７】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、実施例ではＭＩＭ構造のキャパシタを備える半導体装置としてＤＲＡＭに例をあげて説明したが、これに限らずＤＲＡＭとロジックデバイスとを混載した半導体装置に対しても適用することができる。また、ＤＲＡＭを構成するメモリセル選択用トランジスタは、ＭＯＳ型トランジスタに限ることなく、ゲート絶縁膜として窒化膜（Nitride Film）、あるいは酸化膜と窒化膜との２重膜等の他の構成の絶縁膜を用いたＭＩＳ（Metal Iｎsulator Semicoｎductor）型トランジスタを用いてもよい。
【００７８】
また、容量絶縁膜としてＡＬＤ法によりＺｒＯ2を成膜する場合の原料ガスとしてはＴＥＭＡＺを用いた例で示したが、これに限らずＴＤＥＡＺ（テトラジエチルアミノジルコニウム）、ＴＤＭＡＺ（テトラジメチルアミノジルコニウム）等の他の原料を用いることができる。同様にして、容量絶縁膜としてＡＬＤ法によりＨｆＯ2を成膜する場合の原料ガスとしてはＴＥＭＡＨを用いた例で示したが、これに限らずＴＤＥＡＨ（テトラジエチルアミノハフニウム）、ＴＤＭＡＨ（テトラジメチルアミノハフニウム）等の他の原料を用いることができる。また、容量絶縁膜の成膜方法はＡＬＤ法に限らず、ＣＶＤ法、ＰＶＤ法等の他の方法を用いることができる。
【００７９】
また、容量絶縁膜は、ＺｒＯ2とＡｌ2Ｏ3（酸化アルミニウム）の積層あるいは混合、ＨｆＯ2とＡｌ2Ｏ3の積層あるいは混合、ＺｒＯ2とＴｉＯ2（酸化チタン）の積層あるいは混合、ＨｆＯ2とＴｉＯ2の積層あるいは混合でもよい。また、上部電極を構成する金属化合膜としてはＴｉＮを用いる例で示したが、これに限らず原料ガスとしてペンタエトキシタンタル（ＰＥＴ）を用いて形成した窒化タンタル（ＴａＮ）のような他の材料を用いることができる。また、各実施例で示したＭＩＭ構造のキャパシタを形成する場合の条件（ガスの種類、チャンバー圧力、プラズマ電力、成膜温度、成膜時間等）は一例を示したもので、用途、目的等に応じて任意の変更が可能である。また、メモリセル選択用トランジスタを構成するＭＯＳ型トランジスタのドレイン領域とソース領域とは、原理的に同じように作用するので相互に入れ替えて動作させることができる。また、ＭＯＳ型トランジスタのＰ型半導体層とＮ型半導体層とを入れ替えてもよい。
【図面の簡単な説明】
【００８０】
【図１】この発明の実施例１である半導体装置の製造方法を工程順に示す工程図である。
【図２】同半導体装置の製造方法を工程順に示す工程図である。
【図３】同半導体装置の製造方法を工程順に示す工程図である。
【図４】同半導体装置の製造方法を工程順に示す工程図である。
【図５】同半導体装置の製造方法において、ＭＩＭ構造のキャパシタの下部電極を形成する方法を示すフローチャートである。
【図６】同半導体装置の製造方法において、ＭＩＭ構造のキャパシタの容量絶縁膜を形成する方法を示すフローチャートである。
【図７】同半導体装置の製造方法において、ＭＩＭ構造のキャパシタの上部電極を形成する方法を示すフローチャートである。
【図８】同半導体装置の製造方法により形成されたＭＩＭ構造のキャパシタに対する印加電圧（横軸）とリーク電流値（縦軸）との関係を示す図である。
【図９】同半導体装置の製造方法により形成されたＭＩＭ構造のキャパシタのリーク電流値（横軸）と累積確率（縦軸）との関係を従来例と比較して示す図である。
【図１０】同半導体装置の製造方法によりＭＩＭ構造のキャパシタを形成する場合、上部電極形成時のプラズマ処理ガスに含まれるＨ2ガスの流量（横軸）とリーク電流値（縦軸）との関係を示す図である。
【図１１】同半導体装置の製造方法によりＭＩＭ構造のキャパシタを形成する場合、上部電極形成時のプラズマ処理ガスに含まれるＨ2ガスの流量（横軸）とＴｉＮ膜の組成（縦軸）との関係を示す図である。
【図１２】同半導体装置の製造方法によりＭＩＭ構造のキャパシタを形成する場合に、プラズマ処理条件を変更して形成したキャパシタを対象とするリーク電流値（横軸）と累積確率（縦軸）との関係を示す図である。
【図１３】この発明の実施例３である半導体装置の製造方法において、ＭＩＭ構造のキャパシタの上部電極を形成する方法を示すフローチャートである。
【図１４】同半導体装置の製造方法により形成されたＭＩＭ構造のキャパシタのリーク電流値（横軸）と累積確率（横軸）との関係を従来例と比較して示す図である。
【図１５】従来の半導体装置の製造方法により製造されたＭＩＭ構造のキャパシタに対する印加電圧（横軸）とリーク電流値（縦軸）との関係を示す図である。
【符号の説明】
【００８１】
１    Ｐ型シリコン基板
２    素子分離用絶縁膜
３    ゲート酸化膜
４    ゲート電極（ワードライン）
５    Ｎ型拡散領域
６    第１層間絶縁膜
７、２３    コンタクトホール
８    ＴｉＮ膜
９    Ｗ膜
１０    メモリセル選択用トランジスタ
１１    容量コンタクト
１２    ビットコンタクト
１３    ストッパー絶縁膜
１４    第２層間絶縁膜
１５    シリンダ溝
１６    下部電極（ＴｉＮ膜）
１７    容量絶縁膜（ＺｒＯ2）
１８    上部電極（ＴｉＮ膜）
１９    ＭＩＭ構造のキャパシタ
２０    容量用配線
２１    開口部
２２    第３層間絶縁膜
２４    ＴｉＮ膜
２５    ビット配線
【図１】
2005243921.tif 000003
【図２】
2005243921.tif 000004
【図３】
2005243921.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2005243921.tif 000009
【図８】
2005243921.tif 000010
【図９】
2005243921.tif 000011
【図１０】
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【図１１】
2005243921.tif 000013
【図１２】
2005243921.tif 000014
【図１３】
2005243921.tif 000015
【図１４】
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【図１５】
2005243921.tif 000017