(57)【要約】【課題】  従来のイメージセンサはＩＣ内部に増幅回路を内蔵しない構成とすると、信号出力時は高抵抗状態となり、基板上の配線レイアウトに起因する寄生容量により画像信号がＧＮＤ電圧の０Ｖ以下に振られる、応答信号が遅延し出力波形のカケが生じた。【解決手段】  ＩＣ内部の受光素子を初期化するリセット電圧を基準電圧回路により又は外部からの基準電圧により一定電位とする事により、受光素子からの出力信号の均一性を向上させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
受光量に応じて出力信号を出力する複数の受光素子を構成した受光素子回路列と、前記出力信号を読み出す複数のスイッチ素子を構成したスイッチ素子回路列と、前記スイッチ素子を駆動して前記出力信号を読み出すとともに前記受光素子を初期状態に戻す制御回路と、前記読み出された出力信号を画像信号出力端子に伝達する共通信号線と、前記共通信号線に基準電圧を供給する基準電圧端子とからなるイメージセンサーにおいて、前記共通信号線は第１のリセットスイッチを介して前記基準電圧端子に接続し、前記制御回路は、前記スイッチ素子を動作させて前記受光素子から出力信号を前記共通信号線に読み出し、次に、前記第１のリセットスイッチを動作させて前記共通信号線に前記基準電圧端子から基準電圧を供給し前記受光素子を初期状態に戻すことを特徴とするイメージセンサー。
【請求項２】
請求項１に記載のイメージセンサーにおいて、前記共通信号線と前記画像信号出力端子との間にチップセレクトスイッチを設け、前記画像信号を前記画像信号出力端子に出力することを特徴とするイメージセンサー。
【請求項３】
請求項２に記載のイメージセンサーにおいて、前記画像信号出力端子と前記基準電圧端子との間に第２のリセットスイッチを設けたことを特徴とするイメージセンサー。
【請求項４】
請求項１に記載のイメージセンサーにおいて、基準電圧発生回路からの電圧を抵抗を介して前記基準電圧端子に供給することを特徴とするイメージセンサー。
【請求項５】
請求項１に記載のイメージセンサーにおいて、単位ブロックは少なくとも前記受光素子回路列、前記スイッチ素子回路列、前記制御回路、前記共通信号線、前記第１のリセットスイッチ、前記画像信号出力端子及び基準電圧端子を含み、前記単位ブロックを複数構成するとともに、各単位ブロックの前記基準電圧端子を共通に接続することを特徴とするイメージセンサー。
【請求項６】
請求項５に記載のイメージセンサーにおいて、前記単位ブロックによりＩＣを構成し、前記ＩＣを直列状に配置したことを特長とするイメージセンサー。
【請求項７】
請求項５又は６に記載のイメージセンサーにおいて、前記基準電圧端子と接地電位との間に容量を形成したことを特徴とするイメージセンサー。
【請求項８】
請求項５又は６に記載のイメージセンサーにおいて、前記基準電圧端子と電源電位との間に容量を形成したことを特徴とするイメージセンサー。
【請求項９】
請求項５から８のいずれかに記載のイメージセンサーにおいて、前記基準電圧端子には前記ＩＣの外部から基準電圧を供給することを特徴とするイメージセンサー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光照射された原稿からの反射光を受けて電気信号に変換する一次元イメージセンサーに関し、ＦＡＸ，スキャナ，複写機等の画像読み取り装置に適用するものである。
【背景技術】
【０００２】
従来のＦＡＸの読み取り装置に用いられている密着型一次元イメージセンサーＩＣの回路図を図６に示す。図６に示すように、光電変換素子の出力をスイッチＳＷ２ｎからＳＷ２（ｎ＋１）＋１を順次オンして、ＳＬ３第３の共通線に読み出す方式である。ＳＬ３第３の共通線はＲＧリセットゲートの第１の端子に接続され、ＲＧリセットゲートの第２の端子はＧＮＤ端子に接続され、ＲＧリセットゲートはＣＣ制御回路の制御信号Ｑ２により、ＳＬ３第３の共通線をＧＮＤ電位にクランプして使用する。
【特許文献１】特開平２−２６２７６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
複数のリニアイメージセンサーＩＣを直線状に基板に配置実装して構成するイメージセンサーにおいて、出力端子の共通結線は長尺配線となる。
【０００４】
リニアイメージセンサーＩＣを出力端子の容量，抵抗成分が負荷となり、出力信号の低下が生ずる。この様な一次元イメージセンサーにおいては、アンプを内蔵することで出力信号の低下を抑えることができる。しかしながらＩＣを単一電源で駆動する場合、アンプの入力端子に結線される信号線はアンプの線形領域内になるよう、ある基準電圧値に受光素子をリセットしたり、共通信号線をリセットしたりしてオフセットを持たせ、入力電圧範囲を調整している。
【０００５】
しかしながら、この方式ではウェハ面内のプロセスばらつきによりＩＣ毎にオフセットした電圧がばらつき、単位ブロック毎にＩＣの出力電圧が異なり、出力電圧が段差状になるという課題があった。
【０００６】
図７は従来のイメージセンサを使用した回路例である。単位ブロック２５のイメージセンサＩＣが複数個接続されている。それぞれのクロック信号端子ＣＬＫは共通線１９に接続し、画像信号端子ＳＩＧはＣＬＫ共通線２０に接続し、ＳＩＧ共通線２０は外部画像出力端子ＳＩＧを介してイメージセンサのＧＮＤ電源基準で単電源で動作するオペアンプ２１の非反転入力端子に接続され、抵抗値Ｒ３の抵抗２２と抵抗値Ｒ４の抵抗２３の比で、画像信号ＳＩＧを非反転増幅しＶＯＵＴ端子より出力する。容量２４はＣＬＫ共通線１９とＳＩＧ共通線２０との寄生容量ＣＣＰＬである。
【０００７】
図８は図７に示すイメージセンサを使用した出力波形を表したものである。上記出力電圧の段差を避けるためＩＣ内部に増幅回路を内蔵しない構成とすると、信号出力時は高抵抗状態となるため、基板の配線レイアウトの影響を受けることになる。特にＣＬＫ制御信号線とＳＩＧ共通線間の寄生容量ＣＣＰＬが大きい場合は、画像信号端子ＳＩＧの電位ＶＳＩＧはＣＬＫ信号のアンダーシュートノイズの影響を受け、ＧＮＤ電圧の０Ｖ以下に振られることがある。
【０００８】
この状態でＧＮＤ電圧を共有の単一電源で駆動する外付けのアンプを使用した場合、上記電位ＶＳＩＧのアンダーシュートノイズは外付けのアンプの入力電圧範囲以下となり、その回路構成上、応答信号が遅延し、特に高速動作になるほど画像信号に影響をおよぼすという課題があった。
【０００９】
そこで、本発明は、従来のこのような問題点を解決するために、低コストで、ブロック毎の出力段差の小さいイメージセンサーを供給することと、高速動作で駆動し単電源で駆動する外付けアンプを使用する場合においても出力電圧の均一性を良くする事を目的とした。
【課題を解決するための手段】
【００１０】
そこで本発明においては、受光量に応じて出力信号を出力する複数の受光素子を構成した受光素子回路列と、前記出力信号を読み出す複数のスイッチ素子を構成したスイッチ素子回路列と、前記スイッチ素子を駆動して前記出力信号を読み出すとともに前記受光素子を初期状態に戻す制御回路と、前記読み出された出力信号を画像信号出力端子に伝達する第１の共通信号線と、前記第１の共通信号線に基準電圧を供給する基準電圧端子とからなるイメージセンサーにおいて、前記第１の共通信号線は第１のリセットスイッチを介して前記基準電圧端子に接続し、前記制御回路は、前記スイッチ素子を動作させて前記受光素子から出力信号を前記共通信号線に読み出し、次に、前記第１のリセットスイッチを動作させて前記第１の共通信号線に前記基準電圧端子から基準電圧を供給し前記受光素子を初期状態に戻すようにした。
【００１１】
これにより、寄生容量に起因するＣＬＫ信号のアンダーシュートノイズが発生し、画像信号がＧＮＤ電圧である０Ｖ以下になる場合であっても、単電源で駆動する外付けアンプの出力信号が遅延したり、波形の欠けが生ずることを防止することができる。
【００１２】
さらに、ＩＣにアンプを内蔵することを要しないために、ウェハ面内のプロセスばらつきによりＩＣ毎にオフセットした電圧がばらつき、単位ブロック毎にＩＣの出力
電圧が異なるという出力電圧の段差をなくすことが出来る。
【発明の効果】
【００１３】
以上説明したように、本発明は、ＩＣ内部に増幅アンプまたはバッファアンプを持たない複数のリニアイメージセンサーＩＣを直線状に配置実装して構成されるイメージセンサーにおいて、ＩＣ内部の受光素子を初期化するリセット電圧、および共通信号線または画像出力端子を初期化するリセット電圧をＩＣ内部で基準電圧回路を構成し、または外部より基準電圧を供給する事で長尺ＩＣ特有のＣＬＫ配線と画像信号ＳＩＧ線間の寄生容量により、ＣＬＫ信号のアンダーシュートノイズの影響を受け画像信号がＧＮＤ電圧の０Ｖ以下にならないよう設定できるために、単電源で駆動する外付けアンプを使用した場合に均一性の良い出力が得られるイメージセンサーを提供することが出来る。
【発明を実施するための最良の形態】
【００１４】
以下、本発明を図面を用いて説明する。
【実施例１】
【００１５】
図１は本発明の第１の実施形態におけるイメージセンサの全体回路図である。このイメージセンサは光電変換素子Ａ１，Ａ２・・・Ａｎの出力端子は読み出しスイッチング素子Ｓ１，Ｓ２・・・Ｓｎの入力端子にそれぞれ接続され、それぞれの読み出しスイッチング素子の制御端子は走査回路列１の出力端子Ｑ１，Ｑ２，・・・，Ｑｎに接続され、それぞれのスイッチング素子の出力端子は第１の共通信号線２に接続されている。
【００１６】
第１の共通信号線２はリセット及び制御回路３の第１の入力端子に接続され、リセット及び制御回路３の出力端子は第２の共通信号線４に接続され、第２の共通信号線４はチップセレクトスイッチ素子５の入力端子とクランプスイッチ素子７の出力端子に接続されている。チップセレクトスイッチ素子５の出力端子は画像信号出力端子６に接続されている。
【００１７】
リセット及び制御回路３の第２の入力端子とクランプスイッチ素子７の入力端子は互いに短絡し、リセット電位を与える基準電圧出力端子１０と抵抗８の第１の端子に接続され、抵抗８の第２の端子は基準電圧発生回路９の出力端子に接続されている。
【００１８】
図２は図１におけるタイムチャートである。φＣＬＫはクロックパルスを示し、φＳＩはスタート信号を示し、Ｑ１，Ｑ２，Ｑ３，・・・，Ｑｎはそれぞれの読み出しスイッチング素子を制御する信号を示しており、当然のことではあるが走査回路列はｎ個以上のフリップフロップで構成されたシフトレジスタで、読み出しスイッチング素子が１段ずつ順次導通するような走査信号を発生する。
【００１９】
φＳＯは次の単位ブロックのイメージセンサのスタート信号を示し、φＣＳはチップセレクトスイッチ素子の制御信号を示しており、スタート信号により選択されたイメージセンサのｎビットの画像信号を出力し終えるまでの期間に導通状態となる。全てはＨｉｇｈレベルで導通状態となり、ＬＯＷレベルで非導通状態となる。ＶＳＩＧは光電変換された画像信号出力である。ＶＲＥＦはイメージセンサの基準電圧発生回路で発生した基準電圧、または基準電圧端子ＶＲＥＦから外部より供給した基準電圧を示す。
【００２０】
このように各スイッチング素子が動作することで、例えば１番目の光電変換素子Ａ１で得られた画像信号は１番目のスイッチング素子Ｓ１が導通状態になると第１の共通信号線に読み出される。画像信号が十分に読み出された後、φＣＬＫのＨｉｇｈレベルの期間でリセットおよび制御回路３により、読み出しスイッチング素子Ｓ１を介して基準電圧ＶＲＥＦにリセットされる。さらに第２の共通信号線でクランプスイッチ素子７により、φＣＬＫのＨｉｇｈレベルの期間で基準電圧ＶＲＥＦにクランプされる。
【００２１】
この動作を順次繰り返し、複数の読み出しスイッチング素子が制御され、暗時出力を基準電圧ＶＲＥＦ基準とした画像信号が読み出されることで、ライン型イメージセンサの動作が得られる。
【実施例２】
【００２２】
図３は本発明の第２の実施形態におけるイメージセンサの全体回路図である。図１と同一素子は同一の符号を付した。このイメージセンサは光電変換素子Ａ１，Ａ２・・・Ａｎの出力端子は読み出しスイッチング素子Ｓ１，Ｓ２・・・Ｓｎの入力端子にそれぞれ接続され、それぞれの読み出しスイッチング素子の制御端子は走査回路列１の出力端子Ｑ１，Ｑ２，・・・，Ｑｎに接続され、それぞれのスイッチング素子の出力端子は第１の共通信号線２に接続されている。
【００２３】
第１の共通信号線２はリセット及び制御回路３の第１の入力端子に接続され、リセット及び制御回路３の出力端子は第２の共通信号線４に接続され、第２の共通信号線４はチップセレクトスイッチ素子５の入力端子と第１のクランプスイッチ素子７の出力端子に接続されている。チップセレクトスイッチ素子５の出力端子は画像信号出力端子６に接続されている。
【００２４】
リセット及び制御回路３の第２の入力端子と第１クランプスイッチ素子７の入力端子は互いに短絡し、リセット電位を与える基準電圧出力端子１０と抵抗８の第１の端子に接続され、抵抗８の第２の端子は基準電圧発生回路９の出力端子に接続されている。チップセレクトスイッチ素子５の出力端子は第２のクランプスイッチ素子１１に接続されている。
【００２５】
図４は図３におけるタイムチャートである。φＣＬＫはクロックパルスを示し、φＳＩはスタート信号を示し、Ｑ１，Ｑ２，Ｑ３，・・・，Ｑｎはそれぞれの読み出しスイッチング素子を制御する信号を示しており、当然のことではあるが走査回路列はｎ個以上のフリップフロップで構成されたシフトレジスタで、読み出しスイッチング素子が１段ずつ順次導通するような走査信号を発生する。
【００２６】
φＳＯは次のイメージセンサのスタート信号を示し、φＣＳはチップセレクトスイッチ素子の制御信号を示しており、スタート信号により選択されたイメージセンサのｎビットの画像信号を出力し終えるまでの期間に導通状態となる。全てはＨｉｇｈレベルで導通状態となり、ＬＯＷレベルで非導通状態となる。ＶＳＩＧは光電変換された画像信号出力である。ＶＲＥＦはイメージセンサの基準電圧発生回路で発生した基準電圧、または基準電圧端子ＶＲＥＦから外部より供給した基準電圧を示す。
【００２７】
このように各スイッチング素子が動作することで、例えば１番目の光電変換素子Ａ１で得られた画像信号は１番目のスイッチング素子Ｓ１が導通状態になると第１の共通信号線に読み出される。画像信号が十分に読み出された後、φＣＬＫのＨｉｇｈレベルの期間でリセットおよび制御回路３により、読み出しスイッチング素子Ｓ１を介して基準電圧ＶＲＥＦにリセットされる。さらに第２の共通信号線でクランプスイッチ素子７および１１により、φＣＬＫのＨｉｇｈレベルの期間で基準電圧ＶＲＥＦにクランプされる。これにより、チップセレクトスイッチ素子５と画像信号出力端子６間及びこれに接続する配線をも基準電圧ＶＲＥＦの定電位に設定することができる。
【００２８】
この動作を順次繰り返し、複数の読み出しスイッチング素子が制御され、暗時出力を基準電圧ＶＲＥＦ基準とした画像信号が読み出される。またｎビットの画像信号を出力し終えた帰線期間中も、画像信号出力端子はφＣＬＫのＨｉｇｈレベルの期間で基準電圧ＶＲＥＦにクランプされることで、ライン型イメージセンサの動作が得られる。
【００２９】
図５は本発明のイメージセンサーを使用した回路例である。本発明のイメージセンサＩＣを単位ブロックとして示した。便宜上ＳＩＧ出力端子及びＲＥＦ出力端子以外の電源を含めた入出力端子については省略した。単位ブロックのイメージセンサＩＣが複数個接続されている。
【００３０】
それぞれの基準電圧端子ＶＲＥＦは共通線１１に接続し、共通線１１はコンデンサ１２の第１の端子と外部端子ＲＥＦに接続され、コンデンサ１２の第２の端子はＧＮＤに接続されている。コンデンサ１２を接続することで、それぞれのイメージセンサの内部で発生した基準電圧端子ＶＲＥＦの基準電圧を平均化した電圧を帰還することが出来る。また外部端子ＲＥＦはそれぞれのイメージセンサの基準電圧端子ＶＲＥＦに外部電源１３より電圧供給することも出来る。
【００３１】
それぞれの画像信号端子ＳＩＧは共通線１４に接続し、共通線１４は外部画像出力端子ＳＩＧを介してオペアンプ１５の非反転入力端子に接続されている。
【００３２】
オペアンプ１５はイメージセンサと共通のＧＮＤ電源基準で単電源で動作するオペアンプである。オペアンプ１５の反転入力端子には抵抗値Ｒ１の抵抗１６の第一の端子と抵抗値Ｒ２の抵抗１７の第一の端子が接続され、抵抗１６の第二の端子はオペアンプ用基準電圧源１８に接続されており、オペアンプ用基準電圧源１８はＶＡＲ
ＥＦの電圧が与えられている。抵抗１７の第２の端子はオペアンプ１５の出力端子ＯＵＴに接続されている。
【００３３】
このように（Ｒ１＋Ｒ２）／Ｒ１倍の非反転増幅で画像信号を増幅し、オペアンプ１５のオフセット電圧はＶＡＲＥＦ×（Ｒ１＋Ｒ２）／Ｒ１倍で補正することで出力端子ＯＵＴより出力するイメージセンサとした。
【図面の簡単な説明】
【００３４】
【図１】本発明の第１の実施形態におけるイメージセンサの全体回路図である。
【図２】図１におけるタイムチャートである。
【図３】本発明の第２の実施形態におけるイメージセンサの全体回路図である。
【図４】図３におけるタイムチャートである。
【図５】本発明のイメージセンサーを使用した回路例である。
【図６】従来のイメージセンサーの回路図である。
【図７】従来のイメージセンサを使用した回路例である。
【図８】図７のイメージセンサを使用した出力波形を表したものである。
【符号の説明】
【００３５】
Ａ１〜Ａｎ  光電変換素子
Ｓ１〜Ｓｎ  読み出しスイッチング素子
１  走査回路列
２、４  共通信号線
３  リセット及び制御回路
５  チップセレクトスイッチ素子
６  画像信号出力端子
７  クランプスイッチ素子
８  抵抗
９  基準電圧発生回路
１０  基準電圧出力端子
１１  第２のクランプスイッチ素子
１２  コンデンサ
１３  外部電源
１５  オペアンプ
１６  抵抗値Ｒ１の抵抗
１７  抵抗値Ｒ２の抵抗
１８  オペアンプ用基準電圧源
２０  ＣＬＫ共通線
２１  オペアンプ
２２、２３  抵抗
２４  容量
２５  単位ブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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