(57)【要約】【課題】  クロックパルスの供給ラインの占める回路面積を削減しつつ、クロックパルス生成のための処理負担を低減することができるシフトレジスタ回路及びその駆動制御方法を提供する。【解決手段】  シフトレジスタ回路は、順次直列に接続された複数段の信号保持ブロックＲＳＡ（ｋ）を備え、各段の信号保持ブロックＲＳＡ（ｋ）の出力信号が、外部出力信号ＧＳ（ｋ）として取り出されるとともに、次段の信号保持ブロックＲＳＡ(k+1)にシフト信号ＳＦ（ｋ）として供給されるように構成されている。また、各信号保持ブロックＲＳＡ（ｋ）には、当該順列番号ｋに応じて、３相のクロックパルスＣＫ１、ＣＫ２、ＣＫ３から、異なる位相を有する２つのクロックパルスが選択的に設定される。【選択図】  図１
2005251348.tif 000002
【特許請求の範囲】
【請求項１】
直列に接続された複数段の信号保持手段を備え、各段の前記信号保持手段に順次入力される入力信号に基づいて、前記信号保持手段の各々から出力信号を、順次出力するシフトレジスタ回路において、
前記信号保持手段の各々は、少なくとも、
第１の動作タイミングで前記入力信号を取り込む入力制御部と、
前記第１の動作タイミングで取り込まれた前記入力信号の信号レベルに基づいて、第２の動作タイミングで第１の信号レベルを有する前記出力信号を出力する出力制御部と、
第３の動作タイミングで前記出力制御部から第２の信号レベルに確定された前記出力信号を出力する信号レベル確定部と、
を備え、
前記第２の動作タイミングは、相互に位相が異なる３相の駆動パルスから選択された第１の制御クロックにより設定され、
前記第３の動作タイミングは、前記３相の駆動パルスから選択された第２の制御クロックにより設定され、
前記第１及び第２の制御クロックは、相互に異なる位相を有し、かつ、前記信号保持手段の順列番号ごとに位相が異なるように設定されていることを特徴とするシフトレジスタ回路。
【請求項２】
前記３相の駆動パルスは、相互に１２０度の位相差を有するように設定されていることを特徴とする請求項１記載のシフトレジスタ回路。
【請求項３】
直列に接続された複数段の信号保持手段を備え、各段の前記信号保持手段に順次入力される入力信号に基づいて、前記信号保持手段の各々から出力信号を、順次出力するシフトレジスタ回路において、
前記信号保持手段の各々は、少なくとも、
第１の動作タイミングで前記入力信号を取り込む入力制御部と、
前記第１の動作タイミングで取り込まれた前記入力信号の信号レベルに基づいて、第２の動作タイミングで第１の信号レベルを有する前記出力信号を出力する出力制御部と、
第３の動作タイミングで前記出力制御部から第２の信号レベルに確定された前記出力信号を出力する信号レベル確定部と、
を備え、
前記第２の動作タイミングは、相互に位相が異なる２相の駆動パルスから選択された第１の制御クロックにより設定され、
前記第３の動作タイミングは、次段の前記信号保持手段から出力される前記出力信号からなる第２の制御クロックにより設定され、
前記第１及び第２の制御クロックは、相互に異なる位相を有し、かつ、前記第１の制御クロックは、前記信号保持手段の順列番号ごとに位相が異なるように設定されていることを特徴とするシフトレジスタ回路。
【請求項４】
前記２相の駆動パルスは、相互に１８０度の位相差を有するように設定されていることを特徴とする請求項３記載のシフトレジスタ回路。
【請求項５】
前記入力制御部は、少なくとも、電流路の一端側及び制御端子に前記入力信号が供給されるとともに、他端側に前記出力制御部の動作状態を制御する第１の制御接点が接続された第１のスイッチ手段を備え、
前記出力制御部は、少なくとも、電流路の一端側に前記第１の制御クロックが供給されるとともに、他端側に前記出力信号の出力接点が接続され、制御端子に前記第１の制御接点が接続された第２のスイッチ手段を備え、
前記信号レベル確定部は、少なくとも、電流路の一端側に所定の電源電圧が接続されるとともに、他端側に前記出力信号の出力接点が接続され、制御端子に第２の制御接点が接続された第３のスイッチ手段と、電流路の一端側及び制御端子に前記第２の制御クロックが供給されるとともに、前記第２の制御接点に接続された第４のスイッチ手段と、電流路の一端側に前記電源電圧が接続されるとともに、他端側に前記第１の制御接点が接続され、制御端子に第２の制御接点が接続された第５のスイッチ手段と、を備えることを特徴とする請求項１乃至４のいずれかに記載のシフトレジスタ回路。
【請求項６】
前記信号レベル確定部は、前記第３乃至第５のスイッチ手段に加え、さらに、電流路の一端側に前記電源電圧が接続されるとともに、他端側に前記第２の制御接点が接続され、制御端子に前記入力信号が供給される第６のスイッチ手段を備えていることを特徴とする請求項５記載のシフトレジスタ回路。
【請求項７】
前記信号レベル確定部は、前記第２の動作タイミングで前記第３のスイッチ手段を非導通状態に保持するように、前記第２の制御接点の信号レベルを前記電源電圧に基づく信号レベルに確定する電圧制御手段を備えていることを特徴とする請求項５又は６記載のシフトレジスタ回路。
【請求項８】
前記電圧制御手段は、前記第２の接続接点と前記電源電圧との間に接続された容量素子であることを特徴とする請求項７記載のシフトレジスタ回路。
【請求項９】
前記電圧制御手段は、電流路の一端側に前記第２の接続接点が接続されるとともに、他端側に前記電源電圧が接続され、制御端子に前記出力接点が接続された第７のスイッチ手段であることを特徴とする請求項７記載のシフトレジスタ回路。
【請求項１０】
少なくとも、前記第１乃至第７のスイッチ手段は、ｎチャネル型の電界効果型トランジスタであることを特徴とする請求項５乃至９のいずれかに記載のシフトレジスタ回路。
【請求項１１】
少なくとも、前記第１乃至第７のスイッチ手段は、アモルファスシリコン半導体を用いた薄膜トランジスタであることを特徴とする請求項１０記載のシフトレジスタ回路。
【請求項１２】
前記複数段の信号保持手段は、初段の前記信号保持手段に入力された前記入力信号の信号レベルに基づいて、各段の前記信号保持手段から前記出力信号を取り出すとともに、前記出力信号をシフト信号として、順次次段の前記信号保持手段に出力することを特徴とする請求項１乃至１１のいずれかに記載のシフトレジスタ回路。
【請求項１３】
直列に接続された複数段の信号保持手段を備え、各段の前記信号保持手段に順次入力される入力信号に基づいて、前記信号保持手段の各々から出力信号を、順次出力するシフトレジスタ回路の駆動制御方法において、
第１の動作タイミングで前記入力信号を取り込むステップと、
相互に位相が異なる３相の駆動パルスから選択された第１の制御クロックにより設定された第２の動作タイミングで、前記第１の動作タイミングで取り込まれた前記入力信号の信号レベルに基づいて、第１の信号レベルを有する前記出力信号を出力するステップと、
前記３相の駆動パルスから選択され、前記第１の制御クロックとは異なる位相を有する第２の制御クロックにより設定された第３の動作タイミングで、前記出力制御部から第２の信号レベルに確定された前記出力信号を出力するステップと、
前記第１の制御クロック及び前記第２の制御クロックの位相を、前記信号保持手段の順列番号ごとに変化させるステップと、
を含むことを特徴とするシフトレジスタ回路の駆動制御方法。
【請求項１４】
直列に接続された複数段の信号保持手段を備え、各段の前記信号保持手段に順次入力される入力信号に基づいて、前記信号保持手段の各々から出力信号を、順次出力するシフトレジスタ回路の駆動制御方法において、
第１の動作タイミングで前記入力信号を取り込むステップと、
相互に位相が異なる２相の駆動パルスから選択された第１の制御クロックにより設定された第２の動作タイミングで、前記第１の動作タイミングで取り込まれた前記入力信号の信号レベルに基づいて、第１の信号レベルを有する前記出力信号を出力するステップと、
次段の前記信号保持手段から出力される前記出力信号からなる第２の制御クロックにより設定された第３の動作タイミングで、前記出力制御部から第２の信号レベルに確定された前記出力信号を出力するステップと、
前記第１の制御クロックの位相を、前記信号保持手段の順列番号ごとに変化させるステップと、
を含むことを特徴とするシフトレジスタ回路の駆動制御方法。
【請求項１５】
前記信号保持手段の各々は、少なくとも、電流路の一端側及び制御端子に前記入力信号が供給されるとともに、他端側に第１の制御接点が接続された第１のスイッチ手段と、電流路の一端側に前記第１の制御クロックが供給されるとともに、他端側に前記出力信号の出力接点が接続され、制御端子に前記第１の制御接点が接続された第２のスイッチ手段と、電流路の一端側に所定の電源電圧が接続されるとともに、他端側に前記出力信号の出力接点が接続され、制御端子に第２の制御接点が接続された第３のスイッチ手段と、電流路の一端側及び制御端子に前記第２の制御クロックが供給されるとともに、前記第２の制御接点に接続された第４のスイッチ手段と、電流路の一端側に前記電源電圧が接続されるとともに、他端側に前記第１の制御接点が接続され、制御端子に第２の制御接点が接続された第５のスイッチ手段と、を備え、
前記第１の信号レベルを有する前記出力信号を出力するステップは、前記第３のスイッチ手段を非導通状態に保持するように、前記第２の制御接点の信号レベルを前記電源電圧に基づく信号レベルに確定するステップを含むことを特徴とする請求項１３又は１４記載のシフトレジスタ回路の駆動制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シフトレジスタ回路及びその駆動制御方法に関し、特に、表示装置又は画像読取装置に適用して良好なシフトレジスタ回路及びその駆動制御方法に関する。
【背景技術】
【０００２】
近年、コンピュータや携帯電話、携帯情報端末等の情報機器や、デジタルビデオカメラやデジタルスチルカメラ、スキャナ等の撮像機器の普及が著しい。このような機器においては、液晶表示装置（Liquid Crystal Display；ＬＣＤ）等の表示手段や、フォトセンサアレイ等の画像読取手段又は撮像手段が多用されるようになっている。
【０００３】
例えば、アクティブマトリクス駆動方式の液晶表示装置においては、薄膜トランジスタからなる画素トランジスタを備えた表示画素（液晶画素）がマトリクス状に配列され、各表示画素を行方向に接続する走査ラインと列方向に接続するデータラインとを備えた表示パネルに対して、走査ドライバにより各走査ラインを順次選択状態とし、データドライバにより各データラインに所定の信号電圧を印加して、選択状態にある表示画素に対して画像情報に応じた信号電圧を印加することにより、各表示画素における液晶の配向状態を制御して所望の画像情報を表示するように構成されている。ここで、走査ドライバには、各走査ラインを順次選択状態に設定するための走査信号を生成、出力する構成としてシフトレジスタ回路が設けられている。
【０００４】
また、フォトセンサ（読取画素）をマトリクス状に配列して構成されたフォトセンサアレイを備えた画像読取装置においても、フォトセンサのリセット動作や画像読取動作の際に、各行のフォトセンサを順次駆動状態にするための走査ドライバが備えられており、上記液晶表示装置における場合と同様に、駆動信号を生成、出力するシフトレジスタ回路が設けられている。
【０００５】
図１７は、従来技術におけるシフトレジスタ回路の一例を示す回路構成図である。
従来技術におけるシフトレジスタ回路は、概略、図１７に示すように、複数段の回路ブロックＳＢＰ１、ＳＢＰ２、ＳＢＰ３、・・・（以下、「回路ブロックＳＢＰｓ」と記す；ｓは任意の正の整数）が直列に接続され、各段の回路ブロックＳＢＰｓからのシフト信号ＳＦＰ１、ＳＦＰ２、ＳＦＰ３、・・・（以下、「シフト信号ＳＦＰｓ」と記す）が順次、次段の回路ブロックＳＢＰ(s+1)の入力信号として入力されるとともに、該シフト信号ＳＦＰｓが外部出力信号Ｐout1、Ｐout2、Ｐout3、・・・（以下、「外部出力信号Ｐouts」と記す）)としてシフトレジスタ回路外部に順次出力されるように構成されている。
【０００６】
上述した各回路ブロックＳＢＰｓ（便宜的に、回路ブロックＳＢＰ１について説明する）は、例えば、図１７に示すように、ゲート端子及びソース端子にスタートパルスＶＰst（又は、前段の回路ブロックＳＢＰ(s-1)のシフト信号ＳＦＰ(s-1)）が印加され、ドレイン端子に接点ＮＰＡが接続された電界効果型のトランジスタＴＰ１１と、ゲート端子に接点ＮＰＡが接続され、ソース端子にクロックパルスＣＫＰｆ（ｆは、回路ブロックの順列番号（段番号）“ｓ”を４で除算した余りｘが１〜３の場合には、当該余りｘの数に応じた数値（ｆ＝１〜３）であり、余りｘが０の場合には、ｆ＝４とする）の供給ラインが接続され、ドレイン端子に接点ＮＰＣが接続された電界効果型のトランジスタＴＰ１２と、ゲート端子に接点ＮＰＢが接続され、ソース端子及びドレイン端子に接点ＮＰＣ及び所定の低電位電圧（例えば、接地電圧）Ｖssが各々接続された電界効果型のトランジスタＴＰ１３と、ゲート端子及びソース端子にクロックパルスＣＫＰｇ（ｇは、回路ブロックの順列番号（段番号）“ｓ”に２を加算した数（ｓ＋２）を４で除算した余りｙが１〜３の場合には、当該余りｙの数に応じた数値（ｇ＝１〜３）であり、余りｙが０の場合には、ｇ＝４とする）の供給ラインが接続され、ドレイン端子に接点ＮＰＢが接続された電界効果型のトランジスタＴＰ１４と、ゲート端子にスタートパルスＶＰstが印加され、ソース端子及びドレイン端子に接点ＮＰＢ及び低電位電圧Ｖssが各々接続された電界効果型のトランジスタＴＰ１５と、ゲート端子に接点ＮＰＢが接続され、ソース端子及びドレイン端子に接点ＮＰＡ及び低電位電圧Ｖssが各々接続された電界効果型のトランジスタＴＰ１６と、を有して構成されている。
【０００７】
ここで、接点ＮＰＣにおける信号レベルが、各回路ブロックＳＢＰｓにおけるシフト信号ＳＦＰｓとして、次段の回路ブロックＳＢＰ(s+1)に入力されるとともに、外部出力信号Ｐoutsとして取り出される。また、クロックパルスＣＫＰｆ及びＣＫＰｇは、４相（種類）のクロックパルスＣＫＰ１〜ＣＫＰ４から、上記順列番号（段番号）ｓに基づいて、選択的に設定される。
なお、各回路ブロックＳＢＰｓを構成する上記電界効果型のトランジスタＴＰ１１〜ＴＰ１６は、いずれもｐチャネル型のポリシリコンからなる半導体層を用いた薄膜トランジスタ（ポリシリコン薄膜トランジスタ）が適用されている。なお、このような回路構成を有するシフトレジスタ回路については、例えば、非特許文献１等に詳しく記載されている。
【０００８】
そして、このようなシフトレジスタ回路を、表示装置や画像読取装置の走査ドライバに適用することにより、例えば、表示パネルに配列された表示画素や、フォトセンサアレイに配列されたフォトセンサを、各段の回路ブロックから出力される外部出力信号（走査信号や選択信号に相当する）に応じて、行ごとに順次選択状態に設定して、表示動作や画像読取動作を実行する線順次選択動作が行われる。
【０００９】
【非特許文献１】Yong-Min HA， ”P-type Technology for Large Size Low Temperature Poly-Si TFT-LCDs” SID 00 DIGEST、pp.1116-1119，2000．
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述したようなシフトレジスタ回路においては、以下に示すような課題を有していた。
すなわち、図１７に示したシフトレジスタ回路においては、位相が異なる４相のクロックパルスＣＫＮ１〜ＣＫＮ４を供給し、各回路ブロックＳＢＰｓに所定のタイミングでクロックパルスＣＫＰｆ、ＣＫＰｇとして印加することにより、各段の回路ブロックＳＢＰｓからシフト信号ＳＦＮｓ及び外部出力信号ＯＵＴｓを順次出力する制御方法を適用しているため、クロックパルスを供給するための信号ライン（供給ライン）の本数が多く、供給ラインの取り回しによりシフトレジスタ回路の回路規模が大きくなるという問題を有している。
また、シフトレジスタ回路の制御動作に必要とするクロックパルスの相数が多いため、これらのクロックパルスを生成、供給制御するための外部制御回路における処理負担も大きくなるという問題も有している。
【００１１】
そこで、本発明は、上記問題点に鑑み、クロックパルスの相数を少なくして、該クロックパルスの供給ラインの占める回路面積を削減しつつ、クロックパルス生成制御のための外部制御回路の処理負担を低減することができるシフトレジスタ回路及びその駆動制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
請求項１記載の発明は、直列に接続された複数段の信号保持手段を備え、各段の前記信号保持手段に順次入力される入力信号に基づいて、前記信号保持手段の各々から出力信号を、順次出力するシフトレジスタ回路において、前記信号保持手段の各々は、少なくとも、第１の動作タイミングで前記入力信号を取り込む入力制御部と、前記第１の動作タイミングで取り込まれた前記入力信号の信号レベルに基づいて、第２の動作タイミングで第１の信号レベルを有する前記出力信号を出力する出力制御部と、第３の動作タイミングで前記出力制御部から第２の信号レベルに確定された前記出力信号を出力する信号レベル確定部と、を備え、前記第２の動作タイミングは、相互に位相が異なる３相の駆動パルスから選択された第１の制御クロックにより設定され、前記第３の動作タイミングは、前記３相の駆動パルスから選択された第２の制御クロックにより設定され、前記第１及び第２の制御クロックは、相互に異なる位相を有し、かつ、前記信号保持手段の順列番号ごとに位相が異なるように設定されていることを特徴とする。
請求項２記載の発明は、請求項１記載のシフトレジスタ回路において、前記３相の駆動パルスは、相互に１２０度の位相差を有するように設定されていることを特徴とする。
【００１３】
請求項３記載の発明は、直列に接続された複数段の信号保持手段を備え、各段の前記信号保持手段に順次入力される入力信号に基づいて、前記信号保持手段の各々から出力信号を、順次出力するシフトレジスタ回路において、前記信号保持手段の各々は、少なくとも、第１の動作タイミングで前記入力信号を取り込む入力制御部と、前記第１の動作タイミングで取り込まれた前記入力信号の信号レベルに基づいて、第２の動作タイミングで第１の信号レベルを有する前記出力信号を出力する出力制御部と、第３の動作タイミングで前記出力制御部から第２の信号レベルに確定された前記出力信号を出力する信号レベル確定部と、を備え、前記第２の動作タイミングは、相互に位相が異なる２相の駆動パルスから選択された第１の制御クロックにより設定され、前記第３の動作タイミングは、次段の前記信号保持手段から出力される前記出力信号からなる第２の制御クロックにより設定され、前記第１及び第２の制御クロックは、相互に異なる位相を有し、かつ、前記第１の制御クロックは、前記信号保持手段の順列番号ごとに位相が異なるように設定されていることを特徴とする。
請求項４記載の発明は、請求項３記載のシフトレジスタ回路において、前記２相の駆動パルスは、相互に１８０度の位相差を有するように設定されていることを特徴とする。
【００１４】
請求項５記載の発明は、請求項１乃至４のいずれかに記載のシフトレジスタ回路において、前記入力制御部は、少なくとも、電流路の一端側及び制御端子に前記入力信号が供給されるとともに、他端側に前記出力制御部の動作状態を制御する第１の制御接点が接続された第１のスイッチ手段を備え、前記出力制御部は、少なくとも、電流路の一端側に前記第１の制御クロックが供給されるとともに、他端側に前記出力信号の出力接点が接続され、制御端子に前記第１の制御接点が接続された第２のスイッチ手段を備え、前記信号レベル確定部は、少なくとも、電流路の一端側に所定の電源電圧が接続されるとともに、他端側に前記出力信号の出力接点が接続され、制御端子に第２の制御接点が接続された第３のスイッチ手段と、電流路の一端側及び制御端子に前記第２の制御クロックが供給されるとともに、前記第２の制御接点に接続された第４のスイッチ手段と、電流路の一端側に前記電源電圧が接続されるとともに、他端側に前記第１の制御接点が接続され、制御端子に第２の制御接点が接続された第５のスイッチ手段と、を備えることを特徴とする。
【００１５】
請求項６記載の発明は、請求項５記載のシフトレジスタ回路において、前記信号レベル確定部は、前記第３乃至第５のスイッチ手段に加え、さらに、電流路の一端側に前記電源電圧が接続されるとともに、他端側に前記第２の制御接点が接続され、制御端子に前記入力信号が供給される第６のスイッチ手段を備えていることを特徴とする。
請求項７記載の発明は、請求項５又は６記載のシフトレジスタ回路において、前記信号レベル確定部は、前記第２の動作タイミングで前記第３のスイッチ手段を非導通状態に保持するように、前記第２の制御接点の信号レベルを前記電源電圧に基づく信号レベルに確定する電圧制御手段を備えていることを特徴とする。
【００１６】
請求項８記載の発明は、請求項７記載のシフトレジスタ回路において、前記電圧制御手段は、前記第２の接続接点と前記電源電圧との間に接続された容量素子であることを特徴とする。
請求項９記載の発明は、請求項７記載のシフトレジスタ回路において、前記電圧制御手段は、電流路の一端側に前記第２の接続接点が接続されるとともに、他端側に前記電源電圧が接続され、制御端子に前記出力接点が接続された第７のスイッチ手段であることを特徴とする。
【００１７】
請求項１０記載の発明は、請求項５乃至９のいずれかに記載のシフトレジスタ回路において、少なくとも、前記第１乃至第７のスイッチ手段は、ｎチャネル型の電界効果型トランジスタであることを特徴とする。
請求項１１記載の発明は、請求項１０記載のシフトレジスタ回路において、少なくとも、前記第１乃至第７のスイッチ手段は、アモルファスシリコン半導体を用いた薄膜トランジスタであることを特徴とする。
【００１８】
請求項１２記載の発明は、請求項１乃至１１のいずれかに記載のシフトレジスタ回路において、前記複数段の信号保持手段は、初段の前記信号保持手段に入力された前記入力信号の信号レベルに基づいて、各段の前記信号保持手段から前記出力信号を取り出すとともに、前記出力信号をシフト信号として、順次次段の前記信号保持手段に出力することを特徴とする。
【００１９】
請求項１３記載の発明は、直列に接続された複数段の信号保持手段を備え、各段の前記信号保持手段に順次入力される入力信号に基づいて、前記信号保持手段の各々から出力信号を、順次出力するシフトレジスタ回路の駆動制御方法において、第１の動作タイミングで前記入力信号を取り込むステップと、相互に位相が異なる３相の駆動パルスから選択された第１の制御クロックにより設定された第２の動作タイミングで、前記第１の動作タイミングで取り込まれた前記入力信号の信号レベルに基づいて、第１の信号レベルを有する前記出力信号を出力するステップと、前記３相の駆動パルスから選択され、前記第１の制御クロックとは異なる位相を有する第２の制御クロックにより設定された第３の動作タイミングで、前記出力制御部から第２の信号レベルに確定された前記出力信号を出力するステップと、前記第１の制御クロック及び前記第２の制御クロックの位相を、前記信号保持手段の順列番号ごとに変化させるステップと、を含むことを特徴とする。
【００２０】
請求項１４記載の発明は、直列に接続された複数段の信号保持手段を備え、各段の前記信号保持手段に順次入力される入力信号に基づいて、前記信号保持手段の各々から出力信号を、順次出力するシフトレジスタ回路の駆動制御方法において、第１の動作タイミングで前記入力信号を取り込むステップと、相互に位相が異なる２相の駆動パルスから選択された第１の制御クロックにより設定された第２の動作タイミングで、前記第１の動作タイミングで取り込まれた前記入力信号の信号レベルに基づいて、第１の信号レベルを有する前記出力信号を出力するステップと、次段の前記信号保持手段から出力される前記出力信号からなる第２の制御クロックにより設定された第３の動作タイミングで、前記出力制御部から第２の信号レベルに確定された前記出力信号を出力するステップと、前記第１の制御クロックの位相を、前記信号保持手段の順列番号ごとに変化させるステップと、を含むことを特徴とする。
【００２１】
請求項１５記載の発明は、請求項１３又は１４記載のシフトレジスタ回路の駆動制御方法において、前記信号保持手段の各々は、少なくとも、電流路の一端側及び制御端子に前記入力信号が供給されるとともに、他端側に第１の制御接点が接続された第１のスイッチ手段と、電流路の一端側に前記第１の制御クロックが供給されるとともに、他端側に前記出力信号の出力接点が接続され、制御端子に前記第１の制御接点が接続された第２のスイッチ手段と、電流路の一端側に所定の電源電圧が接続されるとともに、他端側に前記出力信号の出力接点が接続され、制御端子に第２の制御接点が接続された第３のスイッチ手段と、電流路の一端側及び制御端子に前記第２の制御クロックが供給されるとともに、前記第２の制御接点に接続された第４のスイッチ手段と、電流路の一端側に前記電源電圧が接続されるとともに、他端側に前記第１の制御接点が接続され、制御端子に第２の制御接点が接続された第５のスイッチ手段と、を備え、前記第１の信号レベルを有する前記出力信号を出力するステップは、前記第３のスイッチ手段を非導通状態に保持するように、前記第２の制御接点の信号レベルを前記電源電圧に基づく信号レベルに確定するステップを含むことを特徴とする。
【発明の効果】
【００２２】
本発明に係るシフトレジスタ回路及びその駆動制御方法は、表示装置や画像読取装置の走査ドライバに適用が可能であって、入力信号を順次次段にシフトしつつ、各段ごとに外部出力信号（出力信号）を順次出力する複数段の信号保持ブロック（信号保持手段）を備えたシフトレジスタ回路において、各段の信号保持ブロックには、相互に１２０度の位相差を有する３相の駆動パルスから選択された第１及び第２の制御クロック（クロックパルス）、もしくは、相互に１８０度の位相差を有する２相の駆動パルスから選択された第１の制御クロック及び次段の前記信号保持ブロックから出力される出力信号からなる第２の制御クロックが供給され、入力制御部により、第１の動作タイミングで入力信号を取り込み、出力制御部により、第１の制御クロックにより規定される第２の動作タイミングでハイレベル（第１の信号レベル）の出力信号を出力し、信号レベル確定部により、第２の制御クロックにより規定される第３の動作タイミングでローレベル（第２の信号レベル）に確定された出力信号を出力するように構成されている。
【００２３】
ここで、上記入力制御部、出力制御部及び信号レベル確定部は、いずれも同一チャネル極性を有する電界効果型の薄膜トランジスタ（第１乃至第６のスイッチ手段）により構成することができ、特に、入力制御部は、少なくとも、出力制御部の動作状態を制御する第１の制御接点に入力信号を取り込む第１のスイッチ手段を備え、出力制御部は、少なくとも、第１の制御接点の信号レベルに基づいて、第１の制御クロックの信号レベルに基づく出力信号を出力する第２のスイッチ手段を備え、信号レベル確定部は、少なくとも、出力制御部の動作状態を制御する第２の制御接点に第２の制御クロックに基づく信号レベルを取り込む第４のスイッチ手段と、入力信号の信号レベルに基づいて、第２の制御接点に所定の電源電圧（低電位電圧）に基づく信号レベルを取り込む第６のスイッチ手段と、第２の制御接点の信号レベルに基づいて、所定の電源電圧（低電位電圧）に基づく出力信号を出力する第３のスイッチ手段と、第２の制御接点の信号レベルに基づいて、第１の制御接点に所定の電源電圧（低電位電圧）に基づく信号レベルを取り込む第５のスイッチ手段と、を備えた構成を適用することができる。
【００２４】
これにより、各信号保持ブロックに周知の回路構成を適用しつつ、３相のクロックパルス、もしくは、２相のクロックパルスを供給（印加）するのみで、第１の制御クロックの信号レベル（例えば、ハイレベル）に基づく出力信号を出力するタイミングに先立って、第１の制御接点を入力信号に基づく信号レベル（例えば、ハイレベル）、第２の制御接点を電源電圧に基づく信号レベル（例えば、ローレベル）に確定して、出力制御部に設けられた第２のスイッチ手段（トランジスタ）の制御端子と出力端子間（ゲート−ソース端子間）の電位差を充電保持し、第１の制御クロックの印加タイミングで、上記第２のスイッチ手段を飽和状態でオン動作させて、出力接点に該第１の制御クロックに基づく信号レベル（ハイレベル）を有する出力信号を出力し、第２の制御クロックの印加タイミングで、第３のスイッチ手段をオン動作させて、出力接点に電源電圧に基づく信号レベル（ローレベル）を有する出力信号を出力するように駆動制御することができるので、クロックパルス（駆動パルス）を供給するための信号ライン（供給ライン）の本数を削減して、シフトレジスタ回路の回路規模を縮小しつつ、クロックパルス生成制御のための外部制御回路の処理負担を低減することができる。
【００２５】
また、シフトレジスタ回路の駆動制御動作のために供給（印加）される駆動パルスとして３相のクロックパルスを適用した場合にあっては、動作期間中に各接続接点がフローティング状態となる期間を短く設定することができるので、シフトレジスタ回路（信号保持ブロック）を、例えば、アモルファスシリコン薄膜トランジスタにより構成した場合であっても、当該トランジスタの寄生容量や他の信号レベルの影響を抑制して、十分な駆動能力を有しつつ安定した動作を実現することができ、適切な信号レベルを有する出力信号を出力することができる。
【００２６】
また、信号レベル確定部は、第１の制御クロックの信号レベル（例えば、ハイレベル）に基づく出力信号が出力される第２の動作タイミングで、第３のスイッチ手段を確定的にオフ動作させるように、例えば、一端側が第２の制御接点に、他端側が電源電圧（ローレベル）に接続された容量素子や第７のスイッチ手段からなる電圧制御手段を備えた構成を有するものであってもよい。
これによれば、第２の動作タイミングにおいて、第３のスイッチ手段の制御端子に電源電圧に基づく所定の信号レベルを印加することができるので、第３のスイッチ手段を確定的にオフ動作させることができ、出力信号の信号レベルの劣化を抑制することができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明に係るシフトレジスタ回路及びその駆動制御方法について、実施の形態を示して詳しく説明する。
＜第１の実施形態＞
（回路構成）
まず、本発明に係るシフトレジスタ回路の全体構成について、図面を参照して説明する。
図１は、本発明に係るシフトレジスタ回路の第１の実施形態を示す概略構成図である。ここで、上述した従来技術に示したシフトレジスタ回路と同等の構成については、同等又は同一の符号を付して説明する。
【００２８】
図１に示すように、本実施形態に係るシフトレジスタ回路は、周知のフリップフロップ回路と同等の信号保持機能を有する複数段の信号保持ブロック（信号保持手段）ＲＳＡ（１）、ＲＳＡ（２）、ＲＳＡ（３）、・・・（以下、「信号保持ブロックＲＳＡ（ｋ）」と記す；ｋは任意の正の整数）を備え、各段の信号保持ブロックＲＳＡ（ｋ）の入力端子（入力接点）と出力端子（出力接点）が順次直列に接続された構成を有し、各段の信号保持ブロックＲＳＡ（ｋ）の出力信号が、シフト信号ＳＦ（１）、ＳＦ（２）、ＳＦ（３）、・・・（以下、「シフト信号ＳＦ（ｋ）」と記す）として順次、次段の信号保持ブロックＲＳＡ（ｋ＋１）の入力信号として入力されるとともに、該シフト信号ＳＦ（ｋ）が外部出力信号（出力信号）ＧＳ（１）、ＧＳ（２）、ＧＳ（３）、・・・（以下、「外部出力信号ＧＳ（ｋ）」と記す）としてシフトレジスタ回路外部に順次出力されるように構成されている。
【００２９】
各信号保持ブロックＲＳＡ（ｋ）（便宜的に、信号保持ブロックＲＳＡ（１）を参照して説明する）は、具体的には、図１に示すように、ゲート端子及びドレイン端子に前段の信号保持ブロックＲＳＡ(k-1)のシフト信号ＳＦ(k-1)（又は、スタートパルスＶst）が印加され、ソース端子に接点（第１の制御接点）ＮＡが接続された電界効果型のトランジスタ（第１のスイッチ手段）Ｔｒ１１と、ゲート端子に接点ＮＡが接続され、ドレイン端子にクロックパルスＣＫ１（ＣＫｄ；ｄは、信号保持ブロックの順列番号（段番号）“ｋ”を３で除算した余りｑが１又は２の場合には、当該余りｑの数に応じた数値（ｄ＝１、２）であり、余りｑが０の場合には、ｄ＝３とする）の供給ラインが接続され、ソース端子に接点（出力接点）ＮＣが各々接続された電界効果型のトランジスタ（第２のスイッチ手段）Ｔｒ１２と、ゲート端子に接点（第２の制御接点）ＮＢが接続され、ドレイン端子及びソース端子に接点ＮＣ及び所定の低電位電圧（電源電圧）Ｖssが各々接続された電界効果型のトランジスタ（第３のスイッチ手段）Ｔｒ１３と、ゲート端子及びドレイン端子にクロックパルスＣＫ２（ＣＫｅ；ｅは、信号保持ブロックの順列番号“ｋ”に１を加算した数（ｋ＋１）を３で除算した余りｒが１又は２の場合には、当該余りｒの数に応じた数値（ｅ＝１、２）であり、余りｒが０の場合には、ｅ＝４とする）の供給ラインが接続され、ソース端子に接点ＮＢが接続された電界効果型のトランジスタ（第４のスイッチ手段）Ｔｒ１４と、ゲート端子に前段の信号保持ブロックＲＳＡ(k-1)のシフト信号ＳＦ(k-1)（又は、スタートパルスＶst）が印加され、ドレイン端子及びソース端子に接点ＮＢ及び低電位電圧Ｖssが各々接続された電界効果型のトランジスタ（第６のスイッチ手段）Ｔｒ１５と、ゲート端子に接点ＮＢが接続され、ドレイン端子及びソース端子に接点ＮＡ及び低電位電圧Ｖssが各々接続された電界効果型のトランジスタ（第５のスイッチ手段）Ｔｒ１６と、を有して構成されている。
すなわち、トランジスタＴｒ１１は、本発明に係る入力制御部を構成し、トランジスタＴｒ１２は、本発明に係る出力制御部を構成し、トランジスタＴｒ１３〜Ｔｒ１６は、本発明に係る信号レベル確定部を構成している。
【００３０】
このような回路構成を有する信号保持ブロックＲＳＡ（ｋ）において、接点ＮＣにおける信号レベルが、シフト信号ＳＦ（ｋ）として、次段の信号保持ブロックＲＳＡ(k+1)に入力されるとともに、外部出力信号ＧＳ（ｋ）として取り出される。
なお、図１において、ＣＡはトランジスタＴｒ１２のゲート−ソース間寄生容量とは別途にトランジスタＴｒ１２のゲート−ソース端子間に接続されたコンデンサ（容量成分）であるが、トランジスタＴｒ１２のゲート−ソース間寄生容量が十分大きい場合には省略することができる。
【００３１】
ここで、各信号保持ブロックＲＳＡ（ｋ）に供給されるクロックパルスＣＫｄ及びＣＫｅは、位相がそれぞれ１２０度異なり、相互に時間的に重なることなく、所定の周期で順次ハイレベルに設定される３相（種類）のクロックパルス（駆動パルス；図２参照）ＣＫ１、ＣＫ２、ＣＫ３から、各信号保持ブロックＲＳＡ（ｋ）の順列番号ｋに応じて、各々異なる位相を有する２つのクロックパルスが選択的に設定される。
また、上述した信号保持ブロックＲＳＡ（ｋ）を構成する各トランジスタＴｒ１１〜Ｔｒ１６は、いずれも絶縁性基板上に形成されたｎチャネル型半導体層を用いたアモルファスシリコン薄膜トランジスタにより構成されている。
【００３２】
（駆動制御動作）
次に、上述した信号保持ブロックを適用したシフトレジスタ回路の駆動制御方法について、図面を参照して説明する。
図２は、本実施形態に係るシフトレジスタ回路の駆動制御動作を示すタイミングチャートである。ここでは、便宜的に、１段目の信号保持ブロックＲＳＡ（１）について、図１に示した回路構成を適宜参照しながら詳しく説明する。
【００３３】
まず、図１に示したシフトレジスタ回路の初段（１段目）の信号保持ブロックＲＳＡ（１）には、クロックパルスＣＫ３がハイレベルとなるタイミングに同期して、ハイレベルのスタートパルスＶstが供給（印加）されるように制御される。
また、スタートパルスＶstが印加される以前の初期状態においては、各信号保持ブロックＲＳＡ（ｋ）の接点ＮＡはローレベル側のフローティング状態にあり、接点ＮＢはハイレベル側のフローティング状態にある。
【００３４】
そして、このような初期状態において、クロックパルスＣＫ１（ＣＫｄ）がハイレベルとなるタイミング＜Ｓ０＞においては、接点ＮＡがローレベル状態にあるので、トランジスタＴｒ１２がオフ状態にあって、クロックパルスＣＫ１の供給ラインと接点ＮＣとの接続が遮断され、一方、接点ＮＢがハイレベル状態にあるので、トランジスタＴｒ１３がオン状態にあって、低電位電圧Ｖssが接点ＮＣに接続された状態にある。そのため、信号保持ブロックＲＳＡ（１）からはローレベルのシフト信号ＳＦ（１）が次段の信号保持ブロックＲＳＡ（２）に出力されるとともに、ローレベルの外部出力信号ＧＳ（１）が出力される。
【００３５】
次いで、クロックパルスＣＫＰ２（ＣＫｅ）がハイレベルとなるタイミング＜Ｓ１＞においては、トランジスタＴｒ１４のゲート端子にクロックパルスＣＫ２の信号レベル（ハイレベル）に応じたゲート電圧が印加されることになるので、当該トランジスタＴｒ１４がオン動作することにより、接点ＮＢにクロックパルスＣＫ２の信号レベルに応じたハイレベルが印加されて、ハイレベル状態が確定され、トランジスタＴｒ１３及びＴｒ１６がオン状態を保持する。これにより、接点ＮＡに低電位電圧Ｖssが印加されて、ローレベル状態が確定するので、トランジスタＴｒ１２はオフ状態を保持する。また、トランジスタＴｒ１３がオン動作することにより、接点ＮＣの信号レベル（シフト信号ＳＦ（１）、外部出力信号ＧＳ（１））はローレベル状態を保持する。
【００３６】
次いで、クロックパルスＣＫ３がハイレベルとなるタイミング＜Ｓ２＞（第１の動作タイミング）においては、当該クロックパルスＣＫ３に同期してハイレベルのスタートパルス（入力信号）Ｖstが入力されることにより、トランジスタＴｒ１１及びＴｒ１５がオン動作して、接点ＮＡにスタートパルスＶstの信号レベルに応じたハイレベルが印加されるとともに、接点ＮＢに低電位電圧Ｖss（ローレベル）が印加される。これにより、トランジスタＴｒ１２がオン動作し、トランジスタＴｒ１３及びＴｒ１６がオフ動作するが、クロックパルスＣＫ１（ＣＫｄ）はローレベル状態にあるので、接点ＮＣの信号レベル（シフト信号ＳＦ（１）、外部出力信号ＧＳ（１））はローレベル状態を保持する。
【００３７】
このとき、トランジスタＴｒ１２のゲート端子（接点ＮＡ）にはハイレベルの信号レベルが印加され、また、ソース端子（接点ＮＣ）にはローレベルの信号レベルが印加されるので、トランジスタＴｒ１２のゲート−ソース端子間にはこれらの信号レベルの差分に相当する電位差が生じ、トランジスタＴｒ１２のゲート−ソース間寄生容量及びコンデンサＣＡに当該電位差に応じた電荷が蓄積され、電圧成分として保持される。
【００３８】
次いで、クロックパルスＣＫ１（ＣＫｄ；第１の制御クロック）がハイレベルとなるタイミング＜Ｓ３＞（第２の動作タイミング）においては、トランジスタＴｒ１２を介してクロックパルスＣＫ１（ＣＫｄ）に応じた信号レベル（ハイレベル）が接点ＮＣに印加される。このとき、トランジスタＴｒ１２のゲート端子（接点ＮＡ）の信号レベルは、ブートストラップ現象により、上記接点ＮＣの信号レベルに対して、上記タイミング＜Ｓ２＞においてコンデンサＣＡに充電された電圧分、加算された信号レベルに昇圧されるので、トランジスタＴｒ１２は、略飽和状態でオン動作する。また、接点ＮＢの信号レベルは、トランジスタＴｒ１５による低電位電圧Ｖssとの接続は遮断されるものの、上記タイミング＜Ｓ２＞と同等の信号レベル（ローレベル側のフローティング状態）を保持する。これにより、接点ＮＣにハイレベルのクロックパルスＣＫ１（ＣＫｄ）と同等の電圧が印加されることになり、信号保持ブロックＲＳＡ（１）からハイレベル（第１の信号レベル）のシフト信号ＳＦ（１）及び外部出力信号ＧＳ（１）が出力される。
【００３９】
なお、このタイミング＜Ｓ３＞において信号保持ブロックＲＳＡ（１）から出力されたハイレベルのシフト信号ＳＦ（１）（入力信号）は、次段の信号保持ブロックＲＳＡ（２）に入力されるので、上述した信号保持ブロックＲＳＡ（１）におけるタイミング＜Ｓ２＞の動作と同様に、信号保持ブロックＲＳＡ（２）における接点ＮＡにハイレベルが印加され、接点ＮＢにローレベルが印加された状態となり、信号保持ブロックＲＳＡ（２）のコンデンサ（ブートストラップ用容量）ＣＡに所定の電圧が充電される。
【００４０】
次いで、クロックパルスＣＫ２がハイレベルとなるタイミング＜Ｓ４＞（第３の動作タイミング）においては、上記タイミング＜Ｓ１＞と同様に、トランジスタＴｒ１４のゲート端子にクロックパルスＣＫ２（ＣＫｅ；第２の制御クロック）の信号レベル（ハイレベル）に応じたゲート電圧が印加されて、トランジスタＴｒ１４がオン動作することにより、接点ＮＢにハイレベルが印加されて、ハイレベル状態が確定し、トランジスタＴｒ１３及びＴｒ１６がオン動作する。これにより、接点ＮＡに低電位電圧Ｖss（ローレベル）が印加されて、ローレベル状態が確定するので、トランジスタＴｒ１２がオフ動作するとともに、トランジスタＴｒ１３がオン動作するので、接点ＮＣに低電位電圧（ローレベル）Ｖssが印加されることになり、信号保持ブロックＲＳＡ（１）からローレベル（第２の信号レベル）のシフト信号ＳＦ（１）及び外部出力信号ＧＳ（１）が出力される。
【００４１】
なお、このタイミング＜Ｓ４＞においては、次段の信号保持ブロックＲＳＡ（２）にハイレベルのクロックパルスＣＫ２（ＣＫｄ）が入力されることになるので、上述した信号保持ブロックＲＳＡ（１）におけるタイミング＜Ｓ３＞の動作と同様に、ブートストラップ現象により、信号保持ブロックＲＳＡ（２）におけるトランジスタＴｒ１２のゲート電圧が昇圧されて、トランジスタＴｒ１２が略飽和状態でオン動作することにより、接点ＮＣにハイレベルのクロックパルスＣＫ２（ＣＫｄ）と同等の電圧が印加されて、信号保持ブロックＲＳＡ（２）からハイレベルのシフト信号ＳＦ（２）及び外部出力信号ＧＳ（２）が出力される。そして、このハイレベルのシフト信号ＳＦ（２）は、さらに次段の信号保持ブロックＲＳＡ（３）に入力される。
【００４２】
次いで、クロックパルスＣＫ３がハイレベルとなるタイミング＜Ｓ５＞においては、クロックパルスＣＫ２（ＣＫｅ）がローレベルに切り替わることにより、トランジスタＴｒ１４がオフ動作して接点ＮＢへのハイレベルの印加が遮断されるものの、上記タイミング＜Ｓ４＞と同様に、接点ＮＢの信号レベルは、ハイレベル状態（フローティング状態）を保持し、これにより、トランジスタＴｒ１６がオン状態を保持して、接点ＮＡについてもローレベル状態を保持する。
【００４３】
以下、図２に示すように、同様の動作を繰り返し実行することにより、信号保持ブロックＲＳＡ（１）に次のスタートパルスＶstが入力されるまでの期間、接点ＮＢの信号レベルは、ハイレベル状態（又は、ハイレベル側のフローティング状態）を保持し、これにより、接点ＮＡの信号レベルは、ハイレベル状態を保持する。このような一連の制御動作を、各段の信号保持ブロックＲＳＡ（ｋ）について実行することにより、各信号保持ブロックＲＳＡ（ｋ）から所定のタイミングで順次、次段の各信号保持ブロックＲＳＡ(ｋ+1)にシフト信号ＳＦ（ｋ）が出力されるとともに、当該シフト信号ＳＦ（ｋ）が外部出力信号ＧＳ（ｋ）として出力される。
【００４４】
すなわち、本実施形態に係るシフトレジスタ回路及びその駆動制御方法においては、各信号保持ブロックＲＳＡ（ｋ）から出力されるシフト信号ＳＦ（ｋ）及び外部出力信号ＧＳ（ｋ）の信号レベルを確定する出力段のトランジスタ回路（トランジスタＴｒ１２、Ｔｒ１３からなる直列回路）において、ハイレベルのシフト信号ＳＦ（ｋ）及び外部出力信号ＧＳ（ｋ）を出力するタイミングに先立って、前段の信号保持ブロックＲＳＡ(k-1)からのシフト信号ＳＦ(k-1)（又は、スタートパルスＶst）の信号レベルに基づいて、ブートストラップ用の容量素子（コンデンサＣＡ及びトランジスタＴｒ１２のゲート−ソース間寄生容量）を充電し、クロックパルスＣＫｄの印加タイミングで、当該充電電圧を用いて上記出力段のトランジスタＴｒ１２を飽和状態でオン動作させることにより、クロックパルスＣＫｄの信号レベルに基づくハイレベルのシフト信号ＳＦ（ｋ）及び外部出力信号ＧＳ（ｋ）を出力するように駆動制御する。
また、該シフト信号ＳＦ（ｋ）及び外部出力信号ＧＳ（ｋ）の出力後、クロックパルスＣＫｅの印加タイミングで、出力段のトランジスタＴｒ１２をオフ動作させるとともに、トランジスタＴｒ１３をオン動作させることにより、シフト信号ＳＦ（ｋ）及び外部出力信号ＧＳ（ｋ）の信号レベルが周期的にローレベルに確定されるように駆動制御する。
【００４５】
したがって、本実施形態に係るシフトレジスタ回路及びその駆動制御方法によれば、各信号保持ブロックに従来技術に示したような回路構成を適用しつつ、３相のクロックパルスのみで、従来技術と同等の駆動制御動作を実現することができるので、クロックパルスを供給するための信号ライン（供給ライン）の本数を削減して、シフトレジスタ回路の回路規模を縮小しつつ、クロックパルス生成制御のための外部制御回路の処理負担を低減することができる。
【００４６】
また、本実施形態においては、シフトレジスタ回路の駆動制御動作のために供給（印加）される制御クロックとして３相のクロックパルスを適用しているので、動作期間中に各信号保持ブロックの動作状態を不安定にする信号レベルのフローティング状態が継続する期間を、従来技術に示したような４相のクロックパルスを適用する構成に比較して、短く設定することができるので、上記シフトレジスタ回路（信号保持ブロック）を、アモルファスシリコン薄膜トランジスタにより構成した場合であっても、当該トランジスタの寄生容量や他の信号レベルの影響を抑制して、十分な駆動能力を有しつつ安定した動作を実現することができ、適切な信号レベルを有する外部出力信号を出力することができる。
【００４７】
これにより、本実施形態に係るシフトレジスタ回路を表示装置や画像読取装置の走査ドライバに適用した場合であっても、表示パネルやセンサアレイを行ごとに駆動する選択信号（外部出力信号）を誤動作を生じることなく適切に生成、出力することができるので、表示画素やフォトセンサの選択状態を安定化して、良好な画像表示動作や画像読取動作を実行することができる。
【００４８】
さらに、本実施形態に係るシフトレジスタ回路（信号保持ブロック）においては、図２に示したように、ｎチャネル型のアモルファスシリコン薄膜トランジスタのみを用いて構成することができるので、すでに製造技術が確立されたアモルファスシリコン製造プロセスを適用して、比較的安価に、動作特性に優れたシフトレジスタ回路を実現することができる。
【００４９】
＜第２の実施形態＞
次に、本発明に係るシフトレジスタ回路の第２の実施形態について説明する。
（回路構成）
図３は、本発明に係るシフトレジスタ回路の第２の実施形態を示す概略構成図である。ここで、上述した第１の実施形態と同等の構成については、同一又は同等の符号を付してその説明を簡略化又は省略する。
【００５０】
上述した第１の実施形態においては、従来技術と同等の回路構成を有する信号保持ブロックを備えたシフトレジスタ回路において、駆動制御を行うための制御クロックとして、３相のクロックパルスを供給（印加）する構成について示したが、本実施形態においては、２相のクロックパルスのみを供給することによりシフトレジスタ回路（信号保持ブロック）の駆動制御を行う構成を有している。
【００５１】
図３に示すように、本実施形態に係るシフトレジスタ回路に適用される信号保持ブロックＲＳＢ（１）、ＲＳＢ（２）、・・・（以下、「信号保持ブロックＲＳＢ（ｋ）」と記す）は、上述した第１の実施形態に示した信号保持ブロックＲＳＡ（ｋ）（図１参照）と同様に、ｎチャネル型のアモルファスシリコン薄膜トランジスタからなるトランジスタＴｒ１１〜Ｔｒ１６を備えた回路構成を有している。
【００５２】
また、本実施形態においては、各信号保持ブロックＲＳＢ（ｋ）の出力段を構成するトランジスタ回路（トランジスタＴｒ１２）の電流路の一端側に供給（印加）されるクロックパルスＣＫｄとして、２相のクロックパルスＣＫ１、ＣＫ２のいずれかが選択的に設定され、また、トランジスタＴｒ１４の電流路の一端側に供給（印加）されるクロックパルスＣＫｅとして、次段の信号保持ブロックＲＳＢ(k+1)から出力されるシフト信号ＳＦ(k+1)（又は、外部出力信号ＧＳ(k+1)）が設定されるように構成されている。さらに、最終段の信号保持ブロックＲＳＢ（end）に対して供給されるクロックパルスＣＫｅは、例えば、上記クロックパルスＣＫ１、ＣＫ２から生成されたエンドパルスＶendに設定されるように構成されている。
【００５３】
ここで、各信号保持ブロックＲＳＢ（ｋ）に供給されるクロックパルスＣＫＰｄは、位相がそれぞれ１８０度異なり、相互に時間的に重なることなく、所定の周期で順次ハイレベルに設定される２相（種類）のクロックパルス（駆動パルス）ＣＫ１、ＣＫ２から、各信号保持ブロックＲＳＢ（ｋ）の順列番号ｋに応じて、選択的に設定される。
【００５４】
（駆動制御動作）
次に、上述した信号保持ブロックを適用したシフトレジスタ回路の駆動制御方法について、図面を参照して説明する。
図４は、本実施形態に係るシフトレジスタ回路の駆動制御動作を示すタイミングチャートである。ここでは、便宜的に、１段目の信号保持ブロックＲＳＢ（１）について、図３に示した回路構成を適宜参照しながら詳しく説明する。また、上述した第１の実施形態と同等の動作については、説明を簡略化する。
【００５５】
まず、図３に示したシフトレジスタ回路の初段（１段目）の信号保持ブロックＲＳＢ（１）には、クロックパルスＣＫ２がハイレベルとなるタイミングに同期して、ハイレベルのスタートパルスＶstが供給（印加）されるように制御される。また、スタートパルスＶstが印加される以前の初期状態においては、各信号保持ブロックＲＳＢ（ｋ）の接点ＮＡはローレベル側のフローティング状態にあり、接点ＮＢはハイレベル側のフローティング状態にある。
【００５６】
このような初期状態において、クロックパルスＣＫ１（ＣＫｄ）がハイレベルとなるタイミング＜Ｓ０＞においては、接点ＮＡがローレベル状態、接点ＮＢがハイレベル状態にあって、トランジスタＴｒ１２がオフ状態、トランジスタＴｒ１３がオン状態にあるので、信号保持ブロックＲＳＢ（１）からはローレベルのシフト信号ＳＦ（１）が次段の信号保持ブロックＲＳＢ（２）に出力されるとともに、ローレベルの外部出力信号ＧＳ（１）が出力される。
【００５７】
次いで、クロックパルスＣＫＰ２がハイレベルとなるタイミング＜Ｓ１＞（第１の動作タイミング）においては、当該クロックパルスＣＫ２に同期してハイレベルのスタートパルス（入力信号）Ｖstが入力されることにより、トランジスタＴｒ１１及びＴｒ１５がオン動作して、接点ＮＡにスタートパルスＶstの信号レベルに応じたハイレベルが印加されるとともに、接点ＮＢに低電位電圧Ｖss（ローレベル）が印加される。これにより、トランジスタＴｒ１２がオン動作し、トランジスタＴｒ１３及びＴｒ１６がオフ動作するが、クロックパルスＣＫ１（ＣＫｄ）はローレベル状態にあるので、シフト信号ＳＦ（１）及び外部出力信号ＧＳ（１）はローレベル状態を保持する。
このとき、トランジスタＴｒ１２のゲート−ソース端子間には、ゲート電圧（接点ＮＡの信号レベル）とソース電圧（接点ＮＣの信号レベル）との差分に相当する電位差が生じるので、トランジスタＴｒ１２のゲート−ソース間寄生容量及びコンデンサＣＡに当該電位差に応じた電圧が充電される。
【００５８】
次いで、クロックパルスＣＫ１（ＣＫｄ；第１の制御クロック）がハイレベルとなるタイミング＜Ｓ２＞（第２の動作タイミング）においては、トランジスタＴｒ１２を介してクロックパルスＣＫ１（ＣＫｄ）に応じた信号レベル（ハイレベル）が接点ＮＣに印加される。このとき、トランジスタＴｒ１２のゲート電圧（接点ＮＡの信号レベル）は、ブートストラップ現象により、接点ＮＣの信号レベルに対して、上記タイミング＜Ｓ１＞においてコンデンサＣＡに充電された電圧分、加算された信号レベルに昇圧されるので、トランジスタＴｒ１２は、略飽和状態でオン動作して、接点ＮＣにハイレベルのクロックパルスＣＫ１（ＣＫｄ）と同等の電圧が印加されることになり、信号保持ブロックＲＳＢ（１）からハイレベル（第１の信号レベル）のシフト信号ＳＦ（１）及び外部出力信号ＧＳ（１）が出力される。
【００５９】
なお、このタイミング＜Ｓ２＞においては、信号保持ブロックＲＳＢ（１）から出力されたハイレベルのシフト信号ＳＦ（１）（入力信号）が、次段の信号保持ブロックＲＳＢ（２）に入力されるので、上述した信号保持ブロックＲＳＢ（１）におけるタイミング＜Ｓ１＞の動作と同様に、信号保持ブロックＲＳＡ（２）における接点ＮＡにハイレベルが印加され、接点ＮＢにローレベルが印加された状態となり、信号保持ブロックＲＳＢ（２）のコンデンサ（ブートストラップ用容量）ＣＡに所定の電圧が充電される。
【００６０】
次いで、クロックパルスＣＫ２がハイレベルとなるタイミング＜Ｓ３＞（第３の動作タイミング）においては、次段の信号保持ブロックＲＳＢ（２）にハイレベルのクロックパルスＣＫ２（ＣＫｄ）が入力されることになるので、上述した信号保持ブロックＲＳＢ（１）におけるタイミング＜Ｓ２＞の動作と同様に、ブートストラップ現象により、信号保持ブロックＲＳＢ（２）におけるトランジスタＴｒ１２のゲート電圧が昇圧されて、トランジスタＴｒ１２が略飽和状態でオン動作することにより、ハイレベルのシフト信号ＳＦ（２）及び外部出力信号ＧＳ（２）が出力される。
【００６１】
このハイレベルのシフト信号ＳＦ（２）は、さらに次段の信号保持ブロックＲＳＢ（３）に入力されるとともに、前段の信号保持ブロックＲＳＢ（１）にクロックパルスＣＫｅ（第２の制御クロック）として供給（印加）される。これにより、トランジスタＴｒ１４がオン動作して、接点ＮＢにハイレベルが印加されるので、トランジスタＴｒ１３及びＴｒ１６がオン動作して、接点ＮＡの信号レベルがローレベル状態に確定し、トランジスタＴｒ１２がオフ動作するとともに、トランジスタＴｒ１３がオン動作することにより、ローレベル（第２の信号レベル）のシフト信号ＳＦ（１）及び外部出力信号ＧＳ（１）が出力される。
【００６２】
次いで、クロックパルスＣＫ１がハイレベルとなるタイミング＜Ｓ４＞においては、次段の信号保持ブロックＲＳＢ（２）にローレベルのクロックパルスＣＫ２（ＣＫｄ）が入力されることにより、トランジスタＴｒ１４がオフ動作するものの、上記タイミング＜Ｓ３＞と同様に、接点ＮＢの信号レベルは、ハイレベル状態（フローティング状態）を保持するので、トランジスタＴｒ１３及びＴｒ１６がオン状態を保持して、接点ＮＡについてもローレベル状態を保持する。
【００６３】
以下、図４に示すように、同様の動作を繰り返し実行することにより、信号保持ブロックＲＳＢ（１）に次のスタートパルスＶstが入力されるまでの期間、接点ＮＢの信号レベルは、ハイレベル側のフローティング状態を保持し、これにより、接点ＮＡの信号レベルは、ハイレベル状態を保持する。このような一連の制御動作を、各段の信号保持ブロックＲＳＢ（ｋ）について実行することにより、各信号保持ブロックＲＳＢ（ｋ）から所定のタイミングで順次、次段の各信号保持ブロックＲＳＢ(ｋ+1)にシフト信号ＳＦ（ｋ）が出力されるとともに、当該シフト信号ＳＦ（ｋ）が外部出力信号ＧＳ（ｋ）として出力される。
【００６４】
なお、最終段の信号保持ブロックＲＳＢ（end）においては、次段の信号保持ブロックが存在しないため、ハイレベルのクロックパルスＣＫｅにより接点ＮＢの信号レベルをハイレベルに確定し、接点ＮＡの信号レベルをローレベルに確定する動作を実行することができない。そこで、本実施形態においては、例えば、上記クロックパルスＣＫ１、ＣＫ２をカウントすることにより、エンドパルスＶendを生成し、図４に示すように、最終段の信号保持ブロックＲＳＢ（end）からハイレベルのシフト信号ＳＦ（end）及び外部出力信号ＧＳ（end）が出力された次のタイミングで、上記エンドパルスＶendを供給（印加）して、信号保持ブロックＲＳＢ（end）における接点ＮＢの信号レベルをハイレベルに、接点ＮＡの信号レベルをローレベルに各々確定して、ローレベルの外部出力信号ＧＳ（end）を出力するように制御する。
【００６５】
したがって、本実施形態に係るシフトレジスタ回路及びその駆動制御方法によれば、各信号保持ブロックに従来技術に示したような回路構成を適用しつつ、２相のクロックパルス及びエンドパルスのみで、従来技術と同等の駆動制御動作を実現することができるので、クロックパルスを供給するための信号ライン（供給ライン）の本数を削減して、シフトレジスタ回路の回路規模を縮小しつつ、クロックパルス生成制御のための外部制御回路の処理負担を低減することができる。
【００６６】
なお、本実施形態においては、エンドパルスＶendに基づいて、最終段の信号保持ブロックＲＳＢ（end）にハイレベルのクロックパルスＣＫｅを供給（印加）する構成について示したが、本発明はこれに限定されるものではない。要するに、最終段の信号保持ブロックＲＳＢ（end）からハイレベルのシフト信号ＳＦ（end）及び外部出力信号ＧＳ（end）が出力された次のタイミングで、上記エンドパルスＶendが供給されるものであればよいので、例えば、最終段の信号保持ブロックＲＳＢ（end）の後段に、信号保持ブロックＲＳＢ（ｋ）と同一の回路構成を有するダミーの信号保持ブロックを設け、そのシフト信号ＳＦ（又は、出力信号）を、最終段の信号保持ブロックＲＳＢ（end）におけるクロックパルスＣＫｅとして供給するようにしたものであってもよい。
【００６７】
＜第３の実施形態＞
次に、本発明に係るシフトレジスタ回路の第３の実施形態について説明する。
（回路構成）
図５は、第３の実施形態に係るシフトレジスタ回路の一構成例を示す概略構成図であり、図６は、第３の実施形態に係るシフトレジスタ回路の他の構成例を示す概略構成図である。ここで、上述した第１の実施形態（図１参照）と同等の構成については、同一又は同等の符号を付してその説明を簡略化又は省略する。
【００６８】
図５に示すように、本実施形態に係るシフトレジスタ回路の一構成例に適用される信号保持ブロックＲＳＣａ（ｋ）は、上述した第１の実施形態に示した信号保持ブロックＲＳＡ（ｋ）（図１参照）において、出力段のトランジスタ回路を構成するトランジスタＴｒ１３のゲート−ソース端子間（接点ＮＢと低電位電圧Ｖss間）に、該トランジスタＴｒ１３のゲート−ソース間寄生容量に加えて、出力レベル安定用のコンデンサ（電圧制御手段、容量素子）ＣＢを追加接続した回路構成を有している。
【００６９】
また、図６に示すように、本実施形態に係るシフトレジスタ回路の他の構成例に適用される信号保持ブロックＲＳＣｂ（ｋ）は、上述した第１の実施形態に示した信号保持ブロックＲＳＡ（ｋ）（図１参照）において、出力段のトランジスタ回路を構成するトランジスタＴｒ１３のゲート−ソース端子間（接点ＮＢと低電位電圧Ｖss間）に、電流路（ソース端子及びドレイン端子）が接続され、ゲート端子が接点ＮＣに接続された、ｎチャネル型のアモルファスシリコン薄膜トランジスタからなるトランジスタ（電圧制御手段、第７のスイッチ手段）Ｔｒ１７が設けられた回路構成を有している。
【００７０】
このような回路構成を有するシフトレジスタ回路（信号保持ブロックＲＳＣａ（ｋ）、ＲＳＣｂ（ｋ））においては、上述した第１の実施形態に示した場合と同様に、３相のクロックパルスＣＫ１〜ＣＫ３を用いて駆動制御動作を実行し、ハイレベルのシフト信号ＳＦ（ｋ）及び外部出力信号ＧＳ（ｋ）を出力する場合に、当該シフト信号ＳＦ（ｋ）及び外部出力信号ＧＳ（ｋ）の信号レベルの劣化（低下）を抑制して、適切な信号レベルが保持される。以下、具体的に説明する。
【００７１】
（駆動制御動作）
上述した信号保持ブロックを適用したシフトレジスタ回路の駆動制御方法について、図面を参照して説明する。
図７は、本実施形態に係るシフトレジスタ回路の有効性を説明するためのタイミングチャートであり、図８は、本実施形態に係るシフトレジスタ回路の駆動制御動作を説明するためのタイミングチャートである。ここで、上述した第１の実施形態と同等の動作については、説明を省略する。
【００７２】
すなわち、第１の実施形態に係る信号保持ブロックＲＳＡ（ｋ）（図１参照）において、図２に示したような駆動制御動作を実行した場合、タイミング＜Ｓ２＞においてハイレベルのシフト信号ＳＦ(k-1)（又は、スタートパルスＶst）を取り込んだ後、タイミング＜Ｓ３＞においてクロックパルスＣＫｄがハイレベルに設定されることにより、出力段のトランジスタＴｒ１２においてブートストラップ現象が生じて、ハイレベルのシフト信号ＳＦ（ｋ）及び外部出力信号ＧＳ（ｋ）が出力されるが、このとき、図２に示したように、トランジスタＴｒ１２の動作状態（オン状態）を規定するゲート電圧（接点ＮＡの信号レベル）、及び、トランジスタＴｒ１３の動作状態（オフ状態）を規定するゲート電圧（接点ＮＢの信号レベル）は、各々、ハイレベル側及びローレベル側に設定されているものの、いずれの固定的な電圧源にも接続されていないため、信号レベルが確定されないフローティング状態（浮遊状態）にある。
【００７３】
ここで、特に、トランジスタＴｒ１３のゲート−ドレイン端子間（接点ＮＢと接点ＮＣ間）に形成される寄生容量が大きい場合、ハイレベルのシフト信号ＳＦ（ｋ）及び外部出力信号ＧＳ（ｋ）が出力されることにより（接点ＮＣにハイレベルが印加されることにより）、例えば、図７に示すように、トランジスタＴｒ１３のゲート電圧（接点ＮＢの信号レベル）が本来のローレベルから僅かに上昇して、トランジスタＴｒ１３が完全にオフ状態とはならず（半導通状態となり）、シフト信号ＳＦ（ｋ）及び外部出力信号ＧＳ（ｋ）として出力される信号レベルが、時間の経過とともにトランジスタＴｒ１３を介して低電位電圧Ｖssにリークして、本来のハイレベルから低下する（図中、楕円で囲んだ信号レベルの変化）等の信号レベル（出力信号特性）の劣化が生じる可能性があった。
【００７４】
そこで、図５に示す回路構成では、トランジスタＴｒ１３のゲート−ソース間（接点ＮＢと接地電圧Ｖss間）に、コンデンサＣＢを接続することにより、コンデンサＣＢの一方の電極の電位が常に接地電圧Ｖssとなり安定しているので、コンデンサＣＢの他方の電極と等電位である接点ＮＢの電位が他のノイズ信号によって干渉されにくくなり、また、図６に示す回路構成では、トランジスタＴｒ１３のゲート−ソース間（接点ＮＢと接地電圧Ｖss間）にソース−ドレイン端子が接続され、接点ＮＣの信号レベル（シフト信号ＳＦ（ｋ）又は外部出力信号ＧＳ（ｋ））がゲート端子に印加されたトランジスタＴｒ１７を設けることにより、外部出力信号ＧＳ（ｋ）がハイレベルの間、接点ＮＢの電位を接地電圧Ｖssとしているので、トランジスタＴｒ１３のゲート電圧（接点ＮＢの信号レベル）の変動を抑制して安定化させている。
【００７５】
すなわち、本実施形態に係るシフトレジスタ回路においては、図８に示すように、特定の信号保持ブロックＲＳＣａ（ｋ）、ＲＳＣｂ（ｋ）において、タイミング＜Ｓ２＞においてハイレベルのシフト信号ＳＦ(k-1)（又は、スタートパルスＶst）を取り込んだ後、タイミング＜Ｓ３＞においてクロックパルスＣＫｄがハイレベルに設定されることにより、出力用のトランジスタＴｒ１２においてブートストラップ現象が生じて、ハイレベルのシフト信号ＳＦ（ｋ）及び外部出力信号ＧＳ（ｋ）が出力されるが、このとき、トランジスタＴｒ１３のゲート−ドレイン間容量が大きく、外部出力信号ＧＳ（ｋ）のハイレベル電位によりトランジスタＴｒ１３のゲート電位が高くなろうとした場合であっても、ゲート−ソース間にコンデンサＣＢが接続された回路構成（図５）においては、トランジスタＴｒ１３のゲート電圧（接点ＮＢの信号レベル）の変位を最小限に抑えることができる。特に、ｎチャネル型のトランジスタのソース−ドレイン間電流は、ゲート−ソース間の電位差に影響されるので、コンデンサＣＢによってこの間の電位変化を最小限にしてトランジスタＴｒ１３の漏れ電流を抑えることができる。
【００７６】
また、トランジスタＴｒ１３のゲート−ソース間に電流路を有するトランジスタＴｒ１７が接続された回路構成（図６）においては、タイミング＜Ｓ３＞において接点ＮＣにハイレベルが印加されることにより、トランジスタＴｒ１７がオン動作して、接点ＮＢ（トランジスタＴｒ１３のゲート端子）が低電位電圧Ｖssに接続されて、該接点ＮＢの信号レベルが確定的にローレベルに設定されることになる。
【００７７】
これにより、本実施形態に係る信号保持ブロックＲＳＣａ（ｋ）、ＲＳＣｂ（ｋ）の回路構成によれば、タイミング＜Ｓ３＞において接点ＮＢの信号レベルを浮遊状態ではなく、所定のローレベルに確定することができるので、トランジスタＴｒ１３を良好にオフ状態（非導通状態）に保持することができ、接点ＮＢの信号レベルの変化に伴うシフト信号ＳＦ（ｋ）及び外部出力信号ＧＳ（ｋ）の信号レベルの変動（劣化）を抑制することができる（図８中、楕円で囲んだ信号レベル）。
【００７８】
したがって、本実施形態に係るシフトレジスタ回路を表示装置や画像読取装置の走査ドライバに適用した場合であっても、表示パネルやセンサアレイを行ごとに駆動する選択信号（外部出力信号）の信号レベルの変動をより一層抑制することができるので、表示画素やフォトセンサの選択状態を安定化して、良好な画像表示動作や画像読取動作を実行することができる。
【００７９】
なお、本実施形態に係るシフトレジスタ回路（信号保持ブロックＲＳＣａ（ｋ）、ＲＳＣｂ（ｋ））は、上述したように、シフト信号及び外部出力信号の信号レベルを規定する出力段のトランジスタＴｒ１３の動作状態を確定的にして、シフト信号及び外部出力信号の信号レベルの変動を抑制するために、当該トランジスタのゲート−ソース端子間にコンデンサＣＢ、もしくは、トランジスタＴｒ１７を接続した構成を示したが、本発明はこれに限定されるものではない。要するに、本実施形態においては、上記トランジスタのゲート電圧が安定化するように、コンデンサやトランジスタを接続するものであればよいので、例えば、コンデンサの一端側をトランジスタＴｒ１３のゲート端子に接続し、他端側を安定した電位、例えば、図示を省略した電源電圧等に接続した回路構成を有するものであってもよい。
【００８０】
＜第４の実施形態＞
次に、本発明に係るシフトレジスタ回路の第４の実施形態について説明する。
（回路構成）
図９は、第４の実施形態に係るシフトレジスタ回路の一構成例を示す概略構成図であり、図１０は、第４の実施形態に係るシフトレジスタ回路の他の構成例を示す概略構成図である。ここで、上述した第２の実施形態（図３参照）と同等の構成については、同一又は同等の符号を付してその説明を簡略化又は省略する。
【００８１】
本実施形態に係るシフトレジスタ回路に適用される信号保持ブロックは、上述した第２の実施形態に示した回路構成において、第３の実施形態において説明したシフト信号及び外部出力信号の信号レベルの変動を抑制するようにした構成を有している。
すなわち、図９に示すように、本実施形態に係るシフトレジスタ回路の一構成例に適用される信号保持ブロックＲＳＤａ（ｋ）は、上述した第３の実施形態と同様に、第２の実施形態に示した信号保持ブロックＲＳＢ（ｋ）（図３参照）において、出力段のトランジスタ回路を構成するトランジスタＴｒ１３のゲート−ソース端子間（接点ＮＢと低電位電圧Ｖss間）に、出力レベル安定用のコンデンサＣＢを追加接続した回路構成を有している。
【００８２】
また、図１０に示すように、本実施形態に係るシフトレジスタ回路の他の構成例に適用される信号保持ブロックＲＳＤｂ（ｋ）は、上述した第３の実施形態と同様に、第２の実施形態に示した信号保持ブロックＲＳＢ（ｋ）（図３参照）において、トランジスタＴｒ１３のゲート−ソース端子間（接点ＮＢと低電位電圧Ｖss間）に、電流路（ソース端子及びドレイン端子）が接続され、ゲート端子が接点ＮＣに接続されたトランジスタＴｒ１７が設けられた回路構成を有している。
【００８３】
このような回路構成を有するシフトレジスタ回路（信号保持ブロックＲＳＤａ（ｋ）、ＲＳＤｂ（ｋ））においては、上述した第２の実施形態に示した場合と同様に、２相のクロックパルスＣＫ１、ＣＫ２及びエンドパルスＶendを用いて駆動制御動作を実行し、ハイレベルのシフト信号ＳＦ（ｋ）及び外部出力信号ＧＳ（ｋ）を出力する場合に、当該シフト信号ＳＦ（ｋ）及び外部出力信号ＧＳ（ｋ）の信号レベルの劣化（低下）が抑制される。以下、具体的に説明する。
【００８４】
（駆動制御動作）
上述した信号保持ブロックを適用したシフトレジスタ回路の駆動制御方法について、図面を参照して説明する。
図１１は、本実施形態に係るシフトレジスタ回路の有効性を説明するためのタイミングチャートであり、図１２は、本実施形態に係るシフトレジスタ回路の駆動制御動作を説明するためのタイミングチャートである。ここで、上述した第２の実施形態と同等の動作については、説明を省略する。
【００８５】
すなわち、第３の実施形態に示したように、第２の実施形態に係る信号保持ブロックＲＳＢ（ｋ）（図３参照）においても、図４に示したような駆動制御動作を実行した場合、タイミング＜Ｓ１＞においてハイレベルのシフト信号ＳＦ(k-1)（又は、スタートパルスＶst）を取り込んだ後、タイミング＜Ｓ２＞においてクロックパルスＣＫｄがハイレベルに設定されることにより、出力段のトランジスタＴｒ１２においてブートストラップ現象が生じて、ハイレベルのシフト信号ＳＦ（ｋ）及び外部出力信号ＧＳ（ｋ）が出力されるが、このとき、図４に示したように、接点ＮＡ及びＮＢがいずれの固定的な電圧源にも接続されていないため、その信号レベルは、各々、ハイレベル側及びローレベル側のフローティング状態にある。
【００８６】
ここで、特に、トランジスタＴｒ１３のゲート−ドレイン端子間寄生容量が大きい場合、ハイレベルのシフト信号ＳＦ（ｋ）及び外部出力信号ＧＳ（ｋ）が出力されることにより、トランジスタＴｒ１３のゲート電圧（接点ＮＢの信号レベル）が本来のローレベルから僅かに上昇して、トランジスタＴｒ１３が完全にオフ状態とはならず（半導通状態となり）、例えば、図１１に示すように、シフト信号ＳＦ（ｋ）及び外部出力信号ＧＳ（ｋ）として出力される信号レベルが、時間の経過とともに本来のハイレベルから低下する（図中、楕円で囲んだ信号レベルの変化）可能性があった。
【００８７】
そこで、本実施形態においては、上述した第３の実施形態と同様に、図９、図１０に示すように、トランジスタＴｒ１３のゲート−ソース間（接点ＮＢと接地電圧Ｖss間）に、コンデンサＣＢを接続することにより、もしくは、トランジスタＴｒ１３のゲート−ソース間（接点ＮＢと接地電圧Ｖss間）にソース−ドレイン端子が接続され、接点ＮＣの信号レベル（シフト信号ＳＦ（ｋ）又は外部出力信号ＧＳ（ｋ））がゲート端子に印加されたトランジスタＴｒ１７を設けることにより、トランジスタＴｒ１３のゲート電圧（接点ＮＢの信号レベル）の変動を抑制して安定化させた回路構成を適用している。
【００８８】
これにより、本実施形態に係るシフトレジスタ回路においては、図１２に示すように、特定の信号保持ブロックＲＳＣａ（ｋ）、ＲＳＣｂ（ｋ）において、タイミング＜Ｓ１＞においてハイレベルのシフト信号ＳＦ(k-1)（又は、スタートパルスＶst）を取り込んだ後、タイミング＜Ｓ２＞においてクロックパルスＣＫｄがハイレベルに設定されることにより、トランジスタＴｒ１２においてブートストラップ現象が生じて、ハイレベルのシフト信号ＳＦ（ｋ）及び外部出力信号ＧＳ（ｋ）が出力されるが、このとき、トランジスタＴｒ１３のゲート−ソース間に、コンデンサＣＢが接続された回路構成（図９）、もしくは、電流路を有するトランジスタＴｒ１７が接続された回路構成（図１０）を適用しているので、トランジスタＴｒ１３のゲート−ドレイン間容量が大きい場合であっても、トランジスタＴｒ１３のゲート電圧（接点ＮＢの信号レベル）を所定のローレベルに確定することができる。
【００８９】
したがって、本実施形態に係る信号保持ブロックＲＳＤａ（ｋ）、ＲＳＤｂ（ｋ）によれば、タイミング＜Ｓ２＞においてトランジスタＴｒ１３を良好にオフ状態（非導通状態）に保持することができるので、接点ＮＢの信号レベルの変化に伴うシフト信号ＳＦ（ｋ）及び外部出力信号ＧＳ（ｋ）の信号レベルの変動（劣化）を抑制することができる（図１２中、楕円で囲んだ信号レベル）。
【００９０】
なお、上述した各実施形態においては、シフトレジスタ回路の各段の信号保持ブロックを構成するトランジスタとして、ｎチャネル型のアモルファスシリコン薄膜トランジスタを適用した場合の回路構成及び制御方法を示したが、本発明はこれに限定されるものではなく、ｐチャネル型のアモルファスシリコン薄膜トランジスタを適用するものであってもよい。この場合、シフトレジスタ回路（信号保持ブロック）に供給されるクロックパルス、スタートパルス、エンドパルスは、上述した各実施形態における信号レベルが反転した信号に設定され、低電位電圧は高電位電圧に設定されていればよく、シフト信号及び外部出力信号もハイレベルとローレベルが反転した信号レベルに設定される。
【００９１】
次に、本発明に係るシフトレジスタ回路を適用可能な表示装置及び画像読取装置の構成例について、図面を参照して簡単に説明する。
（第１の適用例）
図１３は、本発明に係るシフトレジスタ回路を走査ドライバに適用した表示装置を示す概略構成図である。なお、ここでは、表示装置として、アクティブマトリックス型の表示パネルを備えた構成について説明する。
【００９２】
図１３に示すように、本適用例に係る表示装置１００は、大別して、表示パネル（画素アレイ）１１０と、走査ドライバ（ゲートドライバ）１２０と、データドライバ（電流制御ドライバ又は電圧制御ドライバ）１３０と、システムコントローラ１４０と、表示信号生成回路１５０と、を備えた周知の構成を有している。
ここで、表示パネル１１０は、例えば、周知の透過型や反射型の液晶表示パネル、あるいは、有機エレクトロルミネッセント素子（有機ＥＬ素子）や発光ダイオード（ＬＥＤ）等の自己発光型の発光素子（自発光画素）を配列した表示パネルであって、図１３に示すように、行方向に配設された走査ラインＳＬと列方向に配設されたデータライＤＬの各交点近傍に、上記表示パネルの形態に応じた表示画素が２次元配列された構成を有している。
【００９３】
また、走査ドライバ１２０は、図１３に示すように、概略、表示パネル１１０の各行の走査ラインＳＬに対応して、上述した各実施形態と同等の回路構成を有する複数段の信号保持ブロックを備えたシフトレジスタ回路１２１と、各段の信号保持ブロックから出力される外部出力信号を所定の信号レベルに増幅して、走査信号として各行の走査ラインＳＬに供給するバッファ回路１２２と、を有している。そして、シフトレジスタ回路１２１の各段の信号保持ブロックにおいて、後述するシステムコントローラ（ＬＣＤコントローラ）１４０から供給される走査制御信号（走査スタート信号（上述したスタートパルスＶstに相当する）、走査クロック信号（上述したクロックパルスＣＫ１〜ＣＫ３、又は、クロックパルスＣＫ１、ＣＫ２及びエンドパルスＶendに相当する）等）に基づいて、表示パネル１１０の上方から下方に対応してシフト信号を順次出力（伝達）しつつ、該シフト信号を外部出力信号として取り出して、バッファ回路１２２を介して各走査ラインＳＬに走査信号として印加し、各行ごとの表示画素ＥＭ群を順次選択状態に設定するように制御する。
【００９４】
データドライバ１３０は、システムコントローラ１４０から供給されるデータ制御信号に基づいて、表示信号生成回路１５０から供給される、表示パネル１１０の１行分ごとの表示データを取り込んで保持し、当該表示データに対応する階調信号（階調電圧、又は、階調電流）を生成して、上記走査ドライバ１２０により選択状態に設定された各表示画素ＥＭに、各データラインＤＬを介して並行して供給し、該階調信号（表示データに応じた画素情報）を各表示画素ＥＭに書き込むように制御する。
【００９５】
表示信号生成回路１５０は、例えば、表示装置１００の外部から供給される映像信号から輝度階調信号成分及びタイミング信号成分を抽出し、表示パネル１１０の１行分ごとに、該輝度階調信号成分を表示データとしてデータドライバ１３０に供給するとともに、タイミング信号成分をシステムコントローラ１４０に供給する。
システムコントローラ１４０は、表示信号生成回路１５０から供給されるタイミング信号に基づいて、少なくとも、走査ドライバ１２０及びデータドライバ１３０の各々に対して、上述したような走査制御信号及びデータ制御信号を生成して出力することにより、各ドライバを所定のタイミングで動作させて、表示パネル１１０に走査信号及び階調信号を出力させ、表示画素ＥＭにおける発光駆動動作を連続的に実行させて、映像信号に基づく所定の画像情報を表示パネル１１０に表示させる制御を行う。
【００９６】
このように、表示装置１００の走査ドライバ１２０に本発明に係るシフトレジスタ回路を適用し、システムコントローラ１４０から、相互に信号タイミングが重ならない３相のクロックパルスＣＫ１〜ＣＫ３、又は、２相のクロックパルスＣＫ１、ＣＫ２、及び、スタートパルス（走査スタート信号）Ｖstを、走査制御信号として供給することにより、上述した各実施形態に示した信号保持ブロックから順次出力され、信号レベルの変動が抑制された外部出力信号ＧＳ（ｋ）に基づいて、個別の走査信号を走査ラインＳＬに印加することができるので、表示画素の選択状態を安定化して、良好な画像表示動作を実行することができ、表示画質の向上を図ることができる。
【００９７】
また、シフトレジスタ回路の駆動制御のために供給されるクロックパルスの相数を、従来技術に示したシフトレジスタ回路に比較して削減することができるので、該クロックパルスを供給するための信号ライン数を削減して、シフトレジスタ回路を含む走査ドライバの回路規模の縮小を図ることができるとともに、上記クロックパルスを生成制御するシステムコントローラ（外部制御回路）の処理負担を低減することができる。
【００９８】
さらに、本構成例に係る表示画素ＥＭと、少なくとも走査ドライバに適用されるシフトレジスタ回路（上述した各実施形態に示した信号保持ブロック）とは、各々同一の製造プロセスにより一括して形成される導電層や絶縁層を適用して一体的に製造することができる。すなわち、液晶表示パネル等に設けられる周知の画素トランジスタ（選択トランジスタ；画素選択手段）や、有機ＥＬパネル等に適用される周知の画素駆動回路（発光駆動回路；画素選択手段）に設けられる薄膜トランジスタと、シフトレジスタ回路（信号保持ブロック）を構成する各薄膜トランジスタとは、同一のガラス基板等の絶縁性基板上に、各々同一の製造プロセスで形成される導電層（電極層）や絶縁層、アモルファスシリコンからなる半導体層を適用して製造することができる。
したがって、すでに製造技術が確立されたアモルファスシリコンを適用して表示パネル、及び、走査ドライバ（シフトレジスタ回路）を、同一の製造プロセスで同時かつ一体的に形成することができるので、比較的安価に動作特性に優れた表示装置を実現することができる。
【００９９】
（第２の適用例）
図１４は、本発明に係るシフトレジスタ回路をゲートドライバ（走査ドライバに相当する；駆動制御装置）に適用した画像読取装置を示す概略構成図である。図１５は、本構成例に係る画像読取装置に適用可能なフォトセンサの素子構造を示す概略断面図である。
図１４に示すように、本適用例に係る画像読取装置は、大別して、フォトセンサアレイ（画素アレイ）２１０と、トップゲートドライバ２２０と、ボトムゲートドライバ２３０と、ドレインドライバ２４０と、システムコントローラ２５０と、を備えて構成されている。
【０１００】
フォトセンサアレイ２１０は、図１４に示すように、例えば、行方向に並行に配設されたトップゲートライン（リセットライン）ＴＬ及びボトムゲートライン（読出しライン）ＢＬと、列方向に配設されたドレインライン（データライン）ＤＬの各交差領域に、後述するダブルゲート型の薄膜トランジスタ構造を有するフォトセンサ（ダブルゲート型フォトセンサ）ＰＳが２次元配列（例えば、ｎ行×ｍ列；ｎ、ｍは任意の自然数）に配列された構成を有している。ここで、各フォトセンサＰＳのソース端子Ｓは、所定の低電位電圧（例えば、接地電位）に接続されている。
【０１０１】
トップゲートドライバ２２０は、各行のフォトセンサＰＳのトップゲート端子ＴＧに共通に接続された各トップゲートラインＴＬに接続され、システムコントローラ２５０から供給されるトップゲート制御信号に基づいて、トップゲート信号（走査信号に相当する）φＴｉ（ｉは、１≦ｉ≦ｎの関係を満たす任意の自然数）を生成して各行のトップゲートラインＴＬに出力することにより、各フォトセンサＰＳにおけるリセット動作及びキャリヤ蓄積動作を選択的に実行制御する。
【０１０２】
ボトムゲートドライバ２３０は、各行のフォトセンサＰＳのボトムゲート端子ＢＧに共通に接続された各ボトムゲートラインＢＬに接続され、システムコントローラ２５０から供給されるボトムゲート制御信号に基づいて、ボトムゲート信号（走査信号に相当する）φＢｉを生成して各行のボトムゲートラインＢＬに出力することにより、各フォトセンサＰＳにおける読み出し動作を実行制御する。
【０１０３】
ドレインドライバ２４０は、各列のフォトセンサＰＳのドレイン端子Ｄに共通に接続された各ドレインラインＤＬに接続され、システムコントローラ２５０から供給されるドレイン制御信号に基づいて、各ドレインラインＤＬを介して各フォトセンサＰＳに、所定のプリチャージ電圧を印加するプリチャージ動作を実行制御するとともに、上記ボトムゲート信号φＢｉの印加により、各フォトセンサＰＳにおいて蓄積されたキャリヤの量を各ドレインラインＤＬを介して信号電圧（ドレイン電圧）として読み出す動作を実行制御する。
【０１０４】
システムコントローラ２５０は、上記トップゲートドライバ２２０、ボトムゲートドライバ２３０及びドレインドライバ２４０の各々に、トップゲート制御信号、ボトムゲート制御信号、ドレイン制御信号を供給することにより、フォトセンサアレイ２１０を構成する各フォトセンサＰＳにおいて、後述する一連の画像読取動作（リセット、キャリヤ蓄積、プリチャージ、読み出しの各動作）を実行する制御を行う。
また、システムコントローラ２５０は、ドレインドライバ２３０により読み出された信号電圧に基づいて生成された画像データに対して、所定の画像処理を施したり、図示を省略した記憶部への書き込みや読み出しを行うとともに、画像データの照合や加工等の所定の機能処理を実行する外部機能部３００に対するインタフェースとしての機能をも備えている。
【０１０５】
ここで、本構成例に適用可能なフォトセンサＰＳは、例えば、図１５に示すように、概略、励起光（ここでは、可視光）の入射により電子−正孔対が生成されるアモルファスシリコン等の半導体層１１１と、半導体層１１１の両端に、各々ｎ＋シリコンからなる不純物層（オーミックコンタクト層）１１７、１１８を介して形成され、クロム、クロム合金、アルミ、アルミ合金等から選択された導電性材料からなり、可視光に対して不透明なソース電極１１２（図１４に示したソース端子Ｓ）及びドレイン電極１１３（図１４に示したドレイン端子Ｄ）と、半導体層１１１の上方（図面上方）にブロック絶縁膜（ストッパ膜）１１４及び上部ゲート絶縁膜１１５を介して形成され、酸化スズ膜やＩＴＯ膜（インジウム−スズ酸化膜）等の透明電極層からなり、可視光に対して透過性を示すトップゲート電極ＴＧｘ（図１４に示したトップゲート端子ＴＧ）と、半導体層１１１の下方（図面下方）に下部ゲート絶縁膜１１６を介して形成され、クロム、クロム合金、アルミ、アルミ合金等から選択された導電性材料からなり、可視光に対して不透明なボトムゲート電極ＢＧｘ（図１４に示したボトムゲート端子ＢＧ）と、を有して構成されている。そして、このような構成を有するダブルゲート型のフォトセンサＰＳは、図１５に示すように、ガラス基板等の絶縁性基板ＳＵＢ上に形成されている。
【０１０６】
なお、図１５において、トップゲート絶縁膜１１５、ブロック絶縁膜１１４、ボトムゲート絶縁膜１１６を構成する絶縁膜、及び、トップゲート電極ＴＧｘ上に設けられる保護絶縁膜１１９は、いずれも半導体層１１１を励起する可視光に対して高い透過率を有する材質、例えば、窒化シリコンや酸化シリコン等により構成されていることにより、少なくとも保護絶縁膜１１９の上面に載置された被写体（図示を省略）に照射されて反射し、図面上方からフォトセンサＰＳ（詳しくは、半導体層１１１）に入射する光のみを検知する構造を有している。
【０１０７】
次いで、上述した画像読取装置の駆動制御方法について、図面を参照して簡単に説明する。
図１６は、上述したダブルゲート型フォトセンサからなるフォトセンサアレイを備えた画像読取装置における基本的な駆動制御方法を示すタイミングチャートである。
本適用例に係る画像読取装置の駆動制御方法は、図１６に示すように、所定の処理動作期間を１処理サイクルとして、リセット期間Ｔrstと、電荷蓄積期間Ｔaccと、プリチャージ期間Ｔprchと、読み出し期間Ｔreadと、を含むように設定することにより実現される。
【０１０８】
まず、リセット期間Ｔrstにおいては、トップゲートドライバ２２０によりトップゲートラインＴＬを介して、ｉ行目（ｉは、１≦ｉ≦ｎの関係を満たす任意の自然数）の各フォトセンサＰＳのトップゲート端子ＴＧにトップゲート信号φＴｉとしてハイレベルのリセットパルス（例えば、＋１５Ｖ）を印加して、半導体層１１１に蓄積されているキャリヤ（ここでは、正孔）を放出するリセット動作（初期化動作）を実行する。
【０１０９】
次いで、電荷蓄積期間Ｔaccにおいては、トップゲートドライバ２２０によりｉ行目の各フォトセンサＰＳのトップゲート端子ＴＧにトップゲート信号φＴｉとしてローレベルのバイアス電圧（例えば、−１５Ｖ）を印加することにより、上記リセット動作を終了し、電荷蓄積動作（キャリヤ蓄積動作）をスタートする。
ここで、電荷蓄積期間Ｔaccにおいては、図１５に示したフォトセンサＰＳの上方に載置された被写体に対して、絶縁性基板ＳＵＢ方向から照射されて反射した光が、透明電極層からなるトップゲート電極ＴＧｘを通過して半導体層１１１に入射されることにより、当該入射光（反射光）の光量に応じて、半導体層１１１のキャリヤ発生領域で電子−正孔対が生成され、半導体層１１１とブロック絶縁膜１１４との界面近傍（チャネル領域周辺）に正孔が蓄積される。
【０１１０】
そして、プリチャージ期間Ｔprchにおいては、上記電荷蓄積期間Ｔaccに並行して、ドレインドライバ２４０により各列のドレインラインＤＬを介して、ｉ行目の各フォトセンサＰＳのドレイン端子Ｄにドレイン信号φＤｊ（ｊは、１≦ｊ≦ｍの関係を満たす任意の自然数）として所定のプリチャージ電圧Ｖpgを有するプリチャージパルスを印加して、ドレイン電極１１３に電荷を保持させるプリチャージ動作を実行する。
【０１１１】
次いで、上記プリチャージ期間Ｔprchを経過した後、読み出し期間Ｔreadにおいては、ボトムゲートドライバ２３０によりボトムゲートラインＢＬを介して、ｉ行目の各フォトセンサＰＳのボトムゲート端子ＢＧにボトムゲート信号φＢｉとしてハイレベルの読み出しパルス（例えば、＋１０Ｖ）を印加して、上記電荷蓄積期間Ｔacc中にチャネル領域に蓄積されたキャリヤ（正孔）に応じたドレイン電圧ＶＤｊを、ドレインドライバ２４０により各ドレインラインＤＬを介して読み出す読み出し動作を実行する。
【０１１２】
ここで、ドレイン電圧ＶＤｊの変化傾向は、電荷蓄積期間Ｔaccに蓄積されたキャリヤが多い場合（明状態）には、ドレイン電圧ＶＤｊが急峻に低下する傾向を示し、一方、蓄積されたキャリヤが少ない場合（暗状態）には緩やかに低下する傾向を示すので、例えば、所定の読み出し期間Ｔreadの終了時点（一定の時間経過後）のドレイン電圧ＶＤｊ（＝Ｖrd）を検出することにより、フォトセンサＰＳに入射した光の量、すなわち、被写体の明暗パターンに対応した明度データを検出することができる。
【０１１３】
そして、このような特定の行（ｉ行目）に対する一連の明度データの検出動作を１処理サイクルとして、上述したフォトセンサアレイ２１０を構成する全ての行に対して、同等の処理手順を順次繰り返すことにより、被写体の２次元画像を明度データとして読み取ることができ、システムコントローラ２５０により被写体の画像データを取得することができる。そして、この画像データは、例えば、外部機能部３００において、照合や加工等の所定の機能処理に利用される。このように、フォトセンサアレイを構成する読取画素としてダブルゲート型フォトセンサを適用した場合にあっては、画素選択機能（画素選択手段に相当する）と、明度データ読取機能の双方がフォトセンサ単体で実現される。
【０１１４】
ここで、上述したような画像読取装置２００において、トップゲートドライバ２２０やボトムゲートドライバ２３０として、第１の適用例に示した走査ドライバと同様に、各行のトップゲートラインＴＬ又はボトムゲートラインＢＬに対応して複数段の信号保持ブロックからなるシフトレジスタ回路及を備えた構成を適用することができる。そして、シフトレジスタ回路の各段の信号保持ブロックから出力される外部出力信号は、バッファ回路を介して所定の信号レベルに増幅されて、トップゲート信号φＴｉ及びボトムゲート信号φＢｉとして各行のトップゲートラインＴＬ又はボトムゲートラインＢＬに供給される。
【０１１５】
これにより、システムコントローラ２５０から、相互に信号タイミングが重ならない３相のクロックパルスＣＫ１〜ＣＫ３、又は、２相のクロックパルスＣＫ１、ＣＫ２、及び、スタートパルス（走査スタート信号）Ｖstを、トップゲート制御信号及びボトムゲート制御信号として個別に供給することにより、上述した各実施形態に示した信号保持ブロックから順次出力され、信号レベルの変動が抑制された外部出力信号ＧＳ（ｋ）に基づいて、トップゲート信号φＴｉ及びボトムゲート信号φＢｉを生成してトップゲートラインＴＬ及びボトムゲートラインＢＬに個別に印加することができるので、読取画素（フォトセンサ）の動作状態を安定化して、良好な画像読取動作を実行することができ、誤動作の発生等を抑制することができる。
【０１１６】
また、シフトレジスタ回路の駆動制御のために供給されるクロックパルスの相数を、従来技術に示したシフトレジスタ回路に比較して削減することができるので、該クロックパルスを供給するための信号ライン数を削減して、シフトレジスタ回路を含むトップゲートドライバやボトムゲートドライバの回路規模の縮小を図ることができるとともに、上記クロックパルスを生成制御するシステムコントローラ（外部制御回路）の処理負担を低減することができる。
【０１１７】
さらに、本構成例に係るフォトセンサＰＳ構成するダブルゲート型の薄膜トランジスタ構造と、少なくともトップゲートドライバやボトムゲートドライバに適用されるシフトレジスタ回路（上述した各実施形態に示した信号保持ブロック）を構成する各薄膜トランジスタとは、上述した第１の適用例と同様に、各々同一の製造プロセスにより同一の絶縁性基板ＳＵＢ上に一括して形成される導電層や絶縁層、アモルファスシリコンからなる半導体層を適用して製造することができる。
したがって、すでに製造技術が確立されたアモルファスシリコンを適用してフォトセンサアレイ、及び、トップゲートドライバやボトムゲートドライバ（シフトレジスタ回路）を同一の製造プロセスを用いて同時かつ一体的に形成することができるので、比較的安価に動作特性に優れた画像読取装置を実現することができる。
【０１１８】
なお、図１７に示された回路構成を有するシフトレジスタ回路においては、ｐチャネル型のポリシリコン薄膜トランジスタを適用した回路構成を有しているため、周知のように、すでに製造技術が確立されたアモルファスシリコンからなる半導体層を適用した薄膜トランジスタ（アモルファスシリコン薄膜トランジスタ）を適用する場合に比較して、製造プロセスが高温処理等を含み煩雑で製造コストも高価であるうえ、各薄膜トランジスタのポリシリコンの半導体層の多結晶粒界の数のばらつきによって動作特性もばらつくという問題を有していたが、上記各実施形態のシフトレジスタ回路の回路構成では、多結晶粒界の存在しないｎチャネル型アモルファスシリコンで各段のトランジスタを構成することができるので、特性ばらつきがなく、動作状態を規定する回路内の各接点の信号レベルの変動を抑制して安定した動作を実現し、適切な外部出力信号を順次出力することができる。
【図面の簡単な説明】
【０１１９】
【図１】本発明に係るシフトレジスタ回路の第１の実施形態を示す概略構成図である。
【図２】本実施形態に係るシフトレジスタ回路の駆動制御動作を示すタイミングチャートである。
【図３】本発明に係るシフトレジスタ回路の第２の実施形態を示す概略構成図である。
【図４】本実施形態に係るシフトレジスタ回路の駆動制御動作を示すタイミングチャートである。
【図５】第３の実施形態に係るシフトレジスタ回路の一構成例を示す概略構成図である。
【図６】第３の実施形態に係るシフトレジスタ回路の他の構成例を示す概略構成図である。
【図７】本実施形態に係るシフトレジスタ回路の有効性を説明するためのタイミングチャートである。
【図８】本実施形態に係るシフトレジスタ回路の駆動制御動作を説明するためのタイミングチャートである。
【図９】第４の実施形態に係るシフトレジスタ回路の一構成例を示す概略構成図である。
【図１０】第４の実施形態に係るシフトレジスタ回路の他の構成例を示す概略構成図である。
【図１１】本実施形態に係るシフトレジスタ回路の有効性を説明するためのタイミングチャートである。
【図１２】本実施形態に係るシフトレジスタ回路の駆動制御動作を説明するためのタイミングチャートである。
【図１３】本発明に係るシフトレジスタ回路を走査ドライバに適用した表示装置を示す概略構成図である。
【図１４】本発明に係るシフトレジスタ回路をゲートドライバに適用した画像読取装置を示す概略構成図である。
【図１５】本構成例に係る画像読取装置に適用可能なフォトセンサの素子構造を示す概略断面図である。
【図１６】上述したダブルゲート型フォトセンサからなるフォトセンサアレイを備えた画像読取装置における基本的な駆動制御方法を示すタイミングチャートである。
【図１７】従来技術におけるシフトレジスタ回路の一例を示す回路構成図である。
【符号の説明】
【０１２０】
ＣＫ１〜ＣＫ３            クロックパルス
ＲＳＡ（ｋ）、ＲＳＢ（ｋ）    信号保持ブロック
Ｖst        スタートパルス
Ｖend        エンドパルス
ＧＳ（ｋ）        外部出力信号
ＳＦ（ｋ）        シフト信号
１００      表示装置
２００      画像読取装置
【図１】
2005251348.tif 000003
【図２】
2005251348.tif 000004
【図３】
2005251348.tif 000005
【図４】
2005251348.tif 000006
【図５】
2005251348.tif 000007
【図６】
2005251348.tif 000008
【図７】
2005251348.tif 000009
【図８】
2005251348.tif 000010
【図９】
2005251348.tif 000011
【図１０】
2005251348.tif 000012
【図１１】
2005251348.tif 000013
【図１２】
2005251348.tif 000014
【図１３】
2005251348.tif 000015
【図１４】
2005251348.tif 000016
【図１５】
2005251348.tif 000017
【図１６】
2005251348.tif 000018
【図１７】
2005251348.tif 000019