(57)【要約】【課題】  製造プロセスによるトランジスタの特性ばらつきを低減できるペアトランジスタ回路を実現する。【解決手段】  同一の活性領域５９内に互いに同特性で同サイズのトランジスタを2個並列に配置したものを２つ備える。一方の活性領域５９内にトランジスタＡを構成する２つの部分トランジスタＡ１、Ａ２を配置し、他方の活性領域５９内にトランジスタＢを構成する２つの部分トランジスタＢ１、Ｂ２を配置する。部分トランジスタＡ１、Ａ２の外側の領域５７Ａ、５７Ａ’を互いに結線してドレインとし、内側の領域５５Ａはソースとする。部分トランジスタＢ１、Ｂ２についても同様にソースとドレインを形成し、各々のソース領域５５Ａ、５５Ｂを接続する。複数のトランジスタを一つのトランジスタとして使用することにより、プロセスに起因する特性ばらつきを平均化する。【選択図】  図５
2005086120.tif 000002
【特許請求の範囲】
【請求項１】
差動対を成す第１のトランジスタおよび第２のトランジスタを有する半導体装置であって、前記第１のトランジスタは並列接続された大きさの等しい複数の部分トランジスタからなる第１の部分トランジスタ群で構成され、前記第２のトランジスタは並列接続された大きさの等しい複数の部分トランジスタからなる第２の部分トランジスタ群で構成され、前記第１の部分トランジスタ群と第２の部分トランジスタ群とは互いに等間隔で平行に配列されていることを特徴とする半導体装置。
【請求項２】
差動対を成す第１のトランジスタおよび第２のトランジスタを有する半導体装置であって、前記第１のトランジスタは直列接続された大きさの等しい複数の部分トランジスタからなる第１の部分トランジスタ群で構成され、前記第２のトランジスタは直列接続された大きさの等しい複数の部分トランジスタからなる第２の部分トランジスタ群で構成され、前記第１の部分トランジスタ群と第２の部分トランジスタ群とは互いに等間隔で平行に配列されていることを特徴とする半導体装置。
【請求項３】
前記第１の部分トランジスタ群を構成する複数の部分トランジスタの各ゲート電極が直列に配置されて互いに接続され、前記第２の部分トランジスタ群を構成する複数の部分トランジスタの各ゲート電極が直列に配置されて互いに接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１の部分トランジスタ群を構成する複数の部分トランジスタの各ゲート電極は１つの活性領域内に並列に配置され、前記第２の部分トランジスタ群を構成する複数の部分トランジスタのゲート電極は１つの活性領域内に並列に配置されていることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記第１の部分トランジスタ群および前記第２の部分トランジスタ群はそれぞれ１つの活性領域内に配置されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項６】
同一活性領域内に配置された隣接するゲート電極は、該ゲート電極間の距離が１．０μｍ以下であり、等間隔に配置されていることを特徴とする請求項４または５に記載の半導体装置。
【請求項７】
前記第１の部分トランジスタ群および前記第２の部分トランジスタ群が形成された活性領域のそれぞれにおいて、最外部の一方はドレイン領域であり他方はソース領域であることを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記第１の部分トランジスタ群および前記第２の部分トランジスタ群において、隣接する部分トランジスタのドレイン領域とソース領域が交互に配置されていることを特徴とする請求項１〜７のいずれかに記載の半導体装置。
【請求項９】
前記第１の部分トランジスタ群および前記第２の部分トランジスタ群を構成する各部分トランジスタは、直列接続された大きさの等しい複数のトランジスタからなることを特徴とする請求項１に記載の半導体装置。
【請求項１０】
差動対を成す第１のトランジスタおよび第２のトランジスタを有する半導体装置であって、同一活性領域内に４本のゲート電極を並列に配置し、該ゲート電極のうち、内側の２本のゲート電極によって前記第１のトランジスタおよび第２のトランジスタのゲート電極を構成し、外側の２本のゲート電極によってダミーゲート電極を構成することを特徴とする半導体装置。
【請求項１１】
前記４本の各ゲート電極間の距離が等間隔に配置されていることを特徴とする請求項１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に用いられる半導体装置、特に差動対を成すペアトランジスタの配置方法に関するものである。
【背景技術】
【０００２】
従来、同じ特性の素子をペアにして使用することが多々ある。例えばカレントミラー回路等を構成するために同特性の一対のトランジスタ（ペアトランジスタ）を半導体基板上に対称配置に設けたものが知られている（例えば、特許文献１）。このような回路では、ペアを構成する各トランジスタが同一特性で動作することが必要である。
【０００３】
図７は、従来の半導体装置において半導体基板上におけるペアトランジスタの配置例を示す部分平面図である。図７に示すように、互いに同特性で同サイズを有する一対のトランジスタＡ、Ｂをチャネル長方向に対称形状で配置し、ペアトランジスタを構成したものである。そして、各トランジスタＡ、Ｂは、活性領域７９内に、共通ソース７５を有して互いに隣接して配置され、各トランジスタＡ、Ｂのチャネル長方向の外側に、互いに対称形状のドレイン７７Ａ、７７Ｂを有している。
【０００４】
また、各トランジスタＡ、Ｂは、ソース・ドレイン間の半導体基板部７２Ａ、７２Ｂの上にゲート絶縁膜（例えばＳｉＯ2膜）を介してポリシリコン膜等からなるゲート電極７３Ａ、７３Ｂが設けられている。また、各トランジスタＡ、Ｂの各ドレイン７７Ａ、７７Ｂの外側近傍部には、互いに対称形状のダミーパターンとしてのダミー導電層８０が設けられている。ダミー導電層８０は、ポリシリコン膜等によって形成されており、各ドレイン７７Ａ、７７Ｂと平行に形成されている。７４Ａ、７４Ｂはゲート電極７３Ａ、７３Ｂに接続されたゲート配線、７６はソース領域７５に接続されたソース配線、７８Ａ、７８Ｂはドレイン領域７７Ａ、７７Ｂに接続されたドレイン配線である。
【０００５】
この従来の半導体装置では、共通ソース７５を介して互いに隣接配置される各トランジスタＡ、Ｂの各ドレイン７７Ａ、７７Ｂの外側近傍部に互いに対称形状のダミー導電層８０を設けたことから、各トランジスタＡ、Ｂの周辺における素子配列パターンの粗密差等による影響を排除し、各トランジスタＡ、Ｂの特性を同一に保持することができる。
【０００６】
このペアトランジスタＡ、Ｂを用いて、図８に示すような差動増幅回路のペアトランジスタ回路１を構成できる。この場合、図７におけるゲート配線７４Ａ、７４Ｂは、図８のゲート配線４Ａ、４Ｂに相当する。
【特許文献１】特開２０００−２０８７１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記したようなペアトランジスタＡ、Ｂを用いて、図８に示すような差動増幅回路のペアトランジスタ回路１を構成した場合、入力電圧と同じ出力電圧を得ようとしても入力電圧と出力電圧との間に電位差が発生する。これは、入力側に用いるトランジスタＡと出力側に用いるトランジスタＢとの間に特性ばらつきが発生することによる。そして、そのトランジスタＡ、Ｂの特性ばらつきは、主にトランジスタＡ、Ｂの製造ばらつきに起因する。
【０００８】
トランジスタＡ、Ｂの製造ばらつきとは、製造プロセス過程で発生するもので例えば、イオン注入時のシャドウ効果による非対称性や、リソグラフィ時の光近接効果によるパターン寸法の変化等が挙げられる。他に、例えば、多結晶シリコン膜からなるゲート電極、配線やＡｌ−Ｓｉ合金、Ａｌ−Ｓｉ−Ｃｕ合金などからなる配線について、エッチング特にドライエッチングの際に起こるパターンの疎密具合の違いによって、加工形状、寸法に変化が発生する現象、いわゆるローディング効果等による寸法ばらつきなども挙げられる。
【０００９】
本発明の目的は上記課題を解決することにあり、製造プロセスによるトランジスタの特性ばらつきを低減できるペアトランジスタ回路を備えた半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記の課題を解決するために、本発明の第１の半導体装置は、差動対を成す第１のトランジスタおよび第２のトランジスタを有する半導体装置であって、第１のトランジスタは並列接続された大きさの等しい複数の部分トランジスタからなる第１の部分トランジスタ群で構成され、第２のトランジスタは並列接続された大きさの等しい複数の部分トランジスタからなる第２の部分トランジスタ群で構成され、第１の部分トランジスタ群と第２の部分トランジスタ群とは互いに等間隔で平行に配列されている。
【００１１】
また、本発明の第２の半導体装置は、差動対を成す第１のトランジスタおよび第２のトランジスタを有する半導体装置であって、第１のトランジスタは直列接続された大きさの等しい複数の部分トランジスタからなる第１の部分トランジスタ群で構成され、第２のトランジスタは直列接続された大きさの等しい複数の部分トランジスタからなる第２の部分トランジスタ群で構成され、第１の部分トランジスタ群と第２の部分トランジスタ群とは互いに等間隔で平行に配列されている。
【００１２】
これら第１、第２の半導体装置によれば、複数の部分トランジスタを１個のトランジスタに見立てて動作させることになり、トランジスタの製造ばらつきを平均化して特性ばらつきを低減させることができる。
【００１３】
また、本発明の第１の半導体装置において、第１の部分トランジスタ群を構成する複数の部分トランジスタの各ゲート電極が直列に配置されて互いに接続され、第２の部分トランジスタ群を構成する複数の部分トランジスタの各ゲート電極が直列に配置されて互いに接続されていることが好ましい。
【００１４】
また、本発明の第２の半導体装置において、第１の部分トランジスタ群を構成する複数の部分トランジスタの各ゲート電極は１つの活性領域内に並列に配置され、第２の部分トランジスタ群を構成する複数の部分トランジスタのゲート電極は１つの活性領域内に並列に配置されていることが好ましい。
【００１５】
本発明の第１または第２の半導体装置において、第１の部分トランジスタ群および第２の部分トランジスタ群はそれぞれ１つの活性領域内に配置されていることが好ましい。
【００１６】
これにより、複数の部分トランジスタをより近接して配置することができ、トランジスタの製造ばらつきを低減して特性ばらつきを低減させることができる。
【００１７】
また、本発明の第１または第２の半導体装置において、同一活性領域内に配置された隣接するゲート電極は、該ゲート電極間の距離が１．０μｍ以下であり、等間隔に配置されていることが好ましい。
【００１８】
また、本発明の第１または第２の半導体装置において、第１の部分トランジスタ群および第２の部分トランジスタ群が形成された活性領域のそれぞれにおいて、最外部の一方はドレイン領域であり他方はソース領域であることが好ましい。
【００１９】
また、本発明の第１または第２の半導体装置において、第１の部分トランジスタ群および第２の部分トランジスタ群において、隣接する部分トランジスタのドレイン領域とソース領域が交互に配置されていることが好ましい。
【００２０】
これにより、イオン注入時のシャドウ効果による非対称性を解決することができる。
【００２１】
また、本発明の第１の半導体装置において、第１の部分トランジスタ群および第２の部分トランジスタ群を構成する各部分トランジスタは、直列接続された大きさの等しい複数のトランジスタからなることが好ましい。
【００２２】
このように、各部分トランジスタをさらに複数のトランジスタで構成することで、トランジスタの製造ばらつきを平均化して特性ばらつきをより低減させることができる。
【００２３】
また、本発明の第３の半導体装置は、差動対を成す第１のトランジスタおよび第２のトランジスタを有する半導体装置であって、同一活性領域内に４本のゲート電極を並列に配置し、該ゲート電極のうち、内側の２本のゲート電極によって第１のトランジスタおよび第２のトランジスタのゲート電極を構成し、外側の２本のゲート電極によってダミーゲート電極を構成する。
【００２４】
この第３の半導体装置によれば、各トランジスタの外側の拡散層領域をダミーゲート電極で区切ることにより、拡散層形成時のばらつきによって拡散層領域の面積が各トランジスタで異なることを防止できることになり、トランジスタの製造ばらつきを低減して特性ばらつきを低減させることができる。
【００２５】
また、本発明の第３の半導体装置において、４本の各ゲート電極間の距離が等間隔に配置されていることが好ましい。
【００２６】
これにより、リソグラフィ時の近接効果や、ドライエッチング時のローディング効果によるゲート寸法のばらつきをなくすことができる。
【００２７】
なお、第１、第２の半導体装置の構成において、複数の（部分）トランジスタの大きさが等しいということは、それらの各トランジスタのソース、ドレイン領域およびその間のチャネル領域の大きさが等しく、かつゲート電極の寸法が等しいということである。
【発明の効果】
【００２８】
以上のように、本発明に係る半導体装置によれば、ペアトランジスタ回路を構成する第１、第２のトランジスタを、それぞれ並列ないしは直列に接続された大きさの等しい複数の部分トランジスタで構成することによって、あるいは、第１、第２の各トランジスタにおけるソース、ドレイン領域の位置関係や大きさが同じになるように配置することによって、プロセスばらつきによる第１、第２のトランジスタの特性への影響を排除し、該ペアトランジスタのデバイス特性を揃えることが可能である。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００３０】
（第１の実施形態）
以下、本発明の半導体装置の第１の実施形態について、図面を参照しながら説明する。
【００３１】
図１は本発明の第１の実施形態による半導体装置の一構造例を示す平面概念図である。この半導体装置では、２つのトランジスタＡ１とＡ２により例えば図８のペアトランジスタ回路１の一方のトランジスタＡを構成し、同様に、２つのトランジスタＢ１とＢ２によりペアトランジスタ回路１の他方のトランジスタＢを構成するようにしている。
【００３２】
半導体基板上には各トランジスタのドレイン、ソースの各領域を成す活性領域１９が２列×２段に設けられており、そのうち、１７ＡはトランジスタＡ１のドレイン、１５Ａはソース、１７Ａ’はトランジスタＡ２のドレイン、１５Ａ’はソースであり、トランジスタＡ１のドレイン１７ＡとトランジスタＡ２のドレイン１７Ａ’は互いに配線１８Ａで接続されている。一方、１７ＢはトランジスタＢ１のドレイン、１５Ｂはソース、１７Ｂ’はトランジスタＢ２のドレイン、１５Ｂ’はソースであり、トランジスタＢ１のドレイン１７ＢとトランジスタＢ２のドレイン１７Ｂ’は互いに配線１８Ｂで接続されている。そして、トランジスタＡ１、Ａ２のソース１５Ａ、１５Ａ’とトランジスタＢ１、Ｂ２のソース１５Ｂ、１５Ｂ’は互いに配線１６で接続されている。１３Ａ、１３Ａ’、１３Ｂ、１３Ｂ’はそれぞれトランジスタＡ１、Ａ２、Ｂ１、Ｂ２のソース・ドレイン間の半導体基板部分１２Ａ、１２Ａ’、１２Ｂ、１２Ｂ’の上にゲート絶縁膜（例えばＳｉＯ2膜）を介して施された上記各トランジスタのゲート電極である。なお、１４ＡはトランジスタＡ（Ａ１、Ａ２）のゲート電極１３Ａ、１３Ａ’に接続されるゲート配線、１４ＢはトランジスタＢ（Ｂ１、Ｂ２）のゲート電極１３Ｂ、１３Ｂ’に接続されるゲート配線である。
【００３３】
以上のように構成された半導体装置について、以下さらに説明する。トランジスタＡ１、Ｂ１、Ａ２、Ｂ２は活性領域１９内に形成される。この活性領域１９形成時のばらつきにより、各トランジスタのチャネル幅は完全には一致しない。また、ゲート電極形成に際し、リソグラフィ時の近接効果やドライエッチング時のローディング効果により、各トランジスタのゲート寸法も完全には一致しない。このずれにより、各トランジスタの電流特性に変動が生じるのは避けることが不可能である。
【００３４】
しかし、図１に示すように配された構成にすれば、トランジスタＡ、Ｂは各々並列に接続された２個の部分トランジスタによって構成されるため、上記したトランジスタ形成時のばらつきを平均化し、トランジスタの特性ばらつきを低減することが可能である。
【００３５】
なお、図１に示す例では、配置するトランジスタの数は２列×２段で、左側のトランジスタをトランジスタＡを構成する部分トランジスタＡ１、Ａ２、右側のトランジスタをトランジスタＢを構成する部分トランジスタＢ１、Ｂ２として使用したが、３個以上のトランジスタを縦に並べて配置し、左側のトランジスタをトランジスタＡを構成する部分トランジスタＡ１〜Ａｎ、右側のトランジスタをトランジスタＢを構成する部分トランジスタＢ１〜Ｂｎとして使用してもよい。また、３個以上のトランジスタを横に並べて配置し、上段のトランジスタをトランジスタＡを構成する部分トランジスタＡ１〜Ａｎ、下段のトランジスタをトランジスタＢを構成する部分トランジスタＢ１〜Ｂｎとして使用してもよい。
【００３６】
（第２の実施形態）
以下、本発明の半導体装置の第２の実施形態について、図面を参照しながら説明する。
この半導体装置では、２つのトランジスタＡ１とＡ２により例えば図８のペアトランジスタ回路１の一方のトランジスタＡを構成し、同様に、２つのトランジスタＢ１とＢ２によりペアトランジスタ回路１の他方のトランジスタＢを構成するようにしている。
【００３７】
図２は本発明の第２の実施形態による半導体装置の一構造例を示す平面概念図である。半導体基板上には各トランジスタのドレイン、ソースの各領域を成す活性領域２９が上下２段に設けられており、そのうち、２５ＡはトランジスタＡ１のソースであり、２７Ａ’はトランジスタＡ２のドレインである。一方、２５ＢはトランジスタＢ１のソースであり、このソース２５ＢはトランジスタＡ１のソース２５Ａと互いに配線２６で接続されている。また、２７Ｂ’はトランジスタＢ２のドレインである。２３Ａ、２３Ａ’、２３Ｂ、２３Ｂ’はそれぞれトランジスタＡ１、Ａ２、Ｂ１、Ｂ２のソース・ドレイン間の半導体基板部分２２Ａ、２２Ａ’、２２Ｂ、２２Ｂ’の上にゲート絶縁膜（例えばＳｉＯ2膜）を介して施された上記各トランジスタのゲート電極である。３０ＡはトランジスタＡ１のドレインとトランジスタＡ２のソースの兼用領域であるが、この領域は他の領域とは接続されない。同様に、３０ＢはトランジスタＢ１のドレインとトランジスタＢ２のソースの兼用領域であるが、この領域は他の領域とは接続されない。なお、２４ＡはトランジスタＡ（Ａ１、Ａ２）のゲート電極２３Ａ、２３Ａ’に接続されるゲート配線、２４ＢはトランジスタＢ（Ｂ１、Ｂ２）のゲート電極２３Ｂ、２３Ｂ’に接続されるゲート配線、２８Ａ、２８Ｂはドレイン領域２７Ａ’、２７Ｂ’に接続されるドレイン配線である。
【００３８】
以上のように構成された半導体装置について、以下さらに説明する。トランジスタＡ１、Ｂ１、Ａ２、Ｂ２は活性領域２９内に形成される。この活性領域２９形成時のばらつきにより、各トランジスタのチャネル幅は完全には一致しない。また、ゲート電極形成に際し、リソグラフィ時の近接効果やドライエッチング時のローディング効果により、各トランジスタのゲート寸法も完全には一致しない。このずれにより、各トランジスタの電流特性に変動が生じるのは避けることが不可能である。
【００３９】
しかし、図２に示すように配された構成にすれば、トランジスタＡ、Ｂは各々直列に接続された２個の部分トランジスタによって構成されるため、上記したトランジスタ形成時のばらつきを平均化し、トランジスタの特性ばらつきを低減することが可能である。
【００４０】
なお、図２に示す例では、１つの拡散領域内に配置するトランジスタの数は２個で、上側のトランジスタをトランジスタＡを構成する部分トランジスタＡ１、Ａ２、下側のトランジスタをトランジスタＢを構成する部分トランジスタＢ１、Ｂ２として使用したが、１つの拡散領域内に３個以上のトランジスタを配置し、上側のトランジスタをトランジスタＡを構成する部分トランジスタＡ１〜Ａｎ、下側のトランジスタをトランジスタＢを構成する部分トランジスタＢ１〜Ｂｎとして使用してもよい。
【００４１】
（第３の実施形態）
以下、本発明の半導体装置の第３の実施形態について、図面を参照しながら説明する。
【００４２】
図３は本発明の第３の実施形態による半導体装置の一構造例を示す平面概念図である。この半導体装置では、４つのトランジスタＡ１１、Ａ１２、Ａ２１、Ａ２２により例えば図８のペアトランジスタ回路１の一方のトランジスタＡを構成し、同様に、４つのトランジスタＢ１１、Ｂ１２、Ｂ２１、Ｂ２２によりペアトランジスタ回路１の他方のトランジスタＢを構成するようにしている。この図３は、図１において、部分トランジスタＡ１をさらに２つの直列接続した部分トランジスタＡ１１、Ａ１２に代え、部分トランジスタＡ２をさらに２つの直列接続した部分トランジスタＡ２１、Ａ２２に代え、部分トランジスタＢ１をさらに２つの直列接続した部分トランジスタＢ１１、Ｂ１２に代え、部分トランジスタＢ２をさらに２つの直列接続した部分トランジスタＢ２１、Ｂ２２に代えた構成である。
【００４３】
半導体基板上には各トランジスタのドレイン、ソースの各領域を成す活性領域３９が２列×２段に設けられており、そのうち、３７ＡはトランジスタＡ１１のドレイン、３５ＡはトランジスタＡ１２のソース、３７Ａ’はトランジスタＡ２１のドレイン、３５Ａ’はトランジスタＡ２２のソースであり、トランジスタＡ１１のドレイン３７ＡとトランジスタＡ２１のドレイン３７Ａ’は互いに配線３８Ａで接続されている。一方、３７ＢはトランジスタＢ１１のドレイン、３５ＢはトランジスタＢ１２のソース、３７Ｂ’はトランジスタＢ２１のドレイン、３５Ｂ’はトランジスタＢ２２のソースであり、トランジスタＢ１１のドレイン３７ＢとトランジスタＢ２１のドレイン３７Ｂ’は互いに配線３８Ｂで接続されている。そして、トランジスタＡ１２、Ａ２２のソース３５Ａ、３５Ａ’およびトランジスタＢ１２、Ｂ２２のソース３５Ｂ、３５Ｂ’は互いに配線３６で接続されている。３３Ａ、３３Ａ’、３３Ｂ、３３Ｂ’はそれぞれトランジスタＡ１（Ａ１１、Ａ１２）、Ａ２（Ａ２１、Ａ２２）、Ｂ１（Ｂ１１、Ｂ１２）、Ｂ２（Ｂ２１、Ｂ２２）のソース・ドレイン間の半導体基板部分３２Ａ、３２Ａ’、３２Ｂ、３２Ｂ’の上にゲート絶縁膜（例えばＳｉＯ2膜）を介して施された上記各トランジスタのゲート電極である。また、４０ＡはトランジスタＡ１１のソースとトランジスタＡ１２のドレインの兼用領域、４０Ａ’はトランジスタＡ２１のソースとトランジスタＡ２２のドレインの兼用領域であり、これの領域は他の領域とは接続されない。同様に、４０ＢはトランジスタＢ１１のソースとトランジスタＢ１２のドレインの兼用領域、４０Ｂ’はトランジスタＢ２１のソースとトランジスタＢ２２のドレインの兼用領域であり、これらの領域は他の領域とは接続されない。なお、３４ＡはトランジスタＡ１（Ａ１１、Ａ１２）、Ａ２（Ａ２１、Ａ２２）のゲート電極３３Ａ、３３Ａ’に接続されるゲート配線、３４ＢはトランジスタＢ１（Ｂ１１、Ｂ１２）、Ｂ２（Ｂ２１、Ｂ２２）のゲート電極３３Ｂ、３３Ｂ’に接続されるゲート配線である。
【００４４】
以上のように構成された半導体装置について、以下さらに説明する。トランジスタＡ１（Ａ１１、Ａ１２）、Ａ２（Ａ２１、Ａ２２）、Ｂ１（Ｂ１１、Ｂ１２）、Ｂ２（Ｂ２１、Ｂ２２）は活性領域３９内に形成される。この活性領域３９形成時のばらつきにより、各トランジスタのチャネル幅は完全には一致しない。また、ゲート電極形成に際し、リソグラフィ時の近接効果やドライエッチング時のローディング効果により、各トランジスタのゲート寸法も完全には一致しない。このずれにより、各トランジスタの電流特性に変動が生じるのは避けることが不可能である。
【００４５】
しかし、図３に示すように配された構成にすれば、トランジスタＡ、Ｂは各々並列に２個、直列に２個接続された計４個の部分トランジスタによって構成されるため、上記したトランジスタ形成時のばらつきを平均化し、トランジスタの特性ばらつきを低減することが可能である。
【００４６】
（第４の実施形態）
以下、本発明の半導体装置の第４の実施形態について、図面を参照しながら説明する。
【００４７】
図４は本発明の第４の実施形態による半導体装置の一構造例を示す平面概念図である。この半導体装置では、２つのトランジスタＡ１とＡ２により例えば図８のペアトランジスタ回路１の一方のトランジスタＡを構成し、同様に、２つのトランジスタＢ１とＢ２によりペアトランジスタ回路１の他方のトランジスタＢを構成するようにしている。
【００４８】
半導体基板上には各トランジスタのドレイン、ソースの各領域を成す活性領域４９が上下２段に設けられており、そのうち、４７ＡはトランジスタＡ１のドレイン、４５Ａはソースであり、このソース４５ＡはトランジスタＢ１のソースとしても兼用されている。また、４７ＢはトランジスタＢ１のドレインである。一方、４７Ａ’はトランジスタＡ２のドレイン、４５Ｂはソースであり、このソース４５ＢはトランジスタＢ２のソースとしても兼用されている。また、４７Ｂ’はトランジスタＢ２のドレインである。そして、トランジスタＡ１、Ｂ１のソース４５ＡとトランジスタＡ２、Ｂ２のソース４５Ｂは互いに配線４６で接続されている。また、トランジスタＡ１のドレイン４７ＡとトランジスタＡ２のドレイン４７Ａ’は互いに配線４８Ａで接続され、トランジスタＢ１のドレイン４７ＢとトランジスタＢ２のドレイン４７Ｂ’は互いに配線４８Ｂで接続されている。４３Ａ、４３Ａ’、４３Ｂ、４３Ｂ’はそれぞれトランジスタＡ１、Ａ２、Ｂ１、Ｂ２のソース・ドレイン間の半導体基板部分４２Ａ、４２Ａ’、４２Ｂ、４２Ｂ’の上にゲート絶縁膜（例えばＳｉＯ2膜）を介して施された上記各トランジスタのゲート電極であり、トランジスタＡ１のゲート電極４３ＡとトランジスタＢ１のゲート電極４３Ｂ間、トランジスタＡ２のゲート電極４３Ａ’とトランジスタＢ２のゲート電極４３Ｂ’間の距離は１μｍ以下に保たれている。なお、４４ＡはトランジスタＡ（Ａ１、Ａ２）のゲート電極４３Ａ、４３Ａ’に接続されるゲート配線、４４ＢはトランジスタＢ（Ｂ１、Ｂ２）のゲート電極４３Ｂ、４３Ｂ’に接続されるゲート配線である。
【００４９】
以上のように構成された半導体装置について、以下さらに説明する。トランジスタＡ１、Ｂ１、Ａ２、Ｂ２は活性領域４９内に形成される。この活性領域４９形成時のばらつきにより、各トランジスタのチャネル幅は完全には一致しない。また、ゲート電極形成に際し、リソグラフィ時の近接効果やドライエッチング時のローディング効果により、各トランジスタのゲート寸法も完全には一致しない。このずれにより、各トランジスタの電流特性に変動が生じるのは避けることが不可能である。
【００５０】
しかし、図４に示すように配された構成にすれば、第１の実施形態の際と同様に、トランジスタＡ、Ｂは各々並列に接続された２個の部分トランジスタによって構成されるため、上記したトランジスタ形成時のばらつきを平均化することができる。更に、同一活性領域内のゲート電極間の距離は１μｍ以下に隣接して配置されているため、ゲート加工時の寸法ばらつきを低減することができ、各部分トランジスタの特性ばらつきも低減することができる。これにより、トランジスタの特性ばらつきをより低減することが可能である。
【００５１】
なお、図４に示す例では、トランジスタＡ、Ｂは各々、並列に接続する部分トランジスタの数は２個であったが、３個以上の部分トランジスタを並列に接続して使用する構成としてもよい。
【００５２】
（第５の実施形態）
以下、本発明の半導体装置の第５の実施形態について、図面を参照しながら説明する。
【００５３】
図５は本発明の第５の実施形態による半導体装置の一構造例を示す平面概念図である。この半導体装置では、２つのトランジスタＡ１とＡ２により例えば図８のペアトランジスタ回路１の一方のトランジスタＡを構成し、同様に、２つのトランジスタＢ１とＢ２によりペアトランジスタ回路１の他方のトランジスタＢを構成するようにしている。
【００５４】
半導体基板上には各トランジスタのドレイン、ソースの各領域を成す活性領域５９が上下２段に設けられており、そのうち、５７ＡはトランジスタＡ１のドレイン、５５Ａはソースであり、このソース５５ＡはトランジスタＡ２のソースとしても兼用されている。また、５７Ａ’はトランジスタＡ２のドレインであり、トランジスタＡ１のドレイン５７ＡとトランジスタＡ２のドレイン５７Ａ’は互いに配線５８Ａで接続されている。一方、５７ＢはトランジスタＢ１のドレイン、５５Ｂはソースであり、このソース５５ＢはトランジスタＢ２のソースとしても兼用されている。また、５７Ｂ’はトランジスタＢ２のドレインであり、トランジスタＢ１のドレイン５７ＢとトランジスタＢ２のドレイン５７Ｂ’は互いに配線５８Ｂで接続されている。そして、トランジスタＡ１、Ａ２のソース５５ＡとトランジスタＢ１、Ｂ２のソース５５Ｂは互いに配線５６で接続されている。５３Ａ、５３Ａ’、５３Ｂ、５３Ｂ’はそれぞれトランジスタＡ１、Ａ２、Ｂ１、Ｂ２のソース・ドレイン間の半導体基板部分５２Ａ、５２Ａ’、５２Ｂ、５２Ｂ’の上にゲート絶縁膜（例えばＳｉＯ2膜）を介して施された上記各トランジスタのゲート電極である。なお、５４ＡはトランジスタＡ（Ａ１、Ａ２）のゲート電極５３Ａ、５３Ａ’に接続されるゲート配線、５４ＢはトランジスタＢ（Ｂ１、Ｂ２）のゲート電極５３Ｂ、５３Ｂ’に接続されるゲート配線である。
【００５５】
以上のように構成された半導体装置について、以下さらに説明する。トランジスタＡ１、Ａ２、Ｂ１、Ｂ２各々のソース領域５５Ａ、５５Ｂとドレイン領域５７Ａ、５７Ａ’、５７Ｂ、５７Ｂ’は、ゲート電極５３Ａ、５３Ａ’、５３Ｂ、５３Ｂ’を形成後イオン注入により形成される。イオン注入時のシャドウ効果により、各ゲート電極５３Ａ、５３Ａ’、５３Ｂ、５３Ｂ’に対するソース領域５５Ａ、５５Ｂとドレイン領域５７Ａ、５７Ａ’、５７Ｂ、５７Ｂ’の位置関係は一致しない。このずれにより、各ゲート電極５３Ａ、５３Ａ’、５３Ｂ、５３Ｂ’のトランジスタ特性に変動が生じるのは避けることが不可能である。
【００５６】
しかし、図５に示すように配された構成にすれば、トランジスタＡ１、Ｂ１について着目してみると、イオン注入時の角度によるシャドウ効果があったとしてもトランジスタＡ１、Ｂ１各々におけるソース、ドレイン領域の位置関係や大きさが同じであるので、それぞれのトランジスタ特性の変動がいつも等しくなる。
【００５７】
さらに同様に、トランジスタＡ２、Ｂ２各々についてもイオン注入時の角度によるシャドウ効果があってもトランジスタＡ２、Ｂ２各々におけるソース、ドレイン領域の位置関係や大きさが同じとなるので、それぞれのトランジスタ特性の変動がいつも等しくなる。従って、トランジスタＡ１、Ａ２を並列接続して構成されたトランジスタＡとトランジスタＢ１、Ｂ２を並列接続されて構成されたトランジスタＢのトランジスタ特性は等しく保持される。
【００５８】
また、トランジスタＡ１とＡ２、トランジスタＢ１とＢ２はそれぞれソース、ドレイン領域の位置関係が対称になっているためイオン注入時の角度によるシャドウ効果の度合いがイオン注入の度に異なっても、対称に配置された２つのトランジスタでシャドウ効果によるトランジスタ特性のばらつきを平均化し、トランジスタＡとトランジスタＢのトランジスタ特性は一定に保持される。これにより、差動対トランジスタとしての特性が保持される。また、複数のトランジスタを並列に接続して１個のトランジスタに見立てて動作させることにより、トランジスタの製造ばらつきを平均化して特性ばらつきを低減させることができる。
【００５９】
なお、図５に示す例では、１つの拡散領域内に配置するトランジスタの数は２個で、上側のトランジスタをトランジスタＡを構成する部分トランジスタＡ１、Ａ２、下側のトランジスタをトランジスタＢを構成する部分トランジスタＢ１、Ｂ２として使用したが、１つの拡散領域内に４個以上の偶数個のトランジスタを配置し、上側のトランジスタをトランジスタＡを構成する部分トランジスタＡ１〜Ａｎ、下側のトランジスタをトランジスタＢを構成する部分トランジスタＢ１〜Ｂｎとして使用してもよい。
【００６０】
（第６の実施形態）
以下、本発明の半導体装置の第６の実施形態について、図面を参照しながら説明する。
【００６１】
図６は本発明の第６の実施形態による半導体装置の一構造例を示す平面概念図である。この半導体装置では、トランジスタＡにより例えば図８のペアトランジスタ回路１の一方のトランジスタＡを構成し、同様に、トランジスタＢによりペアトランジスタ回路１の他方のトランジスタＢを構成するようにしている。
【００６２】
半導体基板上には各トランジスタのドレイン、ソースの各領域を成す活性領域６９が設けられており、そのうち、６７ＡはトランジスタＡのドレイン、６７ＢはトランジスタＢのドレイン、６５はトランジスタＡのソースであり、このソース６５はトランジスタＢのソースとしても兼用されている。６３Ａ、６３ＢはそれぞれトランジスタＡ、Ｂのソース・ドレイン間の半導体基板部６２Ａ、６２Ｂの上にゲート絶縁膜（例えばＳｉＯ2膜）を介して施された上記各トランジスタのゲート電極である。また、トランジスタＡ、Ｂのドレイン領域６７Ａ、６７Ｂは、ダミーパターンとしてのダミー導電層７０によって区切られている。ここで、ゲート電極６３Ａ、６３Ｂおよびダミー導電層７０は等間隔に配置され、ダミー導電層７０はゲート電極６３Ａ、６３Ｂと同様に形成されている。なお、６４Ａ、６４ＢはトランジスタＡ、Ｂのゲート電極６３Ａ、６３Ｂに接続されるゲート配線、６６はトランジスタＡ、Ｂのソース領域６５に接続されるソース配線、６８Ａ、６８ＢはトランジスタＡ、Ｂのドレイン領域６７Ａ、６７Ｂに接続されるドレイン配線である。
【００６３】
以上のように構成することにより、トランジスタＡ、Ｂの周辺における素子配列パターンの粗密差による近接効果を排除し、各トランジスタＡ、Ｂのゲート長を同一にすることができる。また、各トランジスタＡ、Ｂのドレイン領域６７Ａ、６７Ｂをダミーパターンで区切ることにより、拡散層形成時のばらつきによってドレイン領域の面積が各トランジスタで異なることを防止することができ、特性を同一に保持することができる。
【００６４】
なお、上記の第１〜第６の実施形態において、半導体基板上で活性領域１９、２９、３９、４９、５９、６９、７９以外の部分は素子分離領域（素子分離絶縁膜形成領域）となっている。
【産業上の利用可能性】
【００６５】
本発明の半導体装置は、ペアトランジスタ回路を構成するペアトランジスタのデバイス特性を揃えることができ、差動対を成すペアトランジスタを備えた半導体装置等として有用である。
【図面の簡単な説明】
【００６６】
【図１】本発明の第１の実施形態における半導体装置の平面概念図
【図２】本発明の第２の実施形態における半導体装置の平面概念図
【図３】本発明の第３の実施形態における半導体装置の平面概念図
【図４】本発明の第４の実施形態における半導体装置の平面概念図
【図５】本発明の第５の実施形態における半導体装置の平面概念図
【図６】本発明の第６の実施形態における半導体装置の平面概念図
【図７】従来の半導体装置の平面概念図
【図８】差動増幅回路の回路図
【符号の説明】
【００６７】
１  ペアトランジスタ回路
Ａ、Ｂ  ペアトランジスタ
Ａ１、Ａ２、Ａ１１、Ａ１２、Ａ２１、Ａ２２、  トランジスタＡの部分トランジスタ
Ｂ１、Ｂ２、Ｂ１１、Ｂ１２、Ｂ２１、Ｂ２２、  トランジスタＢの部分トランジスタ
１２Ａ、２２Ａ、３２Ａ、４２Ａ、５２Ａ、６２Ａ、７２Ａ  ゲート電極下の半導体基板部分
１２Ａ’、２２Ａ’、３２Ａ’、４２Ａ’、５２Ａ’  ゲート電極下の半導体基板部分
１２Ｂ、２２Ｂ、３２Ｂ、４２Ｂ、５２Ｂ、６２Ｂ、７２Ｂ  ゲート電極下の半導体基板部分
１２Ｂ’、２２Ｂ’、３２Ｂ’、４２Ｂ’、５２Ｂ’  ゲート電極下の半導体基板部分
１３Ａ、２３Ａ、３３Ａ、４３Ａ、５３Ａ  トランジスタＡ１のゲート電極
１３Ａ’、２３Ａ’、３３Ａ’、４３Ａ’、５３Ａ’  トランジスタＡ２のゲート電極
１３Ｂ、２３Ｂ、３３Ｂ、４３Ｂ、５３Ｂ  トランジスタＢ１のゲート電極
１３Ｂ’、２３Ｂ’、３３Ｂ’、４３Ｂ’、５３Ｂ’  トランジスタＢ２のゲート電極
６３Ａ、７３Ａ  トランジスタＡのゲート電極
６３Ｂ、７３Ｂ  トランジスタＢのゲート電極
４Ａ、１４Ａ、２４Ａ、３４Ａ、４４Ａ、５４Ａ、６４Ａ、７４Ａ  トランジスタＡのゲート配線
４Ｂ、１４Ｂ、２４Ｂ、３４Ｂ、４４Ｂ、５４Ｂ、６４Ｂ、７４Ｂ  トランジスタＢのゲート配線
１５Ａ、１５Ａ’、２５Ａ、３５Ａ、３５Ａ’、４５Ａ、５５Ａ、６５、７５、１５Ｂ、１５Ｂ’２５Ｂ、３５Ｂ、３５Ｂ’、４５Ｂ、５５Ｂ  拡散領域内のソース領域
１６、２６、３６、４６、５６、６６、７６  ソース配線
１７Ａ、２７Ａ、４７Ａ、５７Ａ  トランジスタＡ１のドレイン領域
１７Ａ’、２７Ａ’、３７Ａ’、４７Ａ’、５７Ａ’  トランジスタＡ２のドレイン領域
１７Ｂ、２７Ｂ、４７Ｂ、５７Ｂ  トランジスタＢ１のドレイン領域
１７Ｂ’、２７Ｂ’、３７Ｂ’、４７Ｂ’、５７Ｂ’  トランジスタＢ２のドレイン領域
６７Ａ、７７Ａ  トランジスタＡのドレイン領域
６７Ｂ、７７Ｂ  トランジスタＢのドレイン領域
１８Ａ、２８Ａ、３８Ａ、４８Ａ、５８Ａ、６８Ａ、７８Ａ  トランジスタＡのドレイン配線
１８Ｂ、２８Ｂ、３８Ｂ、４８Ｂ、５８Ｂ、６８Ｂ、７８Ｂ  トランジスタＢのドレイン配線
１９、２９、３９、４９、５９、６９、７９  活性領域
３０Ａ、３０Ｂ、４０Ａ、４０Ａ’、４０Ｂ、４０Ｂ’  隣接する一方のトランジスタのドレインと他方のトランジスタのソースの共通領域
７０、８０  ダミー導電層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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