(57)【要約】【課題】  トランジスタの閾値の変動によるドレイン電流の増大を抑制して、基板浮遊効果を抑制することができる構成の半導体集積回路装置を製造する方法を提供する。【解決手段】  支持基板２上に絶縁膜３を介して半導体層４が積層された基板５に対して、半導体層４の表面側に、トランジスタ１２を形成する工程と、半導体層４の表面側に、トランジスタ１２の活性層１６に接続して、配線層を形成する工程と、支持基板２を除去する工程と、半導体層４の裏面側に、絶縁膜３を介して、ゲート電極３０を形成する工程とを有するようにする。【選択図】      図６   
2005183622.tif 000002
【特許請求の範囲】
【請求項１】
支持基板上に絶縁膜を介して半導体層が積層された基板に対して、
前記半導体層の表面側に、トランジスタを形成する工程と、
前記半導体層の表面側に、前記トランジスタの活性層に接続して、配線層を形成する工程と、
前記支持基板を除去する工程と、
前記半導体層の裏面側に、前記絶縁膜を介して、ゲート電極を形成する工程とを有する
ことを特徴とする半導体集積回路装置の製造方法。
【請求項２】
前記ゲート電極を、前記トランジスタのゲート電極よりも低い温度で形成することができる材料により形成することを特徴とする請求項１に記載の半導体集積回路装置の製造方法。
【請求項３】
半導体層の表面側にトランジスタが形成され、
前記トランジスタの活性層に接続して、前記半導体層の表面側に配線層が形成され、
前記半導体層の裏面側に、絶縁膜を介してゲート電極が形成され、
前記ゲート電極が、前記トランジスタのゲート電極よりも、低い温度で形成することができる材料により形成されている
ことを特徴とする半導体集積回路装置。
【請求項４】
支持基板上に絶縁膜を介して半導体層が積層された基板に対して、
表面側より、前記半導体層の裏面側に、トランジスタの活性層を形成する工程と、
前記半導体層の表面側に、第１のトランジスタを形成する工程と、
前記半導体層の表面側に、前記第１のトランジスタの活性層に接続して、配線層を形成する工程と、
前記支持基板を除去する工程と、
前記半導体層の裏面側に、前記トランジスタの活性層に対して、前記絶縁膜を介してゲート電極を形成することにより、第２のトランジスタを形成する工程を有する
ことを特徴とする半導体集積回路装置の製造方法。
【請求項５】
前記第１のトランジスタ及び前記第２のトランジスタを、別々の素子形成領域に形成することを特徴とする請求項４に記載の半導体集積回路装置の製造方法。
【請求項６】
前記第１のトランジスタ及び前記第２のトランジスタを、同じ素子形成領域に形成することを特徴とする請求項４に記載の半導体集積回路装置の製造方法。
【請求項７】
前記第２のゲート電極を、前記第１のトランジスタのゲート電極よりも低い温度で形成することができる材料により形成することを特徴とする請求項４に記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の製造方法及び半導体集積回路装置に関する。
【背景技術】
【０００２】
半導体集積回路装置、例えばＳＯＩ構造を用いたＭＯＳ型の電界効果トランジスタ（以下ＳＯＩ−ＭＯＳＦＥＴと示す）は、高速動作や低消費電力化を達成できるだけではなく、ラッチアップフリーや高ソフトエラー対策を実現できるトランジスタとして広く研究されている。
【０００３】
ところで、このようなＳＯＩ−ＭＯＳＦＥＴにおいては、完全空乏型〔ＰＤ（Partially−Depleted）型〕と部分空乏型〔ＦＤ（Fully−Depleted）型〕といった２つの動作モード（構造）に分類される（例えば非特許文献１参照）。
以下、このような２つの構造を、図１７を用いて説明する。なお、図１７Ａは部分空乏型の構造を、図１７Ｂは完全空乏型の構造を示している。
【０００４】
図１７Ａに示すように、部分空乏型のＳＯＩ−ＭＯＳＦＥＴ６１は、支持基板６２上に埋め込み酸化膜（所謂ＢＯＸ層）６３を介して単結晶シリコン層６４が形成された構成のＳＯＩ基板６５の表面側に、ゲート絶縁膜６６を介して形成されたゲート電極６７と、例えばＮ型のソース領域６８及びドレイン領域６９からなるＭＯＳＦＥＴ７０が形成された構成において、埋め込み酸化膜６３上の単結晶シリコン層６４の厚さＤが厚く形成され（数十ｎｍ〜１００ｎｍ）、ソース領域６８とドレイン領域６９との間に形成されるチャネル領域下のボディ領域７１が、部分的に空乏化とされた構成である。
一方、図１７Ｂに示すように、完全空乏型のＳＯＩ−ＭＯＳＦＥＴ８１においては、ＳＯＩ基板６５の表面側に、ＭＯＳＦＥＴ７０が形成された構成において、埋め込み酸化膜６２上の単結晶シリコン層６４の厚さＤが薄く形成され、ソース領域６８及びドレイン領域６９との間に形成されるチャネル領域下のボディ領域７１が、完全に空乏化とされた構成である。
【０００５】
なお、図１７の場合では、ゲート電極６７の側壁には側壁絶縁膜７３が形成され、ソース領域６８及びドレイン領域６９の内側にはＬＤＤ領域（６８Ａ，６９Ａ）が形成されている。また、図示しないが、場合によっては、その下にポケットやハロー領域が形成される。また、ソース領域６８及びドレイン領域６９の表面側、並びにゲート電極６７上にはシリサイド層７４が形成され、ＭＯＳＦＥＴ７０を含んで全面にはエッチングストッパー膜７５が形成されている。また、７６は素子分離領域である。
【非特許文献１】土屋敏章（島根大学），「ＳＯＩ  ＣＭＯＳデバイスの基礎と応用」，リアライズ社，１９９９年１０月２９日，ｐ．１５−ｐ．１７
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、図１７Ａに示した部分空乏型のＳＯＩ−ＭＯＳＦＥＴ６１の場合、ＭＯＳＦＥＴ７０のボディ領域７１が部分的に空乏化されているので、ボディ領域７１の底部は、電位勾配のない中性領域７２となっている。したがって、ボディ領域７１の表面側と底部側との間では電位差が大きくなっており、ボディ領域７１の底部近傍においては、正孔に対するソース領域６８−ボディ領域７１間の電位障壁が高くなっている（上記非特許文献１参照）。
【０００７】
このため、例えばドレイン領域６９の近傍において、イオンインパクト化により多数のキャリア（電子及び正孔）が発生した場合、電子はドレイン領域６９に流れるが、正孔はソース領域６８端に形成された高い電位障壁によってソース領域６８に流れることができず、ボディ領域７１に蓄積されてしまう。
【０００８】
ここで、ボディ領域７１の正孔蓄積量が増加した場合、ボディ領域７１の電位がプラス（＋）側に上昇するので、そのバイアス効果によって、ＭＯＳＦＥＴ７０の閾値電圧（Ｖｔｈ）が低下してドレイン電流が増加してしまう。
そして、このように、閾値電圧が変動することによりドレイン電流が増大した場合、ドレイン領域６９の近傍において上述したイオンインパクト化が激しく起こることになり、ボディ領域７１に蓄積される正孔蓄積量がさらに増大し、急激なドレイン電流の増加（キンク現象）が発生してしまう。このような所謂基板浮遊効果が生じた場合は、例えば装置自体の動作不良を招いてしまう。
【０００９】
なお、部分空乏型のＳＯＩ−ＭＯＳＦＥＴ６１の場合、単結晶シリコン層６４が厚く形成されているので、ソース領域６８−ドレイン領域６９の接合抵抗を、例えばバルク基板を用いた場合と同様に確保することができるという利点を有している。
【００１０】
ちなみに、図１７Ｂに示した完全空乏型のＳＯＩ−ＭＯＳＦＥＴ８１の場合、ボディ領域７１の底部近傍においては、正孔に対するソース領域６８−ボディ領域７１間の電位障壁が低くなっているため（上記非特許文献１参照）、例えばドレイン領域６９の近傍において、イオンインパクト化により多数のキャリア（電子及び正孔）が発生した場合、電子はドレイン領域６９に流れ、正孔もソース領域６８に流れることができる。
したがって、部分空乏型のＳＯＩ−ＭＯＳＦＥＴ６１の場合のようには、ボディ領域７１の正孔蓄積量が増加しないため、上述したような問題は生じない。
【００１１】
しかしながら、完全空乏型のＳＯＩ−ＭＯＳＦＥＴ８１の場合、単結晶シリコン層６４が薄く形成されているので、ソース領域６８−ドレイン領域６９の接合抵抗を低くすることが難しく、トランジスタ７０のＯＮ電流を稼ぐことが困難となっている。また、ソース−ドレイン間の耐圧が低いことや、寄生バイポーラ効果へ影響を与えてしまう、といった問題を有している。
【００１２】
上述した点に鑑み、本発明は、トランジスタの閾値の変動によるドレイン電流の増大を抑制して、基板浮遊効果を抑制することができる構成の半導体集積回路装置を製造する方法及び半導体集積回路装置を提供するものである。
【課題を解決するための手段】
【００１３】
本発明に係る半導体集積回路装置の製造方法は、支持基板上に絶縁膜を介して半導体層が積層された基板に対して、半導体層の表面側に、トランジスタを形成する工程と、半導体層の表面側に、トランジスタの活性層に接続して、配線層を形成する工程と、支持基板を除去する工程と、半導体層の裏面側に、絶縁膜を介して、ゲート電極を形成する工程とを有するようにする。
【００１４】
上述した本発明に係る半導体集積回路装置の製造方法によれば、支持基板上に絶縁膜を介して半導体層が積層された基板に対して、半導体層の表面側に、トランジスタを形成する工程と、半導体層の表面側に、トランジスタの活性層に接続して、配線層を形成する工程と、支持基板を除去する工程と、半導体層の裏面側に、絶縁膜を介して、ゲート電極を形成する工程とを有するので、半導体層の裏面側に形成したゲート電極によって、トランジスタの閾値の変動によるドレイン電流の増大を抑制することが可能な構成の半導体集積回路装置を製造することができる。そして、例えば、ゲート電極の材料を選定することにより、先に半導体層の表面側に形成された、耐熱性の低い材料よりなる配線層に熱的な影響を与えずに、ゲート電極を形成することが可能になる。
【００１５】
本発明に係る半導体集積回路装置は、半導体層の表面側にトランジスタが形成され、このトランジスタの活性層に接続して、半導体層の表面側に配線層が形成され、半導体層の裏面側に、絶縁膜を介してゲート電極が形成され、このゲート電極が、トランジスタのゲート電極よりも、低い温度で形成することができる材料により形成されている構成とする。
【００１６】
上述した本発明に係る半導体集積回路装置によれば、半導体層の表面側にトランジスタが形成され、このトランジスタの活性層に接続して、半導体層の表面側に配線層が形成され、半導体層の裏面側に、絶縁膜を介してゲート電極が形成され、このゲート電極が、トランジスタのゲート電極よりも、低い温度で形成することができる材料により形成されているので、例えば、半導体層の裏面側に形成されたゲート電極によって、トランジスタの閾値の変動によるドレイン電流の増大を抑制することが可能である。また、表面側に形成された耐熱性の低い材料よりなる配線層に対して、製造時に熱的影響を与えないようにすることが可能になる。
【００１７】
また、本発明に係る半導体集積回路装置の製造方法は、支持基板上に絶縁膜を介して半導体層が積層された基板に対して、表面側より、半導体層の裏面側に、トランジスタの活性層を形成する工程と、半導体層の表面側に、第１のトランジスタを形成する工程と、半導体層の表面側に、第１のトランジスタの活性層に接続して、配線層を形成する工程と、支持基板を除去する工程と、半導体層の裏面側に、トランジスタの活性層に対して、絶縁膜を介してゲート電極を形成することにより、第２のトランジスタを形成する工程を有するようにする。
【００１８】
上述した本発明に係る半導体集積回路装置の製造方法によれば、支持基板上に絶縁膜を介して半導体層が積層された基板に対して、表面側より、半導体層の裏面側に、トランジスタの活性層を形成する工程と、半導体層の表面側に、第１のトランジスタを形成する工程と、半導体層の表面側に、第１のトランジスタの活性層に接続して、配線層を形成する工程と、支持基板を除去する工程と、半導体層の裏面側に、トランジスタの活性層に対して、絶縁膜を介してゲート電極を形成することにより、第２のトランジスタを形成する工程を有するので、表面側及び裏面側にトランジスタを形成した分、回路構成が高性能な半導体集積回路装置を製造することができる。そして、例えば、ゲート電極の材料を選定することにより、先に半導体層の表面側に形成された、耐熱性の低い材料よりなる配線層に熱的影響を与えずに、第２のトランジスタを形成することが可能になる。
【発明の効果】
【００１９】
本発明の半導体集積回路装置の製造方法によれば、半導体層の表面側にトランジスタ及び配線層を形成した後、支持基板を除去して、半導体層の裏面側に絶縁膜を介してゲート電極を形成するので、トランジスタの閾値電圧が変動してドレイン電流の増大が抑制された構成の半導体集積回路装置を製造することが可能になる。
また、上述した構成において、ゲート電極の材料を選定した場合は、表面側の配線層に熱的影響を与えずに、半導体集積回路装置を製造することができる。
【００２０】
また、本発明の半導体集積回路装置によれば、製造時に、表面側に形成された配線層に対して熱的影響を与えないようにすることができる。また、トランジスタの閾値電圧の変動による、ドレイン電流の増大を抑制することが可能になる。
【００２１】
したがって、信頼性が確保され、キンク現象等の基板浮遊効果が抑制されて、本来の性能を充分に発揮できる構成の半導体集積回路装置を得ることができる。
【００２２】
また、本発明の半導体集積回路装置の製造方法によれば、表面側より半導体層の裏面側にトランジスタの活性層を形成した後、半導体層の表面側に第１のトランジスタ及び配線層を形成し、さらに、支持基板を除去して、半導体層の裏面側に、トランジスタの活性層に対して、絶縁膜を介してゲート電極を形成することにより、第２のトランジスタを形成するので、回路構成が高性能で、多機能を有する半導体集積回路装置を製造することができる。
また、上述した構成において、ゲート電極の材料を選定した場合は、表面側の配線層に熱的影響を与えずに、半導体集積回路装置を製造することができる。
【００２３】
したがって、高性能で信頼性が確保された構成の半導体集積回路装置を得ることができる。
【発明を実施するための最良の形態】
【００２４】
以下、図面を参照して、本発明の実施の形態を説明する。
【００２５】
先ず、本発明に係る半導体集積回路装置の製造方法を適用する、半導体集積回路装置の一実施の形態の概略構成図を、図６に示す。
この半導体集積回路装置１は、素子分離領域６により分離された単結晶シリコン層（半導体層）４上に、ゲート絶縁膜１３を介して所定の位置に形成されたゲート電極（第１のゲート電極）１４と、このゲート電極１４の両側で、単結晶シリコン層４中に形成された活性層（ソース領域１５及びドレイン領域１６）とから構成されたＭＯＳ型の電界効果トランジスタ（以下ＭＯＳＦＥＴと示す）１２が形成され、単結晶シリコン層４の表面側に、ＭＯＳＦＥＴ１２に接続される配線層が形成されている。
なお、ゲート電極１４の側壁には側壁絶縁膜１７が形成され、ソース領域１５及びドレイン領域１６の内側にはＬＤＤ領域（１５Ａ，１６Ａ）が形成されている。また、図示しないが、場合によっては、その下にポケットやハロー領域が形成される。また、ソース領域１５及びドレイン領域１６の表面側、並びにゲート電極１４上にはシリサイド層１８が形成され、ＭＯＳＦＥＴ１２を含んで全面にはエッチングストッパー膜１９が形成されている。なお、図６に示す場合は、シリサイド層１８が形成された構成を示したが、シリサイド層１８は必要に応じて取り除くこともできる。
【００２６】
表面側の配線層は、単結晶シリコン層４上に形成された層間絶縁膜２３中において、ドレイン領域１６と対応する位置に、コンタクト用の配線２４を介して接続形成された１層目の配線２１１と、この１層目の配線２１１上に、再びコンタクト用の配線２４を介して接続形成された２層目の配線２１２とから構成されている。
なお、最上層の配線２１２上にはパッシベーション膜等からなる平坦化膜２５が形成され、この平坦化膜２５上に接着剤層２６を介して支持基板２７が貼り付けられている。
【００２７】
この半導体集積回路装置１の場合、単結晶シリコン層４の膜厚Ｄが厚く形成されているので（数十ｎｍ〜１００ｎｍ）、この単結晶シリコン層４中に形成されるチャネル領域下のボディ領域４１が完全に空乏化されず、部分的に空乏化された構造となっている。
【００２８】
ここで、本実施の形態においては、半導体集積回路装置１の、単結晶シリコン層４の裏面側の層間絶縁膜２３中に、埋め込み酸化膜３をゲート絶縁膜として、表面側に形成されたＭＯＳＦＥＴ１２のボディ領域４１の電位を固定するゲート電極（第２のゲート電極）３０を形成する。そして、この第２のゲート電極３０は、表面側に形成されたＭＯＳＦＥＴ１２の第１のゲート電極１４よりも低い温度で形成することが可能な電極材料で形成する。
電極材料としては、具体的に、比較的低温で熱処理を行うことが可能な、例えばＡｌ（アルミニウム）及びＷ（タングステン）、並びにＣｕ（銅）等の金属（合金）を用いることが耐熱性の面から見て好ましい。
なお、この第２のゲート電極３０には、図示しないが、所定の電圧を印加するための配線が接続されている。
【００２９】
このように、本実施の形態の半導体集積回路装置によれば、ボディ領域４１の電位を固定するための第２のゲート電極３０を形成したので、例えば、この第２のゲート電極３０に接続された配線を通じて第２のゲート電極３０に与える電圧を変化させることで、ボディ領域４１の電位を固定することができる。これにより、ボディ領域４１に蓄積された正孔を引き抜くことが可能になるので、ボディ領域４１において正孔蓄積量が増大してしまう問題を解決することができる。
【００３０】
この場合、例えばボディ領域４１の電位がプラス（＋）側に上昇することを抑えて、ＭＯＳＦＥＴ１２の閾値電圧（Ｖｔｈ）が変動することによるドレイン電流の増加を抑制することができるので、例えば急激なドレイン電流の増加（キンク）が発生してしまうことを防止することができる。
【００３１】
また、本実施の形態の半導体集積回路装置によれば、第２のゲート電極３０を、表面側に形成されたＭＯＳＦＥＴ１２の第１のゲート電極１４よりも低い温度で形成することが可能な電極材料で形成したので、耐熱性の低い材料により形成された配線層２４及び配線（２１１，２１２）に対して、製造時に熱的影響を与えないようにすることが可能になる。
また、第２のゲート電極３０の電極材料として用いた、Ａｌ、Ｗ、Ｃｕ等の金属は、低抵抗でもあるので、例えば、高速動作や消費電力の低減が可能になる。
【００３２】
次に、図６に示した構成の半導体集積回路装置１を製造する方法の一実施の形態を、図１〜図５を用いて説明する。なお、図６と対応する部分には同一符号を付している。
先ず、図１Ａに示すように、例えばシリコンからなる支持基板２上に、埋め込み酸化膜（所謂ＢＯＸ層）３を介して、単結晶シリコン層（所謂ＳＯＩ層）４が形成されたＳＯＩ基板５を用意する。
【００３３】
なお、ＳＯＩ基板５としては、例えば、張り合わせ法や水素イオン注入法を用いて形成されたもの等が挙げられる。特に、例えば、支持基板２上に、エピタキシャル成長により形成された単結晶シリコン層が熱酸化されて形成された埋め込み酸化膜３を介して、単結晶シリコン層４が形成されたＳＯＩ基板５は、埋め込み酸化膜３と単結晶シリコン層４との界面に欠陥が少なく望ましい。また、埋め込み酸化膜３や単結晶シリコン層４の膜厚は任意に設定することができる。
【００３４】
次に、ＳＯＩ基板５の単結晶シリコン層４の所定の位置に、例えばＳＴＩ（シャロートレンチ素子分離）法を用いて素子分離領域６を形成し、図１Ｂに示すように、単結晶シリコン層４中に、素子分離領域６によりそれぞれ分離された素子形成領域７を形成する。
【００３５】
次いで、従来より公知の方法にしたがい、図１Ｂに示すように、ＳＯＩ基板５の表面側にＭＯＳ型の電界効果トランジスタ（以下ＭＯＳＦＥＴと示す）１２を形成する。
具体的には、先ず、素子形成領域７上の所定の位置に、ゲート酸化膜１３を介してゲート電極１４を形成し、さらに、素子形成領域７内の所定の位置にＬＤＤ領域（１５Ａ，１６Ａ）を形成する。また、図示しないが、場合によっては、その下にポケットやハロー領域を形成する。
次に、ゲート電極１４の側壁に側壁絶縁膜１７を形成し、この側壁絶縁膜１７が形成されたゲート電極１４をマスクとして、素子形成領域７内に不純物（例えばＮ型）を注入した後、不純物が注入された領域を活性化することにより、素子形成領域７内の所定の位置にソース領域１５及びドレイン領域１６を形成する。
この後、ソース領域１５及びドレイン領域１６の表面側、並びにゲート電極１４上にシリサイド層１８を形成し、ＭＯＳＦＥＴ１２を含んで全面にエッチングストッパー膜１９を形成する。
【００３６】
次に、図２Ｃに示すように、ＳＯＩ基板５上に表面側の配線層を形成する。
先ず、例えばＳＯＩ基板５上の全面に層間絶縁膜２３を形成して平坦化処理を行った後、平坦化された層間絶縁膜２３のドレイン領域１６に対応する位置にコンタクト用の配線２４を形成する。そして、コンタクト用の配線２４に接続するように１層目となる配線２１１を形成する。
次に、１層目の配線２１１を含んで全面に再び層間絶縁膜２３を形成して平坦化処理を行った後、平坦化された層間絶縁膜２３の１層目の配線２１１に対応する位置に再びコンタクト用の配線２４を形成した後、コンタクト用の配線２４に接続するように２層目となる配線２１２を形成する。
この後、最表面に、例えばＳｉＮ膜やＳｉＯＮ膜等からなるパッシベート膜からなる平坦化膜２５を形成する。
これにより、ＳＯＩ基板５上に２層構造の配線層（配線２１１及び配線２１２）が形成される。
尚、図２Ｃに示す場合では配線層が２層構造の場合を示したが、３層以上の場合はこのような工程が繰り返される。
【００３７】
次に、後述する工程で支持基板を接着するために、平坦化膜２５上に接着材層２６を塗布する。ここで、接着材層２６としては、可能な限り耐熱性の高いものを用いることが望ましく、例えばＳＯＧ膜や有機膜等の塗布系のもの、あるいは接着シート等を用いることができる。
次いで、図２Ｄに示すように、接着材層２６上に支持基板２７を張り合わせる。
なお、ＳＯＩ基板５の表面側に支持基板２７を張り合わせるのは、後述する工程において、その支持基板２を研磨してＳＯＩ基板５を薄膜化させる際に、機械的な強度を確保するためである。
【００３８】
次に、上下を反転させることにより、図３Ｅに示すように、ＳＯＩ基板５の裏面側、すなわち支持基板２が露出された状態にする。
【００３９】
次に、露出された支持基板２を除去して、図３Ｆに示すように、ＳＯＩ基板５の埋め込み酸化膜３が露出された状態にする。
この際、最初は機械的研磨やＣＭＰ法を用いて支持基板２を研磨し、表面が埋め込み酸化膜３の近傍に近づいた段階で、例えばウェットエッチング法に切り換えて支持基板２と埋め込み酸化膜３とのエッチングレートを確保できる条件で支持基板２をエッチングする。
このように段階的に研磨とエッチングとを切り換えることにより、埋め込み酸化膜３に影響を与えずに、埋め込み酸化膜３の表面を完全に露出した状態にすることができる。
【００４０】
そして、本実施の形態においては、特に、この露出したＳＯＩ基板５の埋め込み酸化膜（所謂ＢＯＸ層）３をゲート酸化膜として用い、後述するように、この埋め込み酸化膜３上の、例えば表面側に形成されたＭＯＳＦＥＴ１２の第１のゲート電極１４と対応する位置に第２のゲート電極３０を形成する。
このように、ＳＯＩ基板５の埋め込み酸化膜（所謂ＢＯＸ層）４を、裏面側に形成される第２のゲート電極３０のゲート酸化膜として用いることで、例えば、先に表面側に形成された耐熱性が４００℃程度しかないＣｕやＡｌ等からなる配線２１１及び配線２１２に熱的な影響を与えずに、表面側に形成されたトランジスタのボディ領域４１の電位を固定する第２のゲート電極を形成することができる。
以下、第２のゲート電極３０の具体的な形成工程を示す。
【００４１】
先ず、埋め込み酸化膜３上の全面に第２のゲート電極３０形成用の材料層（電極材料層）３１を形成し、この電極材料層３１上にレジスト膜（図示せず）を成膜する。そして公知のリソグラフィ技術を用いて、図４Ｇに示すように、第２のゲート電極形成用のパターンを有するレジストマスク３２を形成する。ここで、レジストマスク３２は、表面側に形成されたＭＯＳＦＥＴ１２の第１のゲート電極１４に対応する位置に形成される。
【００４２】
次に、レジストマスク３２をマスクとして電極材料層３１をエッチング除去することにより、図４Ｈに示すように、埋め込み酸化膜３上のＭＯＳＦＥＴ１２の第１のゲート電極１４と対応する位置に、第２のゲート電極３０を形成する。これにより、単結晶シリコン層４の裏面側に、ゲート酸化膜とされた埋め込み酸化膜３を介して第２のゲート電極３０が形成された状態になる。
【００４３】
電極材料層３１としては、例えばポリシリコン等を用いることも考えられるが、ポリシリコンを用いた場合高温の熱処理を行うことを必要とするため、上述したように、先にＳＯＩ基板５の表面側に形成された配線層２１等に熱的影響を与えてしまう虞があり、耐熱性の面から見て好ましくない。従って、電極材料層３１としては、比較的低温で熱処理を行うことが可能な例えばＡｌ及びＷ、あるいはＣｕ等の金属（合金）を用いることが耐熱性の面から見て好ましい。
なお、電極材料層３１としてＷやＣｕを用いる場合は、図４Ｇ及び図４Ｈに示した工程のかわりに、図示しないが、例えばダマシン加工法を用いることで第２のゲート電極３０を形成することができる。
【００４４】
この後は、図５に示すように、第２のゲート電極３０を含んで、埋め込み酸化膜３上に層間絶縁膜２３を形成して平坦化処理を行う。そして、再び上下を反転させることにより、図６に示したように、単結晶シリコン層４の裏面側において、単結晶シリコンの４の表面側に形成されたＭＯＳＦＥＴ１２の第１のゲート電極１４と対応する位置に、ボディ領域４１の電位を固定する第２のゲート電極３０が形成された構成の半導体集積回路装置１を得ることができる。
【００４５】
上述した本実施の形態の半導体集積回路装置１の製造方法によれば、ＳＯＩ基板５の埋め込み酸化膜（所謂ＢＯＸ層）３をゲート酸化膜として用い、この埋め込み酸化膜３上の所定の位置にＭＯＳＦＥＴ１２のボディ領域４１の電位を固定する第２のゲート電極３０を形成するようにしたので、例えば、先に表面側に形成された耐熱性の低い材料で形成された配線（２１１，２１２）に熱的な影響を与えずに、第２のゲート電極３０を形成することができる。
【００４６】
また、第２のゲート電極３０を、表面側に形成されたＭＯＳＦＥＴ１２の第１のゲート電極１４の形成材料よりも低い温度で形成することが可能な材料より形成するので、このような点においても、先に表面側に形成された配線（２１１，２１２）への熱的な影響を抑制している。
【００４７】
なお、上述した実施の形態では、単結晶シリコン層４の裏面側に第２のゲート電極３０のみを形成する場合を示したが、図示しないが、この第２のゲート電極３０に配線層を接続して形成することもできる。
【００４８】
次に、本発明に係る半導体集積回路装置の製造方法の他の実施の形態を説明する。
先ず、本発明に係る半導体集積回路装置の製造方法が適用される半導体集積回路装置の一形態を、図１１を用いて説明する。なお、図６と対応する部分には同一符号を付している。
図１１に示す半導体集積回路装置１１では、表面側にＭＯＳＦＥＴ１２が形成された素子形成領域７とは異なる素子形成領域７１において、単結晶シリコン層４の裏面側に形成された埋め込み酸化膜（所謂ＢＯＸ層）３をゲート酸化膜として、第２のゲート電極４０が形成され、さらに、ソース領域３５とドレイン領域３６とが形成されることにより、第２のトランジスタ３４が形成された構成である。
【００４９】
この第２のトランジスタ３４は、具体的には、素子形成領域７１内において、単結晶シリコン層４と埋め込み酸化膜３との界面の所定の位置にソース領域３５及びドレイン領域３６が形成され、埋め込み酸化膜３からなるゲート絶縁膜を介して、層間絶縁膜２３中のソース領域３５及びドレイン領域３６間の対応する位置に、第２のゲート電極４０が形成された構成である。
その他の部分は、図６に示す半導体集積回路装置１の場合と同様であるので、対応する部分には同一符号を付して重複説明を省略する。
【００５０】
このような構成の半導体集積回路装置１１によれば、単結晶シリコン層４の表面側に第１のＭＯＳＦＥＴ１２が形成され、裏面側に第２のトランジスタ３４が形成された構成であるので、例えば、表面側の配線層のレイアウトが複雑な構造を有しており、表面側へのトランジスタ等の形成が制限されているような場合に用いて好適である。また、表面側と裏面側にトランジスタを有しているので、回路構成が高性能で、多機能を有する半導体集積回路装置を実現することができる。
また、このような構成の半導体集積回路装置１１は、ゲート長（Ｌ）やゲート幅（Ｗ）の大きい、所謂Ｉ／Ｏトランジスタとして用いることに好適である。
【００５１】
次に、本発明の他の実施の形態として、図１１に示した構成の半導体集積回路装置１１を製造する方法の一実施の形態を、図７〜図１０を用いて説明する。なお、図１１と対応する部分には同一符号を付している。
先ず、上述した実施の形態の場合と同様に、図７Ａに示すように、例えばシリコンからなる支持基板２上に、埋め込み酸化膜（所謂ＢＯＸ層）３を介して、単結晶シリコン層（所謂ＳＯＩ層）４が形成されたＳＯＩ基板５を用意する。
【００５２】
なお、ＳＯＩ基板５としては、前述したように、埋め込み酸化膜３と単結晶シリコン層４との界面に欠陥が少ないということで、支持基板２上に、エピタキシャル成長により形成された単結晶シリコン層が熱酸化されて形成された埋め込み酸化膜３を介して、単結晶シリコン層４が形成されたＳＯＩ基板５を用いることが望ましい。また、埋め込み酸化膜３や単結晶シリコン層４の膜厚は任意に設定することができる。
【００５３】
次に、ＳＯＩ基板５の単結晶シリコン層４の所定の位置に、例えばＳＴＩ（シャロートレンチ素子分離）法を用いて素子分離領域６を形成し、図７Ｂに示すように、単結晶シリコン層４中に、素子分離領域６により分離された素子形成領域７をそれぞれ形成する。
【００５４】
そして、本実施の形態においては、特に、表面側にＭＯＳＦＥＴが形成される素子形成領域７とは異なる素子形成領域７１中に、表面側よりイオン注入を行うことにより、後述する裏面側に形成される第２のトランジスタのソース領域及びドレイン領域を先に形成する。ここで、イオン注入の際、埋め込み酸化膜３がストッパーとなるので、ソース領域及びドレイン領域は、単結晶シリコン層４と埋め込み酸化膜３との界面に形成される。なお、不純物の注入条件は任意に設定することができる。
【００５５】
すなわち、本実施の形態では、単結晶シリコン層４の表面側に、ＭＯＳＦＥＴや配線層が形成される前に、単結晶シリコン層４の裏面側に形成される第２のトランジスタのソース領域及びドレイン領域を先に形成する。
【００５６】
イオン注入された領域の活性化は、イオン注入に引き続いて行うこともできるが、この後の工程で、素子形成領域７の表面側に形成される第１のトランジスタのソース領域及びドレイン領域の活性化の際に同時に行うこともできる。
【００５７】
次に、従来より公知の方法にしたがい、図７Ｃに示すように、ＳＯＩ基板５の表面側に第１のトランジスタ、本実施の形態ではＭＯＳ型の電界効果トランジスタ（以下ＭＯＳＦＥＴと示す）１２を形成する。
なお、具体的なＭＯＳＦＥＴ１２の形成方法は、前述した実施の形態の場合と同様であるので、重複説明は省略する。
【００５８】
次に、図８Ｄに示すように、ＳＯＩ基板５上の全面に配線層を形成し、最表面に平坦化膜２５を形成する。
なお、具体的な配線層の形成方法は、前述した実施の形態の場合と同様であるので、重複説明は省略する。
【００５９】
次に、後述する工程で支持基板を接着するために、平坦化膜２５上に接着材層２６を塗布する。この接着材層２６としては、前述したように、可能な限り耐熱性の高いものを用いることが望ましく、例えばＳＯＧ膜や有機膜等の塗布系のもの、あるいは接着シート等を用いることができる。
次いで、接着材層２６上に支持基板２７を張り合わせた後、上下を反転させることにより、図８Ｅに示すように、ＳＯＩ基板５の裏面側、すなわち支持基板２が露出された状態にする。
なお、ＳＯＩ基板５の表面側に支持基板２７を張り合わせるのは、前述したように、後述する工程において、その支持基板２を研磨してＳＯＩ基板５を薄膜化させる際に、機械的な強度を確保するためである。
【００６０】
次に、露出された支持基板２を除去して、図９Ｆに示すように、ＳＯＩ基板５の埋め込み酸化膜３が露出された状態にする。
この際、前述したように、最初は機械的研磨やＣＭＰ法を用いて支持基板２を研磨し、表面が埋め込み酸化膜３の近傍に近づいた段階で、例えばウェットエッチング法に切り換えて支持基板２と埋め込み酸化膜３とのエッチングレートを確保できる条件で支持基板２をエッチングする。
このように段階的に研磨とエッチングとを切り換えることにより、埋め込み酸化膜３に影響を与えずに、埋め込み酸化膜３の表面を完全に露出した状態にすることができる。
【００６１】
次に、埋め込み酸化膜３上の全面に、第２のゲート電極形成用の材料層（電極材料層）３１を形成し、この電極材料層３１上にレジスト膜（図示せず）を成膜する。そして公知のリソグラフィ技術を用いて、図９Ｇに示すように、第２のゲート電極形成用のパターンを有するレジストマスク３２を形成する。
【００６２】
次に、レジストマスク３２をマスクとして電極材料層３１をエッチング除去することにより、図１０に示すように、単結晶シリコン層４の裏面側の所定の位置に、埋め込み酸化膜３を介して形成された第２のゲート電極４０と、このゲート電極３４を間に挟んで素子形成領域７１内に形成されたソース領域３５及びドレイン領域３６とからなる第２のトランジスタ３４が形成された状態にする。
【００６３】
電極材料層３１としては、上述したように、比較的低温で熱処理を行うことが可能な例えばＡｌ及びＷ、あるいはＣｕ等の金属（合金）を用いることが耐熱性の面から見て好ましい。なお、電極材料層３１としてＷやＣｕを用いる場合は、図９Ｇ及び図１０に示した工程のかわりに、図示しないが、例えばダマシン加工法を用いて第２のゲート電極を形成することができる。
【００６４】
この後は、上述したように、第２のゲート電極３０を含んで、埋め込み酸化膜３上に層間絶縁膜３３を形成して平坦化処理を行い、再び上下を反転させることにより、図１１に示すように、単結晶シリコン層４の表面側にＭＯＳＦＥＴ１２が形成され、このＭＯＳＦＥＴ１２が形成された素子形成領域７とは別の素子形成領域７１の裏面側に、第２のトランジスタ３４が形成された半導体集積回路装置１１を得ることができる。
【００６５】
上述した本実施の形態の半導体集積回路装置の製造方法によれば、ＳＯＩ基板５（単結晶シリコン層４）の表面側に、ＭＯＳＦＥＴ１２及び配線（２１１，２１２）を形成する前に、ＳＯＩ基板５の裏面側に形成される第２のトランジスタ３４のソース領域３５及びドレイン領域３６を、表面側より、単結晶シリコン層４内に形成したので、裏面側より、第２のトランジスタのソース領域及びドレイン領域を形成する方法と比較して、基板の表面側に形成された、耐熱性が４００℃程度しかないＣｕやＡｌ等からなる配線層に熱的な影響を与えることを抑えることができる。
【００６６】
なお、本実施の形態においても、単結晶シリコン層４の裏面側に、例えば、第２のトランジスタ３４のソース領域３５又はドレイン領域３６に接続する配線層を形成することができる。
【００６７】
次に、本発明に係る半導体集積回路装置の製造方法のさらに他の実施の形態を説明する。
先ず、本発明に係る半導体集積回路装置の製造方法が適用される半導体集積回路装置の一形態を、図１６を用いて説明する。なお、図６と対応する部分には同一符号を付している。
この半導体集積回路装置１１１では、表面側にＭＯＳＦＥＴ１２が形成された素子形成領域７において、単結晶シリコン層４の裏面側に形成された埋め込み酸化膜（所謂ＢＯＸ層）３をゲート酸化膜として、第２のゲート電極４０が形成され、さらに、ソース領域３５とドレイン領域３６とが形成されることにより、第２のトランジスタ３４が形成された構成である。
【００６８】
この第２のトランジスタ３４は、具体的には、素子形成領域７１内において、表面側に形成されたＭＯＳＦＥＴ１２のソース領域１５及びドレイン領域１６とそれぞれ対応する位置に、ソース領域３５及びドレイン領域３６が形成され、そして、埋め込み酸化膜３からなるゲート絶縁膜を介して、層間絶縁膜２３中のソース領域３５及びドレイン領域３６との間の対応する位置に、第２のゲート電極４０が形成された構成である。なお、ＭＯＳＦＥＴ１２及び第２のトランジスタ３４の、それぞれ対応するソース領域１５及び３５、ドレイン領域１６及び３６は接触して形成されている。
その他の部分は、図６及び図１１に示す半導体集積回路装置（１，１１）の場合と同様であるので、対応する部分には同一符号を付して重複説明を省略する。
【００６９】
このような構成の半導体集積回路装置１１１によれば、同じ素子形成領域７内において、単結晶シリコン層４の表面側に第ＭＯＳＦＥＴ１２が形成され、裏面側に第２のトランジスタ３４が形成された構成であるので、例えば、表面側のみにトランジスタが１つ形成された構成の場合に比べて、ゲート幅Ｗを大きくせずに電流能力を倍増することができる。
また、図１１に示した半導体集積回路装置１１の場合と同様に、例えば、表面側の配線層のレイアウトが複雑な構造を有しており、表面側へのトランジスタ等の形成が制限されているような場合に用いて好適である。
また、表面側と裏面側にトランジスタを有しているので、回路構成が高性能で、多機能を有する半導体集積回路装置を実現することができる。
また、このような構成の半導体集積回路装置１１１は、ゲート長（Ｌ）やゲート幅（Ｗ）の大きい、所謂Ｉ／Ｏトランジスタとして用いることに好適である。
【００７０】
次に、本発明のさらに他の実施の形態として、図１６に示した構成の半導体集積回路装置１１を製造する方法の一実施の形態を、図１２〜図１５を用いて説明する。なお、図１６と対応する部分には同一符号を付して重複説明を省略する。
先ず、上述した実施の形態の場合と同様に、図１２Ａに示すように、例えばシリコンからなる支持基板２上に、埋め込み酸化膜３を介して、単結晶シリコン層４が形成されたＳＯＩ基板５を用意する。
【００７１】
なお、ＳＯＩ基板５としては、埋め込み酸化膜３と単結晶シリコン層４との界面に欠陥が少ないとして、例えば、支持基板２上に、エピタキシャル成長により形成された単結晶シリコン層が熱酸化されて形成された埋め込み酸化膜３を介して、単結晶シリコン層４が形成されたＳＯＩ基板５を用いることが望ましい。なお、埋め込み酸化膜３や単結晶シリコン層４の膜厚は任意に設定することができる。
【００７２】
次に、ＳＯＩ基板５の単結晶シリコン層４の所定の位置に、例えばＳＴＩ（シャロートレンチ素子分離）法を用いて素子分離領域６を形成し、図１２Ｂに示すように、単結晶シリコン層４中に、素子分離領域６により分離された素子形成領域７を形成する。
【００７３】
そして、本実施の形態においては、特に、表面側にＭＯＳＦＥＴが形成される素子形成領域７中に、表面側よりイオン注入を行うことにより、後述する裏面側に形成される第２のトランジスタのソース領域及びドレイン領域を先に形成する。ここで、イオン注入の際、ＳＯＩ基板５の埋め込み酸化膜３がストッパーとしてはたらく。なお、不純物の注入条件は任意に設定することができる。
【００７４】
すなわち、本実施の形態においては、ＳＯＩ基板５の表面側に、ＭＯＳＦＥＴや配線層が形成される前に、ＳＯＩ基板５の裏面側に形成される第２のトランジスタのソース領域及びドレイン領域を先に形成する。
【００７５】
ここで、イオン注入された領域の活性化は、イオン注入に引き続いて行うこともできるが、この後の工程で、素子形成領域７の表面側に形成される第１のトランジスタのソース領域及びドレイン領域の活性化の際に同時に行うこともできる。
【００７６】
次に、従来より公知の方法にしたがい、図１２Ｃに示すように、ＳＯＩ基板５の表面側に第１のトランジスタ、本実施の形態ではＭＯＳ型の電界効果トランジスタ（以下ＭＯＳＦＥＴと示す）１２を形成する。
なお、具体的なＭＯＳＦＥＴ１２の形成方法は、前述した実施の形態の場合と同様であるので、重複説明は省略する。
【００７７】
次に、図１３Ｄに示すように、ＳＯＩ基板５上の全面に配線層を形成し、最上層の配線２２２上に平坦化膜２５を形成する。
なお、具体的な配線層の形成方法は、前述した実施の形態の場合と同様であるので、重複説明を省略する。
【００７８】
次に、後述する工程で支持基板を接着するために、平坦化膜２５上に接着材層２６を塗布する。この接着材層２６としては、前述したように、可能な限り耐熱性の高いものを用いることが望ましく、例えばＳＯＧ膜や有機膜等の塗布系のもの、あるいは接着シート等を用いることができる。
次いで、接着材層２６上に支持基板２７を張り合わせた後、上下を反転させることにより、図１３Ｅに示すように、ＳＯＩ基板５の裏面側、すなわち支持基板２が露出された状態にする。
なお、ＳＯＩ基板５の表面側に支持基板２７を張り合わせるのは、前述したように、後述する工程において、その支持基板２を研磨してＳＯＩ基板５を薄膜化させる際に、機械的な強度を確保するためである。
【００７９】
次に、露出された支持基板２を研磨して、図１４Ｆに示すように、ＳＯＩ基板５の埋め込み酸化膜３が露出された状態にする。
この際、前述したように、最初は機械的研磨やＣＭＰ法を用いて支持基板２を研磨し、表面が埋め込み酸化膜３の近傍に近づいた段階で、例えばウェットエッチング法に切り換えて支持基板２と埋め込み酸化膜３とのエッチングレートを確保できる条件で支持基板２をエッチングする。
このように段階的に研磨とエッチングとを切り換えることにより、埋め込み酸化膜３に影響を与えずに、埋め込み酸化膜３の表面を完全に露出した状態にすることができる。
【００８０】
次に、埋め込み酸化膜３上の全面に、第２のゲート電極４０形成用の材料層（電極材料層）３１を形成し、この電極材料層３１上にレジスト膜（図示せず）を成膜する。そして公知のリソグラフィ技術を用いて、図１４Ｇに示すように、第２のゲート電極形成用のパターンを有するレジストマスク３２を形成する。
【００８１】
次に、レジストマスク３２をマスクとして電極材料層３１をエッチング除去することにより、図１５Ｈに示すように、単結晶シリコン層４の裏面側において、表面側に形成されたＭＯＳＦＥＴ１２の第１のゲート電極１４と対応する位置に、埋め込み酸化膜３を介して第２のゲート電極４０が形成される。そして、この第２のゲート電極４０と、前述した工程で先に素子形成領域７内に形成されたソース領域３５及びドレイン領域３６とにより、第２のトランジスタ３４が形成される。
【００８２】
電極材料層３１としては、上述したように、比較的低温で熱処理を行うことが可能な例えばＡｌ及びＷ、あるいはＣｕ等の金属（合金）を用いることが耐熱性の面から見て好ましい。なお、電極材料層３１としてＷやＣｕを用いる場合は、図１４Ｇ及び図１５Ｈに示すかわりに、図示しないが、例えばダマシン加工法を用いて第２のゲート電極を形成することができる。
【００８３】
この後は、図１５Ｉに示すように、第２のゲート電極４０を含んで、埋め込み酸化膜３上に層間絶縁膜２３を形成して平坦化処理を行い、再び上下を反転させることにより、図１６に示したように、単結晶シリコン層４の表面側にＭＯＳＦＥＴ１２が形成され、裏面側にトランジスタ３４が形成された半導体集積回路装置１１１を得ることができる。
【００８４】
上述した本実施の形態の半導体集積回路装置１１１の製造方法によれば、ＳＯＩ基板５（単結晶シリコン層４）の表面側に、ＭＯＳＦＥＴ１２及び配線（２１１，２１２）を形成する前に、ＳＯＩ基板５の裏面側に形成される第２のトランジスタ３４のソース領域３５及びドレイン領域３６を、表面側より、単結晶シリコン層４内に形成したので、例えば、ＳＯＩ基板の表面側にトランジスタ及び配線層を形成した後に、裏面側より、第２のトランジスタのソース領域及びドレイン領域を形成する方法と比較して、基板の表面側に形成された、耐熱性が４００℃程度しかないＣｕやＡｌ等からなる配線層に熱的な影響を与えることを抑えることができる。
【００８５】
また、前述した実施の形態の場合と同様に、ＳＯＩ基板５の埋め込み酸化膜（所謂ＢＯＸ層）３をゲート酸化膜として用い、この埋め込み酸化膜３上の所定の位置に第２のトランジスタ３４の第２のゲート電極４０を、表面側に形成されたＭＯＳＦＥＴ１２の第１のゲート電極１４の形成材料よりも低い温度で形成することが可能な材料より形成しているので、このような点においても、先に表面側に形成された配線（２１１，２１２）への熱的な影響を抑制している。
【００８６】
なお、前述したように、本実施の形態においても、単結晶シリコン層４の裏面側に、例えば、第２のトランジスタ３４のソース領域３５又はドレイン領域３６に接続する配線層を形成することができる。
【００８７】
尚、本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【図面の簡単な説明】
【００８８】
【図１】Ａ〜Ｂ  本発明の半導体集積回路装置の製造方法の一実施の形態を示す製造工程図（その１）である。
【図２】Ｃ〜Ｄ  本発明の半導体集積回路装置の製造方法の一実施の形態を示す製造工程図（その２）である。
【図３】Ｅ〜Ｆ  本発明の半導体集積回路装置の製造方法の一実施の形態を示す製造工程図（その３）である。
【図４】Ｇ〜Ｈ  本発明の半導体集積回路装置の製造方法の一実施の形態を示す製造工程図（その４）である。
【図５】本発明の半導体集積回路装置の製造方法の一実施の形態を示す製造工程図（その５）である。
【図６】図１〜図５に示す工程により製造された半導体集積回路装置の構成を示す概略断面図である。
【図７】Ａ〜Ｃ  本発明の半導体集積回路装置の製造方法の他の実施の形態を示す製造工程図（その１）である。
【図８】Ｄ〜Ｅ  本発明の半導体集積回路装置の製造方法の他の実施の形態を示す製造工程図（その２）である。
【図９】Ｆ〜Ｇ  本発明の半導体集積回路装置の製造方法の他の実施の形態を示す製造工程図（その３）である。
【図１０】本発明の半導体集積回路装置の製造方法の他の実施の形態を示す製造工程図（その４）である。
【図１１】図７〜図１０に示す工程により製造された半導体集積回路装置の構成を示す概略断面図である。
【図１２】Ａ〜Ｃ  本発明の半導体集積回路装置の製造方法のさらに他の実施の形態を示す製造工程図（その１）である。
【図１３】Ｄ〜Ｅ  本発明の半導体集積回路装置の製造方法のさらに他の実施の形態を示す製造工程図（その２）である。
【図１４】Ｆ〜Ｇ  本発明の半導体集積回路装置の製造方法のさらに他の実施の形態を示す製造工程図（その３）である。
【図１５】Ｈ〜Ｉ  本発明の半導体集積回路装置の製造方法のさらに他の実施の形態を示す製造工程図（その４）である。
【図１６】図１２〜図１５に示す工程により製造された半導体集積回路装置の構成を示す概略断面図である。
【図１７】Ａ、Ｂ  従来の半導体集積回路装置の構成を示す概略断面図である。
【符号の説明】
【００８９】
１，１１，１１１・・・半導体集積回路装置、２・・・支持基板、３・・・埋め込み酸化膜（ＢＯＸ層）、４・・単結晶シリコン層、５・・・ＳＯＩ基板、６・・・素子分離領域、７・・・素子形成領域、８・・・接続層、９・・・穴、１０・・・多結晶シリコン、１２・・・第１のトランジスタ（ＭＯＳＦＥＴ）、１３・・・ゲート絶縁膜、１４・・・ゲート電極、１５・・・ソース領域、１６・・・ドレイン領域、１９・・・エッチングストッパー膜、２１・・・配線層（表面側）、２２・・・配線層（裏面側）、２３・・・層間絶縁膜、２４・・・コンタクト用の配線、２５・・・平坦化膜、２６・・・接着剤層、２７・・・支持基板、３０，４０・・・第２のゲート電極、３１・・・電極材料層、３２・・・レジストマスク、３３・・・、３４・・・第２のトランジスタ
【図１】
2005183622.tif 000003
【図２】
2005183622.tif 000004
【図３】
2005183622.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2005183622.tif 000015
【図１４】
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【図１５】
2005183622.tif 000017
【図１６】
2005183622.tif 000018
【図１７】
2005183622.tif 000019