(57)【要約】【課題】低消費電力化を図るためにデバイスの電源電圧を下げると、光電変換素子と浮遊拡散領域との間の電位差を十分に確保できなくなり、その結果、光電変換素子で光電変換されて蓄積された信号電荷を完全に読み出せなくなるため飽和電荷量Ｑｓが低下する。【解決手段】読み出しトランジスタ２２による信号電荷の読み出し期間で画素２０の電源電圧ＡＶＤをΔＶだけプラス側に変動させ、フォトダイオード２１と浮遊拡散領域ＦＤとの間の電位差（ポテンシャル）を、リセット状態でのフォトダイオード２１と浮遊拡散領域ＦＤとの間の電位差よりも大きくすることによって飽和電荷量Ｑｓを上げる。【選択図】図４
2005086225.tif 000002
【特許請求の範囲】
【請求項１】
入射光を光電変換して蓄積する光電変換素子、前記光電変換素子から浮遊拡散領域に信号電荷を読み出す読み出し手段、前記浮遊拡散領域をリセットするリセット手段および前記浮遊拡散領域に読み出された信号電荷を増幅する増幅手段を少なくとも画素の構成要素として含む固体撮像素子であって、
前記読み出し手段による読み出し期間の少なくとも終了タイミングで前記光電変換素子と前記浮遊拡散領域との間の電位差を、前記リセット手段によってリセットしたときの前記光電変換素子と前記浮遊拡散領域との間の電位差よりも大きくする制御手段
を備えたことを特徴とする固体撮像素子。
【請求項２】
前記制御手段は、前記読み出し期間の少なくとも終了タイミングで、画素の電源電圧を変動させることによって前記光電変換素子と前記浮遊拡散領域との間の電位差を大きくする
ことを特徴とする請求項１記載の固体撮像素子。
【請求項３】
前記制御手段は、前記読み出し期間の少なくとも終了タイミングで、画素から信号を読み出す信号線の電位をシフトすることによって前記光電変換素子と前記浮遊拡散領域との間の電位差を大きくする
ことを特徴とする請求項１記載の固体撮像素子。
【請求項４】
入射光を光電変換して蓄積する光電変換素子、前記光電変換素子から浮遊拡散領域に信号電荷を読み出す読み出し手段、前記浮遊拡散領域をリセットするリセット手段および前記浮遊拡散領域に読み出された信号電荷を増幅する増幅手段を少なくとも画素の構成要素として含む固体撮像素子の駆動方法であって、
前記読み出し手段による読み出し期間の少なくとも終了タイミングで前記光電変換素子と前記浮遊拡散領域との間の電位差を、前記リセット手段によってリセットしたときの前記光電変換素子と前記浮遊拡散領域との間の電位差よりも大きくする
ことを特徴とする固体撮像素子の駆動方法。
【請求項５】
前記読み出し期間の少なくとも終了タイミングで、画素の電源電圧を変動させることによって前記光電変換素子と前記浮遊拡散領域との間の電位差を大きくする
ことを特徴とする請求項４記載の固体撮像素子の駆動方法。
【請求項６】
前記リセット手段によって前記浮遊拡散領域をリセットしたときのリセットレベルと、前記読み出し手段によって前記光電変換素子から信号電荷を読み出したときの信号レベルとを、前記電源電圧が同じレベル状態にあるときに読み出す
ことを特徴とする請求項５記載の固体撮像素子の駆動方法。
【請求項７】
前記リセット手段によって前記浮遊拡散領域をリセットし、リセットレベルを読み出した後に前記電源電圧を変動させる
ことを特徴とする請求項６記載の固体撮像素子の駆動方法。
【請求項８】
前記電源電圧を前記リセット手段によるリセット時の電位に戻した後に、信号レベルを読み出す
ことを特徴とする請求項７記載の固体撮像素子の駆動方法。
【請求項９】
前記読み出し期間の少なくとも終了タイミングで、画素から信号を読み出す信号線の電位をシフトすることによって前記光電変換素子と前記浮遊拡散領域との間の電位差を大きくする
ことを特徴とする請求項４記載の固体撮像素子の駆動方法。
【請求項１０】
前記リセット手段によって前記浮遊拡散領域をリセットし、リセットレベルを読み出した後に前記信号線の電位をシフトする
ことを特徴とする請求項９記載の固体撮像素子の駆動方法。
【請求項１１】
画素の電源電圧を前記リセット手段によるリセット時の電位に戻した後に、前記信号線の電位をシフトする
ことを特徴とする請求項１０記載の固体撮像素子の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子および固体撮像素子の駆動方法に関し、特に光電変換素子、光電変換素子から浮遊拡散領域に信号電荷を読み出す読み出し手段、浮遊拡散領域をリセットするリセット手段および浮遊拡散領域に読み出された信号電荷を増幅する増幅手段を少なくとも画素の構成要素として含むＣＭＯＳイメージセンサ等の固体撮像素子および当該固体撮像素子の駆動方法に関する。
【背景技術】
【０００２】
固体撮像素子として、光電変換素子、光電変換素子から浮遊拡散領域に信号電荷を読み出す読み出し手段、浮遊拡散領域をリセットするリセット手段および浮遊拡散領域に読み出された信号電荷を増幅する増幅手段を少なくとも画素の構成要素として含み、リセット手段によって浮遊拡散領域をリセットしたときと、読み出し手段によって光電変換素子から信号電荷を読み出したときの増幅手段の２つの出力の差分をとるようにしたＣＭＯＳイメージセンサがある（例えば、特許文献１参照）。
【０００３】
【特許文献１】特許第２７０８４５５号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記構成のＣＭＯＳイメージセンサにおいて、近年、低消費電力化を図るために、デバイスの電源電圧を下げる傾向にある。しかしながら、電源電圧の低下に伴い、光電変換素子と浮遊拡散領域との間の電位差を十分に確保できなくなり、その結果、光電変換素子で光電変換されて蓄積された信号電荷を完全に読み出せなくなるため、飽和電荷量Ｑｓが低下するという課題がある。
【０００５】
一方で、画素の微細化が年々進められている。画素の微細化により画素の平面方向のサイズが小さくなるに伴ってゲート酸化膜の膜厚も薄くなってきている。ゲート酸化膜の膜厚が薄いことにより、飽和電荷量Ｑｓを確保するために電源電圧を上げると、信頼性の観点から製品寿命が短くなるため、電源電圧を上げることによって飽和電荷量Ｑｓを確保する方策を採ることができない。
【０００６】
本発明は、上記課題に鑑みてなされたものであって、その目的とするところは、製品寿命を短くすることなく、飽和電荷量Ｑｓを上げることが可能な固体撮像素子およびその駆動方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明では、入射光を光電変換して蓄積する光電変換素子、前記光電変換素子から浮遊拡散領域に信号電荷を読み出す読み出し手段、前記浮遊拡散領域をリセットするリセット手段および前記浮遊拡散領域に読み出された信号電荷を増幅する増幅手段を少なくとも画素の構成要素として含む固体撮像素子において、前記読み出し手段による読み出し期間の少なくとも終了タイミングで前記光電変換素子と前記浮遊拡散領域との間の電位差を、前記リセット手段によってリセットしたときの前記光電変換素子と前記浮遊拡散領域との間の電位差よりも大きくする構成を採っている。
【０００８】
上記の構成において、リセット手段によってリセットしたときの光電変換素子と浮遊拡散領域との間の電位差（ポテンシャル差）は画素の電源電圧によって決まる。そして、読み出し手段による読み出し期間の少なくとも終了タイミングで、光電変換素子と浮遊拡散領域との間の電位差を、リセット状態での光電変換素子と浮遊拡散領域との間の電位差よりも大きくすることで、電源電圧を高く設定しなくても、読み出し期間の少なくとも終了タイミングでは当該電位差を十分に確保できる。したがって、光電変換素子に蓄積された信号電荷を完全に浮遊拡散領域に読み出すことができる。
【発明の効果】
【０００９】
本発明によれば、電源電圧を高く設定しなくても、読み出し期間の少なくとも終了タイミングで、光電変換素子と浮遊拡散領域との間の電位差を十分に確保できることにより、光電変換素子に蓄積された信号電荷を完全に浮遊拡散領域に読み出すことができるため、製品寿命を短くすることなく、飽和電荷量Ｑｓを上げることができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１１】
図１は、本発明が適用されるＣＭＯＳイメージセンサの構成の概略を示すブロック図である。図１において、画素アレイ部１１、垂直駆動回路１２、ＣＤＳ(Correlated Double Sampling;相関二重サンプリング)回路１３、水平駆動回路１４、ＡＧＣ(Automatic Gain Control;自動利得制御)回路１５、Ａ／Ｄ（アナログ／デジタル）変換回路１６およびタイミングジェネレータ１７等がチップ（基板）１０上に集積されている。
【００１２】
画素アレイ部１１は、光電変換素子を含む画素が行列状に２次元配置され、これら画素の配列に対して各画素の信号を出力する垂直信号線や、各画素を駆動する各種の制御線が配線された構成となっている。画素としては、入射光を光電変換して蓄積する光電変換素子、前記光電変換素子から浮遊拡散領域に信号電荷を読み出す読み出し手段、前記浮遊拡散領域をリセットするリセット手段および前記浮遊拡散領域に読み出された信号電荷を増幅する増幅手段を少なくとも構成要素として含むものが用いられる。この種の画素の具体的な回路例については後で述べる。
【００１３】
垂直駆動回路１２は、画素からの読み出し行を選択するための走査信号を画素アレイ部１１に供給する。ＣＤＳ回路１３は、画素アレイ部１１の１画素列または複数画素列ごとに配置され、垂直駆動回路１２によって選択された行から読み出された信号をＣＤＳ処理する。具体的には、各画素からリセットレベルと信号レベルとを受け取り、両者の差を取ることにより、画素毎の固定パターンノイズを除去する。水平駆動回路１４は、ＣＤＳ回路１３においてＣＤＳ処理された後、各列ごとに保存されている信号を順番に選択する。
【００１４】
ＡＧＣ回路１５は、水平駆動回路１４によって選択された列の信号を適当なゲインで増幅する。Ａ／Ｄ変換回路１６は、ＡＧＣ回路１５で増幅されたアナログ信号をデジタル信号に変換してチップ１０外へ出力する。タイミングジェネレータ１７は、各種のタイミング信号を生成し、垂直駆動回路１２、ＣＤＳ回路１３、水平駆動回路１４、ＡＧＣ回路１５、Ａ／Ｄ変換回路１６の各々を駆動する。
【００１５】
以上の構成は、ＣＭＯＳイメージセンサの一例であり、これに限られるものではない。すなわち、Ａ／Ｄ変換回路１６をチップ１０内に持たない構成のもの、各画素列ごとに持つ構成のもの、ＣＤＳ回路１３を一つだけ持つ構成のもの、ＣＤＳ回路１３、ＡＧＣ回路１５等を含む出力系統を複数存在する構成のもの等であっても良い。
【００１６】
（画素例１）
図２は、画素の回路構成の一例を示す回路図である。図２から明らかなように、本例に係る画素２０は、入射光を光電変換して蓄積する光電変換素子、例えばフォトダイオード２１と、フォトダイオード２１から浮遊拡散領域ＦＤに信号電荷を読み出す読み出しトランジスタ２２と、浮遊拡散領域ＦＤをリセットするリセットトランジスタ２３と、浮遊拡散領域ＦＤに読み出された信号電荷を増幅する増幅トランジスタ２４と、画素を選択する選択トランジスタ２５とを有する４トランジスタの構成となっている。
【００１７】
図２において、画素２０には正側電源ＡＶＤと負側電源（本例では、グランド）ＡＶＳとが与えられている。フォトダイオード２１は、アノードが負側電源ＡＶＳに接続されている。読み出しトランジスタ２２は、フォトダイオード２１のカソードと浮遊拡散領域ＦＤとの間に接続され、ゲートが読み出し制御線２６に接続されている。リセットトランジスタ２３は、正側電源ＡＶＤと浮遊拡散領域ＦＤとの間に接続され、ゲートがリセット制御線２７に接続されている。増幅トランジスタ２４は、ゲートが浮遊拡散領域ＦＤに接続され、ドレインが正側電源ＡＶＤに接続されている。選択トランジスタ２５は、増幅トランジスタ２４のソースと垂直信号線２８との間に接続され、ゲートが走査線２９に接続されている。
【００１８】
（画素例２）
図３は、画素の回路構成の他の例を示す回路図である。図３から明らかなように、本例に係る画素３０は、入射光を光電変換して蓄積する光電変換素子、例えばフォトダイオード３１と、フォトダイオード３１から浮遊拡散領域ＦＤに信号電荷を読み出す読み出しトランジスタ３２と、浮遊拡散領域ＦＤをリセットするリセットトランジスタ３３と、浮遊拡散領域ＦＤに読み出された信号電荷を増幅する増幅トランジスタ３４とを有する３トランジスタの構成となっている。本回路例では、増幅トランジスタ３４が画素の選択トランジスタを兼ねている。
【００１９】
図３において、フォトダイオード３１はアノードが負側電源ＡＶＳに接続されている。読み出しトランジスタ３２は、フォトダイオード３１のカソードと浮遊拡散領域ＦＤとの間に接続され、ゲートが読み出し制御線３５に接続されている。リセットトランジスタ３３は、走査線３６と浮遊拡散領域ＦＤとの間に接続され、ゲートがリセット制御線３７に接続されている。増幅トランジスタ３４は、ゲートが浮遊拡散領域ＦＤに接続され、ドレインが走査線３６に、ソースが垂直信号線２８にそれぞれ接続されている。
【００２０】
本実施形態に係るＣＭＯＳイメージセンサでは、画素として上記回路例のいずれかを用いることになる。ここでは、図２に示した４トランジスタ構成の画素２０を用いる場合を例に挙げて説明するものとする。
【００２１】
４トランジスタ構成の画素２０が２次元状に配置されてなるＣＭＯＳイメージセンサにおいて、本実施形態では、フォトダイオード２１で光電変換され蓄積された信号電荷（本例では、電子）を、読み出しトランジスタ２２によって浮遊拡散領域ＦＤに読み出す読み出し期間の少なくとも終了タイミングで、フォトダイオード２１と浮遊拡散領域ＦＤとの間の電位差を、リセット２３によって浮遊拡散領域ＦＤを電源電圧ＡＶＤにリセットしたときのフォトダイオード２１と浮遊拡散領域ＦＤとの間の電位差よりも大きくするようにする。
【００２２】
ここで、リセット２３によって浮遊拡散領域ＦＤを電源電圧ＡＶＤにリセットしたときのフォトダイオード２１と浮遊拡散領域ＦＤとの間の電位差（ポテンシャル差）は電源電圧ＡＶＤによって決まる。そして、読み出しトランジスタ２２による読み出し期間の少なくとも終了タイミングで、フォトダイオード２１と浮遊拡散領域ＦＤとの間の電位差を、リセット状態でのフォトダイオード２１と浮遊拡散領域ＦＤとの間の電位差よりも大きくすることで、電源電圧ＡＶＤを高く設定しなくても、読み出し期間の少なくとも終了タイミングでは当該電位差を十分に確保できる。
【００２３】
このように、電源電圧ＡＶＤを高く設定しなくても、読み出し期間の少なくとも終了タイミングで、フォトダイオード２１と浮遊拡散領域ＦＤとの間の電位差を十分に確保できることにより、フォトダイオード２１に蓄積された信号電荷を完全に浮遊拡散領域ＦＤに読み出すことができるため、製品寿命を短くすることなく、浮遊拡散領域ＦＤの振幅の面で飽和電荷量Ｑｓを上げることができる。
【００２４】
以下に、読み出しトランジスタ２２による信号電荷の読み出し期間の少なくとも終了タイミングで、フォトダイオード２１と浮遊拡散領域ＦＤとの間の電位差を、リセット状態でのフォトダイオード２１と浮遊拡散領域ＦＤとの間の電位差よりも大きくするための具体的な実施例について説明する。
【実施例１】
【００２５】
図４は、本発明の実施例１に係る要部の構成を示す回路図である。図４において、パネル１０には外部から電源電圧ＡＶＤが供給される。この電源電圧ＡＶＤは、スイッチ４１にその一方の入力として供給されるとともに、昇圧回路４２に供給される。昇圧回路４２は、電源電圧ＡＶＤをそれよりも一定値ΔＶだけ高い電源電圧ＡＶＤ＋ΔＶに昇圧する。この電源電圧ＡＶＤ＋ΔＶは、スイッチ４１にその他方の入力として供給される。
【００２６】
スイッチ４１は、通常は電源電圧ＡＶＤを選択した状態にあり、タイミングジェネレータ１７で生成される制御信号による制御の下に、読み出しトランジスタ２２による信号電荷の読み出し期間を含むその前後の一定期間だけ電源電圧ＡＶＤ＋ΔＶを選択する。スイッチ４１で選択された電源電圧ＡＶＤまたは電源電圧ＡＶＤ＋ΔＶは、画素２０の各々に電源電圧ＡＶＤとして与えられる。
【００２７】
次に、実施例１での画素２０の動作について、図５のタイミングチャートおよび図６のポテンシャル図を用いて説明する。
【００２８】
先ず、走査パルスＳＥＬが高レベル（以下、“Ｈ”レベルと記す）になり、選択トランジスタ２５がオンすることによって行選択が行われる。次いで、リセットパルスＲＳＴが“Ｈ”レベルになり、リセットトランジスタ２３がオンすることにより、浮遊拡散領域ＦＤが電源電圧ＡＶＤのレベルにリセットされる。そして、リセットパルスＲＳＴが低レベル（以下、“Ｌ”レベルと記す）になり、リセットトランジスタ２３がオフした後、浮遊拡散領域ＦＤのリセットレベルが、増幅トランジスタ２４および選択トランジスタ２５を通して垂直信号線２８に現れる。このリセットレベルは、ＣＤＳ回路１３にＰ相として取り込まれる。
【００２９】
リセットレベルの取り込み後、図４において、スイッチ４１はそれまで選択していた電源電圧ＡＶＤに代えて電源電圧ＡＶＤ＋ΔＶを選択する。その結果、画素２０の電源電圧がＡＶＤからＡＶＤ＋ΔＶに変動するため、増幅トランジスタ２４のドレイン−ゲートの容量結合により、浮遊拡散領域ＦＤの電位がプラス側にシフトする。この状態において、読み出しパルスＴＲが“Ｈ”レベルになり、読み出しトランジスタ２２がオンすることにより、フォトダイオード２１で光電変換されて蓄積された信号電荷が浮遊拡散領域ＦＤに読み出される（転送される）。
【００３０】
読み出しトランジスタ２２による読み出し期間（読み出しパルスＴＲの“Ｈ”レベル期間）が終了した後、スイッチ４１は電源電圧ＡＶＤ＋ΔＶに代えて電源電圧ＡＶＤを選択する。その結果、画素２０の電源電圧は、Ｐ相を取り込んだときと同じ電源電圧ＡＶＤに戻る。そして、浮遊拡散領域ＦＤの信号電荷に応じた信号レベルが、増幅トランジスタ２４および選択トランジスタ２５を通して垂直信号線２８に現れる。この信号レベルは、ＣＤＳ回路１３にＤ相として取り込まれる。その後、走査パルスＳＥＬが“Ｌ”レベルになり、選択トランジスタ２５がオフすることにより、垂直信号線２８から画素２０が切り離される。
【００３１】
上述した一連の動作において、画素２０の信号レベルを正確に読み出す上で大事なことは、リセットレベルと信号レベルとを画素２０の電源電圧が同じレベル状態にあるとき、即ち電源電圧ＡＶＤまたは電源電圧ＡＶＤ＋ΔＶのいずれかの状態にあるときに読み出すようにすることである。そのためには、上記動作例の場合のように、リセットトランジスタ２３によって浮遊拡散領域ＦＤをリセットし、リセットレベルを読み出した後に電源電圧をＡＶＤからＡＶＤ＋ΔＶに変動させ、また電源電圧をリセット時の電位ＡＶＤに戻した後に、信号レベルを読み出すようにすれば良い。
【００３２】
また、リセットトランジスタ２３によって浮遊拡散領域ＦＤをリセットした直後に、電源電圧をＡＶＤからＡＶＤ＋ΔＶに変動させ、電源電圧がＡＶＤ＋ΔＶレベルにあるときにリセットレベルを読み出し、さらに読み出しトランジスタ２２による読み出し動作を行って信号レベルを読み出すようにしても、リセットレベルと信号レベルとを画素２０の電源電圧が同じレベル（ＡＶＤ＋ΔＶ）状態にあるとき読み出すことができるため、画素２０の信号レベルを正確に読み出すことができる。
【００３３】
上述したように、読み出しトランジスタ２２による読み出し期間で画素２０の電源電圧ＡＶＤをΔＶだけプラス側に変動させることにより、増幅トランジスタ２４のドレイン−ゲートの容量結合によって浮遊拡散領域ＦＤの電位がプラス側に（ポテンシャルが深い側に）シフトするため、フォトダイオード２１と浮遊拡散領域ＦＤとの間の電位差（ポテンシャル）が、リセット状態でのフォトダイオード２１と浮遊拡散領域ＦＤとの間の電位差よりも大きくなる。
【００３４】
これにより、画素２０に通常供給する電源電圧ＡＶＤを高く設定しなくても、読み出し期間ではフォトダイオード２１と浮遊拡散領域ＦＤとの間の電位差を十分に確保できるため、フォトダイオード２１に蓄積された信号電荷を完全に浮遊拡散領域ＦＤに読み出すことができる。その結果、浮遊拡散領域ＦＤの振幅の面で飽和電荷量Ｑｓを上げることができる。しかも、電源電圧ＡＶＤを瞬間的には高くするものの、通常画素２０に供給する電源電圧ＡＶＤそのものを高く設定するのではないため製品寿命を短くすることもない。
【００３５】
なお、本実施例では、読み出しトランジスタ２２による読み出し期間、実際にはタイミングの設定を容易にするために読み出し期間を含むその前後の一定期間で画素２０の電源電圧ＡＶＤをプラス側に変動させるとしたが、原理的には、読み出しトランジスタ２２による読み出し期間の少なくとも終了タイミングで画素２０の電源電圧ＡＶＤをプラス側に変動させ、フォトダイオード２１と浮遊拡散領域ＦＤとの間の電位差を、リセット状態でのフォトダイオード２１と浮遊拡散領域ＦＤとの間の電位差よりも大きくすることで、フォトダイオード２１に蓄積された信号電荷を完全に浮遊拡散領域ＦＤに読み出すことができるようになるため、飽和電荷量Ｑｓを上げることができる。
【００３６】
また、本実施例では、取り扱い電荷が電子の場合を例に挙げていることから、画素２０の電源電圧ＡＶＤをプラス側に変動させるようにしたが、取り扱い電荷が正孔の場合は、画素２０の電源電圧ＡＶＳをマイナス側に変動させるようにすれば良い。
【実施例２】
【００３７】
図７は、本発明の実施例２に係る要部の構成を示す回路図である。図７において、垂直信号線２８の一端は、スイッチ４３の可動接点ａに接続されている。因みに、垂直信号線２８他端は、ＣＤＳ回路１３の入力端に接続されている。スイッチ４３の一方の固定接点ｂは、定電流源Ｉに接続されている。スイッチ４３の他方の固定接点ｃは、バイアス電源Ｖｂｉａｓに接続されている。スイッチ４３は、通常は定電流源Ｉ側を選択した状態にあり、タイミングジェネレータ１７で生成される制御信号による制御の下に、読み出しトランジスタ２２による信号電荷の読み出し期間を含むその前後の一定期間だけバイアス電源Ｖｂｉａｓ側に切り替わる。
【００３８】
次に、実施例２での画素２０の動作について、図８のタイミングチャートおよび図９のポテンシャル図を用いて説明する。
【００３９】
先ず、走査パルスＳＥＬが“Ｈ”レベルになり、選択トランジスタ２５がオンすることによって行選択が行われる。次いで、リセットパルスＲＳＴが“Ｈ”レベルになり、リセットトランジスタ２３がオンすることにより、浮遊拡散領域ＦＤが電源電圧ＡＶＤのレベルにリセットされる。そして、リセットパルスＲＳＴが“Ｌ”レベルになり、リセットトランジスタ２３がオフした後、浮遊拡散領域ＦＤのリセットレベルが、増幅トランジスタ２４および選択トランジスタ２５を通して垂直信号線２８に現れる。このリセットレベルは、ＣＤＳ回路１３にＰ相として取り込まれる。
【００４０】
リセットレベルの取り込み後、図７において、スイッチ４３は、それまで選択していた定電流源Ｉに代えてバイアス電源Ｖｂｉａｓを選択することにより、垂直信号線２８にバイアス電圧（直流電圧）Ｖｂｉａｓを印加する。その結果、垂直信号線２８の電位がプラス側に変動するため、増幅トランジスタ２４のソース−ゲートの容量結合とチャネル電位の変動により、浮遊拡散領域ＦＤの電位がプラス側にシフトする。この状態において、読み出しパルスＴＲが“Ｈ”レベルになり、読み出しトランジスタ２２がオンすることにより、フォトダイオード２１で光電変換されて蓄積された信号電荷が浮遊拡散領域ＦＤに読み出される。
【００４１】
読み出しトランジスタ２２による読み出し期間（読み出しパルスＴＲの“Ｈ”レベル期間）が終了した後、スイッチ４３はバイアス電源Ｖｂｉａｓに代えて定電流源Ｉを選択して垂直信号線２８に対するバイアス電圧Ｖｂｉａｓの印加を解除する。すると、浮遊拡散領域ＦＤの信号電荷に応じた信号レベルが、増幅トランジスタ２４および選択トランジスタ２５を通して垂直信号線２８に現れる。この信号レベルは、ＣＤＳ回路１３にＤ相として取り込まれる。その後、走査パルスＳＥＬが“Ｌ”レベルになり、選択トランジスタ２５がオフすることにより、垂直信号線２８から画素２０が切り離される。
【００４２】
上述したように、読み出しトランジスタ２２による読み出し期間で垂直信号線２８の電位をプラス側に変動させることにより、増幅トランジスタ２４のソース−ゲートの容量結合とチャネル電位の変動によって浮遊拡散領域ＦＤの電位がプラス側に（ポテンシャルが深い側に）シフトするため、フォトダイオード２１と浮遊拡散領域ＦＤとの間の電位差（ポテンシャル）が、リセット状態でのフォトダイオード２１と浮遊拡散領域ＦＤとの間の電位差よりも大きくなる。
【００４３】
これにより、画素２０に通常供給する電源電圧ＡＶＤを高く設定しなくても、読み出し期間ではフォトダイオード２１と浮遊拡散領域ＦＤとの間の電位差を十分に確保できるため、フォトダイオード２１に蓄積された信号電荷を完全に浮遊拡散領域ＦＤに読み出すことができる。その結果、浮遊拡散領域ＦＤの振幅の面で飽和電荷量Ｑｓを上げることができる。しかも、電源電圧ＡＶＤを瞬間的には高くするものの、通常画素２０に供給する電源電圧ＡＶＤそのものを高く設定するのではないため製品寿命を短くすることもない。
【００４４】
なお、本実施例では、読み出しトランジスタ２２による読み出し期間、実際にはタイミングの設定を容易にするために読み出し期間を含むその前後の一定期間で垂直信号線２８の電位をプラス側に変動させるとしたが、原理的には、読み出しトランジスタ２２による読み出し期間の少なくとも終了タイミングで垂直信号線２８の電位をプラス側に変動させ、フォトダイオード２１と浮遊拡散領域ＦＤとの間の電位差を、リセット状態でのフォトダイオード２１と浮遊拡散領域ＦＤとの間の電位差よりも大きくすることで、フォトダイオード２１に蓄積された信号電荷を完全に浮遊拡散領域ＦＤに読み出すことができるようになるため、飽和電荷量Ｑｓを上げることができる。
【００４５】
また、本実施例では、垂直信号線２８にバイアス電圧Ｖｂｉａｓを印加することによって垂直信号線２８の電位をプラス側に変動させるとしたが、定電流源Ｉを構成する負荷トランジスタの電流量を絞ることによっても垂直信号線２８の電位をプラス側に変動させることができる。さらに、本実施例では、取り扱い電荷が電子の場合を例に挙げていることから、垂直信号線２８の電位をプラス側に変動させるようにしたが、取り扱い電荷が正孔の場合には、垂直信号線２８の電位をマイナス側に変動させるようにすれば良い。
【００４６】
上記実施例１，２では、画素が図２に示した４トランジスタ構成の場合を例に挙げて説明したが、画素が図３に示した３トランジスタ構成の場合にも、実施例１，２と同様に適用することができる。実施例１に対応した３トランジスタ構成の場合を変形例１とし、実施例２に対応した３トランジスタ構成の場合を変形例２とし、変形例１のタイミングチャートおよびポテンシャル図を図１０および図１１に、変形例２のタイミングチャートおよびポテンシャル図を図１２および図１３にそれぞれ示す。
【００４７】
変形例１の場合には、図３の増幅トランジスタ３４が選択トランジスタを兼ねているため、図１０のタイミングチャートから明らかなように、電源電圧ＡＶＤに相当する選択パルスＳＥＬＡＶＤをΔＶだけプラス側に変動させることにより、フォトダイオード３１と浮遊拡散領域ＦＤとの間の電位差を十分に確保することができるため、フォトダイオード２１に蓄積された信号電荷を完全に浮遊拡散領域ＦＤに読み出すことができる。変形例２については、実施例２と全く同じ動作が行われる。
【図面の簡単な説明】
【００４８】
【図１】本発明が適用されるＣＭＯＳイメージセンサの構成の概略を示すブロック図である。
【図２】画素の回路構成の一例を示す回路図である。
【図３】画素の回路構成の他の例を示す回路図である。
【図４】本発明の実施例１に係る要部の構成を示す回路図である。
【図５】実施例１の場合の画素の動作説明に供するタイミングチャートである。
【図６】実施例１の場合の画素の動作説明に供するポテンシャル図である。
【図７】本発明の実施例２に係る要部の構成を示す回路図である。
【図８】実施例２の場合の画素の動作説明に供するタイミングチャートである。
【図９】実施例２の場合の画素の動作説明に供するポテンシャル図である。
【図１０】変形例１の場合の画素の動作説明に供するタイミングチャートである。
【図１１】変形例１の場合の画素の動作説明に供するポテンシャル図である。
【図１２】変形例２の場合の画素の動作説明に供するタイミングチャートである。
【図１３】変形例２の場合の画素の動作説明に供するポテンシャル図である。
【符号の説明】
【００４９】
１１…画素アレイ部、１２…垂直駆動回路、１３…ＣＤＳ回路、１４…水平駆動回路、１５…ＡＧＣ回路、１６…Ａ／Ｄ変換回路、１７…タイミングジェネレータ、２０，３０…画素、２１，３１…フォトダイオード、２２，３２…読み出しトランジスタ、２３，３３…リセットトランジスタ、２４，３４…増幅トランジスタ、２５…選択トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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