(57)【要約】【課題】  製造コストを増すことなくオン抵抗バラツキおよび閾値電圧バラツキを小さくできる半導体装置及びその製造方法を提供する。【解決手段】  半導体基板１上に形成されたドリフト領域１１の一方の側方にＰ型ボディ部５を形成し、このＰ型ボディ部５上にＮ＋型第１ソース拡散領域部７1ＳおよびＮ＋型第２ソース拡散領域部７２Ｓを形成する。上記ドリフト領域１１の他方の側方にＮ＋型ドレイン拡散領域７Ｄを形成する。上記ドリフト領域１１上にゲート酸化膜３を介してゲート電極１４を形成する。上記第１ソース拡散領域部７1Ｓと上記第２ソース拡散領域部７２Ｓとの境界面近傍には、上記ゲート電極１４の上記第２ソース拡散領域部７２Ｓ側の端部が位置する。【選択図】  図１
2005252150.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１導電型のドリフト領域と、
この第１導電型のドリフト領域の一方の側方に形成された第２導電型の拡散領域と、
この第２導電型の拡散領域上に形成された第１導電型のソース拡散領域と、
上記第１導電型のドリフト領域の他方の側方に形成された第１導電型のドレイン拡散領域と、
上記第１導電型のドリフト領域上に絶縁膜を介して形成されたゲート電極と
を備え、
上記第１導電型のソース拡散領域は、第１ソース拡散領域部と、この第１ソース拡散領域部より高濃度の第２ソース拡散領域部とを有し、
上記第２ソース拡散領域部は、上記第１ソース拡散領域部の一部に重なり、かつ、上記第１ソース拡散領域部の上記第１導電型のドレイン拡散領域側の端部は、上記第２ソース拡散領域部の上記第１導電型のドレイン拡散領域側の端部よりも、上記第１導電型のドレイン拡散領域側に位置することを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
上記第１ソース拡散領域部と上記第２ソース拡散領域部との境界は、上記ゲート電極の一方の端部の近傍にあることを特徴とする半導体装置。
【請求項３】
半導体基板上に形成された第１導電型のドリフト領域上にマスク部材を形成する工程と、
上記マスク部材をマスクにして、上記第１導電型のドリフト領域の一方の側方に第２導電型の拡散領域を形成する工程と、
上記マスク部材の両端にサイドウォールを形成する工程と、
上記サイドウォールをマスクにして、上記第２導電型の拡散領域上に第１導電型の第１ソース拡散領域部を形成する工程と、
上記マスク部材および上記サイドウォールを上記第１導電型のドリフト領域上から取り除く工程と、
上記第１導電型のドリフト領域上に絶縁膜を介してゲート電極を形成する工程と、
上記第１ソース拡散領域部の一部に重なるように、上記第１ソース拡散領域部より高濃度の第１導電型の第２ソース拡散領域部を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
上記マスク部材は、絶縁膜であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項３に記載の半導体装置の製造方法において、
上記マスク部材は、ポリシリコンであることを特徴とする半導体装置の製造方法。
【請求項６】
請求項３に記載の半導体装置の製造方法において、
上記第２ソース拡散領域部は、上記ゲート電極をマスクにして形成されることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１に記載の半導体装置を備えたことを特徴とするＣＭＯＳ型レギュレータ。
【請求項８】
請求項１に記載の半導体装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、例えば、半導体装置およびその製造方法に関し、さらに、その半導体装置を備えたＣＭＯＳ（相補型金属酸化膜半導体）型レギュレータおよび電子機器に関する。
【背景技術】
【０００２】
ＬＳＩチップは多様化し、高集積化、低消費電力化が要求される。例えばレギュレータの出力段の駆動回路等は、低オン抵抗が要求され、ＤＭＯＳ（Double diffused Metal Oxide Semiconductor:二重拡散型金属酸化膜半導体）トランジスタにて構成される。
【０００３】
従来、ＤＭＯＳ型トランジスタとしては、特開２００１−１８５７２０号公報（特許文献１）に開示されたものがある。上記ＤＭＯＳ型トランジスタは、図３に示すように、Ｎ-型のドリフト領域２７を持つシリコン基板２１上にゲート酸化膜２２を介してゲート電極２３を形成している。また、上記シリコン基板２１には、チャネル領域を形成するＰ型ボディ部２４を形成している。加えて、上記Ｐ型ボディ部２４の一部はゲート電極２３下方領域にまで延在している。つまり、上記Ｐ型ボディ部２４の一部はゲート電極２３の一部とオーバラップしている。そして、上記ゲート電極２３の一方にはＮ+型ソース拡散領域２５Ｓを形成し、ゲート電極２３の他方にはＮ+型ドレイン拡散領域２５Ｄを形成している。上記Ｎ+型ソース拡散領域２５Ｓ，Ｎ+型ドレイン拡散領域２５Ｄはゲート電極２３をマスクとしたセルフアライメントにより形成される。これにより、上記Ｎ+型ソース拡散領域２５ＳはＰ型ボディ部２４表面領域内に配される。また、上記Ｎ+型ソース拡散領域２５ＳにおいてＮ+型ドレイン拡散領域２５Ｄとは反対側の端部にはＰ型ボディコンタクト拡散領域２６が隣接している。上記Ｐ型ボディ部２４とゲート電極２３とは別々のアライメント工程を経て形成される。なお、配線工程に関する説明は省略する。
【０００４】
図示しないが、上記従来のＤＭＯＳ型トランジスタの変形例としては、ドリフト領域２７の一部表面にＮ-型より少し濃度が高くドレインＮ+型よりも濃度の低いＮ型拡散領域を設けたＬＤＤ（Low Doped Drain）構造を有するものもがある。つまり、上記ドリフト領域２７よりも濃度が高く、かつ、Ｎ+型ドレイン拡散領域２５Ｄよりも濃度が低いＮ型拡散領域を、Ｎ+型ドレイン拡散領域２５Ｄのゲート電極２３側の側方に形成するものがある。このような構造によって、より低オン抵抗特性への改善を実現している。
【０００５】
ところで、上記従来のＤＭＯＳ型トランジスタのオン抵抗は、ドリフト領域２７の抵抗であるＲdrと、チャネル領域の抵抗であるＲchとに大別することが出来る。上記ドリフト領域２７，チャネル領域の濃度にもよるが、例えばＲch：Ｒdr＝１０：１程度であり、チャネル領域の抵抗を下げることにより、低オン抵抗を得ることができる。したがって、低オン抵抗が必要なＤＭＯＳ型トランジスタでは、チャネル長ｄを例えば１.０μｍ程度に短くしていた。
【０００６】
一方、上記チャネル領域とゲート領域とは別々のアライメント工程を経て形成されることから、チャネル長ｄは装置のアライメント精度バラツキによってばらついていた。例えば、ｇ線やｉ線を用いたステッパによるアライメントでは、チャネル長ｄは０.４μｍ程度の精度バラツキがあった。このようにチャネル長バラツキのため、オン抵抗バラツキが非常に大きくなり、設計しづらいという問題があった。
【０００７】
また、上記チャネル長バラツキは高精度のステッパ等を用いることで解決することができるが、設備投資額が大きくなるため好ましくない。
【０００８】
別の従来のＤＭＯＳ型トランジスタとしては、特開２００１−６０６８６号公報（特許文献２）に開示されたものがある。上記ＤＭＯＳ型トランジスタでは、ゲート電極をマスクとしたセルフアライメントにより、Ｐ型ボディ部とソース拡散領域とのどちらも形成している。このため、上記Ｐ型ボディ部のゲート電極側の端部は熱処理によってゲート電極下の領域まで延ばすことになる。その結果、上記Ｐ型ボディ部で形成されるチャネル領域は濃度勾配を持ったチャネルとなる。つまり、上記チャネル領域では、Ｎ+型ソース拡散領域近傍で表面濃度が高く、Ｎ+型ソース拡散領域側からＮ+型ドレイン拡散領域側に向うにしたがって表面濃度が薄くなる。このような濃度勾配を持ったチャネル領域は、閾値電圧バラツキを誘発するため、構造的に好ましくない。
【特許文献１】特開２００１−１８５７２０号公報
【特許文献２】特開２００１−６０６８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
そこで、この発明の課題は、製造コストを増すことなくオン抵抗バラツキおよび閾値電圧バラツキを小さくできる半導体装置及びその製造方法を提供することにある。また、そのような半導体装置を備えたＣＭＯＳ型レギュレータおよび電子機器を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、この発明の半導体装置は、
半導体基板上に形成された第１導電型のドリフト領域と、
この第１導電型のドリフト領域の一方の側方に形成された第２導電型の拡散領域と、
この第２導電型の拡散領域上に形成された第１導電型のソース拡散領域と、
上記第１導電型のドリフト領域の他方の側方に形成された第１導電型のドレイン拡散領域と、
上記第１導電型のドリフト領域上に絶縁膜を介して形成されたゲート電極と
を備え、
上記第１導電型のソース拡散領域は、第１ソース拡散領域部と、この第１ソース拡散領域部より高濃度の第２ソース拡散領域部とを有し、
上記第２ソース拡散領域部は、上記第１ソース拡散領域部の一部に重なり、かつ、上記第１ソース拡散領域部の上記第１導電型のドレイン拡散領域側の端部は、上記第２ソース拡散領域部の上記第１導電型のドレイン拡散領域側の端部よりも、上記第１導電型のドレイン拡散領域側に位置することを特徴としている。
【００１１】
ここで、この明細書では、上記第１導電型とは、Ｐ型またはＮ型を意味する。また、上記第２導電型とは、上記第１導電型がＰ型の場合はＮ型を意味し、上記第１導電型がＮ型の場合はＰ型を意味する。
【００１２】
この発明の半導体装置によれば、上記第１ソース拡散領域部を、この第１ソース拡散領域部より高濃度の上記第２ソース拡散領域部よりも、上記ドレイン拡散領域側に位置させるには、上記半導体基板が有する上記第１導電型のドリフト領域上にマスク部材（絶縁膜もしくはポリシリコン）を形成した後、このマスク部材をマスクにして上記第２導電型の拡散領域を形成する。そして、上記マスク部材の両端にサイドウォールを形成し、このサイドウォールをマスクにして上記第１導電型の低濃度の第１ソース拡散領域部を形成する。そして、上記第１導電型の高濃度の第２ソース拡散領域部を別のマスクを用いて形成する。すなわち、上記マスク部材および上記サイドウォールをマスクとしたセルフアライメント（自己整合）により、上記第２導電型の拡散領域および上記第１ソース拡散領域部を形成する。
【００１３】
これにより、上記第１導電型のソース拡散領域と上記ドリフト領域との間にある第２導電型の拡散領域の長さを一定にすることができる。したがって、この一定長さの第２導電型の拡散領域をチャネル領域として用いることにより、チャネル長バラツキを小さくでき、オン抵抗バラツキを小さくできる。また、このチャネル領域は、不純物の拡散長の違いを利用して形成しないので、このチャネル領域は、濃度勾配を持たず、閾値電圧バラツキを抑制することができる。
【００１４】
また、上記第１導電型のソース・ドレイン拡散領域および第２導電型の拡散領域の形成に高精度のステッパ等を必要としないので、製造コストの上昇を防ぐことができる。
【００１５】
また、一実施形態の半導体装置では、上記第１ソース拡散領域部と上記第２ソース拡散領域部との境界は、上記ゲート電極の一方の端部の近傍にある。
【００１６】
この一実施形態の半導体装置によれば、上記第１ソース拡散領域部と上記第２ソース拡散領域部との境界を、上記ゲート電極の一方の端部の近傍に位置させるには、上記マスク部材および上記サイドウォールをマスクとして、上記第２導電型の拡散領域および上記第１ソース拡散領域部を形成した後、上記マスク部材および上記サイドウォールを取り除き、半導体基板が有する上記第１導電型のドリフト領域上に絶縁膜を介してゲート電極を形成する。さらに、上記ゲート電極をマスクとして上記第１導電型の第２ソース拡散領域部を形成する。すなわち、上記マスク部材、上記サイドウォールおよび上記ゲート電極をマスクにして、濃度の異なる２つのソース拡散領域、すなわち、上記第１ソース拡散領域部と上記第２ソース拡散領域部を形成する。
【００１７】
これにより、上記第１ソース拡散領域部と上記第２ソース拡散領域部との境界を、上記ゲート電極の一方の端部の近傍に位置することができ、上記ゲート電極のソース拡散領域側のアライメント精度バラツキを設計時に考慮する必要がなくなる。
【００１８】
また、上記第１ソース拡散領域部と上記第２ソース拡散領域部とを、高精度のステッパ等を必要とせずに、精度よく形成することができる。さらに、高精度のステッパ等を必要としないので、製造コストの上昇を防ぐことができる。
【００１９】
また、この発明の半導体装置の製造方法は、
半導体基板上に形成された第１導電型のドリフト領域上にマスク部材を形成する工程と、
上記マスク部材をマスクにして、上記第１導電型のドリフト領域の一方の側方に第２導電型の拡散領域を形成する工程と、
上記マスク部材の両端にサイドウォールを形成する工程と、
上記サイドウォールをマスクにして、上記第２導電型の拡散領域上に第１導電型の第１ソース拡散領域部を形成する工程と、
上記マスク部材および上記サイドウォールを上記第１導電型のドリフト領域上から取り除く工程と、
上記第１導電型のドリフト領域上に絶縁膜を介してゲート電極を形成する工程と、
上記第１ソース拡散領域部の一部に重なるように、上記第１ソース拡散領域部より高濃度の第１導電型の第２ソース拡散領域部を形成する工程と
を備えることを特徴としている。
【００２０】
この発明の半導体装置の製造方法によれば、上記半導体基板が有する上記第１導電型のドリフト領域上にマスク部材（絶縁膜もしくはポリシリコン）を形成した後、このマスク部材をマスクにして上記第２導電型の拡散領域を形成する。そして、上記マスク部材の両端にサイドウォールを形成し、このサイドウォールをマスクにして上記第１導電型の低濃度の第１ソース拡散領域部を形成する。そして、上記第１導電型の高濃度の第２ソース拡散領域部を別のマスクを用いて形成する。
【００２１】
このように、上記第２導電型の拡散領域と上記第１導電型の第１ソース拡散領域部とを、それぞれ、上記マスク部材と上記サイドウォールとをマスクとしたセルフアライメント（自己整合）により形成するので、上記第１導電型のソース拡散領域と上記ドリフト領域との間にある第２導電型の拡散領域の長さを一定にすることができる。したがって、この一定長さの第２導電型の拡散領域をチャネル領域として用いることにより、チャネル長バラツキを小さくでき、オン抵抗バラツキを小さくできる。また、このチャネル領域は、不純物の拡散長の違いを利用して形成しないので、このチャネル領域は、濃度勾配を持たず、閾値電圧バラツキを抑制することができる。
【００２２】
また、上記第１導電型のソース・ドレイン拡散領域および第２導電型の拡散領域の形成に高精度のステッパ等を必要としないので、製造コストの上昇を防ぐことができる。
【００２３】
また、一実施形態の半導体装置の製造方法では、上記マスク部材は、絶縁膜である。
【００２４】
また、一実施形態の半導体装置の製造方法では、上記マスク部材は、ポリシリコンである。
【００２５】
この一実施形態の半導体装置の製造方法によれば、上記マスク部材として、ゲート電極材料として使われているポリシリコンを用いているので、新たな装置を導入する必要がなくて、製造コストの上昇を防ぐことができる。
【００２６】
また、一実施形態の半導体装置の製造方法では、上記第２ソース拡散領域部は、上記ゲート電極をマスクにして形成される。
【００２７】
この一実施形態の半導体装置の製造方法によれば、上記マスク部材および上記サイドウォールをマスクとして、上記第２導電型の拡散領域および上記第１ソース拡散領域部を形成した後、上記マスク部材および上記サイドウォールを取り除き、半導体基板が有する上記第１導電型のドリフト領域上に絶縁膜を介してゲート電極を形成する。さらに、上記ゲート電極をマスクとして上記第１導電型の第２ソース拡散領域部を形成する。
【００２８】
このように、上記第１ソース拡散領域部と上記第２ソース拡散領域部とを、それぞれ、上記マスク部材、上記サイドウォールおよび上記ゲート電極をマスクとしたセルフアライメント（自己整合）により形成するので、上記第１ソース拡散領域部と上記第２ソース拡散領域部との境界を、上記ゲート電極の一方の端部の近傍に位置することができ、上記ゲート電極のソース拡散領域側のアライメント精度バラツキを設計時に考慮する必要がなくなる。
【００２９】
また、上記第１ソース拡散領域部と上記第２ソース拡散領域部とを、高精度のステッパ等を必要とせずに、精度よく形成することができる。さらに、高精度のステッパ等を必要としないので、製造コストの上昇を防ぐことができる。
【００３０】
また、この発明のＣＭＯＳ型レギュレータは、上記半導体装置を備えることを特徴としている。
【００３１】
この発明のＣＭＯＳ型レギュレータによれば、上記半導体装置を備えるので、オン抵抗バラツキおよび閾値電圧バラツキの小さいＣＭＯＳ型レギュレータを、製造コストを増すことなく得ることができる。
【００３２】
また、この発明の電子機器は、上記半導体装置を備えることを特徴としている。
【００３３】
この発明の電子機器によれば、上記半導体装置を備えるので、オン抵抗バラツキおよび閾値電圧バラツキの小さい電子機器を、製造コストを増すことなく得ることができる。
【発明の効果】
【００３４】
この発明の半導体装置によれば、上記第１ソース拡散領域部を、この第１ソース拡散領域部より高濃度の上記第２ソース拡散領域部よりも、上記ドレイン拡散領域側に位置させるには、上記半導体基板が有する上記第１導電型のドリフト領域上にマスク部材を形成した後、このマスク部材をマスクにして上記第２導電型の拡散領域を形成する。そして、上記マスク部材の両端にサイドウォールを形成し、このサイドウォールをマスクにして上記第１導電型の低濃度の第１ソース拡散領域部を形成する。そして、上記第１導電型の高濃度の第２ソース拡散領域部を別のマスクを用いて形成する。すなわち、上記マスク部材および上記サイドウォールをマスクとしたセルフアライメントにより、上記第２導電型の拡散領域および上記第１ソース拡散領域部を形成する。これにより、上記第１導電型のソース拡散領域と上記ドリフト領域との間にある第２導電型の拡散領域の長さを一定にすることができる。したがって、この一定長さの第２導電型の拡散領域をチャネル領域として用いることにより、チャネル長バラツキを小さくでき、オン抵抗バラツキを小さくできる。また、このチャネル領域は、不純物の拡散長の違いを利用して形成しないので、このチャネル領域は、濃度勾配を持たず、閾値電圧バラツキを抑制することができる。
【００３５】
また、この発明の半導体装置の製造方法によれば、上記半導体基板が有する上記第１導電型のドリフト領域上にマスク部材を形成した後、このマスク部材をマスクにして上記第２導電型の拡散領域を形成する。そして、上記マスク部材の両端にサイドウォールを形成し、このサイドウォールをマスクにして上記第１導電型の低濃度の第１ソース拡散領域部を形成する。そして、上記第１導電型の高濃度の第２ソース拡散領域部を別のマスクを用いて形成する。このように、上記第２導電型の拡散領域と上記第１導電型の第１ソース拡散領域部とを、それぞれ、上記マスク部材と上記サイドウォールとをマスクとしたセルフアライメントにより形成するので、上記第１導電型のソース拡散領域と上記ドリフト領域との間にある第２導電型の拡散領域の長さを一定にすることができる。したがって、この一定長さの第２導電型の拡散領域をチャネル領域として用いることにより、チャネル長バラツキを小さくでき、オン抵抗バラツキを小さくできる。また、このチャネル領域は、不純物の拡散長の違いを利用して形成しないので、このチャネル領域は、濃度勾配を持たず、閾値電圧バラツキを抑制することができる。
【００３６】
また、この発明のＣＭＯＳ型レギュレータによれば、上記半導体装置を備えるので、オン抵抗バラツキおよび閾値電圧バラツキの小さいＣＭＯＳ型レギュレータを、製造コストを増すことなく得ることができる。
【００３７】
また、この発明の電子機器によれば、上記半導体装置を備えるので、オン抵抗バラツキおよび閾値電圧バラツキの小さい電子機器を、製造コストを増すことなく得ることができる。
【発明を実施するための最良の形態】
【００３８】
以下、この発明を図示の実施の形態により詳細に説明する。
【００３９】
図１に、本発明の一実施形態のＤＭＯＳ型トランジスタの要部の模式断面図を示す。図２Ａ〜図２Ｃに、本発明の一実施形態のＤＭＯＳ型トランジスタの製造方法の模式断面図を示す。
【００４０】
上記ＤＭＯＳ型トランジスタは、Ｐ型半導体基板１上に形成されたＮ型のドリフト領域１１と、そのドリフト領域１１の一方の側方に形成されたＰ型ボディ部５と、このＰ型ボディ部５上に形成されたＮ+型ソース拡散領域７Ｓと、上記ドリフト領域１１の他方の側方に形成されたＮ+型ドレイン拡散領域７Ｄと、上記ドリフト領域１１上に形成されたゲート酸化膜３と、このゲート酸化膜３上に形成されたゲート電極１４とを備えている。
【００４１】
上記Ｎ+型ソース拡散領域７Ｓは、（低濃度の）第１のＮ+型ソース拡散領域部７１Ｓと、この第１のＮ+型ソース拡散領域部７１Ｓより高濃度の第２のＮ+型ソース拡散領域部７２Ｓとを有する。
【００４２】
上記第２ソース拡散領域部７２Ｓは、上記第１ソース拡散領域部７１Ｓの一部に重なり、かつ、上記第１ソース拡散領域部７１Ｓの上記Ｎ+型ドレイン拡散領域７Ｄ側の端部は、上記第２ソース拡散領域部７２Ｓの上記Ｎ+型ドレイン拡散領域７Ｄ側の端部よりも、上記Ｎ+型ドレイン拡散領域７Ｄ側に位置する。
【００４３】
上記第１ソース拡散領域部７１Ｓと上記第２ソース拡散領域部７２Ｓとの境界は、上記ゲート電極１４の一方の端部（すなわち、上記ゲート電極１４の上記第２ソース拡散領域部７２Ｓ側の端部）の近傍にある。
【００４４】
本実施の形態では、上記Ｐ型半導体基板１が半導体基板の一例であり、上記Ｎ型のドリフト領域１１が第１導電型のドリフト領域の一例であり、上記Ｐ型ボディ部５が第２導電型の拡散領域の一例であり、上記Ｎ+型ソース拡散領域７Ｓが第１導電型のソース拡散領域の一例であり、上記Ｎ+型ドレイン拡散領域７Ｄが第１導電型のドレイン拡散領域の一例であり、ゲート酸化膜３が絶縁膜の一例である。
【００４５】
上記Ｐ型ボディ部５上には、このＰ型ボディ部５よりも高濃度のＰ型ボディコンタクト拡散領域８を形成している。このＰ型ボディコンタクト拡散領域８は、上記第２ソース拡散領域部７２Ｓと隣接している。上記第１ソース拡散領域部７１Ｓ、上記第２ソース拡散領域部７２Ｓおよび上記Ｐ型ボディコンタクト拡散領域８によって、ソース拡散領域１３が構成されている。また、上記Ｎ型のドリフト領域１１は、Ｐ型半導体基板１に形成されたＮ型のウェル領域１７の一部で構成されている。
【００４６】
なお、上記実施の形態のＰ型半導体基板１は、Ｎ型半導体基板にしてもよい。また、上記実施の形態のＰ型半導体基板１およびＮ型ドリフト領域１１は、Ｐ型半導体基板１とＮ型エピタキシャル層（半導体層）にしてもよい。
【００４７】
上記Ｐ型半導体基板１の表面には、第１、第２および第３のＬＯＣＯＳ（シリコン局所酸化法）酸化膜２Ａ，２Ｂ，２Ｃを形成している。
【００４８】
上記第１のＬＯＣＯＳ酸化膜２Ａは、上記Ｐ型ボディコンタクト拡散領域８に隣接している。より詳しくは、上記第１のＬＯＣＯＳ酸化膜２Ａは、上記Ｐ型ボディコンタクト拡散領域８において上記ゲート電極１４とは反対側の端部に接している。
【００４９】
また、上記第２のＬＯＣＯＳ酸化膜２Ｂは、上記ドレイン拡散領域７Ｄの一方の端部に接し、上記第３のＬＯＣＯＳ酸化膜２Ｃは、上記ドレイン拡散領域７Ｄの他方の端部に接している。つまり、上記第２のＬＯＣＯＳ酸化膜２Ｂと上記第３のＬＯＣＯＳ酸化膜２Ｃとの間に、上記ドレイン拡散領域７Ｄが位置する。
【００５０】
そして、上記第２のＬＯＣＯＳ酸化膜２Ｂ上には、上記ゲート電極１４の上記ドレイン拡散領域７Ｄ側の端部が配置されている。
【００５１】
上記第１、上記第２および上記第３のＬＯＣＯＳ酸化膜２Ａ，２Ｂ，２Ｃおよび上記ゲート電極１４は、例えばＮＳＧ（Nondoped Silicate Glass）等のノンドープ層間絶縁膜１５で覆われ、さらに、このノンドープ層間絶縁膜１５は、例えばＢＰＳＧ（Boron Phospho Silicate Glass）等の不純物ドープ層間絶縁膜９で覆われている。
【００５２】
上記不純物ドープ層間絶縁膜９および上記ノンドープ層間絶縁膜１５には、コンタクトホールを形成し、このコンタクトホールを第１と第２のメタル電極１０Ａ，１０Ｂで埋めている。これにより、上記第１のメタル電極１０Ａは、上記ソース拡散領域７Ｓおよび上記ボディコンタクト拡散領域８に接続する一方、上記第２のメタル電極１０Ｂは、上記ドレイン拡散領域７Ｄに接続する。
【００５３】
以下、上記ＤＭＯＳ型トランジスタの製造方法について、図１および図２Ａ〜図２Ｃを用いて、説明する。
【００５４】
まず、図１と図２Ａに示すように、上記半導体基板１を準備する。この半導体基板１は、Ｐ型の基板部材とこの基板部材上に積層したＮ型のエピタキシャル層（半導体層）とからなるか、あるいは、Ｎ型の拡散層が形成されたＰ型の基板部材からなるのが好ましい。これは、ドレイン拡散領域（ドリフト領域１１）が基板部材から分離できるからである。これにより、同一チップ上にオン抵抗の低い複数種類のＭＯＳトランジスタを同時に配置できる。
【００５５】
そして、上記半導体基板１の表面に、厚さ６００ｎｍ程度の上記第１、上記第２および上記第３のＬＯＣＯＳ酸化膜２Ａ，２Ｂ，２Ｃを形成する。さらに、上記第１、上記第２および上記第３のＬＯＣＯＳ酸化膜２Ａ，２Ｂ，２Ｃ以外の領域に厚さ２０ｎｍ程度の上記ゲート酸化膜３を形成し、マスク部材１８（例えばＳｉ3Ｎ4）を、リソグラフィ技術によってパターニングする。
【００５６】
その後、上記マスク部材１８の所定端部領域をマスクとしてＰ型の不純物イオンを、上記半導体基板１に注入した後、１２００℃で４０分程度の熱処理を行う。これにより、上記ボディ部５を形成するためのＰ型の拡散領域が得られる。このＰ型の拡散領域の上記ドレイン拡散領域７Ｄ側の端部は、上記マスク部材１８下の領域に達している。
【００５７】
次に、図２Ｂに示すように、上記半導体基板１の全表面に１００ｎｍ程度の厚さの酸化膜をデポジションにより形成して、この酸化膜に、異方性のドライエッチング技術のエッチバックを行うことによって、上記マスク部材１８の両端にサイドウォール１９、１９を形成する。その後、上記第１、上記第２および上記第３のＬＯＣＯＳ酸化膜２Ａ，２Ｂ，２Ｃと、上記マスク部材１８と、上記サイドウォール１９とをマスクにして、Ｎ型の高濃度イオン注入を上記半導体基板１に行う。これにより、上記第１のＮ+型ソース拡散領域部７１Ｓと、（図１参照の）上記Ｎ+型ドレイン拡散領域７Ｄとが形成される。
【００５８】
次に、図２Ｃに示すように、上記マスク部材１８および上記サイドウォール１９を除去した後、上記ゲート電極１４をデポジションにより形成する。好ましくは、上記ゲート電極１４の材料としてポリシリコンを用いる。その後、上記ゲート電極１４をマスクにして、Ｎ型の高濃度イオン注入を上記半導体基板１に行う。これにより、上記第２のＮ+型ソース拡散領域部７２Ｓが形成される。すなわち、上記第１ソース拡散領域部７１Ｓの一部に重なるように、上記第１ソース拡散領域部７１Ｓより高濃度の上記第２ソース拡散領域部７２Ｓを形成する。
【００５９】
最後に、図１に示すように、上記第１のＬＯＣＯＳ酸化膜２Ａをマスクにして、上記ボディコンタクト拡散領域８を得るためのＰ型の不純物拡散を行った後、配線工程などを経て上記ＤＭＯＳ型トランジスタが得られる。
【００６０】
このようなＤＭＯＳ型トランジスタの製造方法によれば、上記マスク部材１８と上記サイドウォール１９をマスクとしたセルフアライメントにより、上記Ｐ型ボディ部５と上記第１ソース拡散領域部７１Ｓを形成している。さらに、上記ゲート電極１４をマスクとして上記第２ソース拡散領域部７２Ｓを形成している。
【００６１】
よって、バラツキがエッチバック時のサイドウォールバラツキのみとなり、チャネル長はアライメント精度に関係なく、０.０５〜０.１０μｍ程度のバラツキに抑えることができる。したがって、上記チャネル領域１２を精度良く形成できる。
【００６２】
本実施の形態の製造方法では、上記ゲート電極１４下の上記Ｐ型ボディ部５では、表面濃度が一定となっており、閾値電圧はばらつかない。つまり、上記チャネル領域１２の表面濃度が一定となって、閾値電圧のバラツキを防ぐことができる。
【００６３】
また、好ましくは、上記Ｐ型ボディ部５の形成後に行う熱処理を長くする。この熱処理を長くすることによって、チャネル長を調整できて、高耐圧から低耐圧に対応することができる。つまり、高耐圧から低耐圧に対応できるＤＭＯＳ型トランジスタを得ることができる。
【００６４】
なお、本発明では、上記実施の形態のＤＭＯＳ型トランジスタの各部の導電型を逆にしてもよい。また、上記マスク部材１８として、絶縁膜を用いてもよい。また、上記第２ソース拡散領域部７２Ｓを、上記ゲート電極１４ではなくて別のマスク部材を用いて形成してもよい。
【００６５】
また、本発明は、低オン抵抗の特性が要求されるＤＭＯＳ型トランジスタの製造に最適である。このＤＭＯＳ型トランジスタは、ＣＭＯＳ型レギュレータに用いてもよい。このＣＭＯＳ型レギュレータは、例えばＴＶ（テレビ）、光ディスク装置および携帯電話などの電子機器に搭載することができる。
【図面の簡単な説明】
【００６６】
【図１】図１は本発明の一実施形態のＤＭＯＳ型トランジスタの模式断面図である。
【図２Ａ】図２Ａは本発明の一実施形態のＤＭＯＳ型トランジスタの製造方法の第１工程を示す模式断面図である。
【図２Ｂ】図２Ｂは本発明の一実施形態のＤＭＯＳ型トランジスタの製造方法の第２工程を示す模式断面図である。
【図２Ｃ】図２Ｃは本発明の一実施形態のＤＭＯＳ型トランジスタの製造方法の第３工程を示す模式断面図である。
【図３】図３は従来のＤＭＯＳ型トランジスタの模式断面図である。
【符号の説明】
【００６７】
１    Ｐ型半導体基板
２Ａ  第１のＬＯＣＯＳ酸化膜
２Ｂ  第２のＬＯＣＯＳ酸化膜
２Ｃ  第３のＬＯＣＯＳ酸化膜
３    ゲート酸化膜
５    Ｐ型ボディ部
７Ｓ  Ｎ+型ソース拡散領域
７１Ｓ  第１ソース拡散領域部
７２Ｓ  第２ソース拡散領域部
７Ｄ  Ｎ+型ドレイン拡散領域
８    Ｐ型ボディコンタクト拡散領域
９    不純物ドープ層間絶縁膜
１０Ａ  第１のメタル電極
１０Ｂ  第２のメタル電極
１１  ドリフト領域
１２  チャネル領域
１３  ソース拡散領域
１４  ゲート電極
１５  ノンドープ層間絶縁膜
１８  マスク部材
１９  サイドウォール
２１  シリコン基板
２２  ゲート酸化膜
２３  ゲート電極
２４  Ｐ型ボディ部
２５Ｓ  Ｎ+型ソース拡散領域
２５Ｄ  Ｎ+型ドレイン拡散領域
２６  Ｐ型ボディコンタクト拡散領域
【図１】
2005252150.tif 000003
【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
2005252150.tif 000007