(57)【要約】【課題】  標準マクロブロックとカスタムマクロブロックとを共通の基板上に備える半導体集積回路から外部に漏れる電源ノイズ、及び半導体集積回路内部の誤動作を招く電源ノイズを低減する。【解決手段】  半導体集積回路１０は、カスタムマクロブロック１４が、カスタムマクロブロック１４内に配設されるカスタムマクロブロック電源ライン１６Ａ及びカスタムマクロブロック接地ライン１７Ａと、カスタムマクロブロック電源ライン１６Ａ及びカスタムマクロブロック接地ライン１７Ａの間に電気的に接続される容量セルとを備え、標準マクロブロック１５に接続される電源ライン１６及び接地ライン１７のうちの少なくとも一方が、カスタムマクロブロック電源ライン１６Ａ及びカスタムマクロブロック接地ライン１７Ａの少なくとも一方を経由して電源パッド１２又は接地パッド１３に接続される。【選択図】  図１
2005086050.tif 000002
【特許請求の範囲】
【請求項１】
標準マクロブロックとカスタムマクロブロックとを共通の基板上に備える半導体集積回路において、
前記カスタムマクロブロックが、該カスタムマクロブロック内に配設される一対のカスタムマクロブロック電源ラインと、該一対のカスタムマクロブロック電源ライン間に電気的に接続される容量セルとを備え、
前記標準マクロブロックの一対の電源ラインの少なくとも一方が、前記一対のカスタムマクロブロック電源ラインの少なくとも一方を経由して電源パッドに接続されることを特徴とする半導体集積回路。
【請求項２】
前記一対のカスタムマクロブロック電源ラインが、前記カスタムマクロブロックの周縁部に配置される環状の電源ラインを含む、請求項１に記載の半導体集積回路。
【請求項３】
前記一対のカスタムマクロブロック電源ラインが、前記カスタムマクロブロックの周縁部に配置される環状の電源ラインと、前記カスタムマクロブロックの中央部を横断する電源ラインとを含む、請求項１に記載の半導体集積回路。
【請求項４】
それぞれが、少なくとも１つのカスタムマクロブロック、少なくとも１つの標準マクロブロック、及び、一対の電源パッドを含む複数の組が前記共通の基板上に形成される、請求項１〜３の何れか一に記載の半導体集積回路。
【請求項５】
それぞれが、少なくとも１つのカスタムマクロブロック、少なくとも１つの標準マクロブロック、及び、一対の電源パッドの一方を含む複数の組が前記共通の基板上に形成され、前記複数の組の各組の一対の電源パッドの他方が共通の電源パッドで構成される、請求項１〜３の何れか一に記載の半導体集積回路。
【請求項６】
前記標準マクロブロックは、設計ライブラリから引き出された回路ブロック又はその修正回路ブロックである、請求項１〜３の何れか一に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、標準マクロブロックとカスタムマクロブロックとを共通の基板上に備える半導体集積回路に関し、特に、チップサイズを大きくすることなく半導体集積回路から電源パッドを介して外部に漏れる電源ノイズを低減する半導体集積回路に関する。また、半導体集積回路内部の誤動作を招く電源ノイズを低減する半導体集積回路に関する。
【背景技術】
【０００２】
通信装置などの電子機器に用いられる半導体集積回路では、近年、高集積化及び高速化に伴い、集積回路の回路内のクロック位相を合わせることで、同時に動作させる電気素子が増加している。これら多数の電気素子が同時にスイッチング動作を行うと、半導体集積回路の電源ラインに大きなパルス状の電流が流れ、これによって大きな電位変動、いわゆる電源ノイズが発生する。特に、ＣＰＵやＤＲＡＭ等の回路スケールが大きな標準マクロブロックは大きな電源ノイズを発生させる。このような電源ノイズは、同じ電源ラインに接続されている他の電気素子にも影響し、スイッチング動作速度の低下をもたらすのみでなく、回路の誤作動の発生原因ともなり得る。このため、従来の半導体集積回路では電源ノイズを減少させるため、様々な対策が施されている。
【０００３】
従来の半導体集積回路の一例を、図４に示す。半導体集積回路３０は、標準マクロブロックと、カスタムマクロブロックとから構成される。半導体集積回路３０は、半導体基板３１、一対の電源パッドを構成する高電位電源パッド（以下、単に電源パッドと呼ぶ）３２及び低電位電源パッド（以下、接地パッドと呼ぶ）３３、カスタムマクロブロック３４、標準マクロブロック３５、一対の電源ラインを構成する高電位電源ライン（以下、単に電源ラインと呼ぶ）３６及び低電位電源ライン（以下、接地ラインと呼ぶ）３７を有する。同図中、接地ライン３７は一部のみ図示した。電源ライン３６及び接地ライン３７は、多くの部分で相互に平行に形成され、電源ライン３６及び接地ライン３７に沿ってトランジスタ型の容量素子が形成されている。
【０００４】
トランジスタ型の容量素子２０の構成を図５に示す。容量素子２０は、半導体基板１１上に順次に形成された、拡散層２１、図示しないゲート絶縁膜、及びゲート電極２２から構成されている。ゲート電極２２は、例えばポリシリコンから成る。電源ライン３６及び接地ライン３７は、容量素子２０の上部に形成されている。
【０００５】
拡散層２１は、ソース２１Ａ及びドレイン２１Ｂの２箇所で、拡散コンタクト２３によって電源ライン３６又は接地ライン３７に接続されている。ゲート電極２２は、拡散コンタクト２３によって接地ライン３７又は電源ライン３６に接続され、拡散層２１とゲート電極２２との間で容量を形成する。容量素子２０の容量値はゲート電極２２の面積によって決定され、ゲート電極２２の面積は電源ライン３６又は接地ライン３７の幅によってほぼ決まるので、容量素子２０の容量値は電源ライン３６又は接地ライン３７の幅にほぼ比例する。
【０００６】
電源ライン３６と接地ライン３７は、電源パッド３２及び接地パッド３３の直ぐ内側であって半導体基板３１の周縁部に配置される環状部３８を有する。また、環状部３８から、電源パッド３２、接地パッド３３、カスタムマクロブロック３４、及び標準マクロブロック３５にそれぞれ電気的に接続されている。電源ライン３６及び接地ライン３７は、カスタムマクロブロック３４内では図示しないカスタムマクロブロック電源ライン（カスタム電源ライン）及びカスタムマクロブロック接地ライン（カスタム接地ライン）として形成されている。カスタムマクロブロック３４内で使用されていないセルは容量セルとして構成され、カスタム電源ライン及びカスタム接地ラインは、カスタムマクロブロック３４内の容量セルを含む各セルにそれぞれ電気的に接続されている。
【０００７】
標準マクロブロック、カスタムマクロブロック、及び環状部を有する半導体集積回路は、例えば特許文献１に示されている。
【特許文献１】特開２００３−２２４１９５号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図４に示した従来の半導体集積回路３０では、電源ライン３６及び接地ライン３７に沿ってトランジスタ型の容量素子２０を設けた他、カスタムマクロブロック３４内で使用されていないセルを容量セルとしたことにより、チップサイズを大きくすることなく半導体集積回路内に大きな容量を設けることが出来る。しかし、標準マクロブロック３５で発生した電源ノイズは、カスタムマクロブロック３４の容量セルによって低減される以前に、電源パッドを経由して半導体集積回路３０の外の電源ラインに漏れ出るという問題があった。電源ノイズは半導体集積回路３０内部の素子を誤動作させるという問題もあった。
【０００９】
本発明は、上記に鑑み、標準マクロブロックとカスタムマクロブロックとを共通の基板上に備える半導体集積回路であって、チップサイズを大きくすることなく半導体集積回路から電源パッドを介して外部に漏れる電源ノイズ、及び半導体集積回路内部の誤動作を招く電源ノイズを低減する半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明に係る半導体集積回路は、標準マクロブロックとカスタムマクロブロックとを共通の基板上に備える半導体集積回路において、
前記カスタムマクロブロックが、該カスタムマクロブロック内に配設される一対のカスタムマクロブロック電源ラインと、該一対のカスタムマクロブロック電源ライン間に電気的に接続される容量セルとを備え、
前記標準マクロブロックの一対の電源ラインの少なくとも一方が、前記一対のカスタムマクロブロック電源ラインの少なくとも一方を経由して電源パッドに接続されることを特徴としている。
【発明の効果】
【００１１】
本発明に係る半導体集積回路によれば、標準マクロブロックと電源パッドとの間の電源ラインに、容量セルを備えるカスタムマクロブロックが電気的に接続されるため、標準マクロブロックと電源パッドとの間に標準マクロブロックが発生する電源ノイズに有効に作用する大きな容量を設けることが出来る。従って、標準マクロブロックが発生する電源ノイズは外部電源ラインに漏れ出る前に容量セルに吸収される。このため、半導体集積回路から電源パッドを介して外部に漏れる電源ノイズを低減することが出来る。ここで、カスタムマクロブロックの使用されていないセルを容量セルとして用いることにより、チップサイズを大きくすることなく電源ノイズを低減することが出来る。
【００１２】
図４に示した半導体集積回路では、自己のマクロブロックが発生した電源ノイズが、半導体基板の周縁部に配置される環状部の電源ラインを周回して伝搬し、自己のマクロブロックに作用して、素子の誤動作を生じる問題があった。しかし、本発明に係る半導体集積回路では、このような問題が生じることはないので、半導体集積回路内部の誤動作を招く電源ノイズを低減することができる。
【００１３】
本発明における標準マクロブロックには、例えば、ＣＰＵ、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリや、オーディオ、ビデオ、高速計算等のアナログマクロブロック、特殊機能に特化したマイクロプロセッサ等が含まれる。前記標準マクロブロックには、例えば設計ライブラリから引き出された回路ブロック又はその修正回路ブロックが含まれる。本発明におけるカスタムマクロブロックには、特に新しく設計されたマクロブロックや、標準化された下地セルの複数個を自動レイアウトによって組み合わせ、配置、配線するマクロブロックも含まれる。カスタムマクロブロック内で使用されていない、出来るだけ多くのセルを容量セルとし、一対のカスタムマクロブロック電源ライン間に電気的に接続することにより、好ましい本発明の効果を得ることが出来る。また、本発明における電源パッドには高電位電源パッドや低電位電源パッドが含まれ、また、電源ラインには高電位電源ラインや低電位電源ラインが含まれる。
【００１４】
本発明の好適な実施態様では、前記一対のカスタムマクロブロック電源ラインが、前記カスタムマクロブロックの周縁部に配置される環状の電源ラインを含む。この場合、カスタムマクロブロック電源ラインにおける、セルに電気的に接続された箇所と標準マクロブロックとの間の電圧降下を抑制することが出来る。また、環状の電源ラインに沿って、より多くの容量セルに電気的に接続することが出来るので、標準マクロブロックと電源パッドとの間の容量を増大させて、電源ノイズをより効果的に低減できる。更には、電源ノイズをカスタムマクロブロック内で多くの容量セルに有効に作用させて、効率的に吸収させることが出来る。本発明の好適な実施態様では、前記一対のカスタムマクロブロック電源ラインが、前記カスタムマクロブロックの周縁部に配置される環状の電源ラインと、前記カスタムマクロブロックの中央部を横断する電源ラインとを含む。同様の効果が得られる。
【００１５】
本発明の好適な実施態様では、それぞれが、少なくとも１つのカスタムマクロブロック、少なくとも１つの標準マクロブロック、及び、一対の電源パッドを含む複数の組が前記共通の基板上に形成される。この場合、異なる組への電源ノイズの伝搬を相互に低減することが出来る。従って、複数の標準マクロブロックを異なる組で構成することにより、標準マクロブロック相互の電源ノイズの影響を確実に抑制することが出来る。
【００１６】
本発明の好適な実施態様では、それぞれが、少なくとも１つのカスタムマクロブロック、少なくとも１つの標準マクロブロック、及び、一対の電源パッドの一方を含む複数の組が前記共通の基板上に形成され、前記複数の組の各組の一対の電源パッドの他方が共通の電源パッドで構成される。上記同様の効果を得ることが出来る。
【発明を実施するための最良の形態】
【００１７】
以下に、添付図面を参照して、実施形態例を挙げて本発明の実施の形態について説明する。図１に本発明の第１実施形態例に係る半導体集積回路の構成を示す。半導体集積回路１０は、半導体基板１１上に設けられた、一対の電源パッドを構成する高電位電源パッド（以下、単に電源パッドと呼ぶ）１２及び低電位電源パッド（以下、接地パッドと呼ぶ）１３、１つのカスタムマクロブロック１４、複数の標準マクロブロック１５、一対の電源ラインを構成する高電位電源ライン（以下、単に電源ラインと呼ぶ）１６及び低電位電源ライン（以下、接地ラインと呼ぶ）１７を有する。
【００１８】
電源ライン１６及び接地ライン１７は、電源パッド１２及び接地パッド１３とカスタムマクロブロック１４との間、及び、カスタムマクロブロック１４と標準マクロブロック１５との間をそれぞれ電気的に接続している。また、カスタムマクロブロック１４内ではカスタムマクロブロック電源ライン（カスタム電源ライン）１６Ａ及びカスタムマクロブロック接地ライン（カスタム接地ライン）１７Ａとして構成され、カスタムマクロブロック１４内の全ての容量セルを含む各セルに電気的に接続されている。電源ライン１６及び接地ライン１７は、殆どの部分で近接して、且つ相互に平行に形成されている。電源ライン１６及び接地ライン１７に沿って、図５に示したトランジスタ型の容量素子２０が形成されている。容量素子２０は、環状部１８及び横断部１９の電源ライン１６及び接地ライン１７に沿って形成されている。
【００１９】
カスタム電源ライン１６Ａ及びカスタム接地ライン１７Ａは、それぞれ、カスタムマクロブロック１４の周縁部に配置される環状部１８と、カスタムマクロブロック１４を電源パッド１２及び接地パッド１３と標準マクロブロック１５とを結ぶ方向に横断する横断部１９とを有する。電源ライン１６及び接地ライン１７の幅は、カスタムマクロブロック１４及び複数の標準マクロブロック１５に供給される電流を許容できる大きさにそれぞれ設定されている。
【００２０】
本実施形態例によれば、標準マクロブロック１５と電源パッド１２又は接地パッド１３との間の電源ライン１６及び接地ライン１７に多くの容量セルが電気的に接続されることになり、標準マクロブロック１５と電源パッド１２又は接地パッド１３との間に標準マクロブロック１５が発生する電源ノイズに有効に作用する大きな容量を設けることが出来る。従って、半導体集積回路から電源パッド１２又は接地パッド１３を介して外部の電源ラインに漏れる電源ノイズを低減することが出来る。また、カスタムマクロブロック１４の使用されていないセルを容量セルとして用いることにより、チップサイズを大きくすることなく電源ノイズを低減する半導体集積回路を提供することが出来る。
【００２１】
カスタム電源ライン１６Ａ及びカスタム接地ライン１７Ａが、それぞれ環状部１８を有することにより、カスタム電源ライン１６Ａ及びカスタム接地ライン１７Ａにおける、セルに電気的に接続された箇所と標準マクロブロック１４との間の電圧降下を抑制することが出来る。また、環状部１８及び横断部１９に沿って、より多くの容量素子２０に電気的に接続することが出来るので、標準マクロブロック１４と電源パッド１２及び接地パッド１３との間の容量を増大させて、電源ノイズをより効果的に低減できる。更には、電源ノイズをカスタムマクロブロック１４内で多くの容量セルに有効に作用させて、効率的に吸収させることが出来る。
【００２２】
また、カスタム電源ライン１６Ａ及びカスタム接地ライン１７Ａが、それぞれ横断部１９を有することにより、電源パッド１２又は接地パッド１３から標準マクロブロック１５への電源供給を短い距離で行うことが出来るので、標準マクロブロック１５における電圧降下を抑制できる。また、電源パッド１２又は接地パッド１３からカスタムマクロブロック１４に設けられたセルへの電源供給を短い距離で行うことが出来るので、カスタムマクロブロック１４に設けられたセルに対する電圧降下を抑制できる。
【００２３】
図４に示した半導体集積回路では、自己のマクロブロックが発生した電源ノイズが、半導体基板の周縁部に配置される環状部の電源ラインを周回して伝搬し、自己のマクロブロックに作用して、素子の誤動作を生じる問題があった。しかし、本実施形態例に係る半導体集積回路１０では、このような問題が生じることはないので、半導体集積回路内部の誤動作を招く電源ノイズを低減することができる。
【００２４】
なお、電源ライン１６及び接地ライン１７に沿って形成される容量は図５の容量素子２０に限定されず、例えば、電源ライン１６及び接地ライン１７を絶縁層を挟む上位配線層及び下位配線層からそれぞれ構成し、或いはその逆とすることも出来る。
【００２５】
図２に本発明の第２実施形態例に係る半導体集積回路を示す。半導体集積回路２４は、半導体基板１１と、半導体基板１１上に形成され、それぞれが、電源パッド１２、接地パッド１３、１つのカスタムマクロブロック１４、１つの標準マクロブロック１５、電源ライン１６、及び接地ライン１７を有する２つの組２５Ａ、２５Ｂとを有する。電源パッド１２、接地パッド１３、カスタムマクロブロック１４、電源ライン１６、及び接地ライン１７は、第１実施形態例の半導体集積回路１０を構成する、電源パッド１２、接地パッド１３、カスタムマクロブロック１４、電源ライン１６、及び接地ライン１７とそれぞれ同様の構成を有している。なお、図２中で、接地パッド及び接地ラインは図示を省略した。
【００２６】
第２実施形態例によれば、異なる組への電源ノイズの伝搬を相互に低減することが出来る。従って、複数の標準マクロブロックを異なる組で構成することにより、標準マクロブロック相互の電源ノイズの影響を確実に抑制することが出来る。
【００２７】
図３に本発明の第３実施形態例に係る半導体集積回路を示す。半導体集積回路２６は、半導体基板１１と、半導体基板１１上に形成され、それぞれが、電源パッド１２、接地パッド１３、１つのカスタムマクロブロック１４、１つの標準マクロブロック１５、電源ライン１６、及び接地ライン１７を有する４つの組２７Ａ、２７Ｂ、２７Ｃ、２７Ｄとを有する。電源パッド１２、接地パッド１３、カスタムマクロブロック１４、電源ライン１６、及び接地ライン１７は、第１実施形態例の半導体集積回路１０を構成する、電源パッド１２、接地パッド１３、カスタムマクロブロック１４、電源ライン１６、及び接地ライン１７とそれぞれ同様の構成を有している。なお、図３中で、接地パッド及び接地ラインは図示を省略した。
【００２８】
第３実施形態例によれば、第２実施形態例と同様な効果を得ることが出来る。なお、第２実施形態例及び第３実施形態例において、各組の電源パッド１２及び接地パッド１３はそれぞれ異なるものとしたが、一の組の電源パッド１２が他の組の電源パッド１２と共通、或いは、一の組の接地パッド１３が他の組の接地パッド１３と共通であっても、異なる組への電源ノイズの伝搬を低減することが出来る。
【００２９】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明に係る半導体集積回路は、上記実施形態例の構成にのみ限定されるものではなく、上記実施形態例の構成から種々の修正及び変更を施した半導体集積回路も、本発明の範囲に含まれる。
【図面の簡単な説明】
【００３０】
【図１】第１実施形態例に係る半導体集積回路の構成を示す平面図である。
【図２】第２実施形態例に係る半導体集積回路の構成を示す平面図である。
【図３】第３実施形態例に係る半導体集積回路の構成を示す平面図である。
【図４】従来の半導体集積回路の構成の一例を示す平面図である。
【図５】容量素子の構成を示す平面図である。
【符号の説明】
【００３１】
１０、２４、２６、３０：半導体集積回路
１１：半導体基板
１２：高電位電源パッド（電源パッド）
１３：低電位電源パッド（接地パッド）
１４：カスタムマクロブロック
１５：標準マクロブロック
１６：高電位電源ライン（電源ライン）
１６Ａ：カスタムマクロブロック電源ライン（カスタム電源ライン）
１７：低電位電源ライン（接地ライン）
１７Ａ：カスタムマクロブロック接地ライン（カスタム接地ライン）
１８：環状部
１９：横断部
２０：容量素子
２１：拡散層
２１Ａ：ソース
２１Ｂ：ドレイン
２２：ゲート電極
２３：拡散コンタクト
２５Ａ、２５Ｂ、２７Ａ、２７Ｂ、２７Ｃ、２７Ｄ：組
３１：半導体基板
３２：高電位電源パッド（電源パッド）
３３：低電位電源パッド（接地パッド）
３４：カスタムマクロブロック
３５：標準マクロブロック
３６：高電位電源ライン（電源ライン）
３７：低電位電源ライン（接地ライン）
３８：環状部
【図１】
2005086050.tif 000003
【図２】
2005086050.tif 000004
【図３】
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【図４】
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【図５】
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