(57)【要約】【課題】  非対称埋没酸化膜を採択して二つの異なる動作モードを有する半導体素子を提供する。【解決手段】  半導体素子は活性領域を有する下部半導体基板を備える。下部半導体基板の活性領域上部に上部シリコンパターン及びＭＯＳトランジスタが位置する。ＭＯＳトランジスタは、上部シリコンパターン内部に形成されたボディ領域、ボディ領域によって互いに離隔されたソース／ドレイン領域及び上部シリコンパターンと絶縁されてボディ領域の表面上に位置するゲート電極を含む。下部半導体基板と上部シリコンパターンとの間に埋没絶縁膜が介在される。該埋没絶縁膜を貫通する貫通プラグがソース／ドレイン領域の内のどれか一つの領域に、さらに近くなるように位置してＭＯＳトランジスタのボディ領域と下部半導体基板とを電気的に接続する。一つの領域にソース電圧が印加される場合、貫通プラグの上部面の少なくとも一部が空乏層の外部に位置し、一つの領域にドレイン電圧が印加される場合、貫通プラグの上部面が空乏層の内部に位置する。【選択図】            図１
2005183987.tif 000002
【特許請求の範囲】
【請求項１】
活性領域を有する下部半導体基板と、
前記下部半導体基板の活性領域上部に位置する上部シリコンパターンと、
前記上部シリコンパターン内部に形成されたボディ領域及び該ボディ領域によって互いに離隔されたソース／ドレイン領域及び前記上部シリコンパターンと絶縁されて前記ボディ領域の表面上に位置するゲート電極を含むＭＯＳトランジスタと、
前記下部半導体基板と前記上部シリコンパターンとの間に介在された埋没絶縁膜と、
前記ソース／ドレイン領域の内のどれか一つの領域にさらに近く前記埋没絶縁膜を貫通して前記ＭＯＳトランジスタのボディ領域と前記下部半導体基板とを電気的に接続し、前記一つの領域にソース電圧が印加される場合はそれの上部面の少なくとも一部が空乏層の外部に位置し、前記一つの領域にドレイン電圧が印加される場合はそれの上部面が空乏層の内部に位置する貫通プラグと、
を含むことを特徴とする半導体素子。
【請求項２】
前記下部半導体基板、前記上部シリコンパターン、及び前記貫通プラグは、すべて同じ単結晶シリコンであることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記下部半導体基板は、単結晶シリコンであり、前記上部シリコンパターン及び前記貫通プラグは、シリコンエピ層であることを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記ソース／ドレイン領域と前記埋没絶縁膜とは、前記ボディ領域によって互いに離隔されることを特徴とする請求項３に記載の半導体素子。
【請求項５】
前記貫通プラグは、前記一つの領域の下部に限定されて位置することを特徴とする請求項４に記載の半導体素子。
【請求項６】
前記ソース／ドレイン領域と前記埋没絶縁膜とは、互いに接触することを特徴とする請求項３に記載の半導体素子。
【請求項７】
活性領域を有する下部半導体基板と、
前記下部半導体基板の活性領域上部に位置する上部シリコンパターンと、
前記上部シリコンパターン内部に形成されたボディ領域、該ボディ領域によって互いに離隔されたソース／ドレイン領域及び前記上部シリコンパターンと絶縁されて前記ボディ領域の表面上に位置するゲート電極を含むＭＯＳトランジスタと、
前記下部半導体基板と前記上部シリコンパターンとの間に介在された埋没絶縁膜と、
前記ソース／ドレイン領域の内のどれか一つの領域に、さらに近く前記埋没絶縁膜を貫通して前記ＭＯＳトランジスタのボディ領域と前記下部半導体基板を電気的に接続し、前記一つの領域にソース電圧が印加される場合に、それの上部面の少なくとも一部が空乏層の外部に位置し、前記一つの領域にドレイン電圧が印加される場合はそれの上部面が空乏層の内部に位置する貫通プラグと、
前記一つの領域に電気的に接続するセルキャパシタと、
前記残り一つの領域に電気的に接続するビットラインと、
を含むことを特徴とするＤＲＡＭセル。
【請求項８】
前記下部半導体基板、前記上部シリコンパターン、及び前記貫通プラグは、すべて同じ単結晶シリコンであることを特徴とする請求項７に記載のＤＲＡＭセル。
【請求項９】
前記下部半導体基板は、単結晶シリコンであり、前記上部シリコンパターン及び前記貫通プラグはシリコンエピ層であることを特徴とする請求項７に記載のＤＲＡＭセル。
【請求項１０】
前記ソース／ドレイン領域と前記埋没絶縁膜とは、前記ボディ領域によって互いに離隔されることを特徴とする請求項９に記載のＤＲＡＭセル。
【請求項１１】
前記貫通プラグは、前記一つの領域の下部に位置することを特徴とする請求項１０に記載のＤＲＡＭセル。
【請求項１２】
前記ソース／ドレイン領域と前記埋没絶縁膜とは、互いに接触することを特徴とする請求項９に記載のＤＲＡＭセル。
【請求項１３】
下部半導体基板の活性領域上に順に積層された埋没絶縁膜及び上部シリコンパターンを形成し、前記上部シリコンパターンは前記埋没絶縁膜を貫通する貫通プラグを介して前記下部半導体基板に電気的に接続され、
前記上部シリコンパターン上に、ボディ領域及び該ボディ領域によって離隔されたソース／ドレイン領域を含むＭＯＳトランジスタを形成し、該ＭＯＳトランジスタは前記貫通プラグが前記ソース／ドレイン領域の内のどれか一つの領域に、より近く位置するように形成されると共に、前記貫通プラグに近く位置する前記ソース／ドレイン領域にソース電圧が印加される場合は前記貫通プラグの上部面の少なくとも一部分が空乏層の外部に位置し、前記ソース／ドレイン領域にドレイン電圧が印加される場合は前記貫通プラグの上部面が空乏層の内部に位置するように形成されることを含むことを特徴とする半導体素子の製造方法。
【請求項１４】
前記ＭＯＳトランジスタを形成することは、
前記上部シリコンパターン上に前記上部シリコンパターンと絶縁されたゲート電極を形成し、
前記ゲート電極をイオン注入マスクとして用いて、不純物イオンを注入してソース／ドレイン領域を形成することを含むことを特徴とする請求項１３に記載の半導体素子の製造方法。
【請求項１５】
前記埋没絶縁膜及び前記上部シリコンパターンを順に形成することは、
前記下部半導体基板上に犠牲層を形成し、
前記犠牲層をパターニングして前記下部半導体基板を露出させる開口部を形成し、
前記開口部を有する前記下部半導体基板上に前記開口部を埋め込み、前記犠牲層を覆う上部シリコンエピ層を形成し、
前記上部シリコンエピ層、前記犠牲層、及び前記下部半導体基板をパターニングして前記下部半導体基板内の活性領域を限定するトレンチを形成し、前記活性領域は前記開口部を介して露出された前記下部半導体基板の少なくとも一部を含み、前記パターニングされた犠牲層は前記トレンチの側壁を介して露出され、
前記露出された犠牲層を選択的に除去して空き空間を形成し、
前記空き空間内に埋没絶縁膜を積層し、
前記トレンチ内に素子分離膜を積層することを含むことを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項１６】
前記犠牲層は、ＳｉＧｅエピ層であることを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項１７】
前記犠牲層上に下部シリコンエピ層を形成することをさらに含むことを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項１８】
前記ソース／ドレイン領域は、ボディ領域によって前記埋没絶縁膜と離隔されるように形成されることを特徴とする請求項１３に記載の半導体素子の製造方法。
【請求項１９】
前記ソース／ドレイン領域の内のどれか一つの領域は、前記貫通プラグ上部に位置するように形成されることを特徴とする請求項１３に記載の半導体素子の製造方法。
【請求項２０】
前記ソース／ドレイン領域は、それぞれ前記埋没絶縁膜と接触されることを特徴とする請求項１３に記載の半導体素子の製造方法。
【請求項２１】
前記ゲート電極を形成する前に、前記上部シリコンパターン上にチャンネルイオンを注入し、
前記チャンネルイオンが注入された上部シリコンパターンを熱処理して、前記チャンネルイオンを拡散させることをさらに含み、前記チャンネルイオンは前記貫通プラグを介して拡散されて前記貫通プラグ上部のボディ領域内のチャンネルイオン濃度が前記埋没絶縁膜上部のボディ領域内のチャンネルイオン濃度に比べて低いことを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項２２】
前記埋没絶縁膜及び前記上部シリコンパターンを順に形成することは、
下部半導体基板、埋没絶縁膜、及び下部シリコン層が順に積層されたＳＯＩ基板を備え、
前記下部シリコン層及び前記埋没絶縁膜を順にパターニングして前記下部半導体基板を露出させる開口部を形成し、
前記開口部を埋め込み、前記下部シリコン層を覆う上部シリコンエピ層を形成し、
前記上部シリコンエピ層、前記下部シリコン層、前記埋没絶縁膜、及び前記下部半導体基板を順にパターニングして前記下部半導体基板内の活性領域を限定するトレンチを形成し、前記活性領域は前記開口部を介して露出された前記下部半導体基板の少なくとも一部を含み、
素子分離膜で前記トレンチを埋めることを含むことを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項２３】
前記ソース／ドレイン領域は、ボディ領域によって前記埋没絶縁膜と離隔されるように形成されることを特徴とする請求項２２に記載の半導体素子の製造方法。
【請求項２４】
前記ソース／ドレイン領域の内のどれか一つの領域は、前記貫通プラグ上部に位置するように形成されることを特徴とする請求項２３に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関するもので、特に非対称埋没酸化膜を採択して二つの異なる動作を有する半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体素子においては、ＭＯＳトランジスタのような個別素子（ｄｉｓｃｒｅｔｅ  ｄｅｖｉｃｅ）がスイッチング素子として幅広く用いられている。前記半導体素子の集積度は常に増加しており、これに対して前記ＭＯＳトランジスタは次第にスケールダウンされている。その結果、前記ＭＯＳトランジスタのチャンネルの長さが減少して短チャンネル効果（ｓｈｏｒｔ  ｃｈａｎｎｅｌ  ｅｆｆｅｃｔ；ＳＣＥ）が発生する。前記短チャンネル効果を減少させるために、やむを得ずチャンネルイオン濃度を増加させる。しかし、増加されたチャンネルイオンの濃度は、漏洩電流の増加を招く。漏洩電流の増加はＤＲＡＭ素子でのリフレッシュ特性の悪化につながる。
【０００３】
前記短チャンネル効果を改善するための方案としてＳＯＩ構造を有するトランジスタが幅広く研究されている。前記ＳＯＩ構造は、下部半導体基板、上部シリコンパターン及び前記下部半導体基板と前記上部シリコンパターンとの間に介在されてこれらを絶縁させる埋没絶縁膜を含む。前記ＳＯＩ構造を有するトランジスタは、短チャンネル効果及び寄生キャパシタンス（ｐａｒａｓｉｔｉｃ  ｃａｐａｃｉｔａｎｃｅ）を減らすことができ、高速動作が可能であり消費電力を減らすことができるというメリットがある。しかしながら、キンク効果（ｋｉｎｋ  ｅｆｆｅｃｔ）のような浮遊ボディ効果（ｆｌｏａｔｉｎｇ  ｂｏｄｙ  ｅｆｆｅｃｔ）が発生する。
【０００４】
前記浮遊ボディと関連した問題を解決するために前記上部シリコンパターンと前記下部半導体基板を電気的に接続させる方法が幅広く研究されている。一方、前記上部シリコンパターンと前記下部半導体基板を電気的に接続させる方法が特許文献１に「パターニングされた埋没絶縁膜（ｐａｔｔｅｒｎｅｄ  ｂｕｒｉｅｄ  ｉｎｓｕｌａｔｏｒ）」と言う名称でチェンなど（Ｃｈｅｎ  ｅｔ  ａｌ．）によって開示されている。
【０００５】
前記特許文献１に開示された方法は、半導体基板上にマスクを形成してソース／ドレイン領域の下部に埋没されたドーピング領域を形成することを含む。前記ドーピング領域を選択的にエッチングした後にインシュレータを埋めて埋没絶縁膜を形成する。次に、前記埋没絶縁膜の上部に位置するソース／ドレイン領域を有するトランジスタを形成する。その結果、前記ソース／ドレイン領域下部にパターニングされた埋没絶縁膜が形成されて、接合漏洩電流を減少させることができる。また、前記トランジスタは、埋没絶縁膜下部の半導体基板と電気的に接続されて接続モード（ｂｏｄｙ−ｔｉｅｄ  ｍｏｄｅ）で動作するために浮遊ボディ効果を減少させることができる。
【０００６】
しかしながら、特許文献１に開示された方法によって製造された半導体素子は、接続モード（ｂｏｄｙ−ｔｉｅｄ  ｍｏｄｅ）で動作することによって、ＳＯＩ構造を有するＭＯＳトランジスタに比べてオンカレント（ｏｎ−ｃｕｒｒｅｎｔ）が小さく、オフカレント（ｏｆｆ−ｃｕｒｒｅｎｔ）が大きい。
【特許文献１】米国特許第６，４２９，０９１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、浮遊ボディ効果を改善しながら、オンカレントを増加させ、オフカレントを減少させることができる半導体素子を提供する。
【０００８】
本発明は、浮遊ボディ効果を改善しながら、漏洩電流を防ぐことで、リフレッシュ特性を向上させることができるＤＲＡＭを提供する。
【０００９】
本発明は、前記半導体素子及びＤＲＡＭセルを製造する方法を提供する。
【課題を解決するための手段】
【００１０】
本発明の一形態は、非対称埋没絶縁膜を採択して二つの他の動作モードを有する半導体素子を提供する。前記一形態に係る半導体素子は、活性領域を有する下部半導体基板を備える。前記下部半導体基板の活性領域の上部に上部シリコンパターンが位置する。また、前記下部半導体基板の活性領域の上部にＭＯＳトランジスタが位置する。前記ＭＯＳトランジスタは、前記上部シリコンパターン内部に形成されたボディ領域、該ボディ領域によって互いに離隔されたソース／ドレイン領域及び前記上部シリコンパターンと絶縁されて前記ボディ領域の表面上に位置するゲート電極を含む。前記下部半導体基板と前記上部シリコンパターンとの間に埋没絶縁膜が介在される。一方、埋没絶縁膜を貫通する貫通プラグが前記ソース／ドレイン領域の内、どれか一つの領域により近くなるように位置して前記ＭＯＳトランジスタのボディ領域と前記下部半導体基板を電気的に接続する。さらに、前記一つの領域にソース電圧が印加される際、前記貫通プラグの上部面の少なくとも一部は空乏層の外部に位置し、前記一つの領域にドレイン電圧が印加される際、前記貫通プラグの上部面は空乏層の内部に位置する。これにより、前記ＭＯＳトランジスタは、接続モードまたは浮遊モードで動作することができる。前記ＭＯＳトランジスタを浮遊モードで動作すると、オンカレントを増加させ、オープンカレントを減少させることができる。一方、浮遊モードで動作する間に前記ボディ領域にホールが蓄積されることがある。しかしながら、前記ＭＯＳトランジスタを接続モードで動作し、前記蓄積されたホールを除去することができる。従って、接続モード及び浮遊モードを混合して前記ＭＯＳトランジスタを動作させることによって浮遊ボディ効果を改善させることができる。
【００１１】
ここで、前記ソース領域及びドレイン領域は、ＭＯＳトランジスタの動作方向によって決められる。従ってＮＭＯＳトランジスタの場合、接地されるか、または低い電圧が印加される領域がソース領域であり、高い電圧が印加される領域がドレイン領域である。一方ＰＭＯＳトランジスタでは、高い電圧が印加される領域がソース領域であり、低い電圧が印加される領域がドレイン領域である。前記ソース領域及び前記ドレイン領域に印加される電圧をそれぞれソース電圧及びドレイン電圧として定義する。一方、前記ＭＯＳトランジスタの動作方向が決められる前には、ソース領域またはドレイン領域を決めることができないので、位置とは関係なく二つの領域をすべてを指称するために「ソース／ドレイン領域」と称することにする。
【００１２】
前記下部半導体基板、前記上部シリコンパターン及び前記プラグは、すべて同様な単結晶シリコンでもある。すなわち、同様な単結晶シリコン基板を用いて形成された構造物でもある。好ましくは、前記下部半導体基板は単結晶シリコンであり、前記上部シリコンパターン及び前記貫通プラグはシリコンエピ層でもある。すなわち、前記下部半導体基板は単結晶シリコン基板であり、前記上部シリコンパターン及び前記貫通プラグは同様なシリコンエピ層で形成された構造物でもある。
【００１３】
前記ソース／ドレイン領域及び前記埋没絶縁膜は、前記ボディ領域によって互いに離隔されることもある。すなわち、部分空乏ＳＯＩトランジスタ（ｐａｒｔｉａｌｌｙ−ｄｅｐｌｅｔｅｄ  ＳＯＩ  ＭＯＳＦＥＴ；ＰＤＳＯＩ  ＭＯＳＦＥＴ）のように、前記埋没絶縁膜と前記ソース／ドレイン領域との間に中性領域（ｎｅｕｔｒａｌ  ｒｅｇｉｏｎｓ）が存在することもある。このとき、前記貫通プラグは前記ソース／ドレイン領域の中でどれか一つの領域の下部に限定されて位置することができる。すなわち、前記貫通プラグが前記ゲート電極から遠く離隔されて前記一つの領域の下部に位置することができる。これによって、前記貫通プラグは漏洩電流が発生しやすいジャンクションエッジ（ｊｕｎｃｔｉｏｎ  ｅｄｇｅ）から遠く離れて位置するので、漏洩電流の発生をさらに減少させることができる。
【００１４】
一方、前記ソース／ドレイン領域と前記埋没絶縁膜とは互いに接触することもある。すなわち、完全空乏ＳＯＩトランジスタ（ｆｕｌｌｙ−ｄｅｐｌｅｔｅｄ  ＳＯＩ  ＭＯＳＦＥＴ；ＦＤＳＯＩ  ＭＯＳＦＥＴ）のように、前記埋没絶縁膜と前記ソース／ドレイン領域との間に中性領域が存在しないこともある。
【００１５】
本発明の他の一形態は、非対称埋没絶縁膜を採択して二つの異なる動作モードを有するＤＲＡＭセルを供給する。前記他の一形態に係るＤＲＡＭセルは、活性領域を有する下部半導体基板を備える。前記下部半導体基板の活性領域上部に上部シリコンパターンが位置する。また、前記下部半導体基板の活性領域上部にＭＯＳトランジスタが位置する。前記ＭＯＳトランジスタは、前記上部シリコンパターン内部に形成されたボディ領域、該ボディ領域によって互いに離隔されたソース／ドレイン領域及び前記上部シリコンパターンと絶縁されて前記ボディ領域の表面上に位置するゲート電極を含む。前記下部半導体基板と前記上部シリコンパターンとの間に埋没絶縁膜が介在する。一方、前記埋没絶縁膜を貫通する貫通プラグが前記ソース／ドレイン領域の中、どれか一つの領域に、より近くなるように位置し前記ＭＯＳトランジスタのボディ領域と前記下部半導体基板を電気的に接続する。さらに、前記一つの領域にソース電圧が印加される場合、前記貫通プラグの上部面の少なくとも一部は空乏層の外部に位置し、前記一つの領域にドレイン電圧が印加される場合、前記貫通プラグの上部面は空乏層内部に位置する。一方、セルキャパシタが前記一つの領域に電気的に接続し、ビットラインが前記残り一つの領域に電気的に接続する。これにより、前記ＭＯＳトランジスタは、接続モードまたは浮遊モードで動作することができる。前記セルキャパシタに情報を記録する間に前記ＭＯＳトランジスタは接続モードで動作する。従って、前記ボディ領域内にホールが蓄積されるのを防ぐことができて、浮遊ボディ効果を改善させることができる。一方、前記セルキャパシタに電荷が記録されると、前記ＭＯＳトランジスタが浮遊モードで動作する。よって、前記電荷を保有する間に漏洩電流を防ぐことができてリフラッシュ特性を改善させることができる。
【００１６】
本発明の好ましい実施形態は、非対称埋没絶縁膜を採択して二つの異なる動作モードを有する半導体素子を製造する方法を提供する。この方法は下部半導体基板の活性領域上に順に積層された埋没絶縁膜及び上部シリコンパターンを形成することを含む。前記上部シリコンパターンは、前記埋没絶縁膜を貫通する貫通プラグを介して前記下部半導体基板に電気的に接続される。一方、前記上部シリコンパターン上にボディ領域及び該ボディ領域によって離隔されたソース／ドレイン領域を含むＭＯＳトランジスタを形成する。前記ＭＯＳトランジスタは、前記貫通プラグが前記ソース／ドレイン領域の中、どれか一つの領域に、より近く位置するように形成される。さらに、前記ＭＯＳトランジスタは、前記一つの領域にソース電圧が印加される時、前記貫通プラグの上部面の少なくとも一部が空乏層外部に位置し、前記一つの領域にドレイン電圧が印加される時、前記貫通プラグの上部面が空乏層内部に位置するように形成される。
【００１７】
好ましくは、前記埋没絶縁膜及び上部シリコンパターンを形成することは、前記下部半導体基板上に犠牲層を形成することを含む。前記犠牲層をパターニングして前記下部半導体基板を露出させる開口部を形成する。該開口部を有する前記下部半導体基板上に前記開口部を埋め、前記犠牲層を覆う上部シリコンエピ層を形成する。このとき、前記開口部を埋める貫通プラグが形成される。前記上部シリコンエピ層、前記犠牲層及び前記下部半導体基板をパターニングして前記下部半導体基板内の活性領域を限定するトレンチを形成する。前記活性領域は、前記開口部を介して露出する前記下部半導体基板の少なくとも一部を含む。また、前記パターニングされた犠牲層は、前記トレンチの側壁を介して露出される。前記露出されパターニングされた犠牲層を選択的に除去し、該パターニングされた犠牲層が除去された空き空間を絶縁膜で埋め込む。その結果、前記上部シリコンパターンと前記下部半導体基板との間に介在される埋没絶縁膜が形成される。その後、前記トレンチを絶縁膜で埋め、素子分離膜を形成する。
【００１８】
前記犠牲層は、ＳｉＧｅエピ層のように、シリコンと類似する格子常数（ｌａｔｔｉｃｅ  ｃｏｎｓｔａｎｔ）を有する物質膜で形成されることができる。好ましくは、前記ＳｉＧｅエピ層は、１０ｎｍないし２００ｎｍの厚さで形成できる。一方、前記犠牲層上に下部シリコンエピ層を形成することができる。
【００１９】
一方、前記ＭＯＳトランジスタを形成することは、前記上部シリコンパターン上に該上部シリコンパターンと絶縁されているゲート電極を形成することを含むことができる。前記ゲート電極をイオン注入マスクとして用いて不純物イオンを注入し、前記上部シリコンパターン内にソース／ドレイン領域を形成する。
【００２０】
好ましくは、前記ゲート電極を形成する前、前記上部シリコンパターン上にチャンネルイオンを注入することができる。前記チャンネルイオンが注入されている上部シリコンパターンを熱処理して前記チャンネルイオンを拡散させることができる。このとき、前記チャンネルイオンは前記貫通プラグを介して拡散される。これにより、前記貫通プラグ上部のボディ領域内のチャンネルイオン濃度が、前記埋没絶縁膜上部のボディ領域内のチャンネルイオン濃度に比べて低くなる。従って、前記貫通プラグに近い前記一つの領域の付近で空乏層を簡単に調節することができる。
【００２１】
一方、前記ソース／ドレイン領域は、ボディ領域によって前記埋没絶縁膜と離隔するように形成することができる。すなわち、部分空乏ＳＯＩトランジスタ（ｐａｒｔｉａｌｌｙ−ｄｅｐｌｅｔｅｄ  ＳＯＩ  ＭＯＳＦＥＴ；ＰＤＳＯＩ  ＭＯＳＦＥＴ）のように、前記埋没絶縁膜と前記ソース／ドレイン領域との間に中性領域（ｎｅｕｔｒａｌ  ｒｅｇｉｏｎｓ）が存在することもある。このとき、前記ソース／ドレイン領域の内、どれか一つの領域は前記貫通プラグの上部に位置することが好ましい。
【００２２】
これとは違って、前記ソース／ドレイン領域は、それぞれの前記埋没絶縁膜と接触するように形成することができる。すなわち、完全空乏ＳＯＩトランジスタ（ｆｕｌｌｙ−ｄｅｐｌｅｔｅｄ  ＳＯＩ  ＭＯＳＦＥＴ；ＦＤＳＯＩ  ＭＯＳＦＥＴ）のように、前記埋没絶縁膜と前記ソース／ドレイン領域との間に中性領域が存在しないこともある。
【発明の効果】
【００２３】
本発明によると、接続モード（ｂｏｄｙ−ｔｉｅｄ  ｍｏｄｅ）及び浮遊モード（ｂｏｄｙ−ｆｌｏａｔｅｄ  ｍｏｄｅ）で動作することができ、浮遊ボディ効果を改善しながら、オンカレントを増加させ、オープンカレントを減少させることができる半導体素子を提供することができる。また、情報を記録する間に浮遊モードで動作することができ、リフレッシュ特性を向上させることのできるＤＲＡＭセルを提供することができる。一方、前記二つの異なる動作モードを有する半導体素子及びＤＲＡＭセルを製造する方法を提供することができる。
【発明を実施するための最良の形態】
【００２４】
以下、添付した図面を参照して本発明の実施形態を詳しく説明する。
【００２５】
図１及び図２は、それぞれ本発明の一形態に係る二つの異なる動作モードを有する半導体素子を説明するための断面図であり、図３及び図４は、それぞれが本発明の他の実施形態に係る二つの異なる動作モードを有するＤＲＡＭセルを説明するための断面図である。
【００２６】
図１を参照すると、下部半導体基板２１上部にシリコンパターン３０ａが位置する。前記下部半導体基板２１は、単結晶シリコン基板でもある。該下部半導体基板２１は活性領域（ａｃｔｉｖｅ  ａｒｅａ）を有する。該活性領域は素子分離膜３３ａによって限定することができる。
【００２７】
前記上部シリコンパターン３０ａは、前記下部半導体基板２１の活性領域上部に位置する。前記上部シリコンパターン３０ａは、前記下部半導体基板２１と同様な単結晶シリコンでもある。すなわち、前記上部シリコンパターン３０ａは、前記単結晶シリコン基板をパターニングして形成することができる。これとは違って、前記上部シリコンパターン３０ａは、シリコンエピ層でもある。一方、前記上部シリコンパターン３０ａは、ボディ領域４１及び該ボディ領域
４１によって互いに離隔されたソース／ドレイン領域３９を含む。
【００２８】
前記上部シリコンパターン３０ａ上にＭＯＳトランジスタが位置する。該ＭＯＳトランジスタは、前記ボディ領域４１、ソース／ドレイン領域３９及び前記上部シリコンパターン３０ａと絶縁されて前記ボディ領域４１の表面上に位置するゲート電極３７を含む。前記ゲート電極３７は、ゲート絶縁膜３５によって前記上部シリコンパターン３０ａと絶縁される。前記ＭＯＳトランジスタはＮＭＯＳトランジスタまたはＰＭＯＳトランジスタでもある。前記ＭＯＳトランジスタがＮＭＯＳトランジスタである場合、前記ソース／ドレイン領域３９は、Ｎ型不純物イオンがドーピングされた領域である。これとは違って、前記ＭＯＳトランジスタがＰＭＯＳトランジスタである場合、前記ソース／ドレイン領域３９はＰ型不純物イオンがドーピングされた領域である。
【００２９】
前記上部シリコンパターン３０ａと前記下部半導体基板２１との間に埋没絶縁膜２３ｃが介在される。前記埋没絶縁膜２３ｃは、シリコン酸化膜（ＳｉＯ２）、またはシリコン酸化膜とシリコン窒化膜（ＳｉＮ）の積層膜でもある。また、前記埋没絶縁膜２３ｃは、空き空間（ｅｍｐｔｙ  ｓｐａｃｅ）を含むこともある。
【００３０】
さらに、前記埋没絶縁膜２３ｃは、前記ボディ領域４１によって前記ソース／ドレイン領域３９から離隔される。すなわち、前記ソース／ドレイン領域３９と前記埋没絶縁膜２３ｃとの間には中性領域が存在する。
【００３１】
一方、前記埋没絶縁膜２３ｃを貫通する貫通プラグ（ｔｈｒｏｕｇｈ  ｐｌｕｇ）２７ｐが前記ソース／ドレイン領域３９の内のどれか一つの領域に近くなるように位置する。さらに、前記ソース／ドレイン領域３９の内のどれか一つの領域にソース電圧（Ｖｓ）が印加される時、前記貫通プラグ２７ｐの上部面の少なくとも一部は前記ソース／ドレイン領域３９の内のどれか一つの領域付近に形成される空乏層の外部に位置する。また、前記ソース／ドレイン領域３９の内のどれか一つの領域にドレイン電圧（Ｖｄ）が印加される場合、前記貫通プラグ２７ｐの上部面は、前記ソース／ドレイン領域３９の内のどれか一つの領域付近に形成される空乏層の内部に位置する。従って、前記ＭＯＳトランジスタは、前記ソース／ドレイン領域３９の内のどれか一つの領域にソース及びドレイン電圧が印加される場合、それぞれ接続モード及び浮遊モードで動作する。
【００３２】
好ましくは、前記貫通プラグ２７ｐは、前記一つの領域の下部に限定されて位置することができる。さらに、前記貫通プラグ２７ｐは前記上部シリコンパターン３０ａと同様な物質、すなわち、単結晶シリコンまたはシリコンエピ層でもある。
【００３３】
以下、本発明の一形態に係る半導体素子の二つの異なる動作モードを詳しく説明する。ここで、前記ＭＯＳトランジスタはＮＭＯＳトランジスタである場合について説明する。従って、前記ソース電圧（Ｖｓ）はドレイン電圧（Ｖｄ）に比べて低い電位を有する。一方、前記ＭＯＳトランジスタがＰＭＯＳトランジスタである場合、前記ソース電圧（Ｖｓ）はドレイン電圧（Ｖｄ）に比べて高い電位を有する。しかしながら、前記二つの異なる動作モードはＮＭＯＳトランジスタの場合と同様に理解することができる。
【００３４】
前記ソース領域及びドレイン領域は、ＭＯＳトランジスタの動作方向によって決定される。従って、ＮＭＯＳトランジスタである場合、ソース領域には接地電圧または低電圧が印加され、ドレイン領域には高電圧が印加される。ＰＭＯＳトランジスタである場合、ソース領域には高電圧が印加され、ドレイン領域には低電圧が印加される。ソース領域及びドレイン領域に印加された電圧はそれぞれソース電圧及びドレイン電圧を意味する。ＭＯＳトランジスタの動作方向が決定される前にはソース領域及びドレイン領域が決定されないこともあるので、明細書上の「ソース／ドレイン領域」はそれらの位置とは関係なく二つの領域のすべてを指称する。
【００３５】
以下では前記半導体素子の接続モード（ｂｏｄｙ−ｔｉｅｄ  ｍｏｄｅ）の動作について説明する。
【００３６】
もう一度、図１を参照すると、前記貫通プラグ２７ｐに近い前記ソース／ドレイン領域３９にソース電圧（Ｖｓ）が印加される。この時、前記貫通プラグ２７ｐに近い前記ソース／ドレイン領域３９はソース領域になる。一方、前記下部半導体基板２１ではバックバイアス電圧（ｂａｃｋ  ｂｉａｓ  ｖｏｌｔａｇｅ；Ｖｂｂ）が印加される。一般的に、該バックバイアス電圧（Ｖｂｂ）は陰の電位を有する。従って、前記ソース電圧（Ｖｓ）が０Ｖであると、前記ソース領域３９と前記ボディ領域４１との間には逆方向バイアス（ｒｅｖｅｒｓｅ  ｂｉａｓ）が印加される。しかしながら、前記バックバイアス電圧（Ｖｂｂ）の絶対値が小さいため前記逆方向バイアスは弱い。従って、前記ソース領域３９と前記ボディ領域４１との間の空乏層は薄い。前記ソース領域３９に近い点線は前記薄い空乏層を示す。その結果、前記貫通プラグ２７ｐは前記空乏層から離隔されて、前記ボディ領域４１と前記下部半導体基板２１を電気的に接続する。これにより、前記ボディ領域４１で生成されるホールは前記下部半導体基板２１に放出することができ、浮遊ボディ効果（ｆｌｏａｔｉｎｇ  ｂｏｄｙ  ｅｆｆｅｃｔ）の発生を防ぐことができる。
【００３７】
さらに、残り一つのソース／ドレイン領域３９にドレイン電圧（Ｖｄ）が印加され、前記ゲート電極３７にゲート電圧（Ｖｇ）が印加される。前記ゲート電圧（Ｖｇ）がスレッショルド電圧（Ｖｔｈ）よりも大きいと、前記ＭＯＳトランジスタがターンオン（ｔｕｒｎ  ｏｎ）される。この時、前記ＭＯＳトランジスタは、前記貫通プラグ２７ｐを介して前記下部半導体基板２１に電気的に接続されているので、接続モード（ｂｏｄｙ−ｔｉｅｄ  ｍｏｄｅ）で動作する。従って、浮遊ボディ効果の発生を防ぐことができる。
【００３８】
下記では、前記半導体素子の浮遊モード（ｂｏｄｙ−ｆｌｏａｔｅｄ  ｍｏｄｅ）動作について説明する。
【００３９】
もう一度、図１を参照すると、前記貫通プラグ２７ｐに近いソース／ドレイン領域３９にドレイン電圧（Ｖｄ）が印加される。この時、前記貫通プラグ２７ｐに近い前記ソース／ドレイン領域３９はドレイン領域になる。一方、前記下部半導体基板２１にはバックバイアス電圧（ｂａｃｋ  ｂｉａｓ  ｖｏｌｔａｇｅ；Ｖｂｂ）が印加される。一般的に、前記バックバイアス電圧（Ｖｂｂ）は陰の電位を有する。従って、前記ドレイン電圧（Ｖｓ）と前記バックバイアス電圧（Ｖｄｄ）によって前記ドレイン領域３９と前記ボディ領域４１との間には強い逆方向バイアス（ｒｅｖｅｒｓｅ  ｂｉａｓ）が印加される。従って、前記ドレイン領域３９と前記ボディ領域４１との間の空乏層の幅は増加する。図１において、前記ドレイン領域３９から遠い点線は前記増加された空乏層を示す。その結果、前記貫通プラグ２７ｐの上部面が前記空乏層内部に含まれる。従って、前記ボディ領域４１は前記下部半導体基板２１から浮遊される。これにより、電荷が前記ボディ領域４１から前記下部半導体基板２１に移動し難くなり、前記ソース／ドレイン領域３９の漏洩電流が減少する。前記ソース／ドレイン領域３９の漏洩電流の減少はオフカレントの減少として表れる。
【００４０】
さらに、残り一つの前記ソース／ドレイン領域３９にソース電圧（Ｖｓ）が印加され、前記ゲート電極３７にゲート電圧（Ｖｇ）が印加される。前記ゲート電圧（Ｖｇ）がスレッショルド電圧（Ｖｔｈ）よりも大きいと、前記ＭＯＳトランジスタがターンオン（ｔｕｒｎ  ｏｎ）される。この時、前記ボディ領域４１は前記下部半導体基板２１から浮遊されている。従って、前記ＭＯＳトランジスタは浮遊モード（ｂｏｄｙ−ｆｌｏａｔｅｄ  ｍｏｄｅ）で動作する。その結果、前記ＭＯＳトランジスタのオンカレントが増加する。
【００４１】
一方、前記ＭＯＳトランジスタが浮遊モードで動作することにより、前記ボディ領域４１にホールを蓄積することができる。しかしながら、前記ＭＯＳトランジスタを接続モードで動作させる場合は前記蓄積されたホールを除去することができる。すなわち、前記接続モード動作と前記浮遊モード動作を組合わせることによって、前記ＭＯＳトランジスタの浮遊ボディ効果を改善しながら、オンカレントを増加させ、オフカレントを減少させることができる。
【００４２】
図２は、本発明の一形態に係る他の半導体素子を説明するための断面図である。
【００４３】
図２を参照すると、図１を参照して説明したように、活性領域を有する下部半導体基板５１上部に上部シリコンパターン６０ａ及びＭＯＳトランジスタが位置する。前記活性領域は、素子分離膜６３ａによって限定することができる。
【００４４】
前記上部シリコンパターン６０ａは、図１を参照して説明したように、単結晶シリコン、またはシリコンエピ層でもある。一方、前記上部シリコンパターン６０ａは、ボディ領域７１及び該ボディ領域７１によって互いに離隔されたソース／ドレイン領域６９を含む。
【００４５】
前記ＭＯＳトランジスタは、図１を参照して説明したように、前記ボディ領域７１、ソース／ドレイン領域６９及び前記上部シリコンパターン６０ａと絶縁されて前記ボディ領域７１の表面上に位置するゲート電極６７を含む。また、前記ＭＯＳトランジスタはＮＭＯＳトランジスタ、またはＰＭＯＳトランジスタでもある。
【００４６】
前記上部シリコンパターン６０ａと前記下部半導体基板５１との間に、図１を参照して説明したように、埋没絶縁膜５３ｃが介在される。
【００４７】
但し、前記埋没絶縁膜５３ｃは、前記ソース／ドレイン領域３９と接触する。前記ソース／ドレイン領域３９と前記埋没絶縁膜５３ｃとの間には中性領域が存在しない。従って、図２に示されたトランジスタはＦＤＳＯＩ（ｆｕｌｌｙ  ｄｅｐｌｅｔｅｄ  ＳＯＩ）ＭＯＳＦＥＴとして知られている。
【００４８】
一方、前記埋没絶縁膜５３ｃを貫通する貫通プラグ５７ｐが前記ソース／ドレイン領域６９の内のどれか一つの領域に近く位置する。さらに、図１を参照して説明したように、前記貫通プラグ５７ｐに近い前記ソース／ドレイン領域３９の内の一つの領域にソース電圧（Ｖｓ）が印加される場合、前記貫通プラグ５７ｐの上部面の少なくとも一部は、前記ソース／ドレイン領域３９の内の一つの領域付近に形成される空乏層の外部に位置する。また、前記ソース／ドレイン領域３９の内の一つの領域にドレイン電圧（Ｖｄ）が印加される場合、前記貫通プラグ５７ｐの上部面は、前記一つの領域付近に形成される空乏層の内部に位置する。これにより、図２に示された前記ＭＯＳトランジスタは、図１を参照して説明したように、接続モード及び浮遊モードで動作することができる。
【００４９】
前記他の半導体素子の接続モード及び浮遊モード動作は、図１を参照して説明した内容と同じであるため、それについての説明は省略する。
【００５０】
図３は、本発明の他の形態に係る二つの異なる動作モードを有するＤＲＡＭセルを説明するための断面図である。
【００５１】
図３を参照すると、下部半導体基板２１、埋没絶縁膜２３ｃ、上部シリコンパターン３０ａ、ＭＯＳトランジスタ及び貫通プラグ２７ｐは、すべて図１を参照して説明した内容と同じである。また、素子分離膜３３ａ、ソース／ドレイン領域３９及びボディ領域４１も図１を参照して説明した内容と同じである。従って、前記貫通プラグ２７ｐは、前記ソース／ドレイン領域３９の内のどれか一つの領域、特に図３の左側に示されたソース／ドレイン領域３９に近くなるように位置する。但し、ＤＲＡＭセルは、一般的にＮＭＯＳトランジスタを採択するため、ここで前記ＭＯＳトランジスタはＮＭＯＳトランジスタに限られる。
【００５２】
一方、セルキャパシタ（ＣＣ）が前記ソース／ドレイン領域３９の内の一つの領域に電気的に接続される。前記セルキャパシタ（ＣＣ）はＤＲＡＭセルで電荷を記録する役割をする。また、ビットライン（ｂｉｔ  ｌｉｎｅ；ＢＬ）が前記残り一つのソース／ドレイン領域、特に図３の右側に示されたソース／ドレイン領域３９に電気的に接続する。前記ビットラインは情報を伝達する役割をする。
【００５３】
以下、図３を参照して、前記ＤＲＡＭセルの二つの異なる動作モードをプログラム、リーディング及びリフレッシュ動作と共に詳しく説明する。
【００５４】
まず、プログラム動作を調べると、前記ビットライン（ＢＬ）に高電圧（ｈｉｇｈ  ｖｏｌｔａｇｅ；Ｖｃｃ）が印加され、前記ゲート電極３７にスレッショルド電圧（Ｖｔｈ）よりも大きいゲート電圧（Ｖｇ）が印加される。従って、前記ＭＯＳトランジスタはターンオンされる。一方、前記下部半導体基板２１に陰の電位を有するＶｂｂが印加される。前記セルキャパシタ（ＣＣ）が電荷を記録していない場合は、前記セルキャパシタ下部電極の電位が０Ｖである。従って、前記ＭＯＳトランジスタは接続モード（ｂｏｄｙ−ｔｉｅｄ  ｍｏｄｅ）で動作する。この時、図３の左側に示されたソース／ドレイン領域３９から図３の右側に示されたソース／ドレイン領域３９に電子が移動する。前記電子と前記ボディ領域４１のシリコン格子が衝突し、前記ボディ領域４１内に衝突イオン化（ｉｍｐａｃｔ  ｉｏｎｉｚａｔｉｏｎ）によるホールが発生する。しかしながら、前記ホールは、前記貫通プラグ２７ｐを介して前記下部半導体基板２１に抜け出される。
【００５５】
一方、プログラム動作が完了されると、前記セルキャパシタ（ＣＣ）は電荷を記録している。従って、前記セルキャパシタ（ＣＣ）の下部電極は高電位（Ｖｃｃ）を有する。よって、前記ＭＯＳトランジスタは浮遊モード（ｂｏｄｙ−ｆｌｏａｔｅｄ  ｍｏｄｅ）状態で動作する。前記ＭＯＳトランジスタが浮遊モード状態にあると、図１を参照して説明したように、オフカレントが減少する。従って、前記セルキャパシタ（ＣＣ）の漏洩電流が減少し、電荷保有能力が向上される。
【００５６】
次に、リーディング動作を調べてみると、前記ビットライン（ＢＬ）に低電圧（ｌｏｗ  ｖｏｌｔａｇｅ）が印加され、前記ゲート電極３７にスレッショルド電圧（Ｖｔｈ）よりも大きいゲート電圧（Ｖｇ）が印加される。従って、前記ＭＯＳトランジスタはターンオンされる。前記下部半導体基板２１にはＶｂｂが印加される。一方、前記セルキャパシタ（ＣＣ）が電荷を記録しているとしたら、前記セルキャパシタ（ＣＣ）の下部電極はＶｃｃの電位を有する。従って、前記ＭＯＳトランジスタは浮遊モードで動作する。この時、図３の右側に示されたソース／ドレイン領域３９から図３の左側に示されたソース／ドレイン領域３９に電子が移動する。前記電子は、前記ボディ領域４１内のシリコン格子と衝突してホールを発生させる。前記ホールは前記ボディ領域４１内部に蓄積される。
【００５７】
しかしながら、前記リーディング動作が完了されると、前記セルキャパシタ（ＣＣ）の下部電極は０Ｖの電位を有する。従って、前記ＭＯＳトランジスタは接続モードに転換される。これにより、前記蓄積されたホールは前記下部半導体基板２１に抜け出す。結果的に、リーディング動作の間に前記ボディ領域４１内で生成されるホールは、すべて前記下部半導体基板２１に放出される。
【００５８】
前記セルキャパシタ（ＣＣ）が電荷を記録していない場合は、図３の左側に示されたソース／ドレイン領域３９と図３の右側に示されたソース／ドレイン領域３９との間に電子の移動がないので、浮遊ボディ効果が発生しない。
【００５９】
一方、リフラッシュ動作は、前記リーディング動作と前記プログラム動作の連続である。すなわち、前記リフラッシュ動作は、リーディング動作を実施して前記セルキャパシタ（ＣＣ）に記録された情報をリーディングした後、再び前記セルキャパシタ（ＣＣ）に同じ情報をプログラムする。従って、前記リーディング動作を実施する間に前記ボディ領域４１にホールが蓄積される。しかしながら、前記ホールは、前記リーディング動作が完了されると、すべて前記下部半導体基板４１に放出される。その後、プログラム動作は接続モードで実施される。従って、前記ボディ領域４１内にホールが蓄積されるのを防ぐことができる。一方、前記プログラム動作が完了されて前記セルキャパシタ（ＣＣ）に電荷が記録されると、前記ＭＯＳトランジスタは浮遊モード状態に転換されてオフカレントが減少する。結果的に、前記ＤＲＡＭセルは、浮遊ボディ効果を改善しながら漏洩電流を防ぐことができ、リフラッシュ特性を向上させることもできる。
【００６０】
図４は、発明の他の形態に係る異なるＤＲＡＭセルを説明するための断面図である。
【００６１】
図４を参照すると、下部半導体基板５１、埋没絶縁膜５３ｃ、上部シリコンパターン６０ａ、ＭＯＳトランジスタ及び貫通プラグ５７ｐは、すべて図２を参照して説明した内容と同じである。また、素子分離膜６３ａ、ソース／ドレイン領域６９及びボディ領域７１も図２を参照して説明した内容と同じである。従って、前記貫通プラグ５７ｐは、前記ソース／ドレイン領域６９の内のどれか一つの領域に近くなるよう位置する。しかしながら、ＤＲＡＭセルは、一般的にＮＭＯＳトランジスタを採択するので、ここで前記ＭＯＳトランジスタはＮＭＯＳトランジスタに限られる。
【００６２】
一方、セルキャパシタ（ＣＣ）がソース／ドレイン領域６９の内の一つの領域、特に図４の左側に示されたソース／ドレイン領域６９に電気的に接続される。前記セルキャパシタ（ＣＣ）は、ＤＲＡＭセルで電荷を記録する役割をする。また、ビットライン（ｂｉｔ  ｌｉｎｅ；ＢＬ）が前記残り一つの領域に電気的に接続される。前記ビットラインは情報を伝達する役割をする。
【００６３】
前記ＤＲＡＭセルの動作は、図３を参照して説明した内容と同じであるため、説明を省略する。
【００６４】
以下、本発明の好ましい実施形態による半導体素子を製造する方法を詳しく説明する。
【００６５】
図５は、本発明の好ましい実施形態に係る半導体素子を製造する方法を説明するための部分レイアウト図であり、図６ないし図１４は、本発明の好ましい実施形態に係る半導体素子を製造する方法を説明するために前記図５の切断線Ｉ−Ｉに沿って取られた断面図である。
【００６６】
図５及び図６を参照すると、下部半導体基板２１上に犠牲層２３を形成する。前記下部半導体基板２１は、単結晶シリコン基板でもある。一方、前記犠牲層２３は、シリコンの格子常数（ｌａｔｔｉｃｅ  ｃｏｎｓｔａｎｔ）と同様であるか，または近似な格子常数を有する物質膜で形成する。好ましくは、前記犠牲層２３は、ＳｉＧｅエピ層でもあり、約１０ｎｍないし２００ｎｍの厚さで形成される。前記犠牲層２３上に下部シリコンエピ層２５を形成することができる。前記下部シリコンエピ層２５は、後続工程で前記犠牲層２３の上部面が露出することを防ぐ。
【００６７】
図５及び図７を参照すると、前記下部シリコンエピ層２５及び前記犠牲層２３をパターニングして前記下部半導体基板２１を露出させる開口部２７を形成する。前記開口部２７を形成するために前記下部シリコンエピ層２５上にハードマスク膜（ｈａｒｄ  ｍａｓｋ  ｌａｙｅｒ、図示せず）を形成することができる。前記ハードマスク膜をパターニングして前記下部シリコンエピ層２５を露出させる開口部を有するハードマスクパターンを形成する。次に、該ハードマスクパターンをエッチングマスクとして用いて前記シリコンエピ層２５及び前記犠牲層２３を順にエッチングして前記下部半導体基板２１を露出させる開口部２７を形成する。その後、前記ハードマスクパターン除去する。
【００６８】
前記開口部２７は、図１で点線として示されたように、ライン模様のグルーブ２７ｇであるか、またはホール２７ｈでもある。前記開口部２７の側壁上に前記犠牲層２３及び前記下部シリコンエピ２５が露出される。
【００６９】
図５及び図８を参照すると、前記開口部２７が形成された半導体基板上に上部シリコンエピ層２９を形成する。前記上部シリコンエピ層２９は、前記露出された下部半導体基板２１上部の前記開口部２７を埋め込み、前記下部シリコンエピ層２５の上部面を覆う。前記犠牲層２３がＳｉＧｅエピ層で形成された場合、前記上部シリコンエピ層２９は、前記ＳｉＧｅエピ層上に均一に形成することができる。従って、前記開口部２７内に欠陥のない（ｄｅｆｅｃｔ−ｆｒｅｅ）シリコンエピ層を形成することができる。これにより、前記開口部２７を埋め込む貫通プラグ２７ｐが形成される。
【００７０】
一方、前記犠牲層２３上部に形成された前記シリコンエピ層２５，２９を上部シリコン基板３０で定義することもできる。
【００７１】
図５及び図９を参照すると、前記上部シリコン基板３０、前記犠牲層２３及び前記下部半導体基板２１を順にパターングして前記下部半導体基板２１の活性領域（ＡＡ）を限定するトレンチ３３を形成する。前記活性領域（ＡＡ）は、開口部２７に露出された前記下部半導体基板２１の少なくとも一部を含む。一方、前記トレンチ３３を形成する間に前記活性領域（ＡＡ）上にパターニングされた犠牲層２３ａ及び上部シリコンパターン３０ａが形成される。前記パターニングされた犠牲層２３ａは前記トレンチ３３の側壁上に露出される。
【００７２】
好ましくは、前記トレンチ３３を形成するためにハードマスクパターン３１を形成することができる。該ハードマスクパターン３１をエッチングマスクとして用いて前記上部シリコン基板３０、前記犠牲層２３及び前記下部半導体基板２１をエッチングして前記トレンチ３３を形成する。
【００７３】
図５及び図１０を参照すると、前記パターニングされた犠牲層２３ａを選択的にエッチングして除去する。前記パターニングされた犠牲層２３ａは、湿式エッチング技術を用いて選択的にエッチングされることができる。前記パターニングされた犠牲層２３ａが除去されることによって、前記パターニングされた犠牲層２３ａの位置に空き空間（ｅｍｐｔｙ  ｓｐａｃｅ）２３ｂが形成される。
【００７４】
図５及び図１１を参照すると、前記パターニングされた犠牲層２３ａが除去された空き空間２３ｂに埋立絶縁膜２３ｃを形成する。前記埋立絶縁膜２３は、空き空間、シリコン酸化膜、またはシリコン窒化膜で形成されることができ、これらの内の、一つ以上を含む積層構造として形成することができる。好ましくは、前記空き空間２３ｂの内壁を覆うシリコン酸化膜を形成し、続いて、シリコン窒化膜を形成する。その結果、シリコン窒化膜をシリコン酸化膜が取り囲む構造の埋立絶縁膜２３ｃが形成される。このとき、前記トレンチ３３の内壁には、前記絶縁膜が形成されることができる。次に、前記トレンチ３３を埋め込む絶縁膜を形成し、これを前記ハードマスクパターン３１の上部面が露出されるまで平坦化させて前記トレンチ３３を埋め込む素子分離膜３３ａを形成する。前記素子分離膜３３ａは、シリコンパターン３０ａ及び前記埋立絶縁膜２３ｃの側壁を覆う。このとき、前記ハードマスクパターン３１は、前記上部シリコンパターン３０ａの上部面を保護する役割をする。
【００７５】
一方、前記空き空間２３ｂが形成された後、前記空き空間２６ｂを埋めないで前記素子分離膜３３ａを形成することができる。好ましくは、前記素子分離膜３３ａを形成する前に前記空き空間２３ｂ及び前記トレンチ３３の側壁上に高温酸化膜を形成することができる。前記高温酸化膜は、前記空き空間２３ｂ及び前記トレンチ３３の側壁の表面を保護する。結果的に、前記埋立絶縁膜２３ｃは空き空間（ｅｍｐｔｙ  ｓｐａｃｅ）を含む。
【００７６】
図５及び図１２を参照すると、前記素子分離膜３３ａが形成された後に前記ハードマスクパターン３１を除去する。次に、前記上部シリコン３０ａ内部にチャンネルイオンを注入することができる。該チャンネルイオンは、スレッショルド電圧を調節するために注入される。一方、前記シリコンパターン３０ａ内部に注入されたチャンネルイオンは、後続熱処理を実施する間に前記貫通プラグ２７ｐを介して前記下部半導体基板２１に拡散されることができる。前記後続熱処理は、前記チャンネルイオンを注入した直後に実施することができるが、他の不純物イオンを注入した後に前記熱処理が実施できる。これにより、前記貫通プラグ２７ｐ上部の前記上部シリコンパターン３０ａは、前記埋没絶縁膜２３ｃ上部の前記上部シリコンパターン３０ａよりも濃度が低いチャンネルイオンを含有する。
【００７７】
図５及び図１３を参照すると、前記チャンネルイオンが注入された半導体基板上に前記上部シリコンパターン３０ａと絶縁されて前記上部シリコンパターン３０ａを横切るゲート電極３７を形成する。前記ゲート電極３７は、ゲート絶縁膜３５によって前記上部シリコンパターン３０ａと絶縁される。また、前記ゲート電極３７は、その一側壁が他の側壁に比べて前記貫通プラグ２７ｐの中心にもっと近くなるように前記上部シリコンパターン３０ａを横切る。
【００７８】
前記ゲート電極３７をイオン注入マスクとして用いて前記上部シリコンパターン３０ａ内にＮ形、またはＰ型の不純物イオンを注入してソース／ドレイン領域３９を形成する。即ち、ＮＭＯＳトランジスタを形成するためにはＮ形の不純物イオンを注入し、ＰＭＯＳトランジスタを形成するためにはＰ形の不純物イオンを注入する。これにより、前記ソース／ドレイン領域３９の内のどれか一つのソース／ドレイン領域３９が他の一つのソース／ドレイン領域３９よりも前記貫通プラグ２７ｐにさらに近く形成される。一方、前記ソース／ドレイン領域３９に注入される前記不純物イオンは前記チャンネルイオンと反対形である。
【００７９】
前記ソース／ドレイン領域３９は、通常的なＬＤＤ工程を用いて形成されることができる。即ち、前記ゲート電極３７をイオン注入マスクとして用いて不純物イオンを注入して低濃度不純物領域を形成する。次に、前記ゲート電極３７の側壁を覆うスペーサ４３を形成し、該スペーサ４３及び前記ゲート電極３７をイオン注入マスクとして用いて不純物イオンを注入し高濃度不純物領域を形成する。
【００８０】
一方、前記ソース／ドレイン領域３９は、前記上部シリコンパターン３０ａの厚さよりも小さい接合深さ（ｊｕｎｃｔｉｏｎ  ｄｅｐｔｈ）を有するように形成することができる。即ち、前記ソース／ドレイン領域３９と前記埋没絶縁膜２３ｃとの間には中性領域である上部シリコンパターン３０ａが存在する。この場合、前記ソース／ドレイン領域３９との間の領域及び前記ソース／ドレイン領域と前記埋没絶縁膜２３ｃとの間の領域がボディ領域４１である。この場合、前記ゲート電極３７は、前記貫通プラグ２７ｐ周辺の前記埋没絶縁膜２３ｃ上部を横切るように形成することができる。これにより、前記貫通プラグ２７ｐは、前記ソース／ドレイン領域３９の内のどれか一つの領域下部に限定的に位置する。即ち、前記貫通プラグ２７ｐは、前記ゲート電極３７と近いジャンクションエッジ（ｊｕｎｃｔｉｏｎ  ｅｄｇｅ）の下部で離隔されて形成できる。一般的に、前記ゲート電極と近いジャンクションエッジ部分で強い電気場が発生する。従って、前記ジャンクションエッジ部分で漏洩電流が大きい。しかしながら、前記貫通プラグ２７ｐを前記ジャンクションエッジ部分で離隔させることによって、漏洩電流をさらに減少させることができる。
【００８１】
これとは違って、前記ソース／ドレイン領域３９は、前記上部シリコンパターン３０ａの厚さのような接合深さを有するように形成することができる。即ち、前記ソース／ドレイン領域３９と前記埋没絶縁膜２３ｃとの間に中性領域が存在しないこともある。この場合には、前記ソース／ドレイン領域３９の間の領域がボディ領域４１である。この場合、前記ゲート電極３７は、前記貫通プラグ２７ｐ上部の少なくとも一部を横切る。
【００８２】
一方、前記ゲート電極３７、前記ソース／ドレイン領域３９、及び前記ボディ領域４１が形成されることによって、ＭＯＳトランジスタが形成される。前記ボディ領域４１は、前記貫通プラグ２７ｐに介して前記下部半導体基板２１に電気的に接続される。また、前記ＭＯＳトランジスタは、前記貫通プラグ２７ｐに近く位置する前記ソース／ドレイン領域３９にソース電圧及びドレイン電圧がそれぞれ印加される場合、それぞれ接続モード及び浮遊モードで動作する。
【００８３】
前記チャンネルイオンは、図１３の左側に示された前記ソース／ドレイン領域３９の付近で低い濃度を有し、図１３の右側に示された前記ソース／ドレイン領域３９の付近で高い濃度を有する。従って、スレッショルド電圧は、図１３の右側に示された前記ソース／ドレイン領域３９の付近のチャンネルイオンによって調節される。一方、図１３の左側に示された前記ソース／ドレイン領域３９付近のチャンネルイオンの濃度が低いので、空乏層の幅を調節することが容易である。これにより、前記ＭＯＳトランジスタを形成する工程の工程余裕度を確保することができる。
【００８４】
図５及び図１４を参照すると、前記ソース／ドレイン領域３９が形成された半導体基板上に層間絶縁膜（図示せず）を形成する。次に、前記層間絶縁膜を貫通して図１４の右側に示されている前記ソース／ドレイン領域３９に電気的に接続するビットライン（ＢＬ）を形成することができる。また、図１４の左側に示された前記ソース／ドレイン領域３９に電気的に連結するセルキャパシタ（ＣＣ）を形成することができる。これにより、接続モード及び浮遊モードで動作することができるＤＲＡＭセルが形成される。
【００８５】
図１５ないし図１９は、本発明の他の実施形態に係る半導体素子を製造する方法を説明するための断面図である。
【００８６】
図１５を参照すると、下部半導体基板８１、埋没絶縁膜８３、及び下部シリコン層８５が順に積層されたＳＯＩ基板を形成する。前記ＳＯＩ基板は、通常の方法を用いて形成することができる。例えば、前記ＳＯＩ基板は、シリコン基板に酸素イオンを注入し、前記酸素イオンが注入された前記シリコン基板を熱処理して形成することができる。または、シリコン基板を接合した後に切断する方向を用いて形成することができ、下部半導体基板８１上に埋没絶縁膜８３及び下部シリコン層８５を順に積層して形成することができる。
【００８７】
図１６を参照すると、前記下部シリコン層８５及び前記埋没絶縁膜８３を順次にパターニングして、前記下部半導体基板８１の所定領域を露出させる開口部８７を形成する。該開口部８７は、図５及び図７を参照して説明したように、ライン模様のグルーブであったりホールであったりもする。
【００８８】
図１７を参照すると、前記ＳＯＩ基板上に上部シリコンエピ層８９を形成する。前記上部シリコンエピ層８９は、前記露出された下部半導体基板８１上部の前記開口部８７を埋め込み、前記下部シリコン層８５の上部面を覆う。これにより、前記開口部８７を埋める貫通プラグ８７ｐが形成される。
【００８９】
一方、前記埋没絶縁膜８３上部に形成された前記シリコン層８５、８９を上部シリコン基板９０として定義する。該上部シリコン基板９０は、前記貫通プラグ８７ｐを介して前記下部半導体基板８１に電気的に接続される。
【００９０】
図１８を参照すると、前記上部シリコン基板９０、前記埋没絶縁膜８３、及び前記下部半導体基板８１を順にパターニングして前記下部半導体基板８１の活性領域を限定するトレンチ９３を形成する。前記活性領域は、前記開口部８７に露出された前記下部半導体基板８１の少なくとも一部を含む。前記トレンチ９３を形成する間に上部シリコンパターン９０ａが形成される。また、前記埋没絶縁膜８３は前記トレンチ９３の側壁上に露出される。
【００９１】
好ましくは、前記トレンチ９３を形成するためにハードマスクパターン９１を形成することができる。前記ハードマスクパターン９１をエッチングマスクとして用いて、前記上部シリコン基板９０、前記埋没絶縁膜８３、及び前記下部半導体基板８１をエッチングして前記トレンチ９３を形成する。
【００９２】
図１９を参照すると、前記トレンチ９３を埋め込む絶縁膜を前記ＳＯＩ基板上に形成する。次に、前記絶縁膜を前記ハードマスクパターン９１の上部面が露出されるまで平坦化させて前記トレンチ９３を埋める素子分離膜９３ａを形成する。前記素子分離膜９３ａは、前記上部シリコンパターン９０ａ及び前記埋没絶縁膜８３の側壁を覆う。この場合、前記ハードマスクパターン９１は、前記上部シリコンパターン９０ａの上部面を保護する役割をする。
【００９３】
前記素子分離膜９３ａが形成された後、ＭＯＳトランジスタ、ビットライン、及びセルキャパシタは、図１２ないし図１４を参照して説明したように形成することができる。これにより、浮遊モード及び接続モードで動作できるＳＯＩ基板を備えたＤＲＡＭセルを製造することができる。
【００９４】
本発明は、前記実施形態に限定されず、他の形態で具体化されることもできる。むしろ、前記実施形態は、開示された内容が徹底であり、完全になるように、そして当業者に本発明の思想が十分に伝達されるようにするために提供されたものである。添付された図面にあって、層及び領域の厚さは、明確性のために誇張されたものである。
【産業上の利用可能性】
【００９５】
本発明は、半導体素子の製造に利用することができる。
【図面の簡単な説明】
【００９６】
【図１】本発明の一形態に係る二つの異なる動作モードを有する半導体素子を説明するための断面図である。
【図２】本発明の一形態に係る二つの異なる動作モードを有する半導体素子を説明するための断面図である。
【図３】本発明の他の形態に係る二つの異なる動作モードを有するＤＲＡＭセルを説明するための断面図である。
【図４】本発明の他の形態に係る二つの異なる動作モードを有するＤＲＡＭセルを説明するための断面図である。
【図５】本発明の好ましい実施形態に係る二つの異なる動作モードを有する半導体素子を製造する方法を説明するための部分レイアウト図である。
【図６】本発明の好ましい実施形態に係る半導体素子を製造する方法を説明するために図５の切断線Ｉ−Ｉに沿って取られた断面図である。
【図７】本発明の好ましい実施形態に係る半導体素子を製造する方法を説明するために図５の切断線Ｉ−Ｉに沿って取られた断面図である。
【図８】本発明の好ましい実施形態に係る半導体素子を製造する方法を説明するために図５の切断線Ｉ−Ｉに沿って取られた断面図である。
【図９】本発明の好ましい実施形態に係る半導体素子を製造する方法を説明するために図５の切断線Ｉ−Ｉに沿って取られた断面図である。
【図１０】本発明の好ましい実施形態に係る半導体素子を製造する方法を説明するために図５の切断線Ｉ−Ｉに沿って取られた断面図である。
【図１１】本発明の好ましい実施形態に係る半導体素子を製造する方法を説明するために図５の切断線Ｉ−Ｉに沿って取られた断面図である。
【図１２】本発明の好ましい実施形態に係る半導体素子を製造する方法を説明するために図５の切断線Ｉ−Ｉに沿って取られた断面図である。
【図１３】本発明の好ましい実施形態に係る半導体素子を製造する方法を説明するために図５の切断線Ｉ−Ｉに沿って取られた断面図である。
【図１４】本発明の好ましい実施形態に係る半導体素子を製造する方法を説明するために図５の切断線Ｉ−Ｉに沿って取られた断面図である。
【図１５】本発明の他の実施形態に係る半導体素子を製造する方法を説明するための断面図である。
【図１６】本発明の他の実施形態に係る半導体素子を製造する方法を説明するための断面図である。
【図１７】本発明の他の実施形態に係る半導体素子を製造する方法を説明するための断面図である。
【図１８】本発明の他の実施形態に係る半導体素子を製造する方法を説明するための断面図である。
【図１９】本発明の他の実施形態に係る半導体素子を製造する方法を説明するための断面図である。
【符号の説明】
【００９７】
２１、５１：下部半導体基板
２３ｃ、５３ｃ：埋没絶縁膜
２７ｐ、５７ｐ：貫通プラグ
３３ａ、６０ａ：シリコンパターン
３７、６７：ゲート電極
３９、６９：ソース／ドレイン領域
４１、７１：ボディ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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