(57)【要約】【課題】マルチレベルフラッシュメモリ装置及びプログラム方法を提供する。【解決手段】それぞれ２つ以上の可能な状態を表す電荷量を保存する複数個のメモリセル及び前記メモリセルに連結される制御回路を具備することを特徴とするフラッシュメモリ装置。前記制御回路は、前記メモリセルがいずれも所望の状態に到達するまで前記メモリセルにプログラミング電圧と検証電圧とを交互に印加する。また、前記メモリセルに少なくとも一つのプログラミングパルスを印加する段階、各メモリセルが所望の状態に到達したかどうかを検証する段階、最も高い状態にプログラムされたメモリセルを選択する段階、及び前記選択されたメモリセルの状態を検証せずに前記選択されたメモリセルに少なくとも一つの付加的なプログラミングパルスを印加する段階を具備することを特徴とするプログラム方法。【選択図】図９
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【特許請求の範囲】
【請求項１】
それぞれ２つ以上の可能な状態を持つ複数個のメモリセルを所望の状態にプログラムする方法において、
前記メモリセルに少なくとも一つのプログラミングパルスを印加する段階と、
各メモリセルが所望の状態に到達したかどうかを検証する段階と、
最も高い状態にプログラムされたメモリセルを選択する段階と、
前記選択されたメモリセルの状態を検証せずに前記選択されたメモリセルに少なくとも一つの付加的なプログラミングパルスを印加する段階と、を具備することを特徴とするプログラム方法。
【請求項２】
前記検証段階は、
前記各メモリセルに検証電圧を印加する段階と、
前記プログラムされたセルからデータを読み出すために前記検証電圧と同じ読み出し電圧を印加する段階と、を具備することを特徴とする請求項１に記載のプログラム方法。
【請求項３】
前記付加的なプログラミングパルスを印加する段階は、前記最も高い状態とその次に高い状態との間の読み出しマージンを広げることを特徴とする請求項１に記載のプログラム方法。
【請求項４】
前記少なくとも一つのプログラミングパルスを印加する段階は、前記付加的なプログラミングパルスを印加する段階に到達するまで前記検証する段階と交互に行われることを特徴とする請求項１に記載のプログラム方法。
【請求項５】
それぞれ２つ以上の可能な状態を持つ複数個のメモリセルを含むメモリ装置を動作させる方法において、
前記メモリセルを所望の状態にプログラムする段階と、
前記メモリセルが前記所望の状態にあるかどうかを検証するために選択された電圧を印加する段階と、
最も高い状態にあるメモリセルをさらに高いレベルにプログラムする段階と、
前記メモリセルからデータを読み出すために前記選択された電圧を印加する段階と、を具備することを特徴とする動作方法。
【請求項６】
前記さらに高いレベルにプログラムする段階は、前記最も高い状態と前記さらに高いレベルとの間の読み出しマージンを広げることを特徴とする請求項５に記載の動作方法。
【請求項７】
前記所望の状態にプログラムする段階は、前記最も高い状態にあるメモリセルが前記さらに高いレベルにプログラムされるまで、前記メモリセルが前記所望の状態にあるかどうかを検証するために前記選択された電圧を印加する段階と交互に行われることを特徴とする請求項５に記載の動作方法。
【請求項８】
前記最も高い状態と前記さらに高いレベルとの間の読み出しマージンを広げるために、前記メモリセルの状態を検証せずに前記メモリセルに少なくとも一つの付加的な選択された電圧を印加する段階をさらに具備することを特徴とする請求項５に記載の動作方法。
【請求項９】
それぞれ２つ以上の可能な状態を持つ複数個のメモリセルの状態間の読み出しマージンを拡大する方法において、
前記メモリセルにプログラミングパルスを印加する段階と、
各メモリセルが所望の状態に到達したかどうかを検証する段階と、
前記メモリセルの状態を検証せずに前記最も高い状態にあるメモリセルに少なくとも一つの付加的なプログラミングパルスを印加する段階と、を具備することを特徴とする拡大方法。
【請求項１０】
前記検証段階は、
前記各メモリセルに検証電圧を印加する段階と、
前記検証電圧と同じ読み出し電圧を印加することによって前記プログラムされたセルからデータを読み出す段階と、を具備することを特徴とする請求項９に記載の拡大方法。
【請求項１１】
前記付加的なプログラミングパルスを印加する段階は、前記状態間の読み出しマージンを広げることを特徴とする請求項９に記載の拡大方法。
【請求項１２】
前記メモリセルにプログラミングパルスを印加する段階は、前記付加的なプログラミングパルスが印加されるまで前記検証する段階と交互に行われることを特徴とする請求項９に記載の拡大方法。
【請求項１３】
それぞれ２つ以上の可能な状態を表す電荷量を保存する複数個のメモリセルと、
前記メモリセルに連結され、前記メモリセルがいずれも所望の状態に到達するまで前記メモリセルにプログラミングパルスと検証電圧とを交互に印加し、最も高い状態にあるメモリセルに検証電圧を印加せずに少なくとも一つの付加的なプログラミングパルスを印加する制御回路と、を具備することを特徴とする不揮発性メモリ装置。
【請求項１４】
前記制御回路は、前記検証電圧と同じ読み出し電圧を前記メモリセルに印加することを特徴とする請求項１３に記載の不揮発性メモリ装置。
【請求項１５】
前記メモリ装置で、前記最も高いセル状態と前記次の最も高いセル状態との間の読み出しマージンは、前記付加的なプログラミングパルスに応答して拡大されることを特徴とする請求項１３に記載の不揮発性メモリ装置。
【請求項１６】
前記制御回路は、前記制御回路が前記少なくとも一つの付加的なプログラミングパルスを印加するまで前記プログラミングパルスと前記検証電圧とを交互に印加することを特徴とする請求項１３に記載の不揮発性メモリ装置。
【請求項１７】
それぞれ２つ以上の可能な状態を持つ複数個のメモリセルを含む不揮発性メモリ装置において、
前記メモリセルに少なくとも一つのプログラミングパルスを印加する手段と、
各メモリセルが所望の状態に到達したかどうかを検証する手段と、
最も高い状態にプログラムされたメモリセルを選択する手段と、
前記選択されたメモリセルの状態を検証せずに前記選択されたメモリセルに少なくとも一つの付加的なプログラミングパルスを印加する手段と、を具備することを特徴とする不揮発性メモリ装置。
【請求項１８】
前記検証する手段は、
前記各メモリセルに検証電圧を印加する手段と、
前記プログラムされたセルからデータを読み出すために前記検証電圧と同じ読み出し電圧を印加する手段と、を具備することを特徴とする請求項１７に記載の不揮発性メモリ装置。
【請求項１９】
前記付加的なプログラミングパルスを印加する手段は、前記最も高い状態とその次に高い状態との間の読み出しマージンを拡大する手段を具備することを特徴とする請求項１７に記載の不揮発性メモリ装置。
【請求項２０】
前記少なくとも一つのプログラミングパルスを印加する手段は、前記付加的なプログラミングパルスを印加する手段が前記付加的なプログラミングパルスを印加するまで前記検証する手段と交互に動作することを特徴とする請求項１７に記載の不揮発性メモリ装置。
【請求項２１】
それぞれ２つ以上の可能な状態を表す電荷量を保存するメモリセル手段と、
前記メモリセル手段に連結され、前記メモリセル手段がいずれも所望の状態に到達するまで前記メモリセル手段にプログラミングパルスと検証電圧とを交互に印加し、最も高い状態にあるメモリセル手段に検証電圧を印加せずに少なくとも一つの付加的なプログラミングパルスを印加する制御手段と、を具備することを特徴とする不揮発性メモリ装置。
【請求項２２】
前記制御手段は、前記検証電圧と同じ読み出し電圧を前記メモリセル手段に印加することを特徴とする請求項２１に記載の不揮発性メモリ装置。
【請求項２３】
前記メモリ装置で、前記最も高いセル状態と前記その次に高いセル状態との間の読み出しマージンは前記付加的なプログラミングパルスに応答して拡大されることを特徴とする請求項２１に記載の不揮発性メモリ装置。
【請求項２４】
前記制御手段は、前記制御手段が前記少なくとも一つの付加的なプログラミングパルスを印加するまで前記プログラミングパルスと前記検証電圧とを交互に印加することを特徴とする請求項２１に記載の不揮発性メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置及びプログラム方法に係り、特にマルチレベルフラッシュメモリ装置及びそのプログラム方法に関する。
【背景技術】
【０００２】
最近のコンピュータシステムは、普通データ保存のために不揮発性半導体メモリ装置を含む。不揮発性半導体メモリ装置の最も一般的な形態がフラッシュメモリ装置である。
【０００３】
図１を参照すれば、フラッシュメモリ装置はフラッシュメモリセル１０のアレイ１００を具備する。各フラッシュメモリセルは一種のＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）で構成される。フラッシュメモリセル１０は、ゲート１１、フローティングゲート２１、ソース３１及びドレイン４１を持つ。ゲート１１はワードライン、すなわち、Ｗ／Ｌ ０、Ｗ／Ｌ １、…、Ｗ／Ｌ １０２３に応答して動作する。ソース３１はセンスライン（Ｓ／Ｌ）に連結される。ドレイン４１は対応するビットライン、すなわち、Ｂ／Ｌ ０、Ｂ／Ｌ １、…、Ｂ／Ｌ ５１１に応答して動作する。
【０００４】
フラッシュメモリセル１０はワードライン、すなわちＷ／Ｌ ０、Ｗ／Ｌ １、…、Ｗ／Ｌ １０２３を通じてゲート１１に可変電圧を印加し、しきい電圧Ｖｔ、ドレイン電流Ｉｄ、及び／またはフローティングゲート２１に保存された電荷を基準メモリセルのものと比較することによって、プログラムされて検証され、かつ読み出される。プログラム動作は、セルアレイ１００にデータをプログラムまたは保存するために、ゲート１１にプログラム電圧を印加してフローティングゲート２１に保存された電荷を変更することによって行われる。フローティングゲート２１に保存された電荷を変更すれば、しきい電圧Ｖｔ及びドレイン電流Ｉｄが変化する。
【０００５】
検証動作は、セルアレイ１００に成功的にプログラムされたかどうかを判断するものであり、一般的にプログラム動作の次に行われる。読み出し動作は、プログラムされたセルアレイ１００からデータを読み出すことにより行われる。
【０００６】
フラッシュメモリセルはシングルデータビットまたはマルチデータビットを保存できる。図２Ａを参照すれば、シングルビットフラッシュメモリセルは状態（ｓｔａｔｅ）１（論理ハイ）及び状態０（論理ロー）を持つ。状態１は、しきい電圧Ｖ１及びＶ２により定義されるベルカーブであり、状態１にプログラムされる大部分のメモリセルはＶ１とＶ２との間のしきい電圧を表す（ｅｘｈｉｂｉｔ）。状態０はしきい電圧Ｖ３及びＶ４により定義されるベルカーブであり、状態０にプログラムされる大部分のメモリセルはＶ３とＶ４との間のしきい電圧を表す。状態１と状態０との間の領域は分離範囲と呼ばれる。基準電圧Ｖｒｅｆは、一般的に分離範囲で状態１と状態０との間に位置する。分離範囲は理論的に不要であるが、状態１と状態０とを区別する役割を行う。
【０００７】
図２Ｂを参照すれば、シングルビットメモリセルと異なってマルチビットメモリセルは複数個の状態、すなわち、状態１１、１０、０１、及び００を含む。マルチデータビットを保存するフラッシュメモリセルは実質的にビットコストを低めるために望ましいものである。例えば、単一セルに４個のデータ状態が保存されるように構成されるならば、チップ面積の増加なしにメモリセルの集積度が２倍に増加できる。
【０００８】
状態１１は、しきい電圧Ｖ１及びＶ２により定義されるベルカーブであり、状態１１にプログラムされる大部分のメモリセルはＶ１とＶ２との間のしきい電圧を表す。状態１０は、しきい電圧Ｖ３及びＶ４により定義されるベルカーブであり、状態１０にプログラムされる大部分のメモリセルはＶ３とＶ４との間のしきい電圧を表す。状態０１は、しきい電圧Ｖ５及びＶ６により定義されるベルカーブであり、状態０１にプログラムされる大部分のメモリセルはＶ５とＶ５との間のしきい電圧を表す。状態００は、しきい電圧Ｖ７及びＶ８により定義されるベルカーブであり、状態００にプログラムされる大部分のメモリセルはＶ７とＶ８との間のしきい電圧を表す。
【０００９】
分離範囲は、各状態を定義する基準電圧Ｖｒｅｆ＿ｌｏｗ、Ｖｒｅｆ＿ｍｅｄｉｕｍ、Ｖｒｅｆ＿ｈｉｇｈ）間に存在する。基準電圧Ｖｒｅｆ＿ｌｏｗは状態１１の電圧Ｖ２と状態１０の電圧Ｖ３との間に位置し、基準電圧Ｖｒｅｆ＿ｍｅｄｉｕｍは状態１０の電圧Ｖ４と状態０１の電圧Ｖ５との間に位置し、基準電圧Ｖｒｅｆ＿ｈｉｇｈは状態０１の電圧Ｖ６と状態００の電圧Ｖ７との間に位置する。
【００１０】
マルチビットメモリセルはしきい電圧に対する正確な制御を要求する。一般的に検証電圧が高まるほどその検証電圧で状態分布が狭くなり、分離範囲が広くなる。しかし、以後にさらに低い読み出し電圧が印加されるほど、保存セルの利得ｇｍ分布が変わることにより状態分布は広くなり、分離範囲は狭くなる。これは読み出しエラーの可能性を高める。
【００１１】
したがって、改善されたマルチレベルフラッシュメモリ装置及びプログラム方法が必要である。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
したがって、本発明が解決しようとする技術的課題は、従来のマルチレベルフラッシュメモリ装置及びプログラム方法の短所を克服できるフラッシュメモリ装置及びプログラム方法を提供するところにある。
【課題を解決するための手段】
【００１３】
前記技術的課題を達成するための本発明によるフラッシュメモリ装置は、それぞれ２つ以上の可能な状態を表す電荷量を保存する複数個のメモリセル及び前記メモリセルに連結される制御回路を具備することを特徴とする。前記制御回路は、前記メモリセルがいずれも所望の状態に到達するまで前記メモリセルにプログラミング電圧と検証電圧とを交互に印加する。そして、前記制御回路は、検証電圧を印加せずに最も高い状態にあるメモリセルに少なくとも一つの付加的なプログラミング電圧を印加する。
【００１４】
前記制御回路は、前記検証電圧と同じ読み出し電圧を前記メモリセルに印加する。
【００１５】
前記メモリ装置で、前記最も高いセル状態と前記その次に高いセル状態との間の読み出しマージンは、前記付加的なプログラミングパルスに応答して拡大される。
【００１６】
前記制御回路は、前記制御回路が前記少なくとも一つの付加的なプログラミングパルスを印加するまで前記プログラミングパルスと前記検証電圧とを交互に印加する。
【００１７】
前記技術的課題を達成するための本発明によるプログラム方法は、それぞれ２つ以上の可能な状態を持つ複数個のメモリセルを所望の状態にプログラムする方法である。前記本発明によるプログラム方法は、前記メモリセルに少なくとも一つのプログラミングパルスを印加する段階、各メモリセルが所望の状態に到達したかどうかを検証する段階、最も高い状態にプログラムされたメモリセルを選択する段階、及び前記選択されたメモリセルの状態を検証せずに前記選択されたメモリセルに少なくとも一つの付加的なプログラミングパルスを印加する段階を具備することを特徴とする。
【００１８】
前記検証段階は、前記各メモリセルに検証電圧を印加する段階、及び前記プログラムされたセルからデータを読み出すために前記検証電圧と同じ読み出し電圧を印加する段階を具備する。
【００１９】
前記付加的なプログラミングパルスを印加する段階は、前記最も高い状態とその次に高い状態ｔの間の読み出しマージンを拡大する。
【００２０】
前記少なくとも一つのプログラミングパルスを印加する段階は、前記付加的なプログラミングパルスを印加する段階に到達するまで前記検証する段階と交互に行われる。
【００２１】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施例を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
【発明の効果】
【００２２】
本発明によるマルチレベルフラッシュメモリ装置及びプログラム方法では、メモリセルの”００”状態に対する検証が通過した以後からは検証動作なしにプログラム動作のみ複数回さらに行われる。その結果、読み出し正確性及び読み出しマージンが向上する。
【発明を実施するための最良の形態】
【００２３】
以下、添付した図面を参照して本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を表す。
【００２４】
図３は、マルチビットメモリセルと関連したプログラミング方法３００のフローチャートである。
【００２５】
図１及び図３を参照すれば、プログラミング方法３００はプログラミング命令及びデータを受信する段階３０２を具備する。段階３０２は、メモリセルアレイ１００にデータをプログラムまたは保存するようにメモリ装置に指示する。プログラムＷ／Ｌ電圧がプログラミング命令に応答してゲート１１に印加され、データによってフローティングゲート２１に保存された電荷が変更される。段階３０４で、方法３００は、ゲート１１に固定された検証電圧を印加し、しきい電圧Ｖｔ、ドレイン電流Ｉｄ、及び／またはフローティングゲート２１に保存された電荷を基準メモリセルのものと比較することによって、プログラミングが成功的に行われたかどうかを検証する。
【００２６】
段階３０６で検証動作が失敗すれば、方法３００は段階３０８でプログラムＷ／Ｌ電圧を１段階高めて段階３１０でプログラミング命令及びデータを受信し、段階３０４でセルプログラミングが適切になされたかどうかを再び検証する。フローティングゲート２１に保存される電荷はプログラムＷ／Ｌ電圧の印加によって増加する。すなわち、フローティングゲート２１に保存される電荷はプログラムＷ／Ｌ電圧の大きさ（ｍａｇｎｉｔｕｄｅ）、持続期間、及び印加される回数に比例する。前記方法３００は段階３０４、３０６、３０８、３１０を反復して行い、プログラミングが成功的になされることを検証した後、段階３１２で終わる。方法３００で、段階３０４での検証動作は段階３０２及び３１０でのプログラミング動作後に行われる。
【００２７】
図４は、時間に対するＷ／Ｌ電圧を示す図面である。図１及び図４を参照すれば、メモリセル１０はプログラムＷ／Ｌ電圧を利用してプログラムされた後、検証Ｗ／Ｌ電圧を利用して検証される。プログラムＷ／Ｌ電圧は状態によって増加する。すなわち、プログラムＷ／Ｌ電圧はセル１０を状態００にプログラムする時に最も低く、セル１０を状態１０、０１、及び００にプログラムするために増加する。一方、検証Ｗ／Ｌ電圧は状態１１、１０、０１、及び００を検証するために同じレベルを維持する。
【００２８】
図５は、しきい電圧に対するセル電流（またはドレイン電流）を示す図面である。図１及び図３ないし図５を参照すれば、方法３００は、漸進的に増加するプログラムＷ／Ｌ電圧を検証Ｗ／Ｌ電圧と共に選択されたセルに交互に印加することによって複数個のセルに同時にプログラミングする。いずれかのセルが検証されれば、すなわち、いずれかのセルに対するプログラミングが確認されれば、そのセルは選択されない。検証Ｗ／Ｌ電圧は、最も高い状態００が検証されねばならないために読み出し電圧よりさらに高くなければならない。これは、００状態で最も高いしきい電圧よりさらに高い検証Ｗ／Ｌ電圧を要求する。
【００２９】
状態００は推論により読み出される。すなわち、セルが状態１１、１０、または０１にないと判断される時、セルが００状態にあると推論される。したがって、読み出し電圧は次に高い状態、すなわち、０１状態の最も高いしきい電圧へ行く必要がある。したがって、読み出しＷ／Ｌ電圧は通常的に検証Ｗ／Ｌ電圧より低い。
【００３０】
図６は、状態分布とセル電流との間の関係を表す図面であり、ここではセル電流Ｉａを持つ３個のセルＡ、Ｂ、Ｃを含む場合が図示されている。図７は、セル電流とセルＡ、Ｂ、Ｃに対するＷ／Ｌ電圧との関係を示す図面である。図８は、状態分布とセルしきい電圧との間の関係を示す図面である。図６ないし図８を参照すれば、相異なるセルＡ、Ｂ、Ｃは同じ検証Ｗ／Ｌ電圧に対して同じセル電流Ｉａを持つ。しかし、読み出しＷ／Ｌ電圧が検証Ｗ／Ｌ電圧より通常的にさらに低いために、セルＡ、Ｂ、Ｃに対する読み出しセル電流はセル利得ｇｍ分布の変化によってさらに低い。このような差が状態電圧範囲を広げ、図８に図示された各状態電圧範囲間の分離範囲を狭める結果を招く。したがって、検証Ｗ／Ｌ電圧に比べてさらに低い読み出しＷ／Ｌ電圧は読み出し正確性を落とす。
【００３１】
図９は、本発明の一実施例によるマルチレベルメモリ装置を示す図面である。マルチレベルメモリ装置９００は、フラッシュメモリセルのアレイ１００を含む。各フラッシュメモリセルは一種のＦＥＴで構成される。フラッシュメモリセルはゲート１１、フローティングゲート２１、ソース３１、及びドレイン４１を持つ。ソース３１はＳ／Ｌに連結される。ドレイン４１は対応するビットライン、すなわちＢ／Ｌ ０、Ｂ／Ｌ １、…、Ｂ／Ｌ ５１１に応答して動作する。ゲート１１はワードライン、すなわち、Ｗ／Ｌ ０、Ｗ／Ｌ １、…、Ｗ／Ｌ １０２３に応答して動作する。ワードラインＷ／Ｌ ０、Ｗ／Ｌ １、…、Ｗ／Ｌ １０２３は制御回路５０に連結される。制御回路５０は、電圧信号またはパルスを発生させてワードラインＷ／Ｌ ０、Ｗ／Ｌ １、…、Ｗ／Ｌ １０２３に提供する。これについては下でさらに詳細に説明される。制御回路５０はソフトウェア、ハードウェア、または当業者に知られた他の手段として具現できる。
【００３２】
図１０及び１１は、本発明の一実施例による状態電圧範囲を表す図面である。本発明の実施例では、図１０及び１１に図示されたように、検証Ｗ／Ｌ電圧と読み出しＷ／Ｌ電圧とを実質的に同一にする。それにより、電圧状態範囲を狭くし、状態１１と０１との間の分離範囲及び状態１０と０１との間の分離範囲を広くして読み出し正確性を向上させる。しかし、読み出しＷ／Ｌ電圧と検証Ｗ／Ｌ電圧とが同一であるために、図１０に図示されたように、状態０１と００との間の読み出し電圧マージンが非常に小さい。
【００３３】
図１１で、状態１１、１０、０１、及び００に対する状態カーブは、読み出しＷ／Ｌ電圧と検証Ｗ／Ｌ電圧とが実質的に同一である時、状態カーブ間にさらに広い分離範囲を持つ狭い形態のベルカーブとして図示される。これは、図８に図示された同じ状態カーブとは対照的である。図８では、相異なる読み出しＷ／Ｌ電圧及び検証Ｗ／Ｌ電圧により、状態カーブ間にさらに狭い分離範囲を持つさらに広い状態カーブが招来されて、読み出し正確性が減少する。
【００３４】
しかし、読み出しＷ／Ｌ電圧と検証Ｗ／Ｌ電圧は、状態００でトランジスタをターンオンさせるために要求されるしきい電圧より若干高いために、読み出しＷ／Ｌ電圧と検証Ｗ／Ｌ電圧とを同一にすることにより、図１０に図示されたように状態０１及び００間の読み出し電圧マージンを減少させることができる。前述したように、状態００は推論により読み出される。すなわち、セルが状態１１、１０、または０１にないと判断される時、セルが００状態にあると推論される。したがって、関連したセル野に電流フローが検出されない。
【００３５】
読み出しＷ／Ｌ電圧と検証Ｗ／Ｌ電圧とを同一に維持しつつ状態０１及び００間の読み出し電圧マージンを向上させるために、本発明の実施例では、検証動作を介在させずにメモリセルをプログラミングする。これについては図１２を参照して下でさらに説明される。それにより、検証動作を介在させずに保存ゲート２１に保存される電荷を比例的に増加させる。保存ゲート２１に保存される電荷を増加させることによって、図１１に図示されたように状態００カーブが読み出し及び検証Ｗ／Ｌ電圧の右側に移動する。その結果、同じ読み出し及び検証Ｗ／Ｌ電圧により読み出し正確性が向上し、読み出しマージンが向上する。
【００３６】
図１２は、本発明によるプログラム方法のフローチャートである。図１２を参照すれば、方法１１００は、図３に図示された方法３００にフラッグセット及びループルーチン１１０２、１１０４が追加された形態である。段階３０２でプログラミングした後、方法１１００はフラッグセットルーチン１１０２を行う。方法１１００は、段階１１０６でメモリセルが状態００に該当するデータを含んでいるかどうかを判断する。メモリセルが００状態にあれば、方法１１００は段階１１０８でフラッグをセットする。段階３０６でセルプログラミングが検証されれば、方法１１００はループルーチン１１０４を行う。方法１１００は、段階１１１０でフラッグが”１”とセットされているかどうかをチェックする。フラッグが”１”とセットされていれば、方法１１００は段階３１２で終了される。フラッグが”１”とセットされていなければ（セルが状態００にプログラムされていないために）、方法１１００は段階１１１２でカウンターを”０”とセットする。方法１１００は、段階１１１４でＷ／Ｌ電圧を１段階高め、段階１１１６でセルをプログラムしてから、カウント値が所定の限界値、例えば１０に到達するまで（段階１１１８）段階１１２０でカウント値を一つずつ増加させる。カウント値が段階１１１８で所定の限界値（プログラム限界値）に到達すれば、プログラムは段階３１２で終了される。ループルーチン１１０４を行うことによって、方法１１００は、図１１に図示されたように状態００電圧範囲を右側に移動させる。
【００３７】
図１３は、図１０に図示されたマルチビットメモリセルと関連した検証及びプログラム動作について、時間に対するＷ／Ｌ電圧を示す図面である。図１３で検証及びプログラム動作は、図１２に図示された方法によって動作される。
【００３８】
図１３を参照すれば、メモリセルの”００”状態に対する検証が通過した以後からは、ループルーチン１１０４により検証動作なしにプログラム動作のみ複数回、例えば１０回さらに行われる。
【００３９】
以上、図面及び明細書で最適の実施例が開示された。ここで特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものでああり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならばこれより多様な変形及び均等な他の実施例が可能であるという点を理解できる。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により定められねばならない。
【産業上の利用可能性】
【００４０】
本発明は高性能のフラッシュメモリ装置に利用できる。
【図面の簡単な説明】
【００４１】
【図１】フラッシュメモリ装置のメモリセルアレイの概略図である。
【図２Ａ】シングルビットメモリセルについてのメモリセル状態図である。
【図２Ｂ】マルチビットメモリセルについてのメモリセル状態図である。
【図３】マルチビットメモリセルと関連したプログラム方法のフローチャートである。
【図４】図２Ｂに図示されたマルチビットメモリセルと関連した検証及びプログラム動作について、時間に対するＷ／Ｌ電圧を示す図面である。
【図５】図４と関連したしきい電圧についてのセル電流を示す図面である。
【図６】マルチビットメモリセルについてのメモリセル状態図である。
【図７】図６と関連したしきい電圧についてのセル電流を示す図面である。
【図８】マルチビットメモリセルについてのメモリセル状態図である。
【図９】本発明の一実施例によるマルチレベルメモリ装置を示す図面である。
【図１０】本発明の一実施例によるマルチビットメモリセルについてのメモリセル状態図である。
【図１１】本発明の一実施例によるマルチビットメモリセルについてのメモリセル状態図である。
【図１２】本発明の一実施例による方法を示すフローチャートである。
【図１３】図１０に図示されたマルチビットメモリセルと関連した検証及びプログラム動作について、時間に対するＷ／Ｌ電圧を示す図面である。
【符号の説明】
【００４２】
１１  ゲート
２１  フローティングゲート
３１  ソース
４１  ドレイン
５０  制御回路
９００  マルチレベルメモリ装置
１００  フラッシュメモリセルのアレイ
【図１】
2005243230.tif 000003
【図２Ａ】
2005243230.tif 000004
【図２Ｂ】
2005243230.tif 000005
【図３】
2005243230.tif 000006
【図４】
2005243230.tif 000007
【図５】
2005243230.tif 000008
【図６】
2005243230.tif 000009
【図７】
2005243230.tif 000010
【図８】
2005243230.tif 000011
【図９】
2005243230.tif 000012
【図１０】
2005243230.tif 000013
【図１１】
2005243230.tif 000014
【図１２】
2005243230.tif 000015
【図１３】
2005243230.tif 000016