(57)【要約】  【課題】光センサから取り出せる光電流を大きくできるアレイ基板を提供する。  【解決手段】発生する光電流が大きいアモルファスシリコンで光センサ７の受光部21を形成する。受光部21から取り出せる光電流が大きくなる。コンタクト抵抗の小さいポリシリコンで光センサ７のｐ＋領域24およびｎ＋領域25を形成する。ｐ＋領域24およびｎ＋領域25のコンタクト抵抗が小さくなる。光センサ７を薄膜トランジスタ５,６と同一の工程で形成できつつ、光センサ７の読み取り機能をより高性能にできる。  【選択図】図１
2005072126.tif 000002
【特許請求の範囲】
【請求項１】
透光性基板と、
この透光性基板の一主面に設けられ、非晶質半導体にて形成された受光部、およびこの受光部に電気的に接続され多結晶半導体にて形成された一対の電極部を備えた光電変換素子と
を具備したことを特徴とした回路基板。
【請求項２】
光電変換素子の受光部は、この光電変換素子の一対の電極部よりも厚い
ことを特徴とした請求項１記載の回路基板。
【請求項３】
請求項１または２記載の回路基板と、
この回路基板の透光性基板の一主面に設けられ、多結晶半導体にて形成された半導体層を備えたスイッチング素子と
を具備したことを特徴としたアレイ基板。
【請求項４】
請求項３記載のアレイ基板と、
このアレイ基板に対向して設けられた対向基板と、
この対向基板および前記アレイ基板の間に介挿された液晶と
を具備したことを特徴とした液晶表示装置。
【請求項５】
透光性基板の一主面に非晶質半導体層を設け、
この非晶質半導体層をパターニングし、
このパターニングした前記非晶質半導体層におけるスイッチング素子および光電変換素子それぞれの電極部となる領域を結晶化して多結晶半導体層にする
ことを特徴としたアレイ基板の製造方法。
【請求項６】
非晶質半導体層を結晶化する前に、この非晶質半導体層における光電変換素子の受光部となる領域の膜厚を、前記非晶質半導体層における前記光電変換素子の電極部となる領域の膜厚よりも薄くする
ことを特徴とした請求項５記載のアレイ基板の製造方法。
【請求項７】
非晶質半導体層におけるスイッチング素子および光電変換素子それぞれの電極部となる領域にレーザを照射して多結晶半導体層にする
ことを特徴とする請求項５記載のアレイ基板の製造方法。
【請求項８】
請求項５ないし７いずれか記載のアレイ基板に対向基板を対向させて配設し、
これら対向基板とアレイ基板との間に液晶を介挿する
ことを特徴とする液晶表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換素子を備えた回路基板、アレイ基板、液晶表示装置、アレイ基板の製造方法および液晶表示装置の製造方法に関する。
【背景技術】
【０００２】
近年、液晶ディスプレイなどの液晶表示装置は、薄型かつ軽量であり低消費電力であるという大きな利点を持ち、パーソナルコンピュータや携帯電話などのディスプレイとして広く用いられている。さらに、これら液晶表示装置は、タッチパネルやペン入力などの入力機能を付加させることで、これら液晶表示装置の用途の拡大が進んでいる。しかしながら、これら機能を液晶表示装置に付加させるためには、これら機能を付加することに伴う部品を追加する必要があるから、これら液晶表示装置を備えた装置のトータルコストが上がってしまう。
【０００３】
一方、この種の液晶表示装置は、従来、外付け部品であった駆動回路を、スイッチング素子としての薄膜トランジスタ(ＴＦＴ)を集積した透光性基板としてのガラス基板の一主面である表面に取り込んで、この液晶表示装置のトータルコストを低減させる技術が開発されている。この技術により、ガラス基板の表面に入力機能を取り込むことが可能であれば、入力機能を備えた液晶表示装置のトータルコストを低下できると同時に、付加価値を向上できる。
【０００４】
一般に、この技術では、駆動回路を構成する薄膜トランジスタは、従来のアモルファスシリコンよりも移動度が高いポリシリコンで構成される。このため、読み取り機能を実現する光電変換素子としての光センサをポリシリコンで構成することにより、同一の製造工程でガラス基板上に薄膜トランジスタと光センサとを形成でき、駆動回路および読み取り機能を取り込むことが可能となった構成が知られている(例えば、特許文献１参照。)。
【特許文献１】特許２９５９６８２号公報（第２−４頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記液晶表示装置の光センサをポリシリコンで形成した場合には、ポリシリコンにて形成された薄膜トランジスタと同一の製造工程で形成できるが、ポリシリコンは光源となるバックライトの可視光の吸収が小さく、光センサで発生する光電流が小さい。
【０００６】
一方、この光センサをアモルファスシリコンにて形成した場合には、可視光の吸収が大きく、発生する光電流が大きい。ところが、ポリシリコンにて形成される薄膜トランジスタと同一の製造工程で光センサを形成すると、この光センサの一対の電極部であるＰ型電極領域およびＮ型電極領域と、これらＰ型電極領域およびＮ型電極領域から光電流を取り出す電極となるメタル配線とのコンタクト抵抗が高い。このため、これらＰ型電極領域およびＮ型電極領域から取り出せる光電流が小さい。すなわち、この光センサでの高性能の読み取り機能を実現するためには、この光センサから取り出せる光電流を大きくする必要があるという問題を有している。
【０００７】
本発明は、このような点に鑑みなされたもので、光電変換素子から取り出せる光電流を大きくできる回路基板、アレイ基板、液晶表示装置、アレイ基板の製造方法および液晶表示装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、透光性基板と、この透光性基板の一主面に設けられ、非晶質半導体にて形成された受光部、およびこの受光部に電気的に接続され多結晶半導体にて形成された一対の電極部を備えた光電変換素子とを具備したものである。
【０００９】
そして、発生する光電流が大きい非晶質半導体で光電変換素子の受光部を形成したことにより、この受光部から取り出せる光電流が大きくなる。同時に、コンタクト抵抗の小さい多結晶半導体で光電変換素子の一対の電極部を形成したことにより、これら一対の電極部それぞれのコンタクト抵抗が小さくなる。よって、この光電変換素子の読み取り機能をより高性能にできる。
【発明の効果】
【００１０】
本発明によれば、光電変換素子の受光部から取り出せる光電流を大きくでき、かつこの光電変換素子の一対の電極部それぞれのコンタクト抵抗を小さくできるから、この光電変換素子の読み取り機能をより高性能にできる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の液晶表示装置の一実施の形態の構成を図１ないし図１１を参照して説明する。
【００１２】
図１ないし図１１において、１は平面表示装置としての液晶表示装置１で、この液晶表示装置１は、画像読み取り機能を備えた表示装置である。そして、この液晶表示装置１は、回路基板としての略矩形平板状のアレイ基板２を備えている。このアレイ基板２は、略透明な矩形平板状の絶縁基板である透光性基板としてのガラス基板３を有している。このガラス基板３の一主面である表面上には、シリコン窒化膜(ＳｉＮＸ)や酸化シリコン膜(ＳｉＯＸ)などにて構成されたアンダーコート層４が積層されて成膜されている。このアンダーコート層４は、ガラス基板３上に形成される各素子への不純物の拡散を防止する。
【００１３】
そして、このアンダーコート層４上には、画素回路用のｎ型スイッチング素子である複数のｎチャネル(ｎ−ｃｈ)型の薄膜トランジスタ(ＴＦＴ)５と、画素回路用のｐ型スイッチング素子である複数のｐチャネル(ｐ−ｃｈ)型の薄膜トランジスタ６と、画像読み取り用の複数の光電変換素子としての光センサ７とのそれぞれがマトリクス状に積層されて形成されている。
【００１４】
ここで、これら薄膜トランジスタ５,６のそれぞれは、アンダーコート層４上に形成されたｐ−領域である半導体層としての活性層11を有している。この活性層11は、多結晶半導体としてのポリシリコンにて構成されている。なお、このポリシリコンは、非単結晶半導体である非晶質半導体としてのアモルファスシリコンのレーザアニールにより結晶化されて形成されている。
【００１５】
そして、この活性層11は、この活性層11の中央部に設けられたチャネル領域12を有している。このチャネル領域12の両側には、ｎ＋領域あるいはｐ＋領域である電極部としてのソース領域13およびドレイン領域14のそれぞれが対向して設けられている。さらに、ｎチャネル型の薄膜トランジスタ５のチャネル領域12とソース領域13およびドレイン領域14との間には、ｎ−領域であるＬＤＤ(Lightly Doped Drain)領域15,16が形成されている。
【００１６】
さらに、これらチャネル領域12、ソース領域13、ドレイン領域14およびＬＤＤ領域15,16のそれぞれを含むアンダーコート層４上には、絶縁性を有するシリコン酸化膜である第１絶縁層としてのゲート絶縁膜17が積層されて成膜されている。さらに、各チャネル領域12に対向したゲート絶縁膜17上には、第１メタルにて形成されたゲート電極18が積層されて成膜されている。これらゲート電極18は、ゲート絶縁膜17を介して各薄膜トランジスタ５,６のチャネル領域12に対向しており、このチャネル領域12の幅寸法に略等しい幅寸法を有している。
【００１７】
一方、薄膜トランジスタ５,６に連続したアンダーコート層４上には、ＰＩＮ型の光センサ７が積層されて形成されている。この光センサ７は、各薄膜トランジスタ５,６と同一の製造工程にて形成されている。また、この光センサ７は、ガラス基板３上の薄膜トランジスタ５,６と同一平面状に配置されている。
【００１８】
そして、この光センサ７は、アモルファスシリコンにて形成された光電変換部としてのＩ層である受光部21を備えている。この光受部21は、各薄膜トランジスタ５,６の活性層11と同一の工程で形成されており、アンダーコート層４上に積層されている。さらに、この光受部21は、ｐ−領域22を備えており、このｐ−領域22の一側には、ｎ−領域23が電気的に接続されて連続して設けられている。なお、これらｐ−領域22およびｎ−領域23のそれぞれは、アンダーコート層４上に形成されている。
【００１９】
さらに、このｎ−領域23が設けられた側の反対側であるｐ−領域22の一側には、多結晶半導体であるポリシリコンにて形成された電極部としてのＰ型電極領域であるｐ＋領域24が設けられている。このｐ＋領域24は、ｐ−領域22に電気的に接続されて連続して設けられている。また、このｐ−領域22が設けられた側の反対側であるｎ−領域23の一側には、多結晶半導体であるポリシリコンにて形成された電極部としてのＮ型電極領域であるｎ＋領域25が設けられている。このｎ＋領域25は、ｎ−領域23に電気的に接続されて連続して設けられている。さらに、これらｐ＋領域24およびｎ＋領域25のそれぞれは、光センサ７の一対の電極部であり、ｐ−領域22およびｎ−領域23それぞれと同一層であるアンダーコート層４上に積層されて形成されている。
【００２０】
そして、これらｐ−領域22、ｎ−領域23、ｐ＋領域24およびｎ＋領域25を含むアンダーコート層４上には、ゲート絶縁膜17が積層されて成膜されている。そして、ｐ−領域22に対向したゲート絶縁膜17上には、各薄膜トランジスタ５,６のゲート電極18と同一の工程で同一層に形成されたゲート電極26が積層されて形成されている。このゲート電極26は、ｐ−領域22の幅寸法に略等しい幅寸法を有しており、第１のメタルにて構成されている。
【００２１】
さらに、このゲート電極26および各薄膜トランジスタ５,６のゲート電極18のそれぞれを含むゲート絶縁膜17上には、絶縁性を有する酸化シリコン膜である第２絶縁層としての層間絶縁膜31が積層されて成膜されている。そして、これら層間絶縁膜31およびゲート絶縁膜17には、これら層間絶縁膜31およびゲート絶縁膜17のそれぞれを貫通した導通部としての複数のコンタクトホール32,33,34,35,36,37が開口されて設けられている。
【００２２】
ここで、コンタクトホール32,33のそれぞれは、ｎチャネル型の薄膜トランジスタ５のゲート電極18の両側である、この薄膜トランジスタ５のソース領域13およびドレイン領域14上に設けられている。そして、コンタクトホール32は、ｎチャネル型の薄膜トランジスタ５のソース領域13に連通して開口している。また、コンタクトホール33は、ｎチャネル型の薄膜トランジスタ５のドレイン領域14に連通して開口している。
【００２３】
さらに、コンタクトホール34,35のそれぞれは、ｐチャネル型の薄膜トランジスタ６のゲート電極18の両側である、この薄膜トランジスタ６のソース領域13およびドレイン領域14上に設けられている。そして、コンタクトホール34は、ｐチャネル型の薄膜トランジスタ６のソース領域13に連通して開口している。また、コンタクトホール35は、ｐチャネル型の薄膜トランジスタ６のドレイン領域14に連通して開口している。
【００２４】
そして、コンタクトホール36,37は、光センサ７の受光部21の両側である、この光センサ７のｐ＋領域24およびｎ＋領域25上に設けられている。そして、コンタクトホール36は、ｎ＋領域25に連通して開口している。また、コンタクトホール37は、ｐ＋領域24に連通して開口している。
【００２５】
さらに、各薄膜トランジスタ５,６のソース領域13に連通したコンタクトホール32,34には、信号線であるソース電極41がそれぞれ積層されて設けられている。これらソース電極41は、第２メタルにて構成されており、コンタクトホール32,34を介して薄膜トランジスタ５,６のソース領域13に電気的に接続されて導通されている。
【００２６】
また、各薄膜トランジスタ５,６のドレイン領域14に連通したコンタクトホール33,35には、信号線であるドレイン電極42がそれぞれ積層されて設けられている。これらドレイン電極42は、第２のメタルにて構成されており、コンタクトホール33,35を介して薄膜トランジスタ５,６のドレイン領域14に電気的に接続されて導通されている。
【００２７】
さらに、光センサ７のｎ＋領域25に連通したコンタクトホール36には、第２メタルにて構成されたソース電極としてのＮ型電極43が積層されて設けられている。このＮ型電極43は、コンタクトホール36を介してｎ＋領域25に電気的に接続されて導通されている。また、光センサ７のｐ＋領域24に連通したコンタクトホール37には、第２のメタルにて構成されたドレイン電極としてのＰ型電極44が積層されて設けられている。このＰ型電極44は、コンタクトホール37を介してｐ＋領域24に電気的に接続されて導通されている。
【００２８】
一方、各薄膜トランジスタ５,６のソース電極41およびドレイン電極42と光センサ７のＮ型電極43およびＰ型電極44のそれぞれを含む層間絶縁膜31上には、これら薄膜トランジスタ５,６および光センサ７のそれぞれを覆うように窒化シリコン膜にて構成された保護膜としてのパッシベーション膜45が積層されて成膜されている。そして、このパッシベーション膜45には、このパッシベーション膜45を貫通した導通部としてのコンタクトホール46が開口されて設けられている。このコンタクトホール46は、ｎチャネル型の薄膜トランジスタ５のソース電極41に連通して開口している。
【００２９】
そして、このコンタクトホール46を含むパッシベーション膜45上には、画素電極47が積層されて成膜されている。この画素電極47は、コンタクトホール46を介してｎチャネル型の薄膜トランジスタ５のソース電極41に電気的に接続されて導通されている。なお、この画素電極47は、ｎチャネル型の薄膜トランジスタ５にて制御される。さらに、この画素電極47を含んだパッシベーション膜45上には、配向膜48が積層されて成膜されている。
【００３０】
一方、アレイ基板２に対向してコモン基板としての矩形平板状の対向基板51が配設されている。この対向基板51は、略透明な矩形平板状の絶縁性基板であるガラス基板52を備えている。このガラス基板52のアレイ基板２に対向した側の一主面には、コモン電極としての対向電極53が積層されて成膜されて設けられている。また、この対向電極53上には配向膜54が積層されて成膜されている。そして、この対向基板51の配向膜54とアレイ基板２の配向膜48との間には、液晶55が介挿されて封止されている。
【００３１】
さらに、アレイ基板２における対向基板51が対向して配設された側の反対側には、背面光源としての図示しないバックライトが対向して配設されている。このバックライトは、面状の光をアレイ基板２に入射させて、このアレイ基板２上の薄膜トランジスタ５,６による画素電極の制御にて、このアレイ基板２上に表示される画像を目視可能にする。
【００３２】
次に、上記一実施の形態の液晶表示装置の製造方法を説明する。
【００３３】
まず、図２に示すように、プラズマＣＶＤ工程として、ガラス基板３上にシリコン窒化膜や酸化シリコン膜などにて構成されたアンダーコート層４をプラズマＣＶＤ(Chemical Vapor Deposition)法で形成する。
【００３４】
次に、ＰＥ(Plasma Enhanced)−ＣＶＤ法によるＰＥ−ＣＶＤ工程あるいはスパッタリング法によるスパッタリング工程などにより、ガラス基板４上に非晶質半導体層であるアモルファスシリコン膜61を１００Å程度堆積する。
【００３５】
この後、第１のレジスト形成工程として、このアモルファスシリコン膜61上に膜厚１μｍ程度のレジスト62を塗布して積層させる。
【００３６】
次いで、このレジスト62を、露光工程および現像工程として、開口部としてのハーフトーン部63を備えたマスク64を介して露光および現像する。
【００３７】
このとき、このマスク64のハーフトーン部63は、所定の間隔のスリットが複数形成されたスリット状に開口しており、５０％程度の透過率で光が透過するように構成されている。このため、このマスク64のハーフトーン部63にて露光されたレジスト62は、一部が露光されることとなり、現像した後は膜厚が０．５μｍ程度に減少して薄くなる。
【００３８】
また、このマスク64におけるハーフトーン部63以外の開口していない遮蔽部65では、レジスト62が露光されないため、このレジスト62が１μｍ程度残る。さらに、このマスク64における開口している開口部66では、レジスト62が全部露光されるため、このレジスト64が現像によりなくなる。
【００３９】
具体的には、図３に示すように、光センサ７の受光部21となる領域上のレジスト62は、マスク64の遮蔽部65にて全く露光されない。また、この光センサ７のｐ＋領域24およびｎ＋領域25と薄膜トランジスタ５,６の活性層11となる領域上のレジスト62は、マスク64のハーフトーン部63によって一部、すなわち半分が露光される。さらに、これら光センサ７および薄膜トランジスタ５,６となる領域以外の領域上のレジスト62は、マスク64の開口部66によって全てが露光される。
【００４０】
次に、図４に示すように、ドライエッチング工程として、ドライエッチングにてアモルファスシリコン膜61を島状にパターニングする。
【００４１】
このとき、マスク64のハーフトーン部63にて一部が露光されたレジスト62は膜厚が薄いため、この一部が露光されたレジスト62下のアモルファスシリコン膜61は、途中までエッチングされて膜厚が薄くなる。
【００４２】
さらに、マスク64の遮光部65にて全く露光されていないレジスト62は十分膜厚が厚いため、この全く露光されていないレジスト62下のアモルファスシリコン膜61は、エッチングされず１０００Å残る。
【００４３】
また、マスク64の開口部66にてレジスト62が全部露光された部分のアモルファスシリコン膜61は、このアモルファスシリコン膜61上にレジスト62が存在しないため、この部分のアモルファスシリコン膜61はすべてエッチングされて無くなる。
【００４４】
このとき、このアモルファスシリコン膜61のエッチング時間は、マスク64のハーフトーン部63下におけるアモルファスシリコン膜61の膜厚が５００Åとなるように調整されている。
【００４５】
この結果、このアモルファスシリコン膜61における光センサ７のｐ＋領域24およびｎ＋領域25と薄膜トランジスタ５,６の活性層11となる部分の膜厚は、５００Å程度となるように制御される。同時に、このアモルファスシリコン膜61における光センサ７の受光部21となる部分の膜厚は１０００Å程度となるように制御される。
【００４６】
次に、レーザ照射工程として、図５に示すように、光センサ７の受光部21となる領域のアモリファスシリコン膜61上のレジスト62を除去した後、この光センサ７の受光部21となる領域以外のアモルファスシリコン膜61を結晶化させてポリシリコン膜67にするため、エキシマレーザビームを照射してレーザアニールする。
【００４７】
このとき、膜厚が５００Åのアモルファスシリコン膜61が結晶化してポリシリコン膜67となるようにエキシマレーザの出力、すなわちパワーを調節する。
【００４８】
このため、膜厚が１０００Åである領域のアモルファスシリコン膜61は、結晶化されずにアモルファスシリコン膜61のままとなり、膜厚が５００Åの領域のアモリファスシリコン膜61は、ポリシリコン膜67となる。
【００４９】
この結果、光センサ７のｐ＋領域24およびｎ＋領域25と、薄膜トランジスタ５,６の活性層11とのそれぞれとなる領域のアモルファスシリコン膜61がポリシリコン膜67となるとともに、光センサ７の受光部21となる領域のアモルファスシリコン膜61は、結晶化されずアモルファスシリコン膜61のままとなる。
【００５０】
次に、第１のイオンドーピング工程として、図６に示すように、これらアモルファスシリコン膜61およびポリシリコン膜67の全面に低濃度のボロン(Ｂ)をイオンドーピングして、光センサ７の受光部21におけるｐ−領域22および各薄膜トランジスタ５,６のｐ−領域であるチャネル領域12を形成する。
【００５１】
この後、ゲート絶縁膜形成工程として、図７に示すように、これらアモルファスシリコン膜61およびポリシリコン膜67を含むアンダーコート層４上に、ＰＥ−ＣＶＤ法やＥＣＲ(Electron-Cyclotron Resonance)−ＣＶＤ法などによって、ゲート絶縁膜17を形成する。
【００５２】
次に、図８に示すように、第２のレジスト形成工程として、光センサ７の受光部21となるポリシリコン膜67上、この光センサ７のＰ＋領域24となるアモルファスシリコン膜61上、ｐチャネル型の薄膜トランジスタ６の活性層11となるポリシリコン膜67上、およびｎチャネル型の薄膜トランジスタ５のチャネル領域12とＬＤＤ領域15,16とのそれぞれとなるポリシリコン膜67上にレジスト68を形成する。
【００５３】
そして、第２のイオンドーピング工程として、このレジスト68をマスクとして用いて、光センサ７のｎ＋領域25となるポリシリコン膜67と、ｎチャネル型の薄膜トランジスタ５のソース領域13およびドレイン領域14となるポリシリコン膜67とのそれぞれに高濃度のリン(Ｐ)をイオンドーピングして、これら光センサ７のｎ＋領域25とｎチャネル型の薄膜トランジスタ５のソース領域13およびドレイン領域14とのそれぞれを形成する。
【００５４】
次に、図９に示すように、レジスト68を除去した後、第１メタル形成工程として、ゲート絶縁膜17上にモリブデン−タンタル合金(Ｍｏ−Ｔａ)やモリブデン−タングステン合金(Ｍｏ−Ｗ)などを成膜して第１メタル層71を形成する。
【００５５】
この後、第１のパターニング工程として、この第１メタル層71をパターニングして、光センサ７のｐ＋領域24となる部分およびｐチャネル型の薄膜トランジスタ６のソース領域13およびドレイン領域14となる部分のそれぞれを開口させる。
【００５６】
この状態で、第３のイオンドーピング工程として、このパターニングした第１メタル層71をマスクとして、光センサ７のｐ＋領域24となる部分のポリシリコン膜67、およびｐチャネル型の薄膜トランジスタ６のソース領域13およびドレイン領域14となる部分のポリシリコン膜67のそれぞれに高濃度のボロン(Ｂ)をイオンドーピングして、光センサ７のｐ＋領域24およびｐチャネル型の薄膜トランジスタ６のソース領域13およびドレイン領域14のそれぞれを形成する。
【００５７】
このとき、このｐチャネル型の薄膜トランジスタ６は、パターニングされた第１メタル層71がゲート電極18となる。
【００５８】
さらに、第２のパターニング工程として、図１０に示すように、この第１メタル層71をさらにパターニングして、光センサ７の受光部のｎ−領域23となる部分、およびｎチャネル型の薄膜トランジスタ５のソース領域13、ドレイン領域14およびＬＤＤ領域15,16となる部分をさらに開口させる。
【００５９】
この状態で、第４のイオンドーピング工程として、このパターニングした第１のメタル層71をマスクとして、光センサ７のｐ＋領域24、ｎ−領域23およびｎ＋領域25となる部分と、ｐチャネル型の薄膜トランジスタ６のソース領域13およびドレイン領域14となる部分と、ｎチャネル型の薄膜トランジスタ５のソース領域13、ドレイン領域14およびＬＤＤ領域15,16となる部分のそれぞれに、低濃度のリンをイオンドーピングして、光センサ７のｎ−領域23、ｎチャネル型の薄膜トランジスタ５のＬＤＤ領域15,16のそれぞれを形成する。
【００６０】
このとき、光センサ７およびｎチャネル型の薄膜トランジスタ５のそれぞれは、パターニングされた第１メタル層71がゲート電極18,26となる。さらに、光センサ７の受光部21はｐ−領域22およびｎ−領域23による低濃度不純物注入領域によって構成されて、この光センサ７はＰＩＮ型となる。
【００６１】
またこのとき、この光センサ７のＰ＋領域24と、ｐチャネル型の薄膜トランジスタ６のソース領域13およびドレイン領域14とのそれぞれとなる部分にもリンイオンがドーピングされるが、このときのリンイオンのドーピング濃度が、すでに注入されているボロンイオンの濃度に比べ十分低濃度であるため、これら光センサ７のＰ＋領域24と、ｐチャネル型の薄膜トランジスタ６のソース領域13およびドレイン領域14とのそれぞれは、ｐ＋層として機能する。
【００６２】
この後、熱活性化工程として、第１ないし第４のイオンどーピン工程にてドーピングした各不純物を活性化させるため、光センサ７のｐ−領域22、ｎ−領域23、ｐ＋領域24およびｎ＋領域25と、ｐチャネル型の薄膜トランジスタ６のソース領域13およびドレイン領域14と、ｎチャネル型の薄膜トランジスタ５のソース領域13、ドレイン領域14およびＬＤＤ領域15,16とのそれぞれを５００℃程度でアニールする。
【００６３】
この後、水素化工程として、これら光センサ７の受光部21、ｐ＋領域24およびｎ＋領域25と、各薄膜トランジスタ５,６の活性層11とのそれぞれが形成されたガラス基板３を図示しないプラズマＣＶＤ装置に挿入して、このガラス基板３を水素のプラズマ中にさらして水素化する。
【００６４】
この後、プラズマＣＶＤ工程として、この水素化したプラズマＣＶＤ装置と同一のプラズマＣＶＤ装置内で、光センサ７および薄膜トランジスタ５,６それぞれのゲート電極18,26を含むゲート絶縁膜17上に酸化シリコン膜などを成膜して層間絶縁膜31を形成する。
【００６５】
次いで、図１１に示すように、この層間絶縁膜31にコンタクトホール32,33,34,35,36,37を形成して、光センサ７のｐ＋領域24およびｎ＋領域25と、ｐチャネル型の薄膜トランジスタ６およびｎチャネル型の薄膜トランジスタ５それぞれのソース領域13およびドレイン領域14とのそれぞれを露出させる。
【００６６】
この後、第２メタル層形成工程として、これらコンタクトホール32,33,34,35,36,37を含む層間絶縁膜31上の全面に第２メタル層72を成膜する。
【００６７】
次いで、この第２メタル層72をパターニングして、光センサ７のＮ型電極43およびＰ型電極44と、ｐチャネル型の薄膜トランジスタ６のソース電極41およびドレイン電極42と、ｎチャネル型の薄膜トランジスタ５のソース電極41およびドレイン電極42とのそれぞれを形成する。
【００６８】
さらに、パッシベーション膜形成工程として、これら光センサ７のＮ型電極43およびＰ型電極44と、ｐチャネル型の薄膜トランジスタ６のソース電極41およびドレイン電極42と、ｎチャネル型の薄膜トランジスタ５のソース電極41およびドレイン電極42とのそれぞれを含む層間絶縁膜31上にパッシベーション膜45を形成して、各薄膜トランジスタ５,６および光センサ７を完成する。
【００６９】
この後、図１に示すように、このパッシベーション膜45にコンタクトホール46を形成して、ｎチャネル型の薄膜トランジスタ５のドレイン電極42を露出させる。
【００７０】
この状態で、このコンタクトホール46を含むパッシベーション膜45上に画素電極47を形成してから、この画素電極47を含むパッシベーション膜45上に配向膜48を形成してアレイ基板２を完成する。
【００７１】
さらに、このアレイ基板２の配向膜48側に、対向基板51の配向膜54側を対向させて取り付けた後、これらアレイ基板２の配向膜48と対向基板51の配向膜54との間に液晶55を注入して介挿させて封止して液晶表示装置１を完成する。
【００７２】
この後、この液晶表示装置１のアレイ基板２の裏面側にバックライトを対向させて取り付ける。
【００７３】
上述したように、上記一実施の形態では、光センサ７のｐ＋領域24およびｎ＋領域25のそれぞれをポリシリコン膜67にて形成したため、図１２に示すように、このポリシリコン膜67にて活性層11を形成した薄膜トランジスタ５,６と同一のイオンドーピング工程および熱活性化工程、すなわち同一のプロセスで光センサ７を形成しても、この光センサ７のｐ＋領域24およびｎ＋領域25とＮ型電極43およびＰ型電極44とのコンタクト抵抗を低くできるから、これらＮ型電極43およびＰ型電極44を介して光センサ７の受光部21から取り出せる光電流を大きくできる。
【００７４】
すなわち、この光センサ７のｐ＋領域24およびｎ＋領域25のそれぞれがアモルファスシリコン膜61である場合には、この光センサ７のｐ＋領域24およびｎ＋領域25のそれぞれを、薄膜トランジスタ５,６のポリシリコン膜67にて形成された活性層11を形成する際のイオンドーピング工程および熱工程と同じ工程で形成すると、図１２に示すように、これらｐ＋領域24およびｎ＋領域25とＮ型電極43およびＰ型電極44とのコンタクト抵抗が高くなり、これらＮ型電極43およびＰ型電極44を介して光センサ７の受光部21から取り出せる光電流が小さくなる。
【００７５】
また、この光センサ７の受光部21をアモルファスシリコン膜61にて形成したため、この受光部21をポリシリコン膜で形成した従来の液晶表示装置に比べ、この光センサ７の受光部21でのバックライトの可視光の吸収が大きくなる。このため、図１３に示すように、この光センサ７の受光部21にて発生する光電流を大きくできる。したがって、この光センサ７を各薄膜トランジスタ５,６と同一の工程で形成できつつ、この光センサ７の読み取り機能をより高性能にできる。よって、高性能な駆動回路と光感度の高い読み取り機能を内蔵した液晶表示装置１を製造性良く製造できる。
【００７６】
なお、上記一実施の形態では、アモルファスシリコン膜61を結晶化させる前に、このアモルファスシリコン膜61の膜厚を制御してポリシリコン膜67とアモルファスシリコン膜61とを作り分けたが、このアモルファスシリコン膜61に対してレーザを照射して結晶化させて、ポリシリコン膜67とアモルファスシリコン膜61とを作り分けてもよい。
【００７７】
この場合、アモルファスシリコン膜61を結晶化する際のレーザを照射する位置を制御して、このアモルファスシリコン膜61における光センサ７のｐ＋領域24およびｎ＋領域25となる領域と、各薄膜トランジスタ５,６の活性層11となる領域のみにエキシマレーザを照射して結晶化させてポリシリコン膜67にしても、光センサ７の受光部21にエキシマレーザを照射せずにアモルファスシリコン膜61のまま形成できるので、上記一実施の形態と同様の作用効果を奏することができる。
【００７８】
さらに、液晶表示装置１に用いられるアレイ基板２について説明したが、有機ＥＬ(ElectroLuminescence)素子に用いられるアレイ基板であっても、対応させて用いることができる。
【図面の簡単な説明】
【００７９】
【図１】本発明の液晶表示装置の一実施の形態を示す説明断面図である。
【図２】同上液晶表示装置のアレイ基板の非晶質半導体上に形成したレジストを露光する状態を示す説明断面図である。
【図３】同上非晶質半導体上のレジストを現像した状態を示す説明断面図である。
【図４】同上非晶質半導体をエッチングした状態を示す説明断面図である。
【図５】同上非晶質半導体の一部を結晶化して多結晶半導体にする状態を示す説明断面図である。
【図６】同上非晶質半導体および多結晶半導体に低濃度のボロンをドープする説明断面図である。
【図７】同上非晶質半導体および多結晶半導体を含むアンダーコート層上にゲート絶縁膜を形成した状態を示す説明断面図である。
【図８】同上ゲート絶縁膜上のレジストをマスクとして高濃度のリンをドープする状態を示す説明断面図である。
【図９】同上ゲート絶縁膜上の第１メタル層をマスクとして高濃度のボロンをドープする状態を示す説明断面図である。
【図１０】同上ゲート絶縁膜上の第１メタル層をマスクとして低濃度のリンをドープする状態を示す説明断面図である。
【図１１】同上第１メタル層を含むゲート絶縁膜上の層間絶縁膜に設けたコンタクトホールに第２メタル層を設けてからパターニングした状態を示す説明断面図である。
【図１２】同上アレイ基板の光電変換素子の電極部のコンタクト抵抗と光電流との関係を示す２次グラフである。
【図１３】同上光電変換素子の受光部の結晶性と光電流との関係を示す２次グラフである。
【符号の説明】
【００８０】
１    液晶表示装置
２    回路基板としてのアレイ基板
３    透光性基板としてのガラス基板
５    スイッチング素子としてのｎチャネル型の薄膜トランジスタ
６    スイッチング素子としてのｐチャネル型の薄膜トランジスタ
７    光電変換素子としての光センサ
11    半導体層としての活性層
13    電極部としてのソース領域
14    電極部としてのドレイン領域
21    受光部
24    電極部としてのｐ＋領域
25    電極部としてのｎ＋領域
51    対向基板
55    液晶
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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