(57)【要約】【課題】電子機器に内蔵された発振回路の発振が停止したことを正確に検出し、発振の再起動を迅速に行うこと。【解決手段】発振信号ＣＫにより第１のＮチャネルＭＯＳトランジスタ（Ｔｒ）１３を駆動して、第１のコンデンサ１４を充電する。発振が停止したときは、第１のコンデンサ１４に蓄えられた電荷を、第２のＰチャネルＭＯＳＴｒ１７と第１のＰチャネルＭＯＳＴｒ１５との直列接続体に流し、第１のコンデンサ１４の電圧に基づき、発振の有無を検出する。電源投入直後の不安定期間では、第２のＰチャネルＭＯＳＴｒ１７をオフ状態とし、第１のコンデンサ１４の放電を防ぐ。定常状態で放電電流が流れるのを妨げないため、第２のＰチャネルＭＯＳＴｒ１７のゲート幅／ゲート長の比を、第１のＰチャネルＭＯＳＴｒ１５における比よりも十分に大きいか、あるいは、前記第２のＭＯＳＴｒのオン抵抗は、前記第１のＭＯＳＴｒのオン抵抗よりも十分に小さくする。【選択図】        図１
2005252999.tif 000002
【特許請求の範囲】
【請求項１】
外部から供給された発振信号の周期に基づいてオン／オフを繰り返すスイッチング手段と、
前記スイッチング手段がオン状態にあるときに充電され、かつ前記スイッチング手段がオフ状態にあるときに放電する容量素子と、
前記容量素子が放電状態にあるときに前記容量素子の放電電流を流す第１のＭＯＳトランジスタと、
電源投入直後の所定時間だけ、前記放電電流が流れる放電路を遮断する放電遮断手段と、
前記容量素子の電圧に基づいて前記発振信号の有無を検出する検出手段と、
を備えることを特徴とする発振停止検出回路。
【請求項２】
前記放電遮断手段は、電源投入時点から前記第１のＭＯＳトランジスタのゲートバイアスが安定するまでの期間、前記放電路を遮断することを特徴とする請求項１に記載の発振停止検出回路。
【請求項３】
前記放電遮断手段は、前記第１のＭＯＳトランジスタに直列に接続された第２のＭＯＳトランジスタであり、該第２のＭＯＳトランジスタのゲート幅／ゲート長の比は、前記第１のＭＯＳトランジスタのゲート幅／ゲート長の比よりも十分に大きいか、あるいは、前記第２のＭＯＳトランジスタのオン抵抗は、前記第１のＭＯＳトランジスタのオン抵抗よりも十分に小さいことを特徴とする請求項１または２に記載の発振停止検出回路。
【請求項４】
外部から供給された発振信号の周期に基づいてオン／オフを繰り返すスイッチング手段、前記スイッチング手段がオン状態にあるときに充電され、かつ前記スイッチング手段がオフ状態にあるときに放電する容量素子、前記容量素子が放電状態にあるときに前記容量素子の放電電流を流す第１のＭＯＳトランジスタ、電源投入直後の所定時間だけ、前記放電電流が流れる放電路を遮断する放電遮断手段、および前記容量素子の電圧に基づいて前記発振信号の有無を検出する検出手段を有する発振停止検出回路と、
前記第１のＭＯＳトランジスタのゲートに一定電位のゲートバイアスを印加する定電圧源と、
を備えることを特徴とする発振停止検出システム。
【請求項５】
前記放電遮断手段は、電源投入時点から前記第１のＭＯＳトランジスタのゲートバイアスが安定するまでの期間、前記放電路を遮断することを特徴とする請求項４に記載の発振停止検出システム。
【請求項６】
前記放電遮断手段は、前記第１のＭＯＳトランジスタに直列に接続された第２のＭＯＳトランジスタであり、該第２のＭＯＳトランジスタのゲート幅／ゲート長の比は、前記第１のＭＯＳトランジスタのゲート幅／ゲート長の比よりも十分に大きいか、あるいは、前記第２のＭＯＳトランジスタのオン抵抗は、前記第１のＭＯＳトランジスタのオン抵抗よりも十分に小さいことを特徴とする請求項４または５に記載の発振停止検出システム。
【請求項７】
前記定電圧源は、前記第２のＭＯＳトランジスタのゲートに一定電位のゲートバイアスを印加することを特徴とする請求項６に記載の発振停止検出システム。
【請求項８】
前記定電圧源は、外部から供給された電源電圧に基づいて所定のリファレンス電位を発生するリファレンス回路、前記リファレンス回路から出力されたリファレンス電位および正の所定の電位がそれぞれ負の入力端子および正の入力端子に入力され、かつ出力端子からレギュレート電位を出力するオペアンプ、および前記オペアンプの正の入力端子に入力される前記所定の電位を発生する電位発生回路を有するレギュレータで構成されており、
前記発振停止検出回路の前記第１のＭＯＳトランジスタのゲートに、前記電位発生回路で発生した前記所定の電位を印加し、一方、前記発振停止検出回路の前記第２のＭＯＳトランジスタのゲートに、前記リファレンス回路で発生したリファレンス電位を印加することを特徴とする請求項７に記載の発振停止検出システム。
【請求項９】
前記リファレンス回路は、高電位側電源電位とＰチャネルＭＯＳトランジスタのしきい値との電位差分だけ高電位側電源電位から降下した電位をリファレンス電位として出力し、
前記電位発生回路は、低電位側電源電位とＮチャネルＭＯＳトランジスタのしきい値との電位差分だけ高電位側電源電位から降下した電位を前記所定の電位として出力することを特徴とする請求項８に記載の発振停止検出システム。
【請求項１０】
前記レギュレータは、レギュレート電位を出力する出力端子と低電位側電源電位の印加点との間に、出力段のアクチュエータとして、ＰチャネルＭＯＳトランジスタよりなるソースフォロワを有することを特徴とする請求項８または９に記載の発振停止検出システム。
【請求項１１】
前記第２のＭＯＳトランジスタのゲートに一定電位のゲートバイアスを印加する第２の定電圧源を有することを特徴とする請求項６に記載の発振停止検出システム。
【請求項１２】
発振信号を出力する発振回路と、
発振信号の周期に基づいてオン／オフを繰り返す第１のスイッチング手段、前記第１のスイッチング手段がオン状態にあるときに充電され、かつ前記第１のスイッチング手段がオフ状態にあるときに放電する容量素子、前記容量素子が放電状態にあるときに前記容量素子の放電電流を流す第１のＭＯＳトランジスタ、電源投入直後の所定時間だけ、前記放電電流が流れる放電路を遮断する第２のＭＯＳトランジスタ、および前記容量素子の電圧に基づいて前記発振信号の有無を検出する検出手段を有する発振停止検出回路と、
電源電圧に基づいて所定のリファレンス電位を発生するリファレンス回路、前記リファレンス回路から出力されたリファレンス電位および正の所定の電位がそれぞれ負の入力端子および正の入力端子に入力され、かつ出力端子からレギュレート電位を出力するオペアンプ、および前記オペアンプの正の入力端子に入力される前記所定の電位を発生する電位発生回路を有し、前記発振停止検出回路の前記第１のＭＯＳトランジスタのゲートに、前記電位発生回路で発生した前記所定の電位を印加し、一方、前記発振停止検出回路の前記第２のＭＯＳトランジスタのゲートに、前記リファレンス回路で発生したリファレンス電位を印加するレギュレータと、
前記発振停止検出回路から出力された発振停止検出信号に基づいて、前記発振回路に印加する電圧を、前記レギュレータから出力されたレギュレート電圧と電源電圧とで切り替える第２のスイッチング手段と、
を備えることを特徴とする電子機器。
【請求項１３】
前記放電遮断手段は、電源投入時点から前記第１のＭＯＳトランジスタのゲートバイアスが安定するまでの期間、前記放電路を遮断することを特徴とする請求項１２に記載の電子機器。
【請求項１４】
前記放電遮断手段は、前記第１のＭＯＳトランジスタに直列に接続された第２のＭＯＳトランジスタであり、該第２のＭＯＳトランジスタのゲート幅／ゲート長の比は、前記第１のＭＯＳトランジスタのゲート幅／ゲート長の比よりも十分に大きいか、あるいは、前記第２のＭＯＳトランジスタのオン抵抗は、前記第１のＭＯＳトランジスタのオン抵抗よりも十分に小さいことを特徴とする請求項１２または１３に記載の電子機器。
【請求項１５】
前記第２のスイッチング手段は、前記発振停止検出回路から出力された発振停止検出信号の電位が第１の電位であるときにオン状態となって、前記発振回路に前記レギュレータから出力されたレギュレート電圧を印加し、かつ前記発振停止検出信号の電位が第２の電位であるときにオフ状態となる第１のスイッチ素子と、前記発振停止検出信号の電位が第２の電位であるときにオン状態となって、前記発振回路に電源電圧を印加し、かつ前記発振停止検出信号の電位が第１の電位であるときにオフ状態となる第２のスイッチ素子を有することを特徴とする請求項１２〜１４のいずれか一つに記載の電子機器。
【請求項１６】
前記第１のスイッチ素子および前記第２のスイッチ素子は、前記発振停止検出回路から出力された発振停止検出信号に基づいてオン／オフするＭＯＳトランジスタで構成されていることを特徴とする請求項１５に記載の電子機器。
【請求項１７】
電源投入直後の所定時間だけ、容量素子の放電時に放電電流が流れる放電路を遮断する放電遮断工程と、
発振信号の周期に基づいて前記容量素子を充電する充電工程と、
前記容量素子に蓄えられた電荷を一定の電流量で放電させる放電工程と、
前記容量素子の電圧に基づいて発振信号の有無を検出する検出工程と、
を含むことを特徴とする発振停止検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、発振停止検出回路、発振停止検出システム、電子機器および発振停止検出方法に関し、特に電子機器に内蔵された発振回路の発振が停止したことを検出する発振停止検出回路または発振停止検出システム、およびそのような発振停止を検出する回路またはシステムを備えた電子機器、並びに発振停止検出方法に関する。
【背景技術】
【０００２】
一般に、発振回路を内蔵した電子機器には、発振停止検出システムが設けられている。例えば電池により駆動される時計の場合、時計用ＩＣ（集積回路）には水晶発振回路が用いられている。水晶発振回路が発振状態にあるときには、水晶発振回路の電源として、時計用ＩＣの電源電圧をレギュレータによって降圧して得られたレギュレート電圧が用いられる。これは、低消費電流化を図るためである。
【０００３】
それに対して、発振停止状態にある水晶発振回路の発振を再び開始させるときには、速やかに、かつ確実に発振を開始させるため、時計用ＩＣの電源電圧が用いられる。そして、発振が再開した後には、水晶発振回路は、再びレギュレート電圧により駆動される。このように、時計においては、発振停止検出システムは、水晶発振回路の発振が停止したことを検出し、水晶発振回路を駆動する電源の切り替えを制御するのに必要な信号を生成する。
【０００４】
図９は、従来の発振検出回路の構成を示す回路図である。図９に示す発振検出回路１００において、ＮチャネルＭＯＳトランジスタ１０１は、図示しない発振回路から供給された発振信号ＣＫの電位に基づいて、オン／オフ動作を繰り返す。コンデンサ１０２は、ＮチャネルＭＯＳトランジスタ１０１がオンしている状態のときに、高電位側電源電位ＶＤＤと低電位側電源電位ＶＳＳとの間に接続されて充電される。また、コンデンサ１０２は、ＮチャネルＭＯＳトランジスタ１０１がオフ状態のときにプルアップ抵抗１０３を流れるリーク電流によってわずかに放電するが、再びＮチャネルＭＯＳトランジスタ１０１がオン状態になることによって、充電される。この繰り返しによって、インバータ１０４の入力端子の電位は、低電位側電源電位ＶＳＳで安定する。
【０００５】
従って、発振信号ＣＫが供給されている間は、インバータ１０４から出力される発振停止検出信号ＯＳＣＳＴの電位は、相対的に電位が高い“Ｈ（ハイ）”レベルとなる。この状態で発振信号ＣＫの供給が停止すると、コンデンサ１０２はＣＲの時定数に従って放電し続け、それに伴って、インバータ１０４の入力端子の電位は、高電位側電源電位ＶＤＤ側に上がり始める。そして、インバータ１０４の入力端子の電位がインバータ１０４のしきい値よりも高くなると、インバータ１０４から出力される発振停止検出信号ＯＳＣＳＴの電位は、“Ｈ”レベルから相対的に電位が低い“Ｌ（ロー）”レベルに切り替わる。このように、発振停止検出信号ＯＳＣＳＴの電位に基づいて、発振の有無が検出される。
【０００６】
上述した従来構成の発振検出回路では、放電時間を適当な時間に設定するため、プルアップ抵抗１０３として数百メガ〜数ギガオーム程度の高抵抗が必要である。しかし、このような高抵抗をＩＣチップ内に作製すると、以下のような不具合が生じる。第１に、ＩＣチップに対する抵抗の占有面積が極めて大きくなり、ＩＣチップが大型化してしまう。第２に、製造工程上のばらつきが大きくなるため、抵抗値の絶対精度が低くなり、それによって所望の放電時間が得られず、発振の有無を正確に検出することができないおそれがある。また、光や温度などの外部環境の影響を受けて抵抗値が変化しやすいため、例えば、抵抗値が小さくなった場合には、放電電流が増加してしまい、発振停止と誤検出してしまうおそれがある。
【０００７】
そこで、図１０に示す構成の発振検出回路２００が提案されている（例えば、特許文献１参照。）。この発振検出回路２００は、コンデンサ１０２を放電させる手段として、定電流源２０１とカレントミラー回路を備えている。カレントミラー回路を構成する一方のＰチャネルＭＯＳトランジスタ２０２は、定電流源２０１に接続されており、一定の電流を流す。カレントミラー回路を構成する他方のＰチャネルＭＯＳトランジスタ２０３は、前記一方のＰチャネルＭＯＳトランジスタ２０２を流れる一定電流に比例した放電電流を流す。
【０００８】
そして、図９に示す構成の発振検出回路１００と同様に、発振信号ＣＫが供給されている間は、ＮチャネルＭＯＳトランジスタ１０１がオン／オフ動作を繰り返し、それによって、コンデンサ１０２が充電とわずかな放電を繰り返す。この状態では、インバータ１０４の入力端子の電位が低電位側電源電位ＶＳＳで安定し、インバータ１０４から“Ｈ”レベルの発振停止検出信号ＯＳＣＳＴが出力される。発振が停止すると、前記他方のＰチャネルＭＯＳトランジスタ２０３を流れる放電電流により、コンデンサ１０２は放電し続ける。それによって、インバータ１０４の入力端子の電位がインバータ１０４のしきい値よりも高くなり、インバータ１０４から“Ｌ”レベルの発振停止検出信号ＯＳＣＳＴが出力される。
【０００９】
【特許文献１】特開２０００−３３２５８５号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記特許文献１に開示された回路では、以下のような不具合がある。すなわち、時計やその他の電子機器では、電源を投入した後、定常状態になるまでの過渡期間は、通常、回路の各部の電位や、各部を流れる電流量等が安定しない不安定期間である。この不安定期間では、定電流源やカレントミラー回路に、定常状態のときとは異なる電流量の電流が流れてしまう。例えば、放電電流が流れすぎる場合には、発振が継続しているにもかかわらず、発振停止を誤検出するなどの好ましくない動作をするおそれがある。
【００１１】
また、放電時間を適当な時間に設定するためには、コンデンサに並列に接続されたＰチャネルＭＯＳトランジスタのオン抵抗を極めて大きくする必要がある。それには、このＰチャネルＭＯＳトランジスタのゲート長を大きくする必要があるが、そうすると、ゲート容量が大きくなってしまう。それによって、発振開始時の定電流源の動作が鈍くなるので、この発振検出回路を備えた電子機器では、起動するまでに時間がかかってしまうという問題点もある。
【００１２】
この発明は、上述した従来技術による問題点を解消するため、発振回路の発振が停止したことを正確に検出することができる発振停止検出回路または発振停止検出システムを提供することを目的とする。また、この発明は、発振回路の発振が停止したことを正確に検出することによって、発振の再起動を迅速に行うことができる電子機器を提供することを目的とする。さらに、この発明は、発振回路の発振が停止したことを正確に検出することができる発振停止検出方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上述した目的を達成するため、請求項１の発明にかかる発振停止検出回路は、外部から供給された発振信号の周期に基づいてオン／オフを繰り返すスイッチング手段と、前記スイッチング手段がオン状態にあるときに充電され、かつ前記スイッチング手段がオフ状態にあるときに放電する容量素子と、前記容量素子が放電状態にあるときに前記容量素子の放電電流を流す第１のＭＯＳトランジスタと、電源投入直後の所定時間だけ、前記放電電流が流れる放電路を遮断する放電遮断手段と、前記容量素子の電圧に基づいて前記発振信号の有無を検出する検出手段と、を備えることを特徴とする。
【００１４】
この請求項１の発明によれば、電源を投入した時点から所定の期間は、放電電流が流れない。従って、電源投入後、定常状態となるまでの不安定な過渡期間において、発振が継続しているにもかかわらず、一時的な放電電流の流れすぎが原因で発振停止を誤検出するなどの好ましくない動作が起こるのを防ぐことができる。
【００１５】
請求項２の発明にかかる発振停止検出回路は、請求項１に記載の発明において、前記放電遮断手段は、電源投入時点から前記第１のＭＯＳトランジスタのゲートバイアスが安定するまでの期間、前記放電路を遮断することを特徴とする。
【００１６】
この請求項２の発明によれば、電源を投入した時点から放電路となる第１のＭＯＳトランジスタのゲートバイアスが安定するまでの期間は、放電電流が流れない。従って、電源投入後、定常状態となるまでの不安定な過渡期間において、発振が継続しているにもかかわらず、一時的な放電電流の流れすぎが原因で発振停止を誤検出するなどの好ましくない動作が起こるのを防ぐことができる。
【００１７】
請求項３の発明にかかる発振停止検出回路は、請求項１または２に記載の発明において、前記放電遮断手段は、前記第１のＭＯＳトランジスタに直列に接続された第２のＭＯＳトランジスタであり、該第２のＭＯＳトランジスタのゲート幅／ゲート長の比は、前記第１のＭＯＳトランジスタのゲート幅／ゲート長の比よりも十分に大きいか、あるいは、前記第２のＭＯＳトランジスタのオン抵抗は、前記第１のＭＯＳトランジスタのオン抵抗よりも十分に小さいことを特徴とする。
【００１８】
この請求項３の発明によれば、第２のＭＯＳトランジスタのオン抵抗が、第１のＭＯＳトランジスタのオン抵抗に対して十分に小さいので、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタがともにオン状態になる定常状態においては、放電電流は、第１のＭＯＳトランジスタのドレイン電流により制御される。従って、第１のＭＯＳトランジスタのゲートバイアスを制御することによって、放電電流の電流量を制御することができる。
【００１９】
また、上述した目的を達成するため、請求項４の発明にかかる発振停止検出システムは、外部から供給された発振信号の周期に基づいてオン／オフを繰り返すスイッチング手段、前記スイッチング手段がオン状態にあるときに充電され、かつ前記スイッチング手段がオフ状態にあるときに放電する容量素子、前記容量素子が放電状態にあるときに前記容量素子の放電電流を流す第１のＭＯＳトランジスタ、電源投入直後の所定時間だけ、前記放電電流が流れる放電路を遮断する放電遮断手段、および前記容量素子の電圧に基づいて前記発振信号の有無を検出する検出手段を有する発振停止検出回路と、前記第１のＭＯＳトランジスタのゲートに一定電位のゲートバイアスを印加する定電圧源と、を備えることを特徴とする。
【００２０】
この請求項４の発明によれば、電源を投入した時点から所定の期間は、放電電流が流れない。従って、電源投入後、定常状態となるまでの不安定な過渡期間において、発振が継続しているにもかかわらず、一時的な放電電流の流れすぎが原因で発振停止を誤検出するなどの好ましくない動作が起こるのを防ぐことができる。また、定常状態において、外部から発振信号が供給されている間は、スイッチング手段のオン／オフ動作の繰り返しに伴って容量素子は充放電を繰り返すが、定電圧源による第１のＭＯＳトランジスタのゲートバイアスを制御して、放電電流を低い一定の電流量に抑えることにより、容量素子は常に十分に充電された状態となるので、容量素子の、検出手段に接続された電極の電位は検出手段のしきい値に達しない。発振が停止すると、容量素子は放電し続け、それに伴って容量素子の電圧が変化し続ける。そして、容量素子の、検出手段に接続された電極の電位が検出手段のしきい値を超えると、検出手段から出力される発振停止検出信号の電位が反転する。容量素子の電圧変化が発振停止検出信号の電位を反転させるまでの時間、すなわち発振停止検出時間は、放電電流の電流量によりほぼ決まるので、発振が停止したことを正確に検出することができる。
【００２１】
請求項５の発明にかかる発振停止検出システムは、請求項４に記載の発明において、前記放電遮断手段は、電源投入時点から前記第１のＭＯＳトランジスタのゲートバイアスが安定するまでの期間、前記放電路を遮断することを特徴とする。
【００２２】
この請求項５の発明によれば、電源を投入した時点から放電路となる第１のＭＯＳトランジスタのゲートバイアスが安定するまでの期間は、放電電流が流れない。従って、電源投入後、定常状態となるまでの不安定な過渡期間において、発振が継続しているにもかかわらず、一時的な放電電流の流れすぎが原因で発振停止を誤検出するなどの好ましくない動作が起こるのを防ぐことができる。
【００２３】
請求項６の発明にかかる発振停止検出システムは、請求項４または５に記載の発明において、前記放電遮断手段は、前記第１のＭＯＳトランジスタに直列に接続された第２のＭＯＳトランジスタであり、該第２のＭＯＳトランジスタのゲート幅／ゲート長の比は、前記第１のＭＯＳトランジスタのゲート幅／ゲート長の比よりも十分に大きいか、あるいは、前記第２のＭＯＳトランジスタのオン抵抗は、前記第１のＭＯＳトランジスタのオン抵抗よりも十分に小さいことを特徴とする。
【００２４】
この請求項６の発明によれば、第２のＭＯＳトランジスタのオン抵抗が、第１のＭＯＳトランジスタのオン抵抗に対して十分に小さいので、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタがともにオン状態になる定常状態においては、放電電流は、第１のＭＯＳトランジスタのドレイン電流により制御される。従って、第１のＭＯＳトランジスタのゲートバイアスを制御することによって、放電電流の電流量を制御することができる。
【００２５】
請求項７の発明にかかる発振停止検出システムは、請求項６に記載の発明において、前記定電圧源は、前記第２のＭＯＳトランジスタのゲートに一定電位のゲートバイアスを印加することを特徴とする。
【００２６】
請求項８の発明にかかる発振停止検出システムは、請求項７に記載の発明において、前記定電圧源は、外部から供給された電源電圧に基づいて所定のリファレンス電位を発生するリファレンス回路、前記リファレンス回路から出力されたリファレンス電位および正の所定の電位がそれぞれ負の入力端子および正の入力端子に入力され、かつ出力端子からレギュレート電位を出力するオペアンプ、および前記オペアンプの正の入力端子に入力される前記所定の電位を発生する電位発生回路を有するレギュレータで構成されており、前記発振停止検出回路の前記第１のＭＯＳトランジスタのゲートに、前記電位発生回路で発生した前記所定の電位を印加し、一方、前記発振停止検出回路の前記第２のＭＯＳトランジスタのゲートに、前記リファレンス回路で発生したリファレンス電位を印加することを特徴とする。
【００２７】
この請求項８の発明によれば、電源を投入した時点から放電路となる第１のＭＯＳトランジスタのゲートバイアスが安定するまでの期間は、放電電流が流れない。従って、電源投入後、定常状態となるまでの不安定な過渡期間において、発振が継続しているにもかかわらず、一時的な放電電流の流れすぎが原因で発振停止を誤検出するなどの好ましくない動作が起こるのを防ぐことができる。また、定常状態においては、レギュレータにより、発振停止検出回路の第１のＭＯＳトランジスタのゲートバイアスが正確に生成されるので、この第１のＭＯＳトランジスタを流れる放電電流を低い一定の電流量に精度よく制御することができる。従って、発振停止検出時間が正確になり、発振が停止したことを安定して正確に検出することができる。
【００２８】
請求項９の発明にかかる発振停止検出システムは、請求項８に記載の発明において、前記リファレンス回路は、高電位側電源電位とＰチャネルＭＯＳトランジスタのしきい値との電位差分だけ高電位側電源電位から降下した電位をリファレンス電位として出力し、前記電位発生回路は、低電位側電源電位とＮチャネルＭＯＳトランジスタのしきい値との電位差分だけ高電位側電源電位から降下した電位を前記所定の電位として出力することを特徴とする。
【００２９】
この請求項９の発明によれば、電位発生回路から、低電位側電源電位とＮチャネルＭＯＳトランジスタのしきい値との電位差分だけ高電位側電源電位から降下した電位が出力されるので、発振停止検出回路の第１のＭＯＳトランジスタのゲートバイアスが正確に得られる。また、リファレンス回路から、高電位側電源電位とＰチャネルＭＯＳトランジスタのしきい値との電位差分だけ高電位側電源電位から降下した電位が出力されるので、正確なリファレンス電位が得られる。レギュレート電位は、高電位側電源電位とＰチャネルＭＯＳトランジスタのしきい値との電位差分だけ高電位側電源電位から降下した電位と、低電位側電源電位とＮチャネルＭＯＳトランジスタのしきい値との電位差分だけ高電位側電源電位から降下した電位とに基づいて決まるので、正確なレギュレート電位が得られる。
【００３０】
請求項１０の発明にかかる発振停止検出システムは、請求項８または９に記載の発明において、前記レギュレータは、レギュレート電位を出力する出力端子と低電位側電源電位の印加点との間に、出力段のアクチュエータとして、ＰチャネルＭＯＳトランジスタよりなるソースフォロワを有することを特徴とする。
【００３１】
この請求項１０の発明によれば、アクチュエータとなるＰチャネルＭＯＳトランジスタにおいて、ゲートと、高電位側電源電位が印加されたバルクとの間に寄生容量が生じるので、低電位側電源電位が変動しても、その変動は、このＰチャネルＭＯＳトランジスタのドレイン側で吸収される。従って、低電位側電源電位の変動の影響を受けることなく、このＰチャネルＭＯＳトランジスタのソースが接続されているレギュレート電位の出力端子からレギュレート電位が出力される。
【００３２】
請求項１１の発明にかかる発振停止検出システムは、請求項６に記載の発明において、前記第２のＭＯＳトランジスタのゲートに一定電位のゲートバイアスを印加する第２の定電圧源を有することを特徴とする。
【００３３】
また、上述した目的を達成するため、請求項１２の発明にかかる電子機器は、発振信号を出力する発振回路と、発振信号の周期に基づいてオン／オフを繰り返す第１のスイッチング手段、前記第１のスイッチング手段がオン状態にあるときに充電され、かつ前記第１のスイッチング手段がオフ状態にあるときに放電する容量素子、前記容量素子が放電状態にあるときに前記容量素子の放電電流を流す第１のＭＯＳトランジスタ、電源投入直後の所定時間だけ、前記放電電流が流れる放電路を遮断する第２のＭＯＳトランジスタ、および前記容量素子の電圧に基づいて前記発振信号の有無を検出する検出手段を有する発振停止検出回路と、電源電圧に基づいて所定のリファレンス電位を発生するリファレンス回路、前記リファレンス回路から出力されたリファレンス電位および正の所定の電位がそれぞれ負の入力端子および正の入力端子に入力され、かつ出力端子からレギュレート電位を出力するオペアンプ、および前記オペアンプの正の入力端子に入力される前記所定の電位を発生する電位発生回路を有し、前記発振停止検出回路の前記第１のＭＯＳトランジスタのゲートに、前記電位発生回路で発生した前記所定の電位を印加し、一方、前記発振停止検出回路の前記第２のＭＯＳトランジスタのゲートに、前記リファレンス回路で発生したリファレンス電位を印加するレギュレータと、前記発振停止検出回路から出力された発振停止検出信号に基づいて、前記発振回路に印加する電圧を、前記レギュレータから出力されたレギュレート電圧と電源電圧とで切り替える第２のスイッチング手段と、を備えることを特徴とする。
【００３４】
この請求項１２の発明によれば、電源を投入した時点から所定の期間は、放電電流が流れない。従って、電源投入後、定常状態となるまでの不安定な過渡期間において、発振が継続しているにもかかわらず、一時的な放電電流の流れすぎが原因で発振停止を誤検出するなどの好ましくない動作が起こるのを防ぐことができる。また、定常状態において、発振回路が発振している間は、発振回路にレギュレート電圧が印加されているが、発振停止検出回路が、発振回路の発振が停止したことを検出すると、第２のスイッチ手段により発振回路に印加する電圧がレギュレート電圧から電源電圧に切り替わる。それによって、発振の再起動時に発振回路が電源電圧で駆動されるので、発振回路の発振を迅速に再起動させることができる。
【００３５】
請求項１３の発明にかかる電子機器は、請求項１２に記載の発明において、前記放電遮断手段は、電源投入時点から前記第１のＭＯＳトランジスタのゲートバイアスが安定するまでの期間、前記放電路を遮断することを特徴とする。
【００３６】
この請求項１３の発明によれば、電源を投入した時点から放電路となる第１のＭＯＳトランジスタのゲートバイアスが安定するまでの期間は、放電電流が流れない。従って、電源投入後、定常状態となるまでの不安定な過渡期間において、発振が継続しているにもかかわらず、一時的な放電電流の流れすぎが原因で発振停止を誤検出するなどの好ましくない動作が起こるのを防ぐことができる。
【００３７】
請求項１４の発明にかかる電子機器は、請求項１２または１３に記載の発明において、前記放電遮断手段は、前記第１のＭＯＳトランジスタに直列に接続された第２のＭＯＳトランジスタであり、該第２のＭＯＳトランジスタのゲート幅／ゲート長の比は、前記第１のＭＯＳトランジスタのゲート幅／ゲート長の比よりも十分に大きいか、あるいは、前記第２のＭＯＳトランジスタのオン抵抗は、前記第１のＭＯＳトランジスタのオン抵抗よりも十分に小さいことを特徴とする。
【００３８】
この請求項１４の発明によれば、第２のＭＯＳトランジスタのオン抵抗が、第１のＭＯＳトランジスタのオン抵抗に対して十分に小さいので、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタがともにオン状態になる定常状態においては、放電電流は、第１のＭＯＳトランジスタのドレイン電流により制御される。従って、第１のＭＯＳトランジスタのゲートバイアスを制御することによって、放電電流の電流量を制御することができる。
【００３９】
請求項１５の発明にかかる電子機器は、請求項１２〜１４のいずれか一つに記載の発明において、前記第２のスイッチング手段は、前記発振停止検出回路から出力された発振停止検出信号の電位が第１の電位であるときにオン状態となって、前記発振回路に前記レギュレータから出力されたレギュレート電圧を印加し、かつ前記発振停止検出信号の電位が第２の電位であるときにオフ状態となる第１のスイッチ素子と、前記発振停止検出信号の電位が第２の電位であるときにオン状態となって、前記発振回路に電源電圧を印加し、かつ前記発振停止検出信号の電位が第１の電位であるときにオフ状態となる第２のスイッチ素子を有することを特徴とする。
【００４０】
この請求項１５の発明によれば、発振停止検出信号の電位に応じて、第１のスイッチ素子と第２のスイッチ素子のいずれか一方のみオン状態となり、発振回路にレギュレート電圧か電源電圧を印加するので、発振の再起動時にレギュレート電圧を電源電圧に短絡しなくてもよい。レギュレート電圧を電源電圧に短絡した場合には、その影響で発振停止検出回路が誤動作し、発振回路の発振が停止したと誤検出するおそれがある。それに対して、レギュレート電圧を電源電圧に短絡しないので、発振停止検出回路が発振回路の発振停止を誤って検出するのを防ぐことができる。従って、発振回路の発振停止を正確に検出し、発振を正確、かつ迅速に再起動させることができる。
【００４１】
請求項１６の発明にかかる電子機器は、請求項１５に記載の発明において、前記第１のスイッチ素子および前記第２のスイッチ素子は、前記発振停止検出回路から出力された発振停止検出信号に基づいてオン／オフするＭＯＳトランジスタで構成されていることを特徴とする。
【００４２】
また、上述した目的を達成するため、請求項１７の発明にかかる発振停止検出方法は、電源投入直後の所定時間だけ、容量素子の放電時に放電電流が流れる放電路を遮断する放電遮断工程と、発振信号の周期に基づいて前記容量素子を充電する充電工程と、前記容量素子に蓄えられた電荷を一定の電流量で放電させる放電工程と、前記容量素子の電圧に基づいて発振信号の有無を検出する検出工程と、を含むことを特徴とする。
【００４３】
この請求項１７の発明によれば、電源を投入した時点から所定の期間は、放電電流が流れない。従って、電源投入後、定常状態となるまでの不安定な過渡期間において、発振が継続しているにもかかわらず、一時的な放電電流の流れすぎが原因で発振停止を誤検出するなどの好ましくない動作が起こるのを防ぐことができる。
【発明の効果】
【００４４】
本発明にかかる発振停止検出回路、発振停止検出システムまたは発振停止検出方法によれば、電源投入直後の不安定期間における誤動作を防止し、発振回路の発振が停止したことを正確に検出することができるという効果を奏する。また、本発明にかかる電子機器によれば、電源投入直後の不安定期間における誤動作を防止し、発振回路の発振が停止したことを正確に検出することによって、発振の再起動を正確、かつ迅速に行うことができるという効果を奏する。
【発明を実施するための最良の形態】
【００４５】
以下に添付図面を参照して、この発明にかかる発振停止検出回路、発振停止検出システム、電子機器および発振停止検出方法の好適な実施の形態を詳細に説明する。実施の形態においては、高電位側電源電位ＶＤＤを接地電位とし、低電位側電源電位ＶＳＳを負の電位とし、発振停止検出回路、発振停止検出システムおよび電子機器は、負の電源電圧で動作するとして説明するが、本発明は、これに限定されるものではない。
【００４６】
実施の形態１．
図１は、本発明の実施の形態１にかかる発振停止検出システムの構成を示す回路図である。図１に示すように、発振停止検出システムは、発振停止検出回路１、および定電圧源を構成するレギュレータ２を備えている。発振停止検出回路１は、例えば２個のインバータ１１，１２、スイッチング手段を構成する第１のＮチャネルＭＯＳトランジスタ１３、容量素子を構成する第１のコンデンサ１４、放電路となる第１のＰチャネルＭＯＳトランジスタ１５、検出手段を構成するバッファ１６、および放電遮断手段を構成する第２のＰチャネルＭＯＳトランジスタ１７を備えている。
【００４７】
第１のインバータ１１は、図示しない外部の発振回路等から供給された発振信号ＣＫを入力とし、その発振信号ＣＫの反転信号を出力する。第２のインバータ１２は、第１のインバータ１１の出力信号を入力とし、第１のインバータ１１の出力信号の反転信号を出力する。第１のＮチャネルＭＯＳトランジスタ１３のソース端子は、第２のインバータ１２の出力端子に接続されている。第１のＮチャネルＭＯＳトランジスタ１３のゲート端子は、第１のインバータ１１の出力端子に接続されている。従って、第１のＮチャネルＭＯＳトランジスタ１３は、発振信号ＣＫの半周期ごとにオン／オフを繰り返す。
【００４８】
第１のＮチャネルＭＯＳトランジスタ１３のドレイン端子は、第１のコンデンサ１４の一方の電極（以下、低電位側電極とする）と、第１のＰチャネルＭＯＳトランジスタ１５のドレイン端子と、バッファ１６の入力端子に接続されている。第１のコンデンサ１４の他方の電極と、第２のＰチャネルＭＯＳトランジスタ１７のソース端子には、高電位側電源電位ＶＤＤが印加されている。第２のＰチャネルＭＯＳトランジスタ１７のドレイン端子は、第１のＰチャネルＭＯＳトランジスタ１５のソース端子に接続されている。第１のコンデンサ１４は、第１のＮチャネルＭＯＳトランジスタ１３がオン状態にあるときに充電され、第１のＮチャネルＭＯＳトランジスタ１３がオフ状態にあるときに放電する。
【００４９】
第２のＰチャネルＭＯＳトランジスタ１７のゲートには、レギュレータ２から供給された一定電位のリファレンス電位ＰＲＥＦが印加される。リファレンス電位ＰＲＥＦは、電源投入直後の各部の電位や電流量が不安定な状態のときに、第２のＰチャネルＭＯＳトランジスタ１７をオフ状態とする電位となり、各部の電位や電流量が安定した定常状態のときには、第２のＰチャネルＭＯＳトランジスタ１７をオン状態とする電位になる。従って、第２のＰチャネルＭＯＳトランジスタ１７は、第１のＰチャネルＭＯＳトランジスタ１５のゲートバイアスが不安定なときにオフ状態となって放電路を遮断し、第１のＰチャネルＭＯＳトランジスタ１５のゲートバイアスが安定するとオン状態となる。
【００５０】
第１のＰチャネルＭＯＳトランジスタ１５のゲートには、レギュレータ２から供給された一定電位のゲートバイアス電位ＶＲＥＦが印加される。従って、第１のＰチャネルＭＯＳトランジスタ１５は、第１のコンデンサ１４が放電状態にあるときに、第１のコンデンサ１４の放電電流を流す定電流源として動作する。ゲートバイアス電位ＶＲＥＦは、この放電電流を低い一定の電流量に抑えるような電位となっている。バッファ１６は、バッファ１６に入力される信号（以下、バッファ入力信号ＯＳＣＳＴ＿ＮＢとする）の電位、すなわち第１のコンデンサ１４の前記低電位側電極の電位に基づいて発振停止検出信号ＯＳＣＳＴを出力する。
【００５１】
ここで、第２のＰチャネルＭＯＳトランジスタ１７のゲート幅／ゲート長の比は、第１のＰチャネルＭＯＳトランジスタ１５のゲート幅／ゲート長の比よりも十分に大きくなっている。換言すれば、第２のＰチャネルＭＯＳトランジスタ１７のオン抵抗は、第１のＰチャネルＭＯＳトランジスタ１５のオン抵抗よりも十分に小さい。従って、定常状態において第１のＰチャネルＭＯＳトランジスタ１５と第２のＰチャネルＭＯＳトランジスタ１７がともにオン状態であり、放電電流が流れるときに、放電電流の電流量は、第２のＰチャネルＭＯＳトランジスタ１７によって制限されない。つまり、第１のＭＯＳトランジスタ１５のゲートバイアスを制御することによって、第１のＭＯＳトランジスタ１５のドレイン電流が制御され、放電電流の電流量が制御される。
【００５２】
レギュレータ２は、リファレンス回路３、オペアンプ４および出力段５を備えている。リファレンス回路３は、２個のＰチャネルＭＯＳトランジスタ３１，３２、２個のＮチャネルＭＯＳトランジスタ３３，３４および抵抗素子３５を備えている。抵抗素子３５の一端と第４のＰチャネルＭＯＳトランジスタ３２のソース端子には、高電位側電源電位ＶＤＤが印加されている。抵抗素子３５の他端は、第３のＰチャネルＭＯＳトランジスタ３１のソース端子に接続されている。第３のＰチャネルＭＯＳトランジスタ３１のゲート端子は、第４のＰチャネルＭＯＳトランジスタ３２のゲート端子およびドレイン端子と、第３のＮチャネルＭＯＳトランジスタ３４のドレイン端子に接続されている。
【００５３】
第３のＰチャネルＭＯＳトランジスタ３１のドレイン端子は、第２のＮチャネルＭＯＳトランジスタ３３のドレイン端子およびゲート端子と、第３のＮチャネルＭＯＳトランジスタ３４のゲート端子に接続されている。第２のＮチャネルＭＯＳトランジスタ３３のソース端子と第３のＮチャネルＭＯＳトランジスタ３４のソース端子には、低電位側電源電位ＶＳＳが印加されている。第４のＰチャネルＭＯＳトランジスタ３２のドレイン端子からは、リファレンス電位ＰＲＥＦが出力される。リファレンス電位ＰＲＥＦは、高電位側電源電位ＶＤＤとＰチャネルＭＯＳトランジスタのしきい値との電位差分だけ高電位側電源電位ＶＤＤから降下した電位である。
【００５４】
オペアンプ４は、３個のＰチャネルＭＯＳトランジスタ４１，４２，４３および２個のＮチャネルＭＯＳトランジスタ４４，４５を備えている。電流制限用の第５のＰチャネルＭＯＳトランジスタ４１のソース端子には、高電位側電源電位ＶＤＤが印加されている。第５のＰチャネルＭＯＳトランジスタ４１のゲート端子には、リファレンス回路３から出力されたリファレンス電位ＰＲＥＦが印加されている。第５のＰチャネルＭＯＳトランジスタ４１のドレイン端子は、第６のＰチャネルＭＯＳトランジスタ４２のソース端子および第７のＰチャネルＭＯＳトランジスタ４３のソース端子に接続されている。第６のＰチャネルＭＯＳトランジスタ４２のゲート端子には、リファレンス電位ＰＲＥＦが印加されている。
【００５５】
第６のＰチャネルＭＯＳトランジスタ４２のドレイン端子は、第４のＮチャネルＭＯＳトランジスタ４４のドレイン端子に接続されている。第４のＮチャネルＭＯＳトランジスタ４４のゲート端子は、第７のＰチャネルＭＯＳトランジスタ４３のドレイン端子と、第５のＮチャネルＭＯＳトランジスタ４５のドレイン端子およびゲート端子に接続されている。第４のＮチャネルＭＯＳトランジスタ４４のソース端子と第５のＮチャネルＭＯＳトランジスタ４５のソース端子には、低電位側電源電位ＶＳＳが印加されている。第７のＰチャネルＭＯＳトランジスタ４３のゲート端子には、後述する出力段５の第６のＮチャネルＭＯＳトランジスタ５２から、低電位側電源電位ＶＳＳとＮチャネルＭＯＳトランジスタのしきい値との電位差分だけ高電位側電源電位ＶＤＤから降下した電位（ＶＲＥＦ）が印加される。
【００５６】
出力段５は、プルアップ用の第８のＰチャネルＭＯＳトランジスタ５１、電位発生回路を構成する第６のＮチャネルＭＯＳトランジスタ５２、アクチュエータを構成する第７のＮチャネルＭＯＳトランジスタ５３および、位相補償用コンデンサである第２のコンデンサ５４を備えている。第８のＰチャネルＭＯＳトランジスタ５１のソース端子には、高電位側電源電位ＶＤＤが印加されている。第８のＰチャネルＭＯＳトランジスタ５１のゲート端子には、リファレンス電位ＰＲＥＦが印加されている。
【００５７】
第８のＰチャネルＭＯＳトランジスタ５１のドレイン端子は、第６のＮチャネルＭＯＳトランジスタ５２のドレイン端子およびゲート端子と、オペアンプ４の第７のＰチャネルＭＯＳトランジスタ４３のゲート端子に接続されている。第６のＮチャネルＭＯＳトランジスタ５２のドレイン端子からは、発振停止検出回路１の第１のＰチャネルＭＯＳトランジスタ１５のゲートバイアス電位ＶＲＥＦが出力される。ゲートバイアス電位ＶＲＥＦは、低電位側電源電位ＶＳＳとＮチャネルＭＯＳトランジスタのしきい値との電位差分だけ高電位側電源電位ＶＤＤから降下した電位である。
【００５８】
第６のＮチャネルＭＯＳトランジスタ５２のソース端子およびバルクは、第７のＮチャネルＭＯＳトランジスタ５３のドレイン端子に接続されている。第７のＮチャネルＭＯＳトランジスタ５３のゲート端子は、オペアンプ４の第６のＰチャネルＭＯＳトランジスタ４２のドレイン端子に接続されている。第７のＮチャネルＭＯＳトランジスタ５３のソース端子には、低電位側電源電位ＶＳＳが印加されている。第２のコンデンサ５４は、第７のＮチャネルＭＯＳトランジスタ５３のドレイン端子とゲート端子との間に接続されている。第７のＮチャネルＭＯＳトランジスタ５３のドレイン端子からは、レギュレート電位ＶＲＥＧが出力される。
【００５９】
上述した構成のレギュレータ２では、オペアンプ４の負の入力端子にリファレンス電位ＰＲＥＦ、すなわち高電位側電源電位ＶＤＤとＰチャネルＭＯＳトランジスタのしきい値との電位差分だけ高電位側電源電位ＶＤＤから降下した電位が印加される。一方、正の入力端子には、低電位側電源電位ＶＳＳとＮチャネルＭＯＳトランジスタのしきい値との電位差分だけ高電位側電源電位ＶＤＤから降下した電位が印加される。それによって、オペアンプ４は、両入力端子に入力された２つの電位を加算した電位、すなわち高電位側電源電位ＶＤＤとＰチャネルＭＯＳトランジスタのしきい値との電位差と、低電位側電源電位ＶＳＳとＮチャネルＭＯＳトランジスタのしきい値との電位差を、高電位側電源電位ＶＤＤに対して負の側に加算した電位にレギュレート電位ＶＲＥＧを保つように動作する。この動作がレギュレータ動作である。
【００６０】
次に、図１に示す構成の発振停止検出システムの動作について説明する。まず、定常状態における動作について説明する。図２は、その動作を説明するためのタイミングチャートである。ここでは、図２に示すように、時刻Ｔ１において、第１のＮチャネルＭＯＳトランジスタ１３がオフした状態で、発振信号ＣＫが停止しているとする。そして、時刻Ｔ２のときに発振が開始され、時刻Ｔ３のときに第１のＮチャネルＭＯＳトランジスタ１３がオフした状態で、発振信号ＣＫが停止し、さらに時刻Ｔ４で、発振停止検出回路１が発振の停止を検出するとして、各タイミングでの動作を説明する。発信信号ＣＫは、発信停止の際は不定状態となるが、低電位側電源電位ＶＳＳになっているものとして説明する。
【００６１】
時刻Ｔ１〜時刻Ｔ２の期間では、発振停止検出回路１の第１のコンデンサ１４は、完全に放電された状態となっている。そのため、第１のコンデンサ１４の低電位側電極の電位、すなわちバッファ入力信号ＯＳＣＳＴ＿ＮＢの電位は、高電位側電源電位ＶＤＤとなる。従って、発振停止検出信号ＯＳＣＳＴの電位は高電位側電源電位ＶＤＤとなる。また、定常状態においては、リファレンス電位ＰＲＥＦおよびゲートバイアス電位ＶＲＥＦは、発振の有無にかかわらず、一定であり、それぞれ第２のＰチャネルＭＯＳトランジスタ１７および第１のＰチャネルＭＯＳトランジスタ１５をオン状態にさせる電位である。従って、定常状態では、第１のＰチャネルＭＯＳトランジスタ１５と第２のＰチャネルＭＯＳトランジスタ１７は、常時、オン状態となっている。レギュレート電位ＶＲＥＧは、リファレンス電位ＰＲＥＦとゲートバイアス電位ＶＲＥＦを加算した電位になっており、定常状態では、発振の有無にかかわらず、一定である。
【００６２】
時刻Ｔ２では、発振の開始によって発振停止検出回路１の第１のＮチャネルＭＯＳトランジスタ１３がオン状態となる。それによって、第１のコンデンサ１４の低電位側電極に低電位側電源電位ＶＳＳが印加され、第１のコンデンサ１４の充電が始まる。そして、第１のコンデンサ１４が十分に充電されると、第１のコンデンサ１４の低電位側電極の電位、すなわちバッファ入力信号ＯＳＣＳＴ＿ＮＢの電位は、低電位側電源電位ＶＳＳとなる。従って、発振停止検出信号ＯＳＣＳＴの電位は低電位側電源電位ＶＳＳとなる。
【００６３】
時刻Ｔ２〜時刻Ｔ３の期間では、発振信号ＣＫの電位の変動に応じて、第１のＮチャネルＭＯＳトランジスタ１３のオン／オフが繰り返される。第１のＮチャネルＭＯＳトランジスタ１３がオフ状態のときには、第１のコンデンサ１４に蓄えられた電荷は、放電電流として第１のＰチャネルＭＯＳトランジスタ１５を流れる。つまり、第１のコンデンサ１４は放電し始め、第１のコンデンサ１４の低電位側電極の電位は高電位側電源電位ＶＤＤ側に上がり始める。このときに流れる放電電流は、上述したように低い一定の電流量である。
【００６４】
そのため、第１のコンデンサ１４の低電位側電極の電位（バッファ入力信号ＯＳＣＳＴ＿ＮＢの電位）がバッファ１６のしきい値に達する前に、発振信号ＣＫの電位が反転し、第１のＮチャネルＭＯＳトランジスタ１３がオン状態となって、再び第１のコンデンサ１４が充電される。従って、時刻Ｔ２〜時刻Ｔ３の期間では、第１のコンデンサ１４は常に十分に充電された状態にあり、発振停止検出信号ＯＳＣＳＴの電位は低電位側電源電位ＶＳＳとなる。つまり、発振が継続している間、発振停止検出回路１は“Ｌ”レベルの発振停止検出信号ＯＳＣＳＴを出力する。
【００６５】
時刻Ｔ３で発振が停止すると、第１のＰチャネルＭＯＳトランジスタ１５に放電電流が流れ、第１のコンデンサ１４の放電が始まる。従って、第１のコンデンサ１４の低電位側電極の電位は高電位側電源電位ＶＤＤ側に上がり始める。発振が停止しているため、放電電流が流れ続けるので、第１のコンデンサ１４の低電位側電極の電位も高電位側電源電位ＶＤＤ側に上がり続ける。そして、時刻Ｔ４で、第１のコンデンサ１４の低電位側電極の電位がバッファ１６のしきい値（図２では、１／２ＶＳＳとしている）を超えると、バッファ１６から出力される発振停止検出信号ＯＳＣＳＴの電位が反転し、“Ｈ”レベルとなる。この時点で、発振停止検出回路１が発振の停止を検出したことになる。
【００６６】
発振が再開されない場合には、これ以降も第１のコンデンサ１４の低電位側電極の電位は上がり続け、やがて高電位側電源電位ＶＤＤとなり、第１のコンデンサ１４が完全に放電した状態となる。従って、発振が停止している間、発振停止検出回路１は“Ｈ”レベルの発振停止検出信号ＯＳＣＳＴを出力する。ここで、発振が継続している期間中に発振の停止を誤検出しないためには、発振が停止した時点（時刻Ｔ３）から、発振停止検出信号ＯＳＣＳＴの電位が“Ｈ”レベルに切り替わる時点（時刻Ｔ４）までの時間、すなわち発振停止検出時間が発振信号ＣＫの周期よりも十分に長くなるように、ゲートバイアス電位ＶＲＥＦを低い電位に制御して、放電電流の電流量を低く抑える必要がある。
【００６７】
特に限定しないが、例えば上述した構成の発振停止検出システムを内蔵する電子機器が時計である場合には、次のような構成とすることができる。すなわち、発振信号ＣＫとして、通常、時計用ＩＣに用いられている水晶発振回路の出力信号を分周した信号を用いることができる。また、レギュレータ２として、通常、時計に内蔵されているレギュレータを利用することができる。さらに、高電位側電源電位ＶＤＤを０Ｖとし、低電位側電源電位ＶＳＳを−１．５Ｖとして、負の電源電圧で動作させる構成とし、ＰチャネルＭＯＳトランジスタのしきい値を−０．４Ｖとし、ＮチャネルＭＯＳトランジスタのしきい値を−１．１Ｖとすることができる。この場合、高電位側電源電位ＶＤＤとＰチャネルＭＯＳトランジスタのしきい値との電位差は０．４Ｖとなり、低電位側電源電位ＶＳＳとＮチャネルＭＯＳトランジスタのしきい値との電位差も０．４Ｖとなるので、レギュレータ２は、レギュレート電位ＶＲＥＧとして−０．８Ｖを出力する。
【００６８】
また、特に限定はされないが、主要な素子について、サイズの一例を挙げる。第１のコンデンサ１４の容量は１０ｐＦ程度である。第１のＰチャネルＭＯＳトランジスタ１５については、ゲート幅が４μｍ程度であり、ゲート長が１９８μｍ程度である。第２のＰチャネルＭＯＳトランジスタ１７については、ゲート幅が１００μｍ程度であり、ゲート長が１μｍ程度である。
【００６９】
次に、図１に示す構成の発振停止検出システムの電源投入直後の動作について説明する。図３は、その動作を説明するためのタイミングチャートである。ここでは、図３に示すように、時刻Ｔ０において、電源が投入されていないとする。そして、時刻Ｔ０１で電源が投入された後、時刻Ｔ０２で発振が開始され、時刻Ｔ０３で定常状態に落ち着き、それ以降、発振が継続しているとして、各タイミングでの動作を説明する。
【００７０】
時刻Ｔ０１以前の電源が投入されていない期間では、発振信号ＣＫの入力端子の印加電位、低電位側電源電位ＶＳＳが印加される配線の電位、リファレンス電位ＰＲＥＦ、ゲートバイアス電位ＶＲＥＦ、レギュレート電位ＶＲＥＧ、バッファ入力信号ＯＳＣＳＴ＿ＮＢの電位および発振停止検出信号ＯＳＣＳＴの電位は、すべて接地電位、すなわち高電位側電源電位ＶＤＤになっている。時刻Ｔ０１では、電源の投入によって、発振信号ＣＫの入力端子の印加電位および低電位側電源電位ＶＳＳが印加される配線の電位は、低電位側電源電位ＶＳＳに切り替わる。以後、低電位側電源電位ＶＳＳが印加される配線の電位は、電源が遮断されるまで、低電位側電源電位ＶＳＳのままである。
【００７１】
リファレンス電位ＰＲＥＦは、電源投入直後から徐々に高電位側電源電位ＶＤＤから下がっていき、時刻Ｔ０３において、高電位側電源電位ＶＤＤとＰチャネルＭＯＳトランジスタのしきい値との電位差分だけ高電位側電源電位ＶＤＤから降下した電位で安定する。このように、時刻Ｔ０１〜時刻Ｔ０３の不安定期間では、リファレンス電位ＰＲＥＦが高電位側電源電位ＶＤＤ近傍の電位であるため、発振停止検出回路１の第２のＰチャネルＭＯＳトランジスタ１７はオフ状態となる。
【００７２】
ゲートバイアス電位ＶＲＥＦは、電源投入時に一旦、低電位側電源電位ＶＳＳ近傍の電位まで下がり、時刻Ｔ０３において、低電位側電源電位ＶＳＳとＮチャネルＭＯＳトランジスタのしきい値との電位差分だけ高電位側電源電位ＶＤＤから降下した電位で安定する。ゲートバイアス電位ＶＲＥＦは、時刻Ｔ０１〜時刻Ｔ０３の不安定期間であっても、ＰチャネルＭＯＳトランジスタのしきい値よりも低いので、発振停止検出回路１の第１のＰチャネルＭＯＳトランジスタ１５はオン状態となる。
【００７３】
しかし、上述したように、第２のＰチャネルＭＯＳトランジスタ１７がオフ状態であるから、不安定期間中の時刻Ｔ０２で発振が開始され、発振停止検出回路１の第１のコンデンサ１４が充電されても、充電された電荷を放電させる放電路が遮断された状態となるので、第１のコンデンサ１４の放電は起こらない。従って、時刻Ｔ０２での発振開始に伴って、バッファ入力信号ＯＳＣＳＴ＿ＮＢおよび発振停止検出信号ＯＳＣＳＴの各電位は“Ｌ”レベルとなるが、時刻Ｔ０３に至るまで“Ｌ”レベルのままとなる。
【００７４】
レギュレート電位ＶＲＥＧは、ゲートバイアス電位ＶＲＥＦと同様に変化し、時刻Ｔ０１の電源投入直後に低電位側電源電位ＶＳＳ近傍の電位となる。その後、時刻Ｔ０３において、高電位側電源電位ＶＤＤとＰチャネルＭＯＳトランジスタのしきい値との電位差と、低電位側電源電位ＶＳＳとＮチャネルＭＯＳトランジスタのしきい値との電位差を、高電位側電源電位ＶＤＤに対して負の側に加算した電位で安定する。時刻Ｔ０３以降の安定期間になると、図２を参照しながら説明した定常状態における動作となる。
【００７５】
仮に、第２のＰチャネルＭＯＳトランジスタ１７を設けない構成とした場合には、時刻Ｔ０１〜時刻Ｔ０３の不安定期間中に次のような不具合が生じる。図８に示すように、不安定期間中のゲートバイアス電位ＶＲＥＦが低電位側電源電位ＶＳＳの近傍電位であるため、時刻Ｔ０２において発振が開始されると、放電路となる第１のＰチャネルＭＯＳトランジスタ１５のゲートバイアスが深くなり、ドレイン電流が著しく増大してしまう。それによって、放電電流が流れすぎてしまうため、発振が継続していても、発振信号ＣＫのパルス間で第１のコンデンサ１４の放電が完了してしまい、発振停止を誤検出してしまう。この不具合は、不安定期間中、継続的に発生する。
【００７６】
また、発振信号ＣＫのパルス間で第１のコンデンサ１４の放電が完了する際に、バッファ入力信号ＯＳＣＳＴ＿ＮＢの電位が、バッファ１６のしきい値（図８では、１／２ＶＳＳとしている）を超えるため、バッファ１６に貫通電流が流れる。この不具合も、不安定期間中、継続的に発生するため、消費電流が非常に大きくなってしまう。これは、例えば時計用ＩＣのように、低消費電流であることが要求されるＩＣにとっては、深刻な問題である。本実施の形態では、第２のＰチャネルＭＯＳトランジスタ１７を設けて、不安定期間での第１のコンデンサ１４の放電路を遮断したことにより、これらの不具合の発生を回避している。
【００７７】
なお、図４に示す変形例のように、レギュレータ２の出力段５のアクチュエータに、第９のＰチャネルＭＯＳトランジスタ５５をソースフォロワとして用いた構成としてもよい。この場合、第９のＰチャネルＭＯＳトランジスタ５５のゲート端子は、第７のＰチャネルＭＯＳトランジスタ４３第６のＰチャネルＭＯＳトランジスタ４２のドレイン端子と位相補償用の第２のコンデンサ５４の一方の電極に接続されている。第９のＰチャネルＭＯＳトランジスタ５５のソース端子は、レギュレート電位ＶＲＥＧの出力端子と第６のＮチャネルＭＯＳトランジスタ５２のソース端子と第２のコンデンサ５４の他方の電極に接続されている。第９のＰチャネルＭＯＳトランジスタ５５のドレイン端子およびバルクには、それぞれ低電位側電源電位ＶＳＳおよび高電位側電源電位ＶＤＤが印加されている。また、第４のＮチャネルＭＯＳトランジスタ４４のゲート端子は、第４のＮチャネルＭＯＳトランジスタ４４のドレイン端子と第６のＰチャネルＭＯＳトランジスタ４２のドレイン端子と第５のＮチャネルＭＯＳトランジスタ４５のゲート端子に接続されている。
【００７８】
図４に示す構成では、第９のＰチャネルＭＯＳトランジスタ５５において、ゲートとバルクとの間に寄生容量が生じるので、低電位側電源電位ＶＳＳが変動しても、その変動は、この第９のＰチャネルＭＯＳトランジスタ５５のドレイン側で吸収される。従って、低電位側電源電位ＶＳＳの変動の影響を受けることなく、レギュレート電位ＶＲＥＧの出力端子からレギュレート電位ＶＲＥＧが出力される。すなわち、レギュレート電位ＶＲＥＧが変動するのを防ぐことができる。レギュレート電位ＶＲＥＧが一定であれば、ゲートバイアス電位ＶＲＥＦも変動しないので、安定したゲートバイアス電位ＶＲＥＦを得ることができる。つまり、安定した発振停止検出時間が得られる。
【００７９】
実施の形態１によれば、電源を投入した時点から放電路となる第１のＰチャネルＭＯＳトランジスタ１５のゲートバイアス電位ＶＲＥＦが安定するまでの期間は、放電電流が流れない。従って、電源投入後、定常状態となるまでの不安定な過渡期間において、発振が継続しているにもかかわらず、一時的な放電電流の流れすぎが原因で発振停止を誤検出するなどの好ましくない動作が起こるのを防ぐことができる。また、定常状態において、発振が継続している間は、発振停止検出回路１から“Ｌ”レベルの発振停止検出信号ＯＳＣＳＴが出力され、所定の発振停止検出時間よりも長く発振が停止すると、発振停止検出回路１から“Ｈ”レベルの発振停止検出信号ＯＳＣＳＴが出力されるので、発振回路の発振が停止したことを正確に検出することができる。
【００８０】
実施の形態２．
図５は、本発明の実施の形態２にかかる電子機器の概略構成を示すブロック図である。特に限定されないが、ここでは、電子機器が時計である場合を例にして説明する。また、実施の形態１の発振停止検出システムを備えているとする。従って、発振停止検出回路１から出力される発振停止検出信号ＯＳＣＳＴの電位は、発振が継続している間は“Ｌ”レベルであり、発振が停止している間は“Ｈ”レベルである。
【００８１】
図５に示すように、時計である電子機器は、例えば、発振停止検出回路１、レギュレータ２、内部回路６、モーター駆動回路７、２個のインバータ８１，８２、およびそれぞれスイッチ素子を構成する２個のＮチャネルＭＯＳトランジスタ８３，８４を備えている。内部回路６は、発振回路６１およびロジック回路６２を有する。その他にも種々の回路ブロックが存在するが、ここでは代表的なブロックのみを示し、それ以外のものについては省略する。
【００８２】
発振停止検出回路１、レギュレータ２およびモーター駆動回路７は、高電位側電源電位ＶＤＤと低電位側電源電位ＶＳＳとからなる電源電圧により駆動される。内部回路６の発振回路６１およびロジック回路６２は、通常の動作をしているときには、高電位側電源電位ＶＤＤと、レギュレータ２から出力されたレギュレート電位ＶＲＥＧとからなるレギュレート電圧により駆動される。発振回路６１の発振が停止した場合には、速やかに発振を起動させるため、発振回路６１およびロジック回路６２には、高電位側電源電位ＶＤＤと低電位側電源電位ＶＳＳとからなる電源電圧が供給される。
【００８３】
第３のインバータ８１は、発振停止検出回路１から出力された発振停止検出信号ＯＳＣＳＴを入力とし、その発振停止検出信号ＯＳＣＳＴの反転信号を出力する。第３のインバータ８１の出力信号は、第８のＮチャネルＭＯＳトランジスタ８３のゲート端子に供給される。この第８のＮチャネルＭＯＳトランジスタ８３のソース端子には、レギュレータ２から出力されたレギュレート電位ＶＲＥＧが印加される。第８のＮチャネルＭＯＳトランジスタ８３のドレイン端子は、発振回路６１およびロジック回路６２のそれぞれの低電位側の電源配線に接続されている。従って、第８のＮチャネルＭＯＳトランジスタ８３がオン状態のときには、発振回路６１およびロジック回路６２の低電位側電源電位（これを、内部回路電源電位ＶＳＳ２とする）はレギュレート電位ＶＲＥＧとなる。
【００８４】
第４のインバータ８２は、第３のインバータ８１の出力信号を入力とし、第３のインバータ８１の出力信号の反転信号を出力する。第４のインバータ８２の出力信号は、第９のＮチャネルＭＯＳトランジスタ８４のゲート端子に供給される。この第９のＮチャネルＭＯＳトランジスタ８４のソース端子には、低電位側電源電位ＶＳＳが印加される。第９のＮチャネルＭＯＳトランジスタ８４のドレイン端子は、発振回路６１およびロジック回路６２のそれぞれの低電位側の電源配線に接続されている。従って、第９のＮチャネルＭＯＳトランジスタ８４がオン状態のときには、発振回路６１およびロジック回路６２の内部回路電源電位ＶＳＳ２は、低電位側電源電位ＶＳＳとなる。
【００８５】
次に、図５に示す構成の電子機器の定常状態における動作について説明する。図６は、その動作を説明するためのタイミングチャートである。ここでは、図６に示すように、時刻Ｔ１１において、発振回路６１が停止しているため、発振回路６１の出力信号を分周した発振信号ＣＫが停止しているとする。そして、時刻Ｔ１２のときに発振回路６１の発振が開始したことにより、発振信号ＣＫが供給され、時刻Ｔ１３のときに発振回路６１の発振が停止して、発振信号ＣＫが停止し、さらに時刻Ｔ１４で、発振停止検出回路１が発振の停止を検出するとして、各タイミングでの動作を説明する。なお、実施の形態１における発振停止検出システムの動作タイミングと合わせるならば、時刻Ｔ１１、Ｔ１２、Ｔ１３およびＴ１４はそれぞれ実施の形態１の時刻Ｔ１、Ｔ２、Ｔ３およびＴ４に相当する。
【００８６】
時刻Ｔ１１〜時刻Ｔ１２の期間では、発振信号ＣＫが停止しているため、発振停止検出回路１から出力された発振停止検出信号ＯＳＣＳＴの電位は高電位側電源電位ＶＤＤである。この場合、第８のＮチャネルＭＯＳトランジスタ８３のゲート電位は低電位側電源電位ＶＳＳであるから、第８のＮチャネルＭＯＳトランジスタ８３はオフ状態である。一方、第９のＮチャネルＭＯＳトランジスタ８４のゲート電位は高電位側電源電位ＶＤＤであるから、第９のＮチャネルＭＯＳトランジスタ８４はオン状態である。従って、発振回路６１およびロジック回路６２には、第９のＮチャネルＭＯＳトランジスタ８４を介して低電位側電源電位ＶＳＳが印加されるので、内部回路電源電位ＶＳＳ２は低電位側電源電位ＶＳＳである。
【００８７】
時刻Ｔ１２では、発振の開始によって発振停止検出信号ＯＳＣＳＴの電位が、高電位側電源電位ＶＤＤから低電位側電源電位ＶＳＳに切り替わる。それに伴って、第８のＮチャネルＭＯＳトランジスタ８３のゲート電位が低電位側電源電位ＶＳＳから高電位側電源電位ＶＤＤに切り替わり、第８のＮチャネルＭＯＳトランジスタ８３はオン状態となる。一方、第９のＮチャネルＭＯＳトランジスタ８４のゲート電位は高電位側電源電位ＶＤＤから低電位側電源電位ＶＳＳに切り替わるので、第９のＮチャネルＭＯＳトランジスタ８４はオフ状態となる。
【００８８】
時刻Ｔ１２〜時刻Ｔ１３の期間では、発振停止検出信号ＯＳＣＳＴの電位は低電位側電源電位ＶＳＳのままである。従って、第８のＮチャネルＭＯＳトランジスタ８３がオン状態のままであり、第９のＮチャネルＭＯＳトランジスタ８４はオフ状態のままであるから、発振回路６１およびロジック回路６２には、第８のＮチャネルＭＯＳトランジスタ８３を介してレギュレート電位ＶＲＥＧが印加されるので、内部回路電源電位ＶＳＳ２はレギュレート電位ＶＲＥＧとなる。
【００８９】
時刻Ｔ１３で発振が停止しても、時刻Ｔ１４において発振停止検出回路１が発振停止を検出するまでは、発振停止検出信号ＯＳＣＳＴの出力信号の電位、第８のＮチャネルＭＯＳトランジスタ８３のゲート電位、および第９のＮチャネルＭＯＳトランジスタ８４のゲート電位に変化は起こらない。従って、内部回路電源電位ＶＳＳ２はレギュレート電位ＶＲＥＧのままである。
【００９０】
時刻Ｔ１４において発振停止検出回路１が発振停止を検出すると、発振停止検出信号ＯＳＣＳＴの電位が、低電位側電源電位ＶＳＳから高電位側電源電位ＶＤＤに切り替わるので、第８のＮチャネルＭＯＳトランジスタ８３がオフ状態となり、第９のＮチャネルＭＯＳトランジスタ８４はオン状態となる。従って、発振回路６１およびロジック回路６２には、低電位側電源電位ＶＳＳが印加されることになるので、内部回路電源電位ＶＳＳ２は低電位側電源電位ＶＳＳに切り替わる。そして、発振が再開されるまでは、内部回路電源電位ＶＳＳ２は低電位側電源電位ＶＳＳのままである。
【００９１】
なお、内部回路６のうち、ロジック回路６２については、発振の有無にかかわらず、高電位側電源電位ＶＤＤと低電位側電源電位ＶＳＳとからなる電源電圧か、高電位側電源電位ＶＤＤとレギュレート電圧ＶＲＥＧとからなる電源電圧により駆動する構成としてもよい。すなわち、図７に示す変形例のように、発振回路６１のみ、通常動作時には、高電位側電源電位ＶＤＤとレギュレート電位ＶＲＥＧとからなるレギュレート電圧により駆動し、発振の再起動時には、高電位側電源電位ＶＤＤと低電位側電源電位ＶＳＳとからなる電源電圧により駆動する構成としてもよい。この場合には、ロジック回路６２の低電位側の電源配線にレギュレート電位ＶＲＥＧを印加するとともに、第８のＮチャネルＭＯＳトランジスタ８３のドレイン端子を、発振回路６１の低電位側の電源配線に接続すればよい。
【００９２】
実施の形態２によれば、定常状態において、発振回路６１が発振している間は、発振回路６１およびロジック回路６２は、高電位側電源電位ＶＤＤとレギュレート電位ＶＲＥＧよりなるレギュレート電圧により駆動され、発振が停止すると、発振回路６１が高電位側電源電位ＶＤＤと低電位側電源電位ＶＳＳよりなる電源電圧により駆動される。従って、低消費電流化を図るとともに、発振回路６１の発振を迅速に再起動させることができる。また、電源投入直後の不安定期間における発振停止の誤検出を防ぐことができる。さらに、次に説明する理由により、発振回路６１の発振停止を正確に検出することができ、確実に発振を再起動させることができる。
【００９３】
仮に、第８のＮチャネルＭＯＳトランジスタ８３および第９のＮチャネルＭＯＳトランジスタ８４を設けない構成とし、発振の再起動時に、レギュレート電位ＶＲＥＧを低電位側電源電位ＶＳＳにした場合、例えば、レギュレータ２のアクチュエータと並列に短絡用スイッチ要素を設け、これを操作することでレギュレート電圧ＶＲＥＧを強制的に低電位側電源電位ＶＳＳにする場合、発振停止検出回路１とレギュレータ２の構成が実施の形態１と同じ構成であると、次のような不具合が発生する。すなわち、レギュレート電位ＶＲＥＧを低電位側電源電位ＶＳＳに短絡することによって、発振停止検出回路１から出力されるゲートバイアス電位ＶＲＥＦ（図１参照）が低電位側電源電位ＶＳＳ側に変化してしまう。
【００９４】
そうすると、発振停止検出回路１の第１のＰチャネルＭＯＳトランジスタ１５のゲート電位が低電位側電源電位ＶＳＳに近くなり、第１のＰチャネルＭＯＳトランジスタ１５のドレイン電流、すなわち第１のコンデンサ１４の放電電流が流れすぎてしまい、発振回路６１が発振しているにもかかわらず、発振停止を誤検出してしまうおそれがある。それに対して、実施の形態２では、レギュレート電位ＶＲＥＧを低電位側電源電位ＶＳＳに短絡しないので、ゲートバイアス電位ＶＲＥＦが安定しており、発振回路６１の発振停止を正確に検出することができる。
【００９５】
以上において、本発明は、上述した各実施の形態に限らず、種々変更可能である。例えば、実施の形態１において、発振停止検出回路１の第１のＰチャネルＭＯＳトランジスタ１５および第２のＰチャネルＭＯＳトランジスタ１７の各ゲートバイアスをレギュレータ２から取り出さずに、別の定電圧源により第１のＰチャネルＭＯＳトランジスタ１５のゲートと第２のＰチャネルＭＯＳトランジスタ１７のゲートにそれぞれ定電圧を印加してもよい。また、検出手段を、バッファ１６に限らず、他の構成としてもよい。例えば、インバータを用いて検出手段を構成することができる。
【産業上の利用可能性】
【００９６】
以上のように、本発明にかかる発振停止検出回路、発振停止検出システム、電子機器および発振停止検出方法は、発振回路を内蔵した電子機器において発振停止後に発振を迅速に再起動させる技術に有用であり、特に、電池で駆動される時計に適している。
【図面の簡単な説明】
【００９７】
【図１】本発明の実施の形態１にかかる発振停止検出システムの構成を示す回路図である。
【図２】図１に示す発振停止検出システムの定常状態における動作を説明するためのタイミングチャートである。
【図３】図１に示す発振停止検出システムの電源投入時の動作を説明するためのタイミングチャートである。
【図４】実施の形態１の変形例を示す回路図である。
【図５】本発明の実施の形態２にかかる電子機器の概略構成を示すブロック図である。
【図６】図５に示す電子機器の動作を説明するためのタイミングチャートである。
【図７】実施の形態２の変形例を示す回路図である。
【図８】図１に示す発振停止検出システムの電源投入時の動作を説明するためのタイミングチャートである。
【図９】従来の発振検出回路の構成を示す回路図である。
【図１０】従来の発振検出回路の構成を示す回路図である。
【符号の説明】
【００９８】
ＯＳＣＳＴ  発振停止検出信号
ＶＲＥＦ  ゲートバイアス電位
ＶＲＥＧ  レギュレート電位
１  発振停止検出回路
２  定電圧源、レギュレータ
３  リファレンス回路
４  オペアンプ
５  出力段
１３  スイッチング手段（ＮチャネルＭＯＳトランジスタ）
１４  容量素子（コンデンサ）
１５  ＰチャネルＭＯＳトランジスタ
１６  検出手段（バッファ）
１７  放電遮断手段（ＰチャネルＭＯＳトランジスタ）
５２  電位発生回路（ＮチャネルＭＯＳトランジスタ）
５５  アクチュエータ（ＰチャネルＭＯＳトランジスタ）
６１  発振回路
８３，８４  スイッチ素子（ＮチャネルＭＯＳトランジスタ）
【図１】
2005252999.tif 000003
【図２】
2005252999.tif 000004
【図３】
2005252999.tif 000005
【図４】
2005252999.tif 000006
【図５】
2005252999.tif 000007
【図６】
2005252999.tif 000008
【図７】
2005252999.tif 000009
【図８】
2005252999.tif 000010
【図９】
2005252999.tif 000011
【図１０】
2005252999.tif 000012