(57)【要約】【課題】  オン抵抗を減少させかつ高速スイッチング性能を改善するために、トレンチ素子内のチャネル領域の移動度を増加させること。【解決手段】  ＭＯＳゲートトレンチ素子は、トレンチのシリコン表面にひずんだＳｉＧｅ層を約１３ｎｍよりも小さな厚さに形成し、エピ層がゲート酸化物層に転化されるＳｉＧｅ層にエピタキシャル堆積されたシリコンの薄い（３０ｎｍ又はそれよりも薄い）層を形成することによって、減少されたオン抵抗を有する。ＳｉＧｅ層によって形成される導電チャネルは、移動度、特にホール移動度を増加させるために永久的にひずめられる。【選択図】  図３
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【特許請求の範囲】
【請求項１】
トレンチ型ＭＯＳゲート素子であって、
頂部表面及び底部表面を有するシリコンウエハと；
前記頂部表面に形成されるとともに所定の深さまで延在し、ひずんだ表面を有する少なくとも一つのトレンチと；
前記素子へ接続されるとともに、前記ひずんだ表面の少なくとも一部に形成されたゲート誘電体層と前記ゲート誘電体層の頂部の導電ゲート構造とを含むＭＯＳゲート構造と；
を備え、これにより、
前記素子がターンオンされるとき、ドレインからソースへの電流が前記シリコン層を通じて流れることを特徴とするトレンチ型ＭＯＳゲート素子。
【請求項２】
請求項１記載の素子において、
前記シリコンウエハ及び前記トレンチの表面に配置されたひずんだ層をさらに含むことを特徴とする素子。
【請求項３】
請求項１記載の素子において、
前記ひずんだ層は、約１３ｎｍよりも小さな厚さを有することを特徴とする素子。
【請求項４】
請求項１記載の素子において、
前記ひずんだ層は、エピタキシャル堆積された層であることを特徴とする素子。
【請求項５】
請求項１記載の素子において、
前記シリコンウエハは、前記トレンチのひずんだ構造と同一のひずんだ構造の、複数の離間されたトレンチを有することを特徴とする素子。
【請求項６】
請求項３記載の素子において、
前記トレンチの表面と前記シリコンウエハとの間に配置されたＳｉＧｅ層をさらに含むことを特徴とする素子。
【請求項７】
請求項４記載の素子において、
前記トレンチの表面と前記シリコンウエハとの間に配置されたＳｉＧｅ層をさらに含むことを特徴とする素子。
【請求項８】
請求項５記載の素子において、
前記トレンチの表面と前記シリコンウエハとの間に配置されたＳｉＧｅ層をさらに含むことを特徴とする素子。
【請求項９】
請求項７記載の素子において、
前記ＳｉＧｅ層は、約１３ｎｍよりも小さな厚さを有することを特徴とする素子。
【請求項１０】
請求項８記載の素子において、
前記ＳｉＧｅ層は、約１３ｎｍよりも小さな厚さを有することを特徴とする素子。
【請求項１１】
請求項３記載の素子において、
前記ＳｉＧｅ層は、エピタキシャル堆積された層であることを特徴とする素子。
【請求項１２】
請求項８記載の素子において、
前記ＳｉＧｅ層は、エピタキシャル堆積された層であることを特徴とする素子。
【請求項１３】
トレンチ型ＭＯＳゲート素子であって、
前記トレンチの表面は、前記トレンチの表面の頂部のＳｉＧｅ層によって永久にひずめられており；
エピタキシャル形成されたシリコンの薄いエピ層が前記ひずめられたＳｉＧｅ層の頂部に形成されていることを特徴とする素子。
【請求項１４】
請求項１３記載の素子において、
前記エピ層は、約３０ｎｍよりも小さな厚さを有することを特徴とする素子。
【請求項１５】
減少されたオン抵抗を有するトレンチ型ＭＯＳゲート素子の形成方法であって、
単結晶シリコンウエハにトレンチを形成する段階と、
前記トレンチの表面にひずんだＳｉＧｅ層を形成する段階と、
前記ＳｉＧｅ層の表面にエピタキシャル形成されたシリコンの薄い層を形成する段階と、
前記エピタキシャル形成されたシリコンの少なくとも一部を酸化物に転化させ、かくして前記エピタキシャル形成されたシリコンの表面にゲート誘電体層を形成する段階と、
前記ゲート誘電体層の表面に導電ゲートを形成する段階と、
を備えることを特徴とするトレンチ型ＭＯＳゲート素子の形成方法。
【請求項１６】
請求項１５記載の方法において、
前記ＳｉＧｅ層は、約１０ｎｍの厚さを有することを特徴とする方法。
【請求項１７】
請求項１５記載の方法において、
前記ＳｉＧｅ層内のＧｅのパーセンテージは、前記層の堆積の間、一定であることを特徴とする方法。
【請求項１８】
請求項１５記載の方法において、
前記Ｇｅは、前記ＳｉＧｅ層の約２０％であることを特徴とする方法。
【請求項１９】
請求項１８記載の方法において、
前記ＳｉＧｅ層内のＧｅのパーセンテージは、前記層の堆積の間、一定であることを特徴とする方法。
【請求項２０】
請求項１６記載の方法において、
前記Ｇｅは、前記ＳｉＧｅ層の約２０％であることを特徴とする方法。
【請求項２１】
請求項１６記載の方法において、
前記エピタキシャル形成されたシリコンの薄い層は、３０ｎｍよりも小さな厚さを有することを特徴とする方法。
【請求項２２】
請求項１７記載の方法において、
前記エピタキシャル形成されたシリコンの薄い層は、３０ｎｍよりも小さな厚さを有することを特徴とする方法。
【請求項２３】
請求項１８記載の方法において、
前記エピタキシャル形成されたシリコンの薄い層は、３０ｎｍよりも小さな厚さを有することを特徴とする方法。
【請求項２４】
チャネル領域を画定するシリコン表面にひずみを生じさせる段階と；
前記ひずんだシリコン表面の頂部に薄いエピタキシャル成長されたシリコン層を形成する段階と；
ゲート酸化物を形成するために前記エピタキシャル成長されたシリコン層の厚さの少なくとも一部を酸化させる段階と；
前記ゲート酸化物の層の頂部に導電ゲート構造を形成する段階と；
を備えることを特徴とするＭＯＳゲート素子の製造方法。
【請求項２５】
頂部表面及び底部表面を有するシリコンウエハと；
前記頂部表面の一部に形成された反転チャネル領域と；
を備えたＭＯＳゲート素子であって、
前記頂部表面の一部は、永久ひずみを有し；
ＭＯＳゲート構造が、前記頂部表面に接続されるとともに、前記頂部表面の少なくとも一部に形成されたゲート誘電体層と前記ゲート誘電体層の頂部に導電ゲート構造とを含み、これにより、前記素子がターンオンされるとき、ドレインからソースへの電流が前記ひずんだ層を介して流れることを特徴とするＭＯＳゲート素子。
【請求項２６】
請求項２５記載の素子において、
前記ひずんだ層は、約１３ｎｍよりも小さな厚さを有することを特徴とする素子。
【請求項２７】
請求項２５記載の素子において、
前記ひずんだ表面は、ＳｉＧｅ層を含むことを特徴とする素子。
【請求項２８】
請求項２７記載の素子において、
前記ＳｉＧｅ層は、約１３ｎｍよりも小さな厚さを有することを特徴とする素子。
【請求項２９】
請求項２５記載の素子において、
前記反転チャネル領域は、Ｐ型の伝導性を有することを特徴とする素子。
【請求項３０】
請求項２９記載の素子において、
前記ひずんだ層は、約１３ｎｍよりも小さな厚さを有することを特徴とする素子。
【請求項３１】
請求項２７記載の素子において、
前記ひずんだ層は、約１３ｎｍよりも小さな厚さを有することを特徴とする素子。
【請求項３２】
請求項２８記載の素子において、
前記反転チャネル領域は、Ｐ型の伝導性を有することを特徴とする素子。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＭＯＳゲート素子に関し、より詳細にはキャリヤ移動度を増加させるためにシリコン基板内のトレンチがトレンチ側壁表面にひずんだシリコンゲルマニウムのエピタキシャル堆積された層を有するトレンチ型ＭＯＳゲート素子（trench type MOSgated device）に関する。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴ及びＩＧＢＴのようなトレンチ型ＭＯＳゲート素子はよく知られており、そのような素子においては、絶縁ゲートが、離隔されたトレンチの側壁の輪郭を描き、トレンチの壁の少なくとも一部に沿って反転チャネル領域を覆っている。それゆえ導電ポリシリコンゲートはトレンチを満たしている。
【０００３】
素子のオン抵抗及びゲート電荷は、部分的に、このチャネル領域内のキャリヤ移動度によって決定される。
【０００４】
オン抵抗を減少させかつ高速スイッチング性能を改善するために、トレンチ素子内の、あるいは実際には平面素子の横方向表面チャネル内の、チャネル領域の移動度を増加させることが望ましい。
【発明の開示】
【課題を解決するための手段】
【０００５】
本発明によれば、ひずんだＳｉＧｅ層（strained SiGe layer）がチャネル領域に形成され、（トレンチ素子内のトレンチ側壁）及びこのひずんだＳｉＧｅ層は次いで、薄いエピタキシャル堆積されたシリコン層で覆われる。ゲート酸化層がシリコンエピ層に形成される。次いで導電ゲートが加えられる。かくして、トレンチ素子において、トレンチは、導電ゲート、好ましくはドープトポリシリコンで満たされる。ＳｉＧｅ層は、下にあるシリコンとの界面のためにひずめられ、これによりＳｉＧｅ層に形成されたチャネル領域内のキャリヤ移動度が増加する。
【０００６】
このように、本発明の新しい装置は、全ての従来の段階を用いて製造されるが、トレンチ素子の場合に、トレンチがエッチングされた後、キャリヤ移動度を増加させるために、永久にひずめられたＳｉＧｅ層が堆積される。ひずみを誘起するための好ましい方法は次の通りである：
１．トレンチ素子のトレンチ内のような、チャネル表面に薄いＳｉＧｅ層を成長させ；
２．ＳｉＧｅ層に薄いシリコンエピタキシャル層を、予定されたゲート酸化物の厚さの約半分まで成長させ；
３．シリコンエピタキシャル層にゲート酸化物を成長させる。もし望まれるならば、酸化物は、シリコンエピタキシャル層の少なくとも一部を消費させ、かくして全体のエピ層を薄くするか又は消費させることによって形成することができる。
【０００７】
ＳｉＧｅ層における圧縮ひずみの程度は、層内のＳｉ及びＧｅの比率によって制御される。適切な化学量論は、結晶格子における転位を引き起こすことなく所望のひずみを与えるように選択される。この比は、Ｓｉ０．８５Ｇｅ０．１５からＳｉ０．７Ｇｅ０．３までの範囲にするべきであり、Ｓｉ０．８Ｇｅ０．２とすることができる。ＳｉＧｅ層の最終的な厚さは、ひずんだ格子構造が緩和し始める厚さよりも小さくなるように選択される。この厚さは、約１０ｎｍ（ナノメートル）、好ましくは約１３ｎｍよりも小さくすることができる。シリコン上に堆積されるＳｉＧｅ層は、トレンチ壁のシリコン格子間隔に適合するであろう。したがって、ＳｉＧｅ層の近くのシリコンは、永久にひずめられ、かくしてより大きなキャリヤ移動度、特にホール移動度、例えば単結晶シリコンよりも２０〜４５％大きな移動度を有するであろう。
【０００８】
薄いシリコン層は、ＳｉＧｅ層の頂部に続いてエピタキシャル成長される。この層は、高品質ゲート酸化物を成長させるために用いられ、熱酸化プロセスにおいて普通に消費されるか又は少なくとも部分的に消費される。
【発明を実施するための最良の形態】
【０００９】
図１，図２，及び図３は、本発明に従って作られた、複数の離隔された同一のセルのうちの、（断面における）単一のセルに対する製造プロセス及び最終素子を示す。セルの形態は、縞状又はクローズドセル又はあらゆる他の所望の形態とすることができる。最終素子は、あらゆる所望の逆電圧能力（reverse voltage capability）を有することができ、例えば低電圧（２０ボルト）ＭＯＳＦＥＴ又はあらゆる他のＭＯＳゲート素子のためのものとすることができる。本発明はまた、平面素子に適用できる。
【００１０】
好ましい実施例では、出発ウエハ１０が図１に与えられており、ウエハは、約５ミクロンの厚さと２０ボルト（又はあらゆる他の所望の電圧）素子に対して適切な抵抗率とを有するＰ型にエピタキシャル堆積された層１２を用いてあらゆる所望の厚さの本体１１を有するＰ＋＋ウエハとすることができる。導電型は反対にすることもできる。
【００１１】
Ｎ型ブランケットチャネルインプラント（N type blanket channel implant）１３がエピ領域１２の頂部表面に形成され、所望の深さまで適切に拡散される。次いでボロン又はＢＦ２インプラントがＮ領域１３の頂部に形成され、Ｐ＋ソース層１４を形成するために拡散される。
【００１２】
次いで、一つが図１にトレンチ２０として示されている複数の離隔されたトレンチが、ウエハ１０の頂部にエッチングされ、領域１２に到達する。トレンチ２０は、約２ミクロンの深さと約０．６ミクロンの幅とを有することができる。トレンチは、あらゆる所望の中心−中心間距離又はピッチを有することができる。
【００１３】
その後、図２に示すように、ウエハは、約１０ｎｍの厚さまで成長されたＳｉＧｅ層２１を有する。層２１は、約２０％のゲルマニウム含有量で成長される。シリコン表面に堆積されるＳｉＧｅ層２１は、トレンチ壁のＳｉの格子間隔を取る。したがって、ＳｉＧｅの堆積は永久にひずめられる。増加した移動度、特にホール移動度を有するトランジスタチャネルを形成する永久にひずめられた格子を生成するために、ＳｉＧｅ層を薄く、好ましくは１３ｎｍよりも下に保つことが重要である。
【００１４】
次に例えば約１０ｎｍの厚さのシリコンの薄い層２２が層２１の頂部に成長される。このシリコン層の厚さは、好ましくは続く熱酸化段階の間にゲート酸化物を形成するために完全に消費されるように選択される。
【００１５】
次いで素子は、図３に示すような従来のプロセス段階を用いて完成することができる。このように、ゲート酸化物３０、又は他のゲート誘電体が、素子の表面にわたって約２０ｎｍの厚さまで存在する。最終ゲートの質を改善するためにゲート酸化段階の前に続いて除去される犠牲酸化物ＳｉＯ２を成長させることが望ましい。もしこの場合には、シリコン層２２は、酸化の間、過剰消費に適応するために、相応してより厚く形成する必要がある。
【００１６】
次に導電性ポリシリコン層すなわちプラグ３１がゲート酸化物３０の頂部に形成される（図３）。ポリシリコン３１は、導電性にするために慣習的にドープされる。次いでウエハ１０はパターニングされ、ゲート酸化物３０層、及びポリシリコン３１層がエッチバックされ、ひずんだＳｉＧｅ層２１の表面に近いトレンチ２０内に酸化物ゲート３０及びポリシリコンゲート３１が残る。
【００１７】
次にＴＥＯＳのようなさらなる誘電体キャッピング層３３がウエハの頂部に堆積される。次いで窓が層３３に開けられ、ソースコンタクトトレンチ４０及び４１がウエハの頂部表面に形成される。Ｎ＋コンタクト拡散４２及び４３がトレンチ４０及び４１の底部に形成される。次いでソース金属コンタクト４５，４６がウエハの頂部、及びそれぞれのトレンチ４０及び４１に堆積される。
【００１８】
全てのゲートポリシリコンプラグ３１が一緒に接続されかつゲートターミナルＧへ接続されること、及びソース金属４５及び４６が一緒にかつソースターミナルへ接続されること、に留意されたい。ドレインターミナルＤへのさらなる接続が、ウエハ電極５０の裏面に形成される。
【００１９】
この発明は特定の実施例に関して述べられてきたが、多くの他の変形及び修正及び他の使用が当業者に明らかとなろう。したがって、この発明は特定の開示によって限定されないことが好ましい。
【００２０】
この出願は、２００４年８月１３日に出願された米国特許仮出願第６０／４９４，９３３号の利点を主張する。
【図面の簡単な説明】
【００２１】
【図１】本発明に従って作られた複数の離隔された同一のセルのうちの単一のセルに対する製造プロセスを示す断面図である。
【図２】本発明に従って作られた複数の離隔された同一のセルのうちの単一のセルに対する製造プロセスを示す断面図である。
【図３】本発明に従って作られた複数の離隔された同一のセルのうちの単一のセルに対する最終素子を示す断面図である。
【符号の説明】
【００２２】
１０  ウエハ
２０  トレンチ
３０  ゲート酸化物層
３１  導電性ポリシリコン層
【図１】
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【図２】
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【図３】
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【手続補正書】
【提出日】平成16年11月8日(2004.11.8)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
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【外国語明細書】
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