(57)【要約】【課題】同一クロックで駆動する複数のＡＳＩＣが搭載された同期システムにおいて、ＡＳＩＣ間におけるタイミングエラーを回避し、確実にデータ転送を行えるようにする。【解決手段】同期システム１００の前段のＡＳＩＣ１は、出力レジスタ３０の出力信号に対応して、後段のＡＳＩＣ２の入力レジスタ４０への入力信号の期待値を格納する期待値格納回路３と、ＡＳＩＣ２の入力レジスタ４０の出力信号と、期待値格納回路３に格納された期待値を比較する期待値比較回路４と、期待値比較回路４における比較結果に基づいて、出力レジスタに供給するクロック信号の遅延量を調整する遅延制御回路５と、基準クロック信号に対する遅延時間が異なる複数の遅延クロック信号を生成し、生成された複数の遅延クロック信号のうち、遅延制御回路５において調整された遅延量に対応する遅延クロック信号を選択して出力レジスタ３０に供給するクロック補正回路６と、を備える。【選択図】図２
2005234648.tif 000002
【特許請求の範囲】
【請求項１】
同一クロックで駆動する複数の集積回路を搭載した同期システムにおいて、
前記複数の集積回路の隣接する２つの集積回路のうち、前段の集積回路は、出力バッファに接続された出力レジスタを備え、後段の集積回路は、入力バッファに接続され、基準クロック信号に同期して前記出力レジスタの出力信号を受ける入力レジスタを備え、
前記前段の集積回路は、
所定の経路を介して前記出力レジスタの出力段に接続され、当該出力レジスタの出力信号に対応して、後段の集積回路の入力レジスタへの入力信号の期待値のデータを格納する期待値格納回路と、
所定の経路を介して前記後段の集積回路の入力レジスタの出力段に接続され、当該入力レジスタの出力信号と、前記期待値格納回路に格納された期待値を比較する期待値比較回路と、
を備えることを特徴とする同期システム。
【請求項２】
前記前段の集積回路は、
前記期待値比較回路における比較結果に基づいて、前記出力レジスタに供給するクロック信号の基準クロック信号に対する遅延量を調整する遅延制御回路と、
基準クロック信号に対する遅延時間の異なる複数の遅延クロック信号を生成し、その生成された複数の遅延クロック信号の中から、前記遅延制御回路において調整された遅延量に基づいて前記出力レジスタに供給する遅延クロック信号を選択して当該出力レジスタに供給するクロック補正回路と、
を備えることを特徴とする請求項１に記載の同期システム。
【請求項３】
前記前段の集積回路は、
前記出力レジスタ及び前記入力レジスタの出力信号の監視を指示するためのテスト制御信号を生成するテスト制御回路を備え、
前記テスト制御回路において生成されたテスト制御信号により、前記期待値格納回路、前記期待値比較回路、前記遅延制御回路及び前記クロック補正回路の各回路における処理が行われることを特徴とする請求項１又は２に記載の同期システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同一クロックで駆動する複数の集積回路を搭載した同期システムに関する。
【背景技術】
【０００２】
同期回路で構成され、独立した機能ブロックを複数搭載した半導体集積回路では、データの送受信のタイミングを調整するため、同一クロックにて接続される全てのフリップフロップ（以下、ＦＦと表記する。）の数（ファンアウト）を調べ、クロックスキューを調整し、各々のＦＦに供給されるクロック遅延を同等にするようにクロックツリー（ＣＴＳ:Clock Tree Synthesis）を構成することで、集積回路全体の同期性を保つように設計されるのが一般的である。
【０００３】
このような半導体集積回路は、実際、単体で使用されるのではなく、その他の集積回路やデバイスと組み合わされて、ある機能を実現するための一つのシステムの構成パーツとして使用される。このため、システム構成のスペックを基に、設計時にシステムのＡＣ特性に沿ったタイミング調整がなされるが、汎用化によって様々なシステムに展開していく中で、想定外のタイミングエラーが発生することがある。このような場合、ＦＰＧＡ（Field Programmable Gate Array）等のプログラマブルデバイスであれば、後段の回路との関係で、内部タイミングの再調整を行って合わせこむことが可能であるが、ＡＳＩＣ（Application Specific Integrated Circuit；特定用途向け集積回路）では、一度作成してしまうと、回路内部のタイミングの変更等を行うことができない。特に、複数のＡＳＩＣを組み合わせたシステムでは、クロックの高速化に伴い、同一の基準クロックを使用しても、配線遅延等から、それぞれのクロックの遅延量に差異が生じ、データ転送のタイミング設計がより困難となる。このような理由により、使用するＡＳＩＣによっては、ＡＳＩＣ間のデータの送受信のスペックが、システムのスペックとして調整しきれない場合が発生する。
【０００４】
このような問題を解決する手段として、特許文献１、特許文献２では、予めＡＳＩＣ内に、基準クロックに対する遅延時間が異なる複数の遅延クロックを発生させる回路を備えし、外部基準クロックと、入出力に該当するＦＦへ入力されるクロックの位相から、タイミングマージンを確保した遅延クロックを算出して、該当するＦＦへ供給する方法が提案されている。
【特許文献１】特開平１１−２８９３２２号公報
【特許文献２】特開２００３−２１６２７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１及び特許文献２において提案された方法では、各ＡＳＩＣのクロックの位相調整のみにとどまり、データライン上に、クロックを使用しない非同期回路である組み合わせ回路等が含まれている場合、データの遅延が大きくなり、データのタイミングマージンが本当に確保されているのかを判断することができないという問題があった。
【０００６】
本発明の課題は、同一クロックで駆動する複数のＡＳＩＣが搭載された同期システムにおいて、前段のＡＳＩＣの出力段ＦＦの出力データと、この出力データを受ける後段のＡＳＩＣの入力段ＦＦの出力データを監視することにより、後段のＡＳＩＣが確実にデータ受信できるようにクロック調整を行うことである。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、請求項１に記載の発明は、同一クロックで駆動する複数の集積回路を搭載した同期システムにおいて、前記複数の集積回路の隣接する２つの集積回路のうち、前段の集積回路は、出力バッファに接続された出力レジスタを備え、後段の集積回路は、入力バッファに接続され、基準クロック信号に同期して前記出力レジスタの出力信号を受ける入力レジスタを備え、前記前段の集積回路は、所定の経路を介して前記出力レジスタの出力段に接続され、当該出力レジスタの出力信号に対応して、後段の集積回路の入力レジスタへの入力信号の期待値のデータを格納する期待値格納回路と、所定の経路を介して前記後段の集積回路の入力レジスタの出力段に接続され、当該入力レジスタの出力信号と、前記期待値格納回路に格納された期待値を比較する期待値比較回路と、を備えることを特徴としている。
【０００８】
請求項２に記載の発明は、請求項１に記載の同期システムにおいて、前記前段の集積回路は、前記期待値比較回路における比較結果に基づいて、前記出力レジスタに供給するクロック信号の基準クロック信号に対する遅延量を調整する遅延制御回路と、基準クロック信号に対する遅延時間の異なる複数の遅延クロック信号を生成し、その生成された複数の遅延クロック信号の中から、前記遅延制御回路において調整された遅延量に基づいて前記出力レジスタに供給する遅延クロック信号を選択して当該出力レジスタに供給するクロック補正回路と、を備えることを特徴としている。
【０００９】
請求項３に記載の発明は、請求項１又は２に記載の同期システムにおいて、前記前段の集積回路は、前記出力レジスタ及び前記入力レジスタの出力信号の監視を指示するためのテスト制御信号を生成するテスト制御回路を備え、前記テスト制御回路において生成されたテスト制御信号により、前記期待値格納回路、前記期待値比較回路、前記遅延制御回路及び前記クロック補正回路の各回路における処理が行われることを特徴としている。
【発明の効果】
【００１０】
本発明によれば、前段の集積回路の出力レジスタの出力信号に対応して、後段の集積回路の入力レジスタに入力される期待値のデータを格納し、この期待値と、後段の集積回路の入力レジスタの出力信号とを比較することにより、データ転送時のタイミングエラーの発生を検知することが可能になる。
【００１１】
また、期待値比較回路における比較結果に基づいて、データ転送に適した遅延クロック信号を、前段の集積回路の出力レジスタに供給することが可能になり、複数の集積回路間におけるデータ転送時のタイミングエラーの発生を回避することが可能になる。これにより、様々なシステムへの適用範囲が広がり、集積回路の汎用性を高めることが可能となる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して、本発明の実施形態について詳細に説明する。
図１に、本発明の実施形態に係る同期システム１００の全体構成を示す。同期システム１００は、同一クロックに同期して動作する２つのＡＳＩＣ１、２を搭載しており、ＡＳＩＣ１とＡＳＩＣ２の間のデータライン上には、クロックを使用しない非同期回路である遅延要素１−２が挿入されている。
【００１３】
ＡＳＩＣ１は、図１に示すように、入力回路１０、内部ロジック１１、出力回路１２により構成され、ＡＳＩＣ２は、入力回路２０、内部ロジック２１、出力回路２２により構成される。なお、本実施形態では、同期システム１００が２つのＡＳＩＣから構成される場合を示しているが、本発明が適用される同期システムを構成するＡＳＩＣの数は、特に限定されない。
【００１４】
図２に、ＡＳＩＣ１の出力回路１２と、ＡＳＩＣ２の入力回路２０の内部構成を示す。図２に示すように、ＡＳＩＣ２の入力回路２０は、ＡＳＩＣ２の入力バッファ（図示略）の後段に接続された入力レジスタ４０と、セレクタ２５により構成される。入力レジスタ４０は、ＦＦ２３及びＦＦ２４を備える。ＡＳＩＣ１の出力回路１２は、図２に示すように、ＡＳＩＣ１の出力バッファ（図示略）の前段に接続された出力レジスタ３０、セレクタ１５、セレクタ１６、セレクタ１７、テストパターン生成回路１８、期待値格納回路３、期待値比較回路４、遅延制御回路５、テスト制御回路６、クロック補正回路７により構成される。出力レジスタ３０は、ＦＦ１３及びＦＦ１４を備える。
【００１５】
ＡＳＩＣ１の出力ＦＦの出力信号と、ＡＳＩＣ２の入力レジスタ４０の入力信号は、１対１の関係を有する。ここで「１対１」とは、本実施形態のように、ＡＳＩＣ１とＡＳＩＣ２の間に遅延要素１−２が挿入されている場合においても、ＡＳＩＣ１の出力レジスタ３０のうちある特定のＦＦからの出力信号によって、ＡＳＩＣ２の入力レジスタ４０のうちのある特定のＦＦに対して、予想可能な期待値が入力されることを意味する。なお、本実施形態では、ＡＳＩＣ１の出力レジスタ３０及びＡＳＩＣ２の入力レジスタ４０を構成するＦＦが、共に２個である場合を示しているが、これらのＦＦの個数は特に限定されない。
【００１６】
前述の構成を満足するＡＳＩＣ１の出力レジスタ３０及びＡＳＩＣ２の入力レジスタ４０の各ＦＦに供給されるクロックは、共通の基準クロック信号ＣＬＫをベースとする。但し、位相保証はないものとする。
【００１７】
入力回路２０は、入力レジスタ４０のからの出力信号をダイレクトに外に出力することが可能な複数の信号経路を有する。入力回路２０のＦＦ２３の出力端子Ｑ及びＦＦ２４の出力端子Ｑは、内部ロジック２１に接続されるとともに、セレクタ２５に接続されている。ＦＦ２３及びＦＦ２４のクロック入力端子には、基準クロック信号ＣＬＫが入力される。
【００１８】
セレクタ２５は、ＡＳＩＣ１のテスト制御回路６から入力されるテスト制御信号ＦＦＳ（後述）に従って、ＦＦ２３、ＦＦ２４の出力信号の中から、ＡＳＩＣ１にフィードバックさせる出力信号を選択し、選択された出力信号を、期待値伝播経路ＤＭＰ２を介してＡＳＩＣ１に出力する。
【００１９】
出力レジスタ３０のＦＦ１３の出力端子Ｑ及びＦＦ１４の出力端子Ｑは、遅延要素１−２に接続されるとともに、セレクタ１５に接続されている。また、ＦＦ１３のデータ入力端子Ｄは、セレクタ１６に接続され、ＦＦ１４のデータ入力端子Ｄは、セレクタ１７に接続される。ＦＦ１３及びＦＦ１４のクロック入力端子には、クロック補正回路７から出力されるクロック信号ＣＬＫ＿Ｂが入力される。
【００２０】
セレクタ１５は、テスト制御回路６から入力されるテスト制御信号ＦＦＳに従って、ＦＦ１３、ＦＦ１４の出力信号の中から、期待値格納回路３にフィードバックさせる出力信号を選択し、選択された出力信号を、期待値伝播経路ＤＭＰ１を介して期待値格納回路３に出力する。
【００２１】
テストパターン生成回路１８は、出力レジスタ３０の動作状態をテストするためのテストパターンを生成する。また、テストパターン生成回路１８は、データ転送時のタイミングテスト開始に合わせてテスト制御回路６から入力されるテスト制御信号ＦＦＳによって、上記生成されたテストパターンを、テスト対象のＦＦの入力段に接続されたセレクタ（セレクタ１６又は１７）に出力する。
【００２２】
同期システム１００におけるデータ転送時のタイミングテストは、ＡＳＩＣ１の外部テスト端子である遅延調整用テストイネーブルＴＥＮＢにより制御される。遅延調整用テストイネーブルＴＥＮＢは、セレクタ１６、１７、テスト制御回路６に入力される。
【００２３】
セレクタ１６、１７は、内部ロジック１１からの出力信号と、テストパターン生成回路１８からのテストパターンとを切り換えるためのセレクタである。セレクタ１６は、遅延調整用テストイネーブルＴＥＮＢが有効である期間は、テストパターン生成回路１８から出力されたテストパターンをＦＦ１３に出力し、遅延調整用テストイネーブルＴＥＮＢが無効である期間は、内部ロジック１１からの出力信号をＦＦ１３に出力する。セレクタ１７は、遅延調整用テストイネーブルＴＥＮＢが有効である期間は、テストパターン生成回路１８から出力されたテストパターンをＦＦ１４に出力し、遅延調整用テストイネーブルＴＥＮＢが無効である期間は、内部ロジック１１からの出力信号をＦＦ１４に出力する。
【００２４】
期待値格納回路３は、セレクタ１５から入力される出力レジスタ３０の出力信号に基づいて、ＡＳＩＣ２の入力レジスタ４０に入力されるデータの期待値のデータを格納し、その期待値を期待値信号ＤＡＴとして期待値比較回路４に出力する。期待値格納回路３に格納される期待値は、システム構成に合わせて外部から書き換え可能である。
【００２５】
期待値比較回路４は、期待値格納回路３から入力された期待値信号ＤＡＴと、ＡＳＩＣ２から期待値伝播経路ＤＭＰ２を介して入力された、入力レジスタ４０の出力信号とを比較し、その比較結果を比較結果信号ＣＭＰとして、遅延制御回路５に出力する。
【００２６】
テスト制御信号ＦＦＳは、ＡＳＩＣ１のテストパターン生成回路１８、ＡＳＩＣ１の出力レジスタ３０を構成するＦＦの出力信号、ＡＳＩＣ２の入力レジスタ４０を構成するＦＦの出力信号を順次選択するための制御信号であり、ＡＳＩＣ１の出力レジスタ３０（或いはＡＳＩＣ２の入力レジスタ４０）を構成するＦＦの個数（ｎ＋１）bit幅を有する信号である。本実施形態では、ｎ＝１である。このテスト制御信号ＦＦＳは、遅延制御回路５から補正完了信号ＣＥがテスト制御回路６へ入力されることでインクリメントされ、テスト対象の次のＦＦが選択される。
【００２７】
テスト制御回路６は、遅延調整用テストイネーブルＴＥＮＢが有効になると、クロック信号の補正を指示する補正開始信号ＣＳを遅延制御回路５に出力するとともに、テスト制御信号ＦＦＳを、後段のＡＳＩＣ２のセレクタ２５、ＡＳＩＣ１のテストパターン生成回路１８、セレクタ１５に出力することで、データ転送のタイミングテストを開始させる。また、テスト制御回路６は、遅延制御回路５から補正完了信号ＣＥが入力されると、テスト制御信号ＦＦＳを次のＦＦに切り換えて、再度、補正開始信号ＣＳを遅延制御回路５に出力し、全てのＦＦのテストが終了するまで、テスト制御信号ＦＦＳの切り換えと、補正開始信号ＣＳの出力を繰り返す。このように、テスト制御信号ＦＦＳの値を監視することによって、システム構成に合わせた遅延クロック信号の調整の完了の確認が可能である。
【００２８】
遅延制御回路５は、テスト制御回路６から補正開始信号ＣＳが入力されると、基準クロック信号ＣＬＫを基に、特定のサイクル毎に、クロック補正回路７内の遅延クロック信号を遅延の一番早いものから逐次切り換えることを指示するための遅延制御信号ＤＳをクロック補正回路７に出力する。遅延制御信号ＤＳには、クロック補正回路７で生成される遅延クロック信号の数を示すカウンタ値が含まれ、遅延制御回路５は、そのカウンタ値が、遅延クロック信号の遅延の一番早いものから一番遅いものまで一巡すると、補正完了信号ＣＥをテスト制御回路６に出力する。
【００２９】
また、遅延制御回路５は、期待値比較回路４から入力された比較結果信号ＣＭＰにより、現在テスト対象となっているＦＦでのデータ転送が最も早く正常に行われるタイミングの遅延クロック信号を示すデータを記憶する。遅延制御回路５は、ＦＦのテスト毎に、記憶している遅延クロック信号のデータ同士を比較し、最も遅い遅延クロック信号のデータに上書きすることで、テスト対象の全てのＦＦのデータ転送が正常に動作する遅延クロック信号のタイミングとして記憶する。遅延制御回路５は、補正完了信号ＣＥをテスト制御回路６に出力した後に、テスト制御回路６から補正開始信号ＣＳが入力されない場合、遅延制御信号ＤＳを、最も遅い遅延クロック信号のタイミングに固定する。
【００３０】
クロック補正回路７は、複数の遅延素子で構成されており、入力される基準クロック信号ＣＬＫから、基準クロック信号ＣＬＫに対する遅延時間が異なる複数の遅延クロック信号を生成する。また、クロック補正回路７は、生成された複数の遅延クロック信号の中から、遅延制御回路５から入力された遅延制御信号ＤＳで指定された遅延量に該当するクロック信号を選択し、その選択されたクロック信号ＣＬＫ＿Ｂを出力レジスタ３０に供給する。
【００３１】
以上のように、本実施形態の同期システム１００によれば、前段のＡＳＩＣ１の出力レジスタ３０の出力信号に対応して、後段のＡＳＩＣ２の入力レジスタ４０に入力される期待値のデータを格納し、この期待値と、後段のＡＳＩＣ２の入力レジスタ４０の出力信号とを比較し、この比較結果に基づいて、データ転送に適した遅延クロック信号を、前段のＡＳＩＣ１の出力レジスタ３０に供給することが可能になり、複数のＡＳＩＣ間におけるデータ転送時のタイミングエラーの発生を回避することが可能になる。これにより、様々なシステムへの適用範囲が広がり、ＡＳＩＣの汎用性を高めることが可能となる。
【００３２】
なお、本実施形態における記述内容は、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施形態に係る同期システムの全体構成を示す図。
【図２】ＡＳＩＣ１の出力回路及びＡＳＩＣ２の入力回路の内部構成を示す図。
【符号の説明】
【００３４】
１、２    ＡＳＩＣ（集積回路）
３    期待値格納回路
４    期待値比較回路
５    遅延制御回路
６    テスト制御回路
７    クロック補正回路
１０、２０    入力回路
１１、２１    内部ロジック
１２、２２    出力回路
１３、１４、２３、２４    ＦＦ
１５、１６、１７、２５    セレクタ
１８    テストパターン生成回路
３０    出力レジスタ
４０    入力レジスタ
１００    同期システム
１−２    遅延要素
ＤＭＰ１、ＤＭＰ２    期待値伝播経路
【図１】
2005234648.tif 000003
【図２】
2005234648.tif 000004