(57)【要約】【課題】  半導体素子のキャパシタ及びその製造方法を提供する。【解決手段】  下部電極層２３、誘電体層２４及び上部電極層２５を含む半導体素子のキャパシタにおいて、前記誘電体層はＴａ酸化物及びＶ族物質、具体的にはＮｂまたはＶの酸化物を含むキャパシタを提供して、誘電体層の電気的特性を示すための高温の熱処理温度を低めることによってキャパシタ全体の構造的安定性を確保できる。【選択図】            図２
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【特許請求の範囲】
【請求項１】
下部電極層、誘電体層及び上部電極層を含む半導体素子のキャパシタにおいて、
前記誘電体層はＴａ酸化物及びＶ族物質の酸化物を含むことを特徴とする半導体素子のキャパシタ。
【請求項２】
前記Ｖ族物質はＮｂまたはＶであることを特徴とする請求項１に記載の半導体素子のキャパシタ。
【請求項３】
前記誘電体層はＴａＯ及びＮｂＯを含むことを特徴とする請求項１に記載の半導体素子のキャパシタ。
【請求項４】
前記下部電極層はＴｉＮ層及び前記ＴｉＮ層上に形成されたＲｕ層を含むことを特徴とする請求項１に記載の半導体素子のキャパシタ。
【請求項５】
前記上部電極層はＴｉＮまたはＲｕ層であることを特徴とする請求項１に記載の半導体素子のキャパシタ。
【請求項６】
下部電極層、誘電体層及び上部電極層を含む半導体素子のキャパシタ製造方法において、
（ａ）半導体基板上に下部電極を形成する段階と、
（ｂ）前記下部電極層上にＴａ酸化物層及びＶ族物質の酸化物層を含む誘電体層を形成する段階と、
（ｃ）前記誘電体層上部に上部電極層を形成する段階と、を含むことを特徴とする半導体素子のキャパシタ製造方法。
【請求項７】
前記（ａ）段階は、
半導体基板上に前記半導体基板からの不純物拡散を防止するＴｉＮ層を形成する段階と、
前記ＴｉＮ層上部にＲｕ層を形成する段階と、を含むことを特徴とする請求項６に記載の半導体素子のキャパシタ製造方法。
【請求項８】
前記（ｂ）段階は、
前記下部電極層上にＮｂ酸化物層を形成する段階と、
前記Ｎｂ酸化物層上にＴａ酸化物層を形成する段階と、
約６００℃前後で熱処理する段階と、を含むことを特徴とする請求項６に記載の半導体素子のキャパシタ製造方法。
【請求項９】
前記（ｂ）段階は、
前記下部電極層上にＴａ酸化物層を形成する段階と、
前記Ｔａ酸化物層上にＮｂ酸化物層を形成する段階と、
約６００℃前後で熱処理する段階と、を含むことを特徴とする請求項６に記載の半導体素子のキャパシタ製造方法。
【請求項１０】
前記（ｂ）段階は、
前記下部電極層上にＴａ酸化物層及びＮｂ酸化物層を交互に多層形成する段階と、
約６００℃前後で熱処理する段階と、を含むことを特徴とする請求項６に記載の半導体素子のキャパシタ製造方法。
【請求項１１】
前記（ｃ）段階は、
前記誘電体層上にＴｉＮまたはＲｕを蒸着して上部電極を形成することを特徴とする請求項６に記載の半導体素子のキャパシタ製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は高誘電体を含む半導体素子のキャパシタ及びその形成方法に係り、より詳細には高誘電率を持つＴａ２Ｏ５層にＮｂを付加することにより、高誘電体であるＴａ２Ｏ５層の低温結晶化を誘導して半導体素子の性能を向上させた高誘電体をキャパシタとして使用する半導体素子及びその形成方法に関する。
【背景技術】
【０００２】
半導体工程の微細化が急速に進みつつ、高密度の半導体集積回路の集積密度及び半導体装置の作動速度が向上しつつある。特に、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のようにキャパシタを含む半導体メモリ素子について、保存される情報量を増大させながらもその大きさを縮少するための研究が活発に行われている。ＤＲＡＭの集積度を増加させるにつれて、誘電物質を含むキャパシタは最小の有効静電容量を確保するために、平面構造からスタック、シリンダー及びピン構造に発展しつつある。ＤＲＡＭのように情報を保存する半導体素子では高集積化を達成するために、高誘電体物質を使用しながらも全体厚さ、すなわちＴＯＸ（Ｔｈｉｃｋｎｅｓｓ  ｏｆ  ＯＸｉｄｅ）を減らす方向に研究が進んでいる。
【０００３】
従来技術による高誘電体を含む半導体素子の断面を図１に示した。図１を参照すれば、半導体基板１１、例えばＳｉ基板上のキャパシタが形成される位置にポリシリコン層１２が形成されている。一般的なキャパシタの形態はポリシリコン層１２上に下部電極層、誘電体層及び上部電極層が順次形成された構造になっている。ここでは、下部電極として下部基板からの不純物拡散を防止する障壁層の役割をするＴｉＮ層１３及びＲｕ層１４が形成された構造を示す。そして、Ｒｕ層１４上の誘電体層１５として、誘電物質であるＴａ２Ｏ５層１５が形成されている。前記誘電体層上部には上部電極層１６が形成される。
【０００４】
Ｔａ２Ｏ５は高い誘電定数を持つ誘電物質であって、一般的なＤＲＡＭ製造時に化学気相蒸着（Ｃｈｅｍｉａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）または原子層蒸着（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）工程により塗布される。Ｔａ２Ｏ５層１５を形成した後、電気的特性を示すために結晶化させねばならない。このために約７００℃以上の高温で熱処理をする。しかし、約７００℃以上の温度で高温熱処理をすれば下部のＲｕ層１４に含まれた酸素ラジカルが拡散されてＲｕ層１４下部に形成されたＴｉＮ層１３を酸化させてしまう。これにより、ＴｉＮ層１３の構造を破損させるという問題がある。これを防止するために、かつＲｕ層１４の酸素ラジカルの拡散を防止するためには低温で熱処理せねばならないが、Ｔａ２Ｏ５層１５の結晶化が具現されていないため電気的特性が劣化するという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明では前記従来技術の問題点を解決するために、半導体素子に使われるキャパシタの誘電体層であるＴａ２Ｏ５の優秀な電気的な特性を維持しつつ下部電極の酸化を防止できるキャパシタを含む半導体素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明では前記技術的課題を達成するために、下部電極層、誘電体層及び上部電極層を含む半導体素子のキャパシタにおいて、前記誘電体層はＴａ酸化物及びＶ族物質の酸化物を含むことを特徴とする半導体素子のキャパシタを提供する。
【０００７】
本発明において、前記Ｖ族物質はＮｂまたはＶであることを特徴とする。
【０００８】
本発明において、前記誘電体層はＴａＯ及びＮｂＯを含む。
【０００９】
本発明において、前記下部電極層はＴｉＮ層及び前記ＴｉＮ層上に形成されたＲｕ層であることを特徴とする。
【００１０】
本発明において、前記上部電極層はＴｉＮまたはＲｕ層であることを特徴とする。
【００１１】
また、本発明では、下部電極層、誘電体層及び上部電極層を含む半導体素子のキャパシタ製造方法において、（ａ）半導体基板上に下部電極を形成する段階と、（ｂ）前記下部電極層上にＴａ酸化物層及びＶ族物質の酸化物層を含む誘電体層を形成する段階と、（ｃ）前記誘電体層上部に上部電極層を形成する段階と、を含むことを特徴とする半導体素子のキャパシタ製造方法を提供する。
【００１２】
本発明において、前記（ａ）段階は、半導体基板上に前記半導体基板からの不純物拡散を防止するＴｉＮ層を形成する段階と、前記ＴｉＮ層上部にＲｕ層を形成する段階と、を含む。
【００１３】
本発明において、前記（ｂ）段階は、前記下部電極層上にＮｂ酸化物層を形成する段階と、前記Ｎｂ酸化物層上にＴａ酸化物層を形成する段階と、約６００℃前後で熱処理する段階と、を含む。
【００１４】
本発明において、前記（ｃ）段階は、前記誘電体層上にＴｉＮまたはＲｕを蒸着して上部電極を形成できる。
【発明の効果】
【００１５】
本発明によれば、半導体素子のキャパシタ構造体及びその製造方法において、誘電体層の電気的特性を示すための高温の熱処理温度を低めることによってキャパシタ全体の構造的安定性を確保でき、結果的に高密度の半導体素子を具現できる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照して本発明によるキャパシタを含む半導体素子及びその製造方法について詳細に説明する。
【００１７】
図２は、本発明によるキャパシタを含む半導体素子を示す図面である。図２を参照すれば、半導体基板２１、例えばＳｉ基板上にキャパシタが形成される位置にポリシリコン層２２が形成されている。ポリシリコン層２２上に下部電極層、誘電体層及び上部電極層が順次形成された構造になっている。ここでは、下部電極として下部基板からの不純物拡散を防止する障壁層の役割をするＴｉＮ層２３及びＲｕ層２４が形成された構造を示す。そして、Ｒｕ層２４上の誘電体層２５として誘電物質のＴａ２Ｏ３層２５が形成されている。誘電体層２５上部には上部電極層２６が形成される。
【００１８】
ここで、本発明による半導体素子のキャパシタでは誘電体層２５としてＴａ及びＮｂ酸化物が含まれる。ここで、前記Ｎｂとしては周期律表上のＶ族物質のうち他の物質を使用でき、例えばＶ（Ｖａｎａｄｉｕｍ）などを使用できる。これは、誘電体層２５を形成した後に行われる結晶化工程時に熱処理温度を約６５０℃以下に低められる構造になっている。
【００１９】
図３Ａないし図３Ｅは、本発明による半導体素子のキャパシタを形成する工程の一実施形態を示す図面である。
【００２０】
図３Ａを参照すれば、半導体基板２１、例えばＳｉ基板２１上のキャパシタが形成される領域にはポリシリコン層２２が形成されている。ポリシリコン層２２上部に、スパッタ工程などを利用して下部半導体基板２１からの不純物流入を防止するための障壁層としてＴｉＮ層２３を形成する。そして、図３Ｂに示したように、ＴｉＮ層２３上部にＣＶＤ法などを利用してＲｕ層２４を形成する。このような工程は、従来技術による半導体素子のキャパシタ形成工程を利用できる。
【００２１】
そして、図３Ｃに示したように、Ｒｕ層２４上部に化学ＣＶＤ法またはＡＬＤ法などを利用してＮｂ酸化層２５ａ、例えばＮｂ２Ｏ５層及びＴａ酸化層２５ｂ、例えばＴａ２Ｏ５層を順次蒸着させる。この時の蒸着厚さはＴａ２Ｏ５層２５ｂがＮｂ２Ｏ５層２５ａより相対的に厚いことが望ましく、Ｎｂの代わりにＶ族の他の物質を使用して形成することもできる。このような工程は例えば、ＮｂまたはＴａとエチラートとが結合された物質を気相状態にし、反応物質であるＯ２ガスと反応させて約２５０℃〜４００℃に加熱してＲｕ層２４上に蒸着させる。
【００２２】
ここで、Ｒｕ層２４上にＴａ２Ｏ５層２５ｂとＮｂ２Ｏ５層２５ａの形成順序を入れ替えるか、または先ずＴａ２Ｏ５層２５ｂを形成し、Ｎｂ２Ｏ５層２５ａをそのＴａ２Ｏ５層２５ｂ上に形成した後、その上にＴａ２Ｏ５層２５ｂを再び形成することもできる。これを図４Ａ及び図４Ｂに示した。図４Ａは、Ｔａ２Ｏ５層２５ｂをＲｕ層２４上に形成し、Ｎｂ２Ｏ５層２５ａをＴａ２Ｏ５層２５ｂ上に形成した実施形態を示した。そして図４Ｂは、Ｔａ２Ｏ５層２５ｂを形成し、Ｎｂ２Ｏ５層２５ａをＴａ２Ｏ５層２５ｂ上に形成した後、その上にＴａ２Ｏ５層２５ｂを再び形成した実施形態を示した。すなわち、Ｎｂ２Ｏ５層２５ａ及びＴａ２Ｏ５層２５ｂを順次形成するか、またはその順序を取り替えるか、または交互に形成することいずれも可能である。
【００２３】
このように形成した後、誘電体層２５で形成したＮｂ２Ｏ５層２５ａ及びＴａ２Ｏ５層２５ｂの電気的特性を示すための結晶化工程として高温で熱処理をする。この時には、Ｒｕ層２４に含まれた酸素ラジカルのＴｉＮ層２３への拡散を防止するために約６００℃以下の温度で熱処理を進める。Ｎｂ２Ｏ５の場合、薄膜形成後に約５５０℃の熱処理温度で結晶化が可能であって約７００℃で結晶化が可能なＴａ２Ｏ３の場合、本発明のようにＮｂ２Ｏ５層２５ａと接触した状態では約６００℃前後の低温で結晶化が可能である。このような熱処理のために雰囲気ガス、例えばＮ２ガスが注入された状態で約６００℃前後の温度で徐々に冷却させれば、本発明によるキャパシタの誘電体層２５が形成される。このような熱処理によりＮｂ２Ｏ５層２５ａ及びＴａ２Ｏ５層２５ｂのＮｂ及びＴａが相互拡散される。したがって、誘電体層２５が形成される。
【００２４】
次に図３Ｅを参照すれば、誘電体層２５上部に上部電極層２６を形成する。この時には一般的に使われる電気伝導度の高い物質を使用でき、ＴｉＮやＲｕのような物質を蒸着して上部電極層２５を形成することもできる。これにより、本発明による半導体素子のキャパシタを製造できる。
【００２５】
本発明による半導体素子のキャパシタ製造方法により製造されたキャパシタの誘電体層２５の結晶化如何を確認するためにＸ線回折（Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ：ＸＲＤ）分析装備を利用して回折パターンを測定してグラフで表した。これを図５Ａを参照して説明すれば次の通りである。Ｎｂ２Ｏ５層２５ａの厚さを約６０Åに形成し、Ｔａ２Ｏ５層２５ｂを約１２０Åに形成し、約６００℃で熱処理をしてキャパシタを完成した。これについてＸＲＤ分析を行った場合、２３°でＮｂ酸化物の［００１］面の結晶面ピークを検出したことを確認した。そして、４６°でＴａ酸化物の［００２］面の結晶面ピークを検出してそれぞれの結晶化が進んだことが分った。ここで、３３°及び４２°で検出されるピークは電極として使用したＲｕの結晶面ピークである。
【００２６】
このように形成された構造に対する印加電位に対するＴＯＸを測定した。図５Ｂを参照すれば、前記図５Ａで結晶化が確認されたキャパシタに対して−２Ｖないし２ＶでのＴＯＸを測定した結果、７．８の数値を示して非常に低いＴＯＸを得られることが確認できる。
【００２７】
前記説明で多くの事項が具体的に記載されているが、それらは発明の範囲を限定するものというよりは望ましい実施形態の例示として解釈されねばならない。本発明の範囲は説明された実施形態によって定められるものではなく、特許請求の範囲に記載された技術的思想により定められねばならない。
【産業上の利用可能性】
【００２８】
本発明は半導体素子のキャパシタ及びその製造方法に係り、キャパシタを含む半導体素子のキャパシタ物質の低温結晶化を誘導して半導体素子を大きく向上させることができて非常に有用に利用できる。
【図面の簡単な説明】
【００２９】
【図１】従来技術による半導体素子のキャパシタを示す断面図である。
【図２】本発明による半導体素子のキャパシタを示す断面である。
【図３Ａ】本発明による半導体素子のキャパシタの製造方法の一実施形態を示す断面図である。
【図３Ｂ】本発明による半導体素子のキャパシタの製造方法の一実施形態を示す断面図である。
【図３Ｃ】本発明による半導体素子のキャパシタの製造方法の一実施形態を示す断面図である。
【図３Ｄ】本発明による半導体素子のキャパシタの製造方法の一実施形態を示す断面図である。
【図３Ｅ】本発明による半導体素子のキャパシタの製造方法の一実施形態を示す断面図である。
【図４Ａ】本発明による半導体素子のキャパシタに含まれた誘電体層の形成に関する他の実施形態を示す図面である。
【図４Ｂ】本発明による半導体素子のキャパシタに含まれた誘電体層の形成に関する他の実施形態を示す図面である。
【図５Ａ】本発明により形成された半導体素子のキャパシタに対してＸＲＤを測定した結果を示すグラフである。
【図５Ｂ】本発明により形成された半導体素子のキャパシタについての電位値に対するＴＯＸ値を示す図面である。
【符号の説明】
【００３０】
２１    半導体基板
２２    ポリシリコン層
２３    ＴｉＮ層
２４    Ｒｕ層
２５    誘電体層
２６    上部電極層
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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