(57)【要約】【課題】  負帰還構成のトグルフリップフロップ回路の遅延時間を短縮する。【解決手段】  負帰還構成の第１の上段差動回路（Q1〜Q6,抵抗R1〜R4）は入力クロックに応答して出力クロックの出力を読み込む。第２の上段差動回路（Q7,Q8,R3,R4）は第１の上段差動回路の出力論理振幅を保持し、伝達回路（Q11１〜Q14,R7,R8）は第１の上段差動回路の出力論理振幅を取り出してスレーブ回路２へ伝達する。下段差動回路（Q9,Q10）は入力クロックに応答して第１の上段差動回路または第２の上段差動回路を相補的に機能させる。第１の差動回路（Q1,Q2,R1,R2）の共通エミッタは定電流源回路（Q15,R5）に接続され出力クロックを常時読み込んでいる。第２の差動回路（Q3,Q4,R3,R4）は入力クロックに応答して第１の差動回路の出力を読み込んで逆相の論理振幅を発生する。帰還回路（Q5,Q6,R1,R2）は第２の差動回路の出力を第１の差動回路の出力に帰還する。【選択図】        図１
2005094352.tif 000002
【特許請求の範囲】
【請求項１】
入力クロックを二分の一に分周した出力クロックを得るために同構成のラッチ回路から成るマスター回路とスレーブ回路を備えたトグルフリップフロップ回路において、前記ラッチ回路は、
前記入力クロックに応答して前記出力クロックまたは前記マスター回路の出力を読み込む負帰還構成の第１の上段差動回路と、
前記第１の上段差動回路の出力論理振幅を保持する第２の上段差動回路と、
前記第１の上段差動回路の出力論理振幅を前記スレーブ回路または出力端子に取り出すための伝達回路と、
前記入力クロックに応答して前記第１の上段差動回路または前記第２の上段差動回路を相補的に機能させる下段差動回路とを備え、
更に、前記第１の上段差動回路は、
前記出力クロックまたは前記マスター回路の出力を常時読み込んでいる第１の差動回路と、
前記入力クロックに応答して前記第１の差動回路の出力を読み込んで逆相の論理振幅を発生する第２の差動回路と、
前記第２の差動回路の出力を前記第１の差動回路の出力に帰還する帰還回路とで構成されることを特徴とするトグルフリップフロップ回路。
【請求項２】
前記マスター回路における第２の差動回路および前記スレーブ回路における第２の上段差動回路と、前記マスター回路における第２の上段差動回路および前記スレーブ回路における第２の上段回路とは、前記入力クロックに対して相補的に作動するよう前記下段差動回路が機能することを特徴とする請求項１に記載のトグルフリップフロップ回路。
【請求項３】
入力クロックを二分の一に分周した出力クロックを得るために同構成のラッチ回路から成るマスター回路とスレーブ回路を備えたトグルフリップフロップ回路において、前記ラッチ回路は、第１の上段差動回路と第２の上段差動回路と伝達回路と下段差動回路とを備え、
前記第１の上段差動回路は、
共通エミッタ端子が第１の定電流源回路に接続されて前記出力クロックまたは前記マスター回路の出力を常時読み込んでいる第１の差動回路と、
ベース端子が前記第１の差動回路のコレクタ端子に接続され前記入力クロックに応答して逆相の論理振幅を発生する第２の差動回路と、
ベース端子が前記第２の差動回路のコレクタ端子に接続され前記第１の差動回路のコレクタ端子に帰還するエミッタフォロワから成る帰還回路とで構成され、
前記第２の上段差動回路は、ベース端子が前記伝達回路の出力、コレクタ端子が前記第２の差動回路のコレクタ端子に接続され、
前記伝達回路は、ベース端子が前記第２の差動回路のコレクタ端子に接続されたエミッタフォロワから成り、前記スレーブ回路または前記マスター回路における第１の差動回路のベース端子に出力し、
前記下段差動回路は、ベース端子が相補的に前記入力端子、コレクタ端子が前記第２の上段差動回路の共通エミッタ端子と前記第２の上段差動回路の共通エミッタ端子に接続され、共通エミッタ端子が第２の定電流源回路に接続されたことを特徴とするトグルフリップフロップ回路。
【請求項４】
前記入力端子の一方は、前記マスター回路における下段差動回路の第２の差動回路接続トランジスタ、および前記スレーブ回路における下段差動回路の第２の上段差動回路接続トランジスタの各ベース端子に接続され、
前記入力端子の他方は、前記マスター回路における下段差動回路の第２の上段差動回路接続トランジスタ、および前記スレーブ回路における下段差動回路の第２の差動回路接続トランジスタの各ベース端子に接続されたことを特徴とする請求項３に記載のトグルフリップフロップ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トグルフリップフロップ回路、特に高速動作に適したマスター・スレーブ方式のトグルフリップフロップ回路に関する。
【背景技術】
【０００２】
従来のこの種のトグルフリップフロップ回路（例えば特許文献１参照）を図５に示す。このトグルフリップフロップ回路は周知のフリップフロップ回路であって、図２のタイムチャートで示すように、入力端子３，４に入力するクロックの周波数を二分の一に分周した周波数のクロックを出力端子７，８に得るものである。
【０００３】
図５を参照すると、このトグルフリップフロップ回路はマスター回路１３とスレーブ回路１４で構成されており、スレーブ回路１４の出力（出力端子７，８）がマスター回路１３に帰還されるように接続されていることが分かる。マスター回路１３とスレーブ回路１４は同構成であり、マスター回路１３については、上段差動対トランジスタＱ１，Ｑ２，Ｑ７，Ｑ８と、下段差動対トランジスタＱ７，Ｑ８と、エミッタフォロワ用トランジスタＱ１１，Ｑ１２と、定電流発生用トランジスタＱ１６と、負荷抵抗Ｒ１，Ｒ２と、定電流発生用抵抗Ｒ６と、エミッタフォロワ用抵抗Ｒ７，Ｒ８とで構成されている。
【０００４】
第２の従来のトグルフリップフロップ回路を図６に示す。この回路は、図５のトグルフリップフロップ回路に対して、上段差動回路を負帰還構成にして広帯域化を実現するという技術思想（例えば、特許文献２参照）を適用したものである。
【０００５】
負帰還構成による高速性能改善の原理について図６を用いて説明する。この帰還型差動回路は、トランジスタＱ１，Ｑ２、抵抗Ｒ１，Ｒ２で構成される第１の差動回路によってまず増幅され、その出力信号はトランジスタＱ３，Ｑ４、抵抗Ｒ３，Ｒ４で構成される第２の差動回路に入力される。そして、第２の差動回路の出力信号がトランジスタＱ５，Ｑ６で構成されるエミッタフォロワにより、第１の差動回路に負帰還がかけられるため広帯域となる。
【０００６】
この回路全体の利得Ａｖは、Ａｖ＝ｇｍ１・ｒ１／｛１＋ｊωｒ１・Ｃａ／（１＋ｇｍ２・ｒ２）｝で表すことができ。ここで、ｇｍ１はトランジスタＱ１，Ｑ２のトランスコンダクタンス（電圧−電流変換効率）、ｇｍ２はトランジスタＱ３，Ｑ４のトランスコンダクタンス、ｒ１は抵抗Ｒ１，Ｒ２の定数、ｒ２は抵抗Ｒ３，Ｒ４の定数、ＣａはトランジスタＱ３，Ｑ４のベース・エミッタ間容量である。この式より、低周波帯域での回路全体の利得が、第１の差動回路の利得であるｇｍ１・ｒ１により決定され、第２の差動回路の利得であるｇｍ２・ｒ２によりベース・エミッタ間容量Ｃａによる帯域劣化の影響が低減されるため広帯域化が実現する。
【０００７】
次に、従来のラッチ回路を使用し、トグルフリップフロップ構成とした回路の動作について、図６の回路図と図２のタイムチャートを用いて説明する。
【０００８】
初期状態として、入力端子３がＬｏｗレベル、４がＨｉｇｈレベル、出力端子５と７がＨｉｇｈレベル、出力端子６，８がＬｏｗレベルにあるとする。タイミングt1で入力端子３がＨｉｇｈ、４がＬｏｗレベルに切り換わると、トランジスタＱ９がオンするため、先ず、負帰還構成の第１の上段差動回路のうち、トランジスタＱ１，Ｑ２、抵抗Ｒ１，Ｒ２で構成される第１の差動回路によって出力端子７，８の情報が読み込まれる。
【０００９】
次に、その出力信号は、トランジスタＱ３，Ｑ４、抵抗Ｒ３，Ｒ４で構成される第２の差動回路で読み込まれ、トランジスタＱ１１〜Ｑ１４および抵抗Ｒ７，Ｒ８で構成されるエミッタフォロワを通り出力端子５，６に出力される。この時、出力端子５は出力端子８のＬｏｗレベルを読み込むためＬｏｗレベルとなり、出力端子６は出力端子７のＨｉｇｈを読み込むためＨｉｇｈレベルとなる。
【００１０】
また、スレーブ回路２の下段差動回路を構成では、入力端子３がＨｉｇｈレベルであるためトランジスタＱ２５はオフ、入力端子４がＬｏｗレベルであるためトランジスタＱ２６がオンとなるため、出力端子７と８は前の状態が保持されるので、それぞれＨｉｇｈレベル、Ｌｏｗレベルを出力する。
【００１１】
タイミングt2で入力端子３がＬｏｗ、４がＨｉｇｈレベルに切り換わると、トランジスタＱ９はオフ、トランジスタＱ１０がオンとなるため、出力端子５と６は前の状態が保持され、それぞれＬｏｗレベル、Ｈｉｇｈレベルを出力する。スレーブ回路２では、トランジスタＱ２５がオン、トランジスタＱ２６がオフとなるため、出力端子５，６のＬｏｗレベルおよびＨｉｇｈレベルをトランジスタＱ１７〜Ｑ２２および抵抗Ｒ１〜Ｒ１２で構成される負帰還差動回路で読み込む。このレベルは、トランジスタＱ２７〜Ｑ３０および抵抗Ｒ１５，Ｒ１６で構成するエミッタフォロワを通って出力端子７、８に導かれるので、出力端子７、８は、それぞれＬｏｗおよびＨｉｇｈレベルになる。
【００１２】
以後、このサイクルを繰り返すことにより、マスター回路１の出力端子５，６とスレーブ回路２の出力端子７，８には、入力端子３，４に入力されるクロック周波数を１／２分周した出力が得られる。
【００１３】
【特許文献１】特許公報第２６９３３２９号（第２頁、図７）
【特許文献２】特開平２−２２３２０９（第４−第５頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上述した従来のトグルフリップフロップ回路（図６）では、トグル動作の基本として、出力端子７，８の電圧レベルを読み込み、出力端子５，６に電圧レベルの変化として現れるまでには、先ずトランジスタ３１，３２、抵抗１３，１４で構成される第１の差動回路によって出力端子７，８の情報が読み込まれ、次にトランジスタ２９，３０、抵抗１１，１２で構成される第２の差動回路で読み込まれるので、遅延時間Ｔｐｄが差動増幅器２段分となってしまう。
【００１５】
このため、トランジスタ３５，３６の入力クロックがＬｏｗレベルからＨｉｇｈレベル、またはＨｉｇｈレベルからＬｏｗレベルへ切り換わり、トランジスタ２７〜３２および抵抗１１〜１４で構成される負帰還差動回路が出力端子７，８の電圧レベルを読み込み、出力端子５，６に電圧レベルの変化として現れるまでの遅延時間Ｔｐｄが、図３に示すように、トランジスタ３５，３６のコレクタ電流波形の１／２周期分を越えてしまうような高いクロック周波数となると、電圧レベルが変化する前のデータを読み取ってしまうので、正常動作が行えなくなる。
【００１６】
この結果、負帰還構成にして広帯域化を図った図６に示したトグルフリップフロップ回路は、図５に示した最も一般的なトグルフリップフロップ回路よりトグル動作時の高速性能が劣化することになるという問題がある。
【００１７】
本発明の目的は、遅延時間Ｔｐｄを減少させ、トグル動作時の高速性能を向上させた負帰還構成のトグルフリップフロップ回路を提供することにある。
【課題を解決するための手段】
【００１８】
請求項１記載の発明は、入力クロックを二分の一に分周した出力クロックを得るために同構成のラッチ回路から成るマスター回路（図１の１）とスレーブ回路（図１の２）を備えたトグルフリップフロップ回路において、ラッチ回路は、入力クロックに応答して出力クロックまたはマスター回路の出力を読み込む負帰還構成の第１の上段差動回路（Ｑ１〜Ｑ６，Ｒ１〜Ｒ４／Ｑ１７〜Ｑ２２，Ｒ９〜Ｒ１２）と、第１の上段差動回路の出力論理振幅を保持する第２の上段差動回路（図１のＱ７，Ｑ８，Ｒ３，Ｒ４／Ｑ２３，Ｑ２４，Ｒ１１，Ｒ１２）と、第１の上段差動回路の出力論理振幅をスレーブ回路または出力端子に取り出すための伝達回路（図１のＱ１１〜Ｑ１４，Ｒ７，Ｒ８／Ｑ２７，Ｑ２８，Ｒ１５，Ｒ１６）と、入力クロックに応答して第１の上段差動回路または第２の上段差動回路を相補的に機能させる下段差動回路（図１のＱ９，Ｑ１０／Ｑ２５，Ｑ２６）とを備える。
【００１９】
更に、第１の上段差動回路は、出力クロックまたはマスター回路の出力を常時読み込んでいる第１の差動回路（図１のＱ１，Ｑ２，Ｒ１，Ｒ２／Ｑ１９，Ｑ２０，Ｒ９，Ｒ１０）と、入力クロックに応答して第１の差動回路の出力を読み込んで逆相の論理振幅を発生する第２の差動回路（図１のＱ３，Ｑ４，Ｒ３，Ｒ４／Ｑ１９，Ｑ２０，Ｒ１１，Ｒ１２）と、第２の差動回路の出力を第１の差動回路の出力に帰還する帰還回路（図１のＱ５，Ｑ６，Ｒ１，Ｒ２／Ｑ２１，Ｑ２２，Ｒ９，Ｒ１０）とで構成されることを特徴とする。
【００２０】
請求項２記載の発明は、請求項１記載の発明において、マスター回路における第２の差動回路およびスレーブ回路における第２の上段差動回路と、マスター回路における第２の上段差動回路およびスレーブ回路における第２の上段回路とは、入力クロックに対して相補的に作動するよう下段差動回路が機能することを特徴とする。
【００２１】
請求項３記載の発明は、入力クロックを二分の一に分周した出力クロックを得るために同構成のラッチ回路から成るマスター回路（図１の１）とスレーブ回路（図１の２）を備えたトグルフリップフロップ回路において、ラッチ回路は、第１の上段差動回路と第２の上段差動回路と伝達回路と下段差動回路とを備え、第１の上段差動回路は、共通エミッタ端子が第１の定電流源回路（図１のＱ１５，Ｒ５／Ｑ３１，Ｒ１３）に接続されて出力クロックまたはマスター回路の出力を常時読み込んでいる第１の差動回路と、ベース端子が第１の差動回路のコレクタ端子に接続され入力クロックに応答して逆相の論理振幅を発生する第２の差動回路と、ベース端子が第２の差動回路のコレクタ端子に接続され第１の差動回路のコレクタ端子に帰還するエミッタフォロワから成る帰還回路とで構成される。
【００２２】
また、第２の上段差動回路は、ベース端子が伝達回路の出力、コレクタ端子が第２の差動回路のコレクタ端子に接続され、伝達回路は、ベース端子が第２の差動回路のコレクタ端子に接続されたエミッタフォロワから成り、スレーブ回路またはマスター回路における第１の差動回路のベース端子に出力し、下段差動回路は、ベース端子が相補的に入力端子、コレクタ端子が第２の上段差動回路の共通エミッタ端子と第２の上段差動回路の共通エミッタ端子に接続され、共通エミッタ端子が第２の定電流源回路（図１のＱ１６，Ｒ６／Ｑ３２，Ｒ１４）に接続されたことを特徴とする。
【００２３】
請求項４記載の発明は、請求項３記載の発明において、入力端子の一方（図１の３）は、マスター回路（図１の１）における下段差動回路の第２の差動回路接続トランジスタ（図１のＱ９）、およびスレーブ回路における下段差動回路の第２の上段差動回路接続トランジスタ（図１のＱ２６）の各ベース端子に接続され、入力端子の他方（図１の４）は、マスター回路における下段差動回路の第２の上段差動回路接続トランジスタ（図１のＱ１０）、およびスレーブ回路における下段差動回路の第２の差動回路接続トランジスタ（図１のＱ２５）の各ベース端子に接続されたことを特徴とする。
【００２４】
本発明のトグルフリップフロップ回路は、書き込み機能を有する負帰還構成の第１の上段差動回路と、保持機能を有する第２の上段差動回路が論理振幅を発生させるための第１、第２の負荷抵抗に接続され、負帰還を構成する第１の上段差動回路のうち、第１の差動回路を常にオン状態としておき、第２の差動回路および第２の上段差動回路の共通エミッタ端子に、下段差動回路を構成するトランジスタのコレクタ端子がそれぞれ接続され、論理振幅を取り出すための第１、第２のエミッタフォロワを備えるラッチ回路を第１のマスター回路と第２のスレーブ回路として２段接続されることを特徴とする。
【発明の効果】
【００２５】
本発明は、負帰還を構成する第１の上段差動回路のうち、出力端子の出力を読み込む第１の差動回路の共通エミッタ端子を定電流源回路に接続することとしたため、第１の差動回路が常時オン状態となっているので、従来のトグルフリップフロップ回路と比較して、遅延時間Ｔｐｄが第１の差動回路の遅延時間分だけ減少しトグル動作時の高速性能が向上するという効果を有する。
【発明を実施するための最良の形態】
【００２６】
本発明は、入力クロックを二分の一に分周した出力クロックを得るために同構成のラッチ回路から成るマスター回路とスレーブ回路を備えたトグルフリップフロップ回路であって、ラッチ回路は、入力クロックに応答して出力クロックまたはマスター回路の出力を読み込む負帰還構成の第１の上段差動回路と、第１の上段差動回路の出力論理振幅を保持する第２の上段差動回路と、第１の上段差動回路の出力論理振幅をスレーブ回路または出力端子に取り出すための伝達回路と、入力クロックに応答して第１の上段差動回路または第２の上段差動回路を相補的に機能させる下段差動回路とを備える。
【００２７】
更に、第１の上段差動回路は、出力クロックまたはマスター回路の出力を常時読み込んでいる第１の差動回路と、入力クロックに応答して第１の差動回路の出力を読み込んで逆相の論理振幅を発生する第２の差動回路と、第２の差動回路の出力を第１の差動回路の出力に帰還する帰還回路とで構成される
【実施例１】
【００２８】
以下、図面を参照して本発明の実施例につき説明する。図１は本発明のトグルフリップフロップ回路を示した回路図である。このトグルフリップフロップ回路は、図５および図６に示したトグルフリップフロップ回路と同様に、入力端子３，４に入力するクロックの周波数を二分の一に分周した周波数のクロックを出力端子７，８に得るものであり、マスター回路１とスレーブ回路２で構成されている。スレーブ回路２の出力（出力端子７，８）がマスター回路１に帰還されるように接続されていることが分かる。また、図６に示したトグルフリップフロップ回路と同様に、上段差動回路を負帰還構成にして広帯域化を実現したものである。
【００２９】
マスター回路１とスレーブ回路２は同構成のラッチ回路であり、マスター回路１については、トランジスタＱ１〜Ｑ６および抵抗Ｒ１，Ｒ２で構成され書込み機能を有する負帰還構成の第１の上段差動回路と、トランジスタＱ７，Ｑ８および抵抗Ｒ３，Ｒ４で構成され保持機能を有する第２の上段差動回路と、トランジスタＱ９，Ｑ１０で構成される下段差動回路と、トランジスタＱ１１，Ｑ１３と抵抗Ｒ７およびトランジスタＱ１２，Ｑ１４と抵抗Ｒ８で構成され第１の上段差動回路および第２の上段差動回路における論理振幅を取り出すためのエミッタフォロワから成る伝達回路と、トランジスタＱ１５と抵抗Ｒ５で構成される第１の定電流源回路と、トランジスタＱ１６と抵抗Ｒ６で構成される第２の定電流源回路とを備えている。
【００３０】
第１の上段差動回路は、トランジスタＱ１，Ｑ２および抵抗Ｒ１，Ｒ２から成る第１の差動回路と、トランジスタＱ３，Ｑ４および抵抗Ｒ３，Ｒ４から成る第２の差動回路と、トランジスタＱ５，Ｑ６および抵抗Ｒ１，Ｒ２から成るエミッタフォロワの帰還回路とで構成されている。
【００３１】
トランジスタＱ３、Ｑ４、Ｑ７およびＱ８のコレクタ端子が、第１の上段差動回路および第２の上段差動回路における論理振幅を発生させるための負荷抵抗Ｒ３，Ｒ４に接続されている。また、第１の上段差動回路のうちの第２の差動回路および下段差動回路の各共通エミッタ端子が、下段差動回路のトランジスタＱ９，Ｑ１０のコレクタ端子とそれぞれ接続されている。また、第１の定電流源回路が第１の上段差動回路のうちの第１の差動回路の共通エミッタに接続され、第２の定電流源回路が下段差動回路の共通エミッタに接続されている。
【００３２】
マスター回路１の出力端子（エミッタフォロワの出力端子）５，６はスレーブ回路２における第１の上段差動回路のうちの第１の差動回路を構成するトランジスタＱ１７，Ｑ１８のベース端子に接続されている。また、入力端子３は、マスター回路１の下段差動回路を構成するトランジスタＱ９およびスレーブ回路２の下段差動回路を構成するトランジスタＱ２６の各ベース端子に接続されている。また、入力端子４は、マスター回路１の下段差動回路を構成するトランジスタＱ１０およびスレーブ回路２の下段差動回路を構成するトランジスタＱ２５の各ベース端子に接続されている。さらに、スレーブ回路２の出力端子（出力端子）７，８が、マスター回路１の第１の差動回路のベース端子に帰還されている。
【００３３】
次に、以上のように構成されている本トグルフリップフロップ回路の動作について、図１の回路図と図２，図３のタイムチャートを用いて説明する。
【００３４】
上述のように、上段差動回路のうちの第１の差動回路の共通エミッタ端子は第１の定電流源回路に接続されているため、マスター回路１においては出力端子７，８、スレーブ回路２においてはマスター回路１の出力端子の情報が常時読み込まれている。いま、初期状態として、入力端子３がＬｏｗレベル、４がＨｉｇｈレベル、出力端子５と７がＨｉｇｈレベル、出力端子６，８がＬｏｗレベルにあるとする。
【００３５】
図２のタイミングt1において入力端子３がＨｉｇｈ、４がＬｏｗレベルに切り換わると、マスター回路１では、トランジスタＱ９がオン、トランジスタＱ１０がオフとなる。このため、トランジスタＱ３，Ｑ４および抵抗Ｒ３，Ｒ４で構成される第２の差動回路が即時に第１の差動回路の情報を読み込み、トランジスタＱ１１〜Ｑ１４および抵抗Ｒ７，Ｒ８で構成されるエミッタフォロワを通り、出力端子５，６に出力される。結果として、出力端子５は出力端子８のＬｏｗレベルを読み込むためＬｏｗレベルとなり、出力端子６は同様にしてＨｉｇｈレベルとなる。
【００３６】
スレーブ回路２では、トランジスタＱ２６がオン、トランジスタＱ２５がオフとなる。このため、出力端子７と８は前の状態が保持され、それぞれＨｉｇｈレベル，Ｌｏｗレベルを出力する。また、マスター回路１の出力端子５，６の情報はスレーブ回路２へ伝達されない。
【００３７】
タイミングt2において入力端子３がＬｏｗ、４がＨｉｇｈレベルに切り換わると、マスター回路１では、トランジスタＱ９がオフ、トランジスタＱ１０がオンとなる。このため、出力端子５と６は前の状態が保持され、それぞれＬｏｗレベル，Ｈｉｇｈレベルを出力する。この出力端子５，６のＬｏｗレベルおよびＨｉｇｈレベルは、スレーブ回路２のトランジスタＱ１７，Ｑ１８および抵抗Ｒ９，Ｒ１０で構成される第１の差動回路で既に読み込んでいる。
【００３８】
スレーブ回路２ではトランジスタＱ２６がオフ、トランジスタＱ２５がオンとなる。したがって、トランジスタＱ１９，Ｑ２０および抵抗Ｒ１１，Ｒ１２で構成される第２の差動回路が即時に第１の差動回路の情報を読み込み、トランジスタＱ２７〜Ｑ３０および抵抗Ｒ１５，Ｒ１６で構成するエミッタフォロワを通り、出力端子７，８に出力される。結果として、出力端子７、８はそれぞれＬｏｗレベル，Ｈｉｇｈレベルになる。
【００３９】
タイミングt3において入力端子３がＨｉｇｈ、４がＬｏｗレベルに切り換わると、マスター回路１では、トランジスタＱ９がオン、トランジスタＱ１０がオフとなる。このため、トランジスタＱ３，Ｑ４および抵抗Ｒ３，Ｒ４で構成される第２の差動回路が即時に第１の差動回路の情報を読み込み、トランジスタＱ１１〜Ｑ１４および抵抗Ｒ７，Ｒ８で構成されるエミッタフォロワを通り、出力端子５，６に出力される。結果として、出力端子５は出力端子８のＨｉｇｈレベルを読み込むためＨｉｇｈレベルとなり、出力端子６は同様にしてＬｏｗレベルとなる。
【００４０】
スレーブ回路２では、トランジスタＱ２６がオン、トランジスタＱ１０がオフとなる。このため、出力端子７と８は前の状態が保持され、それぞれＬｏｗレベル，Ｈｉｇｈレベルを出力する。また、マスター回路１の出力端子５，６の情報はスレーブ回路２へ伝達されない。
【００４１】
タイミングt4において入力端子３がＬｏｗ、４がＨｉｇｈレベルに切り換わると、マスター回路１では、トランジスタＱ９がオフ、トランジスタＱ１０がオンとなる。このため、出力端子５と６は前の状態が保持され、それぞれＨｉｇｈレベル、Ｌｏｗレベルを出力する。この出力端子５，６のＨｉｇｈレベル，Ｌｏｗレベルは、スレーブ回路２のトランジスタＱ１７，Ｑ１８および抵抗Ｒ９，Ｒ１０で構成される第１の差動回路で既に読み込んでいる。
【００４２】
スレーブ回路２ではトランジスタＱ２６がオフ、トランジスタＱ２５がオンとなる。したがって、トランジスタＱ１９，Ｑ２０および抵抗Ｒ１１，Ｒ１２で構成される第２の差動回路が即時に第１の差動回路の情報を読み込み、トランジスタＱ２７〜Ｑ３０および抵抗Ｒ１５，Ｒ１６で構成するエミッタフォロワを通り、出力端子７，８に出力される。結果として、出力端子７、８はそれぞれＨｉｇｈレベル，Ｌｏｗレベルになる。
【００４３】
以上に詳細に説明したように、本発明では、負帰還回路を構成する第１の上段差動回路のうちの第１の差動回路が常にオン状態となっているため、遅延時間Ｔｐｄが第１の差動回路分だけ減少して出力端子７，８または５，６に出力される。以後の動作は従来と変わらず、このサイクルを繰り返すことにより、マスター回路１の出力端子５，６とスレーブ回路２の出力端子７，８には入力端子３，４に入力されるクロック周波数を１／２分周した出力が得られる。
【００４４】
ここで、従来のトグルフリップフロップ回路と本発明のトグルフリップフロップ回路におけるマスター回路の出力電圧波形のシミュレーション結果を図４に示す。
【００４５】
図４（ａ）はトグルフリップフロップ回路とクロック切換え用のトランジスタＱ９，Ｑ１０のコレクタ電流波形を示したものである。両波形の交差する時点M5を遅延時間Ｔｐｄの基準時点とする。図４（ｂ）は本発明のトグルフリップフロップ回路におけるマスター回路の出力端子５，６の電圧波形を示し、時点M5から両波形の交差する時点M6までを遅延時間Tpd1とする。図４（ｃ）は従来のトグルフリップフロップ回路におけるマスター回路の出力端子５，６の電圧波形を示し、時点M5から両波形の交差する時点M7までを遅延時間Tpd2とする。遅延時間Tpd1は略１２psec、遅延時間Tpd2は略１６psecであり、その差デルタTpd（略４psec）の分だけ、略２５％の改善ができていることが分かる。
【図面の簡単な説明】
【００４６】
【図１】本発明のトグルフリップフロップ回路の一実施例を示す回路図
【図２】本発明のトグルフリップフロップ回路のトグル動作を示すタイムチャート
【図３】遅延時間の長短と読み込まれるデータとの関係を示す図
【図４】本発明と従来回路の出力電圧波形のシミュレーション結果を示す図
【図５】従来技術のトグルフリップフロップ回路の一例を示す回路図
【図６】従来技術のトグルフリップフロップ回路の他の例を示す回路図
【符号の説明】
【００４７】
１            マスター回路
２            スレーブ回路
３，４        入力端子
５〜８        出力端子
９，１０      電圧源
Ｑ１〜Ｑ３２  トランジスタ
Ｒ１〜Ｒ１６  抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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