(57)【要約】【課題】信号伝達回路内の論理回路が多段で高い周波数のクロック信号を入力すると各論理回路によるデューティー比の変化の重畳によって出力信号波形そのものが得られず、ホットキャリアによるトランジスタの特性劣化に対する入力クロック周波数の依存性を調べられない。【解決手段】入力信号を波形整形する波形整形回路とその出力を入力して出力信号を出力する負荷駆動回路とその出力で駆動される出力負荷回路とを含む論理回路を直列に複数接続した信号伝達回路を設計する方法において、波形整形回路の出力する信号の立上り時間と立下り時間との時間差の値と、負荷駆動回路の出力信号の立上り時間と立下り時間との時間差の値との両値が同じか判断するステップと、両値が同じでないと判断された場合に両値を同じにするように波形整形回路の回路構造を修正することで波形整形回路の出力信号の立上り時間と立下り時間との時間差を調整するステップとを有する。【選択図】  図１
2005072951.tif 000002
【特許請求の範囲】
【請求項１】
繰り返し波形である入力信号を入力して波形整形した信号を出力する波形整形回路と前記波形整形した信号を入力して出力信号を出力する負荷駆動回路と前記負荷駆動回路により駆動される出力負荷回路とを含む論理回路を、直列に複数接続した信号伝達回路を設計する信号伝達回路の設計方法において、前記波形整形回路の出力する信号の立上り時間と立下り時間との時間差の値と、前記負荷駆動回路の出力信号の立上り時間と立下り時間との時間差の値との両値が同じか判断するステップと、両値が同じでないと判断された場合に、両値を同じにするように前記波形整形回路の回路構造を修正することで前記波形整形回路の出力信号の立上り時間と立下り時間との時間差を調整するステップとを有することを特徴とする信号伝達回路の設計方法。
【請求項２】
修正された前記波形整形回路の出力する信号の立上り時間と立下り時間との時間差の値と、前記負荷駆動回路の出力信号の立上り時間と立下り時間との時間差の値との両値が同じか判断するステップと、両値が同じでないと判断された場合に、両値を同じにするように前記出力負荷回路の負荷容量を修正することで前記負荷駆動回路の出力信号の立上り時間と立下り時間との時間差を調整するステップとを有することを特徴とする請求項１記載の信号伝達回路の設計方法。
【請求項３】
繰り返し波形である入力信号を入力して波形整形した信号を出力する波形整形回路と前記波形整形した信号を入力して出力信号を出力する負荷駆動回路と前記負荷駆動回路により駆動される出力負荷回路とを含む論理回路を、直列に複数接続した信号伝達回路を設計する信号伝達回路の設計方法において、前記波形整形回路の出力する信号の立上り時間と立下り時間との時間差の値と、前記負荷駆動回路の出力信号の立上り時間と立下り時間との時間差の値との両値が同じか判断するステップと、両値が同じでないと判断された場合に、両値を同じにするように前記出力負荷回路の負荷容量を修正することで前記負荷駆動回路の出力信号の立上り時間と立下り時間との時間差を調整するステップとを有することを特徴とする信号伝達回路の設計方法。
【請求項４】
前記波形整形回路の出力する信号の立上り時間と立下り時間との時間差の値と、修正された前記負荷駆動回路の出力信号の立上り時間と立下り時間との時間差の値との両値が同じか判断するステップと、両値が同じでないと判断された場合に、両値を同じにするように前記波形整形回路の回路構造を修正することで前記波形整形回路の出力信号の立上り時間と立下り時間との時間差を調整するステップとを有することを特徴とする請求項３記載の信号伝達回路の設計方法。
【請求項５】
繰り返し波形である入力信号を入力して波形整形した信号を出力する波形整形回路と前記波形整形した信号を入力して出力信号を出力する負荷駆動回路とを含む論理回路を、直列に複数接続した信号伝達回路において、前記波形整形回路の出力する信号の立上り時間と立下り時間との時間差の値と、出力に負荷容量が接続される前記負荷駆動回路の出力信号の立上り時間と立下り時間との時間差の値との両値を同じにした回路構造を有することを特徴とする信号伝達回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は信号伝達回路の設計方法に関する。特に直列接続された波形整形回路と負荷駆動回路とを含む論理回路を直列に多段接続された信号伝達回路の設計方法に関する。より具体的には、負荷駆動回路を被測定回路とする信号伝達遅延時間の測定に用いる被遅延測定回路である信号伝達回路の設計方法に関する。
【背景技術】
【０００２】
新しい製造プロセスを試験するために、その製造プロセスを用いて半導体チップ上に実際に半導体回路を形成し、形成された半導体回路を試験することが行われている。このような試験の中でも、半導体回路で構成された信号伝達回路による信号の伝搬状態を測定する試験がある。伝搬状態は、信号伝達回路へ信号が入力されてから出力されるまでの遅延時間と出力波形を半導体試験装置であるＬＳＩテスターやオシロスコープといった測定装置を用いて測定することで評価している。また、遅延時間を測定する理由は、単なるトランジスタの遅延特性を評価するばかりではなく、信頼性評価にも用いるためである。信頼性評価には、スロートラップとホットキャリアによるトランジスタ特性劣化の経時変化の評価がある。スロートラップによるトランジスタ特性劣化の経時変化の評価は、ある一定の電圧を被測定対象回路に印加した状態で高温動作試験を行うものである。ホットキャリアによるトランジスタ特性劣化の経時変化の評価は、被測定対象回路に特定の周波数を持つ信号を入力し、常に動作させた状態で高温動作試験を行うものである。更に、ホットキャリアによるトランジスタ特性劣化の経時変化の評価では、低周波から高周波に至る様々な周波数の信号を信号伝達回路へ入力させて、この特性劣化の周波数依存性を調べている。
【０００３】
このような信号伝達回路の例として、図３の信号伝達回路９を用いて説明する。信号伝達回路９は、繰り返し波形、例えばクロック信号である入力信号７が順に伝達される論理回路６を複数縦続接続し、出力信号８を出力するよう構成されている。論理回路６を複数縦続接続している理由は、論理回路６を１段のみでは入力信号を入力してから出力信号が出力されるまでの遅延時間が短すぎて、この遅延時間を効率的に測定するための半導体試験装置で測定することができないためである。信号伝達回路９を用いて測定された遅延時間を、論理回路６の回路段数で除算すれば論理回路６の１段分の遅延時間を求めることができる。
【０００４】
論理回路６は、図２に示すように入力信号４を入力して波形を整形する波形整形回路１と、この波形整形回路１により波形整形された信号を入力して出力負荷回路３を駆動すると共に後段回路へ出力信号５を出力する負荷駆動回路２と、負荷駆動回路２の出力負荷となる出力負荷回路３とから構成されている。負荷駆動回路２は、トランジスタの特性を求めるための遅延時間を測定する対象となる被測定回路である。
【０００５】
信号伝達回路９の従来の設計方法を図４を用いて説明する。この設計方法は、負荷駆動回路を決定するステップ１と、波形整形回路を決定するステップ２と、出力負荷回路を決定するステップ３と、負荷駆動回路と、波形整形回路と、出力負荷回路からなる論理回路の段数を決定するステップ４とを有している。
【０００６】
まず、被測定回路である負荷駆動回路を決定するステップ１において、予め用意されているプリミティブな回路を集めたデータベースから遅延時間を測定する対象となる回路を選択して決定する。
【０００７】
次に、波形整形回路を決定するステップ２において、被測定回路である複数の論理回路が縦続接続された場合に同一タイミングでの各論理回路への入力信号の入力論理（１か０か）が同一になるように、また、前段の論理回路の出力信号の波形なまりにより後段の被測定回路である論理回路が検出する入力論理レベルの検出タイミングがばらつくことによって遅延時間がばらつくことを防ぐために、後段の論理回路への入力信号波形がなまらないようにデータベースから回路を選択して波形整形回路を決定する。
【０００８】
次に、出力負荷回路を決定するステップ３において、被測定回路である論理回路の遅延時間の出力負荷依存性を測定するために、出力負荷回路を決定する。出力負荷依存性を評価するための出力負荷回路は、実際の半導体チップ設計で発生すると予測される出力負荷容量を考慮して決定される。この実際の半導体チップ設計で出力負荷容量を考慮する回路としては、例えばクロック信号分配回路がある。クロック信号分配回路は半導体チップ上に形成される回路の中で最もホットキャリア耐性が求められる回路の一つである。従ってこの信号伝達回路９は、クロック信号分配回路に類似した回路構成になっている。
【０００９】
次に、負荷駆動回路と、波形整形回路と、出力負荷回路からなる論理回路の段数を決定するステップ４は、半導体試験装置であるＬＳＩテスターによる遅延時間を測定する測定精度を考慮して、論理回路の段数を決定する。
【００１０】
ところで、半導体チップ上に形成されるトランジスタの最小設計寸法は日進月歩で極めて小さくなるにつれて、今まで数チップで構成されていたシステムを１チップ上に集積することが行われている。従って、設計寸法が小さくなったにも関わらず、チップサイズが大面積になってきている。このために、例えばクロック信号分配回路は、搭載されるデバイス上での論理回路の多段数が増大すると共に、その回路長が極めて長くなっている。更にデバイスの動作周波数は数年間で数倍になるという成長を遂げている。これらのことより被遅延測定回路である信号伝達回路９の論理回路段数を増やし、高い周波数のクロック信号を入力して試験したところ、入力したクロック信号波形が被遅延測定回路である信号伝達回路９から出力されなくなるという事態が生じた。この不具合を解析した結果、これらの論理回路を伝搬されるクロック信号のデューティー比が、クロック信号の伝搬長が長くなるほど変化していくことに原因があることが判明した。
【００１１】
このようなデューティー変動を修正し、デューティー５０％の信号を得る波形整形回路が特開２００１−１０２９０９（特許文献１）に開示されている。この波形整形回路を図５に図示する。図５において反転回路４１と示された回路以外は全て一般的なインバータである。入力信号４２はインバータ２段を通って遅延された信号と遅延されない信号とに分かれて、それぞれ反転回路４１に入力され、各反転回路４１から出力される信号のワイアードＯＲ論理がとられて出力信号４３として出力されている。この反転回路４１の詳細な回路は図６に図示される。入力信号５１は、カスケードに接続されたＰｃｈとＮｃｈの両トランジスタにゲート入力されることで入力論理を反転した出力信号５２を出力する。しかし、このカスケード接続には電源と接地との間に各々別のトランジスタが挿入されていて、これらの別のトランジスタによりスイッチされるように構成されている。入力信号５１は、インバータ５段で遅延されている期間、別のトランジスタによるスイッチが閉じることで、反転されて出力信号５２を出力する。この期間を越えると別のトランジスタが開いてこの反転回路４１は、ハイインピーダンス出力するようになる。つまり、反転回路４１は、入力信号５１の論理が反転した時から暫くは出力信号５２を出力するが、その後にハインピーダンス出力に変化するものである。この反転回路４１を用いて図５の回路構成によりデューティー比５０％の出力信号４３を得られるようになっている。
【００１２】
【特許文献１】特開２００１−１０２９０９号
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかし、この特許文献１（特開２００１−１０２９０９号）に開示された波形整形回路は、回路量が多くなるばかりか、単独の回路としてデューティー比を制御できるだけである。つまり、この先願の波形整形回路を、本発明の対象となる遅延測定回路である信号伝達回路に用いても、信号伝達回路では、波形整形回路の後段にある被測定回路である負荷駆動回路の振る舞いが考慮されないために、伝搬する信号のデューティー比が変化してしまうという課題が残されてしまう。この課題のために従来は論理回路の多段数を非常に多くした信号伝達回路へ高い周波数のクロック信号を入力すると各論理回路によるデューティー比の変化の重畳によって出力信号波形そのものが得られなくなってしまう。従って、信頼性評価において、ホットキャリアによるトランジスタの特性劣化に対する入力クロック周波数の依存性を調べることができなかった。
【００１４】
本発明の目的は、信号伝達回路全体で伝搬される信号のデューティー比を保つことを達成できる信号伝達回路の設計方法及びその信号伝達回路を提供することである。
【課題を解決するための手段】
【００１５】
上記課題を解決するため、
（１）本発明の信号伝達回路の設計方法は、繰り返し波形である入力信号を入力して波形整形した信号を出力する波形整形回路と前記波形整形した信号を入力して出力信号を出力する負荷駆動回路と前記負荷駆動回路により駆動される出力負荷回路とを含む論理回路を、直列に複数接続した信号伝達回路を設計する信号伝達回路の設計方法において、前記波形整形回路の出力する信号の立上り時間と立下り時間との時間差の値と、前記負荷駆動回路の出力信号の立上り時間と立下り時間との時間差の値との両値が同じか判断するステップと、両値が同じでないと判断された場合に、前記波形整形回路の回路構造を修正することで前記波形整形回路の出力信号の立上り時間と立下り時間との時間差を調整するステップとを有することを特徴とする。
（２）（１）に記載した本発明の信号伝達回路の設計方法は、修正された前記波形整形回路の出力する信号の立上り時間と立下り時間との時間差の値と、前記負荷駆動回路の出力信号の立上り時間と立下り時間との時間差の値との両値が同じか判断するステップと、両値が同じでないと判断された場合に、前記出力負荷回路の負荷容量を修正することで前記負荷駆動回路の出力信号の立上り時間と立下り時間との時間差を調整するステップとを、更に有することを特徴とする。
（３）また、本発明の信号伝達回路の設計方法は、繰り返し波形である入力信号を入力して波形整形した信号を出力する波形整形回路と前記波形整形した信号を入力して出力信号を出力する負荷駆動回路と前記負荷駆動回路により駆動される出力負荷回路とを含む論理回路を、直列に複数接続した信号伝達回路を設計する信号伝達回路の設計方法において、前記波形整形回路の出力する信号の立上り時間と立下り時間との時間差の値と、前記負荷駆動回路の出力信号の立上り時間と立下り時間との時間差の値との両値が同じか判断するステップと、両値が同じでないと判断された場合に、前記出力負荷回路の負荷容量を修正することで前記負荷駆動回路の出力信号の立上り時間と立下り時間との時間差を調整するステップとを有することを特徴とする。
（４）（３）に記載した本発明の信号伝達回路の設計方法は、前記波形整形回路の出力する信号の立上り時間と立下り時間との時間差の値と、修正された前記負荷駆動回路の出力信号の立上り時間と立下り時間との時間差の値との両値が同じか判断するステップと、両値が同じでないと判断された場合に、前記波形整形回路の回路構造を修正することで前記波形整形回路の出力信号の立上り時間と立下り時間との時間差を調整するステップとを有することを特徴とする。
（５）また、本発明の信号伝達回路は、繰り返し波形である入力信号を入力して波形整形した信号を出力する波形整形回路と前記波形整形した信号を入力して出力信号を出力する負荷駆動回路とを含む論理回路を、直列に複数接続した信号伝達回路において、前記波形整形回路の出力する信号の立上り時間と立下り時間との時間差の値と、出力に負荷容量が接続される前記負荷駆動回路の出力信号の立上り時間と立下り時間との時間差の値との両値を同じにした回路構造を有することを特徴とする。
【発明の効果】
【００１６】
以上のように本発明は、波形整形回路の立上り時間と立下り時間との時間差の値と、負荷駆動回路の同時間差の値とを同じにすることで、伝搬される信号のデューティー比を保つことを達成すると共に、同時に回路量を抑え、信号遅延を抑えてスキューをも考慮するという極めて困難な課題を解決できたものである。
【発明を実施するための最良の形態】
【００１７】
次に、本発明を実施する最良の一形態について図面を参照して説明する。なお、以下の説明において参照する各図においては、他の図と同等部分には同一の符号が付されている。
【００１８】
本発明の信号伝達回路の設計方法のステップの構成を、図１を用いてその設計フローにより説明する。図１において、被測定回路を決定するステップ１と、波形整形回路を決定するステップ２と、出力負荷回路を決定するステップ３と、被測定回路である負荷駆動回路と波形整形回路と出力負荷回路からなる論理回路を複数縦続接続する段数を決定するステップ４までは従来の図４と同じである。本発明を示す図１は、従来よりも更に、波形整形回路の出力信号の立上り時間と立下り時間の時間差の値と、負荷駆動回路の出力信号の立上り時間と立下り時間の時間差の値の両値が同じか判断するステップ５と、ステップ５で同じと判断されればフローを終了するが、同じでないと判断されれば、波形整形回路の出力信号の立上り時間と立下り時間の時間差を調整するステップ６と、次に、波形整形回路の出力信号の立上り時間と立下り時間の時間差の値と、負荷駆動回路の出力信号の立上り時間と立下り時間の時間差の値の両値が同じか判断するステップ７と、ステップ７で同じと判断されればフローを終了するが、同じでないと判断されれば、負荷駆動回路の出力信号の立上り時間と立下り時間の時間差を調整するステップ８とを有している。
【００１９】
次に、これらのステップを説明する前に本発明に到った動作原理を図２と図３を参照して説明する。本発明の対象となる被遅延測定回路である信号伝達回路においては、各論理回路６内の出力負荷回路３で構成される負荷容量値を同じにすることが前提になっている。また、各論理回路６内の波形整形回路１と負荷駆動回路２も同一の回路構成になっている。そして、信号伝達回路９内を伝搬する信号のデューティー比を保つには、波形整形回路１と負荷駆動回路２を伝搬する際の信号のハイパルス幅とロウパルス幅を一定にすれば良い。そこで、対象となる信号伝達回路においては、以上の条件を全て勘案した結果、波形整形回路１が出力する信号の立上り時間と立下り時間の時間差の値と、負荷駆動回路２が出力する信号の立上り時間と立下り時間の時間差の値とを同じにすれば良いという結論に到った。つまり、論理回路６内の波形整形回路１と負荷駆動回路２が出力する信号の立上り時間と立下り時間の時間差を一定にしておけば、立上り時間と立下り時間により決まるハイパルス幅、及びロウパルス幅も両回路間で一定になる。更に、上述の条件下にあっては各論理回路の構成が同じで出力負荷容量が各々同じなのだから各論理回路間でのデューティー比も一定にできるのである。従って、波形整形回路１が出力する信号の立上り時間と立下り時間の時間差の値と、負荷駆動回路２が出力する信号の立上り時間と立下り時間の時間差の値とを同じにするという、従来考慮されることのなかった方法を用いて、信号伝達回路全体でのデューティー比を一定にするものである。また、負荷駆動回路２は、遅延時間の測定対象である被測定回路であるからデューティー比の調整のために回路を構成するトランジスタのサイズや構成内容を修正する訳にはいかない。そこで、本発明では回路量を増やすことなく、波形整形回路１と出力負荷回路３のみを調整のための修正に用いることが考えられた。
波形整形回路の出力信号の立上り時間と立下り時間の時間差を調整するステップ６を図７と図８を用いて説明する。図７は、波形整形回路１１である２入力ＮＡＮＤ、被測定回路となる負荷駆動回路１２であるＩＮＶＥＲＴＥＲ、及び出力負荷回路１３である２つのＩＮＶＥＲＴＥＲで構成された１段分の論理回路６（図２）である。この２入力ＮＡＮＤはＩＮＶＥＲＴＥＲとして動作する。従ってプリミティブな回路として２入力ＮＡＮＤに替えてＩＮＶＥＲＴＥＲを選択することもできる。２入力ＮＡＮＤを用いた理由は、出力を電源電位へプルアップするＰ型トランジスタに比べ、同一トランジスタサイズであるならば接地電位へプルダウンするＮ型トランジスタの負荷駆動能力が高いので出力信号の立上り時間と立下り時間が大きく違ってしまうことを避けるためである。２入力ＮＡＮＤの片方のＮ型トランジスタは、常時オンしているので微小な負荷となる。このようにしてＰ型とＮ型の両トランジスタの駆動能力の不均衡を少なくしている。ここで、２入力ＮＡＮＤの出力立ち上がり時間は５ａ（ｎｓ）、出力立ち下がり時間は４ａ（ｎｓ）であり、負荷駆動回路１２のＩＮＶＴＥＲの出力立ち上がり時間は３ａ（ｎｓ）、出力立ち下がり時間はａ（ｎｓ）である。２入力ＮＡＮＤの出力立ち上がり時間と出力立ち下がり時間の差は５ａ−４ａ＝ａ（ｎｓ）となり、出力立ち上がり時間の方が大きい。また、ＩＮＶＥＲＴＥＲの出力立ち上がり時間と出力立ち下がり時間の差は３ａ−ａ＝２ａ（ｎｓ）となり、出力立ち上がり時間の方が大きい。以上より、２入力ＮＡＮＤの出力立ち上がり時間と出力立ち下がり時間の差と、ＩＮＶＥＲＴＥＲの出力立ち上がり時間と出力立ち下がり時間の差との差はａ−２ａ＝−ａ（ｎｓ）となる。これは、論理回路６の段数が１段増えるにつれ、論理回路の出力信号のハイパルス幅はａ（ｎｓ）だけ小さくなり、ロウパルス幅はａ（ｎｓ）だけ大きくなることを示す。例えば、論理回路が１０段直列に接続された構成の場合、１段目の論理回路の出力信号のハイパルス幅が４５ａ（ｎｓ）、ロウパルス幅が５５ａ（ｎｓ）であったとき、１０段目の論理回路の出力信号のハイパルス幅は４５ａ−１０×ａ＝３５ａ（ｎｓ）となり、ロウパルス幅は５５ａ＋１０×ａ＝６５ａ（ｎｓ）となり、ハイパルス幅とロウパルス幅のデューティー比が大きく変化することになる。
【００２０】
そこで、ステップ６により図８のように、波形整形回路２１の２入力ＮＡＮＤのＮ型トランジスタを複数並列にすることで見かけ上のゲート幅を図７のものよりも２倍にした。これは、波形整形回路のＮ型トランジスタの見かけ上のゲート幅を２倍にしてハイレベルからロウレベルへのスイッチング期間を短くし、その結果、波形整形回路の出力立ち下がり時間が小さくなることで、波形整形回路の出力立ち上がり時間と出力立ち下がり時間の差と、被測定回路の出力立ち上がり時間と出力立ち下がり時間の差との差をゼロにすることを目的としている。なお、このステップ６では波形整形回路の２入力ＮＡＮＤのＮ型トランジスタを複数並列にして見かけ上のゲート幅を調整したが、場合に応じて複数直列にして見かけ上のトランジスタ長を調整したり、トランジスタの寸法を変更して調整するなど、調整方法は適宜選択することができる。尚、波形整形回路のＮ型トランジスタのゲート幅を２倍にすることで、ロウレベルからハイレベルへのスイッチング期間が多少長くなり、その結果、波形整形回路の出力立ち上がり時間は逆に少し大きくなるが、出力立ち下がり時間の変動割合と比較して、この影響による出力立ち上がり時間の変動割合は小さいので、本実施例では出力立ち上がり時間は変わらないと仮定している。図８において、２入力ＮＡＮＤの出力立ち上がり時間は５ａ（ｎｓ）、出力立ち下がり時間は２ａ（ｎｓ）であり、ＩＮＶＥＲＴＥＲの出力立ち上がり時間は３ａ（ｎｓ）、出力立ち下がり時間はａ（ｎｓ）である。２入力ＮＡＮＤの出力立ち上がり時間と出力立ち下がり時間の差は５ａ−２ａ＝３ａ（ｎｓ）となり、出力立ち上がり時間の方が大きい。また、ＩＮＶＥＲＴＥＲの出力立ち上がり時間と出力立ち下がり時間の差は３ａ−ａ＝２ａ（ｎｓ）となり、出力立ち上がり時間の方が大きい。以上より、２入力ＮＡＮＤの出力立ち上がり時間と出力立ち下がり時間の差と、ＩＮＶＥＲＴＥＲの出力立ち上がり時間と出力立ち下がり時間の差との時間差は３ａ−２ａ＝ａ（ｎｓ）となる。図８の例においては、２入力ＮＡＮＤの出力立ち上がり時間と出力立ち下がり時間の差の方が、ＩＮＶＥＲＴＥＲの出力立ち上がり時間と出力立ち下がり時間の差よりも大きくなったが、それらの差の絶対値は図７と同様にａ（ｎｓ）という結果となり、図８の場合においても、ハイパルス幅とロウパルス幅のデューティー比が変化することになる。
【００２１】
そこで、更にステップ８により図９のように、出力負荷回路２３を２つから３つのＩＮＶＥＲＴＥＲへ変更する。これは、出力負荷回路内において１つのＩＮＶＥＲＴＥＲ分のゲート容量増加により被測定回路である負荷駆動回路１２の出力による負荷容量を充電する充電時間が増大し、その結果、被測定回路である負荷駆動回路１２の出力立ち上がり時間が大きくなることで、波形整形回路の出力立ち上がり時間と出力立ち下がり時間の差と、被測定回路の出力立ち上がり時間と出力立ち下がり時間の差との時間差をゼロにすることを目的としている。負荷容量の増やし方、減らし方は様々な方法を選択できる。例えばＩＮＶＥＲＴＥＲを構成しているトランジスタを直列にしたり、並列にしたり、トランジスタ寸法を替えるなど、場合に応じて選択できる。尚、ＩＮＶＥＲＴＥＲ１つ分のゲート容量増加により被測定回路である負荷駆動回路１２の出力による負荷容量を放電する放電時間が多少増え、その結果、被測定回路である負荷駆動回路１２の出力立ち下がり時間も少し大きくなるが、出力立ち上がり時間の変動割合と比較して、この影響による出力立ち下がり時間の変動割合は小さいので、本実施例では出力立ち下がり時間は変わらないと仮定している。図９において、２入力ＮＡＮＤの出力立ち上がり時間は５ａ（ｎｓ）、出力立ち下がり時間は２ａ（ｎｓ）であり、ＩＮＶＥＲＴＥＲの出力立ち上がり時間は４ａ（ｎｓ）、出力立ち下がり時間はａ（ｎｓ）となる。２入力ＮＡＮＤの出力立ち上がり時間と出力立ち下がり時間の差は５ａ−２ａ＝３ａ（ｎｓ）となり、出力立ち上がり時間の方が大きい。また、ＩＮＶＥＲＴＥＲの出力立ち上がり時間と出力立ち下がり時間の差は４ａ−ａ＝３ａ（ｎｓ）となり、出力立ち上がり時間の方が大きい。以上より、２入力ＮＡＮＤの出力立ち上がり時間と出力立ち下がり時間の差と、ＩＮＶＥＲＴＥＲの出力立ち上がり時間と出力立ち下がり時間の差との差は３ａ−３ａ＝０（ｎｓ）となる。これにより、論理回路６（図２）が多段の場合においても、各段の論理回路６の出力信号のハイパルス幅とロウパルス幅のデューティー比は一定に保たれるようになる。
【００２２】
以上の実施の形態では、図１に図示するフローに従う設計方法を説明した。しかし、図１のステップ６とステップ８の順番を入れ替えても図１のフローにおける場合と同様の本発明の設計を達成できる。つまり、この別の実施の形態においては、図１のステップ６に替えて、負荷駆動回路の出力信号の波形を調整するべく、出力負荷回路３の負荷容量を修正する。この修正を行ってもステップ７の判断条件を満足しなければ、図１のステップ８に替えて、波形整形回路の出力信号の波形を調整するべく、波形整形回路の回路構造を修正する。つまり、波形整形回路を構成するトランジスタの寸法（ディメンジョン）や並列数、直列数を修正する。このようにして図１のフローに替えて、図１のステップ６と８とを入れ替えたフローにしても本発明の目的を達成できる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施の一形態による信号伝達回路の設計方法の処理フローチャートを示す図である。
【図２】一般的な論理回路の構成を示すブロック図である。
【図３】図２の論理回路を用いて構成した一般的な信号伝達回路の構成を示すブロック図である。
【図４】従来の信号伝達回路の設計方法の処理フローチャートを示す図である。
【図５】従来の波形整形回路の構成を示す回路図である。
【図６】図５で用いる反転回路４１の内部構成を示す詳細な回路図である。
【図７】本発明の実施の一形態の説明に用いる論理回路の内部構成を示す詳細な回路図である。
【図８】本発明の実施の一形態の説明に用いる論理回路の内部構成を示す詳細な回路図である。
【図９】本発明の実施の一形態の説明に用いる論理回路の内部構成を示す詳細な回路図である。
【符号の説明】
【００２４】
１、１１、２１    ：  波形整形回路
２、１２          ：  負荷駆動回路
３、１３、２３    ：  出力負荷回路
４、７、４２、５１：  入力信号
５、８、４３、５２：  出力信号
６                ：  論理回路
９                ：  信号伝達回路
４１              ：  反転回路
【図１】
2005072951.tif 000003
【図２】
2005072951.tif 000004
【図３】
2005072951.tif 000005
【図４】
2005072951.tif 000006
【図５】
2005072951.tif 000007
【図６】
2005072951.tif 000008
【図７】
2005072951.tif 000009
【図８】
2005072951.tif 000010
【図９】
2005072951.tif 000011