(57)【要約】【課題】  この発明は、スルーホールをシュリンク処理して微細なスルーホールを形成する方法において、フロー後にレイアウト依存のない均一なスルーホールを形成することを目的とする。【解決手段】  パターンレイアウト上一番密なパターンのシユリンク量に他パターンのシュリンク量を整合させるために、あらかじめ形成されるスルーホールの周辺にスリット状のダミーパターンを配置させる。スリット状のダミーパターンの幅とスルーホールからの距離を制御することでシュリンク量を調整し、さらにフロー後にスリット状のダミーパターンが埋め込まれるようにスリット状のダミーパターンの幅を制御する。【選択図】  なし【特許請求の範囲】
【請求項１】
半導体基板上に形成されたレジスト膜に露光、現像処理を行うことによって、スルーホールパターンを形成する工程とレジスト膜により形成されたスルーホールパターンに熱処理を施すことによりレジスト膜をフローさせ、スルーホールパターンを縮小させる工程により、所望のスルーホールパターンを形成する半導体装置の製造方法において、
スルーホールパターンの周辺にスリット状のダミーパターンを配置することを特徴とする半導体装置の製造方法。
【請求項２】
前記スリット状のダミーパターンは、前記スルーホールパターンの平面配置密度が疎である領域のスルーホールパターンの周囲に配置されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記スリット状のダミーパターンのスリット幅は、前記熱処理によって開口が閉塞される幅以下であることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記スリット状のダミーパターンのスリット幅が、所望の縮小量以下であることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記スリット状のダミーパターンは、前記半導体基板表面には到達しない非貫通の開口であることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に微細なスルーホールを形成するためにリソグラフィー工程で用いられるマスクパターンの改良に関するものである。
【背景技術】
【０００２】
大規模ＬＳＩの微細化に伴い、微細なスルーホールの形成が要求されている。この微細なスルーホールを実現するためにリソグラフィー工程においては、露光装置での対応として、用いる照射光が、ＫｒＦ露光からＡｒＦ露光、そしてＦ２露光と変化し、短波長化がすすめられている。さらに、レンズのＨｉｇｈＮＡ化、変形照明の適用がなされている。また、レジスト材料からの対応としては、高解像レジストの開発はもちろん、ハードマスクプロセス、多層レジストプロセスといったレジスト薄膜化を目的とした開発が進められている。一方、マスク技術からの対応としてはハーフトーンマスクの適用、補助パターンの導入などが行われている。
【０００３】
ところで、レジスト塗布−露光−現像から得られるレジストパターンのスルーホール径には、使用する露光光の波長に依存する限界があり、この限界を打破し、さらに微細なスルーホールパターンを得るために、シュリンクプロセスが採用されている。
【０００４】
シュリンクプロセスには大きく２つのプロセスが知られている。すなわち、特開２００２−２１７０８７号公報（特許文献１）に示されるように、（１）あらかじめ形成されたレジストパターンを熱処理することにより、レジストをフローさせて、微細なパターンを得る方法と、（２）あらかじめ形成されたレジストパターンに架橋剤を含む水溶性樹脂組成物を塗布し、レジストと塗布した水溶性樹脂の間でミキシングを起こさせた後、未反応の水溶性樹脂を水系リンスで除去することで微細なパターンを得る方法がある。しかしながら、シュリンクプロセス、特に前記（１）の方法では、パターンの疎密あるいはレイアウトにより、シュリンク量が異なることになる。この様子を図６に示す。図６（ａ）はシュリンクプロセス適用後に、パターンレイアウトが１：１パターンとなる条件を設定した場合、（ｂ）は同様に１：２パターンとなる条件を設定した場合、（ｃ）は孤立パターン形成を意図した場合に相当する。図６において、符号６１で示される密パターンのスルーホールをシュリンクした場合、符号６２に見られるように１：１パターンのレイアウトを有するスルーホールパターンが得られる。これに対して、符号６３のスルーホールパターンは、符号６４に示すシュリンクしたスルーホールパターンとなる。符号６２と符号６４のスルーホールパターンとを比較すると明らかに径が異なっていることがわかる。また、符号６６の孤立したスルーホールパターンは、符号６４のスルーホールパターンと同等である。このように、密パターンをシュリンクさせた後、１：１パターンになるようにシュリンク条件を設定した場合、パターンが疎になるにつれシュリンク量が大きくなり、スルーホールが小さく形成される。したがって、特許文献１にも明記されている通り、あらかじめ使用するマスクパターンに補正を加える必要がある。
【０００５】
マスクパターンに補正を加える方法としては、マスクパターンにダミーパターンを配置してシュリンク量を均一にすることが知られている（特許文献２参照）。しかしながら、ダミーパターンとして所望パターンと同等の大きさ及び同等の間隔で配置しようとする場合には、１：３、１：５、…といったパターンの補正はできるが、１：２、１：４、…といったパターンの補正はできない。また、マスクパターンに形成したダミーパターンは、その後のエッチング処理を行う前に、何らかの方法で消去する必要がある。このダミーパターンの消去方法として、レジストにスルーホールとダミーパターンとを形成した後、その表面にレジストを塗布し、第２のマスクを用いてダミーパターン部分のみを覆設し、スルーホール部のみが開口するようにパターニングしてダミーパターンを消去することが知られている（特許文献３参照）。しかしながらこの方法によれば、ダミーパターンを消去するために、さらに１枚のマスクが必要となり、したがってリソグラフィー工程が増加するという問題が生じる。
【０００６】
また、シュリンクプロセスである（１）の方法において、パターンの疎密に拘わらず寸法均一性を向上させるために、特に制御された熱処理条件で、レジストパターンの形成を行うことが知られている（特許文献４参照）。
【特許文献１】特開２００２−２１７０８７号公報
【特許文献２】特開２００２−５７０８４公報
【特許文献３】特開平６−２５２０３１公報
【特許文献４】特開２００２−２３１６０１公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記したように、微細なスルーホールパターンを、あらかじめ形成されたレジストパターンに熱処理を施しフローさせる方法で形成する場合、パターンのレイアウト（パターンの疎密差）によりシュリンク量が異なるため、パターンのレイアウト差により、スルーホールの径が不均一になる。確認実験結果を図７に示す。この図はレジスト膜厚３５０ｎｍで１２０ｎｍのコンタクトホールを開口させた後１６０℃９０ｓｅｃの熱処理を行った場合のシュリンク量である。２４０ｎｍＰｉｔｃｈの場合のシュリンク量が１３．２ｎｍであるのに対し、３６０ｎｍＰｉｔｃｈでは３０．８ｎｍ、孤立パターンでは３６．５ｎｍのシュリンク量となっている。この結果から、フローに寄与する周辺のレジスト体積が大きいほどシュリンク量が大きくなっていることがわかる。この不均一なスルーホール径の補正は、ＯＰＣ（光近接効果補正）技術の延長、あるいはダミーパターンを形成することにより補正されるが、ＯＰＣ技術による補正ではルールつくり、データ処理といったマスクパターンへの反映が煩雑で時間のかかる作業になるという問題がある。一方、ダミーパターンの形成による手段では、何らかの方法でエッチング工程前にダミーパターンを消去する必要があり、工程が煩雑になって作業性に劣るという問題がある。
【０００８】
本発明は、従来のシュリンクプロセスを採用した微細スルーホール形成方法における問題点を解決するために成されたものであり、エッチング工程前に消去する必要のないダミーパターンをマスクパターンに導入することで、レジストのフロー後にレイアウト依存性のない均一なスルーホールを形成することができる方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００９】
本発明は、半導体基板上に形成されたレジスト膜に露光、現像処理を行うことによって、スルーホールパターンを形成する工程とレジスト膜により形成されたスルーホールパターンに熱処理を施すことによりレジスト膜をフローさせ、スルーホールパターンを縮小させる工程により、所望のスルーホールパターンを形成する半導体装置の製造方法において、
スルーホールパターンの周辺にスリット状のダミーパターンを配置することを特徴とする半導体装置の製造方法。
【００１０】
前記本発明において、前記スリット状のダミーパターンは、前記スルーホールパターンの平面配置密度が疎である領域のスルーホールパターンの周囲に配置されることが好ましい。
【００１１】
また、前記スリット状のダミーパターンのスリット幅は、前記熱処理によって開口が閉塞される幅以下であることが好ましく、具体的には、所望の縮小量以下であることが望ましい。
【００１２】
さらに、前記スリット状のダミーパターンは、前記半導体基板表面には到達しない非貫通の開口とすることができる。
【発明の効果】
【００１３】
スリット状のダミーパターンを導入することでシュリンクプロセス後にレイアウトパターンに依存しない均一なスルーホールを形成することができる。また、このスリット状のダミーパターンはシュリンクプロセス後レジストのフローにより埋め込まれるため、その後の工程において何ら処理を加えなくても、次工程に影響を及ぼすことはない。
【発明を実施するための最良の形態】
【００１４】
［第１の実施の形態］
（レジストパターンレイアウト）
本発明の第１の実施の形態であるレジストパターンレイアウトを、図面を参照して説明する。この実施の形態は、パターンレイアウト上のスルーホールパターンが一番密に配置されている領域のスルーホールパターンのシュリンク量に、規則的に配置されているスルーホールパターンが前記領域より疎である領域のスルーホールパターンのシュリンク量を整合させるものである。すなわち、この実施の形態は、スルーホールパターンが疎である領域に、スリット状のダミーパターンを配置させるものである。すなわち、レジストのフロー処理によって、１：２パターン（スルーホール間の距離が、スルーホール径の２倍であることを言う）で規則的に配置されている領域のスルーホールのシュリンク量を、１：１パターン（スルーホールの径とスルーホール間の距離が等しいパターンを言う）の領域のスルーホールのシュリンク量に整合させるために、１：２パターンのスルーホールの周辺にスリット状のダミーパターンを配置する。
【００１５】
上記実施の形態を示す図１を用いて説明する。図１は、１：２パターン形成を行う場合のレイアウトイメージである。図中、１１はレジストパターンであり、１２はスルーホールパターンである。また、１３はスリット状のダミーパターンである。
【００１６】
１：２パターンのようなスルーホールパターンが比較的疎に配置されている領域において、スリット状のダミーパターン１３の幅ｓと、スルーホールからの距離ｒを制御することによって、シュリンクに寄与するレジストの体積が、スルーホールが密に配置されている１：１パターンの場合と同等となり、スルーホールパターンの疎密差による影響を排除して、シュリンク量を同等とすることが可能になる。
【００１７】
また、スリット状のダミーパターン１３の幅ｓとしては、シュリンクプロセス後、フローしたレジストによってダミーパターン内にレジストが埋め込まれるように調整することが好ましい。
シュリンクプロセスを示す断面図である図４に、この様子を表す。図４（ａ）は、レジストパターンのシュリンク前の断面形状である。図中、４１は、シリコンウェハ表面に、例えばゲート電極、下層配線といった下層パターンが形成され、その上に層間絶縁膜が形成されているような構造を備えたものであり、これらを総称して半導体基板という。この半導体基板４１の上には、レジストパターン４２が形成されている。レジストパターン４２にはスルーホール４３、およびスリット状のダミーパターン４４が形成されている。そして、この半導体基板４１とその表面に形成されたレジストパターン４２に、シュリンクのための熱処理を施した状態を、図４（ｂ）に示す。スルーホール４５はレジストのフローによりシュリンクされており、スリット状のダミーパターン４６はレジストのフローにより埋め込まれ、開口部が閉塞している。
【００１８】
このように、スリット状ダミーパターンの溝幅ｓを制御することによって、スリット状ダミーパターンの開口をレジストで埋め込むことができ、特別、ダミーパターンの埋設処理を施すことなく、ダミーパターンの消去を行うことができる。
【００１９】
上記スリット状ダミーパターンの溝幅ｓおよびダミーパターンとスルーホールパターンとの間隔ｒは、各種寸法の溝幅ｓと間隔ｒとを有するテストピースを用いてフロー処理を施すことによって最適値を決定することができる。
【００２０】
上記説明では、パターン全面に均一な密度でスルーホールを配置したパターンレイアウトの例を示したが、パターンがスルーホール密度に差があるいくつかの領域を有するパターンであってもよい。
【００２１】
（半導体装置の製造方法）
以下、本実施の形態の半導体装置の製造方法を説明する。上記レジストパターンレイアウトを用いて半導体装置を製造するには、まず、定法により、シリコン基板上に、ゲート電極、下層配線、層間絶縁膜などを形成し、その表面にレジストを塗布する。次いで、所要の配置のスルーホールパターンと前記スリット状ダミーパターンを有するマスクを用いて、定法により光リソグラフィーによってレジスト膜にスルーホールおよびスリット状ダミーパターンを形成する。
【００２２】
次いで、スルーホールおよびスリット状ダミーパターンが形成されたレジストを有する基板を、用いているレジスト材料がフローする温度以上で加熱処理して、スルーホールのシュリンク処理を行う。
この際の、温度条件および加熱時間は、スルーホールが所定の量、シュリンクし、かつ、スリット状ダミーパターンがレジストのフローによって埋設される条件とする。温度条件および加熱時間については、用いるレジスト材料によって異なるため、一概に記述することはできないが、ＡｒＦレジストの場合、スルーホール径１２０ｎｍ、シュリンク量を３０ｎｍとした場合、温度１００〜１８０℃、加熱時間１０〜３０秒程度の条件とすることができる。これらの条件は、適宜テストピースによる試験によって決定可能である。
【００２３】
［第２の実施の形態］
第２の実施の形態は、レジストパターン上に孤立パターンが存在する場合の例であり、スルーホールパターンが規則的に密に配置されている領域のスルーホールのシュリンク量と、孤立パターンのシュリンク量を整合させる例である。
【００２４】
図２が、レジストパターン上に、孤立パターン形成を行う場合のレイアウトイメージであり、図中、２１はレジストパターンであり、２２がスルーホールパターンである。また、２３が、スリット状のダミーパターンである。
【００２５】
この場合においても、孤立パターンのシュリンク量が、このレジストパターンにおいて最も密度が高い領域におけるスルーホールのシュリンク量に相当するように、スリット状のダミーパターンの溝幅ｓと、スリット状のダミーパターンとスルーホールとの距離ｒを制御する。
【００２６】
この実施の形態においても、前記第１の実施の形態と同様の方法で、スリット状ダミーパターンの溝幅ｓおよびスルーホールパターンとダミーパターンとの距離ｒを最適に設定することができる。
【００２７】
［第３の実施の形態］
第３の実施の形態は、ランダムに配置されたスルーホールパターンレイアウトにおいて、スリット状のダミーパターンを配置する方法を示す例である。このパターンレイアウトを図３に示す。図中、３１はレジストパターンであり、３２がスルーホールパターンであり、さらに、３３が、スリット状のダミーパターンである。
【００２８】
図３に見られるように、スリット状のダミーパターン３３は、スルーホールパターン３２の中心を通過するグリッド上に配置することが好ましい。また、このランダムパターンレイアウトにおいて、スルーホールパターンが規則的に配置されているパターンを想定し、スルーホールが存在するべき場所には、スルーホールパターンもしくはスリット状のダミーパターンが、存在するようにパターンレイアウトを作成することが必要である。
【００２９】
スルーホールパターンは、スリット状のダミーパターンの側部あるいは端部と相対することになるが、スルーホールパターンがスリット状のダミーパターンの側部と相対する場合には、スルーホールパターン３２とスリット状のダミーパターン３３との間隔ｒ１は、スルーホールがピッチの整数倍で配置されている場合には、ピッチＰの１倍とすることが好ましく、ハーフピッチのグリッド上に配置されている場合には、ピッチＰの１．５倍とすることが好ましい。また、スルーホールパターンが、スリット状のダミーパターンの端部に相対する場合には、スルーホールパターンとスリット状のダミーパターンとの間隔ｒ２は、スルーホール相互の間隔Ｐと同等とすることができる。これによって、シュリンク後のスルーホールパターンの直径を、密に配置されたスルーホールパターンのシュリンク後の直径と同等とすることができる。
【００３０】
［第４の実施の形態］
第４の実施の形態は、スリット状のダミーパターンの深さに関する改良である。すなわち、前記実施の形態においては、スリット状のダミーパターンを、下地膜を露出するように貫通して形成したが、このスリット状のダミーパターンは必ずしも下地膜を露出する必要はなく、半導体装置の製造過程の断面図である図５（ａ）に示すように、レジストパターン５２の途中段階までの形成でもよい。このような構造のスリット状のダミーパターンを含むパターンを加熱処理しレジストをフローさせると、図５（ｂ）に示すように、スリット状のダミーパターン５４にレジスト樹脂が埋め込まれることになる。また、レジストはスルーホール５５内にも流れ込み、スルーホールをシュリンクすることになる。
【００３１】
前述の第１から第３の実施の形態においては、スリット状のダミーパターンは、下地膜まで開口していたため、フロー後のスリット状のダミーパターンを閉塞したものとするためには、溝幅を所望の縮小量程度とすることが必要であった。しかしながら、この方法によれば、スリット状のダミーパターンは、レジストのフロー後において開口するおそれは全くないため、より広い溝幅でスリット状のダミーパターンを形成することができ、より自由度のあるパターンレイアウトを形成することができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の規則的に配置されたスルーホールパターンを有するレイアウトにおけるダミーパターンの配置を示すパターンレイアウト図である。
【図２】本発明の孤立したスルーホールパターンを有するレイアウトにおけるダミーパターンの配置を示すパターンレイアウト図である。
【図３】本発明のランダムに配置されたスルーホールパターンを有するレイアウトにおけるダミーパターンの配置を示すパターンレイアウト図である。
【図４】本発明の１実施例であるスリット状ダミーパターンを有するレジストパターンにシュリンク処理を施すプロセスを示す断面図である。
【図５】本発明の他の実施例であるスリット状ダミーパターンを有するレジストパターンにシュリンク処理を施すプロセスを示す断面図である。
【図６】従来のスルーホールパターンのシュリンク処理を説明するためのスルーホールパターンのレイアウト図である。
【図７】パターンピッチとシュリンク量の関係を示すグラフである。
【符号の説明】
【００３３】
１１，２１，３１…レジストパターン
１２，２２，３２…スルーホールパターン
１３，２３，３３…スリット状ダミーパターン
４１，５１…半導体基板
４２，５２…レジストパターン
４３，５３…スルーホール
４４，５４…スリット状ダミーパターン
４５，５５…シュリンクしたスルーホール
４６，５６…埋め込まれたダミーパターン
６１，６３，６５…スルーホールパターン
６２，６４，６６…シュリンクしたスルーホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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