(57)【要約】【課題】  マルチチャンネル方式によるＤ級アンプでオーディオ再生を行ったときの音場乱れを防止し、また、スイッチングによるノイズを低減すること。【解決手段】  フロント左チャンネル、フロント右チャンネル、サラウンド左チャンネル、サラウンド右チャンネルの各音声出力部のサンプリングレートコンバータ２ａは非同期型である。そして、この後段に設けられるΔΣ変調・ＰＷＭ部３ａ〜３ｄは、ディレイ回路８ａ〜８ｃによって、相互に異なるタイミングにシフトされた同期信号により変調処理を実行してＰＷＭ信号を、各スイッチング増幅部４ａ〜４ｄに出力する。これにより、ΔΣ変調・ＰＷＭ部３ａ〜３ｄで処理されるデジタルオーディオ信号間での位相ずれ（再生時間軸の不一致）は生じないようにされたうえで、スイッチング増幅部４ａ〜４ｄに入力されるＰＷＭ信号のキャリア周期Ｔのタイミングがずれることで、スイッチング増幅部４ａ〜４ｄでのスイッチングタイミングがシフトされてノイズが低減される。【選択図】図１
2005064972.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ異なるデジタル信号を入力する複数の信号処理部を備え、
上記各信号処理部は、少なくとも、
相互に非同期である第１クロックと第２クロックにより動作するものとされ、所定の第１のサンプリング周波数によりサンプリングされたデジタル信号を上記第１クロックに基づくタイミングで入力して第２のサンプリング周波数に変換する処理を、上記第２クロックに基づくタイミングで実行するサンプリング周波数変換手段と、
上記サンプリング周波数変換手段から出力されるデジタル信号について変調処理を実行するものであり、所定の周波数による同期信号に基づくタイミングでΔΣ変調処理を実行し、さらに、このΔΣ変調処理により得られたΔΣ変調信号についてパルス幅変調処理を実行して、所定のキャリア周波数に従ったパルス幅変調信号として出力する変調処理手段と、を備え、
上記各信号処理部の変調処理手段は、他の変調処理手段が利用する同期信号とは異なるタイミングで入力される同期信号に基づいて、上記サンプリング周波数変換手段から出力されるデジタル信号についての変調処理を実行するように構成される、
ことを特徴とする信号処理装置。
【請求項２】
上記第１のサンプリング周波数と、上記第２のサンプリング周波数とは互いに異なるサンプリング周波数であることを特徴とする請求項１に記載の信号処理装置。
【請求項３】
それぞれ異なるデジタル信号を入力する複数の信号処理系の各々において、少なくとも、
相互に非同期である第１クロックと第２クロックにより動作するものとされ、所定の第１のサンプリング周波数によりサンプリングされたデジタル信号を上記第１クロックに基づくタイミングで入力して第２のサンプリング周波数に変換する処理を、上記第２クロックに基づくタイミングで実行するサンプリング周波数変換手順と、
上記サンプリング周波数変換手順により出力されるデジタル信号について変調処理を実行するものであり、所定の周波数による同期信号に基づくタイミングでΔΣ変調処理を実行し、さらに、このΔΣ変調処理により得られたΔΣ変調信号についてパルス幅変調処理を実行して、所定のキャリア周波数に従ったパルス幅変調信号として出力する変調処理手順とを実行するようにされていると共に、
上記各信号処理系における変調処理手順は、他の信号処理系における変調処理が利用する同期信号とは異なるタイミングで入力される同期信号に基づいて、上記サンプリング周波数変換手順により出力されるデジタル信号についての変調処理を実行するようにされる、
ことを特徴とする信号処理方法。
【請求項４】
上記第１のサンプリング周波数と、上記第２のサンプリング周波数とは互いに異なるサンプリング周波数であることを特徴とする請求項３に記載の信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サンプリング（標本化）により得られたデジタル信号について、ΔΣ変調処理及びＰＷＭ変調処理を実行するような信号処理系を複数備えた信号処理装置であり、例えばマルチチャンネルの音響再生装置に適用して好適なものとされる。
【背景技術】
【０００２】
近年、臨場感あふれる音響効果を得ることを目的として、例えば５．１チャンネルサラウンドシステムと呼ばれる複数の音声出力部を備えた、いわゆるマルチチャンネル方式の音声出力装置が普及している。
【０００３】
また、これまでの音声出力装置では、電力増幅器（パワーアンプ）としてＡ級増幅（Class A amplification）或いはＢ級増幅（Class B amplification）と呼ばれる方式による信号増幅器が用いられていたが、上記したようなマルチチャンネル方式の音声出力装置では、チャンネル数に対応した数の電力増幅器が必要となる。そこで、近年、上記したＡ級増幅器、或いはＢ級増幅器よりも電力損失が少ないＤ級増幅（Class D amplification）の信号増幅器を用いるようにしたものが広く知られている。
【０００４】
図６のブロック図は、上記したＤ級増幅を用いたいわゆるＤ級パワーアンプを備える音声出力装置として、マルチチャンネルのオーディオ信号に対応した構成例を示している。
なお、図６ではフロント左チャンネル、フロント右チャンネル、サラウンド左チャンネル、サラウンド右チャンネルという４チャンネルの音声出力部より構成される例を挙げて説明する。
【０００５】
この図６において、フロント左チャンネル(Front Lch)、フロント右チャンネル(Front Rch)、サラウンド左チャンネル(Front Rch)、サラウンド右チャンネル(Front Rch)の各音声出力部に対しては、所定のサンプリング周波数及び量子化ビットによりデジタル信号化されたオーディオ信号（デジタルオーディオ信号）が入力される。
これらの各音声出力部に入力される４つのデジタルオーディオ信号は、後述するようにして各音声出力部のスピーカ部７ａ〜７ｄから同時に出力されることで、１つの音場を形成する。従って、これらの４つのデジタルオーディオ信号は、実際には、各音声信号波形としては異なるものの、再生時間軸が同期した状態で入力されるものとなる。
【０００６】
これらの各音声出力部の構成について、フロント左チャンネル(Front Lch)の音声出力部を例に挙げて説明する。
フロント左チャンネル(Front Lch)の音声出力部は、図示するようにして、デルタシグマ変調・パルス幅変調部（以下、「ΔΣ変調・ＰＷＭ部」と表記する）３ａ、スイッチング増幅部４ａ、ローパスフィルタ（ＬＰＦ）５ａ、ＬＰＦ６ａ、及びスピーカ部７ａにより構成される。
【０００７】
フロント左チャンネル(Front Lch)の音声出力部に入力されるデジタルオーディオ信号は、先ず、ΔΣ変調・ＰＷＭ部３ａに入力される。
ΔΣ変調・ＰＷＭ部３ａでは、入力されるデジタルオーディオ信号についてΔΣ変調を施す。そして、このΔΣ変調処理によって得られたΔΣ変調信号について、ＰＷＭ変調（pulse width modulation）を施すようにされる。これにより、周知のようにして、ΔΣ変調信号をパルス幅方向の変化により表したＰＷＭ信号として出力するようにされる。
【０００８】
上記ΔΣ変調・ＰＷＭ部３ａには同期信号が入力されている。この同期信号は、処理対象として入力されるデジタルオーディオ信号に同期するようにして生成されたものであり、ΔΣ変調・ＰＷＭ部３ａは、この同期信号に応じたタイミングでデジタルオーディオ信号を取り込んで上記したΔΣ変調処理及びＰＷＭ変調処理を実行する。
従って、この場合においては、ΔΣ変調・ＰＷＭ部３ａは、入力されるデジタルオーディオ信号に同期したタイミングで動作することになる。
【０００９】
スイッチング増幅部４ａは、例えばＦＥＴなどのスイッチング素子により構成され、ΔΣ変調・ＰＷＭ部３ａから出力されるＰＷＭ信号を入力して、そのＰＷＭ信号の波形に応じたスイッチング動作を行って、信号を増幅する。これにより、スイッチング増幅部４ａからは、増幅されたスイッチング出力信号ＳＡ＿ＦＬ，ＳＢ＿ＦＬが出力される。これらのスイッチング出力信号ＳＡ＿ＦＬ，ＳＢ＿ＦＬは、それぞれローパスフィルタ（ＬＰＦ）５ａ、ＬＰＦ６ａを介してスピーカ部７ａに供給される。これにより、スピーカ部７ａに、再生音声に対応した波形の駆動電流ｉ＿ＦＬが流れ、この駆動電流ｉ＿ＦＬにより駆動されることでスピーカ部７ａから再生音声が出力されることになる。
【００１０】
また、フロント右チャンネル(Front Rch)の音声出力部も同様にして、ΔΣ変調・ＰＷＭ部３ｂ、スイッチング増幅部４ｂ、ＬＰＦ５ｂ、ＬＰＦ６ｂ、及びスピーカ部７ｂにより構成される。
また、サラウンド左チャンネル(Surround Lch)の音声出力部も、ΔΣ変調・ＰＷＭ部３ｃ、スイッチング増幅部４ｃ、ＬＰＦ５ｃ、ＬＰＦ６ｃ、及びスピーカ部７ｃを備える。
また、サラウンド右チャンネル(Surround Rch)の音声出力部も、ΔΣ変調・ＰＷＭ部３ｄ、スイッチング増幅部４ｄ、ＬＰＦ５ｄ、ＬＰＦ６ｄ、及びスピーカ部７ｄを備える。
そして、これらの音声出力部としても、上記したフロント左チャンネルの音声出力部と同じ信号処理を行って、入力されたデジタルオーディオ信号を増幅して、最終的にスピーカ部７ｂ〜７ｄから音声として出力する。
【００１１】
ここで、上記したフロント右チャンネル、サラウンド左チャンネル、サラウンド右チャンネルの各音声出力部におけるΔΣ変調・ＰＷＭ部３ｂ，３ｃ，３ｄも、フロント左チャンネルのΔΣ変調・ＰＷＭ部３ａと同様にして、同期信号に応じたタイミングで、デジタルオーディオ信号を取り込むようにされると共に、上記したΔΣ変調処理及びＰＷＭ変調処理を実行する。
【００１２】
そして、図６においては、１つの同期信号が分岐して各ΔΣ変調・ＰＷＭ部３ａ，３ｂ，３ｃ，３ｄに入力されていることからも理解されるように、ΔΣ変調・ＰＷＭ部３ａ，３ｂ，３ｃ，３ｄは、同期信号に基づいた同一のタイミングで、それぞれ入力されるデジタルオーディオ信号についての処理を実行するようにされる。
【００１３】
なお、以降において、各音声出力部を構成するΔΣ変調・ＰＷＭ部３ａ〜３ｄ、スイッチング増幅部４ａ〜４ｄ、ＬＰＦ５ａ〜５ｄ、ＬＰＦ６ａ〜６ｄ、及びスピーカ部７ａ〜７ｄの各々について、説明の都合上、特に区別する必要がない場合には、それぞれ、単にΔΣ変調・ＰＷＭ部３、スイッチング増幅部４、ＬＰＦ５、ＬＰＦ６、及びスピーカ部７ともいうことにする。
【００１４】
図７は、上記図８に示した音声出力装置の各音声出力部に備えられるスイッチング増幅部４ａ〜４ｄ以降の機能回路部の動作を示している。
前述もしたように、スイッチング増幅部４ａ〜４ｄに対しては、ΔΣ変調・ＰＷＭ部３ａ〜３ｄから出力されたＰＷＭ信号が入力され、このＰＷＭ信号を、そのパルス波形に応じてスイッチングして増幅出力する。
【００１５】
このようにして、スイッチング増幅部４ａ〜４ｄにより増幅されて出力されるＰＷＭ信号であるスイッチング出力信号として、スイッチング増幅部４ａからは、図８（ａ）に示すスイッチング出力信号ＳＡ＿ＦＬ，ＳＢ＿ＦＬを出力するようにされている。
これらスイッチング出力信号ＳＡ＿ＦＬ，ＳＢ＿ＦＬは、図示するようにしてスピーカ部７ａの＋ラインと−ラインに挿入されるＬＰＦ５ａ，６ａを介してスピーカ部７ａを駆動するようにされている。これにより、ＳＡ＿ＦＬ，ＳＢ＿ＦＬとの間にレベル差が生じたときに、ＳＡ＿ＦＬ，ＳＢ＿ＦＬの極性の関係に応じた極性のパルスが現れる駆動電流ｉ＿ＦＬがスピーカ部７ａに流れることになる。実質的には、この駆動電流ｉ＿ＦＬの波形が増幅されたＰＷＭ信号に対応する。また、実際には、スピーカ部７ａに対しては、図に示す矩形波状の駆動電流ｉ＿ＦＬが、ＬＰＦ５ａ，６ａを介することで積分化された音声信号波形として流れるようにされる。
【００１６】
同様にして、残るスイッチング増幅部４ｂ，４ｃ，４ｄから出力されるスイッチング出力信号［ＳＡ＿ＦＲ，ＳＢ＿ＦＲ］［ＳＡ＿ＳＬ，ＳＢ＿ＳＬ］［ＳＡ＿ＳＲ，ＳＢ＿ＳＲ］としても、図７（ｂ）（ｃ）（ｄ）に示すようにして出力され、これに応じて、駆動電流ｉ＿ＦＲ，ｉ＿ＳＬ，ｉ＿ＳＲが、それぞれ、スピーカ部７ｂ，７ｃ，７ｄに流れるようにされる。
【００１７】
この場合において、前述もしたように、ΔΣ変調・ＰＷＭ部３ａ〜３ｄでは同じ同期信号によりデジタルオーディオ信号に対する信号処理を施して、スイッチング増幅部４ａ〜４ｄに対して出力することとしている。つまり、ΔΣ変調・ＰＷＭ部３ａ〜３ｄは、同一タイミングで信号処理を実行する。
従って、ΔΣ変調・ＰＷＭ部３ａ〜３ｄから出力される各ＰＷＭ信号のキャリアの周期タイミングも一致するようにして出力されることになる。また、ΔΣ変調・ＰＷＭ部３ａ〜３ｄが、上記のように同一タイミングで信号処理を実行していることから、ΔΣ変調・ＰＷＭ部３ａ〜３ｄに入力されるデジタルオーディオ信号の再生時間軸が同期しているのであれば、ΔΣ変調・ＰＷＭ部３ａ〜３ｄを経由してスピーカ部７ａ〜７ｄから出力される音声としても再生時間軸が同期したものとなる。この点について説明を分かりやすいものとするために、仮に、同一のデジタルオーディオ信号をΔΣ変調・ＰＷＭ部３ａ〜３ｄに入力したと仮定すると、ΔΣ変調・ＰＷＭ部３ａ〜３ｄを経由してスピーカ部７ａ〜７ｄから出力される音声の信号波形（再生信号波形）としては、同位相であるということになる。
つまり、ΔΣ変調・ＰＷＭ部３ａ〜３ｄに供給する同期信号は、マルチチャンネル再生を行うのにあたり、各ΔΣ変調・ＰＷＭ部３ａ〜３ｄにおける信号処理タイミングを同期させ、この結果、ΔΣ変調・ＰＷＭ部３ａ〜３ｄから出力される音声として再生時間軸的にずれが生じないようにすることを本来は目的としているものである。
【００１８】
ここで、図７における区間Ｔは、ＰＷＭ信号のキャリアの１周期に対応している。上記のようにして、ΔΣ変調・ＰＷＭ部３ａ〜３ｄからは、ＰＷＭ信号のキャリアの周期タイミングが一致して出力されるようになっている。
これにより、スイッチング増幅部４ａ〜４ｄにより各ＰＷＭ信号をスイッチングして得られるスイッチング出力信号［ＳＡ＿ＦＬ，ＳＢ＿ＦＬ］［ＳＡ＿ＦＲ，ＳＢ＿ＦＲ］［ＳＡ＿ＳＬ，ＳＢ＿ＳＬ］［ＳＡ＿ＳＲ，ＳＢ＿ＳＲ］の波形として、図示するようにして、ＰＷＭ信号のキャリア周期に対応する区間Ｔごとのタイミングが一致することになる。つまり、図７において時点ｔ１，ｔ２，ｔ３，ｔ４として示すタイミングで、同時に、スイッチング出力信号を立ち上げるようにしてスイッチングを行うことになる。
【００１９】
しかしながら、上記のような動作では、ＰＷＭ信号のキャリア周期ごとに対応して、スイッチング増幅部４ａ〜４ｄから同時にスイッチング電流が流れることになる。スイッチング増幅部４ａ〜４ｄでは、スイッチングにより電力増幅を行っているので、ＰＷＭ信号のキャリア周期ごとに対応して流れる矩形波状のスイッチング電流量は相当に大きなものとなる。このために、ＰＷＭ信号のキャリア周期で、不要輻射やチャンネル間の干渉によるノイズが発生してしまう。
【００２０】
また、スイッチング増幅部４ａ〜４ｄでは、例えば２つのスイッチング素子をブリッジ接続してスイッチング回路を形成することが知られているが、このようなスイッチング回路の構成とした場合においては、ＰＷＭ信号のキャリア周期の開始タイミングでスイッチングを行うときにスイッチング素子が同時にオンとなって電源ラインから貫通電流が流れてしまう場合がある。そして、上記のようにして、音声出力部間でＰＷＭ信号のキャリア周期が一致していることによっては、キャリア周期ごとに貫通電流が流れるタイミングもスイッチング増幅部４ａ〜４ｄの間で同じということになる。これにより、電源から流れる貫通電流はさらに過大となる場合が生じることになる。例えば貫通電流によっては、スイッチング増幅部４ａ〜４ｄを構成するスイッチングトランジスタなどの素子に負担がかかり、また、電源電圧も変動するなどの不都合が生じるので、できるだけ抑制されることが要求される。
【００２１】
そこで、図８に示すような構成の音声出力装置が提案されている。
なお、図８に示す音声出力装置では、説明を分かり易くするため、フロント左チャンネル、フロント右チャンネルという２チャンネルの音声出力部を備えた音声出力装置を例に挙げて説明する。また、図６に示した音声出力装置と同一部位には同一符号を付して説明は省略する。
【００２２】
この図８に示す音声出力装置では、同期信号を遅延させるディレイ回路８ａが設けられている。これにより、ΔΣ変調・ＰＷＭ部３ｂに入力させる同期信号を、ΔΣ変調・ＰＷＭ部３ａに入力させる同期信号に対して、ディレイ回路８ａに設定された遅延時間分遅らせるようにしている。
これにより、ΔΣ変調・ＰＷＭ部３ａ，３ｂの間での信号処理タイミングは、上記ディレイ回路８ａの遅延時間分シフトされることになる。
【００２３】
図９は、上記図８に示した音声出力装置におけるΔΣ変調・ＰＷＭ部３ａ，３ｂの動作タイミングを模式的に示している。図９（ａ）にはΔΣ変調・ＰＷＭ部３ａ（フロント左チャンネル側）にて処理されるデジタルオーディオ信号が示され、図９（ｂ）には、ΔΣ変調・ＰＷＭ部３ｂ（フロント右チャンネル側）にて処理されるデジタルオーディオ信号が示されている。また、ここでは説明を分かりやすいものとするため、ΔΣ変調・ＰＷＭ部３ａ，３ｂに入力されるデジタルオーディオ信号は同一であることとしている。
【００２４】
ここで先ず、ΔΣ変調・ＰＷＭ部３ａでは、遅延回路８ａにより遅延されない同期信号の入力に基づいて、処理対象であるデジタルオーディオ信号について、図９（ａ）に示すタイミングで処理を実行しているとする。つまり、図９（ａ）に示す等間隔のサンプル位置Ｐ１，Ｐ２・・・のサンプルデータについての処理を時点ｔ１から開始していくようにされる。
これに対して、ΔΣ変調・ＰＷＭ部３ｂでは、入力される同期信号が遅延回路８ａにより遅延時間Ｔｄ分遅延されているから、同じデジタルオーディオ信号について、サンプル位置Ｐ１のサンプルデータの信号処理は、時点ｔ１から遅延時間Ｔｄ分後の時点ｔ２から開始されることになる。
また、このようにして、ΔΣ変調・ＰＷＭ部３ａ、３ｂとで、同じサンプル位置（Ｐ１，Ｐ２・・・）のサンプルデータの処理が遅延される場合、同期信号としては、ΔΣ変調・ＰＷＭ部３ａ、３ｂに入力される元のデジタルオーディオ信号に同期したものであることから、ΔΣ変調・ＰＷＭ部３ａ、３ｂにて処理されるデジタルオーディオ信号の位相としても、図７（ａ）（ｂ）を比較して分かるように、遅延時間Ｔｄに相当してずれることになる。
【００２５】
そして、このようにしてΔΣ変調・ＰＷＭ部３ａ、３ｂにおける処理タイミングが遅延時間Ｔｄ分シフトされれば、ΔΣ変調・ＰＷＭ部３ａ、３ｂから出力されるＰＷＭ信号のキャリア周期のタイミングも、遅延時間Ｔｄ分シフトされることになる。従って、これらのＰＷＭ信号をスイッチングして増幅するスイッチング増幅部４ａ，４ｂとの間での、ＰＷＭ信号のキャリア周期に対応してスイッチング出力信号を立ち上げるタイミングも、遅延時間Ｔｄ分シフトされることになり、同時とは成らない。
【００２６】
そして、ここでの図示は省略しているが、残るサラウンド左チャンネルに対応する音声出力部のΔΣ変調・ＰＷＭ部３ｃに対しては、ΔΣ変調・ＰＷＭ部３ｂの同期信号から、例えばさらに遅延時間Ｔｄにより遅延させた同期信号を入力し、サラウンド右チャンネルに対応する音声出力部のΔΣ変調・ＰＷＭ部３ｄに対しては、ΔΣ変調・ＰＷＭ部３ｃの同期信号から、さらに遅延時間Ｔｄにより遅延させた同期信号を入力させる。
このようにすることで、ΔΣ変調・ＰＷＭ部３ａ〜３ｄの各々は、それぞれ遅延時間Ｔｄ分ずつシフトされた、相互に異なるタイミングで信号処理を実行することになる。この結果、全ての音声出力部のスイッチング増幅部４ａ〜４ｄの間でのスイッチング出力信号を立ち上げるタイミングが同時と成らずにシフトすることになる。
【００２７】
スイッチング増幅部４ａ〜４ｄの間でのスイッチング出力信号を立ち上げるタイミングがシフトされるということは、ノイズ発生タイミングが分散するということであり、これにより、不要輻射のレベルが抑制される。また、スイッチング増幅部４ａ〜４ｄの間（チャンネル間）での干渉も緩和されて、これによるノイズも抑制される。
また、貫通電流の流れるタイミングもチャンネル間で分散することになるので、一回に流れる貫通電流のレベルも抑制されることになる。
【００２８】
なお、下記特許文献１にも上記図８と同様の技術が開示されている。
【００２９】
【特許文献１】特開２００３−６０４４３号公報
【発明の開示】
【発明が解決しようとする課題】
【００３０】
しかしながら、上記図８に示したような音声出力装置では、ディレイ回路８ａにより、ΔΣ変調・ＰＷＭ部３ｂの同期信号を、ΔΣ変調・ＰＷＭ部３ａの同期信号より遅らせるようにしている。このため、図９からも分かるように、ΔΣ変調・ＰＷＭ部３ｂに取り込まれるデジタルオーディオ信号の波形（実線）の位相は、ΔΣ変調・ＰＷＭ部３ａに取り込まれるデジタルオーディオ信号の波形（実線）より遅延時間Ｔｄだけ遅れたものとなる。
これは、例えばチャンネル間で同一のデジタルオーディオ信号を処理して音声として出力させた場合において、出力される音声信号の位相にズレが生じることを意味する。この結果、実際にマルチチャンネルによりオーディオを再生させたときには、音場などに乱れが生じるという不具合を招く。
【課題を解決するための手段】
【００３１】
そこで本発明は上記した課題を考慮して、信号処理装置として次のように構成することとした。
本発明の信号処理装置は、それぞれ異なるデジタル信号を入力する複数の信号処理部を備える。
そして、各信号処理部は、少なくとも、相互に非同期である第１クロックと第２クロックにより動作するものとされ、所定の第１のサンプリング周波数によりサンプリングされたデジタル信号を第１クロックに基づくタイミングで入力して第２のサンプリング周波数に変換する処理を、第２クロックに基づくタイミングで実行するサンプリング周波数変換手段と、このサンプリング周波数変換手段から出力されるデジタル信号について変調処理を実行するものであり、所定の周波数による同期信号に基づくタイミングでΔΣ変調処理を実行し、さらに、このΔΣ変調処理により得られたΔΣ変調信号についてパルス幅変調処理を実行して、所定のキャリア周波数に従ったパルス幅変調信号として出力する変調処理手段とを備え、さらに、各信号処理部の変調処理手段は、他の変調処理手段が利用する同期信号とは異なるタイミングで入力される同期信号に基づいて、上記サンプリング周波数変換手段から出力されるデジタル信号についての変調処理を実行するように構成することとした。
【００３２】
また、それぞれ異なるデジタル信号を入力する複数の信号処理系の各々において、少なくとも、相互に非同期である第１クロックと第２クロックにより動作するものとされ、所定の第１のサンプリング周波数によりサンプリングされたデジタル信号を第１クロックに基づくタイミングで入力して第２のサンプリング周波数に変換する処理を、第２クロックに基づくタイミングで実行するサンプリング周波数変換手順と、サンプリング周波数変換手順により出力されるデジタル信号について変調処理を実行するものであり、所定の周波数による同期信号に基づくタイミングでΔΣ変調処理を実行し、さらに、このΔΣ変調処理により得られたΔΣ変調信号についてパルス幅変調処理を実行して、所定のキャリア周波数に従ったパルス幅変調信号として出力する変調処理手順とを実行すると共に、各信号処理系における変調処理手順は、他の信号処理系における変調処理が利用する同期信号とは異なるタイミングの同期信号に基づいて、サンプリング周波数変換手順により出力されるデジタル信号についての変調処理を実行するように、信号処理方法を構成する。
【００３３】
上記構成では、複数の信号処理部（信号処理系）において、それぞれ少なくとも、サンプリング周波数変換処理と、このサンプリング周波数変換処理により変換された信号についてのΔΣ変調処理及びＰＷＭ変調処理を実行するようにされている。
そのうえで、サンプリング周波数変換処理は、第１クロックに基づくタイミングで入力したデジタル信号を、第１クロックとは非同期の第２クロックに従ったタイミングで、サンプリング周波数を変換して出力するようにされる。また。各信号処理部のΔΣ変調処理及びＰＷＭ変調処理としての変調処理は、それぞれの信号処理部に対応して異なるタイミングで入力される同期信号に基づいたタイミングで実行するようにされる。
【００３４】
このような構成では、デジタル信号について、ΔΣ変調処理及びＰＷＭ変調処理を実行する前処理として、非同期の入力側クロックと出力側クロックにより動作するサンプリング周波数変換処理を行うようにしているということがいえる。
これにより、ΔΣ変調処理及びＰＷＭ変調処理側としては、サンプリング周波数変換処理前の、元のデジタル信号のサンプリング周波数（入力側クロック）に依存するのではなく、サンプリング周波数変換処理の第２クロックに依存したタイミングで処理を実行することになる。しかしながら、ΔΣ変調処理及びＰＷＭ変調処理の処理タイミングを決める同期信号は、各信号処理部間で異なるタイミングとなっている。
これは、例えば各信号処理部に対して同一の信号を入力すれば、サンプリング周波数変換処理後の信号としては同位相で出力され、ΔΣ変調処理及びＰＷＭ変調処理後のＰＷＭ信号としても同位相で再現されるタイミングで出力されるが、ＰＷＭ信号のキャリア周期については、同期信号の入力タイミングに応じて、信号処理部間でシフトされることを意味する。
【発明の効果】
【００３５】
このことから本発明としては、複数の信号処理部間において、ＰＷＭ信号のキャリア周期がシフトされることで、例えば、これらのＰＷＭ信号をスイッチングして増幅するときに生じる、キャリア周期に応じたスイッチングノイズの発生タイミングが分散される。これにより、不要輻射や信号処理部間での干渉ノイズが低減される。また、各信号処理部のスイッチング増幅段において貫通電流が流れるタイミングも分散されることで、過大な貫通電流が流れないようにされ、スイッチング増幅段を形成する部品素子の保護、及び電源電圧の安定化が図られる。なおかつ、信号処理部間では、ＰＷＭ信号のキャリア周期がシフトされるとしても、出力されるべき信号の位相にずれはないようにされる。
つまり、本発明では、複数の信号処理部においてΔΣ変調処理及びＰＷＭ変調処理を行うようにされる場合において、ＰＷＭ信号のキャリア周期をシフトさせてノイズ低減などの効果を得ることと、出力信号の位相ずれが無いようにすることとを両立させている。例えば本発明の信号処理装置を、マルチチャンネルの音響再生システムに適用すれば、ノイズ低減効果と、貫通電流抑制効果が得られると共に、各チャンネル間で位相ずれが無く、適正な音場を再現可能な高品質なものを得ることができる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明の信号処理装置の実施の形態について説明する。
図１は、本発明の実施の形態としての信号処理装置をマルチチャンネル方式の音声出力装置に適用した場合の構成例を示したブロック図である。
この図１に示す音声出力装置１は、上記のようにしてマルチチャンネル方式であることに対応して、フロント左チャンネル（Ｆｒｏｎｔ  Ｌｃｈ）、フロント右チャンネル（Ｆｒｏｎｔ  Ｒｃｈ）、サラウンド左チャンネル（Ｓｕｒｒｏｕｎｄ  Ｌｃｈ）、サラウンド右チャンネル（Ｓｕｒｒｏｕｎｄ  Ｒｃｈ）という４チャンネルの音声出力部（音声信号処理部、音声信号処理系）を備えているものとされる。
このような構成の音声出力装置１は、例えば５．１ｃｈサラウンド方式に対応する音響再生システムから、いわゆるサブウーファ及びセンターチャンネルに対応する音声を出力させる音声信号処理系を省略したものとしてみることができる。
【００３７】
この図１において、各音声出力部に対しては、所定のサンプリング周波数及び量子化ビットによりデジタル信号化されたオーディオ信号（デジタルオーディオ信号）が入力される。
これらの各音声出力部に入力される４つのデジタルオーディオ信号は、後述するようにして各音声出力部のスピーカ部７ａ〜７ｄから同時に出力されることで、１つの音場を形成する。従って、これらの４つのデジタルオーディオ信号は、実際には、各音声信号波形としては異なるものの、再生時間軸が同期した状態で入力されるものとなる。
【００３８】
このようにして構成される音声出力装置１における、各音声出力部の構成について、フロント左チャンネル(Front Lch)の音声出力部を例に挙げて説明する。
フロント左チャンネル(Front Lch)の音声出力部は、図示するようにして、サンプリングレートコンバータ２ａ、ΔΣ変調・ＰＷＭ部３ａ、スイッチング増幅部４ａ、ローパスフィルタ（ＬＰＦ）５ａ、ＬＰＦ６ａ、及びスピーカ部７ａを備えて構成される。
【００３９】
フロント左チャンネル(Front Lch)の音声出力部に入力されるデジタルオーディオ信号は、先ず、サンプリングレートコンバータ２ａに対して入力される。
このサンプリングレートコンバータ２ａに入力されるデジタルオーディオ信号は、例えばここでは図示しない信号源から出力される。あくまでも一例であるが、この場合において、信号源からサンプリングレートコンバータ２ａに入力されるデジタルオーディオ信号は、４４．１ＫＨｚのサンプリング周波数をｆｓAとして、８ｆｓA（＝３５２．８ＫＨｚ）のサンプリング周波数によりサンプリング（標本化）されたデジタルオーディオ信号であるとする。
【００４０】
サンプリングレートコンバータ２ａでは、入力されたサンプリング周波数８ｆｓAのデジタルオーディオ信号について、さらに６４倍のオーバーサンプリングを行って、５１２（＝８×６４）ｆｓAのサンプリング周波数によりサンプルしたデジタルオーディオ信号を得る。そして、このサンプリング周波数５１２ｆｓAのデジタルオーディオ信号についてサンプリング周波数を変換する処理を実行する。この場合には、４８ＫＨｚのサンプリング周波数をｆｓBとして、先ず、８ｆｓB（＝４８×８＝３８４ＫＨｚ）のサンプリング周波数に変換し、さらに２倍して、１６ｆｓB（＝７６８ＫＨｚ）のサンプリング周波数によるデジタルオーディオ信号とする。
【００４１】
なお、このようなサンプリング周波数変換としては、変換前と変換後のサンプリング周波数の比に基づいて出力サンプリング点を決定し、この決定されたサンプリング点に基づいて直線補間を実行するようにされる。
【００４２】
ここで、サンプリングレートコンバータ２ａは入力側のクロックである第１クロックＣＬＫ１と、出力側のクロックである第２クロックＣＬＫ２とに基づいて処理を実行するのであるが、これら第１クロックＣＬＫ１と第２クロックＣＬＫ２は、互いに非同期の関係にある。
第１クロックＣＬＫ１は、各音声出力部に入力すべきデジタルオーディオ信号をＰＬＬ回路などに入力して生成される。つまり、音声出力部（サンプリングレートコンバータ２ａ〜２ｄ）に入力されるデジタルオーディオ信号に同期したクロックである。第１クロックＣＬＫ１は、例えば２５６ｆｓAの周波数を有する。
サンプリングレートコンバータ２ａでは、この第１クロックＣＬＫ１に従ったタイミングで、デジタルオーディオ信号を入力して例えば内部メモリに書き込んで保持するようにされる。
【００４３】
これに対して、第２クロックＣＬＫ２は、変換後のサンプリング周波数であるｆｓBに同期されるべき信号であり、例えば水晶発振子の発振周波数信号を基に生成することができる。ここでの第２クロックＣＬＫ２の周波数は、例えば１０２４ｆｓBとされる。
サンプリングレートコンバータ２ａでは、この第２クロックＣＬＫ２に従ったタイミングで、上記のようにしてメモリに保持されたデジタルオーディオ信号を読み出して直線補間によるサンプリング周波数変換処理を実行する。
【００４４】
このようにして、本実施の形態のサンプリングレートコンバータ２ａは、入力側と出力側とで互いに非同期とされる第１クロックＣＬＫ１、第２クロックＣＬＫ２により動作するようにされている。つまり、いわゆる非同期型のサンプリングレートコンバータとして構成される。このような非同期型の構成のサンプリングレートコンバータの技術は、例えば既に本出願人が出願を行っている。
【００４５】
そして、このようにしてサンプリングレートコンバータ２ａが入力側と出力側とで非同期で動作することで、サンプリングレートコンバータ２ａの後段に設けられるΔΣ変調・ＰＷＭ部３ａの信号処理タイミングとしては、従来のようにして、サンプリングレートコンバータ２ａに入力される側の元のデジタルオーディオ信号に同期させる必要はなく、サンプリングレートコンバータ２ａから出力されるサンプリング周波数変換後のデジタルオーディオ信号に同期させればよいということになる。
【００４６】
このΔΣ変調・ＰＷＭ部３ａは、例えばΔΣ変調器とＰＷＭ（Pule Width Moduration)変調器とを備えて構成される。
ΔΣ変調器は、周知のようにして積分器、量子化器等を備えるとともに、量子化器の出力を積分器の入力に対して負帰還をかけるようにして構成される。このような構成により、入力されたデジタルオーディオ信号の量子化ビットの語長を所定ビット数に短くするようにされる。また、このときに生じる量子化ノイズ成分をオーディオ帯域よりも高い帯域に移動させる、いわゆるノイズシェイピングといわれる処理を実行する。
【００４７】
この場合、サンプリングレートコンバータ２ａから入力されるデジタルオーディオ信号は、量子化ビット数が２８ビットとされている。上記ΔΣ変調・ＰＷＭ部３ａ内のΔΣ変調器では、この２８ビットの量子化ビット数を６ビットに変換する。
【００４８】
また、ΔΣ変調・ＰＷＭ部３ａにおけるＰＷＭ変調器は、上記のようにして量子化ビット数としては６ビットに語長変換されたΔΣ変調信号を、この６ビット単位で入力して、その６ビットに対応する値に対応してパルス幅を可変したＰＷＭ信号を出力する。このようにして、ΔΣ変調信号がＰＷＭ変調によってＰＷＭ信号に変換されたことになる。また、このようにして得られたＰＷＭ信号は、周知のようにして、デジタルオーディオ信号の波形振幅に応じたパルス幅変化を示すことにもなる。
【００４９】
本実施の形態の場合、ΔΣ変調・ＰＷＭ部３ａから出力されるＰＷＭ信号としては、図示するようにして、ＰＷＭ信号Ｓ１０，Ｓ１１，Ｓ２０，Ｓ２１の４つを出力することとしている。なお、これらＰＷＭ信号Ｓ１０，Ｓ１１，Ｓ２０，Ｓ２１の関係については、後述する。
【００５０】
ΔΣ変調・ＰＷＭ部３ａには、動作クロックとして、サンプリングレートコンバータ２ａの出力側のクロックと同じ、第２クロックＣＬＫ２が入力されており、上記したΔΣ変調処理及びＰＷＭ変調処理は、このクロックＣＬＫ２に従ったタイミングで実行される。
ΔΣ変調・ＰＷＭ部３ａに入力されるデジタルオーディオ信号のサンプリング周波数は１６ｆｓBであり、クロックＣＬＫ２は１０２４ｆｓBであるから、ΔΣ変調・ＰＷＭ部３ａでは、このクロックＣＬＫ２に従った処理タイミングとすることで、入力されるデジタルオーディオ信号の変調処理を適正タイミングで処理できることが理解される。また、この変調処理としては、１０２４ｆｓB／１６ｆｓB＝６４として表されるように、６４段階の分解能により処理できることも理解される。
【００５１】
また、この場合のΔΣ変調・ＰＷＭ部３ａとしても、他の音声出力部との変調処理タイミングを同期させるための同期信号が入力されており、この同期信号に従ったタイミングで、前段のサンプリングレートコンバータ２ａから転送されてくるデジタルオーディオ信号を入力して変調処理を実行するようにされる。
【００５２】
但し、前述もしたように、本実施の形態としては、ΔΣ変調・ＰＷＭ部３ａの前段にサンプリングレートコンバータ２ａが設けられたことで、ΔΣ変調・ＰＷＭ部３ａが、他の音声出力部のΔΣ変調・ＰＷＭ部３ｂ，３ｃ，３ｄと信号処理タイミングを同期させるのにあたっては、信号源側から供給される元のデジタルオーディオ信号に同期させる必要性はなく、サンプリングレートコンバータ２ａから出力されるデジタルオーディオ信号に同期させればよいことになる。
このために、上記もしているように、ΔΣ変調・ＰＷＭ部３ａは、サンプリングレートコンバータ２ａの出力側クロックである第２クロックＣＬＫ２を入力している。また、同期信号としては、元のデジタルオーディオ信号に同期したものではなく、サンプリングレートコンバータ２ａの出力側に同期したものとすることが適当になるもので、この場合の同期信号の周波数としては、例えば４８ＫＨｚ＝１ｆｓBであることとしている。また、この場合の同期信号は、例えばＣＬＫ２を利用して生成することができる。
【００５３】
前述もしたように、この場合のΔΣ変調・ＰＷＭ部３ａでは、４つのＰＷＭ信号Ｓ１０，Ｓ１１，Ｓ２０，Ｓ２１を出力する。
スイッチング増幅部４ａでは、これらのＰＷＭ信号Ｓ１０，Ｓ１１，Ｓ２０，Ｓ２１をスイッチング駆動信号として入力してスイッチング動作を行うことで、増幅出力を得るようにされる。
【００５４】
このようなスイッチング増幅部４ａの内部構成例を、後段のローパスフィルタ５ａ，６ａ及びスピーカ部７ａと共に、図２に示す。この図には、スイッチング増幅部４ａをＢＴＬ（Bridge Tied Load）方式により構成した場合が示されている。
この場合、スイッチング増幅部４ａは、スイッチング素子１１のソースとスイッチング素子１２のドレインとを直列にブリッジ接続して形成したスイッチング回路２０と、スイッチング素子１３のソースとスイッチング素子１４のドレインとを直列ブリッジ接続して形成したスイッチング回路２１とから構成される。
スイッチング回路２０において、スイッチング素子１１のドレインには、正極電源が接続される。またスイッチング素子１２のソースはアース（負極電源）と接続される。
スイッチング回路２１においても、スイッチング素子１１のドレインには正極電源が接続される、スイッチング素子１２のソースはアースと接続される。
なお、これらのスイッチング素子１１〜１４は例えばＮチャンネル型のパワーＭＯＳ−ＦＥＴが用いられる。
【００５５】
そして、スイッチング回路２０において、スイッチング素子１１のゲートにはΔΣ変調・ＰＷＭ部３ａから出力されるＰＷＭ信号Ｓ１０が印加される。また、、スイッチング素子１２のゲートにはＰＷＭ信号Ｓ１１が印加される。
これらＰＷＭ信号Ｓ１０，Ｓ１１の印加に応じて、スイッチング素子１１，１２がスイッチング動作を行うことで、スイッチング回路２０（スイッチング素子１１のソース，スイッチング素子１２のドレインの接続点）からは、スイッチング出力信号ＳＡ＿ＦＬが出力される。
【００５６】
また、スイッチング回路２１において、スイッチング素子１３のゲートにはＰＷＭ信号Ｓ２０が印加され、スイッチング素子１４のゲートにはＰＷＭ信号Ｓ２１が印加される。
これらＰＷＭ信号Ｓ２０，Ｓ２１の印加に応じて、スイッチング素子１３，１４がスイッチング動作を行うことで、スイッチング回路２０（スイッチング素子１１のソース，スイッチング素子１２のドレインの接続点）からは、スイッチング出力信号ＳＢ＿ＦＬが出力される。
【００５７】
そして、スイッチング出力信号ＳＡ＿ＦＬ，ＳＢ＿ＦＬは、それぞれローパスフィルタ（ＬＰＦ）５ａ，６ａを介するようにして、スピーカ部７ａの＋ラインと−ラインに供給されることで、スピーカ部７ａには、駆動電流ｉ＿ＦＬが流れるようにされる。
【００５８】
図３は、上記図２に示した構成によるスイッチング増幅部４ａの動作を示す波形図である。
ここで、ΔΣ変調・ＰＷＭ部３ａから出力される４つのＰＷＭ信号Ｓ１０，Ｓ１１，Ｓ２０，Ｓ２１の意義について説明しておく。
先ず、ＰＷＭ信号Ｓ１０は、ΔΣ変調信号をＰＷＭ変調して得られる本来のＰＷＭ信号に対応する。ＰＷＭ信号Ｓ１１は、ＰＷＭ信号Ｓ１０を反転させることで生成される。
ＰＷＭ信号Ｓ２０は、ＰＷＭ信号Ｓ１０に対して２の補数（２'s complement）の関係となるようにして生成される。ＰＷＭ信号Ｓ２１は、ＰＷＭ信号Ｓ２０を反転させることで生成される。
【００５９】
ここで、ＰＷＭ信号Ｓ１０は、ＰＷＭ信号のキャリア周期Ｔごとに、ΔΣ変調信号に応じてパルス幅が変化するようにされた信号であるということになり、ＰＷＭ信号Ｓ１０を基とする残りのＰＷＭ信号Ｓ１１，Ｓ２０，Ｓ２１も、ＰＷＭ信号Ｓ１０に応じたパルス幅変化を有していることになる。
また、ここでのＰＷＭ信号Ｓ１０（及びＳ１１，Ｓ２０，Ｓ２１）のキャリア周期Ｔは、ΔΣ変調・ＰＷＭ部３ａに入力されるデジタルオーディオ信号が１６ｆｓBのサンプリング周波数であることに対応して、この１６ｆｓBの周波数に応じたものとなっている。そして、前述もしたように、１つのキャリア周期Ｔに対応する、デジタルオーディオ信号の１サンプルごとの量子化ビット数は６ビットであるから、キャリア周期Ｔごとにおいて可変されるパルス幅の分解能は６４（２の６乗）であることになる。
【００６０】
先ず、スイッチング回路２０において、スイッチング素子１１，１２は、各ゲートに印加されたＰＷＭ信号Ｓ１０，Ｓ１１によりスイッチング動作を行う。これにより、例えば図３に示すようにして、スイッチング出力信号ＳＡ＿ＦＬを出力する。このスイッチング出力信号ＳＡ＿ＦＬの波形のパルス変化は、ＰＷＭ信号Ｓ１０と同じとされている。つまり、スイッチング出力信号ＳＡ＿ＦＬは、ＰＷＭ信号Ｓ１０を電力増幅した信号であるということがいえる。
【００６１】
また、スイッチング回路２１のスイッチング素子１３，１４は、各ゲートに印加されたＰＷＭ信号Ｓ２０、Ｓ２１によりスイッチング動作を行うことで、図３に示すスイッチング出力信号ＳＢ＿ＦＬを出力する。このスイッチング出力信号ＳＢ＿ＦＬの波形のパルス変化は、ＰＷＭ信号Ｓ２０と同じであり、従って、スイッチング出力信号ＳＢ＿ＦＬは、ＰＷＭ信号Ｓ２０を電力増幅した信号となる。
【００６２】
このようにして、スイッチング回路２０，２１からは、増幅出力としてスイッチング出力信号ＳＡ＿ＦＬ，ＳＢ＿ＦＬが出力される。そして、スイッチング出力信号ＳＡ＿ＦＬは、スピーカ部７ａの＋ラインに流れる電流として得られ、また、スイッチング出力信号ＳＢ＿ＦＬは、スピーカ部７ａの−ラインに流れる電流として得られる。
そして、図３における、スイッチング出力信号ＳＢ＿ＦＬ，ＳＢ＿ＦＬの波形と、駆動電流ｉ＿ＦＬの波形の関係から分かるように、スイッチング出力信号ＳＡ＿ＦＬ，ＳＢ＿ＦＬとの間に反転関係となるレベル差が生じたときに、そのレベル差に応じた極性による駆動電流ｉ＿ＦＬが得られて、スピーカ部７ａに流れることになる。
実際には、スピーカ部７ａに流れる駆動電流ｉ＿ＦＬは、ＬＰＦ５ａ，６ａにより、図３に示す波形が積分化されることで音声信号波形とされることになる。このような音声信号波形による駆動電流ｉ＿ＦＬが流れることで、スピーカ部７ａからは音声が出力されることになる。ＬＰＦ５ａ，６ａは、例えばＬＣにより形成される。
【００６３】
また、このような構成のスイッチング増幅部４ａにおいては、駆動電流ｉ＿ＦＬの波形は、常に、ＰＷＭ信号のキャリア周期Ｔとしての期間における中間時点を基準（対称）として、時間的に前後方向に伸縮するようにしてそのパルス幅が可変される信号となる。
このような駆動電流ｉ＿ＦＬにより駆動することによっては、キャリア周期Ｔにおける駆動電流波形の中心位置がずれることによって発生する歪み成分などを除去することができるため、より品質の高い再生音声を出力することが可能になる。
なお、上記したスイッチング増幅部の構成はあくまでも一例であり、例えばシングルエンド方式のパルス幅増幅器などを用いて構成することももちろん可能である。
【００６４】
これまでの説明は、フロント左チャンネルの音声出力部についての構成であったが、残る各音声出力部も同様の機能回路部を備えて構成される。
つまり、図１において、フロント右チャンネルの音声出力部は、サンプリングレートコンバータ２ｂ、ΔΣ変調・ＰＷＭ部３ｂ、スイッチング増幅部４ｂ、ＬＰＦ５ｂ、ＬＰＦ６ｂ、及びスピーカ部７ｂにより構成される。
そして、スイッチング増幅部４ｂからは、スイッチング出力信号ＳＡ＿ＦＲ，ＳＢ＿ＦＲが出力され、スピーカ部７ｂに駆動電流ｉ＿ＦＲが流れるようにされる。
【００６５】
また、サラウンド左チャンネルの音声出力部は、サンプリングレートコンバータ２ｃ、ΔΣ変調・ＰＷＭ部３ｃ、スイッチング増幅部４ｃ、ＬＰＦ５ｃ、ＬＰＦ６ｃ、及びスピーカ部７ｃにより構成される。
そしてスイッチング増幅部４ｃからは、スイッチング出力信号ＳＡ＿ＳＬ，ＳＢ＿ＳＬが出力され、スピーカ部７ｃに駆動電流ｉ＿ＳＬが流れるようにされる。
【００６６】
また同じくサラウンド右チャンネルの音声出力部は、サンプリングレートコンバータ２ｄ、ΔΣ変調・ＰＷＭ部３ｄ、スイッチング増幅部４ｄ、ＬＰＦ５ｄ、ＬＰＦ６ｄ、及びスピーカ部７ｄにより構成される。
そしてスイッチング増幅部４ｃからは、スイッチング出力信号ＳＡ＿ＳＬ，ＳＢ＿ＳＬが出力され、スピーカ部７ｃに駆動電流ｉ＿ＳＬが流れるようにされる。
【００６７】
そして、図１に示すようにして、本実施の形態では、各音声出力部のΔΣ変調・ＰＷＭ部３の信号処理タイミングの同期を図るための同期信号は、次のようにして、各ΔΣ変調・ＰＷＭ部３ａ〜３ｄに対して入力される。
先ず、ΔΣ変調・ＰＷＭ部３ａには、同期信号がそのまま入力される。ΔΣ変調・ＰＷＭ部３ｂには、ディレイ回路８ａを経由した同期信号が入力される。ΔΣ変調・ＰＷＭ部３ｃには、ディレイ回路８ａ→８ｂを経由した同期信号が入力される。ΔΣ変調・ＰＷＭ部３ｄには、ディレイ回路８ａ→８ｂ→８ｃを経由した同期信号が入力される。
【００６８】
ここで、各ディレイ回路８ａ，８ｂ，８ｃには、それぞれ同じ遅延時間Ｔｄが設定されていることとする。これにより、ΔΣ変調・ＰＷＭ部３ａ，３ｂ，３ｃ，３ｄに対しては、順次、遅延時間Ｔｄ分遅れたタイミングで同期信号が入力されることになる。
なお、ディレイ回路８ａ，８ｂ，８ｃは、１０２４ｆｓBの周波数による第２クロックＣＬＫ２を入力して、この第２クロックＣＬＫ２を利用して遅延時間Ｔｄを設定するように構成される。あるいは、例えばＣＲの時定数回路を用いて構成してもよい。
【００６９】
このようにして、遅延時間Ｔｄにより遅延された同期信号が入力された場合の、各音声出力部におけるΔΣ変調・ＰＷＭ部３の動作について、図４を参照して説明する。なお、この図においては、説明を簡単にするために、フロント左チャンネルのΔΣ変調・ＰＷＭ部３ａと、フロント右チャンネルのΔΣ変調・ＰＷＭ部３ｂについてのみ示している。
図４（ａ）（ｂ）の波形は、それぞれ、サンプリングレートコンバータ２ａ，２ｂから出力されるデジタルオーディオ信号を、音声信号波形として模式的に示している。また、ここでも説明を分かりやすいものとするために、サンプリングレートコンバータ２ａ，２ｂにて処理するデジタルオーディオ信号は同一であることとしている。
先の説明からも理解されるように、サンプリングレートコンバータ２ａ，２ｂに入力されるデジタルオーディオ信号が同一（再生時間軸が一致している）であれば、サンプリングレートコンバータ２ａ，２ｂでは同じ処理タイミングでサンプリング周波数変換を行うから、出力されるデジタルオーディオ信号の位相としては一致することになる。これは、図４（ａ）（ｂ）に示す信号波形の位相が同じであることによって示されている。
【００７０】
そして、このようにしてサンプリングレートコンバータ２ａ，２ｂから転送されてくるデジタルオーディオ信号をΔΣ変調・ＰＷＭ部３ａ，３ｂが取り込んで変調処理を実行するときには、上記のようにして、同期信号に従ったタイミングとなるのであるが、ディレイ回路８ａにより、ΔΣ変調・ＰＷＭ部３ａの同期信号に対して、ΔΣ変調・ＰＷＭ部３ｂの同期信号が遅延時間Ｔｄ分遅れる。
このため、図４（ａ）に示すようにして、ΔΣ変調・ＰＷＭ部３ａでは、時点ｔ１において、サンプル位置Ｐ１から、サンプリング周期に応じた一定時間間隔で得られるサンプル位置Ｐ２，Ｐ３のタイミングで変調処理を実行していくようにされる。
これに対して、ΔΣ変調・ＰＷＭ部３ｂでは、時点ｔ１から遅延時間Ｔｄを経過した時点ｔ２から、サンプル位置Ｐ１，Ｐ２，Ｐ３・・・のようにして、同じくサンプリング周期に応じた一定時間間隔のタイミングで変調処理を実行していくようにされる。
このようにして、ΔΣ変調・ＰＷＭ部３ａ，３ｂとでは、サンプリング周期ごとのデータ処理が、遅延時間Ｔｄ分シフトされることになる。しかし、処理対象となるデジタルオーディオ信号の音声信号波形としては、同位相が保たれた状態となっているものである。
【００７１】
そして、この図４による説明から理解されることであるが、ΔΣ変調・ＰＷＭ部３ｃでは、サンプリング周期ごとのデータ処理タイミングが、ΔΣ変調・ＰＷＭ部３ｂに対して、遅延時間Ｔｄ分シフトされることになる。さらに、ΔΣ変調・ＰＷＭ部３ｄでは、サンプリング周期ごとのデータ処理タイミングが、ΔΣ変調・ＰＷＭ部３ｃに対して、遅延時間Ｔｄ分シフトされることになる。
つまり、ΔΣ変調・ＰＷＭ部３ａ〜３ｄでは、サンプリング周期ごとのデータ処理タイミングが、遅延時間Ｔｄに従って、順次シフトされるようになっているものである。しかしながら、ΔΣ変調・ＰＷＭ部３ａ〜３ｄにおいて処理されるこれらの４つのデジタルオーディオ信号の位相は同じとなる。
【００７２】
このような動作となることで、ΔΣ変調・ＰＷＭ部３ａ〜３ｄから出力されたＰＷＭ信号（Ｓ１０，Ｓ１１，Ｓ２０，Ｓ２１）を入力して動作するスイッチング増幅部４ａ，４ｂ，４ｃ，４ｄとしては、図５の波形図に示すようになる。
図５（ａ）（ｂ）（ｃ）（ｄ）は、スイッチング増幅部４ａ，４ｂ，４ｃ，４ｄのスイッチングタイミングをそれぞれ示している。
【００７３】
この図に示されるようにして、スイッチング増幅部４ａにおけるＰＷＭ信号のキャリア周期Ｔごとに応じたタイミングのスイッチング動作は、時点ｔ１から開始されているとすると、スイッチング増幅部４ｂにおけるＰＷＭ信号のキャリア周期Ｔに応じたタイミングのスイッチング動作は、時点ｔ１から遅延時間Ｔｄだけ遅延された時点ｔ２から開始される。
同様にして、スイッチング増幅部４ｃにおけるＰＷＭ信号のキャリア周期Ｔに応じたタイミングのスイッチング動作は、さらに、時点ｔ２から遅延時間Ｔｄだけ遅延された時点ｔ３から開始される。スイッチング増幅部４ｄにおけるＰＷＭ信号のキャリア周期Ｔに応じたタイミングのスイッチング動作は、この時点ｔ３から遅延時間Ｔｄだけ遅延された時点ｔ４から開始される。
つまり、スイッチング増幅部４ａ，４ｂ，４ｃ，４ｄにおけるＰＷＭ信号のキャリア周期Ｔでのスイッチング動作は、順次、遅延時間Ｔｄ分ずつ遅延されるようにして分散されていることになる。
これは、ΔΣ変調・ＰＷＭ部３ａ〜３ｄが、相互にシフトされたタイミングで入力される同期信号に基づいて、入力されるデジタルオーディオ信号についての変調処理を実行してＰＷＭ信号として出力させていることに依るものである。
【００７４】
しかしながら、先の図４により説明したように、各音声出力部のΔΣ変調・ＰＷＭ部３ａ〜３ｄにて処理されるデジタルオーディオ信号の間での位相は同じ（再生時間軸が一致する）となるようにされているので、実際に、各音声出力部のスピーカ部７ａ〜７ｄから出力される音声としても再生時間軸は一致しているようにされる。
【００７５】
このようにして、本実施の形態では、各音声出力部のスイッチング増幅部におけるスイッチングタイミングを分散させることで、例えば、ノイズが抑制されることになる。また、スイッチング増幅部４ａ〜４ｂに貫通電流が流れた場合でも、その流れるタイミングがスイッチング増幅部間で同時と成らないので、一度に流れる貫通電流量を抑えることが可能となる。
そして、なおかつ、各音声出力部のスピーカ部７ａから出力される音声としては再生時間軸（位相）にずれがないようにされており、これによって、マルチチャンネルとして再生される音場が乱れることがないようにされるなど、音響再生の品質が向上される。
【００７６】
なお、本実施の形態では、３つのディレイ回路８ａ〜８ｃを設けるようにしているが、１つのディレイ回路から異なるタイミングで同期信号を出力できるように構成すれば、１つのディレイ回路により構成することも可能である。
また、ディレイ回路８ａ〜８ｃに設定する遅延時間Ｔｄとしては、例えば最も早い処理タイミングとなるΔΣ変調・ＰＷＭ変調部３ａと、最も遅い処理タイミングとなるΔΣ変調・ＰＷＭ変調部３ｄとの時間差として、ＰＷＭ信号のキャリア周期Ｔ（デジタルオーディオ信号のサンプリング周期）内に収まるようにされることが好ましいが、良好な動作が得られる限りは任意に設定されてよい。またその場合、例えば図５における時点ｔ１〜時点２と、時点ｔ２〜時点ｔ３と、時点ｔ３から時点ｔ４との各期間の時間長（遅延時間）は、かならずしも同じである必要もない。
【００７７】
また、これまで説明した本実施の形態の音声出力装置の構成は、あくまでも一例であり、本発明は少なくとも２以上の音声出力部が備えられている全ての音声出力装置に適用可能である。さらには、音声出力装置以外で、入力される複数の信号の再生時間軸の一致を保つようにして出力することが要求されるような信号処理装置に適用しても、ノイズ低減、及び貫通電流増加に起因する不都合を回避できるので有用なものとなる。
【図面の簡単な説明】
【００７８】
【図１】本発明の実施の形態としての音声出力装置の構成を示したブロック図である。
【図２】スイッチング増幅部の回路構成を示した図である。
【図３】スイッチング増幅部の動作を示す波形図である。
【図４】実施の形態のΔΣ変調・ＰＷＭ部の信号処理タイミングを説明するための図である。
【図５】実施の形態の音声出力装置における各スイッチング増幅部の動作を示す波形図である。
【図６】従来の音声出力装置の構成を示したブロック図である。
【図７】図６に示した音声出力装置における各スイッチング増幅部の動作を示す図である。
【図８】従来の音声出力装置の他の構成を示したブロック図である。
【図９】図８に示した音声出力装置のΔΣ変調・ＰＷＭ部の信号処理タイミングを説明するための図である。
【符号の説明】
【００７９】
１  音声出力装置、２ａ〜２ｄ  サンプリングレートコンバータ、３ａ〜３ｄ  ΔΣ変調・ＰＷＭ部、４ａ〜４ｄ  スイッチング増幅部、５ａ  ６ａ  ローパスフィルタ、７ａ〜７ｄ  スピーカ部、８ａ〜８ｃ  ディレイ回路、１１〜１４  スイッチング素子
【図１】
2005064972.tif 000003
【図２】
2005064972.tif 000004
【図３】
2005064972.tif 000005
【図４】
2005064972.tif 000006
【図５】
2005064972.tif 000007
【図６】
2005064972.tif 000008
【図７】
2005064972.tif 000009
【図８】
2005064972.tif 000010
【図９】
2005064972.tif 000011