(57)【要約】【課題】  半導体チップの積層実装を行なう基板を共通化し、かつ信号の数の増加に対応する。【解決手段】  半導体チップを搭載した基板を複数積層した半導体装置において、基板に形成されたリードの一端が半導体チップと接続されその他端が基板の接続端子となっており、前記リードの少なくとも一部は、接続端子近傍にて複数に分岐して、分岐した夫々のリードが異なる接続端子となっている。その製造方法において、前記基板に半導体チップを搭載する個片組み立てを行なう工程と、基板に半導体チップを搭載した状態で良品の選別を行なう工程と、選別された良品について、分岐したリードから所定のリードの導通を維持して各層の基板を個別化する工程と、個別化された基板を、所定の順に積層実装する工程とを有する。この構成によれば、同一パターンの基板を共通化することが可能であり、スペースに余裕があるので、多くの信号を切り換えることができる。【選択図】        図５
2005072523.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップを搭載した基板を複数積層した半導体装置において、
基板に形成されたリードの一端が半導体チップと接続されその他端が基板の接続端子となっており、前記リードの少なくとも一部は、接続端子近傍にて複数に分岐して、分岐した夫々のリードが異なる接続端子となっていることを特徴とする半導体装置。
【請求項２】
前記基板に形成されたリードは、積層される複数の基板全てに共通配線となる第１の配線と、前記積層される複数の基板の特定の層に共通となり、他の層では独立配線となる第２の配線と、前記積層される複数の基板全てに独立配線となる第３の配線とを有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記接続端子近傍にリード切断用の開口を設けたことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記分岐したリードでは、積層される各層によって異なるリードの導通を維持して各層の基板を個別化することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記基板にはリード切断用の開口が対称に配置されていることを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記基板がポリイミド等を用いたフィルム状の絶縁性基体に金属膜のリードを形成したテープ基板であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項７】
前記基板がガラスファイバを混入させたエポキシ樹脂を用いた絶縁性基体に金属膜のリードを形成していることを特徴とする請求項１又は２に記載の半導体装置。
【請求項８】
前記積層される複数の基板には、夫々同一の半導体チップが搭載されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項９】
前記半導体チップがＤＲＡＭであり、複数に分岐するリードがデータ入出力コントロール信号線、データ入出力信号線であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項１０】
前記リードの電源線を複数系統並設することを特徴とする請求項１又は２に記載の半導体装置。
【請求項１１】
前記開口部分では、開口上での配線の数を均等化するためにダミーリードを配置したことを特徴とする請求項３に記載の半導体装置。
【請求項１２】
前記開口で切断されるリードの切断部分の断面積が他の部分よりも小さいことを特徴とする請求項３に記載の半導体装置。
【請求項１３】
前記リードの切断を、テープ基板のインデックスとして用いることを特徴とする請求項１０に記載の半導体装置。
【請求項１４】
半導体チップを搭載した基板を複数積層した半導体装置の製造方法において、
前記基板のリードは、一端が半導体チップと接続されその他端が基板の接続端子となっており、前記リードの少なくとも一部は、接続端子近傍にて複数に分岐して、分岐した夫々のリードが異なる接続端子となっており、
この基板に半導体チップを搭載する個片組み立てを行なう工程と、
基板に半導体チップを搭載した状態で良品の選別を行なう工程と、
選別された良品について、分岐したリードから所定のリードの導通を維持して各層の基板を個別化する工程と、
個別化された基板を、所定の順に積層実装する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１５】
前記接続端子近傍にリード切断用の開口を設け、この開口において前記複数の分岐リードの所定のリードを切断することを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記分岐したリードでは、積層される各層によって異なる位置のリードの導通を維持して各層の基板を個別化することを特徴とする請求項１４又は１５に記載の半導体装置の製造方法。
【請求項１７】
前記開口における切断はレーザーにより行われることを特徴とする請求項１５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、半導体チップを搭載した基板を積層する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体装置の製造では、単結晶シリコン等のウェハに設けられた複数の素子形成領域に、半導体素子或いは配線パターンを一括して形成して所定の回路を構成し、隣接する素子形成領域間のスクライビング領域にてウェハを切断して、夫々の素子形成領域を個々の半導体チップとして分離するダイシングを行い、こうして分離された個々の半導体チップが、例えばベース基板に固定するボンディング等の実装工程及び樹脂封止等の封止工程を経て半導体装置として完成する。
【０００３】
例えば、ＤＲＡＭ等の半導体記憶装置では、記憶容量の大容量化或いは所定容量の半導体記憶装置の省スペース化が求められており、こうした要求にこたえるために複数の半導体チップを単一の封止体に封止するＳＩＰ(System In Package)が考えられた。こうしたＳＩＰでは、使用する複数の半導体チップがすべて良品ＫＧＤ（Known Good Die）である必要があり、ベア・チップでは良品を選別する技術が充分に確立されていないことから、半導体チップを基板に取り付けた状態で選別試験を行ない、良品が取り付けられた基板のみを積層する方法が考えられた。
【０００４】
このような基板としては、ポリイミド等を用いた絶縁性基体に金属膜のリードを形成したものがあり、リードはその一端が半導体チップのパッドと接続されその他端が基板の接続端子となっており、この接続端子に形成したバンプ電極によって各基板を接続している。半導体チップは接着層によって基板に固定され、リードとパッドとの接続部分は樹脂等を用いた封止材によって被覆されている。
【０００５】
こうした積層実装で各半導体チップを接続する場合に、各半導体チップの端子の中で、例えばアドレス線のように夫々の半導体チップに共通の端子は、同一の配線パターンを用いて並列に接続することができるが、夫々の半導体チップごとに固有の端子は、夫々個別に配線を用意する必要があり、基板としては、各層ごとに異なる配線パターンのものを用意する必要がある。
【０００６】
【特許文献１】特許公報第２６９５８９３号（第４２図）
【０００７】
このため、前記特許文献１には半導体チップと接続する部分のリードを複数設けて、適宜のリードを選択する技術が記載されている。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、半導体チップの微細化の進展した近年では半導体チップ接続部分に複数のリードを配置するスペースを確保することは困難な場合が多い。半導体装置では、微細化の進展による大容量化に伴い、回路構成が複雑化・多様化しており、このため、積層実装を行なう場合に、個別に配線を用意する必要のある信号の数が増加している。
【０００９】
図１乃至図４は本発明者が事前に検討した先行技術である積層実装に用いられる各層のテープ基板を示す平面図である。これらのテープ基板１では、図示のようにパターンの異なる４種類のテープ基板１を用意している。図１乃至図４に示すテープ基板を用いた半導体装置の製造工程について、図５のフロー図を用いて説明する。
【００１０】
各層のテープ基板１は、各層の基板Ａ，Ｂ，Ｃ，Ｄの夫々について、先ず半導体チップを搭載する個片組み立てを行なった後に、バーンイン試験（B/I）・選別試験を行ない良品の選別を行なう。
【００１１】
この試験の際に、例えばピン配置が異なるため、層の異なるテープ基板１（Ａ，Ｂ，Ｃ，Ｄ）ごとに夫々の層についてプログラムを変更する必要があり、試験が煩雑になり、試験に要する時間も増大することになる。
【００１２】
続いて選別された良品について、試験の前にパターン（Ａ，Ｂ，Ｃ，Ｄ）ごとにテープ基板１が個別化されていたため、良品の選別の結果によっては、不良の発生が多かった特定の層のテープ基板１について数量が不足してしまうことがあり、その結果として、他の層のテープ基板１を有効に利用することができない場合が発生していた。
【００１３】
選別されたテープ基板１は、所定の順に積層した後に、バンプ電極６を加熱溶融して互いに実装される。この後、半導体装置全体としての選別試験によって不良品を排除して、製品として完成する。
【００１４】
本発明の課題は、このような信号の数の増加に対応し、半導体チップの積層実装を行なう基板を共通化することが可能な技術を提供することにある。
本発明の前記ならびにその他の課題と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
半導体チップを搭載した基板を複数積層した半導体装置において、基板に形成されたリードの一端が半導体チップと接続されその他端が基板の接続端子となっており、前記リードの少なくとも一部は、接続端子近傍にて複数に分岐して、分岐した夫々のリードが異なる接続端子となっている。
【００１６】
また、半導体チップを搭載した基板を複数積層した半導体装置の製造方法において、前記基板のリードは、一端が半導体チップと接続されその他端が基板の接続端子となっており、前記リードの少なくとも一部は、接続端子近傍にて複数に分岐して、分岐した夫々のリードが異なる接続端子となっており、この基板に半導体チップを搭載する個片組み立てを行なう工程と、基板に半導体チップを搭載した状態で良品の選別を行なう工程と、選別された良品について、分岐したリードから所定のリードの導通を維持して各層の基板を個別化する工程と、個別化された基板を、所定の順に積層実装する工程とを有する
上述した本発明によれば、テープ基板の接続端子の近傍で信号の切り換えを行なうので、スペースに余裕があり、多くの信号を切り換えることができる。加えて、リードを容易かつ確実に切断することが可能であり、同一の試験設定ですべてのテープ基板を試験することができるので、試験が容易になり、試験に要する時間も短縮する。
【発明の効果】
【００１７】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
（１）本発明によれば、同一パターンのテープ基板を、接続端子近傍で分岐したリードを選択的に切断することによって回路を切り換えて積層実装の各層のテープ基板として用いることができるという効果がある。
（２）本発明によれば、上記効果（１）により、テープ基板の接続端子の近傍で信号の切り換えを行なうので、スペースに余裕があり、多くの信号を切り換えることができるという効果がある。
（３）本発明によれば、リード切断部分にあたるテープ基板に開口を設けてあるので、リードを容易かつ確実に切断することができるという効果がある。
（４）本発明によれば、上記効果（１）により、形成されているリードが同一パターンとなっているため、同一の試験設定ですべてのテープ基板を試験することができるので、試験が容易になり、試験に要する時間も短縮するという効果がある。
（５）本発明によれば、上記効果（１）により、選択される信号の数が増加・多様化に対応することが容易であるという効果がある。
（６）本発明によれば、上記効果（４）により、選別された良品について、各層のテープ基板を個別化することができるので、層ごとにテープ基板の数量が不足することはなく、テープ基板を有効に利用することができるという効果がある。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を説明する。
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１９】
（実施の形態１）
図６は、本発明の一実施の形態である半導体装置に用いられるテープ基板の半導体チップ搭載状態を示す平面図である。
テープ基板１は、ポリイミド等を用いたフィルム状の絶縁性基体２に金属膜のリード３を形成したものであり、リード３はその一端が半導体チップ４のパッド４ａと接続されその他端がテープ基板１の接続端子５となっており、この接続端子５に形成したバンプ電極６によって各テープ基板を接続している。半導体チップ１は接着層７によってテープ基板１に固定され、リード３とパッド４ａとの接続部分は樹脂等を用いた封止材８によって被覆されている。
【００２０】
このテープ基板は半導体チップの中央部分に列状にパッド４ａを配置したセンターパッドの半導体チップ４に用いられるものであり、半導体チップ４のパッド４ａに相当するテープ基板１の中央部に半導体チップ接続用の開口９が設けられ、この開口９部分でリード３の一端が半導体チップ４のパッド４ａに接続され、リード３は、テープ基板１の中央から周辺部まで延びて、他端が接続端子となっている。
【００２１】
このテープ基板１では、接続端子５近傍にて複数に分岐するリード３が設けられており、分岐した夫々のリード３が異なる接続端子５となっており、接続端子５近傍に設けた切断用の開口１０にて分岐したリード３を容易に切断することができる。このため、分岐したリード３を選択的に切断することによって、積層構成される各層のテープ基板１を同一のテープ基板１から得ることができる。
【００２２】
図７にブロック構成を示すように本実施の形態の半導体装置は、２５６ＭｂｉｔのＳＤＲＡＭ半導体チップ４の同一個片を搭載したテープ基板１を４層に積層して３２Ｍ−ｗｏｒｄ×３２ｂｉｔシステム１バンクの１Ｇｂｉｔ容量ＳＤＲＡＭ半導体記憶装置を構成している。
【００２３】
積層状態となった各半導体チップ４の接続では、アドレス信号線（A0 to A11,A14,BA0,BA1）、コントロール信号線（CS,RAS,CAS,WE,CLK,CKE）は、各半導体チップに共通であり、各半導体チップ４が並列接続されているので、テープ基板１の配線パターンとしては同一のパターンを用いることができる。
【００２４】
しかし、データ入出力コントロール信号線（DM0 to DM3）は、各半導体チップ４に固有の配線が必要であり、データ入出力信号線（DQ0 to DQ31）は各半導体チップ４に８本が個別に割り当てられ、合計で３２本になっている。このため、積層されるそうによって、データ入出力コントロール信号線、データ入出力信号線は半導体チップ４ごとに異なる接続端子５に半導体チップを接続する必要がある。
【００２５】
電源線については、１系統の配線に各半導体チップ４を共通接続することもできるが、本実施の形態ではノイズを低減させるために電源線を２系統（VSSL, VSSQL, VDDL, VDDQL）（VSSU, VSSQU,VDDU,VDDQU）設けて、２チップずつ夫々の系統に接続しているので、電源線については２チップずつ別の接続端子５と半導体チップ４とを接続する必要がある。なお、電源線については４本に分岐させて、各半導体チップ４に個別の配線と接続して更に配線を強化することも可能である。また、例えばクロック信号CLKを分岐させて配線を強化し、クロック信号を安定化させることも可能である。
【００２６】
このように、積層する各層のテープ基板１で異なる接続端子５に半導体チップ４の同一パッド４ａを接続するために、本実施の形態の半導体装置では、テープ基板１の開口１０にて分岐しているリード３を選択的に切断して、所定のリード３のみの導通を維持することによって、信号の切り換えを行なう。
【００２７】
図８は、図７に示す例について、半導体チップ１個片ごとに切断によって選択される信号を示しており、図９乃至図１２は、図６に示すテープ基板１のリード３を切断して個別化された各層のテープ基板１を示す平面図であり、各接続端子５には選択された信号を記載してある。
【００２８】
例えば、データ入出力コントロール信号線、データ入出力信号線については、図９乃至図１２に示すテープ基板１では４本に分岐したリード３が夫々異なるリード３を残して切断されており、その結果各層ごとに異なる接続端子５が半導体チップ４の同一パッド４ａと接続されている。また、電源線については２本に分岐したリード３の何れかが切断されており、その結果各層ごとに２系統の接続端子５を選択して半導体チップ４の同一パッド４ａと接続されている。本実施の形態のテープ基板１では、テープ基板１の接続端子５の近傍で信号の切り換えを行なうので、スペースに余裕があり、多くの信号を切り換えることができる。
【００２９】
これら図９乃至図１２に示す半導体チップを搭載したテープ基板を積層した状態の縦断面図を図１３に示す
また、本実施の形態の半導体装置の製造工程では、図１４にフロー図を示すように、同一パターンのテープ基板１について、先ず半導体チップを搭載する個片組み立てを行なった後に、バーンイン試験（B/I）・選別試験を行ない良品の選別を行なう。
【００３０】
この試験の際に、本実施の形態の半導体装置の製造では、パターン切断以前の１種類のテープ基板１について試験を行なうことにより、形成されているリード３が同一パターンとなっているため、同一のプログラム或いは試験設定ですべてのテープ基板１を試験することができるので、試験が簡素化され試験に要する時間も短縮することができる。
【００３１】
続いて、本実施の形態ではリード３を選択的に切断するパターン切断を行なって回路を切り換え、各層のテープ基板１（Ａ，Ｂ，Ｃ，Ｄ）に個別化する。本実施の形態では良品を選別した後に各層のテープ基板１を個別化するので、層ごとにテープ基板１の数量が不足することはなく、テープ基板１を有効に利用することができる。また、リード３の切断部分に開口１０を設けてあるので、小さなパンチ等を用いてリード３を容易かつ確実に切断することができる。
【００３２】
個別化されたテープ基板１は、図１３に示すように、所定の順に積層した後に、バンプ電極６を加熱溶融して互いに実装される。この後、半導体装置全体としての選別試験によって不良品を排除して、製品として完成する。
【００３３】
個別化したテープ基板１は一連の工程で積層実装することもできるが、リード３を切断して個別化した状態で搬送或いは保管される場合も考えられる。そうした場合に、各層のテープ基板１を容易に識別することを求められる場合がある。そのために、リード３切断の工程を利用して、各層のテープ基板１を容易に識別することのできるインデックスを形成することが可能である。
【００３４】
図１５乃至図１８は、こうしたインデックスの例を示す部分平面図であり、インデックスは開口１０を設けることができる場所であればどこでも配置することができるが、わかりやすい位置としてテープ基板１の角部等に設けることが望ましい。構成としては、半導体チップ４とは接続されない特定のリード３の切断状態によって各層のテープ基板１を識別するものである。
【００３５】
図１５に示す例では、同一の開口１０に４本のリード３を配置して、図中、上段に示す例では切断されたリード３の位置によって各層を識別し、下段に示す例では切断されなかったリード３の位置によって各層を識別する。この例では、４層のテープ基板１を４本のリード３で識別しているが、例えば２本のリード３によって夫々一方の切断及び双方の切断・非切断から４層のテープ基板１を識別することも可能であり、必ずしもテープ基板１の層数にリード３の数を一致させる必要はない。また、こうした各層の識別以外に、他の情報の表示として同様の方法を用いることも可能である。
【００３６】
図１６乃至図１８に示すのは、開口の数を２乃至４に変えて同様のインデックスを形成する場合を示しており、リード３を１箇所に４本収容する開口１０を配置する余裕がテープ基板１にない場合等であっても、開口１０を分割することによって、インデックスを配置する場所の自由度を高めることができる。
【００３７】
また、分岐したリード３の切断を行なう部分としては、図１９に斜線を付した部分に配置することが可能であるが、切断後の分岐長を短くして特性を向上させるために、接続端子５の近傍に設けている。
【００３８】
また、接続端子５の近傍では所定の接続端子５となるリード３を配置するためにスペースが予め用意されていることから、リード３を分岐させることによるスペースの増加を抑制することが可能となる。このため、信号を切り換える必要のあるリード３の数が増加しても、この増加に対応することができる。
【００３９】
なお、リード３の切断には、図２０示すようにパンチ１１を用いて容易に切断することができるが、それ以外に、例えば超音波を付加した加熱による切断ツールを用いてリード３を溶融切断することも可能である。
【００４０】
他にエッチングによってリード３を部分的に一括除去することも可能であり、この場合には、テープ基板１に開口１０が不要となり、図２１及び図２２に部分縦断面図を示すように、テープ基板１の基体２の両面にリード３を形成することが可能となる。この場合には、リード３の切断部分としては、図２１に示すように半導体チップ４搭載面とした場合には図１９に示す領域と同様になり、図２２に示すようにその反対面とした場合には半導体チップ４搭載領域の反対面であってもよい。場合によっては、両面に切断部分を配置して、片面ずつ切断する或いは両面の切断を同時に行なうことも可能である。他にレーザ照射によってリード３を溶断することも考えられるが、この場合には開口１０はあってもなくても適用することができる。
【００４１】
図２３は、切断部分を拡大して示す部分平面図である。このように通常は切断部分のリード３が他の部分のリード３と同じ幅に形成されているが、図２４に示すように切断部分にＶ字状の切り込みを設ける、或いは図２５に示すように複数の孔を列状にリード３を横断させて設けることによって、切断部分にてリード３の断面積を減少させて、リード３の切断をより確実かつ容易に行ない得る構成とすることができる。
【００４２】
前述した説明では、所定のリード３以外のリード３を選択的に切断して、分岐したリード３から所定のリード３の導通を維持して各層のテープ基板１を個別化しているが、図２６に部分拡大平面図を示すように、予め分岐しているリード３を全て切断状態として形成し、図２７に部分拡大平面図を示すように、切断部分をボンディングワイヤ１２によって導通させた状態で選別試験を行なった後に、図２８に部分拡大平面図を示すように、選択的にボンディングワイヤ１２を除去することによって各個片Ａ，Ｂ，Ｃ，Ｄごとにテープ基板１を個別化することも可能である。
【００４３】
また、テープ基板１としてフィルム状の基体２を用いた場合には、テープ基板１が可撓性を有しているため変形が生じやすくなる。こうした変形を防止するために、図１に示すテープ基板１では開口１０の配置を、テープ基板１全体として対称形としてあり、対称形に配置したことによりテープ基板１に加えられる力を平衡させて、テープ基板１の変形を抑制している。開口１０を対称形に配置したテープ基板１の別の例を図２９に示す。この例では、長辺に沿って配置された開口１０が２分割されており、対称部に切断対象となるリード３がない場合であっても、ダミーの開口１０を形成する。
【００４４】
こうした開口１０部分では、対称位置のリード３の数によってパッケージ内で強度及び応力の平衡状態を確保してパッケージの反り等の不具合を防止する必要がある。このため、例えば図３０に示すように、信号が割り当てられていないので半導体チップ４と接続しないため、リード３が不要な接続端子５であっても、ダミーリード３´を配置して開口１０上での配線の数を均等化することが望ましい。
【００４５】
前述した説明では、２５６ＭｂｉｔのＳＤＲＡＭ半導体チップの個片を４層に積層して３２Ｍ−ｗｏｒｄ×３２ｂｉｔシステム１バンクの１Ｇｂｉｔ容量ＳＤＲＡＭ半導体記憶装置を例としたが、図３１に示すのは、同じく２５６ＭｂｉｔのＳＤＲＡＭ半導体チップの個片を４層に積層してこの例では１６Ｍ−ｗｏｒｄ×３２ｂｉｔシステム２バンクの１Ｇｂｉｔ容量ＳＤＲＡＭ半導体記憶装置を構成する場合のブロック構成図であり、図３２は構成図に基づいて、切り換えのために選択される信号について、各リード３を明示したものである。
【００４６】
積層状態となった各半導体チップ４の接続では、アドレス信号線（A0 to A11,A14,BA0,BA1）、コントロール信号線（RAS,CAS,WE,CKE）は、各半導体チップに共通であり、各半導体チップ４が並列接続されているので、テープ基板１の配線パターンとしては同一のパターンを用いることができるが、コントロール信号線（CS,CLK）については、２チップずつ異なる系統に接続する必要がある。
【００４７】
また、データ入出力コントロール信号線（DM0 to DM3）は、各半導体チップ４に固有の配線が必要であり、データ入出力信号線（DQ0 to DQ31）は各個片半導体チップ４に１６本が２系統に割り当てられ、合計で３２本になっている。このため、積層される層によって、データ入出力コントロール信号線、データ入出力信号線は半導体チップ４ごとに異なる接続端子５に半導体チップを接続する必要がある。
【００４８】
電源線については、１系統の配線に各半導体チップ４を共通接続することもできるが、本実施の形態ではノイズを低減させるために電源線を２系統（VSSL, VSSQL, VDDL, VDDQL）（VSSU, VSSQU,VDDU,VDDQU）設けて、２チップずつ夫々の系統に接続しているので、電源線については２チップずつ別の接続端子５と半導体チップ４とを接続する必要がある。なお、電源線については４本に分岐させて、各半導体チップ４に個別の配線と接続して、更に配線を強化することも可能である。
【００４９】
このように、同容量のＳＤＲＡＭであっても、選択される信号の種類・数が異なっており、また、例えば積層する層数をより多層化することが考えられている。また、ＤＲＡＭの他にも、半導体不揮発性記憶装置或いはＳＲＡＭの積層、半導体不揮発性記憶装置及びＳＲＡＭの積層等も検討されており、積層実装では更に選択される信号の数が増加・多様化することが考えられる。こうした場合にも、本実施の形態の半導体装置では信号の切り換えに要するスペースが少ないので、対応が容易である。
【００５０】
（実施の形態２）
図３３は、本発明の他の実施の形態である半導体装置に用いられるテープ基板の半導体チップ搭載状態を示す平面図であり、図３４は半導体チップを搭載したテープ基板を積層した状態を示す縦断面図である。本実施の形態のテープ基板は半導体チップの周縁部分に列状にパッド４ａを配置したコーナーパッドの半導体チップ４に用いられるものである点が前述した実施の形態とは異なっている。
【００５１】
テープ基板１は、ポリイミド等を用いたフィルム状の絶縁性基体２に金属膜のリード３を形成したものであり、リード３はその一端が半導体チップ４のパッド４ａと接続されその他端がテープ基板１の接続端子５となっており、この接続端子５に形成したバンプ電極６によって各テープ基板を接続している。半導体チップ１は接着層７によってテープ基板１に固定され、リード３とパッド４ａとの接続部分は樹脂等を用いた封止材８によって被覆されている。
【００５２】
テープ基板１の半導体チップ４のパッド４ａに相当する部分に半導体チップ接続用の開口９が設けられ、この開口９部分でリード３の一端が半導体チップ４のパッド４ａに接続され、リード３は、ここから周辺部まで延びて、他端が接続端子となっている。
【００５３】
このテープ基板１では、接続端子５近傍にて複数に分岐するリード３が設けられており、分岐した夫々のリード３が異なる接続端子５となっており、接続端子５近傍に設けた切断用の開口１０にて分岐したリード３を容易に切断することができる。このため、分岐したリード３を選択的に切断することによって、積層構成される各層のテープ基板１を同一のテープ基板１から得ることができる。
【００５４】
このように、本発明はコーナーパッドの半導体チップ４の積層に適用することも可能であるが、更に、図３５に示すようにセンターパッドの半導体チップとコーナーパッドの半導体チップとの積層を行なうことも可能である。
【００５５】
以上、本発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００５６】
例えば、前述した説明では、可撓性のテープ基板を例にして本発明を説明したが、半導体チップを搭載する基板としては、ガラスファイバを混入させたエポキシ樹脂を用いた絶縁性基体に金属膜のリードを形成した基板等の可撓性を有していない基板を採用して本発明を実施することも可能である。
【図面の簡単な説明】
【００５７】
【図１】本発明者が事前に検討した積層実装のための各層のテープ基板を示す平面図である。
【図２】本発明者が事前に検討した積層実装のための各層のテープ基板を示す平面図である。
【図３】本発明者が事前に検討した積層実装のための各層のテープ基板を示す平面図である。
【図４】本発明者が事前に検討した積層実装のための各層のテープ基板を示す平面図である。
【図５】図１乃至図４に示すテープ基板を用いた半導体装置の製造工程について説明するフロー図である。
【図６】本発明の一実施の形態である半導体装置に用いられるテープ基板の半導体チップ搭載状態を示す平面図である。
【図７】本発明の一実施の形態である半導体装置を示すブロック構成図である。
【図８】半導体チップ個片ごとに切断によって選択される信号を示す図である。
【図９】図６のテープ基板を個別化した各層のテープ基板を示す平面図である。
【図１０】図６のテープ基板を個別化した各層のテープ基板を示す平面図である。
【図１１】図６のテープ基板を個別化した各層のテープ基板を示す平面図である。
【図１２】図６のテープ基板を個別化した各層のテープ基板を示す平面図である。
【図１３】半導体チップを搭載したテープ基板を積層した状態を示す縦断面図である。
【図１４】本発明の一実施の形態である半導体装置の製造工程について説明するフロー図である。
【図１５】本発明の一実施の形態である半導体装置のインデックスを示す部分平面図である。
【図１６】本発明の一実施の形態である半導体装置のインデックスを示す部分平面図である。
【図１７】本発明の一実施の形態である半導体装置のインデックスを示す部分平面図である。
【図１８】本発明の一実施の形態である半導体装置のインデックスを示す部分平面図である。
【図１９】本発明の一実施の形態である半導体装置の切断部分の配置領域を示す平面図である。
【図２０】本発明の一実施の形態である半導体装置の切断状態を示す部分拡大縦断面図である。
【図２１】本発明の一実施の形態である半導体装置の変形例の切断状態を示す部分拡大縦断面図である。
【図２２】本発明の一実施の形態である半導体装置の変形例の切断状態を示す部分拡大縦断面図である。
【図２３】本発明の一実施の形態である半導体装置の切断部分を示す部分拡大平面図である。
【図２４】本発明の一実施の形態である半導体装置の変形例の切断部分を示す部分拡大平面図である。
【図２５】本発明の一実施の形態である半導体装置の変形例の切断部分を示す部分拡大平面図である。
【図２６】本発明の一実施の形態である半導体装置の切断部分の変形例を示す部分拡大平面図である。
【図２７】本発明の一実施の形態である半導体装置の切断部分の変形例を示す部分拡大平面図である。
【図２８】本発明の一実施の形態である半導体装置の切断部分の変形例を示す部分拡大平面図である。
【図２９】本発明の一実施の形態である半導体装置に用いるテープ基板の開口配置を変えた例を示す平面図である。
【図３０】本発明の一実施の形態である半導体装置ダミーリードを示す部分拡大平面図である。
【図３１】本発明の一実施の形態の変形例である半導体装置を示すブロック構成図である。
【図３２】半導体チップ個片ごとに切断によって選択される信号を示す図である。
【図３３】本発明の他の実施の形態である半導体装置に用いられるテープ基板の半導体チップ搭載状態を示す平面図である。
【図３４】半導体チップを搭載したテープ基板を積層した状態を示す縦断面図である。
【図３５】半導体チップを搭載したテープ基板を積層した状態を示す縦断面図である。
【符号の説明】
【００５８】
１…テープ基板
２…基体
３…リード
３´…ダミーリード
４…半導体チップ
４ａ…パッド
５…接続端子
６…バンプ電極
７…接着層
８…封止材
９…接続用の開口
１０…切断用の開口
１１…パンチ
１２…ボンディングワイヤ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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