(57)【要約】【課題】アライメントずれに起因する性能低下を好適に抑制することのできる横型ＭＯＳトランジスタの製造方法を提供する。【解決手段】半導体層１３０上に成膜した電極材をパターニングしてゲート電極１４２ａ〜１４２ｃを形成する。その後、それらゲート電極をマスクとしてソースセルＳＣ１に対してイオン注入を行って、Ｐ型の不純物領域を形成する。また同じく上記ゲート電極をマスクとして、ドレインセルＤＣ１およびフィールド酸化膜ＩＳ１ａおよびＩＳ１ｂに対してそれらフィールド酸化膜を貫通させるようなイオン注入を行って、Ｎ型の不純物領域を形成する。そして、それらゲート電極にサイドウォールを形成した後、当該ゲート電極をマスクとしてソースセルＳＣ１に対してイオン注入を行って、Ｐ型の不純物領域を形成する。こうして形成された不純物領域をそれぞれ熱拡散して、チャネル層ＣＨ１およびドリフト層ＤＦ１、並びにベース層ＢＳ１を形成する。【選択図】        図１
2005243832.tif 000002
【特許請求の範囲】
【請求項１】
半導体層の表面を素子分離用の絶縁層にてソースセルとドレインセルとに分離するとともに、前記半導体層上に成膜した絶縁膜および電極材をパターニングし、該パターニングした電極材の１つとして前記絶縁層近傍の前記ソースセル上にゲート絶縁膜を介してゲート電極を少なくとも形成した後、
（ａ）前記ドレインセルおよび前記絶縁層に対して前記絶縁層を貫通させるようなイオン注入を行って、第１の導電型からなって前記ドレインセルの表面に形成されるドレイン層へのキャリア通路となるドリフト層を形成するための不純物領域を形成する工程、
（ｂ）前記ソースセルに対してイオン注入を行って、前記ゲート電極の下方の少なくとも一部を含んで第２の導電型からなるチャネル層を形成するための不純物領域を形成する工程、
（ｃ）前記ソースセルに対してイオン注入を行って、第２の導電型からなってソース層下を含んでその周辺を高濃度化するベース層を形成するための不純物領域を形成する工程、
を前記パターニングした電極材をマスクとして行う
ことを特徴とする横型ＭＯＳトランジスタの製造方法。
【請求項２】
前記電極材は多結晶シリコンからなり、前記パターニングした電極材をマスクとして、前記チャネル層を形成するための不純物領域を形成すべく前記ソースセルに対してイオン注入を行った後、前記パターニングした電極材にサイドウォールを形成するとともに、そのサイドウォールを形成した電極材をマスクとして、前記ベース層を形成するための不純物領域を形成すべく前記ソースセルに対してイオン注入を行って、前記チャネル層を形成するための不純物領域および前記ベース層を形成するための不純物領域を形成する
請求項１に記載の横型ＭＯＳトランジスタの製造方法。
【請求項３】
前記ドリフト層を形成するための不純物領域および前記チャネル層を形成するための不純物領域および前記ベース層を形成するための不純物領域に対しての熱拡散工程を、１つの熱拡散工程を共用するかたちで行って、これら不純物領域をそれぞれドリフト層およびチャネル層およびベース層とする
請求項２に記載の横型ＭＯＳトランジスタの製造方法。
【請求項４】
前記絶縁層を貫通させるようなイオン注入を、前記マスクとする電極材の膜厚を前記絶縁層の膜厚に対して相対的に厚くすることにより実現する
請求項１〜３のいずれか一項に記載の横型ＭＯＳトランジスタの製造方法。
【請求項５】
前記絶縁層は、ＬＯＣＯＳ構造をとるフィールド酸化膜からなる
請求項１〜４のいずれか一項に記載の横型ＭＯＳトランジスタの製造方法。
【請求項６】
前記絶縁層は、ＳＴＩ構造をとる絶縁膜からなる
請求項１〜４のいずれか一項に記載の横型ＭＯＳトランジスタの製造方法。
【請求項７】
半導体層の表面をトレンチにてソースセルとドレインセルとに分離するとともに、そのトレンチをアライメントマークとしてパターニングされたマスクを用いて前記トレンチおよび前記ドレインセルに対してイオン注入を行って、ドリフト層を形成するための不純物領域を形成した後、前記トレンチに絶縁膜を埋設してＳＴＩ構造をとる絶縁層を形成し、その後の工程において加工するマスクパターンについても前記トレンチをアライメントマークとしてマスク合わせを行う
ことを特徴とする横型ＭＯＳトランジスタの製造方法。
【請求項８】
適宜のマスクを用いて半導体層の表面をソースセルとドレインセルとに分離するトレンチを形成するとともに、そのマスクを用いて前記トレンチおよび前記ドレインセルに対してイオン注入を行って、ドリフト層を形成するための不純物領域を形成した後、前記トレンチに絶縁膜を埋設してＳＴＩ構造をとる絶縁層を形成し、その後の工程において加工するマスクパターンについても前記トレンチをアライメントマークとしてマスク合わせを行う
ことを特徴とする横型ＭＯＳトランジスタの製造方法。
【請求項９】
前記ドリフト層は第１の導電型からなり、
（ａ）前記ソースセルに対してイオン注入を行って、ゲート電極下方の少なくとも一部を含んで第２の導電型からなるチャネル層を形成するための不純物領域を形成する工程、
（ｂ）前記ソースセルに対してイオン注入を行って、第２の導電型からなってソース層下を含んでその周辺を高濃度化するベース層を形成するための不純物領域を形成する工程、
において加工するマスクパターンについても前記トレンチをアライメントマークとしてマスク合わせを行う
請求項７または８に記載の横型ＭＯＳトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、横型ＭＯＳトランジスタの製造方法に関する。
【背景技術】
【０００２】
例えば、車載装置の駆動に供される集積回路等では、高耐圧素子として横型ＭＯＳ（ＬＤＭＯＳ：Ｌａｔｅｒａｌ  Ｄｉｆｆｕｓｅｄ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタが用いられている。従来、この種の横型ＭＯＳトランジスタとしては、例えば特許文献１に記載されたトランジスタがある。このトランジスタでは、高耐圧化を図るべくベース層を設け、ソース層を囲繞するかたちで形成されたチャネル層の不純物濃度をソース層近傍において部分的に高めるようにしている。またさらに高耐圧化を図るべく、基板表面下にｐｎ接合を形成し、逆バイアス時にこれを空乏化して電界緩和する、いわばＲＥＳＵＲＦ（表面電界緩和）構造が採用されている。
【０００３】
以下、図１５および図１６を参照して、こうした横型ＭＯＳトランジスタの一例について説明する。
まず図１５は、半導体基板上に形成された横型ＭＯＳトランジスタの平面構造を模式的に示す平面図である。
【０００４】
図１５に示されるように、この横型ＭＯＳトランジスタは、半導体基板上にソースセルＳＣとドレインセルＤＣとが交互に２次元配置されて構成されている。そしてこれらソースセルＳＣおよびドレインセルＤＣは、それぞれフィールド酸化膜（素子分離用の絶縁層）ＩＳによって電気的に分離されるとともに、それらセル上に形成される電極を通じて並列接続されている。
【０００５】
図１６は、この横型ＭＯＳトランジスタの断面構造を模式的に示す断面図である。なお、この図１６は、図１５のＡ−Ａ線に沿った断面図に相当する。
同図１６に示すように、このトランジスタは、大きくは、半導体基板（シリコン基板）４１０と、絶縁層４２０、そしてこの絶縁層４２０上に形成された例えばシリコンからなる半導体層４３０を有して構成されている。このうち、半導体層４３０は、Ｎ型（第１の導電型）のＮ-層４３１、Ｐ型（第２の導電型）のＰウェル４３２、並びに同Ｐウェル４３２上方に形成される各種不純物領域を有して構成されている。またその表面には、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  Ｏｆ  Ｓｉｌｉｃｏｎ）構造をとるフィールド酸化膜（素子分離用の絶縁層）ＩＳ４ａおよびＩＳ４ｂが形成され、これらを通じて同表面がソースセルとドレインセルとに分離されている。ちなみにここでは、フィールド酸化膜ＩＳ４ａにて分離されるソースセルＳＣ４およびドレインセルＤＣ４の構造を主に示している。
【０００６】
ここでこれらセルのうち、ドレインセルＤＣ４には、隣接ソースセルまで広がって上記Ｐウェル４３２とともにｐｎ接合を形成するＮ型のドリフト層（Ｎウェル）ＤＦ４や、当該ドレインセルＤＣ４表面のフィールド酸化膜ＩＳ４ａおよびＩＳ４ｂ間に形成されて上記ドリフト層ＤＦ４よりも高濃度なＮ型のドレイン層４３８が形成されている。またドレイン層４３８の上には、例えばＢＰＳＧ（Ｂｏｒｏ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等からなる絶縁膜４４３ｂおよび４４３ｃにてゲート電極４４２ｂおよび４４２ｃ等と電気的に絶縁される態様で例えばアルミニウムからなるドレイン電極４４４ｂが形成されている。なお、上記ドリフト層ＤＦ４は、上記ドレイン層４３８へのキャリア通路として機能するものである。また、ゲート電極４４２ｃは、当該ドレインセルＤＣ４に隣接したソースセル上にゲート絶縁膜４４１ｃを介して形成されるゲート電極である。
【０００７】
一方、ソースセルＳＣ４には、Ｐ型のチャネル層ＣＨ４および同じくＰ型のベース層ＢＳ４、並びにこれらよりも高濃度なＰ型のＰ+層４３６、Ｎ型のソース層４３７ａおよび４３７ｂが形成されている。またこれらの上には、ゲート絶縁膜４４１ａおよび４４１ｂ、および例えば膜厚「４０００Å」の多結晶シリコンからなるゲート電極４４２ａおよび４４２ｂ、そして例えばアルミニウムからなるソース電極４４４ａ、並びにこれら電極等を電気的に絶縁する絶縁膜４４３ａおよび４４３ｂが形成されている。
【０００８】
ここで、ゲート電極４４２ｂは、その一部を上記フィールド酸化膜ＩＳ４ａに重畳されるかたちで、半導体層４３０上にゲート絶縁膜４４１ｂを介して形成される。また上記チャネル層ＣＨ４は、上記ドリフト層ＤＦ４に接して且つ、上記ゲート電極４４２ｂの下方の一部を含んでソース層４３７ａおよび４３７ｂを囲繞する態様で形成される。そしてこのチャネル層ＣＨ４が、ソース層４３７ｂおよびドレイン層４３８間の電流通路（キャリア通路）となり、上記ゲート電極４４２ｂに印加される電圧を通じてソースドレイン間の電流を制御することができるようになっている。
【０００９】
また上記ベース層ＢＳ４は、チャネル層ＣＨ４と部分的に重なって、上記ソース層４３７ａおよび４３７ｂ直下におけるチャネル層ＣＨ４のＰ型不純物濃度をさらに高めている。これにより、ソース層４３７ｂ、チャネル層ＣＨ４、並びにドレイン層４３８によって形成される寄生トランジスタの動作防止が図られ、例えばドレイン電極４３８にコイル等のＬ負荷を接続した場合に印加される逆起電圧に対しての耐圧（Ｌ負荷耐量）が向上することとなる。なおこのベース層ＢＳ４は、チャネル層ＣＨ４よりも深く、且つ、幅狭に形成されている。
【００１０】
また上記ソース層４３７ａおよび４３７ｂは、上記ベース層ＢＳ４およびチャネル層ＣＨ４が重なって高濃度化された領域に所定の間隔を隔てて形成されている。また上記Ｐ+層４３６は、それらソース層４３７ａおよび４３７ｂの間に、これら双方を突き抜ける態様で形成されている。そして上記ソース電極４４４ａは、これらソース層４３７ａおよび４３７ｂ、並びにＰ+層４３６の上に、これら全てに接する態様で形成されている。なお、上記Ｐ+層４３６は、チャネル層ＣＨ４の電位をとるためのものであり、これによっても、上述の寄生トランジスタの動作防止が図られている。
【００１１】
また、図１６中の端子ＧおよびＳ、Ｄは、それぞれ上記ゲート電極４４２ｂ、ソース電極４４４ａ、ドレイン電極４４４ｂに電気的に接続された端子である。この横型ＭＯＳトランジスタでは、端子Ｇからゲート電極４４２ｂに印加される電圧を通じてソースドレイン間（端子Ｓおよび端子Ｄ間）の電流が制御される。またこの横型ＭＯＳトランジスタでは、図１６に示した構造を有するトランジスタが並列接続される。そのため、それら並列接続されたトランジスタを同時に動作させることにより、大電流および大出力を得ることができる。
【００１２】
次に、図１７を参照して、上記横型ＭＯＳトランジスタの製造方法の一例について説明する。なお、図１７は、この横型ＭＯＳトランジスタの製造方法についてその製造プロセス例を示す断面図である。
【００１３】
この製造に際しては、まず、上記半導体基板４１０および絶縁層４２０、並びにＮ-層４３１（半導体層４３０）が順に積層されて構成されるＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用意する。そしてこのＳＯＩ基板に、例えばイオン注入および熱拡散を行って上記Ｐウェル４３２を形成した後、図１７（ａ）に示すように、周知のリソグラフィ技術を用いてパターニングされたレジストＲＥ４１をマスクとして、所望の箇所に例えば砒素（Ａｓ）等のＮ型不純物をイオン注入してＮ型の不純物領域４３３を形成する。なおこのリソグラフィ工程では、この基板に対して最初に行われたリソグラフィ工程（ファーストフォト）にて形成されたアライメントマークを用いてマスク合わせされる。
【００１４】
次いで、図１７（ｂ）に示すように、周知のＬＯＣＯＳ酸化法により、半導体層４３０の表面をソースセルとドレインセルとに分離する態様で、ＬＯＣＯＳ構造をとるフィールド酸化膜ＩＳ４ａおよびＩＳ４ｂを形成する。なお、これらフィールド酸化膜ＩＳ４ａおよびＩＳ４ｂのアライメント（位置合わせ）においても、ファーストフォトにて形成されたアライメントマークが用いられる。またこれ以降のリソグラフィ工程においては、セルフアライン（自己整合）の場合を除き、ここで形成されたフィールド酸化膜ＩＳ４ａおよびＩＳ４ｂをアライメントマークとしてマスク合わせされることとなる。ちなみにここでも、フィールド酸化膜ＩＳ４ａにて分離されるソースセルＳＣ４およびドレインセルＤＣ４の構造を主に示している。
【００１５】
その後、図１７（ｃ）に示すように、例えば熱酸化により、半導体層４３０の上に絶縁膜４４１を成膜するとともに、その絶縁膜４４１の上にさらに例えば多結晶シリコンからなる電極材を成膜し、例えばフォトリソグラフィによりこれをパターニングして上記ゲート電極４４２ａ〜４４２ｃを形成する。
【００１６】
次に、図１８（ａ）に示すように、例えばフォトリソグラフィによりパターニングされたレジストＲＥ４２によってドレインセルＤＣ４が覆われた状態で、上記ゲート電極４４２ａおよび４４２ｂをマスクとしてソースセルＳＣ４に対して例えば硼素（Ｂ）等のＰ型不純物をイオン注入し、Ｐ型の不純物領域４３５を自己整合的に形成する。
【００１７】
そしてこれに続けて、図１８（ｂ）に示すように、例えばフォトリソグラフィ技術を用いてパターニングされたレジストＲＥ４３をマスクとして、上記Ｐ型の不純物領域４３５よりも深く、且つ、幅狭なＰ型の不純物領域４３４を形成する。
【００１８】
次いで、図１８（ｃ）に示すように、例えば「１２００〜１４００℃」の熱処理により上記不純物領域４３３〜４３５を熱拡散して、上記ドリフト層（Ｎウェル）ＤＦ４およびチャネル層ＣＨ４、並びにベース層ＢＳ４を形成する。その後、ソースセルＳＣ４およびドレインセルＤＣ４に対してそれぞれイオン注入および熱拡散を行って、ソース層４３７ａおよび４３７ｂ、並びにドレイン層４３８、Ｐ+層４３６を形成する。そしてこれに続けて、基板全面に絶縁膜を成膜した後、これを選択的に除去して上記ソース層４３７ａおよび４３７ｂ、並びにドレイン層４３８へのコンタクトホールをそれぞれ形成する。これにより、上記ゲート絶縁膜４４１ａ〜４４１ｃ、および上記絶縁膜４４３ａ〜４４３ｃが形成されることとなる。次いで、例えばアルミニウムからなる電極材を成膜するとともに、これをパターニングしてソース電極４４４ａおよびドレイン電極４４４ｂを形成する。こうして、上記横型ＭＯＳトランジスタが形成される。
【特許文献１】特許第３１１４５９２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
ところで一般に、この種の横型ＭＯＳトランジスタでは、ドリフト層およびチャネル層、並びにベース層の位置が、当該トランジスタのオン抵抗や耐圧（Ｌ負荷耐量）と密接に関係している。
【００２０】
図１９（ａ）は、このような横型ＭＯＳトランジスタの一例について、そのオン抵抗（ｍΩ・ｍｍ2）およびＬ負荷耐量（ｍＪ／ｍｍ2）と、ベース層の幅（μｍ）との関係を示すグラフである。なお、ここに示すベース層の幅とは、ベース層を形成する際に用いられるフォトマスクの幅のことである。また、図１９（ｂ）は、この横型ＭＯＳトランジスタの一部を拡大して示す断面図である。
【００２１】
図１９（ａ）に示すグラフを見ても分かるように、ベース層の幅を徐々に広くしていくと、ベース層の幅が「１．４μｍ」になったのを境に、そこまで略一定に保たれていたオン抵抗が急激に上昇するようになる。またＬ負荷耐量については、逆に、ベース層の幅が「０．８μｍ」になったのを境に、そこまで略一定に保たれていたＬ負荷耐量が向上することとなる。そして、ベース層の幅が「１．０μｍ」よりも広くなったところで、実用に耐え得るだけのＬ負荷耐量が確保される。なお、図１９（ｂ）にも示されるように、上記オン抵抗の上昇は、実際のチャネル（キャリアの通路）となるゲート電極下方において、ベース層がチャネル層をはみ出してドリフト層（Ｎウェル）に重なるようになることによる抵抗上昇に起因するものである。
【００２２】
このように、この横型ＭＯＳトランジスタにおいて、実用に耐え得る耐圧（Ｌ負荷耐量）を確保するためには、ベース層を通じてドレインセル（ドリフト層）近くまで不純物濃度を高濃度化する必要がある。またオン抵抗を低く保つためには、ゲート電極下方においてベース層がチャネル層をはみ出さないようにする必要がある。すなわち、オン抵抗を低く保ちつつ、実用に耐え得るだけのＬ負荷耐量を確保するためには、これらを満足する範囲、ここでは「１．０μｍ〜１．４μｍ」（図１９（ａ）参照）にベース層の幅（位置）を合わせる必要がある。このため、このような横型ＭＯＳトランジスタでは、アライメントずれやマスク線幅ばらつきに対する余裕度は非常に厳しいものとなっている。ちなみにここでは、この余裕度が「０．４μｍ」となっている。なお、ここでは一例としてベース層の位置ずれについて言及したが、ドリフト層やチャネル層に位置ずれが生じた場合についても同様の課題が生じることとなる。
【００２３】
図２０は、上記従来の製造方法について、ドリフト層（Ｎウェル）ＤＦ４、チャネル層ＣＨ４、並びにベース層ＢＳ４のマスク合わせ回数を比較して示す比較図である。
同図２０に示されるように、上記従来の製造方法において、ドリフト層ＤＦ４、およびフィールド酸化膜ＩＳ４ａおよびＩＳ４ｂは、それぞれファーストフォトにて形成されたアライメントマークを用いてマスク合わせされる。また、チャネル層ＣＨ４およびベース層ＢＳ４は各々、フィールド酸化膜ＩＳ４ａおよびＩＳ４ｂをアライメントマークとしてマスク合わせされる。より正確にいうと、上記チャネル層ＣＨ４は、フィールド酸化膜ＩＳ４ａおよびＩＳ４ｂをアライメントマークとしてパターニングされた電極材（ゲート電極４４２ａおよび４４２ｂ）をマスクとするセルフアライメント（自己整合）にて形成される。
【００２４】
すなわちこの製造方法では、チャネル層ＣＨ４に対するベース層ＢＳ４のアライメント（位置合わせ）は１回合わせとなり、またドリフト層ＤＦ４に対するチャネル層ＣＨ４およびベース層ＢＳ４のアライメントに至っては２回間接合わせとなる。このため、例えば「０．４μｍ」のアライメントずれが生じることとなる。
【００２５】
このように、上記従来の製造方法では、マスク合わせに伴うアライメントずれは避けられず、上記条件を満足するアライメント（位置合わせ）精度を得ることは難しい。そのため、上記ベース層ＢＳ４を形成して当該トランジスタの耐圧（Ｌ負荷耐性量）を向上させることはできるものの、オン抵抗の上昇は避けられないものとなっている。
【００２６】
この発明は、こうした実情に鑑みてなされたものであり、アライメントずれに起因する性能低下を好適に抑制することのできる横型ＭＯＳトランジスタの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２７】
こうした目的を達成するため、請求項１に記載の横型ＭＯＳトランジスタの製造方法では、半導体層の表面を素子分離用の絶縁層にてソースセルとドレインセルとに分離するとともに、前記半導体層上に成膜した絶縁膜および電極材をパターニングし、該パターニングした電極材の１つとして前記絶縁層近傍の前記ソースセル上にゲート絶縁膜を介してゲート電極を少なくとも形成した後、（ａ）前記ドレインセルおよび前記絶縁層に対して前記絶縁層を貫通させるようなイオン注入を行って、第１の導電型からなって前記ドレインセルの表面に形成されるドレイン層へのキャリア通路となるドリフト層を形成するための不純物領域を形成する工程、（ｂ）前記ソースセルに対してイオン注入を行って、前記ゲート電極下方の少なくとも一部を含んで第２の導電型からなるチャネル層を形成するための不純物領域を形成する工程、（ｃ）前記ソースセルに対してイオン注入を行って、第２の導電型からなってソース層下を含んでその周辺を高濃度化するベース層を形成するための不純物領域を形成する工程を前記パターニングした電極材をマスクとして行うようにする。
【００２８】
ところで、一般に、横型ＭＯＳトランジスタを適正に動作させるためには、適正なドリフト層の幅を確保する必要がある。そこで上記従来の製造方法では、素子分離用の絶縁層を形成する前に同絶縁層の下方の少なくとも一部を含むように不純物領域（ドリフト層を形成するための不純物領域）を形成することで、適正なドリフト層の幅を確保するようにしている。しかしこのような製造方法では、アライメントずれに起因した性能低下が懸念されることは前述した通りである。この点、上記製造方法では、絶縁層を貫通させるようなイオン注入を通じて、素子分離用の絶縁層を形成した後に同絶縁層の下方の少なくとも一部を含むように不純物領域（ドリフト層を形成するための不純物領域）を形成することで、適正なドリフト層の幅を確保するようにしている。そして、上記ドリフト層を形成するための不純物領域およびチャネル層を形成するための不純物領域およびベース層を形成するための不純物領域の形成を、ゲート電極の形成に際してパターニングされる電極材をマスクとするセルフアライメント（自己整合）にて行うようにしている。このため、これら不純物領域をそれぞれ熱拡散して得られるドリフト層およびチャネル層およびベース層は、前述したマスク合わせに伴うアライメント（位置合わせ）ずれなく、位置精度良く形成されることとなる。すなわち上記製造方法によれば、アライメントずれに起因する性能低下を好適に抑制することができるようになる。なお、上記（ａ）〜（ｃ）の工程は順不同である。
【００２９】
また、請求項２に記載の横型ＭＯＳトランジスタの製造方法では、前記電極材として多結晶シリコンを用いるとともに、前記パターニングした電極材をマスクとして、前記チャネル層を形成するための不純物領域を形成すべく前記ソースセルに対してイオン注入を行った後、前記パターニングした電極材にサイドウォールを形成するとともに、そのサイドウォールを形成した電極材をマスクとして、前記ベース層を形成するための不純物領域を形成すべく前記ソースセルに対してイオン注入を行って、前記チャネル層を形成するための不純物領域および前記ベース層を形成するための不純物領域を形成するようにする。
【００３０】
前述したように、実用に耐え得る耐圧（Ｌ負荷耐量）を確保するためには、ベース層を通じてドレインセル近くまで不純物濃度を高濃度化する必要がある。しかし、ゲート電極下方においてベース層がチャネル層をはみ出すとオン抵抗の上昇を招くこととなる。この点、上記製造方法によれば、電極材に形成されるサイドウォールを通じて、これらチャネル層およびベース層が適切な箇所に形成されるようになる。このため、前述したオン抵抗の上昇についてもこれを好適に抑制することができるようになる。
【００３１】
またこの場合、請求項３に記載の横型ＭＯＳトランジスタの製造方法では、前記ドリフト層を形成するための不純物領域および前記チャネル層を形成するための不純物領域および前記ベース層を形成するための不純物領域に対しての熱拡散工程を、１つの熱拡散工程を共用するかたちで行って、これら不純物領域をそれぞれドリフト層およびチャネル層およびベース層とするようにする。
【００３２】
こうすることで、１回の熱拡散工程によって前記ドリフト層および前記チャネル層および前記ベース層を形成することができ、ひいては省エネルギー化が図られるようになる。
また、前記絶縁層を貫通させるようなイオン注入を、請求項４に記載のように、前記マスクとする電極材の膜厚を前記絶縁層の膜厚に対して相対的に厚くすることにより実現するようにすることで、当該絶縁層を貫通させるようなイオン注入は容易に実現されることとなる。
【００３３】
また、前記絶縁層としては、請求項５または６に記載のように、ＬＯＣＯＳ構造をとるフィールド酸化膜やＳＴＩ構造をとる絶縁膜を用いることができる。これらは一般に、半導体プロセスにおいて素子間分離（アイソレーション）に使用されるものであり、その形成方法も周知である。そのため、上記製造方法によれば、前記絶縁層自体の形成が容易とされるとともに、前記半導体層の表面を適切に分離することができるようになる。
【００３４】
また、請求項７に記載の横型ＭＯＳトランジスタの製造方法では、半導体層の表面をトレンチにてソースセルとドレインセルとに分離するとともに、そのトレンチをアライメントマークとしてパターニングされたマスクを用いて前記トレンチおよび前記ドレインセルに対してイオン注入を行って、ドリフト層を形成するための不純物領域を形成した後、前記トレンチに絶縁膜を埋設してＳＴＩ構造をとる絶縁層を形成し、その後の工程において加工するマスクパターンについても前記トレンチをアライメントマークとしてマスク合わせを行うようにする。
【００３５】
先の図２０に示したように、上記従来の製造方法では、ドリフト層に対するチャネル層およびベース層のアライメント（位置合わせ）は２回間接合わせ（マスク合わせ）となる。この点、上記製造方法によれば、ドリフト層に対する他の層、例えばチャネル層やベース層、あるいはゲート電極等のアライメントを、１回合わせとすることができるようになる。このため、このような製造方法によっても、前述したアライメントずれに起因する性能低下を好適に抑制することができるようになる。
【００３６】
また、請求項８に記載の横型ＭＯＳトランジスタの製造方法では、適宜のマスクを用いて半導体層の表面をソースセルとドレインセルとに分離するトレンチを形成するとともに、そのマスクを用いて前記トレンチおよび前記ドレインセルに対してイオン注入を行って、ドリフト層を形成するための不純物領域を形成した後、前記トレンチに絶縁膜を埋設してＳＴＩ構造をとる絶縁層を形成し、その後の工程において加工するマスクパターンについても前記トレンチをアライメントマークとしてマスク合わせを行うようにする。
【００３７】
上記製造方法によっても、ドリフト層に対する他の層、例えばチャネル層やベース層、あるいはゲート電極等のアライメント（位置合わせ）を、上記トレンチによる１回合わせとすることができるようになる。すなわち、このような製造方法によっても、前述したアライメントずれに起因する性能低下を好適に抑制することができるようになる。
【００３８】
また、請求項９に記載の横型ＭＯＳトランジスタの製造方法では、前記ドリフト層は第１の導電型からなり、（ａ）前記ソースセルに対してイオン注入を行って、ゲート電極下方の少なくとも一部を含んで第２の導電型からなるチャネル層を形成するための不純物領域を形成する工程、（ｂ）前記ソースセルに対してイオン注入を行って、第２の導電型からなってソース層下を含んでその周辺を高濃度化するベース層を形成するための不純物領域を形成する工程において加工するマスクパターンについても前記トレンチをアライメントマークとしてマスク合わせを行うようにする。
【００３９】
前述したように、通常、横型ＭＯＳトランジスタでは、ドリフト層およびチャネル層、並びにベース層の位置が、当該トランジスタのオン抵抗や耐圧（Ｌ負荷耐量）と密接に関係している。上記製造方法によれば、高耐圧化と低オン抵抗化との両立が好適に図られるようになる。なお、上記（ａ）および（ｂ）の工程は順不同である。
【発明を実施するための最良の形態】
【００４０】
（第１の実施の形態）
図１〜図６に、この発明にかかる横型ＭＯＳトランジスタの製造方法についてその第１の実施の形態を示す。
【００４１】
図１は、この実施の形態にかかる製造方法において製造の対象とする横型ＭＯＳトランジスタについて、その概略構造を模式的に示すものである。なお、図１は、先の図１６に対応するものである。すなわちこの図１において、符号１１０、１２０、１３０〜１３２、１３６、１３７ａおよび１３７ｂ、１３８、ＩＳ１ａおよびＩＳ１ｂにて示される各要素は、先の図１６において符号４１０、４２０、４３０〜４３２、４３６、４３７ａおよび４３７ｂ、４３８、ＩＳ４ａおよびＩＳ４ｂにて示される各要素に対応するものである。また、符号１４１ａ〜１４１ｃ、１４２ａ〜１４２ｃ、１４３ａ〜１４３ｃ、１４４ａおよび１４４ｂ、ＢＳ１、ＣＨ１、ＤＦ１にて示される各要素は、先の図１６において符号４４１ａ〜４４１ｃ、４４２ａ〜４４２ｃ、４４３ａ〜４４３ｃ、４４４ａおよび４４４ｂ、ＢＳ４、ＣＨ４、ＤＦ４にて示される各要素に対応するものである。ここでは、これら各要素の重複する説明は割愛する。
【００４２】
同図１に示されるように、このトランジスタも、基本的には先の図１６に例示したトランジスタと同様の構造を有しており、その動作態様も前述した通りである。ただしこのトランジスタでは、ゲート電極１４２ａ〜１４２ｃの膜厚が、フィールド酸化膜ＩＳ１ａおよびＩＳ１ｂの膜厚に対して相対的に厚くされている。また上記ゲート電極１４２ａ〜１４２ｃには、サイドウォール１４５ａ〜１４５ｃがそれぞれ形成されている。そしてこれらを通じて、ドリフト層ＤＦ１およびベース層ＢＳ１、並びにチャネル層ＣＨ１が、精度良くアライメント（位置合わせ）されている。
【００４３】
以下、図２〜図６を参照して、この実施の形態にかかる横型ＭＯＳトランジスタの製造方法について詳述する。なお、これら各図において、先の図１に示した要素と同一の要素には各々同一の符号を付して示している。
【００４４】
この製造に際しては、まず、図２（ａ）に示すように、例えばシリコンからなる半導体基板１１０および例えば酸化シリコンからなる絶縁層１２０、並びに例えばＮ型（第１の導電型）のシリコンからなるＮ-層１３１（半導体層１３０）が順に積層されて構成されるＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用意する。次いで、図２（ｂ）に示すように、この基板に対して例えば硼素（Ｂ）等のＰ型（第２の導電型）不純物をイオン注入するとともに、例えば熱拡散によりこの注入した不純物を拡散してＰウェル１３２を形成する。これにより、半導体層１３０は、上記Ｎ-層１３１の上にＰウェル１３２をもつ積層構造となる。
【００４５】
次に、図３（ａ）に示すように、例えば周知のＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  Ｏｆ  Ｓｉｌｉｃｏｎ）酸化法により、半導体層１３０の表面をソースセルとドレインセルとに分離する態様で、例えば膜厚「１μｍ」のＬＯＣＯＳ構造をとるフィールド酸化膜（素子分離用の絶縁層）ＩＳ１ａおよびＩＳ１ｂを形成する。すなわち、酸化シリコン膜（パッド酸化膜）および窒化シリコン膜を順に成膜するとともに、例えばフォトリソグラフィにより上記窒化シリコン膜を選択的に除去して所望の箇所に開口部を形成する。そして、この窒化シリコン膜に覆われていない開口部のみを局所的に熱酸化して上記フィールド酸化膜ＩＳ１ａおよびＩＳ１ｂを形成するとともに、上記形成した酸化シリコン膜および窒化シリコン膜を除去する。なお、このリソグラフィ工程では、この基板に対して最初に行われたリソグラフィ工程（ファーストフォト）にて形成されたアライメントマークを用いてマスク合わせされる。
【００４６】
ちなみにここでは、フィールド酸化膜ＩＳ１ａにて分離されるソースセルＳＣ１およびドレインセルＤＣ１の構造を主に示している。
次に、図３（ｂ）に示すように、例えば熱酸化により、半導体層１３０の上に例えば酸化シリコンからなる絶縁膜１４１を成膜する。次いで図３（ｃ）に示すように、この成膜した絶縁膜１４１の上に、例えば膜厚「６０００Å」の多結晶シリコンからなる電極材を成膜するとともに、例えばフォトリソグラフィによりこれをパターニングしてゲート電極１４２ａ〜１４２ｃを形成する。このとき、上記電極材の膜厚は、上記フィールド酸化膜ＩＳ１ａおよびＩＳ１ｂの膜厚に対して相対的に厚く設定される。また、ここでのリソグラフィ工程においても、ファーストフォトにて形成されたアライメントマークを用いてマスク合わせされる。
【００４７】
次に、図４（ａ）に示すように、例えばフォトリソグラフィによりパターニングされたレジストＲＥ１１によってドレインセルＤＣ１を覆いつつ、上記ゲート電極１４２ａおよび１４２ｂをマスクとしてソースセルＳＣ１に対して例えば硼素（Ｂ）等のＰ型不純物を例えば「２０ｋｅＶ〜４０ｋｅＶ」の注入エネルギーでイオン注入する。こうして、Ｐ型の不純物領域１３５を自己整合的に形成した後、上記レジストＲＥ１１を除去する。なお、上記Ｐ型の不純物領域１３５の濃度は、例えば「１．０×１０-13ｃｍ-3〜９．０×１０-13ｃｍ-3」とされる。
【００４８】
次いで、図４（ｂ）に示すように、例えばフォトリソグラフィによりパターニングされたレジストＲＥ１２によってソースセルＳＣ１を覆いつつ、上記ゲート電極１４２ｂおよび１４２ｃをマスクとしてドレインセルＤＣ１およびフィールド酸化膜ＩＳ１ａおよびＩＳ１ｂに対してこれらフィールド酸化膜を貫通させるような高加速イオン注入を行う。このとき、注入する不純物は例えば砒素（Ａｓ）等のＮ型不純物、注入エネルギーは例えば「２００ｋｅＶ〜４００ｋｅＶ」とされる。そして、こうして上記フィールド酸化膜ＩＳ１ａおよびＩＳ１ｂ下方の一部を含むようなＮ型の不純物領域１３３を自己整合的に形成した後、上記レジストＲＥ１２を除去する。なお、このＮ型の不純物領域１３３の濃度は、例えば「１．０×１０-13ｃｍ-3〜９．０×１０-13ｃｍ-3」とされる。また、この実施の形態においては、上記フィールド酸化膜ＩＳ１ａおよびＩＳ１ｂを貫通させるような高加速イオン注入を通じて、当該横型ＭＯＳトランジスタを適正に動作させるためのドリフト層の幅が確保される。
【００４９】
次に、図４（ｃ）に示すように、例えば周知のサイドウォール形成方法により、上記ゲート電極１４２ａ〜１４２ｃにサイドウォール１４５ａ〜１４５ｃをそれぞれ形成する。すなわち、酸化シリコン膜を基板全面に成膜した後、異方性エッチングを用いてこれをエッチバックし、ゲート電極１４２ａ〜１４２ｃの側壁のみに酸化シリコン膜を残すようにする。なお、上記ＳＯＩ基板上に、この横型ＭＯＳトランジスタと共にＣＭＯＳ（相補型ＭＯＳ）も形成する場合は、上記サイドウォール形成工程とＣＭＯＳのサイドウォール形成工程とを１つの工程を共用するかたちで行うようにすることで、製造工程を新たに追加することなく上記サイドウォール１４５ａ〜１４５ｃを形成することができるようになる。
【００５０】
そして、図５（ａ）に示すように、例えばフォトリソグラフィによりパターニングされたレジストＲＥ１３によってドレインセルＤＣ１を覆いつつ、上記サイドウォール１４５ａおよび１４５ｂの形成されたゲート電極１４２ａおよび１４２ｂをマスクとしてソースセルＳＣ１に対してイオン注入を行う。このとき、注入する不純物は例えば硼素（Ｂ）等のＰ型不純物、注入エネルギーは例えば「２０ｋｅＶ〜４０ｋｅＶ」とされる。そして、こうしてＰ型の不純物領域１３４を自己整合的に形成した後、上記レジストＲＥ１３を除去する。なお、このＰ型の不純物領域１３４の濃度は、例えば「１．０×１０-13ｃｍ-3〜９．０×１０-13ｃｍ-3」とされる。
【００５１】
このように、上記Ｐ型の不純物領域１３５を形成した後、サイドウォール１４５ａおよび１４５ｂを形成し、これらをマスクとしてイオン注入を行ってＰ型の不純物領域１３４を形成するようにすることで、Ｐ型の不純物領域１３５に対して幅狭なＰ型の不純物領域１３４が形成されることとなる。そのため、これら不純物領域を熱拡散することで、チャネル層ＣＨ１よりも幅狭なベース層ＢＳ１が容易に形成され、ゲート電極１４２ｂの下方においてベース層ＢＳ１がチャネル層ＣＨ１をはみ出さないようにされる。これにより、前述したオン抵抗の上昇についてもこれを好適に抑制することができるようになる。
【００５２】
次いで、図５（ｂ）に示すように、例えば「１２００℃〜１４００℃」の熱処理を施すことにより、上記不純物領域１３３および１３４、並びに不純物領域１３５をそれぞれ熱拡散して、これらを上述のドリフト層（Ｎウェル）ＤＦ１およびベース層ＢＳ１、並びにチャネル層ＣＨ１とする。
【００５３】
このように、上記不純物領域１３３〜１３５の熱拡散を１つの熱拡散工程を共用するかたちで行うようにすることで、１回の熱拡散工程によってドリフト層ＤＦ１およびチャネル層ＣＨ１およびベース層ＢＳ１を形成することができる。そしてこれにより、省エネルギー化が図られることとなる。
【００５４】
さらに、図５（ｃ）に示す構造とすべく、ソースセルＳＣ１およびドレインセルＤＣ１の所望の箇所に、それぞれ例えば「２０ｋｅＶ〜４０ｋｅＶ」の注入エネルギーで例えば砒素（Ａｓ）等のＮ型不純物のイオン注入を行った後、適宜の熱処理を施して、ソース層１３７ａおよび１３７ｂ、並びにドレイン層１３８を形成する。このとき、ドレイン層１３８の形成は、上記フィールド酸化膜ＩＳ１ａおよびＩＳ１ｂをマスクとして自己整合的に行われる。その後、同じく図５（ｃ）に示されるように、ソースセルＳＣ１に対して選択的に例えば硼素（Ｂ）等のＰ型不純物のイオン注入を行った後、適宜の熱処理を施してＰ+層１３６を形成する。なお、上記ソース層１３７ａおよび１３７ｂ、並びにドレイン層１３８のＮ型不純物濃度は、例えば「１．０×１０-15ｃｍ-3〜９．０×１０-15ｃｍ-3」とされる。また、上記Ｐ+層１３６のＰ型不純物濃度は、例えば「１．０×１０-15ｃｍ-3〜９．０×１０-15ｃｍ-3」とされる。
【００５５】
次いで、図６（ａ）に示すように、基板全面に例えばＢＰＳＧ（Ｂｏｒｏ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等からなる絶縁膜を成膜した後、これを含める絶縁膜を選択的にエッチング除去して、上記ソース層１３７ａおよび１３７ｂ、並びにドレイン層１３８のそれぞれに対するコンタクトホールを形成する。こうして、ゲート絶縁膜１４１ａ〜１４１ｃ、および絶縁膜１４３ａ〜１４３ｃが形成される。
【００５６】
そして、図６（ｂ）に示すように、これらコンタクトホールを埋設する態様で例えばアルミニウムからなる電極材を成膜した後、この電極材をパターニングして、ソース電極１４４ａおよびドレイン電極１４４ｂを形成する。
【００５７】
以上の工程をもって、先の図１に示した横型ＭＯＳトランジスタが製造されることとなる。
このように、この実施の形態にかかる横型ＭＯＳトランジスタの製造方法では、ドリフト層ＤＦ１およびチャネル層ＣＨ１およびベース層ＢＳ１の形成が、１回のリソグラフィ工程を通じてパターニングされた電極材（ゲート電極１４２ａ〜１４２ｃ）をマスクとするセルフアライメント（自己整合）にて行われる。このため、ドリフト層ＤＦ１およびチャネル層ＣＨ１およびベース層ＢＳ１が、マスク合わせに伴うアライメントずれなく、位置精度良く形成されることとなる。すなわちこれにより、アライメントずれに起因する性能低下を好適に抑制することができるようになる。
【００５８】
以上説明したように、この実施の形態にかかる横型ＭＯＳトランジスタの製造方法によれば、以下のような優れた効果が得られるようになる。
（１）ＬＯＣＯＳ構造をとるフィールド酸化膜ＩＳ１ａおよびＩＳ１ｂにて半導体層１３０の表面をソースセルとドレインセルとに分離する。半導体層１３０上に成膜した絶縁膜および電極材をパターニングしてゲート絶縁膜１４１ａ〜１４１ｃを介して多結晶シリコンからなるゲート電極１４２ａ〜１４２ｃを形成する。その後、上記パターニングした電極材（ゲート電極１４２ａおよび１４２ｂ）をマスクとしてソースセルＳＣ１に対してイオン注入を行って、Ｐ型の不純物領域１３５を形成する。次いで、同じく上記パターニングした電極材（ゲート電極１４２ｂおよび１４２ｃ）をマスクとしてドレインセルＤＣ１およびフィールド酸化膜ＩＳ１ａおよびＩＳ１ｂに対してそれらフィールド酸化膜を貫通させるようなイオン注入を行って、Ｎ型の不純物領域１３３を形成する。次いで、ゲート電極１４２ａ〜１４２ｃにサイドウォール１４５ａ〜１４５ｃを形成した後、同じく上記パターニングした電極材（ゲート電極１４２ａおよび１４２ｂ）をマスクとしてソースセルＳＣ１に対してイオン注入を行って、Ｐ型の不純物領域１３４を形成する。そして、こうして形成された不純物領域１３３〜１３５をそれぞれ熱拡散して、ドリフト層ＤＦ１およびベース層ＢＳ１、並びにチャネル層ＣＨ１を形成することとした。これにより、ドリフト層ＤＦ１およびチャネル層ＣＨ１およびベース層ＢＳ１が、マスク合わせに伴うアライメントずれなく位置精度良く形成されることとなり、ひいてはアライメントずれに起因する性能低下を好適に抑制することができるようになる。
【００５９】
（２）また、低オン抵抗化を図ることにより、当該トランジスタの搭載されるチップの面積を縮小してウェハ加工枚数を減少させ、エネルギーの有効活用を図ることができる。また、オン抵抗の上昇を抑制することで歩留り向上にもつながり、低コスト化を図るとともに、省エネルギー化にも貢献することができる。
【００６０】
（３）またサイドウォール１４５ａおよび１４５ｂを通じて、チャネル層ＣＨ１およびベース層ＢＳ１が適切な箇所に形成されるようになる。このため、前述したオン抵抗の上昇についてもこれを好適に抑制することができるようになる。
【００６１】
（４）上記不純物領域１３３〜１３５の熱拡散を１つの熱拡散工程を共用するかたちで行うようにした。これにより、省エネルギー化が図られることとなる。
（第２の実施の形態）
次に、図７〜図９に、この発明にかかる横型ＭＯＳトランジスタの製造方法についてその第２の実施の形態を示す。
【００６２】
図７は、この実施の形態にかかる製造方法において製造の対象とする横型ＭＯＳトランジスタについて、その概略構造を模式的に示すものである。なお、この図７は、先の図１に対応するものである。すなわちこの図７において、符号２１０、２２０、２３０〜２３２、２３６、２３７ａおよび２３７ｂ、２３８、ＢＳ２、ＣＨ２、ＤＦ２にて示される各要素は、先の図１において符号１１０、１２０、１３０〜１３２、１３６、１３７ａおよび１３７ｂ、１３８、ＢＳ１、ＣＨ１、ＤＦ１にて示される各要素に対応するものである。また、符号２４１ａ〜２４１ｃ、２４２ａ〜２４２ｃ、２４３ａ〜２４３ｃ、２４４ａおよび２４４ｂ、ＩＳ２ａおよびＩＳ２ｂにて示される各要素は、先の図１において符号１４１ａ〜１４１ｃ、１４２ａ〜１４２ｃ、１４３ａ〜１４３ｃ、１４４ａおよび１４４ｂ、ＩＳ１ａおよびＩＳ１ｂにて示される各要素に対応するものである。ここでは、これら各要素の重複する説明は割愛する。
【００６３】
同図７に示されるように、このトランジスタも、基本的には先の図１に例示したトランジスタと同様の構造を有しており、その動作態様も前述した通りである。ただしこのトランジスタでは、先の図１に示したＬＯＣＯＳ構造をとるフィールド酸化膜ＩＳ１ａおよびＩＳ１ｂに代えて、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造をとるフィールド酸化膜ＩＳ２ａおよびＩＳ２ｂが形成されている。
【００６４】
以下、図８および図９を参照して、先の第１の実施の形態との相違点を中心に、この実施の形態にかかる横型ＭＯＳトランジスタの製造方法について説明する。なお、これら各図に示す工程は、先の図３〜図６に示した工程に対応するものである。
【００６５】
この製造に際しても、まず、先の図２（ａ）に示されるような、例えばシリコンからなる半導体基板２１０および例えば酸化シリコンからなる絶縁層２２０、並びに例えばＮ型のシリコンからなるＮ-層２３１（半導体層２３０）が順に積層されて構成されるＳＯＩ基板を用意する。そして、先の図２（ｂ）に示した工程と同様の工程をもって、上記Ｎ-層２３１の上にＰウェル２３２を形成する。
【００６６】
次に、図８（ａ）に示すように、例えば周知のＳＴＩ形成方法により、半導体層２３０の表面をソースセルとドレインセルとに分離する態様で、例えば膜厚（深さ）「１μｍ」のＳＴＩ構造をとるフィールド酸化膜（素子分離用の絶縁層）ＩＳ２ａおよびＩＳ２ｂを形成する。すなわち、半導体層２３０上に酸化シリコン膜（パッド酸化膜）および窒化シリコン膜を順次成膜するとともに、例えばフォトリソグラフィ技術を用いて選択的なエッチングを行い、上記フィールド酸化膜ＩＳ２ａおよびＩＳ２ｂを形成すべく半導体層２３０表面の所望の箇所にトレンチ（溝）を形成する。その後、例えば酸化シリコンからなる絶縁膜をＣＶＤ（化学気相成長）等で堆積して上記トレンチを完全に埋め込むとともに、トレンチの外に堆積された絶縁膜をＣＭＰ（化学的機械的研磨）により除去する。こうして、上記フィールド酸化膜ＩＳ２ａおよびＩＳ２ｂを形成するとともに、上記形成した酸化シリコン膜および窒化シリコン膜を除去する。なお、このリソグラフィ工程では、この基板に対して最初に行われたリソグラフィ工程（ファーストフォト）にて形成されたアライメントマークを用いてマスク合わせされる。
【００６７】
ちなみにこの実施の形態においても、フィールド酸化膜ＩＳ２ａにて分離されるソースセルＳＣ２およびドレインセルＤＣ２の構造を主に示している。
そして、先の図３（ｂ）〜（ｃ）に示した工程と同様の工程を経て、例えば酸化シリコンからなる絶縁膜２４１、および例えば膜厚「６０００Å」の多結晶シリコンからなるゲート電極２４２ａ〜２４２ｃを形成する。なおここでも、上記ゲート電極２４２ａ〜２４２ｃの電極材の膜厚は、上記フィールド酸化膜ＩＳ２ａおよびＩＳ２ｂの膜厚に対して相対的に厚く設定される。
【００６８】
そしてこれに続けて、先の図４（ａ）に示した工程と同様の工程を行う。すなわち、図８（ｂ）に示すように、例えばフォトリソグラフィによりパターニングされたレジストＲＥ２１によってドレインセルＤＣ２を覆いつつ、上記ゲート電極２４２ａおよび２４２ｂをマスクとしてソースセルＳＣ２に対してイオン注入を行ってＰ型の不純物領域２３５を形成した後、上記レジストＲＥ２１を除去する。なおここでも、注入エネルギー等の条件は、先の図４（ａ）に示した工程と同様とされる。
【００６９】
次いで、図８（ｃ）に示すように、例えばフォトリソグラフィによりパターニングされたレジストＲＥ２２によってソースセルＳＣ２を覆いつつ、上記ゲート電極２４２ｂおよび２４２ｃをマスクとしてドレインセルＤＣ２およびフィールド酸化膜ＩＳ２ａおよびＩＳ２ｂに対してこれらフィールド酸化膜を貫通させるような高加速イオン注入を行う。なおここでも、注入エネルギー等の条件は、先の図４（ｂ）に示した工程と同様とされる。そして、こうして上記フィールド酸化膜ＩＳ２ａおよびＩＳ２ｂ下方の一部を含むようなＮ型の不純物領域２３３を自己整合的に形成した後、上記レジストＲＥ２２を除去する。なお、この実施の形態においては、上記フィールド酸化膜ＩＳ２ａおよびＩＳ２ｂを貫通させるような高加速イオン注入を通じて、当該横型ＭＯＳトランジスタを適正に動作させるためのドリフト層の幅が確保される。
【００７０】
そして、先の図４（ｃ）に示した工程と同様の工程を経て、ゲート電極２４２ａ〜２４２ｃにサイドウォール２４５ａ〜２４５ｃをそれぞれ形成した後、先の図５（ａ）に示した工程と同様の工程を行う。すなわち図９（ａ）に示すように、例えばフォトリソグラフィによりパターニングされたレジストＲＥ２３によってドレインセルＤＣ２を覆いつつ、上記サイドウォール２４５ａおよび２４５ｂの形成されたゲート電極２４２ａおよび２４２ｂをマスクとしてソースセルＳＣ２に対してイオン注入を行う。そして、こうしてＰ型の不純物領域２３４を自己整合的に形成した後、上記レジストＲＥ２３を除去する。なおここでも、注入エネルギー等の条件は、先の図５（ａ）に示した工程と同様とされる。また、この実施の形態においても、上記サイドウォール２４５ａおよび２４５ｂによって、ゲート電極２４２ｂの下方においてベース層ＢＳ２がチャネル層ＣＨ２をはみ出さないようにされる。そしてこれにより、前述したオン抵抗の上昇についてもこれを好適に抑制することができるようになる。
【００７１】
次いで、図９（ｂ）に示すように、例えば「１２００℃〜１４００℃」の熱処理を施すことにより、上記不純物領域２３３および２３４、並びに不純物領域２３５をそれぞれ熱拡散して、これらを上述のドリフト層（Ｎウェル）ＤＦ２およびベース層ＢＳ２、並びにチャネル層ＣＨ２とする。ここでも１回の熱拡散工程によってドリフト層ＤＦ２およびチャネル層ＣＨ２およびベース層ＢＳ２を形成するようにしており、これにより省エネルギー化が図られることとなる。
【００７２】
そして、先の図５（ｃ）および図６（ａ）〜（ｂ）に示した工程と同様の工程を経て、ソース層２３７ａおよび２３７ｂ、ドレイン層２３８、Ｐ+層２３６、ゲート絶縁膜２４１ａ〜２４１ｃ、絶縁膜２４３ａ〜２４３ｃ、ソース電極２４４ａ、ドレイン電極２４４ｂを形成し、図９（ｃ）に示す構造とする。
【００７３】
以上の工程をもって、先の図７に示した横型ＭＯＳトランジスタが製造されることとなる。
このように、この実施の形態にかかる横型ＭＯＳトランジスタの製造方法においても、先の第１の実施の形態と同様、ドリフト層ＤＦ２およびチャネル層ＣＨ２およびベース層ＢＳ２の形成が、１回のリソグラフィ工程を通じてパターニングされた電極材（ゲート電極２４２ａ〜２４２ｃ）をマスクとするセルフアライメント（自己整合）にて行われる。このため、ドリフト層ＤＦ２およびチャネル層ＣＨ２およびベース層ＢＳ２が、リソグラフィ工程でのマスク合わせに起因するアライメントずれなく、位置精度良く形成されることとなる。これにより、ベース層ＢＳ２を形成して高耐圧化を図りつつ、前述したマスク合わせに伴うアライメントずれに起因したオン抵抗の上昇を抑制することができるようになる。
【００７４】
以上説明したように、この実施の形態にかかる横型ＭＯＳトランジスタの製造方法によっても、先の第１の実施の形態の前記（１）〜（４）の効果と同様もしくはそれに準じた効果を得ることができる。
【００７５】
（第３の実施の形態）
次に、図１０〜図１４に、この発明にかかる横型ＭＯＳトランジスタの製造方法についてその第３の実施の形態を示す。
【００７６】
図１０は、この実施の形態にかかる製造方法において製造の対象とする横型ＭＯＳトランジスタについて、その概略構造を模式的に示すものである。なお、この図１０は、先の図７に対応するものである。すなわちこの図１０において、符号３１０、３２０、３３０〜３３２、３３６、３３７ａおよび３３７ｂ、３３８、ＢＳ３、ＣＨ３、ＤＦ３にて示される各要素は、先の図７において符号２１０、２２０、２３０〜２３２、２３６、２３７ａおよび２３７ｂ、２３８、ＢＳ２、ＣＨ２、ＤＦ２にて示される各要素に対応するものである。また、符号３４１ａ〜３４１ｃ、３４２ａ〜３４２ｃ、３４３ａ〜３４３ｃ、３４４ａおよび３４４ｂ、ＩＳ３ａおよびＩＳ３ｂにて示される各要素は、先の図７において符号２４１ａ〜２４１ｃ、２４２ａ〜２４２ｃ、２４３ａ〜２４３ｃ、２４４ａおよび２４４ｂ、ＩＳ２ａおよびＩＳ２ｂにて示される各要素に対応するものである。ここでは、これら各要素の重複する説明は割愛する。
【００７７】
同図１０に示されるように、このトランジスタも、基本的には先の図７に例示したトランジスタと同様の構造を有しており、その動作態様も前述した通りである。ただしこのトランジスタでは、ゲート電極３４２の膜厚をフィールド酸化膜ＩＳ３ａおよびＩＳ３ｂの膜厚に対して相対的に厚くすることなく、ドリフト層ＤＦ３およびベース層ＢＳ３、並びにチャネル層ＣＨ３が精度良く位置合わせされている。
【００７８】
以下、図１１〜図１３を参照して、先の第１および第２の実施の形態との相違点を中心に、この実施の形態にかかる横型ＭＯＳトランジスタの製造方法について説明する。なお、これら各図において、先の図１０に示した要素と同一の要素には各々同一の符号を付して示している。
【００７９】
この製造に際しても、まず、先の図２（ａ）に示されるような、例えばシリコンからなる半導体基板３１０および例えば酸化シリコンからなる絶縁層３２０、並びに例えばＮ型のシリコンからなるＮ-層３３１（半導体層３３０）が順に積層されて構成されるＳＯＩ基板を用意する。そして、先の図２（ｂ）に示した工程と同様の工程をもって、上記Ｎ-層３３１の上にＰウェル３３２を形成する。
【００８０】
次に、図１１（ａ）に示すように、半導体層３３０上に酸化シリコン膜（パッド酸化膜）３５１および窒化シリコン膜３５２を順次成膜する。次いで、これら酸化シリコン膜３５１および窒化シリコン膜３５２の上に、レジストＲＥ３１を成膜するとともに、例えばフォトリソグラフィによりこれをパターニングして所望の箇所に開口部を形成する。なお、このリソグラフィ工程では、この基板に対して最初に行われたリソグラフィ工程（ファーストフォト）にて形成されたアライメントマークを用いてマスク合わせされる。
【００８１】
そして、図１１（ｂ）に示すように、このパターニングされたレジストＲＥ３１をマスクとしてエッチングを行い、半導体層３３０の表面をソースセルとドレインセルとに分離する態様で、例えば深さ「１μｍ」のトレンチ（溝）Ｔ３ａおよびＴ３ｂを形成する。
【００８２】
次いで、図１１（ｃ）に示すように、同じく上記レジストＲＥ３１をマスクとして、上記トレンチＴ３ａおよびＴ３ｂに対して例えば砒素（Ａｓ）等のＮ型不純物を例えば「２００ｋｅＶ〜４００ｋｅＶ」の注入エネルギーでイオン注入する。そして、こうして上記トレンチＴ３ａおよびＴ３ｂ下方の一部を含むようなＮ型の不純物領域３３３ａおよび３３３ｂを自己整合的に形成した後、上記レジストＲＥ３１を除去する。なお、これらＮ型の不純物領域３３３ａおよび３３３ｂの濃度は、例えば「１．０×１０-13ｃｍ-3〜９．０×１０-13ｃｍ-3」とされる。また、この実施の形態においては、上記トレンチＴ３ａおよびＴ３ｂに対してのイオン注入を通じて、当該横型ＭＯＳトランジスタを適正に動作させるためのドリフト層の幅が確保される。
【００８３】
その後、例えばＣＶＤ（化学気相成長）により例えば酸化シリコン（ＴＥＯＳ膜）からなる絶縁膜を堆積して上記トレンチＴ３ａおよびＴ３ｂを完全に埋め込むとともに、トレンチの外に堆積された絶縁膜をＣＭＰ（化学的機械的研磨）により除去した後、上記酸化シリコン膜３５１および窒化シリコン膜３５２を除去する。こうして、図１２（ａ）に示すように、半導体層３３０の表面をソースセルとドレインセルとに分離する態様で例えば膜厚（深さ）「１μｍ」のＳＴＩ構造をとるフィールド酸化膜（素子分離用の絶縁層）ＩＳ３ａおよびＩＳ３ｂが形成されることとなる。
【００８４】
ちなみにこの実施の形態においても、フィールド酸化膜ＩＳ３ａにて分離されるソースセルＳＣ３およびドレインセルＤＣ３の構造を主に示している。
次に、図１２（ｂ）に示すように、例えば熱酸化により、半導体層３３０の上に例えば酸化シリコンからなる絶縁膜３４１を成膜するとともに、この絶縁膜３４１の上に、例えば膜厚「４０００Å」の多結晶シリコンからなる電極材を成膜し、例えばフォトリソグラフィによりこの電極材をパターニングしてゲート電極３４２ａ〜３４２ｃを形成する。なお、このリソグラフィ工程では、上記トレンチＴ３ａおよびＴ３ｂを、もしくはこれらに対応するフィールド酸化膜ＩＳ３ａおよびＩＳ３ｂをアライメントマークに用いてマスク合わせされる。
【００８５】
次いで、図１２（ｃ）に示すように、例えばフォトリソグラフィによりパターニングされたレジストＲＥ３２によってドレインセルＤＣ３を覆いつつ、上記ゲート電極３４２ａおよび３４２ｂをマスクとしてソースセルＳＣ３に対して例えば硼素（Ｂ）等のＰ型不純物を例えば「２０ｋｅＶ〜４０ｋｅＶ」の注入エネルギーでイオン注入する。そして、こうしてＰ型の不純物領域３３５を自己整合的に形成した後、上記レジストＲＥ３２を除去する。なお、上記Ｐ型の不純物領域３３５の濃度は、例えば「１．０×１０-13ｃｍ-3〜９．０×１０-13ｃｍ-3」とされる。
【００８６】
次に、先の図４（ｃ）に示した工程と同様の工程を経て、ゲート電極３４２ａ〜３４２ｃにサイドウォール３４５ａ〜３４５ｃをそれぞれ形成する。そしてその後、図１３（ａ）に示すように、例えばフォトリソグラフィによりパターニングされたレジストＲＥ３３によってドレインセルＤＣ３を覆いつつ、上記サイドウォール３４５ａおよび３４５ｂの形成されたゲート電極３４２ａおよび３４２ｂをマスクとしてソースセルＳＣ３に対してイオン注入を行う。このとき、注入する不純物は例えば硼素（Ｂ）等のＰ型不純物、注入エネルギーは例えば「２０ｋｅＶ〜４０ｋｅＶ」とされる。そして、こうしてＰ型の不純物領域３３４を自己整合的に形成した後、上記レジストＲＥ３３を除去する。なお、このＰ型の不純物領域３３４の濃度は、例えば「１．０×１０-13ｃｍ-3〜９．０×１０-13ｃｍ-3」とされる。
【００８７】
次いで、例えば「１２００℃〜１４００℃」の熱処理を施すことにより、上記不純物領域３３３ａおよび３３３ｂ、不純物領域３３４、並びに不純物領域３３５をそれぞれ熱拡散して、これらを上述のドリフト層（Ｎウェル）ＤＦ３、ベース層ＢＳ３、並びにチャネル層ＣＨ３とする。そして先の図５（ｃ）、図６（ａ）〜（ｂ）に示した工程と同様の工程を経て、ソース層３３７ａおよび３３７ｂ、ドレイン層３３８、Ｐ+層３３６、ゲート絶縁膜３４１ａ〜３４１ｃ、絶縁膜３４３ａ〜３４３ｃ、ソース電極３４４ａ、ドレイン電極３４４ｂを形成し、図１３（ｂ）に示す構造とする。
【００８８】
以上の工程をもって、先の図１０に示した横型ＭＯＳトランジスタが製造されることとなる。
図１４は、上記製造方法について、ドリフト層（Ｎウェル）ＤＦ３、チャネル層ＣＨ３、並びにベース層ＢＳ３のマスク合わせ回数を比較して示す比較図である。
【００８９】
同図１４に示されるように、上記製造方法において、ドリフト層ＤＦ３、およびフィールド酸化膜ＩＳ３ａおよびＩＳ３ｂは、ファーストフォトにて形成されたアライメントマークを用いて同一のリソグフィー工程をもってアライメント（位置合わせ）される。またチャネル層ＣＨ３およびベース層ＢＳ３は、上記トレンチＴ３ａおよびＴ３ｂを、もしくはこれらに対応するフィールド酸化膜ＩＳ３ａおよびＩＳ３ｂをアライメントマークとしてマスク合わせされる。より正確にいうと、これらチャネル層ＣＨ３およびベース層ＢＳ３は、上記トレンチＴ３ａおよびＴ３ｂを、もしくはこれらに対応するフィールド酸化膜ＩＳ３ａおよびＩＳ３ｂをアライメントマークとしてパターニングされた電極材（ゲート電極３４２ａおよび３４２ｂ）をマスクとするセルフアライメント（自己整合）にて形成される。
【００９０】
すなわちこの製造方法によれば、ドリフト層ＤＦ３に対するチャネル層ＣＨ３およびベース層ＢＳ３のアライメント（位置合わせ）を、１回合わせとすることができるようになる。すなわちこのような製造方法によれば、ベース層ＢＳ３を形成して高耐圧化を図りつつ、前述したマスク合わせに伴うアライメントずれに起因したオン抵抗の上昇を抑えることができるようになる。
【００９１】
以上説明したように、この実施の形態にかかる横型ＭＯＳトランジスタの製造方法によれば、以下のような優れた効果が得られるようになる。
（１）レジストＲＥ３１をマスクとして半導体層３３０の表面をソースセルとドレインセルとに分離するトレンチＴ３ａおよびＴ３ｂを形成する。次いで、同じくレジストＲＥ３１をマスクとしてトレンチＴ３ａおよびＴ３ｂに対してイオン注入を行って不純物領域３３３ａおよび３３３ｂを形成する。その後、トレンチＴ３ａおよびＴ３ｂに絶縁膜を埋設してＳＴＩ構造をとるフィールド酸化膜ＩＳ３ａおよびＩＳ３ｂを形成する。そして、上記トレンチＴ３ａおよびＴ３ｂを、もしくはこれらに対応するフィールド酸化膜ＩＳ３ａおよびＩＳ３ｂをアライメントマークとしてパターニングされた電極材（ゲート電極３４２ａおよび３４２ｂ）をマスクとして、ソースセルＳＣ１に対してイオン注入および熱拡散を行う。このようにして、Ｐ型のチャネル層ＣＨ３および同じくＰ型のベース層ＢＳ３を形成するようにした。
【００９２】
これにより、ベース層ＢＳ３を形成して高耐圧化を図りつつ、前述したマスク合わせに伴うアライメントずれに起因したオン抵抗の上昇を好適に抑えることができるようになる。
【００９３】
（他の実施の形態）
なお、上記各実施の形態は、以下のように変更して実施してもよい。
・上記第３の実施の形態においては、レジストＲＥ３１をマスクとして半導体層３３０の表面をソースセルとドレインセルとに分離するトレンチＴ３ａおよびＴ３ｂを形成するようにした。そしてその後、同じくレジストＲＥ３１をマスクとしてトレンチＴ３ａおよびＴ３ｂに対してイオン注入を行って、ドリフト層を形成するための不純物領域３３３ａおよび３３３ｂを形成するようにした。これに代えて、半導体層３３０の表面をトレンチＴ３ａおよびＴ３ｂにてソースセルとドレインセルとに分離するとともに、それらトレンチをアライメントマークとしてパターニングされたマスクを用いてそれらトレンチおよびドレインセルＤＣ３に対してイオン注入を行って、ドリフト層を形成するための不純物領域を形成するようにしてもよい。こうすることによっても、ドリフト層ＤＦ３に対するチャネル層ＣＨ３、およびベース層ＢＳ３のアライメント（位置合わせ）を１回合わせとすることができるようになる。すなわちこのような製造方法によっても、第３の実施の形態の前記（１）の効果と同様もしくはそれに準じた効果が得られるようになる。
【００９４】
・上記第１あるいは第２の実施の形態において、不純物領域１３３〜１３５あるいは不純物領域２３３〜２３５の形成順序は任意である。また、上記第３の実施の形態においても、不純物領域３３４および３３５の形成順序は任意である。
【００９５】
・上記第１あるいは第２の実施の形態においては、不純物領域１３３〜１３５あるいは不純物領域２３３〜２３５の熱拡散を１つの熱拡散工程を共用するかたちで行うようにした。しかし、これに限られることなく、例えば不純物領域１３３〜１３５あるいは不純物領域２３３〜２３５のそれぞれに対して、その不純物領域に適した熱拡散工程を行うようにしてもよい。
【００９６】
・上記第２あるいは第３の実施の形態においては、ＳＴＩ構造をとるフィールド酸化膜ＩＳ２ａあるいはＩＳ３ａにて半導体層の表面をソースセルとドレインセルとに分離するようにした。しかし、必ずしもフィールド酸化膜である必要はなく、その他の絶縁膜も適宜採用することができる。要は、半導体層の表面をソースセルとドレインセルとに分離することができるものであればよい。
【００９７】
・上記第１あるいは第２の実施の形態においては、ゲート電極のみをマスクとしてイオン注入を行って、ドリフト層およびチャネル層、並びにベース層を形成するようにした。しかしこれに限られることなく、例えば、ゲート電極の形成に際して行われる電極材のパターニングにおいて、ゲート電極とともに電極として使用しないダミーパターンを形成し、これをマスクとして利用するようにしてもよい。
【００９８】
・上記各実施の形態において、例えば熱拡散の温度等によりチャネル層やベース層の位置を適切な位置とすることができる場合は、サイドウォールを形成する工程を割愛するようにしてもよい。またこの場合、ゲート電極の材料として多結晶シリコン以外の電極材料を用いることもできる。
【００９９】
・上記各実施の形態においては、ＲＥＳＵＲＦ（表面電界緩和）構造をとる横型ＭＯＳトランジスタの製造方法について言及したが、これに限られることなく、例えばＰウェル１３２あるいは２３２あるいは３３２を割愛した構造をとる横型ＭＯＳトランジスタの製造方法としても本発明は同様に適用することができる。また、ソースセルやドレインセルも、必ずしも交互に２次元配置する態様（図１５参照）で形成する必要はない。また、必ずしもＳＯＩ基板を用いる必要もない。
【０１００】
・上記各実施の形態において、導電型（Ｎ型およびＰ型）を入れ替えた構造をとる横型ＭＯＳトランジスタの製造方法としても本発明は同様に適用することができる。
・その他、
（イ）半導体層の表面をトレンチにてソースセルとドレインセルとに分離するとともに、そのトレンチをアライメントマークとしてパターニングされたマスクを用いて前記トレンチおよび前記ドレインセルに対してイオン注入を行って、ドリフト層を形成するための不純物領域を形成する。その後、前記トレンチに絶縁膜を埋設してＳＴＩ構造をとる絶縁層を形成し、その後の工程において加工するマスクパターンについても前記トレンチをアライメントマークとしてマスク合わせを行う。
（ロ）適宜のマスクを用いて半導体層の表面をソースセルとドレインセルとに分離するトレンチを形成するとともに、そのマスクを用いて前記トレンチおよび前記ドレインセルに対してイオン注入を行って、ドリフト層を形成するための不純物領域を形成する。その後、前記トレンチに絶縁膜を埋設してＳＴＩ構造をとる絶縁層を形成し、その後の工程において加工するマスクパターンについても前記トレンチをアライメントマークとしてマスク合わせを行う。
を満たす範囲で、上記第３の実施の形態は適宜変更可能である。
【図面の簡単な説明】
【０１０１】
【図１】この発明にかかる横型ＭＯＳトランジスタの製造方法の第１の実施の形態において製造の対象とする横型ＭＯＳトランジスタについて、その概略構造を模式的に示す断面図。
【図２】（ａ）〜（ｂ）は、同実施の形態にかかる横型ＭＯＳトランジスタの製造方法についてその製造プロセスを示す断面図。
【図３】（ａ）〜（ｃ）は、同実施の形態にかかる横型ＭＯＳトランジスタの製造方法についてその製造プロセスを示す断面図。
【図４】（ａ）〜（ｃ）は、同実施の形態にかかる横型ＭＯＳトランジスタの製造方法についてその製造プロセスを示す断面図。
【図５】（ａ）〜（ｃ）は、同実施の形態にかかる横型ＭＯＳトランジスタの製造方法についてその製造プロセスを示す断面図。
【図６】（ａ）〜（ｂ）は、同実施の形態にかかる横型ＭＯＳトランジスタの製造方法についてその製造プロセスを示す断面図。
【図７】この発明にかかる横型ＭＯＳトランジスタの製造方法の第２の実施の形態において製造の対象とする横型ＭＯＳトランジスタについて、その概略構造を模式的に示す断面図。
【図８】（ａ）〜（ｃ）は、同実施の形態にかかる横型ＭＯＳトランジスタの製造方法についてその製造プロセスを示す断面図。
【図９】（ａ）〜（ｃ）は、同実施の形態にかかる横型ＭＯＳトランジスタの製造方法についてその製造プロセスを示す断面図。
【図１０】この発明にかかる横型ＭＯＳトランジスタの製造方法の第３の実施の形態において製造の対象とする横型ＭＯＳトランジスタについて、その概略構造を模式的に示す断面図。
【図１１】（ａ）〜（ｃ）は、同実施の形態にかかる横型ＭＯＳトランジスタの製造方法についてその製造プロセスを示す断面図。
【図１２】（ａ）〜（ｃ）は、同実施の形態にかかる横型ＭＯＳトランジスタの製造方法についてその製造プロセスを示す断面図。
【図１３】（ａ）〜（ｂ）は、同実施の形態にかかる横型ＭＯＳトランジスタの製造方法についてその製造プロセスを示す断面図。
【図１４】同実施の形態にかかる横型ＭＯＳトランジスタの製造方法について、ドリフト層およびチャネル層、並びにベース層のマスク合わせ回数を比較して示す比較図。
【図１５】上記各実施の形態にかかる横型ＭＯＳトランジスタの製造方法において製造の対象とする横型ＭＯＳトランジスタについて、その平面構造を模式的に示す平面図。
【図１６】従来の横型ＭＯＳトランジスタの製造方法において製造の対象とする横型ＭＯＳトランジスタの一例について、その概略構造を模式的に示す断面図。
【図１７】（ａ）〜（ｃ）は、従来の横型ＭＯＳトランジスタの製造方法についてその製造プロセス例を示す断面図。
【図１８】（ａ）〜（ｃ）は、従来の横型ＭＯＳトランジスタの製造方法についてその製造プロセス例を示す断面図。
【図１９】一般的な横型ＭＯＳトランジスタのオン抵抗（ｍΩ・ｍｍ2）およびＬ負荷耐量（ｍＪ／ｍｍ2）と、ベース層の幅（μｍ）との関係を示すグラフ、（ｂ）は一般的な横型ＭＯＳトランジスタの一部を拡大して示す断面図。
【図２０】従来の横型ＭＯＳトランジスタの製造方法の一例について、ドリフト層およびチャネル層、並びにベース層のマスク合わせ回数を比較して示す比較図。
【符号の説明】
【０１０２】
１１０、２１０、３１０…半導体基板、１２０、２２０、３２０…絶縁層、１３０、２３０、３３０…半導体層、１３１、２３１、３３１…Ｎ-層、１３２、２３２、３３２…Ｐウェル、１３３、２３３、３３３ａ、３３３ｂ…不純物領域（ドリフト層を形成するための不純物領域）、１３４、２３４、３３４…不純物領域（ベース層を形成するための不純物領域）、１３５、２３５、３３５…不純物領域（チャネル層を形成するための不純物領域）、１３６、２３６、３３６…Ｐ+層、１３７ａ、１３７ｂ、２３７ａ、２３７ｂ、３３７ａ、３３７ｂ…ソース層、１３８、２３８、３３８…ドレイン層、１４１ａ〜１４１ｃ、２４１ａ〜２４１ｃ、３４１ａ〜３４１ｃ…ゲート絶縁膜、１４２ａ〜１４２ｃ、２４２ａ〜２４２ｃ、３４２ａ〜３４２ｃ…ゲート電極、１４３、２４３、３４３…絶縁膜、１４４ａ、２４４ａ、３４４ａ…ソース電極、１４４ｂ、２４４ｂ、３４４ｂ…ドレイン電極、１４５ａ〜１４５ｃ、２４５ａ〜２４５ｃ、３４５ａ〜３４５ｃ…サイドウォール、ＢＳ１〜ＢＳ３…ベース層、ＣＨ１〜ＣＨ３…チャネル層、ＤＦ１〜ＤＦ３…ドリフト層、ＩＳ、ＩＳ１ａ、ＩＳ１ｂ、ＩＳ２ａ、ＩＳ２ｂ、ＩＳ３ａ、ＩＳ３ｂ…フィールド酸化膜（素子分離用の絶縁層）、ＤＣ、ＤＣ１〜ＤＣ３…ドレインセル、ＳＣ、ＳＣ１〜ＳＣ３…ソースセル。
【図１】
2005243832.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2005243832.tif 000018
【図１７】
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【図１８】
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【図１９】
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【図２０】
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