(57)【要約】【課題】  良好なトランジスタ特性が得られる、ＳＴＩを用いた半導体装置の製造方法を提供する。【解決手段】  半導体装置の製造方法は、（ａ）半導体基板表面上に化学機械研磨のストッパ層を形成する工程と、（ｂ）前記ストッパ層、前記半導体基板に素子分離用トレンチを形成する工程と、（ｃ）前記トレンチ内表面を覆うように窒化膜を堆積する工程と、（ｄ）前記窒化膜を堆積したトレンチの少なくとも下部を埋めるように高密度プラズマ酸化で第１酸化膜を堆積する工程と、（ｅ）前記トレンチ側壁上の前記第１酸化膜を希フッ酸でウォッシュアウトし、前記窒化膜は少なくとも厚さの一部を残す工程と、（ｆ）ウォッシュアウト後のトレンチを埋めるように、高密度プラズマ酸化で第２酸化膜を堆積する工程と、（ｇ）前記ストッパ層上の酸化膜を化学機械研磨で除去する工程と、を含む。【選択図】  図１
2005251973.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板表面上に化学機械研磨のストッパ層を形成する工程と、
（ｂ）前記ストッパ層、前記半導体基板に素子分離用トレンチを形成する工程と、
（ｃ）前記トレンチ内表面を覆うように窒化膜を堆積する工程と、
（ｄ）前記窒化膜を堆積したトレンチの少なくとも下部を埋めるように高密度プラズマ酸化で第１酸化膜を堆積する工程と、
（ｅ）前記トレンチ側壁上の前記第１酸化膜を希フッ酸でウォッシュアウトし、前記窒化膜は少なくとも厚さの一部を残す工程と、
（ｆ）ウォッシュアウト後のトレンチを埋めるように、高密度プラズマ酸化で第２酸化膜を堆積する工程と、
（ｇ）前記ストッパ層上の酸化膜を化学機械研磨で除去する工程と、
を含む半導体装置の製造方法。
【請求項２】
前記工程（ｃ）後のトレンチは、幅に対する深さのアスペクト比が３を越える請求項１記載の半導体装置の製造方法。
【請求項３】
前記工程（ｃ）後のトレンチは、幅６０ｎｍ以上の間口を有する請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記工程（ｅ）は、露出した前記窒化膜の一部をコントロールエッチする請求項１〜３のいずれか１項記載の半導体装置の製造方法。
【請求項５】
前記工程（ｅ）は、フッ酸に対して水が１０〜２００倍の希フッ酸を用いる付記１〜４のいずれか１項記載の半導体装置の製造方法。
【請求項６】
前記工程（ｅ）は、トレンチの上部で前記窒化膜を７ｎｍ以下残す付記１〜５のいずれか１項記載の半導体装置の製造方法。
【請求項７】
さらに、（ｉ）前記工程（ｆ）の後、アニール処理を行う工程を含む付記１〜６のいずれか１項記載の半導体装置の製造方法。
【請求項８】
さらに、（ｊ）前記ストッパ層を除去する工程と、
（ｋ）前記トレンチで囲まれた素子領域にトランジスタを形成する工程と、
を有する付記１〜７のいずれか１項記載の半導体装置の製造方法。  
【請求項９】
半導体基板と；
前記半導体基板に素子領域を画定する素子分離用溝と；
前記溝の内壁を覆い、深さ方向の中間で上部が薄くなる段差を持つ窒化膜と；
前記素子分離用溝内の前記窒化膜が画定する空間を埋める高密度プラズマ酸化膜と；
を有する半導体装置。
【請求項１０】
前記酸化膜が、前記空間の下部を埋める第１の酸化膜と、前記空間の前記第１の酸化膜の上を埋める第２の酸化膜とを含む請求項９記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法と半導体装置に関し、特にシャロートレンチアイソレーション（ＳＴＩ）を有する半導体装置の製造方法と半導体装置に関する。
【背景技術】
【０００２】
半導体装置における素子分離方法の１つとして、局所酸化（local oxidation ofsilicon、ＬＯＣＯＳ）が知られている。
局所酸化は、シリコン基板上にバッファ層として酸化シリコン膜を形成した後、窒化シリコン膜を酸化防止マスク層として形成し、窒化シリコン膜をパターニングした後シリコン基板の表面を酸化シリコン膜を介して熱酸化する技術である。
【０００３】
シリコン基板を熱酸化する際、酸素、水分等の酸化種が窒化シリコン膜下のバッファ酸化シリコン膜中にも侵入し、窒化シリコン膜下のシリコン基板表面も酸化させ、バーズビークと呼ばれる鳥の嘴状の酸化シリコン領域を形成する。バーズビークの形成された領域は、実質的に素子形成領域（活性領域）として使用できなくなるため、素子形成領域が狭くなる。
【０００４】
又、種々の寸法の開口を有する窒化シリコン膜を形成し、基板表面を熱酸化すると、開口部寸法の狭いシリコン基板表面に形成される酸化シリコン膜の厚さは開口部寸法の広いシリコン基板表面に形成される酸化シリコン膜よりも小さくなる。これをシニング（thinning）と呼ぶ。
【０００５】
半導体装置の微細化に伴い、バーズビークやシニングにより、半導体基板の全面積中で素子形成領域として使用できない面積が増加する。すなわち、素子形成領域が狭められる割合が増加し、半導体装置の高集積化の妨げとなる。
【０００６】
素子分離領域を形成する技術として、半導体基板表面にトレンチを形成し、トレンチ内に絶縁物や多結晶シリコンを埋め込むトレンチアイソレーション（ＴＩ）技術が知られている。この方法は、従来、深い素子分離領域を必要とするバイポーラトランジスタＬＳＩに用いられていた。
【０００７】
バーズビーク、シニングが共に生じないため、トレンチアイソレーションのＭＯＳトランジスタＬＳＩへの適用が進んでいる。ＭＯＳトランジスタＬＳＩでは、バイポーラトランジスタＬＳＩ程深い素子分離は必要としないため、深さ０．１〜１．０μｍ程度の比較的浅い溝で素子分離を行うことができる。この構造をシャロートレンチアイソレーション（ＳＴＩ）と呼ぶ。
【０００８】
図５Ａ〜５Ｈを参照して、ＳＴＩ形成工程について説明する。
図５Ａに示すように、シリコン基板１表面上に、例えば厚さ１０ｎｍの酸化シリコン膜２を熱酸化により形成する。この酸化シリコン膜２の上に、例えば厚さ１００〜１５０ｎｍの窒化シリコン膜３を化学気相堆積（ＣＶＤ）により形成する。酸化シリコン膜２は、シリコン基板１と窒化シリコン膜３の間の応力を緩和するバッファ層として機能する。窒化シリコン膜３は、後の研磨工程においてストッパ層として機能する。
【０００９】
窒化シリコン膜３の上に、レジストパターン４を形成する。レジストパターン４の画定する開口部は、素子分離領域を形成する領域を画定する。レジストパターン４下方のシリコン基板の領域は、素子を形成する活性領域となる。
【００１０】
レジストパターン４をエッチングマスクとし、開口部に露出した窒化シリコン膜３、その下の酸化シリコン膜２、その下のシリコン基板１をリアクティブイオンエッチング（ＲＩＥ）により例えば深さ０．５μｍ程度エッチングし、トレンチ６を形成する。
【００１１】
図５Ｂに示すように、トレンチ６内に露出したシリコン基板表面を熱酸化し、例えば厚さ１０ｎｍの熱酸化シリコン膜７を形成する。
図５Ｃに示すように、例えば高密度プラズマ（ＨＤＰ）ＣＶＤにより、トレンチを埋め込んでシリコン基板上に酸化シリコン膜９を形成する。素子分離領域となる酸化シリコン膜９を緻密化するために、例えば窒素雰囲気中９００〜１１００℃でシリコン基板をアニールする。
【００１２】
図５Ｄに示すように、窒化シリコン膜３をストッパとし、上方から化学機械研磨（ＣＭＰ）又はリアクティブイオンエッチング（ＲＩＥ）により、不要な酸化シリコン膜９を除去する。窒化シリコン膜３によって画定されるトレンチ内にのみ、酸化シリコン膜９が残る。この段階で、酸化シリコン緻密化用のアニールを行なってもよい。
【００１３】
図５Ｅに示すように、熱リン酸を用いて窒化シリコン膜３を除去する。次に、希フッ酸を用いて、シリコン基板１表面上のバッファ酸化シリコン膜２を除去する。この時、トレンチを埋め込む酸化シリコン膜９もエッチングされる。
【００１４】
図５Ｆに示すように、シリコン基板１の表面を熱酸化し、表面に犠牲酸化シリコン膜２２を形成する。犠牲酸化シリコン膜を介してシリコン基板１表面層に所望導電型の不純物をイオン注入し、活性化してシリコン基板１に所望導電型のウェル領域１０を形成する。その後希フッ酸を用い、犠牲酸化シリコン膜２２は除去する。犠牲酸化シリコン膜を除去する際、希フッ酸により酸化シリコン膜９もエッチングされる。
【００１５】
図５Ｇに示すように、露出したシリコン基板の表面を熱酸化し、所望厚さの酸化シリコン膜１１を形成し、ゲート絶縁膜とする。シリコン基板１上に多結晶シリコン膜１２を堆積し、パターニングしてゲート電極を形成する。
【００１６】
図５Ｈに示すように、ウェル領域１０と逆導電型の不純物をイオン注入し、活性化してソース／ドレイン領域Ｓ／Ｄ１を形成する。必要に応じ、ゲート電極側壁上にサイドウォールスペーサＳＷを形成し、再度ウェル領域１０と逆導電型の不純物をイオン注入し、活性化して高濃度ソース／ドレイン領域Ｓ／Ｄ２を形成する。
【００１７】
トレンチ内に酸化シリコンを埋め込み、緻密化のための熱処理を行なうと、酸化シリコン膜９は緻密化すると共に収縮し、この酸化シリコン膜９で囲まれた素子形成領域は圧縮ストレスを受ける。
【００１８】
圧縮ストレスが印加されると、シリコン基板１の活性領域における電子の移動度が大きく低下し得る。このため、飽和ドレイン電流が低下する。素子の微細化に伴い、活性領域が小さくなると、圧縮ストレスの影響は大きくなる。
【００１９】
図５Ｇに示すように、素子分離領域９の肩部がエッチングされて、ゲート電極下方にディボットが形成されると、シリコン基板の素子形成領域肩部が上面のみならず側面からもゲート電極で囲まれる。このような形状となると、素子形成領域の肩部は、ゲート電極に電圧を印加すると、電界集中を受け、より低い閾値電圧を有するトランジスタを形成する。この寄生トランジスタは、ＩＶ特性にハンプ特性を発生させる。
【００２０】
図５Ｈに示すように、ゲート電極を覆ってエッチストッパ層を含む層間絶縁膜ＩＬ１を形成し、ソース／ドレイン領域Ｓ／Ｄ２に達するコンタクト孔を形成する。コンタクト孔を埋めて導電性プラグＰＬを形成する。ここで、コンタクト孔下方のＳＴＩにディボットが形成されていると、コンタクト孔が活性領域表面より深くまで形成される。導電性プラグＰＬとソースドレイン領域Ｓ／Ｄ２下のウェル領域１０との間の距離が近くなり、トンネルなどでリーク電流が発生する可能性が生じる。
【００２１】
ストッパ窒化膜除去のエッチング時のディボットの発生を減少させ、ハンプ特性やリークを防止するために、トレンチ内面上に酸化シリコン膜を介して窒化シリコン膜を形成し、一旦トレンチ内にマスク材料を充填し、トレンチ内のマスク材料の表面レベルが半導体基板の表面レベルより下になるようにエッチングし、露出したトレンチ内面上部の窒化シリコン膜を除去する方法が提案されている。
【００２２】
【特許文献１】特開平１１−２９７８１２号公報
【００２３】
シャロートレンチの間口が狭くなると、トレンチ内部を絶縁膜で完全に埋め込むことが困難になる。絶縁膜の界面にシーム（継ぎ目）が発生したり、絶縁膜内部に空孔（ボイド）が形成されてしまう。シームやボイドが存在すると、エッチング時にボイドが露出したり、形状異常が生じたり、その後の工程の歩留まりを低下させる。
【００２４】
特許文献２には、以下の方法が提案されている。半導体基板表面に窒化膜を堆積し、レジストマスクを用いてトレンチをエッチングする。露出表面を酸化し、その上に窒化膜を堆積した後、トレンチ内に１回目のＴＥＯＳ膜を堆積する。ウエットエッチングにより１回目のＴＥＯＳ膜をエッチバックした後、トレンチ内に２回目のＴＥＯＳ膜を堆積する。
【００２５】
【特許文献２】特開平１１−２９７８１１号公報
【発明の開示】
【発明が解決しようとする課題】
【００２６】
ＳＴＩによる素子分離は、微細化に適しているが、ＳＴＩ独自の問題も生じる。活性領域表面よりＳＴＩ表面が引き下がった部分が形成されると、種々の問題が生じ得る。ＳＴＩ独自の問題を低減することのできる新たな技術が求められている。
【００２７】
本発明の目的は、良好なトランジスタ特性が得られる、ＳＴＩを用いた半導体装置の製造方法を提供することである。
本発明の他の目的は、良好なトランジスタ特性を有する半導体装置を提供することである。
【課題を解決するための手段】
【００２８】
本発明の１観点によれば、（ａ）半導体基板表面上に化学機械研磨のストッパ層を形成する工程と、（ｂ）前記ストッパ層、前記半導体基板に素子分離用トレンチを形成する工程と、（ｃ）前記トレンチ内表面を覆うように窒化膜を堆積する工程と、（ｄ）前記窒化膜を堆積したトレンチの少なくとも下部を埋めるように高密度プラズマ酸化で第１酸化膜を堆積する工程と、（ｅ）前記トレンチ側壁上の前記第１酸化膜を希フッ酸でウォッシュアウトし、前記窒化膜は少なくとも厚さの一部を残す工程と、（ｆ）ウォッシュアウト後のトレンチを埋めるように、高密度プラズマ酸化で第２酸化膜を堆積する工程と、（ｇ）前記ストッパ層上の酸化膜を化学機械研磨で除去する工程と、を含む半導体装置の製造方法が提供される。
【００２９】
本発明の他の観点によれば、半導体基板と；前記半導体基板に素子領域を画定する素子分離用溝と；前記溝の内壁を覆い、深さ方向の中間で上部が薄くなる段差を持つ窒化膜と；前記素子分離用溝内の前記窒化膜が画定する空間を埋める高密度プラズマ酸化膜と；を有する半導体装置が提供される。
【発明の効果】
【００３０】
窒化シリコン膜の引張り応力により、高密度プラズマ酸化膜による圧縮応力を緩和し、ドレイン電流を増大させることができる。高密度プラズマ酸化工程を２回以上に分け、間に側壁上の酸化膜除去のウォッシュアウトを行うことで、トレンチを絶縁膜で埋め戻すことができる。側壁上に窒化膜を残すことで、活性領域側部のディボット発生を防止し、素子領域にトランジスタを形成した時のハンプ発生、リーク増大等を低減することができる。  
【発明を実施するための最良の形態】
【００３１】
図１Ａ‐１Ｇは、本発明の実施例による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。
図１Ａに示すように、シリコン基板１の表面を８００℃でウェット酸化し、厚さ約５ｎｍのバッファ酸化膜２を作成する。続いて、基板温度７７５℃で化学気相堆積（ＣＶＤ）により、例えば厚さ１１２ｎｍの窒化シリコン層３を作成する。この窒化シリコン層３は、化学機械研磨（ＣＭＰ）工程におけるストッパ層としての機能を有する。窒化シリコン層のＣＶＤは、原料として例えばジクロルシランとアンモニア等を用いることができる。
【００３２】
窒化シリコン層３の上に、ホトレジストマスク４を形成する。ホトレジストマスク４は素子を形成すべき活性領域の上にパターンを画定し、素子分離領域を作成すべき領域に開口を有する。ホトレジストパターン４をエッチングマスクとし、窒化シリコン層３、酸化シリコン層２、シリコン基板１をエッチングし、素子分離（シャロートレンチアイソレーション、ＳＴＩ）用の溝６を形成する。
【００３３】
近年の半導体装置の高集積化に伴い、半導体素子間も高密度化している。そのため、ＳＴＩのトレンチの幅は狭くなる。例えば、深さ３７０ｎｍのトレンチを、幅１４０ｎｍで形成する。
【００３４】
なお、このエッチング工程の途中において、ホトレジストパターン４は消滅してもよい。ホトレジストパターン４が消滅した後は、窒化シリコン層３のパターンがハードマスクとして機能する。ホトレジストパターン４が残存する場合は、エッチング後、除去する。
【００３５】
図１Ｂに示すように、トレンチ内に露出したシリコン基板の表面に厚さ５ｎｍ〜１０ｎｍのライナ熱酸化膜７をドライ酸化、ウェット酸化もしくは塩酸酸化により作成する。ライナ熱酸化膜７を形成した後、トレンチ表面を含む基板表面上に、ライナ窒化シリコン膜８をＣＶＤにより堆積する。ソースガスは、例えばジクロルシランとアンモニア、ビスターシャルブチルアミノシラン（ＢＴＢＡＳ）とアンモニア等を用いることができる。
【００３６】
なお、高密度プラズマ酸化による酸化シリコン膜圧縮応力を相殺する強い引張り応力を発揮させるためには、窒化シリコン膜は厚いほうがよい。その後の酸化膜による埋め込みを可能にするために、ライナ窒化膜８の膜厚は、窒化膜成膜後トレンチの間口に６０ｎｍ以上の幅が残るようにする。幅１４０ｎｍのトレンチの場合、厚さ４０ｎｍ以下の窒化シリコン膜８を堆積し、６０ｎｍ以上の間口を確保する。
【００３７】
ＳＴＩに於ける剥離を低減するためには、窒化シリコンライナ層の厚さを８ｎｍ以下、または２０ｎｍ以上とすることが好ましいことを示すデータもある。例えば、ソースガスとしてジクロルシランとアンモニアを用い、６５０℃で２０ｎｍ以上の窒化シリコン膜を６５０℃で成膜することができる。一方、ＢＴＢＡＳとアンモニアをソースガスとし、厚さ６ｎｍの窒化シリコン膜を基板温度５８０℃で形成することができる。
【００３８】
図１Ｃに示すように、ライナ窒化膜８を形成したトレンチに対し、高密度プラズマ（ＨＤＰ）を用いた酸化膜堆積により第１回酸化膜９ａを形成する。例えば、ソースガスしてシラン１２０ｃｃ、酸素１６０ｃｃ、Ｈｅ５００ｃｃを流し、上部電極に３２００Ｗの高周波ＲＦ電力を供給し、下部電極に２１００Ｗの低周波ＲＦ電力を供給し、厚さ１４０ｎｍの高密度プラズマ酸化膜９ａを堆積する。
【００３９】
なお、酸化膜９ａは、トレンチの底部から堆積されていくが、トレンチ上部において側壁が次第に張り出すことを避けることは難しい。アスペクト比の高い、例えばアスペク比３を超えるトレンチを１回の高密度プラズマ酸化により埋め込もうとしても、トレンチ上部にボイドが発生しやすい。
【００４０】
図１Ｄに示すように、トレンチを途中まで、好ましくは半分以上埋め戻した後、希弗酸によるウォッシュアウトを行う。このウォッシュアウトにより、トレンチ上部の側壁上に張り出すように形成された酸化膜は除去される。なお、酸化膜９ａがエッチングされると、その下の窒化膜８が露出する。ＣＶＤで堆積した窒化シリコン膜は、膜中にＨを含み、弗酸によりエッチングされる。
【００４１】
ウォッシュアウト用の希弗酸溶液は、例えば０．２％ＨＦ（Ｙ）、Ｈ２Ｏ２＋ＮＨ３＋Ｈ２Ｏ＝１：２：１１０（Ｇ）、Ｈ２Ｏ２＋ＨＣＬ＋Ｈ２Ｏ＝１：２：１１０（Ｈ）を混合したＹＧＨを用い、熱酸化膜を厚さ１４ｎｍエッチングするエッチング量で行う。
【００４２】
図２は、希弗酸による酸化膜及び窒化膜のエッチング量を比較して示すグラフである。測定したプロットはほぼ直線上に載っている。例えば、厚さ１０ｎｍの酸化膜をエッチングすると、窒化膜も存在する場合、窒化膜は約２．７ｎｍがエッチングされる。希弗酸によるエッチング時間をコントロールしたコントロールエッチを行なうことにより、窒化シリコン膜８を例えば厚さ５ｎｍ程度残す。窒化シリコン膜８を残すことにより、その後の工程でディボットが発生するのを低減できる。
【００４３】
なお、上部の窒化膜８の厚さを７ｎｍ以下とすると、化学機械研磨（ＣＭＰ）後の熱燐酸によるエッチングにおいて、トレンチ内の窒化膜８がエッチングされることを低減することができる。熱燐酸は比較的粘ちゅうな液体であり、７ｎｍ以下の間隙には入り難い。ライナ窒化膜の厚さを７ｎｍ以下にすると、ＳＴＩ作成後の熱燐酸による窒化シリコン膜エッチング工程において、ライナ窒化膜端面がエッチされても、熱燐酸が侵入しにくいのでエッチングはそれ以上進行しにくい。
【００４４】
図１Ｅに示すように、トレンチ内上部側壁上の酸化膜をウォッシュアウトした基板に対し、２回目の高密度プラズマによる酸化膜９ｂを堆積する。側壁上の酸化膜が除去されているため、ボイド、シーム等を生ずることなく好適にトレンチが埋め戻される。
【００４５】
２回目の高密度プラズマ酸化は、１回目の高密度プラズマ酸化と同一のソースガス、ＲＦ電力を用い、厚さ２６５ｎｍ程度行えばよい。トレンチが確実に埋め戻されるように厚めの酸化膜を形成している。
【００４６】
図１Ｆに示すように、化学機械研磨により窒化膜３より上に堆積した高密度プラズマ酸化膜９ｂ、９ａ（及びライナ窒化膜８）を除去する。ストッパ窒化膜３の一部も研磨してもよい。ＣＭＰ終了後、例えば１０００℃のアニールを行い、酸化膜を緻密化し、窒化膜の引張り応力を確実にする。
【００４７】
図１Ｇに示すように、熱燐酸を用い、ストッパ層として機能した窒化シリコン膜３を除去する。ライナ層として形成した窒化シリコン層８の上部の厚さが、７ｎｍ以下になっていれば、熱燐酸はその狭い幅に侵入しにくく、エッチングはライナ窒化膜には進行しない。
【００４８】
その後バッファ酸化シリコン膜２をエッチングで除去し、犠牲熱酸化膜を形成してウェル形成のイオン注入を行う。さらに犠牲熱酸化膜をエッチングで除去してゲート絶縁膜用熱酸化膜を形成する。酸化膜のエッチングにおいて、ライナ酸化膜７もエッチングされ得る。酸化膜の厚さを５ｎｍ程度以下とすると、希弗酸等のウエットエッチング液が侵入しにくく、ライナ酸化膜７のエッチングを低減させることができる。ライナ窒化膜８が、ＳＴＩ表面まで残存することにより、エッチング工程でのディボット発生が抑制される。
【００４９】
図３は、素子分離領域に囲まれて画定された活性領域にＭＯＳトランジスタを作成した状態を示す断面図である。ｐ型シリコン基板１の活性領域にｐ型ウェル１０が形成されている。他の領域においてはｎ型ウェルも形成される。スルー酸化膜を除去した後、活性領域表面にゲート酸化膜１１が熱酸化により形成され、その上に多結晶シリコンのゲート電極層１２が形成される。ゲート電極層１２をパターニングした後、エクステンションとなるソース／ドレイン領域Ｓ／Ｄ１形成用のｎ型不純物のイオン注入を行なう。エクステンションを囲むようにｐ型不純物をイオン注入し、ポケット領域を作成してもよい。
【００５０】
基板表面上に酸化シリコン層等を堆積し、リアクティブイオンエッチング（ＲＩＥ）により異方性エッチングを行うことにより、ゲート電極１２側壁上にのみサイドウォールスペーサＳＷを残す。この段階で再びｎ型不純物のイオン注入を行ない、高濃度ソース／ドレイン領域Ｓ／Ｄ２を作成する。基板表面上に、例えばＣｏ膜を堆積し、サリサイド反応を生じさせることにより、シリコン表面にコバルトシリサイド膜１３を形成する。未反応のＣｏ膜をウォッシュアウトし、２次反応などにより低抵抗コバルトシリサイド膜１３を形成する。
【００５１】
基板表面上にエッチストッパとして機能する窒化シリコン膜１４を成膜する。さらにその上に、層間絶縁膜として機能するＰＳＧ、ＢＰＳＧ、プラズマＴＥＯＳ酸化膜、高密度プラズマ酸化膜等の酸化膜１５をＣＶＤにより堆積する。層間絶縁膜１５の表面を平坦化した後、コンタクト孔を開口し、コンタクト孔内にＴｉ／ＴｉＮ積層等のグルー層１６をスパッタリングもしくはＣＶＤで堆積する。なお、図に示すように、コンタクト孔がＳＴＩ領域にはみ出した場合、ＳＴＩの縁にディボットが形成されていると、コンタクト金属が活性領域肩部を包むように下方に突出することになる。グルー層１６を堆積した後、例えばＷをＣＶＤにより堆積し、導電性プラグ１７を形成する。層間絶縁膜上の不要な金属層はＣＭＰ等で除去する。
【００５２】
なお、ｎチャネルＭＯＳトランジスタを作成する場合を例にとって説明したが、ｐチャネルＭＯＳトランジスタも同様の工程により作成することができる。但し、不純物の導電型はｎ型はｐ型、ｐ型はｎ型と反転させる。
【００５３】
なお、上述の実施例においては、ＳＴＩの深さを３７０ｎｍ、幅を１４０ｎｍと説明したが、これは高速低電圧デバイスの場合のＳＴＩである。より高電圧であるが、さほどの高速性を要求しないデバイスを形成する場合、トレンチ幅は２００ｎｍ等とする。深さは、３７０ｎｍと同一にする。トレンチ幅が２００ｎｍある場合にも、ライナ窒化膜を形成した後のトレンチ間口が１２０ｎｍを下回ると、１回の高密度プラズマ酸化では埋め込むことが困難となる。上述の実施例のように、２回の高密度プラズマ酸化を用いれば、トレンチを好適に埋め戻すことができる。
【００５４】
図４は、半導体集積回路装置の構成を概略的に示す断面図である。半導体基板１にｐ型ウェル、ｎ型ウェルが形成され、ｐ型ウェル中にはｎチャネルＭＯＳトランジスタ、ｎ型ウェル中には、ｐチャネルＭＯＳトランジスタが形成されている。なお、図に示した構成においては、エクステンションとなるソース／ドレイン領域Ｓ／Ｄ１の領域を囲むように、逆導電型のポケット領域Ｐｔも形成されている。シリコン表面にはコバルトシリサイド層１３が形成され、その上を窒化シリコン層１４が覆っている。層間絶縁膜１５に導電性プラグＰＬが埋め込まれ、さらに上部の層間絶縁膜１９、エッチングストッパ層２０が形成され、トレンチが形成されて第１配線層Ｗ１が銅配線等によって埋め込まれている。第１配線層Ｗ１の表面を酸素遮蔽能を有するエッチングストッパ層ＥＳ２が覆い、第２層間絶縁膜ＩＬ２が積層され、第２配線Ｗ２がデュアルダマシン構造により形成されている。第２配線Ｗ２の表面を酸素遮蔽能を有するエッチングストッパ層ＥＳ３が覆い、その上に第３層間絶縁膜ＩＬ３が堆積される。第３層間絶縁膜ＩＬ３及び第３エッチングストッパ層ＥＳ３を貫通して、第３配線Ｗ３がデュアルダマシン構造により形成されている。第３配線層を覆うように、酸素遮蔽能を有するエッチングストッパ層ＥＳ４、第４層間絶縁膜ＩＬ４が積層され、第４配線Ｗ４がデュアルダマシン構造により作成されている。第４配線Ｗ４表面を酸素遮蔽能を有するエッチングストッパ層ＥＳ５が覆い、その上に第５層間絶縁膜ＩＬ５が形成されている。第５層間絶縁膜ＩＬ５、第５エッチングストッパ層ＥＳ５を貫通して、第５配線層Ｗ５がデュアルダマシン構造により形成されている。第５配線層Ｗ５の表面を酸素遮蔽能を有するエッチングストッパ層ＥＳ６が覆い、その上に第６層間絶縁膜ＩＬ６が形成されている。第６層間絶縁膜ＩＬ６、第６エッチングストッパ層ＥＳ６を貫通して、パッドの基部となる銅配線プラグＰＤＢが埋め込まれる。パッド基部ＰＤＢの上に、例えばアルミニウムで形成されたパッドＰＤが形成される。なお、パッド外の領域には、第６層間絶縁膜ＩＬ６の上に、第７エッチングストッパ層ＥＳ７、保護層ＰＴが形成されている。なお、層間絶縁膜としては、酸化シリコンの他ＣＶＤ酸化シリコンよりも低誘電率を有する酸化シリコン膜、有機絶縁膜等を用いることができる。多層配線の下層層間絶縁膜として有機絶縁膜、上層配線として酸化シリコン膜を併用することもできる。
【００５５】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば種々の変更、改良、組合わせが可能なことは当業者に自明であろう。以下、本発明の特徴を付記する。
【００５６】
（付記１）（１）  （ａ）半導体基板表面上に化学機械研磨のストッパ層を形成する工程と、
（ｂ）前記ストッパ層、前記半導体基板に素子分離用トレンチを形成する工程と、
（ｃ）前記トレンチ内表面を覆うように窒化膜を堆積する工程と、
（ｄ）前記窒化膜を堆積したトレンチの少なくとも下部を埋めるように高密度プラズマ酸化で第１酸化膜を堆積する工程と、
（ｅ）前記トレンチ側壁上の前記第１酸化膜を希フッ酸でウォッシュアウトする工程と、
（ｆ）ウォッシュアウト後のトレンチを埋めるように、高密度プラズマ酸化で第２酸化膜を堆積する工程と、
（ｇ）前記ストッパ層上の酸化膜を化学機械研磨で除去する工程と、
を含む半導体装置の製造方法。
【００５７】
（付記２）（２）  前記工程（ｃ）後のトレンチは、幅に対する深さのアスペクト比が３を越える付記１記載の半導体装置の製造方法。
（付記３）（３）  前記工程（ｃ）後のトレンチは、幅６０ｎｍ以上の間口を有する付記１または２記載の半導体装置の製造方法。
【００５８】
（付記４）  さらに、（ｈ）前記工程（ａ）、（ｃ）前に露出した基板表面に熱酸化膜を形成する工程を有する付記１〜３のいずれか１項記載の半導体装置の製造方法。
（付記５）（４）  前記工程（ｅ）は、露出した前記窒化膜の一部をコントロールエッチする付記１〜４のいずれか１項記載の半導体装置の製造方法。
【００５９】
（付記６）（５）  前記工程（ｅ）は、フッ酸に対して水が１０〜２００倍の希フッ酸を用いる付記１〜５のいずれか１項記載の半導体装置の製造方法。
（付記７）（６）  前記工程（ｅ）は、トレンチの上部で前記窒化膜を７ｎｍ以下残す付記１〜６のいずれか１項記載の半導体装置の製造方法。
【００６０】
（付記８）（７）  さらに、（ｉ）前記工程（ｆ）の後、アニール処理を行う工程を含む付記１〜７のいずれか１項記載の半導体装置の製造方法。
（付記９）（８）  さらに、（ｊ）前記ストッパ層を除去する工程と、
（ｋ）前記トレンチで囲まれた素子領域にトランジスタを形成する工程と、
を有する付記１〜８のいずれか１項記載の半導体装置の製造方法。  
【００６１】
（付記１０）（９）  半導体基板と；
前記半導体基板に素子領域を画定する素子分離用溝と；
前記溝の内壁を覆い、深さ方向の中間で上部が薄くなる段差を持つ窒化膜と；
前記素子分離用溝内の前記窒化膜が画定する空間を埋める酸化膜と；
を有する半導体装置。
【００６２】
（付記１１）（１０）前記酸化膜が、前記空間の下部を埋める第１の酸化膜と、前記空間の前記第１の酸化膜の上を埋める第２の酸化膜とを含む付記１０記載の半導体装置。
（付記１２）  さらに、前記素子分離用溝の表面を覆って形成された酸化膜を有する付記１０または１１記載の半導体装置。
【００６３】
（付記１３）  さらに、前記素子領域内に形成されたトランジスタを有する付記１
〜１２のいずれか１項記載の半導体装置。
【図面の簡単な説明】
【００６４】
【図１】本発明の実施例によるＳＴＩ製造方法を示す断面図である。
【図２】希フッ酸による酸化膜と窒化膜とのエッチング速度の関係を示すグラフである。
【図３】活性領域に形成した半導体素子の構成を示す断面図である。
【図４】半導体集積回路装置の構成を概略的に示す断面図である。
【図５】従来技術によるＳＴＩ製造方法を示す断面図である。
【符号の説明】
【００６５】
１  半導体（シリコン）基板
２  酸化シリコン膜
３  窒化シリコン膜
４  レジストパターン
６  トレンチ
７  酸化シリコン膜（ライナ）
８  窒化シリコン膜（ライナ）
９  酸化シリコン膜(素子分離領域）
１０  ウェル
１１  ゲート酸化膜
１２  多結晶シリコン層
Ｓ／Ｄ  ソース／ドレイン領域
Ｐｔ  ポケット領域
ＳＷ  サイドウォールスペーサ
【図１】
2005251973.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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