(57)【要約】【課題】低オフリーク電流に設定されたＳＯＩ基板を用いたＭＯＳＦＥＴにおいて、ボディ濃度の上昇に起因するトランジスタの駆動電流の低下を抑制する。【解決手段】ソース領域１３０とドレイン領域１３１との間のＳＯＩ層に埋め込み絶縁膜１１４ａが形成され、埋め込み絶縁膜の上部のＳＯＩ層領域中にノンドープシリコン膜１１６が形成されている。埋め込み絶縁膜の下部のＳＯＩ層１１２は、ボディ濃度が１０18ｃｍ-3以上のＳＯＩ層を具える。【選択図】図１ 
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【特許請求の範囲】
【請求項１】
ＳＯＩ基板の第１導電型のＳＯＩ層と、該ＳＯＩ層にチャネル領域を挟んで設けられた第２導電型のソース領域及びドレイン領域と、該ＳＯＩ層の上側のゲート絶縁膜と、該ゲート絶縁膜の上側のゲート電極とを具える半導体装置において、
前記ソース領域と前記ドレイン領域との間の、前記ＳＯＩ層の領域であって、前記ゲート絶縁膜の下側の当該領域に形成された埋め込み絶縁膜と、該埋め込み絶縁膜と前記ゲート絶縁膜との間に、該埋め込み絶縁膜の上面に接して形成された、チャネル領域として供するノンドープシリコン膜とを具える
ことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ソース領域及び前記ドレイン領域に個別に接し、かつ前記チャネル領域側に互いに離間して形成された、前記ソース領域及び前記ドレイン領域よりも第２導電型の不純物の濃度が低い二つの低濃度領域を具える
ことを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記ソース領域及び前記ドレイン領域に個別に接し、かつ前記チャネル領域側に互いに離間して形成された、前記ソース領域及び前記ドレイン領域と第２導電型の不純物の濃度が同じである二つのエクステンション領域を具える
ことを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記ソース領域及び前記ドレイン領域に接し、かつ前記チャネル領域側に形成された、前記ソース領域及び前記ドレイン領域よりも第２導電型の不純物の濃度が低い二つの低濃度領域と、
前記ソース領域及び前記ドレイン領域に接し、かつ前記チャネル領域側に形成された、前記ソース領域及び前記ドレイン領域と第２導電型の不純物の濃度が同じであるエクステンション領域を具える
ことを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれかに記載の半導体装置において、
前記埋め込み絶縁膜の下側の、ＳＯＩ層の領域の不純物濃度が、１×１０18ｃｍ-3以上である
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置、特にＳＯＩ（Silicon On Insulator）基板を用いたＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）に関する。
【背景技術】
【０００２】
従来のＳＯＩ基板に形成されたＭＯＳＦＥＴは、通常のバルク基板（Ｓｉ基板）のＭＯＳＦＥＴと同様のプロセスによって形成される。例えば、通常のバルク基板と同様のプロセスを用いて、ＳＯＩ基板に対してＭＯＳＦＥＴを形成する方法が示されている（非特許文献１）。以下にその概略を図９を参照して説明する。
【０００３】
Ｓｉ基板２０２上にＢＯＸ層２０４及びＳＯＩ層２０６を順次積層したＳＯＩ基板２００を用意する（図９（Ａ））。ＢＯＸ層２０４は埋め込みシリコン酸化膜であり、ＳＯＩ層はＢＯＸ層上に形成されたシリコン層である。
【０００４】
ＳＯＩ基板２００のＳＯＩ層２０６を犠牲酸化して、この犠牲酸化された部分を除去することにより、ＳＯＩ層の膜厚を調整する（図示せず。）。ＬＯＣＯＳ（Local oxidation）法又はＳＴＩ（Shallow Trench Isolation）法により、素子分離領域２０８となる酸化膜を形成する。この素子分離領域によって囲まれた領域が、ＮＭＯＳ形成領域２１０及びＰＭＯＳ形成領域２１２となる（図９（Ｂ））。
【０００５】
次に、ＮＭＯＳ形成領域２１０及びＰＭＯＳ形成領域２１２のそれぞれに対してしきい値制御イオン注入を行い、Ｐウエル領域２１４及びＮウエル領域２１６を形成する。次いで、ゲート酸化膜２１８を形成する。このゲート酸化膜２１８の形成は、しきい値制御イオン注入の前に行っても良い。ゲート酸化膜２１８上に、ノンドープのポリシリコン膜を形成し、所望のゲートパターンのレジストパターンを用いてエッチングを行い、ノンドープシリコン膜２２０を形成する（図９（Ｃ））。
【０００６】
ＮＭＯＳ形成領域２１０及びＰＭＯＳ形成領域２１２のそれぞれについて、ソース・ドレインイオン注入を行う。ここでは、ＬＤＤ（lightly doped drain）構造の例を示しているため、パターニングされたポリシリコン膜をマスクとして、低濃度の不純物注入をＮＭＯＳ形成領域２１０及びＰＭＯＳ形成領域２１２にそれぞれ先に行い、ｎ-領域２２２及びｐ-領域２２４を形成する。次いで、ポリシリコン膜２２０の側面に絶縁膜でサイドウォール２２６を形成して、このサイドウォール２２６とポリシリコン膜２２０をマスクとして、ＮＭＯＳ形成領域２１０及びＰＭＯＳ形成領域２１２に対して、それぞれイオン注入を行い、ソース・ドレイン領域となるｎ+領域２２８及びｐ+領域２３２形成する。このとき、ノンドープポリシリコン膜２２０にもイオン注入による不純物ドーピングが行われ、ＮＭＯＳ側はｎ型不純物のドープされたゲート電極となるｎ+ポリシリコン膜２３０が、ＰＭＯＳ側はｐ型不純物がドープされたゲート電極となるｐ+ポリシリコン膜２３４が形成される（図９（Ｄ））。
【０００７】
次に、ソース・ドレイン領域及びゲート電極のシート抵抗を軽減するためにシリサイド膜２３６を形成する（図９（Ｅ））。
【０００８】
層間絶縁膜２３８を成膜後、コンタクトホールを形成し、バリアメタル２４０及びコンタクト２４２をコンタクトホールに形成する。次いでメタル配線２４４を形成し、ＭＯＳＦＥＴが形成される（図９（Ｆ））。
【０００９】
以上のようなプロセスで形成されたＳＯＩトランジスタでは、素子の微細化にともないゲート長が短くなるにつれてしきい値電圧（Ｖth）が低下するいわゆる短チャネル効果（ＳＣＥ：short channel effect）が起こる。短チャネル効果は、しきい値電圧のばらつきの悪化を引き起こすため、その抑制は重要である。
【００１０】
この短チャネル効果を抑制するためには、ＳＯＩ層を薄くすることが効果的であることが知られている（非特許文献２）。
【００１１】
図１０は、上述の従来工程により得られた半導体装置におけるしきい値（Ｖth）ロールオフ（縦軸：単位（ｍＶ））とゲート長（横軸：単位（μｍ））との関係を表した図である。ＳＯＩ層の膜厚が、４６ｎｍ、９５ｎｍ、１４２ｎｍの場合について、Ｖthロールオフがゲート長の値によってどのように変化するかを表している。ここでは、ゲート長１０μｍの場合のしきい値電圧と各ゲート長でのしきい値電圧との差をＶthロールオフとしている。ＳＯＩ層の膜厚が薄いほど、ゲート長が短くなったときのＶthロールオフの値が小さくなっている。このことから、ＳＯＩ層の膜厚を薄くすることが、短チャネル効果を抑制するのに有効であることがわかる。
【００１２】
また、チャネル領域の下方に絶縁層を設けた半導体装置がいくつか知られている。例えば、チャネル長を短くすることによって生じるパンチスルー電流を防ぐために、ソース或いはドレイン領域に接して、かつチャネル領域よりも深い領域に絶縁層を形成することが提案されている（特許文献１）。或いは、パンチスルー特性とサブスレッショルド特性の両方を向上させるために、チャネル領域の下方のＳｉ基板内に、絶縁層または半絶縁層を形成することが提案されている（特許文献２）。或いは、パンチスルー現象の発生を抑制するために、ソース領域とドレイン領域との間のＳｉ基板内に絶縁膜を形成することが提案されている（特許文献３）。特許文献１〜３では、すべて一般的なバルク基板上に、半導体装置が形成されている。また、ＳＯＩ基板上に形成される埋め込み酸化膜（ＢＯＸ酸化膜）を、ゲート電極の下側のみ浅い位置に形成して、ＳＯＩ層を薄くすることにより、ソース及びドレイン領域やエクステンション層の抵抗上昇を抑えた完全空乏型のトランジスタを形成する方法が提案されている（特許文献４）。
【特許文献１】特開昭６３−３１３８６５号公報
【特許文献２】特開平７−２１１９０２号公報
【特許文献３】特開平８−５１１９８号公報
【特許文献４】特開２００１−１３５８２１号公報
【非特許文献１】L.T.Su et al.,Proc.IEDM93,pp.723-726(1995).
【非特許文献２】N.Kistler et al.,Solid State Electronics,vol.39,No.4,pp.445-454(1996).
【発明の開示】
【発明が解決しようとする課題】
【００１３】
携帯端末に用いられる半導体装置のように、待機電力の消費を小さくしたい機器の場合には、動作速度を速くすることよりも、オフリーク電流Ｉoffを小さくすることを優先した半導体装置が用いられる。このようなオフリーク電流を低く設定した（Ｉoff＜１Ｅ−１１Ａ／μｍ、しきい値電圧０．４Ｖ程度）トランジスタにおいて、上述した短チャネル効果を抑制するためのＳＯＩ層の薄膜化は、以下のような問題を生じる。
【００１４】
ここでは、完全空乏型の薄膜ＳＯＩトランジスタの場合を例にして説明する。完全空乏型とは、ソース・ドレイン領域間のＳＯＩ層がすべて空乏化している状態を指し、一般にはＳＯＩ層の膜厚が５０ｎｍ程度以下になっているものを指す。
【００１５】
しきい値電圧Ｖth（Ｖ）は、電位φF（Ｖ）、素電荷ｑ（Ｃ）、フラットバンド電圧Ｖfb（Ｖ）、ＳＯＩ層のボディ濃度Ｎa（ｃｍ-3）、ＳＯＩ層の膜厚Ｔsoi（ｎｍ）及びゲート酸化膜容量Ｃox（Ｆ）を用いて、以下のような式（１）であらわすことができる。
【００１６】
Ｖth＝Ｖfb＋φF＋ｑ×Ｎa×Ｔsoi／Ｃox      ・・・（１）
なお、電位φFは、フェルミレベルＥF（ｅＶ）、真性半導体のフェルミレベルＥｉ（ｅＶ）を用いて、φF＝（ＥF−Ｅｉ）／ｑによって求められる値である。２×φFの値をストロング・インバージョン・ポテンシャル（strong inversion potential）と呼び、表面ポテンシャルが、この２×φFの値を超えると反転が起こる。Ｖfbは、ゲート電極仕事関数Ｗｍ、シリコン仕事関数Ｗs及び界面電荷密度Ｑoxによって、Ｖfb＝（Ｗm−Ｗs）−Ｑox／Ｃoxで求められる値である。（Ｗm−Ｗs）の値は、仕事関数差と呼ばれる。
【００１７】
例えば、従来構造のＳＯＩ基板に形成されたＮＭＯＳＦＥＴ（ＳＯＩ−ＮＭＯＳＦＥＴとも称する。）の場合、ゲート電極としてｎ+ポリシリコン（Ｗm：４．１５Ｖ程度、Ｗs：約４．７Ｖ、仕事関数差：−０．５Ｖ程度）が用いられる。
【００１８】
図１１は、従来構造のＳＯＩ−ＮＭＯＳＦＥＴのゲート長（横軸：単位（μｍ））としきい値電圧Ｖth（縦軸：単位（Ｖ））との関係を表した図である。１点破線で示す曲線（I）は、ＳＯＩ層に不純物をドープしていない場合、及び実線で示す曲線（II）はｐ型不純物を１Ｅ１８ｃｍ-3程度ドープした場合を表している。しきい値電圧を０．４Ｖ程度に調節するためには、ｐ型不純物濃度すなわちＳＯＩ層のボディ濃度Ｎａを１Ｅ１８ｃｍ-3以上にしなければならないことがわかる。
【００１９】
図１２は、図１１のＳＯＩ層のボディ濃度Ｎａを１Ｅ１８ｃｍ-3以上にした場合のＳＯＩ−ＮＭＯＳＦＥＴの横方向のプロファイル（横軸：単位（μｍ））と不純物濃度（縦軸：単位（ｃｍ-3））との関係を示したものである。実線で示す曲線（I）はｐ型不純物であるホウ素（Ｂ）の濃度、１点破線で示す曲線（II）はｎ型不純物である砒素（Ａｓ）濃度、及び破線で表す曲線（III）はキャリア濃度をそれぞれ表している。チャネル領域でのｐ型不純物濃度は、２Ｅ１８ｃｍ-3程度となっており、かなり高濃度の不純物濃度であることがわかる。
【００２０】
このように、ＳＯＩ層のボディ濃度すなわちチャネル濃度が、１Ｅ１８ｃｍ-3を越えるような場合、キャリアの移動度（ＮＭＯＳＦＥＴでは電子移動度）の低下が問題となってくる。この移動度の低下は、トランジスタの駆動電流の低下につながる。
【００２１】
図１３は、電子移動度（縦軸：単位（ｃｍ2／（Ｖ・ｓ）））と垂直実効電界（横軸：単位（ｍＶ／ｃｍ））との関係を表している。このグラフは、移動度ユニバーサルカーブとも呼ばれる。（I）〜（V）で示す各グラフは、ボディ濃度Ｎａ（単位：ｃｍ-3）が、それぞれ、（I）：３×１０17、（II）：１．３×１０18、（III）：１．８×１０18、（IV）：２．５×１０18、及び（V）：３．３×１０18の場合を表している。電子移動度は、ボディ濃度が高くなるほど小さくなっている。図１３中に、破線の矢印で示した垂直実効電界の値が、印加ゲート電圧を１．０Ｖにした場合に相当する。このように、ボディ濃度Ｎａが高くなると電子移動度は大きく低下していくことがわかる。よって、ＳＯＩ層の不純物濃度を高くすると、電子移動度が下がり、その結果、トランジスタの駆動電流すなわちトランジスタ駆動力が低下する。
【００２２】
上述したように、オフリーク電流が小さく設定され、かつＳＯＩ基板に形成されるＭＯＳＦＥＴでは、その微細化及び薄膜化に伴いチャネル濃度上昇が必要となる。しかしながら、このチャネル濃度上昇によってトランジスタ駆動力の低下が起こるという問題点があった。
【課題を解決するための手段】
【００２３】
上述した問題の解決を図るため、この発明の半導体装置は、下記の構成を具えている。すなわち、ＳＯＩ基板の第１導電型のＳＯＩ層と、ＳＯＩ層にチャネル領域を挟んで設けられた第２導電型のソース領域及びドレイン領域と、ＳＯＩ層の上側のゲート絶縁膜と、ゲート絶縁膜の上側のゲート電極とを具え、ソース領域とドレイン領域との間の、ＳＯＩ層の領域であって、ゲート絶縁膜の下側の領域に形成された埋め込み絶縁膜と、埋め込み絶縁膜とゲート絶縁膜との間に、埋め込み絶縁膜の上面に接して形成された、チャネル領域として供するノンドープシリコン膜とを具える。
【００２４】
上述のＳＯＩ基板は、シリコン基板上に、シリコン酸化膜であるＢＯＸ層、シリコン膜であるＳＯＩ層が順次に積層された構成になっている。
【発明の効果】
【００２５】
この発明の半導体装置によれば、ソース及びドレイン領域間のＳＯＩ層に形成された埋め込み絶縁膜の下側に不純物濃度（ボディ濃度）の高いＳＯＩ層の領域を設けておくことによって短チャネル効果を抑制し、かつこの埋め込み絶縁膜の上側のＳＯＩ層の領域内ににノンドープシリコン膜を設けておくことによって、電子の移動する領域の不純物濃度を下げて電子移動度を高くできる。これにより、オフリーク電流が小さく設定され、かつＳＯＩ基板上に形成されるＭＯＳＦＥＴにおける、微細化及び薄膜化に伴うチャネル濃度上昇に起因するトランジスタ駆動力の低下を抑制することができる。
【発明を実施するための最良の形態】
【００２６】
以下、図面を参照して、この発明を実施するための最良の形態を説明する。尚、製造方法を説明する各図は、製造工程の各段階で得られる構造体の断面切り口を概略的に示している。また、構造体を構成する各構成要素の大きさ、形状及び配置関係は、この発明が理解できる程度に概略的に示してある。また、各図において同様の構成成分については同一の番号を付して示し、その重複する説明を省略することもある。
【００２７】
以下、一例としてＮＭＯＳＦＥＴの場合について説明する。よって、ｐ型が第１導電型、及びｎ型が第２導電型に相当する。
【００２８】
＜第１の実施の形態＞
図１は、この発明の第１の実施の形態の半導体装置を表す概略的な断面図である。
【００２９】
図１に示す構成例の半導体装置につき説明する。
【００３０】
Ｓｉ基板１０２上に、埋め込みシリコン酸化膜であるＢＯＸ層１０４が積層されている。このＢＯＸ層１０４上にＳＯＩ層１１２が形成されている。このＳＯＩ層１１２にチャネル領域を挟んで互いに離間してｎ型不純物拡散層である、ソース領域１３０及びドレイン領域１３１がそれぞれ設けられている。ソース領域１３０とドレイン領域１３１との間のＳＯＩ層１１２の上側には、ゲート絶縁膜であるゲート酸化膜１１８を介してゲート電極１２０が形成されている。ソース領域１３０及びドレイン領域１３１に個別に接して、かつ、チャネル領域側のＳＯＩ層には、二つの低濃度領域としてのＬＤＤ領域１２４が互いに離間して形成されている。ゲート電極１２０の側面には、サイドウォール１２６が形成されている。ソース領域１３０とドレイン領域１３１との間のＳＯＩ層の、ゲート酸化膜１１８の下側の領域には、埋め込み絶縁膜１１４ａが形成されている。また、埋め込み絶縁膜１１４ａは、ＢＯＸ層１０４には接しないように形成されている。ここでは、埋め込み絶縁膜１１４ａはシリコン酸化膜で形成されている。埋め込み絶縁膜１１４ａのチャネル長方向の幅は、チャネル長と同等の幅であるのが好適である。また、この埋め込み絶縁膜１１４ａは、ＬＤＤ領域１２４に対して、１０〜２０ｎｍ程度埋め込まれていても良い。この埋め込み絶縁膜１１４ａとゲート酸化膜１１８との間の、ＳＯＩ層１１２の領域には、ノンドープシリコン膜１１６が形成されている。また、このノンドープシリコン膜１１６は、埋め込み絶縁膜１１４ａの上面に接して設けられていて、チャネル領域として供している。埋め込み絶縁膜１１４ａの下側の、ＳＯＩ層１１２の領域は、ｐ型不純物濃度（ボディ濃度ともいう。）が、１０18ｃｍ-3以上になっている。
【００３１】
このように、第１の実施の形態の半導体装置は、従来の半導体装置に対して、チャネル直下のソース及びドレイン領域間に、埋め込み絶縁膜１１４ａを具え、この埋め込み絶縁膜１１４ａとゲート酸化膜１１８との間にはノンドープシリコン膜１１６が形成され、この埋め込み絶縁膜１１４ａの下側の、ＳＯＩ層１１２の領域は、高いボディ濃度に形成されている点が異なっている。高いボディ濃度のＳＯＩ層１１２によって短チャネル効果が防止され、かつ、ノンドープシリコン膜１１６が電子が移動するチャネル領域に形成されていることから、不純物による移動度の低下を防ぐことができるため、駆動電流の低下を従来よりも抑制することができる。
【００３２】
図２〜４を参照して、第１の実施の形態の半導体装置の製造方法を説明する。
【００３３】
まず、ＳＯＩ基板１００を用意する。ＳＯＩ基板１００には、Ｓｉ基板１０２、ＢＯＸ層１０４、及びＳＯＩ層１０６が順に積層されている（図２（Ａ））。ＳＯＩ層の膜厚は、膜厚調整酸化（犠牲酸化膜の形成及び除去）によって、所望の厚さに調整する。ＳＯＩ基板は、例えば、ＢＯＸ層の膜厚が１００〜２００ｎｍのものを用い、ＳＯＩ層１０６の膜厚を３０〜５０ｎｍに調整する。
【００３４】
ＳＯＩ層１０６の表面に、酸化膜１０８を、例えば熱酸化により１０ｎｍ程度積層する。酸化膜１０８は、しきい値制御イオンのイオン注入によるＳＯＩ層のダメージを防ぐために成膜する（図２（Ｂ））。
【００３５】
次に、酸化膜１０８を介してＳＯＩ層１０６にしきい値制御イオン１１０を注入してＳＯＩ層１１２を形成する。ここでは、例えばｐ型の不純物であるＢＦ２イオンをエネルギー１５ｋｅＶ、及びドーズ量１Ｅ１３ｃｍ-2程度でイオン注入することにより、ＳＯＩ層１１２中の不純物濃度（ボディ濃度ともいう。）が１０18ｃｍ-3以上となるようにする（図２（Ｃ））。次いで、酸化膜１０８を除去する（図２（Ｄ））。
【００３６】
ここまでのＳＯＩ層のボディ濃度を１０18ｃｍ-3以上に形成する工程は一例であり、公知の方法によって、ＳＯＩ基板にボディ濃度が１０18ｃｍ-3をこえるようにＳＯＩ層が形成されていれば、どのような方法で形成してもよい。
【００３７】
次に、酸化膜１１４を、例えば、熱酸化或いはＣＶＤ法により１０ｎｍ程度成膜する（図３（Ａ））。この酸化膜１１４を、公知のホトリソ・エッチング技術によりパターニングして、埋め込み絶縁膜１１４ａを形成する。この埋め込み絶縁膜１１４ａは、平面的に見てゲート電極形成予定領域１１５のみに残存するように島状にパターニングする（図３（Ｂ））。このようにパターニングしておけば、最終的にチャネル領域の直下に、埋め込み絶縁膜１１４ａが形成できる。この埋め込み絶縁膜１１４ａのゲート長方向の形成範囲は、ゲート電極の形成領域と同じ範囲、或いは、後に形成するＬＤＤ領域と１０〜２０ｎｍ程度重なる範囲とすると良い。
【００３８】
次に、埋め込み絶縁膜１１４ａを含むＳＯＩ層１１２上に、ノンドープシリコン膜１１６をエピタキシャル成長によって５〜１０ｎｍの膜厚で成膜する（図３（Ｃ））。
【００３９】
次いで、ノンドープシリコン膜１１６上にゲート酸化膜１１８を、例えば熱酸化により２〜５ｎｍ程度の膜厚で形成する。
【００４０】
さらに、ゲート酸化膜１１８上に、ポリシリコン膜をＣＶＤ法により２００ｎｍ程度の膜厚で成膜する。次いで、ゲート電極のパターンに公知のホトリソ・エッチング技術によりパターニングし、ゲート電極１２０を形成する（図４（Ａ））。
【００４１】
次に、ｎ型の不純物イオン１２２を後に形成するソース領域及びドレイン領域より低濃度となるようにイオン注入してＬＤＤ領域を形成する。例えば、ＳＯＩ層１１２及びノンドープ層１１６に対して、ゲート電極１２０をマスクとして、ゲート酸化膜１１８を介して砒素（Ａｓ） あるいは リン（Ｐ）イオンを注入エネルギー１０ｋｅＶ程度、及びドーズ量５Ｅ１３ｃｍ-2 程度でイオン注入してＬＤＤ領域１２４を形成する（図４（Ｂ））。
【００４２】
シリコン酸化膜をＣＶＤ法により、膜厚１００ｎｍ程度積層し、異方性エッチングすることによりサイドウォール１２６を形成する。ソース領域１３０及びドレイン領域１３１を形成するための不純物イオン１２８のイオン注入を行う。例えば、ＬＤＤ領域１２４に対して、ゲート電極１２０及びサイドウォール１２６をマスクとして、Ａｓ或いはＰイオンを注入エネルギー１０ｋｅＶ及びドーズ量５Ｅ１５ｃｍ-2 程度でイオン注入する。このとき、ゲート電極１２０にもｎ型不純物としてＡｓ或いはＰがドープされる（図４（Ｃ））。
【００４３】
ソース・ドレイン領域の活性化を行うために、ＲＴＡ（rapid thermal anneal）処理を行う。例えば、１０００℃及び１０秒以下 程度でＲＴＡ処理し、ソース・ドレイン領域及びゲート電極の活性化を行う。以下、従来の工程と同様に、ソース・ドレイン領域及びゲート電極の表面にシリサイドを形成し、層間絶縁膜の積層、コンタクト形成その他必要な工程を行い、然る後、配線を形成することにより、ＮＭＯＳＦＥＴが形成される（図示せず。）。
【００４４】
図５は、第１の実施の形態による半導体装置のトランジスタ特性を表す図である。
【００４５】
ここでは、ＴＣＡＤ（Technology computer aided design）シュミレーションを用いて、しきい値電圧Ｖthを０．４ＶでそろえたときのＮＭＯＳＦＥＴのトランジスタ特性を従来のＮＭＯＳＦＥＴと第１の実施の形態のＮＭＯＳＦＥＴとで比較する。従来のＮＭＯＳＦＥＴとは、図１４に示したように、第１の実施の形態の半導体装置に埋め込み絶縁膜１１４ａ及びノンドープシリコン膜１１６を具えていないものである。
【００４６】
図５（Ａ）は、ゲート電圧（横軸：単位（Ｖ））とドレイン電流（縦軸：単位（μＡ／μｍ））の関係を表す図である。（I）〜（IV）の４本のグラフにおいて、一点波線で示した（I）及び（II）は、第１の実施の形態のＮＭＯＳＦＥＴであり、（I）はドレイン電圧が５０ｍＶの場合、及び（II）はドレイン電圧が１．０Ｖの場合をそれぞれ示している。実線で示した（III）及び（IV）は、従来のＮＭＯＳＦＥＴであり、（III）はドレイン電圧が５０ｍＶの場合、（IV）はドレイン電圧が１．０Ｖの場合を示している。ドレイン電圧が５０ｍＶ、１．０Ｖいずれの場合も、従来のＮＭＯＳＦＥＴよりも、第１の実施の形態のＮＭＯＳＦＥＴの方がドレイン電流が大きくなっている。例えば、ドレイン電圧が１．０Ｖ、及びゲート電圧が１．０Ｖの場合、従来のＮＭＯＳＦＥＴではドレイン電流が２００（μＡ／μｍ）であるが、第１の実施の形態のＮＭＯＳＦＥＴでは、ドレイン電流が２３０（μＡ／μｍ）であって、ドレイン電流が従来よりも３０（μＡ／μｍ）程度大きくなっている。同様に、ドレイン電圧が５０ｍＶ、及びゲート電圧が１．０Ｖの場合、従来のＮＭＯＳＦＥＴではドレイン電流が２９（μＡ／μｍ）であるが、第１の実施の形態のＮＭＯＳＦＥＴでは、ドレイン電流が３７（μＡ／μｍ）であり、８（μＡ／μｍ）程度ドレイン電流が大きくなっている。
【００４７】
図５（Ｂ）は、ドレイン電圧（横軸：単位（Ｖ））とドレイン電流（縦軸：単位（μＡ／μｍ））の関係を表す図である。一点波線で示したグラフ（V）、（VI）及び（VII）は、第１の実施の形態のＮＭＯＳＦＥＴであり、（V）はゲート電圧１．０Ｖの場合、（VI）はゲート電圧０．７５Ｖの場合及び（VII）はゲート電圧０．５Ｖの場合をそれぞれ示している。実線で示したグラフ（VIII）、（IX）及び（X）は、従来のＮＭＯＳＦＥＴであり、（VIII）はゲート電圧１．０Ｖの場合、（IX）はゲート電圧０．７５Ｖの場合及び（X）はゲート電圧０．５Ｖの場合をそれぞれ示している。いずれのゲート電圧の場合も、従来のＮＭＯＳＦＥＴよりも第１の実施の形態のＮＭＯＳＦＥＴの方がドレイン電流の値が大きくなっている。
【００４８】
このように、第１の実施の形態の半導体装置では、埋め込み絶縁膜１１４ａ下側の、ＳＯＩ層の領域のボディ濃度を高くすることによって短チャネル効果を抑制すると同時に、埋め込み絶縁膜１１４ａの上側の電子が移動するチャネル領域は、チャネル領域として供するノンドープシリコン膜１１６が形成されていることから、不純物濃度は限りなく低い。これにより、低オフリーク電流に設定されたトランジスタでも、反転層移動度の低下を防ぐことができるため、従来の半導体装置よりも駆動電流を向上することができる。
【００４９】
＜第１の実施の形態の変形例＞
第１の実施の形態では、ＬＤＤ領域を形成する例について説明したが、ＬＤＤ領域のかわりにエクステンション層を形成してもよい。図６に、エクステンション層１３２を形成した場合のＮＭＯＳＦＥＴの構成例を示す。図１のＬＤＤ領域１２４の代わりに、二つのエクステンション層１３２がＳＯＩ層１１２に形成されている。エクステンション層１３２は、ＳＯＩ層１１２のソース領域１３０及びドレイン領域１３１とノンドープシリコン膜１１６との間で、ＳＯＩ層の表面側の領域にＢＯＸ酸化膜１０４と接しないように形成されている。エクステンション層１３２の不純物濃度は、ソース・ドレイン領域と同程度の濃度である。
【００５０】
エクステンション層を具えたＮＭＯＳＦＥＴを形成する場合には、第１の実施の形態で示した半導体装置の製造方法において、ＬＤＤ領域形成のためのイオン注入の工程の代わりに、ＳＯＩ層の、ゲート酸化膜１１８側の表面に近い浅い領域にｎ型不純物を高濃度、例えば、注入エネルギー１０ｋｅＶ及びドーズ量１Ｅ１５ｃｍ-2程度でイオン注入を行えばよい。
【００５１】
使用する電源電圧の値が小さい場合には、ボディ濃度が高濃度のＳＯＩ層とソース領域及びドレイン領域との接合領域の抵抗緩和を考慮しなくても良いので、ＬＤＤ領域のかわりにエクステンション層を設けると良い。
【００５２】
＜第２の実施の形態＞
第１の実施の形態の半導体装置は、ＬＤＤ領域或いはエクステンション領域のどちらか一方が形成されている構成となっていた。これに対し、第２の実施の形態の半導体装置では、ＬＤＤ領域及びエクステンション領域が双方設けられている。
【００５３】
図７は、第２の実施の形態の半導体装置の構成例を示す概略的な断面図である。
【００５４】
第１の実施の形態の半導体装置に形成されていたＬＤＤ領域１２４及びエクステンション層１３２が双方とも形成されている。エクステンション層１３２は、ＬＤＤ領域１２４とゲート酸化膜１１８との間に形成されている。
【００５５】
次に、第２の実施の形態の半導体装置の製造方法を説明する。
【００５６】
第１の実施の形態の製造方法と同様の方法により、低濃度領域であるＬＤＤ領域１２４を形成する工程（図４（Ｂ）に相当）までを行う（図８（Ａ））。
【００５７】
ｎ型の不純物イオン１３４をＳＯＩ基板の表面の浅い領域にイオン注入してエクステンション層１３２を形成する。例えば、ＳＯＩ層１１２に対しては、ゲート電極１２０をマスクとして、ゲート酸化膜１１８を介して砒素（Ａｓ）イオンを注入エネルギー５ｋｅＶ及びドーズ量１Ｅ１５ｃｍ-2程度でイオン注入してエクステンション層１３２を形成して、図８（Ｂ）に示す構造体を得る。この場合には、エクステンション層１３２は、ＬＤＤ領域１２４の表面領域に形成される。
【００５８】
次に、シリコン酸化膜をＣＶＤ法により、図８（Ｂ）の構造体の上側に、膜厚１００ｎｍ程度積層した後、異方性エッチングすることによりサイドウォール１２６を形成する。次に、ソース領域１３０及びドレイン領域１３１を形成するための不純物イオン１２８のイオン注入を行う。例えば、ＬＤＤ領域１２４及びエクステンション層１３２に対して、ゲート電極１２０及びサイドウォール１２６をマスクとして、Ａｓ或いはＰイオンを注入エネルギー１０ｋｅＶ及びドーズ量５Ｅ１５ｃｍ-2 程度でイオン注入することにより、ソース領域１３０及びドレイン領域１３１を形成する。このとき、ゲート電極１２０にもｎ型不純物としてＡｓ或いはＰがドープされる（図８（Ｃ））。このようにして、エクステンション層１３２及びＬＤＤ領域１２４の双方を具えたＮＭＯＳＦＥＴが形成される。
【００５９】
第２の実施の形態の半導体装置によれば、第１の実施の形態の半導体装置と同様に電子が移動するチャネル領域の不純物濃度は低いので、反転層移動度の低下は小さい。また、ボディ濃度の高いＳＯＩ層とソース領域及びドレイン領域との間の接合領域濃度がＬＤＤ領域によって緩和されているため、再結合電流が抑制され、よって、オフリーク電流の抑制が図れる。また、接合領域の電界も緩和されるため。ソース・ドレイン耐性の向上も図れる。
【００６０】
上述の実施の形態では、ＮＭＯＳＦＥＴについて説明したが、導電型を逆にすることにより、ＰＭＯＳＦＥＴにも同様に適用できる。
【図面の簡単な説明】
【００６１】
【図１】第１の実施の形態の半導体装置の構成例を説明するための、断面切り口を示す図である。
【図２】（Ａ）〜（Ｄ）は、第１の実施の形態の半導体装置の製造方法を説明するための工程図である。
【図３】（Ａ）〜（Ｃ）は、図２（Ｄ）の工程に続く工程図である。
【図４】（Ａ）〜（Ｃ）は、図３（Ｃ）の工程に続く工程図である。
【図５】（Ａ）及び（Ｂ）は、第１の実施の形態の半導体装置の電流と電圧との関係を説明するための図である。
【図６】第１の実施の形態の半導体装置の変形例の説明に供する、断面切り口を示す図である。
【図７】第２の実施の形態の半導体装置の構成例を説明するための、断面切り口を示す図である。
【図８】（Ａ）〜（Ｃ）は、第２の実施の形態の半導体装置の製造方法を説明するための部分的工程図である。
【図９】（Ａ）〜（Ｆ）は、従来の半導体装置の製造方法の説明に供する工程図である。
【図１０】従来の半導体装置のゲート長とＶthロールオフとの関係を説明するための図である。
【図１１】従来の半導体装置のゲート長としきい値電圧との関係を説明するための図である。
【図１２】従来の半導体装置の不純物濃度と横方向のプロファイルとの関係を説明するための図である。
【図１３】従来の半導体装置の垂直実効電界と電子移動度との関係を説明するための図である。
【図１４】従来の半導体装置の構造の説明に供する、断面切り口を示す図である。
【符号の説明】
【００６２】
１００、２００：ＳＯＩ基板
１０２、２０２：Ｓｉ基板
１０４、２０４：ＢＯＸ層
１０６、１１２、２０６：ＳＯＩ層
１０８：酸化膜
１１０：しきい値制御イオン
１１４：酸化膜
１１４ａ：埋め込み絶縁膜
１１５：ゲート電極形成予定領域
１１６、２２０：ノンドープシリコン膜
１１８、２１８：ゲート酸化膜
１２０：ゲート電極
１２２、１２８、１３４：不純物イオン
１２４：ＬＤＤ領域
１２６、２２６：サイドウォール
１３０：ソース領域
１３１：ドレイン領域
１３２：エクステンション層
２０８：素子分離領域
２１０：ＮＭＯＳ形成領域
２１２：ＰＭＯＳ形成領域
２１４：Ｐウエル領域
２１６：Ｎウエル領域
２２２：ｎ-領域
２２４：ｐ-領域
２２８：ｎ+領域
２３０：ｎ+ポリシリコン膜
２３２：ｐ+領域
２３４：ｐ+ポリシリコン膜
２３６：シリサイド層
２３８：層間絶縁膜
２４０：バリアメタル
２４２：コンタクト
２４４：配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【手続補正書】
【提出日】平成15年10月10日(2003.10.10)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正の内容】
【００４６】
図５（Ａ）は、ゲート電圧（横軸：単位（Ｖ））とドレイン電流（縦軸：単位（μＡ／μｍ））の関係を表す図である。（I）〜（IV）の４本のグラフにおいて、一点破線で示した（I）及び（II）は、第１の実施の形態のＮＭＯＳＦＥＴであり、（I）はドレイン電圧が５０ｍＶの場合、及び（II）はドレイン電圧が１．０Ｖの場合をそれぞれ示している。実線で示した（III）及び（IV）は、従来のＮＭＯＳＦＥＴであり、（III）はドレイン電圧が５０ｍＶの場合、（IV）はドレイン電圧が１．０Ｖの場合を示している。ドレイン電圧が５０ｍＶ、１．０Ｖいずれの場合も、従来のＮＭＯＳＦＥＴよりも、第１の実施の形態のＮＭＯＳＦＥＴの方がドレイン電流が大きくなっている。例えば、ドレイン電圧が１．０Ｖ、及びゲート電圧が１．０Ｖの場合、従来のＮＭＯＳＦＥＴではドレイン電流が２００（μＡ／μｍ）であるが、第１の実施の形態のＮＭＯＳＦＥＴでは、ドレイン電流が２３０（μＡ／μｍ）であって、ドレイン電流が従来よりも３０（μＡ／μｍ）程度大きくなっている。同様に、ドレイン電圧が５０ｍＶ、及びゲート電圧が１．０Ｖの場合、従来のＮＭＯＳＦＥＴではドレイン電流が２９（μＡ／μｍ）であるが、第１の実施の形態のＮＭＯＳＦＥＴでは、ドレイン電流が３７（μＡ／μｍ）であり、８（μＡ／μｍ）程度ドレイン電流が大きくなっている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
図５（Ｂ）は、ドレイン電圧（横軸：単位（Ｖ））とドレイン電流（縦軸：単位（μＡ／μｍ））の関係を表す図である。一点破線で示したグラフ（V）、（VI）及び（VII）は、第１の実施の形態のＮＭＯＳＦＥＴであり、（V）はゲート電圧１．０Ｖの場合、（VI）はゲート電圧０．７５Ｖの場合及び（VII）はゲート電圧０．５Ｖの場合をそれぞれ示している。実線で示したグラフ（VIII）、（IX）及び（X）は、従来のＮＭＯＳＦＥＴであり、（VIII）はゲート電圧１．０Ｖの場合、（IX）はゲート電圧０．７５Ｖの場合及び（X）はゲート電圧０．５Ｖの場合をそれぞれ示している。いずれのゲート電圧の場合も、従来のＮＭＯＳＦＥＴよりも第１の実施の形態のＮＭＯＳＦＥＴの方がドレイン電流の値が大きくなっている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正の内容】
【００５２】
＜第２の実施の形態＞
第１の実施の形態の半導体装置は、ＬＤＤ領域或いはエクステンション層のどちらか一方が形成されている構成となっていた。これに対し、第２の実施の形態の半導体装置では、ＬＤＤ領域及びエクステンション層が双方設けられている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正の内容】
【００５９】
第２の実施の形態の半導体装置によれば、第１の実施の形態の半導体装置と同様に電子が移動するチャネル領域の不純物濃度は低いので、反転層移動度の低下は小さい。また、ボディ濃度の高いＳＯＩ層とソース領域及びドレイン領域との間の接合領域濃度がＬＤＤ領域によって緩和されているため、再結合電流が抑制され、よって、オフリーク電流の抑制が図れる。また、接合領域の電界も緩和されるため、ソース・ドレイン耐性の向上も図れる。
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正の内容】
【図２】
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【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正の内容】
【図４】
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【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正の内容】
【図９】
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