(57)【要約】【課題】  カレントミラー回路を構成するＦＥＴのチャネル長変調の影響を抑止し、比較的安定した電流の供給を行うことができる定電流回路を提供する。【解決手段】  カレントミラーを構成する入力側ＦＥＴ及び出力側ＦＥＴと、この入力側ＦＥＴと、出力側ＦＥＴと、の各ドレイン端子に、その反転・非反転の各入力端子が接続されているオペアンプ回路と、を備え、当該出力側ＦＥＴの出力電流が負荷に対して供給される定電流回路である。【選択図】        図１
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【特許請求の範囲】
【請求項１】
負荷に対して電流を供給する定電流回路であって、
ドレイン電圧の供給を受けて、所定の電流を出力する電流源ＦＥＴと、
前記電流源ＦＥＴに供給されるソース電圧に基づいて、前記電流源ＦＥＴのドレイン端子の電位を制御し、前記電流源ＦＥＴのソース・ドレイン間電圧を一定電位に保持させる保持回路と、
を備えたことを特徴とする定電流回路。
【請求項２】
請求項１に記載の定電流回路であって、
前記保持回路は、
前記電流源ＦＥＴに直列的に接続される補正用ＦＥＴと、
前記電流源ＦＥＴに供給されるソース電圧とゲート電圧とを受けて、所定の電流を出力する補正用電流出力ＦＥＴと、
前記補正用電流出力ＦＥＴが供給する電流を用いて、前記補正用ＦＥＴに対するバイアス電圧を生成するバイアス電圧生成回路と、
を備えてなることを特徴とする定電流回路。
【請求項３】
請求項２に記載の定電流回路であって、
前記バイアス電圧生成回路は、Ｐ型ＦＥＴ及びＮ型ＦＥＴを用いた分圧回路であることを特徴とする定電流回路。
【請求項４】
負荷に対して電流を供給する定電流回路であって、
カレントミラーを構成する入力側ＦＥＴ及び出力側ＦＥＴと、
前記入力側ＦＥＴと出力側ＦＥＴとの各ドレイン端子に、その反転・非反転の各入力端子が接続されているオペアンプ回路と、
を備え、
前記出力側ＦＥＴの出力電流が前記負荷に対して供給されることを特徴とする定電流回路。
【請求項５】
請求項４に記載の定電流回路であって、
前記カレントミラーを構成する前記入力側ＦＥＴに対する電流を供給する電流源回路であって、
ソース電圧の供給を受けて、所定の電流を出力する電流源ＦＥＴと、前記電流源ＦＥＴに供給されるソース電圧に基づいて、前記電流源ＦＥＴのドレイン端子の電位を制御し、前記電流源ＦＥＴのソース・ドレイン間電圧を一定電位に保持させる保持回路と、を含む電流源回路、
を備えたことを特徴とする定電流回路。
【請求項６】
請求項５に記載の定電流回路であって、
前記保持回路は、
前記電流源ＦＥＴに直列的に接続される補正用ＦＥＴと、
前記電流源ＦＥＴに供給されるソース電圧とゲート電圧とを受けて、所定の電流を出力する補正用電流出力ＦＥＴと、
前記補正用電流出力ＦＥＴが供給する電流を用いて前記補正用ＦＥＴに対するバイアス電圧を生成するバイアス電圧生成回路と、
を備えてなることを特徴とする定電流回路。
【請求項７】
請求項６に記載の定電流回路であって、
前記バイアス電圧生成回路は、Ｐ型ＦＥＴ及びＮ型ＦＥＴを用いた分圧回路であることを特徴とする定電流回路。
【請求項８】
請求項４に記載の定電流回路であって、
前記カレントミラーを構成する前記入力側ＦＥＴに対する電流を供給する電流源回路であって、
ソース電圧の供給を受けて、所定の電流を出力する電流源ＦＥＴと、前記電流源ＦＥＴのゲート電圧を供給する電流制御ＦＥＴと、前記電流源ＦＥＴと電流制御ＦＥＴとの各ドレイン端子に、その反転・非反転の各入力端子が接続されている第２のオペアンプ回路と、を含む電流源回路、
を備えたことを特徴とする定電流回路。
【請求項９】
請求項８に記載の定電流回路であって、
電流源ＦＥＴに直列的に接続され、そのゲート端子に前記第２のオペアンプ回路の出力端子が接続されてなるＦＥＴをさらに備えてなることを特徴とする定電流回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負荷に対して一定の電流を供給する定電流回路に関する。
【背景技術】
【０００２】
定電流回路の構成においては、従来からカレントミラー回路を用いるのが一般的である。具体的に従来の定電流回路は、図５に示すように、電流制御回路１０と、電流源回路２０と、電流ミラー回路３０と、負荷４０とを含んで構成されている。
【０００３】
電流制御回路１０は、基準電圧発生部１１と、オペアンプ１２と、Ｐ型ＭＯＳＦＥＴ（以下、区別の必要がない限り単にＦＥＴと呼ぶ）１３とを含む。電流源回路２０は、Ｐ型ＦＥＴ２１を含む。また、電流ミラー回路３０は、カレントミラーを構成する一対のＮ型ＦＥＴ３１，３２を含む。
【０００４】
ここで基準電圧発生部１１の電圧は、オペアンプ１２の反転入力側に供給される。このオペアンプ１２の非反転入力側は、抵抗Ｒを介してグランド（ＧＮＤ）に接続される。またこのオペアンプ１２の非反転入力側は、Ｐ型ＦＥＴ１３のドレイン端子（Ｄ）に接続され、オペアンプ１２の出力端子は、Ｐ型ＦＥＴ１３のゲート端子（Ｇ）に接続されている。なお、Ｐ型ＦＥＴ１３のソース端子（Ｓ）には、所定の電源電圧ＶＤＤが印加されている。
【０００５】
このＰ型ＦＥＴ１３のゲート端子（Ｇ）は、電流源回路２０のＰ型ＦＥＴ２１のゲート端子（Ｇ）に接続されており、Ｐ型ＦＥＴ２１は、オペアンプ１２の出力電圧に基づいて出力電流の大きさが制御される。また、このＰ型ＦＥＴ２１のソース端子（Ｓ）には、所定の電源電圧ＶＤＤが印加されている。
【０００６】
Ｎ型ＦＥＴ３１のドレイン端子（Ｄ）は、Ｐ型ＦＥＴ２１のドレイン端子（Ｄ）に接続されるとともに、Ｎ型ＦＥＴ３１自身のゲート端子（Ｇ）とＮ型ＦＥＴ３２のゲート端子（Ｇ）とに接続されている。また、Ｎ型ＦＥＴ３１のソース端子（Ｓ）は、グランド（ＧＮＤ）に接続される。またＮ型ＦＥＴ３２のソース端子（Ｓ）はグランド（ＧＮＤ）に接続され、そのドレイン端子（Ｄ）は、負荷４０を介して電源ＶＤＤに接続される。すなわち、これらＮ型ＦＥＴ３１とＮ型ＦＥＴ３２とで構成するカレントミラー回路により、電流源回路２０が出力する電流に比例する電流が負荷４０に供給されることとなる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記従来の定電流回路では、例えば各ＦＥＴに供給される電源電圧ＶＤＤが変化したときに、少なくとも電流源であるＰ型ＦＥＴ２１と、カレントミラーの出力側であるＮ型ＦＥＴ３２との２つのＦＥＴにおけるドレイン・ソース間電圧Ｖｄｓが変化すると、いわゆるチャネル長変調の影響を受けて、負荷４０に流れる電流が変動してしまう。
【０００８】
本発明は上記実情に鑑みて為されたもので、電流源やカレントミラー回路を構成するＦＥＴのチャネル長変調の影響を抑止し、比較的安定した電流の供給を行うことができる定電流回路を提供することを、その目的の一つとする。
【課題を解決するための手段】
【０００９】
上記従来例の問題点を解決するための本発明は、負荷に対して電流を供給する定電流回路であって、ドレイン電圧の供給を受けて、所定の電流を出力する電流源ＦＥＴと、前記電流源ＦＥＴに供給されるソース電圧に基づいて、前記電流源ＦＥＴのドレイン端子の電位を制御し、前記電流源ＦＥＴのソース・ドレイン間電圧を一定電位に保持させる保持回路と、を備えたことを特徴としている。
【００１０】
ここで前記保持回路は、前記電流源ＦＥＴに直列的に接続される補正用ＦＥＴと、前記電流源ＦＥＴに供給されるソース電圧とゲート電圧とを受けて、所定の電流を出力する補正用電流出力ＦＥＴと、前記補正用電流出力ＦＥＴが供給する電流を用いて、前記補正用ＦＥＴに対するバイアス電圧を生成するバイアス電圧生成回路と、を備えてもよい。さらに前記バイアス電圧生成回路は、Ｐ型ＦＥＴ及びＮ型ＦＥＴを用いた分圧回路であってもよい。
【００１１】
また、上記従来例の問題点を解決するための本発明は、負荷に対して電流を供給する定電流回路であって、カレントミラーを構成する入力側ＦＥＴ及び出力側ＦＥＴと、前記入力側ＦＥＴと出力側ＦＥＴとの各ドレイン端子に、その反転・非反転の各入力端子が接続されているオペアンプ回路と、を備え、前記出力側ＦＥＴの出力電流が前記負荷に対して供給されることを特徴としている。
【００１２】
ここで前記カレントミラーを構成する前記入力側ＦＥＴに対する電流を供給する電流源回路であって、ソース電圧の供給を受けて、所定の電流を出力する電流源ＦＥＴと、前記電流源ＦＥＴに供給されるソース電圧に基づいて、前記電流源ＦＥＴのドレイン端子の電位を制御し、前記電流源ＦＥＴのソース・ドレイン間電圧を一定電位に保持させる保持回路と、を含む電流源回路、を備えてもよい。
【００１３】
ここでも前記保持回路は、前記電流源ＦＥＴに直列的に接続される補正用ＦＥＴと、前記電流源ＦＥＴに供給されるソース電圧とゲート電圧とを受けて、所定の電流を出力する補正用電流出力ＦＥＴと、前記補正用電流出力ＦＥＴが供給する電流を用いて前記補正用ＦＥＴに対するバイアス電圧を生成するバイアス電圧生成回路と、を備えていてもよい。ここで前記バイアス電圧生成回路は、Ｐ型ＦＥＴ及びＮ型ＦＥＴを用いた分圧回路であってもよい。
【００１４】
また、前記カレントミラーを構成する前記入力側ＦＥＴに対する電流を供給する電流源回路であって、ソース電圧の供給を受けて、所定の電流を出力する電流源ＦＥＴと、前記電流源ＦＥＴのゲート電圧を供給する電流制御ＦＥＴと、前記電流源ＦＥＴと電流制御ＦＥＴとの各ドレイン端子に、その反転・非反転の各入力端子が接続されている第２のオペアンプ回路と、を含む電流源回路、を備えてもよい。この場合、電流源ＦＥＴに直列的に接続され、そのゲート端子に前記第２のオペアンプ回路の出力端子が接続されてなるＦＥＴをさらに備えてもよい。
【発明を実施するための最良の形態】
【００１５】
本発明の実施の形態について図面を参照しながら説明する。本発明の実施の形態に係る定電流回路は、図１に示すようなものであり、電流制御回路１０と、電流源回路２０と、電流ミラー回路３０と、負荷４０と、第１補正回路５０と、第２補正回路６０とを含んで構成される。
【００１６】
ここで電流制御回路１０は、従来の回路と同様のものであるので、その詳細な説明を省略する。また電流源回路２０はＰ型ＦＥＴ２１を含み、電流ミラー回路３０は、カレントミラーを構成する一対のＮ型ＦＥＴ３１，３２を含むものであるが、その接続態様が従来のものと異なる。
【００１７】
第１補正回路５０は、電流源回路２０のＰ型ＦＥＴ２１に供給されるのと同じ電源電圧ＶＤＤの入力を受けて、このＰ型ＦＥＴ２１のドレイン・ソース間電圧Ｖｄｓの変動を抑制するものである。第２補正回路６０は、電流ミラー回路３０のＮ型ＦＥＴ３２のドレイン・ソース間電圧Ｖｄｓの変動を抑制するものである。
【００１８】
第１補正回路５０は、具体的には図２に示すように、補正制御部５１と、補正用ＦＥＴとしてのＰ型ＦＥＴ５２とを含んで構成される。このＰ型ＦＥＴ５２はＰ型ＦＥＴ２１に直列的に接続されている。すなわちＰ型ＦＥＴ５２のゲート端子（Ｇ）には、補正制御部５１で生成されるバイアス電圧が印加されている。また、このＰ型ＦＥＴ５２のソース端子（Ｓ）は、補正制御の対象となるＰ型ＦＥＴ２１のドレイン端子（Ｄ）に接続され、Ｐ型ＦＥＴ５２のドレイン端子（Ｄ）は、Ｎ型ＦＥＴ３１のドレイン端子（Ｄ）に接続されている。なお、補正制御部５１の構成及び動作については後に述べる。
【００１９】
第２補正回路６０はオペアンプ６１を含む。このオペアンプ６１の反転入力端子と非反転入力端子とはそれぞれ、Ｎ型ＦＥＴ３１とＮ型ＦＥＴ３２との各ドレイン端子（Ｄ）に接続されている。このオペアンプ６１は、入力段のイマジナリーショートにより、Ｎ型ＦＥＴ３１とＮ型ＦＥＴ３２との各ドレイン端子（Ｄ）の電位を同一に制御するものであり、これによりＮ型ＦＥＴ３２におけるドレイン・ソース間電圧Ｖｄｓの変動を抑えている。
【００２０】
ここで第１補正回路５０の補正制御部５１の構成と動作とについて説明する。この補正制御部５１は、補正用電流出力ＦＥＴとしてのＰ型ＦＥＴ５５と、Ｐ型ＦＥＴ５６及びＮ型ＦＥＴ５７を含んでなる。Ｐ型ＦＥＴ５５のソース端子（Ｓ）には電源電圧ＶＤＤが供給される。またこのＰ型ＦＥＴ５５のゲート端子（Ｇ）は、電流源回路２０のＰ型ＦＥＴ２１のゲート端子（Ｇ）に接続されている。さらにＰ型ＦＥＴ５５のドレイン端子（Ｄ）は、Ｐ型ＦＥＴ５６のソース端子（Ｓ）に接続されている。つまりこのＰ型ＦＥＴ５５は、電流源回路２０のＰ型ＦＥＴ２１に並列的に接続されており、Ｐ型ＦＥＴ２１と同様の制御を受けて電流を出力している。
【００２１】
またＰ型ＦＥＴ５６とＮ型ＦＥＴ５７とは、いずれも抵抗的に動作しており、分圧回路として動作している。つまり、この補正制御部５１は、電源電圧ＶＤＤが変動したときに、そのＰ型ＦＥＴ５５が、電流源回路２０のＰ型ＦＥＴ２１と同様のチャネル長変調の影響を受けつつ電流を出力し、そのチャネル長変調後の電流を分圧回路によって電圧信号に変換してバイアスとして出力するものである。
【００２２】
このためＰ型ＦＥＴ５２は、この補正制御部５１から供給されるバイアスを受けて次のように動作する。すなわちＶＤＤが上昇するときにはＰ型ＦＥＴ５２のゲート電位とソース電位との間の電圧Ｖｇｓも上昇し、ＶＤＤが下降するときにはＰ型ＦＥＴ５２のゲート電位とソース電位との間の電圧Ｖｇｓも下降する。そしてこれにより、電流源回路２０のＰ型ＦＥＴ２１のドレインの電位が制御され、当該Ｐ型ＦＥＴ２１のソース・ドレイン間電圧Ｖｄｓが略一定に保持されるようになる。
【００２３】
本実施の形態の回路は上述の構成を有してなるので、第１補正回路５０の動作により、電源電圧ＶＤＤが変動しても電流源回路２０のＰ型ＦＥＴ２１のソース・ドレイン間電圧Ｖｄｓが略一定となる。このため当該Ｐ型ＦＥＴ２１からは安定した電流出力が得られるようになる。
【００２４】
また第２補正回路６０は、オペアンプ６１のイマジナリーショートにより、電流ミラー回路３０のＮ型ＦＥＴ３１とＮ型ＦＥＴ３２との各ドレイン端子（Ｄ）の電位を略同一にしている。これによって電源電圧ＶＤＤの変動に伴うＮ型ＦＥＴ３２のソース・ドレイン間電圧Ｖｄｓの変動を抑制する。このためＮ型ＦＥＴ３２は、Ｎ型ＦＥＴ３１のチャネルを流れる電流（電流源回路２０が供給する電流）を、精度よく伝達する。そしてこのＮ型ＦＥＴ３２は、この出力電流を負荷４０に供給する。
【００２５】
なお第１補正回路５０は、上述の例に限られるものではない。すなわち第１補正回路５０は、図３に示すように、オペアンプ７１とＰ型ＦＥＴ７２とを用いても実現できる。図３は、第１補正回路５０の別の例を表す概略回路図である。
【００２６】
このオペアンプ７１は、その反転入力端子及び非反転入力端子が、電流制御回路１０のＰ型ＦＥＴ１３のドレイン端子（Ｄ）と、電流源回路２０のＰ型ＦＥＴ２１のドレイン端子（Ｄ）とにそれぞれ接続されている。また、オペアンプ７１の出力端子はＰ型ＦＥＴ７２のゲート端子（Ｇ）に接続される。
【００２７】
このＰ型ＦＥＴ７２は、Ｐ型ＦＥＴ２１に対して直列的に接続されている。つまり、このＰ型ＦＥＴ７２のソース端子（Ｓ）は、Ｐ型ＦＥＴ２１のドレイン端子（Ｄ）に接続されており、Ｐ型ＦＥＴ７２のドレイン端子（Ｄ）は、Ｎ型ＦＥＴ３１のドレイン端子（Ｄ）に接続される。
【００２８】
ここでオペアンプ７１は、第２補正回路６０のオペアンプ６１と同様に、入力段のイマジナリーショートによってＰ型ＦＥＴ１３及びＰ型ＦＥＴ２１の各ドレイン端子の電位を同一にするものである。これによりＶＤＤの変動に伴うＰ型ＦＥＴ２１のソース・ドレイン間電圧Ｖｄｓの変動が抑制される。そしてＰ型ＦＥＴ２１が安定した電流を供給できるようになる。
【００２９】
このように本実施の形態の回路では、電流源やカレントミラー回路を構成するＦＥＴ（ここではＰ型ＦＥＴ２１及び、Ｎ型ＦＥＴ３２）のチャネル長変調の影響を抑止し、負荷に対して比較的安定した電流の供給を行うことができる。
【００３０】
なお、図１から図３に示した回路において、各ＦＥＴのＰ型・Ｎ型を入れ替えて対称的な回路としても構わない。
【実施例】
【００３１】
図４は、従来の回路と、図１、図２に示した本実施の形態の定電流回路とを用い、電源電圧ＶＤＤを変化させながら負荷４０に流れる電流を測定した結果を表す実験結果である。図４に示すように、従来の回路では、電源電圧ＶＤＤが上昇するにつれて負荷４０に流れる電流量が徐々に増加し、０．５ｍＡを越えて増加する傾向を見せているのに対し、本実施の形態の回路では、広いレンジに亘って２０ｍＡの電流量を精度よく供給していることが理解される。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施の形態に係る定電流回路の概略回路図である。
【図２】第１補正回路の一例を表す概略回路図である。
【図３】別の例の第１補正回路を用いた場合の、本発明の実施の形態に係る定電流回路の概略回路図である。
【図４】本発明の実施の形態に係る定電流回路の特性実験の結果を表す説明図である。
【図５】従来の定電流回路の概略回路図である。
【符号の説明】
【００３３】
１０  電流制御回路、１１  基準電圧発生部、１２，６１，７１  オペアンプ、１３，２１，５２，５５，５６，７２  Ｐ型ＦＥＴ、２０  電流源回路、２２，３１，３２，５７  Ｎ型ＦＥＴ、３０  電流ミラー回路、４０  負荷、５０  第１補正回路、５１  補正制御部、６０  第２補正回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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