(57)【要約】【課題】ＬＤＤ構造のＣＭＯＳ型トランジスタと共に集積回路を構成するに好適なバイポーラトランジスタにおいて、エミッタ−ベース間接合リーク電流及びベース抵抗を低減する。【解決手段】半導体基板３０の一主表面にコレクタ領域３３、フィールド絶縁膜３８及びベース領域４４を形成する。ベース領域４４の表面には、ＬＤＤ構造のＣＭＯＳ型トランジスタのゲートプロセスを流用してベースカバー部５０Ｂを閉ループ状に形成する。ＮチャンネルＭＯＳ型トランジスタのソース・ドレイン形成処理を流用してエミッタ領域８２及びコレクタコンタクト領域８４を形成する。ＰチャンネルＭＯＳ型トランジスタのソース・ドレイン形成処理を流用してベースコンタクト領域９２を形成する。エミッタ領域は、エミッタ−ベース間ＰＮ接合がベースカバー部５０Ｂの絶縁薄膜４０ｃの下面に終端するように形成する。【選択図】図１
2005252158.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも一方の主表面側が第１導電型である半導体基板と、
この半導体基板の一方の主表面に形成され、前記第１導電型とは反対の第２の導電型を有するコレクタ領域と、
このコレクタ領域の一部に対応したベース配置孔を有し、前記半導体基板の一方の主表面に形成されたフィールド絶縁膜と、
このフィールド絶縁膜のベース配置孔に対応して前記コレクタ領域の一部に形成され、前記第１の導電型を有するベース領域と、
このベース領域の一部を取囲むように閉ループ状に前記ベース領域の表面に形成された絶縁薄膜、この絶縁薄膜を閉ループ状に覆って形成された導電層、前記絶縁薄膜の上で前記導電層の内側壁を閉ループ状に覆って形成された第１のサイドスペーサ及び前記絶縁薄膜の上で前記導電層の外側壁を閉ループ状に覆って形成された第２のサイドスペーサからなるベースカバー部と、
このベースカバー部の内側で前記ベース領域の一部に形成され、前記第２の導電型を有するエミッタ領域であって、前記ベース領域との間のＰＮ接合が前記絶縁薄膜の下面に終端するように前記ベースカバー部を不純物マスクとして形成されたものと、
前記ベースカバー部の外側で前記ベース領域の他の一部に形成され、前記第１導電型を有するベースコンタクト領域であって、前記ベース領域より高い不純物濃度を有するように前記ベースカバー部を不純物マスクとして形成されたものと
を備えたバイポーラトランジスタ。
【請求項２】
前記エミッタ領域を前記ベースカバー部の内側で前記ベース領域の一部に形成する代りに前記ベースカバー部の外側で前記ベース領域の一部に形成すると共に前記ＰＮ接合を前記絶縁薄膜の下面及び前記フィールド絶縁膜の下面に終端させ、前記ベースコンタクト領域を前記ベースカバー部の外側で前記ベース領域の他の一部に形成する代りに前記ベースカバー領域の内側でベース領域の他の一部に形成した請求項１記載のバイポーラトランジスタ。
【請求項３】
少なくとも一方の主表面側が第１導電型である半導体基板と、
この半導体基板の一方の主表面に形成され、前記第１導電型とは反対の第２の導電型を有するコレクタ領域と、
このコレクタ領域の一部に対応したベース配置孔を有し、前記半導体基板の一方の主表面に形成されたフィールド絶縁膜と、
このフィールド絶縁膜のベース配置孔に対応して前記コレクタ領域の一部に形成され、前記第１の導電型を有するベース領域と、
このベース領域を横切るように前記ベース領域の表面に形成された絶縁薄膜、前記ベース領域を横切るように前記絶縁薄膜の上に形成された導電層、前記ベース領域を横切るように前記絶縁薄膜の上で前記導電層の一方の側壁を覆って形成された第１のサイドスペーサ及び前記ベース領域を横切るように前記絶縁薄膜の上で前記導電層の他方の側壁を覆って形成された第２のサイドスペーサからなるベースカバー部と、
このベースカバー部の一方側で前記ベース領域の一部に形成され、前記第２の導電型を有するエミッタ領域であって、前記ベース領域との間のＰＮ接合が前記絶縁薄膜の下面及び前記フィールド絶縁膜の下面に終端するように前記ベースカバー部を不純物マスクとして形成されたものと、
前記ベースカバー部の他方側で前記ベース領域の他の一部に形成され、前記第１導電型を有するベースコンタクト領域であって、前記ベース領域より高い不純物濃度を有するように前記ベースカバー部を不純物マスクとして形成されたものと
を備えたバイポーラトランジスタ。
【請求項４】
前記導電層と前記ベースコンタクト領域とを電気的に接続する接続手段を更に備えた請求項１〜３のいずれかに記載のバイポーラトランジスタ。
【請求項５】
少なくとも一方の主表面側が第１導電型である半導体基板を用意する工程と、
コンプリメンタリＭＯＳ型トランジスタ部において前記第１導電型とは反対の第２導電型を有するウェル領域を形成する不純物ドーピング処理を流用して前記第２導電型を有するコレクタ領域を前記半導体基板の一方の主表面に形成する工程と、
前記コンプリメンタリＭＯＳ型トランジスタ部におけるフィールド絶縁膜形成処理を流用して前記コレクタ領域の一部に対応したベース配置孔を有するフィールド絶縁膜を前記半導体基板の一方の主表面に形成する工程と、
前記第１導電型を有するベース領域を前記フィールド絶縁膜のベース配置孔に対応して前記コレクタ領域の一部に形成する工程と、
前記コンプリメンタリＭＯＳ型トランジスタ部におけるゲート絶縁膜形成処理を流用して前記ベース領域の表面に絶縁薄膜を形成する工程と、
前記コンプリメンタリＭＯＳ型トランジスタ部におけるゲート電極形成処理を流用して前記ベース領域の一部を取囲むように閉ループ状に前記絶縁薄膜の上に導電層を形成する工程と、
前記コンプリメンタリＭＯＳ型トランジスタ部におけるサイドスペーサ形成処理を流用して前記絶縁薄膜の上に前記導電層の内側壁及び外側壁をそれぞれ閉ループ状に覆って第１及び第２のサイドスペーサを形成すると共に前記絶縁薄膜を前記導電層と前記第１及び第２のサイドスペーサとに重なる部分で残存させるように選択的に除去する工程と、
前記コンプリメンタリＭＯＳ型トランジスタ部においてチャンネル導電型が前記第２導電型であるＭＯＳ型トランジスタのソース及びドレイン領域を形成する不純物ドーピング処理を流用すると共に前記絶縁薄膜の残存部分と前記導電層と前記第１及び第２のサイドスペーサとからなるベースカバー部を不純物マスクとして該ベースカバー部の内側で前記ベース領域の一部に前記第２導電型を有するエミッタ領域を形成する工程であって、前記ベース領域と前記エミッタ領域との間のＰＮ接合が前記絶縁薄膜の残存部分の下面に終端するように前記エミッタ領域を形成するものと、
前記コンプリメンタリＭＯＳ型トランジスタ部においてチャンネル導電型が前記第１導電型であるＭＯＳ型トランジスタのソース及びドレイン領域を形成する不純物ドーピング処理を流用すると共に前記ベースカバー部を不純物マスクとして前記ベースカバー部の外側で前記ベース領域の他の一部に前記第１導電型を有するベースコンタクト領域を形成する工程であって、前記ベース領域より高い不純物濃度を有するように前記ベースコンタクト領域を形成するものと
を含むバイポーラトランジスタの製法。
【請求項６】
前記エミッタ領域を形成する工程では前記ベースカバー部の内側で前記ベース領域の一部に前記エミッタ領域を形成する代りに前記ベースカバー部の外側で前記ベース領域の一部に前記エミッタ領域を形成すると共に前記ＰＮ接合を前記絶縁薄膜の残存部分の下面及び前記フィールド絶縁膜の下面に終端させ、前記ベースコンタクト領域を形成する工程では前記ベースカバー部の外側で前記ベース領域の他の一部に前記ベースコンタクト領域を形成する代りに前記ベースカバー部の内側で前記ベース領域の他の一部に前記ベースコンタクト領域を形成する請求項５記載のバイポーラトランジスタの製法。
【請求項７】
少なくとも一方の主表面側が第１導電型である半導体基板を用意する工程と、
コンプリメンタリＭＯＳ型トランジスタ部において前記第１導電型とは反対の第２導電型を有するウェル領域を形成する不純物ドーピング処理を流用して前記第２導電型を有するコレクタ領域を前記半導体基板の一方の主表面に形成する工程と、
前記コンプリメンタリＭＯＳ型トランジスタ部におけるフィールド絶縁膜形成処理を流用して前記コレクタ領域の一部に対応したベース配置孔を有するフィールド絶縁膜を前記半導体基板の一方の主表面に形成する工程と、
前記第１導電型を有するベース領域を前記フィールド絶縁膜のベース配置孔に対応して前記コレクタ領域の一部に形成する工程と、
前記コンプリメンタリＭＯＳ型トランジスタ部におけるゲート絶縁膜形成処理を流用して前記ベース領域の表面に絶縁薄膜を形成する工程と、
前記コンプリメンタリＭＯＳ型トランジスタ部におけるゲート電極形成処理を流用して前記絶縁薄膜の上に前記ベース領域を横切るように導電層を形成する工程と、
前記コンプリメンタリＭＯＳ型トランジスタ部におけるサイドスペーサ形成処理を流用して前記絶縁薄膜の上に前記ベース領域を横切るように前記導電層の一方及び他方の側壁をそれぞれ覆って第１及び第２のサイドスペーサを形成すると共に前記絶縁薄膜を前記導電層と前記第１及び第２のサイドスペーサとに重なる部分で残存させるように選択的に除去する工程と、
前記コンプリメンタリＭＯＳ型トランジスタ部においてチャンネル導電型が前記第２導電型であるＭＯＳ型トランジスタのソース及びドレイン領域を形成する不純物ドーピング処理を流用すると共に前記絶縁薄膜の残存部分と前記導電層と前記第１及び第２のサイドスペーサとからなるベースカバー部を不純物マスクとして該ベースカバー部の一方側で前記ベース領域の一部に前記第２導電型を有するエミッタ領域を形成する工程であって、前記ベース領域と前記エミッタ領域との間のＰＮ接合が前記絶縁薄膜の残存部分の下面及び前記フィールド絶縁膜の下面に終端するように前記エミッタ領域を形成するものと、
前記コンプリメンタリＭＯＳ型トランジスタ部においてチャンネル導電型が前記第１導電型であるＭＯＳ型トランジスタのソース及びドレイン領域を形成する不純物ドーピング処理を流用すると共に前記ベースカバー部を不純物マスクとして前記ベースカバー部の他方側で前記ベース領域の他の一部に前記第１導電型を有するベースコンタクト領域を形成する工程であって、前記ベース領域より高い不純物濃度を有するように前記ベースコンタクト領域を形成するものと
を含むバイポーラトランジスタの製法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＬＤＤ（Lightly  Doped  Drain）構造のＣＭＯＳ（コンプリメンタリＭＯＳ）型トランジスタと共に集積回路を構成するに好適なバイポーラトランジスタとその製法に関するものである。
【背景技術】
【０００２】
従来、この種のバイポーラトランジスタの製法としては、図２０〜２９に示すものが知られている（例えば、特許文献１参照）。
【０００３】
図２０の工程では、Ｐ型シリコン基板１の一主表面にＮ型コレクタ領域２を形成する。Ｎ型領域２は、ＣＭＯＳ型トランジスタ部においてＰチャンネルＭＯＳ型トランジスタ用のＮ型ウェル領域を形成する処理を流用して形成する。コレクタ領域２の一部に対応する素子孔３ａを有するフィールド酸化膜３を形成した後、素子孔３ａ内のシリコン表面には、薄い酸化膜４を形成する。酸化膜３は、ＣＭＯＳ型トランジスタ部においてフィールド酸化膜を形成する選択酸化処理を流用して形成し、酸化膜４は、ＣＭＯＳ型トランジスタ部においてゲート酸化膜を形成する熱酸化処理を流用して形成する。
【０００４】
次に、コレクタ領域２の表面には、レジスト層５及び絶縁膜３をマスクとするイオン注入処理によりＰ型活性ベース領域６を形成する。このとき、ＣＭＯＳ型トランジスタ部は、レジスト層５でマスクされる。なお、イオン注入処理は、注入イオンを活性化するための熱処理を伴うものであり、この熱処理は、１回のイオン注入の終了のたびに行なってもよく、あるいは複数回（例えばすべて）のイオン注入の終了後に行なってもよい。このような熱処理の説明は、以下では特に必要でない限り省略する。
【０００５】
図２１の工程では、レジスト層５をマスクとするエッチング処理により酸化膜３，４を選択的に除去して活性ベース領域６の主要部を露呈させる。この後、レジスト層５を除去する。
【０００６】
図２２の工程では、基板上面にポリシリコン層７Ａ及び酸化シリコン層８Ａを順次にＣＶＤ（ケミカル・ベーパー・デポジション）法により堆積形成する。ポリシリコン層７Ａには、堆積中又は堆積後にエミッタ形成用の不純物を１０２１ｃｍ−３程度の濃度でドープする。
【０００７】
図２３の工程では、レジスト層（図示せず）をマスクとするエッチング処理によりポリシリコン層７Ａ及び酸化シリコン層８Ａの積層をエミッタ電極パターンに従ってパターニングしてポリシリコン層７Ａの一部７及び酸化シリコン層８Ａの一部８を積層状態で残存させる。
【０００８】
図２２，２３の工程は、ＣＭＯＳ型トランジスタ部におけるゲート電極形成処理を流用して行なう。図２３の工程の後、ＣＭＯＳ型トランジスタ部では、Ｎチャンネル及びＰチャンネルＭＯＳ型トランジスタのうち少なくとも一方のトランジスタについてゲート積層（ポリシリコン層７及び酸化シリコン層８の積層に相当）をマスクとして低濃度（Ｐ−型又はＮ−型）のソース・ドレイン領域を形成する。
【０００９】
次に、図２４の工程では、基板上面に酸化シリコン層９をＣＶＤ法により堆積形成する。図２５の工程では、反応性イオンエッチング処理により酸化シリコン層９をエッチバックしてポリシリコン層７及び酸化シリコン層８の積層の一方及び他方の側壁にサイドスペーサ９ａ，９ｂをそれぞれ形成する。サイドスペーサ９ａ，９ｂは、いずれも酸化シリコン層９の残存部からなる。図２４，２５の工程は、ＣＭＯＳ型トランジスタ部におけるサイドスペーサ形成処理を流用して行なう。図２５に示されるポリシリコン層７、酸化シリコン層８及びサイドスペーサ９ａ，９ｂを含む構造体を、以下ではエミッタ電極部１０として表現する。
【００１０】
図２６の工程では、レジスト層１１及び絶縁膜３をマスクとするイオン注入処理によりＮ＋型コレクタコンタクト領域１２をコレクタ領域２の表面に形成する。Ｎ＋型領域１２は、ＣＭＯＳ型トランジスタ部においてＮチャンネルＭＯＳ型トランジスタのＮ＋型ソース・ドレイン領域を形成するイオン注入処理を流用して形成する。レジスト層１１を除去した後、注入イオンを活性化するための熱処理によりエミッタ電極部１０のポリシリコン層７を拡散源としてＮ＋型エミッタ領域１３を活性ベース領域６の表面に形成する。
【００１１】
図２７の工程では、レジスト層１４をマスクとするイオン注入処理により活性ベース領域６の一部に重なるようにＰ＋型外部ベース領域１５を形成する。Ｐ＋型領域１５は、ＣＭＯＳ型トランジスタ部においてＰチャンネルＭＯＳ型トランジスタのＰ＋型ソース・ドレイン領域を形成するイオン注入処理を流用して形成する。この後、レジスト層１４を除去する。
【００１２】
図２８の工程では、基板上面に酸化シリコン層１６をＣＶＤ法により形成する。そして、図２９の工程では、酸化シリコン層１６にエミッタ、ベース、コレクタにそれぞれ対応する接続孔１６ｅ，１６ｂ，１６ｃを形成する。このとき、エミッタに対応する接続孔１６ｅは、エミッタ電極部１０において酸化シリコン層８を除去してポリシリコン層７を露呈するように形成する。この後、基板上面にＡｌ合金等の金属を被着してその被着層をパターニングすることによりエミッタ電極層１７、ベース電極層１８、コレクタ電極層１９を形成する。電極層１７，１８，１９は、それぞれ接続孔１６ｅ，１６ｂ，１６ｃを介してポリシリコン層７，外部ベース領域１５，コレクタコンタクト領域１２に接続される。
【００１３】
図２８の工程は、ＣＭＯＳ型トランジスタ部における酸化シリコン堆積処理を流用して行なう。また、図２９の工程は、ＣＭＯＳ型トランジスタ部における電極形成処理を流用して行なう。
【特許文献１】特開昭６２−８６７５２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上記した従来技術によると、バイポーラトランジスタに専用の工程（ＣＭＯＳ型トランジスタ用の処理を流用できない工程）として、図２０の活性ベース領域形成工程と、図２１の酸化膜除去工程とが必要であり、工程数が多い。
【００１５】
また、図２３の工程でポリシリコン層７及び酸化シリコン層８の積層をパターニングする際にドライエッチング処理を行なうと、活性ベース領域６の表面がエッチングに晒されることでダメージを受ける。このため、図２６に示すように活性ベース領域６の表面にエミッタ領域１３を形成すると、エミッタ領域１３とベース領域６との間のＰＮ接合（エミッタ−ベース間接合）のリーク電流が増大し、電流増幅率ｈＦＥの低下を招く。
【００１６】
図３０は、本願発明者の研究に係るバイポーラトランジスタの一例を示すもので、この例では、工程数の低減を図っている。
【００１７】
Ｐ型シリコン基板２０の一主表面には、Ｎ型コレクタ領域２１及びＰ型アイソレーション領域２２を形成する。Ｎ型領域２１は、ＣＭＯＳ型トランジスタ部においてＰチャンネルＭＯＳ型トランジスタ用のＮ型ウェル領域を形成するイオン注入処理を流用して形成する。Ｐ型領域２２は、ＣＭＯＳ型トランジスタ部においてＮチャンネルＭＯＳ型トランジスタ用のＰ型ウェル領域を形成するイオン注入処理を流用してＮ型領域２１を取囲むように形成する。
【００１８】
基板２０の一主表面には、エミッタ・ベース配置孔２３ａ及びコレクタコンタクト配置孔２３ｃを有するフィールド酸化膜２３を形成する。酸化膜２３は、ＣＭＯＳ型トランジスタ部においてフィールド酸化膜を形成する選択酸化処理を流用して形成する。
【００１９】
レジスト層（図示せず）をマスクとするイオン注入処理によりＰ型ベース領域２４をエミッタ・ベース配置孔２３ａに対応してＮ型領域２１の表面に形成する。この後、Ｎ＋型エミッタ領域２５をベース領域２４の一部に形成すると共に、Ｎ＋型ドレインコンタクト領域２６をコレクタコンタクト配置孔２３ｃに対応してコレクタ領域２１の一部に形成する。Ｎ＋型領域２５，２６は、ＣＭＯＳ型トランジスタ部においてＮチャンネルＭＯＳ型トランジスタのＮ＋型ソース・ドレイン領域を形成するイオン注入処理を流用して形成する。
【００２０】
次に、レジスト層（図示せず）をマスクとするイオン注入処理によりＰ＋型ベースコンタクト領域２７をベース領域２４の他の一部に形成する。Ｐ＋型領域２７は、ＣＭＯＳ型トランジスタ部においてＰチャンネルＭＯＳ型トランジスタのＰ＋型ソース・ドレイン領域を形成するイオン注入処理を流用して形成する。
【００２１】
図３０に示したバイポーラトランジスタによれば、専用の工程は、ベース領域２４を形成する工程だけとなり、工程数の低減が可能である。しかしながら、ＬＤＤ構造のＣＭＯＳ型トランジスタ部においてゲート電極層の両側にドライエッチングによりサイドスペーサを形成する際にベース領域２４の表面がエッチングに晒されることでダメージを受けるため、エミッタ領域２５とベース領域２４との間のＰＮ接合（エミッタ−ベース間接合）のリーク電流が増大し、電流増幅率ｈＦＥの低下を免れない。
【００２２】
図３１は、本願発明者の研究に係るバイポーラトランジスタの他の例を示すもので、この例では、工程数の低減の他にエミッタ−ベース間接合のリーク電流の低減を図っている。図３１において、図３０と同様の部分には同様の符号を付して詳細な説明を省略する。
【００２３】
図３１に示すバイポーラトランジスタの特徴は、フィールド酸化膜２３を形成する際にエミッタ配置孔２３ｅ及びベースコンタクト配置孔２３ｂを有するように酸化膜２３を形成し、配置孔２３ｅ，２３ｂにそれぞれ対応してＮ＋型エミッタ領域２５，Ｐ＋型ベースコンタクト領域２７をベース領域２４の表面に形成したことである。この場合、エミッタ領域２５とベースコンタクト領域２７との間には、酸化膜２３の一部２３Ａが介在配置される。
【００２４】
図３１に示したバイポーラトランジスタによれば、エミッタ領域２５とベース領域２４との間のＰＮ接合は、酸化膜２３の下面に終端するので、エミッタ配置孔２３ｅ内のシリコン表面がサイドスペーサ形成時にドライエッチングに晒されても、エミッタ−ベース間接合がダメージを受けることがない。従って、エミッタ−ベース間接合のリーク電流が低減され、電流増幅率ｈＦＥを向上させることができる。しかしながら、エミッタ領域２５とベースコンタクト領域２７との間に酸化膜２３Ａが介在配置されるため、ベース抵抗が増大し、高周波特性の悪化を招く。
【００２５】
すなわち、ベース領域２４を形成するための不純物イオン注入を酸化膜２３，２３Ａの形成後に行なった場合は、酸化膜２３Ａを抜けてＮ型領域２１に注入される不純物量が減少するため、ベース抵抗が増大する。また、ベース領域２４を形成するための不純物イオン注入を酸化膜２３，２３Ａの形成前に行なった場合は、通常、バイポーラトランジスタとしてＮＰＮ型が多用され且つベース形成用の不純物としてボロンが多用されているので、ボロン原子が酸化処理中又は酸化後の熱処理中に酸化膜２３Ａに取込まれる偏析現象が起こる。このため、酸化膜２３Ａの直下でベース領域２４のボロン濃度が低下し、ベース抵抗が増大する。
【００２６】
この発明の目的は、エミッタ−ベース間接合リーク電流及びベース抵抗を低減することができる新規なバイポーラトランジスタ及びその製法を提供することにある。
【課題を解決するための手段】
【００２７】
この発明に係る第１のバイポーラトランジスタは、
少なくとも一方の主表面側が第１導電型である半導体基板と、
この半導体基板の一方の主表面に形成され、前記第１導電型とは反対の第２の導電型を有するコレクタ領域と、
このコレクタ領域の一部に対応したベース配置孔を有し、前記半導体基板の一方の主表面に形成されたフィールド絶縁膜と、
このフィールド絶縁膜のベース配置孔に対応して前記コレクタ領域の一部に形成され、前記第１の導電型を有するベース領域と、
このベース領域の一部を取囲むように閉ループ状に前記ベース領域の表面に形成された絶縁薄膜、この絶縁薄膜を閉ループ状に覆って形成された導電層、前記絶縁薄膜の上で前記導電層の内側壁を閉ループ状に覆って形成された第１のサイドスペーサ及び前記絶縁薄膜の上で前記導電層の外側壁を閉ループ状に覆って形成された第２のサイドスペーサからなるベースカバー部と、
このベースカバー部の内側で前記ベース領域の一部に形成され、前記第２の導電型を有するエミッタ領域であって、前記ベース領域との間のＰＮ接合が前記絶縁薄膜の下面に終端するように前記ベースカバー部を不純物マスクとして形成されたものと、
前記ベースカバー部の外側で前記ベース領域の他の一部に形成され、前記第１導電型を有するベースコンタクト領域であって、前記ベース領域より高い不純物濃度を有するように前記ベースカバー部を不純物マスクとして形成されたものと
を備えたものである。
【００２８】
第１のバイポーラトランジスタによれば、閉ループ状のベースカバー部を不純物マスクとしてベースカバー部の内側でベース領域の一部にエミッタ領域を形成し、エミッタ−ベース間ＰＮ接合をベースカバー部の絶縁薄膜の下面に終端させるようにしたので、第１及び第２のサイドスペーサを形成する際にベースカバー部の内側でベース領域の一部（エミッタ形成予定部）がドライエッチングに晒されても、ベースカバー部の直下領域は、ドライエッチングから保護される。このため、エミッタ−ベース間ＰＮ接合のリーク電流が低減される。
【００２９】
また、ベース領域は、イオン注入処理等の不純物ドーピング処理によりフィールド絶縁膜のベース配置孔に対応して所望の深さに形成することができる。ベース領域を形成する際に導電型決定不純物としてボロンを使用しても、ベース領域上にベースカバー部を形成する際に偏析現象が起きないので、ベース領域の不純物濃度が低下しない。このような状態において、ベースカバー部を不純物マスクとしてベースカバー部の外側でベース領域の他の一部に高不純物濃度のベースコンタクト領域を形成するので、ベース抵抗が低減される。
【００３０】
上記した第１のバイポーラトランジスタにおいて、前記エミッタ領域を前記ベースカバー部の内側で前記ベース領域の一部に形成する代りに前記ベースカバー部の外側で前記ベース領域の一部に形成すると共に前記ＰＮ接合を前記絶縁薄膜の下面及び前記フィールド絶縁膜の下面に終端させ、前記ベースコンタクト領域を前記ベースカバー部の外側で前記ベース領域の他の一部に形成する代りに前記ベースカバー領域の内側でベース領域の他の一部に形成してもよい。このようにしても、上記したと同様にエミッタ−ベース間ＰＮ接合のリーク電流を低減できると共にベース抵抗を低減できる。
【００３１】
この発明に係る第２のバイポーラトランジスタは、
少なくとも一方の主表面側が第１導電型である半導体基板と、
この半導体基板の一方の主表面に形成され、前記第１導電型とは反対の第２の導電型を有するコレクタ領域と、
このコレクタ領域の一部に対応したベース配置孔を有し、前記半導体基板の一方の主表面に形成されたフィールド絶縁膜と、
このフィールド絶縁膜のベース配置孔に対応して前記コレクタ領域の一部に形成され、前記第１の導電型を有するベース領域と、
このベース領域を横切るように前記ベース領域の表面に形成された絶縁薄膜、前記ベース領域を横切るように前記絶縁薄膜の上に形成された導電層、前記ベース領域を横切るように前記絶縁薄膜の上で前記導電層の一方の側壁を覆って形成された第１のサイドスペーサ及び前記ベース領域を横切るように前記絶縁薄膜の上で前記導電層の他方の側壁を覆って形成された第２のサイドスペーサからなるベースカバー部と、
このベースカバー部の一方側で前記ベース領域の一部に形成され、前記第２の導電型を有するエミッタ領域であって、前記ベース領域との間のＰＮ接合が前記絶縁薄膜の下面及び前記フィールド絶縁膜の下面に終端するように前記ベースカバー部を不純物マスクとして形成されたものと、
前記ベースカバー部の他方側で前記ベース領域の他の一部に形成され、前記第１導電型を有するベースコンタクト領域であって、前記ベース領域より高い不純物濃度を有するように前記ベースカバー部を不純物マスクとして形成されたものと
を備えたものである。
【００３２】
第２のバイポーラトランジスタによれば、ベース領域を横切るようにベースカバー部を設けると共にベースカバー部を不純物マスクとしてベースカバー部の一方側でベース領域の一部にエミッタ領域を形成し、エミッタ−ベース間ＰＮ接合をベースカバー部の絶縁薄膜の下面及びフィールド絶縁膜の下面に終端させるようにしたので、第１及び第２のサイドスペーサを形成する際にベースカバー部の一方側でベース領域の一部（エミッタ形成予定部）がドライエッチングに晒されても、ベースカバー部の直下領域及びフィールド絶縁膜の直下領域は、ドライエッチングから保護される。このため、エミッタ−ベース間ＰＮ接合のリーク電流が低減される。
【００３３】
また、ベースカバー部を不純物マスクとしてベースカバー部の他方側でベース領域の他の一部に高不純物濃度のベースコンタクト領域を形成するので、第１のバイポーラトランジスタについて前述したと同様にベース抵抗を低減できる。
【００３４】
上記した第１又は第２のバイポーラトランジスタにあっては、前記導電層と前記ベースコンタクト領域とを電気的に接続する接続手段を設けるのが好ましい。このようにすると、導電層をベース領域と実質的に同一電位とすることができ、導電層の直下の半導体表面に導電チャンネルが形成されるのを防ぐことができる。
【００３５】
この発明に係るバイポーラトランジスタの第１の製法は、
少なくとも一方の主表面側が第１導電型である半導体基板を用意する工程と、
コンプリメンタリＭＯＳ型トランジスタ部において前記第１導電型とは反対の第２導電型を有するウェル領域を形成する不純物ドーピング処理を流用して前記第２導電型を有するコレクタ領域を前記半導体基板の一方の主表面に形成する工程と、
前記コンプリメンタリＭＯＳ型トランジスタ部におけるフィールド絶縁膜形成処理を流用して前記コレクタ領域の一部に対応したベース配置孔を有するフィールド絶縁膜を前記半導体基板の一方の主表面に形成する工程と、
前記第１導電型を有するベース領域を前記フィールド絶縁膜のベース配置孔に対応して前記コレクタ領域の一部に形成する工程と、
前記コンプリメンタリＭＯＳ型トランジスタ部におけるゲート絶縁膜形成処理を流用して前記ベース領域の表面に絶縁薄膜を形成する工程と、
前記コンプリメンタリＭＯＳ型トランジスタ部におけるゲート電極形成処理を流用して前記ベース領域の一部を取囲むように閉ループ状に前記絶縁薄膜の上に導電層を形成する工程と、
前記コンプリメンタリＭＯＳ型トランジスタ部におけるサイドスペーサ形成処理を流用して前記絶縁薄膜の上に前記導電層の内側壁及び外側壁をそれぞれ閉ループ状に覆って第１及び第２のサイドスペーサを形成すると共に前記絶縁薄膜を前記導電層と前記第１及び第２のサイドスペーサとに重なる部分で残存させるように選択的に除去する工程と、
前記コンプリメンタリＭＯＳ型トランジスタ部においてチャンネル導電型が前記第２導電型であるＭＯＳ型トランジスタのソース及びドレイン領域を形成する不純物ドーピング処理を流用すると共に前記絶縁薄膜の残存部分と前記導電層と前記第１及び第２のサイドスペーサとからなるベースカバー部を不純物マスクとして該ベースカバー部の内側で前記ベース領域の一部に前記第２導電型を有するエミッタ領域を形成する工程であって、前記ベース領域と前記エミッタ領域との間のＰＮ接合が前記絶縁薄膜の残存部分の下面に終端するように前記エミッタ領域を形成するものと、
前記コンプリメンタリＭＯＳ型トランジスタ部においてチャンネル導電型が前記第１導電型であるＭＯＳ型トランジスタのソース及びドレイン領域を形成する不純物ドーピング処理を流用すると共に前記ベースカバー部を不純物マスクとして前記ベースカバー部の外側で前記ベース領域の他の一部に前記第１導電型を有するベースコンタクト領域を形成する工程であって、前記ベース領域より高い不純物濃度を有するように前記ベースコンタクト領域を形成するものと
を含むものである。
【００３６】
第１の製法は、前述した第１のバイポーラトランジスタを製作するに好適なものである。第１の製法によれば、ベース領域を形成する工程だけがバイポーラトランジスタに専用の工程であり、他の工程はコンプリメンタリＭＯＳ型トランジスタ部の処理工程を流用するので、工程数が低減される。
【００３７】
第１の製法において、前記エミッタ領域を形成する工程では前記ベースカバー部の内側で前記ベース領域の一部に前記エミッタ領域を形成する代りに前記ベースカバー部の外側で前記ベース領域の一部に前記エミッタ領域を形成すると共に前記ＰＮ接合を前記絶縁薄膜の残存部分の下面及び前記フィールド絶縁膜の下面に終端させ、前記ベースコンタクト領域を形成する工程では前記ベースカバー部の外側で前記ベース領域の他の一部に前記ベースコンタクト領域を形成する代りに前記ベースカバー部の内側で前記ベース領域の他の一部に前記ベースコンタクト領域を形成してもよい。このようにすると、第１のバイポーラトランジスタにおいてエミッタ領域とベースコンタクト領域とで形成位置を逆にしたものに相当するバイポーラトランジスタを簡単に製造可能である。
【００３８】
この発明に係るバイポーラトランジスタの第２の製法は、
少なくとも一方の主表面側が第１導電型である半導体基板を用意する工程と、
コンプリメンタリＭＯＳ型トランジスタ部において前記第１導電型とは反対の第２導電型を有するウェル領域を形成する不純物ドーピング処理を流用して前記第２導電型を有するコレクタ領域を前記半導体基板の一方の主表面に形成する工程と、
前記コンプリメンタリＭＯＳ型トランジスタ部におけるフィールド絶縁膜形成処理を流用して前記コレクタ領域の一部に対応したベース配置孔を有するフィールド絶縁膜を前記半導体基板の一方の主表面に形成する工程と、
前記第１導電型を有するベース領域を前記フィールド絶縁膜のベース配置孔に対応して前記コレクタ領域の一部に形成する工程と、
前記コンプリメンタリＭＯＳ型トランジスタ部におけるゲート絶縁膜形成処理を流用して前記ベース領域の表面に絶縁薄膜を形成する工程と、
前記コンプリメンタリＭＯＳ型トランジスタ部におけるゲート電極形成処理を流用して前記絶縁薄膜の上に前記ベース領域を横切るように導電層を形成する工程と、
前記コンプリメンタリＭＯＳ型トランジスタ部におけるサイドスペーサ形成処理を流用して前記絶縁薄膜の上に前記ベース領域を横切るように前記導電層の一方及び他方の側壁をそれぞれ覆って第１及び第２のサイドスペーサを形成すると共に前記絶縁薄膜を前記導電層と前記第１及び第２のサイドスペーサとに重なる部分で残存させるように選択的に除去する工程と、
前記コンプリメンタリＭＯＳ型トランジスタ部においてチャンネル導電型が前記第２導電型であるＭＯＳ型トランジスタのソース及びドレイン領域を形成する不純物ドーピング処理を流用すると共に前記絶縁薄膜の残存部分と前記導電層と前記第１及び第２のサイドスペーサとからなるベースカバー部を不純物マスクとして該ベースカバー部の一方側で前記ベース領域の一部に前記第２導電型を有するエミッタ領域を形成する工程であって、前記ベース領域と前記エミッタ領域との間のＰＮ接合が前記絶縁薄膜の残存部分の下面及び前記フィールド絶縁膜の下面に終端するように前記エミッタ領域を形成するものと、
前記コンプリメンタリＭＯＳ型トランジスタ部においてチャンネル導電型が前記第１導電型であるＭＯＳ型トランジスタのソース及びドレイン領域を形成する不純物ドーピング処理を流用すると共に前記ベースカバー部を不純物マスクとして前記ベースカバー部の他方側で前記ベース領域の他の一部に前記第１導電型を有するベースコンタクト領域を形成する工程であって、前記ベース領域より高い不純物濃度を有するように前記ベースコンタクト領域を形成するものと
を含むものである。
【００３９】
第２の製法は、前述した第２のバイポーラトランジスタを製作するに好適なものである。第２の製法によれば、ベース領域を形成する工程だけがバイポーラトランジスタに専用の工程であり、他の工程はコンプリメンタリＭＯＳ型トランジスタ部の処理工程を流用するので、工程数が低減される。
【発明の効果】
【００４０】
この発明によれば、エミッタ−ベース間ＰＮ接合のリーク電流が低減されるので、電流増幅率ｈＦＥが向上する効果が得られる。また、ベース抵抗が低減されるので、高周波特性が向上する効果が得られる。その上、ベース領域形成工程以外の工程は、コンプリメンタリＭＯＳ型トランジスタ部の処理工程を流用するので、工程数の低減が可能になる効果も得られる。
【発明を実施するための最良の形態】
【００４１】
図１は、この発明の一実施形態に係るＢｉＣＭＯＳＩＣ（バイポーラトランジスタ及びＣＭＯＳ型トランジスタを含む集積回路）のバイポーラトランジスタ部を示すものである。図１のトランジスタ部のベースカバー部及びその近傍部分の拡大図は、図２に示されており、図１のトランジスタ部のベースカバー部及び電極配置は、図３に示されている。図１は、図３のＡ−Ａ’線に沿う断面を示したものである。 
例えばＰ型シリコンからなる半導体基板３０の一方の主表面には、Ｎ型コレクタ領域３３が形成されると共に、このＮ型領域３３を取囲むようにＰ型アイソレーション（素子分離）領域３５が形成されている。Ｎ型領域３３とＰ型基板３０との間及びＮ型領域３３とＰ型領域３５との間には、それぞれＰＮ接合が形成されている。Ｎ型領域３３は、ＣＭＯＳ型トランジスタ部においてＰチャンネルＭＯＳ型トランジスタ用のＮ型ウェル領域を形成するイオン注入処理を流用して形成される。Ｐ型領域３５は、ＣＭＯＳ型トランジスタ部においてＮチャンネルＭＯＳ型トランジスタ用のＰ型ウェル領域を形成するイオン注入処理を流用して形成される。なお、Ｐ型基板３０は、全体的にＰ型である必要はなく、少なくとも一方の主表面側がＢｉＣＭＯＳＩＣを形成可能な程度の厚さでＰ型であればよい。
【００４２】
基板３０の一方の主表面には、ベース配置孔３８ｃ及びコレクタコンタクト配置孔３８ｄを有するシリコンオキサイドからなるフィールド絶縁膜３８が形成されている。絶縁膜３８は、一例としてＣＭＯＳ型トランジスタ部においてフィールド絶縁膜を形成する選択酸化処理を流用して形成される。フィールド絶縁膜を形成するための他の方法としては、基板３０の一方の主表面に溝を設け、この溝の中にＣＶＤ（ケミカル・ベーパー・デポジション）法によりシリコンオキサイド等の絶縁膜を形成する方法を用いてもよい。
【００４３】
コレクタ領域３３の一部には、絶縁膜３８のベース配置孔３８ｃに対応してイオン注入処理によりＰ型ベース領域４４が形成されており、ベース領域４４の表面には、図３に示すようにベース領域４４の一部（エミッタ形成予定部）を取囲むように閉ループ状にベースカバー部５０Ｂが形成されている。
【００４４】
ベースカバー部５０Ｂは、図２に示すようにシリコンオキサイド等の絶縁薄膜４０ｃと、この絶縁薄膜４０ｃの上に形成されたドープトポリシリコン等の導電層５０と、絶縁薄膜４０ｃの上で導電層５０の内側壁及び外側壁をそれぞれ覆って形成されたサイドスペーサ７２，７４とからなっている。絶縁薄膜４０ｃ、導電層５０及びサイドスペーサ７２，７４は、ＣＭＯＳ型トランジスタ部におけるゲート絶縁膜形成処理、ゲート電極形成処理及びサイドスペーサ処理をそれぞれ流用して形成される。
【００４５】
ベースカバー部５０Ｂの内側でベース領域４４の一部には、Ｎ＋型エミッタ領域８２がベースカバー部５０Ｂを不純物マスクとして（ベースカバー部５０Ｂに対して自己整合的に）形成されており、エミッタ領域８２とベース領域４４とのＰＮ接合は、図１，２に示すようにベースカバー部５０Ｂの絶縁薄膜４０ｃの下面に終端している。コレクタ領域３３の他の一部には、絶縁膜３８のコレクタコンタクト配置孔３８ｄに対応してＮ＋型コレクタコンタクト領域８４が形成されている。Ｎ＋型領域８２，８４は、ＣＭＯＳ型トランジスタ部においてＮチャンネルＭＯＳ型トランジスタのＮ＋型ソース及びドレイン領域を形成するイオン注入処理を流用して形成される。
【００４６】
ベースカバー部５０Ｂの外側でベース領域４４の他の一部には、Ｐ＋ベースコンタクト領域９２がベースカバー部５０Ｂを不純物マスクとして（ベースカバー部５０Ｂに対して自己整合的に）形成されている。Ｐ＋型領域９２は、ＣＭＯＳ型トランジスタ部においてＰチャンネルＭＯＳ型トランジスタのＰ＋型ソース及びドレイン領域を形成するイオン注入処理を流用してベース領域４４より高い不純物濃度を有するように形成される。
【００４７】
基板３０の一方の主表面には、絶縁膜３８、ベースカバー部５０Ｂ、Ｎ＋型領域８２，８４及びＰ＋型領域９２を覆ってシリコンオキサイド等の層間絶縁膜９４が形成されている。絶縁膜９４には、エミッタ領域８２、コレクタコンタクト領域８４及びベースコンタクト領域９２にそれぞれ対応した接続孔が形成されている。
【００４８】
エミッタ領域８２には、対応する接続孔を介してエミッタ電極１０８が接続されている。エミッタ電極１０８は、絶縁膜９４上では１つの層をなしているが、エミッタ領域８２に対して図３に示すように１２個所で接触している。ベースコンタクト領域９２には、対応する接続孔を介してベース電極１１０が接続されている。ベース電極１１０は、絶縁膜９４上では１つの層をなしているが、ベースコンタクト領域９２に対して図３に示すように５個所で接触している。ベース電極１１０の接触個所を更に多くし、ベースカバー部５０Ｂを取囲むように配置してもよい。コレクタコンタクト領域８４には、対応する接続孔を介してコレクタ電極１１２が接続されている。コレクタ電極１１２は、絶縁膜９４の上では１つの層を成しているが、コレクタコンタクト領域８４に対しては図３に示すように５個所で接触している。
【００４９】
絶縁膜９４には、ベースカバー部５０Ｂの導電層５０の一部に対応して接続孔が形成されており、この接続孔を介して配線１１４が導電層５０をベース電極１１０に電気的に接続している。なお、絶縁膜９４の上には、電極１０８〜１１２及び配線１１４を覆ってシリコンオキサイド、シリコンナイトライド等の表面保護膜が形成されるが、図示を省略した。
【００５０】
上記したバイポーラトランジスタによれば、閉ループ状のベースカバー部５０Ｂを不純物マスクとしてエミッタ領域８２を形成し、エミッタ−ベース間ＰＮ接合をベースカバー部５０Ｂの絶縁薄膜４０ｃの下面に終端させるようにしたので、サイドスペーサ７２，７４を形成する際にベースカバー部５０Ｂの内側でベース領域４４の一部（エミッタ形成予定部）がドライエッチングに晒されても、ベースカバー部５０Ｂの直下領域は、ドライエッチングから保護される。このため、エミッタ−ベース間ＰＮ接合のリーク電流が低減される。
【００５１】
また、ベース領域４４を形成する際に導電型決定不純物としてボロンを使用しても、ベース領域４４上にベースカバー部５０Ｂを形成する際に偏析現象が起きないので、ベース領域４４の不純物濃度が低下しない。このような状態において、ベースカバー部５０Ｂを不純物マスクとして高不純物濃度のベースコンタクト領域９２を形成するので、ベース抵抗が低減される。
【００５２】
その上、ベースカバー部５０Ｂの導電層５０を配線１１４及びベース電極１１０を介してベースコンタクト領域９２に接続するようにしたので、導電層５０をベース領域４４と実質的に同一電位とすることができ、導電層５０の直下の半導体表面に導電チャンネルが形成されるのを防ぐことができる。
【００５３】
上記したバイポーラトランジスタにあっては、エミッタ領域８２とベースコンタクト領域９２とで形成位置を逆にしてもよい。すなわち、Ｎ＋型エミッタ領域をベースカバー部５０Ｂの外側でベースコンタクト領域９２の代りに形成し、Ｐ＋型ベースコンタクト領域をベースカバー部５０Ｂの内側でエミッタ領域８２の代りに形成する。この場合、エミッタ−ベース間ＰＮ接合は、ベースカバー部５０Ｂの絶縁薄膜４０ｃの下面とフィールド絶縁膜３８の下面とに終端する。電極１０８はベース電極とし、このベース電極を配線１１４を介して導電層５０に接続する。電極１１０はエミッタ電極とし、このエミッタ電極の多数の接触個所をベースカバー部５０Ｂを取囲むように配置してもよい。なお、絶縁膜３８とベースカバー部５０Ｂとで複数のエミッタ配置孔を定め、各エミッタ配置孔毎にＮ＋型エミッタ領域を形成してもよい。このようにすると、マルチエミッタ形式のバイポーラトランジスタを実現できる。
【００５４】
次に、図４〜１７を参照して図１のバイポーラトランジスタ部の製法をＣＭＯＳ型トランジスタ部の製法との関連において説明する。図４〜９には、図１のバイポーラトランジスタ部が示され、図１０〜１７には、ＣＭＯＳ型トランジスタ部が示されている。
【００５５】
図４の工程では、Ｐ型シリコンからなる半導体基板３０を用意した後、基板３０の一方の主表面に図１０に示すようにＮ型ウェル領域３２をイオン注入処理により形成すると共に、このときのイオン注入処理を流用して基板３０の一方の主表面に図４に示すようにＮ型コレクタ領域３３を形成する。また、基板３０の一方の主表面に図１０に示すようにＰ型ウェル領域３４を形成すると共に、このときのイオン注入処理を流用して基板３０の一方の主表面にコレクタ領域３３に接してこれを取囲むようにＰ型アイソレーション領域３５を形成する。
【００５６】
次に、基板３０の一方の主表面に選択酸化処理を施すことにより図１０に示すＣＭＯＳ型トランジスタ部ではウェル領域３２，３４にそれぞれ対応するトランジスタ配置孔３８ａ，３８ｂを有すると共に図４に示すバイポーラトランジスタ部ではコレクタ領域３３の一部に対応するベース配置孔３８ｃとコレクタ領域３３の他の一部に対応するコレクタコンタクト配置孔３８ｄとを有するシリコンオキサイドからなるフィールド絶縁膜３８を形成する。
【００５７】
この後、基板３０の一方の主表面に熱酸化処理を施すことにより図１０に示すＣＭＯＳ型トランジスタ部では孔３８ａ，３８ｂ内の半導体表面にシリコンオキサイドからなるゲート絶縁膜４０ａ，４０ｂをそれぞれ形成すると共に、図４に示すバイポーラトランジスタ部ではこのときの熱酸化処理を流用して孔３８ｃ，３８ｄ内の半導体表面にシリコンオキサイドからなる絶縁薄膜４０ｃ，４０ｄをそれぞれ形成する。
【００５８】
図５の工程では、ベース配置孔３８ｃ及びその周囲の絶縁膜３８の一部を露呈する孔４２ｃを有するレジスト層４２をホトリソグラフィ処理により基板３０の上面に形成する。このとき、ＣＭＯＳ型トランジスタ部では、図１０に示すようにトランジスタ配置孔３８ａ，３８ｂ及び絶縁膜３８を覆うようにレジスト層４２を形成する。そして、レジスト層４２を不純物マスクとするボロン（Ｐ型決定不純物）のイオン注入処理によりベース配置孔３８ｃに対応してコレクタ領域３３の一部にＰ型ベース領域４４を形成する。この後、レジスト層４２を除去する。ベース領域４４において、中央部は絶縁薄膜４０ｃを介してボロンが注入されるため比較的深く、周辺部は厚い絶縁膜３８を介してボロンが注入されるため比較的浅い。
【００５９】
図６の工程では、基板３０の上面にポリシリコン層をＣＶＤ法により堆積形成した後、レジスト層をマスクとするドライエッチング処理によりポリシリコン層をパターニングすることにより図１１に示すＣＭＯＳ型トランジスタ部ではポリシリコン層の残存部からなるゲート電極層４６，４８をそれぞれゲート絶縁膜４０ａ，４０ｂの上に形成すると共に、図６のバイポーラトランジスタ部ではこのときのＣＶＤ処理及びホトリソグラフィ・ドライエッチング処理を流用してベース領域４４の一部を取囲むように閉ループ状に絶縁膜４０ｃの上にポリシリコン層の残存部からなる導電層５０を形成する。
【００６０】
次に、図１２の工程では、トランジスタ配置孔３８ｂに対応する孔５２ｂを有するレジスト層５２をホトリソグラフィ処理により基板３０の上面に形成する。このとき、バイポーラトランジスタ部では、図６に示すようにベース配置孔３８ｃ、コレクタコンタクト配置孔３８ｄ及び絶縁膜３８を覆うようにレジスト層５２を形成する。そして、レジスト層５２と、ゲート電極層４８及びゲート絶縁膜４０ｂの積層と、絶縁膜３８とを不純物マスクとするリン（Ｎ型決定不純物）のイオン注入処理によりＰ型ウェル領域３４の表面にゲート電極層４８の一方側及び他方側でＮ−型ソース領域５４及びＮ−型ドレイン領域５６をそれぞれ形成する。このとき、ゲート電極層（ポリシリコン層）４８にリンがドープされるため、電極層４８が若干低抵抗化される。この後、レジスト層５２を除去する。ドレイン領域５６は、通常、ＬＤＤ領域と称される。なお、図６に示すバイポーラトランジスタ部では、リンイオン注入処理の際に導電層（ポリシリコン層）５０にリンをドープするようにしてもよい。
【００６１】
図１３の工程では、トランジスタ配置孔３８ａに対応する孔５８ａを有するレジスト層５８をホトリソグラフィ処理により基板３０の上面に形成する。このとき、バイポーラトランジスタ部では、図６に示すようにレジスト層５２の場合と同様に基板３０の上面を覆ってレジスト層５８を形成する。そして、レジスト層５８と、ゲート電極層４６及びゲート絶縁膜４０ａの積層と、絶縁膜３８とを不純物マスクとするＢＦ２（Ｐ型決定不純物）のイオン注入処理によりＮ型ウェル領域３２の表面にゲート電極層４６の一方側及び他方側でＰ−型ソース領域６０及びＰ−型ドレイン領域６２をそれぞれ形成する。このとき、ゲート電極層（ポリシリコン層）４６にＢＦ２がドープされるため、電極層４６が若干低抵抗化される。この後、レジスト層５８を除去する。ドレイン領域６２は、通常、ＬＤＤ領域と称される。
【００６２】
次に、図７の工程では、基板３０の上面にシリコンオキサイド層をＣＶＤ法により堆積形成した後、ドライエッチング処理によりシリコンオキサイド層をエッチバックすることにより図１４に示すＣＭＯＳ型トランジスタ部ではシリコンオキサイド層の残存部からなる絶縁性のサイドスペーサ６４，６６，６８，７０を形成すると共に、図７に示すバイポーラトランジスタ部ではこのときのシリコンオキサイド堆積処理及びドライエッチング処理を流用して絶縁性のサイドスペーサ７２，７４を形成する。また、このときのドライエッチング処理において、ゲート絶縁膜４０ａは、トランジスタ配置孔３８ａ内でゲート電極層４６及びサイドスペーサ６４，６６と重なる部分が残存するように除去すると共に、ゲート絶縁膜４０ｂは、トランジスタ配置孔３８ｂ内でゲート電極層４８及びサイドスペーサ６８，７０と重なる部分が残存するように除去し、絶縁薄膜４０ｃは、ベース配置孔３８ｃ内で導電層５０及びサイドスペーサ７２，７４と重なる部分が残存するように除去する。
【００６３】
サイドスペーサ６４及び６６は、ゲート絶縁膜４０ａの上でそれぞれゲート電極層４６の一方及び他方の側壁を覆って形成される。ゲート絶縁膜４０ａ、ゲート電極層４６及びサイドスペーサ６４及び６６を含む構造体を、以下ではゲート電極部４６Ｇとして表現する。ゲート電極部４６Ｇは、トランジスタ配置孔３８ａ内でウェル領域３２を横切るように形成される。サイドスペーサ６８及び７０は、ゲート絶縁膜４０ｂの上でそれぞれゲート電極層４８の一方及び他方の側壁を覆って形成される。ゲート絶縁膜４０ｂ、ゲート電極層４８及びサイドスペーサ６８，７０を含む構造体を、以下ではゲート電極部４８Ｇとして表現する。ゲート電極部４８Ｇは、トランジスタ配置孔３８ｂ内でウェル領域３４を横切るように形成される。サイドスペーサ７２，７４は、絶縁薄膜４０ｃの上で導電層５０の内側壁及び外側壁をそれぞれ覆って閉ループ状に形成される。絶縁薄膜４０ｃ、導電層５０及びサイドスペーサ７２，７４を含む構造体を、以下ではベースカバー部５０Ｂとして表現する。ベースカバー部５０Ｂは、ベース配置孔３８ｃ内でベース領域４４の一部を取囲むように閉ループ状に形成される。
【００６４】
次に、図８の工程では、図１５に示すようにトランジスタ配置孔３８ｂに対応する孔７６ｂを有すると共に図８に示すようにベースカバー部５０Ｂの内側孔５０ｂ（ベース配置孔３８ｃの一部）に対応する孔７６ｃとコレクタコンタクト配置孔３８ｄに対応する孔７６ｄとを有するレジスト層７６をホトリソグラフィ処理により基板３０の上面に形成する。このとき、レジスト層７６の孔７６ｃは、ベースカバー部５０Ｂの導電層５０を露呈するように形成する。そして、レジスト層７６と、ゲート電極部４８Ｇと、ベースカバー部５０Ｂと、絶縁膜３８とを不純物マスクとするヒ素（Ｎ型決定不純物）のイオン注入処理により図１５のＣＭＯＳ型トランジスタ部ではゲート電極部４８Ｇの一方側及び他方側でＮ−型ソース領域５４及びＮ−型ドレイン領域５６にそれぞれ重ねてＮ＋型ソース領域７８及びＮ＋型ドレイン領域８０を形成する。また、図８のバイポーラトランジスタ部では、このときのイオン注入処理を流用してベースカバー部５０Ｂの内側孔５０ｂに対応してベース領域４４の一部にＮ＋型エミッタ領域８２を形成すると共にコレクタコンタクト配置孔３８ｄに対応してＮ＋型コレクタコンタクト領域８４を形成する。エミッタ領域８２とベース領域４４との間のＰＮ接合は、注入イオン活性化のための熱処理を経た後でベースカバー部５０Ｂの絶縁薄膜４０ｃの下面に終端するように形成される。また、ゲート電極部４８Ｇのゲート電極層４８と、ベースカバー部５０Ｂの導電層（ポリシリコン層）５０とにヒ素がドープされるため、電極層４８及び導電層５０が低抵抗化される。この後、レジスト層７６を除去する。
【００６５】
図９の工程では、図１６に示すようにトランジスタ配置孔３８ａに対応する孔８６ａを有すると共に図９に示すようにベースカバー部５０Ｂの外側孔５０ｃ（ベース配置孔３８ｃの他の一部）に対応する孔８６ｃを有するレジスト層８６をホトリソグラフィ処理により基板３０の上面に形成する。そして、レジスト層８６と、ゲート電極部４６Ｇと、ベースカバー部５０Ｂと、絶縁膜３８とを不純物マスクとするＢＦ２のイオン注入処理により図１６のＣＭＯＳ型トランジスタ部ではゲート電極部４６Ｇの一方側及び他方側でＰ−型ソース領域６０及びＰ−型ドレイン領域６２にそれぞれ重ねてＰ＋型ソース領域８８及びＰ＋型ドレイン領域９０を形成すると共に、図９に示すバイポーラトランジスタ部ではこのときのＢＦ２のイオン注入処理を流用してＰ＋型ベースコンタクト領域９２をベースカバー部５０Ｂの外側孔５０ｃに対応してベース領域４４の他の一部に形成する。このとき、ゲート電極部４６Ｇのゲート電極層４６にＢＦ２がドープされるため、電極層４６が低抵抗化される。この後、レジスト層８６を除去する。
【００６６】
次に、図１７（図１も参照）の工程では、基板３０の上面に絶縁膜３８、ゲート電極部４６Ｇ，４８Ｇ、ベースカバー部５０Ｂ、Ｎ＋型領域７８，８０，８２，８４及びＰ＋型領域８８，９０，９２を覆って例えばシリコンオキサイドからなる層間絶縁膜９４をＣＶＤ法により形成する。絶縁膜９４には、レジスト層をマスクとするドライエッチング処理によりソース領域７８，８８、ドレイン領域８０，９０、ゲート電極層４６，４８、エミッタ領域８２、ベースコンタクト領域９２、コレクタコンタクト領域８４及び導電層５０にそれぞれ対応する接続孔を形成する。
【００６７】
基板３０の上面にＡｌ系合金等の導電材層をスパッタ法等により被着した後、レジスト層をマスクとするドライエッチング処理により導電材層をパターニングすることによりソース電極９６，１０２、ドレイン電極９８，１０４、ゲート配線１００，１０６、エミッタ電極１０８、ベース電極１１０、コレクタ電極１１２及び配線１１４を形成する。ソース電極９６，１０２は、対応する接続孔を介してソース領域７８，８８にそれぞれ接続される。ドレイン電極９８，１０４は、対応する接続孔を介してドレイン領域８０，９０にそれぞれ接続される。ゲート配線１００，１０６は、対応する接続孔を介してゲート電極層４８，４６にそれぞれ接続される。エミッタ電極１０８、ベース電極１１０及びコレクタ電極１１２は、対応する接続孔を介してエミッタ領域８２、ベースコンタクト領域９２及びコレクタコンタクト領域８４にそれぞれ接続される。配線１１４は、対応する接続孔を介して導電層５０に接続され、この導電層５０をベース電極１１０に接続する。
【００６８】
上記したバイポーラトランジスタの製法によれば、図５に示したベース領域形成工程だけがバイポーラトランジスタに専用の工程であり、他の工程は、ＣＭＯＳ型トランジスタの処理工程を流用するので、工程数が少なくて済む。
【００６９】
図１８は、エミッタ領域及びベースコンタクト領域の変形例を示すもので、図１，２と同様の部分には同様の符号を付して詳細な説明を省略する。
【００７０】
図１８に示すバイポーラトランジスタが図１，２に示したものと異なる点は、フィールド絶縁膜３８のベース配置孔３８ｃ内においてベース領域４４を横切るようにベースカバー部５０Ｂを形成し、このベースカバー部５０Ｂを不純物マスクとして（ベースカバー部５０Ｂに対して自己整合的に）Ｎ＋型エミッタ領域８２及びＰ＋型ベースコンタクト領域９２を形成したことである。
【００７１】
ベースカバー部５０Ｂにおいて、絶縁薄膜４０ｃ、導電層５０及びサイドスペーサ７２，７４は、いずれもベース領域を横切るように形成されている。エミッタ領域８２及びベースコンタクト領域９２は、それぞれベースカバー部５０Ｂの一方側（図１８では右側）及び他方側でベース領域４４の一部及び他の一部に形成されている。
【００７２】
エミッタ領域８２及びベース領域４４の間のＰＮ接合は、ベースカバー部５０Ｂの絶縁薄膜４０ｃの下面及び絶縁膜３８の下面に終端するように形成されている。このため、サイドスペーサ７２，７４を形成する際にベースカバー部５０Ｂの一方側でベース領域４４の一部（エミッタ形成予定部）がドライエッチングに晒されても、ベースカバー部５０Ｂの直下領域及び絶縁膜３８の直下領域は、ドライエッチングから保護される。従って、エミッタ−ベース間ＰＮ接合のリーク電流が低減される。
【００７３】
また、ベース領域４４を形成する際に導電型決定不純物としてボロンを使用しても、ベースカバー部５０Ｂを形成する際に偏析現象が起きないので、ベース領域４４の不純物濃度が低下しない。このような状態において、ベースカバー部５０Ｂを不純物マスクとして高不純物濃度のベースコンタクト領域９２を形成するので、ベース抵抗が低減される。
【００７４】
その上、ベースカバー部５０Ｂの導電層５０を図１に示したと同様にして配線１１４及びベース電極１１０を介してベースコンタクト領域９２に接続すると、導電層５０をベース領域４４と実質的に同一電位とすることができ、導電層５０の直下の半導体表面に導電チャンネルが形成されるのを防ぐことができる。
【００７５】
図１８に関して上記したバイポーラトランジスタを製作する際には、図４〜１７に関して上記したバイポーラトランジスタの製法において、図６，７のベースカバー部形成工程でベースカバー部５０Ｂの形成パターンをベース領域４４の一部を取囲む閉ループ状からベース領域４４を横切る直線状等の形状に変更するだけでよい。従って、図４〜１７に関して前述した製法と同様に少ない工程数で図１８のバイポーラトランジスタを製作可能である。このようにして製作される図１８のトランジスタでは、サイドスペーサ７２，７４が一体となって導電層５０の側壁を覆うことになる。
【００７６】
図１，２又は図１８に示したバイポーラトランジスタにあっては、図１８に示すようにベースカバー部５０Ｂの下方でエミッタ領域８２の側部にＮ−型エミッタ領域５７を設けたり、ベースカバー部５０Ｂの下方でベースコンタクト領域９２の側部にＰ−型ベースコンタクト領域６３を設けたりしてもよい。このようにするには、図１２の工程において、レジスト層５２を図８に示すレジスト層７６と同様の不純物導入パターンを有するように形成した後、このレジスト層５２を不純物マスクとしてＮ−型領域５４，５６を形成するリンイオン注入処理を流用してＮ−型エミッタ領域５７及びＮ−型コレクタコンタクト領域（図示せず）を形成すると共に導電層５０にリンをドープすればよい。また、図１３の工程において、レジスト層５８を図９に示すレジスト層８６と同様の不純物導入パターンを有するように形成した後、このレジスト層５８を不純物マスクとしてＰ−型領域６０，６２を形成するＢＦ２のイオン注入処理を流用してＰ−型ベースコンタクト領域６３を形成すればよい。
【００７７】
上記したようにエミッタ領域５７及びベースコンタクト領域６３を形成すると、図８の工程と図１２の工程とにおいてレジスト層を形成するためのホトリソグラフィ処理では同一のホトマスクを使用できると共に、図９の工程と図１３の工程とにおいてレジスト層を形成するためのホトリソグラフィ処理では同一のホトマスクを使用できる。従って、使用するホトマスクを２枚減らすことができる。なお、Ｎ−型領域５７を形成する際に導電層５０のリンドーピングは省略することもできる。また、エミッタ領域５７及びベースコンタクト領域６３は、いずれか一方だけ設けるようにしてもよい。
【００７８】
図１９は、ベースコンタクト領域及びベースカバー部間の配線の変形例を示すもので、図１，２と同様の部分には同様の符号を付して詳細な説明を省略する。
【００７９】
図１９に示すバイポーラトランジスタが図１，２に示したものと異なる点は、エミッタ領域８２、ベースコンタクト領域９２及びベースカバー部５０Ｂの導電層５０の上にチタンシリサイド等の高融点金属シリサイド層１１６、１１８及び１２０をそれぞれ形成すると共にシリサイド層１１８，１２０をチタン等のシリサイド形成金属層１２２で相互接続し、エミッタ電極１０８及びベース電極１１０をシリサイド層１１６及び１１８にそれぞれ接続したことである。このようにすると、図１のバイポーラトランジスタにおいて配線１１４を設けた場合と同様に導電層５０の直下の半導体表面に導電チャンネルが形成されるのを防ぐことができ、しかもエミッタ電極１０８及びベース電極１１０をエミッタ領域８２及びベースコンタクト領域９２に対してそれぞれ低抵抗で接続することができる。
【００８０】
図１９に示す電極・配線構造は、いわゆるサリサイドプロセスにより実現可能である。すなわち、図９，１６の工程でレジスト層８６を除去した後、基板３０の上面にシリサイド形成金属として例えばチタン層をスパッタ法等により被着する。そして、シリサイド化のための熱処理を基板３０に施すことによりチタン層をゲート電極層４６，４８、導電層５０、Ｎ＋型領域７８，８０，８２及びＰ＋型領域８８，９０，９２とそれぞれ反応させてシリサイド層を形成する。この後、シリサイド層１１８，１２０間のシリサイド形成金属層１２２を残存させるように未反応のシリサイド形成金属層を選択エッチング処理により除去する。
【００８１】
図１９に関して上記した電極・配線構造及びサリサイドプロセスは、図１８に示したバイポーラトランジスタにも適用することができる。
【００８２】
この発明は、上記した実施形態に限定されるものではなく、種々の改変形態で実施可能である。例えば、この発明は、ＮＰＮ型のバイポーラトランジスタに限らず、ＰＮＰ型のバイポーラトランジスタにも適用可能である。
【図面の簡単な説明】
【００８３】
【図１】この発明の一実施形態に係るＢｉＣＭＯＳＩＣのバイポーラトランジスタ部を示す断面図である。
【図２】図１のトランジスタ部のベースカバー部及びその近傍部分を示す拡大断面図である。
【図３】図１のトランジスタ部のベースカバー部及び電極配置を示す平面図である。
【図４】図１のトランジスタ部の製法におけるコレクタ領域、フィールド絶縁膜及び絶縁薄膜の形成工程を示す断面図である。
【図５】図４の工程に続くベース領域形成工程を示す断面図である。
【図６】図５の工程に続くポリシリコン堆積・パターニング工程及びレジスト層形成・除去工程を示す断面図である。
【図７】図６の工程に続くサイドスペーサ形成工程を示す断面図である。
【図８】図７の工程に続くエミッタ領域及びコレクタコンタクト領域の形成工程を示す断面図である。
【図９】図８の工程に続くベースコンタクト領域形成工程を示す断面図である。
【図１０】図１のトランジスタ部と共にＢｉＣＭＯＳＩＣを構成するＣＭＯＳ型トランジスタ部の製法におけるウェル領域、フィールド絶縁膜及びゲート絶縁膜の形成工程と、レジスト層形成・除去工程とを示す断面図である。
【図１１】図１０の工程に続くポリシリコン堆積・パターニング工程を示す断面図である。
【図１２】図１１の工程に続くＮ−型領域形成工程を示す断面図である。
【図１３】図１２の工程に続くＰ−型領域形成工程を示す断面図である。
【図１４】図１３の工程に続くサイドスペーサ形成工程を示す断面図である。
【図１５】図１４の工程に続くＮ＋型領域形成工程を示す断面図である。
【図１６】図１５の工程に続くＰ＋型領域形成工程を示す断面図である。
【図１７】図１６の工程に続く層間絶縁膜及び電極の形成工程を示す断面図である。
【図１８】エミッタ領域及びベースコンタクト領域の変形例を示す断面図である。
【図１９】ベースコンタクト領域及びベースカバー部間の配線の変形例を示す断面図である。
【図２０】従来のバイポーラトランジスタの製法の一例における活性ベース領域形成工程を示す断面図である。
【図２１】図２０の工程に続く選択エッチング工程を示す断面図である。
【図２２】図２１の工程に続くポリシリコン堆積工程及び酸化シリコン堆積工程を示す断面図である。
【図２３】図２２の工程に続く酸化シリコン層及びポリシリコン層の積層のパターニング工程を示す断面図である。
【図２４】図２３の工程に続く酸化シリコン堆積工程を示す断面図である。
【図２５】図２４の工程に続くエッチバック工程を示す断面図である。
【図２６】図２５の工程に続くコレクタコンタクト領域及びエミッタ領域の形成工程を示す断面図である。
【図２７】図２６の工程に続く外部ベース領域形成工程を示す断面図である。
【図２８】図２７の工程に続く酸化シリコン堆積工程を示す断面図である。
【図２９】図２８の工程に続く電極形成工程を示す断面図である。
【図３０】発明者の研究に係るバイポーラトランジスタの一例を示す断面図である。
【図３１】発明者の研究に係るバイポーラトランジスタの他の例を示す断面図である。
【符号の説明】
【００８４】
３０：半導体基板、３３：コレクタ領域、３８：フィールド絶縁膜、４０ｃ：絶縁薄膜、４４：ベース領域、５０：導電層、５０Ｂ：ベースカバー部、７２，７４：サイドスペーサ、８２：エミッタ領域、８４：コレクタコンタクト領域、９２：ベースコンタクト領域、９４：層間絶縁膜、１０８〜１１２：電極、１１４：配線、１１６〜１２０：シリサイド層、１２２：シリサイド形成金属層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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