(57)【要約】【課題】  同一基板上にチャネル幅に異なる、同一面積の複数のＭＯＳトランジスタを有する半導体集積回路を提供する。【解決手段】  ソース領域７とドレイン領域８間に、高さの異なる起立薄膜横方向チャネル領域５を形成する。高さの高い方のチャネル領域のトランジスタをｐチャネルトランジスタとし、高さの低い方のチャネル領域のトランジスタをｎチャネルトランジスタとすることができる。【選択図】  図１
2005251873.tif 000002
【特許請求の範囲】
【請求項１】
起立した半導体よりなる起立薄膜横方向チャネル領域と、前記起立薄膜横方向チャネル領域の横方向の端部に隣接して形成されたソース領域およびドレイン領域と、前記起立薄膜横方向チャネル領域の両側面に形成されたゲート絶縁膜およびゲート電極と、を備えた二重ゲートＭＯＳ電界効果トランジスタを同一基板上に複数個有する半導体集積回路において、２種類の異なる高さの起立薄膜横方向チャネル領域の二重ゲートＭＯＳ電界効果トランジスタを含むことを特徴とする半導体集積回路。
【請求項２】
高さの高い方の起立薄膜横方向チャネル領域を有するトランジスタがｐチャネルＭＯＳ電界効果トランジスタであり、高さの低い方の起立薄膜横方向チャネル領域を有するトランジスタがｎチャネルＭＯＳ電界効果トランジスタであることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
高さの高い方の起立薄膜横方向チャネル領域を有する二重ゲートＭＯＳ電界効果トランジスタの一対のゲート電極は互いに電気的に独立であり、高さの低い方の起立薄膜横方向チャネル領域を有する二重ゲートＭＯＳ電界効果トランジスタの一対のゲート電極は電気的に接続されていることを特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
高さの異なる起立薄膜横方向チャネル領域の頂部が同じ平面上にあることを特徴とする請求項１または２に記載の半導体集積回路。
【請求項５】
各二重ゲートＭＯＳ電界効果トランジスタの一対のゲート電極は互いに電気的に独立であることを特徴とする請求項１、２または４に記載の半導体集積回路。
【請求項６】
各二重ゲートＭＯＳ電界効果トランジスタの一対のゲート絶縁膜の膜厚が異なることを特徴とする請求項１から５のいずれかに記載の半導体集積回路。
【請求項７】
前記起立薄膜横方向チャネル領域、前記ソース領域および前記ドレイン領域が結晶シリコンにより形成されていることを特徴とする請求項１から６のいずれかに記載の半導体集積回路。
【請求項８】
前記起立薄膜横方向チャネル領域、前記ソース領域および前記ドレイン領域がＳＯＩ基板のシリコン層により形成されていることを特徴とする請求項１から６のいずれかに記載の半導体集積回路。
【請求項９】
前記起立薄膜横方向チャネル領域のゲート絶縁膜に接する面が（１１１）方位の面であることを特徴とする請求項７または８に記載の半導体集積回路。
【請求項１０】
請求項１から９のいずれかに記載された半導体集積回路を重ねて多層構造としたことを特徴とする半導体集積回路。
【請求項１１】
支持基板上に形成された所定の層厚を有する半導体層を部分的に除去して層厚の薄い低高さ領域を部分的に形成する工程と、所定の層厚を有する半導体層領域と前記低高さ領域とにそれぞれ起立した半導体層よりなる起立薄膜横方向チャネル領域と、前記起立薄膜横方向チャネル領域の横方向の端部に隣接して設けられたソース領域およびドレイン領域と、前記起立薄膜横方向チャネル両側面に設けられたゲート絶縁膜およびゲート電極と、を備えた二重ゲートＭＯＳ電界効果トランジスタを形成する工程と、を有することを特徴とする半導体集積回路の製造方法。
【請求項１２】
支持基板上に形成された所定の層厚を有する半導体層を部分的に除去して層厚の薄い低高さ領域を部分的に形成する工程と、絶縁膜を堆積し、該絶縁膜を研磨して該絶縁膜の表面を平坦化する工程と、前記絶縁膜上に第２支持基板を貼り合わせる工程と、前記支持基板を除去する工程と、所定の層厚を有する半導体層領域と前記低高さ領域とにそれぞれ起立した半導体層よりなる起立薄膜横方向チャネル領域と、前記起立薄膜横方向チャネル領域の横方向の端部に隣接して設けられたソース領域およびドレイン領域と、前記起立薄膜横方向チャネル両側面に設けられたゲート絶縁膜およびゲート電極と、を備えた二重ゲートＭＯＳ電界効果トランジスタを形成する工程と、を有することを特徴とする半導体集積回路の製造方法。
【請求項１３】
支持基板上に形成された所定の層厚を有する半導体層を部分的に除去して層厚の薄い低高さ領域を部分的に形成する工程と、所定の層厚を有する半導体層領域と前記低高さ領域とにそれぞれ起立した半導体層よりなる起立薄膜横方向チャネル領域と、前記起立薄膜横方向チャネル領域の横方向の端部に隣接して設けられたソース領域およびドレイン領域と、前記起立薄膜横方向チャネル両側面に設けられたゲート絶縁膜およびゲート電極と、を備えた二重ゲートＭＯＳ電界効果トランジスタを形成する工程と、絶縁層を堆積し、該絶縁層を研磨して該絶縁層の表面を平坦化する工程と、二つの前記絶縁層を貼り合わせることにより前記二重ゲートＭＯＳ電界効果トランジスタを多層化する工程と、を有することを特徴とする半導体集積回路の製造方法。
【請求項１４】
前記低高さ領域を部分的に形成する工程と前記二重ゲートＭＯＳ電界効果トランジスタを形成する工程との間に、絶縁膜を堆積し、該絶縁膜を研磨して該絶縁膜の表面を平坦化する工程と、前記絶縁膜上に第２支持基板を貼り合わせる工程と、前記支持基板を除去する工程と、が挿入されることを特徴とする請求項１３に記載の半導体集積回路の製造方法。
【請求項１５】
前記低高さ領域を部分的に形成する工程が、部分的に熱酸化膜を形成する工程と、該熱酸化膜を除去する工程とを含むことを特徴とする請求項１１から１４のいずれかに記載の半導体集積回路の製造方法。
【請求項１６】
前記二重ゲートＭＯＳ電界効果トランジスタを形成する工程が、起立薄膜横方向チャネル領域、ソース領域およびドレイン領域の形成予定領域上を覆うマスクを形成する工程と、該マスクにより保護されない領域をエッチング除去して起立薄膜横方向チャネル領域、ソース領域およびドレイン領域を形成する工程と、前記起立薄膜横方向チャネル領域の両側面にゲート絶縁膜を形成する工程と、前記起立薄膜横方向チャネル領域の両側面に形成されたゲート絶縁膜上にそれぞれゲート電極を形成する工程と、を含むことを特徴とする請求項１１から１５のいずれかに記載の半導体集積回路の製造方法。
【請求項１７】
所定の層厚を有する半導体層の領域に形成されるソース・ドレイン領域にｐ型の不純物を、低高さ領域に形成されるソース・ドレイン領域にｎ型の不純物を導入する工程が付加されることを特徴とする請求項１６に記載の半導体集積回路の製造方法。
【請求項１８】
前記半導体層が（１１０）面を主面とする単結晶シリコン層であって、前記起立薄膜横方向チャネル領域のチャネル方向が＜１１２＞方向であることを特徴とする請求項１１から１７のいずれかに記載の半導体集積回路の製造方法。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、二重ゲートＭＯＳ電界効果トランジスタを有する半導体集積回路とその製造方法に関し、特にチャネル領域が起立しかつチャネルが横方向に形成される二重ゲートＭＯＳ電界効果トランジスタを有する半導体集積回路とその製造方法に関するものである。
【背景技術】
【０００２】
ＭＯＳ電界効果トランジスタの高集積化、高速化のために微小化を進めていくと、ソース・ドレインの接近に伴って、ドレイン電界がソースにまで影響を及ぼすようになり、デバイス特性を劣化させるようになる。これは、一般に短チャネル効果と呼ばれるものであって、しきい値電圧の低下、ゲート電圧に対するドレイン電流の立ち上がりのなまり（Ｓファクタの増大）、ソース・ドレイン間のリーク電流の増大などが挙げられる。これに対して、薄いチャネル領域を二つのゲートによりはさむ構造にした二重ゲートＭＯＳ構造にすれば、ドレイン電界を有効にシールドすることができ、短チャネル効果を抑制できることが知られている。従って、二重ゲートＭＯＳ電界効果トランジスタは、最も微細化に適したトランジスタ構造と考えられている。  
【０００３】
二重ゲートＭＯＳ電界効果トランジスタの形態には３種類ある。すなわち、薄いチャネル層を上下の二重ゲートではさむ平面型、起立した薄いチャネル層を左右両側から二重ゲートではさみ横方向に電流を流す起立薄膜横方向チャネル型〔その形がひれ（英語でフィン: fin）に似ているためフィン型と呼ばれることが多く本明細書でも以降フィン型と呼ぶ〕、および、起立した薄いチャネル層を左右両側から二重ゲートではさみ縦方向に電流を流す起立薄膜縦方向チャネル型の３種類である。近年はその作製プロセスが簡単であるフィン型二重ゲート電界効果トランジスタの研究・開発が積極的に進められている。ところが、フィン型ＭＯＳ電界効果トランジスタは、通常ＳＯＩ(Silicon-On-Insulator)基板に作製するので、チャネルとなるシリコンフィン(Si-fin)の高さがＳＯＩ基板のシリコン層の厚さと同じになるため、同一基板上の全てのトランジスタに対してフィンチャネルの高さは同じ値となる。フィン型ＭＯＳ電界効果トランジスタにおいては、シリコンフィンチャネルの高さの2倍が実効チャネル幅に相当するものの、ＯＮ電流を増やすためには、マルチフィン・チャネル(Multi-Fin Channel)を形成する必要があった(例えば、非特許文献１参照)。しかも、実際の集積回路では、ＣＭＯＳインバータを構成する場合、正孔の移動度が電子の移動度の半分以下と小さいため、電流のバランスを考慮して、ｐチャネルＭＯＳ電界効果トランジスタ（ｐＭＯＳ）のチャネル幅をｎチャネルＭＯＳ電界効果トランジスタ（ｎＭＯＳ）のチャネル幅より広く設計する必要がある(例えば、非特許文献２参照)。したがって、フィン型ＭＯＳ電界効果トランジスタでＣＭＯＳインバータを形成する時には、ｐＭＯＳのフィンチャネル本数をｎＭＯＳフィンチャネルの本数より多く設計することになる。  
【０００４】
図２０(ａ)は、ＳＯＩ基板を用いて形成した従来のＣＭＯＳ集積回路の平面図であり、図２０(ｂ)はそのＡ−Ａ′線での断面図である。図２０において、１はシリコン基板、２は埋め込み酸化膜、３ｐ、３ｎはゲート電極、４は絶縁膜、５ｐ、５ｎはチャネル領域、６はゲート絶縁膜、７ｐ、７ｎはソース領域、８ｐ、８ｎはドレイン領域である（添え字ｐのついている方がｐＭＯＳの、ｎのついている方がｎＭＯＳのゲート電極、チャネル領域、ソース領域、ドレイン領域である）。このように、シリコンフィンの本数を増やすことで大電流駆動を実現する必要があるため、デバイス設計もプロセスも複雑になってしまう。さらに、このようにシリコンフィンの本数を増やすと、そのマルチフィンＭＯＳ電界効果トランジスタの面積が大きくなってしまい、集積度は低下してしまう欠点があった。  
【０００５】
また、薄いチャネル層を微細化した場合に、その特徴を発揮する二重ゲートＭＯＳ電界効果トランジスタにおいては、ＣＭＯＳ回路では必須のしきい値電圧を制御するのに、通常用いられるチャネル領域の不純物制御による方法は有効ではなくなる。なぜなら、極薄いチャネル層をもつ、微細化された二重ゲート電界効果トランジスタの場合には、不純物のばらつきが問題となり、しきい値電圧がばらついてしまうからである。  この問題に対して、これまでに、二重ゲートＭＯＳ電界効果トランジスタを改良する構造が提案されている。すなわち、横型チャネルを挟んだゲート電極を物理的に分離・電気的に絶縁して、片方のゲート電極に固定バイアスを印加して置き、もう片方のゲート電極でトランジスタを駆動することで、しきい値電圧制御を実現する方式である(例えば、特許文献１参照)。図２１(ａ)は、そのためのＭＯＳ構造を示す平面図であり、図２１(ｂ)、（ｃ）はそれぞれ図２１(ａ)のＡ−Ａ′線とＢ−Ｂ′線での断面図である。図２１において、図２０の部分と同等の部分には同一の参照符号が付せられている。図２１において、３はゲート電極、５はチャネル領域、７はソース領域、８はドレイン領域である。このような二重ゲートＭＯＳ電界効果トランジスタの一方のゲート電極の固定バイアスの値を変えるとトランジスタのしきい値電圧が変わるので、しきい値電圧の制御が可能である。しかし、片方のゲート電圧でしきい値電圧を制御する場合、駆動電流がどうしても落ちる問題点がある。また、実際のＣＭＯＳ回路において、ｐＭＯＳでの正孔の移動度はｎＭＯＳでの電子移動度より小さいため、インバータを組む時、チャネル幅設計による電流マッチングなどが必須となる。しかしながら、上記の特許文献ではこのような電流駆動能力などに関しては全く考慮されてない。  
【０００６】
また、特許文献１にて提案された４端子フィン型ＭＯＳ電界効果トランジスタ構造では、チャネル領域両側のゲート絶縁膜を同時に形成するため、チャンネル両側の２つのゲート絶縁膜が同じ厚さとなる。そして片方のゲート電極の固定電位の値を変えると、トランジスタのしきい値電圧は確かに制御できるが、Ｓファクタが急増する欠点がある。この問題点を解決するものとして、本発明者等により、図２２に示す非対ゲート絶縁膜を有する4端子フィン型ＭＯＳ電界効果トランジスタが提案されている（特願２００３−４０７９３５）。図２２(ａ)は、その素子構造を示す平面図であり、図２２(ｂ)、（ｃ）はそれぞれ図２２(ａ)のＡ−Ａ′線とＢ−Ｂ′線での断面図である。図２２において、図２１の部分と同等の部分には同一の参照符号が付せられている。図２２において、６１と６２とは互いに膜厚の異なるゲート絶縁膜である。このデバイス構造では、制御側ゲート絶縁膜厚を駆動側ゲート絶縁膜より厚くすることで、Ｓファクタの急増問題を解決すると共に、しきい値電圧を制御している。    
【特許文献１】特開２００２−２７０８５０号公報
【非特許文献１】D. Hisamoto, et al., “FinFET-A Self-Aligned Double-Gate MOSFET Scalable to 20 nm”, IEEE Trans. Electron Devices, Vol. 47, No. 12, 2000, pp. 2320-2325.
【非特許文献２】Bin Yu, et al., “FinFET Scaling to 10 nm Gate Length”, IEDM Tech. Dig., 2002, pp.251-254.
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図２０に示す従来例では、デバイスの占有面積が大きくなり、集積度の低下を招くことになる。さらに、この構造のＣＭＯＳインバータでは、ｐＭＯＳのチャネル幅をｎＭＯＳのチャネル幅の整数倍にしか形成することができないため、精度の高い電流マッチングを行うことができなかった。また、ゲート電極が物理的につながっているため、ゲート電圧でしきい値電圧制御ができない。また、ゲート電圧でしきい値電圧制御ができる図２１に示す４端子フィン型ＭＯＳ電界効果トランジスタ構造やＳファクタ急増問題を解決する図２２に示す４端子フィン型ＭＯＳ電界効果トランジスタ構造においても、ＣＭＯＳインバータにおいて電流マッチングのためにはマルチフィン構造を採らざるを得ず、第１の従来例同様に、集積度の低下が問題となる。  本発明の課題は、上述した従来技術の問題点を解決することであって、その目的は、第１に、同一基板上に同一面積でチャネル幅の異なる起立薄膜横方向チャネルを有するトランジスタを形成した半導体集積回路を提供できるようにすることであり、第２に、マルチフィン構造を採ることなくＣＭＯＳ回路の電流マッチングが可能であるようにして、集積度の高い、二重ゲートＭＯＳ電界効果トランジスタを備えた半導体集積回路を実現できるようにすることである。
【課題を解決するための手段】
【０００８】
上記の目的を達成するため、本発明によれば、起立した半導体よりなる起立薄膜横方向チャネル領域と、前記起立薄膜横方向チャネル領域の横方向の端部に隣接して形成されたソース領域およびドレイン領域と、前記起立薄膜横方向チャネル領域の両側面に形成されたゲート絶縁膜およびゲート電極と、を備えた二重ゲートＭＯＳ電界効果トランジスタを同一基板上に複数個有する半導体集積回路において、２種類の異なる高さの起立薄膜横方向チャネル領域の二重ゲートＭＯＳ電界効果トランジスタを含むことを特徴とする半導体集積回路、が提供される。  
【０００９】
また、上記の目的を達成するため、本発明によれば、支持基板上に形成された所定の層厚を有する半導体層を部分的に除去して層厚の薄い低高さ領域を部分的に形成する工程と、所定の層厚を有する半導体層領域と前記低高さ領域とにそれぞれ起立した半導体層よりなる起立薄膜横方向チャネル領域と、前記起立薄膜横方向チャネル領域の横方向の端部に隣接して設けられたソース領域およびドレイン領域と、前記起立薄膜横方向チャネル両側面に設けられたゲート絶縁膜およびゲート電極と、を備えた二重ゲートＭＯＳ電界効果トランジスタを形成する工程と、を有することを特徴とする半導体集積回路の製造方法、が提供される。  
【００１０】
また、上記の目的を達成するため、本発明によれば、支持基板上に形成された所定の層厚を有する半導体層を部分的に除去して層厚の薄い低高さ領域を部分的に形成する工程と、絶縁膜を堆積し、該絶縁膜を研磨して該絶縁膜の表面を平坦化する工程と、前記絶縁膜上に第２支持基板を貼り合わせる工程と、前記支持基板を除去する工程と、所定の層厚を有する半導体層領域と前記低高さ領域とにそれぞれ起立した半導体層よりなる起立薄膜横方向チャネル領域と、前記起立薄膜横方向チャネル領域の横方向の端部に隣接して設けられたソース領域およびドレイン領域と、前記起立薄膜横方向チャネル両側面に設けられたゲート絶縁膜およびゲート電極と、を備えた二重ゲートＭＯＳ電界効果トランジスタを形成する工程と、を有することを特徴とする半導体集積回路の製造方法、が提供される。  
【００１１】
また、上記の目的を達成するため、本発明によれば、支持基板上に形成された所定の層厚を有する半導体層を部分的に除去して層厚の薄い低高さ領域を部分的に形成する工程と、所定の層厚を有する半導体層領域と前記低高さ領域とにそれぞれ起立した半導体層よりなる起立薄膜横方向チャネル領域と、前記起立薄膜横方向チャネル領域の横方向の端部に隣接して設けられたソース領域およびドレイン領域と、前記起立薄膜横方向チャネル両側面に設けられたゲート絶縁膜およびゲート電極と、を備えた二重ゲートＭＯＳ電界効果トランジスタを形成する工程と、絶縁層を堆積し、該絶縁層を研磨して該絶縁層の表面を平坦化する工程と、二つの前記絶縁層を貼り合わせることにより前記二重ゲートＭＯＳ電界効果トランジスタを多層化する工程と、を有することを特徴とする半導体集積回路の製造方法、が提供される。
【発明の効果】
【００１２】
本発明によれば、異なる電流容量のトランジスタを同一面積において形成することができる。したがって、本発明によれば、高機能半導体集積回路を高密度に実現することができる。また、横方向チャネル高さの高いものをｐＭＯＳチャネルに、横方向チャネル高さの低いものをｎＭＯＳチャネルにしてＣＭＯＳインバー
タ形成すると、高精度に電流マッチングの取れたＣＭＯＳインバータをより小さい面積で構成することができる。また、本発明の製造方法は、通常使われているプロセスのみを用いているので、高集積・高密度化された半導体集積回路を安価に提供することが可能になる。
【発明を実施するための最良の形態】
【００１３】
次に、本発明の実施の形態について実施例に即して図面を参照して詳細に説明する。
【実施例１】
【００１４】
図１は、本発明の実施例１を示す図であって、図１（ａ）は、ＳＯＩ基板上に形成されたシリコンフィン高さの異なる二重ゲートＭＯＳ電界効果トランジスタを有する半導体集積回路の平面図であり、図１（ｂ）は、そのＡ−Ａ′線での断面図である。図１において、１はシリコン基板、２は埋め込み酸化膜、３はゲート電極、４は絶縁膜、５はシリコン結晶層の一部に形成されたチャンネル領域で、図の左側のトランジスタのフィンチャネル高さは右側のトランジスタのフィンチャネル高さより高い。６はゲート絶縁膜、７はシリコン結晶層の一部に形成されたソース領域、８はシリコン結晶層の一部に形成されたドレイン領域、９ａは選択酸化領域である。本実施例においては、各トランジスタのチャネル領域の両面に形成されたゲート絶縁膜はそれぞれ同じ膜厚に形成されている。すなわち、それぞれのゲート絶縁膜の膜厚をt1、t2として、t1＝t2である。  
【００１５】
図２〜図５に、本発明の実施例１の半導体集積回路の製造工程例を示す。まず、図２(ａ)に示すように、シリコン基板１上に、埋め込み酸化膜２とシリコン結晶層５ａをもつＳＯＩ(Silicon-On-Insulator)ウエハを用意し、熱酸化膜と窒化膜から成る酸化保護膜１０を形成する。  
【００１６】
次に、フォトリソグラフィと反応性イオンエッチング(Reactive Ion Etching: RIE)技術により、選択酸化領域９ａの酸化保護膜１０を選択的にエッチング除去してから、熱酸化をして図２(ｂ)に示すように、酸化保護膜がエッチングされた領域に選択酸化膜９を形成する。  次に、ＲＩＥとフッ酸を用いた湿式エッチングにより酸化保護膜１０と酸化膜８をエッチングすると、図２（ｃ）に示すようなシリコン結晶層厚が部分的に異なるＳＯＩ基板が作製できる。上述の図２（ａ）〜（ｃ）の工程を繰り返すことで、複数のシリコン層厚を有するＳＯＩ基板も作製できる。  
【００１７】
次に、熱酸化をしてシリコン層全面に酸化膜を形成して、電子ビーム露光と現像並びにＲＩＥによりドーピング用マスクを作製し、ソース領域とドレイン領域となる領域に対してドーピングを行う。そして、そのドーピングマスクをフッ酸で除去する。この部分のプロセスは、通常用いられる工程であるため図示してない。続いて、図３（ｄ）に示すように、熱酸化膜のみ（実施例１と２の場合）、或いは熱酸化膜と窒化膜（実施例３と４の場合）から成る絶縁膜４を形成する。  次に、図３（ｅ）に示すように、電子ビーム露光と現像により微細なチャネルのレジスト膜１１を形成する。  次に、ＲＩＥによりレジスト膜１１をマスクとして、絶縁膜４を選択的にエッチングして、図（ｆ）に示すような絶縁膜４からなるハードマスクを作製する。  
【００１８】
次に、結晶異方性ウェットエッチング或いはＲＩＥにより、絶縁膜４をマスクとしてシリコン結晶層５ａをエッチングする。これにより、図４（ｇ）に示すような、高さの異なるチャネル領域５が形成される。結晶異方性ウェットエッチングでシリコンフィンを形成する場合には、シリコン層の面方位は（１１０）で、フィンの長さ方向を＜１１２＞方向に合わせる必要がある。この方法で作製したシリコンフィンは、理想的な矩形チャネルとなり、そのチャネル表面は（１１１）方位を有し原子層レベルで平滑である。一方、ＲＩＥでシリコンフィンを作製する場合には、シリコン層の面方位制限はない。しかし、作製されるシリコンフィンは、通常ベル状となり、チャネル表面はプラズマのダメージを受けることになる。  
【００１９】
次に、図４（ｈ）に示すように、熱酸化によりゲート絶縁膜６を形成する。次に、図５（ｉ）に示すように、電極材料層３ａを堆積する。電極材料としては、ドープトポリシリコン、或いは薄い高融点金属膜とドープトポリシリコンを連続的に堆積して形成する複合膜がある。次に、図５（ｊ）に示すように、電子ビーム露光と現像並びにＲＩＥによりゲートパターン形成とゲート加工を行い、それぞれのトランジスタにゲート電極３を形成する。最後に、瞬時加熱によるアニーリング（ＲＴＡ）でチャネル両端のエクステンション(Extension)部のドーピングを行い、絶縁膜の堆積、コンタクトホールの形成、Ａｌ電極形成、シンタリングを行うと、本発明のシリコンフィン高さの異なる二重ゲートＭＯＳ電界効果トランジスタから成る半導体集積回路の作製工程が完了する。  
【００２０】
本発明でのフィン型ＭＯＳ電界効果トランジスタのシリコンフィンチャンネルは、結晶異方性ウェットエッチングで作製すると、チャンネル領域はプラズマによるダメージを受けない。また、チャンネル表面が自己整合的に（１１１）面が現れるため原子層オーダで平坦化されている。従って、キャリアのチャンネル表面でのラフネンス散乱による移動度の低下が少ないので、高性能電界効果トランジスタが作製できる。  
【００２１】
本発明のフィン型ＭＯＳ電界効果トランジスタ構造より、ソース領域、ドレイン領域及び両ゲート電極が同一主面に配置されているので、デバイス間の配線が簡単となる。また、作製プロセスでチャンネル領域を先に加工しておき、両ゲート電極を同じプロセスで加工するため、ソース領域とドレイン領域及び両ゲート電極が自己整合して配置できる。したがって、寄生容量と寄生ソース・ドレイン抵抗の変動によるデバイス性能の劣化を本発明の構造により防止できる。
【実施例２】
【００２２】
図６に本発明の実施例２を示す。図６（ａ）は、本実施例に係わる、ＳＯＩ基板上に形成した、シリコンフィン高さの異なる二重ゲートＭＯＳ電界効果トランジスタを有するＣＭＯＳインバータの平面図であり、図６（ｂ）はそのＡ-Ａ′線での断面図である。図６において、図１に示される実施例１の部分と同等の部分には同一の参照符号を付し、重複する説明は省略する。図６において、５ｐ、７ｐ、８ｐは、ｐＭＯＳのチャネル領域とソース領域とドレイン領域であり、５ｎ、７ｎ、８ｎは、ｎＭＯＳのチャネル領域とソース領域とドレイン領域である。本実施例においては、ゲート電極３が、ｐＭＯＳとｎＭＯＳとに共通に形成され、ｐＭＯＳのドレイン領域８ｐとｎＭＯＳのドレイン領域８ｎとがコンタクトメタル層１２により接続されている。  
【００２３】
実施例２の作製工程は基本的に実施例１のそれと同様である。異なる点は、下記の３点である。（１）図２（ｃ）に示されるソース・ドレイン領域のドーピングの際に、シリコンフィンチャネル高さの高い方にはｐ型不純物をドーピングし、シリコンフィンチャネル高さの低い方にはｎ型不純物をドーピングする。（２）図５（ｊ）に示されるゲート加工の際に、シリコンフィンチャネル高さの高い方と低い方のゲートが接続されるように加工する。（３）トランジスタ上を覆う絶縁膜（図示なし）を選択的に除去してコンタクトホールを開け、ドレイン領域８ｐとドレイン領域８ｎとの間をコンタクトメタル層１２で接続する。
【実施例３】
【００２４】
図７に本発明の実施例３を示す。図７（ａ）は、本実施例に係わる、ＳＯＩ基板上に形成した、シリコンフィン高さの異なる二重ゲートＭＯＳ電界効果トランジスタを有する半導体集積回路の平面図であり、図７（ｂ）はそのＡ-Ａ′線での断面図である。図７において、図１に示される実施例１の部分と同等の部分には同一の参照符号を付し、重複する説明は省略する。図７（ｂ）において、１３はトランジスタ間を分離するＣＶＤ酸化膜である。本実施例においては、フィンチャネル高さの高いトランジスタのゲート電極が、ゲート電極３１とゲート電極３２に２つに分離されている。  
【００２５】
実施例３の作製工程は基本的に実施例１のそれと同様である。異なる点は、下記の２点である。（１）絶縁膜４を熱酸化膜と窒化膜の複合膜で形成することが必須となる。この絶縁膜をＣＭＰ時のストッパとして用いるためである。（２）ＲＴＡによるソース・ドレインのエクステンション部のドーピングが終了した後、ＣＶＤ酸化膜を堆積して、ＣＭＰを利用してシリコンフィンチャネルの高さが高い方の頭部にある絶縁膜４（ストッパ）まで研磨する。
【実施例４】
【００２６】
図８に本発明の実施例４を示す。図８（ａ）は、本実施例に係わる、ＳＯＩ基板上に形成した、シリコンフィン高さの異なる二重ゲートＭＯＳ電界効果トランジスタを有する半導体集積回路の平面図であり、図８（ｂ）はそのＡ-Ａ′線での断面図である。図８において、図７に示される実施例３の部分と同等の部分には同一の参照符号を付し、重複する説明は省略する。本実施例においては、対となるゲート絶縁膜が異なる膜厚に形成されている。図８において、６１は膜厚の薄い方のゲート絶縁膜であり、６２は膜厚の厚い方のゲート絶縁膜である。すなわち、それぞれのゲート絶縁膜の膜厚をt1、t2として、t1<t2である。  実施例４の作製工程は基本的に実施例３のそれと同様である。異なる点は、次の１点である。（１）シリコンフィンを作製する際に、まず片側のシリコンフィン側面を作製しておき、そのフィンの側面に厚いゲート酸化膜を作製する。その後に精密合わせ露光によりもう片側のフィン側面を作製し、薄いゲート酸化膜を形成する。
【実施例５】
【００２７】
図９に本発明の実施例５を示す。図９（ａ）は、本発明に係わる、ＳＯＩ基板上に形成した、シリコンフィン高さの異なる二重ゲートＭＯＳ電界効果トランジスタを有する半導体集積回路の平面図であり、図９（ｂ）はそのＡ-Ａ′線での断面図である。図９において、図７に示される実施例３の部分と同等の部分には同一の参照符号を付し、重複する説明は省略する。本実施例においては、シリコンフィン高さの高い方のトランジスタのみならず、シリコンフィン高さの低い方のトランジスタにおいてもゲート電極が、ゲート電極３１とゲート電極３２に分離されている。  実施例５の作製工程は基本的に実施例３と同様である。異なる点は、次の１点である。（１）ゲート加工の際に（電極材料層３ａのパターニング時に）、高さの低い方のシリコンフィン上に、スリットを入れる。
【実施例６】
【００２８】
図１０に本発明の実施例６を示す。図１０（ａ）は、本実施例に係わる、ＳＯＩ基板上に形成した、シリコンフィンの高さが異なり、かつシリコンフィンの頂部が同一主面上に位置するＭＯＳ電界効果トランジスタを有する半導体集積回路の平面図であり、図１０（ｂ）はそのＡ-Ａ′線での断面図である。図１０において、図１に示される実施例１の部分と同等の部分には同一の参照符号を付し、重複する説明は省略する。図１０において、１４はシリコン支持基板、１５はＣＶＤ酸化膜である。  
【００２９】
図１１〜図１４に、本発明の実施例６に係わる半導体集積回路の製造工程例を示す。まず、図１１（ａ）に示すように、シリコン基板１上に、埋め込み酸化膜２とシリコン結晶層５ａをもつＳＯＩ(Silicon-On-Insulator)ウエハを用意し、熱酸化膜と窒化膜から成る酸化保護膜１０を形成する。  次に、フォトリソグラフィとＲＩＥ技術を用いて、酸化保護膜１０を選択的にエッチング除去してから、熱酸化をして、図１１（ｂ）に示すように、酸化保護膜がエッチングされた領域に選択酸化膜９を形成する。次に、ＲＩＥとフッ酸処理により、酸化保護膜１０と選択酸化膜９をエッチング除去する。酸化保護膜１０の形成工程と、熱酸化工程と、エッチング工程とを繰り返すことで、複数のシリコン層厚を有するＳＯＩ基板も作製できる。続いて、図１１（ｃ）に示すように、シリコン層の段差の高さを越えるような厚いＣＶＤ酸化膜１５を堆積する。次に、図１２（ｄ）に示すように、ＣＭＰを利用してＣ
ＶＤ酸化膜１５を平坦化する。この時、ＣＶＤ酸化膜がシリコン層の厚い領域に残るようにする。  
【００３０】
次に、図１２（ｅ）に示すように、シリコン支持基板１４を用意して、平坦化したＳＯＩ基板上のＣＶＤ酸化膜１５に貼り合わせ、アニーリングする。これにより、シリコン支持基板１４と、シリコン結晶層５ａを有するＳＯＩ基板とが化学結合により密着される。  次に、図１２（ｆ）に示すように、シリコン基板１をロストウエハ(Lost Wafer)技術で取り除く。ロストウエハ技術としては、有機アルカリ水溶液でシリコンを溶かすウェットエッチング方法とdeep-RIE(deep Reactive Ion Etching)を用いるドライエッチング方法がある。この二つの方法とも、本工程に対して非常に有効である。ロストウエハした後注目すべき点は、図１２（ｆ）に示すように、シリコン結晶層５ａは、高さは部分的に異なるがその最上面は平坦で同一平面になされていることである。ここに、段差を有するシリコン結晶層を有するＳＯＩ基板が新たに形成されたことになる。  
【００３１】
次に、熱酸化をしてシリコン層全面に酸化膜を形成して、電子ビーム露光と現像並びにＲＩＥによりドーピング用マスクを作製し、ソースとドレイン領域に対してドーピングをする。そして、そのドーピングマスクをフッ酸で除去する。この部分のプロセスは、通常用いられる工程であるため図示してない。続いて、図１３（ｇ）に示すように、熱酸化膜、或いは熱酸化膜と窒化膜から成る絶縁膜４を形成する。また、電子ビーム露光と現像によりフィンチャネルパターンのレジスト膜１１を形成する。  
【００３２】
次に、ＲＩＥでレジスト膜１１をマスクとして、絶縁膜４をエッチングして、図１３（ｈ）に示すような絶縁膜４からなるハードマスクを作製する。次に、結晶異方性ウェットエッチング或いはＲＩＥにより、絶縁膜４をマスクとしてシリコン結晶層５ａをエッチングする。これにより、図１３（ｉ）に示すような、高さの高いシリコンフィンチャネルと高さの低いシリコンフィンチャネルが形成される。ここで注目すべき点は、二つのチャネル領域５の頂部が同じ平面上に位置していることである。結晶異方性ウェットエッチングでシリコンフィンを形成する場合には、シリコン層の面方位は（１１０）で、フィンの長さ方向を＜１１２＞方向に合わせる必要がある。この方法で作製したシリコンフィンは、理想的な矩形チャネルとなり、そのチャネル表面は原子層レベルで平滑である。一方、ＲＩＥでシリコンフィンを作製する場合には、シリコン層の面方位制限はない。しかし、作製されるシリコンフィンは、通常ベル状となり、チャネル表面はプラズマのダメージを受けることになる。  
【００３３】
次に、図１４（ｊ）に示すように、熱酸化よりゲート絶縁膜６を形成する。次に、図１４（ｋ）に示すように、電極材料層３ａを堆積する。電極材料としては、ドープトポリシリコン、或いは薄い高融点金属膜とドープトポリシリコンを連続的に堆積して形成する複合膜がある。次に、図１４（ｌ）に示すように、電子ビーム露光と現像並びにＲＩＥによりゲートパターン形成とゲート加工を行い、ゲート電極３を作製する。続いて、瞬時加熱によるアニーリング（ＲＴＡ）によりチャネル両端のエクステンション(Extension)部のドーピングを行う。その後、絶縁膜（図示なし）の堆積、コンタクトホールの形成、Ａｌ電極形成、シンタリングを行うと、本実施例のシリコンフィン高さが異なり、かつシリコンフィンチャネルの頂部が同じ平面上に位置する二重ゲートＭＯＳ電界効果トランジスタから成る半導体集積回路の作製工程が完了する。
【実施例７】
【００３４】
図１５に本発明の実施例７を示す。図１５（ａ）は、本実施例に係わる、ＳＯＩ基板上に形成した、シリコンフィン高さが異なり、かつその頂部が同一平面上に位置する二重ゲートＭＯＳ電界効果トランジスタを有するＣＭＯＳインバータの平面図であり、図１５（ｂ）はそのＡ-Ａ′線での断面図である。図１５において、図１０に示される実施例６の部分と同等の部分には同一の参照符号を付し、重複する説明は省略する。図１５において、５ｐ、７ｐ、８ｐは、ｐＭＯＳのチャネル領域とソース領域とドレイン領域であり、５ｎ、７ｎ、８ｎは、ｎＭＯＳのチャネル領域とソース領域とドレイン領域である。本実施例においては、ゲート電極３が、ｐＭＯＳとｎＭＯＳとに共通に形成され、ｐＭＯＳのドレイン領域８ｐとｎＭＯＳのドレイン領域８ｎとがコンタクトメタル層１２により接続されている。  
【００３５】
実施例７の作製工程は基本的に実施例６のそれと同様である。異なる点は、下記の３点である。（１）図１２（ｆ）に示されるソース・ドレイン領域のドーピングの際に、シリコンフィンチャネル高さの高い方にはｐ型不純物をドーピングし、シリコンフィンチャネル高さの低い方にはｎ型不純物をドーピングする。（２）図１４（ｌ）に示されるゲート加工の際に、シリコンフィンチャネル高さの高い方と低い方のゲートが接続されるように加工する。（３）トランジスタ上を覆う絶縁膜（図示なし）を選択的に除去してコンタクトホールを開け、ドレイン領域８ｐとドレイン領域８ｎとの間をコンタクトメタル層１２で接続する。
【実施例８】
【００３６】
図１６に本発明の実施例８を示す。図１６（ａ）は、本発明に係わる、ＳＯＩ基板上に形成した、シリコンフィンの高さが異なり、かつその頂部が同一平面上に位置している二重ゲートＭＯＳ電界効果トランジスタを有する半導体集積回路の平面図であり、図１６（ｂ）はそのＡ-Ａ′線での断面図である。図１６において、図１０に示される実施例６の部分と同等の部分には同一の参照符号を付し、重複する説明は省略する。図１６において、３１と３２はゲート電極、１３はトランジスタ間を分離するＣＶＤ酸化膜、１６はトランジスタ上を覆うＣＶＤ酸化膜である。本実施例においては、フィンチャネル高さの高い方のトランジスタのゲート電極もフィンチャネル高さの低い方のトランジスタのゲート電極も、それぞれゲート電極３１とゲート電極３２に２つに分割されている。  
【００３７】
図１７（ａ）〜（ｃ）に、本発明の実施例８に係わる半導体集積回路の製造工程例を示す。実施例８の作製工程は基本的に実施例６のそれと同様である。本実施例においては、絶縁膜４を熱酸化膜と窒化膜の複合膜で形成することが必須となる。この絶縁膜をＣＭＰ時のストッパとして用いるためである。  図１４（ｌ）に示されるゲート加工の工程、エクステンション部のドーピング工程が終了した後、図１７（ａ）に示すように、ゲート電極の高さを越えるＣＶＤ酸化膜１３を堆積する。次に、図１７（ｂ）に示すように、ＣＭＰを利用してシリコンフィンチャネルの頭部にある絶縁膜４（ストッパ）まで研磨する。これにより、ゲート電極が分離される。次に、図１７（ｃ）に示すように、ＣＶＤ酸化膜１６を堆積し、コンタクトホールを形成し、Ａｌ電極を形成し、シンタリングを行うと、本実施例のシリコンフィンの高さが異なり、かつシリコンフィンチャネルの頂部が同じ平面上に位置する４端子二重ゲートＭＯＳ電界効果トランジスタを有する半導体集積回路の作製工程が完了する。
【実施例９】
【００３８】
図１８に本発明の実施例９を示す。図１８（ａ）は、本発明に係わる、ＳＯＩ基板上に形成した、シリコンフィンの高さが異なり、かつその頂部が同一平面上に位置している二重ゲートＭＯＳ電界効果トランジスタを有する半導体集積回路の平面図であり、図１８ｂ）はそのＡ-Ａ′線での断面図である。図１８において、図１６に示される実施例８の部分と同等の部分には同一の参照符号を付し、重複する説明は省略する。図１８において、６１は膜厚の薄い方のゲート絶縁膜、６２は膜厚の厚い方のゲート絶縁膜である。すなわち、それぞれのゲート絶縁膜の膜厚をt1、t2として、t1<t2である。  
【００３９】
実施例９の作製工程は基本的に実施例８のそれと同様である。異なる点は、図１３（ｉ）に示されるシリコンフィンを作製する工程において、まず片側のシリコンフィンの側面を作製し、そのフィンの側面に厚いゲート酸化膜を作製しておき、その後に精密合わせ露光によりもう片側のフィン側面を作製し、薄いゲート酸化膜を形成することである。その他の工程は実施例８の工程と同様である。  
【００４０】
本発明の実施例６〜９によれば、基板貼り合わせとＣＭＰ技術を利用して作製するゲート電極が互い電気的に接続、或いは互いに電気的に絶縁された分離ゲート４端子フィン型電界効果トランジスタは、シリコンフィンの頂部が同じ平面上に位置するため、多層配線が非常に有利な構造となっている。  
【００４１】
本発明のゲート電極が互いに電気的に絶縁された分離ゲート４端子フィン型二重ゲートＭＯＳ電界効果トランジスタを用いると、しきい値電圧の制御が容易に実現できる。従来のしきい値電圧値制御では、チャンネルにイオン注入などでドーピングを行いしきい値電圧を制御していたが、チャンネル寸法が微細化するに伴い、不純物のバラツキなどが問題となっている。このような問題点は、本発明の実施例３、４、５、８、９を用いると解決できる。
【実施例１０】
【００４２】
図１９は本発明の実施例１０の断面図である。本実施例は、実施例８と実施例９の半導体集積回路（図中、Ａで示した部分は実施例８、Ｂで示した部分は実施例９）を互いに貼り合わせ、片方の支持基板をロストウエハ技術で取り除き、酸化膜にコンタクトホールを開け、上下の半導体集積回路をコンタクトメタル層１２で接続したものである。これにより、多機能・高密度な多層構造を作製することができる。第１９図において、図１６、図１８の部分に対応する部分には同一の参照番号が付せられている。  
【００４３】
ここでは、シリコンフィンチャネル高さが異なり、対称ゲート絶縁膜厚（Ａ）と非対称ゲート絶縁膜（Ｂ）を有する４端子二重ゲートＭＯＳ電界効果トランジスタから成る半導体集積回路基板を貼り合わせて構成した多層構造を例として示した。しかし、この例以外にも、上述の別の実施例から作製した集積回路基板の表面にＣＶＤ酸化膜を堆積して、ＣＭＰで平坦化すると、互いに貼り合わせることができるので、多機能・高密度な多層構造の作製が可能となる。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施例１の平面図と断面図。
【図２】本発明の実施例１の製造工程を示す工程順の断面図（その１）。
【図３】本発明の実施例１の製造工程を示す工程順の断面図（その２）。
【図４】本発明の実施例１の製造工程を示す工程順の断面図（その３）。
【図５】本発明の実施例１の製造工程を示す工程順の断面図（その４）。
【図６】本発明の実施例２の平面図と断面図。
【図７】本発明の実施例３の平面図と断面図。
【図８】本発明の実施例４の平面図と断面図。
【図９】本発明の実施例５の平面図と断面図。
【図１０】本発明の実施例６の平面図と断面図。
【図１１】本発明の実施例６の製造工程を示す工程順の断面図（その１）。
【図１２】本発明の実施例６の製造工程を示す工程順の断面図（その２）。
【図１３】本発明の実施例６の製造工程を示す工程順の断面図（その３）。
【図１４】本発明の実施例６の製造工程を示す工程順の断面図（その４）。
【図１５】本発明の実施例７の平面図と断面図。
【図１６】本発明の実施例８の平面図と断面図。
【図１７】本発明の実施例８の製造工程を示す工程順の断面図。
【図１８】本発明の実施例９の平面図と断面図。
【図１９】本発明の実施例１０の断面図。
【図２０】従来例１の平面図と断面図。
【図２１】従来例２の平面図と断面図。
【図２２】従来例３の平面図と断面図。
【符号の説明】
【００４５】
１  シリコン基板  ２  埋め込み酸化膜  ３、３１、３２、３ｎ、３ｐ  ゲート電極  ３ａ  電極材料層  ４  絶縁膜  ５、５ｎ、５ｐ  チャネル領域  ５ａ  シリコン結晶層  ６、６１、６２  ゲート絶縁膜  ７、７ｎ、７ｐ  ソース領域  ８、８ｎ、８ｐ  ドレイン領域  ９  選択酸化
膜  ９ａ  選択酸化領域  １０  酸化保護膜  １１  レジスト膜  １２  コンタクトメタル層  １３、１５、１６  ＣＶＤ酸化膜  １４  シリコン支持基板 
【図１】
2005251873.tif 000003
【図２】
2005251873.tif 000004
【図３】
2005251873.tif 000005
【図４】
2005251873.tif 000006
【図５】
2005251873.tif 000007
【図６】
2005251873.tif 000008
【図７】
2005251873.tif 000009
【図８】
2005251873.tif 000010
【図９】
2005251873.tif 000011
【図１０】
2005251873.tif 000012
【図１１】
2005251873.tif 000013
【図１２】
2005251873.tif 000014
【図１３】
2005251873.tif 000015
【図１４】
2005251873.tif 000016
【図１５】
2005251873.tif 000017
【図１６】
2005251873.tif 000018
【図１７】
2005251873.tif 000019
【図１８】
2005251873.tif 000020
【図１９】
2005251873.tif 000021
【図２０】
2005251873.tif 000022
【図２１】
2005251873.tif 000023
【図２２】
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