(57)【要約】【課題】  アナログ回路ブロックおよびデジタル回路ブロックを混載した半導体集積回路としての半導体装置で、回路ブロック間の信号、ノイズの伝播、干渉による特性劣化を防ぐ。【解決手段】  デジタル回路領域３とアナログ回路領域２が独立して配置され、それぞれの回路領域の周囲にその回路領域内の素子に接続される電源配線４ａ，４ｂ、グラウンド配線５ａ，５ｂが配置され、電源配線４ａ，４ｂとグラウンド配線５ａ，５ｂの下にＭＯＳ容量１２ａ，１２ｂが形成される。ＭＯＳ容量１２ａ，１２ｂの各端子が電源配線４ａ，４ｂとグラウンド配線５ａ，５ｂに接続される。また、デジタル回路領域３とアナログ回路領域２の素子に接続されるパッド２０〜２３，２５〜２８がそれぞれの回路の電源配線４ａ，４ｂ、グラウンド配線５ａ，５ｂおよびＭＯＳ容量１２ａ，１２ｂで囲まれた回路領域３，４内に配置される。【選択図】        図１
2005183696.tif 000002
【特許請求の範囲】
【請求項１】
同一半導体基板上にデジタル回路ブロックとアナログ回路ブロックとを集積化した半導体装置であって、
前記デジタル回路ブロックが形成されるデジタル回路領域と前記アナログ回路ブロックが形成されるアナログ回路領域とが独立しており、それぞれの回路領域の周囲にその回路領域内の素子に接続される電源配線およびグラウンド配線が配置され、前記電源配線および前記グラウンド配線の下に素子領域に半導体領域が形成され、前記半導体領域の上に誘電体膜とポリシリコン電極とが順に形成されることで、前記半導体領域と前記誘電体膜と前記ポリシリコン電極とからなるＭＯＳ容量が形成され、前記半導体領域は複数の電源コンタクトにより前記回路領域の周囲に配置された前記電源配線と接続され、前記ポリシリコン電極は複数のグラウンドコンタクトにより前記回路領域の周囲に配置された前記グラウンド配線と接続されている半導体装置。
【請求項２】
前記電源配線および前記グラウンド配線は前記回路領域の周囲の１箇所に切れ目を有している請求項１記載の半導体装置。
【請求項３】
前記電源配線および前記グラウンド配線は前記回路領域の周囲を切れ目なく囲んでいる請求項１記載の半導体装置。
【請求項４】
同一半導体基板上にデジタル回路ブロックとアナログ回路ブロックとを集積化した半導体装置であって、
前記デジタル回路ブロックが形成されるデジタル回路領域と前記アナログ回路ブロックが形成されるアナログ回路領域とが独立しており、それぞれの回路領域の周囲にその回路領域内の素子に接続される電源配線およびグラウンド配線が互いに別の配線層で形成され、前記電源配線と前記グラウンド配線の層間に誘電体膜が形成されることにより前記電源配線、前記グラウンド配線間にＭＩＭ容量が形成され、前記グラウンド配線を前記半導体基板とを基板コンタクトで接続した半導体装置。
【請求項５】
前記電源配線および前記グラウンド配線は前記回路領域の周囲の１箇所に切れ目を有している請求項４記載の半導体装置。
【請求項６】
前記電源配線および前記グラウンド配線と、前記電源配線および前記グラウンド配線の層間の誘電体膜は、前記回路領域の周囲を切れ目なく囲んでいる請求項４記載の半導体装置。
【請求項７】
前記デジタル回路ブロックと前記アナログ回路ブロックとをそれぞれ構成する素子に接続される外部接続用のパッドをそれぞれの回路ブロックの前記電源配線、前記グラウンド配線および前記ＭＯＳ容量で囲まれた前記回路領域内に配置した請求項１記載の半導体装置。
【請求項８】
前記デジタル回路ブロックと前記アナログ回路ブロックとをそれぞれ構成する素子に接続される外部接続用のパッドをそれぞれの回路ブロックの前記電源配線、前記グラウンド配線および前記ＭＩＭ容量で囲まれた回路領域内に配置した請求項４記載の半導体装置。
【請求項９】
前記回路領域上に複数の配線を平行に配置し、前記複数の配線のうちの一つ置きの配線を前記回路領域の周囲の電源配線に接続し、前記複数の配線のうちの残りの配線を前記回路領域の周囲のグラウンド配線に接続した請求項７記載の半導体装置。
【請求項１０】
前記回路領域上に複数の配線を平行に配置し、前記複数の配線のうちの一つ置きの配線を前記回路領域の周囲の電源配線に接続し、前記複数の配線のうちの残りの配線を前記回路領域の周囲のグラウンド配線に接続した請求項８記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関するもので、特に、アナログ回路ブロック、デジタル回路ブロックを１チップに混載する半導体集積回路における回路ブロック間の干渉、ノイズの対策に関するものである。
【背景技術】
【０００２】
近年、半導体集積装置の高集積化、高機能化に伴い携帯電話等に用いられる集積回路においては、ＢｉＣＭＯＳ技術を用いて送信回路、受信回路、ＰＬＬ回路等の複数のアナログ回路およびデジタル回路が同一基板上に集積化されている。
【０００３】
このような集積回路では、一般に回路動作を制御する基準信号として、外部のＴＣＸＯ（温度補償型水晶発振器）などから１０ＭＨｚ〜３０ＭＨｚの信号を受け取り、この基準信号を内部回路で分周または逓倍することで必要な周波数に変換し、たとえばＰＬＬ回路の位相比較信号やデジタル回路の基準信号として使用している。
【０００４】
このように集積回路内部では、基準信号以外に分周波、逓倍波の周波数の信号が発生しており、特にデジタル回路ではそれらの信号は矩形波であり奇数次高調波を含んでおり、またその振幅は電源・グラウンド間の電圧であり、他の回路の信号振幅レベルに対して比較的大きな電圧振幅となっている。
【０００５】
また、アナログ回路部の受信回路や送信回路のブロックでは、１〜２ＧＨｚのＲＦ信号（高周波信号）やＬＯ信号（局部発振信号）を入出力する回路があり、それらの信号を分周、逓倍する回路や、ミキサなどで周波数変換する回路などがあり、それらの回路からＲＦ信号、ＬＯ信号の分周波や高調波や、また回路ノイズなどが発生している。
【０００６】
図６は従来の半導体集積回路（半導体装置）の概略ブロック図を示している。この半導体集積回路は、図６に示すように、デジタル回路領域３とアナログ回路領域２とは全て同一のＩＣ基板（半導体基板）１上に形成され、デジタル回路グラウンドパッド２１とデジタル回路電源パッド２０とアナログ回路電源パッド２５とアナログ回路グラウンドパッド２６からボンディングワイヤ３４を介してパッケージ電極３０に接続され、さらにＩＣ外部のデジタル回路ＩＣ外部電源３２ａやアナログ回路ＩＣ外部電源３２ｂ、及びＩＣ外部グラウンド３３に接続される。
【０００７】
なお、ＩＣ外部の電源・グラウンド間にデジタル回路ＩＣ外部容量３１ａやアナログ回路ＩＣ外部容量３１ｂがバイパスコンデンサとして接続されている。
【０００８】
なお、図６において、破線はパッケージを示し、破線の内側はＩＣ基板側３５であり、破線の外側はＩＣ基板外部３６を示している。
【０００９】
このような構成の半導体装置においては、先述のデジタル回路の信号やその高調波などが、基板や回路の信号配線や電源配線またはグラウンド配線を通じて、他の回路ブロックの信号配線や電源配線またはグラウンド配線に伝播しまたは干渉し、回路出力信号に不要なノイズ、スプリアスが発生し、信号のＳ／Ｎ、Ｃ／Ｎの劣化や回路の入力信号に対する感度劣化等を引き起こすという問題があった。
【００１０】
以下、図６、図７、図８を用いて従来の技術について説明を行う。従来の半導体集積回路においては、先述の回路ブロック間の信号やノイズなどの伝播を防ぐため、例えば図７に示すように、デジタル回路領域３とアナログ回路領域２の間隔を空けて配置し、各回路領域２，３間に基板コンタクト６を配置していた。
【００１１】
また、他の例としては、図８に示すように、アナログ回路領域２とデジタル回路領域３との間をトレンチ１０で分離したり、デジタル回路素子である例えばｎチャネルＭＯＳトランジスタ３９をｎウェル７ｂで分離したりする構成としていた（例えば特許文献１参照）。図８において、符号７ａはｎ＋拡散層を示し、符号７ｂはｎウェルを示し、符号７ｃはＢＮ層を示している。符号８ａはｐウェルを示し、符号８ｂはｐ型基板を示し、符号８ｃはｐ＋拡散層を示している。符号９はＬＯＣＯＳ領域を示している。符号１１はｎ型エピタキシャル層を示している。符号３８はＮＰＮトランジスタを示している。
【特許文献１】特開平１０−１２７１７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
携帯電話用の無線部の半導体集積回路装置などは、小型化高集積化と低価格化が進む中で、アナログ回路とデジタル回路の混載が進んでいる。
【００１３】
このような半導体集積回路においては、デジタル回路の動作信号やその高調波などが、基板や回路の信号配線や電源配線またはグラウンド配線を通じて、他のアナログ回路ブロックの信号配線や電源配線またはグラウンド配線に伝播または干渉した場合には、デジタル回路の信号が例えば１０ＭＨｚ程度と低い場合でも、ミキサなどのアナログ回路で１ＧＨｚ程度のＲＦの周波数帯域へ周波数変換される場合があり、結果として送信や受信の帯域のスプリアスやノイズになり、信号のＳ／Ｎ、Ｃ／Ｎの劣化や回路の入力信号に対する感度の劣化等の特性劣化を引き起こすという問題があった。
【００１４】
このような回路ブロック間の干渉に対しては、回路内部の動作信号を他の回路へ伝えないことと他の回路からの不必要な信号を受け取らないことが必要である。
【００１５】
このため、回路ブロック間に基板コンタクト配置をした場合やウエル分離、トレンチ分離などを利用して、基板を経由する干渉経路を絶つ対策を実施することが考えられる。ことろが、これらは結果としてチップサイズが大きくなり、集積回路のコストを引き上げるという問題が発生する。
【００１６】
また、基板コンタクト、ウエル分離、トレンチ分離などの手法で回路ブロック間の干渉を抑える場合については、基板裏面の電位をグラウンドまたは電源の電位で固定することで、より効果が高まるが、一般のＱＦＰパッケージなどではリードフレームを露出させ電位を与えるための端子が必要となることやフリップチップ実装などで半導体装置の基板裏面が半導体装置を実装する基板と接触しない実装形態では実現が困難であるという制約が発生する。
【００１７】
また、回路の電源とグラウンドはワイヤボンディングパッドなど半導体基板の外部に接続する端子へ配線を接続する必要があり、回路ブロックの配置によっては電源配線およびグラウンド配線に共通インピーダンスを持つため、電源配線およびグラウンド配線への信号、ノイズの回り込みにより回路特性が劣化するという課題があり、従来は半導体装置の外の電源グラウンド間にバイパスコンデンサを追加するなどの対策が必要であった。
【００１８】
本発明はアナログ回路ブロックおよびデジタル回路ブロックを混載した半導体集積回路としての半導体装置で、回路ブロック間の信号、ノイズの伝播、干渉による特性劣化を防ぐ半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記課題を解決するために、本発明の半導体装置は、アナログ回路ブロックとデジタル回路ブロックを１チップ上に集積化する半導体装置で、半導体基板上に集積化されるアナログ回路またはデジタル回路の各々回路ブロックが形成される各回路領域の周辺に、各回路領域を囲む形でその回路ブロックの電源配線およびグラウンド配線を配置し、その電源配線とグラウンド配線の下に電源配線およびグラウンド配線と同様に回路ブロックを囲む形でＭＯＳ容量を形成し、そのＭＯＳ容量を回路領域周辺に配置した電源配線およびグラウンド配線間に接続したものである。
【００２０】
上記の電源配線およびグラウンド配線は、例えば回路領域の周囲の１箇所に切れ目を有する構成となっている。なお、回路領域の周囲を切れ目なく囲んでいてもよい。
【００２１】
また、デジタル回路ブロックとアナログ回路ブロックとをそれぞれ構成する素子に接続される外部接続用のパッド（例えば電源端子、グラウンド端子、入出力端子などの半導体装置の外部へボンディングワイヤなどで接続されるパッド）は、それぞれの回路ブロックの電源配線、グラウンド配線およびＭＯＳ容量で囲まれた前記回路領域内に配置することが好ましい。
【００２２】
また、各回路領域上に複数の配線を平行に配置し、複数の配線のうちの一つ置きの配線を回路領域の周囲の電源配線に接続し、複数の配線のうちの残りの配線を回路領域の周囲のグラウンド配線に接続することが好ましい。
【００２３】
本発明の他の半導体装置は、ＭＯＳ容量に代えて、ＭＩＭ容量を形成したものであり、このＭＩＭ容量は、異なる配線層で形成された電源配線およびグラウンド配線の各配線層の間に誘電体膜を形成することによって構成し、グラウンド配線を半導体基板とを基板コンタクトで接続している。
【００２４】
上記の電源配線およびグラウンド配線は、例えば回路領域の周囲の１箇所に切れ目を有する構成となっている。なお、電源配線およびグラウンド配線と、電源配線およびグラウンド配線の層間の誘電体膜は、回路領域の周囲を切れ目なく囲んでいてもよい。
【００２５】
また、デジタル回路ブロックとアナログ回路ブロックとをそれぞれ構成する素子に接続される外部接続用のパッド（例えば電源端子、グラウンド端子、入出力端子などの半導体装置の外部へボンディングワイヤなどで接続されるパッド）は、それぞれの回路ブロックの電源配線、グラウンド配線およびＭＩＭ容量で囲まれた回路領域内に配置することが好ましい。
【００２６】
また、各回路領域上に複数の配線を平行に配置し、複数の配線のうちの一つ置きの配線を回路領域の周囲の電源配線に接続し、複数の配線のうちの残りの配線を回路領域の周囲のグラウンド配線に接続することが好ましい。
【発明の効果】
【００２７】
本発明に係る半導体装置によると、各回路領域の周りを電源配線およびグラウンド配線と、ＭＯＳ容量もしくはＭＩＳ容量で囲むことにより、各回路領域下の例えばｐ型半導体領域をＭＯＳ容量下の例えばｎ型半導体で横方向に分離することが可能であり、それによって、各回路領域間での信号、ノイズの伝播や干渉を抑えることができる。さらに各回路領域に隣接する電源配線およびグラウンド配線間に容量を接続していることにより、電源配線およびグラウンド配線の共通インピーダンスの影響を受けない位置にバイパスコンデンサを形成することができ、回路領域単位で電源配線、グラウンド配線に回り込む不要な信号やノイズを電源端子、グラウンド端子から回路の外部へ逃がすことができる。結果として他の回路への信号、ノイズの伝播、干渉を抑え、アナログ回路ブロックとデジタル回路ブロックとを１チップ上に集積化する半導体集積回路で、回路ブロック間の信号、ノイズの伝播、干渉による特性劣化を防ぐことができる。
【００２８】
また、ＭＯＳ容量あるいはＭＩＳ容量は各回路領域の電源配線およびグラウンド配線と上下に重なる位置に形成するため、従来例と比較してチップサイズの増加を伴うことはない。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施の形態を、図面を参照しながら説明する。
【００３０】
（実施の形態１）
同一半導体基板上にデジタル回路ブロックとアナログ回路ブロックを集積化した半導体装置の実施の形態１について図１を例にして説明する。なお、図１では、ＩＣ基板の外形の図示は省略している。
【００３１】
この半導体装置は、図１に示すように、デジタル回路領域３とアナログ回路領域２とが隣接して独立に配置されている。デジタル回路領域３には、ＭＯＳトランジスタ２４などが配置されることで、デジタル回路が構成されている。アナログ回路領域２には、バイポーラトランジスタ２９などが配置されることで、アナログ回路が構成されている。
【００３２】
デジタル回路領域３の周囲には、デジタル回路領域３内の素子に接続されるデジタル回路電源配線４ａおよびデジタル回路グラウンド配線５ａが配置されている。デジタル回路電源配線４ａおよびデジタル回路グラウンド配線５ａは、デジタル回路領域３の周囲の１箇所に切れ目を有している。また、デジタル回路電源配線４ａおよびデジタル回路グラウンド配線５ａの下には、ＭＯＳ容量１２ａが形成され、デジタル回路電源配線４ａおよびデジタル回路グラウンド配線５ａ間にＭＯＳ容量１２ａが接続されている。
【００３３】
アナログ回路領域２の周囲には、アナログ回路領域２内の素子に接続されるアナログ回路電源配線４ｂおよびアナログ回路グラウンド配線５ｂが配置されている。アナログ回路電源配線４ｂおよびアナログ回路グラウンド配線５ｂは、アナログ回路領域３の周囲の１箇所に切れ目を有している。また、アナログ回路電源配線４ｂおよびアナログ回路グラウンド配線５ｂの下には、ＭＯＳ容量１２ｂが形成され、アナログ回路電源配線４ｂおよびアナログ回路グラウンド配線５ｂ間にＭＯＳ容量１２ｂが接続されている。
【００３４】
図２は図１のＡＡ'線の断面を表す図である。先述のＭＯＳ容量１２ａ，１２ｂは、素子領域１５に形成したｎ＋拡散領域（Ｎ型半導体領域）７ａと、ＭＯＳ容量誘電体膜３７と、ポリシリコン電極１４とで構成される。そのｎ＋拡散領域（Ｎ型半導体領域）７ａは複数の電源コンタクト１６により回路領域の周囲に配置したデジタル回路電源配線４ａ、アナログ回路電源配線４ｂと接続される。また、ポリシリコン電極１４は複数のグラウンドコンタクト１７により回路領域の周囲に配置したデジタル回路グラウンド配線５ａ、アナログ回路グラウンド配線５ｂへ接続される。図２において、符号８ｂはｐ型基板を示し、符号８ｃはｐ＋拡散領域を示している。符号１３は酸化膜を示している。
【００３５】
そして、図１に示すように、デジタル回路領域３とアナログ回路領域２の素子に接続されるデジタル回路電源パッド２０、アナログ回路電源パッド２５、デジタル回路グラウンドパッド２１、アナログ回路グラウンドパッド２６、デジタル回路入力信号パッド２２、アナログ回路入力信号パッド２７、デジタル回路出力信号パッド２３、 アナログ回路出力信号パッド２８などのように、半導体装置の外部へボンディングワイヤ３４とパッケージ電極（ＩＣ端子）３０などの外部接続手段によって接続される各種パッドを、それぞれの回路の電源配線４ａ，４ｂおよびグラウンド配線５ａ，５ｂおよびＭＯＳ容量１２ａ，１２ｂで囲まれた回路領域内に配置している。
【００３６】
また、各電源パッド２０，２５は、ボンディングワイヤ３４とパッケージ電極３０に接続され、デジタル回路ＩＣ外部電源３２ａおよび アナログ回路ＩＣ外部電源３２ｂとデジタル回路ＩＣ外部容量３１ａおよび アナログ回路ＩＣ外部容量３１ｂに接続される。
【００３７】
また、各グラウンドパッド２１，２６は、ボンディングワイヤ３４とバッケージ電極３０に接続され、ＩＣ外部グラウンド３３に接続される。
【００３８】
図１の半導体装置において、デジタル回路領域３とアナログ回路領域２とが隣接している場所では、図２に示すように、素子領域１５のｐ＋拡散領域８ｃをデジタル回路領域３の周囲に配置したＭＯＳ容量１２ａのｎ＋拡散領域７ａとアナログ回路領域２の周囲に配置したＭＯＳ容量１２ｂのｎ＋拡散領域（Ｎ型拡散領域）７ａとで素子領域１５が２重に分離されており、デジタル回路領域３の動作信号やその高調波成分がアナログ回路領域２に干渉することを防ぐという効果がある。
【００３９】
さらに、デジタル回路領域３とアナログ回路領域２の周辺の電源配線およびグラウンド配線下に配置されたＭＯＳ容量１２をバイパスコンデンサとして電源・グラウンド間に接続することで、デジタル回路領域３の信号やノイズなどがデジタル回路電源配線４ａやアナログ回路電源配線４ｂに廻り込みを起こす場合においても、ＭＯＳ容量１２ａ，１２ｂを介してデジタル回路グラウンドパッド２１,アナログ回路グラウンドパッド２６へ逃がすことができる。
【００４０】
また、従来からＩＣ外部電源と外部グラウンドとの間にコンデンサを外付けすることで信号やノイズの廻り込みの対策としているが、パッケージ電極３０およびボンディングワイヤ３４の共通インピーダンスの影響で半導体基板上の電源への廻り込みに対して十分な効果が得られない場合があった。これに対して、図１の構成においては、回路素子の近くでかつ電源配線およびグラウンド配線の配線インピーダンスの影響が少ない場所に容量を接続できることから、デジタル回路領域３およびアナログ回路領域４それぞれにおいて電源への不要信号の廻り込みや干渉を抑えることができる。このときそれぞれの電源配線４ａ，４ｂ、およびグラウンド配線５ａ，５ｂとＭＯＳ容量１２ａ，１２ｂとを接続する電源コンタクト１６,グラウンドコンタクト１７は可能な限り多く配置することで、より配線インピーダンスを下げることができる。なお、この構成においては、電源配線４ａ，４ｂ、グラウンド配線５ａ，５ｂの下にＭＯＳ容量１２ａ，１２ｂを配置するため、従来の構成と比較して半導体基板が大きくならない。
【００４１】
また、従来デジタル回路領域３などで発生した信号や、ノイズが基板を経由して他の回路素子が接続されているパッドへ回り込む場合がある。しかし、図１に示すようにデジタル回路領域３とアナログ回路領域２の素子に接続される電源、グラウンド、入出力の各パッド２０〜２３，２５〜２８をそれぞれの回路領域３，２内に配置することで、それぞれのパッド２０〜２３，２５〜２８と他の回路領域２，３との間に、ＭＯＳ容量１２ａ，１２ｂ下の素子領域の分離が行われ、かつ電源配線・グラウンド配線及びバイパスコンデンサが配置されているため、パッド２０〜２３，２５〜２８から出る信号、ノイズが基板を経由して他の回路領域２，３へ廻り込むことや、他の回路領域２，３からの信号、ノイズがパッド２０〜２３，２５〜２８に廻り込むことを防ぐことができる。
【００４２】
上記構成とすることで、アナログ回路ブロックとデジタル回路ブロックとを１チップ上に集積化する半導体集積回路で、他の回路ブロックへの信号、ノイズの伝播、干渉を抑え、特性劣化を防ぐことができる。
【００４３】
さらに、図１の構成に加えてデジタル回路領域３またはアナログ回路領域２の回路領域上に、図５のように、電源配線４１とグラウンド配線４２とを同一の配線層（例えば、第３層アルミ配線）で交互に平行配置し、各々例えば第２層アルミ配線からなる電源配線４（電源配線４ａ，４ｂを代表している）およびグラウンド配線５（グラウンド配線５ａ，５ｂを代表している）とそれぞれ、電源コンタクト１６およびグラウンドコンタクト１７を介して接続する。これによって、隣接する電源配線４１とグラウンド配線４２との間に容量を形成することができる。
【００４４】
この容量は、格子状に交互に配置された配線の間隔が狭くなるほど大きくでき、先述のＭＯＳ容量と同様の機能をはたす。また、回路領域上に電源配線４１およびグラウンド配線４２が配置されているため、この回路上を横切って他の回路領域に接続される配線に対しても信号やノイズを伝播させないシールド効果がある。
【００４５】
なお、上記の実施の形態１では、電源配線およびグラウンド配線が回路領域の周囲の１箇所に切れ目を有しているものを例にあげて説明したが、電源配線およびグラウンド配線は回路領域の周囲を切れ目なく囲んでいてもよい。
【００４６】
ここで、電源配線およびグラウンド配線に切れ目を入れることによる作用効果について説明する。切れ目を入れた場合、ブロック内からの配線を出しやすい（配線領域確保）という利点がある。また、切れ目がないと周囲の磁束の変化によって環になった導体に電流が流れて、それがノイズとなる可能性があるが、切れ目を入れることでそれを回避できる。
【００４７】
（実施の形態２）
つぎに、実施の形態２について、図３を用いて説明する。図３の半導体装置は、デジタル回路領域３とアナログ回路領域２とが隣接して独立に配置されている。デジタル回路領域３には、ＭＯＳトランジスタ２４などが配置されてデジタル回路が構成されている。アナログ回路領域２には、バイポーラトランジスタ２９などが配置されてアナログ回路が構成されている。そして、それぞれの回路領域３，２の周囲にその回路領域３，２内の素子に接続されるデジタル回路電源配線４ａ、デジタル回路グラウンド配線５ａ、アナログ回路電源配線４ｂ、アナログ回路グラウンド配線５ｂが、回路領域３，２の周囲の１箇所に切れ目を有する形で配置されている。なお、図２では、ＩＣ基板の外形の図示は省略している。
【００４８】
図４は図３のＢＢ'線の断面を示すもので、それぞれデジタル回路電源配線４ａおよびアナログ回路電源配線４ｂとデジタル回路グラウンド配線５ａおよびアナログ回路グラウンド配線５ｂとは異なる配線層とし、デジタル回路電源配線４ａ、デジタル回路グラウンド配線５ａおよびアナログ回路電源配線４ｂ、アナログ回路グラウンド配線５ｂの層間にＭＩＭ容量誘電体膜２９を形成することでＭＩＭ容量４０を構成している。これによって、図１の実施の形態１と同様に電源配線４ａ，４ｂとグラウンド配線５ａ，５ｂとの間にバイパスコンデンサが構成される。
【００４９】
図３の半導体装置のデジタル回路領域３とアナログ回路領域２が隣接している場所では、図４に示すように、デジタル回路グラウンド配線５ａおよびアナログ回路グラウンド配線５ｂとＰ型基板８ｂとを基板コンタクト６で接続している。そのため、デジタル回路領域３の動作信号やその高調波成分が素子領域１５を経由してアナログ回路領域２に伝わる前に、基板コンタクト６からデジタル回路グラウンド配線５ａ、アナログ回路グラウンド配線５ｂへ逃がされる。そのため、デジタル回路領域３とアナログ回路領域４との間の信号の干渉を防ぐことができる。
【００５０】
さらに、この構成では、電源配線４ａ，４ｂとグラウンド配線５ａ，５ｂとがそのままＭＩＭ容量４０の電極となるため、図１の実施の形態１と比較して電源配線４ａ，４ｂおよびグラウンド配線５ａ，５ｂと容量素子（ＭＩＭ容量４０）とを接続する際のコンタクト抵抗がない。そのため、バイパスコンデンサの効果を高めることができ、デジタル回路領域３の信号やノイズなどがデジタル回路電源配線４ａやアナログ回路電源配線４ｂに廻り込みを起こす場合においても、ＭＩＭ型容量４０を介してデジタル回路グラウンドパッド２１,アナログ回路グラウンドパッド２６へ逃がすことができる。
【００５１】
また、従来からＩＣ外部電源と外部グラウンドとの間にコンデンサを外付けして信号やノイズの廻り込みの対策としているが、パッケージ電極３０およびボンディングワイヤ３４の共通インピーダンスの影響で半導体基板上の電源への廻り込みに対して十分な効果が得られない場合があった。ところが、図３の構成においては、回路素子の近くでかつ電源配線４ａ，４ｂおよびグラウンド配線５ａ，５ｂの配線インピーダンスの影響が少ない場所に容量を接続できることから、デジタル回路領域３、アナログ回路領域４それぞれにおいて電源への不要信号の廻り込みや干渉を抑えることができる。
【００５２】
さらに、図３の実施の形態の構成においても、デジタル回路領域３またはアナログ回路領域２の回路領域上に、図５のように、電源配線４１とグラウンド配線４２とを同一の配線層で交互に平行配置し、各々電源配線４（４ａ，４ｂを代表している）およびグラウンド配線５（５ａ，５ｂを代表している）とそれぞれ接続する。これによって、隣接する電源配線４１とグラウンド配線４２との間に容量を形成することができる。
【００５３】
この容量は、格子状に交互に配置された配線の間隔が狭くなるほど大きくでき、先述のＭＯＳ容量と同様の機能をはたす。また、回路領域上に電源配線４１およびグラウンド配線４２が配置されているため、この回路上を横切って他の回路領域に接続される配線に対しても信号やノイズを伝播させないシールド効果がある。
【００５４】
なお、上記の実施の形態２では、電源配線およびグラウンド配線が回路領域の周囲の１箇所に切れ目を有しているものを例にあげて説明したが、電源配線およびグラウンド配線と、電源配線およびグラウンド配線の層間の誘電体膜は、回路領域の周囲を切れ目なく囲んでいてもよい。
【００５５】
ここで、電源配線およびグラウンド配線に切れ目を入れることによる作用効果について説明する。切れ目を入れた場合、ブロック内からの配線を出しやすい（配線領域確保）という利点がある。また、切れ目がないと周囲の磁束の変化によって環になった導体に電流が流れて、それがノイズとなる可能性があるが、切れ目を入れることでそれを回避できる。
【産業上の利用可能性】
【００５６】
以上説明したように、本発明は、アナログ回路とデジタル回路を１チップ上に集積化する半導体装置で、回路ブロック間の信号、ノイズの伝播、干渉による特性劣化防止することに有効である。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施の形態１の構成を示す概略平面図である。
【図２】本発明の実施の形態１の構成を示す概略断面図である。
【図３】本発明の実施の形態２の構成を示す概略平面図である。
【図４】本発明の実施の形態２の構成を示す概略断面立体図である。
【図５】本発明の実施の形態１，２の構成を示す概略平面図である。
【図６】従来の半導体装置の構成を示す平面図である。
【図７】従来の半導体装置の構成を示す平面図である。
【図８】従来の半導体装置の構成を示す断面図である。
【符号の説明】
【００５８】
１    ＩＣ基板
２    アナログ回路領域
３    デジタル回路領域
４，４ａ，４ｂ    電源配線
５，５ａ，５ｂ    グラウンド配線
６    基板コンタクト
７ａ    ｎ＋拡散層
７ｂ    ｎウェル
７ｃ    ＢＮ層
８ａ    ｐウェル
８ｂ    ｐ型基板
８ｃ    p＋拡散層
９    ＬＯＣＯＳ領域
１０    トレンチ
１１    ｎ型エピタキシャル層
１２ａ，１２ｂ    ＭＯＳ容量
１３    酸化膜
１４    ポリシリコン電極
１５    素子領域
１６    電源コンタクト
１７    グラウンドコンタクト
２０    デジタル回路電源パッド
２１    デジタル回路グラウンドパッド
２２    デジタル回路入力信号パッド
２３    デジタル回路出力信号パッド
２５    アナログ回路電源パッド
２６    アナログ回路グラウンドパッド
２７    アナログ回路信号入力パッド
２８    アナログ回路出力信号パッド
２９    ＭＩＭ容量誘電体膜
３０    パッケージ電極
３１ａ    デジタル回路ＩＣ外部容量
３１ｂ    アナログ回路ＩＣ外部容量
３２ａ    デジタル回路ＩＣ外部電源
３２ｂ    アナログ回路ＩＣ外部電源
３３    ＩＣ外部グラウンド
３４    ボンディングワイヤ
３５    ＩＣ基板側
３６    ＩＣ基板外部
３７    ＭＯＳ容量誘電体膜
３８    ＮＰＮトランジスタ
３９    ＮｃｈＭＯＳトランジスタ
４０    ＭＩＭ容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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