(57)【要約】【課題】動作遅延が少なく且つ消費電力が小さいレベルシフタ回路を提供する。【解決手段】ｎＭＯＳトランジスタ１０１は、ソースが入力端子１２１に接続され且つドレインが出力端子１２２に接続されるとともに、ゲートが電源ラインｖｄｄ２に接続されている。ｐＭＯＳトランジスタ１１１は、ソースが電源ラインｖｄｄ３に接続され且つドレインが出力端子１２２に接続されている。ｎＭＯＳトランジスタ１０２は、ソースがグランドラインＧＮＤに接続され且つドレインが出力端子１２２に接続されている。トランジスタ１０３，１０４，１１２からなるコントロール回路は、入力端子１２１の電位と逆の電位をトランジスタ１１１、１０２に供給する。【選択図】図１
2005086546.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源電位が供給される第１の電源ノードと、
前記第１の電源電位より高い第２の電源電位が供給される第２の電源ノードと、
前記第１の電源電位若しくは接地電位の入力信号が入力される入力端子と、
前記第２の電源電位若しくは前記接地電位の出力信号が出力される出力端子と、
第１の電極が前記入力端子に接続され、第２の電極が前記出力端子に接続され且つ制御電極が前記第１の電源ノードに接続されたＮチャネル型の第１のトランジスタと、
第１の電極が前記第２の電源ノードに接続され且つ第２の電極が前記出力端子に接続されたＰチャネル型の第２のトランジスタと、
前記入力端子に前記第１の電源電位の前記入力信号が入力されたことに応じて前記第２のトランジスタを導通状態とし、前記入力端子に前記接地電位の前記入力信号が入力されたことに応じて前記第２のトランジスタを非導通状態とするコントロール回路と、
を備えることを特徴とするレベルシフタ回路。
【請求項２】
第１の電極が接地ノードに接続され、第２の電極が前記出力端子に接続され且つ制御電極が前記コントロール回路の出力ノードに接続されたＮチャネル型の第３のトランジスタをさらに備えることを特徴とする請求項１に記載のレベルシフタ回路。
【請求項３】
前記コントロール回路が、
第１の電極が接地ノードに接続され、第２の電極が該コントロール回路の出力ノードに接続され且つ制御電極が前記入力端子に接続されたＮチャネル型の第４のトランジスタと、
第１の電極が前記接地ノードに接続され、第２の電極が前記出力ノードに接続され且つ制御電極が前記出力端子に接続されたＮチャネル型の第５のトランジスタと、
第１の電極が前記第２の電源ノードに接続され、第２の電極が前記出力ノードに接続され且つ制御電極が前記出力端子に接続されたＰチャネル型の第６のトランジスタと、
を備えることを特徴とする請求項１または２に記載のレベルシフタ回路。
【請求項４】
前記コントロール回路が、
第１の電極が接地ノードに接続され、第２の電極が該コントロール回路の出力ノードに接続され且つ制御電極が前記入力端子に接続されたＮチャネル型の第７のトランジスタと、
第１の電極が前記第２の電源ノードに接続され、第２の電極が前記出力ノードに接続され且つ制御電極が前記入力端子に接続されたＰチャネル型の第８のトランジスタと、
を備えることを特徴とする請求項１または２に記載のレベルシフタ回路。
【請求項５】
前記コントロール回路が、
第１の電極が接地ノードに接続され、第２の電極が該コントロール回路の出力ノードに接続され且つ制御電極が前記入力端子に接続されたＮチャネル型の第９のトランジスタと、
第１の電極が前記第２の電源ノードに接続され、第２の電極が前記出力ノードに接続され且つ制御電極が前記出力端子に接続されたＰチャネル型の第１０のトランジスタと、
を備えることを特徴とする請求項１または２に記載のレベルシフタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、例えば二電源インタフェイス対応半導体集積回路等に搭載される、レベルシフタ回路に関する。
【背景技術】
【０００２】
従来より、入力信号のハイレベル電位を変換する回路が知られており、レベルシフタ回路と称されている。レベルシフタ回路としては、例えば、下記特許文献１の図４に記載されたものが知られている。
【０００３】
図３１は、特許文献１の図４に示されたレベルシフタ回路と同じ回路である。図３１に示したように、このレベルシフタ回路３１００は、ｎＭＯＳトランジスタ３１０１〜３１０３と、ｐＭＯＳトランジスタ３１１１〜３１１３と、入力端子３１２１と、出力端子３１２２とを備えている。ここで、ｐＭＯＳトランジスタ３１１１，３１１２のソースは３Ｖ系電源ラインｖｄｄ３（例えば３．３ボルト）に接続され、ｐＭＯＳトランジスタ３１１３のソースは２Ｖ系電源ラインｖｄｄ２（例えば２．５ボルト）に接続される。また、ｎＭＯＳトランジスタ３１０１〜３１０３のソースはグランドラインＧＮＤ（例えば０〜０．４Ｖ）に接続される。以下の説明では、２Ｖ系電源ラインｖｄｄ２によって与えられる電位をＨ２レベル、３Ｖ系電源ラインｖｄｄ３によって与えられる電位をＨ３レベル、グランドラインＧＮＤによって与えられる電位をＬレベルと記す。
【０００４】
図３１のレベルシフタ回路３１００では、入力信号ＩＮがＬレベルになったとき、ＭＯＳトランジスタ３１０３，３１１３からなるインバータがＨ２レベルを出力するので、ｎＭＯＳトランジスタ３１０２がオンし、したがって出力信号ＯＵＴがＬレベルになる。そして、出力信号ＯＵＴがＬレベルになるので、ｐＭＯＳトランジスタ３１１１がオンする。このとき、入力信号ＩＮがＬレベルなので、ｎＭＯＳトランジスタ３１０１はオフしている。したがって、ｐＭＯＳトランジスタ３１１２は、ゲート電位がＨ３レベルになるので、オフする。
【０００５】
一方、図３１のレベルシフタ回路において、入力信号ＩＮがＨ２レベルになったとき、ｎＭＯＳトランジスタ３１０１がオンするので、ｐＭＯＳトランジスタ３１１２がオンする。また、入力信号ＩＮがＨ２レベルになると、ＭＯＳトランジスタ３１０３，３１１３からなるインバータがＬレベルを出力するので、ｎＭＯＳトランジスタ３１０２がオフする。したがって、出力信号ＯＵＴがＨ３レベルまで上昇する。このため、ｐＭＯＳトランジスタ３１１１がオフする。
【０００６】
このようにして、図３１のレベルシフタ回路３１００は、Ｌレベルが入力されたときはＬレベルを出力することができ、且つ、Ｈ２レベルが出力されたときはＨ３レベルを出力することができる。すなわち、ハイレベルをＨ２レベルからＨ３レベルに変換することができる。
【特許文献１】特開平６−２８３９７９号公報（段落０００４〜０００８、図４）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来のレベルシフタ回路３１００には、動作遅延が大きく且つ消費電流が多いという欠点があった。以下、この理由を説明する。
【０００８】
入力信号ＩＮがＨ２レベルからＬレベルに変化した場合、出力信号ＯＵＴの電位低下が開始されるためには、２段のトランジスタ（ｎＭＯＳトランジスタ３１０３，３１０２）がオンする必要がある。また、ｎＭＯＳトランジスタ３１０２がオンしたとき、ｐＭＯＳトランジスタ３１１２もオンしているので、３Ｖ系電源ラインｖｄｄ３からグランドラインに電流が放出される。その後、２個のｐＭＯＳトランジスタ３１１１，３１１２が順次オフすることにより、この放電が停止される。
【０００９】
同様に、入力信号ＩＮがＬレベルからＨ２レベルに変化した場合、出力信号ＯＵＴの電位上昇が開始されるためには、２段のトランジスタ（ｎＭＯＳトランジスタ３１０１およびｐＭＯＳトランジスタ３１１２）がオンする必要がある。また、ｎＭＯＳトランジスタ３１０１がオンしたとき、ｐＭＯＳトランジスタ３１１１もオンしているので、３Ｖ系電源ラインｖｄｄ３からグランドラインに電流が放出される。その後、２個のＭＯＳトランジスタ３１０２，３１１１が順次オフすることにより、この放電が停止される。
【００１０】
半導体集積回路では、動作速度の向上や消費電力の低減に対する要求が非常に大きい。このため、動作遅延が少なく且つ消費電力が小さいレベルシフタ回路が要求されていた。
【課題を解決するための手段】
【００１１】
本発明は、第１の電源電位が供給される第１の電源ノードと、前記第１の電源電位より高い第２の電源電位が供給される第２の電源ノードと、前記第１の電源電位若しくは接地電位の入力信号が入力される入力端子と、前記第２の電源電位若しくは前記接地電位の出力信号が出力される出力端子と、第１の電極が前記入力端子に接続され、第２の電極が前記出力端子に接続され且つ制御電極が前記第１の電源ノードに接続されたＮチャネル型の第１のトランジスタと、第１の電極が前記第２の電源ノードに接続され且つ第２の電極が前記出力端子に接続されたＰチャネル型の第２のトランジスタと、前記入力端子に前記第１の電源電位の前記入力信号が入力されたことに応じて前記第２のトランジスタを導通状態とし、前記入力端子に前記接地電位の前記入力信号が入力されたことに応じて前記第２のトランジスタを非導通状態とするコントロール回路とを備える。
【発明の効果】
【００１２】
本発明によれば、動作遅延が少なく且つ消費電力が小さいレベルシフタ回路を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
【００１４】
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、本発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
【００１５】
第１の実施の形態
第１の実施の形態に係るレベルシフタ回路について、図１〜図６を用いて説明する。
【００１６】
図１は、この実施の形態に係るレベルシフタ回路１００の構成を示す回路図である。図１に示したように、レベルシフタ回路１００は、ｎＭＯＳトランジスタ１０１〜１０４と、ｐＭＯＳトランジスタ１１１，１１２とを備えている。ここで、ｎＭＯＳトランジスタ１０３と、トランジスタ１０４，１１２からなるインバータとは、この発明のコントロール回路を構成する。
【００１７】
ここで、ｎＭＯＳトランジスタ１０１（第１のトランジスタ）は、ソースが入力端子１２１に接続され、ドレインが出力端子１２２に接続され、且つ、ゲートが２Ｖ系電源ラインｖｄｄ２（第１の電源ノードに対応、例えば２．５ボルト）に接続されている。
【００１８】
ｐＭＯＳトランジスタ１１１（第２のトランジスタ）は、ソースが３Ｖ系電源ラインｖｄｄ３（第２の電源ノードに対応、例えば３．３ボルト）に接続され、ドレインが出力端子１２２に接続され、且つ、ゲートがノードＮ１（コントロール回路の出力ノード）に接続されている。
【００１９】
ｎＭＯＳトランジスタ１０２（第３のトランジスタ）は、ソースがグランドラインＧＮＤ（接地ノードに対応、例えば０〜０．４Ｖ）に接続され、ドレインが出力端子１２２に接続され、且つ、ゲートがノードＮ１に接続されている。
【００２０】
ｎＭＯＳトランジスタ１０３（第４のトランジスタ）は、ソースがグランドラインＧＮＤに接続され、ドレインがノードＮ１に接続され、且つ、ゲートが入力端子１２１に接続されている。
【００２１】
ｎＭＯＳトランジスタ１０４（第５のトランジスタ）は、ソースがグランドラインＧＮＤに接続され、ドレインがノードＮ１に接続され、且つ、ゲートが出力端子１２２に接続されている。
【００２２】
ｐＭＯＳトランジスタ１１２（第６のトランジスタ）は、ソースが３Ｖ系電源ラインｖｄｄ３に接続され、ドレインがノードＮ１に接続され、且つ、ゲートが出力端子１２２に接続されている。
【００２３】
以下、図１に示したレベルシフタ回路１００の動作について、図２および図３を用いて説明する。図２は、レベルシフタ回路１００の入力電圧上昇時の動作シミュレーションの結果を示すグラフである。図２において、縦軸は出力信号ＯＵＴおよびノードＮ１の電位であり、横軸は入力信号ＩＮの電位である。また、図３において、縦軸は入力信号ＩＮ、出力信号ＯＵＴおよびノードＮ１の電位であり、横軸は時間である。
【００２４】
以下の説明では、２Ｖ系電源ラインｖｄｄ２によって与えられる電位をＨ２レベル、３Ｖ系電源ラインｖｄｄ３によって与えられる電位をＨ３レベル、グランドラインＧＮＤによって与えられる電位をＬレベルと記す。
【００２５】
ｎＭＯＳトランジスタ１０１は、ゲートが２Ｖ系電源ラインｖｄｄ２に接続されており、したがって、常にオンしている。このため、入力信号ＩＮ（すなわち入力端子１２１の電位）がＬレベルのとき、出力信号ＯＵＴ（すなわち出力端子１２２の電位）はＬレベルである。また、信号ＩＮ，ＯＵＴがＬレベルなので、ｎＭＯＳトランジスタ１０３，１０４はオフしており、且つ、ｐＭＯＳトランジスタ１１２はオンしている。したがって、ノードＮ１の電位はＨ３レベルである。このため、ｎＭＯＳトランジスタ１０２はオンしており、且つ、ｐＭＯＳトランジスタ１１１はオフしている。
【００２６】
ここで、入力信号ＩＮがＬレベルからＨ２レベルへ上昇する場合を考える。この場合、入力信号ＩＮの上昇と同時に、出力信号ＯＵＴが上昇を開始する。このため、ｎＭＯＳトランジスタ１０３がオンするとともに、ｎＭＯＳトランジスタ１０４がオンし且つｐＭＯＳトランジスタ１１２がオフする。これにより、ノードＮ１の電位が、低下する。そして、ノードＮ１の電位が動作閾値よりも低くなると、ｐＭＯＳトランジスタ１１１がオンし且つｎＭＯＳトランジスタ１０２がオフする。これにより、出力信号ＯＵＴの電位上昇が加速され、Ｈ３レベルに達する。このとき、ｎＭＯＳトランジスタ１０１の段落ち効果により、入力信号ＩＮはＨ２レベルに保たれ、Ｈ３まで上昇することはない。したがって、レベルシフタ回路１００の前段の回路に影響が及ぶことはない。
【００２７】
次に、入力信号ＩＮがＨ２レベルからＬレベルへ下降する場合を考える。この場合、入力信号ＩＮの下降と同時に、出力信号ＯＵＴも下降を開始する。このため、ｎＭＯＳトランジスタ１０３がオフするとともに、ｎＭＯＳトランジスタ１０４がオフし且つｐＭＯＳトランジスタ１１２がオンする。これにより、ノードＮ１の電位が上昇する。したがって、ｎＭＯＳトランジスタ１０２はオンし、且つ、ｐＭＯＳトランジスタ１１１はオフする。これにより、出力信号ＯＵＴは、完全なＬレベルまで低下する。
【００２８】
図４は、レベルシフタ回路１００の入力電圧上昇時の消費電流のシミュレーションの結果を示すグラフである。図４において、縦軸は３Ｖ系電源ラインｖｄｄ３から流出する電流の値であり、横軸は入力信号ＩＮの電位である。
【００２９】
図４から解るように、入力信号ＩＮが０．５Ｖから１．５Ｖまで上昇するときに、３Ｖ系電源ラインｖｄｄ３から電流が流出する。これは、主として、３Ｖ系電源ラインｖｄｄ３からｐＭＯＳトランジスタ１１１に供給される電流である。但し、上述したように、ｐＭＯＳトランジスタ１１１のオン動作とほぼ同時にｎＭＯＳトランジスタ１０２がオフするので、トランジスタ１１１，１０２を貫通する電流は、実質的に零である。さらに、図４から解るように、入力信号ＩＮがＬレベルのときおよびＨ２レベルのときの流出電流は零である。したがって、レベルシフタ回路１００の消費電力は、非常に小さい。
【００３０】
図５、図６は、この実施の形態に係るレベルシフタ回路１００および従来のレベルシフタ回路３１００（図３１参照）の動作シミュレーション結果を示すグラフである。図５は、入力信号ＩＮが上昇する場合であり、図６は入力信号ＩＮが下降する場合である。図５、図６において、縦軸は電位であり、横軸は時間である。また、曲線ＴＲＸ０は従来のレベルシフタ回路３１００の出力電位、曲線ＴＲＸ１はこの実施の形態のレベルシフタ回路１００の出力電位を示している。また、ＶＤＤ３は、３Ｖ系電源ラインｖｄｄ３の供給電位である。
【００３１】
図５から解るように、この実施の形態に係るレベルシフタ回路１００は、入力信号の上昇開始とほぼ同時に、出力信号ＯＵＴの上昇が開始される。そして、レベルシフタ回路１００は、出力信号ＯＵＴの電位がＶＤＤ３／２に達するまでの所要時間が、従来のレベルシフタ回路３１００よりも、ｄ１だけ短い。
【００３２】
また、図６から解るように、レベルシフタ回路１００の方が、レベルシフタ回路３１００よりも、出力信号ＯＵＴの下降が早く開始される。そして、レベルシフタ回路１００は、出力信号ＯＵＴの電位がＶＤＤ３／２に達するまでの所要時間が、従来のレベルシフタ回路３１００よりも、ｄ２だけ短い。
【００３３】
以上説明したように、この実施の形態では、ゲートが電源ノードｖｄｄ２に接続されたｎＭＯＳトランジスタ１０１を備えることにより、入力端子１２１にＧＮＤレベルの入力信号韻が入力された場合に、ｎＭＯＳトランジスタ１０１を介してＧＮＤレベルの信号が出力端子ＯＵＴに伝搬され、出力端子ＯＵＴからはＧＮＤレベルの信号が瞬時に出力される。また、この実施の形態では、ｎＭＯＳトランジスタ１０１を備えることにより、入力端子１２１にＨ２レベル（第１の電源電位レベル）の入力信号ＩＮが入力された場合に、出力端子ＯＵＴは、瞬時にＨ２レベル近くのレベルとなる。そして、電源ノードｖｄｄ３と出力端子ＯＵＴとの間に接続されたｐＭＯＳトランジスタ１１１と、入力信号ＩＮに応じてｐＭＯＳトランジスタ１１１の導通状態を制御するコントロール回路とを備えることにより、Ｈ２レベルとなった出力端子ＯＵＴの電位はＨ３レベル（第２の電源電位レベル）まで上昇する。このように、この実施の形態に係るレベルシフタ回路によれば、動作速度の高速化を図ることができる。
【００３４】
以上説明したように、この実施の形態によれば、消費電力が小さく且つ動作速度が速いレベルシフタ回路を提供することができる。
【００３５】
第２の実施の形態
第２の実施の形態に係るレベルシフタ回路について、図７〜図１１を用いて説明する。
【００３６】
図７は、この実施の形態に係るレベルシフタ回路７００の構成を示す回路図である。図７において、図１と同じ符号を付した構成要素は、それぞれ図１のレベルシフタ回路１００と同じものを示している。すなわち、レベルシフタ回路７００は、ｎＭＯＳトランジスタ１０２（この発明の第３のトランジスタ）を備えていない点で、レベルシフタ回路１００と異なる。
【００３７】
以下、図７に示したレベルシフタ回路７００の動作について、図８および図９を用いて説明する。図８は、レベルシフタ回路７００の入力電圧上昇時の動作シミュレーションの結果を示すグラフである。図８において、縦軸は出力信号ＯＵＴおよびノードＮ１の電位であり、横軸は入力信号ＩＮの電位である。また、図９において、縦軸は入力信号ＩＮ、出力信号ＯＵＴおよびノードＮ１の電位であり、横軸は時間である。
【００３８】
以下の説明では、２Ｖ系電源ラインｖｄｄ２によって与えられる電位をＨ２レベル、３Ｖ系電源ラインｖｄｄ３によって与えられる電位をＨ３レベル、グランドラインＧＮＤによって与えられる電位をＬレベルと記す。
【００３９】
ｎＭＯＳトランジスタ１０１は、ゲートが２Ｖ系電源ラインｖｄｄ２に接続されており、したがって、常にオンしている。このため、入力信号ＩＮがＬレベルのとき、出力信号ＯＵＴはＬレベルである。また、入力信号ＩＮおよび出力信号ＯＵＴがＬレベルなので、ｎＭＯＳトランジスタ１０３，１０４はオフしており、且つ、ｐＭＯＳトランジスタ１１２はオンしている。したがって、ノードＮ１の電位はＨ３レベルである。このため、ｐＭＯＳトランジスタ１１１はオフしている。
【００４０】
ここで、入力信号ＩＮがＬレベルからＨ２レベルへ上昇する場合を考える。この場合、入力信号ＩＮの上昇と同時に、出力信号ＯＵＴが上昇を開始する。このため、ｎＭＯＳトランジスタ１０３がオンするとともに、ｎＭＯＳトランジスタ１０４もオンし且つｐＭＯＳトランジスタ１１２がオフする。これにより、ノードＮ１の電位が低下する。したがって、ｐＭＯＳトランジスタ１１１がオンする。これにより、出力信号ＯＵＴの電位上昇が加速され、Ｈ３レベルに達する。このとき、ｎＭＯＳトランジスタ１０１の段落ち効果により、入力信号ＩＮはＨ２レベルに保たれ、Ｈ３まで上昇することはない。したがって、レベルシフタ回路７００の前段の回路に影響が及ぶことはない。
【００４１】
次に、入力信号ＩＮがＨ２レベルからＬレベルへ下降する場合を考える。この場合、入力信号ＩＮの下降と同時に、出力信号ＯＵＴも下降を開始する。このため、ｎＭＯＳトランジスタ１０３がオフするとともに、ｎＭＯＳトランジスタ１０４もオフし且つｐＭＯＳトランジスタ１１２がオンする。これにより、ノードＮ１の電位はＨ３レベルになるので、ｐＭＯＳトランジスタ１１１がオフする。これにより、出力信号ＯＵＴは、完全なＬレベルまで低下する。
【００４２】
図１０は、レベルシフタ回路７００の入力電圧上昇時の消費電流のシミュレーションの結果を示すグラフである。図１０において、縦軸は３Ｖ系電源ラインｖｄｄ３から流出する電流の値であり、横軸は入力信号ＩＮの電位である。
【００４３】
図１０から解るように、入力信号ＩＮが０．５Ｖから１．５Ｖまで上昇するときに、３Ｖ系電源ラインｖｄｄ３から電流が流出する。これは、主として、ｐＭＯＳトランジスタ１１１に供給される電流である。図１０から解るように、入力信号ＩＮがＬレベルのときおよびＨ２レベルのときの消費電力はほぼ零である。したがって、レベルシフタ回路７００の消費電力は、非常に小さい。
【００４４】
図１１は、この実施の形態に係るレベルシフタ回路７００および第１の実施の形態に係るレベルシフタ回路１００（図１参照）の動作シミュレーションの結果を示すグラフである。図１１は、入力信号ＩＮが上昇する場合を示している。図１１において、縦軸は電位であり、横軸は時間である。また、曲線ＴＲＸ１はレベルシフタ回路１００の出力電位を示し、曲線ＴＲＸ２はレベルシフタ回路７００の出力電位を示している。また、ＶＤＤ３は、３Ｖ系電源ラインｖｄｄ３の供給電位である。
【００４５】
図１１から解るように、この実施の形態に係るレベルシフタ回路７００は、入力信号の上昇とほぼ同じ傾きで、出力信号ＯＵＴが上昇する。レベルシフタ回路７００は、出力信号ＯＵＴの電位がＶＤＤ３／２に達するまでの所要時間が、レベルシフタ回路１００よりも、ｄ３だけ短い。これは、第１の実施の形態に係るレベルシフタ回路１００では出力信号ＯＵＴの電位上昇時にｎＭＯＳトランジスタ１０２から電流が放出されるのに対し、この実施の形態に係るレベルシフタ回路７００はｎＭＯＳトランジスタ１０２を備えていないからである。
【００４６】
このように、ｎＭＯＳトランジスタ１０２（図１参照）を用いないことにより、出力信号ＯＵＴが立ち上がる際の動作時間をさらに高速化することができる。
【００４７】
以上説明したように、この実施の形態によれば、消費電力が小さく且つ動作速度が速いレベルシフタ回路を提供することができる。
【００４８】
第３の実施の形態
第３の実施の形態に係るレベルシフタ回路について、図１２〜図１６を用いて説明する。
【００４９】
図１２は、この実施の形態に係るレベルシフタ回路１２００の構成を示す回路図である。図１２において、図１と同じ符号を付した構成要素は、それぞれ図１のレベルシフタ回路１００と同じものを示している。すなわち、この実施の形態に係るレベルシフタ回路１２００は、コントロール回路（トランジスタ１２０１，１２１１から構成されている）が、第１、第２の実施の形態と異なる。
【００５０】
ｎＭＯＳトランジスタ１２０１（第７のトランジスタ）は、ソースがグランドラインＧＮＤに接続され、ドレインがノードＮ１に接続され、且つ、ゲートが入力端子１２１に接続されている。
【００５１】
ｐＭＯＳトランジスタ１２１１（第８のトランジスタ）は、ソースが３Ｖ系電源ラインｖｄｄ３に接続され、ドレインがノードＮ１に接続され、且つ、ゲートが入力端子１２１に接続されている。
【００５２】
以下、図１２に示したレベルシフタ回路１２００の動作について、図１３および図１４を用いて説明する。図１３は、レベルシフタ回路１２００の入力電圧上昇時の動作シミュレーションの結果を示すグラフである。図１３において、縦軸は出力信号ＯＵＴおよびノードＮ１の電位であり、横軸は入力信号ＩＮの電位である。また、図１４において、縦軸は入力信号ＩＮ、出力信号ＯＵＴおよびノードＮ１の電位であり、横軸は時間である。
【００５３】
以下の説明では、２Ｖ系電源ラインｖｄｄ２によって与えられる電位をＨ２レベル、３Ｖ系電源ラインｖｄｄ３によって与えられる電位をＨ３レベル、グランドラインＧＮＤによって与えられる電位をＬレベルと記す。
【００５４】
ｎＭＯＳトランジスタ１０１は、ゲートが２Ｖ系電源ラインｖｄｄ２に接続されており、したがって、常にオンしている。このため、入力信号ＩＮがＬレベルのとき、出力信号ＯＵＴはＬレベルである。また、入力信号ＩＮがＬレベルなので、ｎＭＯＳトランジスタ１２０１はオフし、且つ、ｐＭＯＳトランジスタ１２１１はオンしている。したがって、ノードＮ１の電位はＨ３レベルである。このため、ｎＭＯＳトランジスタ１０２はオンしており、且つ、ｐＭＯＳトランジスタ１１１はオフしている。
【００５５】
ここで、入力信号ＩＮがＬレベルからＨ２レベルへ上昇する場合を考える。この場合、入力信号ＩＮの上昇と同時に、出力信号ＯＵＴが上昇を開始する。また、入力信号ＩＮの電位が上昇するので、トランジスタ１２０１，１２１１のゲート電位も上昇する。その後、これらのゲート電位が動作閾値よりも高くなると、ｎＭＯＳトランジスタ１２０１がオンし且つｐＭＯＳトランジスタ１２１１がオフする。これにより、ノードＮ１の電位が低下する。そして、ノードＮ１の電位が動作閾値よりも低くなると、ｎＭＯＳトランジスタ１０２がオフし、且つ、ｐＭＯＳトランジスタ１１１がオンする。これにより、出力信号ＯＵＴの電位上昇が加速され、Ｈ３レベルに達する。このとき、ｎＭＯＳトランジスタ１０１の段落ち効果により、入力信号ＩＮはＨ２レベルに保たれ、Ｈ３まで上昇することはない。したがって、レベルシフタ回路１２００の前段の回路に影響が及ぶことはない。
【００５６】
次に、入力信号ＩＮがＨ２レベルからＬレベルへ下降する場合を考える。この場合、入力信号ＩＮの下降と同時に、出力信号ＯＵＴも下降を開始する。その後、入力信号ＩＮの電位が動作閾値よりも低くなると、ｎＭＯＳトランジスタ１２０１がオフし且つｐＭＯＳトランジスタ１２１１がオンするので、ノードＮ１の電位はＨ３レベルまで上昇する。したがって、ｎＭＯＳトランジスタ１０２がオンし、且つ、ｐＭＯＳトランジスタ１１１がオフする。これにより、出力信号ＯＵＴは、完全なＬレベルまで低下する。
【００５７】
図１５は、レベルシフタ回路１２００の入力電圧上昇時の消費電流のシミュレーションの結果を示すグラフである。図１５において、縦軸は２Ｖ、３Ｖ系電源ラインｖｄｄ２，ｖｄｄ３から流出する電流の値であり、横軸は入力信号ＩＮの電位である。
【００５８】
図１５から解るように、入力信号ＩＮが０．５Ｖから１．５Ｖまで上昇するときに、２Ｖ、３Ｖ系電源ラインｖｄｄ２，ｖｄｄ３から電流が流出する。この実施の形態では、トランジスタ１２０１，１２１１は同時に動作し、且つ、トランジスタ１０２，１１１は同時に動作するので、貫通電流は実質的に生じない。さらに、図１５から解るように、入力信号ＩＮがＬレベルのときおよびＨ２レベルのときの消費電力は、ほぼ零である。したがって、レベルシフタ回路１２００の消費電力は、非常に小さい。
【００５９】
図１６は、この実施の形態に係るレベルシフタ回路１２００および第２の実施の形態に係るレベルシフタ回路７００（図７参照）の動作シミュレーションの結果を示すグラフである。図１６は、入力信号ＩＮが下降する場合を示している。図１６において、縦軸は電位であり、横軸は時間である。また、曲線ＴＲＸ２はレベルシフタ回路７００の出力電位を示し、曲線ＴＲＸ３はレベルシフタ回路１２００の出力電位を示している。また、ＶＤＤ３は、３Ｖ系電源ラインｖｄｄ３の供給電位である。
【００６０】
図１６から解るように、この実施の形態に係るレベルシフタ回路１２００は、レベルシフタ回路７００よりも速く、出力信号ＯＵＴが下降する。レベルシフタ回路１２００は、出力信号ＯＵＴの電位がＶＤＤ３／２に達するまでの所要時間が、レベルシフタ回路７００よりも、ｄ４だけ短い。
【００６１】
このように、この実施の形態によれば、出力信号ＯＵＴが立ち下がる際の動作時間をさらに高速化することができる。
【００６２】
以上説明したように、この実施の形態によれば、消費電力が小さく且つ動作速度が速いレベルシフタ回路を提供することができる。
【００６３】
第４の実施の形態
第４の実施の形態に係るレベルシフタ回路について、図１７〜図２１を用いて説明する。
【００６４】
図１７は、この実施の形態に係るレベルシフタ回路１７００の構成を示す回路図である。図１７において、図１２と同じ符号を付した構成要素は、それぞれ図１２のレベルシフタ回路１２００と同じものを示している。すなわち、この実施の形態に係るレベルシフタ回路１７００は、ｎＭＯＳトランジスタ１０２（この発明の第３のトランジスタ）を備えていない点で、レベルシフタ回路１２００と異なる。
【００６５】
以下、図１７に示したレベルシフタ回路１７００の動作について、図１８および図１９を用いて説明する。図１８は、レベルシフタ回路１７００の入力電圧上昇時の動作シミュレーションの結果を示すグラフである。図１８において、縦軸は出力信号ＯＵＴおよびノードＮ１の電位であり、横軸は入力信号ＩＮの電位である。また、図１９において、縦軸は入力信号ＩＮ、出力信号ＯＵＴおよびノードＮ１の電位であり、横軸は時間である。
【００６６】
以下の説明では、２Ｖ系電源ラインｖｄｄ２によって与えられる電位をＨ２レベル、３Ｖ系電源ラインｖｄｄ３によって与えられる電位をＨ３レベル、グランドラインＧＮＤによって与えられる電位をＬレベルと記す。
【００６７】
ｎＭＯＳトランジスタ１０１は、ゲートが２Ｖ系電源ラインｖｄｄ２に接続されており、したがって、常にオンしている。このため、入力信号ＩＮがＬレベルのとき、出力信号ＯＵＴはＬレベルである。また、入力信号ＩＮがＬレベルなので、ｎＭＯＳトランジスタ１２０１はオフし、且つ、ｐＭＯＳトランジスタ１２１１はオンしている。したがって、ノードＮ１の電位はＨ３レベルである。このため、ｐＭＯＳトランジスタ１１１はオフしている。
【００６８】
ここで、入力信号ＩＮがＬレベルからＨ２レベルへ上昇する場合を考える。この場合、入力信号ＩＮの上昇と同時に、出力信号ＯＵＴが上昇を開始する。また、入力信号ＩＮの電位が上昇するので、トランジスタ１２０１，１２１１のゲート電位も上昇する。その後、これらのゲート電位が動作閾値よりも高くなると、ｎＭＯＳトランジスタ１２０１がオンし且つｐＭＯＳトランジスタ１２１１がオフする。これにより、ノードＮ１の電位が低下する。そして、ノードＮ１の電位が動作閾値よりも低くなると、ｐＭＯＳトランジスタ１１１がオンする。これにより、出力信号ＯＵＴの電位上昇が加速され、Ｈ３レベルに達する。このとき、ｎＭＯＳトランジスタ１０１の段落ち効果により、入力信号ＩＮはＨ２レベルに保たれ、Ｈ３まで上昇することはない。したがって、レベルシフタ回路１７００の前段の回路に影響が及ぶことはない。
【００６９】
次に、入力信号ＩＮがＨ２レベルからＬレベルへ下降する場合を考える。この場合、入力信号ＩＮの下降と同時に、出力信号ＯＵＴも下降を開始する。その後、入力信号ＩＮの電位が動作閾値よりも低くなると、ｎＭＯＳトランジスタ１２０１がオフし且つｐＭＯＳトランジスタ１２１１がオンするので、ノードＮ１の電位はＨ３レベルになる。このため、ｐＭＯＳトランジスタ１１１が、オフする。これにより、出力信号ＯＵＴは、完全なＬレベルまで低下する。
【００７０】
図２０は、レベルシフタ回路１７００の入力電圧上昇時の消費電流のシミュレーションの結果を示すグラフである。図２０において、縦軸は２Ｖ、３Ｖ系電源ラインｖｄｄ２，ｖｄｄ３から流出する電流の値であり、横軸は入力信号ＩＮの電位である。
【００７１】
図２０から解るように、入力信号ＩＮが０．５Ｖから１．５Ｖまで上昇するときに、２Ｖ、３Ｖ系電源ラインｖｄｄ３から電流が流出する。この実施の形態でも、トランジスタ１２０１，１２１１は同時に動作するので、貫通電流は実質的に生じない。さらに、図２０から解るように、入力信号ＩＮがＬレベルのときおよびＨ２レベルのときの消費電力はほぼ零である。したがって、レベルシフタ回路１７００の消費電力は、非常に小さい。
【００７２】
図２１は、この実施の形態に係るレベルシフタ回路１７００および第３の実施の形態に係るレベルシフタ回路１２００（図１２参照）の動作シミュレーションの結果を示すグラフである。図２１は、入力信号ＩＮが上昇する場合を示している。図２１において、縦軸は電位であり、横軸は時間である。また、曲線ＴＲＸ３はレベルシフタ回路１２００の出力電位を示し、曲線ＴＲＸ４はレベルシフタ回路１７００の出力電位を示している。また、ＶＤＤ３は、３Ｖ系電源ラインｖｄｄ３の供給電位である。
【００７３】
図２１から解るように、この実施の形態に係るレベルシフタ回路１７００は、レベルシフタ回路１２００よりも速く、出力信号ＯＵＴが上昇する。レベルシフタ回路１７００は、出力信号ＯＵＴの電位がＶＤＤ３／２に達するまでの所要時間が、レベルシフタ回路１２００よりも、ｄ５だけ短い。
【００７４】
このように、この実施の形態によれば、出力信号ＯＵＴが立ち上がる際の動作時間をさらに高速化することができる。これは、第３の実施の形態に係るレベルシフタ回路１２００では出力信号ＯＵＴの電位上昇時にｎＭＯＳトランジスタ１０２から電流が放出されるのに対し、この実施の形態に係るレベルシフタ回路１７００はｎＭＯＳトランジスタ１０２を備えていないからである。
【００７５】
以上説明したように、この実施の形態によれば、消費電力が小さく且つ動作速度が速いレベルシフタ回路を提供することができる。
【００７６】
第５の実施の形態
第５の実施の形態に係るレベルシフタ回路について、図２２〜図２５を用いて説明する。
【００７７】
図２２は、この実施の形態に係るレベルシフタ回路２２００の構成を示す回路図である。図２２において、図１と同じ符号を付した構成要素は、それぞれ図１のレベルシフタ回路１００と同じものを示している。すなわち、この実施の形態に係るレベルシフタ回路２２００は、コントロール回路（トランジスタ２２０１，２２１１から構成されている）が、第１〜第４の実施の形態と異なる。
【００７８】
ｎＭＯＳトランジスタ２２０１（第９のトランジスタ）は、ソースがグランドラインＧＮＤに接続され、ドレインがノードＮ１に接続され、且つ、ゲートが入力端子１２１に接続されている。
【００７９】
ｐＭＯＳトランジスタ２２１１（第１０のトランジスタ）は、ソースが３Ｖ系電源ラインｖｄｄ３に接続され、ドレインがノードＮ１に接続され、且つ、ゲートが出力端子１２２に接続されている。
【００８０】
以下、図２２に示したレベルシフタ回路２２００の動作について、図２３を用いて説明する。図２３は、レベルシフタ回路２２００の入力電圧上昇時の動作シミュレーションの結果を示すグラフである。図２３において、縦軸は出力信号ＯＵＴおよびノードＮ１の電位であり、横軸は入力信号ＩＮの電位である。
【００８１】
以下の説明では、２Ｖ系電源ラインｖｄｄ２によって与えられる電位をＨ２レベル、３Ｖ系電源ラインｖｄｄ３によって与えられる電位をＨ３レベル、グランドラインＧＮＤによって与えられる電位をＬレベルと記す。
【００８２】
ｎＭＯＳトランジスタ１０１は、ゲートが２Ｖ系電源ラインｖｄｄ２に接続されており、したがって、常にオンしている。このため、入力信号ＩＮがＬレベルのとき、出力信号ＯＵＴはＬレベルである。また、信号ＩＮ，ＯＵＴがＬレベルなので、ｎＭＯＳトランジスタ２２０１はオフし、且つ、ｐＭＯＳトランジスタ２２１１はオンしている。したがって、ノードＮ１の電位はＨ３レベルである。このため、ｎＭＯＳトランジスタ１０２はオンしており、且つ、ｐＭＯＳトランジスタ１１１はオフしている。
【００８３】
ここで、入力信号ＩＮがＬレベルからＨ２レベルへ上昇する場合を考える。この場合、入力信号ＩＮの上昇と同時に、出力信号ＯＵＴが上昇を開始する。これにより、トランジスタ２２０１，２２１１のゲート電位も上昇する。その後、これらのゲート電位が動作閾値よりも高くなると、ｎＭＯＳトランジスタ２２０１がオンし且つｐＭＯＳトランジスタ２２１１がオフする。したがって、ノードＮ１の電位が下降するので、ｎＭＯＳトランジスタ１０２がオフし且つｐＭＯＳトランジスタ１１１がオンする。これにより、出力信号ＯＵＴの電位上昇が加速され、Ｈ３レベルに達する。このとき、ｎＭＯＳトランジスタ１０１の段落ち効果により、入力信号ＩＮはＨ２レベルに保たれ、Ｈ３まで上昇することはない。したがって、レベルシフタ回路２２００の前段の回路に影響が及ぶことはない。
【００８４】
次に、入力信号ＩＮがＨ２レベルからＬレベルへ下降する場合を考える。この場合、入力信号ＩＮの下降と同時に、出力信号ＯＵＴも下降を開始する。このため、ｎＭＯＳトランジスタ２２０１がオフし且つｐＭＯＳトランジスタ２２１１がオンするので、ノードＮ１の電位はＨ３レベルになる。ノードＮ１の電位がＨ３レベルになると、ｎＭＯＳトランジスタ１０２がオンし、且つ、ｐＭＯＳトランジスタ１１１がオフする。これにより、出力信号ＯＵＴは、完全なＬレベルまで低下する。
【００８５】
図２４は、レベルシフタ回路２２００の入力電圧上昇時の消費電流のシミュレーションの結果を示すグラフである。また、図２５は、図２４のシミュレーション結果（入力信号ＩＮがＬレベルのとき）を第４の実施の形態に係るレベルシフタ回路１７００と比較する拡大グラフである。図２４、図２５において、縦軸は３Ｖ系電源ラインｖｄｄ３から流出する電流の値であり、横軸は入力信号ＩＮの電位である。また、図２５において、ＴＲＸ４はレベルシフタ回路１７００に対応し、ＴＲＸ５はレベルシフタ回路２２００に対応する。
【００８６】
図２４から解るように、入力信号ＩＮが０．５Ｖから１．５Ｖまで上昇するときに、３Ｖ系電源ラインｖｄｄ３から電流が流出する。この実施の形態でも、トランジスタ２２０１，２２１１は同時に動作し、且つ、トランジスタ１０２，１１１は同時に動作するので、貫通電流は実質的に生じない。
【００８７】
さらに、図２５から解るように、レベルシフタ回路１７００では、入力信号ＩＮがＬレベルのときでも、３．５μＡ程度の微小電流が発生する。これに対して、この実施の形態に係るレベルシフタ回路２２００では、入力信号ＩＮがＬレベルのときの流出電流が完全に零である。これは、レベルシフタ回路２２００では、ｐＭＯＳトランジスタ２２１１のゲートが、入力端子１２１ではなく出力端子１２２に接続されているためである。すなわち、出力端子１２２はｎＭＯＳトランジスタ１０２によって確実に零ボルトにできるので、ｐＭＯＳトランジスタ２２１１のゲートを出力端子に接続した方が、より確実に貫通電流を無くすことができる。このように、この実施の形態によれば、上述の各実施形態よりも消費電力をさらに低減することができる。
【００８８】
以上説明したように、この実施の形態によれば、消費電力が小さく且つ動作速度が速いレベルシフタ回路を提供することができる。
【００８９】
第６の実施の形態
第６の実施の形態に係るレベルシフタ回路について、図２６〜図３０を用いて説明する。
【００９０】
図２６は、この実施の形態に係るレベルシフタ回路２６００の構成を示す回路図である。図２６において、図２２と同じ符号を付した構成要素は、それぞれ図２２のレベルシフタ回路２２００と同じものを示している。すなわち、この実施の形態に係るレベルシフタ回路２６００は、ｎＭＯＳトランジスタ１０２（この発明の第３のトランジスタ）を備えていない点で、レベルシフタ回路２２００と異なる。
【００９１】
以下、図２６に示したレベルシフタ回路２６００の動作について、図２７および図２８を用いて説明する。図２７、図２８は、レベルシフタ回路２６００の入力電圧上昇時の動作シミュレーションの結果を示すグラフである。図２７において、縦軸は出力信号ＯＵＴおよびノードＮ１の電位であり、横軸は入力信号ＩＮの電位である。また、図２８において、縦軸は入力信号ＩＮ、出力信号ＯＵＴおよびノードＮ１の電位であり、横軸は時間である。
【００９２】
以下の説明では、２Ｖ系電源ラインｖｄｄ２によって与えられる電位をＨ２レベル、３Ｖ系電源ラインｖｄｄ３によって与えられる電位をＨ３レベル、グランドラインＧＮＤによって与えられる電位をＬレベルと記す。
【００９３】
ｎＭＯＳトランジスタ１０１は、ゲートが２Ｖ系電源ラインｖｄｄ２に接続されており、したがって、常にオンしている。このため、入力信号ＩＮがＬレベルのとき、出力信号ＯＵＴはＬレベルである。また、信号ＩＮ，ＯＵＴがＬレベルなので、ｎＭＯＳトランジスタ２２０１はオフし、且つ、ｐＭＯＳトランジスタ２２１１はオンしている。したがって、ノードＮ１の電位はＨ３レベルである。このため、ｐＭＯＳトランジスタ１１１はオフしている。
【００９４】
ここで、入力信号ＩＮがＬレベルからＨ２レベルへ上昇する場合を考える。この場合、入力信号ＩＮの上昇と同時に、出力信号ＯＵＴが上昇を開始する。これにより、トランジスタ２２０１，２２１１のゲート電位も上昇する。その後、これらのゲート電位が動作閾値よりも高くなると、ｎＭＯＳトランジスタ２２０１がオンし且つｐＭＯＳトランジスタ２２１１がオフする。したがって、ノードＮ１の電位が下降するので、ｐＭＯＳトランジスタ１１１がオンする。これにより、出力信号ＯＵＴの電位上昇が加速され、Ｈ３レベルに達する。このとき、ｎＭＯＳトランジスタ１０１の段落ち効果により、入力信号ＩＮはＨ２レベルに保たれ、Ｈ３まで上昇することはない。したがって、レベルシフタ回路２６００の前段の回路に影響が及ぶことはない。
【００９５】
次に、入力信号ＩＮがＨ２レベルからＬレベルへ下降する場合を考える。この場合、入力信号ＩＮの下降と同時に、出力信号ＯＵＴも下降を開始する。このため、ｎＭＯＳトランジスタ２２０１がオフし且つｐＭＯＳトランジスタ２２１１がオンするので、ノードＮ１の電位はＨ３レベルまで上昇する。ノードＮ１の電位が閾値に達すると、ｐＭＯＳトランジスタ１１１がオフする。これにより、出力信号ＯＵＴは、完全なＬレベルまで低下する。
【００９６】
図２９は、レベルシフタ回路２６００の入力電圧上昇時の消費電流のシミュレーションの結果を示すグラフである。図２９において、縦軸は３Ｖ系電源ラインｖｄｄ３から流出する電流の値であり、横軸は入力信号ＩＮの電位である。
【００９７】
図２９から解るように、入力信号ＩＮが０．５Ｖから１．５Ｖまで上昇するときに、３Ｖ系電源ラインｖｄｄ３から電流が流出する。この実施の形態でも、トランジスタ２２０１，２２１１は同時に動作するので、貫通電流は実質的に生じない。さらに、図２０から解るように、入力信号ＩＮがＬレベルのときおよびＨ２レベルのときの消費電力は零である。したがって、レベルシフタ回路２６００の消費電力は、非常に小さい。
【００９８】
図３０は、この実施の形態に係るレベルシフタ回路２６００と第５の実施の形態に係るレベルシフタ回路２２００（図２２参照）との動作を比較したシミュレーションの結果を示すグラフである。図３０は、入力信号ＩＮが上昇する場合を示している。図３０において、縦軸は電位であり、横軸は時間である。また、曲線ＴＲＸ５はレベルシフタ回路２２００の出力電位を示し、曲線ＴＲＸ６はレベルシフタ回路２６００の出力電位を示している。また、ＶＤＤ３は、３Ｖ系電源ラインｖｄｄ３の供給電位である。
【００９９】
図３０から解るように、この実施の形態に係るレベルシフタ回路２６００は、レベルシフタ回路２２００よりも速く、出力信号ＯＵＴが上昇する。レベルシフタ回路２６００は、出力信号ＯＵＴの電位がＶＤＤ３／２に達するまでの所要時間が、レベルシフタ回路２２００よりも、ｄ７だけ短い。
【０１００】
このように、この実施の形態によれば、出力信号ＯＵＴが立ち上がる際の動作時間をさらに高速化することができる。これは、第５の実施の形態に係るレベルシフタ回路２２００では出力信号ＯＵＴの電位上昇時にｎＭＯＳトランジスタ１０２から電流が放出されるのに対し、この実施の形態に係るレベルシフタ回路２６００はｎＭＯＳトランジスタ１０２を備えていないからである。
【０１０１】
以上説明したように、この実施の形態によれば、消費電力が小さく且つ動作速度が速いレベルシフタ回路を提供することができる。
【産業上の利用可能性】
【０１０２】
この発明は、二電源インタフェイス対応半導体集積回路等に搭載されるレベルシフタ回路だけでなく、他の種類のレベルシフタ回路にも適用することができる。
【図面の簡単な説明】
【０１０３】
【図１】第１の実施の形態に係るレベルシフタ回路の構成を示す回路図である。
【図２】第１の実施の形態に係るレベルシフタ回路の動作シミュレーション結果を示すグラフである。
【図３】第１の実施の形態に係るレベルシフタ回路の動作シミュレーション結果を示すグラフである。
【図４】第１の実施の形態に係るレベルシフタ回路の動作シミュレーション結果を示すグラフである。
【図５】第１の実施の形態に係るレベルシフタ回路の動作シミュレーション結果を示すグラフである。
【図６】第１の実施の形態に係るレベルシフタ回路の動作シミュレーション結果を示すグラフである。
【図７】第２の実施の形態に係るレベルシフタ回路の構成を示す回路図である。
【図８】第２の実施の形態に係るレベルシフタ回路の動作シミュレーション結果を示すグラフである。
【図９】第２の実施の形態に係るレベルシフタ回路の動作シミュレーション結果を示すグラフである。
【図１０】第２の実施の形態に係るレベルシフタ回路の動作シミュレーション結果を示すグラフである。
【図１１】第２の実施の形態に係るレベルシフタ回路の動作シミュレーション結果を示すグラフである。
【図１２】第３の実施の形態に係るレベルシフタ回路の構成を示す回路図である。
【図１３】第３の実施の形態に係るレベルシフタ回路の動作シミュレーション結果を示すグラフである。
【図１４】第３の実施の形態に係るレベルシフタ回路の動作シミュレーション結果を示すグラフである。
【図１５】第３の実施の形態に係るレベルシフタ回路の動作シミュレーション結果を示すグラフである。
【図１６】第３の実施の形態に係るレベルシフタ回路の動作シミュレーション結果を示すグラフである。
【図１７】第４の実施の形態に係るレベルシフタ回路の構成を示す回路図である。
【図１８】第４の実施の形態に係るレベルシフタ回路の動作シミュレーション結果を示すグラフである。
【図１９】第４の実施の形態に係るレベルシフタ回路の動作シミュレーション結果を示すグラフである。
【図２０】第４の実施の形態に係るレベルシフタ回路の動作シミュレーション結果を示すグラフである。
【図２１】第４の実施の形態に係るレベルシフタ回路の動作シミュレーション結果を示すグラフである。
【図２２】第５の実施の形態に係るレベルシフタ回路の構成を示す回路図である。
【図２３】第５の実施の形態に係るレベルシフタ回路の動作シミュレーション結果を示すグラフである。
【図２４】第５の実施の形態に係るレベルシフタ回路の動作シミュレーション結果を示すグラフである。
【図２５】第５の実施の形態に係るレベルシフタ回路の動作シミュレーション結果を示すグラフである。
【図２６】第６の実施の形態に係るレベルシフタ回路の構成を示す回路図である。
【図２７】第６の実施の形態に係るレベルシフタ回路の動作シミュレーション結果を示すグラフである。
【図２８】第６の実施の形態に係るレベルシフタ回路の動作シミュレーション結果を示すグラフである。
【図２９】第６の実施の形態に係るレベルシフタ回路の動作シミュレーション結果を示すグラフである。
【図３０】第６の実施の形態に係るレベルシフタ回路の動作シミュレーション結果を示すグラフである。
【図３１】従来のレベルシフタ回路の一構成を示す回路図である。
【符号の説明】
【０１０４】
１０１，１０２，１０３，１０４  ｎＭＯＳトランジスタ
１１１，１１２  ｐＭＯＳトランジスタ
１２１  入力端子
１２２  出力端子
【図２】
2005086546.tif 000003
【図３】
2005086546.tif 000004
【図４】
2005086546.tif 000005
【図５】
2005086546.tif 000006
【図６】
2005086546.tif 000007
【図８】
2005086546.tif 000008
【図９】
2005086546.tif 000009
【図１０】
2005086546.tif 000010
【図１１】
2005086546.tif 000011
【図１３】
2005086546.tif 000012
【図１４】
2005086546.tif 000013
【図１５】
2005086546.tif 000014
【図１６】
2005086546.tif 000015
【図１８】
2005086546.tif 000016
【図１９】
2005086546.tif 000017
【図２０】
2005086546.tif 000018
【図２１】
2005086546.tif 000019
【図２３】
2005086546.tif 000020
【図２４】
2005086546.tif 000021
【図２５】
2005086546.tif 000022
【図２７】
2005086546.tif 000023
【図２８】
2005086546.tif 000024
【図２９】
2005086546.tif 000025
【図３０】
2005086546.tif 000026
【図１】
2005086546.tif 000027
【図７】
2005086546.tif 000028
【図１２】
2005086546.tif 000029
【図１７】
2005086546.tif 000030
【図２２】
2005086546.tif 000031
【図２６】
2005086546.tif 000032
【図３１】
2005086546.tif 000033