(57)【要約】【課題】SOI構造のラテラル型バイポーラトランジスタにおいて動作不能の原因となるコレクタ層からの空乏層と絶縁膜上からの空乏層の接触によるべース電流経路の遮断を防止し、デバイス動作を安定させることのできる半導体装置を提供する。【解決手段】SOI及びトレンチ技術を用いたラテラル型バイポーラトランジスタで、絶縁膜上のトランジスタ形成領域の半導体層中に設けられたもうひとつの絶縁膜によって2層の半導体層を有し、この絶縁膜をコレクタ層の下にのみ形成する構成によって、コレクタ層からの空乏層の広がりを半導体層中の絶縁膜で抑え、べース領域をより高電圧の状態で動作させてもコレクタ層下のべース電流経路を遮断することなく、半導体基板上の絶縁膜上にべース電流供給経路を常に確保でき、ラテラル型バイポーラトランジスタを動作させることができる。【選択図】図１
2005183435.tif 000002
【特許請求の範囲】
【請求項１】
半導体支持基板の一表面に第１の絶縁膜を介して形成された高抵抗の第１導電型半導体層中に前記第１導電型半導体層の表面に選択的に形成された前記半導体層と反対導電型の第２導電型のエミッタ領域とコレクタ領域と、前記第１導電型半導体の表面に選択的に形成された第１導電型のべースコンタクト領域を具備したラテラル型バイポーラ素子において、
前記第１導電型半導体層中に第２の絶縁膜と、この半導体層表面から前記第１の絶縁膜まで達する分離溝を有し、前記第２の絶縁膜が前記コレクタ領域の下にのみ形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はSOI（Silicon On Insu1ator）構造の半導体装置に関するもので、特に、ラテラル型バイポーラトランジスタに関するものである。
【背景技術】
【０００２】
近年、機器の小型化・高機能化などにより、半導体装置のデザインルール縮小による微細化と半導体装置の高機能化が進んでいる。さらにチップサイズの縮小化やデバイスの高速化、低消費電力化を実現すべくSOI技術が盛んに開発されている。
【０００３】
また、SOI構造は、絶縁膜でデバイスが完全に分離されているために高耐圧化が容易で、さらに寄生素子を減少させることができることから、高耐圧・大電流のパワーＩＣでの利用が活発である。デバイス技術に関しては各種機能の集積化のためにバイポーラ、CMOS、パワーデバイスの複合・集積化が進み、高機能を実現すべくアナログ・デジタル信号処理とドライバー回路を混載したインテリジェント化が進んでいる。これらの技術を結集したSOI構造のインテリジェントパワーICの開発が加速されている。
【０００４】
パワーICで多用されるSOI基板は半導体基板上に絶縁膜を形成し、更にその上に半導体基板を貼りあわせて形成する多層構造になっており、デバイスは上層の半導体基板に形成する。
【０００５】
また、トレンチ分離技術を利用し、上層の半導体基板に分離溝を設け、分離溝を絶縁物で埋め込み、デバイスを分離する。これらの技術によりデバイスは絶縁物に囲まれた形態になり、従来のpn接合の逆バイアス特性を利用した接合分離法で課題となっていたラッチアップ現象が抑制できるため、複数の電源を持ち、構造が異なる素子の1チップ化に適している。また、寄生容量も低減できるため、素子の微細化や高速化にも適している。
【０００６】
図２は従来のSOI構造のラテラル型PNPバイポーラトランジスタの断面図で、図４に示すラテラル型バイポーラトランジスタの平面図のA-A'線断面図である。図２において1は半導体基板、2は絶縁膜、3は誘電体分離層、4はべース領域となるn型半導体層、5はp型エミッタ層、6はp型コレクタ層である。
【０００７】
従来のSOI構造のラテラル型PNPバイポーラトランジスタは、支持基板である半導体基板1上のn型半導体層4中に、選択的にp型のエミッタ層5およびp型のコレクタ層6が形成され、さらに、半導体層4には高濃度でn型のベースコンタクト層7が形成されている。
【０００８】
図２に示したような構造において半導体支持基板1の電位と、絶縁膜2と誘電体分離層3に囲まれたn型半導体層4との電位の関係によっては、n型コレクタ層の底部と絶縁膜2の上部から伸びる空乏層の接触によってベース電流経路が遮断され、トランジスタが動作しなくなる不具合を生じる。
【０００９】
図３は従来のSOI構造のラテラル型PNPバイポーラトランジスタの不具合の例で、p型コレクタ層6の下のn型半導体層4の厚さYが絶縁膜2から伸びる空乏層8の形成により薄くなり(Y')、コレクタ・ベース間の逆接合電圧Vcbによるコレクタ層6からの空乏層10の広がりによってコレクタ層6下のn型半導体層4がより低電圧で完全空乏化される。ラテラル型バイポーラトランジスタは、コレクタ接合面に対するエミッタ接合面を大きくしてコレクタ電流に寄与しない損失成分を減らし、電流増幅率を確保するために、エミッタ拡散層とベースコンタクト層間にコレクタ層を形成した構造をとる。図４はラテラル型バイポーラトランジスタの平面図を示し、コレクタ電流に寄与しない損失成分を最小限に抑えるためにエミッタ層の周囲を取り囲むようにコレクタ層が形成されている。
【００１０】
そのため、ベースコンタクト層7とエミッタ層5の間のベース電流経路(コレクタ層6下のn型半導体層4)がコレクタ層6からの空乏層10と絶縁膜2上からの空乏層8によって低電圧で遮断され、ベース電流の供給経路が遮断され、動作させることが出来なくなる。特にベ一ス領域を高電圧の状態で動作させる高耐圧のラテラル型バイポーラトランジスタでは、コレクタ層6下のn型半導体層4が使用電圧に対し完全に空乏化しない厚みを確保しなければならないという問題がある。n型半導体層4の厚みは、混載される他の素子との兼ね合いで決定され、ラテラル型バイポーラトランジスタのみで一意的に決められないためにこの問題は深刻である。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
前記従来の技術で示したようにSOI構造のラテラル型バイポーラトランジスタは、ベース領域の半導体層の電位を高電圧化した場合、素子が動作しなくなる問題があり、この問題の解決には高電圧下においてもコレクタ層からの空乏層が絶縁膜からの空乏層に届かないように半導体層の厚みを厚くする方法が考えられるが、深い分離層形成にともなって製造コストが上昇するという問題点と薄い半導体層中に高耐圧素子を形成することができるというSOI半導体装置の長所がなくなるという問題点があった。
【００１２】
本発明では、上記間題点に鑑み、SO1構造のラテラル型バイポーラトランジスタにおいてコレクタ層と絶縁膜からの空乏層によるベース電流経路の遮断による素子動作の不具合を解消させることのできる優れた半導体装置を提供するものである。
【課題を解決するための手段】
【００１３】
上記間題点を解決するために本発明の半導体装置は、絶縁膜上のトランジスタ形成領域の半導体層中に設けられたもうひとつの絶縁膜をコレクタ層の下にのみ形成することを特徴とする。この構成によれば、コレクタ層からの空乏層の広がりを半導体層中の絶縁膜で抑えることができ、ベース領域をより高電圧の状態で動作させてもコレクタ層下のベース電流経路を遮断することなく、半導体基板上の絶縁膜上にベース電流供給経路を常に確保でき、ラテラル型バイポーラトランジスタを動作させることが可能となる。
【発明の効果】
【００１４】
以上のように本発明は、絶縁膜上のトランジスタ形成領域の半導体層中にもうひとつの絶縁膜を有し、この絶縁膜をラテラル型バイポーラトランジスタのコレクタ層の下にのみ形成した構成を特徴とする。この構成によって、半導体支持基板表面の絶縁膜上の空乏層とコレクタ層からの空乏層の広がりによる電流経路の遮断を防ぐことができ、高電圧下でのSOI構造のラテラル型バイポーラトランジスタの動作不具合を解消する、優れた半導体装置を実現できる。
【発明を実施するための最良の形態】
【００１５】
以下に本発明の実施形態について、図面を参照しながら説明する。
【００１６】
図１は本発明の実施形態におけるラテラル型PNPバイポーラトランジスタの断面図である。
【００１７】
図１において、多層構造のSOI基板20は、p型半導体基板11上に絶縁膜となるシリコン酸化膜12を形成し、さらにその上にn型半導体基板からなる半導体層13を貼りあわせて形成するSOI基板に、酸素イオンを選択的に高エネルギーでイオン注入し、選択的に形成された埋め込みシリコン酸化膜15でシリコン活性層13が半導体層14と半導体層16の2層に分離された構造になっており、このシリコン酸化膜15をコレクタ層6の直下に位置する所にのみ選択的に形成した構造になっている。半導体層16の厚さは、イオン注入条件(エネルギー、ドーズ量)とイオン注入後のアニールによって調整されるが、高耐圧デバイスを形成する場合など必要であれば、エピタキシャル成長によって半導体層16をさらに厚膜化させる。また、半導体層14の厚みと比抵抗は、使用する電源電圧でシリコン酸化膜12からの空乏層の広がりで完全空乏化しないように決定する。なお、シリコン酸化膜15にかかる電位差はほぼ0Vであるため、シリコン酸化膜15の厚さは形成するデバイスの耐圧に決定されず、厚膜化する必要はない。
【００１８】
また、デバイスはトレンチ分離技術で分離され、半導体層16の表面からシリコン酸化膜15と半導体層14を貫通してシリコン酸化膜12に達するトレンチ分離溝17を設け、そのトレンチ分離溝17をシリコン酸化膜18及びポリシリコン19で埋め込み、デバイス間を分離する。なお、本実施の形態の場合、半導体層16の膜厚は3μm程度、シリコン酸化膜15の膜厚は0.2μm程度、半導体層14は、比抵抗が約2Ωで膜厚が1μm程度、シリコン酸化膜12の膜厚は1μm程度、シリコン酸化膜18の膜厚は0.1〜0.2μm程度である。
【００１９】
半導体層16中に、選択的にイオン注入によって、p型のエミッタ層5(例えば、5×1017／cm3程度)およびp型のコレクタ層6(例えば、5×1017／cm3程度)が所定の距離を隔てて同時に形成され、さらに、高濃度n型のベースコンタクト層7(例えば、1×1020／cm3程度)が形成され、以降、通常の工程にてフィールド酸化膜、コンタクト領域、電極、配線、保護膜等を形成し、本発明の実施形態によるトランジスタが形成される。
【００２０】
このように構成された実施形態では、コレクタ・ベース間の逆バイアスが増大しコレクタ層6からの空乏層が広がっても、コレクタ層6下のシリコン酸化膜15により空乏層の下方向への広がりが抑制されるため、半導体支持基板11上のシリコン酸化膜12上に形成される空乏層に到達することはなく、エミッタ層5とコレクタ層6間の活性ベース領域へのベース電流経路は遮断されずシリコン酸化膜15の下部に確保される。したがって、シリコン酸化膜15下の半導体層14が空乏層の広がりによって塞がれないような厚みを確保すれば、コレクタ・ベース間電圧が大きい状態、すなわち、エミッタ・ベース電位が高電位でも半導体層16の厚みを増大させることなく動作可能である。
【００２１】
なお、上記の実施形態による半導体装置は、pnpバイポーラトランジスタについて説明したが、各不純物の導電型を特に限定するものではないことは明らかである。
【産業上の利用可能性】
【００２２】
以上のように本発明は、絶縁膜上のトランジスタ形成領域の半導体層中にもうひとつの絶縁膜を有し、この絶縁膜をラテラル型バイポーラトランジスタのコレクタ層の下にのみ形成した構成を特徴とする。この構成によって、半導体支持基板表面の絶縁膜上の空乏層とコレクタ層からの空乏層の広がりによる電流経路の遮断を防ぐことができ、高電圧下でのSOI構造のラテラル型バイポーラトランジスタの動作不具合を解消する、優れた半導体装置を実現できる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施形態に係わるSOI構造のラテラル型バイポーラトランジスタの断面図
【図２】従来のSOI構造のラテラル型バイポーラトランジスタの断面図
【図３】従来のSOI構造のトランジスタの一問題点を説明するための図
【図４】ラテラル型バイポーラトランジスタの平面図
【符号の説明】
【００２４】
１  半導体支持基板
１２，１５，１８  絶縁膜
１３  誘電体分離層
１６  半導体層
５  エミッタ層
６  コレクタ層
７  ベースコンタクト層
８  空乏層
１９  ポリシリコン
２０  ＳＯＩ基板
【図１】
2005183435.tif 000003
【図２】
2005183435.tif 000004
【図３】
2005183435.tif 000005
【図４】
2005183435.tif 000006