(57)【要約】【課題】  透明チャンネル薄膜トランジスタ及びｐ型透明チャンネル薄膜トランジスタの提供を課題とする。【解決手段】  本発明のトランジスタ素子は、実質的に透明なｐ型のデラフォサイト材料からなるチャンネル（10）と、チャンネル（10）と相接されているソースコンタクト（12）と、チャンネル（10）と相接されているドレインコンタクト（14）と、ゲートコンタクト（16）と、ゲートコンタクト（16）とチャンネル（10）の間のゲート絶縁体（18）とからなることを特徴とする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
実質的に透明なｐ型のデラフォサイト材料からなるチャンネル（10）と、
前記チャンネル（10）と相接されているソースコンタクト（12）と、
前記チャンネル（10）と相接されているドレインコンタクト（14）と、
ゲートコンタクト（16）と、
前記ゲートコンタクト（16）と前記チャンネル（10）の間のゲート絶縁体（18）と、
からなるトランジスタ素子。
【請求項２】
前記ゲートコンタクト（16）が基板（20）上に形成され、前記ゲート絶縁体（18）が該ゲートコンタクト（16）上に形成され、かつ前記チャンネル（10）が前記ゲート絶縁体（18）上に形成されている請求項１に記載の素子。
【請求項３】
前記ゲートコンタクト（16）、前記ソースコンタクト（12）、前記ドレインコンタクト（14）がパターン化され、回路相互接続パターン（34）が形成されている請求項２に記載の素子。
【請求項４】
CMOS回路（32）を形成するために、前記回路パターン（34）を介して接続されているｎ型透明チャンネルトランジスタ（36）をさらに含む請求項３に記載の素子。
【請求項５】
前記デラフォサイト材料が、CuScO2、CuAlO2、CuYO2、CuFeO2、CuCrO2、CuGaO2、CuInO2、AgCoO2、AgGaO2、AgInO2、AgScO2、AgCrO2からなるグループより選択されている請求項１に記載の素子。
【請求項６】
前記ソースコンタクト（12）、前記ドレインコンタクト（14）、前記ゲートコンタクト（16）が、GaN、BaCu2S2、NiO、Cu2O、CuScO2、CuAlO2、CuYO2、CuFeO2、CuCrO2、CuGaO2、CuInO2、AgCoO2、AgGaO2、AgInO2、AgScO2、AgCrO2からなるグループより選択されたドープされている半導体を含む請求項５に記載の素子。
【請求項７】
前記ソースコンタクト（12）及び前記ドレインコンタクト（14）が基板（20）上に形成され、前記チャンネル（10）が該基板（20）上に形成され、かつ前記ゲート絶縁体（18）が、前記ソースコンタクト（12）と前記ドレインコンタクト（14）及び前記チャンネル（10）上に形成されている請求項１に記載の素子。
【請求項８】
前記ソースコンタクト（12）、前記ドレインコンタクト（14）、前記ゲートコンタクト（16）及び前記ゲート絶縁体（18）のそれぞれが、透明材料から形成され、それによって前記素子（８）が透明素子を含む請求項１に記載の素子。
【請求項９】
前記実質的に透明なｐ型のデラフォサイト材料が、ドープされてないデラフォサイト材料、又はわずかにドープされているデラフォサイト材料を含む請求項１に記載の素子。
【請求項１０】
薄膜素子として形成されている請求項１に記載の素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はトランジスタ素子に関する。より詳細には、本発明は、透明チャンネル薄膜トランジスタと、ｐ型透明チャンネル薄膜トランジスタに関する。
【背景技術】
【０００２】
薄膜トランジスタは、従来のトランジスタ素子よりもより広範に適用可能な技術を示しているので、半導体業界において、きわめて重要である。ときには、薄膜トランジスタは、設計者が影響力を与えることのある新たな性質も提供して、著しい利点をもたらすことがある。興味深い１つの性質は、透明であることである。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、透明チャンネル薄膜トランジスタ及びｐ型透明チャンネル薄膜トランジスタの提供を課題とする。
【課題を解決するための手段】
【０００４】
上記課題は、実質的に透明なｐ型のデラフォサイト材料からなるチャンネルと、チャンネルと相接されているソースコンタクトと、チャンネルと相接されているドレインコンタクトと、ゲートコンタクトと、ゲートコンタクトとチャンネルの間のゲート絶縁体と、からなるトランジスタ素子によって解決される。
【０００５】
本発明の開示する主題は、透明チャンネル薄膜トランジスタ及び、ｐ型透明チャンネル薄膜トランジスタに関する。一実施形態において、ドープされてないデラフォサイト（デラフォス鉱）材料又はわずかにドープされているデラフォサイト（デラフォス鉱）材料は、薄膜トランジスタ中にｐ型チャンネルを形成する。例示的な実施形態では、ゲート、ソース、ドレインの領域及び絶縁部も、透明材料から形成されて、完全に透明な素子が形成される。本発明の追加的な実施形態は、相補型金属酸化膜半導体（CMOS）回路の基礎として、ｐ型透明デラフォサイトチャンネルトランジスタの集積化にかかわる。本発明の実施形態に基づいてCMOS回路を形成するために、ｐ型透明デラフォサイトチャンネルトランジスタを、従来のｎチャンネル透明薄膜トランジスタに一体化させることがある。それにより、CMOS透明薄膜回路が形成され、相補型回路の一般的利点が、透明チャンネル薄膜トランジスタ回路にまで拡張される。
【０００６】
本発明の実施形態の薄膜トランジスタは広い用途を有する。本発明の透明素子の実施形態は、とりわけ表示用途によく適している。透明素子は、光エネルギーをほとんど又は全く吸収しないので、透明でない素子よりも、光から影響を受ける可能性がより少ない。
【０００７】
本発明の例示的な実施形態による薄膜トランジスタは、低温において溶液処理することができる。溶液に溶解可能又は溶液中に懸濁可能なデラフォサイト材料を選択することにより、溶液法、例えばインクジェット印刷又はスピンコーティング（スピン塗布）を利用して処理することができる。溶液処理された薄膜トランジスタは、単純な手法、例えば回路の直接印刷法によって製造することができる。スクリーン印刷法は、溶液処理された薄膜トランジスタのドレイン領域とソース領域をパターニングするための例示的な手法である。
【発明の効果】
【０００８】
本発明は、実質的に透明なｐ型のデラフォサイト材料からなるチャンネル（10）を含むトランジスタ素子（８）に関する。ソースコンタクト（12）及びドレインコンタクト（14）が、チャンネル（10）と相接されている。ゲート絶縁体（18）が、ゲートコンタクト（16）とチャンネル（10）の間に設けられている。この構成により、透明チャンネル薄膜トランジスタ及びｐ型透明チャンネル薄膜トランジスタが提供される。
【発明を実施するための最良の形態】
【０００９】
さらに薄膜トランジスタ素子の実施形態を例示する。この説明では、例示することを目的として、特定の例示的な素子及び素子用途を利用するが、ただし本発明の実施形態は、例示する特定の素子の構成に限定されない。これらの実施形態の例示及び理解を目的として、寸法及び例示装置を誇張して示すことがある。異なる実施形態において同様の造作を示すために同じ参照番号を利用することがある。これらの図面の要素は、必ずしも、互いに対して基準化されている必要はない。むしろ、その代わりに、本発明の実施形態を明確に示すことに重点が置かれている。二次元の図式化した層構造によって例示されている素子が、三次元の素子構造及び集積回路を教示することが、当業者には理解されよう。
【００１０】
次に、これらの図に関して、典型的な実施形態を説明する。以下の説明において、あらゆる素子層は薄膜層である。図１は、典型的な実施形態のボトムゲート薄膜トランジスタ８を示す。ｐ型透明チャンネル10は、同一平面上のソースコンタクト12とドレインコンタクト14、及びゲートコンタクト16によって制御され、ゲートコンタクト16は、ゲート絶縁体18により、透明チャンネル10から絶縁されている。トランジスタ８が形成される基板20は、良好な絶縁性を備え、かつトランジスタ８の形成に利用される薄膜材料に適合し、相性が良くなければなけれならない。適切な例示的な基板はガラス及びプラステックを含む。具体的な例として、ポリカーボネート、ポリアリレート、ポリエチレンテレフタレート（PET）、ポリエステルスルフォン（PES）、ポリイミド、ポリオレフィン、ポリエチレンナフタレート（PEN）を挙げることができる。
【００１１】
トランジスタ８の実施形態は、完全に透明な素子、すなわち薄膜のすべてが透明材料から形成されている場合だけでなく、部分的に透明な素子、例えばｐ型透明チャンネル10だけが透明薄膜である場合も含む。追加の実施形態は透明基板の使用を含む。ｐ型透明チャンネル10は、ドープされてないデラフォサイト膜又はわずかにドープされているデラフォサイト膜である。わずかにドープされている層では、デラフォサイトは、その透明度と半導体性能を維持するのに十分な低いドーピングレベルを有する。一例として、本発明のわずかにドープされている実施形態は、キャリア濃度（ホール濃度）が1017cm-3よりも低いドーピングレベルを含む。ドープされてないデラフォサイトの見掛けの光バンドギャップは近紫外線の範囲内あるが、一方多量にドープされている（かつ導電性の）膜はほぼ不透明であることがある。デラフォサイトは、CuFeO2の結晶構造を有する材料である。デラフォサイトの例として、CuScO2、CuAlO2、CuYO2、CuFeO2、CuCrO2、CuGaO2、CuInO2、AgCoO2、AgGaO2、AgInO2、AgScO2、AgCrO2を挙げることができる。ホールキャリアを提供するのに適したドーパントであれば、いずれも使用することができる。例えば、CuYO2とCuInO2はカルシウム（Ca）を利用してｐ型にドープされる。別の例として、CuCrO2はマグネシウム（Mg）を利用してｐ型にドープされる。さらに、結果わずかに余分な酸素を生じさせる処理は、これらの材料中にｐ型導電性を得るのに利用されることが多く、またこのような処理が適正に制御されるのであれば、トランジスタ中に、ｐ型半導体チャンネルとして利用される光ドーピングレベルが生じる。ドープされてないｐ型チャンネルや、わずかにドープされているｐ型チャンネルは、エンハンスメントモード又は弱デプレッションモードのトランジスタ素子をもたらすことになる。負のゲート電圧は、ソースコンタクト12及びドレインコンタクト14から、ｐ型チャンネル10に、ｐ型チャンネル10とゲート絶縁体18との界面付近の領域内にホールを引き寄せることになる。ドープされてないデラフォサイト膜や、わずかにドープされているデラフォサイト膜は、さらに適度に低い正のゲート電圧を供給して、このチャンネルからホールを空乏化させ、それによって相対的に低いゲート電圧のターンオフ状態を生じさせる利点を有する。
【００１２】
ゲート絶縁体18、ゲートコンタクト16、ソースコンタクト12、ドレインコンタクト14に対して、いくつかの材料を使用することができる。ゲート絶縁体18を、例えば二酸化珪素（SiO2）、窒化珪素（Si3N4）、酸化アルミニウム（Al2O3）、酸化タンタル（Ta2O5）、酸化ハフニウム（HfO2）、酸化ジルコニウム（ZrO2）などの膜から形成することができる。ゲートコンタクト16とソース層／ドレイン層を、例えばｐ型ドープされているGaN、BaCu2S2、NiO、Cu2O、又は様々なデラフォサイト（CuScO2、CuAlO2、CuYO2、CuFeO2、CuCrO2、CuGaO2、CuInO2、AgCoO2、AgGaO2、AgInO2、AgScO2、AgCrO2）などのような透明導電体（すなわちｐ型ドープされているワイドバンドギャップ半導体）から形成することができる。またゲートコンタクト及びソース層／ドレイン層は、金（Au）、白金（Pt）、パラジウム（Pd）、ニッケル（Ni）、銅（Cu）、タングステン（W）、モリブデン（Mo）、クロム（Cr）、銀（Ag）、インジウム（In）、錫（Sn）、ガリウム（Ga）、亜鉛（Zn）、アルミニウム（Al）、チタン（Ti）などのような金属を含むことがある。
【００１３】
ソースから、ソース／チャンネル界面にあるｐ型デラフォサイトチャンネル10への効率的なホール注入を生じさせるために、ソースコンタクト及びドレインコンタクトの材料を選択することが有益である。所望のレベルの電気性能を得るために、材料が選択される。総体的な素子性能は、ソースコンタクト／ドレインコンタクトの様々な材料を利用して素子を構築するために、著しく変動することがある。ソースコンタクト、ドレインコンタクト、ゲートコンタクトの膜が透明材料から形成されている場合には、適切なゲート材料もおそらく透明となり、それによって実質的に透明である完成素子が生産される。
【００１４】
デラフォサイトチャンネル10及びトランジスタ８は、ドープされてないチャンネル又はわずかにドープされているチャンネル中にホール注入をもたらすことができ、それによってｐ型素子が作り出される。通常、他の透明半導体は、例えば６eV〜８eVの範囲内の高いイオン化電位（価電子帯の境目と真空準位との間隔）を有する。ソースコンタクトとドレインコンタクトが、このチャンネル材料のイオン化電位にほぼ等しいか、又はそれよりも高い仕事関数を有する材料（金属又はドープされている半導体）から形成されているときには、この透明チャンネルにホールが注入される。しかしながら仕事関数の高い金属、例えば金（Au）、パラジウム（Pd）、白金（Pt）でさえ、それらの仕事関数は６eVよりも低い。ドープされてないデラフォサイト材料や、わずかにドープされているデラフォサイト材料のより低いイオン化電位が、ホール注入に関する条件を満たすことができる。
【００１５】
本発明の他の例示的な実施形態のトランジスタを図２〜図６に示す。図２〜図６に記載されている構成要素で、図１に記載の構成要素と同じものには、図１で付与した参照番号と同じものを付与する。図２は、同一平面上のソースコンタクト12とドレインコンタクト14を有する例示的な実施形態のトップゲートｐ型透明チャンネル薄膜トランジスタ22を示す。図３は、千鳥配列のコンタクトを有する例示的な実施形態のボトムゲートｐ型透明チャンネル薄膜トランジスタ24を示す。図４は、千鳥配列のコンタクトを有する例示的な実施形態のトップゲートｐ型透明チャンネル薄膜トランジスタ26を示す。図５は、例示的な実施形態のデュアルゲートｐ型透明チャンネル薄膜トランジスタ28を示す。図６は、他の例示的な実施形態のデュアルゲートｐ型透明チャンネル薄膜トランジスタ30を示す。
【００１６】
図７は、ｐ型透明薄膜トランジスタ34とｎ型透明薄膜トランジスタ36を含む例示的な実施形態のCMOS回路32の一部を示す。ｐ型透明薄膜トランジスタ34は、ドープされてない透明薄膜チャンネル10又はわずかにドープされている透明薄膜チャンネル10を含む。ｎ型透明薄膜トランジスタ36は、ｎ型透明薄膜チャンネル38、例えば酸化亜鉛（ZnO）を含む。代替的な実施形態では、ｎ型とｐ型の両方とも透明でない薄膜トランジスタを含むCMOS集積回路が組み込まれている。ソースコンタクト12、ドレインコンタクト14、ゲートコンタクト16は、CMOS回路32中の回路相互接続パターンの一部を形成する。ここでは２つのトランジスタを図示するが、CMOS回路32は多数のトランジスタを含み得る。例えば、CMOS回路32は、集積回路中のトランジスタ34とトランジスタ36、及び他のトランジスタがスイッチとして機能する集積回路として配列されている。他の実施形態では、この回路構成及び印加電圧は、例えば増幅をもたらす。また、このような回路構成と印加電圧は、例えばCMOS回路中に抵抗をもたらすように、負荷素子としての動作をもたらす。ドープされてないデラフォサイトチャンネル10又はわずかにドープされているデラフォサイトチャンネル10は、動作の際、負の電圧を利用して、ソース12及びドレイン14から、ゲート絶縁体付近のチャンネルにホールを引き寄せる。CMOSのスイッチ構成に配列されているCMOS集積回路用の一連の負の電圧は、CMOSスイッチに導電動作をもたらす。上述のように、適度な正のゲート電圧は、このチャンネルから、自由ホールを空乏化させて、トランジスタをオフ状態にする。
【００１７】
ｐ型透明チャンネル薄膜トランジスタ、及びこれらのトランジスタを含む回路を形成するために、様々な手法を利用することができる。蒸発（加熱、電子ビーム）、スパッタリング（直流（DC）、高周波（RF）、イオンビーム）、化学蒸着（CVD）、原子層堆積（ALD）、分子線エピタキシー（MBE）などのような薄膜形成技術を利用することができる。液体前駆物質からの溶液に基づく堆積（スピンコーティング、インクジェット印刷など）のような代替的な方法も利用することができる。薄膜パターニング、膜パターニングは、従来のフォトリソグラフィーをエッチング工程又はリフトオフ工程と組み合わせて利用するか、あるいはシャドーマスク又は直接描画パターニング（すなわちインクジェット印刷）のような代替的な手法を利用することができる。
【００１８】
図１のトランジスタ８を参照すると、基板20上の初期の堆積として、溶液に基づく導電体がインクジェット印刷により付着され、ゲートコンタクト16が形成されている。ゲートコンタクト16を、例えば直接描画工程によりパターニングされた回路の相互接続パターンの一部とすることもできる。代替的な実施形態では、スピンコーティングを利用して、ゲートコンタクト材料を付着させ、次にそのゲートコンタクト材料を、フォトリソグラフィーとエッチング処理、又は場合によって、レーザアブレーションのようなさらに高度な工程によりパターニングする。さらにスピンコーティング工程により、例えばゲート絶縁体材料18を付着させる。追加的な直接描画ステップにより、チャンネル10、及びゲートコンタクトとソースコンタクトを形成する。
【００１９】
図８は、図７によるCMOS回路32を、集積化素子40と組み合わせたもの含む例示的な実施形態を示す。好ましい実施形態では、CMOS薄膜回路32全体が透明であるように形成され、すなわちｐ型薄膜トランジスタ34とｎ型薄膜トランジスタ36が透明素子として形成されている。また基板20も、例えば透明なプラスチックである。集積化素子40は、例えば放射型表示器であるか、あるいは検出又は符号化、他の何らかの機能のためのレセプタ、受容器を含む。集積化素子40を、ボンディング又は他のやり方で基板20に取り付けられている厚膜集積回路、例えばシリコンウェーハに基づく集積回路又III-Ｖ族化合物に基づく集積回路の形態とすることができる。また集積化素子40は、基板20の裏側に形成されている付加的な薄膜集積回路とすることができる。CMOS回路が透明であるために、集積化素子40に対して画定される一本の光路はCMOS回路32を通る。このことにより、CMOS薄膜回路32中に埋め込まれている電子部品を、素子の動作に必要な光路と関係なく配置することができるので、設計者に設計の自由度を与える。表示器又は検出器の他の実施形態では、CMOS薄膜回路32が、集積化素子40中の光路の外側にある。完全に透明なCMOS薄膜回路32又は透明チャンネルを有するCMOS回路32は、表示素子又は検出素子中の光から影響を受ける可能性がより低い。
【００２０】
本発明の特定の実施形態を図示し、かつ述べてきたが、他の変更実施形態、代用実施形態、代替的な実施形態が、通常の当業者には明らかであることが理解されなければならない。添付の特許請求の範囲の記載により画定されるべき本発明の精神及び範囲から逸脱することなく、このような変更実施形他、代用実施形態、代替的な実施形態を実施することが可能である。
【図面の簡単な説明】
【００２１】
【図１】典型的な実施形態のボトムゲートｐ型透明チャンネル薄膜トランジスタの略断面図である。
【図２】典型的な実施形態のトップゲートｐ型透明チャンネル薄膜トランジスタの略断面図である。
【図３】典型的な実施形態のボトムゲートｐ型透明チャンネル薄膜トランジスタの略断面図である。
【図４】典型的な実施形態のトップゲートｐ型透明チャンネル薄膜トランジスタの略断面図である。
【図５】典型的な実施形態のデュアルゲートｐ型透明チャンネル薄膜トランジスタの略断面図である。
【図６】典型的な実施形態のデュアルゲートｐ型透明チャンネル薄膜トランジスタの略断面図である。
【図７】ｐ型透明チャンネル薄膜トランジスタを含む典型的な実施形態のCMOS回路の一部の略断面図である。
【図８】集積化素子の一実施形態を有する典型的なCMOS回路の略断面図である。
【符号の説明】
【００２２】
８  トランジスタ素子
１０  チャンネル
１２  ソースコンタクト
１４  ドレインコンタクト
１６  ゲートコンタクト
１８  ゲート絶縁体
２０  基板
３２  CMOS回路
３４  回路相互接続パターン
３６  ｎ型透明チャンネルトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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