(57)【要約】      （修正有）【課題】プレーナドーピングによる急峻なポテンシャル分布を維持し、チャネル層電子移動度の低下や、ゲートリーク電流の増大等の、デバイス特性の劣化が抑制されたヘテロ接合型電界効果トランジスタを提供する。【解決手段】半絶縁性基板上に形成された化合物半導体エピタキシャル積層膜を構成要素とするヘテロ接合型電界効果トランジスタであって、プレーナドープ層であるキャリア供給層１０３と１０７が、それぞれ、スペーサー層１０４と１０６を介してチャネル層１０５の上下に存在し、プレーナドープ層中のドーパントのシート濃度が、チャネル層にキャリアを供給する下限濃度以上であり、チャネル層にドーパントが拡散しない上限濃度以下であるヘテロ接合型電界効果トランジスタを構成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半絶縁性基板上に形成された化合物半導体エピタキシャル積層膜を構成要素とするヘテロ接合型電界効果トランジスタであって、前記化合物半導体エピタキシャル積層膜が、前記半絶縁性基板上に、順次、バッファー層、第一のキャリア供給層、第一のスペーサー層、チャネル層、第二のスペーサー層、第二のキャリア供給層およびショットキー接合形成層を積層してなり、前記ショットキー接合形成層上にゲート電極、ソース電極およびドレイン電極が形成され、前記第一および第二のキャリア供給層はプレーナドープ層であり、かつ該プレーナドープ層中のドーパントのシート濃度が、前記チャネル層にキャリアを供給可能な下限濃度以上であり、前記チャネル層ヘのドーパント拡散が生じない上限濃度以下であることを特徴とするヘテロ接合型電界効果トランジスタ。
【請求項２】
請求項１に記載のヘテロ電界効果型トランジスタおいて、前記半絶縁性基板がＩｎＰからなり、前記バッファー層、第一のスペーサー層および第二のスペーサー層、ならびに、前記ショットキー接合形成層の構成要素であり前記第二のキャリァ供給層と接する障壁層がＩｎＡｌＡｓからなり、前記チャネル層がＩｎＧａＡｓからなることを特徴とするヘテロ電界効果型トランジスタ。
【請求項３】
請求項１または２に記載のヘテロ電界効果型トランジスタにおいて、前記プレーナドープ層であるキャリア供給層へのドーパント原子がＳｉであることを特徴とするヘテロ接合型電界効果トランジスタ。
【請求項４】
請求項３に記載のヘテロ電界効果型トランジスタにおいて、前記プレーナドープ層であるキャリア供給層のドーパント原子であるＳｉのシート濃度が１×１０１２ｃｍ−２以上、５×１０１２ｃｍ−２以下であることを特徴とするヘテロ接合型電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヘテロ接合型電界効果トランジスタに関し、特に、半絶縁性基板上に複数の化合物半導体エピタキシャル膜を積層して形成したヘテロ接合型電界効果トランジスタに関する。
【背景技術】
【０００２】
ＩｎＰ基板上に積層した化合物半導体エピタキシャル膜からなるヘテロ接合型電界効果トランジスタ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ＨＦＥＴ）は、高周波低雑音デバイスとして優れた特性を示すことから注目されている。その層構造の例として、下記特許文献１に記載されている構造を、図６を参照して説明する。
【０００３】
図６に示したように、この構造は、ＩｎＰからなる基板２０１上にアンドープのＩｎＡｌＡｓからなるバッファー層２０２が形成され、その上にアンドープのＩｎＧａＡｓからなるチャネル層２０３が形成されている。
【０００４】
チャネル層２０３の上には、アンドープのＩｎＡｌＡｓからなるスペーサー層２０４が形成されており、このＩｎＡｌＡｓスペーサー層２０４の上には、ｎ型のキャリアが発生するように、Ｓｉが面状に添加されたプレーナドープ（デルタドープとも呼ぶ）層（キャリア供給層でもある）２０５が形成されており、その上にアンドープのＩｎＡｌＡｓからなる障壁層２０６とアンドープのＩｎＰからなるエッチング停止層２０７との積層構造からなるショットキー接合形成層が形成されている。
【０００５】
このＩｎＰからなるエッチング停止層２０７は、ゲート電極２０９が形成される前に、リセスエッチングによってｎ−ＩｎＧａＡｓからなるコンタクト層２０８の一部を除去して開口部を形成する際に、エッチングを停止させて、直下のＩｎＡｌＡｓ層２０６がエッチングされるのを防止する機能を有しており、リセスエッチング停止層と呼ばれる。
【０００６】
通常、所望の閾値電圧（Ｖｔｈ）を得るために、プレーナドープ層２０５へのＳｉのドーピング濃度によって、チャネル層２０３に生じるシートキャリア密度（Ｎｓ）を制御する。
【０００７】
必要なドーピング濃度は、チャネル層２０３、スペーサー層２０４、ショットキー接合形成層（２０６と２０７との積層）の厚さにも依存するが、一般的なプレーナドープ層２０５へのドーピング濃度としては、非特許文献１が示すように、１〜２×１０１３ｃｍ−２、あるいはそれ以上のドーピング濃度が用いられている。
【０００８】
例えば、典型的なデバイス層構造の例として、バッファー層２０２の厚さが２００ｎｍ、チャネル層２０３の厚さが１５ｎｍ、スペーサー層２０４の厚さが３ｎｍ、ショットキー接合形成層を構成する障壁層２０６およびエッチング停止層２０７の厚さが６ｎｍおよび５ｎｍの場合、実用的なＮｓとして、約２〜３×１０１２ｃｍ−２を得ようとする場合、プレーナドープ層２０５へのドーピング濃度として、約６×１０１２ｃｍ−２〜１×１０１３ｃｍ−２のＳｉドナー濃度が必要となる。
【０００９】
【特許文献１】特開平６−１２０２５８号公報
【非特許文献１】Ｈ．Ｉｓｈｉｋａｗａ，Ｈ．Ｓｈｉｂａｔａ，ａｎｄ  Ｍ．Ｋａｍａｄａ，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．Ｖｏｌ．５７（１９９０）ｐｐ．４６１−４６２．
【非特許文献２】”Ｄｅｌｔａ−ｄｏｐｉｎｇ  ｏｆ  ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ”，Ｅｄｉｔｅｄ  ｂｙ  Ｅ．Ｆ．Ｓｃｈｕｂｅｒｔ，（Ｃａｍｂｒｉｄｇｅ  Ｕｎｉｖｅｒｓｉｔｙ  Ｐｒｅｓｓ，１９９６）．
【非特許文献３】Ｈ．Ｙｏｋｏｙａｍａ，Ｈ．Ｓｕｇｉｙａｍａ，Ｙ．Ｏｄａ，Ｋ．Ｗａｔａｎａｂｅ，ａｎｄ  Ｔ．Ｋｏｂａｙａｓｈｉ，Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．Ｖｏｌ．４２（２００３）ｐｐ．４９０９−４９１２．
【非特許文献４】Ｈ．Ｍａｔｓｕｚａｋｉ，Ｊ．Ｏｓａｋａ，Ｔ．Ｉｔｏｈ，Ｋ．Ｓａｎｏ，ａｎｄ  Ｋ．Ｍｕｒａｔａ，Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．Ｖｏ１．４０（２００１）ｐｐ．２１８６−２１９０．
【発明の開示】
【発明が解決しようとする課題】
【００１０】
前記プレーナドープ層２０５は、理想的には１原子層以内の厚さ、つまり１層の結晶格子面内にドーパント原子が存在していることが望ましい。しかしながら、非特許文献２にあるように、実際には結晶成長中の熱拡散や表面偏析によってプレーナドープ層のドーパント原子は、基板側および結晶表面側に広がりを持つ。非特許文献３にあるように、このドーパント原子が基板側、つまりチャネル層側に広がると、チャネル層を走行する電子がドーパント原子によって散乱されやすくなり、チャネル層の電子移動度が低下してしまう。また、ドーパント原子が結晶表面側、つまりショットキー接合形成層側に広がると、ゲートリーク電流が増加し、デバイス特性を劣化させる。そのため、良好なデバイス特性を得るためには、可能な限り分布幅の狭い急峻なドーピングプロファイルを実現する必要がある。
【００１１】
原料ガスの基板表面での分解が必要でない分子線エピタキシー法（ＭＢＥ）法と比べて、比較的高温での結晶成長が必要な有機金属気相成長法（ＭＯＶＰＥ法）の場合、プレーナドープ層が受ける結晶成長中の熱履歴の影響は大きくなる。特に、ＨＦＥＴ構造上に他のデバイス層を成長するために、プレーナドープ層が長時問かつ高温の熱履歴を経る場合、Ｓｉドーパント原子の拡散は無視できない量となり、チャネル層内の電子移動度の低下や、ゲートリーク電流の増加が起こりうる。
【００１２】
近年、非特許文献４のようなＨＦＥＴと共鳴トンネルダイオードフォトダイオードやショットキーダイオード等を積層したモノリシック集積素子の開発が進展している。これらの複合デバイスを作製するためには、ＨＦＥＴ層構造の上層に、他の素子構造からなる厚い積層膜を成長することが不可欠となる。この場合、プレーナドープ層は、高温かつ長時間の熱履歴を経るため、ドーパント原子の拡散の影響が避けられない。高濃度のプレーナドープ層を有するＨＦＥＴを用いて、本来の素子特性を維持しながら前記のようなモノリシック集積素子を作製するためには、熱履歴の影響を低減するために、上層積層膜の厚さや構造等が制限され、素子設計の自由度が狭まることになる。
【００１３】
本発明は上記の問題に鑑みてなされたものであり、本発明が解決しようとする課題は、ＨＦＥＴ構造およびＨＦＥＴと他デバイスの積層によるモノリシック集積デバイス構造において、Ｓｉプレーナドープ層が結晶成長中に受ける熱履歴によってＳｉのドーピングプロファイルが広がり、それによるチャネル層電子移動度の低下や、ゲートリーク電流の増大等の、デバイス特性の劣化を防止することにある。
【００１４】
すなわち、本発明の目的は、プレーナドーピングによる急峻なポテンシャル分布を維持し、チャネル層電子移動度の低下や、ゲートリーク電流の増大等の、デバイス特性の劣化が抑制されたヘテロ接合型電界効果トランジスタを提供することにある。特に、ＩｎＡｌＡｓをキャリア供給層として用いて作製するヘテロ構造変調ドープ電界効果トランジスタは、本発明の好適な適用対象となる。
【課題を解決するための手段】
【００１５】
本発明においては、上記目的を達成するために、請求項１に記載のように、
半絶縁性基板上に形成された化合物半導体エピタキシャル積層膜を構成要素とするヘテロ接合型電界効果トランジスタであって、前記化合物半導体エピタキシャル積層膜が、前記半絶縁性基板上に、順次、バッファー層、第一のキャリア供給層、第一のスペーサー層、チャネル層、第二のスペーサー層、第二のキャリア供給層およびショットキー接合形成層を積層してなり、前記ショットキー接合形成層上にゲート電極、ソース電極およびドレイン電極が形成され、前記第一および第二のキャリア供給層はプレーナドープ層であり、かつ該プレーナドープ層中のドーパントのシート濃度が、前記チャネル層にキャリアを供給可能な下限濃度以上であり、前記チャネル層ヘのドーパント拡散が生じない上限濃度以下であることを特徴とするヘテロ接合型電界効果トランジスタを構成する。
【００１６】
また、本発明においては、請求項２に記載のように、
請求項１に記載のヘテロ電界効果型トランジスタおいて、前記半絶縁性基板がＩｎＰからなり、前記バッファー層、第一のスペーサー層および第二のスペーサー層、ならびに、前記ショットキー接合形成層の構成要素であり前記第二のキャリァ供給層と接する障壁層がＩｎＡｌＡｓからなり、前記チャネル層がＩｎＧａＡｓからなることを特徴とするヘテロ電界効果型トランジスタを構成する。
【００１７】
また、本発明においては、請求項３に記載のように、
請求項１または２に記載のヘテロ電界効果型トランジスタにおいて、前記プレーナドープ層であるキャリア供給層へのドーパント原子がＳｉであることを特徴とするヘテロ接合型電界効果トランジスタを構成する。
【００１８】
また、本発明においては、請求項４に記載のように、
請求項３に記載のヘテロ電界効果型トランジスタにおいて、前記プレーナドープ層であるキャリア供給層のドーパント原子であるＳｉのシート濃度が１×１０１２ｃｍ−２以上、５×１０１２ｃｍ−２以下であることを特徴とするヘテロ接合型電界効果トランジスタを構成する。
【発明の効果】
【００１９】
本発明の実施により、プレーナドーピングによる急峻なポテンシャル分布を維持し、チャネル層電子移動度の低下や、ゲートリーク電流の増大等の、デバイス特性の劣化が抑制された電界効果トランジスタを提供することが可能となる。
【発明を実施するための最良の形態】
【００２０】
請求項１に係る発明の実施の形態を図１に示す。本発明の電界効果トランジスタは、図１に示す通り、半絶縁性基板１０１上に積層された、化合物エピタキシャル膜からなるバッファー層１０２、第一のキャリア供給層１０３、第一のスペーサー層１０４、チヤネル層１０５、第二のスペーサー層１０６、第二のキャリア供給層１０７、障壁層１０８とエッチング停止層１０９とから構成されるショットキー接合形成層、コンタクト層１１０、当該ショットキー接合形成層上の所定部分に形成されたゲート電極１１１、ソース電極１１２、ドレイン電極１１３からなり、
キャリア供給層１０３と１０７が、それぞれスペーサー層１０４と１０６を介してチャネル層の上下に存在し、かつキャリァ供給層１０３と１０７はプレーナドープ層（ドーパントの厚さ方向濃度分布が極めて狭い範囲に限定されているドープ層）からなり、かつプレーナドープ層のドーパントのシート濃度が、チャネル層にキャリアを供給する下限濃度以上であり、チャネル層にドーパントが拡散しない上限濃度以下とするものである。なお、ソース電極１１２とドレイン電極１１３は、それぞれ、相異なるコンタクト層１１０を介してエッチング停止層１０９に接続している。
【００２１】
また、請求項２に係る発明の実施の形態においては、図１において、半絶縁性基板１０１はＩｎＰからなり、バッファー層１０２、第一のスペーサー層１０４、第二のスペーサー層１０６および障壁層１０８をＩｎＡｌＡｓとし、チャネル層１０５はＩｎＧａＡｓとする。
【００２２】
また、請求項３に係る発明の実施の形態においては、第一のキャリア供給層１０３および第二のキャリア供給層１０７へのドーパントはＳｉとする。
【００２３】
また、請求項４に係る発明の実施の形態においては、第一のキャリア供給層１０３および第二のキャリア供給層１０７へのドーパントであるＳｉのシート濃度は、１×１０１２ｃｍ−２以上、５×１０１２ｃｍ−２以下とするものである。
【００２４】
本発明では、ＨＦＥＴ構造において、キャリア供給層はスペーサー層を介してチャネル層の上下に形成される二つのプレーナドープ層であり、かつ一層あたりのドーパントの濃度が、チャネル層にキャリアを供給できる下限濃度以上であり、かつ、チャネル層ヘのドーパントの拡散が起きない上限濃度以以下であるでことを特徴とする。これによって、チャネル層に十分なシート濃度の電子を生じさせると同時に、結晶成長中の熱履歴の影響を低減し、急峻なドーピングプロファイルを維持することが出来る。さらに、ＨＦＥＴ層上に他のデバイス構造を形成するために長時間かつ高温の熱履歴を経る場合において、ＨＦＥＴの電気特性の劣化を抑制させることが可能となる。
【実施例】
【００２５】
以下、本発明の実施例を図面に基づいて説明する。
【００２６】
図２と図３は、ＩｎＡｌＡｓにＳｉをプレーナドープした試料に対して、アルシン雰囲気中６３０℃および５９０℃で２時間の熱処理を施した前後のＳｉ濃度の深さ方向プロファイルを示している。図２はシート濃度１．１×１０１３ｃｍ−２のＳｉをプレーナドープした試料中のドーピングプロファイルを示し、図３はシート濃度３．３×１０１２ｃｍ−２のＳｉをプレーナドープした試料中のドーピングプロファイルを示している。この熱処理条件は、モノリシック集積素子の作製を目的として、ＭＯＶＰＥ法等によって、ＨＦＥＴ層上に他のデバイス層を形成する際に、実際にＨＦＥＴ層内のプレーナドープ層が経る典型的な温度、時間についての熱履歴条件である。
【００２７】
図２の試料では、プレーナドープ層のＳｉ原子の分布が前記熱処理によって顕著に広がっていることがわかる。一方、図３の試料では、熱処理によるＳｉのドーピングプロファイルの変化がほとんどない。このように、ドーピング濃度が低いほどＳｉの拡散定数が小さくなることがわかる。このようなＩｎＡｌＡｓ中にプレーナドープしたＳｉ原子の拡散挙動のドーピング濃度依存性は、本発明者らが実験的に初めて明らかにしたものであり、本発明は、この新しい知見に基づいてなされたものである。
【００２８】
通常用いられているＩｎＰ基板上に形成されるＨＦＥＴ構造では、図６の２０５に相当するキャリア供給層にプレーナドープされるＳｉ原子の濃度は、前記の通り、１〜２×１０１３ｃｍ−２である。この濃度では、熱処理温度６３０℃、２時間の処理を施した場合、図２の結果の解析より、Ｓｉ原子の拡散定数が約１×１０−１７ｃｍ２/ｓと見積もられ、拡散長は約３ｎｍとなる。これは通常用いられているスペーサー層の厚さと同程度である。つまり、このようなＨＦＥＴ構造においては、同条件の熱処理によって、キャリァ供給層のＳｉ原子がチャネル層側に拡散し、移動度の低下を起こしうることを示している。
【００２９】
一方、図３に示したように、プレーナドープ層のＳｉのシート濃度が、３×１０１２ｃｍ−２前後であるならば、ドーピングプロファイルの変化はほとんと無く、ＨＦＥＴ構造にこれを適用した場合でも、電気特性に影響を与えないと考えられる。同様の実験を系統的に行った結果、Ｓｉのシート濃度が、５×１０１２ｃｍ−２以下であるならば、ドーピングプロファイルは熱処理によってほとんど変化しないことを本発明者らは確認した。
【００３０】
次に、図６に示したバッファー層２０２の厚さが２００ｎｍ、チャネル層２０３の厚さが１５ｎｍ、スペーサー層２０４の厚さが３ｎｍ、ショットキー接合形成層を構成する障壁層２０６およびエッチング停止層２０７の厚さが６ｎｍおよび５ｎｍであるＨＦＥＴ構造を有する試料に対して、熱処理温度を変え、前記実験と同様のアルシン雰囲気での熱処理を行い、熱処理によるチャネル層中電子の移動度の変化を見た。その結果を図４に示す。Ｓｉのシート濃度が、５×１０１２ｃｍ−２以下であれば、５９０℃から６３０℃までの温度範囲において、熱処理による移動度の低下が起きないことがわかる。このように、プレーナドープ層へのシートドーピング濃度を制限すれば、ＨＦＥＴ構造の電気特性の熱履歴による劣化を抑制することができる。
【００３１】
ただし、前記図６の層構造でＳｉのシート濃度を５×１０１２ｃｍ−２以下とした場合、シートドーピング濃度自体が低いため、チャネル層の電子濃度はその分だけ低くなる。そこで、実用的な濃度の電子をチャネル層に生じさせるために、図１に示したように、Ｓｉのシート濃度を１×１０１２ｃｍ−２以上、５×１０１２ｃｍ−２以下としたプレーナドープ層からなる二つのキャリア供給層１０３および１０７を形成する。これによって、デバイス動作が可能な濃度のキャリアをチャネル層に生じさせることができる。
【００３２】
図５に、前記実験と同様のアルシン雰囲気中での熱処理前後のチャネル層中電子の移動度の変化を示す。図１に示したバッファー層１０２の厚さが２００ｎｍ、第一のスペーサー層１０４の厚さが３ｎｍ、チャネル層１０５の厚さが１５ｎｍ、第二のスペーサー層１０６の厚さが３ｎｍ、ショットキー接合形成層を構成する
障壁層１０８およびエッチング停止層１０９の厚さが６ｎｍおよび５ｎｍであり、Ｓｉのシート濃度が５×１０１２ｃｍ−２であるプレーナドープ層からなる二つのキャリア供給層を有するＨＦＥＴ構造の場合と、図６に示したバッファー層２０２の厚さが２００ｎｍ、チャネル層２０３の厚さが１５ｎｍ、スペーサー層２０４の厚さが３ｎｍ、ショットキー接合形成層を構成する障壁層２０６およびエッチング停止層２０７の厚さが６ｎｍおよび５ｍｎであり、Ｓｉのシート濃度が１×１０１３ｃｍ−２である単一のプレーナドープ層からなるキャリア供給層を有するＨＦＥＴ構造の場合の一例（図４におけるものと同じ）を比較して示す。前者の場合は移動度の低下は見られないが、後者の移動度は熱処理によって顕著に低下することがわかる。これは、前記の通り、低いドーピング濃度を有するキャリア供給層の適用によって、Ｓｉドーパント原子の拡散が抑制されていることが原因と考えられる。
【００３３】
なお、図１の層構成において、良好な素子特性を確保するために、チャネル層１０５の厚さを１５ｎｍとし、スペーサー層１０４と１０６の厚さを３ｎｍとするのが適当であるが、チャネル層１０５の厚さは１０ｎｍ以上３０ｎｍ以下、スペーサー層１０４と１０６の厚さが１ｎｍ以上５ｎｍ以下であっても、本発明の効果を得ることができることを本発明者らは確認している。
【００３４】
ＩｎＰ基板上に形成するＨＦＥＴ構造の熱的安定性を向上させるためには、非特許文献３にあるように、キャリア供給層の材料としてＩｎＡｌＰまたはＩｎＰを用いる方法も挙げられる。しかしながら、Ｐ系の材料を前記ＨＦＥＴ構造に挿入する場合は、結晶成長においてＶ族原料ガス供給の切替など、結晶成長シークェンスが煩雑となる。また、キャリア供給層もエッチング停止層として作用してしまうために、デバイスの作製において、エッチングによるメサ形成手順が煩雑となってしまう。一方、本発明においては、キャリア供給層の形成のために、Ｖ族原料ガスの切替は不要であり、簡便な結晶成長シークエンスで層構造を形成する事が可能である。また、デバイス作製におけるエッチングにおいても、工程を複雑にすることはない。
【００３５】
また、従来の層構造では、ＨＦＥＴの素子特性を劣化することなくモノリシック集積素子を作製するために、熱履歴の影響を低減する必要があった。つまり、ＨＦＥＴ上に形成する素子構造を薄くする、あるいは成長速度を高めることによって成長時問を短くしたり、成長温度を下げる等の制限が生じた。素子構造の薄層化は構造の設計自由度を低滅させる。成長速度や成長温度を変更することは結晶品質の劣化を生じる可能性がある。本発明では、このような弊害を排除することが可能となる。
【００３６】
以上説明したように、本発明によれば、ＩｎＰ基板上に形成するＨＦＥＴにおいて、低濃度のプレーナドープ層からなる二つのキャリア供給層を用いることによって、結晶成長中の熱履歴によるドーパント原子の拡散を抑制し、ＨＦＥＴの電気特性の劣化を防止することができる。これによって、ＨＦＥＴ構造と他のデバイス構造の積層によるモノリシック集積素子を自由に作製することが可能となる。
【００３７】
なお、上記実施例においては、半絶縁性基板１０１がＩｎＰからなり、バッファー層１０２、第一のスペーサー層１０４、第二のスペーサー層１０６および障壁層１０８がＩｎＡｌＡｓからなり、チャネル層１０５がＩｎＧａＡｓからなる場合について説明したが、本発明はこれに限定されるものではない。
【図面の簡単な説明】
【００３８】
【図１】本発明に係るヘテロ構造型電界効果トランジスタの断面図である。
【図２】シート濃度１．１×１０１３ｃｍ−２のＳｉをプレーナドープしたＩｎＡｌＡｓ試料のアルシン雰囲気中熱処理前後でのＳｉのドーピングプロファイルを示した図である。
【図３】シート濃度３．３×１０１２ｃｍ−２のＳｉをプレーナドープしたＩｎＡｌＡｓ試料のアルシン雰囲気中熱処理前後でのＳｉのドーピングプロファイルを示した図である。
【図４】異なる濃度でプレーナドープを施したキャリア供給層を有するＩｎＰ基板上に形成したＨＦＥＴ構造におけるチャネル層電子移動度の、アルシン雰囲気中熱処埋による変化を示した図である。
【図５】プレーナドープを施した１層のキャリア供給層を有するＨＦＥＴ構造と、２層のキャリア供給層を有するＨＦＥＴ構造のチャネル層電子移動度の、アルシン雰囲気中熱処理による変化を示した図である。
【図６】従来の一般的なヘテロ接合型電界効果トランジスタの断面図である。
【符号の説明】
【００３９】
１０１…半絶縁性基板、１０２…バッファー層、１０３…第一のキャリア供給層、１０４…第一のスペーサー層、１０５…チヤネル層、１０６…第二のスペーサー層、１０７…第二のキャリア供給層、１０８…障壁層、１０９…エッチング停止層、１１０…コンタクト層、１１１…ゲート電極、１１２…ソース電極、１１３…ドレイン電極、２０１…ＩｎＰ基板、２０２…バッファー層、２０３…チャネル層、２０４…スペーサー層、２０５…プレーナドープ層、２０６…障壁層、２０７…エッチング停止層、２０８…コンタクト層、２０９…ゲート電極、２１０…ソース電極、２１１…ドレイン電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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