(57)【要約】【課題】対数演算において近似式を用いる場合は近似誤差を小さく抑えようとする場合は入力レベルを細かいエリアに分割する必要があり多くの近似式が必要となり、近似式を構成する係数データを有する必要があったが、本発明は簡易な構成で変復調器を構成するＡＧＣ機能等を実現するために使用される対数演算の近似処理を方法および対数演算器を提供することを目的とする。【解決手段】真数を２の指数の級数に展開し、該展開された２の指数のうち、最上位となる指数の値にＬｏｇ２の近似値を乗算した値と、真数を前記の最上位となる２の指数で除算した値を求め、該除算した２の指数の級数に展開された指数をアドレスとして該除算した値を真数とする対数を近似テーブルデータから求めた近似値とを加算することを特徴とする。【選択図】        図１
2005025636.tif 000002
【特許請求の範囲】
【請求項１】
対数演算の近似処理を行う方法であって、
真数が２以上の場合に、真数を２の指数の級数に展開し、該展開された２の指数のうち、最上位となる指数の値にＬｏｇ２の近似値を乗算した値と、
真数を前記の最上位となる２の指数で除算した値を求め、該除算した２の指数の級数に展開された指数をアドレスとして該除算した値を真数とする対数をデータ変換テーブルのデータから求めた近似値と、
を加算することで対数演算の近似値を求めることを特徴とする対数演算の近似処理を行う方法。
【請求項２】
請求項１に記載の対数演算の近似処理を行う方法であって、
真数が２未満の場合に、真数を２の指数の級数に展開し、該２の指数の級数に展開された指数をアドレスとして該除算した値を真数とする対数をデータ変換テーブルのデータから求めることで対数演算の近似値を求めることを特徴とする対数演算の近似処理を行う方法。
【請求項３】
対数演算の近似処理を行う対数演算器であって、
入力される真数を２の指数の級数に展開し、該展開された２の指数のうち、最上位となる指数の値を求める最上位桁検索部と、
前記の入力される真数を前記の最上位桁検索部の出力値である最上位桁数で除算する除算器と、
前記の最上位桁数にＬｏｇ２の近似値を乗算する乗算器と、
前記の除算器の出力値をアドレスとして該除算器の出力値を真数とする対数値を格納するデータ変換テーブル部と、
前記の乗算器の出力値と前記のデータ変換テーブル部の出力値を加算する加算器と、
を備えることを特徴とする対数演算の近似処理を行う対数演算器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、移動無線装置等の通信装置に実装される変復調器を構成するＡＧＣ（ａｕｔｏ  ｇａｉｎ  ｃｏｎｔｒｏｌ  自動利得制御）機能を実現する等のために使用される対数演算の近似処理を行う方法および対数演算器に関する。
【０００２】
【従来の技術】
例えば、移動無線装置の変復調器を構成するＡＧＣ機能を実現するために対数演算が使用されている。
図１０はＡＧＣの機能構成図であり、ＢＰＦ（ｂａｎｄ  ｐａｓｓ  ｆｉｌｔｅｒ  帯域通過濾波器）２０１、ＡＧＣ−Ａｍｐ（ａｕｔｏ  ｇａｉｎ  ｃｏｎｔｒｏｌ  ａｍｐｌｉｆｉｅｒ  自動利得制御増幅器）２０２、直交検波部２０３、Ａ／Ｄ（ａｎａｌｏｇｕｅ／ｄｉｇｉｔａｌ変換）部２０４，２０５、Ｄ／Ａ（ｄｉｇｉｔａｌ／ａｎａｌｏｇｕｅ変換）部２０６、自乗回路部２０７，２０８、加算器２０９，２１１、対数演算部２１０、ＬＰＦ（ｌｏｗ  ｐａｓｓ  ｆｉｌｔｅｒ  低域通過濾波器）２１２より構成している。
【０００３】
ＢＰＦ２０１に入力されるアナログ信号は設定された帯域のみを通過させ、ＡＧＣ−Ａｍｐ２０２へ出力する。ＡＧＣ−Ａｍｐ２０２はＤ／Ａ部２０６より入力される制御信号に応じて該ＢＰＦ２０１より入力されるアナログ信号を基準値になるように増幅し、直交検波部２０３へ増幅されたアナログ信号を出力する。直交検波部２０３は該ＡＧＣ−Ａｍｐ２０２より入力される直交した搬送波のアナログ信号を同相成分信号と直交成分信号に検波し、それぞれ検波されたアナログ信号をＡ／Ｄ部２０４，２０５へ出力する。Ａ／Ｄ部２０４は入力される同相成分信号をアナログからディジタルに変換し、自乗回路部２０７へ出力する。自乗回路部２０７は入力されるディジタル信号となった同相成分信号を２乗し、加算器２０９へ出力する。同様に、Ａ／Ｄ部２０５は入力される直交成分信号をアナログからディジタルに変換し、自乗回路部２０８へ出力する。自乗回路部２０８は入力されるディジタル信号となった直交成分信号を２乗し、加算器２０９へ出力する。加算器２０９は該自乗回路部２０７，２０８より入力される同相成分信号と直交成分信号を加算する。対数演算部２１０は該加算器２０９より入力される値と基準値を比較するために、該入力される値を対数に変換する。本変換は対数に変換することなしに真数のまま比較すると、該真数は、本ＡＧＣ−Ａｍｐ２０２がダイナミックレンジ４０ｄＢとすると、１０，０００まで扱うことになりビット数が大きくなりハード規模の増加の要因となる。加算器２１１は該対数演算器２１０より入力される対数値から基準値を減算することで比較しその差分値を出力する。ＬＰＦ２１２は該加算器２１１より入力される加算値（差分値）に応じた制御信号を生成し前記ＡＧＣ−Ａｍｐ２０２の制御信号として出力する。
【０００４】
前記対数演算部における対数演算処理は、近似式を用いる場合とデータ変換テーブルを用いる場合がある。近似式を用いる場合は、入力レベルをいくつかのエリアに分割してエリア毎に直線の近似式（ａｘ＋ｂ）を用意して、入力レベルに応じた近似式から演算値を求める。データ変換テーブルを用いる場合は、対数変換用のデータテーブルを用意して、入力値に対応する変換データをデータ変換テーブルから求める。本内容については特許文献１の第２頁の従来技術に説明されている。また、前記の近似式や多くの係数データを必要としないディジタル対数演算処理技術がある（例えば、特許文献１参照。）。
【０００５】
【特許文献１】
特開２００２−２０７５９２号公報
【０００６】
【発明が解決しようとする課題】
以上記載したように、近似式を用いる場合は近似誤差を小さく抑えようとする場合は入力レベルを細かいエリアに分割する必要があり、多くの近似式が必要となるため、多くの近似式を構成する係数のデータを有することが必要になった。また、データ変換テーブルを用いる場合は入力レベルに応じて多くの変換データを有することが必要になった。また、前記の特許文献１の技術ではセレクタや保持手段および該セレクタや保持手段の制御回路等が必要になり回路規模が大きくなる。
【０００７】
本発明は、簡易な構成で、移動無線装置等の通信装置に実装される変復調器を構成するＡＧＣ機能を実現する等のために使用される対数演算の近似処理を行う方法および対数演算器を提供することを目的とする。
【０００８】
【課題を解決するための手段】
第一の発明は、対数演算の近似処理を行う方法であって、
真数が２以上の場合に、真数を２の指数の級数に展開し、該展開された２の指数のうち、最上位となる指数の値にＬｏｇ２の近似値を乗算した値と、真数を前記の最上位となる２の指数で除算した値を求め、該除算した２の指数の級数に展開された指数をアドレスとして該除算した値を真数とする対数をデータ変換テーブルのデータから求めた近似値とを加算することで対数演算の近似値を求めることを特徴とする対数演算の近似処理を行う方法である。
【０００９】
第一の発明によれば、２以上の真数の対数演算を、真数を２の指数の級数に展開し最上位となる指数と最上位以外の指数をそれぞれ近似演算することで対数の近似演算を行なう方法を提供することが可能となる。
第二の発明は、第一の発明に記載の対数演算の近似処理を行う方法であって、真数が２未満の場合に、真数を２の指数の級数に展開し、該２の指数の級数に展開された指数をアドレスとして該除算した値を真数とする対数をデータ変換テーブルのデータから求めることで対数演算の近似値を求めることを特徴とする対数演算の近似処理を行う方法である。
【００１０】
第二の発明によれば、２未満の真数の対数演算を、真数を２の指数の級数に展開し近似演算することで対数の近似演算を行なう方法を提供することが可能となる。
第三の発明は、対数演算の近似処理を行う対数演算器であって、
入力される真数を２の指数の級数に展開し、該展開された２の指数のうち、最上位となる指数の値を求める最上位桁検索部と、前記の入力される真数を前記の最上位桁検索部の出力値である最上位桁数で除算する除算器と、前記の最上位桁数にＬｏｇ２の近似値を乗算する乗算器と、前記の除算器の出力値をアドレスとして該除算器の出力値を真数とする対数値を格納するデータ変換テーブル部と、前記の乗算器の出力値と前記のデータ変換テーブル部の出力値を加算する加算器とを備えることを特徴とする対数演算の近似処理を行う対数演算器である。
【００１１】
第三の発明によれば、２以上の真数の場合には、真数を２の指数の級数に展開し最上位となる指数による近似演算を行い、最上位以外の指数ではデータ変換テーブルによる近似演算することで対数の近似演算を行ない、２未満の真数の場合には、真数を２の指数の級数に展開しデータ変換テーブルによる近似演算を行なう対数演算器を提供することが可能となる。
【００１２】
【発明の実施の形態】
以降、図面を併用して本発明の詳細を説明する。
図１は本発明の基本的な原理を説明する図である。（  ）付数字は式の番号を示している。移動無線装置等の通信装置に実装される変復調器を構成するＡＧＣ機能では、扱う信号を電力信号としてデシベル（ｄＢ）を単位として表示するため、底が１０の常用対数を使用している。
【００１３】
入力される信号の値をＩｎとし、２進数つまり２の指数の級数に展開する。該展開された級数の中の２の指数のうち最上位となる指数をＭとすると、
１０Ｌｏｇ（Ｉｎ）＝１０Ｌｏｇ（２Ｍ×Ｉｎ／２Ｍ）となり
１０Ｌｏｇ（Ｉｎ）＝１０Ｌｏｇ（２Ｍ）＋１０Ｌｏｇ（Ｉｎ／２Ｍ）となる（１）。
１０Ｌｏｇ２＝３と近似することによって
１０Ｌｏｇ（Ｉｎ）≒３Ｍ＋１０Ｌｏｇ（Ｉｎ／２Ｍ）と近似できる（２）。
Ｉｎ／２Ｍは１以上２未満のため、０≦１０Ｌｏｇ（Ｉｎ／２Ｍ）＜３．０１０３となる。
【００１４】
本発明は、前記の（２）の式が示すように、常用対数の場合、対数演算（１０Ｌｏｇ）の近似値を、３Ｍとデータ変換テーブルから求める１０Ｌｏｇ（Ｉｎ／２Ｍ）の値を加算することによって求めるものである。
具体的な例で本発明の基本的原理を説明する。
図２は本発明の基本的原理の例を説明する図（１）であり、Ｉｎ＝２５３の場合と、Ｉｎ＝５１の場合を示している。（  ）付数字は式の番号を示している。
【００１５】
Ｉｎ＝２５３の場合、２５３＝２７＋２６＋２５＋２４＋２３＋２２＋２０と２進数つまり２の指数の級数に展開でき（３）、最上位となる指数Ｍ＝７となり、よって、１０Ｌｏｇ２５３は
１０Ｌｏｇ２７＋１０Ｌｏｇ（（２７＋２６＋２５＋２４＋２３＋２２＋２０）／２７）となり（４）、
１０Ｌｏｇ２７は７×１０Ｌｏｇ２となり、７×３と近似することで、
７×３＋１０Ｌｏｇ（２０＋２−１＋２−２＋２−３＋２−４＋２−５＋２−７）と近似することができる（５）。
【００１６】
Ｉｎ＝５１の場合、同様に、５１＝２５＋２４＋２１＋２０と２進数つまり２の指数の級数に展開でき（６）、最上位となる指数Ｍ＝５となり、１０Ｌｏｇ５１は１０Ｌｏｇ２５＋１０Ｌｏｇ（（２５＋２４＋２１＋２０）／２５）となり（７）、
１０Ｌｏｇ２５は５×１０Ｌｏｇ２となり、５×３と近似することで、
５×３＋１０Ｌｏｇ（２０＋２−１＋２−４＋２−５）と近似することができる（８）。
【００１７】
よって、Ｉｎ＝２５３の場合は、２５３を２進数つまり２の指数の級数に展開することで最上位となる指数Ｍ＝７を求め、１０Ｌｏｇ２７は７×３と近似し、１０Ｌｏｇ（２０＋２−１＋２−２＋２−３＋２−４＋２−５＋２−７）は指数の０，−１，−２，−３，−４，−５，−７をアドレス値としてデータ変換テーブルから近似値を求めることで１０Ｌｏｇ２５３の近似値を求めることができる。
【００１８】
同様に、Ｉｎ＝５１の場合は、５１を２進数つまり２の指数の級数に展開することで最上位となる指数Ｍ＝５を求め、１０Ｌｏｇ２５は５×３と近似し、１０Ｌｏｇ（２０＋２−１＋２−４＋２−５）は指数の０，−１，−４，−５をアドレス値としてデータ変換テーブルから近似値を求めることで１０Ｌｏｇ５１の近似値を求めることができる。
【００１９】
次に、真数が２より小さい場合について説明する。
図３は本発明の基本的原理の例を説明する図（２）であり、Ｉｎ＝１．４の場合と、Ｉｎ＝０．９の場合を示している。（  ）付数字は式の番号を示している。
Ｉｎ＝１．４の場合、１．４≒２０＋２−２＋２−３＋２−６＋２−７と２進数つまり２の指数の級数に展開でき（１０）、最上位となる指数Ｍ＝０となるため、１０Ｌｏｇ１．４は
１０Ｌｏｇ（２０＋２−２＋２−３＋２−６＋２−７）と近似することができる（１１）。
【００２０】
Ｉｎ＝０．９の場合、０．９≒２−１＋２−２＋２−３＋２−６＋２−７と２進数つまり２の指数の級数に展開でき（１３）、最上位となる指数Ｍ（正数）がないため、１０Ｌｏｇ０．９は
１０Ｌｏｇ（２−１＋２−２＋２−３＋２−６＋２−７）と近似することができる（１４）。
【００２１】
よって、Ｉｎ＝１．４の場合は、１．４を２進数つまり２の指数の級数に展開することで最上位となる指数Ｍ＝０を求め、１０Ｌｏｇ２０は０となり、１０Ｌｏｇ（２０＋２−２＋２−３＋２−６＋２−７）は指数の０，−２，−３，−６，−７をアドレス値としてデータ変換テーブルから近似値を求めることで１０Ｌｏｇ１．４の近似値を求めることができる。
【００２２】
Ｉｎ＝０．９の場合は、０．９を２進数つまり２の指数の級数に展開することで最上位となる指数Ｍ（正数）がないため、１０Ｌｏｇ（２−１＋２−２＋２−３＋２−６＋２−７）は指数の−１，−２，−３，−６，−７をアドレス値としてデータ変換テーブルから近似値を求めることで１０Ｌｏｇ０．９の近似値を求めることができる。
【００２３】
次に、上記で説明した対数演算を演算器として構成する形態について説明する。
図４は対数演算器の構成を説明する図であり、最上位桁検索部１、デコーダ部２、乗算器３、除算器４、データ変換テーブル部５、加算器６により構成している。
【００２４】
入力信号Ｉｎとして真数が入力される。ここで、本実施例として上記の図２で説明したＩｎ＝５１として説明を進める。最上位桁検索部１は入力信号Ｉｎ（２進数）から最上位桁の値を検索し出力する。Ｉｎ＝５１＝“１１００１１”であり、最上位桁は２５となるので最上位桁の値“５”として“１０１”を出力する。なお、最上位桁検索部１の構成については後記にて説明する。デコーダ部２は該最上位桁検索部１より入力される最上位桁の値を示すために“５”を示すビットを立てる。Ｉｎ＝５１の場合、“１０１”が入力され“００１０００００”を出力する。乗算器３は該最上位桁検索部１より入力される最上位桁の値と１０Ｌｏｇ２の近似値である定数“３”を乗算する。ここで、１０Ｌｏｇ２の近似値としての定数の値は、本発明を適用する装置やシステムが要求する近似値の精度により決定される。本構成例では定数“３”として説明する。つまり、乗算器３はＩｎ＝５１の場合、“５”が入力され“１５”を出力する。除算器４は入力信号Ｉｎを該デコーダ部２の出力信号であるデコーダ値で除算する。つまり、入力信号Ｉｎを該デコーダ部２の出力信号であるデコーダ値に応じてビットシフトする。Ｉｎ＝５１の場合、“１１００１１”を前記の最上位桁値である“５”ビットシフトする。データ変換テーブル部５は該除算器４の出力をアドレスとして近似値を出力する。Ｉｎ＝５１の場合“２０，２−１，２−４，２−５”からアドレスとして“１１００１１００”を与え、格納されている近似値を読み出す。加算器６は該乗算器３と該データ変換テーブル５の出力値を加算して対数演算値として出力信号Ｏｕｔとする。
【００２５】
また、異なる実施例として上記の図３で説明したＩｎ＝０．９の場合について説明する。最上位桁検索部１は入力信号Ｉｎから最上位桁の値を検索するが、入力信号Ｉｎは２未満であり２２以上の桁が存在しないため最上位桁の値“０”を出力する。デコーダ部２は“００００００００”を出力する。乗算器３は該最上位桁の値“０”と１０Ｌｏｇ２の近似値である“３”を乗算した結果“０”を出力する。除算器４は該デコーダ２からの信号が“００００００００”であるため入力信号Ｉｎをそのまま出力する。データ変換テーブル部５は該除算器４の出力信号をもとに“２−１，２−２，２−３，２−６，２−７”からアドレスとして“０１１１００１１”を与え、格納されている近似値を読み出す。加算器６は該乗算器３の出力である“０”と該データ変換テーブル５の出力値を加算して対数演算値として出力信号Ｏｕｔとする。
【００２６】
次に、前記で説明した最上位桁検索部１の構成について図５、図６を用いて説明する。ここでは、入力信号Ｉｎを８ビットの場合、つまり最大値として“２５５”、とした。
図５は最上位桁検索部の構成を説明する図であり、ＡＮＤ回路１１１，１１２，１１３，１１４，１１５，１１６，１１７，１１８、ＯＲ回路１２、デコーダ回路１３、ＡＮＤ回路１４、ダウンカウンタ回路１５、立上り微分回路１６、ラッチ回路１７，１８により構成する。
【００２７】
図６は最上位桁検索部の動作を説明するタイミングチャートであり、タイミングパルス信号（ｓ１）、クロック信号（ｓ２）、デコーダ７信号（ｓ３）、デコーダ６信号（ｓ４）、デコーダ５信号（ｓ５）、デコーダ０信号（ｓ６）、ＯＲ出力信号（ｓ７）、微分出力信号（ｓ８）、ラッチ出力信号（ｓ９）、最上位桁出力信号（ｓ１０）を示しており、（  ）付のｓを付した数字は信号の番号を示している。
【００２８】
入力信号Ｉｎの８ビット信号のＭＳＢ（ｍｏｓｔ  ｓｉｇｎｉｆｉｃａｎｔ  ｂｉｔ）は７、ＬＳＢ（ｌｅａｓｔ  ｓｉｇｎｉｆｉｃａｎｔ  ｂｉｔ）は０となり、ＡＮＤ回路１１１，１１２，１１３，１１４，１１５，１１６，１１７，１１８に入力される。タイミングパルス信号（ｓ１）とクロック信号（ｓ２）をもとにダウンカウンタ回路１５はデコーダ７信号（ｓ３）、デコーダ６信号（ｓ４）、デコーダ５信号（ｓ５）、・・・、デコーダ０信号（ｓ６）を発生しＡＮＤ回路１１１，１１２，１１３，１１４，１１５，１１６，１１７，１１８に入力される。前記の図２で説明したＩｎ＝５１＝“００１１００１１”の場合、タイミングｔ１にてデコーダ５信号（ｓ５）とＡＮＤ回路１１３にて論理積“１”が出力され、その結果、ＯＲ回路１２の出力（ｓ７）が“１”となり、ＡＮＤ回路１４にてタイミングパルス信号（ｓ１）を無効にし、該ＡＮＤ回路１４の出力によりダウンカウンタ回路１５のイネーブル端子ＥＮを“０”にすることで該ダウンカウンタ回路１５をディセーブル状態にする。その結果、該デコーダ回路１３の出力信号ｓ３，ｓ４，ｓ５，ｓ６は“０”になるが、図６では説明のため該ダウンカウンタ回路１５がイネーブル状態としたデコーダ回路出力としている。一方、タイミングｔ１において、該ＯＲ回路１２の出力（ｓ７）の結果、立上り微分回路１６は微分出力信号（ｓ８）をラッチ回路１７に出力する。該ラッチ回路１７は、該微分出力信号（ｓ８）によって該ダウンカウンタ回路１５の出力信号を保持するしラッチ出力信号（ｓ９）を出力する。ラッチ回路１８は該ラッチ出力信号（ｓ９）をタイミングパルス信号（ｓ１）によってタイミングｔ２にて保持し、最上位桁出力信号（ｓ１０）として出力する。
【００２９】
なお、入力信号Ｉｎが２以上の場合は、上記の動作により最上位桁出力信号（ｓ１０）に“００１”以上の値を発生するが、入力信号Ｉｎが２未満の場合は、最上位桁出力信号（ｓ１０）として“０００”を発生する。
次に前記の図４で説明したなかで該データ変換テーブル部５にて行う近似について説明する。
【００３０】
図７は対数演算器の構成例を説明する図であり、前記の図４と同じ構成である（同一符号を使用。）が、入力信号が８ビットの場合の各信号線の信号線数と、入力信号Ｉｎが２未満の場合に有効となる符合ビットを付加している。
図８はデータ変換テーブルを説明する図（１）であり、除算器４の出力をアドレスとし、近似値として少数第１位までを有効数字としたｄＢ（デシベル）値を格納している。よって、図８では第１行にアドレスの単位となる２０、２−１、・・・、２−７を示し、第２行に第１行の値を示している。そして、図８の第１列には該データ変換テーブルが格納している近似値（データ変換テーブル格納データ（ｄＢ））を示しており、該データ変換テーブル格納データの右欄のかかる２行が該データ変換テーブル格納データを格納しているアドレスを示している。また、以降の説明する箇所に矢印を付している。
【００３１】
一例として、データ変換テーブル格納データが１．２ｄＢの場合、アドレス“１０１００１１１”＝“Ａ７（Ｈ）（１６進表示）”からアドレス“１０１０１０１１”＝“ＡＢ（Ｈ）”未満（“ＡＡ（Ｈ）”）までのアドレスには格納データとして“１．２”を格納している。よって、図８は入力信号Ｉｎが２以上の場合のデータ変換テーブルを示している。
【００３２】
図９はデータ変換テーブルを説明する図（２）であり、図８と同様であるが、図９は入力信号Ｉｎが２未満の場合のデータ変換テーブルを示している。そのため、アドレスとして２０のビットは“０”となる。また、以降の説明する箇所に矢印を付している。
一例として、データ変換テーブル格納データが−４．８ｄＢの場合、アドレス“００１０１０１０”＝“２Ａ（Ｈ）（１６進表示）”からアドレス“００１０１０１１”＝“２Ｂ（Ｈ）”未満（“２Ａ（Ｈ）”）までのアドレス（つまりアドレス２Ａ）の格納データとして“−４．８”を格納している。
【００３３】
図７、図８を用いて、前記の図２で説明した入力信号Ｉｎ＝２５３の場合について説明する。
Ｉｎ＝２５３である２進数“１１１１１１０１”の８ビット信号が入力される。最上位桁検索部１にて最上位桁２７の“７”を示す３ビット信号“１１１”が出力され、デコーダ部２では最上位桁値“７”を示す８ビット信号“１００００００”が出力される。乗算器３では１０Ｌｏｇ２の近似値である“３”と該最上位桁値“７”を乗算した“２１”を示す５ビット信号“１０１０１”が出力される。除算器４では、Ｉｎ＝“１１１１１１０１”を、該デコード部２の出力値が“７”であるため、７ビットシフトすることで除算を行う。つまり、該入力信号Ｉｎを２のべき乗で示す“２７＋２６＋２５＋２４＋２３＋２２＋２０”を７ビットシフトした“２０＋２−１＋２−２＋２−３＋２−４＋２−５＋２−７”をアドレスとした“１１１１１１０１”が出力される。データ変換テーブル部５では、アドレス“１１１１１１０１”＝“ＦＤ（Ｈ）”が入力され、該アドレス“１１１１１１０１”＝“ＦＤ（Ｈ）”の格納データ、つまり図９ではアドレス“ＦＤ（Ｈ）”は“ＦＣ（Ｈ）”と  “ＦＦ（Ｈ）”の間であるためデータ“３．０”が格納されているので、“３．０”を出力する。加算器６は、前記の乗算器３の出力“２１”＝“１０１０１”と該“３．０”を加算し、対数近似値として“２４．０”（ｄＢ）を出力する。
【００３４】
次に、図７、図８を用いて、前記の図３で説明した入力信号Ｉｎ＝１．４の場合について説明する。
Ｉｎ＝１．４の場合、入力信号Ｉｎが２未満の場合に有効となる符合ビットと２進数“１０１１００１１”の８ビット信号が入力される。最上位桁検索部１では符号ビットを確認し、最上位桁出力信号として“０”が出力され、デコーダ部２では最上位桁値として“０”が出力される。乗算器３では１０Ｌｏｇ２の近似値である“３”と最上位桁値“０”を乗算した“０”が出力される。除算器４では、Ｉｎ＝符号ビット＋２進数“１０１１００１”を、該デコード部２の出力値が“０”であるため、除算せずに“２０＋２−２＋２−３＋２−６＋２−７”をアドレスとした“１０１１００１１”が出力される。データ変換テーブル部５では、アドレス“１０１１００１１”＝“Ｂ３（Ｈ）”が入力され、該アドレス“１０１１００１１”＝“Ｂ３（Ｈ）”の格納データ、つまり図８ではアドレス“Ｂ３（Ｈ）”からアドレス“Ｂ６（Ｈ）”にはデータ“１．５”が格納されているので、“１．５”を出力する。加算器６は、前記の乗算器３の出力“０”と該“１．５”を加算し、対数近似値として“１．５”（ｄＢ）を出力する。
【００３５】
次に、図７、図９を用いて、前記の図３で説明した入力信号Ｉｎ＝０．９の場合について説明する。
Ｉｎ＝０．９の場合、入力信号Ｉｎが２未満の場合に有効となる符合ビットと２進数“０１１１００１１”の８ビット信号が入力されるとする。最上位桁検索部１では符号ビットを確認し、最上位桁出力信号として“０”が出力され、デコーダ部２では最上位桁値として“０”が出力される。乗算器３では１０Ｌｏｇ２の近似値である“３”と最上位桁値“０”を乗算した“０”が出力される。除算器４では、Ｉｎ＝符号ビット＋２進数“０１１１００１１”を、該デコード部２の出力値が“０”であるため、除算せずに“２−１＋２−２＋２−３＋２−６＋２−７”をアドレスとした“０１１１００１１”が出力される。データ変換テーブル部５では、アドレス“０１１１００１１”＝“７３（Ｈ）”が入力され、該アドレス“０１１１００１１”＝“７３（Ｈ）”の格納データ、つまり図９ではアドレス“７１（Ｈ）”からアドレス“７３（Ｈ）”にはデータ“−０．５”が格納されているので、“−０．５”を出力する。加算器６は、前記の乗算器３の出力“０”と該“−０．５”を加算し、対数近似値として“−０．５”（ｄＢ）を出力する。
【００３６】
【発明の効果】
以上記載したように、本発明は真数を２の指数の級数に展開し最上位となる指数と最上位意外の指数をそれぞれ近似演算する対数演算の近似処理を可能とする。
第一の発明によれば、２以上の真数の対数演算を、真数を２の指数の級数に展開し最上位となる指数と最上位以外の指数をそれぞれ近似演算することで対数の近似演算を行なう方法を提供することが可能となる。
【００３７】
第二の発明によれば、２未満の真数の対数演算を、真数を２の指数の級数に展開し近似演算することで対数の近似演算を行なう方法を提供することが可能となる。
第三の発明によれば、２以上の真数の場合には、真数を２の指数の級数に展開し最上位となる指数による近似演算を行い、最上位以外の指数ではデータ変換テーブルによる近似演算することで対数の近似演算を行ない、２未満の真数の場合には、真数を２の指数の級数に展開しデータ変換テーブルによる近似演算を行なう対数演算器を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の基本的な原理を説明する図
【図２】本発明の基本的原理の例を説明する図（１）
【図３】本発明の基本的原理の例を説明する図（２）
【図４】対数演算器の構成を説明する図
【図５】最上位桁検索部の構成を説明する図
【図６】最上位桁検索部の動作を説明するタイミングチャート
【図７】対数演算器の構成例を説明する図
【図８】データ変換テーブルを説明する図（１）
【図９】データ変換テーブルを説明する図（２）
【図１０】ＡＧＣの機能構成図
【符号の説明】
１        最上位桁検索部
２        デコーダ部
３        乗算器
４        除算器
５        データ変換テーブル
６        加算器
１１１，１１２，１１３，１１４，１１５，１１６，１１７，１１８    ＡＮＤ回路
１２    ＯＲ回路
１３    デコーダ回路
１４    ＡＮＤ回路
１５    ダウンカウンタ回路
１６    立上り微分回路
１７，１８    ラッチ回路
２０１      ＢＰＦ
２０２      ＡＧＣ−Ａｍｐ
２０３      直交検波部
２０４，２０５      Ａ／Ｄ部
２０６      Ｄ／Ａ部
２０７，２０８      自乗回路部
２０９，２１１      加算器
２１０      対数演算部
２１２      ＬＰＦ
ｓ１      タイミングパルス信号
ｓ２      クロック信号
ｓ３      デコーダ７信号
ｓ４      デコーダ６信号
ｓ５      デコーダ５信号
ｓ６      デコーダ０信号
ｓ７      ＯＲ出力信号
ｓ８      微分出力信号
ｓ９      ラッチ出力信号
ｓ１０    最上位桁出力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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