(57)【要約】【課題】消費電力を増加させることなく、回路動作の高速化を図ることができるラッチ回路を提供すること。【解決手段】データ書き込み機能を有する上段差動対トランジスタＱ１、Ｑ２と、データ保持機能を有する上段差動対トランジスタＱ３、Ｑ４と、上段差動対トランジスタＱ１、Ｑ２の共通エミッタ端子と上段差動対トランジスタＱ３、Ｑ４の共通エミッタ端子とに接続された下段差動対トランジスタＱ９、Ｑ１０とを備え、内部振幅を発生させるための抵抗Ｒ１、Ｒ３に、それぞれ、抵抗Ｒ２、Ｒ４を直列に接続し、上段差動対トランジスタＱ３、Ｑ４の２個のコレクタ端子を、それぞれ、抵抗Ｒ１と抵抗Ｒ２との接続点および抵抗Ｒ３と抵抗Ｒ４との接続点に接続し、上段差動対トランジスタＱ１、Ｑ２のコレクタ端子より出力信号を取り出すことを特徴とするラッチ回路を構成する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
データ書き込み機能を有する第１の上段差動対バイポーラトランジスタと、データ保持機能を有する第２の上段差動対バイポーラトランジスタと、前記第１の上段差動対バイポーラトランジスタの共通エミッタ端子と前記第２の上段差動対バイポーラトランジスタの共通エミッタ端子とに接続された下段差動対バイポーラトランジスタとを備え、内部振幅を発生させるための第１および第２の負荷抵抗に、それぞれ、内部振幅を発生させるための第３および第４の負荷抵抗を直列に接続し、前記第２の上段差動対バイポーラトランジスタの２個のコレクタ端子を、前記第１の負荷抵抗と前記第３の負荷抵抗との接続点および前記第２の負荷抵抗と前記第４の負荷抵抗との接続点に１対１に接続し、前記第１の上段差動対バイポーラトランジスタのコレクタ端子より出力信号を取り出すラッチ回路において、
前記第１の負荷抵抗の抵抗値を前記第１の負荷抵抗の抵抗値と前記第３の負荷抵抗の抵抗値との和で割った値、および、前記第２の負荷抵抗の抵抗値を前記第２の負荷抵抗の抵抗値と前記第４の負荷抵抗の抵抗値との和で割った値が０．１以上０．８以下の範囲内にあることを特徴とするラッチ回路。
【請求項２】
データ書き込み機能を有する第１の上段差動対電界効果トランジスタと、データ保持機能を有する第２の上段差動対電界効果トランジスタと、前記第１の上段差動対電界効果トランジスタの共通ソース端子と前記第２の上段差動対電界効果トランジスタの共通ソース端子とに接続された下段差動対電界効果トランジスタとを備え、内部振幅を発生させるための第１および第２の負荷抵抗に、内部振幅を発生させるための第３および第４の負荷抵抗を直列に接続し、前記第２の上段差動対電界効果トランジスタの２個のドレイン端子を、前記第１の負荷抵抗と前記第３の負荷抵抗との接続点および前記第２の負荷抵抗と前記第４の負荷抵抗との接続点に１対１に接続し、前記第１の上段差動対電界効果トランジスタのドレイン端子より出力信号を取り出すラッチ回路において、
前記第１の負荷抵抗の抵抗値を前記第１の負荷抵抗の抵抗値と前記第３の負荷抵抗の抵抗値との和で割った値、および、前記第２の負荷抵抗の抵抗値を前記第２の負荷抵抗の抵抗値と前記第４の負荷抵抗の抵抗値との和で割った値が０．１以上０．８以下の範囲内にあることを特徴とするラッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はラッチ回路に係わり、特に、Ｇｂｉｔ/ｓ領域の動作速度を必要とする超高速集積回路（ＩＣ）に用いられるラッチ回路に関するものである。
【背景技術】
【０００２】
最も一般的に使用されているラッチ回路は、ラッチ回路を二つ接続したマスタースレーブ型のデータフリップフロップ回路である。そこで、マスタースレーブデータフリップフロップ回路を例としてラッチ回路の動作について説明する。
【０００３】
図４に、下記非特許文献１に例示されているバイポーラｎｐｎトランジスタにより構成した従来のマスタースレーブデータフリップフロップ回路を示す。
【０００４】
図４において、マスタースレーブデータフリップフロップ回路は、トランジスタＱ１〜Ｑ４、Ｑ９、Ｑ１０、Ｑ１３、Ｑ１５、Ｑ１６および抵抗Ｒ１、Ｒ３、Ｒ９〜Ｒ１１によって構成されるマスター側ラッチ回路Ａと、トランジスタＱ５〜Ｑ８、Ｑ１１、Ｑ１２、Ｑ１４、Ｑ１７、Ｑ１８および抵抗Ｒ５、Ｒ７、Ｒ１２〜Ｒ１４によって構成されるスレーブ側ラッチ回路Ｂとから構成される。１および２は入力データ端子、３および４は入力クロック端子、５〜８は出力端子、９〜１１は電源端子である。
【０００５】
図５に、各端子の電圧レベルの関係を示したタイミングチャートを示す。図中、時間は左から右に流れ、縦に並んだ数字はそれぞれの数字を付した端子の電圧レベルの高低を表し、左下の括弧付きの数字は、回路が以下に説明する、同じ数字を付した各状態にある時間区間を示している。
【０００６】
（１）はじめに、端子２、３、６および８が高レベル、端子１、４、５および７が低レベルになっているとする。すなわちトランジスタＱ２、Ｑ１０、Ｑ３、Ｑ６、Ｑ１１およびＱ７がオン状態、トランジスタＱ１、Ｑ９、Ｑ４、Ｑ５、Ｑ１２およびＱ８がオフ状態とする。次に、
（２）端子１が高レベル、端子２が低レベル、端子３が低レベル、端子４が高レベルになると、トランジスタＱ９、Ｑ１２、Ｑ４、Ｑ５がオン状態、端子５が高レベル、端子６が低レベルになる。次に、
（３）端子３が高レベル、端子４が低レベルになると、トランジスタＱ１０、Ｑ１１、Ｑ８がオン状態、端子７が高レベル、端子８が低レベルになる。次に、
（４）端子１が低レベル、端子２が高レベル、端子３が低レベル、端子４が高レベルになると、トランジスタＱ３、Ｑ６がオン状態、端子５が低レベル、端子６が高レベルになる。次に、
（５）端子３が高レベル、端子４が低レベルになると、トランジスタＱ７がオン状態、端子７が低レベル、端子８が高レベルとなる。この（５）の状態は（１）の状態と同じであり、以後同様な現象が繰り返される。
【０００７】
したがって、マスタースレーブデータフリップフロップ回路は、端子３へのクロック入力が立ち上がるときに、端子１へのデータ入力が端子７からデータ出力として出力される。
【０００８】
図６に、実際の伝播遅延時間を考慮した各端子の電圧レベルの関係を示したタイミングチャートを示す。実際は、端子３および端子４のレベルが変化してから端子５および端子６のレベルが変化するまでに、伝播遅延時間ｔｐｄだけのずれを生じる。これは、トランジスタのべース中を電子が走行する時間およびトランジスタの容量成分の充放電に要する時間などに起因する伝播遅延時間ｔｐｄである。この伝播遅延時間ｔｐｄが端子３および端子４の次のレベル変化（クロック入力の半周期後）前より短ければ、回路は正常に動作する。しかしながら、伝播遅延時間ｔｐｄが端子３および端子４の次のレベル変化（クロック入力の半周期後）を超えると回路は誤動作する。すなわち、伝播遅延時間ｔｐｄをいかに短縮するかが、回路高速化のポイントとなる。
【０００９】
下記特許文献１には、伝播遅延時間ｔｐｄが短縮されたフリップフロップ回路が開示されている。
【００１０】
【特許文献１】特開平０５−２１８８１６号公報
【非特許文献１】論文  “Ｄｅｓｉｇｎ  ｏｆ  Ｈｉｇｈ−Ｓｐｅｅｄ  Ｍａｓｔｅｒ−Ｓｌａｖｅ  Ｄ−Ｔｙｐｅ  Ｆｌｉｐ−Ｆｌｏｐ  ｉｎ  ＩｎＰ  ＤＨＢＴ  Ｔｅｃｈｎｏｌｏｇｙ”，  Ａｂｅｄ−Ｅｌｈａｋ  Ｋａｓｂａｒｉ，  ｅｔ  ａｌ．，  ＩＥＥＥ  Ｔｒａｎｓ．  Ｍｉｃｒｏｗａｖｅ  Ｔｈｅｏｒｙ  ａｎｄ  Ｔｅｃｈｎｉｑｕｅｓ，  Ｖｏｌ．５０，Ｎｏ．１２，ｐｐ．３０６４−３０６９，２００２．
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記従来のラッチ回路においては、伝播遅延時間ｔｐｄを短縮してラッチ回路の動作速度を向上させるためには、負荷抵抗の値を小さくしなければならなかった。動作電流が一定で負荷抵抗を小さくすると論理振幅が減少して正常動作しなくなる。したがって、正常動作のためには動作電流を増加させなければならず、低消費電力で高速動作するラッチ回路を得ることは困難であった。
【００１２】
本発明の目的は、上記課題を解決し、消費電力を増加させることなく、回路動作の高速化を図ることができるラッチ回路を提供することにある。
【課題を解決するための手段】
【００１３】
本発明においては、上記目的を達成するために、請求項１に記載のように、
データ書き込み機能を有する第１の上段差動対バイポーラトランジスタと、データ保持機能を有する第２の上段差動対バイポーラトランジスタと、前記第１の上段差動対バイポーラトランジスタの共通エミッタ端子と前記第２の上段差動対バイポーラトランジスタの共通エミッタ端子とに接続された下段差動対バイポーラトランジスタとを備え、内部振幅を発生させるための第１および第２の負荷抵抗に、それぞれ、内部振幅を発生させるための第３および第４の負荷抵抗を直列に接続し、前記第２の上段差動対バイポーラトランジスタの２個のコレクタ端子を、前記第１の負荷抵抗と前記第３の負荷抵抗との接続点および前記第２の負荷抵抗と前記第４の負荷抵抗との接続点に１対１に接続し、前記第１の上段差動対バイポーラトランジスタのコレクタ端子より出力信号を取り出すラッチ回路において、前記第１の負荷抵抗の抵抗値を前記第１の負荷抵抗の抵抗値と前記第３の負荷抵抗の抵抗値との和で割った値、および、前記第２の負荷抵抗の抵抗値を前記第２の負荷抵抗の抵抗値と前記第４の負荷抵抗の抵抗値との和で割った値が０．１以上０．８以下の範囲内にあることを特徴とするラッチ回路。を構成する。
【００１４】
また、本発明においては、請求項２に記載のように、
データ書き込み機能を有する第１の上段差動対電界効果トランジスタと、データ保持機能を有する第２の上段差動対電界効果トランジスタと、前記第１の上段差動対電界効果トランジスタの共通ソース端子と前記第２の上段差動対電界効果トランジスタの共通ソース端子とに接続された下段差動対電界効果トランジスタとを備え、内部振幅を発生させるための第１および第２の負荷抵抗に、内部振幅を発生させるための第３および第４の負荷抵抗を直列に接続し、前記第２の上段差動対電界効果トランジスタの２個のドレイン端子を、前記第１の負荷抵抗と前記第３の負荷抵抗との接続点および前記第２の負荷抵抗と前記第４の負荷抵抗との接続点に１対１に接続し、前記第１の上段差動対電界効果トランジスタのドレイン端子より出力信号を取り出すラッチ回路において、前記第１の負荷抵抗の抵抗値を前記第１の負荷抵抗の抵抗値と前記第３の負荷抵抗の抵抗値との和で割った値、および、前記第２の負荷抵抗の抵抗値を前記第２の負荷抵抗の抵抗値と前記第４の負荷抵抗の抵抗値との和で割った値が０．１以上０．８以下の範囲内にあることを特徴とするラッチ回路を構成する。
【発明の効果】
【００１５】
本発明の実施によって、内部振幅を発生させるための負荷抵抗を２つの部分に分割し、その分割点を上段差動対トランジスタのコレクタ端子に接続する構成を用いて、消費電力を増加させることなく、回路動作の高速化を図ることができるラッチ回路を提供することが可能となる。
【発明を実施するための最良の形態】
【００１６】
上記の目的を達成するために、本発明は、図１に示したように、データ書き込み機能を有する第１の上段差動対トランジスタ（Ｑ１、Ｑ２）とデータ保持機能を有する第２の上段差動対トランジスタ（Ｑ３、Ｑ４）と、第１および第２の上段差動対トランジスタ（Ｑ１、Ｑ２）および（Ｑ３、Ｑ４）の共通エミッタ端子と接続される下段差動対トランジスタ（Ｑ９、Ｑ１０）を備え、論理振幅を発生させるための第１および第２の負荷抵抗（Ｒ１およびＲ３）に論理振幅を発生させるための第３および第４の負荷抵抗（Ｒ２およびＲ４）をそれぞれ直列に接続し、第２の上段差動対トランジスタ（Ｑ４、Ｑ３）の２個のコレクタ端子（Ｑ４のコレクタ端子およびＱ３のコレクタ端子）を、それぞれ、第１の負荷抵抗（Ｒ１）と第３の負荷抵抗（Ｒ２）との接続点および第２の負荷抵抗（Ｒ３）と第４の負荷抵抗（Ｒ４）との接続点に接続し、第１の上段差動対トランジスタ（Ｑ１、Ｑ２）のコレクタ端子より出力を取り出すことを特徴とする。ここで、「トランジスタ」は、特に断らないかぎり、バイポーラトランジスタを意味する。
【００１７】
本発明は、ラッチ回路の負荷抵抗を２つの負荷抵抗の直列接続によって構成するとともに、データ保持機能を有する上段差動対トランジスタのコレクタ端子をこの２つの抵抗間に接続し、且つこの２つの抵抗の値をそれぞれ使用するトランジスタに対し、回路性能が最も向上する最適な値に設定する。これによって、データ書き込み側上段差動対トランジスタが接続されている負荷抵抗よりデータ保持側上段差動対トランジスタに接続されている負荷抵抗が小さくなり、データ保持側上段差動対トランジスタの寄生容量と負荷抵抗の掛け算で決まる伝播遅延時間が短縮される。その結果、ラッチ回路の応答が速くなる。
【００１８】
以下に、本発明を、実施の形態例によって詳細に説明する。
【００１９】
（実施の形態１）
図１は第１の実施の形態のマスタースレーブデータフリップフロップ回路の回路図である。図中、抵抗を除き、図４と共通するものには同一の符号を付し、その説明を省略する。
【００２０】
本回路は、図１に示したように、２段のラッチ回路（マスターおよびスレーブ）から構成されている。
【００２１】
マスタースレーブデータフリップフロップ回路のマスター側ラッチ回路Ａは、データ書き込み機能を有する第１の上段差動対トランジスタＱ１、Ｑ２と、データ保持機能を有する第２の上段差動対トランジスタＱ３、Ｑ４の２つの組と、この第１の上段差動対トランジスタＱ１、Ｑ２の共通エミッタ端子と第２の上段差動対トランジスタＱ３、Ｑ４の共通エミッタ端子とに接続される一組の下段差動対トランジスタＱ９、Ｑ１０の組と、上段差動対トランジスタＱ１、Ｑ２のコレクタ端子に接続されるエミッタフォロアトランジスタＱ１５、Ｑ１６を構成要素とするエミッタフォロア回路とを有する。
【００２２】
また、マスタースレーブデータフリップフロップ回路のスレーブ側ラッチ回路Ｂは、データ書き込み機能を有する第１の上段差動対トランジスタＱ５、Ｑ６と、データ保持機能を有する第２の上段差動対トランジスタＱ７、Ｑ８の２つの組と、この第１の上段差動対トランジスタＱ５、Ｑ６の共通エミッタ端子と第２の上段差動対トランジスタＱ７、Ｑ８の共通エミッタ端子とに接続される一組の下段差動対トランジスタＱ１１、Ｑ１２の組と、上段差動対トランジスタＱ５、Ｑ６のコレクタ端子に接続されるエミツタフォロアトランジスタＱ１７、Ｑ１８を構成要素とするエミッタフォロア回路とを有する。
【００２３】
同図に示す本実施の形態のマスタースレーブデータフリップフロップ回路において、論理振幅を発生するための負荷抵抗は抵抗Ｒ１〜Ｒ８により構成される。データ保持機能を有する上段差動対トランジスタのトランジスタＱ３のコレクタ端子は、第２の負荷抵抗であるＲ３と第４の負荷抵抗であるＲ４との接続点に接続され、トランジスタＱ４のコレクタ端子は、第１の負荷抵抗であるＲ１と第３の負荷抵抗であるＲ２との接続点に接続されている。同様に、データ保持機能を有する上段差動対トランジスタのトランジスタＱ７のコレクタ端子は、第２の負荷抵抗であるＲ７と第４の負荷抵抗であるＲ８との接続点に接続され、トランジスタＱ８のコレクタ端子は、第１の負荷抵抗であるＲ５と第３の負荷抵抗であるＲ６との接続点に接続されている。本発明はこのような構成を特徴とするものであり、この構成によって、回路の高速化を図ることができる。
【００２４】
上記の構成によって、回路の高速化を図ることができる理由について説明する。ラッチ回路の動作速度は、主に負荷抵抗（Ｒ１＋Ｒ２）の値と上段差動対トランジスタの寄生コレクタ容量Ｃｊｃの値との掛け算で表される伝播遅延時間ｔｐｄ＝Ｋ×（Ｒ１＋Ｒ２）×Ｃｊｃで決まる。ここでＫは回路構成に依存する重み付け係数である。回路シミュレーションによる感度解析を用いてこの重み付け係数Ｋを求めたところ、従来構成ラッチ回路では１．４３であったのに対して、本構成ラッチ回路では０．６１であった。すなわち主に動作速度を決めている伝播遅延時間ｔｐｄを半分以下に低減できることが判った。
【００２５】
（実施の形態２）
図２は、第２の実施の形態のラッチ回路の回路図である。本実施の形態はマスタースレーブデータフリップフロップ回路のマスター側ラッチ回路もしくはスレーブ側ラッチ回路のみを表したものである（図にはマスター側ラッチ回路の場合を示す）。このように、片側のラッチ回路のみに本発明を実施した場合にも、上記第１の実施の形態のマスタースレーブデータフリップフロップ回路と同様な回路高速化が図れることは明らかである。
【００２６】
なお、本実施の形態では、エミッタフォロア回路は省略されているが、エミッタフォロア回路は、レベルシフトまたは段間バッファとして用いるものであり、エミッタフォロア回路の有無は本発明の効果に関係ない。
【００２７】
（実施の形態３）
図３は、第１の実施の形態のマスタースレーブデータフリップフロップ回路の負荷抵抗の分割比を変化させたときの、最高および最低トグル周波数（図中、それぞれ、ＭａｘｉｍｕｍおよびＭｉｎｉｍｕｍで示す）の計算機シミュレーション結果である。ここで抵抗Ｒ１、Ｒ３、Ｒ５およびＲ７は同一の抵抗値とし、同様に、抵抗Ｒ２、Ｒ４、Ｒ６およびＲ８も同一の抵抗値とした。計算に使用したデバイスは、超高速用途に実績のあるＩｎＰ/ＩｎＧａＡｓヘテロバイポーラトランジスタである。
【００２８】
本図よりわかるように、負荷抵抗比（Ｒ１/(Ｒ１＋Ｒ２））が０．８を超えると、最高トグル周波数の大きな向上は望めない。すなわち、本回路構成の効果はあまり顕著ではない。一方、Ｒ１/(Ｒ１＋Ｒ２）が０．１よりも小さくなると、急激に最低トグル周波数が高くなってしまい、回路の動作する周波数範囲は狭まってしまう。回路の動作周波数範囲が狭いと実用上の障害となる。以上より、負荷抵抗比（Ｒ１/(Ｒ１＋Ｒ２））を０．１以上０．８以下の範囲内に設定することで、本発明の回路構成の利点を最大限に発揮できることが判る。
【００２９】
以上の説明によって明らかなように、本発明によれば、ラッチ回路の２つの負荷抵抗を、それぞれ、直列接続した２つの抵抗器から構成し、データ保持側上段差動対トランジスタの２つのコレクタ端子を、それぞれ、この２つの負荷抵抗における抵抗器間の直列接続点に接続し、且つ、２つの抵抗器の抵抗値をそれぞれ最適な値にすることによって、ラッチ回路の動作速度が向上するという効果が得られる。
【００３０】
計算機シミュレーションによって本発明の効果を検証したところ、１．２倍以上の高速動作が確認できた。
【００３１】
上記の実施の形態においてはトランジスタとしてバイポーラトランジスタを用いているが、このバイポーラトランジスタを電界効果トランジスタに置き換えても、上記の実施の形態の場合と同様に、本発明の効果が得られる。この場合に、電界効果トランジスタのゲート、ソース、ドレインは、それぞれ、バイポーラトランジスタのベース、エミッタ、コレクタに対応する。
【図面の簡単な説明】
【００３２】
【図１】本発明の第１の実施の形態のマスタースレーブデータフリップフロップ回路の回路図である。
【図２】本発明の第２の実施の形態のラッチ回路の回路図である。
【図３】第１の実施の形態のマスタースレーブデータフリップフロップ回路の負荷抵抗の分割比を変化させたときの、最高および最低トグル周波数の計算機シミュレーション結果を示す図である。
【図４】従来の構成のマスタースレーブデータフリップフロップ回路の回路図である。
【図５】従来の構成のマスタースレーブデータフリップフロップ回路の各端子の電圧レベルの関係を表したタイミングチャートである。
【図６】従来の構成のマスタースレーブデータフリップフロップ回路の、伝播遅延時間を考慮した場合の、各端子の電圧レベルの関係を表したタイミングチャートである。
【符号の説明】
【００３３】
１、２…入力データ端子、３、４…入力クロック端子、５〜８…出力端子、９〜１１…電源端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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