(57)【要約】【課題】  スタンダードセル方式の半導体集積回路におけるタイミング調整の工数削減を図る。【解決手段】  自動配置配線時（２０）に、配線遅延セル、配線遅延ダミー配線、ストラップ電源／グランド配線を配置し、タイミング検証後にタイミング調整対象セル間において、配線遅延セル用遅延時間参照テーブルに基づいた配線遅延セルの接続（３４）、配線用遅延時間参照テーブルに基づいた配線遅延ダミー配線の接続（３２）、ストラップ電源／グランド配線上で迂回配線の配置接続（２９）による再配線を実施することにより、タイミング調整の高精度化が図れ、自動タイミング調整による工数を削減することができる。【選択図】  図５
2005086153.tif 000002
【特許請求の範囲】
【請求項１】
自動配置配線によりスタンダードセル型の複数の機能セルを配置するとともに配線を施して半導体装置を物理設計する工程と、
前記物理設計された半導体装置のタイミング検証を実施する工程と、
前記タイミング検証の結果、タイミングエラーが存在する場合に前記機能セル間の配線長変更により解消可能なタイミングエラーを抽出する工程と、
前記タイミングエラーを解消するために再配線を実施する工程とを含み、
前記タイミングエラーが解消されるまで、前記再配線を実施する工程の後、前記半導体装置のタイミング検証を実施する工程へ戻る半導体装置の設計方法であって、
それぞれ、入力ピンおよび出力ピンとなる２つのピンと、前記２つのピン間を結線する内部配線とを備え、それぞれ前記内部配線の配線長が異なりそれぞれの配線長に応じて固有の遅延時間を有するスタンダードセル型の複数の配線遅延セルについて、それぞれの遅延時間を記述した配線遅延セル用遅延時間参照テーブルを予め準備し、
前記半導体装置を物理設計する工程で、前記配線遅延セルを前記機能セルが配置されない領域に配置しておき、前記再配線を実施する工程は、前記タイミングエラーを解消するための前記配線遅延セルを前記配線遅延セル用遅延時間参照テーブルを基に選択し、この選択した配線遅延セルが前記タイミングエラーの存在する前記機能セルの間に接続されるように再配線を実施することを特徴とする半導体装置の設計方法。
【請求項２】
自動配置配線によりスタンダードセル型の複数の機能セルを配置するとともに配線を施して半導体装置を物理設計する工程と、
前記物理設計された半導体装置のタイミング検証を実施する工程と、
前記タイミング検証の結果、タイミングエラーが存在する場合に前記機能セル間の配線長変更により解消可能なタイミングエラーを抽出する工程と、
前記タイミングエラーを解消するために再配線を実施する工程とを含み、
前記タイミングエラーが解消されるまで、前記再配線を実施する工程の後、前記半導体装置のタイミング検証を実施する工程へ戻る半導体装置の設計方法であって、
それぞれプロセス別または配線層別でかつ配線幅および配線長に応じて固有の遅延時間を有する複数の配線についてそれぞれの遅延時間を記述した配線用遅延時間参照テーブルを予め準備し、
前記半導体装置を物理設計する工程で、ダミー配線を配置しておき、前記再配線を実施する工程は、前記配線用遅延時間参照テーブルに基づいて前記タイミングエラーを解消するための前記ダミー配線が前記タイミングエラーの存在する前記機能セル間の配線の一部となるように再配線を実施することを特徴とする半導体装置の設計方法。
【請求項３】
自動配置配線によりスタンダードセル型の複数の機能セルを配置するとともに配線を施して半導体装置を物理設計する工程と、
前記物理設計された半導体装置のタイミング検証を実施する工程と、
前記タイミング検証の結果、タイミングエラーが存在する場合に前記機能セル間の配線長変更により解消可能なタイミングエラーを抽出する工程と、
前記タイミングエラーを解消するために再配線を実施する工程とを含み、
前記タイミングエラーが解消されるまで、前記再配線を実施する工程の後、前記半導体装置のタイミング検証を実施する工程へ戻る半導体装置の設計方法であって、
それぞれプロセス別または配線層別でかつ配線幅および配線長に応じて固有の遅延時間を有する複数の配線についてそれぞれの遅延時間を記述した配線用遅延時間参照テーブルを予め準備し、
前記半導体装置を物理設計する工程で、ストラップ電源／グランド配線を配置しておき、前記再配線を実施する工程は、前記タイミングエラーの存在する機能セル間を接続する配線が前記ストラップ電源／グランド配線を横切って配置されている場合に前記配線用遅延時間参照テーブルに基づいて前記タイミングエラーを解消するための迂回配線が前記ストラップ電源／グランド配線上に配置され、かつ前記迂回配線が前記タイミングエラーの存在する前記機能セル間の配線の一部となるように再配線を実施することを特徴とする半導体装置の設計方法。
【請求項４】
自動配置配線によりスタンダードセル型の複数の機能セルを配置するとともに配線を施して半導体装置を物理設計する工程と、
前記物理設計された半導体装置のタイミング検証を実施する工程と、
前記タイミング検証の結果、タイミングエラーが存在する場合に前記機能セル間の配線長変更により解消可能なタイミングエラーを抽出する工程と、
前記タイミングエラーを解消するために再配線を実施する工程とを含み、
前記タイミングエラーが解消されるまで、前記再配線を実施する工程の後、前記半導体装置のタイミング検証を実施する工程へ戻る半導体装置の設計方法であって、
それぞれプロセス別または配線層別でかつ配線幅および配線長に応じて固有の遅延時間を有する複数の配線についてそれぞれの遅延時間を記述した配線用遅延時間参照テーブルを予め準備し、
前記半導体装置を物理設計する工程で、前記配線用遅延時間参照テーブルを基に所定のユニット遅延をもつ一定長の複数のダミー配線を配置しておき、前記再配線を実施する工程は、前記配線用遅延時間参照テーブルに基づいて前記タイミングエラーを解消するための前記ダミー配線が前記タイミングエラーの存在する前記機能セル間の配線の一部となるように再配線を実施することを特徴とする半導体装置の設計方法。
【請求項５】
それぞれ、入力ピンおよび出力ピンとなる２つのピンと、前記２つのピン間を結線する内部配線とを備え、それぞれ前記内部配線の配線長が異なりそれぞれの配線長に応じて固有の遅延時間を有するスタンダードセル型の複数の配線遅延セルについて、それぞれの遅延時間を記述した配線遅延セル用遅延時間参照テーブルを予め準備し、
前記半導体装置を物理設計する工程で、前記配線遅延セルを前記機能セルが配置されない領域に配置しておき、前記再配線を実施する工程は、前記タイミングエラーの存在する前記機能セル間およびその近傍に前記ダミー配線が存在しない場合に前記タイミングエラーを解消するための前記配線遅延セルを前記配線遅延セル用遅延時間参照テーブルを基に選択し、この選択した配線遅延セルが前記タイミングエラーの存在する前記機能セルの間に接続されるように再配線を実施することを特徴とする請求項４記載の半導体装置の設計方法。
【請求項６】
前記半導体装置を物理設計する工程で、ストラップ電源／グランド配線を配置しておき、前記再配線を実施する工程は、前記タイミングエラーの存在する機能セル間を接続する配線が前記ストラップ電源／グランド配線を横切って配置されている場合に前記配線用遅延時間参照テーブルに基づいて前記タイミングエラーを解消するための迂回配線が前記ストラップ電源／グランド配線上に配置され、かつ前記迂回配線が前記タイミングエラーの存在する前記機能セル間の配線の一部となるように再配線を実施することを特徴とする請求項４または５記載の半導体装置の設計方法。
【請求項７】
それぞれプロセス別または配線層別でかつ配線幅および配線長に応じて固有の遅延時間を有する複数の配線についてそれぞれの遅延時間を記述した配線用遅延時間参照テーブルを予め準備し、
前記半導体装置を物理設計する工程で、ストラップ電源／グランド配線を配置しておき、前記再配線を実施する工程は、前記タイミングエラーの存在する機能セル間を接続する配線が前記ストラップ電源／グランド配線を横切って配置されている場合に前記配線用遅延時間参照テーブルに基づいて前記タイミングエラーを解消するための迂回配線が前記ストラップ電源／グランド配線上に配置され、かつ前記迂回配線が前記タイミングエラーの存在する前記機能セル間の配線の一部となるように再配線を実施することを特徴とする請求項１記載の半導体装置の設計方法。
【請求項８】
前記配線遅延セルは、前記内部配線を通る信号の信頼性を確保するためのシールド配線を有することを特徴とする請求項１、５または７記載の半導体装置の設計方法。
【請求項９】
請求項１〜８のいずれかに記載の半導体装置の設計方法における各工程を行う手段を備えた半導体装置の設計装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタンダードセル方式の半導体集積回路におけるタイミング調整を実施できる半導体装置の設計方法に関するものである。
【背景技術】
【０００２】
近年、製造期間が長大に成りつつある微細プロセスＬＳＩの設計において、製造期間と設計検証時間を短縮するため、トランジスタ形成工程と配線層工程のマスクは分割発注される傾向にある。そのためトランジスタ配置が固定された状態で、設計者は最終的なタイミング調整を配線長調整で実施する必要がある。このことを図１２を参照して説明する。図１２（ａ）は半導体製造工程における一部のフローを示し、図１２（ｂ）は自動配置配線後の半導体装置のレイアウトを示す。図１２において、１６はトランジスタ形成工程、１７は配線層工程、１２はタイミング調整対象セル、１３はタイミング調整対象セル１２が配置されるセル列、１４はタイミング調整対象セル１２のセル間配線、１８はタイミング調整対象外のセル群である。
【０００３】
図１２（ａ）に示すように、半導体製造工程ではトランジスタ形成工程１６の後に配線層工程１７が実施されるため、設計において自動配置配線された例えば図１２（ｂ）のレイアウトに基づいて、トランジスタ形成工程１６で用いるマスクを発注する。その後、タイミング調整を配線の修正（変更）により配線長を調整することで行った後、配線層工程１７で用いるマスクを発注する。このように、トランジスタ形成工程１６と配線層工程１７のマスクは分割発注される傾向にあり、トランジスタ配置が固定された状態で、設計者は最終的なタイミング調整を配線長調整で実施する必要がある。
【０００４】
また、近年の半導体プロセス微細化に伴い、プロセス変動への設計マージン確保、クロストーク等のシグナルインテグリティ（Signal Integrity）関連の検証はより重要となっているにもかかわらず、半導体装置の大規模化に伴い、物理設計後のタイミング調整の個所は増大の一途をたどっている。こうした増大するタイミング調整ポイントを従来は図１３のフロー図に示すようにタイミングエラー場所に対してマニュアルでの再配線で調整し、かつその精度もカット＆トライの領域を出ず、タイミング検証での再修正の必要性も頻発し、マニュアル配線修正からタイミング検証工程の繰り返し工数が増大している。
【０００５】
図１３は従来の半導体装置の設計方法でのタイミング調整のフローチャートである。図１３において、２０は自動配置配線工程、２１は遅延情報抽出工程、２２はタイミング検証工程、２３はタイミングエラー有無判定工程、２４は修正対象タイミングエラー抽出工程、２５はマニュアル配線修正工程を示す。
【０００６】
まず、自動配置配線により半導体装置の物理設計を実施し（自動配置配線工程２０）、遅延情報を抽出する（遅延情報抽出工程２１）。その後タイミング検証を実施し（タイミング検証工程２２）、タイミングエラーの有無を判定し（タイミングエラー有無判定工程２３）、エラーが無い場合は終了する。エラーが有る場合には、そのエラーを抽出する（修正対象タイミングエラー抽出工程２４）。抽出したエラー個所に対して設計者がマニュアル配線修正を施し（マニュアル配線修正工程２５）、その後、タイミング検証工程２２へ戻り再度タイミング検証を実施していた。
【０００７】
図１４は従来方法でのタイミング調整された一例を示す図である。図１４において、１２はタイミング調整対象セル、１４はタイミング調整対象セル１２のセル間配線（自動配置配線された配線）、１９はマニュアルでの配線修正事例を示す配線である。
【０００８】
なお、特許文献１には、半導体集積回路のクロックスキューを改善する方法が開示されている。
【特許文献１】特開２００１−３４６４７号公報（第１−６頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら上記従来の方法のように、設計者の経験によるマニュアル配線修正の手法は、遅延時間と配線長の決定に際して、
・配線長をどれだけ長くすればどれだけ遅延時間に影響があるのか
・同じ配線長でも配線レイヤーによりどれだけ遅延時間に影響があるのか
の予測が困難であり、タイミングエラーが無くなるまで、図１３に示すマニュアル配線修正工程２５からタイミング検証工程２２の繰り返しを招き、工数の増大要因となっていた。
【００１０】
本発明の目的は、スタンダードセル方式の半導体集積回路におけるタイミング調整の工数削減を図ることができる半導体装置の設計方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明は、自動配置配線によりスタンダードセル型の複数の機能セルを配置するとともに配線を施して半導体装置を物理設計する工程と、物理設計された半導体装置のタイミング検証を実施する工程と、タイミング検証の結果、タイミングエラーが存在する場合に機能セル間の配線長変更により解消可能なタイミングエラーを抽出する工程と、タイミングエラーを解消するために再配線を実施する工程とを含み、タイミングエラーが解消されるまで、再配線を実施する工程の後、半導体装置のタイミング検証を実施する工程へ戻る半導体装置の設計方法において、以下に述べる特徴を有する。
【００１２】
請求項１記載の半導体装置の設計方法は、それぞれ、入力ピンおよび出力ピンとなる２つのピンと、２つのピン間を結線する内部配線とを備え、それぞれ内部配線の配線長が異なりそれぞれの配線長に応じて固有の遅延時間を有するスタンダードセル型の複数の配線遅延セルについて、それぞれの遅延時間を記述した配線遅延セル用遅延時間参照テーブルを予め準備し、半導体装置を物理設計する工程で、配線遅延セルを機能セルが配置されない領域に配置しておき、再配線を実施する工程は、タイミングエラーを解消するための配線遅延セルを配線遅延セル用遅延時間参照テーブルを基に選択し、この選択した配線遅延セルがタイミングエラーの存在する機能セルの間に接続されるように再配線を実施することを特徴とする。
【００１３】
この請求項１記載の設計方法によれば、配線長に応じた固有の遅延時間を持つ複数のセルラインナップから構成される配線遅延セルを配置し、配線遅延セル用遅延時間参照テーブルを基にタイミング調整を配線遅延セルの接続による再配線で実現することにより、高精度のタイミング調整を工数削減を図りながら実施でき、短ＴＡＴを実現することができる。
【００１４】
請求項２記載の半導体装置の設計方法は、それぞれプロセス別または配線層別でかつ配線幅および配線長に応じて固有の遅延時間を有する複数の配線についてそれぞれの遅延時間を記述した配線用遅延時間参照テーブルを予め準備し、半導体装置を物理設計する工程で、ダミー配線を配置しておき、再配線を実施する工程は、配線用遅延時間参照テーブルに基づいてタイミングエラーを解消するためのダミー配線がタイミングエラーの存在する機能セル間の配線の一部となるように再配線を実施することを特徴とする。
【００１５】
この請求項２記載の設計方法によれば、半導体装置の物理設計時にダミー配線を配置し、配線用遅延時間参照テーブルを基にタイミング調整をダミー配線の接続による再配線で実現することにより、高精度のタイミング調整を工数削減を図りながら実施でき、短ＴＡＴを実現することができる。
【００１６】
請求項３記載の半導体装置の設計方法は、それぞれプロセス別または配線層別でかつ配線幅および配線長に応じて固有の遅延時間を有する複数の配線についてそれぞれの遅延時間を記述した配線用遅延時間参照テーブルを予め準備し、半導体装置を物理設計する工程で、ストラップ電源／グランド配線を配置しておき、再配線を実施する工程は、タイミングエラーの存在する機能セル間を接続する配線がストラップ電源／グランド配線を横切って配置されている場合に配線用遅延時間参照テーブルに基づいてタイミングエラーを解消するための迂回配線がストラップ電源／グランド配線上に配置され、かつ迂回配線がタイミングエラーの存在する機能セル間の配線の一部となるように再配線を実施することを特徴とする。
【００１７】
この請求項３記載の設計方法によれば、半導体装置の物理設計時にストラップ電源／グランド配線を配置し、配線用遅延時間参照テーブルを基にタイミング調整をストラップ電源／グランド配線上に迂回配線を設ける再配線で実現することにより、高精度のタイミング調整を工数削減を図りながら実施でき、短ＴＡＴを実現することができる。
【００１８】
請求項４記載の半導体装置の設計方法は、それぞれプロセス別または配線層別でかつ配線幅および配線長に応じて固有の遅延時間を有する複数の配線についてそれぞれの遅延時間を記述した配線用遅延時間参照テーブルを予め準備し、半導体装置を物理設計する工程で、配線用遅延時間参照テーブルを基に所定のユニット遅延をもつ一定長の複数のダミー配線を配置しておき、再配線を実施する工程は、配線用遅延時間参照テーブルに基づいてタイミングエラーを解消するためのダミー配線がタイミングエラーの存在する機能セル間の配線の一部となるように再配線を実施することを特徴とする。
【００１９】
この請求項４記載の設計方法によれば、半導体装置の物理設計時に一定長の複数のダミー配線を配置し、配線用遅延時間参照テーブルを基にタイミング調整をダミー配線の接続による再配線で実現することにより、高精度のタイミング調整を工数削減を図りながら実施でき、短ＴＡＴを実現することができる。
【００２０】
請求項５記載の半導体装置の設計方法は、請求項４記載の半導体装置の設計方法において、それぞれ、入力ピンおよび出力ピンとなる２つのピンと、２つのピン間を結線する内部配線とを備え、それぞれ内部配線の配線長が異なりそれぞれの配線長に応じて固有の遅延時間を有するスタンダードセル型の複数の配線遅延セルについて、それぞれの遅延時間を記述した配線遅延セル用遅延時間参照テーブルを予め準備し、半導体装置を物理設計する工程で、配線遅延セルを機能セルが配置されない領域に配置しておき、再配線を実施する工程は、タイミングエラーの存在する機能セル間およびその近傍にダミー配線が存在しない場合にタイミングエラーを解消するための配線遅延セルを配線遅延セル用遅延時間参照テーブルを基に選択し、この選択した配線遅延セルがタイミングエラーの存在する機能セルの間に接続されるように再配線を実施することを特徴とする。
【００２１】
この請求項５の設計方法によれば、請求項４の作用効果に加え、請求項１と同様の作用効果が得られる。
【００２２】
請求項６記載の半導体装置の設計方法は、請求項４または５記載の半導体装置の設計方法において、半導体装置を物理設計する工程で、ストラップ電源／グランド配線を配置しておき、再配線を実施する工程は、タイミングエラーの存在する機能セル間を接続する配線がストラップ電源／グランド配線を横切って配置されている場合に配線用遅延時間参照テーブルに基づいてタイミングエラーを解消するための迂回配線がストラップ電源／グランド配線上に配置され、かつ迂回配線がタイミングエラーの存在する機能セル間の配線の一部となるように再配線を実施することを特徴とする。
【００２３】
この請求項６の設計方法によれば、請求項４または５の作用効果に加え、請求項３と同様の作用効果が得られる。
【００２４】
請求項７記載の半導体装置の設計方法は、請求項１記載の半導体装置の設計方法において、それぞれプロセス別または配線層別でかつ配線幅および配線長に応じて固有の遅延時間を有する複数の配線についてそれぞれの遅延時間を記述した配線用遅延時間参照テーブルを予め準備し、半導体装置を物理設計する工程で、ストラップ電源／グランド配線を配置しておき、再配線を実施する工程は、タイミングエラーの存在する機能セル間を接続する配線がストラップ電源／グランド配線を横切って配置されている場合に配線用遅延時間参照テーブルに基づいてタイミングエラーを解消するための迂回配線がストラップ電源／グランド配線上に配置され、かつ迂回配線がタイミングエラーの存在する機能セル間の配線の一部となるように再配線を実施することを特徴とする。
【００２５】
この請求項７の設計方法によれば、請求項１の作用効果に加え、請求項３と同様の作用効果が得られる。
【００２６】
請求項８記載の半導体装置の設計方法は、請求項１、５または７記載の半導体装置の設計方法において、配線遅延セルは、内部配線を通る信号の信頼性を確保するためのシールド配線を有することを特徴とする。
【００２７】
この請求項７の設計方法によれば、請求項１、５または７の作用効果に加え、配線遅延セルがシールド配線を有することによりシグナルインテグリティ対策を図ることができる。
【００２８】
また、請求項９記載の半導体装置の設計装置は、請求項１〜８のいずれかに記載の半導体装置の設計方法における各工程を行う手段を備えたものである。
【００２９】
この請求項９の設計装置によれば、高精度のタイミング調整を工数削減を図りながら実施でき、短ＴＡＴを実現することができる。
【発明の効果】
【００３０】
以上のように本発明によれば、スタンダードセル方式の半導体集積回路におけるタイミング調整に際して、半導体装置の物理設計時に配線遅延セル、ダミー配線、ストラップ電源／グランド配線を配置し、タイミング検証後にタイミング調整対象セル間において、配線遅延セル用遅延時間参照テーブルに基づいた配線遅延セルの接続、配線用遅延時間参照テーブルに基づいたダミー配線の接続、迂回配線の配置接続による再配線を実施することにより、タイミング調整の高精度化が図れ、自動タイミング調整による工数を削減することができる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００３２】
（第１の実施の形態）
本発明の第１の実施の形態における半導体装置の設計方法のフローは、従来と同じ図１３を用いて説明するが、その内容が一部異なる。
【００３３】
図１は本発明の実施の形態を実施するに際して必須の配線遅延セルの一例を示す図である。
【００３４】
この配線遅延セルは、スタンダードセルシリーズのセル高に合わせ、ＶＤＤ配線（電源配線）５、ＶＳＳ配線（グランド配線）６が配線され、セル内にはトランジスタを形成せず、再配線時の入力あるいは出力となるピン７、ピン８を具備し、ピン７およびピン８はプロセス別・配線層別かつ形状によって算出されるシート抵抗を基にした所定のユニット遅延の配線で結線される。ピン７とピン８の結線を挟んだ両側にその結線に沿って配線され、かつＶＳＳ配線６に接続されて接地されるシールド配線９を有し、シグナルインテグリティ（Signal Integrity）対策を考慮した構成である。
【００３５】
本実施の形態では、このような配線遅延セルを遅延時間ごとにラインナップ化し準備し、半導体装置の物理設計時に通常セルの空き領域に自動配置させる。
【００３６】
そこで、図２（ａ）に示すように、ラインナップ化された遅延時間の異なる複数の配線遅延セルについてそれぞれの遅延時間を対応させた参照テーブルを作成し（工程１）、本テーブルをデータベース化しておく。このデータベース化したものが参照テーブルデータベース２であり、その記述内容の一例を図２（ｂ）に示す。この参照テーブルデータベース２においては配線遅延セル毎に遅延時間が参照できる。
【００３７】
図１３を用いて本実施の形態のフローを説明すると、まず、自動配置配線により半導体装置の物理設計を実施する（自動配置配線工程２０）。このとき同時に、本実施の形態では、通常セル（セル内にトランジスタが形成された論理セル）が配置されない空き領域に配線遅延セルも自動配置させる。
【００３８】
そして、遅延情報を抽出（遅延情報抽出工程２１）した後、タイミング検証を実施し（タイミング検証工程２２）、タイミングエラーの有無を判定し（タイミングエラー有無判定工程２３）、エラーが無い場合は終了する。エラーが有る場合には、そのエラーを抽出する（修正対象タイミングエラー抽出工程２４）。
【００３９】
次に、工程２４で抽出したエラー個所に対して、設計者がマニュアル配線修正を施す（マニュアル配線修正工程２５）。このマニュアル配線修正の実施に際して、本実施の形態では、配線遅延セルの参照テーブルデータベース２を用いて、半導体装置内に配置した配線遅延セルをセル毎のユニット遅延を参照しながらタイミングエラーが無くなるように再配線する。このタイミング調整された一例は、図８に示される。図８において、１１はレイアウトブロック、１２はタイミング調整対象セル、１４は自動配置配線されたときの通常セル１２，１２間の配線、３８はマニュアル配線修正での再配線によりセル間配線１４を切断した箇所、４０は配線遅延セル、４１はマニュアル配線修正で再配線された配線である。
【００４０】
以下、本実施の形態における各工程２０〜２５について、もう少し詳しく説明する。
【００４１】
自動配置配線工程２０では、半導体レイアウトツールがそのツールの配置配線アルゴリズムに基づきスタンダードセルの配置およびネットリストの接続情報に従った配線を実施する。このとき同時に配置される配線遅延セルは、設計者が作成するセルリストをもとに、レイアウトツールのショットガン配置によりランダムに配置される。
【００４２】
遅延情報抽出工程２１では、遅延情報抽出ツールが半導体プロセス毎のモデル化された各配線層毎のシート抵抗、コンタクト抵抗、配線の基板容量、配線間容量を基に、物理レイアウトの配線長、コンタクト数、配線の並行配線長、配線形状等から配線容量を抽出の上で、遅延を算出する。
【００４３】
タイミング検証工程２２では、静的タイミング解析ツールが工程２１で算出の遅延情報を基にフリップフロップ間の組合わせ回路の遅延を計算し、前記フリップフロップのクロック周期に対して大／小／等（同等）かを算出しその情報を出力する。
【００４４】
タイミングエラー有無判定工程２３では、工程２２で出力された情報を基に、設計者が動作周波数とフリップフロップ間の組合わせ回路遅延時間と仕様上のタイミング規約（マルチパス、フォールスパス等）に照らしながらタイミングエラーの有無を判定する。ここでは、配線長修正により修正可能であるタイミングエラーが有るか無いかを判定する。したがって、配線長修正により修正不可能であるタイミングエラーの場合には、エラーが無いものとして処理を終了する。エラーが配線長修正により修正可能か不可能かの判断基準は、例えば、フリップフロップのクロック周期の５％を越える遅延は修正不可能とし、５％以下の遅延は修正可能とする、等、任意に設定可能とする。
【００４５】
修正対象タイミングエラー抽出工程２４では、工程２２の出力情報に基づいた、工程２３の判断の後、マルチパス、フォールスパスを除いた情報（タイミングエラーを起こしたセル、インスタンス名、及び、そのセル間のパスとそのパス毎の遅延時間）を出力する。
【００４６】
マニュアル配線修正工程２５では、設計者が、工程２４で出力されるタイミングエラー情報に基づいて、タイミング調整対象セル１２，１２間に配置される複数の配線遅延セルの中から１つまたは複数の配線遅延セルを選択し再配線する。
【００４７】
以上のように、本実施の形態によれば、予め、遅延時間の異なる複数の配線遅延セルを準備して、それぞれの遅延時間を対応させた参照テーブルを作成しておき、タイミングエラーの生じるセル１２間に、タイミングエラーが無くなるような遅延時間を持つ配線遅延セル４０を接続（再配線）することにより、配線修正の精度を向上することができ、マニュアル配線修正工程２５からタイミング検証工程２２への繰り返し処理を少なくでき、高精度のタイミング調整を工数削減を図りながら実施でき、短ＴＡＴを実現することができる。
【００４８】
なお、配線遅延セルの参照テーブルを作成しなくても、設計者が配線遅延セルを任意に選び再配線することも可能であるが、その場合、経験に基づく配線遅延セル選定、再配線のため、試行錯誤を繰り返し結果としてＴＡＴが長くなる。
【００４９】
（第２の実施の形態）
本発明の第２の実施の形態における半導体装置の設計方法のフローは、従来と同じ図１３を用いて説明するが、その内容が一部異なる。
【００５０】
本実施の形態では、半導体装置の物理設計時に配線遅延ダミー配線を施す。図３（ａ）に示すように、プロセス別または配線層別の配線幅・配線長と遅延時間とを対応させた参照テーブルを作成し（工程３）、本テーブルをデータベース化しておく。このデータベース化したものが参照テーブルデータベース４であり、その記述内容の一例を図３（ｂ）に示す。このような参照テーブルデータベース４においては各プロセスまたは各配線層における配線の形状（幅／長さ）によって遅延時間が参照できる。なお、図３（ｂ）では、配線層別の配線幅・配線長と遅延時間とを対応させた参照テーブルを作成しているが、半導体基板上には複数の配線層が形成され、各配線層はそれぞれ所定のプロセスで形成されるため、プロセス別の配線幅・配線長と遅延時間とを対応させた参照テーブルを作成してもよい。異なる配線層が同じプロセスで形成される場合には、プロセス別の配線幅・配線長と遅延時間とを対応させた参照テーブルを作成する方がデータ量が少なくてすむ。
【００５１】
なお、プロセス別とは、デザインルール別を示し、また、配線層別とは、トランジスタ層から半導体基板の垂直上方向に向かって何層目の配線を使用しているかを示す。プロセスにより使用できる配線層数が異なる。また、層毎にAL,Cuおよびその化合物等材質、膜厚、配線可能な幅も異なり、結果として配線のシート抵抗が異なり、遅延時間に影響を及ぼす。
【００５２】
また、例えば図３（ｂ）のような第２の実施の形態における参照テーブルでは、プロセス別または配線層別の配線幅・配線長と遅延時間とを対応させ、配線高さ（膜厚）については記載していない。これはプロセスごとに、何層目の配線層の膜厚は一意的に決まり、シート抵抗で抵抗値は算出出来るため、配線高さ（膜厚）については参照テーブルに記載していない。
【００５３】
図１３を用いて本実施の形態のフローを説明すると、まず、自動配置配線により半導体装置の物理設計を実施する（自動配置配線工程２０）。このとき同時に、本実施の形態では、参照テーブルデータベース４を基に、配線遅延ダミー配線も配置する。これは、ネットリスト記述に準拠した本配線の間隙に、遅延テーブルデータベース４に基づいたダミー配線を施す。この時、ダミー配線は、遅延テーブルデータベース４に基づいて、設計者が必要と想定した遅延時間を実現する配線長を記載した指定ファイルに基づき配線される。結果として、実配線を妨げない間隙に対してダミー配線が配線され、配線層、幅、長さも又、本数もランダムなダミー配線が実現する。
【００５４】
続いて、第１の実施の形態と同様に、遅延情報抽出工程２１、タイミング検証工程２２、タイミングエラー有無判定工程２３、修正対象タイミングエラー抽出工程２４を実施する。
【００５５】
次に、工程２４で抽出したエラー個所に対して、設計者がマニュアル配線修正を施す（マニュアル配線修正工程２５）。このマニュアル配線修正の実施に際して、本実施の形態では、配線遅延ダミー配線の参照テーブルデータベース４を参照しながらタイミングエラーが無くなるようにダミー配線を選択して再配線する。
【００５６】
図４は本実施の形態において挿入／再配線された配線遅延ダミー配線の模式図であり、（ａ）は自動配置配線工程２０での配置配線図、（ｂ）はマニュアル配線修正工程２５で再配線された配置配線図を示す。１２はタイミング調整対象セル、１３はタイミング調整対象セル１２が配置されるセル列、１４は自動配置配線されたセル間配線、１５は自動配置配線で配置された配線遅延ダミー配線群、３８はセル間配線１４の切断個所、３９は配線遅延ダミー配線接続配線を示す。マニュアル配線修正工程２５では、自動配置配線工程２０で配置された配線遅延ダミー配線（１５）を接続配線３９で接続し、セル間配線１４を切断（切断個所３８）して再配線する。
【００５７】
以上のように、本実施の形態によれば、予め、プロセス別または配線層別の配線幅・配線長と遅延時間とを対応させた参照テーブルを作成しておき、タイミングエラーの生じるセル１２間に、タイミングエラーが無くなるように配線遅延ダミー配線を接続（再配線）することにより、配線修正の精度を向上することができ、マニュアル配線修正工程２５からタイミング検証工程２２への繰り返し処理を少なくでき、高精度のタイミング調整を工数削減を図りながら実施でき、短ＴＡＴを実現することができる。
【００５８】
（第３の実施の形態）
図５は本実施の形態の半導体集積回路設計装置の動作を示すフローチャートである。２０は自動配置配線工程、２１は遅延情報抽出工程、２２はタイミング検証工程、２３はタイミングエラー有無判定工程、２４は修正対象タイミングエラー抽出工程、２６は修正セルポイントの配置配線情報抽出工程、２７は電源ストラップ有無判定工程、２８は配線遅延セル有無判定工程、２９は電源ストラップ上配線延長工程、３０はエラー項目残の有無判定工程、３１は配線遅延ダミー配線有無判定工程、３２は配線遅延ダミー配線の接続による配線延長工程、３３はマニュアル配線修正工程、３４は配線遅延セルハンティング／再配線工程を示す。
【００５９】
自動配置配線工程２０では、半導体レイアウトツールがそのツールの配置配線アルゴリズムに基づきスタンダードセルの配置およびネットリストの接続情報に従った配線を実施する。このとき配線遅延セル及び配線遅延ダミー配線も配置される。この時、配置される配線遅延セルは、設計者が作成するセルリストをもとに、レイアウトツールのショットガン配置によりランダムに配置される。また、ネットリスト記述に準拠した本配線および配線遅延セル配置の間隙に、配線遅延テーブルデータベース（例えば図３のデータベース４）に基づいたダミー配線を実施する。この時、ダミー配線は、設計者が必要と想定した遅延時間を実現する線長を記載した指定ファイルに基づき配線される。結果として、実配線を妨げない間隙に対して配線遅延セルの配置とダミー配線が施され、かつ配線層、幅、長さも又、本数もランダムなダミー配線が実現する。
【００６０】
遅延情報抽出工程２１では、遅延情報抽出ツールが半導体プロセス毎のモデル化された各配線層毎のシート抵抗、コンタクト抵抗、配線の基板容量、配線間容量を基に、物理レイアウトの配線長、コンタクト数、配線の並行配線長、配線形状等から配線容量を抽出の上で、遅延を算出する。
【００６１】
タイミング検証工程２２では、静的タイミング解析ツールが工程２１で算出の遅延情報を基にフリップフロップ間の組合わせ回路の遅延を計算し、前記フリップフロップのクロック周期に対して大／小／等（同等）かを算出しその情報を出力する。
【００６２】
タイミングエラー有無判定工程２３では、工程２２で出力された情報を基に、設計者が動作周波数とフリップフロップ間の組合わせ回路遅延時間と仕様上のタイミング規約（マルチパス、フォールスパス等）に照らしながらタイミングエラーの有無を判定する。ここでは、配線長修正により修正可能であるタイミングエラーが有るか無いかを判定する。したがって、配線長修正により修正不可能であるタイミングエラーの場合には、エラーが無いものとして処理を終了する。エラーが配線長修正により修正可能か不可能かの判断基準は、例えば、フリップフロップのクロック周期の５％を越える遅延は修正不可能とし、５％以下の遅延は修正可能とする、等、任意に設定可能とする。
【００６３】
修正対象タイミングエラー抽出工程２４では、工程２２の出力情報に基づいた、工程２３の判断の後、マルチパス、フォールスパスを除いた情報（タイミングエラーを起こしたセル、インスタンス名、及び、そのセル間のパスとそのパス毎の遅延時間）を出力する。
【００６４】
工程２６では、工程２４で出力されるタイミングエラー情報に基づいて、タイミング修正対象セルの配置配線情報（物理座標）を算出する。これは半導体レイアウトツールにより自動実行する。
【００６５】
工程２７では、本ＬＳＩの電源供給手法として、電源ストラップ方式か否かを判別する。本工程では、一連のフローの中で設計者がパラメータを入力し、電源ストラップであるか、否かを設定する。同時に、工程２６で抽出したタイミング修正対象セル間にそのセル配置原点で形成される矩形エリアに電源ストラップがまたがっているかを判別する。これは、セル位置座標と、ストラップ電源・グランドの配線座標に基づいて判別する。また、修正対象の個数（Ｎ）を本工程で算出する。同時に、電源ストラップ修正対象外の修正個所/個数も工程２６での座標から算出保持する。
【００６６】
工程２８では、工程２６で抽出した、タイミング修正対象セルの物理座標の配置原点で形成される矩形エリアに工程２０で配置された配線遅延セルがあるか否かを判別する。
【００６７】
工程２９では、工程２７でストラップ電源が、タイミング修正対象セル間にある場合、図６に示すように、ストラップ電源/グランド上に参照テーブル４に基づきかつ、工程２４で抽出したタイミングエラーを補える遅延時間を確保する配線層、配線幅、配線長で配線を実行する。この修正を実行する毎に、工程２７で算出した修正対象個数（Ｎ）から１を減算する。Ｎ＝０まで繰り返し修正する。
【００６８】
工程３０では、工程２９でＮ＝０となったか否か判別する。
【００６９】
工程３１では、工程２７で電源ストラップ修正対象外情報（修正個所/個数）の物理座標から、タイミング修正対象セルの配置原点間の矩形エリアに配線遅延ダミー配線が存在するか否かを算出する。
【００７０】
工程３２では、工程３１で配線遅延ダミー配線が存在する場合、配線遅延ダミー配線を遅延参照テーブル４を基に再配線する。
【００７１】
工程３３では、タイミング修正対象セルの配置間に、電源ストラップがなく、また配線遅延セルもその間に無い場合、遅延参照テーブル４を基に配線層、配線幅、配線長をもとにマニュアル修正する。
【００７２】
工程３４ではタイミング修正対象セルの配置近傍に、配置遅延セルがある場合、特開２００１−３４６４７号公報（第１−６頁、図１）の手法でセルをハンティングして、タイミング修正対象セル、ハンティングされたセルを再配線してタイミング修正する。
【００７３】
図６は電源ストラップ上配線延長工程２９の処理の例を示す図である。１１はレイアウトブロック、１２はタイミング調整対象セル、１４は自動配置配線されたセル間配線、３６はストラップ電源／グランド配線、３７は配線延長工程２９で実施される延長配線、３８はセル間配線１４の切断個所を示す。
【００７４】
この配線延長工程２９では、ストラップ電源・グランド配線３６上で延長配線３７を接続し、セル間配線１４を切断（切断個所３８）して再配線することにより、配線延長によるタイミング調整を行いタイミングマージンを確保するものである。ここでは、スタンダードセル配置領域において、各セルへの電源/グランドを供給する一形態をストラップと定義し、ストラップ電源・グランド配線３６は、最小幅の配線ルールに対して、幅広の配線をスタンダードセル内部の電源/グランド線と直交する形で、前記のスタンダードセル配置領域に電源/グランドを並行配線しそれを一組としてスタンダードセル配置領域内にほぼ均等の位置に配線される。
【００７５】
図７は配線遅延ダミー配線の接続による配線延長工程３２の処理の例を示す図である。１１はレイアウトブロック、１２はタイミング調整対象セル、１４は自動配置配線されたセル間配線、１５は自動配置配線で配置された配線遅延ダミー配線群、３６はストラップ電源／グランド配線、３８はセル間配線１４の切断個所、３９は配線遅延ダミー配線接続配線を示す。
【００７６】
この配線延長工程３２では、配線遅延ダミー配線（１５）を接続配線３９で接続し、セル間配線１４を切断（切断個所３８）して再配線することにより、配線延長によるタイミング調整を行いタイミングマージンを確保するものである。
【００７７】
図８は配線遅延セルハンティング／再配線工程３４の処理の例を示す図である。１１はレイアウトブロック、１２はタイミング調整対象セル、１４は自動配置配線されたセル間配線、３８はセル間配線１４の切断個所、４０は配線遅延セル、４１は配線遅延セル接続配線を示す。
【００７８】
この配線遅延セルハンティング／再配線工程３４では、配線遅延セル４０を接続配線４１で接続し、セル間配線１４を切断（切断個所３８）して再配線することにより、タイミング調整を行いタイミングマージンを確保するものである。
【００７９】
以上のように、本実施の形態によれば、図５のフローに示すように、図１３のマニュアル配線修正工程２５に代えて、工程２６〜３４が設けられ、かつ、第１、第２の実施の形態で作成した遅延時間参照テーブルのデータベース２，４を遅延時間−配線修正量計算の基礎としながら配線延長・接続・再配線を実施することにより、高精度のタイミング調整を工数削減を図りながら実施でき、短ＴＡＴを実現することができる。
【００８０】
（第４の実施の形態）
図９は本実施の形態の半導体集積回路設計装置の動作を示すフローチャートである。
【００８１】
自動配置配線工程２０では、半導体レイアウトツールがそのツールの配置配線アルゴリズムに基づきスタンダードセルの配置およびネットリストの接続情報に従った配線を実施する。このとき配線遅延ダミー配線も配置される。これは、ネットリスト記述に準拠した本配線の間隙に、配線遅延テーブルデータベース（例えば図３のデータベース４）に基づいたダミー配線を実施する。この時、ダミー配線は、設計者が必要と想定した遅延時間を実現する線長を記載した指定ファイルに基づき配線される。結果として、実配線を妨げない間隙に対してダミー配線が施され、かつ配線層、幅、長さも又、本数もランダムなダミー配線が実現する。本実施の形態における工程２０は、第３の実施の形態とは異なり、配線遅延セルは配置しない。
【００８２】
工程２１、２２、２３、２４、２６は、第３の実施の形態と同じである。
【００８３】
工程２７では、本ＬＳＩの電源供給手法として、電源ストラップ方式か否かを判別する。本工程では、一連のフローの中で設計者がパラメータを入力し、電源ストラップであるか、否かを設定する。同時に、工程２６で抽出したタイミング修正対象セル間にそのセル配置原点で形成される矩形エリアに電源ストラップがまたがっているかを判別する。これは、セル位置座標と、ストラップ電源・グランドの配線座標に基づいて判別する。また、修正対象の個数（Ｎ）を本工程で算出する。同時に、電源ストラップ修正対象外の修正個所/個数も工程２６での座標から算出保持する（工程３２で使用）。
【００８４】
工程２９では、工程２７でストラップ電源が、タイミング修正対象セル間にある場合、図６に示すように、ストラップ電源/グランド上に参照テーブル４に基づきかつ、工程２４で抽出したタイミングエラーを補える遅延時間を確保する配線層、配線幅、配線長で配線を実行する。この修正を実行する毎に、工程２７で算出した修正対象個数（Ｎ）から１を減算する。Ｎ＝０まで繰り返し修正する。
【００８５】
工程３０では、工程２９でＮ＝０となったか否か判別し、Ｎ＝０の場合には工程２２に戻る。Ｎ≠０場合に工程３１に移行し、工程３１では、工程２７で電源ストラップ修正対象外情報（修正個所/個数）の物理座標から、タイミング修正対象セルの配置原点間の矩形エリアに配線遅延ダミー配線が存在するか否かを算出する。工程３２では、工程３１で配線遅延ダミー配線が存在する場合、配線遅延ダミー配線を遅延参照テーブル４を基に再配線し、完了後に工程２２に戻る。工程３１で配線遅延ダミー配線が存在しない場合、工程３３に移行する。
【００８６】
工程３３では、タイミング修正対象セルの配置間に、電源ストラップがなく、また配線遅延セルもその間に無い場合、遅延参照テーブル４を基に配線層、配線幅、配線長をもとにマニュアル修正する。
【００８７】
本実施の形態では、第３の実施の形態におけるストラップ電源／グランド配線上での配線延長工程２９を具備し、高精度のタイミング調整を工数削減を図りながら実施でき、短ＴＡＴ開発を実現できる。
【００８８】
（第５の実施の形態）
図１０は本実施の形態の半導体集積回路設計装置の動作を示すフローチャートである。
【００８９】
自動配置配線工程２０では、半導体レイアウトツールがそのツールの配置配線アルゴリズムに基づきスタンダードセルの配置およびネットリストの接続情報に従った配線を実施する。このとき、第３の実施の形態と同様にして配線遅延セル及び配線遅延ダミー配線も配置される。
【００９０】
工程２１、２２、２３、２４、２６も、第３の実施の形態と同じである。
【００９１】
工程３１では、工程２６で算出されたタイミング修正対象セルの物理座標の配置から、タイミング修正対象セルの配置原点間の矩形エリアに配線遅延ダミー配線が存在するか否かを算出する。
【００９２】
工程３２では、工程３１で配線遅延ダミー配線が存在する場合、配線遅延ダミー配線を遅延参照テーブル４を基に再配線する。
【００９３】
工程３４では、工程３１で配線遅延ダミー配線が存在しない場合で、タイミング修正対象セルの配置近傍に、配置遅延セルがある場合、特開２００１−３４６４７号公報（第１−６頁、図１）の手法でセルをハンティングして、タイミング修正対象セル、ハンティングされたセルを再配線してタイミング修正する。
【００９４】
本実施の形態では、第３の実施の形態における配線遅延ダミー配線の接続による配線延長工程３２を具備し、高精度のタイミング調整を工数削減を図りながら実施でき、短ＴＡＴ開発を実現できる。
【００９５】
（第６の実施の形態）
図１１は本実施の形態の半導体集積回路設計装置の動作を示すフローチャートである。
【００９６】
自動配置配線工程２０では、半導体レイアウトツールがそのツールの配置配線アルゴリズムに基づきスタンダードセルの配置およびネットリストの接続情報に従った配線を実施する。このとき配線遅延セルも配置される。この時、配置される配線遅延セルは、設計者が作成するセルリストをもとに、レイアウトツールのショットガン配置によりランダムに配置される。
【００９７】
工程２１、２２、２３、２４、２６は、第３の実施の形態と同じである。
【００９８】
工程２８では、工程２６で抽出した、タイミング修正対象セルの物理座標の配置原点で形成される矩形エリアに工程２０で配置された配線遅延セルがあるか否かを判別する。
【００９９】
工程３３では、タイミング修正対象セルの配置間に配線遅延セルが無い場合、遅延参照テーブル４を基に配線層、配線幅、配線長をもとにマニュアル修正する。
【０１００】
工程３４では、タイミング修正対象セルの配置近傍に、配置遅延セルがある場合、特開２００１−３４６４７号公報（第１−６頁、図１）の手法でセルをハンティングして、タイミング修正対象セル、ハンティングされたセルを再配線してタイミング修正する。
【０１０１】
本実施の形態では、第３の実施の形態における配線遅延セルハンティング／再配線工程３４を具備し、高精度のタイミング調整を工数削減を図りながら実施でき、短ＴＡＴ開発を実現できる。
【図面の簡単な説明】
【０１０２】
【図１】本発明の第１の実施の形態で用いる配線遅延セルの一例を示す図。
【図２】（ａ）は本発明の第１の実施の形態における遅延時間参照テーブルの作成を示す図、（ｂ）はその遅延時間参照テーブルの一例を示す図。
【図３】（ａ）は本発明の第２の実施の形態における遅延時間参照テーブルの作成を示す図、（ｂ）はその遅延時間参照テーブルの一例を示す図。
【図４】本発明の第２の実施の形態において挿入された配線遅延ダミー配線の模式図。
【図５】本発明の第３の実施の形態の半導体集積回路設計装置の動作を示すフローチャート。
【図６】本発明の第３の実施の形態におけるタイミング調整の第１の例を示す図。
【図７】本発明の第３の実施の形態におけるタイミング調整の第２の例を示す図。
【図８】本発明の第３の実施の形態におけるタイミング調整の第３の例を示す図。
【図９】本発明の第４の実施の形態の半導体集積回路設計装置の動作を示すフローチャート。
【図１０】本発明の第５の実施の形態の半導体集積回路設計装置の動作を示すフローチャート。
【図１１】本発明の第６の実施の形態の半導体集積回路設計装置の動作を示すフローチャート。
【図１２】（ａ）は半導体製造工程における一部のフロー図、（ｂ）は自動配置配線後の半導体装置のレイアウトを示す図。
【図１３】従来の半導体装置の設計方法でのタイミング調整のフローチャート。
【図１４】従来方法でのタイミング調整の一例を示す図。
【符号の説明】
【０１０３】
１  配線遅延セルの遅延時間参照テーブルを作成する工程
２  配線遅延セルの遅延時間参照テーブルのデータベース
３  プロセス別・配線層別の配線の形状（幅／長さ）と遅延時間の参照テーブルを作成する工程
４  プロセス別・配線層別の配線の形状（幅／長さ）と遅延時間の参照テーブルのデータベース
５  配線遅延セルの電源配線
６  配線遅延セルのグランド配線
７  ピン
８  ピン
９  シールド配線
１１  レイアウトブロック
１２  タイミング調整対象セル
１３  セル列
１４  セル間配線
１５  配線遅延ダミー配線
１６  トランジスタ形成工程
１７  配線層工程
１８  タイミング調整対象外のセル群
１９  マニュアルでの配線修正事例を示す配線
２０  自動配置配線工程
２１  遅延情報抽出工程
２２  タイミング検証工程
２３  タイミングエラー有無判定工程
２４  修正対象タイミングエラー抽出工程
２５  マニュアル配線修正工程
２６  修正セルポイントの配置配線情報抽出工程
２７  電源ストラップ有無判定工程
２８  配線遅延セル有無判定工程
２９  電源ストラップ上配線延長工程
３０  エラー項目残の有無判定工程
３１  配線遅延ダミー配線有無判定工程
３２  配線遅延ダミー配線接続による配線延長工程
３３  マニュアル配線修正工程
３４  配線遅延セルハンティング／再配線工程
３６  ストラップ電源／グランド配線、
３７  配線延長工程２９で実施される延長配線
３８  セル間配線１４の切断個所
３９  配線遅延ダミー接続配線
４０  配線遅延セル
４１  配線遅延セル接続配線
【図１】
2005086153.tif 000003
【図２】
2005086153.tif 000004
【図３】
2005086153.tif 000005
【図４】
2005086153.tif 000006
【図５】
2005086153.tif 000007
【図６】
2005086153.tif 000008
【図７】
2005086153.tif 000009
【図８】
2005086153.tif 000010
【図９】
2005086153.tif 000011
【図１０】
2005086153.tif 000012
【図１１】
2005086153.tif 000013
【図１２】
2005086153.tif 000014
【図１３】
2005086153.tif 000015
【図１４】
2005086153.tif 000016