(57)【要約】    【課題】  インプリントの発生の少ない強誘電体メモリ装置を提供する。    【解決手段】  ワード線、ビット線、プレート線、ＭＯＳトランジスタ、及び強誘電体キャパシタより成るメモリセルを備えた強誘電体メモリ装置であって、強誘電体キャパシタはプレート線及びＭＯＳトランジスタのソースまたはドレインの一方に接続され、ＭＯＳトランジスタのソースまたはドレインの他方はビット線に接続され、ビット線の電位に基づいて、強誘電体キャパシタに記憶されたデータを判定するセンスアンプと、センスアンプがデータを判定した判定結果に基づいて、ビット線の電位を変化させるか否かを制御することにより、強誘電体キャパシタの分極を反転させるか否かを制御する反転制御回路とを備えた強誘電体メモリ装置。【選択図】  図２
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【特許請求の範囲】
【請求項１】
ワード線、ビット線、プレート線、ＭＯＳトランジスタ、及び強誘電体キャパシタより成るメモリセルを備えた強誘電体メモリ装置であって、
前記強誘電体キャパシタは前記プレート線及び前記ＭＯＳトランジスタのソースまたはドレインの一方に接続され、前記ＭＯＳトランジスタのソースまたはドレインの他方はビット線に接続され、
前記ビット線の電位に基づいて、前記強誘電体キャパシタに記憶されたデータを判定するセンスアンプと、
前記センスアンプが前記データを判定した判定結果に基づいて、前記ビット線の電位を変化させるか否かを制御することにより、前記強誘電体キャパシタの分極を反転させるか否かを制御する反転制御回路と
を備えたことを特徴とする強誘電体メモリ装置。
【請求項２】
前記強誘電体キャパシタは、前記データとして“０”又は“１”を記憶しており、
前記センスアンプは、前記強誘電体キャパシタに記憶された前記データが“０”であるか“１”であるかを判定し、
前記反転制御回路は、前記センスアンプが前記データを“０”であると判定した場合、前記ビット線の電位を変化させることにより、前記強誘電体キャパシタの分極を反転させることを特徴とする請求項１に記載の強誘電体メモリ装置。
【請求項３】
前記反転制御回路は、前記判定結果に基づいて、前記ビット線と前記センスアンプとを電気的に接続するか、切り離すかを切り換える切換部を有しており、前記ビット線と前記センスアンプとが切り離されているときに、前記ビット線の電位を変化させることを特徴とする請求項１に記載の強誘電体メモリ装置。
【請求項４】
当該強誘電体メモリ装置の外部から制御信号を受け取る入力端子をさらに備え、
前記反転制御回路は、前記制御信号にさらに基づいて、前記強誘電体キャパシタの分極を反転させるか否かを制御することを特徴とする請求項１から３のいずれか１項に記載の強誘電体メモリ装置。
【請求項５】
前記制御信号に基づいて、プレート線の電位を変化させるか否かを制御することを特徴とする、請求項４記載の強誘電体メモリ装置。
【請求項６】
請求項１から５のいずれか１項に記載の強誘電体メモリ装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリ装置及び電子機器に関する。特に本発明は、インプリントの発生がきわめて少ない強誘電体メモリ装置及びそれを備えた電子機器に関する。
【背景技術】
【０００２】
強誘電体コンデンサを備えた従来の半導体記憶装置として、特開平１１−１３４８７４号公報に開示されたものがある。上記特許文献１に開示された従来の半導体記憶装置は、インプリントの発生を抑えるべく、強誘電体コンデンサの記憶データを読み出した後に、強誘電体コンデンサの分極を複数回反転し、さらに、当該記憶データを再度書き込んでいる。
【特許文献１】特開平１１−１３４８７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記特許文献１に開示された従来の半導体記憶装置は、記憶データを読み出した後、負荷容量の大きいプレートラインやビットラインを多数回駆動して強誘電体コンデンサの分極を強制的に反転させているため、半導体記憶装置の消費電力が増大してしまうという問題が生じていた。また、負荷容量の大きいプレートラインやビットラインを駆動させるサイクル数がきわめて多いため、アクセス時間が増大してしまうという問題も生じていた。
【０００４】
よって、本発明は、上記の課題を解決することのできる強誘電体メモリ装置及び電子機器を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００５】
上記課題を解決するため、本発明の第１の形態によれば、ワード線、ビット線、プレート線、ＭＯＳトランジスタ、及び強誘電体キャパシタより成るメモリセルを備えた強誘電体メモリ装置であって、強誘電体キャパシタはプレート線及びＭＯＳトランジスタのソースまたはドレインの一方に接続され、ＭＯＳトランジスタのソースまたはドレインの他方はビット線に接続され、ビット線の電位に基づいて、強誘電体キャパシタに記憶されたデータを判定するセンスアンプと、センスアンプがデータを判定した判定結果に基づいて、ビット線の電位を変化させるか否かを制御することにより、強誘電体キャパシタの分極を反転させるか否かを制御する反転制御回路とを備えたことを特徴とする強誘電体メモリ装置を提供する。
【０００６】
上記構成では、強誘電体キャパシタから読み出されたデータの値に応じて、当該強誘電体キャパシタの分極を反転させるか否かを制御することとなる。したがって、上記構成によれば、センスアンプがデータを判定した判定結果に基づき、必要に応じて、当該データを再書き込みする前に強誘電体キャパシタの分極を反転させることができるため、強誘電体キャパシタのインプリントの発生を抑制することができるとともに、強誘電体メモリ装置の消費電力を抑えることができる。
【０００７】
例えば、強誘電体キャパシタがデータとして“０”又は“１”を記憶する場合、強誘電体キャパシタに記憶されたデータが“１”である場合には、当該データの読み出し動作において強誘電体キャパシタの分極は反転される。一方、当該データが“０”である場合には、当該データの読み出し動作において強誘電体キャパシタの分極は反転されない。上記構成によれば、例えば、センスアンプが、強誘電体キャパシタに記憶されたデータを“０”であると判定した場合にのみビット線及び／又はプレート線の電位を変化させて、強誘電体キャパシタの分極を反転させることができる。したがって、上記構成によれば、負荷容量の大きいビット線やプレート線の駆動動作を低減させることができるため、インプリントの発生を抑制することができるとともに、強誘電体メモリ装置の消費電力を抑えることができる。また、負荷容量の大きいプレート線の駆動動作を低減させることができるため、強誘電体メモリ装置のアクセス時間を大きく低減させることができる。
【０００８】
当該強誘電体メモリ装置において、反転制御回路は、判定結果に基づいて、ビット線とセンスアンプとを電気的に接続するか、切り離すかを切り換える切換部を有しており、ビット線とセンスアンプとが切り離されているときに、ビット線の電位を変化させることが好ましい。
【０００９】
上記構成によれば、反転制御回路がビット線の電位を変化させるときは、センスアンプは当該ビット線から電気的に切り離されていることとなる。したがって、反転制御回路がビット線の電位を変化させるとしても、センスアンプに入力される電位は変化しないため、センスアンプは、判定結果として一定の値を出力し続けることができる。したがって、上記構成によれば、負荷容量の大きいセンスアンプの出力の電位を一定とすることができるため、強誘電体メモリ装置の消費電力を抑えることができる。また、上記構成によれば、センスアンプの出力の電位を一定とすることができるため、センスアンプの判定結果の読み出しマージンをきわめて大きくすることができ、誤作動の少ない強誘電体メモリ装置を提供することができる。
【００１０】
当該強誘電体メモリ装置は、当該強誘電体メモリ装置の外部から制御信号を受け取る入力端子をさらに備え、反転制御回路は、制御信号にさらに基づいて、強誘電体キャパシタの分極を反転させるか否かを制御することが好ましい。
【００１１】
上記構成によれば、強誘電体メモリ装置の内部に設けられた反転制御回路を動作させるか否かを、上位装置等の外部装置により制御できる。したがって、上記構成によれば、外部装置等の動作状況に応じて、反転制御回路を動作させるか否かを制御することができるため、データの読み出しや書き込み等の処理時間のロスを抑えつつ、インプリントの発生を抑制することができる。
【００１２】
また、上記構成によれば、外部装置が、インプリントの発生を抑えるべく、強誘電体キャパシタの分極を反転させるために、適当なタイミングで強誘電体メモリ装置に記憶されたデータを読み出すことができる。この場合、読み出されたデータはバッファ等に取り込まれなくともよい。
【００１３】
例えば、反転制御回路は、外部装置から入力端子に供給された制御信号に基づいて、ワード線、ビット線、プレート線、及びセンスアンプ等の動作タイミングを制御する。
【００１４】
本発明の第２の形態によれば、上記強誘電体メモリ装置を備えたことを特徴とする電子機器を提供する。ここで、電子機器とは、本発明に係る強誘電体メモリ装置を備えた一定の機能を奏する機器一般をいい、その構成に特に限定が無いが、例えば、上記強誘電体メモリ装置を備えるコンピュータ装置一般、携帯電話、ＰＨＳ、ＰＤＡ、電子手帳、ＩＣカード等、記憶装置を必要とするあらゆる装置が含まれる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照しつつ、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。
【００１６】
図１は、本発明の一実施形態に係る強誘電体メモリ装置１００の構成の一例を示す図である。強誘電体メモリ装置１００は、メモリセルブロック１１０と、センスアンプ１２０と、入出力回路１３０と、アドレスデコーダ１４０と、ワード線ドライバ１５０と、プレート線ドライバ１６０と、制御信号入力端子１７０と、メモリ１８０と、フラグ生成回路１９０と、反転制御回路２００とを備えて構成される。
【００１７】
メモリセルブロック１１０は、アレイ状に配置された複数の強誘電体キャパシタＣを有して構成される（図２参照）。各強誘電体キャパシタＣには、ワード線ＷＬ、ビット線ＢＬ、及びプレート線ＰＬが接続されており、ワード線ＷＬ、ビット線ＢＬ、及びプレート線ＰＬにより、強誘電体キャパシタＣにデータが書き込まれ、また、強誘電体キャパシタＣに書き込まれたデータが読み出される。
【００１８】
センスアンプ１２０は、各ビット線ＢＬに対応して設けられており、強誘電体キャパシタＣに接続されたビット線ＢＬの電位に基づいて、当該強誘電体キャパシタＣに書き込まれたデータを判定する。センスアンプ１２０は、各ビット線ＢＬに対して１つずつ設けられてもよく、また、複数のビット線ＢＬに対して１つずつ設けられてもよい。
【００１９】
入出力回路１３０は、外部装置から供給された信号に基づいて、メモリセルブロック１１０に配置された複数の強誘電体キャパシタＣのうちのいずれかを指定するアドレス信号を生成し、アドレスデコーダ１４０に供給する。また、入出力回路１３０は、センスアンプ１２０が外部装置から指定された強誘電体キャパシタＣに書き込まれたデータを判定した判定結果を、外部装置に出力する。
【００２０】
アドレスデコーダ１４０は、入出力回路１３０から供給されたアドレス信号をデコードし、選択すべきワード線ＷＬ及びプレート線ＰＬを示す選択信号をワード線ドライバ１５０及びプレート線ドライバ１６０に供給する。ワード線ドライバ１５０及びプレート線ドライバ１６０は、アドレスデコーダ１４０から供給された選択信号に基づいて、それぞれ選択すべきワード線ＷＬ及びプレート線ＰＬの電位を制御することにより、当該ワード線ＷＬ及び当該プレート線ＰＬを選択する。また、ワード線ドライバ１５０及びプレート線ドライバ１６０は、反転制御回路２００から供給された制御信号に基づいて、ワード線ＷＬ及びプレート線ＰＬを選択するタイミングを制御する。
【００２１】
制御信号入力端子１７０は、反転制御回路２００を動作させるか否かを制御する信号を外部装置から受け取り、フラグ生成回路１９０に供給する。メモリ１８０は、強誘電体メモリ装置１００の電源投入時に、反転制御回路２００を動作させるか否かを示すデータを記憶しており、電源投入時に当該データをフラグ生成回路１９０に供給する。
【００２２】
フラグ生成回路１９０は、制御信号入力端子１７０から供給された信号、メモリ１８０から供給されたデータ、及び入出力回路１３０を介して外部装置から供給されたコマンドに基づいて、反転制御回路２００を動作させるか否かを示すフラグを生成し、反転制御回路２００に供給する。具体的には、当該信号、当該データ、及び当該コマンドのいずれかが、反転制御回路２００を動作させるように示している場合、フラグ生成回路１９０は、反転制御回路２００を動作させるフラグを生成する。また、フラグ生成回路１９０は、入力として受け取る、当該信号、当該データ、及び当該コマンドに優先順位を付け、当該優先順位に基づいてフラグを生成してもよい。上位装置（例えばＣＰＵ）等の外部装置から供給される当該コマンドは、例えば、当該外部装置から供給される所定のビット数を有するデータのうちの所定のビット（例えば先頭ビット）であって、フラグ生成回路１９０は、当該ビットの値に基づいてフラグを生成する。
【００２３】
反転制御回路２００は、センスアンプ１２０が強誘電体キャパシタＣに記憶されたデータを判定した判定結果に基づいて、当該強誘電体キャパシタＣの分極を反転させるか否かを制御する。具体的には、反転制御回路２００は、当該判定結果に基づいて、当該強誘電体キャパシタＣが接続されたビット線ＢＬ及びプレート線ＰＬの電位を制御する。また、反転制御回路２００は、ワード線ＷＬ及びプレート線ＰＬの電位を変化させるタイミングを示す制御信号を生成し、ワード線ドライバ１５０及びプレート線ドライバ１６０に供給する。
【００２４】
図２は、メモリセルブロック１１０の一部、及び反転制御回路２００の構成の一例を示す図である。
【００２５】
メモリセルブロック１１０は、アレイ状に配置された複数の強誘電体キャパシタＣと、当該強誘電体キャパシタＣをビット線ＢＬと接続するか否かを切り換えるＭＯＳトランジスタＴＲとを有する。メモリセルブロック１１０には、各強誘電体キャパシタＣに対応して、ワード線ＷＬ、ビット線ＢＬ、及びプレート線ＰＬが配置されている。ＭＯＳトランジスタＴＲのゲートにはワード線ＷＬが接続されており、ソース及びドレインの一方にはビット線ＢＬが接続され、他方には強誘電体キャパシタＣの一端が接続されている。また、強誘電体キャパシタＣの他端はプレート線ＰＬに接続されている。本実施形態ではワード線ＷＬ及びプレート線ＰＬは互いに平行に配置されているが、他の例ではビット線ＢＬ及びプレート線ＰＬが互いに平行に配置されてもよい。
【００２６】
センスアンプ１２０は、ビット線ＢＬごとに設けられており、各センスアンプ１２０には、第１切換部２４０を介してビット線ＢＬが接続されている。また、センスアンプ１２０には、ビット線ＢＬの電位を判定するための参照電圧Ｖｒｅｆ、及びセンスアンプ１２０を動作させるか否かを示すセンスアンプ動作信号ＳＡｃｏｎｔが供給されている。センスアンプ１２０は、ビット線ＢＬの電位を参照電圧Ｖｒｅｆと比較して、当該ビット線ＢＬに接続された強誘電体キャパシタＣに記憶されたデータを判定した判定結果の一例であるセンスアンプ出力信号ＳＡｏｕｔを生成し、反転制御回路２００及び入出力回路１３０（図１参照）に供給する。
【００２７】
反転制御回路２００は、タイミング生成回路２１０と、パルス生成回路２２０と、ＡＮＤ回路２３０と、第１切換部２４０と、第２切換部２５０と、インバータ２６０とを有して構成される。
【００２８】
タイミング生成回路２１０は、ビット線ＢＬとセンスアンプ１２０とを電気的に切り離すタイミングを制御する制御信号Ｓ１を生成し、ＡＮＤ回路２３０に供給する。また、本実施形態において、タイミング生成回路２１０は、制御信号Ｓ１を、プレート線ドライバ１６０（図１参照）に供給する。すなわち、本実施形態において、プレート線ドライバ１６０は、アドレスデコーダ１４０から供給された信号、及び制御信号Ｓ１に基づいて、プレート線ＰＬの電位を変化させる。
【００２９】
パルス生成回路２２０は、ビット線ＢＬの電位を変化させるパルス信号Ｐを生成し、第２切換部２５０に供給する。本実施形態において、パルス生成回路２２０は、タイミング生成回路２１０が生成した制御信号Ｓ１の論理値の変化に基づいて、パルス信号Ｐを生成する。具体的には、パルス生成回路２２０は、制御信号Ｓ１がビット線ＢＬとセンスアンプ１２０とを電気的に切り離す論理値を示す間において、第２切換部にパルスを供給するようパルス信号Ｐを生成する。
【００３０】
また、タイミング生成回路２１０は、制御信号Ｓ１をパルス生成回路２２０にさらに供給してもよい。この場合、パルス生成回路２２０は、制御信号Ｓ１に基づいて、パルス信号Ｐを生成する。
【００３１】
ＡＮＤ回路２３０は、入力として、センスアンプ出力信号ＳＡｏｕｔ、制御信号Ｓ２、及びフラグ生成回路１９０が生成したフラグを受け取り、ビット線ＢＬとセンスアンプ１２０とを電気的に接続するか、切り離すかを示す制御信号Ｓ２を生成する。具体的には、ＡＮＤ回路２３０は、制御信号Ｓ１及びフラグがＨ論理を示し、センスアンプ出力信号ＳＡｏｕｔがＬ論理を示す場合、ビット線ＢＬとセンスアンプ１２０とを電気的に切り離すよう、制御信号Ｓ２としてＨ論理を生成する。また、ＡＮＤ回路２３０は、制御信号Ｓ２を、第２切換部２５０に供給する。
【００３２】
第１切換部２４０は、制御信号Ｓ２に基づいて、ビット線ＢＬとセンスアンプ１２０とを電気的に接続するか、切り離すかを切り換える。第１切換部２４０は、伝送ゲート２４２と、インバータ２４４とを有して構成され、伝送ゲート２４２を構成するｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタのソース及びドレインの一方にビット線ＢＬが接続されており、他方にセンスアンプ１２０が接続されている。また、伝送ゲート２４２を構成するｎ型ＭＯＳトランジスタのゲートには、インバータ２６０が制御信号Ｓ２を反転した信号が供給され、ｐ型ＭＯＳトランジスタのゲートには、当該信号をさらに反転した信号が供給されている。
【００３３】
第２切換部２５０は、制御信号Ｓ２に基づいて、パルス生成回路２２０が生成したパルス信号を、ビット線ＢＬに供給するか否かを切り換える。第２切換部２５０は、伝送ゲート２５２と、インバータ２５４とを有して構成され、伝送ゲート２５２を構成するｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタのソース及びドレインの一方にビット線ＢＬが接続されており、他方にパルス生成回路２２０が接続されている。また、伝送ゲート２５２を構成するｎ型ＭＯＳトランジスタのゲートには、制御信号Ｓ２が供給され、ｐ型ＭＯＳトランジスタのゲートには、制御信号Ｓ２を反転した信号が供給されている。
【００３４】
図３は、強誘電体メモリ装置１００の動作を示すタイミングチャートである。図２及び図３を参照して、本実施形態に係る強誘電体メモリ装置１００の動作について説明する。図３において、ビット線ＢＬ、ＳＡｃｏｎｔ、及び制御信号Ｓ２の電位の変化のうち、実線で表したものは、強誘電体キャパシタＣに“１”データが記憶されている場合を示し、点線で表したものは、強誘電体キャパシタＣに“０”データが記憶されている場合を示す。
【００３５】
以下の例において各信号は、Ｈ論理又はＬ論理を示すディジタル信号である。各信号がＨ論理を示すときの当該信号の電位は強誘電体メモリ装置１００の駆動電圧ＶＣＣと略同電位である。また、各信号がＬ論理を示すときの当該制御信号の電位は接地電位である。また、以下において、フラグ生成回路１９０は、反転制御回路２００を動作させるよう、Ｈ論理を示すフラグを反転制御回路２００に供給している場合を例に説明する。
【００３６】
まず、サイクルＩにおいて、入出力回路１３０は、アドレス信号をアドレスデコーダ１４０に供給する。アドレスデコーダ１４０は、当該アドレス信号をデコードし、選択すべきワード線ＷＬ及びプレート線ＰＬを示す選択信号を、それぞれワード線ドライバ１５０及びプレート線ドライバ１６０に供給する。
【００３７】
ワード線ドライバ１５０は、選択信号に基づいて、所定のワード線ＷＬの電位を０ＶからＶＣＣに上昇させることにより、当該ワード線ＷＬを選択する。これにより、ＭＯＳトランジスタＴＲが導通し、強誘電体キャパシタＣはビット線ＢＬと接続され、当該ビット線ＢＬは０Ｖにプリチャージされる。
【００３８】
次に、サイクルＩＩにおいて、強誘電体キャパシタＣに記憶されたデータを読み出す。まず、プレート線ドライバ１６０は、選択信号に基づいて所定のプレート線ＰＬの電位を０ＶからＶＣＣに上昇させることにより、当該プレート線ＰＬを選択する。プレート線ＰＬの電位がＶＣＣに上昇すると、強誘電体キャパシタＣに“１”が記憶されている場合、強誘電体キャパシタＣの分極が反転するため、当該反転に伴う分極量の変化は大きい。したがって、強誘電体キャパシタＣに蓄積された電荷の多くがビット線ＢＬに掃き出されることにより、ビット線ＢＬの電位は上昇する（図３実線参照）。
【００３９】
一方、強誘電体キャパシタＣに“０”が記憶されている場合、強誘電体キャパシタＣの分極は反転しないため、当該反転に伴う分極量の変化は小さい。したがって、強誘電体キャパシタＣからビット線ＢＬに掃き出される電荷は、強誘電体キャパシタＣに記憶されたデータが“１”である場合と比して少ないため、ビット線ＢＬの電位はあまり上昇しない（図３点線参照）。
【００４０】
次に、センスアンプ動作信号ＳＡｃｏｎｔの電位が０ＶからＶＣＣに変化すると、センスアンプ１２０は、ビット線ＢＬの電位を参照電圧Ｖｒｅｆと比較し、比較した結果をセンスアンプ出力信号ＳＡｏｕｔとして出力する。具体的には、ビット線ＢＬの電位は、強誘電体キャパシタＣに記憶されたデータが“１”の場合、参照電圧Ｖｒｅｆより高い電位まで上昇し、当該データが“０”の場合、参照電圧Ｖｒｅｆより低い電位までしか上昇しない。センスアンプ１２０は、ビット線ＢＬの電位が参照電圧Ｖｒｅｆより高い場合、当該データが“１”であると判定し、ＳＡｏｕｔとしてＶＣＣを出力するとともに、ビット線ＢＬの電位をＶＣＣとする一方、ビット線ＢＬの電位が参照電圧Ｖｒｅｆより低い場合、当該データが“０”であると判定し、ＳＡｏｕｔとして０Ｖを出力するとともに、ビット線ＢＬの電位を０Ｖとする。
【００４１】
次に、サイクルＩＩＩにおいて、反転制御回路２００が、必要に応じて強誘電体キャパシタＣの分極を反転させる。センスアンプ１２０がＳＡｏｕｔとしてＶＣＣを出力した場合、すなわち、センスアンプ１２０が強誘電体キャパシタＣに記憶されたデータを“１”であると判定した場合、ＡＮＤ回路２３０には入力として０Ｖが供給される。したがって、ＡＮＤ回路２３０は、タイミング生成回路２１０が制御信号Ｓ１を０ＶからＶＣＣ、すなわち、Ｌ論理からＨ論理に変化させたとしても、ＡＮＤ回路２３０はＬ論理を出力する。したがって、センスアンプ１２０が当該データを“１”であると判定した場合、第１切換部２４０は、ビット線ＢＬとセンスアンプ１２０とを電気的に接続した状態を保ち、第２切換部２５０は、パルス生成回路２２０とビット線ＢＬとを電気的に切り離した状態を保つ。
【００４２】
また、制御信号Ｓ１の論理値がＬ論理に変化すると、プレート線ドライバ１６０は、当該変化に基づいて、選択されたプレート線ＰＬの電位をＶＣＣから０Ｖに変化させる。したがって、強誘電体キャパシタＣの両端には、プレート線ＰＬの電位を基準として＋ＶＣＣの電圧がかかるため、強誘電体キャパシタＣの分極は再度反転し、データ“１”が再度書き込まれる。
【００４３】
一方、センスアンプ１２０がＳＡｏｕｔとして０Ｖを出力した場合、すなわち、センスアンプ１２０が強誘電体キャパシタＣに記憶されたデータを“０”であると判定した場合、ＡＮＤ回路２３０には入力としてＶＣＣが供給される。また、本実施形態において、フラグ生成回路１９０は、ＡＮＤ回路２３０に、フラグとしてＨ論理を供給する。したがって、ＡＮＤ回路２３０は、制御信号Ｓ１の論理値がＨ論理に変化すると、制御信号Ｓ２としてＨ論理を出力し、第１切換部２４０及び第２切換部２５０に供給する。ＡＮＤ回路２３０がＨ論理を出力すると、第１切換部２４０の伝送ゲート２４２は非導通となるため、ビット線ＢＬとセンスアンプ１２０は電気的に切り離される。
【００４４】
また、ＡＮＤ回路２３０がＨ論理を出力すると、第２切換部２５０の伝送ゲート２５２は導通するため、パルス生成回路２２０はビット線ＢＬと接続される。そして、パルス生成回路２２０が、Ｔ２の間、パルス信号Ｐの論理値を変化させると、ビット線ＢＬの電位は、当該変化に応じて、０ＶからＶＣＣに上昇し、再度０Ｖに下降する。また、制御信号Ｓ１の論理値がＬ論理に変化すると、プレート線ドライバ１６０は、当該変化に基づいて、選択されたプレート線ＰＬの電位をＶＣＣから０Ｖに変化させる。したがって、強誘電体キャパシタＣの両端には、Ｔ２の間、プレート線ＰＬの電位を基準として＋ＶＣＣの電圧がかかるため、“０”が記憶されていた強誘電体キャパシタＣの分極は反転し、強誘電体キャパシタＣには“１”が書き込まれる。ここで、パルス生成回路２２０は、期間Ｔ１において、期間Ｔ１より短い期間（パルス幅）Ｔ２のパルスを生成するのが好ましい。
【００４５】
本実施形態において、“０”が記憶されていた強誘電体キャパシタＣの分極を反転し、強誘電体キャパシタＣに“１”を書き込んでも、ビット線ＢＬはセンスアンプ１２０から電気的に切り離されているため、センスアンプ出力信号ＳＡｏｕｔの論理値は変化せず、Ｌ論理を出力する。
【００４６】
次に、サイクルＩＶにおいて、反転制御回路２００は、強誘電体キャパシタＣに記憶されたデータに基づいて、当該強誘電体キャパシタＣに当該データを再度書き込む。タイミング生成回路２１０が、制御信号Ｓ１の電位をＶＣＣから０Ｖに変化させると、プレート線ドライバ１６０は、当該変化に基づいて、選択されたプレート線ＰＬの電位を０ＶからＶＣＣに変化させる。
【００４７】
強誘電体キャパシタＣに記憶されたデータが“１”である場合、ビット線ＢＬの電位は、制御信号Ｓ１の電位が０Ｖに変化した後もＶＣＣのまま保持されるため、強誘電体キャパシタＣにかかる電圧は略０Ｖとなり、強誘電体キャパシタＣはデータ“１”を保持する。
【００４８】
一方、強誘電体キャパシタＣに記憶されたデータが“０”である場合、ビット線ＢＬの電位は、制御信号の電位が０Ｖに変化した後も０Ｖのまま保持されるため、強誘電体キャパシタＣにかかる電圧は、プレート線ＰＬの電位を基準として−ＶＣＣとなる。したがって、サイクルＩＩＩにおいて反転した分極がさらに反転される。すなわち、強誘電体キャパシタＣにはデータ“０”が再度書き込まれる。
【００４９】
次に、サイクルＶにおいて、プレート線ドライバ１６０が、選択されたプレート線ＰＬの電位をＶＣＣから０Ｖに再度変化させる。これにより、強誘電体キャパシタＣに記憶されたデータが“１”である場合、強誘電体キャパシタＣにかかる電圧は、プレート線ＰＬの電位を基準として＋ＶＣＣとなるため、強誘電体キャパシタＣにはデータ“１”が再度書き込まれる（データ“１”を保持する）。一方、強誘電体キャパシタＣに記憶されたデータが“０”である場合、強誘電体キャパシタＣにかかる電圧は略０Ｖとなるため、強誘電体キャパシタＣはデータ“０”を保持する。なお、強誘電体キャパシタＣに記憶されたデータが“１”である場合、サイクルＩＩＩにおいて、強誘電体キャパシタＣに当該データが再度書き込まれているため、サイクルＶは省略されてもよい。
【００５０】
次に、サイクルＶＩにおいて、ワード線ドライバ１５０が、選択されたワード線ＷＬの電位をＶＣＣから０Ｖに変化させる。また、センスアンプ動作信号ＳＡｃｏｎｔの電位がＶＣＣから０Ｖに変化することにより、選択されたワード線ＷＬ、ビット線ＢＬ、及びプレート線ＰＬ、並びに強誘電体キャパシタＣは、初期状態に戻る。
【００５１】
本実施形態によれば、強誘電体キャパシタＣから読み出されたデータの値に応じて、当該強誘電体キャパシタＣの分極を反転させるか否かを制御することとなる。したがって、本実施形態によれば、センスアンプ１２０がデータを判定した判定結果に基づき、必要に応じて、当該データを再書き込みする前に強誘電体キャパシタＣの分極を反転させることができるため、強誘電体キャパシタＣのインプリントの発生を抑制することができるとともに、強誘電体メモリ装置１００の消費電力を抑えることができる。
【００５２】
また、本実施形態によれば、負荷容量の大きいビット線ＢＬやプレート線ＰＬの駆動動作を低減させることができるため、インプリントの発生を抑制することができるとともに、強誘電体メモリ装置１００の消費電力を抑えることができる。また、本実施形態によれば、負荷容量の大きいプレート線ＰＬの駆動動作を低減させることができるため、強誘電体メモリ装置１００のアクセス時間を大きく低減させることができる。
【００５３】
さらに、本実施形態によれば、反転制御回路２００がビット線ＢＬの電位を変化させるときは、センスアンプ１２０は当該ビット線ＢＬから電気的に切り離されていることとなる。したがって、反転制御回路２００がビット線ＢＬの電位を変化させるとしても、センスアンプ１２０に入力される電位は変化しないため、センスアンプ１２０は、判定結果として一定の値を出力し続けることができる。したがって、本実施形態によれば、負荷容量の大きいセンスアンプ１２０の出力の電位を一定とすることができるため、強誘電体メモリ装置１００の消費電力を抑えることができる。また、本実施形態によれば、センスアンプ１２０の出力の電位を一定とすることができるため、センスアンプ１２０の判定結果の読み出しマージンをきわめて大きくすることができ、誤作動の少ない強誘電体メモリ装置１００を提供することができる。
【００５４】
図４は、本発明の電子機器の一例であるパーソナルコンピュータ１０００の構成を示す斜視図である。図４において、パーソナルコンピュータ１０００は、表示パネル１００２と、キーボード１００４を有する本体部１００６とを備えて構成されている。当該パーソナルコンピュータ１０００の本体部１００４の記憶媒体、特に不揮発性メモリとして、本発明の記憶回路を備えた半導体装置が利用されている。
【００５５】
上記発明の実施形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００５６】
【図１】本発明の一実施形態に係る強誘電体メモリ装置１００の構成の一例を示す図である。
【図２】メモリセルブロック１１０の一部、及び反転制御回路２００の構成の一例を示す図である。
【図３】強誘電体メモリ装置１００の動作を示すタイミングチャートである。
【図４】本発明の電子機器の一例であるパーソナルコンピュータ１０００の構成を示す斜視図である。
【符号の説明】
【００５７】
１００・・・強誘電体メモリ装置、１１０・・・メモリセルブロック、１２０・・・センスアンプ、１３０・・・入出力回路、１４０・・・アドレスデコーダ、１５０・・・ワード線ドライバ、１６０・・・プレート線ドライバ、１７０・・・制御信号入力端子、１８０・・・メモリ、１９０・・・フラグ生成回路、２００・・・反転制御回路、２１０・・・タイミング生成回路、２２０・・・パルス生成回路、２３０・・・ＡＮＤ回路、２４０・・・切換部、２４２・・・伝送ゲート、２４４・・・インバータ、２５０・・・切換部、２５２・・・伝送ゲート、２５４・・・インバータ、２６０・・・インバータ、ＢＬ・・・ビット線、Ｃ・・・強誘電体キャパシタ、Ｐ・・・パルス信号、ＰＬ・・・プレート線、Ｓ１・・・制御信号、Ｓ２・・・制御信号、ＳＡｃｏｎｔ・・・センスアンプ動作信号、ＳＡｏｕｔ・・・センスアンプ出力信号、ＴＲ・・・トランジスタ、Ｖｒｅｆ・・・参照電圧、ＷＬ・・・ワード線
【図１】
2005251278.tif 000003
【図２】
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【図３】
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【図４】
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