(57)【要約】      （修正有）【課題】論理差分回路もしくは否定論理差分回路によって論理演算を行う論理演算の方法、および電子回路の配線の実施方法を提供する。論理演算のアルゴリズムおよび回路設計の従来以上の簡素化と効率化を図る。【解決手段】論理差分回路もしくは否定論理差分回路を用いて論理演算を行う。【選択図】図１
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【特許請求の範囲】
【請求項１】
各１ビットの２つの入力値Ａ，Ｂが、Ａ＞Ｂのとき”１”（ＴＲＵＥ）、Ａ＞Ｂでないとき”０”（ＦＡＬＳＥ）の値（以下、「論理差分値」という。）を出力する論理回路（以下、「論理差分回路」という。）もしくはその否定の値を出力する回路（以下、「否定論理差分回路」という。）によって論理演算を行う、電子回路等における論理演算の技術方法。
【請求項２】
任意に与えられた論理式を、  Ｄｅｆ）  ｆ（ｎ）  ＝  ｛ｆ（ｎ−１）＞ｆ（ｎ−１）｝                      ＝  ｛ｆ（ｎ−１）∩¬ｆ（ｎ−１）｝    （ｆ（０）は一意でない任意の真理値）  で定義される形の式（以下「請求項２の式」という。）に変形して当該論理式の論理演算の過程を簡易化する論理式の処理方法。
【請求項３】
入力配線の一方をトランジスタのソース端子に、もう一方をゲート端子に接続する回路設計（以下、「請求項３の回路設計」という。）によって論理差分回路等を作成する、電子回路の配線方法。
【請求項４】
ソース端子を、ゲート部の極の半導体と絶縁せずに接合したＭＯＳ電界効果トランジスタ（以下「ゲート付きＰＮダイオード」という。）の、ソース端子およびゲート端子に入力配線を接続して請求項２の回路設計を実施することで、当該回路の動作の安定をはかる施行方法。
【発明の詳細な説明】
【技術分野】
【０００１】電子回路等による論理演算の技術に関する。
【背景技術】
【０００２】従来のコンピュータ等の論理演算は、否定回路、否定論理積回路、否定論理和回路、論理積回路、論理和回路等のうちの組み合わせによってなされる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】論理演算のアルゴリズムおよび回路設計の従来以上の簡素化と効率化。
【課題を解決するための手段】
【０００４】論理差分回路、または否定論理差分回路を用いて論理演算を行う。当該の論理演算処理は、入力の一方の値を反転させた論理積回路または否定論理和回路もしくはそれらと同様の振る舞いをする回路で実行でき、論理差分回路の回路図は図６および図７、否定論理差分回路は図８および図９で表すことが出来る。【０００５】上記の処理を行う電子回路を、請求項３の回路設計によって作成する。
【発明の効果】
【０００６】論理差分回路の処理を表す論理式を、条件式（Ａ＞Ｂ）で表記すると、      （Ａ∩Ｂ）＝  （Ａ＞¬Ｂ）      （Ａ∪Ｂ）＝¬（¬Ａ＞Ｂ）    （”¬”は否定）  であり、当該の論理式は、論理積および論理和と相互に置換可能である。さらに、            Ａ  ＝  （Ａ＞０）          ¬Ｂ  ＝  （１＞Ｂ）  であることから、当該の論理回路は、入力値をそのまま出力するパスとしての機能と、入力値を反転して出力する否定回路としての機能の両方を兼ねることが出来る。この性質により、当該の論理回路は、単純な回路の反復動作のみで、処理の段数の異なる任意の論理式を処理することが出来る。
【発明を実施するための最良の形態】
【０００７】図１は、請求項２の式で表される論理式の値を求める処理図（ＰＡＤ）である。図１では、当該論理演算の被演算子の列を、１ビットサイズのレコード列からなるデータファイルと見なして記述している。任意に与えられた論理式を請求項２の式に変形して入力することで、図１のシステムは、あらゆる全ての論理式の値を算出する。【０００８】請求項２の式は、図２の処理方法で求めることができる。図２中の変数記号＊は不特定の全ての被演算子を要素に持つ集合もしくは不特定の被演算子からなる特定の論理式を要素に持つ集合であるが、１つの置換処理中においては一意のもの（∀×∈＊）であり、＊１と＊２は、＊と同値のものである。【０００９】図１の処理の実行例を示すと、    論理式（Ａ∩Ｂ）においては、    （Ａ∩Ｂ）  ＝  ｛（Ａ＞０）＞（１＞Ｂ）｝  より        入力値  ＝  （Ａ，０，１，Ｂ）  を、    論理式（Ａ∪Ｂ）においては、    （Ａ∪Ｂ）  ＝  ［｛（１＞０）＞（０＞０）｝                    ＞｛（１＞Ａ）＞（Ｂ＞０）｝］  より        入力値  ＝  （１，０，０，０，１，Ａ，Ｂ，０）  を、    それぞれ入力して実行することで、その解を得られる。【００１０】図１と同様のアルゴリズムによって、否定論理差分回路の反復処理でも、任意の論理演算の解を得ることが出来る。【００１１】図３は、請求項３の回路設計による論理差分回路の配線図である。トランジスタＱｐには図４に示すようなゲート付きＰＮダイオードを用いる。図４において、ソース側のＰ半導体を省略するには、ソース端子をゲート端子と十分に接近させて接合する。トランジスタＱｎ、およびＱｎからグラウンドに接続される配線は、理論上省略することが可能であるが、その場合には、動作の度に全値”０”（ｌｏｗ）を入力して初期化した後、ゲート側から先に入力を行う必要がある。【００１２】図３の回路図について、Ｑｐに使用するトランジスタの種類により、入力Ａが”０”（ｌｏｗ）のときの動作が不安定になる場合には、図５のように当該回路にダイオードを組み込む。【００１３】否定論理差分回路については、図３または図５の回路のＡ、Ｂ入力配線の接続および入出力信号の電位を反転させて実施する。【００１４】図１０は、図１の処理を、複数の回路を接続することによって行う回路である。当該回路の各入力の初期値は”０”とする。より大規模で複雑な論理演算を行うには、連結する回路数を増やすか、当該回路を繰り返し動作させる。図３の回路を多段数連結して当該の方法を実施する場合には、数段ごとに、ｈｉｇｈ電位を入力する配線を独立させるため、否定回路（入力Ａ＝”１”の論理差分回路）を組み込む。そして、当該否定回路の直後の回路への入力配線Ａ、Ｂを逆転させて接続する。【００１６】図１１は、２つの１ビット数ｘ、ｙの値の大小を比較するための回路の実施例である。図１１中のＴｐは「ｘがｙと等しい」かどうかを、ｎｏｔＲｎは「ｘがｙより大きくない」かどうかを示す１ビット変数である。【００１７】図１２は、複数桁の２進数Ｘ、Ｙについて、「ＸがＹと等しい」かどうかを出力する回路の実施例である。図１２中のＴｐ．ｕは「ＸとＹの上位半分の桁同士が等しい」かどうか、Ｔｐ．ｌは「ＸとＹの下位半分の桁同士が等しい」��どうかを示す１ビット変数である。Ｔｐ．ｕおよびＴｐ．ｌの値はそれぞれ、当該回路もしくは図１１の回路を用いて算出できる。【００１８】図１２中の入力”１”は、Ｔｐ．ｕに代えてもよい。これは論理差分回路（Ａ＞Ｂ回路）の特性として、Ａ側の入力が”０”のとき、Ｂ側の入力にかかわらず常に”０”を出力することから、Ｂ側の回路動作は全て不要となるためである。当該の置換（  Ａ＞（１＞Ｂ）＝Ａ＞（Ａ＞Ｂ）  ）は一般的に成り立つ。【００１９】図１３は、複数桁の２進数Ｘ、Ｙについて、「ＸがＹより大きくない」かどうかを出力する回路の実施例である。図１３中のｎｏｔＲｎ．ｕは「Ｘの上位桁がＹの上位桁より大きくない」かどうか、ｎｏｔＲｎ．ｌは「Ｘの下位桁がＹの下位桁より大きくない」かどうかを示す１ビット変数である。ｎｏｔＲｎ．ｕおよびｎｏｔＲｎ．ｌの値はそれぞれ、当該回路もしくは図１１の回路を用いて算出できる。【００２０】図１４は、２進数Ｘ、Ｙの値の大小比較を行う回路の実施例である。Ｒｎは「ＸがＹより大きい」かどうか、Ｄｂは「ＸがＹより小さい」かどうかを示す。ｎｏｔＲｎおよびＴｐの値はそれぞれ、図１１、図１２、図１３の回路を用いて算出できる。
【図面の簡単な説明】
【図１】任意の論理演算の解を求める処理図（ＰＡＤ）。
【図２】与えられた論理式を請求項２の式に変形する処理図（ＰＡＤ）。
【図３】請求項３の回路設計による、論理差分回路の配線図。
【図４】ゲート付きＰＮダイオード。
【図５】整流用のダイオードを加えた、論理差分回路の配線図。
【図６】論理積回路を用いた、論理差分回路の回路図。
【図７】否定論理和回路を用いた、論理差分回路の回路図。
【図８】否定論理積回路を用いた、否定論理差分回路の回路図。
【図９】論理和回路を用いた、否定論理差分回路の回路図。
【図１０】図１の処理を行う回路図の実施例。
【図１１】２つの１ビット数ｘ、ｙの大小を比較するための回路の実施例。
【図１２】「２つの２進数Ｘ、Ｙが等しい」かどうかを出力する回路の実施例。
【図１３】「ＸがＹより大きくない」かどうかを出力する回路の実施例。
【図１４】２つの２進数Ｘ、Ｙの大小比較を行う回路の実施例。
【符号の説明】
Ａ        論理演算の１番目の入力値。      Ｂ        論理演算の２番目の入力値。      Ｙ        論理演算の出力値。      Ｑｐ      ｐチャンネルトランジスタ。      Ｑｎ      ｎチャンネルトランジスタ。      Ｔｐ      「２つの２進数Ｘ、Ｙが等しい」かどうかを示す１ビット変数。ｎｏｔＲｎ      「ＸがＹより大きくない」かどうかを示す１ビット変数。      Ｒｎ      「ＸがＹより大きい」かどうかを示す１ビット変数。      Ｄｂ      「ＸがＹより小さい」かどうかを示す１ビット変数。      Ｔｐ．ｕ  ２つの２進数Ｘ、Ｙの上位半分の桁同士のＴｐ。ｎｏｔＲｎ．ｕ  ２つの２進数Ｘ、Ｙの上位半分の桁同士のｎｏｔＲｎ。      Ｔｐ．ｌ  ２つの２進数Ｘ、Ｙの下位半分の桁同士のＴｐ。ｎｏｔＲｎ．ｌ  ２つの２進数Ｘ、Ｙの下位半分の桁同士のｎｏｔＲｎ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【手続補正書】
【提出日】平成17年4月22日(2005.4.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項４
【補正方法】変更
【補正の内容】
【請求項４】
ソース端子を、ゲート部の極の半導体と絶縁せずに接合したＭＯＳ電界効果トランジスタ（以下「ゲート付きＰＮダイオード」という。）の、ソース端子およびゲート端子に入力配線を接続して請求項３の回路設計を実施することで、当該回路の動作の安定をはかる施行方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】図１４は、２進数Ｘ、Ｙの値の大小比較を行う回路の実施例である。Ｒｎは「ＸがＹより大きい」かどうか、Ｄｂは「ＸがＹより小さい」かどうかを示す。ｎｏｔＲｎおよびＴｐの値はそれぞれ、図１１、図１２、図１３の回路を用いて算出できる。
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すなわち、図１および図１０が請求項１、図２が請求項２、図３が請求項３、図４が請求項４の実施の形態である。また、図１１、図１２、図１３、図１４は、図１０の回路のうち不使用の箇所を省略し、あるいは当該の回路を複数接続した、特定用途における請求項１の実施例である。