(57)【要約】  【課題】  ３組の２値論理を３値３差動論理に変換して出力する際に、消費電力を削減しチップ面積も小さく抑える。  【解決手段】  Ｑ４１１のベースに第１の２値論理信号が入力され、反転信号がＱ４１２のベースに入力される。Ｑ４１６のベースに第２の２値論理信号が入力され、反転信号がＱ４１５のベースに入力される。Ｑ４１３のベースに第３の２値論理信号が入力され、反転信号がＱ４１４のベースに入力される。Ｑ４１１及びＱ４１６のコレクタが抵抗Ｒ４１７に接続され第１の出力が取り出される。Ｑ４１２及びＱ４１３のコレクタが抵抗Ｒ４１３に接続され第２の出力が取り出される。Ｑ４１４及びＱ４１５のコレクタが抵抗Ｒ４１５に接続され第３の出力が取り出される。３値信号の中間電圧を抵抗分圧無しに出力できる。３値３差動論理信号が３本の信号として出力されるため、バッファリング用のトランジスタが伝送路毎に１個で済む。【選択図】  図２
2005333508.tif 000002
【特許請求の範囲】
【請求項１】
入力された３組の２値論理信号を３値３差動論理信号に変換する信号変換装置において、
第１、第２および第３の端子を有する３極能動素子である第１、第２、第３、第４、第５および第６の能動素子を備え、
上記第１および上記第２の能動素子の第１の端子が共通の第１の電流源に接続され、
上記第３および上記第４の能動素子の第１の端子が共通の第２の電流源に接続され、
上記第５および上記第６の能動素子の第１の端子が共通の第３の電流源に接続され、
上記第１および上記第６の能動素子の第２の端子が共通の第１の抵抗を介して電圧源に接続され、
上記第２および上記第３の能動素子の第２の端子が共通の第２の抵抗を介して電圧源に接続され、
上記第４および上記第５の能動素子の第２の端子が共通の第３の抵抗を介して電圧源に接続され、
上記第１の能動素子の第３の端子に第１の２値論理信号が入力され、
上記第６の能動素子の第３の端子に第２の２値論理信号が入力され、
上記第３の能動素子の第３の端子に第３の２値論理信号が入力され、
上記第２の能動素子の第３の端子に上記第１の２値論理信号の反転信号または基準電圧が入力され、
上記第５の能動素子の第３の端子に上記第２の２値論理信号の反転信号または基準電圧が入力され、
上記第４の能動素子の第３の端子に上記第３の２値論理信号の反転信号または基準電圧が入力され、
３値３差動論理信号の第１の信号を上記第１および第６の能動素子の第２の端子と上記第１の抵抗の接続点から取り出し、
上記３値３差動論理信号の第２の信号を上記第２および第３の能動素子の第２の端子と上記第２の抵抗の接続点から取り出し、
上記３値３差動論理信号の第３の信号を上記第４および第５の能動素子の第２の端子と上記第３の抵抗の接続点から取り出す
ようにしたことを特徴とする信号変換装置。
【請求項２】
請求項１に記載の信号変換装置において、
上記第１、第２、第３、第４、第５および第６の能動素子は、バイポーラトランジスタであって、上記第１の端子がエミッタ端子、上記第２の端子がコレクタ端子、上記第３の端子がベース端子であることを特徴とする信号変換装置。
【請求項３】
請求項１に記載の信号変換装置において、
上記第１、第２、第３、第４、第５および第６の能動素子は、ＭＯＳトランジスタであって、上記第１の端子がドレイン端子、上記第２の端子がソース端子、上記第３の端子がゲート端子であることを特徴とする信号変換装置。
【請求項４】
入力された３組の２値論理信号を３値３差動論理信号に変換して伝送路に出力するドライバ装置において、
第１、第２、第３、第４、第５および第６の能動素子は、それぞれ第１、第２および第３の端子を有する３極能動素子であって、
上記第１および上記第２の能動素子の第１の端子が共通の第１の電流源に接続され、
上記第３および上記第４の能動素子の第１の端子が共通の第２の電流源に接続され、
上記第５および上記第６の能動素子の第１の端子が共通の第３の電流源に接続され、
上記第１および上記第６の能動素子の第２の端子が共通の第１の抵抗を介して電圧源に接続され、
上記第２および上記第３の能動素子の第２の端子が共通の第２の抵抗を介して電圧源に接続され、
上記第４および上記第５の能動素子の第２の端子が共通の第３の抵抗を介して電圧源に接続され、
上記第１の能動素子の第３の端子に第１の２値論理信号が入力され、
上記第６の能動素子の第３の端子に第２の２値論理信号が入力され、
上記第３の能動素子の第３の端子に第３の２値論理信号が入力され、
上記第２の能動素子の第３の端子に上記第１の２値論理信号の反転信号または基準電圧が入力され、
上記第５の能動素子の第３の端子に上記第２の２値論理信号の反転信号または基準電圧が入力され、
上記第４の能動素子の第３の端子に上記第３の２値論理信号の反転信号または基準電圧が入力され、
３値３差動論理信号の第１の信号を上記第１および第６の能動素子の第２の端子と上記第１の抵抗の接続点から取り出し、
上記３値３差動論理信号の第２の信号を上記第２および第３の能動素子の第２の端子と上記第２の抵抗の接続点から取り出し、
上記３値３差動論理信号の第３の信号を上記第４および第５の能動素子の第２の端子と上記第３の抵抗の接続点から取り出しそれぞれ出力するようにした信号変換手段と、
上記信号変換手段から出力された上記３値３差動論理信号の第１、第２および第３の信号をバッファリングして３本の伝送路にそれぞれ送出するバッファリング手段と
を備えることを特徴とするドライバ装置。
【請求項５】
請求項４に記載のドライバ装置において、
上記第１、第２、第３、第４、第５および第６の能動素子は、バイポーラトランジスタであって、上記第１の端子がエミッタ端子、上記第２の端子がコレクタ端子、上記第３の端子がベース端子であることを特徴とするドライバ装置。
【請求項６】
請求項４に記載のドライバ装置において、
上記第１、第２、第３、第４、第５および第６の能動素子は、ＭＯＳトランジスタであって、上記第１の端子がドレイン端子、上記第２の端子がソース端子、上記第３の端子がゲート端子であることを特徴とするドライバ装置。
【請求項７】
請求項４に記載のドライバ装置において、
上記バッファリング手段は、それぞれ第１、第２および第３の端子を有する３極能動素子である第７、第８および第９の能動素子を有し、
上記第７、第８および第９の能動素子の第１の端子が上記３本の伝送路にそれぞれ接続され、
上記第７、第８および第９の能動素子の第２の端子が共通の電源に接続され、
上記第７、第８および第９の能動素子の第３の端子に上記信号変換手段の上記第１、第２および第３の出力がそれぞれ入力されることを特徴とするドライバ同値。
【請求項８】
請求項７に記載のドライバ装置において、
上記第７、第８および第９の能動素子は、バイポーラトランジスタであって、上記第１の端子がエミッタ端子、上記第２の端子がコレクタ端子、上記第３の端子がベース端子であることを特徴とするドライバ装置。
【請求項９】
請求項７に記載のドライバ装置において、
上記第７、第８および第９の能動素子は、ＭＯＳトランジスタであって、上記第１の端子がドレイン端子、上記第２の端子がソース端子、上記第３の端子がゲート端子であることを特徴とするドライバ装置。
【請求項１０】
請求項４に記載のドライバ装置において、
入力された３信号の差動出力を得る３差動増幅手段をさらに備え、
上記信号変換手段から出力された上記３値３差動論理信号の第１、第２および第３の信号は、上記３差動増幅手段を介して上記バッファリング手段に供給されるようにしたことを特徴とするドライバ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、シリアルディジタルデータを伝送する際に用いて好適な信号変換装置およびドライバ装置に関する。
【背景技術】
【０００２】
一般に、コンピュータ装置と周辺機器との間のデータ伝送やマルチプロセッサ間のデータ伝送、ディジタルビデオ信号の伝送などには、伝送路の数を少なくするために、ディジタルデータをシリアルデータに変換して伝送するシリアル伝送が広く採用されている。このシリアル伝送方式を伝送系に採用する場合、伝送路を介して伝送される、"０"および"１"の情報ビットで表されるディジタルデータを受信側で正しく再生するためには、送信側での情報ビットの送り出しタイミングを示すクロックが必要とされる。
【０００３】
シリアル伝送によってデータおよびクロックを伝送する場合、データとクロックとを別々に伝送する方式と、データとクロックとを時間的に合成して伝送する方式とが考えられる。データとクロックとを別々に伝送する方法では、少なくとも４本の伝送路が必要となる。一方、データとクロックとを合成して伝送する方式では、伝送路は、２乃至３本で済み、データとクロックとを別々に伝送する方式に比べ、有利である。
【０００４】
また、２本の伝送路を用いてデータとクロックとを時間的に合成して伝送する方式（以下、２線式と呼ぶ）としては、マンチェスタ符号化と呼ばれる符号化方式により、クロックをデータと共に符号化して、共通の伝送路を介して伝送する方式が既に実用化されている。マンチェスタ符号は、１ビットの中央での遷移の方向によってデータ"０"および"１"を表現するようにしたもので、データと同期クロックとを同時に伝送可能な自己同期方式である。この方式は、同軸ケーブルによるＣＳＭＡ／ＣＤ(Career Sense Multiple Access with Collision Detection)を用いたＬＡＮ(Local Area Network)、すなわちイーサネット（登録商標）に採用されている。
【０００５】
従来の２線式では、クロック再生のためにＰＬＬ(Phase Locked Loop)を必要とし、復調手段のハードウェアが複雑になる。また、より高速な通信速度が要求されるような場合、ＰＬＬがクロック周波数に追従できずにクロックを再生できなくなるという欠点があった。
【０００６】
３本の伝送路を用いる方式（以下、３線式と呼ぶ）では、データおよびクロックを、１乃至２個の"０"および１乃至２個の"１"からなる３ビットの信号で表現する。３線式では、３本の伝送路に伝送されるこれらの３本の信号の状態遷移によって、データおよびクロックを検出する。復調側では、ＰＬＬを用いる必要がないので、上述の２線式と比べ、より高速な通信を行うことが可能である。
【０００７】
一方、３線式では、伝送路の信号がバランスしていないので、信号の変化点でＥＭＩ(Electro-Magnetic Interference)などの問題を引き起こす可能性が高い。例えば、３本の伝送路による３ビットの信号が"１００"から"０１１"に変化するときに、ＥＭＩなどの問題が発生し易い。これを回避するためには、３本の伝送路に伝送される信号の電圧の合計が、信号が変化する前後で一定値になるように、符号化を行えばよい。これには、信号の状態が"０"および"１"の２状態では対応できないため、３種類の電圧を用意する。
【０００８】
伝送の際には、３本の伝送路において、これら３種類の電圧を必ず１つずつ使うようにされ、入力データの状態が遷移する度に３個のうち２個を入れ替えるように、ドライバ装置を構成する。特許文献１には、このように構成されたドライバ装置が記載されている。
【特許文献１】特許第３３６０８６１号公報
【０００９】
図６は、特許文献１によるドライバ装置５０の構成を示し、このドライバ装置５０による入力と出力の真理値表を図７に示す。ドライバ装置５０において、３個の差動ラインドライバ５１Ａ、５１Ｂおよび５１Ｃ、６個の抵抗器５２Ａ、５２Ｂおよび５２Ｃ、ならびに、抵抗器５３Ａ、５３Ｂおよび５３Ｃを有する。各差動ドライバ５１Ａ、５１Ｂおよび５１Ｃのうち１の正のドライバ出力端と、他の１の差動ラインドライバの負のドライバ出力端とがそれぞれ抵抗器を介して出力端に接続される。
【００１０】
例えば、差動ラインドライバ５１Ａの正のドライバ出力端は、抵抗器Ｒ５３Ａを介して出力端Ｏｒに接続される。差動ラインドライバ５１Ｂの負のドライバ出力端が抵抗器Ｒ５２Ｂを介して出力端Ｏｒに接続される。出力端Ｏｓおよび出力端Ｏｔについても、同様である。
【００１１】
このような構成のドライバ装置５０の入力端Ｏｕ、ＯｖおよびＯｗに対し、図７の真理値表のドライバ入力が入力されると、出力端Ｏｒ、ＯｓおよびＯｔにドライバ出力のような出力が現れる。ドライバ出力は、上述した、３種類の電圧を必ず１つずつ用い、ドライバ入力の状態の遷移に対して３個のうち２個を入れ替える条件を満たしている。以下、このような信号を、３値３差動論理信号と呼ぶ。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従来技術によれば、３組の２値論理信号を個別に差動ラインドライバ５１Ａ、５１Ｂおよび５１Ｃにそれぞれ入力し、差動ラインドライバ５１Ａ、５１Ｂおよび５１Ｃの出力を、抵抗器５２Ａおよび５３Ａ、抵抗器５２Ｂおよび５３Ｂ、ならびに、抵抗器５２Ｃおよび５３Ｃでそれぞれ抵抗分圧することで、３値３差動論理に変換していた。
【００１３】
この方法では、差動ラインドライバのドライバ出力端および負のドライバ出力端がそれぞれ抵抗器を介して出力端に接続されるため、伝送路を駆動するための消費電力が多く、また、チップ面積を多く消費するバッファリング用のトランジスタが個々の差動ラインドライバ５１Ａ、５１Ｂおよび５１Ｃにそれぞれ２個ずつ（ドライバ出力端および負のドライバ出力端）、計６個必要であり、消費電力およびチップ面積を多く消費してしまうという問題点があった。
【００１４】
さらに、抵抗分圧によって中間の電圧を得る方法は、抵抗そのものが消費する電力が大きく、この点でも、低消費電力化することができなかったという問題点があった。
【００１５】
したがって、この発明の目的は、３組の２値論理で表される６状態を入力し、３値３差動論理で表される６状態に変換して出力する場合において、より低消費電力で駆動でき、また、チップ面積も小さく抑えることが可能な信号変換装置およびドライバ装置を提供することにある。
【課題を解決するための手段】
【００１６】
上述した課題を解決するために、請求項１に記載の発明は、入力された３組の２値論理信号を３値３差動論理信号に変換する信号変換装置において、第１、第２および第３の端子を有する３極能動素子である第１、第２、第３、第４、第５および第６の能動素子を備え、第１および第２の能動素子の第１の端子が共通の第１の電流源に接続され、第３および第４の能動素子の第１の端子が共通の第２の電流源に接続され、第５および第６の能動素子の第１の端子が共通の第３の電流源に接続され、第１および第６の能動素子の第２の端子が共通の第１の抵抗を介して電圧源に接続され、第２および第３の能動素子の第２の端子が共通の第２の抵抗を介して電圧源に接続され、第４および第５の能動素子の第２の端子が共通の第３の抵抗を介して電圧源に接続され、第１の能動素子の第３の端子に第１の２値論理信号が入力され、第６の能動素子の第３の端子に第２の２値論理信号が入力され、第３の能動素子の第３の端子に第３の２値論理信号が入力され、第２の能動素子の第３の端子に第１の２値論理信号の反転信号または基準電圧が入力され、第５の能動素子の第３の端子に第２の２値論理信号の反転信号または基準電圧が入力され、第４の能動素子の第３の端子に第３の２値論理信号の反転信号または基準電圧が入力され、３値３差動論理信号の第１の信号を第１および第６の能動素子の第２の端子と第１の抵抗の接続点から取り出し、３値３差動論理信号の第２の信号を第２および第３の能動素子の第２の端子と第２の抵抗の接続点から取り出し、３値３差動論理信号の第３の信号を第４および第５の能動素子の第２の端子と第３の抵抗の接続点から取り出すようにしたことを特徴とする信号変換装置である。
【００１７】
また、請求項４に記載の発明は、入力された３組の２値論理信号を３値３差動論理信号に変換して伝送路に出力するドライバ装置において、第１、第２、第３、第４、第５および第６の能動素子は、それぞれ第１、第２および第３の端子を有する３極能動素子であって、第１および第２の能動素子の第１の端子が共通の第１の電流源に接続され、第３および第４の能動素子の第１の端子が共通の第２の電流源に接続され、第５および第６の能動素子の第１の端子が共通の第３の電流源に接続され、第１および第６の能動素子の第２の端子が共通の第１の抵抗を介して電圧源に接続され、第２および第３の能動素子の第２の端子が共通の第２の抵抗を介して電圧源に接続され、第４および第５の能動素子の第２の端子が共通の第３の抵抗を介して電圧源に接続され、第１の能動素子の第３の端子に第１の２値論理信号が入力され、第６の能動素子の第３の端子に第２の２値論理信号が入力され、第３の能動素子の第３の端子に第３の２値論理信号が入力され、第２の能動素子の第３の端子に第１の２値論理信号の反転信号または基準電圧が入力され、第５の能動素子の第３の端子に第２の２値論理信号の反転信号または基準電圧が入力され、第４の能動素子の第３の端子に第３の２値論理信号の反転信号または基準電圧が入力され、３値３差動論理信号の第１の信号を第１および第６の能動素子の第２の端子と第１の抵抗の接続点から取り出し、３値３差動論理信号の第２の信号を第２および第３の能動素子の第２の端子と第２の抵抗の接続点から取り出し、３値３差動論理信号の第３の信号を第４および第５の能動素子の第２の端子と第３の抵抗の接続点から取り出しそれぞれ出力するようにした信号変換手段と、信号変換手段から出力された３値３差動論理信号の第１、第２および第３の信号をバッファリングして３本の伝送路にそれぞれ送出するバッファリング手段とを備えることを特徴とするドライバ装置である。
【００１８】
上述したような構成を有するため、請求項１に記載の発明は、入力された３組の２値論理信号を３値３差動論理信号に変換する際に、３値３差動信号を形成する際の中間電圧を抵抗による分圧を行わないで得ることができ、分圧抵抗による消費電力を抑えられる。
【００１９】
また、請求項４に記載の発明は、さらに、３値３差動論理信号がそれぞれ１本ずつの信号として出力され、これらの信号に対してバッファリング用の能動素子を１個ずつ設けるようにしているため、バッファリング用の能動素子による消費電力とチップ面積とを削減できる。
【発明の効果】
【００２０】
この発明は、３組の差動増幅回路により、３値３差動論理信号の３本の信号がそれぞれ１本ずつの信号として出力されるため、バッファリング用のトランジスタが伝送路につき１個で済み、消費電力とチップ面積とが削減できるという効果がある。
【００２１】
また、この発明は、３値データを形成する際の中間電圧を、抵抗による分圧を行わないで得ることができるため、分圧抵抗による消費電力を削減できる効果がある。
【００２２】
また、この発明の実施の一形態の変形例では、ドライバ内部に３差動バッファ回路が設けられているため、入力の駆動電圧のバラツキなどによる内部的なコモンモード電圧の変動をキャンセルすることができ、出力のコモンモード電圧の変動を提言できるという効果がある。
【発明を実施するための最良の形態】
【００２３】
以下、この発明の実施の一形態を、図面を参照しながら説明する。図１は、この発明を適用可能な一例のシステム構成を示す。送信装置１に対して、例えばデータ幅が１ビットのシリアルディジタル信号３が入力される。このシリアルディジタル信号３は、送信装置１内のエンコーダ１０で３組の２値論理信号に変換される。このとき、エンコーダ１０は、３組の２値論理信号からなる３ビットの信号が１乃至２個の"０"および１乃至２個の"１"からなるようにし、３ビットが同時に同値にならないように変換を行う。
【００２４】
エンコーダ１０の出力は、この発明に係わるドライバ１１に供給される。ドライバ１１は、供給された３組の２値論理信号を、３値３差動論理信号に変換する。この３値３差動論理信号は、背景技術で既に説明したような、低レベル、中位レベルおよび高レベルの３種類の電圧を、３本の伝送路において必ず一つずつ用い、入力信号の状態の遷移の度に３個のうち２個を入れ替えるようにされた信号である。
【００２５】
ドライバ１１から出力された３値３差動論理信号は、３本の伝送路からなる伝送路４を介して受信装置２に対して伝送される。受信装置２は、伝送された信号を受信し、レシーバ２０に供給する。レシーバ２０は、ドライバ１１と逆の動作を行い、受信された３値３差動論理信号からクロックを抽出すると共に、この３値３差動論理信号を３組の２値論理信号に変換して出力する。なお、レシーバ２０は、伝送路４に対して変動的に付加されるコモンモード電圧を除去する回路を設けると、より好ましい。レシーバ２０の出力は、デコーダ２１に供給される。デコーダ２１では、供給された３組の２値論理信号を例えば元のデータ幅が１ビットのシリアルディジタル信号５に復号して、出力する。
【００２６】
図２は、この発明の実施の一形態によるドライバ１１の一例の構成を示す回路図である。このドライバ１１は、例えば、集積回路中に構成されて用いられる。エンコーダ１０から出力された３組の２値論理信号は、図示されない反転回路により反転された反転信号と対にされ、入力端Ｎ４０１〜Ｎ４０６に入力される。より具体的には、第１の２値論理信号が入力端Ｎ４０１に入力され、第１の２値論理信号の反転信号が入力端Ｎ４０４に入力される。第２の２値論理信号が入力端Ｎ４０３に入力され、第２の２値論理信号の反転信号が入力端Ｎ４０６に入力される。第３の２値論理信号が入力端Ｎ４０５に入力され、第３の２値論理信号の反転信号が入力端Ｎ４０２に入力される。
【００２７】
トランジスタＱ４１１〜Ｑ４１６は、それぞれ第１〜第６の能動素子であり、例えばバイポーラトランジスタを用いることができる。トランジスタＱ４１１〜Ｑ４１６は、この例に限られず、例えばＭＯＳ(Metal-Oxide Semiconductor)トランジスタなど同様の動作が可能な他の能動素子を用いることもできる。この場合、各トランジスタのエミッタ、ベースおよびコレクタをＭＯＳトランジスタのドレイン、ゲートおよびソースに置き換える。
【００２８】
トランジスタＱ４１１およびＱ４１２、トランジスタＱ４１３およびＱ４１４、ならびに、トランジスタＱ４１５およびＱ４１６は、それぞれの組で第１〜第３の差動増幅回路を構成し、それぞれの差動増幅回路の２つの入力に対して、２値論理信号および当該２値論理信号が反転された信号の組がそれぞれ入力される。
【００２９】
すなわち、第１の差動増幅回路を構成するトランジスタＱ４１１およびＱ４１２は、エミッタが共通の定電流源Ｉ４１１に接続され、入力端Ｎ４０１およびＮ４０４がトランジスタＱ４１１およびＱ４１２のベースにそれぞれ接続される。第２の差動増幅回路を構成するトランジスタＱ４１３およびＱ４１４は、エミッタが共通の定電流源Ｉ４１３に接続され、入力端Ｎ４０３およびＮ４０６がトランジスタＱ４１３およびＱ４１４のベースにそれぞれ接続される。第３の差動増幅回路を構成するトランジスタＱ４１５およびＱ４１６は、エミッタが共通の定電流源Ｉ４１５に接続され、入力端Ｎ４０５およびＮ４０２がトランジスタＱ４１５およびＱ４１６のベースにそれぞれ接続される。
【００３０】
第１および第３の差動増幅回路のトランジスタＱ４１１およびＱ４１６のコレクタが共通の抵抗Ｒ４１７の同一端に接続され、出力Ｎ４１１が取り出される。この出力Ｎ４１１は、出力バッファ用のトランジスタＱ４５１のベースに入力される。第１および第２の差動増幅回路のトランジスタＱ４１２およびＱ４１３のコレクタが共通の抵抗Ｒ４１３の同一端に接続され、出力Ｎ４１３が取り出される。この出力Ｎ４１３は、出力バッファ用のトランジスタＱ４５２のベースに入力される。第２および第３の差動増幅回路のトランジスタＱ４１４およびＱ４１５のコレクタが共通の抵抗Ｒ４１５の同一端に接続され、出力Ｎ４１５が取り出される。この出力Ｎ４１５は、出力バッファ用のトランジスタＱ４５３のベースに入力される。抵抗Ｒ４１３、Ｒ４１５およびＲ４１７の他端は、それぞれ例えば電源Ｖｃｃに接続される。
【００３１】
なお、定電流源Ｉ４１１、Ｉ４１３およびＩ４１５は、略同一の電流を供給する。また、抵抗Ｒ４１３、Ｒ４１５およびＲ４１７の抵抗値は、略同一とする。
【００３２】
第７〜第９の能動素子であるバッファ用トランジスタＱ４５１、Ｑ４５２およびＱ４５３は、エミッタフォロワ接続で用いられ、それぞれエミッタに接続された終端抵抗Ｒ４５１、Ｒ４５２およびＲ４５３から出力を取り出される。トランジスタＱ４５１、Ｑ４５２およびＱ４５３により、上述したトランジスタＱ４１１〜Ｑ４１６で構成される３組の差動増幅回路による論理変換の結果（出力Ｎ４１１、Ｎ４１３およびＮ４１５）をバッファリングして、伝送路４を駆動する。バッファ用トランジスタＱ４５１、Ｑ４５２およびＱ４５３の出力は、それぞれ出力端Ｎ４９１、Ｎ４９２およびＮ４９３に導出され、伝送路４に送り出される。なお、バッファ用トランジスタＱ４５１〜Ｑ４５３は、この例に限られず、例えばＭＯＳトランジスタなど同様の動作が可能な他の能動素子を用いてもよい。
【００３３】
図３は、実施の一形態によるドライバ１１の真理値表を示す。図３において、低レベルを「−」、中位レベルを「０」、高レベルを「＋」として表記している。なお、中位レベルの「０」は、０Ｖを意味するものではない。
【００３４】
３組の差動増幅回路からなる３差動論理変換回路は、異なる差動対の、論理が逆の素子に流れる電流の加算結果が電圧として各抵抗Ｒ４１１、Ｒ４１３およびＲ４１５に現れる。このため、各抵抗Ｒ４１１、Ｒ４１３およびＲ４１５には、必ず、異なる３通りの電圧が生じる。これを取り出して出力バッファに入力し、出力バッファにより伝送路４が駆動される。
【００３５】
例えば、図３の真理値表の１番目に記されるように、入力端Ｎ４０１、Ｎ４０２およびＮ４０３に"１"、"１"、"１"がそれぞれ入力され、入力端Ｎ４０４、Ｎ４０５およびＮ４０６には、これが反転された"０"、"０"、"０"がそれぞれ入力された場合について考える。この場合、第１の差動増幅回路では、トランジスタＱ４１１側が"Ｌ"、トランジスタＱ４１２側が"Ｈ"となり、第２の差動増幅回路では、トランジスタＱ４１３側が"Ｌ"、トランジスタＱ４１４側が"Ｈ"となる。また、第３の差動増幅回路では、トランジスタＱ４１５側が"Ｈ"、トランジスタＱ４１６側が"Ｌ"となる。したがって、トランジスタＱ４１１とトランジスタＱ４１６の加算結果に基づく出力Ｎ４１１では、"Ｌ"と"Ｌ"とが加算され「−」が得られ、トランジスタＱ４１２とトランジスタＱ４１３との加算結果に基づく出力Ｎ４１３では、"Ｈ"と"Ｌ"とが加算され「０」が得られる。また、トランジスタＱ４１４とトランジスタＱ４１５との加算結果に基づく出力Ｎ４１５では、"Ｈ"と"Ｈ"とが加算され「＋」が得られる。真理値表の他の例についても、同様である。
【００３６】
なお、トランジスタＱ４１１、Ｑ４１３およびＱ４１５に同一の値が入力される場合、出力Ｎ４１１、Ｎ４１３およびＮ４１５の全てが「０」となり、同一値の出力となってしまう。これは、エンコーダ１０において、このような組み合わせが起きないようにエンコード処理を行うことで、回避される。
【００３７】
また、上述では、入力端Ｎ４０４、Ｎ４０５およびＮ４０６には、入力端Ｎ４０１、Ｎ４０２およびＮ４０３に入力された信号が反転された信号がそれぞれ入力されるように説明したが、これはこの例に限定されない。例えば、入力端Ｎ４０４、Ｎ４０５およびＮ４０６に対し、所定の基準電圧を入力し、入力端Ｎ４０１、Ｎ４０２およびＮ４０３に対する３本のシングルエンド入力とすることも可能である。基準電圧は、例えば、エンコーダ１０から供給される２値論理信号の"１"を表す電圧より低く、"０"を表す電圧より高い電圧とされる。
【００３８】
次に、この発明の実施の一形態の変形例について説明する。図４は、この実施の一形態の変形例によるドライバ１１’の一例の構成を示す回路図である。この実施の一形態の変形例によるドライバ１１’は、上述の実施の一形態の図２の構成によるドライバ１１に対して、トランジスタＱ４３１、Ｑ４３２およびＱ４３３、抵抗Ｒ４３１、Ｒ４３３およびＲ４３５、ならびに、定電流源Ｉ４３０からなる３差動バッファ回路を追加した例である。なお、図４において、上述の図２と共通する部分には同一の符号を付し、詳細な説明を省略する。
【００３９】
３差動バッファは、トランジスタＱ４３１、Ｑ４３２およびＱ４３３のエミッタが共通の定電流源Ｉ４３０に接続されると共に、トランジスタＱ４３１、Ｑ４３２およびＱ４３３のコレクタが抵抗Ｒ４３１、Ｒ４３３およびＲ４３５の一端にそれぞれ接続され、各々の出力が取り出される。抵抗Ｒ４３１、Ｒ４３３およびＲ４３５それぞれの他端は、例えば電源Ｖｃｃに接続される。なお、トランジスタＱ４３１〜Ｑ４３３は、この例に限られず、例えばＭＯＳトランジスタなど同様の動作が可能な他の能動素子を用いることもできる。
【００４０】
このような構成の３差動バッファは、定電流源Ｉ４３０によって、トランジスタＱ４３１、Ｑ４３２およびＱ４３３のコレクタ電流の合計が一定値となる。したがって、トランジスタＱ４３１、Ｑ４３２およびＱ４３３のコレクタ抵抗Ｒ４３１、Ｒ４３３およびＲ４３５に生じる電位差も一定となる。この動作により、３差動論理回路の出力Ｎ４１１、Ｎ４１３およびＮ４１５に生じるコモンモード電圧の変動がキャンセルされる。
【００４１】
図５は、実施の一形態の変形例によるドライバ１１’の真理値表を示す。この実施の一形態の変形例での構成でも、上述した実施の一形態と同様に、３組の２値論理値が３値３差動論理値に変換される。但し、この実施の一形態の変形例では、３差動バッファの作用により、上述した実施の一形態の真理値表に対して論理値が反転している。
【図面の簡単な説明】
【００４２】
【図１】この発明を適用可能な一例のシステム構成を示すブロック図である。
【図２】この発明の実施の一形態によるドライバの一例の構成を示す回路図である。
【図３】実施の一形態によるドライバの真理値表を示す略線図である。
【図４】この実施の一形態の変形例によるドライバの一例の構成を示す回路図である。
【図５】実施の一形態の変形例によるドライバの真理値表を示す略線図である。
【図６】従来技術によるドライバ装置の一例の構成を示すブロック図である。
【図７】従来技術によるこのドライバ装置による入力と出力の真理値表を示す略線図である。
【符号の説明】
【００４３】
Ｑ４１１，Ｑ４１２，Ｑ４１３，Ｑ４１４，Ｑ４１５，Ｑ４１６  トランジスタ
Ｒ４１３，Ｒ４１５，Ｒ４１７  抵抗
Ｉ４３０  定電流源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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