(57)【要約】【課題】  選択された記憶セルに対する書き込みを行う際に特定の条件を設定することにより、データの読み出しを容易にかつ精確に行うことができるようにする。【解決手段】  記憶セル１００は、電極１１（第１電極）と電極１２（第２電極）との間に電極間物質層１３を挟持した構造を有し、電極１１と電極１２との間の抵抗値の変化によりデータを記憶する。記憶素子が高抵抗状態にあるときの抵抗値をＲ＿mem ＿high、記憶素子が低抵抗状態にあるときの抵抗値をＲ＿mem ＿low1、負荷回路１１１Ａの抵抗値をＲ＿load、第２電源線１０７の電圧を基準電圧として、読み出し電圧をＶread、閾値電圧をＶth＿criticalと表記する。記憶セルに対してデータの書き込みを行う際に、これらのパラメータが特定の関係を満たすようにして低抵抗状態を作り出す。負荷回路１１１Ａも記憶セル１００の記憶素子と同じ構造の素子により形成される。【選択図】  図３
2005252068.tif 000002
【特許請求の範囲】
【請求項１】
抵抗値が少なくとも高抵抗および低抵抗の２つの状態に変化して複数のデータを記憶可能な記憶素子と、この記憶素子へのアクセスを制御するトランジスタとにより構成される記憶セルを、複数行、複数列配置してなる記憶セルアレイと、
ワード線を介して前記記憶セルアレイ内の複数の記憶セルに接続されたロウアドレスデコーダおよびビット線を介して前記複数の記憶セルに接続されたカラムアドレスデコーダとを有し、前記記憶セルへのアクセス制御を行う制御手段と、
第１および第２の電源線を含み、前記記憶セルに対して所定の（読み出し）電圧を印加するための電源供給手段と、
前記記憶セルに記憶されたデータを検出するためのセンスアンプと、
読み出し時に前記記憶セルを通してビット線へと流れる電流を電圧に変換するための負荷回路とを備え、
前記記憶素子が高抵抗状態にあるときの抵抗値をＲ＿mem ＿high、前記記憶素子が低抵抗状態にあるときの抵抗値をＲ＿mem ＿low1、前記負荷回路の抵抗値をＲ＿load、前記第２の電源線の電圧を基準電圧として、読み出しを行うために前記第１の電源線と第２の電源線との間に印加する読み出し電圧をＶread、前記記憶素子の抵抗値の変化が発生する閾値電圧をＶth＿criticalと表記した場合に、前記記憶セルに対してデータの書き込みを行う際に、次式（１），（２）の関係を満たすようにして低抵抗状態を作り出す
ことを特徴とする記憶装置。
Ｒ＿mem ＿low1<=｛Ｖread *Ｒ＿mem ＿high／ (Ｒ＿mem ＿high +Ｒ＿load) −０．０１｝ *Ｒload／｛Ｖread *Ｒ＿mem ＿high／ (Ｒ＿mem ＿high +Ｒ＿load) * Ｒload／Ｒ＿mem ＿high +Ｍ（Ｍは任意の値）｝                                …（１）
かつ
Ｖread *Ｒ＿mem ＿high／ (Ｒ＿mem ＿high +Ｒ＿load)  <= Ｖth＿critical
…（２）
【請求項２】
前記Ｍは、０．０１である
ことを特徴とする請求項１記載の記憶装置。
【請求項３】
前記負荷回路は、前記記憶素子と同じ構造の素子を前記ビット線に直列または並列に接続することにより構成されたものである
ことを特徴とする請求項１記載の記憶装置。
【請求項４】
前記記憶素子は、第１電極と、前記第１電極に対向配置された第２電極と、前記第１電極と第２電極との間に設けられた、電子またはイオンの伝導可能な電極間物質層とを備えると共に、酸化還元反応活性物質を含み、前記第１の電極および第２の電極への電圧印加により前記第１の電極と前記第２の電極との間の電気的な特性が変化し情報の記録が行われるものである
ことを特徴とする請求項１記載の記憶装置。
【請求項５】
抵抗値が少なくとも高抵抗および低抵抗の２つの状態に変化して複数のデータを記憶可能な記憶素子と、この記憶素子へのアクセスを制御するトランジスタとにより構成される記憶セルを、複数行、複数列配置してなる記憶セルアレイと、
ワード線を介して前記記憶セルアレイ内の複数の記憶セルに接続されたロウアドレスデコーダおよびビット線を介して前記複数の記憶セルに接続されたカラムアドレスデコーダとを有し、前記記憶セルへのアクセスを制御する制御手段と、
第１および第２の電源線を含み、前記記憶セルに対して所定の（読み出し）電圧を印加するための電源供給手段と、
前記記憶セルに記憶されたデータを検出するためのセンスアンプと、
読み出し時に前記記憶セルを通してビット線へと流れる電流を電圧に変換するための負荷回路とを備え、
高抵抗状態にある記憶素子の抵抗値をＲ＿mem ＿high、低抵抗状態にある記憶素子の抵抗値をＲ＿mem ＿low1、前記負荷回路の抵抗値をＲ＿load、前記第２の電源線の電圧を基準電圧として、読み出しを行うために前記第１の電源線と第２の電源線との間に印加する読み出し電圧をＶread、前記記憶素子の抵抗値の変化が発生する閾値電圧をＶth＿criticalと表記した場合に、記憶セルに対してデータの書き込みを行う際に、次式（３）の関係を満たすようにして低抵抗状態を作り出す
ことを特徴とする記憶装置。
Ｒ＿mem ＿low1
<=｛Ｖth＿critical−Ｍ｝ *Ｒload／｛Ｖth＿critical *Ｒload／Ｒ＿mem ＿high +Ｍ（Ｍは任意の値）｝                                                …（３）
【請求項６】
前記Ｍは、０．０１である
ことを特徴とする請求項５記載の記憶装置。
【請求項７】
前記負荷回路は、前記記憶素子と同じ構造の素子を前記ビット線に直列または並列に接続することにより構成されたものである
ことを特徴とする請求項５記載の記憶装置。
【請求項８】
前記記憶素子は、第１電極と、前記第１電極に対向配置された第２電極と、前記第１電極と第２電極との間に設けられた、電子またはイオンの伝導可能な電極間物質層とを備えると共に、酸化還元反応活性物質を含み、前記第１の電極および第２の電極への電圧印加により前記第１の電極と前記第２の電極との間の電気的な特性が変化し情報の記録が行われるものである
ことを特徴とする請求項５記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つの電極間における電極間物質層の電気的特性を変化させることによってデータ（情報）の書き込みを行う記憶装置に関する。
【背景技術】
【０００２】
従来、簡単な構造で、容易に形成することができる記憶素子として、マイクロエレクトロニックプログラマブル素子が知られている（特許文献１）。この素子は、所定の電圧を印加することにより、２つの電極間の電極間物質層に含まれる銀（Ａｇ）をイオン化し、これを移動させることで電子等の伝導径路（パス）を形成し、これによって上記電極間の電気抵抗を変化させることでデータの書き込みを行うものである。
【０００３】
この素子においては、便宜上、電圧を印加する前の２つの電極間が高抵抗である状態をデータ「０」の記憶状態、電圧が印加されて金属イオンが対向する電極方向に拡散した結果２つの電極間が低抵抗となった状態をデータ「１」の記憶状態とし、素子を高抵抗状態から低抵抗状態へと変化させる動作が書き込み動作、低抵抗状態から高抵抗状態へと戻す動作が消去動作と呼ばれている。
【特許文献１】特公表２００２−５３６８４０公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
この従来の記憶素子においては、書き込み後に低抵抗状態となった伝導経路の抵抗値は約２００Ω、また、消去後に高抵抗状態となった電極間物質層の抵抗値は１Ｍ（メガ）Ω以上であると開示されており、また、その約２００Ωの低抵抗状態と、１Ｍ（メガ）Ω以上の高抵抗状態との間の抵抗値を、書き込みの際に記憶素子に流す電流値を任意に制限することによって任意に作り出すことが可能であるとしている。
【０００５】
しかしながら、書き込みによって作り出す抵抗値は、例えば書き込みによる抵抗変化率が十分あれば、その抵抗値は無条件に大きくてもよい、と言うものではない。
【０００６】
すなわち、従来の記憶素子では、書き込み電圧を印加した際、この抵抗変化が発生する電圧（閾値電圧）は０．２Ｖであり、その書き込まれたデータを読み出す際には、記憶素子に対して意図していない抵抗変化を発生させないように、印加する電圧（読み出し電圧）を０．２Ｖ未満にすることが必要である。従って、例えば、抵抗値の高い状態（データ「０」の記憶状態）が１０ＭΩ、抵抗値の低い状態（データ「１」の記憶状態）が１ＭΩの記憶素子を構成した場合には、これに最大０．２Ｖの電圧を印加しても、流れる電流はそれぞれ０．０２μＡと０．２μＡでしかない。この電流を、例えば１ＫΩの負荷抵抗に流して電圧変換しても、両者の間の電圧差はわずかに０．２ｍＶである。しかし、従来技術では、この程度の小さな電圧の差を検出することによって、書き込まれたデータを読み出すことは容易ではない。
【０００７】
本発明はかかる問題点に鑑みてなされたもので、その目的は、書き込み時の条件を特定することによって、書き込みデータを容易に、かつ精確に読み出すことができる記憶装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明による記憶装置は、抵抗値が少なくとも高抵抗および低抵抗の２つの状態に変化して複数のデータを記憶可能な記憶素子と、この記憶素子へのアクセスを制御するトランジスタとにより構成される記憶セルを、複数行、複数列配置してなる記憶セルアレイと、ワード線を介して前記記憶セルアレイ内の複数の記憶セルに接続されたロウアドレスデコーダおよびビット線を介して前記複数の記憶セルに接続されたカラムアドレスデコーダとを有し、前記記憶セルへのアクセス制御を行う制御手段と、第１および第２の電源線を含み、前記記憶セルに対して所定の（読み出し）電圧を印加するための電源供給手段と、前記記憶セルに記憶されたデータを検出するためのセンスアンプと、読み出し時に前記記憶セルを通してビット線へと流れる電流を電圧に変換するための負荷回路とを備え、前記記憶素子が高抵抗状態にあるときの抵抗値をＲ＿mem ＿high、前記記憶素子が低抵抗状態にあるときの抵抗値をＲ＿mem ＿low1、前記負荷回路の抵抗値をＲ＿load、前記第２の電源線の電圧を基準電圧として、読み出しを行うために前記第１の電源線と第２の電源線との間に印加する読み出し電圧をＶread、前記記憶素子の抵抗値の変化が発生する閾値電圧をＶth＿criticalと表記した場合に、前記記憶セルに対してデータの書き込みを行う際に、次式（１），（２）の関係を満たすようにして低抵抗状態を作り出すものである。
【０００９】
Ｒ＿mem ＿low1<=｛Ｖread *Ｒ＿mem ＿high／ (Ｒ＿mem ＿high +Ｒ＿load) −０．０１｝ *Ｒload／｛Ｖread *Ｒ＿mem ＿high／ (Ｒ＿mem ＿high +Ｒ＿load) * Ｒload／Ｒ＿mem ＿high +Ｍ（Ｍは任意の値であり、例えば０．０１）｝        …（１）
かつ
Ｖread *Ｒ＿mem ＿high／ (Ｒ＿mem ＿high +Ｒ＿load)  <= Ｖth＿critical
…（２）
【００１０】
記憶セルを構成する記憶素子としては、第１電極と、前記第１電極に対向配置された第２電極と、前記第１電極と第２電極との間に設けられた、電子またはイオンの伝導可能な電極間物質層とを備えると共に、酸化還元反応活性物質を含み、第１の電極および第２の電極への電圧印加により前記第１の電極と第２の電極との間の電気的な特性が変化し情報の記録が行われるものが用いられる。
【００１１】
なお、上記（１），（２）式の代わりに下記（３）式を適用するようにしてもよい。
Ｒ＿mem ＿low1
<=｛Ｖth＿critical−Ｍ｝ *Ｒload／｛Ｖth＿critical *Ｒload／Ｒ＿mem ＿high +Ｍ（Ｍは任意の値）｝                                            …（３）
【００１２】
本発明による記憶装置では、選択された記憶セルに対する書き込み時に上述の式（１），（２）、または（３）の関係を満たすことにより、書き込まれたデータが精確に読み出される。
【発明の効果】
【００１３】
本発明の記憶装置によれば、選択された記憶セルに対する書き込みを行う際に特定の条件を設定するようにしたので、データの読み出しを容易にかつ精確に行うことができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００１５】
〔第１の実施の形態〕
図１（Ａ）は、本発明の第１の実施の形態に係る記憶装置の要部構成を表すものである。この記憶装置は図示しないが例えばマトリックス状に配置された複数の記憶素子により構成されている。１つの記憶素子は、基板１０上に、対向配置した一対の電極１１（第１電極）および電極１２（第２電極）の間に電極間物質層１３を挟持した構造を有しており、また、電極１１および電極１２に対して所定の電圧を印加するための電圧印加手段（図示せず）を備えている。電極１１と電極１２との間において電極間物質層１３の周囲は層間絶縁膜（図示せず）により囲まれている。なお、複数の記憶素子それぞれには、各素子への電気的アクセスを制御するための能動素子（トランジスタ）（図示せず）が対応して配置されており、これにより１の記憶セルが構成されている。
【００１６】
電極間物質層１３は、電極１１および電極１２間にあってイオン伝導性を有する層であり、例えば、酸素（Ｏ），硫黄（Ｓ），セレン（Ｓｅ），テルル（Ｔｅ）などのカルコゲナイド材料と、ゲルマニウム（Ｇｅ），シリコン（Ｓｉ），アンチモン（Ｓｂ）およびインジウム（Ｉｎ）からなる群のうち少なくとも１種とを含むアモルファス薄膜を母材とする物質、例えばＧｅＳｂＴｅＧｄにより形成されている。その膜厚は例えば５０ｎｍである。この電極間物質層１３は、例えばスパッタ法により形成した後、例えば窒素と酸素の混合雰囲気中でアニール処理が行われたものである。
【００１７】
電極１１は、例えば銀（Ａｇ）あるいは銅（Ｃｕ）により形成されている。一方、電極１２は、例えば膜厚１００ｎｍのチタンタングステン（ＴｉＷ）層により形成されている。電極１１および電極１２の各膜厚は、一般的な半導体装置に用いられる程度の膜厚でよいが、ここでは、例えば電極１１は膜厚５０ｎｍ、電極１２は膜厚１００ｎｍである。
【００１８】
本実施の形態では、例えば電極１１に、酸化還元反応活性物質（レドックス活性種）１４が固溶もしくは分散した状態で含まれており、この酸化還元反応活性物質１４が、データの書き込み（または消去）時に電極１１および電極１２への電圧の印加状態に応じて酸化あるいは還元され、その結果、図１（Ｂ）に示したように、電極１１と電極１２との間に電子またはイオンの伝導径路１５が形成され、あるいは消滅するようになっている。
【００１９】
酸化還元反応活性物質１４は、例えば、銀（Ａｇ），銅（Ｃｕ），ニッケル（Ｎｉ）、コバルト（Ｃｏ），クロム（Ｃｒ），チタン（Ｔｉ），タンタル（Ｔａ），鉄（Ｆｅ），アルミニウム（Ａｌ），バナジウム（Ｖ）など金属や、シリコン（Ｓｉ）やゲルマニウム（Ｇｅ）などの半導体が挙げられる。更に、酸化タングステン（ＷＯ3 ）の還元体（ＨｘＷＯ3 ）や、バナジウム（Ｖ）の酸化物も同様の機能を有するものであり、これらを酸化還元反応活性物質１４としてもよい。以下、この物質１５が酸化されて陽イオンとなったものを溶出イオンと呼ぶものとする。銀の場合には、陽イオン（溶出イオン）は１価のＡｇ+ である。
【００２０】
なお、ここでは酸化還元反応活性物質１４を電極１１に含めるようにしたが、電極１２または電極間物質層１３中に含めるようにしてもよい。
【００２１】
本実施の形態の記憶装置では、図１（Ａ）に示した状態において電極１１および電極１２に所定の電圧を印加することにより、図１（Ｂ）に示したように、酸化還元反応活性物質１４を含む溶出電極（電極１１）側から活性種がイオン化して溶出し、対向電極（電極１２）方向へ移動した後、電極１２側から電子を受け取って、再び析出する、もしくは電極１２側から、２つの電極１１と電極１２との間にあって高抵抗状態となっている電極間物質層１３を通って流れてくる電子と再結合して析出する。その結果、電極１２側から電極１１側へと電子またはイオンが伝導する伝導経路１６が形成されて、データの書き込みが行われる。このような基本的なメカニズムは従来の記憶装置と同様である。
【００２２】
次に、本実施の形態の記憶装置の特徴について、前述の従来の記憶装置のそれと対比しつつ説明する。
【００２３】
まず、従来の記憶装置の、データ書き込みおよび消去動作のメカニズムと、その際に重要となる事項について詳細に説明する。この記憶装置においては、電圧を印加する前の２つの電極間が高抵抗である状態を「オフ状態」（データ「０」）、電圧が印加されて金属イオンが対向する電極方向に拡散した結果２つの電極間が低抵抗となった状態を「オン状態」（データ「１」）と呼び、素子を高抵抗状態から低抵抗状態へと変化させる動作を書き込み動作、低抵抗状態から高抵抗状態へと戻す動作を消去動作と呼んでいる。
【００２４】
なお、この記憶装置の構造としては、前述の公報には、２つの電極間にイオン伝導体からなる電極間物質層のみが存在する構造の他に、２つの電極間に電極間物質層と共にバリア層が存在する構造も開示されている。これらの例において、書き込みおよび消去のために加える電圧と、そのときに発生する事項は、以下のようになっている。すなわち、
（１）書き込み動作は、ある閾値電圧以上の電圧を印加した場合に発生する。
（２）書き込みが発生する閾値電圧は、系の酸化還元電位にほぼ等しい。
（３）上記閾値電圧は数百ｍＶ、おそらく２００ｍＶ〜３００ｍＶである。
（４）上記閾値以上の電圧を印加すると、イオンが対向電極方向に移動して対向電極近傍で電気的析出物（伝導径路）を形成する。その結果、２つの電極間が低抵抗な状態になる。
（５）読み出し動作は、書き込み動作の閾値電圧以上の電圧を書き込みとは逆の方向に印加した場合に発生する。
（６）上記閾値以上の電圧を印加すると、析出していた電気的析出物が溶解して消滅し、その結果、２つの電極間が高抵抗な状態に戻る。
【００２５】
バリア層が存在する構造の場合は、１．４Ｖに閾値がある電流電圧特性のグラフが開示されている一方、消去動作は、閾値電圧以上の十分な消去電圧を与えることにより行うものとなっている。これはバリア層がない場合と同等もしくはそれ以上の電圧を印加することが必要となることを意味している。そして、これらの例においては、書き込み後に低抵抗状態となった抵抗値は約２００Ω、かつ消去後に高抵抗状態となった抵抗値は、１ＭΩ以上であるとなっている。
【００２６】
また、これらの例においては、書き込み、消去のメカニズムとして、下記のことが開示されている。書き込み動作の場合、酸化還元反応活性種（レドックス活性種）を含む電極に、活性種を陽イオン化するための電圧として、前記閾値電圧以上の電圧を与える。その結果、酸化還元反応活性種が陽イオンとなって電極から溶出する。溶出した陽イオンは対向電極に向けて拡散し、対向電極側から電子を受け取って析出し伝導経路を形成する。これにより素子は低抵抗な状態となり、データを書き込まれる。消去動作の場合、上記の対向電極に、析出して伝導経路を形成した前記酸化還元反応活性種が陽イオン化するための電圧として、大きさが前記閾値電圧以上で、方向が逆向きの電圧を与える。その結果、伝導経路を形成していた酸化還元反応活性種が溶出し、これにより伝導経路が消滅するため、素子は高抵抗状態に戻る。これが、前述の書き込まれたデータを消去して、書き込み前の状態に戻った状態である。以上が、従来の記憶装置における動作メカニズムである。
【００２７】
さらに、この記憶装置においては、上述した約２００Ωの低抵抗状態と、１ＭΩ以上の高抵抗状態との間の抵抗値を、書き込みの際に記憶素子に流す電流値を任意に制限することによって、次式の関係に従った抵抗値を任意に作り出すことが可能であることが開示されている。
Ｒon =Ｖt ／Ｉlim                                           …（４）
（Ｒonは、書き込み処理を行った結果得られる抵抗値、Ｖt は、書き込み処理の閾値電圧、Ilimは、書き込み動作中に流れた最大電流をそれぞれ表す。）
【００２８】
ところで、ＤＲＡＭ（Dynamic Random Access Memory) など通常の記憶装置では、１個の記憶装置の中に複数個の単位記憶セルを備えており、これら複数個の単位記憶セル（単に、記憶セル、もしくは記憶セルとも呼ばれる）は、通常、記憶セルを複数行、複数列に並べた記憶セルアレイを形成している。この記憶セルアレイの中から、任意の段かつ任意の行に在る１個の記憶セルを選択して、その素子にデータを書き込んだり、その素子からデータを読み出したりするためには、任意の段を選択するためのワード線、任意の行を選択するためのビット線、および記憶セルへのアクセスを制御するためのアクセストランジスタを、各記憶セル毎に併せて備えることが必要不可欠である。
【００２９】
ここで、ワード線は、記憶セルアレイの中から任意の段を選択する役割を担うと共に、アクセストランジスタをオン・オフさせる制御線の役割をも兼ねている。一方、ビット線は、記憶セルアレイの中から任意の行を選択する役割を担うと共に、記憶セルにデータを書き込んだり、読み出したりする場合のデータ線の役割をも兼ねている。各記憶セルには、その他に、記憶セルに電源電圧やグランド電圧を供給するための電源線も必要となる。
【００３０】
本実施の形態の記憶装置においても、従来の記憶装置と同様に上記のような構成を有している。図２はその概略を表したものである。記憶セル１００は、図１に示した記憶素子１０１とアクセストランジスタ１０２とにより構成されており、この記憶セル１００を複数行、複数列に並べた記憶セルアレイ１０３が形成されている。各記憶セル１００には、ワード線１０４、ビット線１０５および第１電源線１０６および第２電源線１０７（図３参照）が接続されている。各ワード線１０４にはロウアドレスデコーダ１０８、ビット線１０５にはカラムアドレスデコーダ１０９が接続されており、これらロウアドレスデコーダ１０８およびカラムアドレスデコーダ１０９によって記憶セルアレイ１０３の中から、書き込み、消去もしくは読み出しの対象となる記憶セル１００が選択されるようになっている。また、各ビット線１０５には後述のセンスアンプ１１２が接続されており、このセンスアンプ１１２によって、選択された記憶セル１００から読み出されたデータを検出するようになっている。
【００３１】
この記憶装置へのデータの書き込みは、選択される記憶セル１００に所定の電圧を印加することにより行う。すなわち、記憶セルアレイ１０３のうち書き込み対象の記憶セル１００が接続された列を選択しそのビット線１０５にデータ書き込みのための電圧を印加する一方、他のビット線にはその電圧が記憶セルに印加されてもデータ書き込みが発生しないような電圧を印加する。同時に、書き込み対象の記憶セル１００が接続された段を選択し、そのワード線１０４に当該記憶セル１００のアクセストランジスタ１０２がオンして当該記憶セルへ１００のデータ書き込みが可能となるような制御電圧を印加する一方、他のワード線にはそれに接続された記憶セルへのデータ書き込みが行われないようにアクセストランジスタ１０２を制御する電圧を印加する。これにより、選択していない記憶セルに期待していないデータ書き込みが行われることを防止しつつ、選択した記憶セル１００にのみ所望のデータ書き込み電圧を与えてデータ書き込みを行うことが可能になる。
【００３２】
上記の場合、ビット線１０５に書き込み電圧を印加して、第２電源線１０７にはこれよりも低い電圧（例えば接地電圧）を印加することを想定しているが、記憶素子の抵抗の構造を上記と反対の構造（すなわち、低抵抗状態を「０」、高抵抗状態を「１」）とすることにより、電源線に書き込み電圧を印加して、書き込み対象となる記憶セルが接続されているビット線の電位を、電源線の電位よりも低い電位（例えば接地電圧）を印加して、書き込みを行うことも可能である。
【００３３】
更に、上記の例は１個の記憶セル１００に書き込みを行う場合の例であるが、各記憶セル１００に印加する電圧を工夫することで、複数個の記憶セルに同時に書き込みを行うことも可能である。また、上記の例では電圧を印加して記憶セルへのデータ書き込みを行うこと、およびアクセストランジスタを制御することを述べているが、用いる素子やアクセストランジスタの構造によっては、電流を与えることで、記憶セル１００へのデータ書き込みや、アクセストランジスタ１０２の制御を可能とする構成も可能である。
【００３４】
記憶セル１００に書き込まれたデータを読み出すには、上記書き込み動作と同様の手法で当該記憶セル１００にアクセスして、セルにデータの書き込みが発生する電圧よりも低い電圧を印加する。読み出し電圧を印加した結果により流れる電流により、若しくはそれを電圧に変換することにより、記憶セルに記憶されているデータを読み出すことができる。記憶セルに記憶されたデータを消去するには、上記書き込み動作と同様の手法でセルにアクセスして、書き込み電圧とは逆方向に電圧を印加すればよい。
【００３５】
次に、書き込まれたデータ（すなわち、記憶素子の抵抗値の変化）を検出するための要件）について説明する。図３は、記憶セル１００からデータを読み出すための読み出し回路１２０の構成を表したものである。ここに、記憶セル１００およびレファレンスセル２００は、ともに図２に示した記憶素子１０１とアクセストランジスタ１０２とにより構成されている。記憶セル１０１内のアクセストランジスタ１０２はビット線１０５Ａによりスイッチングトランジスタ１１０Ａおよび負荷回路１１１Ａ、レファレンスセル２００内のアクセストランジスタ１０２はビット線１０５Ｂによりスイッチングトランジスタ１１０Ｂおよび負荷回路１１１Ｂをそれぞれ介して第２電源線１０７に接続されている。記憶セル１００およびレファレンスセル２００内の各記憶素子１０１は第１電源線１０６に接続されている。
【００３６】
負荷回路１１１Ａ，１１１Ｂは読み出しを行う際にこの系に流れるセル電流を電圧変換するためのものである。本実施の形態では、これら負荷回路１１１Ａ，１１１Ｂも図１に示した記憶素子１０１をビット線１０５Ａ，１０５Ｂに直列または並列に接続させることにより構成されている。スイッチングトランジスタ１１０Ａと負荷回路１１１Ａとの接続点、およびスイッチングトランジスタ１１０Ｂと負荷回路１１１Ｂとの接続点はそれぞれセンスアンプ１１２の入力端子に接続されており、このセンスアンプ１１２において、レファレンスセル２００の抵抗値と比較することにより読み出し信号、すなわち、記憶セル１００の抵抗値の変化（書き込みデータ）を検出するようになっている。
【００３７】
図２に示した回路では、記憶素子１０１が第１電源線１０６側に接続されているが、勿論、記憶素子１０１とアクセストランジスタ１０２の配置をこれとは逆にして、アクセストランジスタ１０３を第１電源線１０６側に接続させるような構成とすることも可能である。また、図３に示した読み出し回路１２０は、記憶素子１０１が保持しているデータが「０」か「１」であるかを判定するための必要最小限の構成に簡単化したものであり、回路の内容はこの例に限るものではない。また、電源線に与える電位としては、第１電源線１０６を正の電位としてここからセンスアンプ１１２へ電流が流れる構成としてもよいし、第１電源線１０６を接地電位あるいは負の電位としてセンスアンプ１１２から第１電源線１０６へと電流が流れる構成にしてもよい。
【００３８】
次に、上述の系において、書き込みによる抵抗値の変化を検出するために必要となる条件と、それを実現するための、本実施の形態の記憶素子の作用について説明する。
【００３９】
現在、１．８Ｖのアナログ入力信号を１０ビットつまり１０２４階調のデジタル信号にＡ／Ｄ（アナログ／ディジタル）変換するためのＡＤコンバータ回路が、システムＬＳＩＬＳＩ（Large Scale Integrated circuit) 内部に１つの機能として組み込まれて広く市場に出回っている。この場合、１階調あたりの電圧幅は１．８ｍＶであり、１．８ｍＶの電圧差を検出してこれをデジタル信号に変換している。
【００４０】
ここから考えると、本実施の形態の記憶装置において、読み出しの対象となる記憶セル１００が接続されたビット線１０５Ａと、レファレンスセル２００が接続されたビット線１０５Ｂとの間に、読み出し信号電圧差として１０ｍＶの電圧差を発生させれば、これをセンスアンプ１１２において増幅して入力信号の値を判別することは、十分可能である。
【００４１】
本実施の形態では、以下の条件を設定することにより、記憶セル１００のビット線１０５Ａとレファレンスセル２００のビット線１０５Ｂとの間に、例えば１０ｍＶの読み出し電圧差を発生させることを特徴とする。
【００４２】
まず、読み出し回路１２０の抵抗Ｒ＿total を構成する４個の抵抗成分、すなわち、Ｒ＿mem ＿low1（記憶素子１０１の抵抗成分）、Ｒ＿on＿access（アクセストランジスタ１０２の抵抗成分）、Ｒ＿on＿sw（スイッチングトランジスタ１０２の抵抗成分）、およびＲ＿load（負荷回路１１１Ａ，１１１Ｂの抵抗成分）のうち、Ｒ＿on＿accessとＲ＿on＿swは、前述のように、大きさが小さいため無視することができる。また、前述のように、読み出しを行う際には、書き込みと同方向もしくは読み出しと同方向、のいずれの方向に電圧を印加するにしても、記憶素子に印加される電圧が、それぞれの閾値電圧を越えないことが必要である。この場合の閾値電圧をＶth＿criticalと表記する。
【００４３】
記憶素子１０１の抵抗値がＲ＿mem ＿high、若しくはそれよりも小さい値を取り得る系において、記憶素子１０１にＶth＿criticalより大きい電圧がかからないようにするための必要条件は、抵抗値がＲ＿mem ＿highの状態となっているセルに加わる電圧が上記Ｖth＿critical以下となるようにすることである。
【００４４】
そこで、図４に示したように、読み出しを行う記憶セル１００内の記憶素子の抵抗値が高抵抗状態、レファレンスセル２００内の記憶素子の抵抗値が上記と異なる値、つまり低抵抗状態にある場合を考えると、記憶セル１００のビット線１０Ａとレファレンスセル２００のビット線１０Ｂとの間に１０ｍＶの読み出し電圧差を発生させる必要条件を導き出すことができる。
【００４５】
図４において、高抵抗状態にある記憶セル１００内の記憶素子の抵抗値をＲ＿mem ＿high、高抵抗状態にあるレファレンスセル２００の記憶素子の抵抗値をＲ＿mem ＿low1、読み出しを行う際にこの系に流れるセル電流を電圧変換するための負荷回路１１１Ａ，１１１Ｂの抵抗値をＲ＿load、第２の電源線１０７の電圧を基準電圧として、読み出しを行うために第１の電源線１０６と第２の電源線１０７との間に印加する読み出し電圧をＶread、記憶素子が高抵抗状態Ｒ＿mem ＿highにある回路において、読み出し電圧Ｖreadを印加した際に記憶素子に印加される電圧をＶr ＿mem0、読み出し電圧Ｖreadを印加した際に負荷回路１１１Ａ，１１１Ｂに印加される電圧をＶr ＿load0 、第２の電源線１０７の電圧を基準電圧として、出力端子０に出力される電圧をＶout0、記憶素子が低抵抗状態Ｒ＿mem ＿low1にある回路において、読み出し電圧Ｖreadを印加した際に記憶素子に印加される電圧をＶr ＿mem1、読み出し電圧Ｖreadを印加した際に負荷回路１１１Ａ，１１１Ｂに印加される電圧をＶr ＿load1 、第２の電源線１０７の電圧を基準電圧として、出力端子１に出力される電圧をＶout1、Ｖout1−Ｖout0で求められる、Ｖout1とＶout0との電圧差をＶout ＿diff、と表記すると、下記（５）〜（７）の関係が成り立つ。
【００４６】
Ｖout0 =Ｖread *Ｒ＿load／ (Ｒ＿mem ＿high +Ｒ＿load)       …（５）
Ｖout1 =Ｖread *Ｒ＿load／ (Ｒ＿mem ＿low1 +Ｒ＿load)       …（６）
Ｖout ＿diff＝Ｖout1−Ｖout0
＝Ｖread *｛Ｒ＿load／ (Ｒ＿mem ＿low1 +Ｒ＿load) - Ｒ＿load／ (Ｒ＿mem ＿high +Ｒ＿load) ｝                                      …（７）
【００４７】
従って、Ｖout0とＶout1との電圧差Ｖout ＿diffが１０ｍＶ以上となるための条件は、下式（８）の通りである。
【００４８】
Ｖread *｛Ｒ＿load／ (Ｒ＿mem ＿low1 +Ｒ＿load) - Ｒ＿load／ (Ｒ＿mem ＿high +Ｒ＿load) ｝>=０．０１                                        …（８）
すなわち、
Ｒ＿mem ＿low1
<=｛Ｖread *Ｒ＿mem ＿high／ (Ｒ＿mem ＿high +Ｒ＿load) - ０．０１｝ *Ｒload／｛Ｖread *Ｒ＿mem ＿high／ (Ｒ＿mem ＿high +Ｒ＿load) * Ｒload／Ｒ＿mem ＿high +０．０１｝                                                …（９）
【００４９】
一方、既に述べたように、読み出しを行う際には、書き込みと同方向もしくは読み出しと同方向、のいずれの方向に電圧を印加するにしても、記憶素子に印加される電圧が、それぞれの閾値電圧Ｖth＿criticalを越えないことが必要である。記憶素子の抵抗値がＲ＿mem ＿highもしくはそれよりも小さい値を取り得る系において記憶素子に上記Ｖth＿criticalより大きい電圧がかからないようにするための必要条件は、抵抗値がＲ＿mem ＿highの状態となっているセルに加わる電圧が上記Ｖth＿critical以下となるようにすることである。従って、下記の関係を併せて満たすことが必要である。
【００５０】
Ｖr ＿mem0  <=Ｖth＿critical                                  …（１０）
すなわち、
Ｖread *Ｒ＿mem ＿high／ (Ｒ＿mem ＿high +Ｒ＿load)  <= Ｖth＿critical
…（１１）
【００５１】
以上のことをまとめると、本実施の形態の記憶装置では、下記の関係式を満たすように書き込み処理を行うことによって、書き込んだデータを精確に読み出すことが可能になる。
【００５２】
Ｒ＿mem ＿low1
<=｛Ｖread *Ｒ＿mem ＿high／ (Ｒ＿mem ＿high +Ｒ＿load) −０．０１｝ *Ｒload／｛Ｖread *Ｒ＿mem ＿high／ (Ｒ＿mem ＿high +Ｒ＿load) * Ｒload／Ｒ＿mem ＿high +０．０１｝                                                  …（１２）
かつ
Ｖread *Ｒ＿mem ＿high／ (Ｒ＿mem ＿high +Ｒ＿load)  <= Ｖth＿critical
…（１３）
【００５３】
また、以下に示す関係を満たすように書き込み動作を行うことによっても、書き込んだデータを精確に読み出すことが可能になる。
【００５４】
Ｒ＿mem ＿low1
<=｛Ｖth＿critical  - ０．０１｝ *Ｒload
／｛Ｖth＿critical *Ｒload／Ｒ＿mem ＿high +０．０１｝  …（１４）
【００５５】
一例として、Ｖth＿criticalは約０．２Ｖである。この場合、例えばＲload =１００ＫΩ、かつＲ＿mem ＿high =１００ＫΩとすると、Ｒ＿mem ＿low1 <= ９０ＫΩ、となるように記憶素子に対して書き込み動作を行うことによって、書き込んだデータを精確に読み出すことが可能になる。
【００５６】
同様に、
Ｒload =１０ＫΩ、かつＲ＿mem ＿high =１００ＫΩの場合には、
Ｒ＿mem ＿low1 <= ６３ＫΩ、
Ｒload =１ＫΩ、かつＲ＿mem ＿high =１００ＫΩの場合には、
Ｒ＿mem ＿low1 <= １６ＫΩ、
Ｒload =１００ＫΩ、かつＲ＿mem ＿high =１０ＫΩの場合には、
Ｒ＿mem ＿low1 <= ９．４ＫΩ、
Ｒload =１０ＫΩ、かつＲ＿mem ＿high =１０ＫΩの場合には、
Ｒ＿mem ＿low1 <= ９ＫΩ、
Ｒload =１ＫΩ、かつＲ＿mem ＿high =１０ＫΩの場合には、
Ｒ＿mem ＿low1 <= ６ＫΩ、
となるように記憶素子に対して書き込み動作を行うことによって、書き込んだデータを精確に読み出すことが可能になる。
【００５７】
本実施の形態の記憶装置では、書き込みの際には、記憶素子に対して抵抗変化が発生する閾値電圧以上の電圧を印加する一方、読み出しの際には、記憶素子に対して上記閾値電圧以下の電圧が印加されるようにして読み出し処理を行う。このため、読み出し時よりも書き込み時において、より多くのセル電流が流れることになる。電子機器としての動作を考えると、このセル電流は小さい方が、つまり、書き込み後に低抵抗状態となった記憶素子の抵抗値Ｒ＿mem ＿low1が大きい方が、動作電流を低減する観点からは好ましい。
【００５８】
上述のように、例えば、読み出しを行う際にこの系に流れるセル電流を電圧変換するための負荷回路１１１Ａ，１１１Ｂの抵抗値Ｒ＿loadが１００ＫΩ、記憶素子の高抵抗状態での抵抗値Ｒ＿mem ＿highが１００ＫΩ、記憶素子の低抵抗状態での抵抗値Ｒ＿mem ＿low1が９０ＫΩ、という記憶装置を形成するならば、動作電流の小さな記憶装置を実現できる。しかし、この場合に、上述のように、記憶素子に記憶させたデータを精確に読み出すためには、負荷回路１１１Ａ，１１１Ｂの抵抗値Ｒ＿loadを、１００ＫΩもしくはそれ以上にすることが必要である。
【００５９】
これを一般的な半導体装置において行われているように、不純物をドーピングすることで例えばシート抵抗が１００Ω程度となった拡散層（シリコン基板層）を用いて形成しようとすると、１３０ｎｍ世代のデザインルールを用いたとしても、例えば幅が１３０ｎｍで、かつ長さが１３０μｍの面積が必要となってしまう。これに伴って回路面積も大きくなり、結果として装置の製造コストが高くなってしまう。
【００６０】
本実施の形態では、この問題を解決するために、記憶素子１０１から読み出しを行う際にこの系に流れるセル電流を電圧変換するための負荷回路１１Ａ，１１Ｂを、図１に示した記憶素子１０１と同じ構造の素子を一本のビット線１０５につき１個、あるいは一本のビット線１０５につき複数個直列あるいは並列に接続させることにより形成している。
【００６１】
例えば、記憶素子の大きさが１３０ｎｍ×１３０ｎｍとする。記憶素子の高抵抗状態での抵抗値Ｒ＿mem ＿highが１００ＫΩ、記憶素子の低抵抗状態での抵抗値Ｒ＿mem ＿low1が９０ＫΩであったとすると、１３０ｎｍｘ１３０ｎｍの大きさで１００ＫΩもしくは９０ＫΩの負荷抵抗を形成することができる。この面積は、既に述べたように、不純物をドーピングすることで例えばシート抵抗が１００Ω程度となった拡散層（シリコン基板層）を用いて形成した場合と比較して、著しく小さい。また、上記の記憶素子を複数個直列あるいは並列に接続することで、任意の抵抗値を形成することが可能になる。
【００６２】
但し、このように負荷回路１１１Ａ，１１１Ｂに図２の記憶素子１０１を用いた場合、記憶素子１０１に記憶されているデータを読み出す際には、記憶セル１００だけでなく、レファレンスセル２００の記憶素子に対しても、抵抗変化が生じる閾値電圧以上の電圧が印加されないように読み出し電圧を設定することが必要である。
【産業上の利用可能性】
【００６３】
本発明の記憶装置は、例えばバッテリにより駆動され、消費電力が少ないことが要求される携帯コンピュータ等のデバイスに有効であり、特に不揮発性のプログラマブルデバイスに利用することができる。
【図面の簡単な説明】
【００６４】
【図１】本発明の一実施の形態に係る記憶素子の構成を表す断面図である。
【図２】図１の記憶素子を用いた記憶装置の回路構成図である。
【図３】図２の記憶装置における読み出し回路の構成図である。
【図４】読み出し回路の動作を説明するための図である。
【符号の説明】
【００６５】
１１…電極（第１電極）、１２…電極（第２電極）、１４…酸化還元反応活性物質、１５…伝導径路、１００…記憶セル、１０１…記憶素子、１０２…アクセストランジスタ、１０３…記憶セルアレイ、１０４…ワード線、１０５（１０５Ａ，１０５Ｂ）…ビット線、１０６…第１電源線、１０７…第２電源線、１０８…ロウアドレスデコーダ、１０９…カラムアドレスデコーダ、１１０Ａ，１１０Ｂ…スイッチングトランジスタ、１１１Ａ，１１１Ｂ…負荷回路、２００…レファレンスセル
【図１】
2005252068.tif 000003
【図２】
2005252068.tif 000004
【図３】
2005252068.tif 000005
【図４】
2005252068.tif 000006