(57)【要約】【課題】  発振動作ＯＮ時、ターゲット周波数で発振する第１の状態と、発振動作ＯＦＦ時に発振を停止した第２の状態の他に、ターゲット周波数より低い周波数の第３の状態を設け、待機時などにターゲット周波数より低い周波数でロックすることにより、タイムロスを抑えながら消費電流を抑えることができるＰＬＬ回路を提供する。【解決手段】  ターゲット周波数を得るために位相比較器、ローパスフィルタ、電圧制御型周波数可変発信器、分周回路を有するＰＬＬ回路において、発振動作ＯＮ時に前記ターゲット周波数で発振する第１の状態と、発振動作ＯＦＦ時に発振を停止した第２の状態との他に、前記ターゲット周波数より低い周波数の第３の状態を設け、待機時など所定時に前記ターゲット周波数より低い周波数（第３の状態）でロックするようにした構成となっている。【選択図】  図１
2005333266.tif 000002
【特許請求の範囲】
【請求項１】
ターゲット周波数を得るために位相比較器、ローパスフィルタ、電圧制御型周波数可変発信器、分周回路を有するＰＬＬ回路であって、
発振動作ＯＮ時に前記ターゲット周波数で発振する第１の状態と、発振動作ＯＦＦ時に発振を停止した第２の状態との他に、前記ターゲット周波数より低い周波数の第３の状態を設け、待機時など所定時に前記ターゲット周波数より低い周波数でロックするようにしたことを特徴とするＰＬＬ回路。
【請求項２】
請求項１のＰＬＬ回路において、前記位相比較器の前段に分周回路が２つ配置されると共に、前記電圧制御型周波数可変発信器よりの帰還ループに分周回路が２つ配置されており、ターゲット周波数あるいはターゲットよりも低い周波数でロックさせるように制御信号により前記分周回路を選択することを特徴とするＰＬＬ回路。
【請求項３】
請求項１のＰＬＬ回路において、前記ターゲット周波数で発振する必要のない待機時間の間隔をシステムからの制御信号で選択し、同時にユーザーがテーブルに設定している分周比を分周回路に設定することを特徴とするＰＬＬ回路。
【請求項４】
請求項２のＰＬＬ回路において、常に一定の動作を必要とする第１の回路と待機時間がある第２の回路を、前記分周回路の選択によって、独立に制御し、前記第２の回路において消費電流を低減させ、前記第１の回路に対して一定の動作に必要な信号を供給することを特徴とするＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ターゲット周波数を発振させるＰＬＬ回路に関し、特に、ターゲット周波数より低い周波数の第３の状態を設け、待機時などにターゲット周波数より低い周波数でロックすることにより、タイムロスを抑えながら消費電流を抑えることができるＰＬＬ回路に関するものである。
【背景技術】
【０００２】
一般に、ターゲット周波数を発振させるＰＬＬ回路が色々な所で使用されている。図６は、一般的なＰＬＬ回路の構成図である。
図６に示すように、ＰＬＬ回路は、入力信号が入力される第１の分周回路１と、第１の分周回路１よりの信号と帰還ループよりの信号を比較して位相差信号を得る位相比較器３と、位相比較器３よりの位相差信号をろ波して制御電圧を得るローパスフィルタ５と、ローパスフィルタ５よりの制御電圧によって出力周波数を可変させる電圧制御型周波数可変発信器（ＶＣＯ）７と、ＶＣＯ７より位相比較器３への帰還ループに設けられた第２の分周回路９とを有している。
上述のようなＰＬＬ回路においては、ターゲット周波数を発振させることが本来第一の目的であるが、発振する周波数帯域には、幅を持っている。
一般的に、ＰＬＬ回路の消費電流を決めるものとしては、発振周波数があげられ、発振周波数が高いほど、消費電流が多い傾向がある。また、ＰＬＬ回路のロックアップタイムを構成する要因としては、ＰＬＬ回路を構成する定電流回路のＯＦＦからＯＮへの時間と、ある周波数からある周波数にＶＣＯ７の発振周波数が変化した場合におけるローパスフィルタ５の電圧遷移時間があげられる。
ここで、発振周波数をＦｏとすると、
Ｆｏ＝（ｎ／ｍ）ｘＦ  （ｍ、ｎ：分周比、Ｆ：入力周波数）
と表される。
従来のＰＬＬ回路においては、システム動作時においてはロックしたターゲット周波数で発振し、システムが停止した状態では、発振動作が止まる構成となっている。システム動作周波数Ｆｏとした場合、ＰＬＬ回路が取り得る状態としては、図７に示すように、周波数がＦｏでロックし発振している状態と、発振を完全に停止する状態しか存在しなかった。
【０００３】
なお、先行技術としては、特開平１１−８８１５８号公報には、位相比較器は、基準クロック信号ＣＫと出力信号ｆｖｃｏとの周波数差及び位相差に応じたパルス信号ΦＲ、ΦＰを出力し、チャージポンプは位相比較器のパルス信号ΦＲ、ΦＰに基づく出力電流ＳＣＰを出力し、ローパスフィルタは出力電流ＳＣＰを平滑して直流電圧を出力し、電圧制御発振器は、ローパスフィルタの出力電圧ＳＬＰＦに基づく周波数の出力信号ｆｖｃｏを出力し、この位相比較器及び電圧制御発振器は、発振停止信号ＳＴに基づいて動作が停止され、保持回路は、発振停止信号ＳＴに基づいて、ローパスフィルタの入力電圧、若しくは該フィルタ３の出力電圧ＳＬＰＦを中間レベルに保持することが開示されている。また特開２００２−２５２５６１公報には、電源ＶＤＤの供給ＯＮ／ＯＦＦを頻繁に行うシステムにおいて、電源ＯＦＦを示すＰＬＬパワーダウンモード時に位相比較器と低域通過フィルタ間のスイッチをＯＦＦし、低域通過フィルタのコンデンサの電荷を保持するための電荷保持装置をＯＮし、ＰＬＬ回路に電源供給が停止されている間も電荷保持装置によってコンデンサの電荷を保持する等が挙げられる。
【特許文献１】特開平１１−８８１５８号公報
【特許文献２】特開２００２−２５２５６１公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
通常、ＰＬＬ回路を用いたシステムにおいて、常にターゲット周波数でＰＬＬ回路を動作させる必要は無く、例えばシステムの待機時は、ＰＬＬを停止させても問題は無い状態が存在することもある。
しかしながら、ＰＬＬ回路を一旦停止させると、ターゲット周波数を得るまでにロックアップタイムがかかる為、細かなシステム制御を行おうとすると、ＰＬＬ回路のＯＮ／ＯＦＦ動作を繰り返す度にロックアップタイムが発生し、システムとしては待機時間の増大につながり、使用しにくいものとなる。
また、この問題を避ける為、ＰＬＬ回路を止めずに発振させた状態で使用し続ける場合、所定の周波数でのＰＬＬ回路の発振動作が必要の無い状態においても、常に所定の周波数で発振していることになり、消費電流を無駄にしている事になる。
本発明は、上記従来の問題点を解決するためになされたもので、発振動作ＯＮ時、ターゲット周波数で発振する第１の状態と、発振動作ＯＦＦ時に発振を停止した第２の状態の他に、ターゲット周波数より低い周波数の第３の状態を設け、待機時などにターゲット周波数より低い周波数でロックすることにより、タイムロスを抑えながら消費電流を抑えることができるＰＬＬ回路を提供することである。
【課題を解決するための手段】
【０００５】
上述の目的を達成するために、請求項１記載の発明は、ターゲット周波数を得るために位相比較器、ローパスフィルタ、電圧制御型周波数可変発信器、分周回路を有するＰＬＬ回路において、発振動作ＯＮ時に前記ターゲット周波数で発振する第１の状態と、発振動作ＯＦＦ時に発振を停止した第２の状態と、の他に、前記ターゲット周波数より低い周波数の第３の状態を設け、待機時など所定時に前記ターゲット周波数より低い周波数（第３の状態）でロックするようにしたことを特徴とする。
また、請求項２記載の発明は、請求項１のＰＬＬ回路において、前記位相比較器の前段に分周回路が２つ配置されると共に、前記電圧制御型周波数可変発信器よりの帰還ループに分周回路が２つ配置されており、ターゲット周波数あるいはターゲットよりも低い周波数でロックさせるように制御信号により前記分周回路を選択することを特徴とする。
また、請求項３記載の発明は、請求項１のＰＬＬ回路において、前記ターゲット周波数で発振する必要のない待機時間の間隔をシステムからの制御信号で選択し、同時にユーザーがテーブルに設定している分周比を分周回路に設定することを特徴とする。
また、請求項４記載の発明は、請求項２のＰＬＬ回路において、常に一定の動作を必要とする第１の回路と待機時間がある第２の回路を、前記分周回路の選択によって、独立に制御し、前記第２の回路において消費電流を低減させ、前記第１の回路に対して一定の動作に必要な信号を供給することを特徴とする。
【発明の効果】
【０００６】
本発明に従うＰＬＬ回路によれば、ターゲット周波数を得る為の一組の分周回路と、最低発振周波数を得る為の一組の分周回路が置かれている事より、システムからの制御信号による切り替えによって、待機時などにターゲット周波数より低い周波数でロックすることで、消費電流を抑えることができる。また、再度ターゲット周波数を必要とする場合、ロックアップタイムが短縮される。
また、本発明に従うＰＬＬ回路は、ターゲット周波数に対しｎ’／ｍ’の周波数でロックするようにテーブルから選択できることにより、更にユーザーの目的に応じ、消費電流の低減を優先・ロックアップタイムの短縮を優先と選択することが出来る。  また、本発明に従うＰＬＬ回路は、常に一定の動作を必要とする回路と待機時間がある回路を分周回路を二つ用意することで、独立に制御ができ、ターゲット周波数で発振する必要の無い回路において消費電流を低減することができ、一定動作が必要である回路に対し必要な信号を供給できる。
【発明を実施するための最良の形態】
【０００７】
以下に添付の図を参照してこの発明の実施形態を詳細に説明する。
【実施例】
【０００８】
図１は、本発明によるＰＬＬ回路の一実施形態の構成図である。
図１に示すように、このＰＬＬ回路は、入力信号が入力される第１の分周回路１および第３の分周回路１１と、第１の分周回路１および第３の分周回路１１よりの信号を切り替える第１のセレクタ１５と、第１のセレクタ１５よりの信号と帰還ループよりの信号を比較して位相差信号を得る位相比較器３と、位相比較器３よりの位相差信号をろ波して制御電圧を得るローパスフィルタ５と、ローパスフィルタ５よりの制御電圧によって出力周波数を可変させる電圧制御型周波数可変発信器（ＶＣＯ）７と、位相比較器３への帰還ループに設けられＶＣＯ７よりの出力周波数信号が入力される第２の分周回路９および第４の分周回路１３と、第２の分周回路９および第４の分周回路１３よりの信号を切り替えて位相比較器３へ出力する第２のセレクタ１７とを有している。
なお、上記第１および第２のセレクタ１５、１７は、システムの状態を知らせる制御信号によって第１、第２の分周回路１、９および第３、第４の分周回路１１、１３を切り替えるようになっている。
第１、第２の分周回路１、９の組は、ユーザーがターゲットとする周波数にあわせた分周設定値がセットされており、もう一つの組の第３、第４の分周回路１１、１３には、図２に示す第３の状態の周波数でロックする分周値設定がセットされており、上記第１および第２のセレクタ１５、１７によって切り替わるようになっている。
すなわち、本発明では、図２に示すように、発振動作ＯＮ時にターゲット周波数Ｆｏで発振する第１の状態と、発振動作ＯＦＦ時に発振を停止した第２の状態と、の他に、ターゲット周波数Ｆｏより低い周波数の第３の状態を設け、待機時などにターゲット周波数より低い周波数（第３の状態）でロックすることにより、タイムロスを抑えながら消費電流を抑えることができるＰＬＬ回路を提供している。
すなわち、図２に示すように、第３の状態の発振周波数をＦｏ’とした場合に、
Ｆｏ’＝（ｎ’／ｍ’）ｘＦ
で発振する回路構成にすることより、ロックアップタイムの短縮と消費電流低減を図るものである。第３の状態は、ユーザーが消費電流・ロックアップタイムの２つのパラメータについて任意に組み合わせる事が可能となっている。この実施形態では、第３の状態として、第３、第４の分周回路１１、１３に、ＰＬＬ回路が発振する事が出来る最低周波数でロックすることができる分周値設定をしておく。
また、第３の状態の発振周波数Ｆｏ’を決定する場合、ＰＬＬがロック可能な周波数帯域としてＰＬＬ回路それぞれに設定される特性グラフ（図３参照）を参考とする。
【０００９】
この実施形態では、図３に示すように、Ｂ＜周波数＜Ａのロック可能な周波数帯域をもつＰＬＬ回路において、分周回路１、９、１１、１３の設定は、第１、第２の分周回路１、９に設定される分周比は、周波数Ａ（ターゲット周波数Ｆｏ）でロックするように設定し、第３、第４の分周回路１１、１３には、周波数Ｂ（ＰＬＬ回路が発振する事が出来る最低周波数）でロックするように設定する。図３の特性グラフより、電圧制御発振器（ＶＣＯ）出力の電圧が周波数Ａ時より、周波数Ｂ時では、低電圧を出力する事がわかる。
従って、この実施形態の動作として、ターゲット周波数Ｆｏで発振する必要のある通常動作時においては、制御信号の指示に従って、第１および第２のセレクタ１５、１７によって第１、第２の分周回路１、９が選択されるように切り替わり、電圧制御発振器（ＶＣＯ）がターゲット周波数Ｆｏで発振する。そして、システムの待機時等のターゲット周波数Ｆｏで発振する必要の無い低消費動作時においては、制御信号の指示に従って、第１および第２のセレクタ１５、１７によって第３、第４の分周回路１１、１３が選択されるように切り替わり、電圧制御発振器（ＶＣＯ）が周波数Ｂ（ＰＬＬ回路が発振する事が出来る最低周波数）で発振する。それにより、システムの待機時等に最低発振周波数においてロックしたままとなり、消費電流を低減することができるとともに、後でターゲット周波数で使用する時にロックアップタイムを短縮する効果が得られる。言い変えるならば、ターゲット周波数で発振する必要のない待機時間の間隔をシステムからの制御信号で選択できることとなる。
【００１０】
以下に、本発明の他の実施形態について説明する。
図４に示す実施形態では、あらかじめユーザーによって分周比を保持したテーブル１９を用意し、第３、第４の分周回路１１、１３への分周比の設定は、制御信号に従ってテーブル１９より分周比が選択されて行われる。それと同時に、制御信号に従って第１および第２のセレクタ１５、１７によって第３、第４の分周回路１１、１３が選択されるように切り替わる。なお、短い間隔でのＯＮ／ＯＦＦを要するのであれば、ターゲット周波数に近い周波数でロック状態を保つようにし、長い間隔であるなら最低発振周波数の設定を出来るようにテーブルから分周比を選択することができる。この回路構成により、ロックアップタイム短縮と消費電流の低減をユーザーが考慮することが可能となる。なお、一形態として、ターゲット周波数に対しｎ’／ｍ’の周波数でロックするようにテーブルから選択することができる。他の構成・動作は、図１に示した実施形態と同様である。
なお、この場合、図４に示すように分周回路を２組用意せずに、第１および第２のセレクタ１５、１７のみを用意し、その第１および第２のセレクタ１５、１７に分周比をセットしているテーブルから分周比を更新して周波数を変えるようにしても良い。
図５に示す実施形態では、常に一定の動作を必要とする回路Ａ２１には、第１の分周回路１からの出力信号が供給され、待機時間がある回路Ｂ２３には、ＶＣＯ７からの出力信号が供給されるような接続構成になっている。従って、常に一定の動作を必要とする回路Ａ２１には、回路Ｂ２３へ供給される出力信号に関わらず、第１の分周回路１からの出力信号を供給することができる。他の構成・動作は、図１に示した実施形態と同様である。
この実施形態によれば、常に一定の動作を必要とする回路Ａ２１と待機時間がある回路Ｂ２３を分周回路を２組用意することで、独立に制御ができターゲット周波数で発振する必要の無い回路Ｂ２３において消費電流を低減することができ、一定動作が必要である回路Ａ２１に対し、必要な信号を供給できる回路構成となる。
【図面の簡単な説明】
【００１１】
【図１】本発明によるＰＬＬ回路の一実施形態の構成図である。
【図２】図１に示したＰＬＬ回路における発振周波数の状態図である。
【図３】図１に示したＰＬＬ回路におけるロック可能な周波数帯域を示した特性図である。
【図４】本発明によるＰＬＬ回路の他の実施形態の構成図である。
【図５】本発明によるＰＬＬ回路の他の実施形態の構成図である。
【図６】一般的なＰＬＬ回路の構成図である。
【図７】図６に示したＰＬＬ回路における発振周波数の状態図である。
【符号の説明】
【００１２】
１…第１の分周回路、３…位相比較器、５…ローパスフィルタ、７…ＶＣＯ、９…第２の分周回路、１１…第３の分周回路、１３…第４の分周回路、１５…第１のセレクタ、１７…第２のセレクタ、１９…テーブル
【図１】
2005333266.tif 000003
【図２】
2005333266.tif 000004
【図３】
2005333266.tif 000005
【図４】
2005333266.tif 000006
【図５】
2005333266.tif 000007
【図６】
2005333266.tif 000008
【図７】
2005333266.tif 000009