(57)【要約】      （修正有）【課題】メモリモジュール及びその信号ライン配置方法を提供する。【解決手段】メモリを１個以上の奇数個のメモリで構成される第１グループと２個以上の偶数個のメモリで構成される第２グループで分類して配置する段階と、前記メモリのそれぞれと対応する第１分岐点を配置し、各メモリと前記メモリに対応する前記第１分岐点を第１信号ラインでそれぞれ接続させる段階と、前記第２グループの中央地点に第２分岐点を配置し、前記第２グループの第１分岐点との間及び前記第２グループの第１分岐点と前記第２分岐点間を第２信号ラインでそれぞれ接続させる段階と、前記第２グループの中央地点に外部の信号を受信するための第３分岐点を配置し、前記第３分岐点と前記第２グループの第２分岐点を第３信号ラインで接続させる段階と、前記第２グループの第２分岐点と前記第１グループの第１分岐点を第４信号ラインで接続させる段階と、を備える。【選択図】  図４
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【特許請求の範囲】
【請求項１】
奇数個のメモリで構成される第１グループと偶数個のメモリで構成される第２グループとに分類される複数個のメモリと、
前記複数個のメモリに対応する第１分岐点を含み、前記各メモリと前記各第１分岐点とを接続する第１信号ラインと、
前記第２グループの中央地点に位置する第２分岐点を含み、前記第２グループに相互隣接する第１分岐点間及び前記第２グループに隣接する第１分岐点と前記第２分岐点との間をそれぞれ接続する第２信号ラインと、
外部の信号を受信するための第３分岐点を含み、前記第３分岐点と前記第２グループの第２分岐点との間を接続する第３信号ラインと、
前記第２グループの第２分岐点と前記第１グループの第１分岐点との間を接続する第４信号ラインと、
を備えることを特徴とするメモリモジュール。
【請求項２】
前記外部から転送される信号をバッファリングした後、そのバッファリングされた信号を前記第３分岐点に転送するレジスタを、さらに備えることを特徴とする請求項１に記載のメモリモジュール。
【請求項３】
前記第４信号ラインは、
前記第３信号ラインと同一のレイヤに配置されることを特徴とする請求項１に記載のメモリモジュール。
【請求項４】
前記第１、第２、及び第３分岐点は、ビアであることを特徴とする請求項１に記載のメモリモジュール。
【請求項５】
偶数個のグループを有し、前記偶数個のグループのそれぞれは、少なくとも３個の奇数個のメモリを含み、前記偶数個のグループのそれぞれが前記偶数個のグループの中央地点から遠い所に位置する奇数個のメモリで構成される第１グループと、前記偶数個のグループの中央地点に隣接する偶数個のメモリで構成される第２グループとに分類される、複数個の第１メモリと、
前記複数個の第１メモリのそれぞれに対応する第１分岐点を含み、これに対応する前記第１メモリと前記第１分岐点とを接続する第１信号ラインと、
前記各第２グループの中央地点に位置する第２分岐点を含み、前記第２分岐点と、前記第２分岐点に隣接する前記第１分岐点と同一のグループに配置された前記第１分岐点をそれぞれ接続する第２信号ラインと、
外部の信号を受信し、前記偶数個のグループの中央地点に位置する第３分岐点を含み、前記第３分岐点と前記第３分岐点に隣接する第１分岐点とをそれぞれ接続する第３信号ラインと、
前記第２分岐点のそれぞれと、前記各第２分岐点と同一のグループ内に位置する前記第１グループの前記第１分岐点との間を接続する第４信号ラインと、
を備えることを特徴とするメモリモジュール。
【請求項６】
前記第３信号ラインは、
前記第２信号ラインと同一のレイヤに配置されることを特徴とする請求項５に記載のメモリモジュール。
【請求項７】
前記複数個の第１メモリから遠いところに配置された奇数個のメモリを含む第３グループと前記複数個の第２メモリに隣接する偶数個のメモリを含む第４グループとを備える複数個の第２メモリと、  前記複数個の第２メモリのそれぞれと対応する第４分岐点を含み、前記各メモリと前記各第４分岐点を接続する第５信号ラインと、
前記第４グループの中央地点に位置する第５分岐点を含み、前記第５分岐点と前記第４グループ内に位置して前記第５分岐点に隣接配置された第４分岐点のそれぞれとを接続する第６信号ラインと、
前記第４グループの第５分岐点と前記第３グループの第４分岐点とを接続する第７信号ラインと、
前記複数個の第１メモリの中央地点に位置する第３分岐点と前記第４グループの前記第５分岐点とを接続する第８信号ラインと、
をさらに備えることを特徴とする請求項５に記載のメモリモジュール。
【請求項８】
前記第６信号ラインは、
前記第２信号ラインと同一のレイヤに配置されることを特徴とする請求項７に記載のメモリモジュール。
【請求項９】
前記第７信号ラインは、
前記第４信号ラインと同一のレイヤに配置されることを特徴とする請求項７に記載のメモリモジュール。
【請求項１０】
前記第１、第２、第３、第４、及び第６分岐点はビアであることを特徴とする請求項７にメモリモジュール。
【請求項１１】
複数個のメモリを奇数個のメモリで構成される第１グループと偶数個のメモリで構成される第２グループとに分類して配置する段階と、
前記複数個のメモリそれぞれに対応する第１分岐点を配置し、各メモリと前記メモリに対応する前記第１分岐点を第１信号ラインでそれぞれ接続する段階と、
前記第２グループの中央地点に第２分岐点を配置し、前記第２グループに相互隣接する前記第１分岐点間及び前記第２分岐点に隣接する前記第１分岐点と前記第２分岐点との間を第２信号ラインでそれぞれ接続する段階と、
前記第２グループの中央地点に外部の信号を受信するための第３分岐点を配置し、前記第３分岐点と前記第２グループの前記第２分岐点とを第３信号ラインで接続する段階と、
前記第２グループの前記第２分岐点と前記第１グループの前記第１分岐点とを第４信号ラインで接続する段階と、
を備えることを特徴とするメモリモジュールの信号ライン配置方法。
【請求項１２】
前記外部信号をバッファリングし、前記バッファリングされた外部信号を、レジスタを通じて前記第３分岐点に転送する段階をさらに備えることを特徴とする請求項１１に記載のメモリモジュールの信号ライン配置方法。
【請求項１３】
前記第４信号ラインは、
前記第３信号ラインと同一のレイヤに配置することを特徴とする請求項１１に記載のメモリモジュールの信号ライン配置方法。
【請求項１４】
複数個の第１メモリを第１の偶数個のグループに分類して、前記第１の偶数個のグループのそれぞれを前記第１の偶数個のグループのそれぞれの中央地点から遠い所に位置する奇数個のメモリで構成される第１グループと前記偶数個のグループのそれぞれの中央地点に隣接して配置された偶数個のメモリで構成される第２グループを配置する段階と、
前記第１メモリそれぞれに対応する第１分岐点を配置し、前記各第１メモリと前記各第１分岐点を第１信号ラインでそれぞれ接続する段階と、
前記各第２グループの中央地点に位置する第２分岐点を配置し、前記第２分岐点のそれぞれと、前記第２分岐点に隣接する前記第１分岐点と同一のグループ内に配置された第１分岐点のそれぞれを第２信号ラインで接続する段階と、
外部の信号を受信し、前記第１の偶数個のグループの中央地点に位置する第３分岐点を含み、前記第３分岐点と前記第３分岐点と隣接して位置する前記グループの第１分岐点のそれぞれを第３信号ラインで接続する段階と、
前記第２分岐点のそれぞれと、前記各第２分岐点と同一のグループ内に位置する前記第１グループの第１分岐点のそれぞれを第４信号ラインで接続する段階と、
を備えることを特徴とするメモリモジュールの信号ライン配置方法。
【請求項１５】
前記第３信号ラインは、
前記第２信号ラインと同一のレイヤに配置することを特徴とする請求項１４に記載のメモリモジュールの信号ライン配置方法。
【請求項１６】
第２の偶数個のグループを含む複数個の第２メモリを前記偶数個のグループの中央地点から遠いところに位置する奇数個のメモリで構成される第３グループと、前記偶数個のグループの中央地点に隣接して位置する偶数個のメモリで構成される第４グループに分類して配置する段階と、
前記複数個の第２メモリのそれぞれに対応する第４分岐点を含み、前記各メモリと前記各第４分岐点を第５信号ラインで接続する段階と、
前記第４グループの中央地点に位置する第５分岐点を含み、前記第５分岐点と前記第４グループ内に位置して前記第５分岐点に隣接配置された第４分岐点のそれぞれを第６信号ラインで接続する段階と、
前記第４グループの第５分岐点と前記第３グループの第４分岐点とを第７信号ラインで接続する段階と、
前記偶数個のグループの中央地点に位置する第３分岐点と前記第４グループの第５分岐点とを第８信号ラインで接続する段階と、
をさらに備えることを特徴とする請求項１４に記載のメモリモジュールの信号ライン配置方法。
【請求項１７】
前記第６信号ラインは、
前記第２信号ラインと同一のレイヤに配置されることを特徴とする請求項１６に記載のメモリモジュールの信号ライン配置方法。
【請求項１８】
前記第７信号ラインは、
前記第４信号ラインと同一のレイヤに配置されることを特徴とする請求項１６に記載のメモリモジュールの信号ライン配置方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリモジュールに関するもので、特にメモリモジュールの信号ライン配置方法に関する。
【背景技術】
【０００２】
メモリモジュールは、コンピュータシステムでメモリの拡張のために使われるものとして、複数のメモリ（例えば、ＲＡＭ、ＤＲＡＭ、ＳＤＲＡＭ）が設けられた一つのカードの形態で構成されて、コンピュータシステムの主基板（マザーボードに設けられた拡張スロットに接続される。
【０００３】
図１は、一般的なメモリモジュールの外観を示す図で、図１に示されたように、メモリモジュールは、入出力パッド１と、レジスタ２と、同期化信号発生部３と、複数のメモリ４１〜４９で構成される。
【０００４】
入出力パッド１は、コンピュータシステムの主基板の拡張スロットと接続されて、コンピュータシステムから転送されるデータ、コマンド信号、アドレス信号、及び速度調節情報を受信してメモリモジュールの内部回路に再転送し、メモリモジュールの内部回路から発生するデータを受信してコンピュータシステムの主基板に再転送する。
【０００５】
レジスタ２は、コンピュータシステムから転送されるコマンド信号とアドレス信号を、入出力パッド１を介して受信し、バッファリングして、同期化信号発生部３から転送される同期化信号に従ってそのバッファリングされたコマンド信号とアドレス信号を各メモリ４１〜４９へ転送する。
【０００６】
同期化信号発生部３は、入出力パッド１を介して転送される速度調節情報に応答してメモリモジュールの内部回路で要する同期化信号を発生し、それをレジスタ２と複数のメモリ４１〜４９に供給する。
【０００７】
一般的に同期化信号発生部３としては、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ−Ｌｏｏｐ）回路が適用される。
【０００８】
複数のメモリ４１〜４９のそれぞれは、入出力パッド１を介して転送されるデータを受信し、レジスタ２から転送されるコメント信号とアドレス信号に従って該当する動作を実行する。
【０００９】
このように構成されるメモリモジュールは、メモリパッケージ形態によってＳＩＭＭ（Ｓｉｎｇｌｅ  Ｉｎ−Ｌｉｎｅ  ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ）とＤＩＭＭ（Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ）に分けられる。
【００１０】
ＳＩＭＭは、図１のように構成されるメモリモジュールが片面または両面に配置され、片面または両面の入出力パッドが電気的に接続されて同一の動作を実行するもので、ＤＩＭＭ（Ｄｕａｌ  Ｉｎ−ｌｉｎｅ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ）は、双方の面の入出力パッドが電気的に独立していて、双方の面の入出力パッドを介して個別的なデータを転送するものであり、このようなＤＩＭＭはモジュールの物理的な大きさの増加を抑制しながらメモリモジュールの密度を増加させることができる。
【００１１】
このようなメモリモジュールの開発において特に重要なことは、図１の複数のメモリがコンピュータシステムから転送されるコマンド信号及びアドレス信号を受信するための信号ラインを配置する方法である。
【００１２】
図２は、従来技術によるメモリモジュールの信号ライン配置構造を示す図である。
【００１３】
図２に示されたように、奇数個、例えば９個のメモリ４１〜４９を備える場合において、それらは、奇数個、例えば５個のメモリ４１〜４５で構成される第１グループＧ１と、偶数個、例えば４個のメモリ４６〜４９で構成される第２グループＧ２と、に分類される。
【００１４】
そして、メモリモジュールの中央、すなわち第１グループＧ１と第２グループＧ２との中央地点にレジスタ２を配置する。
【００１５】
第１レイヤには、レジスタ２及び奇数個のメモリ４１〜４９を配置し、奇数個のメモリ４１〜４９のそれぞれに対応する奇数個の第１ビアＶ１１〜Ｖ１９を配置し、奇数個のメモリ４１〜４９と、メモリ４１〜４９にそれぞれ対応する第１ビアＶ１１〜Ｖ１９とをそれぞれ接続する第１信号ラインＳＬ１１〜ＳＬ１９を配置する。
【００１６】
この際、各ビアは異なるレイヤのそれぞれに配置され、同一の地点に位置するビアが相互にと接続されて層間が接続される。
【００１７】
また、第１レイヤには、コンピュータシステムから転送されるコマンド信号及びアドレス信号を受信する入出力パッド１とレジスタ２を接続させる第４信号ラインＳＬ４１を配置する。
【００１８】
また、第１レイヤには、第１グループＧ１及び第２グループＧ２にレジスタ２の出力信号をそれぞれに印加するための第４ビアＶ４１、Ｖ４２を配置し、レジスタ２と第４ビアＶ４１、Ｖ４２のそれぞれを接続させる第４信号ラインＳＬ４２、ＳＬ４３を配置する。
【００１９】
第２レイヤには、第１レイヤに配置された第１ビアＶ１１〜Ｖ１９のそれぞれと層間接続するための第２ビアＶ２１〜Ｖ２１０を配置する。また、第２グループＧ２の中央地点には、第３レイヤとの層間接続のための第２ビアＶ２８をさらに配置する。
【００２０】
また、第１グループＧ１の第２ビアＶ２１〜Ｖ２５との間を接続するための第２信号ラインＳＬ２１〜ＳＬ２４と、第２グループＧ２の第２ビアＶ２６〜Ｖ２１０との間を接続するための第２信号ラインＳＬ２５〜ＳＬ２８を配置する。
【００２１】
第３レイヤには、グループＧ１、Ｇ２の各中央地点に第２ビアＶ２３、Ｖ２８のそれぞれと層間接続するための第３ビアＶ３１、Ｖ３３を配置する。そして、第１グループＧ１と第２グループＧ２の各中央地点に、レジスタ２の出力信号を各グループＧ１、Ｇ２に分配させるための第４ビアＶ４１、Ｖ４２と層間接続するための第３ビアＶ３２、Ｖ３４を配置する。
【００２２】
そして、第１グループＧ１と第２グループＧ２との中央地点に位置する第３ビアＶ３２とグループＧ１、Ｇ２との各中央地点に位置する第３ビアＶ３１、Ｖ３２間、Ｖ３３、Ｖ３４間を接続させる第３信号ラインＳＬ３１,ＳＬ３２を第３レイヤに配置する。
【００２３】
以上のような信号ライン配置構造を有するメモリモジュールは、図２に示されたように積層構造を有する積層パッケージメモリモジュールとして、第１信号ラインＳＬ１１〜ＳＬ１９及び第４信号ラインＳＬ４１、ＳＬ４２、第２信号ラインＳＬ２１〜ＳＬ２８、第３信号ラインＳＬ３１〜ＳＬ３２は、それぞれが異なるレイヤに配置されて、それぞれが異なるレイヤに配置されたこれらの信号ラインは相異なるレイヤに位置し、同一の地点に配置されるビアを介して接続される。
【００２４】
しかし、メモリモジュールが奇数個のメモリを備える場合、以上のような方法で信号ラインを配置すると、レジスタ２、すなわちメモリモジュールの中央地点の左側、または右側には奇数個のメモリが配置されることになる。
【００２５】
もしも、図２のように、左側、すなわち第１グループＧ１には奇数個のメモリ４１〜４５が配置され、右側、すなわち第２グループＧ２には偶数個のメモリ４６〜４９が配置されると、第２グループＧ２の偶数個のメモリ４６〜４９それぞれは第１信号ラインＳＬ１６〜ＳＬ１９と第２信号ラインＳＬ２５〜ＳＬ２８と第３信号ラインＳＬ３２を備え、レジスタ２から出力される信号をこれらの信号ラインを介して受信することになる。
【００２６】
すなわち、右側に配置された偶数個のメモリ４６〜４９の信号ラインローディングは、ほとんど一定になって、各メモリ４６〜４９は決められた信号ラインローディングによって一定の値が減少された大きさを有する信号が印加されるようになる。
【００２７】
また、第１グループＧ２のメモリの信号ラインローディング構造は、対称構造として、これは入力信号の反射（ｒｅｆｌｅｃｔｉｏｎ）を相殺させ各メモリに印加される信号の歪曲を減少させる。
【００２８】
一方、第１グループＧ１の一部のメモリ４１、４２、４４、４５は、第１信号ラインＳＬ１１、ＳＬ１２、ＳＬ１４、Ｓ１５、第２信号ラインＳＬ２１〜ＳＬ２４、及び第３信号ラインＳＬ３１を信号ラインローディングとして有し、第１グループＧ１の中央地点に配置されたメモリ４３は第１信号ラインＳＬ１３と第３信号ラインＳＬ３１を信号ラインローディングとして有するようになる。
【００２９】
ここで、中央地点に配置されたメモリ４３の信号ラインローディングは、小くなって常に他のメモリ４１、４２、４４、４５より相対的に大きな信号を入力されるような問題点があった。
【００３０】
また、中央地点に配置されたメモリ４３の信号ラインローディング構造は、他のメモリ４１、４２、４４、４５の信号ラインローディング構造に対して非対称的な構造を有するようになり、メモリ４３の入力信号が反射（ｒｅｆｌｅｃｔｉｏｎ）による歪曲（ｄｉｓｔｏｒｔｉｏｎ）を有するような問題点が発生する。
【００３１】
図３は、従来の技術による各メモリに印加される信号のダイヤグラムを示す図で、従来のメモリモジュールの信号ライン配置構造によって発生する前述の問題点をよくあらわしている。
【００３２】
図に示されたように、第１グループＧ１の中央地点に位置するメモリ４３に入力される信号はＫＮＥＥの形態の歪曲を有するようになる。
【００３３】
このようなＫＮＥＥの発生は、最も悪い（ｗｏｒｓｔ）形態で信号有効窓（Ｖａｌｉｄ  Ｗｉｎｄｏｗ）の大きさを減少させ、信号のタイムマージンを害する要因となる。
【００３４】
このような問題点は、半導体装置が高速化及び高密度化するにしたがってより顕著になる。
【００３５】
これを解決するために、従来では奇数個のメモリの中央に位置するメモリ４３の第１信号ラインＳＬ１３を他のメモリ４１〜４２、４４〜４９の第１信号ラインＳＬ４１〜ＳＬ４２、ＳＬ４４〜ＳＬ４９より長くして信号ラインローディングを増加させていたが、第１信号ラインが配置される空間の制限によって好ましい効果を得ることができなかった。
【発明の開示】
【発明が解決しようとする課題】
【００３６】
本発明の目的は、メモリそれぞれの信号ラインのローディングを均一にさせてメモリそれぞれに安定化された信号を提供できようにするメモリモジュール及びその信号ライン配置方法を提供することにある。
【課題を解決するための手段】
【００３７】
前記の目的を果たすための本発明の第１の形態によるメモリモジュールは、少なくとも１個かつ奇数個のメモリで構成される第１グループと少なくとも２個かつ偶数個のメモリで構成される第２グループとに分類される複数個のメモリと、前記複数個のメモリのそれぞれと対応する第１分岐点を含み、前記各メモリと前記各第１分岐点とを接続する第１信号ラインと、前記第２グループの中央地点に位置する第２分岐点を含み、前記第２グループの第１分岐点間及び前記第２グループの第１分岐点と前記第２分岐点との間をそれぞれ接続させる第２信号ラインと、外部の信号を受信するための第３分岐点を含み、前記第３分岐点と前記第２グループの第２分岐点とを接続する第３信号ラインと、前記第２グループの第２分岐点と前記第１グループの第１分岐点を接続させる第４信号ラインと、を備えることを特徴とする。
【００３８】
前記の目的を果たすための本発明の第２の形態によるメモリモジュールは、それぞれ少なくとも３個かつ奇数個のメモリを等しく含む、少なくとも２個かつ偶数個のグループを有し、前記グループのそれぞれが前記偶数個のグループの中央地点から遠い所に位置する少なくとも１個かつ奇数個のメモリで構成される第１小グループと、前記偶数個のグループの中央地点に隣接する少なくとも２個かつ偶数個のメモリで構成される第２小グループとに分類される、複数個のメモリと、前記複数個のメモリのそれぞれと対応する第１分岐点を含み、前記各メモリと前記各第１分岐点とを接続させる第１信号ラインと、前記各第２小グループの中央地点に位置する第２分岐点を含み、前記第２分岐点と、前記第２分岐点と同一の小グループ内に位置して前記第２分岐点に隣接配置された第１分岐点のそれぞれを接続させる第２信号ラインと、外部の信号を受信し、前記偶数個のグループの中央地点に位置する第３分岐点を含み、前記第３分岐点と前記第３分岐点に隣接する前記グループの第１分岐点をそれぞれ接続する第３信号ラインと、前記第２分岐点のそれぞれと、前記各第２分岐点と同一のグループ内に位置する前記第１小グループの第１分岐点を接続させる第４信号ラインを備えることを特徴とする。
【００３９】
前記の目的を果たすための本発明の第１の形態によるメモリモジュールの信号ライン配置方法は、メモリを少なくとも１個かつ奇数個のメモリで構成される第１グループと少なくとも２個かつ偶数個のメモリで構成される第２グループとに分類して配置する段階と、前記メモリのそれぞれと対応する第１分岐点を配置して、各メモリと前記メモリに対応する前記第１分岐点とを第１信号ラインでそれぞれ接続する段階と、前記第２グループの中央地点に第２分岐点を配置し、前記第２グループの第１分岐点の間及び前記第２グループの第１分岐点と前記第２分岐点との間を第２信号ラインでそれぞれ接続する段階と、前記第２グループの中央地点に外部の信号を受信するための第３分岐点を配置し、前記第３分岐点と前記第２グループの第２分岐点を第３信号ラインで接続する段階と、前記第２グループの第２分岐点と前記第１グループの第１分岐点とを第４信号ラインで接続する段階と、を備えることを特徴とする。
【００４０】
前記の目的を果たすための本発明の第２の形態によるメモリモジュールの信号ライン配置方法は、メモリを少なくとも３個かつ奇数個のメモリを等しく含む少なくとも２個かつ偶数個のグループに分類し、前記偶数個のグループのそれぞれを再び前記偶数個のグループの中央地点から遠い所に位置する少なくとも１個かつ奇数個のメモリで構成される第１小グループと前記偶数個のグループの中央地点に隣接する少なくとも２個かつ偶数個のメモリで構成される第２小グループとに分類して配置する段階と、前記メモリのそれぞれと対応する第１分岐点を配置し、前記各メモリと前記各第１分岐点とを第１信号ラインでそれぞれ接続する段階と、前記各第２小グループの中央地点に位置する第２分岐点を配置し、前記第２分岐点のそれぞれと、前記第２分岐点と同一の小グループ内に位置して前記第２分岐点に隣接配置された第１分岐点のそれぞれを第２信号ラインとを接続する段階と、外部の信号を受信し、前記偶数個のグループの中央地点に位置する第３分岐点を含み、前記第３分岐点と前記第３分岐点と隣接する前記グループの第１分岐点のそれぞれとを第３信号ラインで接続する段階と、前記第２分岐点のそれぞれと、前記各第２分岐点と同一のグループ内に位置する前記第１小グループの第１分岐点のそれぞれとを第４信号ラインで接続する段階と、を備えることを特徴とする。
【発明の効果】
【００４１】
本発明のメモリモジュール及びその信号ライン配置方法によれば、現在の積層構造及びメモリの配置構造を維持しながらも複数のメモリそれぞれのローディングを均一にさせて複数のメモリそれぞれに安定した信号を提供することができる。これによって、メモリモジュールのタイムマージンを増大させて半導体をより高速化及び高密度化することを可能にすることができる。
【発明を実施するための最良の形態】
【００４２】
以下、添付した図面を参照しながら本発明の好適な実施形態のメモリモジュール及びその信号ライン配置方法を説明する。
【００４３】
図４は、本発明の第１の実施形態によるメモリモジュールの信号ライン配置構造を示す図である。
【００４４】
図に示されたように、本発明の好適な実施形態のメモリモジュールの積層構造は、第１レイヤに配置される構成要素（メモリとレジスタ）と第１及び第４信号ラインの配置構造については、既述の従来技術と等しい。これに関する詳細な説明は省略する。
【００４５】
また、レジスタ２の右側に配置される第２グループＧ２のメモリ４６〜４９の信号ライン配置構造についても、既述の従来技術と等しいので、これに関する詳細な説明は省略する。
【００４６】
一方、レジスタ２の左側に配置される第１グループＧ１のメモリ４１〜４５の信号ラインについては以下の方法によって配置することによって従来の問題点が解決される。
【００４７】
まず、第２レイヤには、第１レイヤに配置された第１ビアＶ１１〜Ｖ１９のそれぞれと層間接続するための第２ビアＶ２１〜Ｖ２３、Ｖ２５〜Ｖ２８、Ｖ２１０、Ｖ２１１を配置し、第１グループＧ１の第２小グループＧ１２の中央地点には第３レイヤとの層間接続を実行させるための第２ビアＶ２４を配置する。
【００４８】
さらに、第２レイヤには、第１グループＧ１の第２小グループＧ１２の第２ビアＶ２２〜Ｖ２６間を接続させるための第２信号ラインＳＬ２１〜ＳＬ２４を配置する。
【００４９】
第３レイヤには、第１小グループＧ１１の第２ビアＶ２１と、第２小グループＧ１２の中央地点に位置する第２ビアＶ２４とを層間接続するための第３ビアＶ３１、Ｖ３２を配置する。
【００５０】
また、第３レイヤには、レジスタ２の出力信号を第１グループＧ１で分配するための第４ビアＶ４１と層間接続するための第３ビアＶ３３を配置する。
【００５１】
さらに、第３レイヤには、第１グループＧ１の第３ビアＶ３１、Ｖ３３の間を接続する第３信号ラインＳＬ３１、ＳＬ３２を配置する。
【００５２】
このように本発明の好適な実施形態では、メモリモジュールが奇数個のメモリを備える場合、第３レイヤに別途の信号ラインＳＬ３１を追加して配置し、この信号ラインＳＬ３１を介してメモリモジュールの端に位置するメモリ４１に外部の信号を印加する。
【００５３】
このように、奇数個のメモリの全てが均一な信号ラインのローディングを経る信号を印加される構成により、従来のように特定メモリにレジスタの出力信号が直接に印加されることが防止される。
【００５４】
この際、第３信号ラインＳＬ３１は、比較的に空間的余裕のある第３レイヤに配置されるようになるので、ラウティング（配線）の制約なしに従来のメモリモジュールの積層構造をそのまま維持することができる。
【００５５】
したがって、図４の各メモリに印加される信号は、図５に示されたように、ＫＮＥＥの形態の歪曲を有しなくなる。
【００５６】
また、端に配置されたメモリ以外の偶数個のメモリ信号ラインのローディングは、対称的構造を有することで、これらに印加される信号の特性もさらに良くなる。
【００５７】
したがって、本発明の好適な実施形態によれば、特定メモリに印加される信号がＫＮＥＥ形態の歪曲を有することが防止されると共に、信号有効窓の大きさも増大させる。すなわち、信号のタイムマージンを増大させて半導体装置がより高速化及び高密度化にされることを可能にする。
【００５８】
ここまでは、レジスタを備えるメモリモジュールの信号ライン配置構造について説明したが、以下の図６ではレジスタを具備しないメモリモジュールの信号ライン配置構造について説明する。
【００５９】
図６は、本発明の第２の実施形態によるメモリモジュールの信号ライン配置構造を示す図である。
【００６０】
図４と等しい構造を有する図６の信号ライン配置構造については詳細な説明を省略する。
【００６１】
図６のメモリモジュールは、図４の第３ビアＶ３１〜Ｖ３４及び第３信号ラインＳＬ３１〜ＳＬ３４と、第４ビアＶ４１及び第４信号ラインＳＬ４１を以下のように配置する。
【００６２】
第１レイヤには、第１グループＧ１と第２グループＧ２の中央地点に外部の信号を内部のレイヤに印加するための第４ビアＶ４１を配置し、コンピュータシステムから転送されるコマンド信号及びアドレス信号を受信する入出力パッド１と第４ビアＶ４１とを第４信号ラインＳＬ４１で接続する。
【００６３】
また、第３レイヤには、第１グループＧ１と第２グループＧ２の中央地点に第４ビアＶ４１と層間接続するための第３ビアＶ３３を配置する。
【００６４】
そして、第１グループＧ１の第２ビアＶ２１〜Ｖ２３、Ｖ２５、Ｖ２６、第２小グループＧ１２の中央地点に位置する第２ビアＶ２４、及び第２グループＧ２の中央地点に位置する第２ビアＶ２９と層間接続するための第３ビアＶ３１、Ｖ３２、Ｖ３４を配置する。
【００６５】
そして、隣接配置された第３ビアＶ３１〜Ｖ３４との間を第３信号ラインＳＬ３１〜ＳＬ３３のそれぞれで接続する。
【００６６】
前述では、現在の積層構造及びメモリの配置構造を維持しながらメモリそれぞれのローディングを均一にさせるメモリモジュールの信号ライン配置構造に対し限定して説明したが、使用者の必要によって本発明の概念を多様な形態で適用することができる。
【００６７】
以下、図７のメモリモジュールの信号ライン配置構造は、奇数個のメモリを階層的にグループに分類し、これらを接続する方法に関するものである。
【００６８】
図７は、本発明の第３の実施形態によるメモリモジュールの信号ライン配置構造を示す図である。
【００６９】
図７のメモリモジュールは、奇数個、例えば９個のメモリを奇数個、例えば３個のメモリで構成される第１グループＧ１と、偶数個、例えば６個のメモリで構成される第２グループＧ２とに分類されている。さらに、第２グループＧ２は、再び奇数個、例えば３個のメモリで構成される第２１グループＧ２１、第２２グループＧ２２に分類されている。
【００７０】
第１グループＧ１は、第１グループＧ１と第２グループＧ２との中央地点から遠いところに位置する一つのメモリ４１で構成される第１小グループＧ１１と、第１グループＧ１と第２グループＧ２との中央地点に接して位置する二つのメモリ４２、４３で構成される第２小グループＧ１２とに分類される。
【００７１】
第２グループＧ２の第２１グループＧ２１、第２２グループＧ２２のそれぞれは、第２グループＧ２の中央地点から遠いところに位置する一つのメモリ４４で構成される第１小グループＧ２１１、Ｇ２２１と、第２グループＧ２の中央地点に隣接して位置する二つのメモリ４５、４６で構成される第１小グループＧ２１２、Ｇ２２２とに分類される。
【００７２】
このように階層的分類が完了されると、第１レイヤには、メモリ４１〜４９のそれぞれに対応する複数の第１ビアＶ１１〜Ｖ１９を配置し、さらに、複数のメモリ４１〜４９のそれぞれと、各メモリ４１〜４９に対応する第１ビアＶ１〜Ｖ１９とを接続する第１信号ラインＳＬ１１〜ＳＬ１９を配置する。
【００７３】
第２レイヤには、第２小グループＧ１２、Ｇ２１２、Ｇ２２２のそれぞれの中央地点に外部の信号を受信するための第２ビアＶ２３、Ｖ２７、Ｖ２１１を配置する。そして、第２グループＧ２の中央地点には外部の信号を受信するための第２ビアＶ２９を配置する。
【００７４】
さらに、第２レイヤには、第１レイヤに配置された第１ビアＶ１１〜Ｖ１９のそれぞれと層間接続するための第２ビアＶ２１、Ｖ２２、Ｖ２４、Ｖ２５、Ｖ２６、Ｖ２８、Ｖ２１０、Ｖ２１２、Ｖ２１３を配置する。
【００７５】
さらに、各第２小グループＧ１２、Ｇ２１２、Ｇ２２２ごとに、隣接配置された第２ビアＶ２２〜Ｖ２４間、第２ビアＶ２６〜Ｖ２８間、Ｖ２１０〜Ｖ２１２間をそれぞれ接続させる第２信号ラインＳＬ２１、ＳＬ２２、ＳＬ２３、ＳＬ２４、ＳＬ２７、ＳＬ２８を配置する。
【００７６】
さらに、第２グループＧ２の中央地点に配置された第２ビアＶ２９とこれに隣接配置された第２１グループＧ２１の第２小グループＧ２１２の第２ビアＶ２８、及び第２２グループＧ２２の第１小グループＧ２２１の第１ビアＶ２１０をそれぞれ接続させるための第２信号ラインＳＬ２５、ＳＬ２６を配置する。
【００７７】
第３レイヤには、各第１小グループＧ１１、Ｇ２１１、Ｇ２２１に対応する第２ビアＶ２１、Ｖ２５、Ｖ２１３、各第２小グループＧ１２、Ｇ２１２、Ｇ２２２の中央地点に配置された第２ビアＶ２３、Ｖ２７、Ｖ２１１、及び第２グループＧ２の中央地点に配置された第２ビアＶ２９と層間接続するための第３ビアＶ３１〜３７を配置する。
【００７８】
さらに、第３レイヤには、第１グループＧ１、第２１グループＧ２１、第２２グループＧ２２のそれぞれに含まれ、隣接配置された第３ビアＶ３１及びＶ３２、Ｖ３３及びＶ３４、Ｖ３６及びＶ３７の間を接続する第３信号ラインＳＬ３１、ＳＬ３２、ＳＬ３３を配置する。
【００７９】
そして、第４レイヤには、第１グループＧ１の第２小グループＧ１２の中央地点に配置された第３ビアＶ３２と第２グループＧ２の中央地点に配置された第３ビアＶ３５と層間接続するための第４ビアＶ４１、Ｖ４２を配置し、隣接配置された第４ビアＶ４１、Ｖ４２を接続させる第４信号ラインＳＬ４２を配置する。
【００８０】
前述では、レジスタを具備しないメモリモジュールを実施形態として信号ライン配置構造に対して説明したが、レジスタを備えるメモリモジュールの場合にも等しく適用できることは当然なことである。
【００８１】
前述では、本発明の好ましい実施の形態を参照しながら説明したが、当業者は、添付の特許請求範囲に記載された本発明の思想及び領域から逸脱しなし範囲で、本発明を多様に修正及び変更させることができる。
【図面の簡単な説明】
【００８２】
【図１】一般的なメモリモジュールの外観を示す面である。
【図２】従来の技術によるメモリモジュールの信号ライン配置構造を示す図である。
【図３】従来の技術による信号のダイヤグラムを示す図である。
【図４】本発明の第１実施形態によるメモリモジュールの信号ライン配置構造を示す図である。
【図５】本発明の技術による信号のダイヤグラムを示す図である。
【図６】本発明の第２実施形態によるメモリモジュールの信号ライン配置構造を示す図である。
【図７】本発明の第３実施形態によるメモリモジュールの信号ライン配置構造を示す図である。
【符号の説明】
【００８３】
１：入出力パッド
２：レジスタ
３：同期化信号発生部
４１〜４９：メモリ
Ｖ１１〜Ｖ１９：第１ビア
Ｖ２１〜Ｖ２１１：第２ビア
Ｖ３１〜Ｖ３５：第３ビア
ＳＬ１１〜ＳＬ１９：第１信号ライン
ＳＬ２１〜ＳＬ２８：第２信号ライン
ＳＬ３１〜ＳＬ３３：第３信号ライン
Ｇ１：第１グループ
Ｇ２：第２グループ
Ｇ１１：第１小グループ
Ｇ１２：第２小グループ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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