(57)【要約】【課題】  薄膜トランジスタの容量の変動を抑制させた表示装置を提供する。飛び込み電圧のその極性による変動を抑制させた表示装置を提供する。【解決手段】  信号線の上面に絶縁膜を介して半導体層が形成され、この半導体層の上面にドレイン電極およびソース電極が形成された薄膜トランジスタを備えるものであって、  前記ソース電極は、前記ドレイン電極と対向する辺が前記信号線の幅方向に沿って形成されているとともに、前記信号線の延在方向にて半導体層とそれが形成されていない領域に跨いで配置され、  前記信号線は前記ソース電極が跨ぐ部分のうち半導体層が形成されていない側にその幅が急変して狭くなる段部を備えるパターンを有し、  前記ソース電極の該信号線上からそれを越えて延在する部分にて、前記段部に重畳されて形成されている。【選択図】    図１
2005234159.tif 000002
【特許請求の範囲】
【請求項１】
信号線の上面に絶縁膜を介して半導体層が形成され、この半導体層の上面にドレイン電極およびソース電極が形成された薄膜トランジスタを備えるものであって、
前記ソース電極は、前記ドレイン電極と対向する辺が前記信号線の幅方向に沿って形成されているとともに、前記信号線の延在方向にて半導体層とそれが形成されていない領域に跨いで配置され、
前記信号線は前記ソース電極が跨ぐ部分のうち半導体層が形成されていない側にその幅が急変して狭くなる段部を備えるパターンを有し、
前記ソース電極の該信号線上からそれを越えて延在する部分にて、前記段部に重畳されて形成されていることを特徴とする表示装置。
【請求項２】
隣接する一対のゲート信号線と隣接する一対のドレイン信号線と囲まれる領域で画素領域を構成し、この画素領域にて、一方のゲート信号線からの信号で駆動される薄膜トランジスタと、この薄膜トランジスタを介して一方のドレイン信号線からの信号が供給される画素電極を備えたものであって、
前記信号線は前記一方のゲート信号線であって、前記ドレイン電極は前記一方のドレイン信号線に接続され、前記ソース電極は前記画素電極に接続されていることを特徴とする請求項１に記載の表示装置。
【請求項３】
第１の信号線の上面に絶縁膜を介して半導体層が形成され、この半導体層の上面にドレイン電極およびソース電極が形成された薄膜トランジスタと、前記ソース電極と一体化された導電層と第１の信号線と並設される第２の信号線との間に容量素子を備えるものであって、
前記導電層は絶縁膜を介して前記第２の信号線の延在方向に沿って延在して重畳され、
前記ソース電極は、前記ドレイン電極と対向する辺が前記信号線の幅方向に沿って形成されているとともに、前記第１の信号線の延在方向にて半導体層とそれが形成されていない領域に跨いで配置され、
前記第２の信号線はその一部にて線幅を他の部分よりも小さく形成されたパターンを有し、
前記導電層は、その延在方向の各端部のうち、前記ソース電極が跨ぐ部分のうち半導体層が形成されていない側の端部における辺が前記第２の信号線の線幅が小さい部分を交差するように配置されていることを特徴とする表示装置。
【請求項４】
第１の信号線の上面に絶縁膜を介して半導体層が形成され、この半導体層の上面にドレイン電極およびソース電極が形成された薄膜トランジスタと、前記ソース電極と一体化された導電層と第１の信号線と並設される第２の信号線との間に容量素子を備えるものであって、
前記導電層は絶縁膜を介して前記第２の信号線の延在方向に沿って延在して重畳され、
前記ソース電極は、前記ドレイン電極と対向する辺が前記信号線の幅方向に沿って形成されているとともに、前記第１の信号線の延在方向にて半導体層とそれが形成されていない領域に跨いで配置され、
前記第１の信号線は前記ドレイン電極から遠のく方向にその幅が急変して狭くなる段部を備えるパターンを有し、
前記ソース電極の該第１の信号線上からそれを越えて延在する部分にて、前記段部に重畳されて形成され、
前記第２の信号線はその一部にて線幅を他の部分よりも小さく形成されたパターンを有し、
前記導電層は、その延在方向の各端部のうち、前記ソース電極が跨ぐ部分のうち半導体層が形成されていない側の端部における辺が前記第２の信号線の線幅が小さい部分を交差するように配置されていることを特徴とする表示装置。
【請求項５】
隣接する一対のゲート信号線と隣接する一対のドレイン信号線と囲まれる領域で画素領域を構成し、この画素領域にて、一方のゲート信号線からの信号で駆動される薄膜トランジスタと、この薄膜トランジスタを介して一方のドレイン信号線からの信号が供給される画素電極と、対向電圧信号線からの信号によって前記画素電極との間で当該画素の光学的変化をもたらす対向電極とが備えられ、
前記第１の信号線は前記一方のゲート信号線、第２の信号線は前記対向電圧信号線であって、前記ドレイン電極は前記一方のドレイン信号線に接続され、前記ソース電極は前記画素電極に接続されていることを特徴とする３、４のいずれかに記載の表示装置。
【請求項６】
前記ソース電極は、それと一体に形成される前記導電層の上層に絶縁膜を介して形成される前記画素電極と該絶縁膜に形成されたスルーホールを通して接続されていることを特徴とする請求項５に記載の表示装置。
【請求項７】
表示装置は液晶表示装置であることを特徴とする請求項１ないし６のいずれかに記載の表示装置。
【請求項８】
表示装置は有機ＥＬ表示装置であることを特徴とする請求項１ないし６のいずれかに記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置に係り、たとえば液晶表示装置等のアクティブ・マトリクス型の表示装置に関する。
【背景技術】
【０００２】
アクティブ・マトリクス型の表示装置は、基板の面にｘ方向に延在しｙ方向に並設されるゲート信号線とｙ方向に延在しｘ方向に並設されるドレイン信号線とで囲まれた領域を画素領域とし、この画素領域内にゲート信号線からの信号の供給により駆動される薄膜トラジスタと、この薄膜トランジスタを介してドレイン信号線からの信号が供給される画素電極とを少なくとも備えて形成される。
【０００３】
これら信号線、薄膜トランジスタ、および電極等を含む画素は、半導体技術による微細加工により形成されるもので、所定の形状にパターン化された金属層、絶縁層および半導体層等の積層体で構成される（下記文献参照）。
【０００４】
この場合、該金属層、絶縁層、半導体層のいずれにおいてもその下層である他の材料層に対して正確な位置合わせがなされて積層される必要があることはいうまでもない。
【０００５】
【特許文献１】特開平５−３３３３７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、このように構成される表示装置は、たとえば、その薄膜トランジスタ等において、その積層構造のわずかなずれが生じても容量が変化し、この薄膜トランジスタを介して画素電極に供給される信号に大きな変化をもたらす不都合が生じることが確認されている。
【０００７】
また、画素内に容量素子を組み込むものにあってもその容量値が変化してしまい、前記薄膜トランジスタの容量との関係で、いわゆる飛び込み電圧がその極性によって変化してしまうということも確認されている。
【０００８】
それ故、本発明は、このような事情に基づいてなされたものであり、その目的は、薄膜トランジスタの容量の変動を抑制させた表示装置を提供することにある。
【０００９】
また、本発明の他の目的は、飛び込み電圧のその極性による変動を抑制させた表示装置を提供することにある。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１１】
（１）
本発明による表示装置は、たとえば、信号線の上面に絶縁膜を介して半導体層が形成され、この半導体層の上面にドレイン電極およびソース電極が形成された薄膜トランジスタを備えるものであって、
前記ソース電極は、前記ドレイン電極と対向する辺が前記信号線の幅方向に沿って形成されているとともに、前記信号線の延在方向にて半導体層とそれが形成されていない領域に跨いで配置され、
前記信号線は前記ソース電極が跨ぐ部分のうち半導体層が形成されていない側にその幅が急変して狭くなる段部を備えるパターンを有し、
前記ソース電極の該信号線上からそれを越えて延在する部分にて、前記段部に重畳されて形成されていることを特徴とする。
【００１２】
（２）
本発明による表示装置は、たとえば、（１）の構成を前提とし、隣接する一対のゲート信号線と隣接する一対のドレイン信号線と囲まれる領域で画素領域を構成し、この画素領域にて、一方のゲート信号線からの信号で駆動される薄膜トランジスタと、この薄膜トランジスタを介して一方のドレイン信号線からの信号が供給される画素電極を備えたものであって、
前記信号線は前記一方のゲート信号線であって、前記ドレイン電極は前記一方のドレイン信号線に接続され、前記ソース電極は前記画素電極に接続されていることを特徴とする。
【００１３】
（３）
本発明による表示装置は、たとえば、第１の信号線の上面に絶縁膜を介して半導体層が形成され、この半導体層の上面にドレイン電極およびソース電極が形成された薄膜トランジスタと、前記ソース電極と一体化された導電層と第１の信号線と並設される第２の信号線との間に容量素子を備えるものであって、
前記導電層は絶縁膜を介して前記第２の信号線の延在方向に沿って延在して重畳され、
前記ソース電極は、前記ドレイン電極と対向する辺が前記信号線の幅方向に沿って形成されているとともに、前記第１の信号線の延在方向にて半導体層とそれが形成されていない領域に跨いで配置され、
前記第２の信号線はその一部にて線幅を他の部分よりも小さく形成されたパターンを有し、
前記導電層は、その延在方向の各端部のうち、前記ソース電極が跨ぐ部分のうち半導体層が形成されていない側の端部における辺が前記第２の信号線の線幅が小さい部分を交差するように配置されていることを特徴とする。
【００１４】
（４）
本発明による表示装置は、たとえば、第１の信号線の上面に絶縁膜を介して半導体層が形成され、この半導体層の上面にドレイン電極およびソース電極が形成された薄膜トランジスタと、前記ソース電極と一体化された導電層と第１の信号線と並設される第２の信号線との間に容量素子を備えるものであって、
前記導電層は絶縁膜を介して前記第２の信号線の延在方向に沿って延在して重畳され、
前記ソース電極は、前記ドレイン電極と対向する辺が前記信号線の幅方向に沿って形成されているとともに、前記第１の信号線の延在方向にて半導体層とそれが形成されていない領域に跨いで配置され、
前記第１の信号線は前記ドレイン電極から遠のく方向にその幅が急変して狭くなる段部を備えるパターンを有し、
前記ソース電極の該第１の信号線上からそれを越えて延在する部分にて、前記段部に重畳されて形成され、
前記第２の信号線はその一部にて線幅を他の部分よりも小さく形成されたパターンを有し、
前記導電層は、その延在方向の各端部のうち、前記ソース電極が跨ぐ部分のうち半導体層が形成されていない側の端部における辺が前記第２の信号線の線幅が小さい部分を交差するように配置されていることを特徴とする。
【００１５】
（５）
本発明による表示装置は、たとえば、（３）、（４）のいずれかの構成を前提とし、隣接する一対のゲート信号線と隣接する一対のドレイン信号線と囲まれる領域で画素領域を構成し、この画素領域にて、一方のゲート信号線からの信号で駆動される薄膜トランジスタと、この薄膜トランジスタを介して一方のドレイン信号線からの信号が供給される画素電極と、対向電圧信号線からの信号によって前記画素電極との間で当該画素の光学的変化をもたらす対向電極とが備えられ、
前記第１の信号線は前記一方のゲート信号線、第２の信号線は前記対向電圧信号線であって、前記ドレイン電極は前記一方のドレイン信号線に接続され、前記ソース電極は前記画素電極に接続されていることを特徴とする。
【００１６】
（６）
本発明による表示装置は、たとえば、（５）の構成を前提とし、前記ソース電極は、それと一体に形成される前記導電層の上層に絶縁膜を介して形成される前記画素電極と該絶縁膜に形成されたスルーホールを通して接続されていることを特徴とする。
【００１７】
（７）
本発明による表示装置は、たとえば、（１）ないし（６）のいずれかの構成を前提とし、液晶表示装置であることを特徴とする。
【００１８】
（８）
本発明による表示装置は、たとえば、（１）ないし（６）のいずれかの構成を前提とし、有機ＥＬ表示装置であることを特徴とする。
【００１９】
なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。
【発明を実施するための最良の形態】
【００２０】
以下、本発明による表示装置の実施例を図面を用いて説明する。
【００２１】
図１（ａ）は、本発明による液晶表示装置の画素の構成の一実施例を示す平面図である。また、図１（ａ）のＡ−Ａ’線における断面図を図１（ｂ）に、図１（ａ）のＢ−Ｂ’線における断面図を図１（ｃ）に示している。
【００２２】
透明基板ＳＵＢ１の液晶側の面に、まず、ｘ方向に延在しｙ方向に並設されるゲート信号線ＧＬが形成されている。
【００２３】
これらゲート信号線ＧＬは後述のドレイン信号線ＤＬとともに矩形状の領域を囲むようになっており、この領域を画素領域として構成するようになっている。
【００２４】
また、各ゲート信号線ＧＬの間であって、その一方のゲート信号線ＧＬに近接し該ゲート信号線ＧＬに平行に対向電圧信号線ＣＬが形成されている。この対向電圧信号線ＣＬはたとえばゲート信号線ＧＬの形成の際に同時に形成されるようになっている。
【００２５】
ゲート信号線ＧＬおよび対向電圧信号線ＣＬが形成された透明基板ＳＵＢ１の表面にはたとえばＳｉＮからなる絶縁膜ＧＩが該ゲート信号線ＧＬ等をも被って形成されている。
【００２６】
この絶縁膜ＧＩは、後述のドレイン信号線ＤＬの形成領域においては前記ゲート信号線ＧＬおよび対向電圧信号線ＣＬに対する層間絶縁膜としての機能を、後述の薄膜トランジスタＴＦＴの形成領域においてはそのゲート絶縁膜としての機能を有するようになっている。
【００２７】
この絶縁膜ＧＩの表面であって、前記ゲート信号線ＧＬの一部に重畳するようにしてたとえばアモルファスＳｉからなる半導体層ａ−Ｓｉが形成されている。
【００２８】
この半導体層ａ−Ｓｉは、薄膜トランジスタＴＦＴのそれであって、その上面にドレイン電極ＳＤ１およびソース電極ＳＤ２を形成することにより、ゲート信号線ＧＬの一部をゲート電極とする逆スタガ構造のMIS（Metal  Insulator  Semiconductor）型トランジスタを構成することができる。
【００２９】
ここで、前記ドレイン電極ＳＤ１およびソース電極ＳＤ２はドレイン信号線ＤＬの形成の際に同時に形成されるようになっている。
【００３０】
すなわち、ｙ方向に延在されｘ方向に並設されるドレイン信号線ＤＬが形成され、その一部が前記半導体層ａ−Ｓｉの上面にまで延在されてドレイン電極ＳＤ１が形成され、また、このドレイン電極ＳＤ１と薄膜トランジスタＴＦＴのチャネル長分だけ離間されてソース電極ＳＤ２が形成されている。
【００３１】
ソース電極ＳＤ２は後述の画素電極ＰＸと接続される電極となるものであるが、この実施例では該画素電極ＰＸはソース電極ＳＤに対して上層に形成されるため、それらのコンタクト部に至るよう画素領域内に延在されて形成されている。
【００３２】
ここで、前記薄膜トランジスタＴＦＴは、そのチャネル長の方向がゲート信号線ＧＬの延在方向に一致づけられて形成されている。換言すれば、ドレイン電極ＳＤ１とソース電極ＳＤ２の対向する各辺はゲート信号線ＧＬの幅方向に沿って形成されている。このため、ドレイン電極ＳＤ１とそれに接続されるドレイン信号線ＤＬからの延在部の途中には屈曲部を有するパターンとして形成され、ソース電極ＳＤ２はゲート信号線ＧＬと交差するようにして形成されている。
【００３３】
そして、前記ソース電極ＳＤ２は、その画素電極ＰＸと接続される側と反対側の端部において、ゲート信号線ＧＬの形成領域をはみ出すように延在されて形成され、これにともない、該ゲート信号線ＧＬの延在部の近傍のゲート信号線ＧＬには、図２（ａ）に詳細を示すように、該ゲート信号線ＧＬの幅を変化させる突起部ＰＲが形成されている。
【００３４】
ゲート信号線ＧＬの該突起部ＰＲは、該ゲート信号線ＧＬの幅方向に辺が備えられ、この辺のうち一方の辺はソース電極ＳＤ２の前記延在部に重畳する領域内に位置づけられている。この突起部ＰＲの機能については後述する。
【００３５】
また、ソース電極ＳＤ２の画素電極ＰＸ側の端部は前記対向電圧信号線ＣＬ上に至るまで延在され、その後は該対向電圧信号線ＣＬの延在方向に沿って重畳され、その長さは所定の値に設定されている。該対向電圧信号線ＣＬと前記ソース電極ＳＤ２との重畳部は、その間に介在される保護膜ＰＡＳおよび絶縁膜ＧＩを誘電体膜とする容量素子Ｃｓｔｇを構成するようになっている。この容量素子Ｃｓｔｇは、後述の画素電極ＰＸに映像信号が供給された際に比較的長い時間それに蓄積させるため等のために設けられている。
【００３６】
この様にドレイン信号線ＤＬ、ドレイン電極ＳＤ１、およびソース電極ＳＤ２が形成された透明基板ＳＵＢ１の表面には、保護膜ＰＡＳが形成されている。この保護膜ＰＡＳは前記薄膜トランジスタＴＦＴの液晶との直接の接触を回避させるための膜で、たとえばＳｉＮ等の無機材料層、あるいは無機材料層と樹脂等の有機材料層との順次積層体から構成されている。
【００３７】
この保護膜ＰＡＳの表面には、画素電極ＰＸと対向電極ＣＴとが同層で、かつ同一材料で形成されている。
【００３８】
画素電極ＰＸは画素領域内をそのｙ方向に延在しｘ方向に並設された複数（図では２本）の電極群から構成されている。各画素電極ＰＸは薄膜トランジスタＴＦＴ側の端部にて互いに接続され、その接続部の一部はその下層の保護膜ＰＡＳに形成されたスルーホールを通して前記ソース電極ＳＤ２の延在部（容量素子Ｃｓｔｇを構成する部分）に接続されている。
【００３９】
また、対向電極ＣＴは前述の画素電極ＰＸと同様にｙ方向に延在されｘ方向に並設された複数（図では３本）の電極群から構成され、かつ、それら各電極は、平面的に観た場合、前記画素電極ＰＸを間にして位置付けられるようになっている。
【００４０】
すなわち、対向電極ＣＴと画素電極ＰＸは、一方の側のドレイン信号線ＤＬから他方の側のドレイン信号線ＤＬにかけて、対向電極ＣＴ、画素電極ＰＸ、対向電極ＣＴ、画素電極ＰＸ、……、対向電極ＣＴの順にそれぞれ等間隔に配置されている。
【００４１】
ここで、画素領域の両側に位置づけられる対向電極ＣＴは、その一部がドレイン信号線ＤＬに重畳されて形成されているともに、隣接する画素領域における対向電極ＣＴのうち近接するものと共通に形成されている。
【００４２】
換言すれば、ドレイン信号線ＤＬ上に対向電極ＣＴがその中心軸をほぼ一致づけて重畳され、該対向電極ＣＴの幅はそのドレイン信号線ＤＬのそれよりも大きく形成されている。ドレイン信号線ＤＬに対して左側の対向電極ＣＴは左側の画素領域の各対向電極ＣＴの一つを構成し、右側の対向電極ＣＴは右側の画素領域の各対向電極ＣＴの一つを構成するようになっている。
【００４３】
このようにドレイン信号線ＤＬの上層側にて該ドレイン信号線ＤＬよりも幅の広い対向電極ＣＴを形成することにより、該ドレイン信号線ＤＬからの電気力線が該対向電極ＣＴに終端し画素電極ＰＸに終端することを回避できるという効果を奏する。ドレイン信号線ＤＬからの電気力線が画素電極ＰＸに終端した場合、それがノイズとなってしまうからである。
【００４４】
また、電極群からなる各対向電極ＣＴは、ゲート信号線ＧＬを充分に被って形成される同一の材料からなる導電膜と一体的に形成されている。この導電膜は対向電極ＣＴと同電位に保持され、ゲート信号線ＧＬからの電気力線を終端させる機能、および各画素におよぶ対向電極ＣＴの全体の電気抵抗値を低減させる機能をも有する。
【００４５】
なお、画素電極ＰＸおよび対向電極ＣＴの材料としては、たとえば、ITO (Indium Tin Oxide)、ITZO(Indium Tin Zinc Oxide)、IZO (Indium Zinc Oxide)、SnO2（酸化スズ）、In2O3（酸化インジウム）等の透光性の導電材から構成されている。いわゆる画素の開口率を向上させるためである。
【００４６】
そして、このように画素電極ＰＸ、および対向電極ＣＴが形成された透明基板ＳＵＢ１の上面には該対向電極ＣＴ等をも被って配向膜ＡＬが形成されている。この配向膜ＡＬは液晶と直接に当接する膜で、該液晶の分子の初期配向方向を決定づけるようになっている。
【００４７】
このように構成された液晶表示装置は、上述したように、その薄膜トランジスタＴＦＴにおいて、そのソース電極ＳＤ２は、ドレイン電極ＳＤ１と対向する辺がゲート信号線ＧＬの幅方向（図中ｙ方向）に一致づけられているとともに、該ゲート信号線ＧＬの延在方向にて半導体層ａ−Ｓｉとそれが形成されていない領域に跨いで配置されている。
【００４８】
そして、ゲート信号線ＧＬはドレイン電極ＳＤ１から遠のく方向にその幅が急変して狭くなる段部を備えるパターンを有し、前記ソース電極ＳＤ２の該ゲート信号線ＧＬ上からそれを越えて延在する部分にて、前記段部に重畳されて形成された構成となっているものである。
【００４９】
この場合において、ドレイン信号線ＤＬ、ドレイン電極ＳＤ１、およびソース電極ＳＤ２を形成する際、フォトリソグラフィ技術によるフォトマスクの位置合わせ等の関係から、図２（ｂ）に示すように、図中左側へずれて形成された場合を考察する。図中、細線で示したドレイン電極ＳＤ１およびソース電極ＳＤ２は設計どおりに形成されるものに対し、太線で示したドレイン電極ＳＤ１およびソース電極ＳＤ２はずれて形成されたものを示している。
【００５０】
図２（ｂ）において、Ｒ（＋）Ａは、ゲート信号線ＧＬ上で面積増加する領域を示し、Ｒ（＋）Ｂは、半導体層ａ−Ｓｉ上で面積増加する領域を示し、Ｒ（−）Ａは、ゲート信号線ＧＬ上で面積減少する領域を示している。
【００５１】
図２（ａ）において、ソース電極ＳＤ２が被う部分であって、ゲート信号線ＧＬの幅が急変する部分（図中Ｘで示す：以下Ｘ部と称す）が無い場合、Ｒ（＋）ＡとＲ（＋）Ｂの和はＲ（−）Ａとなる。
【００５２】
このとき、半導体層ａ−Ｓｉ上の容量Ｒ（＋）Ｂは、同じ面積ではゲート信号線ＧＬ上の容量より容量の値が少なくなる。したがって、Ｘ部が無いと、左にずれた際に、Ｒ（＋）Ａ部の容量とＲ（＋）Ｂ部の容量の和はＲ（−）Ａ部の容量よりも小さくなって、容量の減少が大きいものとなる。したがって、Ｘ部を設けることで、この急激な容量の変動を抑制することができる。
【００５３】
また、これとは逆の方向、すなわち、図２（ｃ）に示すように、図中右側にずれて形成された場合を考察する。図中、細線で示したドレイン電極ＳＤ１およびソース電極ＳＤ２は設計どおりに形成されるものに対し、太線で示したドレイン電極ＳＤ１およびソース電極ＳＤ２はずれて形成されたものを示している。
【００５４】
図２（ｃ）において、Ｒ（＋）Ａは、ゲート信号線ＧＬ上で面積増加する領域を示し、Ｒ（−）Ｂは、ゲート信号線ＧＬ上で面積減少する領域を示し、Ｒ（−）Ｂは、半導体層ａ−Ｓｉ上で面積減少する領域を示している。
【００５５】
Ｘが無い場合、Ｒ（−）ＡとＲ（−）Ｂの和はＲ（＋）Ａとなる。このとき、半導体層ａ−Ｓｉ上の容量Ｒ（−）Ｂは、同じ面積ではゲート信号線ＧＬ上の容量より容量の値が少なくなる。したがって、Ｘ部が無いと、右にずれた際に、Ｒ（−）Ａ部の容量とＲ（−）Ｂ部の容量の和はＲ（＋）Ａ部の容量よりも小さくなって、容量の増加が大きいものとなる。したがって、Ｘ部を設けることで、この急激な容量の変動を抑制することができる。
【００５６】
図３は、本発明による液晶表示装置の他の実施例を示す平面図であり、図１（ａ）と対応した図となっている。
【００５７】
透明基板ＳＵＢ１の液晶側の面に、まず、ｘ方向に延在しｙ方向に並設されるゲート信号線ＧＬが形成されている。
【００５８】
これらゲート信号線ＧＬは後述のドレイン信号線ＤＬとともに矩形状の領域を囲むようになっており、この領域を画素領域として構成するようになっている。
【００５９】
また、各ゲート信号線ＧＬの間であって、その一方のゲート信号線ＧＬに近接し該ゲート信号線ＧＬに平行に対向電圧信号線ＣＬが形成されている。この対向電圧信号線ＣＬはたとえばゲート信号線ＧＬの形成の際に同時に形成されるようになっている。
【００６０】
ゲート信号線ＧＬおよび対向電圧信号線ＣＬが形成された透明基板ＳＵＢ１の表面にはたとえばＳｉＮからなる絶縁膜ＧＩが該ゲート信号線ＧＬ等をも被って形成されている。
【００６１】
この絶縁膜ＧＩの表面であって、前記ゲート信号線ＧＬの一部に重畳するようにしてたとえばアモルファスＳｉからなる半導体層ａ−Ｓｉが形成されている。
【００６２】
この半導体層ａ−Ｓｉは、薄膜トランジスタＴＦＴのそれであって、その上面にドレイン電極ＳＤ１およびソース電極ＳＤ２を形成することにより、ゲート信号線ＧＬの一部をゲート電極とする逆スタガ構造のMIS型トランジスタを構成することができる。
【００６３】
ここで、前記ドレイン電極ＳＤ１およびソース電極ＳＤ２はドレイン信号線ＤＬの形成の際に同時に形成されるようになっている。
【００６４】
すなわち、ｙ方向に延在されｘ方向に並設されるドレイン信号線ＤＬが形成され、その一部が前記半導体層ａ−Ｓｉの上面にまで延在されてドレイン電極ＳＤ１が形成され、また、このドレイン電極ＳＤ１と薄膜トランジスタＴＦＴのチャネル長分だけ離間されてソース電極ＳＤ２が形成されている。
【００６５】
ソース電極ＳＤ２は後述の画素電極ＰＸと接続される電極となるものであるが、この実施例では該画素電極ＰＸはソース電極ＳＤに対して上層に形成されるため、それらのコンタクト部に至るよう画素領域内に延在されて形成されている。
【００６６】
ここで、前記薄膜トランジスタＴＦＴは、そのチャネル長の方向がゲート信号線ＧＬの延在方向に一致づけられて形成されている。換言すれば、ドレイン電極ＳＤ１とソース電極ＳＤ２の対向する各辺はゲート信号線ＧＬの幅方向に沿って形成されている。このため、ドレイン電極ＳＤ１とそれに接続されるドレイン信号線ＤＬからの延在部の途中には屈曲部を有するパターンとして形成され、ソース電極ＳＤ２はゲート信号線ＧＬと交差するようにして形成されている。
【００６７】
また、ソース電極ＳＤ２は、ゲート信号線ＧＬの延在方向にて半導体層ａ−Ｓｉとそれが形成されていない領域に跨いで配置されているとともに、画素電極ＰＸ側の端部は前記対向電圧信号線ＣＬ上に至るまで延在され、その後は該対向電圧信号線ＣＬの延在方向に沿って重畳された導体層ＣＤＬを有し、その長さは所定の値に設定されている。該対向電圧信号線ＣＬと前記導体層ＣＤＬとの重畳部は、その間に介在される保護膜ＰＡＳおよび絶縁膜ＧＩを誘電体膜とする容量素子Ｃｓｔｇを構成するようになっている。
【００６８】
ここで、前記対向電圧信号線ＣＬは、前記導体層ＣＤＬの一端（図中右側）において、たとえばその各辺側からコ字状に切り欠かれたくびれ部Ｙを備え、このくびれ部Ｙに前記導電層の一端の辺が交差するように配置されている。この効果については後述する。
【００６９】
この様にドレイン信号線ＤＬ、ドレイン電極ＳＤ１、およびソース電極ＳＤ２が形成された透明基板ＳＵＢ１の表面には、保護膜ＰＡＳが形成されている。この保護膜ＰＡＳは前記薄膜トランジスタＴＦＴの液晶との直接の接触を回避させるための膜で、たとえばＳｉＮ等の無機材料層、あるいは無機材料層と樹脂等の有機材料層との順次積層体から構成されている。
【００７０】
この保護膜ＰＡＳの表面には、画素電極ＰＸと対向電極ＣＴとが同層で、かつ同一材料で形成されている。
【００７１】
画素電極ＰＸは画素領域内をそのｙ方向に延在しｘ方向に並設された複数（図では２本）の電極群から構成されている。各画素電極ＰＸは薄膜トランジスタＴＦＴ側の端部にて互いに接続され、その接続部の一部はその下層の保護膜ＰＡＳに形成されたスルーホールを通して前記ソース電極ＳＤ２と接続された導電層に接続されている。
【００７２】
このように薄膜トランジスタＴＦＴ、ドレイン信号線ＤＬ、ドレイン電極ＳＤ１、ソース電極ＳＤ２、および画素電極ＰＸが形成された透明基板ＳＵＢ１の表面には保護膜ＰＡＳが形成されている。この保護膜ＰＡＳは前記薄膜トランジスタＴＦＴの液晶との直接の接触を回避する膜で、該薄膜トランジスタＴＦＴの特性劣化を防止せんとするようになっている。
【００７３】
また、対向電極ＣＴは前述の画素電極ＰＸと同様にｙ方向に延在されｘ方向に並設された複数（図では３本）の電極群から構成され、かつ、それら各電極は、平面的に観た場合、前記画素電極ＰＸを間にして位置付けられるようになっている。
【００７４】
すなわち、対向電極ＣＴと画素電極ＰＸは、一方の側のドレイン信号線ＤＬから他方の側のドレイン信号線ＤＬにかけて、対向電極ＣＴ、画素電極ＰＸ、対向電極ＣＴ、画素電極ＰＸ、……、対向電極ＣＴの順にそれぞれ等間隔に配置されている。
【００７５】
ここで、画素領域の両側に位置づけられる対向電極ＣＴは、その一部がドレイン信号線ＤＬに重畳されて形成されているともに、隣接する画素領域における対向電極ＣＴのうち近接するものと共通に形成されている。
【００７６】
換言すれば、ドレイン信号線ＤＬ上に対向電極ＣＴがその中心軸をほぼ一致づけて重畳され、該対向電極ＣＴの幅はそのドレイン信号線ＤＬのそれよりも大きく形成されている。ドレイン信号線ＤＬに対して左側の対向電極ＣＴは左側の画素領域の各対向電極ＣＴの一つを構成し、右側の対向電極ＣＴは右側の画素領域の各対向電極ＣＴの一つを構成するようになっている。
【００７７】
このようにドレイン信号線ＤＬの上層側にて該ドレイン信号線ＤＬよりも幅の広い対向電極ＣＴを形成することにより、該ドレイン信号線ＤＬからの電気力線が該対向電極ＣＴに終端し画素電極ＰＸに終端することを回避できるという効果を奏する。ドレイン信号線ＤＬからの電気力線が画素電極ＰＸに終端した場合、それがノイズとなってしまうからである。
【００７８】
また、電極群からなる各対向電極ＣＴは、ゲート信号線ＧＬを充分に被って形成される同一の材料からなる導電膜と一体的に形成されている。この導電膜は対向電極ＣＴと同電位に保持され、ゲート信号線ＧＬからの電気力線を終端させる機能、および各画素におよぶ対向電極ＣＴの全体の電気抵抗値を低減させる機能をも有する。
【００７９】
なお、画素電極ＰＸおよび対向電極ＣＴの材料としては、たとえば、ITO (Indium Tin Oxide)、ITZO(Indium Tin Zinc Oxide)、IZO (Indium Zinc Oxide)、SnO2（酸化スズ）、In2O3（酸化インジウム）等の透光性の導電材から構成されている。いわゆる画素の開口率を向上させるためである。
【００８０】
そして、このように画素電極ＰＸ、および対向電極ＣＴが形成された透明基板ＳＵＢ１の上面には該対向電極ＣＴ等をも被って配向膜ＡＬが形成されている。この配向膜ＡＬは液晶と直接に当接する膜で、該液晶の分子の初期配向方向を決定づけるようになっている。
【００８１】
このように構成された液晶表示装置は、上述したように、その薄膜トランジスタＴＦＴのソース電極ＳＤ２は、ドレイン電極ＳＤ１と対向する辺がゲート信号線ＧＬの幅方向（図中ｙ方向）に一致づけられているとともに、該ゲート信号線ＧＬの延在方向にて半導体層ａ−Ｓｉとそれが形成されていない領域に跨いで配置されている。
【００８２】
そして、該ソース電極ＳＤ２と一体に形成される導体層ＣＤＬの下層に配置される対向電圧信号線ＣＬは、該導体層ＣＤＬの一端（図中右側）において、線幅を小さくする部分を備え、この部分に前記導体層ＣＤＬの一端の辺が交差するように配置されている。
【００８３】
この場合において、ドレイン信号線ＤＬ、ドレイン電極ＳＤ１、およびソース電極ＳＤ２を形成する際、フォトリソグラフィ技術によるフォトマスクの位置合わせ等の関係から、それらが図中右側へずれて形成された場合を考察すると、薄膜トランジスタＴＦＴのゲートとソースの間の容量Ｃｇｓは減少するとともに、容量素子Ｃｓｔｇも減少することになり、それらの影響はほぼ相殺される関係とすることができる。
【００８４】
一方、図中左側へずれて形成された場合を考察すると、薄膜トランジスタＴＦＴのゲートとソースの間の容量Ｃｇｓは増加するとともに、容量素子Ｃｓｔｇも増加することになり、それらの影響はほぼ相殺される関係とすることができる。
【００８５】
図４（ａ）は、本発明による液晶表示装置の他の実施例を示す平面図であり、図１（ａ）と対応した図となっている。
【００８６】
透明基板ＳＵＢ１の液晶側の面に、まず、ｘ方向に延在しｙ方向に並設されるゲート信号線ＧＬが形成されている。
【００８７】
これらゲート信号線ＧＬは後述のドレイン信号線ＤＬとともに矩形状の領域を囲むようになっており、この領域を画素領域として構成するようになっている。
【００８８】
また、各ゲート信号線ＧＬの間であって、その一方のゲート信号線ＧＬに近接し該ゲート信号線ＧＬに平行に対向電圧信号線ＣＬが形成されている。この対向電圧信号線ＣＬはたとえばゲート信号線ＧＬの形成の際に同時に形成されるようになっている。
【００８９】
ゲート信号線ＧＬおよび対向電圧信号線ＣＬが形成された透明基板ＳＵＢ１の表面にはたとえばＳｉＮからなる絶縁膜ＧＩが該ゲート信号線ＧＬ等をも被って形成されている。
【００９０】
この絶縁膜ＧＩの表面であって、前記ゲート信号線ＧＬの一部に重畳するようにしてたとえばアモルファスＳｉからなる半導体層ａ−Ｓｉが形成されている。
【００９１】
この半導体層ａ−Ｓｉは、薄膜トランジスタＴＦＴのそれであって、その上面にドレイン電極ＳＤ１およびソース電極ＳＤ２を形成することにより、ゲート信号線ＧＬの一部をゲート電極とする逆スタガ構造のMIS型トランジスタを構成することができる。
【００９２】
ここで、前記ドレイン電極ＳＤ１およびソース電極ＳＤ２はドレイン信号線ＤＬの形成の際に同時に形成されるようになっている。
【００９３】
すなわち、ｙ方向に延在されｘ方向に並設されるドレイン信号線ＤＬが形成され、その一部が前記半導体層ａ−Ｓｉの上面にまで延在されてドレイン電極ＳＤ１が形成され、また、このドレイン電極ＳＤ１と薄膜トランジスタＴＦＴのチャネル長分だけ離間されてソース電極ＳＤ２が形成されている。
【００９４】
ソース電極ＳＤ２は後述の画素電極ＰＸと接続される電極となるものであるが、この実施例では該画素電極ＰＸはソース電極ＳＤに対して上層に形成されるため、それらのコンタクト部に至るよう画素領域内に延在されて形成されている。
【００９５】
ここで、前記薄膜トランジスタＴＦＴは、そのチャネル長の方向がゲート信号線ＧＬの延在方向に一致づけられて形成されている。換言すれば、ドレイン電極ＳＤ１とソース電極ＳＤ２の対向する各辺はゲート信号線ＧＬの幅方向に沿って形成されている。このため、ドレイン電極ＳＤ１とそれに接続されるドレイン信号線ＤＬからの延在部の途中には屈曲部を有するパターンとして形成され、ソース電極ＳＤ２はゲート信号線ＧＬと交差するようにして形成されている。
【００９６】
そして、前記ソース電極ＳＤ２は、その画素電極ＰＸと接続される側と反対側の端部において、ゲート信号線ＧＬの形成領域をはみ出すように延在されて形成され、これにともない、該ゲート信号線ＧＬの延在部の近傍のゲート信号線ＧＬには、図１の説明で示したように該ゲート信号線ＧＬの幅を変化させる突起部ＰＲが形成されている。
【００９７】
ゲート信号線ＧＬの該突起部ＰＲは、該ゲート信号線ＧＬの幅方向に辺が備えられ、この辺のうち一方の辺はソース電極ＳＤ２の前記延在部に重畳する領域内に位置づけられている。
【００９８】
また、ソース電極ＳＤ２の画素電極ＰＸ側の端部は前記対向電圧信号線ＣＬ上に至るまで延在され、その後は該対向電圧信号線ＣＬの延在方向に沿って重畳された導体層ＣＤＬを有し、その長さは所定の値に設定されている。該対向電圧信号線ＣＬと前記ソース電極ＳＤ２との重畳部は、その間に介在される保護膜ＰＡＳおよび絶縁膜ＧＩを誘電体膜とする容量素子Ｃｓｔｇを構成するようになっている。
【００９９】
ここで、前記対向電圧信号線ＣＬは、前記導体層ＣＤＬの一端（図中右側）において、たとえばその各辺側からコ字状に切り欠かれたくびれ部Ｙを備え、このくびれ部Ｙに前記導電層の一端の辺が交差するように配置されている。
【０１００】
この様にドレイン信号線ＤＬ、ドレイン電極ＳＤ１、およびソース電極ＳＤ２が形成された透明基板ＳＵＢ１の表面には、保護膜ＰＡＳが形成されている。この保護膜ＰＡＳは前記薄膜トランジスタＴＦＴの液晶との直接の接触を回避させるための膜で、たとえばＳｉＮ等の無機材料層、あるいは無機材料層と樹脂等の有機材料層との順次積層体から構成されている。
【０１０１】
この保護膜ＰＡＳの表面には、画素電極ＰＸと対向電極ＣＴとが同層で、かつ同一材料で形成されている。
【０１０２】
画素電極ＰＸは画素領域内をそのｙ方向に延在しｘ方向に並設された複数（図では２本）の電極群から構成されている。各画素電極ＰＸは薄膜トランジスタＴＦＴ側の端部にて互いに接続され、その接続部の一部はその下層の保護膜ＰＡＳに形成されたスルーホールを通して前記ソース電極ＳＤ２の延在部（容量素子Ｃｓｔｇを構成する部分）に接続されている。
【０１０３】
また、対向電極ＣＴは前述の画素電極ＰＸと同様にｙ方向に延在されｘ方向に並設された複数（図では３本）の電極群から構成され、かつ、それら各電極は、平面的に観た場合、前記画素電極ＰＸを間にして位置付けられるようになっている。
【０１０４】
すなわち、対向電極ＣＴと画素電極ＰＸは、一方の側のドレイン信号線ＤＬから他方の側のドレイン信号線ＤＬにかけて、対向電極ＣＴ、画素電極ＰＸ、対向電極ＣＴ、画素電極ＰＸ、……、対向電極ＣＴの順にそれぞれ等間隔に配置されている。
【０１０５】
ここで、画素領域の両側に位置づけられる対向電極ＣＴは、その一部がドレイン信号線ＤＬに重畳されて形成されているともに、隣接する画素領域における対向電極ＣＴのうち近接するものと共通に形成されている。
【０１０６】
換言すれば、ドレイン信号線ＤＬ上に対向電極ＣＴがその中心軸をほぼ一致づけて重畳され、該対向電極ＣＴの幅はそのドレイン信号線ＤＬのそれよりも大きく形成されている。ドレイン信号線ＤＬに対して左側の対向電極ＣＴは左側の画素領域の各対向電極ＣＴの一つを構成し、右側の対向電極ＣＴは右側の画素領域の各対向電極ＣＴの一つを構成するようになっている。
【０１０７】
このようにドレイン信号線ＤＬの上層側にて該ドレイン信号線ＤＬよりも幅の広い対向電極ＣＴを形成することにより、該ドレイン信号線ＤＬからの電気力線が該対向電極ＣＴに終端し画素電極ＰＸに終端することを回避できるという効果を奏する。ドレイン信号線ＤＬからの電気力線が画素電極ＰＸに終端した場合、それがノイズとなってしまうからである。
【０１０８】
また、電極群からなる各対向電極ＣＴは、ゲート信号線ＧＬを充分に被って形成される同一の材料からなる導電膜と一体的に形成されている。この導電膜は対向電極ＣＴと同電位に保持され、ゲート信号線ＧＬからの電気力線を終端させる機能、および各画素におよぶ対向電極ＣＴの全体の電気抵抗値を低減させる機能をも有する。
【０１０９】
なお、画素電極ＰＸおよび対向電極ＣＴの材料としては、たとえば、ITO (Indium Tin Oxide)、ITZO(Indium Tin Zinc Oxide)、IZO (Indium Zinc Oxide)、SnO2（酸化スズ）、In2O3（酸化インジウム）等の透光性の導電材から構成されている。いわゆる画素の開口率を向上させるためである。
【０１１０】
そして、このように画素電極ＰＸ、および対向電極ＣＴが形成された透明基板ＳＵＢ１の上面には該対向電極ＣＴ等をも被って配向膜ＡＬが形成されている。この配向膜ＡＬは液晶と直接に当接する膜で、該液晶の分子の初期配向方向を決定づけるようになっている。
【０１１１】
図４（ｂ）は、上述した液晶表示装置の駆動波形を示し、図中Ｇ信号と示したものがゲート信号線ＧＬに供給されるゲート信号を、Ｄ信号と示したものが、ドレイン信号線ＤＬから薄膜トランジスタＴＦＴに供給されるドレイン信号を示している。
【０１１２】
図４（ｂ）に示す信号波形において、画素容量をＣｐｘ、容量ＣｇｓのオンおよびＯＦＦの各容量をそれぞれＣｇｓ（ｏｎ）、Ｃｇｓ（ｏｆｆ）とした場合、
［数１］
飛び込み電圧ΔＶ（正）＝  Cgs(on)／Cpx・(Vgh−Vdh)＋Cgs(off)／Cpx・(Vdh−Vgl)
……（１）
［数２］
飛び込み電圧ΔＶ（負）＝  Cgs(on)／Cpx・(Vgh−Vdh)＋Cgs(off)／Cpx・(Vdl−Vgl)
……（２）
となる。また、
［数３］
ΔＶ（負）−ΔＶ（正）
＝Cgs(on)／Cpx・(Vdh−Vdl)−Cgs(off)／Cpx・(Vdh−Vdl)
＝(Vdh−Vdl)／Cpx・(Cgs(on)−Cgs(off))                              ……（３）
この式（３）を前提とし、上述した構成において、ドレイン信号線ＤＬ、ドレイン電極ＳＤ１、およびソース電極ＳＤ２を形成する際、フォトリソグラフィ技術によるフォトマスクの位置合わせ等の関係から、図中左側へずれて形成された場合を考察する。
【０１１３】
この場合、Ｃｇｓ（ｏｎ）／Ｃｇｓ（ｏｆｆ）の容量差（ソース電極ＳＤ２と半導体層ａ−Ｓｉの重なり面積の大小で規定される）は小さくなり、しかもＣｇｓ（ｏｎ）＞Ｃｇｓ（ｏｆｆ）ゆえ、上記（３）式の値は小さくなり、実効電圧は小さくなる。
【０１１４】
ここで、この実効電圧は、次式（４）に示すように、
［数４］
１／２・{Vdh−ΔV(p)}−(Vdl−ΔV(n))}＝１／２・(Vdh−Vdl)(ΔV(負)−ΔV（正）)
……（４）
となる。
【０１１５】
この現象を低減させるためには、図４（ｃ）に示すように、未書き込み電圧を減らすことによって解決できる。なお、図中Ｄ波形とはドレイン電極ＳＤ１に供給する信号波形をｓ波形とはソース電極ＳＤ２に供給される信号波形を示している。
【０１１６】
このことは、上述した構成において、ソース電極ＳＤ２等が右側へずれた場合、それに応じて容量素子Ｃｓｔｇの容量が自動的に小さくなることから、結果として、容量Ｃｇｓの変動による実効電圧が小さくなった分、容量素子Ｃｓｔｇの容量を小さくすることで実効電圧を大きくさせて補償を図っている。
【０１１７】
また、ソース電極等が左側へずれた場合、Ｃｇｓ（ｏｎ）／Ｃｇｓ（ｏｆｆ）の容量差は大きくなり、しかもＣｇｓ（ｏｎ）＞Ｃｇｓ（ｏｆｆ）ゆえ、上記（３）式の値は大きくなり、実効電圧は大きくなる。
【０１１８】
この現象を低減させるためには、前記未書き込み電圧を増やすことによって解決できる。
【０１１９】
このことは、上述した構成において、ソース電極等が右側へずれた場合、それに応じて容量素子Ｃｓｔｇの容量が自動的に大きくなることから、結果として、容量Ｃｇｓの変動による実効電圧が大きくなった分、容量素子Ｃｓｔｇの容量を大きくすることで実効電圧を小さくさせて補償を図っている。
【０１２０】
上述した各実施例はそれぞれ単独に、あるいは組み合わせて用いても良い。それぞれの実施例での効果を単独であるいは相乗して奏することができるからである。
【０１２１】
また、上述した液晶表示装置は、その対象として上述した画素を有するものに限定されることはなく、いわゆるＴＮ、ＭＶＡ、ＰＶＡ、ＡＳＶ、ＯＣＢと称される他の構造からなるものにも適用できることはいうまでもない。これらも同様の薄膜トランジスタＴＦＴ、および容量素子Ｃｓｔｇを備え、同様の課題を有するからである。
【０１２２】
また、上述した実施例では、容量素子Ｃｓｔｇの一方の電極として対向電圧信号線ＣＬの一部を用いたものである。しかし、対向電極ＣＴに信号を供給することなく容量素子を形成するためのみの機能を有する他の信号線、たとえば容量信号線と称されるものにあっても同様の効果が得られることはもちろんである。
【０１２３】
さらに、上述した実施例では、液晶表示装置を例として挙げたものであるが、たとえば有機ＥＬ表示装置にも適用できることはいうまでもない。有機ＥＬ表示装置は、一対の電極に挟持された発光層を電流によって駆動させる違いはあるが、薄膜トランジスタおよび容量素子も備え、これらに関しては上述したと同様の課題を有するからである。
【図面の簡単な説明】
【０１２４】
【図１】（ａ）は本発明による表示装置の画素の構成の一実施例を示す平面図、（ｂ）は（ａ）のＡ−Ａ’線における断面図、（ｃ）は（ａ）のＢ−Ｂ’線における断面図である。
【図２】本発明による表示装置の効果を示す説明図である。
【図３】本発明による表示装置の画素の構成の他の実施例を示す平面図である。
【図４】（ａ）は本発明による表示装置の画素の構成の他の実施例を示す平面図、（ｂ）は、ゲート信号とドレイン信号との関係を示すタイムチャート、（ｃ）は効果を示す説明図である。
【符号の説明】
【０１２５】
ＳＵＢ１……透明基板、ＧＬ……ゲート信号線、ＤＬ……ドレイン信号線、ＣＬ……対向電圧信号線、ＴＦＴ……薄膜トランジスタ、ａ−Ｓｉ……半導体層、ＳＤ１……ドレイン電極、ＳＤ２……ソース電極、ＰＸ……画素電極、ＣＴ……対向電極、ＣＤＬ……導電層、ＰＲ……突起部、ＢＭ……ブラックマトリクス、ＧＩ……絶縁膜、ＰＡＳ……保護膜、ＡＬ……配向膜
【図１】
2005234159.tif 000003
【図２】
2005234159.tif 000004
【図３】
2005234159.tif 000005
【図４】
2005234159.tif 000006