(57)【要約】  【課題】  誘電体に対して比較的に高温の熱処理を行なうことにより生じる電極の断線を防止できるようにする。  【解決手段】  容量素子２６は、半導体基板１０上の第３の絶縁膜２２に設けられた開口部２２ａの底面及び壁面上に形成された貴金属の酸化物、窒化物又は酸窒化物の多結晶からなる下部電極２３、該下部電極２３の上に形成された誘電体からなる容量絶縁膜２４、及び該容量絶縁膜２４の上に形成された貴金属の酸化物、窒化物又は酸窒化物の多結晶からなる上部電極２５とを有している。この構成により、容量絶縁膜２４に対する誘電体の結晶化のための熱処理時に発生する下部電極２３及び上部電極２５の断線と、容量絶縁膜２４を構成する原子の拡散とを防止することができる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
基板上の絶縁膜に設けられた開口部の底面及び壁面上に形成された第１の導電膜と、前記第１の導電膜の上に形成された誘電体膜と、前記誘電体膜の上に形成された第２の導電膜とからなる容量素子を備え、
前記容量素子における前記誘電体膜は結晶化されており、
前記第１の導電膜及び前記第２の導電膜は、貴金属の酸化物、窒化物又は酸窒化物の多結晶からなることを特徴とする半導体装置。
【請求項２】
前記第１の導電膜及び前記第２の導電膜の少なくとも一方は、前記多結晶を構成するグレインサイズが該導電膜の膜厚の３分の１以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の導電膜及び前記第２の導電膜の少なくとも一方は、高融点金属を含むことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
基板上の絶縁膜の上に、島状に形成されるか、又は断面凹凸形状を有する絶縁膜の該凹凸形状に沿って形成された第１の導電膜と、
前記第１の導電膜の上に形成された誘電体膜と、
前記誘電体膜の上に形成された第２の導電膜とを備え、
前記第１の導電膜及び前記第２の導電膜は、貴金属の酸化物、窒化物又は酸窒化物からなり、前記第１の導電膜及び前記第２の導電膜の少なくとも一方は、高融点金属を含むことを特徴とする半導体装置。
【請求項５】
前記絶縁膜と前記第１の導電膜との間に、前記第１の導電膜の前記絶縁膜に対する密着性を高める密着層をさらに備えていることを特徴とする請求項１又は４に記載の半導体装置。
【請求項６】
前記密着層は、前記誘電体膜に対して行なわれる膜質の向上処理によって酸化されにくい導電性材料からなることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記高融点金属の前記第１の導電膜又は前記第２の導電膜に含まれる割合は、０．５質量％以上且つ３０質量％以下であることを特徴とする請求項３又は４に記載の半導体装置。
【請求項８】
前記貴金属は、イリジウムを主成分とすることを特徴とする請求項１又は４に記載の半導体装置。
【請求項９】
前記誘電体膜は、ぺロブスカイト系酸化物からなる強誘電体膜であることを特徴とする請求項１又は４に記載の半導体装置。
【請求項１０】
基板上の絶縁膜に開口部を形成した後、形成された前記開口部の底面及び壁面上に、貴金属の酸化物、窒化物又は酸窒化物からなる第１の導電膜を形成する工程（ａ）と、
前記第１の導電膜の上に誘電体膜を形成する工程（ｂ）と、
前記誘電体膜の上に、貴金属の酸化物、窒化物又は酸窒化物からなる第２の導電膜を形成する工程（ｃ）と、
前記工程（ｃ）の後に、形成された前記誘電体膜を結晶化する工程（ｄ）とを備え、
前記工程（ａ）及び前記工程（ｃ）において、前記第１の導電膜及び前記第２の導電膜をそれぞれ多結晶構造とすることを特徴とする半導体装置の製造方法。
【請求項１１】
基板上の絶縁膜の上に第１の導電膜を島状に形成するか、又は前記絶縁膜の上部を断面凹凸形状に形成した後、形成された凹凸形状に沿って第１の導電膜を形成する工程（ａ）と、
前記第１の導電膜の上に誘電体膜を形成する工程（ｂ）と、
前記誘電体膜の上に第２の導電膜を形成する工程（ｃ）と、
前記工程（ｃ）の後に、形成された前記誘電体膜を結晶化する工程（ｄ）とを備え、
前記第１の導電膜及び前記第２の導電膜は、貴金属の酸化物、窒化物又は酸窒化物からなり、前記第１の導電膜及び前記第２の導電膜の少なくとも一方は、高融点金属を含むことを特徴とする半導体装置の製造方法。
【請求項１２】
前記工程（ａ）及び前記工程（ｃ）において、前記第１の導電膜及び前記第２の導電膜は、３００℃以上且つ６００℃以下の温度で形成することを特徴とする請求項１０又は１１に記載の半導体装置の製造方法。
【請求項１３】
前記工程（ｄ）において、前記誘電体膜には５００℃以上且つ８００℃以下の温度で熱処理を行なうことを特徴とする請求項１０又は１１に記載の半導体装置の製造方法。
【請求項１４】
前記誘電体膜を結晶化する際の加熱温度と、前記第１の導電膜及び前記第２の導電膜を形成する際の形成温度との差は２００℃以内であることを特徴とする請求項１０又は１１に記載の半導体装置の製造方法。
【請求項１５】
前記工程（ｄ）よりも前に、
前記第１の導電膜及び前記第２の導電膜の形成温度よりも高く且つ前記誘電体膜が結晶化する温度よりも低い温度で、前記第１の導電膜及び前記第２の導電膜に対して熱処理を行なう工程（ｅ）をさらに備えていることを特徴とする請求項１０又は１１に記載の半導体装置の製造方法。
【請求項１６】
前記工程（ｃ）よりも後で且つ前記工程（ｄ）よりも前に、
保護絶縁膜を前記第２の導電膜を覆うように形成する工程（ｆ）をさらに備えていることを特徴とする請求項１０又は１１に記載の半導体装置の製造方法。
【請求項１７】
前記工程（ａ）は、前記第１の導電膜を形成するよりも前に、前記絶縁膜の上に該絶縁膜と前記第１の導電膜との密着性を高める密着層を形成する工程を含むことを特徴とする請求項１０又は１１に記載の半導体装置の製造方法。
【請求項１８】
前記第１の導電膜及び前記第２の導電膜の少なくとも一方は、高融点金属を含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１９】
前記貴金属は、イリジウムを主成分とすることを特徴とする請求項１０又は１１に記載の半導体装置の製造方法。
【請求項２０】
前記誘電体膜は、ぺロブスカイト系酸化物からなる強誘電体膜であることを特徴とする請求項１０又は１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、三次元構造のいわゆる立体キャパシタを有する半導体装置に関し、特に、立体キャパシタの電極を構成する導電膜に貴金属を用いた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）や強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）のような半導体メモリ装置に使用される、ペロブスカイト型の結晶構造を持つ高誘電体又は強誘電体からなる容量絶縁膜は、結晶化及び膜質の向上を図るために比較的高温の酸素雰囲気での熱処理を行なう必要がある。この熱処理時に、例えば容量絶縁膜と電極材料との反応により、容量絶縁膜の組成比が設計値からずれた場合には、容量絶縁膜における分極量の減少やリーク電流の増大等の特性の劣化を引き起こす。そこで、このような容量絶縁膜と接する下部電極又は上部電極を形成する導電膜材料には、耐酸化性を有し且つ容量絶縁膜の組成のずれを防止できるように化学反応性に極めて乏しい白金（Ｐｔ）やルテニウム（Ｒｕ）が一般に用いられる。
【０００３】
また、半導体集積回路の微細化及び高集積化に伴って、ＤＲＡＭ装置や、ＦｅＲＡＭ装置におけるメモリセルにも微細化が求められている。その結果、メモリセルを構成する容量素子は、その単位面積当たりの容量を大きくするために、立体形状すなわち三次元形状化が図られようとしている。
【０００４】
例えば、下記の特許文献１は、断面凹凸形状を有する下地基板上に沿って、白金又はイリジウムを含む下部電極を有機金属気相堆積（ＭＯＣＶＤ）法により形成し、形成した下部電極上に誘電体膜及び上部電極を順次形成して、キャパシタを形成する例を示している。この方法により、アスペクト比が大きい溝部（凹部）に対しても、下部電極をカバレッジ良く且つ均一な膜厚で形成することができる。
【０００５】
下記の特許文献２は、立体形状、例えばコンケーブ（凹）形状の高誘電体膜又は強誘電体膜を含む容量素子の例である。凹部に沿って、スパッタ法により下層導電膜を形成した後に、形成した下層導電膜の上にＣＶＤ法により上層導電膜を形成して下層導電膜と上層導電膜とからなる電極膜を形成することにより、形成された電極膜の底部の隅部には電極膜の途切れ（断線）を生じないようにしている。このように、スパッタ法を用いることにより下層導電膜のモフォロジーが向上し、その後にＣＶＤ法を用いることにより、上層導電膜の膜厚が均一となるため、誘電体膜を結晶化する際の熱処理工程においても、下層導電膜及び上層導電膜が凝集し難くなるので、電極膜における底部の隅部に生じる途切れ（断線）を防止することができる。
【０００６】
下記の特許文献３は、誘電体膜に対する結晶化の熱処理工程で発生する下部電極の膜剥れを断面凹状の下部電極の側壁部分に接着層を形成することにより防止している。ここで、接着層は、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）及び銅（Ｃｕ）のうちいずれか１つを用いた酸化物、又はこれらの酸化物と他の金属との混合物からなる。また、該接着層に、酸化ルテニウムバリウムストロンチウム（(Ｂａ,Ｓｒ）ＲｕＯ3 ）からなる化合物、又はルテニウム（Ｒｕ）若しくは酸素（Ｏ）を含む非晶質材料を用いる構成を開示している。また、下部電極の組成は、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ2 ）又はこれらの混合物である。
【０００７】
下記の特許文献４は、容量素子の下部電極を構成する白金族からなる金属膜と酸化シリコンからなる絶縁膜との界面で生じる金属膜の剥離を、該金属膜と絶縁膜との間に窒化タンタル（ＴａＮ）からなる接着層を設けることにより防止している。さらに、ここでは、接着層の上端部が除去されて、該接着層の上端部が下部電極によって覆われるようにすることにより、接着層が酸化されることを防止している。
【特許文献１】特開２００１−１６０６１６号公報
【特許文献２】特開２００２−２３１９０５号公報
【特許文献３】特開２００１−２２３３４５号公報
【特許文献４】特開２００２−７６３０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本願発明者らが得た、コンケーブ型構造のキャパシタを有する強誘電体不揮発性メモリ（ＦｅＲＡＭ）装置を従来の方法により製造する際に生ずる課題について説明する。
【０００９】
キャパシタの下部電極や上部電極に、金属膜である白金（Ｐｔ）膜を用いた場合には、その後の強誘電体膜の結晶化のための酸素雰囲気での高温熱処理によって、白金膜がマイグレーションや体積収縮を起こし、さらには白金膜が断線を起こす。このように、電極膜に断線が生じると、電極面積が減少してメモリの容量値が小さくなる。また、マイグレーション時の応力により、強誘電体膜の膜質が悪化してリーク等の特性劣化を引き起こす。
【００１０】
また、白金膜が断線した場合には、化学的に極めて安定な白金以外の膜が強誘電体膜に接触してしまったり、又は白金膜以外の膜の成分が強誘電体膜中に拡散したり、逆に強誘電体膜の成分が白金膜以外の膜中に拡散したりして、強誘電体膜の膜質が変化し、誘電体膜の組成ずれによる分極量の減少やリークの増大等を引き起こしてしまう。
【００１１】
また、誘電体膜は下地となる白金膜の結晶性に従って結晶成長し且つ配向するが、下地の白金膜に断線を生じた場合には、断線が生じた部分上に位置する誘電体膜の結晶性が他の部分と異なることにもなる。
【００１２】
以下、本願発明者らにより断線が確認されたＦｅＲＡＭ装置のキャパシタ部分の製造方法について簡単に説明する。
【００１３】
まず、リソグラフィ法及びドライエッチング法により、下地絶縁膜に深さが３００ｎｍ〜５００ｎｍで、テーパ角度が７０°〜８０°の凹部を形成する。次に、スパッタ法により、下地絶縁膜上の凹部に沿ってキャパシタの下部電極となる白金膜を５０ｎｍの膜厚で形成する。ここで、白金膜を下地絶縁膜の上に直接に形成すると、成膜時や熱処理時に白金膜が剥離するため、該白金膜と下地絶縁膜との間に窒化チタン（ＴｉＮ）又は酸化イリジウム（ＩｒＯx ）等からなる密着層を１０ｎｍの膜厚で形成する。次に、強塩基性のスラリーを用いた化学機械的研磨（ＣＭＰ）法により、凹部の内壁面以外の部分に堆積された白金膜と密着層とを下地絶縁膜が露出するまで除去する。次に、有機金属気相堆積（ＭＯＣＶＤ）法により、白金膜の上にタンタル酸ストロンチウムバリウム（ＳＢＴ）膜を１００ｎｍ以下の膜厚でカバレッジが良好となるように形成する。次に、スパッタ法により、ＳＢＴ膜の上に、上部電極となる白金膜を２０ｎｍの膜厚で形成する。次に、リソグラフィ法及びドライエッチング法により、上部電極とＳＢＴ膜とをパターニングする。次に、ＣＶＤ法により、オゾン−ノンシリケートグラス（Ｏ3-ＮＳＧ）等の酸化シリコンからなる絶縁膜を１００ｎｍの膜厚で形成する。次に、急速加熱酸化（ＲＴＯ）法により、温度が７５０℃の酸素雰囲気で６０秒間の熱処理を行なう。この急速加熱酸化処理により、強誘電体膜であるＳＢＴ膜を結晶化させたところ、下部電極と上部電極とを構成する白金膜に断線が生じることを確認している。このとき、上部電極の方が下部電極よりも断線の程度がひどく、断線箇所は凹部の内壁面に不規則（ランダム）に発生していた。なお、白金膜の剥離については観察されなかった。この断線により、立体キャパシタの分極量は約３分の２以下となり、リーク量も増大することを確認している。
【００１４】
以下、前記の各特許文献との差異を示す。
【００１５】
特許文献１の目的は、ＭＯＣＶＤ法により下部電極をカバレッジ良く均一に形成することであり、下部電極の断線は課題として挙げられていない。
【００１６】
特許文献２では、電極膜の形成方法によって、容量膜である誘電体膜に対して行なう比較的に高温の熱処理時に、立体電極の底部の隅部で断線が生じることが課題として上げられている。その解決策として、特許文献２では、導電性を持つ電極膜のモフォロジーや膜厚の均一性を改善することにより電極膜の断線を防止しており、それ以上の防止方法は開示されていない。また、電極膜に生じる断線は該電極膜の底部の隅部で発生することが記載されている。
【００１７】
これに対し、特許文献３は、電極膜の剥離を課題としており、該電極膜に生じる断線は課題として挙げられていない。
【００１８】
また、特許文献４は、電極膜の剥離を防止するため特許文献３と同様に、絶縁膜（下地膜）と電極膜との間に接着層を設ける構成を挙げており、さらに接着層を電極膜で覆うことにより該接着層の酸化を防止している。
【００１９】
本発明は、前記の課題を解決し、誘電体に対して比較的に高温の熱処理を行なったとしても誘電体の近傍に設けられた導電膜に断線を生じないようにすることを目的とする。
【課題を解決するための手段】
【００２０】
前記の目的を達成するため、本発明に係る第１の半導体装置は、基板上の絶縁膜に設けられた開口部の底面及び壁面上に形成された第１の導電膜と、第１の導電膜の上に形成された誘電体膜と、誘電体膜の上に形成された第２の導電膜とからなる容量素子を備え、容量素子における誘電体膜は結晶化されており、第１の導電膜及び第２の導電膜は、貴金属の酸化物、窒化物又は酸窒化物の多結晶からなることを特徴とする。
【００２１】
第１の半導体装置によると、容量素子の電極となる導電膜に貴金属の酸化物、窒化物又は酸窒化物を用いており、これら貴金属の酸化物、窒化物又は酸窒化物は貴金属のみからなる導電膜と比較してそのマイグレーション耐性が高く、また体積収縮率が小さいことから、誘電体膜の結晶化のための熱処理によって発生する導電膜の断線を防止することができる。また、貴金属の酸化物、窒化物又は酸窒化物の膜は一般に化学的に安定であることから、誘電体膜の熱処理時に誘電体膜を構成する原子の拡散を防止できる。このため、誘電体の分極量の減少が抑えられるので、誘電体の信頼性を維持できるようになり、その結果、安定した電極を実現することができる。
【００２２】
第１の半導体装置において、第１の導電膜及び第２の導電膜の少なくとも一方は、多結晶を構成するグレインサイズが該導電膜の膜厚の３分の１以下であることが好ましい。このようにすると、導電膜のマイグレーションに対する耐性が向上するため、該導電膜に生じる断線をより確実に防止することができる。
【００２３】
第１の半導体装置において、第１の導電膜及び前記第２の導電膜の少なくとも一方は高融点金属を含むことが好ましい。このように、導電膜に高融点金属を添加すると、高融点金属を添加されない導電膜と比べてマイグレーションに対する耐性が高くなり、さらに体積収縮率も小さくなるため、誘電体膜に対して行なわれる熱処理によって生じる導電膜の断線を防止することができる。
【００２４】
ここで、高融点金属は、導電膜を構成する貴金属とは異なる金属からなることが好ましい。
【００２５】
本発明に係る第２の半導体装置は、基板上の絶縁膜の上に、島状に形成されるか、又は断面凹凸形状を有する絶縁膜の該凹凸形状に沿って形成された第１の導電膜と、第１の導電膜の上に形成された誘電体膜と、誘電体膜の上に形成された第２の導電膜とを備え、第１の導電膜及び第２の導電膜は、貴金属の酸化物、窒化物又は酸窒化物からなり、第１の導電膜及び第２の導電膜の少なくとも一方は、高融点金属を含むことを特徴とする。
【００２６】
第２の半導体装置によると、高融点金属を添加された導電膜は、高融点金属を添加されていない導電膜と比べてマイグレーションに対する耐性が高くなり、体積収縮率も小さくなるため、誘電体膜に対して行なわれる熱処理によって生じる導電膜の断線を防止することができる。
【００２７】
第１又は第２の半導体装置は、絶縁膜と第１の導電膜との間に、第１の導電膜の絶縁膜に対する密着性を高める密着層をさらに備えていることが好ましい。このようにすると、第１の導電膜のマイグレーションに対する耐性がさらに向上する。
【００２８】
この場合に、密着層は誘電体膜に対して行なわれる膜質の向上処理によって酸化されにくい導電性材料からなることが好ましい。このようにすると、密着層を形成した後の誘電体膜に対する膜質向上を図る熱処理にさらされたとしても、密着層の酸化による膜剥がれを防止することができる。
【００２９】
第１又は第２の半導体装置において、高融点金属の導電膜に対する添加量は、０．５質量％以上且つ３０質量％以下であることが好ましい。ここで、高融点金属は、導電膜を構成する貴金属とは異なる金属からなることが好ましい。
【００３０】
第１又は第２の半導体装置において、貴金属はイリジウムを主成分とすることが好ましい。
【００３１】
第１又は第２の半導体装置において、誘電体膜はペロブスカイト系酸化物からなる強誘電体膜であることが好ましい。
【００３２】
この場合に、強誘電体膜は主成分としてビスマスを含むことが好ましい。
【００３３】
本発明に係る第１の半導体装置の製造方法は、基板上の絶縁膜に開口部を形成した後、形成された開口部の底面及び壁面上に、貴金属の酸化物、窒化物又は酸窒化物からなる第１の導電膜を形成する工程（ａ）と、第１の導電膜の上に誘電体膜を形成する工程（ｂ）と、誘電体膜の上に、貴金属の酸化物、窒化物又は酸窒化物からなる第２の導電膜を形成する工程（ｃ）と、工程（ｃ）の後に、形成された誘電体膜を結晶化する工程（ｄ）とを備え、工程（ａ）及び工程（ｃ）において、第１の導電膜及び第２の導電膜をそれぞれ多結晶構造とすることを特徴とする。
【００３４】
第１の半導体装置の製造方法によると、導電膜に貴金属の酸化物、窒化物又は酸窒化物を用いているため、これら貴金属の酸化物、窒化物又は酸窒化物は貴金属と比較してマイグレーション耐性が高く、また体積収縮率が小さいことから、誘電体膜の結晶化のための熱処理によって発生する導電膜の断線を防止することができる。また、貴金属の酸化物、窒化物又は酸窒化物の膜は一般に化学的に安定であることから、誘電体膜の熱処理時に、誘電体膜を構成する原子の拡散が防止される。このため、誘電体の分極量の減少が抑えられるので、誘電体膜の信頼性を維持できるようになり、その結果、導電膜から安定した電極を得ることができる。
【００３５】
本発明に係る第２の半導体装置の製造方法は、基板上の絶縁膜の上に第１の導電膜を島状に形成するか、又は絶縁膜の上部を断面凹凸形状に形成した後、形成された凹凸形状に沿って第１の導電膜を形成する工程（ａ）と、第１の導電膜の上に誘電体膜を形成する工程（ｂ）と、誘電体膜の上に第２の導電膜を形成する工程（ｃ）と、該工程（ｃ）の後に、形成された誘電体膜を結晶化する工程（ｄ）とを備え、第１の導電膜及び第２の導電膜は、貴金属の酸化物、窒化物又は酸窒化物からなり、第１の導電膜及び第２の導電膜の少なくとも一方は、高融点金属を含むことを特徴とする。
【００３６】
第２の半導体装置の製造方法によると、第１の導電膜及び第２の導電膜の少なくとも一方に高融点金属を添加するため、高融点金属が添加された導電膜は高融点金属を添加されない導電膜と比べてマイグレーションに対する耐性が高くなり且つ体積収縮率も小さくなるため、誘電体膜を結晶化する例えば熱処理によって生じる導電膜の断線を防止することができる。
【００３７】
第１又は第２の半導体装置の製造方法は、工程（ａ）及び工程（ｃ）において、第１の導電膜又は第２の導電膜は、３００℃以上且つ６００℃以下の温度で形成することが好ましい。このように、第１の導電膜又は第２の導電膜をその成膜温度としては比較的に高温である３００℃以上且つ６００℃以下の温度で形成するため、誘電体膜に対して導電膜の成膜温度よりも高い温度で行なう誘電体膜の膜質向上のための熱処理時に、導電膜は既に比較的に高い熱履歴を受けているので、誘電体膜に対する熱処理による導電膜の熱収縮量が減少し、その結果、該導電膜に生じる断線を防止することができる。
【００３８】
第１又は第２の半導体装置の製造方法は、工程（ｄ）において、誘電体膜には５００℃以上且つ８００℃以下の温度で熱処理を行なうことが好ましい。
【００３９】
また、第１又は第２の半導体装置の製造方法において、誘電体膜を結晶化する際の加熱温度と、第１の導電膜及び第２の導電膜を形成する際の形成温度との差は２００℃以内であることが好ましい。このようにすると、誘電体膜に対して膜質向上を図る熱処理時において、各導電膜は誘電体膜に施す熱処理温度に対して既に２００℃以内の熱履歴を受けているため、誘電体膜に対する熱処理による導電膜の熱収縮量が減少するので、導電膜に生じる断線を防止することができる。
【００４０】
第１又は第２の半導体装置の製造方法は、工程（ｄ）よりも前に、第１の導電膜及び第２の導電膜の形成温度よりも高く且つ誘電体膜が結晶化する温度よりも低い温度で、第１の導電膜及び第２の導電膜に対して熱処理を行なう工程（ｅ）をさらに備えていることが好ましい。このようにすると、誘電体膜に対して導電膜の成膜温度よりも高い温度で行なう誘電体膜の結晶化を図る熱処理時に、導電膜は既に該導電膜の形成温度よりも高く且つ誘電体が結晶化する温度よりも低い温度の熱処理を受けているため、誘電体膜の結晶化を図る熱処理時に導電膜の熱収縮量が減少するので、該導電膜に生じる断線を防止することができる。
【００４１】
第１又は第２の半導体装置の製造方法は、工程（ｃ）よりも後で且つ工程（ｄ）よりも前に、保護絶縁膜を第２の導電膜を覆うように形成する工程（ｆ）をさらに備えていることが好ましい。このようにすると、誘電体膜に対する膜質向上を図る熱処理時に、第２の導電膜はその上の保護絶縁膜によって高温の雰囲気に直接にさらされなくなると共に、第２の導電膜の熱収縮量が減少するため、第２の導電膜に生じる断線を防止することができる。
【００４２】
また、第１又は第２の半導体装置の製造方法において、工程（ａ）は、第１の導電膜を形成するよりも前に、絶縁膜の上に該絶縁膜と第１の導電膜との密着性を高める密着層を形成する工程を含むことが好ましい。このようにすると、第１の導電膜に対するマイグレーションに対する耐性がさらに向上する。
【００４３】
第１半導体装置の製造方法において、第１の導電膜及び第２の導電膜の少なくとも一方は高融点金属を含むことが好ましい。
【００４４】
第１又は第２の半導体装置の製造方法において、貴金属はイリジウムを主成分とすることが好ましい。
【００４５】
また、第１又は第２の半導体装置の製造方法において、誘電体膜はぺロブスカイト系酸化物からなる強誘電体膜であることが好ましい。
【発明の効果】
【００４６】
本発明に係る半導体装置及びその製造方法によると、容量素子の電極となる導電膜の形成後に容量膜である誘電体膜に対して施される熱処理により導電膜が断線することを防止することができる。
【発明を実施するための最良の形態】
【００４７】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００４８】
図１は本発明の第１の実施形態に係る半導体メモリ装置の断面構成を示している。
【００４９】
図１に示すように、例えば、シリコン（Ｓｉ）からなる半導体基板１０の上部に形成されたシャロウトレンチ分離（ＳＴＩ：Shallow Trench Isolation）領域１１に区画されてなる各素子形成領域には、それぞれゲート絶縁膜１２を介在させたゲート電極１３と該ゲート電極１３の両側方に形成された不純物拡散層１４とからなる複数のトランジスタ１５が形成されている。
【００５０】
半導体基板１０の上には、膜厚が約０．４μｍ〜０．８μｍの酸化シリコンからなる第１の層間絶縁膜１６が各トランジスタ１５を覆うように形成されている。ここで、酸化シリコンには、ホウ素（Ｂ）及びリン（Ｐ）を添加したいわゆるＢＰＳＧ(Boro-Phospho-Silicate Glass）や、高密度プラズマにより形成され、ホウ素やリンが添加されない、いわゆるＨＤＰ−ＮＳＧ（High Density Plasma-Non Silicate Glass）、又は酸化雰囲気にオゾン（Ｏ3 ）を用いたＯ3-ＮＳＧを用いると良い。
【００５１】
第１の層間絶縁膜１６におけるトランジスタ１５の一方の不純物拡散層１４の上には該不純物拡散層１４と電気的に接続される第１のコンタクトプラグ１７が形成されている。第１のコンタクトプラグの材料には、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）又は窒化タンタル（ＴａＮ）を用いる。さらに、チタン（Ｔｉ）、ニッケル（Ｎｉ）若しくはコバルト（Ｃｏ）の珪化金属、又は銅（Ｃｕ）、さらには不純物をドーピングされた多結晶シリコンを用いてもよい。
【００５２】
上面が平坦化された第１の層間絶縁膜１６の上には、第１のコンタクトプラグ１７と電気的に接続され、タングステン又は多結晶シリコンからなる複数のビット配線１８が選択的に形成されている。
【００５３】
第１の層間絶縁膜１６の上には、各ビット配線１８を覆うように第２の層間絶縁膜１９が形成されている。第２の層間絶縁膜１９は各ビット配線１８の酸化を防止できる程度の膜厚が必要である。
【００５４】
第１の層間絶縁膜１６及び第２の層間絶縁膜１９におけるトランジスタ１５の他方の不純物拡散層１４の上には、該不純物拡散層１４と電気的に接続される第２のコンタクトプラグ２０が形成されている。なお、第２のコンタクトプラグ２０には第１のコンタクトプラグ１７に用いた材料と同等の材料を用いればよい。
【００５５】
上面が平坦化された第２の層間絶縁膜１９の上には、第２のコンタクトプラグ２０とそれぞれ電気的に接続され、且つ第２の層間絶縁膜１９上における第２のコンタクトプラグ２０の周辺部分をも覆う複数の酸素バリア膜２１が形成されている。酸素バリア膜２１の材料には、例えば窒化チタンアルミニウム（ＴｉＡｌＮ）、酸窒化チタンアルミニウム（ＴｉＡｌＯＮ）、窒化チタン（ＴｉＮ）、酸化イリジウム（ＩｒＯx ）、イリジウム（Ｉｒ）、酸化ルテニウム（ＲｕＯx ）、又はルテニウム（Ｒｕ）を用いれば良く、また、これらのうちの少なくとも２つからなる積層構造としても良い。ここで、酸化イリジウム及び酸化ルテニウムの一般式におけるｘは正の実数である。
【００５６】
第２の層間絶縁膜１９の上には、各酸素バリア膜２１を露出する開口部を有し酸素バリア膜２１上の膜厚が３００ｎｍ〜７００ｎｍ程度の第３の層間絶縁膜２２が形成されている。この第３の層間絶縁膜２２の膜厚は後述する容量素子の容量値を決定するパラメータとなる。
【００５７】
第３の層間絶縁膜２２における各開口部には、その壁面及び底面に沿うように、例えば貴金属の酸化物、窒化物又は酸窒化物からなる下部電極２３および上部電極２５と容量絶縁膜２４とからなる容量素子２６が形成されている。下部電極２３及び上部電極２５の具体的な材料は、白金（Ｐｔ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、金（Ａｕ）、銀（Ａｇ）、パラジウム（Ｐｄ）、ロジウム（Ｒｈ）又はオスミウム（Ｏｓ）の酸化物、窒化物又は酸窒化物がある。例えば、酸化物を用いる場合には、酸化イリジウム（ＩｒＯ2 ）、酸化ルテニウム（ＲｕＯ2 ）又は酸化銀(Ａｇ2Ｏ）等である。
【００５８】
また、容量絶縁膜２４として、強誘電体であるチタン酸バリウムストロンチウム（ＢａxＳｒ1-xＴｉＯ3)（但し、ｘは０≦ｘ≦１である。以下、ＢＳＴと呼ぶ。）系誘電体や、ジルコニウムチタン酸鉛（Ｐｂ（ＺｒxＴ1-x)Ｏ3）（但し、ｘは０≦ｘ≦１である。以下、ＰＺＴと呼ぶ。）若しくはジルコニウムチタン酸鉛ランタン（ＰｂyＬａ1-y(ＺｒxＴｉ1-x)Ｏ３）（但し、ｘ，ｙは０≦ｘ，ｙ≦１である。）等の鉛を含むペロブスカイト系誘電体、又はタンタル酸ストロンチウムビスマス（Ｓｒ1-yＢｉ2+xＴａ2Ｏ9）（但し、ｘ，ｙは０≦ｘ，ｙ≦１である。以下、ＳＢＴと呼ぶ。）若しくはチタン酸ビスマスランタン（Ｂｉ4-xＬａxＴｉ3 Ｏ12）（但し、ｘは０≦ｘ≦１である。）等のビスマスを含むペロブスカイト系誘電体を用いると、不揮発性メモリ装置を作製することができる。
【００５９】
また、強誘電体膜には、一般式がＡＢＯ3 （但し、ＡとＢとは異なる元素である。）で表わされるペロブスカイト構造を有する化合物を用いることができる。ここで、元素Ａは、例えば、鉛（Ｐｂ）、バリウム（Ｂａ）、ストロンチウム（Ｓｒ）、カルシウム（Ｃａ）、ランタン（Ｌａ）、リチウム（Ｌｉ）、ナトリウム（Ｎａ）、カリウム（Ｋ）、マグネシウム（Ｍｇ）及びビスマス（Ｂｉ）からなる群より選択される少なくとも１つであり、元素Ｂは、例えば、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、タングステン（Ｗ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、スカンジウム（Ｓｃ）、コバルト（Ｃｏ）、ハフニウム（Ｈｆ）、マグネシウム（Ｍｇ）及びモリブデン（Ｍｏ）からなる群より選択される少なくとも１つである。
【００６０】
また、容量絶縁膜２４は、単層の強誘電体膜に限られず、組成が異なる複数の強誘電体膜を用いてもよく、さらには、異なる組成を連続的に変化させて、組成を傾斜させる構成としてもよい。
【００６１】
また、本発明に係る容量絶縁膜２４は、強誘電体に限られないことはいうまでもなく、酸化シリコン（ＳｉＯ2 ）、窒化シリコン（Ｓｉ3Ｎ4）、五酸化ニオブ（Ｎｂ2Ｏ5）、五酸化タンタル（Ｔａ2Ｏ5）又は酸化アルミニウム（Ａｌ2Ｏ3）等を用いてもよい。
【００６２】
第３の層間絶縁膜２２の上には、第４の層間絶縁膜２７が容量素子２６の凹部を埋めるように形成されている。第２の層間絶縁膜１９、第３の層間絶縁膜２２及び第４の層間絶縁膜２７における第１のコンタクト１７の上には、該第１のコンタクトプラグ１７及びビット配線１８と電気的に接続される第３のコンタクトプラグ２８が形成されている。ここでも、第３のコンタクトプラグ２８には第１のコンタクトプラグ１７及び第２のコンタクトプラグ２０に用いた材料と同等の材料を用いればよい。
【００６３】
以下、前記のように構成された半導体メモリ装置の製造方法について図面を参照しながら説明する。
【００６４】
図２（ａ）〜図２（ｄ）乃至図６（ａ）〜図６（ｃ）は本発明の第１の実施形態に係る半導体メモリ装置の製造方法の工程順の断面構成を示している。
【００６５】
まず、図２（ａ）に示すように、半導体基板１０の上部にＳＴＩ領域１１を選択的に形成し、形成したＳＴＩ領域１１により半導体基板１０を複数の素子形成領域に区画する。続いて、各素子形成領域に、例えば酸化シリコン又は酸窒化シリコンからなり膜厚が約３ｎｍのゲート絶縁膜１２と、多結晶シリコン、金属又は金属珪化物を含み膜厚が約２００ｎｍのゲート電極１３とを順次形成し、続いてゲート電極１３をマスクとする不純物イオンのイオン注入により不純物拡散層１４を形成して、トランジスタ１５をそれぞれ形成する。続いて、ＣＶＤ法により、ＢＰＳＧ、ＨＤＰ−ＮＳＧ又はＯ3-ＮＳＧのような絶縁膜を約０．６μｍ〜１．２μｍの膜厚で成膜し、その後、化学的機械的研磨（Chemical Mechanical Polish：ＣＭＰ）法を用いて、成膜した絶縁膜の表面を平坦化して膜厚が約０．４μｍ〜０．８μｍの第１の層間絶縁膜１６を形成する。
【００６６】
次に、図２（ｂ）に示すように、リソグラフィ法及びドライエッチング法により、第１の層間絶縁膜１６に各トランジスタ１５の一方の不純物拡散層１４を露出する第１のコンタクトホール１６ａを形成する。
【００６７】
次に、図２（ｃ）に示すように、スパッタ法、ＣＶＤ法又はめっき法により、第１の層間絶縁膜１６の上に、第１のコンタクトホール１６ａが充填されるように第１のコンタクトプラグ形成膜１７Ａを成膜する。ここで、第１のコンタクトプラグ形成膜１７Ａは、前述したように、タングステン等の金属、窒化チタン等の窒化金属、珪化チタン等の珪化金属、銅、又は多結晶シリコンを用いる。また、第１のコンタクトプラグ形成膜１７Ａを成膜する前に、例えば基板側から順次積層されたチタンと窒化チタン、又はタンタルと窒化タンタルとの積層膜からなる密着層を形成してもよい。
【００６８】
次に、図２（ｄ）に示すように、成膜した第１のコンタクトプラグ形成膜１７Ａに対して、第１の層間絶縁膜１６が露出するまでエッチバック又はＣＭＰ処理を行なって、第１のコンタクトプラグ形成膜１７Ａから、各トランジスタ１５の一方の不純物拡散層１４と電気的に接続される第１のコンタクトプラグ１７を形成する。
【００６９】
次に、図３（ａ）に示すように、スパッタ法、ＣＶＤ法又は炉により、第１の層間絶縁膜１６の上に、例えばタングステン又は多結晶シリコンからなる導電膜を形成し、続いて、リソグラフィ法及びエッチング法により、導電膜を第１のコンタクトプラグ１７と接続されるようにパターニングして、導電膜から複数のビット配線１８を形成する。このとき、配線材料がタングステンの場合には、例えば塩素系ガス及びフッ素系ガスを混合したエッチングガスを用いれば良く、多結晶シリコンの場合にはフッ素系ガスを用いればよい。また、ビット配線１８にタングステンを用いる場合には、タングステン膜を形成する前に、基板側から順次積層された例えばチタンと窒化チタンとの積層膜からなる密着層を形成してもよい。また、各ビット配線１８の厚さは配線抵抗及び設計ルールによって決定され、２０ｎｍ〜１５０ｎｍ程度が好ましい。さらには、容量素子の上部の配線との間でスタック型のコンタクトプラグを形成する場合には、あらかじめ第１のコンタクトプラグ１７のうちの１つのプラグを覆うようにビット配線パターンを形成しておいてもよい。
【００７０】
次に、図３（ｂ）に示すように、ＣＶＤ法により、第１の層間絶縁膜１６の上に、膜厚が約２００ｎｍ〜８００ｎｍのＢＰＳＧ等からなる第２の層間絶縁膜１９を各ビット配線１８を覆うように成膜する。続いて、成膜した第２の層間絶縁膜１９に対して、ＣＭＰ、エッチバック又はリフロー処理を行なって平坦化する。この平坦化処理により、第２の層間絶縁膜１９の上に設けられる容量素子の形成が容易となる。なかでも、ＣＭＰ法を用いると、第２の層間絶縁膜１９の上部に各ビット配線１８により生じた段差部分をより一層平坦化することができる。なお、第２の層間絶縁膜１９における各ビット配線１８の上側部分の膜厚Ｘを各ビット配線１８の酸化を防止できる膜厚である５０ｎｍ〜５００ｎｍに設定することが好ましい。
【００７１】
次に、図３（ｃ）に示すように、リソグラフィ法及びドライエッチング法により、第１の層間絶縁膜１６及び第２の層間絶縁膜１９に、各トランジスタ１５の他方の不純物拡散層１４を露出する第２のコンタクトホール１９ａを形成する。
【００７２】
次に、図３（ｄ）に示すように、スパッタ法、ＣＶＤ法又はめっき法により、第２の層間絶縁膜１９の上に、第２のコンタクトホール１９ａが充填されるように第２のコンタクトプラグ形成膜（図示せず）を成膜する。ここで、第２のコンタクトプラグ形成膜の材料は、第１のコンタクトプラグ１７と同等でよい。また、ここでも、第２のコンタクトプラグ形成膜を成膜する前に、窒化チタンとチタン又は窒化タンタルとタンタルとの積層膜からなる密着層を形成してもよい。その後、成膜した第２のコンタクトプラグ形成膜に対して、第２の層間絶縁膜１９が露出するまでエッチバック又はＣＭＰ処理を行なって、第２のコンタクトプラグ形成膜から、各トランジスタ１５の他方の不純物拡散層１４と電気的に接続される第２のコンタクトプラグ２０を形成する。
【００７３】
次に、図４（ａ）に示すように、第２の層間絶縁膜１９の上に、例えば、スパッタ法、ＣＶＤ法、又は有機金属気相堆積(Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法により、第２の層間絶縁膜１９上の全面に、膜厚が５０ｎｍ〜２５０ｎｍで、第２のコンタクトプラグ２０の酸化を防止する酸素バリア形成膜２１Ａを成膜する。前述したように、酸素バリア形成膜２１Ａの材料には、窒化チタン、窒化チタンアルミニウム、酸窒化チタンアルミニウム、イリジウム若しくはその酸化物、又はルテニウム若しくはその酸化物を用いる。
【００７４】
次に、図４（ｂ）に示すように、リソグラフィ法、及び塩素系ガスとフッ素系ガスとの混合ガスを用いたドライエッチング法により、各第２のコンタクトプラグ２０及びその周辺部をそれぞれ覆うようにパターニングすることにより、酸素バリア形成膜２１Ａから複数の酸素バリア膜２１を形成する。なお、図示はしていないが、第２のコンタクトプラグ形成膜を第２の層間絶縁膜１９上から除去する際に、各第２のコンタクトプラグ２０の上端面に生じる凹状部（リセス部）に酸素バリア膜２１を埋め込む構成としてもよい。
【００７５】
次に、図４（ｃ）に示すように、ＣＶＤ法により、第２の層間絶縁膜１９の上に、膜厚が約９００ｎｍ〜１４００ｎｍのＢＰＳＧ等からなる第３の層間絶縁膜２２を各酸素バリア膜２１を覆うように成膜する。続いて、成膜した第３の層間絶縁膜２２に対して、ＣＭＰ法により平坦化処理を行なう。このとき、第３の層間絶縁膜２２における各酸素バリア膜２１上の厚さは、容量素子の容量値を決めるパラメータとなり、ここでは、３００ｎｍ〜７００ｎｍ程度が望ましい。
【００７６】
次に、図４（ｄ）に示すように、リソグラフィ法及びエッチング法により、第３の層間絶縁膜２２に対して、各酸素バリア膜２１の中央部分すなわち第２のコンタクトプラグ２０の上方部分を露出する複数の開口部２２ａを形成する。ここで、開口部２２ａを形成するエッチングは、ドライエッチでもウエットエッチでもよい。
【００７７】
また、開口部２２ａは、底面から上面に向かうに従って開口が広がる形状、すなわち図４（ｄ）に示す断面図において開口部の壁面がテーパー形状となっている。
【００７８】
次に、図５（ａ）に示すように、スパッタ法、ＣＶＤ法又はＭＯＣＶＤ法により、約２００℃〜５００℃の温度下で第３の層間絶縁膜２２の上に各開口部２２ａの壁面及び底面を含む全面にわたって、白金又はイリジウム等の貴金属の酸化物、窒化物又は酸窒化物からなり、膜厚が約２０ｎｍ〜６０ｎｍの下部電極形成膜２３Ａを成膜する。
【００７９】
ここで、下部電極形成膜２３Ａに酸化イリジウム（ＩｒＯ2 ）を用いる場合の成膜条件について説明する。
【００８０】
まず、スパッタ法により酸化イリジウムからなる下部電極形成膜２３Ａを成膜する場合の成膜条件を以下に示す。
【００８１】
ターゲット材：イリジウム（Ｉｒ）
基板温度：３００℃〜５００℃
圧力：０．５Ｐａ〜０．８Ｐａ
パワー：０．８ｋＷ〜３．５ｋＷ
スパッタガス：アルゴン（Ａｒ）
酸化性ガス：酸素（Ｏ2 ）
ガス比：Ｏ2 ／Ａｒ＝１〜３
次に、スパッタ法に代えて、ＭＯＣＶＤ法により酸化イリジウムからなる下部電極形成膜２３Ａを成膜する場合の成膜条件を示す。
【００８２】
イリジウムを含む有機金属原料（前駆体）
：ジメチルイリジウムシクロオクタジエン
溶媒：テトラヒドラフラン
気化器の温度：６０℃〜１２０℃
酸化性ガス：酸素（Ｏ2 ）［流量５０〜１５０ｍｌ／ｍｉｎ］
キャリアガス：アルゴン（Ａｒ）［流量１５０〜２５０ｍｌ／ｍｉｎ］
圧力：１３３Ｐａ〜２６６Ｐａ
温度：２５０℃〜４５０℃
ここで、貴金属の窒化物は、スパッタ法による場合には窒素ガスを用いて成膜を行ない、また、貴金属の酸窒化物は、窒素ガスと酸素ガスとを用いて成膜を行なう。また、ＭＯＣＶＤ法による場合には、窒素又は酸素を含んだ原料を適宜用いることにより成膜を行なう。これにより、下部電極形成膜２３Ａは、スパッタ法又はＭＯＣＶＤ法のいずれの場合にも多結晶構造となる。
【００８３】
このように、ＭＯＣＶＤ法を用いて下部電極形成膜２３Ａを成膜することにより、下部電極形成膜２３Ａにおける第３の層間絶縁膜２２の開口部２２ａの壁面及び底面でのカバレッジが良好となる。その上、下部電極形成膜２３Ａに貴金属の酸化物又は窒化物を用いることにより、電極形成膜の収縮率が減少するため、該電極形成膜の断線を防止することができる。
【００８４】
次に、図５（ｂ）に示すように、ＣＭＰ法により、第３の層間絶縁膜２２上に堆積した下部電極形成膜２３Ａを第３の層間絶縁膜２２が露出するように除去することにより、第３の層間絶縁膜２２の開口部２２ａの壁面及び底面上に下部電極形成膜２３Ａから下部電極２３を形成する。
【００８５】
ここで、ＣＭＰ法を用いる代わりに、第３の層間絶縁膜２２の開口部２２ａに形成された下部電極２３の凹部を埋め込むように絶縁膜（犠牲膜、図示せず）を堆積し、堆積した絶縁膜に対してドライエッチにより全面的にエッチバックを行なうことにより、下部電極形成膜２３Ａにおける下部電極２３以外の部分を第３の層間絶縁膜２２が露出するまで除去してもよい。その後、下部電極２３上の犠牲膜をフッ化水素酸（ＨＦ）等によるウェットエッチングにより除去する。
【００８６】
次に、図５（ｃ）に示すように、スパッタ法又はＭＯＣＶＤ法により、第３の層間絶縁膜２２の上に断面凹状の各下部電極２３を含む全面にわたって、例えば強誘電体からなり、膜厚が４０ｎｍ〜１００ｎｍの容量絶縁膜形成膜２４Ａを成膜する。前述したように、容量絶縁膜形成膜２４Ａには、ＢＳＴ、ＰＺＴ又はＳＢＴ等の強誘電体材料を用いる。
【００８７】
続いて、スパッタ法、ＣＶＤ法又はＭＯＣＶＤ法により、下部電極形成膜２３Ａと同等の成膜条件で、容量絶縁膜形成膜２４Ａの上に、白金又はイリジウム等の貴金属の酸化物、窒化物又は酸窒化物の多結晶からなり、膜厚が２０ｎｍの上部電極形成膜２５Ａを成膜する。第１の実施形態においては、下部電極形成膜２３Ａ及び上部電極形成膜２５Ａの下地層は、開口部２２ａを有する第３の層間絶縁膜２２である。
【００８８】
次に、図５（ｄ）に示すように、リソグラフィ法及び塩素系ガスとフッ素系ガスとの混合ガスを用いたドライエッチング法により、容量絶縁膜形成膜２４Ａ及び上部電極形成膜２５Ａに対して下部電極２３を覆うようにパターニングすることにより、容量絶縁膜形成膜２４Ａから容量絶縁膜２４を形成し、上部電極形成膜２５Ａから上部電極２５を形成する。これにより、下部電極２３、容量絶縁膜２４及び上部電極２５からなる断面凹状の容量素子２６が形成される。
【００８９】
次に、図６（ａ）に示すように、ＣＶＤ法により、第３の層間絶縁膜２２の上に、容量素子２６を覆うようにＢＰＳＧ等からなる第４の層間絶縁膜２７を成膜する。その後、ＣＭＰ法により、成膜した第４の層間絶縁膜２７の表面を平坦化する。平坦化後の第４の層間絶縁膜２７における容量素子２６の上端部の上側の膜厚は１００ｎｍ〜３００ｎｍが望ましい。続いて、容量絶縁膜２４を構成する強誘電体を結晶化する等の、容量絶縁膜２４の膜質を向上するための高温且つ酸素雰囲気で熱処理を行なう。なお、この熱処理は、炉を用いるアニールでも良く、急速加熱処理（Rapid Thermal Anneal：ＲＴＡ）でも良い。加熱温度は５００℃以上且つ８００℃以下が好ましい。さらには、容量絶縁膜２４に対する熱処理温度と下部電極２３及び上部電極２５を形成する際の温度との差を２００℃以内とすることが好ましい。例えば、容量絶縁膜２４の膜質向上を図る加熱温度が７００℃のときには、下部電極２３及び上部電極２５を５００℃以上の温度で成膜することが好ましい。
【００９０】
なお、容量絶縁膜２４の膜質向上を図る熱処理は、第４の層間絶縁膜２７を形成する前に行なってもよいが、本願発明者らは、上部電極２５が絶縁膜で覆われた状態で熱処理を行なうと、上部電極２５が熱雰囲気にさらされた状態で加熱するよりも、上部電極２５の熱収縮が小さいという知見を得ており、従って、ここでも、容量絶縁膜２４の膜質向上を図る熱処理は、第４の層間絶縁膜２７の形成後に行なうことが好ましい。
【００９１】
また、上部電極２５を形成した後で且つ容量絶縁膜２４の膜質向上を図る熱処理よりも前に、上部電極２５に対して該上部電極２５の形成温度よりも高く且つ容量絶縁膜２４を構成する強誘電体が結晶化する温度よりも低い温度で熱処理を行なうことが好ましい。ここでは、例えば、上部電極形成膜２５Ａの成膜後、６００℃程度で６０秒間程度の熱処理を行なうと良い。さらには、熱処理時の収縮による応力は、上部電極形成膜２５Ａの面積が増大する程大きくなるため、パターニング後がより好ましい。これにより、下部電極２３及び上部電極２５は、容量絶縁膜２４の膜質向上を図る熱処理の前に、これらの電極の形成温度よりも高く且つ容量絶縁膜２４を構成する強誘電体が結晶化する温度よりも低い温度であらかじめ熱処理を受けることになる。このため、容量絶縁膜２４の結晶化の熱処理時における各電極２３、２５の急激な熱収縮が抑制されるので、各電極２３、２５の断線を低減することができる。
【００９２】
次に、図６（ｂ）に示すように、リソグラフィ法及びドライエッチング法により、第４の層間絶縁膜２７、第３の層間絶縁膜２２及び第２の層間絶縁膜１９にビット配線１８を露出する第３のコンタクトホール２７ａを形成する。
【００９３】
次に、図６（ｃ）に示すように、スパッタ法、ＣＶＤ法又はめっき法により、第４の層間絶縁膜２７の上に、第３のコンタクトホール２７ａが充填されるように第３のコンタクトプラグ形成膜（図示せず）を成膜する。ここで、第３のコンタクトプラグ形成膜の材料は、第１のコンタクトプラグ１７と同等でよい。また、ここでも、第３のコンタクトプラグ形成膜を成膜する前に、窒化チタンとチタン又は窒化タンタルとタンタルとの積層膜からなる密着層を形成してもよい。その後、成膜した第３のコンタクトプラグ形成膜に対して、第４の層間絶縁膜２７が露出するまでエッチバック又はＣＭＰ処理を行なって、第３のコンタクトプラグ形成膜から、各ビット配線１８と電気的に接続される第３のコンタクトプラグ２８を形成する。これにより、第１のコンタクトプラグ１７とビット配線１８と第３のコンタクトプラグ２８とにより、いわゆるスタックコンタクトが形成される。
【００９４】
このように形成された容量素子における電極（導電膜）の断線発生率について図７を用いて説明する。図７は電極材料としてイリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯx ）、窒化イリジウム（ＩｒＮ）及び酸窒化イリジウム（ＩｒＯＮ）を用いた場合のそれぞれの電極の膜厚比と、容量絶縁膜の熱処理により発生する断線の発生確率との関係を示している。
【００９５】
図７に示すように、イリジウムを電極材料として用いた場合は、電極における最も膜厚が小さい部分と最も膜厚が大きい部分との膜厚比の値が０．８以下のときの断線発生率は１００％であり、膜厚が均一である場合の膜厚比の値が１．０のときでもその断線発生率は３０％であった。一方、酸化イリジウムを電極に用いた場合は、膜厚比が０．８以上で且つ１．０以下の範囲において断線発生率は０％であった。窒化イリジウムを電極に用いた場合は、膜厚比が０．６以上且つ１．０以下において断線発生率は１０％以下であり、さらに０．７以上且つ１．０以下においては０％であった。また、酸窒化イリジウムを電極に用いた場合は、膜厚比が０．５以上且つ１．０以下において断線発生率は１０％以下であり、０．７以上且つ１．０以下においては０％であった。すなわち、電極材料として貴金属の酸化物、窒化物又は酸窒化物を用い、膜厚における最小値と最大値との比の値が０．８以上且つ１．０以下となるように成膜した場合に、容量素子の断線の発生を防ぐことができる。
【００９６】
また、電極における最も膜厚が小さい部分の膜厚が１５ｎｍ程度であれば、電極としての本来の役割を劣化させることはなく、また断線もほとんど生じることがない。
【００９７】
従って、容量素子の電極に貴金属を用いる場合よりも、貴金属の酸化物、窒化物又は酸窒化物を用いた場合の方が、電極の断線の発生を低減することができる。また、電極に貴金属の窒化物を用いると最も効果的に断線を低減することができる。
【００９８】
以上説明したように、第１の実施形態によると、断面凹状のいわゆるコンケーブ型の容量素子２６の下部電極２３及び上部電極２５に、貴金属の酸化物、窒化物又は酸窒化物のみを用いているため、下部電極２３及び上部電極２５とりわけ上部電極２５が容量絶縁膜２４に対する結晶化の熱処理時に断線を生じてリークが発生する事態を防止することができる。
【００９９】
なお、強誘電体の結晶化には５００℃以上で且つ８００℃以下の比較的に高温の熱処理が必要であるため、本発明の効果が大きい。
【０１００】
また、容量絶縁膜２４に、ペロブスカイト系酸化物からなる強誘電体を用いる場合には、五酸化タンタル（Ｔａ2Ｏ5）等のような常誘電体と比べて高温の熱処理を必要とするため、本発明の効果が大きい。
【０１０１】
また、容量絶縁膜２４に、ビスマスを含むペロブスカイト系酸化物を用いる場合には、鉛を含むペロブスカイト系酸化物と比べて高温の熱処理を必要とするため、本発明の効果がさらに大きくなる。
【０１０２】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【０１０３】
図８は本発明の第２の実施形態に係る半導体メモリ装置の断面構成を示している。図８において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０１０４】
図８に示すように、第２の実施形態においては、容量素子２６を構成する例えば酸化イリジウムからなる下部電極２３Ｂが、第２の層間絶縁膜１９の上に３００ｎｍ〜７００ｎｍと比較的に大きい膜厚で且つ島状に形成されていることを特徴とする。言い換えると、図８に示す断面図において凸形状となるように下部電極２３Ｂが形成されている。
【０１０５】
これにより、ＢＳＴ等の強誘電体からなる容量絶縁膜２４及び例えば酸化イリジウムからなる上部電極２５は島状の下部電極２３Ｂを覆うように形成されていることから、容量絶縁膜２４及び上部電極２５の各断面形状は、上方に凸状をなす。
【０１０６】
このような構成の容量素子２６であっても、容量絶縁膜２４の膜質を向上するための高温且つ酸素雰囲気での熱処理にさらされたとしても、例えば酸化イリジウム等の貴金属の酸化物からなる上部電極２５の熱収縮率は、イリジウムからなる上部電極の熱収縮率と比べて小さいため、上部電極２５の体積が収縮することにより、例えば凸形状における屈曲部等に断線を起こすことがない。同様に、イリジウム等の貴金属の窒化物、酸窒化物からなる上部電極２５を用いた場合も、上部電極の熱収縮による断線を抑制することができる。
【０１０７】
以下、前記のように構成された半導体メモリ装置の製造方法について図面を参照しながら説明する。
【０１０８】
図９（ａ）〜図９（ｄ）及び図１０（ａ）〜図１０（ｃ）は本発明の第２の実施形態に係る半導体メモリ装置の製造方法の工程順の断面構成を示している。ここでは、第１の実施形態と同一の工程は省略し、第２の実施形態の特徴である島状の下部電極２３Ｂを形成する工程から説明する。
【０１０９】
図９（ａ）に示すように、スパッタ法、ＣＶＤ法又はＭＯＣＶＤ法により、第２の層間絶縁膜１９の上に全面にわたって、白金又はイリジウム等の貴金属の酸化物、窒化物又は酸窒化物からなり、膜厚が約５００ｎｍの下部電極形成膜２３Ａを成膜する。
【０１１０】
次に、図９（ｂ）に示すように、リソグラフィ法及びドライエッチング法により、成膜された下部電極形成膜２３Ａに対して、各第２のコンタクトプラグ２０及びその周辺部をそれぞれ覆うようにパターニングすることにより、下部電極形成膜２３Ａから複数の下部電極２３Ｂを形成する。
【０１１１】
次に、図９（ｃ）に示すように、スパッタ法又はＭＯＣＶＤ法により、第２の層間絶縁膜１９の上に各下部電極２３を覆うように全面にわたって、例えば強誘電体からなり、膜厚が５０ｎｍ〜１００ｎｍの容量絶縁膜形成膜２４Ａを成膜する。ここで、容量絶縁膜形成膜２４Ａには、ＢＳＴ、ＰＺＴ又はＳＢＴ等の強誘電体材料を用いる。続いて、スパッタ法又はＭＯＣＶＤ法により、下部電極形成膜２３Ａと同等の成膜条件で、容量絶縁膜形成膜２４Ａの上に、白金又はイリジウム等の貴金属の酸化物、窒化物又は酸窒化物からなり、膜厚が２０ｎｍの上部電極形成膜２５Ａを成膜する。第２の実施形態においては、上部電極形成膜２５Ａの下地層は、島状の下部電極２３Ｂが形成された状態の第３の層間絶縁膜２２である。
【０１１２】
次に、図９（ｄ）に示すように、リソグラフィ法及びドライエッチング法により、容量絶縁膜形成膜２４Ａ及び上部電極形成膜２５Ａに対して下部電極２３Ｂを覆うようにパターニングすることにより、容量絶縁膜形成膜２４Ａから容量絶縁膜２４を形成し、上部電極形成膜２５Ａから上部電極２５を形成する。これにより、下部電極２３Ｂ、容量絶縁膜２４及び上部電極２５からなる断面凸状の容量素子２６が形成される。
【０１１３】
次に、図１０（ａ）に示すように、ＣＶＤ法により、第２の層間絶縁膜１９の上に、容量素子２６を覆うようにＢＰＳＧ等からなる第３の層間絶縁膜２２を成膜する。その後、ＣＭＰ法により、成膜した第３の層間絶縁膜２２の表面を平坦化する。平坦化後の第３の層間絶縁膜２２における容量素子２６の上側の膜厚は１００ｎｍ〜３００ｎｍが望ましい。続いて、容量絶縁膜２４を構成する強誘電体を結晶化する等の、容量絶縁膜２４の膜質を向上するための高温且つ酸素雰囲気で熱処理を行なう。なお、この熱処理は、炉を用いるアニールでも良く、急速加熱処理（ＲＴＡ）でも良い。加熱温度は５００℃以上且つ８００℃以下が好ましく、さらには、容量絶縁膜２４に対する熱処理温度と下部電極２３及び上部電極２５を形成する際の温度との差は２００℃以内とすることが好ましい。すなわち、容量絶縁膜２４の膜質向上を図る加熱温度が７００℃のときには、下部電極２３Ｂ及び上部電極２５を５００℃で成膜することが好ましい。
【０１１４】
なお、容量絶縁膜２４の膜質向上を図る熱処理は、第３の層間絶縁膜２２を形成する前に行なってもよいが、第１の実施形態で説明したように、容量絶縁膜２４の膜質向上を図る熱処理は、第３の層間絶縁膜２２の形成後に行なうことが好ましい。
【０１１５】
また、第２の実施形態においても、例えば、上部電極形成膜２５Ａの成膜後に、温度が６００℃程度で６０秒間程度の熱処理を行なうと良い。さらには、熱処理時の収縮による応力は、上部電極形成膜２５Ａの面積が増大する程大きくなるため、パターニング後がより好ましい。
【０１１６】
次に、図１０（ｂ）に示すように、リソグラフィ法及びドライエッチング法により、第３の層間絶縁膜２２及び第２の層間絶縁膜１９にビット配線１８を露出する第３のコンタクトホール２７ａを形成する。
【０１１７】
次に、図１０（ｃ）に示すように、スパッタ法、ＣＶＤ法又はめっき法により、第３の層間絶縁膜２２の上に、第３のコンタクトホール２７ａが充填されるように第３のコンタクトプラグ形成膜（図示せず）を成膜する。ここで、第３のコンタクトプラグ形成膜の材料は、第１のコンタクトプラグ１７と同等でよい。また、第３のコンタクトプラグ形成膜を成膜する前に、窒化チタンとチタン又は窒化タンタルとタンタルとの積層膜からなる密着層を形成してもよい。その後、成膜した第３のコンタクトプラグ形成膜に対して、第３の層間絶縁膜２２が露出するまでエッチバック又はＣＭＰ処理を行なって、第３のコンタクトプラグ形成膜から、各ビット配線１８と電気的に接続される第３のコンタクトプラグ２８を形成する。これにより、第１のコンタクトプラグ１７とビット配線１８と第３のコンタクトプラグ２８とにより、いわゆるスタックコンタクトが形成される。
【０１１８】
以上説明したように、第２の実施形態によると、断面凸状の容量素子２６を構成する屈曲部を持つ上部電極２５に貴金属の酸化物を用いているため、容量絶縁膜２４に対する結晶化の熱処理時に、上部電極２５が体積収縮などにより断線したり、容量絶縁膜２４にリークが発生したりする事態を防止することができる。
【０１１９】
（第２の実施形態の一変形例）
以下、本発明の第２の実施形態の一変形例について図面を参照しながら説明する。
【０１２０】
図１１は本発明の第２の実施形態の一変形例に係る半導体メモリ装置の断面構成を示している。図１１において、図８に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０１２１】
図１１に示すように、本変形例においては、容量素子２６を構成する酸化イリジウムからなる下部電極２３Ｂがその側方領域を第３の層間絶縁膜２２により埋め込まれており、容量絶縁膜２４Ｂ及び上部電極２５Ｂは、表面が平坦化された下部電極２３Ｂ及び第３の層間絶縁膜２２の上に形成されている。
【０１２２】
従って、本変形例においては、上部電極形成膜２５Ａの下地層は、第３の層間絶縁膜２２及び容量絶縁膜２４Ｂである。
【０１２３】
このような構成を採る本変形例においても、断面凸状の容量素子２６を構成する屈曲部を持つ上部電極２５Ｂに貴金属の酸化物を用いているため、容量絶縁膜２４に対する結晶化の熱処理時に、下部電極２３Ｂ又は上部電極２５Ｂが断線したり、容量絶縁膜２４にリークが発生したりする事態を防止することができる。
【０１２４】
なお、第１の実施形態、第２の実施形態及びその変形例においては、断線を防止できる導電膜として容量素子２６の電極を例に挙げたが、本発明は容量素子の電極に限られない。例えば、導電膜が断面凹状又は断面凸状すなわち屈曲部を有しており、この屈曲部を有する導電膜が形成された後に、該導電膜の成膜温度よりも高い温度の熱処理が実施されるような半導体プロセスに極めて有効である。
【０１２５】
また、トランジスタ１５は、必ずしも半導体基板１０に直接に形成する必要はなく、例えば基板上にエピタキシャル成長してなる半導体層の一部の領域に形成してもよい。
【０１２６】
また、強誘電体膜である容量絶縁膜２４の水素雰囲気による還元を防止するための水素透過バリア膜を容量素子の上部若しくは下部又は容量素子を覆うように、さらには容量素子を完全に囲むように形成してもよい。
【０１２７】
（本願発明者らによる知見）
以下、本願発明者らによる、屈曲部を有する導電膜がその成膜温度よりも高い温度の熱処理を受けた際に生じる断線の原因を種々の実験による検討を重ねた結果、以下のような知見を得ている。
【０１２８】
まず、耐酸化性を有することから一般に用いられる白金（Ｐｔ）等の貴金属によって断面凹状又は断面凸状、すなわち屈曲部を有する導電膜を形成すると断線が生じ易くなる原因として、本願発明者らは、白金がマイグレーションに対する耐性が低いということを突き止めており、これにより、白金の成膜温度よりも高い温度の熱処理によって容易に断線を生じることを確認している。
【０１２９】
従って、第１の知見は、導電膜の材料に貴金属の酸化物又は窒化物を用いると、屈曲部を有する導電膜に熱処理による断線を生じないというものである。貴金属の酸化物又は窒化物はその貴金属と比べてマイグレーションに対する耐性が高く且つ体積収縮率が小さいため、誘電体膜等の他の部材の熱処理時に導電膜が断線することを防止することができる。これは、貴金属は一般に化学的に安定なことから、例えば強誘電体の熱処理時に該強誘電体を構成する原子の拡散を防止できるからである。このため、強誘電体が持つ分極量の減少を抑えることができるので、該強誘電体の信頼性を維持できるようになり、安定した電極を形成することができる。
【０１３０】
第２の知見は、貴金属の酸化物、窒化物又は酸窒化物からなる導電膜の膜厚を、その最も小さい部分と最も大きい部分との比の値が０．８以上となるようにすると、屈曲部を有する導電膜に熱処理による断線が生じないというものである。ここでも、導電膜の組成は限定されない。導電膜に膜厚の厚い部分と薄い部分とが混在すると、膜厚の薄い部分の原子（分子）は、膜厚の厚い部分に移動（マイグレーション）が生じ易いため、膜厚の薄い部分が破断してしまうことになる。特に下地層の凹凸形状に沿って導電膜を形成すると、形成された導電膜は段差部分で薄くなり易く、隅部又は角部では導電膜の膜厚の変化が大きいため、隅部又は角部において断線が起こり易くなる。一例として、導電膜の最も小さい部分と最も大きい部分との比の値を０．８以上とすると好ましい材料には、窒化チタン（ＴｉＮ）、酸化イリジウム（ＩｒＯx ）、窒化チタンアルミニウム（ＴｉＡｌＮ）、酸窒化チタンアルミニウム（ＴｉＡｌＯＮ）がある。図１２は導電膜に窒化チタンを用いた場合の最も小さい部分と最も大きい部分との比の値と断線の発生確率との関係を示している。図１２に示すように、導電膜の最も小さい部分と最も大きい部分との比の値が０．８以上となるようにすると、該導電膜に断線が生じないことが分かる。
【０１３１】
第３の知見は、誘電体膜の成膜時又は成膜された後の熱処理による導電膜の体積収縮率を３０％以下に設定すると、屈曲部を有する導電膜に熱処理による断線が生じないというものである。なお、導電膜は導電性を有していれば良く、金属、該金属の酸化物や窒化物やその混合物に限定されない。一例として、誘電体膜の熱処理時における導電膜の体積収縮率が３０％以下となる材料には、イリジウム（Ｉｒ）の酸化物がある。図１３は導電膜に白金（Ｐｔ）を用いた場合の熱処理による体積収縮率と断線の発生確率との関係を示している。図１３に示すように、導電膜の体積収縮率が３０％を超えると該導電膜に断線を生じることが分かる。
【０１３２】
第４の知見は、誘電体膜が成膜される際又は成膜された後の熱処理による導電膜の格子定数の減少率は２５％以下に設定すると、屈曲部を有する導電膜に熱処理による断線が生じないというものである。ここでも、導電膜の組成は限定されない。一例として、誘電体膜の熱処理時における導電膜の格子定数の減少率が２５％以下となる材料には、イリジウム（Ｉｒ）の酸化物がある。図１４は導電膜に白金（Ｐｔ）を用いた場合の熱処理による格子定数の減少率と断線の発生確率との関係を示している。図１４に示すように、白金の格子定数の減少率が２５％を超えると該導電膜に断線を生じることが分かる。
【０１３３】
第５の知見は、導電膜に高融点金属を添加すると、屈曲部を有する導電膜に熱処理による断線が防止されるというものである。これは、高融点金属を含む導電膜は、高融点金属を含まない導電膜と比べて体積収縮率が小さいためであり、このため、誘電体膜に対する熱処理時に導電膜に生じる断線を防止することができる。ここでも、導電膜の組成は限定されない。また、高融点金属は、タングステン（Ｗ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、バナジウム（Ｖ）又はクロム（Ｃｒ）が好ましい。なお、高融点金属に用いられる金属は、導電膜に用いる貴金属とは異なる金属である。図１５は導電膜に高融点金属を添加した場合の添加量と断線発生率との関係を示している。図１５に示すように、酸化イリジウムからなる導電膜にニオブを添加する場合には、例えばニオブの添加量が３５質量％以上では導電膜が固溶しにくいため、導電膜に添加するニオブの添加量は０．５質量％〜３０質量％が好ましい。さらには、５質量％〜３０質量％が好ましい。
【０１３４】
第６の知見は、誘電体膜が成膜される際又は成膜された後の熱処理による導電膜の膜厚（ナノメートル単位）と該導電膜の収縮率（百分率）との比の値を１．５以上とすると、屈曲部を有する導電膜に熱処理による断線が生じないというものである。図１６は導電膜に白金（Ｐｔ）を用いた場合の膜厚の絶対値と収縮率の絶対値との比の値と断線の発生確率との関係を示している。図１６に示すように、導電膜の膜厚（ナノメートル単位）と該導電膜の収縮率（百分率）との比の値が１．５以上であると、導電膜に生じる断線を防止できることが分かる。なお、導電膜の膜厚の最大値は、下地層の凹部に容量素子を形成できる程度の膜厚である。例えば、導電膜により凹部が埋まる程の膜厚では、容量素子を形成できなくなる。
【０１３５】
第７の知見は、多結晶からなる導電膜を構成するグレインの大きさが該導電膜の膜厚の３分の１以下に設定すると、屈曲部を有する導電膜に熱処理による断線が生じないというものである。本願発明者らによる実験によると、屈曲部すなわち断面凹状又は断面凸状を有する導電膜に生じる断線は、グレインの粒界が膜厚方向に並んだ部位が、引っ張り応力に対して弱いために発生することを確認している。従って、グレインの大きさを導電膜の膜厚の３分の１以下とすると、膜厚方向のグレインの数が相対的に多くなるため、導電膜にかかる応力が緩和され易くなるので、屈曲部を有する導電膜に断線が生じにくくなる。
【０１３６】
第８の知見は、容量素子の下地層となる絶縁膜に設ける凹部のアスペクト比（深さ／開口径）の値が２以下とすると、屈曲部を有する導電膜に熱処理による断線が生じないというものである。図１７は凹部のアスペクト比の値と断線の発生確率との関係を示している。図１７に示すように、アスペクト比の値を２以下に設定すると、断線を防止できることが分かる。アスペクト比の値が２よりも大きい場合には、導電膜における下地層の凹部へのカバレッジが極端に悪くなるため、断線が発生し易くなる。
【０１３７】
第９の知見は、下地層における凹部の壁面又は凸部の側面を該下地層の主面に対して０°以上且つ８０°以下の角度（テーパ角）をなすように形成すると、屈曲部を有する導電膜に熱処理による断線が生じないというものである。図１８はテーパ角と断線の発生確率との関係を示している。図１８に示すように、テーパ角を８０°以下に設定すると、導電膜における下地層の凹部又は凸部へのカバレッジが向上するため、導電膜に生じる断線を防止することができる。
【０１３８】
第１０の知見は、誘電体膜の上に３００℃以上且つ６００℃以下の温度で導電膜を形成すると、屈曲部を有する導電膜に熱処理による断線が生じないというものである。第１及び第２の実施形態で行なったように、導電膜をその成膜温度としては比較的に高温の３００℃以上の温度で形成すると、誘電体膜の膜質向上を図るための導電膜の成膜温度よりも高い温度で行なう熱処理において、導電膜は既に比較的に高い熱履歴を受けていることから、誘電体膜に対する熱処理による導電膜の熱収縮量が減少するので、該導電膜の断線を防止することができる。これに対し、６００℃以上で導電膜を成膜すると、成膜過程が供給律速から反応律速となるため、下地層の凹部又は凸部へのカバレッジが低下したり、コンタクトプラグやビット配線等の他の部材を酸化することにもなる。
【０１３９】
第１１の知見は、誘電体膜に対する熱処理時の温度と導電膜を形成する際の温度との差を２００℃以内に設定すると、屈曲部を有する導電膜に熱処理による断線が生じないというものである。この知見も第１及び第２の実施形態で行なったように、誘電体膜の膜質向上を図るための導電膜の成膜温度よりも高い温度で行なう熱処理において、導電膜は誘電体膜に行なう熱処理温度に対して既に２００℃以内の熱履歴を受けているため、誘電体膜に対する熱処理による導電膜の熱収縮量が減少し、その結果、導電膜に生じる断線を防止することができる。なお、誘電体膜に対する熱処理温度は、必ずしも導電膜の形成温度よりも高いとは限られず、誘電体膜及び導電膜の材料によっては、誘電体膜に対する熱処理温度が導電膜の形成温度よりも低い場合もあり得る。
【０１４０】
第１２の知見は、導電膜を形成した後で且つ誘電体膜に対する熱処理よりも前に、導電膜に対して該導電膜の形成温度よりも高く且つ誘電体が結晶化する温度よりも低い温度で熱処理を行なうと、屈曲部を有する導電膜に熱処理による断線が生じないというものである。この知見も第１及び第２の実施形態で行なったように、導電膜の形成温度よりも高く且つ誘電体が結晶化する温度よりも低い温度の熱処理による熱履歴を導電膜に与えることにより、誘電体の熱処理時時に導電膜が急速に収縮することを抑制できるため、導電膜に生じる断線を防止することができる。
【０１４１】
第１３の知見は、導電膜の上に保護絶縁膜を形成した状態で、誘電体膜に対して熱処理を行なうと、屈曲部を有する導電膜に熱処理による断線が生じないというものである。この知見も第１及び第２の実施形態で行なったように、導電膜（上部電極）を保護絶縁膜（層間絶縁膜）で覆った状態で誘電体膜に熱処理を行なうと、導電膜の表面モフォロジーを改善できると共に、該導電膜の収縮を抑えることができるため、導電膜に生じる断線を防止することができる。
【０１４２】
第１４の知見は、上面に凹部又は凸部を有する下地層と導電膜との間に該導電膜の下地層に対する密着性を高める密着層を設けると、屈曲部を有する導電膜に熱処理による断線が生じないというものである。このようにすると、誘電体に対する膜質向上の熱処理時に導電膜（下部電極）にマイグレーションが起きにくくなるため、導電膜に生じる断線を防止することができる。
【０１４３】
第１５の知見は、上部電極との間の密着性を高める密着層を上部電極の上に水素原子を含まないガスを用いて形成すると、屈曲部を有する上部電極に熱処理による断線が生じないというものである。なぜなら、水素原子を含むガスを用いて密着層を形成すると、水素原子により誘電体膜が劣化する。従って、誘電体膜が強誘電体からなる場合には、該誘電体膜の分極量が減少するため、水素原子を含まない状態で成膜することが望ましい。
【０１４４】
なお、以上説明した各知見における導電膜の具体例としては、第１の実施形態及び第２の実施形態及びその変形例に係る上部電極及び下部電極が挙げられる。
【０１４５】
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。第３の実施形態においては、前述した本発明の第１４の知見に基づく構成を説明する。
【０１４６】
図１９は本発明の第３の実施形態に係る半導体メモリ装置の断面構成を示している。図１９において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０１４７】
図１９に示すように、第３の層間絶縁膜２２と下部電極２３との間に、膜厚が１０ｎｍ程度の密着層３０がそれぞれ形成されている。
【０１４８】
密着層３０は、容量絶縁膜２４に対する膜質向上の熱処理によって酸化されると、熱膨張を起こしたりコンタクト抵抗が増大したりするため、酸化されにくい材料が好ましい。特に、金属の酸化物、窒化物又は酸窒化物を用いれば、密着性が上がると共に密着層３０の酸化を確実に防止することができる。
【０１４９】
ここで、密着層３０を構成する具体例として、タンタル（Ｔａ）、窒化チタンアルミニウム（ＴｉＡｌＮ）、チタンアルミニウム（ＴｉＡｌ）、酸窒化チタンアルミニウム（ＴｉＡｌＯＮ）、酸化イリジウム（ＩｒＯ2 ）、酸化ルテニウム（ＲｕＯ2 ）、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、窒化珪化アルミニウム（ＡｌＳｉＮ）、又は窒化珪化タンタル（ＴａＳｉＮ）が好ましい。
【０１５０】
なお、第３の実施形態に係る容量素子２６を構成する下部電極２３及び上部電極２５には、第１の実施形態のような酸化イリジウム（ＩｒＯ2 ）等の貴金属の酸化物を必ずしも用いる必要はなく、従来の白金やイリジウムのような貴金属の単体を主成分とする構成であってもよい。
【産業上の利用可能性】
【０１５１】
本発明に係る半導体装置及びその製造方法は、導電膜の形成後に誘電体膜になされる熱処理時に該導電膜が断線することを防止するという効果を有し、特に断面が凹形状又は凸形状である導電膜と接するように設けられた強誘電体からなる容量膜を有する半導体装置及びその製造方法等に有用である。
【図面の簡単な説明】
【０１５２】
【図１】本発明の第１の実施形態に係る半導体装置の断面構成を示している。
【図２】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図３】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図４】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図５】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図６】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図７】本発明の第１の実施形態に係る半導体装置の製造方法における導電膜の膜厚比と断線の発生確率との関係を示すグラフである。
【図８】本発明の第２の実施形態に係る半導体装置の断面構成を示している。
【図９】（ａ）〜（ｄ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図１０】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図１１】本発明の第２の実施形態の一変形例に係る半導体装置の断面構成を示している。
【図１２】本発明の、導電膜における最も小さい部分と最も大きい部分との比の値と断線の発生確率との関係を示すグラフである。
【図１３】本発明の、導電膜に白金を用いた場合の体積収縮率と断線の発生確率との関係を示すグラフである。
【図１４】本発明の、導電膜に白金を用いた場合の格子定数の減少率と断線の発生確率との関係を示すグラフである。ある。
【図１５】本発明の、高融点金属の添加量と断線の発生確率との関係を示すグラフである。
【図１６】本発明の、導電膜の膜厚（ナノメートル単位）と収縮率（百分率）との比の値と断線の発生確率との関係を示すグラフである。
【図１７】本発明の、アスペクト比の値と断線の発生確率との関係を示すグラフである。
【図１８】本発明の下地層における凹部の壁面又は凸部の側面のテーパ角と断線の発生確率との関係を示すグラフである。
【図１９】本発明の第３の実施形態に係る半導体装置の断面構成を示している。
【符号の説明】
【０１５３】
１０    半導体基板
１１    シャロウトレンチ分離領域
１２    ゲート絶縁膜
１３    ゲート電極
１４    不純物拡散層
１５    トランジスタ
１６    第１の層間絶縁膜
１６ａ  第１のコンタクトホール
１７    第１のコンタクトプラグ
１７Ａ  第１のコンタクトプラグ形成膜
１８    ビット配線
１９    第２の層間絶縁膜
１９ａ  第２のコンタクトホール
２０    第２のコンタクトプラグ
２１    酸素バリア膜
２１Ａ  酸素バリア形成膜
２２    第３の層間絶縁膜
２２ａ  開口部
２３    下部電極
２３Ａ  下部電極形成膜
２３Ｂ  下部電極
２４    容量絶縁膜
２４Ａ  容量絶縁膜形成膜
２４Ｂ  容量絶縁膜
２５    上部電極
２５Ａ  上部電極形成膜
２５Ｂ  上部電極
２６    容量素子
２７    第４の層間絶縁膜
２７ａ  第３のコンタクトホール
２８    第３のコンタクトプラグ
３０    密着層
【図１】
2005064466.tif 000003
【図２】
2005064466.tif 000004
【図３】
2005064466.tif 000005
【図４】
2005064466.tif 000006
【図５】
2005064466.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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