(57)【要約】【課題】  本発明は、低電圧動作での周波数安定性を増加することができ、低温時の起動時間が短くて済む電圧制御型発振回路を提供することを目的とする。【解決手段】  インバータＭ１，Ｍ２の入出力端子間を帰還抵抗ＲＦＢ及び水晶振動子ＸＴＡＬそれぞれで接続すると共に、インバータＭ１，Ｍ２の入出力端子が可変容量素子Ｃｖ１，Ｃｖ２を介して接地され、可変容量素子Ｃｖ１，Ｃｖ２に印加する制御電圧を可変して発振周波数を可変する電圧制御型発振回路において、インバータＭ１，Ｍ２を構成するｐチャネル電界効果トランジスタＭ１と電源ＶＲＥＦの間に第１抵抗Ｒｖｃｏを挿入接続する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
インバータの入出力端子間を帰還抵抗及び水晶振動子それぞれで接続すると共に、前記インバータの入出力端子が可変容量素子を介して接地され、前記可変容量素子に印加する制御電圧を可変して発振周波数を可変する電圧制御型発振回路において、
前記インバータを構成するｐチャネル電界効果トランジスタと電源の間に第１抵抗を挿入接続した
ことを特徴とする電圧制御型発振回路。
【請求項２】
請求項１記載の電圧制御型発振回路において、
前記インバータを構成するｎチャネル電界効果トランジスタと接地の間に第２抵抗を挿入接続した
ことを特徴とする電圧制御型発振回路。
【請求項３】
請求項１または２記載の電圧制御型発振回路において、
前記電源は、定電圧回路の出力する基準電源であることを特徴とする電圧制御型発振回路。
【請求項４】
請求項１乃至３の何れか記載の電圧制御型発振回路において、
前記水晶振動子を除く回路素子は全て半導体集積化されていることを特徴とする電圧制御型発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電圧制御型発振回路に関し、印加される制御電圧に応じて発振周波数を可変する電圧制御型発振回路に関する。
【背景技術】
【０００２】
図４は、従来の電圧制御型発振回路の一例の回路構成図を示す。この回路は、ＦＥＴ（電界効果トランジスタ）Ｍ１，Ｍ２で構成されるインバータの入出力端子を帰還抵抗ＲＦＢで接続して帰還をかけることで負性抵抗回路を構成しており、可変容量素子ＣＶ１とコンデンサＣｃ１の直列容量をＣ１とし、可変容量素子ＣＶ２とコンデンサＣｃ２の直列容量をＣ２として、水晶振動子ＸＴＡＬのインダクタンス成分で発振するコルピッツ発振回路である。
【０００３】
抵抗Ｒ３，Ｒ４及び制御電圧Ｖｃは可変容量素子Ｃｖ１，Ｃｖ２に制御電圧を印加しており、制御電圧Ｖｃに印加する制御電圧を変化させることにより可変容量素子Ｃｖ１，Ｃｖ２の容量値が変化して、発振周波数を可変制御する構成である。
【０００４】
このときの発振周波数の変化は、可変容量素子Ｃｖ１，Ｃｖ２、コンデンサＣｃ１，Ｃｃ２の直列容量をＣＬとし、水晶振動子ＸＴＡＬの端子間容量Ｃ０とすると、（１）式で表されることが知られている。
【０００５】
∂ｆ／ｆ０＝１／［２γ（１＋ＣＬ／Ｃ０）］            ‥（１）
ところで、γは、水晶振動子ＸＴＡＬを直列抵抗Ｒｓ，直列容量Ｃｓ，直列インダクタンスＬｓと、並列容量Ｃｐにより等価的に表す場合のＣｓとＣｐの比を示すパラメータである。
【０００６】
なお、低電圧動作での周波数安定性を増す技術について公知文献を調査したが、これに対応する公知文献は発見できなかった。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、（１）式は理想回路としての周波数可変量を示した式であるが、実際の回路を作製した場合には、この他に、ＦＥＴＭ１，Ｍ２のゲート−ソース間容量及びソース−ドレイン間容量、帰還抵抗ＲＦＢの寄生容量、水晶振動子ＸＴＡＬ接続端子の寄生容量、水晶振動子ＸＴＡＬの接続端子１０ａ，１０ｂに設けられる静電保護素子の寄生容量等がＣ１，Ｃ２に並列に入ることとなる。なお、図４の水晶振動子ＸＴＡＬを除く全ての回路素子は半導体集積回路化されており、接続端子１０ａ，１０ｂには、静電保護素子としてダイオード等が接続されている。
【０００８】
半導体集積回路では回路素子の分離に逆バイアスを印加したｐｎ接合を使用し、逆バイアス印加時の電位差が電源電圧Ｖｃｃに依存するので、空乏層が変化することになり容量変化が発生する。従って、上記の寄生容量が電源電圧Ｖｃｃに依存するような特性を持ち、発振周波数が電源電圧Ｖｃｃに対する電圧依存性を持つ。このことから、容量依存性を無くし、また、インバータに流れる電流の電圧依存性を無くすために、ＦＥＴＭ１の電源は基準電源電圧ＶＲＥＦに接続されるのが一般的である。さらに、接続端子１０ａ，１０ｂの静電保護素子も電源電圧Ｖｃｃに対する寄生容量を持たないように構成されるなどの配慮がなされている。
【０００９】
このような構成の場合、電源電圧Ｖｃｃが基準電源電圧ＶＲＥＦより充分に高い状態（ＶＲＥＦ＜＜Ｖｃｃ）では、基準電源電圧ＶＲＥＦを生成するアンプ１２が充分オンしているため、アンプ１２の出力容量成分は電源電圧Ｖｃｃによらずほぼ一定値を取る。
【００１０】
しかし、バッテリー等より供給される電源電圧Ｖｃｃが低下して基準電源電圧ＶＲＥＦと電源電圧Ｖｃｃの電圧が同程度（ＶＲＥＦ≒Ｖｃｃ）となってくると、アンプ１２がオフに近づくため、出力容量が変化し始めてしまう。図５に、Ｖｃｃ−ＶＲＥＦ間電圧差を変化させた場合のアンプ１２出力のインピーダンス変化を示す。この図では、上段に実数部を、下段に虚数部を示しており、実線Ｖ側がＶＲＥＦ＜＜Ｖｃｃの場合であり、実線Ｉ側がＶＲＥＦ≒Ｖｃｃの場合である。なお、周波数ｆ１は発振回路が得ようとする可変中心の周波数である。
【００１１】
従って、ＶＲＥＦ≒Ｖｃｃとなると、基準電源電圧ＶＲＥＦは電源電圧Ｖｃｃ依存が無い状態でもＶｃｃ−ＶＲＥＦ間の容量変化がＦＥＴＭ１のゲート−ソース間容量、ソース−ドレイン間容量に直列に作用してしまい、周波数変動を発生させてしまう。これを回避するには、Ｖｃｃ＞＞ＶＲＥＦと設定する必要があった。なお、実設定ではＶｃｃ＝２．３Ｖで動作保証するために、ＶＲＥＦ＝２．０Ｖと０．３Ｖ以上の差が必要である。
【００１２】
しかしながら、基準電源電圧ＶＲＥＦを低下させると、ＦＥＴＭ１とＭ２のゲート−ソース間電圧ＶＧＳが充分確保出来なくなり、ＦＥＴＭ１，Ｍ２のオン抵抗が上昇する結果を招く。ＦＥＴＭ１，Ｍ２のインバータに流れる電流は発振の起動電流として水晶振動子ＸＴＡＬに流入するため、ＦＥＴＭ１，Ｍ２のオン抵抗が上昇することは起動時間の低下を発生させてしまうため、ＦＥＴＭ１のＷ／Ｌ比を大きく取りオン抵抗を下げておく必要があった。なお、Ｗ／Ｌはゲートの幅と長さの比であり、長さを一定とするとＷ／Ｌが大きいほどゲート面積が大きくなる。
【００１３】
この結果、基準電源電圧ＶＲＥＦの低下でＦＥＴＭ１のサイズが増加し、これにより、ＦＥＴＭ１の容量が増加し、更に基準電源電圧ＶＲＥＦの容量変動の効きが増加という悪循環に陥り、低電圧動作での周波数安定性を増加することが困難になるという問題があった。
【００１４】
また別の問題として、図４に示す構成の場合、インバータのＦＥＴＭ１，Ｍ２に流れる電流はゲート−ソース間電圧ＶＧＳに依存するが、ＭＯＳ構造のＦＥＴＭ１，Ｍ２のゲート−ソース間電圧ＶＧＳ１，ＶＧＳ２は負の温度特性を持つことが知られている。このため、低温時にはより高いゲート−ソース間電圧ＶＧＳを必要とすることになり、ＭＯＳ構造のＦＥＴＭ１，Ｍ２のオン抵抗が上昇することで、起動時間が大幅に長くなる現象が発生してしまうという問題があった。
【００１５】
これを回避するには、低温時でも充分短い起動時間が確保できるようなオン抵抗となるようにＦＥＴＭ１，Ｍ２のサイズを設定する必要があり、発振回路に流れる電流が増大し、消費電流が大きくなるという問題があった。
【００１６】
本発明は、上記の点に鑑みなされたもので、低電圧動作での周波数安定性を増加することができ、低温時の起動時間が短くて済む電圧制御型発振回路を提供することを目的とする。
【課題を解決するための手段】
【００１７】
請求項１に記載の発明は、インバータ（Ｍ１，Ｍ２）の入出力端子間を帰還抵抗（ＲＦＢ）及び水晶振動子（ＸＴＡＬ）それぞれで接続すると共に、前記インバータ（Ｍ１，Ｍ２）の入出力端子が可変容量素子（Ｃｖ１，Ｃｖ２）を介して接地され、前記可変容量素子（Ｃｖ１，Ｃｖ２）に印加する制御電圧を可変して発振周波数を可変する電圧制御型発振回路において、
前記インバータ（Ｍ１，Ｍ２）を構成するｐチャネル電界効果トランジスタ（Ｍ１）と電源（ＶＲＥＦ）の間に第１抵抗（Ｒｖｃｏ）を挿入接続したことにより、
低電圧動作での周波数安定性を増加することができ、低温時の起動時間が短くて済む。
【００１８】
請求項２に記載の発明は、インバータ（Ｍ１，Ｍ２）を構成するｎチャネル電界効果トランジスタ（Ｍ２）と接地の間に第２抵抗（Ｒｖｃｏ２）を挿入接続したことにより、
第１抵抗（Ｒｖｃｏ）と第２抵抗（Ｒｖｃｏ２）の抵抗値を調整することで、出力する発振信号のデューティ比を所望の値に調整することができる。
【００１９】
なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態ように限定されるものではない。
【発明の効果】
【００２０】
請求項１に記載の発明によれば、低電圧動作での周波数安定性を増加することができ、低温時の起動時間が短くて済む。
【００２１】
また、請求項２に記載の発明によれば、第１抵抗と第２抵抗の抵抗値を調整することで、出力する発振信号のデューティ比を所望の値に調整することができる。
【発明を実施するための最良の形態】
【００２２】
図１は、本発明の電圧制御型発振回路の一実施形態の回路構成図を示す。同図中、図４と同一部分には同一符号を付す。図１において、半導体集積回路の外部端子１０ａ，１０ｂには水晶振動子ＸＴＡＬが接続されている。アンプ１２はバッテリー等の直流電源１４からの電源電圧Ｖｃｃを電源端子に供給されている。アンプ１２は、ツェナーダイオードＤＺ１が発生する定電圧Ｖｚを反転入力端子に供給され、出力端子と非反転入力端子間を抵抗Ｒ１で接続され、非反転入力端子を抵抗Ｒ２により接地されて定電圧回路を構成しており、出力端子から一定の基準電源電圧ＶＲＥＦを出力する。
【００２３】
アンプ１２の出力端子にはコンデンサＣｖｃｃ及び抵抗Ｒｖｃｏそれぞれの一端が接続されている。コンデンサＣｖｃｃの他端は接地され、抵抗ＲｖｃｏはｐチャネルＦＥＴＭ１のソースに接続されている。抵抗Ｒｖｃｏは例えば１００〜１０００Ω程度の抵抗値を持っている。
【００２４】
ＦＥＴＭ１とｎチャネルＦＥＴＭ２はゲート、ドレインそれぞれを共通接続され、ＦＥＴＭ２のソースを接地されてインバータを構成し、インバータの入出力端子を帰還抵抗ＲＦＢで接続して帰還をかけている。インバータの入出力端子は外部端子１０ａ，１０ｂを介して水晶振動子ＸＴＡＬの両端に接続され、インバータの入力端子は可変容量素子Ｃｖ１とコンデンサＣｃ１の直列容量（＝Ｃ１）を介して接地され、インバータの出力端子は可変容量素子Ｃｖ２とコンデンサＣｃ２の直列容量（＝Ｃ２）を介して接地されており、水晶振動子ＸＴＡＬのインダクタンス成分で発振するコルピッツ発振回路を構成している。
【００２５】
抵抗Ｒ３，Ｒ４及び制御電圧Ｖｃは可変容量素子Ｃｖ１，Ｃｖ２に制御電圧を印加しており、制御電圧Ｖｃに印加する制御電圧を変化させることにより可変容量素子Ｃｖ１，Ｃｖ２の容量値が変化して、発振周波数を可変制御する。
【００２６】
ここで、外部端子１０ａからインバータを見たインピーダンスについて考えると、本発明では図２（Ａ）に示すように、直列接続された可変容量素子Ｃｖ１，コンデンサＣｃ１に対し、直列接続されたＦＥＴＭ１のゲート−ソース間容量ＣＧＳ１，抵抗Ｒｖｃｏ，コンデンサＣｖｃｃが並列接続されている。ＦＥＴＭ１のゲート−ソース間容量ＣＧＳ１に代表される寄生容量が基準電源電圧ＶＲＥＦに依存し変動した場合、直列接続されたゲート−ソース間容量ＣＧＳ１，抵抗Ｒｖｃｏ，コンデンサＣｖｃｃの容量成分は抵抗Ｒｖｃｏにより抑圧されるため変化の度合いが小さく、発振周波数は可変容量素子Ｃｖ１，コンデンサＣｃ１の直列容量によってほとんど決定され、発振周波数は基準電源電圧ＶＲＥＦに対する電圧依存性をほとんど持たない。
【００２７】
これに対し、従来回路では、図２（Ｂ）に示すように、直列接続された可変容量素子Ｃｖ１，コンデンサＣｃ１に対し、直列接続されたＦＥＴＭ１のゲート−ソース間容量ＣＧＳ１，コンデンサＣｖｃｃが並列接続されている。ＦＥＴＭ１のゲート−ソース間容量ＣＧＳ１に代表される寄生容量が基準電源電圧ＶＲＥＦに依存し変動した場合、直列接続されたゲート−ソース間容量ＣＧＳ，コンデンサＣｖｃｃの容量成分が直接見えるように働くため、発振周波数は基準電源電圧ＶＲＥＦに対する電圧依存性を持つことになる。
【００２８】
なお、外部端子１０ｂからインバータを見たインピーダンスについても同様である。
【００２９】
このように、抵抗ＲＶＣＯを挿入するにより、基準電源電圧ＶＲＥＦの容量変動に対する感度が著しく低減できるので、基準電源電圧ＶＲＥＦを電源電圧Ｖｃｃに比べて大きく低下させる必要が無い。このため、可変容量Ｃ１，Ｃ２の変化幅をこの寄生容量により感度低下させる量も低下できるので制御電圧Ｖｃに対する周波数変化量を広く取れるというメリットも発生する。
【００３０】
さらに、制御電圧Ｖｃも基準電源電圧ＶＲＥＦから生成されることから、制御電圧Ｖｃのダイナミックレンジも広く取れることとなり、さらに周波数可変範囲を広げることが可能となる。
【００３１】
起動時間に関しては、インバータの貫通電流により決まるため、抵抗Ｒｖｃｏ挿入前のオン抵抗と等しくなるようにＦＥＴＭ１のＷ／Ｌ比を決定すれば済むことから、抵抗Ｒｖｃｏ挿入による悪影響は発生しない。
【００３２】
更に、抵抗Ｒｖｃｏに正の温度特性を持たせ、負の温度特性を持つＦＥＴＭ１，Ｍ２のオン抵抗を低減することができる。この結果、起動時間の温度変動を小さく設定することが可能となる。
【００３３】
ところで、図１では基準電源電圧ＶＲＥＦ側にのみ抵抗Ｒｖｃｏを挿入接続しているが、図３に示すように、ＦＥＴＭ１のソースと接地との間に抵抗Ｒｖｃｏ２を挿入しても良い。この場合、ＲｖｃｏとＲｖｃｏ２を調整することで、出力する発振信号のデューティ比を所望の値に調整することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の電圧制御型発振回路の一実施形態の回路構成図である。
【図２】本発明回路の一部の等価回路図である。
【図３】本発明の電圧制御型発振回路の変形例の回路構成図である。
【図４】従来の電圧制御型発振回路の一例の回路構成図である。
【図５】Ｖｃｃ−ＶＲＥＦ間電圧差を変化させた場合のアンプ出力のインピーダンス変化を示す図である。
【符号の説明】
【００３５】
１２  アンプ
１４  直流電源
Ｃｃ１，Ｃｃ２，Ｃｖｃｃ  コンデンサ
Ｃｖ１，Ｃｖ２  可変容量素子
Ｍ１，Ｍ２  ＦＥＴ
Ｒ１〜Ｒ４，Ｒｖｃｏ  抵抗
ＲＦＢ  帰還抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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