(57)【要約】【課題】フォトダイオードからチャネルへの電荷の転送効率を向上させることができる半導体装置を提供する。【解決手段】フォトダイオードＰＤのカソード、および、ＭＯＳトランジスタＭＴのソースとして機能するＮ型拡散領域１７を、比較的深い第１拡散層１５および比較的浅い第２拡散層１６の２つの拡散層で構成する。第２拡散層１６は、ゲート電極１３と一部が重なるように形成される。この構造により、Ｎ型拡散領域１７からチャネルへの電荷の転送経路を、表面シールド領域１８が狭めることが無くなる。また、第２拡散層１６は、質量数の比較的小さい不純物の注入により形成される。このため、第２拡散層１６の形成時に不純物が広範囲に拡散するため、第２拡散層１６がゲート電極１３と重なる部分を比較的大きくすることができ、電荷の転送効率を向上できる。【選択図】図２ 
2005072236.tif 000002
【特許請求の範囲】
【請求項１】
基板と、フォトダイオードと、前記フォトダイオードの電荷を転送するトランジスタとを有する半導体装置であって、
前記基板の主面上に形成された前記トランジスタのゲート電極と、
前記フォトダイオードの一の電極、かつ、前記トランジスタの一の電極として機能する、前記基板の主面内に形成された第１導電型の拡散領域と、
前記拡散領域の上部の前記基板の主面内に形成された第２導電型の表面シールド領域と、
を備え、
前記拡散領域は、
第１不純物の注入により形成された第１拡散層と、
前記第１不純物よりも質量数の小さい第２不純物の注入により、前記第１拡散層よりも浅く、かつ、前記基板の深さ方向において前記ゲート電極と一部が重なるように形成された第２拡散層と、
を備えることを特徴とする半導体装置。
【請求項２】
基板と、フォトダイオードと、前記フォトダイオードの電荷を転送するトランジスタとを有する半導体装置であって、
前記基板の主面上に形成された前記トランジスタのゲート電極と、
前記フォトダイオードの一の電極、かつ、前記トランジスタの一の電極として機能する、前記基板の主面内に形成された第１導電型の拡散領域と、
前記拡散領域の上部の前記基板の主面内に形成された第２導電型の表面シールド領域と、
を備え、
前記拡散領域は、
第１不純物の注入により形成された第１拡散層と、
前記第１不純物よりも質量数の大きい第２不純物の注入により、前記第１拡散層よりも浅く、かつ、前記基板の深さ方向において前記ゲート電極と一部が重なるように形成された第２拡散層と、
を備えることを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記表面シールド領域は、前記ゲート電極から離間していることを特徴とする半導体装置。
【請求項４】
基板と、フォトダイオードと、前記フォトダイオードの電荷を転送するトランジスタとを有する半導体装置であって、
前記基板の主面上に形成され、前記フォトダイオード側にサイドウォールが配置された前記トランジスタのゲート電極と、
前記フォトダイオードの一の電極、かつ、前記トランジスタの一の電極として機能する、前記基板の主面内に形成された第１導電型の拡散領域と、
前記拡散領域の上部の前記基板の主面内に、前記ゲート電極から離間して形成された第２導電型の表面シールド領域と、
を備え、
前記表面シールド領域の前記ゲート電極側の端部は、前記サイドウォールの下部に位置することを特徴とする半導体装置。
【請求項５】
基板と、フォトダイオードと、前記フォトダイオードの電荷を転送するトランジスタとを有する半導体装置の製造方法であって、
（ａ）前記基板の主面上に、前記トランジスタのゲート電極を形成する工程と、
（ｂ）前記基板の主面内に、前記フォトダイオードの一の電極、かつ、前記トランジスタの一の電極として機能する、第１導電型の拡散領域を形成する工程と、
（ｃ）前記工程（ｂ）において生じた前記基板の結晶欠陥を、熱処理によって回復する工程と、
（ｄ）前記拡散領域の上部の前記基板の主面内に、第２導電型の表面シールド領域を形成する工程と、
を備え、
前記工程（ｂ）は、
（ｂ−１）第１不純物を注入して、第１拡散層を形成する工程と、
（ｂ−２）第２不純物を注入して、前記第１拡散層よりも浅く、かつ、前記基板の深さ方向において前記ゲート電極と一部が重なるように第２拡散層を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記第２不純物は、前記第１不純物よりも質量数が小さいことを特徴とする半導体装置の製造方法。
【請求項７】
請求項５に記載の半導体装置の製造方法において、
前記第２不純物は、前記第１不純物よりも質量数が大きいことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記工程（ｂ）は、
前記工程（ｂ−２）、前記工程（ｂ−１）の順に実行されることを特徴とする半導体装置の製造方法。
【請求項９】
基板と、フォトダイオードと、前記フォトダイオードの電荷を転送するトランジスタとを有する半導体装置の製造方法であって、
（ａ）前記基板の主面上に、前記トランジスタのゲート電極を形成する工程と、
（ｂ）前記基板の主面内に、前記フォトダイオードの一の電極、かつ、前記トランジスタの一の電極として機能する、第１導電型の拡散領域を形成する工程と、
（ｃ）前記フォトダイオードの形成予定領域上の膜厚が所定の第１膜厚となるように、前記基板の主面上の全面に第１絶縁膜を堆積する工程と、
（ｄ）前記第１絶縁膜の前記第１膜厚を突き抜けるには十分で、前記ゲート電極のサイドに堆積した前記第１絶縁膜の第２膜厚を突き抜けるには不十分なエネルギーで不純物を注入して、前記拡散領域の上部の前記基板の主面内に第２導電型の表面シールド領域を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
（ｅ）前記工程（ｄ）の後に、前記第１絶縁膜に対してエッチングを行い、前記ゲート電極にサイドウォールを形成する工程、
をさらに備えることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９に記載の半導体装置の製造方法において、
（ｅ）前記工程（ｄ）の後に、前記第１絶縁膜上の全面に、第２絶縁膜をさらに堆積する工程と、
（ｆ）前記第１および第２絶縁膜の双方に対してエッチングを行い、前記ゲート電極にサイドウォールを形成する工程と、
をさらに備えることを特徴とする半導体装置の製造方法。
【請求項１２】
基板と、フォトダイオードと、前記フォトダイオードの電荷を転送するトランジスタとを有する半導体装置の製造方法であって、
（ａ）前記基板の主面上に、前記トランジスタのゲート電極を形成する工程と、
（ｂ）前記基板の主面内に、前記フォトダイオードの一の電極、かつ、前記トランジスタの一の電極として機能する、第１導電型の拡散領域を形成する工程と、
（ｃ）前記基板の主面上の全面に絶縁膜を堆積する工程と、
（ｄ）前記フォトダイオードの形成予定領域上の膜厚が所定の第１膜厚となるまで、前記絶縁膜に対してエッチングを行う工程と、
（ｅ）前記絶縁膜の前記第１膜厚を突き抜けるには十分で、前記ゲート電極のサイドに堆積した前記絶縁膜の第２膜厚を突き抜けるには不十分なエネルギーで不純物を注入して、前記拡散領域の上部の前記基板の主面内に第２導電型の表面シールド領域を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項１３】
基板と、フォトダイオードと、前記フォトダイオードの電荷を転送するトランジスタとを有する半導体装置の製造方法であって、
（ａ）前記基板の主面上に、前記トランジスタのゲート電極を形成する工程と、
（ｂ）前記基板の主面内に、前記フォトダイオードの一の電極、かつ、前記トランジスタの一の電極として機能する、第１導電型の拡散領域を形成する工程と、
（ｃ）前記基板の主面上の全面に第１絶縁膜を堆積する工程と、
（ｄ）前記第１絶縁膜上の全面に、前記第１絶縁膜と阻止能が相違する第２絶縁膜をさらに堆積する工程と、
（ｆ）前記第１および第２絶縁膜の双方に対してエッチングを行い、前記ゲート電極の前記フォトダイオードの形成予定領域側に、前記第１および第２絶縁膜を構成要素として含むサイドウォールを形成する工程と、
（ｇ）前記サイドウォールを注入マスクの一部として用いて不純物を注入して、前記拡散領域の上部の前記基板の主面内に第２導電型の表面シールド領域を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項１４】
基板と、フォトダイオードと、前記フォトダイオードの電荷を転送するトランジスタとを有する半導体装置の製造方法であって、
（ａ）前記基板の主面上に、前記トランジスタのゲート電極を形成する工程と、
（ｂ）前記基板の主面内に、前記フォトダイオードの一の電極、かつ、前記トランジスタの一の電極として機能する、第１導電型の拡散領域を形成する工程と、
（ｃ）前記基板の主面上の全面に第１絶縁膜を堆積する工程と、
（ｄ）前記第１絶縁膜上の全面に、前記第１絶縁膜と阻止能が相違する第２絶縁膜をさらに堆積する工程と、
（ｆ）前記フォトダイオードの形成予定領域上の前記第１絶縁膜の膜厚が所定の第１膜厚となるまで、前記第１および第２絶縁膜の双方に対してエッチングを行い、前記ゲート電極の前記フォトダイオードの形成予定領域側に、前記第１および第２絶縁膜を構成要素として含むサイドウォールを形成する工程と、
（ｇ）前記第１絶縁膜の前記第１膜厚を突き抜けるには十分で、前記サイドウォールの第２膜厚を突き抜けるには不十分なエネルギーで不純物を注入して、前記拡散領域の上部の前記基板の主面内に第２導電型の表面シールド領域を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
前記工程（ｆ）においては、前記第１絶縁膜よりも前記第２絶縁膜のほうがエッチングレートが高いことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の構造および製造方法に関し、特にイメージセンサの構造および製造方法に関する。
【背景技術】
【０００２】
従来より、１画素ごとにフォトダイオードと、該フォトダイオードで発生した電荷を転送するトランジスタとを備えたＣＭＯＳイメージセンサが知られている。ＣＭＯＳイメージセンサのフォトダイオードとしては、表面シールド領域（フォトダイオードの一電極を形成するウェル部分と同一導電型の比較的高濃度の不純物拡散領域）を基板表面に設けた「埋め込み型フォトダイオード」が一般に採用されている。埋め込み型フォトダイオードでは、電荷を蓄積する領域が基板表面の欠陥から遮断されるため、基板表面の欠陥を原因としたリーク電流の発生が防止される（例えば、特許文献１参照。）。
【０００３】
【特許文献１】特開２０００−１５０８４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＣＭＯＳイメージセンサの埋め込み型フォトダイオードにおいては、表面シールド領域は一般に、トランジスタのゲート電極に隣接して、あるいは、ゲート電極と一部が重なるように形成される。このような表面シールド領域の存在により、フォトダイオードの電荷を蓄積する領域から、ゲート電極の下方に形成されるチャネルへの電荷の転送経路幅は比較的狭くなる。その結果、電荷転送のロスが生じやすくなり、これを原因としたノイズがＣＭＯＳイメージセンサで得られる画像中に発生し、画質が著しく劣化するという問題が生じていた。
【０００５】
この発明は、上述のような課題を解決するためになされたもので、電荷の転送効率を向上させることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、請求項１の発明は、基板と、フォトダイオードと、前記フォトダイオードの電荷を転送するトランジスタとを有する半導体装置であって、前記基板の主面上に形成された前記トランジスタのゲート電極と、前記フォトダイオードの一の電極、かつ、前記トランジスタの一の電極として機能する、前記基板の主面内に形成された第１導電型の拡散領域と、前記拡散領域の上部の前記基板の主面内に形成された第２導電型の表面シールド領域と、を備え、前記拡散領域は、第１不純物の注入により形成された第１拡散層と、前記第１不純物よりも質量数の小さい第２不純物の注入により、前記第１拡散層よりも浅く、かつ、前記基板の深さ方向において前記ゲート電極と一部が重なるように形成された第２拡散層と、を備えている。
【０００７】
また、請求項２の発明は、基板と、フォトダイオードと、前記フォトダイオードの電荷を転送するトランジスタとを有する半導体装置であって、前記基板の主面上に形成された前記トランジスタのゲート電極と、前記フォトダイオードの一の電極、かつ、前記トランジスタの一の電極として機能する、前記基板の主面内に形成された第１導電型の拡散領域と、前記拡散領域の上部の前記基板の主面内に形成された第２導電型の表面シールド領域と、を備え、前記拡散領域は、第１不純物の注入により形成された第１拡散層と、前記第１不純物よりも質量数の大きい第２不純物の注入により、前記第１拡散層よりも浅く、かつ、前記基板の深さ方向において前記ゲート電極と一部が重なるように形成された第２拡散層と、を備えている。
【０００８】
また、請求項４の発明は、基板と、フォトダイオードと、前記フォトダイオードの電荷を転送するトランジスタとを有する半導体装置であって、前記基板の主面上に形成され、前記フォトダイオード側にサイドウォールが配置された前記トランジスタのゲート電極と、前記フォトダイオードの一の電極、かつ、前記トランジスタの一の電極として機能する、前記基板の主面内に形成された第１導電型の拡散領域と、前記拡散領域の上部の前記基板の主面内に、前記ゲート電極から離間して形成された第２導電型の表面シールド領域と、を備え、前記表面シールド領域の前記ゲート電極側の端部は、前記サイドウォールの下部に位置する。
【０００９】
また、請求項５の発明は、基板と、フォトダイオードと、前記フォトダイオードの電荷を転送するトランジスタとを有する半導体装置の製造方法であって、（ａ）前記基板の主面上に、前記トランジスタのゲート電極を形成する工程と、（ｂ）前記基板の主面内に、前記フォトダイオードの一の電極、かつ、前記トランジスタの一の電極として機能する、第１導電型の拡散領域を形成する工程と、（ｃ）前記工程（ｂ）において生じた前記基板の結晶欠陥を、熱処理によって回復する工程と、（ｄ）前記拡散領域の上部の前記基板の主面内に、第２導電型の表面シールド領域を形成する工程と、を備え、前記工程（ｂ）は、（ｂ−１）第１不純物を注入して、第１拡散層を形成する工程と、（ｂ−２）第２不純物を注入して、前記第１拡散層よりも浅く、かつ、前記基板の深さ方向において前記ゲート電極と一部が重なるように第２拡散層を形成する工程と、を備えている。
【００１０】
また、請求項９の発明は、基板と、フォトダイオードと、前記フォトダイオードの電荷を転送するトランジスタとを有する半導体装置の製造方法であって、（ａ）前記基板の主面上に、前記トランジスタのゲート電極を形成する工程と、（ｂ）前記基板の主面内に、前記フォトダイオードの一の電極、かつ、前記トランジスタの一の電極として機能する、第１導電型の拡散領域を形成する工程と、（ｃ）前記フォトダイオードの形成予定領域上の膜厚が所定の第１膜厚となるように、前記基板の主面上の全面に第１絶縁膜を堆積する工程と、（ｄ）前記第１絶縁膜の前記第１膜厚を突き抜けるには十分で、前記ゲート電極のサイドに堆積した前記第１絶縁膜の第２膜厚を突き抜けるには不十分なエネルギーで不純物を注入して、前記拡散領域の上部の前記基板の主面内に第２導電型の表面シールド領域を形成する工程と、を備えている。
【００１１】
また、請求項１２の発明は、基板と、フォトダイオードと、前記フォトダイオードの電荷を転送するトランジスタとを有する半導体装置の製造方法であって、（ａ）前記基板の主面上に、前記トランジスタのゲート電極を形成する工程と、（ｂ）前記基板の主面内に、前記フォトダイオードの一の電極、かつ、前記トランジスタの一の電極として機能する、第１導電型の拡散領域を形成する工程と、（ｃ）前記基板の主面上の全面に絶縁膜を堆積する工程と、（ｄ）前記フォトダイオードの形成予定領域上の膜厚が所定の第１膜厚となるまで、前記絶縁膜に対してエッチングを行う工程と、（ｅ）前記絶縁膜の前記第１膜厚を突き抜けるには十分で、前記ゲート電極のサイドに堆積した前記絶縁膜の第２膜厚を突き抜けるには不十分なエネルギーで不純物を注入して、前記拡散領域の上部の前記基板の主面内に第２導電型の表面シールド領域を形成する工程と、を備えている。
【００１２】
また、請求項１３の発明は、基板と、フォトダイオードと、前記フォトダイオードの電荷を転送するトランジスタとを有する半導体装置の製造方法であって、（ａ）前記基板の主面上に、前記トランジスタのゲート電極を形成する工程と、（ｂ）前記基板の主面内に、前記フォトダイオードの一の電極、かつ、前記トランジスタの一の電極として機能する、第１導電型の拡散領域を形成する工程と、（ｃ）前記基板の主面上の全面に第１絶縁膜を堆積する工程と、（ｄ）前記第１絶縁膜上の全面に、前記第１絶縁膜と阻止能が相違する第２絶縁膜をさらに堆積する工程と、（ｆ）前記第１および第２絶縁膜の双方に対してエッチングを行い、前記ゲート電極の前記フォトダイオードの形成予定領域側に、前記第１および第２絶縁膜を構成要素として含むサイドウォールを形成する工程と、（ｇ）前記サイドウォールを注入マスクの一部として用いて不純物を注入して、前記拡散領域の上部の前記基板の主面内に第２導電型の表面シールド領域を形成する工程と、を備えている。
【００１３】
また、請求項１４の発明は、基板と、フォトダイオードと、前記フォトダイオードの電荷を転送するトランジスタとを有する半導体装置の製造方法であって、（ａ）前記基板の主面上に、前記トランジスタのゲート電極を形成する工程と、（ｂ）前記基板の主面内に、前記フォトダイオードの一の電極、かつ、前記トランジスタの一の電極として機能する、第１導電型の拡散領域を形成する工程と、（ｃ）前記基板の主面上の全面に第１絶縁膜を堆積する工程と、（ｄ）前記第１絶縁膜上の全面に、前記第１絶縁膜と阻止能が相違する第２絶縁膜をさらに堆積する工程と、（ｆ）前記フォトダイオードの形成予定領域上の前記第１絶縁膜の膜厚が所定の第１膜厚となるまで、前記第１および第２絶縁膜の双方に対してエッチングを行い、前記ゲート電極の前記フォトダイオードの形成予定領域側に、前記第１および第２絶縁膜を構成要素として含むサイドウォールを形成する工程と、（ｇ）前記第１絶縁膜の前記第１膜厚を突き抜けるには十分で、前記サイドウォールの第２膜厚を突き抜けるには不十分なエネルギーで不純物を注入して、前記拡散領域の上部の前記基板の主面内に第２導電型の表面シールド領域を形成する工程と、を備えている。
【発明の効果】
【００１４】
請求項１および２の発明によれば、比較的深い第１拡散層により、フォトダイオードの電荷の蓄積容量が確保されるとともに、ゲート電極と一部が重なる比較的浅い第２拡散層により、拡散領域からチャネルへの電荷の転送経路幅が確保されるため、電荷の転送効率を向上させることができる。
【００１５】
また特に請求項１の発明によれば、第１拡散層を形成するための第１不純物の質量数は比較的大きく、拡散が抑制されるため、隣接画素間でのクロストークの発生を防止できる。一方、第２拡散層を形成するための第２不純物の質量数は比較的小さく広範囲に拡散されるため、第２拡散層とゲート電極との重なりを広げることができ、電荷の転送効率をさらに向上できる。
【００１６】
また特に請求項２の発明によれば、第１拡散層を形成するための第１不純物の質量数は比較的小さく、広範囲に拡散されるため、フォトダイオードの電荷の蓄積容量を効率的に確保することができる。一方、第２拡散層を形成するための第２不純物の質量数は比較的大きく、拡散が抑制されるため、転送ゲート長を小さくできる。
【００１７】
また、請求項４の発明によれば、表面シールド領域がゲート電極から離間しているため、拡散領域からチャネルへの電荷の転送経路幅を確保でき、電荷の転送効率を向上させることができる。また、表面シールド領域のゲート電極側の端部は、サイドウォールの下部に位置するため、エッチングダメージのある基板の主面に拡散領域が直接的に接しないため、リーク電流を効果的に抑制できる。
【００１８】
また、請求項５の発明によれば、比較的深い第１拡散層と、ゲート電極と一部が重なる比較的浅い第２拡散層とを備える半導体装置を製造することができる。これにより、フォトダイオードの電荷の蓄積容量が確保されるとともに、拡散領域からチャネルへの電荷の転送経路幅が確保されるため、電荷の転送効率を向上させることができる。また、熱処理により基板の結晶欠陥を回復させた後に、表面シールド領域を形成するため、表面シールド領域を形成する際の不純物の増速拡散が防止される。したがって、表面シールド領域が広範囲となることが防止され、拡散領域からチャネルへの電荷の転送経路幅を効率的に確保できる。
【００１９】
また、請求項９、および、請求項１２ないし請求項１４の発明によれば、表面シールド領域がゲート電極から離間した半導体装置を製造することができる。これにより、拡散領域からチャネルへの電荷の転送経路幅が確保されるため、電荷の転送効率を向上させることができる。
【００２０】
また特に請求項１２の発明によれば、絶縁膜の第１膜厚を調整することで、表面シールド領域をゲート電極から離間させる距離を調整することができる。さらに、エッチング時にフォトダイオードの形成予定領域上に所定の第１膜厚の絶縁膜が残留されるため、基板の主面のエッチングダメージが防止される。
【００２１】
また特に請求項１３および請求項１４の発明によれば、サイドウォールが阻止能の相違する複数の絶縁膜で構成されるため、これらの阻止能を調整することで、表面シールド領域をゲート電極から離間させる距離を調整することができる。そして、請求項１４の発明によれば、熱処理において外方拡散により表面シールド領域の不純物の濃度が低下することを防止できるため、リーク電流を効果的に防止できる半導体装置を製造できる。
【発明を実施するための最良の形態】
【００２２】
＜１．実施の形態１＞
図１は、本発明の実施の形態１に係る半導体装置であるＣＭＯＳイメージセンサの１画素の構成を示す回路図である。図１に示すように、ＣＭＯＳイメージセンサの１画素は、フォトダイオード１０１と、フォトダイオード１０１で発生した電荷をノードＦＤに転送するための転送ＭＯＳトランジスタ１０２と、フォトダイオード１０１およびノードＦＤの電位をリセットするためのリセットＭＯＳトランジスタ１０３と、ノードＦＤの電位を増幅するためのソースフォロアＭＯＳトランジスタ１０４と、読み出し行を選択するための選択ＭＯＳトランジスタ１０５とを備えて構成されている。
【００２３】
フォトダイオード１０１のカソードは、転送ＭＯＳトランジスタ１０２のソースに接続されている。また、転送ＭＯＳトランジスタ１０２のドレインは、ノードＦＤを介して、リセットＭＯＳトランジスタ１０３のソースおよびソースフォロアＭＯＳトランジスタ１０４のゲートにそれぞれ接続されている。リセットＭＯＳトランジスタ１０３のドレインは、所定の電源電位を与える電源に接続されている。
【００２４】
ＣＭＯＳイメージセンサの動作時においては、まず、ゲート電圧Ｖｔ，Ｖｒｅｓの印加によって、転送ＭＯＳトランジスタ１０２およびリセットＭＯＳトランジスタ１０３がオンされる。これにより、フォトダイオード１０１およびノードＦＤの電位が所定の電源電位にリセットされる。リセット完了後、ゲート電圧Ｖｒｅｓの印加が停止され、リセットＭＯＳトランジスタ１０３はオフされる。次に、入射光がフォトダイオード１０１で光電変換されることにより発生した電荷が、転送ＭＯＳトランジスタ１０２によってノードＦＤに転送される。これにより、転送されてきた電荷量に応じてノードＦＤの電位が変化する。次に、ゲート電圧Ｖｓｅｌの印加によって、選択ＭＯＳトランジスタ１０５がオンされる。これにより、ノードＦＤの電位は、ソースフォロアＭＯＳトランジスタ１０４によって増幅され、読み出し回路に入力される。
【００２５】
図２は、ＣＭＯＳイメージセンサのうち、フォトダイオード１０１および転送ＭＯＳトランジスタ１０２が形成されている部分の断面構造を示す図である。但し、層間絶縁膜や金属配線の記載は省略してある。
【００２６】
図２に示すように、シリコン等から成るＮ型半導体基板１０の上面内には、Ｐウェル１１が形成されている。Ｐウェル１１の上面には、シリコン酸化膜等の絶縁膜から成るＬＯＣＯＳ型の素子分離膜１２が形成されている。素子分離膜１２によって規定される素子形成領域内において、Ｐウェル１１の上面上には、シリコン酸化膜等から成るゲート絶縁膜１４を介してポリシリコン膜等から成るゲート電極１３が形成されている。
【００２７】
素子形成領域内におけるＰウェル１１の上面内には、Ｎ-型の不純物拡散領域（不純物導入領域）であるＮ型拡散領域１７が形成されている。このＮ型拡散領域１７とＰウェル１１とのＰＮ接合によってフォトダイオードＰＤが構成される。フォトダイオードＰＤは、図１に示したフォトダイオード１０１に対応する。より具体的には、図１に示したフォトダイオード１０１のアノードおよびカソードは、図２に示したＰウェル１１およびＮ型拡散領域１７にそれぞれ対応する。
【００２８】
フォトダイオードＰＤは埋め込み型フォトダイオードとなっており、Ｎ型拡散領域１７の上部のＰウェル１１の上面内には、Ｐ+型の不純物拡散領域である表面シールド領域１８が形成されている。この表面シールド領域１８は、フォトダイオードＰＤにおいて電荷が蓄積される領域を、Ｐウェル１１の上面（Ｎ型半導体基板１０の表面）から遮断することにより、基板表面の欠陥に起因するリーク電流の発生を防止する。表面シールド領域１８の図中右側（ゲート電極１３側）の端部は、ゲート電極１３にほぼ隣接している。
【００２９】
また、Ｐウェル１１の上面内において、ゲート電極１３の下方の領域を挟んでＮ型拡散領域１７に対向する位置には、Ｎ型の不純物拡散領域であるドレイン領域１９が形成されている。このドレイン領域１９と、Ｎ型拡散領域１７と、ゲート電極１３とによってＭＯＳトランジスタＭＴが構成される。ＭＯＳトランジスタＭＴは、図１に示した転送ＭＯＳトランジスタ１０２に対応する。より具体的には、図１に示した転送ＭＯＳトランジスタ１０２のゲート、ソースおよびドレインは、図２に示したゲート電極１３、Ｎ型拡散領域１７およびドレイン領域１９にそれぞれ対応する。したがってＮ型拡散領域１７は、フォトダイオードＰＤのカソードとして機能するとともに、ＭＯＳトランジスタＭＴのソースとしても機能する。
【００３０】
ドレイン領域１９は、比較的低濃度で比較的浅いＮ-層１９ａと、比較的高濃度で比較的深いＮ+層１９ｂとの２種類の部分で構成されたＬＤＤ構造となっている。ゲート電極１３の図中右側（ドレイン領域１９側）の側面にはサイドウォール６１が形成されている。ドレイン領域１９のＮ-層１９ａの一部は、このサイドウォール６１の下方に潜り込んでいる。また、ゲート電極１３の図中左側（フォトダイオードＰＤ側）の側面にはサイドウォールは形成されておらず、フォトダイオードＰＤ領域の上面上には、サイドウォール６１を形成するために堆積されたＴＥＯＳ酸化膜等から成る絶縁膜２１が残存されている。このように絶縁膜２１を残存することで、サイドウォール形成のためのエッチングによる、フォトダイオードＰＤ領域の上面（Ｎ型半導体基板１０の表面）のエッチングダメージが防止される。
【００３１】
また、Ｎ型拡散領域１７は、第１拡散層１５と第２拡散層１６との２種類の層で構成されている。第１拡散層１５は、フォトダイオードＰＤの電荷の蓄積容量を確保するために比較的深く形成されている。一方、第２拡散層１６は、第１拡散層１５よりも浅く、かつ、Ｎ型半導体基板１０の深さ方向においてゲート電極１３と一部が重なるように形成されている。第２拡散層１６の図中右側（ドレイン領域１９側）の端部は、表面シールド領域１８の図中右側（ドレイン領域１９側）の端部よりもドレイン領域１９側に位置している。Ｎ型拡散領域１７がこのような第２拡散層１６を備えることで、Ｎ型拡散領域１７からゲート電極１３の下方に形成されるチャネルへの電荷の転送経路を、表面シールド領域１８が狭めることが無くなる。このため、Ｎ型拡散領域１７からチャネルへの電荷の転送経路幅が確保され、Ｎ型拡散領域１７からチャネルへの電荷の転送効率を向上させることができる。その結果、ＣＭＯＳイメージセンサで得られる画像の画質を向上できる。
【００３２】
本実施の形態においては、第１拡散層１５はヒ素（Ａｓ）などの質量数の比較的大きい不純物の注入により形成され、第２拡散層１６はリン（Ｐ）などの質量数の比較的小さい不純物の注入により形成されている。
【００３３】
一般に、質量数の比較的大きい不純物は、イオン注入時の投影飛程Ｒｐが比較的小さく、熱処理時の拡散係数も比較的小さい。逆に、質量数の比較的小さい不純物は、イオン注入時の投影飛程Ｒｐが比較的大きく、熱処理時の拡散係数も比較的大きい。このため、同一条件のイオン注入および熱処理により不純物拡散領域を形成する場合、質量数の比較的大きい不純物を使用すると不純物の拡散長は比較的小さくなり、質量数の比較的小さい不純物を使用すると不純物の拡散長は比較的大きくなる。
【００３４】
第１拡散層１５は、フォトダイオードＰＤの電荷の蓄積容量の確保のためにはできるだけ深く形成することが好ましいが、過剰に深く形成すると隣接画素間でクロストークが生じ、その結果、ノイズが生じる可能性がある。本実施の形態の第１拡散層１５は、質量数の比較的大きい不純物の注入により形成されるため、形成時における不純物の過剰な拡散が抑制される。このため、クロストークの発生を防止することができる。一方、第２拡散層１６は、質量数の比較的小さい不純物の注入により形成されるため、形成時において不純物が広範囲に拡散する。このため、第２拡散層１６においてゲート電極１３と重なる部分を比較的大きくすることができる。その結果、Ｎ型拡散領域１７からチャネルへの転送経路幅を効率的に確保することができ、電荷の転送効率をさらに向上できる。
【００３５】
図３ないし図１０は、図２に示す半導体装置の製造方法を工程順に示す断面図である。図３に示すように、まず、Ｎ型半導体基板１０の上面内にＰウェル１１を形成する。次に、Ｐウェル１１の上面に素子分離膜１２のパターンを形成する。次に、Ｐウェル１１の上面上にゲート絶縁膜１４およびゲート電極１３を形成する。
【００３６】
次に、図４に示すように、写真製版法によって、フォトダイオードＰＤの形成予定領域上が開口したパターンを有するフォトレジスト３１を形成する。次に、フォトレジスト３１およびゲート電極１３を注入マスクに用いて、ヒ素（Ａｓ）などの質量数の比較的大きいＮ型不純物を、Ｐウェル１１の上面に対して垂直方向から注入する。これにより、Ｐウェル１１の上面内に第１拡散層１５が形成される。
【００３７】
次に、図５に示すように、フォトレジスト３１およびゲート電極１３を注入マスクに用いて、リン（Ｐ）などの質量数の比較的小さいＮ型不純物を、Ｐウェル１１の上面に対して斜め方向から注入する。これにより、Ｐウェル１１の上面内に第１拡散層１５よりも浅く、かつ、Ｎ型半導体基板１０の深さ方向においてゲート電極１３と一部が重なるように第２拡散層１６が形成される。このように図４および図５に示す工程により、Ｎ型拡散領域１７が形成される。
【００３８】
Ｎ型拡散領域１７が形成されると、次に、フォトレジスト３１を除去した後、熱処理を行なう。これにより、注入された不純物が電気的に活性化されるとともに、図４および図５に示すイオン注入で生じたＮ型半導体基板１０の結晶欠陥が回復される。
【００３９】
次に、図６に示すように、写真製版法によって、ゲート電極１３の図中左側（フォトダイオードＰＤの形成予定領域側）から素子分離膜１２までの領域が開口したパターンを有するフォトレジスト３２を形成する。次に、フォトレジスト３２およびゲート電極１３を注入マスクに用いて、ボロン（Ｂ）などのＰ型不純物をＰウェル１１の上面に対して垂直方向から注入する。これにより、Ｐウェル１１の上面内に表面シールド領域１８が形成される。その後、フォトレジスト３２を除去する。
【００４０】
次に、図７に示すように、写真製版法によって、ドレイン領域１９の形成予定領域上が開口したパターンを有するフォトレジスト３３を形成する。次に、フォトレジスト３３、ゲート電極１３および素子分離膜１２を注入マスクに用いてＮ型不純物を注入することにより、Ｐウェル１１の上面内にＮ-層１９ａを形成する。その後、フォトレジスト３３を除去する。
【００４１】
次に、図８に示すように、サイドウォール形成のためのＴＥＯＳ酸化膜などの絶縁膜２１をＰウェル１１の上面上の全面に堆積する。次に、写真製版法によって、ゲート電極１３の図中右側（ドレイン領域１９の形成予定領域側）の側面のみにサイドウォールを形成するように、フォトレジスト３４を絶縁膜２１上に形成する。
【００４２】
次に、図９に示すように、フォトレジスト３４をエッチングマスクに用いて、絶縁膜２１に対して異方性エッチングを行なう。これにより、ゲート電極１３の側面に絶縁膜２１が残り、サイドウォール６１が形成される。その後、フォトレジスト３４を除去する。
【００４３】
次に、図１０に示すように、写真製版法によって、ドレイン領域１９の形成予定領域上が開口したパターンを有するフォトレジスト３５を形成する。次に、フォトレジスト３５、サイドウォール６１および素子分離膜１２を注入マスクに用いてＮ型不純物を注入することにより、Ｐウェル１１の上面内にＮ+層１９ｂを形成する。これにより、ＬＤＤ構造のドレイン領域１９が形成される。その後、フォトレジスト３５を除去することにより、図２に示した構造が得られる。
【００４４】
このように実施の形態１に係る半導体装置の製造方法によると、Ｎ型拡散領域１７を形成するためのイオン注入（図４、図５）により生じた基板の結晶欠陥を熱処理により回復させた後に、表面シールド領域１８を形成する（図６）。このため、表面シールド領域１８を形成する際における、基板の結晶欠陥を介した不純物の増速拡散が防止される。したがって、表面シールド領域１８が広範囲となることが防止され、Ｎ型拡散領域１７からチャネルへの電荷の転送経路幅を効率的に確保することができ、電荷の転送効率をさらに向上できる。
【００４５】
＜２．実施の形態２＞
次に、実施の形態２について説明する。実施の形態２に係る半導体装置であるＣＭＯＳイメージセンサの１画素の回路図は、図１に示した回路図と同様である。図１１は、実施の形態２に係るＣＭＯＳイメージセンサのうち、フォトダイオード１０１および転送ＭＯＳトランジスタ１０２が形成されている部分の断面構造を示す図である。なお、実施の形態１に係る半導体装置と同様の機能を有する要素については同一符号を付している。
【００４６】
図１１に示すように、実施の形態２の半導体装置の構造は、図２に示した実施の形態１に係る半導体装置とほぼ同様である。ただし、第１拡散層１５がリン（Ｐ）などの質量数の比較的小さい不純物の注入により形成され、第２拡散層１６がヒ素（Ａｓ）などの質量数の比較的大きい不純物の注入により形成されている点で実施の形態１と相違している。
【００４７】
第１拡散層１５が、質量数の比較的小さい不純物の注入により形成されることにより、形成時においてはＰウェル１１の比較的深い位置にまで不純物が拡散する。このため、フォトダイオードＰＤの電荷の蓄積容量を効率的に確保することができる。その結果、ＣＭＯＳイメージセンサで得られる画像信号のＳ／Ｎ比を向上でき、画像の画質を向上できる。一方、第２拡散層１６が、質量数の比較的大きい不純物の注入により形成されることにより、形成時における不純物の過剰な拡散が抑制される。このため、転送ゲート長を小さくでき、その結果、一画素のサイズを小さくすることができ集積度を向上できる。
【００４８】
図１２および図１３は、図１１に示す半導体装置の製造方法を工程順に示す断面図である。まず、実施の形態１に係る製造方法の図３までの工程と同様にして、Ｎ型半導体基板１０に、Ｐウェル１１、素子分離膜１２、ゲート絶縁膜１４およびゲート電極１３を形成する。
【００４９】
次に、図１２に示すように、写真製版法によって、フォトダイオードＰＤの形成予定領域上が開口したパターンを有するフォトレジスト３１を形成する。次に、フォトレジスト３１およびゲート電極１３を注入マスクに用いて、ヒ素（Ａｓ）などの質量数の比較的大きいＮ型不純物を、Ｐウェル１１の上面に対して斜め方向から注入する。これにより、Ｐウェル１１の上面内に、Ｎ型半導体基板１０の深さ方向においてゲート電極１３と一部が重なるように第２拡散層１６が形成される。
【００５０】
次に、図１３に示すように、フォトレジスト３１およびゲート電極１３を注入マスクに用いて、リン（Ｐ）などの質量数の比較的小さいＮ型不純物を、Ｐウェル１１の上面に対して垂直方向から注入する。これにより、Ｐウェル１１の比較的深い位置にまで不純物が拡散し、Ｐウェル１１の上面内に第２拡散層１６よりも深く第１拡散層１５が形成される。このように図１２および図１３に示す工程により、Ｎ型拡散領域１７が形成される。
【００５１】
Ｎ型拡散領域１７が形成されると次に、フォトレジスト３１を除去した後、熱処理を行なう。これにより、注入された不純物が電気的に活性化されるとともに、図１２および図１３に示す工程のイオン注入で形成されたＮ型半導体基板１０の結晶欠陥が回復される。そして以降、実施の形態１に係る製造方法の図６ないし図１０に示した工程と同様の工程によって図１１に示した構造が得られる。
【００５２】
このように実施の形態２に係る半導体装置の製造方法によると、Ｎ型拡散領域１７を形成する際に、第２拡散層１６を形成した後に（図１２）、第１拡散層１５を形成する（図１３）。すなわち、質量数の比較的大きい不純物を先に注入した後に、質量数の比較的小さい不純物を注入する。このため、質量数の比較的大きい不純物の注入によって生じた比較的大きな結晶欠陥の存在によって、第１拡散層の形成時に不純物が増速拡散する。その結果、第１拡散層を比較的深く形成することができ、フォトダイオードの電荷の蓄積容量を効率的に確保できる。
【００５３】
なお、図１１に示す半導体装置は、上述した実施の形態１に係る製造方法でも製造可能である。したがって、図１１に示す半導体装置は、実施の形態１に係る製造方法で製造されてもよいが、上述した効果があるため、本実施の形態に係る製造方法で製造されることが好ましい。
【００５４】
＜３．実施の形態３＞
次に、実施の形態３について説明する。実施の形態３に係る半導体装置であるＣＭＯＳイメージセンサの１画素の回路図は、図１に示した回路図と同様である。図１４は、実施の形態３に係るＣＭＯＳイメージセンサのうち、フォトダイオード１０１および転送ＭＯＳトランジスタ１０２が形成されている部分の断面構造を示す図である。なお、実施の形態１に係る半導体装置と同様の機能を有する要素については同一符号を付している。
【００５５】
図１４に示すように、実施の形態３の半導体装置の構造は、図２に示した実施の形態１に係る半導体装置とほぼ同様である。ただし、表面シールド領域１８が、ゲート電極１３から離間して形成されている点で、実施の形態１と相違している。より具体的には、表面シールド領域１８の図中右側（ドレイン領域１９側）の端部が、ゲート電極１３の図中左側（フォトダイオードＰＤ側）の端部よりも左側に位置している。
【００５６】
このように、実施の形態３の半導体装置では、表面シールド領域１８がゲート電極１３から離間しているため、表面シールド領域１８がＮ型拡散領域１７からチャネルへの電荷の転送経路を狭めることがさらに無くなり、電荷の転送経路幅をさらに効率的に確保できる。その結果、Ｎ型拡散領域１７からチャネルへの電荷の転送効率をさらに向上させることができ、ＣＭＯＳイメージセンサで得られる画像の画質をさらに向上できる。
【００５７】
図１５ないし図２０は、図１４に示す半導体装置の製造方法を工程順に示す断面図である。まず、実施の形態１に係る製造方法の図５までの工程と同様にして、Ｎ型半導体基板１０に、Ｐウェル１１、素子分離膜１２、ゲート絶縁膜１４、ゲート電極１３およびＮ型拡散領域１７を形成する。次に、フォトレジスト３１を除去した後、不純物活性化および結晶欠陥回復のための熱処理を行なう。
【００５８】
次に、図１５に示すように、写真製版法によって、ドレイン領域１９の形成予定領域上が開口したパターンを有するフォトレジスト３６を形成する。次に、フォトレジスト３６、ゲート電極１３および素子分離膜１２を注入マスクに用いてＮ型不純物を注入することにより、Ｐウェル１１の上面内にＮ-層１９ａを形成する。その後、フォトレジスト３６を除去する。
【００５９】
次に、図１６に示すように、フォトダイオードＰＤの形成予定領域上の膜厚が所定の膜厚２１ａとなるように、サイドウォール形成のためのＴＥＯＳ酸化膜などの絶縁膜２１をＰウェル１１の上面上の全面に堆積する。次に、写真製版法によって、ゲート電極１３の図中左側から素子分離膜１２までの領域が開口したパターンを有するフォトレジスト３７を形成する。
【００６０】
次に、図１７に示すように、フォトレジスト３７を注入マスクに用いて、ボロン（Ｂ）などのＰ型不純物をＰウェル１１の上面に対して垂直方向から注入する。このイオン注入においては、フォトダイオードＰＤの形成予定領域上の絶縁膜２１の膜厚２１ａを突き抜けるには十分で、ゲート電極１３の図中左側サイドに堆積した絶縁膜２１の膜厚２１ｂ（＞膜厚２１ａ）を突き抜けるには不十分なエネルギーで不純物が注入される。これにより、ゲート電極１３の図中左側サイドの下方には表面シールド領域１８は形成されず、絶縁膜２１の膜厚が膜厚２１ａとなる位置の下方のみに表面シールド領域１８が形成される。すなわち、表面シールド領域１８がゲート電極１３から離間して形成される。その後、フォトレジスト３７を除去する。
【００６１】
以降は、実施の形態１に係る製造方法の図８ないし図１０に示した工程とほぼ同様の工程を行なう。すなわち、図１８に示すように、ゲート電極１３の図中右側の側面にサイドウォールを形成するようにフォトレジスト３８を形成する。次に、図１９に示すように絶縁膜２１に対して異方性エッチングを行なってサイドウォール６１を形成し、フォトレジスト３８を除去する。次に、図２０に示すように、フォトレジスト３９を形成してＮ型不純物を注入することにより、ＬＤＤ構造のドレイン領域１９を形成する。その後、フォトレジスト３９を除去することにより、図１４に示した構造が得られる。
【００６２】
このように実施の形態３に係る半導体装置の製造方法によると、サイドウォールを形成するための絶縁膜２１の膜厚２１ａを突き抜けるようにＰ型不純物を注入することにより、表面シールド領域１８を形成する（図１７）。このため、表面シールド領域１８をゲート電極１３から離間して形成することができる。また、表面シールド領域１８の位置を規定するために、サイドウォールを形成するための絶縁膜２１を利用するため、工程数を大幅に増加させることなく表面シールド領域１８をゲート電極１３から離間することができる。
【００６３】
＜４．実施の形態４＞
次に、実施の形態４について説明する。本実施の形態は、表面シールド領域１８がゲート電極１３から離間した構造の半導体装置を得るための製造方法の他の一例である。
【００６４】
図２１ないし図２６は、実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。まず、実施の形態３に係る製造方法の図１５までの工程と同様にして、Ｎ型半導体基板１０に、Ｐウェル１１、素子分離膜１２、ゲート絶縁膜１４、ゲート電極１３、Ｎ型拡散領域１７およびＮ-層１９ａを形成し、フォトレジスト３６を除去する。
【００６５】
次に、図２１に示すように、フォトダイオードＰＤの形成予定領域上の膜厚が所定の膜厚２２ａとなるように、ＴＥＯＳ酸化膜などの絶縁膜２２をＰウェル１１の上面上の全面に堆積する。この絶縁膜２２の膜厚２２ａは、サイドウォール形成に必要な膜厚よりも薄い。次に、写真製版法によって、ゲート電極１３の図中左側から素子分離膜１２までの領域が開口したパターンを有するフォトレジスト４０を形成する。
【００６６】
次に、図２２に示すように、フォトレジスト４０を注入マスクに用いて、ボロン（Ｂ）などのＰ型不純物をＰウェル１１の上面に対して垂直方向から注入する。このイオン注入においては、フォトダイオードＰＤの形成予定領域上の絶縁膜２２の膜厚２２ａを突き抜けるには十分で、ゲート電極１３の図中左側サイドに堆積した絶縁膜２２の膜厚２２ｂ（＞膜厚２２ａ）を突き抜けるには不十分なエネルギーで不純物が注入される。これにより、ゲート電極１３の図中左側サイドの下方には表面シールド領域１８は形成されず、絶縁膜２２の膜厚が膜厚２２ａとなる位置の下方のみに表面シールド領域１８が形成される。すなわち、表面シールド領域１８がゲート電極１３から離間して形成される。その後、フォトレジスト４０を除去する。
【００６７】
次に、図２３に示すように、ＴＥＯＳ酸化膜などの絶縁膜２３を絶縁膜２２の上面上の全面にさらに堆積する。この絶縁膜２３の堆積により、絶縁膜２２と絶縁膜２３とを重ね合わせた全体の膜厚が、サイドウォールの形成に必要な膜厚となる。
【００６８】
次に、図２４に示すように、写真製版法によって、ゲート電極１３の図中右側の側面のみにサイドウォールを形成するように、フォトレジスト４１を絶縁膜２３上に形成する。
【００６９】
次に、図２５に示すように、フォトレジスト４１をエッチングマスクに用いて、絶縁膜２２および絶縁膜２３の双方に対して異方性エッチングを行なう。これにより、ゲート電極１３の側面に、絶縁膜２２および絶縁膜２３で構成されたサイドウォール６２が形成される。その後、フォトレジスト４１を除去する。
【００７０】
次に、図２６に示すように、フォトレジスト４２を形成してＮ型不純物を注入することにより、ＬＤＤ構造のドレイン領域１９を形成する。その後、フォトレジスト４２を除去することにより、図２７に示す表面シールド領域１８がゲート電極１３から離間した構造の半導体装置が得られる。
【００７１】
このように実施の形態４に係る半導体装置の製造方法によると、サイドウォール形成に必要な膜厚よりも薄い膜厚２２ａに絶縁膜２２を一旦堆積し（図２１）、この絶縁膜２２を利用して表面シールド領域１８が形成される（図２２）。したがって、表面シールド領域１８とゲート電極１３との離間距離は、絶縁膜２２の膜厚２２ａにより規定される。
【００７２】
表面シールド領域１８を形成した後は、サイドウォール形成に必要な膜厚となるまで絶縁膜２３を追加で堆積する（図２３）。このため、表面シールド領域１８とゲート電極１３との離間距離を規定する膜厚２２ａは、サイドウォール形成に必要な膜厚に依存しない。このことから、絶縁膜２２の膜厚２２ａは任意に調整できる。したがって、絶縁膜２２を堆積する膜厚２２ａを調整することで、表面シールド領域１８とゲート電極１３と離間距離を任意に調整することができる。
【００７３】
表面シールド領域１８とゲート電極１３との離間距離が大となるほど、Ｎ型拡散領域１７からチャネルへの電荷の転送経路幅を確保できるが、その一方で、リーク電流が発生する確率も高くなる。このため、表面シールド領域１８とゲート電極１３との離間距離は大きければ大きいほどよいというものではなく、半導体装置によって最適距離が存在する。実施の形態４に係る製造方法によると、表面シールド領域１８とゲート電極１３との離間距離を任意に調整することができるため、この離間距離を最適距離にすることができる。
【００７４】
＜５．実施の形態５＞
次に、実施の形態５について説明する。本実施の形態は、表面シールド領域１８がゲート電極１３から離間した構造の半導体装置を得るための製造方法の他の一例である。
【００７５】
図２８ないし図３２は、実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。まず、実施の形態３に係る製造方法の図１６までの工程と同様にして、Ｎ型半導体基板１０に、Ｐウェル１１、素子分離膜１２、ゲート絶縁膜１４、ゲート電極１３、Ｎ型拡散領域１７およびＮ-層１９ａを形成する。そして、サイドウォール形成に必要な膜厚を有する絶縁膜２１を堆積して、ゲート電極１３の図中左側から素子分離膜１２までの領域が開口したパターンを有するフォトレジスト３７を形成する。
【００７６】
次に、図２８に示すように、フォトレジスト３７をエッチングマスクに用いて、絶縁膜２１に対して異方性エッチングを行なう。このエッチングは、絶縁膜２１がフォトダイオードＰＤの形成予定領域上に所定の膜厚２１ｃとなって残留するように、所定の時間のみ行なわれる。つまり、フォトダイオードＰＤの形成予定領域上の膜厚が所定の膜厚２１ｃとなるまで、絶縁膜２１に対してエッチングがなされる。このエッチングにより、ゲート電極１３の図中左側の側面には絶縁膜２１が残存され、膜厚２１ｃよりも大となる膜厚を有するサイドウォール６３が形成される。
【００７７】
次に、図２９に示すように、フォトレジスト３７を注入マスクに用いて、ボロン（Ｂ）などのＰ型不純物をＰウェル１１の上面に対して垂直方向から注入する。このイオン注入においては、フォトダイオードＰＤの形成予定領域上の絶縁膜２１の膜厚２１ｃを突き抜けるには十分で、ゲート電極１３の図中左側サイドに堆積した絶縁膜２１、すなわち、サイドウォール６３の膜厚２１ｄ（＞膜厚２１ｃ）を突き抜けるには不十分なエネルギーで不純物が注入される。これにより、ゲート電極１３の図中左側サイドの下方には表面シールド領域１８は形成されず、絶縁膜２１の膜厚が膜厚２１ｃとなる位置の下方のみに表面シールド領域１８が形成される。すなわち、表面シールド領域１８がゲート電極１３から離間して形成される。その後、フォトレジスト３７を除去する。
【００７８】
以降は、実施の形態１に係る製造方法の図８ないし図１０に示した工程とほぼ同様の工程を行なう。すなわち、図３０に示すように、ゲート電極１３の図中右側の側面にサイドウォールを形成するようにフォトレジスト４３を形成する。次に、図３１に示すように絶縁膜２１に対して異方性エッチングを行なってゲート電極１３の図中右側の側面にサイドウォール６１を形成し、フォトレジスト４３を除去する。次に、図３２に示すように、フォトレジスト４４を形成してＮ型不純物を注入することにより、ＬＤＤ構造のドレイン領域１９を形成する。その後、フォトレジスト４４を除去することにより、図３３に示す表面シールド領域１８がゲート電極１３から離間した構造の半導体装置が得られる。
【００７９】
このように実施の形態５に係る半導体装置の製造方法によると、サイドウォール形成に必要な膜厚を有する絶縁膜２１が所定の膜厚２１ｃとなるまでエッチングされ（図２８）、この絶縁膜２１を利用して表面シールド領域１８が形成される（図２９）。したがって、表面シールド領域１８とゲート電極１３との離間距離は、絶縁膜２１の膜厚２１ｃにより規定される。残留させる絶縁膜２１の膜厚２１ｃは、サイドウォール形成に必要な膜厚に依存しないことから、本実施の形態においても膜厚２１ｃを調整することで、表面シールド領域１８とゲート電極１３と離間距離を任意に調整することができる。
【００８０】
また、フォトダイオードＰＤの形成予定領域上に絶縁膜２１が残留されるため、フォトダイオードＰＤの形成予定領域上のＰウェル１１の上面（Ｎ型半導体基板１０の表面）のエッチングダメージが防止される。その結果、リーク電流の発生を防止できるＣＭＯＳイメージセンサを製造できる。また、比較的長い処理時間を必要とする絶縁膜の堆積工程が１度であるため、スループットが低下することもない。
【００８１】
＜６．実施の形態６＞
次に、実施の形態６について説明する。本実施の形態は、表面シールド領域１８がゲート電極１３から離間した構造の半導体装置を得るための製造方法の他の一例である。
【００８２】
図３４ないし図４０は、実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。まず、実施の形態３に係る製造方法の図１５までの工程と同様にして、Ｎ型半導体基板１０に、Ｐウェル１１、素子分離膜１２、ゲート絶縁膜１４、ゲート電極１３、Ｎ型拡散領域１７およびＮ-層１９ａを形成し、フォトレジスト３６を除去する。
【００８３】
次に、図３４に示すように、ＴＥＯＳ酸化膜などの絶縁膜２４をＰウェル１１の上面上の全面に堆積する。この絶縁膜２４の膜厚は、サイドウォール形成に必要な膜厚よりも薄い。
【００８４】
次に、図３５に示すように、ＴＥＯＳ酸化膜などの絶縁膜２５を絶縁膜２４の上面上の全面にさらに堆積する。この絶縁膜２５の堆積により、絶縁膜２４と絶縁膜２５とを重ね合わせた全体の膜厚が、サイドウォールの形成に必要な膜厚となる。下部に堆積される絶縁膜２４と上部に堆積される絶縁膜２５とでは、表面シールド領域１８を形成するためのＰ型不純物に対する阻止能が相違している。次に、写真製版法によって、ゲート電極１３の図中左側から素子分離膜１２までの領域が開口したパターンを有するフォトレジスト４５を形成する。
【００８５】
次に、図３６に示すように、フォトレジスト４５をエッチングマスクに用いて、絶縁膜２４および絶縁膜２５の双方に対して異方性エッチングを行なう。これにより、ゲート電極１３の図中左側の側面に、絶縁膜２４および絶縁膜２５で構成されたサイドウォール６４が形成される。
【００８６】
次に、図３７に示すように、フォトレジスト４５、ゲート電極１３およびサイドウォール６４を注入マスクに用いて、ボロン（Ｂ）などのＰ型不純物をＰウェル１１の上面に対して垂直方向から注入する。これにより、ゲート電極１３の図中左側サイドの下方、すなわち、サイドウォール６４の下方には表面シールド領域１８は形成されず、表面シールド領域１８がゲート電極１３から離間して形成される。その後、フォトレジスト４５を除去する。
【００８７】
以降は、実施の形態４に係る製造方法の図２４ないし図２６に示した工程とほぼ同様の工程を行なう。すなわち、図３８に示すように、ゲート電極１３の図中右側の側面にサイドウォールを形成するようにフォトレジスト４６を形成する。次に、図３９に示すように、絶縁膜２４および絶縁膜２５の双方に対して異方性エッチングを行なってゲート電極１３の図中右側の側面にサイドウォール６５を形成し、フォトレジスト４６を除去する。次に、図４０に示すように、フォトレジスト４７を形成してＮ型不純物を注入することにより、ＬＤＤ構造のドレイン領域１９を形成する。その後、フォトレジスト４７を除去することにより、図４１に示す表面シールド領域１８がゲート電極１３から離間した構造の半導体装置が得られる。
【００８８】
このように実施の形態６に係る半導体装置の製造方法によると、ゲート電極１３の図中左側（フォトダイオードＰＤの形成予定領域側）に、阻止能の相違する２つの絶縁膜２４，２５を構成要素として含むサイドウォール６４が形成され（図３６）、このサイドウォール６４が表面シールド領域１８を形成する際の注入マスクの一部として使用される（図３７）。したがって、絶縁膜２４，２５の阻止能を調整することで、表面シールド領域１８とゲート電極１３と離間距離を高精度に調整することができる。
【００８９】
例えば、Ｐ型不純物を注入した際の投影飛程Ｒｐが、絶縁膜２４と比較して小さい特性を有する絶縁膜を、絶縁膜２５として採用した場合を想定する。この場合は、サイドウォール６４が単一の絶縁膜２４のみで構成される場合よりも、Ｐ型不純物に対するサイドウォール６４としての阻止能が大となる。また逆に、Ｐ型不純物を注入した際の投影飛程Ｒｐが絶縁膜２４と比較して大きい特性を有する絶縁膜を、絶縁膜２５として採用した場合を想定する。この場合は、サイドウォール６４が単一の絶縁膜２４のみで構成される場合よりも、Ｐ型不純物に対するサイドウォール６４としての阻止能が小となる。したがって、絶縁膜２４および絶縁膜２５の阻止能を調整することで、サイドウォール６４の阻止能をきめ細かく調整できる。そして、サイドウォール６４の阻止能を調整することで、Ｐ型不純物がサイドウォール６４を突き抜ける割合を調整することができる。このことから、表面シールド領域１８を形成する位置を高精度に調整でき、その結果、表面シールド領域１８とゲート電極１３と離間距離を高精度に調整できることとなる。
【００９０】
＜７．実施の形態７＞
次に、実施の形態７について説明する。本実施の形態は、表面シールド領域１８がゲート電極１３から離間した構造の半導体装置を得るための製造方法の他の一例である。
【００９１】
図４２ないし図４６は、実施の形態７に係る半導体装置の製造方法を工程順に示す断面図である。まず、実施の形態６に係る製造方法の図３５までの工程と同様にして、Ｎ型半導体基板１０に、Ｐウェル１１、素子分離膜１２、ゲート絶縁膜１４、ゲート電極１３、Ｎ型拡散領域１７およびＮ-層１９ａを形成する。そして、阻止能の相違する絶縁膜２４および絶縁膜２５をＰウェル１１の上面上の全面に堆積して、ゲート電極１３の図中左側から素子分離膜１２までの領域が開口したパターンを有するフォトレジスト４５を形成する。
【００９２】
次に、図４２に示すように、フォトレジスト４５をエッチングマスクに用いて、絶縁膜２４および絶縁膜２５の双方に対して異方性エッチングを行なう。このエッチングにおいては、絶縁膜２４がフォトダイオードＰＤの形成予定領域上に所定の膜厚２４ａとなって残留するようなエッチング条件が採用される。より具体的には、絶縁膜２４よりも絶縁膜２５のほうがエッチングレートが高くなるエッチング条件が採用される。これにより、フォトダイオードＰＤの形成予定領域上の膜厚が所定の膜厚２４ａとなるまで、絶縁膜２４および絶縁膜２５の双方に対してエッチングがなされる。このエッチングにより、絶縁膜２４および絶縁膜２５で構成された、膜厚２４ａよりも大となる膜厚を有するサイドウォール６６が形成される。
【００９３】
次に、図４３に示すように、フォトレジスト３７を注入マスクに用いて、ボロン（Ｂ）などのＰ型不純物をＰウェル１１の上面に対して垂直方向から注入する。このイオン注入においては、フォトダイオードＰＤの形成予定領域上の絶縁膜２４の膜厚２４ａを突き抜けるには十分で、ゲート電極１３の図中左側のサイドウォール６６の膜厚６６ａ（＞膜厚２４ａ）を突き抜けるには不十分なエネルギーで不純物が注入される。これにより、ゲート電極１３の図中左側サイドの下方には表面シールド領域１８は形成されず、表面シールド領域１８がゲート電極１３から離間して形成される。その後、フォトレジスト４５を除去する。
【００９４】
以降は、実施の形態４に係る製造方法の図２４ないし図２６に示した工程とほぼ同様の工程を行なう。すなわち、図４４に示すように、ゲート電極１３の図中右側の側面にサイドウォールを形成するようにフォトレジスト４８を形成する。次に、図４５に示すように、絶縁膜２４および絶縁膜２５の双方に対して異方性エッチングを行なってゲート電極１３の図中右側の側面にサイドウォール６７を形成する。このとき、図４２に示す工程と同様に、絶縁膜２４よりも絶縁膜２５のほうがエッチングレートが高くなるエッチング条件を採用し、所定の膜厚の絶縁膜２４を残存させてもよい。その後、フォトレジスト４８を除去する。
【００９５】
次に、図４６に示すように、フォトレジスト４９を形成してＮ型不純物を注入することにより、ＬＤＤ構造のドレイン領域１９を形成する。その後、フォトレジスト４９を除去することにより、図４７に示す表面シールド領域１８がゲート電極１３から離間した構造の半導体装置が得られる。
【００９６】
このように実施の形態７に係る半導体装置の製造方法によると、実施の形態６と同様にゲート電極１３の図中左側（フォトダイオードＰＤの形成予定領域側）に、阻止能の相違する２つの絶縁膜２４，２５を構成要素として含むサイドウォール６６が形成され（図４２）、このサイドウォール６６が表面シールド領域１８を形成する際の注入マスクの一部として使用される（図４３）。したがって、絶縁膜２４，２５の阻止能を調整することで、表面シールド領域１８とゲート電極１３と離間距離を高精度に調整することができる。
【００９７】
また、フォトダイオードＰＤの形成予定領域上に絶縁膜２４が残存されることにより（図４２）、表面シールド領域１８を形成するためのイオン注入時におけるＰ型不純物に対する阻止能を向上できる。これとともに、Ｐ型不純物の注入後の熱処理において、外方拡散により表面シールド領域１８の不純物の濃度が低下することを防止できる。その結果、リーク電流を効果的に防止できる半導体装置を製造できる。
【００９８】
さらに、図４２に示す工程では、絶縁膜２４よりも絶縁膜２５のほうがエッチングレートが高くなるエッチング条件が採用されるため、フォトダイオードＰＤの形成予定領域上に、絶縁膜２４を確実に残留させることができる。
【００９９】
＜８．実施の形態８＞
次に、実施の形態８について説明する。実施の形態８に係る半導体装置であるＣＭＯＳイメージセンサの１画素の回路図は、図１に示した回路図と同様である。図４８は、実施の形態８に係るＣＭＯＳイメージセンサのうち、フォトダイオード１０１および転送ＭＯＳトランジスタ１０２が形成されている部分の断面構造を示す図である。なお、実施の形態１に係る半導体装置と同様の機能を有する要素については同一符号を付している。
【０１００】
図４８に示すように、実施の形態８の半導体装置においては、表面シールド領域１８がゲート電極１３から離間して形成されており、その構造は図１４に示した実施の形態３に係る半導体装置とほぼ同様である。ただし、ゲート電極１３の図中左側（フォトダイオードＰＤ側）の側面にもサイドウォール６８が形成され、表面シールド領域１８の図中右側（ゲート電極１３側）の端部は、サイドウォール６８の下部に位置している。
【０１０１】
ゲート電極１３の図中左側（フォトダイオードＰＤ側）の側面に、サイドウォールを形成した場合、フォトダイオードＰＤの上部のＰウェル１１の上面（Ｎ型半導体基板１０の表面）においてエッチングダメージが発生する。そして、表面シールド領域１８をゲート電極１３から離間して形成した場合、Ｎ型拡散領域１７が直接的にエッチングダメージのある基板表面に接触するため、リーク電流が発生しやすくなる。これに対して、本実施の形態においては、表面シールド領域１８の端部が、サイドウォール６８の下部に位置していることから、Ｎ型拡散領域１７が直接的に基板表面に接触しないため、リーク電流を効果的に抑制することができる。
【０１０２】
図４９ないし図５４は、図４８に示す半導体装置の製造方法を工程順に示す断面図である。まず、実施の形態３に係る製造方法の図１６までの工程と同様にして、Ｎ型半導体基板１０に、Ｐウェル１１、素子分離膜１２、ゲート絶縁膜１４、ゲート電極１３、Ｎ型拡散領域１７およびＮ-層１９ａを形成する。そして、サイドウォール形成に必要な膜厚を有する絶縁膜２１を堆積して、ゲート電極１３の図中左側から素子分離膜１２までの領域が開口したパターンを有するフォトレジスト３７を形成する。
【０１０３】
次に、図４９に示すように、フォトレジスト３７をエッチングマスクに用いて、絶縁膜２１に対して異方性エッチングを行なう。このエッチングにより、ゲート電極１３の図中左側の側面には絶縁膜２１が残存され、サイドウォール６８が形成される。
【０１０４】
次に、図５０に示すように、フォトレジスト３７、ゲート電極１３およびサイドウォール６８を注入マスクに用いて、ボロン（Ｂ）などのＰ型不純物をＰウェル１１の上面に対して垂直方向から注入する。これにより、ゲート電極１３の図中左側サイドの下方、すなわち、サイドウォール６４の下方には表面シールド領域１８は形成されず、表面シールド領域１８がゲート電極１３から離間して形成される。その後、フォトレジスト３７を除去する。
【０１０５】
次に、不純物活性化および結晶欠陥回復のための熱処理を行なう。これにより、図５１に示すように、表面シールド領域１８の形成のために注入した不純物が拡散し、表面シールド領域１８の図中右側（ゲート電極１３側）の端部が、サイドウォール６８の下部に入り込む。
【０１０６】
以降は、実施の形態１に係る製造方法の図８ないし図１０に示した工程とほぼ同様の工程を行なう。すなわち、図５２に示すように、ゲート電極１３の図中右側の側面にサイドウォールを形成するようにフォトレジスト５０を形成する。次に、図５３に示すように絶縁膜２１に対して異方性エッチングを行なってゲート電極１３の図中右側の側面にサイドウォール６１を形成し、フォトレジスト５０を除去する。次に、図５４に示すように、フォトレジスト５１を形成してＮ型不純物を注入することにより、ＬＤＤ構造のドレイン領域１９を形成する。その後、フォトレジスト５１を除去することにより、図４８に示した構造が得られる。
【０１０７】
＜９．変形例＞
以上、本発明の実施の形態について説明してきたが、この発明は上記実施の形態に限定されるものではなく様々な変形が可能である。
【０１０８】
上記実施の形態３ないし９においては、Ｎ型拡散領域１７は、実施の形態１と同様の構造で、実施の形態１に係る製造方法と同様の工程にて形成されるとして説明を行なったが、実施の形態２と同様の構造で、実施の形態２に係る製造方法と同様の工程にて形成されてもよい。
【０１０９】
また、上記実施の形態においては、フォトダイオードＰＤの一の電極は、ウェルであったが、半導体基板をそのまま利用してもよい。
【０１１０】
また、上記実施の形態において、Ｎ型とＰ型とを全て入れ替えてもよい。この場合であっても、上記と同様の効果が得られる。
【図面の簡単な説明】
【０１１１】
【図１】実施の形態１に係る半導体装置であるＣＭＯＳイメージセンサの１画素の構成を示す回路図である。
【図２】実施の形態１に係る半導体装置の断面図である。
【図３】実施の形態１に係る製造方法の一の工程を示す断面図である。
【図４】実施の形態１に係る製造方法の一の工程を示す断面図である。
【図５】実施の形態１に係る製造方法の一の工程を示す断面図である。
【図６】実施の形態１に係る製造方法の一の工程を示す断面図である。
【図７】実施の形態１に係る製造方法の一の工程を示す断面図である。
【図８】実施の形態１に係る製造方法の一の工程を示す断面図である。
【図９】実施の形態１に係る製造方法の一の工程を示す断面図である。
【図１０】実施の形態１に係る製造方法の一の工程を示す断面図である。
【図１１】実施の形態２に係る半導体装置の断面図である。
【図１２】実施の形態２に係る製造方法の一の工程を示す断面図である。
【図１３】実施の形態２に係る製造方法の一の工程を示す断面図である。
【図１４】実施の形態３に係る半導体装置の断面図である。
【図１５】実施の形態３に係る製造方法の一の工程を示す断面図である。
【図１６】実施の形態３に係る製造方法の一の工程を示す断面図である。
【図１７】実施の形態３に係る製造方法の一の工程を示す断面図である。
【図１８】実施の形態３に係る製造方法の一の工程を示す断面図である。
【図１９】実施の形態３に係る製造方法の一の工程を示す断面図である。
【図２０】実施の形態３に係る製造方法の一の工程を示す断面図である。
【図２１】実施の形態４に係る製造方法の一の工程を示す断面図である。
【図２２】実施の形態４に係る製造方法の一の工程を示す断面図である。
【図２３】実施の形態４に係る製造方法の一の工程を示す断面図である。
【図２４】実施の形態４に係る製造方法の一の工程を示す断面図である。
【図２５】実施の形態４に係る製造方法の一の工程を示す断面図である。
【図２６】実施の形態４に係る製造方法の一の工程を示す断面図である。
【図２７】実施の形態４に係る半導体装置の断面図である。
【図２８】実施の形態５に係る製造方法の一の工程を示す断面図である。
【図２９】実施の形態５に係る製造方法の一の工程を示す断面図である。
【図３０】実施の形態５に係る製造方法の一の工程を示す断面図である。
【図３１】実施の形態５に係る製造方法の一の工程を示す断面図である。
【図３２】実施の形態５に係る製造方法の一の工程を示す断面図である。
【図３３】実施の形態５に係る半導体装置の断面図である。
【図３４】実施の形態６に係る製造方法の一の工程を示す断面図である。
【図３５】実施の形態６に係る製造方法の一の工程を示す断面図である。
【図３６】実施の形態６に係る製造方法の一の工程を示す断面図である。
【図３７】実施の形態６に係る製造方法の一の工程を示す断面図である。
【図３８】実施の形態６に係る製造方法の一の工程を示す断面図である。
【図３９】実施の形態６に係る製造方法の一の工程を示す断面図である。
【図４０】実施の形態６に係る製造方法の一の工程を示す断面図である。
【図４１】実施の形態６に係る半導体装置の断面図である。
【図４２】実施の形態７に係る製造方法の一の工程を示す断面図である。
【図４３】実施の形態７に係る製造方法の一の工程を示す断面図である。
【図４４】実施の形態７に係る製造方法の一の工程を示す断面図である。
【図４５】実施の形態７に係る製造方法の一の工程を示す断面図である。
【図４６】実施の形態７に係る製造方法の一の工程を示す断面図である。
【図４７】実施の形態７に係る半導体装置の断面図である。
【図４８】実施の形態８に係る半導体装置の断面図である。
【図４９】実施の形態８に係る製造方法の一の工程を示す断面図である。
【図５０】実施の形態８に係る製造方法の一の工程を示す断面図である。
【図５１】実施の形態８に係る製造方法の一の工程を示す断面図である。
【図５２】実施の形態８に係る製造方法の一の工程を示す断面図である。
【図５３】実施の形態８に係る製造方法の一の工程を示す断面図である。
【図５４】実施の形態８に係る製造方法の一の工程を示す断面図である。
【符号の説明】
【０１１２】
１０  Ｎ型半導体基板、１１  Ｐウェル、１２  素子分離膜、１３  ゲート電極、１４  ゲート絶縁膜、１５  第１拡散層、１６  第２拡散層、１７  Ｎ型拡散領域、１８  表面シールド領域、１９  ドレイン領域、２１〜２５  絶縁膜、３１〜５１  フォトレジスト、６１〜６８  サイドウォール。
【図１】
2005072236.tif 000003
【図２】
2005072236.tif 000004
【図３】
2005072236.tif 000005
【図４】
2005072236.tif 000006
【図５】
2005072236.tif 000007
【図６】
2005072236.tif 000008
【図７】
2005072236.tif 000009
【図８】
2005072236.tif 000010
【図９】
2005072236.tif 000011
【図１０】
2005072236.tif 000012
【図１１】
2005072236.tif 000013
【図１２】
2005072236.tif 000014
【図１３】
2005072236.tif 000015
【図１４】
2005072236.tif 000016
【図１５】
2005072236.tif 000017
【図１６】
2005072236.tif 000018
【図１７】
2005072236.tif 000019
【図１８】
2005072236.tif 000020
【図１９】
2005072236.tif 000021
【図２０】
2005072236.tif 000022
【図２１】
2005072236.tif 000023
【図２２】
2005072236.tif 000024
【図２３】
2005072236.tif 000025
【図２４】
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【図２５】
2005072236.tif 000027
【図２６】
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【図２７】
2005072236.tif 000029
【図２８】
2005072236.tif 000030
【図２９】
2005072236.tif 000031
【図３０】
2005072236.tif 000032
【図３１】
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【図３２】
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【図３３】
2005072236.tif 000035
【図３４】
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【図３５】
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【図３６】
2005072236.tif 000038
【図３７】
2005072236.tif 000039
【図３８】
2005072236.tif 000040
【図３９】
2005072236.tif 000041
【図４０】
2005072236.tif 000042
【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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