(57)【要約】【課題】メモリセル構造及びメモリ動作の制御をより単純化し、製造コストをこれまでよりも低減可能にする。【解決手段】ｐ型半導体基板１２上にゲート酸化膜２２を介して設けられたゲート電極２４と、当該半導体基板の表層領域であってかつ該ゲート電極を挟む位置に、一対のｎ型不純物の拡散領域であるソース領域１６及びドレイン領域１８を有するトランジスタを具えており、ソース領域及びドレイン領域とチャネル形成領域２０とによって挟まれる領域に、当該ソース領域及びドレイン領域よりもｎ型不純物濃度が低い領域である、第１抵抗変化部２６及び第２抵抗変化部２８がそれぞれ設けられている。【選択図】図１
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【特許請求の範囲】
【請求項１】
メモリセルを具える半導体不揮発性メモリであって、
第１導電型の半導体基板上に第１絶縁膜を介して設けられた制御電極と、前記半導体基板の表層領域であってかつ前記制御電極を挟む位置に設けられた、一対の前記第１導電型とは異なる第２導電型不純物の拡散領域である第１主電極領域及び第２主電極領域とを有するトランジスタ、
前記半導体基板の表層領域のうち、前記第１及び第２主電極領域のうちの少なくとも一方の電極領域と、前記制御電極と対向するチャネル形成領域とによって挟まれる部分に、前記一方の電極領域よりも不純物濃度の低い前記第２導電型の抵抗変化部、
及び、該抵抗変化部上に設けられており、絶縁層を含みかつ電荷を蓄積可能な電荷蓄積部
を具えていることを特徴とする半導体不揮発性メモリ。
【請求項２】
請求項１に記載の半導体不揮発性メモリにおいて、前記電荷蓄積部は、さらに、前記制御電極の側壁上にわたって設けられていることを特徴とする半導体不揮発性メモリ。
【請求項３】
請求項１または２に記載の半導体不揮発性メモリにおいて、前記電荷蓄積部上には、副電極が設けられていることを特徴とする半導体不揮発性メモリ。
【請求項４】
請求項１ないし３のいずれか一項に記載の半導体不揮発性メモリにおいて、前記抵抗変化部は、前記第１主電極領域と前記チャネル形成領域とによって挟まれる部分に設けられた第１抵抗変化部と、前記第２主電極領域と前記チャネル形成領域とによって挟まれる部分に設けられた第２抵抗変化部とを具え、
及び、前記電荷蓄積部は、前記第１抵抗変化部上に設けられた第１電荷蓄積部と、前記第２抵抗変化部上に設けられた第２電荷蓄積部とを具えていることを特徴とする半導体不揮発性メモリ。
【請求項５】
請求項４に記載の半導体不揮発性メモリにおいて、前記副電極は、前記第１電荷蓄積部上に設けられた第１副電極と、第２電荷蓄積部上に設けられた第２副電極とを具えていることを特徴とする半導体不揮発性メモリ。
【請求項６】
請求項４に記載の半導体不揮発性メモリにおいて、前記副電極は、前記第１電荷蓄積部上から前記第２電荷蓄積部上にわたって、前記制御電極を覆う部分を有して連続して設けられていることを特徴とする半導体不揮発性メモリ。
【請求項７】
請求項６に記載の半導体不揮発性メモリにおいて、前記制御電極を覆う部分は、第２絶縁膜を介して設けられていることを特徴とする半導体不揮発性メモリ。
【請求項８】
請求項１ないし７のいずれか一項に記載の半導体不揮発性メモリにおいて、前記抵抗変化部は、前記一方の電極側から前記チャネル形成領域に向かって、第１副抵抗変化部と、該第１副抵抗変化部よりも不純物濃度の低い第２副抵抗変化部とを具えていることを特徴とする半導体不揮発性メモリ。
【請求項９】
請求項１ないし８のいずれか一項に記載の半導体不揮発性メモリにおいて、前記電荷蓄積部は、前記抵抗変化部側から、第１酸化膜と、シリコン窒化膜、酸化アルミニウム膜及び酸化ハフニウム膜の絶縁膜群のうちから選ばれた一種又は二種以上の絶縁膜と、第２酸化膜とを順次具えていることを特徴とする半導体不揮発性メモリ。
【請求項１０】
請求項９に記載の半導体不揮発性メモリにおいて、前記第１及び第２酸化膜のいずれか一方または双方は、シリコン酸化膜を具えていることを特徴とする半導体不揮発性メモリ。
【請求項１１】
請求項３ないし１０のいずれか一項に記載の半導体不揮発性メモリにおいて、前記副電極は、多結晶シリコンを具えていることを特徴とする半導体不揮発性メモリ。
【請求項１２】
請求項１ないし１１のいずれか一項に記載の半導体不揮発性メモリであって、前記メモリセルを一対具え、前記双方のメモリセルの制御電極は共通のワード線に接続されており、前記双方のメモリセルの第１主電極領域は共有のソース線に接続されており、及び前記一方のメモリセルの第２主電極領域と前記他方のメモリセルの第２主電極領域とは、互いに異なるビット線に接続されていることを特徴とする半導体不揮発性メモリ。
【請求項１３】
請求項１ないし１１のいずれか一項に記載の半導体不揮発性メモリであって、前記メモリセルを一対具え、前記双方のメモリセルの制御電極は共通のワード線に接続されており、前記一方のメモリセルの第１主電極領域は第１ビット線に接続されており、前記一方のメモリセルの第２主電極領域と前記他方のメモリセルの第１主電極領域とは、前記第１ビット線と異なる第２ビット線に接続されており、及び前記他方のメモリセルの第２主電極領域は、前記第１及び第２ビット線と異なる第３ビット線に接続されていることを特徴とする半導体不揮発性メモリ。
【請求項１４】
請求項１に記載の半導体不揮発性メモリへ情報を記録するに当たり、
前記第１導電型がｐ型であってかつ前記第２導電型がｎ型の場合には、前記制御電極に正電圧を印可し、前記一方の電極領域に正電圧を印可するステップ、あるいは
前記第１導電型がｎ型であってかつ前記第２導電型がｐ型の場合には、前記制御電極に負電圧を印可し、前記一方の電極領域に負電圧を印可するステップ
を含むことを特徴とする半導体不揮発性メモリへの情報の記録方法。
【請求項１５】
請求項１４に記載の半導体不揮発性メモリへの情報の記録方法において、前記電荷蓄積部上に、副電極が設けられている場合には、
前記第１導電型がｐ型であってかつ前記第２導電型がｎ型の場合には、さらに、前記副電極に正電圧を印可するステップ、あるいは
前記第１導電型がｎ型であってかつ前記第２導電型がｐ型の場合には、さらに、前記副電極に負電圧を印可するステップ
を含むことを特徴とする半導体不揮発性メモリへの情報の記録方法。
【請求項１６】
請求項１に記載の半導体不揮発性メモリから情報を読み出すに当たり、
前記第１導電型がｐ型であってかつ前記第２導電型がｎ型の場合には、前記制御電極に正電圧を印可し、他方の電極領域に正電圧を印可するステップ、あるいは、
前記第１導電型がｎ型であってかつ前記第２導電型がｐ型の場合には、前記制御電極に
負電圧を印可し、他方の電極領域に負電圧を印可するステップ
を含むことを特徴とする半導体不揮発性メモリからの情報の読み出し方法。
【請求項１７】
請求項１に記載の半導体不揮発性メモリへ情報を記録するに当たり、
前記第１導電型がｐ型であってかつ前記第２導電型がｎ型の場合には、前記制御電極に０または負電圧を印可し、前記一方の電極領域に正電圧を印可するステップ、あるいは
前記第１導電型がｎ型であってかつ前記第２導電型がｐ型の場合には、前記制御電極に
０または正電圧を印可し、前記一方の電極領域に負電圧を印可するステップ
を含むことを特徴とする半導体不揮発性メモリへの情報の記録方法。
【請求項１８】
請求項１７に記載の半導体不揮発性メモリへの情報の記録方法において、前記電荷蓄積部上に、副電極が設けられている場合には、
前記第１導電型がｐ型であってかつ前記第２導電型がｎ型の場合には、さらに、前記副電極に負電圧を印可するステップ、あるいは
前記第１導電型がｎ型であってかつ前記第２導電型がｐ型の場合には、さらに、前記副電極に正電圧を印可するステップ
を含むことを特徴とする半導体不揮発性メモリへの情報の記録方法。
【請求項１９】
請求項１に記載の半導体不揮発性メモリへ情報を記録するに当たり、
前記電荷蓄積部に対し、該電荷蓄積部に蓄積されている電荷を中和するために紫外線を照射するステップを含むことを特徴とする半導体不揮発性メモリへの情報の記録方法。
【請求項２０】
請求項１に記載の半導体不揮発性メモリへ情報を記録するに当たり、
前記電荷蓄積部に対し、該電荷蓄積部に蓄積されている電荷を中和するための加熱処理を行うステップを含むことを特徴とする半導体不揮発性メモリへの情報の記録方法。
【請求項２１】
請求項１に記載の半導体不揮発性メモリへ情報を記録するに当たり、
前記メモリセルを一対具え、前記双方のメモリセルの制御電極は共通のワード線に接続されており、前記一方のメモリセルの第１主電極領域は第１ビット線に接続されており、前記一方のメモリセルの第２主電極領域と前記他方のメモリセルの第１主電極領域とは、前記第１ビット線とは異なる第２ビット線に接続されており、及び前記他方のメモリセルの第２主電極領域は、前記第１及び第２ビット線と異なる第３ビット線に接続されているとき、
前記一方のメモリセルの第２主電極領域側に記録を行う場合には、前記第３ビット線に、第１記録禁止電圧を印加することを特徴とする半導体不揮発性メモリへの情報の記録方法。
【請求項２２】
請求項２１に記載の半導体不揮発性メモリへの情報の記録方法において、前記第１記録禁止電圧を、前記一方のメモリセルの第２主電極領域に印加する記録電圧と接地電圧との中間電圧に設定することを特徴とする半導体不揮発性メモリへの情報の記録方法。
【請求項２３】
請求項２１または２２に記載の半導体不揮発性メモリへの情報の記録方法において、前記メモリセルを新たにもう１つ具えており、該新たなメモリセルの制御電極は前記一対のメモリセルと共通のワード線に接続されており、かつ前記他方のメモリセルの第２主電極領域と前記新たなメモリセルの第１主電極領域とは、前記第１、第２及び第３ビット線とは異なる第４ビット線に接続されているとき、
前記一方のメモリセルの第２主電極領域側に記録を行う場合には、さらに、前記第４ビット線に、第２記録禁止電圧を印加することを特徴とする半導体不揮発性メモリへの情報の記録方法。
【請求項２４】
請求項２３に記載の半導体不揮発性メモリへの情報の記録方法において、前記第２記録禁止電圧を、前記第１記録禁止電圧と接地電圧との中間電圧に設定することを特徴とする半導体不揮発性メモリへの情報の記録方法。
【請求項２５】
請求項１に記載の半導体不揮発性メモリから情報を読み出すに当たり、
前記メモリセルを一対具え、前記双方のメモリセルの制御電極は共通のワード線に接続されており、前記一方のメモリセルの第１主電極領域は第１ビット線に接続されており、前記一方のメモリセルの第２主電極領域と前記他方のメモリセルの第１主電極領域とは、前記第１ビット線とは異なる第２ビット線に接続されており、及び前記他方のメモリセルの第２主電極領域は、前記第１及び第２ビット線と異なる第３ビット線に接続されているとき、
前記他方のメモリセルの前記第２主電極領域側から情報の読み出しを行う場合には、前記第１ビット線に、読み出し禁止電圧を印加することを特徴とする半導体不揮発性メモリからの情報の読み出し方法。
【請求項２６】
請求項２５に記載の半導体不揮発性メモリからの情報の読み出し方法において、前記読み出し禁止電圧を、前記他方のメモリセルの第１主電極領域に印加する読み出し電圧と接地電圧との中間電圧に設定することを特徴とする半導体不揮発性メモリからの情報の読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体不揮発性メモリ、この半導体不揮発性メモリへの情報の記録方法（書き込み方法及び消去方法）、及びこの半導体不揮発性メモリからの情報の読み出し方法に関する。
【背景技術】
【０００２】
現在、半導体不揮発性メモリは、記憶情報の保持に電力が不要であることから、携帯機器等の低電力機器のメモリとして利用されている。
【０００３】
近年、半導体不揮発性メモリとして、例えば、少なくとも２つのゲート電極を有するＭＯＮＯＳ（Ｍｅｔａｌ  Ｏｘｃｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｃｉｄｅ）型のメモリセルを具えた構造が提案されている（例えば、特許文献１及び特許文献２参照）。
【０００４】
これらのＭＯＮＯＳ型のメモリセルは、チャネル形成領域上に、一般的なゲート絶縁膜を有するトランジスタのほかに、電荷を蓄積可能なＯＮＯ積層絶縁膜からなるゲート絶縁膜を有するトランジスタを具えた構成である。
【特許文献１】米国特許第５４０８１１５号明細書
【特許文献２】米国特許第６３９９４４１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１及び特許文献２に開示の半導体不揮発性メモリの場合は、ＯＮＯ積層絶縁膜下及びゲート絶縁膜下に形成されるチャネル形成領域のチャネル濃度を、それぞれ個別に最適化する必要がある。そのため、メモリを動作させる際の動作の複雑化を招くうえに、ＯＮＯ積層絶縁膜への電荷の注入を簡便かつ効率的に行うことが困難であった。
【０００６】
また、最低でも２つのゲート電極、及びこれらに伴いＯＮＯ積層絶縁膜を含むゲート絶縁膜を有する構造であることから、メモリセル構造が複雑となり、製造コストが高い。
【０００７】
そこで、メモリセルの占有面積の低減を図るために、ＯＮＯ積層絶縁膜上のゲート電極をサイドウォール型とした構造も提案されているが、電圧印加時のサイドウォール型電極の抵抗値が高くなるため、情報（データ）の読み出し速度が遅くなる等の弊害があった。
【０００８】
そこで、この発明の主目的は、メモリセル構造及びメモリ動作の制御がより単純化され、製造コストをこれまでよりも低減可能な半導体不揮発性メモリを提供することにある。
【課題を解決するための手段】
【０００９】
この目的の達成を図るため、請求項１に記載の半導体不揮発性メモリの発明によれば、下記のような構成上の特徴を有する。
【００１０】
この半導体不揮発性メモリはメモリセルを具えており、当該メモリセルは、トランジスタの構造に加え、さらに抵抗変化部と電荷蓄積部とを具えている。
【００１１】
トランジスタは、第１導電型の半導体基板上に絶縁層を介して設けられた制御電極と、前記半導体基板の表層領域であってかつ該制御電極を挟む位置に、一対の第１導電型とは異なる第２導電型不純物の拡散領域である第１主電極領域及び第２主電極領域とを具えている。
【００１２】
抵抗変化部は、第１導電型の半導体基板の表層領域のうち、前記第１及び第２主電極領域のうちの少なくとも一方の電極領域と、制御電極と対向するチャネル形成領域とによって挟まれる部分に設けられており、当該一方の電極領域よりも第２導電型の不純物濃度が低い領域である。また、電荷蓄積部は、絶縁層を含みかつ電荷を蓄積可能な領域であって、抵抗変化部上に設けられている。
【発明の効果】
【００１３】
請求項１に記載のこの発明の半導体不揮発性メモリによれば、情報の書き込みを行うに当たり、電圧が印加された第１または第２主電極よりも第２導電型不純物濃度の低い抵抗変化部の周辺に、電界を集中させることができる。よって、ホットキャリアである電荷の発生を、抵抗変化部に効率的に集中させることができる。
【００１４】
その結果、抵抗変化部から電荷蓄積部に、電荷を選択的に注入することができる。電荷蓄積部に電荷を蓄積して保持させることにより、情報（すなわち、論理値“０”または“１”）の書き込みを効率良く行うことができる。
【００１５】
一方、情報の読み出しを、電荷蓄積部が蓄積する電荷の有無に応じて変動する、抵抗変化部の抵抗の違いを利用して行うことができる。すなわち、情報の書き込みによって電荷蓄積部が帯電している場合には、抵抗変化部の抵抗が上昇によりキャリアが供給されにくい状態となり、充分に電流が流れない。これとは逆に、電荷蓄積部が帯電していない場合には、抵抗変化部の抵抗が変動しないためキャリアが供給され、充分な電流が流れる。この違いを利用して、論理値“０”または“１”を確実に判別することができる。
【００１６】
このように、不揮発性メモリを、情報の効率的な書き込み及び読み出しに寄与する抵抗変化部と、電荷を蓄積可能な電荷蓄積部とを組み合わせた、従来よりも単純な構造で実現できるので、従来よりも製造コストの低減を図れる半導体不揮発性メモリとなる。
【発明を実施するための最良の形態】
【００１７】
以下、図１〜図１７を参照して、この発明の実施の形態につき説明する。尚、各図は、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係を概略的に示してあるに過ぎず、従って、この発明は図示例に限定されるものではない。また、図を分かり易くするために、断面を示すハッチングは、一部分を除き省略してある。尚、以下の説明は、単なる好適例に過ぎず、また、例示した数値的条件は何らこれに限定されない。また、各図において同様の構成成分については同一の番号を付して示し、その重複する説明を省略することもある。
【００１８】
＜第１の実施の形態＞
図１は、この実施の形態の半導体不揮発性メモリを構成する、メモリセル１０の主要部を示す概略断面図である。この実施の形態では、第１導電型がｐ型であり第２導電型がｎ型である、ｎＭＯＳＦＥＴ（ｎ−ｔｙｐｅ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｔｏｒ）とした場合を例に挙げて説明する。
【００１９】
図１に示すように、メモリセル１０は、ｐ型半導体基板としてのシリコン基板１２の表面領域側に、ｐウェル領域１４が形成されている。このｐウェル領域１４の表面領域には、ｎ型不純物を高濃度（ｎ+型）に含有する第１主電極領域としてのソース電極領域（あるいは、ソース領域とも称する。）１６及び第２主電極領域としてのドレイン電極領域（あるいは、ドレイン領域とも称する。）１８が所定距離離間して設けられている。尚、周知の通り、第１及び第２主電極領域は、それぞれコンタクト層を介して金属電極層が設けられている。これらコンタクト層及び金属電極層は、第１及び第２主電極、従って、ソース電極及びドレイン電極をそれぞれ構成する。以下の説明においては、ソース領域及びドレイン領域と称するが、これらは、ソース電極及びドレイン電極とそれぞれ等価である。
【００２０】
ソース領域１６及びドレイン領域１８に挟まれる、ｐウェル領域１４上の部分領域には、第１絶縁膜としてのゲート絶縁膜２２を介して、制御電極であるゲート電極２４が形成されている。ソース領域１６及びドレイン領域１８に挟まれた、ｐウェル領域１４の表面領域部分が、ｎＭＯＳＦＥＴの動作時にソース・ドレイン領域間のチャネル（電流路）が形成されるチャネル形成領域２０となる。ここでのゲート酸化膜は、シリコン酸化膜（ＳｉＯ2）であり、ゲート電極２４は、ポリシリコン（多結晶シリコン）である。尚、上述した、ｎＭＯＳＦＥＴの構造については従来公知であるので、その詳細な説明をここでは省略する。
【００２１】
この実施の形態では、ソース領域１６とチャネル形成領域２０との間に、当該ソース領域１６に接して第１抵抗変化部２６が設けられている。また、ドレイン領域１８とチャネル形成領域２０との間に、ドレイン領域１８に接して第２抵抗変化部２８が設けられている。
【００２２】
第１及び第２抵抗変化部（２６、２８）は、それぞれ対応するソース領域１６やドレイン領域１８よりもｎ型の不純物濃度が低い（ｎ-型）領域とする。なぜなら、後述する第１及び第２電荷蓄積部（３０、３２）へ電荷を選択的に注入するために、これら第１及び第２抵抗変化部（２６、２８）周辺に電界を集中させるためである。その結果、ホットキャリアの発生を抵抗変化部に集中させることができる。尚、抵抗変化部の濃度及び領域の広さ（幅や深さ）は、目的や設計に応じて任意好適に設定することができる。また、これら抵抗変化部（２６、２８）の構造は、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）と実質的に同様な構造である。
【００２３】
さらに、この実施の形態では、第１抵抗変化部２６上に第１電荷蓄積部３０が設けられており、及び第２抵抗変化部２８上に第２電荷蓄積部３２が設けられている。
【００２４】
ここでの第１及び第２電荷蓄積部（３０、３２）は、ＯＮＯ（Ｏｘｃｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｃｉｄｅ）積層絶縁膜である。このＯＮＯ積層絶縁膜は、第１及び第２抵抗変化部（２６、２８）上に、シリコン酸化膜（第１酸化膜）３０１、シリコン窒化膜（ＳｉＮ）３０３、及びシリコン酸化膜（第２酸化膜）３０５が順次積層された構造であり、安定した電荷蓄積機能を有する。
【００２５】
先述した第１及び第２抵抗変化部（２６、２８）から注入されたホットキャリアは、このＯＮＯ積層絶縁膜のうち、主としてシリコン窒化膜３０３で蓄積される。尚、電荷蓄積部は、構成されるメモリの目的や設計に応じて任意好適に選択可能であり、例えば、シリコン酸化膜等の第１及び及び第２酸化膜の間に、シリコン窒化膜、酸化アルミニウム膜（Ａｌ2Ｏ3）及び酸化ハフニウム膜（ＨｆＯx）の絶縁膜群のうちから選ばれた一種又は二種以上の絶縁膜が挟まれた構造等を任意好適に選択することができる。また、この構成例では、第１及び第２電荷蓄積部（３０、３２）が、第１及び第２抵抗変化部（２６、２８）上からそれぞれゲート電極２４の側壁上にわたって形成されているため、注入された電荷の蓄積・保持が確実になされる。また、抵抗変化部及び電荷蓄積部は、ソース領域及びドレイン領域（１６、１８）のうちのいずれか一方の電極とチャネル形成領域２０との間に設けた構造でも良いが、この実施の形態の場合のように、ソース領域電極１６及びドレイン領域１８側の双方にそれぞれ設けてあることにより、１メモリセル当たり２ビットの情報の書き込みが可能である。
【００２６】
その結果、複数個のメモリセルがアレイ状に配列されたメモリセルアレイの面積を縮小できるうえに、１メモリセル当たり２ビットの情報の書き込みを、このように比較的簡便な構造によって実現できるため、製造コストの低減化を期待できる。
【００２７】
上述した構成を有するメモリセル１０の等価回路図を図２に示す。図２に示すように、メモリセル１０が具えるｎＭＯＳＦＥＴを構成する、ソース領域（Ｓ）及びドレイン領域（Ｄ）側の双方に、第１可変抵抗器４０及び第２可変抵抗器５０がそれぞれ接続された回路である。
【００２８】
続いて、表１を参照して、このときのメモリセル１０の動作例につき、以下に説明する。尚、ここでは、一例として、メモリセル１０のドレイン領域１８側に対して、情報（論理値“１”または“０”）の記録（書き込みや消去）及び読み出しを行う場合につき説明する。ソース領域１６側に対して同様の動作を行う場合には、ソース領域及びドレイン領域間の電圧を入れ替えて、同様の動作を行うことができるのは明らかである。
【００２９】
＜情報の記録（書き込み）方法＞
メモリセル１０への情報（論理値“１”または“０”）の書き込み動作を、例えば、以下の方法で行う。ここでは初期状態を、電荷蓄積部に電荷が蓄積されていない状態（ここでは、論理値“１”に相当）とし、ドレイン領域１８側に、情報としての論理値“０”を書き込む場合につき説明する。
【００３０】
ドレイン領域１８側に、論理値“０”としての情報の書き込みを、ドレイン領域１８に正電圧（＋Ｖｄｗ）を印加し、ゲート電極２４に正電圧（＋Ｖｇｗ）を印加し、ソース領域１６を接地電圧として行う。
【００３１】
こうした条件によって、ドレイン領域１８よりもｎ型不純物濃度の低い第２抵抗変化部２８周辺に電界が集中する。よって、第２抵抗変化部２８で、衝突電離によるホットキャリアであるホットエレクトロン（高エネルギー電子とも称する。）の発生が効率的に集中する。
【００３２】
その結果、このホットエレクトロンが、第２抵抗変化部２８からシリコン酸化膜３０１のエネルギー障壁を越えて、第２電荷蓄積部３２に選択的に注入されることにより、情報の書き込みを行うことができる。尚、このときの＋Ｖｄｗは、ホットエレクトロンを発生させるのに充分な電圧とし、目的や設計に応じて異なるが、約２Ｖ以上、好ましくは、約５〜１０Ｖ程度とするのが良い。また、＋Ｖｇｗは、チャネル形成領域２０に充分なキャリアを形成させ、かつ、ドレイン領域１８近傍で発生したホットエレクトロンを第２電荷蓄積部３２に注入させるのに充分な電圧とし、目的や設計に応じて異なるが、好ましくは、約３〜１２Ｖ程度とするのが良い。
【００３３】
＜情報の読み出し方法＞
続いて、ドレイン領域１８側の情報の読み出し動作を、以下の方法で行う。
【００３４】
ソース領域１６に正電圧（＋Ｖｓｒ）を印加し、ゲート電極２４に正電圧（＋Ｖｇｒ）を印加し、ドレイン領域１８を接地電圧として行う。
【００３５】
論理値“０”が書き込まれているドレイン領域１８側では、第２電荷蓄積部３２に電荷（ここでは、電子）が蓄積されているため、第２抵抗変化部２８の抵抗が上昇する。その結果、チャネル形成領域２０にキャリアが供給されにくい状態となり、充分な電流が流れなくなる。
【００３６】
一方、初期状態である、論理値“１”のままである場合には、第２電荷蓄積部３２に電荷が蓄積されていないため、第２抵抗変化部２８の抵抗は変動しない。その結果、チャネル形成領域２０にキャリアが供給されて、充分な電流が流れる。
【００３７】
このように、ｎＭＯＳＦＥＴを流れる電流値の違いを利用して、論理値“１”または“０”のどちらが書き込まれているかを確実に判別することができる。
【００３８】
＜情報の記録（消去）方法＞
続いて、ドレイン領域１８側の情報の消去を、以下の方法で行う。
（ａ）メモリセル１０を、例えば、ＯＴＰＲＯＭ（Ｏｎｅ  Ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）として用いる場合には、上述した１回の書き込み動作までで終了だが、良品確認テストの際に書き込んだ情報を消去する必要がある。
【００３９】
この場合には、論理値“０”が書き込まれている、ドレイン領域１８側の第２電荷蓄積部３２に対して、当該第２電荷蓄積部３２に蓄積されている電荷の中和を目的とする、紫外線の照射や加熱処理（高温雰囲気下での放置を含む。）等を行えば良い。このような方法によれば、電気的消去を行うための回路の別途搭載が不要なため、安価なメモリ構成を実現できる。
【００４０】
（ｂ）一方、例えば、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）のように、情報を電気的に消去可能な構成とすることも可能である。
【００４１】
そこで、第２電荷蓄積部３２に電荷が蓄積されて帯電している場合（ここでは、論理値“０”が書き込まれている場合）には、ドレイン領域１８に正電圧（＋Ｖｄｅ）を印加し、ゲート電極２４に０または負電圧（−Ｖｇｅ）を印加し、ソース領域１６をオープン状態（あるいは、フローティング状態とも称する。）として行う。
【００４２】
こうした条件によって、ドレイン領域１８周辺で発生したホットホールが、第２電荷蓄積部３２に注入される。その結果、第２電荷蓄積部３２に蓄積されている電荷（ここでは電子）が中和されることにより、情報の消去を行うことができる。尚、このときの＋Ｖｄｅは、ドレイン領域１８近傍で、ホットホールを発生させるのに充分な電圧とし、約２Ｖ以上、好ましくは、約４〜１０Ｖ程度とするのが良い。また、−Ｖｇｅは、ホットホールを効率的に第２電荷蓄積部３２周辺に集めるために印加する電圧であり、約−７〜０Ｖ程度とするのが良い。
【００４３】
【表１】
2005064295.tif 000003
【００４４】
続いて、図３を参照して、上述したメモリセル１０を複数個用いて行列状に配列した、メモリセルアレイ１００の第１構成例につき、以下に説明する。
【００４５】
図３に示すように、各メモリセル１０のうちのゲート電極２４の各々は、第１方向（行方向）に設けられたワード線ＷＬ（ｉ）（ｉ：自然数）に接続されている。また、メモリセル１０のうちのソース領域１６及びドレイン領域１８の各々は、当該第１方向と直交する第２方向（列方向）に設けられた、ソース線ＳＬ及びビット線ＢＬ（ｉ）（ｉ：自然数）にそれぞれ接続されている。ここでは、すべてのメモリセル１０のソース領域１６が、共通のソース線ＳＬに接続されている。メモリセル１０は、直交するワード線ＷＬとビット線ＢＬとの交点に接続されている。尚、メモリセルアレイを駆動するその他の構成要素（例えば、駆動回路等）については従来公知であるので、その詳細な説明及び図示をここでは省略する。
【００４６】
次に、表２を参照して、メモリセルアレイ１００の動作例（記録方法（書き込み方法・消去方法）及び読み出し方法）につき、以下に説明する。ここでは、 ワード線ＷＬ（ｉ）とビット線ＢＬ（ｉ）との交点にあるメモリセル１０１を例に挙げて説明する。尚、各動作の原理的な説明については既に説明したのでここでは省略する。
【００４７】
そこで、メモリセル１０１への情報（論理値“１”または“０”）の書き込み動作を、例えば、以下の方法で行う。ここでは初期状態を、電荷蓄積部に電荷が蓄積されていない状態（ここでは、論理値“１”に相当）とし、ドレイン領域１８側に、情報としての論理値“０”を書き込む場合につき説明する。
【００４８】
先ず、ドレイン領域１８側に、論理値“０”として情報の書き込みを、ビット線ＢＬ（ｉ）に書き込みドレイン電圧（＋Ｖｄｗ）を印加し、ワード線ＷＬ（ｉ）に書き込みゲート電圧（＋Ｖｇｗ）を印加し、ソース線ＳＬを接地電圧として行う。
【００４９】
続いて、ドレイン領域１８側に書き込まれている、論理値“０”としての情報の読み出しを、ソース線ＳＬに読み出しソース電圧（＋Ｖｓｒ）を印加し、ワード線ＷＬ（ｉ）に読み出しゲート電圧（＋Ｖｇｒ）を印加し、ビット線ＢＬ（ｉ）を接地電圧として行う。
【００５０】
続いて、ドレイン領域１８側に書き込まれている、論理値“０”としての情報の消去を、ビット線ＢＬ（ｉ）に消去ドレイン電圧（＋Ｖｄｅ）を印加し、ワード線ＷＬ（ｉ）に消去ゲート電圧（０または−Ｖｇｅ）を印加し、ソース線ＳＬをオープン状態（あるいは、フローティング状態とも称する。）として行う。
【００５１】
【表２】
2005064295.tif 000004
【００５２】
尚、ソース領域１６側に対して同様の動作を行う場合には、ソース領域及びドレイン領域間の電圧を入れ替えて、同様の動作を行うことができるのは明らかである。
【００５３】
続いて、図４を参照して、上述したメモリセル１０を複数個用いて行列状に配列した、メモリセルアレイ２００の第２構成例につき、以下に説明する。
【００５４】
図４に示すように、各メモリセル１０のうちゲート電極２４の各々は、第１方向（行方向）に設けられたワード線ＷＬ（ｉ）（ｉ：自然数）に接続されている。また、メモリセル１０のうちのソース領域１６及びドレイン領域１８の各々は、当該第１方向と直交する第２方向（列方向）に設けられた、ビット線ＢＬ（ｉ）（ｉ：自然数）及びビット線ＢＬ（ｉ＋１）（ｉ：自然数）にそれぞれ接続されている。
【００５５】
そのため、第２構成例によれば、ソース領域１６側が接続されるソース線ＳＬを別途設けずに、列方向に隣合うメモリセルのドレイン領域１８側が接続されるビット線と兼用させた構成である。そのため、メモリセルを駆動する制御線構造を簡便化できるので、第１構成例に比べてメモリセルアレイ面積を縮小することができる。
【００５６】
続いて、表３を参照して、メモリセルアレイ２００の動作例（記録方法（書き込み方法・消去方法）及び読み出し方法）につき、以下に説明する。ここでは、ワード線ＷＬ（ｉ）、ビット線ＢＬ（ｉ）及びビット線ＢＬ（ｉ＋１）に接続されている、メモリセル２０１について説明する。
【００５７】
そこで、メモリセル２０１への情報（論理値“１”または“０”）の書き込み動作を、例えば、以下の方法で行う。ここでは初期状態を、電荷蓄積部に電荷が蓄積されていない状態（ここでは、論理値“１”に相当）とし、ドレイン領域１８側に、情報としての論理値“０”を書き込む場合につき説明する。
【００５８】
先ず、ドレイン領域１８側に、論理値“０”としての情報の書き込みを、ビット線ＢＬ（ｉ＋１）に書き込みドレイン電圧（＋Ｖｄｗ）を印加し、ワード線ＷＬ（ｉ）に書き込みゲート電圧（＋Ｖｇｗ）を印加し、ビット線ＢＬ（ｉ）を接地電圧として行う。
【００５９】
このとき、ビット線ＢＬ（ｉ＋２）に、第１書き込み禁止電圧（第１記録禁止電圧）（＋Ｖｄｗｉｈ１）を印加するのが良い。第１書き込み禁止電圧の印加により、メモリセル２０１と列方向に隣合うメモリセルであって、ワード線ＷＬ（ｉ）とビット線ＢＬ（ｉ＋１）を共有しているメモリセル２０２に、誤って情報の書き込みが行われるのを抑制することができる。このときの第１書き込み禁止電圧（＋Ｖｄｗｉｈ１）は、書き込みドレイン電圧（＋Ｖｄｗ）と接地電圧との中間電圧に設定する。
【００６０】
さらに、必要に応じて、ビット線ＢＬ（ｉ＋２）の隣のビット線ＢＬ（ｉ＋３）にも、第２書き込み禁止電圧（第２記録禁止電圧）（＋Ｖｄｗｉｈ２）を印加するのが良い。不所望なメモリセルへの誤った情報の書き込みをより一層効果的に抑制することができる。このときの第２書き込み禁止電圧（＋Ｖｄｗｉｈ２）は、第１書き込み禁止電圧（＋Ｖｄｗｉｈ１）と接地電圧との中間電圧とする。
【００６１】
続いて、ドレイン領域１８側に書き込まれている、論理値“０”としての情報の読み出しを、ビット線ＢＬ（ｉ）に読み出しソース電圧（＋Ｖｓｒ）を印加し、ワード線ＷＬ（ｉ）に読み出しゲート電圧（＋Ｖｇｒ）を印加し、ビット線ＢＬ（ｉ＋１）を接地電圧として行う。
【００６２】
このとき、ビット線ＢＬ（ｉ−１）に、読み出し禁止電圧（＋Ｖｓｒｉｈ）を印加するのが良い。読み出し禁止電圧の印加により、メモリセル２０１と列方向に隣合うメモリセルであって、ワード線ＷＬ（ｉ）とビット線ＢＬ（ｉ）を共有しているメモリセル２０３から、誤って情報の読み出しが行われるのを抑制することができる。このときの読み出し禁止電圧（＋Ｖｓｒｉｈ）は、読み出しソース電圧（＋Ｖｓｒ）と接地電圧との中間電圧とする。このときのビット線ＢＬ（ｉ＋２）は、接地電圧もしくはフローティング状態としておく。
【００６３】
続いて、ドレイン領域１８側に書き込まれている、論理値“０”としての情報の消去を、ビット線ＢＬ（ｉ＋１）に消去ドレイン電圧（＋Ｖｄｅ）を印加し、ワード線ＷＬ（ｉ）に消去ゲート電圧（０または−Ｖｇｅ）を印加し、ビット線ＢＬ（ｉ）、ＢＬ（ｉ＋１）及びＢＬ（ｉ−１）を消去範囲に応じた任意電圧（表中では、Ｄｅｐｅｎｄ  Ｏｎと表記）を印加して行う。
【００６４】
【表３】
2005064295.tif 000005
【００６５】
上述した説明から明らかなように、この実施の形態の半導体不揮発性メモリによれば、情報の書き込みを行うに当たり、電圧が印加された第１または第２主電極領域よりも第２導電型不純物濃度の低い抵抗変化部の周辺に、電界を集中させることができる。よって、ホットキャリアである電荷の発生を、抵抗変化部に効率的に集中させることができる。
【００６６】
その結果、抵抗変化部から電荷蓄積部に、電荷を選択的に注入することができる。電荷蓄積部に電荷を蓄積して保持させることにより、情報（すなわち、論理値“０”または“１”）の書き込みを効率良く行うことができる。
【００６７】
一方、情報の読み出しを、電荷蓄積部が蓄積する電荷の有無に応じて変動する、抵抗変化部の抵抗の違いを利用して行うことができる。すなわち、情報の書き込みによって電荷蓄積部が帯電している場合には、抵抗変化部の抵抗の上昇によりキャリアが供給されにくい状態となり、充分に電流が流れない。これとは逆に、電荷蓄積部が帯電していない場合には、抵抗変化部の抵抗が変動しないためキャリアが供給され、充分な電流が流れる。この違いを利用して、論理値“０”または“１”を確実に判別することができる。
【００６８】
このように、不揮発性メモリを、情報の効率的な書き込み及び読み出しに寄与する抵抗変化部と、電荷を蓄積可能な電荷蓄積部とを組み合わせた単純な構造で実現できるので、従来よりも製品コストが低減された半導体不揮発性メモリとなる。
【００６９】
さらに、従来のようなサイドウォール型の電極が電荷蓄積部上に設られていないため、電圧印加時の当該電極の抵抗値の増大によって、読み出し速度が遅くなる懸念がない。
【００７０】
＜第２の実施の形態＞
図５を参照して、この発明の第２の実施の形態につき説明する。
【００７１】
この実施の形態では、第１及び第２抵抗変化部（６０、７０）の各々が、ソース領域１６又はドレイン領域１８側からチャネル形成領域２０に向かって、第１副抵抗変化部（６０１、７０１）及び第２副抵抗変化部（６０３、７０３）をそれぞれ具えている点が、第１の実施の形態との主な相違点である。尚、第１の実施の形態で既に説明した構成要素と同一の構成要素には同一の番号を付して示しており、その具体的な説明を省略する（以下の各実施の形態についても同様）。
【００７２】
図５に示すように、メモリセル１５０が具える第１及び第２抵抗変化部（６０、７０）のうち、第１副抵抗変化部（６０１、７０１）は、情報の書き込み時に発生するホットキャリアの電荷蓄積部への注入を促進させる領域であり、ホットエレクトロン注入促進部として機能している。一方、第２副抵抗変化部（６０３、７０３）は、第１副抵抗変化部（６０１、７０１）よりもそれぞれｎ型不純物濃度が低く、第１の実施の形態の第１及び第２抵抗変化部（２６、２８）よりも抵抗変化が顕著となるような領域である。尚、第１及び第２副抵抗変化部の濃度及び領域の広さ（幅や深さ）は、目的や設計に応じて任意好適に設定することができる。また、第２副抵抗変化部（６０３、７０３）は、例えば、ゲート電極２４の側壁に沿って形成可能なサイドウォールスペーサ７５を用いて、所定形状に設計可能である。また、こうした第１及び第２抵抗変化部（６０、７０）は、ソース領域及びドレイン領域（１６、１８）側の少なくともいずれか一方に設けられた構造であっても良いが、この実施の形態の場合のように、ソース及びドレイン領域（１６、１８）側の双方に設けることにより、メモリ全体としての信頼性をさらに向上させることができ好ましい。
【００７３】
上述した説明から明らかなように、この実施の形態によれば、第１の実施の形態と同様の効果を得ることができる。
【００７４】
さらに、この実施の形態によれば、抵抗変化部として、ホットエレクトロン注入促進部である第１副抵抗変化部（６０１、７０１）に加え、さらに、抵抗変化が著しい第２副抵抗変化部（６０３、７０３）が設けられている。そのため、第１の実施の形態に比べて、抵抗変化部における抵抗変化量の細かな調整が可能となる。
【００７５】
その結果、第１の実施の形態に比べて、メモリへの情報の記録（書き込みや消去）や、メモリからの情報の読み出しを高精度に行うことができる。
【００７６】
＜第３の実施の形態＞
図６を参照して、この発明の第３の実施の形態につき説明する。
【００７７】
この実施の形態では、第１及び第２電荷蓄積部（３０、３２）上に、第１副電極８０及び第２副電極８５がそれぞれ設けられている点が、第１の実施の形態との主な相違点である。
【００７８】
図６に示すように、この実施の形態のメモリセル３００によれば、第１及び第２電荷蓄積部（３０、３２）上に、ポリシリコンからなる第１及び第２副電極（８０、８５）がそれぞれ個別に、すなわち島状に形成されている。尚、これら第１及び第２副電極（８０、８５）の形状はサイドウォール型に限られず、第１及び第２電荷蓄積部（３０、３２）上に設けられていれば良い。
【００７９】
上述した構成を有するメモリセル３００の等価回路図を図７に示す。図７に示すように、メモリセル３００であるｎＭＯＳＦＥＴを構成する、ソース領域（Ｓ）及びドレイン領域（Ｄ）側の双方に接続されている第１及び第２可変抵抗器（４０、５０）の近傍に、第１及び第２副電極（８０、８５）がそれぞれ対向配置された回路となる。
【００８０】
続いて、表４を参照して、このときのメモリセル３００の動作例につき、以下に説明する。尚、ここでは、例として、メモリセル３００のドレイン領域１８側に対して、情報（論理値“１”または“０”）の記録（書き込みや消去）及び読み出しを行う場合につき説明する。ソース領域１６側に対して同様の動作を行う場合には、ソース領域及びドレイン領域間の電圧を入れ替えて、同様の動作を行うことができるのは明らかである。
【００８１】
＜情報の記録（書き込み）方法＞
メモリセル３００への情報（論理値“１”または“０”）の書き込み動作を、例えば、以下の手順で行う。ここでは初期状態を、電荷蓄積部に電荷が蓄積されていない状態（ここでは、論理値“１”に相当）とし、ドレイン領域１８側に、情報としての論理値“０”を書き込む場合につき説明する。
【００８２】
ドレイン領域１８側に、論理値“０”としての情報を書き込む場合には、第１の実施の形態と同様に、ドレイン領域１８に正電圧（＋Ｖｄｗ）を印加し、ゲート電極に正電圧（＋Ｖｇｗ）を印加し、ソース領域１６を接地電圧とする。
【００８３】
さらに、この構成例では、第２副電極８５に正電圧（＋Ｖｅｇｗ）を印加することにより、ホットエレクトロンの電荷蓄積部への注入を促進させることができる。
【００８４】
＜情報の読み出し方法＞
続いて、ドレイン領域１８側に書き込まれている、論理値“０”としての情報の読み出しを、ソース領域１６に正電圧（＋Ｖｓｒ）を印加し、ゲート電極に正電圧（＋Ｖｇｒ）を印加し、ドレイン領域１８を接地電圧として行う。尚、このとき、第２副電極８５を接地電圧としておくため、読み出し速度に影響を与える懸念は無い。
【００８５】
＜情報の記録（消去）方法＞
続いて、ドレイン領域１８側に書き込まれている、論理値“０”としての情報の消去を、ドレイン領域１８に正電圧（＋Ｖｄｅ）を印加し、ゲート電極に０または負電圧（−Ｖｇｅ）を印加し、ソース領域１６をオープン状態として行う。
【００８６】
さらに、この構成例では、第２副電極８５に負電圧（−Ｖｅｇｅ）を印加することにより、第２電荷蓄積部３２へのホットホールの注入や、第２電荷蓄積部３２からの電子の放出を促進させることができる。
【００８７】
【表４】
2005064295.tif 000006
【００８８】
既に説明したように、ＯＮＯ積層絶縁膜上にサイドウォール型に形成された副電極を、情報（データ）の読み出し動作時に使用する場合には、読み出し速度が遅くなるといった問題がある。しかし、この構成例のように、情報の記録（書き込み・消去）動作を効率的に行わせるためにのみ、副電極を使用すれば良い。尚、副電極部は、第１及び第２電荷蓄積部（３０、３２）上の少なくともいずれか一方に設けられた構造であっても良いが、この実施の形態の場合のように、第１及び第２電荷蓄積部（３０、３２）上にそれぞれ設けることにより、情報の記録（書き込み・消去）動作をより一層効率的に行うことができ好ましい。
【００８９】
続いて、図８を参照して、上述したメモリセル３００を複数個用いて行列状に配列した、メモリセルアレイ４００の第１構成例につき、以下に説明する。
【００９０】
図８に示すように、各メモリセル３００のうちのゲート電極２４各々は、第１方向（行方向）に設けられたワード線ＷＬ（ｉ）（ｉ：自然数）に接続されている。また、メモリセル３００のうちのソース領域１６及びドレイン領域１８の各々は、当該第１方向と直交する第２方向（列方向）に設けられた、ソース線ＳＬ及びビット線ＢＬ（ｉ）（ｉ：自然数）にそれぞれ接続されている。ここでは、すべてのメモリセル３００のソース領域１６が、共通のソース線ＳＬ接続されている。
【００９１】
さらに、この構成例では、各メモリセル３００が具える一対の第１及び第２副電極（８０、８５）は、同じく第１方向に設けられた共通の消去線ＥＬ（ｉ）（ｉ：自然数）に接続されている。尚、ここでは、１つのセルが具える２つの副電極（８０、８５）を、共通の消去線ＥＬに接続させた構成であるが、互いに異なる消去線ＥＬに接続させた構成であっても良い。
【００９２】
次に、表５を参照して、メモリセルアレイ４００の動作例（記録方法（書き込み方法・消去方法）及び読み出し方法）につき、以下に説明する。ここでは、ワード線ＷＬ（ｉ）とビット線ＢＬ（ｉ）との交点にあるメモリセル３０１を例に挙げて説明する。
【００９３】
そこで、メモリセル３０１への情報（論理値“１”または“０”）の書き込み動作を、例えば、以下の方法で行う。ここでは初期状態を、電荷蓄積部に電荷が蓄積されていない状態（ここでは、論理値“１”に相当）とし、ドレイン領域１８側に、情報としての論理値“０”を書き込む場合につき説明する。
【００９４】
先ず、ドレイン領域１８側に、論理値“０”としての情報を書き込みを、ビット線ＢＬ（ｉ）に書き込みドレイン電圧（＋Ｖｄｗ）を印加し、ワード線ＷＬ（ｉ）に書き込みゲート電圧（＋Ｖｇｗ）を印加し、ソース線ＳＬを接地電圧として行う。
【００９５】
さらにこのとき、情報の書き込みを効率的に行うために、消去線ＥＬ（ｉ）に書き込み電圧（＋Ｖｅｇｗ）を印加する。
【００９６】
続いて、ドレイン領域１８側に書き込まれている、論理値“０”としての情報の読み出しを、ソース線ＳＬに読み出しソース電圧（＋Ｖｓｒ）を印加し、ワード線ＷＬ（ｉ）に読み出しゲート電圧（＋Ｖｇｒ）を印加し、ビット線ＢＬ（ｉ）を接地電圧として行う。
【００９７】
続いて、ドレイン領域１８側に書き込まれている、論理値“０”としての情報の消去を、ビット線ＢＬ（ｉ）に消去ドレイン電圧（＋Ｖｄｅ）を印加し、ワード線ＷＬ（ｉ）に消去ゲート電圧（０または−Ｖｇｅ）を印加し、ソース線ＳＬをオープン状態として行う。
【００９８】
さらにこのとき、情報の消去を効率的に行うために、消去線ＥＬ（ｉ）に消去電圧（−Ｖｅｇｅ）を印加する。
【００９９】
【表５】
2005064295.tif 000007
【０１００】
尚、ソース領域１６側に対して同様の動作を行う場合には、ソース領域及びドレイン領域間の電圧を入れ替えて、同様の動作を行うことができるのは明らかである。
【０１０１】
また、図９に示すように、既に説明したように、ソース線ＳＬを不要な構造とすることもできる（第２構成例）。尚、このときのメモリセルアレイ４５０の動作例は、第１の実施の形態で説明した第２構成例のメモリセルアレイ２００の印加電圧条件に加え、上述したように消去線ＥＬに対して所定電圧を印加して行えば良いので、ここではその説明を省略する。
【０１０２】
上述した説明から明らかなように、この実施の形態によれば、第１の実施の形態と同様の効果を得ることができる。
【０１０３】
さらに、この実施の形態によれば、メモリセルを構成するソース領域１６及びドレイン領域１８側の双方に、抵抗変化部及び電荷蓄積部はもとより、効率的な情報の書き込み及び消去に寄与する副電極がそれぞれ設けられている。
【０１０４】
その結果、複数個のメモリセルがアレイ状に配列されたメモリセルアレイの面積を縮小できるうえに、１メモリセル当たり２ビットの情報の書き込み及び消去を効率的に行うことができるので、製品の低コスト化を期待できる。
【０１０５】
＜第４の実施の形態＞
図１０を参照して、この発明の第４の実施の形態につき説明する。
【０１０６】
この実施の形態では、副電極８６が、第１電荷蓄積部３０上から第２電荷蓄積部３２上に跨って形成された連続体である点が、第３の実施の形態との主な相違点である。
【０１０７】
図１０に示すように、この実施の形態のメモリセル５００によれば、副電極８６が、第１電荷蓄積部３０から第２電荷蓄積部３２上にわたって、かつゲート電極２４を第２絶縁膜であるシリコン酸化膜８８を介して覆うように設けられている。尚、ゲート電極２４と副電極８６とは、第１及び第２電荷蓄積部（３０、３２）とシリコン酸化膜８８とによって電気的に分離、すなわち絶縁された構成である。
【０１０８】
上述した構成を有するメモリセル５００の等価回路図を図１１に示す。図１１に示すように、メモリセル５００であるｎＭＯＳＦＥＴを構成する、ソース領域（Ｓ）及びドレイン領域（Ｄ）側の双方に接続されている第１及び第２可変抵抗器（４０、５０）の近傍に、副電極８６が対向配置された回路となる。
【０１０９】
また、図１２及び図１３に、上述したメモリセル５００を複数個用いて行列状に配列した、メモリセルアレイの構成例を示す。
【０１１０】
図１２は、第３の実施の形態の第１構成例（ソース線ＳＬ有りの場合）に対応する、第１構成例としてのメモリセルアレイ６００である。図１３は、第３の実施の形態の第２構成例（ソース線ＳＬ無しの場合）に対応する、第２構成例としてのメモリセルアレイ７００のである。尚、このときのメモリセルアレイ６００及び７００の動作例については、第３の実施の形態で説明した印加電圧条件と同様にして行えば良いので、ここではその説明を省略する。
【０１１１】
上述した説明から明らかなように、この実施の形態によれば、第３の実施の形態と同様の効果を得ることができる。
【０１１２】
さらに、この実施の形態によれば、副電極８６が、第１電荷蓄積部３０上から第２電荷蓄積部上３２にわたって連続して設けられているので、第３の実施の形態のような島状の副電極に比べて、副電極の抵抗値を低減することができる。
【０１１３】
その結果、この実施の形態では、情報の書き込み速度及び消去速度が、当該副電極の抵抗で律速される懸念がない。
【０１１４】
＜第５の実施の形態＞
図１４を参照して、この発明の第５の実施の形態につき説明する。
【０１１５】
この実施では、副電極９０が、ゲート電極２４を第２絶縁膜８８（図１０参照）を介さずに覆っている点が、第４の実施の形態との主な相違点である。
【０１１６】
図１４に示すように、この実施のメモリセル８００によれば、第４の実施の形態と同様に、副電極９０が、第１電荷蓄積部３０上から第２電荷蓄積部３２上にわたって設けられているが、ゲート電極２４上に第２絶縁膜８８が設けられておらず、ゲート電極２４と副電極９０とが電気的に接続された構成である。
【０１１７】
上述した構成を有するメモリセル８００の等価回路を図１５に示す。図１５に示すように、メモリセル８００であるｎＭＯＳＦＥＴを構成する、ソース領域（Ｓ）及びドレイン領域（Ｄ）側の双方に接続されている第１及び第２可変抵抗器（４０、５０）と対向配置されている副電極９０が、ゲート電極（Ｇ）２４とも接続された回路となる。
【０１１８】
続いて、表６を参照して、このときのメモリセル８００の動作例につき、以下に説明する。尚、ここでは、例として、ｎＭＯＳＦＥＴ１０のドレイン領域１８側に対して、情報（論理値“１”または“０”）の記録（書き込みや消去）及び読み出しを行う場合につき説明する。ソース領域１６側に対して同様の動作を行う場合には、ソース領域及びドレイン領域間の電圧を入れ替えて、同様の動作を行うことができるのは明らかである。
【０１１９】
＜情報の記録（書き込み）方法＞
メモリセル８００への情報（論理値“１”または“０”）の書き込み動作を、例えば、以下の手順で行う。ここでは初期状態を、電荷蓄積部に電荷が蓄積されていない状態（ここでは、論理値“１”に相当）とし、ドレイン領域１８側に、情報としての論理値“０”を書き込む場合につき説明する。
【０１２０】
ドレイン領域１８側に、論理値“０”としての情報の書き込みを、ドレイン領域１８に正電圧（＋Ｖｄｗ）を印加し、ゲート電極２４に正電圧（＋Ｖｇｗ）を印加し、ソース領域１６を接地電圧として行う。
【０１２１】
このとき、この構成例では、ゲート電極２４への正電圧（＋Ｖｇｗ）の印加と同時に、副電極９０にも正電圧（＋Ｖｇｗ［Ｖ］）が印加され、ホットエレクトロンの電荷蓄積部への注入を促進させることができる。
【０１２２】
＜情報の読み出し方法＞
続いて、ドレイン領域１８側に書き込まれている、論理値“０”としての情報の読み出しを、ソース領域１６に正電圧（＋Ｖｓｒ）を印加し、ゲート電極に正電圧（＋Ｖｇｒ）を印加し、ドレイン領域１８を接地電圧として行う。
【０１２３】
＜情報の記録（消去）方法＞
続いて、ドレイン領域１８側に書き込まれている、論理値“０”としての情報の消去を、ドレイン領域１８に正電圧（＋Ｖｄｅ）を印加し、ゲート電極に０または負電圧（−Ｖｇｅ）を印加し、ソース領域１６をオープン状態として行う。
【０１２４】
このとき、この構成例では、ゲート電極２４への０または負電圧（−Ｖｇｅ）の印加と同時に、副電極９０にも０または負電圧（−Ｖｇｅ）が印加され、第２電荷蓄積部３２へのホットホールの注入や、第２電荷蓄積部３２からの電子の放出を促進させることができる。
【０１２５】
【表６】
2005064295.tif 000008
【０１２６】
また、図１６及び図１７に、上述したメモリセル８００を複数個用いて行列状に配列した、メモリセルアレイの構成例を示す。
【０１２７】
図１６は、第４の実施の形態の第１構成例（ソース線ＳＬ有りの場合）に対応する、第１構成例としてのメモリセルアレイ８５０である。図１７は、第４の実施の形態の第２構成例（ソース線ＳＬ無しの場合）に対応する、第２構成例としてのメモリセルアレイ９００である。尚、このときのメモリセルアレイ８５０及び９００の基本動作については、副電極９０に対する所定電圧の印加を、ゲート電極２４に対する所定電圧の印加で兼用する以外は、第４の実施の形態で説明した印加電圧条件と同様にして行えば良いので、ここではその説明を省略する。
【０１２８】
すなわち、この構成例では、ゲート電極２４と副電極９０とが電気的に接続されているため、第４の実施の形態のように、副電極９０を個別に駆動するための消去線ＥＬ（図１２及び図１３参照）が不要である。そのため、メモリセルを駆動する制御線構造を簡便化できるので、第４の実施の形態に比べてメモリセルアレイ面積の縮小が期待できる。。
【０１２９】
上述した説明から明らかなように、この実施の形態によれば、第４の実施の形態と同様の効果を得ることができる。
【０１３０】
さらに、この実施の形態によれば、第１電荷蓄積部３０上から第２電荷蓄積部上３２にわたって設けられている副電極９０が、ゲート電極２４と電気的に接続された構成である。そのため、情報を読み出す際のゲート電極２４の抵抗値を下げることができるので、読み出しの高速動作が可能となる。
【０１３１】
以上、この発明は、上述した実施の形態のみに限定されない。よって、任意好適な段階において好適な条件を組み合わせ、この発明を適用することができる。
【０１３２】
例えば、上述した各実施の形態では、メモリセルとして、第１導電型がｐ型であり第２導電型がｎ型である、ｎＭＯＳＦＥＴの場合を例に挙げて説明したが、これとは逆に第１導電型がｎ型であり第２導電型がｐ型である、ｐＭＯＳＦＥＴの場合であってもこの発明を適用することができる。具体的には、ｎＭＯＳＦＥＴの場合の印加電圧を反転させた電圧を印加して行うことができる。
【図面の簡単な説明】
【０１３３】
【図１】この発明の第１の実施の形態の半導体不揮発性メモリを構成するメモリセルの主要部の概略断面図である。
【図２】この発明の第１の実施の形態のメモリセルの主要部の等価回路図である。
【図３】この発明の第１の実施の形態のメモリセルを構成部分とするメモリセルアレイの概略図である（第１構成例）。
【図４】この発明の第１の実施の形態のメモリセルを構成部分とするメモリセルアレイの概略図である（第２構成例）。
【図５】この発明の第２の実施の形態の半導体不揮発性メモリを構成するメモリセルの主要部の概略断面図である。
【図６】この発明の第３の実施の形態の半導体不揮発性メモリを構成するメモリセルの主要部の概略断面図である。
【図７】この発明の第３の実施の形態のメモリセルの主要部の等価回路図である。
【図８】この発明の第３の実施の形態のメモリセルを構成部分とするメモリセルアレイの概略図である（第１構成例）。
【図９】この発明の第３の実施の形態のメモリセルを構成部分とするメモリセルアレイの概略図である（第２構成例）。
【図１０】この発明の第４の実施の形態の半導体不揮発性メモリを構成するメモリセルの主要部の概略断面図である。
【図１１】この発明の第４の実施の形態のメモリセルの主要部の等価回路図である。
【図１２】この発明の第４の実施の形態のメモリセルを構成部分とするメモリセルアレイの概略図である（第１構成例）。
【図１３】この発明の第４の実施の形態のメモリセルを構成部分とするメモリセルアレイの概略図である（第２構成例）。
【図１４】この発明の第５の実施の形態の半導体不揮発性メモリを構成するメモリセルの主要部の概略断面図である。
【図１５】この発明の第５の実施の形態のメモリセルの主要部の等価回路図である。
【図１６】この発明の第５の実施の形態のメモリセルを構成部分とするメモリセルアレイの概略図である（第１構成例）。
【図１７】この発明の第５の実施の形態のメモリセルを構成部分とするメモリセルアレイの概略図である（第２構成例）。
【符号の説明】
【０１３４】
１０、１０１、１５０、２０１、２０２、２０３、３００、３０１、５００、８００：メモリセル
１２：ｐ型半導体基板（第１導電型半導体基板）
１４：ｐウェル領域
１６：ソース電極領域（ソース領域）（第１主電極領域）
１８：ドレイン電極領域（ドレイン領域）（第２主電極領域）
２０：チャネル形成領域
２２：ゲート絶縁膜（第１絶縁膜）
２４：ゲート電極（制御電極）
２６、６０：第１抵抗変化部
２８、７０：第２抵抗変化部
３０：第１電荷蓄積部
３２：第２電荷蓄積部
４０：第１可変抵抗器
５０：第２可変抵抗器
７５：サイドウォールスペーサ
８０：第１副電極
８５：第２副電極
８６：副電極
８８：シリコン酸化膜（第２絶縁膜）
９０：副電極
１００、２００、４００、４５０、６００、７００、８５０、９００：メモリセルアレイ
３０１：シリコン酸化膜（第１酸化膜）
３０３：シリコン窒化膜
３０５：シリコン酸化膜（第２酸化膜）
６０１、７０１：第１副抵抗変化部
６０３、７０３：第２副抵抗変化部
【図１】
2005064295.tif 000009
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2005064295.tif 000019
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【手続補正書】
【提出日】平成15年11月19日(2003.11.19)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正の内容】
【０００３】
近年、半導体不揮発性メモリとして、例えば、少なくとも２つのゲート電極を有するＭＯＮＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ）型のメモリセルを具えた構造が提案されている（例えば、特許文献１及び特許文献２参照）。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
ここでの第１及び第２電荷蓄積部（３０、３２）は、ＯＮＯ（Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ）積層絶縁膜である。このＯＮＯ積層絶縁膜は、第１及び第２抵抗変化部（２６、２８）上に、シリコン酸化膜（第１酸化膜）３０１、シリコン窒化膜（ＳｉＮ）３０３、及びシリコン酸化膜（第２酸化膜）３０５が順次積層された構造であり、安定した電荷蓄積機能を有する。