(57)【要約】【課題】  チップ間および画素間におけるバラツキの抑制やノイズ低減などを通して固体撮像素子の品質の向上を図る。【解決手段】  固体撮像素子の画素セル１０Ａは、フォトダイオード（ＰＤ）部１１を囲むように環状の転送ゲート１２０が配置されるレイアウトとなっている。この画素セル１０Ａでは、ゲート電極形成時のエッチング時に、まず厚めにレジストを塗布した後、ＰＤ部１１のみのエッチングを行って注入種を注入しＰＤを形成する。そして、レジストを除去した後に、再度レジストを塗布しエッチングを行って転送ゲートを含むゲート電極を形成し、レジストを除去する。よって、ＰＤ形成時の注入種の突き抜けによる周辺回路への影響を避けるために従来必要であったレジストのダブルコートを回避できることとなる。その結果、ダブルコート時の重ね合わせのズレなどに起因するチップ間および画素間におけるバラツキの抑制などが図れる。【選択図】図２ 
2005072178.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素セルを配列した固体撮像素子であって、
前記複数の画素セルそれぞれは、
(a)光信号を電気信号に変換するフォトダイオード部と、
(b)前記フォトダイオード部の周囲に形成される環状の転送ゲート電極と、
を備えることを特徴とする固体撮像素子。
【請求項２】
請求項１に記載の固体撮像素子を製造する方法であって、
(a)半導体基板の上に電極膜を形成する工程と、
(b)前記電極膜上に塗布されるレジストでマスクパターンを形成し、前記フォトダイオード部の上方の電極膜を除去して、開口を生成する工程と、
(c)前記開口に対して不純物を注入し、半導体基板にフォトダイオードを生成する工程と、
(d)前記電極膜上のレジストを除去する工程と、
(e)再び塗布されるレジストでマスクパターンを形成し、前記電極膜を選択的に除去して、前記環状の転送ゲート電極を含むゲート電極を形成する工程と、
(f)前記ゲート電極上のレジストを除去する工程と、
を備えることを特徴とする固体撮像素子の製造方法。
【請求項３】
請求項２に記載の固体撮像素子の製造方法であって、
前記工程(c)は、
(c-1)前記開口に対して、異なる３方向から前記不純物を注入し、前記フォトダイオードを生成する工程、
を有することを特徴とする固体撮像素子の製造方法。
【請求項４】
複数の画素セルを配列した固体撮像素子であって、
前記複数の画素セルそれぞれは、
(a)光信号を電気信号に変換するフォトダイオード部と、
(b)前記フォトダイオード部に隣接し、転送ゲート電極として形成される第１電極と、  (c)前記フォトダイオード部の周囲に、前記第１電極と電気的に分離して形成される第２電極と、
を備えることを特徴とする固体撮像素子。
【請求項５】
複数の画素セルを配列した固体撮像素子であって、
前記複数の画素セルそれぞれは、
(a)光信号を電気信号に変換するフォトダイオード部と、
(b)前記フォトダイオード部に隣接して形成される転送ゲート電極と、
(c)前記転送ゲート電極から第１方向へ帯状に伸びるフローティングディフュージョン部と、
(d)前記フローティングディフュージョン部に隣接して形成されるリセットゲート電極と、
(e)前記リセット電極から、前記第１方向に対して略垂直な第２方向へ帯状に伸びるドレイン部と、
を備えることを特徴とする固体撮像素子。
【請求項６】
光信号を電気信号に変換するフォトダイオード部と、前記フォトダイオード部の近傍に形成されるフローティングディフュージョン部とを備える固体撮像素子を製造する方法であって、
(a)半導体基板上にレジストを塗布し、前記フローティングディフュージョン部の上方に開口を有するマスクパターンを形成する工程と、
(b)前記開口に対して不純物を注入し、フローティングディフュージョンを生成する工程と、
を備え、
前記マスクパターンは、前記フローティングディフュージョン部に隣接する素子分離絶縁膜の端部がレジストで覆われるパターンであることを特徴とする固体撮像素子の製造方法。
【請求項７】
複数の画素セルを配列した固体撮像素子であって、
前記複数の画素セルそれぞれは、
(a)光信号を電気信号に変換するフォトダイオード部と、
(b)前記フォトダイオード部に隣接して形成される長方形状の転送ゲート電極と、
(c)前記転送ゲート電極と平行に形成される長方形状のリセットゲート電極と、
(d)前記転送ゲート電極の外周の一部と前記リセットゲート電極の外周の一部とに接して形成されるフローティングデフュージョン部と、
を備え、
前記転送ゲート電極の外周の前記一部は、略直交する第１線分と第２線分とで構成され、前記リセットゲート電極の外周の前記一部は、略直交する第３線分と第４線分とで構成されており、前記第１線分と前記第３線分とが互いに略平行であってそれらの長さが略等しいとともに、前記第２線分と前記第４線分とが互いに略平行であってそれらの長さも略等しいことを特徴とする固体撮像素子。
【請求項８】
請求項７に記載の固体撮像素子において、
前記転送ゲート電極と前記リセットゲート電極との間における前記フローティングデフュージョン部では、自己整合コンタクトが形成されることを特徴とする固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、複数の画素セルを配列した固体撮像素子およびその製造方法に関する。
【背景技術】
【０００２】
従来の固体撮像素子では、例えば特許文献１の図３に示すように、短冊状の転送ＳＷ（ゲート電極）がフォトダイオード（ＰＤ：Photo Diode）領域の一端に近接して配置されている。このような配置においてＰＤ領域を形成する場合には、ゲート電極を形成した後にＰＤ領域を形成することとしている。
【０００３】
そして、このＰＤ領域の形成方法については、ＰＤ生成時の注入種の突き抜けによる周辺回路への影響を避けるため、ゲート電極の形成後には、レジスト（以下では「下層のレジスト」という）を除去せず、その上にＰＤ領域を形成するためのレジスト（以下では、「上層のレジスト」という）を塗布し、トータルのレジスト膜厚を厚くしている（ダブルコート）。
【０００４】
【特許文献１】特開平１１−１９６３３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のＰＤ領域の形成方法では、上記のダブルコートのフローを採用しているため、上層のレジストを塗布する際に重ね合わせのズレや塗布ムラがあっても、下層のレジストを残して上層のレジストのみを除去することが困難である。よって、このような場合には、やり直しができず、そのままウェハプロセスを続行しなければならないため、重ね合わせのズレや塗布ムラが、チップ間や画素間のバラツキを生じさせるとともに、最終的に得られた固体撮像素子におけるノイズを増加させてしまう。
【０００６】
一方、固体撮像素子のフローティングディフュージョン（ＦＤ：Floating Diffusion）領域においては、チップ間や画素間でフィールドとゲートとの重ね合わせのズレ等があると、各ＦＤ領域の容量のバラツキにつながり、画質劣化の要因となる。
【０００７】
さらに、従来のレイアウトでは、ＰＤ領域からＦＤ領域に転送された電荷以外に欠陥エッジからのリーク電流や表面リーク電流から構成される暗電流などのノイズが生じると画質の劣化につながるため、これらのノイズを低減する必要もある。
【０００８】
この発明は上記問題点を解決するためになされたもので、チップ間および画素間におけるバラツキの抑制やノイズ低減などを通して固体撮像素子の品質の向上を図ることを目的とする。
【課題を解決するための手段】
【０００９】
請求項１の発明は、複数の画素セルを配列した固体撮像素子であって、前記複数の画素セルそれぞれは、(a)光信号を電気信号に変換するフォトダイオード部と、(b)前記フォトダイオード部の周囲に形成される環状の転送ゲート電極とを備える。
【００１０】
請求項２の発明は、請求項１の発明に係る固体撮像素子を製造する方法であって、(a)半導体基板の上に電極膜を形成する工程と、(b)前記電極膜上に塗布されるレジストでマスクパターンを形成し、前記フォトダイオード部の上方の電極膜を除去して、開口を生成する工程と、(c)前記開口に対して不純物を注入し、半導体基板にフォトダイオードを生成する工程と、(d)前記電極膜上のレジストを除去する工程と、(e)再び塗布されるレジストでマスクパターンを形成し、前記電極膜を選択的に除去して、前記環状の転送ゲート電極を含むゲート電極を形成する工程と、(f)前記ゲート電極上のレジストを除去する工程とを備える。
【００１１】
請求項４の発明は、複数の画素セルを配列した固体撮像素子であって、前記複数の画素セルそれぞれは、(a)光信号を電気信号に変換するフォトダイオード部と、(b)前記フォトダイオード部に隣接し、転送ゲート電極として形成される第１電極と、(c)前記フォトダイオード部の周囲に、前記第１電極と電気的に分離して形成される第２電極とを備える。
【００１２】
請求項５の発明は、複数の画素セルを配列した固体撮像素子であって、前記複数の画素セルそれぞれは、(a)光信号を電気信号に変換するフォトダイオード部と、(b)前記フォトダイオード部に隣接して形成される転送ゲート電極と、(c)前記転送ゲート電極から第１方向へ帯状に伸びるフローティングディフュージョン部と、(d)前記フローティングディフュージョン部に隣接して形成されるリセットゲート電極と、(e)前記リセット電極から、前記第１方向に対して略垂直な第２方向へ帯状に伸びるドレイン部とを備える。
【００１３】
請求項６の発明は、光信号を電気信号に変換するフォトダイオード部と、前記フォトダイオード部の近傍に形成されるフローティングディフュージョン部とを備える固体撮像素子を製造する方法であって、(a)半導体基板上にレジストを塗布し、前記フローティングディフュージョン部の上方に開口を有するマスクパターンを形成する工程と、(b)前記開口に対して不純物を注入し、フローティングディフュージョンを生成する工程とを備え、前記マスクパターンは、前記フローティングディフュージョン部に隣接する素子分離絶縁膜の端部がレジストで覆われるパターンである。
【００１４】
請求項７の発明は、複数の画素セルを配列した固体撮像素子であって、前記複数の画素セルそれぞれは、(a)光信号を電気信号に変換するフォトダイオード部と、(b)前記フォトダイオード部に隣接して形成される長方形状の転送ゲート電極と、(c)前記転送ゲート電極と平行に形成される長方形状のリセットゲート電極と、(d)前記転送ゲート電極の外周の一部と前記リセットゲート電極の外周の一部とに接して形成されるフローティングデフュージョン部とを備え、前記転送ゲート電極の外周の前記一部は、略直交する第１線分と第２線分とで構成され、前記リセットゲート電極の外周の前記一部は、略直交する第３線分と第４線分とで構成されており、前記第１線分と前記第３線分とが互いに略平行であってそれらの長さが略等しいとともに、前記第２線分と前記第４線分とが互いに略平行であってそれらの長さも略等しい。
【発明の効果】
【００１５】
請求項１の発明によれば、フォトダイオード部の周囲に環状の転送ゲート電極が形成されるため、ダブルコートを回避でき、チップ間および画素間における品質のバラツキを抑制して、固体撮像素子の品質を向上させることができる。
【００１６】
また、請求項２の発明によれば、電極膜上にレジストを塗布してマスクパターンを形成した後に、フォトダイオード部の上の電極膜を除去し、不純物の注入によってフォトダイオードを生成する。そして、レジストを除去した後に、再びレジストを塗布しマスクパターンを形成して、環状の転送ゲート電極を含むゲート電極を形成する。その結果、ダブルコートが回避できるため、チップ間および画素間における品質のバラツキを抑制して、固体撮像素子の品質を向上させることができるとともに、生産性が向上する。
【００１７】
また、請求項４の発明によれば、フォトダイオード部に隣接し転送ゲート電極として形成される第１電極と、フォトダイオード部の周囲に第１電極と電気的に分離して形成される第２電極とを備えるため、第２電極によって表面リーク電流の発生を防止でき、ノイズを低減して固体撮像素子の品質を向上できる。
【００１８】
また、請求項５の発明によれば、フォトダイオード部に隣接して形成される転送ゲート電極から第１方向へ帯状に伸びるフローティングディフュージョン部と、フローティングディフュージョン部に隣接して形成されるリセットゲート電極から第１方向に対して略垂直な第２方向へ帯状に伸びるドレイン部とを備えている。その結果、フローティングディフュージョン領域のエッジと素子分離絶縁膜のエッジとからなる２７０°のコーナー部がなくなるため、チップ間、画素間におけるフォトダイオード部のバラツキを抑制できる。
【００１９】
また、請求項６の発明によれば、フローティングディフュージョン部の上方に開口を有するレジストのマスクパターンは、フローティングディフュージョン部に隣接する素子分離絶縁膜の端部がレジストで覆われるパターンであるため、欠陥エッジリーク成分がなくなり、ノイズを低減して固体撮像素子の品質を向上できる。
【００２０】
また、請求項７の発明によれば、長方形状の転送ゲート電極と長方形状のリセットゲート電極とが平行に配置され、転送ゲート電極の外周の一部とリセットゲート電極の外周の一部とに接してフローティングディフュージョン部が形成される。さらに、転送ゲート電極の外周の一部は、略直交する第１線分と第２線分とで構成され、リセットゲート電極の外周の一部は、略直交する第３線分と第４線分とで構成されており、第１線分と第３線分とがほぼ平行でそれらの長さが略等しいとともに、第２線分と第４線分とがほぼ平行でそれらの長さも略等しい。その結果、フィールドとゲートとの位置ズレによる影響が相殺されることとなり、フローティングディフュージョン部の容量の均一化が図れ、チップ間および画素間における品質のバラツキを抑制して、固体撮像素子の品質を向上できる。
【発明を実施するための最良の形態】
【００２１】
実施の形態１．
図１は、この発明の実施の形態１に係る固体撮像素子１における画素の回路を示す図である。
【００２２】
固体撮像素子１は、複数の画素セル１０を備えており、これら複数の画素セル１０は行方向および列方向に配列されて画素アレイを構成している。
【００２３】
画素セル１０は、光信号を電気信号に変換するフォトダイオード（ＰＤ）部１１と、ＰＤ部１１に蓄積された信号電荷を保持し電圧に変換して出力する転送トランジスタ１２と、転送された電荷を保持し電圧に変換して出力するフローティングディフュージョン（ＦＤ）部１３と、ＦＤ部１３の信号電位を増幅して外部に読み出すソースフォロアトランジスタ１４と、信号電位を外部に読み出す画素を選択する選択トランジスタ１５を備える。
【００２４】
画素セル１０における一般的な動作を、以下で説明する。
【００２５】
画素の状態は、リセット、信号電荷の蓄積及び信号レベルの読み出しという３つの状態より成り立っている。
【００２６】
まず、リセット状態においては、転送制御線８１およびリセット制御線８２によって転送トランジスタ１２およびリセットトランジスタ１６を同時にオンにするとともに、選択トランジスタ１５をオフとする。この動作により、ＰＤ部１１の電位は、リセット電源兼ソースフォロア電源線８１より供給されるリセット電位にリセットされる。
【００２７】
次に、蓄積状態においては、転送トランジスタ１２は必ずオフの状態に保たれ、ＰＤ部１１に入射した光が光電変換して発生する電子により、ＰＤ部１１の電位は入射光に応じて下がっていく。
【００２８】
最後に、読み出し状態について説明する。読み出しは、ＦＤ部１３のリセット、リセットレベルの読み出し、信号電荷の転送、および信号レベルの読み出しの４つの動作よりなる。ＦＤ部１３のリセットにおいては、転送トランジスタ１２はオフにした状態で、リセットトランジスタ１６をオンすることにより、ＦＤ部１３の電位を、リセット電源兼ソースフォロア電源８３より供給されるリセット電位にリセットする。次に、リセットレベルの読み出し動作においては、読み出し制御線８４によって選択トランジスタ１５をオンして、ＦＤ部１３のリセットレベルを、ソースフォロアトランジスタ１４を通じて、読み出し線８５から読み出し、画素アレイ外部のリセットレベル用メモリに電位を保持する。次に、リセットトランジスタ１６をオフした状態で転送トランジスタ１２をオンして、ＰＤ部１１に保持された信号電荷をＦＤ部１３に転送し、信号電荷の転送を行う。そして、ソースフォロアトランジスタ１４を通じて、信号レベルを読み出し線８５から読み出し、画素アレイ外の信号レベル用メモリに保持する。そして、信号レベル用メモリとリセットレベル用メモリの差分を画素信号成分として外部に出力する。
【００２９】
次に、画素セル１０の構造について説明する。なお、以下で説明する実施の形態１〜７の画素の機能は、図１に示す回路で実現されることとなるが、そのデバイス構造が異なるため、デバイス構造を表す場合には符号１０Ａ〜１０Ｇで示すこととする。
【００３０】
図２は、実施の形態１に係る画素セル１０Ａのレイアウトを示す平面図である。
【００３１】
画素セル１０Ａは、矩形状のＰＤ部１１の周囲に、方形で環状の転送トランジスタ１２のゲート電極（以下では単に「転送ゲート」という）１２０が形成されているとともに、「Ｌ」字状のＦＤ部１３が形成されている。また、ＦＤ部１３の端部には、リセットトランジスタ１６のゲート電極（以下では単に「リセットゲート」という）１６０が配置されている。
【００３２】
次に、以上の構造を有する画素セル１０Ａを製造する方法を、図２のIII−III位置から見た断面に対応する図３を参照しつつ説明する。
(１)まず、半導体基板の上に電極膜を形成する。
(２)次に、ゲート工程におけるゲート電極形成の際のエッチング時に、ＰＤ部１１のみのエッチングを行う。具体的には、図３(ａ)に示すように電極膜ＴＧの上に第１レジスト膜Ｒ１を塗布した後に、マスクパターンを形成し、図３(ｂ)に示すようにＰＤ部１１の上方の電極膜ＴＧを除去して、開口ＰＮを生成する。これにより、転送ゲート１２０の内周１２０ａも形成されることとなる。この場合、ＰＤ部１１に対する注入種（不純物）の注入による周辺回路への影響を低減するため、第１レジスト膜Ｒ１の膜厚を通常より厚く（すなわち下層への不純物の侵入を防止できる厚さに）するのが好ましい。
(３)次に、図３(ｂ)に示すように開口ＰＮに対して不純物の注入ＤＰを行い、半導体基板のＰＤ部１１にフォトダイオードＰＴＤを生成する。
(４)そして、上記(１)で塗布した電極膜ＴＧ上の第１レジスト膜Ｒ１の除去を行い、ＰＤ部１１以外のリセットゲート１６０や周辺回路のゲート電極を形成するため、再度レジストを塗布して第２レジストを形成し、フォトリソグラフィおよびエッチングを行う。すなわち、図３(ｃ)に示すように第２レジスト膜Ｒ２でマスクパターンを形成し、図３(ｄ)に示すように電極膜ＴＧを選択的に除去して、環状の転送ゲート電極１２０を含むゲート電極を形成する。
【００３３】
この際には、転送ゲート１２０の外周１２０ｂが形成されるが、第１レジスト膜Ｒ１のパターンと第２レジスト膜Ｒ２のパターンとの位置決め（重ね合わせ）については、従来ほどの高精度さは要求されない。これは、外周１２０ｂが内周１２０ａ(ＰＤ領域１１)を包囲するものであれば適切な転送ゲート１２０が形成されるため、位置決め精度の厳密さが必要ないからである。
(５)最後に、上記(４)で塗布したゲート電極上の第２レジスト膜の除去を行う。
【００３４】
以上のように製造された画素セル１０Ａにおいては、ダブルコートが回避できるため、品質のバラツキを防止できる。
【００３５】
以下では、上記の効果を詳しく説明する。
【００３６】
図４は、特許文献１の図３に対応した従来の画素セル９０のレイアウトを示す図である。なお、図４では、上述した画素セル１０Ａと同様の機能を有する要素については同一符号を付している。
【００３７】
従来の画素セル９０は、画素セル１０Ａに対して、ＰＤ部１１に隣接する転送ゲート１２９が棒状（短冊状）に形成されている点が異なっている。
【００３８】
よって、図４に示す従来の転送ゲート１２９では、背景技術で説明したように、ゲート電極形成時にダブルコートを行って転送ゲート１２９の幅や位置を厳密に制御しなければならないが、図２に示す環状の転送ゲート１２０では、この転送ゲート１２０の形成位置や形成幅が少しずれても、転送ゲート１２０のひとつの辺がずれたことによる影響が、その対辺がほぼ同量だけずれることによる影響によって相殺されることになり、転送ゲート１２９の形成位置や形成幅を厳密に定める必要がない。したがって、上記のように転送ゲート１２０の内周側エッジを規定するエッチングと外周側のエッジとを規定エッチングとに分けた２回のエッチングによって構造形成を行うことが可能となっている。
【００３９】
このように、ダブルコートの処理を避けることで、第２レジスト膜の形成時においてズレやレジスト膜の塗布ムラが生じても、その第２レジスト膜を一旦除去して新たに第２レジスト膜を形成するという再生フローを行うことが可能となり、一定の品質（性能）を有する固体撮像素子を製造できる。また、ダブルコートを解消できるため、生産性も向上することとなる。
【００４０】
実施の形態２．
図５は、この発明の実施の形態２に係る画素セル１０Ｂのレイアウトを示す平面図である。
【００４１】
画素セル１０Ｂは、図２に示す画素セル１０Ａと同様の平面的なレイアウトを有しているが、以下で説明するＦＤ部１１ｆが異なっている。
【００４２】
図６は、図５の位置VI−VIから見た断面図である。
【００４３】
画素セル１０Ｂは、転送ゲート１２０およびリセットゲート１６０の下に、ＬＯＣＯＳ(Local Oxidation of Silicon)法により形成された絶縁膜１２ｃ、１６ｃが形成されている。
【００４４】
また、画素セル１０ＢのＰＤ部１１ｆは、ＰＤ領域が従来より大きくなっている。これは、ＰＤ領域を形成する際に注入種(不純物)の注入を、異なる３方向から３回行っているためであるが、この３回の注入の手順について以下で説明する。なお、各注入の注入量は、所定の注入量を３等分した量となっている。
(１)まず、半導体基板の表面に対して斜め方向であって、ＰＤ部１１ｆの短手方向Ｄａに沿った注入を行う。これにより、ＰＤ領域１１ａが形成される。
(２)次に、半導体基板の表面に対して斜め方向であって、ＰＤ部１１ｆの短手方向Ｄｂ（半導体基板の表面法線に関して方向Ｄａと対称な方向）に沿った注入を行う。これにより、ＰＤ領域１１ｂが形成される。
(３)最後に、半導体基板の表面に対して斜め方向であって、ＰＤ部１１ｆの長手方向Ｄｃに沿った注入を行う。これにより、転送ゲート１２０の内周より外側（方向Ｄｃ）に膨らんだＰＤ領域１１ｃが形成される。なお、ＰＤ領域１１ｃをＰＤ領域１１ａ、１１ｂに対して区別するために図示の便宜上、ＰＤ領域１１ｃの底部をＰＤ領域１１ａ、１１ｂより多少深く表しているが、上述のように各注入量は等しいため、実際の領域１１ｃの底部の深さは領域１１ａ、１１ｂの底部の深さとほぼ等しくなる。
【００４５】
このように画素セル１０Ｂでは、従来のように半導体基板の表面に対して１方向からの注入を行うのではなく、方向を変更して３回の注入を行うため、基盤内のＰＤ領域が、領域１１ａ、領域１１ｂおよび領域１１ｃに拡張され、従来より大きなＰＤ領域を形成できることとなる。
【００４６】
このようにＰＤ領域が拡大することで、画素セル１０Ｂでは電荷を多く溜められるようになり、総電荷量が大きくなる。その結果、総電荷量に対するショットノイズが相対的に小さくなるため、ノイズの低減が図れることとなる。
【００４７】
実施の形態３．
図７は、この発明の実施の形態３に係る画素セル１０Ｃのレイアウトを示す平面図である。なお、図７では、上述した画像セル１０Ａと同様の機能を有する要素については同一符号を付している。
【００４８】
画素セル１０Ｃは、図２に示す実施の形態１の画素セル１０Ａと類似のレイアウトを有しているが、破線部１２Ｐ内の電極部分がエッチングで除去されている点が相違している。
【００４９】
この画素セル１０Ｃを製造する方法としては、ＰＤ部１１を形成する工程までは実施の形態１と同様であるが、それ以降の工程が異なっている。この工程を以下で説明する。
(１)ＰＤ部１１以外のリセットゲート１６０や周辺回路のゲート電極を形成するため、フォトリソグラフィ、エッチングを行う。
(２)そして、上記(１)のエッチングの際には、破線部１２Ｐ内の電極部分の選択的エッチングを追加して行う。これにより、ＰＤ部１１に隣接する短冊状の転送ゲート(第１電極)１２１と、ＰＤ部１１の周囲の３辺に沿って伸びて第１電極１２１と電気的に分離した「コ」の字状のゲート電極ウォール(第２電極)１２２が形成されることとなる。
【００５０】
ＬＯＣＯＳ法により形成された絶縁膜（図６の絶縁膜１２ｃ参照）と半導体基板との界面では、上記の絶縁膜の形成の際に格子欠陥が生じ、そこから発生するキャリアが表面リーク電流の一部になることがある。
【００５１】
しかし、画素セル１０Ｃのようにゲート電極ウォール(Wall)１２２を形成することにより、このゲート電極ウォール１２２に電圧を印加することで、上述のように発生するキャリアを、ゲート電極ウォール１２２に引きつけることができる。その結果、ＰＤ部１１に流れ込む表面リーク電流の発生を防止でき、画素セル１０Ｃにおける暗電流の低減が図れることとなる。
【００５２】
なお、実施の形態３においては、実施の形態１よりノイズが低減されることとなるが、転送ゲート１２１とゲート電極ウォール１２２とを形成する２回目のエッチング時に重ね合わせの精度が要求されることとなる。
【００５３】
実施の形態４．
図８は、この発明の実施の形態４に係る画素セル１０Ｄのレイアウトを示す平面図である。なお、図８では、上述した画素セル９０と同様の機能を有する要素については同一符号を付している。
【００５４】
画素セル１０Ｄは、図４に示す従来の画素セル９０と類似のレイアウトを有しているが、リセットゲート１６１の位置が相違している。
【００５５】
すなわち、画素セル９０では、ＦＤ部１３におけるＦＤ領域のエッジと、ＬＯＣＯＳ法により形成された素子分離絶縁膜のエッジとからなる２７０°のコーナー部ＣＮが存在するが、画素セル１０Ｄでは、このコーナー部ＣＮにリセットゲート１６１を配置することで、２７０°のコーナーをなくしている。
【００５６】
画素セル９０のように２７０°のコーナー部ＣＮが存在する場合には、フィールド形成時のフォトリソグラフィ工程において、コーナー部ＣＮでレジストの後退量が多く、また単位時間当たりの後退量も多くなるため、バーズビーグの変動が大きくなってしまう。
【００５７】
一方、画素セル１０Ｄは、ＦＤ部１１に隣接して形成される転送ゲート１２９から第１方向Ｈ１へ帯状に伸びるＦＤ部１３１と、ＦＤ部１３１に隣接して形成されるリセットゲート１６１から第１方向Ｈ１に対して略垂直な第２方向Ｈ２へ帯状に伸びるドレイン部１７を備えている。このため、画素セル１０ＤのＦＤ部１３１は、転送ゲート１２９とリセットゲート１６１と、ＬＯＣＯＳ法により形成された素子分離絶縁膜とに囲まれた部分となり、図４のコーナー部ＣＮに対応する領域ＣＮａに２７０°のコーナーは存在しなくなる。
【００５８】
このような画素セル１０Ｄの構造により、バーズビーグの変動が大きい２７０°のコーナー部ＣＮをなくすことができるため、各チップ（固体撮像素子）間、画素セル間のＦＤ容量のバラツキを抑制できる。すなわち、各画素セル間でＦＤ部１３の容量が異なる場合には、後段のアンプに転送される電荷量に違いが生じてしまい、例えば各画素で同一色を表示する場合にも若干の違いが生じるという画質の劣化が発生してしまうが、これを防止できることとなる。
【００５９】
実施の形態５．
図９は、この発明の実施の形態５に係る画素セル１０Ｅのレイアウトを示す平面図である。なお、図９では、上述した画像セル９０と同様の機能を有する要素については同一符号を付している。
【００６０】
画素セル１０Ｅは、図４に示す従来の画素セル９０と類似のレイアウトを有しているが、ＦＤ部１３２が相違している。
【００６１】
すなわち、画像セル１０Ｅでは、図１０に示すようにＬＯＣＯＳ法により形成された素子分離絶縁膜１３ｃのエッジ部分をレジストＲＴで覆うことにより注入種(不純物)の注入ＩＮにおいて注入種が素子分離絶縁膜１３ｃのエッジに接触しない状態で、ＦＤ部１３２のＦＤ領域１３３を形成する。このＦＤ部１３２の形成方法を以下で説明する。
(１)まず、半導体基板上にレジストＲＴを塗布し、ＦＤ部１３２の上方に開口ＰＮを有するマスクパターンを生成する(図１０参照)。このマスクパターンは、ＦＤ部１３２に隣接する素子分離絶縁膜１３ｃの端部がレジストＲＴで覆われるパターンとなっている。
(２)そして、上記の開口ＰＮに対して不純物を注入し、ＦＤ部１３２にＦＤ領域１３３を生成する。
【００６２】
このようなＦＤ部１３２の形成により、注入種が素子分離絶縁膜１３ｃのエッジに接触することで生じていた界面付近の欠陥の形成を防ぐことができる。その結果、欠陥エッジリーク成分をなくせるため、暗電流などのノイズ低減が図れる。
【００６３】
実施の形態６．
図１１は、この発明の実施の形態６に係る画素セル１０Ｆのレイアウトを示す平面図である。なお、図１１では、上述した画像セル９０と同様の機能を有する要素については同一符号を付している。
【００６４】
画素セル１０Ｆは、図４に示す従来の画素セル９０と類似のレイアウトを有しているが、転送ゲート１２３とリセットゲート１６３とを平行に配置させている点が主に相違している。
【００６５】
このような画素セル１０Ｆの構成により、従来よりＦＤ部における容量のバラツキを抑制することができる。以下では、この理由を詳しく説明する。
【００６６】
図４に示す画素セル９０では、転送ゲート１２９とリセットゲート１６０とを垂直に配置するレイアウトであるため、チップ（固体撮像素子）間、画素セル間でフィールドとゲートとの重ね合わせのズレ量に差が生じる可能性がある。このようにズレが生じると、各画素セル間でＦＤ領域の容量に差が生じるため、画質が劣化してしまう要因となる。例えば、フィールドとゲートとの位置合わせが図４の左右方向にずれた場合、転送ゲート１２９とＦＤ部１３との境界位置はほとんど変化しない一方、リセットゲート１６０とＦＤ部１３との境界が上記位置ずれ量に比例してＦＤ部１３に対して進出または後退するため、ＦＤ部１３の全体としての面積が変化してしまうわけである。
【００６７】
そこで、図１１に示す画素セル１０Ｆのように、ＰＤ部１１に隣接する長方形状の転送ゲート１２３と、長方形状のリセットゲート１６３とを平行に配置するとともに、転送ゲート１２３の外周の一部とリセットゲート１６３の外周の一部とに接するようにＦＤ部１３４を形成する。ここで、ＦＤ部１３４に接する転送ゲート１２３の外周の一部は、略直交する線分Ｐａ(第１線分)と線分Ｐｂ(第２線分)とで構成され、ＦＤ部１３４に接するリセットゲート１６３の外周の一部は、略直交する線分Ｑａ(第３線分)と線分Ｑｂ(第４線分)とで構成されている。さらに、線分Ｐａと線分Ｑａとは互いに略平行であってそれぞれの長さが略等しく、また線分Ｐｂと線分Ｑｂとは互いに略平行であってそれぞれの長さも略等しくなるように配置する。これにより、フィールドとゲートとの重ね合わせが例えばαだけずれる場合でも、転送ゲート１２３およびリセットゲート１６３は、ＦＤ部１３４に対して距離αだけシフトすることとなるため、ＦＤ部１３４に接する辺Ｐａの長さがαだけ長くなる一方、ＦＤ部１３４に接する辺Ｑａの長さがαだけ短くなるため、それらが相殺されて、ＦＤ部１３４の面積は変化しない。よって、フィールドとゲートとの重ね合わせのズレが生じた場合にも、ＦＤ部１３４の容量差が生じなくなるため、チップ間、画素間で品質のバラツキが抑制できることとなる。
【００６８】
実施の形態７．
図１２は、この発明の実施の形態７に係る画素セル１０Ｇの断面を示す図である。この図１２は、図１１の位置XII−XIIから見た断面図を表している。なお、図１２では、上述した画素セル１０Ｆと同様の機能を有する要素については同一符号を付している。
【００６９】
画素セル１０Ｇでは、転送ゲート１２３およびリセットゲート１６３の上にＴＥＯＳ膜２１が形成されるとともに、そのサイドウォール２１０が形成されている。また、画素セル１０Ｇでは、ＦＤ部１３４およびＴＥＯＳ膜２１の上にドープドポリシリコン（Ｄ−Ｐｏｌｙ）２２が形成され、またＤ−Ｐｏｌｙ２２の上にタングステンシリサイド（ＷＳｉ2）２３が形成されている。
【００７０】
以上のような構造により、転送ゲート１３４とリセットゲート１６３との間におけるＦＤ部１３４では、自己整合性コンタクトが形成されるが、この自己整合性コンタクトの形成方法を以下で説明する。
(１)まず、転送ゲート１２３とリセットゲート１６３との間隔を小さくして配置する。
(２)次に、絶縁膜であるＴＥＯＳ膜を成膜し、ＦＤ部１３４上のＴＥＯＳ膜をエッチングして、サイドウォール２１０を形成する。サイドウォール２１０を形成した後には、既にＦＤ領域１３５（太線部）が形成されているＦＤ部１３４に対して、さらに不純物を注入して、ＦＤ領域１３６（平行斜線部）を形成する。
(３)そして、ＦＤ部１３４の上に、ドープドポリシリコン２２およびタングステンシリサイド２３を成膜する。
【００７１】
以上のように画素セル１０Ｇにおいて自己整合性コンタクトを形成することにより、転送ゲート１２３とリセットゲート１６３との間隔を小さくして、ＦＤ部１３４の容量を小さくできるため、熱雑音が小さくなりノイズ低減が図れることとなる。
【００７２】
また、従来においては、ＦＤ部１３４の上にコンタクトホールを開口した後に、タングステンプラグ（Ｗプラグ）を使用しているが、本実施の形態７のように自己整合コンタクトを採用することにより、Ｗプラグ形成時に使用されるＴｉなどのバリアメタルを用いる必要がなくなるため、金属膜に起因したＦＤ部１３４の表面の大きなグレインの形成を防止できる。その結果、暗電流の要因となるグレインによる表面リーク電流の抑制が図れる。
【図面の簡単な説明】
【００７３】
【図１】この発明の実施の形態１に係る固体撮像素子１における画素の回路を示す図である。
【図２】実施の形態１に係る画素セル１０Ａのレイアウトを示す平面図である。
【図３】画素セル１０Ａを製造する方法を説明するための図である。
【図４】特許文献１の図３に対応した従来の画素セル９０のレイアウトを示す図である。
【図５】この発明の実施の形態２に係る画素セル１０Ｂのレイアウトを示す平面図である。
【図６】図５の位置VI−VIから見た断面図である。
【図７】この発明の実施の形態３に係る画素セル１０Ｃのレイアウトを示す平面図である。
【図８】この発明の実施の形態４に係る画素セル１０Ｄのレイアウトを示す平面図である。
【図９】この発明の実施の形態５に係る画素セル１０Ｅのレイアウトを示す平面図である。
【図１０】画素セル１０ＥにおけるＦＤ部１３２の形成方法を説明するための図である。
【図１１】この発明の実施の形態６に係る画素セル１０Ｆのレイアウトを示す平面図である。
【図１２】この発明の実施の形態７に係る画素セル１０Ｇの断面を示す図である。
【符号の説明】
【００７４】
１  固体撮像素子、１０，１０Ａ〜１０Ｇ，９０  画素セル、１１，１１ｆ  フォトダイオード（ＰＤ）部、１３，１３１、１３２、１３４  フローティングディフュージョン（ＦＤ）部、１７  ドレイン部、２１  ＴＥＯＳ膜、２２  ドープドポリシリコン（Ｄ−Ｐｏｌｙ）、２３  タングステンシリサイド（ＷＳｉ２）、１２０，１２１，１２３，１２９  転送ゲート、１２２  ゲート電極ウォール、１３３，１３５，１３６  ＦＤ領域、１６０，１６１，１６３  リセットゲート、２１０  サイドウォール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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