(57)【要約】【課題】フィン電界効果トランジスタのためのシリコンおよびその製造方法を提供する。【解決手段】本発明のフィン電界効果トランジスタ装置に有用な半導体フィン構造は、垂直の側壁で形成された上部と広い底の部分を提供するため傾いた側壁で構成された下部からなる。開示された半導体フィン構造は、上部と下部との間の接触面に水平のステップ領域を含むことができる。本発明はこのような二重フィン構造の半導体フィンを含む半導体素子製造方法を提供する。前記半導体素子製造方法は、隣接した半導体フィンの間のトレンチを満たして素子分離を形成するための多様な物質膜を形成することを含む。【選択図】図９
2005064500.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
第１厚さｔ１及び一定の幅ｗ０を有する上部半導体フィンと、第２厚さｔ２、前記上部半導体フィンに隣接した上部幅ｗ１及び底幅ｗ２（ここで、ｗ１＜ｗ２）を有する下部半導体フィンとで構成され、前記基板の上方に突出した半導体フィンと、
絶縁物質によって前記半導体フィンから分離したゲート電極とを含むことを特徴とする半導体装置。
【請求項２】
前記上部半導体フィンの幅ｗ０と前記下部半導体フィンの上部幅ｗ１がｗ０＜ｗ１の関係を満足し、前記第１厚さｔ１と第２厚さｔ２はｔ１≦ｔ２を満足することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記上部半導体フィンの幅ｗ０と前記下部半導体フィンの上部の幅ｗ１がｗ０＝ｗ１の式を満足することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記上部半導体フィンは垂直の側壁を有し、下部半導体フィンは傾いた側壁を有することを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記下部半導体フィンの側壁は前記基板の主表面による平面に対して垂直線から少なくとも３°、しかし、１０°以上にならないように傾いたことを特徴とする請求項４に記載の半導体装置。
【請求項６】
ステップ領域が前記シリコンフィンの上部と下部の境界に形成され、前記ステップ領域は実質的に水平の表面を有し、そして約（ｗ１〜ｗ０）／２の幅で構成されていることを特徴とする請求項２に記載の半導体装置。
【請求項７】
前記上部半導体フィンは第１ドーピングプロファイルを有するエピタキシャルシリコンを含み、前記下部半導体フィンは第２ドーピングプロファイルを有するシリコンを含み、ここで、前記第１ドーピングプロファイルと第２ドーピングプロファイルは実質的に同一ではないことを特徴とする請求項２に記載の半導体装置。
【請求項８】
前記上部半導体フィンは表面領域と内部領域とを含み、前記表面領域は前記第１ドーピング濃度を有し、前記内部領域は前記第１ドーピング濃度より低い第２ドーピング濃度を有することを特徴とする請求項２に記載の半導体装置。
【請求項９】
前記半導体フィンは縦横比によって特徴され、前記縦横比は２（ｔ１＋ｔ２）／（ｗ２＋ｗ１）の関係式によって定義され、前記縦横比は約３：１と約１０：１との間であることを特徴とする請求項２に記載の半導体装置。
【請求項１０】
半導体基板上にエッチングマスクパターンを形成する段階と、
エッチングマスクパターンによって保護されない半導体基板の第１厚さを第１エッチング条件で除去して上部半導体パターンを形成し、前記第１エッチング条件は上部半導体パターンが実質的に垂直の側壁を形成するように選択され、
前記エッチングマスクパターンにより保護されない半導体基板の第２厚さを第２エッチング条件で除去して下部半導体パターンを形成して、前記上部半導体パターンと前記下部半導体パターンからなる最終半導体パターンを構成し、前記第２エッチング条件は第２下部半導体パターン上に傾いた側壁を形成するように選択され、
前記上部半導体パターンの一部は、前記上部半導体パターンの対向する側面に整列された少なくとも二つのゲートを有するトランジスタのためのチャンネル領域を形成することを特徴とする半導体装置製造方法。
【請求項１１】
前記半導体基板は実質的に均一な初期ドーピング濃度を有する単結晶シリコンで構成されることを特徴とする請求項１０に記載の半導体装置製造方法。
【請求項１２】
前記半導体基板はバルク単結晶シリコン上に形成されたエピタキシャルシリコン層を含むことを特徴とする請求項１０に記載の半導体製造装置。
【請求項１３】
前記上部シリコンパターンはエピタキシャルシリコン層内に形成され、そして前記下部シリコンパターンはバルク単結晶シリコン内に含まれることを特徴とする請求項１２に記載の半導体装置製造方法。
【請求項１４】
前記第１厚さと第２厚さの比率は約１：３から約３：１の間であることを特徴とする請求項１０に記載の半導体装置製造方法。
【請求項１５】
第２厚さより厚い厚さを有する絶縁層を形成する段階と、上部半導体パターンの表面領域を露出する段階と、前記露出した表面領域内に不純物を注入する段階と、前記露出した表面領域にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜上にゲート電極を形成する段階とをさらに含むことを特徴とする請求項１０に記載の半導体装置製造方法。
【請求項１６】
ａ）シリコン基板上にエッチングマスクパターンを形成する段階と、
ｂ）上部シリコンパターンを形成するため前記エッチングマスクパターンによって保護されないシリコン基板の第１厚さｔ１を第１エッチングで除去し、ここで、前記第１エッチングの条件は実質的に中間段階シリコンパターンが垂直の側壁を有するように選択される段階と、
ｃ）前記中間段階シリコンパターンの側壁上にスペーサ構造を形成する段階と、
ｄ）前記エッチングマスクパターンと前記スペーサ構造によって保護されないシリコン構造の第２厚さｔ２を第２エッチングで除去して下部シリコンパターンを形成し、前記上部シリコンパターンと前記下部シリコンパターンは最終シリコンパターンを構成し、前記第２エッチングの条件は前記下部シリコンパターンが傾いた側壁を有するように選択され、
ｅ）前記最終シリコンパターン上に少なくとも前記第２厚さｔ２と同一な厚さを有する絶縁物質を形成する段階と、
ｆ）前記上部シリコンパターンの側壁の部分を露出するために前記絶縁物質の上部を除去する段階と、
ｇ）前記上部シリコンパターンの側壁の露出した部分上にゲート絶縁膜を形成する段階と、
ｈ）前記ゲート絶縁膜上にゲート電極を形成する段階とを含むことを特徴とする半導体装置製造方法。
【請求項１７】
ａ）シリコン基板上にエッチングマスクパターンを形成する段階は、
ａ１）シリコン基板上に酸化膜を形成する段階と、
ａ２）前記酸化膜上に窒化膜を形成する段階と、
ａ３）前記窒化膜上にフォトレジストパターンを形成する段階と、
ａ４）前記フォトレジストパターンにより保護されない窒化膜および酸化膜を除去する段階と、
ａ５）前記フォトレジストパターンを除去する段階とを含むことを特徴とする請求項１６に記載の半導体装置製造方法。
【請求項１８】
ｃ）前記中間段階シリコンパターンの側壁上にスペーサ構造を形成する段階は、
ｃ１）前記中間段階シリコンパターン上に酸化膜を形成する段階と、
ｃ２）前記酸化膜上に窒化膜を形成する段階と、
ｃ３）前記中間段階シリコンパターンの側壁上にスペーサ構造を形成するために窒化膜の部分および酸化膜の部分を除去する段階とを含むことを特徴とする請求項１６に記載の半導体装置製造方法。
【請求項１９】
ｅ）前記最終シリコンパターン上に少なくとも前記第２厚さｔ２と同一な厚さを有する絶縁物質を置く段階は、
ｅ１）前記ｔ１＋ｔ２より大きい厚さで絶縁物質を形成する段階と、
ｅ２）前記中間段階シリコンパターンの上部表面とスペーサ構造の上部表面を露出させるために前記絶縁物質の上部を除去する段階とを含むことを特徴とする請求項１６に記載の半導体装置製造方法。
【請求項２０】
ｆ）前記上部シリコンパターンの側壁の部分を露出するために絶縁物質の上部を除去する段階は、
ｆ１）少なくともスペーサ構造内に含まれた窒化物の上部を除去する段階と、
ｆ２）少なくともスペーサ構造内に含まれた酸化物の上部を除去する段階とを含むことを特徴とする請求項１９に記載の半導体装置製造方法。
【請求項２１】
ｆ）前記上部シリコンパターンの側壁の部分を露出するために絶縁物質の上部を除去する段階の後、ｇ）前記上部シリコンパターンの側壁の露出した部分上にゲート絶縁膜を形成する段階の前にトランジスタチャンネル特性を変化させるために前記中間段階シリコンパターンの露出した部分の領域内に不純物を注入する段階をさらに含むことを特徴とする請求項１６に記載の半導体装置製造方法。
【請求項２２】
注入ビームは前記半導体基板によって形成される平面に対する垂直方向からオフセット角度約５°と約３０°との間に前記中間段階シリコンパターンの露出した部分の領域内に不純物を注入することを特徴とする請求項２１に記載の半導体装置製造方法。
【請求項２３】
前記絶縁層はシリコン窒化膜とシリコン酸化膜とを含むことを特徴とする請求項１９に記載の半導体装置製造方法。
【請求項２４】
前記絶縁物質をシリコン窒化膜と二層のシリコン酸化膜とを含み、前記シリコン窒化膜は前記二層のシリコン酸化膜の間に形成されることを特徴とする請求項１９に記載の半導体装置製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は向上したシリコン−フィン構造、シリコン−フィン構造のようなことを含んだ半導体装置、向上したシリコン−フィン構造を製造する方法、およびそのような製造方法を含む半導体製造工程に関するものである。
【背景技術】
【０００２】
３０年の間、シリコンを基づいた集積回路と、部分的に、金属−酸化物半導体ＭＯＳ装置、例えば、電界効果トランジスタ（ＦＥＴ  ｏｒ  ＭＯＳＦＥＴ）はより向上した速度に伝達され、集積密度が増加し、向上した半導体装置の作業工程あたり費用を減少すると同時に機能性が向上した。ＭＯＳ装置は、典型的に基板１０内に深くドーピングされたソース／ドレインＳ／Ｄ領域１２がより薄くドーピングされたチャンネル領域１８によって分けて構成されている。前記チャンネル領域１８は順次にゲート電極１４によってコントロールされ、これは絶縁のゲート１６によってチャンネル領域から分離される。
【０００３】
速度と機能性の向上の要求によって、広くて多様な構造、工程および装備の改善を提供するように発展してきた。しかし、図１Ａに示した従来のバルク−ＭＯＳ技術とデザインは、そのような技術の実用可能な限界に接近しており、短チャンネル効果をコントロールし、１００ｎｍ、およびその以下の使用可能なチャンネルの長さを得るためにさらに複雑な技術の向上を求めている。しかし、このようなより複雑な技術は、費用の増加とともに、それを普通の半導体製造のための低い実用可能性によって、装置の収率の減少をもたらす傾向がある。
【０００４】
様々なトランジスタデザインは例えば、図１Ｂの絶縁領域上に形成された薄い層内に形成されたチャンネル領域１８があるウルトラシン（超薄）ボディー（ｕｌｔｒａ−ｔｈｉｎ  ｂｏｄｙ）トランジスタと、図１Ｃの分離ゲート誘電体１６ａ、１６ｂによるチャンネル領域から分離された二つのゲート１４ａ、１４ｂによってコントロールされる一つのチャンネル領域１８を有するダブル−ゲートトランジスタを含んで従来のバルク−ＭＯＳ半導体装置の欠乏を完全に克服するために提案されてきた。
【０００５】
半導体フィン内にチャンネルが形成され、その上にゲート絶縁膜が形成され、その周囲にゲート電極が形成されたＦｉｎＦＥＴは、先ずチャンネルが形成され、続いて、ソースとドレインが形成される構造を提供する。工程は、チャンネルフィンより高いソース／ドレイン領域を生成する傾向がある。誘電体と伝導性物質は本質的にダブル、またはトリプル−ゲート装置を形成するようにされている。
【０００６】
従来のバルク−ＭＯＳ装置は短チャンネル効果をコントロールするために長チャンネルドーピングを利用した。しかし、このような過程は、チャンネル長さデザインが約１００ｎｍ以下に低下することによって、徐々にコントロールし難くなる。実は、さらに小さい臨界のサイズに至る時、従来のバルク−ＭＯＳ装置と技術は望ましくないチャンネル移動性、サブスレッショルド（ｓｕｂｔｈｒｅｓｈｏｌｄ）電圧の不安定性、接合漏洩、接合キャパシタンスと電流の減少を示す傾向がある。
【０００７】
同様に、ウルトラシンボディー（ｕｌｔｒａ−ｔｈｉｎ  ｂｏｄｙ）トランジスタは同一の領域の向上した機能を提供することにもかかわらず、バルク−ＭＯＳ装置は、生産コストがかなり高く、浮遊ボディー効果と熱蓄積のような特徴的な電気的変動を示す傾向があり、ボディーの厚さによって付加した電流制限を有する。二つのサイドから接合をコントロールするダブル−ゲート装置は向上した漏洩性能を示す傾向があるが、一般的に費用の増加および収率の低下とともに複雑になった製造工程の使用が必要である。開示された独特な構造は完全なことではないことが望ましい。したがって、この分野の通常の知識を有する者はチャンネルの長さが約１００ｎｍ以下を有する製造装置のための知られた工程と構造の欠乏を示すための努力の間、個々の個別またはグループによって提供されるか、評価された他の独特した構造、そして／または工程を理解することができるであろう。
【０００８】
ＦｉｎＦＥＴトランジスタすなわち、半導体素材の突出した“フィン”に形成されたチャンネルがあることは、ダブル−ゲートトランジスタによって提供されるものよりさらに良好な、またはそれと同様な漏洩性能を提供することができ、生産がより複雑ではなく、より安価傾向がある。ＦｉｎＦＥＴトランジスタ（または簡単にＦｉｎＦＥＴｓ）もチャンネルの長さを５０ｎｍ以下、たとえ約１０ｎｍのサイズに持続する一方、集積密度と機能的速度の追加的向上をもたらすことが期待される。
【０００９】
特許文献１の記載によると、全体的にＦｉｎＦＥＴ装置は、例えば、埋没シリコンオキサイドＢＯＸ層のような絶縁層上に提供されたシリコン層から製造され、これはシリコン−オン−インシュレータ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ：ＳＯＩ）構造を形成するためにシリコン基板上に形成された。しかし、このような雰囲気で作られたＦｉｎＦＥＴは製造するのに高く、得られる集積の程度が制限され、多様な電気的性能、そして／または減少した収率も不利である。
【００１０】
特許文献２の記載によると、全体的にＦｉｎＦＥＴ装置はバルク半導体基板上に製造されることができる。しかし、このような雰囲気で製造されたＦｉｎＦＥＴはフィン素材と孤立酸化膜との間の境界に機械的圧力、そして／または欠陥を示すかもしれない。これは漏洩を増加させ、装置の能率を弱くし、隣接したフィン構造の間の空間の均一な充電を得難い傾向がある。
【特許文献１】米国特許第６，４１３，８０２号
【特許文献２】米国特許出願第２００２−００１１６１２号
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の課題はチャンネルとして使用されるシリコンフィンの幅は一定であり、かつ素子分離特性は優れたフィン電界効果トランジスタのためのシリコンフィンおよびその形成方法を提供することである。
【課題を解決するための手段】
【００１２】
本発明の実施の形態によると、第１厚さｔ１、そして一定の幅ｗ０を有する上部フィンと第２厚さｔ２、前記上部フィンに隣接な上方の幅ｗ１、そして底の幅ｗ２、ここでｗ１＜ｗ２を有する下部フィンを具備する半導体フィン構造を有する半導体装置を提供する。本発明の実施の形態による半導体フィン構造は半導体フィンの上部フィンの幅と半導体フィンの下部フィンの上方の幅はｗ０≦ｗ１の関係を満足し、第１厚さと第２厚さはｔ１≦ｔ２の関係を満足するように構成されることができる。
【００１３】
本発明の実施の形態によると、前記半導体フィンの上部フィンは実質的に垂直な側壁を有する一方、前記半導体フィンの下部フィンは垂直から約３°乃至約１０°の範囲に傾いた傾斜側壁を有する。半導体フィンの好ましい実施の形態はフィンの上部と下部との間の境界にステップ領域を含み、そのステップ領域は実質的な水平の表面と約ｗ１〜ｗ０／２の幅を有する。
【００１４】
本発明の実施の形態は、また前記のような半導体フィン構造を含む半導体装置を製造する方法を提供する。一実施の形態による方法は、シリコン基板上にエッチングマスクパターンを形成し、前記エッチングマスクパターンにより保護されないシリコン基板の第１厚さを第１エッチングで除去して上部シリコンフィンを形成し、前記上部シリコンフィンが実質的に垂直な側壁を有するように前記第１エッチングが選択され、前記エッチングマスクパターンにより保護されないシリコン基板の第２厚さを第２エッチングで除去して下部シリコンフィンを形成し、前記下部シリコンフィンが傾いた側壁を有するように前記第２エッチングが選択されることを含む。前記上部シリコンフィンおよび前記下部シリコンフィンが最終的なシリコンパターンを構成する。
【００１５】
このような実施の形態による方法の変更は、一定の範囲の性能を示すように、そして／またはバルクシリコンの特性とは異なる特性を有する薄膜を提供することによって、それと同一な性能の実現を容易にするように工夫されたエピタキシャル層を含む変形された基板を含む。そのような基板はバルク単結晶シリコン基板上に形成された一つ、またはその以上のエピタキシャルシリコン層を含む。
【００１６】
このような基板が用いられる時、好ましい方法は、上部シリコンパターンはバルク単結晶エピタキシャルシリコン層に形成され、下部シリコンパターンはバルク単結晶エピタキシャルシリコン内に拡張される半導体フィン構造を提供するのに適する。基板素材の様々な複合、フォトリソグラフィ工程とエッチ工程の選択によって、半導体フィン構造は第１厚さと第２厚さとの比が約１：３から約３：１の比率で準備されることができる。
【００１７】
半導体フィン構造のようなことを含む半導体装置製造の他の好ましい方法は、シリコン基板上にエッチングマスクパターンを形成する段階と、上部シリコンパターンを形成するためにエッチングマスクパターンにより保護されないシリコン基板の第１厚さｔ１を除去する段階とを含む。シリコン基板の除去のために使用されたエッチング条件は実質的に垂直な側壁を有する中間段階のシリコンパターンを形成するように選択される。一旦、上部や中間段階のシリコンパターンが形成されれば、スペーサ構造は中間段階のシリコンパターンの側壁に隣接して形成され、下部シリコンパターンを形成するためにエッチングマスクパターンとスペーサ構造によって保護されないシリコン基板の第２厚さが除去される。シリコン基板の第２厚さを除去するためのエッチング条件は傾いた側壁を有する下部シリコンパターンが形成されるように選択される。上部シリコンパターンと下部シリコンパターンが最終シリコンパターンを構成する。一旦、最終シリコンパターンが準備されれば、その後の過程は最終シリコンパターン上に少なくともｔ２のような厚さを有する絶縁物質を形成する段階と、上部シリコンパターンの側壁の部分を露出するために絶縁物質の上部を除去する段階と、上部シリコンパターンの側壁の露出部分上にゲート絶縁膜を形成する段階と、ゲート絶縁膜上にゲート電極を形成する段階とを含む。
【００１８】
エッチングマスクパターンを形成する段階は、シリコン基板上に酸化膜を形成する段階と、酸化膜上に窒化膜を形成する段階と、窒化膜上にフォトレジストパターンを形成する段階と、フォトレジストパターンによって保護されない窒化膜と酸化膜の部分を除去する段階とを含む。中間段階のシリコンパターンの側壁上にスペーサ構造を形成する段階は中間段階のシリコンパターン上に酸化膜を形成する段階と、酸化膜上に窒化膜を形成する段階と、中間段階のシリコンパターンの側壁上にスペーサ構造を形成するため窒化膜と酸化膜の一部を除去する段階とを含む。
【００１９】
最終シリコンパターン上に少なくともｔ２と同一な厚さを有する絶縁物質の層を形成する段階は、厚さがｔ１＋ｔ２より厚く絶縁物質層を置く段階と、中間段階のシリコンパターンの上部表面とスペーサ構造の下部表面を露出させるために絶縁物質層の上部を除去する段階とを含む。後続工程のためにウェーハの高い部分を除去して平坦度および均一度を向上させるためのエッチバックおよび化学的機械的研磨ＣＭＰを含む従来の多様な技術が絶縁物質の一部分を除去して使用されることができる。少なくとも上部シリコンパターンの側壁の部分を露出させる段階は少なくともスペーサ構造に含まれた窒化膜の上部を除去する段階と、少なくともスペーサ構造に含まれた酸化層の上部を除去する段階とを含む。
【００２０】
トランジスタチャンネル特性を変化させるための中間段階のシリコンパターンの露出の部分の領域内に不純物を注入する段階は上部シリコンパターンの側壁の少なくとも一部分を露出する段階の後、上部シリコンパターンの側壁の露出部分上にゲート誘電層を形成する段階の以前に発生する。
【００２１】
上部表面上にキャッピング層を有する中間段階のシリコンパターンのための不純物イオン注入工程中に、露出した中間段階のシリコンパターンに不純物を注入するために使用されるいくつかのイオン注入ビームは半導体装置表面に対する垂直方向からオフセット角度約０°乃至３０°を外れ、いくつかのイオン注入ビームはオフセット角度約０°乃至７°を外れる。すなわち、不純物は中間段階のシリコンパターンの側壁から約５°乃至３０°の間の傾斜角を有し、中間段階のシリコンパターンの両側壁に注入され、約０°乃至７°の間の角度を有し、中間段階の半導体パターンの上部表面に注入される。キャッピング膜を具備しない中間段階の半導体パターンに対する不純物イオン中に、露出した中間段階のシリコンパターンに不純物を注入するため使用されるいくつかのイオン注入ビームは半導体装置の表面に対する垂直方向からオフセット角度約０°乃至７°を外れる。
【発明の効果】
【００２２】
本発明によると、この段階エッチング工程を通じてまず垂直エッチングを進行して幅が一定な上部シリコンフィンを形成し、続いて傾斜エッチングを進行して素子分離領域を限定するトレンチ側壁を傾ける。
【００２３】
したがって、素子分離特性が優れており、チャンネル領域になる上部シリコンフィンの幅を一定にして信頼性あるフィン電界効果トランジスタを提供することができる。
【発明を実施するための最良の形態】
【００２４】
このように本発明の目的と他の目的、特徴および長所は伴う図面とともに提供された細部説明を参照して容易に理解され、図面で同一の参照番号は同一の構成要素を示す。図面はただし表現可能な目的のみのために提供され、基準のために描かれたことではない。図面での要素の形状はより明確な説明を強調するために減少するか、誇張されたことである。したがって、数値は本発明の望ましい実施の形態によって製造された実際の装置により含まれることができる構造的要素を含む相対的なサイズや位置を反映することで解釈すべきではない。
【００２５】
図２Ａに示したように、好ましいフィン構成を含んだＦｉｎＦＥＴ装置の製造のための好ましい実施の形態はシリコンのような半導体基板１００とともにスタートする。その基板は例えば、Ｃｚｏｃｈｒａｌｓｋｉ（ＣＺ）やＦｌｏａｔ  Ｚｏｎｅ（ＦＺ）から切られた単結晶バルクシリコン基板を提供するウェーハとエピタキシャル層、埋められた絶縁層（ｂｕｒｉｅｄ  ｉｎｓｕｌａｔｉｎｇ  ｌａｙｅｒｓ）、または完成した装置で期待される一つ、またはその以上の特徴を含む修正された基板を含む基板の構造の範囲で選択されて利用される。エッチングマスクパターン１０１は典型的に基板１００上にすぐ形成されたシリコン二酸化膜５０乃至２００Åのバッファ層１０２と前記バッファ層上に形成されたシリコン窒化膜５００乃至１０００Åの上層１０４を含み、パターニングと従来のフォトリソグラフィ工程、そして乾式そして／または湿式エッチング工程を使用して前記層をエッチングすることによって形成される。
【００２６】
図２Ｂに示したように、一旦、エッチングパターンが形成された後、例えば、基板１００のうち保護されない５００乃至１５００Åの部分は第１パターン１０６を形成するため除去される。エッチングガスの組み合わせおよびエッチング条件は第１パターン１０６が実質的に垂直の側壁を有するように選択される。図２Ｃに示したように、側壁スペーサ１０８は第１パターンの側壁に形成され、典型的に第１パターン上にシリコン酸化膜（図示しない）５０乃至３００Åからなった一番目の物質のバッファ層と、シリコン窒化膜（図示しない）１００乃至３００Åからなった二番目の層を形成した後、エッチバック工程を実施することによって側壁を除いた部分の物質を除去することによって形成される。
【００２７】
図２Ｄに示したように、側壁スペーサ１０８を形成した後、例えば、１０００乃至４５００Åの保護されない基板１００の他の部分は第２パターン１１０を形成するため除去される。エッチングガス組み合わせおよびエッチング条件は第２パターン１１２が垂直ではなく、ベル形や傾いた側壁の構造を有するように選択され、基板による平面となす角が約８０°と約８９°との間、さらに典型的には約８４°と８８°との間の角度になるようにする。
【００２８】
第１エッチングと第２エッチング全部従来の乾式エッチング装置を使用し、酸素、ブロム化水素、および塩素の混合ガスを使用する乾式エッチング工程を利用する。従来の乾式、またはプラズマエッチング装置で作業者はバイアスパワー、チャンバ気圧、ガス流量比とブロム化水素／塩素比率を含む多様な工程の条件を調整することができる。特別な媒介変数は装備設計、エッチングされる物質の組成、多様な物質の相対的な厚さ、エッチング工程の選択性、負荷効果および他の変数に依存するプラズマエッチング技術分野の熟練者によく知られている。しかし、一般的に、シリコン基板内で実質的な垂直の側面を得るためになされるエッチング工程はテーパが形成されたプロファイルまたは傾いたプロファイルを得るため意図されたエッチング工程に比べて相対的に低いバイアスパワー、高いチャンバ圧力、ブロム化水素／塩素比率、そして高い酸素流量比を利用する傾向がある。
【００２９】
第１エッチングおよび第２エッチングの結果によって形成される半導体フィン構造１１３は実質的に垂直の側壁を有する第１パターン１０６と傾いた側壁を有する第２パターン１１０を含み、これらの二パターンは水平の段差領域１１２によって境界され、段差領域の幅は側壁スペーサ１０８の厚さによって決められる。マスクパターン１０１と側壁スペーサ１０８はきれいなフィン構造を得るために追加的な工程を実施する前に除去されるが、下にさらに詳細に記述したように、いくつか、またはすべてのマスクパターンと側壁構造は続く工程の間残存することもできる。
【００３０】
図２Ｅに示したように、マスクパターン１０１と側壁スペーサ１０８は除去され、シリコンに酸化物の絶縁膜１１４は隣接したフィン構造の間の空間を満たすために基板１００上に形成されることができる。一般的に同種のフィルムに図示したにもかかわらず、この分野の通常の知識を有する者は絶縁膜１１４が一つの層、そしてその以上の絶縁物質が一つに統合することができることを理解するであろう。特に、絶縁膜１１４を形成するためコンフォマルなフィルムを使用する時、絶縁膜の上部は後続工程のためのフィン構造１１３の上部表面を露出し／または平坦化された表面を提供するために除去される。図２Ｆに示したように、絶縁膜１１４の上部は半導体フィン構造１１３の第１パターン１０６の一部を露出させるために除去される。
【００３１】
図２Ｇに示したように、第１パターン１０６の露出した部分に対してチャンネル領域１１８の電気的特性を確立するため所定の濃度を有する一つ、またはその以上の不純物１１６を注入するイオン注入工程が実施される。イオン注入工程の間、不純物の投影飛程（ｐｒｏｊｅｃｔｉｏｎ  ｒａｎｇｅｓ）ＲＰを変化させ、不純物イオンが第１パターン１０６の側壁からオフセット角度約０°と約７°との間に第１パターン１０６内に注入される。不純物の投影飛程Ｒｐは第１パターンの高さを考慮してコントロールされる。したがって、不純物は図２Ｇに暗い領域に示したように第１パターン１０６の全領域内に注入される。
【００３２】
図２Ｈに示したように、イオン注入段階に続いて、例えば、５乃至５０Åのシリコン二酸化物のゲート絶縁膜１２０は第１パターンの露出部分上に形成され、ゲート電極１２２はゲート絶縁膜上に形成される。
【００３３】
説明の便宜のために、ゲート電極は同質の物質として画かれたにもかかわらず、この分野の通常の技術を持つ者は素子の電気的特性向上を制御するためにゲート電極のための多様な従来の物質および工程が使用されて多層のゲート電極構造を形成することができることをよく理解するであろう。他のイオン注入過程がゲート電極によってコントロールされたソース／ドレイン領域のドーピングを調節するために使用される。完成した装置に期待される機能性を提供するために通常的な金属工程が基板１００上に形成された分離された素子を電気的に連結するために用いられる。
【００３４】
３Ａ乃至３Ｅに示した好ましいフィン配置を含むＦｉｎＦＥＴ装置の第二の望ましい実施の形態は図２Ａ乃至図２Ｅを参照して図示した第一の好ましい実施の形態と類似である。図３Ａに示したように、しかし第二の好ましい実施の形態は、絶縁膜１１４の一部がさらに除去されて、第１パターン１０６、ステップ領域１１２、および第２パターン１１０の上部が露出する。続いて、追加的な物質膜、例えば、比較的薄い５０乃至３００Åの酸化膜（図示しない）、さらに厚い窒化膜１２４、および第２絶縁充填層１２６などが基板上に形成される。
【００３５】
図３Ｂ乃至図３Ｃに示したように、一つまたはその以上のこのような追加された層の上部は窒化膜１２４ちゃ窒化膜と半導体フィン構造１１３を露出するために除去されるであろう。窒化膜１２４の一部と半導体フィン構造１１３の第１パターン１０６の側壁に隣接したバッファ層がもし存在すれば、これらは除去されて半導体フィン構造の垂直の側壁の間と残存する第２絶縁充填層１２６を露出させる開口部１２８を形成する。
【００３６】
図３Ｄに示したように、第１パターン１０６の露出した部分に対してチャンネル領域１１８の電気的特性を起こすために所定の濃度を有する一つ、またはその以上の不純物１１６が注入されるイオン注入工程が実施される。イオン注入工程の間、不純物は第１パターン１０６の側壁からオフセット角度約０°と約７°との間に第１パターン１０６内に注入される。図３Ｅに示したように、イオン注入過程に続いて、例えば、５乃至５０Åのシリコンに酸化物のゲート絶縁膜１２０は第１パターンの露出した部分上に形成され、ゲート電極１２２はゲート絶縁膜上に形成される。
【００３７】
説明の便宜のためにゲート電極は同質の物質として画かれたにもかかわらず、この分野の通常の技術を持つ者は素子の電気的特性向上を制御するためにゲート電極のための多様な従来の物質および工程が使用されて多層のゲート電極構造を形成することができることをよく理解するであろう。他のイオン注入過程がゲート電極によってコントロールされたソース／ドレイン領域のドーピンを調節するために使用される。完成した装置に期待される機能性を提供するために通常の金属工程が基板１００上に形成された分離された素子を電気的に連結するために進行される。
【００３８】
図４Ａ乃至図４Ｅに示したように、好ましいフィン配置を含むＦｉｎＦＥＴ装置の第三の好ましい実施の形態は、図２Ａ乃至図２Ｅを参照して図示した第一の実施の形態と類似である。しかし、図４Ａに示したように、第三の好ましい実施の形態には、絶縁膜１１４の一部がさらに多く除去されて、第１パターン１０６、ステップ領域１１２、および第２パターン１１０の上部が露出する。例えば、比較的薄い５０〜３００Åの酸化膜（図示しない）、さらに厚い窒化膜１２４、および第２絶縁充填層１２６を含む追加的な物質膜が基板上に形成される。
【００３９】
図４Ｂ乃至図Ｃに示したように、一つ、またはその以上のこのような追加された層の上部は窒化膜１２４や窒化膜と半導体フィン構造１１３を露出するために除去されるであろう。窒化膜１２４の一部と半導体フィン構造１１３を露出するために除去されるであろう。窒化膜１２４の一部と半導体フィン構造１１３の第１パターン１０６の側壁に隣接したバッファ層がもし存在すれば、これらは除去されて半導体フィン構造の垂直の側壁の間と残存する第２絶縁充填層１２６を露出させる開口部が形成される。しかし、図４Ｃに示したように、残存する第２絶縁充填層１２６は残存する窒化膜１２４を露出させるため除去される。
【００４０】
図４Ｄに示したように、第１パターン１０６の露出した部分に対してチャンネル領域１１８の電気的特性を起こすため所定の濃度を有する一つ、またはその以上の不純物１１６が注入されるイオン注入工程が実施される。イオン注入過程の間、不純物は第１パターン１０６の側壁からオフセット角度約０°と約７°との間に第１パターン１０６内に中にゅされる。図４Ｅによると、イオン注入過程に続いて、例えば、５乃至５０Åのシリコンに酸化物のゲート絶縁膜１２０は第１パターンの露出した部分上に形成され、ゲート電極１２２はゲート絶縁膜上に形成される。
【００４１】
説明の便宜のために、ゲート電極は同質の物質として画かれたにもかかわらず、この分野の通常の技術を持つ者は素子の電気的特性の向上を制御するためにゲート電極のための多様な従来の物質および工程が使用されて多層のゲート電極構造を形成することができることをよく理解するであろう。他のイオン注入過程がゲート電極によってコントロールされたソース／ドレイン領域のドーピングを調節するために使用される。完成した装置に期待される機能性を提供するために通常の金属工程が基板１００上に形成された分離された素子を電気的に連結するために進行される。
【００４２】
図５Ａ乃至図５Ｅに示した好ましいフィン配置を含むＦｉｎＦＥＴ装置の第四の好ましい実施の形態は図２Ａ乃至図２Ｄを参照して図示した第一の好ましい実施の形態と類似である。しかし、図５Ａに示したように、第四の好ましい実施の形態は第１パターン１０６、ステップ領域１１２および第２パターン１１０を露出させるため側壁スペーサ１０８とエッチングマスクパターン１０１が除去された後に、例えば、比較的薄い５０〜３００Åの酸化膜（図示しない）、そして厚い窒化膜１２４の追加的物質層が基板上に形成される。
【００４３】
図５Ｂ乃至図５Ｃに示したように、絶縁膜１２６は窒化膜１２４上に形成され、絶縁膜そして窒化膜の一つ、またはその以上の上部は窒化膜１２４、または窒化膜と半導体フィン構造１１３を露出させるため除去された。窒化膜１２４の一部と半導体フィン構造１１３の第１パターン１０６の側壁に隣接したバッファがもし存在すれば、バッファ層は半導体フィン構造の垂直の側壁の間と残存する第２絶縁充填層１２６を露出させる開口部１２８を形成するため除去される。
【００４４】
図５Ｄに示したように、第１パターン１０６の露出した部分に対してチャンネル領域１１８の電気的特性を起こすため所定の濃度の一つ、またはその以上の不純物１１６が注入されるイオン注入工程が実施される。イオン注入過程の間、不純物は第１パターン１０６の側壁からオフセット角度約０°乃至７°との間に第１パターン１０６内に注入される。図５Ｅによると、イオン注入過程に続いて、例えば、５乃至５０Åのシリコンに酸化物のゲート絶縁膜１２０は第１パターンの露出した部分上に形成され、ゲート電極１２２はゲート絶縁膜上に形成される。
【００４５】
説明の便宜のために、ゲート電極は同質の物質として画かれたにもかかわらず、この分野の通常の技術を持つ者は素子の電気的特性向上のためにゲート電極のため多様な従来の物質および工程が使用されて多層のゲート電極構造を形成することができることをよく理解するであろう。他のイオン注入過程がゲート電極によってコントロールされたソース／ドレイン領域のドーピングを調節するために使用される。完成した装置に期待される機能性を提供するために通常の金属工程が基板１００上に形成された分離された素子を電気的連結するために進行される。
【００４６】
図６Ａに示したように、第五の好ましいフィン配置を含むＦｉｎＦＥＴ装置の好ましい製造方法は、シリコンのような半導体基板１００とともにスタートする。基板はＣＺ−ｇｒｏｗｎ単結晶バルクシリコン基板、そして例えば、エピタキシャル層、埋められた絶縁層、または完成した装置で期待される構造的および機能的特徴を提供するため選択されたドーピング領域のような一つ、またはその以上の特徴を含む修正された基板を含む基板構造の範囲で選択されて利用される。
【００４７】
エッチングマスクパターン１０１は、典型的に基板１００上にすぐ形成される５０〜２００Åのシリコンに酸化物バッフア層１０２ａ、前記バッファ層上に形成された２００〜４００Åのシリコン窒化物第２層１０４ａ、２００〜４００Åのシリコンに酸化物第３層１０２ｂ、そして５００〜１０００Åの第４層１０４ｂを含む。このような層はパターニングされ、従来のフォトリソグラフィ工程と乾式、そして／または湿式エッチング工程を経てエッチングマスクパターン１０１を形成する。
【００４８】
図６Ｂに示したように、一旦、エッチングパターンが形成されれば、例えば、保護されない基板１００の５００〜１５００Å部分は第１パターン１０６を形成するために除去される。エッチングガスの組み合わせおよびエッチング条件は第１パターンが実質的に垂直の側壁を有するように選択される。図６Ｃに示したように、一旦、第１パターン１０６が形成されれば、５０〜４００Åのシリコン二酸化物バッファ層１０７と５０〜３００Åのシリコン窒化物上層１０８を含んだ物質膜が側壁スペーサを形成するために形成される。図６Ｄに示したように、側壁スペーサは第１パターン１０６の側壁に形成され、第１パターン１０６の側壁に隣接した垂直の部分を残し、層１０７、１０８の実質的に水平な部分を除去するエッチバック工程によって形成される。
【００４９】
図６Ｅに示したように、側壁スペーサを形成した後、例えば、基板１００のうち保護されない１００〜４５００Åの他の部分は第２パターン１１０を形成するために除去される。第２パターンを形成するためのエッチングガスの組み合わせおよびエッチング条件は基板によってなされた平面と約７５°と８９°との間、さらに典型的には約８４°と８８°との間の角を維持するようにし、垂直しなく、ベル形、または傾いた側壁をなすように選択される。
【００５０】
第１エッチングおよび第２エッチングの結果によって形成される半導体フィン構造１１３は実質的に垂直の側壁を有する第１パターン１０６と傾いた側壁を有する第２パターン１１０とともに二パターンの間に水平のステップ領域１１２に示した境界を含み、ステップ領域の幅は側壁スペーサ１０８の厚さによって決められる。マスクパターン１０１の第３層１０２ｂと第４層１０４ｂ、そして第２エッチングの間側壁構造を形成する残存するフィルム１０７、１０８は除去され、これによって、上部表面にマスク層を具備する半導体フィン構造が形成される。
【００５１】
図６Ｆに示したように、マスク層パターン１０１の二つの層と側壁構造１０８はフィン構造から除去される。図６Ｇに示したように、シリコン窒化物の薄い絶縁膜１１４とシリコン酸化膜の厚い絶縁膜１２６は隣接したフィン構造の間の空間を満たすため基板１００上に形成されることができる。一般的に、同質のフィルムで図示したにもかかわらず、この分野の通常の知識を持つ者は絶縁膜１２６は一つの絶縁物質より一つ、またはその以上の層で形成されることができることを理解するであろう。特に、コンフォマルなフィルムが絶縁層１２６を形成するために利用される時、絶縁層の上部は除去されてフィン構造１１３上のマスキング層の上部を露出し／または後続工程のため平坦な上部表面を提供する。図６Ｇに示したように、例えば、絶縁層１２６の上部は半導体フィン構造１１３上のマスキング層に隣接した薄い絶縁膜１２８の一部を露出させるため除去される。
【００５２】
図６Ｈに示したように、絶縁充填層１２６の上部領域がエッチングされて第１パターン１０６の側壁上の絶縁層１２４の一部が露出する。前記絶縁層１２４を通じて第１パターン１０６のチャンネル領域１１８の電気的特性を起こすため所定の容量を有する一つ、またはその以上の不純物１１６を注入するイオン注入工程がなされる。イオン注入過程の間、不純物は投影飛程（ｐｒｏｊｅｃｔｉｏｎ  ｒａｎｇｅｓ）Ｒｐを考慮して垂直の方向（すなわち、第１パターンの側壁１０６）からオフセット角度約５°と約５０°との間に第１パターン１０６の側壁内に注入される。また不純物は垂直の方向からオフセット角度約０°と約７°との間に層１０４ａ、１０２ａを通じて第１パターン１０６の上部表面内に挿入される。第１パターン１０６の上部表面内に挿入される不純物の投影飛程Ｒｐは層１０４ａ、１０２ａの高さを考慮してコントロールされる。したがって、不純物は側壁と図６Ｈの陰られた領域内に図示した第１パターン１０６の上部表面内に注入される。露出した絶縁層１２４を除去した後、図６Ｉに示したように、例えば５〜５０Åのシリコン二化合物ゲート絶縁膜１２０は第１パターンの露出部分上に形成され、ゲート電極１２２はゲート絶縁膜上に形成されるであろう。
【００５３】
説明の便宜のために、ゲート電極は同質の物質として画かれたにもかかわらず、この分野の通常の知識を持つ者は素子の電気的特性向上を制御するためゲート電極のための多様な従来の物質および工程が使用されて多層のゲート電極構造を形成することができることをよく理解するであろう。他のイオン注入過程がゲート電極によってコントロールされたソース／ドレイン領域のドーピングを調節するため使用される。完成した装置に期待される機能性を提供するため通常の金属工程が基板１００上に形成された分離された素子を電気的に連結するために進行される。
【００５４】
図７に示したように、好ましいフィン配置を含むＦｉｎＦＥＴ装置の第六の好ましい実施の形態は、図６Ａ乃至図６Ｆを参照して図示した第五の好ましい実施の形態と類似である。しかし、図７に示したように、第六の好ましい実施の形態によると、前記の第二の実施の形態に画かれたように、絶縁層１１４がさらに多く除去されて、第１パターン１０６、ステップ領域１１２、および第２パターン１１０の上部が露出する。例えば、約５０〜３００Åの比較的薄い酸化膜、さらに厚い窒化膜１２４、および第２絶縁充填層１２６を含む追加的な層が基板上に形成される。
【００５５】
このような追加的膜の上部は窒化膜１２４、または窒化膜と半導体フィン構造１１３上のマスキング層を露出させるため除去される。窒化膜１２４の一部と半導体フィン構造１１３の第１パターン１０６の側壁に隣接したバッファ層がもし存在すれば、これらは半導体フィン構造の垂直の側壁とだい２絶縁充填層１２６の残っている部分との間に空間１２８を形成するために除去される（図５Ｄ参照）。
【００５６】
第１パターン１０６の露出した部分に対してチャンネル領域１１８の電気的特性を起こすため所定の容量の一つ、またはその以上の不純物１１６が注入されるイオン注入工程が実施される。イオン注入工程の間、不純物は第１パターン１０６の側壁からオフセット角度約０°と約７°との間に第１パターン１０６内に注入される。図７に示したように、イオン注入過程に続いて、例えば、５乃至５０Åのシリコン二酸化物のゲート絶縁膜１２０は第１パターンの露出した部分上に形成され、ゲート電極１２２はゲート絶縁膜上に形成される。
【００５７】
説明の便宜のために、ゲート電極は同質の物質として画かれたにもかかわらず、この分野の通常の技術を持つ者は素子の電気的特性向上を制御するためにゲート電極のための多様な従来の物質および工程が使用されて多層のゲート電極構造を形成することができることを良く理解するであろう。他のイオン注入過程がゲート電極によってコントロールされたソース／ドレイン領域のドーピングを調節するために使用される。完成した装置に期待される機能性を提供するために通常の金属工程が基板１００上に形成された分離された素子を電気的に連結するために進行される。
【００５８】
図８に示したように、好ましいフィン配置を含むＦｉｎＦＥＴ装置の第七の好ましい実施の形態は図６Ａ乃至図６Ｆを参照して図示した第五の好ましい実施の形態と類似である。しかし、このような好ましい実施の形態で、第六の実施の形態と始めは類似であるが、さらに多くの絶縁層１１４は除去され、第１パターン１０６、ステップ領域１１２および第２パターン１１０の上部が露出する。例えば、約５０〜３００Åの比較的薄い酸化膜、さらに厚い窒化膜１２４、および第２絶縁充填層１２６を含む追加的な層は基板上に形成される。
【００５９】
このような追加的な膜の上部は窒化膜１２４、または窒化膜と半導体フィン構造１１３上のマスキング層を露出させるために除去される。窒化膜１２４の一部と半導体フィン構造１１３の第１パターン１０６の側壁に隣接したバッファがもし存在すれば、これらは半導体フィン構造の垂直の側壁と第２絶縁充填層１２６の残っている部分との間に空間１２８を形成するために除去される。しかし、第六の好ましい実施の形態と関連して説明した工程と異なって、第２絶縁充填層１２６の残っている部分は残存する窒化フィルム１２４を露出させるために除去される。
【００６０】
図８に示したように、第１パターン１０６の露出部分はチャンネル領域１１８の電気的特性を起こすために所定の容量の一つ、またはその以上の不純物１１６が注入されるイオン注入工程の対象になる。イオン注入工程の間、不純物は第１パターン１０６の側壁からオフセット角度約０°と約７°との間に第１パターン１０６内に注入される。イオン注入過程に続いて、例えば、５乃至５０Åのシリコン二酸化物のゲート絶縁膜１２０は第１パターンの露出した部分上に形成され、ゲート電極１２２はゲート絶縁膜上に形成される。
【００６１】
説明の便宜のために、ゲート電極は同質の物質として描かれたにもかかわらず、この分野の通常の知識を持つ者は素子の電気的特性向上を制御するためにゲート電極のため多様な従来の物質、および工程が使用されて多層のゲート電極構造を形成することができることをよく理解するであろう。他のイオン注入過程がゲート電極によってコントロールされたソース／ドレイン領域のドーピングを調節するために使用される。完成した装置に期待される機能性を提供するために通常の金属工程が基板１００上に形成された分離された素子を電気的に連結するために進行される。
【００６２】
図９に示した好ましいフィン配置を含むＦｉｎＦＥＴ装置の第八の好ましい実施の形態は図６Ａ乃至図６Ｅを参照して図示した第五の好ましい実施の形態と類似である。しかし、図９に示したように、第八の好ましい実施の形態は第１パターン１０６、ステップ領域１１２、および第２パターン１１０を露出させるため側壁スペーサ１０８とエッチングマスクパターン１０１が除去された後に、例えば、５０乃至３００Åの比較的薄い酸化膜とさらに厚い窒化膜１２４を含む追加的物質層が基板上に形成される。
【００６３】
絶縁膜１２４は窒化膜１２４上に形成され、絶縁膜および窒化膜の一つ、またはその以上の上部は窒化膜１２４、または窒化膜と半導体フィン構造１１３を露出させるために除去される。窒化膜１２４の一部と半導体フィン構造１１３の第１パターン１０６の側壁に隣接したバッファ層がもし存在すれば、これらは半導体フィン構造の垂直の側壁と絶縁膜１１４の残っている部分との間に空間１２８を形成するために除去される。
【００６４】
図９に示したように、第１パターン１０６の露出部分はチャンネル領域１１８の電気的特性を起こすために所定の容量の一つ、またはその以上の不純物１１６が注入されるイオン注入工程の対象になる。イオン注入工程の間、不純物は第１パターン１０６の側壁からオフセット角度０°と約７°との間に第１パターン１０６内に注入される。イオン注入過程に続いて、例えば、５乃至５０Åのシリコン二酸化物のゲート絶縁膜１２０は第１パターンの露出した部分上に形成され、ゲート電極１２２はゲート絶縁膜上に形成される。
【００６５】
説明の便宜のために、ゲート電極は同質の物質として描かれたにもかかわらず、この分野の通常の技術を持つ者は素子の電気的特性向上を制御するためにゲート電極のための多様な従来の物質、および工程が使用されて多層のゲート電極構造を形成することができることをよく理解するであろう。他のイオン注入過程がゲート電極によってコントロールされたソース／ドレイン領域のドーピングを調節するために使用される。完成した装置に期待される機能性を提供するために通常の金属工程が基板１００上に形成された分離された素子を電気的に連結するために進行される。
【００６６】
前記説明された実施の形態の各々で、チャンネルイオン注入は半導体フィン構造の露出した横表面のドーピングのためにイオンビームは傾いて使用される。高い電力と高いエネルギーとともに機械的解決策がさらに有用であるにもかかわらず、この分野の通常の技術を持つ者はビームアングルは固定するか、イオン注入工程の過程の間変化することができることを理解し、このような結果を得るために機械的そして／または電気的に注入された基板にビームの方向が調節されることを理解することができる。類似に、注入の期間とイオンビームのエネルギーは基板の適切な表面内に期待されるドーピング水準を得るために調節される。
【００６７】
発明は望ましい実施の形態によって細部的に描かれたにもかかわらず、当該分野の通常の知識を持つ者は上述の請求項により定義された発明の範囲から逸脱しない材料と細部厚さの多様な変化を理解するであろう。
【図面の簡単な説明】
【００６８】
【図１Ａ】一般の従来技術のトランジスタの形状を示す。
【図１Ｂ】一般の従来技術のトランジスタの形状を示す。
【図１Ｃ】一般の従来技術のトランジスタの形状を示す。
【図２Ａ】本発明の第一の好ましい実施の形態によるＦｉｎＦＥＴの製造工程であって、最初の工程を示した図である。
【図２Ｂ】図２Ａの次の工程を示した図である。
【図２Ｃ】図２Ｂの次の工程を示した図である。
【図２Ｄ】図２Ｃの次の工程を示した図である。
【図２Ｅ】図２Ｄの次の工程を示した図である。
【図２Ｆ】図２Ｅの次の工程を示した図である。
【図２Ｇ】図２Ｆの次の工程を示した図である。
【図２Ｈ】図２Ｇの次の工程を示した図である。
【図３Ａ】本発明の第二の好ましい実施の形態によるＦｉｎＦＥＴの製造工程であって、最初の工程を示した図である。
【図３Ｂ】図３Ａの次の工程を示した図である。
【図３Ｃ】図３Ｂの次の工程を示した図である。
【図３Ｄ】図３Ｃの次の工程を示した図である。
【図３Ｅ】図３Ｄの次の工程を示した図である。
【図４Ａ】本発明の第三の好ましい実施の形態によるＦｉｎＦＥＴの製造工程であって、最初の工程を示した図である。
【図４Ｂ】図４Ａの次の工程を示した図である。
【図４Ｃ】図４Ｂの次の工程を示した図である。
【図４Ｄ】図４Ｃの次の工程を示した図である。
【図４Ｅ】図４Ｄの次の工程を示した図である。
【図５Ａ】本発明の第四の好ましい実施の形態によるＦｉｎＦＥＴの製造工程であって、最初の工程を示した図である。
【図５Ｂ】図５Ａの次の工程を示した図である。
【図５Ｃ】図５Ｂの次の工程を示した図である。
【図５Ｄ】図５Ｃの次の工程を示した図である。
【図５Ｅ】図５Ｄの次の工程を示した図である。
【図６Ａ】本発明の第五の好ましい実施の形態によるＦｉｎＦＥＴの製造工程であって、最初の工程を示した図である。
【図６Ｂ】図６Ａの次の工程を示した図である。
【図６Ｃ】図６Ｂの次の工程を示した図である。
【図６Ｄ】図６Ｃの次の工程を示した図である。
【図６Ｅ】図６Ｄの次の工程を示した図である。
【図６Ｆ】図６Ｅの次の工程を示した図である。
【図６Ｇ】図６Ｆの次の工程を示した図である。
【図６Ｈ】図６Ｇの次の工程を示した図である。
【図６Ｉ】図６Ｈの次の工程を示した図である。
【図７】本発明の第六の好ましい実施の形態によるＦｉｎＦＥＴの製造を示した図である。
【図８】本発明の第七の好ましい実施の形態によるＦｉｎＦＥＴの製造を示した図である。
【図９】本発明の第八の好ましい実施の形態によるＦｉｎＦＥＴの製造を示した図である。
【図１０】本発明の好ましい実施の形態によるフィン構造のクロスセクションを示すために使用された参照点を示した図である。
【符号の説明】
【００６９】
１００  半導体基板
１０１  エッチングマスクパターン
１０２  バッファ層
１０４  上層
１０６  第１パターン
１０８  側壁スペーサ
１１２  段差領域（ステップ領域）
１１３  半導体フィン構造
１１４  絶縁膜
１２４  厚い窒化膜
１２６  第２絶縁充填層
【図１Ａ】
2005064500.tif 000003
【図１Ｂ】
2005064500.tif 000004
【図１Ｃ】
2005064500.tif 000005
【図２Ａ】
2005064500.tif 000006
【図２Ｂ】
2005064500.tif 000007
【図２Ｃ】
2005064500.tif 000008
【図２Ｄ】
2005064500.tif 000009
【図２Ｅ】
2005064500.tif 000010
【図２Ｆ】
2005064500.tif 000011
【図２Ｇ】
2005064500.tif 000012
【図２Ｈ】
2005064500.tif 000013
【図３Ａ】
2005064500.tif 000014
【図３Ｂ】
2005064500.tif 000015
【図３Ｃ】
2005064500.tif 000016
【図３Ｄ】
2005064500.tif 000017
【図３Ｅ】
2005064500.tif 000018
【図４Ａ】
2005064500.tif 000019
【図４Ｂ】
2005064500.tif 000020
【図４Ｃ】
2005064500.tif 000021
【図４Ｄ】
2005064500.tif 000022
【図４Ｅ】
2005064500.tif 000023
【図５Ａ】
2005064500.tif 000024
【図５Ｂ】
2005064500.tif 000025
【図５Ｃ】
2005064500.tif 000026
【図５Ｄ】
2005064500.tif 000027
【図５Ｅ】
2005064500.tif 000028
【図６Ａ】
2005064500.tif 000029
【図６Ｂ】
2005064500.tif 000030
【図６Ｃ】
2005064500.tif 000031
【図６Ｄ】
2005064500.tif 000032
【図６Ｅ】
2005064500.tif 000033
【図６Ｆ】
2005064500.tif 000034
【図６Ｇ】
2005064500.tif 000035
【図６Ｈ】
2005064500.tif 000036
【図６Ｉ】
2005064500.tif 000037
【図７】
2005064500.tif 000038
【図８】
2005064500.tif 000039
【図９】
2005064500.tif 000040
【図１０】
2005064500.tif 000041