(57)【要約】【課題】  基準信号の基本波あるいはその高調波が制御電圧と共に電圧制御発振器に入力されるを防止して発振信号のＣ／Ｎを改善する。【解決手段】  少なくとも位相比較器、ループフィルタ及び電圧制御発振器とからなるＰＬＬ回路と、前記位相比較器に基準信号を供給する基準発振器とを備え、前記基準信号の基本波又はその高調波を減衰する減衰手段を前記位相比較器と前記ループフィルタとの間又は前記ループフィルタと前記電圧制御発振器との間に介挿して基準信号の基本波あるいはその高調波が制御電圧と共に電圧制御発振器に入力されるを防止した。【選択図】        図１
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【特許請求の範囲】
【請求項１】
少なくとも位相比較器、ループフィルタ及び電圧制御発振器とからなるＰＬＬ回路と、前記位相比較器に基準信号を供給する基準発振器とを備え、前記基準信号の基本波又はその高調波を減衰する減衰手段を前記位相比較器と前記ループフィルタとの間又は前記ループフィルタと前記電圧制御発振器との間に介挿したことを特徴とするＰＬＬシンセサイザー。
【請求項２】
前記減衰手段をインダクタンス素子と容量素子との並列共振トラップ回路で構成し、前記並列共振トラップ回路を前記位相比較器と前記ループフィルタとの間に介挿したことを特徴とする請求項１に記載のＰＬＬシンセサイザー。
【請求項３】
前記減衰手段をインダクタンス素子と容量素子との直列共振トラップ回路で構成し、前記直列共振トラップ回路を前記ループフィルタと前記電圧制御発振器との間に介挿したことを特徴とする請求項１又は２に記載のＰＬＬシンセサイザー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬシンセサイザーに関する。
【背景技術】
【０００２】
図５は従来から代表的なＰＬＬシンセサイザの構成を示す。位相比較器（ＰＣ）１１とループフィルター（ＬＰＦ）１２と電圧制御発振器（ＶＣＯ）１３とプログラマブルデバイダ１４によってＰＬＬ回路が構成される。位相比較器１１から出力される誤差信号はループフィルタ１２によって平滑されて制御電圧として電圧制御発振器１３に印加される。電圧制御発振器１３から出力された発振信号（周波数ｆ０）はプログラマブルデバイダ１４によって１／Ｎの周波数に分周されて位相比較器１１に入力される。
【０００３】
準発振器１５から出力された発振信号はデバイダ１６によって周波数ｆｓの基準信号に分周されて位相比較器１１に入力される。この構成によれば位相比較器１１に入力される基準信号の周波数ｆｓとプログラマブルデバイダ１４によって分周された発振信号の周波数ｆ０／Ｎとが等しくなるときにループがロックする。よって、電圧制御発振器１３の発振周波数ｆ０はｆ０＝Ｎ×ｆｓとなる（例えば、非特許文献１参照）。
【０００４】
【非特許文献１】柳沢  健編「ＰＬＬ（位相同期ループ）応用回路」総合電子出版社出版、１９９８年６月２５日  ｐ．１１−１２  図２．５  ｐ．４３  図３．９
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記の構成において、位相比較器は基準信号の周波数で動作するので誤差信号の中には基準信号の基本波及びその高調波が含まれる。一方、ループフィルタには抵抗素子と容量素子とからなるローパスフィルタが使用されるのが一般的である。そのため、ループフィルタの入力端と出力端との間に設けられる直列抵抗の端子間に容量を形成するので減衰しきれない基準信号の基本波及び高調波がループフィルタから出力される。そのため、電圧制御発振器から出力される発振信号のＣ／Ｎが劣化するという問題がある。
【０００６】
本発明は、基準信号の基本波あるいはその高調波が制御電圧と共に電圧制御発振器に入力されるを防止して発振信号のＣ／Ｎを改善することを目的とする。
【課題を解決するための手段】
【０００７】
前記課題を解決するため、本発明では、少なくとも位相比較器、ループフィルタ及び電圧制御発振器とからなるＰＬＬ回路と、前記位相比較器に基準信号を供給する基準発振器とを備え、前記基準信号の基本波又はその高調波を減衰する減衰手段を前記位相比較器と前記ループフィルタとの間又は前記ループフィルタと前記電圧制御発振器との間に介挿した。
【０００８】
また、前記減衰手段をインダクタンス素子と容量素子との並列共振トラップ回路で構成し、前記並列共振トラップ回路を前記位相比較器と前記ループフィルタとの間に介挿した。
【０００９】
また、前記減衰手段をインダクタンス素子と容量素子との直列共振トラップ回路で構成し、前記直列共振トラップ回路を前記ループフィルタと前記電圧制御発振器との間に介挿した。
【発明の効果】
【００１０】
本発明では、少なくとも位相比較器、ループフィルタ及び電圧制御発振器とからなるＰＬＬ回路と、位相比較器に基準信号を供給する基準発振器とを備え、基準信号の基本波又はその高調波を減衰する減衰手段を位相比較器と記ループフィルタとの間又はループフィルタと電圧制御発振器との間に介挿したので、電圧制御発振器に供給される制御電圧に含まれる基準信号の基本波あるいは高調波のレベルが低下して、発振信号のＣ／Ｎが向上する。
【００１１】
また、減衰手段をインダクタンス素子と容量素子との並列共振トラップ回路で構成し、並列共振トラップ回路を位相比較器とループフィルタとの間に介挿したことで、並列共振トラップ回路のインピーダンスを位相比較器の出力インピーダンス及びループフィルタの入力インピーダンスよりも十分に高くすることが可能となり基準信号の基本波あるいは高調波を十分に減衰できる。
【００１２】
また、減衰手段をインダクタンス素子と容量素子との直列共振トラップ回路で構成し、直列共振トラップ回路を前記ループフィルタと電圧制御発振器との間に介挿したことで、直列共振トラップ回路のインピーダンスをループフィルタの出力インピーダンス及び電圧制御発振器の入力インピーダンスよりも十分低くすることが可能となり、基準信号の基本波あるいは高調波を十分に減衰できる。
【発明を実施するための最良の形態】
【００１３】
図１に本発明のＰＬＬシンセサイザの構成を示す。位相比較器（ＰＣ）１と減衰手段（トラップ）２とループフィルター（ＬＰＦ）３と電圧制御発振器（ＶＣＯ）４とプログラマブルデバイダ５とによってＰＬＬ回路が構成される。また、準発振器６から出力された周波数（例えば２０〜３０ＭＨｚ）Ｆｓの発振信号は基準信号として位相比較器１に入力される。
【００１４】
減衰手段２は基準信号の基本波あるいはその高調波を減衰するためのものであり、例えば共振回路によるトラップ回路で構成されるがバンド消去フィルタあるいはローパスフィルタ等で構成してもよい。また、ループフィルタ３は通常抵抗素子と容量素子とからなるローパスフィルタで構成され、そのカットオフ周波数は通常数ＫＨｚ〜数１００ＫＨｚ程度である。
【００１５】
以上の構成において、電圧制御発振器４から出力された発振信号（周波数Ｆ０）はプログラマブルデバイダ５によって１／Ｎの周波数に分周されて位相比較器１１に入力される。位相比較器１においては基準信号と分周された発振信号（周波数Ｆ０／Ｎ）とが比較され、一致しない間は位相比較器１から誤差信号が出力される。誤差信号はループフィルタ３によって平滑されて制御電圧として電圧制御発振器４内のバラクタダイオード（図示せず）に印加される。これによって発振周波数が制御されて、位相比較器１に入力される基準信号の周波数とプログラマブルデバイダ５によって分周された発振信号の周波数とが結果的に一致し、ループがロック状態となる。ロックした状態では発振信号の周波数Ｆ０はＦ０＝Ｎ×Ｆｓとなる。
【００１６】
位相比較器１から出力される誤差信号には基準信号の基本波及びその高調波が含まれるが、それらは減衰手段２によって減衰する。よって、ループフィルタ３には基準信号の基本波あるいはその高調波が除去された誤差信号が入力され、制御電圧にも基準信号の基本波あるいはその高調波が含まれず、電圧制御発振器４ｋぁら出力される発振信号のＣ／Ｎは向上する。
【００１７】
図２は減衰手段２とループフィルタ３との挿入位置が置換された構成であり、その他の構成は図１と同じである。
【００１８】
図３および図４はループフィルタ３と減衰手段２との具体構成を示す。ループフィルタ３はラグリードフィルタで構成される。また、減衰手段２はインダクタンス素子Ｌ１と容量素子Ｃ１との並列共振トラップ回路２−１又はインダクタンスＬ２と容量素子Ｃ２との直列共振トラップ回路２−２で構成されるが、並列共振トラップ回路２−１はインダクタンス素子Ｌ１のインダクタンス値を小さくし、容量素子Ｃ１の容量値を大きくすることで共振のＱ（共振インピーダンス）を容易に高められるので、インピーダンスが大きくない位相比較器１とループフィルタ３との間に介挿すれば基準信号の基本波及び高調波を効果的に減衰できる。
【００１９】
また、直列共振トラップ回路２−２はインダクタンス素子Ｌ２のインダクタンス値を大きくし、容量素子Ｃ２の容量値を小さくすることで共振のＱ（共振インピーダンス）を容易に低くできるので、インピーダンスが大きい電圧制御発振器（バラクタダイオードによる）４とループフィルタ３との間に介挿すれば基準信号の基本波及び高調波を効果的に減衰できる。
【００２０】
図４では並列共振トラップ回路２−１及び直列共振トラップ回路２−２とを共にループフィルタ３と電圧制御発振器４との間に介挿した構成であるが、いずれの共振トラップ回路をいずれの位置に介挿するかは図３及び図４に限定されることはなく適宜に選択すれば良い。
【図面の簡単な説明】
【００２１】
【図１】本発明のＰＬＬシンセサイザーの構成を示す回路図である。
【図２】本発明のＰＬＬシンセサイザーの他の構成を示す回路図である
【図３】本発明のＰＬＬシンセサイザーにおけるループフィルタと減衰手段との具体構成を示す回路図である。
【図４】本発明のＰＬＬシンセサイザーにおけるループフィルタと減衰手段との具体構成を示す回路図である。
【図５】従来のＰＬＬシンセサイザーの構成を示す回路図である。
【符号の説明】
【００２２】
１：位相比較器
２：減衰手段
２−１：並列共振トラップ回路
２−２：直列共振トラップ回路
３：ループフィルタ
４：電圧制御発振器
５：プログラマブルデバイダ
６：基準発振器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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