(57)【要約】      （修正有）【課題】物理的なテスト構造を形成せずに、ＳＯＩウエハの特性を決定する方法を提供。【解決手段】半導体上層８と半導体基板１０との間に挟まれた絶縁層６を備えるシリコンオンインシュレータ（ＳＯＩ）ウエハ４の特性を、一対の離間した導電体１８，２０を移動して、基板１０と反対の側に露出したウエハの表面に接触させることで決定する。第１と第２のバイアスを、基板１０および少なくとも一つの導電体１８，２０に印加し、第１と第２のバイアスのうちの少なくとも一方を第１の値から第２の値に向けて掃引し、前記掃引に応答してＳＯＩウエハを流れる電流を測定する。ウエハの少なくとも一つの特性を、前記一つの掃引バイアスの関数として測定電流により決定する。【選択図】図１
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【特許請求の範囲】
【請求項１】
シリコンオンインシュレータ（ＳＯＩ）ウエハをテストするための方法であって、
（ａ）半導体上層と半導体基板との間に挟まれた絶縁層を有するＳＯＩウエハを提供するステップと、
（ｂ）一対の離間した弾性的に変形可能な接点と、前記半導体基板と反対の側に露出するＳＯＩウエハ表面とを接触させるために移動するステップと、
（ｃ）前記半導体基板に第１電圧を印加するステップと、
（ｄ）少なくとも一方の前記接点に第２電圧を印加するステップと、
（ｅ）前記第１電圧と前記第２電圧のうちの少なくとも一方を第１の値から第２の値に向けて掃引するステップと、
（ｆ）前記少なくとも一方の電圧の掃引に応答して前記ＳＯＩウエハを流れる電流を測定するステップと、
（ｇ）前記測定電流と前記少なくとも一方の電圧の関数として、前記ＳＯＩウエハの少なくとも一つの特性を決定するステップとを含む方法。
【請求項２】
前記第１電圧と前記第２電圧のうちの少なくとも一方がＤＣ電圧である請求項１の方法。
【請求項３】
前記第１電圧と前記第２電圧のうちの少なくとも一方が基準電圧である請求項１の方法。
【請求項４】
前記ＳＯＩウエハの前記表面が前記半導体上層の表面を覆う誘電体である請求項１の方法。
【請求項５】
前記第２電圧が前記接点間に印加される請求項１の方法。
【請求項６】
（ｇ）のステップが；
前記半導体上層の電圧を測定するステップと；
前記ＳＯＩウエハの前記少なくとも一つの特性を決定するために前記測定電圧を利用するステップとを更に含む請求項１の方法。
【請求項７】
前記少なくとも一つの特性が：
閾値電圧；
前記半導体上層の担体移動度；
前記半導体上層の導電率；
前記絶縁層と前記半導体上層との間の界面のトラップ密度；
前記半導体上層のドーパント密度；および、
前記半導体上層の生成ライフタイム：
のうちの少なくとも一つを含む請求項１の方法。
【請求項８】
前記半導体上層と接触する各弾性的に変形可能な接点の少なくとも一部が、タンタル、プラチナ、およびイリジウムの内の一つにより形成されている請求項１の方法。
【請求項９】
半導体上層と半導体基板とに挟まれた絶縁層を備えるシリコンオンインシュレータ（ＳＯＩ）ウエハをテストする方法であって、
（ａ）一対の離間した導体を、前記半導体基板と反対の側に露出する前記ＳＯＩウエハの表面に接触させるステップと、
（ｂ）第１バイアスを前記半導体基板に、第２バイアスを前記導体の少なくとも一方に印加するステップと、
（ｃ）前記第１バイアスと前記第２バイアスのうちの一方を第１の値から第２の値に向けて掃引するステップと、
（ｄ）前記少なくとも一方のバイアスの掃引中に前記ＳＯＩウエハを流れる電流を測定するステップと、
（ｅ）前記測定電流から、前記ＳＯＩウエハの少なくとも一つの特性を前記少なくとも一方の掃引されるバイアスの関数として決定するステップとを含む方法。
【請求項１０】
前記第１のバイアスと前記第２のバイアスのうちの少なくとも一方がＤＣ電圧である請求項９の方法。
【請求項１１】
前記第１のバイアスと前記第２のバイアスのうちの少なくとも一方が基準電圧である請求項９の方法。
【請求項１２】
前記ＳＯＩウエハが、前記半導体基板の反対側に面する前記半導体上層の表面に配設された誘電体を含み、前記一対の導電体が前記誘電体に接触する請求項９の方法。
【請求項１３】
前記半導体上層の電圧を測定するステップと、前記ＳＯＩウエハの前記一つの特性を決定するために前記測定電圧を利用するステップとを更に含む請求項９の方法。
【請求項１４】
前記少なくとも一つの特性が：
閾値電圧；
前記半導体上層の担体移動度；
前記半導体上層の導電率；
前記絶縁層と前記半導体上層との間の界面のトラップ密度；
前記半導体上層のドーパント密度；および、
前記半導体上層の生成ライフタイムのうちの少なくとも一つを含む請求項９の方法。
【請求項１５】
前記半導体基板の前記絶縁層の反対側に面する表面を導電チャック面上に位置決めするステップと；
前記第１バイアスが前記半導体基板に印加されており、前記チャックに前記第１バイアスを印加するステップとを更に含む請求項９の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコンオンインシュレータ（ＳＯＩ）の特性決定に関し、より詳細にはＳＯＩウエハの一つ以上の機能パラメータを決定することに関する。
【背景技術】
【０００２】
今日用いられている半導体ウエハの中でも、その数を増やしているのがシリコンオンインシュレータ（ＳＯＩ）ウエハである。現在、半導体ウエハは例えば直径３００ｍｍというかなり大きな直径を持ち、その上へ集積回路を形成する前における製造および／または取得は相対的に高価になってきている。これまで、一群の関係を持った半導体ウエハ、すなわち同一インゴットから形成されたウエハの特性決定は、その群から選択した一枚以上の試験用ウエハにテスト構造を物理的に形成し、続いて選択した試験用ウエハの試験を行うことを含んでいた。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
テスト構造を試験用ウエハ上に物理的に形成すると、その試験用ウエハは生産ウエハとして使用するには適さなくなる。したがって、一旦利用すると、試験用ウエハ自体の製造および／または取得に伴う費用に加え、生産ウエハとして利用していれば該ウエハがもたらしたであろう収入を結果として逸失する廃棄処分をすることが多い。
【０００４】
ＳＯＩウエハの使用は増加しているので、非破壊で汚染しない方法でＳＯＩの製品用ウエハを試験したいという要求は、これまで満たされないままに高まってきている。
【課題を解決するための手段】
【０００５】
本発明は、シリコンオンインシュレータ（ＳＯＩ）ウエハを試験する方法に関する。この方法は、半導体上層と半導体基板との間に挟まれた絶縁層を有するＳＯＩウエハを提供することを含む。一対の離間した、弾性的に変形可能な接点と、半導体基板とは反対の側に露出するＳＯＩウエハ表面とを、接触するように移動させる。第１電圧を半導体基板に印加し、第２電圧を少なくともプローブの一つに印加する。第１電圧と第２電圧のうちの少なくとも一方を第１の値から第２の値に向けて掃引する。少なくとも一方の電圧の掃引に応答してＳＯＩウエハに流れる電流を測定し、測定電流と少なくとも一方の電圧との関数として、ＳＯＩウエハの少なくとも一つの特性を決定する。
【０００６】
第１電圧および／または第２電圧はＤＣ電圧、または接地等の基準電圧であってもよい。ＳＯＩウエハの表面は、半導体上層の表面を覆う誘電体であってもよい。第２電圧をプローブ間に印加してもよい。半導体上層に接触する各接点の少なくとも一部を、タンタル、プラチナまたはイリジウムで形成してもよい。
【０００７】
ＳＯＩウエハの少なくとも一つの特性を決定するステップは、半導体上層自体の電圧を測定すること、およびその測定電圧を利用してＳＯＩウエハの少なくとも一つの特性を決定することを含む。
【０００８】
ＳＯＩウエハの少なくとも一つの特性は、閾値電圧、半導体上層の担体移動度、半導体上層の導電率（Ｃｏｎｄｕｃｔｉｏｎ  ｆａｃｔｏｒ）、絶縁層と半導体上層との界面のトラップ密度、半導体上層のドーパント密度、および半導体上層の世代ライフタイム（Ｇｅｎｅｒａｔｉｏｎ  Ｌｉｆｅｔｉｍｅ）、のうちの少なくとも一つを含む。
【０００９】
本発明はまた、半導体上層と半導体基板との間に挟まれた絶縁層を備えるＳＯＩウエハの試験方法にも関する。この方法は、一対の離間した導体を、半導体基板とは反対の側に露出するＳＯＩウエハ表面に接触させることを含む。第１バイアスを半導体基板に印加し、第２バイアスを少なくとも一方の導体に印加する。第１バイアスおよび／または第２バイアスを第１の値から第２の値に向けて掃引する。少なくとも一方のバイアスを掃引している間、ＳＯＩウエハを流れる電流を測定し、その測定電流からＳＯＩウエハの少なくとも一つの特性を少なくとも一方の掃引バイアスの関数として決定する。
【００１０】
一対の導体を、半導体基板と異なる面を向いている半導体上層の表面に配置された誘電体に接触させる。半導体上層の電圧を測定し、これを利用してＳＯＩウエハの一特性を決定できる。
【００１１】
本方法は、絶縁層と異なる面を向いている半導体基板の表面を導電チャック面に配置し、第１バイアスをチャックに印加することにより第１バイアスが半導体基板に印加されることをも含む。
【発明を実施するための最良の形態】
【００１２】
本発明を、付帯する図面を参照して説明するが、類似する符号は類似する要素に対応する。
【００１３】
図１を参照して、半導体上層８と半導体基板１０とに挟まれた酸化物埋込層６を有するシリコンオンインシュレータ（ＳＯＩ）ウエハ４の電気特性を測定する装置２を説明する。ＳＯＩウエハ４は、典型的には、半導体上層８の、酸化物埋込層６と反対側の面に配置された誘電体１２も含む。
【００１４】
装置２は、ＳＯＩウエハ４の背面１６を真空（不図示）によって保持する導電の真空チャック１４を含む。装置２は、導電部分２２および２４をそれぞれ画定する一対の接点１８および２０も含み、両導電部分はＳＯＩウエハ４の上面２６に接触するよう構成される。図１で、上面２６は誘電体１２の露出面として図示されている。しかし、誘電体１２が極端に薄いかあるいは存在しない場合、上面２６は、更にあるいは代替として、酸化物埋込層６と異なる面を向いている半導体上層８の表面である。
【００１５】
導電部分２２および２４は、例えばタンタル、プラチナまたはイリジウム等の滑らかな、すなわち高度な研磨を施した金属や導電性エラストマまたは導電性ポリマーのような、弾性的に変形する材料で形成するのが好ましい。好ましくは、接点１８および２０は、導電部分２２および２４がそれぞれ、曲率半径が１０μｍないし１００ｃｍである半球状のプローブ先端の輪郭を有する細長いプローブ形状を有する。しかし、半球状先端を持つプローブ形状を有する、という接点１８および／または２０についての記載が本発明を限定すると解釈すべきではない。
【００１６】
装置２はまた、チャック１４および／または接点１８、２０の矢印２８で示す方向の垂直の動きを制御して、導電部分２２および２４が上面２６に押圧接触するまで、接点１８および２０とＳＯＩウエハ４とを互いに向けて移動させる、従来技術で周知の形式の接触形成手段３０も含む。
【００１７】
図１を更に参考にしながら図２を参照すると、上面２６に接触している接点１８の導電部分２２および接点２０の導電部分２４を有するＳＯＩウエハ４の組合せは、金属酸化膜トランジスタＴを形成し、ここで接点１８および２０はトランジスタＴのドレインＤおよびソースＳであり、半導体上層８と、酸化物埋込層６と、半導体基板１０との組合せがトランジスタＴのゲートＧを画定する。
【００１８】
電気刺激を印加する手段３２および測定手段３４は、チャック１４と接点１８および２０との間で並列接続される。半導体基板１０をチャック１４上で保持する場合、チャック１４はトランジスタＴのゲートＧ用接点として作用する。
【００１９】
電気刺激を印加する手段３２は、しかるべき時点で、トランジスタＴに一つ以上の適切な電気刺激を印加し、測定手段３４は電気刺激に対するトランジスタＴの応答を測定する。より詳細には、電気刺激を印加する手段３２が、チャック１４に、つまりトランジスタＴのゲートＧに、少なくとも接点１８および２０間の半導体上層８に導電チャンネル３６の形成をもたらすＤＣバイアスを印加する。半導体上層８をＮ型材料で形成する場合は、正孔が導電チャンネル３６を形成する。半導体上層８をＰ型材料で形成する場合は、電子が導電チャンネル３６を形成する。印加するＤＣバイアスを必要に応じて調整し、接点１８と２０間に形成する導電チャンネル３６の範囲を決定する。
【００２０】
誘電体１２は、ゲートＧにＤＣバイアスがある場合、ドレインＤとソースＳ（それぞれ接点１８と２０）との間の電圧の印加に応じて、トランジスタＴのドレインＤおよびソースＳ（それぞれ接点１８と２０）の一方または両方と半導体上層８との間にトンネル電流が流れるように十分薄く（＜３ｎｍ）するのが普通である。
【００２１】
装置２を利用すると、ＳＯＩウエハ４の所望特性を決定することができる。このような所望特性の例としては、閾値電圧（ＶＴ）、半導体上層の担体移動度（μ）、半導体上層の導電率（ｋ）、半導体上層と酸化物埋込層界面のトラップ密度（ＤＩＴ）、半導体上層のドーパント密度（ＮＴＯＰ）、および半導体上層の世代ライフタイムがある。
【００２２】
図１および図２を更に参考にしながら図３を参照する。閾値電圧（ＶＴ）を決定するために、電気刺激３２を印加する手段によりドレインＤとソースＳ（それぞれ接点１８と２０）との間に電圧ＶＤＳを印加し、ゲートＧとソースＳ（それぞれチャック１４と接点２０）との間に電圧ＶＧＳを印加する。閾値電圧ＶＴを測定するために、ＶＤＳとＶＧＳが共通の電圧源から導かれる。言いかえると、閾値電圧ＶＴを測定するために、ＤＣ電圧源の一端子を、トランジスタＴのドレインＤおよびゲートＧ（それぞれ接点１８とチャック１４）に接続し、他端子をソースＳ（接点２０）に接続する。次に、このＤＣ電圧を、例えば０Ｖの第１電圧から、例えば１５Ｖの第２電圧へ向けて掃引する。この掃引中、測定手段３４は、掃引ＤＣ電圧、および掃引ＤＣ電圧に応じてドレインＤとソースＳ（それぞれ接点１８と２０）との間を流れる電流（ＩＤＳ）を測定する。ドレインからソースへの電流（ＩＤＳ）対掃引ＤＣ電圧、本例ではゲート・ソース間電圧（ＶＧＳ）と称する、の例示曲線３８を図３に示す。
【００２３】
ドレインＤからソースＳへ電流が流れ始めるＤＣ電圧つまりゲート・ソース間電圧（ＶＧＳ）は、閾値電圧（ＶＴ）として知られている。ＶＴは、図３において、ＶＧＳの関数として、電流ＩＤＳが流れ始めるプロット上の点として示される。
【００２４】
図１〜３を更に参考にしながら図４を参照する。半導体上層８の導電率（ｋ）を決定するために利用する曲線４０は、図３の曲線３８から導くことができる。詳細には、ＩＤＳの平方根（ＩＤＳ１／２）対、曲線３８の屈曲部４２の点での電圧ＶＧＳをプロットして曲線４０が得られる。そして、半導体上層８の導電率は、曲線４０の傾きから決定できる。
【００２５】
図１〜４を更に参考にしながら図５を参照する。半導体上層８の界面トラップ密度（ＤＩＴ）を決定するために、電気刺激を印加する手段３２により、トランジスタＴのドレインＤおよび／またはソースＳ（それぞれ接点１８と２０）に基準電圧ＶRを印加し、トランジスタＴのゲートＧ（チャック１４）にゲート電圧ＶＧを印加する。ゲートＧとドレインＤおよび／またはソースＳ間に印加する電圧、すなわちＶＧＤおよび／またはＶＧＳを、ＳＯＩウエハ４の閾値電圧ＶＴ未満に保持することを条件に、ＶＧを第１の値から第２の値に向けて掃引し、基準電圧ＶＲを変化させてトランジスタＴを、その閾値電圧ＶＴ未満となるように維持する。ＶＧの掃引中に、測定手段３４が、ドレインＤおよび／またはソースＳを通る全電流を測定する。以後、この全電流を「ＩＤ」と称する。次いで、測定手段３４は、ＶＧの掃引に沿った種々の点におけるＩＤの基底１０の対数値（ｌｏｇ１０）を決定し、ｌｏｇ１０ＩＤ対ＶＧの曲線４４を形成する。すると、半導体上層８と酸化物埋込層６との間の界面のトラップ密度は、単に曲線４４の傾きとして表される。
【００２６】
図１〜５を更に参考にしながら図６を参照する。半導体上層８の担体移動度を決定するには、ドレインコンダクタンスｇＤおよび酸化物埋込層６の電気容量ＣＯＸを決定することがまず必要である。ドレインコンダクタンスｇＤは、次の式１を用いて低いドレイン電圧において決定できる：
式１    ｇＤ＝ΔＩＤ／［ΔＶＤＳ］  
ここでＶＧＳ＝一定電圧
ΔＩＤおよびΔＶＤＳを得るために、電気刺激を印加する手段３２がトランジスタＴのゲートＧとソースＳ（それぞれチャック１４と接点２０）との間に一定電圧ＶＧＳを印加する。同時に、電気刺激を印加する手段３２がトランジスタＴのドレインＤとソースＳ（それぞれ接点１８と２０）との間に掃引ＤＣ電圧ＶＤＳを印加し、測定手段３４が、掃引したＶＤＳに応じてドレインＤを流れる電流ＩＤを測定する。そして、ＩＤ対ＶＤＳの曲線を形成し、ドレインコンダクタンスｇＤは、低いドレイン・ソース間電圧ＶＤＳにおける、すなわち閾値電圧ＶＴに隣接する電圧における曲線４６の傾きから、決定できる。
【００２７】
ＣＯＸを決定するために、電気刺激を印加する手段３２は、トランジスタＴのゲートＧとソースＳ（それぞれチャック１４と接点２０）との間に印加されるＤＣ電圧（ＶＧＳ）へ小さなＡＣ電圧ＶＡＣを重畳する。測定手段３４は、ＶＧＳへのＶＡＣの印加に応じて、ゲートＧとソースＳ（それぞれチャック１４と接点２０）との間を流れるＡＣ電流ＩＡＣを測定する。ゲートＧの電気容量ＣＯＸは、周知のフェーザー解析手法を利用して、ＩＡＣおよびＶＡＣの振幅と、両者の位相角とにより決定できる。
【００２８】
ドレインコンダクタンスｇＤおよびＣＯＸを一旦決定すると、このために決定された値を次式２に利用して半導体上層８の担体移動度（μ）を決定できる：
式２    μ≒ＬｇＤ／［ＺＣＯＸ（ＶＧＳ−ＶＴ）］
ここで、Ｌ＝チャンネル３６の長さ；
Ｚ＝チャンネル３６の幅；
ＶＧＳ＝ＣＯＸを決定するために印加されたゲートＧのソースＳに対する電圧；および
ＶＴ＝図３と関連させて上で説明した方法で決定した閾値電圧。
【００２９】
半導体上層８のドーパント濃度つまりドーパント密度は、閾値電圧ＶＴ対（２φＦ−ＶＢＳ）１／２をプロットし、傾きｍ＝ΔＶＴ／Δ（２φＦ−ＶＢＳ）１／２を測定することにより決定される半導体上層８のドーププロファイルから決定でき、ここで、φＦは半導体上層８のフェルミ準位に等しく、ＶＢＳは、半導体上層８とソースＳ（接点２０）との間の電圧に等しい。
【００３０】
より詳細には、図３に関連させて上で説明した方法での閾値電圧ＶＴの変化を測定する測定手段３４に加えて、測定手段３４は、図１で想像図で示された線４８を介して半導体上層８に接続され、そのために測定手段３４は半導体上層８とソースＳ（接点２０）との間の電圧ＶＢＳを測定できる。
【００３１】
かくして、半導体上層８のドープ濃度（ＮＴＯＰ）は、次式３を用いて決定できる：
式３    ＮＴＯＰ＝ｍ２ＣＯＸ２／２ｑｋＳε０
ここで、ｍ＝上で説明した方法で決定された半導体上層８のドーププロファイル；
ＣＯＸは、図６と関連して先に説明した方法で決定された酸化物埋込層６の電気容量；
ｑ＝電子の電荷；
ｋＳは、図４と関連させて先に説明した方法で決定されたシリコンの導電率；および、
ε０は空気の誘電率。
【００３２】
最後に、半導体上層８の生成ライフタイムを決定するために、ＳＯＩウエハ４は、電気刺激を何ら加えられていない熱的および電気的平衡状態にあると仮定することができる。次に、電気刺激を印加する手段３２により、トランジスタＴのゲートＧ（チャック１４）と、トランジスタＴのドレインＤおよび／またはソースＳ（それぞれ接点１８および／または２０）との間に電気パルスを印加する。このパルスを加えた結果、電荷は、半導体上層８、酸化物埋込層６、およびゲートＧを形成する半導体基板１０により画定されたコンデンサに蓄積する。測定手段３４は、ゲートＧに蓄積した電荷が消滅するための、またＳＯＩウエハ４が熱的および電気的平衡に戻るための時間ｔを測定する。この時間ｔが半導体上層８の生成ライフタイムを表す。
【００３３】
容易に判るように、半導体基板１０と反対側のＳＯＩウエハ４の露出面に接触する一対の離間した弾性的に変形可能な接点を用いると、ＳＯＩウエハ４に物理的なテスト構造を形成する必要なく、ＳＯＩウエハ４のさまざまな特性を決定することができる。物理的なテスト構造をＳＯＩウエハ４に形成することが不要になるので、生産用ウエハに対して測定を実施できる。
【００３４】
本発明を、好適な実施の形態を参照して説明した。上に述べた詳細な説明を読み理解することにより、自明な改変および代替が想起されよう。付帯する特許請求の範囲またはそれと均等な範囲内にある限り、本発明がこのような改変および代替をすべて含むと解釈されることを意図している。
【図面の簡単な説明】
【００３５】
【図１】図１は、シリコンオンインシュレータ（ＳＯＩ）ウエハの電気特性を測定する装置の側面断面図とブロック図とを組み合わせた図である。
【図２】図２は、図１に示す装置とＳＯＩウエハとの組合せにより形成したトランジスタＴの等価回路である。
【図３】図３は、図２のトランジスタＴについてのドレイン・ソース電流（ＩＤＳ）対ゲート・ソース間電圧（ＶＧＳ）の例示曲線である。
【図４】図４は、図２のトランジスタＴについての図３のＩＤＳの平方根対ＶＧＳの例示曲線である。
【図５】図５は、図２のトランジスタＴについてのドレイン電流（ＩＤ）対ゲート電圧（ＶG）の例示曲線である。
【図６】図６は、図２のトランジスタＴについて、ゲート・ソース間電圧（ＶＧＳ）を一定としたときのドレイン・ソース間電圧（ＶＤＳ）の変化に対応してドレインＤ中を流れる全電流の例示曲線である。
【符号の説明】
【００３６】
２  ＳＯＩウエハの電気特性を測定する装置
４  ＳＯＩウエハ
６  酸化物埋込（絶縁）層
８  半導体上層
１０  半導体基板
１２  誘電体
１４  真空チャック
１６  ＳＯＩウエハの背面
１８、２０  接点
２２、２４  導電部分
２６  誘電体層
２８  垂直方向を示す矢印
３０  接点形成手段
３２  電気刺激を印加する手段
３４  測定手段
３６  導電チャンネル
Ｄ  ドレイン
Ｇ  ゲート
ＩＤ  全電流 
ＩＤＳ  ドレイン・ソース間の電流
Ｓ  ソース
Ｔ  トランジスタ
ＶＤＳ  ドレイン・ソース間の電圧
ＶＧ  ゲート電圧
ＶＧＳ  ゲート・ソース間の電圧
ＶＴ  閾値電圧
【図１】
2005183933.tif 000003
【図２】
2005183933.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【外国語明細書】
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【図１】
2005183933.tif 000021
【図２】
2005183933.tif 000022
【図３】
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【図４】
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【図５】
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【図６】
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