(57)【要約】【課題】  スレッシュホールド値を任意に調整できるシュミットトリガ回路を提供する。【解決手段】  このシュミットトリガ回路では、インバータ２，３のしきい値電位が電位制御回路７，８によって調整される。インバータ２のしきい値電位は、スレッシュホールド値ＶＩＨとなり、インバータ３のしきい値電位はスレッシュホールド値ＶＩＬとなる。レベルシフタ９，１０は、インバータ２，３の出力信号の電位レベルを電源電位ＶＤＤまで増幅する。したがって、ユーザがスレッシュホールド値ＶＩＨ，ＶＩＬを電源電位ＶＤＤと基準電位ＶＳＳの間の任意の値に容易に調整することができ、シュミットトリガ回路の汎用性が広がる。【選択図】        図２
2005086681.tif 000002
【特許請求の範囲】
【請求項１】
シュミットトリガ回路であって、
電源電位と基準電位との間の第１の電位を第１のノードに与える第１の電位制御回路、
前記第１の電位と前記基準電位との間の第２の電位を第２のノードに与える第２の電位制御回路、
前記第１のノードと前記基準電位のラインとの間に直列接続され、それらの入力電極がともに入力信号を受ける第１の導電形式の第１のトランジスタおよび第２の導電形式の第２のトランジスタを含む第１のインバータ、
前記第２のノードと前記基準電位のラインとの間に直列接続され、それらの入力電極がともに前記入力信号を受ける第１の導電形式の第３のトランジスタおよび第２の導電形式の第４のトランジスタを含む第２のインバータ、および
前記入力信号のレベル上昇時において、前記入力信号のレベルが前記第１のインバータのしきい値電位を超えて前記第１のインバータの出力信号のレベルが前記第１の電位から前記基準電位に切換わったことに応じて、出力信号のレベルを第１の論理電位から第２の論理電位に切換え、前記入力信号のレベル下降時において、前記入力信号のレベルが前記第２のインバータのしきい値電位よりも低くなって前記第２のインバータの出力信号のレベルが前記基準電位から前記第２の電位に切換わったたことに応じて、出力信号のレベルを前記第２の論理電位から前記第１の論理電位に切換える論理回路を備える、シュミットトリガ回路。
【請求項２】
前記第１の電位制御回路は、
第１の電位設定信号を記憶する第１のレジスタ、
前記電源電位と前記基準電位との間の複数の電位を生成する第１の分圧回路、および
前記第１の電位設定信号に基づいて、前記第１の分圧回路で生成された複数の電位のうちのいずれか１つの電位を選択して前記第１の電位とする第１の選択回路を含み、
前記第２の電位制御回路は、
第２の電位設定信号を記憶する第２のレジスタ、
前記第１の電位と前記基準電位との間の複数の電位を生成する第２の分圧回路、および
前記第２の電位設定信号に基づいて、前記第２の分圧回路で生成された複数の電位のうちのいずれか１つの電位を選択して前記第２の電位とする第２の選択回路を含む、請求項１に記載のシュミットトリガ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はシュミットトリガ回路に関し、特に、入力信号のレベル上昇時とレベル下降時とでしきい値電位が異なるシュミットトリガ回路に関する。
【背景技術】
【０００２】
半導体装置の入力回路は、外部からの入力信号を受け、内部回路に伝達するものである。通常、汎用の入力回路のしきい値電位は、電源電位ＶＤＤに対して０．５ＶＤＤになるように設計される。一方、特殊用途向けの入力回路のしきい値電位は、入力信号のレベルに応じた値になるように設計される。
【０００３】
そこで、特殊用途向けの入力回路であっても、入力信号のレベルを意識せずに設計することができ、かつそのしきい値電位をユーザが任意に設定できるものが望まれている。
【０００４】
従来の半導体装置では、ＣＭＯＳインバータを構成するＰチャネルＭＯＳトランジスタのソースおよびバルクを可変電源に接続し、該インバータの出力信号を正電源電圧レベルに変換するレベルシフタを備えたものがある。この場合、インバータのしきい値電位が可変となるため、インバータの動作速度の高速化を図ることができる（たとえば、特許文献１参照）。
【０００５】
また、Ｄ−Ａ変換器を用いてＣＭＯＳインバータの電源電圧を制御することによって、ＣＭＯＳ出力回路のしきい値電位を変える半導体装置もある（たとえば、特許文献２参照）。
【０００６】
半導体装置の入力回路において、上述のようにレベルシフタやＤ−Ａ変換器を用いてしきい値電位を可変にすることよって、しきい値電位を０．５ＶＤＤに設計した入力回路を特殊用途向けにも使用することができる。
【特許文献１】特開昭５７−１７２２３号公報
【特許文献２】特開２０００−３４１１０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
波形歪みのある入力信号に対して動作マージンを得るために、シュミットトリガ型の入力回路が提案されている。シュミットトリガ回路では、入力信号が「Ｌ」レベルから「Ｈ」レベルに上昇するときのスレッシュホールド値ＶＩＨ（「Ｈ」レベルであると認識される電位）と、入力信号が「Ｈ」レベルから「Ｌ」レベルに下降するときのスレッシュホールド値ＶＩＬ（「Ｌ」レベルであると認識される電位）とが異なる。このスレッシュホールド値ＶＩＨ，ＶＩＬの差がヒステリシス電圧である。
【０００８】
スレッシュホールド値ＶＩＨ，ＶＩＬは、電源電位ＶＤＤと基準電位ＶＳＳとの間で任意に設定される。従来のシュミットトリガ回路では、入力端子に印可される入力信号の電位レベルの最大値が電源電位ＶＤＤと同等レベルであり、かつ最小値が基準電位ＶＳＳと同等レベルであることを前提条件としている。
【０００９】
しかし、近年、半導体集積回路が使用される応用製品の範囲が広がってきたことに伴い、入力信号が上述の前提条件を満たさない場合も発生する。このため、特殊用途向けのシュミットトリガ型の入力回路には専用端子を設け、その専用端子のスレッシュホールド値ＶＩＨ，ＶＩＬを入力信号の条件を満たすように予め設計していた。しかし、このように特殊用途向けに設計したシュミットトリガ型の入力回路には汎用性がなかった。
【００１０】
また、従来のシュミットトリガ回路では、製造プロセスのばらつきによって、スレッシュホールド値ＶＩＨ，ＶＩＬにばらつきが生じる。このため、ヒステリシス電圧の幅がばらついてしまい、製品管理上問題があった。
【００１１】
それゆえに、この発明の主たる目的は、スレッシュホールド値を任意に調整できるシュミットトリガ回路を提供することである。
【課題を解決するための手段】
【００１２】
この発明に係るシュミットトリガ回路は、電源電位と基準電位との間の第１の電位を第１のノードに与える第１の電位制御回路と、第１の電位と基準電位との間の第２の電位を第２のノードに与える第２の電位制御回路と、第１のノードと基準電位のラインとの間に直列接続され、それらの入力電極がともに入力信号を受ける第１の導電形式の第１のトランジスタおよび第２の導電形式の第２のトランジスタを含む第１のインバータと、第２のノードと基準電位のラインとの間に直列接続され、それらの入力電極がともに入力信号を受ける第１の導電形式の第３のトランジスタおよび第２の導電形式の第４のトランジスタを含む第２のインバータと、入力信号のレベル上昇時において、入力信号のレベルが第１のインバータのしきい値電位を超えて第１のインバータの出力信号のレベルが第１の電位から基準電位に切換わったことに応じて、出力信号のレベルを第１の論理電位から第２の論理電位に切換え、入力信号のレベル下降時において、入力信号のレベルが第２のインバータのしきい値電位よりも低くなって第２のインバータの出力信号のレベルが基準電位から第２の電位に切換わったたことに応じて、出力信号のレベルを第２の論理電位から第１の論理電位に切換える論理回路とを備えたものである。
【発明の効果】
【００１３】
この発明に係るシュミットトリガ回路では、電源電位と基準電位との間の第１の電位を第１のノードに与える第１の電位制御回路と、第１の電位と基準電位との間の第２の電位を第２のノードに与える第２の電位制御回路と、第１のノードと基準電位のラインとの間に直列接続され、それらの入力電極がともに入力信号を受ける第１の導電形式の第１のトランジスタおよび第２の導電形式の第２のトランジスタを含む第１のインバータと、第２のノードと基準電位のラインとの間に直列接続され、それらの入力電極がともに入力信号を受ける第１の導電形式の第３のトランジスタおよび第２の導電形式の第４のトランジスタを含む第２のインバータと、入力信号のレベル上昇時において、入力信号のレベルが第１のインバータのしきい値電位を超えて第１のインバータの出力信号のレベルが第１の電位から基準電位に切換わったことに応じて、出力信号のレベルを第１の論理電位から第２の論理電位に切換え、入力信号のレベル下降時において、入力信号のレベルが第２のインバータのしきい値電位よりも低くなって第２のインバータの出力信号のレベルが基準電位から第２の電位に切換わったたことに応じて、出力信号のレベルを第２の論理電位から第１の論理電位に切換える論理回路とが設けられる。したがって、第１および第２の電位制御回路によって、第１および第２のインバータのしきい値電位を電源電位ＶＤＤと基準電位ＶＳＳの間の任意の値に調整することができる。すなわち、ユーザがスレッシュホールド値を任意に調整できるシュミットトリガ回路が実現できる。
【発明を実施するための最良の形態】
【００１４】
図１は、この発明の一実施の形態による半導体集積回路装置の入力回路の概略構成を示すブロック図である。図１において、この半導体集積回路装置の入力回路は、入力端子１、インバータ２〜４、ＮＯＲ回路５，６、電位制御回路７，８、レベルシフタ９，１０および出力端子１１を備えるシュミットトリガ回路である。
【００１５】
外部からの入力信号は、入力端子１を介してインバータ２，３に与えられる。インバータ２は、その電源端子が電位制御回路７を介して電源電位ＶＤＤのラインに接続され、その接地端子は基準電位ＶＳＳのラインに接続される。インバータ３は、その電源端子が電位制御回路７，８を介して電源電位ＶＤＤのラインに接続され、その接地端子は基準電位ＶＳＳのラインに接続される。このような構成により、インバータ２，３のしきい値電位は電位制御回路７，８によって調整される。インバータ２のしきい値電位は、スレッシュホールド値ＶＩＨとなり、インバータ３のしきい値電位はスレッシュホールド値ＶＩＬとなる。インバータ２，３の出力信号は、それぞれレベルシフタ９，１０に与えられる。
【００１６】
レベルシフタ９は、インバータ２の出力信号の電位レベルを電源電位ＶＤＤまで増幅してインバータ４に与える。レベルシフタ１０は、インバータ３の出力信号の電位レベルを電源電位ＶＤＤまで増幅してＮＯＲ回路５に与える。
【００１７】
ＮＯＲ回路６は、インバータ４およびＮＯＲ回路５の出力信号を受ける。ＮＯＲ回路６の出力信号は、出力端子１１に与えられるとともに、ＮＯＲ回路５にフィードバックされる。
【００１８】
図２は、図１に示したシュミットトリガ回路の構成を詳細に示す回路図である。図２において、インバータ２は、ＰチャネルＭＯＳトランジスタ２１およびＮチャネルＭＯＳトランジスタ２２を含む。ＰチャネルＭＯＳトランジスタ２１およびＮチャネルＭＯＳトランジスタ２２のゲートは、ともに入力端子１に接続される。ＰチャネルＭＯＳトランジスタ２１のソースおよびバルクは、ともにノードＮ１に接続される。ＮチャネルＭＯＳトランジスタ２２のソースおよびバルクは、ともに基準電位ＶＳＳのラインに接続される。ＰチャネルＭＯＳトランジスタ２１およびＮチャネルＭＯＳトランジスタ２２のドレインは、ともに出力ノードＮ２１に接続される。ここで、ＰチャネルＭＯＳトランジスタ２１およびＮチャネルＭＯＳトランジスタ２２のチャネル長およびチャネル幅が所定の値になるように構成することによって、スレッシュホールド値ＶＩＨ（インバータ２のしきい値電位）がノードＮ１の電位と基準電位ＶＳＳとの中間値になるように設計される。
【００１９】
インバータ３は、ＰチャネルＭＯＳトランジスタ２３およびＮチャネルＭＯＳトランジスタ２４を含む。ＰチャネルＭＯＳトランジスタ２３およびＮチャネルＭＯＳトランジスタ２４のゲートは、ともに入力端子１に接続される。ＰチャネルＭＯＳトランジスタ２３のソースおよびバルクは、ともにノードＮ２に接続される。ＮチャネルＭＯＳトランジスタ２４のソースおよびバルクは、ともに基準電位ＶＳＳのラインに接続される。ＰチャネルＭＯＳトランジスタ２３およびＮチャネルＭＯＳトランジスタ２４のドレインは、ともに出力ノードＮ４１に接続される。ここで、ＰチャネルＭＯＳトランジスタ２３およびＮチャネルＭＯＳトランジスタ２４のチャネル長およびチャネル幅が所定の値になるように構成することによって、スレッシュホールド値ＶＩＬ（インバータ３のしきい値電位）がノードＮ２の電位と基準電位ＶＳＳとの中間値になるように設計される。
【００２０】
電位制御回路７は、レジスタ３１、デコーダ３２、選択回路３３，３４および分圧回路３５，３６を含む。選択回路３３，３４は、並列接続された複数のスイッチ回路ＳＷ１を含む。分圧回路３５，３６は、電源電位ＶＤＤのラインと基準電位ＶＳＳのラインとの間に直列接続された複数の抵抗素子Ｒ１を含む。
【００２１】
レジスタ３１には、選択回路３３，３４の動作を制御するためのデータが設定される。レジスタ３１はデコーダ３２に電位設定信号を供給する。デコーダ３２は、レジスタ３１からの電位設定信号をデコードして選択回路３３，３４に出力する。選択回路３３，３４は、デコーダ３２からの電位設定信号に応答して、複数のスイッチ回路ＳＷ１のうちの１つを選択して導通させ、他のスイッチ回路ＳＷ１を非導通にする。このため、電源電位ＶＤＤと基準電位ＶＳＳの電位差が分圧回路３５，３６の複数の抵抗素子Ｒ１によって分圧された電位が、ノードＮ１，Ｎ１１に与えられる。したがって、ノードＮ１，Ｎ１１の電位は、電源電位ＶＤＤと基準電位ＶＳＳとの間の任意の電位に設定される。
【００２２】
なお、選択回路３３，３４および分圧回路３５，３６はそれぞれ同じ構成である。すなわち、ノードＮ１，Ｎ１１の電位は同じである。ここで、同じ構成の選択回路３３，３４および分圧回路３５，３６をそれぞれ２つ設けたのは、インバータ２の消費電流によりノードＮ１の電位が所望の値より若干変動してしまう可能性があるからである。このため、仮に選択回路３４および分圧回路３６を設けずに、電位制御回路８をノードＮ１１に代わってノードＮ１に接続した場合、ノードＮ１の電位変動に応じてノードＮ２も電位変動するため、スレッシュホールド値ＶＩＬ（インバータ３のしきい値電位）が所望の値からずれてしまう可能性がある。しかし、選択回路３３，３４および分圧回路３５，３６をそれぞれ２つ設けたことによって、ノードＮ１が電位変動してもノードＮ２はその影響を受けない。
【００２３】
電位制御回路８は、レジスタ４１、デコーダ４２、選択回路４３，および分圧回路４４を含む。選択回路４３は、並列接続された複数のスイッチ回路ＳＷ２を含む。分圧回路４４は、ノードＮ１１と基準電位ＶＳＳのラインとの間に直列接続された複数の抵抗素子Ｒ２を含む。
【００２４】
レジスタ４１には、選択回路４３の動作を制御するためのデータが設定される。レジスタ４１はデコーダ４２に電位設定信号を供給する。デコーダ４２は、レジスタ４１からの電位設定信号をデコードして選択回路４３に出力する。選択回路４３は、デコーダ４２からの電位設定信号に応答して、複数のスイッチ回路ＳＷ２のうちの１つを選択して導通させ、他のスイッチ回路ＳＷ２を非導通にする。このため、ノードＮ１１の電位と基準電位ＶＳＳの電位差が分圧回路４４の複数の抵抗素子Ｒ２によって分圧された電位が、ノードＮ２に与えられる。したがって、ノードＮ２の電位は、ノードＮ１１の電位と基準電位ＶＳＳとの間の任意の電位に設定される。
【００２５】
このような構成により、スレッシュホールド値ＶＩＨ（インバータ２のしきい値電位）は、電源電位ＶＤＤと基準電位ＶＳＳとの間の任意の電位にされたノードＮ１の電位と、基準電位ＶＳＳとの中間値に設定される。また、スレッシュホールド値ＶＩＬ（インバータ３のしきい値電位）は、ノードＮ１１の電位と基準電位ＶＳＳとの間の任意の電位にされたノードＮ２の電位と、基準電位ＶＳＳとの中間値に設定される。
【００２６】
ここで、ノードＮ２の電位はノードＮ１の電位よりも低い値にされる。すなわちインバータ３によって定められるスレッシュホールド値ＶＩＬは、インバータ２によって定められるスレッシュホールド値ＶＩＨよりも低い値に設定される。
【００２７】
レベルシフタ９は、ＰチャネルＭＯＳトランジスタ５１〜５６およびＮチャネルＭＯＳトランジスタ５７〜６０を含む。ＰチャネルＭＯＳトランジスタ５１およびＮチャネルＭＯＳトランジスタ５７のゲートは、ともにインバータ２の出力ノードＮ２１に接続される。ＰチャネルＭＯＳトランジスタ５１のソースおよびバルクは、ともにノードＮ１に接続される。ＮチャネルＭＯＳトランジスタ５７のソースおよびバルクは、ともに基準電位ＶＳＳのラインに接続される。ＰチャネルＭＯＳトランジスタ５１およびＮチャネルＭＯＳトランジスタ５７のドレインは、ともにノードＮ３１に接続される。
【００２８】
ＰチャネルＭＯＳトランジスタ５２およびＮチャネルＭＯＳトランジスタ５８のゲートは、ともにノードＮ３１に接続される。ＰチャネルＭＯＳトランジスタ５４およびＮチャネルＭＯＳトランジスタ５９のゲートは、ともに出力ノードＮ２１に接続される。ＰチャネルＭＯＳトランジスタ５２，５４のソースおよびバルクは、ともに電源電位ＶＤＤのラインに接続される。ＮチャネルＭＯＳトランジスタ５８，５９のソースおよびバルクは、ともに基準電位ＶＳＳのラインに接続される。ＰチャネルＭＯＳトランジスタ５３は、そのソースがＰチャネルＭＯＳトランジスタ５２のドレインに接続され、そのバルクが電源電位ＶＤＤのラインに接続され、そのゲートがノードＮ３２に接続され、そのドレインがＮチャネルＭＯＳトランジスタ５８のドレインに接続されるとともにＰチャネルＭＯＳトランジスタ５５のゲートに接続される。ＰチャネルＭＯＳトランジスタ５５は、そのソースがＰチャネルＭＯＳトランジスタ５４のドレインに接続され、そのバルクが電源電位ＶＤＤのラインに接続され、そのドレインがＮチャネルＭＯＳトランジスタ５９のドレインに接続されるとともにノードＮ３２に接続される。
【００２９】
ＰチャネルＭＯＳトランジスタ５６およびＮチャネルＭＯＳトランジスタ６０のゲートは、ともにノードＮ３２に接続される。ＰチャネルＭＯＳトランジスタ５６のソースおよびバルクは、ともに電源電位ＶＤＤのラインに接続される。ＮチャネルＭＯＳトランジスタ６０のソースおよびバルクは、ともに基準電位ＶＳＳのラインに接続される。ＰチャネルＭＯＳトランジスタ５６およびＮチャネルＭＯＳトランジスタ６０のドレインは、ともに出力ノードＮ３３に接続される。
【００３０】
次に、レベルシフタ９の動作について説明する。まず、出力ノードＮ２１が「Ｈ」レベル（ノードＮ１の電位）の場合、ＰチャネルＭＯＳトランジスタ５１は非導通になり、ＮチャネルＭＯＳトランジスタ５７は導通して、ノードＮ３１は「Ｌ」レベルになる。これに応じて、ＰチャネルＭＯＳトランジスタ５２は導通し、ＮチャネルＭＯＳトランジスタ５８は非導通になる。また、出力ノードＮ２１の「Ｈ」レベルの電位に応じて、ＰチャネルＭＯＳトランジスタ５４は非導通になり、ＮチャネルＭＯＳトランジスタ５９は導通して、ノードＮ３２は「Ｌ」レベルになる。これに応じて、ＰチャネルＭＯＳトランジスタ５３は導通し、ＰチャネルＭＯＳトランジスタ５５は非導通になる。ノードＮ３２が「Ｌ」レベルになったことに応じて、ＰチャネルＭＯＳトランジスタ５６は導通し、ＮチャネルＭＯＳトランジスタ６０は非導通になるため、出力ノードＮ３３は「Ｈ」レベル（電源電位ＶＤＤ）になる。
【００３１】
一方、出力ノードＮ２１が「Ｌ」レベルの場合、ＰチャネルＭＯＳトランジスタ５１は導通し、ＮチャネルＭＯＳトランジスタ５７は非導通になり、ノードＮ３１は「Ｈ」レベルになる。これに応じて、ＰチャネルＭＯＳトランジスタ５２は非導通になり、ＮチャネルＭＯＳトランジスタ５８は導通して、ＰチャネルＭＯＳトランジスタ５５が導通する。また、出力ノードＮ２１の「Ｌ」レベルの電位に応じて、ＰチャネルＭＯＳトランジスタ５４は導通し、ＮチャネルＭＯＳトランジスタ５９は非導通になり、ノードＮ３２は「Ｈ」レベルになる。これに応じて、ＰチャネルＭＯＳトランジスタ５３は非導通になる。ノードＮ３２が「Ｈ」レベルになったことに応じて、ＰチャネルＭＯＳトランジスタ５６は非導通になり、ＮチャネルＭＯＳトランジスタ６０は導通するため、出力ノードＮ３３は「Ｌ」レベル（基準電位ＶＳＳ）になる。
【００３２】
以上のように、レベルシフタ９は、ノードＮ１の電位と基準電位ＶＳＳの電位差を有する信号を、電源電位ＶＤＤと基準電位ＶＳＳの電位差を有する信号に電圧増幅する。
【００３３】
レベルシフタ１０は、ＰチャネルＭＯＳトランジスタ６１〜６６およびＮチャネルＭＯＳトランジスタ６７〜７０を含む。ＰチャネルＭＯＳトランジスタ６１およびＮチャネルＭＯＳトランジスタ６７のゲートは、ともにインバータ３の出力ノードＮ４１に接続される。ＰチャネルＭＯＳトランジスタ６１のソースおよびバルクは、ともにノードＮ２に接続される。ＮチャネルＭＯＳトランジスタ６７のソースおよびバルクは、ともに基準電位ＶＳＳのラインに接続される。ＰチャネルＭＯＳトランジスタ６１およびＮチャネルＭＯＳトランジスタ６７のドレインは、ともにノードＮ５１に接続される。
【００３４】
ＰチャネルＭＯＳトランジスタ６２およびＮチャネルＭＯＳトランジスタ６８のゲートは、ともにノードＮ５１に接続される。ＰチャネルＭＯＳトランジスタ６４およびＮチャネルＭＯＳトランジスタ６９のゲートは、ともに出力ノードＮ４１に接続される。ＰチャネルＭＯＳトランジスタ６２，６４のソースおよびバルクは、ともに電源電位ＶＤＤのラインに接続される。ＮチャネルＭＯＳトランジスタ６８，６９のソースおよびバルクは、ともに基準電位ＶＳＳのラインに接続される。ＰチャネルＭＯＳトランジスタ６３は、そのソースがＰチャネルＭＯＳトランジスタ６２のドレインに接続され、そのバルクが電源電位ＶＤＤのラインに接続され、そのゲートがノードＮ５２に接続され、そのドレインがＮチャネルＭＯＳトランジスタ６８のドレインに接続されるとともにＰチャネルＭＯＳトランジスタ６５のゲートに接続される。ＰチャネルＭＯＳトランジスタ６５は、そのソースがＰチャネルＭＯＳトランジスタ６４のドレインに接続され、そのバルクが電源電位ＶＤＤのラインに接続され、そのドレインがＮチャネルＭＯＳトランジスタ６９のドレインに接続されるとともにノードＮ５２に接続される。
【００３５】
ＰチャネルＭＯＳトランジスタ６６およびＮチャネルＭＯＳトランジスタ７０のゲートは、ともにノードＮ５２に接続される。ＰチャネルＭＯＳトランジスタ６６のソースおよびバルクは、ともに電源電位ＶＤＤのラインに接続される。ＮチャネルＭＯＳトランジスタ７０のソースおよびバルクは、ともに基準電位ＶＳＳのラインに接続される。ＰチャネルＭＯＳトランジスタ６６およびＮチャネルＭＯＳトランジスタ７０のドレインは、ともに出力ノードＮ５３に接続される。
【００３６】
次に、レベルシフタ１０の動作について説明する。まず、出力ノードＮ４１が「Ｈ」レベル（ノードＮ２の電位）の場合、ＰチャネルＭＯＳトランジスタ６１は非導通になり、ＮチャネルＭＯＳトランジスタ６７は導通して、ノードＮ５１は「Ｌ」レベルになる。これに応じて、ＰチャネルＭＯＳトランジスタ６２は導通し、ＮチャネルＭＯＳトランジスタ６８は非導通になる。また、出力ノードＮ４１の「Ｈ」レベルの電位に応じて、ＰチャネルＭＯＳトランジスタ６４は非導通になり、ＮチャネルＭＯＳトランジスタ６９は導通して、ノードＮ５２は「Ｌ」レベルになる。これに応じて、ＰチャネルＭＯＳトランジスタ６３は導通し、ＰチャネルＭＯＳトランジスタ６５は非導通になる。ノードＮ５２が「Ｌ」レベルになったことに応じて、ＰチャネルＭＯＳトランジスタ６６は導通し、ＮチャネルＭＯＳトランジスタ７０は非導通になるため、出力ノードＮ５３は「Ｈ」レベル（電源電位ＶＤＤ）になる。
【００３７】
一方、出力ノードＮ４１が「Ｌ」レベルの場合、ＰチャネルＭＯＳトランジスタ６１は導通し、ＮチャネルＭＯＳトランジスタ６７は非導通になり、ノードＮ５１は「Ｈ」レベルになる。これに応じて、ＰチャネルＭＯＳトランジスタ６２は非導通になり、ＮチャネルＭＯＳトランジスタ６８は導通して、ＰチャネルＭＯＳトランジスタ６５が導通する。また、出力ノードＮ４１の「Ｌ」レベルの電位に応じて、ＰチャネルＭＯＳトランジスタ６４は導通し、ＮチャネルＭＯＳトランジスタ６９は非導通になり、ノードＮ５２は「Ｈ」レベルになる。これに応じて、ＰチャネルＭＯＳトランジスタ６３は非導通になる。ノードＮ５２が「Ｈ」レベルになったことに応じて、ＰチャネルＭＯＳトランジスタ６６は非導通になり、ＮチャネルＭＯＳトランジスタ７０は導通するため、出力ノードＮ５３は「Ｌ」レベル（基準電位ＶＳＳ）になる。
【００３８】
以上のように、レベルシフタ１０は、ノードＮ２の電位と基準電位ＶＳＳの電位差を有する信号を、電源電位ＶＤＤと基準電位ＶＳＳの電位差を有する信号に電圧増幅する。
【００３９】
図３は、このシュミットトリガ回路の動作を説明するための波形図である。図３において、信号ＳＩＮは入力端子１に入力される信号を示し、信号ＳＯＵＴは出力端子１１から出力される信号を示す。
【００４０】
入力信号ＳＩＮの電位は、時刻ｔ０から時刻ｔ３の間に基準電位ＶＳＳから電源電位ＶＤＤまで比例的に上昇し、時刻ｔ３から時刻ｔ６の間に電源電位ＶＤＤから基準電位ＶＳＳまで比例的に下降する。
【００４１】
時刻ｔ０において、「Ｌ」レベル（基準電位ＶＳＳ）の入力信号ＳＩＮに対して、インバータ２，３の出力信号はともに「Ｈ」レベルになる。レベルシフタ９は、インバータ２の出力信号の電位レベルを電源電位ＶＤＤまで増幅してインバータ４に与える。レベルシフタ１０は、インバータ３の出力信号の電位レベルを電源電位ＶＤＤまで増幅してＮＯＲ回路５に与える。これに応じて、インバータ４およびＮＯＲ回路５の出力信号が「Ｌ」レベルになり、ＮＯＲ回路６の出力信号ＳＯＵＴは「Ｈ」レベル（電源電位ＶＤＤ）になる。
【００４２】
時刻ｔ１において、入力信号ＳＩＮの電位レベルがスレッシュホールド値ＶＩＬよりも高くなったことに応じて、インバータ３の出力信号が「Ｌ」レベルになる。このとき、ＮＯＲ回路５の一方入力信号（レベルシフタ１０の出力信号）は「Ｌ」レベルであるが、他方入力信号（ＮＯＲ回路６からのフィードバック信号）は「Ｈ」レベルのままであるため、ＮＯＲ回路５の出力信号は「Ｌ」レベルを保持する。したがって、ＮＯＲ回路６の出力信号ＳＯＵＴは「Ｈ」レベル（電源電位ＶＤＤ）を保持する。
【００４３】
時刻ｔ２において、入力信号ＳＩＮの電位レベルがスレッシュホールド値ＶＩＨよりも高くなったことに応じて、インバータ２の出力信号が「Ｌ」レベルになる。これに応じて、インバータ４の出力信号が「Ｈ」レベルになり、ＮＯＲ回路６の出力信号ＳＯＵＴは「Ｌ」レベル（基準電位ＶＳＳ）に立下げられる。
【００４４】
時刻ｔ４において、入力信号ＳＩＮの電位レベルがスレッシュホールド値ＶＩＨよりも低くなったことに応じて、インバータ２の出力信号が「Ｈ」レベルになる。これに応じて、インバータ４の出力信号が「Ｌ」レベルになる。このとき、ＮＯＲ回路６の一方入力信号（インバータ４の出力信号）は「Ｌ」レベルであるが、他方入力信号（ＮＯＲ回路５の出力信号）は「Ｈ」レベルのままであるため、ＮＯＲ回路６の出力信号ＳＯＵＴは「Ｌ」レベル（基準電位ＶＳＳ）を保持する。
【００４５】
時刻ｔ５において、入力信号ＳＩＮの電位レベルがスレッシュホールド値ＶＩＬよりも低くなったことに応じて、インバータ３の出力信号が「Ｈ」レベルになる。これに応じて、ＮＯＲ回路５の出力信号が「Ｌ」レベルになる。したがって、ＮＯＲ回路６の出力信号ＳＯＵＴは「Ｈ」レベル（電源電位ＶＤＤ）に立上げられる。
【００４６】
従来のシュミットトリガ型の入力回路では、電位制御回路７，８およびレベルシフタ９，１０が設けられていなかった。製造プロセスにおいて、インバータ２，３を構成するＰチャネルＭＯＳトランジスタ２１，２３およびＮチャネルＭＯＳトランジスタ２２，２４のチャネル長およびチャネル幅は所定の値になるように設計される。このため、製造後おいて入力信号のレベルに応じてスレッシュホールド値ＶＩＨ，ＶＩＬを調整することはできなかった。
【００４７】
たとえば、電源電位ＶＤＤ＝５Ｖ、基準電位ＶＳＳ＝０Ｖであり、スレッシュホールド値ＶＩＨ＝０．６（ＶＤＤ−ＶＳＳ）＝３Ｖ、スレッシュホールド値ＶＩＬ＝０．４（ＶＤＤ−ＶＳＳ）＝２Ｖである場合について考える。この入力回路は、入力信号の電位レベルの最大値が５Ｖ、最小値が０Ｖであることを想定している。しかし、電位レベルの最大値が２Ｖ、最小値が０Ｖの入力信号のように、想定していなかった電位レベルの入力信号にこの入力回路を応用したい場合が発生する。この場合、入力信号の電位レベルがスレッシュホールド値ＶＩＨを超えないため、入力信号の「Ｈ」レベルが全く認識されないという不具合が発生する。
【００４８】
しかし、この実施の形態では、内部電源発生回路７，８を設け、ユーザがレジスタ３１，４１のデータを任意に設定することによって、スレッシュホールド値ＶＩＨ，ＶＩＬを電源電位ＶＤＤと基準電位ＶＳＳの間の任意の値に容易に調整することができる。したがって、汎用性の広いシュミットトリガ型の入力回路が実現できる。このため、従来のように特殊用途向けの入力回路を特別に設計する必要がなくなり、半導体集積回路装置の設計が大幅に簡略化される。
【００４９】
さらに、製造プロセスのばらつきによって、スレッシュホールド値ＶＩＨ，ＶＩＬにばらつきが生じても、ユーザがスレッシュホールド値ＶＩＨ，ＶＩＬを適切な値に容易に補正することができる。このため、製品管理が簡素化され、歩留まりの向上にも繋がる。
【００５０】
なお、レジスタ３１，４１の設定データと電位制御回路７，８の出力電位との関係、およびスレッシュホールド値ＶＩＨ，ＶＩＬがそれぞれ電位制御回路７，８の出力電位と基準電位ＶＳＳとの中間値であることをユーザに明示しておく。これにより、ユーザは所望のスレッシュホールド値ＶＩＨ，ＶＩＬを実現するためのレジスタ３１，４１の設定データを簡単な計算によって導くことができる。このため、従来のように半導体製造工程においてマスクを取替える必要もなく、ユーザが入力信号のレベルに応じて適宜容易にスレッシュホールド値ＶＩＨ，ＶＩＬを変更することができる。
【００５１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００５２】
【図１】この発明の一実施の形態による半導体集積回路装置の入力回路の概略構成を示すブロック図である。
【図２】図１に示したシュミットトリガ回路の構成を詳細に示す回路図である。
【図３】図２に示したシュミットトリガ回路の動作を説明するための波形図である。
【符号の説明】
【００５３】
１  入力端子、２〜４  インバータ、５，６  ＮＯＲ回路、７，８  電位制御回路、９，１０  レベルシフタ、１１  出力端子、２１，２３，５１〜５６，６１〜６６  ＰチャネルＭＯＳトランジスタ、２２，２４，５７〜６０，６７〜７０  ＮチャネルＭＯＳトランジスタ、３１，４１  レジスタ、３２，４２  デコーダ、３３，３４，４３  選択回路、３５，３６，４４  分圧回路。
【図１】
2005086681.tif 000003
【図２】
2005086681.tif 000004
【図３】
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