(57)【要約】【課題】  簡易な構成で、高精度なシリアルデータ信号処理が可能な半導体装置を提供する。【解決手段】  この半導体装置は、出力バッファ回路８，９の近傍にラッチ回路２，３を備える。ラッチ回路２，３は、通常モード時は、それぞれ制御回路４からのラッチ制御信号ＬＡＴに基づいて、内部回路１からのシリアルデータ信号Ｄ＋，Ｄ−を一時的に保持し、それらの位相を揃えて出力バッファ回路８，９に出力する。したがって、外部に出力される２つのシリアルデータ信号Ｄ＋，Ｄ−の位相差が低減され、高精度のシリアルデータ信号処理が可能となる。また、簡易な回路構成であるため、短工期で設計することができる。【選択図】        図１
2005072940.tif 000002
【特許請求の範囲】
【請求項１】
互いに相補な第１および第２のデータ信号を外部に出力する半導体装置であって、
前記第１および第２のデータ信号、およびラッチ制御信号を生成する内部回路、
前記ラッチ制御信号に基づいて、前記第１および第２のデータ信号を一時的に保持し、それらの位相を揃えて出力するラッチ回路部、および
前記ラッチ回路部の近傍に配置され、前記ラッチ回路部からの第１および第２のデータ信号をバッファリングして外部に出力する出力バッファ回路を備える、半導体装置。
【請求項２】
前記ラッチ制御信号の位相は、前記第１および第２のデータ信号のパルスの論理レベルが変化しない期間において、前記ラッチ回路部が前記第１および第２のデータ信号を取込むように設定されている、請求項１に記載の半導体装置。
【請求項３】
前記ラッチ回路部は、
前記第１のデータ信号と前記ラッチ制御信号とを受ける第１のラッチ回路、および
前記第２のデータ信号と前記ラッチ制御信号とを受ける第２のラッチ回路を含む、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記ラッチ制御信号は、テスト時において非活性化レベルにされ、
前記ラッチ回路部は、前記ラッチ制御信号が非活性化レベルにされている期間は、前記内部回路からの第１および第２のデータ信号をそのまま前記出力バッファ回路に伝達する、請求項１または請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置に関し、特に、互いに相補な第１および第２のデータ信号を外部に出力する半導体装置に関する。
【背景技術】
【０００２】
ＬＳＩ（Large Scale Integrated circuit：大規模集積回路）では、内部回路で生成された互いに相補な２つのシリアルデータ信号を外部に出力する場合、２つのシリアルデータ信号は２つの配線を介してそれぞれ個別に出力バッファ回路に伝達される。この場合、配線の長さの相違などに起因して、２つのシリアルデータ信号の位相差が生じる。したがって、内部回路と出力バッファ回路との距離が長く、チップ構成が複雑な場合、シリアルデータ信号の位相差が生じやすいため高速通信ができないという問題があった。
【０００３】
従来のＬＳＩでは、ブロック間データ送信用のクロック信号の供給方式を改善したものがある。ブロック間長距離送信方式として、送信データと一緒にクロック信号を等長配線で送る並送方式を用いる。この場合、受信側において並送クロック信号で受信データをラッチするように構成し、さらにブロック間送信用配線には所定の長さ毎にバッファを配置する。これにより、クロック信号の到達タイミングのずれが低減される（たとえば、特許文献１参照）。
【特許文献１】特開２００２−７６１２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
近年、システムＬＳＩの更なる高機能化、高集積化が要求されている。しかし、配線によるシリアルデータ信号の遅延差の調整をレイアウト設計時に行なうと、回路構成が複雑になる。このため、配線の混雑化、チップサイズの大型化、工期の長期化が問題となっていた。
【０００５】
それゆえに、この発明の主たる目的は、簡易な構成で、高精度なシリアルデータ信号処理が可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
この発明に係る半導体装置は、互いに相補な第１および第２のデータ信号を外部に出力する半導体装置であって、第１および第２のデータ信号、およびラッチ制御信号を生成する内部回路と、ラッチ制御信号に基づいて、第１および第２のデータ信号を一時的に保持し、それらの位相を揃えて出力するラッチ回路と、ラッチ回路の近傍に配置され、ラッチ回路からの第１および第２のデータ信号をバッファリングして外部に出力する出力バッファ回路とを備えたものである。
【発明の効果】
【０００７】
この発明に係る半導体装置では、第１および第２のデータ信号、およびラッチ制御信号を生成する内部回路と、ラッチ制御信号に基づいて、第１および第２のデータ信号を一時的に保持し、それらの位相を揃えて出力するラッチ回路と、ラッチ回路の近傍に配置され、ラッチ回路からの第１および第２のデータ信号をバッファリングして外部に出力する出力バッファ回路とが設けられる。したがって、外部に出力される互いに相補な第１および第２のデータ信号の位相のずれが低減し、高精度なシリアルデータ信号処理が可能となる。また、簡易な回路構成で実現できるため、短工期で設計することができる。
【発明を実施するための最良の形態】
【０００８】
実施の形態１．
図１は、この発明の実施の形態１による半導体集積回路装置の概略構成を示すブロック図である。図１において、この半導体集積回路装置は、内部回路１、ラッチ回路２，３、制御回路４、バッファ回路５および入出力部６を備える。入出力部６は、入力バッファ回路７および出力バッファ回路８，９を含む。
【０００９】
図１を参照して、半導体チップの外周部に入出力部６が配置され、入出力部６の内部に入力バッファ回路７および出力バッファ回路８，９が配置される。半導体チップの内側には、内部回路１、ラッチ回路２，３、制御回路４、バッファ回路５、およびそれらの配線が配置される。
【００１０】
内部回路１は、互いに相補な２つのシリアルデータ信号Ｄ＋，Ｄ−、およびラッチ回路２，３を制御するためのラッチ制御信号ＬＡＴを生成する。シリアルデータ信号Ｄ＋，Ｄ−はラッチ回路２，３に与えられ、ラッチ制御信号ＬＡＴは制御回路４に与えられる。
【００１１】
入力バッファ回路７は、バウンダリスキャンテスト時やＤＣテスト時に外部からのテスト信号ＴＳを制御回路４に伝達する。制御回路４は、通常モード時は内部回路１からのラッチ制御信号ＬＡＴをバッファ回路５を介してラッチ回路２，３に伝達する。一方、テストモード時は、入力バッファ回路７からのテスト信号ＴＳに応答して、ラッチ制御信号ＬＡＴを非活性化レベルの「Ｌ」レベルにしてバッファ回路５を介してラッチ回路２，３に与える。
【００１２】
ラッチ回路２，３は、通常モード時は、それぞれ制御回路４からのラッチ制御信号ＬＡＴに基づいて、内部回路１からのシリアルデータ信号Ｄ＋，Ｄ−を一時的に保持し、それらの位相を揃えて出力バッファ回路８，９に出力する。一方、テストモード時は、それぞれ制御回路４からのラッチ制御信号ＬＡＴが非活性化レベルの「Ｌ」レベルにされたことに応じて、内部回路１からのシリアルデータ信号Ｄ＋，Ｄ−をそのまま出力バッファ回路８，９に伝達する。
【００１３】
なお、ラッチ回路２，３はそれぞれ出力バッファ回路８，９の近傍に配置され、ラッチ回路２，３と出力バッファ回路８，９との距離は、ラッチ回路２，３と内部回路１との距離に比べて十分短いものとする。このため、シリアルデータ信号Ｄ＋，Ｄ−がラッチ回路２，３から出力バッファ回路８，９に伝達するまでの間に位相のずれは生じない。出力バッファ回路８，９は、それぞれラッチ回路２，３からのシリアルデータ信号Ｄ＋，Ｄ−をバッファリングして外部に出力する。
【００１４】
図２は、図１に示したラッチ回路２，３の近傍を詳細に示す回路図である。図２において、バッファ回路５は、制御回路４からのラッチ制御信号ＬＡＴをバッファリングして、ラッチ回路２，３に出力する。なお、バッファ回路５は、ラッチ回路２，３の近傍に配置される。さらに、バッファ回路５からラッチ回路２，３に接続される配線は、互いに同じ長さになるように構成される。これにより、ラッチ制御信号ＬＡＴがバッファ回路５からラッチ回路２，３に伝達するまでの間に位相のずれは生じない。
【００１５】
ラッチ回路２は、通常モード時において、バッファ回路５からクロック入力端子ＣＫに入力されたラッチ制御信号ＬＡＴに基づいて、データ入力端子Ｄに入力されたシリアルデータ信号Ｄ＋を一時的に保持してデータ出力端子Ｑから出力する。一方、テストモード時は、ラッチ制御信号ＬＡＴが非活性化レベルの「Ｌ」レベルにされたことに応じて、データ入力端子Ｄに入力されたシリアルデータ信号Ｄ＋をそのまま出力バッファ回路８に伝達する。
【００１６】
ラッチ回路３は、通常モード時において、バッファ回路５からクロック入力端子ＣＫに入力されたラッチ制御信号ＬＡＴに基づいて、データ入力端子Ｄに入力されたシリアルデータ信号Ｄ−を一時的に保持してデータ出力端子Ｑから出力する。一方、テストモード時は、ラッチ制御信号ＬＡＴが非活性化レベルの「Ｌ」レベルにされたことに応じて、データ入力端子Ｄに入力されたシリアルデータ信号Ｄ−をそのまま出力バッファ回路９に伝達する。
【００１７】
図３は、図２に示したラッチ回路２の構成を示す回路図である。図３において、このラッチ回路２は、トランスファーゲート１１，１２およびインバータ１３〜１６を含む。
【００１８】
トランスファーゲート１１は、データ入力端子ＤとノードＮ１との間に接続される。インバータ１３は、ノードＮ１とノードＮ２との間に接続される。インバータ１４およびトランスファーゲート１２は、ノードＮ２とノードＮ１との間に直列接続される。インバータ１５は、ノードＮ２とデータ出力端子Ｑとの間に接続される。インバータ１６は、その入力端子がクロック入力端子ＣＫに接続され、その出力端子はトランスファーゲート１１のＮチャネルＭＯＳトランジスタ側のゲートに接続されるとともに、トランスファーゲート１２のＰチャネルＭＯＳトランジスタ側のゲートに接続される。また、クロック入力端子ＣＫは、トランスファーゲート１１のＰチャネルＭＯＳトランジスタ側のゲートに接続されるとともに、トランスファーゲート１２のＮチャネルＭＯＳトランジスタ側のゲートに接続される。
【００１９】
クロック入力端子ＣＫに入力されたラッチ制御信号ＬＡＴが「Ｌ」レベルの場合、トランスファーゲート１１は導通し、トランスファーゲート１２は非導通になる。したがって、データ入力端子Ｄに入力されたシリアルデータ信号Ｄ＋は、インバータ１３，１５を介してデータ出力端子Ｑから出力される。
【００２０】
クロック入力端子ＣＫに入力されたラッチ制御信号ＬＡＴが「Ｈ」レベルの場合、トランスファーゲート１１は非導通になり、トランスファーゲート１２は導通する。したがって、データ出力端子Ｑから出力される信号は、論理レベルがそのままの状態に保持される。
【００２１】
なお、ラッチ回路３はラッチ回路２と同じ構成であり、ラッチ回路３の回路図は、図３に示したラッチ回路２の回路図と同じである。
【００２２】
次に、この半導体集積回路装置の動作について説明する。図４は、図１に示した内部回路１によって生成されるシリアルデータ信号Ｄ＋，Ｄ−およびラッチ制御信号ＬＡＴの波形を示すタイムチャートである。図４を参照して、ラッチ制御信号ＬＡＴの周期ＴＬは、シリアルデータ信号Ｄ＋，Ｄ−の周期ＴＤの半分である。
【００２３】
内部回路１によって生成されるシリアルデータ信号Ｄ＋，Ｄ−は、位相が揃えられている。さらに、内部回路１によって生成されるラッチ制御信号ＬＡＴは、「Ｌ」レベルの期間においてシリアルデータ信号Ｄ＋，Ｄ−の論理レベルが切換わらないように、位相が調節されている。たとえば、ラッチ制御信号ＬＡＴがパルス的に「Ｌ」レベルにされる期間の中心が、シリアルデータ信号Ｄ＋，Ｄ−のパルスの中心に位置するように位相調節される。また、ラッチ制御信号ＬＡＴがパルス的に「Ｌ」レベルにされる期間は十分に短いものとする。
【００２４】
図５は、通常モード時におけるラッチ回路２，３の動作を説明するためのタイムチャートである。図５において、シリアルデータ信号ＩＤ＋，ＩＤ−は、それぞれラッチ回路２，３のデータ入力端子Ｄに入力される信号を示す。ラッチ制御信号ＩＬＡＴは、ラッチ回路２，３のクロック入力端子ＣＫに共通に入力される信号を示す。シリアルデータ信号ＯＤ＋，ＯＤ−は、それぞれラッチ回路２，３のデータ出力端子Ｑから出力される信号を示す。
【００２５】
図５を参照して、ラッチ回路２に入力されるシリアルデータ信号ＩＤ＋は、ラッチ回路３に入力されるシリアルデータ信号ＩＤ−よりも位相が（ｔＤ２−ｔＤ１）だけ遅れている。このような位相のずれは、たとえば、内部回路１からラッチ回路２までのシリアルデータ信号Ｄ＋の配線による遅延時間が、内部回路１からラッチ回路３までのシリアルデータ信号Ｄ−の配線による遅延時間よりも長い場合に発生する。
【００２６】
時刻ｔＬ１において、ラッチ制御信号ＩＬＡＴが「Ｌ」レベルに立下げられる。このとき、ラッチ回路２は、「Ｈ」レベルのシリアルデータ信号ＩＤ＋に応じて、シリアルデータ信号ＯＤ＋を「Ｈ」レベルに立上げる。また、ラッチ回路３は、「Ｌ」レベルのシリアルデータ信号ＩＤ−に応じて、シリアルデータ信号ＯＤ−を「Ｌ」レベルに立下げる。
【００２７】
次いで、時刻ｔＬ２において、ラッチ制御信号ＩＬＡＴが「Ｈ」レベルに立上げられる。ラッチ回路２は、ラッチ制御信号ＩＬＡＴが「Ｈ」レベルにされている期間（時刻ｔＬ２から時刻ｔＬ３まで）、シリアルデータ信号ＯＤ＋を「Ｈ」レベルに保持する。また、ラッチ回路３は、ラッチ制御信号ＩＬＡＴが「Ｈ」レベルにされている期間（時刻ｔＬ２から時刻ｔＬ３まで）、シリアルデータ信号ＯＤ−を「Ｌ」レベルに保持する。
【００２８】
時刻ｔＬ３において、ラッチ制御信号ＩＬＡＴが「Ｌ」レベルに立下げられる。このとき、ラッチ回路２は、「Ｌ」レベルのシリアルデータ信号ＩＤ＋に応じて、シリアルデータ信号ＯＤ＋を「Ｌ」レベルに立下げる。また、ラッチ回路３は、「Ｈ」レベルのシリアルデータ信号ＩＤ−に応じて、シリアルデータ信号ＯＤ−を「Ｈ」レベルに立上げる。このように、ラッチ制御信号ＩＬＡＴの立下りエッジに応じて、シリアルデータ信号ＯＤ＋，ＯＤ−の位相が揃えられる。
【００２９】
なお、図１を参照して、内部回路１からラッチ回路２，３までのラッチ制御信号ＬＡＴの配線は、内部回路１からラッチ回路２までのシリアルデータ信号Ｄ＋の配線とほぼ等しい長さになるように設計される。このため、内部回路１からラッチ回路２までのシリアルデータ信号Ｄ＋の配線による遅延時間は、内部回路１からラッチ回路２，３までのラッチ制御信号ＬＡＴの配線による遅延時間とほぼ等しい。すなわち、図５に示すシリアルデータ信号ＩＤ＋とラッチ制御信号ＩＬＡＴの位相差は、図４に示したシリアルデータ信号Ｄ＋とラッチ制御信号ＬＡＴの位相差とほぼ等しい。
【００３０】
また、シリアルデータ信号ＩＤ＋とシリアルデータ信号ＩＤ−の位相差（ｔＤ２−ｔＤ１）は、回路設計時にある程度の範囲内に収まるように設計される。さらに、ラッチ制御信号ＩＬＡＴがパルス的に「Ｌ」レベルにされる期間（ｔＬ２−ｔＬ１）は十分に短いため、ラッチ制御信号ＩＬＡＴが「Ｌ」レベルの期間において、シリアルデータ信号ＩＤ＋，ＩＤ−の論理レベルが切換わることはない。これにより、ラッチ制御信号ＩＬＡＴが「Ｌ」レベルの期間にシリアルデータ信号ＩＤ＋，ＩＤ−の論理レベルが切換わってラッチ動作が適切に行なわれなくなることが防止されている。
【００３１】
より詳細に説明すると、図５に示すように、シリアルデータ信号ＩＤ＋がシリアルデータ信号ＩＤ−よりも位相が遅れている（ｔＤ２＞ｔＤ１）場合は、ラッチ制御信号ＩＬＡＴの立下りエッジ（時刻ｔＬ１）がシリアルデータ信号ＩＤ＋の立上がりエッジ（時刻ｔＤ２）よりも遅く、かつラッチ制御信号ＬＡＴの立上がりエッジ（時刻ｔＬ２）がシリアルデータ信号ＩＤ−の立上がりエッジ（時刻（ｔＤ１＋ＴＬ））よりも早い。すなわち、
ｔＬ１＞ｔＤ２          …（１）
ｔＬ２＜（ｔＤ１＋ＴＬ）        …（２）
したがって、ラッチ制御信号ＩＬＡＴが「Ｌ」レベルの期間において、シリアルデータ信号ＩＤ＋，ＩＤ−の論理レベルが切換わることはない。
【００３２】
また、図示しないが、シリアルデータ信号ＩＤ＋がシリアルデータ信号ＩＤ−よりも位相が進んでいる場合も、同様にラッチ制御信号ＩＬＡＴが「Ｌ」レベルの期間において、シリアルデータ信号ＩＤ＋，ＩＤ−の論理レベルが切換わることはない。したがって、ラッチ回路２，３は、適切なラッチ動作を行なう。
【００３３】
また、図示しないが、テストモード時は、制御回路４によってラッチ制御信号ＩＬＡＴが非活性化レベルの「Ｌ」レベルに保持される。このため、内部回路１からのシリアルデータ信号ＩＤ＋，ＩＤ−がそのまま出力バッファ回路８，９に伝達される。したがって、動作テストを行なう場合は、位相のずれが生じたシリアルデータ信号Ｄ＋，Ｄ−をそのまま外部に出力して、シリアルデータ信号Ｄ＋，Ｄ−の位相差をモニタすることができる。これにより、たとえば、ラッチ回路２，３の動作を確認することができる。
【００３４】
したがって、この実施の形態１では、外部に出力される互いに相補な２つのシリアルデータ信号Ｄ＋，Ｄ−の位相のずれが低減され、高精度なシリアルデータ信号処理が可能となる。また、簡易な回路構成であるため、短工期で設計することができる。さらに、制御回路４を設けたことによって、動作テストを行なうことができる。
【００３５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００３６】
本発明の活用例としては、ＵＳＢ（Universal Serial Bus）関連の機能を有するシステムＬＳＩなどが考えられる。
【図面の簡単な説明】
【００３７】
【図１】この発明の実施の形態１による半導体集積回路装置の概略構成を示すブロック図である。
【図２】図１に示したラッチ回路の近傍を詳細に示す回路図である。
【図３】図２に示したラッチ回路の構成を示す回路図である。
【図４】図１に示した内部回路によって生成されるシリアルデータ信号Ｄ＋，Ｄ−およびラッチ制御信号ＬＡＴの波形を示すタイムチャートである。
【図５】通常モード時におけるラッチ回路の動作を説明するためのタイムチャートである。
【符号の説明】
【００３８】
１  内部回路、２，３  ラッチ回路、４  制御回路、５  バッファ回路、６  入出力部、７  入力バッファ回路、８，９  出力バッファ回路、１１，１２  トランスファーゲート、１３〜１６  インバータ。
【図１】
2005072940.tif 000003
【図２】
2005072940.tif 000004
【図３】
2005072940.tif 000005
【図４】
2005072940.tif 000006
【図５】
2005072940.tif 000007