(57)【要約】【課題】  ＬＤＤ構造のポリシリコン薄膜トランジスタのトランジスタ特性を改善する。【解決手段】  ＮＭＯＳポリシリコン薄膜トランジスタの製造に際し、ポリシリコン薄膜にリンイオンを高濃度で注入し、次いで炉アニール処理による活性化を行ない、次いでポリシリコン薄膜にリンイオンを低濃度で注入し、次いで高圧水蒸気雰囲気中での熱処理による活性化を行なったところ、実線で示すＶｇ−Ｉｄ特性を有する本発明品が得られた。比較のために、ポリシリコン薄膜にリンイオンを高濃度で注入し、次いでポリシリコン薄膜にリンイオンを低濃度で注入し、次いで炉アニール処理による活性化を行なったところ、点線で示すＶｇ−Ｉｄ特性を有する比較品が得られた。この場合、オン電流が１桁程度改善されている。【選択図】  図１２
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【特許請求の範囲】
【請求項１】
半導体薄膜のチャネル領域の両側の不純物低濃度領域およびその両側の不純物高濃度領域の活性化処理を行なう薄膜トランジスタの製造方法において、前記活性化処理の最終処理として、前記不純物低濃度領域を高圧水蒸気雰囲気中で熱処理することを特徴とする薄膜トランジスタの製造方法。
【請求項２】
請求項１に記載の発明において、前記活性化処理として、前記不純物高濃度領域を炉アニール処理し、次いで前記不純物低濃度領域を高圧水蒸気雰囲気中で熱処理することを特徴とする薄膜トランジスタの製造方法。
【請求項３】
請求項１に記載の発明において、前記活性化処理として、前記不純物高濃度領域および前記不純物低濃度領域を炉アニール処理し、次いで高圧水蒸気雰囲気中で熱処理することを特徴とする薄膜トランジスタの製造方法。
【請求項４】
請求項２または３に記載の発明において、前記炉アニール処理は温度４００℃以上で行ない、前記高圧水蒸気雰囲気中での熱処理は圧力１ＭＰａ以上、温度３００〜４００℃で行なうことを特徴とする薄膜トランジスタの製造方法。
【請求項５】
請求項１に記載の発明において、前記活性化処理として、前記不純物高濃度領域および前記不純物低濃度領域を高圧水蒸気雰囲気中で熱処理することを特徴とする薄膜トランジスタの製造方法。
【請求項６】
請求項５に記載の発明において、前記高圧水蒸気雰囲気中での熱処理は圧力１ＭＰａ以上、温度３００〜４００℃で行なうことを特徴とする薄膜トランジスタの製造方法。
【請求項７】
請求項５に記載の発明において、前記不純物低濃度領域をリンイオンをドーズ量３×１０13ａｔｍ／ｃｍ2以下で注入して形成することを特徴とする薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は薄膜トランジスタの製造方法に関する。
【背景技術】
【０００２】
従来の薄膜トランジスタには、ＬＤＤ(Lightly Doped Drain）構造と呼ばれるもので、ポリシリコンなどの半導体薄膜のチャネル領域の両側を不純物低濃度領域とし、その両側を不純物高濃度領域とすることにより耐圧を向上したものがある。半導体薄膜がポリシリコンの場合は、特に、リーク電流が大きいため、ＬＤＤ構造はこのリーク電流を低減する効果もある。一般的に、薄膜トランジスタでは、ゲート絶縁膜をデバイス領域に形成された島状の半導体薄膜上に形成する際、半導体薄膜を島状に形成する工程で該半導体薄膜の表面に不純物が形成され、その界面に不純物が残るため、薄膜トランジスタの動作が安定しないという問題を有している。この対応として、デバイス領域に形成された島状の半導体薄膜を酸化シリコンからなるゲート絶縁膜で覆い、そして、半導体薄膜とゲート絶縁膜との界面を清浄化するため、高圧水蒸気雰囲気中で熱処理を行なって、半導体薄膜のゲート絶縁膜と接する面側に酸化膜を形成する方法が提案されている（例えば、特許文献１参照）。
【０００３】
【特許文献１】特開２００２−３１３８０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載された方法では、ゲート絶縁膜の形成にあたり、まず堆積法により初期ゲート絶縁膜を形成し、その後、熱処理を施すことによって酸化を行い、半導体薄膜とゲート絶縁膜との界面を半導体薄膜の表面から内部へと作り込むものであり、ソース領域およびドレイン領域への不純物イオンの注入は、ゲート絶縁膜形成後に行われるものである。このため、しきい値電圧の安定という効果は得られるが、オン電流や移動度の向上など薄膜トランジスタの基本的特性に関する改善は得られないものである。
【０００５】
そこで、この発明は、トランジスタ特性を改善することができる薄膜トランジスタの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
請求項１に記載の発明は、半導体薄膜のチャネル領域の両側の不純物低濃度領域およびその両側の不純物高濃度領域の活性化処理を行なう薄膜トランジスタの製造方法において、前記活性化処理の最終処理として、前記不純物低濃度領域を高圧水蒸気雰囲気中で熱処理することを特徴とするものである。
請求項２に記載の発明は、請求項１に記載の発明において、前記活性化処理として、前記不純物高濃度領域を炉アニール処理し、次いで前記不純物低濃度領域を高圧水蒸気雰囲気中で熱処理することを特徴とするものである。
請求項３に記載の発明は、請求項１に記載の発明において、前記活性化処理として、前記不純物高濃度領域および前記不純物低濃度領域を炉アニール処理し、次いで高圧水蒸気雰囲気中で熱処理することを特徴とするものである。
請求項４に記載の発明は、請求項２または３に記載の発明において、前記炉アニール処理は温度４００℃以上で行ない、前記高圧水蒸気雰囲気中での熱処理は圧力１ＭＰａ以上、温度３００〜４００℃で行なうことを特徴とするものである。
請求項５に記載の発明は、請求項１に記載の発明において、前記活性化処理として、前記不純物高濃度領域および前記不純物低濃度領域を高圧水蒸気雰囲気中で熱処理することを特徴とするものである。
請求項６に記載の発明は、請求項５に記載の発明において、前記高圧水蒸気雰囲気中での熱処理は圧力１ＭＰａ以上、温度３００〜４００℃で行なうことを特徴とするものである。
請求項７に記載の発明は、請求項５に記載の発明において、前記不純物低濃度領域をリンイオンをドーズ量３×１０13ａｔｍ／ｃｍ2以下で注入して形成することを特徴とするものである。
【発明の効果】
【０００７】
この発明によれば、活性化処理の最終処理として、不純物低濃度領域を高圧水蒸気雰囲気中で熱処理することにより、薄膜トランジスタの特性を改善することがことができる。この場合、活性化処理として、不純物高濃度領域を炉アニール処理し、次いで不純物低濃度領域を高圧水蒸気雰囲気中で熱処理することにより、特に、オン電流を著しく改善する効果を奏する。
【発明を実施するための最良の形態】
【０００８】
図１はこの発明の製造方法により製造された薄膜トランジスタを備えた液晶表示素子の一例の要部の断面図を示したものである。この液晶表示素子では、ガラス基板１上の画素回路部形成領域に画素電極２およびこの画素電極２に接続されたＮＭＯＳ薄膜トランジスタ３が設けられ、ガラス基板１上の周辺駆動回路部形成領域にＮＭＯＳ薄膜トランジスタ４とＰＭＯＳ薄膜トランジスタ５とからなるＣＭＯＳ薄膜トランジスタが設けられている。
【０００９】
各薄膜トランジスタ３、４、５は、ガラス基板１の上面に設けられた第１および第２の下地絶縁膜６、７の上面の各所定の箇所に設けられたポリシリコン薄膜８、９、１０を備えている。この場合、第１の下地絶縁膜６は窒化シリコンからなり、第２の下地絶縁膜７は酸化シリコンからなっている。しかし、これに限らず、第１の下地絶縁膜６を酸化シリコンによって形成し、第２の下地絶縁膜７を窒化シリコンによって形成してもよく、また、下地絶縁膜を酸化シリコンのみまたは窒化シリコンのみによって形成してもよい。
【００１０】
ＮＭＯＳ薄膜トランジスタ３、４はＬＤＤ構造となっている。すなわち、ＮＭＯＳ薄膜トランジスタ３、４のポリシリコン薄膜８、９の所定の領域は真性領域からなるチャネル領域８ａ、９ａとされ、その両側はｎ型不純物低濃度領域からなるソース・ドレイン領域８ｂ、９ｂとされ、さらにその両側はｎ型不純物高濃度領域からなるソース・ドレイン領域８ｃ、９ｃとされている。一方、ＰＭＯＳ薄膜トランジスタ５のポリシリコン薄膜１０の所定の領域は真性領域からなるチャネル領域１０ａとされ、その両側はｐ型不純物高濃度領域からなるソース・ドレイン領域１０ｂとされている。
【００１１】
ポリシリコン薄膜８、９、１０を含む第２の下地絶縁膜７の上面には酸化シリコンからなるゲート絶縁膜１１が設けられている。各ポリシリコン薄膜８、９、１０のチャネル領域８ａ、９ａ、１０ａ上におけるゲート絶縁膜１１の上面の各所定の箇所にはゲート電極１２、１３、１４が設けられている。ポリシリコン薄膜８の一方のソース・ドレイン領域８ｃ上におけるゲート絶縁膜１１の上面の所定の箇所には、画素電極２および当該一方のソース・ドレイン領域８ｃとの間で補助容量部を形成する補助容量電極１５が設けられている。
【００１２】
ゲート電極１２、１３、１４および補助容量電極１５を含むゲート絶縁膜１１の上面には酸化シリコンからなる層間絶縁膜１６が設けられている。ポリシリコン薄膜８のソース・ドレイン領域８ｃ上における層間絶縁膜１６およびゲート絶縁膜１１にはコンタクトホール１７が設けられている。ポリシリコン薄膜９のソース・ドレイン領域９ｃ上における層間絶縁膜１６およびゲート絶縁膜１１にはコンタクトホール１８が設けられている。ポリシリコン薄膜１０のソース・ドレイン領域１０ｂ上における層間絶縁膜１６およびゲート絶縁膜１１にはコンタクトホール１９が設けられている。
【００１３】
各コンタクトホール１７、１８、１９内およびその各近傍の層間絶縁膜１６の上面の各所定の箇所にはソース・ドレイン電極２０、２１、２２が設けられている。ソース・ドレイン電極２０、２１、２２を含む層間絶縁膜１６の上面には窒化シリコンからなるオーバーコート膜２３が設けられている。オーバーコート膜２３の上面の所定の箇所には画素電極２が設けられている。画素電極２は、オーバーコート膜２３の所定の箇所に設けられたコンタクトホール２４を介してＮＭＯＳ薄膜トランジスタ３の一方のソース・ドレイン電極２０に接続されている。
【００１４】
次に、上記構成の液晶表示素子の製造方法の一例について説明する。まず、図２に示すように、ガラス基板１の上面にプラズマＣＶＤ法により窒化シリコンからなる第１の下地絶縁膜６、酸化シリコンからなる第２の下地絶縁膜７および真性なアモルファスシリコン薄膜３１を連続して成膜する。次に、エキシマレーザを照射することにより、アモルファスシリコン薄膜３１を多結晶化し、真性なポリシリコン薄膜３２とする。次に、ポリシリコン薄膜３２をフォトリソグラフィ法によりパターニングすることにより、図３に示すように、第２の下地絶縁膜７の上面の各所定の箇所にポリシリコン薄膜８、９、１０を形成する。
【００１５】
次に、図４に示すように、ポリシリコン薄膜８、９、１０を含む第２の下地絶縁膜７の上面にプラズマＣＶＤ法により酸化シリコンからなるゲート絶縁膜１１を成膜する。次に、ゲート絶縁膜１１の上面に、塗布法等により形成されたレジスト膜をフォトリソグラフィ法によりパターニングすることにより、第１の不純物注入マスク３３を形成する。この場合、ポリシリコン薄膜８、９のｎ型不純物高濃度領域からなるソース・ドレイン領域８ｃ、９ｃ形成領域に対応する領域における第１の不純物注入マスク３３には開口部３４が形成されている。
【００１６】
この第１の不純物注入マスク３３のポリシリコン薄膜８、９上を覆う部分の幅は、図１におけるｎ型不純物高濃度領域からなるソース・ドレイン領域８ｃ、９ｃに対応するように、ゲート電極１２、１３の幅よりも大きく形成される。次に、第１の不純物注入マスク３３をマスクとしてｎ型不純物を高濃度に注入する。一例として、リンイオンをドーズ量１×１０15〜５×１０15ａｔｍ／ｃｍ2の条件で注入する。この後、第１の不純物注入マスク３３を剥離する。
【００１７】
次に、図５に示すように、各ポリシリコン薄膜８、９、１０のチャネル領域８ａ、９ａ、１０ａ（図１参照）上におけるゲート絶縁膜１１の上面の各所定の箇所に、スパッタ法により成膜されたＡｌ、Ｍｏ、Ｍｏ−Ｗ合金等からなる金属膜をフォトリソグラフィ法によりパターニングすることにより、ゲート電極１２、１３、１４を形成する。この場合、ゲート電極１２および１３の長さは、それぞれ、対応する各ポリシリコン薄膜８、９のｎ型不純物高濃度領域からなるソース・ドレイン領域８ｃ、９ｃの間隔よりも小さく形成する。また、これらのゲート電極１２、１３、１４の形成と同時に、ポリシリコン薄膜８の一方のソース・ドレイン領域８ｃ上におけるゲート絶縁膜１１の上面の所定の箇所に補助容量電極１５を形成する。
【００１８】
次に、ゲート電極１２、１３および補助容量電極１５を含むゲート絶縁膜１１の上面に、塗布法等により形成されたレジスト膜をフォトリソグラフィ法によりパターニングすることにより、第２の不純物注入マスク３５を形成する。この場合、ポリシリコン薄膜１０に対応する領域における第２の不純物注入マスク３５には開口部３６が形成されている。次に、第２の不純物注入マスク３５およびゲート電極１４をマスクとしてｐ型不純物を高濃度に注入する。一例として、ボロンンイオンをドーズ量１×１０15〜５×１０15ａｔｍ／ｃｍ2の条件で注入する。この後、第２の不純物注入マスク３５を剥離する。
【００１９】
次に、図６に示すように、炉アニール処理による活性化を行なう。炉アニール処理による活性化は、窒素雰囲気中において４００℃以上の温度で２時間以上行なう。これにより、ポリシリコン薄膜８、９のｎ型不純物高濃度領域からなるソース・ドレイン領域８ｃ、９ｃおよびポリシリコン薄膜１０のｐ型不純物高濃度領域からなるソース・ドレイン領域１０ｂが活性化される。
【００２０】
次に、図７に示すように、ゲート電極１２、１３、１４および補助容量電極１５を第３の不純物注入マスクとしてｎ型不純物を低濃度に注入する。一例として、リンイオンをドーズ量１×１０13〜３×１０13ａｔｍ／ｃｍ2の条件で注入する。
【００２１】
すると、ポリシリコン薄膜８、９のゲート電極１２、１３下の領域は真性領域からなるチャネル領域８ａ、９ａとなり、その両側はｎ型不純物低濃度領域からなるソース・ドレイン領域８ｂ、９ｂとなり、さらにその両側はｎ型不純物高濃度領域からなるソース・ドレイン領域８ｃ、９ｃとなる。この場合、補助容量電極１５下のポリシリコン薄膜８は、ｎ型不純物が低濃度に注入されないが、そのままｎ型不純物高濃度領域となる。また、ポリシリコン薄膜１０のゲート電極１４下の領域は真性領域からなるチャネル領域１０ａとなり、その両側はｐ型不純物高濃度領域からなるソース・ドレイン領域１０ｂとなる。
【００２２】
この場合、図７に示すように、ポリシリコン薄膜８、９においては、ゲート電極１２、１３をマスクとしてｎ型不純物を低濃度に注入しているので、チャネル領域８ａ、９ａは自己整合的に形成される。また、図５に示すように、ポリシリコン薄膜１０においては、ゲート電極１４をマスクとしてｐ型不純物を高濃度に注入しているので、チャネル領域１０ｂは自己整合的に形成される。
【００２３】
次に、図８に示すように、高圧水蒸気雰囲気中での熱処理による活性化を行なう。高圧水蒸気雰囲気中での熱処理による活性化は、圧力１ＭＰａ以上の高圧水蒸気雰囲気中において３００〜４００℃程度の温度で２時間以上行なう。これにより、ポリシリコン薄膜８、９のｎ型不純物低濃度領域からなるソース・ドレイン領域８ｂ、９ｂが活性化され、同時に、結晶の欠陥修復が行なわれる。また、このとき、ｎ型およびｐ型不純物高濃度領域からなるソース・ドレイン領域８ｃ、９ｃ、１０ｂにおいては、結晶の欠陥修復が行なわれる。
【００２４】
次に、図９に示すように、ゲート電極１２、１３、１４および補助容量電極１５を含むゲート絶縁膜１１の上面にプラズマＣＶＤ法により酸化シリコンからなる層間絶縁膜１６を成膜する。次に、フォトリソグラフィ法により、ポリシリコン薄膜８、９のソース・ドレイン領域８ｃ、９ｃ上における層間絶縁膜１６にコンタクトホール１７、１８を形成するとともに、ポリシリコン薄膜１０のソース・ドレイン領域１０ｂ上における層間絶縁膜１６にコンタクトホール１９を形成する。
【００２５】
次に、図１０に示すように、各コンタクトホール１７、１８、１９およびその各近傍の層間絶縁膜１６の上面の各所定の箇所に、スパッタ法により連続して成膜されたＭｏ膜、Ａｌ−Ｔｉ−Ｎｄ膜およびＩＴＯコンタクト用のＭｏ膜をフォトリソグラフィ法により連続してパターニングすることにより、ソース・ドレイン電極２０、２１、２２を形成する。
【００２６】
次に、図１に示すように、ソース・ドレイン電極２０、２１、２２を含む層間絶縁膜１６の上面にプラズマＣＶＤ法により窒化シリコンからなるオーバーコート膜２３を成膜する。次に、ＮＭＯＳ薄膜トランジスタ３の一方のソース・ドレイン電極８ｃ上におけるオーバーコート膜２３の所定の箇所にフォトリソグラフィ法によりコンタクトホール２４を形成する。次に、オーバーコート膜２３の上面の所定の箇所に、スパッタ法により成膜されたＩＴＯ膜をフォトリソグラフィ法によりパターニングすることにより、画素電極２をコンタクトホール２４を介してＮＭＯＳ薄膜トランジスタ３の一方のソース・ドレイン電極８ｃに接続させて形成する。かくして、図１に示す液晶表示素子が得られる。
【００２７】
ここで、上記実施形態では、図６に示す炉アニール処理により、ポリシリコン薄膜８、９のｎ型不純物高濃度領域からなるソース・ドレイン領域８ｃ、９ｃおよびポリシリコン薄膜１０のｐ型不純物高濃度領域からなるソース・ドレイン領域１０ｂの活性化を行った後、図７に示すように、ゲート電極１２、１３、１４を不純物注入マスクとしてｎ型不純物を低濃度に注入してポリシリコン薄膜８、９のゲート電極１２、１３下のチャネル領域８ａ、９ａの両側にｎ型不純物低濃度領域からなるソース・ドレイン領域８ｂ、９ｂを形成し、次に、図８に示す高圧水蒸気雰囲気中での熱処理により、ポリシリコン薄膜８、９のｎ型不純物低濃度領域からなるソース・ドレイン領域８ｂ、９ｂを活性化しているが、図６に示す炉アニール処理を行わず、ｎ型不純物低濃度領域からなるソース・ドレイン領域８ｂ、９ｂを形成した後、図８に示す高圧水蒸気雰囲気中で熱処理を行い、ポリシリコン薄膜８、９のｎ型不純物低濃度領域からなるソース・ドレイン領域８ｂ、９ｂと共にｎ型不純物高濃度領域からなるソース・ドレイン領域８ｃ、９ｃおよびポリシリコン薄膜１０のｐ型不純物高濃度領域からなるソース・ドレイン領域１０ｂの活性化を行うようにしてもよい。
【００２８】
次に、実験結果について説明する。ＮＭＯＳ薄膜トランジスタ３、４のｎ型不純物低濃度領域からなるソース・ドレイン領域８ｂ、９ｂのシート抵抗と当該領域８ｂ、９ｂへのリンイオン注入量との関係を調べたところ、図１１に示す結果が得られた。この図において、黒三角は、図６に示す工程において、窒素雰囲気中において４５０℃程度の温度で炉アニール処理を行ない、図８に示す工程において、圧力１ＭＰａの高圧水蒸気雰囲気中において３５０℃程度の温度で熱処理を行なった場合である（以下、本発明品１という）。
【００２９】
なお、黒丸は、図６に示す工程において、炉アニール処理を行なわずに、図８に示す工程において、圧力１ＭＰａの高圧水蒸気雰囲気中において３５０℃程度の温度で熱処理を行なった場合である（以下、本発明品２という）。また、比較のために、黒四角は、図６に示す工程において、炉アニール処理を行なわずに、図８に示す工程において、窒素雰囲気中において４５０℃程度の温度で炉アニール処理を行なった場合である（以下、比較品という）。
【００３０】
さて、図１１から明らかなように、黒三角で示す本発明品１のシート抵抗は、黒四角で示す比較品と比較して、リンイオン注入量が１×１０15ａｔｍ／ｃｍ2以下であると小さくなっている。また、黒丸で示す本発明品２のシート抵抗は、黒四角で示す比較品と比較して、リンイオン注入量が１×１０14ａｔｍ／ｃｍ2以下であると小さくなっている。ちなみに、上記実施形態の場合には、リンイオン注入量は１×１０13〜３×１０13ａｔｍ／ｃｍ2であるので、本発明品１、２のシート抵抗は、比較品と比較して、かなり小さくなる。
【００３１】
次に、リンイオン注入量を１×１０13ａｔｍ／ｃｍ2とし、本発明品１および比較品のＶｇ（ゲート電圧）−Ｉｄ（ドレイン電流）特性を調べたところ、図１２に示す結果が得られた。この図において、実線は本発明品１の場合であり、点線は比較品の場合である。図１２から明らかなように、実線で示す本発明品１の場合には、点線で示す比較品と比較して、オン電流が１桁程度改善され、トランジスタ特性が著しく改善されている。また、オン電流が改善されていることから移動度も改善されていることが理解される。ここで、本発明品２については、特に、Ｖｇ−Ｉｄ特性を示さないが、本発明品２のシート抵抗は本発明品１と近似しているので、そのＶｇ−Ｉｄ特性は本発明品１の特性と類似し、比較品より大幅に改善されていることは明らかである。
【００３２】
ところで、図１１に示すように、リンイオン注入量が３×１０13ａｔｍ／ｃｍ2以下の領域においては、シート抵抗は、黒丸で示す本発明品２の方が黒三角で示す本発明品１よりも小さくなっている。したがって、リンイオン注入量が３×１０13ａｔｍ／ｃｍ2以下の領域においては、黒丸で示す本発明品２の方が黒三角で示す本発明品１よりも、トランジスタ特性が改善され、より好ましい。
【００３３】
以上の実験結果をまとめると、図１１において、上記実施形態の如く、リンイオン注入量を１×１０13〜３×１０13ａｔｍ／ｃｍ2とすると、シート抵抗は、黒三角で示す本発明品１および黒丸で示す本発明品２の方が黒四角で示す比較品よりもかなり小さく、トランジスタ特性が著しく改善されていることが確認された。また、図１１において、リンイオン注入量が３×１０13ａｔｍ／ｃｍ2以下の領域においては、黒丸で示す本発明品２の方が黒三角で示す本発明品１よりも、シート抵抗が小さく、より好ましいことが確認された。
【００３４】
さらに、図６に示す工程において、炉アニール処理を行なわずに、図８に示す工程において、窒素雰囲気中において４５０℃程度の温度で炉アニール処理を行ない、次いで圧力１ＭＰａの高圧水蒸気雰囲気中において３５０℃程度の温度で熱処理を行なった場合も、比較品と比較して、トランジスタ特性が著しく改善されていることが確認された。
【００３５】
なお、上記実施形態では、図４および図５に示すように、ｎ型不純物を高濃度に注入し、次いでゲート電極１２、１３、１４等を形成し、次いでｐ型不純物を高濃度に注入しているが、これに限らず、ｐ型不純物を高濃度に注入し、次いでゲート電極１２、１３、１４等を形成し、次いでｎ型不純物を高濃度に注入するようにしてもよい。
【００３６】
また、図３に示すように、ポリシリコン薄膜８、９、１０をパターン形成した後に、ポリシリコン薄膜８、９、１０の表面の残留有機物質を除去するために、酸素プラズマエッチング処理を行なうようにしてもよい。また、図１に示すオーバーコート膜２３を成膜した後に、ポリシリコン薄膜８、９、１０のダングリングボンドを減少させるために、水素化処理を行なうようにしてもよい。
【００３７】
さらに、上記実施形態では、ＮＭＯＳ薄膜トランジスタをＬＤＤ構造とした場合で説明したが、これとは逆にＰＭＯＳ薄膜トランジスタをＬＤＤ構造とする場合にも適用可能である。また、この発明は、アクティブマトリックス型の液晶表示素子に限らず、アクティブマトリックス型の有機ＥＬ（エレクトロルミネセンス）表示素子等の他の素子にも幅広く適用することができる。
【図面の簡単な説明】
【００３８】
【図１】この発明の製造方法により製造された薄膜トランジスタを備えた液晶表示素子の要部の断面図。
【図２】図１に示す液晶表示素子の製造に際し、当初の工程の断面図。
【図３】図２に続く工程の断面図。
【図４】図３に続く工程の断面図。
【図５】図４に続く工程の断面図。
【図６】図５に続く工程の断面図。
【図７】図６に続く工程の断面図。
【図８】図７に続く工程の断面図。
【図９】図８に続く工程の断面図。
【図１０】図９に続く工程の断面図。
【図１１】本発明品１、２および比較品のシート抵抗とリンイオン注入量との関係を示す図。
【図１２】本発明品１および比較品のＶｇ−Ｉｄ特性を示す図。
【符号の説明】
【００３９】
１ガラス基板
２  画素電極
３、４  ＮＭＯＳ薄膜トランジスタ
５  ＰＭＯＳ薄膜トランジスタ
８、９、１０  ポリシリコン薄膜
１１  ゲート絶縁膜
１２、１３、１４  ゲート電極
１６  層間絶縁膜
２０、２１、２２  ソース電極
２３  オーバーコート膜
【図１】
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【図２】
2005072292.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005072292.tif 000009
【図８】
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【図９】
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【図１０】
2005072292.tif 000012
【図１１】
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【図１２】
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