(57)【要約】  【課題】  本発明は、出力段のトランジスタのＯＮ抵抗の影響を低減することができる過電流保護回路を備えた半導体集積回路装置を提供することを目的とする。  【解決手段】  バッファ３より出力される出力電圧が接地電圧に近づいたとき、ＭＯＳトランジスタＴｎ２がＯＦＦとなり、ＭＯＳトランジスタＴｎのゲートに対するクランプが解除される。【選択図】      図２
2005086621.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタによって構成される出力段と、当該出力段のトランジスタの制御電極に入力する電圧を制限するクランプ回路と、を備える半導体集積回路装置において、
前記クランプ回路が、前記出力段からの出力電圧が所定の電圧範囲内であるときＯＦＦとなるスイッチを備え、
該スイッチがＯＮとなるとき、前記クランプ回路により前記トランジスタの制御電極への入力電圧が制限され、
該スイッチがＯＦＦとなるとき、前記トランジスタの制御電極への入力電圧が前記クランプ回路により制限される範囲であるにもかかわらず制限されることなく、前記トランジスタの制御電極に入力されることを特徴とする半導体集積回路装置。
【請求項２】
前記出力段が、
第１電極に第１直流電圧が印加され制御電極が前記出力段の入力とされるとともに第２電極が前記出力段の出力とされる第１トランジスタを備え、
前記クランプ回路が、
第１電極に前記第１直流電圧が印加されるとともに第２電極と制御電極とが接続された第２トランジスタと、
該第２トランジスタの第２電極に一端が接続されたスイッチと、
該スイッチの他端に一端が接続されるとともに他端に前記第１直流電圧と異なる第２直流電圧が印加される定電流源と、
前記第１トランジスタの制御電極と前記スイッチの他端との間に接続されるダイオードと、
を備え、
前記第１トランジスタの第２電極からの出力電圧が所定の電圧よりも前記第１直流電圧に近づいたとき、前記スイッチをＯＦＦとすることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記第１及び第２トランジスタがＮチャネルのＭＯＳトランジスタであることを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
前記第１及び第２トランジスタがＰチャネルのＭＯＳトランジスタであることを特徴とする請求項２に記載の半導体集積回路装置。
【請求項５】
前記出力段が、
第１電極に第２直流電圧が印加され制御電極が前記出力段の入力とされるとともに前記第１トランジスタの第２電極に第２電極が接続されて前記出力段の出力とされる前記第１トランジスタと逆極性の第３トランジスタを、
備えることを特徴とする請求項２〜請求項４に記載の半導体集積回路装置。
【請求項６】
前記出力段が、
第１電極に第１直流電圧が印加され制御電極が前記出力段の入力とされるとともに第２電極が前記出力段の出力とされる第１トランジスタと、
第１電極に前記第１直流電圧と異なる第２直流電圧が印加され制御電極が前記出力段の入力とされるとともに前記第１トランジスタの第２電極に第２電極が接続されて前記出力段の出力とされる前記第１トランジスタと逆極性の第２トランジスタと、
を備え、
前記クランプ回路が、
第１電極に前記第１直流電圧が印加されるとともに第２電極と制御電極とが接続された第３トランジスタと、
該第３トランジスタの第２電極に一端が接続された第１スイッチと、
該第１スイッチの他端に一端が接続されるとともに他端に前記第２直流電圧が印加される第１定電流源と、
前記第１トランジスタの制御電極と前記第１スイッチの他端との間に接続される第１ダイオードと、
第１電極に前記第２直流電圧が印加されるとともに第２電極と制御電極とが接続された第４トランジスタと、
該第４トランジスタの第２電極に一端が接続された第２スイッチと、
該第２スイッチの他端に一端が接続されるとともに他端に前記第１直流電圧が印加される第２定電流源と、
前記第２トランジスタの制御電極と前記第２スイッチの他端との間に接続される第２ダイオードと、
を備え、
前記第１トランジスタの第２電極からの出力電圧が第１の所定の電圧よりも前記第１直流電圧に近づいたとき、前記第１スイッチをＯＦＦとするとともに、前記第２トランジスタの第２電極からの出力電圧が第２の所定の電圧よりも前記第２直流電圧に近づいたとき、前記第２スイッチをＯＦＦとすることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項７】
前記第１及び第３トランジスタがＮチャネルのＭＯＳトランジスタであるとともに、前記第２及び第４トランジスタがＰチャネルのＭＯＳトランジスタであることを特徴とする請求項６に記載の半導体集積回路装置。
【請求項８】
前記スイッチがトランジスタであることを特徴とする請求項１〜請求項７のいずれかに記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力段の入力に対するクランプ回路を備えた半導体集積回路装置に関するもので、特に、電気電子機器の駆動制御を行う制御信号を出力するドライバとして構成される半導体集積回路装置に関する。
【背景技術】
【０００２】
従来より、各種電気電子機器の駆動制御を行うドライバとして構成される演算増幅器を備えた半導体集積回路装置において、演算増幅器の出力段における過電流を防ぐための過電流保護回路が設けられる。従来の技術として、過電流保護回路としてクランプ回路を備え、出力段となるバッファ部を構成するトランジスタに流れる電流を制限する差動増幅回路が提案されている（特許文献１参照）。この差動増幅回路では、アンプ部の出力電圧の上限及び下限が、ダイオードによって構成されるクランプ回路によって制限される。
【０００３】
又、従来の技術として、差動増幅段とレベルシフト段と出力段とを備え、出力段に電圧クランプ回路が備えられた演算増幅器が提案されている（特許文献２参照）。この演算増幅器では、差動増幅段からの出力電圧をレベルシフトさせて出力段に出力するレベルシフト段においてダイオード接続されたＭＯＳトランジスタによるクランプ回路が備えられる。このようにレベルシフト段にクランプ回路を設ける事によって、出力段への出力電圧の振幅制限を施している。
【特許文献１】特開平１１−４６１２０号公報（第４頁、第１図）
【特許文献２】特開２００１−５３５５８号公報（第４頁−第５頁、第４図、第５図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のように、逆極性のトランジスタで構成される最終段となる出力段において、各トランジスタの制御電極にクランプ回路が設けられるとき、各トランジスタの制御電極に与える電圧が制限されるため、トランジスタのＯＮ抵抗が大きくなる。即ち、図８のように、出力段が、ソースに直流電圧ＶＤＤが印加されたＰチャネルのＭＯＳトランジスタＴｐと、ソースが接地されたＮチャネルのＭＯＳトランジスタＴｎとで構成され、ＭＯＳトランジスタＴｐ，Ｔｎのゲートにクランプ回路１０ａ，１０ｂが接続される。
【０００５】
このとき、出力となるＭＯＳトランジスタＴｐ，Ｔｎのドレインの接続ノードに電圧ＶＤＤ又は接地電圧に近い電圧値が現れるとき、ＭＯＳトランジスタＴｐ，Ｔｎのゲート電圧がクランプ回路１０ａ，１０ｂで制限される。よって、ＭＯＳトランジスタＴｐ，ＴｎのＯＮ抵抗が大きくなり、ＭＯＳトランジスタＴｐ，Ｔｎのドレインの接続ノードより出力される電圧のダイナミックレンジが狭くなる。
【０００６】
このような問題を鑑みて、本発明は、出力段のトランジスタのＯＮ抵抗の影響を低減することができる過電流保護回路を備えた半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、請求項１に記載の半導体集積回路装置は、トランジスタによって構成される出力段と、当該出力段のトランジスタの制御電極に入力する電圧を制限するクランプ回路と、を備える半導体集積回路装置において、前記クランプ回路が、前記出力段からの出力電圧が所定の電圧範囲内であるときＯＦＦとなるスイッチを備え、該スイッチがＯＮとなるとき、前記クランプ回路により前記トランジスタの制御電極への入力電圧が制限され、該スイッチがＯＦＦとなるとき、前記トランジスタの制御電極への入力電圧が前記クランプ回路により制限される範囲であるにもかかわらず制限されることなく、前記トランジスタの制御電極に入力されることを特徴とする。
【０００８】
このような半導体集積回路装置において、前記出力段からの出力電圧が所定の電圧範囲外である場合、前記スイッチがＯＮであり、前記トランジスタの制御電極への前記入力電圧が所定値となったとき、前記クランプ回路により前記トランジスタの制御電極への前記入力電圧が制限される。そして、前記出力段からの出力電圧が所定の電圧範囲内である場合、前記スイッチがＯＦＦとなり、前記クランプ回路による前記トランジスタの制御電極への前記入力電圧が制限されることなく、前記トランジスタの制御電極に入力される。
【０００９】
又、請求項２に記載の半導体集積回路装置は、請求項１に記載の半導体集積回路装置において、前記出力段が、第１電極に第１直流電圧が印加され制御電極が前記出力段の入力とされるとともに第２電極が前記出力段の出力とされる第１トランジスタを備え、前記クランプ回路が、第１電極に前記第１直流電圧が印加されるとともに第２電極と制御電極とが接続された第２トランジスタと、該第２トランジスタの第２電極に一端が接続されたスイッチと、該スイッチの他端に一端が接続されるとともに他端に前記第１直流電圧と異なる第２直流電圧が印加される定電流源と、前記第１トランジスタの制御電極と前記スイッチの他端との間に接続されるダイオードと、を備え、前記第１トランジスタの第２電極からの出力電圧が所定の電圧よりも前記第１直流電圧に近づいたとき、前記スイッチをＯＦＦとすることを特徴とする。
【００１０】
このとき、請求項３に記載するように、前記第１及び第２トランジスタをＮチャネルのＭＯＳトランジスタとすると、前記第１直流電圧を前記第２直流電圧よりも低い電圧として、前記所定の電圧よりも低くなったとき、前記スイッチをＯＦＦとする。又、請求項４に記載するように、前記第１及び第２トランジスタをＰチャネルのＭＯＳトランジスタとすると、前記第１直流電圧を前記第２直流電圧よりも高い電圧として、前記所定の電圧よりも高くなったとき、前記スイッチをＯＦＦとする。
【００１１】
更に、請求項５に記載するように、前記出力段が、第１電極に第２直流電圧が印加され制御電極が前記出力段の入力とされるとともに前記第１トランジスタの第２電極に第２電極が接続されて前記出力段の出力とされる前記第１トランジスタと逆極性の第３トランジスタを、備えるようにして、前記出力段がバッファを構成するものとする。
【００１２】
又、請求項６に記載の半導体集積回路装置は、請求項１に記載の半導体集積回路装置において、前記出力段が、第１電極に第１直流電圧が印加され制御電極が前記出力段の入力とされるとともに第２電極が前記出力段の出力とされる第１トランジスタと、第１電極に前記第１直流電圧と異なる第２直流電圧が印加され制御電極が前記出力段の入力とされるとともに前記第１トランジスタの第２電極に第２電極が接続されて前記出力段の出力とされる前記第１トランジスタと逆極性の第２トランジスタと、を備え、前記クランプ回路が、第１電極に前記第１直流電圧が印加されるとともに第２電極と制御電極とが接続された第３トランジスタと、該第３トランジスタの第２電極に一端が接続された第１スイッチと、該第１スイッチの他端に一端が接続されるとともに他端に前記第２直流電圧が印加される第１定電流源と、前記第１トランジスタの制御電極と前記第１スイッチの他端との間に接続される第１ダイオードと、第１電極に前記第２直流電圧が印加されるとともに第２電極と制御電極とが接続された第４トランジスタと、該第４トランジスタの第２電極に一端が接続された第２スイッチと、該第２スイッチの他端に一端が接続されるとともに他端に前記第１直流電圧が印加される第２定電流源と、前記第２トランジスタの制御電極と前記第２スイッチの他端との間に接続される第２ダイオードと、を備え、前記第１トランジスタの第２電極からの出力電圧が第１の所定の電圧よりも前記第１直流電圧に近づいたとき、前記第１スイッチをＯＦＦとするとともに、前記第２トランジスタの第２電極からの出力電圧が第２の所定の電圧よりも前記第２直流電圧に近づいたとき、前記第２スイッチをＯＦＦとすることを特徴とする。
【００１３】
このとき、請求項７に記載するように、前記第１及び第３トランジスタをＮチャネルのＭＯＳトランジスタとするとともに、前記第２及び第４トランジスタをＰチャネルのＭＯＳトランジスタとする。そして、前記第１直流電圧を前記第２直流電圧よりも低い電圧とするとともに、前記第１の所定の電圧を前記第２の所定の電圧よりも低い電圧とする。このようにすることで、前記第１の所定の電圧よりも低くなったとき、前記第１スイッチをＯＦＦとするとともに、前記第２の所定の電圧よりも高くなったとき、前記第２スイッチをＯＦＦとする。
【００１４】
更に、請求項８に記載するように、前記スイッチをトランジスタとする。このとき、請求項３に記載の半導体集積回路装置において、前記スイッチをＮチャネルのＭＯＳトランジスタとし、請求項４に記載の半導体集積回路装置において、前記スイッチをＰチャネルのＭＯＳトランジスタとする。又、請求項７に記載の半導体集積回路装置においては、前記第１スイッチをＮチャネルのＭＯＳトランジスタとするとともに、前記第２スイッチをＰチャネルのＭＯＳトランジスタとする。
【発明の効果】
【００１５】
本発明によると、出力段からの出力電圧が所定の電圧範囲内である場合、クランプ回路がＯＦＦとされるため、出力段内のトランジスタの制御電極への入力電圧がクランプ回路により制限される範囲であるにもかかわらず制限されることなく、トランジスタの制御電極に入力される。よって、トランジスタへの入力電圧がクランプ回路によって制限されるときに比べて、トランジスタのＯＮ抵抗を低減させることができ、出力段の出力電圧への影響を抑制することができる。又、出力段のトランジスタを流れる電流値が所定値以上となったとき、トランジスタのＯＮ抵抗による電圧が大きくなり、出力段からの出力電圧が所定の電圧範囲外となり、クランプ回路をＯＮとすることができる。以上より、クランプ回路によって出力段のトランジスタを流れる電流値を制限する過電流保護回路を構成するとともに、出力段の出力のダイナミックレンジを広くすることができる。
【発明を実施するための最良の形態】
【００１６】
＜第１の実施形態＞
本発明の第１の実施形態について、以下に図面を参照して説明する。図１は、本実施形態及び他の実施形態で共通となるドライバのブロック構成を示すブロック図である。又、図２は、本実施形態のドライバにおけるバッファ及びクランプ回路の構成を示す回路図である。又、本実施形態のドライバは、１つの半導体集積回路装置に設けられる。
【００１７】
図１のドライバは、外部から入力される電気電子機器を制御するための値となるデジタル信号を電圧値で表されるアナログ信号に変換して出力するメインドライバ１と、メインドライバ１からの出力電圧が正相入力されるアンプ２と、アンプ２で増幅された電圧が入力されるバッファ３と、バッファ３を流れる電流を制限するための過電流保護を目的として動作するクランプ回路４と、を備える。
【００１８】
又、図１のドライバにおいて、バッファ３からの出力が電気電子機器を制御する制御信号として出力されるとともに、アンプ２へ逆相入力され、アンプ２及びバッファ３は負帰還回路として動作する。又、クランプ回路４は、アンプ２から出力されてバッファ３に入力される電圧値を制限することによって、バッファ３の過電流保護を行うとともに、バッファ３からの出力の電圧値を検出して、ＯＮ／ＯＦＦが切り替わる。更に、アンプ２は２出力であり、バッファ３を構成する後述の２つのＭＯＳトランジスタＴｐ，Ｔｎのゲートに入力される。
【００１９】
このように構成されるドライバは、外部から入力されるデジタル信号の値に応じた電圧値がメインドライバ１より出力されるとともに、アンプ２及びバッファ３によって増幅されて外部に制御信号として出力され、この制御信号によって外部の電気電子機器が駆動される。このとき、アンプ２からの出力電圧は、クランプ回路４を介してバッファ３に入力される。以下に、このような構成のドライバにおけるバッファ３及びクランプ４の詳細な構成及び動作について、図２に基づいて説明する。
【００２０】
バッファ３は、アンプ２からの一方の出力がゲートに入力されるとともにソースに電源電圧ＶＤＤが印加されるＰチャネルのＭＯＳトランジスタＴｐと、アンプ２からの他方の出力がゲートに入力されるとともにソースが接地されるＮチャネルのＭＯＳトランジスタＴｎとを備え、ＭＯＳトランジスタＴｐ，Ｔｎのドレインの接続ノードが出力となる。
【００２１】
又、クランプ回路４ａ（図１のクランプ回路４に相当）は、ソースに電源電圧ＶＤＤが印加されるとともにドレインとゲートが接続されたＰチャネルのＭＯＳトランジスタＴｐ１と、カソードがＭＯＳトランジスタＴｐのゲートに接続されたダイオードＤｐと、ＭＯＳトランジスタＴｐ１のドレインとダイオードＤｐのアノードとの接続ノードに一端が接続されるとともに他端が接地された定電流源Ｉｐと、ソースが接地されるとともにドレインとゲートが接続されたＮチャネルのＭＯＳトランジスタＴｎ１と、ＭＯＳトランジスタＴｎ１のドレインにソースが接続されるとともにＭＯＳトランジスタＴｐ，Ｔｎのドレインの接続ノードにゲートが接続されたＮチャネルのＭＯＳトランジスタＴｎ２と、アノードがＭＯＳトランジスタＴｎのゲートに接続されたダイオードＤｎと、ＭＯＳトランジスタＴｎ２のドレインとダイオードＤｎのカソードとの接続ノードに一端が接続されるとともに他端に電源電圧ＶＤＤが印加された定電流源Ｉｎと、を備える。
【００２２】
このように、バッファ３及びクランプ回路４ａが構成されるとき、ＭＯＳトランジスタＴｐ１によるＯＮ抵抗とダイオードＤｐの閾値電圧と定電流源Ｉｐの電流値によって決定される電圧により、バッファ３内のＭＯＳトランジスタＴｐのゲートに与えられる電圧値の下限が設定される。よって、ＭＯＳトランジスタＴｐを流れる電流値が、ＭＯＳトランジスタＴｐ１及びダイオードＤｐ及び定電流源Ｉｐにより制限される。又、ＭＯＳトランジスタＴｎ１によるＯＮ抵抗とダイオードＤｎの閾値電圧と定電流源Ｉｎの電流値によって決定される電圧により、バッファ３内のＭＯＳトランジスタＴｎのゲートに与えられる電圧値の上限が設定される。よって、ＭＯＳトランジスタＴｎを流れる電流値が、ＭＯＳトランジスタＴｎ１及びダイオードＤｎ及び定電流源Ｉｎにより制限される。
【００２３】
又、ＭＯＳトランジスタＴｎを流れる電流を制限するＭＯＳトランジスタＴｎ１及びダイオードＤｎ及び定電流源Ｉｎによるクランプ回路には、バッファ３からの出力電圧値に応じてＯＮ／ＯＦＦするＭＯＳトランジスタＴｎ２が設けられている。よって、バッファ３の出力電圧値が所定値より低くなったとき、ＭＯＳトランジスタＴｎ２がＯＦＦとなって、ＭＯＳトランジスタＴｎ１及びダイオードＤｎ及び定電流源Ｉｎによるクランプ回路が動作しない状態となる。よって、バッファ３のＭＯＳトランジスタＴｎのゲートにアンプ２から与えられる出力電圧値がクランプ回路４ａによって制限されることがなくなる。そのため、クランプ回路４ａによって制限される電圧値よりも高い値の電圧をＭＯＳトランジスタＴｎのゲートに与えることができるため、ＭＯＳトランジスタＴｎのＯＮ抵抗を低減することができる。
【００２４】
即ち、メインドライバ１から与えられる電圧Ｖｉｎと、ＭＯＳトランジスタＴｎ，Ｔｐのゲート電圧Ｖｇｎ，Ｖｇｐ及びバッファ３からの出力電圧Ｖｏｕｔとの関係が、図３のように表される。尚、ＭＯＳトランジスタＴｐ１，Ｔｎ２のドレインに発生する電圧をＶｐ、Ｖｎとし、ダイオードＤｐ，Ｄｎの閾値電圧をＶｄとし、ＭＯＳトランジスタＴｎ２のＯＮ／ＯＦＦを切り換えるバッファ３からの出力電圧値をＶｔｈａとする。
【００２５】
つまり、メインドライバ１からの電圧Ｖｉｎを０から徐々に高く変化させるとき、アンプ２からＭＯＳトランジスタＴｐのゲートに出力される電圧がクランプ回路４ａのＭＯＳトランジスタＴｐ１及びダイオードＤｐによる電圧Ｖｐ−Ｖｄを超えると、ダイオードＤｐがＯＦＦとなる。そのため、ＭＯＳトランジスタＴｐのゲートに対するクランプが解除され、図３（ｂ）のように、電圧値Ｖｐ−Ｖｄで一定であったＭＯＳトランジスタＴｐのゲート電圧Ｖｇｐが増加する。又、このとき、図３（ａ）のように、ＭＯＳトランジスタＴｎのゲート電圧Ｖｇｎは、クランプ回路４ａのＭＯＳトランジスタＴｎ１，Ｔｎ２及びダイオードＤｎによる電圧Ｖｎ＋Ｖｄより低いのでクランプがかかることなく、メインドライバ１からの電圧Ｖｉｎの増加に応じて増加する。
【００２６】
よって、ＭＯＳトランジスタＴｐ，Ｔｎのドレインの接続ノードによるバッファ３の出力電圧Ｖｏｕｔは、図３（ｃ）のように、メインドライバ１からの電圧Ｖｉｎの増加に応じて、最大値となるＶｍａｘ１から徐々に減少する。又、このとき、バッファ３からの出力電圧Ｖｏｕｔが電圧値Ｖｔｈａより高いので、ＭＯＳトランジスタＴｎ２はＯＮである。
【００２７】
そして、メインドライバ１からの電圧Ｖｉｎが更に高くなると、アンプ２からＭＯＳトランジスタＴｎのゲートに出力される電圧がＭＯＳトランジスタＴｎ１，Ｔｎ２及びダイオードＤｎによる電圧Ｖｎ＋Ｖｄを超える。よって、バッファ３の出力電圧は電圧値Ｖｔｈａよりも高いためＭＯＳトランジスタＴｎ２がＯＮであることから、ダイオードＤｎがＯＮとなり、ＭＯＳトランジスタＴｎのゲートに対するクランプがかかる。そのため、図３（ａ）のように、ＭＯＳトランジスタＴｎのゲート電圧Ｖｇｎが一定の電圧値Ｖｎ＋Ｖｄとなる。又、このとき、図３（ｂ）のように、ＭＯＳトランジスタＴｐのゲート電圧はメインドライバ１からの電圧Ｖｉｎの増加に応じて増加する。
【００２８】
よって、ＭＯＳトランジスタＴｐ，Ｔｎのドレインの接続ノードによるバッファ３の出力電圧Ｖｏｕｔは、図３（ｃ）のように、メインドライバ１からの電圧Ｖｉｎの増加に応じて、徐々に減少する。そして、メインドライバ１からの電圧Ｖｉｎが更に高くなり、バッファ３の出力電圧Ｖｏｕｔが電圧値Ｖｔｈａよりも低くなると、ＭＯＳトランジスタＴｎ２がＯＦＦとなる。よって、ＭＯＳトランジスタＴｎ１に電流が流れないため、ＭＯＳトランジスタＴｎのゲートに対するクランプが解除され、図３（ａ）のように、ＭＯＳトランジスタＴｎのゲート電圧はメインドライバ１からの電圧Ｖｉｎの増加に応じて増加する。又、このとき、図３（ｂ）のように、ＭＯＳトランジスタＴｐのゲート電圧はメインドライバ１からの電圧Ｖｉｎの増加に応じて増加する。
【００２９】
よって、ＭＯＳトランジスタＴｐ，Ｔｎのドレインの接続ノードによるバッファ３の出力電圧Ｖｏｕｔは、図３（ｃ）のように、メインドライバ１からの電圧Ｖｉｎの増加に応じて更に減少する。このとき、ＭＯＳトランジスタＴｎのゲートに対するクランプを解除することで、ＭＯＳトランジスタＴｎのゲート電圧を更に高い値とすることができるため、クランプをかけた状態よりもＭＯＳトランジスタＴｎのＯＮ抵抗を低くすることができる。そのため、従来におけるバッファ３の出力電圧Ｖｏｕｔの最小値Ｖｍｉｎ１よりも更に低い値となるＶｍｉｎ２を最小値とすることができる。
【００３０】
又、このように、ＭＯＳトランジスタＴｎ２をＯＦＦとして、ＭＯＳトランジスタＴｎのゲートへのクランプを解除した状態で動作している場合において、規定よりも大きい電流がＭＯＳトランジスタＴｎに流れたとき、ＭＯＳトランジスタＴｎのＯＮ抵抗によりバッファ３の出力電圧Ｖｏｕｔが電圧値Ｖｔｈａよりも高くなる。よって、ＭＯＳトランジスタＴｎ２がＯＮとなり、ＭＯＳトランジスタＴｎへのクランプが再びかかることにより、ＭＯＳトランジスタＴｎのゲート電圧Ｖｇｎを制限し、ＭＯＳトランジスタＴｎを流れる電流を制限することができる。
【００３１】
＜第２の実施形態＞
本発明の第１の実施形態について、以下に図面を参照して説明する。図４は、本実施形態のドライバにおけるバッファ及びクランプ回路の構成を示す回路図である。又、本実施形態のドライバは、第１の実施形態と同様、図１のようなブロック構成であるとともに、１つの半導体集積回路装置に設けられる。尚、図４の構成において、図２に示された素子と同一の素子については、同一の符号を付すとともにその詳細な説明については省略する。
【００３２】
本実施形態のドライバにおけるバッファ３は、図４のように、第１の実施形態と同様、ＭＯＳトランジスタＴｐ及びＮチャネルのＭＯＳトランジスタＴｎによって構成される。又、クランプ回路４ｂ（図１のクランプ回路４に相当）は、第１の実施形態のクランプ回路４ａと異なり、ＭＯＳトランジスタＴｐ１のドレインにソースが接続されるとともにダイオードＤｐのアノードにドレインが接続されたＰチャネルのＭＯＳトランジスタＴｐ２が付加されるとともに、ＭＯＳトランジスタＴｎ２が省かれてＭＯＳトランジスタＴｎ１のドレインにダイオードＤｎのカソードが接続された構成とされる。又、ＭＯＳトランジスタＴｐ２のゲートにＭＯＳトランジスタＴｐ，Ｔｎのドレインの接続ノードが接続され、バッファ３からの出力電圧によりＭＯＳトランジスタＴｐ２がＯＮ／ＯＦＦする。
【００３３】
このようにクランプ回路４ｂが構成されるとき、メインドライバ１から与えられる電圧Ｖｉｎと、ＭＯＳトランジスタＴｎ，Ｔｐのゲート電圧Ｖｇｎ，Ｖｇｐ及びバッファ３からの出力電圧Ｖｏｕｔとの関係が、第１の実施形態と異なり、図５のように表される。尚、ＭＯＳトランジスタＴｐ２，Ｔｎ１のドレインに発生する電圧をＶｐ、Ｖｎとし、ダイオードＤｐ，Ｄｎの閾値電圧をＶｄとし、ＭＯＳトランジスタＴｐ２のＯＮ／ＯＦＦを切り換えるバッファ３からの出力電圧値をＶｔｈｂとする。
【００３４】
即ち、メインドライバ１からの電圧Ｖｉｎを最大値から徐々に低く変化させるとき、アンプ２からＭＯＳトランジスタＴｎのゲートに出力される電圧がＭＯＳトランジスタＴｎ１及びダイオードＤｎによる電圧Ｖｎ＋Ｖｄより低くなると、ダイオードＤｎがＯＦＦとなり、図５（ａ）のように、電圧値Ｖｎ＋Ｖｄで一定であったＭＯＳトランジスタＴｎのゲート電圧Ｖｇｎが減少する。又、このとき、図５（ｂ）のように、ＭＯＳトランジスタＴｐのゲート電圧Ｖｇｐは、ＭＯＳトランジスタＴｐ１，Ｔｐ２及びダイオードＤｐによる電圧Ｖｐ−Ｖｄより高いのでクランプがかかることなく、メインドライバ１からの電圧Ｖｉｎの減少に応じて減少する。よって、バッファ３の出力電圧Ｖｏｕｔは、図５（ｃ）のように、メインドライバ１からの電圧Ｖｉｎの減少に応じて、最小値となるＶｍｉｎ１から徐々に増加する。又、このとき、バッファ３からの出力電圧Ｖｏｕｔが電圧値Ｖｔｈｂより低いので、ＭＯＳトランジスタＴｐ２はＯＮである。
【００３５】
そして、メインドライバ１からの電圧Ｖｉｎが更に高くなると、アンプ２からＭＯＳトランジスタＴｐのゲートに出力される電圧が電圧Ｖｐ−Ｖｄより低くなる。よって、バッファ３の出力電圧は電圧値Ｖｔｈｂよりも低いためＭＯＳトランジスタＴｐ２がＯＮであることから、ダイオードＤｐがＯＮとなり、ＭＯＳトランジスタＴｐのゲートに対するクランプがかかる。そのため、図５（ｂ）のように、ＭＯＳトランジスタＴｐのゲート電圧Ｖｇｐが一定の電圧値Ｖｐ−Ｖｄとなる。又、このとき、図５（ａ）のように、ＭＯＳトランジスタＴｎのゲート電圧はメインドライバ１からの電圧Ｖｉｎの減少に応じて減少する。よって、バッファ３の出力電圧Ｖｏｕｔは、図５（ｃ）のように、メインドライバ１からの電圧Ｖｉｎの減少に応じて、徐々に増加する。
【００３６】
そして、メインドライバ１からの電圧Ｖｉｎが更に低くなり、バッファ３の出力電圧Ｖｏｕｔが電圧値Ｖｔｈｂよりも高くなると、ＭＯＳトランジスタＴｐ２がＯＦＦとなる。よって、ＭＯＳトランジスタＴｐ１に電流が流れないため、ＭＯＳトランジスタＴｐのゲートに対するクランプが解除され、図５（ｂ）のように、ＭＯＳトランジスタＴｐのゲート電圧はメインドライバ１からの電圧Ｖｉｎの減少に応じて減少する。又、このとき、図５（ａ）のように、ＭＯＳトランジスタＴｎのゲート電圧はメインドライバ１からの電圧Ｖｉｎの減少に応じて減少する。よって、バッファ３の出力電圧Ｖｏｕｔは、図５（ｃ）のように、メインドライバ１からの電圧Ｖｉｎの減少に応じて更に増加する。
【００３７】
このとき、ＭＯＳトランジスタＴｐのゲートに対するクランプを解除することで、ＭＯＳトランジスタＴｐのゲート電圧を更に低い値とすることができるため、クランプをかけた状態よりもＭＯＳトランジスタＴｐのＯＮ抵抗を低くすることができる。そのため、第１の実施形態におけるバッファ３の出力電圧Ｖｏｕｔの最小値Ｖｍａｘ１よりも更に高い値となるＶｍａｘ２を最大値とすることができる。
【００３８】
又、このように、ＭＯＳトランジスタＴｐ２をＯＦＦとして、ＭＯＳトランジスタＴｐのゲートへのクランプを解除した状態で動作している場合において、規定よりも大きい電流がＭＯＳトランジスタＴｐに流れたとき、ＭＯＳトランジスタＴｐのＯＮ抵抗によりバッファ３の出力電圧Ｖｏｕｔが電圧値Ｖｔｈｂよりも低くなる。よって、ＭＯＳトランジスタＴｐ２がＯＮとなり、ＭＯＳトランジスタＴｐへのクランプが再びかかることにより、ＭＯＳトランジスタＴｐのゲート電圧Ｖｇｐを制限し、ＭＯＳトランジスタＴｐを流れる電流を制限することができる。
【００３９】
＜第３の実施形態＞
本発明の第１の実施形態について、以下に図面を参照して説明する。図６は、本実施形態のドライバにおけるバッファ及びクランプ回路の構成を示す回路図である。又、本実施形態のドライバは、第１の実施形態と同様、図１のようなブロック構成であるとともに、１つの半導体集積回路装置に設けられる。尚、図６の構成において、図２又は図４に示された素子と同一の素子については、同一の符号を付すとともにその詳細な説明については省略する。
【００４０】
本実施形態のドライバにおけるクランプ回路４ｃ（図１のクランプ回路４に相当）は、第１の実施形態のクランプ回路４ａにおけるＭＯＳトランジスタＴｎ１，Ｔｎ２及びダイオードＤｎ及び定電流源Ｉｎと、第２の実施形態のクランプ回路４ｂにおけるＭＯＳトランジスタＴｐ１，Ｔｐ２及びダイオードＤｐ及び定電流源Ｉｐと、によって構成される。よって、バッファ３内のＭＯＳトランジスタＴｎに対して設けられるＭＯＳトランジスタＴｎ１，Ｔｎ２及びダイオードＤｎ及び定電流源Ｉｎが、第１の実施形態で説明した動作を行い、又、バッファ３内のＭＯＳトランジスタＴｐに対して設けられるＭＯＳトランジスタＴｐ１，Ｔｐ２及びダイオードＤｐ及び定電流源Ｉｐが、第２の実施形態で説明した動作を行う。
【００４１】
このようにすることで、ＭＯＳトランジスタＴｎのゲート電圧が電圧値Ｖｎ＋Ｖｄより高く、且つ、バッファ３からの出力電圧Ｖｏｕｔが電圧値Ｖｔｈａよりも高いときは、ダイオードＤｎ及びＭＯＳトランジスタＴｎ２がＯＮであるため、ＭＯＳトランジスタＴｎのクランプがかかる。又、ＭＯＳトランジスタＴｐのゲート電圧が電圧値Ｖｐ−Ｖｄより低く、且つ、バッファ３からの出力電圧Ｖｏｕｔが電圧値Ｖｔｈｂよりも低いときは、ダイオードＤｐ及びＭＯＳトランジスタＴｐ２がＯＮであるため、ＭＯＳトランジスタＴｐのクランプがかかる。
【００４２】
よって、バッファ回路３からの出力電圧Ｖｏｕｔが電圧値Ｖｔｈａより低いときには、ＭＯＳトランジスタＴｎのＯＮ抵抗を低減し、バッファ回路３からの出力電圧Ｖｏｕｔが電圧値Ｖｔｈｂより高いときに、ＭＯＳトランジスタＴｐのＯＮ抵抗を低減することができる。そのため、バッファ回路３からの出力電圧Ｖｏｕｔのダイナミックレンジを、図７のように、Ｖｍｉｎ２〜Ｖｍａｘ２とすることができる。
【産業上の利用可能性】
【００４３】
本発明のクロック入出力装置は、各種電気電子機器を駆動制御するドライバを構成する半導体集積回路装置に適用することが可能である。
【図面の簡単な説明】
【００４４】
【図１】は、本発明のドライバを構成する半導体集積回路装置の内部構成を示すブロック図である。
【図２】は、第１の実施形態のドライバにおけるクランプ回路とバッファの構成を示す回路図である。
【図３】は、図２のクランプ回路とバッファの動作を説明するための図である。
【図４】は、第２の実施形態のドライバにおけるクランプ回路とバッファの構成を示す回路図である。
【図５】は、図４のクランプ回路とバッファの動作を説明するための図である。
【図６】は、第３の実施形態のドライバにおけるクランプ回路とバッファの構成を示す回路図である。
【図７】は、第３の実施形態のドライバにおける入出力電圧の関係を示す図である。
【図８】は、従来の半導体集積回路装置におけるクランプ回路とバッファの構成を示すブロック回路図である。
【符号の説明】
【００４５】
１    メインドライバ
２    アンプ
３    バッファ
４，４ａ〜４ｃ    クランプ回路
Ｔｐ，Ｔｎ，Ｔｐ１，Ｔｐ２，Ｔｎ１，Ｔｎ２    ＭＯＳトランジスタ
Ｄｐ，Ｄｎ    ダイオード
Ｉｐ，Ｉｎ    定電流源
【図１】
2005086621.tif 000003
【図２】
2005086621.tif 000004
【図３】
2005086621.tif 000005
【図４】
2005086621.tif 000006
【図５】
2005086621.tif 000007
【図６】
2005086621.tif 000008
【図７】
2005086621.tif 000009
【図８】
2005086621.tif 000010