(57)【要約】【課題】ＦＮトンネルによる電子注入よりも低電圧で動作させることができる基板ホットエレクトロン注入を用い、且つ信頼性の高い消去動作を実行することのできる不揮発性半導体記憶装置の消去方法を提供する。【解決手段】ボトムｎウェル１１に−１Ｖ程度の電圧を印加し、ｐウェル１２を０Ｖとし、ソース，ドレイン１３，１４に３．３Ｖの電圧を印加する。これにより、基板ホットエレクトロンの加速電圧は４．３Ｖとなる。そして、ゲート電極１８に８Ｖを印加する。これにより、電荷トラップ層１６への引き込み電圧は４．７Ｖとなる。このように、引き込み電圧を加速電圧よりも高くすることにより、基板ホットエレクトロン注入であっても、信頼性の高い消去動作が可能になる。【選択図】  図６
2005064217.tif 000002
【特許請求の範囲】
【請求項１】
ｐ型ウェル表面に所定間隔を開けて形成された一対のｎ型拡散層領域と、この一対のｎ型拡散層領域に挟まれたチャネル領域の上方にトンネル酸化膜を介して形成された不導体の電荷トラップ層と、前記電荷トラップ層の上方に絶縁膜を介して形成されたゲート電極とを含のメモリセルに対して、
前記電荷トラップ層に正電荷をトラップすることよってプログラムを行うとともに、基板ホットエレクトロン注入によって負電荷を注入することにより消去を行う方法であって、
前記基板ホットエレクトロン注入時に、前記ゲート電極と前記一対のｎ型拡散層領域との電位差を、前記一対のｎ型拡散層領域と前記ｐ型ウェル内またはｐ型ウェルに隣接して形成されたｎ型エミッタ電極との電位差よりも大きく設定したことを特徴とする不揮発性半導体記憶装置の消去方法。
【請求項２】
前記エミッタ電極として前記ｐ型ウェルの周囲および底部に形成されたボトムｎ型ウェルを用いたことを特徴とする請求項１に記載の不揮発性半導体記憶装置の消去方法。
【請求項３】
前記エミッタ電極として用いるボトムｎ型ウェルの電位を接地電位としたことを特徴とする請求項２に記載の不揮発性半導体記憶装置の消去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体記憶装置に書き込まれたビットデータを消去する消去方法に関する。
【背景技術】
【０００２】
近年、従来のフラッシュメモリのフローティングゲートに代えて電導性の低い窒化膜等の電荷トラップ層を形成し、この電荷トラップ層のソース側およびドレイン側に別々に電荷を注入することによって、１つのメモリセルに２ビットの情報を記録可能にした不揮発性半導体メモリが提案されている（たとえば特許文献１）。
【０００３】
すなわち、この不揮発性半導体メモリは、ソース／ドレイン間に電圧を印加したときにこれが導通するか否かに影響を与えるのは、チャネル領域のうち電子放出（ソース）側の一部領域であることに着目し、電荷トラップ層のソース側領域に電荷を注入することによって、１ビットを記憶する。また、電極を逆に接続すればドレインが電子放出側になるため、電荷トラップ層のドレイン側領域に電荷を注入することによって、ドレインを接地してソースに負電圧（Ｖｄｒ）を印加する逆向きの接続で読み出される１ビットを記憶する。このように、電荷トラップ層の両側の一部領域に別々に電荷を注入し、読出時には、印加する電圧の方向を逆転させて、すなわちチャンネル領域を挟んで対向する２つの領域におけるソース／ドレインとしての役割を逆転させて電荷トラップ層の両側に蓄積された電荷を別々に読み出すことにより、２ビットの情報の記録・読み出しを可能としている。
【０００４】
図２３を参照しながら、この不揮発性半導体メモリの構成及びデータの書き込み／読み出しの動作について簡単に説明する。同図に示すように、不揮発性半導体メモリ（メモリセル）１００は、ｐ型シリコン半導体基板１０１の表面領域に形成されたソース／ドレインとして機能する１対のｎ型領域１０２，１０３と、当該ｎ型領域１０２，１０３間のチャネル領域上に形成されたトンネル酸化膜１０４、電荷トラップ層１０５、シリコン酸化膜１０６およびゲート電極１０７を有している。ここで、電荷トラップ層１０５はシリコン窒化膜で構成されている。
【０００５】
この不揮発性半導体メモリ１００は、電荷トラップ層１０５の両端部の左右のプログラム領域１０８、１０９にそれぞれ独立して電子をトラップし、これら左右のプログラム領域１０８、１０９にそれぞれ電荷が注入されているか否か（プログラム／イレース）により、それぞれ１ビット、合計２ビットのデータを記録することが可能である。電荷の注入（プログラム）は、トンネル酸化膜１０４を介して電荷トラップ層１０５に電荷が注入されることによって行われる。電荷の注入はチャネルホットエレクトロン（ＣＨＥ）によって行われる。
【０００６】
たとえば、右のプログラム領域１０９をプログラムする場合には、ソースを０Ｖ、ドレインを５Ｖ程度としてソース／ドレイン間に電位差を生じさせ、ゲート１０７に高電圧（１０Ｖ程度）を印加してソース／ドレイン間にチャネル１１０を形成する。ここで、形成されたチャネル１１０の範囲ｌ1 は同電位であり電界は生じない。チャネル１１０が形成されていない範囲ｌ２ではソース／ドレイン間の電位差に起因して電界が生じるため、この範囲ｌ２においてチャネルホットエレクトロン（ＣＨＥ）が発生し、右のプログラム領域１０９に電子がトラップされる。
【０００７】
右のプログラム領域１０９のビットデータを読み出す場合には、ゲート１０７に読出電圧Ｖｇreadを印加するとともに、プログラムの場合と逆方向の電圧Ｖｄreadをソース／ドレイン間に印加する。なお、このときの電圧絶対値はプログラム時に比べて低く、Ｖｄread＝１．５Ｖ，Ｖｇread＝３Ｖ程度である。このとき、右のプログラム領域１０９に電子がトラップされている場合には、この電荷によるしきい値の上昇によりプログラム領域１０９の下層でチャネルが形成されず、ソース／ドレイン間がオンしない。一方、プログラム領域１０９に電子がトラップされていない場合にはソース／ドレイン間にチャネルが形成されてオンする。このように、プログラム領域１０９側のｎ型領域をソースとし、対向するｎ型領域をドレインとして用いることにより、プログラム領域１０９のビットを読み出すことができる。
【０００８】
なお、プログラム領域１０９に電子がトラップされていても、プログラム時と同じ方向に電圧を印加した場合には、ドレイン近傍の１０９領域下の空乏化によりソース／ドレイン間がオンするため、この方向の読み出し動作にプログラム領域１０９の電荷トラップの有無は影響を与えない。
【０００９】
左側のプログラム領域１０８へのプログラムおよびビットデータの読み出しも上記と逆の手法で同様に行うことができ、上述したように、左右のプログラム領域への電荷の注入はそれぞれ独立して行うことができ、且つ、左右いずれか一方のプログラム領域に対する読み出し動作時に他方のプログラム領域の電荷トラップの有無は影響を与えないため、この１つのメモリセル内の左右のプログラム領域にそれぞれ１ビットずつのデータを記録・読み出しすることができる。
【００１０】
上記のようにプログラム領域１０９に電子（負電荷）を注入してプログラムする方式の場合、電子を引き抜くことによって消去（イレーズ）を行う。メモリの消去は、セル毎に行うのではなく、チップ全体またはブロック（一般的には５１２ビット）単位で行うようになっているが、各メモリセルの特性にバラツキがあるため、同時に消去処理をした場合、電荷消去の進行にそれぞれバラツキが生じる。電荷蓄積層から負電荷を引き抜くとしきい値電圧が低下するが、バラツキにより負電荷の消去が行き過ぎて正電荷がチャージされデプレッション化してしまうメモリセルが発生してしまう（オーバーイレーズ）という問題点があった。
【００１１】
この問題点に対応するため、また、書き込みおよび消去の信頼性を向上するため、電荷蓄積層にホール（正電荷）を注入してプログラムし、電子（負電荷）を注入して消去するようにした不揮発性半導体メモリセルが提案されている（非特許文献１）。
【特許文献１】米国特許第５７６８１９２号公報
【非特許文献１】０−７８０３−７４６３−Ｘ／０２／＄１７．００（Ｃ）２００２ＩＥＥＥ
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上記非特許文献によれば、消去動作として基板ホットエレクトロン注入を用いるとデータ保持特性の信頼度が低いため、ＦＮ(Fowler Nordheim）トンネルによる電子の注入で消去を行うことが提案されている。しかしながら、ＦＮトンネルによる電子注入動作には、高い電圧（上記非特許文献１では＋１２Ｖ）が必要であり、このような高い電圧を取り扱うトランジスタには厚いゲート酸化膜を必要とし、そのためにトランジスタ自身の性能は劣ったものとなる。また外部から供給される電源電圧（例えば＋３．３Ｖ）からこのような高電圧を発生させるための昇圧回路で消費される電力が大きくなってしまうという問題点があった。
【００１３】
この発明は、ＦＮトンネルによる電子注入よりも低電圧で動作させることができる基板ホットエレクトロン注入を用い、且つ信頼性の高い消去動作を実行することのできる不揮発性半導体記憶装置の消去方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
この発明は、ｐ型ウェル表面に所定間隔を開けて形成された一対のｎ型拡散層領域と、この一対のｎ型拡散層領域に挟まれたチャネル領域の上方にトンネル酸化膜を介して形成された不導体の電荷トラップ層と、前記電荷トラップ層の上方に絶縁膜を介して形成されたゲート電極とを含のメモリセルに対して、
前記電荷トラップ層に正電荷をトラップすることよってプログラムを行うとともに、基板ホットエレクトロン注入によって負電荷を注入することにより消去を行う方法であって、
前記基板ホットエレクトロン注入時に、前記ゲート電極と前記一対のｎ型拡散層領域との電位差を、前記一対のｎ型拡散層領域と前記ｐ型ウェル内またはｐ型ウェルに隣接して形成されたｎ型エミッタ電極との電位差よりも大きく設定したことを特徴とする。
【００１５】
また、この発明は、前記エミッタ電極として前記ｐ型ウェルの周囲および底部に形成されたボトムｎ型ウェルを用いたことを特徴とする。
【００１６】
また、この発明は、前記エミッタ電極として用いるボトムｎ型ウェルの電位を接地電位としたことを特徴とする。
【発明の効果】
【００１７】
この発明によれば、不導体である電荷トラップ層へ正電荷を注入して書き込まれたメモリセルに対して、基板ホットエレクトロン注入で消去を行うことができるため、低い動作電圧で消去動作を実行することができる。また、このとき、引き込み電圧（ｎ型拡散層領域（ソース、ドレイン）とゲート電極との電位差）を加速電圧（ｎ型拡散層領域とエミッタとの電位差）よりも大きくしたことにより、信頼性の高い消去動作を実現することができる。
【００１８】
また、ボトムｎウェルをエミッタ電極として用いたことにより、全体を均一に消去することができる。
【００１９】
また、この場合において、ボトムｎウェルを接地電位としたことにより、一般的に接地されているｐ型基板との間に電流が流れず、消去効率を低下させることがない。
【発明を実施するための最良の形態】
【００２０】
図面を参照してこの発明の実施形態について説明する。
図１はこの発明の実施形態であるＮチャンネルＭＯＮＯＳメモリセルの構造図である。ｐ型半導体基板１０の表面付近には、２重のウェル（ボトムｎ型ウェル１１、ｐ型ウェル１２）が形成され、このｐ型ウェル１２の表面付近に所定の間隔を開けてｎ型拡散領域１３、１４が形成されている。このメモリセルの動作時（読出時）において、ｎ型拡散領域１３、１４は、一方がソースとして機能し、他方がドレインとして機能するが、後述するように、このメモリセルはビットデータを書き込むプログラム領域を左右２つ有するため、そのいずれを読み出すかによりどちらがソースまたはドレインの機能を担当するかは交代する。
【００２１】
ｐ型ウェル１２内の前記２つのｎ型拡散領域１３、１４の間に位置する領域がチャネル領域２０である。このチャネル領域２０の上方にこのチャネル領域２０を覆うように３層のＯＮＯ膜およびゲート電極１８が形成されている。ＯＮＯ膜は、酸化シリコンからなるトンネル酸化膜１５、窒化シリコンからなり、注入された電荷（電子）を蓄積する電荷トラップ層１６、および、酸化シリコンからなる絶縁膜１７からなっている。これら３層の膜厚はそれぞれ５〜８ｎｍ程度である。また、ゲート電極１８は、ポリシリコンで構成されている。
【００２２】
なお、この構成のメモリセルでメモリセルアレイを構成する場合には、Ｘ方向のメモリセルのゲート電極１８を一体に形成してワード線を兼ねさせ、たとえば図２や図８（Ｂ）のような構成になる。
【００２３】
以上の構造のＮチャネルＭＯＮＯＳメモリセルでは、電荷トラップ層１６として窒化膜を用いている。窒化膜は電気伝導性が低いため、トラップされた電荷が膜内で移動せずトラップされた位置に留まる。
【００２４】
以上の構造のＮチャネルＭＯＮＯＳメモリセルの動作について説明する。
電荷トラップ層１６への電荷（電子）の注入（書き込み：プログラム）は、ゲート電極１８と一方のｎ型拡散領域１３または１４の間に正負の高電圧を印加することによるＢＢＨＨ（Band-to-Band tunneling induced Hot Hole）注入で行う。ＢＢＨＨ注入において、ホールは、ｎ型拡散領域１３または１４付近から電荷トラップ層１６に注入され、電荷トラップ層１６内の左側プログラム領域１６Ｌまたは右側プログラム領域１６Ｒにトラップされる。トラップされた電荷は反対側に移動しない。
【００２５】
すなわち、書き込み時にどちらのｎ型拡散領域１３、１４に負の高電圧を印加するかによって、左右どちらのプログラム領域１６Ｌ，Ｒに書き込みを行うかを選択することができる。また、読み出し時には（後述するように）、ｎ型拡散領域１３、１４のどちらをソース／ドレインとして機能させるかによって、左右どちらのプログラム領域１６Ｌ，Ｒを読み出すかを選択することができる。
【００２６】
したがって、左右のプログラム領域１６Ｌ，Ｒは、それぞれ独立したプログラム領域として機能し、これによって、このＰチャネルＭＯＮＯＳメモリセルでは１つのメモリセルで２ビットのデータを記憶することが可能である。
【００２７】
以下、この書き込みおよび読み出し動作について詳細に説明する。ここでは、左側プログラム領域１６Ｌへの書き込みおよび読み出し動作について説明する。
【００２８】
電荷トラップ層１６への電荷の注入は、ゲート電極１８に負の高電圧（Ｖｇｗ）を印加するとともにｎ型拡散領域１３に正の高電圧（Ｖｄｗ）を印加したときに生じる空乏層の高電界を利用したバンド間トンネリングによるホットホール（BBHH:Band-to-Band tunneling induced Hot Hole）注入で行う。このときドレイン１４は開放または接地状態にし、ｎ型ウェル１１は接地する。Ｖｇｗは−１０Ｖ程度、Ｖｄｗは５Ｖ程度が好適である。
【００２９】
この電位配置にすることにより、図３に示すようにｎ型拡散領域１３とｎ型ウェル１１との接合面に空乏層の領域２１が発生するとともに、ｎ型拡散領域１３内でバンド間トンネリング（ＢＴＢＴ）によるホール（正孔）が生成される。このホールが、空乏層領域２１の強電界によって加速され高エネルギを持ったホットホールとなる。その一部がゲート電極１８に印加された負電圧に吸引されて、トンネル酸化膜１５を乗り越えて電荷トラップ層１６に注入される。
【００３０】
この電荷の注入は、ｎ型拡散領域１３／１４間すなわちソース／ドレイン間がオフしている状態で行われるため、Ｖｄｗとして適当な電圧（５Ｖ前後）を印加することにより、１０-2程度の注入効率を確保することができる。
【００３１】
ｎ型拡散領域１３を用いたＢＢＨＨ注入による電荷は、電荷トラップ層１６の左側プログラム領域１６Ｌに保持される。
【００３２】
ここで、ＮチャネルＭＯＮＯＳメモリセル（ＦＥＴ）は、ゲート電極に正電圧を印加したときにオンするが、ゲート電極とチャネル領域との間にある電荷トラップ層に正電荷がトラップ（書き込み：プログラム）されると、図４に示すようにゲート電極のしきい値電圧Ｖｔｈが見かけ上低下する。ここで、書き込みが行われたビット（メモリセル）のしきい値の分布が、消去（イレース）が行われたビットのしきい値の分布よりも狭いのは、書き込みはビット毎に行うため、各ビットのしきい値を細かく調整しながら書き込むことができるが、消去はメモリ全体またはブロック単位で行うため各ビット毎の調整ができずばらつきが生じるためである。なお、消去は電荷トラップ層１６への電子（負電荷）の注入によって行い、これによってメモリセルのしきい値は上昇する。
【００３３】
このように、ホール注入でプログラムされるＮチャネルＭＯＮＯＳメモリセルでは、消去がしきい値が上昇する方向に行われるため、しきい値がばらついてもオーバーイレースという現象は生じ得ない。
【００３４】
上記構成において、ｐ型ウェル１２およびボトムｎ型ウェル１１は、５１２ｋ個程度のメモリセルを１ブロックとして区画されており、消去はこのブロックを単位として行われる。
【００３５】
上記の動作で書き込まれる左側プログラム領域１６Ｌを読み出すには、図５に示すように、ｎ型拡散領域１３を接地し、ｎ型拡散領域１４にＶｄｒを印加する。Ｖｄｒは１．５〜２Ｖ程度が好適である。すなわちこのとき、ｎ型拡散領域１３はソースとして機能し、ｎ型拡散領域１４はドレインとして機能する。以下この読出動作の説明においては、左側のｎ型拡散領域１３をソースと呼び、右側のｎ型拡散領域１４をドレインと呼ぶこととする。
【００３６】
この状態でゲート電極１８に読出電圧Ｖｇｒを印加する。このゲート電圧Ｖｇｒは、図４に示す消去時のしきい値Ｖｔｈ（ｅ）と書込時のしきい値Ｖｔｈ（ｐ）の間の電圧になるように設定する。これにより、ゲート電圧を印加したとき、左側プログラム領域１６Ｌの書き込みの有無によってソース／ドレイン間のオン／オフが決定される。すなわち、ソース／ドレイン間がオンするか否かで左側プログラム領域１６Ｌが書き込みされているか否かのビットデータ（レフトビット）を読み出すことができる。
【００３７】
左側プログラム領域１６Ｌが書き込みされているとき（電荷がトラップされているとき）は、ゲート電極１８に読出電圧Ｖｇｒを印加したとき、左側プログラム領域１６Ｌに蓄積されている正電荷が加算されてしきい値電圧を超え、チャネル領域２０のソース１３側が正電位となってチャネルが形成され、ソース／ドレイン間が導通してオンする。このときのビットデータを“０”とする。
【００３８】
一方、左側プログラム領域１６Ｌが書き込みされていないとき（電荷が蓄積されていないとき）は、ゲート電極に読出電圧Ｖｇｒを印加しても、ソース／ドレイン間のチャネル領域２０が正電位とならずチャネル領域２０にチャネルが形成されない。このためソース／ドレイン間は導通せずオフのままである。このときのビットデータを“１”とする。
【００３９】
なお、この左側プログラム領域１６Ｌの読出動作時において、右側プログラム領域１６Ｒに書き込みがされていない場合に、この左側プログラム領域１６Ｌの読出結果（オン／オフ）に影響を及ぼさないのは当然であるが、右側プログラム領域１６Ｒの書き込みがされていても、ドレイン側のチャネル領域２０が空乏化するため導通が維持され、左側プログラム領域１６Ｌの読出結果に影響を及ぼさない。
【００４０】
次に、電荷トラップ層１６から電荷を除去する消去動作について説明する。消去動作は、メモリ全体またはブロック単位で行われるが、ここでは１つのメモリセルについてその消去動作を説明する。
【００４１】
消去は基板ホットエレクトロン注入で行う。図６は基板ホットエレクトロン注入による消去動作を説明する図である。この消去動作では、ゲート電極１８に高電圧（１０Ｖ程度）を印加して電荷トラップ層１６に強い電界が生じるようにしている。これにより、電荷トラップ層１６の浅いエネルギ準位にトラップされた電子をゲート電極１８側に引き抜き、深いエネルギ準位にトラップされた電子のみで消去動作が行われるようにしている。
【００４２】
また、これによりｎウェル１１およびｐウェル１２にそれほど高い電圧を印加しなくても、ゲート１８の高電圧によって電子が加速されホットエレクトロン化することができる。基板ホットエレクトロン注入による消去動作の電位分布は以下のとおりである。ゲート電極１８に１０Ｖ程度の負の正電圧Ｖｇｅを印加し、ソース１３、ドレイン１４に３．３Ｖ程度の正電圧Ｖ2 を印加し、ｐ型ウェル１２には＋１Ｖ程度の正電位ＶB 、ｎ型ウェル１１の電位Ｖ1 は０Ｖを印加する。ｐ型基板１０はＧＮＤに接地されているので、この電位配置により、エミッタから基板側へのリーク電流が流れない。そして、各電圧の関係が、
｜Ｖｇｅ−Ｖ2｜＞｜Ｖ2 −Ｖ1 ｜
となるようにする。このように電圧を印加することにより、ｐ型ウェル１１、ｎウェル１２およびｎ型拡散領域（ソース、ドレイン）１３、１４がｎｐｎバイポーラトランジスタとして機能し、ｎ型ウェル１１からソース１３、ドレイン１４に向けて電子が放出される。一方、ゲート電極１８には正の高電圧が印加されているため、電子の一部はゲート電極方向に引き寄せられトンネル酸化膜１５を通過して電荷トラップ層１６に突入する。この電子の負電荷によりホールの正電荷がキャンセルされ、その結果電荷トラップ層１６の電荷はイレースされる。
【００４３】
この消去動作は、１ブロック（５１２ｋ個）のメモリセルにおいてライトビット、レフトビット共通に行われる。
【００４４】
ここで、レフトビットのプログラム、読み出し、ライトビットのプログラム、読み出しおよび消去（イレース）の電圧印加条件を図７にまとめて示しておく。
【００４５】
ここで、図８、図９を参照して上記メモリセルを複数配列したメモリセルアレイについて説明する。このメモリセルアレイはＶＧＡ（バーチャル・グラウンド・アレイ）型の接続形態になっている。図８（Ａ）はメモリセルアレイの断面斜視図、同図（Ｂ）はそのうちの１つのメモリセルの構成を示す図、図９はその等価回路である。図８（Ａ）において、破線は各メモリセルの境界を示す仮想的な線である。また、図１０の等価回路には、書き込み時の各ワード線、カラム線への印加電圧を示している。
【００４６】
ｐ型ウェル１２の表面に所定間隔を開けてＹ方向の複数のｎ型線状領域３０がストライプ状に形成されている。このｎ型線状領域３０はメモリセルの境界をまたいで形成されており、１本のｎ型線状領域３０がＸ方向に隣接する２つのメモリセルのｎ型拡散領域１３、１４（ソース、ドレイン）を兼ねるとともにカラム線を兼ねている。このカラム線は、Ｙゲートとの接続に応じてビット線としても、ソース線としても機能する。
【００４７】
ワード線３１は、上記ｎ型線状領域３０と直交するようにＸ方向にストライプ状に形成されていて、各メモリセルのチャネル領域２０の上方でゲート電極１８を兼ねている。また、このワード線３１と半導体基板（ｎ型拡散領域１３、１４、チャネル領域２０）との間にＯＮＯ膜３２が形成されている。このＯＮＯ膜３２もワード線３１と同様に、Ｘ方向に連続的に形成されている。このＯＮＯ膜３２のうち、チャネル領域２０上方の区間はトンネル酸化膜１５、電荷トラップ層１６および絶縁膜１７として機能し、ｎ型拡散領域１３、１４上方の区間は層間絶縁膜として機能する。
【００４８】
なお、この実施形態では、ＯＮＯ膜３２をワード線３１と同様にＸ方向にストライプ状に形成しているが、ＯＮＯ膜３２は導電膜でないため、メモリセルアレイ全体に形成してもよい。このようにすることにより、ＯＮＯ膜３２をストライプ状にエッチングする処理プロセスを省略することができる。
【００４９】
このようにこのメモリセルアレイでは、１本のｎ型線状領域（カラム線）３０が、Ｘ方向に隣接する２つのメモリセルのｎ型拡散領域１３，１４を兼ねるため、メモリの構成が簡略化され、高集積化が可能である。また、この構成のメモリセルアレイでは、各メモリセルへの書き込み時に以下のような処理が必要である。
【００５０】
目的のメモリセルの左側プログラム領域１６Ｌ（レフトビット）への書き込み時には、図３に示すように、このメモリセルのゲート電極１８となるワード線３０（ＷＬｎ）にＶｇｗを印加するとともに、このメモリセルのｎ型拡散領域（ソース）１３となるカラム線３１にＶｄｗを印加してＢＢＨＨ注入を行うが、上記のように、この書き込みを行うメモリセルのｎ型拡散領域（ソース）１３は、その左隣のメモリセルのｎ型拡散領域（ドレイン）１４と共通化されており、且つＶｇｗが印加されるワード線３１は共通であるため、このままでは目的のメモリセルの左側プログラム領域１６Ｌに書き込みを行うと同時に、その左隣のメモリセルの右側プログラム領域１６Ｒ（ライトビット）にも書き込みが行われてしまう。
【００５１】
そこで、この実施形態では、図９および図１０に示すように、書き込みを行うメモリセルの左隣のメモリセルにおいてＶｄｗが印加されるｎ型拡散領域に対向するｎ型拡散領域であるｎ型拡散領域１３に対して、書込阻止電圧を印加して、この左隣のメモリセル（のライトビット）に書き込みが行われるのを阻止している。図１０では、左隣のメモリセルのｎ型拡散領域１３に書込電圧Ｖｄｗの半分（Ｖｄｗ／２）程度の書込阻止電圧を印加している。
【００５２】
そうすると、この左隣のメモリセル内では左右のｎ型拡散領域１３、１４の横方向電界が緩和されてＢＢＨＨの発生を抑制することができ、この左隣のメモリセルの右側プログラム領域１６ＲにＢＢＨＨ注入による書き込みがされることを防止することができる。
【００５３】
また、このＶｄｗ／２を印加されたｎ型拡散領域１３と共通化されたｎ型拡散領域１４を有するさらに左隣のメモリセルでは、ｎ型拡散領域１４とチャネル領域の境界付近に空乏層が発生するが、その電界の強さがＶｄｗ／２であるため、ＢＢＨＨの発生が抑制される。
【００５４】
図１０では、書き込みを行うメモリセルの隣のメモリセルに対してＶｄｗ／２程度の電圧を印加するようにしているが、書込阻止電圧の印加方式はこれに限定されない。たとえば、図１１（Ａ）に示すように、目的のメモリセルの書き込みを行うプログラム領域側（同図では左側）の全てのカラム線にＶｄｗを印加して空乏層を連結させてしまいＢＢＨＨを生じなくさせるようにしてもよい。
【００５５】
また、図１１（Ｂ）に示すように、目的のメモリセルの書き込みを行うプログラム領域側（同図では左側）の複数のカラム線に漸減する書込阻止電圧を印加するようにしてもよい。同図の例では、目的のカラム線ｉにＶｄｗを印加し、その左隣のカラム線ｉ−１には２Ｖｄｗ／３を印加し、さらに左隣のカラム線ｉ−２にはＶｄｗ／３を印加している。これにより、カラム線ｉ−２の左側のメモリセルに生じる電界の強さをＶｄｗ／３まで弱めることができ、ＢＢＨＨの発生を確実に阻止することができる。
【００５６】
図９〜図１１では、目的のメモリセルの左側プログラム領域１６Ｌ（レフトビット）に書き込みを行う場合について説明したが、右側プログラム領域１６Ｒ（ライトビット）に書き込みを行う場合には左右を反転して同様の処理を行う。
【００５７】
図１２は上記ＶＧＡ型のメモリセルアレイにおける読み出し時の各ワード線、カラム線への電圧印加状態を示す図である。読み出し時には、図４に示したように、目的のメモリセルのゲート／ドレインとなるカラム線（ｎ型線状領域）３０のうち、ビットデータ（レフトビット／ライトビット）を読み出す側のカラム線（ドレイン）にＶｄｒ（１．５〜２Ｖ）を印加し、対向するカラム線（ソース）を接地する。目的のメモリセル以外のカラム線はオープン状態にしておく。また、目的のメモリセルのゲート電極となるワード線に読出電圧Ｖｇｒ（５Ｖ）を印加する。この状態でゲート／ドレイン間がオンするか否かでビットデータが読み出される。
【００５８】
図８〜図１２では、メモリセルのｎ型拡散領域がカラム線を兼ねているＶＧＡ（バーチャル・グラウンド・アレイ）型のメモリセルアレイについて説明したが、以下では、ｎ型拡散領域を島状に形成し、上層に形成したメタルのカラム線とコンタクトプラグで接続したメモリセルアレイについて説明する。このメモリセルアレイではビット線、ソース線になるカラム線をメタルで構成しているため、低抵抗化が可能になり、高速書込、高速読出が可能になる。なお、各メモリセルの構造は異なるが、メモリセルアレイの接続形態的には図８〜図１２に示したものと同じＶＧＡ接続である。
【００５９】
図１３は、同メモリセルアレイの構造を示す平面図、図１４は、同平面図におけるＸ１−Ｘ１断面図、Ｘ２−Ｘ２断面図およびＹ−Ｙ断面図である。また、図１７はその等価回路である。ｐ型ウェル４０の表面に平面形状が島状のｎ型拡散領域４１がマトリクス状に形成されている。メモリセルＳは、Ｙ方向（上下）に隣接する２つの島状ｎ型拡散領域４１間に形成され、この間の領域がチャネル領域４２となる。したがって、各ｎ型拡散領域４１は、Ｙ方向に隣接する２つのメモリセルＳのｎ型拡散領域１３，１４（ソース、ドレイン：図１参照）を兼ねている。
【００６０】
Ｘ方向（左右）に並んでいる複数のチャネル領域４２を覆うようにＯＮＯ膜４３およびワード線４４が形成されている。また、Ｙ方向にｎ型拡散領域４１と同じ間隔で複数のカラム線４５がストライプ状に形成されている。このカラム線４５は、上層に形成されており、その下層の中間配線膜４６を介してｎ型拡散領域４１に接続されている。カラム線４５と中間配線膜４６とはビアホール４７で接続され、中間配線膜４６とｎ型拡散領域４１とはコンタクトプラグ４８で接続される。Ｙ方向に配列されている１行の各ｎ型拡散領域４１は、その行の左右のカラム線に交互に接続される。
【００６１】
この構成のメモリセルを製造する場合、メタルのワード線４４を形成したのち、セルフアラインでｎ型イオンを注入する工程が採用されるが、このとき、Ｘ方向にｎ型拡散領域がつながってしまわないように、Ｙ方向のストライプ状のトレンチ分離層４０をメモリセルのＸ方向のピッチで予め形成しておく。
【００６２】
なお、この実施形態ではＯＮＯ膜４３をワード線４４と同様にストライプ状に形成しているが、ＯＮＯ膜４３は、メモリセルアレイ全体に形成してもよい。また、カラム線４５は、中間配線膜４６の中央を通るように形成されているが、中間配線膜４６の上方を通過する範囲であれば中央でなくてもよい。
【００６３】
１つのメモリセルは、上記のようにＹ方向に隣接する２つのｎ型拡散領域４１をソース、ドレインとして構成されるため、連続する２本のカラム線で１列のメモリセル群を選択することができ、さらに１本のワード線を選択することにより、１つのメモリセルを選択することができる。
【００６４】
また、図１３、図１４のメモリセルアレイでは、中間配線膜４６を介してカラム線４５と島状のｎ型拡散領域４１とを接続しているが、図１５、図１６は、カラム線４５からｎ型拡散領域１４１に対して直接コンタクトプラグ１４７を下ろす構成の実施形態を示している。
【００６５】
図１５においては、カラム線４５およびワード線４６を破線で表し、基板上のトレンチ分離１４０、ｎ型拡散領域１４１およびチャネル領域４２を実線およびハッチングで示している。この実施形態では、ｎ型拡散領域１４１を図１３の中間配線膜４６と同じようにＸ方向に３Ｆの長さに形成し、このｎ型拡散領域１４１の中央にカラム線４５から直接コンタクトプラグ１４７を下ろしている。
【００６６】
なお、この形状のメモリセルアレイにおいても、カラム線４５を対応するｎ型拡散領域１４１の上方であれば、その中央を通過するように形成する必要はない。
【００６７】
セルフアラインで上記形状のｎ型拡散領域１４１を形成するためには、トレンチ分離１４０を、カラム線４５と並行してＹ方向全体に形成するのでなく、ｎ型拡散領域１４１が形成される部分で切れている図１５のようなレンガ積み格子状に形成し、この上にワード線４４を形成したのち、ｎ型不純物の注入を行う。
【００６８】
なお、この構成のメモリセルアレイも、図１３，図１４に示したものと同様に、図１７に示すような等価回路となる。
【００６９】
これら図１３〜図１７に示したメモリセルアレイも、１つのカラム線４５が、ビアホール４７−中間配線膜４６−コンタクトプラグ４８を介して、または、コンタクトプラグ１４７を介して、ワード線方向（Ｘ方向）に隣接するｎ型拡散領域４１に接続されているため、書き込み時に１つのワード線４４にＶｇｗを印加して、１つのカラム線にＶｄｗを印加した場合に、目的のメモリセル以外に隣接するメモリセルにも書き込みが行われてしまう。このため、これを防止するためには、第１の実施形態のメモリセルと同様に、隣接するメモリセルの反対側のｎ型拡散領域４１（隣接するカラム線４５）に書込阻止電圧を印加する。書込阻止電圧の印加方式は、図９〜図１２に示したメモリセルアレイにおける印加方式と同様でよい。
【００７０】
なお、図９〜図１２で説明した書込阻止電圧の印加は、各メモリセルの左右のプログラム領域１６Ｌ，Ｒの両方を記憶領域として用いる場合に必要な処理であり、もし、各メモリセルの一方のプログラム領域のみを用いて１ビット／セルの記憶を行う場合には、書込阻止電圧の印加は不要である。これは、上述したように、目的の側のプログラム領域の読み出しにおいて、反対側のプログラム領域のプログラム／アンプログラムは、読み出し結果に影響を与えないためである。
【００７１】
また、メモリセルのプログラム領域１６Ｌ，Ｒの両方を記憶領域として用いる場合であっても、図１８、図１９のようにＸ方向に隣接するメモリセルのカラム線およびｎ型拡散領域を分離してアレイを構成することにより、書込阻止電圧を不要にすることも可能である。
【００７２】
図１８のメモリセルアレイでは、では、各メモリセルは、同図に破線で示すように斜めに形成され、このメモリセル内に左側ｎ型拡散領域４１Ｌ、右側ｎ型拡散領域４１Ｒおよびチャネル領域４２が形成されている。左下の左側ｎ型拡散領域４１が左側カラム線４５Ｌにコンタクトプラグ４８で接続され、右上の右側ｎ型拡散領域４１Ｒが右側カラム線４５Ｒにコンタクトプラグ４８で接続されている。このメモリセルアレイにおいて、同図の破線で示したメモリセル以外の領域は絶縁層領域である。半導体基板表面において、そして、Ｘ方向に隣接するメモリセルにおいてｎ型拡散領域およびカラム線が共有されておらず、書込時にカラム線に印加される高電圧が隣のメモリセルにも印加されることがない。
【００７３】
なお、この実施形態では、メモリセルアレイの平面図において、各メモリセルが右上から左下に形成されるようにレイアウトしているが、逆に左上から右下に形成するようにしてもよい。
【００７４】
また、図８に示した構造のメモリセルアレイの場合には、図２０のように、隣接するメモリセルのｎ型拡散領域（ｎ型線状領域）１３、１４を左右別々に形成してその間をトレンチ状の絶縁膜でアイソレーションすることにより、等価回路がやはり図１９のようになり、書込阻止電圧を不要にすることができる。
【００７５】
なお、上記各実施形態のメモリセルアレイにおいて、ワード線はポリシリコン膜で構成されるが、コバルト膜を積層してシリサイド化することにより、より低抵抗化することが可能になる。
【００７６】
図２１は、メモリセルを３次元構造にした例を示している。ストライプ状に形成されているｎ型線状領域１３，１４間のチャネル領域２０をトレンチエッチングして溝状に堀り込み、このトレンチ（溝）と直交するＯＮＯ膜５２、およびゲート電極を兼ねるワード線５３をこのトレンチの側壁、底面を沿うように形成している。これにより、ｎ型線状領域１３，１４の間隔を短くしても、チャネル領域２０がトレンチを迂回して形成されるため、チャネル長を確保しつつＸ方向に高集積化することができる。
【００７７】
図２２は、図２１のトレンチエッチングをより深く施し、トレンチの底面にもｎ型拡散領域を形成した構成のメモリセルアレイの構造を示す図である。この構成では、ｎ型拡散領域（ソース、ドレイン）が半導体基板の表面およびトレンチの底面に形成され、チャネルが半導体基板１１に対して上下に形成されるため、Ｘ方向の集積度を極めて高くすることが可能になる。
【図面の簡単な説明】
【００７８】
【図１】第１の実施形態であるｐチャネルＭＯＮＯＳメモリセルの基本的な構造を示す図
【図２】同ｐチャネルＭＯＮＯＳメモリセルのプロセスされた形状の一例を示す図
【図３】同ｐチャネルＭＯＮＯＳメモリセルにおけるＢＢＨＨ注入による書込動作を説明する図
【図４】同ｐチャネルＭＯＮＯＳメモリセルのプログラム時／アンプログラム時のしきい値の分布を示す図
【図５】同ｐチャネルＭＯＮＯＳメモリセルにおける読出動作を説明する図
【図６】同ｐチャネルＭＯＮＯＳメモリセルにおける消去動作を説明する図
【図７】同ｐチャネルＭＯＮＯＳメモリセルにおける書き込み、読み出し、消去時の電圧印加条件を説明する図
【図８】同ｐチャネルＭＯＮＯＳメモリセルを用いたＶＧＡ型メモリセルアレイの構造を示す図
【図９】同ＶＧＡ型メモリセルアレイの等価回路および書き込み時の電圧印加方式を示す図
【図１０】同ＶＧＡ型メモリセルアレイの書き込み時の電圧印加方式および空乏層の形成状態を示す図
【図１１】同ＶＧＡ型メモリセルアレイの書き込み時の電圧印加方式の他の実施形態を示す図
【図１２】同ＶＧＡ型メモリセルアレイの読み出し時の電圧印加方式を示す図
【図１３】前記ｐチャネルＭＯＮＯＳメモリセルを用いたＶＧＡ型メモリセルアレイの構造を示す図
【図１４】同ＶＧＡ型メモリセルアレイの垂直構造を示す断面図
【図１５】前記ｐチャネルＭＯＮＯＳメモリセルを用いた他のＶＧＡ型メモリセルアレイの構造を示す図
【図１６】同他のＶＧＡ型メモリセルアレイの垂直構造を示す断面図
【図１７】同ＮＯＲ型メモリセルアレイの等価回路を示す図
【図１８】前記ｐチャネルＭＯＮＯＳメモリセルを用いた完全分離型メモリセルアレイの構造を示す図
【図１９】同完全分離型メモリセルアレイの等価回路を示す図
【図２０】前記完全分離型メモリセルアレイをコンタクトレス化した場合のｎ型線状領域の構造を示す図
【図２１】この発明の他の実施形態であるｐチャネルＭＯＮＯＳメモリセルアレイの構造図
【図２２】この発明の他の実施形態であるｐチャネルＭＯＮＯＳメモリセルアレイの構造図
【図２３】従来のｎチャネルＭＯＮＯＳメモリセルの構造を示す図
【符号の説明】
【００７９】
１０…ｐ型半導体基板、１１…ボトムｎ型ウェル、１２…ｐ型ウェル、１３、１４…ｎ型拡散領域、１５…トンネル酸化膜、１６…電荷トラップ層、１７…絶縁膜、１８…ゲート電極、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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