(57)【要約】【課題】薄膜トランジスタの結晶質半導体層における活性領域に含まれる触媒元素の濃度を十分に低減する。【解決手段】少なくともＮチャネル型薄膜トランジスタ１０ｎを備えた半導体装置１５であって、Ｎチャネル型薄膜トランジスタ１０ｎは、チャネル領域７ｎ、ソース領域およびドレイン領域９ｎを含む結晶質領域を備えた半導体層１３ｎと、半導体層１３ｎの少なくともチャネル領域７ｎ、ソース領域およびドレイン領域９ｎの上に形成されたゲート絶縁膜３と、ゲート絶縁膜３を介してチャネル領域７ｎに対向するように形成されたゲート電極５ｎとを有し、半導体層１３ｎは、ソース領域およびドレイン領域９ｎよりも高い濃度で触媒元素を含むゲッタリング領域１１ｎをさらに有し、ゲート絶縁膜３はゲッタリング領域１１ｎの上には形成されていない、または、ゲート絶縁膜３がゲッタリング領域１１ｎの上にも形成されており、ソース領域およびドレイン領域９ｎの上のゲート絶縁膜３の厚さは、ゲッタリング領域１１ｎの上のゲート絶縁膜３の厚さよりも大きい。【選択図】図１
2005251794.tif 000002
【特許請求の範囲】
【請求項１】
少なくともＮチャネル型薄膜トランジスタを備えた半導体装置であって、
前記Ｎチャネル型薄膜トランジスタは、
チャネル領域、ソース領域およびドレイン領域を含む結晶質領域を備えた半導体層と、
前記半導体層の少なくとも前記チャネル領域、前記ソース領域および前記ドレイン領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記チャネル領域に対向するように形成されたゲート電極とを有し、
前記半導体層は、前記ソース領域およびドレイン領域よりも高い濃度で触媒元素を含むゲッタリング領域をさらに有し、
前記ゲート絶縁膜は前記ゲッタリング領域上には形成されていない、または、前記ゲート絶縁膜が前記ゲッタリング領域上にも形成されており、前記ソース領域および前記ドレイン領域上の前記ゲート絶縁膜の厚さは、前記ゲッタリング領域上の前記ゲート絶縁膜の厚さよりも大きい、半導体装置。
【請求項２】
Ｎチャネル型薄膜トランジスタおよびＰチャネル型薄膜トランジスタを備えた半導体装置であって、
前記Ｎチャネル型薄膜トランジスタおよびＰチャネル型薄膜トランジスタはそれぞれ、
チャネル領域、ソース領域およびドレイン領域を含む結晶質領域を備えた半導体層と、
前記半導体層の少なくとも前記チャネル領域、前記ソース領域および前記ドレイン領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記チャネル領域に対向するように形成されたゲート電極と
を有し、
前記半導体層は、前記ソース領域およびドレイン領域よりも高い濃度で触媒元素を含むゲッタリング領域をさらに有し、
前記ゲート絶縁膜は、前記Ｎチャネル型薄膜トランジスタにおける前記ゲッタリング領域上には形成されていない、または、前記ゲート絶縁膜が前記Ｎチャネル型薄膜トランジスタにおける前記ゲッタリング領域上にも形成されており、前記Ｎチャネル型ＴＦＴにおける前記ソース領域および前記ドレイン領域上の前記ゲート絶縁膜の厚さは、前記Ｎチャネル型薄膜トランジスタにおける前記ゲッタリング領域上の前記ゲート絶縁膜の厚さよりも大きい、半導体装置。
【請求項３】
前記Ｎチャネル型薄膜トランジスタにおける前記ゲート電極の構造は、前記Ｐチャネル型薄膜トランジスタにおける前記ゲート電極の構造と異なっている請求項２に記載の半導体装置。
【請求項４】
前記Ｎチャネル型薄膜トランジスタにおける前記ゲート電極は、第１導電層および、前記第１導電層の上に形成され、前記第１導電層のチャネル方向のサイズよりも大きいチャネル方向のサイズを有する第２導電層を含み、
前記Ｐチャネル型薄膜トランジスタにおける前記ゲート電極は、第１導電層および、前記第１導電層の上に形成され、前記第１導電層のチャネル方向のサイズと略同一なチャネル方向のサイズを有する第２導電層を含む請求項３に記載の半導体装置。
【請求項５】
前記Ｎチャネル型薄膜トランジスタの前記チャネル領域は、前記ゲート電極の前記第１導電層および第２導電層と重なっており、
前記Ｎチャネル型薄膜トランジスタの前記半導体層のうち、前記ゲート電極の前記第１導電層と重なるが前記第２導電層と重ならない領域は、前記ソースおよび前記ドレイン領域よりも低濃度でＮ型不純物を含んでいる請求項４に記載の半導体装置。
【請求項６】
前記Ｐチャネル型薄膜トランジスタにおける前記ゲッタリング領域上の前記ゲート絶縁膜の厚さは、前記Ｐチャネル型薄膜トランジスタにおける前記ソース領域およびドレイン領域上の前記ゲート絶縁膜の厚さと同一である請求項２から５のいずれかに記載の半導体装置。
【請求項７】
前記Ｎチャネル型薄膜トランジスタにおける前記ゲッタリング領域上の前記ゲート絶縁膜の厚さは、前記Ｐチャネル型薄膜トランジスタの前記ソース領域およびドレイン領域上の前記ゲート絶縁膜の厚さと同一である請求項２から６のいずれかに記載の半導体装置。
【請求項８】
前記Ｎチャネル型薄膜トランジスタにおける前記ゲッタリング領域上の前記ゲート絶縁膜の厚さは、前記Ｐチャネル型薄膜トランジスタの前記ゲッタリング領域上の前記ゲート絶縁膜の厚さと同一である請求項２から７のいずれかに記載の半導体装置。
【請求項９】
前記ゲッタリング領域は、前記薄膜トランジスタの動作時において電子または正孔が移動する領域以外に形成されている請求項１から８のいずれかに記載の半導体装置。
【請求項１０】
前記ゲッタリング領域は、前記チャネル領域と接していない請求項１から９のいずれかに記載の半導体装置。
【請求項１１】
前記ゲッタリング領域は前記半導体層の外縁部に形成されており、前記薄膜トランジスタは配線により他の薄膜トランジスタと電気的に接続され、前記薄膜とランジスタと前記配線との接続は、前記ソース領域あるいはドレイン領域の少なくとも一部の領域で行われている請求項１から１０のいずれかに記載の半導体装置。
【請求項１２】
前記ゲッタリング領域では、前記ソースおよびドレイン領域、および／または前記チャネル領域よりも、非晶質成分の割合が多く結晶質成分の割合が少ない請求項１から１１のいずれかに記載の半導体装置。
【請求項１３】
前記ゲッタリング領域のラマン分光スペクトルにおける非晶質半導体のＴＯフォノンピークＰａと結晶半導体のＴＯフォノンピークＰｃとの比Ｐａ／Ｐｃは、前記ソースおよびドレイン領域、および／または前記チャネル形成領域の比Ｐａ／Ｐｃよりも大きい請求項１から１２のいずれかに記載の半導体装置。
【請求項１４】
前記Ｎチャネル型薄膜トランジスタの前記ゲッタリング領域は、ｎ型を付与する周期表第５族Ｂに属する不純物元素を、前記Ｎチャネル型薄膜トランジスタの前記ソース領域あるいはドレイン領域よりも高濃度で含む請求項１から１３のいずれかに記載の半導体装置。
【請求項１５】
前記Ｎチャネル型薄膜トランジスタおよびＰチャネル型薄膜トランジスタのゲッタリング領域は、ｎ型を付与する周期表第５族Ｂに属する不純物元素と、ｐ型を付与する周期表第３族Ｂに属する不純物元素とを含む請求項２から１４のいずれかに記載の半導体装置。
【請求項１６】
前記ゲッタリング領域は、前記ｎ型を付与する不純物元素を１×１０19／ｃｍ3以上３×１０21／ｃｍ3以下の濃度で含み、前記ｐ型を付与する不純物元素を１×１０19／ｃｍ3以上３×１０21／ｃｍ3以下の濃度で含む請求項１５に記載の半導体装置。
【請求項１７】
前記ゲッタリング領域に含まれる前記触媒元素は、Ｎｉ、Ｃｏ、Ｓｎ、Ｐｂ、Ｐｄ、Ｆｅ、Ｃｕから選ばれた一種または複数種の元素を含む請求項１から１６のいずれかに記載の半導体装置。
【請求項１８】
前記ゲッタリング領域における前記触媒元素の濃度は５×１０18ａｔｏｍｓ／ｃｍ3以上である請求項１から１７のいずれかに記載の半導体装置。
【請求項１９】
前記半導体層において少なくともチャネル領域は、結晶の〈１１１〉晶帯面が配向した領域で主に構成されている、請求項１から１８のいずれかに記載の半導体装置。
【請求項２０】
前記半導体層において少なくともチャネル領域は、結晶の〈１１１〉晶帯面が配向した領域で主に構成され、前記〈１１１〉晶帯面が配向した領域のうちの５０％以上が、（１１０）面配向または（２１１）面配向した領域である、請求項１から１９のいずれかに記載の半導体装置。
【請求項２１】
前記半導体層において少なくとも前記チャネル領域は複数の結晶ドメインを有し、前記結晶ドメインのドメイン径は２μｍ以上１０μｍ以下である、請求項１から２０のいずれかに記載の半導体装置。
【請求項２２】
前記ゲート電極は、Ｗ、Ｔａ、Ｔｉ、Ｍｏから選ばれた元素、または前記元素の合金材料の一種または複数種から形成されている請求項１から２１のいずれかに記載の半導体装置。
【請求項２３】
Ｎチャネル型薄膜トランジスタおよびＰチャネル型薄膜トランジスタを備えた半導体装置の製造方法であって、
結晶化を促進する触媒元素が少なくとも一部に添加された非晶質半導体膜を用意する工程と、
前記非晶質半導体膜に対して第１の加熱処理を行うことにより、前記非晶質半導体膜の少なくとも一部を結晶化し、結晶質領域を含む結晶質半導体膜を得る工程と、
前記結晶質半導体膜をパターニングすることにより、それぞれが結晶質領域を備えた複数の島状半導体層を形成する工程と、
前記島状半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に第１の導電膜を堆積させる工程と、
前記第１の導電膜上に第２の導電膜を堆積させる工程と、
前記第１の導電膜と第２の導電膜とをパターニングして、前記第１導電層と、前記第１導電層よりも小さいチャネル方向のサイズを有する第２導電層とを形成することにより、階段状の断面を有する積層構造のゲート電極を設ける工程と、
Ｎチャネル型薄膜トランジスタの活性層となる島状半導体層のうちゲッタリング領域となる領域とＰチャネル型薄膜トランジスタの活性層となる島状半導体層の全体とが露呈し、Ｎチャネル型薄膜トランジスタのソース領域及びドレイン領域となる領域及びＮチャネル型薄膜トランジスタのゲート電極が覆われるように第１のマスクを形成する工程と、
前記第１のマスク及びＰチャネル型薄膜トランジスタの前記ゲート電極をマスクとして、それより露呈している領域の前記半導体層に対し、ｐ型を付与する不純物元素をドーピングする工程と、
前記第１のマスクにより露呈しているＰチャネル型薄膜トランジスタのゲート電極においてのみ、前記第２導電層をマスクとして前記第１導電層をエッチングする工程と、
前記ゲート絶縁膜のうち前記第１のマスクにより露呈している部分を薄膜化あるいは除去する工程と、
前記第１のマスクを除去する工程と、
前記Ｎチャネル型薄膜トランジスタの活性層となる島状半導体層全体とＰチャネル型薄膜トランジスタの活性層となる島状半導体層のゲッタリング領域となる領域が露呈し、Ｐチャネル型薄膜トランジスタのソース領域及びドレイン領域となる領域及びＰチャネル型薄膜トランジスタの前記ゲート電極が覆われるように第２のマスクを形成する工程と、
前記第２のマスク及びＮチャネル型薄膜トランジスタの前記ゲート電極をマスクとして、それより露呈している領域の前記半導体層に対し、ｎ型を付与する不純物元素をドーピングする工程と、
第２の加熱処理を行うことにより、前記島状半導体層中の前記触媒元素の少なくとも一部を前記ゲッタリング領域に移動させる工程と
を包含する半導体装置の製造方法。
【請求項２４】
Ｎチャネル型薄膜トランジスタおよびＰチャネル型薄膜トランジスタを備えた半導体装置の製造方法であって、
結晶化を促進する触媒元素が少なくとも一部に添加された非晶質半導体膜を用意する工程と、
前記非晶質半導体膜に対して第１の加熱処理を行うことにより、前記非晶質半導体膜の少なくとも一部を結晶化し、結晶質領域を含む半導体膜を得る工程と、
前記半導体膜をパターニングすることにより、それぞれが結晶質領域を備えた複数の島状半導体層を形成する工程と、
前記島状半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に第１の導電膜を堆積させる工程と、
前記第１の導電膜上に第２の導電膜を堆積させる工程と、
前記第１の導電膜と第２の導電膜とをパターニングして、前記第１導電層と、前記第１導電層よりも小さいチャネル方向のサイズを有する第２導電層とを形成することにより、階段状の断面を有する積層構造のゲート電極を設ける工程と、
Ｎチャネル型薄膜トランジスタの活性層となる島状半導体層のゲッタリング領域となる領域とＰチャネル型薄膜トランジスタの活性層となる島状半導体層の全体を露呈させ、Ｎチャネル型薄膜トランジスタの活性層となる島状半導体層のうちソース領域及びドレイン領域となる領域及びＮチャネル型薄膜トランジスタの前記ゲート電極を覆うように第１のマスクを形成する工程と、
前記第１のマスクにより露呈しているＰチャネル型薄膜トランジスタのゲート電極においてのみ、前記第２導電層をマスクとして前記第１導電層をエッチングする工程と、
前記ゲート絶縁膜のうち前記第１のマスクにより露呈している部分を薄膜化あるいは除去する工程と、
前記第１のマスク及びＰチャネル型薄膜トランジスタのゲート電極をマスクとして、それより露呈している領域の前記半導体層に対し、ｐ型を付与する不純物元素をドーピングする工程と、
前記第１のマスクを除去する工程と、
前記Ｎチャネル型薄膜トランジスタの活性層となる島状半導体層全体とＰチャネル型薄膜トランジスタの活性層となる島状半導体層のゲッタリング領域となる領域が露呈し、Ｐチャネル型薄膜トランジスタのソース領域及びドレイン領域となる領域及びＰチャネル型薄膜トランジスタのゲート電極上が覆われるように第２のマスクを形成する工程と、
前記第２のマスク及びＮチャネル型薄膜トランジスタのゲート電極をマスクとして、それより露呈している領域の前記半導体層に対し、ｎ型を付与する不純物元素をドーピングする工程と、
第２の加熱処理を行うことにより、前記島状半導体層中の前記触媒元素の少なくとも一部を前記ゲッタリング領域に移動させる工程と
を包含する半導体装置の製造方法。
【請求項２５】
Ｎチャネル型薄膜トランジスタおよびＰチャネル型薄膜トランジスタを備えた半導体装置の製造方法であって、
結晶化を促進する触媒元素が少なくとも一部に添加された非晶質半導体膜を用意する工程と、
前記非晶質半導体膜に対して第１の加熱処理を行うことにより、前記非晶質半導体膜の少なくとも一部を結晶化し、結晶質領域を含む半導体膜を得る工程と、
前記半導体膜をパターニングすることにより、それぞれが結晶質領域を備えた複数の島状半導体層を形成する工程と、
前記島状半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に第１の導電膜を堆積させる工程と、
前記第１の導電膜上に第２の導電膜を堆積させる工程と、
前記第１の導電膜と第２の導電膜とをパターニングして、前記第１導電層と、前記第１導電層よりも小さいチャネル方向のサイズを有する第２導電層とを形成することにより、階段状の断面を有する積層構造のゲート電極を設ける工程と、
Ｎチャネル型薄膜トランジスタの活性層となる島状半導体層のゲッタリング領域となる領域とＰチャネル型薄膜トランジスタの活性層となる島状半導体層の全体とが露呈し、Ｎチャネル型薄膜トランジスタのソース領域及びドレイン領域となる領域及びＮチャネル型薄膜トランジスタの前記ゲート電極が覆われるように第１のマスクを形成する工程と、
前記第１のマスクにより露呈しているＰチャネル型薄膜トランジスタの前記ゲート電極においてのみ、前記第２導電層をマスクとして前記第１導電層をエッチングする工程と、
前記第１のマスク及びＰチャネル型薄膜トランジスタの前記ゲート電極をマスクとして、それより露呈している領域の前記半導体層に対し、ｐ型を付与する不純物元素をドーピングする工程と、
前記ゲート絶縁膜のうち前記第１のマスクより露呈している部分を薄膜化あるいは除去する工程と、
前記第１のマスクを除去する工程と、
前記Ｎチャネル型薄膜トランジスタの活性層となる島状半導体層全体とＰチャネル型薄膜トランジスタの活性層となる島状半導体層のゲッタリング領域となる領域が露呈し、Ｐチャネル型薄膜トランジスタのソース領域及びドレイン領域となる領域及びＰチャネル型薄膜トランジスタの前記ゲート電極上が覆われるように第２のマスクを形成する工程と
前記第２のマスク及びＮチャネル型薄膜トランジスタのゲート電極をマスクとして、それより露呈している領域の前記半導体層に対し、ｎ型を付与する不純物元素をドーピングする工程と、
第２の加熱処理を行うことにより、前記島状半導体層中の前記触媒元素の少なくとも一部を前記ゲッタリング領域に移動させる工程と
を包含する半導体装置の製造方法。
【請求項２６】
前記第１のマスクにより露呈しているＰチャネル型薄膜トランジスタのゲート電極においてのみ、前記第２導電層をマスクとして前記第１導電層をエッチングする工程は、前記ゲート絶縁膜のうち前記第１のマスクより露呈している領域を薄膜化あるいは除去する工程の後に行われる請求項２３から２５のいずれかに記載の半導体装置の製造方法。
【請求項２７】
前記第１のマスクにより露呈しているＰチャネル型薄膜トランジスタのゲート電極においてのみ、前記第２導電層をマスクとして前記第１導電層をエッチングする工程と、前記ゲート絶縁膜のうち前記第１のマスクより露呈している領域を薄膜化あるいは除去する工程とは、同一のエッチング装置内にて連続して行われる請求項２３、２４、２６のいずれかに記載の半導体装置の製造方法。
【請求項２８】
前記第１のマスクにより露呈しているＰチャネル型薄膜トランジスタのゲート電極においてのみ、前記第２導電層をマスクとして前記第１導電層をエッチングする工程と、前記第１のマスクを除去する工程とは、同一のエッチング装置内にて連続して行われる請求項２３、２５、２６のいずれかに記載の半導体装置の製造方法。
【請求項２９】
前記ゲート絶縁膜のうち前記第１のマスクより露呈している領域を薄膜化あるいは除去する工程と、前記第１のマスクを除去する工程とは、同一のエッチング装置内にて連続して行われる請求項２３、２５、２６のいずれかに記載の半導体装置の製造方法。
【請求項３０】
前記第１のマスクにより露呈しているＰチャネル型薄膜トランジスタのゲート電極においてのみ、前記第２導電層をマスクとして前記第１導電層をエッチングする工程と、前記ゲート絶縁膜のうち前記第１のマスクより露呈している領域を薄膜化あるいは除去する工程と、前記第１のマスクを除去する工程とは、同一のエッチング装置内にて連続して行われる請求項２３または２６に記載の半導体装置の製造方法。
【請求項３１】
前記第１のマスクにより露呈しているＰチャネル型薄膜トランジスタのゲート電極においてのみ、前記第２導電層をマスクとして前記第１導電層をエッチングする工程と、前記ゲート絶縁膜のうち前記第１のマスクより露呈している領域を薄膜化あるいは除去する工程とは、同時に行われる請求項２３、２４、２６のいずれかに記載の半導体装置の製造方法。
【請求項３２】
前記第１のマスクにより露呈しているＰチャネル型薄膜トランジスタのゲート電極においてのみ、前記第２導電層をマスクとして前記第１導電層をエッチングする工程と、前記第１のマスクを除去する工程とは、同時に行われる請求項２３または２５に記載の半導体装置の製造方法。
【請求項３３】
前記ゲート絶縁膜のうち前記第１のマスクより露呈している領域を薄膜化あるいは除去する工程と、前記第１のマスクを除去する工程とは、同時に行われる請求項２３、２５、２６のいずれかに記載の半導体装置の製造方法。
【請求項３４】
前記第１のマスクにより露呈しているＰチャネル型薄膜トランジスタのゲート電極においてのみ、前記第２導電層をマスクとして前記第１導電層をエッチングする工程と、前記ゲート絶縁膜のうち前記第１のマスクより露呈している領域を薄膜化あるいは除去する工程と、前記第１のマスクを除去する工程とは、同時に行われる請求項２３または２６に記載の半導体装置の製造方法。
【請求項３５】
前記第１の導電膜と第２の導電膜とをパターニングして、前記第１導電層と、前記第１導電層よりも小さいチャネル方向のサイズを有する第２導電層とを形成することにより、階段状の断面を有する積層構造のゲート電極を設ける工程は、
前記第２の導電膜を第１のテーパー角度を有するようにエッチング加工する工程と、
前記第１の導電膜をエッチング加工する工程と、
前記第１のテーパー角度を有するようにエッチング加工された第２の導電膜を、さらに選択的にエッチング加工し、第１のテーパー角度よりも大きなテーパー角度となる第２のテーパー角度を有するようにエッチング加工する工程と
を包含する請求項２３から３４のいずれかに記載の半導体装置の製造方法。
【請求項３６】
前記第２の導電膜を第１のテーパー角度を有するようにエッチング加工する工程と、前記第１の導電膜をエッチング加工する工程と、前記第１のテーパー角度を有するようにエッチング加工された第２の導電膜を、さらに選択的にエッチング加工し、第１のテーパー角度よりも大きなテーパー角度となる第２のテーパー角度を有するようにエッチング加工する工程とは、エッチング装置内にて連続的に行なわれる請求項３５に記載の半導体装置の製造方法。
【請求項３７】
前記第２のマスク及びＮチャネル型薄膜トランジスタのゲート電極をマスクとして、それより露呈している領域の前記半導体層に対し、ｎ型を付与する不純物元素をドーピングする工程では、前記ゲート電極の前記第２導電層をマスクとし、前記第１導電層を越して、前記ドーピングが行なわれる請求項２３から３６のいずれかに記載の半導体装置の製造方法。
【請求項３８】
前記第２のマスク及びＮチャネル型薄膜トランジスタのゲート電極をマスクとして、それより露呈している領域の前記半導体層に対し、ｎ型を付与する不純物元素をドーピングする工程は、
前記ゲート電極の前記第２導電層をマスクとし、前記第１導電層を越して、前記ｎ型を付与する不純物元素を低濃度にドーピングする工程と、
前記ゲート電極の前記第１導電層をマスクとして、前記ｎ型を付与する不純物元素を高濃度にドーピングする工程と
を包含する請求項２３から３７のいずれかに記載の半導体装置の製造方法。
【請求項３９】
前記ゲート電極の前記第２導電層をマスクとし、前記第１導電層を越して、前記ｎ型を付与する不純物元素を低濃度にドーピングする工程と、前記ゲート電極の前記第１導電層をマスクとして、前記ｎ型を付与する不純物元素を高濃度にドーピングする工程とは、同一のドーピング装置内で連続して行われる請求項３８に記載の半導体装置の製造方法。
【請求項４０】
前記ゲート電極の前記第２導電層をマスクとし、前記第１導電層を越して、前記ｎ型を付与する不純物元素を低濃度にドーピングする工程と、前記ゲート電極の前記第１導電層をマスクとして、前記ｎ型を付与する不純物元素を高濃度にドーピングする工程とは、同時に行われる請求項３８に記載の半導体装置の製造方法。
【請求項４１】
前記第１の導電膜と第２の導電膜とをパターニングして、前記第１導電層と、前記第１導電層よりも小さいチャネル方向のサイズを有する第２導電層とを形成することにより、階段状の断面を有する積層構造のゲート電極を設ける工程は、誘導結合型プラズマエッチング法により行なわれる請求項２３から４０のいずれかに記載の半導体装置の製造方法。
【請求項４２】
前記第１の導電膜と第２の導電膜とをパターニングして、前記第１導電層と、前記第１導電層よりも小さいチャネル方向のサイズを有する第２導電層とを形成することにより、階段状の断面を有する積層構造のゲート電極を設ける工程は、リアクティブイオンエッチング法により行なわれる請求項２３から４０のいずれかに記載の半導体装置の製造方法。
【請求項４３】
前記ゲッタリング領域は、電子または正孔が移動する領域以外の領域に形成する請求項２３から４２のいずれかに記載の半導体装置の製造方法。
【請求項４４】
前記ゲッタリング領域は、前記ソース領域またはドレイン領域と接し、前記チャネル領域とは接しないように形成される請求項２３から４３のいずれかに記載の半導体装置の製造方法。
【請求項４５】
前記第２の加熱処理の後、少なくとも前記ソース領域あるいはドレイン領域の一部を含むコンタクト部とコンタクトする配線を形成する工程を更に包含する請求項２３から４４のいずれかに記載の半導体装置の製造方法。
【請求項４６】
前記第２の加熱処理により、前記島状半導体層のうち、少なくとも前記ソース領域およびドレイン領域にドープされた前記ｎ型不純物あるいは／およびｐ型不純物の活性化を行う請求項２３から４５のいずれかに記載の半導体装置の製造方法。
【請求項４７】
前記非晶質半導体膜を用意する工程は、
開口部を有するマスクを前記非晶質半導体膜上に形成する工程と、
前記開口部を通して前記触媒元素を前記非晶質半導体膜の選択された領域に添加する工程と
を含む請求項２３から４６のいずれかに記載の半導体装置の製造方法。
【請求項４８】
前記触媒元素は、Ｎｉ、Ｃｏ、Ｓｎ、Ｐｂ、Ｐｄ、Ｆｅ、およびＣｕからなる群から選択された少なくとも１種の元素を含む請求項２３から４７のいずれかに記載の半導体装置の製造方法。
【請求項４９】
前記第１の加熱処理の後、前記半導体膜にレーザー光を照射する工程を更に包含する請求項２３から４８のいずれかに記載の半導体装置の製造方法。
【請求項５０】
請求項１から２２のいずれかに記載の半導体装置を備えた電子機器。
【請求項５１】
前記半導体装置を用いて表示動作が実行される表示部を備えた請求項５０に記載の電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：以下、「ＴＦＴ」と略す。）を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、大型で高解像度の液晶表示装置や有機ＥＬ表示装置、高速で高解像度の密着型イメージセンサー、三次元ＩＣなどへの実現に向けて、ガラス等の絶縁基板上や、絶縁膜上に高性能な半導体素子を形成する試みがなされている。特に、同一基板上に画素部および駆動回路が設けられた液晶表示装置は、パーソナルコンピュータ（ＰＣ）向けのモニターとしてだけでなく、様々な用途に用いられてきており、一般家庭の中に進出し始めている。例えば、ＣＲＴ（Ｃａｔｈｏｄｅ−ｒａｙ  Ｔｕｂｅ）のかわりにテレビジョンとして液晶ディスプレイが、また、娯楽として映画を観たりゲームをしたりするための液晶フロントプロジェクターが、一般家庭に導入されるようになり、液晶表示装置の市場規模はかなりの勢いで大きくなってきている。さらに、ガラス基板上にメモリ回路やクロック発生回路等のロジック回路を内蔵したシステムオンパネルの開発もさかんに進められている。
【０００３】
高解像度な画像表示を行おうとすると画素に書き込む情報量が増え、さらにその情報は短時間で書き込まれなければ、そのような膨大な情報量を有する高精細な画像を動画表示したりすることは不可能である。そのため、駆動回路に用いられるＴＦＴは、より高速で動作することが求められている。高速動作を可能にするためには、高い電界効果移動度が得られる良好な結晶性を有する結晶質半導体膜を用いてＴＦＴを形成することが求められている。
【０００４】
ガラス基板上に良質な結晶質半導体膜を得る方法として、本発明者らは、非晶質半導体膜に結晶化を促進する作用を有する金属元素（触媒元素）を添加した後、加熱処理を施すことにより、従来より低温・短時間の加熱処理で、結晶の配向性が揃った良好な半導体膜が得られる技術を開発している。
【０００５】
しかし、触媒元素を用いて得られた結晶質ケイ素膜をそのまま半導体層として用いて作製されたＴＦＴには、オフ電流が突発的に増加してしまうという問題がある。結晶質ケイ素膜中では触媒元素が不規則に偏析しており、特に結晶粒界においてこのような偏析が顕著であることが確認されている。この偏析された触媒元素が、電流の逃げ道（リークパス）となり、オフ電流の突発的な増加を引き起こしているのではないかと考えられる。そこで、結晶質ケイ素膜の作製工程の後、触媒元素を半導体膜中から移動させて、半導体膜中の触媒元素濃度を低減させる必要がある。なお、本明細書では、半導体膜あるいは半導体膜のうちの所定の領域（チャネル領域や活性領域）から触媒元素を取り除くことを「ゲッタリング」と称する。
【０００６】
ゲッタリングを行うために、従来から様々な方法が提案されている。例えば特許文献１には、触媒元素を用いて結晶化された結晶質ケイ素膜の一部に、ゲッタリング領域として非晶質化された領域（非晶質領域）を形成する方法が開示されている。特許文献１の方法によると、非晶質領域が形成された結晶質ケイ素膜に対して加熱処理を行うことにより、非晶質領域の格子欠陥を利用して、そこに触媒元素を移動（ゲッタリング）させることができる。また、このような非晶質領域を、結晶質ケイ素膜のうち半導体素子形成領域以外に形成する方法と、結晶質ケイ素膜のうちＴＦＴのソース領域またはドレイン領域となる領域をゲッタリング領域として利用する方法とが開示されている。
【０００７】
しかしながら、結晶質ケイ素膜のうち半導体素子形成領域以外に非晶質ケイ素膜を形成する方法では、ゲッタリングのための工程付加によるプロセスの複雑化および高コスト化が問題となる。ソース領域またはドレイン領域となる領域をゲッタリング領域として利用する方法によると、製造工程が簡略化できるので、上記問題は改善されるが、非晶質領域のままではソース領域やドレイン領域として機能しないため、レーザー光などを用いて非晶質領域を活性化させる付加工程が必要となる。この付加工程で用いるレーザー照射装置は、高価であると共に装置構造が複雑であり、メンテナンス性も良くない。よって、装置面で製造コストが大きくなるので、必要不可欠な工程以外では極力使用したくない装置である。
【０００８】
一方、ゲッタリングのために非晶質領域の格子欠陥を利用する代わりに、触媒元素を移動させる作用を有する周期表第５族Ｂに属する元素（代表的には、リン、ヒ素等：ｎ型を付与する不純物元素でもある）を利用する方法も提案されている。
【０００９】
例えば特許文献２は、リンのもつゲッタリング作用に注目し、ＴＦＴのチャネル形成領域からソースおよびドレイン領域へ触媒元素を移動させることによりゲッタリングを行う方法が提案されている。この方法では、触媒元素を用いて結晶化させた結晶質ケイ素膜から、ＴＦＴの半導体層を形成する。この半導体層を用いてＮチャネル型ＴＦＴを作製する場合は、ソースおよびドレイン領域にリンをドーピングした後、加熱処理することにより、チャネル形成領域中の触媒元素をソースおよびドレイン領域へ移動させる。一方、Ｐチャネル型ＴＦＴを作製する場合には、ゲッタリングに用いるためのリンと、リンの濃度よりも高い濃度のホウ素とをソースおよびドレイン領域にドーピングする。この後、加熱処理することにより、触媒元素をソースおよびドレイン領域へ移動させる。
【００１０】
特許文献２の方法は、レーザ照射装置を用いないため、前述したような装置面の問題は有していない。しかしながら、特許文献２の方法を用いて薄膜トランジスタを量産することは困難である。その理由を以下に説明する。
【００１１】
特許文献２の方法では、ｎチャネル型ＴＦＴにおいて、ソース領域およびドレイン領域にドープされたｎ型を付与する５族Ｂに属する元素（リン等）は単独でゲッタリング元素として作用するが、ｐチャネル型ＴＦＴにおいて、ｐ型を付与する３族Ｂに属する元素（ボロン等）はゲッタリング元素として作用しないため、ｐチャネル型ＴＦＴのソース領域およびドレイン領域にもゲッタリング元素としてｎ型を付与する５族Ｂに属する元素を添加する必要がある。すなわち、ｐチャネル型ＴＦＴにおいては、触媒元素に対するゲッタリングのために高濃度にｎ型不純物元素が添加された領域をｐ型に反転させる（カウンタードープという）必要がある。ＴＦＴの半導体層において、ソース領域およびドレイン領域の電気抵抗は、ＴＦＴオン動作時に寄生抵抗となり、ＴＦＴの電流値を低下させるため、出来る限り低抵抗であることが望ましい。しかしながら、ｎ型をｐ型に反転させるためには、ｎ型不純物元素に対して１．５〜３倍以上の濃度のｐ型不純物元素を添加しなければならない。したがって、ゲッタリング効果を上げるためにｎ型を付与する５族Ｂに属する元素の添加量を上げると、ｐ型を付与する３族Ｂに属する元素の添加量もそれを反転させるために非常に高い濃度にまで上げる必要があり、ドーピング装置の処理能力を大きく圧迫していた。
【００１２】
また、特許文献３は、触媒元素を用いて結晶化された結晶質ケイ素膜の一部にリンなど５族Ｂ元素を選択的に導入し、基板の歪点を超えない温度範囲で加熱処理を行うことによって、５族Ｂの元素が導入された領域に触媒元素を移動（ゲッタリング）させる方法を開示している。このゲッタリング工程の後、５族Ｂの元素が導入された領域（ゲッタリング領域）を除去し、５族Ｂ元素が導入された以外の領域、すなわち触媒元素が除去された領域を使用して半導体装置の活性領域を形成している。
【００１３】
特許文献３の方法では、ゲッタリング領域は、結晶質ケイ素膜のうちＴＦＴの半導体層となる領域以外の領域に設けられるので、上述したカウンタードープを行う必要はない。しかしながら、この方法では、ゲッタリングに対する余分な工程が付加されるのに加え、さらにゲッタリング領域を除去するといった工程が増える。その結果、製造プロセスは複雑化し、製造コストは増加する。また、特許文献３の方法によって完成したＴＦＴは、半導体層内にゲッタリング領域を有していない。ゲッタリング領域を完全に取り除いてしまった場合、もしゲッタリング後に残留している触媒元素があると、ゲッタリング後の熱処理工程等で、そのような触媒元素が再度シリサイド化して析出することがある。
【特許文献１】特開平８−２１３３１７号公報
【特許文献２】特開平８−３３０６０２号公報
【特許文献３】特開平１０−２７０３６３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は上記問題に鑑みてなされたものであり、その目的は、薄膜トランジスタを備えた半導体装置において、薄膜トランジスタの性能を低下させることなく、結晶質半導体層における活性領域に含まれる触媒元素の濃度を十分に低減することにある。また、そのような装置を、工程数を増やすことなく、かつ低コストに製造することである。
【課題を解決するための手段】
【００１５】
本発明の半導体装置は、少なくともＮチャネル型薄膜トランジスタを備えた半導体装置であって、前記Ｎチャネル型薄膜トランジスタは、チャネル領域、ソース領域およびドレイン領域を含む結晶質領域を備えた半導体層と、前記半導体層の少なくとも前記チャネル領域、前記ソース領域および前記ドレイン領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記チャネル領域に対向するように形成されたゲート電極とを有し、前記半導体層は、前記ソース領域およびドレイン領域よりも高い濃度で触媒元素を含むゲッタリング領域をさらに有し、前記ゲート絶縁膜は前記ゲッタリング領域上には形成されていない、または、前記ゲート絶縁膜が前記ゲッタリング領域上にも形成されており、前記ソース領域および前記ドレイン領域上の前記ゲート絶縁膜の厚さは、前記ゲッタリング領域上の前記ゲート絶縁膜の厚さよりも大きい。
【００１６】
本発明の他の半導体装置は、Ｎチャネル型薄膜トランジスタおよびＰチャネル型薄膜トランジスタを備えた半導体装置であって、前記Ｎチャネル型薄膜トランジスタおよびＰチャネル型薄膜トランジスタはそれぞれ、チャネル領域、ソース領域およびドレイン領域を含む結晶質領域を備えた半導体層と、前記半導体層の少なくとも前記チャネル領域、前記ソース領域および前記ドレイン領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記チャネル領域に対向するように形成されたゲート電極とを有し、前記半導体層は、前記ソース領域およびドレイン領域よりも高い濃度で触媒元素を含むゲッタリング領域をさらに有し、前記ゲート絶縁膜は、前記Ｎチャネル型薄膜トランジスタにおける前記ゲッタリング領域上には形成されていない、または、前記ゲート絶縁膜が前記Ｎチャネル型薄膜トランジスタにおける前記ゲッタリング領域上にも形成されており、前記Ｎチャネル型ＴＦＴにおける前記ソース領域および前記ドレイン領域上の前記ゲート絶縁膜の厚さは、前記Ｎチャネル型薄膜トランジスタにおける前記ゲッタリング領域上の前記ゲート絶縁膜の厚さよりも大きい。
【００１７】
ある好ましい実施形態において、前記Ｎチャネル型薄膜トランジスタにおける前記ゲート電極の構造は、前記Ｐチャネル型薄膜トランジスタにおける前記ゲート電極の構造と異なっている。
【００１８】
ある好ましい実施形態において、前記Ｎチャネル型薄膜トランジスタにおける前記ゲート電極は、第１導電層および、前記第１導電層の上に形成され、前記第１導電層のチャネル方向のサイズよりも大きいチャネル方向のサイズを有する第２導電層を含み、前記Ｐチャネル型薄膜トランジスタにおける前記ゲート電極は、第１導電層および、前記第１導電層の上に形成され、前記第１導電層のチャネル方向のサイズと略同一なチャネル方向のサイズを有する第２導電層を含む。
【００１９】
ある好ましい実施形態において、前記Ｎチャネル型薄膜トランジスタの前記チャネル領域は、前記ゲート電極の前記第１導電層および第２導電層と重なっており、前記Ｎチャネル型薄膜トランジスタの前記半導体層のうち、前記ゲート電極の前記第１導電層と重なるが前記第２導電層と重ならない領域は、前記ソースおよび前記ドレイン領域よりも低濃度でＮ型不純物を含んでいる。
【００２０】
前記Ｐチャネル型薄膜トランジスタにおける前記ゲッタリング領域上の前記ゲート絶縁膜の厚さは、前記Ｐチャネル型薄膜トランジスタにおける前記ソース領域およびドレイン領域上の前記ゲート絶縁膜の厚さと同一であってもよい。
【００２１】
前記Ｎチャネル型薄膜トランジスタにおける前記ゲッタリング領域上の前記ゲート絶縁膜の厚さは、前記Ｐチャネル型薄膜トランジスタの前記ソース領域およびドレイン領域上の前記ゲート絶縁膜の厚さと同一であってもよい。
【００２２】
前記Ｎチャネル型薄膜トランジスタにおける前記ゲッタリング領域上の前記ゲート絶縁膜の厚さは、前記Ｐチャネル型薄膜トランジスタの前記ゲッタリング領域上の前記ゲート絶縁膜の厚さと同一であてもよい。
【００２３】
前記ゲッタリング領域は、前記薄膜トランジスタの動作時において電子または正孔が移動する領域以外に形成されていることが好ましい。
【００２４】
前記ゲッタリング領域は、前記チャネル領域と接していないことが好ましい。
【００２５】
前記ゲッタリング領域は前記半導体層の外縁部に形成されており、前記薄膜トランジスタは配線により他の薄膜トランジスタと電気的に接続され、前記薄膜とランジスタと前記配線との接続は、前記ソース領域あるいはドレイン領域の少なくとも一部の領域で行われていてもよい。
【００２６】
前記ゲッタリング領域では、前記ソースおよびドレイン領域、および／または前記チャネル領域よりも、非晶質成分の割合が多く結晶質成分の割合が少ないことが好ましい。
【００２７】
前記ゲッタリング領域のラマン分光スペクトルにおける非晶質半導体のＴＯフォノンピークＰａと結晶半導体のＴＯフォノンピークＰｃとの比Ｐａ／Ｐｃは、前記ソースおよびドレイン領域、および／または前記チャネル形成領域の比Ｐａ／Ｐｃよりも大きいことが好ましい。
【００２８】
前記Ｎチャネル型薄膜トランジスタの前記ゲッタリング領域は、ｎ型を付与する周期表第５族Ｂに属する不純物元素を、前記Ｎチャネル型薄膜トランジスタの前記ソース領域あるいはドレイン領域よりも高濃度で含むことが好ましい。
【００２９】
前記Ｎチャネル型薄膜トランジスタおよびＰチャネル型薄膜トランジスタのゲッタリング領域は、ｎ型を付与する周期表第５族Ｂに属する不純物元素と、ｐ型を付与する周期表第３族Ｂに属する不純物元素とを含んでもよい。
【００３０】
前記ゲッタリング領域は、前記ｎ型を付与する不純物元素を１×１０19／ｃｍ3以上３×１０21／ｃｍ3以下の濃度で含み、前記ｐ型を付与する不純物元素を１×１０19／ｃｍ3以上３×１０21／ｃｍ3以下の濃度で含んでもよい。
【００３１】
前記ゲッタリング領域に含まれる前記触媒元素は、Ｎｉ、Ｃｏ、Ｓｎ、Ｐｂ、Ｐｄ、Ｆｅ、Ｃｕから選ばれた一種または複数種の元素を含んでもよい。
【００３２】
前記ゲッタリング領域における前記触媒元素の濃度は５×１０18ａｔｏｍｓ／ｃｍ3以上であってもよい。
【００３３】
ある好ましい実施形態において、前記半導体層において少なくともチャネル領域は、結晶の〈１１１〉晶帯面が配向した領域で主に構成されている。
【００３４】
前記半導体層において少なくともチャネル領域は、結晶の〈１１１〉晶帯面が配向した領域で主に構成され、前記〈１１１〉晶帯面が配向した領域のうちの５０％以上が、（１１０）面配向または（２１１）面配向した領域であってもよい。
【００３５】
前記半導体層において少なくとも前記チャネル領域は複数の結晶ドメインを有し、前記結晶ドメインのドメイン径は２μｍ以上１０μｍ以下であってもよい。
【００３６】
前記ゲート電極は、Ｗ、Ｔａ、Ｔｉ、Ｍｏから選ばれた元素、または前記元素の合金材料の一種または複数種から形成されていてもよい。
【００３７】
本発明による半導体装置の製造方法は、Ｎチャネル型薄膜トランジスタおよびＰチャネル型薄膜トランジスタを備えた半導体装置の製造方法であって、結晶化を促進する触媒元素が少なくとも一部に添加された非晶質半導体膜を用意する工程と、前記非晶質半導体膜に対して第１の加熱処理を行うことにより、前記非晶質半導体膜の少なくとも一部を結晶化し、結晶質領域を含む結晶質半導体膜を得る工程と、前記結晶質半導体膜をパターニングすることにより、それぞれが結晶質領域を備えた複数の島状半導体層を形成する工程と、前記島状半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に第１の導電膜を堆積させる工程と、前記第１の導電膜上に第２の導電膜を堆積させる工程と、前記第１の導電膜と第２の導電膜とをパターニングして、前記第１導電層と、前記第１導電層よりも小さいチャネル方向のサイズを有する第２導電層とを形成することにより、階段状の断面を有する積層構造のゲート電極を設ける工程と、Ｎチャネル型薄膜トランジスタの活性層となる島状半導体層のうちゲッタリング領域となる領域とＰチャネル型薄膜トランジスタの活性層となる島状半導体層の全体とが露呈し、Ｎチャネル型薄膜トランジスタのソース領域及びドレイン領域となる領域及びＮチャネル型薄膜トランジスタのゲート電極が覆われるように第１のマスクを形成する工程と、前記第１のマスク及びＰチャネル型薄膜トランジスタの前記ゲート電極をマスクとして、それより露呈している領域の前記半導体層に対し、ｐ型を付与する不純物元素をドーピングする工程と、前記第１のマスクにより露呈しているＰチャネル型薄膜トランジスタのゲート電極においてのみ、前記第２導電層をマスクとして前記第１導電層をエッチングする工程と、前記ゲート絶縁膜のうち前記第１のマスクにより露呈している部分を薄膜化あるいは除去する工程と、前記第１のマスクを除去する工程と、前記Ｎチャネル型薄膜トランジスタの活性層となる島状半導体層全体とＰチャネル型薄膜トランジスタの活性層となる島状半導体層のゲッタリング領域となる領域が露呈し、Ｐチャネル型薄膜トランジスタのソース領域及びドレイン領域となる領域及びＰチャネル型薄膜トランジスタの前記ゲート電極が覆われるように第２のマスクを形成する工程と、前記第２のマスク及びＮチャネル型薄膜トランジスタの前記ゲート電極をマスクとして、それより露呈している領域の前記半導体層に対し、ｎ型を付与する不純物元素をドーピングする工程と、第２の加熱処理を行うことにより、前記島状半導体層中の前記触媒元素の少なくとも一部を前記ゲッタリング領域に移動させる工程とを包含する。
【００３８】
本発明による半導体装置の他の製造方法は、Ｎチャネル型薄膜トランジスタおよびＰチャネル型薄膜トランジスタを備えた半導体装置の製造方法であって、結晶化を促進する触媒元素が少なくとも一部に添加された非晶質半導体膜を用意する工程と、前記非晶質半導体膜に対して第１の加熱処理を行うことにより、前記非晶質半導体膜の少なくとも一部を結晶化し、結晶質領域を含む半導体膜を得る工程と、前記半導体膜をパターニングすることにより、それぞれが結晶質領域を備えた複数の島状半導体層を形成する工程と、前記島状半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に第１の導電膜を堆積させる工程と、前記第１の導電膜上に第２の導電膜を堆積させる工程と、前記第１の導電膜と第２の導電膜とをパターニングして、前記第１導電層と、前記第１導電層よりも小さいチャネル方向のサイズを有する第２導電層とを形成することにより、階段状の断面を有する積層構造のゲート電極を設ける工程と、Ｎチャネル型薄膜トランジスタの活性層となる島状半導体層のゲッタリング領域となる領域とＰチャネル型薄膜トランジスタの活性層となる島状半導体層の全体を露呈させ、Ｎチャネル型薄膜トランジスタの活性層となる島状半導体層のうちソース領域及びドレイン領域となる領域及びＮチャネル型薄膜トランジスタの前記ゲート電極を覆うように第１のマスクを形成する工程と、前記第１のマスクにより露呈しているＰチャネル型薄膜トランジスタのゲート電極においてのみ、前記第２導電層をマスクとして前記第１導電層をエッチングする工程と、前記ゲート絶縁膜のうち前記第１のマスクにより露呈している部分を薄膜化あるいは除去する工程と、前記第１のマスク及びＰチャネル型薄膜トランジスタのゲート電極をマスクとして、それより露呈している領域の前記半導体層に対し、ｐ型を付与する不純物元素をドーピングする工程と、前記第１のマスクを除去する工程と、前記Ｎチャネル型薄膜トランジスタの活性層となる島状半導体層全体とＰチャネル型薄膜トランジスタの活性層となる島状半導体層のゲッタリング領域となる領域が露呈し、Ｐチャネル型薄膜トランジスタのソース領域及びドレイン領域となる領域及びＰチャネル型薄膜トランジスタのゲート電極上が覆われるように第２のマスクを形成する工程と、前記第２のマスク及びＮチャネル型薄膜トランジスタのゲート電極をマスクとして、それより露呈している領域の前記半導体層に対し、ｎ型を付与する不純物元素をドーピングする工程と、第２の加熱処理を行うことにより、前記島状半導体層中の前記触媒元素の少なくとも一部を前記ゲッタリング領域に移動させる工程とを包含する。
【００３９】
本発明による半導体装置のさらに他の製造方法は、Ｎチャネル型薄膜トランジスタおよびＰチャネル型薄膜トランジスタを備えた半導体装置の製造方法であって、結晶化を促進する触媒元素が少なくとも一部に添加された非晶質半導体膜を用意する工程と、前記非晶質半導体膜に対して第１の加熱処理を行うことにより、前記非晶質半導体膜の少なくとも一部を結晶化し、結晶質領域を含む半導体膜を得る工程と、前記半導体膜をパターニングすることにより、それぞれが結晶質領域を備えた複数の島状半導体層を形成する工程と、前記島状半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に第１の導電膜を堆積させる工程と、前記第１の導電膜上に第２の導電膜を堆積させる工程と、前記第１の導電膜と第２の導電膜とをパターニングして、前記第１導電層と、前記第１導電層よりも小さいチャネル方向のサイズを有する第２導電層とを形成することにより、階段状の断面を有する積層構造のゲート電極を設ける工程と、Ｎチャネル型薄膜トランジスタの活性層となる島状半導体層のゲッタリング領域となる領域とＰチャネル型薄膜トランジスタの活性層となる島状半導体層の全体とが露呈し、Ｎチャネル型薄膜トランジスタのソース領域及びドレイン領域となる領域及びＮチャネル型薄膜トランジスタの前記ゲート電極が覆われるように第１のマスクを形成する工程と、前記第１のマスクにより露呈しているＰチャネル型薄膜トランジスタの前記ゲート電極においてのみ、前記第２導電層をマスクとして前記第１導電層をエッチングする工程と、前記第１のマスク及びＰチャネル型薄膜トランジスタの前記ゲート電極をマスクとして、それより露呈している領域の前記半導体層に対し、ｐ型を付与する不純物元素をドーピングする工程と、前記ゲート絶縁膜のうち前記第１のマスクより露呈している部分を薄膜化あるいは除去する工程と、前記第１のマスクを除去する工程と、前記Ｎチャネル型薄膜トランジスタの活性層となる島状半導体層全体とＰチャネル型薄膜トランジスタの活性層となる島状半導体層のゲッタリング領域となる領域が露呈し、Ｐチャネル型薄膜トランジスタのソース領域及びドレイン領域となる領域及びＰチャネル型薄膜トランジスタの前記ゲート電極上が覆われるように第２のマスクを形成する工程と前記第２のマスク及びＮチャネル型薄膜トランジスタのゲート電極をマスクとして、それより露呈している領域の前記半導体層に対し、ｎ型を付与する不純物元素をドーピングする工程と、第２の加熱処理を行うことにより、前記島状半導体層中の前記触媒元素の少なくとも一部を前記ゲッタリング領域に移動させる工程とを包含する。
【００４０】
前記第１のマスクにより露呈しているＰチャネル型薄膜トランジスタのゲート電極においてのみ、前記第２導電層をマスクとして前記第１導電層をエッチングする工程は、前記ゲート絶縁膜のうち前記第１のマスクより露呈している領域を薄膜化あるいは除去する工程の後に行われてもよい。
【００４１】
前記第１のマスクにより露呈しているＰチャネル型薄膜トランジスタのゲート電極においてのみ、前記第２導電層をマスクとして前記第１導電層をエッチングする工程と、前記ゲート絶縁膜のうち前記第１のマスクより露呈している領域を薄膜化あるいは除去する工程とは、同一のエッチング装置内にて連続して行われてもよい。
【００４２】
前記第１のマスクにより露呈しているＰチャネル型薄膜トランジスタのゲート電極においてのみ、前記第２導電層をマスクとして前記第１導電層をエッチングする工程と、前記第１のマスクを除去する工程とは、同一のエッチング装置内にて連続して行われてもよい。
【００４３】
前記ゲート絶縁膜のうち前記第１のマスクより露呈している領域を薄膜化あるいは除去する工程と、前記第１のマスクを除去する工程とは、同一のエッチング装置内にて連続して行われてもよい。
【００４４】
前記第１のマスクにより露呈しているＰチャネル型薄膜トランジスタのゲート電極においてのみ、前記第２導電層をマスクとして前記第１導電層をエッチングする工程と、前記ゲート絶縁膜のうち前記第１のマスクより露呈している領域を薄膜化あるいは除去する工程と、前記第１のマスクを除去する工程とは、同一のエッチング装置内にて連続して行われてもよい。
【００４５】
前記第１のマスクにより露呈しているＰチャネル型薄膜トランジスタのゲート電極においてのみ、前記第２導電層をマスクとして前記第１導電層をエッチングする工程と、前記ゲート絶縁膜のうち前記第１のマスクより露呈している領域を薄膜化あるいは除去する工程とは、同時に行われてもよい。
【００４６】
前記第１のマスクにより露呈しているＰチャネル型薄膜トランジスタのゲート電極においてのみ、前記第２導電層をマスクとして前記第１導電層をエッチングする工程と、前記第１のマスクを除去する工程とは、同時に行われる。
【００４７】
前記ゲート絶縁膜のうち前記第１のマスクより露呈している領域を薄膜化あるいは除去する工程と、前記第１のマスクを除去する工程とは、同時に行われてもよい。
【００４８】
前記第１のマスクにより露呈しているＰチャネル型薄膜トランジスタのゲート電極においてのみ、前記第２導電層をマスクとして前記第１導電層をエッチングする工程と、前記ゲート絶縁膜のうち前記第１のマスクより露呈している領域を薄膜化あるいは除去する工程と、前記第１のマスクを除去する工程とは、同時に行われてもよい。
【００４９】
ある好ましい実施形態において、前記第１の導電膜と第２の導電膜とをパターニングして、前記第１導電層と、前記第１導電層よりも小さいチャネル方向のサイズを有する第２導電層とを形成することにより、階段状の断面を有する積層構造のゲート電極を設ける工程は、前記第２の導電膜を第１のテーパー角度を有するようにエッチング加工する工程と、前記第１の導電膜をエッチング加工する工程と、前記第１のテーパー角度を有するようにエッチング加工された第２の導電膜を、さらに選択的にエッチング加工し、第１のテーパー角度よりも大きなテーパー角度となる第２のテーパー角度を有するようにエッチング加工する工程とを包含する。
【００５０】
前記第２の導電膜を第１のテーパー角度を有するようにエッチング加工する工程と、前記第１の導電膜をエッチング加工する工程と、前記第１のテーパー角度を有するようにエッチング加工された第２の導電膜を、さらに選択的にエッチング加工し、第１のテーパー角度よりも大きなテーパー角度となる第２のテーパー角度を有するようにエッチング加工する工程とは、エッチング装置内にて連続的に行なわれてもよい。
【００５１】
前記第２のマスク及びＮチャネル型薄膜トランジスタのゲート電極をマスクとして、それより露呈している領域の前記半導体層に対し、ｎ型を付与する不純物元素をドーピングする工程では、前記ゲート電極の前記第２導電層をマスクとし、前記第１導電層を越して、前記ドーピングが行なわれてもよい。
【００５２】
ある好ましい実施形態において、前記第２のマスク及びＮチャネル型薄膜トランジスタのゲート電極をマスクとして、それより露呈している領域の前記半導体層に対し、ｎ型を付与する不純物元素をドーピングする工程は、前記ゲート電極の前記第２導電層をマスクとし、前記第１導電層を越して、前記ｎ型を付与する不純物元素を低濃度にドーピングする工程と、前記ゲート電極の前記第１導電層をマスクとして、前記ｎ型を付与する不純物元素を高濃度にドーピングする工程と包含する。
【００５３】
前記ゲート電極の前記第２導電層をマスクとし、前記第１導電層を越して、前記ｎ型を付与する不純物元素を低濃度にドーピングする工程と、前記ゲート電極の前記第１導電層をマスクとして、前記ｎ型を付与する不純物元素を高濃度にドーピングする工程とは、同一のドーピング装置内で連続して行われてもよい。
【００５４】
前記ゲート電極の前記第２導電層をマスクとし、前記第１導電層を越して、前記ｎ型を付与する不純物元素を低濃度にドーピングする工程と、前記ゲート電極の前記第１導電層をマスクとして、前記ｎ型を付与する不純物元素を高濃度にドーピングする工程とは、同時に行われてもよい。
【００５５】
前記第１の導電膜と第２の導電膜とをパターニングして、前記第１導電層と、前記第１導電層よりも小さいチャネル方向のサイズを有する第２導電層とを形成することにより、階段状の断面を有する積層構造のゲート電極を設ける工程は、誘導結合型プラズマエッチング法により行なわれてもよい。
【００５６】
前記第１の導電膜と第２の導電膜とをパターニングして、前記第１導電層と、前記第１導電層よりも小さいチャネル方向のサイズを有する第２導電層とを形成することにより、階段状の断面を有する積層構造のゲート電極を設ける工程は、リアクティブイオンエッチング法により行なわれてもよい。
【００５７】
前記ゲッタリング領域は、電子または正孔が移動する領域以外の領域に形成することが好ましい。
【００５８】
前記ゲッタリング領域は、前記ソース領域またはドレイン領域と接し、前記チャネル領域とは接しないように形成されることが好ましい。
【００５９】
前記第２の加熱処理の後、少なくとも前記ソース領域あるいはドレイン領域の一部を含むコンタクト部とコンタクトする配線を形成する工程を更に包含してもよい。
【００６０】
前記第２の加熱処理により、前記島状半導体層のうち、少なくとも前記ソース領域およびドレイン領域にドープされた前記ｎ型不純物あるいは／およびｐ型不純物の活性化を行うことができる。
【００６１】
ある好ましい実施形態において、前記非晶質半導体膜を用意する工程は、開口部を有するマスクを前記非晶質半導体膜上に形成する工程と、前記開口部を通して前記触媒元素を前記非晶質半導体膜の選択された領域に添加する工程とを含む。
【００６２】
前記触媒元素は、Ｎｉ、Ｃｏ、Ｓｎ、Ｐｂ、Ｐｄ、Ｆｅ、およびＣｕからなる群から選択された少なくとも１種の元素を含んでもよい。
【００６３】
前記第１の加熱処理の後、前記半導体膜にレーザー光を照射する工程を更に包含してもよい。
【００６４】
本発明の電子機器は、上記のいずれかの半導体装置を備える。
【００６５】
ある好ましい実施形態において、前記半導体装置を用いて表示動作が実行される表示部を備える。
【発明の効果】
【００６６】
本発明によると、触媒元素を用いて形成された結晶質半導体層の活性領域、特にチャネル形成領域やチャネル形成領域とソース領域またはドレイン領域との接合部に残留する触媒元素を十分に低減できる。特に、Ｎチャネル型ＴＦＴにおいて、ソースおよびドレイン領域の高抵抗化を抑えつつ、ゲッタリング能力に優れたゲッタリング領域を形成できる。従って、高信頼性で高性能な薄膜トランジスタを備えた半導体装置を提供できる。さらに、本発明によれば、上記半導体装置を簡易なプロセスで製造できる。
【発明を実施するための最良の形態】
【００６７】
ゲッタリングするためのメカニズムとしては、結晶質半導体膜のうちのある領域の触媒元素に対する固溶度を他の領域よりも上げると、触媒元素がその所定の領域に移動するという作用（第１のゲッタリング作用）によるものと、結晶質半導膜の一領域に触媒元素をトラップするような欠陥あるいは局所的な偏析サイトが形成されると、その領域に触媒元素が移動してトラップされる作用（第２のゲッタリング作用）によるものとがある。
【００６８】
特許文献２および３に開示される方法のように、触媒元素を移動させる作用を有する周期表第５族Ｂに属する元素（ゲッタリング元素）を結晶質ケイ素膜に導入すると、ゲッタリング元素が導入された領域での触媒元素に対する固溶度が上がる。すなわち、第１のゲッタリング作用を利用してゲッタリングの移動が行われる。これに対して、特許文献１に開示される方法では、非晶質領域の格子欠陥が触媒元素をトラップする局所的な偏析サイトとなるので、第２のゲッタリング作用を利用したゲッタリングが行われる。また、非晶質領域における触媒元素の自由エネルギーは結晶質領域よりも低いために、触媒元素が非晶質領域へ拡散し易いような性質も持ち合わせている。
【００６９】
ここで、ゲッタリング工程を簡略化するための有効な方法の一つとして、前述のような、ＴＦＴ半導体層のソース領域またはドレイン領域となる領域に触媒元素を移動させ、チャネル領域から触媒元素を取り除くような方法では、前述の課題に加え、大きな問題点が生じることがわかった。ゲッタリング領域におけるゲッタリング能力を高めるためには、第１のゲッタリング作用および第２のゲッタリング作用を十分に引き出すことが必要である。しかし、結晶質半導体膜のうちＴＦＴのソース領域やドレイン領域となる領域において、ゲッタリング作用を十分に高めることは困難である。なぜなら、ゲッタリング効率を高めるためには、ゲッタリング領域（ソースおよびドレイン領域となる領域）に多量のゲッタリング元素を導入し、さらにその領域を非晶質化させることが有効となるが、このようなプロセスはゲッタリング領域の抵抗値を大きく悪化させる。そのようなゲッタリング領域を、ゲッタリング工程の後にソース領域およびドレイン領域として機能させるのは難しいからである。
【００７０】
ゲッタリング元素を結晶質半導体膜に多量にイオン注入すると、注入された領域の結晶は崩れ非晶質化される。このときの非晶質化は、半導体膜の上面側より開始され、下面側まで完全に非晶質化されてしまうと、その後、加熱処理を行なっても回復しないような状態となる。ソース領域およびドレイン領域をゲッタリング領域として利用する従来の方法では、イオン注入後のゲッタリング領域を、後の加熱処理において、ある程度結晶回復させ、低抵抗化させる必要がある。このため、このような方法では、多量のゲッタリング元素を注入してゲッタリング効率を上げることは難しく、結晶回復できるレベルの注入量に抑えておく必要がある。しかしながら、ゲッタリング元素の注入量が少ないと、ゲッタリング能力が大きく低下するため、ゲッタリング元素の注入量のコントロールが最大の課題となっている。
【００７１】
上記方法をドライバー一体型の液晶表示装置に実際に適用したところ、基板の一部では、ソース領域、ドレイン領域が非晶質化し高抵抗となって、その部分に形成されたＴＦＴのオン特性が不良となり、ドライバー不良が発生した。また、基板の他の一部では、ゲッタリング元素の導入量が少ないために、ゲッタリング不足が生じ、オフ動作時のリーク電流増大により、ライン欠陥や点欠陥が発生した。このように、プロセスマージンが極めて少なく、到底量産適用できるものではなかった。
【００７２】
特許文献１の方法では、非晶質領域のままではソースおよびドレイン領域として機能しないためレーザー光などを用いて活性化する付加工程が必要としている。但し、上述したように、レーザー照射装置は、高価であると共に装置構造が複雑であり、メンテナンス性も良くないため、結果的に製造コストが大きくなると共に、良品率を低下させる原因にもなる。また、レーザー照射だけでは、チャネル領域とソース領域、ドレイン領域との接合部に生じた結晶欠陥を回復させることができず、信頼性の悪化やオフ動作時のリーク電流の増大などが見られる。また、このようなソース領域およびドレイン領域をそのままゲッタリング領域として利用する従来の方法では、いずれにしても、このチャネル領域とソース・ドレイン領域の接合部はゲッタリング領域と非ゲッタリング領域との境界でもあり、チャネル領域とドレイン領域との接合部に存在する触媒元素の偏析を取り除くことができない。
【００７３】
さらに、特許文献１の方法のように、非晶質状態となっているゲッタリング領域（ソース領域およびドレイン領域）を最終的に結晶化してしまうと、その後のゲッタリング作用は小さくなり、加熱処理で一旦移動させた触媒元素が、その後の工程で逆流することがある。また、製造工程内でこのような触媒元素の逆流がないようにしたとしても、ＴＦＴの駆動で少なからず熱が発生し、一旦ゲッタリング領域に移動させた触媒元素が、ＴＦＴ駆動時にチャネル領域へと逆流し、信頼性において問題が生じる場合が見られる。したがって、ＴＦＴの活性層においてゲッタリング領域を設ける場合には、その領域はＴＦＴ完成時においても同様のゲッタリング状態を維持し、ゲッタリング工程時と同レベルのゲッタリング能力を保つようにしておくことが望ましいことがわかっている。
【００７４】
本発明は、上述したような従来のゲッタリング方法の課題を解決するためになされたものである。以下、図面を参照しながら、本発明による装置の実施形態の構成を説明する。
【００７５】
図１に示す半導体装置１５は、Ｎチャネル型の薄膜トランジスタ１０ｎとＰチャネル型の薄膜トランジスタ１０ｐとを備えている。これらの薄膜トランジスタ１０ｎ、１０ｐはそれぞれ、チャネル領域７ｎ、７ｐ、ソース領域およびドレイン領域９ｎ、９ｐを含む結晶質領域を備えた半導体層１３ｎ、１３ｐと、半導体層１３ｎ、１３ｐの少なくともチャネル領域７ｎ、７ｐ、ソース領域およびドレイン領域９ｎ、９ｐの上に形成されたゲート絶縁膜３と、ゲート絶縁膜３を介してチャネル領域７ｎ、７ｐに対向するように形成されたゲート電極５ｎ、５ｐとを有する。Ｎチャネル型薄膜トランジスタ１０ｎとＰチャネル型薄膜トランジスタ１０ｐの半導体層１３ｎ、１３ｐは、ソース領域およびドレイン領域９ｎ、９ｐよりも高濃度で触媒元素を含むゲッタリング領域１１ｎ、１１ｐをさらに有している。また、Ｎチャネル型薄膜トランジスタ１０ｎにおいて、ゲッタリング領域１１ｎ、１１ｐの上のゲート絶縁膜３の厚さは、ソース領域およびドレイン領域９ｎ、９ｐの上のゲート絶縁膜３の厚さよりも小さい。あるいは、Ｎチャネル型薄膜トランジスタ１０ｎのゲッタリング領域１１ｎの上にはゲート絶縁膜３が形成されていなくてもよい。
【００７６】
なお、半導体装置１５は、Ｎチャネル型およびＰチャネル型薄膜トランジスタ１０ｎ、１０ｐを備えているが、本発明の半導体装置は少なくともＮチャネル型薄膜トランジスタを備えていれば良い。
【００７７】
このように、本実施形態では、ＴＦＴの半導体層１３ｎ、１３ｐに、ソース領域およびドレイン領域９ｎ、９ｐとは別にゲッタリング領域１１ｎ、１１ｐを有することを特徴とする。そして、そのゲッタリング領域１１ｎの上に設けられたゲート絶縁膜３の厚さが、ソースおよびドレイン領域９ｎの上よりも薄くなるよう構成される。すなわち、ゲート絶縁膜３を選択的に薄膜化し、その部分にゲッタリング領域１１ｎを形成する訳である。トップゲート型ＴＦＴにおいては、半導体層１３ｎ、１３ｐに対する不純物元素の注入は、一般的に上層のゲート絶縁膜３を越して行なわれる。所謂ゲート絶縁膜３に対してのスルードープである。このとき半導体層１３ｎ、１３ｐに注入される不純物元素の濃度と、その領域での結晶状態（非晶質化度合い）は、このイオン注入条件（主に加速電圧とドーズ量）とゲート絶縁膜３の厚さによって決まる。
【００７８】
言い換えると、本実施形態では、半導体層１３ｎ、１３ｐのうちソースおよびドレイン領域９ｎ、９ｐとなる領域以外の領域にゲッタリングのための専用領域１１ｎ、１１ｐを設け、半導体層１３ｎ、１３ｐの上にゲート絶縁膜３を設ける。このとき、少なくともＮチャネル型薄膜トランジスタ１０ｎにおいて、ゲート絶縁膜３のうち、低抵抗が要求されるソースおよびドレイン領域９ｎの上に位置する部分の厚さが、ゲッタリング能力が要求されるゲッタリング領域１１ｎの上に位置する部分の厚さよりも大きくなるようにゲート絶縁膜３を設け、このゲート絶縁膜越しにスルードーピング処理を行なう。これにより、ゲッタリング領域１１ｎとソースおよびドレイン領域９ｎとを異なるドーピング状態とすることができる。その結果、ソースおよびドレイン領域９ｎはゲッタリングに左右されず、実質上分離した工程で形成されるので、低抵抗化を目的としてｎ型不純物やｐ型不純物の添加量を最適化できる。また、ゲッタリング領域１１ｎの注入量や非晶質化度合いなども、ソースおよびドレイン領域９ｎとは別個に、ゲッタリングの目的のみに絞って最適化することができる。
【００７９】
よって、前述のソース／ドレイン領域をゲッタリング領域として利用する従来方法と比べると、本実施形態によるゲッタリング方法は、プロセスの短縮や簡略化はそのままに、プロセスマージンをより広くでき、さらにはゲッタリング能力を大きく高めることができる。また、ドーピング装置のスループットも向上することができる。さらに、ソース／ドレイン領域をゲッタリング領域として用いる従来方法とは異なり、ソース／ドレイン領域９ｎ、９ｐも非ゲッタリング領域となるので、チャネル領域７ｎ、７ｐとソース／ドレイン領域９ｎ、９ｐとの接合部も完璧にゲッタリングが可能であり、ＴＦＴ特性上問題となっているオフ動作時のリーク電流の増大をほぼ完全に抑えることができ、さらに高い信頼性も同時に確保することができる。
【００８０】
Ｎチャネル型薄膜トランジスタ１０ｎとＰチャネル型薄膜トランジスタ１０ｐとは異なるＴＦＴ構造を有することが好ましい。以下、その理由を説明する。
【００８１】
薄膜トランジスタの信頼性の上では、特にＮチャネル型ＴＦＴにおいては、ソースおよびドレイン領域とチャネル領域との間に低濃度Ｎ型不純物領域（ＬＤＤ領域）を設置し、そこにかかる電界集中を緩和する方法が有効であることが知られている。ホットキャリアによる劣化やオフ動作時のリーク電流抑制等において、ゲッタリングが若干不十分であっても、ＬＤＤ領域を設けることで、信頼性に対するマージンを拡大できる。このとき、より信頼性を高めるためには、ゲート電極に一部オーバーラップするようにＬＤＤ領域を設定する構造（Ｇａｔｅ−ｄｒａｉｎ  Ｏｖｅｒｌａｐｐｅｄ  ＬＤＤ；ＧＯＬＤ構造）が特に有効である。しかし、ＧＯＬＤ構造を用いると、薄膜トランジスタの寄生容量が増加し、信号遅延を引き起こす可能性がある。そのため、通常の構造でも十分な信頼性が確保できるＰチャネル型ＴＦＴでは、ＧＯＬＤ構造を適用しないほうが良い。このようにＮチャネル型ＴＦＴとＰチャネル型ＴＦＴとでは最適なＴＦＴ構造は異なっている。
【００８２】
しかしながら、従来の半導体装置では、これらのＴＦＴは通常は同様の工程で形成されるため、ＴＦＴの導電型の種類によってＴＦＴ構造を変更すると、製造プロセスの複雑化や高コスト化を招いてしまうという問題があった。
【００８３】
これに対し、次に説明する実施形態では、Ｎチャネル型薄膜トランジスタ１０ｎおよびＰチャネル型薄膜トランジスタ１０ｐは、互いに異なる構造のゲート電極５ｎ、５ｐを有しており、これにより、導電型の異なる2種類のＴＦＴの構造を作り分けることができる。
【００８４】
例えば、ゲート電極５ｎ、５ｐは、第１の導電膜から形成された下層と第２の導電膜から形成された上層とからなる二層構造からなっており、Ｎチャネル型薄膜トランジスタ１０ｎのゲート電極５ｎでは、下層の第１導電層の幅が上層の第２導電層の幅より大きく、Ｐチャネル型薄膜トランジスタ１０ｐのゲート電極５ｐでは、下層の第１導電層の幅と上層の第２導電層の幅とが概略同一であってもよい。このとき、Ｎチャネル型薄膜トランジスタ１０ｎの半導体層１３ｎのうち、ゲート電極５ｎの第１導電層とのみ重なる領域は、低濃度にＮ型不純物が含まれたＬＤＤ領域であり、第１導電層および第２導電層と重なる領域は、チャネル領域７ｎであってもよい。これにより、Ｎチャネル型薄膜トランジスタ１０ｎにおけるソースおよびドレイン領域９ｎとチャネル領域７ｎとの間に、ゲート電極とオーバーラップする低濃度Ｎ型不純物領域（ＬＤＤ領域）を設置できるので、そこにかかる電界集中を緩和できる。また、ホットキャリアによる劣化やオフ動作時のリーク電流抑制等において、ゲッタリングが若干不十分であっても、信頼性に対するマージンの拡大が図れる。一方、Ｐチャネル型薄膜トランジスタ１０ｐでは、ゲート電極５ｐにオーバーラップするＰ型不純物領域が存在しないために、寄生容量の増加による信号遅延を引き起こさない。なお、Ｐチャネル型薄膜トランジスタ１０ｐは、ＬＤＤ構造を有していなくても十分な信頼性を確保できる。
【００８５】
上記構成を有する半導体装置１５は、例えば以下のような方法で製造できる。
【００８６】
まず、結晶化を促進する触媒元素が少なくとも一部に添加された非晶質半導体膜を用意する。次に、非晶質半導体膜に対して第１の加熱処理を行うことにより、非晶質半導体膜の少なくとも一部を結晶化し、結晶質領域を含む半導体膜を得る。この後、結晶質領域を含む半導体膜をパターニングすることにより、それぞれが結晶質領域を備えた複数の島状半導体層を形成する。次に、島状半導体層上にゲート絶縁膜を形成した後、ゲート絶縁膜上に第１の導電膜を堆積させ、さらに第１の導電膜上に第２の導電膜を堆積させる。次いで、第１の導電膜と第２の導電膜とをパターニング（エッチング）し、第１導電層および第２導電層を有するゲート電極を形成する。例えば、第１導電層の幅よりも第２導電層の幅が狭くなるような階段状の積層構造を有するゲート電極を形成する。続いて、Ｎチャネル型ＴＦＴの活性層となる島状半導体層のゲッタリング領域となる領域とＰチャネル型ＴＦＴの活性層となる島状半導体層の全体とが露呈し、Ｎチャネル型ＴＦＴのソース領域及びドレイン領域となる領域及びゲート電極上が覆われるように第１のマスクを形成する。この第１のマスク及びＰチャネル型ＴＦＴのゲート電極をマスクとして、半導体層のうちそれらのマスクから露呈している領域に対し、ｐ型を付与する不純物元素をドーピングする。この後、第１のマスクにより露呈しているＰチャネル型ＴＦＴのゲート電極においてのみ、第２導電層をマスクとして、第１導電層をエッチングする。続いて、ゲート絶縁膜のうち第１のマスクにより露呈している領域をエッチングし、薄膜化あるいは除去した後、第１のマスクを除去する。さらに、Ｎチャネル型ＴＦＴの活性層となる島状半導体層全体とＰチャネル型ＴＦＴの活性層となる島状半導体層のゲッタリング領域となる領域が露呈し、Ｐチャネル型ＴＦＴのソース領域及びドレイン領域となる領域及びゲート電極上が覆われるように第２のマスクを形成する。この第２のマスク及びＮチャネル型ＴＦＴのゲート電極をマスクとして、半導体層のうちそれらのマスクから露呈している領域に対し、ｎ型を付与する不純物元素をドーピングする。続いて、第２の加熱処理を行うことにより、島状半導体層中の触媒元素の少なくとも一部をゲッタリング領域に移動させる。
【００８７】
なお、本明細書では、ＴＦＴの「活性層」は、結晶質半導体膜からなる島状半導体層から形成され、チャネル領域、ソースおよびドレイン領域、ゲッタリング領域、ＬＤＤ領域などを含む結晶質半導体層を指す。これに対し、ＴＦＴの「活性領域」は、結晶質半導体層のうちソースおよびドレイン領域、チャネル領域、ＬＤＤ領域などを含み、ゲッタリング領域は含まないものとする。
【００８８】
本実施形態の装置は上記方法で製造されるので、ゲッタリングの効率化を図るゲート絶縁膜の薄膜化工程と、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴの構造を作り分ける工程を、相互に利用でき、共通化できる。これにより、本発明による高性能、高信頼性の半導体装置を製造する工程を大幅に簡略化できる。
【００８９】
ここで、第１のマスク及びＰチャネル型ＴＦＴのゲート電極をマスクとして、半導体層のうちそれらのマスク露呈している領域に対し、ｐ型を付与する不純物元素をドーピングする工程（工程Ａ）、第１のマスクにより露呈しているＰチャネル型ＴＦＴのゲート電極においてのみ、第２導電層をマスクとして第１導電層をエッチングする工程（工程Ｂ）、ゲート絶縁膜のうち第１のマスクにより露呈している領域をエッチングし、薄膜化あるいは除去する工程（工程Ｃ）、および第１のマスクを除去する工程（工程Ｄ）の４つの工程は、順序が入れ替わっても特に問題ない。また、工程Ｂ、Ｃ、Ｄのいずれか２つあるいは全部を共通化し、同一のエッチング装置内での連続処理、さらには同時処理とすることで、工程上は単一工程と見なすことができ、さらなる工程の簡略化および低コスト化が図れる。
【００９０】
また、本実施形態では、Ｐチャネル型ＴＦＴでは、ゲッタリング領域上のゲート絶縁膜の厚さとソース領域およびドレイン領域上のゲート絶縁膜の厚さとは略同一であってもよい。また、Ｎチャネル型ＴＦＴにおけるゲッタリング領域上のゲート絶縁膜の厚さが、Ｐチャネル型ＴＦＴのソース領域およびドレイン領域上のゲート絶縁膜の厚さと同一であってもよい。さらに、Ｎチャネル型ＴＦＴにおけるゲッタリング領域上のゲート絶縁膜の厚さが、Ｐチャネル型ＴＦＴのゲッタリング領域上のゲート絶縁膜の厚さと同一であってもよい。
【００９１】
本実施形態によれば、触媒元素の偏析によるリーク電流の発生を抑制すると共に素子構造の面でも信頼性のマージンを拡大でき、それが不要な寄生容量の増加や工程の付加等のトレードオフの無い形で実現できる。また、触媒元素を用いて結晶化を行った半導体膜は良好な結晶性を示すため、本実施形態におけるＴＦＴは、高い電界効果移動度を得ることができる。
【００９２】
また、半導体層内におけるゲッタリング領域は、薄膜トランジスタの動作時において電子または正孔が移動する領域以外に配置されるため、前述のように、半導体層内において、ソース／ドレイン領域と完全に目的を分離でき、ゲッタリング領域をゲッタリングの目的のためだけの専用領域として抵抗等に関係なく最適化できる。ただし、ゲッタリング領域は、チャネル形成領域とは隣接しないように形成されることが望ましい。このようにすることで、前述したようにチャネル領域とソースおよびドレイン領域との接合部を完璧にゲッタリングすることが可能になる。
【００９３】
ゲッタリング領域は、半導体層の外縁部に形成され、薄膜トランジスタを電気的に接続する配線は、ソース領域あるいはドレイン領域の少なくとも一部の領域（コンタクト部）と接続されていてもよい。あるいは、薄膜トランジスタを電気的に接続する配線は、ゲッタリング領域の一部とソース領域あるいはドレイン領域の一部とを含む領域と接続されていてもよい。このような接続を行うことにより、ゲッタリング領域を介さずに電子あるいはホールのパスを確保することができ、前述のようにゲッタリング領域として専用化でき最適化が図れる。このような配線を有する装置の製造方法は、例えば、第２の加熱処理の後、少なくともソース領域あるいはドレイン領域の一部を含むコンタクト部と接続する配線を形成する工程をさらに含む。
【００９４】
本実施形態では、ゲッタリング元素として、ｎ型を付与する不純物元素とｐ型を付与する不純物元素とを用いている。これにより、ソース領域及びドレイン領域の形成を同時に兼ねることができ、ゲッタリングのための工程付加が無くなり、製造工程を大幅に短縮できる。本実施形態におけるＮチャネル型ＴＦＴでは、ゲッタリング領域に含まれるｎ型を付与する周期表第５族Ｂに属する不純物元素の濃度は、ソース領域あるいはドレイン領域に含まれるその不純物元素の濃度よりも高い。これは、ゲート絶縁膜の厚さの差により、ソース領域及びドレイン領域とゲッタリング領域とを、相対的に異なるドーピング状態で形成するからある。したがって、半導体層のうちゲッタリング領域以外の領域にもゲッタリング元素（ｎ型不純物）が含まれるものの、ゲート絶縁膜の厚さの差を利用してゲッタリング領域により多量のゲッタリング元素を導入しているので、ゲッタリング領域に他の領域よりも強いゲッタリング作用を持たせることができる。その結果、チャネル領域のみでなくソースおよびドレイン領域をもゲッタリングするものである。
【００９５】
また、本実施形態では、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴのゲッタリング領域に、ｎ型を付与する周期表第５族Ｂに属する不純物元素と、ｐ型を付与する周期表第３族Ｂに属する不純物元素とが含まれている。Ｐチャネル型ＴＦＴにおいては、ソースおよびドレイン領域を形成するｐ型不純物のみではゲッタリング作用を持たないため、ゲッタリング作用を有するｎ型不純物をゲッタリング元素として利用する。ｎ型不純物元素の場合は、導入領域での触媒元素に対する固溶度が上がり、前述の第１のゲッタリング作用が引き起こされる。ところが、ｎ型不純物元素に加えて、ｐ型不純物元素を同時に用いることで、ゲッタリング元素として効果がさらに大きくなる。ゲッタリング領域に５族Ｂ元素だけでなく、３族Ｂ元素をドープすると、ゲッタリングメカニズムが変わり、リンのみの場合の第１のゲッタリング作用に加えて、欠陥や局所的歪を利用した第２のゲッタリング作用が優勢になる。これにより、ゲッタリング能力は高められ、より大きなゲッタリング効果が得られる。具体的には、５族Ｂから選ばれた元素としてＰ（燐）、３族Ｂ元素から選ばれた元素としてＢ（ホウ素）をそれぞれ用いるとより高い効果が得られる。
【００９６】
ゲッタリング領域におけるｎ型を付与する不純物元素の濃度は、１×１０19〜３×１０21／ｃｍ3あり、ｐ型を付与する不純物元素の濃度は、１×１０19〜３×１０21／ｃｍ3であることが好ましい。それぞれの不純物元素の濃度が上記範囲内であれば、十分なゲッタリング効率が得られる。これらの濃度が上記範囲以上でも、ゲッタリング効率は飽和しており、余分な処理時間が必要となるだけでメリットは無い。
【００９７】
本実施形態におけるゲッタリング領域は、典型的には、半導体層における他の領域（チャネル形成領域、ソース領域およびドレイン領域）と比べて、より多くの非晶質成分とより少ない結晶質成分とを有している。すなわち、ゲッタリング領域を形成するドーピング工程では、島状半導体層のうち薄膜化されたゲート絶縁膜と重なる部分の非晶質化を、ソース領域およびドレイン領域となる領域よりも進行させている。非晶質領域における触媒元素の自由エネルギーは結晶質領域よりも低いために、触媒元素は非晶質領域へ拡散し易い。さらに、非晶質領域では、不対結合手や格子欠陥などが、触媒元素をトラップする偏析サイトを形成するので、偏析サイトに触媒元素を移動させてトラップするといった第２のゲッタリング作用を有している。本実施形態では、ＴＦＴ半導体層中にソース領域およびドレイン領域とは別にゲッタリング領域を有し、そのゲッタリング領域はＴＦＴのキャリア（電子または正孔）の移動を妨げないように配置されている。従って、ゲッタリング領域が非晶質化し、高抵抗となっても、ＴＦＴは全く影響を受けない。その結果、従来は使用が困難であった高いゲッタリング能力を有する非晶質状態のゲッタリング領域を半導体層内に構成することができる。
【００９８】
ゲッタリング領域と、チャネル形成領域、ソース／ドレイン領域の結晶状態の具体的な測定評価手段として、ラマン分光スペクトルにおける非晶質半導体のＴＯフォノンピークＰａと結晶半導体のＴＯフォノンピークＰｃとの比Ｐａ／Ｐｃを用いることが有効である。ケイ素膜からなる半導体層の場合、結晶ＳｉのＴＯフォノンによるピークＰｃは、５２０ｃｍ-1近傍に現れ、非晶質ＳｉのＴＯフォノンによるピークＰａは、その状態密度を反映し４８０ｃｍ-1近傍にブロードな形状で現れる。このように、ゲッタリング領域にが、チャネル形成領域やソースおよびドレイン領域よりも大きいＰａ／Ｐｃを有するように構成すると、高いゲッタリング効率を確保することができ、前述したようなゲッタリング効果を得ることができる。また、上述の製造方法において、ゲッタリング領域におけるＰａ／Ｐｃを、ソースおよびドレイン領域のＰａ／Ｐｃよりも大きくなるような状態を形成した後、その状態を第２の加熱処理の後も保持することが望ましい。このような状態を保持したままＴＦＴを完成させると、ＴＦＴ駆動時においても、ゲッタリング領域は常にゲッタリング工程時と同レベルのゲッタリング能力を保ち、ゲッタリング領域からの触媒元素の逆拡散を防ぎことができ、ＴＦＴの信頼性を高めることができる。
【００９９】
上述した製造方法では、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを同時に形成する際、それぞれのＴＦＴのソースおよびドレイン領域を形成する工程（すなわちｎ型ドーピング工程およびｐ型ドーピング工程）を上手く利用して、ｐチャネル型ＴＦＴのゲッタリング領域に加えて、ｎチャネル型ＴＦＴのゲッタリング領域をも同時形成する。そのため、製造工程を簡略化できる。前述のように、ｐ型不純物そのものはゲッタリング元素として機能しないが、ｎ型不純物と共に存在すると、強いゲッタリング作用を有する。よって、ｎチャネル型ＴＦＴの半導体層にもｎ型不純物とｐ型不純物とがドープされたゲッタリング領域を形成することにより、ｎチャネル型ＴＦＴにおけるゲッタリング能力をより高めることができる。
【０１００】
また、ｎチャネル型ＴＦＴのゲッタリング領域上のゲート絶縁膜は選択的に薄膜化されている。そのため、ゲッタリング領域はソース／ドレイン領域よりも多くのｎ型不純物が導入され、また、より大きいドーピングダメージを受けるのでより多くの非晶質化や結晶欠陥を生じる。従って、ゲート絶縁膜を選択的に薄膜化することによって、ゲッタリング領域のゲッタリング能力を向上できる。
【０１０１】
従来の製造方法では、ゲート絶縁膜を選択的に薄膜化しないので、半導体層にソースおよびドレイン領域とは別にゲッタリング領域を形成していたとしても、ゲッタリング能力をより高めようとしてゲッタリング領域にゲッタリング元素（ｎ型不純物）を多量にドープすると、同量のｎ型不純物がソースおよびドレイン領域にもドープされてしまう。ゲッタリングを目的とするｎ型不純物の量は、ソースおよびドレイン領域にとっては過剰である。そのような多量のｎ型不純物がドープされると、ソースおよびドレイン領域は、低抵抗化されるどころか、そのドーピングダメージにより非晶質化が生じ、非常に高抵抗化する。ｐ型不純物においても同様の問題が生じるが、上記のソースおよびドレイン領域の高抵抗化はｎ型不純物のドープによる方がより顕著であり、特にｎチャネル型ＴＦＴで大きな問題となる。
【０１０２】
これに対し、本発明では、ゲート絶縁膜の厚さを、ゲッタリング領域上とソースおよびドレイン領域上とで異ならせることで、それぞれの目的に適したドーピングを同時に行うことができるようになる。すなわち、薄いゲート絶縁膜と重なっているゲッタリング領域には、ｎ型不純物やｐ型不純物がソースおよびドレイン領域よりも多量にドープされ、そのときのドーピングダメージにより非晶質化が進行し、ゲッタリング領域としてはベストの状態となっている。一方、厚いゲート絶縁膜と重なっているソースおよびドレイン領域では、これらのドーピング時のドーピングダメージが小さく、結晶状態を保ったまま低抵抗化される。
【０１０３】
本発明者らは、ＳＩＭＳ（２次イオン質量分析法）によって、ドーピング装置におけるｎ型不純物のプロファイルデータを得た。図１２は、その一例を示すグラフである。
【０１０４】
図１２は、ｎ型不純物としてリンが酸化ケイ素膜中にドーピングされたときの膜厚方向の濃度プロファイルである。図１２に示すグラフの横軸は表面からの深さであり、０点が酸化ケイ素膜の最表面である。図１２から、表面からの深さが５００Å（５０ｎｍ）の位置におけるリンの濃度は、表面からの深さが１０００Å（１００ｎｍ）の位置におけるリン濃度の約５倍であることがわかる。従って、例えば、ソースおよびドレイン領域上のゲート絶縁膜の厚さを１００ｎｍとし、ゲッタリング領域上のゲート絶縁膜の厚さを５０ｎｍと薄くし、ｎ型不純物としてリンのドーピングを行なうと、ゲッタリング領域のリンの濃度がソースおよびドレイン領域のリンの濃度の約５倍になる。それだけでなく、上層にあるゲート絶縁膜が薄いために、ゲッタリング領域には、厚いゲート絶縁膜の下にあるソースおよびドレイン領域よりも高い加速電圧でリンイオンが注入される。そのため、ゲッタリング領域では、個々のイオンの衝撃エネルギーが大きく、さらに結晶性が崩れ、非晶質化が進行する。これに対して、ソースおよびドレイン領域では、ゲート絶縁膜が厚いため、リンが過剰に注入されず、また注入時におけるイオンの衝撃エネルギーも低いことから、非晶質化がおこらず、結晶状態を維持することができる。このようにして、簡易に、ゲッタリング領域とソースおよびドレイン領域とを、それぞれの目的に見合った結晶状態に作り分けることができる。
【０１０５】
さらに、上述の製造方法によると、ゲッタリング領域上のゲート絶縁膜を薄膜化あるいは除去してゲッタリング能力を高めると共に、触媒元素の残留に対するマージンを拡大して、装置の信頼性を高めることができる。より具体的に説明すると、上述の製造方法では、ゲート絶縁膜上に第１の導電膜、第２の導電膜を堆積させ、第１の導電膜および第２の導電膜をパターニング（エッチング）し、第１の導電膜からなる第１導電層よりも第２の導電膜からなる第２導電層の幅が狭くなるような階段状の積層構造を有するゲート電極を形成している。このような構造のゲート電極を形成することにより、ドーピングの際にＬＤＤ領域をゲート電極に対して自己整合的に形成できるようになる。その結果、信頼性の向上あるいはオフ電流の低減に加え、半導体素子としてのサイズの縮小化が図れ、集積度を高めることができる。
【０１０６】
ここで、第１の導電膜と第２の導電膜をパターニングして階段状の積層構造を有するゲート電極を形成する工程は、第２の導電膜を第１のテーパー角度を有するようにエッチング加工する工程（工程Ｅ）と、第１の導電膜をエッチング加工する工程（工程Ｆ）と、第１のテーパー角度を有するようにエッチング加工された第２の導電膜を、さらに選択的にエッチング加工し、第１のテーパー角度よりも大きなテーパー角度となる第２のテーパー角度を有するようにエッチング加工する工程（工程Ｇ）とを含むことができる。これにより、上記階段状の積層構造を有するゲート電極を、制御性よく簡易に形成できる。
【０１０７】
また、上記工程Ｅ、ＦおよびＧは、エッチング装置内で連続的に行なわれることが好ましい。これにより、製造プロセスを増やすことなく、上記階段状の積層構造を有するゲート電極を容易に形成できる。また、製造コストを低減できる。
【０１０８】
前述の製造方法において、第２のマスク及びＮチャネル型ＴＦＴのゲート電極をマスクとして、半導体層のうちそれらのマスクから露呈している領域に対し、ｎ型を付与する不純物元素をドーピングする工程では、ゲート電極の第２導電層をマスクとし、第１導電層を越してドーピングを行なってもよい。あるいは、第２のマスク及びＮチャネル型ＴＦＴのゲート電極をマスクとして、半導体層のうちそれらのマスクから露呈している領域に対し、ｎ型を付与する不純物元素をドーピングする工程は、ゲート電極の第２導電層をマスクとし、第１導電層を越してｎ型を付与する不純物元素を低濃度にドーピングする工程と、ゲート電極の第１導電層をマスクとして、ｎ型を付与する不純物元素を高濃度にドーピングする工程とを含んでいてもよい。このような工程を行うことにより、第１導電層と第２導電層との導電層のチャネル方向の幅の差（階段部分の長さ）を利用して、ゲート電極とオーバーラップするＬＤＤ領域を自己整合的に形成することができる。
【０１０９】
ゲート電極の第２導電層をマスクとし、第１導電層を越してｎ型を付与する不純物元素を低濃度にドーピングする工程と、ゲート電極の第１導電層をマスクとして、ｎ型を付与する不純物元素を高濃度にドーピングする工程とは、同一のドーピング装置内で連続して行うことが望ましい。これにより、ドーピング時の加速電圧をそれぞれの対象の膜厚に設定し、制御性の高い処理を実行でき、その上、実質的な工程の増加を防止できる。
【０１１０】
さらに、ゲート電極の第２導電層をマスクとし、第１導電層を越してｎ型を付与する不純物元素を低濃度にドーピングする工程と、ゲート電極の第１導電層をマスクとして、ｎ型を付与する不純物元素を高濃度にドーピングする工程とは、同時に行われることが望ましい。第１導電層とゲート絶縁膜の厚さのバラツキを小さく抑えることができる場合には、ドーピングの加速電圧を最適値に合わせ込み、プロファイル差を利用し、一度のドーピング工程で、上記２つの工程を同時に行うことが可能である。この場合、プロセスとして最も効率がよく、ＬＤＤを作成しない場合と比較しても処理時間の増加は全くない。
【０１１１】
本実施形態における導電膜をパターニング（エッチング）してゲート電極を形成する工程は、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法、あるいはＲＩＥ（リアクティブイオンエッチング）法により行なうことができる。これらのエッチング法を用いると、所定のテーパー角度を有するように導電膜を高精度に加工できる。特に、高いエッチング精度で、積層された第１の導電膜および第２の導電膜を階段状にエッチングすることが可能となるので有利である。
【０１１２】
また、第２の加熱処理により、島状半導体層のうち、少なくともソース領域およびドレイン領域にドープされたｎ型不純物あるいは／およびｐ型不純物の活性化を行うことが好ましい。このように、第２の加熱処理工程でゲッタリングと活性化とを同時に行うことにより、工程短縮を図り、従来技術での課題であったゲッタリングによる付加工程を省くことができる。結果として、製造プロセスを簡略化でき、かつ製造コストを削減できる。
【０１１３】
加えて、ゲート電極の材料として、Ｗ、Ｔａ、Ｔｉ、Ｍｏから選ばれた元素、または上記元素を含む合金材料の一種または複数種を用いることが好ましい。本実施形態では、ゲート電極形成後に、ゲッタリングのための第２の加熱処理を行うが、この加熱処理は５００℃以上の高温で行う必要である。従って、ゲート電極の材料として、耐熱性の観点から上記に例示したような高融点金属であることが望ましい。
【０１１４】
本実施形態において、上記の非晶質半導体膜を用意する工程は、開口部を有するマスクを非晶質半導体膜上に形成する工程と、開口部を通して触媒元素を非晶質半導体膜の選択された領域に添加する工程とを含んでいてもよい。この場合、非晶質半導体膜に選択的に触媒元素を添加した後、第１の加熱処理において、触媒元素が選択的に添加された領域からその周辺部へと横方向に結晶成長させることにより結晶質半導体膜を形成する。そのため、結晶成長方向がほぼ一方向にそろった良好な結晶質半導体膜を得ることができ、ＴＦＴの電流駆動能力をより高めることが可能である。
【０１１５】
上記触媒元素として、Ｎｉ、Ｃｏ、Ｓｎ、Ｐｂ、Ｐｄ、Ｆｅ、Ｃｕから選ばれた一種または複数種の元素を用いることができる。これらから選ばれた一種または複数種類の元素であれば、微量で結晶化を助長する効果を発揮する。
【０１１６】
触媒元素は単独では作用せず、ケイ素膜と結合しシリサイド化することで結晶成長に作用する。このとき、シリサイドの結晶構造が、非晶質ケイ素膜結晶化時に一種の鋳型のように作用し、非晶質ケイ素膜の結晶化を促す。触媒元素としてＮｉを用いると、Ｎｉは２つのＳｉとＮｉＳｉ2のシリサイドを形成する。ＮｉＳｉ2は螢石型の結晶構造を示し、その結晶構造は、単結晶ケイ素のダイヤモンド構造と非常に類似したものである。しかも、ＮｉＳｉ2はその格子定数が５．４０６Åであり、結晶シリコンのダイヤモンド構造における格子定数５．４３０Åに非常に近い値をもつ。従って、ＮｉＳｉ2は非晶質ケイ素膜を結晶化させるための鋳型として最適である。よって、上記に例示した元素の中でも、特にＮｉを用いると、最も顕著な結晶化を助長する効果を得ることができる。
【０１１７】
本実施形態の装置は、触媒元素を用いて作製された結晶質半導体膜を用いて製造されるので、そのゲッタリング領域には、非晶質半導体膜の結晶化を促進する触媒元素が存在している。ゲッタリング領域に存在する触媒元素の濃度は、例えば５×１０18ａｔｏｍｓ／ｃｍ3以上である。このとき、チャネル領域におけるその触媒元素の濃度は、例えば１×１０15〜１×１０17  ａｔｏｍｓ／ｃｍ3程度の範囲内にまで低減されている。すなわち、ゲッタリング工程によって、チャネル領域における触媒元素の濃度が上記範囲まで低減され、その結果、ゲッタリング領域の触媒元素濃度がチャネル領域の触媒元素濃度よりも２〜４桁上昇する。
【０１１８】
半導体層の少なくともチャネル領域は、その結晶の面配向が主に〈１１１〉晶帯面で構成されている結晶質半導体膜から形成されることが好ましい。より好ましくは、半導体層の少なくともチャネル領域は、その結晶の面配向が主に〈１１１〉晶帯面で構成されており、その面配向の割合は、〈１１１〉晶帯面の中でも、特に（１１０）面配向と（２１１）面配向とで全体の５０％以上の領域が占められている結晶質半導体膜から形成される。
【０１１９】
一般的に触媒元素を用いずに非晶質半導体膜を結晶化させる場合には、半導体膜下地の絶縁体の影響（特に非晶質二酸化ケイ素の場合）で、結晶質半導体膜の面配向は、（１１１）に向きやすい。これに対して、本実施形態のように非晶質半導体膜に触媒元素を添加して結晶化させる場合には、図１３（Ａ）に示すような特異な成長が行われる。図１３（Ａ）で、６１は下地絶縁体、６２は未結晶化領域の非晶質半導体膜、６３は結晶質半導体膜、６４は結晶成長のドライビングフォースとなっている触媒元素の半導体化合物である。触媒元素化合物６４が結晶成長の最前線に存在し、隣接する非晶質領域６２を紙面右方向に向かって次々と結晶化していくのであるが、このとき触媒元素化合物６４は、〈１１１〉方向に向かって強く成長する性質がある。その結果、得られる結晶質半導体膜の面方位として、図１３（Ａ）に示すように〈１１１〉晶帯面が現れる。
【０１２０】
〈１１１〉晶帯面を図１３（Ｂ）に示す。図１３（Ｂ）において、横軸は（−１１０）面からの傾斜角度で、縦軸は表面エネルギーである。グループ６５は、〈１１１〉晶帯面となる結晶面である。（１００）面および（１１１）面は〈１１１〉晶帯面ではないが、比較のために示してある。また、図１３（Ｃ）には、結晶方位の標準三角形を示す。ここで、〈１１１〉晶帯面の分布は図１３（Ｃ）の破線のようになる。数字は代表的な極点の指数である。本実施形態における結晶質半導体膜では、これらの〈１１１〉晶帯面の中でも、特に（１１０）面あるいは（２１１）面が優勢配向となり、これらの面が全体の５０％以上を占めるときに優位性が得られる。これらの２つの結晶面は他の面に比べてホール移動度が非常に高く、Ｎチャネル型ＴＦＴに比べ性能の劣るＰチャネル型ＴＦＴの性能を特に向上でき、半導体回路においてもバランスがとり易いというメリットがある。
【０１２１】
本実施形態における触媒元素を利用することにより得られた結晶質半導体膜の面方位分布を図１４に示す。図１４はＥＢＳＰ測定による結果で、個々の微小領域に分けてその結晶方位を特定し、それをつなぎ合わせてマッピングしたものである。図１４（Ａ）に示すのは、本発明の結晶質半導体膜における面方位分布であり、図１４（Ｂ）は、図１４（Ａ）のデータに基づいて、隣接する各マッピング点間の面方位の傾角が一定値以下（ここでは５°以下）のものを同色で塗り分け、個々の結晶ドメインの分布を浮かび上がらせたものである。また、図１４（Ｃ）には、先ほど図１３（Ｃ）で説明した結晶方位の標準三角形を示す。図１４（Ｃ）からわかるように、本発明による結晶質半導体膜は、概ね〈１１１〉晶帯面に乗った面配向を示しており、特に（１１０）面および（２１１）面に強く配向しているのがわかる。また、図１４（Ｂ）に示される個々の結晶ドメイン（ほぼ同一の面方位領域）のサイズは、２〜１０μｍの範囲で分布する。このように、本実施形態の装置では、半導体層を構成する結晶質半導体膜の結晶ドメイン（ほぼ同一の面方位領域）のドメイン径は２〜１０μｍであることが好ましい。なお、以上の面配向および面配向の割合、結晶ドメインのドメイン径は、ＥＢＳＰ測定により測定された値である。
【０１２２】
また、本実施形態の装置の製造方法では、第１の加熱処理の後、結晶質半導体膜にレーザー光を照射することが望ましい。結晶質半導体膜にレーザー光を照射すると、結晶質部分および非晶質部分の融点の相違により、結晶粒界部や微小な残留非晶質領域（未結晶化領域）が集中的に処理される。触媒元素を導入して結晶化された結晶質ケイ素膜は、柱状結晶から形成されており、その内部は単結晶状態である。そのため、レーザー光の照射により結晶粒界部が処理されると、基板全面にわたって単結晶状態に近い良質の結晶質半導体膜が得られるので、結晶性が大きく改善される。この結果、ＴＦＴのオン特性は大きく向上し、電流駆動能力により優れた半導体装置が実現できる。
【０１２３】
以下、図面を参照しながら、本発明による装置の構成およびその製造方法の実施形態をより具体的に説明する。
【０１２４】
（第１実施形態）
図１〜図４を参照しながら、本発明による第１の実施形態について説明する。本実施形態では、周辺駆動回路が画素用ＴＦＴと同一基板上に一体形成されたドライバモノリシックのアクティブマトリクス型液晶表示装置の作製工程について説明する。すなわち、本実施形態では、ガラス基板上に、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを相補型に構成したＣＭＯＳ構造の回路と、画素電極をスイッチング駆動する画素ＴＦＴ（Ｎチャネル型）とが同時に形成される。
【０１２５】
まず、図２（Ａ）に示すように、基板１０１におけるＴＦＴを形成する表面に、下地膜１０２、１０３を形成する。基板１０１は絶縁性表面を有していればよく、例えば低アルカリガラス基板や石英基板であってもよい。本実施形態では、基板１０１として低アルカリガラス基板を用いる。この場合、ガラス歪み点よりも１０〜２０℃程度低い温度で基板１０１をあらかじめ熱処理しておいても良い。下地膜１０２、１０３は基板１０１からの不純物拡散を防ぐために設けられ、酸化ケイ素膜、窒化ケイ素膜または酸化窒化ケイ素膜などであってもよい。本実施形態では、下層の第１下地膜１０２として、例えばプラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏの材料ガスを用いて酸化窒化ケイ素膜を形成する。また、第２の下地膜１０３として、第１下地膜１０２の上に同様にプラズマＣＶＤ法によりＴＥＯＳおよび酸素を材料ガスとして用いて酸化ケイ素膜を形成する。このとき、第１下地膜（酸化窒化ケイ素膜）１０２の厚さは、好ましくは２５〜４００ｎｍ、例えば１００ｎｍである。また、第２下地膜（酸化ケイ素膜）１０３の厚さは、好ましくは２５〜３００ｎｍ、例えば１００ｎｍである。本実施形態では２層からなる下地膜を形成したが、下地膜は例えば酸化ケイ素膜の単層であってもよい。
【０１２６】
次に、非晶質構造を有するケイ素膜（ａ−Ｓｉ膜）１０４を、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。ａ−Ｓｉ膜１０４の厚さは、例えば２０〜１５０ｎｍ、好ましくは３０〜８０ｎｍである。本実施形態では、プラズマＣＶＤ法で、厚さが５０ｎｍの非晶質ケイ素膜を形成する。さらに、本実施形態では、マルチチャンバー型のプラズマＣＶＤ装置を用い、下地膜１０２、１０３とａ−Ｓｉ膜１０４とを大気雰囲気に晒さないで連続形成した。これにより、下地膜１０３とａ−Ｓｉ膜１０４との界面（ＴＦＴではバックチャネルとなる）の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる。
【０１２７】
この後、ａ−Ｓｉ膜１０４の表面上に触媒元素（本実施形態ではニッケル）１０５の微量添加を行う（図２（Ａ））。このニッケル１０５の微量添加は、ニッケルを溶かせた溶液をａ−Ｓｉ１０４上に保持した後、スピナーにより溶液を基板１０１の上に均一に延ばして乾燥させることにより行う。本実施形態では、上記溶液の溶質として酢酸ニッケル、溶媒として水を用いる。また、上記溶液中のニッケル濃度は重量換算で例えば５ｐｐｍとなるように調整する。この工程によって添加される触媒元素の量は極微量である。ａ−Ｓｉ１０４の表面における触媒元素濃度は、全反射蛍光Ｘ線分析（ＴＲＸＲＦ）法により管理され、例えば５×１０12  ａｔｏｍｓ／ｃｍ2程度である。
【０１２８】
触媒元素１０５は、ニッケル（Ｎｉ）以外に、鉄（Ｆｅ）、コバルト（Ｃｏ）、スズ（Ｓｎ）、鉛（Ｐｂ）、パラジウム（Ｐｄ）、銅（Ｃｕ）から選ばれた一種または複数種の元素であってもよい。これらの元素よりも触媒効果は小さいが、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、金（Ａｕ）等も触媒元素１０５として機能する。また、触媒元素１０５をａ−Ｓｉ膜１０４に添加する方法としては、触媒元素を含む溶液を塗布する方法以外に、プラズマドーピング法、蒸着法もしくはスパッタ法等の気相法なども利用することができる。触媒元素を含む溶液を塗布する方法によると、触媒元素の添加量を容易に制御でき、またごく微量の触媒元素を容易に添加できるので有利である。
【０１２９】
続いて、基板１０１に不活性雰囲気下、例えば窒素雰囲気にて加熱処理を施す。この加熱処理として、５５０〜６２０℃で３０分〜４時間のアニール処理を行うことが好ましい。本実施形態では、一例として５９０℃にて１時間の加熱処理を行う。この加熱処理によって、ａ−Ｓｉ膜１０４の表面に添加されたニッケル１０５がａ−Ｓｉ膜１０４に拡散すると共に、シリサイド化が起こり、それを核としてａ−Ｓｉ膜１０４の結晶化が進行する。その結果、図２（Ｂ）に示すように、ａ−Ｓｉ膜１０４は結晶化され、結晶質ケイ素膜１０４ａとなる。なお、ここでは炉を用いた加熱処理により結晶化を行ったが、ランプ等を熱源として用いるＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置で結晶化を行ってもよい。
【０１３０】
なお、加熱処理に先立って、スピン塗布時のａ−Ｓｉ膜１０４の表面の濡れ性を向上させるため、オゾン水等でａ−Ｓｉ２０４表面をわずかに酸化させておいてもよい。この後、基板１０１に不活性雰囲気下、例えば窒素雰囲気にて第１の加熱処理を行う（図５（Ｂ））。このとき、５３０〜６００℃で３０分〜８時間の条件でアニール処理を行う。本実施例では、一例として、５５０℃で４時間の加熱処理を行った。この加熱処理において、ａ−Ｓｉ膜２０４の表面に添加されたニッケル２０５がａ−Ｓｉ膜２０４中に拡散すると共に、シリサイド化が起こり、それを核としてａ−Ｓｉ膜２０４の結晶化が進行する。その結果、ａ−Ｓｉ膜２０４は結晶化され、結晶質ケイ素膜２０４ａとなる。なお、ここでは炉を用いた加熱処理により結晶化を行ったが、ランプ等を熱源として用いるＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置で結晶化を行ってもよい。このようにして得られた結晶質ケイ素膜２０４ａの結晶面配向は、主に〈１１１〉晶帯面で構成され、その中でも特に（１１０）面配向と（２１１）面配向とで全体の５０％以上の領域が占められている。また、その結晶ドメイン（ほぼ同一の面方位領域）のドメイン径は、２〜１０μｍとなっている。
【０１３１】
続いて、図２（Ｃ）に示すように、加熱処理により得られた結晶質ケイ素膜１０４ａにレーザー光１０６を照射することで、この結晶質ケイ素膜１０４ａをさらに再結晶化し、結晶性を向上させた結晶質ケイ素膜１０４ｂを形成する。このときのレーザー光としては、ＸｅＣｌエキシマレーザー（波長３０８ｎｍ、パルス幅４０ｎｓｅｃ）やＫｒＦエキシマレーザー（波長２４８ｎｍ）が適用できる。このときのレーザー光のビームサイズは、基板１０１表面で長尺形状となるように成型されており、長尺方向に対して垂直方向に順次走査を行うことで、基板全面の再結晶化を行う。このとき、ビームの一部が重なるようにして走査することで、結晶質ケイ素膜１０４ａの任意の一点において、複数回のレーザー照射が行われ、均一性の向上が図れる。このときのレーザー光のエネルギーは、低すぎると結晶性改善効果が小さく、高すぎると前工程で得られた結晶質ケイ素膜１０４ａの結晶状態がリセットされてしまうため、適切な範囲に設定する必要がある。このようにして、固相結晶化により得られた結晶性ケイ素膜１０４ａは、レーザー照射による溶融固化過程により結晶欠陥が低減され、より高品質な結晶性ケイ素膜１０４ｂとなる。尚、このレーザー照射工程後においても、レーザー照射前の結晶面配向及び結晶ドメイン状態はそのまま維持され、ＥＢＳＰ測定において大きな変化は見られない。但し、結晶質ケイ素膜１０４ｂ表面にはリッジが発生しており、その平均表面粗さＲａは２〜１０ｎｍとなっている。
【０１３２】
その後、結晶質ケイ素膜１０４ｂの不要な部分を除去して素子間分離を行う。本工程により、図２（Ｄ）に示すように、後にＴＦＴの活性領域（ソースおよびドレイン領域、チャネル領域）となる島状の結晶質ケイ素膜（半導体層）１０７ｎ、１０７ｐ、１０７ｇが形成される。半導体層１０７ｎは後のｎチャネル型ＴＦＴとなり、半導体層１０７ｐはｐチャネル型ＴＦＴとなり、半導体層１０７ｇは画素ＴＦＴとなる。
【０１３３】
ここで、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとなる半導体層１０７ｎ、１０７ｐの全面に、しきい値電圧を制御する目的で１×１０16〜５×１０17／ｃｍ3程度の濃度でｐ型を付与する不純物元素としてボロン（Ｂ）を添加してもよい。ボロン（Ｂ）の添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同時に添加しておくこともできる。また、ｎチャネル型ＴＦＴのみのしきい値をコントロールする目的で、ｐチャネル型ＴＦＴの半導体層１０７ｐの上をフォトレジストで覆い、ｎチャネル型ＴＦＴの半導体層１０７ｎあるいは画素ＴＦＴの半導体層１０７ｇのみにボロンを低濃度で添加してもよい。なお、ボロンは必ずしも添加する必要でないが、ｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に収めるためには、半導体層１０７ｎにボロンを添加することが好ましい。
【０１３４】
続いて、図３（Ａ）に示すように、これらの半導体層１０７ｎ、１０７ｐ、１０７ｇを覆うゲート絶縁膜１０８を形成する。ゲート絶縁膜１０８は、酸化ケイ素膜（厚さ：２０〜１５０ｎｍ）が好ましく、ここでは厚さが１００ｎｍの酸化ケイ素膜を用いた。ここでは、酸化ケイ素膜の形成は、ＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｏｘｙ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）を原料とし、酸素とともに基板温度が１５０〜６００℃、好ましくは３００〜４５０℃で、ＲＦプラズマＣＶＤ法で分解・堆積することにより行う。酸化ケイ素膜を形成後、ゲート絶縁膜１０８自身のバルク特性、および結晶性ケイ素膜とゲート絶縁膜１０８との界面特性を向上するために、不活性ガス雰囲気下、５００〜７００℃で数分〜数時間のアニールを行ってもよい。また、ゲート絶縁膜１０８は、他のシリコンを含む絶縁膜の単層であっても良いし、積層構造を有していても良い。
【０１３５】
次に、ゲート電極を形成するために導電膜（Ａ）１０９および導電膜（Ｂ）１１０を成膜する。本実施形態では、導電性の窒化物金属膜からなる導電膜（Ａ）１０９と金属膜からなる導電膜（Ｂ）１１０とを積層する。導電膜（Ｂ）１１０はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）からなる群から選ばれた元素、または前記元素を主成分とする合金か、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）で形成できる。導電膜（Ａ）１０９は窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）を用いて形成できる。また、導電膜（Ａ）１０９の材料として、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドを用いても良い。導電膜（Ｂ）１１０の低抵抗化を図るためには、導電膜（Ｂ）１１０における不純物濃度を低減させると良く、特に酸素濃度を３０ｐｐｍ以下まで低減させると良い。例えば、タングステン（Ｗ）から形成された導電膜（Ｂ）１１０の場合、酸素濃度を３０ｐｐｍ以下とすると、２０μΩｃｍ以下の比抵抗値を実現することができる。
【０１３６】
導電膜（Ａ）１０９の厚さは例えば１０〜５０ｎｍ、好ましくは２０〜３０ｎｍである。また、導電膜（Ｂ）１１０の厚さは例えば２００〜４００ｎｍ、好ましくは２５０〜３５０ｎｍである。本実施形態では、導電膜（Ａ）１０９として、厚さが３０ｎｍの窒化タンタル（ＴａＮ）膜を、導電膜（Ｂ）１１０として、厚さが３５０ｎｍのタングステン（Ｗ）膜を用いる。これらの導電膜はいずれもスパッタ法で形成する。スパッタ法を用いてこれらの導電膜を形成するとき、スパッタ用のガスのＡｒに適量のＸｅやＫｒを加えておくと、形成する導電膜の内部応力を緩和して導電膜の剥離を防止することができる。
【０１３７】
次いで、図３（Ａ）に示すように、それぞれの半導体層の一部を覆うように、レジストからなるマスク１１１ｎ、１１１ｐ、１１１ｇを形成し、それぞれのＴＦＴのゲート電極を形成する。
【０１３８】
まず、導電膜（Ａ）１０９および導電膜（Ｂ）１１０に対して、第１のエッチング条件で第１のエッチング処理を行う。本実施形態における第１のエッチング条件は次のように設定できる。ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法で、エッチング用ガスとしてＣＦ4とＣｌ2とＯ2を用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とする。また、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成してエッチングを行う。基板側（試料ステージ）にも１５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。第１のエッチングにより、導電膜（Ｂ）（Ｗ膜）１１０がパターニングされて、端部がテーパー状となる。これにより、図３（Ｂ）に示すように、各半導体層の上に、導電層(Ｂ)１１２ｎ、１１２ｐ、１１２ｇが形成される。
【０１３９】
この後、マスク１１１ｎ、１１１ｐ、１１１ｇを除去せずに、第２のエッチング条件で第２のエッチングを行う。第２のエッチング条件は例えば次のように設定できる。エッチング用ガスとしてＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０／３０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して約３０秒程度行う。基板側にも２０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入して、実質的に負の自己バイアス電圧を印加する。このような条件でＣＦ4とＣｌ2とを混合したガスを用いて導電膜（Ａ）（ＴａＮ膜）１０９をパターニングすると（第２のエッチング）、導電膜(Ｂ)からなるゲート電極下層１１３ｎ、１１３ｐ、１１３ｇが形成される。この状態が図３（Ｂ）の状態に相当する。ここで、フォトレジストマスク１１１ｎ、１１１ｐ、１１１ｇは、上記エッチング工程により膜減りが進み、幅も初期に比べ細くなっている。
【０１４０】
さらに、マスク１１１ｎ、１１１ｐ、１１１ｇを除去せずに、第３のエッチング条件で第３のエッチング処理を行う。第３のエッチング条件は例えば次のように設定できる。エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２０／２０／２０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入して、実質的に負の自己バイアス電圧を印加する。上記第３のエッチング条件でエッチングを行うと、導電層（Ａ）（Ｗ層）１１２ｎ、１１２ｐ、１１２ｇは異方性をもって選択的にエッチングされる。このとき、ゲート電極下層（ＴａＮ層）１１３ｎ、１１３ｐ、１１３ｇはエッチングされず、Ｗ層のみが横方向にエッチングされる。その結果、導電層（Ａ）からゲート電極の上層１１４ｎ、１１４ｐ、１１４ｇが形成される。ゲート電極の上層（Ｗ層）１１４ｎ、１１４ｐ、１１４ｇの端部は直立し、端部におけるテーパー角度は８０〜９０°となる。このようにして、図３（Ｃ）に示すように、Ｗ層１１４ｎ、１１４ｐ、１１４ｇおよびＴａＮ層１１３ｎ、１１３ｐ、１１３ｇからなる積層構造を有し、かつ階段状のゲート電極１４０ｎ、１４０ｐ、１４０ｇが完成する。ここで、画素ＴＦＴのゲート電極１４０ｇは、ＴＦＴオフ動作時のリーク電流を低減する目的から、２つのＴＦＴを直列接続したデュアルゲート構造を有する。すなわち、１つの半導体層１０７ｇを覆って、２つのゲート電極１４０ｇが形成される。画素ＴＦＴのゲート構造は、さらにゲート電極１４０ｇの本数（ＴＦＴの直列接続数）を増やしたトリプルゲートやクワッドゲート構造であってもよい。
【０１４１】
次に、図４（Ａ）に示すように、イオンドーピング法によって、ゲート電極１４０ｎ、１４０ｐ、１４０ｇをマスクとして半導体層１０７ｎ、１０７ｐ、１０７ｇに低濃度の不純物（リン）１１５を注入する。このとき、加速電圧は、ゲート絶縁膜１０８とゲート電極下層１１３とに対して設定される。そのため、半導体層１０７ｎ、１０８ｐ、１０７ｇのうちゲート電極下層１１３ｎ、１１３ｐ、１１３ｇと重なる部分には、低濃度ｎ型不純物１１５が注入されない。ドーピングガスとして、フォスフィン（ＰＨ3）を用い、加速電圧を４０〜８０ｋＶ、例えば６０ｋＶ、ドーズ量を１×１０12〜１×１０14ｃｍ-2、例えば１×１０13ｃｍ-2とする。この工程により、半導体層１０７ｎ、１０７ｐ、１０７ｇのうち、ゲート電極１４０ｎ、１４０ｐ、１４０ｇに覆われていない領域１１６には低濃度のリン１１５が注入される。
【０１４２】
次いで、図４（Ｂ）に示すように、ｎチャネル型ＴＦＴと画素ＴＦＴにおいては、ゲート電極１４０ｎ、１４０ｇを覆い、半導体層１０７ｎ、１０７ｇの外縁部を露出させるようにフォトレジストによるドーピングマスク１１７ｎ、１１７ｇを設ける。このとき、ｐチャネル型ＴＦＴの上方にはマスクは設けられず、ＴＦＴ全体が露呈されている。
【０１４３】
続いて、ｐチャネル型ＴＦＴのゲート電極１４０ｐに対して、第４のエッチング処理を行う。第４のエッチングでは、ゲート電極上層（Ｗ層）１１４ｐをマスクとして、ゲート電極下層（ＴａＮ層）１１３ｐを選択的にエッチングする。これにより、ｐチャネル型ＴＦＴのゲート電極１４０ｐの上層のＷ層１１４ｐと下層のＴａＮ層１１８ｐとの幅が同一となるので、ｐチャネル型ＴＦＴはｎチャネル型ＴＦＴとは異なる形状となる。
【０１４４】
第４のエッチングにおけるエッチング条件は、例えば次のように設定できる。エッチング用ガスとしてＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０／３０（ｓｃｃｍ）とする。また、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成し、約３０秒程度のエッチングを行う。基板側にも２０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入して、実質的に負の自己バイアス電圧を印加する。このような条件により、ゲート電極下層（ＴａＮ層）１１３ｐのみを選択的にエッチングできる。
【０１４５】
続いて、図４（Ｃ）に示すように、ｐチャネル型ＴＦＴのゲート電極に対する第４のエッチング工程で利用したレジストマスク１１７ｎ、１１７ｇと、ｐチャネル型ＴＦＴのゲート電極１４０ｐをマスクとして、ゲート絶縁膜１０８をエッチングすることにより、選択的に薄膜化されたゲート絶縁膜１１９を形成する。本実施形態では、ＲＩＥ（リアクティブイオンエッチング）法で、エッチングガスとしてＣＨＦ3を用い、例えば約５０ｎｍのエッチングを行う。ゲート絶縁膜１１９の選択エッチングには、通常のプラズマエッチング法やＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法等も適用でき、またエッチングガスとしては、ＣＦ4やＳＦ6等の他のフロン系ガスも利用できる。なお、本実施形態では、ドライプロセスでゲート絶縁膜１０８のエッチングを行なったが、フッ化水素酸等によるウエットエッチングを用いてもよい。
【０１４６】
上記工程により、ゲート絶縁膜１１９のうちマスク１１７ｎ、１１７ｇおよびｐチャネル型ＴＦＴのゲート電極１４０ｐに覆われていない領域が薄膜化される。本実施形態では、この工程におけるエッチング量を例えば５０ｎｍとなるように設定したため、選択的に薄膜化された領域のゲート絶縁膜１１９の厚さは５０ｎｍ程度である。なお、このときのゲート絶縁膜１１９のエッチング量は、実施者が便宜決定すればよく、上記開口部のゲート絶縁膜を完全に除去してしまってもよい。
【０１４７】
次に、上記工程で利用したレジストマスク１１７ｎ、１１７ｇとｐチャネル型ＴＦＴのゲート電極１４０ｐをマスクとして、各々の半導体層にｐ型を付与する不純物（ホウ素）１２０をイオンドーピング法によって注入する。ドーピングガスとして、ジボラン（Ｂ2Ｈ6）を用い、加速電圧を４０ｋＶ〜８０ｋＶ、例えば６０ｋＶとし、ドーズ量は１×１０15〜１×１０16ｃｍ-2、例えば５×１０16ｃｍ-2とする。この工程により、ｎチャネル型ＴＦＴ及び画素ＴＦＴの半導体層１０７ｎ、１０７ｇのうち、マスク１１７ｎ、１１７ｇより露呈している領域１２１ｎ、１２１ｇに高濃度にホウ素が注入される。また、ｐチャネル型ＴＦＴの半導体層１０７ｐのうち、ゲート電極１４０ｐと重なっているチャネル領域１２３ｐ以外の領域１２２に高濃度にホウ素１２０が注入される。領域１２２は、先の工程で低濃度に注入されているｎ型不純物のリンを高濃度のｐ型不純物（ホウ素）で反転させるためｐ型となる。このときの領域１２１ｎ、１２１ｇおよび領域１２２におけるｐ型不純物元素（ホウ素）１２０の膜中濃度は１×１０19〜３×１０21／ｃｍ3である。
【０１４８】
続いて、レジストマスク１１７ｎ、１１７ｇを除去した後、図５（Ａ）に示すように、画素ＴＦＴの半導体層１０７ｇの上に、ゲート電極１４０ｇを一回り大きく覆うように、フォトレジストによるドーピングマスク１２４ｇを設ける。また、ｐチャネル型ＴＦＴのゲート電極１４０ｐをさらに一回り大きく覆い、半導体層１０７ｐの外縁部を露出させるようにフォトレジストによるドーピングマスク１２４ｐを設ける。このとき、ｎチャネル型ＴＦＴの上方にはマスクは設けられず、ＴＦＴ全体が露呈されている。
【０１４９】
その後、イオンドーピング法によって、レジストマスク１２４ｐ、１２４ｇおよびｎチャネル型ＴＦＴのゲート電極１４０ｎをマスクとしてそれぞれの半導体層１０７ｎ、１０７ｐ、１０７ｇにｎ型不純物（リン）１２５を注入する。本実施形態では、ドーピングガスとして、フォスフィン（ＰＨ3）を用いる。また、リン１２５のドーピングは加速電圧およびドーズ量を変えて２回に分けて行う。１回目のドーピングでは、加速電圧を４０〜８０ｋＶ、例えば６０ｋＶ、ドーズ量を１×１０15〜２×１０16ｃｍ-2、例えば６×１０15ｃｍ-2とする。２回目のドーピングでは、加速電圧を８０〜１００ｋＶ、例えば９０ｋＶ、ドーズ量を５×１０12〜５×１０14ｃｍ-2、例えば１×１０14ｃｍ-2とする。これらの２回のドーピング工程は、同一のドーピングチャンバー内で連続して行ってもよい。
【０１５０】
１回目のドーピング工程により、半導体層１０７ｎ、１０７ｐ、１０７ｇのうち、ゲート電極１４０ｎおよびレジストマスク１２４ｐ、１２４ｇから露呈している領域に高濃度のリンが注入され、高濃度ｎ型不純物領域１２８ｎ、１２８ｇ、１２９ｎ、１２９ｐ、１２９ｇが形成される。このとき、画素ＴＦＴ半導体層１０７ｇのうち、レジストマスク１２４ｇに覆われ、高濃度のリンがドーピングされなかった領域１２８は、低濃度にリンが注入された領域として残り、従来のＬＤＤ領域を形成する。これにより、特にオフ動作時のリーク電流を抑制できる。また、画素ＴＦＴ半導体層１０７ｇのうち、ゲート電極１４０ｇと重なっている領域はチャネル領域１２３ｇとなる。また、ｐチャネル型ＴＦＴ半導体層１０７ｐのうち、レジストマスク１２４ｐに覆われ、高濃度のリンがドーピングされなかった領域１２２は、ホウ素のみが注入された領域として残り、ｐチャネル型ＴＦＴのソースおよびドレイン領域となる。
【０１５１】
また、２回目のドーピング工程により、ｎチャネル型ＴＦＴの半導体層１０７ｎのうち、ゲート電極１４０ｎの上層１１４ｎと重なっていない領域で、ゲート電極下層１１３ｎ越しに低濃度のリンが注入されて、低濃度ｎ型不純物領域１２７が形成される。この２回目のドーピング工程の際、半導体層１０７ｎのうち、ゲート電極１４０ｎの上層１１４ｎと重なっている領域には、ゲート電極上層１１４ｎがマスクとなるため、リンは届かず、ドーピングされない。その結果、ｎチャネル型ＴＦＴの半導体層１０７ｎにおいて、低濃度にリンが注入された領域は、ゲート電極１４０ｎとオーバーラップしたＬＤＤ領域１２７となる。ＬＤＤ領域１２７のオーバーラップ長は、ゲート電極下層１１３ｎがゲート電極上層１１４ｎより露呈している長さで決定されるので、自己整合的にＬＤＤ領域が形成される。また、ｎチャネル型ＴＦＴ半導体層１０７ｎにおいて、ゲート電極の上層１０４ｎにマスクされてリンが注入されなかった領域は、後のチャネル形成領域１２３ｎとなる。このようにすることで、ホットキャリア耐性を飛躍的に高めることができ、ＴＦＴの信頼性を大きく向上できる。
【０１５２】
本実施形態では、高濃度領域を形成するための低加速電圧、高ドーズ量のドーピング工程を先に行ったが、低濃度領域を形成するためのドーピング工程から行ってもよい。また、本実施形態では、ドーピング工程を２回に分けて行ったが、加速電圧とドーズ量を調整し、ゲート電極の下層の厚さ分のイオンの飛程差を利用して、１回のドーピング工程で高濃度領域と低濃度領域とを作り分けることも可能である。
【０１５３】
ここで、上述の高濃度のリンをドーピングする工程において、それぞれの半導体層１０７ｎ、１０７ｐ、１０７ｇのうち、Ｎチャネル型ＴＦＴのゲート電極１４０ｎおよびマスク１２４ｐ、１２４ｇに覆われていない領域に、上層のゲート絶縁膜１１９を越してリンがドーピングされるが、上に存在するゲート絶縁膜１１９の厚さにより、ゲート絶縁膜が薄膜化された領域とそれ以外の領域とで、リンのドーピングの状態が大きく異なってくる。
【０１５４】
このときのドーピングプロファイルを図１２に示す。領域１２８ｎ、１２８ｇにおいては、厚さが１００ｎｍのゲート絶縁膜１０９を越してリンのドーピングが行なわれるため、図１２において深さ１０００〜１５００Å（１００〜１５０ｎｍ）の位置が領域１２８ｎ、１２８ｇのケイ素膜中にドーピングされるリンの濃度となる。これに対して、ゲート絶縁膜１０９が薄膜化された領域１２９ｎ、１２９ｐ、１２９ｇにおいては、上にあるゲート絶縁膜の厚さが例えば５０ｎｍであるので、図１２において深さ５００〜１０００Å（５０〜１００ｎｍ）の位置が領域１２９ｎ、１２９ｐ、１２９ｇのケイ素膜中にドーピングされるリンの濃度となる。よって、領域１２８ｎ、１２８ｇと、領域１２９ｎ、１２９ｐ、１２９ｇとでは、同一のドーピング工程であるにもかかわらず、大きな濃度差が生じる。本実施形態では、ゲート絶縁膜１１９のうち薄膜化された部分と重なっている領域１２９ｎ、１２９ｐ、１２９ｇにドーピングされるリンの実量は、ゲート絶縁膜１１９のうち薄膜化されていない部分と重なっている領域１２８ｎ、１２８ｇの５倍以上となっている。それだけでなく、領域１２９ｎ、１２９ｐ、１２９ｇでは、上層にあるゲート絶縁膜が薄い分、上層にあるゲート絶縁膜が厚い領域１２８ｎ、１２８ｇに比べて相対的に高い加速電圧でリンイオンが半導体層中に注入される。そのため、個々のイオンの衝撃エネルギーが大きく、結晶性が崩れ、より非晶質化されている。これに対して、領域１２８ｎ、１２８ｇでは、ゲート絶縁膜１０９により注入時におけるイオンの衝撃エネルギーが緩和されるので、非晶質化がおこらず、結晶状態を維持することができる。
【０１５５】
ｎチャネル型ＴＦＴおよび画素ＴＦＴにおいて、領域１２８ｎ、１２８ｇは、後のＴＦＴのソースおよびドレイン領域となり、領域１２９ｎ、１２９ｇはゲッタリング領域となる。また、ｐチャネル型ＴＦＴにおいても、ｎチャネル型ＴＦＴ、画素ＴＦＴのゲッタリング領域１２９ｎ、１２９ｇと同レベルに高濃度の不純物（リン）が注入され、非晶質化した領域１２９ｐは、ゲッタリング領域となる。一方、レジストマスク１２４ｐに覆われ、高濃度のリンがドーピングされなかった領域は、ｐ型不純物領域として残り、ｐチャネル型ＴＦＴのソースおよびドレイン領域１２２を形成する。ゲッタリング領域１２９ｎ、１２９ｐ、１２９ｇは、前工程でのホウ素１２０に加えて高濃度のリンが合わせてドーピングされた状態となっている。このようにして、簡易に、ゲッタリング領域とソース・ドレイン領域とを、それぞれの目的に見合った状態で作り分けることができる。本実施形態では、ゲッタリング領域１２９ｎ、１２９ｐ、１２９ｇにおけるｎ型不純物元素（リン）の膜中濃度は１×１０19〜３×１０21／ｃｍ3となっている。また、ｎチャネル型ＴＦＴのＬＤＤ領域１２７におけるｎ型不純物元素（リン）の膜中濃度は、１×１０17〜１×１０19／ｃｍ3となっている。このような範囲であるときにＬＤＤ領域として機能できる。
【０１５６】
次に、前工程でマスクとして用いたレジスト１２４ｐ、１２４ｇを除去した後、不活性雰囲気下、例えば窒素雰囲気にて熱処理を行う。この熱処理工程で、図５（Ｂ）に示すように、それぞれの半導体層１０７ｎ、１０７ｐ、１０７ｇにおけるソースおよびドレイン領域１２８ｎ、１２２、１２８ｇの外側に形成されたゲッタリング領域１２９ｎ、１２９ｐ、１２９ｇに高濃度にドーピングされているリンとホウ素が、その領域でのニッケルに対する固溶度を高め、さらにニッケルに対する偏析サイトを形成する。また、領域１２９ｎ、１２９ｐ、１２９ｇは、上層のゲート絶縁膜薄膜化の効果で、ドーピング時に非晶質化し、ニッケルに対する自由エネルギーが低下しており、結晶欠陥や不対結合手（ダングリングボンド）もニッケルの偏析サイトとして機能する。これらがゲッタリング効果を相乗的に高め、ｎチャネル型ＴＦＴの半導体層１０７ｎにおいては、チャネル領域１２３ｎ、ＬＤＤ領域１２７およびソース・ドレイン領域１２８ｎに存在しているニッケルを、チャネル領域からＬＤＤ領域、さらにソースおよびドレイン領域、そしてゲッタリング領域１２９ｎへと、図５（Ｂ）の矢印１３０で示される方向に移動させる。同様に、画素ＴＦＴの半導体層１０７ｇにおいても、チャネル領域１２３ｇ、ＬＤＤ領域１２６およびソース・ドレイン領域１２８ｇに存在しているニッケルを、チャネル領域からＬＤＤ領域、さらにソースおよびドレイン領域、そしてゲッタリング領域１２９ｇへと、矢印１３０で示される方向に移動させる。リンのみがドーピングされたソースおよびドレイン領域１２８ｎ、１２８ｇもゲッタリング効果を有するが、リンがより多くドーピングされ非晶質化し、且つホウ素もドーピングされたゲッタリング領域１２９ｎ、１２９ｇの能力が圧倒的に高いので、ゲッタリング領域１２９ｎ、１２９ｇにニッケルが集められる。また、ｐチャネル型ＴＦＴの半導体層１０７ｐにおいても、ソース・ドレイン領域の外側に形成されたゲッタリング領域１２９ｐが、ｎチャネルＴＦＴのゲッタリング領域１２９ｎと同様に非常に高いゲッタリング能力を有し、チャネル領域１２３ｐ、ソースおよびドレイン領域１２２に存在しているニッケルを、チャネル領域からソース・ドレイン領域、そしてゲッタリング領域１２９ｐへと、同様に矢印１３０で示される方向に移動させる。このゲッタリングのための第２の熱処理工程により、ゲッタリング領域１２９ｎ、１２９ｐ、１２９ｇには、触媒元素が移動してくるため、触媒元素が、５×１０18／ｃｍ3以上の濃度となる。
【０１５７】
以上の工程により、ＴＦＴ半導体層のチャネル形成領域やチャネル形成領域とソース領域またはドレイン領域との接合部において残留している触媒元素をゲッタリングでき、触媒元素の偏析によるリーク電流の発生を抑制することができる。また、ＴＦＴの活性層において、ソース領域またはドレイン領域とは別の領域にゲッタリング領域を形成するため、ゲッタリング領域の非晶質化によりＴＦＴのソース領域またはドレイン領域において抵抗が上がってしまうという問題を解決することができる。
【０１５８】
第２の熱処理工程における加熱処理は、一般的な加熱炉を用いて行ってもよいが、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）で行うことがより望ましい。特に、基板表面に高温の不活性ガスを吹き付け、瞬時に昇降温を行う方式のものが適している。具体的には、保持温度を６００〜７５０℃、保持時間を３０秒〜２０分程度とすることが好ましい。昇温速度および降温速度は、共に１００℃／分以上であることが好ましい。
【０１５９】
なお、この加熱処理工程で、ｎチャネル型ＴＦＴおよび画素ＴＦＴのソースおよびドレイン領域１２８ｎ、１２８ｇとＬＤＤ領域１２７、１２６にドーピングされたｎ型不純物（リン）と、ｐチャネル型ＴＦＴのソースおよびドレイン領域１２２にドーピングされたｐ型不純物（ホウ素）の活性化も同時に行われる。その結果、ｎチャネル型ＴＦＴおよび画素ＴＦＴのソース・ドレイン領域１２８ｎ、１２８ｇのシート抵抗値は、０．５〜１ｋΩ／□程度となり、ｎチャネル型ＴＦＴのＬＤＤ領域１２７のシート抵抗値は、３０〜６０ｋΩ／□に、画素ＴＦＴのＬＤＤ領域１２６のシート抵抗値は、５０〜１００ｋΩ／□となる。また、ｐチャネル型ＴＦＴのソースおよびドレイン領域１２２のシート抵抗値は、１〜１．５ｋΩ／□程度である。しかしながら、ゲッタリング領域１２９ｎ、１２９ｐ、１２９ｇはほぼ非晶質化しているため、上記の加熱処理では結晶回復せず、非晶質成分を有した状態が維持される。ゲッタリング領域１２９ｎ、１２９ｐ、１２９ｇの抵抗は極めて高いが、これらの領域はＴＦＴにおけるキャリアの移動を妨げないようにソース領域またはドレイン領域とは別の領域として形成されるので、問題とはならない。
【０１６０】
第２の熱処理工程後に、レーザーラマン分光法により、それぞれの領域のラマン分光スペクトルにおける非晶質ＳｉのＴＯフォノンピークＰａと結晶ＳｉのＴＯフォノンピークＰｃとの比Ｐａ／Ｐｃを測定すると、ゲッタリング領域のＰａ／Pｃはチャネル領域やソースおよびドレイン領域におけるＰａ／Pｃより大きい。この測定は、本実施形態のように透光性のあるガラス基板などを用いる場合には、基板の裏面側から行うこともできる。この熱処理工程後、これ以上の高温工程は行わないため、上記のＰａ／Ｐｃの関係はＴＦＴ完成後も維持される。
【０１６１】
次いで、図５（Ｃ）に示すように、層間絶縁膜を形成する。窒化ケイ素膜、酸化ケイ素膜、または窒化酸化ケイ素膜を４００〜１５００ｎｍ（代表的には５００〜１０００ｎｍ）の厚さで形成する。本実施形態では、厚さが２００ｎｍの窒化ケイ素膜１３１と厚さが７００ｎｍの酸化ケイ素膜１３２とを積層することにより、２層構造の層間絶縁膜を形成する。このような層間絶縁膜は連続して形成できる。例えば、プラズマＣＶＤ法を用い、ＳｉＨ4とＮＨ3を原料ガスとして窒化ケイ素膜１３１を形成した後、ＴＥＯＳとＯ2を原料として酸化ケイ素膜１３２を形成する。層間絶縁膜は、窒化ケイ素膜１３１および酸化ケイ素膜１３２からなる積層膜に限定されるものではなく、他のシリコンを含む絶縁膜を含む単層または積層構造を有していてもよい。また、上層にアクリル等の有機絶縁膜を有していてもよい。
【０１６２】
続いて、３００〜５００℃で３０分〜４時間程度の熱処理を行い、半導体層を水素化する。この水素化工程は、活性領域とゲート絶縁膜との界面へ水素原子を供給し、ＴＦＴ特性を劣化させる不対結合手（ダングリングボンド）を終端化することにより不活性化させる工程である。本実施形態では、水素を約３％含む窒素雰囲気下で４１０℃、１時間の熱処理を行う。上記層間絶縁膜（特に窒化ケイ素膜１３１）に含まれる水素の量が十分である場合には、窒素雰囲気で熱処理を行っても効果が得られる。水素化は、他の手段、例えばプラズマ水素化（プラズマにより励起された水素を用いる）を用いて行ってもよい。
【０１６３】
次に、層間絶縁膜にコンタクトホールを形成して、金属材料、例えば、窒化チタンとアルミニウムとの二層膜によってＴＦＴの電極および配線１３３を形成する。窒化チタン膜は、アルミニウムが半導体層に拡散するのを防止する目的のバリア膜として設けられる。このとき、画素ＴＦＴにおける、もう一方のドレイン電極には、ＩＴＯなど透明導電膜からなる画素電極を設ける。この場合、他方の電極は、ソースバスラインを構成することになり、ソースバスラインを介してビデオ信号が供給され、ゲートバスラインのゲート信号に基づいて画素電極に必要な電荷が書き込まれる。
【０１６４】
最後に、３５０℃、１時間のアニールを行い、図５（Ｃ）に示すｎチャネル型薄膜トランジスタ１３４とｐチャネル型薄膜トランジスタ１３５と画素薄膜トランジスタ１３６とを完成させる。さらに必要に応じて、ゲート電極下層１１４ｎおよび上層１１４ｐの上にもコンタクトホールを設けて、配線１３３により必要な電極間を接続する。また、ＴＦＴを保護する目的で、それぞれのＴＦＴ上に窒化ケイ素膜などからなる保護膜を設けてもよい。
【０１６５】
以上の方法によって作製されたそれぞれのＴＦＴの特性を説明する。ｎチャネル型薄膜トランジスタ１３４の電界効果移動度は２５０〜３００ｃｍ2／Ｖｓ、ｐチャネル型薄膜トランジスタ１３５の電界効果移動度は１２０〜１５０ｃｍ2／Ｖｓと高い。また、ｎチャネル型薄膜トランジスタ１３４の閾値電圧は１Ｖ程度、ｐチャネル型薄膜トランジスタ１３５の閾値電圧は−１．５Ｖ程度である。このように、これらのＴＦＴは非常に良好な特性を示す。一方、画素薄膜トランジスタ１３６では、従来例で頻繁に見られたＴＦＴオフ動作時のリーク電流の異常な増大が全く無く、単位Ｗ当たり０．数ｐＡ以下と非常に低いリーク電流値を安定して示す。この値は、触媒元素を用いずに作製した従来のＴＦＴと比べても全く差が無いものであり、製造歩留まりを大きく向上することができる。また、繰り返し測定やバイアスや温度ストレスによる耐久性試験を行っても、ほとんど特性劣化は見られず、従来のＴＦＴと比べて非常に高い信頼性を有する。
【０１６６】
上記方法で作製したｎチャネル型薄膜トランジスタ１３４とｐチャネル型薄膜トランジスタ１３５とを相補的に構成したＣＭＯＳ構造回路を用いてドライバ上のインバーターチェーンやリングオシレーター等を形成すると、従来のＣＭＯＳ構造回路よりも信号遅延が小さく、信頼性が高く、安定した回路特性を示す。また、上記方法で作製した各ＴＦＴを液晶表示パネルに適用すると、従来方法で作製したＴＦＴを用いた液晶表示パネルよりも表示むらが少なく、ＴＦＴリークによる画素欠陥も極めて少なく、コントラスト比の高い高位の表示が得られる。
【０１６７】
（第２実施形態）
本発明による第２の実施形態について説明する。本実施形態では、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを相補型に構成したＣＭＯＳ構造の回路をガラス基板上に作製する工程について説明する。
【０１６８】
図６および図７は、本実施形態のＴＦＴの作製工程を示す断面図であり、図６（Ａ）〜（Ｇ）、図７（Ａ）〜（Ｅ）の順に工程が進行する。
【０１６９】
前述の第１実施形態と同様の方法で、図６（Ａ）に示すように、ガラス基板２０１のＴＦＴを形成する表面に、酸化窒化ケイ素膜からなる第１下地膜２０２と、酸化ケイ素膜からなる第２下地膜２０３を順次形成し、続いて、厚さが例えば５０ｎｍのａ−Ｓｉ膜２０４を形成する。
【０１７０】
次いで、図６（Ｂ）に示すように、前述の第１実施形態と同様の方法により、ａ−Ｓｉ膜２０４の表面にニッケル２０５の微量添加を行う。
【０１７１】
続いて、第１の加熱処理を行い、ａ−Ｓｉ膜２０４に添加されたニッケル２０５を触媒として、ａ−Ｓｉ膜２０４を固相状態で結晶化し、結晶質ケイ素膜２０４ａを得る。そして、図６（Ｃ）に示すように、前述の第１実施形態と同様の方法で、レーザー光２０６を照射することにより結晶質ケイ素膜２０４ａの結晶性を向上させ、より高品質な結晶質ケイ素膜２０４ｂを得る。
【０１７２】
その後、結晶質ケイ素膜２０４ｂの不要な部分を除去して素子間分離を行う。本工程により、図６（Ｄ）に示すように、後にｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの半導体層となる島状の結晶質ケイ素層２０７ｎ、２０７ｐが形成される。ここで、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴの半導体層の全面に、あるいはｎチャネル型ＴＦＴのみに対して、しきい値電圧を制御する目的で、低濃度のｐ型を付与する不純物元素（Ｂなど）を添加してもよい。
【０１７３】
次に、図６（Ｅ）に示すように、前述の第１実施形態と同様の方法で、ＴＦＴの半導体層となる島状の結晶質ケイ素層２０７ｎ、２０７ｐを覆うように、厚さが例えば１００ｎｍの酸化ケイ素膜をゲート絶縁膜２０８として成膜する。続いて、スパッタリング法によって高融点メタルからなる導電膜（Ａ）２０９および導電膜（Ｂ）２１０を形成する。本実施形態では、導電膜（Ａ）２０９として、厚さが３０ｎｍの窒化タンタル（ＴａＮ）膜を、導電膜（Ｂ）２１０として、厚さが３５０ｎｍのタングステン（Ｗ）膜を用いる。
【０１７４】
次いで、図６（Ｅ）に示すように、フォトレジストマスク２１１ｎ、２１１ｐを形成し、第１実施形態と同様の方法により、それぞれのＴＦＴのゲート電極を形成する。まず、第１のエッチング条件で第１のエッチング処理を行う。これにより、導電膜（Ｂ）２１０（Ｗ膜）がエッチングされて、その端部がテーパー状になる（導電層（Ｂ）２１２ｎ、２１２ｐ）。続いて、第２のエッチング条件で第２のエッチング処理を行い、導電膜（Ａ）２０９（ＴａＮ膜）をエッチングする。これにより、図６（Ｆ）に示すように、導電膜（Ｂ）２１０から形成され、台形状の断面を有する導電層（Ｂ）２１２ｎ、２１２ｐと、導電膜（Ａ）２０９から形成され、導電層（Ｂ）と略同じ幅を有するゲート電極下層２１３ｎ、２１３ｐとが得られる。
【０１７５】
さらに、マスク２１１ｎ、２１１ｐを除去せずに、第３のエッチング条件で第３のエッチング処理を行う。これにより、導電層（Ｂ）（Ｗ層）２１２ｎ、２１２ｐが異方性をもって選択的にエッチングされる。このとき、ゲート電極下層（ＴａＮ層）２１３ｎ、２１３ｐはエッチングされず、Ｗ層２１２ｎ、２１２ｐのみが横方向にエッチングされる。その結果、図６（Ｇ）に示すように、第１のエッチングで形成されたＷ層２１２ｎ、２１２ｐの端部におけるテーパー部はほぼ直立し、Ｗ層（ゲート電極上層）２１４ｎ、２１４ｐおよびＴａＮ層２１３ｎ、２１３ｐの積層構造を有する階段状のゲート電極２４０ｎ、２４０ｐが完成する。
【０１７６】
次いで、図７（Ａ）に示すように、ｎチャネル型ＴＦＴのゲート電極２４０ｎを覆い、半導体層２０７ｎの外縁部を露出させるようにフォトレジストによるドーピングマスク２１５を設ける。このとき、ｐチャネル型ＴＦＴの上方にはマスクを設けず、ｐチャネル型ＴＦＴ全体を露呈させる。この状態で、イオンドーピング法によって、レジストマスク２１５とｐチャネル型ＴＦＴのゲート電極２４０ｐの上層（Ｗ層）２１４ｐとをマスクとして、半導体層２０７ｎ、２０７ｐにｐ型を付与する不純物（ホウ素）２１６を注入する。ドーピングガスとして、ジボラン（Ｂ2Ｈ6）を用い、加速電圧を６０ｋＶ〜９０ｋＶ、例えば８０ｋＶとし、ドーズ量は１×１０15〜１×１０16ｃｍ-2、例えば７×１０16ｃｍ-2とする。この工程により、ｎチャネル型ＴＦＴの半導体層２０７ｎのうち、マスク２１５より露呈している領域２１７ｎに高濃度にホウ素が注入される。ｐチャネル型ＴＦＴの半導体層２０７ｐのうち、ゲート電極２４０ｐの上層（Ｗ層）２１４ｐと重ならない領域２１８に、ゲート絶縁膜２０８とゲート電極２４０ｐの下層（ＴａＮ層）２１３ｐとを貫通して、ホウ素２１６が注入される。ここで、ゲート電極の上層（Ｗ層）２１４ｐ下部のホウ素が注入されなかった領域は、後のチャネル領域２１９ｐとなる。
【０１７７】
ホウ素はリンに比べて原子量が小さいため、イオンの貫通能力が高く、比較的低加速電圧でも、ゲート絶縁膜２０８とゲート電極２４０ｐの下層（ＴａＮ層）２１３ｐとを貫通してドーピングが行われる。ただし、ホウ素の膜中濃度は、ゲート電極の下層（ＴａＮ層）２１３ｐと重なっている領域と重なっていない領域とでは差がある。ＴａＮ層２１３ｐと重なっていない領域のホウ素濃度の方が高くなっているが、ＴａＮ層２１３ｐと重なる領域（ＴａＮ層の下部領域）にも低濃度とは言えないレベルでホウ素が注入されている。よって、この工程により、ｐチャネル型ＴＦＴの半導体層２０７ｐのうち、ゲート電極２４０ｐの上層（W層）２１４ｐと重なっていてホウ素が注入されない領域がチャネル領域２１９ｐとなる。また、このときの領域２１７ｎと、領域２１８におけるゲート電極の下層（ＴａＮ層）２１３ｐと重なっていない領域とのｐ型不純物元素（ホウ素）の膜中濃度は、１×１０19〜３×１０21／ｃｍ3となっている。
【０１７８】
続いて、図７（Ｂ）に示すように、前述のｐ型不純物のドーピング工程で利用したレジストマスク２１５をそのまま利用して、ｐチャネル型ＴＦＴのゲート電極２４０ｐのみに対して、第４のエッチング処理と、ゲート絶縁膜２０８の薄膜化エッチングとを行う。ｐチャネル型ＴＦＴのゲート電極２４０ｐに対する第４のエッチング処理では、選択的にゲート電極下層（ＴａＮ層）２１３ｐを、ゲート電極上層（Ｗ層）２１４ｐをマスクとしてエッチングする。これにより、ｐチャネル型ＴＦＴのゲート電極２４０ｐは、上層（Ｗ層）２１４ｐの幅と下層（ＴａＮ層）２２１の幅とが同一となり、ｎチャネル型ＴＦＴのゲート電極２４０ｎと異なる形状となる。また、ゲート絶縁膜２０８の薄膜化エッチングにより、マスク２１５およびｐチャネル型ＴＦＴのゲート電極２４０ｐ（２１４ｐ／２１３ｐまたは２１４ｐ／２２１）から露呈している領域が選択的に薄膜化される。本実施形態では、薄膜化エッチングにおけるエッチング量を３０ｎｍ程度となるように調整するので、選択的に薄膜化されたゲート絶縁膜２２０のうち、薄膜化された領域の厚さは７０ｎｍ程度になっている。なお、このエッチングにより、マスク２１５およびｐチャネル型ＴＦＴのゲート電極２４０ｐから露呈している領域にあるゲート絶縁膜２０８を完全に除去してもよい。エッチング後、レジストマスク２１５を除去する。
【０１７９】
ここで、前述のｐチャネル型ＴＦＴのゲート電極２４０ｐに対する第４のエッチング処理と、ゲート絶縁膜２０８の薄膜化エッチングとは、どちらを先に行ってもよい。これにより、得られるゲート絶縁膜２２０の形状は、ゲート電極２４０ｐの下層２１３ｐをマスクとして薄膜化されるか、第４のエッチング後のゲート電極下層２２１をマスクとして薄膜化されるかによって異なるが、このような形状の違いは本発明の目的、作用、効果に影響しない。また、これらの２つのエッチング工程と、レジスト２１５の除去工程を、同一のエッチング装置内で連続処理してもよい。さらには、これらの３工程のうち一部あるいは全部を、同一の工程として同時処理してもよい。
【０１８０】
同時処理する場合、例えば、ゲート絶縁膜２０８の薄膜化工程とレジストマスクの除去工程とを同時に行ってもよい。このとき、前述のドーピング工程により硬化したレジストマスクのアッシング工程を兼ねて、エッチングガスとして、例えば酸素ガスとＣＦ4ガスとを用いてプラズマエッチング処理を行えばよい。酸素ガスのみを用いてもレジストマスク２１５を除去できるが、ＣＦ4等のフロン系ガスを加えることにより、ゲート絶縁膜２０８である酸化ケイ素膜をエッチングできる。このときのＣＦ4ガスの導入量により、ゲート絶縁膜２０８のエッチングレートをコントロールできる。レジストマスク２１５が除去された後には、レジストマスク２１５に覆われていた領域にもエッチングが進み出す。これを防ぐためには、エッチング途中の段階で、ＣＦ4ガスをストップし、酸素ガスのみのアッシングに切り替えても良い。また、薄膜化工程およびレジストマスク除去工程の他、ゲート電極２４０ｐの第４のエッチング処理工程も同時に処理する場合には、例えば、エッチング用ガスにＣＦ4とＣｌ2と酸素とを用い、ＩＣＰエッチング法等で行うことができる。このとき、各エッチングガスの流量比により、ゲート電極２４０ｐのＴａＮ層２１３ｐ、ゲート絶縁膜２０8、レジスト２１５のエッチングレートを変化させられるため、状況に合わせて最適条件を実施者が便宜決定すればよい。
【０１８１】
次に、図７（Ｃ）に示すように、また新たに、ｐチャネル型ＴＦＴのゲート電極２４０ｐを一回り大きく覆い、半導体層２０７ｐの外縁部を露出させるようにフォトレジストによるドーピングマスク２２２を設ける。このとき、ｎチャネル型ＴＦＴの上方にはマスクは設けられず、ＴＦＴ全体が露呈されている。その後、イオンドーピング法によって、レジストマスク２２２およびｎチャネル型ＴＦＴのゲート電極２４０ｎをマスクとしてそれぞれの半導体層２０７ｎ、２０７ｐにｎ型不純物（リン）２２３を注入する。ドーピングガスとして、フォスフィン（ＰＨ3）を用い、加速電圧を５０〜８０ｋＶ、例えば６５ｋＶ、ドーズ量を１×１０15〜２×１０16ｃｍ-2、例えば５×１０15ｃｍ-2とする。
【０１８２】
このドーピング工程により、半導体層２０７ｎ、２０７ｐのうち、ゲート電極２４０ｎおよびレジストマスク２２２から露呈している領域には、ゲート絶縁膜２２０を貫通して高濃度のリンが注入され、高濃度ｎ型不純物領域２２５、２２６ｎ、２２６ｐが形成される。また、ｎチャネル型ＴＦＴの半導体層２０７ｎのうちゲート電極２４０ｎの上層２１４ｎと重なっていない領域に、その下層２１３ｎ越しに低濃度のリンが注入されて、低濃度ｎ型不純物領域２２４が形成される。その結果、ｎチャネル型ＴＦＴの半導体層２０７ｎのうち低濃度にリンが注入された領域は、ゲート電極２４０ｎとオーバーラップしたＬＤＤ領域２２４となる。ＬＤＤ領域２２４のゲート電極２４０ｎとのオーバーラップ長は、下層２１３ｎが上層２１４ｎより露呈している長さによって決定される。このように、自己整合的にＬＤＤ領域２２４が形成される。ゲート電極２４０ｎの上層２０４ｎにマスクされてリンが注入されなかった領域は、後のチャネル形成領域２２３ｎとなり、ゲート絶縁膜２２０のうち薄膜化された領域の下にあり、リンおよびホウ素が注入された領域はゲッタリング領域２２６ｎとなり、高濃度にリンのみが注入された領域はソースおよびドレイン領域２２５となる。また、ｐチャネル型ＴＦＴ半導体層２０７ｐにおいて、レジストマスク２２２に覆われ、高濃度のリンがドーピングされなかった領域２１８は、ホウ素のみが注入された領域として残り、ｐチャネル型ＴＦＴのソースおよびドレイン領域となり、リンおよびホウ素が注入された領域はゲッタリング領域２２６ｐとなる。このように、本実施形態では、ドーピング条件を調整することにより、一度のドーピング工程において、ＬＤＤ領域と、ソースおよびドレイン領域と、ゲッタリング領域とを同時に作り分けることができる。
【０１８３】
ここで、リン２２３は、それぞれの半導体層２０７ｎ、２０７ｐに対して、選択的に薄膜化されたゲート絶縁膜２２０を越してドーピングされる。そのため、半導体層２０７ｎ、２０７ｐの各領域に注入されるリンの濃度は、その領域上に存在するゲート絶縁膜２２０の厚さに応じて大きく異なる。ゲート絶縁膜２２０のうち薄膜化された部分の下部にある領域２２６ｎ、２２６ｐでは、ゲート絶縁膜２２０の厚い部分の下部にある領域２２５と比べてリンの濃度が高くなるとともに、上層のゲート絶縁膜が薄い分、領域２２５と比べて相対的に高い加速電圧でリンイオン２２３が半導体層中に注入されるため、個々のイオンの衝撃エネルギーが大きく、結晶性がより崩れた状態となる。これに対して、領域２２５では、厚いゲート絶縁膜を介して注入されるため、注入時におけるイオンの衝撃エネルギーが緩和され、良好な結晶状態を維持することができる。
【０１８４】
次に、前述の工程でマスクとして用いたレジスト２２２を除去した後、この基板に対して不活性雰囲気下、例えば窒素雰囲気にて熱処理（第２の熱処理工程）行う。この熱処理工程で、図７（Ｄ）に示すように、それぞれの半導体層２０７ｎ、２０７ｐのうちソースおよびドレイン領域２２５、２１８の外側に形成されたゲッタリング領域２２６ｎ、２２６ｐに高濃度にドーピングされているリンとホウ素は、ゲッタリング領域２２６ｎ、２２６ｐでのニッケルに対する固溶度を高め、さらにニッケルに対する偏析サイトを形成する。また、ゲッタリング領域２２６ｎ、２２６ｐでは、上層のゲート絶縁膜が薄膜化されているため、ドーピング時に非晶質化し、ニッケルに対する自由エネルギーが低下している。その結果、結晶欠陥や不対結合手（ダングリングボンド）もニッケルの偏析サイトとして機能する。これらがゲッタリング領域２２６ｎ、２２６ｐのゲッタリング効果を相乗的に高める。
【０１８５】
ｎチャネル型ＴＦＴの半導体層２０７ｎでは、チャネル領域２１９ｎ、ＬＤＤ領域２２４およびソースおよびドレイン領域２２５に存在しているニッケルを、チャネル領域２１９ｎからＬＤＤ領域２２４、さらにソースおよびドレイン領域２２５、そしてゲッタリング領域２２６ｎへと、図７（Ｄ）の矢印２２７で示される方向に移動させる。リンのみがドーピングされたソースおよびドレイン領域２２５もゲッタリング効果を有するが、より多くのリンがドーピングされて非晶質化し、且つホウ素もドーピングされたゲッタリング領域２２６ｎの方が、ソースおよびドレイン領域２２５よりも圧倒的に高いゲッタリング能力を有するので、ゲッタリング領域２２６ｎにニッケルを集めることができる。また、ｐチャネル型ＴＦＴの半導体層２０７ｐでも、ソースおよびドレイン領域の外側に形成されたゲッタリング領域２２６ｐが、ｎチャネルＴＦＴのゲッタリング領域２２６ｎと同様に高いゲッタリング能力を有し、チャネル領域２１９ｐ、ソースおよびドレイン領域２２５に存在しているニッケルを、チャネル領域２１９ｐからソースおよびドレイン領域２１８、そしてゲッタリング領域２２６ｐへと、同様に矢印２２７で示される方向に移動させる。このゲッタリングのための第２の熱処理工程により、ゲッタリング領域２２６ｎ、２２６ｐに触媒元素が移動してくるため、ゲッタリング領域２２６ｎ、２２６ｐにおける触媒元素の濃度は５×１０18／ｃｍ3以上となる。
【０１８６】
なお、上記第２の熱処理工程で、ｎチャネル型ＴＦＴのソースおよびドレイン領域２２５とＬＤＤ領域２２４にドーピングされたｎ型不純物（リン）と、ｐチャネル型ＴＦＴのソースおよびドレイン領域２１８にドーピングされたｐ型不純物（ホウ素）の活性化も同時に行われ、低抵抗化される。しかしながら、ゲッタリング領域２２６ｎ、２２６ｐにおける結晶はほぼ非晶質化しているため、上記の加熱処理では結晶回復せず、非晶質成分を含んだ状態となっている。ゲッタリング領域２２６ｎ、２２６ｐの抵抗は極めて高いが、ＴＦＴとしてのキャリアの移動を妨げないように、ソース領域またはドレイン領域とは別の領域として形成されるので、問題とはならない。
【０１８７】
次いで、図７（Ｅ）に示すように、層間絶縁膜を形成する。本実施形態の層間絶縁膜は、厚さが２００ｎｍの窒化ケイ素膜２２８と、厚さが７００ｎｍの酸化ケイ素膜２２９とを積層した２層構造とする。層間絶縁膜を形成後、３００〜５００℃で１時間程度の熱処理を行うことが好ましい。これにより、上記層間絶縁膜（特に窒化ケイ素膜２２８）から、半導体層およびゲート絶縁膜の界面へ水素原子が供給され、ＴＦＴ特性を劣化させる不対結合手（ダングリングボンド）を終端化し不活性化させる。
【０１８８】
次に、層間絶縁膜２２８、２２９にコンタクトホールを形成して、金属材料、例えば、窒化チタンとアルミニウムの二層膜によってＴＦＴの電極および配線２３０を形成する。窒化チタン膜は、アルミニウムが半導体層に拡散するのを防止する目的のバリア膜として設けられる。最後に、３５０℃で、１時間のアニールを行い、図７Ｅ）に示すｎチャネル型薄膜トランジスタ２３１とｐチャネル型薄膜トランジスタ２３２とを完成させる。必要に応じて、ゲート電極２４０ｎ、２４０ｐの上にもコンタクトホールを設けて、配線２３０により必要な電極間を接続する。また、ＴＦＴを保護する目的で、それぞれのＴＦＴ上に窒化ケイ素膜などからなる保護膜を設けてもよい。
【０１８９】
以上の実施形態にしたがって作製したそれぞれの薄膜トランジスタ２３１、２３２の電界効果移動度や閾値電圧は、第１実施形態と同様の良好な特性を示す。
【０１９０】
本実施形態では、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴの作製プロセスにおいて、それぞれのソースおよびドレイン領域形成工程を利用して同時にゲッタリング領域の形成とｐチャネル型ＴＦＴのゲート電極形成とを行うことができるので、ゲッタリング領域形成とｐチャネル型ＴＦＴのゲート電極形成のための工程（フォトリソ工程、ドーピング工程、アニール工程）を別個に行う必要がない。その結果、製造工程を簡略化でき、半導体装置の製造コストを低減できる。また、良品率を向上できる。そして、本実施形態で作製したｎチャネル型薄膜トランジスタ２３１とｐチャネル型薄膜トランジスタ２３２とを相補的に構成したＣＭＯＳ構造回路を用いて、インバーターチェーンやリングオシレーター等の回路を形成すると、得られた回路は高い信頼性を有し、安定した回路特性を示す。
【０１９１】
上記第１実施形態および第２の実施形態では、ゲッタリング領域はソースおよびドレイン領域の外側に配置されていればよい。以下、図８および図９に示す平面図を参照しながら、ＴＦＴ半導体層におけるゲッタリング領域の配置例を説明する。
【０１９２】
第１および第２の実施形態におけるｎチャネル型ＴＦＴ、ｐチャネル型ＴＦＴ、画素ＴＦＴの半導体層には様々な形状のゲッタリング領域を形成することが可能である。また、ｎチャネル型ＴＦＴの半導体層におけるゲッタリング領域とｐチャネル型ＴＦＴの半導体層におけるゲッタリング領域との面積を概略等しくし、ゲッタリング領域からチャネル領域までの距離を概略等しくすることで、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとの触媒元素に対するゲッタリングの効率をより確実に揃えることができる。
【０１９３】
なお、ｎチャネル型ＴＦＴの半導体層におけるゲッタリング領域とｐチャネル型ＴＦＴの半導体層におけるゲッタリング領域との面積を概略等しくするとは、それぞれのＴＦＴにおいて、半導体層（チャネル領域）の幅をＷ、ゲッタリング領域の面積Ｓとしたとき、半導体層（チャネル領域）の幅Ｗおよびゲッタリング領域の面積Ｓの比Ｓ／Ｗがｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴにおいて概略等しくすることである。
【０１９４】
図８(Ａ)〜（Ｄ）は、半導体層３０およびゲート電極３５の構成を例示する平面図である。これらの図において、同じ構成要素には同じ参照符号を付している。半導体層３０は、ゲート電極３５と重なる領域に形成されるチャネル形成領域と、チャネル形成領域の両側のソースおよびドレイン領域３１、３２と、ゲッタリング領域とを有している。ソースおよびドレイン領域３１、３２は、それぞれコンタクト部３６、３７を有している。本明細書において、各ＴＦＴを電気的に接続する配線が半導体層と接続される部分をコンタクト部という。
【０１９５】
図８（Ａ）に示す構成では、ゲッタリング領域３３ａ、３４ａは、チャネル形成領域から離れた位置（半導体層の外縁部）に、ゲート電極３５と平行方向に延びる長方形状に配置されている。すなわち、長方形の長辺はゲート電極と平行である。また、長方形のコーナー部は半導体層３０のコーナー部に掛かる様に配置されている。
【０１９６】
図８（Ｂ）に示す構成では、ゲッタリング領域３３ｂ、３４ｂは、ゲート電極３５の下部にあるチャネル形成領域から離れた位置（半導体層の外縁部）に、ゲート電極３５と垂直方向に延びる長方形状の配置されている。また、長方形のコーナー部は半導体層３０のコーナー部に掛かる様に配置されている。
【０１９７】
図８（Ｃ）に示す構成では、ゲッタリング領域３３ｃ、３４ｃは、ゲート電極３５の下部にあるチャネル形成領域から離れた位置（半導体層の外縁部）に、ゲート電極３５と平行方向に延びる長方形と、ゲート電極３５と垂直方向に延びる長方形とを組み合わせてできた複雑な形状に配置されている。この形状のコーナー部は半導体層３０のコーナー部に掛かる様に配置されている。この場合は、図８（Ａ）または図８（Ｂ）の構成よりも、ゲッタリング領域の面積を大きくすることができるので、触媒元素に対するゲッタリング効率をより高められる。
【０１９８】
上記の図８（Ａ）〜（Ｃ）の何れの構成においても、ゲッタリング領域は、ソース領域またはドレイン領域３１、３２にそれぞれ形成されるコンタクト部の間を流れる電流を妨げない位置に配置されている。
【０１９９】
例えば、図８（Ａ）に示すゲッタリング領域３３ａ、３４ａは、ソース領域３１に形成されているコンタクト部３６と、ドレイン領域３２に形成されているコンタクト部３７との間を流れる電流を妨げない位置に配置されている。同様に、図８（Ｂ）に示すゲッタリング領域３３ｂ、３４ｂは、ソース領域３１に接続しているコンタクト部３６とドレイン領域３２に形成されているコンタクト部３７との間を流れる電流を妨げない位置に配置されている。また、図８（Ｃ）に示すゲッタリング領域３３ｃ、３４ｃは、ソース領域３１に形成されているコンタクト部３６とドレイン領域３２に形成されているコンタクト部３７との間を流れる電流を妨げない位置に配置されている。
【０２００】
図８（Ｄ）に示す構成は、図８（Ｃ）に示す構成と基本的に同じであるが、ゲッタリング領域３３ｄ、３４ｄがコンタクト部３６、３７の一部に掛かっている点で異なっている。これにより、ゲッタリング領域３３ｄ、３４ｄの更なる面積拡大が図られ、ゲッタリング領域３３ｄ、３４ｄのゲッタリング効率を向上できる。基本的に、ゲッタリング領域３３ｄ、３４ｄがコンタクト部３６ｄ、３７ｄの一部に掛かっても問題ないが、ゲッタリング領域とコンタクト部とが重なる面積は最大でもコンタクト部３６ｄ、３７ｄの半分以下となる様に留意する必要がある。従って、コンタクト部３６ｄ、３７ｄとゲッタリング領域３３ｄ、３４ｄとの間の設計距離は、各々の領域形成に対応するフォトリソグラフィ工程で使用する露光装置のアライメント精度を考慮して、好適な設計距離を決める必要がある。
【０２０１】
なお、本発明の構成は図８（Ａ）〜（Ｄ）に示す構成に限定されるものではない。ゲッタリング領域は、ソース領域とドレイン領域との間を流れる電流に影響を与えない（阻害しない）位置であれば任意の位置に配置され得る。
【０２０２】
また、図９（Ａ）は、半導体層３０の上を複数のゲート電極３５が横切り、半導体層３０に複数のチャネル形成領域が形成される場合の、半導体層３０およびゲート電極３５の構成を例示する平面図である。半導体層３０はゲート電極３５の下部に形成される複数のチャネル形成領域と、その両側のソースおよびドレイン領域３１、３２と、ゲッタリング領域３３ｅ、３４ｅ、３８ｅとを有している。ゲッタリング領域３３ｅ、３４ｅは、半導体層３０の外縁部に配置されており、例えば図８（Ａ）〜（Ｄ）に示すゲッタリング領域３３ａ〜ｄ、３４ａ〜ｄと同様の形状を有している。ゲッタリング領域３３ｅ、３４ｅはコンタクト部３６、３７の一部に掛かっても構わないが、基本的に、ゲッタリング領域とコンタクト部との重なる面積が最大でもコンタクト部３６、３７の面積の半分以下になる様に留意する。一方。ゲッタリング領域３８ｅは、複数のゲート電極３５の間に位置するソース、領域３１（またはドレイン領域３２）の間に形成されている。ゲッタリング領域３８ｅも、電流の流れを妨げないように配置される。好ましくはゲート電極３５の間に形成されるコンタクト部３９と重ならないように配置される。
【０２０３】
また、図９（Ｂ）も、半導体層３０を複数のゲート電極３５が横切り、半導体層３０にに複数のチャネル形成領域が形成される場合の構成を示す平面図である。図９（Ｂ）に示す構成では、２つのＴＦＴが半導体層３０を共有して直列に連結されており、その連結部においてコンタクト部を有しない。すなわち、連結部から電気信号を取り出す必要が無い。このような構成のＴＦＴは、クロックトインバータやラッチ回路等回路で実際に使用される。半導体層３０は、ゲート電極３５の下部に形成される複数のチャネル形成領域と、その両側のソースおよびドレイン領域３１、３２と、ゲッタリング領域３３ｆ、３４ｆ、３８ｆとを有している。ゲッタリング領域３３ｆ、３４ｆは、半導体層３０の外縁部に配置されており、例えば図８（Ａ）〜（Ｄ）に示すゲッタリング領域３３ａ〜ｄ、３４ａ〜ｄと同様の形状を有している。一方、ゲッタリング領域３８ｆは、複数のゲート電極３５の間に形成されたソース領域３１（またはドレイン領域３２）の間に配置されている。ゲッタリング領域３８ｆは、連結部において、コンタクト部３６からコンタクト部３７へと流れる電流を少なくとも妨げない位置に配置されている。
【０２０４】
なお、ＴＦＴの半導体層３０の形状は、そのＴＦＴに要求される電流量により異なる。図８及び図９に示すようにソースおよびドレイン領域とチャネル領域の幅が同一であるずん胴形となっている場合と、ソースおよびドレイン領域よりもチャネル領域の幅が狭められ、くさび形となっている場合とがあるが、どちらの場合にも同様に本発明を適用できる。
【０２０５】
また、どのような形状のゲッタリング領域を適用しても、ゲッタリングのための加熱処理により、ゲッタリング領域には触媒元素が移動してくるため、加熱処理後のゲッタリング領域における触媒元素の濃度は典型的には５×１０18／ｃｍ3以上となる。
【０２０６】
（第３実施形態）
図１０を参照しながら、本発明による第３の実施形態について説明する。本実施形態では、第１の実施形態で説明した方法とは異なる方法で非晶質半導体膜の結晶化を行う。図１０は、本実施形態での作製工程を示す断面図であり、図１０（Ａ）から図１０（Ｅ）にしたがって作製工程が順次進行する。
【０２０７】
まず、第１、第２の実施形態と同様に、基板（本実施形態ではガラス基板）４０１上に、基板からの不純物拡散を防ぐために、酸化ケイ素膜、窒化ケイ素膜または酸化窒化ケイ素膜などの下地膜を形成する。本実施形態では、下層の第１下地膜４０２として窒化ケイ素膜を形成し、その上に第２下地膜４０３として酸化ケイ素膜を形成する。次に、厚さが３０〜８０ｎｍのａ−Ｓｉ膜４０４を、第１、第２実施形態と同様の方法で形成する。下地絶縁膜４０２、４０３と非晶質半導体膜４０４とを大気解放しないで連続的に形成しても構わない。
【０２０８】
次に、酸化ケイ素膜から形成されたマスク絶縁膜（厚さ：２００ｎｍ程度）４０５を形成する。マスク絶縁膜４０５は、図１０（Ａ）に示すように、半導体膜１０４に触媒元素を添加するための開口部４００を有している。
【０２０９】
次に、図１０（Ｂ）に示すように、重量換算で１００ｐｐｍの触媒元素（本実施形態ではニッケル）を含む水溶液（酢酸ニッケル水溶液）をスピンコート法で塗布して、触媒元素層４０６を形成する。このとき、マスク絶縁膜４０５の開口部４００において、触媒元素層４０６は選択的にａ−Ｓｉ膜４０４と接触し、触媒元素添加領域４００ｓが形成される。
【０２１０】
本実施形態ではスピンコート法を用いてニッケルを添加するが、蒸着法やスパッタ法などにより触媒元素から形成される薄膜（本実施形態の場合はニッケル膜）をａ−Ｓｉ膜４０４の上に形成することによってニッケルを添加しても良い。
【０２１１】
次に、５００〜６５０℃（好ましくは５５０〜６００℃）で６〜２０時間（好ましくは８〜１５時間）の加熱処理を行う。本実施形態では、５７０℃で１４時間の加熱処理を行う。その結果、図１０（Ｃ）に示すように、触媒元素添加領域４００ｓに結晶核が発生し、触媒元素添加領域４００ｓのａ−Ｓｉ膜４０４がまず結晶化され、結晶化領域４０４ａとなる。さらにこの結晶化領域４０４ａを起点として概略基板４０１と平行な方向（矢印４０７で示した方向）に結晶化が進行し、巨視的な結晶成長方向が揃った結晶質ケイ素膜４０４ｂが形成される。このとき、マスク４０５上に存在するニッケル４０６は、マスク膜４０５に阻まれ、下層のａ−Ｓｉ膜４０４へは到達しない。従って、触媒元素添加領域４００ｓにおいて導入されたニッケルのみによりａ−Ｓｉ膜４０４の結晶化が行われる。また、横方向への結晶成長が到達しない領域は非晶質領域４０４ｃとして残る。但し、レイアウトによっては、隣接した開口部より横方向に結晶成長した領域とぶつかり合って境界が生じる場合もあり、この場合は非晶質領域とはならない。
【０２１２】
マスクとして用いた酸化ケイ素膜４０５を除去した後、図１０（Ｄ）で示すように、結晶質シリコン膜４０４ｂにレーザー光を照射して、第１、第２の実施形態と同様に、結晶性の改善を行ってもよい。これにより、横方向の結晶成長により得られた結晶質ケイ素膜４０４ｂはより高品質化されて、結晶質ケイ素膜４０４ｄとなる。
【０２１３】
続いて、横方向に結晶成長した領域の結晶質ケイ素膜４０４ｄを所定の形状にエッチングして、後のＴＦＴの半導体層４０９を形成する。
【０２１４】
本実施形態における結晶化方法は第１および第２の実施形態における結晶化工程に適応することができる。これにより、電流駆動能力の高い高性能なＴＦＴを実現することができる。
【０２１５】
（第４実施形態）
本実施形態の半導体装置はアクティブマトリクス基板である。図１１（Ａ）および（Ｂ）は、本実施形態のアクティブマトリクス基板のブロック図を示す。
【０２１６】
図１１（Ａ）には、アナログ駆動を行うための回路構成が示されている。本実施例は、ソース側駆動回路５０、画素部５１およびゲート側駆動回路５２を有している半導体装置について示している。なお、本明細書中において、駆動回路とはソース側処理回路およびゲート側駆動回路を含めた総称を指している。
【０２１７】
ソース側駆動回路５０は、シフトレジスタ５０ａ、バッファ５０ｂ、サンプリング回路（トランスファゲート）５０ｃを設けている。また、ゲート側駆動回路５２は、シフトレジスタ５２ａ、レベルシフタ５２ｂ、バッファ５２ｃを設けている。また、必要であればサンプリング回路とシフトレジスタとの間にレベルシフタ回路を設けてもよい。
【０２１８】
本実施形態では、画素部５１は複数の画素からなり、その複数の画素各々がＴＦＴ素子を含んでいる。
【０２１９】
なお、図示していないが、画素部５１を挟んでゲート側駆動回路２２の反対側にさらにゲート側駆動回路を設けても良い。
【０２２０】
また、図１１（Ｂ）には、デジタル駆動を行うための回路構成が示されている。本実施例は、ソース側駆動回路５３、画素部５４およびゲート側駆動回路５５を有している半導体装置について示している。デジタル駆動させる場合は、図１０（Ｂ）に示すように、サンプリング回路の代わりにラッチ（Ａ）５３ｂ、ラッチ（Ｂ）５３ｃを設ければよい。ソース側駆動回路５３は、シフトレジスタ５３ａ、ラッチ（Ａ）５３ｂ、ラッチ（Ｂ）５３ｃ、Ｄ／Ａコンバータ５３ｄ、バッファ５３ｅを設けている。また、ゲート側駆動回路５５は、シフトレジスタ５５ａ、レベルシフタ５５ｂ、バッファ５５ｃを設けている。また、必要であればラッチ（Ｂ）５３ｃとＤ／Ａコンバータ５３ｄとの間にレベルシフタ回路を設けてもよい。
【０２２１】
なお、上記構成は、前述の実施形態１〜３に示した製造工程に従って実現することができる。また、本実施形態では画素部と駆動回路の構成のみ示しているが、本発明の製造工程に従えば、メモリやマイクロプロセッサをも形成しうる。
【０２２２】
（第５実施形態）
本実施形態の半導体装置は、上述の実施形態で形成されたＣＭＯＳ回路や画素部を用いたアクティブマトリクス型液晶表示装置や有機ＥＬ表示装置、およびそのような表示装置を表示部として有する電気器具全てである。
【０２２３】
その様な電気器具としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。
【０２２４】
本実施形態では、触媒元素を用いた良好な結晶性を有する結晶質半導体膜を形成することができ、さらに十分に触媒元素をゲッタリングできる。また、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとで、要求される特性や目的に応じて構造を簡易に作り分けることができる。よって、ｎチャネル型ＴＦＴのホットキャリア耐性を高くし、ｐチャネル型ＴＦＴの寄生容量を抑えたＣＭＯＳ回路が得られる。その結果、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとの特性をともに向上させることができるので、信頼性の高い、安定した回路特性を有する、良好なＣＭＯＳ駆動回路を実現できる。また、オフ動作時のリーク電流が問題となる画素スイッチングＴＦＴや、アナログスイッチ部のサンプリング回路のＴＦＴ等でも、触媒元素の偏析によると考えられるリーク電流の発生を十分に抑制することができる。その結果、表示ムラのない良好な表示が可能になる。また表示ムラがない良好な表示であるため、光源を必要以上に使用する必要がなく無駄な消費電力を低減することができる。よって、低消費電力化も可能な電気器具（携帯電話、携帯書籍、ディスプレイ）を実現できる。
【０２２５】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電気器具に適用することが可能である。また、第５実施形態の電気器具は、第１から第４の実施形態を組み合わせて作製された表示装置を用いて実現することができる。
【０２２６】
以上、本発明の実施形態について具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。
【０２２７】
例えば、本発明で対象となる半導体膜としては、前述の実施形態で示した純粋なケイ素膜以外に、ゲルマニウムとケイ素との混成膜（シリコン・ゲルマニウム膜）や純粋なゲルマニウム膜も利用できる。
【０２２８】
また、ニッケルを導入する方法としては、非晶質ケイ素膜表面にニッケル塩を溶かせた溶液を塗布する方法を採用したが、非晶質ケイ素膜成膜前に下地膜表面にニッケルを導入し、非晶質ケイ素膜下層よりニッケルを拡散させ結晶成長を行わせる方法でもよい。また、ニッケルの導入方法として、その他、様々な手法を用いることができる。例えば、ニッケル塩を溶かせる溶媒としてＳＯＧ（スピンオングラス）材料を用い、ＳｉＯ2膜より拡散させる方法もある。また、スパッタリング法や蒸着法、メッキ法により薄膜形成する方法や、イオンドーピング法により直接導入する方法なども利用できる。
【０２２９】
さらに、前述の実施形態では、ゲッタリング工程でリンを用いたが、それ以外にヒ素、アンチモンを利用しても良い。
【産業上の利用可能性】
【０２３０】
本発明により、触媒元素を用いて作製された良好な結晶性を有する結晶質半導体膜の活性領域、特にチャネル形成領域やチャネル形成領域とソース領域またはドレイン領域との接合部に残留する触媒元素が十分に低減された半導体装置が提供される。
【０２３１】
本発明では、Ｎチャネル型ＴＦＴにおいて、ゲート絶縁膜を部分的に薄くまたは除去しているので、ソースおよびドレイン領域およびゲッタリング領域に対するｎ型不純物元素のドーピング条件をそれぞれ最適化できる。従って、ソースおよびドレイン領域の高抵抗化を抑えつつ、ゲッタリング領域のゲッタリング能力を向上できる。
【０２３２】
また、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴの構造を変えることによって、それぞれのＴＦＴに求められる特性を両立させることができる。
【０２３３】
さらに、本発明によれば、上記半導体装置を、工程を付加すること無く、従来と同等の簡易なプロセスで製造できる。
【０２３４】
本発明では、ＴＦＴの製造工程においてゲッタリング領域を除去しないので、完成したＴＦＴは、半導体層内にゲッタリング領域を有している。このように、本発明におけるＴＦＴは、製造工程を通じて、また完成後もゲッタリング能力を有しているので、ゲッタリング工程後の如何なる熱処理工程においても、シリサイドの再析出を防止できる。
【０２３５】
本発明により十分にゲッタリングされた活性領域を有するＴＦＴを用いれば、リーク電流の発生が抑制され、高い信頼性を有し、且つ特性ばらつきも少ない安定した特性を有する高性能半導体素子、および集積度の高い高性能半導体装置を実現できる。また、そのような高性能半導体素子の製造工程の簡略化と製造コストの低減が図れる。さらに、その製造工程において良品率を大きく向上できる。
【０２３６】
本発明は、アクティブマトリクス型の液晶表示装置や有機ＥＬ表示装置、密着型イメージセンサー、三次元ＩＣなどに適用できる。本発明をアクティブマトリクス基板やそれを用いた液晶表示装置に適用すると、アクティブマトリクス基板に要求される画素スイッチングＴＦＴのスイッチング特性の向上と、周辺駆動回路部を構成するＴＦＴに要求される高性能化・高集積化とを同時に満足できる。従って、本発明を、同一基板上にアクティブマトリクス部と周辺駆動回路部とを構成するドライバモノリシック型アクティブマトリクス基板に適用すると、モジュールのコンパクト化、高性能化、低コスト化を実現できるので特に有利である。
【図面の簡単な説明】
【０２３７】
【図１】本発明による実施形態におけるＴＦＴの構成を模式的に示す断面図である。
【図２】（Ａ）〜（Ｄ）は、本発明による第１の実施形態におけるＴＦＴの製造方法を説明するための工程断面模式図である。
【図３】（Ａ）〜（Ｃ）は、本発明による第１の実施形態におけるＴＦＴの製造方法を説明するための工程断面模式図である。
【図４】（Ａ）〜（Ｃ）は、本発明による第１の実施形態におけるＴＦＴの製造方法を説明するための工程断面模式図である。
【図５】（Ａ）〜（Ｃ）は、本発明による第１の実施形態におけるＴＦＴの製造方法を説明するための工程断面模式図である。
【図６】（Ａ）〜（Ｇ）は、本発明による第２の実施形態におけるＴＦＴの製造方法を説明するための工程断面模式図である。
【図７】（Ａ）〜（Ｅ）は、本発明による第２の実施形態におけるＴＦＴの製造方法を説明するための工程断面模式図である。
【図８】（Ａ）〜（Ｄ）は、本発明による第１および第２の実施形態におけるゲッタリング領域の配置例を示す平面図である。
【図９】（Ａ）および（Ｂ）は、本発明による第１および第２の実施形態におけるゲッタリング領域の配置例を示す平面図である。
【図１０】（Ａ）〜（Ｅ）は、本発明による第３の実施形態におけるＴＦＴの製造方法を説明するための工程断面模式図である。
【図１１】（Ａ）および（Ｂ）は、本発明による第４の実施形態のアクティブマトリクス基板のブロック図である。
【図１２】酸化ケイ素膜にドープングされたｎ型不純物の濃度プロファイルを示すグラフである。
【図１３】非晶質半導体膜に触媒元素を添加して結晶化させた場合における、（Ａ）は結晶成長を示す図であり、（Ｂ）は〈１１１〉晶帯面を示す図であり、（Ｃ）は結晶方位の標準三角形を示す図である。
【図１４】（Ａ）及び（Ｂ）は触媒元素を利用することにより得られた結晶質半導体膜の面方位分布を示す図であり、（Ｃ）は結晶方位の標準三角形を示す図である。
【符号の説明】
【０２３８】
１        基板
３        ゲート絶縁膜
５ｎ、５ｐ        ゲート電極
７ｎ、７ｐ        チャネル領域
９ｎ、９ｐ        ソース領域およびドレイン領域
１０ｎ、１０ｐ    薄膜トランジスタ
１１ｎ、１１ｐ    ゲッタリング領域
１３ｎ、１３ｐ    半導体層
１５          半導体装置
【図１】
2005251794.tif 000003
【図２】
2005251794.tif 000004
【図３】
2005251794.tif 000005
【図４】
2005251794.tif 000006
【図５】
2005251794.tif 000007
【図６】
2005251794.tif 000008
【図７】
2005251794.tif 000009
【図８】
2005251794.tif 000010
【図９】
2005251794.tif 000011
【図１０】
2005251794.tif 000012
【図１１】
2005251794.tif 000013
【図１２】
2005251794.tif 000014
【図１３】
2005251794.tif 000015
【図１４】
2005251794.tif 000016