(57)【要約】【課題】  レーザ照射による溶融および結晶化で形成されたポリシリコン膜を備える薄膜トランジスタにおいて、ソース／ドレイン領域とコンタクトとの接続における低抵抗化を実現する。【解決手段】  半導体装置は、絶縁基板としてのガラス基板１と、ガラス基板１の主表面に局所的に形成された結晶化シリコン膜と、結晶化シリコン膜よりも上側において上記主表面を覆う絶縁膜５とを備え、絶縁膜５を貫通して上記結晶化シリコン膜内に底面を有するコンタクトホールが設けられている。コンタクトホールの内部にはその底面および側面を覆うように接続電極としてのソース／ドレイン電極１５ａ〜１５ｄが配置されており、上記コンタクトホールの底面において上記接続電極は、膜厚５０Å以下のシリコンを含有したアモルファス層を介して、または、シリコンを含有したアモルファス層を間から完全に排除した状態で直接、上記結晶化シリコン膜と接している。【選択図】        図９
2005072350.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板と、
前記絶縁基板の主表面に局所的に形成された結晶化シリコン膜と、
前記結晶化シリコン膜よりも上側において前記主表面を覆う絶縁膜とを備え、
前記絶縁膜を貫通して前記結晶化シリコン膜内に底面を有するコンタクトホールが設けられており、
前記コンタクトホールの内部には前記コンタクトホールの底面および側面を覆うように接続電極が配置されており、
前記コンタクトホールの底面において前記接続電極は、膜厚５０Å以下のシリコンを含有したアモルファス層を介して、または、シリコンを含有したアモルファス層を前記接続電極と前記結晶化シリコン膜との間から完全に排除した状態で直接、前記結晶化シリコン膜と接している、半導体装置。
【請求項２】
絶縁基板と、
前記絶縁基板の主表面に局所的に形成された結晶化シリコン膜と、
前記結晶化シリコン膜よりも上側において前記主表面を覆う絶縁膜とを備え、
前記絶縁膜および前記結晶化シリコン膜を貫通して前記結晶化シリコン膜の下面よりも下側に底面を有するコンタクトホールが設けられており、
前記コンタクトホールの内部には前記コンタクトホールの底面および側面を覆うように接続電極が配置されており、
前記接続電極は、膜厚３０Å以下のシリコンを含有したアモルファス層を介して前記結晶化シリコン膜と接している、半導体装置。
【請求項３】
絶縁膜の主表面に形成したアモルファスシリコン膜にＹＡＧレーザを照射して結晶化シリコン膜を形成する工程と、
前記結晶化シリコン膜よりも上側で前記主表面を覆うように絶縁膜を形成する工程と、
前記絶縁膜を貫通して前記結晶化シリコン膜内に底面を有するコンタクトホールを形成する工程と、
前記コンタクトホールの底面において、膜厚５０Å以下のシリコンを含有したアモルファス層を介して、または、シリコンを含有したアモルファス層を前記結晶化シリコン膜との間から完全に排除した状態で直接、前記結晶化シリコン膜と接するように、前記コンタクトホールの内面を覆う接続電極を形成する工程とを含む、半導体装置の製造方法。
【請求項４】
絶縁膜の主表面に形成したアモルファスシリコン膜にＹＡＧレーザを照射して結晶化シリコン膜を形成する工程と、
前記結晶化シリコン膜よりも上側で前記主表面を覆うように絶縁膜を形成する工程と、
前記絶縁膜および前記結晶化シリコン膜を貫通して前記結晶化シリコン膜の下面よりも下側に底面を有するコンタクトホールを形成する工程と、
前記コンタクトホールの内面において、膜厚３０Å以下のシリコンを含有したアモルファス層を介して前記結晶化シリコン膜と接するように、前記コンタクトホールの内面を覆う接続電極を形成する工程とを含む、半導体装置の製造方法。
【請求項５】
前記コンタクトホールを形成する工程の後で前記接続電極を形成する工程の前に、
フッ酸を含む液を用いて前記内面に生じているシリコンを含有したアモルファス層を除去する工程と、
純水で洗浄することによって前記内面に残る前記フッ酸を含む液を除去する工程と、
揮発性溶剤によって前記内面に残る前記純水を置換する工程とを含む、請求項３または４に記載の半導体装置の製造方法。
【請求項６】
前記フッ酸を含む液を除去する工程は、前記純水を高圧で噴き付けることによって行なう、前記純水に超音波振動を付与しつつ行なう、または前記純水に気泡を混合させた状態で行なう、のうちいずれかの工程を含んで行なわれる、請求項５に記載の半導体装置の製造方法。
【請求項７】
絶縁基板の主表面に形成されたアモルファスシリコン膜にＹＡＧレーザを照射して結晶化シリコン膜を得る工程と、
抵抗率が１０μΩ・ｃｍ以下の材料でゲート電極を形成することによって薄膜トランジスタを作成する工程と、
前記薄膜トランジスタを用いて、Ｄ／Ａコンバータ回路、ＤＣＤＣコンバータ回路、インバータ回路、シフトレジスタ回路からなる群から選ばれる１つの回路を作成する工程とを含む、回路の製造方法。
【請求項８】
絶縁基板の主表面に形成されたアモルファスシリコン膜にＹＡＧレーザを照射して結晶化シリコン膜を得る工程と、
Ａｌ，Ｍｏ，Ａｇからなる群から選択される少なくとも１つの材料を主成分としてゲート電極を形成することによって薄膜トランジスタを作成する工程と、
前記薄膜トランジスタを用いて、Ｄ／Ａコンバータ回路、ＤＣＤＣコンバータ回路、インバータ回路、シフトレジスタ回路からなる群から選ばれる１つの回路を作成する工程とを含む、回路の製造方法。
【請求項９】
前記ゲート電極と同じ材料を用いて配線を作成する工程を含む、請求項７または８に記載の回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、その製造方法および回路の製造方法に関するものである。より特定的には、結晶化シリコンを用いて作成された薄膜トランジスタを含む半導体装置、結晶化シリコンを用いて作製された薄膜トランジスタを含む回路に関する。また、これらの製造方法にも関する。
【背景技術】
【０００２】
従来、ポリシリコンを用いた薄膜トランジスタを作製しようとする場合、ポリシリコンを結晶化する工程が行なわれる。この結晶化の工程としては、アモルファスシリコン膜にエキシマレーザを照射して発生する熱でアモルファスシリコン膜を溶融させ、その後の冷却時にシリコンを結晶化させるという処理が行なわれる。こうすることで、ポリシリコン膜を得ることができる。このような方法で得たポリシリコン膜を含んで構成された薄膜トランジスタは、「低温ポリシリコン薄膜トランジスタ」として、近年、注目され、開発および製造が盛んに行なわれるようになっている。この方法で作製すると、基板自体はほとんど熱を受けないため、耐熱温度が低い材料を基板として用いることができる。したがって、耐熱温度が低いガラス基板上に薄膜トランジスタを作製することが可能となっている。
【０００３】
薄膜トランジスタの作製に当たっては、ポリシリコン膜からなるソース／ドレイン部に到達するように層間絶縁膜にコンタクトホールを形成する工程が行われる。この工程については、特開２００３−７７２２号公報（特許文献１）、特開２００２−１８４９９６号公報（特許文献２）、特開２０００−３３２０１９号公報（特許文献３）などに開示されている。さらに、コンタクトホールの深さについて、特許文献１〜３とは異なる例が、特開平１０−２００１１７号公報（特許文献４）に開示されている。
【０００４】
また、シリコンの結晶化に当たって、エキシマレーザの代わりにＹＡＧレーザを照射することが特許文献１の段落００６９〜００７０、特許文献２の段落００４８に記載されている。
【特許文献１】特開２００３−７７２２号公報（図１、段落００２９−００４０、段落００６９−００７０）
【特許文献２】特開２００２−１８４９９６号公報（図１、段落００４８、段落００５４−００５５）
【特許文献３】特開２０００−３３２０１９号公報（図１、段落０００７）
【特許文献４】特開平１０−２００１１７号公報（図１、段落００１５−００１８）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来の、エキシマレーザをアモルファスシリコン膜に照射することで溶融および結晶化を行なって形成したポリシリコン膜を備える薄膜トランジスタでは、電子の移動度が低く、オン電流が単結晶シリコンを用いたＭＯＳ（Metal-Oxide Semiconductor）トランジスタに比べると非常に遅かった。そのため、そのような薄膜トランジスタを用いて高速動作を行なわせるＩＣ（Integrated Circuit）を実現することは困難であった。
【０００６】
結晶化の工程においてエキシマレーザに代えて、ＹＡＧ（Yttrium Aluminum Garnet）レーザを用いる技術も提案されており、ＹＡＧレーザを用いた場合、ポリシリコン膜の結晶粒径がより大きくなることから、高速化に関してある程度の効果は得られる。しかし、まだ十分ではなかった。
【０００７】
このように移動度が低下し、オン電流が遅くなる要因の１つとして、ソース／ドレイン領域におけるコンタクト抵抗の問題がある。高速化に寄与するために結晶化方法をたとえ改善してポリシリコン膜自体の電気伝導能力を高めても、その効果を実際にトランジスタとしての特性に反映させるには、ソース／ドレイン領域とコンタクトとの接続における高抵抗を解消することが必要であった。そのため、ソース／ドレイン領域とコンタクトとの接続における低抵抗化が切実に求められていた。
【０００８】
そこで、本発明では、ソース／ドレイン領域とコンタクトとの接続における低抵抗化を実現した半導体装置、その製造方法および回路の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明に基づく半導体装置は、絶縁基板と、上記絶縁基板の主表面に局所的に形成された結晶化シリコン膜と、上記結晶化シリコン膜よりも上側において上記主表面を覆う絶縁膜とを備え、上記絶縁膜を貫通して上記結晶化シリコン膜内に底面を有するコンタクトホールが設けられており、上記コンタクトホールの内部には上記コンタクトホールの底面および側面を覆うように接続電極が配置されており、上記コンタクトホールの底面において上記接続電極は、膜厚５０Å以下のシリコンを含有したアモルファス層を介して、または、シリコンを含有したアモルファス層を上記接続電極と上記結晶化シリコン膜との間から完全に排除した状態で直接、上記結晶化シリコン膜と接している。
【発明の効果】
【００１０】
本発明によれば、結晶粒径が大きな結晶化シリコン膜を得ることができ、さらに、コンタクトホールの底面におけるシリコンを含有したアモルファス層の膜厚が５０Å以下に収まるように、あるいは、シリコンを含有したアモルファス層を完全に排除するように、エッチング後の洗浄などの工程を厳しく管理することとしたので、その結果として得られた半導体装置である薄膜トランジスタは、きわめて移動度が高く、しきい値電圧が低く、なおかつ、コンタクト抵抗が低く抑えられたものとなる。
【発明を実施するための最良の形態】
【００１１】
（実施の形態１）
（半導体装置の製造方法）
図１〜図９を参照して、本発明に基づく実施の形態１における半導体装置の製造方法について説明する。図１に示すように、ガラス基板１の上面に一般的な方法によって下地膜２を形成し、さらに、この下地膜２の上側を覆うようにアモルファスシリコン膜３を形成する。下地膜２の形成方法としては、たとえばＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法が使用可能である。下地膜２としては、シリコン窒化膜、シリコン酸化膜などといった積層膜を採用することができる。本実施の形態では、下地膜２はシリコン酸化膜とし、膜厚２５００Å程度形成した。本実施の形態では、アモルファスシリコン膜３は膜厚５００Å程度形成した。
【００１２】
図１に示すように、アモルファスシリコン膜３に対してＹＡＧレーザなどの固体レーザによるレーザ光７１を照射する。この照射は、矢印７２に示すようにスキャンすることとし、アモルファスシリコン膜３の所定領域をアニーリングする。その結果、アニーリングされた領域ではアモルファスシリコン膜３が多結晶シリコン膜となる。このレーザ光７１の光源となる固体レーザとしては、ＹＡＧレーザ、ＹＶＯ4レーザが好ましい。固体レーザの中に用いられる結晶としては、Ｎｄイオンをドープされた結晶や、Ｙｂイオンをドープされた結晶が好ましい。レーザ光７１としては、Ｎｄ：ＹＡＧレーザ光の第二高調波（「ＹＡＧ２ω」と略称されることもある。）である波長５３２ｎｍのレーザ光、Ｎｄ：ＹＶＯ4レーザ光の第二高調波である波長５３２ｎｍのレーザ光、Ｙｂ：ＹＡＧレーザ光の第二高調波である波長５１５ｎｍのレーザ光などをパルスレーザ光としたものを用いることが最も好ましい。
【００１３】
このようにアニーリングによって形成された多結晶シリコン膜をドライエッチングによって加工し、図２に示されるようなアイランド状の多結晶シリコン膜４ａ，４ｂ，４ｃを形成する。その後、同じく図２に示すように、ゲート絶縁膜の役割と、蓄積容量部における誘電体膜の役割との両方を果たすための絶縁膜５を形成する。絶縁膜５としては、たとえばＴＥＯＳ（Tetraethyl orthosilicate）  ＰＥＣＶＤ法によって形成したシリコン酸化膜を採用することができる。本実施の形態では、このようなシリコン酸化膜で絶縁膜５を構成し、膜厚は７００Åとした。
【００１４】
多結晶シリコン膜４ａ，４ｂ，４ｃのうち多結晶シリコン膜４ｂ，４ｃを上から覆い隠すようにレジスト膜（図示せず）を形成し、その状態で多結晶シリコン膜４ａにｎ型の導電性不純物であるリン（Ｐ）イオンを注入し、図３に示すような下部電極６ｋを形成する。スパッタリング法により、絶縁膜５の上側を覆うようにモリブデン合金膜を形成し、パターニングによりモリブデン合金膜の一部を除去することによって、ゲート電極６ａ，６ｂおよび共通電極７を形成する。この結果、図４に示すように、共通電極７と下部電極６ｋとこれらの間に介在する絶縁膜５とによって蓄積容量部８が構成される。
【００１５】
多結晶シリコン膜４ｂに対してｎ型の導電性不純物であるリン（Ｐ）イオンを注入することによって、ソース／ドレイン領域９ａ，９ｂを形成する。一方、多結晶シリコン膜４ｃに対してはｐ型の導電性不純物であるボロン（Ｂ）イオンを注入することによって、ソース／ドレイン領域１０ａ，１０ｂを形成する。こうして、図４に示すようにｐ型薄膜電界効果トランジスタ１１とｎ型薄膜電界効果トランジスタ１２とが形成される。ゲート電極６ａ，６ｂおよび共通電極７の上側を覆うように保護膜１３を形成する。保護膜１３としては、ＴＥＯＳ  ＣＶＤ法を用いて形成されたシリコン酸化膜を用いることができる。本実施の形態では、このシリコン酸化膜を膜厚６０００Å程度形成して保護膜１３とした。この後、４００℃での活性化アニーリングを行なう。
【００１６】
図５に示すように、ドライエッチングによって保護膜１３および絶縁膜５の一部を除去することにより、コンタクトホール１４ａ〜１４ｅを形成する。このドライエッチングのエッチング条件としては、シリコン酸化膜のエッチングレートに比べて多結晶シリコン膜のエッチングレートが遅いものを選ぶ。エッチングガスの種類および流量としては、ＣＨＦ3を２００ｓｃｃｍ、Ｏ2を２０ｓｃｃｍ、Ａｒを２００ｓｃｃｍでそれぞれ流す。圧力は２５Ｐａとし、パワーを１６００Ｗとする。絶縁膜５のエッチングレート、多結晶シリコン膜のエッチングレートなどから慎重に計算を行ない、コンタクトホールは、絶縁膜５を完全に貫通して多結晶シリコン膜の一部を削るが多結晶シリコン膜を貫通してしまわないようにエッチング時間の設定を行なう。エッチングレートなどは、装置における処理枚数などによって変動するので、定期的にエッチングレートを測定して、この測定結果を基に多結晶シリコン膜を貫通してしまわないようにエッチング条件の補正を行なう。こうして図５の構造を得る。
【００１７】
さらに、フッ酸を含むエッチング液を用いて、コンタクトホール１４ａ〜１４ｅの各底部に残存した多結晶シリコン膜の表面に残存した「シリコンを含有したアモルファス層」を除去する。この除去はシリコンを含有したアモルファス層を必ずしも完全に除去するものでなくてもよいが、後述するように、残存するアモルファス層の膜厚をなるべく少なくすることが求められる。ここで、シリコンを含有したアモルファス層とは、シリコン酸化膜、ＳｉＯx、シリコンと酸素の化合物などであり、主にコンタクトホールの底部に析出したものである。
【００１８】
フッ酸を含むエッチング液による処理の後、この基板に付着したエッチング液を純水で洗浄することによって除去する。その後、基板表面の純水を乾燥させないように注意を払いながら、基板表面に対して非接触方式の物理洗浄を行なう。この物理洗浄は表面に付着したパーティクルなどを除去するためのものであり、本実施の形態では、超音波振動を与えた純水をシャワーノズルで噴き付けた。このとき純水の噴き付け方の他のバリエーションとしては、高圧で純水を噴き付けたり、エアなどを気泡として混合した純水を噴き付けたりしてもよい。続いてアルコールなどの揮発性溶剤を付与することなどによってこの基板の表面に残存する純水を置換する。特にコンタクトホール１４ａ〜１４ｅ内についても純水を完全に揮発性溶剤によって置換する。この状態で、スピン乾燥方式やエアナイフ方式などによって基板から揮発性溶剤を振り切り、蒸発除去して乾燥する。
【００１９】
続いて迅速にソース／ドレイン電極の形成に移行する。この形成はスパッタリング装置で行なう。ソース／ドレイン電極は、モリブデン膜／アルミニウム膜／モリブデン膜の順に３層構造となった膜で構成する。したがって、スパッタリング装置では、この３層をこの順に成膜する作業を行なう。この３層構造の膜を基板の全面に形成してから不要な部分をエッチングによって除去することにより、ソース／ドレイン電極１５ａ〜１５ｄを形成する。こうして図６に示す構造を得る。
【００２０】
本実施の形態では、非接触方式の物理洗浄を、揮発性溶剤による置換および乾燥の前に行なったが、フッ酸を含むエッチング液によるエッチング、リンス、揮発性溶剤による置換、乾燥という一連の工程を行なった後に改めて行なうこととしてもよい。ただし、非接触方式の物理洗浄の後の乾燥の工程においてアモルファス層が成長してしまうと考えられるので、非接触方式の物理洗浄は、揮発性溶剤による置換の前に行なうことが好ましい。
【００２１】
ここで、図６に示したソース／ドレイン電極１５ａ〜１５ｄから下方に延びてソース／ドレイン領域９ａ，９ｂ，１０ａ，１０ｂにつながっているコンタクト部分は、図６では記号化されてそれぞれ縦棒のように表示されているが、実際には図７に示す構造を有している。図７で代表例として挙げたコンタクトホール１４ｗは、コンタクトホール１４ａ〜１４ｅのうちどれにでも該当する。図７に示すように、コンタクトホール１４ｗは、保護膜１３および絶縁膜５を貫通して多結晶シリコン膜４の中に入り込んでいるが、多結晶シリコン膜４を貫通することなく多結晶シリコン膜４の内部に底面を有している。コンタクトホール１４ｗの内面は、ソース／ドレイン電極１５ａ〜１５ｄとして形成されたメタル層１５で覆われている。メタル層１５は、図７ではあたかも１層であるかのように表示しているが、実際には、上述したモリブデン膜／アルミニウム膜／モリブデン膜の３層構造である。図７のＺ１部を拡大したところを図８に示す。図８に示すように、メタル層１５は、コンタクトホール１４ｗの底面では、膜厚Ｔ１の「シリコンを含有したアモルファス層」２３ｗを介して多結晶シリコン膜４を覆っている。
【００２２】
本実施の形態では、フッ酸を含むエッチング液でアモルファス層２３ｗをなるべく除去して薄くする工程を行なっており、さらにその後もアモルファス層２３ｗの再成長を防ぐために揮発性溶剤による置換および乾燥を行なっているので、アモルファス層２３ｗの膜厚Ｔ１は３０Å以下となっている。また、コンタクトホール１４ｗの底面にアモルファス層２３ｗが全く存在しない状態になっていてもよい。
【００２３】
揮発性溶剤による置換および乾燥を行なわない場合には、この時点で残存しているアモルファス層２３ｗの膜厚Ｔ１は５０Å弱となる。本実施の形態では、コンタクトホール１４ｗは多結晶シリコン膜４を貫通していない構造であるので、メタル層１５と多結晶シリコン膜４とが接触する面積ないしはアモルファス層２３ｗを介して対向する部分の面積が十分に広くなる。したがって、膜厚Ｔ１が５０Åを超えない程度であれば、特性に対する悪影響は十分少なくすることができ、要求される特性のレベルが高くないデバイスには十分採用可能なものとなる。
【００２４】
本実施の形態では、非接触方式の物理洗浄を行なっているので、基板上の異物などを十分除去できる。したがって、ソース／ドレイン配線間のショートや断線などのいわゆるパターン不良を防止することができる。しかし、ここで、非接触方式の物理洗浄の代わりに一般的な物理洗浄の方法であるブラシ洗浄を行なった場合には、ブラシについたバクテリアなどの有機物による水垢などを基板表面、特にコンタクトホール内に付着させることとなってしまう。このような水垢が付着すると、水垢は粘度が純水よりも高いので、スピン乾燥やエアナイフ乾燥などによって水切りを行なっても基板上から水垢を完全に除去することが困難となる。また、揮発性溶剤である有機溶剤による置換も行ないにくい。このため、コンタクトホール内の水垢の存在によってコンタクトホール内に水分が残存することとなり、この水分が時間をかけて乾燥することとなってしまう。時間をかけて水分の乾燥が行なわれると、この時間の間にシリコンが水の中に溶出して、このシリコン成分の濃度が高くなった水が乾燥する際に、シリコンを含有したアモルファス層２３ｗが成長してしまうことになる。このようなことが起こると、アモルファス層２３ｗの膜厚Ｔ１は厚くなり、５０Åを超えるようになる。その場合、コンタクトホール１４ｗの底面における導通不良が起こることが、発明者らの研究によって明らかとなっている。こういった事情を考慮すれば、ここでの物理洗浄にはブラシ洗浄以外の非接触方式の洗浄方法を選択することが非常に重要である。
【００２５】
再び図６を参照して説明する。図６に示す構造に対して、水素プラズマを用いて、チャネル領域１６ａ，１６ｂの水素化を行なうなどの手法により、薄膜電界効果トランジスタの特性の向上および安定化を図る。その後、図９に示すように、ソース／ドレイン電極１５ａ，１５ｂ，１５ｃ，１５ｄの上側を覆うように絶縁膜１７を形成する。絶縁膜１７としては、たとえばシリコン窒化膜を用いることができる。さらに図９に示すように平坦化膜１８を形成する。平坦化膜１８は感光性樹脂で構成する。露光および現像を行なうことによってコンタクトホール１９を形成する。コンタクトホール１９の内面および平坦化膜１８の上面を覆うように透明性導電体膜を形成する。この透明性導電体膜の材料としては、たとえばＩＴＯ（錫添加酸化インジウム）を用いることができる。この透明性導電体膜に対してエッチングを施して不要部分を除去することにより、図９に示すように画素電極２０を形成する。
【００２６】
本実施の形態では、周辺回路領域においては、ｐ型薄膜電界効果トランジスタ１２以外にｎ型薄膜電界効果トランジスタ１１を同時に形成し、これらを組み合わせて周辺回路を構成する。また、表示画素領域においては、ｎ型薄膜電界効果トランジスタ１１と別途形成する透明電極とを電気的に接続することによって、表示画素を構成する。こうして、半導体装置が出来上がる。この半導体装置は、たとえば、各種素子が表面に形成されたガラス基板である。
【００２７】
さらに、半導体装置としてのこれらの素子が表面に形成されたガラス基板を、カラーフィルタや対向電極が形成されたもう一方のガラス基板と貼り合せる。そして、これらのガラス基板同士の間に形成された間隙に液晶を注入する工程、封止する工程などを経て、液晶表示装置を得ることができる。
【００２８】
（半導体装置）
本実施の形態における半導体装置は、上述した製造方法で得ることができるものであり、結果的に以下の構成を備える。
【００２９】
この半導体装置は、図９に示すように、絶縁基板としてのガラス基板１と、ガラス基板１の主表面に局所的に形成された結晶化シリコン膜としての多結晶シリコン膜と、多結晶シリコン膜よりも上側において主表面を覆う絶縁膜５とを備える。さらに、この半導体装置においては、絶縁膜５を貫通して多結晶シリコン膜内に底面を有するコンタクトホールが設けられている。コンタクトホールの内部にはコンタクトホールの底面および側面を覆うように接続電極が配置されている。接続電極とは、ソース／ドレイン電極１５ａ〜１５ｄにつながるメタル層１５（図７参照）である。コンタクトホールの底面において接続電極は、図８に示すように、膜厚５０Å以下のシリコンを含有したアモルファス層２３ｗを介して、または、シリコンを含有したアモルファス層を、接続電極と結晶化シリコン膜との間から完全に排除した状態で直接、多結晶シリコン膜４と接している。
【００３０】
（作用・効果）
本実施の形態では、アニーリングにＹＡＧレーザを用いたので結晶粒径が大きな多結晶シリコン膜を得ることができ、さらに、コンタクトホールの底面におけるシリコンを含有したアモルファス層の膜厚が５０Å以下に収まるようにエッチング後の洗浄などの工程を厳しく管理することとしたので、その結果として得られた半導体装置である薄膜トランジスタは、きわめて移動度が高く、しきい値電圧が低く、なおかつ、コンタクト抵抗が低く抑えられたものとなった。
【００３１】
さらに、この薄膜トランジスタを形成する際に、ゲート電極に接続する配線を抵抗率が１０μΩ・ｃｍ以下の材料で形成することとし、この薄膜トランジスタを用いて、Ｄ／Ａ（Digital/Analogue）コンバータ回路、ＤＣＤＣ（Direct Current-Direct Current）コンバータ回路、インバータ回路、シフトレジスタ回路などの回路をそれぞれガラス基板上に形成した場合、素子としての応答速度が速く優秀な性能のものを得ることができた。なお、ゲート電極に接続する配線を形成するために用いる抵抗率が１０μΩ・ｃｍ以下の材料としては、Ｍｏ，Ａｌ，Ａｇ，Ｃｕなどが適している。
【００３２】
上述の各回路を作成する際には、ゲート電極と同じ材料を用いて配線を形成することが好ましい。このようにすれば、配線とゲート電極とを同一工程で形成することが可能となるからである。また、配線においてもゲート電極においても抵抗を低くすることができ、速い応答速度を得ることができるようになる。
【００３３】
これらの素子ないし回路を液晶表示パネルの周辺回路部に利用した場合、高速動作が可能で高画素数、高精細の液晶表示パネルとすることができる。さらに、これまで、単結晶シリコンのＩＣを外付けで設置するなどして実現していた部分の機能を液晶表示パネルのガラス基板の延長上に作り込むことが可能となる。したがって、画面以外のいわゆる額縁部分が狭い、省スペースの液晶表示パネルを実現することができる。
【００３４】
なお、本実施の形態では、結晶粒径が大きな多結晶シリコン膜を得やすいＹＡＧレーザを用いてアニーリングを行ない、多結晶シリコン膜を形成した。この場合、結晶粒径が大きいことによって特性改善の効果が大きく、好ましい。しかし、エキシマレーザを用いて多結晶シリコン膜を形成した場合にも、本発明の効果は十分に得ることができる。特にエキシマレーザを用いた場合で結晶粒径を大きくすることができた場合には本発明の適用によって大きな効果を得ることができる。
【００３５】
本実施の形態では、一例として、透過型の液晶表示装置の例を挙げ、画素電極がＩＴＯで形成された液晶表示装置に本発明を適用した例で説明を行なったが、本発明は、Ａｌなどの反射電極を用いた反射型液晶表示装置に適用することもできる。あるいは、ＩＴＯで形成された画素電極と、Ａｌなどで形成された反射電極との両方を備える半透過型液晶表示装置にも適用することができる。さらに、本発明は、同様の薄膜トランジスタを用いた有機ＥＬ（Electro Luminescence）表示装置などにも広く適用することができ、同様の大きな効果を奏することができる。
【００３６】
（実施の形態２）
図１〜図４および図１０〜図１４を参照して、本発明に基づく実施の形態２における半導体装置の製造方法について説明する。図１〜図４に示す工程については、実施の形態１で説明したものと同じである。すなわち、保護膜１３を形成して４００℃での活性化アニーリングを行なうところまでは実施の形態１と同じである。
【００３７】
図１０に示すように、ドライエッチングによって保護膜１３および絶縁膜５の一部を除去することにより、コンタクトホール１４ａ〜１４ｅを形成する。このドライエッチングに用いるエッチングガスの種類および流量としては、ＣＦ4を１００ｓｃｃｍ、Ｏ2を１００ｓｃｃｍ、Ａｒを２００ｓｃｃｍでそれぞれ流す。圧力は１０Ｐａとし、パワーを１７００Ｗとする。絶縁膜５のエッチングレート、多結晶シリコン膜のエッチングレートなどから慎重に計算を行ない、コンタクトホールは、絶縁膜５および多結晶シリコン膜を完全に貫通して下地膜２の一部を削るが下地膜２を貫通してしまわないようにエッチング時間の設定を行なう。下地膜２を膜厚２０００Å以上に形成しておけば、エッチング深さの許容誤差が大きいので前述の条件を満たすようにコンタクトホールを形成することはそれほど困難ではない。あるいは、コンタクトホールが下地膜２を貫通してガラス基板１を若干削るようなことがあっても、コンタクト抵抗に関しては不都合を生じないので、コンタクトホールは、絶縁膜５、多結晶シリコン膜のみならず下地膜２までも貫通するような構造としてもよい。この場合は、さらにラフな管理によってエッチング条件を決めることが可能になるので好都合である。ガラス基板１が大型基板である場合の膜厚ばらつきや、ドライエッチングレートのばらつきがあった場合にも、コンタクトホールが確実にシリコン膜を貫通するようにやや過剰気味に条件を設定しておきさえすればよく、許容誤差範囲が非常に広いため、容易に処理することができる。
【００３８】
このようにして、コンタクトホール１４ａ〜１４ｅを形成した後、フッ酸を含むエッチング液を用いて、コンタクトホール１４ａ〜１４ｅ内面に露出する多結晶シリコン膜の表面に生成した「シリコンを含有したアモルファス層」を除去する。この除去はシリコンを含有したアモルファス層を必ずしも完全に除去するものでなくてもよいが、後述するように、残存するアモルファス層の膜厚をなるべく少なくすることが求められる。ここで、シリコンを含有したアモルファス層とは、シリコン酸化膜、ＳｉＯx、シリコンと酸素の化合物などであり、主にコンタクトホールの側面に多結晶シリコン膜が露出する部分で露出した多結晶シリコン膜を覆うように析出したものである。
【００３９】
フッ酸を含むエッチング液による処理の後、実施の形態１で説明したのと同じ処理を行なう。すなわち、純水洗浄、非接触方式の物理洗浄、揮発性溶剤による純水の置換、乾燥をそれぞれ行なう。
【００４０】
実施の形態１で説明したのと同じように、ソース／ドレイン電極の形成を行ない、図１１に示す構造を得る。ここで、図１１に示したソース／ドレイン電極１５ａ〜１５ｄから下方に延びてソース／ドレイン領域９ａ，９ｂ，１０ａ，１０ｂにつながっているコンタクト部分は、実際には図１２に示す構造を有している。図１２で代表例として挙げたコンタクトホール１４ｙは、コンタクトホール１４ａ〜１４ｅのうちどれにでも該当する。図１２に示すように、コンタクトホール１４ｙは、保護膜１３、絶縁膜５および多結晶シリコン膜４を貫通して下地膜２の中に入り込んでいるが、下地膜２を貫通することなく下地膜２の内部に底面を有している。コンタクトホール１４ｙの内面は、ソース／ドレイン電極１５ａ〜１５ｄとして形成されたメタル層１５で覆われている。メタル層１５は、図１２ではあたかも１層であるかのように表示しているが、実際には、実施の形態１におけるメタル層１５と同じくモリブデン膜／アルミニウム膜／モリブデン膜の３層構造である。図１２のＺ２部を拡大したところを図１３に示す。図１３に示すように、メタル層１５は、コンタクトホール１４ｙの内面を覆っているが、多結晶シリコン膜４がコンタクトホール１４ｙの内面に露出する箇所では、膜厚Ｔ２の「シリコンを含有したアモルファス層」２３ｙを介して多結晶シリコン膜４を覆っている。
【００４１】
本実施の形態では、フッ酸を含むエッチング液でアモルファス層２３ｙをなるべく除去して薄くする工程を行なっており、さらにその後もアモルファス層２３ｙの再成長を防ぐために揮発性溶剤による置換および乾燥を行なっているので、アモルファス層２３ｙの膜厚Ｔ２は３０Å以下となっている。また、多結晶シリコン膜４がコンタクトホール１４ｙの内面に露出する箇所にアモルファス層２３ｙが全く存在しない状態になっていてもよい。
【００４２】
揮発性溶剤による置換および乾燥を行なわない場合には、この時点で残存しているアモルファス層２３ｙの膜厚Ｔ２は５０Å弱となる。
【００４３】
本実施の形態では、非接触方式の物理洗浄を行なっているが、このことによる効果は実施の形態１で説明したものと同様である。また、ここで、非接触方式の物理洗浄の代わりに一般的な物理洗浄の方法であるブラシ洗浄を行なった場合の問題についても実施の形態１で説明したものと同様である。すなわち、水垢の存在によってコンタクトホール内に水分が残存することとなり、時間をかけて水分の乾燥が行なわれると、この時間の間にシリコンが水の中に溶出して、このシリコン成分の濃度が高くなった水が乾燥する際に、シリコンを含有したアモルファス層２３ｙが成長してしまうことになる。このようなことが起こると、アモルファス層２３ｙの膜厚Ｔ２は厚くなり、５０Åを超えるようになる。その場合、コンタクトホール１４ｙの内面におけるメタル層１５と多結晶シリコン膜４との間での導通不良が起こることが、発明者らの研究によって明らかとなっている。こういった事情を考慮すれば、ここでの物理洗浄にはブラシ洗浄以外の非接触方式の洗浄方法を選択することが非常に重要である。
【００４４】
再び図１１を参照して説明する。図１１に示す構造に対して、水素プラズマを用いて、チャネル領域１６ａ，１６ｂの水素化を行なうなどの手法により、薄膜電界効果トランジスタの特性の向上および安定化を図る。この後は、実施の形態１で行なったのと同様に、絶縁膜１７、平坦化膜１８、コンタクトホール１９、画素電極２０を順に形成する。こうして図１４に示す構造を得る。
【００４５】
以下の工程の取扱いは実施の形態１で説明したものと同じである。
【００４６】
（半導体装置）
本実施の形態における半導体装置は、上述した製造方法で得ることができるものであり、結果的に以下の構成を備える。
【００４７】
この半導体装置は、図１４に示すように、絶縁基板としてのガラス基板１と、ガラス基板１の主表面に局所的に形成された結晶化シリコン膜としての多結晶シリコン膜と、多結晶シリコン膜よりも上側において主表面を覆う絶縁膜５とを備える。さらに、この半導体装置においては、絶縁膜５および多結晶シリコン膜を貫通して多結晶シリコン膜の下面よりも下側に底面を有するコンタクトホールが設けられている。コンタクトホールの内部にはコンタクトホールの底面および側面を覆うように接続電極が配置されている。接続電極とは、ソース／ドレイン電極１５ａ〜１５ｄにつながるメタル層１５（図１２参照）である。接続電極は、図１３に示すように、膜厚３０Å以下のシリコンを含有したアモルファス層２３ｙを介して多結晶シリコン膜と接している。
【００４８】
（作用・効果）
この構造では、多結晶シリコン膜４はコンタクトホールの底面に露出しているわけではなく側面に露出するだけの形であるため、多結晶シリコン膜４とメタル層１５とが接続できる面積が非常に狭く、このような場合、一般的にはコンタクト抵抗が大きくなりがちである。しかし、本実施の形態では、「シリコンを含有したアモルファス層」２３ｙの膜厚を厳しく管理することとしたので、コンタクト抵抗を小さく抑えることができる。
【００４９】
以下、もたらされる効果、変形例、より好ましい条件などについては、実施の形態１で説明したものと同じである。
【００５０】
なお、今回開示した上記実施の形態はすべての点で例示であって制限的なものではない。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更を含むものである。
【図面の簡単な説明】
【００５１】
【図１】本発明に基づく実施の形態１，２における半導体装置の製造方法の第１の工程の説明図である。
【図２】本発明に基づく実施の形態１，２における半導体装置の製造方法の第２の工程の説明図である。
【図３】本発明に基づく実施の形態１，２における半導体装置の製造方法の第３の工程の説明図である。
【図４】本発明に基づく実施の形態１，２における半導体装置の製造方法の第４の工程の説明図である。
【図５】本発明に基づく実施の形態１における半導体装置の製造方法の第５の工程の説明図である。
【図６】本発明に基づく実施の形態１における半導体装置の製造方法の第６の工程の説明図である。
【図７】本発明に基づく実施の形態１における半導体装置の製造方法によって形成されるコンタクト底部の拡大断面図である。
【図８】図７のＺ１部の拡大断面図である。
【図９】本発明に基づく実施の形態１における半導体装置の断面図である。
【図１０】本発明に基づく実施の形態２における半導体装置の製造方法の第５の工程の説明図である。
【図１１】本発明に基づく実施の形態２における半導体装置の製造方法の第６の工程の説明図である。
【図１２】本発明に基づく実施の形態２における半導体装置の製造方法によって形成されるコンタクト底部の拡大断面図である。
【図１３】図１２のＺ２部の拡大断面図である。
【図１４】本発明に基づく実施の形態２における半導体装置の断面図である。
【符号の説明】
【００５２】
１  ガラス基板、２  下地膜、３  アモルファスシリコン膜、４，４ａ，４ｂ，４ｃ  多結晶シリコン膜、５  （ゲート絶縁膜と蓄積容量部の誘電体膜とを兼ねる）絶縁膜、６ａ，６ｂ  ゲート電極、６ｋ  下部電極、７  共通電極、８  キャパシタ、９ａ，９ｂ  ソース／ドレイン領域、１０ａ，１０ｂ  ソース／ドレイン領域、１１  ｎ型薄膜電界効果トランジスタ、１２  ｐ型薄膜電界効果トランジスタ、１３  保護膜、１４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅ，１４ｗ，１４ｙ  コンタクトホール、１５  メタル層、１５ａ，１５ｂ，１５ｃ，１５ｄ  ソース／ドレイン電極、１６ａ，１６ｂ  チャネル領域、１７  （ソース／ドレイン電極の上側を覆う）絶縁膜、１８  平坦化膜、１９  （平坦化膜を貫通する）コンタクトホール、２０  画素電極、２３ｗ，２３ｙ  アモルファス層、７１  レーザ光、７２  （レーザ光のスキャンする向きを示す）矢印。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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