(57)【要約】【課題】  強誘電体膜の構成元素の離脱及び相互拡散を抑制することができる半導体装置の製造方法を提供する。【解決手段】  Ｉｒ膜２５、ＩｒＯx膜２６、Ｐｔ膜２７、ＰｔＯ膜２８及びＰｔ膜２９を形成した後、ＰＬＺＴ膜３０を形成する。次に、Ａｒ及びＯ2を含む雰囲気下で６００℃以下の熱処理をＲＴＡ法で施すことにより、ＰＬＺＴ膜３０を結晶化させる。次いで、ＩｒＯx膜３１及びＩｒＯ2膜３２を形成する。そして、これらの膜を一括してパターニングする。その後、アルミナ膜３５を保護膜として形成する。続いて、酸素雰囲気中で６５０℃、６０分間の熱処理を回復アニールとして施す。なお、ＰＬＺＴ膜３０の結晶化から回復アニール間での間には、熱処理を行わない。【選択図】  図４
2005183841.tif 000002
【特許請求の範囲】
【請求項１】
下部電極、結晶化した強誘電体膜及び上部電極を備えた強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタを覆うアルミニウム酸化物膜を形成する工程と、
酸化性ガスの雰囲気中で前記結晶化した強誘電体膜のアニールを行う工程と、
を有し、
前記結晶化した強誘電体膜の形成から前記強誘電体膜のアニールを行う工程までの間に、熱処理を行わないことを特徴とする半導体装置の製造方法。
【請求項２】
前記酸化性ガスの雰囲気は、酸素を含有する雰囲気であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記結晶化した強誘電体膜のアニールを、６００℃乃至７５０℃で行うことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記アルミニウム酸化物膜を、スパッタ法又はＭＯＣＶＤ法により形成することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記アルミニウム酸化物膜をスパッタ法により形成する場合、その厚さを、５０ｎｍ乃至１００ｎｍとすることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記アルミニウム酸化物膜をＭＯＣＶＤ法により形成する場合、その厚さを、２０ｎｍ乃至５０ｎｍとすることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項７】
前記強誘電体キャパシタを形成する工程は、
下部電極膜を形成する工程と、
前記下部電極膜上にアモルファス状態の強誘電体膜を形成する工程と、
前記強誘電体膜を結晶化する工程と、
前記結晶化した強誘電体膜上に上部電極膜を形成する工程と、
前記上部電極膜、強誘電体膜及び下部電極膜のパターニングを行う工程と、
を有することを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記上部電極膜、強誘電体膜及び下部電極膜のパターニングを、一括して行うことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記上部電極膜、強誘電体膜及び下部電極膜のパターニングを、順次行うことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記強誘電体膜を結晶化する工程において、酸素を含有する雰囲気中で６００℃以下の熱処理を行うことを特徴とする請求項７乃至９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリに好適な半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴い、大容量のデータを高速に処理又は保存する傾向が高まっている。このため、電子機器に使用される半導体装置の高集積化及び高性能化が要求されている。
【０００３】
そこで、半導体記憶装置に関しては、例えばＤＲＡＭの高集積化を実現するため、ＤＲＡＭを構成する容量素子の容量絶縁膜として、従来の珪素酸化物又は珪素窒化物に代えて、強誘電体材料又は高誘電率材料を用いる技術が広く研究開発され始めている。
【０００４】
また、より低電圧で且つ高速での書き込み動作及び読み出し動作が可能な不揮発性ＲＡＭを実現するため、容量絶縁膜として、自発分極特性を有する強誘電体膜を用いる技術も盛んに研究開発されている。このような半導体記憶装置は、強誘電体メモリ（ＦｅＲＡＭ）とよばれる。
【０００５】
ＦｅＲＡＭは、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体メモリには強誘電体キャパシタが備えられており、強誘電体キャパシタは、強誘電体膜が１対の電極間に容量誘電体膜として挟み込まれて構成されている。強誘電体膜は電極間の印加電圧に応じて分極を生じ、印加電圧が取り去されても自発分極を有する。また、印加電圧の極性を反転すれば、自発分極の極性も反転する。従って、この自発分極を検出すれば、情報を読み出すことができる。ＦｅＲＡＭは、フラッシュメモリに比べて低電圧で動作し、省電力で高速の書き込みが可能である。
【０００６】
ＦｅＲＡＭの強誘電体膜としては、チタン酸ジルコン酸鉛（ＰＺＴ）、ＬａドープＰＺＴ（ＰＬＺＴ）等のＰＺＴ系材料や、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ、Ｙ１）、ＳｒＢｉ2（Ｔａ，Ｎｂ）2Ｏ9（ＳＢＴＮ、ＹＺ）等のＢｉ層状構造化合物等が用いられている。これらの膜は、ゾルゲル法、スパッタ法、ＭＯＣＶＤ法等によって下部電極膜上に成膜される。但し、成膜された直後の膜はアモルファス相となっている。このため、その後の熱処理によってペロブスカイト構造の結晶へと相変態させられる。強誘電体膜の形成後には、その上に上部電極膜が形成される。この時、強誘電体膜が主として高エネルギーのスパッタリング粒子による物理的ダメージを受けてしまう。この結果、強誘電体膜の結晶構造の一部が破壊され、容量素子の特性劣化が引き起こされる。
【０００７】
そこで、従来、容量素子の特性劣化を次のような処理により回復させている。先ず、上部電極膜のパターニング後に、酸素雰囲気中で熱処理を行うことにより、強誘電体膜の結晶性を回復させる。次に、強誘電体膜のパターニング後に、水素劣化を防止するために、アルミニウム酸化物膜を保護膜として、強誘電体膜を覆うようにして形成する。強誘電体膜のパターニング及び保護膜の形成中にも、強誘電体膜にはダメージが生じる。このため、保護膜の形成後に、再度、酸素雰囲気中の熱処理を施すことにより、特性を回復させる。更に、下部電極膜のパターニング後に、再度、アルミニウム酸化物膜を保護膜として形成する。そして、熱処理を施し、層間絶縁膜を形成する。
【０００８】
しかしながら、この方法では、複数回の熱処理を施すために、上部電極（膜）及び下部電極（膜）と強誘電体膜との間で相互拡散が生じやすく、セルアレイを構成する強誘電体キャパシタに含まれる強誘電体膜に欠陥が生じやすい。強誘電体膜がＰＬＺＴ膜からなり、上部電極がＩｒ膜又はＩｒＯx膜からなる場合は、ＰＬＺＴ膜中のＰｂが抜けやすい。特に、上部電極のパターニング後に、ＰＬＺＴ膜でのＰｂの欠損が生じやすく、また、上部電極からＰＬＺＴ膜へのＩｒが過剰に拡散してしまう。これらの結果、セルアレイの膜中組成が不均一になり、スイッチング電荷量が低下したり、工程劣化が生じたりしやすくなる。また、インプリントも生じやすくなる。
【０００９】
上記の製造方法の他に、強誘電体キャパシタの特性の向上を図った方法が種々提案されている。
【００１０】
特許文献１（特開２００３−１７６６４号公報）に記載された方法では、上部電極膜、強誘電体膜及び下部電極膜のパターニングを行って容量素子を形成した後、熱処理によって除去が可能な不純物を含有するアルミニウム酸化物膜を、少なくとも容量素子を覆うように堆積する。次に、ＲＴＡ（Rapid Thermal Annealing）法で、酸化性ガス雰囲気中において８００℃で１分間の熱処理を行うことにより、容量絶縁膜のダメージを回復させると共に、アルミニウム酸化物層に含まれる不純物を除去する、その後、水素雰囲気中において熱処理を行う。
【００１１】
特許文献２（特開平１１−５４７１８号公報）に記載された方法では、容量素子を形成した後に、強誘電体膜と層間絶縁膜との相互作用を防止する金属酸化膜からなる緩衝膜を形成する。その後、層間絶縁膜を形成する。緩衝膜としては、６００℃以下の低温処理により安定化される膜が用いられる。
【００１２】
しかしながら、特許文献１に記載された方法では、ＲＴＡ法による熱処理によっても、上部電極膜の成膜時に生じるダメージを完全に回復させることはできない。また、８００℃でアニールを行っているため、ＩｒがＰＬＺＴへ過剰に拡散し、スイッチング電荷量が低下すると共に、リーク電流が増加すると考えられる。
【００１３】
また、特許文献２に記載された方法では、６００℃以下の低温処理により安定化される金属酸化膜が緩衝膜になるが、キャパシタのダメージを完全に回復することはできない。
【００１４】
【特許文献１】特開２００３−１７６６４号公報
【特許文献２】特開平１１−５４７１８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明は、強誘電体膜の構成元素の離脱及び相互拡散を抑制することができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【００１７】
本発明に係る半導体装置の製造方法では、下部電極、結晶化した強誘電体膜及び上部電極を備えた強誘電体キャパシタを形成した後、前記強誘電体キャパシタを覆うアルミニウム酸化物膜を形成する。次に、酸化性ガスの雰囲気中で前記結晶化した強誘電体膜のアニールを行う。但し、前記結晶化した強誘電体膜の形成から前記強誘電体膜のアニールを行う工程までの間に、熱処理を行わない。
【００１８】
本発明においては、酸化性ガスの雰囲気中でのアニールにより、強誘電体膜のそれまでに受けたダメージが回復する。また、結晶化した強誘電体膜の形成から、アルミニウム酸化物膜の形成後のアニールを行う工程までの間に熱処理を行わず、アルミニウム酸化物膜の形成後のアニールの際には、強誘電体キャパシタがアルミニウム酸化物膜により覆われているので、強誘電体膜の構成元素の脱離や強誘電体膜と上部電極及び下部電極との間の相互拡散が抑制される。
【発明の効果】
【００１９】
本発明によれば、強誘電体膜の構成元素の脱離や強誘電体膜と上部電極及び下部電極との間の相互拡散を抑制しながら、強誘電体キャパシタの形成時やアルミニウム酸化物膜の形成時に生じた強誘電体膜のダメージを十分に回復させることができる。このため、強誘電体膜中の組成のばらつきを抑制することができ、また、相互拡散を抑制することもできる。これらの結果、スイッチング電荷量を向上させ、疲労損失を大幅に低減させ、インプリントを生じにくくすることができる。また、従来行っている熱処理を行わないため、工程数を低減することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図１は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。
【００２１】
このメモリセルアレイには、一の方向に延びる複数本のビット線３、並びにビット線３が延びる方向に対して垂直な方向に延びる複数本のワード線４及びプレート線５が設けられている。また、これらのビット線３、ワード線４及びプレート線５が構成する格子と整合するようにして、複数個の本実施形態に係る強誘電体メモリのメモリセルがアレイ状に配置されている。各メモリセルには、強誘電体キャパシタ１及びＭＯＳトランジスタ２が設けられている。
【００２２】
ＭＯＳトランジスタ２のゲートはワード線４に接続されている。また、ＭＯＳトランジスタ２の一方のソース・ドレインはビット線３に接続され、他方のソース・ドレインは強誘電体キャパシタ１の一方の電極に接続されている。そして、強誘電体キャパシタ１の他方の電極がプレート線５に接続されている。なお、各ワード線４及びプレート線５は、それらが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ２により共有されている。同様に、各ビット線３は、それが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ２により共有されている。ワード線４及びプレート線５が延びる方向、ビット線３が延びる方向は、夫々行方向、列方向とよばれることがある。
【００２３】
このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ１に設けられた強誘電体膜の分極状態に応じて、データが記憶される。
【００２４】
（第１の実施形態）
次に、本発明の第１の実施形態について説明する。図２乃至図４は、本発明の第１の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。但し、図２乃至図４は、ビット線３が延びる方向に垂直な断面を示す。また、図２乃至図４には、１本のビット線（図１中のビット線３に相当）を共有する２個のＭＯＳトランジスタに相当する部分を図示する。
【００２５】
第１の実施形態では、先ず、図２（ａ）に示すように、シリコン基板等の半導体基板１１の表面にウェル１２を形成する。次いで、半導体基板１１の表面に、例えばＳＴＩ（shallow trench isolation）により素子分離領域１３を形成する。続いて、ゲート絶縁膜１４、ゲート電極１５、キャップ膜１６、サイドウォール１７、ソース・ドレイン拡散層１８及びシリサイド層１９をウェル１２の表面に形成することにより、スイッチング素子としてＭＯＳトランジスタ２０を形成する。このＭＯＳトランジスタ２０が、図１におけるＭＯＳトランジスタ２に相当する。なお、各ＭＯＳトランジスタ２０には、ソース及びドレイン用に２個のソース・ドレイン拡散層１８を形成するが、その一方は、２個のＭＯＳトランジスタ２０間で共有させる。
【００２６】
次に、全面にシリコン酸窒化膜２１（厚さ：２００ｎｍ）を、ＭＯＳトランジスタ２０を覆うようにして形成し、更に全面に層間絶縁膜としてＳｉＯ2膜２２（厚さ：１０００ｎｍ）を形成し、ＣＭＰ（化学機械的研磨）等によりＳｉＯ2膜２２を平坦化する。シリコン酸窒化膜２１は、ＳｉＯ2膜２２を形成する際のゲート絶縁膜１４等の水素劣化を防止するために形成されている。その後、各シリサイド層１９まで到達するコンタクトホールをＳｉＯ2膜２２及びシリコン酸窒化膜２１に形成することにより、プラグコンタクト部を開口する。そして、コンタクトホール内にグルー膜２３を形成した後、例えばＣＶＤ法によりＷ膜を埋め込み、ＣＭＰを行って平坦化することにより、Ｗプラグ２４を形成する。
【００２７】
続いて、図２（ｂ）に示すように、ＳｉＯ2膜２２上にＩｒ膜２５、ＩｒＯx膜２６、Ｐｔ膜２７、ＰｔＯ膜２８及びＰｔ膜２９をスパッタリング法により順次形成する。例えば、Ｉｒ膜２５の厚さは３００ｎｍ、ＩｒＯx膜２６の厚さは３０ｎｍ、Ｐｔ膜２７の厚さは１５ｎｍとする。ＰｔＯ膜２８の厚さは２５ｎｍ、Ｐｔ膜２９の厚さは５０ｎｍとする。Ｉｒ膜２５及びＩｒＯx膜２６はＷ酸化バリア層として機能する。Ｐｔ膜２７はＰｔ膜２９から形成される下部電極の配向を向上させる。ＰｔＯ膜２８はＩｒの拡散バリア層として機能する。
【００２８】
上記の積層体を形成した後、下部電極を構成するＰｔ膜２９の配向を向上させるために、ＲＴＡによりＡｒ雰囲気中での熱処理を行う。
【００２９】
次に、図３に示すように、強誘電体膜であるＰＬＺＴ膜３０をスパッタ法によりＰｔ膜２９上に形成する。ＰＬＺＴ膜３０の厚さは、例えば１５０ｎｍ程度とする。成膜されたＰＬＺＴ膜３０はアモルファス状態である。次いで、Ａｒ及びＯ2を含む雰囲気下で６００℃以下の熱処理をＲＴＡ法で施す。この結果、ＰＬＺＴ膜３０が結晶化すると共に、下部電極を構成するＰｔ膜６１が緻密化し、Ｐｔ膜６１とＰＬＺＴ膜３０との間の境界面近傍におけるＰｔとＯとの相互拡散が抑制される。
【００３０】
その後、ＰＬＺＴ膜３０上にＩｒＯx膜（１＜ｘ＜２）３１をスパッタ法により形成する。ＩｒＯx膜３１の厚さは、例えば５０ｎｍ程度とする。続いて、ＲＴＡ法による熱処理を行う。この結果、ＰＬＺＴ膜３０が完全に結晶化すると共に、ＩｒＯx膜３１からＰＬＺＴ膜３０に微量のＩｒが拡散し、キャパシタの電気的特性が向上する。続いて、ＩｒＯx膜３１上に、更にＩｒＯ2膜３２をスパッタ法で形成する。ＩｒＯ2膜３２の厚さは、例えば２００ｎｍ程度とする。次に、半導体基板１１の背面洗浄を行う。
【００３１】
次いで、ＩｒＯ2膜３２、ＩｒＯx膜３１、ＰＬＺＴ膜３０、Ｐｔ膜２９、ＰｔＯ膜２８、Ｐｔ膜２７、ＩｒＯx膜２６及びＩｒ膜２５をパターニングする際にハードマスクとして用いるＴｉＮ膜及びＴＥＯＳ膜（いずれも図示せず）を順次形成する。その後、ＴＥＯＳ膜及びＴｉＮ膜をパターニングすることにより、スタック型の強誘電体キャパシタを形成する予定の領域のみにハードマスクを形成する。
【００３２】
続いて、ＴＥＯＳ膜及びＴｉＮ膜をハードマスクとして用いたパターニング及びエッチング技術を用いて、ＩｒＯ2膜３２、ＩｒＯx膜３１、ＰＬＺＴ膜３０、Ｐｔ膜２９、ＰｔＯ膜２８、Ｐｔ膜２７、ＩｒＯx膜２６及びＩｒ膜２５を一括して加工することにより、図４に示すように、スタック構造の強誘電体キャパシタを形成する。この強誘電体キャパシタが、図１における強誘電体キャパシタ１に相当する。
【００３３】
その後、ハードマスクを除去する。次に、図４に示すように、強誘電体キャパシタをプロセスダメージから保護する保護膜として、全面にアルミナ膜３５を形成する。なお、本実施形態では、強誘電体キャパシタの形成からアルミナ膜３５の形成までの間には、アニールは行わない。アルミナ膜３５の形成方法は、特に限定されない。アルミナ膜３５をスパッタ法で形成する場合、その厚さは、例えば５０ｎｍ乃至１００ｎｍとすることが好ましい。また、アルミナ膜３５をＭＯＣＶＤ法で形成する場合、その厚さは、例えば２０乃至５０ｎｍとすることができる。これは、ＭＯＣＶＤ法の方が、カバレッジが良好だからである。
【００３４】
アルミナ膜３５の形成後には、アルミナ膜３５の形成時に生じたＰＬＺＴ膜３０のダメージを回復させるために、酸素雰囲気中で６５０℃、６０分間の熱処理を回復アニールとして施す。この回復アニールの温度は、６００℃乃至７５０℃とすることが好ましい。
【００３５】
この熱処理（回復アニール）により、ＩｒＯx膜３１の形成時、ＩｒＯ2膜３２の形成時、一括エッチング時、アルミナ膜３５の形成時にＰＬＺＴ膜３０が受けたダメージが全て回復させられる。保護膜であるアルミナ膜３５は、強誘電体キャパシタの上面よりも側面の方が薄区形成される。このため、酸素が強誘電体キャパシタ中のＰＬＺＴ膜３５中まで拡散しやすい。一方、Ｐｂ抜けに関しては、アルミナ膜３５によりＰＬＺＴ膜３０の側面が覆われているため、Ｐｂは拡散しにくく、セルアレイを構成する強誘電体キャパシタ中のＰＬＺＴ膜３０の組成の変動が抑制される。
【００３６】
回復アニールの後には、図４に示すように、層間絶縁膜３６を全面に形成し、この層間絶縁膜３６の平坦化をＣＭＰにより行う。その後、パターニング及びエッチング技術を用いてＷプラグ２４まで到達するコンタクトホールを層間絶縁膜３６及びアルミナ膜３５に形成する。続いて、このコンタクトホール内にグルー膜３７を形成した後、Ｗ膜を埋め込み、ＣＭＰを行って平坦化することにより、Ｗプラグ３８を形成する。次に、全面にＷ酸化防止絶縁膜（図示せず）を形成する。Ｗ酸化防止絶縁膜としては、例えばＳｉＯＮ膜を用いる。そして、パターニング及びエッチング技術を用いて、Ｗ酸化防止絶縁膜及び層間絶縁膜３６に、Ｉｒ密着膜３２まで到達するコンタクトホールを形成する。続いて、エッチングによる損傷を回復させるためのアニールを施す。このアニールの後、Ｗ酸化防止絶縁膜をエッチバックにより除去する。
【００３７】
次に、下層のグルー膜３９、配線材料膜４０及び上層のグルー膜４１を順次堆積する。次いで、グルー膜４０上に反射防止膜（図示せず）を形成し、レジスト膜（図示せず）を塗布する。その後、レジスト膜を配線パターンに整合するように加工し、加工後のレジスト膜をマスクとして、反射防止膜、グルー膜４１、配線材料膜４０及びグルー膜３９をエッチングする。反射防止膜としては、例えばＳｉＯＮ膜を用いる。このようなエッチングにより、図４に示すように、所定の平面形状のグルー膜４１、配線材料膜４０及びグルー膜３９からなる配線４２が得られる。
【００３８】
その後、更に、層間絶縁膜４３の形成、グルー膜４４及びＷプラグ４５のコンタクトホールへの埋め込み及び下から第２層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。なお、上層配線の形成に際しては、Ｉｒ密着膜３２を介して上部電極膜３１に接続された配線４２がプレート線に接続されるようにし、２個のＭＯＳトランジスタ２０により共有されたソース・ドレイン拡散層１８に接続された配線４２がビット線に接続されるようにする。ゲート電極１５については、それ自体をワード線としてもよく、また、上層配線において、ゲート電極１５がワード線に接続されるようにしてもよい。
【００３９】
このような第１の実施形態によれば、強誘電体キャパシタを形成した後に行う主としてＰＬＺＴ膜３０の回復を目的とした熱処理は１回だけであるので、ＰＬＺＴ膜３０と上部電極（ＩｒＯx膜３１及びＩｒＯ2膜３２）及び下部電極（Ｐｔ膜２９）との間の相互拡散が抑制される。また、従来の方法と比較すると、熱処理に関する工程が不要となるので、工程数が少なくなる。
【００４０】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。第１の実施形態は、本発明をスタック構造の強誘電体キャパシタに適用したものであるが、第２の実施形態は、本発明をプレーナ構造の強誘電体キャパシタに適用したものである。図５及び図６は、本発明の第２の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
【００４１】
第２の実施形態では、先ず、図５に示すように、第１の実施形態と同様に、ウェル１２の形成からＷプラグ２４の形成までの処理を行う。
【００４２】
次に、全面に下部電極密着膜６４及びＰｔ膜６１を順次形成する。下部電極密着膜６４及びＰｔ膜６１（下部電極膜）は、例えばスパッタ法により形成する。下部電極密着膜６４の厚さは、例えば２０ｎｍ程度とする。また、Ｐｔ膜６１の厚さは、例えば１５０ｎｍ程度とする。下部電極密着膜６４としては、例えばＴｉ膜、ＴｉＯx膜又はＡｌ2Ｏ3膜等を用いることができる。
【００４３】
次いで、強誘電体膜であるＰＬＺＴ膜６２をスパッタ法によりＰｔ膜６１上に形成する。ＰＬＺＴ膜６２の厚さは、例えば１５０ｎｍ程度とする。成膜されたＰＬＺＴ膜６２はアモルファス状態である。次いで、Ａｒ及びＯ2を含む雰囲気下で６００℃以下の熱処理をＲＴＡ法で施す。この結果、ＰＬＺＴ膜６２が結晶化すると共に、下部電極を構成するＰｔ膜６１が緻密化し、Ｐｔ膜６１とＰＬＺＴ膜６２との間の境界面近傍におけるＰｔとＯとの相互拡散が抑制される。
【００４４】
その後、ＰＬＺＴ膜６２上にＩｒＯx膜（１＜ｘ＜２）６３ａをスパッタ法により形成する。ＩｒＯx膜６３ａの厚さは、例えば５０ｎｍ程度とする。続いて、ＲＴＡ法による熱処理を行う。この結果、ＰＬＺＴ膜６２が完全に結晶化すると共に、ＩｒＯx膜６３ａからＰＬＺＴ膜６２に微量のＩｒが拡散し、キャパシタの電気的特性が向上する。続いて、ＩｒＯx膜６３ａ上に、更にＩｒＯ2膜６３ｂをスパッタ法で形成する。ＩｒＯ2膜６３ｂの厚さは、例えば２００ｎｍ程度とする。次に、半導体基板１１の背面洗浄を行う。
【００４５】
次に、ＩｒＯx膜６３ａ及びＩｒＯ2膜６３ｂからなる上部電極膜６３のパターニングを行う。次いで、回復アニールを行うことなく、ＰＬＺＴ膜６２のパターニングを行う。その後、アルミナ膜等の保護膜を形成することなく、Ｐｔ膜６１及び下部電極密着膜６４からなる下部電極膜のパターニングを行う。このようにして、図５に示すように、プレーナ構造の強誘電体キャパシタが形成される。この強誘電体キャパシタが、図１における強誘電体キャパシタ１に相当する。
【００４６】
続いて、図６に示すように、強誘電体キャパシタをプロセスダメージから保護する保護膜として、全面にアルミナ膜３５を形成する。アルミナ膜３５の形成後には、アルミナ膜３５の形成時に生じたＰＬＺＴ膜６２のダメージを回復させるために、酸素雰囲気中で６５０℃、６０分間の熱処理を回復アニールとして施す。この回復アニールの温度は、６００℃乃至７００℃とすることが好ましい。その後、第１の実施形態と同様にして、強誘電体キャパシタを有する強誘電体メモリを完成させる。
【００４７】
従来のプレーナ構造の強誘電体キャパシタの製造方法では、上部電極膜のパターニングと強誘電体膜のパターニングとの間に、酸素雰囲気中での回復アニール（熱処理）を行っている。この熱処理により、上部電極の形成時に強誘電体膜に生じたダメージが回復する。しかし、強誘電体膜であるＰＬＺＴ膜からのＰｂ抜けが生じてしまい、強誘電体膜の組成にばらつきが生じてしまう。
【００４８】
また、従来の製造方法では、強誘電体膜のパターニングと下部電極膜のパターニングとの間に、（１）水素劣化を抑制するためのアルミナ保護膜の形成、（２）アルミナ保護膜の剥がれを抑制するための酸素雰囲気中での熱処理、及び（３）アルミナ保護膜の形成時に強誘電体膜に生じたダメージを回復させるための熱処理を行っている。しかし、これらの処理の間に強誘電体膜と上部電極及び下部電極との間で相互拡散が生じてしまう。
【００４９】
これに対し、上述の第２の実施形態では、強誘電体キャパシタを形成した後に行う主としてＰＬＺＴ膜６２の回復を目的とした熱処理は１回だけであるので、Ｐｂ抜けがよく背されると共に、ＰＬＺＴ膜６２と上部電極膜６３（ＩｒＯx膜６３ａ及びＩｒＯ2膜６３ｂ）及び下部電極（Ｐｔ膜６１）との間の相互拡散が抑制される。
【００５０】
ここで、本願発明者が第２の実施形態に関して行った実験の結果について説明する。この実験では、ディスクリート（Discrete）及びセルアレイの２種類の試料を作製し、スイッチング電荷量Ｑｓｗ、リーク電流、疲労特性、インプリント及びリテンションの測定を行った。ディスクリートの試料は、参考のために作製したものであり、ディスクリートの強誘電体キャパシタは、メモリセルではなく、ＲＦ回路や平滑回路等の論理回路に用いられることが多い。また、比較のために、従来のように、上部電極膜のパターニングと強誘電体膜のパターニングとの間に回復アニールを行い、また、強誘電体膜のパターニングと下部電極膜のパターニングとの間に保護膜の形成等を行って形成した試料についても、スイッチング電荷量Ｑｓｗ及びリーク電流の測定を行った。ディスクリートの試料では、強誘電体キャパシタの平面形状を５０μｍ×５０μｍの正方形とした。セルアレイの試料では、平面形状が１．１３μｍ×１．７５μｍの長方形の強誘電体キャパシタを１２８０個配列した。
【００５１】
図７は、ディスクリートの試料について行ったスイッチング電荷量の測定の結果を示すグラフであり、図８は、セルアレイの試料について行ったスイッチング電荷量の測定の結果を示すグラフである。スイッチング電荷量の測定では、３Ｖの電圧を強誘電体キャパシタに印加し、ウェハ面内の７１点で測定を行った。図８に示すように、セルアレイでは、実施例（第２の実施形態）と比較例とを比較すると、実施例の方が大幅にスイッチング電荷量が高かった。これは、実施例では、回復アニールの回数が少ないので、強誘電体膜と上部電極膜及び下部電極膜との間の相互拡散が抑制されたためであると考えられる。一方、図７に示すように、ディスクリートの試料では、比較例よりも実施例の方が、スイッチング電荷量が低くなった。これは、セルアレイの試料と比較すると、強誘電体膜の側面が小さく、横方向からの酸素の供給が少ないために、回復が不十分になったからであると考えられる。
【００５２】
図９は、ディスクリートの試料に６Ｖの電圧を印加したときのリーク電流を示すグラフであり、図１０は、ディスクリートの試料に−６Ｖの電圧を印加したときのリーク電流を示すグラフである。また、図１１は、セルアレイの試料に６Ｖの電圧を印加したときのリーク電流を示すグラフであり、図１２は、セルアレイの試料に−６Ｖの電圧を印加したときのリーク電流を示すグラフである。これらの図に示すように、実施例と比較例とでは、リーク電流は同程度であった。つまり、実施例によってもリーク電流の増加は生じなかった。
【００５３】
図１３及び図１４は、疲労特性を示すグラフである。疲労特性についての実験では、セルアレイの試料を用い、書き込み電圧及び読み出し電圧を３Ｖ、ストレス電圧を７Ｖ、ストレスサイクルを２×１０9回とし、ウェハ面内の５点についてスイッチング電荷量を測定した。従来例では、２×１０9回のストレスサイクルで６５％程度の平均疲労損失が生じたのに対し、実施例では、平均疲労損失を３０％程度まで低減することができた。これは、従来例では、複数回の回復アニールの際に多量のＰｂ抜けが生じたのに対し、実施例では、回復アニールが１回のみであるため、Ｐｂ抜けが極めて少なく、また、セル内のＰｂ濃度が比較的均一であるからであると考えられる。
【００５４】
図１５は、インプリント特性を示すグラフであり、図１６は、リテンション特性を示すグラフである。インプリントとは、強誘電体キャパシタに書き込まれたデータがそのまま固定され、反転できなくなる現象をいう。リテンションとは、強誘電体キャパシタの強誘電体膜が一方向に分極した後、時間の経過と共に分極の量が減少する現象をいう。そして、この測定では、セルアレイの試料を用い、２個の強誘電体キャパシタに対し、先ず、一方を＋方向分極とし、他方を−方向分極とした。その後、１５０℃で放置し、所定の時間が経過するたびに、分極の保持量（電荷量Ｑ２）を測定し、また、分極を反転した後の分極の値（電荷量Ｑ３）を測定した。
【００５５】
図１５に示すように、インプリント特性に関しては、実施例の方が、電荷量Ｑ３が高く、１５０℃で４９０時間放置された後には、従来例では電荷量Ｑ３が２４（μＣ／ｃｍ2）と低いのに対し、実施例では３２（μＣ／ｃｍ2）もの電荷量Ｑ３が残っていた。また、４９０時間経過時のインプリントレートについては、従来例では−５．９０％であるのに対し、実施例では−３．４４％であった。一方、リテンション特性については、図１６に示すように、２０時間経過までは従来例と実施例との間に大きな相違は生じないが、経過時間が２０時間を超えると、電荷量Ｑ２は実施例の方が高くなり、従来例の方が分極の保持特性が若干弱くなった。これらの結果から、実施例によれば、セルアレイの試料では、強誘電体膜の組成がより均一になり、また、上部電極膜から強誘電体膜へのＩｒの過剰拡散が抑制されてインプリントが生じにくくなったといえる。
【００５６】
なお、強誘電体膜としては、ＰＬＺＴ膜の他にＰＺＴ膜等を用いることも可能である。
【００５７】
以下、本発明の諸態様を付記としてまとめて記載する。
【００５８】
（付記１）
下部電極、結晶化した強誘電体膜及び上部電極を備えた強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタを覆うアルミニウム酸化物膜を形成する工程と、
酸化性ガスの雰囲気中で前記結晶化した強誘電体膜のアニールを行う工程と、
を有し、
前記結晶化した強誘電体膜の形成から前記強誘電体膜のアニールを行う工程までの間に、熱処理を行わないことを特徴とする半導体装置の製造方法。
【００５９】
（付記２）
前記酸化性ガスの雰囲気は、酸素を含有する雰囲気であることを特徴とする付記１に記載の半導体装置の製造方法。
【００６０】
（付記３）
前記結晶化した強誘電体膜のアニールを、６００℃乃至７５０℃で行うことを特徴とする付記１又は２に記載の半導体装置の製造方法。
【００６１】
（付記４）
前記アルミニウム酸化物膜を、スパッタ法又はＭＯＣＶＤ法により形成することを特徴とする付記１乃至３のいずれか１項に記載の半導体装置の製造方法。
【００６２】
（付記５）
前記アルミニウム酸化物膜をスパッタ法により形成する場合、その厚さを、５０ｎｍ乃至１００ｎｍとすることを特徴とする付記４に記載の半導体装置の製造方法。
【００６３】
（付記６）
前記アルミニウム酸化物膜をＭＯＣＶＤ法により形成する場合、その厚さを、２０ｎｍ乃至５０ｎｍとすることを特徴とする付記４に記載の半導体装置の製造方法。
【００６４】
（付記７）
前記強誘電体キャパシタを形成する工程は、
下部電極膜を形成する工程と、
前記下部電極膜上にアモルファス状態の強誘電体膜を形成する工程と、
前記強誘電体膜を結晶化する工程と、
前記結晶化した強誘電体膜上に上部電極膜を形成する工程と、
前記上部電極膜、強誘電体膜及び下部電極膜のパターニングを行う工程と、
を有することを特徴とする付記１乃至６のいずれか１項に記載の半導体装置の製造方法。
【００６５】
（付記８）
前記上部電極膜、強誘電体膜及び下部電極膜のパターニングを、一括して行うことを特徴とする付記７に記載の半導体装置の製造方法。
【００６６】
（付記９）
前記上部電極膜、強誘電体膜及び下部電極膜のパターニングを、順次行うことを特徴とする付記７に記載の半導体装置の製造方法。
【００６７】
（付記１０）
前記強誘電体膜として、熱処理により結晶構造がＢｉ層状構造又はペロブスカイト構造となる膜を形成することを特徴とする付記７乃至９のいずれか１項に記載の半導体装置の製造方法。
【００６８】
（付記１１）
前記強誘電体膜を、ゾル−ゲル法、スパッタ法又はＭＯＣＶＤ法により形成することを特徴とする付記７乃至１０のいずれか１項に記載の半導体装置の製造方法。
【００６９】
（付記１２）
前記強誘電体膜を結晶化する工程において、酸素を含有する雰囲気中で６００℃以下の熱処理を行うことを特徴とする付記７乃至１１のいずれか１項に記載の半導体装置の製造方法。
【００７０】
（付記１３）
前記上部電極は、貴金属の酸化物を含有することを特徴とする付記１乃至１２のいずれか１項に記載の半導体装置の製造方法。
【００７１】
（付記１４）
前記上部電極は、１又は２以上の貴金属の酸化物膜を有することを特徴とする付記１３に記載の半導体装置の製造方法。
【００７２】
（付記１５）
前記下部電極は、貴金属又は貴金属の酸化物を含有することを特徴とする付記１乃至１４のいずれか１項に記載の半導体装置の製造方法。
【００７３】
（付記１６）
前記下部電極は、１又は２以上の貴金属膜又は貴金属の酸化物膜を有することを特徴とする付記１５に記載の半導体装置の製造方法。
【００７４】
（付記１７）
前記強誘電体キャパシタを、メモリセル毎に形成することを特徴とする付記１乃至１６のいずれか１項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００７５】
【図１】本発明の実施形態に係る方法によって製造する強誘電体メモリのメモリセルアレイの構成を示す回路図である。
【図２】本発明の第１の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図３】図２に引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図４】図３に引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図５】本発明の第２の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図６】図５に引き続き、本発明の第２の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図７】ディスクリートの試料について行ったスイッチング電荷量の測定の結果を示すグラフである。
【図８】セルアレイの試料について行ったスイッチング電荷量の測定の結果を示すグラフである。
【図９】ディスクリートの試料に６Ｖの電圧を印加したときのリーク電流を示すグラフである。
【図１０】ディスクリートの試料に−６Ｖの電圧を印加したときのリーク電流を示すグラフである。
【図１１】セルアレイの試料に６Ｖの電圧を印加したときのリーク電流を示すグラフである。
【図１２】セルアレイの試料に−６Ｖの電圧を印加したときのリーク電流を示すグラフである。
【図１３】疲労特性（スイッチング電荷量の変化）を示すグラフである。
【図１４】疲労特性（７Ｖ、２×１０9回のストレス印加後の疲労損失）を示すグラフである。
【図１５】インプリント特性を示すグラフである。
【図１６】リテンション特性を示すグラフである。
【符号の説明】
【００７６】
１：強誘電体キャパシタ
２：ＭＯＳトランジスタ
３：ビット線
４：ワード線
５：プレート線
１１：半導体基板
１２：ウェル
１３：素子分離領域
１４：ゲート絶縁膜
１５：ゲート電極
１６：キャップ膜
１７：サイドウォール
１８：ソース・ドレイン拡散層
１９：シリサイド層
２０：ＭＯＳトランジスタ
２１：シリコン酸窒化膜
２２：シリコン酸化膜
２３、３７、３９、４１、４４：グルー膜
２４、３８、４５：Ｗプラグ
２５：Ｉｒ膜
２６、３１：ＩｒＯx膜
２７、２９：Ｐｔ膜
２８：ＰｔＯ膜
３０：ＰＬＺＴ膜
３２：ＩｒＯ2膜
３５：アルミナ膜
３６、４３：層間絶縁膜
４０：配線材料膜
４２：配線
６１：Ｐｔ膜
６２：ＰＬＺＴ膜
６３ａ：ＩｒＯx膜
６３ｂ：ＩｒＯ2膜
６３：上部電極膜
６４：下部電極密着膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2005183841.tif 000015
【図１４】
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【図１５】
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【図１６】
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