(57)【要約】【課題】ロック検出の精度を向上させる。【解決手段】ＰＬＬ回路の位相比較器から供給される位相差信号に基づいて前記ＰＬＬ回路がロック状態であるか否かを検出するロック検出回路において、前記位相差信号が前記位相差の発生を示さない場合には一方のレベルを有するとともに、前記位相差の発生を示す場合には他方のレベルを有した制御信号を出力する第１の回路と、前記制御信号をラッチする第２の回路と、前記ラッチされた制御信号が前記一方のレベルを所定の第１の期間示す場合、前記ＰＬＬ回路がロック状態であることを示すロック検出信号を所定の第２の期間出力する第３の回路と、を有する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
ＰＬＬ回路の位相比較器から供給される位相差信号に基づいて前記ＰＬＬ回路がロック状態であるか否かを検出するロック検出回路において、
前記位相差信号が前記位相差の発生を示さない場合には一方のレベルを有するとともに、前記位相差の発生を示す場合には他方のレベルを有した制御信号を出力する第１の回路と、
前記制御信号をラッチする第２の回路と、
前記ラッチされた制御信号が前記一方のレベルを所定の第１の期間示す場合、前記ＰＬＬ回路がロック状態であることを示すロック検出信号を所定の第２の期間出力する第３の回路と、
を有することを特徴とするロック検出回路。
【請求項２】
前記第３の回路は、
前記ラッチされた制御信号が前記一方のレベルを連続して示す期間を計測し、
前記計測した期間が前記第１の期間を超える場合に前記ロック検出信号を出力すること、
を特徴とする請求項１に記載のロック検出回路。
【請求項３】
前記第２の期間を、前記ラッチされた制御信号が前記一方のレベルを示す期間とすること、を特徴とする請求項１に記載のロック検出回路。
【請求項４】
前記第３の回路は、
前記第２の回路において前記ラッチの際に用いられる第１のクロック信号とは位相を反転させた第２のクロック信号に基づいて、前記計測を行うこと、
を特徴とする請求項２に記載のロック検出回路。
【請求項５】
前記第１及び前記第２のクロック信号を、同一のクロック源から生成されたクロック信号としたこと、を特徴とする請求項４に記載のロック検出回路。
【請求項６】
前記第３の回路は、
所定の判定期間内において、前記ラッチされた制御信号が前記一方のレベルを示す期間が、前記ラッチされた制御信号が前記他方のレベルを示す期間を超える場合に、前記ロック検出信号を出力すること、
を特徴とする請求項１に記載のロック検出回路。
【請求項７】
前記第３の回路は、
所定の判定期間内において、前記ラッチされた制御信号が前記一方のレベルを示す期間が、前記判定期間よりも短く設定した前記第１の期間を超える場合に、前記ロック検出信号を出力すること、
を特徴とする請求項１に記載のロック検出回路。
【請求項８】
ＰＬＬ回路の位相比較器から供給される位相差信号に基づいて前記ＰＬＬ回路がロック状態であるか否かをロック検出回路が検出する方法であって、
前記位相差信号が前記位相差の発生を示さない場合には一方のレベルを有するとともに、前記位相差の発生を示す場合には他方のレベルを有した制御信号を生成し、
前記制御信号をラッチし、
前記ラッチされた制御信号が前記一方のレベルを所定の第１の期間示す場合、前記ＰＬＬ回路がロック状態であることを示すロック検出信号を所定の第２の期間出力すること、
を特徴とするロック検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬのロック検出回路、ＰＬＬのロック検出方法に関する。
【背景技術】
【０００２】
図６は、ＰＬＬ回路を含めた従来のロック検出回路６００の構成を示す図である（例えば、特許文献１参照）。
【０００３】
まず、ＰＬＬ回路は、基準分周器５１０、電圧制御発振器（以下、ＶＣＯ）５２０、比較分周器５３０、位相比較器５４０、チャージポンプ５５０、ローパスフィルタ（以下、ＬＰＦ）５６０と、を有する。
【０００４】
基準分周器５１０は、所定の発振回路において生成された発振クロック信号を分周して、位相比較器５４０に基準信号ｆｒを供給するための分周器である。ＶＣＯ５２０は、印加電圧に応じて発振周波数が制御されるものである。ＶＣＯ５２０の発振出力ｆｏは、通常、ＰＬＬ回路が組み込まれた電子機器のシステムクロックとして用いられる。
【０００５】
比較分周器５３０は、ＶＣＯ５２０の発振出力ｆｏを分周して、位相比較器５４０に比較信号ｆｖを供給するための分周器である。なお、比較分周器５３０の分周数は、ＶＣＯ５２０の発振出力ｆｏとして要求される発振周波数に応じて設定される。
【０００６】
位相比較器５４０は、基準信号ｆｒと比較信号ｆｖの位相を比較する。位相比較器５４０は、基準信号ｆｒの位相が比較信号ｆｖの位相より進んでいるとき、その位相差に応じた位相差信号Φｒをチャージポンプ５５０に供給する。反対に、基準信号ｆｒの位相が比較信号ｆｖの位相より遅れているとき、その位相差に応じた位相差信号Φｖをチャージポンプ５５０に供給する。
【０００７】
チャージポンプ５５０は、位相差信号Φｒ及びΦｖに応じたレベルを有する電圧信号ＣＰを、ＬＰＦ５６０に供給する。ＬＰＦ５６０は、電圧信号ＣＰから高調波成分を除去するとともに電圧信号ＣＰを直流化した直流電圧Ｖｒを、ＶＣＯ５２０に供給する。この結果、ＶＣＯ５２０は、位相差信号Φｒに応じた直流電圧Ｖｒが供給された場合には、発振周波数を高めて比較信号ｆｖの位相を進めるよう作用する。反対に、位相差信号Φｖに応じた直流電圧Ｖｒが供給された場合には、発振周波数を低くして比較信号ｆｖの位相を遅らせるように作用する。
【０００８】
このように、ＰＬＬの負帰還回路が構成されることで、最終的には、基準信号ｆｒと比較信号ｆｖとの間の位相差が生じなくなる。つまり、ＶＣＯ５２０の発振出力ｆｏの発振周波数は、所望の周波数にロックされた状態になる。
【０００９】
従来のロック検出回路６００は、こうしたロック状態を検出するための回路であり、ＮＯＲ素子６１０、Ｄフリップフロップ（以下、ＦＦ）６２０、６４０、６５０、ＡＮＤ素子６３０から構成される。以下、従来のロック検出回路６００の構成ならびに動作について、図６の回路図、図７のタイミングチャートをもとに説明する。
【００１０】
なお、図７において、（ａ）はＦＦ６２０、６４０に供給されるクロック信号、（ｂ）はＮＯＲ素子６１０の出力、（ｃ）はＡＮＤ素子６３０の出力、（ｄ）は最終段のＦＦ６５０へのデータ入力、（ｅ）は最終段のＦＦ６５０の出力を表すこととする。
【００１１】
ＮＯＲ素子６１０は、位相差信号Φｒ及びΦｖがともにＬレベルの場合、つまり、基準信号ｆｒと比較信号ｆｖとの間に位相差が生じない場合（ロック状態）や位相比較が行われない場合にＨレベルを出力し、その他の場合（アンロック状態）ではＬレベルを出力する（図７（ｂ）参照）。
【００１２】
ＦＦ６２０は、データ入力端子にはＮＯＲ素子６１０の出力が入力され、クロック入力端子には基準分周器５１０において所定分周されたクロック信号（図７（ａ）参照）が入力される。よって、ＦＦ６２０は、入力されたクロック信号の立ち上がりに応じて、ＮＯＲ素子６１０の出力をラッチ（保持）する。
【００１３】
ＡＮＤ素子６３０は、ラッチ前後のＮＯＲ素子６１０の出力の論理積を出力する。つまり、ＡＮＤ素子６３０は、ＮＯＲ素子６１０の出力がロック状態を示すＨレベルであり、且つ、ＦＦ６２０においてラッチされたレベルがＨレベルのとき、Ｈレベルを次段のＦＦ６４０のデータ入力端子に入力させる（図７（ｃ）参照）。
【００１４】
ＦＦ６４０は、データ入力端子にはＡＮＤ素子６３０の出力が入力され、クロック入力端子にはＦＦ６２０に入力されたものと同じクロック信号が入力される。よって、ＦＦ６４０は、入力されたクロック信号の立ち上がりに応じて、ＡＮＤ素子６３０の出力をラッチする。そして、このラッチされたＡＮＤ素子６３０の出力を反転させた反転信号が、次段のＦＦ６５０のデータ入力端子に入力される（図７（ｄ）参照）。
【００１５】
すなわち、ＦＦ６４０は、ＮＯＲ素子６１０の出力がＨレベルを示す期間が２サイクル未満の場合（図７（ｂ）の期間ｔｃ〜ｔｅを参照）、反転出力としてＨレベルを出力し、反対に、２サイクル以上の場合（図７（ｂ）の期間ｔｉ〜ｔｏを参照）、反転出力としてＬレベルを出力するのである。
【００１６】
ＦＦ６５０は、クロック入力端子には、ＮＯＲ素子６１０の反転出力が入力される。よって、ＦＦ６５０は、入力されたＮＯＲ素子６１０の反転出力の立ち上りに応じて、ＦＦ６４０の反転出力をラッチする。すなわち、ＦＦ６５０は、ＮＯＲ素子６１０の出力がＨレベルを示す期間が２サイクル未満の場合（図７（ｂ）の期間ｔｃ〜ｔｅを参照）、Ｈレベルの反転出力をラッチし（図７（ｅ）の時刻ｔｅを参照）、反対に、２サイクル以上の場合（図７（ｂ）の期間ｔｉ〜ｔｏを参照）、Ｌレベルの反転出力をラッチするのである（図７（ｅ）の時刻ｔｏを参照）。
【００１７】
ここで、ＦＦ６５０においてＬレベルがラッチされた場合、ＰＬＬ回路がロック状態であるものとして判定される。よって、ロック状態の場合には、ＦＦ６５０から出力されるロック検出信号ＬＤはＬレベルとなる。反対に、ＦＦ６５０においてＨレベルがラッチされた場合、ＰＬＬ回路がアンロック状態であるものとして判定される。よって、アンロック状態の場合には、ＦＦ６５０から出力されるロック検出信号ＬＤはＨレベルとなる。
【特許文献１】特開平６−１１２８１８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
図６に示したようなロック検出回路は、ロック状態を検出した後は（図７（ｅ）の時刻ｔｏを参照）、ロック状態が検出されたことを示すロック検出信号ＬＤ（Ｌレベル）が維持される。その後、ＰＬＬ回路がアンロック状態となった場合には、ロック検出信号ＬＤが適宜なタイミングでリセットされない限り、実際にはアンロック状態であるにも関わらずロック状態が検出されたままである。このため、ロック検出の精度が低下するという課題があった。
【００１９】
さらに、図６において、ロック状態からアンロック状態へと切り替わった後（図７（ｅ）の時刻ｔｏを参照）、外乱ノイズの影響などによって基準信号ｆｒもしくは比較信号ｆｖにジッタが生じた結果、位相比較器の動作が不安定となり、位相差信号Φｒ及びΦｖが、微小なパルス幅（例えば、一サイクル分）を有したヒゲ状のノイズとして現れる場合を考える。なお、アンロック状態へと切り替わった際には、ＮＯＲ素子６１０、ＡＮＤ素子６３０の出力がＬレベルとなり、クロック信号の立ち上りに応じて、ＦＦ６４０の反転出力がＨレベルへと切り替わることとなる。
【００２０】
この場合、ＮＯＲ素子６１０の出力が、２サイクル未満の期間でＨレベルを示すため（図７（ｅ）の期間ｔｕ〜ｔｗを参照）、ＦＦ６４０の反転出力はＨレベルを維持する。そして、ＦＦ６５０は、アンロック状態を示すＨレベルをラッチすることとなる（図７（ｅ）の時刻ｔｗを参照）。すなわち、ロック検出信号ＬＤがヒゲ状のノイズなどによって勝手にリセットされるため、ロック検出の精度の低下を招くという課題もあった。
【課題を解決するための手段】
【００２１】
前述した課題を解決するための主たる本発明は、ＰＬＬ回路の位相比較器から供給される位相差信号に基づいて、前記ＰＬＬ回路がロック状態であるか否かを検出するロック検出回路において、前記位相差信号が前記位相差の発生を示さない場合には一方のレベルを有するとともに、前記位相差の発生を示す場合には他方のレベルを有した制御信号を出力する第１の回路と、前記制御信号をラッチする第２の回路と、前記ラッチされた制御信号が前記一方のレベルを所定の第１の期間示す場合、前記ＰＬＬ回路がロック状態であることを示すロック検出信号を所定の第２の期間出力する第３の回路と、を有することとする。
【発明の効果】
【００２２】
本発明によれば、ロック検出の精度を向上させたロック検出回路およびロック検出方法を提供することができる。
【発明を実施するための最良の形態】
【００２３】
＜ロック検出回路＞
図１は、ＰＬＬ回路を含めた本発明の一実施形態に係るロック検出回路の回路図である。なお、本実施形態のロック検出回路は、テレビ受信機、ＦＭ受信機、移動体通信機器など、ＰＬＬ回路を搭載するとともにＰＬＬのロック判定を必要とする全ての電子機器に対して採用される。また、本実施形態のロック検出回路は、ＰＬＬ回路とは独立した集積回路あるいはバイポーラ回路として実施されてもよいし、ＰＬＬ回路と併せて集積化された集積回路として実施されてもよい。
【００２４】
＝＝＝ＰＬＬ回路＝＝＝
本発明の一実施形態に係るロック検出回路２００がロック検出の対象とするＰＬＬ回路について、図１の回路図ならびに図２のタイミングチャートをもとに説明する。
【００２５】
ＰＬＬ回路は、基準分周器１０、電圧制御発振器（以下、ＶＣＯ）２０、比較分周器３０、位相比較器４０、チャージポンプ５０、ローパスフィルタ（以下、ＬＰＦ）６０と、を有する。なお、ＰＬＬ回路は、通常、ＬＰＦ６０を除いて集積化されており、ＬＰＦ６０は外付けされる。
【００２６】
基準分周器１０は、発振クロック信号（以下、発振ＣＬＫ）を所定分周数に応じて分周して、位相比較器４０に基準信号ｆｒを供給するための分周器である。なお、発振ＣＬＫは、水晶発振器などの発振回路において自励発振によって供給されてもよいし、外部からの他励発振によって供給されてもよい。
【００２７】
ＶＣＯ２０は、印加電圧に応じて発振周波数が制御されるものである。通常、印加バイアス電圧に応じて静電容量が変化する可変容量ダイオードが採用される。なお、ＶＣＯ２０の発振出力ｆｏは、ＰＬＬ回路が組み込まれた電子機器の基準クロック信号として用いられる。
【００２８】
比較分周器３０は、ＶＣＯ２０の発振出力ｆｏを所定分周数に応じて分周して、位相比較器４０に比較信号ｆｖを供給するための分周器である。なお、比較分周器３０の分周数は、ＶＣＯ２０の発振出力ｆｏとして要求される発振周波数に応じて設定される。また、比較分周器３０は、分周数が固定の固定分周器としてもよいし、任意に分周数を設定可能なプログラマブル分周器としてもよい。
【００２９】
位相比較器４０は、基準信号ｆｒと比較信号ｆｖの位相を比較する。位相比較器４０は、基準信号ｆｒの位相が比較信号ｆｖの位相より進んでいるとき（図２（ａ）、（ｂ）の期間Ｔａを参照）、その位相差に応じた位相差信号Φｒ（図２（ｃ）の期間Ｔａを参照）をチャージポンプ５０に供給する。反対に、基準信号ｆｒの位相が比較信号ｆｖの位相より遅れているとき（図２（ａ）、（ｂ）の期間Ｔｂを参照）、その位相差に応じた位相差信号Φｖ（図２（ｄ）の期間Ｔｂを参照）をチャージポンプ５０に供給する。
【００３０】
チャージポンプ５０は、例えば、電源電圧ＶＣＣと接地ＧＮＤとの間に、ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴを直列接続して構成される。なお、ＰＭＯＳＦＥＴのゲート電極には位相差信号Φｒの反転信号が供給され、ＮＭＯＳＦＥＴのゲート電極には位相差信号Φｖが供給される。また、ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴの接続点に発生する電圧信号ＣＰが、ＬＰＦ６０に供給される。
【００３１】
すなわち、チャージポンプ５０は、位相差信号Φｒ及びΦｖがともにＬレベルの場合、ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴはともにＯＦＦとなり、出力（ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴの接続点）はハイ・インピーダンスを示す。また、位相差信号ΦｒがＨレベルおよび位相差信号ΦｖがＬレベルの場合、ＰＭＯＳＦＥＴがＯＮおよびＮＭＯＳＦＥＴがＯＦＦとなり、電源電圧ＶＣＣに応じた電圧信号ＣＰを出力する（図２（ｅ）の期間Ｔａを参照）。一方、位相差信号ΦｒがＬレベルおよび位相差信号ΦｖがＨレベルの場合、ＰＭＯＳＦＥＴがＯＦＦおよびＮＭＯＳＦＥＴがＯＮとなり、接地ＧＮＤに応じた電圧信号ＣＰを出力する（図２（ｅ）の期間Ｔｂを参照）。
【００３２】
ＬＰＦ６０は、電圧信号ＣＰから高調波成分を除去するとともに電圧信号ＣＰを直流化した直流電圧Ｖｒを、ＶＣＯ２０に供給する。この結果、ＶＣＯ２０は、位相差信号Φｒに応じた直流電圧Ｖｒが供給された場合には、比較信号ｆｖの位相を進めるべく発振周波数を高めるよう作用する。反対に、位相差信号Φｖに応じた直流電圧Ｖｒが供給された場合には、比較信号ｆｖの位相を遅らせるべく発振周波数が低くなるよう作用する。
【００３３】
以上のような負帰還のＰＬＬ回路を構成することで、最終的には、基準信号ｆｒと比較信号ｆｖとの間の位相差が生じなくなる。つまり、ＶＣＯ２０の発振出力ｆｏの発振周波数は、所望の周波数にロックされた状態となるのである。
【００３４】
＝＝＝ロック検出回路＝＝＝
ロック検出回路２００は、ＮＯＲ素子２１０、Ｄフリップフロップ（以下、ＦＦ）２２０、ロック判定回路２３０を有する。以下、ロック検出回路２００の構成ならびに動作について、図１、図４のタイミングチャートをもとに説明する。なお、図４において、（ａ）はＦＦ２２０及びロック判定回路２３０に供給される後述の分周ＣＬＫ、（ｂ）はＮＯＲ素子２１０から出力される後述の制御信号、（ｃ）はＦＦ２２０の出力、（ｄ）はロック判定回路２３０から出力される後述のロック検出信号ＬＤを表すこととする。
【００３５】
ＮＯＲ素子２１０（『第１の回路』）は、位相差信号Φｒ及びΦｖがともにＬレベルの場合、つまり、基準信号ｆｒと比較信号ｆｖとの間に位相差が生じない場合（ロック状態）や位相比較を行わない期間にＨレベル（『一方のレベル』）の制御信号を出力し、その他の場合（アンロック状態）はＬレベル（『他方のレベル』）の制御信号を出力する。なお、本実施形態では、ＮＯＲ素子２１０を採用したが、位相比較器４０の仕様に応じて適宜な回路素子に変更されるものである。
【００３６】
ＦＦ２２０（『第２の回路』）は、データ入力端子にはＮＯＲ素子２１０から供給される制御信号が入力され、クロック入力端子には基準分周器１０において発振ＣＬＫを所定分周した分周クロック信号（以下、分周ＣＬＫ）が位相反転されて供給される。よって、ＦＦ２２０は、入力された分周ＣＬＫの立ち下がりに応じて、ＮＯＲ素子２１０から供給される制御信号をラッチする。
【００３７】
例えば、ＦＦ２２０は、図４（ｂ）の期間（ｔａ〜ｔｂ）に示すように、基準信号ｆｒと比較信号ｆｖとの間に位相差が生じないロック状態の場合、図４（ｂ）の期間（ｔａ〜ｔｂ）に相当する期間分Ｈレベル（『一方のレベル』）をラッチする（図４（ｃ）を参照）。また、図４（ｂ）の期間（ｔｂ〜ｔｄ）に示すように、アンロック状態の場合には図４（ｂ）の期間（ｔｂ〜ｔｄ）に相当する期間分Ｌレベル（『他方のレベル』）をラッチする（図４（ｃ）を参照）。
【００３８】
ロック判定回路２３０（『第３の回路』）は、ＦＦ２２０においてラッチされた制御信号がＨレベルを所定の第１の期間示す場合、ロック状態が検出されたことを示すロック検出信号ＬＤを、ＦＦ２２０においてラッチされた制御信号がＨレベルを示す期間に相当する所定の第２の期間だけ、出力するものである。
【００３９】
なお、第１の期間としては、例えば、ＦＦ２２０においてラッチされたヒゲ状のノイズに基づいてロック判定が行われないように、ＦＦ２２０のラッチタイミング（分周ＣＬＫの立ち下がり）が複数回発生するまでの期間、つまり、分周ＣＬＫの複数サイクルが設定される。
【００４０】
また、第２の期間とは、ＦＦ２２０においてラッチされた制御信号がＨレベルを示す期間と等しくする他、例えば、分周ＣＬＫの一サイクル（一パルス）としてもよい。なお、分周ＣＬＫの一サイクルだけ出力する場合、ロック検出信号ＬＤの所定の受信回路側において、ＦＦ２２０においてラッチされた制御信号がＨレベルを示す期間だけ、受信したロック検出信号ＬＤをラッチするラッチ回路を設けておく必要がある。
【００４１】
ここで、基準信号ｆｒもしくは比較信号ｆｖにジッタが発生するなど、位相比較器４０において位相差が収束せずに不安定な状態である場合、微小なＨレベルのパルス幅を有した位相差信号Φｒ及びΦｖ（ノイズ）が発生することとなる。このとき、ＮＯＲ素子２１０の出力である制御信号がＬレベルとなり、ひいては、ＦＦ２２０がＬレベルをラッチする恐れがある。しかしながら、ロック判定回路２３０は、ＦＦ２２０で一サイクル分のみラッチされた制御信号のレベルに基づいてロック／アンロックの誤った判定を行うことがないため、ロック検出の精度が向上することとなる。
【００４２】
また、ロック検出信号ＬＤは第２の期間だけ出力される。すなわち、ロック検出信号ＬＤは、第２の期間後には必ずリセットされるため、従来の場合のように、実際の状態にそぐわないロック検出信号ＬＤが出力されることがなくなる。
【００４３】
＜ロック判定回路＞
＝＝＝カウンタ方式＝＝＝
本発明の一実施形態に係るカウンタ方式のロック判定回路２３０の構成ならびに動作について、図３の回路図ならびに図４のタイミングチャートをもとに説明する。
【００４４】
なお、カウンタ方式のロック判定回路２３０とは、ＦＦ２２０においてラッチされた制御信号が連続してＨレベルを示す期間を計測し、その計測した期間が所定の第１の期間を超える場合にロック検出信号ＬＤを、ＦＦ２２０においてラッチされた制御信号がＨレベルを示す第２の期間出力するものである。ここで、ロック判定の基準となる第１の期間が適宜な期間に設定されることで、ロック／アンロックの判定を精度良く且つ効率的に行えることとなる。
【００４５】
図３は、第１の期間として分周ＣＬＫの２サイクルを設定した場合の回路構成例である。なお、図３において、（ａ）は基準分周器１０から供給される分周ＣＬＫ、（ｃ）はＦＦ２２０の出力、（ｄ）はロック検出信号ＬＤを表すこととする。
【００４６】
カウンタ方式のロック判定回路２３０は、共通の分周ＣＬＫによって同期させたＦＦ２３１、２３３、２３４、２３７と、ＥｘＯＲ（排他的論理和）素子２３２、２３５と、ゲート素子２３６、によって構成される。
【００４７】
ＦＦ２３１は、データ入力端子にＦＦ２２０の出力が入力され、クロック入力端子に分周ＣＬＫが入力される。よって、ＦＦ２３１は、分周ＣＬＫの立ち上りに応じて、ＦＦ２２０の出力をラッチする（図４（ｇ）を参照）。
【００４８】
ＥｘＯＲ素子２３２は、ＦＦ２３１の入力と出力の状態、すなわちＦＦ２３１におけるロック／アンロックの状態の切り替わりを監視しており、ＦＦ２３１の入力と出力の状態が同じ場合にはＬレベル、異なる場合にはＨレベルを出力する（図４（ｆ）を参照）。ここで、ＦＦ２３１の入力と出力の状態変化のタイミングは、分周ＣＬＫの１／２サイクル分位相がずれているため、ＥｘＯＲ素子２３２からリセット信号としてＨレベルが出力される期間は、分周ＣＬＫの１／２サイクルである。なお、ＥｘＯＲ素子２３２の出力は、ＦＦ２３３、２３４の状態をリセットするためのリセット信号（出力がＨレベルの場合）として用いられる。
【００４９】
ＦＦ２３３、ＥｘＯＲ２３５、ＦＦ２３４を組み合わせて構成される論理回路（２３３、２３４、２３５）は、ＥｘＯＲ素子２３２からリセット信号を受信してから分周ＣＬＫの１／２サイクル後にリセット信号が解除された後、分周ＣＬＫの２サイクル分時刻が経過したときには、Ｈレベルを出力する。この後、つぎのリセット信号を受信するまでの間、ＦＦ２３４からＨレベルもしくはＬレベルを出力する（図４（ｈ）を参照）。なお、リセット信号が解除された後、分周ＣＬＫの２サイクル分時刻が経過する前につぎのリセット信号を受信する場合には、ＦＦ２３４はＨレベルを出力せずにＬレベルの出力を維持する。すなわち、論理回路（２３３、２３４、２３５）は、ＦＦ２３１におけるロック／アンロックの状態が、分周ＣＬＫの（1／２＋２）サイクルの期間、継続するか否かを監視するものである。
【００５０】
例えば、図４（ｈ）に示すように、時刻ｔｅにおいてリセット信号が解除された後、分周ＣＬＫの２サイクル分経過後の時刻ｔｇにおいて、Ｌレベル出力からＨレベル出力へと切り替わる。そして、時刻ｔｈから分周ＣＬＫの1／２サイクル後つぎのリセット信号が入力されて、Ｈレベル出力からもとのＬレベル出力へと切り替わるのである。
【００５１】
ゲート素子２３６とＦＦ２３７を組み合わせて構成される論理回路（２３６、２３７）は、ＦＦ２３４の出力がＬレベルとなる場合にはＦＦ２３７の出力として前の状態を保持する。一方、ＦＦ２３４の出力がＨレベルとなる場合には、ＦＦ２３７は、分周ＣＬＫの立ち上りでＦＦ２３１の出力をラッチする。ここで、ＦＦ２３７においてＨレベルがラッチされた場合、ＰＬＬ回路がロック状態であるものと判定される。よって、ロック状態の場合には、ＦＦ２３７から出力されるロック検出信号ＬＤはＨレベルとなる。反対に、ＦＦ２３７においてＬレベルがラッチされた場合、ＰＬＬ回路がアンロック状態であるものと判定される。よって、アンロック状態の場合には、ＦＦ２３７から出力されるロック検出信号ＬＤはＬレベルとなる。
【００５２】
すなわち、論理回路（２３６、２３７）は、ＦＦ２３１におけるロック／アンロックの状態が分周ＣＬＫの（1／２＋２）サイクルの期間継続しない場合には、ロック検出信号ＬＤのレベルを維持することとなる。また、論理回路（２３６、２３７）は、ＦＦ２３１におけるロック／アンロックの状態が分周ＣＬＫの（1／２＋２）サイクルの期間を超えて継続する場合には、ロック検出信号ＬＤをその継続したロック／アンロックの状態を示すレベルへと切り替える。そして、切り替わったロック検出信号ＬＤのレベルは、そのレベルが示すロック／アンロックの状態が継続する期間分維持されることとなる。
【００５３】
このため、例えば、位相比較器４０においてヒゲ状のノイズが発生する場合や、ロック／アンロックの状態が短い期間である場合であっても、ロック検出信号ＬＤのレベルが変化しないため、ロック／アンロックの誤った判定が行われることはない。よって、ロック（もしくはアンロック）検出の精度が向上することとなる。
【００５４】
なお、前述した実施形態において、カウンタ方式のロック判定回路２３０において用いられるクロック信号は、ＦＦ２２０においてラッチの際に用いたクロック信号の位相を反転させた信号を用いることが好ましい。なぜなら、ＦＦ２２０においてヒゲ状のノイズがラッチされた場合に、そのラッチタイミングでロック判定回路２３０内部にノイズが伝播されることを防ぐことができるからである。
【００５５】
また、前述した実施形態において、カウンタ方式のロック判定回路２３０において用いられるクロック信号と、ＦＦ２２０においてラッチの際に用いられるクロック信号は、同一のクロック源から生成されることが好ましい。なぜなら、前述したとおり、ロック検出信号ＬＤがＨレベルとなる期間を、ＦＦ２２０においてラッチされた制御信号がＨレベルを示す期間と常に一致させるためである。  
＝＝＝多数決方式＝＝＝
本発明の一実施形態に係るロック判定回路２３０としては、多数決方式を採用することもできる。なお、多数決方式とは、所定の判定期間内において、ロック状態を示す期間と、アンロック状態を示す期間のうち、いずれか長い方が示す状態をロック検出信号ＬＤとして出力するものである。  
図１において、多数決方式のロック判定回路２３０は、例えば、分周ＣＬＫの複数サイクル内において、ＦＦ２２０においてラッチされた制御信号がＨレベル（ロック状態）を示す期間が、ＦＦ２２０においてラッチされた制御信号がＬレベル（アンロック状態）を示す期間を超える場合に、Ｈレベルのロック検出信号ＬＤを出力するように構成される。
【００５６】
図５は、多数決方式のロック判定回路２３０を実現する一回路例である。なお、図５において、（ａ）はロック判定回路２３０に供給される分周ＣＬＫ、（ｃ）はＦＦ２２０の出力、（ｄ）はロック検出信号ＬＤを表すこととする。
【００５７】
多数決方式のロック判定回路２３０は、共通の分周ＣＬＫによって同期させたＦＦ２４１、２４２、２４３、２４５と、ＡＮＤ−ＯＲ素子２４４によって構成される。
【００５８】
ＦＦ２４１は、データ入力端子にＦＦ２２０の出力が入力され、クロック入力端子に分周ＣＬＫが入力される。よって、ＦＦ２３１は、分周ＣＬＫの立ち上りに応じて、ＦＦ２２０の出力をラッチする。同様に、ＦＦ２４２、２４３では、分周ＣＬＫの立ち上りに応じて、ＦＦ２４１においてラッチされたデータが、順次シフトされることとなる。
【００５９】
ここで、ＦＦ２４１の出力を“Ｆ（ｔ−２）”、ＦＦ２４２の出力を“Ｆ（ｔ−１）”、ＦＦ２４３の出力を“Ｆ（ｔ）”と表した場合、ＡＮＤ−ＯＲ素子２４４の出力は、“Ｆ（ｔ）×Ｆ（ｔ−１）＋Ｆ（ｔ）×Ｆ（ｔ−２）＋Ｆ（ｔ−１）×Ｆ（ｔ−２）”となる。つまり、ＡＮＤ−ＯＲ素子２４４は、分周ＣＬＫの３サイクル内において、ＦＦ２４１に入力されたデータが、１．５サイクル（３サイクルの１／２）よりも大きい２サイクル以上Ｈレベルを示す場合に、Ｈレベルを出力するのである。
【００６０】
ＦＦ２４５は、データ入力端子にＡＮＤ−ＯＲ素子２４４の出力が入力され、クロック入力端子に分周ＣＬＫが入力される。よって、ＦＦ２４５は、分周ＣＬＫの立ち上りに応じて、ＡＮＤ−ＯＲ素子２４４の出力をラッチする。
【００６１】
ＦＦ２４５においてＨレベルがラッチされた場合、ＰＬＬ回路がロック状態であるものと判定される。よって、ロック状態の場合、ＦＦ２４５から出力されるロック検出信号ＬＤはＨレベルとなる。反対に、ＦＦ２４５においてＬレベルがラッチされた場合、ＰＬＬ回路がアンロック状態であるものと判定される。よって、アンロック状態の場合には、ＦＦ２４５から出力されるロック検出信号ＬＤはＬレベルとなる。
【００６２】
このように、多数決方式では、カウンタ方式とは異なり、所定の判定期間内において、ロック／アンロック状態を示す期間が不連続な場合であっても適宜な判定が行えることとなる。また、カウンタ方式では、ロック状態を示す期間を第１の期間分計数するまでは、ロック検出信号ＬＤが確定しないのと比べ、多数決方式では、所定の判定期間の１／２期間ロック状態を示す期間が検出された場合には、ロック検出信号ＬＤが確定することとなる。このため、カウンタ方式と比べて、ロック検出信号ＬＤが確定するまでの時間を短縮できる。
【００６３】
＝＝＝重み付け方式＝＝＝
本発明の一実施形態に係るロック判定回路２３０としては、重み付け方式を採用することもできる。なお、重み付け方式とは、所定の判定期間内（例えば、１０サイクル内）において、ロック状態を示す期間が所定の第１の期間（例えば、８サイクル）を超える場合に、ロック状態であることを示すロック検出信号ＬＤを出力するものである。
【００６４】
図１において、重み付け方式のロック判定回路２３０は、例えば、所定の判定期間内において、ＦＦ２２０においてラッチされた制御信号がＨレベル（ロック状態）を示す期間が、所定の判定期間よりも短く設定された所定期間を超える場合に、Ｈレベルのロック検出信号ＬＤを出力するように構成される。
【００６５】
図５に対する視点を変えて、重み付け方式のロック判定回路２３０を実現する回路構成例を説明する。すなわち、図５に示すロック判定回路２３０は、分周ＣＬＫの３サイクルの判定期間内において、ロック状態を示す期間が２サイクル以上となる場合に、ロック状態であることを示すロック検出信号ＬＤを出力する。よって、図５に示すロック判定回路は、所謂、重み付け方式のロック判定回路といえる。
【００６６】
このように、重み付け方式では、多数決方式と同様に、所定の判定期間内において、ロック／アンロック状態を示す期間が不連続な場合であっても適宜な判定が行えることとなる。また、カウンタ方式では、ロック状態を示す期間を第１の期間分計数するまでは、ロック検出信号ＬＤが確定しないのと比べ、重み付け方式では、所定の判定期間よりも短く設定した第１の期間、ロック状態を示す期間が検出された場合、ロック検出信号ＬＤが確定する。このため、重み付け方式では、カウンタ方式ならびに多数決方式と比べて、ロック検出信号ＬＤが確定するまでの時間を短縮できる。また、判定基準となる所定期間を適宜な値に設定することで、多数決方式よりもロック判定の精度が向上することとなる。
【００６７】
以上、本実施の形態について説明したが、前述した実施例は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るととともに、本発明にはその等価物も含まれる。
【図面の簡単な説明】
【００６８】
【図１】本発明の一実施形態に係るＰＬＬ回路を含めたロック検出回路の回路図である。
【図２】本発明の一実施形態に係るＰＬＬ回路の動作を説明するタイミングチャートである。
【図３】本発明の一実施形態に係るカウンタの回路図である。
【図４】本発明の一実施形態に係るロック検出回路の動作を説明するタイミングチャートである。
【図５】本発明の一実施形態に係る多数決回路もしくは重み付け回路の回路図である。
【図６】従来のＰＬＬ回路を含めたロック検出回路の回路図である。
【図７】従来のロック検出回路の動作を説明するタイミングチャートである。
【符号の説明】
【００６９】
１０、５１０  基準分周器
２０、５２０  電圧制御発振器
３０、５３０  比較分周器
４０、５４０  位相比較器
５０、５５０  チャージポンプ
６０、５６０  ローパスフィルタ
１００  ＰＬＬ回路
２００、６００  ロック検出回路
２１０、６１０  ＮＯＲ素子
２２０、６２０、６４０、６５０  Ｄフリップフロップ
２３０  ロック判定回路
６３０、ＡＮＤ素子
２３１、２３３、２３４、２３７  Ｄフリップフロップ
２３２、２３５  ＥｘＯＲ素子
２３６  ゲート素子
２４１、２４２、２４３、２４５  Ｄフリップフロップ
２４４  ＡＮＤ−ＯＲ素子
３００  ＣＰＵ
４００  ＤＳＰ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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