(57)【要約】【課題】  フラッシュメモリの読出し動作において、印加される電圧の形態を異にして、読出し動作の分解能力の向上と判別時間の短縮を図り、かつメモリセル及び情報判別器を構成するトランジスタの大きさを減らす。【解決手段】  ゲート端子、ドレイン端子及びソース端子を含むフラッシュメモリセルの読出し方法において、ゲート端子には、メモリ記セルがプログラムされている状態のしきい値電圧より低くかつ消去されている状態のしきい値電圧より高いチャネル電圧を印加し、ドレイン端子には電源電圧より低くかつ接地電圧より高い判読電圧を印加し、ソース端子には電源電圧を印加して、ドレイン端子の判読電圧の変化を読出し基準電圧と比較することにより、メモリセルに記憶された情報を読み出す。【選択図】図４
2005025917.tif 000002
【特許請求の範囲】
【請求項１】
ゲート端子、ドレイン端子及びソース端子を含むフラッシュメモリセルの読出し方法であって、
前記ゲート端子には前記メモリセルがプログラムされている状態のしきい値電圧より低くかつ消去されている状態のしきい値電圧より高いチャネル電圧を印加し、前記ドレイン端子には電源電圧より低くかつ接地電圧より高い判読電圧を印加し、前記ソース端子には前記電源電圧を印加する段階と、
読出し基準電圧を用意する段階と、
前記ドレイン端子の前記判読電圧の変化を前記読出し基準電圧と比較することにより、前記メモリセルに記憶された情報を読み出す段階と
を含んでなるフラッシュメモリセルの読出方法。
【請求項２】
請求項１に記載のフラッシュメモリセルの読出し方法において、
前記ドレイン端子に印加された前記判読電圧が前記読出し基準電圧と同じに又はそれより低く変化した場合には、前記メモリセルの状態をプログラム状態として読み出し、前記ドレイン端子に印加された前記判読電圧が前記読出し基準電圧より高く変化した場合には、前記メモリセルの状態を消去状態として読み出す
ことを特徴とする方法。
【請求項３】
請求項１に記載のフラッシュメモリセルの読出し方法において、
前記読出し基準電圧として前記印加された判読電圧に等しい電圧を使用する
ことを特徴とする方法。
【請求項４】
請求項１に記載のフラッシュメモリセルの読出し方法において、
前記印加される判読電圧として１Ｖを、又は前記電源電圧のレベルの半分に相当する電圧を使用する
ことを特徴とする方法。
【請求項５】
複数のメモリセルが直列接続された複数のセルストリングと、前記セルストリングを選択するために前記各セルストリングの共通ドレイン端子にそれぞれ接続された複数のビットラインと、前記各セルストリングの共通ソース端子に共通に接続された共通ソースラインと、前記ビットラインと交差し前記メモリセルそれぞれを選択するための複数のワードラインとを含むＮＡＮＤ型フラッシュメモリ装置の読出し方法であって、
前記ビットラインを選択し前記ワードラインを選択して記憶状態を読み出そうとするメモリセルを選択する段階と、
前記選択されたワードラインには接地電圧を印加し、選択されていない前記ワードラインにはパス電圧を印加し、選択されていない前記ビットラインには電源電圧を印加し、前記選択されたビットラインには前記電源電圧より低くかつ前記接地電圧より高い判読電圧を印加し、前記共通ソースラインには前記電源電圧を印加する段階と、
読出し基準電圧を用意する段階と、
前記選択されたビットラインの前記判読電圧の変化を前記読出し基準電圧と比較することにより、前記選択されたメモリセルに記憶された情報を読み出す段階と
を含んでなるＮＡＮＤ型フラッシュメモリ装置の読出し方法。
【請求項６】
請求項５に記載のＮＡＮＤ型フラッシュメモリ装置の読出し方法において、
前記選択されたビットラインに印加された前記判読電圧が前記読出し基準電圧と同じに又はそれより低く変化した場合には、前記選択されたメモリセルの状態をプログラム状態として読み出し、前記選択されたビットラインに印加された前記判読電圧が前記読出し基準電圧より高く変化した場合には、前記選択されたメモリセルの状態を消去状態として読み出す
ことを特徴とする方法。
【請求項７】
請求項５に記載のＮＡＮＤ型のフラッシュメモリ装置の読出し方法において、
前記読出し基準電圧として前記印加された判読電圧に等しい電圧を使用する
ことを特徴とする方法。
【請求項８】
請求項５に記載のＮＡＮＤ型フラッシュメモリ装置の読出し方法において、
前記判読電圧として１Ｖを、又は前記電源電圧のレベルの半分に相当する電圧を使用する
ことを特徴とする方法。
【請求項９】
請求項５に記載のＮＡＮＤ型フラッシュメモリ装置の読出し方法において、
前記パス電圧として、プログラムされたセルのしきい値電圧より高い３〜５Ｖを使用する
ことを特徴とする方法。
【請求項１０】
請求項５に記載のＮＡＮＤ型フラッシュメモリ装置の読出し方法において、
前記選択されたメモリセルの状態が消去状態の場合、
前記選択されたビットラインに印加された前記判読電圧が、前記選択されたメモリセルに流れる電流に判読所要時間を乗じた値をライン静電容量で割った値だけ上昇する
ことを特徴とする方法。
【請求項１１】
請求項５に記載のＮＡＮＤ型フラッシュメモリ装置セルの読出し方法において、
前記選択されたセルの状態がプログラム状態の場合、
前記選択されたビットラインに印加された前記判読電圧が、前記選択されたビットラインに連結されたメモリセルに流れる漏洩電流に判別所要時間を乗じた値をライン静電容量で割った値だけ降下する
ことを特徴とする方法。
【請求項１２】
複数のワードラインと、前記複数のワードラインと交差する複数のビットラインと、前記ワードラインと前記ビットラインとの各交点にそれぞれ接続された複数のメモリセルと、前記複数のメモリセルの各ソース端子に共通に接続された共通ソースラインとを含むＮＯＲ型のフラッシュメモリ装置の読出し方法であって、
前記ビットラインを選択し前記ワードラインを選択して記憶状態を読み出そうとするメモリセルを選択する段階と、
前記選択されたワードラインには前記選択されたセルがプログラムされている状態のしきい値電圧より低くかつ消去されている状態のしきい値電圧より高いチャネル電圧を印加し、選択されていない前記ワードラインには接地電圧を印加し、選択されていない前記ビットラインには電源電圧を印加し、前記選択されたビットラインには前記電源電圧より低くかつ前記接地電圧より高い判読電圧を印加し、前記共通ソースラインには前記電源電圧を印加する段階と、
読出し基準電圧を用意する段階と、
前記選択されたビットラインの前記判読電圧の変化を前記読出し基準電圧と比較することにより、前記選択されたメモリセルに記憶された情報を読み出す段階と
を含んでなるＮＯＲ型フラッシュメモリ装置の読出し方法。
【請求項１３】
請求項１２に記載のＮＯＲ型フラッシュメモリ装置の読出し方法において、
前記選択されたビットラインに印加された前記判読電圧が前記読出し基準電圧と同じに又はそれより低く変化した場合には、前記選択されたメモリセルの状態をプログラム状態として読み出し、前記選択されたビットラインに印加された前記判読電圧が前記読出し基準電圧より高く変化した場合には、前記選択されたメモリセルの状態を消去状態として読み出す
ことを特徴とする方法。
【請求項１４】
請求項１２に記載のＮＯＲ型フラッシュメモリ装置の読出し方法において、
前記読出し基準電圧として前記判読電圧に等しい電圧を使用する
ことを特徴とする方法。
【請求項１５】
請求項１２に記載のＮＯＲ型フラッシュメモリ装置の読出し方法において、
前記印加される判読電圧として１Ｖを、又は前記電源電圧のレベルの半分に相当する電圧を使用する
ことを特徴とする方法。
【請求項１６】
請求項１２に記載のＮＯＲ型フラッシュメモリ装置の読出し方法において、
前記チャネル電圧として３〜５Ｖを使用する
ことを特徴とする方法。
【請求項１７】
請求項１２に記載のＮＯＲ型フラッシュメモリ装置の読出し方法において、
前記選択されたメモリセルの状態が消去状態の場合、
前記選択されたビットラインに印加された前記判読電圧が、前記選択されたメモリセルに流れる電流に判読所要時間を乗じた値をライン静電容量で割った値だけ上昇する
ことを特徴とする方法。
【請求項１８】
請求項１２に記載のＮＯＲ型フラッシュメモリ装置の読出し方法において、
前記選択されたメモリセルの状態がプログラム状態の場合、
前記選択されたビットラインに印加された前記判読電圧が、前記選択されたビットラインに連結されたメモリセルに流れる漏洩電流に判読所要時間を乗じた値を静電容量で割った値だけ降下する
ことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、フラッシュメモリの読出し方法に関し、より詳しくは、メモリセルの読出し方法、並びにＮＡＮＤ型フラッシュメモリ装置及びＮＯＲ型フラッシュメモリ装置の読出し方法に関し、特に、フラッシュメモリ素子がプログラム状態にあるか消去状態にあるかを明瞭に判別する方法に関する。
【背景技術】
【０００２】
一般に、フラッシュメモリ素子の読出し方法は、フローティングゲートに電子が蓄積されている場合にはメモリセルのしきい値電圧が約１Ｖになり、ホールが蓄積されている場合にはしきい値電圧が約−３Ｖになることを利用する。
【０００３】
以下、添付図面を参照して従来の読出し動作について説明する。
【０００４】
図１は、従来のフラッシュメモリ素子の読出し方法を説明するための回路図である。図２ａ及び図２ｂは、従来のフラッシュメモリセルの読出し方法を説明するための概念図である。図３は、従来の読出し方法における電圧の変化を示す概念図である。
【０００５】
この明細書では、説明の便宜のために、図１のメモリセルＡの状態を判読することについて説明する。このメモリセルＡを「Ａセル」又は「選択されたセル」と称する。また、選択されたセルに連結されたビットラインを、選択されたビットラインＳｅｌ Ｂ／Ｌとし、選択されたセルに連結されたワードラインを、選択されたワードラインＳｅｌ Ｗ／Ｌとし、選択されていないビットラインをパスビットラインＰａｓｓ Ｂ／Ｌとし、選択されていないワードラインをパスワードラインＰａｓｓ Ｗ／Ｌとする。
【０００６】
まず、図１、図２ａ、図２ｂ及び図３を参照して、フラッシュメモリ素子のＡセルの状態を読み出すために各ラインに印加される電圧について考察し、それに基づいてフラッシュメモリセルの状態情報を読み出す方法について説明する。
【０００７】
Ａセルの状態を読み出すために、選択されたビットラインＳｅｌ Ｂ／Ｌを約１Ｖに帯電し、パスビットラインＰａｓｓ Ｂ／Ｌには接地電圧０Ｖを印加する。また、選択されたワードラインＳｅｌ Ｗ／Ｌには０Ｖを印加し、パスワードラインＰａｓｓ Ｗ／Ｌにはパス電圧Ｖｐａｓｓを印加する。共通ソースラインＣＳＬには０Ｖを印加する。すなわち、選択されたセルを共有するワードラインには０Ｖを印加し、選択されていないセルを共有するワードラインにはパス電圧Ｖｐａｓｓを印加する。
【０００８】
この際、選択されたセルが消去状態にある時は、Ａセルは導通状態になって、選択されたビットラインＳｅｌ Ｂ／Ｌに帯電された電圧を放電させる。すなわち、図２ｂにおけるスイッチがオン状態になって、ラインに帯電された電圧が放電される。これにより、図３に示すように、セル電流Ｉcellに判読所要時間Ｔを乗じた値をライン静電容量Ｃで割った値だけ放電により電圧が降下する（図３の曲線Ｅ１）。これを数式で表現すると、消去されたセルの導通による電圧降下は、（Ｉcell×Ｔ／Ｃ）で表わすことができる。
【０００９】
一方、選択されたセルがプログラムされた状態にあるときは、Ａセルは遮断状態になって、選択されたビットラインＳｅｌ Ｂ／Ｌを帯電された電圧に保たせる。すなわち、図２ｂにおけるスイッチがオフ状態になって、ラインに帯電された電圧が維持される。選択されたビットラインＳｅｌ Ｂ／Ｌは、理論的には、図３の破線に示すように、１Ｖの電圧（帯電電圧）を維持する訳であるが、実際には、選択されたビットラインＳｅｌ Ｂ／Ｌにはこれに連結された他の素子による漏洩電流成分のため、所定の電圧だけの放電現象が発生する（図３の曲線Ｐ１）。すなわち、選択されたセルがプログラム状態にあって電流を流さないようになっていても、図３に示すように漏洩電流Ｉleakに判読所要時間Ｔを乗じた値をライン静電容量Ｃで割った値だけの放電（電圧降下）現象が発生する。これを数式で表現すると、選択されたビットラインＳｅｌ Ｂ／Ｌに連結された素子の漏洩電流成分による電圧降下は、（Ｉleak×Ｔ／Ｃ）で表わすことができる。
【００１０】
図３に示すように、選択されたセルが消去状態にある場合だけでなくプログラム状態にある場合にも、ラインに連結された他の素子の漏洩電流成分によって放電現象が発生する。これにより、メモリセルの情報分解能力を低下させ、判読時間の遅延によるフラッシュメモリ素子の性能低下による製品競争力の弱化をもたらす。そのうえ、選択されていないアレイにより生じる漏洩電流だけでなく、情報判別器自体内でも漏洩電流が存在するという問題が発生する。高集積化された素子において、このような漏洩電流の量を抑制することが大きな関心事として浮かび上がっている。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
したがって、この発明は、上記のような問題点を解決するためのもので、その目的は、フラッシュメモリ素子の読出し動作の際に印加される電圧の形態を異ならせて、読出し動作の分解能力を向上させ判読時間を短縮させるとともに、メモリセル及び情報判別器を構成するトランジスタの大きさを減らすことが可能なフラッシュメモリセル、並びにＮＡＮＤ型フラッシュメモリ装置及びＮＯＲ型のフラッシュメモリ装置の読出し方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するための技術的手段として、この発明の一側面は、ゲート端子、ドレイン端子及びソース端子を含むフラッシュメモリセルの読出し方法において、前記ゲート端子には前記メモリセルがプログラムされている状態のしきい値電圧より低くかつ消去されている状態のしきい値電圧より高いチャネル電圧を印加し、前記ドレイン端子には電源電圧より低くかつ接地電圧より高い判読電圧を印加し、前記ソース端子には前記電源電圧を印加する段階と、読出し基準電圧を用意する段階と、前記ドレイン端子の前記判読電圧の変化を前記読出し基準電圧と比較しすることにより、前記メモリセルに記憶された情報を読み出す段階とを含んでなる、フラッシュメモリセルの読出し方法を提供する。
【００１３】
また、この発明の他の一側面は、複数のメモリセルが直列接続された複数のセルストリングと、前記セルストリングを選択するために前記各セルストリングの共通ドレイン端子にそれぞれ接続された複数のビットラインと、前記各セルストリングの共通ソース端子に共通に接続された共通ソースラインと、前記ビットラインと交差し前記メモリセルそれぞれを選択するための複数のワードラインとを含むＮＡＮＤ型フラッシュメモリ装置の読出し方法において、前記ビットラインを選択し前記ワードラインを選択して記憶状態を読み出そうとするメモリセルを選択する段階と、選択されたワードラインには接地電圧を印加し、選択されていないワードラインにはパス電圧を印加し、選択されていないビットラインには電源電圧を印加し、選択されたビットラインには電源電圧より低くて接地電圧より高い判読電圧を印加し、前記共通ソースラインには前記電源電圧を印加する段階と、読出し基準電圧を用意する段階と、前記選択されたビットラインの判読電圧の変化を前記読出し基準電圧と比較することにより、前記選択されたメモリセルに記憶された情報を読み出す段階とを含んでなる、ＮＡＮＤ型フラッシュメモリ装置の読出し方法を提供する。
【００１４】
また、この発明のさらに他の一側面は、複数のワードラインと、前記複数のワードラインと交差する複数のビットラインと、前記ワードラインとビットラインとの間に接続された複数のメモリセルと、前記複数のメモリセルのソース端子に接続された共通ソースラインとを含むＮＯＲ型フラッシュメモリ装置の読出し方法において、前記ビットラインを選択し前記ワードラインを選択して記憶状態を読み出そうとするメモリセルを選択する段階と、選択されたワードラインには選択されたメモリセルがプログラムされている状態のしきい値電圧より低くて消去されている状態のしきい値電圧より高いチャネル電圧を印加し、選択されていないワードラインには接地電圧を印加し、選択されていないビットラインには電源電圧を印加し、選択されたビットラインには前記電源電圧より低くて前記接地電圧より高い判読電圧を印加し、前記共通ソースラインには前記電源電圧を印加する段階と、読出し基準電圧を用意する段階と、前記選択されたビットラインの前記判読電圧の変化を前記読出し基準電圧と比較することにより、前記選択されたメモリセルに記憶された情報を読み出す段階とを含んでなる、ＮＯＲ型フラッシュメモリ装置の読出し方法を提供する。
【発明の効果】
【００１５】
この発明は、フラッシュメモリ素子の読出し動作の際に印加される電圧を異ならせて読出動作の分解能力を向上させ判読時間を短縮させることができる。
【００１６】
また、読出し動作時に発生する漏洩電流を、分解能力の向上と判読時間の短縮を可能にする要素として利用することにより、フラッシュメモリ素子のメモリセルだけでなく、ページバッファのような回路の大きさを減らすことができる。
【発明を実施するための最良の形態】
【００１７】
以下、添付図面を参照してこの発明の実施例を詳細に説明する。なお、この発明は、下記の実施例に限定されるものではなく、様々な変形実施が可能である。これらの実施例は、この発明の開示を完全にし、当技術分野で通常の知識を有する者にこの発明の範疇を知らせるために提供されるものである。図面上において、同一の符号は同一の要素を示す。
【００１８】
この発明における選択されたフラッシュメモリセルの記憶状態の情報判別は、次のとおりである。記憶状態を読み出すべきメモリセルのゲート端子には、チャネル電圧を印加し、ソース端子には電源電圧を印加し、ドレイン端子には判読電圧を印加して判読電圧に帯電させ、ドレイン端子に帯電された判読電圧の変化からメモリセルの状態を判別する。具体的には、ドレイン端子の電圧が判読電圧を保つか又は所定の電圧降下が発生すると、当該メモリセルがプログラムされている状態と判読し、ドレイン端子の電圧が判読電圧より高く変化すると、セルが消去されている状態と判読する。この際に使用する判読方法は、様々な形の読出し基準電圧を用いて、ドレイン端子に帯電された判読電圧の変化状態を判別することができる。チャネル電圧として、メモリセルがプログラムされている状態のしきい値電圧より低くかつ消去されている状態のしきい値電圧より高い電圧を使用することができる。読出し基準電圧としては、前記判読電圧、外部リファレンス電圧または隣接するビットラインの電圧を使用することができる。判読電圧としては、電源電圧と接地電圧の間の電圧を使用することができる。
【００１９】
上述したフラッシュメモリセルの記憶状態の情報判別は、様々なアレイ構造を有するフラッシュメモリ装置に適用できる。具体的には、ＮＡＮＤ型のアレイ構造を有するフラッシュメモリ装置及びＮＯＲ型のアレイ構造を有するフラッシュメモリ装置に適用することができる。これは、ビットライン帯電電圧の共有する対象が単位セルであるかセルストリングであるかによってＮＯＲ型フラッシュメモリ装置またはＮＡＮＤ型フラッシュメモリ装置に使用することができる。
【００２０】
次に、この発明によるフラッシュメモリ装置の読出し方法を簡略に説明する。
【００２１】
多数のワードラインと、それら多数のワードラインに交差する多数のビットラインと、前記ワードラインとビットラインとの各間にそれぞれ接続された多数のメモリセルと、前記多数のメモリセルの各ソース端子に共通に接続された共通ソースラインとを含むＮＯＲ型アレイ構造を有するフラッシュメモリ装置の場合、所望のビットラインと所望のワードラインを選択することにより記憶状態の情報を読み出そうとする所望のメモリセルを選択する。選択されたワードラインにはチャネル電圧を印加し、選択されていないワードラインには接地電圧を印加する。選択されたビットラインには判読電圧を印加して判読電圧に帯電させ、選択されていないビットラインには電源電圧を印加する。共通ソースラインには電源電圧を印加する。所定の読出し基準電圧とビットラインの判読電圧の変化とを比較し、ビットラインに帯電した判読電圧が読出し基準電圧と同じに又はそれより低く変化した場合は、メモリセルの記憶状態をプログラム状態として読み出す。もし、読出し基準電圧とビットラインの電圧とを比較し、ビットラインに帯電された判読電圧が読出し基準電圧より高く変化した場合は、メモリセルの状態を消去状態として読み出す。
【００２２】
チャネル電圧は、３〜５Ｖを使用するが、好ましくは４Ｖを使用する。判読電圧は、電源電圧と接地電圧との間の電圧を使用するが、好ましくは選択されたビットラインに発生する漏洩電流によって降下した電圧ないし２／３×Ｖｃｃを印加する。さらに、好ましくは、判読電圧として１Ｖ又は（Ｖｃｃ／２）を印加する。読出し基準電圧としては、判読電圧、外部リファレンス電圧又は隣接するビットラインの電圧を使用することができる。
【００２３】
各多数のメモリセルが直列接続された多数のセルストリングと、前記セルストリングを選択するために前記各セルストリングの共通ドレイン端子にそれぞれ接続された多数のビットラインと、前記多数のセルストリングの共通ソース端子に共通に接続された共通ソースラインと、前記多数のビットラインと交差し、前記メモリセルそれぞれを選択するための多数のワードラインを含むＮＡＮＤ型のアレイ構造を有するフラッシュメモリ装置の場合、ビットラインとワードラインを選択して記憶状態の情報を読み出そうとするメモリセルを選択する。選択されたワードラインにはチャネル電圧を印加し、選択されていないワードラインにはパス電圧を印加する。選択されたビットラインには判読電圧を印加して判読電圧に帯電させ、選択されていないビットラインには電源電圧を印加する。共通ソースラインには電源電圧を印加する。所定の読出し基準電圧とビットラインの電圧の変化とを比較し、ビットラインに帯電された判読電圧が読出し基準電圧と同じに又はそれより低く変化した場合は、メモリセルの状態をプログラム状態として読み出す。もし、読出し基準電圧とビットラインの電圧とを比較し、ビットラインに帯電された判読電圧が読出し基準電圧に比べて高く変化した場合は、セルの状態を消去状態として読み出す。
【００２４】
チャネル電圧は、−２〜２Ｖを使用するが、好ましくは０Ｖを使用する。判読電圧は、電源電圧と接地電圧との間の電圧を使用するが、好ましくは選択されたビットラインから発生する漏洩電流によって降下した電圧ないし２／３×Ｖｃｃを印加する。さらに好ましくは、判読電圧として１Ｖ又はＶｃｃ／２を印加する。パス電圧はプログラムされたメモリセルのしきい値電圧より高い電圧を使用するが、好ましくは４〜５Ｖを使用する。読出し基準電圧として判読電圧、外部リファレンス電圧又は隣接するビットラインの電圧を使用することができる。
【００２５】
次に、添付図面に基づいて、ＮＡＮＤ型フラッシュメモリ装置の読出し動作を一例として、この発明のフラッシュメモリ装置の読出し方法を具体的に説明する。
【００２６】
図４は、この発明に係るフラッシュメモリ装置の読出し方法を説明するための回路図である。図５ａ及び図５ｂは、この発明に係るフラッシュメモリセルの読出し方法を説明するための概念図である。図６は、この発明の読出し方法による電圧の変化を示す概念図である。
【００２７】
図４、図５ａ、図５ｂ及び図６を参照して、ＮＡＮＤ型フラッシュメモリ装置のＡセルの状態を読み出すために各ラインに印加される電圧について考察し、これに基づいてプログラム状態又は消去状態を判別する読出し方法について説明する。
【００２８】
まず、この発明の一実施例に係るＮＡＮＤ型フラッシュメモリ装置のアレイ構造を図４を参照して説明する。Ｎ個（＃１〜＃Ｎ）のフラッシュメモリセルがストリング状に（直列）連結されたＭ個（＃１〜＃Ｍ）のセルストリング（セルブロック）と、各セルストリングの共通ドレイン端子（図中、ストリング接続されたメモリセルに共通の電流を流すための最上メモリセルのドレイン端子を、ここでは便宜上、「共通ドレイン端子」と呼ぶ）にそれぞれ連結されたＭ個のビットラインと、セルストリング内の各メモリセルのゲート端子にそれぞれ接続されたＮ個のワードラインと、各セルストリングのソース端子（図中、最下メモリセルのソース端子）に接続された共通ソースラインとを含む。
【００２９】
各セルストリングの共通ドレイン端子と各ビットラインとの間には、図４に示すように、ビットライン選択ライン（ストリングセルセレクトライン）ＳＳＬによって駆動される各ビットライン選択トランジスタをさらに含むことができる。同様に、図示のように、各セルストリングの最下メモリセルのソース端子と共通ソースラインとの間には、ソースライン選択ライン（グラウンドセレクトライン）ＧＳＬによって駆動されるソースライン選択トランジスタをさらに含むことができる。各ビットラインには、読出し基準電圧とビットライン電圧とを比較して、選択されたメモリセルの状態を判読する判読器が、さらに接続されている。
【００３０】
上述したアレイ構造は、この発明の一実施例を説明するためのＮＡＮＤ型フラッシュメモリ装置の一アレイ形態であり、この発明の読出し方法は、このようなアレイ構造に限定されず、様々な形のフラッシュメモリ装置のアレイ形態に適用できる。
【００３１】
この発明に係るＡセルの状態情報を読み出すためには、図５ａに示すように、Ａセルのゲート端子には接地電圧Ｖｓｓ（＝０Ｖ）を印加し、ドレイン端子には判読電圧Ｖｒｅａｄを印加して、ドレイン端子を判読電圧Ｖｒｅａｄに帯電させ、ソース端子には電源電圧Ｖｃｃを印加する。このように所定の電圧を各ノード（回路点）に印加した後、判読電圧Ｖｒｅａｄの変化状態を判読してＡセルの状態情報を判別することができる。Ａセルの各端子（ノード）に前記のような各電圧を印加するためには、ＮＡＮＤ型フラッシュメモリ装置に対して［表１］のような電圧を印加する。
【００３２】
［表１］は、この発明に係る読出し動作の際にフラッシュメモリ装置に印加される電圧を示す。
【００３３】
【表１】
2005025917.tif 000003
【００３４】
表１を参照すると、選択されたメモリセルを共有するワードラインＳｅｌ Ｗ／Ｌには０Ｖを印加し、選択されていないメモリセルを共有するワードラインＰａｓｓ Ｗ／Ｌにはパス電圧Ｖｐａｓｓを印加する。選択されたビットラインＳｅｌ Ｂ／Ｌには判読電圧Ｖｒｅａｄ（＝Ｖｃｃ／２）を印加し、選択されていないビットラインＰａｓｓ Ｂ／Ｌには電源電圧Ｖｃｃを印加する。ストリングセレクトラインＳＳＬ及びグラウンド選択ラインＧＳＬにはパス電圧Ｖｐａｓｓを印加し、共通ソースラインＣＳＬには電源電圧Ｖｃｃを印加する。基板ＢＵＬＫには０Ｖを印加する。
【００３５】
次に、このような電圧印加によって選択されたメモリセルの状態情報の読出し方法について説明する。
【００３６】
選択されたメモリセルがプログラムされた状態の場合は、Ａセルは断線された状態になって、選択されたビットラインＳｅｌ Ｂ／Ｌ電圧を判読電圧Ｖｒｅａｄに維持させる。すなわち、プログラムされたＡセルは、図５ｂにおけるスイッチがオフの状態にあり、ラインに帯電された電圧（判読電圧）を保たせる作用をする。理論的には、図６の破線のように選択されたビットラインは判読電圧Ｖｒｅａｄを維持する訳であるが、選択されたビットラインＳｅｌ Ｂ／Ｌに連結された他の素子の漏洩電流成分によって、所定の電圧だけの放電現象が発生する。したがって、メモリセルがプログラム状態であれば、選択されたビットラインＳｅｌ Ｂ／Ｌに帯電されたライン電圧（判読電圧）は、放電現象によって所定の電圧だけ電圧降下する（図６の曲線Ｐ２）。選択されたビットラインＳｅｌ Ｂ／Ｌに印加された判読電圧Ｖｒｅａｄは、（Ｉｌｅａｋ×Ｔ／Ｃ）だけ電圧降下する。
【００３７】
一方、選択されたメモリセルが消去された状態の場合、Ａセルは導通された状態になり、選択されたビットラインＳｅｌＢ／Ｌに帯電された判読電圧Ｖｒｅａｄを上昇させる作用をする。すなわち、図５ｂにおけるスイッチがオン状態になり、これによりラインに帯電された電圧（判読電圧）は、共通ソースラインＣＳＬから供給される電荷によって上昇する。これにより、図６に示すように、判読電圧Ｖｒｅａｄは、セル電流Ｉｃｅｌｌに判別所要時間Ｔを乗じた値をライン静電容量Ｃで割った値だけ上昇する（図６の曲線Ｅ２）。すなわち、選択されたビットラインＳｅｌ Ｂ／Ｌに印加された判読電圧Ｖｒｅａｄが（Ｉｃｅｌｌ×Ｔ／Ｃ）だけ上昇する現象が発生する。
【００３８】
したがって、従来の読出方法では、メモリセルの状態に応じて選択されたビットラインＳｅｌ Ｂ／Ｌの電圧変化が同じ方向（すなわち、消去状態では選択されたセルによって電圧降下が発生し（図３のＥ１）、プログラム状態でも漏洩電流による電圧降下が発生する（図３のＰ１））であるが、この発明では、メモリセルの状態に応じて、選択されたビットラインＳｅｌ Ｂ／Ｌの電圧変化が互いに異なる方向（すなわち、消去状態では選択されたセルとソースに供給された電圧によって電圧上昇が発生し（図６のＥ２）、プログラム状態では漏洩電流による電圧降下が発生する（図６のＰ２））になる。すなわち、選択されたビットラインＳｅｌ Ｂ／Ｌに帯電された電圧（判読電圧）は、消去状態のときには充電され、プログラム状態のときには放電される。
【００３９】
このように、この発明に係る消去状態とプログラム状態との判読電圧の差は、（Ｉｌｅａｋ＋Ｉｃｅｌｌ）×Ｔ／Ｃになり、メモリセルの記憶情報判別分解能力を向上させることができる。また、情報判別のために要求される時間も十分に短縮させることができる。判別所要時間の短縮率は、ｄＴ／Ｔ＝２×Ｉｌｅａｋ／｛（Ｉｃｅｌｌ＋Ｉｌｅａｋ）×（Ｉｃｅｌｌ−Ｉｌｅａｋ）｝になり、図６に示したｄＴだけ向上（短縮）させることができる。ｄＴは、｛Ｃ／（Ｉｌｅａｋ＋Ｉｃｅｌｌ）−Ｃ／（Ｉｃｅｌｌ−Ｉｌｅａｋ）｝であり、Ｔは、ＣＶ／（Ｉｃｅｌｌ−Ｉｌｅａｋ）になる。
【００４０】
例えば、ラインの漏洩電流が１００ｎＡであり、消去されたセルが流す電流を９００ｎＡとする場合、判別時間を１００÷１０００×１００＝１０％向上させることができる。従来の方法では、読出し動作の際に発生する漏洩電流が情報判別能力を低下させる障害要素となったが、この発明においてはむしろ情報判別能力を向上させる核心要素となる。すなわち、漏洩電流が大きいほど、判別能力の向上と時間の短縮をさせることができる。感知可能な電流を２００ｎＡとすると、漏洩は約１００ｎＡまで区別することができ、これにより最悪の場合に約０.５Ｖまで推定することができる。したがって、従来の素子サイズの縮小の障害要素になった漏洩電流による制約が無くなり、素子を高集積化することができる。メモリセル及び情報判別器を構成するトランジスタの大きさを減らすことができ、ページバッファのような回路の占有面積を縮小することができるため、チップサイズの縮小及び一つのウェーハで実現可能なチップ数を増加させることができる。センシングマージンの改善及び漏洩による情報の誤判断を克服することができる。漏洩電流の縮小可能性によって判別器の大きさを減らすことができる。また、情報判別能力の向上によってラインデコーダの大きさを減らすことができる。また、選択されていないビットラインに、共通ソースラインに印加された電圧と同一のレベルの電圧を印加することによって、漏洩電流を最小化することができる。上述したところによって、メモリ素子のセンシングスピードを著しく向上させることができる。
【００４１】
また、従来の判別方式では、消去されたセルが「０」の状態で検出され、プログラムされたセルは「１」の状態で検出されるのに反し、この発明では、これとは逆に検出される。それにより、この発明のフラッシュ装置の、読出のための構成要素に変化が発生する可能性がある。
【００４２】
次に、この発明のフラッシュメモリセルの状態判別方法を、メモリセルの状態によるチャネル形成と関連して説明する。フラッシュメモリセルのゲート端子にチャネル電圧を印加し、ドレイン端子に判読電圧を印加し、ソース端子に電源電圧を印加する場合を考察すると、次のとおりである。もし、フラッシュメモリセルが消去された状態であれば、チャネル電圧によって所定のチャネルが形成されて電圧レベルの高いソース端子の電源電圧に応じてドレイン端子の電圧が上昇する。一方、フラッシュメモリセルがプログラムされた状態であれば、チャネルが形成されないため、ドレイン端子に印加された判読電圧が保たれるか、或いは漏洩によって所定の電圧が降下する。
【図面の簡単な説明】
【００４３】
【図１】従来のフラッシュメモリ装置の読出し方法を説明するための回路図である。
【図２ａ】従来のフラッシュメモリセルの読出し方法を説明するための概念図である。
【図２ｂ】従来のフラッシュメモリセルの読出し方法を説明するための概念図である。
【図３】従来の読出し方法による電圧の変化を示す概念図である。
【図４】この発明に係るフラッシュメモリ装置の読出し方法を説明するための回路図である。
【図５ａ】この発明に係るフラッシュメモリセルの読出し方法を説明するための回路図である。
【図５ｂ】この発明に係るフラッシュメモリセルの読出し方法を説明するための回路図である。
【図６】この発明の読出し方法による電圧の変化を示す概念図である。
【符号の説明】
【００４４】
Ｓｅｌ Ｂ／Ｌ    …  選択されたビットライン
Ｐａｓｓ Ｂ／Ｌ  …  選択されていないビットライン
Ｓｅｌ Ｗ／Ｌ    …  選択されたワードライン
Ｐａｓｓ Ｗ／Ｌ  …  選択されていないワードライン
Ｖｒｅａｄ       …  判読電圧
Ｖｃｃ           …  電源電圧
Ｖｓｓ（＝０Ｖ） …  接地電圧
Ｖｐａｓｓ       …  パス電圧
【図１】
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【図２ａ】
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【図２ｂ】
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【図３】
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【図４】
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【図５ａ】
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【図５ｂ】
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【図６】
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