(57)【要約】【課題】  電力半導体スイッチング装置を提供する。【解決手段】  薄型コンデンサおよび薄型ＭＯＳＦＥＴを備えた電力半導体スイッチング装置を提供する。電力半導体スイッチング装置はアノードと、カソードと、ゲートとを備えたＧＣＴを有する。このＧＣＴをターンオンするために順バイアスドライバが設けられるとともに、ＧＣＴをターンオフするために逆バイアスドライバが設けられる。逆バイアスドライバは複数の薄型コンデンサと薄型ＭＯＳＦＥＴとを有する。前記電力半導体スイッチング素子のターンオフ後、所定の短時間ｔＣｍｉｎ内でその薄型コンデンサを充電するために充電器が設けられる。【選択図】      図１ｅ
2005333444.tif 000002
【特許請求の範囲】
【請求項１】
アノードと、カソードと、ゲートとを有する圧接型パッケージに収容された電力半導体スイッチング素子（１）と、
前記電力半導体スイッチング素子をターンオンする順バイアスドライバ手段（２）と、
互いに並列に接続された複数のコンデンサ（４）と前記ゲートと前記コンデンサの間にそれぞれ直列に接続された複数のＭＯＳＦＥＴとを有する、前記電力半導体スイッチング素子をターンオフする逆バイアスドライバ手段（３）と、
前記電力半導体スイッチング素子のターンオフの後に所定の短時間ｔＣｍｉｎ内に前記コンデンサを充電する充電器手段（６）と、
前記電力半導体スイッチング素子と、前記コンデンサと、前記ＭＯＳＦＥＴとを支持する実装基板（７）とを含み、
前記コンデンサと前記ＭＯＳＦＥＴは、それぞれ薄型パルスコンデンサと薄型ＭＯＳＦＥＴであるとともに、前記スイッチング素子のカソードの表面により規定される平面から測定したコンデンサとＭＯＳＦＥＴの高さが前記電力半導体スイッチング素子の高さより低くなるように前記電力半導体スイッチング素子の周囲に配置されており、
さらに、前記スイッチング素子のターンオフ中にコンデンサの電圧が１Ｖ以上の電圧降下を示すように前記コンデンサの合計静電容量が設定されている電力半導体スイッチング装置。
【請求項２】
前記所定の短時間ｔＣｍｉｎが５００μｓ以下である、請求項１に記載の電力半導体スイッチング装置。
【請求項３】
前記所定の短時間ｔＣｍｉｎが５０μｓ〜２００μｓである、請求項１に記載の電力半導体スイッチング装置。
【請求項４】
前記薄型パルスコンデンサおよび前記薄型ＭＯＳＦＥＴが、前記薄型ＭＯＳＦＥＴが内輪に配置されるとともに前記薄型パルスコンデンサが外輪に配置されるように前記電力半導体スイッチング素子の周囲に同心円状にアレイに配置されている、請求項１に記載の電力半導体スイッチング装置。
【請求項５】
前記薄型パルスコンデンサがセラミック多層型コンデンサである、請求項１に記載の電力半導体スイッチング装置。
【請求項６】
前記薄型パルスコンデンサが前記実装基板の一方側に配置されるとともに、前記薄型ＭＯＳＦＥＴが前記実装基板の他方側に配置されている、請求項１に記載の電力半導体スイッチング装置。
【請求項７】
前記充電器手段に接続されたエネルギー蓄積手段（２３）をさらに含む、請求項１に記載の電力半導体スイッチング装置。
【請求項８】
前記充電器手段が高電流低ドロップアウト線形レギュレータ（２９、３０）を含む、請求項１に記載の電力半導体スイッチング装置。
【請求項９】
前記充電器手段がブースト・コンバータ（１１３、１１４、３３、３４、３５）を含む、請求項１に記載の電力半導体スイッチング装置。
【請求項１０】
前記充電器手段がバック・コンバータ（３８、３９、４０、４２）を含む、請求項１に記載の電力半導体スイッチング装置。
【請求項１１】
前記バック・コンバータが電流感知抵抗（４２）とオフタイム時間（４６）を計時するタイマ（１１５）とを含む、請求項１０に記載の電力半導体スイッチング装置。
【請求項１２】
前記バック・コンバータがオンタイム時間（４９）とオフタイム時間（５０）とを計時するタイマ（４７）を含む、請求項１０に記載の電力半導体スイッチング装置。
【請求項１３】
前記オンタイム時間が、前記充電器手段への入力電圧（ＶＥＳ）と前記充電器手段の出力電圧との間の電圧差（ＶＥＳ−ＶＣ）に反比例して設定されている、請求項１２に記載の電力半導体スイッチング装置。
【請求項１４】
前記エネルギー蓄積手段が実装基板に着脱可能に設けられている、請求項７に記載の電力半導体スイッチング装置。
【請求項１５】
前記薄型ＭＯＳＦＥＴおよび前記薄型パルスコンデンサの前記アレイが第１の半アレイ（７２）と第２の半アレイ（７４）とに分割され、前記第１の半アレイには第１のプリドライバ（７１）が設けられ、前記第２の半アレイには第２のプリドライバ（７３）が設けられている、請求項４に記載の電力半導体スイッチング装置。
【請求項１６】
前記実装基板が穴と該穴から前記実装基板の縁部へ延びる切断部とを有する、請求項１５に記載の電力半導体スイッチング装置。
【請求項１７】
前記順バイアスドライバ手段（２）および前記充電器手段（６）が前記実装基板（７）から離れた実装基板（８０）上に実装されている、請求項１に記載の電力半導体スイッチング装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電力半導体スイッチング装置に関し、特にＧＣＴ（ゲート転流型ターンオフ）サイリスタ、ＧＴＯ（ゲートターンオフ）サイリスタ、あるいは静電誘導サイリスタ（ＳＩＴＨ）などのサイリスタを流れる高電流を遮断するゲートドライバに関する。
【背景技術】
【０００２】
電力半導体スイッチング装置はサイリスタをターンオンおよびターンオフするゲートドライバを有する。このゲートドライバは並列に接続された複数のコンデンサとこれらのコンデンサにそれぞれ直列に接続された複数のスイッチング・トランジスタ（ＭＯＳＦＥＴ）とを有する。
【０００３】
サイリスタ２１１とゲートドライバとを備えた先行技術の電力半導体スイッチング装置の一例が図１７ａと１７ｂに示されている。このゲートドライバは基板２１０に実装されたコンデンサ２２２とＭＯＳＦＥＴ２２３とを含んでいる。各コンデンサは２２０μＦ〜２２００μＦの静電容量を有するとともに、その一端から延びる２本の端末ワイヤを備えた円筒形状を有している。このため各コンデンサの大きさは厚く、基板２１０の表面から測ったコンデンサ２２２の高さＴｃは約１５ｍｍ〜２０ｍｍである。基板２１０の表面から測ったサイリスタ２１１の高さＴｔは約１５ｍｍ〜２０ｍｍである。このようにコンデンサ２２２の高さＴｃはサイリスタ２１１の高さＴｔと略同じである。コンデンサを十分な電荷で素早く充電してサイリスタ２１１を素早くターンオフするための十分な静電容量を得るにはこのような大型のコンデンサが必要である。このようなゲートドライバは２０００年１０月２７日に発行された特許文献１に開示されている。
【０００４】
動作中にサイリスタ２１１およびＭＯＳＦＥＴ２２３は発熱する。サイリスタの温度は高温、例えば１００℃まで上昇する。このためアノードが配置されているサイリスタ２１１の上部にヒートシンクを設けることが好ましい。サイリスタ２１１の上部に平面ヒートシンクを設ける場合には、このようなヒートシンクをコンデンサの上部に非常に近接して配置することになる。またこのようなヒートシンクはサイリスタ２１１のアノードに対して電気的接続板としての役目もする。このためヒートシンクとコンデンサとの電圧差が数１０００ボルトにまで高く上昇することになる。ヒートシンクとコンデンサの間の距離が短く、例えば１０ｍｍ未満である場合には、ヒートシンクとコンデンサの間に望ましくない放電が発生して電力半導体スイッチング装置に深刻なダメージを与える。このためヒートシンクとコンデンサの間にエアギャップ絶縁を設けなければならない。図１７ａおよび１７ｂの先行技術の電力半導体スイッチング装置では、サイリスタのアノード上に平面ヒートシンクを設けることはできない。その代わりカップ状ヒートシンクや皿状ヒートシンクが用いられた。
【０００５】
他の先行技術のゲートドライバは特許文献２に開示されている。この文献ではコンデンサおよびＭＯＳＦＥＴがサイリスタの筐体の内部に設けられている。このため十分な合計静電容量を割り当てるために多くの厳しい問題に直面する。
【特許文献１】日本国特許第３１２４５１３号公報
【特許文献２】欧州特許ＥＰ  ０３２８７７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
先行技術のゲートドライバは大型のコンデンサを用いるという問題がある。小型のコンデンサを用いた場合、コンデンサを非常に短時間、例えば１００μｓ〜２００μｓでリフレッシュできない、すなわち必要なレベルに充電できないという他の問題が生じる。またこのような大型のコンデンサはサイリスタ周囲の熱対流を妨げた。
【課題を解決するための手段】
【０００７】
本発明はセラミックコンデンサなどの小型のコンデンサを有するゲートドライバをそのコンデンサを素早く充電する充電器とともに提供することにより上記の問題を解決する。
【０００８】
本発明によれば、電力半導体スイッチング装置は、
アノードと、カソードと、ゲートとを有する圧接型パッケージに収容された電力半導体スイッチング素子と、
順バイアスドライバ手段と、
互いに並列に接続された複数のコンデンサと前記ゲートと前記コンデンサの間にそれぞれ直列に接続された複数のＭＯＳＦＥＴとを有する逆バイアスドライバ手段と、
所定の短時間ｔＣｍｉｎ内に前記コンデンサを充電する高速充電回路と、
前記電力半導体スイッチング素子と、前記コンデンサと、前記ＭＯＳＦＥＴとを支持する実装基板とを含み、
前記コンデンサと前記ＭＯＳＦＥＴがそれぞれ薄型パルスコンデンサと薄型ＭＯＳＦＥＴであるとともに、上記スイッチング素子のカソードの表面により規定される平面から測定したコンデンサとＭＯＳＦＥＴの高さが上記電力半導体スイッチング素子の高さより低くなるように上記電力半導体スイッチング素子の周囲に配置されており、
さらに最高特定ターンオフ電流および電圧条件で前記スイッチング素子のターンオフ中にコンデンサの電圧が１Ｖ以上の電圧降下を示すように前記コンデンサの合計静電容量が選択されている。
【発明の効果】
【０００９】
薄型パルスコンデンサおよび薄型ＭＯＳＦＥＴを用いているため、電力半導体スイッチング素子上に平面ヒートシンクを設けた場合コンデンサと薄型ＭＯＳＦＥＴにわたって十分なエアギャップを提供することができる。
【発明を実施するための最良の形態】
【００１０】
第１の実施形態
図１ａ、１ｂ、１ｃ、１ｄ、および１ｅを参照すると、第１の実施形態による電力半導体スイッチング装置が示されている。この電力半導体スイッチング装置は上に電力半導体スイッチング素子１が実装された実装基板７を有する。この電力半導体スイッチング素子１は、例えばＧＣＴ（ゲート転流型ターンオフ）サイリスタ、ＧＴＯ（ゲートターンオフ）サイリスタ、あるいは静電誘導サイリスタ（ＳＩＴＨ）などのサイリスタである。この電力半導体スイッチング素子１はドラム状圧接型パッケージに収容されている。図１ｅに最も分かりやすく図示されているように、この電力半導体スイッチング素子１は一端のアノード１８と、他端のカソード１９と、パッケージの中央部から延出するゲート２０とを有する。アノードとカソードの間で測定したこの電力半導体スイッチング素子１の全高ＨＧＣＴは２２ｍｍ〜２７ｍｍである。
【００１１】
またこの電力半導体スイッチング素子１の周囲に沿って実装基板７に実装されているのがコンデンサ４およびスイッチング・トランジスタ５である。このスイッチング・トランジスタ５が内輪に沿って一列に並ぶとともに、コンデンサ４が１つまたは複数の外輪に沿って一列に並んでいることが好ましい。
【００１２】
コンデンサ４は薄型パルスコンデンサであり、好ましくはタンタル電解コンデンサである。薄型のコンデンサであればセラミックコンデンサやフォイルコンデンサなど他のタイプのコンデンサを用いることもできる。薄型コンデンサはサイズが小さく、例えば高さＴｃが８ｍｍ未満、好適には４ｍｍであり、さらに表面実装型であることが好ましい。１個の薄型コンデンサは１０μＦ〜５０μＦの静電容量を有し、その定格電圧は２０Ｖを超える。
【００１３】
スイッチング・トランジスタ５もＭＯＳＦＥＴなどの薄型トランジスタである。薄型トランジスタとはサイズが小さく、例えば高さＴＭＯＳが８ｍｍ未満、好適には４ｍｍであり、さらに好ましくは表面実装型であるトランジスタである。図１ｅに示した例はＴｃ＝４ｍｍおよびＴＭＯＳ＝５ｍｍになっている。
【００１４】
使用の際、この電力半導体スイッチング装置には、電力半導体スイッチング素子１に蓄積した熱を均一に除去するため、電力半導体スイッチング素子１のアノード１８に取り付けられた平面ヒートシンク２１が設けられる。ヒートシンク２１は、この電力半導体スイッチング装置を製造する際この装置に不可欠の物ではないが、電力半導体スイッチング装置を電力変換装置等に搭載する場合には、ヒートシンク２１を用いなければならない。
【００１５】
平面ヒートシンク２１は金属で構成されるとともに、スイッチング素子１のアノード１８の電気コネクタとしての役目を果たす。除熱のために同様なシンク１１６が電力半導体スイッチング素子１のカソード１９に取り付けられている。平面ヒートシンク１１６は金属で構成されるとともに、スイッチング素子１のカソード１９の電気コネクタとしての役目を果たす。実装基板７の上面からヒートシンク１１６の上面の間の距離は、ＨＰＣＢで示され、実装された素子４または５の最高点、図１ｅの例ではトランジスタ５の最高点、からヒートシンク１１６の上面までの距離は、Ｈｏｆｆで示される。
【００１６】
ヒートシンク２１とコンデンサ４またはトランジスタ５との間に約数１０００ボルトの電圧差ＤＶが生じる場合がある。このためヒートシンク２１とコンデンサ４またはトランジスタ５のどちらか高い方との間に十分なエアギャップを設けることが必要である。１．５ｍｍのエアギャップが１０００ボルトを遮断することができるため、エアギャップの高さＴｔは以下の式で算出することができる。
Ｔｔ＝１．５×ＤＶ／１０００
６５００ボルトを遮断するためにはエアギャップは約９．７５ｍｍでなければならない。従って安全のためエアギャップＴｔは１０ｍｍ〜１５ｍｍでなければならい。Ｔｔはアノード１８の表面からトランジスタ５またはコンデンサ４のどちらか高い方の測定距離である。
【００１７】
図２ａを参照すると第１の実施形態の電力半導体スイッチング装置の回路図が示されている。電力半導体スイッチング素子１はアノード１８とカソード１９とを有し、これらは負荷（図示せず）に接続されている。この電力半導体スイッチング素子１のゲート２０とカソード１９との間に複数の逆バイアスドライバユニット９０が並列に接続されている。１個の逆バイアスドライバユニット９０はスイッチング・トランジスタ５と、ゲート抵抗１０２と、コンデンサ４とを含んでいる。このスイッチング・トランジスタ５はスイッチング素子１のゲート２０に接続されたドレインと、コンデンサ４に接続されたソースと、ゲート抵抗１０２に接続されたゲートとを有する。図１ｄに示すようにコンデンサ４は並列に接続された６個の薄型パルスコンデンサ４ａ、４ｂ、４ｃ、４ｄ、４ｅおよび４ｆにより形成されている。１個の逆バイアスドライバユニットに含まれる薄型パルスコンデンサの数は６に限定されず、他の任意の数を選んでもよい。逆バイアスドライバユニット９０の数は一実施形態によれば３５ユニットである。設計によって逆バイアスドライバユニットの数を例えば５〜５０の間で変えることができる。このため上記から明らかなように逆バイアスドライバユニットは互いに並列に接続された複数の薄型パルスコンデンサと、スイッチング素子１のゲートとコンデンサの間にそれぞれ直列に接続された複数のスイッチング・トランジスタ５、すなわちＭＯＳＦＥＴとを有する。またＭＯＳＦＥＴは互いに並列に接続されてＭＯＳＦＥＴのアレイ１０１を規定する。
【００１８】
図２ａに示したように本発明によれば、充電器６は１つの逆バイアスドライバユニットのコンデンサ４に接続され、２つの連続ターンオフ時点８、１３間の最小時間より短い時間ｔＣｍｉｎでコンデンサ４を充電する。１つの逆バイアスドライバユニットのコンデンサ４は他の逆バイアスドライバユニットのコンデンサ４と並列に接続されている。このためすべてのコンデンサ４が並列に接続されて線１１１と１１２の間に接続されたコンデンサのアレイ１００を構成する。充電器６は並列に接続されているすべてのコンデンサ４を同時に短時間ｔＣｍｉｎで充電する。充電器６はさらに外部電源に接続されている。充電器６の詳細は後述する。
【００１９】
図２ａに示したように、プリドライバを含む順バイアスドライバ２は線１０４および１０３を介してスイッチング素子１をターンオンおよびターンオフする制御信号を生成する。線１０４はスイッチング素子１のゲートに接続され、線１０３は各ゲート・抵抗１０２に接続されて次にスイッチング・トランジスタ５のゲートに接続されている。順バイアスドライバ２用の電力は線１０６を介して充電器６から供給される。制御信号を生成するタイミングを制御するために制御情報１０５が順バイアスドライバ２に加えられる。
【００２０】
図１ａを参照すると、順バイアスドライバ２および充電器６は実装基板７上のスイッチング素子１から離れた位置に設けられている。また図２ａに示したような回路接続は図１ｅに示したような実装基板７内に設けられた多層回路により達成される。
【００２１】
この電力半導体スイッチング装置の動作を図２ｂ、２ｃおよび２ｄを参照して説明する。
【００２２】
時刻ｔ０においてスイッチング素子１、すなわちＧＣＴがオン状態であるとともに、コンデンサ４が所定の電圧ＶＣまで完全に充電されていると仮定する。時刻ｔａにおいて順バイアスドライバ２によりターンオフ信号が生成され、この信号が線１０３と抵抗１０２とを介してＭＯＳＦＥＴ５のゲートに印加される。このためＭＯＳＦＥＴ５はすべてターンオンして放電電流ＩＧをコンデンサ４からスイッチング素子１のゲートに供給する。このため時刻ｔａでターンオフパルス９（図２ｃ）がスイッチング素子１のゲートで観測されるとともに、電圧降下１０（図２ｄ）により示されるようにコンデンサ４が放電される。このため時刻ｔａにおいて降下線８により示すようにＧＣＴがターンオフされる。その後充電器６が充電電流を供給しているため、電圧上昇１１および飽和１２により示されるように、コンデンサ４は時刻ｔａから所定の時間ｔＣｍｉｎ内に所定の電圧ＶＣまで急速に充電される。
【００２３】
時刻ｔｂにおいて、順バイアスドライバ２によりターンオン信号が生成されて、これが線１０４を介してＧＣＴ１のゲートに印加される。このためＧＣＴ１は再度ターンオンされる。
【００２４】
そして時刻ｔｃにおいて第２のターンオフ信号が生成されて上記と同様にＧＣＴをターンオフする。なお順バイアスドライバ２からの２つの連続ターンオフ信号の間、例えば２つのターンオフパルス９および１４の間の時間差は制御情報１０５によって変化するが、ｔＣｍｉｎ以上になるように設定される。
【００２５】
高速充電器６は第２のターンオフ・スイッチング１３の要求が発生する前に第１のパルスコンデンサ電圧リセットプロセスの終了１２に達するように設計されている。このように高速充電器６は次のターンオフ・スイッチングの要求が発生する前に間違いなくコンデンサ４を充電することができる。このような充電器６を用いることにより、薄型コンデンサ４の合計静電容量が小さいにもかかわらず間違いなく電力半導体スイッチング素子１のターンオフが達成される。
【００２６】
本発明によれば、電力半導体スイッチング素子１の周囲にはいかなるタイプの薄型ＭＯＳＦＥＴ５および薄型パルスコンデンサ４でもよい。ＭＯＳＦＥＴ５の数はコンデンサ４より少ないため、薄型ＭＯＳＦＥＴ５は薄型パルスコンデンサ４より小さなスペースで足りる。そのため図１ａおよび１ｄに示したように、素子４および５は同心円状の輪に配置されており、薄型ＭＯＳＦＥＴ５は内輪に位置し、薄型パルスコンデンサ４は１つ又はそれ以上の外輪に位置している。
【００２７】
薄型パルスコンデンサおよび薄型ＭＯＳＦＥＴを使用しているため、電力半導体スイッチング素子上に平面ヒートシンクを設けた場合、コンデンサおよび薄型ＭＯＳＦＥＴ全体に十分なエアギャップを設けることができる。このためヒートシンクとコンデンサまたはＭＯＳＦＥＴとの間の望ましくない放電を回避することができる。
【００２８】
第２の実施形態
電力半導体スイッチング装置を様々なタイプの電力半導体スイッチング回路、例えばＤＣチョッパ、電流源インバータおよび電圧源インバータに搭載することができる。時刻ｔＣｍｉｎは２つの連続ターンオフ時点８、１３の間の最小時間より短いが、そうであればこのような電子回路の制御アルゴリズムに強く依存することになる。
【００２９】
例えばＤＣチョッパおよび電流源インバータにおいてアノード電流の上昇率は、一定のスイッチング周波数で規則的にターンオンおよびオフされる際、アノード電流が間違いなく電力半導体スイッチング装置の定格ターンオフ能力未満に維持できるようにインダクタにより制限される場合がある。このような場合、図２ｂから明らかなようにｔＣｍｉｎをｔＣｍｉｎ＝１／スイッチング周波数以下の値に設定してもよい。
【００３０】
これと対照的に電圧源インバータにおいてはアノード電流の上昇率にはこのような強い制限はない。結果として、負荷の突発的な短絡の場合、コンバータを守るために電圧源インバータのコントローラが規則的ターンオフ動作の後非常に短時間のうちにターンオフ命令を生成するはずである。このような場合、ｔＣｍｉｎを５００μｓ以下、好適には５０μｓ〜２００μｓに設定してもよい。このように本発明よれば充電器６はｔＣｍｉｎすなわち５００μｓ未満以内に所定電圧ＶＣでコンデンサ４を充電できる。
【００３１】
このため第２の実施形態は同様なタイミング要件のある電圧源インバータおよび回路での適用に好適である。
【００３２】
第３の実施形態
図３ａ、３ｂおよび３ｃを参照すると、電力半導体スイッチング装置の第３の実施形態が示されている。図１ａ、１ｂおよび１ｃでは、薄型タンタル電解コンデンサ４を用いたが、図３ａ、３ｂおよび３ｃではセラミック多層大容量コンデンサ２２を用いる。
【００３３】
このようなセラミックコンデンサは寿命が長く高温に耐える。このため電力半導体スイッチング装置の第３の実施形態は高い安定性がある。
【００３４】
第４の実施形態
図４ａ、４ｂ、４ｃ、４ｄ、４ｅおよび４ｆを参照すると、電力半導体スイッチング装置の第４の実施形態が示されている。第４の実施形態では、薄型ＭＯＳＦＥＴ５が実装基板７の上側に実装されている一方、薄型パルスコンデンサ４は同基板の下側に実装されている。
【００３５】
この配置はスペースの節約になる。加えてゲート回路の寄生インダクタンスが減少する。基板の上側の薄型ＭＯＳＦＥＴ５のドレインを電力半導体スイッチング素子１のゲートに直接接続することが可能であり、薄型パルスコンデンサをスイッチング素子１のカソードに直接接続することが可能であり、さらに薄型パルスコンデンサ４と薄型ＭＯＳＦＥＴ５のソースを接続することによって基板７内の貫通孔によりこのループを閉じる。
【００３６】
第５の実施形態
図５ａ、５ｂ、５ｃおよび５ｄを参照すると、電力半導体スイッチング装置の第５の実施形態が示されている。第５の実施形態では、充電器６の入力線１７間にエネルギー蓄積手段２３が接続されている。
【００３７】
図５ｂに示したように、ＧＣＴ１は線８、１３および２４で示すように３回ターンオフされる。線８と１３との間の時間をｔＣｍｉｎとし、線１３と２４との間の時間をｔＣｍｉｎとすることができる。このようなターンオフの素早い繰り返しが発生してコンバータを負荷の突発的な短絡から守ることができる。負荷の突発的な短絡が回復すると、ＧＣＴ１の次のターンオフがより長い時間、例えば線２４から１ｍｓで発生可能である。
【００３８】
上記から明らかなように、エネルギー蓄積手段２３は各サイクル時間がｔＣｍｉｎという短い状態で少なくとも３つのフル充電サイクル８、１３および２４を維持することができる。この場合充電器６に接続された電源（図示せず）は、１ｍｓ〜４ｍｓである平均スイッチングサイクルタイムｔＣａｖとも呼ばれる規則的な充電時間でコンデンサ４を充電するのに十分な出力電力さえあればよい。
【００３９】
エネルギー蓄積手段２３を第５の実施形態に設けたため、充電器６は瞬時に配電することが可能であり、このため最小時間ｔＣｍｉｎで繰り返して多数回、例えば３回確実にコンデンサ４を充電することができる。
【００４０】
第６の実施形態
図６ａ、６ｂ、６ｃおよび６ｄを参照すると、電力半導体スイッチング装置の第６の実施形態が示されている。この実施形態では充電器６の詳細を説明する。
【００４１】
図６ａに示したように、充電器６は線１７とトランジスタ２９との間に接続された電圧レギュレータ・コントローラ３０を含んでいる。レギュレータ・コントローラ３０およびトランジスタ２９は高電流低ドロップアウト線形レギュレータを構成している。トランジスタ２９およびレギュレータ・コントローラ３０を使用すると、エネルギー蓄積手段２３の始動電圧ＶＥＳ（線３１で示す）は薄型パルスコンデンサ４の始動電圧ＶＣ（線３２で示す）より大幅に高くなる。これにより回路（図示せず）の寄生インダクタンスの十分なｄＩ／ｄｔを生成するとともに薄型パルスコンデンサ４の高速充電を保証するのに十分な電圧差が維持される。
【００４２】
電力半導体スイッチング装置の第６の実施形態により、簡単な回路で充電器６を形成することができる。このため電力半導体スイッチング装置を費用効率よく作製することができる。
【００４３】
第７の実施形態
図７ａ、７ｂ、７ｃおよび７ｄを参照すると、電力半導体スイッチング装置の第７の実施形態が示されている。この実施形態では、充電器６が変形されている。
【００４４】
図７ａに示したように、充電器６はブースト・インダクタ３３と、ブースト・スイッチング・トランジスタ３４と、ブースト・ダイオード３５と、電流感知抵抗１１３と、ブースト・コンバータ・コントローラ１１４とを含む高速タイプのブースト・コンバータ（昇圧コンバータ）により形成されている。ブースト・インダクタ３３およびブースト・ダイオード３５は線１７のうちの１本で直列に接続されており、ブースト・スイッチング・トランジスタ３４は線１７間に接続されている。ブースト・コンバータ・コントローラ１１４は電流感知抵抗１１３を流れる電流を検出するとともに、スイッチング信号をトランジスタ３４に供給して昇圧電圧を制御する。
【００４５】
高電流ブーストタイプチョッパとしても知られる高速ブースト・コンバータにより、入力電圧ＶＥＳは図７ｄに示すように出力電圧ＶＣ以下となることができる。十分なエネルギーがエネルギー蓄積手段２３に蓄積される。このためターンオフ動作間に最小時間ｔＣｍｉｎを有する３回連続ターンオフ動作８、１３および２４の後でも、線２６および２７で示す第３のブーストリセット動作後にエネルギー蓄積手段２３には線３６で示す正の電圧がまだ残っている。
【００４６】
図７ａの高速ブースト・コンバータにより損失を低減することができる。このため回路素子が高度に加熱されることはなく、回路素子の寿命を延ばすことができる。
【００４７】
第８の実施形態
図８ａ、８ｂ、８ｃおよび８ｄを参照すると、電力半導体スイッチング装置の第８の実施形態が示されている。この実施形態では、充電器６がさらに変形されている。
【００４８】
図８ａに示したように、充電器６はバックタイプチョッパとしても知られるバック・コンバータ（降圧コンバータ）により形成されている。このバック・コンバータはバック・スイッチング・トランジスタ３８と、バック・ダイオード３９と、バック・インダクタ４０と、バック・スイッチング制御部３７とを含んでいる。バック・スイッチング・トランジスタ３８およびバック・インダクタ４０は線１７のうちの１本で直列に接続されており、バック・ダイオード３９はカソードバス１１２とインダクタ４０とに接続されている。バック・スイッチング制御部３７はソースバス１１１とカソードバス１１２との間の電圧差と、バック・スイッチング・トランジスタ３８およびバック・インダクタ４０を流れる電流とを検出して、スイッチング信号をトランジスタ３８に供給する。
【００４９】
線２６および２７で示す第３のバックリセット動作の後でもエネルギー蓄積手段２３の電圧が薄型パルスコンデンサ４の電圧レベルより高いままであるようにエネルギー蓄積手段２３を選択する。
【００５０】
図８ａ〜８ｄの実施形態により、３つの連続ターンオフプロセスを実行することができる。
【００５１】
第９の実施形態
図９ａ、９ｂ、９ｃ、９ｄおよび９ｅを参照すると、電力半導体スイッチング装置の第９の実施形態が示されている。この実施形態では、充電器６がなおさらに変形されている。
【００５２】
図９ａに示した充電器６は図８ａに示したものと同様であるが、インダクタ４０と直列に挿入された電流感知抵抗４２をさらに有する。電流感知抵抗４２を流れる電流はバックタイミング電流コントローラ１１５により監視される。バックタイミング電流コントローラ１１５にはタイマが設けられている。他の構成は図８ａに示したものと同一である。
【００５３】
バック・コンバータが連続モードで動作するため、電流制御部を適用すると好適であろう。この実施形態では、高速電流変化に適用可能な電流感知抵抗４２により電流検出を行う。
【００５４】
電流感知抵抗４２を使用することにより、バンバン制御を用いたチョッパ電流制御部が可能になる。しかし本実施形態による高速充電器６は１００Ａを超える電流および１μｓより短いバック・スイッチング・トランジスタのオフタイムを制御する能力がある。このため簡単なバンバン制御は難題に直面することになる。第９の実施形態の動作モードによりこのような難題は確実な方法で解決される。
【００５５】
この動作は図９ｂ〜９ｅに示されている。第１のパルスコンデンサ放電１０により４３において第１のスイッチングサイクルが始まる。そしてそれぞれインダクタ４０を流れるインダクタ電流ＩＬが立ち上がるとともに、抵抗４２の両端の電圧Ｖ（ＲＳ）が上昇する。電圧Ｖ（ＲＳ）が所定レベルＶ１に達すると同時に、バック・スイッチング・トランジスタ３８がターンオフされて、ＩＬがバック・ダイオード３９に方向転換される。結局ＩＬが下降する。
【００５６】
第１のターンオフ４４において、タイマが始動されて所定時間４６後に第２のスイッチングサイクルを開始する。所定時間４６はコンデンサ４の充電が遮断されるオフタイム時間である。このようにコンデンサはさい断電流により充電される。その後時点１２の第１のパルスコンデンサ電圧リセットプロセスの終了までこのプロセスが繰り返される。
【００５７】
この実施形態では、充電器６内で充電電流が検出されるため、精度よく充電を実行することができる。
【００５８】
第１０の実施形態
図１０ａ、１０ｂ、１０ｃおよび１０ｄを参照すると、電力半導体スイッチング装置の第１０の実施形態が示されている。この実施形態では、充電器６が変形されている。
【００５９】
図１０ａに示した充電器６は図８ａに示したものと同様であるが、バック・スイッチング制御部３７の代わりに固定タイミングコントローラ４７が設けられている点が異なる。この固定タイミングコントローラ４７はオンタイム時間４９およびオフタイム時間５０を計時する。他の構成は図８ａに示したものと同一である。
【００６０】
電圧レベルＶ１（図９ｅ）に達するには急速コンパレータが必要である。高速動作によりこのようなタイプのコンパレータは感度が制限される。このため電圧Ｖ１は非常に高レベル、例えばＶ１＝１００ｍＶに設定しなければならない。大電流を伴う状態では電流感知抵抗４２（図９ａ）は多量の損失を生じる。このため第１０の実施形態では電流感知抵抗を設けていない。
【００６１】
第１０の実施形態によれば、固定タイミングコントローラ４７がオンタイム時間４９およびオフタイム時間５０の両方を制御する。それぞれオンタイム時間は充電電流ＩＬが増加する時間であり、オフタイム時間は充電電流ＩＬがゼロと等しくなるまで減少するあるいは留まる時間である。パルスコンデンサ４の第１の放電１０の後、固定タイミングコントローラ４７はオン信号をバック・スイッチング・トランジスタ３８へオンタイム時間４９の間印加を始める。このように第１の充電パルス４８が生成される。第１の充電パルス４８のピーク電流５２はバック・インダクタ４０の値により与えられる。第１の充電パルス時間の間、すなわちオンタイム時間４９の間の電圧差ＶＥＳ−ＶＣは矢印５１により示された量に略等しい。電圧差ＶＥＳ−ＶＣは充電器６への入力電圧ＶＥＳと充電器６の出力電圧ＶＣとの差である。
【００６２】
第１の充電パルスのピーク電流５２の値は、コンデンサ４の線１１により示される電圧リセットに応じて選択される。
【００６３】
オンタイム時間４９の後、固定タイミングコントローラ４７がバック・スイッチング・トランジスタ３８をターンオフすると、同時にオフタイム時間５０が開始する。オフタイム時間５０は、その時間５０の間に電流ＩＬがゼロにまで減少することができるように選択される。結局、不連続スイッチングモードが保証されてコンデンサ４がさい断電流により充電される。そして第２の充電パルス５３がＩＬ＝０から開始することができる。
【００６４】
オフタイム時間５０を終了した後、固定タイミングコントローラ４７はオンタイム時間４９の間のバック・スイッチング・トランジスタ３８をターンオンすることにより第２の充電パルス５３を開始する。第２の充電パルスのピーク電流５５はバック・インダクタ４０の値により与えられる。第２の充電パルス時間の間、すなわちオンタイム時間４９の間の電圧差ＶＥＳ−ＶＣは矢印５４により示された量に略等しい。
【００６５】
ＶＥＳの値が第１の充電パルス４８における値と比較されて減少するとともに、電圧ＶＣが上昇したため、第２の充電パルス（矢印５４）での電圧差ＶＥＳ−ＶＣは第１の充電パルス（矢印５１）での電圧差より小さい。結果として、第２の充電パルスのピーク電流５５は第１の充電パルスのピーク電流５２より小さい。このコンデンサ４の充電は時点１２で完了する。
【００６６】
本実施形態によれば、図９ａの抵抗４２などの抵抗を使用していないため、充電器６内の電力損失を改善することができる。
【００６７】
第１１の実施形態
図１１ａ、１１ｂ、１１ｃおよび１１ｄを参照すると、電力半導体スイッチング装置の第１１の実施形態が示されている。この実施形態では、充電器６が変形されている。
【００６８】
図１１ａの充電器６は図１０ａのものと同様であるが、固定タイミングコントローラ４７の代わりに電圧制御タイミングコントローラ５６が設けられている点が異なる。他の構成は図１０ａに示したものと同一である。
【００６９】
第１０の実施形態によれば急速充電を達成するために、電圧差ＶＥＳ−ＶＣの最大対最小比をある率未満に維持しなければならない。例えば、第１０の実施形態によれば以下の条件を満たさなければならない。
最大（ＶＥＳ−ＶＣ）／最小（ＶＥＳ−ＶＣ）≦２
よって第１０の実施形態ではＶＥＳおよびＶＣの狭い範囲しか満足に取り扱うことができない。
【００７０】
第１１の実施形態では、電圧制御タイミングコントローラ５６が電圧差ＶＥＳ−ＶＣを監視する。オンタイム時間ｔｏｎは以下の関数により与えられるように電圧差ＶＥＳ−ＶＣの逆数に略等しい。
ｔｏｎ≒ｋ１×１／（ＶＥＳ−ＶＣ）
ここでｋ１は定数である。
【００７１】
この結果第１の充電パルスのオンタイム時間ｔｏｎ１は第２の充電パルスのオンタイム時間ｔｏｎ２より短くなる。第１のパルスコンデンサ電圧リセットの最終充電パルスのオンタイム時間ｔｏｎ５が最も長くなる。その関係は以下のようになる。
ｔｏｎ１＜ｔｏｎ２＜ｔｏｎ３＜ｔｏｎ４＜ｔｏｎ５
【００７２】
一方、オンタイム時間中の電流上昇率ｄＩＬ／ｄｔは、損失を小さく維持するためにバック・スイッチング・トランジスタ３８での電圧降下がＶＥＳ−ＶＣに比べて一般的に非常に小さくなるため基本的にＶＥＳ−ＶＣに正比例する。各パルスのピーク電流を
Ｉｐｅａｋ＝ｄＩＬ／ｄｔ×ｔｏｎ
によって算出することができる。
【００７３】
このため全充電パルスのピーク電流Ｉｐｅａｋが、以下に示すように同一の値に維持される。
第１の充電パルスのピーク電流６０
≒第２の充電パルスのピーク電流６４
≒最終充電パルスのピーク電流６８
【００７４】
この実施形態により充電器６は広範囲の入力電圧を低損失で供給することができる。
【００７５】
第１２の実施形態
図１２ａおよび１２ｂを参照すると、電力半導体スイッチングの第１２の実施形態が示されている。この実施形態では、充電器６およびエネルギー蓄積手段２３がそれぞれ別々の区画６９および７０に設けられている。
【００７６】
充電器６を含む区画６９は実装基板７上に固着されているが、エネルギー蓄積手段２３、すなわち１つまたは複数のコンデンサを含む区画７０は実装基板７に着脱可能に実装されている。
【００７７】
区画７０は電解コンデンサまたは電荷蓄積用の他のタイプのコンデンサを含んでもよい。このようなコンデンサは寿命に限りがある。ある動作時間後、通常の保守時に電力半導体スイッチング素子１および他の要素に影響を与えずにコンデンサ２３を備えた区画７０を容易に交換することができる。
【００７８】
区画７０を同一の実装基板７上で区画６９に隣接して配置してもよく、あるいは図１３ａおよび１３ｂに示すように実装基板７の外側に配置してもよい。
【００７９】
この実施形態によりエネルギー蓄積手段２３内のコンデンサを容易に交換することができる。
【００８０】
第１３の実施形態
図１４ａ、１４ｂおよび１４ｃを参照すると、電力半導体スイッチング装置の第１３の実施形態が示されている。この実施形態では、抵抗１０２に連結された薄型ＭＯＳＦＥＴ５のアレイが２つの半分部７２および７４に分割されている。第１の半アレイ７２は電力半導体スイッチング素子１の周囲の第１の半円に沿って一列に並んでおり、第２の半アレイ７４は同周囲の第２の半円に沿って一列に並んでいる。順バイアスドライバ２に含まれるプリドライバを順バイアスドライバ２の区画から取り出されて各半分部の端部に設けられている。第１の半アレイ７２用のプリドライバ７１および第２の半アレイ７４用のプリドライバ７３がそれぞれ反対側に沿って基板７上に設けられる。
【００８１】
この実施形態により、プリドライバに対する容量性負荷が５０％に減少するとともに、低インダクタンスゲート接続の長さも約５０％減少する。また全ＭＯＳＦＥＴの同時駆動および電力半導体スイッチング素子１の均質なターンオフ駆動も実現可能である。
【００８２】
第１４の実施形態
図１５ａ、１５ｂ、１５ｃ、１５ｄおよび１５ｅを参照すると、電力半導体スイッチング装置の第１４の実施形態が示されているが、これは第１３の実施形態の変形例である。ねじ込み式のＧＣＴ１が採用されている。実装基板７はねじ込み式のＧＣＴ１を収容する穴を有する。ゲートリング７７およびカソードリング７６はＧＣＴ１のそれぞれゲートおよびカソードに固着されている。半径方向に延びるリング切断部７８がカソードリング７７の周囲に形成されている。また半径方向に延びるリング切断部７８がゲートリング７６の周囲に形成されている。
【００８３】
また実装基板７には上記の穴から実装基板７の縁部に延びる切断部７９が形成されている。薄型ＭＯＳＦＥＴおよび薄型パルスコンデンサのアレイが第１の半アレイ７２と第２の半アレイ７４とに分割されているためこのような切断部７９が可能である。
【００８４】
ＧＣＴ１を収容するために実装基板７に形成された穴はネジ部に合う大きさである。実装基板７が切断部７９を有するとともにゲートリングおよびカソードリングが切断部７８を有するため、実装基板７の切断縁部を介してカソードリング７６の切断縁部を実装基板７の下で摺動させてＧＣＴを３６０度回転させることにより、ＧＣＴ１を実装基板７の穴にねじ込むことができる。
【００８５】
この実施形態により電力半導体スイッチング素子、すなわちＧＣＴを容易に実装することができる。
【００８６】
第１５の実施形態
図１６を参照すると、電力半導体スイッチング装置の第１５の実施形態が示されている。この実施形態では順バイアスドライバ２および高速充電器６が、ＧＣＴ１および逆バイアスドライバユニット９０を実装した実装基板７とは離れた実装基板８０に実装されている。２つの基板の接続のために低インピーダンス接続８１が設けられている。
【００８７】
この実施形態により、順バイアスドライバ２および／または高速充電器６の交換を容易に実現することができる。また電力半導体スイッチング素子１に直接接続する素子が非常に少なくて済む。またこれらの素子を非常に信頼性高く設計することができる。
【００８８】
上述のどの実施形態においても、ＧＣＴなどの電力半導体スイッチング素子１は以下の特徴の少なくとも１つを有する。
１）ＧＣＴの定格電流ＩＴＧＱＭは４ｋＡまたは６ｋＡ以上である。
２）ＧＣＴのターンオフ中、ゲートピーク電流ＩＧｐｅａｋは、ＩＧｐｅａｋ≧１．１×ＩＴＧＱＭである。
３）ゲートを介する充電率ＱＧは２．５μＣ／Ａ×ＩＴＧＱ以上である。
４）ゲートドライバは、定格電流ＩＴＧＱＭで最大許容パルス周波数で少なくとも３回ターンオフすることができる。これは合計ΔＶＣ≦１Ｖを意味する。
５）ＧＣＴは平面ヒートシンクを収容することが可能である。
６）ゲート電流ＩＧの開始直後のゲート電流変化ｄＩＧ／ｄｔは、ｄＩＧ／ｄｔ≧２×ＩＴＧＱＭ／５００ｎｓであり、ここでＩＴＧＱＭはＧＣＴの定格アノードターンオフ電流である。
７）主としてコンデンサの抵抗およびＭＯＳＦＥＴの抵抗により構成されるゲートドライバの抵抗素子、Ｒｉｎｔｅｒｎａｌは、２Ｖ／Ｉｐｅａｋ以下である。
８）ターンオフ電流の回路不均質性は±５％未満である。
９）ＧＣＴの寿命は５０℃の温度で２０年を超える。
【産業上の利用可能性】
【００８９】
本発明は電力半導体スイッチング装置に適用可能である。
【図面の簡単な説明】
【００９０】
【図１ａ】本発明の第１の実施形態による電力半導体スイッチング装置の構造および配置を示す平面図である。
【図１ｂ】図１ａに示した電力半導体スイッチング装置の側面図である。
【図１ｃ】図１ａに示した電力半導体スイッチング装置の拡大部分側面図である。
【図１ｄ】１つの逆バイアスドライバユニットの一例を示す部分上面図である。
【図１ｅ】図１ｄに示した部分の断面図である。
【図２】図２ａは、本発明の第１の実施形態による電力半導体スイッチング装置の回路図であり、図２ｂは、図２ａの電力半導体スイッチング素子のターンオンおよびターンオフ状態を示すタイミングチャートであり、図２ｃは、図２ａの電力半導体スイッチング素子のゲート電流を示すタイミングチャートであり、図２ｄは、図２ａのパルスコンデンサの放電および充電を示すタイミングチャートである。
【図３ａ】本発明の第３の実施形態による電力半導体スイッチング装置の構造および配置を示す平面図である。
【図３ｂ】図３ａに示した電力半導体スイッチング装置の側面図である。
【図３ｃ】図３ａに示した電力半導体スイッチング装置の拡大部分側面図である。
【図４ａ】本発明の第４の実施形態による電力半導体スイッチング装置の構造および配置を示す平面図である。
【図４ｂ】図４ａに示した電力半導体スイッチング装置の側面図である。
【図４ｃ】図４ａに示した電力半導体スイッチング装置の拡大部分側面図である。
【図４ｄ】１つの逆バイアスドライバユニットの部分上面図である。
【図４ｅ】図４ｄに示した部分の断面図である。
【図４ｆ】図４ｄに示した部分の底面図である。
【図５】図５ａは、本発明の第５の実施形態による回路図であり、図５ｂは、図５ａの電力半導体スイッチング素子のターンオンおよびターンオフ状態を示すタイミングチャートであり、図５ｃは、図５ａの電力半導体スイッチング素子のゲート電流を示すタイミングチャートであり、図５ｄは、図５ａのパルスコンデンサの放電および充電を示すタイミングチャートである。
【図６】図６ａは、本発明の第６の実施形態による回路図であり、図６ｂは、図６ａの電力半導体スイッチング素子のターンオンおよびターンオフ状態を示すタイミングチャートであり、図６ｃは、図６ａの電力半導体スイッチング素子のゲート電流を示すタイミングチャートであり、図６ｄは、図６ａのパルスコンデンサの放電および充電を示すタイミングチャートである。
【図７】図７ａは、本発明の第７の実施形態による回路図であり、図７ｂは、図７ａの電力半導体スイッチング素子のターンオンおよびターンオフ状態を示すタイミングチャートであり、図７ｃは、図７ａの電力半導体スイッチング素子のゲート電流を示すタイミングチャートであり、図７ｄは、図７ａのパルスコンデンサの放電および充電を示すタイミングチャートである。
【図８】図８ａは、本発明の第８の実施形態による回路図であり、図８ｂは、図８ａの電力半導体スイッチング素子のターンオンおよびターンオフ状態を示すタイミングチャートであり、図８ｃは、図８ａの電力半導体スイッチング素子のゲート電流を示すタイミングチャートであり、図８ｄは、図８ａのパルスコンデンサの放電および充電を示すタイミングチャートである。
【図９】図９ａは、本発明の第９の実施形態による回路図であり、図９ｂは、図９ａの電力半導体スイッチング素子のターンオンおよびターンオフ状態を示すタイミングチャートであり、図９ｃは、図９ａの充電器の入力および出力における電圧を示すタイミングチャートであり、図９ｄは、図９ａの充電器内のインダクタを流れるインダクタ電流を示すタイミングチャートであり、図９ｅは、図９ａの充電器内の抵抗の両端の電圧を示すタイミングチャートである。
【図１０】図１０ａは、本発明の第１０の実施形態による回路図であり、図１０ｂは、図１０ａの電力半導体スイッチング素子のターンオンおよびターンオフ状態を示すタイミングチャートであり、図１０ｃは、図１０ａの充電器の入力および出力における電圧を示すタイミングチャートであり、図１０ｄは、図１０ａの充電器内のインダクタを流れるインダクタ電流を示すタイミングチャートである。
【図１１】図１１ａは、本発明の第１１の実施形態による回路図であり、図１１ｂは、図１１ａの電力半導体スイッチング素子のターンオンおよびターンオフ状態を示すタイミングチャートであり、図１１ｃは、図１１ａの充電器の入力および出力における電圧を示すタイミングチャートであり、図１１ｄは、図１１ａの充電器の入力と出力の間の電圧差を示すタイミングチャートであり、図１１ｅは、図１１ａの充電器内のインダクタを流れるインダクタ電流を示すタイミングチャートである。
【図１２ａ】本発明の第１２の実施形態による電力半導体スイッチング装置の配置を示す平面図である。
【図１２ｂ】図１２ａに示した電力半導体スイッチング装置の側面図である。
【図１３ａ】本発明の第１２の実施形態の変形例による電力半導体スイッチング装置の配置を示す平面図である。
【図１３ｂ】図１３ａに示した電力半導体スイッチング装置の側面図である。
【図１４ａ】本発明の第１３の実施形態による電力半導体スイッチング装置の配置を示す平面図である。
【図１４ｂ】図１４ａに示した電力半導体スイッチング装置の側面図である。
【図１４ｃ】本発明の第１３の実施形態による電力半導体スイッチング装置の回路図である。
【図１５ａ】本発明の第１４の実施形態によるねじ込み式の筐体内の電力スイッチング素子を示す平面図である。
【図１５ｂ】図１５ａに示した電力スイッチング素子の側面図である。
【図１５ｃ】図１５ａに示した電力スイッチング素子の拡大部分側面図である。
【図１５ｄ】電力スイッチング素子のない本発明の第１４の実施形態の電力半導体スイッチング装置を示す平面図である。
【図１５ｅ】電力スイッチング素子を挿入した本発明の第１４の実施形態の電力半導体スイッチング装置を示す平面図である。
【図１６】本発明の第１５の実施形態による電力半導体スイッチング装置を示す平面図である。
【図１７】先行技術の電力半導体スイッチング装置である。
【符号の説明】
【００９１】
１：電力半導体スイッチング素子
２：順バイアス駆動回路および制御部
３：逆バイアス駆動回路
４：薄型パルスコンデンサ
５：薄型ＭＯＳＦＥＴ
６：高速充電回路
７：実装基板
８：第１のターンオフ・スイッチング時点
９：第１のターンオフゲート電流パルス
１０：第１のパルスコンデンサ放電
１１：第１のパルスコンデンサ電圧リセット
１２：第１のパルスコンデンサ電圧リセットプロセスの終了
１３：第２のターンオフ・スイッチング時点
１４：第２のターンオフゲート電流パルス
１５：第２のパルスコンデンサ放電
１６：第２のパルスコンデンサ電圧リセット
１７：充電器電源接続
１８：アノード端末
１９：カソード端末
２０：ゲート端末
２１：ヒートシンクのエッジ
２２：セラミック多層大容量コンデンサ
２３：エネルギー蓄積手段
２４：第３のターンオフ・スイッチング時点
２５：第３のターンオフゲート電流パルス
２６：第３のパルスコンデンサ放電
２７：第３のパルスコンデンサ電圧リセット
２８：第３のリセット後のパルスコンデンサ電圧
２９：トランジスタ
３０：レギュレータ
３１：エネルギー蓄積手段の始動電圧
３２：薄型パルスコンデンサの始動電圧
３３：ブースト・インダクタ
３４：ブースト・スイッチング・トランジスタ
３５：ブースト・ダイオード
３６：第３のブーストリセット動作後のエネルギー蓄積の電圧
３７：バック・スイッチング・制御部
３８：バック・スイッチング・トランジスタ
３９：バック・ダイオード
４０：バック・インダクタ
４１：第３のバックリセット動作後のエネルギー蓄積の電圧
４２：電流感知抵抗
４３：第１のスイッチングサイクルの開始
４４：第１のターンオフ
４５：ゼロインダクタ電流
４６：既定時間
４７：固定タイミングコントローラ
４８：第１の充電パルス
４９：オンタイム
５０：オフタイム
５１：第１の充電パルスでのＶＥＳ−ＶＣ
５２：第１の充電パルスのピーク電流
５３：第２の充電パルス
５４：第２の充電パルスでのＶＥＳ−ＶＣ
５５：第２の充電パルスのピーク電流
５６：電圧制御タイミングコントローラ
５７：第１の充電パルス
５８：第１の充電パルスでのＶＥＳ−ＶＣ
５９：第１の充電パルスのオンタイム
６０：第１の充電パルスのピーク電流
６１：第２の充電パルス
６２：第２の充電パルスでのＶＥＳ−ＶＣ
６３：第２の充電パルスのオンタイム
６４：第２の充電パルスのピーク電流
６５：第１のパルスコンデンサ電圧リセットの最終充電パルス
６６：最終充電パルスでのＶＥＳ−ＶＣ
６７：最終充電パルスのオンタイム
６８：最終充電パルスのピーク電流
６９：充電コンバータ
７０：入力コンデンサバンク
７１：左側プリドライバ
７２：左側ＭＯＳＦＥＴ半円
７３：右側プリドライバ
７４：右側ＭＯＳＦＥＴ半円
７５：ねじ込み式の筐体内の電力半導体素子
７６：カソードリング
７７：ゲートリング
７８：リング切断部
７９：実装基板切断部
８０：第２の実装基板
８１：低インピーダンス接続
９０：逆バイアスドライバユニット
１００：パルスコンデンサバンク
１０１：ＭＯＳＦＥＴバンク
１０２：ＭＯＳＦＥＴゲート抵抗
１０３：ＭＯＳＦＥＴゲートバス
１０４：順バイアス出力
１０５：制御部入力
１０６：電圧電源線
１０７、１０７ａ：カソード接触バイア
１０８、１０８ａ、１０８ｂ：ソースバス接触バイア
１０９：ＭＯＳＦＥＴゲートバス接触バイア
１１０：カソード接続板
１１１：ソースバス
１１２：カソードバス
１１３：電流感知抵抗
１１４：ブースト・コンバータ・コントローラ
１１５：バックタイミング電流コントローラ
２１０：基板
２１１：サイリスタ
２２２：コンデンサ
２２３：ＭＯＳＦＥＴ
【図１ａ】
2005333444.tif 000003
【図１ｂ】
2005333444.tif 000004
【図１ｃ】
2005333444.tif 000005
【図１ｄ】
2005333444.tif 000006
【図１ｅ】
2005333444.tif 000007
【図２】
2005333444.tif 000008
【図３ａ】
2005333444.tif 000009
【図３ｂ】
2005333444.tif 000010
【図３ｃ】
2005333444.tif 000011
【図４ａ】
2005333444.tif 000012
【図４ｂ】
2005333444.tif 000013
【図４ｃ】
2005333444.tif 000014
【図４ｄ】
2005333444.tif 000015
【図４ｅ】
2005333444.tif 000016
【図４ｆ】
2005333444.tif 000017
【図５】
2005333444.tif 000018
【図６】
2005333444.tif 000019
【図７】
2005333444.tif 000020
【図８】
2005333444.tif 000021
【図９】
2005333444.tif 000022
【図１０】
2005333444.tif 000023
【図１１】
2005333444.tif 000024
【図１２ａ】
2005333444.tif 000025
【図１２ｂ】
2005333444.tif 000026
【図１３ａ】
2005333444.tif 000027
【図１３ｂ】
2005333444.tif 000028
【図１４ａ】
2005333444.tif 000029
【図１４ｂ】
2005333444.tif 000030
【図１４ｃ】
2005333444.tif 000031
【図１５ａ】
2005333444.tif 000032
【図１５ｂ】
2005333444.tif 000033
【図１５ｃ】
2005333444.tif 000034
【図１５ｄ】
2005333444.tif 000035
【図１５ｅ】
2005333444.tif 000036
【図１６】
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【図１７】
2005333444.tif 000038
【外国語明細書】
Title of the Invention
Power semiconductor switching device
Field of Art
The present invention relates to a power semiconductor switching device and, more particularly, to a gate driver for interrupting a high current flowing through a thyristor, such as a GCT (gate commutated turn-off) thyristor, a GTO (gate turn-off) thyristor or a static inductive thyristor (SITH).
Background Art
A power semiconductor switching device has a gate driver for turning-on and turning-off a thyristor. The gate driver has a plurality of capacitors connected in parallel and a plurality of switching transistors (MOSFETs) respectively connected in series to the capacitors. 
An example of the prior art power semiconductor switching device with a thyristor 211 and a gate driver is shown in Figs. 17a and 17b. The gate driver includes capacitors 222 and MOSFETs 223 which are mounted on a substrate 210.  Each capacitor has a capacitance of 220μF to 2200μF and has a cylindrical shape with two terminal wires extending from its one end. Thus, the size of each capacitor is bulky such that the height Tc of the capacitors 222 measured from the surface of the substrate 210 is about 15mm to 20mm.  The height Tt of the thyristor 211 measured from the surface of the substrate 210 is about 15mm to 20mm.  Thus, the height Tc of the capacitors 222 is about the same as the height Tt of the thyristor 211.  Such a large size capacitor is necessary to obtain sufficient capacitance to quickly charge the capacitors with sufficient charges to quickly turn-off the thyristor 211.  Such a gate driver is disclosed in Japanese Patent No. 3124513, issued October 27, 2000. 
During the operation, the thyristor 211 and the MOSFETs 223 generate heat. The temperature of the thyristor increases to a high temperature, such as 100℃. Thus, it is preferable to provide a heat sink on top of the thyristor 211 where the anode is located.  If a planar heat sink is provided on top of the thyristor 211, such a heat sink will be located very close to the top of the capacitors.  Such a heat sink also serves as an electrical connection plate to the anode of thyristor 211.  Thus, the voltage difference between the heat sink and the capacitors will rise as high as several 1000 volts.  If a distance between the heat sink and the capacitors is short, such as less than 10mm, undesirable discharge will occur between the heat sink and the capacitor to give serious damage to the power semiconductor switching device.  Thus, an air-gap isolation should be provided between the heat sink and the capacitors.  With the prior art power semiconductor switching device of Figs. 17a and 17b, it was not possible to provide a planar heat sink on the anode of the thyristor. Instead, a cup shaped heat sink or a saucer shaped heat sink was used. 
Another prior art gate driver is disclosed in European patent EP 0328778. In this reference, the capacitors and the MOSFETs are provided inside the casing of the thyristor.  Thus, much severe problem is encountered for allocating sufficient amount of total capacitance.  
Prior Art Patent Document 1: Japanese Patent No. 3124513
Prior Art Patent Document 2: European patent EP 0328778
Summary of the Invention
Problems to be Solved by the Invention
The prior art gate driver has a problem of using a bulky size capacitors. If a small size capacitors are used, there arises another problem that the capacitors can not be refreshed, i.e., can not be charged to a required level, in a very short time, such as 100μs to 200μs.  Also, such bulky size capacitors hindered heat convection around the thyristor.  
Means for Solving the Problems
The present invention solves the above-mentioned problems by providing a gate driver having small size capacitors, such as ceramic capacitors, in combination with a charger for charging the capacitors very quickly. 
Accordance to the present invention, a power semiconductor switching device comprises:
a power semiconductor switching component, housed in a press contact package, having an anode, a cathode and a gate;
a forward bias driver means;
a reverse bias driver means having a plurality of capacitors connected in parallel to each other and a plurality of MOSFETs connected respectively in series between said gate and said capacitors; 
a high speed charging circuit for charging said capacitors within a predetermined short time tCmin; 
a mounting board for supporting said power semiconductor switching component, said capacitors and said MOSFETs, 
wherein said capacitors and said MOSFETs are low profile type pulse capacitors and low profile MOSFETs, respectively, and are arranged around the power semiconductor switching component such that the height of capacitors and MOSFETs measured from the plane defined by the surface of the cathode of the switching component is smaller than the height of the power semiconductor switching component,
and wherein the total capacitance of said capacitors is selected in such a way, that the capacitor's voltage will exhibit a voltage drop greater than or equal to 1V during turning off said switching component at the highest specified turn-off current and voltage condition. 
Effect of the Invention
Since low profile type pulse capacitors and low profile MOSFETs are used it is possible to provide a sufficient air-gap over the capacitors and the low profile MOSFETs when a planar heat sink is provided on the power semiconductor switching component.
Best Mode for Carrying Out the Invention
First Embodiment
Referring to Figs. 1a, 1b, 1c, 1d and 1e, a power semiconductor switching device according to the first embodiment is shown.  The power semiconductor switching device has a mounting board 7 on which a power semiconductor switching component 1 is mounted.  The power semiconductor switching component 1 is, for example, a thyristor such as, a GCT (gate commutated turn-off) thyristor, a GTO (gate turn-off) thyristor or a static inductive thyristor (SITH).  The power semiconductor switching component 1 is housed in a drum shaped press contact package.  As best shown in Fig. 1e, the power semiconductor switching component 1 has an anode 18 at one end, a cathode 19 at the other end, and a gate 20 extending from a middle of the package. The total height HGCT of the power semiconductor switching component 1, measured between the anode and the cathode, is between 22mm and 27mm.  
Also mounted on the mounting board 7 along the circumferential periphery of the power semiconductor switching component 1 are capacitors 4 and switching transistors 5. Preferably, the switching transistors 5 are aligned along an inner ring and the capacitors 4 are aligned along one or a plurality of outer rings.  
Capacitors 4 are low profile type pulse capacitors and are preferably tantalum chemical capacitors. Other types of capacitors, such as ceramic capacitors or foil capacitors may be used, provided that such capacitors are low profile type. The low profile type capacitor is a capacitor which is small in size, such as less than 8mm, preferably 4mm in height Tc, and is preferably a surface mounting type. One low profile type capacitor has a capacitance between 10μF and 50μF, and its rated voltage is greater than 20V. 
Switching transistors 5 are also low profile type transistors, such as MOSFETs.  The low profile type transistor is a transistor which is small in size, such as less than 8mm, preferably 4mm in height TMOS, and is preferably a surface mounting type.  The example shown in Fig. 1e is such that Tc=4mm and TMOS=5mm.  
When in use, the power semiconductor switching device is provided with a planar heat sink 21 attached to the anode 18 of the power semiconductor switching component 1 for removing homogeneously the heat accumulated in the power semiconductor switching component 1.  The heat sink 21 is not an inevitable item of the power semiconductor switching device when it is manufactured, but the heat sink 21 should be used when installing the power semiconductor switching device in a power converter or the like.  
The planar heat sink 21 is made of metal and also serves as an electrical connector of the anode 18 of the switching component 1.  A similar heat sink 116 is attached to the cathode 19 of the power semiconductor switching component 1 for heat removing.  The planar heat sink 116 is made of metal and also serves as an electrical connector of the cathode 19 of the switching component 1.  A distance from the top surface of the mounting board 7 and the top surface of the heat sink 116 is defined as HPCB, and a distance from the highest point of the mounted components 4 or 5, in the example shown in Fig. 1e is transistor 5, and the top surface of the heat sink 116 is defined as Hoff.  
A voltage difference DV of about several 1000 volts may appear between the heat sink 21 and the capacitors 4 or transistors 5.  Thus, it is necessary to provide a sufficient air-gap between the heat sink 21 and the capacitors 4 or transistors 5, whichever is the taller.  Since 1.5mm air gap may block 1000volts, the height of the air-gap Tt can be calculated by the following equation.
Tt = 1.5 x DV / 1000 
In order to block 6500volts, the air-gap should be about 9.75mm.  Therefore, from the safe side, the air-gap Tt should be between 10mm and 15mm. Tt is a distance measured from the anode 18 surface and the top surface of the transistor 5 or capacitor 4, which ever is higher.  
Referring to Fig. 2a, a circuit diagram of the power semiconductor switching device of the first embodiment is shown.  The power semiconductor switching component 1 has anode 18 and cathode 19, which are connected to a load (not shown). A plurality of reverse bias driver units 90 are connected in parallel between gate 20 and cathode 19 of the power semiconductor switching component 1.  One reverse bias driver unit 90 includes switching transistor 5, gate resistor 102 and capacitor 4.  The switching transistor 5 has a drain connected to the gate 20 of switching component 1, a source connected to capacitor 4, and a gate connected to gate resistor 102. As shown in Fig. 1d, capacitor 4 is formed by six low profile type pulse capacitors 4a, 4b, 4c, 4d, 4e and 4f connected in parallel.  The number of the low profile type pulse capacitors included in one reverse bias driver unit is not limited to six, but any other number may be elected.  The number of the reverse bias driver units 90 is, according to one embodiment, 35 units.  The number of the reverse bias driver units can be changed according to the design, such as between 5 and 50.  Thus, as apparent from the above, the reverse bias driver unit has a plurality of low profile type pulse capacitors connected in parallel to each other and a plurality of switching transistors 5, i.e., MOSFETs connected respectively in series between the gate of the switching component 1 and the capacitors.  The MOSFETs are also connected in parallel to each other to define an array 101 of MOSFETs. 
As shown in Fig. 2a, according to the present invention, a charger 6 is connected to the capacitor 4 of one reverse bias driver unit for charging the capacitor 4 in a time tCmin, which is smaller than the smallest time span between two subsequent turn-off events 8, 13.  The capacitor 4 of one reverse bias driver unit is connected parallel to the capacitor 4 of another reverse bias driver unit.  Thus, all the capacitors 4 are connected in parallel to define an array 100 of capacitors connected between lines 111 and 112. The charger 6 charges all the capacitors 4 connected in parallel at the same time in a short time tCmin. The charger 6 is further connected to an external power source.  A detail of the charger 6 will be described later. 
As shown in Fig. 2a, a forward bias driver 2 containing a predriver produces control signals for turning on and turning off the switching component 1 through lines 104 and 103.  Line 104 is connected to the gate of switching component 1 and line 103 is connected to each of gate resistors 102, and in turn to the gate of switching transistors 5.  The power for the forward bias driver 2 is supplied from charger 6 through lines 106.  Control information 105 is added to the forward bias driver 2 to control the timing for producing the control signals.  
Referring to Fig. 1a, the forward bias driver 2 and the charger 6 are provided on the mounting board 7 at a position away from the switching component 1.  Also, the circuit connection as shown in Fig. 2a is accomplished by a multi-layer circuits provided in the mounting board 7 as shown in Fig. 1e.  
The operation of the power semiconductor switching device is described with reference to Figs. 2b, 2c and 2d.  
It is assumed that at time t0, the switching component 1, i.e., GCT, is in on-state, and that capacitors 4 are fully charged to a predetermined voltage VC.  At time ta, a turn-off signal is generated by the forward bias driver 2 which is applied through line 103 and resistors 102 to the gate of MOSFETs 5.  Thus, MOSFETs 5 are all turned on to supply a discharge current IG from capacitors 4 to the gate of switching component 1.  Thus, at time ta, a turn-off pulse 9 (Fig. 2c) is observed at the gate of switching component 1, and the capacitor 4 is discharged as indicated by a voltage drop 10 (Fig. 2d).  Thus, at time ta, GCT is turned off as shown by drop line 8. Since the charger 6 is providing a charging current thereafter, the capacitors 4 are rapidly charged to a predetermined voltage VC within a predetermined period of time tCmin from time ta, as indicated by a voltage increase 11 and saturation 12. 
At time tb, a turn-on signal is generated by the forward bias driver 2 which is applied to the gate of GCT 1 through line 104.  Thus, GCT 1 is turned on again. 
Then at time tc, a second turn-off signal is generated to turn off the GCT in the same manner as described above.  It is noted that the time difference between two subsequent turn-off signals from the forward bias driver 2, such as between two turn-off pulses 9 and 14, varies according to the control information 105, but is set to be equal to or greater than tCmin.    
The high speed charger 6 is designed such that the end of first pulse capacitor voltage reset process 12 is reached before the request of the second turn-off switching 13 occurs. In that way the high speed charger 6 can charge the capacitors 4 without failure before the request of the next turn-off switching occurs.  By the use of such a charger 6, the turn-off of the power semiconductor switching component 1 is accomplished without failure despite the small total capacitance of the low profile capacitors 4.
According to the present invention, any type of low profile MOSFETs 5 and low profile type pulse capacitors 4 around the power semiconductor switching component 1 is possible.  Since the number of MOSFETs 5 is less than that of capacitors 4, the low profile MOSFETs 5 will require smaller space than the low profile type pulse capacitors 4. Therefore, as shown in Figs. 1a and 1d, the components 4 and 5 are arranged in concentric rings, wherein the low profile MOSFETs 5 are located in the inner ring, and the low profile type pulse capacitors 4 are located in one or more outer rings.  
Since low profile type pulse capacitors and low profile MOSFETs are used it is possible to provide a sufficient air-gap over the capacitors and the low profile MOSFETs when a planar heat sink is provided on the power semiconductor switching component.  Thus, it is possible to avoid undesirable discharge between the heat sink and the capacitors or MOSFETs.  
Second Embodiment
The power semiconductor switching device may be installed in various types of power electronic switching circuits such as DC-choppers, current source inverters and voltage source inverters. The time tCmin, which is smaller than the smallest time span between two subsequent turn-off events 8, 13, then will strongly depend on the control algorithm of such power electronic circuits.
In DC-choppers and current source inverters, for example, the rate of rise of anode current may be limited by inductors in such a way, that the anode current can be safely kept below the rated turn-off capability of the power semiconductor switching device, when it is turned on and off regularly with a fixed switching frequency. In such a case, as apparent from Fig. 2b, tCmin may be set to a value, which is smaller than or equal to tCmin = 1 / switching frequency.
In contrast to this in voltage source inverters there is no such a strong limitation of the rate of rise of anode current. As a consequence, in case of a sudden short circuit in the load, for converter protection the controller of a voltage source inverter should produce a turn-off command within a very short time after a regular turn-off action. In such a case time tCmin may be set equal to or smaller than 500μs, preferrably between 50us and 200us.  Thus, according to the present invention, charger 6 can charge the capacitors 4 to a predetermined voltage VC within tCmin, i.e., within less than 500μs.
Thus the second embodiment is well siuted for the application in voltage source inverters and circuits with similar timing requirements.
Third Embodiment 
Referring to Figs. 3a, 3b and 3c, a second embodiment of the power semiconductor switching device is shown.  In Figs. 1a, 1b and 1c, low profile tantalum chemical capacitors 4 are used, but in Figs. 3a, 3b and 3c, ceramic multi-layer high-cap type capacitors 22 are used.  
Such a ceramic capacitor provides a long life time, and is durable under high temperature.  Thus, the third embodiment of the power semiconductor switching device has a high stability.  
Fourth Embodiment
Referring to Figs. 4a, 4b, 4c, 4d, 4e and 4f, a fourth embodiment of the power semiconductor switching device is shown.  In the fourth embodiment, the low profile MOSFETs 5 are mounted on the top side of the mounting board 7, while the low profile type pulse capacitors 4 are mounted on the bottom side of the same. 
This arrangement results in a space saving. In addition, the parasitic inductance of the gate circuit is reduced. The drain of the low profile MOSFETs 5 on the top side of the board can be connected directly to the gate of the power semiconductor switching component 1, the low profile type pulse capacitors can be connected directly to the cathode of switching component 1, and the loop is closed by through holes in the board 7 by connecting low profile type pulse capacitors 4 and the sources of the low profile MOSFETs 5. 
Fifth Embodiment
Referring to Figs. 5a, 5b, 5c and 5d, a fifth embodiment of the power semiconductor switching device is shown.  In the fifth embodiment, an energy storage means 23 is connected between the input lines 17 of charger 6. 
As shown in Fig. 5b, GCT 1 is turned off three times as shown by lines 8, 13 and 24.  A time period between lines 8 and 13 can be tCmin, and a time period between lines 13 and 24 can be tCmin.  Such a quick repetition of turn off may occur to protect the converter from the sudden short circuit of the load.  When the short circuit of the load is recovered, the next turn off of the GCT 1 may occur with a longer time span, such as 1ms from line 24.  
As apparent from the above, the energy storage means 23 can support at least three full charging cycles 8, 13 and 24 with each cycle period being as short as tCmin.  In this case, the power supply (not shown) connected to the charger 6 only need to have an output power sufficient to charge the capacitors 4 at a regular charging time span, also called average switching cycle time tCav, which is 1ms to 4ms.
Since the energy storage means 23 is provided in the fifth embodiment, the charger 6 can deliver the power instantaneously, and thus can charge the capacitors 4 with a minimum time span tCmin repeatedly, for a number of times, such as three times, with a high reliabilty.  
Sixth Embodiment
Referring to Figs. 6a, 6b, 6c and 6d, a sixth embodiment of the power semiconductor switching device is shown.  In this embodiment, a detail of the charger 6 is described. 
As shown in Fig. 6a, the charger 6 includes a voltage regulator controller 30 connected between lines 17 and a transistor 29. Regulator controller 30 and transistor 29 are creating a high current low dropout linear regulator. Using transistor 29 and regulator controller 30 the starting voltage VES (shown by line 31) of the energy storage means 23 is considerably higher than the starting voltage VC (shown by line 32) of low profile type pulse capacitors 4. Thereby enough voltage difference is maintained to generate sufficient dI/dt in the parasitic inductances of the circuit (not shown) and guarantee high speed charging of the low profile type pulse capacitors 4.
By the sixth embodiment of the power semiconductor switching device, the charger 6 can be formed with a simple circuit.  Thus, the power semiconductor switching device can be made in cost effective.  
Seventh Embodiment
Referring to Figs. 7a, 7b, 7c and 7d, a seventh embodiment of the power semiconductor switching device is shown.  In this embodiment, the charger 6 is modified. 
As shown in Fig. 7a, the charger 6 is formed by a boost converter (step-up converter) of a high speed type including a boost inductor 33, a boost switching transistor 34, a boost diode 35 a current sense resistor 113 and a boost converter controller 114.  Boost inductor 33 and boost diode 35 are connected in series in one of the lines 17, and boost switching transistor 34 is connected between lines 17.  Boost converter controller 114 detects a current flowing through current sense resistor 113, and provides a switching signal to transistor 34 to control the boost up voltage. 
By the high speed boost converter, which is also known as a high current boost type chopper, the input voltage VES can be less or equal to the output voltage VC, as shown in Fig. 7d.  Sufficient energy is stored in the energy storage means 23.  Thus, even after three consecutive turn-off operations 8, 13 and 24 with a minimum time span tCmin between the turn-off operations, there is still a positive voltage, shown by a line 36, remaining in the energy storage means 23 after the third boost reset action shown by lines 26 and 27.
By the high speed boost converter of Fig. 7a, the loss will be reduced. Thus, the circuit components will not be heated to a high degree, and the lifetime of the circuit components will be prolonged.  
Eighth Embodiment
Referring to Figs. 8a, 8b, 8c and 8d, an eighth embodiment of the power semiconductor switching device is shown.  In this embodiment, the charger 6 is further modified.  
As shown in Fig. 8a, the charger 6 is formed by a buck converter (step-down converter), which is also known as a buck type chopper. The buck converter contains a buck switching transistor 38, a buck diode 39, a buck inductor 40 and a buck switching control 37.  Buck switching transistor 38 and buck inductor 40 are connected in series in one of the lines 17, and buck diode 39 is connected to the cathode bus 112 and the inductor 40.  Buck switching control 37 detects the voltage difference between source bus 111 and cathode bus 112 and a current flowing through buck switching transistor 38 and buck inductor 40, and provides a switching signal to transistor 38.  
The energy storage means 23 is selected in such a way that the voltage of energy storage means 23, even after the third buck reset action indicated by lines 26 and 27, remains above the level of the voltage of the low profile type pulse capacitors 4. 
By the embodiment of Figs. 8a-8d, three consecutive turn-off processes can be carried out.
Ninth Embodiment
Referring to Fig. 9a, 9b, 9c, 9d and 9e, a ninth embodiment of the power semiconductor switching device is shown.  In this embodiment, the charger 6 is yet further modified. 
The charger 6 shown in Fig. 9a is similar to that shown in Fig. 8a, but further has a current sensing resistor 42 inserted in series to inductor 40.  A current flowing through current sensing resistor 42 is monitored by buck timing current controller 115. A timer is provided in the buck timing current controller 115.  Other arrangements are the same as that shown in Fig. 8a. 
Since a buck converter runs under a continuous mode, a current control should preferably be applied.  In this embodiment, the current detection is performed by the current sensing resistor 42 which is applicable for the high speed current change. 
By the use of current sensing resistor 42, a chopper current control using bang-bang control would be possible.  However, the high speed charger 6 according to this embodiment is able to control a current greater than 100A, and OFF-time of the buck switching transistor shorter than 1μs. A simple bang-bang control therefore would encounter severe difficulties. By the operation mode of the ninth embodiment such difficulties are solved in a reliable way.
The operation is shown in Figs. 9b-9e. By the first pulse capacitor discharge 10, the first switching cycle starts at 43.  Then inductor current IL through inductor 40 ramps up, and voltage V(RS) across resistor 42 increases respectively. As soon as the voltage V(RS) reaches a predetermined level V1, the buck switching transistor 38 is turned off, and IL commutates to the buck diode 39. As a consequence, IL ramps down.
At the first turn-off 44, a timer is started, which will start the second switching cycle after a predetermined time period 46. The predetermined time period 46 is an off-time period at which the charging of the capacitors 4 is interrupted. Thus, the capacitors are charged by chopped current. Thereafter, the process is repeated, until the end of first pulse capacitor voltage reset process at point 12.
In this embodiment, since the charging current is detected in the charger 6, the charging can be carried out with high accuracy.
Tenth Embodiment
Referring to Figs. 10a, 10b, 10c and 10d, a tenth embodiment of the power semiconductor switching device is shown.  In this embodiment, the charger 6 is modified. 
The charger 6 shown in Fig. 10a is similar to that shown in Fig. 8a, but differs in that a fixed timing controller 47 is provided instead of buck switching control 37. The fixed timing controller 47 counts an on-time period 49 and an off-time period 50.  Other arrangements are the same as that shown in Fig. 8a.  
Reaching the voltage level V1 (Fig. 9e) requires a fast comparator. Due to high speed operation, such type of comparators exhibit a limited sensitivity. Thus, voltage V1 has to be set to a considerably high level, for example V1 = 100mV. With the large currents involved, the current sensing resistor 42 (Fig. 9a) creates a significant amount of loss. Thus, in the tenth embodiment, no current sensing resistor is provided. 
According to the tenth embodiment, the fixed timing controller 47 controls both the on-time period 49 and the off-time period 50.  The on-time period is a time at which the charging current IL will increase, and the off-time period is a time at which the charging current IL will decrease or stay equal to zero, respectively.  After first discharge 10 of the pulse capacitors 4, the fixed timing controller 47 starts applying on-signal to the buck switching transistor 38 for an on-time period 49. In this way, the first charging pulse 48 is generated. The peak current 52 of the first charging pulse 48 is given by the value of the buck inductor 40.  A voltage difference VES-VC during the first charging pulse period, i.e., during the on-time period 49 is approximately equal to an amount indicated by an arrow 51.  The voltage difference VES-VC is a difference between an input voltage VES to the charger 6 and an output voltage VC of the charger 6.  
The value of the peak current 52 of first charging pulse is selected according to the voltage reset, indicated by line 11, of the capacitor 4.  
After the on-time period 49, the fixed timing controller 47 turns off the a buck switching transistor 38, and thereupon the off-time period 50 starts. The off-time period 50 is selected such that the current IL may decrease to zero during that period 50. As a consequence, a discontinuous switching mode is guaranteed, and the capacitors 4 are charged by chopped current. Then, the second charging pulse 53 may start from IL =0.
After finishing the off-time period 50, the fixed timing controller 47 starts the second charging pulse 53 by turning on the buck switching transistor 38 for the on-time period 49. The peak current 55 of second charging pulse is given by the value of the buck inductor 40.  The voltage difference VES-VC during the second charging pulse period, i.e., during the on-time period 49 is approximately equal to an amount indicated by an arrow 54.  
Since the value of VES has been decreased compared to its value at the first charging pulse 48, and the voltage VC has been increased, the voltage difference VES-VC at the second charging pulse (arrow 54) is smaller than that at first charging pulse (arrow 51). As a consequence, the peak current 55 of second charging pulse is smaller than the peak current 52 of first charging pulse.  The charging of the capacitor 4 is completed at point 12. 
By this embodiment, since a resistor, such as resistor 42 in Fig. 9a, is not used, the power loss in the charger 6 can be improved. 
Eleventh Embodiment
Referring to Figs. 11a, 11b, 11c and 11d, an eleventh embodiment of the power semiconductor switching device is shown.  In this embodiment, the charger 6 is modified.
The charger 6 in Fig. 11a is similar to that shown in Fig. 10a, but differs in that a voltage controlled timing controller 56 is provided instead of fixed timing controller 47.  Other arrangements are the same as that shown in Fig. 10a. 
According to the tenth embodiment, in order to achieve fast charging, the rate of maximum to minimum of the voltage difference VES-VC should be maintained below a certain factor. For example, according to the tenth embodiment, the following condition should be satisfied.  
maximum (VES-VC) / minimum (VES-VC) ≦ 2
As a consequence, only a narrow range of VES and VC can be satisfactorily handled by the tenth embodiment.
In the eleventh embodiment, the voltage controlled timing controller 56 monitors the voltage difference VES-VC. An on-time period ton is nearly equal to a reciprocal of the voltage difference VES-VC, as given by the following function, 
ton ≒ k1 x 1/(VES-VC), 
wherein k1 is a constant. 
As a consequence, the on-time period ton1 of the first charging pulse is made shorter than the on-time period ton2 of the second charging pulse. The on-time period ton5 of the last charging pulse of the first pulse capacitor voltage reset is made longest. The relationship is as follows.  
ton1<ton2<ton3<ton4<ton5
On the other hand, the rise of rate of current dIL/dt during the on-time period is basically directly proportional to VES-VC, since the voltage drop on the buck switching transistor 38 generally is made very small compared to VES-VC, in order to keep losses small. The peak current of each pulse can be calculated by 
Ipeak = dIL/dt x ton. 
Thus, the peak current Ipeak of all charging pulses is maintained at the same value, as indicated below.
peak current 60 of the first charging pulse  
≒ peak current 64 of the second charging pulse 
≒ peak current 68 of the last charging pulse
By this embodiment, the charger 6 can provide a wide range of input voltages with a low loss.
Twelfth Embodiment 
Referring to Figs. 12a and 12b, a twelfth embodiment of the power semiconductor switching device is shown.  In this embodiment, the charger 6 and the energy storage means 23 are provided in separate compartments 69 and 70, respectively.  
The compartment 69 containing the charger 6 is firmly fixed on the mounting board 7, but the compartment 70 containing the energy storage means 23, i.e., one or a plurality of capacitors, is detachably mounted on the mounting board 7. 
The compartment 70 may contain chemical capacitors or other type of capacitors for charge storage. Such capacitors have a limited lifetime. After some period of operation, the compartment 70 with capacitors 23 can be easily replaced during a regular maintenance without affecting the power semiconductor switching component 1 and other elements.
The compartment 70 may be located adjacent the compartment 69 on the same mounting board 7, or may be located outside the mounting board 7, as shown in Figs. 13a and 13b.  
By this embodiment, it is possible to exchange the capacitors in the energy storage means 23 easily.  
Thirteenth Embodiment
Referring to Figs. 14a, 14b and 14c, a thirteenth embodiment of the power semiconductor switching device is shown.  In this embodiment, the array of low profile MOSFET 5, coupled with resistor 102, is divided into two halfs 72 and 74. The first half array 72 is aligned along a first half circle around the power semiconductor switching component 1, and the second half array 74 is aligned along a second half circle of the same.  The predriver contained in the forward bias driver 2 is taken out from the compartment of the forward bias driver 2, and is provided at the end of each halfs.  A predriver 71 for the first half array 72 and a predriver 73 for the second half array 74 are provided on the mounting board 7 along opposite sides, respectively.  
By this embodiment, the capacitive load to a predriver is reduced to 50%, and the length of low inductance gate connection is also reduced by about 50%. Also, simultaneous drive of all MOSFETs and homogeneous turn-off drive of the power semiconductor switching component 1 can be realized. 
Fourteenth Embodiment
Referring to Figs. 15a, 15b, 15c, 15d and 15e, a fourteenth embodiment of the power semiconductor switching device is shown, which is a modification of the thirteenth embodiment.  A screw-in type of GCT 1 is employed.  The mounting board 7 has a hole for receiving the screw-in type GCT 1.  A gate ring 77 and a cathode ring 76 are firmly connected to the gate and cathode, respectively, of the GCT 1.  A ring cut 78 extending in the radial direction is formed in the periphery of the cathode ring 77. Also a ring cut 78 extending in the radial direction is formed in the periphery of the gate ring 76.  
Also the mounting board 7 is formed with a cut 79 extending from the hole to the edge of the mounting board 7.  Such cut 79 is possible, since the array of the low profile MOSFETs and the low profile type pulse capacitors is divided into the first half array 72 and the second half array 74.  
A hole made in the mounting board 7 for receiving the GCT 1 is so large to fit the screw portion.  Since the mounting board 7 has a cut 79 and the gate ring and the cathode ring have cuts 78, it is possible to screw in the GCT 1 into the hole of the mounting board 7, by sliding the cut edge of the cathode ring 76 under the mounting board 7 through the cut edge of the mounting board 7 and turning the GCT 360 degrees. 
By this embodiment, the power semiconductor switching component, i.e., GCT can be mounted easily.  
Fiveteenth Embodiment
Referring to Fig. 16, a fiveteenth embodiment of the power semiconductor switching device is shown.  In this embodiment, the forward bias driver 2 and the high speed charger 6 are mounted on a mounting board 80, which is separate from the mounting board 7 mounted with the GCT 1 and the reverse bias driver units 90. A low impedance connection 81 is provided for the connection of two boards. 
By this embodiment, the exchange of the forward bias driver 2 and / or the high speed charger 6 can be realized easily. Also, very few components need to be connected directly to the power semiconductor switching component 1. Moreover, those components can be designed for extremely high reliability.
In any of the embodiments described above, the power semiconductor switching component 1, such as a GCT, has at least one of the following features. 
1) The rated current ITGQM of the GCT is 4kA, or 6kA or higher.
2) During turn-off of the GCT, the gate peak current IGpeak is IGpeak ≧ 1.1 x ITGQM.
3) The rate of charge QG through the gate is equal to or greater than 2.5μC/A x ITGQ. 
4) The gate driver can turn-off at least 3 times at rated current ITGQM at maximum allowed pulse frequency.  This means total ΔVC ≦ 1V.
5) The GCT is able to receive a planar heat sink.
6) The gate current change dIG/dt immediately after the start of the gate current IG is such that, dIG/dt ≧ 2 x ITGQM / 500ns, wherein ITGQM is the rated anode turn-off current of the GCT.
7) The resistance component, Rinternal, of the gate driver, mainly consisted by the resistance of the capacitors and that of the MOSFETs, is equal to or less than 2V/Ipeak.  
8) The circular inhomogeneity of turn-off current is less than +-5%.
9) The lifetime of GCT is longer than 20 years at temperature of 50℃.  
Industrial Applicability
The present invention can be applied to a power semiconductor switching device. 
Brief Description of the Drawings
Fig. 1a is a plan view showing the structure and arrangement of a power semiconductor switching device according to the first embodiment of the present invention.
Fig. 1b is a side view of the power semiconductor switching device shown in Fig. 1a.
Fig. 1c is an enlarged partial side view of the power semiconductor switching device shown in Fig. 1a.
Fig. 1d is a partial top view showing an example of a single revere bias driver unit. 
Fig. 1e is a cross-sectional view of a portion shown in Fig. 1d.
Fig. 2a is a circuit diagram of the power semiconductor switching device according to the first embodiment of the present invention.
Fig. 2b is a timing chart showing turn-on and turn-off states of the power semiconductor switching component of Fig. 2a.
Fig. 2c is a timing chart showing gate current of the power semiconductor switching component of Fig. 2a.
Fig. 2d is a timing chart showing discharging and charging of pulse capacitor of Fig. 2a. 
Fig. 3a is a plan view showing the structure and arrangement of a power semiconductor switching device according to the third embodiment of the present invention.
Fig. 3b is a side view of the power semiconductor switching device shown in Fig. 3a.
Fig. 3c is an enlarged partial side view of the power semiconductor switching device shown in Fig. 3a.
Fig. 4a is a plan view showing the structure and arrangement of a power semiconductor switching device according to the fourth embodiment of the present invention.
Fig. 4b is a side view of the power semiconductor switching device shown in Fig. 4a.
Fig. 4c is an enlarged partial side view of the power semiconductor switching device shown in Fig. 4a.
Fig. 4d is a partial top view of one reverse bias driver unit.
Fig. 4e is a cross-sectional view of a portion shown in Fig. 4d.
Fig. 4f is a bottom view of the portion shown in Fig. 4d.
Fig. 5a is a circuit diagram according to the fifth embodiment of the present invention.
Fig. 5b is a timing chart showing turn-on and turn-off states of the power semiconductor switching component of Fig. 5a.
Fig. 5c is a timing chart showing gate current of the power semiconductor switching component of Fig. 5a.
Fig. 5d is a timing chart showing discharging and charging of pulse capacitor of Fig. 5a.
Fig. 6a is a circuit diagram according to the sixth preferred embodiment of the present invention.
Fig. 6b is a timing chart showing turn-on and turn-off states of the power semiconductor switching component of Fig. 6a.
Fig. 6c is a timing chart showing gate current of the power semiconductor switching component of Fig. 6a.
Fig. 6d is a timing chart showing discharging and charging of pulse capacitor of Fig. 6a.
Fig. 7a is a circuit diagram according to the seventh embodiment of the present invention.
Fig. 7b is a timing chart showing turn-on and turn-off states of the power semiconductor switching component of Fig. 7a.
Fig. 7c is a timing chart showing gate current of the power semiconductor switching component of Fig. 7a.
Fig. 7d is a timing chart showing discharging and charging of pulse capacitor of Fig. 7a.
Fig. 8a is a circuit diagram according to the eighth embodiment of the present invention.
Fig. 8b is a timing chart showing turn-on and turn-off states of the power semiconductor switching component of Fig. 8a.
Fig. 8c is a timing chart showing gate current of the power semiconductor switching component of Fig. 8a.
Fig. 8d is a timing chart showing discharging and charging of pulse capacitor of Fig. 8a.
Fig. 9a is a circuit diagram according to the ninth embodiment of the present invention. 
Fig. 9b is a timing chart showing turn-on and turn-off states of the power semiconductor switching component of Fig. 9a.
Fig. 9c is a timing chart showing the voltage at the input and output of the charger of Fig. 9a.
Fig. 9d is a timing chart showing the inductor current through inductor in the charger of Fig. 9a. 
Fig. 9e is a timing chart showing the voltage across the resistor in the charger of Fig. 9a. 
Fig. 10a is a circuit diagram according to the tenth embodiment of the present invention. 
Fig. 10b is a timing chart showing turn-on and turn-off states of the power semiconductor switching component of Fig. 10a.
Fig. 10c is a timing chart showing the voltage at the input and output of the charger of Fig. 10a.
Fig. 10d is a timing chart showing the inductor current through inductor in the charger of Fig. 10a. 
Fig. 11a is a circuit diagram according to the eleventh embodiment of the present invention. 
Fig. 11b is a timing chart showing turn-on and turn-off states of the power semiconductor switching component of Fig. 11a.
Fig. 11c is a timing chart showing the voltage at the input and output of the charger of Fig. 11a.
Fig. 11d is a timing chart showing the voltage difference between the input and output of the charger of Fig. 11a.
Fig. 11e is a timing chart showing the inductor current through inductor in the charger of Fig. 11a. 
Fig. 12a is a plan view showing arrangement of a power semiconductor switching device according to the twelfth embodiment of the present invention.
Fig. 12b is a side view of the power semiconductor switching device shown in Fig. 12a.
Fig. 13a is a plan view showing arrangement of a power semiconductor switching device according to the modification of the twelfth embodiment of the present invention.
Fig. 13b is a side view of the power semiconductor switching device shown in Fig. 13a.
Fig. 14a is a plan view showing the arrangement of a power semiconductor switching device according to the thirteenth embodiment of the present invention. 
Fig. 14b is a side view of the power semiconductor switching device shown in Fig. 14a.
Fig. 14c is a circuit diagram of the power semiconductor switching device according to the twelfth embodiment of the present invention.
Fig. 15a is a plan view showing a power switching component in a screw-in type housing according to the fourteenth embodiment of the present invention.
Fig. 15b is a side view of the power switching component shown in Fig. 15a.
Fig. 15c is an enlarged partial side view of the power switching component shown in Fig. 15a.
Fig. 15d is a plan view showing the power semiconductor switching device of the fourteenth embodiment of the present invention without the power switching component.
Fig. 15e is a plan view showing the power semiconductor switching device of the fourteenth embodiment of the present invention with the power switching component inserted.
Fig. 16 is a plan view showing a power semiconductor switching device according to the fifteenth embodiment of the present invention. 
Fig. 17 is a power semiconductor switching device of prior art.
Description of the reference numbers
1: power semiconductor switching component   2: forward bias driving circuitry and control   3: reverse bias driving circuitry   4: low profile type pulse capacitor   5: low profile MOSFET   6: high speed charging circuit   7: mounting board   8: first turn-Off switching event   9: first turn-Off gate current pulse   10: first pulse capacitor discharge   11: first pulse capacitor voltage reset   12: end of first pulse capacitor voltage reset process   13: second turn-Off switching event   14: second turn-Off gate current pulse   15: second pulse capacitor discharge   16: second pulse capacitor voltage reset   17: charger supply connections   18: anode terminal   19: cathode terminal   20: gate terminal   21: edge of a heat sink   22: ceramic multi-layer high-cap type capacitors   23: energy storage means   24: third turn-Off switching event   25: third turn-Off gate current pulse   26: third pulse capacitor discharge   27: third pulse capacitor voltage reset   28: pulse capacitor voltage after third reset   29: transistor   30: regulator   31: starting voltage of the energy storage means   32: starting voltage of low profile type pulse capacitor   33: boost inductor   34: boost switching transistor   35: boost diode   36: voltage of energy storage after third boost reset action   37: buck switching control   38: buck switching transistor   39: buck diode   40: buck inductor   41: voltage of energy storage after third buck reset action   42: current sensing resistor   43: start of first switching cycle   44: first turn-off   45: zero inductor current   46: predefined time   47: fixed timing controller   48: first charging pulse   49: on-time   50: off-time   51: VES-VC at first charging pulse   52: peak current of first charging pulse   53: second charging pulse   54: VES-VC at second charging pulse   55: peak current of second charging pulse   56: voltage controlled timing controller   57: first charging pulse   58: VES-VC at first charging pulse   59: on-time of the first charging pulse   60: peak current of the first charging pulse   61: second charging pulse   62: VES-VC at second charging pulse   63: on-time of the second charging pulse   64: peak current of the second charging pulse   65: last charging pulse of the first pulse capacitor voltage reset     66: VES-VC at last charging pulse   67: on-time of the last charging pulse   68: peak current of the last charging pulse   69: charge converter   70: input capacitor bank   71: left predriver   72: left MOSFET half circle   73: right predriver   74: right MOSFET half circle   75: power semiconductor component in a screw-in type housing   76: cathode ring   77: gate ring   78: ring-cut   79: cut of mounting board   80: second mounting board   81: low impedance connection  90: reverse bias driver unit 100: Pulse capacitor bank   101: MOSFET bank   102: MOSFET gate resistor   103: MOSFET gate bus   104: Forward bias output   105: Control input   106: Voltage supply line   107, 107a: cathode contacting via   108, 108a, 108b: Source bus contacting via   109: MOSFET-gate bus contacting via   110: Cathode connection plate   111: Source bus   112: Cathode bus   113: Current sense resistor   114: Boost converter controller   115: Buck timing current controller   210: Substrate  211: thyristor  222: Capacitor  223: MOSFET   
1.        A power semiconductor switching device comprising:
a power semiconductor switching component (1), housed in a press contact package, having an anode, a cathode and a gate;
a forward bias driver means (2) for turning on said power semiconductor switching component;
a reverse bias driver means (3) for turning off said power semiconductor switching component, said reverse bias driver means having a plurality of capacitors (4) connected in parallel to each other and a plurality of MOSFETs (5) connected respectively in series between said gate and said capacitors; 
a charger means (6) for charging said capacitors within a predetermined short time tCmin after a turn off of said power semiconductor switching component; 
a mounting board (7) for supporting said power semiconductor switching component, said capacitors and said MOSFETs, 
wherein said capacitors and said MOSFETs are low profile type pulse capacitors and low profile MOSFETs, respectively, and are arranged around the power semiconductor switching component such that the height of capacitors and MOSFETs measured from the plane defined by the surface of the cathode of the switching component is smaller than the height of the power semiconductor switching component,
and wherein the total capacitance of said capacitors is selected in such a way, that the capacitor's voltage will exhibit a voltage drop greater than or equal to 1V during turning off said switching component. 
2.        A power semiconductor switching device according to Claim 1, wherein said predetermined short time tCmin is smaller than or equal to 500μs.
3.        A power semiconductor switching device according to Claim 1, wherein said predetermined short time tCmin is between 50μs and 200μs.
4.        A power semiconductor switching device according to Claim 1, wherein said low profile type pulse capacitors and said low profile MOSFETs are arranged in an array concentrically around the power semiconductor switching component such that the low profile MOSFETs are located in an inner ring, and the low profile type pulse capacitors are located in an outer ring.
5.        A power semiconductor switching device according to Claim 1, wherein said low profile type pulse capacitors are ceramic multi-layer type capacitors.
6.        A power semiconductor switching device according to Claim 1, wherein said low profile type pulse capacitors are located on one side of the mounting board, and said low profile MOSFETs are located on the other side of the mounting board.
7.        A power semiconductor switching device according to Claim 1, further comprising an energy storage means (23) connected to said charger means. 
8.        A power semiconductor switching device according to Claim 1, wherein said charger means comprises a high current low dropout linear regulator (29, 30).
9.        A power semiconductor switching device according to Claim 1, wherein said charger means comprises a boost converter (113, 114, 33, 34, 35).
10.        A power semiconductor switching device according to Claim 1, wherein said charger means comprises a buck converter (38, 39, 40, 42). 
11.        A power semiconductor switching device according to Claim 10, wherein said buck converter comprises a current sensing resistor (42) and a timer (115) for counting an off-time period (46).  
12.        A power semiconductor switching device according to Claim 10, wherein said buck converter comprises a timer (47) for counting on-time period (49) and off-time period (50). 
13.        A power semiconductor switching device according to Claim 12, wherein said on-time period is set indirect proportional to a voltage difference (VES-VC) between an input voltage (VES) to said charger means and an output voltage (VC) to said charger means. 
14.        A power semiconductor switching device according to Claim 7, wherein said energy storage means is detachably provided to mounting board. 
15.        A power semiconductor switching device according to Claim 4, wherein said array of said low profile MOSFETs and said low profile type pulse capacitors is divided in to a first half array (72) and a second half array (74), said first half array provided with a first preliminary driver (71) and said second half array provided with a second preliminary driver (73).  
16.        A power semiconductor switching device according to Claim 15, wherein said mounting board has a hole and a cut extending from the hole to the edge of the mounting board.  
17.        A power semiconductor switching device according to Claim 1, wherein said forward bias driver means (2) and said charger means (6) are mounted on a mounting board (80) separate from said mounting board (7). 
Abstract
A power semiconductor switching device with a low profile capacitors and low profie MOSFETs is presented. A power semiconductor switching device has a GCT with an anode, a cathode and a gate.  A forward bias driver is provided for turning on the GCT and a reverse bias driver is provided for turning off the GCT.  The reverse bias driver has a plurality of low profile capacitors and low profie MOSFETs.  A charger is provided for charging the low profile capacitors within a predetermined short time tCmin after a turn off of said power semiconductor switching component. 
Representative Drawing: Fig. 1e
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