(57)【要約】【課題】  プロセスが簡略化された半導体モジュールおよびその製造方法を提供する。【解決手段】  半導体モジュール１０の製造方法は、半導体素子１Ａを覆うように樹脂部２０Ａを形成し、半導体素子１Ｂを覆うように樹脂部２０Ｂを形成して、互いに厚みが等しい半導体装置３Ａ，３Ｂを形成する工程と、半導体装置３Ａ，３Ｂを実装基板６上に搭載する工程と、半導体装置３Ａ，３Ｂのインナバンプ２を封止樹脂７で覆う工程と、半導体装置３Ａ上から半導体装置３Ｂ達するように放熱板８を設ける工程と、実装基板６裏面に外部電極９を設ける工程とを備える。【選択図】        図６
2005251784.tif 000002
【特許請求の範囲】
【請求項１】
第１半導体素子上に第１樹脂部を形成して第１半導体装置を形成する工程と、
前記第１半導体素子と厚みの異なる第２半導体素子上に第２樹脂部を形成して、前記第１半導体装置と厚みが等しい第２半導体装置を形成する工程と、
前記第１と第２半導体装置を実装基板上に搭載する工程と、
前記実装基板の裏面に外部電極を設ける工程とを備えた半導体モジュールの製造方法。
【請求項２】
前記第１と第２半導体装置を前記実装基板上に搭載する前に、前記第１と第２半導体装置についてそれぞれ電気的特性の試験を行なう工程をさらに備えた、請求項１に記載の半導体モジュールの製造方法。
【請求項３】
実装基板と、
前記実装基板の裏面に外部電極と、
前記実装基板上に、第１の厚みを有する第１半導体素子と、前記第１半導体素子上に第１樹脂部とを有する第１半導体装置と、
前記実装基板上に、前記第１の厚みと異なる第２の厚みを有する第２半導体素子と、前記第２半導体素子上に第２樹脂部とを有し、前記第１半導体装置と同じ厚みを有する第２半導体装置とを備えた半導体モジュール。
【請求項４】
前記第１半導体素子上に位置する第１樹脂部の厚みと、前記第２半導体素子上に位置する第２樹脂部の厚みとが異なる、請求項３に記載の半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体モジュールおよびその製造方法に関し、特に、異なる厚みの半導体素子を有する半導体モジュールおよびその製造方法に関する。
【背景技術】
【０００２】
実装基板上に複数の半導体装置（たとえばＣＳＰ（Ｃｈｉｐ  Ｓｃａｌｅ  Ｐａｃｋａｇｅ）やＳｉＰ（Ｓｙｓｔｅｍ  ｉｎ  Ｐａｃｋａｇｅ）など）を備えた半導体モジュールが従来から知られている。
【０００３】
たとえば特開２００１−９４０１３号公報においては、ＣＳＰ用チップを製造して電気的技能検査を遂行した後、良品と確認されたＣＳＰ用チップに対して、ストリップ状態でパッケージングを遂行し、ストリップ状態のＣＳＰを再び電気的に検査し、個別ＣＳＰに分離し、分離された個別ＣＳＰをモジュールボードに表面実装した後、モジュールボード状態でバーンイン検査を行なうＣＳＰの製造方法が開示されている。
【特許文献１】特開２００１−９４０１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記のような半導体モジュールの製造方法においては、以下のような問題があった。
【０００５】
半導体モジュールを構成する複数の半導体装置の厚みが異なる場合がある。このようなケースは、たとえばＣＳＰ内の半導体素子（チップ）の厚みが互いに異なる場合などに生じる。
【０００６】
このように、１つの半導体モジュールを構成する半導体装置の厚みが互いに異なる場合、その厚みの違いに応じて、たとえば半導体装置上に設置される放熱板を分割したり、該放熱板を複雑な形状にする必要があるなど、半導体モジュールの組立プロセスが煩雑化する。
【０００７】
本発明は、上記のような問題に鑑みてなされたものであり、本発明の目的は、プロセスが簡略化された半導体モジュールおよびその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明に係る半導体モジュールの製造方法は、第１半導体素子上に第１樹脂部を形成して第１半導体装置を形成する工程と、第１半導体素子と厚みの異なる第２半導体素子上に第２樹脂部を形成して、第１半導体装置と厚みが等しい第２半導体装置を形成する工程と、第１と第２半導体装置を実装基板上に搭載する工程と、実装基板の裏面に外部電極を設ける工程とを備える。
【０００９】
本発明に係る半導体モジュールは、実装基板と、実装基板の裏面に外部電極と、実装基板上に、第１の厚みを有する第１半導体素子と第１半導体素子上に第１樹脂部とを有する第１半導体装置と、実装基板上に、第１の厚みと異なる第２の厚みを有する第２半導体素子と第２半導体素子上に第２樹脂部とを有し第１半導体装置と同じ厚みを有する第２半導体装置とを備える。
【発明の効果】
【００１０】
本発明によれば、互いに厚みが異なる複数の半導体素子を有する半導体モジュールの製造プロセスを簡略化することができる。
【発明を実施するための最良の形態】
【００１１】
以下に、本発明に基づく半導体モジュールおよびその製造方法の実施の形態について、図１から図１５を用いて説明する。
【００１２】
（実施の形態１）
図６は、実施の形態１に係る半導体モジュールを示した断面図である。また、図１から図５は、図６に至るまでの各工程を示す図である。図１５は、図１から図６に示す半導体モジュールの製造工程の流れについて示した図である。
【００１３】
本実施の形態に係る半導体モジュール１０は、図６に示すように、実装基板６と、実装基板６の裏面に外部電極９と、実装基板６上に、互いに等しい厚みｔ（図２参照）を有する半導体装置３Ａ，３Ｂとを備える。また、半導体素子３Ａ，３Ｂ上には、放熱板８が設けられている。
【００１４】
半導体装置３Ａ（第１半導体装置）は、実装基板６上にインナバンプ２を介して搭載される半導体素子１Ａ（第１半導体素子）と、半導体素子１Ａ上で厚みｔ３（図２（ａ）参照）を有し、半導体素子１Ａを覆う樹脂部２０Ａ（第１樹脂部）とを有する。
【００１５】
半導体装置３Ｂ（第２半導体装置）は、実装基板６上にインナバンプ２を介して搭載される半導体素子１Ｂ（第２半導体素子）と、半導体素子１Ｂ上で厚みｔ３と異なる厚みｔ４（図２（ｂ）参照）を有し、半導体素子１Ｂを覆う樹脂部２０Ｂ（第２樹脂部）とを有する。
【００１６】
上記ｔ３は、ｔ４に比べて大きい。すなわち、半導体素子１Ａ上に位置する樹脂部２０Ａの厚みｔ３と、半導体素子１Ｂ上に位置する樹脂部２０Ｂの厚みｔ４とが異なる。
【００１７】
図６において、インナバンプ２（電極部）は、封止樹脂７（アンダーフィル樹脂）により覆われている。これにより、インナバンプ２は、リフロー工程における熱から保護される。
【００１８】
以下に、図６に示す状態に至るまでの各工程について、図１から図５を用いて説明する。
【００１９】
図１に示すように、互いに厚みの異なる半導体素子１Ａ，１Ｂ（チップ）を準備する。図１（ａ）に示すように、半導体素子１Ａは厚みｔ１（第１の厚み）を有し、図１（ｂ）に示すように、半導体素子１Ｂは厚みｔ２（第２の厚み）を有する。ここで、半導体素子１Ａの厚みｔ１は、半導体素子１Ｂの厚みｔ２よりも小さい。半導体素子１Ａ，１Ｂの裏面には、インナバンプ２が形成されている。
【００２０】
図２に示すように、半導体素子１Ａ，１Ｂ上に、それぞれ半導体素子１Ａ，１Ｂを覆うように、樹脂部２０Ａ，２０Ｂを形成する。これにより、ＣＳＰ（Ｃｈｉｐ  Ｓｃａｌｅ  Ｐａｃｋａｇｅ）である半導体装置３Ａ，３Ｂが形成される（図１５中のステップ１１）。
【００２１】
ところで、半導体素子１Ａ，１Ｂの厚みが互いに異なるのに対し、樹脂部２０Ａ，２０Ｂを含めた半導体装置３Ａ，３Ｂの厚みは互いに等しい。すなわち、半導体素子１Ａ，１Ｂ上の樹脂部２０Ａ，２０Ｂの厚み（ｔ３，ｔ４）を異ならせることにより、半導体装置３Ａ，３Ｂの厚み（ｔ）を、互いに等しくしている。
【００２２】
なお、ｔ３＞０としながらｔ４＝０として、半導体素子１Ｂの表面を露出させることも可能である。
【００２３】
ここで、半導体装置３Ａ，３Ｂに対し、直流または交流電圧を印加し、その電気的特性（高周波特性など）についての検査を行なう（図１５中のステップ１２）。
【００２４】
検査の結果、所定の規格を満たすもの（以下、良品と表現する場合がある。）について、その後の工程を施す。所定の規格を満たさないものについては、廃棄処分とする。
【００２５】
ところで、上記の電気的特性の試験を、図６に示す半導体モジュール１０の組立後に実施する場合、実装基板６上に搭載された複数の半導体装置３Ａ，３Ｂのうち、１つの半導体装置が所定の規格を満たさないことが原因で、良品であるその他の半導体装置３Ａ，３Ｂなどを含めて、半導体モジュール全体を廃棄せざるを得ない場合がある。
【００２６】
これに対し、本実施の形態においては、上述したように、良品の半導体装置３Ａ，３Ｂのみを、実装基板６上に搭載している。したがって、半導体モジュールの組立後に電気的特性の試験を行なう場合と比べて、半導体装置３Ａ，３Ｂに含まれる部材、実装基板６および放熱板８などの歩留まりを向上させることができる。
【００２７】
また、半導体素子１Ａ，１Ｂから、ＣＳＰである半導体装置３Ａ，３Ｂを形成した後の状態において、電気的特性の試験を行なうことで、プローバなどを用いて該試験を容易に行なうことができる。
【００２８】
次に、図３に示すように、所定の規格を満たす半導体装置３Ａ，３Ｂを、実装基板６上に複数個搭載する（図１５中のステップ１３）。
【００２９】
図７は、図３の状態を示す上面図の一例である。図３は、図７におけるIII−III断面に相当する。実装基板６上における半導体装置３Ａ，３Ｂの配置は、図７に示す配置に限定されるものではなく、たとえば図８，図９に示すような配置とすることも可能である。なお、半導体装置３Ａ，３Ｂと実装基板６上の配線とは、インナバンプ２を介して電気的に接続されている。
【００３０】
図４に示すように、インナバンプ２を封止樹脂７（アンダーフィル樹脂）で覆うことが好ましい（図１５中のステップ１４）。
【００３１】
これにより、インナバンプ２は、リフロー工程における熱から保護される。
【００３２】
半導体装置３Ａ，３Ｂは、その動作時に発熱するため、その熱を放散させるため、図５に示すように、半導体装置３Ａ，３Ｂ上に放熱板８を設置することが好ましい（図１５中のステップ１５）。
【００３３】
図５において、放熱板８は、半導体装置３Ａから半導体装置３Ｂ上にわたって延在するように設けられている。
【００３４】
上述したように、半導体素子１Ａ，１Ｂは、異なる厚み（ｔ１，ｔ２）を有する。したがって、半導体素子１Ａ，１Ｂ上に等しい厚みの樹脂部２０Ａ，２０Ｂを形成した場合、半導体装置３Ａ，３Ｂは、全体として異なる厚みを有することになる。半導体装置３Ａ，３Ｂの厚みが異なる場合、実装基板６上にそれらが混在した半導体モジュールを作製するにあたり、たとえば半導体装置３Ａ，３Ｂの厚みの違いに応じて別個の放熱板８を設置する必要が生じるなど、プロセスが煩雑化する。
【００３５】
これに対し、本実施の形態においては、樹脂部２０Ａ，２０Ｂの厚みを異ならせることにより、異なる厚みの半導体素子１Ａ，１Ｂを有する半導体装置３Ａ，３Ｂの厚みを等しくしている。これにより、たとえば、半導体装置３Ａ上から半導体装置３Ｂ上に亘って、１つの放熱板８を設置することができる。したがって、半導体モジュールの製造プロセスが簡略化される。
【００３６】
図５に示した状態から、実装基板６の裏面に外部電極９を設ける（図１５中のステップ１６）。
【００３７】
以上の工程により、図６に示す半導体モジュール１０が作製される。半導体モジュール１０は、外部電極９を介して、外部配線と電気的に接続される。
【００３８】
上述した半導体モジュールの製造方法について要約すると以下のようになる。すなわち、本実施の形態に係る半導体モジュール１０の製造方法は、半導体素子１Ａ（第１半導体素子）上に樹脂部２０Ａ（第１樹脂部）を形成し、半導体素子１Ｂ（第２半導体素子）上に樹脂部２０Ｂ（第２樹脂部）を形成して、互いに厚みが等しい半導体装置３Ａ，３Ｂ（第１と第２半導体装置）を形成する工程（図２）と、半導体装置３Ａ，３Ｂを実装基板６上に搭載する工程（図３）と、半導体装置３Ａ，３Ｂのインナバンプ２（電極部）を封止樹脂７（アンダーフィル樹脂）で覆う工程（図４）と、半導体装置３Ａ上から半導体装置３Ｂ上に達するように放熱板８を設ける工程（図５）と、実装基板６裏面に外部電極９を設ける工程（図６）とを備える。
【００３９】
これにより、上述した通り、半導体モジュールの製造プロセスを簡略化することができる。
【００４０】
なお、半導体装置３Ａ，３Ｂを実装基板６上に搭載する前に、半導体装置３Ａ，３Ｂについてそれぞれ電気的特性の試験を行なうことが好ましい。
【００４１】
これにより、良品の半導体装置３Ａ，３Ｂのみを実装基板６上に搭載することができるので、複数の半導体装置が搭載された半導体モジュールの製造にあたり、半導体素子やその他の部材の歩留まりを向上させることができる。
【００４２】
なお、本実施の形態においては、半導体装置３Ａ，３Ｂの形態の一例として、１つの半導体素子１（１Ａ，１Ｂ）を有するＣＳＰ（Ｃｈｉｐ  Ｓｃａｌｅ  Ｐａｃｋａｇｅ）の場合について説明したが、半導体装置３（３Ａ，３Ｂ）の形態はこれに限定されるものではない。たとえば、半導体装置３として、上記ＣＳＰを積層したＳｉＰ（Ｓｙｓｔｅｍ  ｉｎ  Ｐａｃｋａｇｅ）などを採用することも可能である。
【００４３】
（実施の形態２）
図１４は、実施の形態２に係る半導体モジュールを示した断面図である。また、図１０から図１３は、図１４に至るまでの各工程を示す図である。
【００４４】
本実施の形態に係る半導体モジュールの製造工程は、実施の形態１と同様の流れ（図１５参照）で実施される。
【００４５】
本実施の形態に係る半導体モジュール１０は、図１４に示すように、実装基板６と、実装基板６の裏面に外部電極９と、実装基板６上に、互いに等しい厚みｔ（図１０参照）を有する半導体装置３Ａ，３Ｂ，３Ｃとを備える。また、半導体素子３Ａ，３Ｂ，３Ｃ上には、放熱板８が設けられている。
【００４６】
半導体装置３Ａ（第１半導体装置）は、電極５を介して実装基板６と接続される基板４Ａ（第１基板）と、基板４Ａ上にインナバンプ２を介して搭載される半導体素子１Ａ（第１半導体素子）と、半導体素子１Ａ上で厚みｔ３（図１０（ａ）参照）を有し、半導体素子１Ａを覆う樹脂部２０Ａ（第１樹脂部）とを有する。
【００４７】
半導体装置３Ｂ（第２半導体装置）は、電極５を介して実装基板６と接続される基板４Ｂ（第２基板）と、基板４Ｂ上にインナバンプ２を介して搭載される半導体素子１Ｂ（第２半導体素子）と、半導体素子１Ｂ上で厚みｔ３と異なる厚みｔ４（図１０（ｂ）参照）を有し、半導体素子１Ｂを覆う樹脂部２０Ｂ（第２樹脂部）とを有する。
【００４８】
上記ｔ３は、ｔ４に比べて大きい。すなわち、半導体素子１Ａ上に位置する樹脂部２０Ａの厚みｔ３と、半導体素子１Ｂ上に位置する樹脂部２０Ｂの厚みｔ４とが異なる。
【００４９】
半導体装置３Ｃ（第３半導体装置）は、電極５を介して実装基板６と接続される基板４Ｃ（第３基板）と、基板４Ｃ上にインナバンプ２を介して搭載される半導体素子１Ａ（第１半導体素子）と、半導体素子１Ａ上で厚みｔ３（図１０（ｃ）参照）を有し、半導体素子１Ａを覆う樹脂部２０Ａ（第１樹脂部）と、基板４Ｃ上にインナバンプ２を介して搭載される半導体素子１Ｂ（第２半導体素子）と、半導体素子１Ｂ上で厚みｔ３と異なる厚みｔ４（図１０（ｃ）参照）を有し、半導体素子１Ｂを覆う樹脂部２０Ｂ（第２樹脂部）とを有する。
【００５０】
図１４において、電極５は、封止樹脂７（アンダーフィル樹脂）により覆われている。これにより、電極５は、リフロー工程における熱から保護される。
【００５１】
以下に、図１４に示す状態に至るまでの各工程について、図１０から図１３を用いて説明する。
【００５２】
まず、実施の形態１と同様に半導体素子１Ａ，１Ｂ（チップ）を準備する（図１参照）。
【００５３】
図１０に示すように、半導体素子１Ａ，１Ｂを、それぞれ基板４Ａ，４Ｂ，４Ｃ上に単数または複数個搭載する。基板４Ａ，４Ｂ，４Ｃは、典型的には同一の素材から作製され、図１０においては、同じ厚みを有する。ここで、半導体素子１Ａ，１Ｂと基板４Ａ，４Ｂ，４Ｃとは、インナバンプ２を介して電気的に接続される。次に、基板４Ａ，４Ｂ，４Ｃ上に、それぞれ半導体素子１Ａ，１Ｂを覆うように、樹脂部２０Ａ，２０Ｂを形成する。これにより、ＣＳＰ（Ｃｈｉｐ  Ｓｃａｌｅ  Ｐａｃｋａｇｅ）である半導体装置３Ａ，３Ｂ，３Ｃが形成される（図１５中のステップ１１）。
【００５４】
ところで、半導体素子１Ａ，１Ｂの厚みが互いに異なるのに対し、樹脂部２０Ａ，２０Ｂを含めた半導体装置３Ａ，３Ｂの厚みは互いに等しい。すなわち、半導体素子１Ａ，１Ｂ上の樹脂部２０Ａ，２０Ｂの厚み（ｔ３，ｔ４）を異ならせることにより、半導体装置３Ａ，３Ｂ，３Ｃの厚み（ｔ）を、互いに等しくしている。
【００５５】
なお、ｔ３＞０としながらｔ４＝０として、半導体素子１Ｂの表面を露出させることも可能である。
【００５６】
ここで、半導体装置３Ａ，３Ｂ，３Ｃに対し、直流または交流電圧を印加し、その電気的特性（高周波特性など）についての検査を行なう（図１５中のステップ１２）。
【００５７】
検査の結果、良品と判定されたものについて、その後の工程を施す。良品以外のものについては、廃棄処分とする。
【００５８】
本実施の形態においても、良品の半導体装置３Ａ，３Ｂ，３Ｃのみを、実装基板６上に搭載することにより、半導体モジュールの組立後に電気的特性の試験を行なう場合と比べて、半導体装置３Ａ，３Ｂ，３Ｃに含まれる部材、実装基板６および放熱板８などの歩留まりを向上させることができる。
【００５９】
また、半導体素子１Ａ，１Ｂから、ＣＳＰである半導体装置３Ａ，３Ｂ，３Ｃを形成した後の状態において、電気的特性の試験を行なうことで、プローバなどを用いて該試験を容易に行なうことができる。
【００６０】
次に、図１１に示すように、所定の規格を満たす半導体装置３Ａ，３Ｂ，３Ｃを、実装基板６上に搭載する（図１５中のステップ１３）。
【００６１】
図１１においては、実装基板６上に、半導体装置３Ａ，３Ｂ，３Ｃをそれぞれ１つずつ搭載しているが、この数については適宜変更が可能である。なお、半導体装置３Ａ，３Ｂ，３Ｃと実装基板６上の配線とは、電極５を介して電気的に接続されている。
【００６２】
図１２に示すように、電極５を封止樹脂７（アンダーフィル樹脂）で覆うことが好ましい（図１５中のステップ１４）。
【００６３】
これにより、電極５は、リフロー工程における熱から保護される。
【００６４】
半導体装置３Ａ，３Ｂ，３Ｃは、その動作時に発熱するため、その熱を放散させるため、図１３に示すように、半導体装置３Ａ，３Ｂ，３Ｃ上に放熱板８を設置することが好ましい（図１５中のステップ１５）。
【００６５】
図１３において、放熱板８は、半導体装置３Ａから半導体装置３Ｂ，３Ｃ上にわたって延在するように設けられている。
【００６６】
本実施の形態においても、実施の形態１と同様に、樹脂部２０Ａ，２０Ｂの厚み（ｔ１，ｔ２）を異ならせることにより、異なる厚みの半導体素子１Ａ，１Ｂを有する半導体装置３Ａ，３Ｂ，３Ｃの厚みを等しくしている。これにより、たとえば、半導体装置３Ａ上から半導体装置３Ｂ，３Ｃ上に亘って、１つの放熱板８を設置することができる。したがって、半導体モジュールの製造プロセスが簡略化される。
【００６７】
図１３に示した状態から、実装基板６の裏面に外部電極９を設ける（図１５中のステップ１６）。
【００６８】
以上の工程により、図１４に示す半導体モジュール１０が作製される。半導体モジュール１０は、外部電極９を介して、外部配線と電気的に接続される。
【００６９】
上述した半導体モジュールの製造方法について要約すると以下のようになる。すなわち、本実施の形態に係る半導体モジュール１０の製造方法は、互いに厚みの異なる半導体素子１Ａ，１Ｂ（第１と第２半導体素子）をそれぞれ基板４Ａ，４Ｂ，４Ｃ（第１〜第３基板）上に搭載する工程と、半導体素子１Ａ（第１半導体素子）上に樹脂部２０Ａ（第１樹脂部）を形成し、半導体素子１Ｂ（第２半導体素子）上に樹脂部２０Ｂ（第２樹脂部）を形成して、互いに厚みが等しい半導体装置３Ａ，３Ｂ，３Ｃ（第１〜第３半導体装置）を形成する工程（図１０）と、半導体装置３Ａ，３Ｂ，３Ｃを実装基板６上に搭載する工程（図１１）と、半導体装置３Ａ，３Ｂ，３Ｃの電極５を封止樹脂７（アンダーフィル樹脂）で覆う工程（図１２）と、半導体装置３Ａ上から半導体装置３Ｂ，３Ｃ上に達するように放熱板８を設ける工程（図１３）と、実装基板６裏面に外部電極９を設ける工程（図１４）とを備える。
【００７０】
これにより、上述した通り、半導体モジュールの製造プロセスを簡略化することができる。
【００７１】
なお、半導体装置３Ａ，３Ｂ，３Ｃを実装基板６上に搭載する前に、半導体装置３Ａ，３Ｂ，３Ｃについてそれぞれ電気的特性の試験を行なうことが好ましい。
【００７２】
これにより、良品の半導体装置３Ａ，３Ｂ，３Ｃのみを実装基板６上に搭載することができるので、複数の半導体装置が搭載された半導体モジュールの製造にあたり、半導体素子やその他の部材の歩留まりを向上させることができる。
【００７３】
なお、本実施の形態においても、半導体装置３Ａ，３Ｂ，３Ｃの形態の一例として、１つまたは２つの半導体素子１（１Ａ，１Ｂ）を有するＣＳＰ（Ｃｈｉｐ  Ｓｃａｌｅ  Ｐａｃｋａｇｅ）の場合について説明したが、半導体装置３（３Ａ，３Ｂ，３Ｃ）の形態はこれに限定されるものではない。たとえば、半導体装置３として、上記ＣＳＰを積層したＳｉＰ（Ｓｙｓｔｅｍ  ｉｎ  Ｐａｃｋａｇｅ）などを採用することも可能である。
【００７４】
以上、本発明の実施の形態について説明したが、上述した各実施の形態における特徴部分を適宜組み合わせることは、当初から予定されている。また、今回開示された実施の形態は全ての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内での全ての変更が含まれることが意図される。
【図面の簡単な説明】
【００７５】
【図１】本発明の実施の形態１，２に係る半導体モジュールの製造工程における第１工程を示す断面図であり、（ａ）は第１半導体素子の断面図であり、（ｂ）は第２半導体素子の断面図である。
【図２】本発明の実施の形態１に係る半導体モジュールの製造工程における第２工程を示す断面図であり、（ａ）は第１半導体装置の断面図であり、（ｂ）は第２半導体装置の断面図である。
【図３】本発明の実施の形態１に係る半導体モジュールの製造工程における第３工程を示す断面図である。
【図４】本発明の実施の形態１に係る半導体モジュールの製造工程における第４工程を示す断面図である。
【図５】本発明の実施の形態１に係る半導体モジュールの製造工程における第５工程を示す断面図である。
【図６】本発明の実施の形態１に係る半導体モジュールを示す断面図である。
【図７】本発明の実施の形態１に係る半導体モジュールの製造工程における図３に示す状態の１つの例を示す上面図である。
【図８】本発明の実施の形態１に係る半導体モジュールの製造工程における図３に示す状態の他の例を示す上面図である。
【図９】本発明の実施の形態１に係る半導体モジュールの製造工程における図３に示す状態のさらに他の例を示す上面図である。
【図１０】本発明の実施の形態２に係る半導体モジュールの製造工程における、図１に示す工程に続く第２工程を示す断面図であり、（ａ）は第１半導体装置の断面図であり、（ｂ）は第２半導体装置の断面図であり、（ｃ）は第３半導体装置の断面図である。
【図１１】本発明の実施の形態２に係る半導体モジュールの製造工程における第３工程を示す断面図である。
【図１２】本発明の実施の形態２に係る半導体モジュールの製造工程における第４工程を示す断面図である。
【図１３】本発明の実施の形態２に係る半導体モジュールの製造工程における第５工程を示す断面図である。
【図１４】本発明の実施の形態２に係る半導体モジュールを示す断面図である。
【図１５】本発明の実施の形態１，２に係る半導体モジュールの製造方法を示すフロー図である。
【符号の説明】
【００７６】
１Ａ，１Ｂ  半導体素子、２  インナバンプ、３Ａ，３Ｂ，３Ｃ  半導体装置（ＣＳＰ）、４Ａ，４Ｂ，４Ｃ  基板、５  電極、６  実装基板、７  封止樹脂（アンダーフィル樹脂）、８  放熱板、９  外部電極、１０  半導体モジュール、２０Ａ，２０Ｂ  樹脂部。
【図１】
2005251784.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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