(57)【要約】      （修正有）【課題】微細なレジストパターンの剥離を防止し、レジストに起因する欠陥をなくする半導体装置の製造方法及び半導体装置、半導体製造装置及びフォトマスク、パターン設計データ発生方法を提供する。【解決手段】半導体基板における所定の構成、例えば絶縁膜１０上に、少なくとも設計上必要なパターンＰ１を確保しつつ、この必要なパターンＰ１から伸びる副次的なパターンＰ２を付加したレジストパターンＲＰを形成する。すなわち、本来ならレジストパターンＲＰは、パターンＰ１が必要十分なマスクパターンである。しかし、パターンＰ１が微細（小面積）で島状パターンである場合、剥離し易い。特にウェットエッチングや洗浄等のウェット工程での剥離が懸念される。そこで、パターンＰ１から伸びる副次的なパターンＰ２を付加してパターン面積を増やし、剥離を防止する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板における所定の構成上に、少なくとも設計上必要なパターンを確保しつつ前記必要なパターンから伸びる副次的なパターンを付加したレジストパターンを形成する工程と、
前記構成上に対し、前記レジストパターンに応じた所定の処理をする工程と、
前記レジストパターンを除去する工程と、
を具備したことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板における所定の構成上に、少なくとも設計上必要なパターンを確保しつつ前記必要なパターンから伸びる副次的なパターンを付加したレジストパターンを形成する工程と、
前記構成上に対し、前記レジストパターンに応じた所定のエッチング処理をする工程と、
前記レジストパターンを除去する工程と、
を具備したことを特徴とする半導体装置の製造方法。
【請求項３】
前記副次的なパターンは、別の前記必要なパターンから伸びる副次的なパターンと繋がっていることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
半導体基板における所定の構成上に、少なくとも設計上必要なパターン領域と、
前記必要なパターン領域の少なくとも一部から伸びる前記必要なパターン領域には実質的に影響のない副次的なパターン領域と、
を具備したことを特徴とする半導体装置。
【請求項５】
前記副次的なパターン領域は非エッチング領域であることを特徴とする請求項４記載の半導体装置。
【請求項６】
レジストパターンを形成するためのフォトマスクに所定の遮光パターンを描画する描画制御機構と、
前記描画制御機構で扱われるデータを蓄える描画制御計算機及びメモリと、
前記フォトマスクのパターン設計データを前記描画制御計算機に入る描画データに変換するデータ変換機構と、
を具備し、
前記データ変換機構において、前記パターン設計データに関し少なくとも必要なパターンだけでは所定寸法より小さくなる所定パターンには前記必要なパターンを確保しつつ前記必要なパターンから伸びる副次的なパターンが自動的に付加されるように制御されることを特徴とする半導体製造装置。
【請求項７】
前記副次的なパターンは、別の前記必要なパターンから伸びる副次的なパターンと繋がるように制御されることを特徴とした請求項６記載の半導体製造装置。
【請求項８】
レジストパターンを形成するためのフォトマスクにおいて、
少なくとも設計上必要なパターン領域と、
前記必要なパターン領域の少なくとも一部から伸びる前記必要なパターン領域には実質的に影響のない副次的なパターン領域と、
を具備したことを特徴とするフォトマスク。
【請求項９】
前記副次的なパターン領域は、別の前記必要なパターン領域から伸びる副次的なパターン領域と繋がっていることを特徴とした請求項８記載のフォトマスク。
【請求項１０】
フォトマスクへのパターンを構成するための設計データに関し、最小パターンの寸法を規定し、少なくとも必要なパターンだけでは最小パターン以下の寸法を有することになる所定パターンについては、前記必要なパターンを確保しつつ前記必要なパターンから伸びる副次的なパターンが自動的に付加されるように前記設計データを変更することを特徴としたパターン設計データ発生方法。
【請求項１１】
前記副次的なパターンは、別の前記必要なパターンから伸びる副次的なパターンと繋がるように制御することを特徴とした請求項１０記載のパターン設計データ発生方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置製造に係り、特に半導体ウェハ上のリソグラフィ工程におけるレジストパターンの形成に適用される半導体装置の製造方法及び半導体装置、半導体製造装置及びフォトマスク、パターン設計データ発生方法に関する。
【０００２】
【従来の技術】
半導体製造プロセスにおける、パターン転写、エッチング、不純物拡散、成膜等、リソグラフィ技術を用いる上でレジストのパターン形成は重要である。レジストには、設計に適うレジスト寸法制御やエッチング耐性が必要で、さらに低コスト、高スループットが要求される。ウェハ上に形成されるパターンの微細化、高精度化が要求されるに従って、露光技術と共にレジスト形成工程及びそのパターン精度の要求はますます厳しくなってきている。
【０００３】
レジストパターンは、下層との密着性不良により縁部が剥離され易い。フォトリソグラフィ工程での現像液の沁み込みでレジスト剥離が生じる場合がある。また、ウェットエッチングにより剥離する恐れもある。例えば、コンタクトホールのパターンからエッチング液が沁み込む。これにより、剥離が促進され、微細化のデザインルールに適合することができないパターンとなってしまう懸念がある。従来、このようなレジストの密着性不良を解決するために、様々な手段が講じられてきた。例えば、レジスト膜の下層に密着性の強いモノシラン酸化物をプラズマＣＶＤ法により堆積させる技術がある（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開平５−１２１３０５（第３，４頁、図１）。
【０００５】
【発明が解決しようとする課題】
レジストパターンは、より微細化され島状のパターンになる部分がある。この部分では、下層との密着性を対策しても、現像液またはウェットエッチング液で１つの微細パターンごと取れてしまう場合があった。これをパターン飛びと呼称する。
【０００６】
例えば、チップ領域内では低電圧用、高電圧用と２種類のＭＯＳデバイスが必要な場合が少なくない。厚いゲート酸化膜と薄いゲート酸化膜を作り分ける場合、ゲート酸化工程を２回実施する。すなわち、一旦、厚いゲート酸化膜を形成する（第１回目のゲート酸化工程）。次いで、必要領域のみレジストパターンでマスクしてウェットエッチングする。その後、厚いゲート酸化膜がなくなった領域に薄いゲート酸化膜を形成する（第２回目のゲート酸化工程）。このような工程中、第２回目のゲート酸化工程に必要なレジストパターンは微細で島状パターンを呈する部分がある。島状パターンを有する微細なレジストは、リソグラフィ時の現像液やウェットエッチング液、あるいは洗浄液により取れてしまう、いわゆるパターン飛びが発生する可能性が高い。レジストのパターン飛び発生によって、設計どおりのゲート酸化膜パターンにならない。また、取れたレジスト片はパーティクル汚染の原因となる。
【０００７】
本発明は上記事情を考慮してなされたもので、微細なレジストパターンの剥離を防止し、レジストに起因する欠陥をなくする半導体装置の製造方法及び半導体装置、半導体製造装置及びフォトマスク、パターン設計データ発生方法を提供しようとするものである。
【０００８】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、半導体基板における所定の構成上に、少なくとも設計上必要なパターンを確保しつつ前記必要なパターンから伸びる副次的なパターンを付加したレジストパターンを形成する工程と、前記構成上に対し、前記レジストパターンに応じた所定の処理をする工程と、前記レジストパターンを除去する工程と、を具備したことを特徴とする。
【０００９】
本発明に係る半導体装置の製造方法は、半導体基板における所定の構成上に、少なくとも設計上必要なパターンを確保しつつ前記必要なパターンから伸びる副次的なパターンを付加したレジストパターンを形成する工程と、前記構成上に対し、前記レジストパターンに応じた所定のエッチング処理をする工程と、前記レジストパターンを除去する工程と、を具備したことを特徴とする。
【００１０】
上記それぞれ本発明に係る半導体装置の製造方法によれば、副次的なパターンを付加したことによって、レジストパターン面積は増加する。これにより、特に小さいパターンの剥離防止に寄与する。
また、上記それぞれ本発明に係る半導体装置の製造方法において、より好ましくは、前記副次的なパターンは、別の前記必要なパターンから伸びる副次的なパターンと繋がっていることを特徴とする。特に島状に孤立したパターンであると剥離し易い所から副次的なパターンどうし繋がることでより剥離し難くなる。
【００１１】
本発明に係る半導体装置は、半導体基板における所定の構成上に、少なくとも設計上必要なパターン領域と、前記必要なパターン領域の少なくとも一部から伸びる前記必要なパターン領域には実質的に影響のない副次的なパターン領域と、を具備したことを特徴とする。
【００１２】
上記本発明に係る半導体装置によれば、レジストの剥離を防止するために利用した領域すなわち、副次的なパターン領域が残留する。この副次的なパターン領域により必要なパターン領域には集積回路上実質的な影響があってはならないことが重要である。
また、上記本発明に係る半導体装置において、より好ましくは、前記副次的なパターン領域は非エッチング領域であることを特徴とする。本来エッチングされるべき領域が、マスクされていた状態によってエッチングされない部分となったものである。この非エッチング領域によっても、集積回路上実質的な影響はないことが重要である。
【００１３】
本発明に係る半導体製造装置は、レジストパターンを形成するためのフォトマスクに所定の遮光パターンを描画する描画制御機構と、前記描画制御機構で扱われるデータを蓄える描画制御計算機及びメモリと、前記フォトマスクのパターン設計データを前記描画制御計算機に入る描画データに変換するデータ変換機構と、を具備し、前記データ変換機構において、前記パターン設計データに関し少なくとも必要なパターンだけでは所定寸法より小さくなる所定パターンには前記必要なパターンを確保しつつ前記必要なパターンから伸びる副次的なパターンが自動的に付加されるように制御されることを特徴とする。
【００１４】
上記本発明に係る半導体製造装置によれば、データ変換機構において、パターン設計データが描画データに変換されるとき、レジストの剥離を防止するため、所定寸法より小さくなる所定パターンには副次的なパターンが自動的に付加されるように制御される。
また、上記本発明に係る半導体製造装置において、より好ましくは、前記副次的なパターンは、別の前記必要なパターンから伸びる副次的なパターンと繋がるように制御されることを特徴としている。特に剥がれ易い島状に孤立したパターンを避けるため有用である。
【００１５】
本発明に係るフォトマスクは、レジストパターンを形成するためのフォトマスクにおいて、少なくとも設計上必要なパターン領域と、前記必要なパターン領域の少なくとも一部から伸びる前記必要なパターン領域には実質的に影響のない副次的なパターン領域と、を具備したことを特徴とする。
【００１６】
上記本発明に係るフォトマスクによれば、副次的なパターン領域を伸ばしたことによって、形成されるレジストパターン面積は増加することになる。これにより、特に小さいパターンの剥離防止に寄与する。
また、上記本発明に係るフォトマスクにおいて、より好ましくは、前記副次的なパターン領域は、別の前記必要なパターン領域から伸びる副次的なパターンと繋がっていることを特徴とする。特に島状に孤立したパターンであると剥離し易い所から副次的なパターンどうし繋がることでより剥離し難くなる。
【００１７】
本発明に係るパターン設計データ発生方法は、フォトマスクへのパターンを構成するための設計データに関し、最小パターンの寸法を規定し、少なくとも必要なパターンだけでは最小パターン以下の寸法を有することになる所定パターンについては、前記必要なパターンを確保しつつ前記必要なパターンから伸びる副次的なパターンが自動的に付加されるように前記設計データを変更することを特徴とする。
【００１８】
上記本発明に係るパターン設計データ発生方法によれば、最小パターン以下の寸法を有することになる所定パターンについては、必要なパターンを確保しつつ必要なパターンから伸びる副次的なパターンが自動的に付加されるように設計データを変更する。副次的なパターンがレジストパターン面積を増加させることになる。これにより、特に小さいパターンの剥離防止に寄与する。
【００１９】
また、上記本発明に係るパターン設計データ発生方法において、より好ましくは、前記副次的なパターンは、別の前記必要なパターンから伸びる副次的なパターンと繋がるように制御することを特徴とする。特に島状に孤立したパターンであると剥離し易い所から副次的なパターンどうし繋げるよう制御することにより形成されるべきレジストパターンが剥離し難くなる。
【００２０】
【発明の実施の形態】
図１（ａ），（ｂ）は、それぞれ本発明の第１実施形態に係る半導体装置の製造方法の要部を工程順に示す平面図である。図１（ａ）に示すように、半導体基板における所定の構成、例えば絶縁膜１０上に、少なくとも設計上必要なパターンＰ１を確保しつつ、この必要なパターンＰ１から伸びる副次的なパターンＰ２を付加したレジストパターンＲＰを形成する。すなわち、本来ならレジストパターンＲＰは、パターンＰ１が必要十分なマスクパターンである。しかし、パターンＰ１が微細（小面積）で島状パターンである場合、剥離し易い。特にウェットエッチングや洗浄等のウェット工程での剥離が懸念される。そこで、パターンＰ１から伸びる副次的なパターンＰ２を付加してパターン面積を増やし、剥離を防止する。好ましくは、図示のように、副次的なパターンＰ２を別の大きなパターンＰ１へと繋げる。換言すれば、別の大きなパターンＰ１から伸びる副次的なパターンＰ２と繋げられる。
【００２１】
副次的なパターンＰ２は、それ自体がパターンＰ１はもとより集積回路上実質的に影響があってはならないことが重要である。パターンＰ２は、別の大きなパターンＰ１へ繋ぐことができない場合、図示しないが、大きさが同等な別のパターンＰ１へ繋ぐことも考えられる。あるいは、パターンＰ２を伸ばすのみとし、島状の孤立パターンではあるが、なるべくパターン面積を大きくする対策も考えられる。
【００２２】
図１（ｂ）に示すように、上記構成上に対し、レジストパターンＲＰに応じた所定の処理、例えば絶縁膜１０のウェットエッチング処理をする。これにより、露出していた絶縁膜１０が除去される。ウェットエッチングの際、微細なレジストパターンは剥離し易い。微細なパターンＰ１は、その一部から伸びる副次的なパターンＰ２を付加しているのでパターン面積が増え、剥離防止に寄与する。
次に、レジストパターンＲＰを除去する。これにより、本来必要なパターン領域Ａ１が形成される。さらにパターン領域Ａ１の少なくとも一部から伸び、かつこの領域Ａ１や伸ばした先に実質的に影響のない副次的なパターン領域Ａ２が形成される。
【００２３】
上記第１実施形態の方法によれば、レジストパターンＲＰにおいて、副次的なパターンＰ２を付加したことによって、レジストパターンＰ１の面積は増加する。これにより、特に小さいパターンの剥離防止に寄与する。また、副次的なパターンＰ２は、別のパターンＰ１から伸びる副次的なパターンＰ２と繋がっている。特にパターンＰ１が島状に孤立したパターンであると剥離し易く、副次的なパターンＰ２どうしで繋げることで、より剥離し難くする。従って、リソグラフィ時の現像液やウェットエッチング液、あるいは洗浄液により取れてしまう、いわゆるパターン飛びがほとんどなくなり、設計どおりのパターンが得られる。また、パーティクル汚染も防止される。
【００２４】
図２（ａ），（ｂ）〜図３（ａ），（ｂ）は、それぞれ本発明の第２実施形態に係る半導体装置の製造方法の要部を工程順に示す平面図、Ｂ−Ｂ線断面図である。図２（ａ），（ｂ）に示すように、半導体基板２０における素子分離絶縁膜２１及び素子領域上に形成したゲート絶縁膜２２上において、高電圧デバイス用の素子領域ＨＶ上を覆うパターンＰ１を確保しつつ、この必要なパターンＰ１から伸びる副次的なパターンＰ２を付加したレジストパターンＲＰを形成する。すなわち、本来ならレジストパターンＲＰは、パターンＰ１が必要十分なマスクパターンである。しかし、パターンＰ１が微細（小面積）で島状パターンとなるためウェットエッチング等で剥離し易い。そこで、パターンＰ１から伸びる副次的なパターンＰ２を付加してパターン面積を増やし、剥離を防止する。図示のように、副次的なパターンＰ２は別のパターンＰ１へと繋げられる。副次的なパターンＰ２は、それ自体がパターンＰ１はもとより集積回路上実質的に影響がない領域に形成される。
次に、ウェットエッチング工程によって、露出したゲート絶縁膜２２を除去する。これにより、素子領域ＨＶ上にゲート絶縁膜２２が残留する。副次的なパターンＰ２下も絶縁膜のエッチングされない領域となるが、素子分離領域上であって集積回路への実質的な影響はない。
【００２５】
次に、図３（ａ），（ｂ）に示すように、レジストパターンＲＰを除去する。その後、所定の酸化工程を経て、低電圧デバイス用の素子領域ＬＶ上に所定厚さのゲート絶縁膜２３を形成する。このようにして、レジスト飛びを防止し、高電圧デバイス用と低電圧デバイス用というようなゲート酸化膜の異なる領域を形成し、実際のＭＯＳデバイスの適切な構成に寄与する。すなわち、上記第２実施形態の方法によっても、レジストパターンＲＰにおいて、副次的なパターンＰ２を付加したことによって、小さいパターンの剥離防止に寄与し、もって高信頼性のエッチング工程、成膜工程が実現される。
【００２６】
図４は、本発明の第３実施形態に係る半導体製造装置の要部構成を示すブロック図である。描画制御機構４１は、レジストパターンを形成するためのフォトマスクに所定の遮光パターンを描画する。描画制御機構４１は、電子光学制御系やステージ制御系等が含まれる。描画制御機構４１で扱われるデータを蓄える描画制御計算機及びメモリ４２が設けられている。データ変換機構４３は、フォトマスクのパターン設計データを描画制御計算機（４２）に入れるべき描画データに変換する。この実施形態では、データ変換機構４３において、パターン設計データに関し、少なくとも必要なパターンだけでは所定寸法より小さくなる所定パターンには、その必要なパターンを確保しつつ、その必要なパターンから伸びる副次的なパターンが自動的に付加されるように制御される。すなわち、本来必要なパターンが剥離の危険性のある小面積である場合、副次的なパターンによってパターン面積を増大させる。好ましくは、副次的なパターンは、別の必要なパターンから伸びる副次的なパターンと繋がるように制御される。
【００２７】
上記第３実施形態の構成によれば、データ変換機構において、パターン設計データが描画データに変換されるとき、レジストの剥離防止のため、所定寸法より小さくなる所定パターンのデータには副次的なパターンが自動的に付加されるようにデータ制御される。副次的なパターンのデータ付加は、本来の所定パターンへの特性、集積回路として実質的に影響がない付加とする。
また、このような副次的なパターンは、別の必要なパターンから伸びる副次的なパターンと繋がるように制御されることがより好ましい。これにより、特に剥がれ易い島状に孤立したパターンを避けることができる。従って、パターン飛びがほとんどなくなり、設計どおりのパターンが得られる。また、パーティクル汚染も防止される。
【００２８】
図５は、本発明の第４実施形態に係るフォトマスクの要部構成を示す平面図である。レジストパターンを形成するためのフォトマスクＰＭである。フォトマスクＰＭにおいて、斜線は遮光マスクのパターンである。少なくとも集積回路として実質的に機能するよう設計上必要なパターン領域Ｍ１と、このパターン領域Ｍ１の少なくとも一部から伸びる領域Ｍ１には実質的に影響のない副次的なパターン領域Ｍ２が配されている。好ましくは、副次的なパターン領域Ｍ２は、別の必要なパターン領域Ｍ１から伸びる副次的なパターン領域Ｍ２と繋がっている。副次的なパターン領域Ｍ２を伸ばしたことによって、形成されるレジストパターン面積は増加することになる。これにより、特に小さいパターンの剥離防止に寄与する。また、島状に孤立したパターンであると剥離し易い所から副次的なパターン領域Ｍ２どうし繋がることでより剥離し難くなる。
【００２９】
図６は、本発明の第５実施形態に係るパターン設計データ発生方法の要部を示す流れ図である。フォトマスクへのパターンを構成するための設計データに関し、最小パターンの寸法を規定し、少なくとも必要なパターンだけでは最小パターン以下の寸法を有することになる所定パターンについては、その必要なパターンを確保しつつ、必要なパターンから伸びる副次的なパターンが自動的に付加されるように設計データを変更する（処理Ｓ１）。ただし、副次的なパターンは上記必要なパターンに悪影響が無い領域に伸ばされることが重要である。好ましくは、別の必要なパターンから伸びる副次的なパターンと繋がるようにデータ変更を制御する。これにより、形成されるレジストパターン面積は増加し、特に小さいパターンの剥離防止に寄与する。また、島状に孤立したパターンであると剥離し易い所から副次的なパターンどうし繋がることでより剥離し難くなるようデータ変更される。
【００３０】
以上説明したように、本発明によれば、必要パターンに副次的なパターンを付加したことによって、レジストパターン面積を増大させるようにする。これにより、特に小さいパターンの剥離防止に寄与する。より好ましくは、副次的なパターンは、別の必要なパターンから伸びる副次的なパターンと繋がるようにする。特に島状に孤立したパターンであると剥離し易い所から副次的なパターンどうし繋がることでより剥離し難くなる。もちろん、この副次的なパターン領域により集積回路上実質的な影響があってはならないことが重要である。このような副次的なパターンを含むレジストが形成されるように半導体製造装置、フォトマスクが構成されることによって、レジストは、リソグラフィ時の現像液やウェットエッチング液、あるいは洗浄液により取れてしまう、いわゆるパターン飛びはほとんど発生しなくなり、設計に適ったパターンが作製される。また、パーティクル汚染防止にも寄与する。この結果、微細なレジストパターンの剥離を防止し、レジストに起因する欠陥をなくする半導体装置の製造方法及び半導体装置、半導体製造装置及びフォトマスク、パターン設計データ発生方法を提供することができる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の製造方法を工程順に示す各図。
【図２】第２実施形態に係る半導体装置の製造方法を示す第１の各図。
【図３】図２に続く第２の各図。
【図４】第３実施形態に係る半導体製造装置の要部を示すブロック図。
【図５】第４実施形態に係るフォトマスクの要部構成を示すブロック図。
【図６】第５実施形態に係るパターン設計データ発生方法の流れ図。
【符号の説明】
１０…絶縁膜、２０…半導体基板、２１…素子分離絶縁膜、２２，２３…ゲート絶縁膜、ＨＶ…高電圧デバイス用の素子領域、ＬＶ…低電圧デバイス用の素子領域、４１…描画制御機構、４２…描画制御計算機及びメモリ、４３…データ変換機構、Ｐ１，Ｐ２…パターン、ＲＰ…レジストパターン、Ａ１，Ａ２，Ｍ１，Ｍ２…パターン領域、Ｓ１…処理ステップ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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