(57)【要約】【課題】  ＳＯＩ層においてもＭＯＳＦＥＴのサイドウォール形成に伴うＳ／Ｄ領域のＳｉ層の汚染、厚み減少を抑制する半導体装置及びその製造方法を提供する。【解決手段】  ＳＯＩ基板１１において、Ｐ−領域１３上にゲート絶縁膜１４、ゲート電極１５、サイドウォール１６が形成されている。エレベートＳ／Ｄ（ソース／ドレイン）領域１７は、Ｎ−領域１７１及び高濃度Ｎ型のＮ＋領域１７２、及びサイドウォール１６の両側に配されたＮ＋領域１７２上のシリコンエピタキシャル層１７３を含む。サイドウォール１６の下層絶縁膜１６１は、上層絶縁膜１６２のドライエッチ加工時のストッパ層であると共にＳＯＩ基板１１の保護層となる。【選択図】  図２
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【特許請求の範囲】
【請求項１】
絶縁層上の第１導電型のシリコン単結晶基体と、
前記シリコン単結晶基体上のゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極と、
前記ゲート電極のサイドウォールを構成する第１、第２の絶縁膜と、
前記サイドウォールの両側に配されたシリコンエピタキシャル層を含む第２導電型の不純物領域と、
を具備し、
前記第１の絶縁膜は、前記第２の絶縁膜の下層に位置し前記第２の絶縁膜加工時のストッパ層であると共に前記シリコン単結晶基体の保護層となることを特徴とする半導体装置。
【請求項２】
絶縁層上の第１導電型のシリコン単結晶基体と、
前記シリコン単結晶基体上のゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極と、
前記ゲート電極のサイドウォールを構成する第１、第２の絶縁膜と、
前記サイドウォールの両側に配されたシリコンエピタキシャル層を含む第２導電型の不純物領域と、
を具備し、
前記第１の絶縁膜は、前記第２の絶縁膜に対して下層でより内側にえぐれるように配されていることを特徴とする半導体装置。
【請求項３】
前記シリコンエピタキシャル層上のシリサイド化物をさらに具備したことを特徴とする請求項１または２記載の半導体装置。
【請求項４】
半導体基体と、
前記半導体基体上のゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極と、
前記ゲート電極のサイドウォールを構成する第１、第２の絶縁膜と、
前記サイドウォールの両側に配されたエピタキシャル層を含むソース／ドレイン領域と、
を具備し、
前記第１の絶縁膜は、前記第２の絶縁膜の下層に位置し前記第２の絶縁膜加工時のストッパ層であると共に前記半導体基体の保護層となることを特徴とする半導体装置。
【請求項５】
半導体基体と、
前記半導体基体上のゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極と、
前記ゲート電極のサイドウォールを構成する第１、第２の絶縁膜と、
前記サイドウォールの両側に配されたエピタキシャル成長層を含むソース／ドレイン領域と、
を具備し、
前記第１の絶縁膜は、前記第２の絶縁膜に対して下層でより内側にえぐれるように配されていることを特徴とする半導体装置。
【請求項６】
前記エピタキシャル成長層上のシリサイド化物をさらに具備したことを特徴とする請求項１または２記載の半導体装置。
【請求項７】
第１導電型のシリコン単結晶基体上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の領域をマスクとし前記シリコン単結晶基体上に第２導電型の不純物を導入する工程と、
前記ゲート電極及び前記シリコン単結晶基体上を覆う第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上にエッチング選択比の異なる第２の絶縁膜を形成する工程と、
前記第２の絶縁膜を選択的に異方性エッチングし前記ゲート電極のサイドウォールを形成する工程と、
前記第１の絶縁膜を選択的にウェットエッチングし前記サイドウォール部分にのみ残留させる工程と、
シリコンの選択エピタキシャル成長によりエピタキシャル層を形成する工程と、
前記ゲート電極及び前記サイドウォールの領域をマスクとし前記シリコン単結晶基体上に第２導電型の不純物を導入する工程と、
を具備したことを特徴とする半導体装置の製造方法。
【請求項８】
第１導電型のシリコン単結晶基体上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の領域をマスクとし前記シリコン単結晶基体上に第２導電型の不純物を導入する工程と、
前記ゲート電極及び前記シリコン単結晶基体上を覆う第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上にエッチング選択比の異なる第２の絶縁膜を形成する工程と、
前記第２の絶縁膜を選択的に異方性エッチングし前記ゲート電極のサイドウォールを形成する工程と、
前記第１の絶縁膜を選択的にウェットエッチングし前記サイドウォール部分にのみ残留させる工程と、
シリコンの選択エピタキシャル成長によりエピタキシャル層を形成する工程と、
を具備したことを特徴とする半導体装置の製造方法。
【請求項９】
第１導電型のシリコン単結晶基体上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極及び前記シリコン単結晶基体上を覆う第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上にエッチング選択比の異なる第２の絶縁膜を形成する工程と、
前記第２の絶縁膜を選択的に異方性エッチングし前記ゲート電極のサイドウォールを形成する工程と、
前記第１の絶縁膜を選択的にウェットエッチングし前記サイドウォール部分にのみ残留させる工程と、
シリコンの選択エピタキシャル成長によりエピタキシャル層を形成する工程と、
前記ゲート電極及び前記サイドウォールの領域をマスクとし前記シリコン単結晶基体上に第２導電型の不純物を導入する工程と、
を具備したことを特徴とする半導体装置の製造方法。
【請求項１０】
前記第１導電型のシリコン単結晶基体は絶縁層上に形成されたＳＯＩ基板を用いることを特徴とする請求項７〜９いずれか一つに記載の半導体装置の製造方法。
【請求項１１】
前記エピタキシャル層表面をシリサイド化する工程をさらに具備したことを特徴とする請求項７〜１０いずれか一つに記載の半導体装置の製造方法。
【請求項１２】
半導体基体上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の領域をマスクとし前記半導体基体上にソース／ドレインとなる第１の不純物領域を形成する工程と、
前記ゲート電極及び前記半導体基体上を覆う第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上にエッチング選択比の異なる第２の絶縁膜を形成する工程と、
前記第２の絶縁膜を選択的に異方性エッチングし前記ゲート電極のサイドウォールを形成する工程と、
前記第１の絶縁膜を選択的にウェットエッチングし前記サイドウォール部分にのみ残留させる工程と、
エピタキシャル層を形成するエピタキシャル成長工程と、
前記ゲート電極及び前記サイドウォールの領域をマスクとし前記半導体基体上に前記ソース／ドレインとなる第２の不純物領域を形成する工程と、
を具備したことを特徴とする半導体装置の製造方法。
【請求項１３】
半導体基体上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の領域をマスクとし前記半導体基体上にソース／ドレインとなる不純物領域を形成する工程と、
前記ゲート電極及び前記半導体基体上を覆う第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上にエッチング選択比の異なる第２の絶縁膜を形成する工程と、
前記第２の絶縁膜を選択的に異方性エッチングし前記ゲート電極のサイドウォールを形成する工程と、
前記第１の絶縁膜を選択的にウェットエッチングし前記サイドウォール部分にのみ残留させる工程と、
エピタキシャル層を形成するエピタキシャル成長工程と、
を具備したことを特徴とする半導体装置の製造方法。
【請求項１４】
半導体基体上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極及び前記半導体基体上を覆う第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上にエッチング選択比の異なる第２の絶縁膜を形成する工程と、
前記第２の絶縁膜を選択的に異方性エッチングし前記ゲート電極のサイドウォールを形成する工程と、
前記第１の絶縁膜を選択的にウェットエッチングし前記サイドウォール部分にのみ残留させる工程と、
エピタキシャル層を形成するエピタキシャル成長工程と、
前記ゲート電極及び前記サイドウォールの領域をマスクとし前記半導体基体上に前記ソース／ドレインとなる不純物領域を形成する工程と、
を具備したことを特徴とする半導体装置の製造方法。
【請求項１５】
前記エピタキシャル層表面をシリサイド化する工程をさらに具備したことを特徴とする請求項１２〜１４いずれか一つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特にＳＯＩ（Silicon On Insulator）基板に形成されるエレベートＳ／Ｄ（ソース／ドレイン）トランジスタを含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
エレベートＳ／Ｄ（ソース／ドレイン）トランジスタは、ＭＯＳＦＥＴの短チャネル効果の問題を改善するための浅いＳ／Ｄ領域の形成、良好なコンタクト性を実現する。すなわち、Ｓ／Ｄ領域の形成にシリコンの選択エピタキシャル技術を用い、Ｓ／Ｄ領域の表面をチャネル領域から迫り上げて高くする。これにより、Ｓ／Ｄ領域は、その接合深さが浅く、かつコンタクトの突き抜けや高抵抗を防ぐ厚みを確保できる。
【０００３】
Ｓ／Ｄ領域表面は、エピタキシャル成長前、エピタキシャル成長し易い表面とするため清浄化することが重要である。従来、ＭＯＳＦＥＴ形成時において、サイドウォールのエッチング形成後、ＣＦ４／Ｏ２プラズマ等、ＣＦ系のケミカルドライエッチ処理により、Ｓｉ表面のダメージ領域を除去する。つまり、レジストのカーボン成分や酸素を含むエピタキシャル成長し難い表面層を削り取るようにしていた（例えば、特許文献１参照）。
【特許文献１】Takumi Nakahata, et al. “Low thermal budget surface cleaning after dry etching for selective silicon epitaxialgrowth”, Journal of Crystal Growth, 226,p.443-450(2001)
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記サイドウォールエッチ時、及びケミカルドライエッチ時のプラズマ不均一性、プロセス揺らぎによってはＳ／Ｄ領域表面内で不純物が残留する領域があり、正常にエピタキシャル成長しない箇所が発生する。また、Ｓ／Ｄ領域表面のＳｉを削り取るため、ＳＯＩ（Silicon On Insulator）層ではＳ／Ｄ領域におけるＳｉ層の厚みが減少する。特にＳＯＩ層が数十ｎｍになる完全空乏型のＳＯＩ層（ＦＤＳＯＩ）では、Ｓ／Ｄ領域のＳｉ層が完全になくなり得る。こうなると、下地結晶がなくなるためエピタキシャル成長は起こらなくなる。
【０００５】
本発明は上記のような事情を考慮してなされたもので、ＳＯＩ層においてもＭＯＳＦＥＴのサイドウォール形成に伴うＳ／Ｄ領域のＳｉ層の汚染、厚み減少を抑制する半導体装置及びその製造方法を提供しようとするものである。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置は、絶縁層上の第１導電型のシリコン単結晶基体と、前記シリコン単結晶基体上のゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極と、前記ゲート電極のサイドウォールを構成する第１、第２の絶縁膜と、前記サイドウォールの両側に配されたシリコンエピタキシャル層を含む第２導電型の不純物領域と、を具備し、前記第１の絶縁膜は、前記第２の絶縁膜の下層に位置し前記第２の絶縁膜加工時のストッパ層であると共に前記シリコン単結晶基体の保護層となることを特徴とする。
【０００７】
本発明に係る半導体装置は、絶縁層上の第１導電型のシリコン単結晶基体と、前記シリコン単結晶基体上のゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極と、前記ゲート電極のサイドウォールを構成する第１、第２の絶縁膜と、前記サイドウォールの両側に配されたシリコンエピタキシャル層を含む第２導電型の不純物領域と、を具備し、前記第１の絶縁膜は、前記第２の絶縁膜に対して下層でより内側にえぐれるように配されていることを特徴とする。
【０００８】
上記それぞれ本発明に係る半導体装置によれば、サイドウォールは第１、第２の絶縁膜で構成される。第１の絶縁膜は、第２の絶縁膜加工時のストッパ層であり、そして、ソース／ドレインを形成するシリコン単結晶基体の保護層となる。これにより、薄いシリコン単結晶基体であっても必要な厚さを保つことができる。第１の絶縁膜の残留形態は、第２の絶縁膜に対して下層でより内側にえぐれるように配された形態となる。
なお、上記それぞれ本発明に係る半導体装置において、前記シリコンエピタキシャル層上のシリサイド化物をさらに具備したことを特徴とする。
【０００９】
本発明に係る半導体装置は、半導体基体と、前記半導体基体上のゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極と、前記ゲート電極のサイドウォールを構成する第１、第２の絶縁膜と、前記サイドウォールの両側に配されたエピタキシャル層を含むソース／ドレイン領域と、を具備し、前記第１の絶縁膜は、前記第２の絶縁膜の下層に位置し前記第２の絶縁膜加工時のストッパ層であると共に前記半導体基体の保護層となることを特徴とする。
【００１０】
本発明に係る半導体装置は、半導体基体と、前記半導体基体上のゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極と、前記ゲート電極のサイドウォールを構成する第１、第２の絶縁膜と、前記サイドウォールの両側に配されたエピタキシャル成長層を含むソース／ドレイン領域と、を具備し、前記第１の絶縁膜は、前記第２の絶縁膜に対して下層でより内側にえぐれるように配されていることを特徴とする。
【００１１】
上記それぞれ本発明に係る半導体装置によれば、サイドウォールは第１、第２の絶縁膜で構成される。第１の絶縁膜は、第２の絶縁膜加工時のストッパ層であり、そして、ソース／ドレイン領域が形成される表面の保護層となる。これにより、薄いシリコン単結晶基体であっても必要な厚さを保つことができる。第１の絶縁膜の残留形態は、第２の絶縁膜に対して下層でより内側にえぐれるように配された形態となる。
なお、上記それぞれ本発明に係る半導体装置において、前記エピタキシャル成長層上のシリサイド化物をさらに具備したことを特徴とする。
【００１２】
本発明に係る半導体装置の製造方法は、第１導電型のシリコン単結晶基体上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の領域をマスクとし前記シリコン単結晶基体上に第２導電型の不純物を導入する工程と、前記ゲート電極及び前記シリコン単結晶基体上を覆う第１の絶縁膜を形成する工程と、前記第１の絶縁膜上にエッチング選択比の異なる第２の絶縁膜を形成する工程と、前記第２の絶縁膜を選択的に異方性エッチングし前記ゲート電極のサイドウォールを形成する工程と、前記第１の絶縁膜を選択的にウェットエッチングし前記サイドウォール部分にのみ残留させる工程と、シリコンの選択エピタキシャル成長によりエピタキシャル層を形成する工程と、を具備したことを特徴とする。
【００１３】
本発明に係る半導体装置の製造方法は、第１導電型のシリコン単結晶基体上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極及び前記シリコン単結晶基体上を覆う第１の絶縁膜を形成する工程と、前記第１の絶縁膜上にエッチング選択比の異なる第２の絶縁膜を形成する工程と、前記第２の絶縁膜を選択的に異方性エッチングし前記ゲート電極のサイドウォールを形成する工程と、前記第１の絶縁膜を選択的にウェットエッチングし前記サイドウォール部分にのみ残留させる工程と、シリコンの選択エピタキシャル成長によりエピタキシャル層を形成する工程と、前記ゲート電極及び前記サイドウォールの領域をマスクとし前記シリコン単結晶基体上に第２導電型の不純物を導入する工程と、を具備したことを特徴とする。
【００１４】
本発明に係る半導体装置の製造方法は、第１導電型のシリコン単結晶基体上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極及び前記シリコン単結晶基体上を覆う第１の絶縁膜を形成する工程と、前記第１の絶縁膜上にエッチング選択比の異なる第２の絶縁膜を形成する工程と、前記第２の絶縁膜を選択的に異方性エッチングし前記ゲート電極のサイドウォールを形成する工程と、前記第１の絶縁膜を選択的にウェットエッチングし前記サイドウォール部分にのみ残留させる工程と、シリコンの選択エピタキシャル成長によりエピタキシャル層を形成する工程と、前記ゲート電極及び前記サイドウォールの領域をマスクとし前記シリコン単結晶基体上に第２導電型の不純物を導入する工程と、を具備したことを特徴とする。
【００１５】
上記それぞれ本発明に係る半導体装置の製造方法によれば、第２の絶縁膜によるサイドウォールの形成時、エッチング選択比の異なる第１の絶縁膜が下地となってシリコン単結晶基体上を覆っている。その後、第１の絶縁膜は選択的にウェットエッチングするのでシリコン単結晶基体を保護すると共に清浄に保つことができる。
なお、上記それぞれ本発明に係る半導体装置の製造方法において、前記第１導電型のシリコン単結晶基体は絶縁層上に形成されたＳＯＩ基板を用いることを特徴とする。また、前記エピタキシャル層表面をシリサイド化する工程をさらに具備したことを特徴とする。
【００１６】
本発明に係る半導体装置の製造方法は、半導体基体上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の領域をマスクとし前記半導体基体上にソース／ドレインとなる第１の不純物領域を形成する工程と、前記ゲート電極及び前記半導体基体上を覆う第１の絶縁膜を形成する工程と、前記第１の絶縁膜上にエッチング選択比の異なる第２の絶縁膜を形成する工程と、前記第２の絶縁膜を選択的に異方性エッチングし前記ゲート電極のサイドウォールを形成する工程と、前記第１の絶縁膜を選択的にウェットエッチングし前記サイドウォール部分にのみ残留させる工程と、エピタキシャル成長層を形成するエピタキシャル成長工程と、前記ゲート電極及び前記サイドウォールの領域をマスクとし前記半導体基体上に前記ソース／ドレインとなる第２の不純物領域を形成する工程と、を具備したことを特徴とする
【００１７】
本発明に係る半導体装置の製造方法は、半導体基体上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の領域をマスクとし前記半導体基体上にソース／ドレインとなる不純物領域を形成する工程と、前記ゲート電極及び前記半導体基体上を覆う第１の絶縁膜を形成する工程と、前記第１の絶縁膜上にエッチング選択比の異なる第２の絶縁膜を形成する工程と、前記第２の絶縁膜を選択的に異方性エッチングし前記ゲート電極のサイドウォールを形成する工程と、前記第１の絶縁膜を選択的にウェットエッチングし前記サイドウォール部分にのみ残留させる工程と、エピタキシャル成長層を形成するエピタキシャル成長工程とを具備したことを特徴とする。
【００１８】
本発明に係る半導体装置の製造方法は、半導体基体上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極及び前記半導体基体上を覆う第１の絶縁膜を形成する工程と、前記第１の絶縁膜上にエッチング選択比の異なる第２の絶縁膜を形成する工程と、前記第２の絶縁膜を選択的に異方性エッチングし前記ゲート電極のサイドウォールを形成する工程と、前記第１の絶縁膜を選択的にウェットエッチングし前記サイドウォール部分にのみ残留させる工程と、エピタキシャル成長層を形成するエピタキシャル成長工程と、前記ゲート電極及び前記サイドウォールの領域をマスクとし前記半導体基体上に前記ソース／ドレインとなる不純物領域を形成する工程と、を具備したことを特徴とする。
【００１９】
上記それぞれ本発明に係る半導体装置の製造方法によれば、第２の絶縁膜によるサイドウォールの形成時、エッチング選択比の異なる第１の絶縁膜が下地となって半導体基体上を覆っている。その後、第１の絶縁膜は選択的にウェットエッチングするので半導体基体を保護すると共に清浄に保つことができる。
なお、上記それぞれ本発明に係る半導体装置の製造方法において、前記エピタキシャル成長層表面をシリサイド化する工程をさらに具備したことを特徴とする。
【発明を実施するための形態】
【００２０】
図１は、本発明の第１実施形態に係る半導体装置の要部構成を示す断面図である。ＳＯＩ基板１１は、図示しないベース基板等に設けられた埋め込み絶縁膜１０上にシリコン単結晶基体を配している。ＳＯＩ基板１１の素子領域は、素子分離領域１２に囲まれている。ここでのＳＯＩ基板１１は、比較的低濃度のＰ型の不純物が導入されたボディーとしてのＰ−領域１３で構成されている。Ｐ−領域１３上にゲート絶縁膜１４が形成されている。ゲート絶縁膜１４上にゲート電極１５が形成されている。ゲート電極１５にはサイドウォール１６が形成されている。このサイドウォール１６は、エッチング選択比の取れる下層絶縁膜１６１、上層絶縁膜１６２からなる２層構造である。ゲート電極１５の両側の基板１１にはエレベートＳ／Ｄ（ソース／ドレイン）領域１７が形成されている。ここでのエレベートＳ／Ｄ領域１７は、比較的低濃度でＮ型のＮ−領域１７１及び高濃度Ｎ型のＮ＋領域１７２を有する周知のＬＤＤ（Lightly Doped Drain ）構造、及びサイドウォール１６の両側に配されたＮ＋領域１７２上のシリコンエピタキシャル層１７３を含む。シリコンエピタキシャル層１７３は、ポリシリコンでなるゲート電極１５上にも形成されている。
【００２１】
上記サイドウォール１６について、下層絶縁膜１６１は、上層絶縁膜１６２のドライエッチ加工時のストッパ層であると共にＳＯＩ基板１１の保護層となる。下層絶縁膜１６１は、上層絶縁膜１６２のサイドウォール形状加工後に選択的にウェットエッチされたものである。これにより、下層絶縁膜１６１は、上層絶縁膜１６２に対してより内側にえぐれるように配されている。
【００２２】
このような下層絶縁膜１６１、上層絶縁膜１６２の組み合わせについては限定されないが、上述の製法に適う物質を選べばよい。例えば、下層絶縁膜１６１としてＳｉＮ膜、上層絶縁膜１６２としてＳｉＯ２膜が考えられる。この場合、下層のＳｉＮ膜は熱リン酸で選択的にウェットエッチング可能である。また、逆に、下層絶縁膜１６１としてＳｉＯ２膜、上層絶縁膜１６２としてＳｉＮ膜が考えられる。この場合、下層のＳｉＯ２膜はＤＨＦ（希釈フッ酸）で選択的にウェットエッチング可能である。
【００２３】
上記実施形態の構成によれば、サイドウォール１６は２層構造となっている。しかも下層絶縁膜１６１は、上層絶縁膜１６２ドライエッチ加工時のストッパ層であり、そして、Ｓ／Ｄ領域を形成するシリコン単結晶基体（ＳＯＩ基板１１）の保護層となる。これにより、薄いＳＯＩ基板１１であっても必要な厚さを保つことができる。例えばＰＤ（部分空乏型）ＳＯＩ  ＭＯＳＦＥＴや、さらにＳＯＩ層の薄いＳＯＩ層が数十ｎｍのＦＤ（完全空乏型）ＳＯＩ  ＭＯＳＦＥＴにも対応可能である。下層絶縁膜１６１の残留形態は、ウェットエッチングされることから上層絶縁膜１６２に対して下層でより内側にえぐれるように配された形態となる。
【００２４】
図２〜図４は、それぞれ本発明の第２実施形態に係る半導体装置の製造方法の要部を工程順に示す断面図である。前記図１の構成を実現するための一例方法であり、図１と同様の箇所には同一の符号を付して説明する。
図２に示すように、埋め込み絶縁膜１０上にボディーとしてＰ−領域１３を有するＳＯＩ基板１１が形成されている。Ｐ−領域１３はウェル領域として形成されることも考えられる。ＳＯＩ基板１１に対し、埋め込み形の素子分離領域１２を形成する。素子分離領域１２は、例えば窒化膜等を含むマスク部材を伴い、所定パターンのトレンチを形成する。次に、トレンチ内の側壁酸化工程を経て高密度プラズマを利用したＣＶＤ（化学的気相成長）技術によりＣＶＤ酸化膜を堆積する。その後、ＣＭＰ（化学的機械的研磨）技術を利用した平坦化処理及びウェットエッチングを用いたマスク部材の除去を経る。このような素子分離領域１２は、ＳＯＩ基板１１に素子領域を確立させるものである。また、埋め込み形の素子分離領域１２でなく、ＬＯＣＯＳ（選択酸化）分離によって素子分離領域を形成してもよい。
【００２５】
次に、図示しない犠牲酸化膜の形成後、しきい値（Ｖth）調整を兼ねた所定導電型のチャネルイオン注入をする。ここではＮチャネル用のイオン注入である。次いで、ウェットエッチング等で犠牲酸化膜を除去した後、ウェット酸化法等を用いゲート絶縁膜１４を形成する。次いで、例えばＣＶＤ法等によりポリシリコン膜を堆積する。次いで、所定の導電性を得るためのイオン注入を経た後、ポリシリコン電極としてパターニングする。これにより、ゲート電極１５を形成する。
【００２６】
次に、ゲート電極１５の領域をマスクにＬＤＤ構造いわゆるエクステンション領域としての所定条件で不純物イオンを注入する。これにより、図ではＳ／Ｄ領域における低濃度Ｎ−領域１７１が形成される。次に、ＣＶＤ法によりゲート電極１５上を覆うように下層絶縁膜１６１、例えばＳｉＮ膜を、さらに上層絶縁膜１６２、例えばＳｉＯ２膜を堆積する。次に、下層絶縁膜１６１と十分なエッチング選択比が取れるＣＦ系のガスを選び、上層絶縁膜１６２の異方性ドライエッチングを実施する。これにより、サイドウォール形状（１６）を形成する。
【００２７】
次に、図３に示すように、熱リン酸によるウェットエッチング処理を施す。これにより、露出していた下層絶縁膜１６１が選択的に除去され、サイドウォール１６部分にのみ残留する。このようなサイドウォール１６の形成により、上層絶縁膜１６２に対して下層でより内側にえぐれるように配された形態となる（１６Ｕ）。その後、洗浄処理を経る。
【００２８】
次に、図４に示すように、ガスソースＣＶＤ法等により、シリコンの選択エピタキシャル成長を施す。これにより、エピタキシャル層１７３を形成する。次に、ゲート電極１５の領域及びサイドウォール１６をマスクにしてＳ／Ｄ領域として所定条件で不純物イオン注入を実施する。これにより、図では高濃度Ｎ＋領域１７２が形成される。
【００２９】
上記実施形態の方法によれば、上層絶縁膜１６２の加工によるサイドウォール形成時、エッチング選択比の異なる下層絶縁膜１６１が下地となってシリコン単結晶基体のＳＯＩ基板１１表面を覆っている。その後、下層絶縁膜１６１は選択的にウェットエッチングするのでＳＯＩ基板１１を保護すると共に清浄に保つことができる。
【００３０】
図５は、本発明の第３実施形態に係る半導体装置の要部構成を示す断面図であり、前記図１の構成にさらにサリサイドプロセスを経た構成である。すなわち、ゲート電極１５及びＳ／Ｄ領域のシリコンエピタキシャル層１７３上を自己整合的にシリサイド化するサリサイドプロセスを経る。これにより、低抵抗化層（シリサイド層）２０を形成する。デバイスの低抵抗化、高速動作に寄与する。
【００３１】
図６は、本発明の第４実施形態に係る半導体装置の要部構成を示す断面図である。前記第１または第２実施形態に比べて、Ｓ／Ｄ領域における低濃度Ｎ−領域１７１の形成を省略した構成となっている。これにより、シリコンエピタキシャル層１７３の形成後、Ｓ／Ｄ領域として所定条件で不純物イオン注入を実施し、必要な濃度のＮ型領域２７２を形成する。このような構成についても、図示しないが上記図５に示したようなサリサイドプロセスを経る構成としてもよい。
【００３２】
図７は、本発明の第５実施形態に係る半導体装置の要部構成を示す断面図である。また、図８は、図７の構成を得るための途中工程を示す断面図である。前記第１または第２実施形態に比べ、Ｓ／Ｄ領域として、前記図４に示すシリコンエピタキシャル層１７３形成後のイオン注入（１７２）を行わない構成である。例えば、ゲート電極１５を形成した段階で、低濃度Ｎ−領域１７１に準ずる所定条件で不純物イオン注入を実施し、必要な濃度のＮ型領域２７１を形成する。その後、前記第２実施形態の方法と同様に、下層絶縁膜１６１、上層絶縁膜１６２で構成されるサイドウォール１６を形成する（図８）。次に、シリコンエピタキシャル層（例えばノンドープ層）２７３を形成する。その後、前記図５に示したようなサリサイドプロセスを経てシリコンエピタキシャル層２７３をすべてシリサイド化する（図７）。
【００３３】
図９は、本発明の第６実施形態に係る半導体装置の要部構成を示す断面図である。例えばバルクＭＯＳＦＥＴ３１のソース領域またはドレイン領域となる不純物領域３２が示されている。図１と同様の下層絶縁膜１６１、上層絶縁膜１６２によるサイドウォール１６が形成されている。すなわち、上層絶縁膜１６２の加工によるサイドウォール形成時、エッチング選択比の異なる下層絶縁膜１６１が下地となって半導体基体３０表面が保護される。不純物領域３２が浅い場合、不純物領域３２の厚みが維持でき、後のエピタキシャル成長、さらにはシリサイド化に対して高信頼性が得られる。
【００３４】
以上説明したように、各実施形態の構成及び方法によれば、サイドウォールは２層構造とし、しかも下層絶縁膜は、上層絶縁膜ドライエッチ加工時のストッパ層であると共に、Ｓ／Ｄ領域を形成するシリコン単結晶基体（ＳＯＩ基板）の保護層となる。すなわち、サイドウォール加工のドライエッチ時にＳｉ表面を削り取ることはない。しかも、ＳＯＩ基板を清浄に保つことができる。従って、ＰＤ（部分空乏型）ＳＯＩ  ＭＯＳＦＥＴや、さらにＳＯＩ層の薄いＳＯＩ層が数十ｎｍのＦＤ（完全空乏型）ＳＯＩ  ＭＯＳＦＥＴの形成工程に十分対応できる。なお、上記各実施形態では、ＮチャネルＭＯＳＦＥＴについて示したがＰチャネルＭＯＳＦＥＴについても同様の効果が得られる。
また、エピタキシャル成長層はシリコンに限ったことではなく、シリコンゲルマニウムもあり得るので、シリコン単結晶に限らず、他の半導体基体を用いてもよい。また、ＳＯＩ基板に限らず、バルク技術においても本発明を適用することができる。特に、浅いソース／ドレイン領域を有するバルクＭＯＳＦＥＴには有用である。
このような考察の結果、ＳＯＩ層においてもＭＯＳＦＥＴのサイドウォール形成に伴うＳ／Ｄ領域のＳｉ層の汚染、厚み減少を抑制する半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００３５】
【図１】第１実施形態に係る半導体装置の要部構成を示す断面図。
【図２】第２実施形態に係る半導体装置の製造方法を工程順に示す第１断面図。
【図３】図２に続く第２の断面図。
【図４】図３に続く第３の断面図。
【図５】第３実施形態に係る半導体装置の要部構成を示す断面図。
【図６】第４実施形態に係る半導体装置の要部構成を示す断面図。
【図７】第５実施形態に係る半導体装置の要部構成を示す断面図。
【図８】図７の構成を得るための途中工程を示す断面図。
【図９】第６実施形態に係る半導体装置の要部構成を示す断面図。
【符号の説明】
【００３６】
１０…埋め込み絶縁膜、１１…ＳＯＩ基板、１２…素子分離領域、１３…Ｐ−領域、１４…ゲート絶縁膜、１５…ゲート電極、１６…サイドウォール、１６１…下層絶縁膜、１６２…上層絶縁膜、１７…エレベートＳ／Ｄ領域、１７１…Ｎ−領域、１７２…Ｎ＋領域、１７３，２７３…シリコンエピタキシャル層、２０…低抵抗化層（シリサイド層）、２７１，２７２…Ｎ型領域、３０…半導体基体、３１…バルクＭＯＳＦＥＴ、３２…不純物領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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