(57)【要約】【課題】簡易な構成で自在に画素クロックの周波数及び位相変調が可能な画素クロック生成回路を実現する。【解決手段】本が素クロツク生成回路は、高周波クロックを生成する高周波クロック生成手段１０と、画素クロックの遷移タイミングを指示する画素クロック位相データに基づきクロック変調データを生成するクロック変調データ生成手段２０と、前記高周波クロックと前記高周波クロック変調データとに基づき周波数及び位相の変調された変調画素クロックを生成する変調クロック生成手段３０とで構成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
高周波クロックを生成する高周波クロック生成手段と、画素クロックの遷移タイミングを指示する画素クロック位相データに基づきクロック変調データを生成するクロック変調データ生成手段と、前記高周波クロックと前記高周波クロック変調データとに基づき周波数及び位相の変調された変調画素クロックを生成する変調クロック生成手段とを有することを特徴とする画素クロック生成回路。
【請求項２】
請求項１記載の画素クロック生成回路において、前記クロック変調データ生成手段は、前記画素クロック位相データに基づき、前半（あるいは後半）が連続１、後半（あるいは前半）が連続０で、前記１及び／又は０の個数が可変の複数ビットからなるクロック変調データを出力する手段と、前記画素クロック位相データに基づき、前記クロック変調データのロード信号を出力する手段を有することを特徴とする画素クロック生成回路。
【請求項３】
請求項２記載の画素クロック生成回路において、前記クロック変調データ生成手段は、前記画素クロック位相データに基づきロード信号用変換データを生成する手段と、前記高周波クロックを入力し、そのクロック数が前記ロード信号用変換データと一致した時点で前記ロード信号を出力する手段を有することを特徴とする画素クロック生成回路。
【請求項４】
請求項２もしくは３記載の画素クロック生成回路において、前記変調クロック生成手段はシフトレジスタを備え、前記ロード信号に基づき前記クロック変調データを前記シフトレジスタにロードし、前記高周波クロックに基づきシリアルに順次シフトして出力することにより、周波数及び位相の変調された変調画素クロックを生成することを特徴とする画素クロック生成回路。
【請求項５】
請求項４記載の画素クロック生成回路において、前記シフトレジスタは複数列（Ｍ列）で構成されるとともに、各列のシフトレジスタの出力を順次選択するマルチプレクサを更に備え、前記クロック変調データを構成する複数ビットＰ１，Ｐ２，…，ＰＭ，ＰＭ＋１，…をＭビット置きずつ分けたＭグループのデータ｛Ｐ１，ＰＭ＋１，Ｐ２Ｍ＋１，…｝，｛Ｐ２，ＰＭ＋２，Ｐ２Ｍ＋２，…｝，…，｛ＰＭ，Ｐ２Ｍ，Ｐ３Ｍ，…｝を、それぞれＭ列のシフトレジスタにロードして、各シフトレジスタをそれぞれ位相を異にするＭ相の高周波クロック順序でシフトし、前記マルチプレクサにて各シフトレジスタの出力をＭ相の高周波クロックに同期して順次選択することで変調画素クロックを生成することを特徴とする画素クロック生成回路。
【請求項６】
請求項４記載の画素クロック生成回路において、前記シフトレジスタは複数列（Ｍ列）で構成されるとともに、各列のシフトレジスタの出力の位相をそれぞれ調整する位相調整部と該位相調整部の各出力を順次選択するマルチプレクサを更に備え、前記クロック変調データを構成する複数ビットＰ１，Ｐ２，…，ＰＭ，ＰＭ＋１，…をＭビット置きずつ分けたＭグループのデータ｛Ｐ１，ＰＭ＋１，Ｐ２Ｍ＋１，…｝，｛Ｐ２，ＰＭ＋２，Ｐ２Ｍ＋２，…｝，…，｛ＰＭ，Ｐ２Ｍ，Ｐ３Ｍ，…｝を、それぞれＭ列のシフトレジスタにロードして、各シフトレジスタをそれぞれ同一相の高周波クロックで順次シフトし、前記位相調整部にて各シフトレジスタの出力の位相をＭ相の高周波クロックに基づきそれぞれ調整し、前記マルチプレクサにて前記位相調整された各シフトレジスタに対応する出力をＭ相の高周波クロックに同期して順次選択することで変調画素クロックを生成することを特徴とする画素クロック生成回路。
【請求項７】
請求項６記載の画素クロック生成回路において、前記位相調整部はＭ列×Ｎ段のレジスタ群で構成され、Ｍ列の各シフトレジスタの出力をそれぞれ同一相の高周波クロックでＭ列の初段の各レジスタにそれぞれラッチした後、それぞれ位相を異にする高周波クロックでＭ列の各レジスタ群を多段階位相シフトすることを特徴とする画素クロック生成回路。
【請求項８】
請求項１乃至７のいずれか１項に記載の画素クロック生成回路において、前記高周波クロック生成手段は、差動リングオシレータからなるＰＬＬ回路で構成されることを特徴とする画素クロック生成回路。
【請求項９】
請求項８記載の画素クロック生成回路において、前記高周波クロック生成手段は、前記差動リングオシレータの複数位相を出力することにより、位相の異なる多相クロックを生成することを特徴とする画素クロック生成回路。
【請求項１０】
請求項１乃至７のいずれか１項に記載の画素クロック生成回路において、前記高周波クロック生成手段は基本となる基本クロックを遅延させる遅延部を有し、前記遅延部から位相の異なる多相クロックを生成することを特徴とする画素クロック生成回路。
【請求項１１】
請求項１０記載の画素クロック生成回路において、前記高周波クロック生成手段は遅延部における遅延量を制御する遅延量制御部を有することを特徴とする画素クロック生成回路。
【請求項１２】
請求項１１記載の画素クロック生成回路において、前記遅延量制御部は、クロックの遅延量を検出する位相差検出部と誤差増幅部から構成されていることを特徴と画素クロック生成回路。
【請求項１３】
請求項１乃至７のいずれか１項に記載の画素クロック生成回路において、前記高周波クロック生成手段は、差動遅延部、位相比較部、チャージポンプ部、フィルタ部から構成されるＤＬＬ回路を有し、前記差動遅延部から同一周波数で異なる位相を持つ複数の高周波クロックを出力することを特徴とする画素クロック生成回路。
【請求項１４】
請求項１３記載の画素クロック生成回路において、前記ＤＬＬ回路は、前記差動遅延部における遅延量を制御する制御電流に初期値を与える初期値設定部を更に有することを特徴とする画素クロック生成回路。
【請求項１５】
請求項１３もしくは１４記載の画素クロック生成回路において、前記フィルタ部は複数のフィルタから構成され、初期化時に最適値を設定する初期値設定部を有することを特徴とする画素クロック生成回路。
【請求項１６】
光源から出力される光束を、偏向器により走査方向に沿って被走査媒体上を走査させることにより画像を形成する画像形成装置において、
請求項１乃至１５のいずれか１項に記載の画素クロック生成回路を具備することを特徴とする画像形成装置。
【請求項１７】
複数の光源から出力される光束を、偏向器により走査方向に沿って被走査媒体上を走査させることにより画像を形成する画像形成装置において、
請求項１乃至１５のいずれか１項に記載の画素クロック生成回路を具備することを特徴とする画像形成装置。
【請求項１８】
請求項１６もしくは１７記載の画像形成装置において、複数の被走査媒体を有するタンデムカラー機に対応することを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レーザプリンタ、デジタル複写機、その他、広く画像形成装置で使用される画素クロックの生成及び位相制御に関し、詳しくは、画素クロックの高精度の位相制御を実現する画素クロック生成回路及びそれを備えた画像形成装置に関する。
【背景技術】
【０００２】
レーザプリンタ、デジタル複写機等の画像形成装置の一般的構成を図４０に示す。図４０において、半導体レーザユニット４００１から発光されたレーザ光は、回転するポリゴンミラー４００２によりスキャンされ、走査レンズ４００３を介して被走査媒体である感光体４００４上に光スポットを形成し、該感光体４００４を露光して静電潜像を形成する。このとき、１ライン毎に、フォトディテクタ４００５が走査ビームを検出する。位相同期回路４００９は、クロック生成回路４００８のクロックを入力し、フォトディテクタ４００５の出力信号に基づいて、１ライン毎、位相同期のとられた画像クロック（画素クロック）を生成して画像処理ユニット４００６とレーザ駆動回路４００７へ供給する。このようにして、半導体レーザユニット４００１は、画像処理ユニット４００６により生成された画像データと位相同期回路４００９により１ライン毎に位相が設定された画像クロックに従い、半導体レーザの発光時間をコントロールすることにより、被走査媒体上４００４上の静電潜像をコントロールする。
【０００３】
このような走査光学系において、ポリゴンスキャナ等の偏向器の偏向反射面の回転軸からの距離のばらつきは、被走査面上を走査する光スポット（走査ビーム）の走査速度ムラを発生させる。この走査速度ムラは画像の揺らぎとなり画像品質の劣化となる。高品位の画質を要求する場合は走査ムラの補正を行う必要がある。
【０００４】
さらに、マルチビーム光学系の場合、各発光源の発振波長に差があると、走査レンズの色収差が補正されていない光学系の場合に露光位置ずれが発生し、各発光源に対応する光スポットが被走査媒体上を走査する時の走査幅は、発光源ごとに差が生じてしまい、画像品質の劣化の要因になってしまうため、走査幅の補正を行う必要がある。
【０００５】
従来、走査ムラ等の補正を行う技術としては、基本的に画素クロックの周波数を変化させて、走査線に沿った光スポット位置を制御する方法が知られている（例えば、特許文献１、特許文献２参照）。しかしながら、画素クロックの周波数を変化させる従来方式は、一般に画素クロック制御部の構成が複雑であり、かつ、その複雑さは周波変調幅が微小になるにつれて増大するため、きめ細かな制御ができないという問題がある。
【０００６】
これに対して、本出願人は、比較的簡単な構成で画素クロックの位相を制御することが可能な画素クロック生成回路を提案した（例えば、特許文献３参照）。この画素クロック生成回路は、高周波クロックを生成する高周波クロック生成手段と、該高周波クロック生成手段から出力される高周波クロックと画素クロックの遷移タイミングを指示する位相データに基づいて画素クロックを生成し、該画素クロックの周期を変化させる画素クロック生成手段を備えることを基本とするが、画素クロック生成手段は、高周波クロックをカウントする計数手段、該計数手段の計数値と画素クロックの遷移タイミングを指示する位相データを比較する比較手段、該比較手段の結果に基づいて画素クロックの遷移を行う画素クロック制御手段などで構成されるため、その簡単化には限界がある。
【０００７】
【特許文献１】特開平１１−１６７０８１号公報
【特許文献２】特開２００１−２２８４１５号公報
【特許文献１】特開２００３−０９８４６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的、より簡単な構成で位相同期の取られた画像クロックの位相制御を可能にする画素クロック生成回路及びそれを備えた画像形成装置を提供することにある。具体的には、より簡単な構成で、高精度かつ高速動作が可能な画素クロック生成回路及び画像形成装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の画像クロック生成回路は、高周波クロックを生成する高周波クロック生成手段、画素クロックの遷移タイミングを指示する画素クロック位相データ（位相データ）に基づきクロック変調データを生成するクロック変調データ生成手段、高周波クロックとクロック変調データに基づき周波数及び位相の変調された画素クロックを生成する変調クロック生成手段を備えることを基本とする。
【００１０】
クロック変調データ生成手段は、画素クロック位相データに基づき、例えば、前半が連続１、後半が連続０で、１及び／又は０の個数が可変の複数ビットからなるクロック変調データ、及び、該クロック変調データのロード信号を出力する。変調クロック生成手段はシフトレジスタで構成され、上記ロード信号に基づき上記クロック変調データを並列にロードし、高周波クロックに基づきシリアルに順次シフトして出力する。高周波クロック生成手段にはＰＬＬ回路やＤＬＬ回路を使用する。これにより、簡単な構成で画素クロックの周波数及び位相シフトを制御することができ、所望の位置における所望のクロックを生成することが可能となる。
【発明の効果】
【００１１】
本発明によれば、画素クロックの遷移タイミングを指示する画素クロック位相データに基づき、自在に画素クロックの周波数及び位相変調が可能であり、簡易な構成で高速な動作が可能なクロック生成回路を実現することができる。したがって、簡単な高速動作が可能な画像形成装置を提供することが可能になる。
【発明を実施するための最良の形態】
【００１２】
図１に本発明に係る画素クロック生成回路の基本概念図を示す。図１において、高周波クロック生成手段１０は、１ドットを表す画素クロックの周期よりも格段に短い高速な高周波クロックＶＣＬＫを生成する。クロック（ＣＬＫ）変調データ生成手段２０は、画素クロックの遷移タイミングを指示する画素ＣＬＫ位相データに基づき、連続“１”と連続“０”が可変のクロック（ＣＬＫ）変調データを生成する。変調クロック（ＣＬＫ）生成手段３０は、ＣＬＫ変調データ生成手段２０から出力されるＣＬＫ変調データを入力（ロード）し、それを高周波クロックＶＣＬＫに基づいてシフトすることで、画素ＣＬＫ位相データに応じて周波数及び位相の変調された画素クロック（変調画素クロック）を出力する。後述するように、変調ＣＬＫ生成手段３０はシフトレジスタ構成でよい。このため、簡単な構成で、ＶＣＬＫ単位に高精度で画素クロックの周波数及び位相シフトを制御できる。
【００１３】
画素ＣＬＫ位相データ（位相データ）は、走査レンズの特性により生じる走査ムラを補正したり、ポリゴンミラーの回転ムラによるドット位置ずれを補正したり、レーザ光の色収差によって生じるドット位置ずれを補正するために、画素クロックの位相のシフト量を指示するためのデータで、一般に数ビットのデジタル値で与えられる。これについては、例えば、先の特許文献３に詳述されている。
【００１４】
図２に本発明による変調クロックの生成イメージを示す。便宜上、図２では基本周期の１画素クロックを８個の高周波クロックＶＣＬＫで構成し、この基本周期の画素クロックに対して位相をＶＣＬＫの１個分進ませた場合と１個分遅らせた場合に相当する画素クロック（画素ＣＬＫ）を生成するイメージを示している。図２（Ａ）は、位相データが「０」で基本周期の画素クロックを生成する場合であり、８個のＶＣＬＫのうち前半４個をＯＮ、後半４個をＯＦＦとするものである。図２（Ｂ）は、位相データが「−１」の場合であり、この場合には画素クロックを７個のＶＣＬＫで構成し、そのうちの前半４個をＯＮ、後半３個をＯＦＦとすることで、基本周期の画素クロックに対して位相を１進ませた画素クロックを生成する。また、図２（Ｃ）は、位相データが「＋１」の場合であり、この場合には画素クロックを９個のＶＣＬＫで構成し、そのうちの前半４個をＯＮ、後半５個をＯＦＦとすることで、基本周期の画素クロックに対して位相を１遅らせた画素クロックを生成する。
【００１５】
ここで、１画素クロックを構成するＶＣＬＫの個数、そのＯＮ、ＯＦＦ数は、画素ＣＬＫ位相データ（位相データ）に基づいて生成されるＣＬＫ変調データにより決まる。図３は、図２の位相データが０、−１、＋１の場合のＣＬＫ変調データを示したものである。なお、白、黒の矢印は、それぞれデータロードタイミングを示す。
【００１６】
以下、図１の本発明に係る画素クロック生成回路の全体的動作について、図２、図３の例をもとに説明する。
画素ＣＬＫ位相データ（位相データ）が「０」の場合、ＣＬＫ変調データ生成手段２０では、図３（Ａ）に示すような１ドット当り８ビットのＣＬＫ変調データを出力する。変調ＣＬＫ生成手段３０はシフトレジスタで構成され、該８ビットのＣＬＫ変調データを白矢印のタイミングでパラレルにロード（入力）し、高周波クロックＶＣＬＫでシリアルに順次シフトしていく。これにより、変調ＣＬＫ生成手段３０からは図２（Ａ）に示すような基本周期の画素クロックが出力される。
【００１７】
また、位相データが「−１」の場合、ＣＬＫ変調データ生成手段２０では、図３（Ｂ）に示すような１ドット当り７ビットのＣＬＫ変調データを出力する。変調ＣＬＫ生成手段３０は、該７ビットのＣＬＫ変調データを黒矢印のタイミングでパラレルにロードし、ＶＣＬＫでシリアルに順次シフトしていく。これにより、変調ＣＬＫ生成手段３０からは、図２（Ｂ）に示すように、基本周期の画素クロックに対して位相が１ＶＣＬＫ進んだ画素クロックが出力される。
【００１８】
また、位相データが「＋１」の場合、ＣＬＫ変調データ生成手段２０では、図３（Ｃ）に示すような１ドット当り９ビットのＣＬＫ変調データを出力する。変調ＣＬＫ生成手段３０は、該９ビットのＣＬＫ変調データを黒矢印のタイミングでパラレルにロードし、ＶＣＬＫでシリアルに順次シフトしていく。これにより、変調ＣＬＫ生成手段３０からは、図２（Ｃ）に示すように、基本周期の画素クロックに対して位相が１ＶＣＬＫ遅れた画素クロックが出力される。
【００１９】
このように、本発明の画素クロック生成回路によれば、位相データの値に応じて、例えば、ＣＬＫ変調データの連続“０”のビット数を可変とすることによって、次画素クロックの位相を進ませたり遅らせたりすることができる。なお、図２、図３の例では、ＣＬＫ変調データの“１”の数は４個と固定し、“０”の数を４個より多くしたり少なくしたりすることによって、画素クロックの位相を進ませたり遅らせたりしたが、これは単なる一例にすぎないものである。
【００２０】
図４は本発明の画素クロック生成回路を備える画像処理ユニットの要部構成例を示す。ドット位置ずれ検出・制御部１１０では、走査レンズの特性により生じる走査ムラやポリゴミラーの回転ムラによるドット位置ずれを検出し、そのずれ量を補正するための画素ＣＬＫ位相データ（位相データ）を生成して画素クロック生成部１２０へ出力する。ドット位置ずれ検出・制御部１１０については後述する。画素クロック生成部１２０は本発明に係る画素クロック生成回路であり、図１に示したように高周波クロック生成手段１０、ＣＬＫ変調データ生成手段２０及びシフトレジスタ構成の変調ＣＬＫ生成手段３０からなる。ＣＬＫ変調データ生成手段２０は、画素ＣＬＫ位相データに基づいてＣＬＫ変調データ（図３）とロード信号を生成する。変調ＣＬＫ生成手段３０は、ロード信号でＣＬＫ変調データをシフトレジスタにロードし、高周波クロック生成手段１０から出力される高周波クロックに従いシリアルに順次シフトし、周波数及び位相の変調された画素クロック（画素ＣＬＫ）を出力する（図２）。ドット位置ずれ検出・制御部１１０及びＣＬＫ変調データ生成手段２０では、この画素ＣＬＫを基準に１ドット単位で画素ＣＬＫ位相データ、ＣＬＫ変調データ及びロード信号を生成する。一方、変調画像データ生成部１４０は画像データを入力して、同様に画素クロックを基準に変調画像データ（一般にパルス幅変調信号）を生成する。
【００２１】
なお、変調画像データ生成部１４０は、本発明の特徴とするところでないが、例えば、特開２００３−１０３８３１号公報に記載のパルス変調信号生成回路を使用すれば、画素クロック生成部１２０と変調画像データ生成部１４０で同一の高周波クロック生成回路を利用でき、また、両者の使用回路エレメントも類似しており（例えばシフトレジスタ等）、全体を１チップのＡＳＩＣで容易に実現することができる。
【００２２】
以下では、本発明の画素クロック生成回路を構成するＣＬＫ変調データ生成手段２０、変調ＣＬＫ生成手段３０及び高周波クロック生成手段１０について詳述する。
【００２３】
図５はＣＬＫ変調データ生成手段２０の構成例を示す。レジスタ２０１０は、画素ＣＬＫに基づいて画素ＣＬＫ位相データをラッチし、データ変換手段（１）２０１１、データ変換手段（２）２０１２に出力する。データ変換手段２０１１、２０１２は、入力された値によってそれぞれ予め決められたデータを出力するもので、例えばルックアップテーブル（ＬＵＴ）などのメモリが利用される。データ変換手段（１）２０１１は、画素ＣＬＫ位相データ（位相データ）を入力し、前半“１”、後半“０”の所定ビット数のＣＬＫ変調データを出力する。また、データ変換手段（２）２０１２は、画素ＣＬＫ位相データを入力し、ロード信号用変換データを出力してロード信号生成手段２０１３に与える。ロード信号用変換データは、ＣＬＫ変調データのロードタイミング、すなわちロード信号の出力タイミングを示す。ロード信号生成手段２０１３には、高周波クロックＶＣＬＫが入力され、そのクロック数がロード信号用変換データの値と一致したところでロード信号を出力する。ロード信号生成手段２０１３は、例えばプログラマブルカウンタを使用することにより容易に構成できる。また、ロード信号用変換データに応じて、ロード信号の位相をデジタル的に遅らせて出力させるような機能を持たせることにより、ＣＬＫ変調データを所望のタイミングで確実にロードするためのロード信号を生成することができる。
【００２４】
図６は、上記図５に示したＣＬＫ変調データ生成手段２０の動作タイミングチャートを示している。例えば、画素ＣＬＫ位相データが「＋１」のところでは、ＣＬＫ変調データとして“１１１１０００００”が出力され、ＶＣＬＫを９個数えたところでロード信号が出力されている。すなわち、ロード信号の位相を２ＶＣＬＫ遅らせて出力させている。画素ＣＬＫ位相データが「０」、「−１」の場合の動作も容易に類推できる。
【００２５】
次に、図１の変調ＣＬＫ生成手段３０の構成例について説明する。変調ＣＬＫ生成手段３０は基本的にシフトレジスタで構成されるが、これには種々の構成例が考えられる。
【００２６】
図７に、変調ＣＬＫ生成手段３０の１構成例を示す。図７は、変調ＣＬＫ生成手段３０を一段（１列）のシフトレジスタを用いて構成したものである。シフトレジスタ３０１０は、フリップフロップ（ＦＦ）若しくはラッチ３０１１を多段に構成されており、ＣＬＫ変調データＰ１〜Ｐ４を並列に入力（ロード）し、高周波クロックＶＣＬＫに従い、シリアルに順次シフトすることで、画素クロック（画素ＣＬＫ）を出力する。なお、シフトレジスタ３０１０は、最大ビット数のＣＬＫ変調データがロード可能なラッチ数で構成し、先頭のラッチからつめてＣＬＫ変調データをロードする。ＣＬＫ変調データが最大ビット数の場合には、先頭のラッチからつめてロードし、残りのラッチは不使用とする。これは、後述の複数段（列）のシフトレジスタでも同様である。
【００２７】
図８、図９に変調ＣＬＫ生成手段３０に用いるシフトレジスタの具体的な構成例を示す。図８では、セットリセット型ＦＦ３０２１を用いて、シフトレジスタを構成しており、データのロードは、セット若しくはリセットを設定することより行う。図９は、フリップフロップ（ＦＦ）３０３２とマルチプレクサ（ＭＵＸ）３０３１を用いた構成例を示しており、ロード信号に従いＭＵＸ３０３１にてデータを次のＦＦ３０３２にシフトするか設定（データのロード）をするか、を決定する。
【００２８】
図１０に、変調ＣＬＫ生成手段３０を２段（２列）のシフトレジスタで構成した場合の実施例を示す。図１１はその動作タイミングチャートを示している。図１０の構成では、高周波クロックとしてＶＣＬＫとその反転クロックＶＣＬＫＢが使用され、ロード信号はＶＣＬＫをカウントして得られるＬＯＡＤ１とＶＣＬＫＢをカウントして得られるＬＯＡＤ２が使用される。入力データのＣＬＫ変調データはＰ１〜Ｐ８の８ビットとしている。
【００２９】
上列のシフトレジスタ３０１０は、データＰ１、Ｐ３、Ｐ５、Ｐ７をロード信号ＬＯＡＤ１のタイミングでラッチし、ＶＣＬＫでシリアルに順次シフトし、データＤＯ１を出力する。また、下列のシフトレジスタ３０２０は、データＰ２、Ｐ４、Ｐ６、Ｐ８をロード信号ＬＯＡＤ２のタイミングでラッチし、ＶＣＬＫＢでシリアルに順次シフトし、データＤＯ２を出力する。マルチプレクサ（ＭＵＸ）３０９０は、データＤＯ１をＶＣＬＫＢのタイミングで出力し、データＤＯ２をＶＣＬＫのタイミングで出力する。後続のＣＬＫ変調データＰ′１〜Ｐ′８、Ｐ″１〜Ｐ″８についても同様である。これにより、ＣＬＫ変調データに従って変調された画素ＣＬＫがＭＵＸ３０９０から出力される。
【００３０】
図１０のような構成とした場合、高周波クロックＶＣＬＫの倍の速度で画素ＣＬＫを出力することが可能であり、より高速若しくは高解像の構成が実現できる。
【００３１】
図１２に、図１０の構成を発展させて、変調ＣＬＫ生成手段３０を４段（４列）のシフトレジスタで構成した場合の構成例を示す。高周波クロックとしては、図１３に示すような４相のクロックＶＣＬＫ１〜ＶＣＬＫ４が使用され、ロード信号は各クロックＶＣＬＫ１〜ＶＣＬＫ４をカウントして得られるＬＯＡＤ１〜ＬＯＡＤ４が使用される。ＣＬＫ変調データはＰ１〜Ｐ１６の１６ビットとしている。動作は図１０と基本的に同じであり、各列のシフトレジスタ３０１０、３０２０、３０３０、３０４０には、上から順にＶＣＬＫ１、ＶＣＬＫ２、ＶＣＬＫ３、ＶＣＬＫ４のクロックが与えられ、それぞれのクロックに同期したロード信号ＬＯＡＤ１，ＬＯＡＤ２，ＬＯＡＤ３，ＬＯＡＤ４が入力される。ＣＬＫ変調データＰ１〜Ｐ１６は、１列目のシフトレジスタ３０１０にＰ１，Ｐ５，Ｐ９，Ｐ１３のデータ、２列目のシフトレジスタ３０２０にＰ２，Ｐ６，Ｐ１０，Ｐ１４のデータ、３列目のシフトレジスタ３０３０にＰ３，Ｐ７，Ｐ１１，Ｐ１５のデータ、４列目のシフトレジスタ３０４０にＰ４，Ｐ８，Ｐ１２，Ｐ１６のデータがそれぞれロード信号ＬＯＡＤ１、ＬＯＡＤ２ＬＯＡＤ３、ＬＯＡＤ４のタイミングでロードされ、ＭＵＸ部３０９０において、ＶＣＬＫ４〜ＶＣＬＫ１により順次選択されることにより、ＣＬＫ変調データＰ１〜Ｐ６に従って変調された画素ＣＬＫが出力される。
【００３２】
図１２の構成によれば、図１３に示したように、位相がπ／２（９０度）毎に異なるＶＣＬＫ１〜ＶＣＬＫ４を用いれば、ＶＣＬＫの４倍の周波数を持つクロックを生成しなくても、複数列のシフトレジスタから画像クロックを出力することが可能となる。従って、高周波クロックの基本となる周波数は低くても、複数位相の高周波クロックに基づきデータを選択する構成とする事により、より簡易な構成で高速な画像クロックを出力する構成が可能となる。
【００３３】
図１４に、変調ＣＬＫ生成手段３０を４段（４列）のシフトレジスタで構成した場合の別の構成例を示す。図１４の基本動作原理は図１２と同じであるが、図１４の構成では、１つのＶＣＬＫ１とそのクロックに同期したロード信号ＬＯＡＤ１で全シフトレジスタ３０１０、３０２０、３０３０、３０４０を動作させ、位相調整部３０８０において、位相が異なるＶＣＬＫ１〜ＶＣＬＫ４にもとづいて、各シフトレジスタ３０１０、３０２０、３０３０、３０４０の出力ＳＯ０１〜ＳＯ０８の位相をそれぞれ調整してＭＵＸ部３０９０の入力とする。
【００３４】
図１５に図１４の位相調整部３０８０の構成例を示し、図１６にその動作タイミングチャートを示す。図１５では位相調整部３０８０は４列×４段の１６個のレジスタ００〜３３で構成される。クロックＶＣＬＫ１〜ＶＣＬＫ４の位相は、図１３に示したように９０度づつ異なる。入力データはＶＣＬＫ１に同期したＳＯ００〜ＳＯ０３である。すなわち、図１４のシフトレジスタ３０１０〜３０４０の出力データである。それぞれのデータは、図１６に示すタイムチャートに従い、各レジスタ（ＲＥＧ）を伝播して該データの位相を変化させ、最終的には、ＭＵＸ部３０９０がＲＥＧ３０〜３３の出力を安定にラッチできるクロックを選んで選択する。図１６のＲＥＧ３０〜３３に示されるように、例えば、データＳＯ００の場合は、ＲＥＧ３０に出力データｎ０が最も安定にＭＵＸ部３０９０で選択できるステータスであるＶＣＬＫ１とＶＣＬＫ２Ｂのアンド（ＶＣＬＫ１のハイとＶＣＬＫ２のローのアンド）となるように、前段のＲＥＧ２０ではＶＣＬＫ２でラッチされているデータとする。同様に、データＳＯ０１の場合は、ＶＣＬＫ２とＶＣＬＫ３Ｂ（ＶＣＬＫ２のハイとＶＣＬＫ３のローのアンド）で最も安定に選択できるように、前段のＲＥＧ２１ではＶＣＬＫ３でラッチされているデータとする。データＳＯ０２、ＳＯ０３の場合も同様である。このように構成すると、ＭＵＸ部３０９０で選択されて出力される画素ＣＬＫは、図１６のように、高速かつ安定にｎ０、ｎ１、ｎ２、ｎ３の順に出力することが可能となる。
【００３５】
元々、初段のＲＥＧ００〜０３においては、入力データＳＯ００〜ＳＯ０３はＶＣＬＫ１でラッチされているため、上記のようなデータの位相を最も安全に作るためには、３／４ＶＣＬＫ周期遅れのＶＣＬＫを用いる必要がある。例えば、ＶＣＬＫ１でラッチしたデータを、位相を変えて、かつ安定にラッチするには、セットアップ、ホールドタイムを考慮すると、ＶＣＬＫ２やＶＣＬＫ３ではなく、ＶＣＬＫ１より位相が３／４ＶＣＬＫ遅れているＶＣＬＫ４が最も安定的にデータをラッチできる。このため、図１５では、ＲＥＧ１ｘ（ｘ：０、１、２、３）、ＲＥＧ２ｘ、ＲＥＧ３ｘの３段階で位相をシフトする構成としている。この段数は、シフトレジスタの段数（図１４では４段）や、最終的にＭＵＸ３０９０でどのクロックを用いてデータを選択するか、などにより異なる。
【００３６】
図１４の構成は、シフトレジスタ出力の位相を調整する位相調整部３０８０が必要となるが、４列のシフトレジスタ３０１０〜３０４０に対しては、同一クロックとそのクロックに同期したロード信号ＬＯＡＤ１を１つ供給する簡単な構成を実現することができる。ＭＵＸ部３０９０の動作は、前述の様に、シフトレジスタの出力を安定にラッチできるクロックを選んで選択することにより、図１４の構成例では４本のシフトレジスタ出力をシリアルの画像クロックに変換することが可能となる。
【００３７】
なお、ここでは変調ＣＬＫ生成手段３０としてシフトレジスタが４本までの構成例しか示していないが、同様の構成で一般に複数本のシフトレジスタを使用してシリアルの画像クロックを生成することが可能である。また、これまでの構成例では、シフトレジスタ１個あたりの入力データ数を簡単のため４個としているが、入力データ数はどのような数にしても良く、画像クロック１個の解像度や高周波クロックの生成法等により自由に決定すれば良い。
【００３８】
次に、図１の高周波クロック生成手段１０の具体的構成例について説明する。
図１７に画素クロック生成手段１０の構成例を示す。これは、所謂ＰＬＬ回路を使用したものであり、位相比較器１０１１、ループフィルタ１０１２、電圧制御発振器（ＶＣＯ）１０１３、分周器１０１４から構成される。これによれば、基準となるレフアレンスクロック（例えば画素クロック）ＲＥＦＣＬＫに位相調整され、且つ、該クロックＲＥＦＣＬＫの周波数に対してＮ逓倍された高周波クロックＶＣＬＫを生成することが可能である。このＶＣＬＫは、例えばデューティーが略５０％である。ここで、ＶＣＯ１０１３の出力であるＶＣＬＫを反転すればＶＣＬＫの反転クロックＶＣＬＫＢが生成される。また、ＶＣＯ１０１３を多相クロック生成構成とすれば、異相を異にする多相クロックＶＣＬＫ１、ＶＣＬＫ２、…が生成される。多相クロックはＶＣＯ１０１３の出力側に例えばＤＬＬ（ディレィロックループ）回路を付加することでも生成することができる。これについては後述する。
【００３９】
図１８に、反転クロック生成回路の１実施例を示す。これは、入力クロックＩＣＬＫ（ＶＣＬＫ）を偶数段のインバータ１０２１と奇数段のインバータ１０２２に入力し、インバータの遅延量を調整する事により、π（１８０度）位相の異なる正転及び反転クロックＣＬＫ、ＣＬＫＢを生成するものである。この正転及び反転クロックＣＬＫ，ＣＬＫＢは、例えば、図１０に示したシフトレジスタ３０１０、３０２０の高周波クロックＶＣＬＫ，ＶＣＬＫＢに利用される。
【００４０】
図１９に、多相クロック生成回路の１実施例、図２０にその動作タイミングチャートを示す。図１９は、例えば図１７のＶＣＯ１０１３の１構成例を示している。本ＶＣＯは４段の差動型リングオシレータ１０３０で構成され、図に示す結線がなされた場合、出力ＦＯ１，ＦＯ２，ＦＯ３，ＦＯ４は、図２０の様に、π／２（９０度）毎に位相の異なる４相のクロックを生成することができる。このクロックＦ０１，Ｆ０２，Ｆ０３，Ｆ０４は、例えば図１２に示したシフトレジスタ３０１０〜３０４０の高周波クロックＶＣＬＫ１，ＶＣＬＫ２，ＶＣＬＫ３，ＶＣＬＫ４に利用される。このように、差動型のリングオシレータでは、図１８のような反転クロック生成部を持たずとも位相がπ（１８０度）位相の異なる正転及び反転クロックを生成することも容易に実現でき、また、更に偶数段構成として、リングオシレータの中間位相を取り出すことにより、位相がある所望の値毎に異なるクロックを生成することが可能となる。
【００４１】
図１９の構成例では、差動段を２段毎に取り出しているので、π／２（９０度）毎に位相の異なる４相のクロックを出力しているが、一段毎であれば、π／４（４５度）毎に位相の異なる８相のクロックの出力も可能である。同様にして、奇数段、例えば３段構成であれば、π／３（６０度）毎に位相の異なる６相のクロックも生成可能であり、所望のクロック位相数を自在に出力する構成が可能である。
【００４２】
図２１に、位相が異なり位相差が制御された多相クロックを生成する回路に使用される遅延制御部の１実施例を示す。図１８に示したような反転クロック生成部等で生成されるクロックＸ０及びその反転クロックＸ０Ｂは遅延部３０４１に入力され、遅延されたクロックＸ０Ｄ及びＸＯＤＢと入力クロックＸＯ，ＸＯＢを位相遅れ検出部１０４２に入力する。位相遅れ検出部１０４２で検出されたクロックＸＯ，ＸＯＢとクロックＸ０Ｄ，ＸＯＤＢの位相差は、誤差増巾部１０４３において基準信号と比較され、その出力信号により、遅延部１０４１にフィードバックすることにより、遅延量の制御を行う。
【００４３】
図２２は、図２１の遅延量制御部の動作タイミングチャートを示す。まず、クロックＸ０、Ｘ０Ｂが遅延部１０４１により時間ΔＴだけ遅延されてＸ０Ｄ、Ｘ０ＤＢとなる。位相遅れ検出部１０４２の論理は、その出力をＣとすると、Ｃ＝Ｘ０・Ｘ０ＤＢ＋Ｘ０Ｂ・Ｘ０Ｄで表される。位相遅れ検出部１０４２の論理をこのようにしている理由は、入力パルスＸ０，Ｘ０Ｂのデューティが５０％でなくても位相遅れ量が正確に検出できるようにするためである。この場合、位相遅れ検出部１０４２の出力信号Ｃは、図２２に示すような遅延時間ΔＴのパルスがＴ／２周期で現れる波形となる。ここで、位相遅れ検出部１０４２の出力信号Ｃは電流出力であり、その電流値はＮ×Ｉｒｅｆとする。
【００４４】
誤差増幅部１０４３は、位相遅れ検出部１０４２の電流出力Ｃと、基準信号となる基準電流Ｉｒｅｆを比較して、遅延部１０４１の遅延量を決定する電流Ｉｄｅｌａｙを生成する。この場合、例えば、Ｎ＝４とすれば、遅延時間ΔＴ＝Ｔ／８となる場合にＣの積分波形の積分値がＩｒｅｆとなるので、遅延時間ΔＴ＝Ｔ／８となるように遅延部１０４１の遅延量が制御される。一般に、
遅延時間ΔＴ＝Ｔ／２Ｎ
と表すことができる。つまり、Ｎを自由に設定することにより、入力信号Ｘ０，Ｘ０の半分の周期Ｔ／２の範囲内の遅延で、遅延時間ΔＴが制御されたパルス信号を自由に得ることができる。
【００４５】
図２３は、上記図２１の遅延量制御部をバイポーラトランジスタで構成した具体的回路例を示す。トランジスタＱ１６〜Ｑ１８及び抵抗Ｒ０で構成される電流源１１５０により、遅延量生成部１１４１の遅延量を決定する電流Ｉｄｅｌａｙが生成される。入力されたパルス信号Ｘ０，Ｘ０Ｂは、トランジスタＱ２１，Ｑ２２で構成される差動回路１０５１を介して、トランジスタＱ１，Ｑ２で構成されるダイオード負荷回路１０５２、及びトランジスタＱ１９，Ｑ２０で構成されるエミッタフォロワ回路１０５３により遅延される。
【００４６】
トランジスタＱ１，Ｑ２で構成されるダイオード負荷回路１０５２の出力は非常に小さい振幅を有するので、トランジスタＱ１９，Ｑ２０で構成されるエミッタフォロワ回路１０５３の出力信号がトランジスタＱ３，Ｑ４及び抵抗Ｒ３，Ｒ４で構成される２値化回路１０５４を介して出力されることで、スイングが調整される。トランジスタＱ５〜Ｑ１０で構成されるＥＣＬ論理回路１０５５は、その出力をＣとすると、上記２値化回路１０５４からの入力信号Ｘ０Ｄ，Ｘ０ＤＢにより
Ｃ＝Ｘ０Ｂ・Ｘ０Ｄ＋Ｘ０・Ｘ０ＤＢ
とし、その出力電流ＩｃはトランジスタＱ１１，Ｑ１２で構成されるカレントミラー回路１０５６により反転されてトランジスタＱ１４及び抵抗Ｒ１で生成される基準電流Ｉｒｅｆと比較される。比較部１０５７であるトランジスタＱ１４のコレクタは、ハイインピーダンスであり、また対グランドＧＮＤに対して容量Ｃ１が接続されていることにより、ＩｃとＩｒｅｆとが比較され、その比較出力がトランジスタＱ１５及び抵抗Ｒ０による電流源１０５８で生成される電流となる。
【００４７】
ここで、トランジスタＱ１５〜Ｑ１８及び抵抗Ｒ０で構成される電流源１１５０，１０５８は、エミッタ抵抗がそれぞれ抵抗Ｒ０であることより、それぞれに流れる電流が同じとなるカレントミラー回路となっている。つまり、トランジスタＱ１５及び抵抗Ｒ０で生成される電流はＩｄｅｌａｙとなり、遅延量生成部１０４１の遅延量が所望の遅延量となるようにトランジスタＱ１５〜Ｑ１８及び抵抗Ｒ０で構成されるカレントミラー回路の出力電流ＩｄｅｌａｙがトランジスタＱ１５及び抵抗Ｒ０による出力で制御される。
【００４８】
ここで、トランジスタＱ１３及び抵抗Ｒ２で構成される電流源１０５９の電流をＩｒｅｆのＮ倍とすると、上述のように
遅延時間ΔＴ＝Ｔ／２Ｎ
となる遅延パルス信号Ｘ０Ｄ、Ｘ０ＤＢを得ることができる。例えば、Ｎ＝４の場合には、
Ｒ１：Ｒ２＝４：１
トランジスタＱ１３のエリアファクタ（エミッタ面積）：トランジスタＱ１４のエリアファクタ（エミッタ面積）＝４：１
となるように設定すれば、正確に４×Ｉｒｅｆなる電流をトランジスタＱ１３及び抵抗Ｒ２で構成される電流源１０５９に流すことが可能であるので、遅延時間ΔＴ＝Ｔ／８、つまり位相遅れ量としてはΔθ＝π／４の遅延パルス信号Ｘ０Ｄ、Ｘ０ＤＢを生成することができる。
【００４９】
図２４に、上記遅延量制御部を利用した多相クロック生成回路の１構成例を示す。例えば、図１７のＶＣＯ１０１３の出力より生成されたクロックＶＣＯ１（ＶＣＬＫ）及びその反転信号ＶＣＯ１Ｂ（ＶＣＬＫＢ）を、この多相クロック生成回路１０６０の遅延制御部１０６１と遅延クロック生成部１０６２に入力する。遅延量制御部１０６１は、図２１、図２３に示すような遅延量生成部、位相遅れ検出部、誤差増幅部から構成されており、出力は遅延量を制御する制御電流Ｉｄｅｌａｙである。遅延クロック生成部１０６２は、図２３の遅延量生成部１０４１と同じで良く、制御電流Ｉｄｅｌａｙに基づき遅延量が制御されたクロックＤＶＣＯ１，ＤＶＣＯ１Ｂを出力する。図２５は、２相クロック（正転、反転クロック）から９０度ごとに位相の異なる４相クロックを生成する例を示している。
【００５０】
図２６には、図２４を発展させ更に異なる多相クロック生成回路の構成例を示す。この構成例では、遅延クロック生成部を１０７２，１０７３，１０７４の３個持つ事により、位相の４５度ごとに異なる８相クロックを生成可能である。同様にして、基準となるＶＣＯクロックに対し、位相差が制御され、また位相差を自由に設定できるクロックを生成することが実現できる。
【００５１】
図２７に、ＤＬＬ（ディレィロックループ）回路を用いた多相クロック生成部の１構成例を示す。図２７において、位相周波数比較器１０８１、チャージポンプ１０８２、フィルタ１０８３、ＶＯＣ１０４８はＰＬＬ回路１０８０を構成し、これの動作は図１７と基本的に同様である。ここで、ＶＯＣ１０８４はＶＣＯ１及びその反転信号ＶＣＯ１Ｂを出力するとする。ＤＬＬ回路１０９０は差動遅延部１０９１、位相比較器１０９２、チャージポンプ１０９３、フィルタ１０９４で構成される。ＶＣＯ１０８４の出力ＶＣＯ１及びその反転信号ＶＣＯ１Ｂを差動遅延部１０９１に入力し、該差動遅延部１０９１の段数に応じた多相クロックを生成する。この差動遅延部１０９１の出力の基準となるＣＬＫと位相が３６０度遅れたＣＬＫを位相比較器１０９２に入力し、該位相比較器１０９２の出力をチャージポンプ１０９３を介して差動遅延部１０９１に入力し遅延量を制御することにより、より位相精度の高い多相クロックを生成することができる。
【００５２】
図２８にＤＬＬ回路を用いて多相クロックを生成する別の構成例を示す。図２８は、図２７の構成においてチャージポンプ１０９３と差動遅延部１０９１の間に更に差動遅延部入力部１０９５を設けたものである。この差動遅延部入力部１０９５で差動遅延部１０９１に流す電流をある程度あらかじめ設定しておく。そうすることにより、差動遅延部１０９１のゲインを低減することが可能となり、また、ＤＬＬがロックするまでの時間を短縮することができる。
【００５３】
図２９に差動遅延部入力部１０９５の構成例を示す。ここでは、例として４つの電流源を用意し、それぞれのスイッチＳＷ１〜ＳＷ４をレジスタ１０９６からの選択信号でＯＮ／ＯＦＦすることにより、差動遅延部１０９１に流す電流のデフォルトの電流値を設定する。レジスタ１０９６には所望の値をあらかじめ設定しておく。その電流とチャージポンプの出力によって決まる電流とを足し合わせて差動遅延部１０９１に流す電流が決定される。このような構成にすることにより、デフォルトの電流値の選択範囲を広げることができ、差動遅延部１０９１のゲインを低減することが可能となり、またＤＬＬがロックするまでの時間を短縮することが可能となる。
【００５４】
図３０にフィルタ１０９４の構成例を示す。ここでは、例として４つのラグリードフィルタ１〜４を用意し、それぞれのスイッチＳＷ１１〜ＳＷ１４をレジスタ１０９７からの選択信号でＯＮ／ＯＦＦすることによりフィルタの値を決定する。ここでも、レジスタ１０９７の値はあらかじめ設定しておく。このような構成にすることにより、フィルタの選択範囲を広げてより適正なフィルタを選択することができ、クロックのジッタを低減することが可能となる。
【００５５】
なお、図２８、図２９、図３０の構成は、集積化を前提としており、集積化することにより、低消費電力、小型化することができる。
【００５６】
図３１に本発明に係る画素クロック生成回路を使用した画像形成装置の一実施例の全体構成図を示す。半導体レーザ２０１からのレーザ光は、コリメータレンズ２０２、シリンダーレンズ２０３を通り、ポリゴンミラー２０４によりスキャン（走査）され、ｆθレンズ２０５、トロイダルレンズ２０６を通り、ミラー２０８で反射し、感光体２０８に入射することにより、感光体２０８上に画像（静電潜像）を形成する。この走査レーザ光の始点、終点をフォトセンサ１０１，１０２により検出してドット位置ずれ検出・制御部１１０に入力する。ドット位置ずれ検出・制御部１１０では、フォトセンサ１０１，１０２間をレーザ光が走査される時間を測定し、基準の時間と比較するなどしてずれ量を求め、そのずれ量を補正する画素ＣＬＫ位相データ（位相データ）を生成して本発明の画素クロック生成部１２０へ出力する。なお、フォトセンサ１０１の出力信号は、ライン同期信号として画像処理部１３０にも与える。
【００５７】
ここで、ドット位置ずれ検出・制御部１１０では、走査レンズの特性により生ずる走査ムラを補正するようなライン毎に常に同じ補正をするための位相データだけでなく、ポリゴンミラーの回転ムラのようなライン毎に変化する補正にも対応するための位相データも生成し、画素ＣＬＫ位相データとして画素クロック生成部１２０へ出力する。また、後述のマルチビーム走査装置を使用する場合には、フォトセンサ１０１，１０２の組を複数設けることにより、複数ライン分の画素ＣＬＫ位相データ（位相データ）を同時に生成し出力することが可能である。
【００５８】
画素クロック生成部１２０では、これまで説明したように、ドット位置ずれ検出・制御部１１０からの画素ＣＬＫ位相データに基づいて周波数及び位相の変調された変調画素クロックを生成し、画像処理部１３０と変調画像データ生成部１４０に与える。画像処理部１３０は、画素クロックを基準に画像データを生成し、変調画像データ生成部１４０は、この画像データを入力して、同様に画素クロックを基準にレーザ駆動データ（変調画像データ）を生成し、レーザ駆動部１５０を介して半導体レーザ２０１を駆動する。これにより、感光体２０８には、位置ずれのない画像を形成することができる。
【００５９】
図３２はマルチビーム走査装置（マルチビーム光学系）の一実施例の構成図を示す。この実施例では、図３３に示すように、２個の発光源が間隔ｄｓ＝２５μｍでモノリシックに配列された半導体レーザアレイ３００をｎ＝２個用い、コリメートレンズ３０５の光軸Ｃを対称として副走査方向に配置される。
【００６０】
図３２において、半導体レーザアレイ３０１、３０２はコリメートレンズ３０３、３０４との光軸を一致させ、主走査方向に対称に射出角度を持たせ、ポリゴンミラー３０７の反射点で射出軸が交差するようレイアウトされている。各半導体レーザアレイ３０１，３０２より射出した複数のビームはシリンダレンズ３０８を介してポリゴンミラー３０７で一括して走査され、ｆθレンズ３１０、トロイダルレンズ３１１、ミラー３１２により感光体３１３上に結像される。画像処理部１３０内のバッファメモリには各発光源ごとに１ライン分の印字データが蓄えられ、ポリゴンミラー１面毎に読み出されて、４ラインずつ同時に記録がおこなわれる。
【００６１】
図３４は、マルチビーム走査装置の光源ユニットの構成例を示す。半導体レーザアレイ４０３、４０４は各々主走査方向に所定角度、実施例では約１．５°微小に傾斜したベース部材４０５の裏側に形成した図示しないかん合穴４０５−１、４０５−２に個別に円筒状ヒートシンク部４０３−１、４０４−１をかん合し、押え部材４０６、４０７の突起４０６−１、４０７−１をヒートシンク部の切り欠き部に合わせて発光源の配列方向を合わせ、背面側からネジ４１２で固定される。また、コリメートレンズ４０８、４０９は各々その外周をベース部材４０５の半円状の取付ガイド面４０５−４、４０５−５に沿わせて光軸方向の調整を行い、発光点から射出した発散ビームが平行光束となるよう位置決めされ接着される。
【００６２】
なお、本実施例では、上記したように各々の半導体レーザアレイからの光線が主走査面内で交差するように設定するため、光線に沿ってかん合穴４０５−１、４０５−２および半円状の取付ガイド面４０５−４、４０５−５を傾けて形成している。
【００６３】
ベース部材４０５はホルダ部材４１０に円筒状係合部４０５−３を係合し、ネジ４１３を貫通穴４１０−２を介してネジ穴４０５−６、４０５−７に螺合して固定され光源ユニットを構成する。
【００６４】
光源ユニットは、光学ハウジングの取付壁４１１に設けた基準穴４１１−１にホルダ部材の円筒部４１０−１をかん合し、表側よりスプリング６１１を挿入してストッパ部材６１２を円筒部突起４１０−３に係合することでホルダ部材４１０は取付壁４１１の裏側に密着して保持される。この時、スプリングの一端を突起４１１−２に引っかけることで円筒部中心を回転軸とした回転力を発生し、回転力を係止するように設けた調節ネジ６１３により、光軸の周りθにユニット全体を回転し、図３６（１）に示すように各ビームスポット列を１ライン分ずらして交互に配列するように調節する。
【００６５】
アパーチャ４１５は各半導体レーザアレイ毎にスリットが設けられ、光学ハウジングに取り付けられて光ビームの射出径を規定する。
【００６６】
図３５は光源ユニットの別の実施例を示し、２個の半導体レーザアレイからの光ビームをビーム合成手段を用いて合成した例を示す。半導体レーザアレイ６０３，６１３およびコリメートレンズ６０５，６０６は図３４の実施例と同様、ベース部材６０１、６０２に各一つずつ支持され、第１、第２の光源部を構成する。第１のベース部材６０１、第２のベース部材６０２は共通のフランジ部材６０７に設けた穴６０７−１、６０７−２に円筒状係合部を係合してネジ固定される。第２のベース部材６０２には調節ネジ６０６が螺合され、この突出量を裏側から調節することで両腕部６０２−１を捩じって半導体レーザアレイおよびコリメートレンズの保持部だけが副走査方向βに傾けることができる。これにより、各々のビームスポットの配列を１ライン分ずらし、図３６（２）における配列となるよう調節する。
【００６７】
平行四辺形柱部と三角柱部からなるプリズム６０８は、第２の光源部の各ビームを斜面６０８−１で反射し、ビームスプリッタ面６０８−２で反射されて、直接通過してきた第１の光源部の各ビームに近接させて射出する。近接された複数のビームはポリゴンミラーで一度に走査され、感光体上に各々ビームスポットを結像する。アパーチャ６１５は同様に光学ハウジングに支持さる。実施例では各半導体レーザアレイからの光ビームはほぼ重なっているため共通のスリット６１５を設けている。フランジ部材６０７はホルダ部材６０９に保持され、光学ハウジングへは上記実施例と同様、取付壁６１０に設けた基準穴６１０−１にホルダ部材の円筒部６０９−１をかん合し、ユニット全体を回転することで、各々のビームスポットの配列の傾きを補正できるようにしている。
【００６８】
図３７は、図３４に示す光源ユニット（７０１とする）を光学ハウジングに搭載してマルチビーム走査装置を構成した様子を示す。光源ユニット７０１の背面には半導体レーザの制御を司る駆動回路が形成されたプリント基板７０２が装着され、光軸と直交する光学ハウジング７０４の壁面に上記したスプリング６１１により当接され、調節ネジ７０３により傾きが合わせられ姿勢が保持される。尚、調節ネジ７０３はハウジング壁面に形成された突起部に螺合される。光学ハウジング内部には、シリンダレンズ７０５、ポリゴンミラーを回転するポリゴンモータ７０８、ｆθレンズ７０６、トロイダルレンズ、および折り返しミラー７０７が各々位置決めされ支持され、また、同期検知センサを実装するプリント基板７０９は、ハウジング壁面に光源ユニットと同様、外側より装着される。光学ハウジング７０４は、カバー７１１により上部を封止し、壁面から突出した複数の取付部７１０にて画像形成装置本体のフレーム部材にネジ固定される。
【００６９】
図３８は上記光走査装置を搭載した画像形成装置の内部構成例を示す。被走査面である感光体ドラム８０１の周囲には感光体を高圧に帯電する帯電チャージャ８０２、光走査装置８００により記録された静電潜像に帯電したトナーを付着して顕像化する現像ローラ８０３、現像ローラにトナーを供給するトナーカートリッジ８０４、ドラムに残ったトナーを掻き取り備蓄するクリーニングケース８０５が配置される。感光体ドラム８０１へは上記したように１面毎に複数ライン同時に潜像記録が行われる。記録紙は給紙トレイ８０６から給紙コロ８０７により供給され、レジストローラ対８０８により副走査方向の記録開始のタイミングに合わせて送りだされ、感光体ドラム８０１を通過する際に転写チャージャ８０９によってトナーが転写され、定着ローラ８１０で定着して排紙ローラ８１１により排紙トレイ８１２に排出される。
【００７０】
図３９に、これまで説明してきた光走査装置及び画像形成装置を、複数の感光体を有する多色対応の画像形成装置であるタンデムカラー機に適用した実施例を示す。ただし、図３９では本発明に関係する副走査断面の構成例のみを示している。図３９中、９０１はポリゴンミラー、９０２は走査レンズ１，９０３，９０４は折返しミラー、９０５は走査レンズ２、９０６は折返しレンズ、９０７は半透明部材、９０８は感光体、９０９は検出器である。他の光学系も同様である。また、９１０は中間転写ベルトである。
【００７１】
図３９では、ポリゴンミラー９０１を２段として走査光学系を上下に配備し、さらに走査光学系を偏向手段を中心とし、対向させて配備することにより、４つの被走査面に対応させた各走査光学系を配備している。このとき、有効画角の外の両側に配備されたミラーによりビームを各検出器に導光する。また、中間転写レベル９１０上に計測用のパターン像を形成し、各走査光学系毎に複数個配備されたセンサを用いて各色毎のドット位置を計測する。このとき、これまで説明したような補正を行うことにより高精度かつ経時変化に対応したドット位置補正が可能になる。
【００７２】
タンデムカラー機はシアン、マゼンダ、イエロー、ブラックの各色に対応した別々の感光体が必要であり、光走査光学系はそれぞれの感光体に対応して、別の光路を経て潜像を形成する。したがって、各感光体上で発生する主走査ドット位置ずれは異なる特性を有する場合が多い。そこで、これまで説明したような光走査装置を、タンデムカラー機に展開することにより、主走査ドット位置ずれが良好に補正された高画質な画像を得ることができる。特に画質の面では各ステーション間の色ずれを効果的に低減した、色再現性の良い画像が得られる。
【００７３】
例えばタンデムカラー機において、ステーション間の色ズレが数１０μｍ程度発生している場合、主走査位置ずれ量が１／８ドットを越えた画素クロックにおいて位相シフトをかけ主走査位置ずれの補正を行うことで、１２００ｄｐｉであれば１／８ドット相当である約２．６μｍ（２１．２μｍ／８）までドット位置ずれ量を低減できる。
【図面の簡単な説明】
【００７４】
【図１】本発明に係る画素クロック生成回路の基本構成図である。
【図２】本発明に係る変調画素クロック生成イメージを示す図である。
【図３】画素ＣＬＫ位相データとＣＬＫ変調データの対応例を示す図である。
【図４】本発明の画素クロック生成回路を含む画像処理ユニットの主要構成例を示す図である。
【図５】ＣＬＫ変調データ生成手段の構成例を示す図である。
【図６】図５の動作タイミンクチャートである。
【図７】変調ＣＬＫ生成手段に使用するシフトレジスタの一実施例を示す図である。
【図８】シフトレジスタの具体的構成例を示す図である。
【図９】シフトレジスタの他の具体的構成例を示す図である。
【図１０】変調ＣＬＫ生成手段の２段シフトレジスタ構成の実施例を示す図である。
【図１１】図１０の動作タイミングチャートである。
【図１２】変調ＣＬＫ生成手段の４段シフトレジスタ構成の一実施例を示す図である。
【図１３】４相クロックのタイミングチャートである。
【図１４】変調ＣＬＫ生成手段の４段シフトレジスタ構成の別の一実施例を示す図である。
【図１５】図１４の位相調整部の構成例を示す図である。
【図１６】図１５の動作タイミングチャートである。
【図１７】高周波クロック生成手段の構成例を示す図である。
【図１８】反転クロック生成回路の構成例を示す図である。
【図１９】多相クロック生成回路の具体的構成例を示す図である。
【図２０】図１９の動作タイミングチャートである。
【図２１】多相クロック生成回路に使用される遅延量制御部の一実施例を示す図である。
【図２２】図２１の動作タイミング図である。
【図２３】図２１の遅延量制御部の具体的構成例を示す図である。
【図２４】図２１の遅延量制御部を使用した多相クロック生成回路の一実施例を示す図である。
【図２５】図２４の動作タイミングチャートである。
【図２６】多相クロック生成回路の別の実施例を示す図である。
【図２７】多相クロック生成回路の更に他の実施例を示す図である。
【図２８】図２７のＤＬＬ部の別の構成例を示す図である。
【図２９】図２８の差動遅延入力部の具体的構成例を示す図である。
【図３０】図２８のフィルタ部の具体的構成例を示す図である。
【図３１】本発明の画素クロック生成回路を適用した画像形成装置の一実施例を示す全体構成図である。
【図３２】本発明による画像形成装置に使用されるマルチビーム走査装置の全体的構成図である。
【図３３】２チャンネル半導体レーザアレイの構成図である。
【図３４】マルチビーム走査装置の光源ユニットの分解構成図である。
【図３５】マルチビーム走査装置の別の光源ユニットの分解構成図である。
【図３６】図３４及び図３５の光源ユニットにおけるピームスポット配列を示す図である。
【図３７】マルチビーム走査装置を光学ハウジングに搭載した様子を示す図である。
【図３８】光走査装置を搭載した画像形成装置の内部構造を示す図である。
【図３９】タンデムカラー機の主要部の構成例を示す図である。
【図４０】従来の画像形成装置の全体的構成図である。
【符号の説明】
【００７５】
１０    高周波クロック生成手段
２０    ＣＬＫ変調データ生成手段
３０    変調ＣＬＫ生成手段
１１０    ドット位置ずれ検出・制御部
１２０    画素クロック生成部
１３０    画像処理部
１４０    変調画像データ生成部
１５０    レーザ駆動部
２００    レーザ走査光学系
２０１    半導体レーザ
２０４    ポリゴンミラー
２０８    感光体
１０８０    ＰＬＬ回路
１０９０  ＤＬＬ回路
２０１０  レジスタ
２０１１、２０１２  データ変換手段
２０１３  ロード信号生成手段
３０１０〜３０４０  シフトレジスタ
３０８０  位相調整部
３０９０  マルチプレクサ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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