(57)【要約】【課題】  ＭＩＳＦＥＴのしきい値を精度よく制御できる技術を提供する。【解決手段】  ＡＬＤ法を用いてゲート絶縁膜６上にｎ型の不純物であるＡｓからなる不純物層７を１ＭＬ〜２ＭＬ程度形成した後、半導体基板１上に多結晶シリコン膜および金属膜を順次堆積し、これらの積層膜をパターニングした後に基板１に熱処理を施して多結晶シリコン膜および金属膜をフルシリサイド化しゲート電極１０を形成する。金属膜としては、ゲート絶縁膜６の両界面での反応が起こらない温度でフルシリサイド化でき、ゲート電極１０のエネルギーギャップがシリコンのミッドギャップとなるような金属を選択する。【選択図】  図１２
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【特許請求の範囲】
【請求項１】
ＭＩＳＦＥＴを有する半導体装置の製造方法であって、
（ａ）半導体基板上にゲート絶縁膜を形成する工程、
（ｂ）前記ゲート絶縁膜上に第１不純物層を形成する工程、
（ｃ）前記第１不純物層上にシリコン膜を形成する工程、
（ｄ）前記シリコン膜上に金属膜を形成する工程、
（ｅ）前記金属膜、前記シリコン膜および前記第１不純物層をパターニングする工程、
（ｆ）前記（ｅ）工程後、前記金属膜と前記シリコン膜とを反応させてゲート電極となる金属化合物膜を形成する工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
ＭＩＳＦＥＴを有する半導体装置の製造方法であって、
（ａ）半導体基板上にゲート絶縁膜を形成する工程、
（ｂ）前記ゲート絶縁膜上に第１不純物層を形成する工程、
（ｃ）前記第１不純物層上にシリコン膜を形成する工程、
（ｄ）前記シリコン膜上に金属膜を形成する工程、
（ｅ）前記金属膜、前記シリコン膜および前記第１不純物層をパターニングする工程、
（ｆ）前記（ｅ）工程後、前記金属膜と前記シリコン膜とを反応させてゲート電極となる金属化合物膜を形成する工程、
を含み、
前記金属膜は６００℃以下の熱処理によってフルシリサイド化できる金属を主成分とすることを特徴とする半導体装置の製造方法。
【請求項３】
ＭＩＳＦＥＴを有する半導体装置の製造方法であって、
（ａ）半導体基板上にゲート絶縁膜を形成する工程、
（ｂ）前記ゲート絶縁膜上に第１不純物層を形成する工程、
（ｃ）前記第１不純物層上にシリコン膜を形成する工程、
（ｄ）前記シリコン膜上に金属膜を形成する工程、
（ｅ）前記金属膜、前記シリコン膜および前記第１不純物層をパターニングする工程、
（ｆ）前記（ｅ）工程後、前記金属膜と前記シリコン膜とを反応させてゲート電極となる金属化合物膜を形成する工程、
を含み、
前記第１不純物層はＡＬＤ法によって形成することを特徴とする半導体集積回路装置の製造方法。
【請求項４】
ＭＩＳＦＥＴを有する半導体装置の製造方法であって、
（ａ）半導体基板上にゲート絶縁膜を形成する工程、
（ｂ）前記ゲート絶縁膜上に第１不純物層を形成する工程、
（ｃ）前記第１不純物層上にシリコン膜を形成する工程、
（ｄ）前記シリコン膜上に金属膜を形成する工程、
（ｅ）前記金属膜、前記シリコン膜および前記第１不純物層をパターニングする工程、
（ｆ）前記（ｅ）工程後、前記金属膜と前記シリコン膜とを反応させてゲート電極となる金属化合物膜を形成する工程、
を含み、
前記第１不純物層はイオン注入法によって形成することを特徴とする半導体集積回路装置の製造方法。
【請求項５】
ＭＩＳＦＥＴを有する半導体装置の製造方法であって、
（ａ）半導体基板上にゲート絶縁膜を形成する工程、
（ｂ）前記ゲート絶縁膜上に第１不純物層を形成する工程、
（ｃ）前記第１不純物層上に第１導電性膜を形成する工程、
（ｄ）前記第１導電性膜および前記第１不純物層をパターニング、ゲート電極を形成する工程、
を含み、
前記第１導電性膜は、シリコンのエネルギーギャップのミッドギャップとなる仕事関数を有する導電性物質を主成分とすることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
近年、ＭＩＳＦＥＴをはじめとする半導体素子の高集積化の要求から、半導体素子を微細に加工することが求められている。ＭＩＳＦＥＴの特性はゲート絶縁膜の静電容量に左右されるものであり、ＭＩＳＦＥＴを微細に加工した場合でも特性を同じくするために、ゲート絶縁膜の静電容量が変化しないように加工することが求められている。微細加工に伴って、ゲート絶縁膜は面積が小さくなってしまうことから、その静電容量を保つためにはゲート絶縁膜の膜厚を薄くする手段が用いられている。
【０００３】
ここで、ゲート絶縁膜として酸化シリコン膜を選択した場合には、膜厚が薄くなることによって、チャネルを流れる電子がゲート絶縁膜によって形成されている障壁を通り抜けてゲート電極に流れ込んでしまう、いわゆるトンネル電流の発生が懸念される。そこで、ゲート絶縁膜として、酸化シリコン膜より誘電率の大きい薄膜（以降、高誘電率膜と記す）を用いることによって、酸化シリコン膜を用いた場合に比べて膜厚を薄くすることなくゲート絶縁膜の静電容量を保つ手段が検討されている。
【０００４】
たとえば、特許文献１および非特許文献１では、高誘電率膜をゲート絶縁膜として用い、しきい値電圧調整用の不純物が導入された多結晶シリコンと金属との化合物膜から形成されたゲート電極を有するＭＩＳＦＥＴについて開示されている。
【特許文献１】米国特許第６５５５４５３号明細書
【非特許文献１】J. Kedzierski et al., “Threshold voltage control in NiSi-gated MOSFETs through silicidation induced impurity segregation (SIIS)”, IEDM 2003, p.315-318
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者は、高誘電率膜をゲート絶縁膜として用いたＭＩＳＦＥＴのしきい値を制御する技術について検討している。以下は、本発明者らが検討した技術の一例である。
【０００６】
すなわち、高誘電率膜をゲート絶縁膜として用いたＭＩＳＦＥＴを形成する工程においては、シリコンからなる半導体基板上にゲート絶縁膜となる高誘電率膜および多結晶シリコン膜を順次堆積する。次いで、その多結晶シリコン膜にしきい値調整用の不純物を注入した後、その不純物を活性化させるための約８００℃〜１１００℃の高温の熱処理を実施する。次いで、多結晶シリコン膜上に、たとえばニッケルなどの金属膜を堆積した後、多結晶シリコン膜および金属膜をパターニングする。次いで、残った多結晶シリコン膜および金属膜をフルシリサイド化させるための約６００℃以下の熱処理を行い、多結晶シリコン膜と金属膜とのフルシリサイド化によって形成された金属シリサイド膜からなるゲート電極を形成する。
【０００７】
上記の技術は、多結晶シリコン膜に導入した不純物を活性化させるための高温の熱処理工程を含んでいる。そのため、ゲート絶縁膜となる高誘電率膜が半導体基板との界面および多結晶シリコン膜との界面で反応してしまい、低誘電率層が形成されてしまうことになる。このような低誘電率層が形成されるとゲート絶縁膜の静電容量が変化してしまい、ＭＩＳＦＴの特性が所望の特性とは異なったものになってしまう問題がある。
【０００８】
本発明の目的は、ＭＩＳＦＥＴのしきい値を精度よく制御できる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
本発明による半導体装置の製造方法は、ＭＩＳＦＥＴを有する半導体装置の製造方法であり、
（ａ）半導体基板上にゲート絶縁膜を形成する工程、
（ｂ）前記ゲート絶縁膜上に第１不純物層を形成する工程、
（ｃ）前記第１不純物層上にシリコン膜を形成する工程、
（ｄ）前記シリコン膜上に金属膜を形成する工程、
（ｅ）前記金属膜、前記シリコン膜および前記第１不純物層をパターニングする工程、
（ｆ）前記（ｅ）工程後、前記金属膜と前記シリコン膜とを反応させてゲート電極となる金属化合物膜を形成する工程、
を含むものである。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１３】
すなわち、ゲート絶縁膜の両界面における反応を抑制できるので、ＭＩＳＦＥＴのしきい値を精度よく制御することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１５】
本実施の形態の半導体装置は、たとえばｎチャネル型ＭＩＳＦＥＴを有するものである。このような本実施の形態の半導体装置の製造工程について図１〜図１４を用いて説明する。
【００１６】
まず、図１に示すように、たとえばｐ型の単結晶シリコンからなる半導体基板（以下、単に基板と記す）１の主面の素子分離領域に素子分離溝２を形成する。素子分離溝２を形成するには、たとえば基板１の主面をドライエッチングして溝を形成し、続いてこの溝の内部を含む基板１上にＣＶＤ法で酸化シリコン膜３などの絶縁膜を堆積した後、溝の外部の不要な酸化シリコン膜３を化学的機械研磨(Chemical Mechanical Polishing;ＣＭＰ)法で研磨、除去することによって、溝の内部に酸化シリコン膜３を残す。
【００１７】
続いて、たとえば基板１の一部にｐ型の不純物（たとえばＰ（リン））をイオン注入し、基板１を熱処理してこの不純物を基板１中に拡散させることにより、基板１の主面にｐ型ウエル４を形成する。
【００１８】
次に、図２に示すように、基板１の表面にゲート絶縁膜６を形成する。本実施の形態においては、ゲート絶縁膜６として酸化シリコン膜（比誘電率は４程度）より比誘電率の大きい高誘電率膜を用いるものとし、酸化アルミニウム（アルミナ；Ａｌ２Ｏ３）膜（比誘電率は１０程度）を例示することができる。このようなゲート絶縁膜６は、たとえばＡＬＤ（Atomic Layer Deposition）法を用いて成膜することにより、その膜厚を１分子層単位で正確に制御することが可能となる。ここで、図３はＡＬＤ法で酸化アルミニウム膜を成膜する際の各種ガス（Ａｌ（ＣＨ３）３ガスおよびＮ２ガス）および水（Ｈ２Ｏ）を導入するタイミングを示す説明図であり、図４〜図８はＡＬＤ法で酸化アルミニウム膜を成膜する際の成膜過程を分子構造を用いて示した説明図である。ＡＬＤ法にて基板１上にゲート絶縁膜６となる酸化アルミニウム膜を成膜するには、まず表面にＯＨ基が結合した基板１（図４参照）に対してＡｌ（ＣＨ３）３ガスを供給する（図５参照）。このＡｌ（ＣＨ３）３ガスの供給により、基板１と結合したＯＨ基のＨとＡｌ（ＣＨ３）３ガスのＣＨ３基の１つが反応してＣＨ４ガスとなり、ＣＨ４ガスの生成によって余ったＡｌの結合手とＯの結合手とが結合する（図６参照）。続いて、基板１が配置された反応室内に不活性ガス（Ｎ２ガス）を供給し、生成されたＣＨ４ガスおよび余った（反応に用いられなかった）Ａｌ（ＣＨ３）３ガスを反応室から除去する。次いで、反応室内に水（Ｈ２Ｏ）を供給する（図７参照）。これにより、水のＨとすべてのＣＨ３基とが反応（加水分解）してＣＨ４ガスとなり、ＣＨ４ガスの生成によって余ったＡｌの結合手と水のＯの結合手とが結合する（図８参照）。次いで、反応室内に不活性ガス（Ｎ２ガス）を供給し、生成されたＣＨ４ガスおよび余った（反応に用いられなかった）水を反応室から除去する。ここまでの工程により１分子層分の酸化アルミニウム膜を成膜することができる。
【００１９】
なお、本実施の形態ではゲート絶縁膜６となる高誘電率膜としてＡＬＤ法にて成膜した酸化アルミニウム膜を用いる場合について説明したが、たとえばＨｆＯ２膜（比誘電率２５程度）、ＨｆＡｌＯＸ膜（比誘電率２０程度）またはＨｆＡｌＯＸ（Ｎ）膜（比誘電率２０程度）などの他の高誘電率膜や、これら高誘電率膜の積層膜をＡＬＤ法にて成膜して用いてもよい。
【００２０】
ゲート絶縁膜６を成膜した後、基板１に対して７００℃〜９５０℃程度の熱処理を施す。それにより、ゲート絶縁膜６を緻密化することができる。
【００２１】
次に、図９に示すように、ＡＬＤ法によりゲート絶縁膜６上に不純物層（第１不純物層）７を形成する。この不純物層７はｎチャネル型ＭＩＳＦＥＴのしきい値を調整するために設けるものであり、本実施の形態ではｎ型の不純物であるＡｓ（ヒ素）層を例示することができ、その厚さとしては１ＭＬ（Mono Layer（原子層））〜２ＭＬ程度とすることを例示できる。ゲート絶縁膜６となる酸化アルミニウム膜をＡＬＤ法にて成膜した際にはＡｌ（ＣＨ３）３ガスを加水分解する手段が用いられたが、不純物層７となるＡｓ層はＡｓ［Ｎ（ＣＨ３）２］３ガスを高真空（たとえば約１×１０−５Ｔｏｒｒ（約７．５×１０−２Ｐａ））中にて３１０℃〜４００℃程度に加熱してＡｓおよびジメチルアミン（ＮＨ（ＣＨ３）２）などに分解し、この熱分解によって生成されたＡｓをゲート絶縁膜６上に１ＭＬレベルの膜厚で堆積することで成膜することができる。このような不純物層７を形成することにより、後の工程で形成されるゲート電極の伝導帯を上げるような（仕事関数を小さくするような）調整を行い、ｎチャネル型ＭＩＳＦＥＴのしきい値を調整する。また、ＡＬＤ法により不純物層７を１ＭＬ〜２ＭＬ程度のみの厚さで精度よく形成することにより、常に安定した濃度の不純物層７を形成することが可能となる。それにより、ｎチャネル型ＭＩＳＦＥＴのしきい値を精度よく調整することが可能となる。
【００２２】
また、不純物層７を、たとえばスパッタリング法、ＣＶＤ（Chemical Vapor Deposition）法またはＥＢ（Electron Beam）蒸着法で形成することによっても、不純物層７の厚さを１ＭＬ端子で制御することが可能となる。
【００２３】
ところで、不純物層７を、たとえばスパッタリング法またはＣＶＤにて形成する場合には、プラズマによるダメージがゲート絶縁膜６に加わることが懸念される。一方、本実施の形態によれば、不純物層７となるＡｓ層はＡＬＤ法によって形成するので、不純物層７を形成中にゲート絶縁膜６にダメージを与えてしまうことを防ぐことができる。それにより、不純物層７の厚さを１ＭＬ単位で制御することが可能となる。
【００２４】
本実施の形態では、不純物層７としてＡｓ層を例示したが、ｎ型の不純物である場合にはＰ（リン）層またはＳｂ（アンチモン）層とし、ｐ型の不純物である場合にはＢ（ホウ素）層としてもよい。これらの不純物層を形成する場合でも、ＡＬＤ法を用いて１ＭＬ〜２ＭＬの厚さで形成することを例示できる。
【００２５】
次に、図１０に示すように、基板１上に非晶質シリコン膜を堆積した後、その非晶質シリコン膜に熱処理を施すことによって多結晶シリコン膜８を形成する。続いて、多結晶シリコン膜８上に金属膜９を堆積する。本実施の形態において、金属膜９としては、ゲート絶縁膜６の両界面での反応が起こらない約６００℃以下の加熱処理で多結晶シリコン膜８が完全に反応（以降、フルシリサイド化と記す）し、後の工程で金属膜９と多結晶シリコン膜８との金属シリサイド膜（金属化合物膜）から形成されるゲート電極のエネルギーギャップがシリコンのミッドギャップとなるような金属を選択するものであり、このような金属としてはＴｉ（チタン）、Ｗ（タングステン）、Ｔａ（タンタル）、ニッケル（Ｎｉ）、Ｐｔ（白金）およびＲｕ（ルテニウム）を例示することができる。
【００２６】
次に、図１１に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとして金属膜９および多結晶シリコン膜８をエッチングする。続いて、金属膜９および多結晶シリコン膜８のエッチングに用いたフォトレジスト膜を除去した後、図１２に示すように、基板１に４００℃〜６００℃程度の熱処理を施すことによって金属膜９と多結晶シリコン膜８とをフルシリサイド化させ、金属シリサイド膜からなるゲート電極１０を形成する。このような工程でゲート電極１０を形成することにより、エネルギーギャップがシリコンのミッドギャップとなるようなゲート電極１０を形成することが可能となる。
【００２７】
ところで、不純物層７を形成せずに、ゲート電極１０となる多結晶シリコン膜８にイオン注入法で不純物を導入することによってｎチャネル型ＭＩＳＦＥＴのしきい値を調整する手段を用いた場合には、不純物の導入後に不純物を活性化させるための約８００℃以上の熱処理が必要となる。そのため、ゲート絶縁膜６が基板１（ｐ型ウエル４）との界面および多結晶シリコン膜８との界面で反応してしまい、低誘電率層が形成されてしまうことが懸念される。このような低誘電率層が形成されるとゲート絶縁膜６の静電容量が変化してしまい、ｎチャネル型ＭＩＳＦＴの特性が所望の特性とは異なったものになってしまうことになる。一方、上記の本実施の形態によれば、不純物層７の形成後において、前述の不純物を活性化させるための高温の熱処理は行わない。そのため、前述の低誘電率層が形成されてしまうことを防ぐことができる。すなわち、ゲート絶縁膜６の静電容量の変化を抑制できるので、所望の特性のｎチャネル型ＭＩＳＦＴを形成することができる。
【００２８】
また、本実施の形態によれば、不純物層７の形成後において、不純物層７の形成時の温度に比べて極端に高い温度を伴う熱処理は実施しない。そのため、不純物層７を形成するＡｓ原子がゲート電極１０中に拡散してしまうことを防ぐことができる。そのために、Ａｓ原子の高濃度化が可能となり、その結果、大きな仕事関数の変化をさせることが可能となる。
【００２９】
また、金属膜９と多結晶シリコン膜８とをフルシリサイド化させる際の温度が高すぎると、金属膜９を形成する金属原子がゲート絶縁膜６を通して基板１へ拡散し、シリサイド化してしまうことが懸念される。特に、高温の熱処理によってゲート絶縁膜６を形成する高誘電率膜が結晶粒化してしまった場合には、結晶粒の粒界を通って金属原子が拡散しやすくなる。このようなシリサイド化が基板側で発生すると、そのシリサイド化した箇所がリーク電流の発生点となってしまう不具合が懸念される。また、そのようなシリサイド化が発生してしまうことによって、ｎチャネル型ＭＩＳＦＥＴのしきい値の制御が困難になってしまう不具合が懸念される。一方、本実施の形態によれば、前述したように金属膜９と多結晶シリコン膜８とをフルシリサイド化させる際の温度は４００℃〜６００℃程度と比較的低い温度で行う。そのため、それらの不具合の発生を防ぐことが可能となる。
【００３０】
次に、図１３に示すように、たとえばｐ型ウエル４にｎ型の不純物としてＰまたはＡｓをイオン注入することによって、比較的低濃度のｎ−型半導体領域１１を形成する。ｎ−型半導体領域１１は、ｎチャネル型ＭＩＳＦＥＴのソース、ドレインをＬＤＤ（Lightly Doped Drain）構造にするために形成するものである。続いて、ゲート電極１０の側壁に絶縁膜からなるサイドウォールスペーサ１３を形成する。サイドウォールスペーサ１３を形成するには、たとえば基板１上にＣＶＤ法で酸化シリコン膜を堆積した後、この酸化シリコン膜を異方性エッチングする。
【００３１】
次いで、ｐ型ウエル４にｎ型の不純物としてＰまたはＡｓをイオン注入することによって比較的高濃度のｎ＋型半導体領域１４を形成し、ｎ＋型半導体領域１４は、ｎチャネル型ＭＩＳＦＥＴのソース、ドレインを構成する。ここまでの工程により、ｎチャネル型ＭＩＳＦＥＴを形成することができる。
【００３２】
次に、図１４に示すように、ｎチャネル型ＭＩＳＦＥＴを覆う絶縁膜として、たとえばＣＶＤ法で酸化シリコン膜１５を堆積し、続いて化学的機械研磨法で酸化シリコン膜１５の表面を平坦化する。
【００３３】
次に、フォトレジスト膜をマスクにして上記酸化シリコン膜１５をドライエッチングすることにより、ｎチャネル型ＭＩＳＦＥＴのソース、ドレイン（ｎ＋型半導体領域１４）の上部にコンタクトホール１６を形成する。続いて、コンタクトホール１６の内部にプラグ１７を形成する。プラグ１７を形成するには、たとえばコンタクトホール１６の内部を含む酸化シリコン膜１５上にスパッタリング法でＴｉ膜およびＴｉＮ（窒化チタン）膜を堆積し、続いてＣＶＤ法でＴｉＮ膜および金属膜としてＷ膜を堆積した後、コンタクトホール１６の外部のＷ膜、ＴｉＮ膜およびＴｉ膜を化学的機械研磨法によって除去する。
【００３４】
次いで、酸化シリコン膜１５およびプラグ１７上に配線１８を形成し、本実施の形態の半導体装置を製造する。配線１８を形成するには、たとえば酸化シリコン膜１５上にＴｉ膜、Ａｌ合金膜およびＴｉＮ膜をスパッタリング法により順次堆積し、続いてフォトレジスト膜をマスクとしたドライエッチングによりそのＴｉ膜、Ａｌ合金膜およびＴｉＮ膜をパターニングする。
【００３５】
なお、プラグ１７および配線１８を形成した工程を繰り返してさらに多層に配線を形成してもよい。
【００３６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００３７】
たとえば、前記実施の形態においては、ｎチャネル型ＭＩＳＦＥＴのしきい値を調整する場合について説明したが、ｐチャネル型ＭＩＳＦＥＴについても同様の処理を施してしきい値を調整することができる。
【００３８】
また、前記実施の形態においては、ＭＩＳＦＥＴのしきい値を調整する不純物層をＡＬＤ法にて形成したが、イオン注入法を用い、ゲート絶縁膜上に不純物層が形成されるようにイオン注入エネルギーを制御して形成してもよい。
【００３９】
また、前記実施の形態においては、ゲート電極をシリコンのミッドギャップとなるエネルギーギャップを有する金属シリサイド膜から形成する場合について説明したが、金属シリサイド膜以外のシリコンのミッドギャップとなるエネルギーギャップを有する導電性膜（第１導電性膜）から形成してもよい。
【産業上の利用可能性】
【００４０】
本発明の半導体装置の製造方法は、ＭＩＳＦＥＴを有する半導体装置の製造に広く適用することができる。
【図面の簡単な説明】
【００４１】
【図１】本発明の一実施の形態である半導体装置の製造方法を説明する要部断面図である。
【図２】図１に続く半導体装置の製造工程中の要部断面図である。
【図３】ＡＬＤ法にて酸化アルミニウム膜を成膜する際の各種ガスおよび水の導入タイミングを示す説明図である。
【図４】ＡＬＤ法にて酸化アルミニウム膜を成膜する際の成膜過程を示す説明図である。
【図５】図４に続く酸化アルミニウム膜の成膜中の説明図である。
【図６】図５に続く酸化アルミニウム膜の成膜中の説明図である。
【図７】図６に続く酸化アルミニウム膜の成膜中の説明図である。
【図８】図７に続く酸化アルミニウム膜の成膜中の説明図である。
【図９】図２に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【符号の説明】
【００４２】
１  半導体基板
２  素子分離溝
３  酸化シリコン膜
４  ｐ型ウエル
６  ゲート絶縁膜
７  不純物層（第１不純物層）
８  多結晶シリコン膜
９  金属膜
１０  ゲート電極
１１  ｎ−型半導体領域
１３  サイドウォールスペーサ
１４  ｎ＋型半導体領域
１５  酸化シリコン膜
１６  コンタクトホール
１７  プラグ
１８  配線
【図１】
2005243678.tif 000003
【図２】
2005243678.tif 000004
【図３】
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【図４】
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【図５】
2005243678.tif 000007
【図６】
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【図７】
2005243678.tif 000009
【図８】
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【図９】
2005243678.tif 000011
【図１０】
2005243678.tif 000012
【図１１】
2005243678.tif 000013
【図１２】
2005243678.tif 000014
【図１３】
2005243678.tif 000015
【図１４】
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