(57)【要約】  【課題】  電極パッドを狭ピッチ化、最小化する際に生じる保護膜形成時の不具合を解消することができる半導体素子及びその製造方法を提供する。  【解決手段】  本発明の半導体素子１は、半導体基板２と、半導体基板２の中央部に種々の製造プロセスにより形成された集積回路３と、図示しない配線層により集積回路３に接続された電極パッド４と、集積回路３を覆い、電極パッド４を開口するように形成された絶縁膜５と、電極パッド４の内側に集積回路３を覆うように形成された第１保護膜６ａと、電極パッド４の外側にスクライブラインを除く領域を覆うように形成された第２保護膜６ｂにより構成される。【選択図】  図１
2005072406.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の中央部に形成された集積回路と、前記集積回路に接続され、前記半導体基板の周辺部に形成された複数の電極パッドと、前記集積回路を覆いかつ前記電極パッド部を開口するように形成された絶縁膜及び保護膜を備える半導体素子において、前記保護膜が前記電極パッドの内側に前記集積回路を覆うように形成された第１保護膜と、前記電極パッドの外側にスクライブラインを除く領域を覆うように形成された第２保護膜からなるとともに、前記第１保護膜及び第２保護膜が前記電極パッドの間に形成されていないことを特徴とする半導体素子。
【請求項２】
半導体基板の中央部に集積回路を形成する工程と、前記半導体基板の周辺部に前記集積回路に接続される複数の電極パッドを形成する工程と、前記集積回路を覆いかつ前記電極パッド部を開口するように絶縁膜を形成する工程と、前記電極パッドの内側に前記集積回路を覆うように第１保護膜を形成する工程と、前記電極パッドの外側にスクライブラインを除く領域を覆うように第２保護膜を形成する工程とを含むことを特徴とする半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関し、特に、電極パッド部を開口した保護膜を備える半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
ＩＣ、ＬＳＩ等の半導体素子は、シリコン等の半導体基板上に、薄膜形成や不純物拡散等の処理により集積回路が形成され、この集積回路を保護するために保護膜が形成された後、ダイシング装置により切断されてモールド樹脂によりパッケージされる。このような半導体素子は、例えば、特開２００１−２７４１２９号公報に開示されている。図４（ａ）は従来の半導体素子４１の平面図、図４（ｂ）、（ｃ）は図４（ａ）のＣ−Ｃ及びＤ−Ｄ断面図である。
【０００３】
図４（ａ）〜（ｃ）に示すように、従来の半導体素子４１は、半導体基板４２と、半導体基板４２の中央部に種々の製造プロセスにより形成された集積回路４３と、図示しない配線層により集積回路４３に接続された電極パッド４４と、集積回路４３を覆い、電極パッド４４を開口するように形成された絶縁膜４５及び保護膜４６とにより構成される。さらに、互いに隣合う半導体素子４１の間には、半導体ウェーハを個々の半導体素子４１に切断分離する工程であるダイシング工程で切断するラインとしてスクライブライン４７が形成されている。
【０００４】
ここで、電極パッド４４は、回路を動作させる信号の入出力や電圧の供給を行うためのものである。その平面形状は四角形からなり、集積回路４３の周囲を取り囲むように配置されており、ワイヤボンディングにより外部端子に電気的に接続される。また、絶縁膜４５及び保護膜４６は、集積回路４３を傷や汚染から保護するために、半導体素子４１の電極パッド４４とスクライブライン４７を除く領域に形成されている。絶縁膜４５は膜厚０．５〜１μｍのＳｉＯＮ膜からなり、保護膜４６は膜厚４〜１０μｍのポリイミド膜からなる。
【特許文献１】特開２００１−２７４１２９号公報（第２頁、０００２段落，０００３段落、図３，図４）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、従来の半導体素子４１には以下のような問題があった。近年、ＩＣ、ＬＳＩの多機能化、高集積化がより一層要求されるようになり、これに対応するために半導体素子４１が小型化するとともに、信号の入出力や電圧の供給を行なう電極パッド４４の数も増加する傾向にある。例えば、通常２．８ｍｍ角の半導体素子４１では、大きさ８０〜１００μｍ角の電極パッド４４が、ピッチ１００μｍで配列形成されているが、この電極パッド４４のピッチやサイズがさらに縮小化されることになる。
【０００６】
しかし、上述したように、従来の半導体素子４１の表面には、集積回路４３を保護するために保護膜４６が、電極パッド４４とスクライブライン４７の領域を除く全面に形成されており、各電極パッド４４間の狭い領域にも形成されている。この保護膜４６は、厚さが４〜１０μｍと厚く、またウェットエッチング法により等方的にエッチングされるため、電極パッド４４がさらに狭ピッチ化すると、各電極パッド４４間に保護膜４６を精度良くパターニングすることが困難であった。
【０００７】
図５（ａ）〜（ｃ）は、従来の半導体素子４１の各電極パッド４４間に保護膜４６を形成する際の問題点を説明する図であり、図４（ａ）のＤ−Ｄ断面図を示している。
【０００８】
図５（ａ）に示すように、フォトレジスト膜５１の開口部５１ａから等方的にエッチングが進行するため、エッチングが過剰になると、各電極パッド４４間の保護膜４６が非常に細くなる。その結果、先端部が容易に剥がれて異物４６ａとなり、電極パッド４４上に付着する。この後、電極パッド４４にワイヤボンディングを行なうと、ボンディング強度が低下し、半導体素子４１をモールド封入する際の圧力により容易に剥がれてオープン不良になる。
【０００９】
また、図５（ｂ）に示すように、上記の不具合を解消すべく保護膜４６を完全に除去するため、さらにエッチングを続けて行なうと、エッチング液を電解液とした電池効果によりＡｌからなる電極パッド４４の表面が腐食して、黒化層４４ａが生成される。この黒化層４４ａは抵抗値が高いため、電気的特性が低下して検査不良になる。
【００１０】
逆に、図５（ｃ）に示すように、エッチングが不足すると、保護膜４６が電極パッド４４を塞いでしまう。その結果、電極パッド４４が十分露出せず、ワイヤボンディング時の接触面積が小さくなり、ボンディング強度が低下してオープン不良になる。
【００１１】
本発明は、上記問題点を解決するために考えられたもので、電極パッドを狭ピッチ化、最小化する際に生じる保護膜形成時の不具合を解消することができる半導体素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明の請求項１記載の半導体素子は、半導体基板の中央部に形成された集積回路と、前記集積回路に接続され、前記半導体基板の周辺部に形成された複数の電極パッドと、前記集積回路を覆いかつ前記電極パッド部を開口するように形成された絶縁膜及び保護膜を備える半導体素子であって、前記保護膜が前記電極パッドの内側に前記集積回路を覆うように形成された第１保護膜と、前記電極パッドの外側にスクライブラインを除く領域を覆うように形成された第２保護膜からなるとともに、前記第１保護膜及び第２保護膜が前記電極パッドの間に形成されていないことを特徴とする。この構成によれば、隣接する電極パッド間に保護膜を形成しないので、保護膜のエッチング過不足によって生じる種々の不具合が解消され、電極パッドの狭ピッチ化、最小化を容易に実現できる。
【００１３】
また、請求項２記載の半導体素子の製造方法は、半導体基板の中央部に集積回路を形成する工程と、前記半導体基板の周辺部に前記集積回路に接続される複数の電極パッドを形成する工程と、前記集積回路を覆いかつ前記電極パッド部を開口するように絶縁膜を形成する工程と、前記電極パッドの内側に前記集積回路を覆うように第１保護膜を形成する工程と、前記電極パッドの外側にスクライブラインを除く領域を覆うように第２保護膜を形成する工程とを含むことを特徴とする。この方法によれば、保護膜を第１保護膜と第２保護膜に分割して形成するので、パターニングが極めて容易になり、製造歩留りを向上させることができる。
【発明の効果】
【００１４】
以上説明したように、本発明の半導体素子によれば、集積回路を保護する保護膜を各電極パッド間には形成しないようにしたので、保護膜のエッチング条件を厳しく制御する必要がない。これにより、エッチングの過不足によって保護膜の剥がれ、電極パッドの腐食及び電極パッドの開口不良が発生することがなくなる。その結果、電極パッドの狭ピッチ化、最小化に関わらず、保護膜を安定して形成することができ、半導体素子の多機能化、高集積化を容易に実現できる。
【００１５】
さらに、同一サイズの半導体素子であれば、保護膜を同一領域に形成するので、電極パッドのピッチやサイズが変更になっても、新たにレジストマスク用レチクルを作製する必要がない。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の好ましい実施の形態を、図面を参照して説明する。図１（ａ）は本発明の半導体素子１の平面図、図１（ｂ）、（ｃ）は図４（ａ）のＡ−Ａ及びＢ−Ｂ断面図である。
【００１７】
図１（ａ）〜（ｃ）に示すように、本発明の半導体素子１は、半導体基板２と、半導体基板２の中央部に種々の製造プロセスにより形成された集積回路３と、図示しない配線層により集積回路３に接続された電極パッド４と、集積回路３を覆い、電極パッド４を開口するように形成された絶縁膜５と、電極パッド４の内側に集積回路３を覆うように形成された第１保護膜６ａと、電極パッド４の外側にスクライブラインを除く領域を覆うように形成された第２保護膜６ｂにより構成される。さらに、互いに隣合う半導体素子１の間には、半導体ウェーハを個々の半導体素子１に切断分離する工程であるダイシング工程で切断するラインとしてスクライブライン７が形成されている。
【００１８】
ここで、電極パッド４は回路を動作させる信号の入出力や電圧の供給を行なうためのものである。その平面形状は四角形からなり、集積回路３の周囲を取り囲むように配置されており、ワイヤボンディングにより外部端子に電気的に接続される。また、絶縁膜５は膜厚０．５〜１μｍのＳｉＯＮ膜からなり、第１保護膜６ａ及び第２保護膜６ｂは膜厚４〜１０μｍのポリイミド膜からなる。
【００１９】
本発明の半導体素子１の特徴は、各電極パッド４間に、第１保護膜６ａと第２保護膜６ｂのいずれの保護膜も形成されていないことである。
【００２０】
次に、本発明の半導体素子１の製造方法を図面を参照して説明する。図２（ａ）〜（ｅ）は、図１（ａ）におけるＡ−Ａ断面図を示している。
【００２１】
先ず、図２（ａ）に示すように、本発明の半導体素子１は、シリコン等の半導体基板２の主表面に種々の製造プロセスにより集積回路３を形成し、Ａｌ等の配線層（図示せず）により集積回路３と接続された電極パッド４を形成する。
【００２２】
次に、図２（ｂ）に示すように、プラズマＣＶＤ法により厚さ０．５〜１μｍのＳｉＯＮ膜からなる絶縁膜５を全面に形成した後、フォトレジスト膜２１を塗布し、パターニングして電極パッド４上を開口する。
【００２３】
次に、図２（ｃ）に示すように、パターニングされたフォトレジスト膜２１をマスクにして、電極パッド４上の絶縁膜５を選択的にドライエッチングして開口した後、フォトレジスト膜２１をアルカリ剥離液で除去する。
【００２４】
次に、図２（ｄ）に示すように、厚さ約４〜１０μｍのポリイミド膜からなる保護膜６を全面に塗布し、プリベークを行なった後、フォトレジスト膜２２を塗布し、パターニングして電極パッド４上を開口する。
【００２５】
次に、図２（ｅ）に示すように、パターニングされたフォトレジスト膜２２をマスクにして、電極パッド４上の保護膜６をヒドラジンを含むエッチング液でウェットエッチングして開口し、電極パッド４の内側に集積回路３を覆う第１保護膜６ａと、電極パッド４の外側に第２保護膜６ｂを形成する。そして、フォトレジスト膜２２をアルカリ剥離液で除去する。最後に、約２００〜３００℃の熱処理により第１保護膜６ａ及び第２保護膜６ｂ中の溶剤を放出させると共に、保護膜を硬化させ、半導体素子１を得る。
【００２６】
本発明の半導体素子１では、電極パッド４の内側及び外側に第１保護膜６ａ及び第２保護膜６ｂを形成し、各電極パッド４間には保護膜６ａ、６ｂを形成しない構成とするので、保護膜のエッチングを安定して行なうことができる。これにより、例えば、図３（ａ）、（ｂ）に示すように、電極パッド４の狭ピッチ化、最小化を容易に実現することができる。また、集積回路３の領域は、従来と同様に絶縁膜５と第１保護膜６ａで覆われており、さらに各電極パッド４間は絶縁膜５で覆われているので、半導体素子１の信頼性を損なうこともない。
【００２７】
また、本発明の半導体素子１では、第１保護膜６ａ及び第２保護膜６ｂを形成する領域を固定することができる。これにより、電極パッド４のピッチやサイズの設計変更があっても、第１保護膜６ａ及び第２保護膜６ｂを安定してパターニングすることができ、製造歩留りを向上させることができる。
【産業上の利用可能性】
【００２８】
集積回路を保護する保護膜を各電極パッド間には形成しないようにしたので、保護膜のエッチング条件を厳しく制御する必要がない。これにより、エッチングの過不足によって保護膜の剥がれ、電極パッドの腐食及び電極パッドの開口不良が発生することがなくなる。その結果、電極パッドの狭ピッチ化、最小化に関わらず、保護膜を安定して形成することができ、半導体素子の多機能化、高集積化を容易に実現できる。
【図面の簡単な説明】
【００２９】
【図１】本発明の半導体素子の平面図、Ａ−Ａ断面図及びＢ−Ｂ断面図
【図２】本発明の半導体素子の製造方法を説明するＡ−Ａ断面図
【図３】本発明の半導体素子の電極パッド配置例を示す平面図
【図４】従来の半導体素子の平面図、Ｃ−Ｃ断面図及びＤ−Ｄ断面図
【図５】従来の半導体素子の保護膜形成時の問題点を説明するＤ−Ｄ断面図
【符号の説明】
【００３０】
１  本発明の半導体素子
２  半導体基板
３  集積回路
４  電極パッド
５  絶縁膜
６  保護膜
６ａ  第１保護膜
６ｂ  第２保護膜
７  スクライブライン
２１、２２  フォトレジスト膜
３１、３２  電極パッド
４１  従来の半導体素子
４２  半導体基板
４３  集積回路
４４  電極パッド
４４ａ  黒化層
４５  絶縁膜
４６  保護膜
４６ａ  異物
４７  スクライブライン
５１  フォトレジスト膜
５１ａ  開口部
【図１】
2005072406.tif 000003
【図２】
2005072406.tif 000004
【図３】
2005072406.tif 000005
【図４】
2005072406.tif 000006
【図５】
2005072406.tif 000007