(57)【要約】【課題】  可逆性抵抗スイッチング特性を示すＰＣＭＯ薄膜を形成する方法を提供すること。【解決手段】  本発明による高度結晶化シード層に一体化される場合にＰＣＭＯ薄膜上に可逆性抵抗スイッチを得る方法は、ＭＯＣＶＤにより、高度に結晶化された形式で、約５０Åから３００Åの厚みを有するＰＣＭＯ薄膜のシード層を堆積させる工程と、スピンコーティングにより、該シード層の上に、約５００Åから３０００Åの厚みを有する第２のＰＣＭＯ薄膜層を堆積させて、結合されたＰＣＭＯ層を形成する工程と、負の電気パルスを印加することによって、半導体デバイスの該結合されたＰＣＭＯ膜の抵抗を増加させる工程と、正の電気パルスを印加することによって、半導体デバイスの該結合されたＰＣＭＯ膜の抵抗を減少させる工程とを包含する。【選択図】  なし【特許請求の範囲】
【請求項１】
高度結晶化シード層に一体化される場合にＰＣＭＯ薄膜上に可逆性抵抗スイッチを得る方法であって、
ＭＯＣＶＤにより、高度に結晶化された形式で、約５０Åから３００Åの厚みを有するＰＣＭＯ薄膜のシード層を堆積させる工程と、
スピンコーティングにより、該シード層の上に、約５００Åから３０００Åの厚みを有する第２のＰＣＭＯ薄膜層を堆積させて、結合されたＰＣＭＯ層を形成する工程と、
約７５ｎ秒から１μ秒のパルス幅を有する約−４Ｖから−５Ｖの負の電気パルスを印加することによって、半導体デバイスの該結合されたＰＣＭＯ膜の抵抗を増加させる工程と、
２．０μ秒より長いパルス幅を有する約＋２．５Ｖから＋４Ｖの正の電気パルスを印加することによって、半導体デバイスの該結合されたＰＣＭＯ膜の抵抗を減少させる工程と
を包含する、方法。
【請求項２】
高温で前記結合されたＰＣＭＯ膜をポストアニーリングし、前記高度結晶化層のスイッチングおよび安定特性を向上させる工程を含み、該工程は、約１０分から１２０分間、約５００℃から６５０℃の温度でアニーリングする工程を含む、請求項１に記載の方法。
【請求項３】
高度結晶化シード層に一体化される場合にＰＣＭＯ薄膜上に可逆性抵抗スイッチを得る方法であって、
ＭＯＣＶＤにより、高度に結晶化された形式で、約５０Åから３００Åの厚みを有するＰＣＭＯ薄膜のシード層を堆積させる工程と、
スピンコーティングにより、該シード層の上に、約５００Åから３０００Åの厚みを有する第２のＰＣＭＯ薄膜層を堆積させて、結合されたＰＣＭＯ層を形成する工程と、
負の電気パルスを印加することによって、半導体デバイスの該結合されたＰＣＭＯ膜の抵抗を増加させる工程と、
正の電気パルスを印加することによって、半導体デバイスの該結合されたＰＣＭＯ膜の抵抗を減少させる工程と
を包含する、方法。
【請求項４】
負の電気パルスを印加することによって、半導体デバイスの前記結合されたＰＣＭＯ膜の抵抗を増加させる前記工程は、約７５ｎ秒から１μ秒のパルス幅を有する約−４Ｖから−５Ｖの電気パルスを印加する工程を含む、請求項３に記載の方法。
【請求項５】
正の電気パルスを印加することによって、半導体デバイスの前記結合されたＰＣＭＯ膜の抵抗を減少させる前記工程は、２．０μ秒より長いパルス幅を有する約＋２．５Ｖから＋４Ｖの電気パルスを印加する工程を含む、請求項３に記載の方法。
【請求項６】
高温で前記結合されたＰＣＭＯ膜をポストアニーリングし、前記高度結晶化層のスイッチングおよび安定特性を向上させる工程を含み、該工程は、約１０分から１２０分間、約５００℃から６５０℃の温度でアニーリングする工程を含む、請求項３に記載の方法。
【請求項７】
高度結晶化シード層に一体化される場合にＰＣＭＯ薄膜上に可逆性抵抗スイッチを得る方法であって、
ＰＣＭＯ薄膜のシード層を堆積させる工程と、
該シード層の上に第２のＰＣＭＯ薄膜層を堆積させる工程であって、結合されたＰＣＭＯ層の厚さは、約５００Åから３０００Åである、工程と、
約７５ｎ秒から１μ秒のパルス幅を有する約−４Ｖから−５Ｖの負の電気パルスを印加することによって、半導体デバイスの該結合されたＰＣＭＯ膜に書き込みを行う工程と、
２．０μ秒より長いパルス幅を有する約＋２．５Ｖから＋４Ｖの正の電気パルスを印加することによって、半導体デバイスの該結合されたＰＣＭＯ層をリセットする工程と
を包含する、方法。
【請求項８】
ＰＣＭＯのシード層を堆積させる前記工程は、ＭＯＣＶＤにより、高度に結晶化された形式で、約５０Åから３００Åの厚さを有するＰＣＭＯのシード層を堆積させる工程を含む、請求項７に記載の方法。
【請求項９】
前記シード層の上に第２のＰＣＭＯ薄膜を堆積させる前記工程は、スピンコーティングにより、約５００Åから３０００Åの厚みを有する第２のＰＣＭＯ薄膜を堆積させる工程を含む、請求項７に記載の方法。
【請求項１０】
高温で前記結合されたＰＣＭＯ膜をポストアニーリングし、前記高度結晶化層のスイッチングおよび安定特性を向上させる工程を含み、該工程は、ある雰囲気中で、約１０分から１２０分間、約５００℃から６５０℃の温度でアニーリングする工程を含む、請求項７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＣＶＤによって堆積される高度結晶化ＰＣＭＯシード層上にスピンコーティングによりＰＣＭＯ薄膜を製作する方法に関する。ＰＣＭＯ薄膜は、負のナノ秒の短い電気パルスを用いて抵抗をハイ状態に書き込み、かつ、正のマイクロ秒の長い電気パルスを用いて抵抗をロー状態にリセットすることにより、安定した可逆性抵抗スイッチ特性を有する。
【背景技術】
【０００２】
Ｐｒ０．３Ｃａ０．７ＭｎＯ３（ＰＣＭＯ）金属酸化物薄膜は、電気パルスを印加することにより可逆性抵抗変化を示し、ＰＬＡ（ｐｕｌｓｅｄ  ｌａｓｅｒ  ａｂｌａｔｉｏｎ）技術によりエピタキシャルＹＢａ２Ｃｕ３Ｏ７（ＹＢＣＯ）および部分的エピタキシャルプラチナ基板の両方の上に成長されていた。ＰＬＡ技術は、非特許文献１および特許文献１に記載される。同時係属中の「Ｍｅｔｈｏｄ  ｆｏｒ  Ｒｅｖｅｒｓｉｂｌｅ  Ｒｅｓｉｓｔａｎｃｅ  Ｃｈａｎｇｅ  Ｉｎｄｕｃｅｄ  ｂｙ  Ｓｈｏｒｔ  Ｅｌｅｃｔｒｉｃ  Ｐｕｌｓｅｓ」と称する２００２年９月２６日に出願された米国特許出願第１０／２５６，３５８号明細書には、ユニポーラ電気パルスを用いて可逆性抵抗スイッチを製作するスピンコーティングＰＣＭＯ薄膜堆積技術の方法が記載される。同時係属中の「Ｐｒｅｃｕｒｓｏｒ  Ｓｏｌｕｔｉｏｎ  ａｎｄ  Ｍｅｔｈｏｄ  ｆｏｒ  Ｃｏｎｔｒｏｌｌｉｎｇ  ｔｈｅ  Ｃｏｍｐｏｓｉｔｉｏｎ  ｏｆ  ＭＯＣＶＤ  Ｄｅｐｏｓｉｔｅｄ  ＰＣＭＯ」と称する２００３年２月２７日に出願された米国特許出願第１０／３７７，２４４号明細書では、可逆性抵抗特性を有するＰＣＭＯ薄膜がＭＯＣＶＤによって形成される。
【０００３】
上記のＬｉｕらは、特にＰｒ０．３Ｃａ０．７ＭｎＯ３（ＰＣＭＯ）薄膜に対して、バイポーラ電気パルスを室温で印加することにより、ＰＣＭＯ膜の抵抗が変化することを発見した。Ｌｉｕらは、ＰＬＤ（ｐｕｌｓｅｄ  ｌａｓｅｒ  ｄｅｐｏｓｉｔｉｏｎ）によって、エピタキシャルＹＢａ２Ｃｕ３Ｏ７（ＹＢＣＯ）および部分的にエピタキシャルプラチナ基板上にＰＣＭＯ薄膜を堆積させた。
【特許文献１】米国特許第６，２０４，１３９号明細書
【非特許文献１】Ｓｈａｎｇｑｉｎｇ  Ｌｉｕら、「Ｅｌｅｃｔｒｉｃ−ｐｕｌｓｅ−ｉｎｄｕｃｅｄ  ｒｅｖｅｒｓｉｂｌｅ  ｒｅｓｉｓｔａｎｃｅ  ｃｈａｎｇｅ  ｅｆｆｅｃｔ  ｉｎ  ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  ｆｉｌｍｓ」、Ｖｏｌ．７６、ｎｕｍｂｅｒ１９、Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ、Ｍａｙ  ２０００、ｐｐ．２７４９
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明のひとつの目的は、負のナノ秒長の電気パルスを印加して抵抗をハイ状態に書き込み、かつ、正のマイクロ秒長の電気パルスを印加して抵抗をロー状態にリセットすることによって、可逆性抵抗スイッチング特性を示すＰＣＭＯ薄膜を形成する方法を提供することである。
【０００５】
本発明の別の目的は、スピンコーティングおよびＭＯＣＶＤの組み合わせを利用して、ＰＣＭＯ膜を製作する方法を提供することである。
【０００６】
本発明のさらなる目的は、薄いシード層を形成し、かつ、シード層上により厚い層を形成することによって、ＰＣＭＯ膜を製作する方法を提供することである。
【課題を解決するための手段】
【０００７】
（発明の要旨）
高度結晶化シード層と一体化される場合にＰＣＭＯ薄膜上で可逆性抵抗スイッチを得る方法は、ＭＯＣＶＤにより、高度に結晶化された形式で、約５０Åから３００Åの厚さを有するＰＣＭＯ薄膜のシード層を堆積させる工程と、スピンコーティングにより、シード層の上に、約５００Åから３０００Åの厚さを有する第２のＰＣＭＯ薄膜層を堆積させて組み合わされたＰＣＭＯ層を形成する工程と、約７５ｎ秒から１μ秒のパルス幅を有する約−４Ｖから−５Ｖの負の電気パルスを印加することによって、半導体デバイスの結合されたＰＣＭＯ膜の抵抗を増加させる工程と、約＋２．５Ｖから＋４Ｖであり、２μ秒よりも長いパルス幅の正の電気パルスを印加することによって、半導体デバイスの結合されたＰＣＭＯ層の抵抗を減少させる工程とを包含する。
【０００８】
本発明により、高度結晶化シード層に一体化される場合にＰＣＭＯ薄膜上に可逆性抵抗スイッチを得る方法であって、ＭＯＣＶＤにより、高度に結晶化された形式で、約５０Åから３００Åの厚みを有するＰＣＭＯ薄膜のシード層を堆積させる工程と、スピンコーティングにより、該シード層の上に、約５００Åから３０００Åの厚みを有する第２のＰＣＭＯ薄膜層を堆積させて、結合されたＰＣＭＯ層を形成する工程と、約７５ｎ秒から１μ秒のパルス幅を有する約−４Ｖから−５Ｖの負の電気パルスを印加することによって、半導体デバイスの該結合されたＰＣＭＯ膜の抵抗を増加させる工程と、２．０μ秒より長いパルス幅を有する約＋２．５Ｖから＋４Ｖの正の電気パルスを印加することによって、半導体デバイスの該結合されたＰＣＭＯ膜の抵抗を減少させる工程とを包含する、方法が提供され、これにより、上記目的が達成される。
【０００９】
高温で前記結合されたＰＣＭＯ膜をポストアニーリングし、前記高度結晶化層のスイッチングおよび安定特性を向上させる工程を含み、該工程は、約１０分から１２０分間、約５００℃から６５０℃の温度でアニーリングする工程を含んでもよい。
【００１０】
本発明により、高度結晶化シード層に一体化される場合にＰＣＭＯ薄膜上に可逆性抵抗スイッチを得る方法であって、ＭＯＣＶＤにより、高度に結晶化された形式で、約５０Åから３００Åの厚みを有するＰＣＭＯ薄膜のシード層を堆積させる工程と、スピンコーティングにより、該シード層の上に、約５００Åから３０００Åの厚みを有する第２のＰＣＭＯ薄膜層を堆積させて、結合されたＰＣＭＯ層を形成する工程と、負の電気パルスを印加することによって、半導体デバイスの該結合されたＰＣＭＯ膜の抵抗を増加させる工程と、正の電気パルスを印加することによって、半導体デバイスの該結合されたＰＣＭＯ膜の抵抗を減少させる工程とを包含する、方法が提供され、これにより、上記目的が達成される。
【００１１】
負の電気パルスを印加することによって、半導体デバイスの前記結合されたＰＣＭＯ膜の抵抗を増加させる前記工程は、約７５ｎ秒から１μ秒のパルス幅を有する約−４Ｖから−５Ｖの電気パルスを印加する工程を含んでもよい。
【００１２】
正の電気パルスを印加することによって、半導体デバイスの前記結合されたＰＣＭＯ膜の抵抗を減少させる前記工程は、２．０μ秒より長いパルス幅を有する約＋２．５Ｖから＋４Ｖの電気パルスを印加する工程を含んでもよい。
【００１３】
高温で前記結合されたＰＣＭＯ膜をポストアニーリングし、前記高度結晶化層のスイッチングおよび安定特性を向上させる工程を含み、該工程は、約１０分から１２０分間、約５００℃から６５０℃の温度でアニーリングする工程を含んでもよい。
【００１４】
本発明により、高度結晶化シード層に一体化される場合にＰＣＭＯ薄膜上に可逆性抵抗スイッチを得る方法であって、ＰＣＭＯ薄膜のシード層を堆積させる工程と、該シード層の上に第２のＰＣＭＯ薄膜層を堆積させる工程であって、結合されたＰＣＭＯ層の厚さは、約５００Åから３０００Åである、工程と、約７５ｎ秒から１μ秒のパルス幅を有する約−４Ｖから−５Ｖの負の電気パルスを印加することによって、半導体デバイスの該結合されたＰＣＭＯ膜に書き込みを行う工程と、２．０μ秒より長いパルス幅を有する約＋２．５Ｖから＋４Ｖの正の電気パルスを印加することによって、半導体デバイスの該結合されたＰＣＭＯ層をリセットする工程とを包含する、方法が提供され、これにより、上記目的が達成される。
【００１５】
ＰＣＭＯのシード層を堆積させる前記工程は、ＭＯＣＶＤにより、高度に結晶化された形式で、約５０Åから３００Åの厚さを有するＰＣＭＯのシード層を堆積させる工程を含んでもよい。
【００１６】
前記シード層の上に第２のＰＣＭＯ薄膜を堆積させる前記工程は、スピンコーティングにより、約５００Åから３０００Åの厚みを有する第２のＰＣＭＯ薄膜を堆積させる工程を含んでもよい。
【００１７】
高温で前記結合されたＰＣＭＯ膜をポストアニーリングし、前記高度結晶化層のスイッチングおよび安定特性を向上させる工程を含み、該工程は、ある雰囲気中で、約１０分から１２０分間、約５００℃から６５０℃の温度でアニーリングする工程を含んでもよい。
【発明の効果】
【００１８】
本発明では、負のナノ秒長の電気パルスを印加して抵抗をハイ状態に書き込み、かつ、正のマイクロ秒長の電気パルスを印加して抵抗をロー状態にリセットすることによって、可逆性抵抗スイッチング特性を示すＰＣＭＯ薄膜を形成することができる。
【発明を実施するための最良の形態】
【００１９】
本発明の以上の要旨および目的は、本発明の本質を簡単に理解することができるように提供される。本発明は、図面を関連させて本発明の好ましい実施形態の以下の詳細な説明を参照することによってより完全に理解され得る。
【００２０】
本発明の方法を利用するＰｒ０．３Ｃａ０．７ＭｎＯ３（ＰＣＭＯ）薄膜形成は、２つの堆積工程を必要とする。本発明の方法は、スピンコーティングおよびＭＯＣＶＤの組み合わせを用いてＰＣＭＯ薄膜を製作する。最初に、薄いシードＰＣＭＯ層が、ＭＯＣＶＤにより堆積されて高度結晶化構造を形成し、その後、そのシード層上に、厚いＰＣＭＯ薄膜がスピンコーティングプロセスによって成長される。
【００２１】
最初の工程、すなわち、ＭＯＣＶＤプロセスの間、本明細書中において参照として援用する上述の同時継続中の米国特許出願第１０／２５６，３５８号明細書に記載される堆積プロセスに従って、単一液体のＰＣＭＯ前駆体溶液が利用される。ＭＯＣＶＤプロセスを利用して堆積されたＰＣＭＯ薄膜は、約５０Åから３００Åの範囲の厚さを有する薄いシード層である。このシードまたは第１のＰＣＭＯの層は、高度結晶化ＰＣＭＯ構造である。約１０分から１２０分間、約５００℃から６５０℃の温度で酸素雰囲気中でアニーリングを行うなどの高温ポストアニーリング工程は、この高度結晶化シード層のスイッチングおよび安定特性を向上させるために適用され得る。
【００２２】
本発明の方法の第２の工程では、スピンコーティングプロセスを利用して、例えば、約５００Åから３０００Åの厚さを有する、より厚いＰＣＭＯ薄膜がシード層上に堆積される。スピンコーティングプロセスは、例えば、さらに本明細書中において参照として援用される同時継続中の「Ｍｅｔｈｏｄ  ｆｏｒ  Ｒｅｖｅｒｓｉｂｌｅ  Ｒｅｓｉｓｔａｎｃｅ  Ｃｈａｎｇｅ  Ｉｎｄｕｃｅｄ  ｂｙ  Ｓｈｏｒｔ  Ｅｌｅｃｔｒｉｃ  Ｐｕｌｓｅｓ」と称する米国特許出願に記載される。完成した、または結合されたＰＣＭＯ薄膜は、図１、２、および４に示されるように、可逆性抵抗スイッチング特性を示し、半導体デバイスの一部分として利用される。
【００２３】
抵抗をハイ状態に書き込むか、または増加させるために、図１および２に示されるように、負のパルスが印加される。約−５Ｖのパルス電圧では、約７５ｎ秒から１μ秒の範囲のパルス幅で、安定した可逆性抵抗スイッチが達成される。１μ秒よりも長い負のパルス幅が印加される場合、抵抗の増加はより小さくなる。正のナノ秒長のパルスは、不安定な可逆性抵抗変化を導き、抵抗が少しだけ増加することが発見された。
【００２４】
抵抗をロー状態にリセットするか、または減少させるために、図４に示されるように、正のマイクロ秒長の電気パルスがＰＣＭＯ薄膜に印加される。抵抗は、２．５μ秒より長いパルス幅を有する約４Ｖの正のパルスが印加される場合、ハイ状態から減少し得、この４Ｖの正のパルス幅が３．７５μ秒よりも長い場合、最も低い抵抗状態に達することが判明した。図３に示されるように、結果として最適な性能をもたらすような正および負のパルスの利用が確認される。ここでは、ＰＣＭＯ薄膜をリセットする試みに、負のパルスが利用された。その結果、負のパルス電圧が−４Ｖの場合に抵抗の変化がなく、−５Ｖの負のパルス電圧が印加される場合、抵抗の変化が少しだけ検出された。
【００２５】
このように、本発明の方法を利用して、ＭＯＣＶＤにより、約５０Åから３００Åの間の厚みを有する高度結晶化ＰＣＭＯ薄膜を形成し、その上に、スピンコーティングにより、約５００Åから３０００Åの厚みを有するより厚いＰＣＭＯ層を堆積させることにより、結果として生じるＰＣＭＯ層の抵抗は、７５ｎ秒から１μ秒の間のパルス幅を有する約−５Ｖの負のパルスの印加によって増加し得る。さらに、ＰＣＭＯ層は、２．５μ秒よりも長いパルス幅を有する＋４Ｖの正の電圧の印加によってリセットされ得る。
【００２６】
このように、高度結晶化シード層と一体化される場合にＰＣＭＯ薄膜上に可逆性抵抗スイッチを得る方法が開示された。本方法のさらなる変形および改変が、添付の請求項に記載される本発明の範囲内で実施し得ることが理解される。以上では、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【図面の簡単な説明】
【００２７】
【図１】図１は、ＰＣＭＯ薄膜に対して抵抗を書き込み、または増加させるための、負のパルスの利用を示す。
【図２】図２は、ＰＣＭＯ薄膜に対して抵抗を書き込み、または増加させるための、負のパルスの利用を示す。
【図３】図３は、ＰＣＭＯ薄膜をリセットするために、負のパルスを利用する試みを示す。
【図４】図４は、ＰＣＭＯ薄膜に対して抵抗をリセットまたは減少させるための、正のパルスの利用を示す。
【図１】
2005064464.tif 000002
【図２】
2005064464.tif 000003
【図３】
2005064464.tif 000004
【図４】
2005064464.tif 000005
【手続補正書】
【提出日】平成16年6月23日(2004.6.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
高度結晶化シード層に一体化される場合にＰＣＭＯ薄膜上に可逆性抵抗スイッチを得る方法であって、
ＭＯＣＶＤにより、高度に結晶化された形式で、約５０Åから３００Åの厚みを有するＰＣＭＯ薄膜のシード層を堆積させる工程と、
スピンコーティングにより、該シード層の上に、約５００Åから３０００Åの厚みを有する第２のＰＣＭＯ薄膜層を堆積させて、結合されたＰＣＭＯ層を形成する工程と、
約７５ｎ秒から１μ秒のパルス幅を有する約−４Ｖから−５Ｖの負の電気パルスを印加することによって、半導体デバイスの該結合されたＰＣＭＯ層の抵抗を増加させる工程と、
２．０μ秒より長いパルス幅を有する約＋２．５Ｖから＋４Ｖの正の電気パルスを印加することによって、半導体デバイスの該結合されたＰＣＭＯ層の抵抗を減少させる工程と
を包含する、方法。
【請求項２】
高温で前記結合されたＰＣＭＯ層をポストアニーリングし、前記高度結晶化層のスイッチングおよび安定特性を向上させる工程を含み、該工程は、約１０分から１２０分間、約５００℃から６５０℃の温度でアニーリングする工程をさらに包含する、請求項１に記載の方法。
【請求項３】
高度結晶化シード層に一体化される場合にＰＣＭＯ薄膜上に可逆性抵抗スイッチを得る方法であって、
ＭＯＣＶＤにより、高度に結晶化された形式で、約５０Åから３００Åの厚みを有するＰＣＭＯ薄膜のシード層を堆積させる工程と、
スピンコーティングにより、該シード層の上に、約５００Åから３０００Åの厚みを有する第２のＰＣＭＯ薄膜層を堆積させて、結合されたＰＣＭＯ層を形成する工程と、
負の電気パルスを印加することによって、半導体デバイスの該結合されたＰＣＭＯ層の抵抗を増加させる工程と、
正の電気パルスを印加することによって、半導体デバイスの該結合されたＰＣＭＯ層の抵抗を減少させる工程と
を包含する、方法。
【請求項４】
負の電気パルスを印加することによって、半導体デバイスの前記結合されたＰＣＭＯ層の抵抗を増加させる前記工程は、約７５ｎ秒から１μ秒のパルス幅を有する約−４Ｖから−５Ｖの電気パルスを印加する工程を含む、請求項３に記載の方法。
【請求項５】
正の電気パルスを印加することによって、半導体デバイスの前記結合されたＰＣＭＯ層の抵抗を減少させる前記工程は、２．０μ秒より長いパルス幅を有する約＋２．５Ｖから＋４Ｖの電気パルスを印加する工程を含む、請求項３に記載の方法。
【請求項６】
高温で前記結合されたＰＣＭＯ層をポストアニーリングし、前記高度結晶化層のスイッチングおよび安定特性を向上させる工程を含み、該工程は、約１０分から１２０分間、約５００℃から６５０℃の温度でアニーリングする工程をさらに包含する、請求項３に記載の方法。
【請求項７】
高度結晶化シード層に一体化される場合にＰＣＭＯ薄膜上に可逆性抵抗スイッチを得る方法であって、
ＰＣＭＯ薄膜のシード層を堆積させる工程と、
該シード層の上に第２のＰＣＭＯ薄膜層を堆積させる工程であって、結合されたＰＣＭＯ層の厚さは、約５００Åから３０００Åである、工程と、
約７５ｎ秒から１μ秒のパルス幅を有する約−４Ｖから−５Ｖの負の電気パルスを印加することによって、半導体デバイスの該結合されたＰＣＭＯ層に書き込みを行う工程と、
２．０μ秒より長いパルス幅を有する約＋２．５Ｖから＋４Ｖの正の電気パルスを印加することによって、半導体デバイスの該結合されたＰＣＭＯ層をリセットする工程と
を包含する、方法。
【請求項８】
ＰＣＭＯ薄膜のシード層を堆積させる前記工程は、ＭＯＣＶＤにより、高度に結晶化された形式で、約５０Åから３００Åの厚さを有するＰＣＭＯのシード層を堆積させる工程を含む、請求項７に記載の方法。
【請求項９】
前記シード層の上に第２のＰＣＭＯ薄膜を堆積させる前記工程は、スピンコーティングにより、約５００Åから３０００Åの厚みを有する第２のＰＣＭＯ薄膜を堆積させる工程を含む、請求項７に記載の方法。
【請求項１０】
高温で前記結合されたＰＣＭＯ層をポストアニーリングし、前記高度結晶化層のスイッチングおよび安定特性を向上させる工程を含み、該工程は、ある雰囲気中で、約１０分から１２０分間、約５００℃から６５０℃の温度でアニーリングする工程をさらに包含する、請求項７に記載の方法。