(57)【要約】【課題】  ＭＯＮＯＳ型トランジスタのゲート長を縮小した場合に顕著に現れるリーク電流を低減でき、かつ誤消去（ディスターブ）を低減できる半導体装置およびその製造方法を提供する。【解決手段】  メモリ用のＭＯＮＯＳ型トランジスタＱ1とセル選択用のＭＩＳ型トランジスタＱ2とを含む不揮発性メモリセルにおいて、ＭＯＮＯＳ型トランジスタＱ1のゲート電極２０の長さＡに比べて、電荷蓄積膜１６の長さＢを短くする。そして、ゲート電極２０の端部下に電荷蓄積膜１６を形成しないようにする。また、ゲート電極２０の端部下の酸化膜を厚くする。【選択図】  図７
2005064178.tif 000002
【特許請求の範囲】
【請求項１】
メモリ用の第１電界効果トランジスタを有する書き換え可能な不揮発性メモリセルを、半導体基板上に備える半導体装置であって、
前記第１電界効果トランジスタは、
（ａ）前記半導体基板上に形成されたゲート絶縁膜と、
（ｂ）前記ゲート絶縁膜上に形成された電荷蓄積膜と、
（ｃ）前記電荷蓄積膜上に形成されたゲート電極と、
（ｄ）前記ゲート絶縁膜、前記電荷蓄積膜および前記ゲート電極のそれぞれの側壁にわたって形成された第１サイドウォールとを備え、
前記ゲート電極のゲート長方向において、前記電荷蓄積膜の長さは、前記ゲート電極の長さに比べて短いことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記第１電界効果トランジスタは、前記電荷蓄積膜と前記ゲート電極との間に絶縁膜を有することを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置であって、
前記ゲート電極の端部下には、前記電荷蓄積膜が形成されていないことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置であって、
前記ゲート電極の端部下には、前記第１サイドウォールの一部が形成されていることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置であって、
前記第１サイドウォールを構成する材料の誘電率は、前記電荷蓄積膜を構成する材料の誘電率よりも低いことを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置であって、
前記電荷蓄積膜は、窒化シリコン膜より形成され、前記第１サイドウォールは、酸化シリコン膜より形成されていることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置であって、
前記不揮発性メモリセルは更に、前記不揮発性メモリセルを選択するための第２電界効果トランジスタを有することを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置であって、
ゲート長さ方向において、前記第１電界効果トランジスタの前記第１サイドウォールの長さは、前記第２電界効果トランジスタの第２サイドウォールの長さよりも長いことを特徴とする半導体装置。
【請求項９】
メモリ用の電界効果トランジスタを有する書き換え可能な不揮発性メモリセルを、半導体基板上に複数個備える半導体装置であって、
前記電界効果トランジスタは、
（ａ）前記半導体基板上に形成されたゲート絶縁膜と、
（ｂ）前記ゲート絶縁膜上に形成された電荷蓄積膜と、
（ｃ）前記電荷蓄積膜上に形成されたゲート電極と、
（ｄ）前記ゲート絶縁膜、前記電荷蓄積膜および前記ゲート電極のそれぞれの側壁にわたって形成されたサイドウォールと、
（ｅ）前記半導体基板に形成された不純物領域であって、前記サイドウォールに整合して形成された前記不純物領域とを備え、
ゲート長方向における前記不純物領域から前記電荷蓄積膜までの距離は、ゲート長方向における前記不純物領域から前記ゲート電極までの距離よりも長いことを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置であって、
前記不揮発性メモリセルには前記電荷蓄積膜に電子が注入される選択セルと、前記電荷蓄積膜に電子が注入されない非選択セルがあり、
前記選択セルの前記ゲート電極と前記非選択セルの前記ゲート電極はワード線に接続されており、前記選択セルに電子を注入する書き込み動作時において、前記ワード線と前記選択セル内の前記不純物領域との間の電位差は、前記ワード線と前記非選択セル内の前記不純物領域との間の電位差よりも大きいことを特徴とする半導体装置。
【請求項１１】
不揮発性メモリ素子を形成する第１電界効果トランジスタと、前記不揮発性メモリ素子を選択するための第２電界効果トランジスタを含む半導体装置であって、
（ａ）半導体基板上に形成された前記第１電界効果トランジスタの第１ゲート絶縁膜、
（ｂ）前記半導体基板上に形成された前記第２電界効果トランジスタの第２ゲート絶縁膜、
（ｃ）前記半導体基板上に形成された前記第１電界効果トランジスタの第１サイドウォール、
（ｄ）前記半導体基板上に形成された前記第２電界効果トランジスタの第２サイドウォール、を有し、
ゲート長方向において、前記第１電界効果トランジスタの前記第１ゲート絶縁膜の長さは前記第２電界効果トランジスタの前記第２ゲート絶縁膜の長さよりも短く、
ゲート長方向において、前記第１電界効果トランジスタの前記第１サイドウォールの長さは前記第２電界効果トランジスタの前記第２サイドウォールの長さよりも長いことを特徴とした半導体装置。
【請求項１２】
メモリ用の電界効果トランジスタを有する書き換え可能な不揮発性メモリセルを、半導体基板上に備える半導体装置であって、
前記電界効果トランジスタは、
（ａ）前記半導体基板上に形成されたゲート絶縁膜と、
（ｂ）前記ゲート絶縁膜上に形成された電荷蓄積膜と、
（ｃ）前記電荷蓄積膜上に形成されたゲート電極とを備え、
前記ゲート電極の底面は、前記底面の中央部から前記半導体基板までの距離よりも前記底面の端部から前記半導体基板までの距離が大きくなる形状をしていることを特徴とする半導体装置。
【請求項１３】
（ａ）半導体基板上に第１ゲート絶縁膜を形成する工程と、
（ｂ）前記第１ゲート絶縁膜上に電荷蓄積膜を形成する工程と、
（ｃ）前記電荷蓄積膜上に第１導体膜を形成する工程と、
（ｄ）前記第１導体膜をパターニングして第１ゲート電極を形成する工程と、
（ｅ）前記電荷蓄積膜をエッチングすることにより、ゲート長方向における前記電荷蓄積膜の長さを前記第１ゲート電極のゲート長に比べて短くする工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法であって、
前記電荷蓄積膜と前記第１導体膜の間に絶縁膜を形成する工程をさらに備えることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１３に記載の半導体装置の製造方法であって、さらに、
（ｆ）前記半導体基板上に第２ゲート絶縁膜を形成する工程と、
（ｇ）前記第２ゲート絶縁膜上に第２導体膜を形成する工程と、
（ｈ）前記第２導体膜および前記第２ゲート絶縁膜をパターニングすることにより、第２ゲート電極を形成し、前記第２ゲート電極下にだけ前記第２ゲート絶縁膜を残す工程と、
（ｉ）前記第１ゲート電極および前記第２ゲート電極をマスクにして、前記半導体基板内に不純物拡散領域を形成する工程と、
（ｊ）前記第１ゲート絶縁膜、前記電荷蓄積膜および前記第１ゲート電極のそれぞれの側壁にわたる第１サイドウォールを形成し、前記第２ゲート絶縁膜および前記第２ゲート電極のそれぞれの側壁にわたる第２サイドウォールを形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１６】
（ａ）半導体基板上にゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に電荷蓄積膜を形成する工程と、
（ｃ）前記電荷蓄積膜上に導体膜を形成する工程と、
（ｄ）前記導体膜をパターニングしてゲート電極を形成する工程と、
（ｅ）前記ゲート電極の下端部に絶縁膜よりなるバーズビークを形成する工程と、
（ｆ）前記バーズビークを除去することにより、前記ゲート電極の底面の形状を、前記底面の中央部から前記半導体基板までの距離に比べて前記底面の端部から前記半導体基板までの距離が大きくなる形状にする工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、書き換え可能な不揮発性半導体記憶装置およびその製造技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
電気的に書き換え可能な不揮発性半導体記憶装置は、オンボードでプログラムの書き換えができることから、製品の開発期間の短縮、開発効率の向上が可能になるほか、少量多品種製品への対応、仕向け先別チューニングなどの用途に応用が広がっている。特に近年では、ＥＥＰＲＯＭ（Electrically  Erasable  Programmable  Read  Only  Memory）内蔵マイコンへのニーズが大きい。
【０００３】
これまで、電気的に書き換え可能な不揮発性半導体記憶装置としては、ポリシリコン膜を電荷蓄積膜としたＥＥＰＲＯＭが主に使用されていた。
【０００４】
しかし、ポリシリコン膜を電荷蓄積膜としたＥＥＰＲＯＭでは、ポリシリコン膜を取り囲む酸化膜のどこか一部にでも欠陥があると、電荷蓄積膜が導体であるため、異常リークにより電荷蓄積膜に貯えられた電子がすべて抜け出てしまう問題点を持っている。特に今後微細化が進み集積度が向上してくると、この問題がより顕著になってくると考えられる。
【０００５】
そこで、電荷蓄積膜としてポリシリコン膜ではなく窒化シリコン膜（Ｓｉ3Ｎ4）を電荷蓄積膜とするＭＮＯＳ（Metal  Nitride  Oxide  Semiconductor）構造およびＭＯＮＯＳ（Metal  Oxide  Nitride  Oxide  Semiconductor）構造が提案されている。この構造の場合、電子は、絶縁体である窒化シリコン膜の離散的なトラップ準位中に蓄積されるため、電荷蓄積膜のどこか一部に欠陥が生じて異常リークが起きても、電荷蓄積膜に蓄積された電子がすべて抜け出てしまうことがない。このため、データ保持の信頼度を向上させることができる。
【０００６】
なお、ＭＯＮＯＳ型トランジスタを使用した不揮発性半導体記憶装置としては、例えば特開平０６−０７７４９１号公報（特許文献１）に記載がある。
【特許文献１】特開平０６−０７７４９１号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記したＭＯＮＯＳ型トランジスタを使用した不揮発性半導体記憶装置の記憶部は、メモリセルが２次元状に多数配列した構造をしている。そして、２次元状に配列したメモリセルは、ワード線やビット線を介して互いに接続されている。各メモリセルには、例えばメモリ用のＭＯＮＯＳ型トランジスタとメモリセルを選択する選択用のＭＩＳ（Metal  Insulator  Semiconductor）トランジスタが形成されている。
【０００８】
このようなメモリセルに対して書き込み動作、消去動作または読み取り動作をする場合、動作対象となるメモリセルの選択用ＭＩＳ型トランジスタをオン状態にして、メモリセルを選択する。そして、選択したメモリセル内にあるＭＯＮＯＳ型トランジスタのソース領域、ドレイン領域およびゲート電極などに設定電圧を印加することにより、目的とする動作を行なう。
【０００９】
このとき、選択されたメモリセル以外の非選択メモリセルにおいても、ワード線あるいはビット線などを介して所定の電圧が印加される。この場合、非選択メモリセル内のｐｎ接合にリーク電流が発生する問題点がある。このようなリーク電流が増大すると、不揮発性半導体記憶装置の性能劣化や信頼性の低下を招くことになる。特に、ｐｎ接合部におけるリーク電流は、サイドウォール長を縮小するにつれて増大している。
【００１０】
また、ＭＯＮＯＳ型トランジスタへ書き込みが行われた状態（電荷蓄積膜に電子が蓄積された状態）にある非選択メモリセルにおいては、リーク電流により誘起されたエネルギーの高いホットホールがゲート絶縁膜をトンネルして電荷蓄積膜に注入され、誤消去（ディスターブ）を生じるという問題点がある。特に、ＭＯＮＯＳ型トランジスタのサイドウォール長、ゲート長を縮小するにつれて、上記したディスターブが生じやすくなっている。
【００１１】
本発明の目的は、ＭＯＮＯＳ型トランジスタのサイドウォール長を縮小した場合に顕著に現れるリーク電流を低減できる半導体装置を提供することにある。
【００１２】
また、本発明の他の目的は、ＭＯＮＯＳ型トランジスタのサイドウォール長、ゲート長を縮小した場合に顕著に現れるディスターブを低減できる半導体装置を提供することにある。
【００１３】
また、本発明の他の目的は、リーク電流を低減できる半導体装置の製造方法を提供することにある。
【００１４】
また、本発明の他の目的は、ディスターブを低減できる半導体装置の製造方法を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
本発明の半導体装置は、メモリ用の第１電界効果トランジスタを有する書き換え可能な不揮発性メモリセルを、半導体基板上に備える半導体装置であって、前記第１電界効果トランジスタは、（ａ）前記半導体基板上に形成されたゲート絶縁膜と、（ｂ）前記ゲート絶縁膜上に形成された電荷蓄積膜と、（ｃ）前記電荷蓄積膜上に形成されたゲート電極と、（ｄ）前記ゲート絶縁膜、前記電荷蓄積膜および前記ゲート電極のそれぞれの側壁にわたって形成されたサイドウォールとを備え、前記ゲート電極のゲート長方向において、前記電荷蓄積膜の長さは、前記ゲート電極の長さに比べて短いことを特徴とするものである。
【００１８】
また、本発明の半導体装置の製造方法は、（ａ）半導体基板上に第１ゲート絶縁膜を形成する工程と、（ｂ）前記第１ゲート絶縁膜上に電荷蓄積膜を形成する工程と、（ｃ）前記電荷蓄積膜上に第１導体膜を形成する工程と、（ｄ）前記第１導体膜をパターニングして第１ゲート電極を形成する工程と、（ｅ）前記電荷蓄積膜をエッチングすることにより、ゲート長方向における前記電荷蓄積膜の長さを前記第１ゲート電極のゲート長に比べて短くする工程とを備えるものである。
【発明の効果】
【００１９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２０】
半導体装置のリーク電流を低減できる。また、誤消去を低減できる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
本実施の形態は、メモリ用のＭＯＮＯＳ型トランジスタとセルを選択するＭＩＳ型トランジスタよりなる不揮発性メモリセルを、半導体基板上に複数備える半導体装置およびその製造方法に本発明を適用したものである。
【００２３】
本実施の形態における半導体装置について、図面を参照しながら説明する。まず、特定のメモリセルを選択して書き込み動作をする場合、選択しなかったメモリセルにおいても、所定の電圧（ストレス）が印加されることについて説明する。
【００２４】
図１は、２次元状に配列されたメモリセルＣ1-1〜Ｃ2-4を示した回路構成図である。図１において、メモリセルＣ1-1は、メモリ用のＭＯＮＯＳ型トランジスタＴｒ１ａおよびセル選択用のＭＩＳ型トランジスタＴｒ２ａより構成されている。同様にして、各メモリセルＣ1-2〜Ｃ2-4は、それぞれメモリ用のＭＯＮＯＳ型トランジスタＴｒ１ｂ〜Ｔｒ１ｈとセル選択用のＭＩＳ型トランジスタＴｒ２ｂ〜Ｔｒ２ｈより構成されている。
【００２５】
同じ行に配列されたメモリセルＣ1-1〜Ｃ1-4において、各ＭＯＮＯＳ型トランジスタＴｒ１ａ〜Ｔｒ１ｄのゲート電極は、一本の信号線（ワード線）ＷＬ２で接続されており、ＭＩＳ型トランジスタＴｒ２ａ〜Ｔｒ２ｄのゲート電極も一本の信号線（ワード線）ＷＬ１で接続されている。同様に、同じ行に配列されたメモリセルＣ2-1〜Ｃ2-4において、ＭＯＮＯＳ型トランジスタＴｒ１ｅ〜Ｔｒ１ｈのゲート電極も、一本の信号線ＷＬ４で接続されており、ＭＩＳ型トランジスタＴｒ２ｅ〜Ｔｒ２ｈのゲート電極も一本の信号線ＷＬ３で接続されている。
【００２６】
次に、同じ列に配列されたメモリセルＣ1-1とメモリセルＣ2-1において、それぞれのソース領域は、互いに一本の信号線ＳＬ１で接続されており、それぞれのドレイン領域も互いに一本の信号線ＤＬ１で接続されている。同様に、同じ列に配列されたメモリセルＣ1-2とメモリセルＣ2-2については、信号線ＳＬ２によって互いのソース領域が接続されており、信号線ＤＬ２によって互いのドレイン領域が接続されている。また、メモリセルＣ1-3とメモリセルＣ2-3においては、信号線ＳＬ３によって互いのソース領域が接続され、信号線ＤＬ３によって互いのドレイン領域が接続されており、メモリセルＣ1-4とメモリセルＣ2-4については、信号線ＳＬ４によって互いのソース領域が接続され、信号線ＤＬ４によって互いのドレイン領域が接続されている。
【００２７】
メモリセルＣ1-1、メモリセルＣ1-2、メモリセルＣ2-1およびメモリセルＣ2-2は、同一のウェル上に形成されており、このウェルには、信号線Ｋ１によって電圧が印加されるようになっている。また、メモリセルＣ1-3、メモリセルＣ1-4、メモリセルＣ2-3およびメモリセルＣ2-4は、同一のウェル上に形成されており、このウェルには、信号線Ｋ２によって電圧が印加されるようになっている。
【００２８】
このように構成されたメモリセルＣ1-1〜Ｃ2-4において、メモリセルＣ1-1を選択して書き込み動作を行なう場合の一例について図１を参照しながら説明する。図１に示すように、メモリセルＣ1-1を選択するため、信号線ＷＬ１に１．５Ｖを印加する。また、信号線ＷＬ２にも１．５Ｖを印加し、信号線ＳＬ１、ＤＬ１およびＫ１に−１０．５Ｖを印加する。すると、メモリセルＣ1-1（選択セル）内のＭＯＮＯＳ型トランジスタＴｒ１ａのソース領域とゲート電極間にゲート電極側を正にして電位差１２．０Ｖが発生する。このような高電位差が発生するとソース領域内にある電子が、ＭＯＮＯＳ型トランジスタＴｒ１ａのゲート絶縁膜をトンネルして電荷蓄積膜中に注入され、書き込み動作が行なわれる。このとき、信号線ＷＬ１に接続されている他のメモリセルＣ1-2、Ｃ1-3、Ｃ1-4（書き込みを行なわない非選択セル）のソース領域およびドレイン領域にも信号線ＳＬ２〜ＳＬ４、信号線ＤＬ２を介して所定の電圧が印加されているが、ソース領域（あるいはドレイン領域）と信号線ＷＬ１との電位差は、書き込みを行なうメモリセルＣ1-1におけるソース領域（あるいはドレイン領域）と信号線ＷＬ１との電位差より低くなっている。
【００２９】
また、メモリセルＣ2-3、Ｃ2-4について見ると、信号線ＷＬ３には０Ｖが印加されており、メモリセルＣ2-3、Ｃ2-4が非選択メモリセルであることがわかる。しかし、メモリセルＣ2-3、Ｃ2-4内のＭＯＮＯＳ型トランジスタＴｒ１ｇ、Ｔｒ１ｈのソース領域には、信号線ＳＬ３や信号線ＳＬ４により１．５Ｖが印加され、ウェルには、信号線Ｋ２により−１０．５Ｖが印加されている。したがって、ソース領域とウェル間のｐｎ接合には、１２．０Ｖもの電位差が生じていることがわかる。また、このＭＯＮＯＳ型トランジスタＴｒ１ｇ、Ｔｒ１ｈのゲート電極には、信号線ＷＬ４により−１０．５Ｖの電圧が印加されている。このため、ゲート電極とソース領域との間には、１２．０Ｖもの電位差が生じている。したがって、メモリセルＣ2-3、Ｃ2-4では、ソース領域とウェル間でリーク電流が発生しやすいとともに、リーク電流によって誘起されたホットホールが、電子の蓄積された電荷蓄積膜に注入され、誤消去を生じるおそれがあることがわかる。
【００３０】
次に、メモリセルＣ1-1を選択して消去動作を行なう場合の一例について図２を参照しながら説明する。図２に示すように、メモリセルＣ1-1を選択するため、信号線ＷＬ１に１．５Ｖを印加する。また、信号線ＷＬ２に−８．５Ｖを印加し、信号線ＳＬ１、Ｋ１に１．５Ｖする。このとき、信号線ＤＬ１は、フローティング状態にする。すると、メモリセルＣ1-1内のＭＯＮＯＳ型トランジスタＴｒ１ａのウェル（ソース領域）とゲート電極間にウェル（ソース領域）側を正にして電位差１０．０Ｖが発生する。したがって、ＭＯＮＯＳ型トランジスタＴｒ１ａに書き込みが行われている場合、すなわち電荷蓄積膜内に電子が蓄積されている場合、電荷蓄積膜内の電子がゲート絶縁膜をトンネルしてウェル側に注入され、消去動作が行なわれる。
【００３１】
この消去動作が行なわれる際にも、非選択メモリセルに所定の電圧（ストレス）が印加されていることがわかるが、書き込み動作時のメモリセルＣ2-3、Ｃ2-4ほどストレスは発生していないことがわかる。
【００３２】
続いて、メモリセルＣ1-1を選択して読み取り動作を行なう場合の一例について図３を参照しながら説明する。図３に示すように、信号線ＷＬ１に２．０Ｖの電圧を印加する。また、信号線ＷＬ２、ＳＬ１およびＫ１に０Ｖを印加し、信号線ＤＬ１に１．５Ｖを印加する。ここで、メモリセルＣ1-1内のＭＯＮＯＳ型トランジスタＴｒ１ａに書き込みが行われて、電荷蓄積膜に電子が蓄積されている場合、ＭＯＮＯＳ型トランジスタＴｒ１ａのしきい値電圧は０Ｖより高くなる。このため、メモリセルＣ1-1のソース領域とドレイン領域の間に電流は流れない。一方、ＭＯＮＯＳ型トランジスタＴｒ１ａに書き込みが行なわれていない場合（電荷蓄積膜に電子が蓄積されていない場合）、ゲート電極に０Ｖを印加すると電流が流れる。このようにして、読み取り動作を行なうことができる。
【００３３】
読み取り動作が行なわれる際にも、非選択メモリセルに所定の電圧が印加されるが、書き込み動作時のメモリセルＣ2-3、Ｃ2-4ほどストレスは発生していないことがわかる。
【００３４】
以上述べたように、特定のメモリセルを選択して目的とする動作を行なう場合、選択していない非選択メモリセルにおいて所定の電圧（ストレス）が印加されることがわかる。特に、書き込み動作時には、所定の非選択メモリセルに印加されるストレスが大きくなり、リーク電流および誤消去といった問題が生じやすくなることがわかる。
【００３５】
次に、サイドウォール長を縮小するにつれて、非選択メモリセルで生じるｐｎ接合のリーク電流が増大し、かつ書き込みが行われた非選択メモリセルの誤消去（ディスターブ）が生じ易くなる点について検証してみた。つまり、０．３５μｍプロセスで形成された相対的にサイドウォール長の長い不揮発性メモリセルの非選択メモリセルでは、あまり問題とならなかったリーク電流および誤消去が、０．１８μｍプロセスで形成された相対的にサイドウォール長の短い不揮発性メモリセルの非選択メモリセルにおいては、なぜ問題となるのかをシミュレーションを用いて検証してみた。
【００３６】
図４は、サイドウォール長の長いＭＯＮＯＳ型トランジスタに生じるリーク電流の経路（リークパス）およびインパクトイオン化現象の最も発生する領域をシミュレーションで求めた結果を示したものである。図４において、横軸は、横方向の寸法を示したものであり、その単位はμｍである。また、縦軸は、縦方向の寸法を示したものであり、その単位はμｍである。
【００３７】
シミュレーションは、以下に示す構造で行なった。すなわち、図４に示すようにウェル上にゲート絶縁膜、電荷蓄積膜、絶縁膜およびゲート電極を下から順に積層し、このゲート絶縁膜、電荷蓄積膜、絶縁膜およびゲート電極の側壁にわたってサイドウォールを形成する。そして、このサイドウォール下にソース領域を形成した構造で行なった。なお、図４に示した構造では、ゲート絶縁膜、電荷蓄積膜、絶縁膜およびゲート電極は、途中で切断されている。
【００３８】
図４に示すように、サイドウォール長の長いＭＯＮＯＳ型トランジスタにおいて、リーク電流は、ソース領域（いわゆる拡散層）下を流れていることがわかる。このため、電子が結晶格子に衝突することにより電子および正孔（ホール）を発生させるインパクトイオン化も、ソース領域下で最も発生していることがわかる。
【００３９】
一方、図５は、サイドウォール長の短いＭＯＮＯＳ型トランジスタに生じるリーク電流の経路およびインパクトイオン化現象の最も発生する領域をシミュレーションした結果を示したものである。
【００４０】
図５に示すように、リーク電流は、サイドウォール長の長いＭＯＮＯＳ型トランジスタとは異なり、半導体基板の表面近くを流れている。また、インパクトイオン化もリーク電流の流れているゲート電極の端部下で最も発生していることがわかる。
【００４１】
図６に、図５に示したサイドウォール長の短いＭＯＮＯＳ型トランジスタの電界分布を示す。すなわち、ＭＯＮＯＳ型トランジスタのゲート電極、ソース領域、ウェルなどの間に所定の電位差（ストレス）が生じている場合の電界分布を示す。なお、ここで示す電界の単位は、ＭＶ／ｃｍである。
【００４２】
図６を見ると、ゲート電極の端部下で、等電界線が密になっており、周囲に比べて高電界になっていることがわかる。つまり、ゲート電極の端部下で電界集中が起こっていることがわかる。このことから、サイドウォール長の短いＭＯＮＯＳ型トランジスタのリーク電流は、半導体基板内の表面に近い領域であって、電界集中が生じているゲート電極の端部下を流れていることがわかる。
【００４３】
ここで、ゲート電極の端部下では、電界集中が生じている。このため、ゲート電極の端部下をリーク電流が流れる場合、そのリーク電流量は増加すると考えられる。
【００４４】
また、図５に示すようにインパクトイオン化現象の発生は、ゲート電極の端部下において最大となっている。このため、ゲート電極の端部下では、インパクトイオン化により正孔が発生し易くなる。そして、発生した正孔の中には高いエネルギーをもつものがあり、これはホットホールと呼ばれる。
【００４５】
このようなホットホールの中には、ＭＯＮＯＳ型トランジスタのゲート絶縁膜をトンネルして、電荷蓄積膜中に注入されるものがある。ＭＯＮＯＳ型トランジスタに書き込みが行われている場合には、電荷蓄積膜中に電子が蓄積されているが、ホットホールが注入されると、電荷蓄積膜中に蓄積されていた電子が消失してしまい誤消去が生じる。特に、今の場合、ホットホールの発生場所は、ゲート電極の端部下の半導体基板内であり、電荷蓄積膜の近傍であるため、電荷蓄積膜へホットホールが注入されることによる誤消去が生じやすくなっている。
【００４６】
以上述べたように、サイドウォール長の長いＭＯＮＯＳ型トランジスタでは、ソース領域の下をリーク電流が流れている。また、インパクトイオン化現象もソース領域の下で最も発生している。したがって、インパクトイオン化によりホットホールが発生しても、電子が蓄積されている電荷蓄積膜とは距離が離れているため、ホットホールの注入による誤消去は生じにくい。
【００４７】
これに対し、サイドウォール長の短いＭＯＮＯＳ型トランジスタでは、ゲート電極の端部下の電界集中が生じている場所をリーク電流が流れているため、リーク電流量が増加する。
【００４８】
また、ホットホールは、電荷蓄積膜に近いゲート電極の端部下において発生しやすくなっており、ホットホールの電荷蓄積膜への注入による誤消去が起こりやすくなっている。
【００４９】
このような検討結果から、サイドウォール長の短いＭＯＮＯＳ型トランジスタでは、リーク電流の増加および誤消去が問題となることがわかる。
【００５０】
次に、本実施の形態における不揮発性メモリセルの構成について説明する。図７は、本実施の形態における不揮発性メモリセルの構成を示した断面図である。図７において、半導体基板１０上には、素子分離領域１１が形成されている。
【００５１】
また、半導体基板１０の内部には、ｎ型ウェル１３が形成されており、このｎ型ウェル１３内には、ｐ型ウェル１４が形成されている。
【００５２】
ｐ型ウェル１４上の領域であって、素子分離領域１１に挟まれたメモリセル形成領域には、不揮発性メモリセルが形成されており、この不揮発性メモリセルは、ＭＯＮＯＳ型トランジスタＱ1およびＭＩＳ型トランジスタＱ2より構成されている。ＭＯＮＯＳ型トランジスタＱ1は、１ビットを記憶する記憶用（メモリ用）のトランジスタであり、ＭＩＳ型トランジスタＱ2は、各不揮発性メモリセルを選択するための選択用トランジスタである。
【００５３】
次に、図７に示すＭＯＮＯＳ型トランジスタＱ1およびＭＩＳ型トランジスタＱ2の構成について説明する。
【００５４】
まず、ＭＯＮＯＳ型トランジスタＱ1は、以下に示すような構成をしている。すなわち、半導体基板１０内に形成されたｐ型ウェル１４上にゲート絶縁膜（第１ゲート絶縁膜）１５が形成されており、このゲート絶縁膜１５上に電荷蓄積膜１６が形成されている。そして、この電荷蓄積膜１６上に絶縁膜１７が形成され、絶縁膜１７上に導体膜よりなるゲート電極（第１ゲート電極）２０が形成されている。
【００５５】
ゲート電極２０は、低抵抗化を図るためにポリシリコン膜１８上にシリサイド膜として例えばコバルトシリサイド膜３０が形成された積層構造で構成されている。なお、シリサイド膜は、上記したコバルトシリサイド膜３０に限定されず、例えばコバルトシリサイド膜３０に代えて、チタンシリサイド膜やニッケルシリサイド膜で構成してもよい。
【００５６】
続いて、このゲート電極２０の側壁、絶縁膜１７の側壁、電荷蓄積膜１６の側壁およびゲート絶縁膜１５の側壁にわたって、絶縁膜よりなるサイドウォール２６ａ（第１サイドウォール）が形成されている。このサイドウォール２６ａは、ＭＯＮＯＳ型トランジスタをＬＤＤ（Lightly  Doped  Drain）構造とするために形成されるものである。
【００５７】
サイドウォール２６ａ下のｐ型ウェル１４内には、低濃度ｎ型不純物拡散領域（エクステンション領域）（不純物拡散領域）２３、２４が形成されており、この低濃度ｎ型不純物拡散領域２３、２４は、サイドウォール２６ａ下から外側に延伸するように形成されている。また、低濃度ｎ型不純物拡散領域２３、２４は、ゲート電極２０の下部にまで延在している。
【００５８】
そして、サイドウォール２６ａより外側にある低濃度ｎ型不純物拡散領域２３、２４内には、高濃度ｎ型不純物拡散領域（拡散層）（不純物領域）２７、２８が形成されており、この高濃度ｎ型不純物拡散領域２７、２８上には、低抵抗化を図るためのシリサイド膜として例えばコバルトシリサイド膜３０が形成されている。
【００５９】
高濃度ｎ型不純物拡散領域２７、２８には、低濃度ｎ型不純物拡散領域２３、２４に比べて、例えばリンや砒素などのｎ型不純物が高濃度に導入されており、低濃度ｎ型不純物拡散領域２３および高濃度ｎ型不純物拡散領域２７（コバルトシリサイド膜３０も含む）によって、ＭＯＮＯＳ型トランジスタの半導体領域であるソース領域が形成されている。同様に、低濃度ｎ型不純物拡散領域２４および高濃度ｎ型不純物拡散領域２８によりＭＯＮＯＳ型トランジスタの半導体領域であるドレイン領域が形成されている。
【００６０】
上記したゲート絶縁膜１５は、例えば酸化シリコン膜より形成され、ゲート絶縁膜としての機能の他にトンネル絶縁膜としての機能も有する。例えば、このＭＯＮＯＳ型トランジスタＱ1は、半導体基板１０からゲート絶縁膜１５を介して電荷蓄積膜１６へ電子を注入したり、ゲート絶縁膜１５を介して電荷蓄積膜１６に蓄積した電子を半導体基板１０へ引き抜いたりして、データの記憶や消去を行なう。したがって、ゲート絶縁膜１５は、電子をトンネルさせるトンネル絶縁膜としての機能を有することがわかる。
【００６１】
電荷蓄積膜１６は、データ記憶に寄与する電荷を蓄積するために設けられた膜であり、例えば窒化シリコン膜より形成されている。
【００６２】
従来、電荷蓄積膜１６としてポリシリコン膜が主に使用されてきたが、電荷蓄積膜１６としてポリシリコン膜を使用した場合、電荷蓄積膜１６を取り囲む酸化膜のどこか一部に欠陥があると、電荷蓄積膜１６が導体であるため、異常リークにより電荷蓄積膜１６に蓄積された電荷がすべて抜けてしまうことが起こりうる。
【００６３】
そこで、上述したように電荷蓄積膜１６として、絶縁体である窒化シリコン膜が使用されている。この場合、データ記憶に寄与する電荷は、窒化シリコン膜中に存在する離散的なトラップ準位（捕獲準位）に蓄積される。したがって、電荷蓄積膜１６を取り巻く酸化膜中の一部に欠陥が生じても、電荷は電荷蓄積膜１６の離散的なトラップ準位に蓄積されているため、すべての電荷が電荷蓄積膜１６から抜け出てしまうことがない。このため、データ保持の信頼性向上を図ることができる。
【００６４】
このような理由から、電荷蓄積膜１６として、窒化シリコン膜に限らず、離散的なトラップ準位を含む膜を使用することにより、データ保持の信頼性向上を図ることができる。
【００６５】
続いて、ＭＯＮＯＳ型トランジスタＱ1の形状について説明する。上記したようにＭＯＮＯＳ型トランジスタＱ1は、下から順にゲート絶縁膜１５、電荷蓄積膜１６、絶縁膜１７およびゲート電極２０を積層した構造になっている。
【００６６】
従来、このような積層構造をしたＭＯＮＯＳ型トランジスタは、ゲート電極のゲート長方向において、積層した膜の長さが概ね等しかった。つまり、ゲート長方向におけるゲート絶縁膜の長さ、電荷蓄積膜の長さ、絶縁膜の長さおよびゲート電極の長さが互いに概ね等しかった。
【００６７】
これに対し、本実施の形態におけるＭＯＮＯＳ型トランジスタＱ1では、図７に示すように、ゲート長方向において、ゲート電極２０の長さとその他の膜、特に電荷蓄積膜１６の長さが異なっている。すなわち、図７に示すように、ゲート長方向のゲート電極２０の長さＡに比べて、電荷蓄積膜１６の長さＢが短くなっている。そして、さらに電荷蓄積膜１６は、ゲート電極２０の両端部下において形成されないように構成されている。
【００６８】
ここで、ゲート電極２０の長さＡと電荷蓄積膜１６の長さＢとの差Ａ−Ｂは、例えば６０ｎｍであり、ゲート電極２０下の掘り込み量（Ａ−Ｂ）／２は、例えば３０ｎｍである。
【００６９】
このように、本実施の形態におけるＭＯＮＯＳ型トランジスタＱ1は、ゲート長方向の長さが短いゲート絶縁膜１５、電荷蓄積膜１６および絶縁膜１７が下から順に積層され、この絶縁膜１７上に、ゲート長方向の長さが長いゲート電極２０が形成されている構造をし、かつゲート電極２０の両端部下には電荷蓄積膜１６が形成されていない構造をしている。したがって、本実施の形態のＭＯＮＯＳ型トランジスタは、ゲート絶縁膜１５、電荷蓄積膜１６、絶縁膜１７およびゲート電極２０だけの構成をみれば、マッシュルーム形状のような形をしている。したがって、例えば、ゲート長方向における高濃度ｎ型不純物拡散領域（不純物領域）２７の端部と電荷蓄積膜１６の端部との距離は、ゲート長方向における高濃度ｎ型不純物拡散領域２７の端部からゲート電極２０の端部との距離よりも長くなっている。
【００７０】
また、本実施の形態のＭＯＮＯＳ型トランジスタＱ1において、ゲート電極２０の下側の両端は、概ね直角の形状をしているのではなく、図７に示すように、角部を面取りしてなだらかな曲線で形成したようなラウンディング形状をしている。すなわち、ゲート電極２０の端部下には、サイドウォール２６ａの一部である絶縁膜が形成されており、この絶縁膜の膜厚は、ゲート絶縁膜１５、電荷蓄積膜１６および絶縁膜１７を合わせた膜厚に比べて厚くなっている。つまり、ゲート電極２０の底面は、半導体基板１０から離れるようにラウンディングしている（曲がっている）ため、底面の中央部から半導体基板１０までの距離よりも底面の端部から半導体基板１０までの距離が大きくなる構造をしている。
【００７１】
次に、ＭＩＳ型トランジスタＱ2の構成について説明する。図７に示すように、ＭＩＳ型トランジスタＱ2は、以下に示すような構成をしている。すなわち、半導体基板１０内に形成されたｐ型ウェル１４上にゲート絶縁膜（第２ゲート絶縁膜）２１が形成されており、このゲート絶縁膜２１上にゲート電極（第２ゲート電極）２２が形成されている。
【００７２】
ゲート電極２２は、低抵抗化を図るためにポリシリコン膜２２ａ上にシリサイド膜として例えばコバルトシリサイド膜３０が形成された積層構造で構成されており、このゲート電極２２およびゲート絶縁膜２１の側壁には、サイドウォール２６ｂが形成されている。なお、ＭＩＳ型トランジスタＱ2においてもＭＯＮＯＳ型トランジスタＱ1と同様に、シリサイド膜は、コバルトシリサイド膜３０に限らず、チタンシリサイド膜やニッケルシリサイド膜を使用してもよい。
【００７３】
サイドウォール２６ｂ下のｐ型ウェル１４内には、低濃度ｎ型不純物拡散領域２４、２５が形成されており、この低濃度ｎ型不純物拡散領域２４、２５は、サイドウォール２６ｂ下から外側に延伸するように形成されている。
【００７４】
サイドウォール２６ｂより外側にある低濃度ｎ型不純物拡散領域２４、２５内には、高濃度ｎ型不純物拡散領域２８、２９が形成されており、この高濃度ｎ型不純物拡散領域２８、２９上には、低抵抗化を図るためのシリサイド膜として例えばコバルトシリサイド膜３０が形成されている。このシリサイド膜もチタンシリサイド膜やニッケルシリサイド膜を使用してもよい。
【００７５】
低濃度ｎ型不純物拡散領域２４および高濃度ｎ型不純物拡散領域２８（コバルトシリサイド膜３０を含む）によって、ＭＩＳ型トランジスタＱ2のソース領域が形成され、低濃度ｎ型不純物拡散領域２５および高濃度ｎ型不純物拡散領域２９（コバルトシリサイド膜３０を含む）によって、ＭＩＳ型トランジスタＱ2のドレイン領域が形成される。ここで、低濃度ｎ型不純物拡散領域２４および高濃度ｎ型不純物拡散領域２８は、前述したＭＯＮＯＳ型トランジスタＱ1のドレイン領域にもなっている。つまり、図７を見てわかるように、低濃度ｎ型不純物拡散領域２４および高濃度ｎ型不純物拡散領域２８は、ＭＯＮＯＳ型トランジスタＱ1とＭＩＳ型トランジスタＱ2を電気接続している領域と言える。
【００７６】
ＭＯＮＯＳ型トランジスタＱ1は、上記したようにゲート電極２０のゲート長に比べて、ゲート絶縁膜１５、電荷蓄積膜１６および絶縁膜１７のゲート長方向における長さが短くなっている。一方、ＭＩＳ型トランジスタＱ2においてはゲート電極２２のゲート長とゲート絶縁膜２１のゲート長方向における長さは概ね等しい。したがって、ゲート長方向において、ＭＩＳ型トランジスタＱ2のゲート絶縁膜２１に比べて、ＭＯＮＯＳ型トランジスタＱ1のゲート絶縁膜１５の長さは、短くなっている。また、ＭＯＮＯＳ型トランジスタＱ1のゲート電極２０の下端部には、ゲート電極２０のゲート長に比べて、ゲート絶縁膜１５、電荷蓄積膜１６および絶縁膜１７のゲート長方向における長さが短くなっている分だけ、埋め込むようにサイドウォール２６ａが形成されている。このため、サイドウォール２６ａのサイドウォール幅は、ＭＩＳ型トランジスタＱ2のサイドウォール２６ｂのサイドウォール幅に比べて長くなっている。
【００７７】
本実施の形態におけるＭＯＮＯＳ型トランジスタＱ1およびＭＩＳ型トランジスタＱ2は、上記のように構成されており、次に本実施の形態のＭＯＮＯＳ型トランジスタＱ1によれば、ゲート電極２０の端部下の電界を緩和できることについて説明する。
【００７８】
まず、サイドウォール長の短いＭＯＮＯＳ型トランジスタＱ1を含む不揮発性メモリセルが非選択メモリセルであり、図７に示すＭＯＮＯＳ型トランジスタＱ1のゲート電極２０、ソース領域（低濃度ｎ型不純物拡散領域２３、高濃度ｎ型不純物拡散領域２７）、ｐ型ウェル１４などの間に所定の電位差（ストレス）が発生している場合の電界分布をシミュレーションした結果を図８に示す。
【００７９】
図８において、ゲート電極の端部下には電荷蓄積膜は形成されておらず掘り込まれたようになっており、この掘り込まれた部分にはサイドウォールの一部が形成されている。このような条件下で、ストレスが印加された場合の電界分布を見てみると、図６に示す場合に比べてゲート電極の端部下における電界集中が緩和されていることがわかる。
【００８０】
図６は、サイドウォール長の短いＭＯＮＯＳ型トランジスタであって、ゲート電極の形状が通常の形状をしているＭＯＮＯＳ型トランジスタにストレスが印加された場合の電界分布をシミュレーションした結果を示したものである。図６を見てわかるように、ゲート電極の端部下で等電界線は密になっており、電界の最大値は、０．９ＭＶ／ｃｍにもなっている。このため、ゲート電極の端部下で電界集中が生じていることがわかる。
【００８１】
一方、図８に示すように、本実施の形態のＭＯＮＯＳ型トランジスタＱ1をシミュレートした場合、ゲート電極の端部下の等電界線は、図６に比べて密になっておらず、また電界の最大値も、０．６ＭＶ／ｃｍで０．９ＭＶ／ｃｍに比べて低くなっている。したがって、本実施の形態のＭＯＮＯＳ型トランジスタＱ1によれば、ゲート電極の端部下の電界集中を防止できることがわかる。すなわち、ゲート長方向のゲート電極の長さに比べて電荷蓄積膜の長さを短くし、ゲート電極の端部下に電荷蓄積膜を形成せず、かつゲート電極の端部下で酸化シリコン膜を厚くすることにより、ゲート電極の端部下における電界集中を緩和することができる。
【００８２】
次に、ゲート電極の端部下における電界集中を緩和できる理由について説明する。まず、図７に示したように、本実施の形態におけるＭＯＮＯＳ型トランジスタＱ1は、ゲート長方向のゲート電極２０の長さＡに比べて、電荷蓄積膜１６の長さＢが短くなっている。そして、ゲート電極２０の端部下には電荷蓄積膜１６が形成されておらず、掘り込まれたようになっており、この掘り込まれたようになっている部分を埋め込むように、サイドウォール２６ａの一部が形成されている。言い換えれば、ＭＯＮＯＳ型トランジスタＱ1のサイドウォール２６ａの長さは、ＭＩＳ型トランジスタＱ2のサイドウォール２６ｂの長さよりも長くなるように形成している。
【００８３】
このように電荷蓄積膜１６の長さを、ゲート電極２０の長さよりも短く形成することで、ソース領域である高濃度ｎ型不純物拡散領域２７との距離が長くなる為、電荷蓄積膜１６へのホットホール注入確率を減少することができ、メモリセルの誤消去を生じにくくすることが出来る。
【００８４】
ここで、電荷蓄積膜１６は、例えば窒化シリコン膜より形成され、またサイドウォール２６ａは、例えば酸化シリコン膜より形成されている。したがって、ゲート電極２０の端部下には、窒化シリコン膜に代えて酸化シリコン膜が形成されている。酸化シリコン膜の誘電率は、窒化シリコン膜の誘電率に比べて低くなっているので、ゲート電極２０に所定の電圧が印加されたとき、ゲート電極２０の端部下の半導体基板１０内に形成される電界は、ゲート電極２０の端部下に窒化シリコン膜がある場合に比べて緩和される。つまり、ゲート電極の端部下にまで窒化シリコン膜が形成されている従来のＭＯＮＯＳ型トランジスタに比べて、本実施の形態におけるＭＯＮＯＳ型トランジスタＱ1では、電界を緩和できる。なお、上記では、サイドウォール２６ａを酸化シリコン膜で形成し、電荷蓄積膜１６を窒化シリコン膜で形成したが、サイドウォール２６ａを構成する材料として、電荷蓄積膜１６を構成する材料の誘電率よりも低い誘電率を有する材料を使用することにより、ゲート電極２０の端部下に生じる電界を緩和することができる。
【００８５】
また、ＭＯＮＯＳ型トランジスタＱ1に書き込みが行われている状態では、電荷蓄積膜１６に電子が蓄積されている。この場合、ＭＯＮＯＳ型トランジスタＱ1は、負バイアスがかかっているのと同様の状態となり、ゲート電極２０下の半導体基板１０内の電界は増加する。しかし、本実施の形態におけるＭＯＮＯＳ型トランジスタＱ1によれば、ゲート電極２０の端部下には電荷蓄積膜１６が形成されていない。したがって、ゲート電極２０の端部下に電子が蓄積されることはないため、ゲート電極２０の端部下の半導体基板１０内における電界を緩和することができる。
【００８６】
さらに、本実施の形態におけるＭＯＮＯＳ型トランジスタＱ1では、ゲート電極２０の下側の両端は、概ね直角の形状をしているのではなく、図７に示すように、角部を面取りしてなだらかな曲線で形成したようなラウンディング形状をしている。つまり、ゲート電極２０の端部下で酸化シリコン膜の膜厚が厚い構造をしている。したがって、概ね直角の形状をしている従来のＭＯＮＯＳ型トランジスタに比べて、ゲート電極２０の端部下で半導体基板１０とゲート電極２０との距離を離すことができる。このため、ゲート電極２０の端部下の半導体基板１０内における電界を緩和することができる。
【００８７】
次に、図９は、本実施の形態のＭＯＮＯＳ型トランジスタＱ1に流れるリーク電流の経路およびインパクトイオン化の最も発生する領域をシミュレーションした結果を示したものである。
【００８８】
図９を見ると、リーク電流がゲート電極の端部下の半導体基板表面付近を流れず、ゲート電極の端部下から離れた半導体基板内部の領域をリーク電流が流れていることがわかる。つまり、図５に示すように、サイドウォール長が短いＭＯＮＯＳ型トランジスタであって、ゲート電極の形状が通常の形状をしている従来のＭＯＮＯＳ型トランジスタの場合、リーク電流は、ゲート電極の端部下の半導体基板表面付近を流れている。これに対し、本実施の形態におけるＭＯＮＯＳ型トランジスタＱ1のように、ゲート長方向のゲート電極の長さに比べて電荷蓄積膜の長さを短くして、ゲート電極の端部下に電荷蓄積膜を形成しない形状をとり、かつゲート電極の端部下で酸化シリコン膜の膜厚を厚くした場合、リーク電流は、ゲート電極の端部下から離れた半導体基板内部の領域を流れることがわかる。このように、ゲート電極の端部下から離れた半導体基板内部の領域をリーク電流が流れるのは、図８に示したように、ゲート電極の端部下における電界集中を緩和したためである。すなわち、ゲート電極の端部下における電界集中を緩和したため、ゲート電極の端部下をリーク電流が流れにくくなり、ゲート電極の端部下から離れた半導体基板内部の領域をリーク電流が流れるようになったものである。
【００８９】
ここで、本実施の形態のＭＯＮＯＳ型トランジスタＱ1において、リーク電流の流れるｐｎ接合付近の電界分布（図８、図９参照）は、従来のＭＯＮＯＳ型トランジスタのリーク電流が流れるゲート電極の端部下付近の電界分布（図５、図６参照）に比べて、電界集中を生じていない。したがって、本実施の形態のＭＯＮＯＳ型トランジスタＱ1におけるリーク電流量は、図５に示した従来のＭＯＮＯＳ型トランジスタのリーク電流量に比べて減少することがわかる。
【００９０】
また、図９に示すように、インパクトイオン化の最も発生する領域も図５に比べて、ゲート電極の端部下から離れた半導体基板内部にあることがわかる。したがって、本実施の形態のＭＯＮＯＳ型トランジスタＱ1によれば、インパクトイオン化の最も発生する領域をゲート電極の端部下から離すことができるので、インパクトイオン化により発生したホットホールが、ゲート絶縁膜をトンネルして電荷蓄積膜に注入されることを低減できる。すなわち、ホットホールの電荷蓄積膜への注入による誤消去（ディスターブ）を低減できる。
【００９１】
言い換えれば、本実施の形態のＭＯＮＯＳ型トランジスタＱ1では、ゲート電極の端部下の領域がインパクトイオン化の最も発生する領域にならないため、ゲート電極の端部下でのホットホールの発生を低減でき、ホットホールの電荷蓄積膜への注入による誤消去を低減することができる。
【００９２】
また、本実施の形態のＭＯＮＯＳ型トランジスタＱ1によれば、ゲート電極の端部下に電荷蓄積膜を形成しない構成をしているため、電荷蓄積膜とインパクトイオン化の最も発生する領域との距離をさらに離すことができる。したがって、ホットホールの電荷蓄積膜への注入による誤消去をさらに低減できる。
【００９３】
次に、本実施の形態のＭＯＮＯＳ型トランジスタＱ1を含む不揮発性メモリセルの製造方法について、図面を参照しながら説明する。
【００９４】
まず、図１０に示すように、例えば単結晶シリコンにホウ素（Ｂ）などのｐ型不純物を導入した半導体基板１０を用意する。次に、半導体基板１０の主面上に素子分離領域１１を形成する。素子分離領域１１は、例えば酸化シリコン膜よりなり、ＳＴＩ（Shallow  Trench  Isolation）法やＬＯＣＯＳ（Local  Oxidization  Of  Silicon）法などによって形成される。図１０では、半導体基板１０に溝を形成し、形成した溝に酸化シリコン膜を埋め込むＳＴＩ法によって形成された素子分離領域１１を示している。
【００９５】
次に、半導体基板１０の主面に酸化シリコン膜１２を形成した後、半導体基板１０内にｎ型ウェル１３を形成する。ｎ型ウェル１３は、フォトリソグラフィ技術およびイオン注入法を使用して、リンや砒素などのｎ型不純物を半導体基板１０内に導入することにより形成される。
【００９６】
続いて、ｎ型ウェル１３内にｐ型ウェル１４を形成する。ｐ型ウェル１４は、フォトリソグラフィ技術およびイオン注入法を使用して、半導体基板１０内にｐ型不純物を導入することにより形成される。ｐ型不純物としては、例えばボロンやフッ化ボロンなどがある。
【００９７】
次に、半導体基板１０上に形成した酸化シリコン膜１２を除去した後、図１１に示すように、半導体基板１０の主面上にゲート絶縁膜（第１ゲート絶縁膜）１５を形成する。ゲート絶縁膜１５は、例えば酸化シリコン膜よりなり、例えば熱酸化法を使用して形成することができる。そして、このゲート絶縁膜１５上に電荷蓄積膜１６を形成する。電荷蓄積膜１６は、例えば窒化シリコン膜よりなり、シランガス（ＳｉＨ4）とアンモニアガス（ＮＨ3）とを化学反応させるＣＶＤ（Chemical  Vapor  Deposition）法を使用して形成することができる。なお、電荷蓄積膜１６として、窒化シリコン膜を使用する例を示したが、これに限らず、例えば酸窒化シリコン（ＳｉＯＮ）膜などの膜中にトラップ準位を含む膜であってもよい。
【００９８】
続いて、電荷蓄積膜１６上に絶縁膜１７を形成する。絶縁膜１７は、例えば酸化シリコン膜よりなり、シランガスと酸素ガス（Ｏ2）とを化学反応させるＣＶＤ法によって形成することができる。なお、ＭＮＯＳ型トランジスタを形成する場合は、絶縁膜１７は形成しない。
【００９９】
次に、絶縁膜１７上にポリシリコン膜（第１導体膜）１８を形成する。ポリシリコン膜１８は、例えばシランガスを窒素ガス（Ｎ2）中で熱分解させるＣＶＤ法によって形成することができる。ポリシリコン膜１８の成長時には、リンなどの導電型不純物が添加される。なお、ポリシリコン膜１８の成長時ではなく、ポリシリコン膜１８の成膜を終了してから、イオン注入法を使用してポリシリコン膜１８にリンなどの導電型不純物を注入してもよい。
【０１００】
その後、ポリシリコン膜１８上にキャップ絶縁膜１９を形成する。キャップ絶縁膜１９は、例えば酸化シリコン膜よりなり、例えばＣＶＤ法を使用することによって形成することができる。キャップ絶縁膜１９は、後述する工程で形成するゲート電極２０を保護する機能を有する。
【０１０１】
続いて、キャップ絶縁膜１９上にレジスト膜を塗布した後、このレジスト膜に対して露光・現像することにより、レジスト膜をパターニングする。パターニングは、ゲート電極２０を形成する領域にレジスト膜が残るようにする。そして、パターニングしたレジスト膜をマスクにしたエッチングにより、図１２に示すようにゲート電極（第１ゲート電極）２０を形成する。
【０１０２】
次に、図１３に示すように、ライト酸化を行い、ゲート電極２０の側面を酸化して、酸化シリコン膜２０ａを形成する。このライト酸化を通常に比べて長めに行なうことにより、ゲート電極２０の下部の端部において内部にまで酸化シリコン膜２０ａが形成され、いわゆるバーズビークが形成される。このようにバーズビークを形成することにより、後述する酸化シリコン膜２０ａのエッチングで、ゲート電極２０の端部を半導体基板１０から離れるようにラウンディングすることができる。このため、ゲート電極２０の端部と後述する工程で半導体基板１０内に形成するソース領域やドレイン領域との距離を離すことができる。したがって、ゲート電極２０の端部下における電界集中を緩和することができる。
【０１０３】
続いて、図１４に示すように、ウェットエッチングを行い、窒化シリコン膜と酸化シリコン膜とを順次除去する。すなわち、ゲート電極２０下以外の場所に形成されている電荷蓄積膜（窒化シリコン膜）１６を除去し、その後、ゲート電極２０を覆うキャップ絶縁膜１９および酸化シリコン膜２０ａとゲート電極２０下以外の場所に形成されているゲート絶縁膜１５を除去する。
【０１０４】
ここで、窒化シリコン膜よりなる電荷蓄積膜１６の除去には、例えば熱リン酸溶液が使用されるが、この熱リン酸溶液によるエッチング時間を通常より多めに行なう。このようにエッチング時間を長くとることにより、ゲート電極２０下以外の領域に形成されている電荷蓄積膜１６だけでなく、ゲート電極２０下にある電荷蓄積膜１６の一部も掘り込むようにして除去することができる。例えば、熱リン酸溶液によるエッチング時間を９分から１８分にすることにより、電荷蓄積膜１６をゲート電極２０の両端部から約３０ｎｍ（０．０３μｍ）後退させることができる。
【０１０５】
以上のようにして、ゲート電極２０のゲート長に比べて電荷蓄積膜１６の長さが短く、ゲート電極２０の両端部下に電荷蓄積膜１６を形成しない構造を形成することができる。
【０１０６】
また、酸化シリコン膜２０のエッチングにより、ゲート電極２０の端部は、面取りをしたように、なだらかな形状となる。すなわち、前述したようにライト酸化を長めに行なうことにより形成されたバーズビークをエッチングして除去することで、ゲート電極２０の底面形状を、底面の中央部から半導体基板１０までの距離よりも底面の端部から半導体基板１０までの距離が大きくなる形状とすることができ、ゲート電極２０の端部を半導体基板１０から離すことができる。したがって、ゲート電極２０の端部下における電界集中を緩和できる。
【０１０７】
次に、半導体基板１０の主面にゲート絶縁膜（第２ゲート絶縁膜）２１を形成する。ゲート絶縁膜２１は、例えば酸化シリコン膜よりなり、例えば熱酸化法によって形成することができる。なお、ゲート絶縁膜２１として、酸化シリコン膜を使用する例を示したが、これに限らず、例えば酸化シリコンより誘電率の高い材料（いわゆるＨｉｇｈ−ｋ膜）を使用してもよい。例えば、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウムなどの膜から形成してもよい。
【０１０８】
続いて、ゲート絶縁膜２１上にポリシリコン膜（第２導体膜）を形成する。ポリシリコン膜は、例えばＣＶＤ法によって形成することができる。そして、フォトリソグラフィ技術およびエッチング技術を使用して、図１５に示すようにゲート電極（第２ゲート電極）２２を形成するとともに、ゲート電極２２下にだけゲート絶縁膜２１を残す。
【０１０９】
次に、図１６に示すように、フォトリソグラフィ技術およびイオン注入法を使用して、ｐ型ウェル１４内に半導体領域である低濃度ｎ型不純物拡散領域（不純物拡散領域）２３、２４、２５を形成する。低濃度ｎ型不純物拡散領域２３、２４、２５は、ｐ型ウェル１４内にリンや砒素などのｎ型不純物を導入し、その後導入したｎ型不純物を活性化するための熱処理を行なうことにより形成することができる。
【０１１０】
続いて、半導体基板１０の主面上に例えばＣＶＤ法を使用して酸化シリコン膜を形成する。そして、形成した酸化シリコン膜を異方性エッチングすることにより、ゲート電極２０の側壁にサイドウォール（第１サイドウォール）２６ａを形成し、ゲート電極２２の側壁にサイドウォール（第２サイドウォール）２６ｂを形成する。さらに細かくいうと、サイドウォール２６ａは、ゲート絶縁膜１５、電荷蓄積膜１６、絶縁膜１７およびゲート電極２０の側壁にわたって形成され、ゲート電極２０の端部下の掘り込まれた部分を埋め込むように形成されている。また、サイドウォール２６ｂは、ゲート絶縁膜２１およびゲート電極２２の側壁にわたって形成されている。すなわち、ＭＯＮＯＳ型トランジスタＱ1のサイドウォール２６ａの長さを、ＭＩＳ型トランジスタＱ2のサイドウォール２６ｂの長さよりも長くなるように形成している。また、ＭＯＮＯＳ型トランジスタＱ1のゲート電極２０の端部において、窒化シリコン膜よりも低誘電率の酸化シリコン膜が厚くなるように形成している。つまり、ゲート電極２０の端部に窒化シリコン膜を形成しないとともに、ゲート電極２０の端部がラウンディングした形状をしていることにより、ゲート電極２０の端部における酸化シリコン膜の膜厚が厚くなっている。
【０１１１】
その後、フォトリソグラフィ技術およびイオン注入法を使用して、半導体領域である高濃度ｎ型不純物拡散領域２７、２８、２９を形成する。高濃度ｎ型不純物拡散領域２７、２８、２９は、低濃度ｎ型不純物拡散領域２３、２４、２５より高濃度にｎ型不純物が導入されている。
【０１１２】
次に、図７に示すように半導体基板１０の主面上に高融点金属膜として例えばコバルト膜を形成する。コバルト膜は、例えばスパッタリング法やＣＶＤ法を使用して形成することができる。その後、熱処理を施すことによりコバルトシリサイド膜３０を形成する。そして、未反応のコバルト膜を除去する。このコバルトシリサイド膜３０は、低抵抗化のために形成される。なお、高融点金属膜として、コバルト膜の代わりにチタン膜またはニッケル膜を用いることにより、チタンシリサイド膜やニッケルシリサイド膜を形成してもよい。
【０１１３】
このようにして、本実施の形態のＭＯＮＯＳ型トランジスタＱ1およびＭＩＳ型トランジスタＱ2を形成することができる。
【０１１４】
次に、配線工程について簡単に説明する。図７に示すように、半導体基板１０の主面上に窒化シリコン膜３１を形成する。窒化シリコン膜３１は、例えばＣＶＤ法によって形成することができる。そして、窒化シリコン膜３１上に酸化シリコン膜３２を形成する。この酸化シリコン膜３２も例えばＣＶＤ法を使用して形成することができる。その後、酸化シリコン膜３２の表面を、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を使用して平坦化する。
【０１１５】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、酸化シリコン膜３２にコンタクトホール３３を形成する。そして、コンタクトホール３３の底面および内壁を含む酸化シリコン膜３２上にチタン／窒化チタン膜３４ａを形成する。チタン／窒化チタン膜３４ａは、チタン膜と窒化チタン膜の積層膜から形成され、例えばスパッタリング法を使用することにより形成できる。
【０１１６】
次に、コンタクトホール３３を埋め込むように、半導体基板１０の主面上にタングステン膜３４ｂを形成する。タングステン膜３４ｂは、例えばＣＶＤ法を使用することにより形成することができる。そして、酸化シリコン膜３２上に形成された不要なチタン／窒化チタン膜３４ａおよびタングステン膜３４ｂを例えばＣＭＰ法を使用して除去することにより、プラグ３５を形成する。
【０１１７】
次に、酸化シリコン膜３２およびプラグ３５上にチタン／窒化チタン膜３６ａ、アルミニウム膜３６ｂ、チタン／窒化チタン膜３６ｃを順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成できる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線３７を形成する。さらに配線３７の上層に配線を形成するが、本明細書での説明は省略する。
【０１１８】
以上のようにして、本実施の形態のＭＯＮＯＳ型トランジスタＱ1を含む不揮発性メモリセルを形成することができる。
【０１１９】
本実施の形態のＭＯＮＯＳ型トランジスタＱ1によれば、ゲート長方向におけるゲート電極２０の長さとサイドウォール２６ａのサイドウォール長を短くした場合であっても、ゲート電極２０の端部下の電界集中を緩和できるので、リーク電流の低減を図ることができる。また、ゲート電極２０の端部下におけるホットホールの発生を低減できるので、誤消去の低減も同時に達成することができる。
【０１２０】
つまり、本実施の形態のＭＯＮＯＳ型トランジスタＱ1を含む不揮発性メモリセルによれば、メモリセルサイズを縮小しながら、リーク電流および誤消去の低減というデバイス性能の向上を図ることができる。
【０１２１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１２２】
前記実施の形態では、ＭＯＮＯＳ型トランジスタについて説明したが、これに限らず、例えばＭＮＯＳ型トランジスタに本発明を適用してもよい。
【産業上の利用可能性】
【０１２３】
本発明は、例えば不揮発性半導体記憶装置であるＩＣカードを製造する製造業に利用されるものである。
【図面の簡単な説明】
【０１２４】
【図１】２次元状に配列されたメモリセルを示した回路構成図であって、特定のメモリセルに書き込み動作を行なう際に印加する電圧を記載した図である。
【図２】２次元状に配列されたメモリセルを示した回路構成図であって、特定のメモリセルの消去動作を行なう際に印加する電圧を記載した図である。
【図３】２次元状に配列されたメモリセルを示した回路構成図であって、特定のメモリセルの読み取り動作を行なう際に印加する電圧を記載した図である。
【図４】相対的にサイドウォール長の長いＭＯＮＯＳ型トランジスタに生じるリーク電流の経路およびインパクトイオン化現象の最も発生する領域を示した図である。
【図５】相対的にサイドウォール長の短いＭＯＮＯＳ型トランジスタに生じるリーク電流の経路およびインパクトイオン化現象の最も発生する領域を示した図である。
【図６】相対的にサイドウォール長の短いＭＯＮＯＳ型トランジスタに生じる電界分布を示した図である。
【図７】本発明の実施の形態におけるＭＯＮＯＳ型トランジスタを含む不揮発性メモリセルを示した断面図である。
【図８】実施の形態におけるＭＯＮＯＳ型トランジスタの電界分布を示した図である。
【図９】実施の形態におけるＭＯＮＯＳ型トランジスタに生じるリーク電流の経路およびインパクトイオン化現象の最も発生する領域を示した図である。
【図１０】本発明の実施の形態における半導体装置の製造工程を示した断面図である。
【図１１】図１０に続く半導体装置の製造工程を示した断面図である。
【図１２】図１１に続く半導体装置の製造工程を示した断面図である。
【図１３】図１２に続く半導体装置の製造工程を示した断面図である。
【図１４】図１３に続く半導体装置の製造工程を示した断面図である。
【図１５】図１４に続く半導体装置の製造工程を示した断面図である。
【図１６】図１５に続く半導体装置の製造工程を示した断面図である。
【符号の説明】
【０１２５】
１０  半導体基板
１１  素子分離領域
１２  酸化シリコン膜
１３  ｎ型ウェル
１４  ｐ型ウェル
１５  ゲート絶縁膜（第１ゲート絶縁膜）
１６  電荷蓄積膜
１７  絶縁膜
１８  ポリシリコン膜（第１導体膜）
１９  キャップ絶縁膜
２０  ゲート電極（第１ゲート電極）
２０ａ  酸化シリコン膜
２１  ゲート絶縁膜（第２ゲート絶縁膜）
２２  ゲート電極（第２ゲート電極）
２３  低濃度ｎ型不純物拡散領域（不純物拡散領域）
２４  低濃度ｎ型不純物拡散領域（不純物拡散領域）
２５  低濃度ｎ型不純物拡散領域（不純物拡散領域）
２６ａ  サイドウォール（第１サイドウォール）
２６ｂ  サイドウォール（第２サイドウォール）
２７  高濃度ｎ型不純物拡散領域（不純物領域）
２８  高濃度ｎ型不純物拡散領域（不純物領域）
２９  高濃度ｎ型不純物拡散領域
３０  コバルトシリサイド膜
３１  窒化シリコン膜
３２  酸化シリコン膜
３３  コンタクトホール
３４ａ  チタン／窒化チタン膜
３４ｂ  タングステン膜
３５  プラグ
３６ａ  チタン／窒化チタン膜
３６ｂ  アルミニウム膜
３６ｃ  チタン／窒化チタン膜
３７  配線
Ｑ1  ＭＯＮＯＳ型トランジスタ
Ｑ2  ＭＩＳ型トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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