(57)【要約】【課題】トランジスタを形成させる領域によってそれぞれ異なる特性のトランジスタを得ることができるように側壁を形成させる。【解決手段】ゲート側壁を用いる領域の特性に合うゲート側壁を最初に形成してＬＤＤ構造のトランジスタを形成した後、この時に用いられたゲート側壁を除去し、ビットラインコンタクト及びノードコンタクトなどの工程時のゲート保護及びセルフアラインのためにゲート側壁が用いられるセル領域の特性に合わせてその後にゲート側壁を形成する。【選択図】  図３
2005064535.tif 000002
【特許請求の範囲】
【請求項１】
互いに異なる特性のトランジスタを形成する様々な領域を含む半導体基板上に酸化膜、ゲート物質層、及びキャップ絶縁層を形成し、選択的にエッチングしてゲートを形成する工程と、
形成させたゲートを含む半導体基板の全面に第１物質層を形成し、エッチバックして特定の特性を持ったトランジスタを形成する領域に適切な第１ゲート側壁を形成する工程と、
その第１ゲート側壁を利用して、前記特定の特性のトランジスタの領域に不純物イオンを注入する工程と、
そのイオン注入工程の終了後第１ゲート側壁を除去する工程と、
ゲートを含む半導体基板の全面に第２物質層を形成し、エッチバックして前記トランジスタとは異なる特性のトランジスタを形成すべき領域のトランジスタの特性に合う第２ゲート側壁を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１物質層はゲート酸化膜と２００：１以上のエッチング選択比を持つ物質である請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、特にデバイスのトランジスタのゲート側壁をトランジスタを形成させる領域の特性に合わせて最適化して選択的に形成することができる半導体装置の製造方法に関する。
【背景技術】
【０００２】
現在、ＤＲＡＭなどのメモリ装置においては、そのトランジスタを全て共通の工程によって形成させている。したがって、そのトランジスタのゲートの両脇に形成させるゲート側壁も全て同一に形成される。しかし、メモリ装置の場合、セル領域にある記憶素子として働くトランジスタと周辺領域にある制御素子として働くトランジスタとでは特性が異なる。すなわち、集積度が増加するとセル領域でゲート間のスペースが狭くなるのでゲート側壁のサイズを小さくしなければならず、またセル領域ではゲートサイズが小さくなっても問題はないが、ゲートサイズを小さくすると周辺回路領域ではＬＤＤ構造のトランジスタを具現しにくいという問題がある。それにもかかわらず、従来は上記したようにセル領域と周辺領域を区分せずに、両領域に同一の工程によってゲート側壁を形成している。
【０００３】
以下、添付図面を参照して従来技術による半導体装置の製造方法とその問題点とを詳細に説明する。
図１は従来技術による半導体装置の工程断面図である。
従来技術による半導体装置の製造工程においては、ゲートの保護とゲート下側にＬＤＤ構造の不純物拡散領域を形成するためにゲート側壁を形成する。
その工程はまず、図１ａに示すように、半導体基板１上にゲート酸化膜層２を形成し、その上にポリシリコンなどのゲート物質層を形成する。そして、そのゲート物質層３上にキャップ絶縁層４を形成する。その後、キャップ絶縁層４、ゲート物質層３、及びゲート酸化膜２を選択的にエッチングしてゲート電極を形成する。
【０００４】
続いて、図１ｂに示すように、ゲート電極が形成された半導体基板１の全面（セル領域と周辺回路領域を含む）に側壁形成用物質層を形成し、エッチバックすることにより、ゲート電極の側面に側壁を形成する。そして、図示していないが、ゲート電極をマスクとしてソース／ドレイン領域を形成するための不純物イオン注入工程を行う。
しかし、上記のような従来技術による半導体装置はセル領域と周辺回路領域を区分せずに側壁を形成するので、セル領域と周辺回路領域がそれぞれ求められる特性に合うゲート側壁を形成することができない。
【０００５】
したがって、ＤＲＡＭなどのメモリ装置では、セル領域のみならず周辺回路領域、及びコア領域にもすべて同一の条件を持つ側壁が形成される。セル領域の側壁は、ＬＤＤ構造の特性を得るためでなく、後続工程のビットラインコンタクトやノードコンタクトなどの工程マージンを確保するためのものである。装置の集積度が増加するほどセル領域における工程の比重が大きくなる。その際、側壁の条件はセル領域の工程マージンを考慮して決定される。一方、周辺領域では側壁はＬＤＤ特性を得るために形成される。従って、セル領域を中心に設計すると周辺回路領域は最適な特性を持つ側壁を確保することができない。
つまり、従来の半導体装置では、装置の領域によって互いに異なる特性（サイズ、厚さによる）を持つ側壁が求められているがこれが満たされていない。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来技術による半導体装置の製造工程は、各領域の特性に合わせる側壁を提供し得ないという問題点、つまりいずれか一つの領域の特性に合う条件で全体領域に側壁を形成するので、他の領域にはその領域の特性に合うトランジスタを提供し得ないという問題点を持つ。
本発明は、かかる従来技術による半導体装置の製造工程の問題点を解決するためになされたもので、互いに異なる特性を有する領域のゲート側壁を、その領域に必要な特性に合わせて工程条件を異にして形成することにより、その領域に最適なゲート側壁を形成し得るようにした半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
参考例は、ゲートを形成させた半導体基板の全面に複数の物質層を順次形成し、エッチバックして複数の物質層が積層されるゲート側壁を形成し、ゲート側壁を構成している複数の物質層を選択的に除去して各領域によってそのサイズの異なるゲート側壁を形成することを特徴とする。
本発明による半導体装置の製造方法は、ゲートを形成させた半導体基板の全面に第１物質層を形成し、エッチバックして特定の特性を持ったトランジスタを形成する領域に適切な第１ゲート側壁をまず形成し、その第１ゲート側壁を利用して、特定の特性のトランジスタの領域に不純物イオンを注入し、その後、第１ゲート側壁を除去し、しかる後第１のゲート側壁とは異なる第２ゲート側壁を形成するようにしたことを特徴とするものである。
【発明の効果】
【０００８】
以上説明したように、本発明による半導体装置の製造工程は、要求されるトランジスタ特性に合わせて選択的にゲート側壁を形成させているので、その製造方法によって得られた半導体装置全体としての特性を向上させることができる。
また本発明は、ゲート側壁を互いに異なるエッチング選択比を持つ多数の層を形成してから、必要なトランジスタの特性に合わせて選択的に残してゲート側壁を形成するので、それほど製造工程が複雑になることはない。
さらに、本発明は、ゲート側壁を構成する物質層間のエッチング選択比が２００：１以上あるので、選択的にゲート側壁を構成する物質層を除去する工程で、他の層、例えば、フィールド酸化膜及びゲート酸化膜などに影響を与えない。
さらに、本発明は、最初に特定の特性のトランジスタようの側壁を形成させ、その後に他の特性用に側壁を形成させるので、それぞれの領域（または、トランジスタ別に）に最適化されたゲート側壁を提供することができ、ゲート側壁の熱化による素子の信頼性の低下を防止する。しかも、それぞれ領域の特性に合わせるゲート側壁を形成するで、該当領域の工程進行時に工程マージンを十分に確保することができる。
さらに本発明は、最初に形成させるゲート側壁用の物質層がゲート酸化膜及びフィールド酸化膜とのエッチング選択比が２００：１以上であるので、第１ゲート側壁を除去する工程で、フィールド酸化膜及びゲート酸化膜などに影響を及ぼさない。
【発明を実施するための最良の形態】
【０００９】
以下、添付図面を参照して本発明実施形態による半導体装置の製造方法について説明する。
図２は参考例による半導体装置の工程断面図である。
本参考例による半導体装置の製造工程は、各領域の特性に合うゲート側壁を形成するために、側壁を互いに異なるエッチング比を持つ複数の物質層で二重に形成したのち、該当領域の特性に合わせてその物資層を選択的にその一部が残るように除去することにより、ゲート側壁を形成するものである。
【００１０】
まず、図２ａに示すように、互いに異なるトランジスタの特性を要求されるセル領域と周辺回路領域のように様々な領域を含む半導体基板２０上に、ゲート酸化膜２１と、ゲート物質層と、キャップ絶縁層２３と、を形成し、選択的にエッチングしてゲート２２を形成する。ここまでは従来と特に変わることはない。
続いて、図２ｂに示すように、ゲート２２を含む半導体基板２０の全面に第１物質層とそれと異なるエッチング選択比を持つ第２物質層を順次堆積する。第１物質層は不純物のドーピングされてないＣＶＤ酸化膜或いは熱酸化膜で、第２物質層は不純物のドーピングされたＣＶＤ酸化膜で形成される。
【００１１】
図２ｃに示すように、エッチバックして内側に第１ゲート側壁２４を形成させ、外側に第２ゲート側壁２５を形成する。
そして、図２ｄに示すように、領域の特性に合わせて第１，２ゲート側壁２４，２５をそのまま用いる領域では、そのままとし、それ以外の領域では第２ゲート側壁２５を選択的に除去して、第１ゲート側壁２４のみとする。第２側壁をそのまま残すゲートには、フォトレジスト層を形成し、Vapored ＨＦを用いたウェットエッチング工程によってフォトレジスト層の形成されていないゲートの外側の、すなわち第２ゲート側壁２５を除去する。このウェットエッチング工程で、第１ゲート側壁２４と第２ゲート側壁２５はエッチング選択比が２００：１程度であるので、素子隔離層として用いられるフィールド酸化膜（図示せず）の損失もなく、また基板の損傷もない。
上記参考例においては側壁を形成させるための層は２層としているが、より多くの層を形成させても良い。その際、不純物のドーピングされていない酸化膜とドーピングされた酸化膜とを交互に繰り返し形成させることが望ましい。
【００１２】
上記のような選択的ゲート側壁形成方法で、ゲート側壁のサイズを選択することは、セル領域或いは周辺領域のように領域別に選択するだけでなく、ＮＭＯＳ素子或いはＰＭＯＳ素子のように互いに異なる特性を必要とする素子別に区分してゲート側壁を形成することも可能である。即ち、ＮＭＯＳ素子を形成するために注入されるＡｓなどのイオンの拡散性、及びＰＭＯＳ素子を形成するために注入されるＢなどのイオンの拡散性を考慮して、それぞれのゲート側壁のサイズを選択的にすることも可能である。
【００１３】
次に、本発明の実施形態による半導体装置の製造方法について図３に基づいて説明する。
本実施形態による半導体装置の製造方法は、ＬＤＤ構造を実現するためにゲート側壁を用いる領域（主に周辺回路領域）の特性に合うゲート側壁を最初に形成してＬＤＤ構造のトランジスタを形成した後、この時に用いられたゲート側壁を除去し、ビットラインコンタクト及びノードコンタクトなどの工程時のゲート保護及びセルフアラインのためにゲート側壁が用いられるセル領域の特性に合わせてその後にゲート側壁を形成するようにしたものである。
【００１４】
その工程の順序は下記の通りである。
まず、図３ａに示すように、セル領域と周辺回路領域のように互いに異なるトランジスタの特性が必要な様々な領域を含む半導体基板３０上に、ゲート酸化膜３１とゲート物質層とキャップ絶縁層３３とを形成し、選択的にエッチングしてゲート３２を形成する。
【００１５】
続いて、図３ｂに示すように、ゲート３２を含む半導体基板３０の全面に、セル領域でない周辺回路領域の特性だけを考慮して側壁長さなどを決定してゲート側壁を形成するための第１物質層を形成する。その第１物質層は不純物のドーピングされたＣＶＤ酸化膜で形成される。そして、エッチバック工程によって第１ゲート側壁３４を形成する。第１ゲート側壁３４はバッファ用に形成されたもので、周辺回路領域の特性だけを考慮して形成したものである。
【００１６】
周辺回路領域のトランジスタ形成が終わると、図３ｃに示すように第１ゲート側壁３４を除去する。その除去は、Vapored ＨＦを用いたウェットエッチングによる。ウェットエッチング工程において、第１ゲート側壁３４は不純物をドーピングしているので、フィールド酸化膜及びゲート酸化膜とのエッチング選択比が２００：１程度であるため、素子隔離層に用いられるフィールド酸化膜（図示せず）の損失もないし、基板の損傷もない。
【００１７】
そして、図３ｄに示すように、再びセル領域の特性に合うゲート側壁を形成する。その際、セル領域の特性を考慮したゲート側壁を形成するために、第２物質層をゲートを含む半導体基板３０の全面に形成しエッチバックして、第２ゲート側壁３５を形成する。全てのトランジスタに同じ側壁３５を形成させる。周辺領域は、トランジスタがＬＤＤ構造となればよいのであって、それは側壁３４によって既に形成させてあるので、側壁自体の形状がＬＤＤを形成させるに適していなくてもほとんど差し支えない。
上述した本実施形態による半導体装置の製造工程は、周辺回路領域の特性に合うゲート側壁を最初に形成してソース／ドレインを形成するためのイオン注入工程を終えたのち、そのゲート側壁を除去してから、セル領域の特性に合うゲート側壁を再び形成したものである。したがって、この場合でも、最終的な形状は全てのトランジスタにおいて同じ側壁を有するが、トランジスタとしての特性はそれぞれ異なり、それぞれの領域に最適になる。
【図面の簡単な説明】
【００１８】
【図１】従来技術による半導体装置の工程断面図である。
【図２】参考例による半導体装置の工程断面図である。
【図３】本発明の実施形態による半導体装置の工程断面図である。
【符号の説明】
【００１９】
２０，３０…半導体基板、２１，３１…ゲート酸化膜、２２，３２…ゲート、２３，３３…キャップ絶縁層、２４，３４…第１ゲート側壁、２５，３５…第２ゲート側壁
【図１】
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【図２】
2005064535.tif 000004
【図３】
2005064535.tif 000005