(57)【要約】【課題】  基板上に作り込まれて駆動回路を構成するトランジスタの静電破壊を簡易な構成によって抑制する。【解決手段】  走査線駆動回路６１を構成するシフトレジスタ６１１およびレベルシフタ６１３は、素子基板４１上に設けられたポリシリコン層７１を半導体層とするＴＦＴ素子７を有する。レベルシフタ６１３を構成する各ＴＦＴ素子７は、複数のＴＦＴ素子７ごとに相互に離間して設けられたポリシリコン層７１のチャネル領域７１１に絶縁層７２１を介して対向するゲート電極７４を有する。各ポリシリコン層７１のうちＴＦＴ素子７のゲート電極７４と対向する領域の合計面積Ｓは３０００μｍ２以下である。【選択図】        図５
2005183408.tif 000002
【特許請求の範囲】
【請求項１】
板面上に複数の画素が配列された基板と、
前記複数の画素の各々を駆動するための駆動信号を前記基板の板面上に設けられた複数のトランジスタによって生成する駆動回路であって、前記複数のトランジスタの各々が、１以上のトランジスタごとに相互に離間して設けられたポリシリコン層のチャネル領域に絶縁層を介して対向するゲート電極を有し、各ポリシリコン層のうち前記１以上のトランジスタのゲート電極と対向する領域の合計面積が３０００μｍ２以下である駆動回路と
を具備する電気光学装置。
【請求項２】
前記駆動回路は、入力信号よりも電圧振幅が大きい信号を前記複数のトランジスタにより生成して前記駆動信号として前記各画素に出力するレベルシフト回路を含む
請求項１に記載の電気光学装置。
【請求項３】
前記レベルシフト回路は、前記各画素の配列方向に配列されて各々が前記駆動信号を出力するｍ個（ｎは２以上の自然数）の単位回路を含み、当該レベルシフト回路に含まれる各ポリシリコン層は、前記ｍ個の単位回路を２以上ｍ／２以下に区分したブロックごとに相互に離間して設けられている
請求項２に記載の電気光学装置。
【請求項４】
板面上に複数の画素が配列された基板と、
前記基板の板面上に設けられた複数のトランジスタによりパルス信号をクロック信号に従って順次にシフトして出力するシフトレジスタ回路と、
前記シフトレジスタ回路からの出力信号よりも電圧振幅が大きい信号を基板の板面上に設けられた複数のトランジスタにより生成して前記駆動信号として前記各画素に出力するレベルシフト回路とを具備し、
前記シフトレジスタ回路および前記レベルシフト回路に含まれる各トランジスタは、１以上のトランジスタごとに相互に離間して設けられたポリシリコン層のチャネル領域に絶縁層を介して対向するゲート電極を有し、
前記レベルシフト回路に含まれる各ポリシリコン層のうち前記１以上のトランジスタのゲート電極と対向する領域の合計面積は、前記シフトレジスタ回路に含まれる各ポリシリコン層のうち前記１以上のトランジスタのゲート電極と対向する領域の合計面積よりも小さい
電気光学装置。
【請求項５】
前記レベルシフト回路に含まれる各ポリシリコン層のうち前記１以上のトランジスタのゲート電極と対向する領域の合計面積は３０００μｍ２以下である
請求項４に記載の電気光学装置。
【請求項６】
請求項１から５のいずれかに記載の電気光学装置を表示装置として備える電子機器。
【請求項７】
電気光学装置が備える複数の画素の各々を駆動するための駆動信号を基板の板面上に設けられた複数のトランジスタによって生成する回路であって、
前記複数のトランジスタの各々が、１以上のトランジスタごとに相互に離間して設けられたポリシリコン層のチャネル領域に絶縁層を介して対向するゲート電極を有し、
各ポリシリコン層のうち前記１以上のトランジスタのゲート電極と対向する領域の合計面積が３０００μｍ２以下である
電気光学装置の駆動回路。
【請求項８】
電気光学装置が備える複数の画素の各々を駆動するための駆動信号を生成する回路であって、
基板の板面上に設けられた複数のトランジスタによりパルス信号をクロック信号に従って順次にシフトして出力するシフトレジスタ回路と、
前記シフトレジスタ回路からの出力信号よりも電圧振幅が大きい信号を基板の板面上に設けられた複数のトランジスタにより生成して前記駆動信号として前記各画素に出力するレベルシフト回路とを具備し、
前記シフトレジスタ回路および前記レベルシフト回路に含まれる各トランジスタは、１以上のトランジスタごとに相互に離間して設けられたポリシリコン層のチャネル領域に絶縁層を介して対向するゲート電極を有し、
前記レベルシフト回路に含まれる各ポリシリコン層のうち前記１以上のトランジスタのゲート電極と対向する領域の合計面積は、前記シフトレジスタ回路に含まれる各ポリシリコン層のうち前記１以上のトランジスタのゲート電極と対向する領域の合計面積よりも小さい
電気光学装置の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶やＯＬＥＤ（Organic Light Emitting Diode）素子といった各種の電気光学素子を用いて画像を表示する技術に関する。
【背景技術】
【０００２】
液晶装置などの電気光学装置は、絶縁性を有する基板の板面上に配列された複数の画素とこれらの画素に駆動信号を供給するための駆動回路とを備える。さらに、駆動回路を構成するトランジスタがＳＯＩ（Silicon On Insulator）技術によって基板の板面上に作り込まれた構成が提案されている。この種の電気光学装置はドライバ内臓型の電気光学装置と称され、駆動回路を含むＩＣチップが基板上に実装された電気光学装置と比較して製造コストが低減されるといった種々の利点を有する。ドライバ内臓型の電気光学装置においては、駆動回路を構成する各トランジスタの半導体層としてポリシリコン層が採用される。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
一方、表示画像の高精細化の要請に応えるためには、画素ピッチを狭小化するだけではなく、基板上に作り込まれた駆動回路の各トランジスタの間隔を狭小化することが必要となる。これをドライバ内臓型の電気光学装置において実現するための構成としては、ひとつのポリシリコン層と対向するように複数のゲート電極を設けることにより、各ポリシリコン層を複数のトランジスタにより共用する構成が考えられる。この構成によれば、トランジスタごとに相互に離間して多数のポリシリコンが形成された構成と比較して、各トランジスタの間隔を狭小化することが可能となる。
【０００４】
しかしながら、ポリシリコン層を複数のトランジスタにより共用する場合には、ひとつのポリシリコン層のうちゲート電極と重なり合う領域の面積の合計（すなわち「ポリシリコン層のうちひとつのゲート電極と重なり合う領域の面積」×「ひとつのポリシリコン層を共用するトランジスタの個数」）が、ひとつのトランジスタごとに独立してポリシリコン層を設けた構成と比較して大きくなる。本願発明者は、この合計面積（以下「ゲート被覆総面積」という）が大きいほどポリシリコン層とゲート電極とからなる容量が増大して電荷が蓄積され易くなり、この結果としてトランジスタの静電破壊の可能性が高まるという知見を得るに至った。本発明は、このような事情に鑑みてなされたものであり、その目的は、基板上に作り込まれて駆動回路を構成するトランジスタの静電破壊を簡易な構成によって抑制することにある。
【課題を解決するための手段】
【０００５】
この課題を解決するために、本発明は、ひとつのポリシリコン層におけるゲート被覆総面積を低減した構成を採用している。ここで、本願発明者による試験によれば、ひとつのポリシリコン層におけるゲート被覆総面積が３０００μｍ２（平方マイクロメートル）を越えると、このポリシリコン層を共用する各トランジスタの静電破壊の可能性が増大するという結果が得られた。そこで、本発明に係る電気光学装置の第１の特徴は、複数の画素の各々を駆動するための駆動信号を基板の板面上に設けられた複数のトランジスタによって生成する駆動回路であって、複数のトランジスタの各々が、１以上のトランジスタごとに相互に離間して設けられたポリシリコン層のチャネル領域に絶縁層を介して対向するゲート電極を有し、各ポリシリコン層のうち１以上のトランジスタのゲート電極と対向する領域の合計面積が３０００μｍ２以下である駆動回路を具備することにある。この構成によれば、ひとつのポリシリコン層におけるゲート被覆総面積が３０００μｍ２以下とされているから、このポリシリコン層を半導体層とする１以上のトランジスタが静電破壊される可能性を低減することができる。
【０００６】
なお、本発明における駆動回路は、駆動信号（走査信号やデータ信号）の供給により画素を駆動する回路であり、より具体的には、行方向に配列された画素が共通に接続された各走査線に対して走査信号を順次に供給する走査線駆動回路や、列方向に配列された画素が共通に接続された各データ線に対して表示画像の内容に応じたデータ信号を供給するデータ線駆動回路を含む。ここで、走査線駆動回路から出力される走査信号の電圧振幅は、データ線駆動回路から出力されるデータ信号の電圧振幅よりも大きいのが一般的である。このため、走査線駆動回路を構成する各トランジスタが静電破壊される可能性はデータ線駆動回路を構成する各トランジスタが静電破壊される可能性よりも高いと言える。したがって、本発明の第１の特徴は、電気光学装置のうち特に走査線駆動回路に対して特に好適に採用される。
【０００７】
ひとつのポリシリコン層のゲート被覆総面積を低減するための構成としては、ひとつのポリシリコン層に設けられるトランジスタの個数（すなわちひとつのポリシリコン層に対向するゲート電極の個数）を減少させた構成や、ポリシリコン層とひとつのゲート電極とが重なり合う領域の面積を減少させた構成が考えられる。また、より確実に各トランジスタの静電破壊を防止するためには、絶縁層の膜厚を５０ｎｍ（ナノメートル）以上かつ１００ｎｍ以下とし、さらには絶縁層の誘電率を４以下とすることが望ましい。
【０００８】
駆動回路を構成する各トランジスタが静電破壊する可能性は、回路内部の電位差が大きい回路ほど増大する傾向にある。したがって、駆動回路を構成する各回路のうち処理対象とする信号の電圧振幅（信号レベルの高低差）が大きい回路ほど、各トランジスタの静電破壊の可能性は大きい。一方、画素を駆動するための駆動信号の電圧振幅（以下「駆動レベル」という）、すなわち最大レベルと最小レベルとの差異は、論理レベルの信号の高低差よりも大きいのが一般的である。したがって、駆動回路を構成する各回路のなかでも駆動レベルの信号を処理対象とする回路は、特にひとつのポリシリコン層におけるゲート被覆総面積を低減する必要性が高いと言える。電気光学装置のうち駆動レベルの信号を処理する回路としては、論理レベルの信号に基づいて駆動信号を生成して各画素に出力するレベルシフト回路がある。そこで、本発明の望ましい態様においては、レベルシフト回路に含まれるひとつのポリシリコン層におけるゲート被覆総面積が３０００μｍ２以下とされる。また、このレベルシフト回路の具体的な構成として、各画素に対して駆動信号を出力するｍ（ｍは２以上の自然数）個の単位回路が画素の配列方向に沿って配列された構成が採用され得る。この構成においては、レベルシフト回路に含まれる各ポリシリコン層が、ｍ個の単位回路を２以上ｍ／２以下に区分したブロックごとに相互に離間して設けられることが望ましい。すなわち、第１に、ｍ個の単位回路を２以上のブロックに区分したとき、ひとつのポリシリコン層が各ブロックのトランジスタにおいて共用されることが望ましい。例えば、ｍ個の単位回路を２つのブロックに区分したときには、ｍ個の単位回路に対して２個のポリシリコン層が設けられ、各ポリシリコン層がｍ／２個の単位回路に含まれる各トランジスタによって共用される。第２に、ｍ個の単位回路をｍ／２以上のブロックに区分したとき、ひとつのポリシリコン層が各ブロックのトランジスタにおいて共用されることが望ましい。例えば、ｍ個の単位回路をｍ／２のブロックに区分したときには、ｍ個の単位回路に対してｍ／２個のポリシリコン層が設けられ、各ポリシリコン層が２個の単位回路に含まれる各トランジスタによって共用される。
【０００９】
一方、複数の画素に対して順次に駆動信号を供給する駆動回路としては、シフトレジスタ回路とレベルシフト回路とを含む回路が採用され得る。このうちシフトレジスタ回路は、特定のパルス信号をクロック信号に従って順次にシフトして出力する回路であり、レベルシフト回路は、シフトレジスタ回路からの出力信号よりも電圧振幅が大きい信号（より具体的には駆動レベルの信号）を生成して駆動信号として各画素に出力する回路である。シフトレジスタ回路やレベルシフト回路のスイッチング素子には基板上に作り込まれたトランジスタが採用され得る。ここで、シフトレジスタ回路が処理するパルス信号やクロック信号）は論理レベルの信号であるため電圧振幅が小さいのに対し、レベルシフト回路が処理する駆動信号は駆動レベルであるから電圧振幅が大きい。したがって、シフトレジスタ回路とレベルシフト回路とを比較すると、レベルシフト回路のほうがトランジスタの静電破壊の可能性が高いと言える。そこで、本発明に係る電気光学装置の第２の特徴は、レベルシフト回路に含まれる各ポリシリコン層のうち１以上のトランジスタのゲートと対向する領域の合計面積を、シフトレジスタ回路に含まれる各ポリシリコン層のうち１以上のトランジスタのゲートと対向する領域の合計面積よりも小さくしたことにある。この構成によれば、レベルシフト回路におけるトランジスタの静電破壊が有効に防止される一方、シフトレジスタ回路におけるゲート被覆総面積は動作の信頼性が確保されるように適宜に選定され得る。なお、上記第１の特徴について上述したように、第２の特徴に係る電気光学装置においても、レベルシフト回路に含まれる各ポリシリコン層におけるゲート被覆総面積を３０００μｍ２以下とすることが望ましい。
【００１０】
上述した第１または第２の特徴に係る電気光学装置は、電子機器の表示装置として利用され得る。上述したように本発明に係る電気光学装置によれば駆動回路を構成するトランジスタの静電破壊を抑制することができるから、これを搭載した電子機器においては信頼性の向上が実現される。
【００１１】
本発明は、以上に説明した第１または第２の特徴を有する駆動回路としても特定され得る。すなわち、第１の特徴を有する駆動回路は、電気光学装置が備える複数の画素の各々を駆動するための駆動信号を基板の板面上に設けられた複数のトランジスタによって生成する回路であって、複数のトランジスタの各々が、１以上のトランジスタごとに相互に離間して設けられたポリシリコン層のチャネル領域に絶縁層を介して対向するゲート電極を有し、各ポリシリコン層のうち１以上のトランジスタのゲート電極と対向する領域の合計面積が３０００μｍ２以下とされている。一方、第２の特徴を有する駆動回路は、電気光学装置が備える複数の画素の各々を駆動するための駆動信号を生成する回路であって、基板の板面上に設けられた複数のトランジスタによりパルス信号をクロック信号に従って順次にシフトして出力するシフトレジスタ回路と、シフトレジスタ回路からの出力信号よりも電圧振幅が大きい信号を基板の板面上に設けられた複数のトランジスタにより生成して駆動信号として各画素に出力するレベルシフト回路とを具備し、シフトレジスタ回路およびレベルシフト回路に含まれる各トランジスタは、１以上のトランジスタごとに相互に離間して設けられたポリシリコン層のチャネル領域に絶縁層を介して対向するゲート電極を有し、レベルシフト回路に含まれる各ポリシリコン層のうち１以上のトランジスタのゲート電極と対向する領域の合計面積は、シフトレジスタ回路に含まれる各ポリシリコン層のうち１以上のトランジスタのゲート電極と対向する領域の合計面積よりも小さい。これらの駆動回路によっても、本発明に係る電気光学装置と同様の理由により、基板上に作り込まれて駆動回路を構成するトランジスタの静電破壊が簡易な構成によって抑制される。
【発明を実施するための最良の形態】
【００１２】
＜Ａ：第１実施形態＞
まず、電気光学物質として液晶を用いた液晶装置に本発明を適用した形態について説明する。この液晶装置は、面状に配列された複数の画素によって種々の画像を表示する手段であり、図１に示される素子基板４１と図示しない対向基板との間に封止された液晶を有する。対向基板のうち液晶に対向する板面上には対向電極が設けられている。この対向電極には略一定のコモン電位が印加される。
【００１３】
一方、素子基板４１のうち液晶と対向する板面上には、Ｘ方向に延在するｍ（ｍは２以上の自然数）本の走査線４１１と、Ｙ方向に延在するｎ（ｎは２以上の自然数）本のデータ線４１２とが設けられている。さらに、図１に示されるように、複数の走査線４１１と複数のデータ線４１２との各交差には画素電極４１３が設けられている。各画素電極４１３は液晶を挟んで対向電極に対向する略矩形状の電極であり、走査線４１１とデータ線４１２との交差に配置された薄膜トランジスタ（以下では「画素制御用ＴＦＴ素子」という）４１４のドレインに対して電気的に接続されている。各画素制御用ＴＦＴ素子４１４は、ゲートが走査線４１１に接続される一方、ソースがデータ線４１２に接続されている。したがって、画素電極４１３と対向電極と両電極に挟まれた液晶とによって構成される画素は、Ｘ方向およびＹ方向にわたって表示領域１００ａ内にマトリクス状に配列する。
【００１４】
これらの画素の各々は走査線駆動回路６１およびデータ線駆動回路６２によって駆動される。このうち走査線駆動回路６１は、ｍ本の走査線４１１の各々を順次に選択する回路である。より具体的には、走査線駆動回路６１は、図１に示されるようにシフトレジスタ６１１とレベルシフタ６１３とを有する。このうちシフトレジスタ６１１は、図２に示されるように、各垂直走査期間（１Ｖ）の最初に供給される転送開始パルスＤＹを１水平走査期間（１Ｈ）に相当する周期のクロック信号ＹＣＬＫに従って順次にシフトすることにより転送信号Ｓ1、Ｓ2、…、Ｓmとして出力する回路である。各転送信号Ｓi（ｉは１からｍまでの自然数）は論理レベルの信号である。すなわち、図３に示されるように、各転送信号Ｓiは、Ｈレベルのときに電圧ＶSHとなり、Ｌレベルのときに電圧ＶSL（電源の低位側電位GNDに一致する）となる。一方、図１に示されるレベルシフタ６１３は、シフトレジスタ６１１から出力された転送信号Ｓ1、Ｓ2、…、Ｓmのレベルを駆動レベルに変換することにより走査信号Ｇ1、Ｇ2、…、Ｇmとして出力する回路である。したがって、図２に示されるように、ｍ本の走査線４１１の各々に供給される走査信号Ｇ1、Ｇ2、…、Ｇmは、水平走査期間ごとに順番にＨレベル（アクティブレベル）となる。各走査線４１１に供給される走査信号Ｇi（ｉは１からｍまでの自然数）がアクティブレベルに遷移すると、その走査線４１１に接続された１行分の画素制御用ＴＦＴ素子４１４が一斉にオン状態となる。図３に示されるように、各走査信号Ｇiは、Ｈレベルのときに画素制御用ＴＦＴ素子４１４をオン状態に変化させ得る電圧ＶGHとなり、Ｌレベルのときに電圧ＶGL（電源の低位側電位GNDに一致する）となる。同図に示されるように、走査信号Ｇiの電圧振幅（すなわちＨレベルの電圧ＶGHとＬレベルの電圧ＶGLとの電位差）ΔＧは、転送信号Ｓiの電圧振幅（すなわちＨレベルの電圧ＶSHとＬレベルの電圧ＶSLとの電位差）ΔＳよりも大きい。
【００１５】
一方、図１に示されるデータ線駆動回路６２は、表示画像に応じた電圧のデータ信号を各データ線４１２から画素電極４１３に供給する回路である。より具体的には、データ線駆動回路６２は、１水平走査期間において１行分の画素制御用ＴＦＴ素子４１４がオン状態となっている期間内に、上位装置から供給される１行分の画素の画像信号を順次にデータ線４１２にサンプリングする。このデータ線駆動回路６２は、各水平走査期間の最初に供給されるパルス信号をクロック信号に従ってシフトするシフトレジスタと、このシフトレジスタからの出力信号に応じて画像信号をサンプリングするサンプリング回路とを有する（図１においてはともに図示略）。
【００１６】
本実施形態に係る液晶装置１００は、走査線駆動回路６１およびデータ線駆動回路６２を構成するトランジスタ（以下では「ＴＦＴ素子」という）が素子基板４１の板面上に直接的に作り込まれたドライバ内蔵型の液晶装置１００である。これらのＴＦＴ素子は半導体層としてポリシリコン層を有する。この種の液晶装置１００に用いられる駆動回路のうち処理対象となる信号の電圧振幅が比較的に大きい回路にあっては各ＴＦＴ素子の静電破壊が特に問題となる。上述したように、本実施形態においてはレベルシフタ６１３から出力される走査信号Ｇiのレベルの高低差（電圧振幅）ΔＧが転送信号Ｓiなどの他の信号と比較して特に大きい。このため、本実施形態においては、レベルシフタ６１３のＴＦＴ素子を構成する各ポリシリコン層のゲート被覆総面積が低減された構成を採用している。このレベルシフタ６１３の具体的な構成について詳述すると以下の通りである。
【００１７】
図１に示されるように、レベルシフタ６１３は、走査線４１１の総本数に相当するｍ段の単位回路ＵがＹ方向に配列された構成を有する。図１の上方から数えて第ｉ段目の単位回路Ｕは、シフトレジスタ６１１から出力された転送信号Ｓiのレベルを駆動レベルに昇圧した走査信号Ｇiを出力する回路であり、図４に示される構成を有する。なお、図４においては第ｉ段目の単位回路Ｕの構成が例示されているが、その他の単位回路Ｕも同様の構成である。
【００１８】
この図に示されるように、単位回路Ｕは、ｐチャネル型の２つのＴＦＴ素子７p1および７p2と、ｎチャネル型の２つのＴＦＴ素子７n1および７n2とを有する。これらのＴＦＴ素子７p1、７p2、７n1および７n2は、半導体層としてポリシリコン層７１を用いたＭＯＳトランジスタである。このうちＴＦＴ素子７p1および７n1は相互に直列に接続されたうえで電源の高位側電位ＶGHと低位側電位ＶGLとの間に介挿されている。同様に、ＴＦＴ素子７p2および７n2は相互に直列に接続されたうえで高位側電位ＶGHと低位側電位ＶGLとの間に介挿されている。ＴＦＴ素子７n1のゲートは、シフトレジスタ６１１から出力された転送信号Ｓiが供給される入力端Ｉｎ1に接続されている。一方、ＴＦＴ素子７n2のゲートは、転送信号Ｓiをレベル反転した信号が供給される入力端Ｉｎ2に接続されている。また、ＴＦＴ素子７p1のゲートは、ＴＦＴ素子７p2と７n2との接点を経由して、走査信号Ｇiが出力される出力端Ｏｕｔ2に接続されている。同様に、ＴＦＴ素子７p2のゲートは、ＴＦＴ素子７p1と７n1との接点を経由して、走査信号Ｇiをレベル反転した信号が出力される出力端Ｏｕｔ1に接続されている。この構成のもと、入力端Ｉｎ1に供給される転送信号ＳiがＬレベル（電圧ＶSL）であれば、ＴＦＴ素子７n2は、そのゲートが転送信号Ｓiの反転レベルであるＨレベルとなってオン状態となり、この結果として出力端Ｏｕｔ2に出力される走査信号ＳiはＬレベル（電圧ＶGL）となる。一方、ｉ行目の走査線４１１が選択される水平走査期間が到来して入力端Ｉｎ1に供給される転送信号ＳiがＨレベル（電圧ＶSH）に遷移すると、ＴＦＴ素子７n1がオン状態になる結果として出力端Ｏｕｔ1がＬレベルとなり、この出力端Ｏｕｔ1に接続されたＴＦＴ素子７p2がオン状態となるから、出力端Ｏｕｔ2に出力される走査信号ＳiはＨレベル（電圧ＶGH）となる。
【００１９】
次に、図５を参照して、レベルシフタ６１３を構成する各ＴＦＴ素子７（ＴＦＴ素子７p1、７p2、７n1および７n2）の具体的な構造を説明する。図５のうち下方の断面図は、その上方にある平面図におけるＶ−Ｖ線からみた断面図である。ただし、図５の平面図においては、断面図に示される要素のうちポリシリコン層７１とゲート電極７４とソース・ドレイン電極７５との位置関係のみが図示されている。
【００２０】
図５の中央にある縦方向の一点鎖線は単位回路Ｕ同士の境界を示している。すなわち、図５においては、ひとつの単位回路Ｕに含まれる２つのＴＦＴ素子７と、これに隣接する単位回路Ｕに含まれる２つのＴＦＴ素子７とが図示されている。同図に示されるように、各単位回路Ｕに含まれる複数のＴＦＴ素子７はＹ方向に配列されている。各ＴＦＴ素子７は、ポリシリコン層７１のチャネル領域７１１に絶縁層７２１を介して対向するゲート電極７４を有する。このうちポリシリコン層７１は、素子基板４１の板面上に形成された膜体であり、例えば、素子基板４１の板面上に形成されたアモルファスシリコン層をレーザアニールにより結晶化することによって形成される。なお、実際には、素子基板４１の板面を覆うＳｉＯ２などの薄膜の表面上にポリシリコン層７１が設けられるが、図５においてはその図示が省略されている。
【００２１】
ポリシリコン層７１は単位回路Ｕごとに相互に離間して設けられている。図５においては、各単位回路ＵのＴＦＴ素子７を構成するポリシリコン層７１同士が間隔Ｄだけ離間して独立に設けられた構成が例示されている。一方、各ポリシリコン層７１は、ひとつの単位回路Ｕを構成する４つのＴＦＴ素子７の半導体層として共用される。すなわち、ポリシリコン層７１には、ＴＦＴ素子７ごとにチャネル領域７１１が形成されるとともに、そのチャネル領域７１１を挟むようにＬＤＤ（Lightly Dope Drain）領域７１２とソース・ドレイン領域７１３とが形成されている。なお、相互に隣り合うＴＦＴ素子７においてはソース・ドレイン領域７１３が共用されている。以上のように複数のＴＦＴ素子７がひとつのポリシリコン層７１を共用する構成によれば、各ＴＦＴ素子７ごとに独立してポリシリコン層７１を設けた場合と比較して各ＴＦＴ素子７のピッチを低減することができる。
【００２２】
絶縁層７２１は、ポリシリコン層７１が設けられた素子基板４１の全面を覆うように設けられた絶縁性の膜体である。この絶縁層７２１は、誘電率が４以下である絶縁性材料によって５０ｎｍ以上１００ｎｍ以下の膜厚に形成される。ゲート電極７４は、この絶縁層７２１を挟んでポリシリコン層７１のチャネル領域７１１に対向するように形成される。各ゲート電極７４は、Ｙ方向に延在するポリシリコン層７１と直行するようにＸ方向に延在する。ゲート電極７４が設けられた絶縁層７２１の表面は層間絶縁膜７２３によって覆われている。層間絶縁膜７２３および絶縁層７２１のうちポリシリコン層７１のソース・ドレイン領域７１３と重なる領域には両層を貫通するようにコンタクトホール７２７が設けられている。ソース・ドレイン電極７５は、層間絶縁膜７２３の表面上に設けられるとともにコンタクトホール７２７を介してポリシリコン層７１のソース・ドレイン領域７１３と電気的に導通する。したがって、素子基板４１の板面に垂直な方向からみると、ソース・ドレイン電極７５は、Ｘ方向に延在するゲート電極７４の両側に当該ゲート電極７４を挟むように設けられることとなる。ソース・ドレイン電極７５が形成された層間絶縁膜７２３の表面は保護層７６によって覆われている。この保護層７６はＴＦＴ素子７を保護するための膜体である。
【００２３】
次に、図６は、ひとつのＴＦＴ素子７の構造を拡大して示す平面図および断面図である。同図の平面図においては、ポリシリコン層７１のうち絶縁層７２１を挟んでゲート電極７４と対向する領域（以下「ゲート被覆領域」という）Ａuに他の部分よりも密なハッチングが施されている。本実施形態においては、ひとつのポリシリコン層７１におけるゲート被覆領域Ａuの合計面積（ゲート被覆総面積）Ｓが３０００μｍ２以下となるようにゲート電極７４やポリシリコン層７１の形状および寸法が選定されている。ここで、ゲート被覆領域Ａuのうちポリシリコン層７１の幅方向（Ｘ方向）の長さを「Ｗ」とし、ポリシリコン層７１の長手方向（Ｙ方向）の長さを「Ｌ」とすれば、ひとつのゲート被覆領域Ａuの面積Ｓuは「Ｗ×Ｌ」で表される。そして、ひとつのポリシリコン層７１を共用するＴＦＴ素子７の個数を「ｋ」とすれば（本実施形態ではｋ＝４）、ゲート被覆総面積Ｓは「Ｓu×ｋ」すなわち「Ｗ×Ｌ×ｋ」にて表される。このゲート被覆総面積Ｓが３０００μｍ２以下となるようにゲート電極７４やポリシリコン層７１の形状および寸法が選定されているのである。
【００２４】
本願発明者による試験によれば、ひとつのポリシリコン層７１におけるゲート被覆総面積Ｓが３０００μｍ２を超えると、そのポリシリコン層７１を共用する各ＴＦＴ素子７が静電破壊され易くなる傾向があるという結果が得られた。本実施形態のようにゲート被覆総面積Ｓを３０００μｍ２以下とすれば各ＴＦＴ素子７の静電破壊を有効に抑えることができる。しかも、ゲート被覆総面積Ｓを適宜に選定すれば足り、ＴＦＴ素子７の静電破壊を防止するための要素を別個に設ける必要はないから、極めて簡素な構成によってＴＦＴ素子７の静電破壊が抑えられるという利点がある。
【００２５】
＜Ｂ：第２実施形態＞
次に、本発明の第２実施形態に係る液晶装置１００の構成を説明する。上記第１実施形態においては各ポリシリコン層７１におけるゲート被覆総面積Ｓを３０００μｍ２に抑えた構成を例示したが、本実施形態においてはこれに加えて、レベルシフタ６１３の各ＴＦＴ素子７を構成するポリシリコン層７１のゲート被覆総面積Ｓがシフトレジスタ６１１の各ＴＦＴ素子７を構成するポリシリコン層７１のゲート被覆総面積Ｓsよりも小さくなるように、各ＴＦＴ素子７のゲート電極７４やポリシリコン層７１の形状や寸法が選定されている。なお、本実施形態に係る構成要素のうち上記第１実施形態と共通する要素については、同一の符号を付してその説明を適宜に省略する。
【００２６】
図７は、本実施形態に係る液晶装置１００のうちレベルシフタ６１３を構成する各ＴＦＴ素子７とシフトレジスタ６１１を構成する各ＴＦＴ素子７とを対比して示す平面図および断面図である。同図のうち下方にある断面図は、その上方にある平面図におけるVII−VII線からみた断面図である。なお、図５においてはレベルシフタ６１３に含まれる各ポリシリコン層７１が４個のＴＦＴ素子７に共用される構成を例示したが、図７においては説明の便宜上、このポリシリコン層７１が２個のＴＦＴ素子７によって共用される構成が図示されている。
【００２７】
同図に示されるように、シフトレジスタ６１１の各ＴＦＴ素子７はレベルシフタ６１３に含まれる各ＴＦＴ素子７と共通の工程にて形成されて同様の構成を有する。すなわち、シフトレジスタ６１１の各ＴＦＴ素子７は、ポリシリコン層７１のチャネル領域７１１に絶縁層７２１を介して対向するゲート電極７４と、ゲート電極７４を覆う層間絶縁膜７２３と絶縁層７２１とに設けられたコンタクトホール７２７を介してポリシリコン層７１のソース・ドレイン領域７１３と電気的に導通するソース・ドレイン電極７５とを有する。加えて、ひとつのゲート被覆領域Ａu（ポリシリコン層７１のうちひとつのゲート電極７４と対向する領域）の面積Ｓuは、シフトレジスタ６１１とレベルシフタ６１３とで略同一である。その一方、ポリシリコン層７１に対向するゲート電極７４の個数は、シフトレジスタ６１１とレベルシフタ６１３とで異なっている。さらに詳述すると、図７に示されるように、レベルシフタ６１３のひとつのポリシリコン層７１には２個のＴＦＴ素子７のゲート電極７４が対向するのに対し、シフトレジスタ６１１のひとつのポリシリコン層７１には４個のＴＦＴ素子７のゲート電極７４が対向する構成となっている。したがって、レベルシフタ６１３における各ポリシリコン層７１のゲート被覆総面積Ｓは、シフトレジスタ６１１における各ポリシリコン層７１のゲート被覆総面積Ｓs（＝「ゲート被覆領域Ａuの面積Ｓu」×「ひとつのポリシリコン層７１を共用するＴＦＴ素子７の個数」）よりも小さくなる。
【００２８】
図４に示したように、レベルシフタ６１３の内部には電源の高位側電位ＶGHと低位側電位ＶGLとを供給するための配線が引き廻されており、回路内部の電位差が比較的大きい。これに対し、図３に示されるようにシフトレジスタ６１１は駆動レベルよりも電圧振幅の小さい論理レベルの信号のみを処理対象としているから、その内部の電位差はレベルシフタ６１３よりも小さくなる。ここで、処理対象とする信号の電圧振幅が大きい回路ほど各ＴＦＴ素子７の静電破壊の可能性は高まる傾向にある。したがって、レベルシフタ６１３のポリシリコン層７１をレベルシフタ６１３と同じ個数のＴＦＴ素子７にて共用する構成とすれば、ゲート被覆総面積Ｓが増大して各ＴＦＴ素子７の静電破壊が頻発しかねない。本実施形態においては、レベルシフタ６１３のポリシリコン層７１に対向するゲート電極７４の個数（すなわちＴＦＴ素子７の個数）がシフトレジスタ６１１よりも少ないから、レベルシフタ６１３のポリシリコン層７１におけるゲート被覆総面積Ｓはシフトレジスタ６１１のポリシリコン層７１におけるゲート被覆総面積Ｓsよりも低減される。したがって、レベルシフタ６１３を構成する各ＴＦＴ素子７の静電破壊が有効に抑えられる。しかも、本実施形態においてはレベルシフタ６１３のポリシリコン層７１におけるゲート被覆総面積Ｓが上記第１実施形態と同様に３０００μｍ２以下とされているから、より確実に各ＴＦＴ素子７の静電破壊を抑えることができる。その一方、シフトレジスタ６１１のポリシリコン層７１は複数のＴＦＴ素子７によって共用されるから、ポリシリコン層７１がＴＦＴ素子７ごとに相互に離間して設けられた構成と比較して、各ＴＦＴ素子７のピッチを抑えて回路の配置スペースを低減することができる。
【００２９】
＜Ｃ：変形例＞
上記各実施形態に対しては種々の変形が加えられ得る。具体的な変形の態様を挙げれば以下の通りである。
【００３０】
（１）上記各実施形態においては、ひとつのポリシリコン層７１を複数のＴＦＴ素子７により共用する構成（すなわちひとつのポリシリコン層７１に複数のゲート電極７４が対向する構成）を例示したが、ＴＦＴ素子７ごとにポリシリコン層７１が独立して設けられた構成も採用され得る。また、上記第１実施形態においては、ひとつの単位回路Ｕを構成する４つのＴＦＴ素子７ごとに独立したポリシリコン層７１を形成した構成を例示したが、ひとつのポリシリコン層７１を共用するＴＦＴ素子７の個数は任意である。例えば、ｍ個の単位回路Ｕを２以上ｍ／２以下に区分したブロックごとに、各ポリシリコン層７１が相互に離間して設けられた構成が採用され得る。
【００３１】
（２）上記第２実施形態においては、ひとつのポリシリコン層７１を共用するＴＦＴ素子７の個数を選定することによってレベルシフタ６１３のゲート被覆総面積Ｓをシフトレジスタ６１１のゲート被覆総面積Ｓsよりも小さくする構成を例示したが、この構成に代えて、またはこの構成とともに、ポリシリコン層７１とひとつのゲート電極７４とが対向する領域（すなわちゲート被覆領域Ａu）の面積Ｓuをレベルシフタ６１３とシフトレジスタ６１１とで異ならせてもよい。例えば、ひとつのポリシリコン層７１を共用するＴＦＴ素子７の個数がシフトレジスタ６１１とレベルシフタ６１３とで同一であるとしても、レベルシフタ６１３の各ゲート被覆領域Ａuの面積Ｓuをシフトレジスタ６１１における各ゲート被覆領域Ａuの面積Ｓuよりも小さくすれば、レベルシフタ６１３のゲート被覆総面積Ｓをシフトレジスタ６１１のゲート被覆総面積Ｓsよりも小さくすることができるから上記第１実施形態と同様の効果が得られる。
【００３２】
（３）上記各実施形態においては、走査線駆動回路６１を構成するレベルシフタ６１３のゲート被覆総面積Ｓを低減する構成を例示したが、この低減の対象となる回路は走査線駆動回路６１のレベルシフタ６１３に限られない。例えば、走査線駆動回路６１のシフトレジスタ６１１を構成するゲート被覆総面積Ｓsを３０００μｍ２以下としてもよいし、データ線駆動回路６２の各回路（例えばシフトレジスタやサンプリング回路など）を構成するＴＦＴ素子７について上記各実施形態と同様の条件を適用してもよい。
【００３３】
（４）本発明は液晶以外の電気光学物質を用いた電気光学装置にも適用され得る。例えば、有機ＥＬ（ElectroLuminescent）や発光ポリマーなどの有機発光ダイオード（ＯＬＥＤ）素子を電気光学物質として用いた表示装置、ヘリウムやネオンなどの高圧ガスを電気光学物質として用いたプラズマディスプレイパネル、蛍光体を電気光学物質として用いたフィールドエミッションディスプレイ、着色された液体と当該液体に分散された白色の粒子とを含むマイクロカプセルを電気光学物質として用いた電気泳動表示装置、極性が相違する領域ごとに異なる色に塗り分けられたツイストボールを電気光学物質として用いたツイストボールディスプレイ、あるいは、黒色トナーを電気光学物質として用いたトナーディスプレイなど各種の電気光学装置に本発明は適用され得る。このように、本発明に係る電気光学装置とは、電流や電圧などの電気的エネルギを透過率や輝度といった光学的作用に変換する電気光学物質を用いた装置（典型的には画像を表示する装置）を意味する。
【００３４】
＜Ｄ：電子機器＞
次に、本発明に係る電気光学装置を表示部として備える電子機器について説明する。図８は、上記各実施形態に係る液晶装置１００を有する携帯電話機の構成を示す斜視図である。この図に示されるように、携帯電話機１１００は、利用者により操作される複数の操作ボタン１１０２、他の端末装置から受信した音声を出力する受話口１１０４、および他の端末装置に送信される音声を入力する送話口１１０６のほかに、各種の画像を表示する液晶装置１００を有する。
【００３５】
なお、本発明に係る電気光学装置が利用され得る電子機器としては、図８に示される携帯電話機のほかにも、ノート型のパーソナルコンピュータや、液晶テレビ、ビューファインダ型（またはモニタ直視型）のビデオレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等などが挙げられる。
【図面の簡単な説明】
【００３６】
【図１】本発明の第１実施形態に係る液晶装置のうち素子基板上の構成を示すブロック図である。
【図２】液晶装置の動作を示すタイミングチャートである。
【図３】論理レベルと駆動レベルとの関係を示す図である。
【図４】レベルシフタを構成する単位回路Ｕの構成を示す回路図である。
【図５】ＴＦＴ素子の構成を示す平面図および断面図である。
【図６】ひとつのＴＦＴ素子の構成を拡大して示す平面図である。
【図７】本発明の第２実施形態に係る液晶装置のうちシフトレジスタのＴＦＴ素子とレベルシフタのＴＦＴ素子とを対比して示す平面図である。
【図８】本発明に係る電子機器の一例であるパーソナルコンピュータの構成を示す斜視図である。
【符号の説明】
【００３７】
１００……液晶装置、１００ａ……表示領域、４１……素子基板、４１１……走査線、４１２……データ線、４１３……画素電極、４１４……画素制御用ＴＦＴ素子、６１……走査線駆動回路、６２……データ線駆動回路、６１１……シフトレジスタ、６１３……レベルシフタ、７（７n1、７n2、７p1、７p2）……ＴＦＴ素子、７１……ポリシリコン層、７２１……絶縁層、７４……ゲート電極、７２３……層間絶縁膜、７２７……コンタクトホール、７５……ソース・ドレイン電極、７６……保護層、７１１……チャネル領域、７１２……ＬＤＤ領域、７１３……ソース・ドレイン領域、Ｕ……単位回路、Ａu……ゲート被覆領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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