(57)【要約】【課題】  この発明は、Ｑ値の大きい可変容量を提供することを目的とする。【解決手段】  本発明に係る可変容量は、表面内に所定の導電型のウエル領域３を有する（シリコン）基板１と、ウエル領域３上に形成される（ゲート）絶縁膜４と、絶縁膜４上に形成される電極層（ゲート電極）５と、平面視において絶縁膜４に隣接した領域であり、ウエル領域３内に形成される、当該ウエル領域３よりも不純物濃度の高い拡散層６とを、備えている。また、基板１は、当該基板１の下面側から絶縁膜４の下方に位置するウエル領域３が露出するように切り欠かれている。さらに、当該切り欠かれた部分１１から露出している、絶縁膜４の下方に位置するウエル領域３と、拡散層６の下方の領域とを接続する導電体１２を、本発明に係る可変容量はさらに備えている。【選択図】図１
2005072125.tif 000002
【特許請求の範囲】
【請求項１】
表面内に所定の導電型のウエル領域を有する基板と、
前記ウエル領域上に形成される絶縁膜と、
前記絶縁膜上に形成される電極層と、
平面視において前記絶縁膜に隣接した領域であり、前記ウエル領域内に形成される、当該ウエル領域よりも不純物濃度の高い拡散層とを、
備えており、
前記基板は、当該基板の下面側から前記ウエル領域が露出するように切り欠かれており、
前記切り欠かれた部分から露出している、前記絶縁膜の下方に位置する前記ウエル領域と、前記拡散層の下方の領域とを接続する導電体を、さらに備えている、
ことを特徴とする可変容量。
【請求項２】
前記基板は、前記拡散層が露出するまで切り欠かれており、
前記導電体は、前記切り欠かれた部分から露出している、前記ウエル領域と前記拡散層とを接続している、
ことを特徴とする請求項１に記載の可変容量。
【請求項３】
前記基板は、ＳＯＩ基板である、
ことを特徴とする請求項２に記載の可変容量。
【請求項４】
表面内に、所定の導電型のウエル領域を有する基板と、
前記ウエル領域上に形成される絶縁膜と、
前記絶縁膜上に形成される電極層と、
平面視において前記絶縁膜に隣接した領域であり、前記ウエル領域内に形成される、当該ウエル領域よりも不純物濃度の高い拡散層と、
前記ウエル領域の下面上に、絶縁層を介して形成される低抵抗層とを、
備えており、
前記低抵抗層は、前記絶縁膜の下方に位置する領域から、前記拡散層の下方に位置する領域に渡って延設されている、
ことを特徴とする可変容量。
【請求項５】
前記低抵抗層は、導電体で形成されている導電層である、
ことを特徴とする請求項４に記載の可変容量。
【請求項６】
前記基板は、ベース基板、埋め込み絶縁層、ＳＯＩ層が順に積層されたＳＯＩ基板であり、
前記低抵抗層は、
前記ベース基板の表面内に形成される拡散層である、
ことを特徴とする請求項４に記載の可変容量。
【請求項７】
垂直方向よりも水平方向に格子間隔が伸びた歪みシリコン層と、
前記歪みシリコン層の表面内に形成される、所定の導電型のウエル領域と、
前記ウエル領域上に形成される絶縁膜と、
前記絶縁膜上に形成される電極層と、
平面視において、前記絶縁膜に隣接した領域の前記ウエル領域内に形成される、当該ウエル領域よりも不純物濃度の高い拡散層とを、
備えていることを特徴とする可変容量。
【請求項８】
前記歪みシリコン層は、シリコンゲルマニウム基板上に堆積したシリコン層である、
ことを特徴とする請求項７に記載の可変容量。
【請求項９】
前記歪みシリコン層は絶縁層上に形成されており、前記ウエル領域は当該絶縁層と接している、
ことを特徴とする請求項７に記載の可変容量。
【請求項１０】
表面内に所定の導電型のウエル領域を有する基板と、
前記ウエル領域上に形成され、絶縁膜と当該絶縁膜上に形成される電極層とから成る、櫛形状の電極部と、
平面視において、前記櫛形状の電極部の櫛の歯部に隣接した領域の前記ウエル領域内に形成される、当該ウエル領域よりも不純物濃度の高い拡散層とを、
備えており、
前記櫛形状の電極部は一対であり、
一方の電極部の櫛の歯部の先端部と、他方の電極部の櫛の歯部の先端部とは、互いに対向している、
ことを特徴とする可変容量。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、可変容量に係る発明であって、例えば、半導体で構成された高周波動作する蓄積型可変容量に適用することができる。
【背景技術】
【０００２】
従来より、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を用いた高周波ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）では、製造の簡便性から、ＭＯＳトランジスタに似た構造の可変容量が用いられている（例えば、特許文献１参照）。
【０００３】
特許文献１に記載されている可変容量は、第一の導電型のウエル領域を有する半導体基板が用意されており、当該ウエル領域上にはゲート電極が形成されている。また、ゲート電極の両脇における前記ウエル領域の表面内には、高濃度の第一の導電型の引出し層が形成されている。
【０００４】
上記構成の可変容量において、引出し層を接地電位に接続し、ゲート電極に直流バイアスを加えることにより、ゲート電極下で発生する空乏層の幅を変化させ、当該可変容量の容量値を変化させる。当該状態の可変容量において、ゲート電極に高周波交流電圧を加えることにより、ゲート電極直下のウエル領域と引出し層との間には、交流電流が流れる。
【０００５】
また、関連する先行技術として、特許文献２，３に示すものがある。
【０００６】
【特許文献１】特開２００１−２６７４９７号公報（第６図等）
【特許文献２】特開平１１−２３３７９９号公報
【特許文献３】特開２０００−３２３７２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記のように、特許文献１における可変容量に高周波交流電圧が加えられると、エネルギーが熱として失われる誘電損失現象が起こることは良く知られいる。ここで、誘電損失を表す数値としてＱ値（誘電正接ｔａｎδの逆数）というものがあり、当該Ｑ値が大きいほど、損失が小さい。
【０００８】
誘電損失は、主として可変容量内における抵抗成分により決定される（例えば、抵抗成分が大きいほど誘電損失は大きくなる）が、上記構成の可変容量では、ウエル領域の不純物濃度を比較的低く設定する必要があるので、当該ウエル領域における抵抗値は大きな値となる。
【０００９】
したがって、上記従来の技術に係る構成の可変容量では、当該ウエル領域における高抵抗値により、誘電損失が大きくなる（つまり、Ｑ値が小さくなる）という問題が生じていた。
【００１０】
Ｑ値が小さい可変容量に対して、高周波数高周波電圧を印加した場合には、発熱等の問題が生じ、デバイスに悪影響を及ぼしかねない。
【００１１】
そこで、この発明は上記問題に鑑み、Ｑ値の大きい可変容量を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記の目的を達成するために、本発明に係る請求項１に記載の可変容量は、表面内に所定の導電型のウエル領域を有する基板と、前記ウエル領域上に形成される絶縁膜と、前記絶縁膜上に形成される電極層と、平面視において前記絶縁膜に隣接した領域であり、前記ウエル領域内に形成される、当該ウエル領域よりも不純物濃度の高い拡散層とを、備えており、前記基板は、当該基板の下面側から前記ウエル領域が露出するように切り欠かれており、前記切り欠かれた部分から露出している、前記絶縁膜の下方に位置する前記ウエル領域と、前記拡散層の下方の領域とを接続する導電体を、さらに備えている。
【００１３】
また、本発明に係る請求項４に記載の可変容量は、表面内に、所定の導電型のウエル領域を有する基板と、前記ウエル領域上に形成される絶縁膜と、前記絶縁膜上に形成される電極層と、平面視において前記絶縁膜に隣接した領域であり、前記ウエル領域内に形成される、当該ウエル領域よりも不純物濃度の高い拡散層と、前記ウエル領域の下面上に、絶縁層を介して形成される低抵抗層とを、
備えており、前記低抵抗層は、前記絶縁膜の下方に位置する領域から、前記拡散層の下方に位置する領域に渡って延設されている。
【００１４】
また、本発明に係る請求項７に記載の可変容量は、垂直方向よりも水平方向に格子間隔が伸びた歪みシリコン層と、前記歪みシリコン層の表面内に形成される、所定の導電型のウエル領域と、前記ウエル領域上に形成される絶縁膜と、前記絶縁膜上に形成される電極層と、平面視において、前記絶縁膜に隣接した領域の前記ウエル領域内に形成される、当該ウエル領域よりも不純物濃度の高い拡散層とを、備えている。
【００１５】
また、本発明に係る請求項１０に記載の可変容量は、表面内に所定の導電型のウエル領域を有する基板と、前記ウエル領域上に形成され、絶縁膜と当該絶縁膜上に形成される電極層とから成る、櫛形状の電極部と、平面視において、前記櫛形状の電極部の櫛の歯部に隣接した領域の前記ウエル領域内に形成される、当該ウエル領域よりも不純物濃度の高い拡散層とを、備えており、前記櫛形状の電極部は一対であり、一方の電極部の櫛の歯部の先端部と、他方の電極部の櫛の歯部の先端部とは、互いに対向している。
【発明の効果】
【００１６】
本発明の請求項１に記載の可変容量は、表面内に所定の導電型のウエル領域を有する基板と、前記ウエル領域上に形成される絶縁膜と、前記絶縁膜上に形成される電極層と、平面視において前記絶縁膜に隣接した領域であり、前記ウエル領域内に形成される、当該ウエル領域よりも不純物濃度の高い拡散層とを、備えており、前記基板は、当該基板の下面側から前記ウエル領域が露出するように切り欠かれており、前記切り欠かれた部分から露出している、前記絶縁膜の下方に位置する前記ウエル領域と、前記拡散層の下方の領域とを接続する導電体を、さらに備えているので、ウエル領域内で生じるキャリアは、当該ウエル領域に接続されている低抵抗である導電体にすぐさま到達する。したがって、比較的高抵抗であるウエル領域内における当該キャリアの移動距離を、従来の可変容量のそれと比べて短くすることができ、キャリアの移動経路全体として低抵抗化を実現することができる。よって、可変容量のＱ値を向上させることができる。
【００１７】
本発明の請求項４に記載の可変容量は、表面内に、所定の導電型のウエル領域を有する基板と、前記ウエル領域上に形成される絶縁膜と、前記絶縁膜上に形成される電極層と、平面視において前記絶縁膜に隣接した領域であり、前記ウエル領域内に形成される、当該ウエル領域よりも不純物濃度の高い拡散層と、前記ウエル領域の下面上に、絶縁層を介して形成される低抵抗層とを、備えており、前記低抵抗層は、前記絶縁膜の下方に位置する領域から、前記拡散層の下方に位置する領域に渡って延設されているので、低抵抗層に正の電位を供給（印加）すると、ウエル領域の底部付近に電子が蓄積され、当該電子が蓄積された領域はＮ＋型の領域として振舞うことができ、当該領域の抵抗値は減少する。したがって、ウエル領域内のキャリアは、上記領域を移動することになる。よって、キャリア経路の抵抗値を減少させることができるため、容量成分をほとんど変化させること無く、高いＱ値を得ることができる。
【００１８】
本発明の請求項７に記載の可変容量は、垂直方向よりも水平方向に格子間隔が伸びた歪みシリコン層と、前記歪みシリコン層の表面内に形成される、所定の導電型のウエル領域と、前記ウエル領域上に形成される絶縁膜と、前記絶縁膜上に形成される電極層と、平面視において、前記絶縁膜に隣接した領域の前記ウエル領域内に形成される、当該ウエル領域よりも不純物濃度の高い拡散層とを、備えているので、水平方向の歪みを有する歪みシリコン層内では、水平方向のキャリアの移動度が向上する。したがって、より高速・短時間に当該電子が拡散層６に到達することができる。以上より、歪みシリコン層における電子の水平方向の速度が向上することは水平方向の抵抗が下がることと等価であり、Ｑ値の向上を図ることができる。
【００１９】
本発明の請求項１０に記載の可変容量は、表面内に所定の導電型のウエル領域を有する基板と、前記ウエル領域上に形成され、絶縁膜と当該絶縁膜上に形成される電極層とから成る、櫛形状の電極部と、平面視において、前記櫛形状の電極部の櫛の歯部に隣接した領域の前記ウエル領域内に形成される、当該ウエル領域よりも不純物濃度の高い拡散層とを、備えており、前記櫛形状の電極部は一対であり、一方の電極部の櫛の歯部の先端部と、他方の電極部の櫛の歯部の先端部とは、互いに対向しているので、櫛の歯部間に存する各拡散層とその他の拡散層とを一続きで形成することができる。よって、素子占有面積を抑えつつ、複数の幅の狭い電極層を形成することができ、可変容量のＱ値の向上を図ることができる。また、一対の櫛形状の電極部が、櫛の歯部の先端が相互に対向する向きに形成されているので、櫛の歯部の形成方向に電極部の位置合わせのずれが発生したとしても、当該ずれにより可変容量の容量値が変化することを抑制することができる。
【発明を実施するための最良の形態】
【００２０】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００２１】
＜実施の形態１＞
本実施の形態１に係る可変容量はＭＯＳ型可変容量であり、基板の下面が切り欠かれており、当該切り欠かれた部分の底部において、ウエル領域から拡散層の下方の領域に渡って導電体が形成されている、ことが特徴である。ここで、導電体は、ウエル領域と拡散層とを直接接続するように形成することもできる。
【００２２】
図１に、本実施の形態に係る可変容量の構成を示す断面図を示す。
【００２３】
図１において、シリコン基板（以下、単に基板と称す）１の表面内には、図示されていない他のデバイスと分離するために素子分離絶縁膜２が形成されている。図１で示されている２つの素子分離絶縁膜２間に規定される基板１の領域において、可変容量が形成される。ここで、基板１はＰ型の半導体基板である。
【００２４】
また、上記所定の領域の基板１の表面内には、Ｎ型のウエル領域３が形成されており、当該ウエル領域３が形成されている基板１上には、シリコン酸化膜等のゲート絶縁膜４が形成されている。さらに、ゲート絶縁膜４上には、ゲート電極（または、上部電極とも称することができる）５が形成されている。
【００２５】
ここで、Ｎ型のウエル領域３の不純物濃度は、１×１０15ｃｍ-3〜１×１０18ｃｍ-3程度である。
【００２６】
また、ゲート絶縁膜４の膜厚は、ＭＯＳ構造の世代と共に薄くなり、例えば１．３μｍデザインルールでは１．２ｎｍ〜１．５ｎｍ程度となるが、通常同時に形成されるＭＯＳトランジスタ（図示せず）のゲート絶縁膜と同一の膜厚になるように形成される。
【００２７】
また、ゲート電極５は、例えばＮ型の不純物を高濃度に含む多結晶シリコン等から形成され、当該ゲート電極５の長さは、ＭＯＳ構造のデザインルールの下限（その世代のパターンの最小寸法）から数μｍ程度の長さである。
【００２８】
また、図１において、平面視でゲート絶縁膜４の両脇に隣接する周辺部で、ウエル領域３内の基板１の表面内において、Ｎ＋型のソース・ドレイン層（以下、単に拡散層と称す）６が形成されている。ここで、拡散層６の不純物濃度は、１×１０19ｃｍ-3〜１×１０21ｃｍ-3程度と、ウエル領域３における不順物濃度よりも高くなっている。
【００２９】
また、ゲート絶縁膜４の側面部およびゲート電極５の側面部には、サイドウォール絶縁膜７が形成されている。サイドウォール絶縁膜７の膜厚においても、ＭＯＳ構造の世代で決定されるが、例えば１０ｎｍ〜１００ｎｍ程度の膜厚である。
【００３０】
また、ゲート電極５および拡散層６上には、シリサイド層８が形成されており、ゲート電極５上に形成されたシリサイド層８には、上部電極配線９が配設されており、拡散層６上に形成されたシリサイド層８には、下部電極配線１０が配設されている。
【００３１】
さらに、本実施の形態に係る可変容量においては、基板１の下面側から、ゲート絶縁膜４の下方に位置するウエル領域３と、拡散層６とが露出するように基板１の下面が切り欠かれ、切り欠き部１１が形成されている。
【００３２】
なお、拡散層６は完全に露出されていなくても良く、切り欠き部１１の底部と拡散層６の底部との間に、多少の厚みを有するウエル領域３が存していても良い。
【００３３】
また、当該切り欠き部１１から露出している、ウエル領域３および拡散層６とを接続するように、Ａｌ（アルミニウム）、Ｃｕ（銅）およびＡｕ（金）等の低抵抗な導電体１２が形成されている。導電体１２は、０．１μｍ〜１μｍ程度の膜厚で均一に形成されいてる事が望ましい。
【００３４】
ここで、上記したように、拡散層６が切り欠き部１１から完全に露出していない場合には、導電体１２と拡散層６とはウエル領域３を介して接続される。
【００３５】
次に、本実施の形態に係る可変容量の製造方法について、作成途中の様子を示す可変容量の各工程断面図に基づいて説明する。
【００３６】
まず、図２に示すように、Ｐ型のシリコン基板（以下、単に基板と称す）１を用意し、図示していない他のデバイスと分離するために、トレンチ分離法や酸化膜分離法等により、基板１の表面内に素子分離絶縁膜２を形成する。
【００３７】
次に、図３に示すように、基板１に形成された２つの素子分離絶縁膜２間の領域にウエル領域を形成するために、当該領域が開口されているフォトレジスト２１を形成し、その後、当該フォトレジスト２１をマスクとして基板１に対して不純物イオンの注入を行う。
【００３８】
当該イオン注入工程は、イオン種としてリン等のＮ型不純物イオンを採用し、約１×１０15ｃｍ-3〜１×１０18ｃｍ-3程度の不純物濃度となるように行われる。
【００３９】
次に、フォトレジスト２１を除去した後、前記不純物イオンが注入された基板１に対して熱処理を施し、注入された不純物イオンを活性化させることにより、図４に示すように、素子分離絶縁膜２間の基板１の表面内にＮ型のウエル領域３を形成する。
【００４０】
次に、ウエル領域３が形成された基板１に対して、熱酸化処理等を施すことにより、図５に示すように、ウエル領域３が形成されている基板１上に、シリコン酸化膜から成るゲート絶縁膜４を形成する。
【００４１】
次に、図６に示すように、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、ゲート絶縁膜４を覆うように多結晶シリコン５ａを形成し、その後、当該多結晶シリコン５ａにＮ型の不純物イオンを注入することにより、ゲート絶縁膜４上に、Ｎ型の不純物を高濃度に含む多結晶シリコン等のゲート電極（または、上部電極と称することもできる）５を形成する。
【００４２】
次に、ゲート電極５の所定の領域を覆うように、パターニングされたフォトレジスト（図示せず）を形成し、当該フォトレジストをマスクとして、ゲート電極５およびゲート絶縁膜４に対してエッチング処理を施すことにより、図７に示すように、ゲート電極５およびゲート絶縁膜４をパターニングする。なお、図７は、マスクとして用いたフォトレジストを除去した後の図である。
【００４３】
次に、図７に示した基板１に対して酸化膜等の絶縁膜を堆積させ、当該絶縁膜に対して異方性エッチング処理を施すことにより、図８に示すように、ゲート電極５の側面部およびゲート絶縁膜４の側面部にサイドウォール絶縁膜７を形成する。
【００４４】
その後、当該サイドウォール絶縁膜７が形成されたゲート電極５をマスクとして、露出している基板１に対してＮ型の不純物イオンを注入し、熱処理を施すことにより、図８に示すように、平面視でゲート絶縁膜４の両脇に隣接する周辺部で、ウエル領域３内の基板１の表面内に、高濃度のＮ＋型のソース・ドレイン層（以下、単に拡散層と称す）６を形成する。
【００４５】
次に、図８に示した基板１において、例えばスパッタ法等により、露出しているシリコン基板１上、および多結晶シリコンから成るゲート電極５上に、Ｔｉ（チタン）やＣｏ（コバルト）等の高融点金属を蒸着させる。その後、当該高融点金属が蒸着されている基板１に対して熱処理を施す。これにより、ゲート電極５上および拡散層６上に、シリサイド層８を自己整合的に形成させる。前述の熱処理により反応せず残存している高融点金属をウェットエッチングにより除去する。当該除去後の様子を図９の工程断面図に示す。
【００４６】
次に、図１０に示すように、絶縁膜（図示せず）を形成すると共に、ゲート電極５上に形成されたシリサイド層８上に、上部電極配線９を配設し、拡散層６上に形成されたシリサイド層８上には、下部電極配線１０を配設する。
【００４７】
さて、図１に示した本実施の形態に係る可変容量を作成するためには、次工程として以下のような工程を施す。
【００４８】
まず、図１０に示した製造途中の可変容量の上面を覆うように、パッシベーション膜等の保護膜２１を形成する。さらに、当該可変容量の下面を覆うように、酸化膜等のマスク膜２２を形成する。次に、図１１に示すように、両面アライナー等を用いたリソグラフィ技術により、下方からの平面視において、一方の拡散層６からゲート絶縁膜４直下の領域を経て他方の拡散層６に至る、マスク膜２２の領域に開口部２３を形成する。なお、当該開口部２３からは、基板１が露出されている。
【００４９】
ここで、上部電極配線９、下部電極配線１０が配設されている絶縁膜（図示せず）上に、保護膜２１が形成されている。
【００５０】
次に、開口部２３を有するマスク膜２２を用いて基板１の下面側をエッチング処理することにより、基板１の下面側に切り欠き部１１を形成する。当該エッチング処理は、図１２に示すように、ウエル領域３および拡散層６が露出するまで行われる。なお、拡散層６は完全に露出されていなくても良く、拡散層６底部の近傍付近までのエッチング処理であっても良い。
【００５１】
次に、基板１の下面に対してスパッタ堆積法等を施すことにより、図１３に示すように、切り欠き部１１から露出している、ウエル領域３と拡散層６（あるいは、拡散層６の下方の領域）とを接続する導電体１２を形成する。ここで形成される導電体１２として、Ａｌ、ＣｕあるいはＡｕ等の金属などを採用することができる。なお、マスク膜２２の表面においても導電体１２は堆積する。
【００５２】
最後に、マスク膜２２を除去することにより、当該マスク膜２２の表面に形成されいている導電体１２も同時に除去する（リフトオフ処理）。
【００５３】
以上の工程により、本実施の形態に係る可変容量を作成することができる。
【００５４】
本実施の形態に係る可変容量の高周波動作では、図１４に示すように、ウエル領域３内で生じるキャリアは、当該ウエル領域３に接続されている低抵抗である導電体１２にすぐさま到達する。
【００５５】
したがって、比較的高抵抗であるウエル領域３内における当該キャリアの移動距離を、従来の可変容量のそれと比べて短くすることができ、キャリアの移動経路全体として低抵抗化を実現することができる。
【００５６】
例えば、従来の構造の可変容量（図１０に示すような構造の可変容量）では、ゲート電極５の中央部から拡散層６に至る距離は、約０．０５μｍ〜０．５μｍであったが、本実施の形態に係る可変容量（図１４等に示す構造の可変容量）では、形成された空乏層３１から下方に存する導電体１２までの距離を約０．０５μｍ以下とすることができ、当該ウエル領域３内のキャリアの移動距離が減少した分だけ、キャリアの移動経路全体の抵抗値が減少する。
【００５７】
なお、基板１表面部分における不純物プロファイルは、従来の可変容量と同一であるため、同一のＣ（容量）−Ｖ（電圧）特性を得ることができる。
【００５８】
以上より、容量成分をほとんど変化させること無く全体の抵抗値を下げるため、本実施の形態では、従来の技術に係る可変容量よりも高いＱ値を有する可変容量を提供することができる。
【００５９】
また、拡散層６の下面側に薄いウエル領域３を残し、導電体１２と拡散層６とを当該薄いウエル領域３を介して接続しても良いが、直接接続させることにより、キャリア移動経路における全体の抵抗値をより下げることができる。
【００６０】
ところで、本実施の形態のように基板１を切り欠かず、基板１内に導電体１２を埋め込んで形成する場合も考えられる。しかし、この場合、基板１と導電体１２とで格子間隔が異なることや、導電体１２が単結晶状態でないことから、当該導電体１２上にシリコン等を単結晶で成長させることが困難となり、多結晶やアモルファス状態でシリコン等が成長してしまう。
【００６１】
このような多結晶やアモルファス状態で成長したシリコン等を基板１として採用し、当該成長したシリコン基板１内に可変容量等のデバイスを形成した場合には、良好なデバイスを得ることはできない。
【００６２】
そこで、本実施の形態の構造を適用することにより、可変容量を基板１に作り込んだ後に、基板１の下面部を切り欠き、当該切り欠き部１１の底部に導電体１２を作成するという方法を採用することができ、上記のような問題を防止することができる。
【００６３】
＜実施の形態２＞
本実施の形態２に係る可変容量は、基板としてＳＯＩ基板を用いている点において、実施の形態１に係る可変容量と異なる。
【００６４】
つまり、図１５に示すように、本実施の形態に係る可変容量は、Ｐ型のベース基板４１上に、シリコン酸化膜等の埋め込み絶縁層４２が形成されており、当該埋め込み絶縁層４２上に、各素子（可変容量等）が形成されるＳＯＩ層４３が形成されている。
【００６５】
ベース基板４１の下面側から、ゲート絶縁層４の下方に位置するウエル領域３と、拡散層６とが露出するように、ベース基板４１の下面および埋め込み絶縁層４２が切り欠かれ、切り欠き部１１が形成されている。
【００６６】
また、当該切り欠き部１１から露出している、ウエル領域３および拡散層６とを接続するように、Ａｌ（アルミニウム）、Ｃｕ（銅）およびＡｕ（金）等の低抵抗な導電体１２が形成されている。導電体１２は、０．１μｍ〜１μｍ程度の膜厚で均一に形成されいてる。
【００６７】
ＳＯＩ層４３の表面内には、素子分離絶縁層２、ウエル領域３および拡散層６等が形成されており、当該ＳＯＩ層４３の上面には、ゲート絶縁層４やゲート電極５等が形成されている。
【００６８】
これらの各部分の構成や、その他の部分の構成は、実施の形態１に係る可変容量と同じであるので、ここでの詳細な説明は省略する。
【００６９】
本実施の形態に係る可変容量は、以上のように構成されているので、以下に示す効果を有する。
【００７０】
つまり、実施の形態１に係る可変容量では、切り欠き部１１を形成するために、基板１における所定のウエル領域３内でエッチングをストップさせる必要があるため、エッチングマージンを考量してウエル領域３を厚く形成する必要があった。
【００７１】
要するに、ウエル領域３内でエッチングを制御良くストップさせるためには、１μｍ程度のマージン分を、ウエル領域３の深さや拡散層６の深さに余分に加えておく必要があり、サブμｍオーダレベルのウエル領域３を有する可変容量に対しては、実施の形態１に係る構造の可変容量を適用することは困難なものであった。
【００７２】
そこで、本実施の形態のように、基板としてＳＯＩ基板を採用することにより、埋め込み絶縁層４２をエッチングストッパとして作用させることができ、図１６に示すように、埋め込み絶縁層４２をストッパとしてベース基板４１をエッチングした後に、図１７に示すように、埋め込み絶縁層４２のみをエッチング除去することができる。
【００７３】
よって、ＳＯＩ層４３におけるウエル領域３に対して、エッチングマージンを必要以上に取る必要がなくなり、例えば０．２μｍ程度と薄いウエル領域３を有する可変容量に対して、制御良く切り欠き部１１を形成することができる。
【００７４】
したがって、本実施の形態に係る構造の可変容量を適用することにより、深さの浅いウエル領域３を有する可変容量においても、キャリアの移動経路の全体としての抵抗値の削減が図れ、高いＱ値を有する可変容量を提供することができる。
【００７５】
＜実施の形態３＞
本実施の形態３に係る可変容量もＭＯＳ型可変容量であり、可変容量が形成されている基板（ＳＯＩ層）の下面において、絶縁層を介して導電層が形成されていることが特徴である。
【００７６】
図１８に、本実施の形態に係る可変容量の構成を示す断面図を示す。
【００７７】
図１８において、Ｐ型のシリコン基板（以下、ベース基板と称す）５１上には、シリコン酸化膜等の埋め込み絶縁層５２が形成されており、当該埋め込み絶縁層５２上には、可変容量等が形成されるＳＯＩ層５３が形成されている。つまり、ベース基板５１、埋め込み絶縁層５２およびＳＯＩ層５３により、ＳＯＩ基板が構成されている。
【００７８】
ＳＯＩ層５３の表面内には、図示されていない他のデバイスと分離するために素子分離絶縁膜２が形成されている。図１で示されている２つの素子分離絶縁膜２間に規定されるＳＯＩ層５３の領域において、可変容量が形成される。ここで、ＳＯＩ層５３はＰ型のシリコン基板である。
【００７９】
また、上記所定の領域のＳＯＩ層５３の表面内には、Ｎ型のウエル領域３が形成されており、当該ウエル領域３が形成されているＳＯＩ層５３上には、シリコン酸化膜等のゲート絶縁膜４が形成されている。さらに、ゲート絶縁膜４上には、ゲート電極（または、上部電極とも称することができる）５が形成されている。
【００８０】
また、図１８において、平面視でゲート絶縁膜４の両脇に隣接する周辺部で、ウエル領域３内の表面内において、Ｎ＋型のソース・ドレイン層（以下、単に拡散層と称す）６が形成されている。
【００８１】
また、ゲート絶縁膜４の側面部およびゲート電極５の側面部には、サイドウォール絶縁膜７が形成されている。
【００８２】
また、ゲート電極５および拡散層６上には、シリサイド層８が形成されており、ゲート電極５上に形成されたシリサイド層８には、上部電極配線９が配設されており、拡散層６上に形成されたシリサイド層８には、下部電極配線１０が配設されている。
【００８３】
さらに、本実施の形態に係る可変容量においては、埋め込み絶縁層５２の内部には、導電層５４が形成されている。当該導電層５４は、一方の拡散層６の下方に位置する領域からゲート絶縁膜４の下方の領域を介して、他方の拡散層６の下方に位置する領域に渡って延設されている。
【００８４】
本実施の形態では、導電層５４として、不純物がドーピングされている多結晶シリコンを採用する。ここで、当該導電層５４の厚さは、５０ｎｍ〜３００ｎｍ程度であり、ドーピングされている不純物濃度は、１×１０19ｃｍ-3〜１×１０21ｃｍ-3程度である。
【００８５】
また、導電層５４は、厚さ約１０ｎｍ〜１００ｎｍの絶縁層５３を介してＳＯＩ層５３と接続されている。また、一方の素子分離絶縁膜２には、導電層５４に至る開口部５８が形成されており、当該開口部５８から露出している導電層５４には、配線５５が形成されている。なお、導電層５４には、配線５５を介して正の電位ＶＤＤが供給されている。
【００８６】
次に、本実施の形態に係る可変容量の製造方法について、作成途中の様子を示す可変容量の各工程断面図に基づいて説明する。
【００８７】
まず、はじめに、図１９に示すように、後にＳＯＩ層５３となるＰ型のシリコン基板５３ａの下面に、例えばＣＶＤ法等により、シリコン酸化膜等の絶縁層５２ａを形成する。ここで、当該絶縁層５２ａの厚さは、約１０ｎｍ〜１００ｎｍ程度である。
【００８８】
その後、絶縁層５２ａの下面上に、高濃度（１×１０19ｃｍ-3〜１×１０21ｃｍ-3程度の濃度）の不純物を含む多結晶シリコンを堆積し、通常のリソグラフィ工程とエッチング処理とを施すことにより、図１９に示すように、当該多結晶シリコンをパターニングし、厚さ約５０ｎｍ〜３００ｎｍ程度の導電層５４を形成する。
【００８９】
次に、図２０に示すように、絶縁層５２ａおよび導電層５４を覆うように、同じくＣＶＤ法等により、さらに絶縁層５２ｂを形成する。絶縁層５２ａ，５２ｂにより、埋め込み絶縁層５２が構成されている。
【００９０】
次に、図２０で示した埋め込み絶縁層５２の下面を、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｉｎｇ）等の方法により平坦化し、図２１に示すように、当該平坦化処理が施された埋め込み絶縁層５２の面に、Ｐ型のシリコン基板（ベース基板）５１を接着する。
【００９１】
次に、図２２に示すように、Ｐ型のシリコン基板５３ａの上面に対して、切断や研磨等の処理を施すことにより、所望の厚さ（１５０ｎｍ〜５００ｎｍ程度の厚さ）のＳＯＩ層５３を形成する。
【００９２】
次に、ＳＯＩ層５３上に、ＳＯＩ層５３や、後に形成される素子分離絶縁膜２とエッチング選択比を有するシリコン窒化膜等のストッパ膜５６を形成し、図２３に示すように、当該ストッパ膜５６をパターニングする。ここで、当該パターニングは、後に可変容量が形成される領域のみにストッパ膜５６を残存させ、それ以外の領域のストッパ膜５６を除去することにより行われる。
【００９３】
次に、図２４に示すように、ストッパ膜５６をマスクとして、ＳＯＩ層５３を所定の深さまでエッチングする。例えば、ＳＯＩ層５３の厚さが１５０ｎｍ〜５００ｎｍであれば、当該ＳＯＩ層５３を５０ｎｍ〜３００ｎｍ程度エッチングする。
【００９４】
次に、ＳＯＩ層５３およびストッパ膜５６を覆うように、所定の領域に開口部を有するフォトレジスト５７を形成し、当該フォトレジスト５７をマスクとしてエッチング処理を施す。当該エッチング処理を施すことにより、図２５に示すように、所定の領域のＳＯＩ層５３をさらに除去する。なお、当該ＳＯＩ層５３が除去された部分からは、埋め込み絶縁層５２が露出される。
【００９５】
次に、フォトレジスト５７を除去した後、図２６に示すようにＣＶＤ法等により、埋め込み絶縁層５２、ＳＯＩ層５３およびストッパ５６を覆うように、シリコン酸化膜２０を形成する。
【００９６】
次に、ＣＭＰ法等の平坦化処理を施しストッパ膜５６の下面まで除去することにより、シリコン酸化膜２０をポリッシングする。その後、適切なエッチングガスを用いた反応性イオンエッチング法を施すことにより、残存するストッパ膜５６を、素子分離絶縁膜２やＳＯＩ層５３に対して選択的に除去する。これにより、図２７に示すように、前工程でＳＯＩ層５３がエッチング除去された領域に素子分離絶縁膜２が形成される。
【００９７】
次に、素子分離絶縁膜２で挟まれた、可変容量が形成される領域のＳＯＩ層５３に対して、Ｎ型の不純物イオンの注入を行う。当該不純物イオン注入を施した後に熱処理を施すことにより、図２８に示すように、当該不純物イオンが注入されたＳＯＩ層５３の領域の表面内に、Ｎ型のウエル領域３を形成する。
【００９８】
その後の、ゲート絶縁膜４、ゲート電極（上部電極と称することもできる）５、サイドウォール絶縁膜７、拡散層６およびシリサイド層８の形成方法は、実施の形態１で記載した形成方法と同様であるので、ここでの詳細な説明は省略する。
【００９９】
当該工程を経ることにより、図２９に示す構造の可変容量が形成される。
【０１００】
次に、前工程において、ＳＯＩ層５３をさらにエッチングした領域に形成されている素子分離絶縁膜２に対して、所定のマスク（図示せず）を用いたエッチング処理を施すことにより、図３０に示すように開口部５８を形成し、開口部５８の底部から導電層５４を露出させる。
【０１０１】
次に、ゲート電極５上に形成されたシリサイド層８上に、上部電極配線９を配設し、拡散層６上に形成されたシリサイド層８上には、下部電極配線１０を配設する。さらに、開口部５８の底部から露出している導電層５４上には、当該導電層５４に対して電位ＶＤＤを供給するための配線５５を配設する。
【０１０２】
以上の工程により、図１８に示した、本実施の形態に係る可変容量が完成する。
【０１０３】
次に、上記方法により形成された本実施の形態に係る可変容量の動作について、図３１を用いて説明する。
【０１０４】
当該可変容量の動作中において、配線５５を介して導電層５４に正の電位ＶＤＤを供給（印加）する。すると、Ｎ型のウエル領域３の底部付近の領域５９に電子が蓄積され、当該電子蓄積された領域５９はＮ＋型の領域として振舞うことができ、当該領域５９の抵抗値は減少する。
【０１０５】
当該状態において、上部電極配線９を介して高周波電圧を印加すると、Ｎ型のウエル領域３内のキャリアは、低抵抗化した上記領域５９内を移動することになる。なお、ウエル領域３の表面内の構成は、従来の可変容量の場合とほぼ同一なので、Ｃ−Ｖ特性をほとんど変化させることも無い。
【０１０６】
したがって、本実施の形態に係る可変容量は、キャリア経路の抵抗値を減少させることができるため、容量成分をほとんど変化させること無く、高いＱ値を得ることができる。
【０１０７】
＜実施の形態４＞
本実施の形態４に係る可変容量もＭＯＳ型可変容量であり、可変容量が形成されている基板（ＳＯＩ層）の下面において、絶縁層を介して高濃度のＮ＋拡散層が形成されていることが特徴である。
【０１０８】
図３２に、本実施の形態に係る可変容量の構成を示す断面図を示す。
【０１０９】
図３２において、Ｐ型のシリコン基板（以下、ベース基板と称す）５１上には、シリコン酸化膜等の埋め込み絶縁層５２が形成されており、当該埋め込み絶縁層５２上には、可変容量が形成されるＳＯＩ層５３が形成されている。つまり、ベース基板５１、埋め込み絶縁層５２およびＳＯＩ層５３により、ＳＯＩ基板が構成されている。
【０１１０】
ここで、ＳＯＩ層５３はＰ型のシリコン基板であり、当該ＳＯＩ層５３の不純物濃度は標準的な基板の場合と同一（例えば、２×１０15ｃｍ-3〜２×１０16ｃｍ-3程度）であり、当該ＳＯＩ層５３の厚みは１５０ｎｍ〜５００ｎｍ程度である。また、埋め込み絶縁層５２の厚みは１０ｎｍ〜２００ｎｍ程度である。
【０１１１】
なお、ＳＯＩ層５３内および当該ＳＯＩ層５３上に形成される各部分（素子分離絶縁膜２、Ｎ型のウエル領域３、拡散層６、ゲート絶縁膜４、ゲート電極（上部電極）５、サイドウォール絶縁膜７、シリサイド層８、上部電極配線９、下部電極配線１０等）の構成は、実施の形態３と同様なので、ここでの具体的な説明は省略する。
【０１１２】
さて、本実施の形態に係る可変容量においては、上記構成に加えて、ベース基板５１の表面内にウエル領域３よりも不純物濃度の高いＮ＋拡散層６１が形成されている。
【０１１３】
Ｎ＋拡散層６１は、ベース基板５１の表面内において、一方の拡散層６の下方の領域からゲート絶縁膜４の下方の領域を介して、他方の拡散層６の下方の領域に渡って形成されている。
【０１１４】
さらに、Ｎ＋拡散層６１の一方端は、一方の素子分離絶縁膜２の下方の領域まで延在しており、当該一方の素子分離絶縁膜２には、開口部５８が形成されており、当該開口部５８の底部からは、当該延在しているＮ＋拡散層６１が露出している。
【０１１５】
また、当該開口部５８から露出しているＮ＋拡散層６１には、配線５５が形成されており、当該Ｎ＋拡散層６１には、配線５５を介して正の電位ＶＤＤが供給される。
【０１１６】
ここで、Ｎ＋拡散層６１の不純物濃度は、例えば５×１０18ｃｍ-3〜１×１０21ｃｍ-3程度であり、当該Ｎ＋拡散層６１の深さは、０．１μｍ〜１．０μｍ程度である。
【０１１７】
次に、本実施の形態に係る可変容量の製造方法について、作成途中の様子を示す可変容量の各工程断面図に基づいて説明する。
【０１１８】
はじめに、Ｐ型のベース基板５１を用意する。
【０１１９】
次に、当該ベース基板５１の所定の領域に対して、Ａｓ（ヒ素）やＰ（リン）等のＮ型の不純物イオンを注入し、その後、熱拡散処理を施す。これにより、図３３に示すように、ベース基板５１の所定の表面内にＮ＋型の拡散層６１を形成する。
【０１２０】
ここで、当該イオン注入処理は、Ｎ＋拡散層６１内に含有される不純物濃度が、１×１０19ｃｍ-3〜１×１０21ｃｍ-3程度となるように注入量が調整されており、また、形成されるＮ＋拡散層６１の深さが、０．１μｍ〜１．０μｍ程度となるように注入エネルギーが調整されている。
【０１２１】
次に、ＣＶＤ法等を施すことにより、図３４に示すように、Ｎ＋拡散層６１が形成されているベース基板５１の上面を覆うように、シリコン酸化膜等の埋め込み絶縁層５２を形成する。ここで、形成される埋め込み絶縁層５２の厚さは、１０ｎｍ〜２００ｎｍ程度である。
【０１２２】
次に、図３５に示すように、Ｐ型のシリコン基板５３ａを埋め込み絶縁層５２の上面に接着する。その後、Ｐ型のシリコン基板５３ａの上面に対して、切断や研磨等の処理を施すことにより、図３６に示すように、所定の厚さ（１５０ｎｍ〜５００ｎｍ程度）のＳＯＩ層５３を形成する。
【０１２３】
次に、ＳＯＩ層５３に対して、実施の形態３で説明した方法（図２３〜２７で示した方法）と同様な方法を施すことにより、図３７に示すように、ＳＯＩ層５３の所定の表面に素子分離絶縁膜２を形成する。
【０１２４】
次に、ＳＯＩ層５３内および当該ＳＯＩ層５３上に形成される各部分（Ｎ型のウエル領域３、拡散層６、ゲート絶縁膜４、ゲート電極（上部電極）５、サイドウォール絶縁膜７、シリサイド層８等）の製造方法は、実施の形態１と同様なので、ここでの具体的な説明は省略する。
【０１２５】
当該工程を経ることにより、図３８に示す構造の可変容量が形成される。
【０１２６】
図３８から分かるように、Ｎ＋拡散層６１は、ベース基板５１の表面内において、一方の拡散層６の下方の領域からゲート絶縁膜４の下方の領域を介して、他方の拡散層６の下方の領域に渡って形成されている。さらに、Ｎ＋拡散層６１の一方端は、一方の素子分離絶縁膜２の下方の領域まで延在している。
【０１２７】
その後、通常のリソグラフィ工程により、当該一方の素子分離絶縁膜２にＮ＋拡散層６１に至る開口部５８を形成し、当該開口部５８の底部から延在しているＮ＋拡散層６１を露出させる。そして、開口部５８の底部から露出しているＮ＋拡散層６１に配線５５を配設し、シリサイド層８上に、上部電極配線９および下部電極配線１０をそれぞれ配設することにより、図３２で示した構造の可変容量が完成する。
【０１２８】
次に、上記方法により形成された本実施の形態に係る可変容量の動作について、図３９を用いて説明する。
【０１２９】
当該可変容量の動作中において、配線５５を介してＮ＋拡散層６１に正の電位ＶＤＤを供給（印加）する。すると、埋め込み絶縁層５２とウエル領域３との界面におけるエネルギーポテンシャルが低下し、Ｎ型のウエル領域３の底部付近の領域６２に電子が蓄積される。つまり、正の電位が印加されているＮ＋拡散層６１の周辺部に、埋め込み絶縁層５２を介して電子が引き寄せられるのである。
【０１３０】
したがって、当該電子が蓄積された領域６２はＮ＋型の領域として振舞うことができ、当該領域６２の抵抗値は減少する。
【０１３１】
当該状態において、上部電極配線９を介して高周波電圧を印加すると、Ｎ型のウエル領域３内のキャリアは、低抵抗化した上記領域６２内を移動することになる。なお、ウエル領域３の表面内の構成は、従来の可変容量の場合とほぼ同一なので、Ｃ−Ｖ特性をほとんど変化させることも無い。
【０１３２】
したがって、本実施の形態に係る可変容量は、キャリア経路の抵抗値を減少させることができるため、容量成分をほとんど変化させること無く、高いＱ値を得ることができる。
【０１３３】
＜実施の形態５＞
本実施の形態５に係る可変容量もＭＯＳ型可変容量であり、可変容量が形成されている基板として、ＳｉＧｅ（シリコンゲルマニウム）基板と、当該ＳｉＧｅ基板上に形成される、垂直方向よりも水平方向に格子間隔が伸びた歪みシリコン層とからなる積層基板を用いることが特徴である。
【０１３４】
図４０に、本実施の形態に係る可変容量の構成を示す断面図を示す。
【０１３５】
図４０において、Ｐ型のＳｉＧｅ基板６５上に、同じくＰ型のシリコン層６６が堆積されている。ここで、シリコン層６６は、格子間隔が水平方向に伸び、垂直方向に縮んだ状態で、ＳｉＧｅ基板６５上に成長している。
【０１３６】
なお、両部材６５，６６ともに不純物濃度は、２×１０15ｃｍ-3〜２×１０16ｃｍ-3程度である。
【０１３７】
また、シリコン層６６の表面内には、図示されていない他のデバイスと分離するために素子分離絶縁膜２が形成されている。図４０で示されている２つの素子分離絶縁膜２間の所定の領域のシリコン層６６内、および当該所定の領域のシリコン層６６上において、可変容量が形成される。
【０１３８】
また、上記所定の領域のシリコン層６６の表面内から、ＳｉＧｅ基板６５に至って、Ｎ型のウエル領域３が形成されている。ここで、ウエル領域３は、シリコン層６６からＳｉＧｅ基板６５に渡って形成されているが、この必要はなく、シリコン層６６内にのみ形成される構造であってもかまわない。
【０１３９】
その他のゲート絶縁膜４、ゲート電極５、拡散層６、サイドウォール絶縁膜７、シリサイド層８、上部電極配線９および下部電極配線１０等の構成は、実施の形態１に記載のそれらと同様であるので、ここでの詳細な説明は省略する。
【０１４０】
次に、図４０に示した、本実施の形態に係る可変容量の動作について説明する。
【０１４１】
ＳｉＧｅ基板６５上にシリコン層６６を堆積（成長）させると、両部材６５，６６における格子定数の違いにより、シリコン層６６の水平方向の格子間隔が延び、当該シリコン層６６の垂直方向の格子間隔が縮み、歪みシリコン層が形成されていることが知られている。
【０１４２】
シリコン層６６における歪は、当該シリコン層６６の厚さが厚くなると、格子緩和される（つまり、格子間隔の歪が緩和され、本来の格子間隔に戻ってしまう）と考えられている。したがって、シリコン層６６の厚さを厚くしすぎないようにする必要がある。
【０１４３】
シリコン層６６が格子間隔の歪を維持することができる膜厚は、下地となるＳｉＧｅ基板６５に含有されているＧｅの組成比により変化する。例えば、ＳｉＧｅ基板６５のＧｅの組成比が約１５％以上なら、シリコン層６６の厚さは２００ｎｍ程度以下とすることにより、当該シリコン層６６の格子間隔の歪を維持することができる。
【０１４４】
なお、ＳｉＧｅ基板６５の厚さは十分厚く設定されているので、当該ＳｉＧｅ基板６５においては格子間隔の歪は生じていない。
【０１４５】
また、前述のような水平方向の歪みを有する歪みシリコン層内では、水平方向のキャリアの移動度が向上することも知られている。
【０１４６】
例えば、Ｊ．Ｌ．Ｈｏｙｔ  ｅｔ  ａｌ．“Ｓｔｒａｉｎｅｄ  Ｓｉｌｉｃｏｎ  ＭＯＳＦＥＴ  Ｔｅｃｈｎｏｌｏｇｙ”ＩＥＤＭ  ２００２（Ｆｉｇ３）によると、２０％のＧｅを含有するＳｉＧｅ基板上にシリコン基板が形成されることにより、歪みシリコン層内の電子の移動度は、歪みが発生してないシリコン基板に対する移動度の約１．６倍になることが示されている。
【０１４７】
したがって、図４０において、上部電極配線９に高周波交流電圧が印加されると、ゲート絶縁膜４の下方のウエル領域３において電子が発生するが、本実施の形態に係る可変容量では、上記したように図中の矢印方向（水平方向）の移動度が向上するため、より高速に当該電子が拡散層６に到達することができる。
【０１４８】
以上より、シリコン層６６における電子の水平方向の速度が向上することは水平方向の抵抗が下がることと等価であり、本実施の形態に係る可変容量を適用することにより、Ｑ値の向上を図ることができる。
【０１４９】
なお、本実施の形態では、ＳｉＧｅ基板６５上に、格子間隔が歪んでいるシリコン層６６を形成する場合について言及したが、これに限るものでなく、例えば、シリコン基板上にＳｉＧｅ層を形成し、当該ＳｉＧｅ層上に格子間隔が歪んだシリコン層６６を形成する、３層構造の基板を採用してもかまわない。
【０１５０】
ＳｉＧｅ基板６５は高価なものであるため、シリコン層６６／ＳｉＧｅ基板６５の２層構造の基板を可変容量の構成に適用すると、コスト高になってしまう。
【０１５１】
しかし、比較的安価なシリコン基板を用意し、当該シリコン基板からの結晶成長により、格子緩和される膜厚までＳｉＧｅ層を成長させ、当該ＳｉＧｅ層上に格子間隔が歪んだシリコン層６６を堆積させる、３層構造の基板を可変容量の構成に適用することにより、２層構造の基板よりもコストの削減を図ることができる。
【０１５２】
＜実施の形態６＞
本実施の形態６に係る可変容量もＭＯＳ型可変容量であり、可変容量が形成されている基板として、絶縁層上に形成される、水平方向に格子間隔が伸びた歪みシリコン層を用いることが特徴である。
【０１５３】
図４１に、本実施の形態に係る可変容量の構成を示す断面図を示す。
【０１５４】
図４１において、シリコン酸化膜や窒化膜等の絶縁基板７０上に、水平方向に格子間隔が伸びた歪みシリコン層６６を形成する。当該歪みシリコン層６６は、約１５０ｎｍ〜５００ｎｍの膜厚であり、例えば以下の要領により、絶縁基板７０上に形成された歪みシリコン層６６を得ることができる。
【０１５５】
まず、実施の形態５で示した、歪みシリコン層６６／ＳｉＧｅ基板６５の積層基板を用意し、これとは別にシリコン酸化膜等の絶縁基板７０を用意する。次に、歪みシリコン層６６と絶縁基板７０とが重なるように、上記積層基板と絶縁基板７０とを貼り合わせる。その後、ＳｉＧｅ基板６５の部分を除去することにより、絶縁基板７０上に形成された歪みシリコン層６６を得ることができる。
【０１５６】
なお、上記積層基板からＳｉＧｅ基板６５を除去しても、歪みシリコン層６６の格子緩和は起こらない。
【０１５７】
さて、図４１の構成に話を戻して、歪みシリコン層６６の表面内には、図示されていない他のデバイスと分離するために素子分離絶縁膜２が形成されている。図４１で示されている２つの素子分離絶縁膜２間の所定の領域の歪みシリコン層６６内、および当該所定の領域のシリコン層６６上において、可変容量が形成される。
【０１５８】
また、上記所定の領域のシリコン層６６の表面内から絶縁基板７０に至って、Ｎ型のウエル領域３が形成されている。つまり、ウエル領域３の底部は、絶縁基板７０の上面と接している。
【０１５９】
その他のゲート絶縁膜４、ゲート電極５、拡散層６、サイドウォール絶縁膜７、シリサイド層８、上部電極配線９および下部電極配線１０等の構成は、実施の形態１に記載のそれらと同様であるので、ここでの詳細な説明は省略する。
【０１６０】
以上が図４１で示した本実施の形態に係る可変容量の構成である。
【０１６１】
実施の形態５に係る可変容量では、Ｎ型のウエル領域３とＰ型のＳｉＧｅ基板６５とにより、ＰＮ接合が形成されていたので、当該可変容量の動作の際、キャリアの移動に伴いＰＮ接合面には空乏層が存することになる。よって、当該空乏層は寄生容量として寄与することになり、エネルギーの損失の原因となり、Ｑ値を多少減少させる恐れがある。
【０１６２】
しかし、本実施の形態に係る可変容量では、Ｎ型のウエル領域３は絶縁基板７０と接している。したがって、絶縁基板７０の厚みを、上記ＰＮ接合面で生じる空乏層の幅に比べて十分に厚くすることは可能であり、当該絶縁基板７０の厚膜化に逆比例して寄生容量値を十分に小さくすることができる。
【０１６３】
結果として、可変容量が有するＱ値（容量として蓄えられるエネルギー／寄生抵抗、寄生容量、寄生インダクタンス等で消費される損失）をより向上させることができる。
【０１６４】
なお、本実施の形態においても、水平方向に格子間隔が伸びた歪みシリコン層６６を採用しているので、当該水平方向の電子の抵抗値を下げることができ、これによるＱ値の向上の効果も得ることができることは言うまでもない。
【０１６５】
なお、本実施の形態では、絶縁基板７０上に、格子間隔が歪んでいるシリコン層６６を形成する場合について言及したが、これに限るものでなく、例えば、シリコン基板上に、膜厚１００ｎｍ〜５００ｎｍ程度の絶縁層を形成し、当該絶縁層上に格子間隔が歪んだシリコン層６６を形成（接着）する、３層構造の基板を採用してもかまわない。
【０１６６】
このような基板を採用することにより、シリコン酸化膜基板のコストが高い場合には、比較的安価なシリコン基板を用意し、当該シリコン基板を例えば酸化させることにより、酸化層（絶縁層と把握できる）を形成し、当該酸化層上に格子間隔が歪んだシリコン層６６を形成（接着）する、３層構造の基板を可変容量の構成に適用することにより、コストの削減を図ることができる。
【０１６７】
＜実施の形態７＞
図４２に従来の構造の可変容量の断面図を示すが、当該図４２から分かるように、ゲート電極５（ゲート絶縁膜４も含む）の幅を狭くすれば、図８を用いて説明したように、当該ゲート電極５（サイドウォール絶縁膜７も含む）をマスクとして形成される、二つの拡散層６は互いにより接近して形成される。
【０１６８】
したがって、ゲート絶縁膜４直下のウエル領域３内で発生したキャリアは、より早く各拡散層６に到達することができる。つまり、その分キャリアの移動経路における抵抗値が減少し、Ｑ値の向上を図ることができる。
【０１６９】
しかし、可変容量の容量値は、ゲート電極５（ゲート絶縁膜４も含む）の幅が減少するに連れて、減少してしまう。よって、ゲート電極５の幅を狭くすることによりＱ値を向上させる場合には、多数のゲート電極５（ゲート絶縁膜４も含む）を形成する必要がある。
【０１７０】
そこで、本実施の形態７に係るＭＯＳ型の可変容量として、基板の表面内に所定の導電体のウエル領域を有しており、当該ウエル領域上にゲート絶縁膜と当該ゲート絶縁膜上に形成されるゲート電極とから成る、櫛形状の電極部（上部電極部と称することもできる）が形成されているものを採用する。
【０１７１】
図４３に、本実施の形態に係る可変容量の構成を示す平面図を示す。また、図４４は、図４３に示す可変容量のＡ−Ａ断面を示す断面図である。
【０１７２】
図４４において、シリコン基板（以下、単に基板と称す）１の表面内には、図示されていない他のデバイスと分離するために素子分離絶縁膜２が形成されている（図４３に示すように、平面視において素子分離絶縁膜２は、環状に形成されている）。図４３、４４で示されている素子分離絶縁膜２で囲まれている、所定の領域の基板１内、および当該所定の領域の基板１上において、可変容量が形成される。ここで、シリコン基板１はＰ型の半導体基板である。また、上記所定の領域の基板１の表面内には、Ｎ型のウエル領域３が形成されている。
【０１７３】
さらに、本実施の形態に係る可変容量では、図４３に示すように、ウエル領域３（図４３では図示されていない）上には、ゲート絶縁膜４と当該ゲート絶縁膜４上に形成されるゲート電極５とから成る、櫛形状の電極部８０が形成されている。
【０１７４】
ここで、可変容量の容量値は、当該櫛形状の電極部８０の櫛の歯部とウエル領域３との重複領域の面積により決定される。したがって、櫛の歯部の数が多いのほど容量値を増加させることができる。
【０１７５】
また、各々の櫛の歯部において、当該櫛の歯部の幅は狭いほどＱ値が向上するので、リソグラフィ技術で作成され得る最小幅のものであるほど望ましい。さらに、櫛の歯部の長さが長すぎると、当該櫛の歯部における寄生抵抗が増加し、可変容量のＱ値を劣化させる可能性があるので、当該櫛の歯部の長さに注意して電極部８０を形成する必要がある。
【０１７６】
さて、櫛形状の電極部８０の側面部には、サイドウォール絶縁膜７が形成されており、当該櫛形状の電極部８０の形成されている領域以外のウエル領域３の表面内には、当該ウエル領域３よりも不純物濃度の高いＮ＋型の拡散層６が形成されている。
【０１７７】
つまり、櫛形状の電極部８０の櫛の歯部間の領域、および櫛の歯部と素子分離絶縁膜２との間の領域のウエル領域３の表面内に、高濃度の拡散層６が形成されている。
【０１７８】
さらに、図４４に示すように、ゲート電極５上および拡散層６上には、シリサイド層８が形成されおり、拡散層６上に形成されたシリサイド層８には、下部電極配線１０が配設されている。
【０１７９】
なお、図４３では、ゲート電極５上に形成されているシリサイド層８、および拡散層６上に形成されているシリサイド層８は、図示を省略している。また、符号８１は、電極部８０と素子分離絶縁膜２との間の領域に形成された、下部電極配線１０とのコンタクト部を示しており、符号８２は、櫛の歯部を連結している部分（櫛形状の電極部の柄に該当する部分）に形成された、図示されていない上部電極配線とのコンタクト部を示している。
【０１８０】
このように、本実施の形態に係る可変容量は、上部電極となる電極部８０が櫛形状に形成されているので、櫛の歯部間に存する各拡散層６と、その他の領域における拡散層６とを一続きで形成することができる。よって、素子占有面積を抑えつつ、複数の幅の狭い上部電極を形成することができ、可変容量のＱ値の向上を図ることができる。
【０１８１】
つまり、従来では、幅の狭い上部電極を複数形成するために、図４５に示すように平面視において、環状の素子分離絶縁膜２に囲まれた領域に形成されたウエル領域（図示せず）に重複して形成された、内部に複数の切欠き部５Ｂを有する（図４５では、３つの切欠き部５Ｂを有している。）矩形のゲート電極５が形成されていた。
【０１８２】
ウエル領域と重複するゲート電極５の部分（図４５ではクロスハッチの部分）５Ａで上部電極が形成され、ゲート電極５の切欠き部５Ｂおよびゲート電極５が形成されていないウエル領域の部分には、拡散層６が形成されていた。
【０１８３】
したがって、幅の狭い複数の上部電極部（図４５の重複部分５Ａ）を形成するために、従来では上記のように、拡散層６が点在した状態で形成されるため、各拡散層６において下部電極配線とのコンタクト部６Ａを形成する必要があった。よって、当該コンタクト部６Ａ等の製造マージンを考慮することが必要であり、結果として、可変容量の素子占有面積は増加していた。
【０１８４】
しかし、本実施の形態に係る可変容量では、上記したように、櫛の歯部間に存する拡散層６と他の領域（電極部８０と素子分離絶縁膜２との間の領域）の拡散層６が一続きで形成することができるので、櫛の歯部間に存する各拡散層６毎にコンタクト部を形成する必要がなくなり、全体として素子占有面積を抑えることができる。
【０１８５】
さらに、図４４等に示すように、一続きとなった拡散層６上に、シリサイド層８を自己整合的に形成することにより、櫛の歯部間に存する領域と、櫛形状の電極部８０と素子分離絶縁膜２との間の領域に形成されるコンタクト部８１との間で発生する寄生抵抗を減少させることができる。したがって、当該寄生抵抗から生ずる可変容量のＱ値の劣化を抑制することができる。
【０１８６】
＜実施の形態８＞
実施の形態７に係る可変容量を適用した場合には、櫛形状の電極部８０を作成する際に、素子分離絶縁膜２を形成するためのマスクパターンと異なる別個のマスクを用いて形成する必要があるので、素子分離絶縁膜２と櫛形状の電極部８０との間に位置合わせずれが発生する恐れがある。
【０１８７】
当該位置合わせのずれが、櫛形状の電極８０が有する櫛の歯部の形成方向に対して発生した場合には、当該ずれにより可変容量の容量値が変化してしまい、容量値のばらつきが発生するという問題が起こる。
【０１８８】
具体的に、図４６に示される素子分離絶縁膜２との位置関係で櫛形状の電極部８０が形成された場合と、図４７に示されるように、図４６と比較して素子分離絶縁膜２に対する櫛形状の電極部８０の位置が図面の下方向にずれて形成された場合とでは、ウエル領域と重複する電極部８０の容量領域８０ａが異なる。
【０１８９】
つまり、容量値として寄与する容量領域８０ａの面積が、図４６と図４７との場合では異なるのである（今の場合では、図４６の場合の方が、図４７の場合よりも容量値が小さくなってしまう。）。
【０１９０】
このように、素子分離絶縁膜２に対して電極部８０が図面の上方向にずれると、可変容量の容量値は減少し、下方向にずれると可変容量の容量値は増加する。上記のような当該素子分離絶縁膜２と電極部８０との位置ずれは、製造上不可避のものであり、結果として可変容量の容量値のばらつきを招く。
【０１９１】
そこで、上記問題を解決するために、本実施の形態８に係る可変容量は、櫛形状の電極部を一対とし、一方の電極部の櫛の歯部の先端部と、他方の電極部の櫛の歯部の先端部とが互いに対向するように、当該一対の櫛形状の電極部を配置する。
【０１９２】
図４８に、本実施の形態に係る可変容量の構成を示す平面図を示す。なお、図４８のＸ−Ｘ断面の断面図は、図４４と同じであり、図４８のＹ−Ｙ断面の断面図は、図４９に示す。
【０１９３】
図４４，４８，４９に示すように、一対の櫛形状の電極部８０１，８０２は、ウエル領域３上に形成されている。また、一方の電極部８０１の櫛の歯部の先端部と、他方の電極部８０２の櫛の歯部の先端部とが、所定の間隔を挟んで、互いに対向するように、一対の電極部８０１，８０２は形成されている。
【０１９４】
なお、一の電極部８０１（又は８０２）の構成および他の部材（素子分離絶縁膜２や拡散層６等）は、実施の形態７で説明した構成と同様なので、ここでの説明は省略する。
【０１９５】
本実施の形態に係る可変容量は、上記のように、一対の櫛形状の電極部８０１，８０２が、櫛の歯部の先端が相互に対向する向きに形成されているので、素子分離絶縁膜２に対する、櫛の歯部の形成方向の電極部８０１，８０２の位置合わせのずれが発生したとしても、当該ずれにより可変容量の容量値が変化することを抑制することができる。
【０１９６】
つまり、電極部８０１と電極部８０２とは、同一マスクを用いて同時に形成されるので、同一方向にずれが生じる。したがって、素子分離絶縁膜２に対して、図５０に示すような配置位置で電極部８０１，８０２が形成された場合と、図５０に比べて、図５１に示すように電極部８０１，８０２が素子分離絶縁膜２に対して、下方向にずれた場合とは、容量値として寄与する容量領域８０ａの面積が同じとなる。
【０１９７】
よって、本実施の形態に係る可変容量を採用することにより、たとえ素子分離絶縁膜２対して電極部８０１，８０２がずれて形成されたとしても、常に、容量値を一定に保つことができ、高いＱ値を保持しつつ、位置合わせずれから生ずる容量値のばらつきを防止することができる。
【０１９８】
なお、上記各実施の形態の組み合わせて可変容量を形成しても良いことは、言うまでもない。
【図面の簡単な説明】
【０１９９】
【図１】実施の形態１に係る可変容量の構成を示す断面図である。
【図２】実施の形態１に係る可変容量の製造方法を説明するための工程断面図である。
【図３】実施の形態１に係る可変容量の製造方法を説明するための工程断面図である。
【図４】実施の形態１に係る可変容量の製造方法を説明するための工程断面図である。
【図５】実施の形態１に係る可変容量の製造方法を説明するための工程断面図である。
【図６】実施の形態１に係る可変容量の製造方法を説明するための工程断面図である。
【図７】実施の形態１に係る可変容量の製造方法を説明するための工程断面図である。
【図８】実施の形態１に係る可変容量の製造方法を説明するための工程断面図である。
【図９】実施の形態１に係る可変容量の製造方法を説明するための工程断面図である。
【図１０】実施の形態１に係る可変容量の製造方法を説明するための工程断面図である。
【図１１】実施の形態１に係る可変容量の製造方法を説明するための工程断面図である。
【図１２】実施の形態１に係る可変容量の製造方法を説明するための工程断面図である。
【図１３】実施の形態１に係る可変容量の製造方法を説明するための工程断面図である。
【図１４】実施の形態１に係る可変容量の動作の様子を示す断面図である。
【図１５】実施の形態２に係る可変容量の構成を示す断面図である。
【図１６】実施の形態２に係る可変容量の効果を説明するための断面図である。
【図１７】実施の形態２に係る可変容量の効果を説明するための断面図である。
【図１８】実施の形態３に係る可変容量の構成を示す断面図である。
【図１９】実施の形態３に係る可変容量の製造方法を説明するための工程断面図である。
【図２０】実施の形態３に係る可変容量の製造方法を説明するための工程断面図である。
【図２１】実施の形態３に係る可変容量の製造方法を説明するための工程断面図である。
【図２２】実施の形態３に係る可変容量の製造方法を説明するための工程断面図である。
【図２３】実施の形態３に係る可変容量の製造方法を説明するための工程断面図である。
【図２４】実施の形態３に係る可変容量の製造方法を説明するための工程断面図である。
【図２５】実施の形態３に係る可変容量の製造方法を説明するための工程断面図である。
【図２６】実施の形態３に係る可変容量の製造方法を説明するための工程断面図である。
【図２７】実施の形態３に係る可変容量の製造方法を説明するための工程断面図である。
【図２８】実施の形態３に係る可変容量の製造方法を説明するための工程断面図である。
【図２９】実施の形態３に係る可変容量の製造方法を説明するための工程断面図である。
【図３０】実施の形態３に係る可変容量の製造方法を説明するための工程断面図である。
【図３１】実施の形態３に係る可変容量の効果を説明するための断面図である。
【図３２】実施の形態４に係る可変容量の構成を示す断面図である。
【図３３】実施の形態４に係る可変容量の製造方法を説明するための工程断面図である。
【図３４】実施の形態４に係る可変容量の製造方法を説明するための工程断面図である。
【図３５】実施の形態４に係る可変容量の製造方法を説明するための工程断面図である。
【図３６】実施の形態４に係る可変容量の製造方法を説明するための工程断面図である。
【図３７】実施の形態４に係る可変容量の製造方法を説明するための工程断面図である。
【図３８】実施の形態４に係る可変容量の製造方法を説明するための工程断面図である。
【図３９】実施の形態４に係る可変容量の効果を説明するための断面図である。
【図４０】実施の形態５に係る可変容量の構成を示す断面図である。
【図４１】実施の形態６に係る可変容量の構成を示す断面図である。
【図４２】従来の可変容量の構成を示す断面図である。
【図４３】実施の形態７に係る可変容量の構成を示す平面図である。
【図４４】実施の形態７に係る可変容量の構成を示す断面図である。
【図４５】幅の狭い上部電極が複数形成された、従来技術の可変容量の構成を示す平面図である。
【図４６】実施の形態７に係る可変容量の問題点を説明するための平面図である。
【図４７】実施の形態７に係る可変容量の問題点を説明するための平面図である。
【図４８】実施の形態８に係る可変容量の構成を示す平面図である。
【図４９】実施の形態８に係る可変容量の構成を示す断面図である。
【図５０】実施の形態８に係る可変容量の効果を説明するための平面図である。
【図５１】実施の形態８に係る可変容量の効果を説明するための平面図である。
【符号の説明】
【０２００】
１  （シリコン）基板、２  素子分離絶縁膜、３  ウエル領域、４  ゲート絶縁膜、５  ゲート電極、６  拡散層、７  サイドウォール絶縁膜、８  シリサイド層、９  上部電極配線、１０  下部電極配線、１１  切り欠き部、１２  導電体、４１，５１  ベース基板、４２，５２  埋め込み絶縁層、４３，５３  ＳＯＩ層、５４  導電層、５５  配線、５８  開口部、６１  Ｎ＋拡散層、６５  ＳｉＧｅ基板、６６  シリコン層、７０  絶縁基板、８０，８０１，８０２  櫛形状の電極部、８０ａ  容量領域、８１，８２  コンタクト部
【図１】
2005072125.tif 000003
【図２】
2005072125.tif 000004
【図３】
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【図４】
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【図５】
2005072125.tif 000007
【図６】
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【図７】
2005072125.tif 000009
【図８】
2005072125.tif 000010
【図９】
2005072125.tif 000011
【図１０】
2005072125.tif 000012
【図１１】
2005072125.tif 000013
【図１２】
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【図１３】
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【図１４】
2005072125.tif 000016
【図１５】
2005072125.tif 000017
【図１６】
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【図１７】
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【図１８】
2005072125.tif 000020
【図１９】
2005072125.tif 000021
【図２０】
2005072125.tif 000022
【図２１】
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【図２２】
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【図２３】
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【図２４】
2005072125.tif 000026
【図２５】
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【図２６】
2005072125.tif 000028
【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
2005072125.tif 000040
【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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