(57)【要約】【課題】高速応答可能な電源装置を供給する。【解決手段】本発明の電源装置は主スイッチTr1とリアクトル１３が直列接続され、その接続点と接地端子との間に接転流スイッチTr2が接続されている。接続点には三角波発生回路が接続されている。主スイッチTr1と転流スイッチTr2とは交互に導通され、三角波発生回路は接続点の電圧変化によって三角波を発生させる。出力電圧の大きさに応じ、大小の第１、第２の参照電圧が生成され、三角波と第１、第２の参照電圧は、電圧の大きさに応じた周波数のパルス状の三角波信号と第１、第２の参照信号に変換されてそれらのパルス状の長さが比較される。三角波信号の長さが第１、第２の参照信号の長さ間の範囲から逸脱するときに主スイッチTr1と転流スイッチTr2の動作状態が逆転され、出力電圧に負帰還がかかる。【選択図】  図５
2005094884.tif 000002
【特許請求の範囲】
【請求項１】
直流入力端子間に接続された入力コンデンサと、
一方の端子が、前記直流入力端子の一方の端子に接続された主スイッチと、
一方の端子が前記主スイッチの他方の端子に接続され、他方の端子が前記直流入力端子の他方の端子に接続された転流スイッチと、
前記主スイッチの他方の端子と、直流出力端子の一方の端子との間に接続されたリアクトルと、
前記直流出力端子間に接続された出力コンデンサと、
前記転流スイッチの端子間に接続された抵抗と積分コンデンサからなる三角波生成用ＣＲ回路と、
を有するＤＣ／ＤＣコンバータ、および、前記主スイッチと前記転流スイッチとをオン・オフ制御する制御装置、からなるスイッチング電源であって、
前記制御装置は、前記直流出力端子の前記一方の端子の電圧と、所定の基準電圧を入力するアナログ演算増幅器、
前記アナログ演算増幅器の出力を分圧して上限基準電圧および下限基準電圧を生成する抵抗回路、
前記抵抗回路が生成した前記上限基準電圧および前記三角波生成用ＣＲ回路の抵抗とコンデンサとの接続点の電圧をそれぞれ入力する第１，第２の電圧制御発振器と、
前記抵抗回路が生成した前記下限基準電圧および前記三角波生成用ＣＲ回路の抵抗とコンデンサとの接続点の電圧を三角波としてそれぞれ入力する第３，第４の電圧制御発振器と、
第１，第２の電圧制御発振器の出力パルス幅の大きさを比較する第１のパルス幅大小判定回路と、
第３，第４の電圧制御発振器の出力パルス幅の大きさを比較する第２のパルス幅大小判定回路と、
前記第１，第２のパルス幅大小判定回路の判定結果から、前記主スイッチおよび転流スイッチのオン・オフ制御信号を生成する制御信号生成回路と、
からなることを特徴とするスイッチング電源。
【請求項２】
直流入力端子間に接続された入力コンデンサと、
一方の端子が、前記直流入力端子の一方の端子に接続された主スイッチと、
一方の端子が前記主スイッチの他方の端子に接続され、他方の端子が前記直流入力端子の他方の端子に接続された転流スイッチと、
前記主スイッチの他方の端子と、直流出力端子の一方の端子との間に接続されたリアクトルと、
前記直流出力端子間に接続された出力コンデンサと、前記転流スイッチの端子間に接続された抵抗と積分コンデンサからなる三角波生成用ＣＲ回路と、
を有するＤＣ／ＤＣコンバータ、および、前記主スイッチと前記転流スイッチとをオン・オフ制御する制御装置、からなるスイッチング電源であって、
前記制御装置は、前記直流出力端子の前記一方の端子の電圧と、所定の基準電圧を入力するアナログ演算増幅器、
前記アナログ演算増幅器の出力を分圧して上限基準電圧および下限基準電圧を生成する抵抗回路、
前記抵抗回路が生成した前記上限基準電圧および前記三角波生成用ＣＲ回路の抵抗とコンデンサとの接続点の電圧をそれぞれ入力する第１，第２の電圧制御発振器と、
前記抵抗回路が生成した前記下限基準電圧および前記三角波生成用ＣＲ回路の抵抗とコンデンサとの接続点の電圧を三角波としてそれぞれ入力する第３，第４の電圧制御発振器と、
第１，第２の電圧制御発振器の出力パルス数を比較する第１のパルス数比較回路と、
第３，第４の電圧制御発振器の出力パルス数を比較する第２のパルス数比較回路と、
前記第１，第２のパルス数比較回路の比較結果から、前記主スイッチおよび転流スイッチのオン・オフ制御信号を生成する制御信号生成回路と、
からなることを特徴とするスイッチング電源。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣ／ＤＣコンバータの転流スイッチの端子間に接続された抵抗と積分コンデンサからなる三角波生成用ＣＲ回路からの三角波と、ＤＣ／ＤＣコンバータの出力電圧とを、アナログ演算増幅器とディジタルコンパレータを用いた高速ディジタル回路とにより高速処理するスイッチング電源回路に関する。
【０００２】
従来の進相制御方式のスイッチング電源回路の構成を図１に示す。
図１では、転流スイッチ（ローサイドスイッチＴｒ２）の端子間に、抵抗１６と積分コンデンサ１７とからなる三角波生成用ＣＲ回路が接続されており、この三角波生成用ＣＲ回路からの三角波ＳＡＷをアナログ制御回路８に入力することにより高速応答を実現している。
【０００３】
すなわち、ＳＡＷ波形を誤差増幅器出力電圧（Ａｍｐ＿ｏｕｔ）と誤差増幅器８１の出力電圧Ａｍｐ＿ｏｕｔの１／２（Ａｍｐ＿ｏｕｔ／２）とではさむ形でＰＷＭ制御していた。そのため、コンパレータが２組（図１では符号８５，８６）必要である。コンパレータ８５，８６の回路例を図２に示す。
【０００４】
また図１の回路の動作波形を図３に示す。図３の動作波形は上から、
(１) ＳＡＷ波形と誤差増幅器出力電圧（Ａｍｐ＿ｏｕｔ）と誤差増幅器出力電圧の１／２（Ａｍｐ＿ｏｕｔ／２）
(２) コンパレータ８５の出力波形
(３) コンパレータ８６の出力波形
(４) 主スイッチＴｒ１のゲート電圧波形
(５) インダクタ１３の電流波形
である。
【０００５】
図３でＳＡＷ波形はローサイドスイッチＴｒ２に並列に接続した三角波生成用ＣＲ回路の積分コンデンサ１７の電圧波形であり、三角波に類似した波形である。
【０００６】
Ｖｇｓ＿Ｔｒ１は主スイッチＴｒ１のゲート・ソース間電圧波形を示す。ｉＬはインダクタ電流を示す。
【特許文献１】特開平８−１９１５６７
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、図１のスイッチング電源のコンパレータ８５，８６では、図２に示したような回路構成のアナログコンパレータを用いているので、ノイズや特性バラツキによる影響を受けやすいと言う欠点がある。
【０００８】
一方、図４のように、図１の２つのコンパレータ８５，８６をＡ／Ｄ変換器９３，９４及びディジタル制御回路９５で置き換える方式も考えられる。図４の２つのＡ／Ｄ変換器９３，９４のうち、上側のＡ／Ｄ変換器９３がＳＡＷ波形をＡ／Ｄ変換し、下側のＡ／Ｄ変換器９４が誤差増幅器９１の出力Ａｍｐ＿ｏｕｔをＡ／Ｄ変換する。
【０００９】
図４で演算回路９５はディジタル回路から成り、２つのＡ／Ｄ変換器９３，９４のディジタル信号を受けて、ＰＷＭ信号を進相制御方式で作成している。図４のＣＬＫはディジタル回路のクロック周波数でスイッチング周波数と異なる。
【００１０】
しかし、図４の回路構成の場合、Ａ／Ｄ変換器９３，９４が高価で大規模な回路になると言う問題点がある。またＡ／Ｄ変換に時間がかり、さらにディジタル演算処理に時間がかかるため高速応答のスイッチング電源回路を実現できない。
【００１１】
本発明の目的は、転流スイッチの端子間に接続された三角波生成用ＣＲ回路からの三角波と、出力電圧と基準値の差をアナログ演算増幅器で増幅した値とを、ＶＣＯを用いたディジタルコンパレータで比較することにより、制御装置の構造が簡単、小形で、かつ製造費が安価で、しかも高速に応答が可能でかつノイズや特性バラツキによる影響を受けにくいスイッチング電源を提供することにある。
【課題を解決するための手段】
【００１２】
本発明のスイッチング電源は、直流入力端子間に接続された入力コンデンサと、一方の端子が、前記直流入力端子の一方の端子に接続された主スイッチと、一方の端子が前記主スイッチの他方の端子に接続され、他方の端子が前記直流入力端子の他方の端子に接続された転流スイッチと、前記主スイッチの他方の端子と、直流出力端子の一方の端子との間に接続されたリアクトルと、前記直流出力端子間に接続された出力コンデンサと、前記転流スイッチの端子間に接続された抵抗と積分コンデンサからなる三角波生成用ＣＲ回路とを有するＤＣ／ＤＣコンバータ、および、前記主スイッチと前記転流スイッチとをオン・オフ制御する制御装置からなるスイッチング電源に適用される。
【００１３】
本発明のスイッチング電源の第１の態様は、前記制御装置が、前記直流出力端子の前記一方の端子の電圧と、所定の基準電圧を入力するアナログ演算増幅器と、前記アナログ演算増幅器の出力を分圧して上限基準電圧および下限基準電圧を生成する抵抗回路と、前記抵抗回路が生成した前記上限基準電圧および前記三角波生成用ＣＲ回路の抵抗とコンデンサとの接続点の電圧をそれぞれ入力する第１，第２の電圧制御発振器と、前記抵抗回路が生成した前記下限基準電圧および前記三角波生成用ＣＲ回路の抵抗とコンデンサとの接続点の電圧を三角波としてそれぞれ入力する第３，第４の電圧制御発振器と、第１，第２の電圧制御発振器の出力パルス幅の大きさを比較する第１のパルス幅大小判定回路と、第３，第４の電圧制御発振器の出力パルス幅の大きさを比較する第２のパルス幅大小判定回路と、前記第１，第２のパルス幅大小判定回路の判定結果から、前記主スイッチおよび転流スイッチのオン・オフ制御信号を生成する制御信号生成回路と、からなることを特徴とする。
【００１４】
また、本発明のスイッチング電源の第２の態様は、前記制御装置が、前記直流出力端子の前記一方の端子の電圧と、所定の基準電圧を入力するアナログ演算増幅器と、前記アナログ演算増幅器の出力を分圧して上限基準電圧および下限基準電圧を生成する抵抗回路と、前記抵抗回路が生成した前記上限基準電圧および前記三角波生成用ＣＲ回路の抵抗とコンデンサとの接続点の電圧をそれぞれ入力する第１，第２の電圧制御発振器と、前記抵抗回路が生成した前記下限基準電圧および前記三角波生成用ＣＲ回路の抵抗とコンデンサとの接続点の電圧を三角波としてそれぞれ入力する第３，第４の電圧制御発振器と、第１，第２の電圧制御発振器の出力パルス数を比較する第１のパルス数比較回路と、第３，第４の電圧制御発振器の出力パルス数を比較する第２のパルス数比較回路と、前記第１，第２のパルス数比較回路の比較結果から、前記主スイッチおよび転流スイッチのオン・オフ制御信号を生成する制御信号生成回路と、からなることをも特徴とする。
【発明の効果】
【００１５】
本願発明のスイッチング電源回路を用いれば、従来のＡ／Ｄ変換器を用いた方式に比べ、高速で、安価で、小型の回路が実現できる。また、本願発明のスイッチング電源回路は、従来のアナログコンパレータを用いたスイッチング電源回路に比べ、ノイズに強く経年変化が小さく、柔軟性に富むと言う利点がある。
【発明を実施するための最良の形態】
【００１６】
本発明は、例えば図５に示されるように、主スイッチTr1とリアクトル１３が直列接続された回路を有しており、その直列接続回路の主スイッチTr1側が入力端子に接続され、リアクトル１３側が出力端子に接続されている。
【００１７】
主スイッチTr1とリアクトル１３とが接続された接続点と、接地端子の間には転流スイッチTr2が挿入されており、転流スイッチTr2がオフの状態で主スイッチTr1がオンすると、主スイッチTr1とリアクトル１３の直列接続回路に電流が流れ、出力端子に接続された負荷１５に電流が供給されるようになっている。
【００１８】
その状態から、主スイッチTr1がオフし、転流スイッチTr2が導通すると、リアクトル１３に生じた起電力によって、負荷１５に電流が供給されるようになっている。
【００１９】
出力端子から負荷１５に出力される出力電圧は検出されている。その検出された出力電圧と、基準電圧は誤差増幅器８１に入力され、出力電圧と基準電圧との差の電圧が反転して増幅出力される。従って、出力電圧が基準電圧よりも大きい場合よりも、出力電圧が基準電圧よりも小さい場合の方が大きな電圧が出力される。
【００２０】
ここで、誤差増幅器８１から出力される電圧を誤差電圧(Amp_out)とすると、誤差電圧から、誤差電圧の大きさに比例した大小二種類の第１、第２の参照電圧が生成される。例えばその誤差電圧は抵抗器８３、８４によって抵抗分圧されることで生成される。
【００２１】
本発明には、入力電圧の大きさに比例した周波数のパルス状の信号を生成するＶＣＯ(電圧制御発振器)が設けられており、第１、第２の参照電圧は、ＶＣＯ(電圧制御発振器)２６、２７にそれぞれ入力され、第１、第２の参照信号にそれぞれ変換される。ここでは、第１の参照電圧が第２の参照電圧よりも大きいものとする。
【００２２】
また、本発明には、転流スイッチTr2のオン／オフに同期して放電と充電を繰り返す三角波発生回路が設けられている。この三角波生成回路は、転流スイッチTr2の両端間に接続した抵抗１６とコンデンサ１７とで構成することができる。この場合、コンデンサ１７が転流スイッチTr2の接地端子側に接続されている。
【００２３】
主スイッチTr1と転流スイッチTr2は、後述するようには交互に導通するように構成されており、主スイッチTr1がオン、転流スイッチTr2がオフの状態では、主スイッチTr1と抵抗を流れた電流によってコンデンサ１７は充電され、主スイッチTr1がオフ、転流スイッチTr2がオンの状態ではコンデンサ１７は放電し、放電による電流が抵抗１６と転流スイッチTr2を通って流れる。
【００２４】
その結果、抵抗１６とコンデンサ１７の接続点には三角波が現れる。
その三角波は、ＶＣＯ２５、２８に入力され、パルス状の三角波信号が生成される。
【００２５】
各ＶＣＯ２５〜２８は同じクロックに同期して動作するため、第１、第２の参照信号と三角波信号は同時に立ち上がり、電圧が大きい順に立上り前の状態に戻る。即ち、パルスに変換する前の電圧の大きさは、パルスが速く終了するもの程大きい。
【００２６】
第１、第２の参照信号や三角波信号は、それらの長さの大小を比較し、主スイッチTr1と転流スイッチTr2を動作させる制御回路群に入力されている。制御回路群１９〜２３は、大小判定回路１９、２０や、フリップフロップ２１〜２３によって構成されている。
【００２７】
制御回路群は、三角波が、第１の参照電圧と第２の参照電圧の間の範囲を超えて大きくなるか、又は小さくなるときに主スイッチTr1転流スイッチTr2の状態を変化させる。
【００２８】
ここで、クロックの周期は、三角波の周期よりも非常に小さいため、三角波の一周期中に複数回ＶＣＯが動作し、制御回路群に第１、第２の参照信号や三角波信号を出力する。制御回路群もクロックに同期して動作し、ＶＣＯから第１、第２の参照信号や三角波信号が入力される毎に長さの比較を行う。
【００２９】
三角波信号のパルス終了時刻が、第１の参照信号のパルス終了時刻と第２の参照信号のパルス終了時刻の間にあった場合は、主スイッチTr1や転流スイッチTr2の動作状態は維持される。しかし例えば、主スイッチTr1がオフ、転流スイッチTr2がオンしており、三角波の電圧(の絶対値)が高電圧から低電圧に向かって変化していると仮定する。比較結果など、三角波信号のパルスが第２の参照電圧のパルスよりも遅く終了するようになったことを示すようになると、制御回路群は、主スイッチTr1をオフからオンに転じさせ、転流スイッチTr2をオンからオフに転じさせる。
【００３０】
その結果、三角波の電圧(の絶対値)は低電圧から高電圧に向かい、三角波信号のパルス終了時刻は、第１の参照信号のパルス終了時刻と第２の参照信号のパルス終了時刻の間に戻る。
【００３１】
そして、比較結果が、三角波信号のパルスが第１の参照信号のパルスよりも速く終了するようになったことを示すようになると、主スイッチTr1はオンからオフに転じ、転流スイッチTr2はオフからオンに転じる。
【００３２】
上記の構成により、出力電圧が大きくなると、主スイッチTr1のオフは早まりオンは遅れるようになるから、出力電圧は低下(接地電位方向に近づく)する。逆に、出力電圧(の絶対値)が小さくなると、主スイッチTr1のオンは早まりオフは遅れるようになるから、出力電圧(の絶対値)は大きくなる。
【００３３】
このように、出力電圧には負帰還が働いており、出力電圧は、誤差増幅器８１に入力される出力電圧の大きさが、基準電圧の大きさと一致するような大きさとなる。
【００３４】
以上により、本発明は、主スイッチTr1とリアクトル１３が直列接続された回路と、主スイッチTr1とリアクトル１３とが接続された接続点と接地端子との間に接続された転流スイッチTr2と、主スイッチTr1と転流スイッチTr2とを制御する制御回路群と、入力される電圧の大きさに応じた長さのパルス状の信号を発生させるＶＣＯと、接続点に接続された三角波発生回路とを有し、主スイッチTr1と転流スイッチTr2とは、制御回路群によって交互に導通され、三角波発生回路は接続点の電圧変化に同期して三角波を発生させ、リアクトル１３から負荷１５に出力される電圧はサンプリングされ、サンプリングされた電圧から出力電圧の大きさに応じた大小の第１、第２の参照電圧が生成され、三角波と第１、第２の参照電圧は、ＶＣＯによって三角波信号と第１、第２の参照信号に変換され、それらは制御回路群によって長さが比較され、三角波信号の長さが第１、第２の参照信号の長さの間の範囲外になるときに、主スイッチTr1と転流スイッチTr2の導通又は遮断状態が変更(逆転)され、出力電圧に負帰還がかかるように構成された電源装置である。
【実施例１】
【００３５】
更に、図５、図６に示された、本発明のスイッチング電源の第１実施形態（第１態様のスイッチング電源の一実施形態）を詳細に説明する。本発明の第１実施形態は、単一クロック内動作、単一ＶＣＯパルス幅比較方式のコンパレータである。
【００３６】
図５のスイッチング電源は、図１のアナログコンパレータ８５，８６を、ＶＣＯを用いたディジタルコンパレータで置き換えたものであり、図５の回路の大小判定回路１９，２０のｉｎ１に接続されるＶＣＯ１（符号２５，２７）からの入力電圧が、図１の比較器８５，８６の（＋）入力端子電圧に相当し、図５の回路の判定回路１９，２０のｉｎ２に接続されるＶＣＯ２（符号２６，２８）からの入力電圧が、図１の比較器８５，８６の（−）入力端子電圧に相当する。
【００３７】
図５の回路は、ＶＣＯ１，ＶＣＯ２で入力電圧に応じたパルス幅を作り、出力パルス幅を大小判定回路１９，２０で判定し、〔ＶＣＯ１の入力信号〕＞〔ＶＣＯ２の入力信号〕のとき、Ｑ１信号にハイレベルを出力する。〔ＶＣＯ１の入力信号〕＜〔ＶＣＯ２の入力信号〕のとき、Ｑ２信号にハイレベルを出力する。図５において、ＶＣＯのＦ端子が「ＶＣＯパルス信号」を出力する端子である。図５においてフリップフロップ２３が主スイッチ信号を出力し、フリップフロップ２１，２２が大小判定結果を保持する。図５でＣＬＫはディジタル制御回路のクロック周波数で、スイッチング周波数より高周波である。
【００３８】
図５の制御回路内のパルス幅大小判定回路１９，２０の回路図で、単一クロック内の動作で、ＶＣＯの単一パルス幅を比較する方式を実現する判定回路を図６に示す。
【００３９】
図６においてインバータ３１，３２での遅延時間がＡＮＤ回路３３，３４より十分小さいことが前提となる。先ずクロック信号ＣＬＫでフリップフロップ３７，３８はリセットされ、同時にｉｎ１、ｉｎ２がハイレベルとなる。Ｓ，Ｒ端子にはローレベルがセットされている。ｉｎ１、ｉｎ２のどちらかのパルス幅の期間が過ぎ、ローレベルとなると、２つのフリップフロップ３７，３８のどちらかが、ｓｅｔ信号を発生する。するとＣＬＲ信号がハイレベルとなり、ＶＣＯの発振を停止する。図６の回路の状態判定が終了する。この結果を保持するのが図５の回路図上のフリップフロップ２１，２２である。
【００４０】
図５、図６の回路での動作波形を次の図７に示す。図７でSAWは図５のコンデンサ17の電圧波形である。図７でAmp_outは誤差増幅器の出力電圧で、Amp_out×ｋは誤差増幅器の出力電圧を抵抗分圧した値である。ｋは抵抗１３、１４による分圧比でｋ＝R14/(R13+R14)となる。
【００４１】
次の「FF_21のQ」は図５のＲＳフリップフロップ２１のＱ出力波形である。「FF_22のQ」は図５のＲＳフリップフロップ２２のＱ出力波形である。更に「Vgs_Tr1」は図５のTr1のゲート信号波形である。「clock」は図５の制御回路１のクロック波形である。デジタル制御のクロック周波数は、主スイッチTr1のスイッチング周波数の数十倍以上の高周波、となるのが通常である。
【００４２】
「BC_19のQ1」は図５のブロック回路１９の出力Ｑ１の波形である。「BC_19のQ2」は図５のブロック回路１９の出力Ｑ２の波形である。「BC_20のQ1」は図５のブロック回路２０の出力Ｑ１の波形である。「BC_19のQ2」は図５のブロック回路２０の出力Ｑ２の波形である。ブロック回路１９はAmp_outよりSAW波形が大きくなった時Ｑ１にハイレベルを出力する。それ以外はＱ２にハイレベルを送出する。ブロック回路２０はAmp_out×ｋよりSAW波形が小さくなった時Ｑ１にハイレベルを出力する。それ以外はＱ２にハイレベルを送出する。
【００４３】
図８、図９は、図６の単一パルス幅比較方式の大小判定回路の動作波形である。
図８の場合は、〔ＶＣＯ１の入力信号〕＜〔ＶＣＯ２の入力信号〕のときで、〔ＶＣＯ１のパルス幅：Ｔｗ１〕＞〔ＶＣＯ２のパルス幅：Ｔｗ２〕となる。Ｑ２信号にハイレベルが出力され、Ｑ１信号はハイレベルが出力されないことを示している。
【００４４】
図９の場合は、〔ＶＣＯ１の入力信号〕＞〔ＶＣＯ２の入力信号〕のときで、〔ＶＣＯ１のパルス幅：Ｔｗ１〕＜〔ＶＣＯ２のパルス幅：Ｔｗ２〕となる。Ｑ１信号にハイレベルが出力され、Ｑ２信号はハイレベルが出力されないことを示している。図８，図９から図５のスイッチング電源の制御回路１では、単一クロック内動作の単一パルス幅比較方式で、良好な動作をしていることがわかる。以上、本単一クロック内動作の単一パルス幅比較方式は、簡単な回路構成で、ディジタルコンパレータを構成できると言う利点がある。
【００４５】
次に、本発明の第２実施形態（第２態様のスイッチング電源回路の一実施形態）は、単一クロック内動作、複数パルス数比較方式のコンパレータであり、図５の回路において、大小判定回路１９，２０を図１０の回路で置き換えたものとして構成される。
【００４６】
図１０における同期式シフトレジスタ４１，４２の内部の回路図を図１１に示す。パルス数比較回路４３の内部の回路図は図６に示したものと同様である。
図１１において、符号６２で示すブロックはＪＫフリップフロップであり、Ｑ信号は３パルスのＶＣＯパルス信号幅分のパルス幅を出力する。
【００４７】
図１２，図１３は、図１０のパルス数比較回路の動作波形である。
図１２の場合は、〔ＶＣＯ１の入力信号〕＜〔ＶＣＯ２の入力信号〕のときで、〔ＶＣＯ１の合計のパルス幅：Ｔｗ１〕＞〔ＶＣＯ２の合計のパルス幅：Ｔｗ２〕となる。Ｑ２信号にハイレベルが出力され、Ｑ１信号はハイレベルが出力されないことを示している。
【００４８】
図１３の場合は、〔ＶＣＯ１の入力信号〕＞〔ＶＣＯ２の入力信号〕のときで、〔ＶＣＯ１の合計のパルス幅：Ｔｗ１〕＜〔ＶＣＯ２の合計のパルス幅：Ｔｗ２〕となる。Ｑ１信号にハイレベルが出力され、Ｑ２信号はハイレベルが出力されないことを示している。
【００４９】
図１２、図１３からＶＣＯコンパレータは単一クロック動作、複数パルス数比較方式でも良好な動作をすることがわかる。図１２と図８を比較してわかるように、複数パルス数比較方式は、単一パルス幅比較方式に比べ微小な入力電圧の差も検出できると言う利点がある。
【００５０】
次に、本発明の第３実施形態（第１態様のスイッチング電源回路の他の実施形態）は、複数クロック内動作、単一パルス幅比較方式のコンパレータであり、図５の回路において、大小判定回路１９，２０を図１４のパルス数比較回路で置き換えたものとして構成される。
【００５１】
第３の実施形態の複数クロック内で動作する単一ＶＣＯパルス幅比較方式の構成は、図５、図１４からなる。複数クロック単一パルス幅検出方式のコンパレータは図５の大小判定回路１９，２０に図１４の回路を組み込むことにより実現できる。
【００５２】
図１４において、入力信号１，入力信号２にＶＣＯ１，ＶＣＯ２の出力を代入することによりカウンタの出力に２進ディジタル数が出力される。ディジタル数：大小判定回路７３はこの２つのディジタル数を比較し、入力ディジタル数の小さい方の出力にハイレベルを送出する。即ち図５の回路はＶＣＯ１の入力電圧の方がＶＣＯ２の入力電圧より大きい時、Ｑ１出力にハイレベル信号を出力する。また図５の回路はＶＣＯ１の入力電圧の方がＶＣＯ２の入力電圧より小さい時、Ｑ１出力にローレベル信号を出力する。
【００５３】
複数クロック内単一パルス幅比較方式は、単一クロック内パルス幅方式に比べ入力信号をディジタル化し易い。そのためディジタル制御に応用し易いと言う利点がある。
【００５４】
複数クロック内単一パルス幅検出方式の動作波形を図１５，図１６に示す。
図１５の場合は、〔ＶＣＯ１の入力信号〕＜〔ＶＣＯ２の入力信号〕のときで、〔ＶＣＯ１のパルス幅：Ｔｗ１〕＞〔ＶＣＯ２のパルス幅：Ｔｗ２〕となり、Ｑ１信号はロウレベルとなることを示している。図１５では、Ｔｗ１＞Ｔｗ２が判定されると出力Ｑ２がハイレベルとなり、ＶＣＯはクリアされる。
【００５５】
図１６の場合は、〔ＶＣＯ１の入力信号〕＞〔ＶＣＯ２の入力信号〕のときで、〔ＶＣＯ１のパルス幅：Ｔｗ１〕＜〔ＶＣＯ２のパルス幅：Ｔｗ２〕となり、Ｑ１信号はハイレベルとなる。図１６では、Ｔｗ１＜Ｔｗ２が判定されると出力Ｑ２はロウレベル出力となり、ＶＣＯはクリアされる。
【００５６】
図１５，図１６から、ＶＣＯコンパレータは複数クロック動作、単一パルス幅比較方式でも良好な動作をすることがわかる。
【００５７】
以上をまとめると、本提案ＶＣＯを用いたディジタルコンパレータの動作方式は、単一クロック内動作と複数クロック内動作の２種類に分けられる。更に単一クロック内動作は２種類の方式に区別される。１つは単１パルス幅比較方式で、もう１つは複数パルス数比較方式である。
【図面の簡単な説明】
【００５８】
【図１】従来の進相制御方式のスイッチング電源回路を示すブロック図である。
【図２】図１の進相制御方式のスイッチング電源回路におけるアナログコンパレータの回路を示すブロック図である。
【図３】図１の進相制御方式スイッチングの電源回路の各部の動作波形を示す図である。
【図４】従来のＡ／Ｄ変換器とディジタル演算回路を用いたスイッチング電源回路を示すブロック図である。
【図５】本発明のスイッチング電源回路の第１態様の第１実施形態を示すブロック図である。
【図６】図５の単一パルス幅比較方式の大小判定回路（単一クロック内動作）を示すブロック図である。
【図７】図５、図６の回路での動作波形
【図８】〔ＶＣＯ１の入力信号〕＜〔ＶＣＯ２の入力信号のとき〕の動作波形（単一クロック動作、単一パルス幅判定方式）を示す図である。
【図９】〔ＶＣＯ１の入力信号〕＞〔ＶＣＯ２の入力信号〕のときの動作波形（単一クロック動作、単一パルス幅）を示す図である。
【図１０】本発明の第２態様（単一クロック動作、複数パルス数比較方式）における大小判定回路（単一クロック動作）を示すブロック図である。
【図１１】図９における同期式シフトレジスタを示す図である。
【図１２】本発明の第２態様における〔ＶＣＯ１の入力信号〕＜〔ＶＣＯ２の入力信号〕のときの動作波形を示す図である。
【図１３】本発明の第２態様における〔ＶＣＯ１の入力信号〕＞〔ＶＣＯ２の入力信号〕のときの動作波形を示す図である。
【図１４】本発明のスイッチング電源回路の第１態様の第２実施形態（複数クロック動作、単一パルス幅比較方式）における単一パルス幅大小判定回路を示すブロック図である。
【図１５】本発明の第１態様の第２実施形態における〔ＶＣＯ１の入力信号〕＜〔ＶＣＯ２の入力信号〕のときの動作波形を示す図である。
【図１６】本発明の第１態様の第２実施形態における〔ＶＣＯ１の入力信号〕＞〔ＶＣＯ２の入力信号〕のときの動作波形（複数クロック動作，単一パルス幅比較方式）を示す図である。
【符号の説明】
【００５９】
１  制御装置
２５〜２８  ＶＣＯ
１９，２０  パルス幅大小判定回路
２１，２２  大小判定結果を保持用フリップフロップ
２３  スイッチ信号出力用フリップフロップ
３３，３４  ＡＮＤ回路
３５，３６，３９  ＯＲ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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