(57)【要約】【課題】  単純な原理によりミュート時のノイズの発生を防止することが可能なディジタル／アナログ変換装置を提供する。【解決手段】  ディジタル／アナログ変換装置は、ＤＣディザが加算されたオーバーサンプル信号をΔΣ変調する第１のΔΣ変調器５と、ＤＣディザをΔΣ変調する第２のΔΣ変調器６と、第１のΔΣ変調器５の出力値と第２のΔΣ変調器６の出力値の差分を出力する減算器７と、減算器７の出力値に基づいて、ディジタル信号と相関するファクタを持つパルスを生成するＰＷＭ変換器８とを備える。【選択図】        図１
2005064720.tif 000002
【特許請求の範囲】
【請求項１】
入力されたディジタル信号をオーバーサンプリング周波数でオーバーサンプリングすることにより得られたオーバーサンプル信号を出力するディジタルフィルタと、
ＤＣディザを生成するＤＣディザ生成部と、
前記オーバーサンプル信号に前記ＤＣディザを加算する加算器と、
前記ＤＣディザが加算された前記オーバーサンプル信号をΔΣ変調する第１のΔΣ変調器と、
前記ＤＣディザをΔΣ変調する第２のΔΣ変調器と、
前記第１のΔΣ変調器の出力値と前記第２のΔΣ変調器の出力値の差分を出力する減算器と、
前記減算器の出力値に基づいて、前記ディジタル信号と相関するファクタを持つパルスを生成するパルス変換器とを備えたディジタル／アナログ変換装置。
【請求項２】
第１のΔΣ変調器および第２のΔΣ変調器には、ディジタル／アナログ変換装置の出力信号を微弱化するためのミュート制御信号を同時に入力することが可能であり、
前記ミュート制御信号が入力されると、前記第１のΔΣ変調器および前記第２のΔΣ変調器は、共にゼロを出力することを特徴とする請求項１記載のディジタル／アナログ変換装置。
【請求項３】
入力されたディジタル信号をオーバーサンプリング周波数でオーバーサンプリングすることにより得られたオーバーサンプル信号を出力するディジタルフィルタと、
ＤＣディザを生成するＤＣディザ生成部と、
前記オーバーサンプル信号に前記ＤＣディザを加算する加算器と、
前記ＤＣディザが加算された前記オーバーサンプル信号をΔΣ変調するΔΣ変調器と、
前記ΔΣ変調器の出力値に基づいて、前記ΔΣ変調器の出力値と相関するファクタを持つパルスを生成して出力するパルス変換器と、
予め設定された調整値に基づいて、前記ＤＣディザに相当する成分を相殺するように前記パルス変換器で生成された前記パルスの前記ファクタを調整するファクタ調整部とを備えたディジタル／アナログ変換装置。
【請求項４】
ΔΣ変調器およびファクタ調整部には、ディジタル／アナログ変換装置の出力信号を微弱化するためのミュート制御信号を同時に入力することが可能であり、
前記ミュート制御信号が入力されると、前記ΔΣ変調器はゼロを出力し、
前記ミュート制御信号が入力されると、前記ファクタ調整部は前記ファクタの調整を停止して、パルス変換器が生成したパルスと同じファクタを持つパルスを出力することを特徴とする請求項３記載のディジタル／アナログ変換装置。
【請求項５】
入力されたディジタル信号をオーバーサンプリング周波数でオーバーサンプリングすることにより得られたオーバーサンプル信号を出力するディジタルフィルタと、
ＤＣディザを生成するＤＣディザ生成部と、
前記オーバーサンプル信号に前記ＤＣディザを加算する第１の加算器と、
前記ＤＣディザが加算された前記オーバーサンプル信号をΔΣ変調する第１のΔΣ変調器と、
前記ＤＣディザをΔΣ変調する第２のΔΣ変調器と、
ディジタル／アナログ変換装置の出力信号を微弱化するためのミュート制御信号が入力されない時には、前記第１のΔΣ変調器の出力値を出力し、前記ミュート制御信号が入力される時には、前記第２のΔΣ変調器の出力値を出力する選択出力部と、
前記選択出力部の出力値に基づいて、前記ディジタル信号と相関するファクタを持つパルスを生成するパルス変換器とを備えたディジタル／アナログ変換装置。
【請求項６】
選択出力部は、第１のΔΣ変調器の出力値と第２のΔΣ変調器の出力値を加算して出力する第２の加算器と、
ミュート制御信号が入力されると、ＤＣディザのΔΣ変調結果を前記第２のΔΣ変調器が出力できるようにする出力許可部とを備えており、
前記第１のΔΣ変調器は、ミュート制御信号が入力されない時には、前記ＤＣディザが加算されたオーバーサンプル信号のΔΣ変調結果を出力し、前記ミュート制御信号が入力される時には、ゼロを出力することを特徴とする請求項５記載のディジタル／アナログ変換装置。
【請求項７】
入力されたディジタル信号をオーバーサンプリング周波数でオーバーサンプリングすることにより得られたオーバーサンプル信号を出力するディジタルフィルタと、
ＤＣディザを生成するＤＣディザ生成部と、
前記オーバーサンプル信号に前記ＤＣディザを加算する加算器と、
ディジタル／アナログ変換装置の出力信号を微弱化するためのミュート制御信号が入力されない時には、前記ＤＣディザが加算された前記オーバーサンプル信号をΔΣ変調してこのΔΣ変調結果を出力し、前記ミュート制御信号が入力される時には、ゼロを出力するΔΣ変調器と、
前記ΔΣ変調器の出力値に基づいて、前記ΔΣ変調器の出力値と相関するファクタを持つパルスを生成して出力するパルス変換器と、
前記ミュート制御信号が入力されない時には、前記パルス変換器が生成したパルスと同じファクタを持つパルスを出力し、前記ミュート制御信号が入力される時には、予め設定された調整値に基づいて、前記ＤＣディザに相当する成分を追加するように前記パルス変換器で生成された前記パルスの前記ファクタを調整するファクタ調整部とを備えたディジタル／アナログ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ΔΣ変調方式を利用したディジタル／アナログ変換装置に関する。
【背景技術】
【０００２】
ΔΣ変調方式を利用したディジタル／アナログ変換装置（ＤＡＣ）の技術は、今では広く知られ、また実用化されている技術である。この種のＤＡＣは、入力されたマルチビットのデータを１ビットの高周波スイッチングパルスに変換する。また、ΔΣ変調方式を利用したＤＡＣで、ＤＣディザを与える技術も知られている。これは、ΔΣ変調器の動作を安定に行わせるための手法であり、ゼロまたは微弱な信号が入力した時に、特定周波数成分のパターンノイズをΔΣ変調器が発生することを防止するための対策である。
【０００３】
具体的には、例えば特許文献１に記載されているように、入力されたディジタル信号をディジタルフィルタによりオーバーサンプリングすることにより得られたオーバーサンプル信号にＤＣディザを加算器で加算する。ＤＣディザは、入力されるディジタル信号が表現しうる最大振幅の値に対して０．１％〜数％程度の小さい一定レベルを平常時に有する直流オフセット成分である。ΔΣ変調器は、ＤＣディザが加算されたオーバーサンプル信号をΔΣ変調することにより、１サンプル当たりのビット数が少なくなるように再量子化するととともに、再量子化雑音に微分特性、即ち高域上りの特性を与える。すなわち、再量子化雑音を高い周波数領域に追いやって、可聴帯域の音質を改善する（この機能をノイズシェーピングとも呼ぶ）。
【０００４】
ΔΣ変調器の出力値はパルス変換器に入力され、パルス変換器は、ＰＷＭ（ｐｕｌｓｅ  ｗｉｄｔｈ  ｍｏｄｕｌａｔｉｏｎ）方式により、ΔΣ変調器の出力値と相関するパルス幅またはデューティサイクルを持つ１ビットのパルスを生成する。この１ビットパルスを後段のアナログローパスフィルタに通すことにより、アナログの信号に変換する。
【０００５】
ところで、特に音声再生または音声通信などに利用されるＤＡＣでは、無音または無内容を示すディジタルデータの入力時にＤＡＣの出力信号を微弱化するためにミュート制御信号が使用されている。ミュート制御信号は、ＤＡＣの外部からＤＡＣに与える場合や、入力信号の検出結果に基づいて自動的にＤＡＣ内部で発生させる場合などがある。
【０００６】
外部からミュート制御信号をＤＡＣに入力する場合は、まずゲインコントローラなどを調節することによりオーバーサンプル信号をレベル０を表すにようにミュートし、その後、ミュート制御信号をアクティブにする。アクティブなミュート制御信号により、例えばΔΣ変調器はレベル０を示す出力値を出力し、これによりパルス変換器は、レベル０を示すデューティサイクル５０％のパルスを出力する。
【０００７】
他方、入力されるディジタル信号の検出結果から自動的にミュート制御信号を発生させる場合では、入力信号をモニタし、レベル０の入力（または微少入力）が長時間（オーディオ機器での実例では２００ｍｓ〜３００ｍｓ）連続した場合に、ミュート制御信号をアクティブにする。アクティブなミュート制御信号により、例えばΔΣ変調器はレベル０を示す出力値を出力し、これによりパルス変換器は、レベル０を示すデューティサイクル５０％のパルスを出力する。また、特許文献１に記載のように、ミュート制御信号がアクティブになると、パルス変換器の出力に代えて、レベル０を示すデューティサイクル５０％のパルスを出力するミュート回路を設ける技術もある。いずれの場合も、ΔΣ変調器に入力される信号をレベル０にするだけではなく、ミュート制御信号で出力パルスのデューティサイクルを５０％にするのは、ミュート時の出力ノイズレベルを低減するためである。
【０００８】
【特許文献１】特開平１０−４２３８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
このように、ミュート動作においては、強制的にＤＡＣの出力をレベル０に固定するよう制御をする場合があるが、その際に出力される音声に、あたかも機械をクリックしたかのようなノイズが含まれる問題があった。これは、ＤＣディザの直流オフセット成分による影響であり、強制的にＤＡＣの出力を０に固定にすることにより、直流オフセット成分が瞬時に除去され、過渡応答として、ノイズが発生するためである。また、同様な理由により、ＤＣディザのオン／オフ時にも同様のノイズが発生する。
【００１０】
過渡応答のノイズを低減するために、特許文献１では、入力されるディジタル信号が無音を示した後の経過時間に従ってＤＣオフセット値をスイープして減少させ、ＤＣオフセット値が０になってからデューティサイクル５０％のパルスをミュート回路に出力させる。しかし、経過時間を監視してＤＣオフセット値を徐々に減少させるには、複雑な制御機構が必要になる。
【００１１】
この発明は、上記の課題を解決するためになされたものであり、単純な原理によりミュート時のノイズの発生を防止することが可能なディジタル／アナログ変換装置を得ることを目的とする。
【課題を解決するための手段】
【００１２】
この発明に係るディジタル／アナログ変換装置は、入力されたディジタル信号をオーバーサンプリング周波数でオーバーサンプリングすることにより得られたオーバーサンプル信号を出力するディジタルフィルタと、ＤＣディザを生成するＤＣディザ生成部と、前記オーバーサンプル信号に前記ＤＣディザを加算する加算器と、
前記ＤＣディザが加算された前記オーバーサンプル信号をΔΣ変調する第１のΔΣ変調器と、前記ＤＣディザをΔΣ変調する第２のΔΣ変調器と、前記第１のΔΣ変調器の出力値と前記第２のΔΣ変調器の出力値の差分を出力する減算器と、前記減算器の出力値に基づいて、前記ディジタル信号と相関するファクタを持つパルスを生成するパルス変換器とを備える。
【発明の効果】
【００１３】
この発明によれば、入力されたディジタル信号をオーバーサンプリング周波数でオーバーサンプリングすることにより得られたオーバーサンプル信号を出力するディジタルフィルタ１と、ＤＣディザを生成するＤＣディザ生成部３と、オーバーサンプル信号にＤＣディザを加算する加算器４と、ＤＣディザが加算されたオーバーサンプル信号をΔΣ変調する第１のΔΣ変調器５と、ＤＣディザをΔΣ変調する第２のΔΣ変調器６と、第１のΔΣ変調器５の出力値と第２のΔΣ変調器６の出力値の差分を出力する減算器７と、減算器７の出力値に基づいて、ディジタル信号と相関するファクタを持つパルスを生成するＰＷＭ変換器８とを備えるので、単純な原理によりミュート時のノイズの発生を防止することが可能である。
【発明を実施するための最良の形態】
【００１４】
以下、この発明の様々な実施の形態を説明する。
実施の形態１．
図１は、この発明の実施の形態１に係るΔΣ変調方式のＤＡＣのブロック図である。図１に示すように、このＤＡＣは、ディジタルフィルタ１、ゲインコントローラ２、ＤＣディザ生成部３、加算器４、第１のΔΣ変調器５、第２のΔΣ変調器６、減算器７、ＰＷＭ変換器（パルス変換器）８およびアナログフィルタ９を備える。
【００１５】
ディジタルフィルタ１は、入力されたマルチビットのディジタルオーディオ信号に対して折り返し雑音を低減するためのローパスフィルタ演算をしながら、ディジタルオーディオ信号が記録された媒体のサンプリング周波数（ｆｓ）より高いオーバーサンプリング周波数で、入力されたディジタルオーディオ信号をオーバーサンプリングし、これにより得られたオーバーサンプル信号を出力する。ゲインコントローラ２は、出力音量を調整するためのディジタルボリューム調整機能を有しており、オーバーサンプル信号のゲインを制御する。
【００１６】
ＤＣディザ生成部３はＤＣディザを生成する。従来技術に関連して説明したように、ＤＣディザは、ゲインコントローラ２から出力されたディジタル信号が表現しうる最大振幅の値に対して０．１％〜数％程度の小さい一定レベルを平常時に有する直流オフセット成分であり、ゼロまたは微弱な信号が入力した時に、特定周波数成分のパターンノイズを第１のΔΣ変調器５が発生することを防止する。ＤＣディザ生成部３で生成されたＤＣディザは、加算器４および第２のΔΣ変調器６に与えられる。
【００１７】
加算器４は、ゲインコントローラ２でゲインが制御されたオーバーサンプル信号にＤＣディザを加算する。第１のΔΣ変調器５は、ＤＣディザが加算されたオーバーサンプル信号をΔΣ変調することにより、１サンプル当たりのビット数が少なくなるように再量子化するととともに、再量子化雑音に微分特性、即ち高域上りの特性を与える。第１のΔΣ変調器５には、再量子化雑音を、入力信号との相関性のないホワイトノイズ化するためのランダムディザが供給されてもよい。
【００１８】
他方、第２のΔΣ変調器６は、ＤＣディザを第１のΔΣ変調器５と同じ方式でΔΣ変調する。第１のΔΣ変調器５の出力値と第２のΔΣ変調器６の出力値は、減算器７に入力され、減算器７は第１のΔΣ変調器５の出力値から第２のΔΣ変調器６の出力値を減算して、両者の差分を出力する。従って、減算器７によって、第１のΔΣ変調器５の出力値から、ＤＣディザのΔΣ変調への寄与分は常に相殺されることになる。
【００１９】
減算器７の出力値はＰＷＭ変換器８に入力され、ＰＷＭ変換器８はＰＷＭ方式により、減算器７の出力値と相関するパルス幅またはデューティサイクルを持つ１ビットのパルスを生成する。減算器７においてＤＣディザの直流信号成分が取り除かれるため、ＰＷＭ変換器８への入力信号には、入力されたディジタルオーディオ信号成分のみが供給されることになる。
【００２０】
図２は、ＰＷＭ変換器８の出力パルスの波形例を示す。図２は、ΔΣ変調器の動作周波数が８ｆｓ、ΔΣ変調器の出力ビット数（ＰＷＭ変換器８への入力ビット数）が７ビット、ＰＷＭ変換器に供給されるマスタクロックパルスの周波数が１０２４ｆｓの場合の例を示す。図２に記載されたＰＷＭ変換器８への入力値ｘ（７’ｈｙｙ）の要素の意味は、以下の通りである。
【００２１】
ｘ（例えば−６３／６４）は、ＰＷＭ変換器８への入力値の１０進数表記を６４で除算した数値である。ＰＷＭ変換器８への入力ビット数は７なので、１２７個の数値を表現することが可能であり、この実施の形態では、１０進数表記で−６３〜＋６３の数値を７ビットで表現する。７’はＰＷＭ変換器８への入力ビット数が７であることを示す。ｈは、以下に続く数値は１６進数表記であることを示す。ｙｙはｘの分子（例えば−６３）を符号付き２進数で表記した数値（例えば１０００００１）の１６進数表記である。ここで符号付き２進数表記の最上位ビットが符号ビットである。
【００２２】
ＰＷＭ変換器８への入力値が０（７’ｈ００）の場合は、ＰＷＭ出力パルスのデューティサイクルが５０％となる。ＰＷＭ変換器８への入力値が大きくなるにつれ、ＰＷＭ出力パルスのハイレベルのパルス幅は大きくなり、また逆に、ＰＷＭ変換器８への入力値が小さくなるにつれＰＷＭ出力パルスのハイレベルのパルス幅は小さくなる。ＰＷＭ出力パルスの取り得る幅の最大個数は、マスタクロックパルスの周波数とΔΣ変調器の動作周波数の比で決まり、１０２４ｆｓ／８ｆｓ−１＝１２７となる。これは、ＰＷＭ変換器８への入力値のビット数から決まる１２７個の数値と一致するように設定されている。
【００２３】
ＰＷＭ変換器８の出力したパルスは、アナログフィルタ９（ローパスフィルタ）に通されることにより、アナログの出力信号に変換される。
【００２４】
第１のΔΣ変調器５および第２のΔΣ変調器６には、ＤＡＣの出力信号を強制的に微弱化するためのミュート制御信号を同時に入力することが可能である。アクティブなミュート制御信号が入力されると、第１のΔΣ変調器５および第２のΔΣ変調器６は、共にゼロを出力するように設計されている。
【００２５】
ミュート制御信号は、ＤＡＣの外部からＤＡＣに与えてもよいし、入力されたディジタルオーディオ信号の検出結果に基づいて自動的にＤＡＣ内部で発生させてもよい。
【００２６】
外部からミュート制御信号をＤＡＣに入力する場合は、ミュート制御信号を第１のΔΣ変調器５および第２のΔΣ変調器６に供給する前に、外部の図示しない装置が、ゲインコントローラ２のゲインを強制的にゼロにミュートする信号をゲインコントローラ２に供給する。この後、この装置はミュート制御信号をアクティブにする。アクティブなミュート制御信号により、第１のΔΣ変調器５および第２のΔΣ変調器６は、同時にゼロを出力する。
【００２７】
ミュート制御信号入力の直前には、ゲインコントローラ２の出力がレベル（振幅）０になるように制御されるため、第１のΔΣ変調器５と第２のΔΣ変調器６にはともにＤＣディザのみが入力されている。従って、この時には、減算器７の出力値は０となる。この後、ミュート制御信号をアクティブにすると、第１のΔΣ変調器５と第２のΔΣ変調器６はともに０を出力するので減算器７の出力値が０となる。しかし、ミュート制御信号のアクティブ前後で減算器７の出力値のレベルに変化が無いため、ＤＣディザに起因するミュート時のノイズは発生しないことになる。また、上述のように、減算器７によって、第１のΔΣ変調器５の出力値から、ＤＣディザのΔΣ変調への寄与分は常に相殺されているので、ゲインコントローラ２のゲインをゼロにミュートする時にも、ＤＣディザに起因するノイズは発生しないし、ミュート制御信号をオフする時にも、ＤＣディザに起因するノイズは発生しない。
【００２８】
他方、入力されるディジタルオーディオ信号の検出結果から自動的にミュート制御信号を発生させる場合には、内部の図示しない装置が入力信号をモニタし、レベル０の入力（または微少入力）が長時間（例えば２００ｍｓ〜３００ｍｓ）連続した場合に、ゲインコントローラ２のゲインを強制的にゼロにミュートする信号をゲインコントローラ２に供給する。この後、この装置はミュート制御信号をアクティブにする。アクティブなミュート制御信号により、第１のΔΣ変調器５および第２のΔΣ変調器６は、同時にゼロを出力する。上記と全く同様に、ＤＣディザに起因するノイズは発生しないことになる。なお、この場合には、ゲインコントローラ２のゲインを強制的にゼロにミュートする工程を省略してもよい。ゲインコントローラ２のゲインをミュートする工程を省略するのであれば、入力されるディジタルオーディオ信号に代えてゲインコントローラ２の出力をモニタし、レベル０または微少なモニタ結果が長時間連続した場合に、ミュート制御信号をアクティブにしてもよい。
【００２９】
以上のように、この実施の形態１によれば、ＤＣディザが加算されたオーバーサンプル信号をΔΣ変調する第１のΔΣ変調器５の出力値と、ＤＣディザをΔΣ変調する第２のΔΣ変調器６の出力値の差分に基づいて、ＰＷＭ変換器８がＰＷＭ変換するので、ＰＷＭ変換器８への入力値にはＤＣディザの直流オフセット成分がもともと含まれないことになる。従って、クリック音に類似したノイズの発生しないスムーズなミュート動作を行うことが可能であるという効果がある。また、ＤＣディザをオン／オフしても、同様な理由により、クリック音に類似したノイズは発生しない。
【００３０】
実施の形態２．
図３は、この発明の実施の形態２に係るΔΣ変調方式のＤＡＣのブロック図である。図３に示すように、このＤＡＣは、ディジタルフィルタ１、ゲインコントローラ２、ＤＣディザ生成部３、加算器４、ΔΣ変調器１５、ＰＷＭ変換器８、パルス幅調整部（ファクタ調整部）２０およびアナログフィルタ９を備える。図３中、図１と共通する構成要素を示すためには同一の符号が使用されており、これらの構成要素については上述した通りである。
【００３１】
ΔΣ変調器１５は、ＤＣディザが加算されたオーバーサンプル信号をΔΣ変調することにより、１サンプル当たりのビット数が少なくなるように再量子化するとともに、再量子化雑音に微分特性、即ち高域上りの特性を与える。ΔΣ変調器１５には、再量子化雑音を、入力信号との相関性のないホワイトノイズ化するためのランダムディザが供給されてもよい。ΔΣ変調器１５の出力値はＰＷＭ変換器８に入力され、ＰＷＭ変換器８はＰＷＭ方式により、ΔΣ変調器１５の出力値と相関するパルス幅またはデューティサイクルを持つ１ビットのパルスを生成する。ＰＷＭ変換器８への入力信号には、入力されたディジタルオーディオ信号成分に加えてＤＣディザの直流信号成分が供給されることになる。
【００３２】
パルス幅調整部２０は、予め設定された調整値に基づいて、ΔΣ変調器１５の出力値とＤＣディザのΔΣ変調結果の差分に相関するように、ＰＷＭ変換器８で生成されたパルス幅を調整する。すなわち、パルス幅調整部２０は、ＰＷＭ変換器８で生成されたＰＷＭ出力パルス幅から、ＤＣディザの寄与分を相殺する。パルス幅調整部２０によるパルス幅の増減分は、マスタクロックパルスの１サイクルの長さの整数倍であるとよい。
【００３３】
図４は、パルス幅調整部２０の内部回路の一例を示す。この例では、パルス幅調整部２０は、Ｄフリップフロップ回路２１〜２３と、セレクタ２４と、ＡＮＤ回路２５と、Ｄフリップフロップ回路２６を備える。図中の符号ＩＮは、パルス幅調整部２０への入力パルスつまりＰＷＭ変換器８の出力パルスを示す。Ｄフリップフロップ回路２１のＤ端子にはＰＷＭ変換器８の出力パルスＩＮが入力され、Ｄフリップフロップ回路２２のＤ端子にはＤフリップフロップ回路２１の出力パルスＦ２が入力され、Ｄフリップフロップ回路２３のＤ端子にはＤフリップフロップ回路２２の出力パルスＦ１が入力される。また、Ｄフリップフロップ回路２１〜２３のＣＫ端子には、マスタクロックパルスが入力される。従って、図５に示すように、Ｄフリップフロップ回路２１の出力パルスＦ２は、ＰＷＭ変換器８の出力パルスＩＮよりもマスタクロックパルスの１サイクル分遅延する。同様に、Ｄフリップフロップ回路２２の出力パルスＦ１は、ＰＷＭ変換器８の出力パルスＩＮよりもマスタクロックパルスの２サイクル分遅延し、Ｄフリップフロップ回路２３の出力パルスＦ０は、ＰＷＭ変換器８の出力パルスＩＮよりもマスタクロックパルスの３サイクル分遅延する。
【００３４】
パルス幅調整部２０への入力パルスつまりＰＷＭ変換器８の出力パルスＩＮと、Ｄフリップフロップ回路２１〜２３の出力パルスＦ２〜Ｆ０は、セレクタ２４に供給され、セレクタ２４は調整値の設定またはオフに従って、これらの出力パルスのいずれかを選択してＡＮＤ回路２５の一方の入力端子に供給する。調整値設定がオフされた場合には、出力パルスＦ０をＡＮＤ回路２５に供給する。調整値設定が有効な場合には、設定された調整値に対応する出力パルスＩＮ，Ｆ２〜Ｆ０のいずれかをＡＮＤ回路２５に供給する。
【００３５】
ＡＮＤ回路２５の他方の入力端子には、Ｄフリップフロップ回路２３の出力パルスＦ０（ＰＷＭ変換器８の出力パルスＩＮよりもマスタクロックパルスの３サイクル分遅延している）が入力される。従って、図５に示すように、ＡＮＤ回路２５は、セレクタ２４からＤフリップフロップ回路２３の出力パルスＦ０が供給される場合には、ＰＷＭ変換器８の出力パルスＩＮと同じデューティサイクルすなわち同じパルス幅のパルスを出力するが、セレクタ２４からＤフリップフロップ回路２２の出力パルスＦ１が供給される場合には、パルスＩＮよりもマスタクロックパルスの１サイクル分幅の狭いパルスを出力する。同様に、ＡＮＤ回路２５は、セレクタ２４からＤフリップフロップ回路２１の出力パルスＦ２が供給される場合には、パルスＩＮよりも２サイクル分幅の狭いパルスを出力し、セレクタ２４からパルスＩＮが供給される場合には、パルスＩＮよりも３サイクル分幅の狭いパルスを出力する。
【００３６】
Ｄフリップフロップ回路２６のＤ端子にはＡＮＤ回路２５の出力パルスが入力され、ＣＫ端子にはマスタクロックパルスが入力される。従って、Ｄフリップフロップ回路２１の出力パルス（パルス幅調整部２０の出力パルス）は、ＡＮＤ回路２５の出力パルスよりもマスタクロックパルスの１サイクル分遅延する。
【００３７】
以上のように、図４に示すパルス幅調整部２０の内部回路の例では、パルスＦ０〜Ｆ２をそれぞれ出力する三つのＤフリップフロップ回路２１〜２３を備えることにより、マスタクロックパルスの３サイクル分までＰＷＭ出力パルス幅を細くすることができる。図５のタイミング図で示す通り、セレクタ２４でパルスＩＮを選択すれば、パルス幅が３サイクル分細くなり、パルスＦ２〜Ｆ０を選択すれば、それぞれ２〜０サイクル分パルス幅を調整できる。またセレクタ２４の調整値設定がオフされた場合は、パルスＦ０が選択されることによりパルス幅調整部２０はＰＷＭ出力パルス幅を変化させない。
【００３８】
ＰＷＭ出力パルス幅からＤＣディザの寄与分を相殺するために、ＤＣディザ生成部３が与えるＤＣディザの値を設定する時に、パルス幅調整部２０による調整幅（セレクタ２４の調整値）がＤＣディザ値に対応するように設定される。ＤＣディザの値の設定およびＰＷＭ出力パルスの調整幅の設定は、例えば初期設定で行うことが可能である。設定方法としては、ＤＣディザ生成部３およびセレクタ２４に付属のレジスタ（図示せず）に所望の値を格納させてもよいし、これらに付属の制御ピンを操作してもよい。
【００３９】
図４の例では、３クロック分までパルス幅を減らすことができるが、Ｄフリップフロップ回路列のＤフリップフロップ回路の個数を増やせば、さらにパルス幅を減らす設定も可能となる。また、図４の例を変形して、パルス幅を増やすことも可能である。例えば、図６に示すように、ＡＮＤ回路２５をＯＲ回路２７に置き換え、ＯＲ回路２７の一方の端子にセレクタ２４から選択されたパルスを入力し、他方の端子にパルスＩＮを入力すればよい。
【００４０】
ここで、パルス幅調整部２０によるパルス幅の調整とＤＣディザすなわち直流オフセットとの関係を実例を挙げて説明する。この例では、図２に関連して上述したように、ΔΣ変調器の動作周波数が８ｆｓ、ΔΣ変調器の出力ビット数（ＰＷＭ変換器８への入力ビット数）が７ビット、ＰＷＭ変換器に供給されるマスタクロックパルスの周波数が１０２４ｆｓであると想定する。ΔΣ変調器の出力ビット数（ＰＷＭ変換器８への入力ビット数）は７なので、１２７個の数値を表現することが可能である。量子化ステップを１／６４、すなわち０．０１５６２５とすれば、０、±０．０１５６２５、±０．０３１２５、・・・、±０．９６８７５、±０．９８４３７５（６３／６４）の１２７値がΔΣ変調器１５の出力ビットにより表現される。
【００４１】
この量子化ステップ０．０１５６２５は、ΔΣ変調器１５に入力されうる最大振幅の１．５６２５％に相当し、かつＰＷＭ変換器８から出力されるＰＷＭ出力パルスの幅のうちマスタクロックパルスの１サイクル分に相当する。つまり、パルス幅調整部２０によるパルス幅調整でＰＷＭ出力パルスのハイレベルのパルス幅をマスタクロックパルスの１サイクル分細くする調整をする場合、ＤＣディザの直流オフセットを＋１．５６２５％に設定してあれば、ＤＣディザ値と、パルス幅調整で調整されるオフセット値が互いに相殺されることになる。同様にパルス幅調整でＰＷＭ出力パルス幅をマスタクロックパルスの１サイクルの整数倍細くする場合は、これに対応してＤＣディザ値を＋１．５６２５％の整数倍に設定してあればよく、また逆に、ＰＷＭ出力パルスを１サイクルの整数倍広くする場合は、これに対応してＤＣディザ値を−１．５６２５％の整数倍に設定してあればよい。
【００４２】
なお、パルス幅調整部２０によるパルス幅調整で調整するサイクルの数の分だけ、ΔΣ変調器１５の出力の最大値リミットの制限をする必要がある。例えば、パルス幅調整でマスタクロックパルスの１サイクル分細く（または太く）する場合、その調整余裕分として、ΔΣ変調器１５の出力は、最大±０．９６８７５の範囲内になるように、出力リミットすれば良い。
【００４３】
ΔΣ変調器１５およびパルス幅調整部２０には、ディジタル／アナログ変換装置の出力信号を強制的に微弱化するためのミュート制御信号を同時に入力することが可能である。アクティブなミュート制御信号が入力されると、ΔΣ変調器１５はゼロを出力するように設計されている。また、アクティブなミュート制御信号が入力されると、パルス幅調整部２０はパルス幅の調整を停止して（より正確にはセレクタ２４の調整値設定をオフして）、ＰＷＭ変換器８が生成したＰＷＭ出力パルスと同幅のＰＷＭ出力パルスを出力するように設計されている。
【００４４】
ミュート制御信号は、ＤＡＣの外部からＤＡＣに与えてもよいし、入力されたディジタルオーディオ信号の検出結果に基づいて自動的にＤＡＣ内部で発生させてもよい。
【００４５】
外部からミュート制御信号をＤＡＣに入力する場合は、ミュート制御信号をΔΣ変調器１５とパルス幅調整部２０に供給する前に、外部の図示しない装置が、ゲインコントローラ２のゲインを強制的にゼロにミュートする信号をゲインコントローラ２に供給する。この後、この装置はミュート制御信号をアクティブにする。アクティブなミュート制御信号により、ΔΣ変調器１５はゼロを出力し、パルス幅調整部２０はパルス幅調整を停止する。
【００４６】
ミュート制御信号入力の直前には、ゲインコントローラ２の出力がレベル（振幅）０になるように制御されるため、ΔΣ変調器１５にはＤＣディザのみが入力されている。ただし、この時には、パルス幅調整部２０がＤＣディザに相当する幅の分だけＰＷＭ出力パルス幅から相殺している。従って、この時には、パルス幅調整部２０から出力されるＰＷＭ出力パルスのデューティサイクルはレベル０を示す５０％になっている。この後、ミュート制御信号をアクティブにすると、ΔΣ変調器１５は０を出力するのでＰＷＭ変換器８はデューティサイクル５０％のＰＷＭ出力パルスを出力し、一方、パルス幅調整部２０ではセレクタ２４の調整値設定がオフされるので、ＰＷＭ変換器８が生成したＰＷＭ出力パルスと同じデューティサイクル５０％を持つＰＷＭ出力パルスをパルス幅調整部２０が出力する。ミュート制御信号のアクティブ前後で、パルス幅調整部２０からの出力パルスに変化が無いため、ＤＣディザに起因するミュート時のノイズは発生しないことになる。また、上述のように、パルス幅調整部２０によって、ＰＷＭ変換器８の出力パルスの幅から、ＤＣディザの寄与分は常に相殺されているので、ゲインコントローラ２のゲインをゼロにミュートする時にも、ＤＣディザに起因するノイズは発生しないし、ミュート制御信号をオフする時にも、ＤＣディザに起因するノイズは発生しない。
【００４７】
他方、入力されるディジタルオーディオ信号の検出結果から自動的にミュート制御信号を発生させる場合には、内部の図示しない装置が入力信号をモニタし、レベル０の入力（または微少入力）が長時間（例えば２００ｍｓ〜３００ｍｓ）連続した場合に、ゲインコントローラ２のゲインを強制的にゼロにミュートする信号をゲインコントローラ２に供給する。この後、この装置はミュート制御信号をアクティブにする。アクティブなミュート制御信号により、ΔΣ変調器１５はゼロを出力し、パルス幅調整部２０はパルス幅調整を停止する。上記と全く同様に、ＤＣディザに起因するノイズは発生しないことになる。なお、この場合には、ゲインコントローラ２のゲインを強制的にゼロにミュートする工程を省略してもよい。ゲインコントローラ２のゲインをミュートする工程を省略するのであれば、入力されるディジタルオーディオ信号に代えてゲインコントローラ２の出力をモニタし、レベル０または微少なモニタ結果が長時間連続した場合に、ミュート制御信号をアクティブにしてもよい。
【００４８】
以上のように、この実施の形態２によれば、ＤＣディザが加算されたオーバーサンプル信号のΔΣ変調結果に基づいてＰＷＭ変換器８がＰＷＭ出力パルスを生成するが、パルス幅調整部２０がＰＷＭ出力パルスのパルス幅をＤＣディザに相当する分調整するので、ＤＡＣの出力信号にはＤＣディザの直流オフセット成分がもともと含まれないことになる。従って、クリック音に類似したノイズの発生しないスムーズなミュート動作を行うことが可能であるという効果がある。また、ＤＣディザをオン／オフしても、同様な理由により、クリック音に類似したノイズは発生しない。
【００４９】
実施の形態３．
以上、ＤＣディザに相当する要因を相殺することにより、ＤＣディザに起因するノイズの発生を防止する実施の形態について述べてきたが、逆の考え方で、ミュート制御信号がアクティブになっても、ＤＣディザに相当する要因を維持することによりノイズの発生を防止することも可能である。この考え方で実施の形態１を修正した実施の形態３について説明する。図７は、この発明の実施の形態３に係るΔΣ変調方式のＤＡＣのブロック図である。図７に示すように、このＤＡＣは、ディジタルフィルタ１、ゲインコントローラ２、ＤＣディザ生成部３、加算器（第１の加算器）４、第１のΔΣ変調器５、第２のΔΣ変調器６、第２の加算器（選択出力部）３０、インバータ（選択出力部、出力許可部）３１、ＰＷＭ変換器８およびアナログフィルタ９を備える。図７中、図１と共通する構成要素を示すためには同一の符号が使用されており、これらの構成要素については上述した通りである。
【００５０】
実施の形態３（図７）は、実施の形態１（図１）の構成の減算器７を第２の加算器３０に置き換えるとともに、第２のΔΣ変調器６の入力端子にミュート制御信号を反転するインバータ３１を設けたものである。第２の加算器３０は、第１のΔΣ変調器５の出力値と第２のΔΣ変調器６の出力値を加算して出力する。実施の形態１と同様に、第１のΔΣ変調器５は、ミュート制御信号が入力されない時にはＤＣディザが加算されたオーバーサンプル信号のΔΣ変調結果を出力し、ミュート制御信号が入力される時には、ゼロを出力する。一方、第２のΔΣ変調器６は、インバータ３１から出力されたミュート制御信号の反転信号で、アクティブになりＤＣディザのΔΣ変調結果を出力できるようになる。ミュート制御信号のオフ時には、第２のΔΣ変調器６は何も出力しない。従って、第２の加算器３０は、ミュート制御信号のオフ時には、第１のΔΣ変調器５の出力値（ＤＣディザが加算されたオーバーサンプル信号のΔΣ変調結果）だけを出力し、ミュート制御信号のアクティブ時には、第２のΔΣ変調器の出力値（ＤＣディザのΔΣ変調結果）だけを出力する。ＰＷＭ変換器８は、第２の加算器３０の出力値に基づいて、ディジタル信号と相関するパルス幅を持つＰＷＭ出力パルスを生成する。
【００５１】
この実施の形態３では、少なくともＤＣディザのΔΣ変調結果が第２の加算器３０から継続的に出力されることになる。ミュート制御信号入力の直前には、ゲインコントローラ２の出力がレベル（振幅）０になるように制御されるため、第１のΔΣ変調器５にはＤＣディザのみが入力され、第２の加算器３０はＤＣディザのΔΣ変調結果を出力する。この後、ミュート制御信号をアクティブにすると、第１のΔΣ変調器５が０を出力し、第２のΔΣ変調器６がＤＣディザのΔΣ変調結果を出力するので第２の加算器３０の出力値がＤＣディザのΔΣ変調結果となる。しかし、ミュート制御信号のアクティブ前後で第２の加算器３０の出力値のレベルに変化が無いため、ＤＣディザに起因するミュート時のノイズは発生しないことになる。また、上述のように、第２の加算器３０は常に少なくともＤＣディザのΔΣ変調器を出力するので、ゲインコントローラ２のゲインをゼロにミュートする時にも、ＤＣディザに起因するノイズは発生しないし、ミュート制御信号をオフする時にも、ＤＣディザに起因するノイズは発生しない。
【００５２】
以上のように、この実施の形態３によれば、選択出力部が、ミュート制御信号のオフ時には、第１のΔΣ変調器５の出力値（ＤＣディザが加算されたオーバーサンプル信号のΔΣ変調結果）だけを出力し、ミュート制御信号のアクティブ時には、第２のΔΣ変調器の出力値（ＤＣディザのΔΣ変調結果）だけを出力するので、ＰＷＭ変換器８への入力値にはＤＣディザの直流オフセット成分が継続的に含まれることになる。従って、クリック音に類似したノイズの発生しないスムーズなミュート動作を行うことが可能であるという効果がある。
【００５３】
なお、この実施の形態では、選択出力部として、第２の加算器３０とインバータ３１を利用しているが、ミュート制御信号のオン／オフにより、第１のΔΣ変調器５の出力値と第２のΔΣ変調器６の出力値のいずれかを選択するセレクタを代用してもよい。
【００５４】
実施の形態４．
同様にＤＣディザに相当する要因を維持することによりノイズの発生を防止する考え方で実施の形態２を修正した実施の形態４について説明する。実施の形態４では、ＤＡＣの構成は、図３から図６を参照して上述した実施の形態２の構成と同じでよい。ただし、実施の形態２と異なり、ミュート制御信号がオフの時に、パルス幅調整部２０のセレクタ２４の調整値設定がオフになり、ミュート制御信号がアクティブの時に、パルス幅調整部２０のセレクタ２４の調整値設定が有効になる。従って、アクティブなミュート制御信号が入力されない時には、ＰＷＭ変換器８が生成したＰＷＭ出力パルスと同じデューティサイクルすなわちパルス幅を持つパルスをパルス幅調整部２０が出力する。一方、アクティブなミュート制御信号が入力される時には、予め設定された調整値に基づいて、パルス幅調整部２０がＤＣディザに相当する成分を追加するようにＰＷＭ出力パルスのパルス幅を調整する。
【００５５】
一方、図４の構成からは、パルス幅変調器は、ミュート制御信号がアクティブの場合にＯＮするように制御する。この場合、ミュート制御信号のアクティブ前は、ΔΣ変調器がＤＣディザ分を出力し、アクティブ後は、パルス幅変調器が、ＤＣディザ分を出力するので、ミュート制御信号のアクティブ前後で、出力レベルに変化がなく、クリック音などのノイズが無い、スムーズなミュート動作をする効果がある。
【００５６】
この実施の形態４では、ＤＣディザに相当するパルス幅が追加されたパルス幅を持つＰＷＭ出力パルスがパルス幅調整部２０から継続的に出力されることになる。ミュート制御信号入力の直前には、ゲインコントローラ２の出力がレベル（振幅）０になるように制御されるため、ΔΣ変調器１５にはＤＣディザのみが入力され、ＰＷＭ変換器８ひいてはパルス幅調整部２０はＤＣディザに相当するパルス幅のＰＷＭ出力パルスを出力する。この後、ミュート制御信号をアクティブにすると、ΔΣ変調器１５は０を出力するのでＰＷＭ変換器８はデューティサイクル５０％のＰＷＭ出力パルスを出力し、一方、パルス幅調整部２０ではセレクタ２４の調整値設定が有効にされるので、ＰＷＭ変換器８が生成したＰＷＭ出力パルスのパルス幅にＤＣディザに相当するパルス幅を追加して、パルス幅調整部２０がＰＷＭ出力パルスを出力する。ミュート制御信号のアクティブ前後でパルス幅調整部２０の出力パルスに変化が無いため、ＤＣディザに起因するミュート時のノイズは発生しないことになる。また、上述のように、パルス幅調整部２０は常に少なくともＤＣディザに相当するパルス幅を持つＰＷＭ出力パルスを出力するので、ゲインコントローラ２のゲインをゼロにミュートする時にも、ＤＣディザに起因するノイズは発生しないし、ミュート制御信号をオフする時にも、ＤＣディザに起因するノイズは発生しない。
【００５７】
以上のように、この実施の形態４によれば、パルス幅調整部２０が、アクティブなミュート制御信号が入力されない時には、ＰＷＭ変換器８が生成したＰＷＭ出力パルスと同じデューティサイクルすなわちパルス幅を持つパルスを出力し、アクティブなミュート制御信号が入力される時には、予め設定された調整値に基づいて、ＤＣディザに相当する成分を追加するようにＰＷＭ出力パルスのパルス幅を調整する。従って、パルス幅調整部２０の出力パルスにはＤＣディザの直流オフセット成分が継続的に含まれることになる。従って、クリック音に類似したノイズの発生しないスムーズなミュート動作を行うことが可能であるという効果がある。
【図面の簡単な説明】
【００５８】
【図１】この発明の実施の形態１に係るΔΣ変調方式のＤＡＣのブロック図である。
【図２】図１のＤＡＣ内のＰＷＭ変換器の出力パルスの波形例を示すタイムチャートである。
【図３】この発明の実施の形態２に係るΔΣ変調方式のＤＡＣのブロック図である。
【図４】図３のＤＡＣ内のパルス幅調整部の内部回路の一例を示すブロック図である。
【図５】図４の内部回路の各要素の動作を示すタイムチャートである。
【図６】図３のＤＡＣ内のパルス幅調整部の内部回路の他の例を示すブロック図である。
【図７】この発明の実施の形態３に係るΔΣ変調方式のＤＡＣのブロック図である。
【符号の説明】
【００５９】
１  ディジタルフィルタ、２  ゲインコントローラ、３  ＤＣディザ生成部、４  加算器（第１の加算器）、５  第１のΔΣ変調器、６  第２のΔΣ変調器、７  減算器、８  ＰＷＭ変換器（パルス変換器）、９  アナログフィルタ、１５  ΔΣ変調器、２０  パルス幅調整部（ファクタ調整部）、２１〜２３  Ｄフリップフロップ回路、２４  セレクタ、２５  ＡＮＤ回路、２６  Ｄフリップフロップ回路、２７  ＯＲ回路、３０  第２の加算器（選択出力部）、３１  インバータ（選択出力部、出力許可部）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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