(57)【要約】【課題】リーク電流を大きく増加させずに動作周波数を高速化すること。【解決手段】出力端子Ｖｏｕｔ１，Ｖｏｕｔ２に接続されるＮＭＯＳトランジスタＭ１１，Ｍ１２は、不純物濃度を通常の濃度よりも少なくしてドレイン・ソース間の寄生容量を低減化したトランジスタで構成されている。定電流源Ｉｂｉａｓを構成するＮＭＯＳトランジスタＭ１０は、通常の不純物濃度を持つトランジスタで構成されている。これにより、電源と接地との間にＭＯＳトランジスタを縦積みするカスコード構成の回路をリーク電流を大きく増加させずに高速化することができる。【選択図】        図１
2005086182.tif 000002
【特許請求の範囲】
【請求項１】
電源と接地との間にＭＯＳトランジスタを縦積みするカスコード構成の回路を含む半導体集積回路装置において、
前記カスコード構成の回路は、
負荷素子が接続されるノードに接続されるＭＯＳトランジスタが不純物濃度を通常の濃度よりも少なくしてドレイン・ソース間の寄生容量を低減化したＭＯＳトランジスタで構成され、
負荷素子が接続されるノードに接続されるＭＯＳトランジスタ以外のＭＯＳトランジスタの１つ以上が通常の不純物濃度を持つＭＯＳトランジスタで構成される、
ことを特徴とする半導体集積回路装置。
【請求項２】
前記負荷素子が接続されるノードに接続されるＭＯＳトランジスタ以外のＭＯＳトランジスタには、定電流源を構成するＭＯＳトランジスタが含まれることを特徴とする請求項１に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路装置に関するものである。
【背景技術】
【０００２】
半導体集積回路装置では、電源と接地（グランド）との間に、ＭＯＳトランジスタを縦積みするカスコード構成の回路が多用される。カスコード構成の回路には、種々あるが、図４は、カスコード構成の回路の一例として示す抵抗負荷を持つソース共通差動回路である。図４において、差動対を構成するＮＭＯＳトランジスタＭ１，Ｍ２のソース電極は、共通に定電流源Ｉｂｉａｓを介して接地（グランド）に接続されている。定電流源Ｉｂｉａｓは、ＮＭＯＳトランジスタＭ３で構成されている。
【０００３】
また、ＮＭＯＳトランジスタＭ１，Ｍ２のドレイン電極は、それぞれ負荷である抵抗素子Ｒ１，Ｒ２を介して電源ＶＤＤに接続されている。ＮＭＯＳトランジスタＭ１のゲート電極は、一方の入力端子Ｖｉｎ１を構成し、ドレイン電極は、一方の出力端子Ｖｏｕｔ１を構成している。また、ＮＭＯＳトランジスタＭ２のゲート電極は、他方の入力端子Ｖｉｎ２を構成し、ドレイン電極は、他方の出力端子Ｖｏｕｔ２を構成している。なお、Ｃｊ１，Ｃｊ２は、それぞれドレイン・ソース間の寄生容量である。
【０００４】
次に、動作について説明する。一方の入力端子Ｖｉｎ１に正極性の信号が入力されると、他方の入力端子Ｖｉｎ２には、負極性の信号が入力される。そして、出力端子Ｖｏｕｔ１，Ｖｏｕｔ２には、入力端子Ｖｉｎ１，Ｖｉｎ２に入力される信号の反転信号が現れる。つまり、本回路は、ロジック的には、インバータとして動作する。電流モードロジック回路のインタフェースでは、このようなインバータがよく用いられる。
【０００５】
ここに、本回路の動作速度として、論理振幅が３ｄＢ減衰しても回路が動作する周波数ｆは、回路の負荷容量をＣｔｏｔとすると、ｆ＝１／（２πＲ１・Ｃｔｏｔ）となると考えられる。例えば、Ｒ１＝３ｋΩ、Ｃｔｏｔ＝１０ｐＦとすると、動作速度は、約５．３ＧＨｚとなる。この周波数ｆは、目安であり、回路の設計手法によっては、最高動作周波数はこの周波数ｆに対し高くも低くもなるが、この式から、論理振幅を下げずに、かつ消費電流を増やさずに、つまり負荷抵抗値を変えずに、動作速度をより高速にするには、回路の負荷容量Ｃｔｏｔを小さくすればよいことが分かる。
【０００６】
この負荷容量Ｃｔｏｔの内訳は、ＮＭＯＳトランジスタＭ１，Ｍ２のドレイン・ソース間の寄生容量Ｃｊ１，Ｃｊ２、負荷抵抗素子Ｒ１，Ｒ２の寄生容量、配線の寄生容量、出力負荷のゲート容量等である。この中で最も影響するのは。負荷素子が接続されるノードに接続されるＭＯＳトランジスタ以外のＭＯＳトランジスタＮＭＯＳトランジスタＭ１，Ｍ２のドレイン・ソース間の寄生容量Ｃｊ１，Ｃｊ２である。
【０００７】
そこで、例えば、非特許文献１や特許文献１では、不純物濃度を少なくして空乏層の幅を広くすることでドレイン・ソース間の寄生容量を低減したＭＯＳトランジスタ（Depletion-Extended Transistor、以降「ＤＥＴ」という）が提案されているので、このＭＯＳトランジスタを用いれば、負荷容量Ｃｔｏｔが小さくなり、回路構成を変えずに動作周波数を高速化することが可能である。
【０００８】
【非特許文献１】“A 1.4dB Insertion-Loss,5GHz Transmit/Receive Switch Utilizing Novel Depletion-Extended Transistor(DETs) in 0.18μm CMOS Process”,T.Ohnakado,at,el.,2002 Symposium on VLSI Technology Digest of Technical Paper,16.4,Jun.2002.
【特許文献１】特開２００３−１３３４３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記の不純物濃度を少なくして空乏層の幅を広くすることでドレイン容量を低減したＤＥＴは、リーク電流が増加するという問題がある。
【００１０】
この発明は、上記に鑑みてなされたものであり、電源と接地との間にＭＯＳトランジスタを縦積みするカスコード構成の回路において、リーク電流を大きく増加させずに動作周波数を高速化することができる半導体集積回路装置を得ることを目的とする。
【課題を解決するための手段】
【００１１】
上述した課題を解決し、目的を達成するために、この発明では、電源と接地との間にＭＯＳトランジスタを縦積みするカスコード構成の回路を含む半導体集積回路装置において、前記カスコード構成の回路は、負荷素子が接続されるノードに接続されるＭＯＳトランジスタが不純物濃度を通常の濃度よりも少なくしてドレイン・ソース間の寄生容量を低減化したＭＯＳトランジスタで構成され、負荷素子が接続されるノードに接続されるＭＯＳトランジスタ以外のＭＯＳトランジスタの１つ以上が通常の不純物濃度を持つＭＯＳトランジスタで構成されることを特徴とする。
【００１２】
この発明によれば、負荷素子が接続されるノードでは、ドレイン・ソース間の寄生容量を低減化したＭＯＳトランジスタを用いるので、負荷容量が低減でき、回路動作の高速化が図れる。このとき、通常の不純物濃度を持つＭＯＳトランジスタが介在するので、リーク電流の増加が抑制される。
【発明の効果】
【００１３】
以上説明したように、この発明によれば、電源と接地との間にＭＯＳトランジスタを縦積みするカスコード構成の回路をリーク電流を大きく増加させずに動作周波数を高速化することができる。
【発明を実施するための最良の形態】
【００１４】
以下に添付図面を参照して、この発明にかかる半導体集積回路装置の好適な実施の形態を詳細に説明する。
【００１５】
実施の形態１．
図１は、この発明の実施の形態１である半導体集積回路装置の構成を示す回路図である。図１において、電源ＶＤＤには、負荷素子であるＰＭＯＳトランジスタＭ１３，Ｍ１４のソース電極が共通に接続されている。ＰＭＯＳトランジスタＭ１３，Ｍ１４のゲート電極は、共通にバイアス端子Ｖｂｉａｓに接続されている。ＰＭＯＳトランジスタＭ１３のドレイン電極は、一方の出力端子Ｖｏｕｔ１とＮＭＯＳトランジスタＭ１１のソース電極とに接続されている。ＮＭＯＳトランジスタＭ１１のゲート電極は、一方の入力端子Ｖｉｎ１を構成している。
【００１６】
ＰＭＯＳトランジスタＭ１４のドレイン電極は、他方の出力端子Ｖｏｕｔ２とＮＭＯＳトランジスタＭ１２のソース電極とに接続されている。ＮＭＯＳトランジスタＭ１２のゲート電極は、他方の入力端子Ｖｉｎ１を構成している。ＮＭＯＳトランジスタＭ１１，Ｍ１２のドレイン電極は、共通に定電流源Ｉｂｉａｓを介して接地（グランド）に接続されている。定電流源Ｉｂｉａｓは、ＮＭＯＳトランジスタＭ１０で構成されている。
【００１７】
このようなカスコード構成の回路において、出力端子Ｖｏｕｔ１，Ｖｏｕｔ２に接続される差動対のＮＭＯＳトランジスタＭ１１，Ｍ１２は、不純物濃度を通常の濃度よりも少なくしてドレイン・ソース間の寄生容量を低減化したＤＥＴで構成されている。具体的には、ＮＭＯＳトランジスタＭ１１，Ｍ１２の不純物濃度は、１０１５ｃｍ−３程度である。そして、定電流源Ｉｂｉａｓを構成するＮＭＯＳトランジスタＭ１０は、通常の不純物濃度を持つトランジスタ（以降、単に「通常のトランジスタ」という）で構成されている。具体的には、ＮＭＯＳトランジスタＭ１０の不純物濃度は、１０１７ｃｍ−３程度である。
【００１８】
このように構成すれば、ＮＭＯＳトランジスタＭ１１，Ｍ１２は、ドレイン・ソース間の寄生容量が小さくなり、回路が高速に動作する。そして、定電流源Ｉｂｉａｓは、通常のトランジスタで構成されているので、リーク電流を抑制することができる。
【００１９】
なお、負荷素子であるＰＭＯＳトランジスタＭ１３，Ｍ１４は、基本的には、どちらのトランジスタを用いても良い。ＤＥＴを使用すれば、ドレイン・ソース間の寄生容量の低減化よる高速動作に好影響があり、通常のトランジスタを使用すれば、リーク電流抑制の効果がある。
【００２０】
同様の考えを図４に示した回路に適用することができる。すなわち、図４において、出力端子Ｖｏｕｔ１，Ｖｏｕｔ２に接続されるＮＭＯＳトランジスＭ１，Ｍ２をＤＥＴで構成し、定電流源Ｉｂｉａｓを構成するＮＭＯＳトランジスタＭ３を通常のトランジスタで構成する。これによって、ドレイン・ソース間の寄生容量Ｃｊ１，Ｃｊ２が小さくなり、回路が高速に動作する。しかも、定電流源Ｉｂｉａｓが通常のトランジスタで構成されているので、リーク電流を抑えることができる。
【００２１】
実施の形態２．
図２は、この発明の実施の形態２である半導体集積回路装置の構成を示す回路図である。図２において、電源ＶＤＤには、負荷抵抗素子Ｒ２１，Ｒ２２の一端が共通に接続されている。負荷抵抗素子Ｒ２１の他端には、ＭＯＳトランジスタＭ２７のソース電極とＭＯＳトランジスタＭ２９のソース電極とＭＯＳトランジスタＭ３０のゲート電極とＭＯＳトランジスタＭ３２のゲート電極とが接続されている。負荷抵抗素子Ｒ２２の他端には、ＭＯＳトランジスタＭ２８のソース電極とＭＯＳトランジスタＭ２９のゲート電極とＭＯＳトランジスタＭ３０のソース電極とＭＯＳトランジスタＭ３１のゲート電極とが接続されている。
【００２２】
また、電源ＶＤＤには、負荷抵抗素子Ｒ２３，Ｒ２４の一端が共通に接続されている。負荷抵抗素子Ｒ２３の他端には、ＭＯＳトランジスタＭ３１のソース電極とＭＯＳトランジスタＭ３３のソース電極とＭＯＳトランジスタＭ３４のゲート電極とが接続され、さらに外部の反転出力端（Ｑのバー）に接続される。負荷抵抗素子Ｒ２４の他端には、ＭＯＳトランジスタＭ３２のソース電極とＭＯＳトランジスタＭ３３のゲート電極とＭＯＳトランジスタＭ３４のソース電極とが接続され、さらに外部の出力端（Ｑ）に接続される。
【００２３】
ＭＯＳトランジスタＭ２７のゲート電極には、信号Ｄａｔａが入力され、ＭＯＳトランジスタＭ２８のゲート電極には、信号Ｄａｔａの反転信号（Ｄａｔａのバー）が入力される。差動対を構成するＭＯＳトランジスタＭ２７，Ｍ２８のドレイン電極は、共通にＭＯＳトランジスタＭ２３のドレイン電極に接続されている。ＭＯＳトランジスタＭ２３のゲート電極には、クロック信号Ｃｌｏｃｋが入力される。
【００２４】
差動対を構成するＭＯＳトランジスタＭ２９，Ｍ３０のドレイン電極は、共通にＭＯＳトランジスタＭ２４のドレイン電極に接続され、ＭＯＳトランジスタＭ２４のゲート電極には、クロック信号Ｃｌｏｃｋの反転信号（Ｃｌｏｃｋのバー）が入力される。差動対を構成するＭＯＳトランジスタＭ２３，Ｍ２４のドレイン電極は、共通に定電流源を構成するＭＯＳトランジスタＭ２１のドレイン電極に接続されている。ＭＯＳトランジスタＭ２１のソース電極は、接地（グランド）されている。ＭＯＳトランジスタＭ２１のゲート電極には、制御信号Ｖｃｓが入力される。
【００２５】
差動対を構成するＭＯＳトランジスタＭ３１，Ｍ３２のドレイン電極は、共通にＭＯＳトランジスタＭ２５のドレイン電極に接続され、ＭＯＳトランジスタＭ２５のゲート電極には、クロック信号Ｃｌｏｃｋの反転信号（Ｃｌｏｃｋのバー）が入力される。差動対を構成するＭＯＳトランジスタＭ３３，Ｍ３４のドレイン電極は、共通にＭＯＳトランジスタＭ２６のドレイン電極に接続され、ＭＯＳトランジスタＭ２６のゲート電極には、クロック信号Ｃｌｏｃｋの反転信号（Ｃｌｏｃｋのバー）が入力される。差動対を構成するＭＯＳトランジスタＭ２５，Ｍ２６のドレイン電極は、共通に定電流源を構成するＭＯＳトランジスタＭ２２のドレイン電極に接続されている。ＭＯＳトランジスタＭ２２のソース電極は、接地（グランド）されている。ＭＯＳトランジスタＭ２２のゲート電極には、制御信号Ｖｃｓが入力される。
【００２６】
このようなカスコード構成の回路において、負荷抵抗素子Ｒ２１，Ｒ２２，Ｒ２３，Ｒ２４が接続されるノードに接続されるＭＯＳトランジスタＭ２７，Ｍ２８，Ｍ２９，Ｍ３０，Ｍ３１，Ｍ３２，Ｍ３３，Ｍ３４は、それぞれＤＥＴで構成されている。そして、定電流源を構成するＭＯＳトランジスタＭ２１，Ｍ２２は、通常のトランジスタで構成されている。
【００２７】
このように構成すれば、回路の出力ノードでの負荷容量が低減されるので、回路が高速に動作する。そして、定電流源は、通常のトランジスタで構成されているので、リーク電流が低減される。なお、ＭＯＳトランジスタＭ２３，Ｍ２４，Ｍ２５，Ｍ２６は、基本的には、どちらのトランジスタを用いても良い。ＤＥＴを使用すれば、ドレイン・ソース間の寄生容量の低減化よる高速動作に好影響があり、通常のトランジスタを使用すれば、リーク電流抑制の効果がある。
【００２８】
実施の形態３．
図３は、この発明の実施の形態３である半導体集積回路装置の構成を示す回路図である。図３において、電源ＶＤＤには、負荷抵抗素子Ｒ３１，Ｒ３２の一端が共通に接続されている。負荷抵抗素子Ｒ３１の他端には、ＭＯＳトランジスタＭ４９のソース電極とＭＯＳトランジスタＭ４８のソース電極とＭＯＳトランジスタＭ５１のソース電極とＭＯＳトランジスタＭ５２のゲート電極とＭＯＳトランジスタＭ５４のゲート電極とが接続されている。負荷抵抗素子Ｒ３２の他端には、ＭＯＳトランジスタＭ５０のゲート電極とＭＯＳトランジスタＭ５１のゲート電極とＭＯＳトランジスタＭ５２のソース電極とＭＯＳトランジスタＭ５３のゲート電極とが接続されている。
【００２９】
また、電源ＶＤＤには、負荷抵抗素子Ｒ３３，Ｒ３４の一端が共通に接続されている。負荷抵抗素子Ｒ３３の他端には、ＭＯＳトランジスタＭ５３のソース電極とＭＯＳトランジスタＭ５５のソース電極とＭＯＳトランジスタＭ５６のゲート電極とが接続され、さらに外部の反転出力端（Ｑのバー）に接続される。負荷抵抗素子Ｒ３４の他端には、ＭＯＳトランジスタＭ５４のソース電極とＭＯＳトランジスタＭ５５のゲート電極とＭＯＳトランジスタＭ５６のソース電極とが接続され、さらに外部の出力端（Ｑ）に接続される。
【００３０】
ＭＯＳトランジスタＭ４９のゲート電極には、信号Ｂｉｎが入力され、ＭＯＳトランジスタＭ５０のゲート電極には、信号Ｂｉｎの反転信号（Ｂｉｎのバー）が入力される。差動対を構成するＭＯＳトランジスタＭ４９，Ｍ５０のドレイン電極は、共通にＭＯＳトランジスタＭ４７のソース電極に接続されている。ＭＯＳトランジスタＭ４７のゲート電極には、信号Ａｉｎの反転信号（Ａｉｎのバー）が入力される。
【００３１】
差動対を構成するＭＯＳトランジスタＭ４７，Ｍ４８のドレイン電極は、共通にＭＯＳトランジスタＭ４３のソース電極に接続されている。ＭＯＳトランジスタＭ４８のゲート電極には、信号Ａｉｎが入力される。差動対を構成するＭＯＳトランジスタＭ５１，Ｍ５２のドレイン電極は、共通にＭＯＳトランジスタＭ４４のソース電極に接続されている。ＭＯＳトランジスタＭ４３のゲート電極には、クロック信号Ｃｌｏｃｋが入力される。ＭＯＳトランジスタＭ４４のゲート電極には、クロック信号Ｃｌｏｃｋの反転信号（Ｃｌｏｃｋのバー）が入力される。
【００３２】
差動対を構成するＭＯＳトランジスタＭ５３，Ｍ５４のドレイン電極は、共通にＭＯＳトランジスタＭ４５のソース電極に接続されている。差動対を構成するＭＯＳトランジスタＭ５５，Ｍ５６のドレイン電極は、共通にＭＯＳトランジスタＭ４６のソース電極に接続されている。ＭＯＳトランジスタＭ４５のゲート電極には、クロック信号Ｃｌｏｃｋの反転信号（Ｃｌｏｃｋのバー）が入力される。ＭＯＳトランジスタＭ４６のゲート電極には、クロック信号Ｃｌｏｃｋが入力される。
【００３３】
差動対を構成するＭＯＳトランジスタＭ４３，Ｍ４４のドレイン電極は、共通に定電流源を構成するＭＯＳトランジスタＭ４１のドレイン電極に接続されている。ＭＯＳトランジスタＭ４１のソース電極は、接地（グランド）されている。差動対を構成するＭＯＳトランジスタＭ４５，Ｍ４６のドレイン電極は、共通に定電流源を構成するＭＯＳトランジスタＭ４２のドレイン電極に接続されている。ＭＯＳトランジスタＭ４２のソース電極は、接地（グランド）されている。ＭＯＳトランジスタＭ４１，Ｍ４２のゲート電極には、制御信号Ｖｃｓが入力される。
【００３４】
このようなカスコード構成の回路において、負荷抵抗素子Ｒ３１，Ｒ３２，Ｒ３３，Ｒ３４が接続されるノードに接続されるＭＯＳトランジスタＭ４９，Ｍ５０，Ｍ４８，Ｍ５１，Ｍ５２，Ｍ５３，Ｍ５４，Ｍ５５，Ｍ５６は、それぞれＤＥＴで構成されている。そして、定電流源を構成するＭＯＳトランジスタＭ４１，Ｍ４２は、それぞれ通常のトランジスタで構成されている。
【００３５】
このように構成すれば、回路の出力ノードでの負荷容量が低減されるので、回路が高速に動作する。そして、定電流源は、通常のトランジスタで構成されているので、リーク電流が低減される。なお、ＭＯＳトランジスタＭ４３，Ｍ４４，Ｍ４５，Ｍ４６は、基本的には、どちらのトランジスタを用いても良い。ＤＥＴを使用すれば、ドレイン・ソース間の寄生容量の低減化よる高速動作に好影響があり、通常のトランジスタを使用すれば、リーク電流抑制の効果がある。但し、ＭＯＳトランジスタＭ４７は、差動対の対称性の観点から、ＤＥＴを用いることが好ましい。
【００３６】
なお、各実施の形態では、定電流源を構成するＭＯＳトランジスタを通常のトランジスタで構成すると説明したが、この発明は、これに限定されるものではなく、負荷素子が接続されるノードに接続されるＭＯＳトランジスタ以外のＭＯＳトランジスタの１つ以上が通常の不純物濃度を持つＭＯＳトランジスタで構成されていれば、同様に、カスコード構成の回路において、リーク電流の増加を抑制しつつ回路の高速化を図ることができる。
【産業上の利用可能性】
【００３７】
以上のように、この発明にかかる半導体集積回路装置は、電源と接地との間にＭＯＳトランジスタを縦積みするカスコード構成の回路を高速化するのに有用である。
【図面の簡単な説明】
【００３８】
【図１】この発明の実施の形態１である半導体集積回路装置の構成を示す回路図である。
【図２】この発明の実施の形態２である半導体集積回路装置の構成を示す回路図である。
【図３】この発明の実施の形態３である半導体集積回路装置の構成を示す回路図である。
【図４】カスコード構成の回路の一例として示す抵抗負荷を持つソース共通差動回路である。
【符号の説明】
【００３９】
Ｍ１，Ｍ２，Ｍ１１，Ｍ１２，Ｍ２７〜Ｍ３４，Ｍ４８〜Ｍ５６  不純物濃度を低くしたＭＯＳトランジスタ
Ｍ３，Ｍ１０，Ｍ２１，Ｍ２２，Ｍ４１，Ｍ４２  通常の不純物濃度で構成されるＭＯＳトランジスタ
Ｒ１，Ｒ２，Ｒ２１〜Ｒ２４，Ｒ３１〜Ｒ３４  負荷抵抗素子
Ｍ１３，Ｍ１４  負荷素子
【図１】
2005086182.tif 000003
【図２】
2005086182.tif 000004
【図３】
2005086182.tif 000005
【図４】
2005086182.tif 000006