(57)【要約】【課題】  Ａ／Ｄ変換回路とＣＰＵを内蔵する半導体集積回路において、Ａ／Ｄ変換回路を使用する場合、外部から入力されるアナログ値に変化がない場合でもＡ／Ｄ変換回路からの変換完了通知を受けてＣＰＵはメインとなるプログラム処理を中断してＡ／Ｄ変換結果を確認する必要があり、さらにはもう一度Ａ／Ｄ変換を行わせて変換結果を再確認する必要があった。【解決手段】  Ａ／Ｄ変換回路２は、外部から入力されＡ／Ｄ変換対象のアナログ信号の信号レベルに変化がある場合にのみ、Ａ／Ｄ変換動作を完了しＣＰＵ６に対してＡ／Ｄ変換の完了通知（信号１０９）を発行する。さらに、その場合に、その時のアナログ信号の信号レベルが過渡状態を過ぎて定常状態にあることを確認してから完了通知を発生させることにより、完了通知受理後のＣＰＵ６のＡ／Ｄ変換結果の確認動作を省略させることができ、ＣＰＵ６の負担を軽減できる。【選択図】  図１
2005252654.tif 000002
【特許請求の範囲】
【請求項１】
１系統以上のアナログ入力端子を有し、前記アナログ入力端子から入力されるアナログ信号をＡ／Ｄ変換するＡ／Ｄ変換回路と、ＣＰＵとを内蔵した半導体集積回路であって、
前記Ａ／Ｄ変換回路は、前記アナログ入力端子から入力されたアナログ信号の信号レベルの変化を検知する機能を有し、かつ前記アナログ信号の信号レベルの変化を検知している場合にのみＡ／Ｄ変換動作を完了させるとともに、前記ＣＰＵに対してＡ／Ｄ変換の完了を通知する機能を有することを特徴とする半導体集積回路。
【請求項２】
前記Ａ／Ｄ変換回路は、前記アナログ信号の信号レベルの変化を検知している場合に、１度目のＡ／Ｄ変換動作を完了させた後に、前記アナログ信号に対して２度目のＡ／Ｄ変換動作を行い、かつ１度目と２度目のＡ／Ｄ変換結果に差分がないときに、前記ＣＰＵに対してＡ／Ｄ変換の完了を通知する請求項１に記載の半導体集積回路。
【請求項３】
前記Ａ／Ｄ変換回路は、前記アナログ信号の信号レベルの変化を検知していない場合に、Ａ／Ｄ変換動作を中断する請求項１または２に記載の半導体集積回路。
【請求項４】
前記Ａ／Ｄ変換回路は、前記アナログ信号の信号レベルの変化を検知していない場合に、Ａ／Ｄ変換動作を中断し、同一または別のアナログ入力端子から入力されるアナログ信号に対してＡ／Ｄ変換動作を開始する請求項１または２に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、汎用マイクロコントローラなどの半導体集積回路に関するものである。
【背景技術】
【０００２】
従来、１系統以上のアナログ入力端子を有するＡ／Ｄ変換回路とＣＰＵを内蔵した半導体集積回路において、Ａ／Ｄ変換を行う場合、アナログ入力端子から入力されたアナログ信号の信号レベルの変化如何に関わらずＡ／Ｄ変換動作を実行するとともに、Ａ／Ｄ変換完了時にはＣＰＵに対してＡ／Ｄ変換の完了を通知していた。また、ＣＰＵは完了通知を受けて、メインプログラムの実行を一時中断してＡ／Ｄ変換結果を確認するとともに、もう一度Ａ／Ｄ変換動作を実行することでＡ／Ｄ変換結果の精度を高めていた。
【特許文献１】特開昭６１−１２３９９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記従来の構成では、Ａ／Ｄ変換回路はＣＰＵに対してＡ／Ｄ変換の完了通知を発行するが、この完了通知は、アナログ信号の信号レベルの変化如何に関わらずＡ／Ｄ変換動作を実行し、発行されるため、ＣＰＵは完了通知が発行される度にメインプログラムの処理を一時中断してＡ／Ｄ変換結果を確認する必要があり、ＣＰＵの負担が増加し，ＣＰＵを含めたハードウェア資源を有効に活用できていなかった。
【０００４】
また、Ａ／Ｄ変換結果がアナログ信号の信号レベルが安定していない時の変換結果である可能性があるため、ＣＰＵは変換完了通知を受けた際に、Ａ／Ｄ変換動作をもう一度行わせて変換結果の再確認を行う必要があり、ＣＰＵの負担が増加した。
【０００５】
また、アナログ信号の信号レベルの変化如何に関わらずＡ／Ｄ変換動作を実行するため、不要な電力消費が発生していた。
【０００６】
また、アナログ入力端子が複数ある場合には、信号レベルに変化のない端子のＡ／Ｄ変換に時間を要するため、信号レベルに変化があるアナログ入力端子のＡ／Ｄ変換動作を開始するまでの遅延時間が長くなるという課題があった。
【０００７】
本発明の目的は、Ａ／Ｄ変換動作時のＣＰＵの負担を軽減できる、またさらには低消費電力化やアナログ入力端子の高速センシングも可能となる半導体集積回路を提供することである。
【課題を解決するための手段】
【０００８】
本発明の半導体集積回路は、１系統以上のアナログ入力端子を有し、アナログ入力端子から入力されるアナログ信号をＡ／Ｄ変換するＡ／Ｄ変換回路と、ＣＰＵとを内蔵した半導体集積回路であって、Ａ／Ｄ変換回路は、アナログ入力端子から入力されたアナログ信号の信号レベルの変化を検知する機能を有し、かつアナログ信号の信号レベルの変化を検知している場合にのみＡ／Ｄ変換動作を完了させるとともに、ＣＰＵに対してＡ／Ｄ変換の完了を通知する機能を有することを特徴とする。
【０００９】
この構成によれば、アナログ信号の信号レベルが変化している場合にのみ、Ａ／Ｄ変換の完了をＣＰＵに通知するため、従来のようにアナログ信号の信号レベルの変化如何に関わらずＡ／Ｄ変換動作を実行し、ＣＰＵに通知される場合に比べ、ＣＰＵの負担を軽減できる。
【００１０】
また、本発明において、Ａ／Ｄ変換回路は、アナログ信号の信号レベルの変化を検知している場合に、１度目のＡ／Ｄ変換動作を完了させた後に、アナログ信号に対して２度目のＡ／Ｄ変換動作を行い、かつ１度目と２度目のＡ／Ｄ変換結果に差分がないときに、ＣＰＵに対してＡ／Ｄ変換の完了を通知することが好ましい。
【００１１】
これにより、１度目と２度目のＡ／Ｄ変換結果に差分がない、すなわちアナログ信号の信号レベルが安定した後でＡ／Ｄ変換の完了を通知する。したがって、Ａ／Ｄ変換動作が完了した場合に、その時のアナログ信号の信号レベルが過渡状態を過ぎて定常状態にあることを確認してからＡ／Ｄ変換の完了を通知することにより、完了通知受理後のＣＰＵのＡ／Ｄ変換結果の確認動作を省略し、ＣＰＵの負担を軽減できる。
【００１２】
また、本発明において、Ａ／Ｄ変換回路は、アナログ信号の信号レベルの変化を検知していない場合に、Ａ／Ｄ変換動作を中断することが好ましい。
【００１３】
これにより、低消費電力化を実現できる。
【００１４】
また、本発明において、Ａ／Ｄ変換回路は、アナログ信号の信号レベルの変化を検知していない場合に、Ａ／Ｄ変換動作を中断し、同一または別のアナログ入力端子から入力されるアナログ信号に対してＡ／Ｄ変換動作を開始することが好ましい。
【００１５】
このように、Ａ／Ｄ変換動作を中断するとともに、同一または別のアナログ入力端子のアナログ信号をＡ／Ｄ変換することで、高速なアナログ入力端子のセンシングを実現できる。
【発明の効果】
【００１６】
以上のように本発明によれば、Ａ／Ｄ変換動作を適切に処理することで、ＣＰＵの負担軽減、低消費電力化、アナログ入力端子の高速センシングを実現することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について図面を用いて説明する。
【００１８】
図１は、本発明の実施の形態の半導体集積回路の構成を示すブロック図である。図１において、１は半導体集積回路、２はＡ／Ｄ変換回路、６はＣＰＵであり、Ａ／Ｄ変換回路２とＣＰＵ６は半導体集積回路１に内蔵されている。
【００１９】
３はアナログ入力端子Ｔ１０１、Ｔ１０２から入力されるアナログ信号１０１、１０２のいずれかを選択して選択したアナログ信号をアナログ信号１０４として出力するアナログ入力選択回路、４は入力されるアナログ信号１０４のＡ／Ｄ変換を行い、デジタル変換結果１０５を出力するＡ／Ｄ変換処理回路である。５は入力されたデジタル変換結果１０５を格納し、かつ変換動作制御信号１０６によりＡ／Ｄ変換処理回路４のＡ／Ｄ変換動作を制御し、かつ入力端子切替信号１０７によりアナログ入力選択回路３に対してアナログ信号１０１、１０２のどちらをＡ／Ｄ変換処理回路４に入力するかを選択させ、かつＡ／Ｄ変換完了時にＣＰＵ６に対してＡ／Ｄ変換完了信号１０９を出力するＡ／Ｄ変換制御回路である。
【００２０】
ＣＰＵ６はＡ／Ｄ変換制御回路５に対して、Ａ／Ｄ変換の開始を制御するためのＡ／Ｄ変換開始信号１０８と、Ａ／Ｄ変換に使用する変換用クロック１１１を出力する。また、ＣＰＵ６は内部バス１１０を介して、Ａ／Ｄ変換制御回路５からＡ／Ｄ変換結果を取得する。７、８はアナログ信号１０１、１０２に付加された抵抗であり、この抵抗７、８の一端は基準電圧２０に接続されている。
【００２１】
図２は、図１におけるＡ／Ｄ変換制御回路５の構成図である。
【００２２】
図２において、１３はデジタル変換結果１０５を変換用クロック１１１をトリガとして取り込むＡ／Ｄ変換結果格納レジスタで、変換用クロック１１１が入力されると１ビットずつ右にシフトしていくものとする。１６はＡ／Ｄ変換完了時にＡ／Ｄ変換結果格納レジスタ１３の値を格納するためのメモリレジスタ、１５はＡ／Ｄ変換開始時にメモリレジスタ１６の値を格納するとともに変換用クロック１１１によってビットがシフトするバッファレジスタである。
【００２３】
図３はバッファレジスタ１５の動作を表したフローであり、変換用クロック１１１が入力されるとバッファレジスタ１５の各ビットは１ビットずつ右にシフトしている。なお、最上位ビットであるＢ９のシフト先はＢ０であるものとする。１４はＡ／Ｄ変換結果格納レジスタ１３とバッファレジスタ１５のビット比較を行う比較回路である。
【００２４】
９はＡ／Ｄ変換完了ビット数カウンタであり、Ａ／Ｄ変換が完了したビット数をカウントする機能を有する。１０、１１、１２はＡ／Ｄ変換完了ビット数カウンタ９に内蔵されており、１１はＡ／Ｄ変換動作を中断させて変換結果の途中比較を行うビット数を定義するための比較用レジスタ、１２はＡ／Ｄ変換されたビット数をカウントするカウント用レジスタ、１０は比較用レジスタ１１とカウント用レジスタ１２の値を比較する比較回路であり、前述の比較結果が一致した場合には一致信号１１４を出力し、カウント用レジスタ１２のカウント値がＡ／Ｄ変換結果格納レジスタ１３に格納できるビット数と同一になった場合に変換完了信号１１５を出力する。ここでは、Ａ／Ｄ変換結果格納レジスタ１３、バッファレジスタ１５、メモリレジスタ１６はそれぞれ１０ビットであるものとし、カウント用レジスタ１２のカウント値が１０進法で「１０」になった場合に変換完了信号１１５が出力されるものとする。
【００２５】
１７はＡ／Ｄ変換制御回路５におけるコントロール回路であり、変換結果比較回路１４に対して比較開始信号１１９の出力を行い、比較一致信号１１８を受け取る。また、信号線１１７を介してメモリレジスタ１６に、信号線１２０を介してＡ／Ｄ変換結果格納レジスタ１３にアクセスすることができ、Ａ／Ｄ変換完了時にはＡ／Ｄ変換結果格納レジスタ１３のデータをメモリレジスタ１６にコピーする。１８、１９はコントロール回路１７に内蔵されており、１８はアナログ入力端子から入力されるアナログ信号の信号レベルに変化があった場合にセットされるアナログ信号変化検出フラグである。１９は低消費モード設定フラグであり、Ａ／Ｄ変換制御回路５の動作モードを設定するものである。なお、アナログ信号変化検出フラグ１８は、比較一致信号１１８がネゲートされるとセットされる。また、アナログ信号１０１、１０２のそれぞれにアナログ信号変化検出フラグ１８は搭載されている。また、低消費モードの設定は、ＬＳＩを動作させるタイミングで決定し、低消費モード設定フラグ１９の設定は、内部バス１１０を介して、ＣＰＵ６が行う。
【００２６】
以下、本実施の形態の半導体集積回路の動作を、図４の制御フロー図に基づいて説明する。
【００２７】
Ａ／Ｄ変換回路２は、半導体集積回路１の電源をオフ（Ｓ０）からオンに立上げることでスタンバイ状態に遷移する（Ｓ１）。
【００２８】
Ａ／Ｄ変換回路２を使用する場合、ＣＰＵ６は最初に内部バス１１０を介して比較用レジスタ１１にＡ／Ｄ変換を一時中断するビット数を入力する（Ｓ２）。ここでは、１０進数における「３」を設定する。
【００２９】
次に、ＣＰＵ６はＡ／Ｄ変換回路５に対して変換用クロック１１１を供給するとともに、Ａ／Ｄ変換開始信号１０８を出力する。これにより、コントロール回路１７はアナログ入力選択回路３に対して入力端子切替信号１０７を出力してアナログ信号を選択するとともに、Ａ／Ｄ変換処理回路４に対して変換動作制御信号１０６を出力してＡ／Ｄ変換処理回路４にＡ／Ｄ変換動作を開始させる（Ｓ３）。ここでは、アナログ信号１０１が選択されるものとする。また、Ａ／Ｄ変換開始信号１０８の出力を受けて、メモリレジスタ１６の値はバッファレジスタ１５にコピーされる（Ｓ４）。
【００３０】
Ａ／Ｄ変換処理回路４から出力されるデジタル変換結果１０５は、Ａ／Ｄ変換結果格納レジスタ１３に入力されるが、比較用レジスタ１１に設定した「３」と一致する３ビットの変換が完了した時点で比較回路１０から一致信号１１４が出力される。
【００３１】
図５は３ビットのＡ／Ｄ変換動作が完了した時のＡ／Ｄ変換結果格納レジスタ１３とバッファレジスタ１５の状態を表している。Ａ／Ｄ変換結果格納レジスタ１３のＡ９、Ａ８、Ａ７はＡ／Ｄ変換処理回路４から出力されたデジタル変換結果であり、一致信号１１４を受けたコントロール回路１７は変換結果比較回路１４に比較開始信号１１９を出力して比較動作を開始させる（Ｓ５）。この時に比較されるのは図５のＡ９とＢ９、Ａ８とＢ８、Ａ７とＢ７であり、これらのビットの値が全て一致した場合には比較一致信号１１８を出力する。ここで、比較一致信号１１８が出力されない場合は、外部からのアナログ信号１０１が変化していることを表しているので、比較一致信号１１８が出力されるまでＡ／Ｄ変換を繰り返す（Ｓ１１〜）。
【００３２】
コントロール回路１７は、比較一致信号１１８を入力し（前述のビット比較結果が一致し）、かつアナログ信号変化検出フラグ１８がセットされていない時には、アナログ信号１０１の信号レベルに変化がないものと判断し、アナログ信号変化検出フラグ１８がセットされている時には、アナログ信号１０１の信号レベルに変化があるものと判断する。
【００３３】
アナログ信号１０１の信号レベルに変化がない場合には、低消費モード設定フラグ１９の設定値によって低消費モードか否かを判断し（Ｓ２１）、低消費モードであれば、残りの７ビットのＡ／Ｄ変換動作が完了するまでの時間をカウント用レジスタ１２でカウントし、変換完了信号１１５が出力されるまでの間、Ａ／Ｄ変換処理回路４を停止させることで低消費電力化を実現する（Ｓ２２）。低消費モードでない場合には、カウント用レジスタ１２をクリアする（Ｓ２３）とともに、入力端子切替信号１０７を発生させて、選択されるアナログ信号１０４を１０１から１０２に切り替える（Ｓ２４）ことで、高速にアナログ入力端子をセンシングすることが可能となる。また、低消費モードの場合も、変換完了信号１１５が出力されると、カウント用レジスタ１２をクリアする（Ｓ２３）とともに、入力端子切替信号１０７を発生させて、選択されるアナログ信号１０４を１０１から１０２に切り替える（Ｓ２４）ことで、高速にアナログ入力端子をセンシングすることが可能となる。Ｓ２４の後は、切り替えられたアナログ信号１０２対しＳ３からのＡ／Ｄ変換処理が行われることになる。
【００３４】
また、アナログ信号１０１の信号レベルに変化がある場合には、残りの７ビットのＡ／Ｄ変換動作を行い（Ｓ３１）、変換が完了して比較回路１０から変換完了信号１１５が出力されると、Ａ／Ｄ変換格納レジスタ１３とメモリレジスタ１６の全ビットの比較を行う（Ｓ３２）。このＳ３２での比較も変換結果比較回路１４が行う。この比較結果が一致すると、Ａ／Ｄ変換完了信号１０９が出力される（Ｓ３５）と同時に、アナログ信号変化検出フラグ１８はクリアされ（Ｓ３３）、Ａ／Ｄ変換結果格納レジスタ１３のデータをメモリレジスタ１６にコピーする（Ｓ３４）。なお、Ｓ３，Ｓ４，Ｓ５，Ｓ３１，Ｓ３２→Ｓ３のループは、Ｓ５で上位３ビットが安定した後に、下位ビットが安定するまでウェイトしている状態を表している。
【００３５】
図６は、アナログ信号１０１の変化とＡ／Ｄ変換完了信号１０９とアナログ信号変化検出フラグ１８の関係を表したものである。アナログ信号が変化している遷移状態の時に、アナログ信号変化検出フラグ１８がセットされ、定常状態になった後のＡ／Ｄ変換時にＡ／Ｄ変換格納レジスタ１３とメモリレジスタ１６のデータが一致（図６中の２回目の一致）することでＡ／Ｄ変換完了信号１０９が出力されると同時に、アナログ信号変化検出フラグ１８はクリアされ、Ａ／Ｄ変換結果格納レジスタ１３のデータをメモリレジスタ１６にコピーする。なお、図６中の１変換時間は、Ａ／Ｄ変換を行う基本時間を表し、図６では均等な時間のように示されているが、入力されるアナログに変化がある場合とない場合でその時間は異なる。
【００３６】
以上のように本実施の形態によれば、Ａ／Ｄ変換回路２は、外部から入力されＡ／Ｄ変換対象のアナログ信号の信号レベルに変化がある場合にのみ、Ａ／Ｄ変換動作を完了するとともに、ＣＰＵ６に対してＡ／Ｄ変換の完了通知（Ａ／Ｄ変換完了信号１０９）を発行する。さらに、Ａ／Ｄ変換動作を完了した場合に、その時のアナログ信号の信号レベルが過渡状態を過ぎて定常状態にあることを確認してから完了通知を発生させることにより、完了通知受理後のＣＰＵ６のＡ／Ｄ変換結果の確認動作を省略させる。これによりＣＰＵ６の負担を軽減できる。
【００３７】
また、アナログ信号の信号レベルに変化がない場合に、Ａ／Ｄ変換動作を中断するとともに、同一または別のアナログ入力端子のアナログ信号のＡ／Ｄ変換を開始することで、高速なアナログ入力端子のセンシングを実現できる。ここで、同一または別のアナログ入力端子のアナログ信号のＡ／Ｄ変換を開始させない場合には、Ａ／Ｄ変換動作を中断することで低消費電力化を実現できる。なお、実際のセットでは、アナログ入力端子が単一端子、複数端子のいずれの場合でも、Ａ／Ｄ変換は常に実施され、変換が完了したらまた変換するという動作をとるようにされる。
【産業上の利用可能性】
【００３８】
本発明にかかる半導体集積回路は、アナログ入力信号をＡ／Ｄ変換する際のＣＰＵの負担を軽減でき、汎用マイクロコントローラ等として有用である。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施の形態における半導体集積回路の概略構成図
【図２】本発明の実施の形態におけるＡ／Ｄ変換制御回路の概略構成図
【図３】本発明の実施の形態におけるバッファレジスタの動作を示す図
【図４】本発明の実施の形態における制御フロー図
【図５】本発明の実施の形態におけるＡ／Ｄ変換結果格納レジスタ、バッファレジスタおよび変換結果比較回路の動作を説明するための図
【図６】本発明の実施の形態におけるタイムチャート
【符号の説明】
【００４０】
１    半導体集積回路
２    Ａ／Ｄ変換回路
３    アナログ入力選択回路
４    Ａ／Ｄ変換処理回路
５    Ａ／Ｄ変換制御回路
６    ＣＰＵ（中央演算装置）
７    抵抗
８    抵抗
９    Ａ／Ｄ変換完了ビット数カウンタ
１０  比較回路
１１  比較用レジスタ
１２  カウント用レジスタ
１３  Ａ／Ｄ変換結果格納レジスタ
１４  変換結果比較回路
１５  バッファレジスタ
１６  メモリレジスタ
１７  コントロール回路
１８  アナログ信号変化検出フラグ
１９  低消費モード設定フラグ
１０１  アナログ信号
１０２  アナログ信号
１０４  アナログ信号
１０５  デジタル変換結果
１０６  変換動作制御信号
１０７  入力端子切替信号
１０８  Ａ／Ｄ変換開始信号
１０９  Ａ／Ｄ変換完了信号
１１０  内部バス
１１１  変換用クロック
１１２  カウント値
１１３  カウント値
１１４  一致信号
１１５  変換完了信号
１１６  カウンタリセット信号
１１７  信号線
１１８  比較一致信号
１１９  比較開始信号
１２０  信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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