(57)【要約】【課題】従来のパワーＭＯＳＦＥＴでは、ポリシリコンゲート電極の上端部で電界集中する問題があり、ゲート絶縁膜の破壊耐量が低下する問題があった。【解決手段】トレンチ内のｐ型ポリシリコンからなる第１のゲート電極上部にｎ型不純物を拡散して、第２のゲート電極を設ける。第１および第２のゲート電極の接合面がｐｎ接合となるので空乏層が広がり、電界集中を緩和できる。これによりトレンチ型パワーＭＯＳＦＥＴのゲート絶縁膜の破壊耐量を向上させることができる。【選択図】    図１
2005086140.tif 000002
【特許請求の範囲】
【請求項１】
一導電型半導体基板と、
前記半導体基板に設けたトレンチと、
少なくとも前記トレンチ内壁を覆う絶縁膜と、
前記トレンチ内に埋設された第１の電極と、
前記第１の電極上に設けられた第２の電極と、
前記基板表面で前記トレンチに隣接して設けられた一導電型領域と、
を具備することを特徴とする半導体装置。
【請求項２】
一導電型のドレイン領域を有する半導体基板と、
前記ドレイン領域表面に設けた逆導電型のチャネル層と、
前記半導体基板に設けたトレンチと、
少なくとも前記トレンチ内壁を覆う絶縁膜と、
前記トレンチ内に埋設された第１の電極と、
前記第１の電極上に設けられた第２の電極と、
前記チャネル層表面で前記トレンチに隣接して設けられた一導電型のソース領域と、
を具備することを特徴とする半導体装置。
【請求項３】
一導電型のドレイン領域を有する半導体基板と、
前記ドレイン領域表面に設けた逆導電型のチャネル層と、
前記半導体基板に設けたトレンチと、
少なくとも前記トレンチ内壁を覆う絶縁膜と、
前記トレンチ内に埋設された一導電型の半導体材料よりなる第１の電極と、
前記第１のゲート電極上に設けられた逆導電型の半導体材料よりなる第２の電極と、
前記チャネル層表面で前記トレンチに隣接して設けられた一導電型のソース領域と、
前記ソース領域間の前記チャネル層表面に設けられた逆導電型のボディコンタクト領域と、を具備することを特徴とする半導体装置。
【請求項４】
前記第１および第２の電極上を少なくとも覆う逆導電型不純物を含むシリコン酸化膜を有することを特徴とする請求項２または請求項３に記載の半導体装置。
【請求項５】
前記第１の電極と前記第２の電極との接合面を空乏化することを特徴とする請求項１から請求項３のいずれかに記載の半導体装置。
【請求項６】
前記第２の電極は前記トレンチに埋設されることを特徴とする請求項１から請求項３のいずれかに記載の半導体装置。
【請求項７】
前記第２の電極は、前記ソース領域と同程度以下の深さに設けられることを特徴とする請求項２または請求項３に記載の半導体装置。
【請求項８】
一導電型半導体基板表面にトレンチを形成する工程と、
少なくとも前記トレンチ内壁を覆う絶縁膜を形成する工程と、
前記トレンチ内に埋設された第１の電極を形成する工程と、
前記第１の電極上に設けられた第２の電極を形成する工程と、
前記基板表面で前記トレンチに隣接する一導電型領域を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項９】
半導体基板表面の一導電型のドレイン領域上に逆導電型のチャネル層を形成し、前記チャネル層を貫通し前記ドレイン領域に達するトレンチを形成する工程と、
前記トレンチ内壁に絶縁膜を形成する工程と、
前記トレンチ内に埋設される第１の電極を形成する工程と、
前記トレンチに隣接する前記チャネル層表面に一導電型のソース領域を形成する工程と、
前記第１のゲート電極上に第２の電極を形成する工程と、
前記トレンチ上を少なくとも覆う層間絶縁膜を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項１０】
半導体基板表面の一導電型のドレイン領域上に逆導電型のチャネル層を形成し、前記チャネル層を貫通し前記ドレイン領域に達するトレンチを形成する工程と、
前記トレンチ内壁に絶縁膜を形成する工程と、
一導電型不純物を含む半導体材料を前記トレンチ内に埋設して第１の電極を形成する工程と、
前記トレンチに隣接する前記チャネル層表面に一導電型のソース領域を形成する工程と、
前記第１の電極上に逆導電型の第２の電極を形成する工程と、
前記トレンチ上を少なくとも覆う層間絶縁膜を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項１１】
逆導電型不純物を含むシリコン酸化膜を少なくとも前記第１の電極上を覆って形成し、前記第２の電極は、前記逆導電型不純物を前記第１の電極上部に拡散して形成することを特徴とする請求項９または請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第２の電極は、逆導電型不純物を前記第１の電極上部に拡散して形成することを特徴とする請求項８から請求項１０のいずれかに記載の半導体装置の製造方法。
【請求項１３】
前記逆導電型不純物は、該逆導電型不純物の注入領域の深さが前記絶縁膜厚み以下になる条件でイオン注入されることを特徴とする請求項１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はトレンチ構造を有する縦型ＭＯＳＦＥＴの構造及びその製造方法に関する。
【背景技術】
【０００２】
従来の縦型ＭＯＳＦＥＴはトレンチ内にポリシリコンゲート電極を埋め込んで、その上に層間絶縁膜を介してソース電極が形成されている。
【０００３】
このような縦型ＭＯＳＦＥＴの構造をｐチャネル型を例に、図１３を参照して説明する。
【０００４】
表面にｎ−型チャネル層１１２を有し、その下部にｐ−型ドレイン領域１１１ａ、ｐ＋型ドレイン領域１１１ｂを有する半導体基板１１１に、多数のトレンチ１１３がｎ−型チャネル層１１２を超えてｐ−型ドレイン領域１１１ａに達する深さに形成されている。そのトレンチ１１３の表面にはゲート酸化膜１１４が形成され、更にその内部は多結晶シリコン等からなるゲート電極１１５が埋設されている。そしてチャネル層１１２の表面には隣接するトレンチ１１３の略中間にｎ＋型のボディコンタクト領域１１７が配設されている。そしてボディコンタクト領域１１７とトレンチ１１３とにそれぞれ隣接してｐ＋型のソース領域１１８が設けられている。ゲート電極１１５上にはＮＳＧ層１２２及びＢＰＳＧ層１２０が配置され、セル領域の全面にアルミ等の金属電極１２３が設けられる。このＮＳＧ層１２２およびＢＰＳＧ層１２０が層間絶縁膜１２１となりゲート電極１１５と金属電極１２３を絶縁分離している。そして、金属電極１２３がソース領域１１８とボディコンタクト領域１１７とにオーミック接触するように構成されている。
【０００５】
図１３から図１７を参照して、従来のトレンチ構造のｐチャネル型パワーＭＯＳＦＥＴの製造工程を示す。
【０００６】
図１３では、ｐ＋型ドレイン領域１１１ｂにｐ−型のドレイン領域１１１ａを積層したシリコン半導体基板１１１を準備する。予定のチャネル層１１２に選択的にｎ型不純物を注入した後、拡散してチャネル層１１２を形成する。
【０００７】
図１４では全面にＣＶＤ法によりＮＳＧ（Non−doped  Silicate  Glass）のＣＶＤ酸化膜によるマスク（不図示）形成後、シリコン半導体基板をＣＦ系およびＨＢｒ系ガスにより異方性ドライエッチングし、チャネル層１１２を貫通してドレイン領域１１１ａまで達するトレンチ１１３を形成する（図１４（Ａ））。その後、全面を熱酸化してゲート酸化膜１１４を形成する（図１４（Ｂ））。
【０００８】
図１５では、全面にノンドープのポリシリコン層を付着し、ボロンを高濃度に注入・拡散して高導電率化を図る。その後全面に付着したポリシリコン層をマスクなしでドライエッチして、トレンチ１１３に埋設されたゲート電極１１５を形成する。
【０００９】
図１６ではレジスト膜ＰＲによるマスクにより選択的にｎ型不純物をイオン注入し、ｎ＋型のボディコンタクト領域１１７を形成した後、レジスト膜ＰＲを除去する。
【００１０】
その後新たなレジスト膜ＰＲで予定のソース領域１１８およびゲート電極１１５を露出する様にマスクして、不純物をイオン注入し、ｐ＋型のソース領域１１８をトレンチ１１３に隣接するチャネル層１１２表面に形成した後、レジスト膜ＰＲを除去する。
【００１１】
図１７では、全面にＮＳＧ層１２２を形成後、ＢＰＳＧ（Boron  Phosphorus  Silicate  Glass）層をＣＶＤ法により付着する。さらにレジスト膜をマスクにして少なくともゲート電極１１５上に残るように他の領域のＢＰＳＧ層、ＮＳＧ層および基板表面のゲート酸化膜１１４を除去し、層間絶縁膜１２１を形成する。
【００１２】
その後、アルミをスパッタ装置で全面に付着して、ソース領域１１８およびボディコンタクト領域１１７にコンタクトするソース電極１２３を形成し、図１３に示す最終構造を得る（例えば特許文献１参照。）。
【特許文献１】特開平１１−６７７８７号公報  （第２頁  第８図）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上述の如くゲート電極１１５は、ゲート酸化膜１１４と接しており、ゲート電極１１５上端のコーナー部では、ゲートオン時に電界が集中しやすい。また、ゲート酸化膜１１４はスイッチングスピードを向上するためには薄い方が好ましく、駆動電圧に応じた範囲内でなるべく薄く設ける必要がある。このため、前述の電界集中によりゲート酸化膜の破壊耐量が低下することが問題となっていた。
【課題を解決するための手段】
【００１４】
本発明はかかる課題に鑑みてなされ、一導電型半導体基板と、前記半導体基板に設けたトレンチと、少なくとも前記トレンチ内壁を覆う絶縁膜と、前記トレンチ内に埋設された第１の電極と、前記第１の電極上に設けられた第２の電極と、前記基板表面で前記トレンチに隣接して設けられた一導電型領域と、を具備することを主な目的とするものである。
【００１５】
また、本発明の他の目的は、一導電型のドレイン領域を有する半導体基板と、前記ドレイン領域表面に設けた逆導電型のチャネル層と、前記半導体基板に設けたトレンチと、少なくとも前記トレンチ内壁を覆う絶縁膜と、前記トレンチ内に埋設された第１の電極と、前記第１の電極上に設けられた第２の電極と、前記チャネル層表面で前記トレンチに隣接して設けられた一導電型のソース領域と、を具備することにある。
【００１６】
また、本発明の他の目的は、一導電型のドレイン領域を有する半導体基板と、前記ドレイン領域表面に設けた逆導電型のチャネル層と、前記半導体基板に設けたトレンチと、少なくとも前記トレンチ内壁を覆う絶縁膜と、前記トレンチ内に埋設された一導電型の半導体材料よりなる第１の電極と、前記第１のゲート電極上に設けられた逆導電型の半導体材料よりなる第２の電極と、前記チャネル層表面で前記トレンチに隣接して設けられた一導電型のソース領域と、前記ソース領域間の前記チャネル層表面に設けられた逆導電型のボディコンタクト領域と、を具備することにある。
【００１７】
また、本発明の他の目的は、前記第１および第２の電極上を少なくとも覆う逆導電型不純物を含むシリコン酸化膜を有することにある。
【００１８】
また、本発明の他の目的は、前記第１の電極と前記第２の電極との接合面を空乏化することにある。
【００１９】
また、本発明の他の目的は、前記第２の電極は前記トレンチに埋設されることにある。
【００２０】
また、本発明の他の目的は、前記第２の電極は、前記ソース領域と同程度以下の深さに設けられることにある。
【００２１】
また、本発明の他の目的は、一導電型半導体基板表面にトレンチを形成する工程と、少なくとも前記トレンチ内壁を覆う絶縁膜を形成する工程と、前記トレンチ内に埋設された第１の電極を形成する工程と、前記第１の電極上に設けられた第２の電極を形成する工程と、前記基板表面で前記トレンチに隣接する一導電型領域を形成する工程と、を具備することにある。
【００２２】
また、本発明の他の目的は、半導体基板表面の一導電型のドレイン領域上に逆導電型のチャネル層を形成し、前記チャネル層を貫通し前記ドレイン領域に達するトレンチを形成する工程と、前記トレンチ内壁に絶縁膜を形成する工程と、前記トレンチ内に埋設される第１の電極を形成する工程と、前記トレンチに隣接する前記チャネル層表面に一導電型のソース領域を形成する工程と、前記第１のゲート電極上に第２の電極を形成する工程と、前記トレンチ上を少なくとも覆う層間絶縁膜を形成する工程と、を具備することにある。
【００２３】
また、本発明の他の目的は、半導体基板表面の一導電型のドレイン領域上に逆導電型のチャネル層を形成し、前記チャネル層を貫通し前記ドレイン領域に達するトレンチを形成する工程と、前記トレンチ内壁に絶縁膜を形成する工程と、一導電型不純物を含む半導体材料を前記トレンチ内に埋設して第１の電極を形成する工程と、前記トレンチに隣接する前記チャネル層表面に一導電型のソース領域を形成する工程と、前記第１の電極上に逆導電型の第２の電極を形成する工程と、前記トレンチ上を少なくとも覆う層間絶縁膜を形成する工程と、とを具備することにある。
【００２４】
また、本発明の他の目的は、逆導電型不純物を含むシリコン酸化膜を少なくとも前記第１の電極上を覆って形成し、前記第２の電極は、前記逆導電型不純物を前記第１の電極上部に拡散して形成することにある。
【００２５】
また、本発明の他の目的は、前記第２の電極は、逆導電型不純物を前記第１の電極上部に拡散して形成することにある。
【００２６】
また、本発明の他の目的は、前記逆導電型不純物は、該逆導電型不純物の注入領域の深さが前記絶縁膜厚み以下になる条件でイオン注入されることにある。
【発明の効果】
【００２７】
以上に説明したように本発明は、トレンチ縦型ＭＯＳＦＥＴの構造及びその製造方法において、一導電型の第１のゲート電極１５の上層に逆導電型の第２のゲート電極１６を形成するものである。これにより、第１のゲート電極１５および第２のゲート電極１６の接合面はｐｎ接合を形成し、ビルトイン電圧により空乏層が形成される。
【００２８】
この空乏層領域においても電界を受けるので、第２のゲート電極１６上端のコーナー部での電界集中を緩和し、素子の破壊耐量を向上させるものである。
【発明を実施するための最良の形態】
【００２９】
本発明の実施の形態を図１から図１２を参照してｐチャネル型のトレンチ型パワーＭＯＳＦＥＴを例に説明する。
【００３０】
図１に本発明よるパワーＭＯＳＦＥＴの構造の断面図を示す。
【００３１】
トレンチ型パワーＭＯＳＦＥＴは、ドレイン領域１１と、チャネル層１２と、トレンチ１３と、ゲート酸化膜１４と、第１のゲート電極１５と、第２のゲート電極１６と、層間絶縁膜２１と、ソース領域１８と、ボディコンタクト領域１７と、ソース電極２３とから構成される。
【００３２】
半導体基板１１は、例えばｐ＋型シリコン半導体基板１１ｂ上にｐ−型のドレイン領域１１ａを設けたものであり、チャネル層１２は、ドレイン領域１１ａの表面に選択的にｎ−型の不純物をイオン注入後、拡散した拡散層である。このチャネル層１２のトレンチ１３に隣接した領域に、チャネル領域（図示せず）が形成される。
【００３３】
トレンチ１３は、半導体基板１１を異方性ドライエッチングして形成し、チャネル層１２を貫通してドレイン領域１１ａまで到達させる。一般的には半導体基板上に平面パターンで格子状またはストライプ状にトレンチ１３を形成する。トレンチ１３内壁にはゲート酸化膜１４を設け、不純物が導入されたポリシリコンを埋設して第１のゲート電極１５および第２のゲート電極１６を設ける。
【００３４】
ゲート酸化膜１４は、少なくともチャネル層１２と接するトレンチ１３内壁に、駆動電圧に応じて例えば６００Å前後の厚みに形成する。ゲート酸化膜１４は絶縁膜であるので、トレンチ１３内に設けられた第１のゲート電極１５および第２のゲート電極１６とシリコン基板に挟まれてＭＯＳ構造となっている。
【００３５】
第１のゲート電極１５は、トレンチ１３に埋設されたポリシリコンよりなり、当該ポリシリコンにはｐ型不純物が導入され、低抵抗化が図られる。
【００３６】
第２のゲート電極１６は、トレンチ１３に埋設された第１のゲート電極１５上にｎ型不純物を拡散してなり、ソース領域１８深さと同程度以下の深さに設ける。後に詳述するが、第２のゲート電極１６と第１のゲート電極１５の接合面はｐｎ接合となり、ビルトイン電圧により空乏層が広がり、この空乏層によりゲート電極上端部での電界集中が緩和できる。そして、後に詳述するがその空乏層領域はなるべく深くできた方が好ましいが、深過ぎると、ゲート抵抗の増大等の問題があるため、ソース領域１８と同程度あるいはそれ以下が好適である。
【００３７】
第１のゲート電極１５および第２のゲート電極の接合面は、すなわちｐｎ接合を形成する。
【００３８】
層間絶縁膜２１は、少なくとも第１および第２のゲート電極上１５、１６上を覆い、ｎ型不純物を含むシリコン酸化膜１９と、その上に積層されたＢＰＳＧ膜２０から成る。シリコン酸化膜１９は、例えばＰＳＧ（Phosphorous  Silicate  Glass）膜であり、成膜後の熱処理により第１のゲート電極１５上にリンを拡散し、第１のゲート電極１５上の第２のゲート電極１６を形成する。後述するが、ＰＳＧ膜１９からの不純物の拡散により第２のゲート電極１６を形成することにより、隣接するソース領域１８の不純物濃度に影響を与えることなく、第１のゲート電極１５上のみ不純物を拡散できる。
【００３９】
また、第２のゲート電極１６は、イオン注入条件を最適化し、第１のゲート電極１５上にイオン注入により不純物を注入・拡散してもよい。その場合には、ＰＳＧ膜１９に替えてＮＳＧ膜２２でもよく、さらにＢＰＳＧ膜２０を積層して層間絶縁膜２１とする。
【００４０】
ＰＳＧ膜１９またはＮＳＧ膜２２は２０００Å程度、ＢＰＳＧ膜は数千Åの膜厚で設けられる。
【００４１】
ソース領域１８は、トレンチ１３に隣接しトレンチ１３に沿ってチャネル層１２表面に設けられたｐ＋型不純物領域である。ボディコンタクト領域１７は、隣り合うソース領域間のチャネル層１２表面に設けられたｎ＋型不純物領域である。ボディコンタクト領域１７は、基板の電位安定化のために設けられる。
【００４２】
ソース領域１８およびボディコンタクト領域１７にコンタクトしたソース電極２３は、例えばチタンナイトライド等のバリアメタル層とその上層のアルミ層とから構成される。
【００４３】
ここで、図２に本実施形態の構造のＭＯＳＦＥＴについて、従来構造のＭＯＳＦＥＴと比較して説明する。図２（Ａ）はＭＯＳＦＥＴの断面図であり、図２（Ｂ）は、ゲート電極上端の電界分布図であり、図２（Ｃ）は、電界集中量評価のグラフである。
【００４４】
この測定は、ゲート電極にゲートバイアスを−２０Ｖ印加し、ソース電極をＧＮＤ電位としたゲートオン状態を再現したものであり、ゲート酸化膜厚みは６００Åである。
【００４５】
また、図２（Ａ）で示す、従来構造のゲート電極１１５上端のコーナー部（ａ１）および、本実施形態の構造の第２のゲート電極１６上端のコーナー部（ａ２）の電界分布図を図２（Ｂ）に示した。さらに図２（Ｃ）には、図２（Ａ）のｂ１およびｂ２で示すチャネル領域（ゲート電極中間部）の電界集中量も評価した。
【００４６】
図２（Ｂ）、図２（Ｃ）のごとく、チャネル領域（ｂ１、ｂ２領域）では共に電界集中量が３．３ＭＶ／ｃｍであるのに対し、従来構造では、ゲート電極１１５上端のコーナー部（ａ１領域）において、最も強い部分で６ＭＶ／ｃｍであり、電界がコーナー部分を囲むように円形に近い形状で分布しているのがわかる。また、電界強度が徐々に弱くなってもコーナー部分を囲むように電界が分布している。
【００４７】
この従来構造では設計上はゲート酸化膜が６００Å程度であれば酸化膜の最大電界強度の８ＭＶ／ｃｍ程度の電界となるゲート電圧である４８Ｖ〜５０Ｖ程度に耐えられることになっている。しかし、従来構造の実測値では、２０Ｖ（ゲートバイアス−２０Ｖ）で電界集中量が６ＭＶ／ｃｍである。実際は他の要因等もあるが、比較のため単純に比率で計算すると、従来構造で８ＭＶ／ｃｍの場合は、ゲートバイアスが約−２６Ｖ程度（（８／６）×（−２０））ということになる。また、実験では２９Ｖまでゲート電圧を上げたとき、ゲート酸化膜が破壊する場合があり、６ＭＶ／ｃｍの電界集中量では、破壊耐量が確保できない裏付けとなっている。
【００４８】
一方、本実施形態の構造の場合、コーナー部（ａ２領域）周囲を囲む最も高い電界強度の領域がａ１領域よりも広がっている。また、それより３段階低い電界強度の領域については、下方に広がっていることがわかる。
【００４９】
これは、第１のゲート電極１５および第２のゲート電極１６の接合部であるｐｎ接合界面に、ビルトイン電圧により空乏層が形成されるためである。すなわちコーナー部ａ２より下方の空乏層領域でも電界を受けるため、コーナー部で集中していた電界が下方に広がり、コーナー部ａ２周囲の電界分布が緩やかになる。また、ａ２領域の上方においても等電界分布がなだらかとなり、緩和されているのがわかる。
【００５０】
このように、本実施形態では、トレンチ１３開口部からより下方に位置する空乏層領域に電界が広がるため、第２のゲート電極１６の上部コーナー付近での電界集中を緩和できる。すなわち、その空乏層領域はなるべく深くできた方が電界分布も下方に広がり電界集中をより緩和できると考えられる。しかし、空乏層領域があまり深過ぎると、ゲート抵抗の増大等の問題があるため、ソース領域１８と同程度あるいはそれ以下が好適である。
【００５１】
この結果、本実施形態の構造では、２（Ｃ）のごとく電界集中量が４．３ＭＶ／ｃｍとなり、従来の電界集中量６ＭＶ／ｃｍより低減されている。また、本実施形態の構造で上記と同様に８ＭＶ／ｃｍの場合を計算すると、約３７Ｖ程度（（８／４．３）×（−２０））まで耐えられることになる。また、実験においても、従来構造でゲート酸化膜が破壊した２９Ｖ以上の破壊耐量を確保することができ、素子の破壊耐量を向上させることができた。
【００５２】
上記の半導体装置の製造方法を、図３から図１２および図１を参照してｐチャネル型のトレンチ構造のＭＯＳＦＥＴを例に説明する。
【００５３】
本発明の１実施形態である半導体装置の製造方法は、半導体基板表面の一導電型のドレイン領域上に逆導電型のチャネル層を形成し、前記チャネル層を貫通し前記ドレイン領域に達するトレンチを形成する工程と、前記トレンチ内壁に絶縁膜を形成する工程と、前記トレンチ内に埋設される第１の電極を形成する工程と、前記トレンチに隣接する前記チャネル層表面に一導電型のソース領域を形成する工程と、前記第１のゲート電極上に第２の電極を形成する工程と、前記トレンチ上を少なくとも覆う層間絶縁膜を形成する工程とから構成される。
【００５４】
まず図３から図８および図１を参照して本発明の第１の実施形態について説明する。  
【００５５】
第１工程（図３参照）：半導体基板表面の一導電型のドレイン領域上に逆導電型のチャネル層を形成し、前記チャネル層を貫通し前記ドレイン領域に達するトレンチを形成する工程。
【００５６】
図３（Ａ）の如く、ｐ＋型シリコン半導体基板１１ｂ上にｐ−型ドレイン領域１１ａを設けた半導体基板１１を準備する。基板１１表面に酸化層（不図示）を形成し、チップの周辺部にガードリング領域（不図示）を形成した後、チップの外周にアニュラー層（不図示）を形成する。
【００５７】
次にＭＯＳＦＥＴのセルが配置される領域（セル領域）部分の全面にチャネル層１２となるｎ−型の拡散層を例えばイオン注入により形成する。これは、酸化膜を全面に形成した後に、前記酸化膜のセル領域となる部分に開口部を設け、例えばｎ型の不純物であるリンをイオン注入することで形成する。
【００５８】
次に図３（Ｂ）の如く、チャネル層１２を貫通してドレイン領域１１ａに達するトレンチ１３を形成する。トレンチ１３は、全面に形成された酸化膜（ＮＳＧ膜等）のセル領域となる部分にフォトリソグラフィ工程により開口を設けたマスク（不図示）を形成後、基板１１をＣＦ系およびＨＢｒ系ガスにより異方性ドライエッチングすることで形成する。
【００５９】
第２工程（図４）：トレンチ内壁に絶縁膜を形成する工程。
【００６０】
シリコン基板１１のトレンチ１３形成による欠陥層を除去するために、まずダミー酸化によりトレンチ１３内部に酸化層（不図示）を形成する。そしてその酸化膜層を除去することによりトレンチ形成に伴う欠陥層を除去する。
【００６１】
そして、セル領域の酸化層を全て除去し、その後ゲート酸化を行うことで、図４に示すようにトレンチ１３内部にゲート絶縁膜１４を形成する。ゲート絶縁膜は駆動電圧に応じて数百Åの膜厚に設けられる。
【００６２】
第３工程（図５）：トレンチ内に埋設される第１の電極を形成する工程。
【００６３】
次に多結晶シリコン膜をＣＶＤにより全面に被着することで、トレンチ１３の内部を多結晶シリコンで埋め込む。そして、多結晶シリコン膜にボロン等のｐ型不純物をドープし、多結晶シリコン膜を導電化する。次に例えば等方性のガスエッチングにより、多結晶シリコンをエッチバックする。そしてゲート酸化膜１４が延在された表面の酸化膜が露出した段階で多結晶シリコンのエッチングを停止することで、図５に示すようにトレンチ１３内に埋め込まれたｐ＋ポリシリコンの第１のゲート電極１５を形成する。
【００６４】
第４工程（図６）：トレンチに隣接するチャネル層表面に一導電型のソース領域を形成する工程。
【００６５】
次に図６（Ａ）に示すようにまず、基板１１の電位安定化のため、ｎ＋型のボディコンタクト領域１７を形成する。これはボディコンタクト領域１７となる部分にフォトリソグラフィ工程によりレジストマスクの開口を形成し、例えばリンをイオン注入することによりｎ＋型のボディコンタクト領域１７を形成する。
【００６６】
次に図６（Ｂ）の如く、再びフォトリソグラフィ工程によりソース領域１８となる部分にレジストマスクの開口を形成し、例えばボロンをイオン注入することでｐ＋型のソース領域１８を形成する。
【００６７】
第５工程（図７）：第１のゲート電極上に第２の電極を形成する工程。
【００６８】
次に図７（Ａ）のごとく、ｎ型不純物を含むシリコン酸化膜（たとえばＰＳＧ膜）１９を基板全面に２０００Å程度被着する。この場合、例えばＰ(リン)濃度１．２ｗｔ％〜８ｗｔ％のＰＳＧ膜膜１９をＣＶＤ法にて成膜する。さらにその上層全面にＢＰＳＧ膜２０を数千Å程度被着する。第１のゲート電極１５表面には、ＰＳＧ膜１９が接触する。
【００６９】
次に例えば９００℃３０分程度の熱処理を行ってＰＳＧ膜中のＰを第１のゲート電極１５表面に拡散させ、図７（Ｂ）に示すように第１のゲート電極１５上部にｎ＋型の第２のゲート電極１６を形成する。
【００７０】
ここで、ソース領域１８はゲート酸化膜１４を基板表面に延在した酸化膜でおおわれている。つまり、本工程の如くＰＳＧ膜１９からの拡散で第２のゲート電極を形成すれば、Ｐ拡散によるソース領域１８のキャリア濃度に影響を与えることがなく、オン抵抗のロスを抑制できる。
【００７１】
第６工程：（図８）：トレンチ上を少なくとも覆う層間絶縁膜を形成する工程。
【００７２】
次にフォトリソグラフィ工程により基板１１表面のソース領域１８の一部及びボディコンタクト領域１７を露出するマスクを形成し、ＰＳＧ膜１９およびＢＰＳＧ膜２０をエッチングすることで開口を設ける。これにより、トレンチ１３内の第１のゲート電極１５および第２のゲート電極１６を被覆するように層間絶縁膜２１が形成される。
【００７３】
そして、アルミ等の金属材料をスパッタリングすることで、基板全面に被着し、フォトレジスト工程によりパターニングして、アロイすることで、図１に示す如くセル領域部分の全面にソース電極となる金属電極層２３を形成する。更にチップ全面にパッシベーション膜（不図示）を被着し、又、半導体基板１１ｂの裏面に裏張り電極（不図示）を形成することで、ウェハ段階の縦型ＭＯＳＦＥＴが完成する。
【００７４】
次に、図９から図１１を参照して本発明の製造方法の第２の実施形態を説明する。
【００７５】
第２のゲート電極１６は、第１のゲート電極１５と逆導電型の不純物を拡散したポリシリコン層であり、イオン注入によっても形成できる。
【００７６】
なお第１から第３工程までは、第１の実施形態と同様であるので説明は省略する。すなわち、第１工程から第３工程により、図３から図５に示す如く、トレンチ１３に埋設された第１のゲート電極１５が形成される。
【００７７】
第４工程（図９）：トレンチに隣接するチャネル層表面に一導電型のソース領域を形成する工程。
【００７８】
図９に示すようにまず、基板１１の電位安定化のため、ｎ＋型のボディコンタクト領域１７を形成する。これはボディコンタクト領域１７となる部分にフォトリソグラフィ工程によりレジストマスクの開口を形成し、例えばリンをイオン注入することによりｎ＋型のボディコンタクト領域１７を形成する。
【００７９】
次に、再びフォトリソグラフィ工程によりソース領域１８となる部分にレジストマスクの開口を形成し、例えばボロンをイオン注入することでｐ＋型のソース領域１８を形成する。
【００８０】
第５工程（図１０）：第１のゲート電極上に第２の電極を形成する工程。
【００８１】
次に、図１０（Ａ）の如く全面に、リン等のｎ＋型不純物を第１のゲート電極上にイオン注入する。このときのイオン注入条件は、イオン注入領域の深さが、ゲート酸化膜１４の厚み以下になるように条件設定する。これは、第１のゲート電極１５上部のみにイオン注入を行い、ソース領域１７にはイオンが注入されないようにするためである。これによりソース領域１８のキャリア濃度に影響を与えることがなくオン抵抗のロスが抑制される。
【００８２】
具体的にはこのイオン注入条件は、ゲート酸化膜１４の厚みをｔ、ゲート酸化膜１４中のイオンの投影飛程をＲｐ、イオンの分布の分散をσとしたとき、ｔ＞Ｒｐ＋σで与えられる。例えばｎ＋型不純物としてリン、ゲート酸化膜厚みを６００Åとしたとき、４０ＫｅＶのイオン注入エネルギーで行うとよい。
【００８３】
次に、図１０（Ｂ）のごとく逆導電型不純物を含むシリコン酸化膜（たとえばＰＳＧ膜）１９をＣＶＤ法により基板全面に２０００Å程度被着する。ＰＳＧ膜１９であれば、さらにｐ型不純物を第１のゲート電極上に拡散できる。また、既にイオン注入されているので、ＰＳＧ膜１９に替えてＮＳＧ膜２２を被着してもよい。その後引き続きＣＶＤ法によりＢＰＳＧ膜２０を数千Å程度被着する。
【００８４】
次に例えば９００℃３０分程度の熱処理を行う。これにより、ＢＰＳＧ膜２０を平坦化するリフロー熱処理をかねて、第１のゲート電極１５上にｎ＋型不純物を拡散し、第２のゲート電極１６を形成する。
【００８５】
尚、不純物をイオン注入後熱処理により拡散して第２のゲート電極１６を形成し、その後ＰＳＧ膜１９およびＢＰＳＧ膜２０を形成してもよい。しかし、ＣＶＤ法による成膜はリフロー工程が必要なので、上述の如くＢＰＳＧ膜２０のリフローと第２のゲート電極１６形成を同時に行うと製造工程を増やさず好適である。
【００８６】
第６工程：（図１１）：トレンチ上を少なくとも覆う層間絶縁膜を形成する工程。
【００８７】
全面に被着したＰＳＧ膜１９（またはＮＳＧ膜２２）およびＢＰＳＧ膜２０を、フォトリソグラフィ工程により基板表面のソース領域１８の一部及びボディコンタクト領域１７が露出するようにマスクを形成してエッチングし、開口を設ける。従って、トレンチ１３内の第１のゲート電極１５および第２のゲート電極１６を被覆するように層間絶縁膜２１が形成される。
【００８８】
そして、アルミ等の金属材料をスパッタリングすることで、基板全面に被着し、フォトレジスト工程によりパターニングして、アロイすることで、図１に示すようにセル領域部分の全面にソース電極となる金属電極層２３を形成する。更にチップ全面にパッシベーション膜を被着し、又、半導体基板１１ｂの裏面に裏張り電極を形成することで、ウェハ段階の縦型ＭＯＳＦＥＴが完成する。
【００８９】
また、図１２のごとく、ボディコンタクト領域１７と第２のゲート電極１６を同一工程にて形成してもよい。
【００９０】
第１から第３工程により図５の如く第１のゲート電極１５が形成された状態において、フォトリソグラフィ工程によりソース領域１８となる部分にレジストマスクの開口を形成し、例えばボロンをイオン注入することでｐ＋型のソース領域１８を形成する（図１２（Ａ））。
【００９１】
その後、図１２（Ｂ）のごとく、基板１１の電位安定化のためのｎ＋型のボディコンタクト領域１７と第２のゲート電極１６を同時に形成する。
【００９２】
まず、ボディコンタクト領域１７となる部分および第１のゲート電極１５上にフォトリソグラフィ工程によりレジストマスクの開口を形成する。その後、例えばリンをイオン注入する。
【００９３】
さらに、図１２（Ｃ）のごとく、ＰＧＳ膜１９（またはＮＳＧ膜２２）およびＢＰＳＧ膜２０を被着してリフロー熱処理を行う。これにより、ボディコンタクト領域１７が形成され、同時に、第１のゲート電極１５上部のポリシリコン層にｎ＋型不純物が拡散されて、第２のゲート電極が形成される。その後、図１１のごとく、層間絶縁膜２０を形成する。
【００９４】
上述の如く、本発明の実施の形態ではｐチャネル型パワーＭＯＳＦＥＴを例に説明したが、当然ながら導電型を逆にしたｎチャネル型のＭＯＳＦＥＴであっても同様に実施できる。またバイポーラトランジスタとパワーＭＯＳＦＥＴを１チップ内にモノシリックで複合化したＩＧＢＴにも適用でき、同様の効果が得られる。
【図面の簡単な説明】
【００９５】
【図１】本発明の半導体装置およびその製造方法を説明する断面図である。
【図２】本発明と従来の特性の違いを説明する図である。
【図３】本発明の半導体装置の製造方法を説明する断面図である。
【図４】本発明の半導体装置の製造方法を説明する断面図である。
【図５】本発明の半導体装置の製造方法を説明する断面図である。
【図６】本発明の半導体装置の製造方法を説明する断面図である。
【図７】本発明の半導体装置の製造方法を説明する断面図である。
【図８】本発明の半導体装置の製造方法を説明する断面図である。
【図９】本発明の半導体装置の製造方法を説明する断面図である。
【図１０】本発明の半導体装置の製造方法を説明する断面図である。
【図１１】本発明の半導体装置の製造方法を説明する断面図である。
【図１２】本発明の半導体装置の製造方法を説明する断面図である。
【図１３】従来の半導体装置の製造方法を説明する断面図である。
【図１４】従来の半導体装置の製造方法を説明する断面図である。
【図１５】従来の半導体装置およびその製造方法を説明する断面図である。
【図１６】従来の半導体装置の製造方法を説明する断面図である。
【図１７】従来の半導体装置の製造方法を説明する断面図である。
【符号の説明】
【００９６】
１１      半導体基板
１１ａ    ドレイン領域
１１ｂ    ｐ＋型シリコン半導体基板
１２      チャネル層
１３      トレンチ
１４      ゲート酸化膜
１５      第１のゲート電極
１６      第２のゲート電極
１７      ボディコンタクト領域
１８      ソース領域
１９      ＰＳＧ膜
２０      ＢＰＳＧ膜
２１      層間絶縁膜
２３      ソース電極
１１１    半導体基板
１１１ａ  ドレイン領域
１１１ｂ  ｐ＋型シリコン半導体基板
１１２      チャネル層
１１３      トレンチ
１１４      ゲート酸化膜
１１５      ゲート電極
１１７      ボディコンタクト領域
１１８      ソース領域
１２０      ＢＰＳＧ膜
１２１      層間絶縁膜
１２２      ＮＳＧ膜
１２３      ソース電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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