(57)【要約】【課題】配線レイアウト面積を増大させることなく低消費電流で高速にデータを転送する半導体記憶装置を実現する。【解決手段】複数のバンク（♯Ａ−♯Ｃ）に共通にシングルエンド構成のデータバス（ＥＤＢ，ＯＤＢ）を配設し、各バンクに対応して、転送データの論理レベル判定基準となる参照データを転送する参照データバス（ＲＤＢ＿Ａ−ＲＤＢ＿Ｄ）を配設する。この参照電位を発生するために、データ入出力を行なうＤＱ回路帯（１２２）に対応してその近傍にＶｒｅｆ発生回路（１００）を配設し、集中的に各参照データバスに対しデータ書込時およびデータ読出時に必要な参照電位を伝達する。【選択図】        図１８
2005025805.tif 000002
【特許請求の範囲】
【請求項１】
各々が複数のメモリセルを有し、互いに独立に選択状態へ駆動される複数のメモリバンク、および
各メモリバンクに共通に配置され、データを転送する複数ビット幅のデータバスを備え、前記データバスは、データ１ビット当たり１本のデータ線を有するシングルエンド構成であり、
各メモリバンクに対応して配置される複数の参照データ線、
外部データを授受する入出力回路、
前記入出力回路に対応して集中的に配置され、かつ各メモリバンクに対応して配置され、データアクセス時、少なくとも選択メモリバンクに対する参照データ線を駆動して、データの論理レベルのハイレベルおよびローレベルの判定基準となる参照電位を生成する複数の参照電位発生回路、および
前記データアクセス時、前記データバスの各ビットを対応の参照データ線の電位と比較し、各ビットの論理レベルに対応するデータを生成する受信回路を備える、半導体記憶装置。
【請求項２】
前記受信回路は、各メモリバンクに対応して配置され、対応のバンクの選択時、データ書込指示に従って活性化され、前記入出力回路から前記データバスを介して与えられた書込データと対応の参照データ線の電位とを比較し、対応のメモリバンクに対する内部書込データを生成するライトアンプを備える、請求項１記載の半導体記憶装置。
【請求項３】
前記複数の参照電位発生回路は、
各メモリバンクに対応して配置され、対応のメモリバンクの選択時、データ書込指示信号に従って対応の参照データ線を駆動するライト参照電位発生回路と、
前記複数のメモリバンクに共通に配置され、データ読出指示信号に従って、前記入出力回路の出力回路に対する参照電位を生成するリード参照電位発生回路とを備える、請求項１記載の半導体記憶装置。
【請求項４】
前記複数の参照電位発生回路は、
各前記メモリバンクに対応して配置され、バンク指定信号を含む書込指示信号に応答して活性化され、対応の参照データ線を駆動する複数のライト参照電位発生回路を備え、各前記ライト参照電位発生回路は、活性化時、容量素子の充電電荷を対応の参照データ線に伝達する、請求項１記載の半導体記憶装置。
【請求項５】
各前記ライト参照電位発生回路は、
対応のメモリバンクに対するプリチャージ指示信号に応答して対応の参照データ線を所定の電圧レベルにプリチャージするバスプリチャージ素子と、
前記対応のメモリバンクに対するプリチャージ指示信号に応答して、前記容量素子を前記所定の電圧レベルと異なる電圧レベルにプリチャージする容量プリチャージ素子とをさらに備える、請求項４記載の半導体記憶装置。
【請求項６】
前記容量素子は、対応の参照データ線の寄生容量の容量値に応じて設定される容量値を備える、請求項４記載の半導体記憶装置。
【請求項７】
各前記参照電位発生回路は、
所定電位にプリチャージされる容量素子と、
対応の参照電位発生回路の活性化時、前記容量素子の充電電位に従って対応の参照データ線を駆動するボルテージフォロワとを備える、請求項１記載の半導体記憶装置。
【請求項８】
前記ボルテージフォロワは、その入力に、対応のバンクの選択時に、対応の容量素子からの電荷を受けるダミー容量素子を備え、前記ダミー容量素子は、対応の参照データ線と同じ容量値を有する、請求項７記載の半導体記憶装置。
【請求項９】
各前記参照電位発生回路は、
対応のバンクの非選択時、前記ダミー容量素子を前記所定電位と異なる固定電圧にプリチャージするプリチャージ素子と、
対応のバンクの選択時、書込指示に従って前記容量素子とダミー容量素子とを結合する転送ゲートをさらに備える、請求項８記載の半導体記憶装置。
【請求項１０】
前記複数の参照電位発生回路は、さらに、前記入出力回路に対応してかつ前記複数のバンクに共通に配置され、データ読出時に前記入出力回路に含まれる出力回路に対する参照電位を生成するリード参照電位発生回路を備え、
前記リード参照電位発生回路は、
所定電位にプリチャージされる容量素子と、
データ読出指示に応答して、前記容量素子を前記出力回路に結合されるリード参照電位線に結合する転送回路とを備える、請求項１記載の半導体記憶装置。
【請求項１１】
前記リード参照電位発生回路は、さらに、前記転送回路からの電荷に従って前記リード参照電位線を駆動するボルテージフォロアを備える、請求項１０記載の半導体記憶装置。
【請求項１２】
前記ボルテージフォロワは、その入力に、データ読出動作時、対応の容量素子からの電荷を受けるダミー容量素子を備え、前記ダミー容量素子は、前記出力回路の参照データ線と同じ容量値を有する、請求項１１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、複数ビット幅のデータを転送する内部バスを備える半導体記憶装置の内部データ転送に関連する部分の構成に関する。
【０００２】
【従来の技術】
近年、ＣＰＵ（中央演算処理装置）を初めとする情報処理機器の高速化が著しく、それに応じてキャッシュメモリおよび主記憶メモリの高速化に対する要求が非常に強い。たとえば、主記憶メモリとして一般に採用されるＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）の場合、外部クロック信号に同期した高速なデータ入出力動作が可能なＳＤＲＡＭ（同期型ダイナミック・ランダム・アクセス・メモリ）が市場で主流となっている。このＳＤＲＡＭの中でも、特に、外部クロック信号の立上がりおよび立下がりの両エッジに同期してより高速にデータを入出力するＤＤＲ（ダブル・データ・レート）ＳＤＲＡＭの採用が急増している。
【０００３】
ＤＤＲ＿ＳＤＲＡＭの仕様は、ＪＥＤＥＣ（ジョイント・エレクトロン・デバイス・エンジニアリング・カウンシル）という標準化団体において策定され、ＤＤＲ−ＩおよびＤＤＲ−ＩＩと呼ばれる仕様が存在する。これらの両者の仕様に共通した特徴として、入出力ピン（ＤＱ）当たりＮビット／サイクル（Ｎ≧２）のデータが、メモリアレイに対して内部で転送される。データ読出動作の場合、１つの入出力ピンについて１回のメモリアレイアクセスで読出されるデータの数Ｎは、ＤＤＲ−Ｉ仕様では、Ｎ＝２であり、ＤＤＲ−ＩＩの場合、Ｎ＝４である。これが、Ｎビットプリフェッチと呼ばれる。メモリアレイの選択ブロックから並列して読出されたＮビットのデータは、入出力回路帯（以降、ＤＱ回路帯と称す）においてＰ／Ｓ（パラレル／シリアル）変換され、アドレス信号に従って適切に順序付けされる。その後、外部クロック信号の立上がりおよび立下がり各エッジに同期してデータが外部に出力される。
【０００４】
データ書込動作の場合、外部からＮ／２サイクルの間に受付けたＮビットのデータを、ＤＱ回路帯でＳ／Ｐ（シリアル／パラレル）変換し、並列データを生成して、それぞれ対応のメモリアレイの選択ブロックに転送する。
【０００５】
高速データ転送および低消費電力を実現するために、内部データは小振幅信号の形態で転送される。一般に、小振幅信号を転送する場合、実効的な信号振幅を確保するために、データを相補化する必要がある。したがって、内部データ１ビット当たり２本の信号線が必要となる。前述のようなＮビットプリフェッチ方式でデータを転送する場合、データの語構成がＭビットであれば、２・Ｍ・Ｎ本のデータバス線が必要となり、バスの配線面積が増大し、応じてチップ面積が増大する。
【０００６】
このような相補データ線構造の内部バスの占有面積を低減するために、１ビットの内部データを１本の内部データ線を用いて伝達するように内部データバスをシングルエンド構造とする構成が、特許文献１（特開平４−１３２０７３号公報）および特許文献２（特開２００１−５２４８０号公報）に示されている。
【０００７】
特許文献１に示される構成においては、内部データ線をシングルエンド構成とし、データ読出回路において、基準電圧と各内部データ線の電位を比較して内部データを読み出す。
【０００８】
特許文献２に示される構成においては、メモリアレイとデータ入出力インターフェイス回路の間でデータを転送するグローバルデータバスをシングルエンド構造とする。グローバルデータ線両端に、送受信回路を配置し、またグローバルデータバスと並列に基準電圧を伝達する基準電圧線と、データストローブ信号を伝達するデータストローブ線とを配置する。これらの基準電圧線およびデータストローブ信号線両端にドライバを配置する。グローバルデータ線、基準電圧線、およびデータストローブ信号線はクランプ抵抗を介して電源電圧レベルにプルアップされる。
【０００９】
データ転送時、送信側において送信データに従ってグローバルデータバスの各データ線をドライブし、このときまた、基準電圧線をドライブする。基準電圧線は、そのドライバが、他のグローバルデータ線およびデータストローブ線のドライバに比べて駆動力が小さく、データ転送前に活性化される基準電圧線ドライバの電流駆動力とプルアップ抵抗の抵抗値とにより決定される電圧レベルに維持される。所定のタイミングで転送データに従ってデータストローブ信号を送信側において駆動し、データストローブ信号を転送する。受信側においてこのデータストローブ信号線上の信号電圧と基準電圧線上の電圧とを比較し、その比較結果に従って受信側でデータストローブ信号を生成し、各グローバルデータ線上の信号と基準電圧とを比較し、その比較結果に従って受信データを生成する。
【００１０】
【特許文献１】
特開平４−１３２０７３号公報
【００１１】
【特許文献２】
特開２００１−５２４８０号公報
【００１２】
【発明が解決しようとする課題】
特許文献１に示される構成においては、内部データ線がビット線プリチャージ電圧と同じ電圧レベルにプリチャージされる。基準電圧発生回路は、内部データ線のプリチャージおよびデータ読出動作時のいずれにおいても用いられる電圧を発生しており、したがって、常時動作をして固定電圧レベルの基準電圧を発生している。基準電圧線の電圧レベルが固定されているため、この特許文献１に示される構成では、固定レベルの基準電圧をデータ線の電圧レベルが超えるまでデータの読出を行なうことができず、サイクルタイムを短縮することができないという問題が生じる。
【００１３】
また、この特許文献１の構成では、データ読出時、内部データ線がデータのＨレベルが電源電圧レベルであり、Ｌレベルが接地電圧レベルであるＣＭＯＳレベルに駆動されており、内部データ線を小振幅駆動する構成については何ら考慮されていない。
【００１４】
また、この特許文献１においては、基準電圧発生回路の構成および配置位置については全く考慮されておらず、またマルチバンク構成におけるバス構造および基準電圧線の配置については何ら考慮されていない。したがって、この特許文献１に示される構成を、ＤＤＲ  ＳＤＲＡＭなどの高速に動作して小振幅でデータ信号を転送する構成に適用することは困難である。
【００１５】
特許文献２の構成の場合、グローバルデータ線、ストローブ信号線および基準電圧線をクランプ抵抗でクランプし、入出力イネーブル信号に従って基準電圧線をクランプ抵抗の抵抗値とドライブトランジスタの電流駆動力で決定される電圧レベルに設定した後に、各データ転送ごとにストローブタイミング信号に従って基準電圧線とストローブ信号線の電圧を比較してデータストローブ信号を生成する。このデータストローブ信号に従ってグローバルデータ線の信号と基準電圧とを比較してデータのストローブを実行する。グローバルデータ線をドライブするトランジスタの電流駆動力は、基準電圧線をドライブするトランジスタの電流駆動力の２倍に設定され、グローバルデータ線の電圧が、基準電圧線の電圧を中心としてハイレベルおよびローレベルになるように設定されている。しかしながら、グローバルデータ線および基準電圧線間でクランプ抵抗の抵抗値がばらついた場合、データの基準電圧に対するマージンが小さくなり、正確なデータの論理レベルの判定が困難となる。
【００１６】
また、特許文献２においては、基準電圧発生回路は、バンク内および入出力インターフェイス回路内にそれぞれ配置され、データ送信側において基準電圧発生回路が活性化されることが示されている。この場合、バンクおよび入出力インターフェイス回路に分散して基準電圧発生回路が配置されることになり、回路占有面積が増大する。また、この特許文献２においては、マルチバンク構成時のバス接続および基準電圧発生回路の配置については明確には示されていない。すなわち、この特許文献２においては、入出力インターフェイス回路とバンクとが１対１態様で配置されるのか、１対多態様で配置されるのかについては何ら示されていない。
【００１７】
さらに、この特許文献２においては、受信データのストローブタイミングを、基準電圧との比較に基づいて発生しており、したがって、データ転送のためにデータ線および基準電圧線とは別に専用のストローブ信号線が必要となり、信号線の配線面積が増大する。また、このストローブ信号線を駆動する回路が必要となり、データ転送のための回路の占有面積が増大する。
【００１８】
それゆえ、この発明の目的は、小占有面積で正確に小振幅のデータを転送することのできるマルチバンク構成の半導体記憶装置を提供することである。
【００１９】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、各々が複数のメモリセルを有し、互いに独立に選択状態へ駆動される複数のメモリバンクと、各バンクに共通に配置され、データを転送する複数ビット幅のデータバスを備える。このデータバスは、データ１ビット当たり１本のデータ線を有するシングルエンド構成である。
【００２０】
この発明に係る半導体記憶装置は、さらに、各バンクに対応して配置される複数の参照データ線と、外部データを授受する入出力回路と、入出力回路に対応して集中的に配置され、データアクセス時、少なくとも選択バンクに対する参照データ線を駆動して、データの論理レベルのハイレベルおよびローレベルの判定基準となる参照電位を生成する複数の参照電位発生回路と、データアクセス時、データバスの各ビットを対応の参照データ線の電位と比較して各ビットの論理レベルに対応するデータを生成する受信回路を含む。
【００２１】
参照電位発生回路を入出力回路に対応して集中的に配置することにより、同一パターンの回路を効率的に配置することができ、応じて参照電位発生回路全体の占有面積を低減することができる。
【００２２】
また、参照電位発生回路を集中的に配置することにより、各参照電位発生回路の製造工程時に生じる可能性のある特性のばらつきを均一化することができ、各バンクに対して均一な特性の参照電圧を生成することができ、応じて、各バンク間の動作マージンのばらつきを低減することができる。
【００２３】
また、入出力回路に対応して、すなわち、その近傍に配置しており、入出力回路から受信回路へのデータ転送と同期して対応のバンクへ参照電圧を転送することができ、参照電圧および転送データの転送特性を同一に設定することができ、受信回路における動作マージンを改善することができる。
【００２４】
また、参照データ線が各バンクそれぞれに対応して配置されており、参照データ線の負荷（寄生容量）を低減することができ、応じて参照データ線駆動時の消費電力を低減することができる。
【００２５】
【発明の実施の形態】
［全体の構成］
図１は、この発明に従う半導体記憶装置の全体の構成を概略的に示す図である。図１に示す半導体記憶装置１は、ＤＤＲモードでデータを転送するＳＤＲＡＭである。この半導体記憶装置１は、複数のバンク♯Ａから♯Ｄを含む。これらのバンク♯Ａから♯Ｄは、互いに独立の選択状態へ駆動することができ、それぞれ、行列状に配列される複数のメモリセルを有するメモリアレイＭＡＹと、活性化時メモリアレイＭＡＹの選択行上のメモリセルのデータを検知し、増幅しかつラッチするセンスアンプＳＡを含む。このセンスアンプＳＡは、対応のメモリアレイＭＡＹの各列に対応して配置され、活性化時に、対応の列上のメモリセルのデータの検知、増幅およびラッチを行なうセンスアンプ回路を含む。
【００２６】
これらのバンク♯Ａ−♯Ｄそれぞれに対応して、与えられたロウアドレス信号に従って対応のメモリアレイＭＡＹの行を選択状態へ駆動するロウデコーダ２ａ−２ｄと、与えられた列アドレス信号に従って対応のメモリアレイＭＡＹの列を選択する列選択信号を生成するコラムデコーダ３ａ−３ｄと、対応のバンクのメモリアレイＭＡＹの選択メモリセルへデータの書込／読出を行なう内部読出／書込回路４ａ−４ｄが設けられる。内部読出／書込回路４ａ−４ｄは、それぞれ、データ読出時活性化され、対応のメモリアレイＭＡＹから読出されたメモリセルデータを増幅し、内部読出データを生成するプリアンプ（ＰＡ）と、データ書込時活性化され、与えられた内部書込データを増幅して対応のメモリアレイの選択メモリセルへ転送するライトアンプを含む。
【００２７】
これらの内部読出／書込回路４ａから４ｄは、共通に、メインデータバス１０に結合される。このメインデータバスは、その構成は後に詳細に説明するが、内部データを転送するシングルエンド構成のデータバスＤＢと、このデータバスＤＢを転送されるデータに対するハイレベル／ローレベルの判定基準となる参照電位を伝達する参照データバスＲＤＢを含む。内部データを転送するメインデータバス１０において、参照電位を伝達する参照データバス線を、所定数のデータバス線ごとに配置することにより、相補データ線対のダブルエンド構成のデータバスに比べてデータ線の数を低減することができ、バスの配線面積を低減することができる。
【００２８】
半導体記憶装置１は、さらに、外部からの相補クロック信号ＥＸＴＣＬＫおよびＥＸＴＺＣＬＫとクロックイネーブル信号ＣＫＥを受け、クロックイネーブル信号ＣＫＥの活性化時、内部クロック信号ＣＬＫを生成するクロックバッファ５と、外部クロック信号ＥＸＴＣＬＫおよびＥＸＴＺＣＬＫに従って２相のクロック信号ＣＬＫ＿ＰＦおよびＣＬＫ＿ＮＦを生成する位相同期回路（ＤＬＬ）６と、クロックバッファ５からのクロック信号ＣＬＫに従って外部からの制御信号、すなわち、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、上位バイトデータマスク信号ＵＤＭおよび下位バイトデータマスク信号ＬＤＭを取込み内部制御信号を生成する制御信号バッファ７と、クロックバッファ５からの内部クロック信号ＣＬＫに同期して外部からのバンクアドレス信号ＢＡ０およびＢＡ１とアドレス信号Ａ０−Ａ１２を取込み内部アドレス信号を生成するアドレスバッファ８と、クロックバッファ５からの内部クロック信号ＣＬＫと位相同期回路６からの内部クロック信号ＣＬＫ＿ＰＦおよびＣＬＫ＿ＮＦに同期して制御信号バッファ７から与えられる制御信号に従って各種内部動作制御信号を生成する制御回路９を含む。
【００２９】
制御回路９は、その内部クロック信号ＣＬＫに基づいて、制御信号バッファ７からの制御信号に従って、ロウデコーダ２ａ−２ｄ、コラムデコーダ３ａ−３ｄおよび内部読出／書込回路４ａ−４ｄに対する動作タイミング制御信号を生成する。
【００３０】
位相同期回路６からの２相のクロック信号ＣＬＫ＿ＰＦおよびＣＬＫ＿ＮＦは、ＤＤＲモード動作時における内部データのＰ／Ｓ変換、Ｓ／Ｐ変換および外部とのデータ転送のために用いられる。
【００３１】
図１に示す半導体記憶装置においては、制御回路９へは、バンクを特定するバンクアドレス信号は与えられていない。制御回路９からメイン制御信号がロウデコーダ２ａ−２ｄおよびコラムデコーダ３ａ−３ｄおよび内部読出／書込回路４ａ−４ｄへ与えられ、それぞれにおいて、バンクアドレス信号に基づいて選択・非選択が決定され、選択バンクにおいて、制御回路９からの制御信号に従って、ローカル制御信号を生成して、メモリセルの行または列選択動作およびデータの書込／読出動作を実行する。
【００３２】
半導体記憶装置１は、さらに、データ読出時メインデータバス１０を転送されるデータをラッチしかつシリアルデータに変換するリード転送回路１２と、データ書込時外部からシリアルに与えられたデータをパラレルデータに変換してメインデータバス１０上に転送するライト転送回路１４と、データ読出時、制御回路９からの制御のもとにデータストローブ信号ＤＱＳを発生するＤＱＳ発生回路１５と、位相同期回路６からのクロック信号ＣＬＫ＿ＰＦおよびＣＬＫ＿ＮＦに従ってリード転送回路１２から転送されるデータを順次出力する出力バッファ回路１１と、データ書込時、外部からのデータＤＱ０−ＤＱ１５を受けてライト転送回路１４へ転送する入力バッファ回路１３と、データ読出時、ＤＱＳ発生回路１５から与えられたデータストローブ信号ＤＱＳをクロック信号ＣＬＫ＿ＮＦおよびＣＬＫ＿ＰＦに従って出力して上位バイトデータストローブ信号ＵＤＱＳおよび下位バイトデータストローブ信号ＬＤＱＳを生成する出力バッファ回路１６と、外部から与えられるデータストローブ信号ＵＤＱＳおよびＬＤＱＳに従ってストローブ信号を生成して入力バッファ回路１３へ与える入力バッファ回路１７とを含む。
【００３３】
リード転送回路１２は、メインデータバス１０からパラレルに与えられたデータをシリアルデータに変換して順次出力するパラレル／シリアル変換回路（Ｐ／Ｓ変換回路）を含む。このＰ／Ｓ変換回路の変換動作は、クロック信号ＣＬＫ＿ＰＦおよびＣＬＫ＿ＮＦに従って行われる。ライト転送回路１４も同様、シリアルデータをパラレルデータに変換するＳ／Ｐ変換回路を含み、入力バッファ回路１３からシリアルに与えられるデータを、クロック信号ＣＬＫ＿ＰＦおよびＣＬＫ＿ＮＦに従ってパラレルデータに変換する。
【００３４】
出力バッファ回路１６から出力されるデータストローブ信号ＵＤＱＳおよびＬＤＱＳは、受信装置側において半導体記憶装置１からのデータＤＱ０−ＤＱ１５を受けるときに、データサンプリングタイミングを決定するために用いられる。入力バッファ回路１７からのデータストローブ信号は、データＤＱ０−ＤＱ１５の送信側の装置から転送され、入力バッファ回路１３におけるデータのストローブタイミングを決定する。
【００３５】
半導体記憶装置１は、さらに、メインデータバス１０の各バス線を所定電位にプリチャージするバスイコライザ１８と、このメインデータバス１０に含まれる参照データバスＲＤＢを駆動して参照電位Ｖｒｅｆを発生するＶｒｅｆ発生回路１９を含む。このＶｒｅｆ発生回路１９は、参照データバスＲＤＢをダイナミックに駆動し、データバスＤＢにおけるデータ転送と同じタイミングで、参照データバスＲＤＢのバス線の電位を変化させる。これにより、参照電位と転送データビットのタイミング関係を確実に確立する。
【００３６】
Ｖｒｅｆ発生回路１９からの参照電位Ｖｒｅｆを、データバスＤＢを転送されるデータビットのハイレベル／ローレベル判定基準として利用することにより、シングルエンド構成のバスを用いてデータビットを実効的に相補データの形で転送することができ、小振幅信号転送特性を損なうことなく、メインデータバス１０のバス線の数を低減することができる。
【００３７】
［実施の形態１］
図２は、この発明の実施の形態１に従う半導体記憶装置のチップレイアウトを概略的に示す図である。図２において、半導体記憶装置１は、分散して配置されるバンク♯Ａから♯Ｄを含む。バンク♯Ａおよび♯Ｃが隣接して配置され、バンク♯Ｂおよび♯Ｄが隣接して配置される。これらのバンク♯Ａから♯Ｄは、それぞれ、２ビットプリフェッチ方式でデータ転送を内部で行なうため、偶数プレーンＥＶＥＮおよび奇数プレーンＯＤＤに、そのメモリアレイが分割される。偶数プレーンＥＶＥＮが、列アドレスの最下位ビットＡ０＝０に対応し、奇数プレーンＯＤＤが、コラムアドレスの最下位ビットＡ０＝１に対応する。このコラムアドレスの最下位ビットＡ０を用いて、プリフェッチされた２ビットデータの順序付けを行なうため、バンク♯Ａから♯Ｄそれぞれにおいて、列アドレスの最下位ビットＡ０は、列選択には関与しない。したがって、偶数プレーンＥＶＥＮおよび奇数プレーンＯＤＤそれぞれから、１ＤＱ（入出力データビット）あたり１ビットのメモリセルが選択される。
【００３８】
偶数プレーンＥＶＥＮおよび奇数プレーンＯＤＤは、それぞれ、所定数のビットのＤＱに対応してアレイ列ブロックＭＣＢに分割される。図２に示す構成においては、一例として、このアレイ列ブロックＭＣＢは、４ＤＱに対応する。
【００３９】
このアレイ列ブロックＭＣＢに対応して、コラム繰返し帯２０が配設される。コラム繰返し帯２０は、対応のアレイ列ブロックの内部データバス（グローバルデータバスＧＩＯ）のビット数に対応する数のプリアンプおよびライトアンプを含む。
【００４０】
バンク♯Ａから♯Ｄに共通にメインデータバス（内部バス）１０が配設される。選択バンクにおいては偶数プレーンＥＶＥＮおよび奇数プレーンＯＤＤ両者から同時に、データが読出されるため、このメインデータバス１０は、偶数プレーンから読出から読出されたデータを転送する偶数プレーンデータバスＥＤＢと、奇数プレーンＯＤＤに対応する奇数プレーンデータバスＯＤＢを含む。本実施の形態１においては、これらのデータバスＥＤＢおよびＯＤＢはシングルエンド構成であり、１データビットを１つのデータ線で転送する。
【００４１】
メインデータバス１０においては、データバスＥＤＢおよびＯＤＢに対応して参照電位を伝達する参照データバスＲＤＢが配設される。この参照データバスＲＤＢは、内部で転送される小振幅データ信号のハイレベルおよびローレベルの判定基準の電位を与える。このメインデータバス１０が、ＤＱ回路帯２２に結合されて、内部データの転送をＤＱ回路帯２２と選択バンクの偶数プレーンＥＶＥＮおよび奇数プレーンＯＤＤの間で実行する。ＤＱ回路帯２２は、図１に示す出力バッファ回路１１，１６、入力バッファ回路１３，１７、リード転送回路１２、ライト転送回路１４、およびＤＱＳ発生回路１５を含む。
【００４２】
データ転送時においては、データバスＥＤＢおよびＯＤＢは、それぞれ、１ビットのデータを１つのバス線で転送する。しかしながら、参照データバスＲＤＢが参照電位を伝達するため、内部の小振幅データは、実効的に相補データ信号の形態で転送される。
【００４３】
近接するコラム繰返し帯２０においては、偶数プレーンデータバスＥＤＢおよび奇数プレーンデータバスＯＤＢ上のＨレベルデータおよびＬレベルのデータ振幅は、大差はないと考えることができる。したがって、この参照データバスＲＤＢの参照データ線は、複数のデータ線で共有することができる。たとえば、偶数プレーンデータバスＥＤＢまたは奇数プレーンデータバスＯＤＢの４本のデータ線に対して参照データ線ＲＤＢを１本配置した場合、内部バスの総本数は、語構成がＭビットでありかつＮビットプリフェッチ方式の場合、Ｍ・Ｎ＋Ｍ・Ｎ／４＝（５／４）・Ｍ・Ｎとなる。したがって、相補データ線対（ダブルエンド構成）の場合に比べて５／８倍のデータ線の数が必要とされるだけであり、メインデータバス１０の配線面積を低減することができる。
【００４４】
図３は、図２に示すコラム繰返し帯２０の構成を概略的に示す図である。図３においては、コラム繰返し帯２０は、偶数プレーンに対して設けられ、４ビットのデータを対応のメモリ列ブロックＭＣＢと偶数プレーンデータ線ＥＤＢ＜３：０＞との間で転送する。
【００４５】
図３において、コラム繰返し帯２０は、図２に示すアレイ列ブロックＭＣＢに含まれるグローバルデータ線ＧＩＯ＜０＞，ＺＧＩＯ＜０＞からＧＩＯ＜３＞，ＺＧＩＯ＜３＞それぞれに対応して設けられる単位読出／書込回路２５ａから２５ｄと、対応のアレイ列ブロックからデータを読出すときに活性化されて参照電位を発生するリード参照ドライバＲＦＲＤ２６を含む。
【００４６】
単位読出／書込回路２５ａ−２５ｄは同一構成を有するため、図３においては、単位読出／書込回路２５ａの構成を示す。単位読出／書込回路２５ａは、データ読出時活性化され、グローバルデータ線ＧＩＯ＜０＞およびＺＧＩＯ＜０＞上のデータを増幅するプリアンプＰＡと、プリアンプＰＡにより増幅されたデータに従って偶数プレーンデータ線ＥＤＢ＜０＞を駆動するリードデータドライバＲＤと、データ書込時活性化され、参照データ線ＲＤＢＬ上の信号と偶数プレーンデータ線ＥＤＢ＜０＞上の信号とに従って相補データを生成するライトアンプＷＡと、ライトアンプＷＡの相補出力信号に従ってグローバルデータ線ＧＩＯ＜０＞およびＺＧＩＯ＜０＞を駆動するライトデータドライバＷＤを含む。
【００４７】
単位読出／書込回路２５ｂは、データ読出時、グローバルデータ線ＧＩＯ＜１＞およびＺＧＩＯ＜１＞上に読出されたメモリセルデータに従って偶数プレーンデータ線ＥＤＢ＜１＞を駆動し、データ書込時に、参照データ線ＲＤＢＬ上の信号と偶数プレーンデータ線ＥＤＢ＜１＞上の信号とに従って相補データを生成してグローバルデータ線ＧＩＯ＜１＞およびＺＧＩＯ＜１＞を駆動する。
【００４８】
単位読出／書込回路２５ｃは、データ読出時、グローバルデータ線ＧＩＯ＜２＞およびＺＧＩＯ＜２＞上のメモリセルデータに従って、偶数プレーンデータ線ＥＤＢ＜２＞を駆動し、データ書込時、参照データ線ＲＤＢＬおよび偶数プレーンデータ線ＥＤＢ＜２＞上の信号に従って、相補データを生成してグローバルデータ線ＧＩＯ＜２＞およびＺＧＩＯ＜２＞を駆動する。
【００４９】
単位読出／書込回路２５ｄは、データ読出時、グローバルデータ線ＧＩＯ＜３＞およびＺＧＩＯ＜３＞上の沿う補信号に従って偶数プレーンデータ線ＥＤＢ＜３＞を駆動し、データ書込時、参照データ線ＲＤＢＬおよび偶数プレーンデータ線ＥＤＢ＜３＞上の信号に従って、相補データを生成してグローバルデータ線ＧＩＯ＜３＞およびＺＧＩＯ＜３＞を駆動する。
【００５０】
偶数プレーンデータ線ＥＤＢ＜０＞からＥＤＢ＜３＞は、各々、単一のデータ線であり、参照データ線ＲＤＢＬ上の信号を利用することにより、等価的に、相補信号を転送する。
【００５１】
グローバルデータ線ＧＩＯ＜０＞，ＺＧＩＯ＜０＞からＧＩＯ＜３＞，ＺＧＩＯ＜３＞は、対応のメモリ列ブロックＭＣＢに列方向に延在し、図示しないローカルデータ線を介して選択メモリセル（センスアンプ）と結合される。メモリアレイの構成は任意である。
【００５２】
リード参照ドライバＲＦＲＤ２６は、このコラム繰返し帯２０からデータを読出すときに活性化されて参照データ線ＲＤＢＬを駆動する。データ書込時には、ＤＱ回路帯２２（図２参照）に含まれる参照電位発生回路から参照データ線ＲＤＢＬ上に伝達される参照電位に従って単位読出／書込回路２５ａから２５ｄそれぞれにおいて書込データの論理レベルの判定を行なって相補内部書込データを生成する。
【００５３】
この図３に示すコラム繰返し帯２０は、偶数プレーンデータ線に対応して配置されているが、奇数プレーンデータバスＯＤＢに対して配置されるコラム繰返し帯２０も、同様の構成を備える。
【００５４】
図４（Ａ）は、図３に示す単位読出／書込回路２５ａから２５ｄに含まれるリードデータドライバＲＤの構成の一例を示す図である。図４（Ａ）において、リードデータドライバＲＤは、転送制御信号ＺＲＤＴに従ってプリアンプ（ＰＡ）の出力信号ＰＡＮおよびＺＰＡＮを転送する転送段３０と、転送段３０から転送された相補信号ＰＤＤおよびＺＰＤＤに従ってワンショットのパルスの形態で相補信号ＺＤＲＶおよびＺＺＤＲＶを生成するワンショットパルス発生段３２と、ワンショットパルス発生段３２の出力信号ＺＤＲＶおよびＺＺＤＲＶに従ってデータ線ＤＢＬを駆動する駆動段３４を含む。
【００５５】
なお、以下の説明においてデータ線を一般的に参照する場合には符号ＤＢＬを用い、同様、参照データ線を一般的に参照する場合には符号ＲＤＢＬを用いる。データビットＤＱ＜ｉ＞に対応するデータ線を参照する場合には、符号ＤＢ＜ｉ＞を用いる。
【００５６】
転送段３０は、ソースが電源ノードに接続されかつそのゲートにプリアンプ（ＰＡ）の出力信号ＺＰＡＮを受けるＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）ＰＱ１と、転送制御信号ＺＲＤＴに従ってＭＯＳトランジスタＰＱ１のドレインをノードＮＤ１に結合するＰチャネルＭＯＳトランジスタＰＱ２と、転送制御信号ＺＲＤＴに従ってＭＯＳトランジスタＰＱ２と相補的に導通し、導通時、ノードＮＤ１を接地電圧レベルに維持するＮチャネルＭＯＳトランジスタＮＱ１と、ソースが電源ノードに接続されかつそのゲートにプリアンプの出力信号ＰＡＮを受けるＰチャネルＭＯＳトランジスタＰＱ３と、転送制御信号ＺＲＤＴに従ってＭＯＳトランジスタＰＱ３のドレインノードをノードＮＤ２に結合するＰチャネルＭＯＳトランジスタＰＱ４と、転送制御信号ＺＲＤＴに従ってＭＯＳトランジスタＰＱ４と相補的に導通し、導通時、ノードＮＤ２を接地電圧レベルに維持するＮチャネルＭＯＳトランジスタＮＱ４を含む。
【００５７】
プリアンプの出力信号ＰＡＮおよびＺＰＡＮは、プリチャージ状態時においては、Ｈレベル（電源電圧レベル）であり、ＭＯＳトランジスタＰＱ１およびＰＱ３はオフ状態にある。このプリチャージ状態においては、転送制御信号ＺＲＤＴはＨレベルであり、ＭＯＳトランジスタＰＱ２およびＰＱ４がオフ状態、ＭＯＳトランジスタＮＱ１およびＮＱ４がオン状態であり、ノードＮＤ１およびＮＤ２は、接地電圧レベルに維持される。
【００５８】
データ読出時、プリアンプの出力信号ＰＡＮおよびＺＰＡＮが変化し、その差が十分な大きさになると、転送制御信号ＺＲＤＴが活性化され、ＭＯＳトランジスタＮＱ１およびＮＱ４がオフ状態、ＭＯＳトランジスタＰＱ２およびＰＱ４がオン状態となる。ＭＯＳトランジスタＰＱ１およびＰＱ３は、対応のプリアンプの出力信号ＺＰＡＮおよびＰＡＮがＬレベルのときに導通し、電源電圧を伝達する。したがって、プリアンプの出力信号ＺＰＡＮがＬレベルのときには、ノードＮＤ１へは、電源電圧が伝達され、ノードＮＤ１上の信号ＰＤＤが接地電圧レベルから上昇する。一方、プリアンプの出力信号ＺＰＡＮがＨレベルのときには、ＭＯＳトランジスタＰＱ１はオフ状態であり、ノードＮＤ１上の信号ＰＤＤは接地電圧レベルを維持する。ノードＮＤ２の上の信号のＺＰＤＤについても同様であり、プリアンプの出力信号ＰＡＮがＬレベルのときには、その電圧レベルが上昇し、一方、Ｈレベルのときには、接地電圧レベルを維持する。
【００５９】
ワンショットパルス発生段３２は、ノードＮＤ１およびＮＤ２上の信号ＰＤＤおよびＺＰＤＤを受けるＮＯＲゲートＧ１と、ＮＯＲゲートＧ１の出力信号を遅延する遅延回路ＤＧ１と、遅延回路ＤＧ１の出力信号をバッファ処理するバッファ回路Ｇ２と、ノードＮＤ１上の信号ＰＤＤに従ってノードＮＤ３へ電源電圧を伝達するＰチャネルＭＯＳトランジスタＰＱ５と、ノードＮＤ１上の信号ＰＤＤに従ってノードＮＤ３をＭＯＳトランジスタＮＱ６に結合するＮチャネルＭＯＳトランジスタＮＱ５と、ノードＮＤ２上の信号ＺＰＤＤに従って電源電圧をノードＮＤ４上に伝達するＰチャネルＭＯＳトランジスタＰＱ８と、ノードＮＤ２上の信号ＺＰＤＤに従ってノードＮＤ４をノードＮＤ５に結合するＮチャネルＭＯＳトランジスタＮＱ７と、バッファ回路Ｇ２の出力信号がＬレベルのときに導通し、導通時、ノードＮＤ３およびＮＤ４へ電源電圧を伝達するＰチャネルＭＯＳトランジスタＰＱ６およびＰＱ７と、バッファ回路Ｇ２の出力信号がＨレベルのときに導通し、導通時、ノードＮＤ５を接地電圧レベルに設定するＮチャネルＭＯＳトランジスタＮＱ６を含む。
【００６０】
プリチャージ状態時においては、ノードＮＤ１およびＮＤ２上の信号ＰＤＤおよびＺＰＤＤは、ともにＬレベルであり、ＮＯＲゲートＧ１の出力信号はＨレベルである。遅延回路ＤＧ１の出力信号がＬレベルであり、応じてバッファ回路Ｇ２の出力信号もＬレベルである。したがって、ＭＯＳトランジスタＰＱ６およびＰＱ７がオン状態、ＭＯＳトランジスタＮＱ５がオフ状態であり、ノードＮＤ３およびＮＤ４は、ＭＯＳトランジスタＰＱ６およびＰＱ７により電源電圧レベルにプリチャージされる。
【００６１】
また、信号ＰＤＤおよびＺＰＤＤがＬレベルであるため、ＭＯＳトランジスタＰＱ５およびＰＱ８がオン状態であり、ノードＮＤ３およびＮＤ４へ電源電圧が伝達される。したがって、プリチャージ状態においては、ワンショットパルス発生段３２の出力信号ＺＤＲＶおよびＺＺＤＲＶは、ともにＨレベルである。
【００６２】
データ読出が始まり、転送段３０が動作し、ノードＮＤ１およびＮＤ２上の信号ＰＤＤおよびＺＰＤＤの電圧レベルが変化するとき、一方の電圧レベルが上昇する。今、信号ＰＤＤの電圧レベルが上昇した場合を考える。ノードＮＤ１の信号ＰＤＤがＨレベルとなると、ＮＯＲゲートＧ１の出力信号がＬレベルとなる。このとき、遅延回路ＤＧ１の出力信号がまだＨレベルであり、応じてバッファ回路Ｇ２の出力信号もＨレベルである。したがって、ＭＯＳトランジスタＰＱ６およびＰＱ７はオフ状態、ＭＯＳトランジスタＮＱ６がオン状態にある。したがって、信号ＰＤＤがＨレベルとなると、ＭＯＳトランジスタＮＱ５およびＮＱ６により、ノードＮＤ３が接地電圧レベルに駆動され、ノードＮＤ３上の信号ＺＤＲＶがＬレベルに駆動される。一方、信号ＺＰＤＤは、Ｌレベルを維持するため、ＭＯＳトランジスタＰＱ８がオン状態、ＭＯＳトランジスタＮＱ７がオフ状態であり、ノードＮＤ４は、ノードＮＤ５と分離されており、ノードＮＤ４上の信号ＺＺＤＲＶは、Ｈレベルを維持する。
【００６３】
遅延回路ＤＧ１の有する遅延時間が経過すると、バッファ回路Ｇ２の出力信号がＮＯＲゲートＧ１の出力信号に従ってＬレベルとなり、ＭＯＳトランジスタＮＱ６がオフ状態、ＭＯＳトランジスタＰＱ６およびＰＱ７がオン状態となる。したがって、ノードＮＤ３が、ＭＯＳトランジスタＰＱ６により充電され、信号ＺＤＲＶがＨレベルに復帰する。従ってワンショットパルス発生段３２は、遅延回路ＤＧ１の有する期間、信号ＺＤＲＶおよびＺＺＤＲＶをプリアンプの出力信号ＰＡＮおよびＺＰＡＮに応じた状態に変化させる。
【００６４】
データ読出サイクルが完了し、ノードＮＤ１およびＮＤ２上の信号ＰＤＤおよびＺＰＤＤがＬレベルに駆動されると、ＭＯＳトランジスタＰＱ５およびＰＱ８により、ノードＮＤ３およびＮＤ４が電源電圧レベルに充電される。この信号ＰＤＤおよびＺＰＤＤがともにＬレベルとなると、ＮＯＲゲートＧ１の出力信号がＨレベルとなり、遅延回路ＤＧ１の有する遅延時間が経過した後に、バッファ回路Ｇ２の出力信号がＨレベルとなり、ＭＯＳトランジスタＰＱ６およびＰＱ７がオフ状態、ＭＯＳトランジスタＮＱ６がオン状態となる。このときには、ＭＯＳトランジスタＮＱ５およびＮＱ７は既にオフ状態にあり、ノードＮＤ３およびＮＤ４はノードＮＤ５から分離されており、ノードＮＤ３およびＮＤ４は確実に、ＭＯＳトランジスタＰＱ５およびＰＱ８により、電源電圧レベルに維持される。
【００６５】
駆動段３４は、電源ノードとデータ線ＤＢＬの間に接続されかつそのゲートにワンショットパルス発生段３２の出力信号ＺＤＲＶを受けるＰチャネルＭＯＳトランジスタＰＱ９と、ワンショットパルス発生段３２の補の出力信号ＺＺＤＲＶを受けるインバータＧ３と、データ線ＤＢＬと接地ノードの間に接続されかつそのゲートにインバータＧ３の出力信号を受けるＮチャネルＭＯＳトランジスタＮＱ８を含む。
【００６６】
ワンショットパルス発生段３２からの信号ＺＤＲＶおよびＺＺＤＲＶは、プリチャージ状態時においてはＨレベルであり、したがって、駆動段３４において、プリチャージ状態においては、ＭＯＳトランジスタＰＱ９およびＮＱ８はともにオフ状態である。データ線ＤＢＬは、図示しないプリチャージ素子（図１に示すバスイコライザ１８）により接地電圧レベルにプリチャージ状態時プリチャージされる。
【００６７】
データ読出時においては、信号ＺＤＲＶおよびＺＺＤＲＶの一方がＨレベル、他方がＬレベルとなる。したがって、ＭＯＳトランジスタＰＱ９およびＮＱ８の一方がオン状態、他方がオフ状態となる。信号ＺＤＲＶがＬレベルのときには、データ線ＤＢＬがＭＯＳトランジスタＰＱ９により所定期間充電されその電圧レベルが上昇する。信号ＺＤＲＶがＨレベルのときには、データ線ＤＢＬは、プリチャージレベルの接地電圧レベルを維持する。この駆動段３４がデータ線ＤＢＬを駆動する期間は、ワンショットパルス発生段３２のワンショットパルス発生期間（遅延回路ＤＧ１の遅延時間）により決定される。短期間、データ線ＤＢＬを駆動することにより、データ転送期間を短くし、高速データ転送を実現し、またバス線の振幅を低減する。
【００６８】
図４（Ｂ）は、図３に示すリード参照ドライバＲＦＲＤの構成を示す図である。図４（Ｂ）において、リード参照ドライバＲＦＲＤは、転送制御信号ＺＲＤＴに従ってノードＮＤ５に参照データを転送する転送段３５と、転送段３５から転送された参照データに従ってワンショットの駆動信号ＺＤＲＶ＿Ｒを生成するワンショットパルス発生段３７と、ワンショットパルス発生段３７の出力信号ＺＤＲＶ＿Ｒに従って参照データ線ＲＤＢＬを駆動する駆動段３９を含む。
【００６９】
転送段３５は、そのソースが電源ノードに接続されかつそのゲートが接地ノードに接続されるＰチャネルＭＯＳトランジスタＰＱ１０と、ＭＯＳトランジスタＰＱ１０のドレインとノードＮＤ５の間に接続されかつそのゲートに転送制御信号ＺＲＤＴを受けるＰチャネルＭＯＳトランジスタＰＱ１１と、ノードＮＤ５と接地ノードの間に接続されかつそのゲートに転送制御信号ＺＲＤＴを受けるＮチャネルＭＯＳトランジスタＮＱ９を含む。
【００７０】
この転送段３５は、図４（Ａ）に示すリードデータドライバＲＤに含まれる転送段３０の相補信号転送パスのうちの１つの信号転送パスと同一構成を備える。すなわち、リードデータドライバＲＤの転送段３０のＬレベルのプリアンプの出力信号を受ける経路と、このリード参照ドライバＲＦＲＤの転送段３５は同一構成を有する。したがって、プリチャージ状態時においては、ノードＮＤ５は、ＭＯＳトランジスタＮＱ９により接地電圧レベルにプリチャージされ、一方、データ転送時においては、ノードＮＤ５へは、ＭＯＳトランジスタＰＱ１０およびＰＱ１１を介して電源電圧が伝達される。
【００７１】
ワンショットパルス発生段３７は、ノードＮＤ５上の信号ＰＤＤ＿Ｒと接地電圧を受けるＮＯＲゲートＧ４と、ＮＯＲゲートＧ４の出力信号を遅延する遅延回路ＤＧ２と、遅延回路ＤＧ２の出力信号をバッファ処理するバッファ回路Ｇ５と、電源ノードとノードＮＤ６の間に接続されかつそのゲートにノードＮＤ５上の信号ＰＤＤ＿Ｒを受けるＰチャネルＭＯＳトランジスタＰＱ１２と、ノードＮＤ６と接地ノードの間に直列に接続されるＮチャネルＭＯＳトランジスタＮＱ１０およびＮＱ１１と、電源ノードとノードＮＤ６の間に接続されかつそのゲートにバッファ回路Ｇ５の出力信号を受けるＰチャネルＭＯＳトランジスタＰＱ１３を含む。
【００７２】
ＭＯＳトランジスタＮＱ１１は、そのゲートにバッファ回路Ｇ５の出力信号を受け、ＮチャネルＭＯＳトランジスタＮＱ１０は、そのゲートにノードＮＤ５上の信号ＰＤＤ＿Ｒを受ける。
【００７３】
このワンショットパルス発生段３７の構成も、図４（Ａ）に示すリードデータドライバＲＤのワンショットパルス発生段３２の１つの信号転送経路と同じ構成を備える。したがって、プリチャージ状態時においては、ノードＮＤ５上の信号ＰＤＤ＿ＲはＬレベルであり、ＭＯＳトランジスタＰＱ１２がオン状態、ＭＯＳトランジスタＮＱ１０がオフ状態であり、ノードＮＤ６は、ＭＯＳトランジスタＰＱ１２により、電源電圧レベルにプリチャージされる。データ転送時において、ノードＮＤ５上の信号ＰＤＤ＿Ｒが、転送段３５から転送される電源電圧に従ってＨレベルとなると、応じてＮＯＲゲートＧ４の出力信号がＬレベルとなる。ノードＮＤ５上の信号ＰＤＤ＿Ｒに従ってＭＯＳトランジスタＰＱ１２がオフ状態、ＭＯＳトランジスタＮＱ１０がオン状態となり、ノードＮＤ６がＭＯＳトランジスタＮＱ１１に結合される。このとき、まだ、バッファ回路Ｇ５の出力信号はＨレベルであり、ＭＯＳトランジスタＮＱ１１がオン状態のため、ノードＮＤ６上の信号ＺＤＲＶ＿ＲがＬレベルへ駆動される。遅延回路ＤＧ２の有する遅延時間が経過すると、バッファ回路Ｇ５の出力信号がＬレベルとなり、ＭＯＳトランジスタＮＱ１１がオフ状態、ＭＯＳトランジスタＰＱ１３がオン状態となり、ノードＮＤ６上の信号ＺＤＲＶ＿ＲがＨレベルへ駆動される。
【００７４】
データ転送サイクルが完了すると、ノードＮＤ５上の信号ＰＤＤ＿Ｒが再び、Ｌレベルへ駆動され、ＭＯＳトランジスタＰＱ１２がオン状態、ＭＯＳトランジスタＮＱ１０がオフ状態となり、ノードＮＤ６が、ＭＯＳトランジスタＰＱ１２により電源電圧レベルに維持される。このノードＮＤ５上の信号ＰＤＤ＿ＲがＬレベルに立下がり、遅延回路ＤＧ２の有する遅延時間が経過した後に、バッファ回路Ｇ５の出力信号がＨレベルとなり、次のサイクルに備える。
【００７５】
このワンショットパルス発生段３７を、図４（Ａ）に示すリードデータドライバＲＤのワンショットパルス発生段３２の構成と同一構成とすることにより、読出データ転送時、同じ動作特性で、ワンショットパルスの形態で、信号ＺＤＲＶ＿Ｒを生成することができる。
【００７６】
駆動段３９は、電源ノードと参照データ線ＲＤＢＬの間に接続されかつそのゲートに信号ＺＤＲＶ＿Ｒを受けるＰチャネルＭＯＳトランジスタＰＱ１４を含む。参照データ線ＲＤＢＬも、データ線ＤＢＬと同様、接地電圧レベルにプリチャージされる。
【００７７】
ＭＯＳトランジスタＰＱ１４の電流駆動力は、図４（Ａ）に示すＭＯＳトランジスタＰＱ９の電流駆動力よりも小さくされる。たとえば、参照データ線ＲＤＢＬおよびデータ線ＤＢＬの負荷が同じの場合、ＭＯＳトランジスタＰＱ９のサイズ（チャネル幅とチャネル長の比）を、ＭＯＳトランジスタＰＱ１４のサイズの２倍に設定する。それにより、データ転送時、参照データ線ＲＤＢＬの電位変化速度を、データ線ＤＢＬの電位変化速度の１／２倍に設定でき、参照データ線ＲＤＢＬの電位を、データ線ＤＢＬのハイレベルおよびローレベルの電圧の中間電圧レベルに設定することができる。
【００７８】
また、リード参照ドライバＲＦＲＤの構成を、リードデータドライバＲＤの構成と同様とし、同じタイミング制御信号に従って参照データ線ＲＤＢＬおよびデータ線ＤＢＬを駆動することにより、コラム繰返し帯から、同じタイミングで、データ線ＤＢＬおよび参照データ線ＲＤＢＬ上に、データおよび参照データを伝達することができる。
【００７９】
通常、参照データ線ＲＤＢＬには、データ線ＤＢＬよりも多くのライトアンプが接続され、その負荷が、データ線ＤＢＬに比べて大きくなる。したがって、このリード参照ドライバＲＦＲＤの駆動段３９のＭＯＳトランジスタＰＱ１４の駆動力が、リードデータドライバＲＤの駆動段３４のＭＯＳトランジスタＰＱ９の電流駆動力と同程度であっても、十分に、参照データ線ＲＤＢＬの電位変化速度を、データ線ＤＢＬの電位変化速度よりも遅くすることができ、正確に参照データを、この場合でも転送することができる。従って、駆動段３９のＭＯＳトランジスタＰＱ１４の電流駆動力と駆動段３０のＭＯＳトランジスタＰＱ９の電流駆動力の関係は、データ線ＤＢＬおよび参照データ線ＲＤＢＬの負荷の大きさに応じて適当に定められる。
【００８０】
図５は、図３に示すライトアンプＷＡの構成の一例を示す図である。図５において、ライトアンプＷＡは、補のライトアンプ活性化信号ＺＷＡＥに応答してデータ線ＤＢＬおよび参照データ線ＲＤＢＬをそれぞれノードＮＤ７およびＮＤ８に結合するＮチャネルＭＯＳトランジスタＮＱ１２およびＮＱ１３と、書込／読出指示信号ＺＷＺＲに応答してノードＮＤ７およびＮＤ８をそれぞれ接地電圧レベルにプリチャージするＮチャネルＭＯＳトランジスタＮＱ１４およびＮＱ１５と、活性化時ノードＮＤ７およびＮＤ８の電位を差動的に増幅するクロスカップル型増幅器ＡＭＰ１と、補のライトアンプ活性化信号ＺＷＡＥの活性化に応答してクロスカップル型増幅器ＡＭＰ１へ電源電圧を供給するＰチャネルＭＯＳトランジスタＰＱ１５と、ライトアンプ活性化信号ＷＡＥの活性化に応答してクロスカップル型増幅器ＡＭＰ１へ接地電圧を供給するＮチャネルＭＯＳトランジスタＮＱ１６と、ノードＮＤ７上の信号ＷＡＮとライトアンプ活性化信号ＷＡＥとを受けて書込データＷＤＤを生成するＡＮＤゲートＧ６と、ライトアンプ活性化信号ＷＡＥとノードＮＤ８上の信号ＺＷＡＮを受けて補の書込データＺＷＤＤを生成するＡＮＤゲートＧ７を含む。
【００８１】
ＭＯＳトランジスタＮＱ１２およびＮＱ１３は、補のライトアンプ活性化信号ＺＷＡＥが非活性状態のＨレベルのときに導通し、データ線ＤＢＬおよび参照データ線ＲＤＢＬをそれぞれノードＮＤ７およびＮＤ８に結合する。補のライトアンプ活性化信号ＺＷＡＥが活性化されてＬレベルとなると、これらのＭＯＳトランジスタＮＱ１２およびＮＱ１３はオフ状態となる。
【００８２】
プリチャージ用のＭＯＳトランジスタＮＱ１４およびＮＱ１５は、書込／読出指示信号ＺＷＺＲの非活性状態（Ｈレベル）のとき導通し、一方、書込／読出指示信号ＺＷＺＲの活性化時、これらのＭＯＳトランジスタＮＱ１４およびＮＱ１５はオフ状態となる。この書込／読出指示信号ＺＷＺＲは、データ書込時にＬレベルに設定される。従って、データの書込が行われるときには、ノードＮＤ７およびＮＤ８の接地電圧レベルへのプリチャージが停止される。
【００８３】
クロスカップル型増幅器ＡＭＰ１は、補のライトアンプ活性化信号ＺＷＡＥの活性化時（Ｌレベル）ＭＯＳトランジスタＰＱ１５を介して共通ソースノードに電源電圧を供給され交差結合されるＰチャネルＭＯＳトランジスタと、ライトアンプ活性化信号ＷＡＥの活性化（Ｈレベル）時接地電圧をＭＯＳトランジスタＮＱ１６を介して共通ソースノードへ供給される交差結合されるＮチャネルＭＯＳトランジスタを含む。したがって、このクロスカップル型増幅器ＡＭＰ１は、補のライトアンプ活性化信号ＺＷＡＥおよびＷＡＥが活性化されると活性化されてノードＮＤ７およびＮＤ８の信号ＷＡＮおよびＺＷＡＮを差動増幅する。
【００８４】
ライトアンプ活性化信号ＷＡＥおよびＺＷＡＥの活性化時、ＭＯＳトランジスタＮＱ１２およびＮＱ１３がオフ状態となり、ノードＮＤ７およびＮＤ８が、データ線ＤＢＬおよび参照データ線ＲＤＢＬからそれぞれ分離されて、このクロスカップル型増幅器ＡＭＰ１が差動増幅する。ノードＮＤ７およびＮＤ８に電荷を閉込めて差動増幅することにより、データ線ＤＢＬおよび参照データ線ＲＤＢＬの振幅が小さい状態で、高速で書込データに対応する信号ＷＡＮおよびＺＷＡＮを生成することができる。
【００８５】
ライトアンプ活性化信号ＷＡＥの活性化時、ＡＮＤゲートＧ６およびＧ７により、ノードＮＤ７およびＮＤ８上の信号ＷＡＮおよびＺＷＡＮに従って内部書込データＷＤＤおよびＺＷＤＤが生成されて、図３に示すライトドライバＷＤへ与えられる。データ書込時、これらの内部書込データＷＤＤおよびＺＷＤＤに従って対応のグローバルデータ線ＧＩＯおよびＺＧＩＯが駆動される。
【００８６】
プリチャージ状態時においては、ノードＮＤ７およびＮＤ８上の信号ＷＡＮおよびＺＷＡＮはＬレベルであり、またライトアンプ活性化信号ＷＡＥもＬレベルであり、内部書込データＷＤＤおよびＺＷＤＤはＬレベルに維持される。データ読出時においても、ライトアンプイネーブル信号ＷＡＥは非活性状態であり、内部書込データＷＤＤおよびＺＷＤＤはＬレベルに維持される。したがって、この状態においては、図３に示すライトドライバＷＤは、出力ハイインピーダンス状態となり、メモリセルデータの読出には悪影響は及ぼさない。
【００８７】
図６は、図５に示すライトアンプ活性化信号ＷＡＥおよびＺＷＡＥを発生する部分の構成の一例を示す図である。図６において、ライトアンプ活性化信号発生部は、列選択動作を活性化するコラムデコーダイネーブル信号ＣＤＥを遅延する遅延回路ＤＧ３と、遅延回路ＤＧ３の出力信号を反転して補のライトアンプ活性化信号ＺＷＡＥを生成するインバータＧ８と、インバータＧ８の出力信号を反転してライトアンプ活性化信号ＷＡＥを生成するインバータＧ９を含む。
【００８８】
コラムデコーダイネーブル信号ＣＤＥは、データの書込を指示するリードコマンドまたはライトコマンドが与えられたときに、選択バンクにおいてバンクアドレス信号と図１に示す制御回路９からのデータ書込を指示する書込動作指示信号とに基づいて活性化される。メモリアレイにおいて、列選択ゲートとして書込列選択ゲートと読出列選択ゲートとが別々に配置され、対応して書込コラムデコーダと読出コラムデコーダとが別々に配置される。しかしながら、コラムデコーダが、書込みおよび読出に共通に利用される場合には、図６に示す構成において、コラムデコーダイネーブル信号ＣＤＥと書込み指示信号との合成信号が、遅延回路ＤＧ３へ与えられる。
【００８９】
コラムデコーダイネーブル信号ＣＤＥは、非活性化時Ｌレベルである。したがって、データ書込み時、列選択動作が行なわれるまでは、補のライトアンプ活性化信号ＺＷＡＥはＨレベルであり、図５に示すＭＯＳトランジスタＮＱ１２およびＮＱ１３はオン状態を維持する。（書込）コラムデコーダイネーブル信号ＣＤＥがＨレベルとなり、遅延回路ＤＧ３およびインバータＧ８およびＧ９の有する遅延時間が経過すると、ライトアンプ活性化信号ＺＷＡＥおよびＷＡＥが活性化される。したがって、データ書込時、列選択後、図５に示すＭＯＳトランジスタＮＱ１２およびＮＱ１３が非導通状態となって内部書込データＷＤＤおよびＺＷＤＤが生成されて選択列に書込まれる。この列選択を行なうまでの期間に、図２に示すＤＱ回路帯２２から書込データをデータ線ＤＢＬおよび参照データ線ＲＤＢＬを介して伝達し、ノードＮＤ７およびＮＤ８の信号ＷＡＮおよびＷＡＮ＿Ｒの電位レベルを確定状態に設定する。
【００９０】
図７は、図５に示す書込／読出信号ＺＷＺＲを発生する部分の構成の一例を示す図である。この書込／読出指示信号ＺＷＺＲは、書込／読出指示信号ＷＲを受けるインバータＧ１０により生成される。この書込／読出指示信号ＷＲは、図１に示す制御回路９からリードコマンドまたはライトコマンド印加時に生成され、選択バンクにおいてバンクアドレス信号に基づいて活性化される。書込／読出指示信号ＷＲは、データ書込時またはデータ読出指示時においてＨレベルであり、インバータＧ１０からの書込／読出指示信号ＺＷＺＲが、データ書込時またはデータ読出時においてＬレベルとなる。したがって、データ読出時において、データ線ＤＢＬおよび参照データ線ＲＤＢＬがノードＮＤ７およびＮＤ８に結合されている場合においても、ＭＯＳトランジスタＮＱ１４およびＮＱ１５がオフ状態であり、データ線ＤＢＬおよび参照データ線ＲＤＢＬ上のメモリセルデータの転送に悪影響は及ぼさない。
【００９１】
なお、ＭＯＳトランジスタＮＱ１２およびＮＱ１３は、データ読出時オフ状態に設定され、データ書込時において補のライトアンプ活性化信号ＺＷＡＥに従っておん／オフ状態が制御されても良い。データ読出時、ノードＮＤ７およびＮＤ８は、データ線ＤＢＬおよび参照データ線ＲＤＢＬから分離する。これにより、データ線ＤＢＬおよび参照データ線ＲＤＢＬのデータ読出時の負荷を軽減することができる。
【００９２】
図８は、図２に示すＤＱ回路帯２２の４ビットの回路部の構成を概略的に示す図である。図８において、ＤＱ回路帯２２において、外部データＥＸＴＤＱ＜０＞−ＥＸＴＤＱ＜３＞それぞれを入出力するＤＱ回路４０ａから４０ｄが配置される。これらのＤＱ回路４０ａから４０ｄは、図１に示す出力バッファ回路１１、リードデータ転送回路１２、入力バッファ回路１３およびライトデータ転送回路１４およびＶｒｅｆ発生回路１９の構成に対応する。ＤＱ回路４０ａから４０ｄは、同一構成を有するため、図８においては、ＤＱ回路４０ａの構成を代表的に示す。
【００９３】
これらの外部データＥＸＴＤＱ＜０＞−ＥＸＴＤＱ＜３＞にそれぞれ対応して偶数プレーンデータ線ＥＤＢ＜０＞−ＥＤＢ＜３＞および奇数プレーンデータ線ＯＤＢ＜０＞−ＯＤＢ＜３＞と奇数プレーン参照データ線ＲＤＢ＿Ｏおよび偶数プレーン参照データ線ＲＤＢ＿Ｅが配置される。
【００９４】
ＤＱ回路４０ａは、参照データ線ＲＤＢ＿Ｅとデータ線ＥＤＢ＜０＞上の信号を受けるリードアンプＲＡｅと、参照データ線ＲＤＢ＿Ｏとデータ線ＯＤＢ＜０＞上の信号を受けるリードアンプＲＡｏと、アドレス信号ビットＡ０に従ってこれらのリードアンプＲＡｅおよびＲＡｏからの相補データを並列に受けてシリアルデータに変換するＰ／Ｓ変換回路４１と、Ｐ／Ｓ変換回路４１からの相補データに従って外部データＥＸＴＤＱ＜０＞を生成する出力バッファ４２を含む。
【００９５】
２ビットプリフェッチ方式が利用されているため、リードアンプＲＡｅおよびＲＡｏにより、同時に転送されるデータ線ＥＤＢ＜０＞およびＯＤＢ＜０＞上のデータをそれぞれ、参照データ線ＲＤＢ＿ＥおよびＲＤＢ＿Ｏ上の信号と比較して、２ビットの相補データを並列に生成する。アドレス信号ビットＡ０により、偶数プレーンおよび奇数プレーンのいずれのデータを先に読出すかを判定し、Ｐ／Ｓ変換回路４１においてリードアンプＲＡｅおよびＲＡｏの出力データの順序付けを行なって、順次出力バッファ４２を介して出力する。このＰ／Ｓ変換回路４１における変換時のクロック信号として、図１に示す内部クロック信号ＣＬＫ＿ＰＦおよびＣＬＫ＿ＮＦが用いられる。図８においては、データ線および参照データ線の配置を示すため、クロック信号の経路は示していない。
【００９６】
ＤＱ回路４０ａは、さらに、外部データビットＥＸＴＤＱ＜０＞から相補内部データを生成する入力バッファ４３と、入力バッファ４３からシリアルに与えられるデータを並列データに変換するＳ／Ｐ変換回路４４と、Ｓ／Ｐ変換回路４４からのデータをそれぞれ受け、偶数プレーンデータ線ＥＤＢ＜０＞および奇数プレーンデータ線ＯＤＢ＜０＞へ受けたデータに従って内部書込データを転送するライトドライバＷＤｅおよびＷＤｏを含む。
【００９７】
Ｓ／Ｐ変換回路４４においては、アドレス信号ビットＡ０に従って、入力バッファ４３から与えられたデータと偶数および奇数プレーンとの対応付けを行なって並列データを生成する。
【００９８】
ライトドライバＷＤｅおよびＷＤｏは、Ｓ／Ｐ変換回路４４からのデータに従って、シングルエンド構成のデータ線ＥＤＢ＜０＞およびＯＤＢ＜０＞をそれぞれ駆動する。
【００９９】
なお、この図８に示すＤＱ回路４０ａ−４０ｄにおいて、図１に示すデータラッチは、特に回路構成要素として示していない。しかしながら、Ｐ／Ｓ変換回路４１およびＳ／Ｐ変換回路４４においては、それぞれ、偶数プレーンおよび奇数プレーンとの間で転送するデータを格納するラッチ回路が設けられている。
【０１００】
ＤＱ回路帯２２においては、４ビットのＤＱ回路４０ａから４０ｄに対応して、参照データ線ＲＤＢ＿Ｅをデータ書込時駆動するライト参照ドライバＲＦＷＤｅと、奇数参照データ線ＲＤＢ＿Ｏをデータ書込時駆動するライト参照ドライバＲＦＷＤｏが設けられる。
【０１０１】
データ書込時において、ＤＱ回路４０ａから４０ｄにより内部書込データが生成されてデータ線ＥＤＢ＜０＞からＥＤＢ＜３＞およびＯＤＢ＜０＞からＯＤＢ＜３＞駆動時に、近接位置に配置されたライト参照ドライバＲＦＷＤｅおよびＲＦＷＤｏにより参照データ線ＲＤＢ＿ＥおよびＲＤＢ＿Ｏを駆動することにより、選択バンクにおいて、ほぼ同じタイミングで参照データおよび書込データを到達させることができ、データ書込時のマージンを十分に確保することができる。
【０１０２】
図９（Ａ）は、図８に示すリードアンプＲＡｅおよびＲＡｏの構成の一例を示す図である。リードアンプＲＡｅおよびＲＡｏは、接続される参照データ線およびデータ線が異なるだけでありその内部構成は同じであるため、これらのリードアンプＲＡｅおよびＲＡｏを、リードアンプＲＡで示す。
【０１０３】
図９（Ａ）において、リードアンプＲＡは、リードアンプ分離指示信号ＺＲＡＩに従ってノードＮＤ１０およびＮＤ１１をデータ線ＤＢＬおよび参照データ線ＲＤＢＬにそれぞれ接続するリードアンプ分離ゲート４０と、リードアンプ活性化信号ＺＲＡＥの非活性化時導通しノードＮＤ１０およびＮＤ１１をそれぞれ、ノードＮＤ１２およびＮＤ１３に結合する電荷閉込めゲート５１と、リードアンプイコライズ指示信号ＲＡＥＱの活性化時ノードＮＤ１２およびＮＤ１３を接地電圧レベルにプリチャージするプリチャージ回路５２と、活性化時、ノードＮＤ１２およびＮＤ１３上の信号を差動的に増幅して信号ＲＡＮおよびＺＲＡＮを生成するクロスカップル型増幅器５３と、リードアンプ活性化信号ＺＲＡＥの活性化時、クロスカップル型増幅器５３に電源電圧を供給するＰチャネルＭＯＳトランジスタ（活性化トランジスタ）５４と、リードアンプ活性化信号ＲＡＥの活性化時導通し、クロスカプラ型増幅器５３へ接地電圧を供給するＮチャネルＭＯＳトランジスタ（活性化トランジスタ）５５を含む。
【０１０４】
データ読出モードにおいては、リードアンプ分離指示信号ＺＲＡＩがＨレベルとなり、データ線ＤＢＬおよび参照データ線ＲＤＢＬが、電荷閉込めゲート５１に結合される。電荷閉込めゲート５１は、クロスカップル型増幅器５３が活性化されるときに、非導通状態となり、リードアンプＲＡの内部ノードがデータ線ＤＢＬおよびＲＤＢＬから分離される。電荷閉込め方式でノードＮＤ１２およびＮＤ１３ノ電位を高速で増幅して、読出データＲＡＮおよびＺＲＡＮを生成する。
【０１０５】
データ読出モード以外のときには、リードアンプ分離ゲート５０は、非導通状態であり、電荷閉込めゲート５１とデータ線ＤＢＬおよび参照データ線ＲＤＢＬとを分離する。このとき、電荷閉込めゲート５１が導通状態にあり、またプリチャージ回路５２が活性状態にあるためリードアンプＲＡの内部ノードＮＤ１０からＮＤ１３は、接地電圧レベルにプリチャージされる。
【０１０６】
この分離ゲート５０を利用することにより、データ線ＤＢＬおよび参照データ線ＲＤＢＬのデータ書込時の負荷を軽減する。また、電荷閉込めゲート５１により、データ読出時、内部ノードＮＤ１０からＮＤ１３に生じた小振幅信号に従ってＣＭＯＳレベルの信号ＲＡＮおよびＲＡＮ＿Ｒを生成する。
【０１０７】
図９（Ｂ）は、この図９（Ａ）に示す各制御信号を発生する部分の構成の一例を示す図である。図９（Ｂ）において、リードアンプ活性化信号ＺＲＡＥは、リードアンプ活性化信号ＲＡＥを受けるインバータＧ１１により生成される。リードアンプイコライズ指示信号ＲＡＥＱは、リードアンプ活性化信号ＲＡＥとリードアンプ分離指示信号ＺＲＡＩを受けるＮＯＲゲートＧ１２により生成される。リードアンプ活性化信号ＲＡＥは、図４（Ａ）に示す転送制御信号ＺＲＤＴが活性化された後所定のタイミングで活性化される。リードアンプ分離指示信号ＺＲＡＩは、データ読出指示信号に従ってデータ読出時Ｈレベルに設定される。図９（Ｂ）に示す制御信号発生部は、図１に示す制御回路９に含まれる。
【０１０８】
次に、この図９（Ａ）に示すリードアンプの動作について簡単に説明する。データ書込時およびプリチャージ状態時においては、リードアンプ分離指示信号ＺＲＡＩはＬレベルであり、リードアンプ分離ゲート５０は非導通状態にあり、ノードＮＤ１０およびＮＤ１１は、データ線ＤＢＬおよびＲＤＢＬから分離される。したがって、この場合にデータ書込が行なわれても、何らこのリードアンプＲＡは書込み動作に対して影響は及ぼさない。
【０１０９】
リードアンプ分離指示信号ＺＲＡＩがＬレベルであり、またリードアンプ活性化信号ＲＡＥも、Ｌレベルであるため、図９（Ｂ）に示すＮＯＲゲートＧ１２からのリードアンプイコライズ指示信号ＲＡＥＱがＨレベルとなり、プリチャージ回路５２が活性化され、ノードＮＤ１２およびＮＤ１３が、接地電圧レベルにプリチャージされる。このときまた、リードアンプ活性化信号ＺＲＡＥはＨレベルであり、電荷閉込めゲート５１が導通状態であり、ノードＮＤ１０およびＮＤ１１も、プリチャージ回路５２により接地電圧レベルにプリチャージされる。また活性化トランジスタ５４および５５もオフ状態であり、クロスカップル型増幅器５３も非活性状態である。
【０１１０】
データ読出サイクルが始まると、まず、リードアンプ分離指示信号ＺＲＡＩがＨレベルとなり、ノードＮＤ１０およびＮＤ１１がデータ線ＤＢＬおよび参照データ線ＲＤＢＬに結合される。このリードアンプ分離指示信号ＺＲＡＩがＨレベルとなると、図９（Ｂ）に示すＮＯＲゲートＧ１２からのリードアンプイコライズ指示信号ＲＡＥＱがＬレベルとなり、プリチャージ回路５２が非活性化され、ノードＮＤ１０からＮＤ１３に対するプリチャージ動作が完了する。
【０１１１】
図４（Ａ）および（Ｂ）に示す転送制御信号ＺＲＤＴが活性化され、データ線ＤＢＬおよび参照データ線ＲＤＢＬに読出データが転送されてノードＮＤ１２およびＮＤ１３の電位が転送データに応じて変化すると、リードアンプ活性化信号ＺＲＡＥが所定期間活性化される。応じて、電荷閉込めゲート５１が非導通状態となり、またクロスカップル型増幅器５３がＭＯＳトランジスタ５４および５５により電源電圧および接地電圧を供給されて活性化されてノードＮＤ１２およびＮＤ１３上のデータ信号を差動増幅する。
【０１１２】
ノードＮＤ１２には、データ線ＤＢＬを介して伝達されるメモリセルデータが転送され、一方、ノードＮＤ１３には、参照データ線ＲＤＢＬを介して伝達される参照データ（参照電位）が伝達される。したがって、ノードＮＤ１２およびＮＤ１３の電位をクロスカップル型増幅器５３により差動増幅することにより、ノードＮＤ１３上の電位を参照電位としてメモリセルデータを増幅してメモリセルデータに対応するＣＭＯＳレベルの信号ＲＡＮおよびＲＡＮ＿Ｒを生成することができる。
【０１１３】
この図９（Ａ）に示すリードアンプＲＡをＤＱ回路内において利用することにより、シングルエンド構造のデータ線ＤＢＬを伝達されるメモリセルデータを参照データ線ＲＤＢＬ（ＲＤＢ＿ＯまたはＲＤＢ＿Ｅ）を介して伝達される参照電位に基づいてＣＭＯＳレベルの信号ＲＡＮおよびＲＡＮ＿Ｒを生成することが出来る。実効的に、データ線ＤＢＬおよび参照データ線ＲＤＢＬにより相補信号を伝達した構成と等価となり、等価的な相補信号を差動増幅することにより、安定に、選択バンクの内部読出／書込回路から転送されたデータの小振幅信号を増幅して読出データを生成することができる。
【０１１４】
図１０は、図８に示すライトドライバＷＤｅおよびＷＤｏの構成の一例を示す図である。これらのライトドライバＷＤｅおよびＷＤｏは同一構成を有するため、図１０においては、これらのライトドライバＷＤｏおよびＷＤｅを、ライトドライバＷＤで示す。
【０１１５】
図１０において、ライトドライバＷＤは、Ｓ／Ｐ変換回路の対応のレジスタからのデータＤＩＮを受けるインバータＧ１６と、書込データ転送タイミング信号ＷＤＴを受けるインバータＧ１７と、インバータＧ１７の出力信号と書込データタイミング信号ＷＤＴとに従ってインバータＧ１６の出力信号を選択的に伝達するトライステートインバータＧ１８と、インバータＧ１８からノードＮＤ１４に伝達された信号を受けるインバータＧ１９と、インバータＧ１７の出力信号と書込データ転送タイミング信号ＷＤＴとに従ってトライステートインバータＧ１８と相補的に出力ハイインピーダンス状態となり、動作時インバータＧ１９の出力信号をノードＮＤ１４へ伝達するトライステートインバータＧ２０を含む。
【０１１６】
Ｓ／Ｐ変換回路においては、偶数プレーンおよび奇数プレーンそれぞれに対して、レジスタ回路（ラッチ回路）が設けられており、それぞれから、データＤＩＮが対応のライトドライバＷＤｅおよびＷＤｏへ伝達される。トライステートインバータＧ１８は、書込データ転送タイミング信号ＷＤＴが活性化されると出力ハイインピーダンス状態となる。このとき、トライステートインバータＧ２０が活性化されてインバータとして動作し、インバータＧ１９とラッチ回路を構成し、ノードＮＤ１４上の信号がラッチされる。
【０１１７】
ライトドライバＷＤは、さらに、書込データ転送タイミング信号ＷＤＴを受けるバッファ回路Ｇ１３と、バッファ回路Ｇ１３の出力信号ＷＤＥＦを受けるインバータＧ１４と、インバータＧ１４の出力信号を所定時間遅延する遅延回路ＤＧ４と、遅延回路ＤＧ４の出力信号を受けてライトドライバイネーブル信号ＺＷＤＥを生成するバッファ回路Ｇ１５を含む。これらのバッファ回路Ｇ１３およびＧ１５は、それぞれ、偶数段のインバータで構成され、この大きな駆動力により、対応のＭＯＳトランジスタのゲートを高速で駆動する。
【０１１８】
ライトドライバＷＤは、さらに、バッファ回路Ｇ１３の出力信号ＷＤＥＦの非活性化時導通して、ノードＮＤ１６を電源電圧レベルにプリチャージするＰチャネルＭＯＳトランジスタＰＱ２０と、ノードＮＤ１４上の信号がＬレベルのとき導通し、ノードＮＤ１６へ電源電圧を伝達するＰチャネルＭＯＳトランジスタＰＱ２１と、バッファ回路Ｇ１５の出力信号ＺＷＤＥの活性化時導通し、ノードＮＤ１６へ電源電圧を伝達するＰチャネルＭＯＳトランジスタＰＱ２２と、バッファ回路Ｇ１３の出力信号ＷＤＥＦの非活性化時導通しノードＮＤ１７へ電源電圧を伝達するＰチャネルＭＯＳトランジスタＰＱ２３と、ノードＮＤ１４上の信号を受けるインバータＧ２１の出力信号がＬレベルのときに導通しノードＮＤ１７へ電源電圧を伝達するＰチャネルＭＯＳトランジスタＰＱ２４と、バッファ回路Ｇ１５からのライトドライバイネーブル信号ＺＷＤＥの活性化時導通し、ノードＮＤ１７へ電源電圧を供給するＰチャネルＭＯＳトランジスタＰＱ２５と、ノードＮＤ１６とノードＮＤ１８の間に接続されかつそのゲートがノードＮＤ２０に接続されるＮチャネルＭＯＳトランジスタＮＱ２０と、ノードＮＤ１７とノードＮＤ１８の間に接続されかつそのゲートがノードＮＤ１５に接続されるＮチャネルＭＯＳトランジスタＮＱ２１と、ノードＮＤ１８と接地ノードの間に直列に接続されるＮチャネルＭＯＳトランジスタＮＱ２２およびＮＱ２３を含む。
【０１１９】
ＭＯＳトランジスタＰＱ２０およびＰＱ２３によりノードＮＤ１６およびノードＮＤ１７を電源電圧レベルにプリチャージする。次いで、ノードＮＤ１６およびＮＤ１７を、ノードＮＤ１４およびＮＤ１５に転送された書込データに応じてそれらの電圧レベルを変化させる。次いで、ライトドライバイネーブル信号ＺＷＤＥによりＭＯＳトランジスタＰＱ２２およびＰＱ２５をオン状態とし、またＭＯＳトランジスタＭＱ２３をオフ状態として、ノードＮＤ１６およびＮＤ１７を電源電圧レベルに復帰させる。
【０１２０】
ライトドライバＷＤは、さらに、電源ノードとデータ線ＤＢＬの間に接続されかつそのゲートゲートがＮＤ１６に接続されるＰチャネルＭＯＳトランジスタＰＱ２６と、ノードＮＤ１７上の信号を受けるインバータＧ２２と、データ線ＤＢＬと接地ノードの間に接続されかつそのゲートにインバータＧ２２の出力信号を受けるＮチャネルＭＯＳトランジスタＮＱ２４を含む。データ線ＤＢＬは、接地電圧レベルにプリチャージされる。
【０１２１】
ノードＮＤ１６およびＮＤ１７は、遅延回路ＤＧ４により決定される所定期間のみ、書込データに応じて電圧レベルが変化する。この所定期間のみライトドライバＷＤによりデータ線ＤＢＬを駆動することにより、データ線ＤＢＬの振幅が増大するのを抑制し、小振幅信号を伝達する。所定期間が経過すると、ライトドライバイネーブル信号ＺＷＤＥがＬレベルとなり、ライトドライバＷＤは、出力ハイインピーダンス状態となる。データ書込サイクルが完了すると、信号ＷＤＥＦがＬレベルとなり、ライトドライバＷＤは、その出力ハイインピーダンス状態を維持する。
【０１２２】
たとえば、書込データＤＩＮがＨレベルのとき、書込データ転送タイミング信号ＷＤＴがＬレベルのときにトライステートインバータＧ１８により、ノードＮＤ１４へＬレベルデータが、ノードＮＤ１５にインバータＧ２１によりＨレベルデータが転送される。クロック信号の立上がりおよび立下がりエッジにより書込データが転送され、２ビットデータが書込まれると、所定のタイミングで、書込データ転送タイミング信号ＷＤＴがＨレベルに駆動され、トライステートインバータＤ１８が出力ハイインピーダンス状態となり、インバータＧ１９およびトライステートインバータＧ２０により、このＳ／Ｐ変換回路の対応のレジスタからのデータＤＩＮがライトドライバＷＤ内にラッチされる。
【０１２３】
次いで、バッファ回路Ｇ１３の出力信号ＷＤＥＦがＨレベルとなると、ＭＯＳトランジスタＰＱ２０およびＰＱ２３がオフ状態となり、ノードＮＤ１６およびＮＤ１７への電源電圧レベルのプリチャージが停止する。ライトドライバイネーブル信号ＺＷＤＥは、まだＨレベルであるため、ＭＯＳトランジスタＮＱ２３はオフ状態にある。またバッファ回路Ｇ１３からの制御信号ＷＤＥＦがＨレベルでありＭＯＳトランジスタＮＱ２２がオン状態となり、ノードＮＤ１８から接地ノードへの電流経路が形成され、ノードＮＤ１６およびＮＤ１７を、ノードＮＤ１４およびＮＤ１５にラッチされたデータに従って駆動することができる。
【０１２４】
ノードＮＤ１４およびＮＤ１５には相補データがラッチされるため、ノードＮＤ１６およびＮＤ１７の一方が電源電圧レベルから接地電圧レベルへ駆動され、他方はプリチャージ状態の電源電圧レベルを維持する。書込データＤＩＮがＬレベルのときには、ノードＮＤ１４にはＬレベルデータがラッチされるため、ＭＯＳトランジスタＮＱ２０はオフ状態、ＭＯＳトランジスタＮＱ２１がオン状態となり、ノードＮＤ１６がプリチャージ電圧レベルに維持され、一方、ノードＮＤ１７が接地電圧レベルに駆動される。応じて、ＭＯＳトランジスタＰＱ２６はオフ状態、ＭＯＳトランジスタＮＱ２４がオン状態となり、データ線ＤＢＬは、プリチャージ電圧レベルの接地電圧レベルを維持する。
【０１２５】
逆に、書込データＤＩＮがＨレベルのときには、ノードＮＤ１４にはＨレベルデータがラッチされるので、ＭＯＳトランジスタＮＱ２０がオン状態となり、ノードＮＤ１６が接地電圧レベルに放電され、ＭＯＳトランジスタＰＱ２６がオン状態となり、データ線ＤＢＬの電圧レベルが上昇する。このときには、ノードＮＤ１７はＬレベルであり、ＭＯＳトランジスタＮＱ２１がオフ状態であり、ノードＮＤ１７がプリチャージ電圧レベルに維持される。従ってインバータＧ２２の出力信号に従ってＭＯＳトランジスタＮＱ２４がオフ状態を維持する。
【０１２６】
データ線ＤＢＬを駆動して所定時間が経過すると、バッファ回路Ｇ１５からのライトドライバイネーブル信号ＺＷＤＥがＬレベルとなり、ＭＯＳトランジスタＮＱ２３がオフ状態となり、ノードＮＤ１８が接地ノードへの放電経路が遮断される。一方ＭＯＳトランジスタＰＱ２２およびＰＱ２５がオン状態となり、ノードＮＤ１６およびＮＤ１７が電源電圧レベルに駆動される。これにより、ＭＯＳトランジスタＰＱ２６およびＮＱ２４がオフ状態となり、データ線ＤＢＬの電位上昇が停止する。この後、所定のタイミングで、選択バンク内においてライトアンプによりデータの増幅が行なわれ内部書込データが生成される。
【０１２７】
書込データ転送完了後、ライトデータ転送タイミング信号ＷＤＴがＬレベルとなり、応じてバッファ回路Ｇ１３の出力する制御信号ＷＤＥＦがＬレベルとなり、ＭＯＳトランジスタＰＱ２０およびＰＱ２３がオン状態となり、ノードＮＤ１６およびＮＤ１７が電源電圧レベルにプリチャージされ、このライトドライバＷＤは、出力ハイインピーダンス状態を維持する。データ線ＤＢＬが、図示しないプリチャージ回路により接地電圧レベルにプリチャージされる。またトライステートインバータＧ１８が活性化され、インバータＧ１６の出力信号に従ってノードＮＤ１４を駆動し、一方、トライステートインバータＧ２０が出力ハイインピーダンス状態となる。
【０１２８】
図１１は、図８に示すライト参照ドライバＲＦＷＤｅおよびＲＦＷＤｏの構成の一例を示す図である。これらのライト参照ドライバＲＦＷＤｅおよびＲＦＷＤｏは、同一構成を有するため、図１１においては、ライト参照ドライバＲＦＷＤで示す。
【０１２９】
図１１において、ライト参照ドライバＲＦＷＤは、書込データ転送タイミング信号ＷＤＴを受けるバッファ回路Ｇ２３と、バッファ回路Ｇ２３の出力信号ＷＤＥＦを受けるインバータＧ２４と、インバータＧ２４の出力信号を遅延する遅延回路ＤＧ５と、遅延回路ＤＧ５の出力信号を受けてライトドライバイネーブル信号ＺＷＤＥを生成するバッファ回路Ｇ２５と、バッファ回路Ｇ２３の出力信号ＷＤＥＦがＬレベルのときにノードＮＤ１９を電源電圧レベルにプリチャージするＰチャネルＭＯＳトランジスタＰＱ２７と、電源ノードとノードＮＤ１９の間に接続されかつそのゲートが電源ノードに接続されるＰチャネルＭＯＳトランジスタＰＱ２８と、電源ノードとノードＮＤ１９の間に接続されかつそのゲートにバッファ回路Ｇ２５の出力するライトドライバイネーブル信号ＺＷＤＥを受けるＰチャネルＭＯＳトランジスタＰＱ２９と、ノードＮＤ１９とノードＮＤ２１の間に接続されかつそのゲートが電源ノードに接続されるＮチャネルＭＯＳトランジスタＮＱ２５を含む。
【０１３０】
ＭＯＳトランジスタＰＱ２８およびＮＱ２５それぞれのゲートを電源ノードに接続することにより、図１０に示すライトデータドライバＷＤのノードＮＤ１４へＨレベルデータが伝達された状態を実現する。
【０１３１】
ライト参照ドライバＲＦＷＤは、さらに、バッファ回路Ｇ２３の出力信号ＷＤＥＦに従ってノードＮＤ２０を電源電圧レベルにプリチャージするＰチャネルＭＯＳトランジスタＰＱ３０と、電源ノードとノードＮＤ２０の間に接続されかつそのゲートが接地ノードに接続されるＰチャネルＭＯＳトランジスタＰＱ３１と、ノードＮＤ２０とノードＮＤ２１の間に接続されかつそのゲートが接地ノードに接続されるＮチャネルＭＯＳトランジスタＮＱ２６と、電源ノードとノードＮＤ２０の間に接続されかつそのゲートにライトドライバイネーブル信号ＺＷＤＥを受けるＰチャネルＭＯＳトランジスタＰＱ３２と、ノードＮＤ２１と接地ノードの間に直列に接続されるＮチャネルＭＯＳトランジスタＮＱ２３およびＮＱ２８を含む。
【０１３２】
ＭＯＳトランジスタＮＱ２７のゲートへは、バッファ回路Ｇ２３の出力信号ＷＤＥＦが与えられ、ＭＯＳトランジスタＮＱ２８のゲートへは、バッファ回路Ｇ２５からのライトドライバイネーブル信号ＺＷＤＥが与えられる。
【０１３３】
ＭＯＳトランジスタＰＱ３１およびＮＱ２６のゲートを接地ノードに接続することにより、図１０に示すライトデータドライバＷＤにおいてノードＮＤ１５にＬレベルデータが伝達された状態、すなわち、書込データＤＩＮとして、Ｈレベルデータが伝達された状態を実現する。
【０１３４】
ライト参照ドライバＲＦＷＤは、さらに、ノードＮＤ２０上の信号を受けるインバータＧ２６と、ノードＮＤ１９上の信号に従って電源ノードから参照データ線ＲＤＢＬへ電流を供給するＰチャネルＭＯＳトランジスタＰＱ３３と、インバータＧ２６の出力信号に従って参照データ線ＲＤＢＬを接地ノードに結合するＮチャネルＭＯＳトランジスタＮＱ２９を含む。
【０１３５】
書込データ転送時、ＭＯＳトランジスタＰＱ２７およびＰＱ３０はともにオフ状態となり、またＭＯＳトランジスタＮＱ２７およびＮＱ２８がともにオン状態となる。したがって、ノードＮＤ１９がＭＯＳトランジスタＮＱ２５により放電されその電圧レベルが接地電圧レベルとなる。一方、ノードＮＤ２０は、プリチャージ電圧レベルを維持する。したがって、ＭＯＳトランジスタＰＱ３３がオン状態、ＭＯＳトランジスタＮＱ２９がオフ状態であり、参照データ線ＲＤＢＬへ電流が供給されて、その電圧レベルが上昇する。所定期間が経過すると、ライトドライバイネーブル信号ＺＷＤＥに従ってＭＯＳトランジスタＰＱ２９、ＰＱ３２がオン状態、ＭＯＳトランジスタＮＱ２８がオフ状態となり、ＭＯＳトランジスタＰＱ３３がオフ状態となり、参照データ線ＲＤＢＬへの電流の供給が停止される。
【０１３６】
参照データ線ＲＤＢＬとデータ線ＤＢＬとの負荷が等しい場合、このＭＯＳトランジスタＰＱ３３の電流駆動力を、図１０に示すライトデータドライバのドライブトランジスタＰＱ２６の電流駆動力よりも小さくすることにより、参照データ線ＲＤＢＬの電位上昇速度をデータ線ＤＢＬの電位上昇速度よりも遅くすることができ、書込データのハイレベル／ローレベル判定の中間電圧レベルにその参照電位を設定することができる。
【０１３７】
なお、参照データ線ＲＤＢＬには、データ線ＤＢＬよりも多くの負荷が接続する（各バンクのコラム繰返し帯におけるリードアンプが接続する）。したがって、ＭＯＳトランジスタＰＱ３３の電流駆動力がＭＯＳトランジスタＰＱ２６の電流駆動力と同じ場合においても、参照データ線ＲＤＢＬは、その負荷がデータ線ＤＢＬの負荷よりも大きいため、その電位上昇速度を遅くすることができ、参照データ線ＲＤＢＬの電位を小振幅データのハイレベルおよびローレベルの中間電位レベルに設定することができる。従って、ドライブトランジスタＰＱ３３の電流駆動力は、参照データ線ＲＤＢＬおよびデータ線ＤＢＬの負荷の関係に応じて適当に定められれば良い。
【０１３８】
図１２は、この発明の実施の形態１におけるデータ読出時のコラム繰返し帯からＤＱ回路帯へのデータ転送時の動作を示す信号波形図である。以下、図１２を参照して図３に示す単位読出／書込回路２５ａ−２５ｄに含まれるリードデータドライバＲＤからＤＱ回路帯に含まれるリードデータアンプＲＡ（ＲＡｅ，ＲＡｏ）へのデータ転送について簡単に説明する。
【０１３９】
データ読出動作時においては、図３に示すプリアンプＰＡの出力データが確定すると、リードデータ転送タイミング信号ＺＲＤＴがＨレベルからＬレベルとなり、応じて、図４（Ａ）に示すリードデータドライバＲＤにおいて内部信号ＰＤＤおよびＺＰＤＤの電圧レベルが、読出データに応じて電源電圧レベルおよび接地電圧レベルとなる。一方、図４（Ｂ）に示すリード参照ドライバＲＦＲＤにおいては、内部信号ＰＤＤ＿ＲがＨレベルとなる。
【０１４０】
これらの信号ＰＤＤ，ＺＰＤＤおよびＰＤＤ＿Ｒの電圧レベルが変化すると、図４（Ａ）に示すリードデータドライバにおけるワンショットパルス発生段３２において、出力信号ＺＤＲＶおよびＺＺＤＲＶがワンショットのパルス形態でＬレベルに低下し、また、図４（Ｂ）に示すリード参照ドライバＲＦＲＤにおいてもワンショットパルス発生段３７の出力信号ＺＤＲＶ＿Ｒが、所定期間Ｌレベルに駆動される。
【０１４１】
応じて、データ線ＤＢＬがメモリセルデータに従ってその電圧レベルが設定され、また、参照データ線ＲＤＢＬの電圧レベルが上昇する。Ｈレベルデータが伝達されるデータ線ＤＢＬの電位上昇速度よりも、参照データ線ＲＤＢＬの電位上昇速度は遅い。データ線ＤＢＬおよび参照データ線ＲＤＢＬの電位駆動時に、図９（Ａ）に示すリードアンプ分離指示信号ＺＲＡＩがＬレベルからＨレベルとなり、リードアンプ分離ゲート５０が導通し、データ線ＤＢＬおよび参照データ線ＲＤＢＬが、それぞれ図９（Ａ）に示すリードデータアンプＲＡのノードＮＤ１２およびＮＤ１３に結合される。この分離ゲート５０の非導通時において、同様、リードアンプイコライズ指示信号ＲＡＥＱもＬレベルとなり、ノードＮＤ１２およびＮＤ１３のプリチャージ回路５２によるプリチャージ動作は完了している。したがって、データ線ＤＢＬおよびリードデータ線ＲＤＢＬを介して伝達される信号に従って、ＤＱ回路内の図９（Ａ）に示すリードデータアンプのノードＮＤ１２およびＮＤ１３の電圧レベルが変化する。
【０１４２】
リードデータアンプＲＡ内においてノードＮＤ１２およびＮＤ１３の電圧差が十分になると、所定のタイミングでリードデータアンプ活性化信号ＲＡＥが活性化され、クロスカップル型増幅器によりノードＮＤ１２および上の信号ＲＡＮおよびＲＡＮ＿Ｒが差動増幅され、読出データに応じて電源電圧および接地電圧レベルに駆動される。その後、次段のＰ／Ｓ変換回路へ、これらの信号ＲＡＮおよびＲＡＮ＿Ｒが伝達される。
【０１４３】
したがって、リードデータアンプＲＡにおいてリードアンプ活性化信号ＲＡＥの活性化時、図９（Ａ）に示すリードデータアンプ内においてノードＮＤ１２およびＮＤ１３上の信号ＲＡＮおよびＲＡＮ＿Ｒにおいて十分な電位差が生じており、確実に、クロスカップル型増幅器５３により増幅動作を行なって内部読出データを生成することができる。
【０１４４】
データ読出が完了すると、図４（Ａ）および（Ｂ）に示すワンショットパルス発生段３２および３７のワンショットパルス発生動作が停止し、リードデータドライバＲＤおよびリード参照ドライバＲＦＲＤが出力ハイインピーダンス状態となり、また図９（Ａ）に示すリードアンプ分離指示信号ＺＲＡＩがＬレベルとなり、リードアンプＲＡの内部ノードが、データ線ＤＢＬおよび参照データ線ＲＤＢＬから分離される。
【０１４５】
その後、コラム繰返し帯において転送制御信号ＺＲＤＴがＨレベルに立上がり、図４（Ａ）および（Ｂ）に示すリードデータドライバＲＤおよび参照データドライバＲＦＲＤがプリチャージ状態に復帰し、内部ノードの信号ＰＤＤ、ＺＰＤＤおよびＰＤＤ＿Ｒが接地電圧レベルにプリチャージされる。
【０１４６】
また、リードアンプ活性化信号ＲＡＥが非活性化され、図９（Ａ）に示すリードデータアンプＲＡが非活性化され、リードアンプイコライズ指示信号ＲＡＥＱが活性化され、内部ノードＮＤ１２およびＮＤ１３が接地電圧レベルにイコライズされ、信号ＲＡＮおよびＲＡＮ＿Ｒが接地電圧レベルとなる。またデータ線ＤＢＬおよび参照データ線ＲＤＢＬは図１に示すデータバスイコライザ１８により接地電圧レベルにプリチャージされる。
【０１４７】
以上の様に、データ読出時、コラム繰返し帯からＤＱ回路帯へ、シングルエンド構造のデータバスを用いてデータを転送し、参照データバスを用いて参照電位を伝達する。ＤＱ回路帯においてリードアンプＲＡの活性化時、クロスカップル型増幅器の検知可能な電位差が内部ノードに生じていれば、確実に、メモリセルデータを増幅することができる。
【０１４８】
図１３は、この発明の実施の形態１におけるデータ書込動作時のＤＱ回路帯からコラム繰返し帯へのデータ転送時の信号波形を示す図である。以下、図１３を参照して、ＤＱ回路帯から選択バンクのコラム繰返し帯へのデータ転送動作について説明する。
【０１４９】
データ書込時においては、入力データＤＩＮが、図８に示すＳ／Ｐ変換回路４４から与えられる。したがって、このＳ／Ｐ変換回路４４の出力データＤＩＮが確定状態にある期間が、書込データの転送サイクルを決定する。
【０１５０】
データ書込時においても、データ線ＤＢＬおよび参照データ線ＲＤＢＬは、図１に示すバスイコライザ１８により接地電圧レベルにプリチャージされる。
【０１５１】
データ書込時、まずライトデータ転送指示信号ＷＤＴがＬレベルからＨレベルとなり、図１０に示すライトデータドライバＷＤおよび図１１に示すライト参照ドライバＲＦＷＤがラッチ状態となる。このライトデータ転送指示信号ＷＤＴに従って、ライトデータドライバＷＤおよびライト参照ドライバＲＦＷＤにおいてそれぞれ入力データＤＩＮおよび接地電位に従って内部書込データを生成し、データ線ＤＢＬおよび参照データ線ＲＤＢＬをそれぞれ駆動する。このとき、参照データ線ＲＤＢＬの電位上昇速度は、ハイレベルデータを転送するデータ線ＤＢＬの電圧上昇速度よりも遅い。
【０１５２】
所定時間が経過すると、ライトドライバＷＤおよびライト参照ドライバＲＦＷＤにおいて、ライトドライバイネーブル信号ＺＷＤＥがＬレベルとなり、これらのライトドライバＷＤおよびライト参照ドライバＲＦＷＤが出力ハイインピーダンス状態となり、参照データ線ＲＤＢＬおよびデータ線ＤＢＬの電圧レベルの電位上昇が停止される。一方、選択バンクのコラム繰返し帯においては、コラムデコーダイネーブル信号ＣＤＥが活性化されるまで、図５に示すＭＯＳトランジスタＮＱ１２およびＮＱ１３はオン状態であり、データ線ＤＢＬおよび参照データ線ＲＤＢＬ上の電荷がライトアンプＷＡの内部ノードＮＤ７およびＮＤ８に伝達され、それらの電圧レベルが変化し、信号ＷＡＮおよびＷＡＮ＿Ｒが、それぞれ転送されたデータに応じた電圧レベルに設定される。
【０１５３】
次いで、コラムデコーダイネーブル信号ＣＤＥが活性化されて列選択動作が行なわれた後、ライトアンプ活性化信号ＷＡＥが活性化される。応じて、図５に示すライトアンプＷＡにおいて、ＭＯＳトランジスタＮＱ１２およびＮＱ１３がオフ状態となり、クロスカップル型増幅器ＡＭＰ１が活性化され、ノードＮＤ７およびＮＤ８上の信号ＷＡＮおよびＷＡＮ＿Ｒが差動的に増幅され、内部書込データＷＤＤおよびＺＷＤＤが生成され、ライトデータドライバを介して対応のグローバルデータ線ＧＩＯおよびＺＧＩＯが駆動され、選択メモリセル（センスアンプ）に対してデータの書込みが実行される。
【０１５４】
データ書込動作が完了すると、まずＤＱ回路帯において書込データ転送指示信号ＷＤＴがＨレベルからＬレベルに立下がり、続いてライトドライバイネーブル信号ＺＷＤＥがＨレベルに立上がる。応じて、図１０および図１１に示すライトドライバＷＤおよび参照ライトドライバＲＦＷＤがプリチャージ状態に復帰し、また参照データ線ＲＤＢＬおよびデータ線ＤＢＬが、図１に示すバスイコライザ１８により接地電圧レベルに駆動される。
【０１５５】
また、コラム繰返し帯においては列選択動作完了しコラムデコーダイネーブル信号ＣＤＥがＬレベルに立下がり、続いてライトアンプ活性化信号ＷＥが非活性状態となり、ライトアンプＷＡがプリチャージ状態となり、信号ＷＡＮおよびＷＡＮ＿Ｒが接地電圧レベルに駆動され、応じて内部書込データＷＤＤおよびＺＷＤＤもＬレベルとなる。
【０１５６】
データ書込時において、ＤＱ回路帯から、同じタイミングで、ライトデータ転送信号ＷＤＴに従って書込データおよび参照電位を転送しており、正確に、コラム繰返し帯において所望の大きさの電位差をライトアンプにおいて生成することができる。
【０１５７】
また、ライトデータドライバＷＤおよびリードデータドライバＲＤは、データ線ＤＢＬを駆動することが要求されるだけであり、補のデータ線ＺＤＢＬを駆動することは要求されず、補のデータ線ＺＤＢＬを駆動する回路部分の面積を削減することができ、応じて、トランジスタの数も低減することができる。
【０１５８】
参照データ線ＲＤＢＬを駆動するライト参照ドライバＲＦＷＤおよびリード参照ドライバＲＦＲＤのドライブトランジスタ（ＰチャネルＭＯＳトランジスタ）の電流駆動力を、この参照データ線ＲＤＢＬおよびデータ線ＤＢＬの寄生容量の大きさに応じて適当な値に設定することにより、確実に、参照データ線ＲＤＢＬの電位を、データの差動増幅時、データ線ＤＢＬのレベルおよびローレベル電位の中間値に設定することができる。
【０１５９】
特に、参照データ線ＲＤＢＬには、多くのリードデータドライバおよびライトアンプが結合されるため、データ線ＤＢＬの配線容量よりも、その寄生容量を大きくすることができる。したがって、同一回路構成およびトランジスタサイズで、参照データ線ＲＤＢＬを駆動する回路とデータ線ＤＢＬを駆動する回路を構成しても、確実に参照データ線ＲＤＢＬの電位変化速度を、データ線ＤＢＬの電位変化速度よりも遅くすることができ、容易に、データ線を転送されるハイレベルデータおよびローレベルデータの中間値の電位レベルを、参照データ線を介して転送することができる。
【０１６０】
また、参照データ線ＲＤＢＬを、近傍の複数のデータ線ＤＢＬのグループに共通に配置することにより、ノイズ発生時においてデータ線ＤＢＬおよび参照データ線ＲＤＢＬにコモンモードノイズが重畳されるためノイズの影響を相殺でき、また、データの転送距離もほぼ同じとなり、信号間の歪みを少なくでき、正確にデータの論理レベルの判定を参照電位を基準として行なって、差動増幅動作を行なうことができる。
【０１６１】
［変更例１］
図１４は、この発明の実施の形態１の変更例１の構成を示す図である。図１４に示す構成においては、参照データを転送するリード参照ドライバＲＦＲＤの駆動段３９において、ワンショットパルス発生段３７の出力信号ＺＤＲＶ＿Ｒをゲートに受けるＰチャネルＭＯＳトランジスタ５０と参照データ線ＲＤＢＬの間にダンピング抵抗５１が設けられる。リード参照ドライバＲＦＲＤの他の構成は、図４（Ｂ）に示すリード参照ドライバＲＦＲＤの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１６２】
このダンピング抵抗５１は電流制限機能を有し、ＭＯＳトランジスタ５０から参照データ線ＲＤＢＬへ電荷が供給される速度を制限する。従って、ＭＯＳトランジスタ５０のサイズ（電流駆動力）は、リードデータドライバＲＤの駆動段３４（図４（Ａ）参照）のＰチャネルＭＯＳトランジスタＰＱ９と同程度に設定されてもよい。このダンピング抵抗５１は、たとえばマスク配線で構成され、メタルマスクによりそのサイズが調整可能であり、応じて抵抗値が調整される。
【０１６３】
このダンピング抵抗５１を利用することにより、データ読出時、確実に参照データ線ＲＤＢＬの電位変化速度を、データ線ＤＢＬよりも遅くすることができる。また、メタルマスクにより、その抵抗値を変更可能とすることにより、内部のバスの負荷に応じて、最適値に参照データ線の駆動速度を設定することが出来る。
【０１６４】
図１５は、この発明の実施の形態１の変更例のライト参照ドライバＲＦＷＤの構成を示す図である。この図１５に示すライト参照ドライバＲＦＷＤにおいては、ドライブ用のＰチャネルＭＯＳトランジスタＰＱ３３と参照データ線ＲＤＢＬの間にダンピング抵抗５２が接続される。この図１５に示すライト参照ドライバＲＦＷＤの他の構成は、図１１に示すライト参照ドライバＲＦＷＤの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１６５】
このダンピング抵抗５２を利用することにより、ＭＯＳトランジスタＰＱ３３から参照データ線ＲＤＢＬへの電荷の供給速度を低減することができ、応じて、データ書込時の参照データ線ＲＤＢＬの電位変化速度を低減することができる。したがって、この場合、ＭＯＳトランジスタＰＱ３３の電流駆動能力（サイズ）を、図１０に示すライトデータドライバＷＤのドライブ用のＰチャネルＭＯＳトランジスタＰＱ２６と同一に設定することができる。
【０１６６】
このダンピング抵抗５２も、メタルマスクを用いてその抵抗値を調整可能にする。メタルマスクにより、ポリシリコンの配線長または拡散抵抗の長さまたは幅を調整して、その抵抗値を調整して、データバスの負荷に応じた最適値に参照データ線駆動速度を設定する。
【０１６７】
［変更例２］
図１６は、この発明の実施の形態１の半導体記憶装置の変更例２の構成を示す図である。この図１６に示す構成においては、データ線ＤＢＬａおよびＤＢＬｂのピッチＬ１と参照データ線ＲＤＢＬのピッチＬ０を互いに異ならせる。したがって、参照データ線ＲＤＢＬと隣接するデータ線ＤＢＬ０との間の配線間容量Ｃｐ０は、データ線ＤＢＬａおよびＤＢＬｂの間の配線容量Ｃｐ１と、その容量値が異なる。したがって、参照データ線ＲＤＢＬとデータ線ＤＢＬａおよびＤＢＬｂの間で寄生容量の容量値が異なり、参照データ線ＲＤＢＬの電位変化速度を、データ線ＤＢＬａおよびＤＢＬｂの電位変化速度よりも遅くすることができる。特に、参照データ線ＲＤＢＬの寄生容量が、データ線ＤＢＬａおよびＤＢＬｂのそれよりも大きい場合、参照データ線ＲＤＢＬのピッチＬ０を、データ線ＤＢＬａおよびＤＢＬｂよりも大きくすることにより、適切に、データ線ＤＢＬａおよびＤＢＬｂを伝達されるデータのハイレベルおよびローレベルの中間電位レベルに設定することができる。
【０１６８】
［変更例３］
図１７は、この発明の実施の形態１の変更例３の構成を示す図である。図１７に示す構成においては、参照データ線ＲＤＢＬに、ＭＯＳキャパシタ５５が接続される。このＭＯＳキャパシタ５５は、参照データ線ＲＤＢＬが接地電圧レベルにプリチャージされるため、そのゲートが電源ノードに接続されるＰチャネルＭＯＳトランジスタで構成される。参照データ線ＲＤＢＬにＭＯＳキャパシタ５５を積極的に接続することにより、配線容量よりも正確に、参照データ線ＲＤＢＬの負荷容量値を設定することができ、その電位変化速度を、データ線（ＤＢＬ）の電位変化速度の１／２倍に正確に設定して、転送データのハイレベルおよびローレベルの中間地の参照電位を伝達することができる。
【０１６９】
以上のように、この発明の実施の形態１に従えば、複数のデータ線により共有される参照データを伝達する参照データ線を利用することにより、コラム繰返し帯とＤＱ回路帯間で小振幅データ信号を、シングルエンド構成のデータバスを用いて転送することができる。これにより、小振幅信号転送のメリットを享受しつつデータを転送するデータバスの配線領域を低減することができる。
【０１７０】
また、データバスはシングルエンド構成であり、コラム繰返し帯およびＤＱ回路帯のデータ線ドライブ回路において、ドライバトランジスタの数を低減することができ、回路占有面積を応じて低減することができる。
【０１７１】
また、データバスにおいて複数のデータ線をブロック化し、所定数のデータ線ごとに参照データ線を配置することにより、近接した位置のコラム繰返し回路（単位読出／書込回路）に対して参照データ線を駆動して、データおよび参照データを転送し、またＤＱ回路帯においても同様に近接した位置において参照データ線およびデータ線を駆動することができ、コモンモードノイズの影響を抑制でき、また信号間の歪み（スキュー）を低減することができる。
【０１７２】
［実施の形態２］
図１８は、この発明の実施の形態２に従う半導体記憶装置のチップレイアウトを概略的に示す図である。この図１８に示す半導体記憶装置は、図２に示す実施の形態１の半導体記憶装置と以下の点でそのチップレイアウトが異なる。すなわち、ＤＱ回路帯２２に対応してその近傍に参照電位Ｖｒｅｆを発生するＶｒｅｆ発生回路１００が設けられる。また、バンク♯Ａから♯Ｄそれぞれに対応して参照データバスＲＤＢ＿ＡからＲＤＢ＿Ｄが設けられる。Ｖｒｅｆ発生回路１００は、これらの参照データバスＲＤＢ＿ＡからＲＤＢ＿Ｄそれぞれに対して配置され、対応のバンクの選択時参照電位Ｖｒｅｆを発生する参照電位発生回路と、バンクに共通に配置され、データ読出時、ＤＱ回路帯２２に含まれるリードデータアンプへ与えられる参照電位を発生する参照電位発生回路とを含む。
【０１７３】
コラム繰返し帯２０においては、参照電位Ｖｒｅｆを発生する回路は設けられない。この図１８に示す半導体記憶装置の他の構成は、図２に示す半導体記憶装置の構成と同じであり、対応する部分には同一参照番号を付しその詳細説明は省略する。
【０１７４】
ＤＱ回路帯２２に対応してその近傍にＶｒｅｆ発生回路１００をバンク♯Ａから♯Ｄに共通に集中的に配置することにより、コラム繰返し帯に参照電位を発生する回路を配置する必要がなく、コラム繰返し帯のレイアウト面積を低減することができる。また、バンク♯Ａから♯Ｄそれぞれに対応して、参照データバスＲＤＢ＿ＡからＲＤＢ＿Ｄを別々に配置することにより、参照データバスＲＤＢ＿ＡからＲＤＢ＿Ｄそれぞれに含まれる参照データ線の負荷が軽減され、その充放電電流を低減でき、応じて消費電流を低減することができる。
【０１７５】
また、ＤＱ回路帯２２に対応してその近傍に集中的にＶｒｅｆ発生回路１００を配置することにより、同一構成の参照電位発生回路を効率的に配置することができ、面積利用効率が改善される。
【０１７６】
また、バンク♯Ａから♯Ｄの中央領域にＶｒｅｆ発生回路１００が配設され、それぞれ参照データバスＲＤＢ＿ＡからＲＤＢ＿Ｄが駆動されるため、参照データバスＲＤＢ＿ＡからＲＤＢ＿Ｄにおける参照データの変化速度を同一とすることができ、データの書込／読出時の動作マージンを改善することができる。
【０１７７】
図１９は、図１８に示すコラム繰返し帯１２０の構成を概略的に示す図である。図１９においては、４ビットのデータを転送するコラム繰返し帯の構成が示される。コラム繰返し帯１２０は、図３に示す構成と同様、単位読出／書込回路２５ａから２５ｄを含む。コラム繰返し帯１２０においては、参照電位を発生するリード参照ドライバＲＦＲＤは設けられない。参照データ線ＲＤＢＬが対応のバンクに対して配置され、データ書込時、Ｖｒｅｆ発生回路１００により参照データ線ＲＤＢＬが駆動される。参照データ線ＲＤＢＬが、バンクそれぞれに対応して分割して配置され、また、リード参照ドライバＲＦＲＤが設けられていないことを除いて、このコラム繰返し帯１２０の構成は図３に示すコラム繰返し帯の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は、省略する。
【０１７８】
図１９に示すように、コラム繰返し帯１２０においては、単に単位読出／書込回路２５ａから２５ｄが配置され、参照電位を発生するリード参照ドライバＲＦＲＤは設けられていない。したがって、コラム繰返し帯１２０のレイアウト面積を低減することができ、また同一パターンで回路を繰返し配置することができ、回路レイアウトが容易となる。
【０１７９】
図２０は、図１８に示すＤＱ回路帯１２２の４ビットの部分の構成を概略的に示す図である。図２０に示すＤＱ回路帯１２２は、図８に示すＤＱ回路帯２２と以下の点でその構成が異なる。偶数プレーンデータ線ＥＤＢ＜３＞−ＥＤＢ＜０＞および奇数プレーンデータ線ＯＤＢ＜０＞−ＯＤＢ＜３＞に共通にＤＱ専用の参照データ線ＲＤＢＬが配置される。ＤＱ回路４０ａから４０ｄそれぞれにおいて、参照データ線ＲＤＢＬがリードアンプＲＡｅおよびＲＡｏに結合される。また、データ書込時に参照電位を発生するためのライト参照ドライバＲＦＷＤｅおよびＲＦＷＤｏは設けられていない。
【０１８０】
ＤＱ専用の参照データ線ＲＤＢＬは、図１８に示すＶｒｅｆ発生回路１００により、データ読出時、バンクに対して共通に駆動される。この参照データ線ＲＤＢＬは、図１８に示すＶｒｅｆ発生回路１００からＤＱ回路帯１２２に対して配設されるだけであり、その配線長さは短いため、参照データ線ＲＤＢＬ（ＤＱ専用）の充放電電流を低減することができる。
【０１８１】
この図２０に示すＤＱ回路帯１２２の他の構成は、図８に示すＤＱ回路帯の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１８２】
このＤＱ回路帯１２２においても、データ書込時の参照電位を発生するライト参照ドライバＲＦＷＤｅおよびＲＦＷＤｏが設けられていないため、その回路レイアウト面積を低減することができる。
【０１８３】
図２１は、図１８に示すＶｒｅｆ発生回路１００の構成を示す図である。図２１において、Ｖｒｅｆ発生回路１００は、バンクＡに対するデータ書込時参照電位を生成するバンクＡ参照電位発生回路１００ａと、バンクＢに対するデータ書込時参照電位を発生するバンクＢ参照電位発生回路１００ｂと、バンクＣに対するデータ書込時参照電位を発生するバンクＣ参照電位発生回路１００ｃと、バンクＤに対するデータ書込時参照電位を発生するバンクＤ参照電位発生回路１００ｄを含む。
【０１８４】
参照電位発生回路１００ａから１００ｄは、同一構成を有するため、図２１においては、バンクＡに対する参照電位発生回路１００ａの具体的構成を示し、残りの参照電位発生回路１００ｂから１００ｄはブロックで示す。また、これらの参照電位発生回路１００ａから１００ｄは、対応のバンクに対し１つの参照データ線ＲＤＢＬ＿ＡからＲＤＢＬ＿Ｄが、それぞれ配置される場合の構成を示す。
【０１８５】
バンクＡ参照電位発生回路１００ａは、書込モード指示信号ＷＺＲと参照電位発生タイミング信号ＣＨＳＨＲ＿Ａとを受けるＮＡＮＤゲートＧ３０と、ＮＡＮＤゲートＧ３０の出力信号を受けるインバータＧ３１と、書込モード指示信号ＷＺＲと参照データ線プリチャージタイミング信号ＰＲＥＣ＿Ａとを受けるゲート回路Ｇ３２と、ゲート回路Ｇ３２の出力信号を受けるインバータＧ３３と、ノードＮＤ３０と電源ノードとの間に接続されかつインバータＧ３３の出力信号をゲートに受けるＰチャネルＭＯＳトランジスタＰＱ４０と、ノードＮＤ３０と接地ノードとの間に接続される容量素子Ｃｓｈと、インバータＧ３１の出力信号がＨレベルのときにオン状態となり、ノードＮＤ３０を参照データ線ＲＤＢＬ＿Ａに結合するＮチャネルＭＯＳトランジスタＮＱ４０と、ゲート回路Ｇ３２の出力信号がＨレベルのとき導通し、参照データ線ＲＤＢＬ＿Ａを接地電圧レベルに固定するＮチャネルＭＯＳトランジスタＮＱ４１を含む。参照データ線ＲＤＢＬ＿Ａには、寄生容量Ｃｐ＿ａが存在する。
【０１８６】
参照電位発生タイミング信号ＣＨＳＨＲ＿Ａは、書込モード指示信号ＷＺＲがＨレベルでありデータ書込期間を示し、かつバンクＡが指定されているときに所定のタイミングでＨレベルに駆動される。プリチャージタイミング信号ＰＲＥＣ＿Ａは、対応のバンク♯Ａに対するアクセスが完了したときにＨレベルに設定され、データ書込時、バンク♯Ａへのデータ書込が行なわれるときにＬレベルに設定される。
【０１８７】
容量Ｃｓｈは、参照データ線が、対応のバンク＃Ａに対して複数個設けられるときには、参照データ線それぞれに対応して個々に配置される。
【０１８８】
バンクＢ参照電位発生回路１００ｂから１００ｄも、このバンクＡ参照電位発生回路１００ａと同様の構成を有し、参照電位伝達時、それぞれ対応の参照データ線ＲＤＢＬ＿ＢからＲＤＢＬ＿Ｄに存在する寄生容量Ｃｐ＿ｂからＣｐ＿ｄをそれぞれ充電して参照電位を生成する。これらのバンクＢ参照電位発生回路１００ｂからバンクＤ参照電位発生回路１００ｄは、それぞれ、対応の参照電位発生タイミング信号ＣＨＳＨＲ＿ＢからＣＨＳＨＲ＿Ｄおよびプリチャージタイミング信号ＰＲＥＣ＿ＢからＰＲＥＣ＿Ｄと書込モード指示信号ＷＺＲに従って対応の参照データ線ＲＤＢＬ＿ＢからＲＤＢＬ＿Ｄの電位を設定する。これらの参照電位発生回路１００ａから１００ｄに対して与えられる参照データ線の駆動タイミング信号は、バンクアドレス信号および書込モード指示信号に基づいて生成される。
【０１８９】
参照電位発生回路１００は、さらに、ＤＱ回路帯に含まれるリードアンプに対する参照電位を生成するためのＤＱ参照電位発生回路１００ｅを含む。このＤＱ回路帯のリードアンプＲＡｅおよびＲＡｏ（図２０参照）には、ＤＱ参照データ線ＲＤＢＬ＿ＤＱを介して参照電位が伝達される。このＤＱ参照データ線ＲＤＢＬ＿ＤＱには寄生容量ＣＰ＿ｄｑが存在する。
【０１９０】
ＤＱ参照電位発生回路１００ｅは、読出モード指示信号ＲＺＷを受けるインバータＧ３４と、インバータＧ３４の出力信号を受けるインバータＧ３５と、インバータＧ３４の出力信号を受けるインバータＧ３６と、インバータＧ３６の出力信号がＬレベルのときにノードＮＤ３１へ電源電圧を伝達するＰチャネルＭＯＳトランジスタＰＱ４１と、ノードＮＤ３１と接地ノードの間に制御される容量素子Ｃｓｈｄと、インバータＧ３５の出力信号に従ってノードＮＤ３１をＤＱ参照データ線ＲＤＢＬ＿ＤＱに結合するＮチャネルＭＯＳトランジスタＮＱ４２と、インバータＧ３４の出力信号がＨレベルのときにＤＱ参照データ線ＲＤＢＬ＿ＤＱを接地電圧レベルに維持するＮチャネルＭＯＳトランジスタＮＱ４３を含む。
【０１９１】
リードモード指示信号ＲＺＷは、アクセスサイクル時、データ読出時にＨレベルに設定され、データ書込時にはＬレベルに設定される。書込モード指示信号ＷＺＲは、アクセスサイクル時、データ書込が指定されたときにＨレベルとなり、データ読出モードが指定されたときにＬレベルとなる。
【０１９２】
コラム繰返し帯１２０に配置されるリードデータドライバＲＤは、図４（Ａ）に示すリードデータドライバＲＤと同一の構成を備え、またライトアンプＷＡは、図５に示すライトアンプと同一の構成を備える。
【０１９３】
ＤＱ回路帯１２２に配置されるリードアンプは、図９（Ａ）に示すリードアンプと同一の構成を備え、また、ライトデータドライバＷＤは、図１０に示す構成と同様の構成を備える。以下、これらの具体的回路構成を示す図を適宜参照して、この発明の実施の形態２におけるデータ転送（書込／読出）動作について説明する。
【０１９４】
図２２は、この発明の実施の形態２におけるデータ読出時の信号波形を示す図てある。データ読出時においては、選択バンクのコラム繰返し帯からデータ線ＤＢＬを介してＤＱ回路帯に読出データが転送される。このデータ読出時においては、図１２に示すデータ読出時の信号波形で示される動作と、以下の点においてその動作内容が異なる。すなわち、Ｖｒｅｆ発生回路１００において、プリチャージ状態時においては、ＭＯＳトランジスタＮＱ４１およびＮＱ４３がオン状態であり、参照データ線ＲＤＢＬ＿ＡからＲＤＢＬ＿ＤおよびＲＤＢＬ＿ＤＱはすべて接地電圧ＧＮＤレベルにプリチャージされる。また、容量素子ＣｓｈおよびＣｓｈｄが、電源電圧ＶＤＤレベルにプリチャージされる。
【０１９５】
データ読出サイクルが始まると、まず読出モード指示信号ＲＺＷがＨレベルに立上がり、一方、書込モード指示信号ＷＺＲはＬレベルを維持する。したがって、参照電位発生回路１００ａから１００ｄは、プリチャージ状態を維持し、参照データ線ＲＤＢＬ＿ＡからＲＤＢＬ＿Ｄが、すべて接地電位ＧＮＤレベルに維持される。一方、図２１に示すＤＱ参照電位発生回路１００ｅにおいては、読出モード指示信号ＲＺＷの立上がりに応答して、ＭＯＳトランジスタＰＱ４１およびＮＱ４３がオフ状態、ＭＯＳトランジスタＮＱ４２がオン状態となり、ノードＮＤ３１がＤＱ参照データ線ＲＤＢＬ＿ＤＱに結合される。これにより、容量素子Ｃｓｈｄに蓄積されていた電荷が、寄生容量Ｃｐ＿ｄｑに分配され、ＤＱ参照データ線ＲＤＢＬ＿ＤＱは、その電圧レベルが上昇し、容量素子Ｃｓｈｄおよび寄生容量Ｃｐ＿ｄｑの容量値により決定される電圧レベルに設定される。すなわち、ＤＱ参照データ線ＲＤＢＬ＿ＤＱ上の参照電位Ｖｒｅｆは、次式で表わされる。
【０１９６】
ＶＤＤ・Ｃｓｈｄ／（Ｃｓｈｄ＋Ｃｐ＿ｄｑ）
この容量素子Ｃｓｈｄの容量値を適切に設定することにより、所望の電圧レベルの参照電位Ｖｒｅｆを得ることができる。すなわち、ＤＱ参照データ線ＲＤＢＬ＿ＤＱ上に電荷再配分により参照電位を生成することにより、ＨレベルおよびＬレベルデータの中間電圧レベルを正確に設定することができる。
【０１９７】
この後、先の図１２に示す動作波形と同様にして、選択バンクのコラム繰返し帯のリードデータドライバＲＤからデータが読出され、データ線ＤＢＬがワンショット駆動されて、ＤＱ回路帯１２２に含まれるリードアンプＲＡ（ＲＡｅ，ＲＡｏ）へ内部読出データが与えられる。このデータ転送動作時においては、所定のタイミングで、リードアンプイコライズ指示信号ＲＡＥＱが非活性化され、リードアンプの内部ノードＮＤ１２およびＮＤ１３（図９（Ａ）参照）のプリチャージが完了する。次いで、リードアンプ分離指示信号ＺＲＡＩがＨレベルとなり、リードアンプ分離ゲート５０（図９参照）が導通し、データ線ＢＤＬおよび参照データ線ＲＤＢＬ＿ＤＱ（図９（Ａ）の参照データ線ＲＤＢＬに対応）がリードアンプの内部ノード（ノードＮＤ１２、ＮＤ１３）に結合される。
【０１９８】
このとき、ＤＱ参照データ線ＲＤＢＬ＿ＤＱの電圧レベルが、既に、所定の電圧レベルに到達しており、データ線ＤＢＬを介して伝達されるデータよりも速いタイミングで、そのリードアンプの内部ノードＮＤ１３（信号ＲＮ＿Ｒ）が所定の基準電圧レベルに到達し、続いて、ノードＮＤ１２（図１９（Ａ）参照）の信号ＲＡＮが、転送されたメモリセルデータに応じてその電圧レベルが設定される。
【０１９９】
この後、リードアンプ活性化信号ＲＡＥが活性化され、クロスカップル型増幅器が差動増幅動作を行い、リードアンプの出力信号ＲＡＮおよびＲＡＮ＿Ｒが、ＣＭＯＳレベルの信号に駆動される。
【０２００】
この後、リードアンプ分離指示信号ＺＲＡＩがＬレベルに立下がり、リードアンプのＲＡの内部ノードとデータ線ＤＢＬおよびＤＱ参照データ線ＤＢＬ＿ＤＱが分離される。
【０２０１】
対応のＰ／Ｓ変換回路へのデータ格納完了後、リードアンプ活性化信号ＲＡＥが非活性化され、応じて、またリードアンプイコライズ指示信号ＲＡＥＱが活性化されリードアンプの内部ノードが接地電圧レベルに駆動される。
【０２０２】
このリードアンプＲＡの差動増幅動作前に、リードアンプ分離指示信号ＺＲＡＩがＨレベルに設定され、参照電位がリードアンプの内部ノードに伝達される。図９（Ａ）に示すように、差動増幅動作時においては、リードアンプ分離指示信号ＺＲＡＩがＨレベルであっても、リードアンプ活性化信号ＺＲＡＥに応答するゲート回路（５１）により、リードアンプの内部ノードは、参照データ線ＲＤＢＬ＿ＤＱから分離される。従って、リードアンプＲＡの差動増幅動作によりリードアンプの内部ノードが、ＣＭＯＳレベルに駆動されても、その電圧レベルは、参照データ線ＲＤＢＬ＿ＤＱの電圧レベルには影響を及ぼさない。
【０２０３】
連続してデータの読出を行なう場合、１つのデータ転送サイクルが完了すると、データ転送制御信号ＺＲＤＴがＨレベルとなり、選択バンクのコラム繰返し帯においてリードデータドライバＲＤ（図４（Ａ）参照）の内部信号ＰＤＤおよびＺＰＤＤが接地電圧ＧＮＤレベルにプリチャージされる。次の読出データの転送前に、データ線ＤＢＬは、一旦、接地電圧レベルにプリチャージされる。また、リードアンプにおいても、内部ノード（ＮＤ１２およびＮＤ１３）が接地電圧レベルにプリチャージされる。ＤＱ参照データ線ＲＤＢＬ＿ＤＱの負荷容量が、リードアンプの内部ノード（ＮＤ１３）の負荷容量よりも十分に大きいときには、参照データ線ＤＱＢＬ＿ＤＱの電位を維持して、次のデータ読出サイクルにおいて参照データ線ＲＤＢＬ＿ＤＱをリードアンプの内部ノードに接続しても、参照データ線ＲＤＢＬ＿ＤＱの電位変化はごく僅かであり、その電位をほぼ一定に維持することができ、安定に、次のデータ読出サイクルに対する参照電位を発生することが出来る。
【０２０４】
データ読出期間においてデータ転送が複数回連続して行なわれるとき、参照電位Ｖｒｅｆを、容量素子の充電電荷を用いてスタティックに発生させ、参照データ線ＲＤＢＬ＿ＤＱの電位レベルを一定レベルに維持することにより、各サイクルごとに、参照データ線の充放電を行なう構成に比べて消費電流を低減することができる。
【０２０５】
図２３は、データ書込時のＤＱ回路帯から選択バンクのコラム繰返し帯へのデータ転送時の動作を示す信号波形図である。以下、図２３を参照して、データ書込時の動作について説明する。データ書込時、ＤＱ回路帯においてライトデータドライバＷＤｅおよびＷＤｏが活性化されて、外部からの書込データＤＩＮ（Ｓ／Ｐ変換回路４４の出力データ）に従って対応のデータ線ＤＢＬを駆動する。ライトデータドライバＷＤｅおよびＷＤｏの構成は、図１０に示すライトデータドライバＷＤの構成と同じであり、データ線ＤＢＬの信号変化は、先の図１３に示すデータ書込時の各制御信号およびデータ線ＢＤＬの変化と同じである。Ｖｒｅｆ発生回路１００においては、データ書込時、書込モード指示信号ＷＺＲが書込期間中Ｈレベルに設定され、リードモード指示信号ＲＺＷはＬレベルに設定される。したがって、ＤＱ参照電位発生回路１００ｅの出力電圧は、ＭＯＳトランジスタＮＱ４３により接地電圧レベルに固定される。
【０２０６】
一方、参照電位発生回路１００ａから１００ｄにおいては、バンクアドレス信号に従って選択バンクに対する参照電位発生回路が活性化され、非選択バンクに対する参照電位発生回路はプリチャージ状態を維持する。今、バンク♯Ａが選択された状態を考える。この場合、バンクアドレス信号とアクセスモード指示信号とに従ってプリチャージタイミング信号ＰＲＥＣ＿ＡがＨレベルに立下がり、図２１に示すゲート回路Ｇ３２の出力信号がＬレベルとなり、バンクＡ参照電位発生回路１００ａにおいて、参照データ線ＲＤＢＬ＿Ａに対するプリチャージ動作が完了する。
【０２０７】
残りの参照電位発生回路１００ｂから１００ｄにおいては、プリチャージタイミング信号ＰＲＥＣ＿ＢからＰＲＥＣ＿ＤがＨレベルを維持し、参照データ線ＲＤＢＬ＿ＢからＲＤＢＬ＿Ｄは、接地電圧ＧＮＤレベルに維持される。
【０２０８】
次いで、バンクＡ参照電位発生回路１００ａにおいて、ＭＯＳトランジスタＰＱ４０がオフ状態となり、容量素子Ｃｓｈの充電動作が完了する。
【０２０９】
続いて、所定のタイミングでバンクアドレス信号およびアクセス指示信号に基づいて、参照電位発生タイミング信号ＣＨＳＨＲ＿ＡがＨレベルへ駆動され、応じてインバータＧ３１の出力信号がＨレベルとなり、ノードＮＤ３０が参照データ線ＲＤＢＬ＿Ａに結合され、容量素子Ｃｓｈの蓄積電荷が参照データ線ＲＤＢＬ＿Ａに伝達され、寄生容量Ｃｐ＿Ａと容量素子Ｃｓｈの間で電荷の再配分が生じ、参照データ線ＲＤＢＬ＿Ａの電圧レベルが上昇する。この参照データ線ＲＤＢＬ＿Ａの参照電位Ｖｒｅｆは、次式で与えられる。
【０２１０】
Ｖｒｅｆ＝ＶＤＤ・Ｃｓｈ／（Ｃｓｈ＋Ｃｐ＿ａ）
この容量素子Ｃｓｈの容量値を適切に設定することにより、ハイレベルデータおよびローレベルデータの電圧の中間電圧レベルの参照電位を、正確に得ることができる。
【０２１１】
参照データ線ＲＤＢＬ＿Ａ上の電圧レベルが上昇すると、コラム繰返し帯のライトアンプＷＡ（図５参照）においては、ライトアンプ活性化信号ＷＡが非活性状態であるため、図５に示すＭＯＳトランジスタＮＱ１２およびＮＱ１３がオン状態であり、参照データ線ＲＤＢＬ＿Ａの電荷が、ライトアンプの内部ノードＮＤ８（図５参照）へ伝達され、その電圧レベルが上昇する。このノードＮＤ８の寄生容量は、参照データ線ＲＤＢＬの寄生容量に比べて十分小さい。
【０２１２】
この後、書込データ転送信号ＷＤＴの活性化に従って、ＤＱ回路帯におけるライトデータドライバＷＤｅおよびＷＤｏが活性化されてデータ転送を行ない、データ線ＤＢＬ上に書込データＤＩＮに応じた電圧変化が生じる。このデータ線ＤＢＬ上の電圧レベルの変化が、図５に示すＭＯＳトランジスタＮＱ１２を介してライトアンプの内部ノードＮＤ７に伝達される。図２３においては、Ｈレベルのデータが伝達された場合のライトアンプＷＡにおける信号ＷＡＮおよびＷＡＮ＿Ｒの波形を示す。
【０２１３】
続いて、ライトアンプ活性化信号ＷＡＥが活性化されると、図５に示すライトアンプＷＡにおいてクロスカップル型増幅器ＡＭＰ１が活性化されて、信号ＷＡＮおよびＷＡＮ＿Ｒを差動増幅する。このクロスカップル型差動増幅器ＡＭＰ１の増幅動作時においては、図５に示すＭＯＳトランジスタＮＱ１２およびＮＱ１３はオフ状態であり、データ線ＤＢＬおよび参照データ線ＲＤＢＬ＿Ａは、ライトアンプＷＡの内部ノードＮＤ７およびＮＤ８から分離されている。
【０２１４】
このライトアンプＷＡにおける増幅動作およびメモリセルへのデータ書込動作期間中に、ライトデータ転送指示信号ＷＤＴが非活性化され、続いてライトドライバイネーブル信号ＺＷＤがＨレベルとなり、ＤＱ回路帯におけるライトデータドライバＷＤｅおよびＷＤｏが非活性化され、データ線ＤＢＬが接地電圧レベルに駆動される。参照データ線ＤＢＬ＿Ａは、参照電位レベルを維持する。
【０２１５】
データ書込完了後、コラムデコーダイネーブル信号ＣＤＥの非活性化に従って、ライトアンプイネーブル信号ＷＡＥが非活性化され、続いて書込モード指示信号ＷＺＲがＨレベルとなり、図５に示すライトアンプＷＡにおいてノードＮＤ７が接地電圧レベルにプリチャージされる。このとき、ノードＮＤ８の寄生容量は参照データ線ＲＤＢＬ＿Ａの寄生容量よりも十分に小さく設定することにより、ライトアンプの増幅動作によりノードＮＤ８がＨレベルおよびＬレベルのいずれの電圧レベルに駆動されても、ノードＮＤ８のプリチャージ電圧レベルを、参照データ線ＲＤＢＬ＿Ａの電圧レベルに応じた電圧レベルに再び設定することが出来る。
【０２１６】
また、このプリチャージ動作時、図５に示すノードＮＤ８上の信号ＷＡＮ＿Ｒの電圧レベルは、小振幅信号のハイレベルおよびローレベルの中間電圧レベルである。ライトアンプ活性化信号ＷＡＥが非活性状態にあるため、書込データＷＤＤおよびＺＷＤＤはともに確実にＬレベルに設定することができる。
【０２１７】
また、このプリチャージ動作時において、ライトアンプＷＡの内部ノードＮＤ８と参照データ線ＲＤＢＬ＿Ａとを分離する様にしてもよい。また、ライトアンプＷＡは、リードアンプＲＡと同様に構成され、ライトアンプＷＡの活性化前に、参照データ線ＲＤＢＬ＿ＡとライトアンプＷＡの内部ノードＮＤ８を結合し、ライトアンプＷＡの活性化時、参照データ線ＲＤＢＬ＿ＡとライトアンプＷＡの内部ノードＮＤ８とが分離されても良い。この書込動作期間においてデータ転送動作が行なわれている間、参照データ線ＲＤＢＬ＿Ａは、バンクＡ参照電位発生回路１００ａにより所定電圧レベルに維持される。データ書込時、ライトアンプＷＡにより、内部ノードのイコライズを、各データ転送ごとに実行しても、その参照データ線トライとアンプ内部ノードを分離することにより、また、ライトアンプＷＡの内部ノードＮＤ８の寄生容量を参照データ線ＲＤＢＬ＿Ａの寄生容量よりも十分に小さく設定することにより、参照データ線ＲＤＢＬ＿Ａの電荷の放電を防止して、長期にわたってデータ書込期間中、参照データ線ＲＤＢＬ＿Ａの電圧レベルを所定電圧レベルに維持することができる。
【０２１８】
他のバンクＢからＤへのデータ書込動作を行う場合には、参照データ線ＲＤＢＬ＿Ａに代えて、選択バンクに対する参照データ線上に対応の参照電位発生回路からの電荷が転送され、電荷の再配分により参照電位が生成される。データ書込期間中、データ転送ごとに参照データ線の充放電を行なう必要がなく、消費電流を低減することができる。
【０２１９】
なお、制御信号ＣＨＳＨＲ＿ＡからＣＨＳＨＲ＿Ｄは、選択バンクに対して参照電位Ｖｒｅｆの発生を指示する信号であり、バンクアドレス信号とデータアクセス指示信号（リードコマンドおよびライトコマンド）に従って図１に示す制御回路９から発生される。また、プリチャージタイミング信号ＰＲＥＣ＿ＡからＰＲＥＣ＿Ｄは、非選択バンクに対して参照データ線のプリチャージを指示する信号であり、バンクアドレス信号とデータアクセスモード指示信号とに基づいて、図１に示す制御回路９から発生される。書込モード指示信号ＷＺＲは、データ書込期間中Ｈレベルに設定され、一方、制御信号ＺＷＺＲは、書込データの転送サイクルごとに、活性／非活性化されて、ライトアンプＷＡの内部ノードの接地電圧レベルへのプリチャージを実行する（図５参照）。
【０２２０】
また、電荷閉込め方式で差動増幅動作を実行することにより、参照データ線が複数ビットのデータに対して共通に設けられる場合においても、各ライトアンプにおいて、他のデータビットの論理レベルの影響を受けることなく、正確に、参照電位を基準として、差動増幅動作を行なうことができる。
【０２２１】
図２４は、図１に示すバスイコライザ１８の構成の一例を示す図である。図２４においては、１つのデータ線ＤＢＬに対するバスイコライザ１８の構成を示す。図２４において、バスイコライザ１８は、接地ノードとデータ線ＤＢＬの間に接続されかつそのゲートに制御信号ＺＷＺＲを受けるＮチャネルＭＯＳトランジスタＮＱ４５を含む。この制御信号ＺＷＺＲは、書込データまたは読出データの転送時にＬレベルとなり、それ以外は、Ｈレベルとなる。このバスイコライザ１８において、制御信号ＺＷＺＲに従って、各データ転送サイクル完了後、データ線ＤＢＬを接地電圧レベルにプリチャージすることができる。
【０２２２】
参照データ線ＲＤＢＬについては、本実施の形態２においては、参照電位発生回路１００ａから１００ｅにより、接地電圧レベルにそれぞれプリチャージされる。
【０２２３】
なお、図１８に示す構成においては、バンクそれぞれに対応して参照データ線を配置している。しかしながら、参照データ線を全バンクに共通に配置してもよい。参照電位発生回路の数を低減でき、回路占有面積を低減することができる。
【０２２４】
参照データ線は、その参照電位Ｖｒｅｆの電圧レベルを隣接配線からのノイズから保護するために、その両側に、たとえば電源電圧または接地電圧レベルに固定されるシールド配線が配置されてもよい。
【０２２５】
［変更例］
図２５は、この発明の実施の形態２の変更例の構成を概略的に示す図である。図２５において、Ｖｒｅｆ発生回路１００において、参照電位発生回路１００ａから１００ｅの出力段に、バッファ回路１３０ａから１３０ｅが設けられる。この図２５に示すＶｒｅｆ発生回路の他の構成は、図２１に示すＶｒｅｆ発生回路１００の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２２６】
バッファ回路１３０ａから１３０ｅは、それぞれ、ボルテージフォロワ機能を有し、参照データ線ＲＤＢＬ＿ＡからＲＤＢＬ＿ＤおよびＲＤＢＬ＿ＤＱへの電荷供給時、対応の参照データ線がハイインピーダンス状態となるのを防止する。
【０２２７】
図２６は、図２５に示すバッファ回路１３０ａから１３０ｅの構成の一例を示す図である。これらのバッファ回路１３０ａから１３０ｅは同一構成を有するため、図２６において、これらのバッファ回路１３０ａから１３０ｅを、バッファ回路１３０で示す。
【０２２８】
図２６において、バッファ回路１３０は、電源ノードとノードＮＤ５１の間に接続されかつそのゲートがノードＮＤ５０に接続されるＰチャネルＭＯＳトランジスタＰＱ５０と、電源ノードと参照データ線ＲＤＢＬとの間に接続されかつそのゲートが参照データ線ＲＤＢＬに接続されるＰチャネルＭＯＳトランジスタＰＱ５１と、ノードＮＤ５１と接地ノードとの間に接続されかつそのゲートがノードＮＤ５１に接続されるＮチャネルＭＯＳトランジスタＮＱ５０と、参照データ線ＲＤＢＬと接地ノードの間に接続されかつそのゲートがノードＮＤ５１に接続されるＮチャネルＭＯＳトランジスタＮＱ５１を含む。
【０２２９】
ノードＮＤ５０は、バンクＡ参照電位発生回路１００ａにおいていは、前段のＭＯＳトランジスタＮＱ４０に接続されかつＭＯＳトランジスタＮＱ４１により、プリチャージ状態時、接地電圧レベルに維持される。ＤＱ参照電位発生回路１００ｅの場合、ノードＮＤ５０は、ＭＯＳトランジスタＮＱ４２およびＮＱ４３に接続され、プリチャージ状態時、ノードＮＤ５０は接地電圧レベルに維持される。
【０２３０】
ノードＮＤ５０にはダミー容量素子Ｃｄｕｍｙが接続され。このダミー容量素子Ｃｄｕｍｙは、参照データ線ＲＤＢＬに存在する寄生容量Ｃｐ＿ｄｑと同程度の容量値を有する。
【０２３１】
プリチャージ状態時においては、このダミー容量素子Ｃｄｕｍｙは、図２５に示すＭＯＳトランジスタＮＱ４１またはＮＱ４３により、接地電圧レベルに維持される。この場合、ＭＯＳトランジスタＰＱ５０がオン状態となり、ノードＮＤ５１へ電流を供給する。ＭＯＳトランジスタＮＱ５０およびＮＱ５１がカレントミラー回路を構成しており、ＭＯＳトランジスタＮＱ５０を流れる電流と同じ大きさの電流がＭＯＳトランジスタＮＱ５１を介して流れる（ミラー比が１の場合）。ＭＯＳトランジスタＮＱ５１にはＭＯＳトランジスタＰＱ５１により電流が供給される。ＭＯＳトランジスタＰＱ５１を介して流れる電流が、ＭＯＳトランジスタＰＱ５１により電圧に変換されて、参照データ線ＲＤＢＬに伝達される。したがって、この参照データ線ＲＤＢＬは、プリチャージ状態時、ノードＮＤ５０と同様、ほぼ接地電圧レベルに維持される。
【０２３２】
参照電位伝達時においては、ノードＮＤ５０が、対応の容量素子ＣｓｈまたはＣｓｈｄに結合される。したがって、容量素子ＣｓｈまたはＣｓｈｄとダミー容量素子Ｃｄｕｍｙとの間で電荷の再配分が生じ、ノードＮＤ５０の電圧レベルが上昇する。このノードＮＤ５０の電圧レベルに従って、ＭＯＳトランジスタＰＱ５０を介して流れる電流量がプリチャージ状態時と較べて低下し、応じて、ノードＮＤ５１の電圧レベルが低下し、応じて、ＭＯＳトランジスタＮＱ５０を介して流れる電流量が低下する。このＭＯＳトランジスタＮＱ５０を介して流れる電流のミラー電流が、ＭＯＳトランジスタＮＱ５１を介して流れる。ＭＯＳトランジスタＮＱ５１を介して流れる電流が、ＭＯＳトランジスタＰＱ５１により供給され、ＭＯＳトランジスタＰＱに５１より、電圧に変換される。ＭＯＳトランジスタＰＱ５０およびＰＱ５１のソースーゲート間電圧が等しくなり、したがって、参照データ線ＲＤＢＬは、このダミー容量素子Ｃｄｕｍｙの充電電圧と同じ電圧レベルに維持され、寄生容量Ｃｐ＿ｄｑも、ダミー容量素子Ｃｄｕｍｙと同じ電圧レベルに充電される。
【０２３３】
したがって、データ転送時、参照データ線ＲＤＢＬの参照電位Ｖｒｅｆは、バッファ回路１３０より電荷を供給されるため、ハイインピーダンス状態となってノイズの影響を受ける状態となるのを防止することができる。また、データ書込期間またはデータ読出期間において各データ転送サイクル時においてこの参照データ線ＲＤＢＬ上の電荷が、クロスカップル型増幅器の差動増幅動作により消費されても、ＭＯＳトランジスタＰＱ５０、ＰＱ５１、ＮＱ５０およびＮＱ５１により構成されるボルテージフォロワにより供給され、安定に、参照データ線ＲＤＢＬを、所定の電圧レベルに維持することができる。したがって、このバッファ回路を、参照電位発生回路出力段に配置することにより、データ転送時参照データ線がハイインピーダンス状態となるのを防止でき、ノイズ耐性に優れた参照電位を参照データ線に伝達することができる。また、安定に参照データ線を所定の電圧レベルに維持することが出来る。
【０２３４】
また、ダミー容量素子Ｃｄｕｍｙを利用することにより、正確に中間電圧レベルの参照電位Ｖｒｅｆを生成することが出来る。
【０２３５】
以上のように、この発明の実施の形態２に従えば、ＤＱ回路帯に対応して参照電位Ｖｒｅｆを発生する回路を集中的に配置し、各バンクに分散して参照電位を供給しており、コラム繰返し帯に参照電位を発生する回路を配置する必要がなく、回路占有面積を低減することができる。
【０２３６】
またＤＱ回路帯においても内部に参照電位を発生する回路を配置する必要がなく回路レイアウト面積を低減することができる。
【０２３７】
また、容量素子を用いて、参照電圧を生成しており、安定に所望の電圧レベルの参照電圧を生成することができる。
【０２３８】
【発明の効果】
以上のように、この発明に従えば、内部データの転送のデータバスをシングルエンド構成としており、データバスの信号線の数を低減でき、配線面積を低減することができる。
【０２３９】
特に、内部データの論理レベル判定基準となる参照電位を発生する回路をＤＱ回路帯に対応して集中的に配置しており、効率的に、参照電位を発生する回路を配置することができる。
【０２４０】
また、この参照電位を伝達する参照データ線を各バンクに対応して配置することにより、参照データ線の配線長を短くでき、参照データ線の充放電電流を低減でき応じて消費電流を低減することができる。
【図面の簡単な説明】
【図１】この発明に従う半導体記憶装置の全体の構成を概略的に示す図である。
【図２】この発明の実施の形態１に従う半導体記憶装置のチップレイアウトを概略的に示す図である。
【図３】図２に示すコラム繰返し帯の構成を概略的に示す図である。
【図４】（Ａ）は、図３に示すリードデータドライバの構成の一例を示し、（Ｂ）は、図３に示すリード参照ドライバの構成を概略的に示す図である。
【図５】図３に示すライトアンプの構成の一例を示す図である。
【図６】図５に示すライトアンプ活性化信号を発生する部分の構成を示す図である。
【図７】図５に示す書込モード指示信号を発生する部分の構成の一例を示す図である。
【図８】図２に示すＤＱ回路帯の構成を概略的に示す図である。
【図９】（Ａ）は、図８に示すリードアンプの構成の一例を示し、（Ｂ）は、図９（Ａ）に示す各制御信号を発生する部分の構成の一例を示す図である。
【図１０】図８に示すライトデータドライバの構成の一例を示す図である。
【図１１】図８に示すライト参照ドライバの構成の一例を示す図である。
【図１２】この発明の実施例１におけるデータ読出モード時の内部読出データ転送動作を示す信号波形図である。
【図１３】この発明の実施の形態１におけるデータ書込モード時における内部書込データ転送時の動作を示す信号波形図である。
【図１４】この発明の実施の形態１の変更例に従うリード参照ドライバの構成を示す図である。
【図１５】この発明の実施の形態１の変更例のライト参照ドライバの構成を示す図である。
【図１６】この発明の実施の形態１の変更例２の配線レイアウトを概略的に示す図である。
【図１７】この発明の実施の形態１の変更例３の参照データ線の構成を概略的に示す図である。
【図１８】この発明の実施の形態２に従う半導体記憶装置装置のチップレイアウトを概略的に示す図である。
【図１９】図１８に示すコラム繰返し帯の構成を概略的に示す図である。
【図２０】図１８に示すＤＱ回路帯の構成を概略的に示す図である。
【図２１】図１８に示すＶｒｅｆ発生回路の構成を概略的に示す図である。
【図２２】この発明の実施の形態２におけるデータ読出モード時の内部データ転送時の動作波形を示す図である。
【図２３】この発明の実施の形態２におけるデータ書込モード時の書込データ転送時の動作波形を示す図である。
【図２４】図１に示すイコライザの構成の一例を示す図である。
【図２５】この発明の実施の形態２の変更例のＶｒｅｆ発生回路の構成を概略的に示す図である。
【図２６】図２５に示すバッファ回路の構成の一例を示す図である。
【符号の説明】
ＭＡ  メモリアレイ、４ａ−４ｄ  内部読出／書込回路、１０  内部バス、１１  出力バッファ回路、１２  リード転送回路、１３  入力バッファ回路、１４ライト転送回路、１９  Ｖｒｅｆ発生回路、２０  コラム繰返し帯、２２  ＤＱ回路帯、ＲＤ  リードデータドライバ、ＲＦＲＤ  リード参照ドライバ、２５ａ−２５ｄ  単位読出／書込回路、４０ａ−４０ｄ  ＤＱ回路、ＲＦＷＤｅ，ＲＦＷＤｏ  ライト参照ドライバ、ＷＤｅ，ＷＤｏ  ライトデータドライバ、ＷＡライトアンプ、ＲＡｅ，ＲＡｏ  リードアンプ、１００  Ｖｒｅｆ発生回路、１００ａ−１００ｄ  参照電位発生回路、１２０  コラム繰返し帯、１２２  ＤＱ回路帯、１３０ａ，１３０ｅ  バッファ回路。
【図１】
2005025805.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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