(57)【要約】【課題】素子分離用領域の分離能力を確保しつつ微細化が可能であり、低暗電流および白キズ数の低減を実現できる固体撮像装置とその製造方法を提供する。【解決手段】本発明の固体撮像装置の製造方法では、シリコン基板１の上に、パッド絶縁膜２と耐酸化性膜３とを形成し、パターニングを行うことにより、素子分離用領域を開口する開口４を形成する。次に、耐酸化性膜３をマスクとしてシリコン基板１にＰ型イオンを注入することによりＰ型イオン注入領域５を形成する。次に、ＴＭＡＨ液を用いてウェットエッチングを行うことにより、シリコン基板１に溝６を形成する。その後、溝６を埋込酸化膜１２で埋めることにより素子分離を形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に複数の単位画素が配列する撮像領域が設けられ、前記単位画素には、複数の素子形成用領域と、前記複数の素子形成用領域の間に位置する素子分離用領域とが設けられる固体撮像装置の製造方法であって、
前記半導体基板の上に、前記半導体基板のうち前記素子分離用領域に位置する部分を露出する開口を有する保護膜を形成する工程（ａ）と、
前記工程（ａ）の後に、前記保護膜をマスクとして、前記半導体基板のうち前記開口に露出する部分にｐ型イオンを注入してｐ型領域を形成する工程（ｂ）と、
前記工程（ｂ）の後に、ＴＭＡＨ液を用いてウェットエッチングを行うことにより、前記半導体基板のうち前記ｐ型領域を除去して溝を形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記溝を膜で埋めることにより、素子分離を形成する工程（ｄ）と
を備える、固体撮像装置の製造方法。
【請求項２】
請求項１に記載の固体撮像装置の製造方法であって、
前記工程（ｂ）の後で前記工程（ｃ）の前に、前記保護膜のうち前記開口の側面となる部分にサイドウォールを形成し、前記保護膜および前記サイドウォールをマスクとしてｎ型のイオンを注入することにより、前記ｐ型領域のうちの中央部にｎ型領域を形成する工程（ｅ）をさらに備え、
前記工程（ｃ）では、前記サイドウォールおよび前記ｐ側領域を除去することにより、前記ｎ型領域の両端に溝を形成する、固体撮像装置の製造方法。
【請求項３】
請求項２に記載の固体撮像装置の製造方法であって、
前記ｎ型領域は、前記素子分離の一部となる、固体撮像装置の製造方法。
【請求項４】
請求項２または３に記載の固体撮像装置の製造方法であって、
前記サイドウォールはｐ型Ｓｉ層である、固体撮像装置の製造方法。
【請求項５】
請求項１〜４のうちいずれか１項に記載の固体撮像装置の製造方法であって、
前記半導体基板のうち前記素子形成用領域には、ｎ型不純物が含まれており、
前記工程（ｃ）の後で前記工程（ｄ）の前に、前記半導体基板のうち前記溝の表面部に位置する部分にｐ型のイオンを注入する工程（ｆ）をさらに備える、固体撮像装置の製造方法。
【請求項６】
請求項１〜５のうちいずれか１項に記載の固体撮像装置の製造方法であって、
前記半導体基板のうち前記撮像領域の側方には、前記撮像領域を動作させるための駆動回路を含む周辺回路領域が設けられ、
前記周辺回路領域における素子分離は、前記撮像領域における前記素子分離と同じ工程で形成される、固体撮像領域の製造方法。
【請求項７】
請求項６に記載の固体撮像装置の製造方法であって、
前記周辺回路には、Ｎ型ＭＯＳトランジスタのみを形成するか、ＰＭＯＳトランジスタのみを形成するか、またはＣＭＯＳトランジスタを形成する、固体撮像装置の製造方法。
【請求項８】
半導体基板上に複数の単位画素が配列する撮像領域が設けられ、上記単位画素には、複数の素子形成用領域と、上記複数の素子形成用領域の間に位置する素子分離用領域とが設けられる固体撮像装置であって、
上記素子分離用領域には、上記半導体基板の一部に設けられた溝と、上記溝を埋める埋め込み用膜とが設けられ、
上記溝は、上記半導体基板のうち上記素子形成用領域の上を覆い上記半導体基板のうち上記素子分離用領域の上を露出する開口を有する保護膜をマスクとして、上記半導体基板の一部をＴＭＡＨ液を用いたウェットエッチングによって除去することにより形成された、固体撮像装置。
【請求項９】
請求項８に記載の固体撮像装置を用いたカメラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置とその製造方法および固体撮像装置を用いたカメラに関し、特に、半導体基板上に複数の画素を有する撮像領域が設けられた固体撮像装置とその製造方法およびカメラに関する。
【背景技術】
【０００２】
ＭＯＳ型の固体撮像装置は、各画素に供給される信号を、ＭＯＳトランジスタを含む増幅回路によって増幅して読み出すイメージセンサである。固体撮像装置のうちＣＭＯＳプロセスで製造されるいわゆるＣＭＯＳイメージセンサは、低電圧、低消費電力であり、周辺回路とワン・チップ化ができるという長所を有している。そのため、近年では、ＣＭＯＳイメージセンサはＰＣ用小型カメラなどの携帯機器の画像入力素子として注目されている。
【０００３】
図３は、固体撮像装置の構成の一例を示す回路図である。この固体撮像装置は、複数の画素２６がマトリックス状に配列された撮像領域２７と、画素を選択するための垂直シフトレジスタ２８および水平シフトレジスタ２９と、垂直シフトレジスタ２８および水平シフトレジスタ２９に必要なパルスを供給するタイミング発生回路３０とを同一の基板上に備えている。
【０００４】
撮像領域２７内に配置する各画素２６では、フォトダイオードからなる光電変換部２１と、ソースが光電変換部２１に接続され、ドレインが増幅用トランジスタ２４のゲートに接続され、ゲートが垂直シフトレジスタ２８からの出力パルス線３１に接続された転送用トランジスタ２２と、ソースが転送用トランジスタ２２のドレインに接続され、ゲートが垂直シフトレジスタ２８からの出力パルス線３２に接続され、ドレインが電源３３に接続されるリセット用トランジスタ２３と、ドレインが電源３３に接続され、ゲートが転送用トランジスタ２２のドレインおよびリセット用トランジスタ２３のソースに接続される増幅用トランジスタ２４と、ドレインが増幅用トランジスタ２４のソースに接続され、ゲートが垂直シフトレジスタ２８からの出力パルス線３４に接続され、ソースが信号線３５に接続される選択用トランジスタ２５とが設けられている。
【０００５】
撮像領域２７において、素子分離用領域にＬＯＣＯＳやＳＴＩ（Shallow Trench Isoration）を形成した場合には、窒化膜等の膜ストレスや長時間にわたる高温の熱処理工程によって欠陥が発生しやすい。この欠陥は暗電流や白キズの発生原因となる。さらに、ＬＯＣＯＳを形成した場合には、バーズビーク幅が長くなるため撮像領域２７の微細化が困難となる。また、ＳＴＩを形成した場合には、埋め込み酸化膜による応力が発生してしまう。
【０００６】
このような問題を解決する方法として、特許文献１に記載された従来技術がある。この従来技術について、図４（ａ）〜（ｆ）を参照しながら説明する。図４（ａ）〜（ｆ）は、従来の撮像素子において、素子分離用領域の製造工程を示す断面図である。
【０００７】
まず、図４（ａ）に示す工程で、半導体基板５１の上部を熱酸化することにより、厚さ０．１μｍのゲート絶縁膜５２を形成する。次に、ゲート絶縁膜５２の上からイオン注入を行うことにより、半導体基板５１の上部に、素子分離領域５３、光電変換部５４およびドレイン領域５５を形成する。ここで、光電変換部５４およびドレイン領域５５としてｎ型の不純物をイオン注入する場合には、素子分離領域５３としてｐ型の不純物をイオン注入する。
【０００８】
次に、図４（ｂ）に示す工程で、ゲート絶縁膜５２の上に厚さ約０．３μｍのＣＶＤ酸化膜５６を堆積する。
【０００９】
次に、図４（ｃ）に示す工程で、ＣＶＤ酸化膜５６の上に、ゲート電極を形成する領域に開口を有するレジスト（図示せず）を形成する。そのレジストをマスクとしてＲＩＥ（Reactive Ion Etching）法によりエッチングを行うことにより、ＣＶＤ酸化膜５６を貫通する溝５７を形成する。
【００１０】
次に、図４（ｄ）に示す工程で、溝５７（図４（ｃ）に示す）を埋めるポリシリコン膜５８を形成する。
【００１１】
次に、図４（ｅ）に示す工程で、ポリシリコン膜５８の上に、溝５７よりも大きな内径を有する溝を有するレジスト（図示せず）を形成する。そして、そのレジストをマスクとしてポリシリコン膜５８（図４（ｄ）に示す）に対してＲＩＥを行うことにより、ゲート電極を含む配線パターン５８ａを形成する。
【００１２】
次に、図４（ｆ）に示す工程で、ゲート絶縁膜５２および配線パターン５８ａの上にＳｉＯ2 等の層間絶縁膜５９を堆積する。そして、ＲＩＥ法により層間絶縁膜５９を貫通してドレイン領域５５に到達する溝を形成し、溝を導体で埋めることにより、信号線６０を形成する。
【特許文献１】特開平１０−３７３８１８号公報
【特許文献２】特開２０００−１９６０５７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、上述した従来の固体撮像装置の製造方法では、以下のような不具合が生じていた。
【００１４】
上述したようにイオン注入により素子分離領域５３の注入層を形成した場合には、素子分離用領域としての分離能力を十分に確保するためにチャンネルストップ注入層の幅を広くする必要がある。しかしながら、素子分離領域５３の幅を広くするのは、固体撮像装置の微細化の要請に反する。
【００１５】
一方、チャンネルストップ注入層の幅を狭くして不純物の注入量を多くすることにより分離能力を確保すると、光電変換部５４と素子分離領域５３とのＰＮ接合のリークが増加してしまう。これは、暗電流及び白キズの増加につながってしまう。
【００１６】
本発明の目的は、素子分離用領域の分離能力を確保しつつ微細化が可能であり、暗電流および白キズ数の低減を実現できる固体撮像装置とその製造方法および固体撮像装置を用いたカメラを提供することにある。
【課題を解決するための手段】
【００１７】
本発明の固体撮像装置の製造方法は、半導体基板上に複数の単位画素が配列する撮像領域が設けられ、前記単位画素には、複数の素子形成用領域と、前記複数の素子形成用領域の間に位置する素子分離用領域とが設けられる固体撮像装置の製造方法であって、前記半導体基板の上に、前記半導体基板のうち前記素子分離用領域に位置する部分を露出する開口を有する保護膜を形成する工程（ａ）と、前記工程（ａ）の後に、前記保護膜をマスクとして、前記半導体基板のうち前記開口に露出する部分にｐ型イオンを注入してｐ型領域を形成する工程（ｂ）と、前記工程（ｂ）の後に、ＴＭＡＨ液を用いてウェットエッチングを行うことにより、前記半導体基板のうち前記ｐ型領域を除去して溝を形成する工程（ｃ）と、前記工程（ｃ）の後に、前記溝を膜で埋めることにより、素子分離を形成する工程（ｄ）とを備えている。
【００１８】
この方法によると、ＴＭＡＨ（Tetra methyl ammonium hydroxide）液によってｐ型領域を選択的に除去することができるため、アンダーカットのない溝を低ダメージで形成することができる。したがって、この方法を用いて形成された固体撮像装置では、暗電流および白キズ数の低減が可能となる。
【００１９】
前記工程（ｂ）の後で前記工程（ｃ）の前に、前記保護膜のうち前記開口の側面となる部分にサイドウォールを形成し、前記保護膜および前記サイドウォールをマスクとしてｎ型のイオンを注入することにより、前記ｐ型領域のうちの中央部にｎ型領域を形成する工程（ｅ）をさらに備え、前記工程（ｃ）では、前記サイドウォールおよび前記ｐ側領域を除去することにより、前記ｎ型領域の両端に溝を形成してもよい。
【００２０】
この場合には、前記ｎ型領域は、前記素子分離の一部となる。
【００２１】
このように、ｐ型領域の中にｎ型領域を形成しておくことにより、その後にウェットエッチングを行ってもｎ型領域が除去されないため、素子分離の一部に半導体層を残すことができる。この方法により作成された固体撮像装置では、溝に埋め込まれる絶縁膜等の膜の堆積が少なくなるため、応力の発生を抑制することができる。
【００２２】
前記サイドウォールはｐ型Ｓｉ層であることが好ましい。この場合には、ＴＭＡＨ液を用いてエッチングを行うとサイドウォールも同時に除去することができる。
【００２３】
前記半導体基板のうち前記素子形成用領域には、ｎ型不純物が含まれており、前記工程（ｃ）の後で前記工程（ｄ）の前に、前記半導体基板のうち前記溝の表面部に位置する部分にｐ型のイオンを注入する工程（ｆ）をさらに備えていてもよい。この場合には、暗電流が、溝の形成によって生じた界面準位を伝わって活性領域の方に流れるのを防止することができる。つまり、半導体基板のうち溝の表面付近に位置する領域にｐ型の不純物をドーピングすることにより、トレンチの表面付近と素子の活性領域との間にエネルギー的な障壁を形成し、キャリアの移動を抑制することができる。
【００２４】
前記半導体基板のうち前記撮像領域の側方には、前記撮像領域を動作させるための駆動回路を含む周辺回路領域が設けられ、前記周辺回路領域における素子分離は、前記撮像領域における前記素子分離と同じ工程で形成されてもよい。この場合には、工程を簡略化することができる。
【００２５】
前記周辺回路には、Ｎ型ＭＯＳトランジスタのみを形成するか、ＰＭＯＳトランジスタのみを形成するか、またはＣＭＯＳトランジスタを形成してもよい。
【００２６】
本発明の固体撮像装置は、半導体基板上に複数の単位画素が配列する撮像領域が設けられ、上記単位画素には、複数の素子形成用領域と、上記複数の素子形成用領域の間に位置する素子分離用領域とが設けられる固体撮像装置であって、上記素子分離用領域には、上記半導体基板の一部に設けられた溝と、上記溝を埋める埋め込み用膜とが設けられ、上記溝は、上記半導体基板のうち上記素子形成用領域の上を覆い上記半導体基板のうち上記素子分離用領域の上を露出する開口を有する保護膜をマスクとして、上記半導体基板の一部をＴＭＡＨ液を用いたウェットエッチングによって除去することにより形成されたものである。
【００２７】
この固体撮像装置における溝は、ＴＭＡＨ液によってｐ型領域を選択的に除去することにより低ダメージで形成されたため、アンダーカットが形成されにくい。したがって、この固体撮像装置では、暗電流および白キズ数の低減が可能となる。
【００２８】
なお、上述のような固体撮像装置をカメラとして用いると、高解像度の撮像が可能となる。
【発明の効果】
【００２９】
本発明に係わる固体撮像装置および製造方法では、アンダーカットのない素子分離用の溝を低ダメージで得ることができる。したがって、暗電流および白キズ数の削減が可能である。
【発明を実施するための最良の形態】
【００３０】
以下に、本発明の実施の形態に係る固体撮像装置について、図面を参照しながら説明する。なお、以下の実施形態では、本発明を、フォトダイオード同士の間の素子分離用領域や、フォトダイオードと活性領域との間の素子分離用領域に適用する場合について説明する。
【００３１】
（第１の実施形態）
図１（ａ）〜（ｆ）は、第１の実施形態における固体撮像装置の製造工程のうち素子分離領域を形成する工程を示す断面図である。
【００３２】
本実施形態の固体撮像素子の製造工程では、まず、図１（ａ）に示す工程で、シリコン基板１の上に、厚さ１〜５０ｎｍ程度のシリコン酸化膜からなるパッド絶縁膜２を形成する。その後、パッド絶縁膜２の上に、厚さ５０〜４００ｎｍのシリコン窒化膜等からなる耐酸化性膜３を形成する。なお、耐酸化性膜３として、窒化膜のかわりにシリコン膜または酸窒化膜を用いてもよい。また、パッド絶縁膜２と耐酸化性膜３との間に、Ｓｉ層を介在させてもよい。その後、耐酸化性膜３の上に、所定の領域に開口を有するレジスト（図示せず）を形成し、それをマスクとしてエッチングを行うことにより、パッド絶縁膜２と耐酸化性膜３とを貫通してシリコン基板１の上面のうち所定の領域を露出する開口４を形成する。その後、レジストを除去する。
【００３３】
次に、図１（ｂ）に示す工程で、基板の上からＰ型イオンのＢを注入することにより、セルフアラインで、シリコン基板１に１×１０13〜１×１０16／ｃｍ2のＢイオンを含む、深さ５０〜５００ｎｍのＰ型イオン注入領域５を形成する。
【００３４】
次に、図１（ｃ）に示す工程で、ＴＭＡＨ（Tetra methyl ammonium hydroxide）液を用いてウェットエッチングを行うことにより、シリコン基板１のうち開口４によって露出する部分に、深さ５０〜５００ｎの溝６を形成する。このとき、予めＰ型イオン注入領域５を形成しておくことにより、エッチング選択比が高くなる。なお、溝６を形成するために、まずドライエッチングを行った後に、ＴＭＡＨ液を用いてウエットエッチングを行ってドライエッチダメージ層を除去してもよい。
【００３５】
続いて、基板の上方から、ｐ型不純物であるＢを、注入エネルギー５〜５０ＫｅＶ、ドーズ量１×１０11〜１×１０15／ｃｍ2の条件で注入する。このときの注入条件およびドーズ量は、界面準位からの暗電流に起因する電子を束縛できるような値に調節する。
【００３６】
次に、図１（ｄ）に示す工程で、シリコン基板１のうち溝６の側面に露出する部分を熱酸化することにより、厚さ４０ｎｍ程度の内壁熱酸化膜１１を形成する。内壁熱酸化膜１１を形成することにより、シリコン基板１のうち溝６の上縁部に露出する部分を丸めることができる。その後、基板上に、溝６および開口４を埋め、耐酸化性膜３の上を覆う、厚さ８００ｎｍ程度の埋め込み絶縁膜１２を堆積する。なお、本実施形態では、絶縁膜１２として、酸窒化膜を用いてもよい。
【００３７】
次に、図１（ｅ）に示す工程で、耐酸化性膜３を研磨ストッパ層としてＣＭＰ法を行うことにより埋め込み絶縁膜１２の上部を研磨して除去する。
【００３８】
次に、図１（ｆ）に示す工程で、耐酸化性膜３（図１（ｅ）に示す）とパッド絶縁膜２（図１（ｅ）に示す）の上部とをウエットエッチングで除去する。このウェットエッチングは、シリコン酸化膜に対してシリコン窒化膜のエッチングレートが高くなる条件で行う。これにより、シリコン酸化膜からなる埋め込み絶縁膜１２よりも、シリコン窒化膜からなる耐酸化性膜３の方がエッチングが早く進行する。そして、パッド絶縁膜２を薄く残した状態でウェットエッチングを止めると、パッド絶縁膜２の高さよりも埋め込み絶縁膜１２の方が高く形成される。
【００３９】
その後、シリコン基板１のうち所望の領域にイオン注入を行うことにより、光電変換領域９および活性領域１０を形成する。その後、パッド絶縁膜２を完全に除去して、周知の方法により、ゲート絶縁膜１６、ＣＶＤ酸化膜１７、層間絶縁膜１８、信号線１９およびゲート電極を含む配線パターン２０を形成し、本実施形態の半導体装置を製造することができる。
【００４０】
本実施形態では、Ｐ型イオン注入領域５を形成した後にＴＭＡＨ液を用いてウェットエッチングを行うことにより、アンダーカットのない溝６を低ダメージで形成することができる。従来のＳＴＩを有する撮像素子では白キズ数が約１００００個も発生するのに対して、本実施形態の方法で、ドライエッチングを行った後にＴＭＡＨ液を用いてウエットエッチングを行った場合には、白キズ数が約２０００個になる。また、ＴＭＡＨ液のみを用いてウェットエッチングを行った場合には、白キズ数を約１０００個以下にまで低減することができる。なお、この比較は、１００万画素の撮像素子を１０ｍＶ以上の出力で動作させて測定した値をもとに行った。
【００４１】
（第２の実施形態）
図２（ａ）〜（ｈ）は、第２の実施形態における固体撮像装置の製造工程のうち素子領域を形成する工程を示す断面図である。
【００４２】
本実施形態の固体撮像素子の製造方法では、まず、図２（ａ）に示す工程で、シリコン基板１の上に、厚さ１〜５０ｎｍ程度のシリコン酸化膜からなるパッド絶縁膜２を形成する。その後、パッド絶縁膜２の上に、厚さ５０〜４００ｎｍのシリコン窒化膜等からなる耐酸化性膜３を形成する。なお、耐酸化性膜３として、窒化膜のかわりにシリコン膜または酸窒化膜を用いてもよい。また、パッド絶縁膜２と耐酸化性膜３との間に、Ｓｉ層を介在させてもよい。
【００４３】
その後、耐酸化性膜３の上に、所定の領域に開口を有するレジスト（図示せず）を形成し、それをマスクとしてエッチングを行うことにより、パッド絶縁膜２と耐酸化性膜３とを貫通してシリコン基板１の上面のうち所定の領域を露出する開口４を形成する。その後、レジストを除去する。
【００４４】
次に、図２（ｂ）に示す工程で、基板の上からＰ型イオンのＢを注入することにより、セルフアラインで、シリコン基板１に１×１０13〜１×１０16／ｃｍ2のＢイオンを含む、深さ５０〜５００ｎｍのＰ型イオン注入領域５を形成する。
【００４５】
次に、図２（ｃ）に示す工程で、耐酸化性膜３の上と開口４の表面上とを覆うＰ型のＳｉ層（図示せず）を成膜した後に、そのＳｉ層に対してドライエッチングを行うことにより、開口４の側面上にサイドウォール１３を形成する。
【００４６】
次に、図２（ｄ）に示す工程で、基板の上からＮ型イオンのＰを注入することにより、セルフアラインで、シリコン基板１に１×１０13〜１×１０16／ｃｍ2のＰイオンを含む、深さ５０〜５００ｎｍのＮ型イオン注入領域１４を形成する。なお、Ｎ型イオンとして、ＰのかわりにＡｓ元素を用いてもよい。Ｎ型イオン注入領域１４の幅はＰ型イオン注入領域５の幅よりも狭いため、Ｎ型イオン注入領域１４はＰ型イオン注入領域５によって挟まれた形状となる。
【００４７】
次に、図２（ｅ）に示す工程で、ＴＭＡＨ液を用いてウェットエッチングを行うことにより、サイドウォール１３と、サイドウォール１３の下に位置するＰ型イオン注入領域５とを選択的に除去することにより、半導体基板１のうち素子分離領域の両端に位置する部分に溝６を形成する。このとき、半導体基板１のうち素子分離領域の中央部に位置する部分、つまり２つの溝６によって挟まれる部分はＮ型イオン注入領域１４となっているためＴＭＡＨ液によって除去されず残存する。
【００４８】
続いて、基板の上方から、ｐ型不純物であるＢを、注入エネルギー５〜５０ＫｅＶ、ドーズ量１×１０11〜１×１０14／ｃｍ2の条件で注入する。このときの注入条件およびドーズ量は、界面準位からの暗電流に起因する電子を束縛できるような値に調節する。
【００４９】
次に、図２（ｆ）に示す工程で、シリコン基板１のうち溝６の側面に露出する部分を熱酸化することにより、厚さ４０ｎｍ程度の内壁熱酸化膜１１を形成する。内壁熱酸化膜１１を形成することにより、シリコン基板１のうち溝６の上縁部に露出する部分を丸めることができる。その後、基板上に、溝６を埋め、耐酸化性膜３の上を覆う、厚さ８００ｎｍ程度の埋め込み絶縁膜１２を堆積する。なお、本実施形態では、埋め込み絶縁膜１２として、酸窒化膜を用いてもよい。
【００５０】
次に、図２（ｇ）に示す工程で、耐酸化性膜３を研磨ストッパ層としてＣＭＰ法を行うことにより、埋め込み絶縁膜１２の上部を研磨して除去する。
【００５１】
次に、図２（ｈ）に示す工程で、耐酸化性膜３（図２（ｇ）に示す）とパッド絶縁膜２（図２（ｇ）に示す）の上部とをウエットエッチングで除去する。このウェットエッチングは、シリコン酸化膜に対してシリコン窒化膜のエッチングレートが高くなる条件で行う。これにより、シリコン酸化膜からなる埋め込み絶縁膜１２よりも、シリコン窒化膜からなる耐酸化性膜３の方がエッチングが早く進行する。そして、パッド絶縁膜２を薄く残した状態でウェットエッチングを止めると、パッド絶縁膜２の高さよりも埋め込み絶縁膜１２の方が高く形成される。
【００５２】
その後、シリコン基板１のうち所望の領域にイオン注入を行うことにより、光電変換領域９および活性領域１０を形成する。その後、パッド絶縁膜２を除去し、周知の方法により、ゲート絶縁膜１６、ＣＶＤ酸化膜１７、層間絶縁膜１８、信号線１９およびゲート電極を含む配線パターン２０を形成し、本実施形態の半導体装置を製造することができる。
【００５３】
本実施形態では、Ｐ型イオン注入領域５の内部にＮ型イオン注入領域１４を形成した後に、ＴＭＡＨ液を用いてＰ型イオン注入領域５を選択的に除去している。このようにＴＭＡＨ液を用いてウェットエッチングを行うことにより、アンダーカットのない溝６を低ダメージで形成することができる。また、Ｐ型イオン注入領域５内にＮ型イオン注入領域１４を形成しておくことにより、その後にウェットエッチングを行ってもＮ型イオン注入領域１４が除去されないため、素子分離の一部に半導体層を残すことができる。これにより、溝６に埋め込まれる埋め込み絶縁膜１２の体積が少なくなるので、応力の発生を抑制することができる。従来のＳＴＩを有する撮像素子では白キズ数が約１００００個も発生するのに対して、本実施形態の撮像素子の白キズ数は約８００個以下にまで低減することができる。なお、この比較は、１００万画素の撮像素子を１０ｍＶ以上の出力で動作させて測定した値をもとに行った。
【００５４】
（その他の実施形態）
なお、上述の実施形態では、本発明の素子分離を、図３に示す各画素２６中の素子分離に適用した。しかしながら、本発明の素子分離を、垂直シフトレジスタ２８、水平シフトレジスタ２９およびタイミング発生回路３０等の周辺回路における素子分離にも適用することができる。その場合には、素子分離を形成する工程の短縮が可能となる。
【００５５】
また、図３に示す撮像領域２７におけるＭＯＳＦＥＴは全てｎ型である。そのため、周辺回路をＮ型ＭＯＳＦＥＴのみで設計すると、注入工程を削減することができ工程の短縮化が可能である。
【００５６】
また、周辺回路にＣＭＯＳトランジスタを用いた場合には、電荷読み出しをさらに高速化することができる。
【００５７】
また、本発明における固体撮像装置をカメラに組み込むことにより、高解像度の撮像が可能となる。
【００５８】
なお、上述の実施形態では、シリコン基板に撮像素子を形成する場合について説明したが、本発明では、ＧａＡｓ等からなる半導体基板に撮像素子を形成する場合にも適用することができる。
【産業上の利用可能性】
【００５９】
本発明の固体撮像装置およびその製造方法では、暗電流および白キズ数の削減が可能となる点で産業上の利用可能性は高い。
【図面の簡単な説明】
【００６０】
【図１】（ａ）〜（ｆ）は、第１の実施形態における固体撮像装置の製造工程のうち素子分離領域を形成する工程を示す断面図である。
【図２】（ａ）〜（ｈ）は、第２の実施形態における固体撮像装置の製造工程のうち素子領域を形成する工程を示す断面図である。
【図３】固体撮像装置の構成の一例を示す回路図である。
【図４】（ａ）〜（ｆ）は、従来の撮像素子において、素子分離用領域の製造工程を示す断面図である。
【符号の説明】
【００６１】
１      シリコン基板
２      パッド絶縁膜
３      耐酸化性膜
４      開口
５      Ｐ型イオン注入領域
６      溝
９      光電変換領域
１０      活性領域
１１      内壁熱酸化膜
１２      埋込酸化膜
１３      サイドウォール
１４      Ｎ型イオン注入領域
１６      ゲート絶縁膜
１７      ＣＶＤ酸化膜
１８      層間絶縁膜
１９      信号線
２０      配線パターン
２１      光電変換部
２２      転送用トランジスタ
２３      リセット用トランジスタ
２４      増幅用トランジスタ
２５      選択用トランジスタ
２６      画素
２７      撮像領域
２８      垂直シフトレジスタ
２９      水平シフトレジスタ
３０      タイミング発生回路
３１      出力パルス線
３２      出力パルス線
３３      電源
３４      出力パルス線
３４      絶縁膜
３５      信号線
【図１】
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【図２】
2005251945.tif 000004
【図３】
2005251945.tif 000005
【図４】
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