(57)【要約】【課題】容量素子を備える半導導体装置の装置面積を縮小することが可能な半導体技術を提供する。【解決手段】２層のポリシリコン層３ａ，３ｂと、それらの間に挟まれた絶縁膜３ｃとから成る容量素子３の直上に、導体線の線間容量を利用した容量素子７を当該容量素子３と電気的に絶縁して設ける。このように、容量素子３，７が相互に積み重ねられているため装置面積を縮小できる。更に、容量素子３，７は相互に電気的に絶縁されているため、容量値の誤差が比較的小さい容量素子３と、容量値の誤差が比較的大きい容量素子７とを、用途ごとに使い分けることができる。【選択図】図２
2005072233.tif 000002
【特許請求の範囲】
【請求項１】
２層のポリシリコン層と、それらの間に挟まれた絶縁膜とを有する第１の容量素子と、
同一層に配置された２本の導体線の線間容量を利用した第２の容量素子と
を備え、
前記第１，２の容量素子は、相互に積み重ねられて配置されており、かつ相互に電気的に絶縁されている、半導体装置。
【請求項２】
半導体基板上に形成された絶縁ゲート構造及び前記半導体基板の上面内に形成された不純物領域を有するゲート容量と、
同一層に配置された２本の導体線の線間容量を利用した容量素子と
を備え、
前記容量素子は、前記ゲート容量の直上に配置されており、
前記ゲート容量と前記容量素子とは、相互に電気的に絶縁されている、半導体装置。
【請求項３】
２層のポリシリコン層と、それらの間に挟まれた絶縁膜とを有する容量素子と、
インダクタ素子と
を備え、
前記容量素子と前記インダクタ素子とは、相互に積み重ねられて配置されている、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量素子を備える半導体装置に関する。
【背景技術】
【０００２】
近年、集積回路を備える半導体装置のプロセス技術の発展に伴い、トランジスタや配線構造の微細化が進んでいる。この微細化によって、チップサイズの縮小化、あるいは同一面積におけるチップの多機能化、高機能化を実現することができる。しかし、これらは主に、集積回路中のディジタル回路を対象にしたものであり、アナログ回路で実現することは困難な場合が多い。その理由は、プロセス技術が微細化に対応できたとしても、アナログ回路中で用いる、容量素子やインダクタ素子、あるいは抵抗素子等の受動素子は特性維持のために素子自身の微細化が困難だからである。
【０００３】
アナログ回路の容量素子としては、２層のポリシリコン層と、それらの間に挟まれた絶縁膜とから成る容量素子（以後「ポリシリコン容量素子」と呼ぶ）や、２層のメタル層と、それらの間に挟まれた絶縁膜とから成るＭＩＭ（Metal Insulator Metal）容量素子などがある。また、ＭＯＳトランジスタの一部の構造を容量素子として利用したものもある。具体的には、ＭＯＳトランジスタのゲート電極と、ソース・ドレイン領域と、それらの間に挟まれたゲート絶縁膜とから成るゲート容量を容量素子として利用するものである。
【０００４】
これらの容量素子は、下部電極、誘電体膜及び上部電極がこの順で積層された構造を成しているため、バイアス電圧依存性が問題とならない場合を除き、一般には形成する際に追加のマスク及びプロセスが必要である。
【０００５】
また、アナログ回路で採用される容量素子には、「フリンジ容量素子」や「インタディジタル容量素子」と呼ばれるものがある（以後、「フリンジ容量素子」に統一して呼称する）。フリンジ容量素子は、半導体装置の同一の配線層に形成された２つの導体線の横方向の線間容量を利用したものであって、プロセスの微細化に伴い、線間距離が小さくなることによって、比較的大きな容量値を得ることができる。しかも、寄生素子を利用した構造であるため、形成時に追加のマスク及びプロセスが必要ない。
【０００６】
なお、フリンジ容量素子については特許文献１〜３及び非特許文献１，２に記載されている。また、アナログ回路のインダクタ素子については特許文献３〜５に記載されている。
【０００７】
【特許文献１】特開平７−２８３０７５号公報
【特許文献２】特開平７−２８３０７６号公報
【特許文献３】特開平７−２０２１３４号公報
【特許文献４】特開平１１−１２６８７３号公報
【特許文献５】特開平６−１６９０６４号公報
【非特許文献１】H．Samavati et al.，“Fractal Capacitors”，IEEE Int．Solid-State Circuits Conf.（ISSCC）Dig．Tech．Papers，Feb．1998，p.256，257
【非特許文献２】D．Leenaerts et al.，“Circuit Design for RF Transceivers”，Kluwer Academic Publishers，p.35-37，2001
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述のようなポリシリコン容量素子などの容量素子を複数備える半導体装置や、容量素子とインダクタ素子とを備える半導体装置では、装置面積を縮小することが困難であった。
【０００９】
そこで、本発明は上述の問題に鑑みて成されたものであり、容量素子を備える半導導体装置の装置面積を縮小することが可能な半導体技術を提供することを目的とする。
【課題を解決するための手段】
【００１０】
この発明の第１の半導体装置は、２層のポリシリコン層と、それらの間に挟まれた絶縁膜とを有する第１の容量素子と、同一層に配置された２本の導体線の線間容量を利用した第２の容量素子とを備え、前記第１，２の容量素子は、相互に積み重ねられて配置されており、かつ相互に電気的に絶縁されている。
【００１１】
また、この発明の第２の半導体装置は、半導体基板上に形成された絶縁ゲート構造及び前記半導体基板の上面内に形成された不純物領域を有するゲート容量と、同一層に配置された２本の導体線の線間容量を利用した容量素子とを備え、前記容量素子は、前記ゲート容量の直上に配置されており、前記ゲート容量と前記容量素子とは、相互に電気的に絶縁されている。
【００１２】
また、この発明の第３の半導体装置は、２層のポリシリコン層と、それらの間に挟まれた絶縁膜とを有する容量素子と、インダクタ素子とを備え、前記容量素子と前記インダクタ素子とは、相互に積み重ねられて配置されている。
【発明の効果】
【００１３】
この発明の第１の半導体装置によれば、第１，２の容量素子が相互に積み重ねられているため、第１，２の容量素子を同一層に横に並べて配置する場合よりも装置面積を縮小できる。更に、第１，２の容量素子は相互に電気的に絶縁されているため、容量値の誤差が比較的小さい第１の容量素子と、容量値の誤差が比較的大きい第２の容量素子とを、用途ごとに使い分けることができる。
【００１４】
また、この発明の第２の半導体装置によれば、ゲート容量の直上に容量素子が設けられているため、ゲート容量と容量素子とを同一層に横に並べて配置する場合よりも、装置面積を縮小できる。更に、ゲート容量と容量素子とは相互に電気的に絶縁されているため、ゲート容量を別の容量素子として利用することによって、容量値の誤差が比較的小さいゲート容量と、容量値の誤差が比較的大きい、線間容量を利用した容量素子とを、用途ごとに使い分けることができる。
【００１５】
また、この発明の第３の半導体装置によれば、容量素子とインダクタ素子とが相互に積み重ねられているため、容量素子とインダクタ素子とを同一層に横に並べて配置する場合よりも装置面積を縮小できる。更に、容量素子のポリシリコン層は、金属から成る導体層と比べてインダクタ素子との容量結合が弱いため、設計通りの容量値を実現しやすくなる。
【発明を実施するための最良の形態】
【００１６】
実施の形態１．
図１は本発明の実施の形態１に係る半導体装置の構造を示す平面図であって、図２は図１中の矢視Ａ−Ａにおける断面図である。なお図１では、説明の便宜上、図２中の層間絶縁膜４，８，９、コンタクトプラグ５ａ，５ｂ及び配線６ａ，６ｂの記載を省略している。そのため、実際には平面図に図示されないはずの容量素子３が図１には表れている。
【００１７】
図１，２に示されるように、本実施の形態１に係る半導体装置は、例えばシリコン基板である半導体基板１を備えている。半導体基板１上には、例えばシリコン酸化膜が採用される絶縁膜２が設けられている。
【００１８】
絶縁膜２上には、ポリシリコン容量素子である容量素子３が設けられている。容量素子３は、２層のポリシリコン層３ａ，３ｂと、それらの間に挟まれた絶縁膜３ｃとから成り、ポリシリコン層３ａ，絶縁膜３ｃ及びポリシリコン層３ｂは、下層からこの順で絶縁膜２上に積層されている。そして、絶縁膜２上には容量素子３を覆って層間絶縁膜４が設けられている。
【００１９】
層間絶縁膜４上には層間絶縁膜８，９が下からこの順で積層されている。各層間絶縁膜８，９内と、層間絶縁膜９上には容量素子７が設けられており、これらの容量素子７は層間絶縁膜を介して相互に積み重ねられている。
【００２０】
各容量素子７はフリンジ容量素子であって、容量素子３と電気的に絶縁されつつ当該容量素子３の直上に設けられている。各容量素子７は一対の櫛形導体板１７，２７から成り、各櫛形導体板１７，２７は例えばアルミニウムから成る。層間絶縁膜８内の容量素子７の櫛形導体板１７，２７は層間絶縁膜４上に設けられており、層間絶縁膜９内の容量素子７の櫛形導体板１７，２７は層間絶縁膜８上に設けられている。
【００２１】
櫛形導体板１７は、一本の直線状の導体線１７ａと、複数本の直線状の導体線１７ｂとから成る。導体線１７ｂは、それらの長手方向に垂直な方向に、互いに所定間隔を成して配列されており、導体線１７ｂの長手方向の一端のそれぞれは、導体線１７ａの短手方向の一端に接続されている。言い換えれば、複数の導体線１７ｂは、導体線１７ａの短手方向の一端から外側に向って、互いに所定距離を成して延びている。
【００２２】
同様に、櫛形導体板２７は、一本の直線状の導体線２７ａと、複数本の直線状の導体線２７ｂとから成る。導体線２７ｂは、それらの長手方向に垂直な方向に、互いに所定間隔を成して配列されており、導体線２７ｂの長手方向の一端のそれぞれは、導体線２７ａの短手方向の一端に接続されている。
【００２３】
櫛形導体板１７，２７は、導体線１７ｂ，２７ｂが交互に、かつ互いに平行を成して対向するように配置されている。そして、互いに対向する導体線１７ｂ，２７ｂの間に形成される線間容量と、導体線１７ａと導体線２７ｂとが対向している領域に形成される線間容量と、導体線２７ａと導体線１７ｂとが対向している領域に形成される線間容量との総和が、容量素子７の総容量となる。
【００２４】
このように容量素子７は、同一層に形成された、互いに対向する２本の導体線の横方向の線間容量を利用した素子である。
【００２５】
層間絶縁膜８内の容量素子７における櫛形導体板１７と、層間絶縁膜９内の容量素子７における櫛形導体板１７とは、層間絶縁膜８内に設けられたコンタクトプラグ１０によって相互に電気的に接続されており、層間絶縁膜９内の容量素子７における櫛形導体板１７と、層間絶縁膜９上の容量素子７における櫛形導体板１７とは、層間絶縁膜９内に設けられたコンタクトプラグ１０によって相互に電気的に接続されている。
【００２６】
また、層間絶縁膜８内の容量素子７における櫛形導体板２７と、層間絶縁膜９内の容量素子７における櫛形導体板２７とは、層間絶縁膜８内に設けられたコンタクトプラグ１１によって相互に電気的に接続されており、層間絶縁膜９内の容量素子７における櫛形導体板２７と、層間絶縁膜９上の容量素子７における櫛形導体板２７とは、層間絶縁膜９内に設けられたコンタクトプラグ１１によって相互に電気的に接続されている。
【００２７】
層間絶縁膜８内には配線６ａ，６ｂも設けられている。配線６ａは、層間絶縁膜４内に設けられたコンタクトプラグ５ａによって容量素子３のポリシリコン層３ａと電気的に接続されており、配線６ｂは、層間絶縁膜４内に設けられたコンタクトプラグ５ｂによって容量素子３のポリシリコン層３ｂと電気的に接続されている。配線５ａ，５ｂは例えばアルミニウムから成る。
【００２８】
容量素子７が設けられている各層は配線層であって、配線６ａ，６ｂのみならず、図示しない他の配線も形成されている。例えば、抵抗素子やインダクタ素子などの図示していない他の受動素子間、あるいは同じく図示していない能動素子間を電気的に接続する配線や、当該他の受動素子や当該能動素子と、容量素子７とを相互に電気的に接続する配線などが、層間絶縁膜８，９内や、層間絶縁膜９上に設けられている。容量素子７は、これらの配線と同時に形成される。従って、容量素子７を形成する際に追加工程が発生することが無い。
【００２９】
このように本実施の形態１に係る半導体装置では、容量素子３，７が相互に積み重ねられて配置されているため、容量素子３，７を同一層に横に並べて配置する場合よりも、装置面積を縮小できる。
【００３０】
更に、容量素子３，７は相互に電気的に絶縁されているため、容量値の誤差が比較的小さい容量素子３と、容量値の誤差が比較的大きい容量素子７とを、用途ごとに使い分けることができる。このことについて、以下に具体的に説明する。
【００３１】
一般的に、容量素子３のようなポリシリコン容量素子における容量値の誤差は±１０％程度である。これに対して、容量素子７のようなフリンジ容量素子は、導体幅の精度が容量値の精度に大きく影響を与えるため、ポリシリコン容量素子よりも容量値の誤差が大きく±３０％程度である。
【００３２】
このように、ポリシリコン容量素子は容量値の誤差が比較的小さいため、一般的には、信号用フィルタなどに用いられる容量素子のように絶対精度が必要な素子に採用される。一方、容量値の誤差が比較的大きいフリンジ容量素子は、絶対精度があまり必要でない容量素子、例えば電源ラインのノイズを除去するためのバイパスコンデンサや、容量結合回路での容量素子に採用される。従って、本実施の形態１のように、容量素子３，７を相互に電気的に絶縁させることによって、それらを用途ごとに使い分けることができる。
【００３３】
また本実施の形態１では、容量素子７を容量素子３の直上に設けているため、容量素子７には、半導体基板１に対する寄生素子が発生しにくい。従って、半導体基板１に対する寄生素子は、主に下層の容量素子３のみに発生する。
【００３４】
また本実施の形態１では、容量素子３は配線層を利用して形成されていないため、当該容量素子３が、配線層に設けられる容量素子７を形成する際に邪魔になることが無い。
【００３５】
実施の形態２．
図３は本発明の実施の形態２に係る半導体装置の構造を示す断面図である。上述の実施の形態１では、容量素子７の直下に容量素子３を設けていたが、本実施の形態２では、容量素子７の直下に複数のＭＯＳトランジスタ４０を設けている。なお図３に示される容量素子７の断面構造は、図１中の矢視Ａ−Ａに相当する位置での断面構図である。
【００３６】
図３に示されるように、半導体基板１には複数のＭＯＳトランジスタ４０が設けられている。半導体基板１上には、例えばシリコン酸化膜から成る素子分離絶縁膜３０が形成されており、半導体基板１の上面内にはウェル領域３３が形成されている。
【００３７】
半導体基板１の上面内、より具体的には半導体基板１に設けられたウェル領域３３の上面内には、互いに所定距離を成して複数のソース・ドレイン領域４１が形成されている。各ソース・ドレイン領域４１は例えばｎ型の不純物領域である。互いに隣り合うソース・ドレイン領域４１に挟まれたウェル領域３３上と、その互いに隣り合うソース・ドレイン領域４１のそれぞれの一部の上とに、ゲート絶縁膜４２及びゲート電極４３から成る絶縁ゲート構造４６が設けられている。ゲート絶縁膜４２及びゲート電極４３は、半導体基板１側からこの順で積層されている。各ＭＯＳトランジスタ４０は、互いに隣り合う一対のソース・ドレイン領域４１と、絶縁ゲート構造４６とで構成されている。
【００３８】
本実施の形態２では、ＭＯＳトランジスタ４０をトランジスタとして利用するのではなく、その一部を容量素子として利用している。具体的には、ソース・ドレイン領域４１と、ゲート電極４３と、それらに挟まれたゲート絶縁膜４２とで構成されるゲート容量４５を容量素子として利用している。つまり、ソース・ドレイン領域４１を下部電極、ゲート電極４３を上部電極、それらに挟まれたゲート絶縁膜４２を誘電体膜としてそれぞれ用いることによって、ゲート容量４５を容量素子として利用している。このようにソース・ドレイン領域４１及び絶縁ゲート構造４６を有するゲート容量４５は、実施の形態１の容量素子３と同様に、容量値の誤差が±１０％程度であって比較的容量値の誤差が小さい。そのため、例えば信号用フィルタの容量素子として利用できる。
【００３９】
半導体基板１及び素子分離構造の上には、絶縁ゲート構造４６を覆って層間絶縁膜３４が形成されている。層間絶縁膜３４上には、層間絶縁膜３８，３９が下からこの順で積層されている。各層間絶縁膜３８，３９内と、層間絶縁膜３９上には容量素子７が設けられており、これらの容量素子７は、実施の形態１と同様に、層間絶縁膜を介して相互に積み重ねられている。
【００４０】
各容量素子７は、各ゲート容量４５と電気的に絶縁されている。そして各容量素子７は、各ゲート容量４５の直上に配置されている。層間絶縁膜３８内の容量素子７における櫛形導体板１７と、層間絶縁膜３９内の容量素子７における櫛形導体板１７とは、層間絶縁膜３８内に設けられたコンタクトプラグ３５によって相互に電気的に接続されており、層間絶縁膜３９内の容量素子７における櫛形導体板１７と、層間絶縁膜３９上の容量素子７における櫛形導体板１７とは、層間絶縁膜３９内に設けられたコンタクトプラグ３５によって相互に電気的に接続されている。
【００４１】
また、層間絶縁膜３８内の容量素子７における櫛形導体板２７と、層間絶縁膜３９内の容量素子７における櫛形導体板２７とは、層間絶縁膜３８内に設けられたコンタクトプラグ３６によって相互に電気的に接続されており、層間絶縁膜３９内の容量素子７における櫛形導体板２７と、層間絶縁膜３９上の容量素子７における櫛形導体板２７とは、層間絶縁膜３９内に設けられたコンタクトプラグ３６によって相互に電気的に接続されている。
【００４２】
実施の形態１と同様に、容量素子７が設けられている各層は配線層であって、当該配線層には図示しない配線も形成されている。例えば、抵抗素子やインダクタ素子などの図示していない他の受動素子間、あるいは同じく図示しない能動素子間を電気的に接続する配線や、当該他の受動素子や当該能動素子と、容量素子７とを相互に電気的に接続する配線などが、層間絶縁膜３８，３９内や、層間絶縁膜３９上に設けられている。容量素子７は、これらの配線と同時に形成される。
【００４３】
また、層間絶縁膜３８には、ＭＯＳトランジスタ４０のゲート電極４３や、ソース・ドレイン領域４１と電気的に接続される配線（図示せず）も設けられている。絶縁ゲート構造４６やソース・ドレイン領域４１は、図３の紙面に垂直な方向において、直上に容量素子７が位置しない領域まで延びており、これらの配線は、層間絶縁膜３４内に設けられたコンタクトプラグ（図示せず）によって、ゲート電極４３やソース・ドレイン領域４１の当該延長部分に電気的に接続されている。
【００４４】
このように本実施の形態２に係る半導体装置では、ゲート容量４５の直上に容量素子７が設けられているため、ゲート容量４５と容量素子７とを同一層に横に並べて配置する場合よりも装置面積を縮小できる。
【００４５】
更に、ゲート容量４５と容量素子７とは相互に電気的に絶縁されているため、本実施の形態２のようにゲート容量４５を容量素子７とは別の容量素子として利用することによって、容量値の誤差が比較的小さいゲート容量４５と、容量値の誤差が比較的大きい容量素子７とを、実施の形態１と同様に用途ごとに使い分けることができる。
【００４６】
また本実施の形態２では、ゲート容量４５は配線層を利用して形成されていないため、当該ゲート容量４５が、配線層に設けられる容量素子７を形成する際に邪魔になることが無い。
【００４７】
また、互いに隣り合うソース・ドレイン領域４１の間のウェル領域３３の上面内に、ソース・ドレイン領域４１と同じ導電型の不純物領域を形成し、その互いに隣り合うソース・ドレイン領域４１を当該不純物領域で互いに接続してもよい。この場合には、ソース・ドレイン領域４１のみならず、新たに設けた不純物領域も下部電極として利用することができるため、ゲート容量４５は、この不純物領域及びソース・ドレイン領域４１と、ゲート電極４３と、それらに挟まれたゲート絶縁膜４２とで構成されることになる。
【００４８】
実施の形態３．
図４は本発明の実施の形態３に係る半導体装置の構造を示す平面図であって、図５は図４中の矢視Ｂ−Ｂにおける断面図である。上述の実施の形態１では、容量素子３の直上に容量素子７を設けていたが、本実施の形態３では、容量素子３の直上にインダクタ素子５０を設けている。なお図４では、説明の便宜上、図５中の層間絶縁膜５１の記載を省略している。そのため、実際には平面図に図示されないはずの容量素子３が図４には表れている。
【００４９】
図４，５に示されるように、半導体基板１上には絶縁膜２が設けられており、当該絶縁膜２上には複数の容量素子３が相互に離れて設けられている。各容量素子３のポリシリコン層３ａ、絶縁膜３ｃ及びポリシリコン層３ｂは、下からこの順で絶縁膜２上に積層されている。そして、絶縁膜２上には各容量素子３を覆って層間絶縁膜５１が設けられている。
【００５０】
層間絶縁膜５１上にはインダクタ素子５０が設けられている。インダクタ素子５０は、例えばスパイラルインダクタであって、導体、例えばアルミニウムから成る。インダクタ素子５０は、各容量素子３と電気的に絶縁されており、複数の容量素子３にまたがってそれらの直上に配置されている。
【００５１】
インダクタ素子５０が設けられている層は配線層であって、当該配線層には図示しない他の配線も形成されている。例えば、抵抗素子や容量素子などの図示していない他の受動素子間、あるいは同じく図示しない能動素子間を電気的に接続する配線や、当該他の受動素子や当該能動素子と、インダクタ素子５０とを相互に電気的に接続する配線などが、層間絶縁膜５１上に設けられている。インダクタ素子５０は、これらの配線と同時に形成される。従って、インダクタ素子５０を形成する際に追加工程が発生することが無い。
【００５２】
また、層間絶縁膜５１上には、容量素子３のポリシリコン層３ａ，３ｂと電気的に接続される配線（図示せず）も設けられている。これらの配線は、ポリシリコン層３ａ，３ｂにおいて直上にインダクタ素子５０が位置していない領域と、層間絶縁膜５１内に設けられたコンタクトプラグ（図示せず）によって電気的に接続されている。
【００５３】
このように本実施の形態３に係る半導体装置では、容量素子３とインダクタ素子５０とが相互に積み重ねられて配置されているため、容量素子３とインダクタ素子５０とを同一層に横に並べて配置する場合よりも装置面積を縮小できる。
【００５４】
更に、容量素子３のポリシリコン層３ａ，３ｂは、金属から成る導体層と比べて、インダクタ素子５０との層間絶縁膜５１を介した容量結合が弱いため、設計通りの容量値を実現しやすくなる。
【００５５】
なお本実施の形態３では、容量素子３とインダクタ素子５０とは互いに電気的に絶縁されているが、層間絶縁膜５１内にコンタクトプラグを設けて、当該コンタクトプラグで両者を互いに接続しても良い。
【００５６】
また上述の実施の形態１において、本実施の形態３と同様に絶縁膜２上に複数の容量素子３を設けて、当該複数の容量素子３にまたがってそれらの直上に容量素子７を設けても良い。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施の形態１に係る半導体装置の構造を示す平面図である。
【図２】本発明の実施の形態１に係る半導体装置の構造を示す断面図である。
【図３】本発明の実施の形態２に係る半導体装置の構造を示す断面図である。
【図４】本発明の実施の形態３に係る半導体装置の構造を示す平面図である。
【図５】本発明の実施の形態３に係る半導体装置の構造を示す断面図である。
【符号の説明】
【００５８】
１  半導体基板、３，７  容量素子、３ａ，３ｂ  ポリシリコン層、３ｃ  絶縁膜、１７ａ，１７ｂ，２７ａ，２７ｂ  導体線、４０  ＭＯＳトランジスタ、４１  ソース・ドレイン領域、４５  ゲート容量、４６  絶縁ゲート構造、５０  インダクタ素子。
【図１】
2005072233.tif 000003
【図２】
2005072233.tif 000004
【図３】
2005072233.tif 000005
【図４】
2005072233.tif 000006
【図５】
2005072233.tif 000007