(57)【要約】【課題】耐衝撃性に優れているとともに、寸法精度が良好であり、小型化が可能であるセラミック電子部品を提供する。【解決手段】複数のセラミック層２を間に内部導体３、４を介して積層することにより直方体状の積層素体１を形成するとともに、積層素体１の側面より主面にかけて内部導体３、４に電気的に接続される端子電極５、６を形成してなるセラミック電子部品１０において、端子電極５、６が、積層素体１の側面に被着される金属メッキ層５ａ、６ａと、積層素体１の主面より金属メッキ層５ａ、６ａの端部上にかけて被着される導電性樹脂層５ｂ、６ｂとで形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のセラミック層を間に内部導体を介して積層することにより直方体状の積層素体を形成するとともに、該積層素体の側面より主面にかけて前記内部導体に電気的に接続される端子電極を形成してなるセラミック電子部品において、
前記端子電極が、前記積層素体の側面に被着される金属メッキ層と、前記積層素体の主面より前記金属メッキ層の端部上にかけて被着される導電性樹脂層とで形成されていることを特徴とするセラミック電子部品。
【請求項２】
前記積層素体の側面と主面との間の角部に曲面状の面取りが施されており、該面取り部上で前記金属メッキ層と導電性樹脂層とが重畳されていることを特徴とする請求項１に記載のセラミック電子部品。
【請求項３】
前記導電性樹脂層が内方より外方に向かって漸次厚く形成されていることを特徴とする請求項２に記載のセラミック電子部品。
【請求項４】
前記導電性樹脂層のヤング率が０．１〜１５ＧＰａであることを特徴とする請求項１乃至請求項３のいずれかに記載のセラミック電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、セラミック電子部品に関し、特に直方体の一方の端面に複数の端子電極を有するセラミック電子部品の端子電極の構造に関するものである。
【背景技術】
【０００２】
代表的なセラミック電子部品として、多連型コンデンサを例にとって説明する。
【０００３】
図４は、従来の多連型コンデンサを示す図であり、（ａ）は外観斜視図、（ｂ）はＸ−Ｘ線断面図である。
【０００４】
図に示すように、多連型コンデンサ３０の積層素体３１は、誘電体層３２を複数積層して形成されている。
【０００５】
また、積層素体３１の各誘電体層（セラミック層）３２間に、例えば複数の第１及び第２の容量形成電極（内部導体）３３、３４が対向形成され、第１の容量形成電極３３は積層素体３１の一端面に、第２の容量形成電極３４は積層素体３１の他端面に延出している。
【０００６】
さらに、複数の端子電極３５、３６は、積層素体３１の端面及びこの端面に接する主面にまたがって形成されている。これにより、端子電極３５、３６の端面部分で、第１及び第２の容量形成電極３３、３４と接続している。また、端子電極３５、３６の主面部分（実装面）は、配線基板との実装が確実のものとしている。
【０００７】
また、端子電極３５、３６の表面には、必要に応じて、表面メッキ層（図示せず）が形成されている。
【０００８】
このような多連型コンデンサ３０は、一方の主面（実装面）を下にして配線基板１１上の配線パターン１２に半田１３などの接合材により表面実装される。
【０００９】
ここで、近年、多連型コンデンサ３０は、携帯型電話機や携帯型コンピュータなどの携帯型電子機器への需要が増えてきている。
【００１０】
しかしながら、携帯型電子機器は、使用時や携帯時において、落下などによる衝撃が、機器内部の配線基板に実装されている多連型コンデンサ３０に加わり、図４に示すように、多連型コンデンサ３０にクラック３８が発生するという問題点があった。
【００１１】
そこで、図５に示すように、複数積層された誘電体層４２間に容量形成電極（内部導体）４３、４４が形成された直方体の積層素体４１と、積層素体４１の端面から主面にまたがるように形成されるとともに、容量形成電極４３、４４に接続し、且つ金属成分及びガラス成分を含む導電性ペーストを焼き付けた下地導体層４５ａ、４６ａと、下地導体層４５ａ、４６ａの主面部及び積層素体４１主面にまたがるように形成された導電性樹脂層４５ｂ、４６ｂとからなる端子電極４５、４６とを備えた多連型コンデンサ４０が特開２００３−７５６７号公報に開示されている（特許文献1参照）。
【特許文献１】特開２００３−７５６７号公報  （３−５頁、図１−１３）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、近年、発明者の調査によれば、積層素体４１の端面と主面との面取り部、端子電極４５、４６及び接合材１３が接している部分を起点としてクラック３８が発生し、積層素体４１の側面に進行することがわかってきている。すなわち、図５に示す多連型コンデンサ４０では、積層素体４１の端面と主面との面取り部には下地導体層４５ａ、４６ａのみが形成されているため、積層素体４１の端面と主面との面取り部に生じる応力を緩和するには限界があり、落下などによる衝撃が厳しくなった場合、クラック３８の発生を防止するには限界があった。
【００１３】
また、下地導体層４５ａ、４６ａは、ガラス成分を含むため、このガラス成分を起点としてクラック３８が発生しやすくなっていた。
【００１４】
さらに、下地導体層４５ａ、４６ａは、導電性ペーストを焼き付けて形成されるため、積層素体４１の主面に形成される下地導体層４５ａ、４６ａの厚みを精度良く制御することが困難であり、多連型コンデンサ４０のＴ方向の寸法バラツキの原因となっていた。また、導電性樹脂層４５ｂ、４６ｂは、積層素体４１の主面において下地導体層４５ａ、４６ａにのり上げるように形成されるため、多連型コンデンサ４０のＴ方向の寸法が大きくなり、小型化が困難であるという問題点があった。
【００１５】
本発明は、上述の問題点に鑑みて案出されたものであり、その目的は、耐衝撃性に優れているとともに、寸法精度が良好であり、小型化が可能であるセラミック電子部品を提供することにある。
【課題を解決するための手段】
【００１６】
本発明は、複数のセラミック層を間に内部導体を介して積層することにより直方体状の積層素体を形成するとともに、該積層素体の側面より主面にかけて前記内部導体に電気的に接続される端子電極を形成してなるセラミック電子部品において、前記端子電極が、前記積層素体の側面に被着される金属メッキ層と、前記積層素体の主面より前記金属メッキ層の端部上にかけて被着される導電性樹脂層とで形成されていることを特徴とするものである。
【００１７】
また、前記積層素体の側面と主面との間の角部に曲面状の面取りが施されており、該面取り部上で前記金属メッキ層と導電性樹脂層とが重畳されていることを特徴とするものである。
【００１８】
さらに、前記導電性樹脂層が内方より外方に向かって漸次厚く形成されていることを特徴とするものである。
【００１９】
そして、前記導電性樹脂層のヤング率が０．１〜１５ＧＰａであることを特徴とするものである。
【発明の効果】
【００２０】
本発明によれば、端子電極が、積層素体の側面に被着される金属メッキ層と、積層素体の主面より金属メッキ層の端部上にかけて被着される導電性樹脂層とで形成されている。すなわち、ヤング率が小さい導電性樹脂層の存在により、応力を吸収できるとともに、金属メッキ層はガラス成分を含まないため、落下などによる衝撃が厳しくなった場合も、クラックをより効果的に低減できる。
【００２１】
また、積層素体の側面と主面との間の角部に曲面状の面取りが施されており、面取り部上で金属メッキ層と導電性樹脂層とが重畳されている。すなわち、積層素体の面取り部に形成される端子電極の内、ヤング率が小さい導電性樹脂層の体積が占める割合を大きくすることができることから、このことによっても、落下などの衝撃によるクラックをより効果的に低減できる。
【００２２】
さらに、金属メッキ層は、積層素体の主面に形成されないことから、Ｔ方向の寸法バラツキを低減できるため、寸法精度が良好になる。また、Ｔ方向の寸法を小さくできることにより、小型化が可能である。
【００２３】
さらに、導電性樹脂層が内方より外方に向かって漸次厚く形成されているため、Ｔ方向の寸法を増大させることなく、積層素体の面取り部に形成される端子電極の内、ヤング率が小さい導電性樹脂層の体積が占める割合を大きくすることができることから、このことによっても、落下などの衝撃によるクラックをより効果的に低減できるとともに、寸法精度が良好であり、且つ小型化が可能である。
【００２４】
そして、導電性樹脂層のヤング率が０．１〜１５ＧＰａである。すなわち、導電性樹脂層のヤング率が１５ＧＰａより大きい場合、落下などの衝撃によるクラックを低減できなくなる。一方、導電性樹脂層のヤング率が０．１ＧＰａ未満である場合、外部応力により変形しやすくなる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明のセラミック電子部品を図面に基づいて説明する。
【００２６】
代表的なセラミック電子部品として、多連型コンデンサを例にとって説明する。
【００２７】
図１は、本発明の多連型コンデンサを示す断面図である。図２は、図１の多連型コンデンサを配線基板上に表面実装した状態を示す断面図である。
【００２８】
図において、１０は多連型コンデンサ（セラミック電子部品）、１は積層素体、２は誘電体層（セラミック層）、３、４は内部導体、５、６は端子電極である。また、１１は配線基板、１２は配線パターン、１３は半田（接合材）である。
【００２９】
図１に示すように、多連型コンデンサ１０の積層素体１は、誘電体層２を複数積層して形成されている。
【００３０】
誘電体層２は、チタン酸バリウム（ＢａＴｉＯ３）を主成分とする非還元性誘電体材料、及びガラス成分を含む誘電体材料からなり、その形状は、２．０ｍｍ×１．２ｍｍなどであり、その厚みは高容量化のために１〜５μｍとしている。この誘電体層２が図上、上方向に積層して積層素体１が構成される。なお、誘電体層２の形状、厚み、積層数は容量値によって任意に変更することができる。
【００３１】
積層素体１の各誘電体層２間に、例えばＮｉを主成分とする内部導体３、４が形成され、その厚みは１〜２μｍであり、内部導体３、４の端部が積層素体１の両端面あるいは端面と主面の面取り部に夫々延出している。また、内部導体３、４は、誘電体層２を挟んで対向形成される容量形成電極３ａ、４ａと、積層素体１の積層方向の上下側且つ端面付近に形成されるとともに、互いに対向しないダミー電極３ｂ、４ｂとからなる。ここで、図中では、積層素体１の端面に容量形成電極３ａ、４ａの端部が延出するとともに、積層素体１の端面と主面の面取り部にダミー電極３ｂｂ、４ｂの端部が延出しているが、積層素体１の端面にダミー電極３ｂ、４の一部の端部が延出するようにしても良く、また積層素体１の端面と主面の面取り部に容量形成電極３ａ、４ａの一部の端部が延出するようにしても良い。
【００３２】
端子電極５、６は、積層素体１の一対の長辺側端面に被着形成され、且つ内部導体３、４にそれぞれ接続されている。
【００３３】
本発明の特徴的なことは、端子電極５、６が、積層素体１の側面に被着される金属メッキ層５ａ、６ａと、積層素体１の主面より金属メッキ層５ａ、６ａの端部上にかけて被着される導電性樹脂層５ｂ、６ｂとで形成されていることである。
【００３４】
また、積層素体１の側面と主面との間の角部に曲面状の面取りが施されており、面取り部上で金属メッキ層５ａ、６ａと導電性樹脂層５ｂ、６ｂとが重畳されている。
【００３５】
さらに、導電性樹脂層５ｂ、６ｂが内方より外方に向かって漸次厚く形成されている。
【００３６】
そして、導電性樹脂層５ｂ、６ｂのヤング率が０．１〜１５ＧＰａである。
【００３７】
導電性樹脂層５ｂ、６ｂは、エポキシ樹脂、フェノール樹脂、アクリル樹脂などの熱硬化性樹脂に、Ｃｕ、Ｎｉ、Ａｇなどの導電性粉末が含有させて構成されている。
【００３８】
金属メッキ層５ａ、６ａは、Ｎｉメッキ層の他、Ａｇ、Ａｕ、Ｐｄ、Ｐｔなどの酸化しにくい金属メッキ層が挙げられる。
【００３９】
また、金属メッキ層５ａ、６ａの厚みをｔ１、内部導体３、４（容量形成電極３ａ、４ａ及び／またはダミー電極３ｂ、４ｂ）の端部が積層素体１の端面に露出する間隔の最大値をｔ２とした場合、ｔ１／ｔ２≧１．５の範囲にあることが望ましい。このことにより、メッキ工程において、金属メッキ層５ａ、６ａが複数の内部導体３、４間に存在する誘電体層２を越えて、複数の内部導体（容量形成電極３ａ、４ａ及び／またはダミー電極３ｂ、４ｂ）の端部にまたがるように、十分に成長させることができる。
【００４０】
さらに、多連型コンデンサ１０のＴ方向の寸法をＴ、積層素体１の端面及び端面と主面との面取り部の曲率半径をＲとした場合、０．０２≦Ｒ／Ｔ≦０．２、好ましくは０．０５≦Ｒ／Ｔ≦０．１の範囲にあることが望ましい。すなわち、Ｒ／Ｔ＜０．０２の範囲にある場合、積層素体１の端面と主面との面取り部において、金属メッキ層及び導電性樹脂層（５ａ−５ｂ、６ａ−６ｂ）が十分接続するための面積を確保できない。一方、Ｒ／Ｔ＞０．２の範囲にある場合、異なる極の容量形成電極と金属メッキ層（３ａ−６ａ、３ｂ−５ａ）間の導通が発生しないようにするために、エンドマージンを大きくしたり、容量形成電極３ａ、４ａの積層数を小さくする必要があるため、多連型コンデンサ１０の大容量化が困難になる。
【００４１】
以下、本発明の多連型コンデンサ１０の製造方法について説明する。なお、各符号は焼成の前後で区別しないものとする。
【００４２】
まず、誘電体層となるセラミックグリーンシート２上に、導電ペーストをスクリーン印刷で形成し、容量形成電極３ａ、４ａ及びダミー導体３ｂ、４ｂを形成する。
【００４３】
次に、このようなセラミックグリーンシート２を、容量形成電極３ａ、４ａが互いに対向し、且つ容量形成電極３ａ、４ａが互いに異なる端面に延出するとともに、ダミー導体３ｂ、４ｂが互いに異なる端面に延出するように所定の積層枚数重ねた後、切断して各コンデンサユニットＮを含む未焼成状態の積層素体１とし、所定の雰囲気、温度、時間を加えて焼成する。これにより、積層素体１の一対の端面には、各コンデンサユニットＮ毎に容量形成電極３ａ、４ａ及びダミー導体３ｂ、４ｂが露出している。
【００４４】
次に、上記容量形成電極３ａ、４ａ及びダミー導体３ｂ、４ｂの延出領域を被覆するように、通常の無電解メッキ法を用いて金属メッキ層５ａ、６ａを形成する。
【００４５】
まず、容量形成電極３ａ、４ａ及びダミー導体３ｂ、４ｂの延出している部分にメッキ被膜が形成される。そして、メッキ処理の時間の経過とともにメッキ被膜が成長し、隣接しあう容量形成電極３ａ、４ａ及びダミー導体３ｂ、４ｂ同士間のメッキ被膜が互いに架橋して結果として、延出領域の複数の容量形成電極３ａ−３ａ間、ダミー導体３ｂ−３ｂ間の電気的な接続、及び別の延出領域の複数の容量形成電極４ａ−４ａ間、ダミー導体４ｂ−４ｂ間の電気的な接続が達成され、延出領域全面にわたって金属メッキ層５ａ、６ａが形成される。なおこのとき、例えば金属メッキ層５ａ、６ａがＮｉメッキ層、Ｓｎメッキ層の２層構造である場合、通常の電気メッキ法あるいは無電解メッキ法を用いて、まずＮｉメッキ層を形成した後、Ｓｎメッキ層を形成する。
【００４６】
その後、金属メッキ層５ａ、６ａに接続するとともに、積層素体１の主面から端面と主面との面取り部にまたがるように、夫々導電性のエポキシ系熱硬化性導電性樹脂層５ｂ、６ｂを塗布、乾燥、硬化の各工程を順次経て形成する。塗布方法としては、スクリーン印刷法、ディスペンサからの滴下法などが用いられる。このとき、実装面側（あるいは反対側）の一対の導電性樹脂層５ｂ、６ｂを形成した後、実装面と反対側（あるいは実装面側）の一対の導電性樹脂層５ｂ、６ｂを形成する方法により、平坦な面に導電性樹脂層５ｂ、６ｂを形成することになるため、精度良く形成することができる。
【００４７】
このようにして、金属メッキ層５ａ、６ａ及び導電性樹脂層５ｂ、６ｂとからなる端子電極５、６が形成される。必要に応じて、導電性樹脂層５ｂ、６ｂを被覆するように、Ｎｉメッキ層、Ｓｎメッキ層などの表面メッキ層（図示せず）を形成するようにしても良い。
【００４８】
このようにして、本発明の多連型コンデンサ１０が得られる。
【００４９】
なお、本発明は上記の実施の形態例に限定されるものではなく、本発明の要旨を逸脱しない範囲内での種々の変更や改良などは何ら差し支えない。
【００５０】
例えば、上記実施の形態ではセラミック電子部品として多連型コンデンサ１０を用いて説明したが、本発明は、端子電極５、６が積層素体１の端面からそれに隣接する３面または４面にまたがるように形成された通常の積層セラミックコンデンサにも適用できる。また、端子電極５、６が、積層素体１の端面からそれに隣接する１面にのみまたがるように形成されたセラミック電子部品にも適用できる。さらに、本発明は、他の電子部品や、半導体部品などの他のセラミック電子部品にも適用できる。
【００５１】
図３は、本発明の多連型コンデンサの他の実施の形態を示す断面図である。同図によれば、積層素体１の積層方向の上下側且つ端面付近に形成されるダミー電極３ｂ、４ｂの他、容量形成電極３ａ、４ａと略同一平面に配置されるとともに、金属メッキ層５ａ、６ａに夫々接続されるダミー電極３ｂ、４ｂが形成されている。このことにより、隣接する内部導体（３ａ−３ｃ、４ａ−４ｃ）の端部が積層素体１の端面に露出する間隔をさらに小さくでき、これらの内部導体（３ａ−３ｃ、４ａ−４ｃ）にまたがるように金属メッキ層５ａ、６ａを形成しやすくなる。
【図面の簡単な説明】
【００５２】
【図１】本発明の多連型コンデンサを示す断面図である。
【図２】本発明の多連型コンデンサを配線基板上に表面実装した状態を示す断面図である。
【図３】本発明の多連型コンデンサの他の実施の形態を示す断面図である。
【図４】従来の多連型コンデンサを示す図であり、（ａ）は外観斜視図、（ｂ）はＸ−Ｘ線断面図である。
【図５】従来の他の多連型コンデンサを示す図であり、（ａ）は外観斜視図、（ｂ）はＸ−Ｘ線断面図である。
【符号の説明】
【００５３】
１０・・・・多連型コンデンサ（セラミック電子部品）
１・・・・・積層素体
２・・・・・誘電体層
３、４・・・内部導体
３ａ、４ａ・容量形成電極
３ｂ、４ｂ・ダミー導体
５、６・・・端子電極
５ａ、６ａ・金属メッキ層
５ｂ、６ｂ・導電性樹脂層
１１・・・・配線基板
１２・・・・配線パターン
１３・・・・半田
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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