(57)【要約】    【課題】  従来よりも低い電圧で書き込み及び消去ができ、製造プロセスに制限がない不揮発性半導体記憶装置を提供する。    【解決手段】  シリコン半導体基板１の表面に形成されたソース５及びドレイン６間のチャネル領域上に、第１の絶縁層としてシリコン酸化膜２を形成し、このシリコン酸化膜２上には、シリコン又はゲルマニウムにより、フローティングゲートとなるドット７を形成する。そして、シリコン酸化膜２及びドット７を覆うように、第２の絶縁層として、酸化シリコンよりも誘電率が高く且つ生成熱が大きい酸化物により、高誘電体膜３を形成し、この高誘電体膜３上にポリシリコンによりコントロールゲート４を形成したメモリセルを、マトリクス状に配列する。【選択図】    図１
2005251990.tif 000002
【特許請求の範囲】
【請求項１】
第１導電性基板と、前記第１導電性基板の表面に形成された第２導電性拡散層と、前記第１導電型基板の表面における前記第２導電型拡散層間に形成されたチャネル領域と、前記チャネル領域上に形成された第１の絶縁層と、前記第１の絶縁層上に形成された第２の絶縁層と、前記第２の絶縁層内の下部に分散されフローティングゲートとなる複数個の粒子状のドットと、前記第２の絶縁層上に形成されたシリコンを含むコントロールゲートと、を有し、前記第２の絶縁層は前記第１の絶縁層よりも誘電率が高く且つ酸化シリコンよりも生成熱が大きい酸化物により形成された高誘電体膜であることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ドットはシリコン及びゲルマニウムからなる群から選択された少なくとも１種を含むことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第２の絶縁層は、Ｌｉ、Ｂｅ、Ｍｇ、Ａｌ、Ｃａ、Ｓｃ、Ｓｒ、Ｙ、Ｚｒ、Ｌａ、Ｈｆ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔｂ及びＬｕからなる群から選択された少なくとも１種の金属を含む酸化物により形成されていることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第２の絶縁層は、Ａｌ２Ｏ３、ＣｅＯ２、ＨｆＯ２、Ｌａ２Ｏ３、ＭｇＯ、Ｓｃ２Ｏ３又はＺｒＯ２により形成されていることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記基板上にはロジック用の集積回路が形成されており、このロジック用集積回路と混載されることを特徴とする請求項１乃至４のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項６】
前記ロジック用の集積回路に設けられたトランジスタのうち少なくとも１つのトランジスタは、ゲート絶縁膜の少なくとも一部が前記高誘電体膜であることを特徴とする請求項５に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書き込み及び消去が可能な不揮発性半導体記憶装置に関し、特に、メモリセルがフローティングゲート型トランジスタにより構成されている不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、フラッシュメモリ等の不揮発性半導体記憶装置においては、ｎ型ＭＯＳトランジスタのゲート酸化膜上に多結晶シリコン等からなるフローティングゲートが設けられ、このフローティングゲート上に形成されたＯＮＯ（Oxide-Nitride-Oxide）膜等の絶縁膜上にコントロールゲートが形成されている構造のメモリセルが、マトリクス状に配列されている。このような構成の不揮発性半導体記憶装置においては、電荷蓄積層となるフローティングゲートが他の部分から電気的に絶縁されており、所定のメモリセルのフローティングゲートに電子を注入することによりデータを記憶している。
【０００３】
近時、トランジスタの低電圧化及び低消費電力化のため、高誘電体材料によりゲート絶縁膜を形成することが検討されており（非特許文献１参照）、不揮発性半導体記憶装置においても、同様の理由から、チタン酸ストロンチウム、チタン酸バリウムストロンチウム等の誘電率が高いの材料により電荷蓄積層を形成した半導体記憶装置が提案されている（特許文献１参照）。図２０は特許文献１に記載の不揮発性半導体記憶装置のメモリセルを示す断面図である。図２０に示すように、特許文献１に記載の不揮発性半導体記憶装置におけるメモリセル１００は、シリコン半導体基板１０１表面に形成されたソース１０５及びドレイン１０６間のチャネル領域上に、第１絶縁膜１０２として厚さが２．５乃至５．０ｎｍのシリコン酸化膜が形成され、第１絶縁膜１０２上には、電荷蓄積層としてチタン酸ストロンチウム、チタン酸バリウムストロンチウム及びチタン酸バリウム等により、厚さが５０乃至１００ｎｍの第２絶縁膜１０３が形成されている。更に、高誘電体膜１０３上にはリン等をドープしたポリシリコン（以下、ドープドポリシリコンという）によりコントロールゲート１０４が形成されている。
【０００４】
また、特許文献１には、フローティングゲートとして粒径が１０Å以下のシリコンの微粒子（以下、Ｓｉ微粒子という）を使用した不揮発性半導体記憶装置が提案されている。図２１はＳｉ微粒子を使用した不揮発性半導体記憶装置のメモリセルを示す断面図である。図２１に示すように、この不揮発性半導体記憶装置におけるメモリセル１１０は、シリコン半導体基板１０１表面に形成されたソース１０５及びドレイン１０６間のチャネル領域上に、厚さが２．５乃至３．０ｎｍの第１絶縁膜１０２が形成されている。また、第１絶縁膜１０２上には、フローティングゲートとして、シリコン結晶の微小粉末又は粒径が１ｎｍ以下のシリコンクラスタからなるＳｉ微粒子１０７が多数形成されている。更に、代１絶縁膜１０２及びＳｉ微粒子１０７を覆うように、チタン酸ストロンチウム、チタン酸バリウムストロンチウム及びチタン酸バリウム等により厚さが５０ｎｍ程度の第２絶縁膜１０３が形成されている。そして、この第２絶縁膜１０３上には、ドープドポリシリコン等によりコントロールゲート１０４が形成されている。
【０００５】
このメモリセルに書き込みを行う場合は、例えば、ソース１０５と基板１０１を接地し、コントロールゲート１０４とドレイン１０６に高電圧を印加する。これにより、ソース１０５からドレイン１０６に向かって、チャネル領域を電子が高速で移動する。そして、ドレイン１０６の近傍で高いエネルギーを得た電子は、シリコン酸化膜１０２を通り抜けてフローティングゲートであるＳｉ微粒子１０７に注入される。その結果、フローティングゲートが負に帯電し、コントロールゲート１０４からみたスレッショールド電圧が高くなる。
【０００６】
一方、消去する場合は、ソース１０５をオープンにした状態で、コントロールゲート１０４と基板１０１を接地する。そして、ドレイン１０６に高電圧を印加すると、Ｓｉ微粒子１０７に注入されていた電子がドレインに引き出され、フローティングゲートの電位が中性に戻る。その結果、コントロールゲート１０４からみたスレッショールド電圧が書き込み前の状態に戻る。
【０００７】
図２１に示すセル構造の不揮発性半導体記憶装置は、誘電率が高い材料により電荷蓄積層を形成しているため、Ｓｉ微粒子１０７とコントロールゲート１０４との間の容量比が高くなり、書き込み及び消去時の電圧を低電圧化することができると共に、書き込み時間及び消去時間を大幅に短縮することができる。
【０００８】
【特許文献１】特開平７−３２６６８１号公報
【非特許文献１】岩井洋，「Ｈｉｇｈ−ｋゲート絶縁膜の実用化に向けての課題」，第５７回ＶＬＳＩＦＯＲＵＭ  ＶＬＳＩ  Ｒｅｐｏｒｔ，２００１年２月２３日，ｐ．１３−２８
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、前述の従来の技術には以下に示す問題点がある。前述の特許文献１に記載の不揮発性半導体記憶装置においては、第２絶縁膜１０３を形成する材料として、五酸化タンタル、チタン酸ストロンチウム、チタン酸バリウムストロンチウム及びチタン酸ジルコン鉛等が使用されているが、これらの材料は、高温で熱処理を行うとコントロールゲート１０４及びＳｉ微粒子１０７中のシリコン成分と反応してしまうため、第２絶縁膜１０３を形成した後は高温の熱処理を行うことができないという問題点がある。例えば、第２絶縁膜１０３材料とコントロールゲート１０４中のシリコンとが反応すると、シリコン酸化膜が形成されると共に金属が生成するため、特性のばらつき及びリークの原因となる。また、高誘電体膜１０３材料とＳｉ微粒子１０７中のシリコンとが反応すると、Ｓｉ微粒子１０７の表面にシリコン酸化膜（ＳｉＯ２膜）が形成されるため電荷を蓄える領域が減少すると共に、反応により生成した金属により電荷保持特性の劣化が生じる。このため、特許文献１に記載の不揮発性半導体記憶装置は、ソース及びドレインの活性化のための熱処理等、第２絶縁膜１０３形成後に行う熱処理を低温で行わなければならないため、製造プロセスに制限がある。
【００１０】
なお、コントロールゲート１０４に関しては、高誘電体膜１０３との間にシリコン窒化膜等からなるバリア膜を設けることにより、シリコンとの反応を防止することができるが、バリア膜を設けると駆動電圧が高くなるため好ましくない。
【００１１】
本発明はかかる問題点に鑑みてなされたものであって、従来よりも低い電圧で書き込み及び消去ができ、製造プロセスに制限がない不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る不揮発性半導体記憶装置は、第１導電性基板と、前記第１導電性基板の表面に形成された第２導電性拡散層と、前記第１導電型基板の表面における前記第２導電型拡散層間に形成されたチャネル領域と、前記チャネル領域上に形成された第１の絶縁層と、前記第１の絶縁層上に形成された第２の絶縁層と、前記第２の絶縁層内の下部に分散されフローティングゲートとなる複数個の粒子状のドットと、前記第２の絶縁層上に形成されたシリコンを含むコントロールゲートと、を有し、前記第２の絶縁層は前記第１の絶縁層よりも誘電率が高く且つ酸化シリコンよりも生成熱が大きい酸化物により形成された高誘電体膜であることを特徴とする。
【００１３】
本発明においては、第２の絶縁層を高誘電体膜により形成しているため、書き込み時及び消去時に印加する電圧を低電圧化することができる。また、電荷蓄積層からの電荷の漏れを防止するため、第１の絶縁層をより厚く形成しても、従来と同等の電圧で書き込み及び消去することができる。更に、この高誘電体膜は酸化シリコンよりも生成熱が大きい酸化物により形成されているため、シリコン酸化物よりも安定である。このため、第２の絶縁層形成後に高温で熱処理を行っても、コントロールゲートに含まれるシリコンとの反応は起こらない。また、第２の絶縁層に分散されているドットは、例えば、前記ドットはシリコン及びゲルマニウムからなる群から選択された少なくとも１種を含んでいてもよいが、この場合においても、第２の絶縁層が酸化シリコンよりも生成熱が大きい酸化物からなる高誘電体膜により形成されているため、第２の絶縁層形成後に高温で熱処理を行ってもドットに含まれるシリコン及びゲルマニウムと高誘電体膜とは反応しない。なお、第２の絶縁層に分散されているドットはフローティングゲートであり、本発明の不揮発性半導体記憶装置は、このドットに電荷を注入し蓄積することより、データを記憶する。
【００１４】
前記第２の絶縁層は、Ｌｉ、Ｂｅ、Ｍｇ、Ａｌ、Ｃａ、Ｓｃ、Ｓｒ、Ｙ、Ｚｒ、Ｌａ、Ｈｆ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔｂ及びＬｕからなる群から選択された少なくとも１種の金属の酸化物により形成されていることが好ましい。特に、前記第２の絶縁層が、Ａｌ２Ｏ３、ＣｅＯ２、ＨｆＯ２、Ｌａ２Ｏ３、ＭｇＯ、Ｓｃ２Ｏ３又はＺｒＯ２により形成されていることがより好ましい。これらの酸化物は、誘電率が高く、生成熱が酸化シリコンよりも十分に大きいため、書き込み時及び消去時の電圧をより低くすることができると共に、高温安定性が向上する。
【００１５】
また、前記基板上にはロジック用の集積回路が形成されており、前記不揮発性半導体記憶装置は、このロジック用集積回路と混載することができる。このとき、前記ロジック用の集積回路に設けられたトランジスタのうち少なくとも１つのトランジスタは、ゲート絶縁膜の少なくとも一部が前記高誘電体膜により形成されていてもよい。第２の絶縁層である高誘電体膜は、ロジック用の集積回路におけるゲート絶縁膜に適用することができるため、第２の絶縁層と同時にロジック用の集積回路のゲート絶縁膜を形成することができる。これにより、製造プロセスを簡素化することができる。
【発明の効果】
【００１６】
本発明によれば、電荷蓄積層となる第２の絶縁層をゲート絶縁膜である第１の絶縁層よりも誘電率が高く且つ酸化シリコンよりも生成熱が大きい酸化物からなる高誘電体膜により形成することにより、書き込み時及び消去時の電圧を低くすることができると共に、第２の絶縁層の熱安定性を向上させることができるため、高温での熱処理が可能になる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態に係る不揮発性半導体記憶装置について添付の図面を参照して具体的に説明する。図１は本実施形態の不揮発性半導体記憶装置のセル構造を示す断面図である。本実施形態の不揮発性短導体記憶装置においては、複数個のメモリセルがマトリクス状に配列されている。図１に示すように、本実施形態の不揮発性短導体記憶装置のメモリセル１０は、シリコン半導体基板１の表面に形成されたソース５及びドレイン６間のチャネル領域上に、第１の絶縁層として厚さが２．０乃至１０．０ｎｍのシリコン酸化膜２が形成されている。また、シリコン酸化膜２上には、フローティングゲートとなるシリコンからなる粒子（以下、ドットという）７が、離散して形成されている。ドット７の直径は、例えば、３．０乃至１０．０ｎｍである。なお、このドット７には、ボロン、リン又はヒ素を含有させてもよい。
【００１８】
更に、シリコン酸化膜２及びドット７を覆うように、第２の絶縁層として、酸化シリコンよりも誘電率が高く且つ生成熱が大きい酸化物により、高誘電体膜３が形成されている。この高誘電体膜３の厚さは、例えば、８．０乃至５０．０ｎｍである。そして、高誘電体膜３上には、ポリシリコンによりコントロールゲート４が形成されている。
【００１９】
このメモリセル１０においては、コントロールゲート４とシリコン酸化膜２との間に、第２の絶縁膜として、酸化シリコンよりも誘電率が高く且つ生成熱が大きい酸化物により形成された高誘電体膜３を設けている。これにより、コントロールゲート４とチャネル領域との間の絶縁膜を全てシリコン酸化物により形成した場合に比べて、ドット７とコントロールゲート４との間の容量が高くなるため、ドット７とチャネルとの間のシリコン酸化膜２にかかる電圧を高くすることができる。その結果、コントロールゲート４に印加する電圧を低くしても、書き込み及び消去を行うことができるため、書き込み及び消去速度を低下させずに、印加電圧を低下させることができる。また、シリコン酸化膜２の厚さを厚くしても、従来と同程度の電圧で書き込み及び消去を行うことができるため、従来の不揮発性半導体記憶装置よりもシリコン酸化膜２の厚さを厚くして、フローティングゲートであるドット７からの電子の漏れを防止することも可能になる。
【００２０】
更に、高誘電体膜３は、酸化シリコンよりも生成熱が大きい酸化物により形成されているため、熱安定性が優れている。このため、高温に加熱しても、高誘電体膜３を形成する酸化物とドット７及びコントロールゲート４に含まれるシリコンとは反応しないため、ドット７及びコントロールゲート４との界面に酸化シリコン及び金属が生成されることを防止することができる。その結果、高誘電体膜３形成後の工程において、高温処理が可能になるため、ロジック用の集積回路と混載する際の順応性が向上し、複数の世代のロジック用の集積回路の製造プロセスに対応することができる。
【００２１】
図２はシリコンに対して安定な酸化物を形成する元素を示す図である。高誘電体膜３を形成する酸化物としては、図２に○を付けて示した元素を含む酸化物、即ち、Ｌｉ、Ｂｅ、Ｍｇ、Ａｌ、Ｃａ、Ｓｃ、Ｓｒ、Ｙ、Ｚｒ、Ｌａ、Ｈｆ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔｂ及びＬｕからなる群から選択された少なくとも１種の金属を含む酸化物であることが好ましい。より好ましくは、Ａｌ２Ｏ３、ＣｅＯ２、ＨｆＯ２、Ｌａ２Ｏ３、ＭｇＯ、Ｓｃ２Ｏ３又はＺｒＯ２である。これらの酸化物は、下記表１に示すように、誘電率が高いため書き込み時及び消去時の電圧をより低くすることができる。また、生成熱が酸化シリコンよりも十分に大きいため、高温安定性に優れており、高温で熱処理を行ってもシリコンと反応しない。更に、酸化ゲルマニウムは酸化シリコンよりも生成熱が小さいため、ゲルマニウムはシリコンよりも高温安定性に優れている。
【００２２】
【表１】
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【００２３】
次に、本実施形態の不揮発性半導体記憶装置におけるメモリセル１０の製造方法を説明する。図３乃至図１１はメモリセル１０の製造方法をその工程順に示す断面図である。なお、図３乃至図１１における（ｂ）は（ａ）に示すＡ−Ａ線による断面図であり、（ｃ）は周辺回路領域の断面図である。先ず、図３（ａ）乃至（ｃ）に示すように、シリコン半導体基板１の表面にＳＴＩ（Shallow Trench Isolation：浅溝埋込分離）膜８を形成する。次に、基板１の表面を清浄にして、図４（ａ）乃至（ｃ）に示すように、基板１上にシリコン酸化膜２を形成する。このシリコン酸化膜２の厚さは、例えば、２．０乃至１０．０ｎｍである。
【００２４】
そして、図５（ａ）乃至（ｃ）に示すように、シリコン酸化膜２の全面に、多数のドット７を所定の距離で離散させて形成する。このドット７をシリコンで形成する場合は、例えば、ＣＶＤ（Chemical Vapor Deposition：化学蒸着）装置を使用し、内部の温度を６００乃至７００℃とした反応室内に、モノシランガス又はジクロルシランガスを窒素キャリアと共に導入する。このとき、導入するガスの圧力は０．１３Ｐａ（１ｍＴｏｒｒ）程度にする。このように、ポリシリコンの成膜速度を極めて小さくすることにより、シリコン酸化膜２の表面に、粒径が、例えば、３．０乃至１０．０ｎｍである微小なシリコン結晶粒子が生成する。
【００２５】
次に、図６（ａ）乃至（ｃ）に示すように、シリコン酸化膜２及びドット７を覆うように高誘電体膜３を形成する。高誘電体膜３の厚さは、例えば、８．０乃至５０．０ｎｍである。その後、図７（ａ）乃至（ｃ）に示すように、周辺回路を形成する領域のシリコン酸化膜２、ドット７及び高誘電体膜３を除去する。そして、図８（ａ）乃至（ｃ）に示すように、基板１上の周辺回路領域にゲート絶縁膜となるシリコン酸化膜９を形成する。次に、全面にゲートとなるポリシリコン膜１１を形成する。これにより、図９（ａ）及び（ｂ）に示すように、メモリセル１０を形成する領域においては、高誘電体膜３上にポリシリコン膜１１が形成され、図９（ｃ）に示すように、周辺回路形成領域においては、シリコン酸化膜９上にポリシリコン膜１１が形成される。その後、図１０（ａ）及び（ｂ）に示すように、メモリセル１０を形成する領域においては、コントロールゲート４となる部分以外の部分のポリシリコン膜１１並びにその下層の高誘電体膜８及びドット７をエッチングにより除去する。なお、ドット７はエッチングされずに残っていても特性に影響はない。また、図１０（ｃ）に示すように、周辺回路形成領域においては、ゲートとなる部分以外の部分のポリシリコン膜１１をエッチングにより除去する。そして、図１１（ａ）乃至（ｃ）に示すように、基板１の表面にヒ素を注入し、ソース５及びドレイン６となる拡散層１２を形成する。その後、公知のプロセスを使用して不揮発性半導体記憶装置を完成させる。
【００２６】
次に、本実施形態の不揮発性半導体記憶装置におけるメモリセル１０の他の製造方法を説明する。図１２乃至図１９はメモリセル１０の他の製造方法をその工程順に示す断面図である。なお、図１２乃至図１９における（ｂ）は（ａ）に示すＡ−Ａ線による断面図であり、（ｃ）は周辺回路領域の断面図である。先ず、図１２（ａ）乃至（ｃ）に示すように、シリコン半導体基板１の表面にＳＴＩ膜８を形成する。次に、基板１の表面を清浄にして、図１３（ａ）乃至（ｃ）に示すように、基板１上にシリコン酸化膜２を形成する。このシリコン膜２の厚さは、例えば、２．０乃至１０．０ｎｍである。そして、図１４（ａ）乃至（ｃ）に示すように、シリコン酸化膜２の全面に、前述の方法と同様の方法で、多数のドット７を所定の距離で離散させて形成する。その後、図１５（ａ）乃至（ｃ）に示すように、周辺回路形成領域上のドット７を除去する。
【００２７】
次に、図１６（ａ）乃至（ｃ）に示すように、全面に高誘電体膜３を形成する。この高誘電体膜３の厚さは、例えば、８．０乃至５０．０ｎｍである。これにより、図１６（ａ）及び（ｂ）に示すように、メモリセル１０を形成する領域においては、シリコン酸化膜２及びドット７を覆うように高誘電体高誘電体膜３が形成され、図１６（ｃ）に示すように、周辺回路形成領域においては、基板１上にゲート絶縁膜となる高誘電体膜３が形成される。その後、図１７（ａ）乃至（ｃ）に示すように、高誘電体膜３上に、ゲートとなるポリシリコン膜１１を形成する。そして、図１８（ａ）及び（ｂ）に示すように、メモリセル１０を形成するの領域においては、コントロールゲート４となる部分以外の部分のポリシリコン膜１１並びにその下層の高誘電体膜８及びドット７をエッチングにより除去する。なお、ドット７はエッチングされずに残っていても特性に影響はない。また、図１８（ｃ）に示すように、周辺回路領域においては、ゲートとなる部分以外の部分のポリシリコン膜１１及びその下層の高誘電体膜３をエッチングにより除去する。次に、図１９（ａ）乃至（ｃ）に示すように、基板１の表面にヒ素を注入し、ソース５及びドレイン６となる拡散層１２を形成する。その後、公知のプロセスを使用して不揮発性半導体記憶装置を完成させる。
【００２８】
上述のように、本実施形態の不揮発性半導体記憶装置は周辺回路の製造プロセスとの順応性に優れており、例えば、メモリセル１０の製造する際に、周辺回路のゲート絶縁膜及びゲート電極を形成することができる。また、高誘電体膜３は酸化シリコンよりも生成熱が大きい酸化物により形成されているため、シリコンと反応しにくく、高誘電体膜３後の工程において高温の熱処理が可能となる。このため、ロジック用の集積回路と混載する用途に適している。更に、高誘電体膜３はシリコンと反応しにくい酸化物により形成されているため、基板１に含まれるシリコンとの反応も抑制することができる。このため、ロジック用の集積回路のゲート絶縁膜として高誘電体膜３を適用した場合、基板とゲート絶縁膜との間にバリア層を設ける必要がないため、ロジック用の集積回路の駆動電圧を低くすることができる。
【００２９】
次に、本実施形態の不揮発性半導体記憶装置の動作について説明する。本実施形態の不揮発性半導体記憶装置においては、メモリセルに書き込みを行う場合は、例えば、ソース５と基板１を接地し、コントロールゲート４とドレイン６に高電圧を印加する。これにより、ソース５からドレイン６に向かって、チャネル領域を電子が高速で移動する。そして、ドレイン６の近傍で高いエネルギーを得た電子は、シリコン酸化膜２を通り抜けてフローティングゲートであるドット７に注入される。その結果、フローティングゲートが負に帯電し、コントロールゲート４からみたスレッショールド電圧が高くなる。
【００３０】
一方、消去する場合は、ソース５をオープンにした状態で、コントロールゲート４に負電圧を印加し、基板１を接地する。そして、ドレイン６に正電圧を印加すると、ホットホールが基板１からドット７に注入され、ドット７に蓄積されていた電子と打ち消しあって、フローティングゲートの電位が中性に戻る。その結果、コントロールゲート４からみたスレッショールド電圧が書き込み前の状態に戻る。
【００３１】
なお、本実施形態の不揮発性半導体記憶装置においては、コントロールゲート４をポリシリコンにより形成しているが、本発明はこれに限定されるものではなく、シリコンを含む材料により形成されていればよく、例えば、リン等の不純物がドープされているドープドポリシリコンにより形成してもよく、また、ポリシリコンの上部がシリサイド化されていてもよい。
【００３２】
更に、本実施形態の不揮発性半導体記憶装置においては、ドット７をシリコンにより形成した場合について述べたが、本発明はこれに限定されるものではなく、例えば、ドット７をゲルマニウムにより形成してもよく、また、ゲルマニウム及びシリコンの混合体により形成することもできる。ドット７がゲルマニウム、又は、ゲルマニウム及びシリコンの混合体により形成されていても、酸化ゲルマニウムの生成熱は酸化シリコンの生成熱よりも小さいため、本発明のように高誘電体膜３を酸化シリコンよりも生成熱が大きい酸化物により形成していれば、高誘電体膜３形成後の熱処理によりドット７のゲルマニウムと誘電体膜３とが反応して、ドット７の表面に酸化ゲルマニウム及び金属が生成することを抑制することができる。
【図面の簡単な説明】
【００３３】
【図１】本実施形態の不揮発性半導体記憶装置のセル構造を示す断面図である。
【図２】シリコンに対して安定な酸化物を形成する元素を示す図である。
【図３】（ａ）はメモリセル１０の製造方法を示す断面図であり、（ｂ）は（ａ）に示すＡ−Ａ線による断面図であり、（ｃ）は周辺回路領域の断面図である。
【図４】（ａ）はメモリセル１０の製造方法における図３（ａ）の次の工程を示す断面図であり、（ｂ）は（ａ）に示すＡ−Ａ線による断面図であり、（ｃ）は周辺回路領域の断面図である。
【図５】（ａ）はメモリセル１０の製造方法における図４（ａ）の次の工程を示す断面図であり、（ｂ）は（ａ）に示すＡ−Ａ線による断面図であり、（ｃ）は周辺回路領域の断面図である。
【図６】（ａ）はメモリセル１０の製造方法における図５（ａ）の次の工程を示す断面図であり、（ｂ）は（ａ）に示すＡ−Ａ線による断面図であり、（ｃ）は周辺回路領域の断面図である。
【図７】（ａ）はメモリセル１０の製造方法における図６（ａ）の次の工程を示す断面図であり、（ｂ）は（ａ）に示すＡ−Ａ線による断面図であり、（ｃ）は周辺回路領域の断面図である。
【図８】（ａ）はメモリセル１０の製造方法における図７（ａ）の次の工程を示す断面図であり、（ｂ）は（ａ）に示すＡ−Ａ線による断面図であり、（ｃ）は周辺回路領域の断面図である。
【図９】（ａ）はメモリセル１０の製造方法における図８（ａ）の次の工程を示す断面図であり、（ｂ）は（ａ）に示すＡ−Ａ線による断面図であり、（ｃ）は周辺回路領域の断面図である。
【図１０】（ａ）はメモリセル１０の製造方法における図９（ａ）の次の工程を示す断面図であり、（ｂ）は（ａ）に示すＡ−Ａ線による断面図であり、（ｃ）は周辺回路領域の断面図である。
【図１１】（ａ）はメモリセル１０の製造方法における図１０（ａ）の次の工程を示す断面図であり、（ｂ）は（ａ）に示すＡ−Ａ線による断面図であり、（ｃ）は周辺回路領域の断面図である。
【図１２】（ａ）はメモリセル１０の他の製造方法を示す断面図であり、（ｂ）は（ａ）に示すＡ−Ａ線による断面図であり、（ｃ）は周辺回路領域の断面図である。
【図１３】（ａ）はメモリセル１０の他の製造方法における図１２（ａ）の次の工程を示す断面図であり、（ｂ）は（ａ）に示すＡ−Ａ線による断面図であり、（ｃ）は周辺回路領域の断面図である。
【図１４】（ａ）はメモリセル１０の他の製造方法における図１３（ａ）の次の工程を示す断面図であり、（ｂ）は（ａ）に示すＡ−Ａ線による断面図であり、（ｃ）は周辺回路領域の断面図である。
【図１５】（ａ）はメモリセル１０の他の製造方法における図１４（ａ）の次の工程を示す断面図であり、（ｂ）は（ａ）に示すＡ−Ａ線による断面図であり、（ｃ）は周辺回路領域の断面図である。
【図１６】（ａ）はメモリセル１０の他の製造方法における図１５（ａ）の次の工程を示す断面図であり、（ｂ）は（ａ）に示すＡ−Ａ線による断面図であり、（ｃ）は周辺回路領域の断面図である。
【図１７】（ａ）はメモリセル１０の他の製造方法における図１６（ａ）の次の工程を示す断面図であり、（ｂ）は（ａ）に示すＡ−Ａ線による断面図であり、（ｃ）は周辺回路領域の断面図である。
【図１８】（ａ）はメモリセル１０の他の製造方法における図１７（ａ）の次の工程を示す断面図であり、（ｂ）は（ａ）に示すＡ−Ａ線による断面図であり、（ｃ）は周辺回路領域の断面図である。
【図１９】（ａ）はメモリセル１０の他の製造方法における図１８（ａ）の次の工程を示す断面図であり、（ｂ）は（ａ）に示すＡ−Ａ線による断面図であり、（ｃ）は周辺回路領域の断面図である。
【図２０】特許文献１に記載の不揮発性半導体記憶装置のメモリセルを示す断面図である。
【図２１】Ｓｉ微粒子を使用した不揮発性半導体記憶装置のメモリセルを示す断面図である。
【符号の説明】
【００３４】
１、１０１；基板
２、９；シリコン酸化膜
３；高誘電体膜
４、１０４；コントロールゲート
５、１０５；ソース
６、１０６；ドレイン
７；ドット
８；ＳＴＩ膜
１１；ポリシリコン膜
１２；拡散層
１０、１００、１１０；メモリセル
１０２；第１絶縁膜
１０３；第２絶縁膜
１０７；Ｓｉ微粒子
【図１】
2005251990.tif 000004
【図２】
2005251990.tif 000005
【図３】
2005251990.tif 000006
【図４】
2005251990.tif 000007
【図５】
2005251990.tif 000008
【図６】
2005251990.tif 000009
【図７】
2005251990.tif 000010
【図８】
2005251990.tif 000011
【図９】
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【図１０】
2005251990.tif 000013
【図１１】
2005251990.tif 000014
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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