(57)【要約】【課題】  半導体装置において素子の高速動作と高い信頼性との同時実現を図る。その結果として高速動作ならびに高信頼性の高性能の半導体装置を提供する。【解決手段】  ゲート絶縁膜５がソース・ドレイン領域７上にも存在し、且つソース・ドレイン領域７上のゲート絶縁膜５は金属を含むゲート電極６下のゲート絶縁膜５と異なる厚さを持つ。この様にすることで、ゲート絶縁膜５の表面や底面に誘起される分極電荷の位置を調節し、ゲート電極６下端角部における電場を緩和することができる。その結果としてゲート絶縁膜の絶縁破壊や信頼性の低下等の問題を抑制する。【選択図】  図１ 
2005064190.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板表面に形成されるチャネル予定領域のゲート長方向に隣接配置された一対のソース・ドレイン領域と、
前記半導体基板側に金属を含み、前記チャネル予定領域上に形成されたゲート電極と、
前記半導体基板と前記ゲート電極との重なり領域に形成された、第一の厚さを備える中央部、および前記中央部をゲート長方向から挟み、前記ソース・ドレイン領域の一部上に形成された、前記第一の厚さと異なる膜厚を有する一対の端部を備えたゲート絶縁膜とを具備することを特徴とする半導体装置。
【請求項２】
前記ゲート絶縁膜が金属を含むことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ゲート絶縁膜の一対の端部上に、前記ゲート絶縁膜よりも誘電率の低いゲート側壁もしくは層間絶縁膜を備えることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記一対の端部の膜厚が、前記第一の厚さよりも薄いことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記一対の端部のゲート長方向に平行な長さが前記第一の厚さに比べて長いことを特徴とする請求項４記載の半導体装置。
【請求項６】
前記一対の端部のゲート長方向に平行な長さが前記第一の厚さの１．５倍よりも長いことを特徴とする請求項５記載の半導体装置。
【請求項７】
前記一対の端部上にはゲート側壁が形成されていることを特徴とする請求項４乃至６のいずれかに記載の半導体装置。
【請求項８】
前記一対の端部が前記ゲート電極下に延在していることを特徴とする請求項４乃至７のいずれかに記載の半導体装置。
【請求項９】
前記中央部が前記ゲート電極の側壁外まで延在していることを特徴とする請求項４乃至７のいずれかに記載の半導体装置。
【請求項１０】
前記一対の端部の膜厚が、前記第一の厚さよりも厚いことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項１１】
前記膜厚の厚い一対の端部は前記ゲート電極の側面と離間していることを特徴とする請求項１０記載の半導体装置。
【請求項１２】
半導体基板表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜に接する部分に金属を含むゲート電極を形成する工程と、
前記ゲート電極の両脇にある前記ゲート絶縁膜の上部を除去して、下部のみを前記半導体基板表面に残置する工程と、
前記ゲート電極を挟む前記半導体基板表面に不純物を添加してソース・ドレイン領域を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１３】
半導体基板表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極形成予定領域を囲むパターンを形成する工程と、
前記パターンに囲まれたゲート電極形成予定領域にある前記ゲート絶縁膜の上部を除去して、下部のみを前記半導体基板表面に残置する工程と、
前記ゲート電極形成予定領域に、前記ゲート絶縁膜に接する部分に金属を含むゲート電極を形成する工程と、
前記ゲート電極を挟む前記半導体基板表面に不純物を添加してソース・ドレイン領域を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に係り、特に、高誘電率材料のゲート絶縁膜を備えた電界効果トランジスタに関する。
【背景技術】
【０００２】
従来、半導体集積回路装置に用いる電界効果トランジスタでは、集積化が進むにつれ、ゲート電極端部での電界集中が問題となる。この電界集中を緩和するために、多結晶シリコンのゲート電極配線の加工後に熱酸化処理を行ってゲート電極のゲート酸化膜を厚膜化することが行われている（特許文献１参照）。
【０００３】
また、電界効果トランジスタの動作速度を高速化するために高融点金属を用いて低抵抗にしたゲート電極が用いられており、電流駆動力を増すためにはゲート絶縁膜に高誘電率材料を用いることが提案されている。高誘電率材料は、従来、ゲート絶縁膜に用いられてきた酸化シリコンよりも誘電率の高い材料をいい、例えば、金属シリケートなどである。
【特許文献１】特開平１１−３０７７７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
金属または金属珪化物を備えるゲート電極（以下、メタルゲートとする）では、多結晶シリコンのゲート電極と異なり、上記特許文献に記載のような、ゲート電極加工後に電極下端の角部分を丸める酸化工程を施すことはゲート電極の特性劣化を招くため好ましくない。
【０００５】
また、多結晶シリコンのゲート電極を用いても、ゲート絶縁膜に用いられているところの高誘電率材料の変質に鑑みるとゲート電極加工後の酸化工程は好ましくない。
【０００６】
さらに、ゲート絶縁膜に高誘電率材料を用いると、ゲート絶縁膜と周囲の層間絶縁膜との誘電率が異なるために電界集中の振る舞いは複雑になる。特願2002-8287では、この電界集中の振る舞いについて詳述した。
【０００７】
つまり、ゲート絶縁膜形成のための高誘電率材料をゲート電極のチャネル方向端に合わせて加工した場合に電場は最も小さくなり、ゲート絶縁膜の端部がゲート電極の中央側に有ってもその反対側に有っても電場は急激に大きくなる。殊に、ゲート絶縁膜をゲート電極の外側に張り出して加工した場合に電場の値は大きくなる。
【０００８】
ここで、ゲート電極を加工する際にゲート電極の不要な領域にゲート電極材料が残ることは好ましくないので、通常はゲート電極材料の除去工程は過剰な条件で行う。その工程によりゲート電極材料下の半導体基板が削られてしまうと、半導体基板表面のソース・ドレインの抵抗を下げるために、ソース・ドレインの接合深さを深くせざるをえない。そのため、短チャネル効果が顕著となり著しい場合には素子の正常な動作が得られなくなる。
【０００９】
これを防ぐため、通常はゲート絶縁膜をゲート電極加工時の半導体基板の保護材として用いてゲート絶縁膜をソース・ドレイン領域上にも存在させる。または、ソース・ドレイン領域とゲート電極との短絡を防ぐために、ゲート電極の両側壁にゲート側壁を設けてゲート端を保護した状態でソース・ドレイン領域上のゲート絶縁膜を除去する。
【００１０】
結果として、いずれの方法によってもゲート絶縁膜はゲート電極よりも張り出してソース・ドレイン領域の上に存在する。ゲート電極のチャネル長端における電場は極めて強くなり絶縁膜の絶縁破壊乃至は絶縁膜に要求される絶縁耐圧の増大、そして信頼性の低下等の問題を引き起こしてしまうという問題が考えられる。
【００１１】
この様な事情により、素子の電流駆動力向上及びゲート抵抗の低減の要求と、絶縁膜の絶縁耐圧の確保及び信頼性の要求との両立は困難であった。そのために高速動作と高信頼性との両立を実現することの障害となっていた。
【００１２】
本発明は、上記問題点を解決するために成されたもので、その目的は高速動作を保つと同時にゲート電極のチャネル長方向端の電場を緩和し、十分な高速動作とともに高い信頼性を有する素子を提供することにある。
【課題を解決するための手段】
【００１３】
上記目的を達成するために本発明は、半導体基板と、半導体基板表面に形成されるチャネル予定領域のゲート長方向に隣接配置された一対のソース・ドレイン領域と、半導体基板側に金属を含み、チャネル予定領域上に形成されたゲート電極と、半導体基板とゲート電極との重なり領域に形成された、第一の厚さを備える中央部、および中央部をゲート長方向から挟み、ソース・ドレイン領域の一部上に形成された、第一の厚さと異なる膜厚を有する一対の端部を備えたゲート絶縁膜とを具備することを特徴とする半導体装置を提供する。
【００１４】
また、本発明は、半導体基板表面にゲート絶縁膜を形成する工程と、ゲート絶縁膜に接する部分に金属を含むゲート電極を形成する工程と、ゲート電極の両脇にあるゲート絶縁膜の上部を除去して、下部のみを半導体基板表面に残置する工程と、ゲート電極を挟む半導体基板表面に不純物を添加してソース・ドレイン領域を形成する工程とを備えることを特徴とする半導体装置の製造方法を提供する。
【００１５】
さらに、本発明は、半導体基板表面にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極形成予定領域を囲むパターンを形成する工程と、パターンに囲まれたゲート電極形成予定領域にあるゲート絶縁膜の上部を除去して、下部のみを半導体基板表面に残置する工程と、ゲート電極形成予定領域に、ゲート絶縁膜に接する部分に金属を含むゲート電極を形成する工程と、ゲート電極を挟む半導体基板表面に不純物を添加してソース・ドレイン領域を形成する工程とを備えることを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【００１６】
本発明の半導体装置及びその製造方法によれば、高電流駆動力を得るための高誘電率ゲート絶縁膜、低いゲート抵抗を実現するための金属ゲート、および電界集中を抑制することによる絶縁膜の絶縁破壊の防止ならびに素子の高信頼性が実現される。従って高速動作且つ高信頼性の素子が提供される。
【発明を実施するための最良の形態】
【００１７】
以下、図面を用いて本発明の実施形態を詳細に説明する。尚、実施の形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は発明の説明とその理解を助けるための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
【００１８】
（実施の形態１）
図１は、本発明の実施の形態１を説明するための断面模式図である。図１は、実施の形態１の電界効果トランジスタのチャネル長方向に並行な断面図を示す。
【００１９】
本実施の形態はＮチャネル電界効果トランジスタを例に説明する。不純物の導電型を逆にすればPャネル電界効果トランジスタにおいてもまったく同様である。また、光蝕刻法等の方法を用いて基板内の特定の領域のみに不純物を注入する等の方法を用いれば相補型電界効果トランジスタも形成でき、同様の効果が得られる。
【００２０】
まず、実施の形態１の電界効果トランジスタの構造を説明する。Ｐ型シリコン基板等の半導体基板１の表面には、隣接する素子領域間を電気的に分離する溝型素子分離領域２が形成されている。この電界効果トランジスタが形成される素子領域には、Ｐウェル領域３が形成され、その上にはゲート絶縁膜５、ゲート電極６が形成されている。
【００２１】
また、Ｐウェル領域３の表面にはゲート電極６をチャネル長方向から挟む一対のソース・ドレイン領域７が形成されている。ソース・ドレイン領域７間の基板表面には、Nチャネル領域４が形成されている。ゲート電極６、ソース・ドレイン領域７上には、各々に接続するコンタクト配線８が形成されている。各コンタクト配線８間には配線間、トランジスタ間を電気的に絶縁する層間絶縁膜９が形成されている。
【００２２】
実施の形態１の電界効果トランジスタは、ゲート絶縁膜５がソース・ドレイン領域７上にも存在し、且つソース・ドレイン領域７上のゲート絶縁膜５はゲート電極６下のゲート絶縁膜５よりも薄いことに特徴がある。ゲート電極６下の膜厚の厚い領域をゲート絶縁膜５の中央部とすると、ソース・ドレイン領域７上の膜厚の薄い領域は、中央部を挟む一対の端部である。
【００２３】
ゲート電極６から出て基板に至る電気力線によりゲート絶縁膜５や層間絶縁膜９が分極して、ソース・ドレイン領域７上のゲート絶縁膜５の表面やその上の層間絶縁膜９の下面に分極電荷が生ずる。ゲート絶縁膜５が層間絶縁膜９よりも高い誘電率を持つことに鑑みると、この界面に現れる正味の電荷は、基板１に対してゲート電極６に正の電位を印加した時には負電荷であり、負の電位を印加した時には正電荷であるので、常にその界面の電位をゲート電極６の電位から遠ざける方向に働く。
【００２４】
そのため、ゲート電極６下端角における電場が助長されるが、ゲート絶縁膜５の上面がゲート電極６下端角から離れて存在するためゲート絶縁膜５下端角近傍におけるゲート絶縁膜５中の電場は緩和され、その結果として絶縁膜の信頼性の高い半導体装置を提供することができる。
【００２５】
このような電場緩和についてここで詳述する。電界効果トランジスタでは、ゲート絶縁膜の表面や側面を貫いてゲート電極と基板とを結ぶ電気力線によってゲート絶縁膜や層間絶縁膜が分極する。そのためゲート絶縁膜の表面や側面に、ゲート絶縁膜と層間絶縁膜との誘電率の相違に起因した分極の差に相当する分極電荷が誘起される。この状態を図２の模式図を用いて説明する。
【００２６】
図２は、図１に示す電界効果トランジスタにおけるゲート電極６のチャネル長方向端の角とその近傍を拡大した断面模式図である。半導体基板１に対してゲート電極６に正の電位を印加した場合を考える。負の電位を印加した場合も全体の符号が反転するのみで以下の話は全く同様である。
【００２７】
図２では、ゲート電極６より出て半導体基板１に至る電気力線を２本のみ記してある。また、誘電率の異なる媒質の界面において電気力線には折れ曲がりが生ずるが図２ではそ
の折れ曲がりを省略している。
【００２８】
ゲート絶縁膜には、金属酸化物等の高誘電率材料を用いるのに対して、一般に、層間絶縁膜等には高誘電率材料は用いないので、ゲート絶縁膜の方が誘電率は高い。ゲート電極に正の電位を印加しているので、ゲート絶縁膜の表面における電場の向きはゲート絶縁膜の外から内へと向かう。するとゲート絶縁膜の表面には負の分極電荷が誘起され、それと向かい合う層間絶縁膜の下面には正の分極電荷が誘起される。
【００２９】
この状態では、ゲート絶縁膜の方が層間絶縁膜よりも誘電率が高いので、その界面に誘起される正味の電荷は負となる。これはゲート絶縁膜表面の電位をゲート電極から遠ざけることになるのでゲート電極のチャネル長端近傍の電場を強める。
【００３０】
ここで、ソース・ドレイン領域上もゲート電極下もゲート絶縁膜が等しい厚さを持っていると、この負の電荷はゲート電極下端角に接しているので、ゲート電極下端角近傍の電場は最も強くなる。そしてソース・ドレイン領域上のゲート絶縁膜をゲート電極下のゲート絶縁膜と異なる厚さとすると、この負の電荷はゲート電極下端角から離れるので上に記した電場の助長が弱まり、結果としてゲート電極下端角近傍の電場は弱まる。
【００３１】
図２に示した様に、ゲート電極６下端角の下にゲート絶縁膜５にあらわれた側面における電場の向きはゲート絶縁膜５の内から外へ向かう。すると上に記したゲート絶縁膜５表面の場合とは逆に、この側面上には正の分極電荷が誘起され、それと向かい合う層間絶縁膜９側の側面には負の分極電荷が誘起される。
【００３２】
ゲート絶縁膜５の方が層間絶縁膜９等よりも誘電率が高いので、その界面に誘起される正味の電荷は正となる。これはゲート絶縁膜５表面の電位をゲート電極６に近づけることになるのでゲート電極６下端角近傍の電場を弱める。そのため、ソース・ドレイン領域７上のゲート絶縁膜５をゲート電極６下のゲート絶縁膜５よりも薄くすると、ゲート電極６下端角近傍の電場は更に弱まると考えられる。この様にしてゲート電極６下端角近傍の電場の緩和が図られる。
【００３３】
図３は、電界効果トランジスタの一部に関するチャネル方向に平行な断面模式図である。電界効果トランジスタについて、図３中のΔ2を変数としてゲート電極６下端（図中の○印）におけるゲート絶縁膜５中の電場の値をシミュレーションにより検討した。ゲートの側壁等の素子を覆っている層間絶縁膜の誘電率は酸化シリコンの誘電率であるところの3.9とした。その結果を図４に示す。
【００３４】
Δ2の符号は、図４に示す様にソース・ドレイン領域７上のゲート絶縁膜５がゲート電極６下のゲート絶縁膜５よりも厚い場合を正、薄い場合を負とした。Δ2がゼロの場合、すなわちソース・ドレイン領域７上のゲート絶縁膜５の厚さがゲート電極６下のゲート絶縁膜５の厚さと等しい場合に電場は最も強く、Δ2がゼロから離れると電場は弱まっていることが判る。
【００３５】
さらにΔ2が負の場合、すなわちソース・ドレイン領域７上のゲート絶縁膜５の厚さがゲート電極６下のゲート絶縁膜５の厚さよりも薄い方が電場は弱くなっていることが判る。そのため、ソース・ドレイン領域７上のゲート絶縁膜５の厚さは、ゲート電極６下のゲート絶縁膜５の厚さよりも薄い方が好ましい。
【００３６】
更に、図３に示す構造のΔ２と静電容量との関係を調べた結果を図５に示す。図５から、ソース・ドレイン領域７上のゲート絶縁膜５の厚さがゲート電極６下のゲート絶縁膜５の厚さよりも厚い場合には、ゲート電極６とソース・ドレイン領域７との間に形成される
静電容量が大きくなると考えられる。ゲート電極６とソース・ドレイン領域７との間の静電容量が大きくなることは素子の寄生容量の増大を意味するので、素子の動作速度の低下につながり、ゲート電極６とソース・ドレイン領域７との間の静電容量は小さい方が好ましい。
【００３７】
以上から、Δ2を減らすと静電容量は単調に減少しており、Δ2を負に設定する、すなわちソース・ドレイン領域７上のゲート絶縁膜５の厚さをゲート電極６下のゲート絶縁膜５の厚さよりも薄く設定する、方がより好ましいことが判る。
【００３８】
特願2002-8287では、半導体基板に対してゲート電極に電位を印加した場合に現れる分極電荷によりゲート電極下端角近傍のゲート絶縁膜の電位をゲート電極の電位に近づけることでゲート絶縁膜中の電場を緩和した。これに対し、本発明においては、半導体基板に対してゲート電極に電位を印加した場合に現れる分極電荷によりゲート電極下端角近傍のゲート絶縁膜の電位がゲート電極の電位から遠ざけられて、電場が助長されるのを防ぐことにより電場を緩和する。
【００３９】
更に、特願2002-8287の特許に限らず、ゲート電極に高誘電率材料よりなる側壁を設けた構造は、ゲート電極の側面から出て半導体基板に至る電気力線のすべてが高誘電率材料側壁を通る。この側壁に用いる高誘電率材料はゲート絶縁膜材料と同一でもよいし、異なるものでもよい。そのため、ゲート電極と半導体基板との間に形成される静電容量が極めて大きくなり、素子の高速動作の妨げとなり好ましくない。それに対して、本発明の構造はゲート電極の側面の上部は高誘電率材料よりなる絶縁物と接しておらず、ゲート電極の側面と半導体基板との間に形成される静電容量は抑制される。そのため、十分な高速動作が実現される。
【００４０】
次に、図１に示した電界効果トランジスタの製造方法について、図６乃至図１０のチャネル長方向の断面模式図を用いて説明する。
【００４１】
先ず、図６に示すように、P型シリコン基板１に例えば溝型素子分離法により素子分離領域２を形成する。続いて、Pウエル形成領域に例えばBイオンを約100 keV、約2.0×1013
cm-2で注入し、その後に例えば約1050℃、約30秒の熱工程によりPウエル領域３を形成する。Pウエル領域３中には、所望のしきい値電圧を得るために例えばBイオンを約30 keV、約1.0×1013 cm-2で注入し、Nチャネル４表面の濃度を調節する。
【００４２】
次に、例えばスパッタ法等を用いて、シリコン基板１上に例えば厚さ5 nmのHfO2膜１１を形成する（図７）。
【００４３】
HfO2膜１１上には、例えばCVD法により、厚さ約100 nmのタングステン等の高融点金属膜を堆積する。この高融点金属膜に、レジスト膜の形成とフォトリソグラフィーを用いた加工により形成したマスクパターンを用いてRIE法等の異方性エッチングを施し、ゲート電極６を形成する（図８）。続いて、RIE法等の異方性エッチングを施すことによりHfO2膜１１の上部を除去する（図８）。
【００４４】
次に、例えばヒ素（As）イオンを50 keV、5.0×1015 cm-2をシリコン基板１表面に注入する。そして、熱工程によりAsイオンが拡散した不純物領域（ソース・ドレイン領域）７を形成する（図９）。
【００４５】
次に、図１０に示すように、シリコン基板１の表面に層間絶縁膜として例えばCVD法で酸化シリコン膜９を約500 nm堆積する。例えばマスクパターンを用いたRIE法により、酸化シリコン膜９に、ソース・ドレイン領域７およびゲート電極６に繋がる配線孔１２を開
孔する。
【００４６】
開孔１２にはコンタクト配線を形成する。例えばスパッタ法等により、シリコン基板１の表面に例えばSiを1%含有する厚さ約300nmのAl膜を形成する。このAl膜に、例えばRIE法等の異方性エッチングを施すことにより、開孔と隣接する層間絶縁膜９上からAl膜を除去する。これにより図１に示す電界効果トランジスタを形成する。
【００４７】
以上説明した、実施の形態１では、次に述べる種々の変形が可能である。
【００４８】
本実施の形態においてはN型電界効果トランジスタを例に取って示したが、不純物の導電型を逆にすればP型電界効果トランジスタの場合に同様に適用できる。そして光蝕刻法等の方法を用いて基板内の特定の領域のみに不純物を導入すれば相補型電界効果トランジスタに対しても同様である。また、それらを一部として含む半導体装置にも用いることができる。
【００４９】
また、電界効果トランジスタの他に、バイポーラー型トランジスタや単一電子トランジスタ等の他の能動素子、抵抗体、ダイオード、インダクター、及び／あるいはキャパシター等の受動素子を含む半導体装置の一部として、以上説明した電界効果トランジスタを形成することもできる。OEIC（Opt-Electrical Integrated Circuit）やMEMS（Microelectro Mechanical System）の一部として電界効果トランジスタを形成する場合もまた同様である。また、SOI(Silicon On Insulator)構造の素子にも同様に用いられる。さらにFIN型乃至柱状構造の素子等にも同様に用いられる。
【００５０】
また、本実施の形態では、N型半導体層を形成するための不純物としてはAsを、P型半導体層を形成するための不純物としてはB（ボロン）を用いた。N型半導体層を形成するための不純物として他のV族不純物を用いる、P型半導体層を形成するための不純物として他のIII族不純物を用いてもよい。III族やV族の不純物の導入はそれらを含む化合物の形で行ってもよい。
【００５１】
本実施の形態では、不純物の導入はイオン注入を用いて行ったが、イオン注入以外の例えば固相拡散や気相拡散等の方法を用いて行ってもよい。また、不純物を含有する半導体を堆積するまたは成長させる等の方法を用いてもよい。
【００５２】
また、本実施の形態では、シングルドレイン構造の素子を示したが、シングルドレイン構造以外の例えばエクステンション構造乃至LDD(Lightly Doped Drain)構造やGDD(Graded
Diffused Drain) 構造等の構造の素子に適用してもよい。またハロー構造乃至ポケット構造やエレベート構造等の素子を用いてもよい。
【００５３】
また、本実施の形態では、ソース・ドレイン領域の形成をゲート電極及びゲート絶縁膜の加工の後に行っているが、これらの順序は本質ではなく、逆の順序で行ってもよい。ゲート電極やゲート絶縁膜の材質によっては熱工程を施すことが好ましくない場合がある。その様な場合にはソース・ドレイン領域への不純物の導入をゲート電極やゲート絶縁膜の加工に先立って行うことが好ましい。
【００５４】
また、本実施の形態では、配線のための金属層の形成はスパッタ法を用いて行っているが、スパッタ法以外に例えば堆積法等の異なる方法を用いて金属層を形成してもよい。また、金属の選択成長等の方法を用いてもよいしダマシン法等の方法を用いてもよい。また、配線金属の材料はSiを含有するAlであることに必然性は無く、例えばCu等の他の金属を用いてもよい。殊にCuは抵抗率が低いので好ましい。
【００５５】
また、本実施の形態では、ゲート電極は高融点金属を用いたが、必ずしも高融点とは限らない金属、あるいは金属を含む化合物等を用いてもよい。さらに、ゲート電極は金属単層に限らない。例えば、多結晶シリコン、単結晶シリコンまたは非晶質シリコン等の半導体と金属との積層でもよい。但し、非金属層と金属層を積層する際には、ゲート絶縁膜よりに金属層を形成し、金属層上に非金属層を形成する。
【００５６】
さらに、必ずしも高融点とは限らない金属、あるいは金属を含む化合物と、高融点金属との積層ゲート電極としてもよい。この際に、金属あるいは金属を含む化合物でゲート電極を形成するとゲート抵抗を抑制できるので素子の高速動作が得られ、好ましい。
【００５７】
また、本実施の形態では、ゲート電極の上部は電極が露出する構造（図９参照）であるが、上部に例えば酸化シリコンや窒化シリコン等の絶縁物を設けてもよい。殊にゲート電極が金属を含む材料で形成されており、且つソース・ドレイン領域上にシリサイド層を形成する場合等、製造工程の途中でゲート電極を保護する必要が在る場合等はゲート電極の上部に酸化シリコンや窒化シリコン等の保護材料を設けることは必須である。
【００５８】
また、本実施の形態では、ゲート電極の形成はゲート電極材料を堆積した後に異方性エッチングを施すという方法で形成しているが、例えばダマシンプロセス等のような埋め込み等の方法を用いてゲート電極を形成してもよい。
【００５９】
また、本実施の形態では、素子を流れる電流の主方向（図１の紙面左右方向）に測ったゲート電極の長さは、ゲート電極の上部も下部も等しいが、このことは本質的ではない。例えば、ゲート電極の上部を測った長さの方が下部を測った長さよりも長いアルファベットの「T」の字の様な形であってもよい。この場合にはゲート抵抗を低減することができると言う他の利点も得られる。
【００６０】
また、本実施の形態では、ゲート絶縁膜としてスパッタ法により形成したHfO2膜を用いたが、Hfの異なる価数の酸化物、Zr、Ti、Sc、Y、Ta、Al、La、Ce、Pr、ランタノイド系列の元素等の金属酸化物、これらの元素を初めとする様々な元素を含むシリケート材料、これらのシリケート材料に窒素を含有させた絶縁膜、他の高誘電体膜、あるいはそれらの積層等の絶縁膜をゲート絶縁膜として用いてもよい。
【００６１】
本実施の形態では、ゲート絶縁膜表面及びそれと向かい合う層間絶縁膜等の下面等に誘起される分極電荷を用いている。一般に二種類の絶縁体の界面に誘起される分極電荷は各々の絶縁体の表面に誘起される分極電荷の差であるので、ゲート絶縁膜の誘電率が高いほど誘起される正味の分極電荷は多くなる。つまり、本実施の形態で得られる効果はゲート絶縁膜の誘電率が高いことに起因している。そのため、ゲート絶縁膜材料として、例えば従来のゲート絶縁膜によく用いられていた窒化シリコン膜、窒化酸化シリコン等の誘電率の低い物質で形成したとすると本実施の形態の効果は期待できない。
【００６２】
また、ゲート絶縁膜の形成方法はスパッタ法に限るものではなく、蒸着法、CVD法、あるいはエピタキシャル成長法等の他の方法を用いてもよい。また、ゲート絶縁膜として或る物質の酸化物を用いる等の場合には、まずその物質の膜を形成しておいてそれを酸化する等の方法を用いてもよい。ゲート絶縁膜には強誘電体膜を用いた素子を形成してもよい。
【００６３】
本実施の形態では、素子分離領域２は溝型素子分離法を用いて行ったが、例えば局所酸化法やメサ型素子分離法等の他の方法を用いて素子分離を行ってもよい。
【００６４】
ゲート電極やゲート絶縁膜に例えば金属を含む材料を用いた場合等、その材料の性質に
鑑みて後酸化工程の不可能な場合には電界集中の問題は顕著となるので本実施の形態の構造方法により特に効果的に電場が緩和される。
【００６５】
また、本実施の形態では、層間絶縁膜として酸化シリコン膜を用いているが、例えば低誘電率材料等の酸化シリコン以外の物質を層間絶縁膜に用いてもよい。本実施の形態ではゲート絶縁膜表面及びそれと向かい合う層間絶縁膜等の下面等に誘起される分極電荷を用いている。一般に、二種類の絶縁体の界面に誘起される分極電荷は各々の絶縁体の表面に誘起される分極電荷の差であるので、層間絶縁膜の誘電率が低いほど誘起される正味の分極電荷は多くなる。従って、層間絶縁膜に誘電率の低い物質を用いた場合に上述の効果が顕著となる。
【００６６】
コンタクト孔に関しては自己整合コンタクトを形成することも可能である。
【００６７】
また、本実施の形態では、第一層の配線についてのみ説明したが、素子や配線等が二層以上であってもよい。その場合には素子の集積度が増すので好ましい。
【００６８】
また、本実施の形態ではゲート電極下端角近傍に現れるゲート絶縁膜の側面は半導体基板表面に対して垂直な平面であるとしているが、このことは本質では無い。例えば、チャネル長方向の断面図である図１１および図１２に示す、変形構造もできる。つまり、これらの図に示すように、ゲート絶縁膜５のゲート電極下端角に隣接する側面は半導体基板表面に対して垂直でなくても同様の効果が得られる。
【００６９】
更に、ソース領域側の側面とドレイン領域側の側面との傾き角が等しい必要はなく、一方はゲート電極６から外側に傾き、他方は内側に傾いていてもよい。また、この側面が平面である必要は無く、例えば図１３および図１４に示す様に曲面であってもよい。
【００７０】
また、例えば、図１５および図１６に示す様に、ゲート絶縁膜５の側面とソース・ドレイン領域７上における表面とが滑らかにつながっていてもよい。また、例えば図１７及び図１８に示す様に、ソース・ドレイン領域７のゲート絶縁膜の厚さが一様でなくてもよい。
【００７１】
ゲート電極下端角近傍におけるゲート絶縁膜７の形状を変えるとゲート電極５とソース・ドレイン領域７との間に形成される静電容量が変わる。
【００７２】
ゲート電極６とソース・ドレイン領域７との間に形成される静電容量は、ソース・ドレイン領域７の抵抗に起因する寄生抵抗の抑制と言う観点からは大きい方が好ましく、素子の寄生容量の低減と言う観点からは小さい方が好ましい。図１１乃至図１８に示す変形例の様にゲート電極下端角近傍におけるゲート絶縁膜５の形状を変えれば、ゲート電極６とソース・ドレイン領域７との間に形成される静電容量を調整することができるので、最適化を測ることが可能になるという利点がある。
【００７３】
（実施の形態２）
次に、図１９乃至図２３を用いて本発明に関わる実施の形態２について説明する。図１９乃至図２３は、電界効果トランジスタのゲート長方向に並行な断面模式図である。
【００７４】
図２３に示すように、本実施の形態では、ソース・ドレイン領域７の表面にシリサイド層１５を形成することから、素子の寄生抵抗を低減し、素子の動作速度を速めることができる。
【００７５】
実施の形態２に関わる電界効果トランジスタの製造方法を以下に説明する。
【００７６】
図７により説明した工程の後に、HfO2膜１１上に、例えばCVD法により厚さ約100nmのタングステン等の高融点金属膜を形成する。さらに、例えばCVD法等により厚さ約50 nmの窒化シリコン膜１３を形成する。そして、レジスト膜の形成とフォトリソグラフィー法によってレジストパターンを形成する。このレジストパターンをマスクにRIE法等の異方性エッチングを施すことにより窒化シリコン膜１３及び高融点金属膜１１を加工してゲート電極６を形成する（図１９）。さらに、RIE法等の異方性エッチングを施すことによりHfO2膜１１の上部を除去する（図１９）。
【００７７】
次に、例えばAsイオンを約50 keV、約5.0×1015 cm-2でシリコン基板１表面に注入する。そして熱工程によりAsを活性化してソース・ドレイン領域７を形成する（図２０）。
【００７８】
次に、例えばCVD法等によりシリコン基板１表面に例えば厚さ約5 nmの窒化シリコン膜１４を形成する（図２１）。
【００７９】
そして、図２２に示すように、RIE法等の異方性エッチングを窒化シリコン膜１４に施すことによりゲート側壁１０を形成する。続いて、RIE法等の異方性エッチングを前記HfO2膜１１に施すことにより、ゲート側壁１０及びゲート電極６下を除く他の領域のHfO2膜１１を除去してゲート絶縁膜５とする（図２２）。
【００８０】
次に、通常のシリサイド形成方法により、CoまたはNi等の金属シリサイド層１５を形成する。反応せずにある金属はシリコン基板１表面から除去する（図２３）。その後の工程は、実施の形態１と同様であるため、詳細は省略する。
【００８１】
本実施の形態では、ソース・ドレイン領域７上にシリサイド層１５を形成したが、ゲート電極６の基板側を除く残部またはゲート電極６表面を多結晶シリコン等で形成する場合には多結晶シリコン表面をシリサイド化してもよい。また、ソース・ドレイン領域７上に金属層を堆積あるいは成長させる等の方法を用いてもよい。
【００８２】
本実施の形態においても実施の形態１における種々の変形が可能であり、同様の効果が期待できる。
【００８３】
また、本実施の形態においては、ゲート側壁１０に窒化シリコンを用いたが、ゲート側壁１０を酸化シリコンあるいは窒化酸化シリコン等の他の材料を用いて形成してもよい。ただし、ゲート側壁１０を誘電率の高い材料で形成するとゲート電極６とソース・ドレイン領域７との間の静電容量が大きくなるために素子の寄生容量の増大を引き起こす。そのため、側壁１０は酸化シリコン、窒化シリコンあるいは窒化酸化シリコン等の材料で形成することが好ましい。
【００８４】
また、本実施の形態においてはゲート絶縁膜５の側面はゲート側壁１０の外側面と揃っているが、このことは本質的ではなくゲート絶縁膜５の側面がゲート側壁１０の外側面よりも内側あるいは外側に在ったとしても本実施の形態と同様の効果が得られる。ただし、ゲート絶縁膜５の側面がゲート側壁１０の外側面よりもあまり大きく外側に張り出していると、ソース・ドレイン領域７の内でシリサイド層を形成できる領域とチャネル領域との距離が離れてしまい、素子の寄生抵抗が増大する。このことは素子の動作速度の増大を引き起こすので好ましくない。それため、ゲート絶縁膜の側面はゲート側壁の外側面からあまり張り出さないことが好ましい。逆に、ゲート絶縁膜の側面がゲート側壁の側面よりもあまり大きく内側に入っていると、ソース・ドレイン領域上に形成されたシリサイド層とゲート電極との距離が短くなり、ソース・ドレイン領域とゲート電極との間に短絡が生ずる、あるいはその間でゲート絶縁膜が絶縁破壊を起こす等のことが起こり得る。そのため
、ゲート絶縁膜の側面はゲート側壁の側面よりもあまり内側に入らないことが好ましい。
【００８５】
ここでゲート側壁１０の好ましい厚さ、ソース・ドレイン領域７上に残すゲート絶縁膜５の好ましい長さに付いて記す。図３の構造においてΔ2をパラメーターとして、ゲート電極６下端角近傍におけるゲート絶縁膜５中の電場強度の、図３中のYに対する依存性を調べた。その結果を図２４に示す。
【００８６】
図２４の縦軸は、Δ2 = 0の構造の電場強度で規格化した値を記してある。つまり、縦軸はソース・ドレイン領域７上のゲート絶縁膜５を薄くすることで電場強度が抑制される割合を示している。
【００８７】
図２４から、Yが大きい程、ソース・ドレイン領域上のゲート絶縁膜を薄膜化することによる電場強度の抑制は効果的となることがわかる。Yが5 nm程度以上の場合には電場強度の抑制される効率のYに対する依存性はかなり小さくなり、Yが7乃至8 nm程度以上となると電場強度の抑制される割合のYに対する依存性は更に小さくなる。Yが10 nm程度以上となると電場強度の抑制される割合のYに対する依存性はより一層小さくなることがわかる。5 nmは今回の検討で仮定したゲート絶縁膜の厚さと等しい。そして7乃至8 nmはゲート絶縁膜厚の約1.5倍である。そして10 nmはゲート絶縁膜厚の2倍である。ここで電磁場の方程式において、相似形で境界条件の大きさを変えると電磁場も相似形を保って変化する。このことに鑑みると、ゲート側壁の厚さとソース・ドレイン領域上に残すゲート絶縁膜の長さが素子のゲート絶縁膜厚以上である場合に本実施の形態が効果的であることがわかる。ゲート側壁の厚さとソース・ドレイン領域上に残すゲート絶縁膜の長さがゲート絶縁膜厚の1.5倍以上であると更に効果的であり、ゲート絶縁膜厚の2倍以上であるとより一層効果的である。よって、ゲート側壁１０の厚さ（図２３の紙面左右方向の幅）及びソース・ドレイン領域７上に残すゲート絶縁膜５の長さは素子のゲート絶縁膜厚以上であることが好ましい。特に、ゲート絶縁膜厚の1.5倍以上とすることが好ましく、ゲート絶縁膜厚の2倍以上であるとより一層好ましい。
【００８８】
（実施の形態３）
次に、本発明の実施の形態３に関わる電界効果トランジスタの製造方法について図２５を用いて説明する。
【００８９】
図２５は、本実施の形態の電界効果トランジスタを製造する途中過程を示すもので、チャネル長方向の断面模式図である。
【００９０】
まず、図７に示す工程の後に、HfO2膜１１の上に例えばCVD法により、厚さ約100 nmのタングステン等の高融点金属膜を堆積する。レジストマスクを高融点金属膜のゲート電極予定領域上のみに形成して、このマスクで覆われていない高融点金属膜の領域をRIE法等の異方性エッチングを施すことにより除去して、ゲート電極６を形成する（図２５）。その後、湿式処理等の等方性エッチングを施すことによりHfO2膜１１のうち、上部とゲート電極６のチャネル長方向端を除去する。
【００９１】
以後は、実施の形態１で図９及び図１０を用いて説明した通りに行って、本実施形態の電界効果トランジスタを形成することができる（図２６）。
【００９２】
本実施の形態においても他の実施の形態に記したような種々な変形が可能であり、同様の効果が期待できる。
【００９３】
本実施の形態では実施の形態１と異なり、ソース・ドレイン領域７上のゲート絶縁膜５の加工に等方性エッチングを用いた。そのため、ゲート電極６の下にあるゲート絶縁膜５
もゲート電極端近傍において薄く加工されている。つまり、膜厚の薄い一対の端部がゲート電極５下まで延在している。この様にするとゲート電極６とソース・ドレイン領域７との間に形成される静電容量を更に減らすことができる。
【００９４】
また、本実施の形態では、シリサイド工程には言及しなかったが、ソース・ドレイン領域７上にシリサイド層を形成してもよい。また、ソース・ドレイン領域７上に金属層を堆積あるいは成長させる等の方法を用いてもよい。また、ゲート電極６の基板側を除く残部あるいはゲート電極６の表面を多結晶シリコン等で形成する場合には多結晶シリコン表面をシリサイド化してもよい。
【００９５】
また、ソース・ドレイン領域７上のゲート絶縁膜５の加工の際に、実施の形態１では異方性エッチングを、本実施の形態では等方性エッチングを用いたが、この他、例えば、異方性エッチングを施した後に等方性エッチングを施す、等方性エッチングを施した後に異方性エッチングを施す、あるいは少なくとも一方のエッチングを複数回繰り返す等の方法を用いてもよい。この様にするとソース・ドレイン領域７上のゲート絶縁膜５の厚さと、ゲート電極６下のゲート絶縁膜５を除去する量との双方を最適な値に調節することが可能となるので、好ましい。
【００９６】
また、ゲート電極６下端角近傍におけるゲート絶縁膜５の形状は、図２５に示す形状である必要は無く、例えば図２６乃至図３３に示す形状であっても同様の効果が期待できる。ここに示した変形例の様にゲート電極下端角近傍におけるゲート絶縁膜の形状を変えれば、ゲート電極とソース・ドレイン領域との間に形成される静電容量を調整することができるので、最適化を測ることが可能になる。
【００９７】
（実施の形態４）
次に、図３４乃び図３５を用いて、本発明の実施の形態４に関わる電界効果トランジスタを説明する。
【００９８】
図３４及び図３５は、本実施の形態による電界効果トランジスタのチャネル長方向の断面模式図である。
【００９９】
まず、実施の形態１で図７を参照して説明した工程を行った後、HfO2膜１１の上に例えばCVD法により厚さ約100 nmのタングステン等の高融点金属膜を堆積する。この高融点金属膜にゲート電極予定領域を覆うレジストパターンを形成する。このレジストパターンをマスクにRIE法等の異方性エッチングを施して高融点金属膜を加工する。これにより図３４に示すゲート電極６を形成する。ゲート電極６が形成されたシリコン基板１上に、例えばCVD法等により、厚さ3 nmの窒化シリコン膜１４を形成する。
【０１００】
窒化シリコン膜１４にはRIE法等の異方性エッチングを施すことによりゲート側壁１０を形成する（図３５）。続いて、例えばRIE法等の異方性エッチングにより、露出したHfO2膜１１の上部を除去する（図３５）。
【０１０１】
以後は、実施の形態１と同様の工程を経ることで、本実施の形態の電界効果トランジスタを製造することができる。
【０１０２】
本実施の形態においても、他の実施の形態において説明した種々な変形が可能であり、同様の効果が得られる。
【０１０３】
ゲート側壁１０はゲート絶縁膜加工後に除去してもよいし、そのまま残してもよい。ゲート側壁１０を除去すれば、例えば図３６に示す断面構造の電界効果トランジスタが得ら
れる。また、ゲート側壁材料として窒化シリコンを用いる必然性は無く、他の材料を用いてもよい。
【０１０４】
本実施の形態ではゲート絶縁膜５のゲート電極６端部近傍は、ゲート電極６直下と同等の膜厚を持つ。つまり、中央部はゲート電極の側壁外まで延在している。この様にすればソース・ドレイン領域７とゲート電極６との容量結合が強まるので、ソース・ドレイン領域７の抵抗が下がり、素子の寄生抵抗の低減が期待できる。
【０１０５】
また、本実施の形態では、ソース・ドレイン領域７上のゲート絶縁膜５を、異方性エッチングを用いて加工したが、この工程は等方性エッチングを用いて行ってもよい。
【０１０６】
さらに、異方性エッチングを施した後に等方性エッチングを施す、等方性エッチングを施した後に異方性エッチングを施す、あるいは少なくとも一方のエッチングを複数回施す等の方法を用いてもよい。この様にするとソース・ドレイン領域上のゲート絶縁膜の厚さと、ソース・ドレイン領域上のゲート絶縁膜の薄い領域とゲート電極との距離と、の双方を最適な値に調節することが可能となる。
【０１０７】
また、ゲート電極６下端角近傍におけるゲート絶縁膜５の形状が図３５乃び図３６に示した形である必要は無く、例えば図３７乃至図４４の断面模式図に示す形状であっても同様の効果が期待できる。
【０１０８】
ここに示した変形例の様にゲート電極下端角近傍におけるゲート絶縁膜の形状を変えれば、ゲート電極６とソース・ドレイン領域７との間に形成される静電容量を調整することができるので、最適化を測ることが可能となる。いずれの構造を用いるかは、ソース・ドレイン領域とゲートとの間に形成される静電容量を変える事による寄生抵抗と寄生容量との兼ね合いで決めることができる。
【０１０９】
（実施の形態５）
次に、図４５乃至図４９を用いて本発明の実施の形態５に係る電界効果トランジスタを説明する。
【０１１０】
図４５は、本実施の形態による電界効果トランジスタを説明する際の参照図であり、チャネル長方向の断面を模式的に示す。
【０１１１】
この電界効果トランジスタは、ゲート絶縁膜５がソース・ドレイン領域７上にも存在し、且つソース・ドレイン領域７上のゲート絶縁膜５はゲート電極６下のゲート絶縁膜５よりも厚いことに特徴がある。
【０１１２】
この電界効果トランジスタの製造は、例えば次のように行う。尚、図４６乃至図４９はこの製造工程の過程について説明する際の参照図であり、電界効果トランジスタのチャネル長方向の断面を模式的に示す。
【０１１３】
まず、図６を用いて説明した工程の後に図４６に示すように、シリコン基板１上に例えばスパッタ法等により、厚さ約10 nmのHfO2膜１１を形成する。HfO2膜１１の上には、例えばCVD法により厚さ約150 nmの窒化シリコンを堆積する。この窒素化シリコン膜上のゲート電極予定領域上にレジストマスクを形成して、シリコン基板１の表面にRIE法等の異方性エッチングを施すことにより窒化シリコン膜を加工してダミーゲート電極１６を形成する（図４６）。その後、例えばAsイオンを約50 keV、約5.0×1015 cm-2で注入する。そして、シリコン基板１に熱工程を施すことでAsイオンを活性化してソース・ドレイン領域７を形成する（図４６）。
【０１１４】
ダミーゲート電極１６のあるシリコン基板１上に例えばCVD法等により厚さ約200 nmの酸化シリコン膜１７を形成する。この酸化シリコン膜１７が形成されたシリコン基板表面をCMP法等により平坦化してダミーゲート電極１６の表面を露出する。そして、ダミーゲート電極１６をシリコン基板１上から選択的に除去し、開孔を形成する（図４７）。
【０１１５】
開孔の底に露出したHfO2膜１１の上部はRIE法等によりエッチング除去する（図４８）。
【０１１６】
上部を除去して薄膜化したHfO2膜１１を含むシリコン基板上に、例えばCVD法により厚さ約200 nmのタングステン等の高融点金属膜を堆積する。高融点金属膜については、例えばCMP法等により表面の平坦化を行うことで、開孔内にゲート電極６を形成する（図４９）。その後、酸化シリコン膜１７をシリコン基板１表面から除去する。
【０１１７】
以後は、図１０を用いて説明した工程以降を行うことで、本実施の形態による電界効果トランジスタが完成する。
【０１１８】
本実施の形態においても上記の実施の形態に記した様な種々の変形が可能であり、同様の効果が得られる。
【０１１９】
ダミーゲート電極形成後にダミーゲート電極の周囲に形成した酸化シリコン膜は層間絶縁膜の一部として残置してもよいし、除去してもよい。また、その材料として酸化シリコンを用いることに必然性は無く、他の材料を用いてもよい。ダミーゲート電極の材料に関しても同様である。
【０１２０】
本実施の形態ではダミーゲート電極除去後のHfO2膜の加工に異方性エッチングを用いたが、例えばCVD法ないし湿式エッチング等の等方性エッチングを用いてもよい。
【０１２１】
ゲート電極材料堆積後に表面の平坦化を行った後に、更にゲート電極材料にエッチングを施してゲート電極６の高さを調節してもよい。
【０１２２】
本実施の形態ではソース・ドレイン領域７上のゲート絶縁膜５はゲート電極６下のゲート絶縁膜５よりも厚く形成しているためソース・ドレイン領域７とゲート電極６との容量結合が更に強まるので、ソース・ドレイン領域７の抵抗が下がり、結果として素子の寄生抵抗を低減することができる。
【０１２３】
ゲート電極下端角近傍におけるゲート絶縁膜５の形状が図４５に示した形である必要は無く、例えば図５０乃至図５６に示す断面形状であっても同様の効果が期待できる。ここに示した変形例の様に、ゲート電極下端角近傍におけるゲート絶縁膜５の形状を変えれば、ゲート電極６とソース・ドレイン領域７との間に形成される静電容量を調整することができるので、最適化を測ることが可能となる。
【０１２４】
（実施の形態６）
次に、図５７乃び図５８を用いて、本発明の実施の形態６に関わる電界効果トランジスタを説明する。
【０１２５】
図５７は、本実施の形態の電界効果トランジスタを説明するための断面図であり、チャネル長方向の断面を模式的に示す。この電界効果トランジスタは、ゲート絶縁膜５がソース・ドレイン領域７上にも存在し、ソース・ドレイン領域７上のゲート絶縁膜５はチャネル領域４上のゲート絶縁膜５よりも厚く、且つソース・ドレイン領域７上の厚いゲート絶
縁膜５とゲート電極６とが離れていることに特徴がある。そのため、ソース・ドレイン領域７とゲート電極６の間に形成される静電容量を抑制できるので素子の寄生容量の低減を図ることができる。
【０１２６】
次に、図５７の電界効果トランジスタの製造方法について説明する。
【０１２７】
まず、実施の形態５について、図４８を用いて説明した工程の後に、図５８に示すように、例えばCVD法等の方法により、厚さ約5 nmの窒化シリコン膜を形成する。続いて例えばRIE法等の異方性エッチングを施すことにより窒化シリコン膜を加工して、開孔の側面に側壁１８を形成する。以後は、実施の形態５で図４９を用いて説明した工程から続けで行うことができる。
【０１２８】
本実施の形態においても、上記の実施の形態に記した様な種々の変形が可能であり、同様の効果が得られる。
【０１２９】
また、ダミーゲート電極形成後にダミーゲート電極の周囲に形成した酸化シリコン膜は層間絶縁膜の一部として用いてもよいし、除去してもよい。また、その材料として酸化シリコンを用いることに必然性は無く、他の材料を用いてもよい。開孔部側壁１８についても同様である。
【０１３０】
尚、図５７に示す電界効果トランジスタは、側壁１８をゲート電極６の形成後に除去し、かつゲート電極材料の表面平坦化後にゲート電極６にエッチングを施して高さを調節した場合を示している。
【０１３１】
また、本実施の形態においては、ソース・ドレイン領域７上のゲート絶縁膜５の加工は異方性エッチングを用いて行ったが、この工程には等方性エッチングを用いてもよい。さらに例えば、異方性エッチングを施した後に等方性エッチングを行う、等方性エッチングを施した後に異方性エッチングを施す、あるいは少なくとも一方のエッチングを複数回施す等の方法を用いてもよい。
【０１３２】
さらに初めに形成するゲート絶縁膜５の厚さをも調節すると、ゲート電極６下とソース・ドレイン領域７上のゲート絶縁膜５の厚さと、ソース・ドレイン領域７上のゲート絶縁膜５の厚い領域とゲート電極６との距離と、の三者を最適な値に調節することが可能となるので、更に好ましい。
【０１３３】
また、ゲート電極６下端角近傍におけるゲート絶縁膜の形状が図５７に示した形である必要は無く、例えば図５９乃至図６７のいずれかに示す形状であっても同様の効果が得られる。
【０１３４】
ここに示した変形例の様に、ゲート電極６下端角近傍におけるゲート絶縁膜５の形状を変えれば、ゲート電極６とソース・ドレイン領域７との間に形成される距離を調整することができるので、静電容量を好適な範囲にできる。
【０１３５】
以上、本発明の実施の形態を説明したが、本発明はこれらに限らず、特許請求の範囲に記載の発明の要旨の範疇において様々に変更可能である。
【０１３６】
また、本発明は、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。
【０１３７】
さらに、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々
の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１３８】
【図１】本発明の実施の形態１に係る電界効果トランジスタを説明するための断面模式図
【図２】実施の形態１に係る電界効果トランジスタを説明するための拡大図
【図３】実施の形態１に係る電界効果トランジスタを説明するための拡大図
【図４】実施の形態１に係る電界効果トランジスタの電場について検討した結果の図
【図５】実施の形態１に係る電界効果トランジスタの静電容量について検討した結果の図
【図６】実施の形態１に係る電界効果トランジスタの製造方法を説明するための断面模式図
【図７】実施の形態１に係る電界効果トランジスタの製造方法を説明するための断面模式図
【図８】実施の形態１に係る電界効果トランジスタの製造方法を説明するための断面模式図
【図９】実施の形態１に係る電界効果トランジスタの製造方法を説明するための断面模式図
【図１０】実施の形態１に係る電界効果トランジスタの製造方法を説明するための断面模式図
【図１１】実施の形態１の変形例に係る電界効果トランジスタを説明するための断面模式図
【図１２】実施の形態１の変形例に係る電界効果トランジスタを説明するための断面模式図
【図１３】実施の形態１の変形例に係る電界効果トランジスタを説明するための断面模式図
【図１４】実施の形態１の変形例に係る電界効果トランジスタを説明するための断面模式図
【図１５】実施の形態１の変形例に係る電界効果トランジスタを説明するための断面模式図
【図１６】実施の形態１の変形例に係る電界効果トランジスタを説明するための断面模式図
【図１７】実施の形態１の変形例に係る電界効果トランジスタを説明するための断面模式図
【図１８】実施の形態１の変形例に係る電界効果トランジスタを説明するための断面模式図
【図１９】本発明の実施の形態２に係る電界効果トランジスタの製造方法を説明するための断面模式図
【図２０】実施の形態２に係る電界効果トランジスタの製造方法を説明するための断面模式図
【図２１】実施の形態２に係る電界効果トランジスタの製造方法を説明するための断面模式図
【図２２】実施の形態２に係る電界効果トランジスタの製造方法を説明するための断面模式図
【図２３】実施の形態２に係る電界効果トランジスタを説明するための断面模式図
【図２４】実施の形態２に係る電界効果トランジスタの製造工程を説明するための断面模式図
【図２５】本発明の実施の形態３に係る電界効果トランジスタの製造工程を説明するための断面模式図
【図２６】実施の形態３に係る電界効果トランジスタの変形例を示す断面模式図
【図２７】実施の形態３に係る電界効果トランジスタの変形例を示す断面模式図
【図２８】実施の形態３に係る電界効果トランジスタの変形例を示す断面模式図
【図２９】実施の形態３に係る電界効果トランジスタの変形例を示す断面模式図
【図３０】実施の形態３に係る電界効果トランジスタの変形例を示す断面模式図
【図３１】実施の形態３に係る電界効果トランジスタの変形例を示す断面模式図
【図３２】実施の形態３に係る電界効果トランジスタの変形例を示す断面模式図
【図３３】実施の形態３に係る電界効果トランジスタの変形例を示す断面模式図
【図３４】本発明の実施の形態４に係る電界効果トランジスタを説明するための断面模式図
【図３５】実施の形態４に係る電界効果トランジスタを説明するための断面模式図
【図３６】実施の形態４に係る電界効果トランジスタの変形例を説明するための断面模式図
【図３７】実施の形態４に係る電界効果トランジスタの変形例を説明するための断面模式図
【図３８】実施の形態４に係る電界効果トランジスタの変形例を説明するための断面模式図
【図３９】実施の形態４に係る電界効果トランジスタの変形例を説明するための断面模式図
【図４０】実施の形態４に係る電界効果トランジスタの変形例を説明するための断面模式図
【図４１】実施の形態４に係る電界効果トランジスタの変形例を説明するための断面模式図
【図４２】実施の形態４に係る電界効果トランジスタの変形例を説明するための断面模式図
【図４３】実施の形態４に係る電界効果トランジスタの変形例を説明するための断面模式図
【図４４】実施の形態４に係る電界効果トランジスタの変形例を説明するための断面模式図
【図４５】本発明の実施の形態５に係る電界効果トランジスタを説明するための断面模式図
【図４６】実施の形態５に係る電界効果トランジスタの製造方法を説明するための断面模式図
【図４７】実施の形態５に係る電界効果トランジスタの製造方法を説明するための断面模式図
【図４８】実施の形態５に係る電界効果トランジスタの製造方法を説明するための断面模式図
【図４９】実施の形態５に係る電界効果トランジスタの製造方法を説明するための断面模式図
【図５０】実施の形態５に係る電界効果トランジスタの変形例を説明するための断面模式図
【図５１】実施の形態５に係る電界効果トランジスタの変形例を説明するための断面模式図
【図５２】実施の形態５に係る電界効果トランジスタの変形例を説明するための断面模式図
【図５３】実施の形態５に係る電界効果トランジスタの変形例を説明するための断面模式図
【図５４】実施の形態５に係る電界効果トランジスタの変形例を説明するための断面模式図
【図５５】実施の形態５に係る電界効果トランジスタの変形例を説明するための断面模式図
【図５６】実施の形態５に係る電界効果トランジスタの変形例を説明するための断面模式図
【図５７】本発明の実施の形態６に係る電界効果トランジスタを説明するための断面模式図
【図５８】実施の形態６に係る電界効果トランジスタを説明するための断面模式図
【図５９】実施の形態６に係る電界効果トランジスタの変形例を説明するための断面模式図
【図６０】実施の形態６に係る電界効果トランジスタの変形例を説明するための断面模式図
【図６１】実施の形態６に係る電界効果トランジスタの変形例を説明するための断面模式図
【図６２】実施の形態６に係る電界効果トランジスタの変形例を説明するための断面模式図
【図６３】実施の形態６に係る電界効果トランジスタの変形例を説明するための断面模式図
【図６４】実施の形態６に係る電界効果トランジスタの変形例を説明するための断面模式図
【図６５】実施の形態６に係る電界効果トランジスタの変形例を説明するための断面模式図
【図６６】実施の形態６に係る電界効果トランジスタの変形例を説明するための断面模式図
【図６７】実施の形態６に係る電界効果トランジスタの変形例を説明するための断面模式図
【符号の説明】
【０１３９】
１…半導体基板
２…素子分離領域
３…Pウエル領域
４…Ｎチャネル領域
５…ゲート絶縁膜
６…ゲート電極
７…ソース・ドレイン領域
８…配線
９…層間絶縁膜
１０…ゲート側壁
１１…HfO2膜
１２…配線孔
１３…窒化シリコン膜
１４…窒化シリコン膜
１５…シリサイド層
１６…ダミーゲート電極
１７…酸化シリコン膜
１８…側壁
【図１】
2005064190.tif 000003
【図２】
2005064190.tif 000004
【図３】
2005064190.tif 000005
【図４】
2005064190.tif 000006
【図５】
2005064190.tif 000007
【図６】
2005064190.tif 000008
【図７】
2005064190.tif 000009
【図８】
2005064190.tif 000010
【図９】
2005064190.tif 000011
【図１０】
2005064190.tif 000012
【図１１】
2005064190.tif 000013
【図１２】
2005064190.tif 000014
【図１３】
2005064190.tif 000015
【図１４】
2005064190.tif 000016
【図１５】
2005064190.tif 000017
【図１６】
2005064190.tif 000018
【図１７】
2005064190.tif 000019
【図１８】
2005064190.tif 000020
【図１９】
2005064190.tif 000021
【図２０】
2005064190.tif 000022
【図２１】
2005064190.tif 000023
【図２２】
2005064190.tif 000024
【図２３】
2005064190.tif 000025
【図２４】
2005064190.tif 000026
【図２５】
2005064190.tif 000027
【図２６】
2005064190.tif 000028
【図２７】
2005064190.tif 000029
【図２８】
2005064190.tif 000030
【図２９】
2005064190.tif 000031
【図３０】
2005064190.tif 000032
【図３１】
2005064190.tif 000033
【図３２】
2005064190.tif 000034
【図３３】
2005064190.tif 000035
【図３４】
2005064190.tif 000036
【図３５】
2005064190.tif 000037
【図３６】
2005064190.tif 000038
【図３７】
2005064190.tif 000039
【図３８】
2005064190.tif 000040
【図３９】
2005064190.tif 000041
【図４０】
2005064190.tif 000042
【図４１】
2005064190.tif 000043
【図４２】
2005064190.tif 000044
【図４３】
2005064190.tif 000045
【図４４】
2005064190.tif 000046
【図４５】
2005064190.tif 000047
【図４６】
2005064190.tif 000048
【図４７】
2005064190.tif 000049
【図４８】
2005064190.tif 000050
【図４９】
2005064190.tif 000051
【図５０】
2005064190.tif 000052
【図５１】
2005064190.tif 000053
【図５２】
2005064190.tif 000054
【図５３】
2005064190.tif 000055
【図５４】
2005064190.tif 000056
【図５５】
2005064190.tif 000057
【図５６】
2005064190.tif 000058
【図５７】
2005064190.tif 000059
【図５８】
2005064190.tif 000060
【図５９】
2005064190.tif 000061
【図６０】
2005064190.tif 000062
【図６１】
2005064190.tif 000063
【図６２】
2005064190.tif 000064
【図６３】
2005064190.tif 000065
【図６４】
2005064190.tif 000066
【図６５】
2005064190.tif 000067
【図６６】
2005064190.tif 000068
【図６７】
2005064190.tif 000069