(57)【要約】  【課題】  リセット種別を認識してシステム構築の信頼性の向上を図る。  【解決手段】  水晶発振器１１から送出されるクロック信号ｄは、２段サンプリング回路１２に供給され、電源監視IC１から出力されるパワーオンリセット信号ａをクロック信号ｄによりサンプリングする。回路１２の出力には、ステータスラッチ信号ｆが生成され、この信号ｆがパワーオンリセットステータスレジスタ１３に供給される。パワーオンリセット信号ａと、FPGA５の内部レジスタにより制御可能なパワーオンリセットステータスクリア信号ｅがOR回路１４に供給される。ステータスレジスタ１３は、サンプリング回路１２から出力されるステータスラッチ信号ｆにてラッチされ、このラッチ動作により、電源監視IC１の出力端に、パワーオンリセット信号ａが発生したことを確認できる。  【選択図】  図１
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【特許請求の範囲】
【請求項１】
電源投入時やリセットスイッチのオン時に、パワーオンリセット信号を発生する電源監視手段と、
この電源監視手段から出力されるパワーオンリセット信号とプログラミング可能な集積回路装置から出力されるウォームリセット信号との論理和から出力にシステムリセット信号を生成し、ＣＰＵや各種集積回路装置を初期化する論理和回路とを備えたリセット判別機能を有する制御装置において、
前記パワーオンリセット信号が供給され、クロック信号によりパワーオンリセット信号をサンプリングし、出力にステータスラッチ信号を得るサンプリング手段と、
このサンプリング手段から出力されるステータスラッチ信号によりラッチされ、出力にパワーオンリセット信号が発生したことを示す出力を送出する論理手段とからなることを特徴とするシステムリセット判別機能付き制御装置。
【請求項２】
前記サンプリング手段に代えて、パワーオンリセット信号からステータスラッチ信号を得るディレイ生成回路手段を設けたことを特徴とする請求項１に記載のシステムリセット判別機能付き制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、システムリセット機能を搭載している制御装置に係り、特に、システムリセットがパワーオンリセットにより発生したのか、ウォームリセットにより発生したのかを判別して、装置の信頼性の向上を図ったシステムリセット判別機能付き制御装置に関するものである。
【背景技術】
【０００２】
図４は、システムリセット機能付き制御装置を示す概略構成図で、この装置において、１はCMOS等から構成される電源監視IC（リセットIC）で、この電源監視IC１は、ほとんどの制御装置（制御機器）に搭載されている。
【０００３】
電源監視IC１には、リセットスイッチ２とコンデンサ３が接続されていて、電源投入時やリセットスイッチ２の押し下げ時（スイッチの閉成時）にパワーオンリセット信号ａ（電源投入時等の電圧監視機能により発生するリセット）が発生される。
【０００４】
このパワーオンリセット信号ａは、OR回路４の一方の入力端子に供給され、他方の入力端子には、ウォームリセット信号ｂ（ソフト制御／エラー時に発生するリセット）が供給される。
【０００５】
ウォームリセット信号ｂは、プログラミングすることができるLSIからなるFPGA５(Field Programmable Gate Array)内部に作成したレジスタ等から制御して出力されるのが一般的である。なお、ウォームリセット要因としては、ソフトウェアをトリガにしたソフトウェアリセットやウォッチドッグタイマ監視異常時のリセット等が考えられる。
【０００６】
前記OR回路４は、パワーオンリセット信号ａとウォームリセット信号ｂを論理和し、出力にシステムリセット信号ｃを生成する。このシステムリセット信号ｃは、FPGA５、CPU６、各種LSI７に供給され、それらをイニシャライズする信号として使用される。
【特許文献１】特開平０６−３４８３７０号公報
【特許文献２】特開平１０−０２７０４１号公報
【特許文献３】特開２００３−０３２０８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述したシステムリセット機能付き制御装置においては、リセットが発生したときに、そのリセットが、パワーオンリセット発生（電源自体の入り切りあるいはリセットスイッチの入り切りによる再立ち上げ）なのか、ウォームリセット発生（ソフト制御やエラーによるリブート）なのかを判別する手段がない。また、同じリブートでもエラー等によるものなのか、人為的により発生したものなのかもある。
【０００８】
上記のようなリセット発生の判別を行なうことが、従来ではできなかったために、システム構築には不具合があり、システムの信頼性を向上させることができなかった。
【０００９】
この発明は、上記の事情に鑑みてなされたもので、制御装置の異常発生時のリセットや異常判断基準として、リセット発生時のリセット種別を明確に認識できるようにし、システム構築の信頼性の向上を図ることができるシステムリセット判別機能付き制御装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
この発明は、上記の目的を達成するために、第１発明は、電源投入時やリセットスイッチのオン時に、パワーオンリセット信号を発生する電源監視手段と、この電源監視手段から出力されるパワーオンリセット信号とプログラミング可能な集積回路装置から出力されるウォームリセット信号との論理和から出力にシステムリセット信号を生成し、ＣＰＵや各種集積回路装置を初期化する論理和回路とを備えたリセット判別機能を有する制御装置において、
前記パワーオンリセット信号が供給され、クロック信号によりパワーオンリセット信号をサンプリングし、出力にステータスラッチ信号を得るサンプリング手段と、このサンプリング手段から出力されるステータスラッチ信号によりラッチされ、出力にパワーオンリセット信号が発生したことを示す出力を送出する論理手段とからなることを特徴とするものである。
【００１１】
第２発明は、前記サンプリング手段に代えて、パワーオンリセット信号からステータスラッチ信号を得るディレイ生成回路手段を設けたことを特徴とするものである。
【発明の効果】
【００１２】
以上述べたように、この発明によれば、リセットが発生した時に、パワーオンリセットが発生したのか、ウォームリセットが発生したのかを判断することが可能となり、制御装置の異常発生時のリセットや異常判断基準として、リセット発生時のリセット種別が明確に認識できるようになって信頼性の高いシステムが構築できる利点がある。
【発明を実施するための最良の形態】
【００１３】
以下この発明の実施の形態を図面に基づいて説明する。図１はこの発明の実施の第１形態を示す概略構成図で、図４と同一部分は同一符号を付して示す。
【００１４】
図１において、１１は水晶発振器で、この水晶発振器１１から送出されるクロック信号ｄは、２つのフリップフロップFF1,FF2からサンプリング手段を構成する２段サンプリング回路１２のクロック端子CLKにそれぞれ供給される。
【００１５】
この２段サンプリング回路１２は、１段目のフリップフロップFF1の入力端子Dに、電源監視手段を構成する電源監視IC１から出力されるパワーオンリセット信号ａが供給されるように構成され、パワーオンリセット信号ａは、水晶発振器１１からのクロック信号ｄによりサンプリングされる。
【００１６】
また、２段サンプリング回路１２は、１段目のフリップフロップFF1の出力端子Qと２段目のフリップフロップFF2の入力端子Dとが接続されるように構成されている。
【００１７】
なお、サンプリング回路１２は、チャタリング防止のため、２段以上のサンプリングを行なうように構成され、通常のパワーオンリセット信号ａよりクロックサンプリングされて遅延した信号が、２段サンプリング回路１２の２段目のフリップフロップFF2の出力端子Qに生成される。
【００１８】
この生成された信号が、ステータスラッチ信号ｆで、このステータスラッチ信号ｆがフリップフロップFF3から論理手段を構成するパワーオンリセットステータスレジスタ１３のクロック端子CLKに供給される。
【００１９】
１４はOR回路で、このOR回路１４の一方の入力端子には、パワーオンリセット信号ａが供給され、他方の端子には、FPGA５の内部レジスタにより制御可能なパワーオンリセットステータスクリア信号ｅが供給される。
【００２０】
OR回路１４の出力信号は、パワーオンリセットステータスレジスタ１３のリセット端子Rに供給される。
【００２１】
パワーオンリセットステータスレジスタ１３は、２段サンプリング回路１２の出力信号であるステータスラッチ信号ｆにてラッチされ、このラッチ動作により、電源監視IC１の出力端に、パワーオンリセット信号ａが発生したことが認識される。
【００２２】
なお、パワーオンリセット信号ａが発生している期間中とパワーオンリセットステータスクリア信号ｅで、パワーオンリセットステータスレジスタ（以下FF３と称する）１３はクリアされる。
【００２３】
ここで、上記FF３の「１」、「０」について述べるに、FF３＝１は、リセットが”パワーオンリセット”を示し、FF３＝０は、リセットが”ウォームリセット”を示すものである。
【００２４】
パワーオンリセット時のその後の動作は次のようになる。パワーオンリセット中には、パワーオンリセット信号ａにより、FF３は強制的に「０」となる。
【００２５】
また、パワーオンリセット後（パワーオンリセット信号ａ＝１）は、２クロック信号後にステータスラッチ信号ｆが「０」→「１」となり、このタイミングでFF３＝１となる。この後は、パワーオンリセットが再度発生しない限り、回路的には、FF３＝１となる。
【００２６】
上記のような動作の時、CPU６はシステムリセット信号ｃを受け取り、システムをリセット後、パワーオンリセットか、ウォームリセットかを判定するために、FF３の状態を取り込む。その値が「０」であればウォームリセット、その値が「１」であれば、パワーオンリセットと判断する。
【００２７】
なお、FF３の値が、「１」であればパワーオンリセットと判断した後、CPU６はFPGA５のパワーオンリセット信号ａを有効にし（Lレベルとし）、強制的にFF３の値を「０」にする。一旦、FF３が「０」にセットされると、（再度、パワーオンリセットが無い限り）「０」を保持する。
【００２８】
上記実施の第１形態のように構成することにより、リセットが発生した時に、パワーオンリセット信号が発生したのか、ウォームリセット信号が発生したのかの判断が可能になる。このような判断が可能になって、制御装置の異常発生時のリセットや異常判断基準として、第１形態では、リセット発生時のリセット種別が明確に認識できるようになり、信頼性の高いシステムが構築できることとなる。
【００２９】
図２は上記第１形態の２段サンプリング回路１２の動作タイムチャートである。
【００３０】
上記実施の第１形態においては、２段サンプリング回路１２やパワーオンリセットステータスレジスタ１３を外部回路として記述してきたが、両回路は、FPGA５等のプログラマブルデバイス内部で実現するように構成しても良い。
【００３１】
図３はこの発明の実施の第２形態を示す概略構成図で、第１形態と異なる構成点は、２段サンプリング回路１２に代えて、ディレイライン／多段バッファからなるディレイ生成回路２１で構成したことである。
【００３２】
図３において、ディレイ生成回路手段２１は、パワーオンリセット信号ａをディレイラインや多段バッファ挿入により遅延し、出力にステータスラッチ信号ｆを生成する。
【００３３】
このステータスラッチ信号ｆにより、パワーオンリセットステータスレジスタ１３はラッチされることにより、パワーオンリセット信号ａが発生したことが確認できる。
【００３４】
また、第１形態と同様に、パワーオンリセット信号ａが発生している期間中とパワーオンリセットステータスクリア信号ｅで、パワーオンリセットステータスレジスタ１３をクリアすることができる。その他の動作及び作用効果は第１形態と同様であるので、その説明は省略する。
【図面の簡単な説明】
【００３５】
【図１】この発明の実施の第１形態を示す概略構成図。
【図２】第１形態の２段サンプリング回路の動作のタイムチャート。
【図３】この発明の実施の第２形態を示す概略構成図。
【図４】従来の回路を示す概略構成図。
【符号の説明】
【００３６】
１…電圧監視IC
２…リセットスイッチ
３…コンデンサ
４、１４…OR回路
５…FPGA
６…CPU
７…各種LSI
１１…水晶発振器
１２…２段サンプリング回路
１３…パワーオンリセットステータスレジスタ
２１…ディレイ生成回路手段
【図１】
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【図２】
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【図３】
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【図４】
2005252417.tif 000006