(57)【要約】【課題】  接合型電界効果トランジスタ（ＪＦＥＴ）において、インパクトイオン化に対する耐圧を向上させる。【解決手段】  本発明のＪＦＥＴでは、ドレイン領域、ソース領域、チャネル領域は第１導電型として、第１ゲート領域、第２ゲート領域は第２導電型として形成されている。なお、チャネル領域は、第１及び第２ゲート領域に挟まれるように形成されている。本発明では、ソース領域とドレイン領域との間の領域の一部は、第２導電型の非チャネル領域として形成されている。そして、ソース領域とチャネル領域との境界面の任意の点から、ドレイン領域とチャネル領域との境界面までを最短距離で結ぶ全ての線が、非チャネル領域を通過するようにされている。このため、実効的なチャネル長は、ソース領域とドレイン領域との最短距離より長くなる。従って、インパクトイオン化に対する耐圧は、従来のＪＦＥＴよりも高くなる。【選択図】      図１
2005252083.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のソース領域と、
前記ソース領域に隣接して形成された第１導電型のチャネル領域と、
前記ソース領域との間に前記チャネル領域を挟むように前記チャネル領域に隣接して形成された第１導電型のドレイン領域と、
前記チャネル領域に隣接して形成された第２導電型の第１ゲート領域と、
前記第１ゲート領域との間に前記チャネル領域を挟むように前記チャネル領域に隣接して形成され、前記第１ゲート領域と電気的に接続された第２導電型の第２ゲート領域と
を備えた接合型電界効果トランジスタであって、
前記ソース領域と前記ドレイン領域との間の領域の一部は第２導電型の非チャネル領域として形成されており、
前記ソース領域と前記チャネル領域との境界面の任意の点から、前記ドレイン領域と前記チャネル領域との境界面までを最短距離で結ぶ全ての線は、前記非チャネル領域を通る
ことを特徴とする接合型電界効果トランジスタ。
【請求項２】
請求項１記載の接合型電界効果トランジスタにおいて、
前記チャネル領域内の第１導電型の不純物濃度は、前記ドレイン領域側の方が、前記ソース領域側より濃い
ことを特徴とする接合型電界効果トランジスタ。
【請求項３】
複数の画素と、各々の前記画素からの画素信号を転送する信号転送部とを備えた固体撮像装置であって、
各々の前記画素は、入射光量に応じた電荷を生成する受光部と、生成された電荷量に応じた前記画素信号を生成して前記信号転送部に出力する画素アンプとを有し、
前記画素アンプは、請求項１または請求項２記載の接合型電界効果トランジスタである
ことを特徴とする固体撮像装置。
【請求項４】
第１導電型のソース領域と、
前記ソース領域に隣接して形成された第１導電型のチャネル領域と、
前記ソース領域との間に前記チャネル領域を挟むように前記チャネル領域に隣接して形成された第１導電型のドレイン領域と、
前記チャネル領域に隣接して形成された第２導電型の第１ゲート領域と、
前記第１ゲート領域との間に前記チャネル領域を挟むように前記チャネル領域に隣接して形成され、前記第１ゲート領域と電気的に接続された第２導電型の第２ゲート領域と
を備えた接合型電界効果トランジスタであって、
前記ソース領域と前記ドレイン領域との間の領域の一部は第２導電型の非チャネル領域として形成されており、
前記ソース領域と前記チャネル領域との境界面の任意の点から、前記ドレイン領域と前記チャネル領域との境界面までを最短距離で結ぶ全ての線の内、少なくとも一部の線は、前記非チャネル領域を通る
ことを特徴とする接合型電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、接合型電界効果トランジスタ、及び固体撮像装置に関する。特に本発明は、接合型電界効果トランジスタにおいて、インパクトイオン化に対する耐圧を高める技術に関する。
【背景技術】
【０００２】
接合型電界効果トランジスタ（以下、ＪＦＥＴと略記）は、ＭＯＳ型電界効果トランジスタに比べて、表面準位に起因する１／ｆノイズが少なく、基板バイアス効果が小さい。また、ＪＦＥＴは、バイポーラトランジスタに比べて、ゲートの入力インピーダンスが大きい。このため、ＪＦＥＴは、低ノイズ及び高ゲインが要求されるアナログ回路のアンプや、増幅型固体撮像装置の画素アンプ（例えば、特許文献１参照）等に用いられている。
【０００３】
図１８は、従来のＪＦＥＴの概略構成を示す平面図であり、図１９は、図１８のＸ−Ｘ’間の断面模式図である。図１８に示すように、ＪＦＥＴ１０は、Ｎ型のシリコン基板１４中に形成されたＰ型のゲート領域１６と、高濃度Ｎ型のソース領域２０と、高濃度Ｎ型のドレイン領域２２と、Ｎ型のチャネル領域２４と、高濃度Ｐ型拡散領域２６とを有する。なお、図１８では、理解を容易にするためにチャネル領域２４を破線で示したが、チャネル領域２４は、実際には図１９に示すようにゲート領域１６に覆われており、シリコン基板１４の表面には露出していない。
【０００４】
図１９に示すように、ゲート領域１６は、表面ゲート領域３０と、この表面ゲート領域３０に電気的に接続されたバックゲート領域３２とで構成されている。また、シリコン基板１４の表面には、層間絶縁膜３４が形成されている。そして、ドレイン領域２２、表面ゲート領域３０、ソース領域２０、バックゲート領域３２には、電極３６ａ、３６ｂ、３６ｃ、３６ｄがそれぞれ接続されている。なお、実際には、電極３６ｂ、及びバックゲート領域３２用の電極３６ｄは、ゲート領域１６の表面に形成された高濃度Ｐ型拡散領域２６に接続されている。また、図１８では、煩雑となるため、電極３６ａ〜３６ｄ等は省略されている。
【０００５】
ＪＦＥＴでは、チャネル領域の周囲の空乏層の幅をゲート−ソース間電圧Ｖｇｓによって制御することでチャネル厚を制御し、ドレイン−ソース間の電流値を制御している。具体的には、通常、ドレイン−ソース間電圧Ｖｄｓは、ソースからドレインに向けてキャリアが流れるように設定される。このドレイン−ソース間電圧Ｖｄｓを印加した状態において、ゲート−ソース間電圧Ｖｇｓは、ゲート−ソース間に電流が流れないように逆バイアスにされる。
【０００６】
従って、ソース電圧を０Ｖとすれば、上記したＪＥＦＴ１０のようにＮチャネル型のものでは、Ｖｇｓ＜０、且つ、Ｖｄｓ＞０となる。このとき、ゲート−ドレイン間電圧Ｖｇｄは、Ｖｇｄ＝Ｖｇｓ−Ｖｄｓで与えられる負の値となる。従って、ゲート−ドレイン間電圧Ｖｇｄの絶対値は、ゲート−ソース間電圧Ｖｇｓの絶対値より大きくなる。このため、図２０に示す断面模式図のように、表面ゲート領域３０側に形成される空乏層４０、及びバックゲート領域３２側に形成される空乏層４２は、ドレイン領域２２側の方が厚くなる。
【０００７】
ドレイン−ソース間電圧Ｖｄｓを０Ｖから次第に大きくすると、上側の空乏層４０と、下側の空乏層４２とが接触する。両者が接触するドレイン領域２２側の点を、ピンチオフ点という。ドレイン−ソース間電圧Ｖｄｓをさらに高くすると、図２１に示す断面模式図のように、ピンチオフ点はドレイン領域２２側に移動する。ドレイン領域２２とピンチオフ点との電位差は、主にチャネル領域２４の不純物濃度分布及び厚さによって決まる。従って、通常のＪＦＥＴでは、ドレイン−ソース間電圧Ｖｄｓが大きくなってピンチオフ点が移動しても、ドレイン領域とピンチオフ点との電位差はほぼ一定である。
【０００８】
そして、例えば図２１の状態においてドレインーソース間電圧Ｖｄｓをさらに大きくすると、ピンチオフ点はさらにドレイン領域２２側に移動する。このとき、前述のようにドレイン領域２２とピンチオフ点との電位差が一定であるので、両者の距離が短くなる分、ドレイン領域２２の端部での電界強度は強くなる。電界強度が或る値を超えると、その部分でインパクトイオン化（衝突電離、Impact Ionization）が起こり、これによって発生した電荷がゲート領域１６に流れ込むため、大きなゲート電流が流れる。従って、ドレイン−ソース間電圧Ｖｄｓは、この現象が起こらない範囲にする必要がある。
【０００９】
一方、半導体素子を微細化するためには、ソース領域とドレイン領域との距離であるチャネル長を短くする必要がある。しかし、チャネル長を短くすれば、ピンチオフ点とドレイン領域との距離が短くなり、ドレイン領域の端部での電界強度が大きくなるため、インパクトイオン化が起こりやすくなる。
そこで、特許文献２では、チャネル領域の不純物濃度を、ドレイン領域側に濃くしている。この場合、ドレイン−ソース間電圧Ｖｄｓ及びゲート−ソース間電圧Ｖｇｓを印加したときに、ドレイン領域側に比べてソース領域側の空乏層が伸びやすくなる。このため、ピンチオフ点がソース領域側に移動し、ピンチオフ点とドレイン領域との距離が長くなり、ドレイン領域の端部での電界が緩和される。従って、インパクトイオン化に対する耐圧は向上する。
【特許文献１】特開平１１−８７６８０号公報
【特許文献２】特開平１０−２０９１７４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
特許文献２の発明は、上述のように極めて優れた作用効果を有するものの、インパクトイオン化に対する耐圧をさらに向上させることが望まれていた。
本発明の目的は、インパクトイオン化に対する耐圧をさらに向上させたＪＦＥＴを提供することと、このＪＦＥＴを用いた固体撮像装置を提供することである。
【課題を解決するための手段】
【００１１】
本発明のＪＦＥＴは、第１導電型のソース領域と、ソース領域に隣接して形成された第１導電型のチャネル領域と、第１導電型のドレイン領域と、第２導電型の第１ゲート領域と、第２導電型の第２ゲート領域とを備えている。ドレイン領域は、ソース領域との間にチャネル領域を挟むようにチャネル領域に隣接して形成されている。第１ゲート領域は、チャネル領域に隣接して形成されている。第２ゲート領域は、第１ゲート領域との間にチャネル領域を挟むようにチャネル領域に隣接して形成されており、第１ゲート領域と電気的に接続されている。
【００１２】
請求項１のＪＦＥＴは、以下の点を特徴とする。第１に、ソース領域とドレイン領域との間の領域の一部は、第２導電型の非チャネル領域として形成されている。第２に、ソース領域とチャネル領域との境界面の任意の点から、ドレイン領域とチャネル領域との境界面までを最短距離で結ぶ全ての線は、非チャネル領域を通る。
請求項４のＪＦＥＴは、以下の点を特徴とする。第１に、ソース領域とドレイン領域との間の領域の一部は、第２導電型の非チャネル領域として形成されている。第２に、ソース領域とチャネル領域との境界面の任意の点から、ドレイン領域とチャネル領域との境界面までを最短距離で結ぶ全ての線の内、少なくとも一部の線は、非チャネル領域を通る。
【００１３】
請求項２のＪＦＥＴは、請求項１のＪＦＥＴにおいて、『チャネル領域内の第１導電型の不純物濃度は、ドレイン領域側の方が、ソース領域側より濃い』ことを特徴とする。
請求項３の発明は、複数の画素と、各々の画素からの画素信号を転送する信号転送部とを備えた固体撮像装置である。本請求項の発明は、以下の点を特徴とする。第１に、各々の画素は、入射光量に応じた電荷を生成する受光部と、生成された電荷量に応じた画素信号を生成して信号転送部に出力する画素アンプとを有する。第２に、画素アンプは、請求項１または請求項２のＪＦＥＴである。
【発明の効果】
【００１４】
本発明によれば、ＪＦＥＴにおける実効的なチャネル長を、ドレイン領域とソース領域との最短距離よりも長くできる。なお、本明細書での『実効的なチャネル長』とは、ドレイン領域からソース領域に向かって、またはその反対方向にチャネル領域を伝導するキャリアの最短経路の長さである。従って、インパクトイオン化に対する耐圧を向上できる。また、実効的なチャネル長を長くすることは、チャネル領域の平面的なデザイン、即ち、マスク設計を変更するだけで容易に実現できる。従って、製造工程の追加等がないので、製造コストの面においても有利である。
【発明を実施するための最良の形態】
【００１５】
以下、本発明のＪＦＥＴ、及びこれを用いた固体撮像装置について、図面を参照して説明する。なお、本明細書では、チャネル領域、ソース領域、ドレイン領域をＮ型、ゲート領域をＰ型とした例を説明するが、導電型を入れ替えて、チャネル領域、ソース領域、ドレイン領域をＰ型、ゲート領域をＮ型にしてもよい。また、各図において、同一要素には同一符号を付し、重複する説明を省略する。
【００１６】
［第１の実施形態］
図１は、本発明の第１の実施形態におけるＪＦＥＴの平面図であり、図２は、図１の点線部分の拡大図である。請求項１及び請求項４に対応する本実施形態のＪＦＥＴ５０は、Ｎ型のシリコン基板５２にドナー型及びアクセプタ型の不純物を拡散することで形成されている。ＪＦＥＴ５０は、Ｐ型のゲート領域５４と、高濃度Ｎ型のドレイン領域５８と、ゲート領域５４の表面に形成された高濃度Ｎ型のソース領域６０と、Ｘ字状に形成されたＮ型のチャネル領域６２と、高濃度Ｐ型拡散領域６６とを有している。なお、図１、図２では、理解を容易にするためにチャネル領域６２を実線で示したが、チャネル領域６２は、実際にはゲート領域５４に覆われており、シリコン基板１４の表面には露出していない。また、図２において縦線で示した領域（非チャネル領域）については、後述する。
【００１７】
図３は、図２のＡ−Ａ’間の断面模式図であり、図４は、図２のＢ−Ｂ’間の一点鎖線に沿った断面模式図である。図に示すように、ゲート領域５４は、表面ゲート領域７０と、表面ゲート領域７０に電気的に接続されたバックゲート領域７２とで構成されている。また、シリコン基板５２の表面には、絶縁膜７６が形成されている。そして、ドレイン領域５８、表面ゲート領域７０、ソース領域６０には、電極８０ａ、８０ｂ、８０ｃがそれぞれ接続されている。なお、前記した高濃度Ｐ型拡散領域６６にも、不図示の電極が接続されており、この電極は、バックゲート領域７２に接続されている。また、シリコン基板５２にも不図示の電極が接続され、各電極間には不図示の配線が設けられている。
【００１８】
ここで、図３のチャネル領域６２の両側に点線で示した領域は、ゲート領域５４と同濃度のＰ型の不純物拡散領域である。この領域のように、『ソース領域とドレイン領域との間であると共に表面ゲート領域とバックゲート領域との間である領域において、チャネル領域とは反対の導電型に形成された領域』を、以下、非チャネル領域という。非チャネル領域は、図２において、縦線で示した領域に対応する。このように、チャネル領域６２は、その上面を表面ゲート領域７０、下面をバックゲート領域７２、側面を非チャネル領域で囲まれた構造になっている。本実施形態での非チャネル領域は、シリコン基板５２の厚さ方向に表面ゲート領域７０及びバックゲート領域７２に隣接しているので、ゲート領域５４と同電位にされるため、ゲート領域５４の一部と考えてもよい。
【００１９】
なお、図３において、ドレイン領域５８とバックゲート領域７２との間にＮ型領域５９として示した領域は、チャネル領域６２とほぼ同濃度のＮ型の不純物拡散領域である（このＮ型領域５９は、ドレインの一部として機能すると考えてもよい）。また、ソース領域６０とバックゲート領域７２との間にＮ型領域６１として示した領域も、チャネル領域６２とほぼ同濃度のＮ型の不純物拡散領域である。
【００２０】
次に、図２を用いて、本発明の特徴であるチャネル領域６２の形状を詳細に説明する。なお、図２においては、高濃度Ｐ型拡散領域６６側を『上側』と定義する。図２に示すように、非チャネル領域は、平面的に見れば４つの領域に分割されている。これら４つの内、一辺がドレイン領域５８に隣接した三角形状の非チャネル領域の上側（高濃度Ｐ型拡散領域６６側）の頂点を点Ｒ１、下側の頂点を点Ｒ２とする。同様に、一辺がソース領域６０に隣接した三角形状の非チャネル領域の上側の頂点を点Ｒ３、下側の頂点を点Ｒ４とする。ここで、点Ｒ１と点Ｒ３との距離、及び点Ｒ２と点Ｒ４との距離は、どちらもソース領域６０とドレイン領域５８との最短距離に等しい。
【００２１】
また、４つの非チャネル領域の内、図の最も上側の非チャネル領域において、ソース領域６０とドレイン領域５８との中間に位置し、チャネル領域６２に接している頂点を点Ｑ１とする。同様に、図の最も下側の非チャネル領域において、ソース領域６０とドレイン領域５８との中間に位置し、チャネル領域６２に接している頂点を点Ｑ２とする。ここで、点Ｑ１は、点Ｒ１及び点Ｒ３を結ぶ線（図では点線で示した）よりも下側に位置し、点Ｑ２は、点Ｒ２及び点Ｒ４を結ぶ線よりも上側に位置する。
【００２２】
従って、ソース領域６０とチャネル領域６２との境界面の任意の点から、ドレイン領域５８とチャネル領域６２との境界面までを最短距離で結ぶ全ての線は、どの線も、非チャネル領域を通る。このため、ソース領域６０とチャネル領域６２との境界面から、ドレイン領域５８とチャネル領域６２との境界面に達する電子の経路は、どのような経路でも、ソース領域６０とドレイン領域５８との最短距離より長くなる。即ち、チャネル領域６２を伝導するキャリアの最短経路の長さ（実効的なチャネル長）は、ソース領域６０とドレイン領域５８との最短距離よりも長くなる。このため、チャネル領域６２内におけるドレイン領域５８との境界近傍での電界の傾き方は、緩やかになる。従って、インパクトイオン化に対する耐圧は、高くなる。
【００２３】
チャネル領域６２を上述のような形状にするためには、不純物拡散工程におけるイオン注入のマスクを変更すればよい。このマスクは、一般にステッパ等の露光機を用いて形成される。従って、露光用のレチクルを変更するだけで、チャネル領域を上述のような形状に形成できる。即ち、製造工程を追加することなくインパクトイオン化に対する耐圧を容易に向上できるので、製造コストの面においても有利である。
【００２４】
なお、図２において示したチャネル領域６２と非チャネル領域の境界線は、不純物拡散工程におけるマスクの開口部の縁に相当する。そして、以上の説明では、図２に示した境界線に沿って分けられるチャネル領域６２の全領域をキャリアが伝導可能と仮定した。しかし、実際には、チャネル領域６２と非チャネル領域との間には、図２に示した境界線を跨ぐように空乏層が形成されている。即ち、チャネル領域６２内においてキャリアが伝導可能な領域は、チャネル領域６２から空乏層を除いた領域（以下、キャリア伝導領域という）であり、図２に示したＸ字状の境界線内の領域より狭い。
【００２５】
従って、ソース領域とドレイン領域との最短距離よりも実効的なチャネル長が長いことは、より正確に定義すれば、『ソース領域とキャリア伝導領域との境界面の任意の点から、ドレイン領域とキャリア伝導領域との境界面までを最短距離で結ぶ全ての線は、非チャネル領域、及び非チャネル領域とチャネル領域との境界に形成される空乏層の少なくともいずれかを通る』ということである。
【００２６】
このため、『ソース領域とチャネル領域との境界面の任意の点から、ドレイン領域とチャネル領域との境界面までを最短距離で結ぶ全ての線は、非チャネル領域を通る』という条件を満たさなくても、ソース領域とドレイン領域との最短距離よりも実効的なチャネル長を長くできる場合もある。
例えば、図２において、点Ｒ１及び点Ｒ３を結ぶ線よりも点Ｑ１が上側に位置し、点Ｒ２及び点Ｒ４を結ぶ線よりも点Ｑ２が下側に位置しても、実効的なチャネル長を長くできる場合もある。即ち、各領域を形成する不純物拡散工程において、各領域の境界線が図５のようになるマスクを用いてもよい。図５では、Ｐ型の不純物を拡散（注入）される領域（ゲート領域及び非チャネル領域）のみを斜線で示し、Ｎ型として形成される領域とは区別した。図中の２本の点線は、ソース領域とチャネル領域との境界面の点から、ドレイン領域とチャネル領域との境界面までを最短距離で結ぶ線である。
【００２７】
このようなマスクを用いる場合、空乏層が例えば図６の太線の内側で示される領域（点で塗りつぶした領域）になるように、動作時の各領域の電圧、及び各領域の不純物濃度を決めればよい。このようにすれば、ソース領域とドレイン領域との最短距離よりも実効的なチャネル長は長くなり、インパクトイオン化に対する耐圧は高くなる。
図７、図８、図９、図１０は、本実施形態の変形例をそれぞれ示しており、図２に対応する平面図である。図７〜図１０に示す４つの変形例は、チャネル領域及び非チャネル領域の形状を除いて図２に示したＪＦＥＴ５０と同じである。
【００２８】
図７に示したものでは、チャネル領域は、第１のチャネル領域（図の上側）と、第２のチャネル領域（図の下側）とに分離されている。第１及び第２のチャネル領域は、平面的に見れば、左右対称な１０角形に形成されている。また、平面的に見れば、非チャネル領域は３つに分離されている。これら３つの内、第１及び第２のチャネル領域の間の非チャネル領域と、第１のチャネル領域と、ドレイン領域との接点を点Ｒ５とする。同様に、第１及び第２のチャネル領域の間の非チャネル領域と、第１のチャネル領域と、ソース領域との接点を点Ｒ６とする。また、３つの非チャネル領域の内の上側のものと、第１のチャネル領域との境界線において、最も第２のチャネル領域側の両端を点Ｑ５、Ｑ６とする。
【００２９】
上述と同様に、第２のチャネル領域と、非チャネル領域またはドレイン領域との接点を点Ｒ７、Ｒ８、Ｑ７、Ｑ８とする（図中の位置参照）。そして、点Ｑ５と点Ｑ６を結ぶ線が点Ｒ５と点Ｒ６を結ぶ線よりも下側（第２のチャネル領域側）になり、点Ｑ７と点Ｑ８を結ぶ線が点Ｒ７と点Ｒ８を結ぶ線よりも上側になるようにされている。この条件を満たすことで、実効的なチャネル長は、ソース領域とドレイン領域との最短距離より長くなる。
【００３０】
図８のものでは、チャネル領域は、平面的に見れば左右対称な１２角形に形成されている。また、非チャネル領域は、平面的に見れば、２つに分離されている。ここで、チャネル領域の頂点の内、図の下側の非チャネル領域に接している６つに着目する。これらの内、ドレイン領域に接しているものを点Ｒ９とし、点Ｒ９の隣のものを点Ｒ１０とする。また、これらの内、ソース領域に接しているものを点Ｒ１１とし、点Ｒ１１の隣のものを点Ｒ１２とする。さらに、図の上側の非チャネル領域と、チャネル領域との境界線において、最も下側に位置するものの両端を点Ｑ９、Ｑ１０とする。この例では、点Ｒ９、Ｒ１０、Ｒ１１、Ｒ１２が一つの直線上に位置し、この直線が点Ｑ９、Ｑ１０を結ぶ線よりも上側になるようにされている。なお、点Ｒ９、Ｒ１０を結ぶ線と、点Ｒ１１、Ｒ１２を結ぶ線の内、少なくともいずれかが点Ｑ９、Ｑ１０を結ぶ線の延長線より上にあれば、実効的なチャネル長は、ソース領域とドレイン領域との最短距離より長くなる。
【００３１】
図９のものでは、チャネル領域は、ソース領域とドレイン領域とを最短距離で結ぶ線に対して斜めに形成されている。図１０のものでは、チャネル領域は略Ｓ字状に形成されている。図９、図１０の場合も、実効的なチャネル長がソース領域とドレイン領域との最短距離より長くなるようにされている。以上、チャネル領域を図７〜図１０のような形状にしても、図２のものと同様の効果が得られる。
【００３２】
以下、請求項と本実施形態との対応関係を説明する。なお、以下に示す対応関係は、参考のために示した一解釈であり、本発明を限定するものではない。『Ｎ型半導体の導電型』及び『Ｐ型半導体の導電型』のうち、一方が請求項記載の第１導電型に対応し、他方が請求項記載の第２導電型に対応する。請求項記載の第１ゲート領域は、表面ゲート領域７０に対応する。請求項記載の第２ゲート領域は、バックゲート領域７２に対応する。
【００３３】
［第２の実施形態］
次に、請求項１、請求項２、及び請求項４に対応する第２の実施形態を説明する。第２の実施形態のＪＦＥＴは、チャネル領域内での不純物濃度分布を除いて、図２に示した第１の実施形態のＪＦＥＴ５０と同じである。図１１は、図２のＢ−Ｂ’の一点鎖線に沿っって、本実施形態のＪＦＥＴにおけるドナー型不純物の濃度分布を示したものである。また、比較のため、従来のＪＦＥＴ１０における、ドナー型不純物の濃度分布図を図１２に示す。図１２は、図１８のＸ−Ｘ’線に沿った不純物濃度分布図である。
【００３４】
図１２に示すように、従来のＪＦＥＴのチャネル領域内では、多数キャリアの供給源となる不純物の濃度（この場合はドナー）は、殆ど均一である。これに対して本実施形態のＪＦＥＴのチャネル領域内でのドナー型不純物の濃度は、図１１に示すように、ソース領域からドレイン領域に向けて次第に増加している。このような濃度分布にすると、チャネル領域内での電気的抵抗値は、ソース領域からドレイン領域に向けて次第に小さくなる。
【００３５】
即ち、ドレイン−ソース間電圧Ｖｄｓは、ドレイン領域よりもソース領域側に多く分配される。このため、チャネル領域内においては、ドレイン領域側では空乏層が伸びにくくなり、ソース領域側では空乏層が伸び易くなる。従って、本実施形態のＪＦＥＴのピンチオフ点は、チャネル領域内での不純物濃度が均一な場合と比較して、ソース領域側にずれる。この結果、ドレイン領域とチャネル領域との境界付近の電界がさらに緩和されて、インパクトイオン化はさらに起こりにくくなる。
【００３６】
なお、ソース領域からドレイン領域に向けて次第に不純物濃度を高くするのではなく、図１３に示すように、ソース領域からドレイン領域に向けて段階的に不純物濃度を高くしてもよい。この場合も、図１２の場合と同様な効果が得られる。また、チャネル領域内においては、ドレイン側の端部のドナー型不純物の濃度が、ソース側の端部のドナー型不純物の濃度の１．５〜３倍であることが望ましい（理由は特許文献２の段落［００１３］参照）。
【００３７】
［第３の実施形態］
図１４は、本発明の固体撮像装置の等価回路図である。本実施形態は、全請求項に対応する。図に示すように、固体撮像装置１２０は、２次元マトリクス状に配列された画素Ｐｘ（以下、画素と略記）と、各画素を行毎に駆動する垂直走査回路１３０と、各画素に列毎に接続されている垂直信号線ＶＬ１〜ＶＬ４と、水平信号線１３８と、水平走査回路１４２とを有している。なお、図では簡単化のために画素数が３行４列である例を示したが、画素数はこれに限定されるものではない。
【００３８】
図の左上の画素に符号を示すように、各画素は、フォトダイオードＰＤと、Ｐチャネル型の電荷転送用トランジスタＦＷと、本発明のＪＦＥＴ１５０（Ｎチャネル型）と、Ｐチャネル型のリセット用トランジスタＲＳとを有している。なお、リセット用トランジスタＲＳは、垂直走査回路１３０から最も離れた列の画素には１つのみ配置され、他の列の画素には２つ配置される。
【００３９】
電荷転送用トランジスタＦＷは、垂直走査回路１３０から駆動パルス電圧φＴＧ１〜φＴＧ３をゲートに受けて、フォトダイオードＰＤが生成した電荷をＪＦＥＴ１５０のゲートに転送する。ＪＦＥＴ１５０は、ソースフォロワ動作により、ゲートに転送された電荷量に応じた信号電圧（画素信号）を、ソースから垂直信号線ＶＬ１〜ＶＬ４に出力する。全画素のＪＦＥＴ１５０のドレインには、一定電圧ＶＤが共通に印加される。全画素のリセット用トランジスタＲＳのゲートには、駆動パルス電圧φＲＧが共通に印加される。この駆動パルス電圧φＲＧにより、各行の全てのＪＦＥＴ１５０のゲート電圧は、その行の全てのリセット用トランジスタＲＳを経由して、垂直走査回路１３０からの駆動パルス電圧（φＲＤ１〜φＲＤ３のいずれか）にリセットされる。
【００４０】
垂直信号線ＶＬ１〜ＶＬ４には、定電流源ＣＳ１〜ＣＳ４と、垂直リセットトランジスタＴＲＶ１〜ＴＲＶ４と、垂直負荷容量Ｃｖ１〜Ｃｖ４と、列バッファアンプＡＰ１〜ＡＰ４と、ＣＤＳコンデンサＣｃ１〜Ｃｃ４と、ＣＤＳトランジスタＴｃ１〜Ｔｃ４と、列選択トランジスタＴｈ１〜Ｔｈ４とがそれぞれ接続されている。なお、これら各要素の符号の最後の１〜４は、どの列に配置されているかを示すものであるので、適宜省略する。
【００４１】
垂直リセットトランジスタＴＲＶは、駆動パルス電圧φＲＶをゲートに受けて、垂直信号線ＶＬを一定電圧ＶＲＶにリセットする。列選択トランジスタＴｈ１〜Ｔｈ４は、水平走査回路１４２から駆動パルス電圧φＨ１〜φＨ４をゲートにそれぞれ受けて、垂直信号線ＶＬ１〜ＶＬ４を水平信号線１３８に接続する。ＣＤＳトランジスタＴｃは、ゲートに駆動パルス電圧φＣを受ける。このＣＤＳトランジスタＴｃと、ＣＤＳコンデンサＣｃは、信号電荷の転送前後におけるＪＦＥＴ１５０の出力電圧に、相関二重サンプリング処理を施す。
【００４２】
水平信号線１３８は、水平リセットトランジスタＴＲＨと、出力バッファアンプ１５４とに接続されている。水平リセットトランジスタＴＲＨは、駆動パルス電圧φＲＨをゲートに受けて、水平信号線１３８を一定電圧（この例では接地線ＧＮＤ）にリセットする。
なお、請求項記載の受光部は、フォトダイオードＰＤに対応する。また、請求項記載の信号転送部は、例えば、図１４の回路図において、画素と出力バッファアンプ１５４を除いた全てに対応する。
【００４３】
本実施形態の固体撮像装置１２０は、回路図で考えれば、特許文献１の図２０において、画素のみを特許文献１の図１１のものに代えたのと同じである。従って、固体撮像装置１２０の回路動作は、特許文献１のものとほぼ同様であるので、説明を省略する。本実施形態の固体撮像装置１２０と従来との主な違いは、各画素のＪＦＥＴ１５０のチャネルの形状、及びチャネル内の不純物濃度分布である。以下、図１５〜図１７を用いて、固体撮像装置１２０の画素構造を詳細に説明する。ここで、図１５は固体撮像装置１２０の６画素分の平面図であり、図１６は図１５のＸ−Ｘ’線に沿った断面模式図であり、図１７は図１５の１画素のＪＦＥＴ１５０の部分を拡大した平面図である。
【００４４】
図１６に示すように、固体撮像装置１２０は、高濃度Ｎ型のシリコン基板１６０上のＮ型層１６４中に不純物拡散領域を形成し、Ｎ型層１６４上の絶縁層１６８中に配線等を形成することで構成されている。各画素には、Ｐ型電荷排出領域１７２及び中継配線１７６を有するリセットドレイン１７８が形成されている。Ｐ型電荷排出領域１７２は、画素の行毎に、中継配線１７６を介してリセットドレイン配線１８０により共通に接続されている。リセットドレイン配線１８０は、前述の駆動パルス電圧φＲＤ１〜φＲＤ３をそれぞれ受け、さらに、フォトダイオードＰＤ以外の部分に対する遮光膜としても機能する。
【００４５】
ＪＦＥＴ１５０のゲート領域１８４と、Ｐ型電荷排出領域１７２との境界領域上には、絶縁層１６８を介してリセットゲート１８８が形成されている。リセットゲート１８８は、リセットゲート配線１９０（図１５参照）により共通に接続されており、前述の駆動パルス電圧φＲＧを受ける。即ち、リセットゲート１８８をゲートとし、ゲート領域１８４及びＰ型電荷排出領域１７２をソースまたはドレインとするＰチャネル型ＭＯＳトランジスタが、前述したリセット用トランジスタＲＳとして機能する。
【００４６】
図１５において、フォトダイオードＰＤは、不図示のＮ型表面層及びＰ型電荷蓄積領域から構成されている。このＰ型電荷蓄積領域と、ＪＦＥＴのゲート領域１８４との間の領域上には、絶縁層１６８を介して転送ゲート配線１９４が形成されている。転送ゲート配線１９４には、前述の駆動パルス電圧φＴＧが印加される。即ち、フォトダイオードＰＤのＰ型電荷蓄積領域及びゲート領域１８４をソースまたはドレインとし、転送ゲート配線１９４をゲートとするＰチャネル型ＭＯＳトランジスタが形成されており、これが前述の電荷転送用トランジスタＦＷとして機能する。フォトダイオードＰＤのＰ型電荷蓄積領域と、Ｐ型電荷排出領域１７２は、垂直走査方向に交互に配置され、両者の間の領域には、オーバーフロー制御領域１９８が形成されている。即ち、１つのフォトダイオードで過剰に生成された電荷に対しては、２つの経路での排出が可能となっている。
【００４７】
図１７に示すように、ＪＦＥＴ１５０において、ゲート領域１８４（斜線で示した部分）は、ソース領域２０２（縦線で示した部分）を囲むように形成されている。リセットゲート配線１９０下に形成された素子間分離用の高濃度Ｎ型の不純物拡散領域（不図示）と、ゲート領域１８４の周辺のＮ型層１６４の一部は、ドレイン領域２０６として機能する。ドレイン領域２０６は、Ｎ型であるので、シリコン基板１６０を介して一定電圧ＶＤを全画素共通に受ける。
【００４８】
ＪＦＥＴ１５０のチャネル領域２１０は、第１の実施形態のＪＦＥＴ５０のチャネル領域６２と同様のＸ字状のものを３つ設けた構造となっている。従って、ＪＦＥＴ１５０の実効的なチャネル長は、ソース領域２０２とドレイン領域２０６との最短距離よりも長い。
なお、図１６に示したように、チャネル領域２１０は、Ｎ型層１６４の表面には露出しておらず、シリコン基板１６０の厚さ方向に、ゲート領域１８４に挟まれている。ゲート領域１８４においては、チャネル領域２１０上の部分（絶縁層１６８側）が表面ゲート領域に相応し、チャネル領域２１０下の部分がバックゲート領域に相応する。そして、チャネル領域２１０におけるドナー型不純物の濃度分布は、第２の実施形態のものと同様に、ドレイン領域２０６側ほど濃く、ソース領域２０２側ほど薄くなっている。従って、第３の実施形態においても、第１及び第２の実施形態と同様の効果が得られる。
【００４９】
固体撮像装置は、画素数の増大が要望されているが、その要求は際限がない。画素数を増大させるためには、単位画素をさらに微細化する必要がある。そこで、上述のように本発明のＪＦＥＴを固体撮像装置に適用すれば、極めて優れた効果が得られる。なぜなら、本発明のＪＦＥＴは、微細化によりソース−ドレイン間の距離が短縮されても、実効的なチャネル長を長く設計することでインパクトイオン化に対する耐圧を高くできるからである。
【産業上の利用可能性】
【００５０】
以上詳述したように本発明は、ＪＦＥＴ、及び固体撮像装置の分野において大いに利用可能である。
【図面の簡単な説明】
【００５１】
【図１】本発明の第１の実施形態におけるＪＦＥＴの平面図である。
【図２】図１の点線で囲まれた部分の拡大図である。
【図３】図２のＡ−Ａ’間の断面模式図である。
【図４】図２のＢ−Ｂ’間の一点鎖線に沿った断面模式図である。
【図５】第１の実施形態のＪＦＥＴの変形例を示し、不純物拡散工程のマスクの開口部の縁により示される各領域の境界を示す平面図である。
【図６】開口部の縁が図５の境界線になるマスクを用いる場合において、形成される空乏層の形状の一例を示す平面図である。
【図７】第１の実施形態のＪＦＥＴの別の変形例を示し、図２に相応する平面図である。
【図８】第１の実施形態のＪＦＥＴの別の変形例を示し、図２に相応する平面図である。
【図９】第１の実施形態のＪＦＥＴの別の変形例を示し、図２に相応する平面図である。
【図１０】第１の実施形態のＪＦＥＴの別の変形例を示し、図２に相応する平面図である。
【図１１】本発明の第２の実施形態のＪＦＥＴにおける、不純物濃度分布図である。
【図１２】従来のＪＦＥＴにおける、不純物濃度分布図である。
【図１３】第２の実施形態のＪＦＥＴの変形例における、不純物濃度分布図である。
【図１４】本発明の第３の実施形態における固体撮像装置の等価回路図である。
【図１５】第３の実施形態の固体撮像装置の画素平面図である。
【図１６】図１５のＸ−Ｘ’間の断面模式図である。
【図１７】図１５の１画素のＪＦＥＴの部分を拡大した平面図である。
【図１８】従来のＪＦＥＴの概略構成を示す平面図である。
【図１９】図１９のＸ−Ｘ’間の断面模式図である。
【図２０】図１９のＪＦＥＴにおいて、各領域に電圧を印加させたときの空乏層の広がりを示す断面模式図である。
【図２１】図２０の状態よりも、ドレインーソース間電圧Ｖｄｓをさらに大きくした場合の空乏層の広がりを示す断面模式図である。
【符号の説明】
【００５２】
１０  ＪＦＥＴ
１４  シリコン基板
１６  ゲート領域
２０  ソース領域
２２  ドレイン領域
２４  チャネル領域
２６  高濃度Ｐ型拡散領域
３０  表面ゲート領域
３２  バックゲート領域
３４  層間絶縁膜
３６ａ、３６ｂ、３６ｃ、３６ｄ  電極
４０  空乏層
４２  空乏層
５０  ＪＦＥＴ
５２  シリコン基板
５４  ゲート領域
５８  ドレイン領域
５９  Ｎ型領域
６０  ソース領域
６１  Ｎ型領域
６２  チャネル領域
６６  高濃度Ｐ型拡散領域
７０  表面ゲート領域
７２  バックゲート領域
７６  絶縁膜
８０ａ、８０ｂ、８０ｃ  電極
１２０  固体撮像装置
１３０  垂直走査回路
１３８  水平信号線
１４２  水平走査回路
１５０  ＪＦＥＴ
１５４  出力バッファアンプ
１６０  シリコン基板
１６４  Ｎ型層
１６８  絶縁層
１７２  Ｐ型電荷排出領域
１７６  中継配線
１７８  リセットドレイン
１８０  リセットドレイン配線
１８４  ゲート領域
１８８  リセットゲート
１９０  リセットゲート配線
１９４  転送ゲート配線
１９８  オーバーフロー制御領域
２０２  ソース領域
２０６  ドレイン領域
２１０  チャネル領域
ＡＰ１〜ＡＰ４  列バッファアンプ
Ｃｃ１〜Ｃｃ４  ＣＤＳコンデンサ
ＣＳ１〜ＣＳ４  定電流源
Ｃｖ１〜Ｃｖ４  垂直負荷容量
ＦＷ  電荷転送用トランジスタ
ＰＤ  フォトダイオード
Ｐｘ  画素
ＲＳ  リセット用トランジスタ
Ｔｃ１〜Ｔｃ４  ＣＤＳトランジスタ
Ｔｈ１〜Ｔｈ４  列選択トランジスタ
ＴＲＨ  水平リセットトランジスタ
ＴＲＶ１〜ＴＲＶ４  垂直リセットトランジスタ
ＶＬ１〜ＶＬ４  垂直信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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