(57)【要約】【課題】回路密度、使いやすさ、ルーティングの容易さ、最大限のパフォーマンス、汎用性、および変化を処理するための感度が最適化できるような再構成可能なバイポーラ・セルまたはアレイに対する要求がある。【解決手段】一実施例において、バイポーラ・セル（３１）は、セル活性領域（３３）を定義するセル境界（３２）を含み、バイポーラ・トランジスタの第１アレイ（４１）はセル活性領域（３３）内に形成され、第１機能のために構成される。第１アレイ（４１）内のバイポーラ・トランジスタ（４２）は互いに平行である。バイポーラ・セル（３１）は、さらにセル活性領域（３３）内に形成され、かつ第１機能とは異なる第２機能のために構成されたバイポーラ・トランジスタの第２アレイ（６１）を含む。第２アレイ（６１）内のバイポーラ・トランジスタ（６２）は互いに平行で、かつ第１アレイ（４１）内のトランジスタ（４２）とは異なる方向を向いている。【選択図】図２
2005064478.tif 000002
【特許請求の範囲】
【請求項１】
セル活性領域と、
前記セル活性領域内のバイポーラ・トランジスタの第１アレイであって、第１機能のために構成され、前記第１アレイ内の前記バイポーラ・トランジスタは互いに平行である、第１アレイと、
前記セル活性領域内のバイポーラ・トランジスタの第２アレイであって、前記第１機能とは異なる第２機能のために構成され、前記第２アレイ内の前記バイポーラ・トランジスタは互いに平行で、かつ前記第１アレイ内の前記バイポーラ・トランジスタとは異なる方角を向いている、第２アレイと、
から成ることを特徴とするバイポーラ・セル。
【請求項２】
セル活性領域と、
前記セル活性領域内のバイポーラ・トランジスタの第１アレイであって、前記第１アレイ内の前記バイポーラ・トランジスタが互いに平行である、第１アレイと、
前記セル活性領域内のバイポーラ・トランジスタの第２アレイであって、前記第２アレイ内の前記バイポーラ・トランジスタが互いに平行であり、かつ前記バイポーラ・トランジスタの前記第１アレイにほぼ垂直であり、前記第２アレイ内の少なくとも１つのバイポーラ・トランジスタが、ベース／エミッタ／コレクタ／エミッタ／ベース構成から成る、第２アレイと、
から成ることを特徴とするバイポーラ・セル。
【請求項３】
第１主表面を有する半導体基板を提供する段階と、
前記第１主表面上にバイポーラ・デバイス・アレイを形成する段階であって、前記バイポーラ・デバイス・アレイはデバイス活性領域、前記デバイス活性領域内の少なくとも２つのバイポーラ・トランジスタの第１アレイ、および前記デバイス活性領域内の少なくとも２つのバイポーラ・トランジスタの第２アレイを含み、前記第１アレイ内の前記バイポーラ・トランジスタは互いに平行であり、前記第２アレイ内の前記バイポーラ・トランジスタは互いに平行で、かつ前記第１アレイ内の前記バイポーラ・トランジスタにほぼ垂直である、段階と、
から成ることを特徴とする集積回路を形成する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には半導体集積回路に関し、より詳しくはバイポーラ集積回路（ＩＣ）のセルまたはアレイの構造および方法に関する。
【背景技術】
【０００２】
集積回路技術は、過去４０年間にわたり著しく進歩してきた。集積回路は、現在では、より電力消費が少なく、より高速で、よりサイズが小さいものが、はるかに低コストで製造されている。シングル・チップ上に製造されるデバイスの数は、１９７０年代中頃に、超大規模集積回路が一般的に受け付ける定義（すなわち１チップ当たり１００，０００個以上のデバイス）を超えた。１９８６年までには、この数は１チップ当たり１００万個以上のデバイスに増え、さらに、２０００年までには、１チップ当たり１０億個のデバイスを超えた。
【０００３】
新しい集積回路の生産は設計段階から始まり、この段階で所要の機能および必要な動作を行う仕様が先ず決定される。ＩＣ設計者は、最初に大きな機能ブロックを識別することによりトップ・ダウンでデバイスを作成する。次に、サブ・ブロックが定義され、最後に、サブ・ブロックを実行するために必要な論理ゲートが選択される。各論理ゲートは、半導体ウエハ上での組立てのために最終的に予定されているデバイスを適切に接続することによって設計される。
【０００４】
設計者は次に回路をレイアウトするが、それは、デバイス領域または内部接続構造に対応するパターンのセットから成る。このようなパターンは、ウエハ組立てプロセスのシーケンスの一部としてウエハに連続的に転送される（例えば、フォトリソグラフィ技術を使用して）。
【０００５】
チップ設計プロセスの一部として、設計者は、回路を構築するデバイス構造を生成するためのプロセス技術を選択しなければならない。そのようなプロセス技術には、ＣＭＯＳ、バイポーラ、またはＢｉＣＭＯＳのプロセス技術が含まれる。チップ設計者は、典型的には、コスト、パッケージング制約、放熱、スイッチ速度、電力消費、および雑音排除性を含む特定のアプリケーションの要求に基づいてプロセス技術を選択する。
【０００６】
バイポーラのプロセス技術に基づく論理ファミリは、半導体産業において最も成熟した分野であるが、バイポーラの加工技術は、速度、より低い遅延電力製品、およびより高いレベルの集積に関して増大する課題に対処するために改善され続けている。集積回路の設計者が、適時かつコスト的に有効な方法で次世代の半導体チップを生産しようと努めるとき、これらを改善することが設計者にとって課題となる。
【０００７】
レイアウト段階において、設計者は、特定の回路レイアウトを作成または生成するために、しばしばスタンダード・セルのライブラリを利用するが、それは例えば、トランジスタおよびレジスタの再構成可能な(reconfigurable)アレイを含む。先行技術のバイポーラ・セルまたは再構成可能なアレイに関する問題の１つは、それらがしばしばスペースを浪費することであり、それが密度や全体のチップ・サイズおよびコストに悪影響を与える。さらに、典型的な先行技術のバイポーラ・セルは、デバイスを相互に結合するために複雑かつ不規則なルートを有するが、それは内部接続抵抗およびキャパシタンスの問題に起因する。加えて、先行技術のバイポーラ・セルは、パフォーマンスや多様なプロセスに整合するように最適化することができない。
【０００８】
従って、密度、使いやすさ、ルーティングの容易さ、最大限のパフォーマンス、汎用性、および変化を処理するための感度が最適化できるような再構成可能なバイポーラ・セルまたはアレイに対する要求がある。
【発明の開示】
【０００９】
本発明は、一般的にはバイポーラ集積回路アレイに関し、さらに詳しくは、改善されたバイポーラ・トランジスタ・アレイまたはセルに関する。本発明に従ったバイポーラ・セルは、セル活性領域(cell active area)を定義するセル境界(cell boundary)、このセル活性領域内に形成され、第１回路機能のために形成されたバイポーラ・トランジスタの第１アレイを含む。第１アレイ内のバイポーラ・トランジスタは互いに平行である。バイポーラ・セルは、さらに、セル活性領域内に形成され、かつ第１機能とは異なる第２回路機能のために形成されたバイポーラ・トランジスタの第２アレイを含む。第２アレイ内のバイポーラ・トランジスタは互いに平行で、かつ第１アレイ内のバイポーラ・トランジスタとは異なる方向を向いている。好適な実施例では、第２アレイ内のトランジスタは、第１アレイ内のトランジスタに対してほぼ垂直である。本発明に従った構成は、ｎｐｎまたはｐｎｐ構成またはその組合せに適している。本発明に従ったバイポーラ・セルは、より簡単な内部接続ルーティング、より高いデバイス密度、およびより良い集積回路パフォーマンスを提供する。
【００１０】
先行技術のバイポーラ・セルでは、異なる回路機能を実行するデバイス（例えば、スイッチング・トランジスタと電流源トランジスタ）は、デバイス間のよりよい電気的整合を達成するために、セル内で同じ方向を向いて、同じアレイ内に配置され、同一サイズで、さらに、しばしば同一の構成（例えばコレクタ／エミッタ／ベース）である。図１は、典型的な先行技術のバイポーラ・セル１１の拡大平面図を示すが、ここでは理解を容易にするために内部接続層およびバイアは図示しない。バイポーラ・セル１１は、トランジスタ１３の第１列１２、トランジスタ１６の第２列１４、単一のトランジスタ１７、およびレジスタ・アレイ１８を含む。指定された回路アプリケーションによって、トランジスタ１３，１６，１７は、例えば、スイッチング・トランジスタにも電流源トランジスタにもなるように選択される。
【００１１】
トランジスタ１３，１６は、デバイス間のより良い電気的整合を提供するために、同じ方向を向いている。この先行技術のアプローチは、より良い電気的整合を提供するが、内部接続のルーティングを最適化すること、または異なるトランジスタ・タイプについてサイジングおよび／または構成を最適化することを考慮していない。さらに、図１に示されるような先行技術のバイポーラ・セルは、しばしば完全には使用されず（すなわち、いくつかのデバイスは使用されない）、スペースを浪費している。さらに、電流および電圧のスケーリングを考慮に入れておらず、それが全体的なデバイスのパフォーマンスに悪影響を与えている。さらに、先行技術のバイポーラ・セルは、与えられた密度に対する融通性が無く、しかも異なる回路アプリケーションに対して十分なバリエーションを提供しない。
【００１２】
次に本発明に関し、図２は、本発明に従ったバイポーラ・セル、アレイ、構造、または再構成可能なトランジスタ・アレイ３１の拡大平面図を示す。内部接続層およびバイアスは、理解を容易にするために図示しない。アレイ３１は、活性領域、反復可能なセル領域、またはデバイス活性領域３３を含む。活性領域３３は、集積回路デバイスを設計し、続いて形成するときに反復される領域を定義する。
【００１３】
本発明によれば、セル活性領域３３は、バイポーラ・トランジスタの第１アレイ４１を含むが、図２に示されるように、第１アレイ４１内の各バイポーラ・トランジスタ４２は互いに平行であり、同一機能のために形成される。例えば、トランジスタ４２は、スイッチング機能を提供するために設計され、形成される。好ましくは、使用の容易さと融通性のために、トランジスタ４２は同一サイズであり、また、それらのベース／エミッタ／コレクタ領域は同様の方法で配列される。
【００１４】
トランジスタ４２がスイッチング・デバイスとして使用される場合の好適な実施例では、セル３１の側面３８に隣接するアレイ４１内のトランジスタは、コレクタ４６、スペース４７、エミッタ４８、ベース４９（すなわち、右から左へコレクタ／スペース／エミッタ／ベース）という構成から成る。同様に、側面３７に隣接するアレイ４１内のトランジスタは、コレクタ５６、スペース５７、エミッタ５８、ベース４９（つまり左から右へコレクタ／スペース／エミッタ／ベース）という配置であり、ここではアレイ４１内でベース領域４９と５９が互いに反対側にあり、コレクタ領域４６と５６が互いに隣接している。ターム・スペースは、第１金属ルーティング・チャネルまたはデバイスの一部を参照し、デバイスの作用部分に接触することなく内部接続または金属層をルートする。
【００１５】
セル３１は、さらにセル活性領域３３内のバイポーラ・トランジスタの第２アレイ６１を含むが、第２アレイ６１内の各バイポーラ・トランジスタ６２は互いに平行であり、かつアレイ４１内のトランジスタ４２とは異なる方向を向いている。好ましくは、図２に示されるように、トランジスタ６２は、アレイ４１内のトランジスタ４２に対してほぼ直交であるか、ほぼ垂直であるか、あるいは約９０度回転している。さらに、トランジスタ６１は、トランジスタ４２の機能とは異なる同一機能のために構成される。例えば、トランジスタ４２がスイッチング機能のために構成される場合には、トランジスタ６２は、例えば電流源デバイスとして構成される。
【００１６】
本発明に従ってトランジスタ４２，６２をグループ化することにより、半導体基板上に形成するときに同一機能を備えたデバイスがひとまとめにされるので、異なるデバイスによる半導体プロセスのバリエーションの悪影響が最小限になる。さらに、本発明の構成および方向により、ルーティングが単純化し（例えば、多重金属層の使用を減少する）、デバイスのパフォーマンスが改善され（例えば、ルーティングの寄生を減少する）、さらにデバイスの密度を高くすることができる。
【００１７】
セル３１は、さらに、アレイ４１に隣接する第１レジスタ・アレイ６９、およびアレイ６１に隣接する第２レジスタ・アレイ７１を含む。好ましくは、アレイ６９内のレジスタは互いに平行であり、アレイ７１内のレジスタも互いに平行である。好ましくは、アレイ６９，７１内のレジスタは、電流および信号電圧スイングのために複数の選択肢を提供するようなサイズおよび比率を有する。
【００１８】
好適な実施例において、トランジスタ６２が電流源デバイスとして使用されるとき、図２に示すように、トランジスタ６２は、コレクタ６３、ベース６６、エミッタ６７（すなわち、コレクタ／ベース／エミッタ）という構成から成る。この構成は、トランジスタ４２のエミッタ４８からトランジスタ６２のコレクタ６３へ、また、トランジスタ６２のエミッタ６７からレジスタ・アレイ７１内のレジスタへのルーティングをより容易にすることができる。
【００１９】
アレイ４１，６１は、好ましくは、それぞれが少なくとも２つのトランジスタ４２，６２を含む。好ましくは、改善されたルーティング、密度およびパフォーマンスを備えたバイポーラ・セルを提供するために、アレイ４１は２×Ｍのアレイ、またアレイ６１は１×Ｎのアレイから成る。好ましくは、最良の設計融通性を提供するために、Ｍは約４またはそれ以下であり、また、Ｎは２またはそれ以上であり、かつ約５またはそれ以下である。
【００２０】
図３は、本発明に従った、バイポーラ・セル、アレイ、構造または再構成可能なトランジスタ・アレイ８１の他の実施例の拡大した平面図を示す。バイポーラ・セル８１は、活性領域、セル領域またはデバイス活性領域８３を含む。セル活性領域８３は、バイポーラ・トランジスタ９１の第１アレイを含み、そこでは、第１アレイ９１内の各バイポーラ・トランジスタ９２は互いに平行である。
【００２１】
セル８１において、トランジスタ９２は、例えば電流源および／またはスイッチング機能を提供するために設計される。すなわち、アレイ９１内では、トランジスタ９２のある部分が１つの機能を提供する一方で、他の部分が異なる機能を提供することができる。好ましくは、使用の容易さと融通性のためには、トランジスタ９２は同じサイズであり、かつ、それらのベース、エミッタ、コレクタ領域は同様に配列される。好適な実施例では、アレイ９２内のトランジスタは、コレクタ９３、エミッタ９４、ベース９６（すなわち、コレクタ／エミッタ／ベース）といった配置から成る。
【００２２】
セル８１は、さらに、セル活性領域８３内にバイポーラ・トランジスタ１０１の第２アレイを含み、そこでは、各バイポーラ・トランジスタ１０２は互いに並行であり、かつ、トランジスタ９２に対して異なるように、または異なる方角を向いている。好ましくは、トランジスタ１０１は、アレイ９１内のトランジスタ９２に対してほぼ垂直か、または約９０度回転している。さらに、トランジスタ１０１は同一機能のために形成される。例えば、トランジスタ１０２は、スイッチング・デバイスとして形成される。
【００２３】
セル８１は、さらに、アレイ１０１に隣接する第１レジスタ・アレイ１０９、およびアレイ９１に隣接する第２レジスタ・アレイ１１１を含む。好ましくは、図３に示されるように、アレイ１０９内のレジスタは互いに平行であり、また、アレイ１１１内のレジスタは互いに平行である。好ましくは、アレイ１０９，１１１内のレジスタは、電流および信号電圧スイングのために複数の選択肢を提供するサイズおよび比率を有する。
【００２４】
本発明によれば、トランジスタ１０２の少なくとも１つは、２つのデバイスまたはコレクタ接地構成を含む。すなわち、トランジスタ１０２の少なくとも１つは、ベース１１６、エミッタ１１７、コレクタ１１８、エミッタ１１７、ベース１１６（すなわち、ベース／エミッタ／コレクタ／エミッタ／ベース）という構成を含み、それは、ラッチおよびフリップ／フロップのようなアプリケーションにより適した構成を提供する。ある実施例において、アレイ１０１内の各トランジスタ１０２は、コレクタ接地構成を含む。
【００２５】
図４は、図２の基準線２−２に沿って切断した、バイポーラ・トランジスタまたはデバイス１２１の一例の拡大した横断面図を示す。本発明に従ったセル構造は、特定のバイポーラ加工技術に制限されるものではなく、また、図４は、単に本発明と互換性を有するバイポーラ・デバイスの制限されない例として示される。
【００２６】
デバイス１２１は、主表面または第１表面１２３を有する半導体基板１２２、およびデバイス活性領域１２７を定義するパッシベーション領域１２６を含む。エミッタ領域１２８は、エピタキシャル層１３１内に形成されたベース領域１２９内に形成される。層１３１はコレクタ領域を形成し、層１３１は埋込層１３２によって、隔離したコレクタ接触領域１３３に結合する。金属またはオーム接点１３６は、特定のデバイス領域に接点を提供する。パッシベーション層１３７は、デバイス１２１の異なる領域のために付加的なパッシベーションおよび隔離を提供する。
【００２７】
本発明によれば、バイポーラ・セル３１，８１は、半導体基板（例えば半導体基板１２１）上に形成される。ここで使用される用語「上(on)」は、バイポーラ・セル３１，８１を構成する領域が、半導体基板の表面内(in)および／または下(below)に形成され（例えば、領域１２９、１２９、１３１、１３２および１３３）、かつ、バイポーラ・セル３１，８１を構成する他の領域は、半導体基板の表面上(on) および／または上(above)にある（例えば、領域１３３，１３７）ことを意味する。バイポーラ・セル３１，８１は、改善されたパフォーマンスと高い密度を有するバイポーラの集積回路を提供する。
【００２８】
図５は、第１パターン内に第１および第２金属層１００，２００をそれぞれ有する一実施例におけるバイポーラ・セル３１の平面図である。より詳しくは、金属層１００，２００はパターン化され、バイポーラ・セル３１がエミッタ結合論理（ＥＣＬ）ラッチ機能を提供するために形成される。
【００２９】
第１金属層１００は、バイポーラ・セル３１内の局所ルーティング・バイアス電圧および論理信号のための複数のトレース１０１，１０２を含む。図示のように、トランジスタ４２，６２の方向が異なることによって、第１金属層１００のトレース１０２はバイポーラ・セル３１内で垂直にルートされ、それによって、局所論理信号接続を提供するために第２金属層２００上のトレースを使用する必要が減少し、セルのサイズを拡大することなく内部接続能力を増強できることに注意されたい。
【００３０】
第２金属層２００は、参照供給電圧ＶＣＣを受け取るためのトレース２０１および供給電圧ＶＥＥを受け取るためのトレース２０２を含む。第２金属層２００のトレース２０３，２０４，２０５は、典型的には、バイポーラ・セル３１および／または同じ半導体ダイ上に形成された他のバイポーラ・セル内のノードのために、電流および電圧のレベルをセットするためのバイアス電圧を受け取る。例えば、トレース２０３は、電流レベルをセットするための供給電圧ＶＥＥよりも約１．２ボルト正に動作する電流源バイアス電圧ＶＣＳを受け取る。トレース２０５はこの構成においては接続されないままであるが、バイポーラ・セル３１の両側に横たわるバイポーラ・セル間で、供給またはバイアス電圧または論理信号をルートするために使用することができる。
【００３１】
レジスタ・アレイ７１のレジスタ７１Ａ，７１Ｃは、バイアス電圧ＶＣＳと共に動作し、使用されているトランジスタ６２，４２の電流レベルをセットする。差動データ入力信号は、第２金属層２００のポート２０９上で受信され、差動ラッチ出力信号は、出力ポート２０７上で生成される。ポート２１９，２２０は、出力ポート２０７上の信号をバッファリングするためのエミッタフォロア相補形出力である。ポート２２１−２２２は差動ラッチ・イネーブル入力ポートである。ポートは、第２金属層２００のノードまたはトレース上のアクセスのためのバイアスを経由して第１金属層１００上の信号をルーティングすることにより実行される。この配列は、ほとんどが第２金属層２００上で遂行されるために、セル間の内部接続ルーティングを促進し、それによって全体的なダイのサイズを拡大することなく複雑なルーティング・スキームが促進される。
【００３２】
図６は、第１および第２金属層１００，２００が、それぞれ第２パターン内に形成され、エミッタフォロア出力ドライバでＥＣＬ  ＡＮＤ／ＮＡＮＤゲート機能に提供するためのバイポーラ・セル３１を形成する実施例における、バイポーラ・セル３１の平面図である。相補形差動データ入力信号は、データ入力ポート２０９と称される対のポート上で受信される。差動出力信号はポート２０７上で生成される。エミッタフォロア出力はポート２１９−２２０上で提供される。
【００３３】
上記の実施例は、バイポーラ・セル３１のレイアウトに融通性がることを示し、それによって小さなダイ・エリアに高度の機能性を提供する。図５，図６に示される金属層１００，２００のパターンからこれらに変更を加えることにより、多種多様の追加機能を生成することができる。論理ゲートのようなより単純な機能は個々のバイポーラ・セルで実行することができる一方で、シフト・レジスタおよびマルチプレクサのようなより複雑な機能は、２つまたはそれ以上のバイポーラ・セルの使用により実行される。例えば、ＡＮＤゲートの「Ｄ」タイプ・フリップフロップは、３つの隣接したバイポーラ・セルを使用して実行することができる。
【００３４】
したがって、互いに平行なバイポーラ・トランジスタの第１アレイ、および互いに平行で、かつ第１アレイ内のトランジスタとは異なる方角を向いたバイポーラ・トランジスタの第２アレイを含む再構成可能なバイポーラ・トランジスタ・セルが、本発明に従って提供されたことは明らかである。本発明に従った構成は、回路密度、使いやすさ、最大限のパフォーマンスおよび感度のために最適化されたバイポーラ・セル構造にプロセスのバリエーションを提供する。
【００３５】
本発明は特定の実施例に関して記述され図示されているが、本発明がこれらの実施例に制限されることを意図するものではない。当業者は、発明の精神から逸脱することなく、修正や変更を行うことが可能であることを認識するであろう。したがって、本発明は、添付の請求の範囲内での変更および修正をすべて包含することを意図している。
【図面の簡単な説明】
【００３６】
【図１】先行技術のバイポーラ・セルの拡大平面図を示す。
【図２】本発明に従ったバイポーラ・セルの拡大平面図を示す。
【図３】本発明に従ったバイポーラ・セル構造の他の実施例の拡大平面図を示す。
【図４】図２の基準線２−２に沿って切断したバイポーラ・トランジスタの拡大横断面図を示す。
【図５】ＥＣＬラッチを提供するために構成された図２のバイポーラ・セル構造の拡大平面図を示す。
【図６】エミッタフォロア出力ドライバでＥＣＬ  ＡＮＤ／ＮＡＮＤゲート機能を提供するために構成された図２のバイポーラ・セル構造の拡大平面図を示す。
【符号の説明】
【００３７】
３１  再構成可能なトランジスタ・アレイ（セル）
３３  デバイス（セル）活性領域
３７  側面
３８  側面
４１  第１アレイ
４２  バイポーラ・トランジスタ
４６  コレクタ
４７  スペース
４８  エミッタ
４９  ベース
５６  コレクタ
５７  スペース
５８  エミッタ
５９  ベース
６１  第２アレイ
６２  バイポーラ・トランジスタ
６３  コレクタ
６６  ベース
６７  エミッタ
７１  第２レジスタ・アレイ
【図１】
2005064478.tif 000003
【図２】
2005064478.tif 000004
【図３】
2005064478.tif 000005
【図４】
2005064478.tif 000006
【図５】
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【図６】
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