(57)【要約】【課題】高い阻止電圧に対し、小さな面積でＤＭＯＳトランジスタを作製することのできる方法を提供すること。【解決手段】上から行われるドーピング材料の少なくとも１つのインプランテーションによって、横方向を向いたドーピング材料濃度の勾配を底部領域に形成し、ここでこのインプランテーションは上記の底部領域の部分領域だけに行うようにする。【選択図】図３
2005094012.tif 000002
【特許請求の範囲】
【請求項１】
ソース側側方領域（２９）と、横方向に延在する底部領域（３０）と、ドレイン側側方領域（３３）とを有するトレンチドリフト領域（２９，３０，３３）を備えたＤＭＯＳトランジスタを半導体基体（１０）に作製する方法において、
上から行われるドーピング材料の少なくとも１つのインプランテーションにより、横方向（３６）を向いたドーピング材料濃度勾配を前記底部領域（３０）に形成し、ここで当該インプランテーションを前記底部領域（３０）の部分領域（４０）だけに行うことを特徴とする、
ＤＭＯＳトランジスタを半導体基体に作製する方法。
【請求項２】
ドレイン側側壁（２８）の近くの底部領域（３０）を、ソース側側壁（３２）の近くの底部領域（３０）より高濃度にドーピングする、
請求項１に記載の方法。
【請求項３】
前記底部領域（３０）の中央領域を、ドレイン側側壁（２８）および／またはソース側側壁（３２）の近くの縁部側の部分領域よりも高濃度にドーピングする、
請求項１に記載の方法。
【請求項４】
前記の上から行われるドリフト材料のインプランテーションの前に前記底部領域（３０）の相補的な部分領域（３８）をマスク（３４）によって覆う、
請求項１から３までのいずれか１項に記載の方法。
【請求項５】
自動調整のマスクプロセスステップを使用する、
請求項４に記載の方法。
【請求項６】
リソグラフィおよびエッチングによるパターン転写によって前記マスクを形成する、
請求項５に記載の方法。
【請求項７】
前記マスク（３４）のポジまたはネガをフォトレジスト層によって決定する、
請求項５に記載の方法。
【請求項８】
ドリフト領域を定めるために行われるハードマスク（２０）の開口の後、前記方法を実行する、
請求項１から７までのいずれか１項に記載の方法。
【請求項９】
場合によっては行われるLOCOS酸化の前に前記方法を実行する、
請求項８に記載の方法。
【請求項１０】
第１導電形の第１ウェル領域（１６）および第２導電形の第２ウェル領域（１８）を有する半導体基体（１２）にて第２ウェル領域（１８）内に前記トレンチ状のドリフト領域（２９，３０，３３）を部分的または完全に形成する、
請求項１から９までのいずれか１項に記載の方法。
【請求項１１】
前記のトレンチ状のドリフト領域（２９，３０，３３）のドレイン側側壁（３２）と、ドレイン領域（４６）との間に間隔を形成し、ここで当該間隔は０．５マイクロメートルと４．０マイクロメートルとの間にある、
請求項１から１０までのいずれか１項に記載の方法。
【請求項１２】
前記のトレンチ状のドリフト領域（２９，３０，３３）の底部領域（３０）および側壁（２８，３２）に、第１ウェル領域（１６）よりも高い濃度値のドーピングを形成する、
請求項１から１１までのいずれか１項に記載の方法。
【請求項１３】
前記のトレンチ構造の幅が０．５マイクロメートルと４．０マイクロメートルとの間の範囲にある場合に前記のトレンチ状のドリフト領域（２９，３０，３３）の縦横比が０．５以上である、
請求項１から１２までのいずれか１項に記載の方法。
【請求項１４】
前記のトレンチ状のドリフト領域（２９，３０，３３）の底部領域（３０）が表面よりも小さな幅を有する、
請求項１から１３までのいずれか１項に記載の方法。
【請求項１５】
前記のトレンチ状のドリフト領域（２９，３０，３３）をＳＴＩエッチングによって形成し、
絶縁性の材料、有利には酸化物によって充填する、
請求項１から１４までのいずれか１項に記載の方法。
【請求項１６】
前記のトレンチ状のドリフト領域（２９，３０，３３）をLOCOS酸化によって形成する、
請求項１から１５までのいずれか１項に記載の方法。
【請求項１７】
前記半導体基体（１２）は、半導体基板からなる表面層の下に絶縁性の中間層（１４）を有しており、
ＤＭＯＳトランジスタを前記半導体基板（１２）からなる表面層に形成する、
請求項１から１６までのいずれか１項に記載の方法。
【請求項１８】
前記の半導体基板（１２）からなる表面層の厚さが、トレンチ状のドリフト領域（２９，３０，３３）の下でトレンチ状のドリフト領域（２９，３０，３３）の深さの半分から５倍までの範囲にある、
請求項１７に記載の方法。
【請求項１９】
前記方法は、半導体基体（１０）を有するＤＭＯＳトランジスタの作製方法内で使用され、
該半導体基体は、
第２導電形のドレイン領域（４６）およびソース領域（５６）を有する、半導体基板（１２）からなる表面層と、
ソース領域（５６）を包囲する第１導電形の第１ウェル領域（１６）と、
ドレイン領域（４６）を包囲する第２導電形の第２ウェル領域（１８）とを有しており、
半導体基体（１０）の半導体基板（１２）からなる表面層の表面にゲート領域（４４）が形成されており、
該ゲート領域はソース領域（５６）から出発して完全に第１ウェル領域（１６）にわたって延在しており、
前記のトレンチ状のドリフト領域（２９，３０，３３）を半導体基体（５）の表面から出発して半導体基板（１２）からなる表面層に形成し、
トレンチ構造の底部領域（３０）に第２導電形のドーピング部を形成し、
トレンチ状のドリフト領域（２９，３０，３３）のソース側側方領域（２９）に第２濃度値を有する第２導電形のドーピング部を形成し、
トレンチ状のドリフト領域（２９，３０，３３）のドレイン側側方領域（３０）に第３濃度値を有する第２導電形のドーピング部を形成する、
請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチ状のドリフト領域を有するＤＭＯＳトランジスタを半導体基体に作製する方法に関し、ここでこのドリフト領域は、ソース側の側方領域と、横方向に延在する底部領域と、ドレイン側の側方領域とを有する。
【背景技術】
【０００２】
このような方法はDE 101 31 705 A1から公知である。
【０００３】
ＤＭＯＳトランジスタは、従来のＭＯＳ（Metal-Oxid Semiconductor）トランジスタと比べて、トランジスタのドレイン領域と制御ゲートのエッジとの間にドリフト領域が設けられているという特徴を有する。すなわち、領域が設けられており、この領域では電荷担体の運動が、この領域の対向する端部間に存在する電界によってのみ発生するという特徴を有するのである。ラテラルＤＭＯＳトランジスタ（ＬＤＭＯＳトランジスタ）では、上記のドリフト領域は、制御ゲートのエッジと、ここから横方向に離れたドレイン領域との間で横方向に延在している。
【０００４】
ＤＭＯＳトランジスタは、高圧素子として使用され、これら高圧素子ではトランジスタのソース領域とドレイン領域との間に１００ボルト以上の電圧、いわゆるドレイン電圧が加えられることがある。
【０００５】
US 5 539 238からすでに公知であるのは、深いトレンチ構造を有するＤＭＯＳトランジスタを作製することであり、ここでは溝（トレンチ）の側壁および底面に接しているドーピング領域がこのトランジスタのいわゆるドリフト領域である。トレンチの側壁に沿い、このドリフト領域を部分的に垂直に構成することによってトランジスタの長さを短くすることができる。この方法において不利であるのは、このトレンチ構造のエッジに阻止電圧を加えた場合に電位経過に不均一性が発生し、この不均一性によってこのトランジスタの阻止電圧が不所望にも低下してしまうことである。さらにドリフト領域の全体的な長さは短くならず、垂直部分と水平部分とに分かれるだけである。言い換えると、スイッチオン比抵抗（spezifische Einschaltwiderstand）Rsp ＝ Rdson／面積は低減されない。しかしながら所望されているのこのことである。ここではむしろ側壁は十分にドーピングされず、このトランジスタのスイッチオン比抵抗Rspと、ひいては面積使用量とが不所望にも増大してしまい得るのである。
【０００６】
別の方法は刊行物EP 0 837 509 A 1から公知である。この刊行物によれば、DMOSトランジスタにおいてLOCOS酸化物に下に自動調整のドリフト領域が形成される。不利であるのは、このドリフト領域のドーピングは酸化の前に入れられ、また酸化時に、酸化物に注入拡散されるドーピング材料の割合を不正確にしか決定できないことである。さらに酸化時の大きな熱負荷によってドーピング材料が極めて広く分散してしまい、この分散そのものにより、ドーピング材料濃度の精度が極めて不正確になってしまう。さらにそれ自体公知のいわゆる"RESURF"効果によって阻止電圧を高めるため、酸化物の下でシリコンの厚さを大きくする必要がある。略語"RESURF"は、"REduced SURFace field"を表す。電界低減は、ドリフト領域において電荷担体濃度を低減することによって得られる。これらすべてをまとめるとプロセスのばらつきによって不所望にもトランジスタの電気的パラメタのばらつきが増大してしまうのである。
【０００７】
ＤＭＯＳトランジスタの分野における発展の優先的な目標は、阻止電圧印加時に小さな電界強度を有する構造のサイズをさらに低減して、この素子内のブレークダウンに結び付く電荷担体の発生を回避することである。
【０００８】
ＤＭＯＳトランジスタにおける発展の別の目標は、小さなスイッチオン比抵抗を達成することである。これによって、DMOSトランジスタが全チップ面積のかなりの部分を必要とする集積回路において、この集積回路の面積使用量を低減する。
【特許文献１】DE 101 31 705 A1
【特許文献２】US 5 539 238
【特許文献３】EP 0 837 509 A 1
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の課題は、高い阻止電圧に対し、小さな面積でＤＭＯＳトランジスタを作製することのできる方法を提供することである。
【課題を解決するための手段】
【００１０】
この課題は、冒頭に述べた形式の方法において、本発明の請求項１により、上から行われるドーピング材料の少なくとも１つのインプランテーションによって、横方向を向いたドーピング材料濃度の勾配を底部領域に形成し、ここでこのインプランテーションは上記の底部領域の部分領域だけに行うようにすることによって解決される。
【００１１】
これまではドリフト領域内のドーピングプロフィールは、インプランテーションおよび／またはドライブインによって横方向に均一に形成されてきた。この手法により、ドーピングプロフィールを垂直方向には確かに正確に調整することができるが、横方向の濃度の変更はこの手法では行うことができない。しかしながらブレークダウン電圧を高め、抵抗を低減するために望ましいのは、ソース側よりもドレイン側においてドリフト領域を高濃度にドーピングすることである。また同様に有利であり得るのは、ドリフト領域の中央部を縁部よりも高濃度にドーピングすることである。これはここに記載した方法によって達成される。
【００１２】
新しいこの方法の重要な利点は、パラメタフィールド内でさらに最適化できることであり、ここでこのパラメタフィールドは、スイッチオン比抵抗Rspと、ブレークダウン電圧Vbreakと、ＳＯＡ（safe-operation-area）面の大きさおよび形状とによって実質的に決定される。このさらなる最適化の可能性は、トレンチ構造の底部領域においてドーピング濃度の横方向の勾配を形成することによって得られる。これにより、場合によっては、ソース側の側壁におけるドーピング材料の濃度がドレイン側の側壁と異なることに関連して、さらに全面積を低減してＤＭＯＳトランジスタを形成することができる。ここで上記のソース側側壁およびドレイン側側壁は上記の底部領域と共にこのトランジスタのドリフト領域を定める。さらにドーピング材料濃度をトレンチ構造の底部に沿って変えることにより、RESURF効果の使用および強度を殊に有利に最適化することができる。
【００１３】
底部のドーピングプロフィールにおける勾配は、RESURF効果に起因し、少なくともソース側側壁におけるドーピング経過に関連して阻止状態においても導通状態においても共に重大な影響をブレークダウン電圧に及ぼし、またその一方でドレイン側のドーピング材料経過はスイッチオン抵抗Rdsonに重大な影響を及ぼすため、トレンチ構造の底部にも沿ってドーピングプロフィールを電気的な要求に合わせることは殊に有利である。
【００１４】
ドレイン側側壁近くの底部領域を、ソース側側壁近くの底部領域よりも高濃度にドーピングすることは有利である。
【００１５】
このような構成によってスイッチオン抵抗Rspをさらに低減させることができる。
【００１６】
択一的に有利であるのは、底部領域の中央領域を、ドレイン側側壁および／またはソース側側壁の近くの縁部側の部分領域よりも高濃度にドーピングすることである。それはこのことが阻止電圧を結果的に高めることになる傾向を有するからである。
【００１７】
底部領域の部分領域に上からドーピング材料をインプランテーションする前に、この底部領域の相補的な部分領域をマスクによって覆うことも有利である。この際にさらに有利であるのは、自動調整のマスクプロセスステップを使用することである。別の有利な構成は、リソグラフィおよびエッチングによるパターン転写によってこのマスクを形成することである。このマスクのポジまたはネガをフォトレジスト層によって定めることも有利である。
【００１８】
これらの特徴により、ふつうのマスク技術によって再現可能な高い精度でドーピング材料濃度勾配を形成することができる。ここでこの通常のマスクステップは、問題なしにふつうのＤＭＯＳ製造方法に組み込むことができる。
【００１９】
さらに、ドリフト領域を定めるために行われるハードマスクの開口の後、この方法を実行すると有利である。
【００２０】
この時点には先行するまたは後続の方法ステップを変更することなしに所要の方法ステップを通常の製造方法に組み込むことができる。
【００２１】
また１実施形態では、場合によっては行われるLOCOS酸化の前に前記方法を実行する。
【００２２】
また、第１導電形の第１ウェル領域および第２導電形の第２ウェル領域を有する半導体基体において第２ウェル領域内にトレンチ構造を部分的または完全に形成することも有利である。
【００２３】
第２ウェルがソースの方向に延びていれば延びているほど、スイッチオン比抵抗Rspはそれだけ大きく低減される。それはトレンチ構造の底部領域および第２ウェルが、同じドーピングの極性を有するからである。同時にこのトランジスタは高いブレークダウン電圧を有する。それは第１および第２ウェルのドーピングの濃度は、ソースおよびドレインの領域の濃度よりも格段に低いからである。さらに２つのウェルはただ１つのマスクステップにおいてLOCOS酸化によって自動調整で作製可能である。この際に有利であるのは、第１ウェルを比較的深くかつ比較的長く打ち込んで、横方向のＰＮ接合部によりトレンチ構造の下にブレークダウン電圧を増大させるRESURF効果を形成することである。
【００２４】
さらに、トレンチ構造のドレイン側側壁とドレイン領域との間に間隔を形成することは有利であり、この間隔は有利には０．５マイクロメートルと４．０マイクロメートルとの間にある。
【００２５】
発明者の調査によって示されたのは、トレンチ構造のドレイン側側壁とドレイン領域との間のこの間隔がこの境界内にある場合、トランジスタのブレークダウンの領域において対称化が可能なことである。ここでは付加的なドレイン側抵抗により、発生する電圧降下によって、電流密度が局所的に過度に大きくなることが抑圧される。殊に移相変圧器（Querregler）に関連して上記のようなトランジスタにより、このようなＥＳＤ保護構造を作製することができる。
【００２６】
別の有利な実施形態では、トレンチ構造の側壁および底部領域に第１ウェル領域よりも高い濃度値のドーピングが形成される。
【００２７】
この構成により、スイッチオン比抵抗Rspが低減されるのと同時に、より高いRESURF効果と、ひいては阻止電圧の増大とが達成される。これに対してトレンチ構造のドレイン側側壁およびソース側側壁のドーピング濃度が等しいことによって、ドーピング材料を容易に入れることができ、またスイッチオン比抵抗Rspはわずかにしか増大しない。それはドレイン領域がトレンチ構造の側壁に直接続いてはじまっており、またドレイン側のドーピングの入り込む深さが、このトレンチ構造の深さの範囲にある限りは、ドーピング材料の個々の濃度が合計されるからである。
【００２８】
さらに、トレンチ構造の幅が０．５マイクロメートルと４．０マイクロメートルとの間の範囲にある場合にトレンチ構造の縦横比、すなわちトレンチ深さに対するトレンチ幅の比が０．５以上であると有利である。
【００２９】
壁部および底部に対して様々なドーピング濃度について発明者が行った調査によって示されたのは、トレンチ構造の縦横比および幅の絶対値が、与えられた値によって決定される区間内にあると有利なことである。
【００３０】
さらに、トレンチ構造の底部領域が表面よりも小さな幅を有する、すなわち下に向かって先細りになっていることは有利である。
【００３１】
このような構成により、トレンチ構造のエッジにおける電界強度の過度の増大が抑圧される。
【００３２】
さらに、トレンチ構造をＳＴＩエッチングによって形成し、絶縁性の材料、有利には酸化物によって充填すると有利である。
【００３３】
ドーピングは、シリコンエッチングの後はじめて、低インプランテーションエネルギーで行われ、また引き続いて高い負荷を伴う厚いLOCOS酸化物は形成されないため、わずかな垂直方向の区間で空間的に高濃度にドーピングされた複数の領域をトレンチ構造の底部の下に形成することができる。ここでこれら領域は、埋め込まれた低抵抗の電流路を構成する。さらにトランジスタの面積使用量が低減される。それは同時の熱負荷低減を伴う自動調整により、トレンチ構造に入れられるドーピング材料プロフィールのプロセスばらつきがLOCOS酸化と比べて低減されるからである。
【００３４】
択一的に有利であるのは、トレンチ構造をLOCOS酸化によって形成することである。
【００３５】
この場合にはトレンチ構造はＶトレンチエッチングによって形成され、またこれに続くLOCOS酸化において充填される。ここでこのLOCOS酸化は、わずかな熱負荷のために有利には高圧酸化よって作製される。側壁および底部のドーピングは、LOCOS酸化の前に行われ、入れられるドーピング材料の量は、酸化時に酸化物に注入拡散される分だけ増大される。
【００３６】
半導体基体が、半導体基板からなる表面層の下に絶縁性の中間層を有し、またＤＭＯＳトランジスタを半導体基板からなるこの表面層に形成することも有利である。
【００３７】
別の有利な実施形態の特徴は、半導体基板からなる表面層の厚さがトレンチ構造の下でこのトレンチ構造の深さの半分と５倍との間の範囲にあることである。
【００３８】
さらに、この方法が、半導体基体を有するＤＭＯＳトランジスタの作製方法内で使用されることは有利であり、ここでこの半導体基体は、第２導電形のドレイン領域およびソース領域を有する半導体基板からなる表面層と、ソース領域を包囲する第１導電形の第１ウェル領域と、ドレイン領域を包囲する第２導電形の第２ウェル領域とを有しており、半導体基体の半導体基板からなる表面層の表面にゲート領域が形成される。このゲート領域はソース領域から出発して完全に第１ウェル領域にわたって延在している。上記のトレンチ構造は半導体基体の表面から出発して、半導体基板からなる表面層に形成される。またトレンチ構造の底部領域に第２導電形のドーピング部が形成され、トレンチ構造のソース側の側壁には第２濃度値を有する第２導電形のドーピング部が形成され、トレンチ構造のドレイン側の側壁には第３濃度値を有する第２導電形のドーピング部が形成される。
【００３９】
発明者の調査によって示されたのは、本発明の方法により、殊に最後に述べた実施形態により作製したＤＭＯＳトランジスタは、誘導負荷を駆動する出力ドライバを有する阻止能力の高い集積回路を作製するのに殊に適していることである。このことは、絶縁性の中間層を有するシリコンウェハ、すなわちいわゆる"silicon on insulator"（ＳＯＩ）ウェハから作製されたＤＭＯＳトランジスタに一層当てはまることである。
【００４０】
別の利点は、以下の説明および添付の図面から得られる。
【００４１】
上述した特徴および以下にさらに説明する特徴は、それぞれ示した組み合わせにおいてだけではなく、別の組み合わせにおいても、または独立して、本発明の枠を越えるなく使用可能である。
【実施例】
【００４２】
本発明の実施例を図面に示し、以下で詳しく説明する。
【００４３】
図１には絶縁性の中間層１４上に半導体基板１２を有する半導体基体１０が示されている。このような半導体基体１０の典型的な例は、“silicon on insulator”（ＳＯＩ）ウェハである。ここでこの絶縁性の中間層１４は通例、２酸化シリコンによって実現される。ＤＭＯＳトランジスタを作製するため、最初に第１のウェル領域１６と、第２のウェル領域１８とをシリコン半導体基体１０に形成する。ここでこれらの２つのウェル領域１６，１８をドーピングして、相異なる導電形が調整されるようにする。Ｐ導電形に対して、第１ウェル領域１６に例えばアクセプタ（３価の置換型不純物、例えばホウ素原子）をドーピングする。同様に第２ウェル領域１８にもドナー（ヒ素またはリンのような５価の置換型不純物）をドーピングしてＮドーピング部を形成する。
【００４４】
ウェル領域１６，１８は、フォトレジスト層におけるマスクによってリソグラフィ式に決定される。湿式化学的なエッチングステップにより、レジスト窓の酸化物がシリコン表面まで開けられる。むき出しのケイ素表面を散乱酸化物（Streuoxid）で覆った後、イオンインプランテーションによるドーピングが行われる。インプランテーションステップにはキュアリングおよび活性化プロシージャが続き、このプロシージャではドーピング材料原子が深く注入拡散されて活性化される。ＳＯＩウェハの例では、ドーピング材料原子は拡散過程によって有利には絶縁性の酸化物層１４まで下方に追いやられる。この際に有利であるのは、第１ウェル領域を比較的長く打ち込んで、RESURF効果を強化しひいてはブレークダウン電圧を所望のように高める横方向のＰＮ接合部を後に形成すべきトレンチ構造の下に得ることである。図２にはこのようなＰＮ接合部１９が示されているが、ここでは横方向のコンポーネントは顕著に表されていない。
【００４５】
さらに別のプロセスステップでは、例えば窒化物および／または酸化物からなる一種のハードマスク２０において開口部２１がエッチングによって開けられる。エッチング窓はここでもフォトレジストマスクによって決定される。引き続いて開口部２１を通してドーピング材料（ドナー）がインプランテーションされ、これが熱キュアリングおよび活性化ステップ（ドライブイン）により、拡散過程によって半導体基体１０に打ち込まれて、この打ち込みの後、半導体基体１０におけるドーピングプロフィール２２が開口部２１の下で調整される。
【００４６】
ドーピング領域２２の側方の縁部領域において相異なる濃度を形成するため、ドーピング材料原子のインプランテーションを例えば６０°の傾斜角で行うことができる。つぎのプロセスステップでは、ドーピング領域２２がある程度くり抜かれる。すなわち、トレンチ構造２６が形成されるのであり、これは例えば、異方性ＳＴＩ（shallow trench isolation）エッチングによって得ることができる。"shallow trench isolation"技術では異方性エッチングプロセスにより、窒化物保護層によって覆われた領域間にトレンチが形成され、後に酸化ケイ素またはポリシリコンなどの絶縁性の材料で充填される。ここでトレンチは、１以下の縦横比、すなわちトレンチ幅に対するトレンチ深さの比が１以下の場合に本発明の意味で平らであるとする。言い換えると、平らなトレンチとはその深さよりも幅が大きいトレンチのことである。
【００４７】
トレンチ構造２６を形成した後は、前に形成したドーピング領域２２のうち、１つずつのソース側側方領域２９と、底部領域３０と、ドレイン側側方領域３３とが残る。
【００４８】
トレンチ構造２６の形成には、トレンチ構造２６の底部領域３０と、側方領域２９，３３とにおいて所望のドーピング材料プロフィールを決定する別のステップが続く。底部領域３０に横方向のドーピング材料濃度勾配を形成するための所定の開始状態を得るため、ＳＴＩエッチングを下に向かって行って、場合によってまだ存在する底部領域３０のドーピング材料を完全に取り除くようにすることができる。この場合にこの時点までに入れられたドーピングは、側壁２８，３２におけるドーピング材料濃度だけを決定するが、底部領域３０におけるドーピングは決定しない。側方領域２８および３２のドーピングを大きく変化させることなく底部領域３０をドーピングできるようにするため、まず薄い散乱酸化物で側壁を覆うことによって側壁２８および３２に保護層を形成する。
【００４９】
この酸化ステップにより、第１のインプランテーションステップから得られて残っている側壁２８および３２のドーピング材料が、同時に一層深い領域に注入拡散される。ここでソース側に第１ドーピング材料濃度を有する第１領域２９と、ドレイン側に第２ドーピング材料濃度を有する第２領域３３とが形成される。インプランテーションが例えばドレイン側の領域３３の方向に優先される傾斜角の下でこのインプランテーションが行われた場合、第１ドーピング材料濃度は殊に第２ドーピング材料濃度とは異なる。
【００５０】
以下では図３に関連して、底部領域３０の表面の下に位置し横方向にドーピング材料濃度勾配を有する底部領域３０をこの底部領域３０においてどのように形成するかを説明する。
【００５１】
このためにまずフォトレジストマスク３４を形成する。これは底部領域３０を部分的にしか覆わない。あらかじめ決定したドーピング材料量を上から垂直にインプランテーションすることによってソース側底部領域３８およびドレイン側底部領域４０が得られ、ここで両方の部分領域３８，４０のドーピング材料濃度は互いに異なる。この付加的なマスクステップは、開口されたハードマスクに結合されて、ドリフト領域を決定する。LOCOSプロセスの場合、LOCOS酸化をまだ行っていないうちにインプランテーションマスクによってドリフト領域の領域が付加的にインプランテーションされる。ＳＴＩプロセスの場合、ドリフト領域の底部インプランテーションの前または後にドリフト領域の領域を付加的にインプランテーションする。すなわち上記のいずれの場合においてもマスクによってドリフト領域の一部を覆い、開いた領域を付加的にドーピングする。つぎに別のプロセスにおいて右にドレイン領域が、また左にソース領域がそれぞれ得られる。
【００５２】
図３に示した配置では、最初のうちは覆われている底部領域３８から最初のうちは覆われていない底部領域４０の方向を向いたドーピング材料濃度勾配３６が得られ、ここでこの底部領域４０には一層高いドーピング材料濃度がインプランテーションされている。すでに述べたように底部領域に対するドーピング材料のインプランテーションは、上から垂直に、すなわちこのインプランテーション方向を示す矢印４２に平行に行われる。自明であるのは、フォトマスク３４がそれぞれ底部領域３０において横方向に移動される別のマスクおよびインプランテーションステップにより、底部領域３０における横方向のドーピング材料変化をほとんど任意の細かさのステップ幅で得ることができる。
【００５３】
有利にもここでは、開口部の一方の側がそれぞれ自動調整されてハードマスク２０のエッジ３１に位置することになる。この際にマスクを必ずしもフォトレジストから構成する必要はない。このマスクは別の材料から構成することも可能である。さらに自明であるのは、上記の勾配を矢印３６とは逆平行にも調整できることである。別に択一的に可能であるのは、底部領域３０の中央の部分領域をこの中央の部分領域と側壁２８，３２との間の縁部領域よりも多くドーピングすることである。言い換えると、ドレイン側を付加的にドーピングする代わりにドリフト領域の中央を付加的にドーピングすることも可能なのである。
【００５４】
それ自体公知の別のプロセスステップにより、図１〜３に関連して説明した構造が引き続いて処理されてＤＭＯＳトランジスタが得られる。これを図４に示す。このため、例えば最初に、まだ開口されているトレンチ構造２６に絶縁性材料、例えばＣＶＤ酸化物４３（ＣＶＤ＝chemical vapor depostion）を充填し、トレンチ構造２６の表面をＣＭＰステップ（ＣＭＰ＝chemical mechanical polishing）によって平坦化する。トレンチ構造の充填は有利には、コンポーネントボックスを決定する別のトレンチ構造の充填と共に行う。
【００５５】
別のプロセスステップではゲート領域４４，ドレイン領域４６およびソース領域５６が決定され、これらの領域にパッシベーション酸化層４８が設けられ、これらの領域が金属コンタクト５０，５２および５４を介し、コンタクト窓プロセスによって導体路システムに接続される。トレンチ絶縁部を有するＳＯＩウェハを使用することによって、作製したトランジスタは個々に互いに絶縁されたコンポーネントボックスに配置される。
【００５６】
ドレイン領域４６は有利にはつぎのように決定される。すなわちこのドレイン領域がトレンチ構造２６のドレイン側側壁３２に直に接するように定められるのである。この結果、ドレイン側の第２領域３３およびドレイン領域４６におけるドーピング材料濃度が合計される。ソース領域５６は有利にはつぎのように決定される。すなわちこのソース領域がＰウェル領域１６に包囲されるように決定され、ここでＰウェル１６は横方向にＮウェル１８に直に接している。
【００５７】
図４のハッチの方向はそれぞれドーピングの極性を示している。負の極性を有する領域は、左上から右下の線によってハッチングされており、正の極性を有する領域は、左下から右上の線によってハッチングされている。各極性を交換できることは自明である。さらに各領域におけるドーピング材料の濃度の高さはハッチの密度によって示されている。
【００５８】
最後にＤＭＯＳトランジスタを作製する一連のプロセスが示されており、ここでは既知のプロセスの流れに基づき、ドリフト領域における横方向の所望の濃度プロフィールが、上から行われる１つまたは複数のインプランテーションによって付加的に形成される。このような一連のプロセスによって集積回路用の複数のＮおよびＰ−ＤＭＯＳトランジスタを同時に作製することができる。
【００５９】
本発明の方法は、バルク基板にＤＭＯＳトランジスタを作製するのにも使用可能である。しかしながらこのＤＭＯＳトランジスタは有利には、絶縁性の中間層を有するウェハの半導体基板からなる表面層に形成される。ここで有利であるのは、トレンチ構造の下に残る半導体基板１２からなる表面層の厚さが、トレンチ構造の深さの半分と、５倍との間にある場合である。さらに２つのウェル領域１６，１８が直に絶縁性の中間層１４に接して、寄生容量が抑圧されると有利である。
【００６０】
さらに半導体基板１２の所要の層厚が数ナノメートルの範囲にあると有利である。それはトレンチ構造の底部に続いて、高濃度にドーピングされ埋められるチャネルを構成すると、垂直方向の大きさがわずかになるからである。
【図面の簡単な説明】
【００６１】
【図１】本発明の方法の１実施例において、ベースとして利用されるＳＯＩウェハの１部分を示す図である。
【図２】図１のＳＯＩウェハをこの方法の後のステージにおいて示す図である。
【図３】ドリフト領域の底部にドーピング材料濃度勾配を形成するマスキングステップを示す図である。
【図４】結果的に得られるドーピング層の断面図である。
【符号の説明】
【００６２】
１０  半導体基体
１２  半導体基板
１４  絶縁中間層
１６  第１ウェル領域
１８  第２ウェル領域
１９  ＰＮ接合部
２０  ハードマスク
２１  開口部
２２  ドーピング材料プロフィール、ドーピング領域
２８  側壁
２９  ソース側側方領域
３０  底部領域
３１  ハードマスクのエッジ
３２  側壁
３３  ドレイン側側方領域
３４  フォトレジストマスク
３６  ドーピング材料濃度勾配を示す矢印
３８  ソース側底部領域
４０  ドレイン側底部領域
４２  底部領域に対するドーピング材料のインプランテーション方向を示す矢印
４３  絶縁性材料
４４  ゲート領域
４６  ドレイン領域
４８  パッシベーション酸化層
５０，５２，５３  金属コンタクト
５６  ソース領域
【図１】
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【図２】
2005094012.tif 000004
【図３】
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【図４】
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