(57)【要約】【課題】差動信号の出力回路において、出力信号波形にリンギングが生ずるのを防止し、波形品質の劣化や、ＥＭＩノイズの発生を防止することが可能な半導体装置を提供すること。【解決手段】半導体チップ５０又は５０Ａ内に構成される差動信号出力回路であって、差動信号が出力する一対の信号線３０，４０のそれぞれの信号線の出力端子１２，１３と該出力端子がそれぞれ接続するパッド３１，４１との間に抵抗Ｒ，Ｒを挿入する。抵抗Ｒ，Ｒは半導体チップ５０又は５０Ａの内部に設けるものであって、特に、ボンディングワイヤやリードフレーム等のインダクタンス成分Ｌと配線容量等の容量成分Ｃの間に抵抗成分Ｒ，Ｒを入れると、非常に効果がある。【選択図】    図１
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【特許請求の範囲】
【請求項１】
半導体チップ内に配設され、一対の出力端子から差動信号を送出する出力回路と、前記半導体チップにおいて、前記一対の出力端子と半導体チップの外部回路に接続される一対のパッドとの間に配設され、配線に基づくインダクタンス成分及び容量成分を有し、前記差動信号を前記一対のパッドに導く一対の信号線と、を具備した半導体装置であって、
前記一対の信号線上にそれぞれ直列に抵抗を設けたことを特徴とする半導体装置。
【請求項２】
半導体チップ内に配設され、一対の出力端子から差動信号を送出する出力回路と、前記半導体チップにおいて、前記一対の出力端子と半導体チップの外部回路に接続される一対のパッドとの間に配設され、配線に基づくインダクタンス成分及び容量成分を有し、前記差動信号を前記一対のパッドに導く一対の信号線と、を具備した半導体装置であって、
前記出力回路の内部にあって、前記一対の出力端子までの一対の出力信号線上にそれぞれ直列に抵抗を設けたことを特徴とする半導体装置。
【請求項３】
半導体チップ内に配設され、一対の出力端子から差動信号を送出する出力回路と、前記半導体チップにおいて、前記一対の出力端子と半導体チップの外部回路に接続される一対のパッドとの間に配設され、配線に基づくインダクタンス成分及び容量成分を有し、前記差動信号を前記一対のパッドに導く一対の信号線と、前記一対の信号線上に設けられて、前記一対のパッドに接続する前記外部回路とのインタフェース機能を備えたＩ／Ｏセルと、を具備した半導体装置であって、
前記Ｉ／Ｏセルと前記一対のパッドとの間の信号線上に直列に抵抗を設けたことを特徴とする半導体装置。
【請求項４】
前記抵抗は、半導体プロセスで作成されるポリシリコン抵抗又は拡散抵抗であることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、差動信号伝送におけるＥＭＩノイズを低減する半導体装置に関する。
【背景技術】
【０００２】
近年、高速データ伝送を支える技術として、ＬＶＤＳ（低電圧差動信号、Low Voltage Differential Signalの略），ＲＳＤＳ（低減振幅差動信号、Reduced Swing Differential Signalの略）），Ｍｉｎｉ‐ＬＶＤＳなどの小振幅差動信号伝送が注目されている。
【０００３】
ＬＶＤＳは、例えば、パソコンのグラフィックスコントローラから液晶パネルの間を伝送する規格である。また、ＲＳＤＳは、ＬＶＤＳの受信回路に小振幅差動信号で送られてきたものを、液晶パネルの表示タイミングを調整回路で調節した後、もう一度小振幅差動信号で出力し直し、液晶パネルにおけるソースドライバと呼ばれる受信回路まで伝送する規格である。
【０００４】
これらの伝送方式は、画像などのデータ信号やクロック信号の伝送に用いられ、小振幅の差動信号で伝送するものなので、ＥＭＩ（電磁的障害、ElectroMagnetic Interferenceの略）ノイズが出にくい、外来ノイズに強いという特徴がある。
【０００５】
一方、集積回路が形成されたシリコン等の半導体チップを含む半導体装置において、外部回路とのインタフェース機能を備える入出力セル（以下、Ｉ／Ｏセルという）がチップの外縁部に配置される場合がある。この場合、これらＩ／Ｏセルよりさらに外周となる部分に、外部回路と電気的に接続するための電極としてのパッドが配置されることになる。各パッドは、対応するＩ／Ｏセルと電気的に接続される。Ｉ／Ｏセルは、半導体チップ内に形成された集積回路と外部回路とを接続するもので、例えば、外部の静電気から内部のチップを保護するための静電保護回路を含んでいることもある。
【特許文献１】特開２０００−７６８８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、例えばＲＳＤＳのような差動信号の出力回路において、その出力信号ラインには静電保護素子や配線容量等が付き、更にリードフレーム及びボンディングワイヤ等のインダクタンスが等価的に直列に挿入されている。ＲＳＤＳ出力回路の出力信号波形はこれらの原因により、立ち上り，立ち下り時にリンギング波形となり波形品質が劣化し、その信号の高周波成分によりＥＭＩノイズが大きく出るという問題がある。
【０００７】
そこで、本発明は、上記の問題に鑑みてなされたもので、差動信号の出力回路において、出力信号波形にリンギングが生ずるのを防止し、波形品質の劣化や、ＥＭＩノイズの発生を防止することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明による半導体装置は、半導体チップ内に配設され、一対の出力端子から差動信号を送出する出力回路と、前記半導体チップにおいて、前記一対の出力端子と半導体チップの外部回路に接続される一対のパッドとの間に配設され、配線に基づくインダクタンス成分及び容量成分を有し、前記差動信号を前記一対のパッドに導く一対の信号線と、を具備した半導体装置であって、 前記一対の信号線上にそれぞれ直列に抵抗を設けたことを特徴とするものである。
【０００９】
本発明のこのような構成によれば、半導体チップの外縁部に配設される電極であるパッドのチップ内側部分には、外部回路との接続に用いられるリードフレームやボンディングワイヤ等のインダクタンスとチップ内部の配線容量（さらに静電保護素子がある場合にはその容量）等とが存在しており、それらによるインピーダンスの存在に基づき、出力信号波形の立ち上り，立ち下りにリンギングが生ずるが、出力回路の差動信号の出力端子とパッド間に抵抗を入れることにより、前記インダクタンスと前記容量との間に抵抗が挿入されることになり、リンギングを抑える上で非常に効果がある。その結果、波形品質の劣化や、ＥＭＩノイズの発生を防止することが可能となる。しかも、チップの外部に抵抗を設ける構成に比べて、チップ内部に抵抗を設ける構成であるので、製造コストも安価に済むメリットがある。何故なら、チップ内部に抵抗を設ける方が通常の半導体の製造工程でトランジスタを作り込むの同時に抵抗を作成でき、特別な製造プロセスを用意する必要がないためであり、これに対して、チップの外部に抵抗を設ける構成では、配線パターンごとに抵抗を入れたプリントパターンを作成しなければならず、コスト的に高くなる。
【００１０】
本発明による半導体装置は、半導体チップ内に配設され、一対の出力端子から差動信号を送出する出力回路と、前記半導体チップにおいて、前記一対の出力端子と半導体チップの外部回路に接続される一対のパッドとの間に配設され、配線に基づくインダクタンス成分及び容量成分を有し、前記差動信号を前記一対のパッドに導く一対の信号線と、を具備した半導体装置であって、前記出力回路の内部にあって、前記一対の出力端子までの一対の出力信号線上にそれぞれ直列に抵抗を設けたことを特徴とする。
【００１１】
本発明のこのような構成によれば、半導体チップの外縁部に配設される電極であるパッドのチップ内側部分には、外部回路との接続に用いられるリードフレームやボンディングワイヤ等のインダクタンスとチップ内部の配線容量（さらに静電保護素子がある場合にはその容量）等とが存在しており、それらによるインピーダンスの存在に基づき、出力信号波形の立ち上り，立ち下りにリンギングが生ずるが、出力回路の内部にあって、その一対の出力端子までの出力信号線上に直列に抵抗を入れることにより、ダンピング効果が得られ、リンギングを抑えるのに効果がある。その結果、波形品質の劣化や、ＥＭＩノイズの発生を軽減することができる。しかも、チップの外部に抵抗を設ける構成に比べて、チップ内部に抵抗を設ける構成であるので、製造コストも安価に済むメリットがある。
【００１２】
本発明による半導体装置は、半導体チップ内に配設され、一対の出力端子から差動信号を送出する出力回路と、前記半導体チップにおいて、前記一対の出力端子と半導体チップの外部回路に接続される一対のパッドとの間に配設され、配線に基づくインダクタンス成分及び容量成分を有し、前記差動信号を前記一対のパッドに導く一対の信号線と、前記一対の信号線上に設けられて、前記一対のパッドに接続する前記外部回路とのインタフェース機能を備えたＩ／Ｏセルと、を具備した半導体装置であって、前記Ｉ／Ｏセルと前記一対のパッドとの間の信号線上に直列に抵抗を設けたことを特徴とする。
【００１３】
本発明のこのような構成によれば、パッドは、対応するＩ／Ｏセルと電気的に接続され、Ｉ／Ｏセルは半導体チップ内に形成された集積回路（出力回路を含む内部セル）と外部回路とを接続し、外部の静電気から内部の集積回路を保護するための静電保護素子を含んでいることが多いので、半導体チップ内にＩ／Ｏセルが配設されている場合には、静電保護素子の容量成分が外部回路との接続に用いられるリードフレームやボンディングワイヤ等のインダクタンスと共振してリンギングを生ずるが、このリンギングをＩ／Ｏセルとパッド間の抵抗成分で効果的に抑えることが可能となる。
【００１４】
また、本発明において、前記抵抗は、半導体プロセスで作成されるポリシリコン抵抗又は拡散抵抗であることを特徴とする。
【００１５】
このような構成によれば、通常の半導体プロセスで不純物導入によって抵抗としてのポリシリコン抵抗又は拡散抵抗を形成することができる。
【発明を実施するための最良の形態】
【００１６】
発明の実施の形態について図面を参照して説明する。
【実施例１】
【００１７】
図１は本発明の実施例１の半導体装置におけるＲＳＤＳ回路の等価回路図を示している。
【００１８】
図１に示すＲＳＤＳ回路において、差動信号を送信するＲＳＤＳ出力回路（以下、ドライバ）１０と送信されてくる差動信号を受信するＲＳＤＳ受信回路（以下、レシーバ）２０の間を、特性インピーダンス５０Ωの往路信号線３０と復路信号線４０により結び、信号線３０，４０をレシーバ２０の入力側において１００Ωの抵抗２１で終端している。ドライバ１０は、約４mAの電流を駆動し、終端抵抗２１において約４００mVの電圧を発生する。往路信号線３０と復路信号線４０は電気的特性が等しい、いわゆる平衡伝送路を形成しており、ＲＳＤＳ回路ではこの２本の伝送路により１つの信号の伝送を行うようになっている。ドライバ１０は入力端子１１からのシングルエンドの入力信号に基づいて、往路信号線３０、復路信号線４０の間に電位差を生ずるような互いに反転関係の差動信号を生成して出力する。これに対して、レシーバ２０は往路信号線３０、復路信号線４０の間に出力された差動信号をコンパレータで受け、シングルエンド信号に変換して出力端子２２より出力する。
【００１９】
ＲＳＤＳは、ドライバ１０側で発生した信号電流Ｉｓを、往路信号線３０と復路信号線４０の平衡伝送線と、レシーバ２０側の終端抵抗２１とに流すことにより、終端抵抗２１の部分に信号電圧を発生させて信号を伝送する。信号の“１”、“０”（或いはＨ，Ｌレベル）は、ドライバ１０側で信号電流Ｉｓの流れる向きを切り替えることにより伝送し、レシーバ２０側でその向きを信号電圧の大小として検出することにより識別する。ＲＳＤＳでは、図２に示すようにコモンレベルが１．３Ｖであり、‘０’が１．１Ｖ、‘１’が１．５Ｖとされる小振幅の差動信号で伝送される。この構成によれば、往路信号線３０および復路信号線４０のそれぞれを流れる信号電流Ｉｓは、大きさが同じで、向きが逆であるため、平衡伝送線全体の電流により生成される磁界が互いにキャンセルされる。その結果、伝送系の電流変動（立ち上り，立ち下がり等）によって生じるＥＭＩノイズが小さくなり、隣接ポート間の伝送線同士の干渉やＬＳＩ間の同時スイッチング干渉が小さいため高速信号の伝送に適していると言うことができる。
【００２０】
ところで、ドライバ１０において、符号１１はシングルエンド信号が入力される入力端子、１２，１３はドライバ本体で変換された差動信号を往路，復路信号線３０，４０にそれぞれ接続するドライバ１０の出力端子である。この出力端子１２，１３と、チップ外部の外部回路を接続するパッドに対応する端子３１，４１との間には、外部回路との接続に用いられるリードフレームやボンディングワイヤ等のインダクタンスＬと、チップ内部の配線容量Ｃ等（静電保護素子がある場合にはその容量Ｃも含む）とが存在している。これらのインダクタンスＬや容量Ｃに基づいて、ドライバ１０から信号線３０，４０に出力される差動信号波形の立ち上り，立ち下りには図２(A)に示すようなリンギングが生ずるが、ドライバ１０の差動信号の出力端子１２，１３とパッド３１，４１との間に抵抗Ｒ，Ｒ（点線枠にて示す）を入れることにより、前記インダクタンスＬと前記容量Ｃとの間に抵抗が挿入され、図２(B)に示すようにリンギングの抑圧された出力波形を得ることができる。その結果、波形品質の劣化や、ＥＭＩノイズの発生を防止することができる。
【００２１】
図３はリンギングの抑制効果を示したものであり、点線にて示す波形は図１の等価回路から抵抗Ｒ，Ｒを無くした場合の従来の出力波形であり、立ち上がり，立ち下がり時にリンギングが生じている。実線にて示す波形が、図１のように抵抗Ｒ，Ｒが入った状態での、本発明によるリンギングの抑圧された出力波形である。
【００２２】
図４は、上記ドライバが搭載されたシリコン等の半導体チップ５０を樹脂パッケージ６０に収納した状態で、パッケージの上面側を取り去ったものを示している。半導体チップ５０は、ドライバを含む集積回路が形成された内部セル領域７０より外周となる部分に、外部回路と電気的に接続するための電極となるパッド領域８０が形成されている。図１と対応させれば、図１の端子３１，４１に相当するパッドが図４上に同符号３１，４１で示してある。そして、さらに外周部分を形成する樹脂パッケージ６０には、プリント基板に半田付け等して電気的に接続するための銅等のリードフレーム９０が複数本設けられている。パッド領域８０のパッドと対応するリードフレーム９０とは、金等のボンディングワイヤ１００で電気的に接続されている。
【００２３】
図５は、半導体チップの他の構成例を示すもので、上記ドライバが搭載されたシリコン等の半導体チップ５０Ａを樹脂パッケージ６０に収納した状態で、パッケージの上面側を取り去ったものを示している。半導体チップ５０Ａは、ドライバを含む集積回路が形成された内部セル領域７０より外周となる部分に、外部回路とのインタフェース機能を備えるＩ／Ｏセル領域１１０がチップの外縁部に配置されている。この場合、これらＩ／Ｏセルの領域よりさらに外周となる部分に、外部回路と電気的に接続するための電極としてのパッド領域８０が配置されている。各パッドは、対応するＩ／Ｏセルと電気的に接続される。Ｉ／Ｏセルは、半導体チップ５０Ａ内に形成された集積回路（内部セル）と外部回路とを接続するもので、例えば、外部の静電気から内部のチップを保護するための静電保護回路を含んでいる。その他の構成及び対応は、図４と同様である。
【００２４】
半導体チップ５０又は５０ＡのＩ／Ｏセルは、チップ外部からの信号を受け取る入力セルやチップ外部へ信号を伝播する出力セルとを有して構成されている。
【００２５】
半導体チップ５０又は５０Ａの内部セル領域７０は、例えば、ＬＶＤＳの受信回路と、タイミング調整回路と、ＲＳＤＳの出力回路とを含んだ回路部で構成されていても良い。このような回路部では、入力信号として小振幅差動信号でＬＶＤＳの受信回路に送られてきたものを、ＲＳＤＳの出力回路でシングルエンド信号に変換し、液晶パネルの表示タイミングをタイミング調整回路で調節した後、ＲＳＤＳの出力回路でもう一度小振幅差動信号で出力し直し、外部回路である、液晶パネルにおけるソースドライバと呼ばれる受信回路に送信する動作を行なう。
【００２６】
なお、図４及び図５では半導体チップ５０又は５０Ａのパッド（３１，４１）に対してボンディングワイヤ１００でリードフレーム９０を接続するパッケージと構成なっている（この場合はパッドにリードフレームやボンディングワイヤによるインダクタンスが生ずる）が、半導体チップ５０又は５０Ａのパッド（３１，４１）に対してボンディングワイヤ１００でリードフレーム９０を接続するパッケージ構成とせずに、半導体チップ５０又は５０Ａのパッド（３１，４１）に金属バンプを設けてプリント基板に直付けする構成とする場合には、パッドにバンプによるインダクタンス成分を生ずることになる。
【実施例２】
【００２７】
図６は本発明の実施例２の半導体装置における要部を示す回路図である。
【００２８】
図６(A)は、入力セルの付近を示すもので、静電保護回路を含んだ入力セル領域１１０ａ内の、パッド領域８０側にリンギング発生を防止するための抵抗Ｒ1を配設した構成とするものである。
【００２９】
入力セル領域１１０ａ内の静電保護回路としては、電源電圧ＶDDと基準電位点GND（電位ＶSS）との間に逆向きにダイオードＤ1，Ｄ2を直列に接続した構成となっている。ダイオードＤ1，Ｄ2は容量成分を有している。そして、ダイオードＤ1，Ｄ2の接続点とパッド領域８０の間にリンギング抑圧用の抵抗Ｒ1を接続している。
【００３０】
パッド領域８０のパッドから入力した信号は、リンギング抑圧用の抵抗Ｒ1を有する入力セル領域１１０ａを通過して内部セル領域７０内の回路部に入力されることになる。
【００３１】
図６(B)は、出力セルの付近を示すもので、静電保護回路を含んだ出力セル領域１１０ｂ内の、パッド領域８０側にリンギング発生を防止するための抵抗Ｒ2を配設した構成とするものである。
【００３２】
出力セル領域１１０ｂ内の静電保護回路についても、電源電圧ＶDDと基準電位点GND（電位ＶSS）との間に逆向きにダイオードＤ3，Ｄ4を直列に接続した構成となっている。ダイオードＤ3，Ｄ4も容量成分を有している。そして、ダイオードＤ3，Ｄ4の接続点とパッド領域８０の間にリンギング抑圧用の抵抗Ｒ2を接続している。
【００３３】
内部セル領域７０内の回路、例えば差動信号の出力回路から出力された差動信号は、リンギング抑圧用の抵抗Ｒ2を有する出力セル領域１１０ｂを通過してパッド領域８０の対応するパッドに出力されることになる。
【００３４】
本発明の実施例２によれば、パッドは、対応するＩ／Ｏセルと電気的に接続され、Ｉ／Ｏセルは外部の静電気から内部の集積回路を保護するための静電保護素子を含んでいることが多いので、半導体チップ内にＩ／Ｏセルが配設されている場合には、静電保護素子の容量成分が外部回路との接続に用いられるリードフレームやボンディングワイヤ等のインダクタンスと共振してリンギングを生ずるが、このリンギングをＩ／Ｏセルとパッド間の抵抗成分で効果的に抑えることが可能となる。
【実施例３】
【００３５】
図７は本発明の実施例３の半導体装置におけるＲＳＤＳ出力回路の等価回路図を示している。
【００３６】
図７に示す半導体装置は、図１の半導体装置の場合とは異なり、ＲＳＤＳ出力回路であるドライバ１０Ａの内部の一対の出力信号線にそれぞれ直列にリンギング抑圧用抵抗Ｒ，Ｒを挿入したものである。図１の構成で、Ｉ／Ｏセル領域に相当する位置に抵抗Ｒ，Ｒを設けていたのとは、抵抗の配設位置が異なっている。すなわち、ドライバ１０Ａは、ドライバ本体の前後に入力端子１１，出力端子１２，１３を備え、ドライバ本体と出力端子１２，１３との間に、リンギング抑圧用の抵抗Ｒ，Ｒを設けている。
【００３７】
このような構成であっても、ドライバ１０Ａを含む半導体チップから出力される出力波形は、図８の実線に示すようにリンギングの抑圧された波形となる。
【００３８】
図８はリンギングの抑制効果を示したものであり、点線にて示す波形は図７の等価回路から抵抗Ｒ，Ｒを無くした場合の従来の出力波形であり、リンギングが生じている。実線にて示す波形が、図７のように抵抗Ｒ，Ｒが入った状態での、本発明によるリンギングの抑圧された出力波形である。
【００３９】
尚、本発明において、リンギング抑圧用に挿入する抵抗は、半導体製造プロセスで作成されるポリシリコン抵抗又は拡散抵抗で形成することができる。
【００４０】
このようにすれば、通常の半導体製造工程で不純物導入によって抵抗としてのポリシリコン抵抗又は拡散抵抗を形成することができる一方、通常の半導体の製造工程でトランジスタを作り込むの同時に作成でき、特別なプロセスを設ける必要がない。
【００４１】
以上述べたように本発明の実施の形態によれば、差動信号の出力回路において、半導体チップの外縁部に配設される電極であるパッドにおけるチップ内側部分には、外部回路との接続に用いられるリードフレームやボンディングワイヤ等のインダクタンスとチップ内部の配線容量（さらに静電保護回路がある場合にはその容量）とが存在しており、それらのインピーダンスの存在に基づき、出力信号波形の立ち上り，立ち下りにリンギングが生ずるが、出力回路の差動信号の出力端子とパッド間に抵抗を入れ、若しくは静電保護回路を含んだＩ／Ｏセルが存在する場合にはＩ／Ｏセルとパッド間に抵抗を入れることにより、前記インダクタンスと前記容量との間に抵抗が挿入されることになり、リンギングを抑える上で非常に効果がある。その結果、波形品質の劣化や、ＥＭＩノイズの発生を防止することが可能となる。しかも、チップの外部に抵抗を設ける構成に比べて、チップ内部に抵抗を設ける構成となるので、半導体チップの製造プロセスで同時に作成できるので、製造コストも安価に済むメリットがある。
【００４２】
特に、Ｉ／Ｏセルが存在する構成の場合は、Ｉ／Ｏセルは半導体チップ内に形成された集積回路と外部回路とを接続し、外部の静電気から内部のチップを保護するための静電保護回路を含んでいることが多いので、静電保護回路の容量が外部回路との接続に用いられるリードフレームやボンディングワイヤ等のインダクタンスと共振してリンギングを生ずるが、このリンギングを抵抗成分で効果的に抑えることが可能となる。
【００４３】
以上述べたように本発明の半導体装置によれば、差動信号の出力回路及び出力される差動信号を一対の信号線を介して一対のパッドに導く構成の半導体装置において、出力信号波形にリンギングが生ずるのを防止し、波形品質の劣化や、ＥＭＩノイズの発生を防止することが可能となる。
【００４４】
本発明は、以上述べた実施の形態に限るものではなく、本発明の要旨を変えない範囲で各実施の形態を適宜変更して実施することができる。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施例１の半導体装置におけるＲＳＤＳ回路の等価回路図。
【図２】ＲＳＤＳにおいて伝送される小振幅の差動信号を説明する図。
【図３】図１の実施例におけるリンギングの抑制効果を示す図。
【図４】半導体チップの一構成例を示す図。
【図５】半導体チップの他の構成例を示す図。
【図６】本発明の実施例２の半導体装置における要部を示す回路図。
【図７】本発明の実施例３の半導体装置におけるＲＳＤＳ出力回路の等価回路図。
【図８】図７の実施例におけるリンギングの抑制効果を示す図。
【符号の説明】
【００４６】
１０，１０Ａ…ＲＳＤＳ出力回路（差動信号出力回路）、３０，４０…信号線、３１，４１…パッド、８０…パッド領域、９０…リードフレーム、１００…ボンディングワイヤ、１１０…Ｉ／Ｏセル領域、Ｌ…インダクタンス、Ｃ…容量、Ｒ…抵抗。  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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