(57)【要約】      （修正有）【課題】集積回路においてデラミネーションを軽減するおよびまたは除去する銅相互接続構造の形成方法を実現する。【解決手段】低誘電率誘電体層１００内に複数個のバイア１２０が最短間隔Xvで形成される。バイアの上の低誘電率誘電体層内にトレンチ（R1）が形成される。トレンチの端はトレンチの端に最も近いバイアの端αから最短距離XT0だけ延びている。トレンチの深さはバイアを含む領域でd1で、トレンチの端ではd2であって、一般的にd1>d2である。次いでトレンチとバイアは銅で埋められて相互接続線が形成される。【選択図】図２ｃ
2005094008.tif 000002
【特許請求の範囲】
【請求項１】
半導体の上に第１の銅領域を形成するステップと、
該銅領域の上に低K誘電体層を形成するステップと、
該低K誘電体層の第１の領域に複数個のバイアを形成するステップと、
該複数個のバイアの上の該低K誘電体層内に第１の端を有し、該第１の端に最も近いバイアの端αを越えたところまで最小長さXT0で延びているトレンチを形成するステップと、
該トレンチと該バイアを銅で埋めるステップと、
を含む、銅の相互接続層の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に集積回路に関するものであり、特に銅ベースの半導体相互接続部を改良するためのデュアル・トレンチデプス・ターミネーション法に関するものである。
【背景技術】
【０００２】
高性能の集積回路は、回路を構成する各種の電子デバイスを相互接続する線を形成するのに、低Ｋ誘電体層と金属銅を用いる。銅の相互接続線は低Ｋ誘電体材料内に形成されたトレンチとバイアを含む。
【０００３】
図１は銅のデラミネーションを示す代表的な銅の相互接続構造の断面図である。銅のデラミネーションは集積回路の信頼性と動作に影響する主要な問題である。図１に示すように、誘電体層１０が半導体の上に形成される。トランジスタ、コンデンサ、ダイオードのような電子デバイスが半導体の中に形成されるであろう。更に、半導体と誘電体層１０との間に任意の数の中間層と構造を設けることもできる。半導体と中間層は明瞭化のために省略してある。銅層２０が既知の方法を用いて誘電体層の中に形成される。銅層２０の上にバリア層３０が形成され、バリア層の上に第２の誘電体層４０が形成される。デュアル・ダマスク法のような既知の方法を用いて、第２誘電体層の中に銅線６０とバイア５０が形成される。
【０００４】
これに続く処理中にいろいろな応力が銅相互接続構造の中に形成されるであろう。現在、図１に示すように、この応力のためにデラミネーションを引き起こすことがある。図に示すように、銅バイア５１は下の銅層２０から離れて持ち上がっており、もはや銅層２０と電気的に接触してない。このように下の銅線からバイアが持ち上がることを、バイア・デラミネーション（またはデラミネーション）と呼ぶ。このデラミネーションによって集積回路は動作不能になって故障することがある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
したがってデラミネーションを軽減するおよびまたは除去する銅相互接続構造の形成方法の実現が要求されている。本発明はこの要求を満たそうとするものである。
【課題を解決するための手段】
【０００６】
（発明の要約）
誘電体層が半導体の上に形成される。半導体と誘電体層との間に任意の数の中間層と構造を設けることもできる。最短間隔Xvで複数個のバイアが誘電体層内に形成され、次に下の銅層と接触する銅層が形成できるようにする。複数個のバイアの上の誘電体層内にトレンチが形成される。トレンチの端はトレンチの端に最も近いバイアの端αから最短距離XT0だけ延びている。トレンチはバイアを含む領域で深さがd1であり、トレンチの端では深さd2である。一般的にd1>d2という条件がトレンチの深さに適用される。トレンチとバイアは銅で埋められて、相互接続線が形成されるであろう。銅線は最小のオーバーハングがあるので、現在起きている銅のデラミネーションが軽減かつまたは除去されるであろう。
【０００７】
次に本発明について、図２ａから図２ｆを参照して説明するが、本発明は多くの半導体装置の構造で使うことができる。本発明の方法論は信頼できる銅相互接続構造を形成するための解決策を提供するものである。
同じまたは類似の特性を有する要素を表すのに全ての図で同じ参照符号を使っている。図は一定の拡大比で描いているのではなく、単に説明の目的でのみ描いてある。
【実施例１】
【０００８】
ここで本発明の一実施例について、図２ａから図２ｄを参照して説明する。図２ａに示すように、誘電体層１０の上に銅金属層２０が形成される。誘電体層１０は半導体の上に形成されている。トランジスタ、コンデンサ、ダイオードのような電子デバイスが半導体の中に形成されるであろう。更に、半導体と誘電体層１０との間に任意の数の中間層と構造を形成することもできる。半導体と中間層は明瞭化のために省略してある。銅層２０の形成に続いてバリア層３０が銅層２０の上に形成される。このバリア層は窒化シリコンまたは他の適当な誘電体材料を含むことができる。
【０００９】
バリア層３０の上に誘電体層１００が形成される。一実施例において誘電体層１００は低誘電率（ここでは低Ｋという）の誘電体材料を含むことができる。ここでいう低Ｋとは誘電率が３．８以下の誘電体材料をいう。これは誘電率が３．９である酸化シリコンと比較される。誘電体層１００を形成するのに使うことができる低Ｋ誘電体の例をいくつか挙げると、フッ素をドーピングしたシリケートガラス（FSG）、シルセスキオキサン(silsesquioxanes)、有機珪酸ガラス（OSG）がある。OSG材料は有機シラン・プレカーソルを用いた化学気相法（CVD）、またはシルセスキオキサンを用いたスピンオンにより形成することができる。誘電体層１００を形成するのに使うことができるその他の低Ｋ材料は、ポリ（アリリンエーテル）、パリレン、フルオロポリマー、フッ化アモルファスカーボン、ダイアモンドライクカーボン、ポーラスシリカ、メソポーラスシリカ、ポーラスシルセスキオキサン、ポーラスポリイミド、ポーラスポリ（アリリンエーテル）を含むが、限定するものではない。誘電体層１００の形成に続いて、バイア１２０のエッチング用パターンを定めるために、誘電体層１００の上にパターン化されたフォトレジスト層１１０が形成される。
【００１０】
図２ｂには図２ａの誘電体層１００にバイア１２０をエッチングした後の構造を示す。バイアのエッチングに続いて、ある材料１３０を使ってバイア１２０を埋める。本発明の一実施例で用いる材料１３０は後部非反射性被覆（BARC）層を形成するのに使われる材料と同じである。そのほかに、バイアを埋めるのに多くのいろいろなタイプの有機材料と非有機材料を使うことができる。バイア１２０を材料１３０で埋めてから、次にトレンチの位置を定めるために、１４０と１４０ａを含む第２のパターン化されたフォトレジスト層が誘電体層１００の上に形成される。パターン化されたフォトレジスト層１４０ａの部分は任意選択性である。パターン化されたフォトレジスト層１４０、１４０ａをエッチングマスクとして使って、ドライエッチング法を用いて誘電体層１００の中にトレンチ構造を形成する。ここでいうドライエッチングは湿式の化学エッチングを使わず、替わりにプラズマアシスト・エッチングプロセスを含むエッチングプロセスのことを指す。 
【００１１】
図２ｃは図２ｂの誘電体層１００にトレンチをエッチングした後の構造を示す。図２ｃにはパターン化したフォトレジスト層１４０ａの部分はなくなっている、すなわちトレンチエッチング工程の間に除去されている。図２ｃに示すようにデュアル・デプス・トレンチ構造が形成されている。トレンチの深さは誘電体層１００の表面から測られる。第１のトレンチの深さはd1であり、第２のトレンチの深さはd2であって、d1> d2である。バイア１２０を含むトレンチR1の領域は実質的に深さd1のところにある。トレンチの深さがd1から d2に変わる遷移領域R2がある。この遷移領域の深さはd3であって、d2<d3<d1である。第３の領域R3はトレンチ深さが実質的にd2である領域を表す。トレンチの領域R1は複数個のバイア１２０を含み、バイア１２０同士は図２ｃに示すように距離Xvだけ離れている。本発明の一実施例においてバイア１２０間の間隔Xvは０．７μｍよりも短く、ｎ個のバイアがあって、n>2である。
【００１２】
続いてバイア１２０の中に形成する銅構造のデラミネーションを軽減するために、最小のトレンチ端部オーバーハングXT0を含まなければならない。この最小のトレンチ端部オーバーハングXT0は図２ｃに示してあり、トレンチの端に最も近いバイアの端αからトレンチの端までの距離として定められる。本発明の一実施例において最小のトレンチ端部オーバーハングXT0は０．２μｍよりも大きい。本発明の他の実施例では、最小のトレンチ端部オーバーハングXTOは０．３５μｍよりも大きい。本発明の更に他の実施例では、最小のトレンチ端部オーバーハングXTOは０．５μｍよりも大きい。トレンチの端におけるトレンチの深さは図示したように必ずしもd2である必要がないことに注意すべきである。本発明はd2からd1までのどんな深さも包含するものである。
【００１３】
図２ｃに示したトレンチの形成の次に、残っているパターン化されたフォトレジスト層１４０が除去され、図２ｄに示すように、銅１５０と１６０を用いてバイアとトレンチを埋める。最小のトレンチオーバーハングXTOの中にある銅構造は、銅構造１５０と１６０が下の銅層２０からデラミネーションするのを防ぐ。
【００１４】
したがって、本発明の一実施例によれば、距離Xv離れたｎ個（n>2）の銅バイア１６０を含む銅層１５０は、端に最も近いバイアの端と銅層の端との間に最小の端部銅構造（図２ｄでTと記してある）を含まなければならない。最小の銅端部構造の長さはXTOより大きく、XTOはたとえば０．２μｍ、０．３５μｍ、または０．５μｍである。更に、図２ｄに示すように、バイア構造１５０を含む銅層の厚さはt1であり、最小の端部銅構造Tの厚さはt2以上の任意の値でよい。
【実施例２】
【００１５】
図２ｅはトレンチエッチング・プロセス中にパターン化されたフォトレジスト構造が残っているときに形成されたトレンチ構造の断面図である。この実施例において形成されたトレンチの深さd4は実質的に一様である。前述のように、バイアの間隔Xv であり、Xv は１．０μｍより小さく、バイアの数ｎは２より大きい。前述のように、続いて形成される銅のデラミネーションを軽減するために、図２ｅに示すように、最小のトレンチ端部オーバーハングXTOが含まれなければならない。それはトレンチの端に最も近いバイアの端αからトレンチの端までの距離として定義される。本発明の一実施例において最小のトレンチ端部オーバーハングXTOは０．２μｍよりも大きい。本発明の他の実施例では、最小のトレンチ端部オーバーハングXTOは０．３５μｍよりも大きい。本発明の更に他の実施例では、最小のトレンチ端部オーバーハングXTOは０．５μｍよりも大きい。
【００１６】
図２ｅに示したトレンチの形成に続いて、残っているパターン化されたフォトレジスト層１４０が除去され、図２ｆに示すように、銅１５５と１６５を用いてそれぞれバイアとトレンチが埋められる。最小のトレンチオーバーハングXTOの中にある銅構造は、銅構造１５５と１６５が下の銅層２０からデラミネーションするのを防ぐ。
【００１７】
したがって、本発明の一実施例によれば、距離Xv離れたｎ個（n>2）の銅バイア１６５を含む銅層１５５は、端に最も近いバイアの端αと銅層の端との間に最小の端部銅構造（図２ｆでTと記してある）を含まなければならない。最小の銅端部構造の長さはXTOより長く、XTOはたとえば０．２μｍ、０．３５μｍ、または０．５μｍである。
【００１８】
集積回路において銅線の端部に最小の銅端部構造を追加することは、回路を形成するのに使われる銅線の長さを最短にするという集積回路の傾向に直感的に反するものである。しかしながら、最小の銅端部構造は銅相互接続部の端部に存在する応力（特に剪断応力）を軽減すると考えられる。この応力を軽減することにより、ついには銅線のデラミネーションに導くことになるひびの伝搬の開始を軽減するであろう。デラミネーション問題は、銅線が形成される材料の誘電率が低下するにつれて、ますます深刻になるであろう。
【００１９】
以上の説明に関して更に以下の項を開示する。
（１）半導体の上に第１の銅領域を形成するステップと、
該銅領域の上に低K誘電体層を形成するステップと、
該低K誘電体層の第１の領域に複数個のバイアを形成するステップと、
該複数個のバイアの上の該低K誘電体層内に第１の端を有し、該第１の端に最も近いバイアの端αを越えたところまで最小長さXT0で延びているトレンチを形成するステップと、
該トレンチと該バイアを銅で埋めるステップと、
を含む、銅の相互接続層の形成方法。
（２）第１項記載の方法において、前記トレンチは前記第１の領域内に第１の深さd1で、前記トレンチの端で第２の深さd2で形成され、d1 はd2より大きい、銅の相互接続層の形成方法。
（３）第１項記載の方法において、前記最小長さは０．２μｍである、銅の相互接続層の形成方法。
（４）第３項記載の方法において、前記複数個のバイアの間隔は１．０μｍよりも短い、銅の相互接続層の形成方法。
（５）第１項〜第４項記載のいずれか一つの方法において、前記トレンチは前記領域内に第１の深さd1で、前記トレンチの端で第２の深さd2で形成され、d1 はd2より大きく、かつ前記バイアを埋めるのに使われた銅が前記第一の銅領域と接触する、銅の相互接続層の形成方法。
（６）半導体の上に形成された第１の低K誘電体層と、
該低K誘電体層の第１の領域に形成された複数個のバイアと、
該複数個のバイアの上の該低K誘電体層内に第１の端を有し、該第１の端に最も近いバイアの端αを越えたところまで最小の長さXT0で延びて形成されたトレンチと、
該トレンチ内の第１の端と該複数個のバイアとを有し、該第１の端が該トレンチの第１の端と一致し、かつ該トレンチの該第１の端に最も近い該バイアの端αを越えたところまで最小の長さXT0で延びて形成された銅層と、
を含む集積回路の銅層。
（７）第６項記載の集積回路の銅層において、前記銅層は前記第１の領域に第１の厚さt1を、前記第１の端に第２の厚さt2を含み、t1はt2をより大きい、集積回路の銅層。
（８）第６項記載の集積回路の銅層において、前記最小の長さXT0は０．２μｍである、集積回路の銅層。
（９）第８項記載の集積回路の銅層において、前記複数個のバイアは１．０μｍよりも短い間隔で設けられる、集積回路の銅層。
（１０）第９項記載の集積回路の銅層において、更に前記半導体の上に形成された第１の銅領域を含み、前記低K誘電体層は該銅領域の上に形成され、前記銅層は前記第１の領域に第１の厚さt1を、前記第１の端に第２の厚さt2を含み、t1はt2より大きく、かつ前記銅層は前記トレンチ内の前記第１の端と前記複数個のバイアとを有して前記第一の銅領域と接触している、集積回路の銅層。
（１１）低K誘電体層（１００）の中に形成された複数個のバイア（１２０）の上で低Ｋ誘電体（１００）の中にトレンチが形成される。バイアはXvより短い間隔で分離配置されている。トレンチの端はトレンチの端に最も近いバイアの端αからの距離XT0より大きく延びている。次いでトレンチとバイアは銅（１５０）、（１６０）で埋められて相互接続線が形成される。
【図面の簡単な説明】
【００２０】
【図１】従来技術によるデラミネーションを示す銅相互接続部の断面図。
【図２ａ】本発明の一実施例を示す断面図。
【図２ｂ】本発明の一実施例を示す断面図。
【図２ｃ】本発明の一実施例を示す断面図。
【図２ｄ】本発明の一実施例を示す断面図。
【図２ｅ】本発明の一実施例を示す断面図。
【図２ｆ】本発明の一実施例を示す断面図。
【符号の説明】
【００２１】
１０  誘電体層
２０  銅層
３０  バリア層
４０  誘電体層
５０  バイア
６０  銅層
１００  誘電体層
１１０  フォトレジスト層
１２０  バイア
１４０  フォトレジスト層
１５０、１５５、１６０、１６５  銅層
【図１】
2005094008.tif 000003
【図２ａ】
2005094008.tif 000004
【図２ｂ】
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【図２ｃ】
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【図２ｄ】
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【図２ｅ】
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【図２ｆ】
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