(57)【要約】【課題】トレンチ構造を有する半導体基板と半導体層とを積層させるときに、半導体基板のトレンチ構造と半導体層に形成するコンタクトなどとの位置合わせ精度を確保することができる半導体記憶装置、半導体装置とそれらの製造方法を提供する。【解決手段】メモリセル領域ＡＲMCにおいて、基板１０に複数の第１トレンチＴＲが形成され、この内壁表面から所定の深さで第１導電層１２が形成され、第１トレンチの内壁表面を被覆して第１絶縁膜１３と第２導電層１４が形成され、基板および第２導電層上に層間絶縁膜１５とトランジスタが形成された半導体層１６が積層され、半導体層の表面から第２導電層に達するコンタクトプラグ１８が形成されて、第１導電層、第１絶縁膜および第２導電層から、メモリキャパシタが構成されている。一方、基板のアライメントマーク領域ＡＲAMにおいては第２トレンチＴＲａが形成されている。【選択図】図１
2005243682.tif 000002
【特許請求の範囲】
【請求項１】
記憶ノード電極を持つメモリキャパシタとトランジスタを有するメモリセルが複数個配置された半導体記憶装置であって、
メモリセル領域においてトレンチ壁部で仕切られた複数の第１トレンチが並べて形成され、アライメントマーク領域において第２トレンチが形成された基板と、
前記メモリセル領域において、前記第１トレンチの内壁表面から所定の深さで形成された第１導電層と、
前記メモリセル領域において、前記第１トレンチの内壁表面を被覆して形成された第１絶縁膜と、
前記メモリセル領域において、前記第１絶縁膜を介して前記第１トレンチを埋め込んで形成された第２導電層と、
前記メモリセル領域において、前記基板および前記第２導電層を被覆して形成された層間絶縁膜と、
前記メモリセル領域において、前記層間絶縁膜上に形成され、前記トランジスタが形成された半導体層と、
前記メモリセル領域において、前記半導体層の表面から前記第２導電層に達するように開口されたコンタクトホールに埋め込まれたコンタクトプラグと
を有し、
前記第１導電層、前記第１絶縁膜および前記第２導電層から前記メモリキャパシタが構成されている
半導体記憶装置。
【請求項２】
前記アライメントマーク領域の前記第２トレンチを除く領域において、前記基板の表面に形成された第２トレンチマスク層をさらに有する
請求項１に記載の半導体記憶装置。
【請求項３】
前記アライメントマーク領域において、前記第２トレンチの内壁表面から所定の深さで形成された第３導電層と、
前記アライメントマーク領域において、前記第２トレンチの内壁表面を被覆して形成された第２絶縁膜と、
前記アライメントマーク領域において、前記第２絶縁膜を介して前記第２トレンチを埋め込んで形成された第４導電層と
をさらに有する請求項２に記載の半導体記憶装置。
【請求項４】
前記層間絶縁膜が、前記アライメントマーク領域においても、前記第４導電層および前記第２トレンチマスク層を被覆して形成されている
請求項３に記載の半導体記憶装置。
【請求項５】
前記第２トレンチの開口する面積が、前記第１トレンチの開口する面積より広く形成されている
請求項１に記載の半導体記憶装置。
【請求項６】
前記アライメントマーク領域において、前記第２トレンチの内壁表面から所定の深さで形成された第３導電層と、
前記アライメントマーク領域において、前記第２トレンチの内壁表面を被覆して形成された第２絶縁膜と、
前記アライメントマーク領域において、前記第２絶縁膜を介して前記第２トレンチを埋め込んで形成された第４導電層と
をさらに有し、
前記第２トレンチの開口する面積が前記第１トレンチの開口する面積より広いことに起因して、前記第４導電層の表面に凹部形状が形成されている
請求項５に記載の半導体記憶装置。
【請求項７】
第１領域において形成された第１トレンチを含む下部構造と、アライメントマーク領域である第２領域において第２トレンチを含む構造が形成された基板と、
前記第１領域において、前記下部構造を被覆して形成された層間絶縁膜と、
前記第１領域において、前記層間絶縁膜上に形成された半導体層と、
前記第１領域において、前記半導体層の表面から前記下部構造に達するように開口されたコンタクトホールに埋め込まれたコンタクトプラグと
を有する半導体装置。
【請求項８】
前記第２領域の前記第２トレンチを除く領域において、前記基板の表面に形成された第２トレンチマスク層をさらに有する
請求項７に記載の半導体装置。
【請求項９】
前記第２トレンチの開口する面積が、前記第１トレンチの開口する面積より広く形成されている
請求項７に記載の半導体装置。
【請求項１０】
記憶ノード電極を持つメモリキャパシタとトランジスタを有するメモリセルが複数個配置された半導体記憶装置の製造方法であって、
基板に、メモリセル領域においてトレンチ壁部で仕切られた複数の第１トレンチを並べて形成し、アライメントマーク領域において第２トレンチを形成する工程と、
前記メモリセル領域において、前記第１トレンチの内壁表面から所定の深さまでの第１導電層を形成する工程と、
前記メモリセル領域において、前記第１トレンチの内壁表面を被覆して第１絶縁膜を形成する工程と、
前記メモリセル領域において、前記第１絶縁膜を介して前記第１トレンチを埋め込んで第２導電層を形成する工程と、
前記メモリセル領域において、前記基板および前記第２導電層を被覆して層間絶縁膜を形成する工程と、
前記メモリセル領域において、前記層間絶縁膜上に半導体層を形成する工程と、
前記メモリセル領域において、前記半導体層の表面から前記第２導電層に達するコンタクトホールを開口する工程と、
前記コンタクトホールを導電性材料で埋め込んでコンタクトプラグを形成する工程と
を有し、
前記メモリキャパシタとして、前記第１導電層、前記第１絶縁膜および前記第２導電層から構成されるメモリキャパシタを形成する
半導体記憶装置の製造方法。
【請求項１１】
前記基板に前記第１トレンチと前記第２トレンチを形成する工程が、前記基板の表面に前記メモリセル領域の前記第１トレンチを除く領域において第１トレンチマスク層と形成し、前記アライメントマーク領域の前記第２トレンチを除く領域において第２トレンチマスク層と形成する工程と、前記第１トレンチマスク層および前記第２トレンチマスク層とマスクとして前記基板に前記第１トレンチおよび前記第２トレンチを形成する工程と、前記第２トレンチマスク層の少なくとも一部を残して前記第１トレンチマスク層を除去する工程とを含む
請求項１０に記載の半導体記憶装置の製造方法。
【請求項１２】
前記第１導電層を形成する工程において、前記アライメントマーク領域において同時に、前記第２トレンチの内壁表面から所定の深さで第３導電層を形成し、
前記第１絶縁膜を形成する工程において、前記アライメントマーク領域において同時に、前記第２トレンチの内壁表面を被覆して第２絶縁膜を形成し、
前記第２導電層を形成する工程において、前記アライメントマーク領域において同時に、前記第２絶縁膜を介して前記第２トレンチを埋め込んで第４導電層を形成する
請求項１１に記載の半導体記憶装置の製造方法。
【請求項１３】
前記層間絶縁膜を形成する工程において、前記アライメントマーク領域において同時に、前記第４導電層および前記第２トレンチマスク層を被覆して形成する
請求項１２に記載の半導体記憶装置の製造方法。
【請求項１４】
前記基板に前記第１トレンチと前記第２トレンチを形成する工程において、前記第２トレンチの開口する面積が前記第１トレンチの開口する面積より広くなるように形成する
請求項１０に記載の半導体記憶装置の製造方法。
【請求項１５】
前記第１導電層を形成する工程において、前記アライメントマーク領域において同時に、前記第２トレンチの内壁表面から所定の深さで第３導電層を形成し、
前記第１絶縁膜を形成する工程において、前記アライメントマーク領域において同時に、前記第２トレンチの内壁表面を被覆して第２絶縁膜を形成し、
前記第２導電層を形成する工程において、前記アライメントマーク領域において同時に、前記第２絶縁膜を介して前記第２トレンチを埋め込んで、前記第２トレンチの開口する面積が前記第１トレンチの開口する面積より広いことに起因して、表面に凹部形状が生じるように第４導電層を形成する
請求項１４に記載の半導体記憶装置の製造方法。
【請求項１６】
前記アライメントマーク領域がスクライブラインであり、前記アライメントマーク領域においてダイシングする工程をさらに有する
請求項１０に記載の半導体記憶装置の製造方法。
【請求項１７】
基板に、第１領域において第１トレンチを含む下部構造を形成し、アライメントマーク領域である第２領域において第２トレンチを含む構造を形成する工程と、
前記第１領域において、前記下部構造を被覆して層間絶縁膜を形成する工程と、
前記第１領域において、前記層間絶縁膜上に半導体層を形成する工程と、
前記第１領域において、前記半導体層の表面から前記下部構造に達するようにコンタクトホールを開口する工程と、
前記第１領域において、前記コンタクトホールを導電性材料で埋め込んでコンタクトプラグを形成する工程と
を有する半導体装置の製造方法。
【請求項１８】
前記基板に前記第１トレンチと前記第２トレンチを形成する工程が、前記基板の表面に前記第１領域の前記第１トレンチを除く領域において第１トレンチマスク層と形成し、前記第２領域の前記第２トレンチを除く領域において第２トレンチマスク層と形成する工程と、前記第１トレンチマスク層および前記第２トレンチマスク層とマスクとして前記基板に前記第１トレンチおよび前記第２トレンチを形成する工程と、前記第２トレンチマスク層の少なくとも一部を残して前記第１トレンチマスク層を除去する工程とを含む
請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記基板に前記第１トレンチと前記第２トレンチを形成する工程において、前記第２トレンチの開口する面積が前記第１トレンチの開口する面積より広くなるように形成する
請求項１７に記載の半導体装置の製造方法。
【請求項２０】
前記第２領域がスクライブラインであり、前記第２領域においてダイシングする工程をさらに有する
請求項１７に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置、半導体装置およびそれらの製造方法に関し、特に、ＤＲＡＭ（ダイナミックランダムアクセスメモリー）においてトレンチ構造のメモリキャパシタを有する半導体記憶装置あるいはその他のトレンチ構造を有する半導体装置およびそれらの製造方法に関するものである。
【背景技術】
【０００２】
近年のＶＬＳＩ等の半導体装置においては３年で７割の縮小化を実現し、高集積化および高性能化を達成してきた。
例えば、スイッチング用の１トランジスタ（メタル−酸化物−半導体積層体型電界効果トランジスタ（ＭＯＳＦＥＴ）と１メモリキャパシタから１つのメモリセルが構成されるＭＯＳ型ＤＲＡＭは、半導体デバイスにおけるプロセスドライバーとして高集積化の一途をたどっている。
装置の微細化に伴い、メモリセル面積は縮小化されるので、メモリキャパシタの占有面積も縮小化している。
【０００３】
しかしながら、動作マージンを確保し、アルファー線によるソフトエラー耐性を確保して記憶したデータの信頼性を高めるために、メモリキャパシタの蓄積容量はＤＲＡＭの世代にかかわらず１ビットあたり２０〜３０ｆＦと一定値に保たれている。
従って、メモリキャパシタは微細化するに従いその占有面積を縮小化しているにもかかわらず、その蓄積容量は必要量確保する必要があり、そのための様々な工夫がなされてきた。
【０００４】
例えば、キャパシタ絶縁膜の膜厚を薄くする方法や、キャパシタ絶縁膜としてより比誘電率の高い材料を用いて蓄積容量を増加させるなどの方法が開発されている。
一方で、キャパシタの電極構造も工夫が加えられており、様々な構造を有するものが開発されている。メモリキャパシタは記憶ノード電極（キャパシタのトランジスタに接続している電極）とプレート電極（キャパシタの接地している電極）とその間のキャパシタ絶縁膜とを有しており、例えば、キャパシタを積み上げ式に構成するスタック型や、半導体基板に対して深さ方向に記憶ノード電極を形成するトレンチ型などの構造とすることで、記憶ノード電極とプレート電極の対向する面の表面積を増加させることにより、キャパシタの蓄積容量を増加させることができる。
【０００５】
上記のトレンチ型のキャパシタを有するＤＲＡＭについて説明する。
図１１（ａ）は従来例に係るＤＲＡＭのメモリセルの断面図であり、図１１（ｂ）は平面図である。図１１（ａ）は図１１（ｂ）中のＸ−Ｘ’における断面図に相当する。
ｐ型の半導体基板１００に形成された活性領域ＡＡとなる第１ｎ型半導体層１０１を除く領域においてトレンチＴＲが形成され、トレンチＴＲの内壁表面から所定の深さで第２ｎ型半導体層１０２が形成され、これがメモリキャパシタのプレート電極ＰＬとなる。
トレンチＴＲの内壁表面を被覆してキャパシタ絶縁膜１０３が形成され、その内側にポリシリコンからなる第３ｎ型半導体層１０４が埋め込まれて、これがメモリキャパシタの記憶ノード電極ＭＮとなる。
上記のようにして、第２ｎ型半導体層１０２（プレート電極ＰＬ）、キャパシタ絶縁膜１０３および第３ｎ型半導体層１０４（記憶ノード電極ＭＮ）からメモリキャパシタが構成されている。
【０００６】
第１ｎ型半導体層１０１（活性領域ＡＡ）は、酸化シリコンからなるＳＴＩ（Shallow
Trench Isolation）型の素子分離絶縁膜１０５で分離さており、素子分離絶縁膜１０５の内部にポリシリコンからなる第４半導体層１０６が埋め込まれている。
【０００７】
また、第１ｎ型半導体層１０１（活性領域ＡＡ）にはチャネル形成領域とこれを挟むようにしてソース・ドレイン領域（不図示）が形成され、チャネル形成領域における第１ｎ型半導体層１０１（活性領域ＡＡ）上に不図示のゲート絶縁膜を介してゲート電極１０７が形成されている。
以上のようにして、ＭＯＳＦＥＴが構成されている。
【０００８】
上記のような構成のＭＯＳＦＥＴにおいて、一方のソース・ドレインが半導体層１０６を介して第３ｎ型半導体層１０４（メモリキャパシタの記憶ノード電極ＭＮ）に電気的に接続され、他方のソース・ドレインがビットコンタクト１０８を介して不図示のビット線に接続されている。さらに、ゲート電極１０７はワード線に接続されている。
以上のような構成のメモリセルがマトリクス状に集積されて、ＤＲＡＭが構成されている。
【０００９】
上記の構成において、第４半導体層１０６と第１ｎ型半導体層１０１中のソース・ドレイン領域との接続は、第４半導体層１０６からの第１ｎ型半導体層１０１への不純物拡散による接合によって接続されるようになっている。
上記の方法では、トレンチの面積について以下の制約が生じる。
（１）第４半導体層１０６から第１ｎ型半導体層１０１への不純物拡散により接合を形成することから、ＭＯＳＦＥＴの特性を確保するために第４半導体層１０６を第１ｎ型半導体層１０１のチャネル形成領域から十分に遠ざける、即ち、トレンチの端部とゲート電極の端部と一定の距離ａを確保する必要がある。
（２）隣接する別のビットを構成するセルの活性領域ＡＡと一定の距離ｂを確保する必要がある。
【００１０】
ところが、トレンチ型キャパシタにおいて上記の制約を満たそうとすると、微細化が進むにつれてトレンチの径を十分に確保することができなくなる。
従って、記憶ノード電極とプレート電極の対向する面の表面積を確保し、メモリキャパシタの蓄積容量を確保するためには、トレンチの深さを５μｍ以上に設計することが一般的となっている。
【００１１】
一方、特許文献１には、記憶ノード電極、キャパシタ絶縁膜およびプレート電極をトレンチ型キャパシタとして基板の中に埋め込んで平坦化し、絶縁層を挟んで別のシリコン基板を貼り合わせた構造を有するＤＲＡＭについての記載がなされている。
【００１２】
上記のトレンチ型キャパシタが基板の中に埋め込まれてなるＤＲＡＭについて説明する。
図１２（ａ）は従来例に係るＤＲＡＭのメモリセルの断面図であり、図１２（ｂ）は平面図である。図１２（ａ）は図１２（ｂ）中のＸ−Ｘ’における断面図に相当する。
半導体基板１０に、トレンチ壁部１０ａとトレンチマスク層１１によって仕切られたトレンチＴＲが形成されている。トレンチマスク層１１はトレンチＴＲ形成時のマスクとなった層である。
また、トレンチＴＲの内壁表面から所定の深さで第１導電層１２が形成され、これがメモリキャパシタのプレート電極ＰＬとなる。
トレンチＴＲの内壁表面を被覆してキャパシタ絶縁膜となる第１絶縁膜１３が形成され、その内側にポリシリコンからなる第２導電層１４が埋め込まれて、これがメモリキャパシタの記憶ノード電極ＭＮとなる。
上記のようにして、第１導電層１２（プレート電極ＰＬ）、第１絶縁膜（キャパシタ絶縁膜）１３および第２導電層１４（記憶ノード電極ＭＮ）からメモリキャパシタが構成されている。
【００１３】
上記のメモリキャパシタを被覆して、酸化シリコンの層間絶縁膜１５が形成されており、その上層に、結晶シリコンからなり、活性領域ＡＡとなるｎ型の半導体層１６が積層されている。
【００１４】
半導体層１６（活性領域ＡＡ）は、酸化シリコンからなるＳＴＩ型の素子分離絶縁膜１７で分離されている。
素子分離絶縁膜１７と半導体層１６の境界領域に設けられた第２導電層１４（記憶ノード電極ＭＮ）に達するコンタクトホールに、ポリシリコンからなるコンタクトプラグ１８が埋め込まれている。
【００１５】
また、半導体層１６（活性領域ＡＡ）には、チャネル形成領域とこれを挟むようにしてソース・ドレイン領域（不図示）が形成され、チャネル形成領域における半導体層１６（活性領域ＡＡ）上に不図示のゲート絶縁膜を介してゲート電極１９が形成されている。
以上のようにして、ＭＯＳＦＥＴが構成されている。
【００１６】
上記のような構成のＭＯＳＦＥＴにおいて、一方のソース・ドレインがコンタクトプラグ１８を介して第２導電層１４（記憶ノード電極ＭＮ）に電気的に接続され、他方のソース・ドレインがビットコンタクト２０を介して不図示のビット線に接続されている。さらに、ゲート電極１９はワード線に接続されている。
以上のような構成のメモリセルがマトリクス状に集積されて、ＤＲＡＭが構成されている。
【００１７】
上記のメモリセルを有するＤＲＡＭは、ＭＯＳＦＥＴとメモリキャパシタは、層間絶縁膜１５を挟んで縦方向に積層された構造であるので、活性領域ＡＡから制限を受けることなく、メモリキャパシタの面積を最大限に大きくできるので、上述のようにトレンチの深さを必要以上に深く掘る必要がない。また、トレンチの開口径を大きくとれるので、フォトリソグラフィ工程の難易度が下がり、エッチング時間も劇的に短縮できる。
【００１８】
上記のメモリセルを有するＤＲＡＭの製造方法は以下のようである。
例えば、半導体基板１０にキャパシタとなるトレンチＴＲを形成し、トレンチＴＲの内壁表層部に第１導電層１２（プレート電極ＰＬ）を形成し、さらにトレンチＴＲの内壁表面に第１絶縁膜１３を形成し、トレンチＴＲ内部を埋め込んでポリシリコンを堆積させ、しかる後にエッチバックあるいは研削などにより各トレンチ毎に分離された第２導電層（記憶ノード電極）とする。
さらに酸化シリコンを堆積させ、層間絶縁膜１５を形成し、その上層に貼り合わせ法などのＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板の製造方法などにより半導体層１６を積層させ、ＳＴＩ法により素子分離絶縁膜１７を形成する。
次に、第２導電層１４（記憶ノード電極ＭＮ）と半導体層１６に形成されるトランジスタのソース・ドレイン領域を接続するため、素子分離絶縁膜１７と半導体層１６の境界領域に、第２導電層１４（記憶ノード電極ＭＮ）に達するコンタクトホールを開口し、ポリシリコンなどのコンタクトプラグ１８を埋め込んで形成する。
この後、半導体層１６上にゲート電極１９、ソース・ドレイン領域およびビットコンタクト２０などを形成する。
【００１９】
上記の構造を実現するためには、半導体基板１０のメモリキャパシタと半導体層１６（活性領域ＡＡ）とを接続する記憶ノードコンタクトの位置合わせや素子分離領域を形成するときの位置合わせの精度を十分に確保することが必要である。
特許文献２においては、半導体基板１０にメモリキャパシタ用のトレンチＴＲをパターン形成する前に、半導体基板１０上に全面に堆積させた酸化シリコンなどからなるマスク層をトレンチＴＲを形成する領域の間の領域に保持し、これをマスクとして半導体基板１０に形成したトレンチＴＲにポリシリコンを埋め込んで形成した記憶ノード電極を化学的機械研磨により平坦化した後、上記のマスク層の厚さよりも薄く記憶ノード電極の表面を酸化することにより記憶ノード電極端部に段差を設けて、この段差部分をアライメントマークとして利用することで上記の位置合わせ精度を確保している。
【００２０】
しかしながら、上記のように半導体基板１０と第３ｎ型半導体層（半導体層）１６とを積層させる方法において、上記のトレンチのマスク層を除去してしまう場合には、上記のような記憶ノード電極端部に段差を設けることができないので上記の位置合わせ精度を確保することが困難となる。
【特許文献１】特開平６−１０４３９８号公報
【特許文献２】特開平１０−２７５８９９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
解決しようとする問題点は、従来の貼り合わせ法などでトレンチ構造を有する半導体基板と半導体層とを積層させる方法において、上記のトレンチのマスク層を除去してしまう場合には、半導体基板のトレンチ構造と半導体層に形成するコンタクトや素子分離領域などとの位置合わせ精度を確保することが困難である点である。
【課題を解決するための手段】
【００２２】
本発明の半導体記憶装置は、記憶ノード電極を持つメモリキャパシタとトランジスタを有するメモリセルが複数個配置された半導体記憶装置であって、メモリセル領域においてトレンチ壁部で仕切られた複数の第１トレンチが並べて形成され、アライメントマーク領域において第２トレンチが形成された基板と、前記メモリセル領域において、前記第１トレンチの内壁表面から所定の深さで形成された第１導電層と、前記メモリセル領域において、前記第１トレンチの内壁表面を被覆して形成された第１絶縁膜と、前記メモリセル領域において、前記第１絶縁膜を介して前記第１トレンチを埋め込んで形成された第２導電層と、前記メモリセル領域において、前記基板および前記第２導電層を被覆して形成された層間絶縁膜と、前記メモリセル領域において、前記層間絶縁膜上に形成され、前記トランジスタが形成された半導体層と、前記メモリセル領域において、前記半導体層の表面から前記第２導電層に達するように開口されたコンタクトホールに埋め込まれたコンタクトプラグとを有し、前記第１導電層、前記第１絶縁膜および前記第２導電層から前記メモリキャパシタが構成されている。
【００２３】
上記の本発明の半導体記憶装置は、記憶ノード電極を持つメモリキャパシタとトランジスタを有するメモリセルが複数個配置された半導体記憶装置である。
メモリセル領域において、基板にトレンチ壁部で仕切られた複数の第１トレンチが並べて形成され、第１トレンチの内壁表面から所定の深さで第１導電層が形成され、第１トレンチの内壁表面を被覆して第１絶縁膜が形成され、第１絶縁膜を介して前記第１トレンチを埋め込んで第２導電層が形成され、基板および第２導電層を被覆して層間絶縁膜が形成され、層間絶縁膜上にトランジスタが形成された半導体層が形成され、半導体層の表面から第２導電層に達するようにコンタクトホールが開口され、コンタクトホール内にコンタクトプラグが埋め込まれている。
上記の第１導電層、第１絶縁膜および第２導電層から、メモリキャパシタが構成されている。
一方、基板のアライメントマーク領域においては、第２トレンチが形成されている。
【００２４】
本発明の半導体装置は、第１領域において形成された第１トレンチを含む下部構造と、アライメントマーク領域である第２領域において第２トレンチを含む構造が形成された基板と、前記第１領域において、前記下部構造を被覆して形成された層間絶縁膜と、前記第１領域において、前記層間絶縁膜上に形成された半導体層と、前記第１領域において、前記半導体層の表面から前記下部構造に達するように開口されたコンタクトホールに埋め込まれたコンタクトプラグとを有する。
【００２５】
上記の本発明の半導体装置は、第１領域において基板に第１トレンチを含む下部構造が形成され、下部構造を被覆して層間絶縁膜が形成され、層間絶縁膜上に半導体層が形成され、半導体層の表面から下部構造に達するようにコンタクトホールが開口され、コンタクトホール内にコンタクトプラグが埋め込まれている。
一方、基板のアライメントマーク領域である第２領域において第２トレンチを含む構造が形成されている。
【００２６】
本発明の半導体記憶装置の製造方法は、記憶ノード電極を持つメモリキャパシタとトランジスタを有するメモリセルが複数個配置された半導体記憶装置の製造方法であって、基板に、メモリセル領域においてトレンチ壁部で仕切られた複数の第１トレンチを並べて形成し、アライメントマーク領域において第２トレンチを形成する工程と、前記メモリセル領域において、前記第１トレンチの内壁表面から所定の深さまでの第１導電層を形成する工程と、前記メモリセル領域において、前記第１トレンチの内壁表面を被覆して第１絶縁膜を形成する工程と、前記メモリセル領域において、前記第１絶縁膜を介して前記第１トレンチを埋め込んで第２導電層を形成する工程と、前記メモリセル領域において、前記基板および前記第２導電層を被覆して層間絶縁膜を形成する工程と、前記メモリセル領域において、前記層間絶縁膜上に半導体層を形成する工程と、前記メモリセル領域において、前記半導体層の表面から前記第２導電層に達するコンタクトホールを開口する工程と、前記コンタクトホールを導電性材料で埋め込んでコンタクトプラグを形成する工程とを有し、前記メモリキャパシタとして、前記第１導電層、前記第１絶縁膜および前記第２導電層から構成されるメモリキャパシタを形成する。
【００２７】
上記の本発明の半導体記憶装置の製造方法は、基板に、メモリセル領域においてトレンチ壁部で仕切られた複数の第１トレンチを並べて形成し、アライメントマーク領域において第２トレンチを形成する。
次に、メモリセル領域において、第１トレンチの内壁表面から所定の深さまでの第１導電層を形成し、第１トレンチの内壁表面を被覆して第１絶縁膜を形成し、第１絶縁膜を介して第１トレンチを埋め込んで第２導電層を形成し、基板および第２導電層を被覆して層間絶縁膜を形成し、層間絶縁膜上に半導体層を形成し、半導体層の表面から第２導電層に達するコンタクトホールを開口し、コンタクトホールを導電性材料で埋め込んでコンタクトプラグを形成する。
上記のようにして、メモリキャパシタとして、第１導電層、第１絶縁膜および第２導電層から構成されるメモリキャパシタを形成する。
【００２８】
本発明の半導体装置の製造方法は、基板に、第１領域において第１トレンチを含む下部構造を形成し、アライメントマーク領域である第２領域において第２トレンチを含む構造を形成する工程と、前記第１領域において、前記下部構造を被覆して層間絶縁膜を形成する工程と、前記第１領域において、前記層間絶縁膜上に半導体層を形成する工程と、前記第１領域において、前記半導体層の表面から前記下部構造に達するようにコンタクトホールを開口する工程と、前記第１領域において、前記コンタクトホールを導電性材料で埋め込んでコンタクトプラグを形成する工程とを有する。
【００２９】
上記の本発明の半導体装置の製造方法は、基板に、第１領域において第１トレンチを含む下部構造を形成し、アライメントマーク領域である第２領域において第２トレンチを含む構造を形成する。
次に、第１領域において、下部構造を被覆して層間絶縁膜を形成し、層間絶縁膜上に半導体層を形成し、半導体層の表面から下部構造に達するようにコンタクトホールを開口し、コンタクトホールを導電性材料で埋め込んでコンタクトプラグを形成する。
【発明の効果】
【００３０】
本発明の半導体記憶装置は、貼り合わせ法などでメモリキャパシタとなるトレンチ構造を有する半導体基板と半導体層とを積層させた構造の半導体記憶装置であって、アライメントマーク領域に第２トレンチが形成されており、この部分を基準に位置合わせ可能な構造であるので、メモリセル領域のトレンチのマスク層を除去してしまっても半導体基板のトレンチ構造と半導体層に形成するコンタクトや素子分離領域などとの位置合わせ精度を確保することが可能である。
【００３１】
本発明の半導体装置は、貼り合わせ法などでトレンチ構造を有する半導体基板と半導体層とを積層させた構造の半導体装置であって、アライメントマーク領域（第２領域）に第２トレンチが形成されており、この部分を基準に位置合わせ可能な構造であるので、第１領域のトレンチのマスク層を除去してしまっても半導体基板のトレンチ構造と半導体層に形成するコンタクトや素子分離領域などとの位置合わせ精度を確保することが可能である。
【００３２】
本発明の半導体記憶装置の製造方法は、貼り合わせ法などでメモリキャパシタとなるトレンチ構造を有する半導体基板と半導体層とを積層させた構造の半導体記憶装置の製造方法において、アライメントマーク領域に第２トレンチを形成するので、この部分を基準に位置合わせでき、メモリセル領域のトレンチのマスク層を除去してしまっても半導体基板のトレンチ構造と半導体層に形成するコンタクトや素子分離領域などとの位置合わせ精度を確保することが可能である。
【００３３】
本発明の半導体装置の製造方法は、貼り合わせ法などでトレンチ構造を有する半導体基板と半導体層とを積層させた構造の半導体装置の製造方法において、アライメントマーク領域（第２領域）に第２トレンチを形成するので、この部分を基準に位置合わせでき、第１領域のトレンチのマスク層を除去してしまっても半導体基板のトレンチ構造と半導体層に形成するコンタクトや素子分離領域などとの位置合わせ精度を確保することが可能である。
【発明を実施するための最良の形態】
【００３４】
以下に、本発明に係る半導体記憶装置であるＤＲＡＭおよびその製造方法の実施の形態について、図面を参照して説明する。
【００３５】
第１実施形態
図１は本実施形態に係るＤＲＡＭのメモリセルを形成するためのメモリキャパシタが形成されたＳＯＩ構造の基板の断面図である。
メモリセル領域ＡＲMCにおいて、半導体基板（基板）１０に、トレンチ壁部１０ａによって仕切られた第１トレンチＴＲが形成されており、第１トレンチＴＲの内壁表面から所定の深さでｎ型半導体からなる第１導電層１２が形成され、これがメモリキャパシタのプレート電極ＰＬとなる。
第１トレンチＴＲの内壁表面を被覆してキャパシタ絶縁膜となる第１絶縁膜１３が形成され、その内側にｎ型のポリシリコンからなる第２導電層１４が埋め込まれて、これがメモリキャパシタの記憶ノード電極ＭＮとなる。
上記のようにして、第１導電層１２（プレート電極ＰＬ）、第１絶縁膜（キャパシタ絶縁膜）１３および第２導電層１４（記憶ノード電極ＭＮ）からメモリキャパシタが構成されている。
【００３６】
一方、アライメントマーク領域ＡＲAMにおいても、半導体基板（基板）１０に、第１トレンチＴＲと同様の開口面積である第２トレンチＴＲａが形成されており、第２トレンチＴＲａの内壁表面から所定の深さでｎ型半導体からなる第３導電層１２ａが形成されている。
また、第２トレンチＴＲａの内壁表面を被覆して第２絶縁膜１３ａが形成され、その内側にｎ型のポリシリコンからなる第４導電層１４ａが埋め込まれている。
上記のように、アライメントマーク領域ＡＲAMにおいてもメモリセル領域ＡＲMCに形成されたメモリキャパシタと同様の構造が形成されている。
【００３７】
ここで、アライメントマーク領域ＡＲAMの第２トレンチＴＲａを除く領域においては、半導体基板１０の表面に、例えば５０ｎｍの膜厚の窒化シリコン膜と４００ｎｍの膜厚のＢＳＧ（ホウ素を含有する酸化シリコン）膜の積層体からなる第２トレンチマスク層１１ａが形成されている。
【００３８】
上記のメモリセル領域ＡＲMCにおいては半導体基板１０および第２導電層１４を被覆して、アライメントマーク領域ＡＲAMにおいては第４導電層１４ａおよび第２トレンチマスク層１１ａを被覆して、全面に酸化シリコンの層間絶縁膜１５が形成されており、少なくともアライメントマーク領域ＡＲAMにおけるトレンチ構造部分を除いて、層間絶縁膜１５の上層に、結晶シリコンからなるｎ型の半導体層１６が積層されている。
【００３９】
上記のようにして、本実施形態に係るＤＲＡＭのメモリセルを形成するためのメモリキャパシタが形成されたＳＯＩ構造の基板が構成されている。
メモリセル領域ＡＲMCにおいては、上記の半導体層１６は活性領域毎に素子分離され、各活性領域にそれぞれＭＯＳＦＥＴなどのトランジスタが形成される。
また、半導体層１６の表面から第２導電層１４（記憶ノード電極ＭＮ）に達するようにコンタクトホールが開口され、この内部にコンタクトプラグが埋め込まれて、トランジスタのソース・ドレイン領域と記憶ノード電極が接続される。
以上のようにして、メモリキャパシタとトランジスタからメモリセルが構成され、このような構成のメモリセルがマトリクス状に集積されて、ＤＲＡＭが構成される。
【００４０】
一方、アライメントマーク領域ＡＲAMにおいては、半導体層１６が形成されていないので、第２トレンチマスク層１１ａの有無などにより、層間絶縁膜１６などを通して光学的に第２トレンチＴＲａの輪郭が明瞭に観察可能であり、あるいは層間絶縁膜を除去すれば第２トレンチマスク層の窒化シリコン層が露出して直接第２トレンチの輪郭を観察でき、第２トレンチＴＲａをアライメントマークとして、メモリセル領域ＡＲMCにおいて第１トレンチ用のマスク層を除去してしまっても、半導体基板に形成されたトレンチ構造（メモリキャパシタの記憶ノード電極）に対して、半導体層に形成するコンタクトホールや素子分離領域などとの位置合わせ精度を確保することが可能である。
【００４１】
次に、本実施形態に係るＤＲＡＭのメモリセルを形成するためのメモリキャパシタが形成されたＳＯＩ構造の基板の製造方法について説明する。
まず、図２（ａ）に示すように、メモリセル領域ＡＲMCにおいて、半導体基板（基板）１０上に、例えば５０ｎｍの膜厚の窒化シリコン膜と４００ｎｍの膜厚のＢＳＧ（ホウ素を含有する酸化シリコン）膜の積層体を全面に形成し、フォトリソグラフィ工程および異方性エッチングにより上記の積層体を第１トレンチを開口するパターンに加工して、第１トレンチマスク層１１を形成する。
このとき、アライメントマーク領域ＡＲAMにおいても上記と同時に、第２トレンチを開口するパターンの第２トレンチマスク層１１ａを形成する。
【００４２】
次に、図２（ｂ）に示すように、メモリセル領域ＡＲMCにおいて、第１トレンチマスク層１１をマスクとする異方性エッチングにより半導体基板１０に対してトレンチ壁部１０ａで仕切られた第１トレンチＴＲを形成する。第１トレンチＴＲはキャパシタとなる領域である。
このとき、アライメントマーク領域ＡＲAMにおいて、第２トレンチマスク層１１ａをマスクとする上記と同時の異方性エッチングにより、半導体基板１０に対して第２トレンチＴＲａを形成する。
【００４３】
次に、図２（ｃ）に示すように、フォトリソグラフィ工程により、メモリセル領域ＡＲMCを開口してアライメントマーク領域ＡＲAMを保護するレジスト膜Ｒ１をパターン形成し、これをマスクとしてエッチングを行い、アライメントマーク領域ＡＲAMにおける第２トレンチマスク層１１ａの少なくとも一部を残して、メモリセル領域ＡＲMCにおける第１トレンチマスク層１１を除去する。
このとき、第２トレンチマスク層１１ａは全部残されていなくてもよく、少なくとも一部が残されていればよい。例えば、第２トレンチマスク層１１ａが上記のように窒化シリコン層とＢＳＧ層の積層体である場合、ＢＳＧ層はトレンチ形成のエッチングにおいてダメージによる角がまるまっているので、エッチングなどで除去してしまってももよい。
【００４４】
次に、図３（ａ）に示すように、レジスト膜Ｒ１を除去した後、メモリセル領域ＡＲMCにおいて、例えば第１トレンチＴＲ内を被覆して全面に、Ａｓなどのｎ型不純物を含有するアモルファスシリコンを堆積させ、さらに１０００℃程度の熱処理を施して、ｎ型不純物を第１トレンチＴＲの内壁表層部に拡散させ、第１トレンチＴＲの内壁表面から所定の深さで第１導電層１２を形成する。これがメモリキャパシタのプレート電極ＰＬとなる。
このとき、アライメントマーク領域ＡＲAMにおいても上記と同時に、第２トレンチＴＲａの内壁表面から所定の深さで第３導電層１２ａを形成する。
この後、上記のアモルファスシリコンを除去する。
【００４５】
次に、図３（ｂ）に示すように、メモリセル領域ＡＲMCにおいて、例えばＣＶＤ（Chemical Vapor Deposition ）法あるいは熱酸化法などにより、第１トレンチＴＲの内壁表面にキャパシタ絶縁膜となる第１絶縁膜１３を形成する。このとき、第１絶縁膜１３はトレンチ壁部１０ａの上面においても形成される。
このとき、アライメントマーク領域ＡＲAMにおいても上記と同時に、第２トレンチＴＲａの内壁表面および第２トレンチマスク層１１ａなどを被覆して、第２絶縁膜１３ａを形成する。
【００４６】
次に、図３（ｃ）に示すように、メモリセル領域ＡＲMCにおいて、例えばＣＶＤ法などにより、ポリシリコンなどのシリコン材料により第１トレンチＴＲ内部を埋め込んで、導電層１４ｂを形成する。第１トレンチＴＲを完全に埋め込むために、第１トレンチＴＲの上端より２００ｎｍ程度高く堆積させる。
このとき、アライメントマーク領域ＡＲAMにおいても上記と同時に、第２トレンチＴＲａ内部を埋め込んで導電層１４ｂを形成する。
【００４７】
次に、図４（ａ）に示すように、メモリセル領域ＡＲMCにおいて、例えばＣＭＰ（機械的化学研磨）法などにより導電層１４ｂを平坦化する。このとき、研磨されるのは導電層１４ｂのみであり、半導体基板１０のトレンチ壁部１０ａに対するダメージはない。
このとき、アライメントマーク領域ＡＲAMにおいても上記と同時に、導電層１４ｂを平坦化する。例えば、第２トレンチマスク層１１ａ（窒化シリコン膜）の膜厚よりも５０ｎｍ程度厚く残して平坦化する。
【００４８】
次に、図４（ｂ）に示すように、メモリセル領域ＡＲMCにおいて、導電層１４ｂを構成するポリシリコンを熱酸化などの酸化処理により酸化シリコン膜とすることにより、導電層１４ｂの上面からトレンチ壁部１０ａに達するまで絶縁化して層間絶縁膜１５を形成する。トレンチ壁部１０ａの上部の第１絶縁膜１３は、層間絶縁膜１５と一体化する。
絶縁化（酸化）する幅は、予め測定しておいたトレンチ壁部１０ａ上端から導電層１４ｂの表面までの厚さ分である。この厚さ分の絶縁化（酸化）時間は、ポリシリコンの堆積膜厚の測定値に沿って変更することができる。
この結果、トレンチ壁部１０ａの上面と層間絶縁膜１５の下面がトレンチ壁部１０ａの幅をもって接した構造となり、導電層１４ｂは隣接する第１トレンチＴＲ間で電気的に十分に分離された記憶ノード電極ＭＮとなる第２導電層１４に分離できる。
このとき、アライメントマーク領域ＡＲAMにおいても上記と同時に、導電層１４ｂの上面から絶縁化して層間絶縁膜１５を形成し、第２トレンチＴＲａ内に埋め込まれた第４導電層１４ａとする。
この工程では、次工程で第２の半導体基板を貼り合わせるために必要な層間絶縁膜の形成と各第１トレンチ毎の第２導電層１４の分離を同一の工程で行うことができる。
【００４９】
次に、図４（ｃ）に示すように、メモリセル領域ＡＲMCにおいて、例えばＳＯＩ基板を形成する手法と同様の手法により、層間絶縁膜１５の上層に５０〜１５０ｎｍの膜厚のｎ型の結晶シリコンからなる半導体層１６を形成する。
即ち、例えば、第２のシリコン半導体基板を層間絶縁膜１５上に貼り合わせ、所望の膜厚の結晶シリコン層を残すようにして、第２の半導体基板の貼り合わせた面と反対側の面から研削および研磨する方法、あるいは、第２のシリコン半導体基板に所定の深さに予め水素を注入しておき、上記と同様に層間絶縁膜１５上に貼り合わせ、熱処理により水素導入領域において分割して結晶シリコン層を残す方法などによる。
このとき、アライメントマーク領域ＡＲAMにおいても上記と同時に、層間絶縁膜１５の上層に半導体層１６を形成する
【００５０】
次に、図５（ａ）に示すように、フォトリソグラフィ工程により、少なくともアライメントマーク領域ＡＲAMにおけるトレンチ構造部分を開口してメモリセル領域ＡＲMCは完全に保護するレジスト膜Ｒ２をパターン形成し、図５（ｂ）に示すように、レジスト膜Ｒ２をマスクとして半導体層１６のエッチングを行い、メモリセル領域ＡＲMCにおける半導体層１６を残して、アライメントマーク領域ＡＲAMのトレンチ構造部分における半導体層１６を除去する。
上記において、アライメントマークが多数存在する領域を、ウェハのグローバル位置情報から大きく開口することができる。
次に、レジスト膜Ｒ２を除去することで、図１に示す構造の本実施形態に係るＤＲＡＭのメモリセルを形成するためのメモリキャパシタが形成されたＳＯＩ構造の基板を製造することができる。
【００５１】
以降の工程においては、基本的にアライメントマーク領域ＡＲAMは特に必要な工程はないので、メモリセル領域ＡＲMCを示す図面を参照して説明する。
まず、図６（ａ）に示すように、例えばＳＴＩ法により、素子分離絶縁膜１７を形成する。
即ち、例えば、層間絶縁膜の表面でエッチングが選択的に停止するようなエッチングガスを用いたエッチングにより、素子分離領域の半導体層１６をエッチング除去し、除去により生成された開口部内に酸化シリコンなどの絶縁体を埋め込み、研磨処理などにより開口部の外部の絶縁体を除去して形成する。
素子分離絶縁膜１７により、半導体層１６は活性領域ＡＡに分離される。
【００５２】
次に、図６（ｂ）に示すように、素子分離絶縁膜１７と半導体層１６の境界領域において、半導体層１６の表面から半導体層１６および層間絶縁膜１５を貫通して第２導電層１４（記憶ノード電極ＭＮ）に達するコンタクトホールＭＨを開口し、得られたコンタクトホールＭＨ内にポリシリコンなどを埋め込み、コンタクトプラグ１８を形成する。
これにより、第２導電層１４（記憶ノード電極ＭＮ）と半導体層１６（詳しくは、後工程で形成されるＭＯＳＦＥＴのソース・ドレイン領域）とがコンタクトプラグ１８により電気的に接続される。
【００５３】
上記のようにアライメントマーク領域ＡＲAMには半導体層１６が形成されておらず、第２トレンチマスク層１１ａの有無などにより、層間絶縁膜１６などを通して光学的に、あるいは、窒化シリコンに対して酸化シリコンを選択的に除去するエッチングによりアライメントマーク領域ＡＲAMにおいて層間絶縁層１５まで除去すれば第２トレンチマスク層の窒化シリコン層が露出して段差が得られ、第２トレンチＴＲａの輪郭が明瞭に観察可能となっているので、上記のコンタクトホールの開口や素子分離絶縁膜用トレンチの形成工程などにおいては、第２トレンチＴＲａをアライメントマークとして、下部構造であるメモリキャパシタに対して位置合わせ精度を確保して形成することができる。光を透過しない膜を堆積している場合には、上記のように第２トレンチマスク層の窒化シリコン層が露出して段差を得る方法が有効である。
【００５４】
次に、図６（ｃ）に示すように、半導体層１６に対して、ウェル形成や閾値調整のチャネル不純物などを導入し、必要な熱処理などを行った後、熱酸化処理などにより不図示のゲートで絶縁膜を形成し、その上層にゲート電極１９を形成し、ゲート電極１９をマスクとして不純物をイオン注入してソース・ドレイン領域を形成する。
ここで、一方のソース・ドレイン領域は上述のように半導体層１８に接続するように形成し、また、他方のソース・ドレイン領域に対してビットコンタクト２０を形成して上層配線であるビット線に接続する。さらに、ゲート電極１９にワード線を接続する。
以上で、メモリキャパシタが形成されたＳＯＩ構造の基板にＭＯＳＦＥＴが形成されて、メモリキャパシタとトランジスタから構成されるメモリセルがマトリクス状に集積されてなるＤＲＡＭを製造することができる。
さらに、必要に応じて、スクライブラインに沿ってダイシングして、個片化された半導体記憶装置とすることができる。
【００５５】
上記の本実施形態に係る半導体記憶装置の製造方法によれば、貼り合わせ法などでメモリキャパシタとなるトレンチ構造を有する半導体基板と半導体層とを積層させた構造の半導体記憶装置の製造方法において、アライメントマーク領域に第２トレンチを形成するので、この部分を基準に位置合わせでき、メモリセル領域のトレンチのマスク層を除去してしまっても半導体基板のトレンチ構造と半導体層に形成するコンタクトや素子分離領域などとの位置合わせ精度を確保することが可能である。
また、上記のアライメントマーク領域がスクライブラインとなるようにレイアウトすることで、スクライブ時にアライメントマーク領域は切り代となってなくなってしまい、アライメントマーク領域の分の面積を拡大させることなく、アライメントマークによる位置合わせ精度の効果を享受することができる。もちろん、アライメントマーク領域をスクライブラインではない領域に設け、最終的なチップ内にアライメントマークが残るような設計とすることもできる。
【００５６】
第２実施形態
図７は本実施形態に係るＤＲＡＭのメモリセルを形成するためのメモリキャパシタが形成されたＳＯＩ構造の基板の断面図である。
実質的に第１実施形態と同様の構造であるが、アライメントマーク領域ＡＲAMにおいて、半導体基板（基板）１０に、第１トレンチＴＲの開口面積よりも広い開口面積の第２トレンチＴＲａが形成されており、第２トレンチＴＲａの内壁表面から所定の深さでｎ型半導体からなる第３導電層１２ａが形成されている。
また、第２トレンチＴＲａの内壁表面を被覆して第２絶縁膜１３ａが形成され、その内側にｎ型のポリシリコンからなる第４導電層１４ａが埋め込まれている。
上記のように、アライメントマーク領域ＡＲAMにおいてもメモリセル領域ＡＲMCに形成されたメモリキャパシタと同様の構造が形成されている。
【００５７】
ここで、第２トレンチＴＲａの開口面積が第１トレンチＴＲの開口面積より広いことに起因し、第４導電層１４ａの膜厚が第２トレンチＴＲａを完全に埋め込むのに十分でないために、第４導電層１４ａの表面に凹部形状Ｖが形成されている。
【００５８】
上記のようにして、本実施形態に係るＤＲＡＭのメモリセルを形成するためのメモリキャパシタが形成されたＳＯＩ構造の基板が構成されている。
メモリセル領域ＡＲMCにおいては、第１実施形態と同様に、半導体層１６が素子分離され、各活性領域にそれぞれＭＯＳＦＥＴなどのトランジスタが形成され、半導体層１６の表面から第２導電層１４（記憶ノード電極ＭＮ）に達するようにコンタクトホールが開口され、この内部にコンタクトプラグが埋め込まれて、トランジスタのソース・ドレイン領域と記憶ノード電極が接続され、メモリキャパシタとトランジスタからメモリセルが構成され、このような構成のメモリセルがマトリクス状に集積されて、ＤＲＡＭが構成される。
【００５９】
一方、アライメントマーク領域ＡＲAMにおいては、半導体層１６が形成されていないので、第２トレンチＴＲａに埋め込まれた第４導電層１４ａの表面の凹凸形状Ｖが明瞭に観察可能であり、第２トレンチＴＲａ内に形成された凹凸形状Ｖをアライメントマークとして、メモリセル領域ＡＲMCにおいて第１トレンチ用のマスク層を除去してしまっても、半導体基板に形成されたトレンチ構造（メモリキャパシタの記憶ノード電極）に対して半導体層に形成するコンタクトホールや素子分離領域などとの位置合わせ精度を確保することが可能である。
【００６０】
次に、本実施形態に係るＤＲＡＭのメモリセルを形成するためのメモリキャパシタが形成されたＳＯＩ構造の基板の製造方法について説明する。
第２トレンチＴＲａの開口面積が第１トレンチより広くなるように形成し、また、第２トレンチマスク層も除去してしまうことを除いて、実質的に第１実施形態と同様に形成することができる。
まず、図８（ａ）に示すように、メモリセル領域ＡＲMCにおいて、第１トレンチを開口するパターンの第１トレンチマスク層を形成し、アライメントマーク領域ＡＲAMにおいても同時に、第２トレンチを開口するパターンの第２トレンチマスク層を形成する。
次に、メモリセル領域ＡＲMCにおいて、第１トレンチマスク層をマスクとしてトレンチ壁部１０ａで仕切られた第１トレンチＴＲを形成し、アライメントマーク領域ＡＲAMにおいても同時に第２トレンチＴＲａを形成する。
さらに、第１トレンチマスク層および第２トレンチマスク層を除去し、メモリセル領域ＡＲMCにおいて第１トレンチＴＲの内壁表面から所定の深さで第１導電層１２を形成し、アライメントマーク領域ＡＲAMにおいて第２トレンチＴＲａの内壁表面から所定の深さで第３導電層１２ａを形成する。
【００６１】
ここで、上記の第２トレンチＴＲａの開口幅ＷＴAMは第１トレンチＴＲの開口幅ＷＴMCよりも広くなるように、即ち、第２トレンチＴＲａの開口面積が第１トレンチＴＲの開口面積よりも広くなるように形成する。
例えば、第２トレンチＴＲａの開口幅ＷＴAMは、下記の工程で成膜する導電層１４ｂの堆積膜厚の２倍以上の幅となるように形成する。
【００６２】
次に、図８（ｂ）に示すように、メモリセル領域ＡＲMCにおいて第１トレンチＴＲの内壁表面に第１絶縁膜１３を形成し、アライメントマーク領域ＡＲAMにおいて第２トレンチＴＲａの内壁表面に第２絶縁膜１３ａを形成する。
さらに、メモリセル領域ＡＲMCおよびアライメントマーク領域ＡＲAMにおいて、第１トレンチＴＲおよび第２トレンチＴＲａ内部を埋め込んで導電層１４ｂを形成する。
このとき、第２トレンチＴＲａの開口面積が第１トレンチＴＲの開口面積よりも広く、例えば上記のように第２トレンチＴＲａの開口幅ＷＴAMが導電層１４ｂの堆積膜厚の２倍以上の幅とすることで、導電層１４ｂは第１トレンチＴＲを埋め込むには十分でかつ第２トレンチＴＲａを埋め込むには不十分である膜厚となり、第２トレンチＴＲａにおける導電層１４ｂの表面に凹凸形状Ｖが形成される。
【００６３】
次に、図９（ａ）に示すように、メモリセル領域ＡＲMCおよびアライメントマーク領域ＡＲAMにおいて、導電層１４ｂを平坦化し、導電層１４ｂの上面からトレンチ壁部１０ａに達するまで絶縁化して層間絶縁膜１５を形成する。
この結果、メモリセル領域ＡＲMCにおいて、導電層１４ｂは隣接する第１トレンチＴＲ間で電気的に十分に分離された記憶ノード電極ＭＮとなる第２導電層１４に分離でき、アライメントマーク領域ＡＲAMにおいても第２トレンチＴＲａ内に埋め込まれた第４導電層１４ａとする。
ポリシリコンは、酸化により膨張するので、上記のように酸化するだけで、上記の凹凸形状Ｖを埋め込んで形成することができる。平坦化や酸化の前に予め同様の酸化シリコンで埋め込んでおくと、凹凸形状Ｖが酸化されて膨張することがなく、余分な応力がかからなくなるので好ましい。
【００６４】
次に、図９（ｂ）に示すように、メモリセル領域ＡＲMCおよびアライメントマーク領域ＡＲAMにおいて、層間絶縁膜１５の上層にｎ型の結晶シリコンからなる半導体層１６を形成し、少なくともアライメントマーク領域ＡＲAMにおけるトレンチ構造部分を開口してメモリセル領域ＡＲMCは完全に保護するレジスト膜Ｒ３をパターン形成する。
【００６５】
次に、図１０（ａ）に示すように、レジスト膜Ｒ３をマスクとして半導体層１６のエッチングを行い、メモリセル領域ＡＲMCにおける半導体層１６を残して、アライメントマーク領域ＡＲAMのトレンチ構造部分における半導体層１６を除去する。
【００６６】
次に、図１０（ｂ）に示すように、レジスト膜Ｒ３をマスクとして層間絶縁膜１５のエッチングを行い、アライメントマーク領域ＡＲAMに露出したトレンチ構造部分における層間絶縁膜１５を除去する。このように、層間絶縁膜１５まで除去して凹凸形状Ｖを露出させることで、大きな段差を観察できるため、位置合わせ用の強い信号を得ることができる。例えば、光を透過しない膜を堆積させた場合には、このように凹凸形状を露出させることが有効である。
次に、レジスト膜Ｒ３を除去することで、図７に示す構造の本実施形態に係るＤＲＡＭのメモリセルを形成するためのメモリキャパシタが形成されたＳＯＩ構造の基板を製造することができる。
【００６７】
以降の工程においては、第１実施形態と同様に、例えばＳＴＩ法により素子分離絶縁膜を形成し、素子分離絶縁膜と半導体層１６の境界領域において、第２導電層１４（記憶ノード電極ＭＮ）に達するコンタクトホールを開口し、コンタクトプラグ１８を埋め込んで形成する。
このとき、上記のようにアライメントマーク領域ＡＲAMには第４導電層１４の表面に凹凸形状Ｖが形成されて明瞭に観察可能となっているので、上記のコンタクトホールの開口や素子分離絶縁膜用トレンチの形成工程などにおいては、第２トレンチＴＲａの凹凸形状Ｖをアライメントマークとして、下部構造であるメモリキャパシタに対して位置合わせ精度を確保して形成することができる。
【００６８】
次に、半導体層１６にゲートで絶縁膜、ゲート電極およびソース・ドレイン領域を形成し、ビットコンタクト２０、ビット線、ワード線などを形成して、メモリキャパシタが形成されたＳＯＩ構造の基板にＭＯＳＦＥＴが形成されて、メモリキャパシタとトランジスタから構成されるメモリセルがマトリクス状に集積されてなるＤＲＡＭを製造することができる。
さらに、必要に応じて、スクライブラインに沿ってダイシングして、個片化された半導体記憶装置とすることができる。
【００６９】
上記の本実施形態に係る半導体記憶装置の製造方法によれば、貼り合わせ法などでメモリキャパシタとなるトレンチ構造を有する半導体基板と半導体層とを積層させた構造の半導体記憶装置の製造方法において、アライメントマーク領域に第２トレンチを形成するので、この部分に形成される第４導電層の表面の凹凸形状を基準に位置合わせでき、メモリセル領域のトレンチのマスク層を除去してしまっても半導体基板のトレンチ構造と半導体層に形成するコンタクトや素子分離領域などとの位置合わせ精度を確保することが可能である。
また、上記のアライメントマーク領域がスクライブラインとなるようにレイアウトすることで、スクライブ時にアライメントマーク領域は切り代となってなくなってしまい、アライメントマーク領域の分の面積を拡大させることなく、アライメントマークによる位置合わせ精度の効果を享受することができる。もちろん、アライメントマーク領域をスクライブラインではない領域に設け、最終的なチップ内にアライメントマークが残るような設計とすることもできる。
【００７０】
本発明は上記の説明に限定されない。
例えば、上記実施形態においてはＤＲＡＭについて示しているが、これに限らず、ＤＲＡＭ以外の半導体装置においても、基板上の下部構造を被覆して絶縁膜と半導体層が積層され、この半導体層から下部構造に接続するコンタクトプラグを形成する場合や半導体層に素子分離絶縁膜を形成する方法に対して、本発明を適用することができる。
また、第１実施形態における第２トレンチの開口面積を第１トレンチより大きく設定したい、あるいは、第２実施形態において第２トレンチマスク層が残す構造とすることも可能である。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【産業上の利用可能性】
【００７１】
本発明の半導体記憶装置は、大容量化および微細化が進められたＤＲＡＭとして適用できる。
【００７２】
本発明の半導体装置は、微細化が進められた半導体装置として適用できる。
【００７３】
本発明の半導体記憶装置の製造方法は、大容量化および微細化が進められたＤＲＡＭを製造する方法に適用できる。
【００７４】
本発明の半導体装置の製造方法は、微細化が進められた半導体装置を製造する方法に適用できる。
【図面の簡単な説明】
【００７５】
【図１】図１は本発明の第１実施形態に係るＤＲＡＭのメモリセルを形成するためのメモリキャパシタが形成されたＳＯＩ構造の基板の断面図である。
【図２】図２（ａ）〜（ｃ）は本発明の第１実施形態に係るＤＲＡＭのメモリセルを形成するためのメモリキャパシタが形成されたＳＯＩ構造の基板の製造工程を示す断面図である。
【図３】図３（ａ）〜（ｃ）は本発明の第１実施形態に係るＤＲＡＭのメモリセルを形成するためのメモリキャパシタが形成されたＳＯＩ構造の基板の製造工程を示す断面図である。
【図４】図４（ａ）〜（ｃ）は本発明の第１実施形態に係るＤＲＡＭのメモリセルを形成するためのメモリキャパシタが形成されたＳＯＩ構造の基板の製造工程を示す断面図である。
【図５】図５（ａ）および図５（ｂ）は本発明の第１実施形態に係るＤＲＡＭのメモリセルを形成するためのメモリキャパシタが形成されたＳＯＩ構造の基板の製造方法の製造工程を示す断面図である。
【図６】図６（ａ）〜（ｃ）は本発明の第１実施形態に係るＤＲＡＭのメモリセルを形成するためのメモリキャパシタが形成されたＳＯＩ構造の基板を用いてＤＲＡＭを製造する方法の製造工程を示す断面図である。
【図７】図７は本発明の第７実施形態に係るＤＲＡＭのメモリセルを形成するためのメモリキャパシタが形成されたＳＯＩ構造の基板の断面図である。
【図８】図８（ａ）および図８（ｂ）は本発明の第２実施形態に係るＤＲＡＭのメモリセルを形成するためのメモリキャパシタが形成されたＳＯＩ構造の基板の製造工程を示す断面図である。
【図９】図９（ａ）および図９（ｂ）は本発明の第２実施形態に係るＤＲＡＭのメモリセルを形成するためのメモリキャパシタが形成されたＳＯＩ構造の基板の製造工程を示す断面図である。
【図１０】図１０（ａ）および図１０（ｂ）は本発明の第２実施形態に係るＤＲＡＭのメモリセルを形成するためのメモリキャパシタが形成されたＳＯＩ構造の基板の製造工程を示す断面図である。
【図１１】図１１（ａ）は第１従来例に係るＤＲＡＭのメモリセルの断面図であり、図１１（ｂ）は平面図であり、図１１（ａ）は図１１（ｂ）中のＸ−Ｘ’における断面図に相当する。
【図１２】図１２（ａ）は第２従来例に係るＤＲＡＭのメモリセルの断面図であり、図１２（ｂ）は平面図であり、図１２（ａ）は図１２（ｂ）中のＸ−Ｘ’における断面図に相当する。
【符号の説明】
【００７６】
１０…（半導体）基板、１０ａ…トレンチ壁部、１１…（第１トレンチ）マスク層、１１ａ…第２トレンチマスク層、１２…第１導電層、１２ａ…第３導電層、１３…第１絶縁膜、１３ａ…第２絶縁膜、１４…第２導電層、１４ａ…第４導電層、１５…層間絶縁膜、１６…半導体層、１７…素子分離絶縁膜、１８…コンタクトプラグ、１９…ゲート電極、２０…ビットコンタクト、１００…半導体基板、１０１…第１ｎ型半導体層、１０２…第２ｎ型半導体層、１０３…キャパシタ絶縁膜、１０４…第３ｎ型半導体層、１０５…素子分離絶縁膜、１０６…第４半導体層、１０７…ゲート電極、１０８…ビットコンタクト、ＰＬ…プレート電極、ＭＮ…記憶ノード電極、ＭＨ…コンタクトホール、ＭＮＣ…記憶ノードコンタクトプラグ、ＡＡ…活性領域、ＴＲ…（第１）トレンチ、ＴＲａ…第２トレンチ、Ｒ１〜Ｒ３…レジスト膜，Ｖ…凹凸形状。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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