(57)【要約】【課題】本願発明は、低コストで高性能のロジック、メモリ混載の半導体装置を提供するものである。本願発明は、微細化がさらに進んでも動作が可能である高集積メモリ、あるいはこのメモリを用いた半導体装置を提供する。【解決手段】本願発明は、書込みトランジスタを介して注入、放出を行った電荷を、書込みトランジスタのしきい電圧変化によって読出すことを特徴とする。書込みトランジスタのチャネルを絶縁膜上の半導体薄膜より構成し、リーク電流低減を実現する。【選択図】図１
2005094025.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも二水準の厚さのゲート絶縁膜からなるトランジスタを有し、
当該半導体装置の周辺回路は、前記ゲート絶縁膜の少なくとも最も薄い絶縁膜ではないゲート絶縁膜を有するトランジスタを有し、
同一チップ上に書込み用の電界効果型トランジスタと読出し用の電界効果型のトランジスタを有する記憶素子部を有し、
前記記憶素子部は、書込み用の電界効果型トランジスタを通じて出し入れした電荷量を読出し用の電界効果型トランジスタのしきい電圧変化によって読み出すことが可能な半導体装置において、
前記周辺回路を構成するトランジスタのゲート絶縁膜厚と、前記記憶素子の読出
しトランジスタのゲート絶縁膜厚が等しいことを特徴とする半導体装置。
【請求項２】
前記書込み用トランジスタのチャネルが、絶縁膜上に設けられて
いることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記書込みトランジスタのチャネルが、前記書込みトランジス
タのソースまたはドレイン領域の上端と同じ高さに設けられていることを特徴と
する請求項２に記載の半導体記憶。
【請求項４】
前記書込み用の電界効果型トランジスタのチャネルの膜厚が、
５ｎｍ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記書込み用の電界効果型トランジスタのチャネルの膜厚が、
５ｎｍ以下であることを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記書込み用の電界効果型トランジスタのチャネルの膜厚が、
５ｎｍ以下であることを特徴とする請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本願発明は、電界効果型トランジスタ、半導体装置、わけても半導体記憶素子及びそれらの製造方法に関するものである。
【背景技術】
【０００２】
マルチメディアの広がりによって、データ処理装置への要求は益々高度化している。特に、音声、画像処理は大量のデータを短時間に処理する必要があるため、データ処理装置全体の処理能力の向上が必須である。しかし、データ処理装置の主たる構成要素のロジックチップとメモリチップを、別々にしてデータ処理装置を構成していては、この間のデータパスがボトルネックとなって、全体の処理能力を向上することが困難である。
【０００３】
このような問題を解決する為、ロジック回路とＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｕｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）を１チップ上に集積したいわゆるＤＲＡＭ混載チップが開発されている。このような技術の文献として、例えばＨ．Ｉｓｈｉｕｃｈｉ ｅｔ ａｌ．、ＩＥＥＥ Ｉｎｔｅｒｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ、ｐｐ３３-３６、 １９９７年を挙げることが出来る（非特許文献１）。前記混載の容易性の観点からは、ロジック用トランジスタだけでメモリセルを構成できるＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｕｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）がＤＲＡＭより優れているといえる。しかし、６トランジスタを用いて１セルを構成するためセル面積が大きく、コスト面から大きな容量を用意することが困難である。
【０００４】
また、ＤＲＡＭセルの蓄積電荷を減少させても動作可能な構造として、ゲインセルと呼ばれる記憶素子構造が提案されている。これは書き込み用のトランジスタを介して記憶ノードに電荷を注入し、蓄積された電荷により他に設けた読み出し用のトランジスタのしきい電圧が変化することを利用して記憶を行うものである。又、本願発明に関連した技術として、例えば、書き込み用のトランジスタに多結晶シリコンを用いたＨ．Ｓｈｉｃｈｉｊｏ ｅｔ ａｌ、 Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ，ｐｐ２６５-２６８、 １９８４年（非特許文献２）、及び読み出し用のトランジスタに多結晶シリコンを用いたＳ． Ｓｈｕｋｕｒｉ ｅｔ ａｌ．、 ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｏｒｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ，ｐｐ．１００６-１００８、 １９９２年（非特許文献３）を挙げることが出来る。
【０００５】
本願発明に関連した他の技術として、Ｋ． Ｙａｎｏ ｅｔ ａｌ、 ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｏｒｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ，ｐｐ５４１-５４４、 １９９３年（非特許文献４）、及びＴ． Ｉｓｈｉｉ ｅｔ ａｌ、ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｓ Ｃｏｎｆｅｒｅｎｃｅｓ、ｐｐ２６６-２６７、１９９６年（非特許文献５）に記載されている多結晶シリコンを用いた単一電子メモリをあげることが出来る。この技術は、１素子で記憶を行うメモリ素子である。本願発明とは素子の動作原理、機能の面で異なるが、ソース、ドレインよりもチャネル部分が薄いＴＦＴ構造として考えられる一般的な構造を含んでいる。すなわち、ソースドレイン領域の底面とチャネル薄膜領域の高さがほぼ揃っている構造である。
【０００６】
【非特許文献１】Ｈ．Ｉｓｈｉｕｃｈｉ ｅｔ ａｌ．、ＩＥＥＥ Ｉｎｔｅｒｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ、ｐｐ３３-３６、 １９９７年
【非特許文献２】Ｈ．Ｓｈｉｃｈｉｊｏ ｅｔ ａｌ、 Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ，ｐｐ２６５-２６８、 １９８４年
【非特許文献３】Ｓ． Ｓｈｕｋｕｒｉ ｅｔ ａｌ．、 ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｏｒｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ，ｐｐ．１００６-１００８、 １９９２年
【非特許文献４】Ｋ． Ｙａｎｏ ｅｔ ａｌ、 ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｏｒｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ，ｐｐ５４１-５４４、 １９９３年
【非特許文献５】Ｔ． Ｉｓｈｉｉ ｅｔ ａｌ、ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｓ Ｃｏｎｆｅｒｅｎｃｅｓ、ｐｐ２６６-２６７、１９９６年
【発明の開示】
【発明が解決しようとする課題】
【０００７】
携帯情報端末等バッテリー駆動の応用を中心として機器の低消費電力化が重要な課題として認識されている。通常、半導体装置の消費電力は機器全体の消費電力のかなりの部分を占め、低消費電力化が求められている。トランジスタがオフ状態での電流はリーク電流と呼ばれ、全ての回路に関わるため、ロジック、メモリの区別なくチップ全体の消費電力増大の要因となる。そこでリーク電流が少ないトランジスタが求められている。発明者等は独自の試作、評価によってチャネル部分を薄く形成した多結晶シリコンベースのＴＦＴ構造で１０のマイナス１８乗台のリーク電流が実現できることを見出した。しかしながら、チャネル部分がソース、ドレインよりも薄いＴＦＴ構造は、通常前記従来技術のようにソースドレイン領域の底面とチャネル薄膜領域の高さがほぼ揃っている構造となる。この構造はゲート絶縁膜をＣＶＤで堆積するが、ソース、ドレイン部分とチャネル部分の間に段差が生じているため、段差上端で電界集中がおきやすい。このためゲート絶縁膜を薄くした場合耐圧のマージンが減少する。また段差下端で膜が厚めにつくため、実質的にゲート絶縁膜が厚くなる部分が生じる。このためトランジスタ性能が低下し、短チャネル効果が顕著になる怖れがある。
【０００８】
そこで、本発明の目的とするところは、低リークで高性能の半導体素子を提供することである。さらに低消費電力の半導体装置を提供することである。
【０００９】
前述のようにロジックとＤＲＡＭの混載技術が開発され既に製品も存在するが、問題となるのはロジックプロセスとＤＲＡＭプロセスの相性である。第１に、互いの作製プロセスで共通化できる部分が少ないとマスク数、工程数が増加して製造コストが増大する。しかしながら、ＤＲＡＭ作製で最も複雑となるキャパシタ作製工程はロジック部とは共通化できない。また、ロジック部のＭＯＳトランジスタでは高速性を重視するため拡散層部分をシリサイド化して低抵抗化する手法が常用されているが、ＤＲＡＭメモリセルのパストランジスタをシリサイド化するとリーク電流が増大し、記憶保持時間が極端に短くなってしまうことが知られている。従ってＭＯＳトランジスタ形成においてもロジック部分のシリサイド化時にＤＲＡＭ部分を覆っておく等の工夫が必要であり、プロセスが複雑化している。
【００１０】
第二に、ＤＲＡＭのキャパシタ作製工程における高温工程の問題がある。ＤＲＡＭでは信号量を確保する必要があるため、微細化を進めながらも蓄積電荷量を小さくできない。従ってより小面積で容量を確保する為に高誘電体膜の導入が必要になる。従来行ってきたような立体構造利用はコスト増大の為困難であるし、また立体構造を利用したとしても高誘電体膜の導入が不可欠になりつつある。ところが高誘電体膜を形成するために高温が必要である。例えば、Ｔａ2Ｏ5（五酸化タンタル）を使用した場合結晶化のために７５０℃程度の高温処理が必要とされる。
【００１１】
一方で、ロジック部分のＭＯＳトランジスタは微細化のため拡散層のPN接合を非常に浅く形成している。熱処理によって拡散層の不純物が拡散してしまい、ＭＯＳトランジスタの特性が劣化、場合によってはパンチスルーによって動作不可能となってしまう。またコバルトシリサイド等のシリサイド材料も高温で凝集する怖れがある。基板に溝を掘ってキャパシタを形成するいわゆるトレンチキャパシタ構造を採用すれば、ロジック用ＭＯＳトランジスタの形成前にキャパシタ形成が可能であるが、溝の深さが非常に深くなり、今後微細化が進むとさらにアスペクト比を大きくとらなければならないという課題を抱えている。
【００１２】
上述の蓄積電荷量確保の課題はロジック混載チップに限らず、ＤＲＡＭ一般に関わる問題である。０.１８μｍ〜０.１４μｍの加工寸法を用いる１ＧｂｉｔＲＡＭ以降では、世代が一世代進むごとに新しい高誘電体材料を開発しなければならない怖れがある。従って蓄積電荷量を減少させても安定して動作でき、しかもＤＲＡＭ並に高集積が可能であるような低面積の半導体メモリが必要である。
【００１３】
以上から、本発明の目的とするところは、低コストで、高性能のロジック及びメモリが混載された半導体装置を提供することである。
【００１４】
本願発明は、半導体装置の加工の微細化が、さらに進んでも動作が可能である高集積メモリを提供することが出来る。
【課題を解決するための手段】
【００１５】
本願発明は、書込み用トランジスタを介して、注入、放出を行った電荷を、読出し用トランジスタのしきい電圧変化によって読出すことを特徴とする。ＤＲＡＭのようにキャパシタ容量確保のための新材料が不要であるためロジック混載が容易である。及び、本願発明のトランジスタはこうした半導体装置に供して極めて有用である。
【００１６】
詳しくその構成を述べると、本願発明の代表的な実施形態による半導体素子は、基本的に次の形態を有する。
【００１７】
本願発明の代表的な第１の形態は、ソース領域、ドレイン領域、及び当該ソース領域と当該ドレイン領域を接続する半導体材料からなるチャネル領域と、前記チャネル領域の電位を制御するゲート電極とを有し、且つ前記チャネル領域が絶縁膜上に設けられ、当該半導体装置の基板面を基準として、前記チャネル領域が前記ソース領域と前記ドレイン領域の上面の水準に配置されているトランジスタである。前記ゲート電極による電位の制御によって、当該チャネルのコンダクタンスが制御されるのである。
【００１８】
ここで、本願発明の係わる前記チャネル領域は、薄膜半導体層が用いられる。その厚さが５ｎｍ以下であることが、わけても好ましい。チャネル領域が極めて薄膜であることから、極めて低リーク電流が確保される。この形態は、図１を参照をすることで十分理解されるであろう。
【００１９】
本願の第２の形態は次の構成を有する。
【００２０】
即ち、この第２の形態は、金属または半導体材料からなるソース領域、ドレイン領域を有し、
前記ソース領域とドレイン領域は絶縁膜上の半導体材料からなるチャネル領域
で接続され、
前記チャネル領域の電位を制御する金属または半導体材料からなるゲート電極を有する第１のトランジスタ構造（Ｍ２）と、
金属または半導体材料からなるソース領域、ドレイン領域を有し、
前記ソース領域とドレイン領域は半導体材料からなるチャネル領域で接続され、
前記チャネル領域の電位を制御する金属または半導体材料からなるゲート電極を有し、
前記チャネル領域と静電容量でカップルした金属または半導体材料からなる電荷蓄積領域を有する第二のトランジスタ構造（Ｍ１）を有し、
前記第２のトランジスタ構造のソース領域がソース線に接続され、
前記第１のトランジスタ構造のソース領域あるいはドレイン領域の一端が前記第２のトランジスタ構造の電荷蓄積領域に接続され、
前記第１のトランジスタ構造のソース領域あるいはドレイン領域の他端がデータ線に接続されることを特徴とするものである。
【００２１】
本願発明では、読出しトランジスタの電荷蓄積領域（１）と制御電極（５）が積層化されており、３トランジスタ型のゲインセルよりも小さい面積で構成が可能である。また、書込みトランジスタのチャネルが絶縁膜（１３４）上の半導体薄膜よりなるため、電荷のリークパスにあたるチャネル（３）を完全に空乏化するため通常のバルク（Ｂｕｌｋ）基板を用いたＭＯＳを書込みトランジスタに用いた場合と比べてリーク電流が大幅に低減できる。
【００２２】
更に、記憶領域（１）加工あるいは書込みトランジスタのチャネル（３）加工にワード線（５）とのセルフアライン加工を用いることが可能であり、簡単な作製プロセスと小面積セルの両立を可能としている。尚、理解を容易となす為、参考例として、本文中の参照符号は図１における各部位を示している。
【００２３】
本発明の他の手段、目的と特徴は、以下の実施の形態から明らかになろう。
【発明の効果】
【００２４】
本願発明によれば、低コストで高性能のロジック、メモリ混載の半導体装置を提供することができる。又、本願発明は、微細化がさらに進んでも、動作が可能である高集積メモリ装置、あるいはこのメモリ装置を用いた半導体装置を提供することが出来る。
【発明を実施するための最良の形態】
【００２５】
具体的な実施の形態を説明するに先だって、本願発明の主な諸形態を、以下に列挙する。
【００２６】
本願の第１の形態は、金属又は半導体材料からなるソース領域、ドレイン領域を有し、
前記ソース領域とドレイン領域は絶縁膜上の半導体材料からなるチャネル領域で接続され、
前記チャネル領域の電位を制御する金属又は半導体材料からなるゲート電極を有する第１のトランジスタと、
金属または半導体材料からなるソース領域、ドレイン領域を有し、
前記ソース領域とドレイン領域は半導体材料からなるチャネル領域で接続され、
前記チャネル領域の電位を制御する金属又は半導体材料からなるゲート電極を有し、
前記チャネル領域と静電容量を介して金属又は半導体からなる電荷蓄積領域を有する第２のトランジスタとを、有し、
前記第２のトランジスタのソース領域がソース線に接続され、
前記第１のトランジスタのソース領域あるいはドレイン領域のいずれかの一端が前記第２のトランジスタの電荷蓄積領域に接続され、
前記第１のトランジスタのソース領域あるいはドレイン領域のいずれかの他端がデータ線に接続される半導体記憶素子である。この半導体記憶素子の構造を用いて各種半導体装置を提供することが出来る。
【００２７】
本願の第２の形態は、前記第１の形態の半導体記憶素子または半導体装置半導体記憶素子において、
前記データ線に接続された第１のトランジスタ構造のソース領域あるいはドレイン領域と前記第２のトランジスタ構造のソース領域の間の距離が、前記データ線に接続された第１のトランジスタ構造のソース領域あるいはドレイン領域と前記第２のトランジスタ構造のドレイン領域の間の距離よりも短いことを特徴とする半導体記憶素子または半導体装置である。
【００２８】
本願の第３の形態は、前記第１又は第２の半導体記憶素子において、前記第２のトランジスタ構造のゲート電極の幅と、前記第１のトランジスタ構造のチャネル領域の幅が実質的に等しいことを特徴とする半導体記憶素子または半導体装置である。この形態は、半導体記憶素子の読出しトランジスタ電極によるセルフアライン加工が特徴となる。
【００２９】
本願の第４の形態は、前記第１から第３のいずれかの形態に記載の半導体記憶素子において、
前記第２のトランジスタ構造のゲート電極の幅と、前記第２のトランジスタ構造の電荷蓄積領域の幅が実質的に等しいことを特徴とする半導体記憶素子または半導体装置である。
【００３０】
本願の第５の形態は、電界効果型の書込み用トランジスタと読出し用トランジスタを有し、
前記書込みトランジスタのチャネルは半導体材料からなり、
前記書込みトランジスタのソース領域、ドレイン領域は金属または半導体材料と金属の積層構造からなり、
前記書込みトランジスタのソース、ドレイン領域のいずれかの一端（領域Ａ）は書込みトランジスタのチャネル以外に導電経路を持たず、読出しトランジスタのチャネルと静電容量でカップルし、
前記書込みトランジスタのソース、ドレイン領域のいずれかの他端（領域Ｂ）は外部に接続され、
前記書込みトランジスタの領域Ａ内に蓄積した電荷量の大小によって読出しトランジスタのしきい電圧が変化することにより情報を記憶する半導体記憶素子において、
前記書込みトランジスタのチャネルは、前記書込みトランジスタのソース、ドレイン領域の金属部分と接続されていることを特徴とする半導体記憶素子またはこの半導体記憶素子構造を有する半導体装置である。
【００３１】
本願の第６の形態は、少なくとも二水準の厚さのゲート絶縁膜膜からなるトランジスタを有し、
前記ゲート絶縁膜の少なくとも最も薄い絶縁膜ではないゲート絶縁膜を有するトランジスタからなる周辺回路を有し、
同一チップ上に電界効果型の書込みトランジスタと読出しトランジスタよりなる記憶素子を有し、
前記記憶素子は書込みトランジスタを通じて出し入れした電荷量を読出しトランジスタのしきい電圧変化によって読出す動作原理よりなる半導体装置において、
前記周辺回路を構成するトランジスタのゲート絶縁膜厚と、前記記憶素子の読出しトランジスタのゲート絶縁膜厚が等しいことを特徴とする半導体装置またはこの半導体記憶素子構造を有する半導体装置である。
【００３２】
本願の第７の形態は、前記第１から第６の形態のいずれかにおいて、前記書き込みトランジスタのチャネルが、絶縁膜上に設けられていることを特徴とする半導体記憶素子または半導体装置である。
【００３３】
本願の第８の形態は、前記第７の形態の半導体記憶素子又は半導体装置において、前記書き込みトランジスタのチャネルが、前記書込みトランジスタのソースまたはドレイン領域の上端と同じ高さに設けられていることを特徴とする半導体記憶素子又は半導体装置である。
【００３４】
本願の第９の形態は、前記第１から第７のいずれかに記載の半導体記憶素子または半導体装置において、前記書き込みトランジスタのゲート電極と前記読出しトランジスタのゲート電極が共通であることを特徴とする半導体記憶素子または半導体装置である。
【００３５】
本願の第１０の形態は、前記第１から第８のいずれかに記載の半導体記憶素子または半導体装置において、前記書き込みトランジスタのチャネルの膜厚が、５ｎｍ以下であることを特徴とする半導体記憶素子または半導体装置である。
【００３６】
本願の第１１の形態は、前記第１から第１０のいずれかの形態に記載の半導体記憶素子を、行列状に並べたメモリセルアレイ又は前記第１から第１０のいずれかの形態に記載の半導体装置内のメモリセルアレイにおいて、
前記メモリセルアレイの素子分離領域のレイアウトが実質的に互いに並行に並んだ長方形の形状をなし、
前記半導体記憶素子の書き込みトランジスタあるいは読出しトランジスタのゲート電極を接続するワード線のレイアウトが実質的に互いに並行に並んだ長方形の形状をなし、
前記半導体記憶素子の複数の読出しトランジスタが互いに拡散層を介して接続されている構造を有し、
前記複数の読出しトランジスタを接続する拡散層のレイアウトが実質的に互いに並行に並んだ長方形の形状をなし、
前記互いに並行に並んだ長方形の素子分離領域と前記互いに並行に並んだ長方形の拡散層が実質的に並行であってかつ、前記互いに並行に並んだ長方形の素子分離領域と前記互いに並行に並んだワード線が実質的に互いに垂直の位置関係であることを特徴とするメモリセルアレイである。
【００３７】
本願の第１１の形態は、前記第１から第１０の形態のいずれかに記載の半導体記憶素子を行列状に並べたメモリセルアレイ又は前記第１から第１０の形態のいずれかに記載の半導体装置内のメモリセルアレイにおいて、
前記メモリセルアレイの素子分離領域のレイアウトが実質的に互いに並行に並んだ長方形の形状をなし、
前記半導体記憶素子の書き込みトランジスタあるいは読出しトランジスタのゲート電極を接続するワード線のレイアウトが実質的に互いに並行に並んだ長方形の形状をなし、
前記半導体記憶素子の複数の書込みトランジスタが互いにゲート電極と同材料の配線を介して接続されている構造を有し、
前記互いに並行に並んだ長方形の素子分離領域と前記互いに並行に並んだワード線が実質的に互いに垂直の位置関係であり、
前記複数の書込みトランジスタを接続する配線が前記互いに並行に並んだ長方形の素子分離領域と互いに並行の位置関係であり、
更に、前記複数の書込みトランジスタを接続する配線が前記互いに並行に並んだ長方形の素子分離領域上にあることを特徴とするメモリセルアレイである。
【００３８】
本願の第１２の形態は、前記第１から第１０のいずれかの形態に記載の半導体記憶素子を行列状に並べたメモリセルアレイ又は前記第１から第１０のいずれかの形態に記載の半導体装置内のメモリセルアレイにおいて、
前記メモリセルアレイの素子分離領域のレイアウトが実質的に互いに並行に並んだ長方形の形状をなし、
前記半導体記憶素子の書き込みトランジスタあるいは読出しトランジスタのゲート電極を接続するワード線のレイアウトが実質的に互いに並行に並んだ長方形の形状をなし、
前記半導体記憶素子の各読出しトランジスタは隣接する１セルとのみドレイン領域の拡散層を共有する構造を有し、
前記複数の読出しトランジスタのソース線は拡散層配線または金属配線によって３セル以上が互いに接続され、
前記互いに並行に並んだ長方形の素子分離領域と前記互いに並行に並んだ長方形の拡散層が実質的に並行であってかつ、前記互いに並行に並んだ長方形の素子分離領域と前記互いに並行に並んだワード線が実質的に互いに垂直の位置関係であることを特徴とするメモリセルアレイである。
【００３９】
本願の第１４の形態は、前記第１から第１３のいずれかの形態に記載の半導体記憶素子を行列状に並べたメモリセルアレイ又は前記１から前記１３のいずれかの形態に記載の半導体装置内のメモリセルアレイにおいて、１セルに２ビット以上の情報を記憶することを特徴とする半導体記憶素子または半導体装置である。
【００４０】
本願の第１５の形態は、前記１から前記１４のいずれかの形態に記載の半導体記憶素子を行列状に並べたメモリセルアレイ又は前記１から前記１４のいずれかの形態に記載の半導体装置内のメモリセルアレイにおいて、単位読出しデータ線に対して２ビット以上の記憶を可能とするレジスタが接続されていることを特徴とする半導体記憶素子または半導体装置である。
【００４１】
本願の第１６の形態は、前記第１から第１５のいずれかの形態に記載の半導体記憶素子を行列状に並べたメモリセルアレイ又は前記１から前記１５のいずれかの形態に記載の半導体装置内のメモリセルアレイにおいて、単位書込みデータ線に対して２ビット以上の記憶を可能とするレジスタが接続されていることを特徴とする半導体記憶素子または半導体装置である。
【００４２】
本願の第１７の形態は、前記第１から第１６のいずれかの形態に記載の半導体記憶素子を行列状に並べたメモリセルアレイ又は前記第１から第１６のいずれかの形態に記載の半導体装置内のメモリセルアレイにおいて、第１の読出し動作ステップと、前記第１の読出し動作ステップと同じワード線、読出しデータ線を駆動して行う第二の読出しステップとを有し、前記第１の読出し動作の読出し結果に応じて第二の読出し動作のワード線電圧を変更することを特徴とする半導体装置の制御方法である。
【００４３】
本願の第１８の形態は、前記第１から第１７のいずれかの形態に記載の半導体記憶素子を行列状に並べたメモリセルアレイ又は前記第１から第１７のいずれかの形態に記載の半導体装置内のメモリセルアレイにおいて、第１の読出し動作ステップと、前記第１の読出し動作ステップと同じワード線、読出しデータ線を駆動して行う第二の読出しステップとを有し、第１の読出し動作ステップにおける読出し結果と第二の読出しステップにおける読出し結果の組み合わせに応じて書込みデータ線の電位設定を行う手段を有することを特徴とする半導体装置の制御方法である。
【００４４】
次いで、本願発明の諸実施例を具体的に説明する。
【００４５】
実施例１
本例は、半導体基板に本願発明の係わる半導体記憶装置が形成された例である。図１は本実施例による素子の構造及び等価回路を示す。図１の（ａ）は断面図、図１の（ｂ）は上面図であり、図１の（ｃ）が等価回路図である。尚、見やすさのため、図１の（ｂ）では或る領域の輪郭の重なる部分を一部ずらして記述している。又、図１の（ａ）より（ｃ）の各図の素子部は、左右それぞれ対応させて、描かれている。又、前記上面図は当該半導体装置の主要部分の配置関係を示すもので、各積層の状態を正確に示す上面図ではない。以下、等価回路図との対応を示しながら説明する。
【００４６】
本例の構造は、基本的には情報を書き込むトランジスタ（通称、書込み用トランジスタと称する）（Ｍ２）と、書き込まれた情報を読み出すトランジスタ（通称、読出し用トランジスタと称する）（Ｍ１）とを一体化させた構造である。即ち、この例は、薄膜ＦＥＴを用いた、いわゆるゲインセルの構成である。
【００４７】
書込み用トランジスタ（Ｍ２）は薄膜シリコンチャネルのＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）構造である。このＦＥＴのチャネル（３）は不純物濃度が低く、実質的にイントリンシックであるが、その両端（１）、（２）はｎ型の不純物が導入された多結晶シリコンとＷ（タングステン）の積層構造に接続されている。その一端（１）はチャネル（３）以外に電気伝導経路が存在せず、電荷蓄積部の役割を果たす。この端部（１）の部分は等価回路図、図１の（ｃ）の（１ｃ）の部位に対応する。他方、他端（２）は書込み用のデータ線（３４）に接続されている。この他端（２）の部分は、前記等価回路図の（２ｃ）の部位に対応する。尚、前記のポリ・シリコン層とタングステン（Ｗ）層の積層体自体は、半導体分野で通例用いられているものである。この積層体の本願発明への適用にあったて、タングステン層がチャネルに接するごとく積層するのが好ましい。この場合のタングステン層による低抵抗化の効果が有用である。
【００４８】
書込み用データ線に接続された部分（２）は素子分離領域（１０）の上部にある。ここでチャネル（３）の膜厚の例は６ｎｍである。チャネル（３）上にはＳｉＯ2から成る厚さ７ｎｍのゲート絶縁膜（４）を挟んで、ｐ型の多結晶シリコンとＷの積層構造から成るゲート電極（５）が設けられている。尚、絶縁層（４）は、当初形成したＳｉＯ2とその後この上部に形成されたＳｉＯ2とが一体化している。図面に点線で示したのは、この二つの層を例示するものである。以下の同様の図面では、概ね、簡略化の為、一体化した絶縁層のみで示した。
【００４９】
図１の（ｂ）の上面図では、ソースあるいはドレインに相当する領域（１）及び（２）、並びにチャネル（３）の領域を明示した。
【００５０】
また、読み出しトランジスタ（Ｍ１）では、前記の電荷蓄積部（１）を通常のＭＯＳトランジスタのゲートのように用いて、自己整合的にｎ型不純物によるソース（７）、ドレイン（６）が設けられている。読み出しトランジスタ（Ｍ１）のソース（７）はソース線を介して接地されている（この接地される部位は、前記等価回路図の（７ｃ）に相当する）。前記の部位（７）をドレインとして働かせる動作の可能ではあるが、前述のようにソースとして用いた方が保存が安定して好ましい。
【００５１】
又、読み出しトランジスタ（Ｍ１）のドレイン（６）は、読出しデータ線（３３）に接続されている。このデータ線（３３）に接続される部位は前記等価回路図の（６ｃ）に相当する。電荷蓄積部（４）とシリコン基板（８）の間の絶縁膜（９）は厚さ６ｎｍで、表面を窒化処理したＳｉＯ2膜である。この読出しトランジスタ（Ｍ１）のゲート電極（５）は、書き込みトランジスタ（Ｍ２）のゲート電極と共通である。このゲート電極は、前記等価回路図の（５ｃ）に相当する。尚、ここでは読出しトランジスタ（Ｍ１）にｎチャネルトランジスタを用いたが、ｐチャネルトランジスタを用いても構わない。この場合、電荷蓄積時のしき電圧シフトや印加電圧の符号、大小関係が変化することとなるが、本質的にはｎチャネルの場合と変わらない。説明の簡単化のため、本実施例及び以下の実施例では、読出しトランジスタをｎチャネルトランジスタとするが、ｐチャネルトランジスタを用いてもよい。
【００５２】
次に、本実施例の動作を説明する。（１）書込みトランジスタ（Ｍ２）のゲート電極がｐ型であること、（２）書込みトランジスタのチャネル膜厚が薄いこと、（３）読出しトランジスタ（Ｍ１）のチャネル不純物を調整すること、を組み合わせて考慮し、書き込みトランジスタ（Ｍ２）のしきい電圧は、読出しトランジスタ（Ｍ１）のしきい電圧よりも高く設定されている。読出しトランジスタ（Ｍ１）のしきい電圧は、電荷蓄積領域内の蓄積電荷量によって変わるわけである。従って、より詳しくは、用いる記憶状態のうち、二番目に高いしきい電圧よりも書き込みトランジスタのしきい電圧を高く設定する。これは、単純なセル当り１ｂｉｔ記憶の場合、記憶状態のうちの低しきい電圧状態よりも高いしきい電圧という意味である。
【００５３】
ゲート電極（５、５ｃ）に電圧ＶＷＷを印加すると、書き込みトランジスタ（Ｍ２）が導通状態となり、当該書き込みトランジスタのチャネル（３）を電流が流れることが可能となる。この時、あらかじめ設定しておく書込みデータ線の電位に従って、電荷蓄積部（４）には異なった電荷量が蓄積される。
【００５４】
本実施例では、書込みデータ線（３４）と読出しデータ線（３３）を共有化せず、独立に駆動する。書込みのゲート電極（５、５ｃ）電圧ＶＷ印加時には、読出しトランジスタ（Ｍ１）は導通状態となるため、書込みと読出しでデータ線を共有化した場合読出しトランジスタに電流が流れる。しかし、本実施例では、読出しデータ線をオープンあるいはソース端と同電位にすることで、この電流を小さくできる。従って、当該トランジスタの消費電力を抑えることが可能である。
【００５５】
また、データ線を共有化する時には、読出しトランジスタ（Ｍ１）が導通状態となることで、書込みデータ線の設定電位が読出しトランジスタ（Ｍ１）のドレイン端（６、６ｃ）電位となる。この為、読出しトランジスタのチャネル電位もこれに近づく。この結果書込みデータ線に書込みデータに対応した異なる電圧を設定した場合、データ線を独立に駆動し、書込みデータ線電位をほぼソース端電位に固定した場合の方が、電荷蓄積部（４）と読出しトランジスタチャネル間の電位差が大きくなるため、書込み情報による蓄積電荷量変化も大きくとることができる。この結果読出し同時の信号量変化も大きくなり、より安定な情報記憶が可能となる。
【００５６】
書込みデータ線の電位の設定は、情報 「０」、「１」に応じた二つの値を使うのが最もマージンが大きいが、それ以上の、例えば４つのデータ線の電圧設定によって２ビットの記憶を行ってもよく、記憶容量当りのコストの低減が図れる。
【００５７】
また、本実施例では書込み用トランジスタと読出し用トランジスタにおいて、ワード線が共通であるが、これを別に設けてもよい。共通の場合と比べて、配線が増える分面積が増大するが、読出し動作時において書込みトランジスタのワード線電位を固定することが可能となる。従って、より安定な動作が可能であり、読出し直後に再書込みを行わなくても良いという特徴がある。同時に、書込み動作も読出しトランジスタをオフ状態に保ったままで行うことが可能となるので、消費電力が低減可能である。
【００５８】
読出しにおいては、ゲート電極（５）に正の電圧を印加するのであるが、このパルスの電圧ＶＷＲはＶＷＷよりも小さく、書込みトランジスタのチャネル（３）には、ほとんど電流が流れないため、読み出しパルス幅に対して十分長い時間情報を保持している。
【００５９】
一方、読出しトランジスタは、蓄積電荷量の大小に従ってしきい電圧が変化し、読出し電圧印加時のコンダクタンスが異なっている。これをセンスして情報を読み出す。蓄積電荷をそのままデータ線に流して、その電位変化をセンスするＤＲＡＭと比べ、蓄積電荷量がしきい電圧変化となり、読出しトランジスタによって増幅した形でメモリセルの外に取り出される。この為、本願発明では、蓄積電荷量を小さくすることが可能である。ここで読出しトランジスタのソース（７）を書込みトランジスタの下として電位を固定して用い、他端をドレイン（６）として読出しプリチャージに使うことで書込みトランジスタのチャネル（３）の電位変化を抑えて蓄積電荷の安定保持を実現している。
【００６０】
この後、読出し動作中に書込み用トランジスタを流れた僅かな電流による蓄積電荷量変化を補償するため、読出し情報に従って、再度、書き込みを行う。保持動作においては、ゲート電極（５）の電圧を、読出し電圧ＶＷＲよりも小さい電圧ＶＷ０とする。書込みトランジスタが非導通状態となるが、この時のソース（１）ドレイン（２）間のリーク電流は、チャネル（３）が薄く、完全に空乏化するため、通常のＭＯＳトランジスタよりも小さい。さらに、バルクシリコン基板を用いた場合、ＰＮ接合のリーク電流は基板に流れるが、本構造ではこの基板にあたるリークパスが存在しないためやはりリーク電流が小さい。
【００６１】
次に、本実施例の半導体装置の製造工程を説明する。図２から図６には本実施例の素子構造を行列状に配列して製造する工程及びレイアウトを示す。図２、図５、図６において、左が断面図、右が上面図である。左右の図では、右図のＡ−Ａ’断面が左図に対応する。尚、前記上面図は、煩雑さを避ける為、当該工程における主要部位の配置のみを示すもので、正確な上面図には相当しない。又、各断面図は、半導体装置の活性領域を形成する半導体層より上部の構成を例示する。この半導体層は、半導体基板あるいはＳＯＩ基板上に配置されるが、各図面でこの基板部分は、図面の簡略化の為、省略されている。又、以下の工程に係わる
図３の（ｂ）、図４、図５、及び図６では、基板内の不純物領域は省略されている。この領域は、基本的に図３の（ａ）を参酌して十分理解出来るであろう。
【００６２】
まず、ｐ型シリコン基板に、不純物イオン打ち込み及びアニールを行って、ｎウエル、ｐウエルの通例の３重ウエル構造を作製する。また、図２（ｂ）の上面図に示すマスクパターン（１１）を用いて、絶縁体で埋め込まれた通例の素子分離用の溝（１２）を作製する。即ち、前記マスクパターン（１１）の間の領域に素子分離用の溝（１２）が形成されることになる。又、多数の素子を形成する場合、このマスクパターン（１１）が多数個、配列されることになる。
【００６３】
前記基板表面の犠牲酸化後、レジストをマスクにしきい電圧調整用の不純物打ち込みを行う。洗浄後シリコン表面を酸化して５ｎｍの厚さの周辺回路用ゲート絶縁膜を形成する。次に、ロジック回路向けのトランジスタ部分が開口するレジストパターンを、マスク領域として、ＳｉＯ2膜のエッチングを行う。
【００６４】
そして、前記レジスト膜を除去した後、シリコン表面を３ｎｍの厚さに酸化してロジック回路用のゲート絶縁膜を形成する。当該ゲート絶縁膜の表面を窒化してゲート絶縁膜の誘電率を上げた後、ゲート電極用多結晶シリコンを堆積し、レジストをマスクに多結晶シリコン中に不純物を打ち込む。更に、Ｗ膜とＳｉＯ2膜を堆積し、図２の（ｂ）に示すように、レジストパターン（１３）をマスクにゲート電極（１４）を形成する。この時、メモリセル内の繰り返しパターンでは、ゲート電極間の距離をほぼ等間隔にすることにより、位相シフト露光のような超解像技術を用いることを可能としている。
【００６５】
ここで、レジストパターンとゲート電極をマスクに低エネルギーの不純物打ち込みを行って浅い拡散層（１６）を形成する。図３の（ａ）に、半導体基板（８）内の浅い拡散層（１６）が示される。この後、ＳｉＯ2あるいはＳｉ3Ｎ4を堆積し、異方性のドライエッチによって、ゲート電極（１４）側面にサイドウオール（１５）を形成する。再度、レジストパターンとサイドウオール付きのゲート電極領域をマスク領域に、不純物打ち込みを行って拡散層（１７）を形成する。この状態が、図３の（ａ）に示される。
【００６６】
この不純物打ち込みの前後に、斜めに拡散層とは異なる極性の不純物打ち込みを行って、ゲート電極（１４）端のウエル濃度を上げて短チャネル効果を抑制する工程を行ってもよい。ここで、拡散層抵抗の低減の為、 シリサイド化プロセスを行う。例えばチタンシリサイドやコバルトシリサイドを形成する。
【００６７】
続いて、ＳｉＯ2膜（３００）を堆積し、ＣＭＰ（ｃｈｅｍｉｃａａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ、化学的機械研磨）を行って、ゲート電極（１４）の上端が露出するように平坦化する（図３の（ｂ））。図３の（ｂ）では、ＣＭＰの後に残されたＳｉＯ2膜３００のみが示されている。尚、図３の（ｃ）は、この時の主要部分の平面パターンを示すものである。
【００６８】
こうして準備した半導体基体を洗浄後、当該半導体基体上に厚さ８ｎｍのアモルファスシリコン膜（１８）、厚さ５ｎｍのＳｉＯ2膜（１９）を堆積する。図４の（ａ）に示されるレジストパターン（２０）領域をマスクに、ＳｉＯ2膜（１９）及びアモルファスシリコン膜（１８）のドライエッチングを行う（図４の（ｂ））。レジストパターン（２０）の平面は、図５の（ｂ）に示されるマスクパターン（２３）を用いて形成される。
【００６９】
この後、ＳｉＯ2膜（２５）を堆積し、さらに、ｐ型の多結晶シリコン、Ｗ、ＳｉＯ2膜（２７）を堆積する。レジストパターン（２３）をマスクにドライエッチングを行うことによりワード線（２６）を形成する（図５の（ｂ））。前記ｐ型の多結晶シリコン、Ｗの積層体がワード線（２６）を構成する。ｐ型の多結晶シリコンを用いるのは書込みトランジスタのしきい値を正にするためである。このワード線（２６）は読み出しトランジスタのゲート電極と書き込みトランジスタのゲート電極を兼ねている。このワード線上のＳｉＯ2膜（２７）は、書き込みトランジスタのゲート絶縁膜（２５）よりも十分厚くしておく。
【００７０】
更に、図６の（ｂ）に示すような穴パターン（２８）のレジストを、マスク領域にＳｉＯ２膜のドライエッチングを行う。この際、ワード線（２６）と重なっていない部分（２９）のＳｉＯ2膜のエッチングが進んでゲート電極（１４）が露出した時点でも、ワード線上のＳｉＯ2膜（２７）は残っている。この後ゲート電極（１４）部分をエッチングするが、ワード線上のＳｉＯ2膜（２７）とゲート電極（１４）の間の選択比を十分とることが可能である。ワード線（２６）と重なっていない部分の断面図を図６の（ｃ）に示す。この結果、ゲート電極（１４）のうちワード線と重なっていない部分（２９）、（３２）のみがエッチングされてなくなり、書き込みトランジスタのチャネル（２１）以外に電荷の流出経路がない電荷蓄積領域（３０）が形成される。隣のゲート電極（３１）はこのような切断がおこなわれないため、紙面縦方向に導通している。これが書き込みトランジスタのデータ線となる。このようなセルフアライン加工のため、書き込みトランジスタのチャネル（２１） 及び電荷蓄積領域（３０）の幅はワード線（２６）の幅と実質的に等しい。この後、所望の配線工程を行う。
【００７１】
本例の方法では、このように自己整合的な加工を多く用いるため、ワード線は最小ピッチで並べることが可能である。つまり、用いるテクノロジの特徴的なサイズをＦで表せば、２Ｆピッチとなる。このサイズＦは、ライン幅をＦ，スペース幅をＦ、即ちライン・アンド・スペースを２Ｆで形成する場合のサイズを意味している。
【００７２】
また、データ線については書込みデータ線と電荷蓄積部分の形成のために二本一組となるため、ほぼ４Ｆピッチとなる。ここで素子分離領域に対する書込みデータ線の合せ余裕を大きく取ったり、読出しデータ線の幅を広くして低抵抗化を図る場合にはさらにおおきくなる。結局単位メモリセルの面積は８Ｆ2から１２Ｆ2の程度となり、平面的にトランジスタが並んだ構造であるにもかかわらず小面積で構成可能である。
【００７３】
図７には本記憶素子を基本とするメモリセルアレイの等価回路図を示す。表１には各動作時の設定電圧を示す。本例は、マトリクスに配置した４つのメモリセルの部分を例示している。その３つについて、ＭＣ１、ＭＣ２、及びＭＣ３と示した。それらは、書込みデータ線（ＤＷ１、ＤＷ２）、読出しデータ線（ＤＲ１、ＤＲ２）、ソース線（ＳＬ１、ＳＬ２）を共有化した列と、書込み読出し共通のワード線（ＷＬ１、ＷＬ２）を共有化した行で、行列を形成する。
【００７４】
【表１】
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前記素子に即して、アレイでの電圧設定表を表１に示す。書込み動作においては、セルＭＣ１とセルＭＣ２のように、同一ワード線で駆動されるセルを同時に書込む。まず、データ・セット・ステップでは、ワード線（ＷＬ１）の電圧は書込みトランジスタが非導通の状態であるように設定したまま（例えば、ＶＷ０＝−１Ｖ）で、書込みデータ線（ＤＲ１）電圧を書込み情報「１」または「０」に応じて、ＶＤ１、ＶＤ０のいずれかに設定する。ここで読出しトランジスタをｎ型とし、ＶＤ１＜ＶＤ０とする。例えばＶＤ１＝０Ｖ、ＶＤ０＝２Ｖとする。この後、ワード線（ＷＬ１）に書込み電圧ＶＷＷ（例えば３Ｖ）の高さの書込みパルスを加え書込みトランジスタを導通させる。この時書込みトランジスタを、非飽和領域動作させることで、電荷蓄積領域が書込みデータ線（ＤＲ１）電圧とほぼ同電位になるまで電流が流れる。書込みパルス印加後に、電荷蓄積領域に蓄積される電荷はデータ線設定が高い（ＶＤ０）方が符号を含めた意味で大きく、従って、読出しトランジスタのしきい電圧は低くなる。この結果、読出し動作において読出しデータ線をプリチャージ電圧ＶＰＣ（例えば１Ｖ）に設定した後、ワード線に書込み電圧ＶＷＲを印加した際には、読出しトランジスタを流れる電流がより大きくなり、読出しデータ線のプリチャージ電位から急速に読出しトランジスタソース側電位（０Ｖ）に近づく。
【００７５】
他方、高しきい電圧状態では、読出しトランジスタを流れる電流が小さく、ほぼプリチャージ電位のまま留まることになり、この差をセンスアンプを用いて検出することで選択セルの情報の読出しが可能である。尚、正のプリチャージ電圧ＶＰＣを用いた場合、書込みデータ線電位を高く（この場合ＶＤ０）設定した方が読出しデータ線の電位としては低くなる。従って、読出した情報の再書込みでは読み出した結果の電圧の高低を反転させて書込みデータ線にロードする必要がある。従って、読出しデータ線からインバータを介して読出しデータ線に接続されるデータパスを用意した。また、書込み時の非選択セルのワード線電圧ＶＷ１は保持時の電圧ＶＷ０と同じにしてもよいが、選択セルの隣接ワード線についてはより低い電圧（ＶＷ１＜ＶＷ０）に設定すれば、容量結合による非選択ワード線電位上昇に起因する電荷消失を防ぐことができる。
【００７６】
実施例２
図８は、本発明の第２の実施例を示す。図８の（ａ）は本実施例による素子の
断面構造図、図８（ｂ）は上面図を示す。
【００７７】
実施例１と基本的に同様の構成であるが、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板を用いることが異なっている。これに伴って、読出しトランジスタのゲート電極構造、形成方法、書込みトランジスタのチャネル膜厚が異なる。本構造では、よりロジックプロセスとの共通工程が多くなり、メモリを形成するための追加工程数が少ないという特徴がある。また、実施例１と比較して書込みトランジスタのリーク電流がより小さく、記憶保持特性が優れるという特徴を有する。
【００７８】
図８において、符号４００は半導体基板、４８は絶縁膜である。こうして、ＳＯＩ基板が提供される。この上部に半導体装置の活性領域が構成される。符号４１、及び４２は素子分離領域、４３は半導体領域、４４、４５は深い拡散層、４７、は浅い拡散層領域、４０は絶縁膜（一方のＦＥＴのゲート絶縁膜ともなる）、３５、３６及び３８はドレイン、ソース領域となる領域、３７はチャネル領域、３００は絶縁膜、３９は絶縁膜、４６は導体層である。ここで、ソース、ドレインとなる領域は、金属層とポリシリコン層の積層体、例えば、タングステン層とポリシリコン層の積層体を用いるのが好ましい。更に、前記金属層は前記チャネル層に接する側に配置されるのが好ましい。尚、図面では、この積層の詳細は省略されている。この積層体は、他の実施例においても同様のことが言える。
【００７９】
作製プロセスを、実施例１との違いを中心に説明する。図９より図１２までは、一連の製造工程を示す。尚、これらの諸図面において、各部の参照符号が省略されている所は、これらの多の図の幾何学的形状が同一の部分と考えるものとする。
【００８０】
通例のＳＯＩ基板の如く、ＳＯＩ用の基板が有する埋め込み絶縁膜（４８）上に、所定の半導体層か形成されており、以下の図では、この半導体層より上部の構成について説明する。従って、絶縁性基板の領域は、概ね図面より省略されている。ＳＯＩ基板と、これに搭載される部位の関係は、図８に示される。
【００８１】
前述のＳＯＩ基板（４００）の埋め込み絶縁膜（４８）上に設けられたシリコン層（４３）に、素子分離領域（４１）、（４２）を形成する。この後、ゲート絶縁膜（５０）を形成し、さらにＳｉ3Ｎ4材料からなるダミーのゲート電極形状の部材（４９）を形成する。このダミーゲート部材（４９）をマスクにエクステンション領域（４７）形成用のインプラを行い、この後、サイドウオール（５１）形成後に、拡散層形成用のインプラを行うことでソース（４５）、ドレイン（４４）を形成する。この状態が図８の（ａ）の断面図に示される。前記サイドウオールの形成は、実施例１の場合と同様である。図８の（ｂ）は図１の（ｂ）に相当する。
【００８２】
こうして準備した半導体基体上に、絶縁膜（３１０）を堆積後、ダミーゲート（４９）上面が露出するようにＣＭＰを行う（図９の（ｂ））。
【００８３】
図１０の（ａ）は、図９の（ｂ）と同じ状態を示している。同図では、左にメモリセル及び周辺回路部分の、右側にロジック部分の断面図を併せて示される。本実施例の半導体装置の製造に関して、以下の工程の係わる図１０、図１１、及び図１２では、基板内の不純物領域は省略されている。この領域は、基本的に図９の（ａ）を参酌して十分理解出来るであろう。
【００８４】
本例のごとく、ロジック回路部とメモリ回路部とを同一基板に搭載する場合、高速性を追求するロジック部分と低リークを図るメモリセル及び一定の耐圧が要求される周辺回路部分では、ゲート絶縁膜厚が異なる。この為、図１０、図１１、図１２では、同じ半導体装置について、左にメモリセル及び周辺回路部分の、右側にロジック部分の断面図をそれぞれ示す。又、図１３、１４、１５には上面図を示すが、やはり、同じ半導体装置について、左にメモリセル及び周辺回路部分を、右側にロジック部分を示す。更に、拡散層へのコンタクトの取り方の説明のため、図１６から図１８に縦に並んだ４セルの上面図、図１９にはこれに対応する等価回路図を示す。
【００８５】
さて、一旦形成したダミーゲート部材（４９）を除去し（図１０の（ｂ））、ロジック部分にレジスト（５５）を形成する。このフォトレジストをマスク領域として、メモリセル読出しトランジスタ及び周辺回路用トランジスタ部分のダミーのゲート絶縁膜（５０）を除去する（図１０の（ｃ））。このとき、メモリセルの記憶ノードとなる部分や周辺ＭＯＳのゲートとなる部分（５３）の溝では基板（５３）が現れるが、後に書込みデータ線が形成される部分（５４）は素子分離領域が現れる。
【００８６】
改めて、周辺回路用ゲート絶縁膜（５７）を形成した後、周辺回路用等の領域にレジストを形成する。この形成したレジスト（５６）をマスク領域として、今度は、ロジック用トランジスタ部分（５８）のダミーのゲート絶縁膜を除去する
（図１１の（ａ））。
【００８７】
改めて、ロジック・トランジスタ用ゲート絶縁膜（５９）を形成し（図１１の（ｂ））、次いで、こうして準備した半導体基体に、金属のゲート材料（６０）、例えば、Ｗを堆積する（図１１の（ｃ））。更に、ＣＭＰで金属を削ることでダミーゲート部材のあった溝の部分に金属のゲート電極が形成されることになる（図１２の（ａ））。この時、メモリセルの書き込みデータ線（７０）、ロジックおよび周辺回路トランジスターのゲート電極（７２）が同時に形成される。図１３の（ａ）はこの時の上面のパターンを示す。例えば、データ線（７０）、その左側にゲート電極の平面パターンが示される。図１３の（ａ）のＣ−Ｃ断面が、図１２の（ａ）、図１３の（ｂ）のＤ−Ｄ'断面が図１２の（ｂ）に相当する。
【００８８】
又、図１６は、読出しトランジスタのソース領域の拡散層配線（７３）のためのコンタクト孔を設ける領域（７４）、読出しトランジスタのドレイン領域の拡散層配線（７１）のためのコンタクト孔を設ける領域（７２）を示す平面図である。また、ゲート電極層を用いた書込みデータ線（７６）、隣接列の書込みデータ線（７７）と平行な線（７５）があるが、これが後に加工されて電荷蓄積領域となる。
【００８９】
この後、書きこみトランジスタのチャネル形成のため、厚さ３ｎｍ程度の極薄アモルファスシリコン（ａ−Ｓｉ）膜を堆積し、更に、厚さ１０ｎｍのＳｉＯ2膜を堆積する。そして、図１２（ｂ）に示されるように、これらのＳｉＯ2膜（６２）、ａ-Ｓｉ膜（６１）を、レジストパターンをマスク（６５）にエッチングを行う。この時のレジストパターン（６５）の平面図を図１３（ｂ）に例示する。
【００９０】
この時、ロジック部や周辺回路部分は、レジストがないマスクパターンとし、薄膜をエッチングで取り除いている。本実施例では実施例１と同様の効果によって、リーク電流が低く抑えられるのに加え、膜厚方向の量子力学的な閉じ込めエネルギーに起因して膜内のポテンシャルが上がり、さらにリーク電流が小さくなる。また、膜が薄い領域では、僅かな膜厚の変化でも大きなポテンシャル変化があるため、膜内のポテンシャル分布は一様でなくランダムに変化する。このため非導通状態において膜内に低ポテンシャル部分が複数あっても高ポテンシャルの領域で分断されることになり、さらに多結晶膜の粒界もポテンシャル障壁として働くためやはりリークが低減される特徴もある。
【００９１】
この後、書込みトランジスタのゲート絶縁膜を形成し、さらにレジストをマスクにロジック部や周辺トランジスタの拡散層、ゲートへのコンタクト孔やメモリセルの読出しトランジスタの拡散層、書込みデータ線、読出しデータ線、ソース線へのコンタクト孔（６６）を設ける。このコンタクト孔（６６）、素子分離領域（４１、４２）及びコンタクト孔を設ける領域（７２）の配置の例を図１４（ａ）に示す。
【００９２】
このレジスト除去後、コンタクト孔内を含む全面に金属材料（６４）を堆積し、その上に絶縁膜（６４ａ）を形成する。レジストパターンをマスクに絶縁膜（６４ａ）、金属（６４）を加工し、メモリセルアレイでのワード線（６７ａ）形成と同時に、ロジック部、周辺回路の配線（６７ｂ）を形成する。メモリセルアレイのソース線配線もこの層で行う（図１２の（ｃ））。この時の各パターンの平面配置が図１４の（ｂ）に示される。
【００９３】
この後、図１５の（ａ）に示す穴パターン（６８）の為のフォトレジストとメモリセルのワード線（６７ａ）をマスク領域としてエッチングを行い、電荷蓄積部（６９）及び書込みトランジスタのチャネル（１６１）を形成する。図１５（ｂ）では、ワード線（６７ａ）と下のチャネル、電荷蓄積領域がセルフアライン加工でパターンが重なるため、ワード線（６７ａ）を破線で示している。又、この時、ロジック部、周辺回路部分はレジストで覆っておくためエッチングされない。
【００９４】
図１７は、当該半導体装置の一層目の配線層での平面図である。図１７には、この時の、読出し用トランジスタのソース領域拡散層配線（７３）のためのコンタクト（８３）、読出し用トランジスタのドレイン領域拡散層配線（７１）のためのコンタクト（８１）を示す。書込みデータ線（７６）へのコンタクト（８０）と隣接列の書込みデータ線（７７）へのコンタクト（８１）の位置が書込みデータ線方向へずれているが、このため列方向のピッチを小さくとることが可能である。又、ワード線と平行にソース線（７８）を設け、異なる列間を接続している。
【００９５】
更に、電荷蓄積領域形成のために切り離された部分（７９）は、この部分（７９）の不純物濃度を十分高くすることによって読出しトランジスタのソース領域拡散層配線（７３）と読出しトランジスタのドレイン領域拡散層配線（７１）間のリークを十分小さくしている。必要に応じて、この段階で不純物イオン注入を行って、切り離し部分（７９）のしきい電圧を上げてもよい。
【００９６】
この後、絶縁膜を堆積し、平坦化を行う。この絶縁膜は、本半導体装置の一層目の配線層と二層目の配線層の絶縁膜となる。次いで、図１８に示す通り、レジストをマスクにスルーホール（８４）、（８５）を形成する。そして、これらのスルーホール内を含む全面に導体材料、例えば、金属材料を堆積し、レジストをマスクに加工することで二層目の配線を行う。このスルーホール内の導体材料が、一層目と二層目の各配線層の接続を図っている。この二層目の配線を用いて書込みデータ線（８６）、読出しデータ線（８７）を形成する。読出しデータ線は、半導体基体での拡散層配線（７１）を用いており、一般に線幅や厚さが小さいため抵抗が高い。従って本実施例のようにメタル配線で裏打ちすることで低抵抗化が図れる。尚、図１８は、当該半導体装置の二層目の配線層での平面図である。この時のメモリセル断面図を図２７に示す。二層目の配線においても書込みデータ（１５０）と読出しデータ線（１５１）が平行に走る。図２７の右図のロジック部では丁度、二層目配線と重なる部分の断面図となっているため、配線断面（１５３）が示されているが、配線パターンによって異なるのは言うまでもない。本実施例では書込みデータ線（７６）に対しても同様の配線（８６）を行ったが、これを行わずゲート電極層の配線のみを用いることで二層目の配線のデータ線ピッチを緩和しても良く、より小面積でセルアレイ構成が可能となる（図１８）。図２８に基づいて説明すれば、書込みデータ線（１５１）がなくなる分、読出しデータ線の幅を太くし、線間のピッチを大きくとることが可能となるわけである。
【００９７】
この段階での等価回路図を図１９に示す。実線で囲んだ部分（８８）が、図１６から図１８に対応する。図１８における、Ａ、Ｂ、及びＣの各部位が、図１９における各符号の個所に対応する。この後さらに絶縁膜堆積、平坦化、スルーホール形成、金属材料堆積、加工を繰り返して三層目以降の配線を行う。
【００９８】
本実施例に関連した別の実施形態を図２０、図２１に示す。図２０がレイアウト図、２１が等価回路図であり、各々の図面は、前記実施形態の図１７、図１９に対応する。前記実施形態との違いは、書込みデータ線（１０１）用の選択トランジスタ（９６）及び読出しデータ線（１０２）用の選択トランジスタ（９２）を有する点である。これにより、データ線を階層化し、アレイ全体を駆動するのではなく、より小規模な単位を選択的に駆動できる。この為、容量が低減ざれて高速化、低消費電力化に効果がある。書込み用データ線（ローカル書込みデータ線）（１０１）は選択トランジスタを介し、コンタクト孔（９７）を介してグローバルデータ線に接続される。読出しデータ線（ローカル読出しデータ線）（１０２）も選択トランジスタを介し、コンタクト孔（９１）を介してグローバルデータ線に接続される。ここで、グローバルデータ線は前記実施例の二層目のデータ線配線（８６）（８７）に対応する。また新たにワード線に平行にローカルデータ線選択トランジスタを駆動するための配線（９５）、（１００）が設けられる。
【００９９】
実施例３
実施例１及び実施例２では、複数の読出しトランジスタのドレイン領域を、拡散層で接続していたのに対して、以下に例示するように、本実施例はメモリセル毎にコンタクト（１１３）を設け、上層の読出しデータ線（１０９）に接続する例である。このコンタクト孔を２セルで共有する。拡散層配線を用いたほうがセル面積が小さくなるが、本実施例では寄生抵抗が小さいためアクセスが早いソース線（１１４）は拡散層で繋がって、ワード線（１０６）と平行な方向に配線する。
【０１００】
図２２から図２４は、本発明の第３の実施例を説明する図である。図２２が断面図、図２３がメモリアレイのレイアウト図、図２４が等価回路図である。図２３のＬ−Ｌ断面が図２２の（ａ）、Ｍ−Ｍ'断面が図２２の（ｂ）である。また、図２３は図２４中の実線で囲まれた部分（１１５）に対応する。
【０１０１】
読み出しトランジスタは、ソース（１１２）及びドレイン（１１１）を有し、そのドレイン領域（１１１）はコンタクト領域（１１３）を通して、上層の読み出しデータ線（１０９）に接続されている。このコンタクト領域（１１３）は、前述の通り、二つのトランジスタの不純物領域が共用して接続されている。図２４に示す等価回路図を参酌すれば、この状態が十分理解されるであろう。絶縁膜（１０７）を介して、書き込みトランジスタの電荷蓄積領域（１０５）、更に、絶縁膜を介してワード線（１０６）が設けられる。
【０１０２】
図２２の（ａ）に示す断面を略述する。半導体基板の設けた素子分離領域（１０８）が配置される。この上部に、薄膜多結晶シリコン膜をチャネルに用いたＦＥＴトランジスタが設けられる。薄膜多結晶シリコン膜（１０３）に対して、半導体不純物領域（１０４、１０５）が配される。この上部に、絶縁膜を介して、ワード線領域（１０６）が形成される。図２３の平面図を参酌すれば、領域（１０３）がトランジスタのチャネル領域である。符号（１０９）は、図２２の（ｂ）で説明した上層の読み出しデータ線（１０９）である。この上層の読み出しデータ線（１０９）は、コンタクト領域（１１３）を通して下部の半導体不純物領域に接続されている。
【０１０３】
素子の動作原理は、実施例１、及び実施例２と同様である。即ち、書込みたい情報に従って、書込みデータ線（１０４）の設定電圧を変え、ワード線（１０６）に電圧を印加することで電荷蓄積領域（１０５）内の蓄積電荷量として記憶する。これをワード線（１０６）、ソース（１１２）、ドレイン（１１１）からなる読出しトランジスタのしきい電圧変化として読み出す。
【０１０４】
実施例４
本例は、駆動方法を異にする例である。素子構造、セルアレイ構成は、実施例２と同様である。表２は、書き込み、読み出しに関する書き込みデータ線、読み出しデータ線、ソース線及びワード線に対して印加する電圧関係を示している。
【０１０５】
【表２】
2005094025.tif 000004
本実施例では１セルに２ビットの記憶を行う。書込み動作時の書込みデータ線データセットの電圧設定を４通りとする。情報（０、１）（１、１）（０、０）（１、０）に対応して書込みデータ線電圧を各々ＶＤ１、ＶＤ２、ＶＤ３、ＶＤ４（但し、ＶＤ１＞ＶＤ２＞ＶＤ３＞ＶＤ４）に設定して書込みを行うと、読出しトランジスタは図２５のように書込みデータ線設定電圧と逆の大小関係のしきい電圧となる。図２５はワード線電圧と読み出しトランジスタのドレイン電流との関係を示す図である。尚、ＶＤＲはデータ線電圧、ＶＰＣはプリチャージ電圧、ＶＷＷは書き込み電圧、ＶＷＯは保持時の電圧、ＶＷ１は非選択セルのワード線電圧、ＶＷＲ１は第１の読み出し電圧、ＶＷＲ２は第２の読み出し電圧、ＶＷＲ３は第３の読み出し電圧を示す。
【０１０６】
電荷蓄積によるしきい電圧変化を読み出すという点ではフラッシュメモリと同様であるが、フラッシュメモリの２ｂｉｔ／セル記憶のように情報書込み時のベリファイ動作は不要である。これは書込みトランジスタを介して電荷を注入するため、設定電圧、容量に従って高精度に蓄積電荷量が決まるからであり、フラッシュメモリと比較して書込みばらつきが小さいからである。このためより多くの書込みデータ線電圧設定を用いて１セルでさらに多くのビットを記憶することも可能である。
【０１０７】
読出し動作を説明する。まず１ビット記憶の場合と同様の手続きで読出し動作を行う。このときの読出しワード線電圧ＶＷＲ１は（１、１）と（０、０）のしきい電圧の間に設定する。この結果、（０、１）あるいは（１、１）なのか、（０、０）あるいは（１、０）なのかが判定できる。この結果をレジスタに格納し、この結果に従って２回目の読出し動作におけるワード電圧を各々ＶＷＲ２、ＶＷＲ３に設定する。この２回目の読出しによって（０、１）あるいは（０、０）なのか、（１、１）あるいは（１、０）なのか判定できる。この結果と１回目読出しの結果で論理演算を行うことで出力読出し結果を出力する。
【０１０８】
次に本実施例におけるメモリ部分の構成を動作とともに説明する。図２６は本例のメモリ部分とその周辺回路部分とを示す構成図である。
【０１０９】
まずメモリからの読出し動作を説明する。要求されたアドレス信号（１１６）に対して、入出力インターフェースが行アドレス（１１７）、列アドレス（１１８）、上位下位ビット選択信号（１３５）を生成する。与えられた行アドレス（１１７）、列アドレス（１１８）に対応するメモリセルには２ビットの情報が記憶されているが、これを上述の読出し手順によってレジスタ１、レジスタ２に格納する。この後上位下位ビット選択信号（１３５）に従って上下切り替え回路（１３３）で選択し、データ出力（１２６）を行う。次にメモリへのストア動作を説明する。与えられたアドレス信号（１１６）に応じて入出力インターフェースが行アドレス（１１７）、列アドレス（１１８）、上位下位ビット選択信号（１３５）を生成する。ます、行デコーダ（１３２）により選択された行の読出し動作を行う。この結果がレジスタ１、レジスタ２の格納される。続いて入力データ（１２４）を列デコーダ（１２２）により選択されたデータ線（１２９）に繋がるレジスタに保持するのであるが、この時レジスタ１を用いるのかのレジスタ２を用いるのかを上位下位ビット選択信号（１３５）によって上下切り替え回路（１３３）決まる。この時情報が書込まれない方のレジスタには情報を保持したままである。この後レジスタ１（１１９）、レジスタ２（１２０）の格納された情報を元に書込みデータ線（１３０）電圧を設定し、ワード線（１２８）に書込みパルスを与えることで書込みを行う。これにより１セル（１３１）に記憶されている２ビットのうち１ビットのみを書きかえることが可能である。
【０１１０】
また、前記方法によりビット単位の読出し、書込み動作が可能であるが、メモリを２ビット一組で管理し、上位ビットと下位ビットの書込み、読出しを同時に行うことにすると動作の高速化が図れる。これにはメモリ外部との入出力を２ビット一組とし、同じアドレスを割り振る管理方法と、メモリ内部で処理する管理方法がある。前者の場合データ入出力インターフェース（１２７）とI/O制御回路（１２１）の間のデータ受け渡しも２ビット一組で行われ、上位下位のビットが各々レジスタ１（１１９）、レジスタ２（１２０）に格納されるだけなので簡単である。後者の場合、書込み動作においては連続するアドレスの２ビットデータを上下切り替え回路（１３３）が同じデータ線のレジスタ１、レジスタ２に振り分ける。読出し動作においては逆に上下切り替え回路（１３３）によってレジスタ１（１１９）、レジスタ２（１２０）に保持されている読出し結果を連続させて出力データ（１２６）として送り出す。この上下切り替え回路（１３３）の機能を入出力インターフェース（１２７）に受け持たせてももちろん構わない。このような方法を用いれば、上述１ビット単位での書込みのように一旦読出し動作を行う必要がなく、書込み動作が高速化される。また読出しにおいても同時に読み出した２ビットが両方利用できるためデータ出力のスループットが向上する。前記高速化の工夫は実用上１ビット入出力が少なく、数ビットあるいは数バイト単位以上の入出力がほとんどであるため有効である。ハード構成上は図２７とほとんど同じであるが、上位下位ビット選択信号（１３５）が不要である点で異なる。
【０１１１】
実施例５
本例は、薄膜なる半導体膜、例えば多結晶シリコン膜を用いたトランジスタの例を示す。これまでの実施例に示された書込み用トランジスタと基本的には同様の構成である。本例はそのソース、ドレイン（２００、２０１）、及びチャネル層の設け方に特徴がある。図２８の（ａ）は本実施例による素子の断面構造図、図２８の（ｂ）は主要部の上面図である。
【０１１２】
素子は絶縁膜（２０６）の上部に形成される。それは、例えば、ＳＩＯ基板の上部である。ソース領域、ドレイン領域は厚さ６０ｎｍのｎ型多結晶シリコンよりなり、チャネル（２０２）は厚さ５ｎｍのイントリンシック多結晶シリコン薄膜である。ゲート電極はｐ型多結晶シリコンとＷ（タングステン）の積層構造よりなる。ゲート絶縁膜（２０４）は厚さ８ｎｍのＳｉＯ2膜である。前記多結晶シリコン薄膜はイントリンシックな結晶が好ましい。多結晶シリコン薄膜の不純物濃度として言うならば、１×１０17ｃｍ-3以下、より好ましくは１×１０15ｃｍ-3以下を多くの場合用いている。
【０１１３】
ゲート絶縁膜（２０４）の上部にゲート電極部（２０３）が配される。尚、図２８の（ｂ）の平面図では、図２８の（ａ）の断面図でのチャネル層（２０２）におけるチャネルを構成する部分を符号（２０２）と示した。
【０１１４】
本例では、薄膜チャネル（２０２）下には絶縁膜（２０５）があり、ソース（２００）、ドレイン（２０１）部分の上面とチャネル部分（２０２）の高さが実質的に等しいという特徴がある。従って、ゲート絶縁膜はゲート下にあたる部分において、ほぼ平坦な下地に形成される。従って段差が存在する場合と比較して、電界集中が起こらず、耐圧がよいためより薄膜化が可能である。さらに段差存在の場合端部で膜厚が厚くなるが、本構造では一様な膜厚が実現でき、短チャネル効果に対しても優れる。さらにゲート加工を段差上で行わなくてよいため、オーバーエッチングをかける必要がなく、プロセス面で余裕ができることから歩留まりも向上する。ここで基板にはシリコン基板を用いる必要はなく、例えばガラス基板を用いても良い。ソース、ドレイン領域はｐ型の半導体でも構わないし、金属や半導体と金属の積層構造でも構わない。特に金属や半導体と金属の積層構造は低抵抗であるため、この材料で配線を行うことが可能である。本素子はチャネル薄膜部分の完全空乏化によってチャネル電流遮断が行えるため、ｐｎ接合がなくともスイッチング動作が可能である。チャネル材料にはＳｉ以外の半導体、例えばＧｅやＳｉＧｅを用いても良く、しきい電圧設定あるいはモビリティの点で設計自由度が増える。本願発明に係わる薄膜なる半導体膜の厚さは、５ｎｍ以下が、わけても好ましい。
【０１１５】
本素子のゲート電圧に対するドレイン電流の依存性は通常のｎ型ＭＯＳトランジスタと同様であるが、リーク電流が非常に小さいという特徴がある。これは、発明者等が独自の試作、評価によって見出した実験的事実であるが、基板部分が存在しないため基板へのリークパスがない効果、膜厚が薄いためにチャネルが完全空乏化する効果に加え、リークパスとなりうるグレインバウンダリが一次元的になったことによる効果であると考えられる。本半導体素子は低リーク、しかも絶縁膜上に形成できることから、低消費電力でしかも低コストでの作製が可能である。本半導体素子を用いてロジック回路を形成してもよいし、ＳＲＡＭを構成してもよい。また、ロジック回路のうち低リークとしたい部分にのみ用いても良いし、ＳＲＡＭの抵抗部分に用いても良い。さらにＤＲＡＭのパストランジスタによれば、リフレッシュサイクルが長く、低消費電力のメモリが実現できる。他のメモリへの応用例を他の実施例で述べる。
【０１１６】
次に、本実施例の半導体素子の製造工程の主要部について簡潔に説明する。絶縁膜上に、ソース、ドレインを形成するｎ型多結晶シリコンを堆積する。レジストをマスクにエッチングを行い、ソース、ドレイン領域を所望形状に形成する。他の実施例で詳しく説明したように、基板表面を用いたトランジスタのゲート電極と本素子のソース領域、ドレイン領域を同時形成してもよい。この後、絶縁膜を堆積する。そして、ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）を用いて前記絶縁膜を削り、ソース、ドレインの上面が露出するようにする。チャネル薄膜となる厚さ５ｎｍの通例のノンドープのアモルファスシリコン膜を堆積し、さらに厚さ５ｎｍのＳｉＯ2膜を堆積する。レジストをマスクに不要部分の部分のノンドープのアモルファスシリコン膜をエッチングする。さらにゲート電極材料を堆積、レジストをマスクにエッチングすることで素子の基本構造が形成される。
【０１１７】
実施例６
図２９から図３１は本実施例によるメモリセルアレイのレイアウト図を製造工程とともに説明する図である。点線で囲まれた部分が２セル分を含むアレイの単位構造であり、Ｘ方向、Ｙ方向に同じ構造が繰り返されて大規模アレイを実現する。本実施例はチャネル加工の方法に特徴があり、ゲート絶縁膜の薄膜化、高信頼化に効果がある。以下では、本実施例の製造工程に従って構造を説明していく。基板はｐ型シリコン基板を用いる。まず、犠牲酸化後イオン打ち込みのエネルギーを高くするかアニール時間を長くすることで深いn型のウエルを形成する。素子分離領域（２０７）に溝を掘り、絶縁膜を埋め込んだ後に平坦化を行う。再度犠牲酸化を行った後イオン注入とアニールを行い、ｐ型のウエルを形成する。この結果ｐ型ウエルはｐ型の基板とはｎ型のウエルによって電気的に切り離される。従ってｐ型ウエル間で異なる電位を与えることが可能となる。次に基板表面を酸化し、読出しトランジスタのゲート絶縁膜を形成し、ｎ型の多結晶シリコンを堆積する。この層で書きこみトランジスタのソース、ドレインが形成される。次に穴パターン（２０８）のレジストをマスクに開口部分の多結晶シリコンを除去する（図２９（ａ））。この溝幅が書きこみトランジスタのチャネル長を規定する。
【０１１８】
絶縁膜を堆積し平坦化を行った後、チャネルとなるアモルファスシリコン薄膜を堆積する。この上に書きこみトランジスタのゲート絶縁膜となる絶縁膜を堆積し、さらに書きこみトランジスタのゲート電極材料としてp型の多結晶シリコンを堆積し、不純物の活性化アニールを行う。書きこみトランジスタのゲート電極形成用のレジストパターン（２１０）をマスクに書きこみトランジスタのゲート電極材料、書きこみトランジスタのゲート絶縁膜、チャネル薄膜、ｎ型多結晶シリコン膜をエッチングする（図２９（ｂ））。この結果、先の穴パターン（２０８）の開口部とゲート用のレジストパターン（２１０）の重なった部分（２１１）に書きこみトランジスタのチャネルが形成される。さらに形成された書きこみトランジスタのゲートパターンをマスクにn型不純物を打ち込みエクステンション領域を形成する。この後絶縁膜を堆積、エッチバックすることでサイドウオールを形成する。さらにn型不純物を高濃度に打ち込み読出しトランジスタの拡散層領域を形成する。ここで基板表面にＴｉ（チタン）を堆積し、アニールを行って基板表面を低抵抗化する。この後所定の穴パターン（２１２）を用いてゲート電極を一部エッチングし、上下２セルのゲート電極を切り離す。この時その下の書きこみトランジスタのゲート絶縁膜、ｎ型多結晶シリコン膜はエッチングしない。ここで他の実施例とは異なり、書きこみトランジスタのゲート絶縁膜堆積前にチャネル薄膜を加工する工程が入らないという特徴がある。従ってチャネル薄膜保護用の絶縁膜形成を省略出来る。
【０１１９】
他の実施例ではこの保護膜がチャネル加工工程によってダメージを受けるため、さらにその上にゲート絶縁膜を形成したが、本実施例では一回の堆積でよく、しかもダメージを受けないことからゲート絶縁膜の薄膜化が可能であり、従って書きこみトランジスタ動作電圧の低電圧化、高性能化が図れる。次に絶縁膜を堆積、平坦化した後レジストパターンをマスクにコンタクト穴を開ける（図３０（ａ））。２セル共通の読出しトランジスタのドレイン領域に対するコンタクト穴（２１５）、２セル共通の書きこみトランジスタのドレイン領域に対するコンタクト穴（２１３）、書きこみトランジスタゲート兼読出しトランジスタゲートへのコンタクト穴（２１４）に加え、周辺回路、ロジック回路のゲートや拡散層領域へのコンタクト穴も同時に開けることが可能である。２セルの読出しトランジスタのソース領域（２２０）（２２１）は異なっており、チタンシリサイドを表面に持つ拡散層配線を用いてＸ方向に配線されている。この後Ｗ等の金属材料を堆積し、レジストをマスクに加工することで一層目の金属配線を行う（図３０（ｂ））。この線でワード線（２１６）を形成しセルの書きこみトランジスタゲート兼読出しトランジスタゲートをX方向に配線する。また、この金属層で読出しトランジスタのドレインを引き上げたパッド（２１７）、書きこみトランジスタのドレインを引き上げたパッド（２２２）を形成する。さらに絶縁膜を堆積、平坦化した後レジストをマスクにスルーホール（２１８）（２２４）を開け、二層目の金属層を堆積して加工することでニ層目の配線を行う（図３１）。この層で読出し用データ線（２１９）、書きこみ用データ線 （２２３）をY方向に配線する。ここで通常書きこみトランジスタは、小さな容量の充放電を行えばよいために流す電流が小さい。書きこみ用データ線（２２３）は読出し用データ線（２１９）よりも線幅を細くすることが可能である。
【図面の簡単な説明】
【０１２０】
【図１】図１は、本願発明の実施例１の半導体装置を説明する為の図である。
【図２】図２は、本発明の実施例１の半導体装置の製造方法を説明する為の図である。
【図３】図３は、本発明の実施例１の半導体装置の書込みトランジスタ作製方法を説明する図である。
【図４】図４は、本発明の実施例１の書込みトランジスタのチャネル加工方法を説明する断面図である。
【図５】図５は、本発明の実施例１の半導体装置の製造方法を説明する図である。
【図６】図６は、本発明の本発明の実施例１の半導体装置の製造方法を説明する図である。
【図７】図７は、本発明の実施例１の半導体装置のアレイ構成示す図である。
【図８】図８は、本発明の実施例２の半導体装置の製造工程を説明する図である。
【図９】本発明の実施例２の半導体記憶素子の製造工程を説明する断面図である。
【図１０】図１０は、本発明の実施例２の半導体装置の製造方法を説明する断面図である。
【図１１】図１１は、本発明の実施例２の半導体装置の製造方法を説明する断面図である。
【図１２】図１２は、本発明の実施例２の半導体装置の製造方法を説明する断面図である。
【図１３】図１３は、本発明の実施例２の半導体装置の製造方法を説明する上面図である。
【図１４】図１４は、本発明の実施例２の半導体装置の製造方法を説明する上面図である。
【図１５】図１５は、本発明の実施例２の半導体装置の製造工程を説明する上面図である。
【図１６】図１６は、本発明の実施例２の半導体装置のメモリセルアレイ構成を説明する上面図である。
【図１７】図１７は、本発明の実施例２の半導体装置のメモリセルアレイ構成を説明する上面図である。
【図１８】図１８は、本発明の実施例２の半導体装置のメモリセルアレイ構成を説明する上面図である。
【図１９】図１９は、本願発明の実施例２の半導体装置のメモリセルアレイ構成を説明する等価回路図である。
【図２０】図２０は、本願発明の実施例２の半導体装置の他の実施形態のメモリセルアレイ構成を説明する上面図である。
【図２１】図２１は、本願発明の実施例２の半導体装置の他の実施形態のメモリセルアレイ構成を説明する等価回路図である。
【図２２】図２２は、本願発明の実施例３の半導体装置の製造工程を示す断面図である。
【図２３】図２３は、本願発明の実施例３の半導体装置のメモリセルアレイ構成を説明する上面図である。
【図２４】図２４は、本願発明の実施例３の半導体装置のメモリセルアレイ構成を説明する等価回路図である。
【図２５】図２５は、本願発明の実施例４の半導体装置のメモリセルの各記憶状態における電流電圧特性を説明する図である。
【図２６】図２６は、本発明の実施例４の半導体装置の周辺回路を含めたメモリ部分の構成を示す図である。
【図２７】図２７は、本願発明の実施例の半導体装置の製造工程を示す断面図である。
【図２８】図２８は、本願発明の実施例５に説明するトランジスタの基本構成を示す図である。
【図２９】図２９は、本願発明の実施例５に説明するトランジスタの基本構成を示す平面図である。
【図３０】図３０は、本願発明の実施例６に説明する半導体装置の製造工程を示す上面図である。
【図３１】図３１は、本願発明の実施例６に説明する半導体装置の製造工程を示す上面図である。
【符号の説明】
【０１２１】
１：ソース領域、２：ドレイン領域、３：チャネル領域、４：絶縁層、５：制御
電極、６：ドレイン領域、７：ソース領域、８：シリコン基板、９：絶縁膜、１
０：素子分離領域、Ｍ１：読出し用トランジスタ、Ｍ２：書込み用トランジスタ
、１２：素子分離領域、１３：レジストパターン、１４：ゲート電極、１５：側
壁絶縁膜、１６：浅い拡散層、１７：拡散層、１８：アモルファスシリコン膜、
１９：絶縁膜、２０：レジスト、２１：書込みトランジスタのチャネル、２３：
レジストパターン、２５：絶縁膜、２６：ワード線、２７：絶縁膜、２８：穴パ
ターン、４１、４２：素子分離領域、４３：半導体層、４４：ドレイン領域、４
５：ソース領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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