(57)【要約】【課題】ＥＳＤ保護素子として利用するサイリスタのスナップバック電圧を低く、かつ容易に制御できるようにする。【解決手段】半導体装置の内部素子を保護するため、ＮＰＮトランジスタとＰＮＰトランジスタを相互接続させたサイリスタと、前記外部接続端子から過電圧が印加された場合に前記サイリスタの動作を開始させるトリガ素子とからなるＥＳＤ保護素子において、前記トリガ素子は、直列にダイオード接続された複数のＭＯＳトランジスタからなり、前段のＭＯＳトランジスタのソースに、後段のＭＯＳトランジスタのゲートとドレインを結合させるとともに、初段のＭＯＳトランジスタのゲートとドレインは前記アノードに、また最終段のＭＯＳトランジスタのソースは前記ＮＰＮトランジスタのベースに結合させて構成され、前記複数のＭＯＳトランジスタのスレッショルド電圧の和により、前記サイリスタのスナップバック電圧が決定されることを特徴とする。【選択図】図１
2005064106.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置の内部素子を保護するため、半導体装置の外部接続端子と電源端子との間に形成され、ＮＰＮトランジスタとＰＮＰトランジスタを相互接続させたサイリスタと、前記外部接続端子から過電圧が印加された場合に前記サイリスタの動作を開始させるトリガ素子とからなるＥＳＤ保護素子において、
前記サイリスタは、一方が前記半導体装置の外部接続端子、他方が前記電源端子に繋がるアノードとカソードの間に設けられ、前記アノードにＰＮＰトランジスタのエミッタ、ベース、及びＮＰＮトランジスタのコレクタを、また前記カソードに前記ＰＮＰトランジスタのコレクタ、及び前記ＮＰＮトランジスタのエミッタ、ベースを結合させて構成され、
前記トリガ素子は、直列にダイオード接続された複数のＭＯＳトランジスタからなり、前段のＭＯＳトランジスタのソースに、後段のＭＯＳトランジスタのゲートとドレインを結合させるとともに、初段のＭＯＳトランジスタのゲートとドレインは前記アノードに、また最終段のＭＯＳトランジスタのソースは前記ＮＰＮトランジスタのベースに結合させて構成され、前記複数のＭＯＳトランジスタのスレッショルド電圧の和により、前記サイリスタのスナップバック電圧が決定されることを特徴とするＥＳＤ保護素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置のＥＳＤ保護素子に関し、特にサイリスタを利用したＥＳＤ保護素子に関する。
【背景技術】
【０００２】
従来、半導体装置の内部素子を外部からの静電気放電（以下、ＥＳＤと称す）などから保護する目的で、サイリスタと、サイリスタのスナップバック電圧を制御する為のトリガ素子として利用するＭＯＳトランジスタなどで構成されたＥＳＤ保護素子を、半導体装置の入力端子や出力端子などの外部接続端子近傍の半導体回路内に形成していた（特許文献１参照）。図３に、従来のＥＳＤ保護素子の回路図を示す。このＥＳＤ保護素子は、アノード端子１とカソード端子２の間にＰＮＰトランジスタＴｒ１とＮＰＮトランジスタＴｒ２が相互接続されて形成されたサイリスタと、サイリスタのトリガ素子となるＮＭＯＳトランジスタＭＮ１とで構成されている。
【０００３】
このＥＳＤ保護素子の動作について説明すると、アノード端子１にＥＳＤのサージ電流が入力された場合、トリガー素子のＮＭＯＳトランジスタＭＮ１がオンし、ドレインからソースへ電流が流れる。これによりＮＰＮトランジスタＴｒ２のベースに電流が流れ、コレクタ−エミッタ間が導通し、ＮＰＮトランジスタＴｒ２のコレクタ電流がＰＮＰトランジスタＴｒ１のベース電流となる。そしてＰＮＰトランジスタＴｒ１がオンすることで、サイリスタとして動作し、ＥＳＤのサージ電流をサイリスタを通してカソード端子２に流し込み放電する。サイリスタはホールド電圧より下がるまで導通状態を保持する。この動作の電圧−電流の関係図を図４に示す。Ｖｔ１がサイリスタが動作を開始するスナップバック電圧である。
【０００４】
【特許文献１】特開平１０−５０４９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
年々、半導体素子は微細化され内部回路のゲート絶縁膜の膜厚が薄膜化しているため、低い電圧でもＥＳＤ破壊が起こり易くなってきている。このため、トリガ素子としてＭＯＳトランジスタのブレークダウン電圧を利用している従来の保護素子では、スナップバック電圧を低くすることや微調整することが難しく、保護素子が動作する前に耐圧の低い内部素子の破壊が起こり易い問題があった。また、トリガ素子としてＭＯＳデバイスのＶｔを利用することもあるが、デバイスとして厚いフィールド酸化膜を有する必要があるという問題もあった。
【課題を解決するための手段】
【０００６】
上記課題を解決する為、本発明は、半導体装置の内部素子を保護するため、半導体装置の外部接続端子と電源端子との間に形成され、ＮＰＮトランジスタとＰＮＰトランジスタを相互接続させたサイリスタと、前記外部接続端子から過電圧が印加された場合に前記サイリスタの動作を開始させるトリガ素子とからなるＥＳＤ保護素子において、前記サイリスタは、一方が前記半導体装置の外部接続端子、他方が前記電源端子に繋がるアノードとカソードの間に設けられ、前記アノードにＰＮＰトランジスタのエミッタ、ベース、及びＮＰＮトランジスタのコレクタを、また前記カソードに前記ＰＮＰトランジスタのコレクタ、及び前記ＮＰＮトランジスタのエミッタ、ベースを結合させて構成され、前記トリガ素子は、直列にダイオード接続された複数のＭＯＳトランジスタからなり、前段のＭＯＳトランジスタのソースに、後段のＭＯＳトランジスタのゲートとドレインを結合させるとともに、初段のＭＯＳトランジスタのゲートとドレインは前記アノードに、また最終段のＭＯＳトランジスタのソースは前記ＮＰＮトランジスタのベースに結合させて構成され、前記複数のＭＯＳトランジスタのスレッショルド電圧の和により、前記サイリスタのスナップバック電圧が決定されることを特徴とする。
【発明の効果】
【０００７】
本発明のＥＳＤ保護素子は、サイリスタを動作させるために直列にダイオード接続させた複数のＭＯＳトランジスタのスレッショルド電圧の和である端子間の電位が全体のスレッショルド電圧になることを利用して、保護すべき素子の耐圧に比べてサイリスタのスナップバック電圧が低くなるように、接続するＭＯＳトランジスタの数を調整することが出来る利点がある。また、ＭＯＳトランジスタを複数接続しているので、単体のＭＯＳトランジスタのスレッショルド電圧で設定するような厚いフィールド酸化膜を使用することなく接続する個数で簡単にスナップバック電圧を決定することができ微細化された内部回路の素子をＥＳＤ破壊から保護することができる。
【発明を実施するための最良の形態】
【０００８】
図１は本発明の実施の形態で、Ｔｒ１はＰＮＰトランジスタ、Ｔｒ２はＮＰＮトランジスタ、ＭＮ１、ＭＮ２、…、ＭＮＮはスレッショルド電圧ＶｔｎのＮ個のＮＭＯＳトランジスタである。なお、ＰＮＰトランジスタＴｒ１とカソード端子２間、ＮＰＮトランジスタＴｒ２とアノード端子１間に形成される抵抗は省略している。また、図では省略しているが、アノード端子１は例えば半導体装置のＥＳＤが印加されやすい入力端子や出力端子などの外部接続端子（パッド）に接続され、カソードは電源端子（例えば接地電位）に接続されている。
【０００９】
アノード端子１とカソード端子２の間には、アノード端子１にＰＮＰトランジスタＴｒ１のエミッタ、ベース、及びＮＰＮトランジスタＴｒ２のコレクタが接続され、カソード端子２にＰＮＰトランジスタＴｒ１のコレクタ、及びＮＰＮトランジスタＴｒ２のエミッタ、ベースが接続されて、サイリスタを構成している。一方、サイリスタの動作を開始させるためのトリガ素子は、複数のＮＭＯＳトランジスタＭＮ１〜ＭＮＮで構成され、各ＮＭＯＳトランジスタのベースとドレインを結合し、上段のＭＯＳトランジスタＭＮ１のソースと次段のＭＯＳトランジスタＭＮ２のベース及びドレインが接続するように直列に複数個がダイオード接続されている。また、アノード端子１に，ＮＭＯＳトランジスタＭＮ１のベースおよびドレインを接続し、ＮＭＯＳトランジスタＭＮＮのソースをサイリスタのＮＰＮトランジスタＴｒ２のベースに接続している。このとき、必要なＮ個のＮＭＯＳトランジスタＭＮＮを接続することで、接続したＭＯＳトランジスタのスレッショルド電圧の和により、サイリスタのスナップバック電圧を決定することができる。
【００１０】
次に動作について説明すると、アノード端子１にＥＳＤのサージ電流が注入された場合、直列接続されたＮＭＯＳトランジスタのスレッショルド電圧の和の電圧に達したときに、ＮＰＮトランジスタＴｒ２のベースに電流が流れ、コレクタ−エミッタ間が導通し、ＮＰＮトランジスタＴｒ２のコレクタ電流がＰＮＰトランジスタＴｒ１のベース電流となる。そしてＰＮＰトランジスタＴｒ１がオンすることで、サイリスタとして動作し、ＥＳＤのサージ電流をサイリスタを通してカソード端子２に流し込み放電する。サイリスタはホールド電圧より下がるまで導通状態を保持する。
【００１１】
この動作の電圧−電流の関係図を図２に示す。Ｖｔ１’がサイリスタが動作を開始するスナップバック電圧であり、直列接続されたＮＭＯＳトランジスタのスレッショルド電圧Ｖｔｎの和の電圧に相当する。直列接続するＭＯＳトランジスタの数により、スナップバック電圧を決定できる。
【００１２】
上記の構成以外に、カソード端子を入力端子や出力端子にアノード端子を電源端子（高電源電位）に接続し、ＰＭＯＳトランジスタをトリガ素子として使用することもできる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態を示す図である。
【図２】本発明のＥＳＤ保護素子として使用するサイリスタの電圧−電流特性である。
【図３】従来のＥＳＤ保護素子の回路図である。
【図４】従来のＥＳＤ保護素子として使用するサイリスタの電圧−電流特性である。
【符号の説明】
【００１４】
１  アノード端子
２  カソード端子
【図１】
2005064106.tif 000003
【図２】
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【図３】
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【図４】
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