(57)【要約】【課題】  破壊耐量を向上させ、併せてチップサイズを縮小する。【解決手段】  半導体基板主面に主接合を有する一の素子が形成され、前記主接合上に絶縁膜を介して他の素子が形成されている半導体装置において、前記他の素子と前記主接合とが絶縁膜を介して交差する部分に、前記主接合と複数のコンタクトを有する引き抜き電極を配置する。この構成によって、電流の集中を緩和し、破壊耐量を向上させることができる。また、破壊耐量を維持したままで、チップサイズの縮小が可能となる。【選択図】        図４
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【特許請求の範囲】
【請求項１】
半導体基板主面に主接合を有する一の素子が形成され、前記主接合上に絶縁膜を介して他の素子が形成されている半導体装置において、前記他の素子と前記主接合とが絶縁膜を介して交差する部分に、前記主接合と複数のコンタクトを有する引き抜き電極を配置することを特徴とする半導体装置。
【請求項２】
前記他の素子の一端には前記接合内に設けられたゲート電極を接続し、前記他の素子の他端には外周部のガードリングを接続することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記他の素子がツェナーダイオードであることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記他の素子が付属回路に接続した抵抗素子であることを特徴とする請求項１又は請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、複数の素子を同一チップに形成する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
内燃機関の点火装置であるイグナイタ、或いは電力変換装置であるインバータには、スイッチング素子として絶縁ゲート型トランジスタ：ＩＧＢＴ（Insulated Gate Bipolar Transistor）が用いられている。
【０００３】
例えばイグナイタでは、点火信号によりスイッチング素子を通電・遮断すると、通電時に、点火コイルの一次側からスイッチング素子に一次電流が流れ、この一次電流の遮断によってスイッチング素子のコレクタには一次電圧が発生する。この一次電圧に誘起されて点火コイルの二次側には高電圧が発生し、この高電圧によって点火プラグが火花放電して点火が行なわれる。
【０００４】
イグナイタ用の高電圧スイッチとして用いられるＩＧＢＴには、コレクタ電圧の上限を制限してＩＧＢＴ本体或いは付加となるイグナイタコイルを保護するために、コレクタ−ゲート間に保護素子としてツェナーダイオードを内蔵させている。
【０００５】
例えば、下記特許文献１には、ＩＧＢＴを用いた１チップイグナイタについて記載されており、下記特許文献２には、スイッチング時に発生する過大なサージ電圧と過大な電圧変化から主スイッチング素子であるＩＧＢＴを保護する技術について記載されている。
【０００６】
【特許文献１】特開平１０−２７４１４２号公報
【特許文献２】特開２００２−１３５９３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
例えば内燃機関に用いられるイグナイタでは、エンジンの高回転化に対応するためにＩＧＢＴの動作に高速化が求められている。ＩＧＢＴを高速化するにはゲート駆動回路の出力抵抗を低減させる或いはゲート容量を低減させる必要がある。
【０００８】
ＩＧＢＴの高速化のため、本発明者はゲート駆動回路の出力抵抗を低くしてＩＧＢＴの駆動を行ったが、ツェナーダイオードを内蔵させたＩＧＢＴでは、ツェナーダイオードを外付けしたＩＧＢＴに比較しコイル負荷耐量が低下した。チップサイズを拡大して耐量を確保することが考えられるが、チップサイズの増加によりゲートの面積が増加してゲート容量を増加させてしまうので、高速化を達成するためには望ましい方法ではない。
【０００９】
本発明の課題は、これらの問題点を解決し、破壊耐量を向上させ、併せてチップサイズを縮小することが可能な技術を提供することにある。
本発明の前記ならびにその他の課題と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
半導体基板主面に主接合を有する一の素子が形成され、前記主接合上に絶縁膜を介して他の素子が形成されている半導体装置において、前記他の素子と前記主接合とが絶縁膜を介して交差する部分に、前記主接合と複数のコンタクトを有する引き抜き電極を配置する。
【発明の効果】
【００１１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
（１）本発明によれば、ツェナーダイオードとエミッタ主接合とが交差する部分に主接合と複数箇所でコンタクトする引き抜き電極によって、エミッタコンタクト角部での電流の集中を緩和することができるという効果がある。
（２）本発明によれば、上記効果（１）により、破壊耐量を向上させることができるという効果がある。
（３）本発明によれば、上記効果（２）により、チップサイズの縮小が可能となるという効果がある。
（４）本発明によれば、上記効果（３）により、ＩＧＢＴの高速化が可能になるという効果がある。
（５）本発明によれば、上記効果（３）により、生産コストを低減させることができるという効果がある。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態を説明する。
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１３】
図１は、本発明の一実施の形態の半導体装置であるツェナーダイオードを内蔵したＩＧＢＴを示すシンボル図であり、図２はその等価回路図である。図３に示すのは、ツェナーダイオードを内蔵したＩＧＢＴが形成された半導体チップの平面図であり、図４は図３中のａ‐ａ線に沿った部分縦断面図であり、図５は図３中のｂ部を拡大して示す部分平面図である。
【００１４】
本実施の形態の半導体装置には縦型のＩＧＢＴが形成されており、ｎ型ベースとなる低濃度のｎ型半導体層１をフィールド絶縁膜２によって規定した内側がＩＧＢＴ形成領域となっており、ここにはｐ型エミッタとなるｐ型半導体領域３が部分的に複数形成され、ｐ型半導体領域３の内側には選択的に高濃度のｎ型ソース層４が形成されている。ｐ型半導体領域３は、ＰＳＧ(Phospho Silicate Glass)等を用いた層間絶縁膜５を介して半導体基板主面上に形成された面状のエミッタ電極６に共通接続されている。
【００１５】
ｐ型半導体領域３間に位置するｎ型半導体層１の表面には、酸化シリコン等のゲート絶縁膜に多結晶シリコン膜を積層した絶縁ゲート７が形成されており、この絶縁ゲート７はＩＧＢＴ形成領域の周囲に環状に配置されたゲート電極８にフィールド絶縁膜２上にて接続されている。ゲート電極８には、図３に示すように、エミッタ電極６を部分的に矩形形状に後退させ、この部分に矩形のゲートパッド８ａを形成する。
【００１６】
半導体チップの外周に沿って、コレクタ電極と等価な矩形環状のガードリング９が形成されており、このガードリング９は高不純物濃度のｎ＋型半導体領域１０を介してｎ型半導体層１に接続されている。エミッタ電極６、ゲート電極８及びガードリング９は、アルミニュウムを用いた金属配線層をパターニングして、形成されている。
【００１７】
保護素子となるツェナーダイオード１１（図５中では斜線を付す）は、フィールド絶縁膜２上にｐ型多結晶半導体層およびｎ型多結晶半導体層を４０段程度複数直列に接続し、極性を交互に変えて複数のダイオードが直列接続された構成となっており、ツェナーダイオード１１の両端部はｎ型多結晶半導体層となっており、ツェナーダイオード１１の一端はゲート電極８に接続され、ツェナーダイオード１１の他端はガードリング９に接続されている。
【００１８】
プレーナ構造の素子の場合には、素子の外周は耐圧保持部となることから基本的には外周の全域にわたって均一な構造とすることが、耐圧を確保する上では望ましい。しかし、前述のごとくゲート電極８とガードリング９との間にツェナーダイオード１１を配置した場合には、ガードリング９から内側のゲート電極８に向かって、耐圧保持部とエミッタ主接合１５の上に位置するフィールド絶縁膜２上にツェナーダイオード１１が配置されることになる。
【００１９】
この場合にはツェナーダイオード１１が配置された部分が、耐圧保持部となるｎ型半導体層１とフィールド絶縁膜２との界面にツェナーダイオード１１の電位に応じた電界が加わるため、他の部分よりも耐圧が低下することになり、コイル負荷の電流遮断時には遮断電流がツェナーダイオード１１の下を流れて最短距離にあるエミッタコンタクトに集中することになる。このため、前述したエミッタ電極６を部分的に後退させた矩形形状の角部にて電流が集中・発熱し近傍のＩＧＢＴ素子の寄生サイリスタがラッチアップして破壊が発生し破壊耐量が低下していた。
【００２０】
このため、本実施の形態の半導体装置では、ツェナーダイオード１１とエミッタ主接合１５とが交差する部分にエミッタ主接合１５を有するｐ型半導体領域３と複数箇所でコンタクト（図５中では破線にて示す）する引き抜き電極１２を配置する。この引き抜き電極１２は、図３に示すようにゲート電極８の外側に矩形環状に配置して、図３中の右端にてエミッタ電極６と接続する。コンタクトとしては、例えば２０箇所〜３０箇所程度と多数の点で接続し、電流を均等化することが望ましい。
【００２１】
この引き抜き電極１２によって、ツェナーダイオード１１の下を流れる遮断電流が複数箇所から均等に引き抜き電極１２に流れるため、前記エミッタコンタクト角部での電流の集中を緩和して、破壊耐量を向上させることができる。このため、本実施の形態の半導体装置では、従来の半導体装置と比較した場合に、面積比にして２５％程度チップサイズを縮小しても同等の破壊耐量を確保することができた。
【００２２】
比較のために、図６に従来の半導体装置の平面図を、図７に図６中のａ‐ａ線に沿った縦断面図を、図８に図６中のｂ‐ｂ線に沿った縦断面図を示すが、引き抜き電極１２を配置していない従来の半導体装置では図６中に示す角部ｃにて発熱ラッチアップして破壊が発生していた。本実施の形態の半導体装置では、引き抜き電極１２を設けることにより、電流の集中を防止することができる。
【００２３】
図９は、本発明の一実施の形態の変形例となる半導体装置を示す平面図である。本例ではＩＧＢＴに加えて、電流制限回路或いは過熱遮断回路等の付属回路１３が同一チップに形成されており、この付属回路１３のために多結晶シリコンを用いた抵抗素子１４がフィールド絶縁膜上に形成されている。
【００２４】
ここで抵抗素子１４は、外周部電圧をモニタするためにゲート電極８とガードリング９との間に配置され、抵抗素子１４の一端はゲート電極９に接続され、抵抗素子１４の他端はガードリング９に接続されている。
【００２５】
この場合には、前述した場合と同様にガードリング９から内側のゲート電極８に向かって耐圧保持部とエミッタ主接合１５の上に位置するフィールド絶縁膜に抵抗素子１４が配置されることになる。
【００２６】
この場合には抵抗素子１４が配置された部分は、他の部分よりも耐圧が低下することになり、コイル負荷の電流遮断時には遮断電流が抵抗素子１４の下を流れて最短距離にあるエミッタコンタクトに集中することになる。このため、エミッタ電極６を部分的に後退させた矩形形状の角部にてラッチ破壊が発生し破壊耐量が低下する。
【００２７】
このため、本変形例の半導体装置では、抵抗素子１４とエミッタ主接合１５とが交差する部分に主接合と複数箇所でコンタクトする引き抜き電極１２を配置して、この引き抜き電極１２を図９中の右端にてエミッタ電極６と接続している。
【００２８】
この引き抜き電極１２によって、抵抗素子１４の下を流れる遮断電流が複数箇所から均等に引き抜き電極１２に流れるため、前記エミッタコンタクト角部での電流の集中を緩和して、破壊耐量を向上させることができる。
【００２９】
以上、本発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。例えば、本発明はＩＧＢＴに限定されず絶縁ゲートを有するＭＯＳＦＥＴ等の他の半導体装置にも適用が可能である。
【図面の簡単な説明】
【００３０】
【図１】本発明の一実施の形態の半導体装置であるツェナーダイオードを内蔵したＩＧＢＴを示すシンボル図である。
【図２】本発明の一実施の形態の半導体装置であるツェナーダイオードを内蔵したＩＧＢＴを示す等価回路図である。
【図３】本発明の一実施の形態である半導体装置を示す平面図である。
【図４】図３中のａ‐ａ線に沿った部分縦断面図である。
【図５】図３中のｂ部を拡大して示す部分平面図である。
【図６】従来の半導体装置を示す平面図である。
【図７】図６中のａ‐ａ線に沿った部分縦断面図である。
【図８】図６中のｂ‐ｂ線に沿った部分縦断面図である。
【図９】本発明の一実施の形態の変形例である半導体装置を示す平面図である。
【符号の説明】
【００３１】
１…ｎ型半導体層、２…フィールド絶縁膜、３…ｐ型半導体領域、４…ｎ型ソース層、５…層間絶縁膜、６…エミッタ電極、７…絶縁ゲート、８…ゲート電極、８ａ…ゲートパッド、９…ガードリング、１０…ｎ＋型半導体領域、１１…ツェナーダイオード、１２…引き抜き電極、１３…付属回路、１４…抵抗素子、１５…エミッタ主接合。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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