(57)【要約】【課題】  従来、０．５５ｍｍ角以上の高周波半導体チップをフレームに固着する場合、ＣｕフレームでＣｕ−Ａｕ−Ｓｉ共晶反応ではチップクラックが発生し、４２アロイ材では高周波抵抗成分が増加する問題があった。【解決手段】  表面にＣｕメッキを施した４２アロイ材のフレームに、高周波半導体チップを固着する。４２アロイ材であるので、大きいチップサイズでも熱膨張係数の差を小さくできチップクラックを抑制できる。また、表皮効果を利用してＣｕメッキ厚をＣｕの表皮深さよりも厚くすることで高周波抵抗成分を抑え、大きいサイズのチップであってもＣｕ−Ａｕ−Ｓｉ共晶反応でダイボンドできる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
４２アロイ材のフレームと、
前記フレーム表面を被覆し該フレームよりも低い抵抗値を有する導電材料からなり所定の周波数における該導電材料の表皮深さよりも厚いメッキ厚を有するメッキ層と、
Ａｕを含む金属層を裏面に蒸着し前記フレームに固着されるシリコン半導体チップとを具備することを特徴とする半導体装置。
【請求項２】
前記導電材料はＣｕであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体チップは高周波信号が供給されることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記半導体チップは０．５ｍｍ角以上であることを特徴とする請求項１に記載の半導体装置。
【請求項５】
４２アロイ材のフレームを準備し、前記４２アロイ材よりも抵抗値の低い導電材料で、所定の周波数における該導電材料の表皮深さよりも厚くメッキ層を形成する工程と、
Ａｕを含む金属層を裏面に蒸着したシリコン半導体チップを前記フレームに溶着する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項６】
前記導電材料はＣｕであることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記半導体チップと前記フレームは、共晶反応により溶着することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項８】
前記半導体チップは０．５ｍｍ角以上であることを特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に大きいチップサイズの高周波半導体チップにおいて特性の劣化を防ぎつつ組み立てのインデックスを向上する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
現在シリコン半導体チップの性能の向上は目覚ましく、高周波帯での利用の可能性が高まっている。例えばｆＴ（遮断周波数）が２５ＧＨｚ以上のシリコン半導体のトランジスタは周辺回路を工夫することで性能面でＧａＡｓＦＥＴに迫っており、ウェハ価格の高い化合物半導体チップと比較して価格競争でも有利である。
【０００３】
図５を用いて、従来の半導体装置を説明する。
【０００４】
リードフレーム２４は、銅を素材とした打ち抜きフレームであり、このフレームのヘッダー２４ａ上にダイボンド性およびワイヤボンド性を向上させるためのＡｇメッキ２８を施し、半導体チップ６が固着される。半導体チップ６は既知の方法によりシリコン基板１表面に素子拡散領域２を形成した高周波の素子であり、チップ６裏面は金の裏面電極３が形成され、表面には素子拡散領域に対応した電極（不図示）が形成される。ヘッダー２４ａと連結するリード２４ｂは半導体チップ６の裏面電極３と接続する外部端子となり、表面の各電極もボンディングワイヤ７等により他の外部端子となるリード２４ｂと接続する。
【０００５】
半導体チップ６およびフレーム２４は、樹脂層８により被覆され、樹脂層８はパッケージ外形を構成する。フレーム２４は、半田等により不図示のプリント基板に実装される。
【０００６】
さらに同図を参照して、半導体装置の組立工程における製造方法を説明する。
【０００７】
ウェハからダイシングして分離したシリコン半導体チップ６をヘッダー２４ａに固着する。このとき、チップ６裏面は裏面電極３としてＡｕ層を含む金属層が蒸着されており、所定の温度の加熱により裏面電極３のＡｕ中に基板のＳｉが拡散して溶解し、Ａｕ−Ｓｉ共晶となる。その共晶中に界面からＳｉが入ることにより共晶温度がさらに低下する。これにより裏面金属層と、Ａｇメッキとが次第に溶解して共晶化される。その後基板温度を下げることによりチップ６が固着される。その後、表面の電極と他のリード２４ｂとをボンディングワイヤ７等により接続する。
【０００８】
次に、金型と樹脂注入によるトランスファーモールドによって半導体チップ６を樹脂層８により封止し、リードフレーム２４を切断して個々の半導体装置毎に分離する。
【０００９】
このように、打ち抜きのリードフレーム２４では、ダイボンド性およびワイヤボンド性を向上させるためのＡｇメッキ２８が施されている（例えば特許文献１参照。））。
【特許文献１】特開平９−１８１２４１号公報（第２頁、第４頁）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ヘッダー２４ａに半導体チップ６を固着するには、Ａｇ−Ａｕ−Ｓｉ共晶方式、または半田による固着が一般的であるが、ダイボンド時のインデックスを向上するためには半田を供給する工程等が不要なＡｇ−Ａｕ−Ｓｉ共晶方式が採用される。
【００１１】
しかし、図５の如くＣｕフレーム２４を用いている場合には、あるチップサイズ（例えば０．５５ｍｍ角程度）より大きいチップサイズでは、ダイボンド終了後の冷却時に、ＣｕとＳｉの熱膨張係数の差により図５の矢印の如く応力が発生し、チップクラックが発生する問題があった。
【００１２】
これを改善するには、図６（Ａ）の如くＳｉとの熱膨張係数の差が小さい４２アロイ材（４２％のＮｉと５８％のＦｅの合金）のフレーム２５を用いて、Ａｇメッキ２８を施し、Ａｇ−Ａｕ−Ｓｉ共晶方式により半導体チップを固着すればよい。しかし、４２アロイ材はＣｕに比べて高周波抵抗成分Ｒｓが増加するため、例えば可変容量ダイオード（variable capacitance diode）の性能指数Ｑが低下してしまう。可変容量ダイオードの性能指数Ｑの低下（Ｒｓの増加）は、特に高周波用途の半導体チップにおいては、最悪の場合低電圧下での使用に際して発振が停止する問題がある。
【００１３】
つまり、チップサイズが大きい場合は、結局図６（Ｂ）の如くＣｕフレーム２４を用いて、半田２６により熱膨張係数の差を吸収させてダイボンドを行っており、組み立てのインデックスが低下してしまう問題があった。
【課題を解決するための手段】
【００１４】
本発明は、かかる課題に鑑みてなされ、第１に、４２アロイ材のフレームと、前記フレーム表面を被覆し該フレームよりも低い抵抗値を有する導電材料からなり所定の周波数における該導電材料の表皮深さよりも厚いメッキ厚を有するメッキ層と、Ａｕを含む金属層を裏面に蒸着し、前記フレームに固着されるシリコン半導体チップとを具備することにより解決するものである。
【００１５】
また、前記導電材料はＣｕであることを特徴とするものである。
【００１６】
また、前記半導体チップは高周波信号が供給されることを特徴とするものである。
【００１７】
また、前記半導体チップは０．５ｍｍ角以上であることを特徴とするものである。
【００１８】
第２に、４２アロイ材のフレームを準備し、全面に前記４２アロイ材よりも抵抗値の低い導電材料で、所定の周波数における該導電材料の表皮深さよりも厚くメッキ層を形成する工程と、
Ａｕを含む金属層を裏面に蒸着したシリコン半導体チップを前記フレームに溶着する工程とを具備することを特徴とする半導体装置の製造方法。
【００１９】
また、前記導電材料はＣｕであることを特徴とするものである。
【００２０】
また、前記半導体チップと前記フレームは、共晶反応により溶着することを特徴とするものである。
【００２１】
また、前記半導体チップは０．５ｍｍ角以上であることを特徴とするものである。
【発明の効果】
【００２２】
本発明に依れば、フレームとして４２アロイ材を用いるため、Ｓｉとの熱膨張係数の差を小さくできる。つまり大きいチップサイズの半導体チップをＣｕ−Ａｕ−Ｓｉ共晶反応で固着でき、組み立てのインデックスを向上させることができる。
【００２３】
また、チップの固着部分に、Ｃｕを自身の表皮深さより深く（厚く）メッキすることで、表皮効果によりＣｕメッキ層の表面を電流経路とすることができる。また、Ｃｕのメッキ層をチップ固着部分からリード先端部までのフレーム全面に設けている。これにより４２アロイ材のフレームであっても高周波抵抗成分Ｒｓを低減することができ、可変容量の性能指数Ｑを向上できる。
【００２４】
すなわち、可変容量ダイオードの性能指数を劣化させずに、チップサイズによらず共晶反応によるダイボンドが可能となり、所定の特性の確保と組み立てインデックスの向上とを兼ね備えた高周波用途の半導体装置およびその製造方法を提供できる。
【発明を実施するための最良の形態】
【００２５】
図１から図４を用いて、本発明の実施の形態を詳述する。
【００２６】
図１には、本発明の半導体装置を示す。図１（Ａ）は断面図であり、図１（Ｂ）はフレームの平面図である。なお、従来構造と同一構成要素は同一符号とする。
【００２７】
リードフレーム４は、４２アロイ材（４２％のＮｉと５８％のＦｅとの合金）を素材とした打ち抜きフレームであり、このフレームの全面に、Ｃｕメッキ層５が設けられている。このフレーム４のヘッダー４ａ上には半導体チップ６が固着される。半導体チップ６は、シリコン半導体基板１の表面に既知の方法により素子拡散領域２を形成した例えば可変容量ダイオード等の高周波の素子であり、チップ裏面は金を含む蒸着金属により、可変容量ダイオードであればカソード電極となる裏面電極３が形成され、表面には素子拡散領域に対応した例えばアノード電極（不図示）が形成される。このような素子の場合一般的には裏面はＧＮＤ電位である。
【００２８】
チップ６は、例えば０．５５ｍｍ角程度のサイズであるが、半田を用いずに、Ｃｕ−Ａｕ−Ｓｉ共晶反応により裏面がヘッダー４ａと固着されている。
【００２９】
ヘッダー４ａと連結するリード４ｂは半導体チップ６の裏面電極３と接続する外部端子となり、表面の各電極もボンディングワイヤ７等により他の外部端子となるリード４ｂと接続する。
【００３０】
例えば可変容量ダイオードであれば、チップ裏面が接続する図の左側のリード４ｂはカソード端子となり、右側のワイヤーが打たれたリード４ｂはアノード端子となる。
【００３１】
チップ６およびフレーム４は樹脂封止され、樹脂層８はパッケージ外形を構成する。フレーム４は、半田等によりプリント基板（不図示）に実装される。
【００３２】
フレーム４は、図１（Ｂ）の如くヘッダー４ａおよび外部端子となるリード４ｂの表面全面にＣｕメッキ層５が設けられている。このメッキ厚は、Ｃｕの表皮深さより深く、例えば１０μｍ程度に設ける。表皮深さとは表皮効果により電流の流れる深さであり、以下に説明する。
【００３３】
図２は、表皮効果および表皮深さを説明する図である。
【００３４】
信号経路等の導体に高周波信号が供給されている状態では、その導体の表面にしか電流が流れない現象が起こる。例えば図２（Ａ）の如く、例えば信号線（導体）１１に電流１２が流れる場合、信号線１１を複数の細線の集合体として考えると、各細線に流れる電流要素１３の周りに生じる磁力線の向きはいずれも同じである。そうすると、隣接する電流要素１３間の磁力線同士はぶつかり合い、エネルギーの高い状態となる。一方、信号線１１の表面部分では磁力線の隣接相互干渉が少ないためにエネルギー状態が低くなる。
【００３５】
従って、自然化の原理としてこのような電磁気系のエネルギーを最小化するために、図２（Ｂ）の如く信号線１１の表面のみ電流密度の高い領域１４ができる。ただしこの図のように、信号線１１の表面全面にわたって電流密度が高い領域１４が生じるのは信号線１１の周囲にグランド１５があることが仮定されている。
【００３６】
これを表皮効果といい、この表面にのみ電流が流れる表皮の厚みを表皮深さ（Ｓｋｉｎ  Ｄｅｐｔｈ）という。表皮深さδは次式で表される。
【００３７】
【数１】
2005086057.tif 000003
【００３８】
ただし、ω：角周波数、μ：導体（信号線）の透磁率、σ：導体の導電率である。すなわち、この表皮深さは導体の導電率および導体に供給される信号の周波数により変化する。
【００３９】
一例として図３（Ａ）にＣｕおよびフレーム材料であるＮｉ、Ｆｅの周波数毎の表皮深さを示す。また図３（Ｂ）には、本実施形態のチップとフレームの固着部分の拡大図を示す。
【００４０】
図３（Ａ）の如く例えば周波数が０．１ＧＨｚで有れば、Ｃｕの表皮深さδは６．６１μｍである。すなわち、１００ＭＨｚ帯で採用される半導体チップの場合、図３（Ｂ）の如く４２アロイ材のフレーム４上に１０μｍ程度の厚みにＣｕメッキ層５を設けることによりほとんどの電流ｉはフレーム４を流れずに表面のＣｕメッキ層５の、破線より上の部分を流れることになる。
【００４１】
このときＣｕは抵抗値が低いので、４２アロイ材のフレームでありながら、高周波抵抗成分Ｒｓを抑えることができる。つまり、表皮効果でフレーム表面を電流が流れても、その金属の抵抗値が高ければ意味が無く、Ｃｕメッキを表皮深さより厚く設けることにより低抵抗のＣｕ部分に電流を流すことができるので、本実施形態によればＲｓを低減できる。
【００４２】
ここで、Ｃｕメッキ層５の厚みは、半導体チップ６の許容周波数により適宜選択し、表皮深さδよりも厚いものであればよい。また、フレーム材である４２アロイ材よりも抵抗値が低いＡｇ、Ａｕ、Ａｌ等でも適用できる。しかし、高周波抵抗成分Ｒｓの低減を図る目的であるので、より抵抗値の低く、表皮深さδが深いＣｕが好適である。また、Ｃｕであればメッキが容易であり、材料のコストも抑えることができる。
【００４３】
図４を参照して本発明の半導体装置の製造方法について説明する。
本発明の半導体装置の製造方法は、４２アロイ材のフレームを準備し、少なくともチップ固着部分およびワイヤボンド部分に前記４２アロイ材よりも抵抗値の低い導電材料でメッキ層を形成する工程と、Ａｕを含む金属層を裏面に蒸着したシリコン半導体チップを前記フレームに溶着する工程とから構成される。
【００４４】
第１工程（図４（Ａ））：４２アロイ材のフレームを準備し、少なくともチップ固着部分およびワイヤボンド部分に前記４２アロイ材よりも抵抗値の低い導電材料でメッキ層を形成する工程。
【００４５】
フレーム４は、４２アロイ材による打ち抜きフレームである。このフレームのチップ固着側全面に、例えばＣｕのメッキ層５を形成する（図１（Ｂ）参照）。メッキ層５は、４２アロイ材よりも抵抗値が低いもので有ればよいが、材料のコストとメッキの容易さからＣｕが好適である。また、メッキ層５の厚みは材料であるＣｕの、所定の周波数における表皮深さδよりも厚く形成する。例えば後述する半導体チップ６が１００ＭＨｚ程度の周波数帯で使用するものであれば、Ｃｕの表皮深さδは６．６１μｍであるので、１０μｍ程度の厚みに形成する。
【００４６】
第２工程（図４（Ｂ））：Ａｕを含む金属層を裏面に蒸着したシリコン半導体チップを前記フレームに溶着する工程。
【００４７】
半導体チップ６は、シリコン半導体基板１上に、既知の方法により例えば可変容量ダイオード等の高周波半導体の素子拡散領域２を形成する。その場合裏面はカソード電極であり、Ａｕを含む金属層を蒸着して裏面電極３を形成する。このチップは例えば１００ＭＨｚ等の高周波数帯域で用いられるものである。
【００４８】
ウェハからダイシングして分離したこのチップ６の裏面電極３を、ヘッダー４ａのＣｕメッキ層５上に溶着する。チップサイズは例えば０．５５ｍｍ角程度である。チップ６裏面は、所定の温度（例えば４００℃程度）の加熱により裏面電極３のＡｕ中に基板のＳｉが拡散して溶解したＡｕ−Ｓｉ共晶となる。その共晶中に界面からＳｉが入ることにより共晶温度がさらに低下する。これによりＡｕ−ＳｉとＣｕメッキ層とが溶解して共晶化される。その後基板温度を下げることによりチップ６が固着される。
【００４９】
このとき、フレーム４は４３アロイ材からなり、Ｓｉとの熱膨張係数の差が小さく発生する応力も小さい（図の矢印）。従来ではＣｕフレーム２４を用いていたため、０．５５ｍｍ角程度のチップサイズでは基板温度の低下によりＳｉとＣｕとの熱膨張係数の差により大きい応力が発生し（図５参照）チップクラックが発生していた。また、半田を用いるとこの熱膨張係数の差を有る程度緩和できるが、組み立て時のインデックスが低下する問題があった。しかし、本実施形態では、４２アロイ材のフレーム４であるので有る程度大きいサイズのチップ６を固着する際に基板温度が低下してもチップクラックの発生を抑制できる。また共晶反応で実現できるので、組み立て時のインデックスをあげることもできる。
【００５０】
その後、図４（Ｃ）の如く、表面の電極と他のリード４ｂとをボンディングワイヤ７等により接続する。さらに、金型と樹脂注入によるトランスファーモールドによって半導体チップ６を樹脂層８により封止し、リードフレーム４を切断して個々の半導体装置毎に分離する。
【図面の簡単な説明】
【００５１】
【図１】本発明の半導体装置を説明する（Ａ）断面図、（Ｂ）フレームの平面図である。
【図２】本発明の半導体装置を説明する概念図である。
【図３】本発明の半導体装置を説明する（Ａ）特性図、（Ｂ）断面図である。
【図４】本発明の半導体装置の製造方法を説明する断面図である。
【図５】従来の半導体装置およびその製造方法を説明する断面図である。
【図６】従来の半導体装置を説明する断面図である
【符号の説明】
【００５２】
１      シリコン半導体基板
２      素子拡散領域
３      裏面金属層
４      フレーム
４ａ    ヘッダー
４ｂ    リード
５      メッキ層
６      半導体チップ
７      ボンディングワイヤ
８      樹脂層
１１    導体（信号線）
１２    電流
１３    電流要素
１４    電流密度の高い領域
１５    グランド  
２４    フレーム
２４ａ    ヘッダー
２４ｂ    リード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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