(57)【要約】【課題】送信時に用いるＰＬＬ復調器と受信時に用いるＰＬＬ変調器が別々に必要であった。【解決手段】一個のＰＬＬループ回路１０で、ＰＬＬループ制御端子からの制御データによって、変調時が復調時よりも、ローパスフィルタ７のカットオフ周波数を低く設定し、チャージポンプ４の充放電電流を小さく設定し、位相比較周波数を低く設定することにより変調器または復調器として共用できる。従って、小型のＰＬＬ変復調器が実現できる。  また、このように一個のＰＬＬループ回路で変調と復調とを共用することにより、ＰＬＬ変復調器の周辺の部品点数を少なくすることができるので、低価格化が実現できる。【選択図】図１
2005072939.tif 000002
【特許請求の範囲】
【請求項１】
第１の入力端子と、この第１の入力端子に入力された信号が供給される基準分周器と、この基準分周器の出力が一方の入力に供給される位相比較器と、この位相比較器の出力が供給されるチャージポンプと、このチャージポンプの出力が供給されるローパスフィルタと、このローパスフィルタの出力が一方の入力に供給される電圧制御発振器と、この電圧制御発振器の出力と前記位相比較器の他方の入力との間に接続された比較分周器と、前記ローパスフィルタの出力に接続された第１の出力端子と、前記電圧制御発振器の他方の入力に接続された第２の入力端子と、前記電圧制御発振器の出力に接続された第２の出力端子と、前記基準分周器と前記位相比較器と前記チャージポンプと前記ローパスフィルタと前記電圧制御発振器と前記比較分周器とからなるＰＬＬループ回路と、このＰＬＬループ回路を制御するＰＬＬループ制御部と、前記ＰＬＬループ制御部を制御するためのＰＬＬループ制御端子とを備え、前記第１の入力端子にデジタル変調された受信信号が入力されるとともに、前記第２の入力端子はグランドに接続し、前記第１の出力端子からは前記受信信号が復調されたデジタル信号が出力されて復調器を形成し、前記第１の入力端子には基準発振器の信号が入力されるとともに、前記第２の入力端子にはデジタル信号が入力され、前記第２の出力端子からはデジタル変調された送信信号が出力されて変調器を形成し、前記ＰＬＬループ制御端子からの制御データによって前記変調器が前記復調時よりも、前記ローパスフィルタのカットオフ周波数を低く設定し、前記チャージポンプの充放電電流を小さく設定し、前記位相比較周波数を低く設定したＰＬＬ変復調器。
【請求項２】
受信系と送信系と請求項１に記載のＰＬＬ変復調器を有するデジタル信号送受信機において、受信系においては、高周波受信信号が高周波入力端子を介して一方の入力に供給されるとともに、ＰＬＬ発振器の出力が他方の入力に供給される受信用ミキサと、この受信用ミキサの出力が第１のスイッチを介して第１の入力端子に供給されるＰＬＬ変復調器と、このＰＬＬ変復調器の第１の出力端子から出力されたデジタル信号が供給される受信用出力端子と、前記ＰＬＬ発振器の入力には第２のスイッチを介して信号が供給される基準発振器と、前記ＰＬＬ変復調器の第２の入力端子が共通端子に接続されるとともにグランドに接続された第３のスイッチとを備え、送信系においては、変調用入力端子に入力されたデジタル信号が前記第３のスイッチを介して前記ＰＬＬ変復調器の第２の入力端子に入力されるとともに、前記基準発振器の出力が前記第１のスイッチを介して前記第１の入力端子に供給される前記ＰＬＬ変復調器と、このＰＬＬ変復調器の第２の出力端子からのデジタル変調された送信信号が前記第２のスイッチを介して供給される前記ＰＬＬ発振器と、このＰＬＬ発振器の出力である高周波送信信号が供給される高周波出力端子とを備え、前記第１、前記第２、前記第３のスイッチをそれぞれ切替えることにより、受信および送信を可能としたデジタル信号送受信機。
【請求項３】
受信系から送信系に切替える場合において、第１のスイッチを切替えた後、ＰＬＬ変復調器を復調から変調に切替えることとした請求項２に記載のデジタル信号送受信機。
【請求項４】
受信系から送信系に切替える場合において、最初に第１のスイッチを切替え、次にＰＬＬ変復調器を復調から変調に切替え、さらにこのＰＬＬ変復調器を復調から変調に切替えた後に第２のスイッチを切替えることとした請求項２に記載のデジタル信号送受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ変復調器とこれを用いたデジタル信号送受信機に係り、さらに詳しくは、一つのＰＬＬ回路を変調にも復調にも用いるデジタル信号送受信装置に関するものである。
【背景技術】
【０００２】
従来のデジタル信号送受信機は、以下に示す構成をしていた。即ち、図５において、受信系は主に、アンテナ７１が共通端子に接続されるアンテナスイッチ７２と、このアンテナスイッチ７２の一方の端子が接続された受信用フィルタ７３と、この受信用フィルタ７３の出力が接続された高周波増幅器７４と、この高周波増幅器７４の出力が一方の入力に接続された受信用ミキサ７６と、この受信用ミキサ７６の出力が接続された中間周波数フィルタ７７と、この中間周波数フィルタ７７の出力が接続された中間周波数増幅器７８と、この中間周波数増幅器７８の出力が接続されたＰＬＬ復調器７９と、このＰＬＬ復調器７９の出力が接続された出力端子８０とで構成されていた。
【０００３】
一方、送信系は主に、入力端子８１に接続されたＰＬＬ変調器８２と、このＰＬＬ変調器８２の出力が他方の端子に接続されたスイッチ８４と、このスイッチ８４の共通端子からの出力が接続されたＰＬＬ発振器７５と、このＰＬＬ発振器７５の出力とアンテナスイッチ７２の他方の端子との間に接続された電力増幅器８５とで構成されていた。
【０００４】
また、基準発振器８３の出力はスイッチ８４の一方の端子に接続されるとともに、ＰＬＬ変調器８２の他方の入力に接続されていた。また、ＰＬＬ発振器７５の出力は、受信用ミキサ７６の他方の入力にも接続されていた。
【０００５】
以上のように構成されたデジタル信号送受信機において、以下にその動作を説明する。先ず、受信系について説明する。アンテナ７１で受信された高周波受信信号は、アンテナスイッチ７２の共通端子に入力されるとともに、このアンテナスイッチ７２の一方の端子を介して受信用フィルタ７３に入力される。
【０００６】
この受信用フィルタ７３により希望信号が選択される。この希望信号は高周波増幅器７４で増幅されたのち、受信用ミキサ７６でＰＬＬ発振器７５の出力信号と混合され、中間周波数となって出力される。
【０００７】
さらに、この中間周波数となった信号は中間周波数フィルタ７７により希望信号以外の不要な信号が除去された後、中間周波数増幅器７８で増幅される。この増幅された信号はＰＬＬ復調器７９で復調され、出力端子８０から復調されたデジタル信号が出力される。このとき、スイッチ８４は、実線で示すように基準発振器８３の出力がＰＬＬ発振器７５に入力されるように切替えられている。
【０００８】
次に送信系について説明する。入力端子８１に入力されたデジタル信号は、ＰＬＬ変調器８２においてデジタル変調されて送信信号が生成される。この送信信号は、スイッチ８４を介してＰＬＬ発振器７５に入力されることにより、ＰＬＬ発振器７５から高周波送信信号として出力される。
【０００９】
さらに、この高周波送信信号は、電力増幅器８５で電力増幅されたのち、アンテナスイッチ７２を介して、アンテナ７１から送信される。このとき、スイッチ８４は、点線で示すように受信時と異なり、ＰＬＬ変調器８２の出力が、直接ＰＬＬ発振器７５に入力されるように切替えられている。
【００１０】
なお、この出願の発明に関連する先行技術文献情報としては、例えば、特許文献１が知られている。
【特許文献１】特開平０６−１０４７９０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながらこのような従来のデジタル信号送受信機に用いるＰＬＬ復調器とＰＬＬ変調器では、受信時に用いるＰＬＬ復調器７９と、送信時に用いるＰＬＬ変調器８２とをそれぞれ別に設けており、大型化するという課題があった。
【００１２】
本発明は、この問題を解決したもので、一個のＰＬＬループ回路を、受信時と送信時に共通に用いることにより、小型のＰＬＬ変復調器を提供することを目的とするものである。
【課題を解決するための手段】
【００１３】
この目的を達成するために本発明のＰＬＬ変復調器は、以下の構成を有する。すなわち、復調時において前記第１の入力端子にデジタル変調された受信信号が入力されるとともに、第２の入力端子には信号が入力されず、第１の出力端子からは復調されたデジタル信号が出力され、変調時において前記第１の入力端子には基準発振器の信号が入力されるとともに、第２の入力端子にはデジタル信号が入力され、前記第２の出力端子からはデジタル変調された送信信号が出力される構成とし、前記ＰＬＬループ制御端子からの制御データによって変調時が復調時よりも、前記ローパスフィルタのカットオフ周波数を低く設定し、前記チャージポンプの充放電電流を小さく設定し、前記位相比較周波数を低く設定したことにより、一個の前記ＰＬＬループ回路を復調用または変調用として共用できる。これにより、小型のＰＬＬ変復調器を提供することができる。
【００１４】
本発明の請求項１に記載の発明は、第１の入力端子と、この第１の入力端子に入力された信号が供給される基準分周器と、この基準分周器の出力が一方の入力に供給される位相比較器と、この位相比較器の出力が供給されるチャージポンプと、このチャージポンプの出力が供給されるローパスフィルタと、このローパスフィルタの出力が一方の入力に供給される電圧制御発振器と、この電圧制御発振器の出力と前記位相比較器の他方の入力との間に接続された比較分周器と、前記ローパスフィルタの出力に接続された第１の出力端子と、前記電圧制御発振器の他方の入力に接続された第２の入力端子と、前記電圧制御発振器の出力に接続された第２の出力端子と、前記基準分周器と前記位相比較器と前記チャージポンプと前記ローパスフィルタと前記電圧制御発振器と前記比較分周器とからなるＰＬＬループ回路と、このＰＬＬループ回路を制御するＰＬＬループ制御部と、前記ＰＬＬループ制御部を制御するためのＰＬＬループ制御端子とを備え、前記第１の入力端子にデジタル変調された受信信号が入力されるとともに、前記第２の入力端子はグランドに接続し、前記第１の出力端子からは前記受信信号が復調されたデジタル信号が出力されて復調器を形成し、前記第１の入力端子には基準発振器の信号が入力されるとともに、前記第２の入力端子にはデジタル信号が入力され、前記第２の出力端子からはデジタル変調された送信信号が出力されて変調器を形成し、前記ＰＬＬループ制御端子からの制御データによって前記変調器が前記復調時よりも、前記ローパスフィルタのカットオフ周波数を低く設定し、前記チャージポンプの充放電電流を小さく設定し、前記位相比較周波数を低く設定したＰＬＬ変復調器である。
【００１５】
これにより、一個のＰＬＬループ回路を、変調器あるいは復調器として共用できるので、小型のＰＬＬ変復調器が実現できる。また、このように一個のＰＬＬループ回路を共用することにより、部品点数を少なくすることができるので、低価格化が実現できる。
【００１６】
つまり、復調時には、ローパスフィルタのカットオフ周波数が高く設定されることにより、ＰＬＬ変復調器に入力されるデジタル変調された受信信号の最高周波数を高くできる、つまりデジタル変調された受信信号の変調占有帯域幅を広帯域にできる。また、チャージポンプの充放電電流が大きく設定されることにより、ＰＬＬループ回路のループゲインが大きくなるので、デジタル変調された受信信号の周波数偏移への追従性が良好となる。さらに、位相比較器の一方の入力に供給される比較周波数を高くすることにより、電圧制御発振器の発振信号の位相雑音を小さくできる。
【００１７】
このように、この復調時のＰＬＬ変復調器は、高速の周波数偏移を有するとともに広帯域の変調占有帯域幅を有するデジタル変調された受信信号がＰＬＬ変復調器に入力されても、忠実に復調されたデジタル信号が出力できることになる。
【００１８】
一方変調時には、ローパスフィルタのカットオフ周波数が低く設定されるので、デジタル信号により周波数変調された成分および雑音成分が除去されることになる。従って、電圧制御発振器の入力には、主に電圧制御発振器の発振成分のみ供給されて制御されることになる。
【００１９】
また、チャージポンプの充放電電流が小さく設定されることにより、ＰＬＬループ回路のループゲインが減少するので、ＰＬＬループ応答性を遅く設定できる。これにより、ＰＬＬループ回路は、デジタル信号による周波数変調された成分および雑音成分には追従せず、電圧制御発振器の発振周波数に追従するようになる。
【００２０】
さらに、位相比較器の一方の入力に供給される比較周波数を低くすることにより、電圧制御発振器の発振周波数のずれに対して補正できる最小ステップ周波数を小さくできるので、電圧制御発振器の発振周波数は正確に制御される。
【００２１】
このように、変調時のＰＬＬ変復調器は、高速の周波数偏移を有するとともに広帯域の変調占有帯域幅を有するデジタル信号が入力された場合においても、精度の高い発振周波数を持つとともに少ない雑音成分を持つデジタル変調された送信信号を出力できることになる。
【００２２】
本発明の請求項２に記載の発明は、受信系と送信系と請求項１に記載のＰＬＬ変復調器を有するデジタル信号送受信機において、受信系においては、高周波受信信号が高周波入力端子を介して一方の入力に供給されるとともに、ＰＬＬ発振器の出力が他方の入力に供給される受信用ミキサと、この受信用ミキサの出力が第１のスイッチを介して第１の入力端子に供給されるＰＬＬ変復調器と、このＰＬＬ変復調器の第１の出力端子から出力されたデジタル信号が供給される受信用出力端子と、前記ＰＬＬ発振器の入力には第２のスイッチを介して信号が供給される基準発振器と、前記ＰＬＬ変復調器の第２の入力端子が共通端子に接続されるとともにグランドに接続された第３のスイッチとを備え、送信系においては、変調用入力端子に入力されたデジタル信号が前記第３のスイッチを介して前記ＰＬＬ変復調器の第２の入力端子に入力されるとともに、前記基準発振器の出力が前記第１のスイッチを介して前記第１の入力端子に供給される前記ＰＬＬ変復調器と、このＰＬＬ変復調器の第２の出力端子からのデジタル変調された送信信号が前記第２のスイッチを介して供給される前記ＰＬＬ発振器と、このＰＬＬ発振器の出力である高周波送信信号が供給される高周波出力端子とを備え、前記第１、前記第２、前記第３のスイッチをそれぞれ切替えることにより、受信および送信を可能としたデジタル信号送受信機であり、一個のＰＬＬループ回路を、送信時には変調器として受信時には復調器として共用できるので、小型化されたデジタル信号送受信機を実現することができる。
【００２３】
また、このように一個のＰＬＬループ回路を共用することにより、部品点数を少なくすることができるので、デジタル信号送受信機として低価格化が実現できる。
【００２４】
本発明の請求項３に記載の発明は、受信系から送信系に切替える場合において、第１のスイッチを切替えた後、ＰＬＬ変復調器を復調から変調に切替えることとした請求項２に記載のデジタル信号送受信機であり、第１のスイッチを受信状態から送信状態に切替えた後、ＰＬＬ変復調器を復調から変調に切替えるものである。
【００２５】
これにより、受信状態から送信状態への切替え期間において、基準発振器の信号が基準分周器を介して位相比較器に最初に供給される。この基準発振器の信号が供給された後に、ＰＬＬ変復調器は復調から変調に切替えられて、ＰＬＬループ回路の電圧制御発振器が発振周波数を制御される。
【００２６】
このとき、位相比較器の一方の入力には基準発振器の信号がすでに供給されているので、ＰＬＬ変復調器のＰＬＬループ応答時間が短縮できる。つまり、送信データと受信データの間隔を短縮できるので、一定時間における送受信データ量を増すことができる。
【００２７】
本発明の請求項４に記載の発明は、受信系から送信系に切替える場合において、最初に第１のスイッチを切替え、次にＰＬＬ変復調器を復調から変調に切替え、さらにこのＰＬＬ変復調器を復調から変調に切替えた後に第２のスイッチを切替えることとした請求項２に記載のデジタル信号送受信機であり、第１のスイッチを受信状態から送信状態に切替えた後、ＰＬＬ変復調器を復調から変調に切替えるものである。
【００２８】
これにより、受信状態から送信状態への切替え期間において、基準発振器の信号が基準分周器を介して位相比較器に最初に供給される。さらに、この基準発振器の信号が供給された後に、ＰＬＬ変復調器が復調状態から変調状態に切替えられて、電圧制御発振器の発振周波数がＰＬＬループ回路により制御される。このとき、位相比較器の一方の入力には基準発振器の信号がすでに供給されているので、ＰＬＬ変復調器のＰＬＬループ応答時間が短縮できる。
【００２９】
さらに、その後に、第３のスイッチを受信状態から送信状態に切替えることとしている。そのため、すでに所定の信号となった送信信号がＰＬＬ発振器の入力に供給されることになるので、ＰＬＬ発振器の安定する時間が短縮されることになる。
【００３０】
このように、送信データと受信データの間隔をさらに短縮できるので、一定時間における送受信データ量をさらに増すことができる。
【発明の効果】
【００３１】
以上のように本発明によれば、一個のＰＬＬループ回路で、ＰＬＬループ制御端子からの制御データによって、変調時が復調時よりも、ローパスフィルタのカットオフ周波数を低く設定し、チャージポンプの充放電電流を小さく設定し、位相比較周波数を低く設定することにより変調器または復調器として共用できる。従って、小型のＰＬＬ変復調器が実現できる。
【００３２】
また、このように一個のＰＬＬループ回路で変調と復調とを共用することにより、ＰＬＬ変復調器の周辺の部品点数を少なくすることができるので、低価格化が実現できる。
【発明を実施するための最良の形態】
【００３３】
（実施の形態１）
図１は、本発明の実施の形態１におけるＰＬＬ変復調器１のブロック図である。図１において、ＰＬＬ変復調器１は、以下のように構成されている。即ち、復調用入力端子１ａは、基準分周器２に接続されている。この基準分周器２の出力は、位相比較器３の一方の入力に接続されている。この位相比較器３の出力は、チャージポンプ４の入力に接続されている。このチャージポンプ４の出力は、スイッチ５の共通端子に接続されている。このスイッチ５の一方の端子は、ローパスフィルタ６に接続されているとともに、スイッチ５の他方の端子には、ローパスフィルタ７が接続されている。このローパスフィルタ６および７の出力は、復調用出力端子１ｂに接続されるとともに、電圧制御発振器８の一方の入力８ａに接続されている。
【００３４】
また、この電圧制御発振器８の出力と位相比較器３の他方の入力との間には、比較分周器９が接続されている。これらの基準分周器２、位相比較器３、チャージポンプ４、スイッチ５、ローパスフィルタ６または７、電圧制御発振器８および比較分周器９によりＰＬＬループ回路１０が構成されている。さらに、電圧制御発振器８の他方の入力８ｂには、送信用入力端子１ｃが接続されている。また、電圧制御発振器８の出力には、変調用出力端子１ｄが接続されている。
【００３５】
さらに、ＰＬＬループ回路１０を制御するために、ＰＬＬループ制御部１１が構成されている。このＰＬＬループ制御部１１の入力には、ＰＬＬループ制御端子１ｅが接続されている。このＰＬＬループ制御端子１ｅに制御用データを入力することにより、ＰＬＬ変復調器１の復調時と変調時の設定を可能としている。
【００３６】
以上のように構成された本発明のＰＬＬ変復調器１がデジタル信号送受信機に用いられた場合において、受信時と送信時におけるＰＬＬ変復調器１のそれぞれの動作を説明する。
【００３７】
デジタル信号送受信機が受信時においては、ＰＬＬ変復調器１は復調器として動作する。ここで、デジタル変調された受信信号が、ＰＬＬ変復調器１の復調用入力端子１ａに入力される。このデジタル変調された受信信号は、デジタル変調信号に応じた周波数帯域と周波数偏移速度を有している。
【００３８】
そのため、ＰＬＬ変復調器１は、デジタル変調された受信信号の周波数帯域と周波数偏移速度に応じてＰＬＬループ回路１０としての広帯域性と高速性の設定が重要である。
【００３９】
デジタル信号送受信機が送信時においては、ＰＬＬ変復調器１は変調器として動作する。ここで、デジタル信号が送信用入力端子１ｃを介して電圧制御発振器８の他方の入力に供給され、電圧制御発振器８によりデジタル変調される。このとき、ＰＬＬループ回路１０は変調された電圧制御発振器８の発振周波数ｆ（ｖｃｏ）を位相ロックし、デジタル変調された変調信号が位相ロックされないようにＰＬＬループゲインの設定を行う。
【００４０】
そのため、ＰＬＬ変復調器１は、デジタル変調された送信信号の周波数帯域と周波数偏移速度に応じてＰＬＬループ回路１０としての狭帯域性と低速性の設定が重要である。
【００４１】
これを実現するために、復調時と変調時において、ＰＬＬループ回路１０は、基準分周器２と比較分周器９の分周比、チャージポンプ４の充放電電流、カットオフ周波数の異なるローパスフィルタ６と７の切替えが必要となる。
【００４２】
以下ＰＬＬ変復調器１の復調時について、具体的に説明する。このＰＬＬ変復調器１において、復調用入力端子１ａに入力された受信信号の周波数ｆ（ＩＦ）は、基準分周器２によって１／Ｒに分周されたのち、位相比較器３の一方の入力に供給される。この位相比較器３では、位相比較器３の一方の入力に供給された信号と他方の入力に供給された信号とが位相比較され、その位相差の信号が出力となってチャージポンプ４に入力される。このチャージポンプ４では、入力された位相差の信号に応じて、チャージポンプ４の出力である出力電流に対して注入、吸い込みが行われる。
【００４３】
また、チャージポンプ４の出力は、スイッチ５の共通端子に接続される。このとき、スイッチ５は、高いカットオフ周波数を有するローパスフィルタ６が接続された一方の端子と共通端子とが接続されるように設定される。このため、チャージポンプ４の出力は、高いカットオフ周波数を有するローパスフィルタ６に入力される。このローパスフィルタ６では、受信信号の持つ周波数帯域以外の不要な雑音成分が除去される。
【００４４】
さらに、ローパスフィルタ６からの出力は、電圧制御発振器８の一方の入力８ａに周波数制御電圧として供給される。つまり、ローパスフィルタ６からの出力により、電圧制御発振器８の発振周波数が制御されることになる。この電圧制御発振器８の出力８ｃからの発振周波数ｆ（ｖｃｏ）は、比較分周器９で１／Ｎに分周されたのち、位相比較器３の他方の端子に入力されることになる。
【００４５】
このように、位相比較器３では、基準分周器２からの周波数ｆ（ＩＦ）／Ｒと比較分周器９からの周波数ｆ（ｖｃｏ）／Ｎとが位相比較され、その位相差の信号が出力となってチャージポンプ４に入力される。さらに、スイッチ５およびローパスフィルタ６を介して電圧制御発振器８の周波数が、ＰＬＬループ制御されることになる。
【００４６】
その結果、基準分周器２からの周波数ｆ（ＩＦ）／Ｒと比較分周器９からの周波数ｆ（ｖｃｏ）／Ｎの位相が一致するようにＰＬＬループ制御される。これにより、電圧制御発振器８の入力８ａには、デジタル変調された受信信号の周波数偏移に対応した電圧偏移が発生することになる。従って、この電圧偏移は、復調された信号として用いることができ、復調用出力端子１ｂより出力されることになる。
【００４７】
次に、ＰＬＬ変復調器１の変調時について具体的に説明する。最初に、電圧制御発振器８が、デジタル信号で変調される様子について説明する。ＰＬＬ変復調器１の送信用入力端子１ｃには、デジタル信号が入力される。このデジタル信号は、電圧制御発振器８の入力８ｂに制御電圧として供給される。これにより、電圧制御発振器８の出力からは、デジタル変調された送信信号が出力されることになる。
【００４８】
次に、電圧制御発振器８の発振周波数ｆ（ｖｃｏ）が、ＰＬＬループ制御される様子について説明する。位相比較器３の一方の入力には、水晶発振器、ＳＡＷ発振器のような発振器を用いた基準発振器の出力が復調用入力端子１ａを介して基準分周器２の入力に供給される。
【００４９】
この基準分周器２の出力が位相比較器３の一方の入力に供給される。この位相比較器３、チャージポンプ４、スイッチ５、このスイッチ５により選択された低いカットオフ周波数を有するローパスフィルタ７、電圧制御発振器８、比較分周器９からなるＰＬＬループ回路１０により、受信時と同様に電圧制御発振器８の発振周波数が所定の周波数になるように制御されるのである。
【００５０】
このとき、復調時から変調時においては、基準分周器２の分周数Ｒと比較分周器９の分周数Ｎが大きく設定され、チャージポンプ４のチャージポンプ電流が小さく設定され、スイッチ５により低いカットオフ周波数を有するローパスフィルタ７が選択されることになる。
【００５１】
すなわち、一番目には、基準分周器２の分周数Ｒの値を大きくし、位相比較器３の一方の入力に供給される周波数を低くする。これにより、ＰＬＬループ回路１０として応答できるカットオフ周波数を低くでき、高速の変調成分であるデジタル信号には追従せず、電圧制御発振器８の発振周波数に追従するようにできる。
【００５２】
このとき、位相比較器３の一方の入力に供給される基準分周器２からの周波数を低くすると、比較分周器９からの周波数も低くできる。つまり、電圧制御発振器８の発振周波数がずれたとしても、補正できる最小ステップ周波数を小さくできるので、電圧制御発振器８の発振周波数の精度を高くできる。
【００５３】
二番目には、チャージポンプ４の充放電電流の値を小さくする。これにより、ＰＬＬループ回路１０のＰＬＬループゲインを低く設定でき、高速の周波数であるデジタル信号には追従せず、電圧制御発振器８の発振周波数に追従するようにできる。このように、チャージポンプ４の充放電電流は、最適なＰＬＬループゲインとなるように、設定が可能となる。
【００５４】
三番目には、スイッチ５によりカットオフ周波数が低く設定されたローパスフィルタ７を選択する。これにより、デジタル信号で変調された信号における不要な雑音成分を除去することにより、より高精度なデジタル変調信号が保証されることになる。
【００５５】
以上のように、ＰＬＬループ回路１０は、復調時において、広帯域で高速のＰＬＬループ特性を有する設定ができ、変調時では、狭帯域で低速のＰＬＬループ特性を有する設定が可能となる。
【００５６】
図２は、本発明の実施の形態１におけるＰＬＬ変復調器１のＰＬＬループ応答特性である。横軸が周波数２１を表し、縦軸はＰＬＬループゲイン２２を表す。つまり、各周波数に対するＰＬＬループゲインを表しており、基準分周器の分周比、チャージポンプの充放電電流、ローパスフィルタのカットオフの周波数の設定により、高い周波数でのＰＬＬループゲインが制限される様子を表している。
【００５７】
図２において、受信時のＰＬＬループ応答特性は２３で示し、デジタル信号の変調占有帯域幅は２４としている。また、デジタル信号の変調占有帯域幅２４は、高い周波数２５と低い周波数２６で表される。さらに、復調時のＰＬＬループ応答特性２３のカットオフ周波数２７は、ＰＬＬループ応答特性２３のフラット部分２８に対して−３ｄＢとしている。このとき、受信時のＰＬＬループ応答特性２３のカットオフ周波数２７は、デジタル信号の変調占有帯域幅２４の高い周波数２５に比べて高く設定することにより、デジタル変調された受信信号から忠実に復調されたデジタル信号を出力できる。
【００５８】
送信時のＰＬＬループ応答特性は、２９で示している。この送信時のＰＬＬループ応答特性２９のカットオフ周波数３０は、ＰＬＬループ応答特性２９のフラット部分３１に対して−３ｄＢとしている。このとき、送信時のＰＬＬループ応答特性２９のカットオフ周波数３０は、デジタル信号の変調占有帯域幅２４の低い周波数２６に比べて低く設定することにより、電圧制御発振器の発振周波数ｆ（ｖｃｏ）には追従するが、変調成分には追従せず、与えられたデジタル信号に対して忠実に変調できるとともに、ＰＬＬループ回路１０のもつ変調周波数成分における不要な雑音成分が少なくできる。従って、Ｃ／Ｎが良く、また周波数の精度の良いデジタル変調信号を出力できる。
【００５９】
（実施の形態２）
図３は、本発明の実施の形態２におけるＰＬＬ変復調器１を用いたデジタル信号送受信機のブロック図である。図３において、デジタル信号送受信機は、受信系４１と送信系４２とＰＬＬ変復調器１とから形成されている。ここで、図３のＰＬＬ変復調器１は、図１と同じものを用いている。
【００６０】
最初に受信系４１について説明する。アンテナ４３はアンテナスイッチ４４の共通端子４４ａに接続されている。このアンテナスイッチ４４の一方の端子４４ｂには、受信用フィルタ４５が接続されている。この受信用フィルタ４５の出力は、高周波増幅器４６の入力に接続されている。この高周波増幅器４６の出力は、高周波入力端子４７を介して受信用ミキサ４８の一方の入力に接続されるとともに、他方の入力にはＰＬＬ発振器４９の出力が接続されている。
【００６１】
さらに、受信用ミキサ４８の出力は中間周波数フィルタ５０に接続されている。この中間周波数フィルタ５０の出力は、中間周波数増幅器５１に接続されている。この中間周波数増幅器５１の出力は、スイッチ５２の一方の端子５２ａに接続されるとともに、スイッチ５２の他方の端子５２ｃには基準発振器５３の出力が接続されている。
【００６２】
また、スイッチ５２の共通端子５２ｂは、ＰＬＬ変復調器１の復調用入力端子１ａに接続されている。また、このＰＬＬ変復調器１の復調用出力端子１ｂは受信用出力端子５４に接続されている。このとき、ＰＬＬ変復調器１の送信用入力端子１ｃは、スイッチ５６の共通端子５６ａに接続されるとともに、一方の端子５６ｂはグランドに接続されている。また、基準発振器５３の出力は、スイッチ５７の一方の端子５７ａに接続されるとともに、スイッチ５７の共通端子５７ｂを介してＰＬＬ発振器４９の入力に接続されている。
【００６３】
次に、送信系４２について説明する。送信用入力端子５５はスイッチ５６の他方の端子５６ｃに接続され、スイッチ５６の共通端子５６ａを介してＰＬＬ変復調器１の送信用入力端子１ｃに接続されている。また、基準発振器５３の出力は、スイッチ５２の他方の端子５２ｃに接続されるとともに、スイッチ５２の共通端子５２ｂを介してＰＬＬ変復調器１の復調用入力端子１ａに接続されている。
【００６４】
さらに、ＰＬＬ変復調器１の変調用出力端子１ｄは、スイッチ５７の他方の端子５７ｃに接続されるとともに、スイッチ５７の共通端子５７ｂを介してＰＬＬ発振器４９の入力に接続されている。また、このＰＬＬ発振器４９の出力は、高周波出力端子５８を介して電力増幅器５９の入力に接続されている。
【００６５】
また、この電力増幅器５９の出力は、スイッチ４４の他方の端子４４ｃに接続されているとともに、スイッチ４４の共通端子４４ａを介してアンテナ４３に接続されている。また、制御用データが入力されるＰＬＬループ制御用入力端子６０は、ＰＬＬ変復調器１のＰＬＬ制御端子１ｅに接続されている。
【００６６】
このとき、ＰＬＬループ制御用入力端子６０からの制御用データがＰＬＬ変復調器１に入力されることによって、スイッチ４４，５２，５６，５７のそれぞれの切替え制御が可能となる。ただし、ＰＬＬ変復調器１によるスイッチ４４，５２，５６，５７へのそれぞれの接続は、図示していない。また、スイッチ４４，５２，５６，５７において、実線は受信時の接続を表し、点線は送信時の接続を表している。
【００６７】
以上のように構成されたデジタル信号送受信機について、以下にその動作を説明する。最初に受信系４１について説明する。まず、スイッチ４４は、共通端子４４ａが一方の端子４４ｂに接続されるように切替える。すると、アンテナ４３により受信された高周波受信信号は、アンテナスイッチ４４の一方の端子４４ｂを介して受信用フィルタ４５に入力されて、希望信号が選択される。この希望信号は高周波増幅器４６で増幅されたのちに高周波入力端子４７を介して受信用ミキサ４８においてＰＬＬ発振器４９の出力と混合され、中間周波数となって受信用ミキサ４８から出力される。このとき、スイッチ５７は基準発振器５３の出力がＰＬＬ発振器４９に入力されるように設定されることにより、ＰＬＬ発振器４９の発振周波数が決定される。
【００６８】
さらに、受信用ミキサ４８から出力された中間周波数の信号は、中間周波数フィルタ５０により希望信号がさらに選択されるとともに近傍の雑音信号が除去され、中間周波数増幅器５１で増幅される。このときスイッチ５２は、中間周波数増幅器５１の出力がＰＬＬ変復調器１の復調用入力端子１ａに接続されるよう設定されている。
【００６９】
そのため、中間周波数増幅器５１から出力された希望信号はスイッチ５２を介してＰＬＬ変復調器１の復調用入力端子１ａに供給されるので、希望信号がＰＬＬ変復調器１で復調される。従って、ＰＬＬ変復調器１の復調用出力端子１ｂからの復調されたデジタル信号が、受信用出力端子５４から出力される。
【００７０】
このとき、スイッチ５７は、基準発振器５３の出力がＰＬＬ発振器４９に入力されるように設定されている。また、スイッチ５６は、共通端子５６ａが一方の端子５６ｂに接続されるよう設定されている。そのため、ＰＬＬ変復調器１の送信用入力端子１ｃは、スイッチ５６を介してグランドに接続されることになる。これにより、ＰＬＬ変復調器１は、復調器として動作することになる。
【００７１】
次に送信系４２について説明する。送信系４２において、送信用入力端子５５に入力されたデジタル信号は、スイッチ５６の他方の端子５６ｃに供給される。このとき、スイッチ５６は、他方の端子５６ｃが共通端子５６ａに接続されるよう設定されている。そのため、送信用入力端子５５に入力されたデジタル信号は、スイッチ５６を介してＰＬＬ変復調器１の送信用入力端子１ｃに供給される。
【００７２】
一方、基準発振器５３の出力は、スイッチ５２の他方の端子５２ｃに供給されている。このとき、スイッチ５２は、他方の端子５２ｃと共通端子５２ｂが接続されるように選択されている。このため、基準発振器５３の出力は、スイッチ５２を介してＰＬＬ変復調器１の復調用入力端子１ａに供給される。これにより、ＰＬＬ変復調器１は変調器として動作することになる。
【００７３】
つまり、送信用入力端子５５に入力されたデジタル信号は、ＰＬＬ変復調器１においてデジタル変調された送信信号となり、この送信信号はスイッチ５７の他方の入力端子５７ｃに供給される。この時、スイッチ５７は、他方の入力端子５７ｃと共通端子５７ｂが接続されるように選択されている。そのため、ＰＬＬ変復調器１の変調用出力端子１ｄからのデジタル変調された送信信号は、スイッチ５７を介してＰＬＬ発振器４９の入力に供給される。
【００７４】
さらに、このＰＬＬ発振器４９の出力である高周波送信信号は、送信用出力端子５８を介して電力増幅器５９で電力増幅される。その後、アンテナスイッチ４４の他方の端子４４ｃに入力される。このとき、アンテナスイッチ４４の他方の端子４４ｃと共通端子４４ａが接続されるように選択されている。そのため、電力増幅器５９の出力である高周波送信信号は、アンテナスイッチ４４を介してアンテナ４３から送信される。
【００７５】
このとき、これらアンテナスイッチ４４、スイッチ５２、スイッチ５６、スイッチ５７、ＰＬＬ変復調器１での復調時あるいは変調時の設定は、ＰＬＬループ制御用入力端子６０に入力される制御データがＰＬＬ変復調器１のＰＬＬ制御端子１ｅに入力されることにより、受信時と送信時においてそれぞれ切替え制御を可能としている。ただし、このＰＬＬループ制御部１１によるアンテナスイッチ４４、スイッチ５２、スイッチ５６、スイッチ５７への接続は、図示していない。
【００７６】
さらに、本発明のデジタル信号送受信機における入力から出力までの周波数関係について、代表例として図１および図３に従って説明する。
【００７７】
最初に受信状態においては、９１５ＭＨｚの高周波受信信号が、アンテナ４３を介して受信用ミキサ４８に入力されたのち、中間周波数である１０．７ＭＨｚの信号に変換される。この１０．７ＭＨｚの信号が、ＰＬＬ変復調器１の復調用入力端子１ａより入力された後、基準分周器２で１／１０分周された１．０７ＭＨｚの信号に変換されて、位相比較器３に入力される。
【００７８】
ここで、電圧制御発振器８の発振周波数は、ＰＬＬループ回路１０により３８．５２ＭＨｚに制御される。この３８．５２ＭＨｚの信号は、比較分周器９により１／３６に分周されて１．０７ＭＨｚの信号となる。この１．０７ＭＨｚの信号が、位相比較器３の他方の入力に供給されることになる。
【００７９】
このとき、チャージポンプ電流は６ｍＡとしている。また、ローパスフィルタ６のカットオフ周波数は約７０ｋＨｚとし、１９．２ｋｂｐｓまでのデジタル信号を復調している。
【００８０】
次に、送信状態について説明する。基準発振器５３の周波数１６．８ＭＨｚが、スイッチ５２を介してＰＬＬ変復調器１の復調用入力端子１ａより入力される。この基準発振器５３の周波数１６．８ＭＨｚは、基準分周器２で１／５６０に分周されて、３０ｋＨｚの信号となり、さらに位相比較器３の一方の入力に供給される。
【００８１】
ここで、電圧制御発振器８の発振周波数は、ＰＬＬループ回路１０により３８．５２ＭＨｚに制御される。この３８．５２ＭＨｚは、比較分周器９により１／１２８４に分周されて３０ｋＨｚの信号となり、さらに位相比較器３の他方の端子に入力される。
【００８２】
このとき、チャージポンプ電流は１．５ｍＡとしている。また、ローパスフィルタ７のカットオフ周波数は約４００Ｈｚとしており、１ｋｂｐｓまでのデジタル変調信号を実現している。
【００８３】
図４は、本発明の実施の形態２におけるデジタル信号送受信機におけるＰＬＬループ制御時のタイミングチャートである。図４において、６１は、アンテナ４３で受信される受信データ６１ａ，６１ｃと送信データ６１ｂからなる送受信データを表している。ここで、受信データ６１ａと送信データ６１ｂの間には、切替え期間６２として例えば５ｍｓｅｃが設けられている。
【００８４】
この送受信データ６１に対応させて、アンテナスイッチ４４の切替えデータを６３で表している。例えば、受信時にはＰＬＬループ制御用入力端子６０に６３ａ，６３ｃで示すデータ０が入力されることにより、アンテナスイッチ４４の共通端子４４ａが一方の端子４４ｂに接続され、送信時にはＰＬＬループ制御用入力端子６０に６３ｂで示すデータ１が入力されることにより、共通端子４４ａが他方の端子４４ｃに接続される。
【００８５】
このとき、アンテナスイッチ４４のデータ６３ｂの立ち上がり時間６２ａは、送信データ６１ｂの立ち上がり時間とほぼ一致させている。また、アンテナスイッチ４４のデータ６３ｂの立ち下がり時間６２ｂは、送信データ６１ｂの立ち下がり時間とほぼ一致させている。これは、電力増幅器５９の通電時間を最小にすることにより、電力増幅器５９における消費電力を低減するためである。
【００８６】
さらに、スイッチ５２の切替えデータを６４で表している。例えば、受信時にはＰＬＬループ制御用入力端子６０に６４ａ，６４ｃで示すデータ０が入力されることにより、スイッチ５２の共通端子５２ｂが一方の端子５２ａに接続され、送信時にはＰＬＬループ制御用入力端子６０に６４ｂで示すデータ１が入力されて共通端子５２ｂが他方の端子５２ｃに接続される。
【００８７】
このとき、スイッチ５２のデータ６４ｂの立ち上がり時間は、受信データ６１ａの立ち下がり時間６２ｃとほぼ一致させている。これにより、受信データ６１ａの終了と同時に、基準発振器５３の出力が位相比較器３の一方の入力に供給されるようにしている。
【００８８】
また、ＰＬＬ変復調器１の切替えデータを６５で表している。例えば、受信時にはＰＬＬループ制御用入力端子６０に６５ａ，６５ｃで示すデータ０が入力されることにより受信状態となり、送信時にはＰＬＬループ制御用入力端子６０に６５ｂで示すデータ１が入力されて送信状態となる。
【００８９】
このとき、ＰＬＬ変復調器１のデータ６５ｂの立ち上がり時間６２ｄは、スイッチ５２のデジタルデータ６４ｂの立ち上がりタイム６２ｃに対して約０．２ｍｓｅｃ遅らせている。
【００９０】
さらに、スイッチ５７の切替えデータを６６で表している。例えば、受信時にはＰＬＬループ制御用入力端子６０に６６ａ，６６ｃで示すデータ０が入力されてスイッチ５７の共通端子５７ｂが一方の端子５７ａに接続されて受信状態となり、送信時にはＰＬＬループ制御用入力端子６０に６６ｂで示すデジタルデータ１が入力されて共通端子５７ｂが他方の端子５７ｃに接続されて送信状態となる。
【００９１】
このとき、ＰＬＬ変復調器１のデータ６６ｂの立ち上がりタイム６２ｅは、ＰＬＬ変復調器１のデータ６５ｂの立ち上がりタイム６２ｄに対して約０．２ｍｓｅｃ遅らせている。
【００９２】
以上により、受信データ６１ａから送信データ６１ｂへの切替え期間６２において、最初に基準発振器５３の信号が基準分周器２を介して位相比較器３に供給される。この後に、ＰＬＬ変複調器１が復調から変調に切替えられて、ＰＬＬループ回路１０の電圧制御発振器８の発振周波数が制御される。
【００９３】
このとき、位相比較器３の一方の入力には基準発振器５３の信号がすでに供給されており、比較される基準信号が定まっている。このために、ＰＬＬ変復調器１のＰＬＬループ応答時間がさらに短縮できることになる。
【００９４】
さらにその後に、スイッチ５７が受信状態から送信状態に切替えられる。そのため、すでに所定の周波数となった送信信号がＰＬＬ発振器４９の入力に供給されることになる。このために、ＰＬＬ発振器４９の安定するまでの時間が短縮されることになる。
【００９５】
つまり、送信データと受信データの間隔である切替え期間６２が短縮できるので、一定時間内における送受信データ量を増すことができる。
【産業上の利用可能性】
【００９６】
本発明にかかる、ＰＬＬ変復調器は、一個のＰＬＬループ回路が、ＰＬＬループ制御端子からの制御データにより、送信時には変調器として受信時には復調器として共用できるものとなり、これにより小型のＰＬＬ変復調器が実現できるので、デジタル信号送受信機の小型化、合理化設計として有用である。
【図面の簡単な説明】
【００９７】
【図１】本発明の実施の形態１における、ＰＬＬ変復調器のブロック図
【図２】同、ＰＬＬ変復調器におけるＰＬＬループ応答特性図
【図３】本発明の実施の形態２における、ＰＬＬ変復調器を用いたデジタル送受信装置のブロック図
【図４】同、デジタル信号送受信機におけるＰＬＬループ制御時のタイミングチャート
【図５】従来におけるデジタル信号送受信機のブロック図
【符号の説明】
【００９８】
１  ＰＬＬ変復調器
１ａ  復調用入力端子
１ｂ  復調用出力端子
１ｃ  変調用入力端子
１ｄ  変調用出力端子
１ｅ  ＰＬＬ制御端子
２  基準分周器
３  位相比較器
４  チャージポンプ
５  スイッチ
６  ローパスフィルタ
７  ローパスフィルタ
８  電圧制御発振器
９  比較分周器
１０  ＰＬＬループ回路
１１  ＰＬＬ制御部
【図１】
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【図２】
2005072939.tif 000004
【図３】
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【図４】
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【図５】
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