(57)【要約】  【課題】  従来のＤＲＡＭでは全メモリセルを初期化するためには、全コラムアドレスおよびロウアドレスを指定した書込みサイクルを実行する必要があり、長い初期化時間が必要である。  【解決手段】  初期化信号ＭＲＳＴを発生させる初期化タイミング発生回路１１２と、初期化信号を受けてプリチャージ電位ＢＰとしてメモリセル初期電位と同じ電位を発生させ、初期化信号を受けてプリチャージ電位をビット線にプリチャージするプリチャージ電位発生回路１１３と、初期化信号を受けてセンスアンプ回路を非活性化する制御回路１１４およびセンスアンプ駆動回路１１５と、初期化信号を受けて全ワード線を選択状態にするロウデコーダ回路１０９とを備える。既存の信号から発生させたメモリセル初期化信号ＭＲＳＴを使用して、全メモリセルへ初期電位を書き込み、初期化時間の短縮を図る。【選択図】  図１
2005251244.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線及び複数のビット線対の交差箇所にそれぞれ接続された複数のメモリセルからなるメモリセルアレイブロックと、
行アドレス信号に基づき前記複数のワード線を選択的に駆動するワード線駆動回路と、
前記複数のビット線対ごとに設けられ、各ビット線対の電位差を増幅するセンスアンプ回路と、
列アドレス信号に基づき前記複数のビット線対のうちいずれかを選択し、外部とのデータ入出力を行う列選択回路と、
前記複数のビット線対を所定のプリチャージレベルへ設定するビット線プリチャージ回路と
を備える半導体装置において、
メモリセル初期化信号を発生させる初期化タイミング発生手段と、
前記初期化信号を受けてプリチャージ電位としてメモリセル初期電位と同じ電位を発生させるプリチャージ電位発生手段と、
前記初期化信号を受けて前記プリチャージ電位をビット線にプリチャージする手段と、
前記初期化信号を受けて前記センスアンプ回路を非活性化する制御手段と、
前記初期化信号を受けて全ワード線を選択状態にする制御手段と
を備えたことを特徴とする半導体装置。
【請求項２】
前記列選択回路は、メモリセル読み出し時に行アドレス情報からビット線対の正論理側および負論理側を判定して、出力するデータに変換をかけるフィジカル変換回路を備えたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記プリチャージ電位発生手段は、
ビット線プリチャージ電源を非活性化する手段と、
前記メモリセル初期電位の印加・遮断が前記初期化信号により制御されたスイッチング素子とで構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記スイッチング素子は、全ビット線対を初期化するときのプリチャージ電流を半導体装置としての閾値以下にするサイズで構成されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
全ビット線対に対して、
ひとつのプリチャージ電位発生手段と、
ひとつの前記プリチャージ電位をビット線にプリチャージする手段と、
ひとつのセンスアンプ回路を非活性化する制御手段と、
ひとつの全ワード線を選択状態にする制御手段とを備え、
メモリセル初期化期間を通常の書き込み期間より長く設定し、前記全ビット線対に一括して前記メモリセル初期電位をプリチャージして、一度に全メモリセルを初期化する手段をもつことを特徴とする請求項１に記載の半導体装置。
【請求項６】
複数のメモリセルアレイブロックを有し、
各メモリセルアレイブロック毎に、
ひとつのプリチャージ電位発生手段と、
ひとつの前記プリチャージ電位をビット線にプリチャージする手段と、
ひとつのセンスアンプ回路を非活性化する制御手段とをそれぞれ備え、
前記メモリセルアレイブロック毎に前記メモリセルを初期化する手段を持つことを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記メモリセル初期化タイミング発生手段は、前記メモリセル初期化信号としてメモリのリセット信号を使用するという構成を有し、リセット期間内に前記メモリセルを初期化する手段をもつことを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記メモリセル初期化タイミング発生手段は、メモリのリセット信号に対して所定の期間遅延した初期化信号を発生させるという構成を有し、メモリのリセット終了後、動作開始までの期間に前記メモリセルを初期化する手段をもつことを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記メモリセル初期化タイミング発生手段は、メモリのリセット信号の活性化タイミングと同じタイミングで活性化し、前記リセット信号非活性化タイミングより所定の期間遅延して非活性化した初期化信号を発生させるという構成を有し、メモリのリセット開始から動作開始までの期間に前記メモリセルを初期化する手段をもつことを特徴とする請求項１に記載の半導体装置。
【請求項１０】
メモリの動作を開始させる既存の信号によりメモリセル初期化を終了する手段をもつことを特徴とする請求項８に記載の半導体装置。
【請求項１１】
新たな外部入力信号を設け、前記外部入力信号によりメモリセル初期化を終了する手段をもつことを特徴とする請求項８に記載の半導体装置。
【請求項１２】
メモリの動作を開始させる既存の信号によりメモリセル初期化を終了する手段をもつことを特徴とする請求項９に記載の半導体装置。
【請求項１３】
新たな外部入力信号を設け、前記外部入力信号によりメモリセル初期化を終了する手段をもつことを特徴とする請求項９に記載の半導体装置。
【請求項１４】
複数のワード線及び複数のビット線対の交差箇所にそれぞれ接続された複数のメモリセルからなるメモリセルアレイブロックと、
行アドレス信号に基づき前記複数のワード線を選択的に駆動するワード線駆動回路と、
前記複数のビット線対ごとに設けられ、各ビット線対の電位差を増幅するセンスアンプ回路と、
列アドレス信号に基づき前記複数のビット線対のうちいずれかを選択し、外部とのデータ入出力を行う列選択回路と、
前記複数のビット線対を所定のプリチャージレベルへ設定するビット線プリチャージ回路と
を備える半導体装置において、
メモリセル初期化信号を発生させる初期化タイミング発生手段と、
前記初期化信号を受けてプリチャージ電位としてメモリセル初期電位と同じ電位を発生させるプリチャージ電位発生手段と、
前記初期化信号を受けて前記プリチャージ電位をビット線にプリチャージする手段と、
前記初期化信号を受けて前記センスアンプ回路を非活性化する制御手段と、
前記初期化信号を受けてリフレッシュ制御回路を活性化させる制御手段と、
前記リフレッシュ制御回路から出力された制御信号によりワード線を選択する手段とを備え、
リフレッシュ周期毎に前記メモリセルを初期化することを特徴とする半導体装置。
【請求項１５】
前記ワード線を選択する手段は、メモリのリフレッシュ動作時と同じワード線選択手段であることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
複数のワード線及び複数のビット線対の交差箇所にそれぞれ接続された複数のメモリセルからなるメモリセルアレイブロックと、
行アドレス信号に基づき前記複数のワード線を選択的に駆動するワード線駆動回路と、
前記複数のビット線対ごとに設けられ、各ビット線対の電位差を増幅するセンスアンプ回路と、
列アドレス信号に基づき前記複数のビット線対のうちいずれかを選択し、外部とのデータ入出力を行う列選択回路と、
前記複数のビット線対を所定のプリチャージレベルへ設定するビット線プリチャージ回路と
を備える半導体装置において、
メモリセル初期化制御のための外部信号を設け、
前記外部信号を受けてプリチャージ電位としてメモリセル初期電位と同じ電位を発生させるプリチャージ電位発生手段と、
前記外部化信号を受けて前記プリチャージ電位をビット線にプリチャージする手段と、
前記外部信号を受けて前記センスアンプ回路を非活性化する制御手段と、
前記外部信号を受けて全ワード線を選択状態にする制御手段とを備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）を搭載した半導体装置に関し、特に、メモリセルの初期化を効率的に行うための技術に関する。
【背景技術】
【０００２】
（従来例１）
従来のＤＲＡＭは図１０のような構成であった。以下、その構成を説明する。
【０００３】
図１０において、半導体基板上に、それぞれが互いに交差する６４本のワード線ＷＬｍ（ただし、ｍ＝０，１，２，…，６３とする）及び６４個のビット線対ＢＬｍ，／ＢＬｍと、各ワード線ＷＬｍ及び各ビット線対ＢＬｍ，／ＢＬｍの交差部に行列状にメモリセル１００−１が設けられた４Ｋのメモリセルアレイブロック１００が設置されている。メモリセル１００−１は、メモリセルアクセストランジスタ１０とメモリセルキャパシタ１１から構成されている。１０８はワード線ドライバ回路、１０７はロウデコーダ、１０６はロウアドレスバッファである。１０１は各ビット線対ＢＬｍ，／ＢＬｍの電位差を検知し増幅するセンスアンプブロックである。１０２はビット線対を電源電圧ＶＤＤの１／２の電位に設定するためのビット線プリチャージ回路である。１０３はセレクタ・コラムデコーダ、１０４はリードアンプ・ライトアンプ、１０５はコラムアドレスバッファを示す。
【０００４】
ロウデコーダ１０７は、ロウアドレスストローブ信号により外部アドレスが入力されたロウアドレスバッファ１０６からロウアドレス信号を受け取り、ワード線選択情報を生成し、ワード線ドライバ回路１０８は選択されたワード線を活性化する。一方、セレクタ・コラムデコーダ１０３は、コラムアドレスストローブ信号により外部アドレスが入力されたコラムアドレスバッファ１０５からコラムアドレス信号を受け取り、ビット線対を選択する。各ビット線対には、複数のメモリセル１００−１の他にセンスアンプブロック１０１とビット線プリチャージ回路１０２が接続されている。
【０００５】
以下、図１０に示すＤＲＡＭの書込み動作について説明する。データ０を、ＷＬ１とＢＬ０に接続するメモリセル１００−１に書き込む場合、まずロウアドレスストローブ信号を活性化して所定のロウアドレスを外部より取り込み、ロウアドレスバッファ１０６、ロウデコーダ１０７が動作してワード線ＷＬ１を選択し、ワード線ドライバ回路１０８によって選択されたワード線ＷＬ１が活性化される。次に、書込み制御信号／ＷＥをＬレベルにして書き込み許可状態にする。そして、コラムアドレスストローブ信号を活性化して所定のコラムアドレスを外部から取り込むことによりコラムアドレスバッファ１０５、セレクタ・コラムデコーダ１０３が動作してビット線対ＢＬ０，／ＢＬ０が選択される。また、データ０をライトアンプ１０４からセレクタ・コラムデコーダ１０３へ入力し、選択されたビット線ＢＬ０の電位をＬレベルに設定する。前記指定のメモリセル１００−１内のメモリセルアクセストランジスタ１０を介して同セル内のメモリセルキャパシタ１１へデータ０が蓄積される。
【０００６】
他のメモリセルへも同様にロウアドレスとコラムアドレスを決定し、書き込みデータを入力し、書込み制御信号を活性化させることで、各メモリセルへのデータの書き込みが行われる。
【０００７】
ところで、ＤＲＡＭ回路において誤り検出・訂正（ＥＣＣ）機能を採用する場合、特にビット単位やバイト単位、ブロック単位の書き込み・読み出しについての誤りビットの判断のため、全メモリセルを初期化する必要がある。図１０に示すような従来のＤＲＡＭの全メモリセルを初期化するためには、全コラムアドレスおよびロウアドレスを指定した書込みサイクルを実行して全メモリセルを書き込まなければならない。
【０００８】
（従来例２）
初期化のための回路を設けた従来例もある（例えば、特許文献１参照）。
【０００９】
この例によると、各ビット線対の一方のビット線側または両方のビット線側に、メモリセル初期化用の初期化回路を接続し、さらに初期化用のワード線を設けるという構成をもつ。
【００１０】
初期化時にはリフレッシュサイクル毎に選択されるワード線に対応して初期化ワード線を活性化して、前記各ビット線と初期化レベル信号を導通させるという方法を採用している。
【特許文献１】特開平４−３２８３８５号公報（第５−６頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
図１０に示す従来のＤＲＡＭでは、全メモリセルを初期化するためには全アドレスを順に指定した書込みサイクルを実行する必要があった。小容量メモリの場合は、全アドレス書込みという方法でも影響は小さいが、近年のＤＲＡＭは大容量が主流である。大容量メモリで全アドレスに順に書き込むという手段をとると初期化時間が増大し、ＤＲＡＭの動作速度およびＤＲＡＭを搭載したシステム自体の性能にも影響を与える。
【００１２】
また、特許文献１で採用された方法では、リフレッシュサイクル毎に初期化が可能であるが、全リフレッシュサイクルを実行する時間が必要であり、またセンスアンプ回路を駆動するため、初期化時に通常の書込み機能と同様の電流を消費してしまう。
【００１３】
本発明は、上記の従来技術が持っていたＤＲＡＭメモリセル初期化時間および初期化時の電流消費という課題を解決した半導体装置を提供するものである。
【課題を解決するための手段】
【００１４】
上記の課題を解決するために、本発明は以下の構成をとっている。
【００１５】
本発明における第１の半導体装置は、複数のワード線及び複数のビット線対の交差箇所にそれぞれ接続された複数のメモリセルからなるメモリセルアレイブロックと、行アドレス信号に基づき前記複数のワード線を選択的に駆動するワード線駆動回路と、前記複数のビット線対ごとに設けられ、各ビット線対の電位差を増幅するセンスアンプ回路と、列アドレス信号に基づき前記複数のビット線対のうちいずれかを選択し、外部とのデータ入出力を行う列選択回路と、前記複数のビット線対を所定のプリチャージレベルへ設定するビット線プリチャージ回路とを備える半導体装置において、メモリセル初期化信号を発生させる初期化タイミング発生手段と、前記初期化信号を受けてプリチャージ電位としてメモリセル初期電位と同じ電位を発生させるプリチャージ電位発生手段と、前記初期化信号を受けて前記プリチャージ電位をビット線にプリチャージする手段と、前記初期化信号を受けて前記センスアンプ回路を非活性化する制御手段と、前記初期化信号を受けて全ワード線を選択状態にする制御手段とを備えたことを特徴とする。
【００１６】
本発明における第２の半導体装置は、上記第１の半導体装置において、前記列選択回路は、メモリセル読み出し時に行アドレス情報からビット線対の正論理側および負論理側を判定して、出力するデータに変換をかけるフィジカル変換回路を備えたことを特徴とする。
【００１７】
本発明における第３の半導体装置は、上記第１の半導体装置において、前記プリチャージ電位発生手段は、ビット線プリチャージ電源を非活性化する手段と、前記メモリセル初期電位の印加・遮断が前記初期化信号により制御されたスイッチング素子とで構成されていることを特徴とする。
【００１８】
本発明における第４の半導体装置は、上記第３の半導体装置において、前記スイッチング素子は、全ビット線対を初期化するときのプリチャージ電流を半導体装置としての閾値以下にするサイズで構成されていることを特徴とする。
【００１９】
本発明における第５の半導体装置は、上記第１の半導体装置において、全ビット線対に対して、ひとつのプリチャージ電位発生手段と、ひとつの前記プリチャージ電位をビット線にプリチャージする手段と、ひとつのセンスアンプ回路を非活性化する制御手段と、ひとつの全ワード線を選択状態にする制御手段とを備え、メモリセル初期化期間を通常の書き込み期間より長く設定し、前記全ビット線対に一括して前記メモリセル初期電位をプリチャージして、一度に全メモリセルを初期化する手段をもつことを特徴とする。
【００２０】
本発明における第６の半導体装置は、上記第１の半導体装置において複数のメモリセルアレイブロックを有し、各メモリセルアレイブロック毎に、ひとつのプリチャージ電位発生手段と、ひとつの前記プリチャージ電位をビット線にプリチャージする手段と、ひとつのセンスアンプ回路を非活性化する制御手段とをそれぞれ備え、前記メモリセルアレイブロック毎に前記メモリセルを初期化する手段を持つことを特徴とする。
【００２１】
本発明における第７の半導体装置は、上記第１の半導体装置において、前記メモリセル初期化タイミング発生手段は、前記メモリセル初期化信号としてメモリのリセット信号を使用するという構成を有し、リセット期間内に前記メモリセルを初期化する手段をもつことを特徴とする。
【００２２】
本発明における第８の半導体装置は、上記第１の半導体装置において、前記メモリセル初期化タイミング発生手段は、メモリのリセット信号に対して所定の期間遅延した初期化信号を発生させるという構成を有し、メモリのリセット終了後、動作開始までの期間に前記メモリセルを初期化する手段をもつことを特徴とする。
【００２３】
本発明における第９の半導体装置は、上記第１の半導体装置において、前記メモリセル初期化タイミング発生手段は、メモリのリセット信号の活性化タイミングと同じタイミングで活性化し、前記リセット信号非活性化タイミングより所定の期間遅延して非活性化した初期化信号を発生させるという構成を有し、メモリのリセット開始から動作開始までの期間に前記メモリセルを初期化する手段をもつことを特徴とする。
【００２４】
本発明における第１０の半導体装置は、上記第８の半導体装置においてメモリの動作を開始させる既存の信号によりメモリセル初期化を終了する手段をもつことを特徴とする。
【００２５】
本発明における第１１の半導体装置は、上記第８の半導体装置において新たな外部入力信号を設け、前記外部入力信号によりメモリセル初期化を終了する手段をもつことを特徴とする。
【００２６】
本発明における第１２の半導体装置は、上記第９の半導体装置においてメモリの動作を開始させる既存の信号によりメモリセル初期化を終了する手段をもつことを特徴とする。
【００２７】
本発明における第１３の半導体装置は、上記第９の半導体装置において新たな外部入力信号を設け、前記外部入力信号によりメモリセル初期化を終了する手段をもつことを特徴とする。
【００２８】
本発明における第１４の半導体装置は、複数のワード線及び複数のビット線対の交差箇所にそれぞれ接続された複数のメモリセルからなるメモリセルアレイブロックと、行アドレス信号に基づき前記複数のワード線を選択的に駆動するワード線駆動回路と、前記複数のビット線対ごとに設けられ、各ビット線対の電位差を増幅するセンスアンプ回路と、列アドレス信号に基づき前記複数のビット線対のうちいずれかを選択し、外部とのデータ入出力を行う列選択回路と、前記複数のビット線対を所定のプリチャージレベルへ設定するビット線プリチャージ回路とを備える半導体装置において、メモリセル初期化信号を発生させる初期化タイミング発生手段と、前記初期化信号を受けてプリチャージ電位としてメモリセル初期電位と同じ電位を発生させるプリチャージ電位発生手段と、前記初期化信号を受けて前記プリチャージ電位をビット線にプリチャージする手段と、前記初期化信号を受けて前記センスアンプ回路を非活性化する制御手段と、前記初期化信号を受けてリフレッシュ制御回路を活性化させる制御手段と、前記リフレッシュ制御回路から出力された制御信号によりワード線を選択する手段とを備え、リフレッシュ周期毎に前記メモリセルを初期化することを特徴とする。
【００２９】
本発明における第１５の半導体装置は、上記第１４の半導体装置において、前記ワード線を選択する手段は、メモリのリフレッシュ動作時と同じワード線選択手段であることを特徴とする。
【００３０】
本発明における第１６の半導体装置は、複数のワード線及び複数のビット線対の交差箇所にそれぞれ接続された複数のメモリセルからなるメモリセルアレイブロックと、行アドレス信号に基づき前記複数のワード線を選択的に駆動するワード線駆動回路と、前記複数のビット線対ごとに設けられ、各ビット線対の電位差を増幅するセンスアンプ回路と、列アドレス信号に基づき前記複数のビット線対のうちいずれかを選択し、外部とのデータ入出力を行う列選択回路と、前記複数のビット線対を所定のプリチャージレベルへ設定するビット線プリチャージ回路とを備える半導体装置において、メモリセル初期化制御のための外部信号を設け、前記外部信号を受けてプリチャージ電位としてメモリセル初期電位と同じ電位を発生させるプリチャージ電位発生手段と、前記外部化信号を受けて前記プリチャージ電位をビット線にプリチャージする手段と、前記外部信号を受けて前記センスアンプ回路を非活性化する制御手段と、前記外部信号を受けて全ワード線を選択状態にする制御手段とを備えたことを特徴とする。
【発明の効果】
【００３１】
本発明における第１の半導体装置の構成により、既存の信号から発生させたメモリセル初期化信号を使用して、全メモリセルに対して一括的に初期電位を書き込むことが可能になり、初期化時間の短縮を図ることができる。また、センスアンプ回路を駆動しないため、同時に多くのワード線を駆動しても、消費電力は小さくできる。
【００３２】
本発明における第２の半導体装置の構成により、一律同じ電位に初期化されたメモリセルのデータを読み出す場合に、正論理側ビット線のデータと負論理側ビット線のデータとの間に整合性をもたせることができる。
【００３３】
本発明における第３の半導体装置の構成により、ビット線プリチャージ電源の電圧を、ひとつのスイッチング素子（例えばトランジスタ）で、通常のビット線プリチャージレベルとメモリセル初期電位とに切り替えることができる。
【００３４】
本発明における第４の半導体装置の構成により、メモリセル初期化時に安定した書き込み動作を行うことができる。
【００３５】
本発明における第５の半導体装置の構成により、一度に全メモリセルを初期化することができ、初期化時間の大幅な短縮を図ることができる。また、初期化期間を通常の書き込み期間より長く設定し、書き込み時のプレート電位の変動を抑えて消費電流の増加を防ぐことができる。また、１回の操作で初期化を実行できるので、初期化のための工数が少なく、制御が容易である。
【００３６】
本発明における第６の半導体装置の構成により、メモリセルアレイブロック毎のメモリセル初期化ができ、初期化時の消費電流を削減することができる。
【００３７】
本発明における第７の半導体装置の構成により、リセット信号をメモリセル初期化信号として兼用することができる。
【００３８】
本発明における第８の半導体装置の構成により、リセット後に電源の安定した状態でのメモリセル初期化が可能である。
【００３９】
本発明における第９の半導体装置の構成により、リセット開始からメモリ動作までの期間をメモリセル初期化のために確保でき、確実に初期電位を書き込むことが可能である。
【００４０】
本発明における第１０の半導体装置の構成により、リセット後開始したメモリセル初期化をメモリの動作開始前に確実に終了させることができる。
【００４１】
本発明における第１１の半導体装置の構成により、リセット後開始したメモリセル初期化を外部入力信号によって終了させることができる。
【００４２】
本発明における第１２の半導体装置の構成により、リセットと同時に開始したメモリセル初期化をメモリの動作開始前に確実に終了させることができる。
【００４３】
本発明における第１３の半導体装置の構成により、リセットと同時に開始したメモリセル初期化を外部入力信号によって終了させることができる。
【００４４】
本発明における第１４の半導体装置の構成により、リフレッシュ機能を活用してワード線毎にメモリセル初期化ができるため、初期化時の消費電流を軽減することができる。
【００４５】
本発明における第１５の半導体装置の構成により、ワード線選択回路をリフレッシュ動作用の回路と兼用できるため、設計工数削減と回路スペース削減を図ることができる。
【００４６】
本発明における第１６の半導体装置の構成により、メモリセルの初期化をユーザー任意のタイミングによって行うことができる。
【発明を実施するための最良の形態】
【００４７】
以下、本発明にかかわる半導体装置（ＤＲＡＭ）の実施の形態を図面に基づいて詳細に説明する。
【００４８】
（実施の形態１）
まず、本発明の実施の形態１における半導体装置について説明する。
【００４９】
図１は、本発明の実施の形態１における半導体装置の構成を示すブロック図である。従来例１の図１０と共通の要素には共通の符号を使用する。
【００５０】
図１において、半導体基板上に、それぞれが互いに交差する６４本のワード線ＷＬｍ（ただし、ｍ＝０，１，２，…，６３とする）及び６４個のビット線対ＢＬｍ，／ＢＬｍと、各ワード線ＷＬｍ及び各ビット線対ＢＬｍ，／ＢＬｍの交差部に行列状にメモリセル１００−１が設けられた４Ｋのメモリセルアレイブロック１００が設置されている。メモリセル１００−１は、メモリセルアクセストランジスタ１０とメモリセルキャパシタ１１から構成されている。１０８はワード線ドライバ回路（請求項の“ワード線駆動回路”に対応。すなわち、“ワード線駆動回路”として、本実施形態ではワード線ドライバ回路１０８を用いている。）１０９はロウデコーダ回路、１０６はロウアドレスバッファである。１１０−１はセンスアンプ回路であり、第１のＰ型センスアンプトランジスタ１２と第１のＮ型センスアンプトランジスタ１４からなる第１のインバータと、第２のＰ型センスアンプトランジスタ１３と第２のＮ型センスアンプトランジスタ１５からなる第２のインバータとがフリップフロップ接続されて構成されている。１１０は各ビット線対に対応した６４個のセンスアンプ回路１１０−１からなるセンスアンプブロックである。１１１−１はビット線プリチャージ回路であり、ソース及びドレインがビット線対ＢＬｍ，／ＢＬｍと接続され、ゲートにビット線プリチャージ制御内部信号ＩＰＲを受けるビット線イコライズトランジスタ１８とビット線対ＢＬｍ，／ＢＬｍの間に直接接続されており、共通ドレインがビット線プリチャージ電位内部信号ＩＢＰと接続され、各ゲートにビット線プリチャージ制御内部信号ＩＰＲを受ける第１のビット線プリチャージトランジスタ１９及び第２のビット線プリチャージトランジスタ２０から構成されている。１１１は各ビット線対に対応した６４個のビット線プリチャージ回路１１１−１からなるビット線プリチャージブロックである。１０３はセレクタおよびコラムデコーダ（請求項の“列選択回路”に対応）であり、一方のソースドレインがビット線ＢＬｍと接続され、他方のソースドレインがデータの読み出し又は書き込みに用いるデータ線ＤＬに接続され、ゲートがコラムプリデコード信号を受ける論理積回路２９と接続された第１のコラムスイッチトランジスタ２３と、一方のソースドレインがビット相補線／ＢＬｍと接続され、他方のソースドレインがデータの読み出し又は書き込みに用いるデータ相補線／ＤＬと接続され、ゲートがコラムプリデコード信号を受ける論理積回路２９と接続された第２のコラムスイッチトランジスタ２４から構成されている。１０４はリードアンプ・ライトアンプであり、データ線対ＤＬ，／ＤＬと接続され、このデータ線対ＤＬ，／ＤＬに読み出されたデータを増幅して出力するリードアンプと、外部から入力された書き込みデータをデータ線対ＤＬ，／ＤＬに出力するライトアンプから構成される。１１２は初期化タイミング発生回路、１１９はビット線プリチャージ電源回路、１１３はプリチャージ電位発生回路、１１５はセンスアンプ駆動回路、１１４はセンスアンプ駆動制御信号制御回路を示す。
【００５１】
以下、１１２，１１９，１１３，１１４，１１５の各回路についての説明を行う。
【００５２】
まず、初期化タイミング発生回路１１２は、リセット信号ＲＳＴとアクティブロウのロウアドレスストローブ信号／ＲＡＳを入力とし、遅延素子３４と論理積回路３５によって構成され、メモリセル初期化信号ＭＲＳＴを出力する。初期化信号ＭＲＳＴはリセット信号ＲＳＴと同相の信号であり、リセット信号ＲＳＴが活性化された後、遅延素子３４によって定まる遅延時間後に活性化し、アクティブハイのロウアドレスストローブ信号の活性化により非活性化する。
【００５３】
ビット線プリチャージ電源回路１１９は、電源電圧ＶＤＤの２分の１の電圧値のビット線プリチャージ電位ＢＰを発生する。
【００５４】
プリチャージ電位発生回路１１３は、ビット線プリチャージ制御信号ＰＲ、ビット線プリチャージ電位ＢＰ、メモリセル初期化信号ＭＲＳＴを入力とし、論理和回路３２，反転回路３３と、ドレインにビット線プリチャージ電位ＢＰが入力されゲートに初期化信号ＭＲＳＴの逆相信号が入力されたＮ型トランジスタ２１と、ドレインにトランジスタ２１のソースが接続されソースが接地電位ＶＳＳに設定されゲートに初期化信号ＭＲＳＴを入力されたＮ型トランジスタ２２によって構成されており、ビット線プリチャージ電位内部信号ＩＢＰとビット線プリチャージ制御内部信号ＩＰＲを出力する。
【００５５】
ここでは、論理和回路３２が請求項にいう“初期化信号を受けてプリチャージ電位をビット線にプリチャージする手段”に対応している。また、Ｎ型トランジスタ２１が請求項にいう“ビット線プリチャージ電源を非活性化する手段”に対応している。また、Ｎ型トランジスタ２２が請求項にいう“メモリセル初期電位の印加・遮断が初期化信号により制御されたスイッチング素子”に対応している。
【００５６】
ビット線プリチャージ電位内部信号ＩＢＰはビット線プリチャージブロック１１１のビット線プリチャージ電位として供給され、ビット線プリチャージ制御内部信号ＩＰＲはビット線プリチャージブロック１１１のプリチャージ制御信号として供給される。
【００５７】
トランジスタ２２はビット線のプリチャージ電位の切り替えを制御する機能をもち、電位切り替え時のビット線の充放電により接地電位ＶＳＳに流れる電流を半導体装置としての閾値以下にするサイズである。すなわち、接地電位ＶＳＳのレベルが、半導体装置を構成する全Ｎ型ＭＯＳトランジスタの閾値Ｖｔを超えないようにするサイズである。
【００５８】
プリチャージ電位発生回路１１３の構成によると、初期化信号ＭＲＳＴがＬレベルのときは、ビット線プリチャージ電位内部信号ＩＢＰは１／２ＶＤＤレベル、ビット線プリチャージ制御内部信号ＩＰＲはビット線プリチャージ制御信号ＰＲと同電位となり、初期化信号ＭＲＳＴがＨレベルのときは、ビット線プリチャージ電位内部信号ＩＢＰは接地電位ＶＳＳ、ビット線プリチャージ制御内部信号ＩＰＲはＨレベルとなる。
【００５９】
センスアンプ駆動制御信号制御回路１１４は、センスアンプ駆動制御信号ＳＥとメモリセル初期化信号ＭＲＳＴを入力とし、論理積回路３１から構成され、センスアンプ駆動制御内部信号ＩＳＥを出力する。センスアンプ駆動制御内部信号ＩＳＥはセンスアンプ駆動回路１１５のセンスアンプ駆動制御信号として供給される。
【００６０】
センスアンプ駆動制御信号制御回路１１４の構成によると、初期化信号ＭＲＳＴがＨレベルのときは、センスアンプ駆動制御内部信号ＩＳＥはＬレベルとなり、初期化信号ＭＲＳＴがＬレベルのときはセンスアンプ駆動制御内部信号ＩＳＥはセンスアンプ駆動制御信号ＳＥと同電位となる。
【００６１】
センスアンプ駆動回路１１５は、センスアンプ駆動制御内部信号ＩＳＥを入力とし、ゲートにセンスアンプ駆動制御内部信号ＩＳＥの逆相信号を受け、ソースに電源電圧ＶＤＤを受け、ドレインが各センスアンプ回路１１０−１と接続されて、各センスアンプ回路１１０−１に対し電源電圧ＶＤＤを供給するＰ型トランジスタ１６と、ゲートにセンスアンプ駆動制御内部信号ＩＳＥを受け、ソースに接地電圧ＶＳＳを受け、ドレインが各センスアンプ回路１１０−１と接続されて、各センスアンプ回路１１０−１に対し接地電圧ＶＳＳを供給するＮ型トランジスタ１７によって構成されている。
【００６２】
センスアンプ駆動回路１１５の構成によると、センスアンプ駆動制御内部信号ＩＳＥがＬレベルのときはトランジスタ１６および１７がＯＦＦし、各センスアンプ回路１１０−１は動作しない。センスアンプ駆動制御内部信号ＩＳＥがＨレベルのときはトランジスタ１６および１７がＯＮし、各センスアンプ回路１１０−１は駆動される。
【００６３】
ここでは、センスアンプ駆動制御信号制御回路１１４とセンスアンプ駆動回路１１５とが請求項にいう“初期化信号を受けてセンスアンプ回路を非活性化する制御手段”に対応している。
【００６４】
図２は図１中のロウデコーダ回路１０９の構成図である。図２において、１０７は従来のロウデコーダである。ロウデコーダ１０７は、ロウアドレスバッファ１０６から取り込んだアドレスをデコード処理後、デコード信号／Ｄ０〜／Ｄ６３を出力する。デコード信号／Ｄ０〜／Ｄ６３は６４本中１本のみが活性状態のＬレベル、その他の６３本はＨレベルであり、メモリセル初期化信号ＭＲＳＴと論理積回路３６で演算処理され、ロウアドレスデコード信号／ＲＤ０〜／ＲＤ６３として出力される。ここで、メモリセル初期化タイミング時は初期化信号ＭＲＳＴがＨレベルの場合は、ロウアドレスデコード信号／ＲＤ０〜／ＲＤ６３はすべて活性状態のＬレベルとなり、全ワード線が選択される状態になる。初期化信号ＭＲＳＴがＬレベルの場合は、すでに選択された１本のみがＬレベルとなり選択された状態になる。
【００６５】
ここでは、ロウデコーダ回路１０９における論理積回路３６の部分が請求項にいう“初期化信号を受けて全ワード線を選択状態にする制御手段”に対応している。
【００６６】
図３は、図１に示す半導体装置におけるメモリセル初期化時のタイミング図である。
【００６７】
以下、図３に従って、メモリセル初期化時の動作について説明する。
【００６８】
まず、メモリの電源投入後、初期化タイミング発生回路１１２においては、メモリのリセット信号ＲＳＴが活性化されＨレベルとなり、リセット期間が開始する。このとき、ロウアドレスストローブ信号／ＲＡＳはＨレベルとなっている。リセット信号ＲＳＴの活性化を受けて、メモリセル初期化信号ＭＲＳＴは初期化タイミング発生回路１１２中の遅延素子３４によって定まる期間後にＨレベルへ変遷する。
【００６９】
初期化信号ＭＲＳＴの変化を受けてプリチャージ電位発生回路１１３が作用し、ビット線プリチャージ電位内部信号ＩＢＰが１／２ＶＤＤレベルからＬレベルに切り替えられる。すなわち、反転回路３５の出力がＬレベルとなり、Ｎ型トランジスタ２１がＯＦＦしてビット線プリチャージ電源回路１１９のビット線プリチャージ電位ＢＰが切断されるとともに、Ｎ型トランジスタ２２がＯＮしてビット線電位内部信号ＩＢＰが接地電位ＶＳＳにされる。また、ビット線プリチャージ制御信号ＰＲはＨレベルであり、論理和回路３２を介してビット線プリチャージ制御内部信号ＩＰＲもＨレベルの状態を保つため、ビット線プリチャージ回路１１１−１におけるＮ型トランジスタ１８，１９，２０はＯＮし、ビット線ＢＬ０〜ＢＬ６３、／ＢＬ０〜／ＢＬ６３にはＬレベルのビット線電位内部信号ＩＢＰが印加される。つまり、ビット線のプリチャージレベルが１／２ＶＤＤからＬレベルに切り替えられる。
【００７０】
また、センスアンプ駆動制御信号制御回路１１４において、センスアンプ駆動制御信号ＳＥはリセット開始時にはＬレベルに設定されており、初期化信号ＭＲＳＴのレベルのいかんにかかわらず、センスアンプ駆動制御内部信号ＩＳＥはＬレベルのままで、センスアンプ回路は駆動されない。以上の結果として、ビット線ＢＬ０〜ＢＬ６３、／ＢＬ０〜／ＢＬ６３はＬレベルとなる。
【００７１】
ロウデコーダ回路１０９では、初期化信号ＭＲＳＴがＨレベルになったのを受け、論理積回路３６を介して全てのロウアドレスデコード信号／ＲＤ０〜／ＲＤ６３が活性化レベルのＬレベルになり、ワード線ドライバ回路１０８によって全てのワード線ＷＬ０〜ＷＬ６３がＨレベルとなり、全メモリセル１００−１中のメモリセルアクセストランジスタ１０が導通状態になる。その結果、全メモリセル１００−１中のキャパシタ１１にＬレベルが蓄積され、メモリセル１００−１にはデータ０が書き込まれる。
【００７２】
次に、ロウアドレスストローブ信号／ＲＡＳがＬレベルへ変遷すると、初期化タイミング発生回路１１２において、論理積回路３５によりメモリセル初期化信号ＭＲＳＴはＬレベルになる。ここで、初期化信号ＭＲＳＴがＬレベルに変化する前に、通常動作に備えてビット線プリチャージ制御信号ＰＲがＬレベルに、センスアンプ駆動制御信号ＳＥはＨレベルに変遷している。
【００７３】
次に、初期化信号ＭＲＳＴのＬレベルへの変化を受けて、ロウデコーダ回路１０９、ワード線ドライバ回路１０８により全てのワード線ＷＬ０〜ＷＬ６３がＬレベルになる。また、プリチャージ電位発生回路１１３において、Ｎ型トランジスタ２２がＯＦＦするとともに、反転回路３５を介してＮ型トランジスタ２１がＯＮし、ビット線プリチャージ回路１１１−１にビット線プリチャージ電源回路１１９が接続される。結果として、ビット線プリチャージ電位内部信号ＩＢＰがプリチャージ電位１／２ＶＤＤになる。また、論理和回路３２において初期化信号ＭＲＳＴのＬレベルへの変化に伴ってビット線プリチャージ制御内部信号ＩＰＲはＬレベルになる。さらに、センスアンプ駆動制御信号制御回路１１４において、論理積回路３１が導通してセンスアンプ駆動制御内部信号ＩＳＥはＨレベルとなり、センスアンプ駆動制御内部信号ＩＳＥがＨレベルとなって、Ｎ型トランジスタ１７もＰ型トランジスタ１６もＯＮになるから、センスアンプ回路１１０−１の駆動が開始され、メモリセル１００−１への書き込みは終了する。
【００７４】
初期化時、ビット線対の電位切り替え時からメモリセル１００−１へのデータ書き込み期間の間に接地電位ＶＳＳの電流が流れる。プリチャージ電位発生回路１１３中のトランジスタ２２のサイズにより、この電流のピーク値は、図３の最下段に示すように、半導体装置の閾値以下の値になる。
【００７５】
以上のような動作により、既存の信号を利用して初期化のためのメモリセル初期化信号を発生させ、その初期化信号を受け取って全ワード線を同時に活性化させて、全ビット線対にＬレベルを設定し、全メモリセルへ同時にデータ０書き込みを行うことができる。これより、メモリセルの初期化に必要な時間を大幅に短縮することができる。
【００７６】
初期化時にはセンスアンプ回路を駆動しないため、同時に多くのワード線を活性化しても、消費電力は小さくできる。
【００７７】
また、初期化をリセット期間終了後に行っているので、電源電圧等の安定した環境での書き込みができる。
【００７８】
ビット線の充放電より流れる接地電位ＶＳＳの電流値を閾値以下にする構成により、メモリセルへの確実な書き込みができる。
【００７９】
さらに、ロウアドレスストローブ信号によりメモリセル初期化信号を非活性化するので、半導体の通常動作開始前に、確実に初期化を終了させることができる。
【００８０】
初期化は１書き込みサイクルでも可能であるが、より長い期間で初期化を行うと、さらに初期化時の消費電流の削減が可能である。
【００８１】
なお、本例ではプリチャージ電位発生回路１１３において初期電位としてＶＳＳ電位を発生させる構成であるが、電源電圧ＶＤＤを初期電位として発生させる構成にしても、同様の効果が得られる。
【００８２】
また、本例では、初期化信号としてリセット信号ＲＳＴを一定期間遅延させた初期化信号ＭＲＳＴを受ける構成で初期化を行ったが、初期化タイミング発生回路１１２を、初期化信号ＭＲＳＴをリセット信号ＲＳＴの活性化と同時に活性化させ、ロウアドレスストローブ信号／ＲＡＳの活性化によって初期化信号ＭＲＳＴを非活性化する構成にしてもよい。その場合、メモリセル初期化期間を長く確保することができ、確実な初期化が可能になる。
【００８３】
さらに、本例では、初期化信号としてリセット信号ＲＳＴを一定期間遅延させた初期化信号ＭＲＳＴを受ける構成で初期化を行ったが、リセット信号ＲＳＴをそのまま初期化信号として兼用して使用してもよく、その場合、初期化タイミング発生回路は不要になり、リセット期間で初期化を行う構成になる。
【００８４】
また、新たに外部入力端子を設けて初期化信号として使用してもよい。この場合も、初期化タイミング発生回路は不要になり、半導体装置の使用者が自由にメモリセル初期化を行うタイミングを設定することができる。
【００８５】
（実施の形態２）
次に、本発明の実施の形態２における半導体装置について説明する。
【００８６】
図４は、本発明の実施の形態２における半導体装置の構成を示すブロック図である。実施の形態１の図１と異なる点は、ロウアドレスバッファ１０６の出力部と、ビット線対ＢＬｍ，／ＢＬｍとセレクタ・コラムデコーダ１０３とがフィジカル変換回路１１６を介して接続されている部分のみである。その他の構成は図１と同様であるので、その説明を省略する。
【００８７】
ロウアドレスバッファ１０６は外部アドレスを受け取り、ロウアドレス信号を出力し、ロウデコーダ回路１０９へ入力する。前記ロウアドレス信号のうちビット線対の正論理／負論理を決定するアドレスＡ０および／Ａ０は、フィジカル変換回路１１６の入力となっている。アドレスＡ０がＨレベルかつアドレス／Ａ０がＬレベルのとき、正論理のビット線に対応したワード線を選択し、アドレスＡ０がＬレベルかつアドレス／Ａ０がＨレベルのとき、負論理のビット線に対応したワード線を選択する。
【００８８】
図５は、図４の半導体装置におけるフィジカル変換回路１１６の構成図である。
【００８９】
フィジカル変換回路１１６は、信号Ａ０，／Ａ０，ＢＬを入力とし、インバータ４０及びＮ型トランジスタ４１，４２から構成されており、信号ＢＬＡを出力する。
【００９０】
信号Ａ０がＨレベルの場合は、信号／Ａ０はＬレベルである。このとき、ドレインに信号ＢＬを受けゲートに信号Ａ０を受けたトランジスタ４１はＯＮし、信号ＢＬの反転信号をドレインに受けゲートに信号／Ａ０を受けたトランジスタ４２はＯＦＦするため、信号ＢＬＡは信号ＢＬがＬレベルのときはＬレベルになり、信号ＢＬがＨレベルのときはＨレベルになる。
【００９１】
次に、信号／Ａ０がＨレベルの場合は、信号Ａ０にＬレベルが入力される。このとき、ドレインに信号ＢＬを受け、ゲートに信号Ａ０を受けたトランジスタ４１がＯＦＦし、信号ＢＬの反転信号をドレインに受け、ゲートに信号／Ａ０を受けたトランジスタ４２はＯＮするため、信号ＢＬＡは信号ＢＬがＬレベルのときはＨレベルになり、信号ＢＬがＨレベルのときはＬレベルになる。
【００９２】
このように、フィジカル変換回路１１６では、信号Ａ０がＨレベルの場合は、信号ＢＬと同電位の信号を出力し、信号／Ａ０がＨレベルの場合は、信号ＢＬと逆電位の信号を出力する。
【００９３】
図４の半導体装置におけるメモリ初期化の動作は図１における動作と同じであるので、その説明は省略する。初期化により、全てのメモリセル１００−１に同じ初期電位を書き込んだため、ビット線ＢＬ０、ワード線ＷＬ１に接続したメモリセル１００−１のデータを読み出すときには、センスアンプ回路１１０−１の作用により、ビット線ＢＬ０には書き込んだ初期電位、ビット線／ＢＬ０には初期電位の逆電位が出力される。このとき、信号Ａ０はＨレベル、信号／Ａ０はＬレベルであり、フィジカル変換回路１１６によって、ビット線ＢＬ０および／ＢＬ０の電位がそのままセレクタ・コラムデコーダ１０３へ受け渡される。
【００９４】
また、ビット線／ＢＬ０、ワード線ＷＬ０に接続したメモリセル１００−１のデータを読み出すときには、センスアンプ回路１１０−１の作用により、ビット線／ＢＬ０には書き込んだ初期電位、ビット線ＢＬ０には初期電位の逆電位が出力される。このとき、信号Ａ０はＬレベル、信号／Ａ０はＨレベルであり、フィジカル変換回路１１６によって、ビット線ＢＬ０および／ＢＬ０の電位は反転され、ビット線ＢＬ０は初期電位、ビット線／ＢＬ０は初期電位の逆電位としてセレクタ・コラムデコーダ１０３へ受け渡す。
【００９５】
このように、選んだワード線によりビット線の正論理・負論理が異なっても、常に同じ状態でデータを読み出すことができる。
【００９６】
この構成により、全てのメモリセルを所定の初期電位に初期化した場合に、ビット線対の正論理側と負論理側のデータの整合性を保つことができる。
【００９７】
（実施の形態３）
次に、本発明の実施の形態３における半導体装置について説明する。
【００９８】
図６は、本発明の実施の形態３における半導体装置の構成を示すブロック図である。実施の形態１における図１と同じ構成部分には同じ符号を使用する。
【００９９】
図６において、半導体基板上に、それぞれが互いに交差する６４本のワード線ＷＬｍ（ただし、ｍ＝０，１，２，…，６３とする）及び３２対のビット線ＢＬｎ，／ＢＬｎ（ただし、ｎ＝０，１，２，…，３１とする）と、各ワード線ＷＬｍ及び各ビット線対ＢＬｎ，／ＢＬｎの交差部に行列状にメモリセル１００−１が設けられた２Ｋの第１のメモリセルアレイブロック２００が設置され、また、それぞれが互いに交差する６４本のワード線ＷＬｍ及び３２対のビット線ＢＬｋ，／ＢＬｋ（ただし、ｋ＝３２，３３，３４，…，６３とする）と、各ワード線ＷＬｍ及び各ビット線対ＢＬｋ，／ＢＬｋの交差部に行列状にメモリセル１００−１が設けられた２Ｋの第２のメモリセルアレイブロック２０１が設置されている。１０８はワード線ドライバ回路、１０９はロウデコーダ回路、１０６はロウアドレスバッファである。２０２はビット線ＢＬ０〜ＢＬ３１，／ＢＬ０〜／ＢＬ３１に対応した第１のセンスアンプブロック、２０３はビット線ＢＬ３２〜ＢＬ６３，／ＢＬ３２〜／ＢＬ６３に対応した第２のセンスアンプブロックである。２０４はビット線ＢＬ０〜ＢＬ３１，／ＢＬ０〜／ＢＬ３１に対応した第１のビット線プリチャージブロック、２０５はビット線ＢＬ３２〜ＢＬ６３，／ＢＬ３２〜／ＢＬ６３に対応した第２のビット線プリチャージブロックである。２０６はセレクタ・コラムデコーダで図１の１０３に対し、第１のメモリセルアレイブロック２００と第２のメモリセルアレイブロック２０１とを選択するセレクタを備えているとする。１０４はリードアンプ・ライトアンプ、２０７は初期化タイミング発生回路、１１９はビット線プリチャージ電源回路、２１３は第１のビット線プリチャージブロック２０４に対する第１のプリチャージ電位発生回路、２２３は第２のビット線プリチャージブロック２０５に対する第２のプリチャージ電位発生回路、２１５は第１のセンスアンプブロック２０２に対する第１のセンスアンプ駆動回路、２２５は第２のセンスアンプブロック２０３に対する第２のセンスアンプ駆動回路、２１４は第１のセンスアンプ駆動回路２１５に対する第１のセンスアンプ駆動制御信号制御回路、２２４は第２のセンスアンプ駆動回路２２５に対する第２のセンスアンプ駆動制御信号制御回路を示す。
【０１００】
初期化タイミング発生回路２０７は、リセット信号ＲＳＴを入力とし、遅延素子３７によりリセット活性期間から一定期間遅延した活性期間をもつ第１の初期化信号ＭＲＳＴ１と、遅延素子３８により第１の初期化信号ＭＲＳＴ１よりさらに一定期間遅延した活性期間をもつ第２の初期化信号ＭＲＳＴ２を出力する。第１の初期化信号ＭＲＳＴ１は、第１のプリチャージ電位発生回路２１３、第１のセンスアンプ駆動制御信号制御回路２１４の入力となり、第２の初期化信号ＭＲＳＴ２は第２のプリチャージ電位発生回路２２３、第２のセンスアンプ駆動制御信号制御回路２２４の入力となる。
【０１０１】
また、論理和回路３９では、第１の初期化信号ＭＲＳＴ１と第２の初期化信号ＭＲＳＴ２を入力とし、ＯＲ論理演算の結果を初期化信号ＭＲＳＴＡとして出力し、ロウデコーダ回路１０９への入力とする。
【０１０２】
第１のプリチャージ電位発生回路２１３、第２のプリチャージ電位発生回路２２３は実施の形態１の図１におけるプリチャージ電位発生回路１１３と同じ構成であり、第１のセンスアンプ駆動回路２１５、第２のセンスアンプ駆動回路２２５は実施の形態１の図１におけるセンスアンプ駆動回路１１５と同じ構成であり、第１のセンスアンプ駆動制御信号制御回路２１４、第２のセンスアンプ駆動制御信号制御回路２２４は実施の形態１の図１におけるセンスアンプ駆動制御信号制御回路１１４と同じ構成である。
【０１０３】
図７は、図６におけるメモリセル初期化時のタイミング図を示す。
【０１０４】
以下、図７を参照しながら図６の半導体装置におけるメモリセル初期化動作について説明する。
【０１０５】
まず、メモリの電源投入後、メモリのリセット信号ＲＳＴが活性化されＨレベルとなり、リセット期間が開始する。リセット信号の活性化を受けて、第１のメモリセル初期化信号ＭＲＳＴ１は初期化タイミング発生回路２０７中の遅延素子３７によって定まる期間後にＨレベルになる。第１の初期化信号ＭＲＳＴ１がＨレベルの間、ロウデコーダ回路１０９への初期化信号ＭＲＳＴＡもＨレベルになる。
【０１０６】
第１の初期化信号ＭＲＳＴ１の変化を受けて第１のプリチャージ電位発生回路２１３が作用し、第１のビット線プリチャージ電位内部信号ＩＢＰ１が１／２ＶＤＤレベルからＬレベルに切り替えられる。第１のビット線プリチャージ制御信号ＰＲ１はＨレベルであり、第１のビット線プリチャージ制御内部信号ＩＰＲ１もＨレベルの状態を保つため、ビット線のプリチャージレベルが１／２ＶＤＤからＬレベルに切り替えられる。また、第１のセンスアンプ駆動制御信号ＳＥ１はリセット開始時にはＬレベルに設定されており、第１のセンスアンプ駆動制御内部信号ＩＳＥ１はＬレベルのまま、センスアンプ回路は駆動されずに、ビット線ＢＬ０〜ＢＬ３１，／ＢＬ０〜／ＢＬ３１はＬレベルとなる。ロウデコーダ回路１０９では、初期化信号ＭＲＳＴＡがＨレベルになったのを受け、全てのロウアドレスデコード信号／ＲＤ０〜／ＲＤ６３が活性化レベルであるＬレベルになり、ワード線ドライバ回路１０８により全てのワード線ＷＬ０〜ＷＬ６３がＨレベルとなって、第１のメモリセルアレイブロック２００のメモリセル１００−１中のメモリセルアクセストランジスタ１０が導通状態になり、メモリセルキャパシタ１１にＬレベルが蓄積され、第１のメモリセルアレイブロック２００のメモリセル１００−１にはデータ０が書き込まれる。
【０１０７】
リセット期間が終了してリセット信号がＬレベルに変遷すると、初期化タイミング発生回路２０７中の遅延素子３７によって定まる期間後に第１の初期化信号ＭＲＳＴ１がＬレベルになる。
【０１０８】
リセット期間中に、通常動作に備えて第１のビット線プリチャージ制御信号ＰＲ１がＬレベルに、第１のセンスアンプ駆動制御信号ＳＥ１はＨレベルに変遷している。次に、第１の初期化信号ＭＲＳＴ１のＬレベルへの変化を受けてロウデコーダ回路１０９への初期化信号ＭＲＳＴＡもＬレベルになり、全てのワード線ＷＬ０〜ＷＬ６３がＬレベルになり、また、第１のプリチャージ電位発生回路２１３が作用し、第１のビット線プリチャージ電位内部信号ＩＢＰ１がプリチャージ電位１／２ＶＤＤに、第１のビット線プリチャージ制御内部信号ＩＰＲ１はＬレベルになり、さらに第１のセンスアンプ駆動制御信号制御回路２１４が作用し、第１のセンスアンプ駆動制御内部信号ＩＳＥ１はＨレベルとなり、第１のセンスアンプブロック２０２の駆動が開始し、第１のメモリセルアレイブロック２００の初期化は完了する。
【０１０９】
次に、第１の初期化信号ＭＲＳＴ１の活性開始より初期化タイミング発生回路２０７中の遅延素子３８によって定まる期間後に第２の初期化信号ＭＲＳＴ２がＨレベルになる。第２の初期化信号ＭＲＳＴ２がＨレベルの間、ロウデコーダ回路１０９への初期化信号ＭＲＳＴＡもＨレベルになる。
【０１１０】
第２の初期化信号ＭＲＳＴ２の変化を受けて、第２のプリチャージ電位発生回路２２３が作用し、第２のビット線プリチャージ電位内部信号ＩＢＰ２が１／２ＶＤＤレベルからＬレベルに切り替えられる。第２のビット線プリチャージ制御信号ＰＲ２はＨレベルであり、第２のビット線プリチャージ制御内部信号ＩＰＲ２もＨレベルの状態を保つため、ビット線のプリチャージレベルが１／２ＶＤＤからＬレベルに切り替えられる。また、第２のセンスアンプ駆動制御信号ＳＥ２はリセット開始時にはＬレベルに設定されており、第２のセンスアンプ駆動制御内部信号ＩＳＥ２はＬレベルのまま、センスアンプ回路は駆動されずに、ビット線ＢＬ３２〜ＢＬ６３，／ＢＬ３２〜ＢＬ６３はＬレベルとなる。ロウデコーダ回路１０９では、初期化信号ＭＲＳＴＡがＨレベルになったのを受け、全てのロウアドレスデコード信号／ＲＤ０〜／ＲＤ６３が活性化レベルであるＬレベルになり、ワード線ドライバ回路１０８により全てのワード線ＷＬ０〜ＷＬ６３がＨレベルとなって、第２のメモリセルアレイブロック２０１のメモリセル１００−１中のメモリセルアクセストランジスタ１０が導通状態になり、メモリセルキャパシタ１１にＬレベルが蓄積され、第２のメモリセルアレイブロック２０１のメモリセル１００−１にはデータ０が書き込まれる。
【０１１１】
第１の初期化信号ＭＲＳＴ１がＬレベルに変遷後、初期化タイミング発生回路２０７中の遅延素子３８によって定まる期間後に第２の初期化信号ＭＲＳＴ２がＬレベルになる。
【０１１２】
リセット期間中に、通常動作に備えて第２のビット線プリチャージ制御信号ＰＲ２がＬレベルに、第２のセンスアンプ駆動制御信号ＳＥ２はＨレベルに変遷している。次に、第２の初期化信号ＭＲＳＴ２のＬレベルへの変化を受けてロウデコーダ回路１０９への初期化信号ＭＲＳＴＡもＬレベルになり、全てのワード線ＷＬ０〜ＷＬ６３がＬレベルになり、また、第１のプリチャージ電位発生回路２１３が作用し、第２のビット線プリチャージ電位内部信号ＩＢＰ２がプリチャージ電位１／２ＶＤＤに、第２のビット線プリチャージ制御内部信号ＩＰＲ２はＬレベルになり、さらに第２のセンスアンプ駆動制御信号制御回路２２４が作用し、第２のセンスアンプ駆動制御内部信号ＩＳＥ２はＨレベルとなり、第２のセンスアンプブロック２０３の駆動が開始し、第２のメモリセルアレイブロック２０１の初期化は完了する。
【０１１３】
以上のような動作により、メモリセルアレイが複数のブロックからなる構成をもつ場合、それぞれのメモリセルアレイブロックに対応したメモリセル初期化信号を発生させ、全メモリセルアレイブロックを順に初期化することが可能になる。これにより、全メモリセルを一括で初期化する場合に比較して、初期化時の消費電流を少なくすることができる。
【０１１４】
（実施の形態４）
次に、本発明の実施の形態４における半導体装置について説明する。
【０１１５】
図８は、本発明の実施の形態４における半導体装置の構成を示すブロック図である。実施の形態１における図１と同じ構成部分には同じ符号を使用する。
【０１１６】
図８において、半導体基板上に、それぞれが互いに交差する６４本のワード線ＷＬｍ（ただし、ｍ＝０，１，２，…，６３とする）及び６４個のビット線対ＢＬｍ，／ＢＬｍと、各ワード線ＷＬｍ及び各ビット線対ＢＬｍ，／ＢＬｍの交差部に行列状にメモリセル１００−１が設けられた４Ｋのメモリセルアレイブロック１００が設置されている。メモリセル１００−１は、メモリセルアクセストランジスタ１０とメモリセルキャパシタ１１から構成されている。１０８はワード線ドライバ回路、１０７はロウデコーダ、１０６はロウアドレスバッファである。１１０−１は、Ｐ型トランジスタ１２，１３およびＮ型トランジスタ１４，１５からなるセンスアンプ回路であり、１１０は各ビット線対に対応したセンスアンプ回路１１０−１からなるセンスアンプブロックである。１１１−１はＮ型トランジスタ１８，１９，２０からなるビット線プリチャージ回路であり、１１１は各ビット線対に対応したビット線プリチャージ回路１１１−１からなるビット線プリチャージブロックである。１０３はセレクタ・コラムデコーダ、１０４はリードアンプ・ライトアンプ、１１２は初期化タイミング発生回路、１１９はビット線プリチャージ電源回路、１１３はプリチャージ電位発生回路、１１５はセンスアンプ駆動回路、１１４はセンスアンプ駆動制御信号制御回路、１１７はリフレッシュ制御回路、１１８はセレクタを示す。
【０１１７】
回路１１２，１１３，１１４，１１５は実施の形態１の構成と同じであるので、その説明は省略する。
【０１１８】
以下、回路１１７，１１８についての説明を行う。
【０１１９】
リフレッシュ制御回路１１７は、リフレッシュ制御信号ＲＥＦと、初期化タイミング発生回路１１２の出力であるメモリセル初期化信号ＭＲＳＴを入力とし、論理和回路４０の結果をセレクタ制御信号ＭＲＥＦとして出力し、セレクタ１１８へ受け渡している。ここでは、リフレッシュ制御回路１１７が請求項にいう“初期化信号を受けてリフレッシュ制御回路を活性化させる制御手段”に対応している。
【０１２０】
セレクタ１１８は、外部ロウアドレスと内部回路により発生されたリフレッシュアドレス、セレクタ制御信号ＭＲＥＦを入力とし、セレクタ制御信号ＭＲＥＦがＨレベルで活性化されているときはリフレッシュアドレスを選択し、セレクタ制御信号ＭＲＥＦがＬレベルで非活性化されているときはロウアドレスを選択し、ロウアドレスバッファ１０６へ受け渡している。ここでは、セレクタ１１８が請求項にいう“リフレッシュ制御回路から出力された制御信号によりワード線を選択する手段”に対応している。
【０１２１】
ロウアドレスバッファ１０６は、受け取ったロウアドレスまたはリフレッシュアドレスをロウデコーダ１０７に引渡し、ロウデコーダ１０７は受け取ったアドレスより、６４本のロウデコーダ信号中１本を選択してワード線ドライバ回路１０８へ入力する。ワード線ドライバ回路１０８は受け取ったワード線情報により選択されたワード線を活性化する。
【０１２２】
図９は、図８に示す半導体装置における、メモリセル初期化時のタイミング図である。
【０１２３】
以下、図９に従って、メモリセル初期化時の動作について説明する。
【０１２４】
まず、メモリの電源投入後、メモリのリセット信号ＲＳＴが活性化されＨレベルとなり、リセット期間が開始する。リセット信号ＲＳＴの活性化を受けて、メモリセル初期化信号ＭＲＳＴは、初期化タイミング発生回路１１２中の遅延素子３４によって定まる期間後にＨレベルへ変遷する。
【０１２５】
初期化信号ＭＲＳＴの変化を受けてプリチャージ電位発生回路１１３が作用し、ビット線プリチャージ電位内部信号ＩＢＰが１／２ＶＤＤレベルからＬレベルに切り替えられる。ビット線プリチャージ制御信号ＰＲはＨレベルであり、ビット線プリチャージ制御内部信号ＩＰＲもＨレベルの状態を保つため、ビット線のプリチャージレベルが１／２ＶＤＤからＬレベルに切り替えられる。また、センスアンプ駆動制御信号ＳＥはリセット開始時にはＬレベルに設定されており、センスアンプ駆動制御内部信号ＩＳＥはＬレベルのまま、センスアンプ回路は駆動されずに、ビット線ＢＬ〜ＢＬ６３、／ＢＬ０〜ＢＬ６３はＬレベルとなる。
【０１２６】
リフレッシュ制御回路１１７は、初期化信号ＭＲＳＴがＨレベルであるで、セレクタ制御信号ＭＲＥＦとしてＨレベルを出力し、セレクタ１１８はリフレッシュアドレスを選択し、ロウアドレスバッファ１０６へ引き渡す。ロウデコーダ１０７では、ロウアドレスバッファ１０６からリフレッシュアドレスを受け取り、６４本のロウデコーダ信号のうち１本をリフレッシュ動作時と同じ選択順序で活性化レベルであるＬレベルとしてワード線ドライバ回路１０８へ受け渡し、ワード線ドライバ回路１０８では選択されたワード線が順に活性化される。全ビット線対はＬレベルに設定されており、活性化されたワード線に接続するメモリセル１００−１中のメモリセルアクセストランジスタ１０が導通状態になって、メモリセルキャパシタ１１にＬレベルが蓄積され、メモリセル１００−１にはデータ０が書き込まれる。ワード線毎のメモリセル１００−１へのＬレベルの書き込みは、リフレッシュ動作の順序に従い、６４回実行される。
【０１２７】
次に、ロウアドレスストローブ信号／ＲＡＳがＬレベルへ変遷すると、論理積回路３５によりメモリセル初期化信号ＭＲＳＴはＬレベルになる。ここで、初期化信号ＭＲＳＴが変化する前に、通常動作に備えてビット線プリチャージ制御信号ＰＲがＬレベルに、センスアンプ駆動制御信号ＳＥはＨレベルに変遷している。
【０１２８】
次に、初期化信号ＭＲＳＴの変化を受けて、リフレッシュ制御回路１１７が出力するセレクタ制御信号ＭＲＥＦはリフレッシュ信号ＲＥＦと同電位レベルになる。また、プリチャージ電位発生回路１１３が作用し、ビット線プリチャージ電位内部信号ＩＢＰがプリチャージ電位１／２ＶＤＤに、ビット線プリチャージ制御内部信号ＩＰＲはＬレベルになり、さらにセンスアンプ駆動制御信号制御回路１１４が作用し、センスアンプ駆動制御内部信号ＩＳＥはＨレベルとなり、センスアンプ回路の駆動が開始し、メモリセルへの書き込みは終了する。
【０１２９】
以上のような動作により、既存の信号を利用して初期化のためのメモリセル初期化信号を発生させ、全ビット線対にＬレベルを設定し、メモリセル初期化信号を受けてリフレッシュ時と同じ選択順序でワード線を順に活性化させて、ワード線毎にメモリセル回路へ同時にＬレベル書き込みを行うことができる。これより、メモリセルの初期化に必要な時間を１リフレッシュサイクルに短縮することができる。ワード線は通常のリフレッシュサイクルと同様に１本ずつ活性化するので、初期化時の消費電力は小さくでき、また、リフレッシュ時と同じワード線の選択方法を共用することによって、ワード線選択についての回路設計工数や回路スペースを削減できる。
【産業上の利用可能性】
【０１３０】
本発明にかかる半導体装置は、ＤＲＡＭの全メモリセルを短期間に低消費電力で初期化する手段を有し、誤りビット検出・訂正（ＥＣＣ）回路を搭載したＤＲＡＭに必要なメモリセル初期化に有用である。また、ＤＲＡＭをディスプレイなど表示用に使用する場合に必要な全面黒表示や全面白表示など表示の初期化の用途にも有用である。他に、ＤＲＡＭをページメモリとして使用する際の、１ページ毎の書き込みデータの消去にも応用できる。また、製造時にメモリ回路に対して行われる標準的な試験であるバーンイン試験でも、全てのメモリセルに一律同じデータを書き込むことが必要であり、メモリセルを初期化する手段を応用できる。
【図面の簡単な説明】
【０１３１】
【図１】本発明の実施の形態１における半導体装置の構成を示すブロック図
【図２】図１におけるロウデコーダ回路１０９の構成図
【図３】実施の形態１の半導体装置におけるメモリセル初期化時のタイミング図
【図４】本発明の実施の形態２における半導体装置の構成を示すブロック図
【図５】図４におけるフィジカル変換回路１１６の構成図
【図６】本発明の実施の形態３における半導体装置の構成を示すブロック図
【図７】実施の形態３の半導体装置におけるメモリセル初期化時のタイミング図
【図８】本発明の実施の形態４における半導体装置の構成を示すブロック図
【図９】実施の形態４の半導体装置におけるメモリセル初期化時のタイミング図
【図１０】従来例１のＤＲＡＭの構成を示すブロック図
【符号の説明】
【０１３２】
１００  メモリセルアレイブロック
１０１，１１０  センスアンプブロック
１０２，１１１  ビット線プリチャージブロック
１０３，２０６  セレクタ・コラムデコーダ（列選択回路）
１０４  リードアンプ・ライトアンプ
１０５  コラムアドレスバッファ
１０６  ロウアドレスバッファ
１０７  ロウデコーダ
１０８  ワード線ドライバ回路（ワード線駆動回路）
１０９  ロウデコーダ回路
１１２，２０７  初期化タイミング発生回路
１１３  プリチャージ電位発生回路
１１４  センスアンプ駆動制御信号制御回路
１１５  センスアンプ駆動回路
１１６  フィジカル変換回路
１１７  リフレッシュ制御回路
１１８  セレクタ
１１９  ビット線プリチャージ電源回路
２００  第１のメモリセルアレイブロック
２０１  第２のメモリセルアレイブロック
２０２  第１のセンスアンプブロック
２０３  第２のセンスアンプブロック
２０４  第１のビット線プリチャージブロック
２０５  第２のビット線プリチャージブロック
２１３  第１のプリチャージ電位発生回路
２１４  第１のセンスアンプ駆動制御信号制御回路
２１５  第１のセンスアンプ駆動回路
２２３  第２のプリチャージ電位発生回路
２２４  第２のセンスアンプ駆動制御信号制御回路
２２５  第２のセンスアンプ駆動回路
ＲＳＴ  リセット信号
／ＲＡＳ  ロウアドレスストローブ信号
ＭＲＳＴ  メモリセル初期化信号
ＭＲＳＴ１  第１のメモリセル初期化信号
ＭＲＳＴ２  第２のメモリセル初期化信号
ＢＰ  ビット線プリチャージ電位
ＩＢＰ  ビット線プリチャージ電位内部信号
ＩＢＰ１  第１のビット線プリチャージ電位内部信号
ＩＢＰ２  第２のビット線プリチャージ電位内部信号
ＰＲ  ビット線プリチャージ制御信号
ＰＲ１  第１のビット線プリチャージ制御信号
ＰＲ２  第２のビット線プリチャージ制御信号
ＩＰＲ  ビット線プリチャージ制御内部信号
ＩＰＲ１  第１のビット線プリチャージ制御内部信号
ＩＰＲ２  第２のビット線プリチャージ制御内部信号
ＳＥ  センスアンプ駆動制御信号
ＳＥ１  第１のセンスアンプ駆動制御信号
ＳＥ２  第２のセンスアンプ駆動制御信号
ＩＳＥ  センスアンプ駆動制御内部信号
ＩＳＥ１  第１のセンスアンプ駆動制御内部信号
ＩＳＥ２  第２のセンスアンプ駆動制御内部信号
ＷＬｍ  ワード線
ＢＬｍ，ＢＬｎ，ＢＬｋ  ビット線
／ＢＬｍ，／ＢＬｎ，／ＢＬｋ  ビット相補線
Ａ０，／Ａ０  ロウアドレス信号
／ＲＤ０〜／ＲＤ６３  ロウアドレスデコード信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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