(57)【要約】【課題】半導体素子の製造工程においてＨＤＰによるトランジスタゲート酸化膜の劣化を防止する方法を提供する。【解決手段】本発明は、半導体素子の製造工程における高密度プラズマによるトランジスタゲート酸化膜の劣化を防止する方法に関し、ゲート電極１２の形成後他の配線との絶縁のため必須的に用いられるＨＤＰ酸化膜１６の表面に不純物を注入し、ＨＤＰ酸化膜１６の表面特性を変更させてＨＤＰ酸化膜１６の劣化の原因である紫外線を散乱させることにより、紫外線がゲート絶縁酸化膜を透過することを効果的に防止することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体素子の基板上にゲート電極を形成する段階と、
前記ゲート電極全体の上部に層間絶縁膜を形成する段階と、
前記層間絶縁膜に不純物を注入する段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記層間絶縁膜は、高密度プラズマ法により蒸着された酸化膜または窒化膜であることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記不純物はＡｓ、Ｐ、Ｂ、ＢＦ2、ＢＦ、Ｓｉ及びＧｅからなる群から選択されることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記不純物の濃度は、１ｅ17／ｃｍ3〜１ｅ22／ｃｍ3であることを特徴とする請求項１または３に記載の半導体素子の製造方法。
【請求項５】
前記不純物の注入は、イオン注入法で行われるか、前記不純物が含まれた酸化膜を蒸着して引続き拡散させる方法で行われることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項６】
前記不純物の注入工程は前記層間絶縁膜の形成直後に行われるか、集積工程の構成に従い以後の前記層間絶縁膜を蒸着する直前に行われることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項７】
前記不純物注入は１０００Å以下の深さで行われることを特徴とする請求項１に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関し、特に高密度プラズマ（High Density Plasma：以下、ＨＤＰと記す）によるトランジスタゲート酸化膜の劣化を防止する方法に関する。より詳しくは、ゲート電極の形成後他の配線との絶縁のため必須的に用いられる層間絶縁膜の表面に不純物を注入し、層間絶縁膜の表面特性を変更させて層間絶縁膜の劣化の原因である紫外線を散乱させることにより、紫外線がゲート絶縁酸化膜を透過することを効果的に防止することができる方法に関する。
【背景技術】
【０００２】
ＨＤＰ工程はプラズマのパワーが高く、これに伴い必然的に紫外線（ＵＶ）を発生させる。ＵＶは基本的に特定の波長範囲を有しており、これは約２００〜８００ｎｍの範囲である。光の波長と保有したエネルギーの大きさに関するプランクの法則（Plank's Law）によれば、保有したエネルギー（Ｅ）は周波数に比例する（Ｅ＝ｈν；ｈ＝プランク定数、ν＝光の周波数）。このとき、周波数νは波長に反比例するので、Ｅは光の波長が短いほど大きくなる。したがって、２００〜８００ｎｍ波長のＵＶは約５ｅＶで１.５ｅＶ程度のエネルギーを有することになる。このようなエネルギーがシリコン基板に至ることになると、電子と空孔の対（Electron-Hole Pair）が形成されるが、これはシリコンのバンドギャップ（Band-Gap）エネルギーが１.１ｅＶであるので、これより大きいエネルギーが注入されるとき発生する一般的な現象である。形成された電子は、再びゲート酸化膜に固着しながら酸化膜の特性を劣化させることになる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来の技術は、このようなＨＤＰのプラズマ誘導損傷（Plasma Induced Damage：以下、ＰＩＤと記す）またはプラズマ誘導放射損傷（Plasma Induced Radiation Damage：以下、ＰＩＲＤと記す）を制御するための特別な方案がなく、ＨＤＰの使用を抑制するか、またはＰＩＤを低減させるためプラズマのパワーを低減させる方法が用いられたが、これはＨＤＰ使用の利点である均一な蒸着能力を減少させることにより後続工程で回路線の短絡を誘発させるという問題点があった。
【０００４】
最近は、トランジスタの形成後非晶質シリコン薄膜を蒸着し、この薄膜がＰＩＤまたはＰＩＲＤがゲート酸化膜を劣化させる現象を抑制する方案が考案されたが、これもまた後続工程で配線間の連結のためのコンタクトを形成する工程を１回の食刻工程で形成することができず、さらに非晶質シリコン薄膜による配線間の短絡現象が発生する可能性があるとの問題点がある。
【０００５】
そこで、本発明は、上記従来の問題を考慮してなされたものであり、半導体素子の製造工程において、ゲート電極の形成後他の配線との絶縁のため必須的に用いられる層間絶縁膜の表面に不純物を注入し、層間絶縁膜の表面特性を変更させて層間絶縁膜の劣化の原因である紫外線を散乱させることにより、紫外線がゲート絶縁酸化膜を透過することを効果的に防止することのできる半導体素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
前記課題を解決するために、請求項１記載の発明は、半導体素子の製造方法において、半導体素子の基板上にゲート電極を形成する段階と、前記ゲート電極全体の上部に層間絶縁膜を形成する段階と、前記層間絶縁膜に不純物を注入する段階と、を含むことを特徴とする。
【０００７】
請求項２記載の発明は、請求項１に記載の半導体素子の製造方法において、前記層間絶縁膜は、高密度プラズマ法により蒸着された酸化膜または窒化膜であることを特徴とする。
【０００８】
請求項３記載の発明は、請求項１に記載の半導体素子の製造方法において、前記不純物はＡｓ、Ｐ、Ｂ、ＢＦ2、ＢＦ、Ｓｉ及びＧｅからなる群から選択されることを特徴とする。
【０００９】
請求項４記載の発明は、請求項１または３に記載の半導体素子の製造方法において、前記不純物の濃度は、１ｅ17／ｃｍ3〜１ｅ22／ｃｍ3であることを特徴とする。
【００１０】
請求項５記載の発明は、請求項１に記載の半導体素子の製造方法において、前記不純物の注入は、イオン注入法で行われるか、前記不純物が含まれた酸化膜を蒸着して引続き拡散させる方法で行われることを特徴とする。
【００１１】
請求項６記載の発明は、請求項１に記載の半導体素子の製造方法において、前記不純物の注入工程は前記層間絶縁膜の形成直後に行われるか、集積工程の構成に従い以後の前記層間絶縁膜を蒸着する直前に行われることを特徴とする。
【００１２】
請求項７記載の発明は、請求項１に記載の半導体素子の製造方法において、前記不純物の注入は１０００Å以下の深さで行われることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、非常に高いアンテナ比においてもＰＩＤによるゲート酸化膜の劣化現象が表われないので、集積回路の製造工程時に収率を向上させることができ、さらにゲート酸化膜の劣化によるＨＣＤ（Hot Carrier Degradation）等の信頼性の劣化も防止することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明を詳しく説明する。なお、本発明は、以下の実施の形態に限定されることなく、本発明の趣旨を逸脱しない範囲において、種々の改良並びに設計の変更を行っても良い。
【００１５】
本発明では、半導体素子の基板上にゲート電極を形成する段階と、前記のゲート電極全体の上部に層間絶縁膜を形成する段階と、前記の層間絶縁膜に不純物を注入する段階とを含む半導体素子の製造方法を提供する。
【００１６】
前記の層間絶縁膜はＨＤＰ法により蒸着された酸化膜または窒化膜で、ＨＤＰ酸化膜であるのがさらに好ましい。
【００１７】
前記の不純物注入はイオン注入（ion implantation）法で行うか、不純物が含まれた酸化膜を蒸着して引続き拡散させる方法で行われ、このうちプラズマイオン注入工程（plasma source ion implantation）で行うのがより好ましい。
【００１８】
このとき、前記の不純物にはＡｓ、Ｐ、Ｂ、ＢＦ2、ＢＦ、ＳｉまたＧｅを用いることができ、注入される不純物の濃度は１ｅ17／ｃｍ3〜１ｅ22／ｃｍ3であり、注入される深さは１０００Å以下であるのが好ましい。
【００１９】
一方、前記不純物の注入工程は層間絶縁膜の形成直後に行われることもあるが、集積工程の構成によって層間絶縁膜の蒸着直前に行われても本発明の効果を得ることができる。
【００２０】
次に、本発明に係る半導体素子の製造方法において、ＨＤＰ工程による酸化膜の劣化を制御するため、ＨＤＰ工程で必然的に発生するＵＶがゲート電極上に蒸着された酸化膜を通過できないよう酸化膜の表面特性を変化させる方法を説明する。
【００２１】
図１では、本発明に係る半導体素子の製造方法の一例を図式的に示している。
【００２２】
先ず、半導体素子を形成するための幾多の要素が形成された基板１０上にポリシリコンとタングステンシリサイド等のシリサイドが積層された多数のゲート電極１２を形成する。次に、基板１０とゲート電極１２の接触界面にゲート酸化膜（図示省略）を形成した後、後続工程の自己整合食刻等によるゲートの損失を防止するため前記のゲート電極１２上にハードマスク絶縁膜１４を形成する。
【００２３】
次いで、ゲート電極１２の側壁に窒化膜等のスペーサ（図示省略）を形成した後、全体構造の上部に層間絶縁膜のＨＤＰ酸化膜１６を蒸着させる。
【００２４】
次に、イオン注入工程により不純物を注入することにより、ＨＤＰ酸化膜１６の表面の化学状態を変化させた不純物が注入された酸化膜１８を形成する。
【００２５】
このとき、不純物が注入された酸化膜１８に存在する不純物がＨＤＰ工程で発生するＵＶを散乱させ、ＵＶが絶縁膜のＨＤＰ酸化膜１６を透過することを抑制させる。
【００２６】
以上のように、本発明によれば、非常に高いアンテナ比においてもＰＩＤによるゲート酸化膜の劣化現象が表われないので、集積回路の製造工程時に収率を向上させることができ、さらにゲート酸化膜の劣化によるＨＣＤ（Hot Carrier Degradation）等の信頼性の劣化も防止することができる。
【実施例】
【００２７】
次に、実施例を挙げることにより、本発明をさらに具体的に説明する。なお、本発明は、以下の実施例に限定されるものではない。
【００２８】
本発明と従来の技術の効果を比較するため、ＰＩＤ影響を分析するため一般に用いられるアンテナテストパターン（Antenna Test Pattern）で測定された結果を図２及び図３に示した。すなわち、図２及び図３には測定対象であるゲート酸化膜の面積対ＰＩＤの伝達を受けるゲートの面積を意味するアンテナ比（Antenna Ratio：Ａ.Ｒ.）と、１３０００倍から別途のアンテナゲートが存在しないテストパターン（「Ｒｅｆ」）が示されている。
【００２９】
測定は、ゲートに３Ｖを印加してシリコン基板に流れる漏洩電流を測定した。ゲート酸化膜の厚さは３７Åで、ＰＩＤに非常に敏感な厚さを採用して実験した。ゲート電極の形成後ＰＩＤ効果と係わりのない低圧化学蒸着法を用いて絶縁酸化膜を蒸着し、引続きＨＤＰ酸化膜を蒸着した後テストパターンを測定するための各種の配線工程を進めてから測定した。
【００３０】
測定の結果、アンテナ比と比例し酸化膜を通過して流れる漏洩電流の量が増加することが分かり、５０％の累積分布でＲｅｆ条件と、アンテナ比３３３倍の条件では１.０ｐＡ以下の漏洩電流が発生し、アンテナ比１３０００倍の条件では１０ｎＡの漏洩電流が発生することが分かった（図２を参照）。
【００３１】
一方、本発明に係る方法を適用した結果、アンテナ比に係わりなく全ての累積分布で１.０ｐＡ以下の電流を示しており（図３を参照）、これは注入された不純物が絶縁酸化膜の表面付近でＵＶの透過を抑制する層を形成したためである。
【図面の簡単な説明】
【００３２】
【図１】本発明に係る半導体素子の製造工程を示す図式図である。
【図２】従来の工程を適用させた場合、ゲート酸化膜（厚さ３７Å）のアンテナテストパターンの測定結果を示すグラフである。
【図３】本発明に係る工程を適用させた場合、ゲート酸化膜（厚さ３７Å）のアンテナテストパターンの測定結果を示すグラフである。
【符号の説明】
【００３３】
１０  半導体基板
１２  ゲート電極
１４  ハードマスク絶縁膜
１６  ＨＤＰ酸化膜
１８  不純物が注入された酸化膜
【図１】
2005183919.tif 000003
【図２】
2005183919.tif 000004
【図３】
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