(57)【要約】【課題】磁性体記憶装置において、メモリセルへのデータ書込時に過剰書込電流が流れるのを防止する。【解決手段】書込電流を伝達する電流供給線（１０）のプリチャージ電圧レベルを、ビット線（ＢＬ＜０＞−ＢＬ＜Ｎ＞）のプリチャージ電圧と同一レベルに設定する。データ書込時、電流供給線の寄生容量（Ｃｐ）の蓄積電荷が少なくともビット線へ流れるのを防止することができ、応じて、少なくともビット線へ過剰書込電流が流れるのを防止することができる。【選択図】        図２
2005025893.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配列され、各々が記憶データに従って物理的状態が変化する素子を含む複数のメモリセル、
各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続される複数のビット線、
非選択状態のビット線を所定のプリチャージ電圧に維持するビット線プリチャージ回路、
前記複数のビット線に共通に配置され、データ書込時、選択ビット線に流れる電流を伝達する電流伝達線、
データ書込時、少なくともアドレス信号に従って、前記電流伝達線と選択列のビット線とを結合するビット線選択回路、および
前記電流伝達線に結合され、データ書込時、該選択ビット線と前記電流伝達線との間で電流を流し、かつ前記データ書込時以外のときに前記電流伝達線を前記ビット線プリチャージ電圧と同一電位にプリチャージする電流供給回路を備える、不揮発性記憶装置。
【請求項２】
前記電流供給回路は、プリチャージ時においては第１の電源電圧レベルに前記電流伝達線をプリチャージし、かつ前記データ書込時においては、前記第１の電源電圧と異なる第２の電源電圧を供給する電源と前記電流伝達線の間で電流を流す、請求項１記載の不揮発性記憶装置。
【請求項３】
前記電流供給回路は、少なくとも書込みデータに従ってＰチャネル絶縁ゲート型電界効果トランジスタにより前記電流伝達線に電流を供給し、前記プリチャージ動作時においては、前記電流伝達線を接地電圧レベルにプリチャージする、請求項１記載の不揮発性記憶装置。
【請求項４】
前記電流供給回路は、少なくとも書込みデータに従ってＮチャネル絶縁ゲート型電界効果トランジスタにより前記電流伝達線から電流を接地ノードへ放電し、前記プリチャージ動作時においては、前記電流伝達線を電源電圧レベルにプリチャージする、請求項１記載の不揮発性記憶装置。
【請求項５】
前記電流供給回路は、
定電流を発生する定電流発生回路と、
書込データに従って前記電流伝達線と前記定電流発生回路とを結合する第１の電流駆動素子と、
前記書込みデータに従って前記電流伝達線を前記ビット線プリチャージ電圧と同一電圧レベルにプリチャージする第２の電流駆動素子を備える、請求項１記載の不揮発性記憶装置。
【請求項６】
前記ビット線選択回路は、列選択信号と書込みデータとに従って、指定された列に対応して配置されるビット線を前記電流伝達線に結合する、請求項１記載の不揮発性記憶装置。
【請求項７】
前記ビット線選択回路は、前記ビット線に対応して配置され、それぞれが、書込データと列選択信号とに従って前記電流伝達線の電流を対応の列に対応して配置されるビット線に供給するビット線ドライブ回路を備える、請求項１記載の不揮発性記憶装置。
【請求項８】
前記電流供給回路は、
第１の電流ドライブ素子と、
前記第１の電流ドライブ素子の駆動電流を電圧に変換する電流／電圧変換素子と、
基準電圧と前記電流／電圧変換素子の生成する電圧とを比較し、該比較結果に従って前記第１の電流ドライブ素子の駆動電流量を調整する比較回路と、
前記比較回路の出力信号に従って前記電流伝達線に対する駆動電流が設定される電流生成回路とを備える、請求項１記載の不揮発性記憶装置。
【請求項９】
前記電流生成回路は、
前記比較回路の出力信号に従って駆動電流量が設定される第２の電流駆動素子と、
書込データに従って前記第２の電流駆動素子の駆動電流を前記電流伝達線に選択的に伝達する電流供給素子と、
前記書込データに従って前記電流供給素子と相補的に導通状態となり、導通時前記電流伝達線をプリチャージ電位に維持するプリチャージ素子を含む、請求項８記載の不揮発性記憶装置。
【請求項１０】
前記電流供給回路は、
基準電圧を発生する回路と、
前記電流伝達線に対する駆動電流を生成する電流駆動素子と、
前記基準電流を測定し、該測定結果に従って前記電流駆動素子の駆動電流量を設定する電流調整回路を備える、請求項１記載の不揮発性記憶装置。
【請求項１１】
前記電流駆動素子は、複数の並列に配列されるトランジスタを備え、
前記電流調整回路は、前記基準電圧と参照電圧とを比較する比較回路と、
前記比較回路の出力信号に従って前記複数のトランジスタを選択的に動作可能状態に設定するデコード回路を備える、請求項１０記載の不揮発性記憶装置。
【請求項１２】
前記デコード回路は、書込データと前記比較回路の出力信号とに従って前記複数のトランジスタを選択的に導通状態に選択する、請求項１１記載の不揮発性記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、データを不揮発的に記憶する不揮発性記憶装置に関し、特に、記憶媒体の物理的状態をデータに応じて変化させることにより、データを記憶する不揮発性記憶装置に関する。より特定的には、この発明は、記憶媒体として磁性体膜を利用する磁性体記憶装置に関する。
【０００２】
【従来の技術】
不揮発的にデータを記憶する集積化された記憶装置として、ＭＲＡＭ（マグネティック・ランダム・アクセス・メモリ）が知られている。このＭＲＡＭにおいては、データを記憶するために、磁性体薄膜が利用される。メモリセル構造としては、ＭＴＪ（マグネティック・トンネル・ジャンクション；磁気トンネル接合）を利用するＭＴＪセルと、ＴＭＲ（トンネル・マグネット・レジスタンス；トンネル磁気抵抗）効果を利用するＴＭＲセルがある。
【０００３】
ＭＴＪセルにおいては、データ記憶部に、一定方向の固定磁化方向を有する固定磁気層と、トンネルバリア絶縁膜を介して固定磁気層と対向して配置され、その磁化方向が書込データに応じて設定される自由磁気層とが設けられる。この磁気トンネル接合部の電気抵抗値が、固定磁気層と自由磁気層との間の磁化方向の相対関係に応じて変化する。固定磁気層の磁化方向と自由磁気層の磁化方向とが同一の場合には、両者の磁化方向が異なる場合に比べてその電気的抵抗が小さくなる。
【０００４】
したがって、データ読出時、ＭＴＪメモリセルを流れる電流の大きさを検知することにより、記憶データを読出すことができる。
【０００５】
データ書込時においては、ＭＴＪセルにおいて、通常、書込ワード線に一定方向の電流を流し、またビット線に書込データに応じた方向に電流を流す。これらの書込みワード線電流およびビット線電流が誘起する磁界により、自由磁気層の磁化方向が設定される。通常、書込ワード線およびビット線は直交する方向に配置され、これらの直交磁界の合成磁界により、自由磁気層の磁化方向が決定される。
【０００６】
ＴＭＲセルのデータ記憶部においては、反強磁性体層により形成される一定の固定磁界を有する固定磁気層と、書込データに応じてその磁化方向が設定される自由磁気層と、これらの固定磁気層および自由磁気層の間に形成されるトンネルバリア絶縁膜とが設けられる。このＴＭＲセルにおいても、データ記憶部の抵抗値が、ＭＴＪセルの場合と同様、自由磁気層および固定磁気層の磁化方向の相対関係に従って設定される。したがって、このＴＭＲセルにおいても、データ読出時、ＴＭＲセルを介して流れる電流の大きさを検知することにより、データの読出を行なうことができる。データ書込時においては、ビット線および書込ワード線を流れる電流が誘起する磁界により、自由磁気層の磁化方向を設定する。
【０００７】
このような磁気抵抗効果を利用するメモリセルの構成は、たとえば、特許文献１（特開２００２−３４３０７７号公報）に示されている。
【０００８】
【特許文献１】
特開２００２−３４３０７７号公報
【０００９】
【発明が解決しようとする課題】
ＭＲＡＭセルにデータを書込むためには、ビット線および書込ワード線に電流を流す。ビット線は、メモリセル列に対応して配置され、各々に対応の列のＭＲＡＭセルの磁気抵抗素子（ＴＭＲ素子またはＭＴＪ素子）が金属配線を介して接続する。書込ワード線は、通常、メモリセル行に対応して配置され、選択時、一定方向の電流を流し、一定方向の磁界を誘起する。
【００１０】
これらのビット線および書込ワード線電流の誘起磁界の合成磁界により、選択ＭＲＡＭセルの磁気抵抗素子の磁化方向が設定される。誘起磁界が小さければ、ＭＲＡＭセルの磁化方向を変更することができず、正確なデータの書込を行なうことができない。一方、誘起磁界が大きすぎる場合には、隣接セルなどの近傍セルに、リーク磁界によりデータの書換が行なわれるという磁気ディスターバンスが発生する。
【００１１】
したがって、データ書込時、ビット線および書込ワード線には、定電流回路からの定電流が供給され、一定の大きさの磁界を誘起させることが行なわれる。上述の特許文献１の構成においては、共通データ線の一端に定電流回路を含むデータ書込回路が配置され、共通データ線が、相補データ線対で構成される。選択列のビット線へ、このデータ書込回路の定電流回路からの電流が供給される。選択列のビット線へ供給される電流の方向は、書込データに応じて設定される。選択列のビット線について一方端から他方端に書込データに応じた電流が流れるように、相補データ線が選択ビット線両端にそれぞれ結合され、これらの相補データ線の電位が書込みデータに応じて設定される構成が一例として示される。この接続制御により、選択ビット線には、書込データに応じて右から左または左から右方向に電流が流れる。
【００１２】
特許文献１においては、書込電流を低減するために、書込ワード線とアクセストランジスタが接続するソース線とを２次元的に重なり合うように配置し、書込ワード線およびソース線をデータ書込時接続する。書込ワード線およびソース線の両者からの磁界を利用して誘起磁界を大きくし、応じて書込電流を低減する。また、別の構成として、ビット線およびソース線を重なり合うように配置して、ＭＲＡＭセルの磁気抵抗素子に対する誘起磁界を強くすることなどが行なわれている。
【００１３】
この特許文献１の構成において、ビット線は、接地電圧または電源電圧にプリチャージされる。しかしながら、この特許文献１においては、データ書込時の電流を低減する点については考慮されているものの、プリチャージビット線に対するデータバスを介してのデータ書込回路からのリーク電流の問題およびデータバス線の寄生容量の蓄積電荷によるデータ書込時の過剰電流（ピーク電流）による誤書込などの交流的な問題については検討されていない。
【００１４】
また、上述の特許文献１の構成の他に、ビット線両側に書込ドライバを配置する構成が用いられる場合もある。この構成においては、通常、一定電流をビット線に供給するためには、ビット線は、接地電圧レベルにプリチャージされる。書込ドライバに対し共通に定電流回路からの電流伝達線が電流源として配置される。選択ビット線に対して配置される両端の書込ドライバが、書込データに従ってビット線を電源電圧レベルおよび接地電圧レベルに駆動する。電流伝達線は、複数の書込ドライバに共通に設けられており、したがって、その寄生容量は大きい。ビット線をこの書込ドライバを介して駆動する場合、寄生容量からの電荷と定電流回路からの電流がともに書込ドライバを介してビット線に供給され、過剰電流がビット線駆動初期時に流れる。この寄生容量の電荷が消費された後は、定電流回路からの定電流が供給される。しかしながら、このような過剰電流が流れた場合大きな磁界が誘起され、通常ビット線が誘起する磁界は、ＭＲＡＭセルの磁気抵抗素子の磁化容易軸方向の磁界であり、常に短時間で、データの書換が行なわれ、隣接セルなどの近傍のメモリセルの誤書込が生じる。
【００１５】
すなわち、データ書込初期時の過剰電流により、過大磁界が誘起されると、隣接セルなどの近傍の非選択メモリセルへのリーク磁界によるデータ書込が生じるという磁気ディスターバンスの問題が生じる。
【００１６】
書込ワード線についても、同一の定電流回路からの定電流が、書込ワード線ドライバに供給されており、同様の過剰電流に起因する問題が生じる。
【００１７】
それゆえ、この発明の目的は、正確にデータを書込むことのできる不揮発性記憶装置を提供することである。
【００１８】
この発明の他の目的は、磁気ディスターバンスを生じさせることなく正確にデータを書込むことのできる磁性体記憶装置を提供することである。
【００１９】
【課題を解決するための手段】
この発明に従う不揮発性記憶装置は、行列状に配列され、各々が記憶データに従って物理的状態が変化する素子を含む複数のメモリセルと、各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続される複数のビット線と、非選択状態のビット線を所定の電圧レベルのプリチャージ電圧に維持するビット線プリチャージ回路と、複数のビット線に共通に配置され、データ書込時、選択ビット線に流れる電流を伝達する電流伝達線と、データ書込時少なくともアドレス信号に従って選択列のビット線と電流伝達線とを結合するビット線選択回路と、電流伝達線に結合され、データ書込時、電流伝達線と選択ビット線との間で電流を流し、かつデータ書込以外時には、電流伝達線をビット線プリチャージ電圧と同一電位にプリチャージする電流供給回路を含む。
【００２０】
ビット線プリチャージ電位と電流伝達線を、同一電位にプリチャージすることにより、電流伝達線の寄生容量が大きい場合においても、選択列のビット線は、この寄生容量の充電電位と同一方向にその電圧レベルが変化するため、寄生容量からの電荷がビット線に流れるのを防止することができ、応じて、過剰電流がビット線に流れるのを防止することができる。
【００２１】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従う不揮発性記憶装置のデータ書込に関連する部分の構成を概略的に示す図である。図１において、不揮発性記憶装置は、行列状に配列される複数のメモリセルを有するメモリセルアレイ１と、外部からの行アドレス信号ＲＡをデコードし、メモリセルアレイ１の行を指定する行選択信号を生成する行デコーダ２と、外部からの列アドレス信号ＣＡをデコードし、メモリセルアレイ１の列を選択する列選択信号ＣＳＬを生成する列デコーダ３と、行デコーダ２からの行選択信号に従ってメモリセルアレイ１の選択行に対応する書込ワード線または読出ワード線を選択状態へ駆動するワード線ドライブ回路４と、データ書込時、外部からの書込データＤＩＮに従って相補内部書込データＤＡＴＡおよび／ＤＡＴＡを生成する書込バッファ６と、データ書込時、列デコーダ３からの列選択信号ＣＳＬと内部書込データＤＡＴＡおよび／ＤＡＴＡに従って選択列に対応して配置されるビット線へ書込電流を供給するビット線書込ドライブ回路７ａおよび７ｂを含む。
【００２２】
ビット線書込ドライブ回路７ａおよび７ｂは、ビット線の両側に対向して配置され、データ書込時に、内部書込データＤＡＴＡ、／ＤＡＴＡに応じた方向に、選択列のビット線に電流を供給する。
【００２３】
ビット線書込ドライブ回路７ａおよび７ｂと、ワード線ドライブ回路４に含まれる書込ワード線ドライブ回路へは、定電流回路５からの定電流が電流伝達線１０を介して供給される。この電流伝達線１０上の電圧を、制御回路８からのタイミング信号ＴＭに従ってダイナミックに変更し、電流伝達線１０の寄生容量の蓄積電荷による過剰電流が生じるのを防止する。電流伝達線１０上の電圧は、ビット線書込みドライブ回路７ａおよび７ｂのハイ側電源電圧であっても良く、また、ロー側電源電圧であっても良い。
【００２４】
制御回路８は、外部からのコマンドＣＭＤに従って内部動作タイミング信号を生成し、図１においては、定電流回路５へ与えられるタイミング制御信号ＴＭと、書込バッファ６へ与えられる書込イネーブル信号ＷＥを代表的に示す。書込バッファ６は、この書込イネーブル信号ＷＥの活性化時、外部からの書込データＤＩＮに従って相補内部書込データＤＡＴＡおよび／ＤＡＴＡを生成する。
【００２５】
図２は、図１に示す不揮発性記憶装置のメモリセルアレイ１、ビット線書込ドライブ回路７ａおよび７ｂ、および定電流回路５の構成を概略的に示す図である。図２を参照して、メモリセルアレイ１において、メモリセルＭＣが行列状に配列され、メモリセルＭＣの各列に対応してビット線ＢＬが配置され、また、メモリセルＭＣの各行に対応して書込ワード線および読出ワード線が配置される。図２においては、１行のメモリセルＭＣに対応して配置される書込ワード線ＷＷＬおよび読出ワード線ＲＷＬを代表的に示す。書込ワード線ＷＷＬは、データ書込時、ワード線書込ドライバＷＷＤにより電源電圧レベルへ駆動されて書込電流を供給する。読出ワード線ＲＷＬは、データ読出時、選択状態（電源電圧レベル）へ駆動される。
【００２６】
メモリセルＭＣは、磁性体薄膜で構成され、記憶データに従ってその抵抗値が設定される可変抵抗素子ＶＲＥと、読出ワード線ＲＷＬが選択状態のとき導通し、可変抵抗素子ＶＲＥをソース線ＳＬに結合するアクセストランジスタＡＴＲを含む。このソース線ＳＬは、接地電圧に固定されてもよく、またデータ読出時、接地電位に列選択信号に従って結合されてもよい。メモリセルＭＣの構成は、データ書込時に、ビット線書込電流およびワード線書込電流による誘起磁界により、可変抵抗素子ＶＲＥの抵抗値を変更する構成であれば、任意である。
【００２７】
メモリセルＭＣの各列に対応してビット線ＢＬ＜ｎ：０＞（ＢＬ＜０＞−ＢＬ＜ｎ＞）が配置される。ビット線ＢＬ＜０＞−ＢＬ＜ｎ＞それぞれに対して、ビット線プリチャージ回路ＢＰＣが設けられる。ビット線プリチャージ回路ＢＰＣは、それぞれ、対応の列選択信号ＣＳＬ（ＣＳＬ＜０＞−ＣＳＬ＜ｎ＞）をインバータＩＶを介してゲートに受けて導通するｎチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）ＱＮ２を含む。ビット線プリチャージ回路ＢＰＣにおけるＮチャネルＭＯＳトランジスタＱＮ２は、導通時、対応のビット線を接地電圧ＧＮＤに結合する。
【００２８】
ビット線書込ドライブ回路７ａおよび７ｂは、ビット線ＢＬ＜０＞−ＢＬ＜ｎ＞それぞれに対応して設けられるビット線書込ドライバＢＷＤを含む。このビット線書込ドライバＢＷＤは、それぞれ、内部書込データＤＡＴＡまたは／ＤＡＴＡと対応の列選択信号ＣＳＬ（ＣＳＬ＜０＞−ＣＳＬ＜ｎ＞）に従って定電流回路５から供給される電流を、対応のビット線へ流す。ビット線ドライブ回路７ａおよび７ｂに対して接地電圧ＧＮＤが、常時、他方動作電源電圧として供給される。
【００２９】
電流伝達線１０は、これらのビット線書込ドライブ回路７ａおよび７ｂに含まれるビット線書込ドライバＢＷＤに共通に結合され、これらのビット線書込ドライバＢＷＤに対して共通にハイ側電源電圧Ｖ＿ｖｄｄを供給し、応じて、選択列のビット線に定電流を供給する。
【００３０】
定電流回路５は、定電流源ＣＣＲ１と、電源ノードと定電流源ＣＣＲ１の間に結合されかつそのゲートが定電流源ＣＣＲ１に結合されるＰチャネルＭＯＳトランジスタＱＣ１と、電源ノードに結合され、ＭＯＳトランジスタＱＣ１とカレントミラー回路を構成するＰチャネルＭＯＳトランジスタＱＣ２と、ＭＯＳトランジスタＱＣ２と電流伝達線１０の間に結合されかつそのゲートにタイミング制御信号ＴＭを受けるＰチャネルＭＯＳトランジスタＱＰ１と、電流伝達線１０と接地ノードの間に接続されかつそのゲートにタイミング制御信号ＴＭを受けるＮチャネルＭＯＳトランジスタＱＮ１を含む。
【００３１】
タイミング制御信号ＴＭは、データ書込時、Ｌレベルに設定され、それ以外のときには、Ｈレベルに設定される。したがって、データ書込以外の動作モードのプリチャージ時においては、電流伝達線１０は、ＭＯＳトランジスタＱＮ１により放電され、この電流伝達線１０上の電圧Ｖ＿ｖｄｄは、接地電圧レベルとなり、電流伝達線１０に存在する寄生容量Ｃｐに対しては電荷は蓄積されない。この寄生容量Ｃｐは、配線容量および電流伝達線１０に接続されるビット線ドライブ回路のＭＯＳトランジスタの接合容量などにより形成される。
【００３２】
データ書込時においては、タイミング制御信号ＴＭがＬレベルとなり、ＭＯＳトランジスタＱＰ１およびＱＣ２を介して電流伝達線１０に定電流が供給され、電流伝達線１０上の電圧Ｖ＿ｖｄｄが、そのプリチャージ電圧（接地電圧レベル）から徐々に上昇する。この電流伝達線１０上の電圧Ｖ＿ｖｄｄのレベル上昇時、応じて寄生容量Ｃｐも充電される。選択列のビット線の電位変化方向と電流伝達線１０の電圧変化方向は同じであり、応じて、選択ビット線への寄生容量Ｃｐからの蓄積電荷の流入が防止され、過剰電流がデータ書込初期時に選択ビット線において発生するのを防止することができる。
【００３３】
図３は、図２に示すビット線書込ドライバＢＷＤの構成の一例を示す図である。図３において、ビット線書込ドライバＢＷＤは、対応の列選択信号ＣＳＬ＜ｉ＞を受けるインバータＧ１と、列選択信号ＣＳＬ＜ｉ＞と内部書込データＤＡＴＡ（または／ＤＡＴＡ）を受けるＮＡＮＤゲートＧ２と、インバータＧ１の出力信号と内部書込データＤＡＴＡ（または／ＤＡＴＡ）を受けるＮＯＲゲートＧ３と、ＮＡＮＤゲートＧ２の出力信号がＬレベルのとき導通し、電流伝達線１０から対応のビット線ＢＬに電流を供給するＰチャネルＭＯＳトランジスタＱＰ３と、ＮＯＲゲートＧ３の出力信号がＨレベルのとき導通し、導通時、ビット線ＢＬから接地ノードへ電流を放電するＮチャネルＭＯＳトランジスタＱＮ３を含む。
【００３４】
このビット線書込ドライバＢＷＤは、図１に示すビット線書込ドライブ回路７ａに含まれる場合には、内部書込データＤＡＴＡを受け、図２に示すビット線書込ドライブ回路７ｂに含まれる場合には、補の内部書込データ／ＤＡＴＡを受ける。
【００３５】
列選択信号ＣＳＬ＜ｉ＞は、図１に示す列デコーダ３により、選択時、Ｈレベルへ駆動される。寄生容量Ｃｐは、ビット線ドライバＢＷＤのＭＯＳトランジスタＱＰ３のソースの接合容量などにより形成される。電流伝達線１０が、ビット線書込ドライバＢＷＤに共通に結合されるため、寄生容量Ｃｐの容量値も大きくなる。
【００３６】
図３には、ビット線ＢＬに対して設けられるビット線プリチャージ回路ＢＰＣを合わせて示す。このビット線プリチャージ回路ＢＰＣは、列選択信号ＣＳＬ＜ｉ＞をインバータＩＶを介してゲートに受けるＮチャネルＭＯＳトランジスタＱＮ２を含む。したがって、ビット線ＢＬが非選択状態のときには、インバータＩＶの出力信号はＨレベルであり、ＭＯＳトランジスタＱＮ２により、非選択ビット線は、接地電圧レベルに維持される。
【００３７】
図４は、図２および図３に示す構成の動作を示す信号波形図である。以下、図４を参照して、この発明の実施の形態１における不揮発性記憶装置のデータ書込時の動作について説明する。
【００３８】
時刻ｔ１以前においては、図１に示す制御回路８からのタイミング制御信号ＴＭはＨレベルであり、図２に示す定電流回路５において、ＭＯＳトランジスタＱＮ１がオン状態、ＭＯＳトランジスタＱＰ１がオフ状態である。したがって、電流伝達線１０上の電圧Ｖ＿ｖｄｄが、接地電圧ＧＮＤレベルである。また、列選択信号ＣＳＬ＜０＞−ＣＳＬ＜ｎ＞は、すべてＬレベルである。したがって、図３に示すビット線書込みドライバＢＷＤにおいて、ＮＡＮＤゲートＧ２の出力信号はＨレベル、ＮＯＲゲートＧ３の出力信号はＬレベルであり、ＭＯＳトランジスタＱＰ３およびＱＮ３はともにオフ状態にある。この状態において、インバータＩＶの出力信号はＨレベルであり、ビット線プリチャージ回路ＢＰＣにおいて、ＭＯＳトランジスタＱＮ２がオン状態であり、ビット線ＢＬは、接地電圧ＧＮＤレベルに維持される。
【００３９】
時刻ｔ１においてデータ書込サイクルが始まると、図１に示す制御回路８が、外部からのコマンドＣＭＤに従って、タイミング制御信号ＴＭをＬレベルに立下げる。また、図１に示す行デコーダ２および列デコーダ３がそれぞれアドレス信号ＲＡおよびＣＡに従ってデコード動作を行なう。列アドレス信号ＣＡに従って、図１に示す列デコーダ３からの列選択信号ＣＳＬのうち、選択列に対応する列選択信号ＣＳＬ＜ｉ＞がＨレベルに立上がる。また、図１に示す書込バッファ６が、書込データＤＩＮに従って内部書込データＤＡＴＡおよび／ＤＡＴＡを生成する。
【００４０】
タイミング制御信号ＴＭがＨレベルからＬレベルに立下がると、図２に示す定電流回路５において、ＭＯＳトランジスタＱＰ１がオン状態、ＭＯＳトランジスタＱＮ１がオフ状態となる。したがって、電流伝達線１０へ、ＭＯＳトランジスタＱＣ２およびＱＰ１を介して電流が供給され、電流伝達線１０上の電圧Ｖ＿ｖｄｄの電圧レベルが接地電圧レベルＧＮＤから徐々に上昇する。一方、列選択信号ＣＳＬ＜ｉ＞がＨレベルとなると、インバータＩＶの出力信号がＬレベルとなり、ビット線プリチャージ回路ＢＰＣにおいて、ＭＯＳトランジスタＱＮ２がオフ状態となり、ビット線ＢＬのプリチャージが完了する。内部書込データＤＡＴＡ（または／ＤＡＴＡ）がＨレベルのとき、ビット線書込ドライバＢＷＤにおいてＮＡＮＤゲートＧ２の出力信号がＬレベル、ＮＯＲゲートＧ３の出力信号がＬレベルとなり、ビット線ＢＬへ、ＭＯＳトランジスタＱＰ３を介して電流伝達線１０からの電流が供給され、ビット線電流ｉＢＬが流れる。内部書込データＤＡＴＡ（または／ＤＡＴＡ）がＬレベルのときには、ＮＡＮＤゲートＧ２の出力信号がＨレベル、ＮＯＲゲートＧ３の出力信号がＨレベルとなり、ビット線ＢＬがＭＯＳトランジスタＱＮ３を介して接地ノードに結合される。したがって、ビット線ＢＬ両側に設けられたビット線書込ドライバＢＷＤに従って、書込データに応じた方向にビット線電流ｉＢＬが流れる。
【００４１】
ビット線ＢＬへの電流伝達線１０からの電流供給時、ビット線ＢＬの電圧レベルも、そのプリチャージ電圧レベルから中間電圧Ｖｍレベルに上昇する。ビット線電流ｉＢＬが流れるときには、図２に示す寄生容量Ｃｐの充電が並行して行なわれており、寄生容量Ｃｐの蓄積電荷がビット線ＢＬに対して流入するのを防止することができ、応じて、ビット線ＢＬに対する書込電流ｉＢＬの過剰電流（ピーク電流）の発生を防止することができる。
【００４２】
ビット線ＢＬ上の書込電流ｉＢＬが一定レベルとなると、安定に一定の書込磁界を発生することができ、正確にデータの書込を、磁気ディスターバンスを生じさせることなく行なうことができる。
【００４３】
時刻ｔ２においてデータ書込動作が完了すると、列選択信号ＣＳＬ＜ｉ＞がＬレベルへ立下がり、またタイミング制御信号ＴＭがＨレベルとなる。応じて、再び定電流回路５がプリチャージ状態へ復帰し、ＭＯＳトランジスタＱＮ１により電流伝達線１０が接地電圧レベルに駆動され、また、ビット線書込ドライバＢＷＤにおいてはＭＯＳトランジスタＱＰ３およびＱＮ３がともにオフ状態となり、ビット線電流ｉＢＬの供給は停止される。ビット線ＢＬは、列選択信号ＣＳＬ＜ｉ＞の非選択状態への移行に応答して、ビット線プリチャージ回路ＢＰＣにより接地電圧ＧＮＤレベルにプリチャージされる。
【００４４】
このプリチャージ状態において、電流伝達線１０上の電圧Ｖ＿ｖｄｄは、接地電圧ＧＮＤレベルであり、ビット線ＢＬのプリチャージ電圧と同じ電圧レベルである。したがって、ビット線書込ドライバＢＷＤにおいて、ＭＯＳトランジスタＱＰ３を介して電流伝達線１０からビット線ＢＬへリーク電流（サブスレショルド電流；オフリーク電流）が流れることはなく、定電流回路５における消費電流を低減することができる。特に、電流伝達線１０は、図２に示すようにビット線書込ドライブ回路７ａおよび７ｂに各ビット線に対して設けられるビット線書込ドライバＢＷＤに共通に結合されており、プリチャージ状態時におけるビット線書込ドライバＢＷＤのオフリーク電流を低減することにより、スタンバイサイクル時の消費電流を低減することができる。
【００４５】
［変更例］
図５は、この発明の実施の形態１の変更例の構成を示す図である。この図５に示す構成においては、定電流回路５は、電流伝達線２０上の電圧Ｖ＿ｇｎｄを、スタンバイサイクル時電源電圧ＶＤＤレベルにプリチャージし、データ書込時、この電流伝達線２０を接地電圧方向に向かって放電する。したがって、ビット線書込ドライブ回路７ａおよび７ｂは、この電流伝達線２０上の電圧Ｖ＿ｇｎｄを、ロー側電源電圧として供給され、ハイ側電源電圧ＶＤＤは、常時、これらのビット線書込ドライブ回路７ａおよび７ｂへ供給される。
【００４６】
定電流回路５は、電源ノードに結合されて一定の電流を供給する定電流源ＣＣＲ２と、定電流源ＣＣＲ２と接地ノードとの間に接続されかつそのゲートが定電流源ＣＣＲ２に結合されるＮチャネルＭＯＳトランジスタＱＣ３と、電源ノードと電流伝達線２０の間に接続されかつそのゲートにタイミング制御信号／ＴＭを受けるＰチャネルＭＯＳトランジスタＱＰ４と、電流伝達線２０に結合されかつそのゲートにタイミング制御信号／ＴＭを受けるＮチャネルＭＯＳトランジスタＱＮ４と、ＭＯＳトランジスタＱＮ４と接地ノードの間に接続されかつそのゲートがＭＯＳトランジスタＱＣ３のゲートに接続されるＮチャネルＭＯＳトランジスタＱＣ４を含む。
【００４７】
ＭＯＳトランジスタＱＣ３およびＱＣ４がカレントミラー回路を構成し、タイミング制御信号ＴＭＺがＨレベルのときに、定電流源ＣＣＲ２が駆動する定電流に対応する電流を、電流伝達線２０から放電する。この電流伝達線２０には、寄生容量Ｃｐｇが存在する。
【００４８】
ビット線書込ドライバＢＷＤのロー側電源電圧Ｖ＿ｇｎｄを、スタンバイサイクル時、電源電圧ＶＤＤにプリチャージするため、応じて、ビット線プリチャージ電圧を、ハイ側電源電圧ＶＤＤに設定する。このため、ビット線プリチャージ回路ＢＰＣは、対応の列選択信号ＣＳＬ＜ｉ＞の非選択時導通し、対応のビット線ＢＬ＜ｉ＞へ電源電圧ＶＤＤを供給するＰチャネルＭＯＳトランジスタＱＰ５で構成される。
【００４９】
メモリセルＭＣの構成およびアレイ構成は、先の実施の形態１と同様である。
図６は、図５に示すビット線書込ドライバＢＷＤの構成を示す図である。図６に示すビット線書込ドライバＢＷＤは、以下の点が、図３に示すビット線書込ドライバＢＷＤと、その構成が異なる。すなわち、ビット線ＢＬを接地電圧方向へ放電するＮチャネルＭＯＳトランジスタＱＮ６のソースが、電流伝達線２０に結合され、ロー側電源電圧Ｖ＿ｇｎｄを受ける。ビット線ＢＬを充電するＰチャネルＭＯＳトランジスタＱＰ６は、そのソースが電源電圧ＶＤＤを供給する電源ノードに結合され、常時、電源電圧ＶＤＤを受ける。ＭＯＳトランジスタＱＰ６のゲートにＮＡＮＤゲートＧ２の出力信号が与えられ、ＭＯＳトランジスタＱＮ６のゲートにＮＯＲゲートＧ３の出力信号が与えられる。図６に示すビット線書込ドライバＢＷＤの他の構成は、図３に示すビット線書込ドライバＢＷＤの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００５０】
スタンバイサイクル時においては、列選択信号ＣＳＬ＜ｉ＞がＬレベルであるため、ＭＯＳトランジスタＱＰ６およびＱＮ６は、ともにオフ状態である。電流伝達線２０上のロー側電源電圧Ｖ＿ｇｎｄは、電源電圧ＶＤＤレベルにプリチャージされる。また、ビット線プリチャージ回路ＢＰＣにおいては、ＭＯＳトランジスタＱＰ５により、ビット線ＢＬが、電源電圧ＶＤＤレベルにプリチャージされる。したがって、ＭＯＳトランジスタＱＰ６およびＱＮ６がともにオフ状態の時に、これらのソースおよびドレインの電圧は同じ電圧レベルであり、ＭＯＳトランジスタＱＰ６およびＱＮ６のオフリーク電流を低減でき、スタンバイ電流を低減することができる。
【００５１】
図７は、この図５および図６に示す回路の動作を示す信号波形図である。以下、図７を参照して、図５および図６に示す構成のデータ書込時の動作について説明する。
【００５２】
時刻ｔ１以前においては、スタンバイサイクル時であり、タイミング制御信号ＴＭＺはＬレベルであり、また列選択信号ＣＳＬ＜ｉ＞も非選択状態のＬレベルである。図５に示す定電流回路５においては、ＭＯＳトランジスタＱＰ４かオン状態、ＭＯＳトランジスタＱＮ４がオフ状態であり、電流伝達線２０が、電源電圧ＶＤＤレベルにプリチャージされ、また寄生容量Ｃｐｇも、電源電圧ＶＤＤレベルにプリチャージされる。ビット線書込ドライバＢＷＤにおいては、ＭＯＳトランジスタＱＰ６およびＱＮ６がともにオフ状態にある。ビット線プリチャージ回路ＢＰＣにおいては、列選択信号ＣＳＬ＜ｉ＞がＬレベルであるため、ＰチャネルＭＯＳトランジスタＱＰ５がオン状態にあり、ビット線ＢＬは、電源電圧ＶＤＤレベルにプリチャージされる。
【００５３】
時刻ｔ１においてデータ書込サイクルが始まる。タイミング制御信号ＴＭＺがＨレベルへ立上がり、また選択列に対応する列選択信号ＣＳＬ＜ｉ＞がＨレベルへ駆動される。図５に示す定電流回路５において、ＭＯＳトランジスタＱＰ４がオフ状態、ＭＯＳトランジスタＱＮ４がオン状態となり、ＭＯＳトランジスタＱＮ４およびＱＣ４が、電流伝達線２０を定電流源ＣＣＲ２が決定する電流量で放電し、電流伝達線２０上の電圧Ｖ＿ｇｎｄの電圧レベルが低下する。
【００５４】
ビット線プリチャージ回路ＢＰＣにおいては、選択列の列選択信号ＣＳＬ＜ｉ＞がＨレベルに立上がるため、ＭＯＳトランジスタＱＰ５がオフ状態となり、ビット線ＢＬに対するプリチャージ動作が停止する。ビット線書込ドライバＢＷＤが、内部書込データＤＡＴＡ（または／ＤＡＴＡ）に従って、ＭＯＳトランジスタＱＰ６およびＱＮ６の一方をオン状態へ駆動する。内部書込データＤＡＴＡがＬレベルのときには、ＮＯＲゲートＧ３の出力信号がＨレベル、ＮＡＮＤゲートＧ２の出力信号がＨレベルとなり、ビット線ＢＬがＭＯＳトランジスタＱＮ６を介して電流伝達線２０に結合され、ビット線ＢＬから電流伝達線２０へ電流が放電される。このビット線ＢＬの放電電流量は、図５に示す定電流回路５の駆動電流量によって決定される。
【００５５】
したがって、時刻ｔ１からのデータ書込サイクル開始直後においては、ビット線ＢＬは、その電圧レベルが、プリチャージレベルの電源電圧ＶＤＤから電流伝達線２０上の電圧Ｖ＿ｇｎｄの電圧レベルの低下とともに一定の放電量で低下し、ビット線ＢＬ上の書込電流ｉＢＬのピーク電流は十分に抑制される。このビット線ＢＬのビット線書込ドライバＢＷＤによる充放電は内部書込データＤＡＴＡおよび／ＤＡＴＡに従って行なわれると、ビット線ＢＬの電圧レベルが、中間電圧Ｖｍｇレベルに到達する。中間電圧Ｖｍｇの電圧レベルは、ビット線書込ドライバＢＷＤのＭＯＳトランジスタＱＰ６の電流供給能力と定電流回路５のＭＯＳトランジスタＱＮ４およびＱＣ４の放電電流量により決定される。
【００５６】
時刻ｔ２において、データ書込が完了すると、選択状態の列選択信号ＣＳＬ＜ｉ＞がＬレベルに立下がり、またタイミング制御信号ＴＭＺがＬレベルに立下がる。これにより、再び、電流伝達線２０が、中間電圧Ｖｍｇから電源電圧ＶＤＤレベルに、ＭＯＳトランジスタＱＰ４により駆動され、電流伝達線２０の寄生容量Ｃｐｇが、したがって、電源電圧ＶＤＤレベルにプリチャージされる。また、ビット線書込ドライバＢＷＤにおいて、ＭＯＳトランジスタＱＰ６およびＱＮ６がともにオフ状態となり、ビット線書込電流ｉＢＬが停止する。ビット線ＢＬは、再びビット線プリチャージ回路ＢＰＣにより、電源電圧ＶＤＤレベルにプリチャージされる。
【００５７】
従って、ビット線書込ドライバＢＷＤのロー側電源電圧を、プリチャージ時にハイ側電源電圧レベルに設定し、データ書込時に、このロー側電源電圧Ｖ＿ｇｎｄを一定の電流量で駆動することにより、ハイ側電源電圧ＶＤＤを供給する電源線に大きな寄生容量が存在しても、定電流回路５が規定する電流量でビット線を駆動することができ、ビット線に過剰電流がデータ書込初期時に流れるのを防止することができる。
【００５８】
［変更例２］
図８は、この発明の実施の形態１の変更例２の構成を概略的に示す図である。図８においては、メモリセル行に対応して書込ワード線ＷＷＬ０−ＷＷＬｍが配置される。これらの書込ワード線ＷＷＬ０−ＷＷＬｍそれぞれに対応して、書込ワード線ドライバＷＷＤ０−ＷＷＤｍが設けられる。これらの書込ワード線ドライバＷＷＤ０−ＷＷＤｍは、それぞれ電流伝達線３０に共通に結合され、データ書込時、この電流伝達線３０から電流を供給され、対応の書込ワード線へ電流を供給する。書込ワード線ＷＷＬ０−ＷＷＬｍは、それぞれ、接地電圧レベルに維持される。
【００５９】
この電流伝達線３０へは、定電流回路５０からの定電流がデータ書込時供給される。この定電流回路５０は、図２に示す定電流回路５と同様の構成を有し、タイミング制御信号ＴＭに従って、この電流伝達線３０上の電圧を、接地電圧レベルにプリチャージし、かつデータ書込時、内部にこれら定電流源により定電流を供給する。したがって、この図８に示す構成においても、書込ワード線ドライバＷＷＤ０−ＷＷＤｍは、電流伝達線３０からデータ書込時電流を供給されて、選択時、対応の書込ワード線へ電流を供給するため、データ書込開始時、その電流伝達線３０の大きな寄生容量Ｃｐａ（書込みワードドライバのトランジスタの接合容量などにより形成される）からの電荷が定電流回路５０からの定電流と合わせて供給され、書込ワード線に過剰電流が流れ、大きな書込磁界が誘起される可能性がある。この場合、定電流回路５０が、タイミング制御信号ＴＭに従って電流伝達線３０を接地電圧レベルにプリチャージし、その後、電流伝達線３０へ定電流を供給する構成とすることにより、選択書込ワード線への書込ワード線ドライバを介しての過剰電流供給は防止される。
【００６０】
なお、書込ワード線ＷＷＬ０−ＷＷＬｍは、接地電圧レベルに固定されているとしている。しかしながら、この書込ワード線ＷＷＬ０−ＷＷＬｍの構成は、種々の構成、たとえば特許文献１に示される構成が利用されてもよい。いずれの場合においても、書込行に対応する書込ワード線に、データ書込時、定電流回路５０からの定電流が供給される。
【００６１】
この定電流回路５０は、その一部（定電流源およびカレントミラー回路）は、図２に示す定電流回路５と共用されてもよい。
【００６２】
以上のように、この発明の実施の形態１に従えば、ビット線書込ドライバを介してビット線書込電流を選択ビット線へ供給する電流伝達線のプリチャージ電圧レベルを、ビット線のプリチャージ電圧レベルと同じ電圧レベルに設定しており、データ書込サイクル開始直後に、この電流伝達線の寄生容量の蓄積電荷がビット線へ流入するのを防止することができ、応じて、ピーク電流を低減でき、正確に、ビット線ＢＬに一定の大きさの書込電流を供給して、データの書込を行なうことができる。
【００６３】
また、ビット線プリチャージ電圧と、電流伝達線のプリチャージ電圧を同じ電圧レベルに設定することにより、ビット線書込ドライバにおけるドライブＭＯＳトランジスタにおけるオフリーク電流を、そのソースおよびドレイン電圧と同じとすることにより防止でき、スタンバイサイクル時の消費電流を低減することができる。
【００６４】
［実施の形態２］
図９は、この発明の実施の形態２に従う不揮発性記憶装置の全体の構成を概略的に示す図である。この図９に示す構成において、メモリセルアレイ１の列方向（ビット線）の両側に、列デコーダ３からの列選択信号群ＣＳＬに従ってメモリセルアレイ１の選択列のビット線を書込データバスＩＯＷおよびＺＩＯＷにそれぞれ結合する書込列選択回路６０ａおよび６０ｂが設けられる。書込み列選択回路６０ａおよび６０ｂは、メモリセルアレイ１の列方向の両側に対向して配置される。書込データバスＩＯＷおよびＺＩＯＷは、内部書込データＤＡＴＡおよび／ＤＡＴＡに応答するプリチャージ回路６２ａおよび６２ｂにより、ビット線プリチャージ電位と同じ電圧レベルにプリチャージされる。
【００６５】
この書込データバスＩＯＷおよびＺＩＯＷは、電流スイッチ回路６４ａおよび６４ｂを介して定電流回路６８に結合される。定電流回路６８は、その構成は、後に説明するが、カレントミラー回路で構成され、常時、その出力部の定電流出力線６６に一定の大きさの電流を供給する。
【００６６】
図９に示す不揮発性記憶装置の他の構成は、図１に示す不揮発性記憶装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００６７】
内部書込データＤＡＴＡおよび／ＤＡＴＡは、書込バッファ６により、スタンバイサイクル時、Ｈレベルに設定され、データ書込時、外部からの書込データＤＩＮに応じた論理レベルに設定される。データＤＩＮおよびＤＡＴＡ、／ＤＡＴＡは、多ビットデータであっても良い。書込みデータバスＩＯＷ／ＩＯＷが、書込みデータビット数に応じたビット幅に設定される。
【００６８】
プリチャージ回路６２ａおよび６２ｂは、相補内部書込データＤＡＴＡおよび／ＤＡＴＡに従って、書込データバスＩＯＷおよびＺＩＯＷを、メモリセルアレイ１のビット線のプリチャージ電位と同一電位にプリチャージする。スタンバイサイクル時、電流スイッチ回路６４ａおよび６４ｂは非導通状態であり、定電流回路６８の出力電流線６６と書込データバスＩＯＷおよびＺＩＯＷは分離される。データ書込時、プリチャージ回路６２ａおよび６２ｂの一方が、プリチャージ電位状態を維持し、他方が、プリチャージ電圧源から対応の書込データバスを分離する。この場合、電流スイッチ回路６４ａおよび６４ｂにより、定電流回路６８からの定電流が供給される（充電および放電両者を含む）。したがって、内部書込データバスは、ビット線プリチャージ電位と同じ電圧レベルから変化するために、選択ビット線へのデータ書込時の過剰電流を抑制することができる。
【００６９】
図１０は、図９に示す不揮発性記憶装置の１ビットのデータ書込に関連する部分の構成を示す図である。図１０において、メモリセルアレイ１が、書込みデータビットに対応してサブアレイＳＵＢに分割される。このサブアレイＳＵＢにおいて、ビット線ＢＬ＜０＞−ＢＬ＜ｎ＞が、図示しないメモリセルの各列に対応して配置される。ビット線ＢＬ＜０＞−ＢＬ＜ｎ＞それぞれに対応して、ビット線プリチャージ回路ＢＰＣが配置される。このビット線プリチャージ回路ＢＰＣとしては、図１０においては、ビット線ＢＬ＜２＞に対して設けられるビット線プリチャージ回路の構成を具体的に示す。このビット線プリチャージ回路ＢＰＣは、対応の列選択信号ＣＳＬ＜ｉ＞の反転信号に従って対応のビット線ＢＬ＜ｉ＞を接地ノードに結合するＮチャネルＭＯＳトランジスタＱＮ５を含む。すなわち、非選択状態（プリチャージ状態）のビット線ＢＬ＜ｉ＞は、接地電圧レベルにプリチャージされる。
【００７０】
書込列選択回路６０ａは、ビット線ＢＬ＜０＞−ＢＬ＜ｎ＞それぞれに対応して設けられ、対応の列選択信号ＣＳＬ＜０＞−ＣＳＬ＜ｎ＞の選択時、対応のビット線ＢＬ＜０＞−ＢＬ＜ｎ＞をローカル書込データ線ＬＩＯＷに結合するＮチャネルＭＯＳトランジスタＱＮ０−ＱＮｎを含む。このローカル書込データ線ＬＩＯＷは、図９に示す書込データバスＩＯＷに含まれる。ローカル書込データ線ＬＩＯＷには、ＭＯＳトランジスタＱＮ０−ＱＮｎの接合容量などによる寄生容量Ｃｐｗａが接続する。
【００７１】
書込列選択回路６０ｂは、ビット線ＢＬ＜０＞−ＢＬ＜ｎ＞それぞれに対応して設けられ、対応の列選択信号ＣＳＬ＜０＞−ＣＳＬ＜ｎ＞の選択時、対応のビット線ＢＬ＜０＞‐ＢＬ＜ｎ＞を補のローカル書込データ線ＺＬＩＯＷに結合するＮチャネルＭＯＳトランジスタＺＱＮ０−ＺＱＮｎを含む。補の書込データ線ＺＬＩＯＷは、図９に示す書込データバスＺＩＯＷに含まれる。補のローカル書込データ線ＺＬＩＯＷに対して、ＭＯＳトランジスタＺＱＮ０−ＺＱＮｎの接合容量などによる寄生容量Ｃｐｗｂが接続する。
【００７２】
プリチャージ回路６２ａは、内部書込データＤＡＴＡに従ってローカル書込データ線ＬＩＯＷを接地ノードに結合するＮチャネルＭＯＳトランジスタＱＮＤを含む。プリチャージ回路６２ｂは、補の内部書込データ／ＤＡＴＡに従って補のローカル書込データ線ＺＬＩＯＷを接地ノードに結合するＮチャネルＭＯＳトランジスタＺＱＮＤを含む。
【００７３】
電流スイッチ回路６４ａは、内部書込データＤＡＴＡに従って選択的にローカル書込データ線ＬＩＯＷを定電流出力線６６に結合するＰチャネルＭＯＳトランジスタＱＰＤを含む。電流スイッチ回路６４ｂは、補の内部書込データ／ＤＡＴＡに従って補のローカル書込データ線ＺＬＩＯＷを定電流出力線６６に結合するＰチャネルＭＯＳトランジスタＺＱＰＤを含む。
【００７４】
定電流回路６８は、接地ノードに結合される定電流源ＣＣＲ３と、定電流源ＣＣＲ３と電源ノードとの間に結合されかつそのゲートが定電流源ＣＣＲ３に結合されるＰチャネルＭＯＳトランジスタＱＣ５と、電源ノードと定電流出力線６６の間に接続されかつそのゲートがＭＯＳトランジスタＱＣ５のゲートに接続されるＰチャネルＭＯＳトランジスタＱＣ６を含む。ＭＯＳトランジスタＱＣ５およびＱＣ６はカレントミラー回路を構成し、定電流出力線６６に電流を供給し、その電圧レベルを電源電圧ＶＤＤレベルに維持する。
【００７５】
図１１は、図１０に示す構成の動作を示す信号波形図である。以下、図１１を参照して、図１０に示す構成の１ビットのデータ書込時の動作について説明する。
【００７６】
時刻ｔ１以前はスタンバイ状態であり、内部書込データＤＡＴＡおよび／ＤＡＴＡはともにＨレベルである。プリチャージ回路６２ａおよび６２ｂにおいて、ＭＯＳトランジスタＱＮＤおよびＺＱＮＤがともにオン状態となり、一方、電流スイッチ回路６４ａおよび６４ｂにおいては、ＭＯＳトランジスタＱＰＤおよびＺＱＰＤがオフ状態となる。したがって、ローカル書込データ線ＬＩＯＷおよびＺＬＩＯＷは、プリチャージ用のＭＯＳトランジスタＱＮＤおよびＺＱＮＤにより、接地電圧ＧＮＤレベルにプリチャージされる。また、ビット線ＢＬ＜０＞−ＢＬ＜ｎ＞においては、ビット線プリチャージ回路ＢＰＣにおいてＭＯＳトランジスタＱＮ５がオン状態となり、それぞれ、接地電圧レベルにプリチャージされる。
【００７７】
時刻ｔ１において書込サイクルが始まり、内部書込データＤＴＡＴおよび／ＤＡＴＡが、書込データＤＩＮ（図９参照）に従って相補データ信号となり、データの書込が開始される。今、内部書込データＤＡＴＡがＨレベル、補の内部書込データ／ＤＡＴＡがＬレベルの場合には、プリチャージ回路６２ｂにおいてＭＯＳトランジスタＺＱＮＤがオフ状態となり、一方、電流スイッチ回路６４ｂにおいてＭＯＳトランジスタＺＱＰＤがオン状態となる。電流スイッチ回路６４ａにおいては、ＭＯＳトランジスタＱＰＤはオフ状態となり、プリチャージ回路６２ａのＭＯＳトランジスタＱＮＤがオン状態である。したがって、ローカル書込データ線ＬＩＯＷは、接地電圧レベルに維持され、補のローカル書込データ線ＺＬＩＯＷには、ＭＯＳトランジスタＺＱＰＤを介して定電流回路６８から定電流が供給され、その電圧レベルが上昇する。
【００７８】
列選択動作により、列選択信号ＣＳＬ＜ｉ＞が選択状態へ駆動されると、書込み列選択回路において、対応のＭＯＳトランジスタＱＮｉおよびＺＱＮｉがオン状態となり、ビット線ＢＬｉに電流が流れる。上述のように、内部書込データＤＡＴＡがＨレベルのときには、補のローカル書込データ線ＺＬＩＯＷからローカル書込データ線ＬＩＯＷに向かって電流が流れる。この電流供給時、寄生容量Ｃｐｗｂを充電しつつビット線へ電流が供給されるため、書込開始直後のピーク電流を十分に抑制することができる。書込データが逆の場合には、ＭＯＳトランジスタＱＮＤおよびＺＱＰＤがオフ状態、ＭＯＳトランジスタＱＰＤおよびＺＱＮＤがオン状態となり、ローカル書込データ線ＬＩＯＷへ、定電流回路６８からの定電流が供給され、補のローカル書込データ線ＺＬＩＯＷが、接地電圧レベルに維持される。したがって、この場合には、ローカル書込データ線ＬＩＯＷから補のローカル書込データ線ＺＬＩＯＷに電流が流れる。この場合においても、寄生容量Ｃｐｗａの充電を行ないつつビット線への書込電流の供給が行なわれ、ピーク電流の発生は防止することができる。データ書込時においては、定電流出力線６６に結合されるローカル書込みデータ線の電圧レベルが、安定化時、定電流回路６８の駆動電流とビット線の放電経路の駆動電流トに従って決定される中間電圧Ｖｍｗに維持される。
【００７９】
図１２は、図１０に示す書込バッファ６の構成の一例を示す図である。図１２においては、１ビットの書込バッファの部分を代表的に示す。図１２において、書込バッファ６は、データ書込を指示する書込イネーブル信号ＷＥを受けるインバータ７０と、外部からの書込データＤＩＮと書込イネーブル信号ＷＥとを受けて補の内部書込データ／ＤＡＴＡを生成するＮＡＮＤゲート７１と、インバータ７０の出力信号と外部からの書込データＤＩＮを受けるＮＯＲゲート７２と、ＮＯＲゲート７２の出力信号を反転して内部書込データＤＡＴＡを生成するインバータ７３を含む。
【００８０】
図１３は、図１２に示す書込バッファ６の動作を示す信号波形図である。以下、図１３を参照して、図１２に示す書込バッファ６の動作について説明する。
【００８１】
時刻ｔ３以前は、スタンバイサイクル時であり、書込イネーブル信号ＷＥはＬレベルである。したがって、ＮＡＮＤ回路７１からの補の内部書込データ／ＤＡＴＡはＨレベルである。同様、インバータ７０の出力信号がＨレベルであり、ＮＯＲゲート７２の出力信号がＬレベルとなる。したがって、インバータ７３からの内部書込データＤＡＴＡも同様、Ｈレベルである。
【００８２】
時刻ｔ３において書込サイクルが始まると、書込イネーブル信号ＷＥがＨレベルに立上がる。この書込イネーブル信号ＷＥがＨレベルに立上がると、ＮＡＮＤゲート７１が、インバータとして動作し、外部からの書込データＤＩＮを反転して補の内部書込データ／ＤＡＴＡを生成する。一方、インバータ７０の出力信号がＬレベルとなり、同様ＮＯＲゲート７２が、インバータとして動作し、このＮＯＲゲート７２およびインバータ７３により、書込データＤＩＮと同じ論理レベルの内部書込データＤＡＴＡが生成される。したがって、書込データＤＩＮがＨレベルのときには、書込データＤＡＴＡおよび／ＤＡＴＡが、それぞれＨレベルおよびＬレベルとなり、逆に、書込データＤＩＮがＬレベルのときには、内部書込データＤＡＴＡおよび／ＤＡＴＡが、それぞれＬレベルおよびＨレベルとなる。
【００８３】
スタンバイサイクル時にＨレベルに設定される内部書込データＤＡＴＡおよび／ＤＡＴＡを、プリチャージ制御および電流経路設定用信号として利用することにより、余分の制御信号を用いることなく、ローカル書込データ線の電圧レベルを設定することができ、書込データに応じた方向にビット線に書込電流を流すことができる。また、内部書込データをメモリアレイ内を渡って伝達する必要がなく、配線レイアウトが簡略化される。また、内部書込データを伝達する配線に接続されるトランジスタの数が少なく、寄生容量を低減することができ、内部書込データを伝達する配線の充放電電流を低減することができる。
【００８４】
なお、図１０においては、１ビットの書込用経路が示されている。複数ビットのデータが書込まれる場合、サブアレイＳＵＢが各書込データビットそれぞれに対応して配置され、各サブアレイＳＵＢに対応してローカル書込データ線ＬＩＯＷおよびＺＬＩＯＷが配置される。このとき、定電流回路５８は、複数の書込データビットに共通に配置されてもよく、またローカル書込データ線ＬＩＯＷおよびＺＬＩＯＷ個々に、定電流回路６８が設けられてもよい。
【００８５】
以上のように、この発明の実施の形態２に従えば、ローカル書込データ線を接地電圧レベルにプリチャージし、データ書込開始後に、書込データに応じてローカル書込データ線を充電することにより、書込直後に、ビット線へ寄生容量からの蓄積電荷が流入すのを防止でき、ビット線ピーク電流が生じるのを防止することができる。また、ビット線をローカル書込データ線と同じ電圧レベルにプリチャージすることにより、書込列選択ゲートを介してリーク電流が流れるのを防止することができ、スタンバイサイクル時の消費電流を低減することができる。
【００８６】
［実施の形態３］
図１４は、この発明の実施の形態３に従う定電流回路５の構成を示す図である。この図１４に示す定電流回路は、図２に示す定電流回路５の別の実施例である。
【００８７】
図１４において、定電流回路５は、活性化時、電流伝達線１０に電流を供給し、ビット線書込ドライバ（ＢＷＤ）に対する動作電源電圧Ｖ＿ｖｄｄを与える電流駆動段８２と、この電流駆動段８２の出力電流を調整する電流調整段８０を含む。
【００８８】
電流調整段８０は、基準電圧ＶｒｅｆとフィードバックノードＦＢ上の電圧とを比較する比較回路ＣＭＰと、比較回路ＣＭＰの出力信号ＧＣＴＬに従って電源ノードから電流を供給するＰチャネルＭＯＳトランジスタＱＰ１０と、そのゲートが接地ノードに結合され、ＭＯＳトランジスタＱＰ１０が供給する電流をフィードバックノードＦＢへ伝達する抵抗モードで動作するＰチャネルＭＯＳトランジスタＱＰ１１と、フィードバックノードＦＢと接地ノードの間に接続される抵抗素子Ｒ１０含む。
【００８９】
この電流調整段８０においては、ＭＯＳトランジスタＱＰ１０、ＱＰ１１と抵抗素子Ｒ１０に、基準電流Ｉｒｅｆが流れる。したがって、フィードバックノードＦＢには、電圧Ｒ１０・Ｉｒｅｆが発生する。ここで、抵抗Ｒ１０の抵抗値をＲ１０で示す。ＭＯＳトランジスタＱＰ１１が抵抗素子として機能し、ＭＯＳトランジスタＱＰ１０のドレインノード電位をレベルシフトし、また、このＭＯＳトランジスタＱＰ１０のドレインノードの電位変化（信号ＧＣＴＬ）により駆動電流量を調整して、フィードバックノードＦＢにおける電圧変動を抑制する。
【００９０】
比較回路ＣＭＰは、フィードバックノードＦＢの電圧が基準電圧Ｖｒｅｆよりも高い場合にはハイレベルの信号を出力し、ＭＯＳトランジスタＱＰ１０の電流供給動作を停止させる。フィードバックノードＦＢの電圧が基準電圧Ｖｒｅｆよりも低い場合にはローレベルの信号を出力し、ＭＯＳトランジスタＱＰ１０のゲート電位を低下させて、その駆動電流量を増大させる。したがって、この比較回路ＣＭＰは、フィードバックノードＦＢの電圧と基準電圧Ｖｒｅｆが同じ電圧レベルとなるように、その出力制御信号ＧＣＴＬの電圧レベルを制御する。たとえば、基準電圧Ｖｒｅｆが１Ｖのときには、フィードバックノードＦＢの電圧もほぼ１Ｖとなる。このとき、抵抗素子Ｒ１０の抵抗値が１０ＫΩであれば、基準電流Ｉｒｅｆとして、１００μＡの大きさの電流が流れる。このＭＯＳトランジスタＱＰ１１を流れる基準電流Ｉｒｅｆが１００μＡの場合、ＭＯＳトランジスタＱＰ１０のドレイン電流Ｉｄｓも１００μＡとなる。
【００９１】
電流駆動段８２は、電源ノードにそのソースが結合されかつそのゲートに比較回路ＣＭＰの出力制御信号ＧＣＴＬを受けるＰチャネルＭＯＳトランジスタＱＰＣ１０と、ＭＯＳトランジスタＱＰＣ１０と電流伝達線１０の間に接続されかつそのゲートにタイミング制御信号ＴＭを受けるＰチャネルＭＯＳトランジスタＱＰＤ１０と、電流伝達線１０と接地ノード間に接続されかつそのゲートにタイミング制御信号ＴＭを受けるＮチャネルＭＯＳトランジスタＱＮＤ１０を含む。
【００９２】
ＭＯＳトランジスタＱＰＣ１０とＭＯＳトランジスタＱＰ１０が、サイズ（チャネル幅とチャネル長の比Ｗ／Ｌ）が同じであれば、ＭＯＳトランジスタＱＰＣ１０が供給する電流Ｉｂｗは、基準電流Ｉｒｅｆと同じ大きさとなる。
【００９３】
ＭＯＳトランジスタＱＰ１１およびＱＰＤ１０とは、導通時に同じチャネル抵抗を有する場合、電流伝達線１０に対して、正確に基準電流Ｉｒｅｆに対応する電流を供給することができる。ＭＯＳトランジスタＱＰＣ１０のチャネル幅Ｗを、ＭＯＳトランジスタＱＰ１０のそれのＫ倍に設定することにより、ＭＯＳトランジスタＱＰＣ１０は、ＭＯＳトランジスタＰＱ１０の駆動する電流ＩｒｅｆのＫ倍の電流を、書込電流Ｉｂｗとして供給することができる。したがって、たとえば先の条件の場合、１００・Ｋ・μＡの電流ＩｂｗをＭＯＳトランジスタＱＰＣ１０が駆動することができる。この場合、ＭＯＳトランジスタＱＰＤ１０も、ＭＯＳトランジスタＱＰ１１の駆動電流のＫ倍の電流を駆動することができる様にそのチャネル幅も調整される。
【００９４】
比較回路ＣＭＰの出力制御信号ＧＣＴＬを、ＭＯＳトランジスタＱＰＣ１０のゲートへ与えている。したがって、タイミング制御信号ＴＭに従ってＭＯＳトランジスタＱＰＤ１０をオン状態に設定して、電流伝達線１０へ電流Ｉｂｗを供給しても、その電流伝達線１０上の電圧変化がカップリングノイズとして、ＭＯＳトランジスタＱＰＣ１０のゲートに与えられても、比較回路ＣＭＰの駆動能力が十分大きく、この出力制御信号ＧＣＴＬの変動を十分に抑制することができ、正確に電流伝達線１０に一定の書込み電流Ｉｂｗを供給することができる。また、このＭＯＳトランジスタＱＰＣ１０の出力制御信号ＧＣＴＬは、電流調整段８０において基準電流Ｉｒｅｆが一定の大きさとなるようにその電圧レベルが制御されており、電流伝達線１０がタイミング制御信号ＴＭに従ってＭＯＳトランジスタＱＰＴ１０を介してＭＯＳトランジスタＱＰＣ１０に結合されても、高速で、電流伝達線１０へ電流を供給して、その電圧Ｖ＿ｖｄｄの電圧レベルを上昇させることができる。
【００９５】
なお、タイミング制御信号ＴＭは、スタンバイサイクル時には、Ｈレベルであり、電流伝達線１０上の電圧Ｖ＿ｖｄｄは、接地電圧レベルにプリチャージされ、データ書込時、タイミング制御信号ＴＭがＬレベルとなり、ＭＯＳトランジスタＱＰＤ１０がオン状態となり、電流伝達線１０が充電される。この場合、実施の形態１と同様、ビット線は、スタンバイサイクル時、接地電圧レベルにプリチャージされる。
【００９６】
［変更例１］
図１５は、この発明の実施の形態３の変更例１の構成を示す図である。この図１５に示す変更例１においては、図１０に示す定電流回路６８に対する変更例が示される。定電流回路６８は、電流調整段８０と、この電流調整段８０の出力制御信号ＧＣＴＬに従って定電流出力線６６に電流を供給するＰチャネルＭＯＳトランジスタＱＰＣ１０を含む。電流調整段８０の構成は、図１４に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００９７】
定電流出力線６６は、それぞれ電流切換回路６４ａおよび６４ｂに含まれるＰチャネルＭＯＳトランジスタＱＰＤおよびＺＱＰＤを介してローカル書込データ線ＬＩＯＷおよびＺＬＩＯＷに結合される。ＭＯＳトランジスタＱＰＤおよびＺＱＰＤのゲートには、内部書込データＤＡＴＡおよび／ＤＡＴＡがそれぞれ与えられる。電流切換回路６４ａおよび６４ｂの構成は、図１０に示す構成と同じである。
【００９８】
この図１５に示す回路を、ローカル書込データ線へ電流を供給する定電流回路６８として利用することにより、定電流出力線６６からローカル書込みデータ線への充電時、カップリングノイズが、ＭＯＳトランジスタＱＰＣ１０のゲートに伝達されても、電流調整段８０に含まれる比較回路ＣＭＰの出力制御信号ＧＣＴＬの大きな駆動力によりノイズの影響は相殺され、正確に、基準電流Ｉｒｅｆが規定する大きさの電流を供給することができる。ＭＯＳトランジスタＱＰ１０およびＱＰＣ１０のサイズの関係は、先の図１４に示す構成の場合と同じである。
【００９９】
［変更例２］
図１６は、この発明の実施の形態３の変更例２の構成を示す図である。図１６において、ビット線ＢＬ＜ｎ：０＞に対し共通に、ローカル書込データ線ＬＩＯＷおよびＺＬＩＯＷが設けられる。これらのビット線ＢＬ＜ｎ：０＞は、それぞれ、書込列選択回路６０ａおよび６０ｂを介してローカル書込データ線ＬＩＯＷおよびＺＬＩＯＷに列選択信号ＣＳＬ＜ｎ：０＞に従って結合される。ビット線ＢＬ＜ｎ：０＞は、スタンバイ時に、図示しないビット線プリチャージ回路により接地電圧レベルにプリチャージされる。
【０１００】
これらのローカル書込データ線ＬＩＯＷおよびＺＬＩＯＷは、それぞれ書込ドライブ回路９０Ｌおよび９０Ｒにより駆動される。書込ドライブ回路９０Ｌは、書込電流を調整する電流調整段８０Ｌと、この電流調整段８０Ｌの制御信号ＧＣＴＬと内部書込データＤＡＴＡに従ってローカル書込データ線ＬＩＯＷを駆動する電流駆動段８２Ｌを含む。
【０１０１】
電流調整段８０Ｌは、図１５に示す電流調整段８０と同一構成を有し、対応する部分には同一参照番号を付し、その詳細説明は省略する。電流駆動段８２Ｌは、図１４に示す電流駆動段８２の構成と、タイミング制御信号ＴＭに代えて内部書込データＤＡＴＡが与えられる点を除いて同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。ローカル書込データ線ＬＩＯＷは、スタンバイサイクル時、内部書込データＤＡＴＡがＨレベルであるため、ビット線と同様、接地電圧レベルにプリチャージされる。データ書込時、内部書込データＤＡＴＡがＬレベルのときに、この電流駆動段８２ＬにおいてＭＯＳトランジスタＱＰＤ１０がオン状態、ＭＯＳトランジスタＱＮＤ１０がオフ状態となり、電流調整段８０Ｌからの制御信号ＧＣＴＬに従って、電流をローカル書込データ線ＬＩＯＷに供給する。この場合、ビット線ＢＬ＜ｎ：０＞は、スタンバイサイクル時、および非選択時、接地電圧レベルにプリチャージされる。
【０１０２】
書込ドライブ回路９０Ｒは、電流調整段８０Ｌと同一構成の電流調整段８０Ｌと、電流調整段８０Ｌの出力制御信号ＧＣＴＬと内部書込データ／ＤＡＴＡに従ってローカル書込データ線ＺＬＩＯＷへ電流を供給する電流駆動段８２Ｒを含む。この電流駆動段８２Ｒは、図１４に示す電流駆動段８２と、タイミング制御信号ＴＭに代えて内部書込データ／ＤＡＴＡが与えられることを除いて同一構成を有し、したがって、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１０３】
この書込ドライブ回路９０Ｒにおいては、スタンバイサイクル時において、ローカル書込データ線ＺＬＩＯＷは、内部書込データ／ＤＡＴＡがＨレベルに維持されるため、接地電圧レベルにＭＯＳトランジスタＱＮＤ１０によりプリチャージされる。データ書込時、内部書込データ／ＤＡＴＡがＬレベルに設定される場合には、電流駆動段８２ＲにおいてＭＯＳトランジスタＱＰＤ１０がオン状態、ＭＯＳトランジスタＱＮＤ１０がオフ状態となり、電流調整段８０Ｒからの出力制御信号ＧＣＴＬに従って決定される大きさの電流を、ローカル書込データ線ＺＬＩＯＷに供給する。
【０１０４】
この図１６に示す構成のように、ローカル書込データ線ＬＩＯＷおよびＺＬＩＯＷのプリチャージ電圧および供給電流を内部書込データＤＡＴＡおよび／ＤＡＴＡにより設定する構成においても、電流調整段８０Ｌおよび８０Ｒを利用することにより、正確に基準電流Ｉｒｅｆに対応する電流でローカル書込データ線ＬＩＯＷまたはＺＬＩＯＷを駆動することができる。また、ローカル書込データ線ＬＩＯＷおよびＺＬＩＯＷの電圧レベル変化時、カップリングノイズがＭＯＳトランジスタＱＰＣ１０のゲートに生じても、電流調整段８０Ｌおよび８０Ｒの出力制御信号ＧＣＴＬの駆動力が大きく、ノイズの影響を抑制して、正確に、一定の大きさの電流を供給することができる。
【０１０５】
［変更例３］
図１７は、この発明の実施の形態３の変更例３の構成を示す図である。図１７において、定電流回路は、電流制御信号ＣＮＴＬＮを生成する電流調整段１００と、電流調整段１００からの電流制御信号ＣＮＴＬＮとタイミング制御信号／ＴＭに従って電流伝達線２０の充電放電を行なう電流駆動段１０２を含む。この電流伝達線２０は、ビット線書込ドライバに対するロー側電源電圧Ｖ＿ｇｎｄを伝達する。ビット線がハイ側電源電圧ＶＤＤにプリチャージされる。
【０１０６】
電流調整段１００は、電源ノードとフィードバックノードＦＢＮの間に接続される抵抗素子Ｒ１２と、フィードバックノードＦＢＮにその一方導通端子（ドレイン）が接続されかつそのゲートが電源ノードに接続されるＮチャネルＭＯＳトランジスタＴＮ１と、フィードバックノードＦＢＮ上の電圧と基準電圧Ｖｒｅｆとを比較する比較回路ＣＭＰＮと、ＭＯＳトランジスタＴＮ１と接地ノードとの間に接続されかつそのゲートに比較回路ＣＭＰＮの出力する制御信号ＣＮＴＬＮを受けるＮチャネルＭＯＳトランジスタＴＮ２を含む。
【０１０７】
比較回路ＣＭＰＮは、正入力にフィードバックノードＦＢＮ上の電圧を受け、負入力に基準電圧ＶＲＥＦを受ける。ＭＯＳトランジスタＴＮ１は、そのゲートに電源電圧を受け、抵抗モードで動作する。このＭＯＳトランジスタＴＮ１は、電流駆動段１０２に含まれる放電用ＮチャネルＭＯＳトランジスタＴＮ３の駆動電流に対する影響を模擬するために設けられる。
【０１０８】
電流駆動段１０２は、電源ノードと電流伝達線２０の間に接続されかつそのゲートにタイミング制御信号／ＴＭを受けるＰチャネルＭＯＳトランジスタＴＰ１と、電流伝達線２０にその一方導通端子（ドレイン）が接続されかつそのゲートにタイミング制御信号／ＴＭを受けるＮチャネルＭＯＳトランジスタＴＮ３と、ＭＯＳトランジスタＴＮ３と接地ノードの間に接続されかつそのゲートに比較回路ＣＭＰＮの出力する制御信号ＣＮＴＬＮを受けるＮチャネルＭＯＳトランジスタＴＮ４を含む。
【０１０９】
電流調整段１００においては、比較回路ＣＭＰＮがフィードバックノードＦＰＮの電圧と基準電圧ＢＲＦを比較し、その比較結果に従って電流制御信号ＣＮＴＬＮの電圧レベルを調整する。フィードバックノードＦＢＮの電圧レベルが、基準電圧ＶＲＦよりも高い場合には、比較回路ＣＭＰＮの出力する電流制御信号ＣＮＴＬＮの電圧レベルが高くなり、ＭＯＳトランジスタＴＮ２のコンダクタンスが上昇する。応じて、この抵抗素子Ｒ１２からＭＯＳトランジスタＴＮ１を介して流れる電流Ｉｒが大きくなり、フィードバックノードＦＢＮの電圧が低下する。一方、フィードバックノードＦＢＮの電圧レベルが、基準電圧ＶＲＥＦよりも低い場合には、比較回路ＣＭＰＮの出力する電流制御信号ＣＮＴＬＮの電圧レベルが低下し、ＭＯＳトランジスタＴＮ２のコンダクタンスが低下し、ＭＯＳトランジスタＴＮ１を介して流れる電流Ｉｒが低下し、フィードバックノードＦＢＮの電圧レベルが上昇する。したがって、この比較回路ＣＭＰＮは、フィードバックノードＦＢＮの電圧レベルが基準電圧Ｖｒｅｆレベルに等しくなるようにその出力電流制御信号ＣＮＴＬＮの電圧レベルを調整する。
【０１１０】
ＭＯＳトランジスタＴＮ１およびＴＮ２には同じ大きさの電流Ｉｒが流れる。このフィードバックノードＦＢＮの電圧レベルは、ＶＤＤ−Ｉｒ・Ｒ１２の電圧レベルである。このフィードバックノードＦＢＮの電圧レベルが、基準電圧ＶＲＥＦに等しくなるように、電流制御信号ＣＮＴＬＮの電圧レベルが調整される。したがって、基準電流Ｉｒは、次式で表わされる。
【０１１１】
Ｉｒ＝（ＶＤＤ−ＶＲＥＦ）／Ｒ１２
基準電圧ＶＲＥＦを、電源電圧ＶＤＤ依存性を有するように発生することにより、この基準電流Ｉｒの電源電圧依存性をなくすことができ、一定の大きさの電流Ｉｒを生成することができる。たとえば、基準電圧ＶＲＥＦを、電源ノードに接続される抵抗素子Ｒｃｏｎｓｔと、この抵抗素子と接地ノードの間に接続される定電流源とを用いて生成する。定電流源の駆動電流がＩｃｏｎｓｔの場合、基準電圧ＶＲＥＦが、ＶＤＤ−Ｒｃｏｎｓｔ・Ｉｃｏｎｓｔとなり、基準電流Ｉｒにおける電源電圧ＶＤＤの成分を相殺することができる。
【０１１２】
電流駆動段１０２は、スタンバイサイクル時にはタイミング制御信号／ＴＭがＬレベルであるため、電流伝達線２０上の電圧Ｖ＿ｇｎｄは、電源電圧ＶＤＤレベルに維持される。データ書込サイクル時においては、タイミング制御信号／ＴＭがＨレベルとなり、ＭＯＳトランジスタＴＮ３がオン状態、ＭＯＳトランジスタＴＰ１がオフ状態となる。したがって、この電流伝達線２０はＭＯＳトランジスタＴＮ３およびＴＮ４により、電流制御信号ＣＮＴＬＮが規定する大きさの電流で、ビット線書込電流Ｉｂｗを放電する。この場合、ＭＯＳトランジスタＴＮ３のオン抵抗値が、電流調整段１００におけるＭＯＳトランジスタＴＮ１により考慮されており、基準電流Ｉｒに応じた大きさのビット線書込電流Ｉｂｗを駆動することができる。
【０１１３】
ＭＯＳトランジスタＴＮ２およびＴＮ４のサイズの関係は、図１４に示す電流制御段のＭＯＳトランジスタＱＰ１０およびＱＰＣ１０の関係と同様に定められ、ビット線書込電流Ｉｂｗの大きさおよび電流伝達線２０の負荷に応じて、これらのＭＯＳトランジスタＴＮ２およびＴＮ４のサイズの関係が定められる。
【０１１４】
以上のように、この発明の実施の形態３に従えば、基準電圧との比較に基づく電流制御信号を用いて定電流回路の駆動電流量を調整しており、電流伝達線の電圧レベル変化時のノイズの影響を抑制して正確にビット線書込電流を生成することができる。
【０１１５】
［実施の形態４］
図１８は、この発明の実施の形態４に従う定電流回路の構成を概略的に示す図である。この図１８に示す定電流回路は、電圧Ｖ＿ｖｄｄを電流伝達線１２０上に生成する。この定電流回路の電流伝達線１２０上の電圧Ｖ＿ｖｄｄは、実施の形態１のように、各ビット線に対して設けられるビット線書込ドライバに共通に伝達されてもよく、またローカル書込データ線に書込データに応じて結合されてもよく、また、この定電流回路が図１６に示す書込ドライブ回路９０Ｌ、９０Ｒであってもよい。したがって、図１８においては、この定電流回路は、タイミング制御信号ＴＭに従ってその発生する電圧Ｖ＿ｖｄｄの電圧レベルが調整されるように示すが、その適用箇所に応じて、動作制御信号として内部書込データＤＡＴＡまたは／ＤＡＴＡが用いられる。以下で、説明を簡単にするために、タイミング制御信号ＴＭに従って定電流回路の動作が制御される構成について説明する。
【０１１６】
図１８において、定電流回路は、この記憶装置内において実際に流れるトランジスタを介して流れる電流量を測定する電流量測定回路１１０と、電流量測定回路１１０の測定結果指示信号ＣＯとタイミング制御信号ＴＭとに従ってデコード信号ＤＯ０およびＤＯ１を生成するデコード回路１１２と、デコード回路１１２からのデコード信号ＤＯ０およびＤＯ１に従ってその駆動電流量が調整されかつ、タイミング制御信号およびデコード信号ＤＯ０およびＤＯ１に従って電流伝達線１２０を駆動する電流駆動回路１１４を含む。
【０１１７】
電流量測定回路１１０は、その構成は後に説明するが、モニタ回路を流れる電流を測定し、回路の動作環境を示す信号ＣＯを生成する。デコード回路１１２は、タイミング制御信号ＴＭがＨレベルにありスタンバイ状態を示しているときには、デコード信号ＤＯ０およびＤＯ１をともにＨレベルに設定する。一方、タイミング制御信号ＴＭがデータ書込を示すＬレベルに設定されたときには、デコード回路１１２は、電流量測定回路１１０の出力信号ＣＯに従ってデコード信号ＤＯ０およびＤＯ１の論理レベルを設定する。
【０１１８】
電流駆動回路１１４は、電源ノードと電流伝達線１２０の間に接続されかつそのゲートにデコード信号ＤＯ０を受けるＰチャネルＭＯＳトランジスタＴＰ１０と、電源ノードと電流伝達線１２０の間に接続されかつそのゲートにデコード信号ＤＯ１を受けるＰチャネルＭＯＳトランジスタＴＰ１１と、電流伝達線１２０と接地ノードの間に接続されかつそのゲートにタイミング制御信号ＴＭを受けるＮチャネルＭＯＳトランジスタＴＮ１０を含む。
【０１１９】
スタンバイサイクル時においてはデコード信号ＤＯ０およびＤＯ１はともにＨレベルであり、ＭＯＳトランジスタＴＰ１０およびＴＰ１１はともにオフ状態である。この状態においては、タイミング制御信号ＴＭに従ってＭＯＳトランジスタＴＮ１０がオン状態にあり、電流伝達線１２０上の電圧Ｖ＿ｖｄｄは、接地電圧レベルに維持される。
【０１２０】
データ書込サイクルが始まると、タイミング制御信号ＴＭがＬレベルとなり、ＭＯＳトランジスタＴＮ１０がオフ状態となる。一方、デコード回路１１２がデコード動作を行ない、電流量測定回路１１０の出力信号ＣＯに従って、コード信号ＤＯ０およびＤＯ１の両者または一方をＬレベルに設定する。電流駆動回路１１４においては、この電流量測定回路１１０の測定結果に従って電流伝達線１２０へ電流を供給するトランジスタの数を調整し、応じて駆動電流量を調整する。したがって、トランジスタのドレイン電流が、動作温度および電源電圧などにより、動作環境が変化した場合に、変動しても、電流駆動回路１１４の電流駆動力をデジタル的に調整することにより、安定に、一定の大きさの書込電流を供給することができる。これにより、必要以上の大きな書込電流が流れ、書込対象セル以外のメモリセルにデータが書込まれる磁気ディスターバンスの発生を抑制でき、またビット線書込電流不足による書込不良が生じるのを防止することができる。
【０１２１】
また、高速動作時においても、適切な電流駆動力で電流伝達線１２０に電流を供給するため、電源ノイズの発生を抑制して、安定に、書込電流を供給することができる。
【０１２２】
図１９は、図１８に示す電流量測定回路１１０の構成の一例を示す図である。図１９において、電流量測定回路１１０は、参照トランジスタを流れる電流量をモニタし、モニタ電流に応じた電圧ＶＭＯを生成するモニタ電圧発生回路１２２と、このモニタ電圧発生回路１２２の発生するモニタ電圧ＶＭＯと基準電圧ＶＲＥＦＡとを比較し、該比較結果を示す電流量測定信号ＣＯを生成する比較回路１２３を含む。比較回路１２３は、基準電圧ＶＲＥＦＡを正入力に受け、モニタ電圧ＶＭＯを負入力に受ける。
【０１２３】
モニタ電圧発生回路１２２は、電源ノードと出力ノード１２４の間に接続されかつそのゲートが接地ノードに接続されるＰチャネルＭＯＳトランジスタＱＦと、出力ノード１２４と接地ノードの間に接続される定電流源ＣＣＲ１０を含む。ＭＯＳトランジスタＱＦはそのゲートが接地ノードに接続されており、常時オン状態であり、オン抵抗に応じた電圧降下を生じさせる。このＭＯＳトランジスタＱＦのオン抵抗は、動作温度に応じて変化し、温度上昇とともに、そのオン抵抗が大きくなる。定電流源ＣＣＲ１０が、定電流Ｉｆを駆動する。したがって、出力ノード１２４には、電圧ＶＤＤ−Ｉｆ・Ｒ（ＱＦ）の電圧が生じる。ここで、Ｒ（ＱＦ）は、ＭＯＳトランジスタＱＦのオン抵抗を示す。
【０１２４】
比較回路１２３は、基準電圧ＶＲＥＦＡがモニタ電圧ＶＭＯよりも高い場合には、その出力信号ＣＯをＨレベルに維持し、一方、モニタ電圧ＶＭＯが基準電圧ＶＲＥＦＡよりも高いときには、その出力信号ＣＯをＬレベルに設定する。ＭＯＳトランジスタＱＦのオン抵抗が小さくなったときには、このＭＯＳトランジスタＱＦにおける電圧降下が小さくなり、応じて出力ノード１２４からのモニタ電圧ＶＭＯの電圧レベルが上昇する。したがって、この場合には、比較回路１２３の出力する電流量測定信号ＣＯがＬレベルとなる。逆に、ＭＯＳトランジスタＱＦのオン抵抗が高くなった場合には、このＭＯＳトランジスタＱＦにおける電圧降下が大きくなり、出力ノード１２４のモニタ電圧ＶＭＯの電圧レベルが基準電圧ＶＲＥＦＡよりも低くなり、この電流量測定信号ＣＯがＨレベルとなる。
【０１２５】
この電流モニタ回路１２２のモニタ電圧ＶＭＯのレベル設定は、また、以下の様にも考えられる。電流モニタ回路１２２において、ＭＯＳトランジスタＱＦのオン抵抗（チャネル抵抗）が小さくなった場合には、このＭＯＳトランジスタＱＦを介して流れる電流が大きくなり、定電流源ＣＣＲ１０が駆動する電流Ｉｆよりも大きな電流が出力ノード１２４上に供給され、モニタ電圧ＶＭＯの電圧レベルが上昇する。逆に、ＭＯＳトランジスタＱＦのオン抵抗が大きくなった場合には、このＭＯＳトランジスタＱＦを介して流れる電流は、定電流源ＣＣＲ１０の駆動電流Ｉｆよりも小さくなり、出力ノード１２４上の電圧が低下する。いずれの場合においても、ＭＯＳトランジスタＱＦを介して流れる電流と定電流源ＣＣＲ１０が駆動する電流Ｉｆが釣合った時点でモニタ電圧ＶＭＯの電圧レベルが決定される。
【０１２６】
ビット線書込電流ドライバとしてＰチャネルＭＯＳトランジスタを利用する場合、その駆動電流量を、このＭＯＳトランジスタＱＦの駆動電流によりモニタすることができ、電流量測定信号ＣＯがＨレベルのときには、ＭＯＳトランジスタＱＦのオン抵抗が大きくなっているため（駆動電流が低減されているため）、ビット線書込電流用のドライバの電流駆動力を大きくする。逆に、電流量測定信号ＣＯがＬレベルのときには、ＭＯＳトランジスタＱＦのオン抵抗は小さくなっており、駆動電流量は大きいため、ビット線書込電流供給用のドライバの電流駆動力を小さくする。これにより、動作条件（温度条件）に応じて、ビット線書込電流ドライバの駆動電流量を、デジタル的に調整することができ、安定に一定の大きさのビット線書込電流を供給することができる。
【０１２７】
図２０は、図１８に示すデコード回路１１２の構成の一例を示す図である。図２０において、デコード回路１１２は、タイミング制御信号ＴＭを受けるインバータＧ１０と、インバータＧ１０の出力信号と電流量測定回路１００からの電流量測定信号ＣＯとを受けてデコード信号ＤＯ０を生成するＮＡＮＤゲートＧ１１と、電源電圧ＶＤＤとインバータＧ１０の出力信号とを受けてデコード信号ＤＯ１を生成するＮＡＮＤゲートＧ１２を含む。
【０１２８】
タイミング制御信号ＴＭがＨレベルのときには、インバータ１０の出力信号がＬレベルであり、ＮＡＮＤゲートＧ１１およびＧ１２からのデコード信号ＤＯ０およびＤＯ１はともにＨレベルである。タイミング制御信号ＴＭがＬレベルとなり、データ書込サイクルが指定されたときには、インバータＧ１０の出力信号がＨレベルとなり、ＮＡＮＤゲートＧ１１およびＧ１２がインバータとして動作する。デコード信号ＤＯ１が、Ｌレベルに駆動され、一方、デコード信号ＤＯ０が、電流量測定信号ＣＯの論理レベルに応じて生成される。
【０１２９】
モニタＭＯＳトランジスタＱＦのオン抵抗が大きいまたは駆動電流が小さい時には、電流伝達線１２０の供給電流を増大させる必要がある。この時には、電流測定信号ＣＯがＨレベルであり、デコード信号ＤＯ０がＬレベルとなり、ＭＯＳトランジスタＴＰ１０がオン状態となる。モニタＭＯＳトランジスタＱＦのオン抵抗が小さいまたは駆動電流が大きい時には、電流伝達線１２０の供給電流を低減する必要がある。この時には、電流測定信号ＣＯがＬレベルであり、デコード信号ＤＯ０がＨレベルとなり、ＭＯＳトランジスタＴＰ１０がオフ状態となる。
【０１３０】
データ書込時においては、図１８に示すＭＯＳトランジスタＴＰ１１が導通し、一方、ＭＯＳトランジスタＴＰ１０が、デコード信号ＤＯ０に従って選択的に導通状態に設定される。これにより、電流伝達線１２０に対する電流駆動能力を、ＭＯＳトランジスタの電流供給状態に応じて調整する。
【０１３１】
図２１は、図１８から図２０に示す定電流回路の動作を示す信号波形図である。以下、図２１を参照して、図１８から図２０に示す回路の動作について説明する。
【０１３２】
時刻ｔ１１以前のスタンバイサイクル時において、電流量測定信号ＣＯがＨレベルであり、またタイミング制御信号ＴＭがＨレベルである。したがって、デコード信号ＤＯ０およびＤＯ１はともにＨレベルであり、図１８に示すＭＯＳトランジスタＴＰ１０およびＴＰ１１はともにオフ状態であり、電流伝達線１２０は、図１８に示すオン状態のＭＯＳトランジスタＴＮ１０により、接地電圧レベルに維持される。
【０１３３】
時刻ｔ１１においてデータ書込サイクルが始まると、タイミング制御信号ＴＭがＬレベルに立下がる。このとき、まだ電流量測定信号ＣＯは、電圧および温度条件等でＨレベルであり、例えば高温動作条件を示し、ＭＯＳトランジスタの駆動電流量が小さくなっていることが検出されている。この状態においては、図２０に示すデコード回路からのデコード信号ＤＯ０およびＤＯ１がともにＬレベルとなる。応じて、図１８に示すＭＯＳトランジスタＴＰ１０およびＴＰ１１がともにオン状態となり、電流伝達線１２０へ電流を供給し、ビット線書込電流ｉＢＬか増大し、所定の電流レベルに到達する。すなわち、電流測定信号ＣＯがＨレベルであり、図１９に示すＭＯＳトランジスタＱＦのオン抵抗が大きいまたは、駆動電流が小さい場合には、同様、図１８に示すＭＯＳトランジスタＴＰ１０およびＴＰ１１のオン抵抗も大きく駆動電流量が低減されているため、これらのＭＯＳトランジスタＴＰ１０およびＴＰ１１両者をオン状態に設定して、電流伝達線１２０へ電流を供給する。
【０１３４】
時刻ｔ１２においてデータ書込サイクルが完了すると、タイミング制御信号ＴＭがＨレベルとなり、応じて、デコード信号ＤＯ０およびＤＯ１がともにＨレベルとなり、ビット線書込電流ｉＢＬの供給が停止される。
【０１３５】
時刻ｔ１３において、温度および／または電圧条件が変化し、電流測定信号ＣＯがＬレベルになった状態を考える。この場合、図１９に示すＭＯＳトランジスタＱＦの駆動可能電流量が増大している（オン抵抗が小さくなっている）。
【０１３６】
時刻ｔ１４において、データ書込サイクルが始まり、タイミング制御信号ＴＭがＬレベルに低下すると、デコード信号ＤＯ１がＬレベルに駆動される。一方、デコード信号ＤＯ０は、電流測定信号ＣＯがＬレベルであるため、Ｈレベルを維持する。したがって、図１８に示すＭＯＳトランジスタＴＰ１０がオフ状態を維持し、電流伝達線１２０へは、ＭＯＳトランジスタＴＰ１１により、電流を供給する。したがって、この場合、電流測定信号ＣＯがＬレベルであるため、ＭＯＳトランジスタＴＰ１１の駆動電流量は動作条件に応じて大きくなっており、所定の大きさの電流を電流伝達線１２０へ供給することができる。
【０１３７】
時刻ｔ１５においてデータ書込サイクルが完了し、再びタイミング制御信号ＴＭがＨレベルとなり、デコード信号ＤＯ１がＨレベルへ復帰し、ビット線書込電流ｉＢＬへの供給が停止される。
【０１３８】
したがって、この電流測定信号ＣＯにより、電流駆動回路１１４の電流駆動力をデジタル的に調整することにより、動作条件に応じてビット線への書込電流を調整することができる。また、選択ビット線に対して過剰電流が流入するのを防止することが出来る。
【０１３９】
なお、タイミング制御信号ＴＭに代えて内部書込データＤＡＴＡまたは／ＤＡＴＡが用いられる構成の場合、図２１に示すタイミング制御信号ＴＭに代えて内部書込データＤＡＴＡまたは／ＤＡＴＡが用いられる。
【０１４０】
以上のように、この発明の実施の形態４に従えば、動作条件に応じて、定電流回路の電流駆動力を調整しており、安定にビット線書込電流を供給することができる。
【０１４１】
また、デコード信号を用いて、定電流駆動段のＭＯＳトランジスタのゲート電位を調節することにより、電流伝達線の電位変化時のカップリングノイズの影響を、デコード信号ＤＯ０およびＤＯ１を駆動するゲートの駆動力により相殺することができ、安定に所定の大きさの電流を供給することができる。
【０１４２】
なお、上述の実施の形態２から５において、ビット線書込電流を生成する定電流の構成を説明している。しかしながら、この定電流回路が、書込ワード線を駆動する書込ワード線ドライバへ定電流を供給する場合においても、同様に、本発明を適用することができる。
【０１４３】
なお、また図１８に示す構成において、電流伝達線１２０が接地電圧レベルにプリチャージされる構成に対しても、そのドライブトランジスタをＮチャネルＭＯＳトランジスタに設定することにより、同様、デジタル的に電流伝達線の電圧Ｖ＿ｇｎｄの駆動電流量を調整することができる。
【０１４４】
【発明の効果】
以上のように、この発明に従えば、書込電流を供給する電流伝達線をビット線と同一電位にプリチャージしており、この電流伝達線の寄生容量の蓄積電荷による過剰電流が書込電流として流れるのを防止することができ、磁気ディスターバンスの発生を防止して、正確にデータを書込むことができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１に従う不揮発性記憶装置の全体の構成を概略的に示す図である。
【図２】この発明の実施の形態１に従う記憶装置の要部の構成を示す図である。
【図３】図２に示すビット線書込ドライバの構成およびビット線プリチャージ回路の構成を示す図である。
【図４】図２および図３に示す構成の動作を示す信号波形図である。
【図５】この発明の実施の形態１の変更例の記憶装置の要部の構成を示す図である。
【図６】図５に示すビット線書込ドライバの構成およびビット線プリチャージ回路の構成を示す図である。
【図７】図５および図６に示す構成の動作を示す信号波形図である。
【図８】この発明の実施の形態１の変更例２の構成を示す図である。
【図９】この発明の実施の形態２に従う不揮発性記憶装置の全体の構成を概略的に示す図である。
【図１０】この発明の実施の形態２に従う記憶装置の要部の構成を示す図である。
【図１１】図１０に示す回路の動作を示す信号波形図である。
【図１２】図９に示す書込バッファの構成の一例を示す図である。
【図１３】図１２に示す書込バッファの動作を示す信号波形図である。
【図１４】この発明の実施の形態３に従う定電流回路の構成を示す図である。
【図１５】この発明の実施の形態３に従う定電流回路の変更例１の構成を示す図である。
【図１６】この発明の実施の形態３に従う定電流回路の変更例２の構成を示す図である。
【図１７】この発明の実施の形態３に従う定電流回路の変更例３の構成を示す図である。
【図１８】この発明の実施の形態４に従う定電流回路の構成を示す図である。
【図１９】図１８に示す電流量測定回路の構成を示す図である。
【図２０】図１８に示すデコード回路の構成を示す図である。
【図２１】図１８に示す定電流回路の動作を示す信号波形図である。
【符号の説明】
１  メモリセルアレイ、３  列デコーダ、４  ワード線ドライブ回路、５  定電流回路、６  書込バッファ、７ａ，７ｂ  ビット線書込ドライブ回路、ＢＷＤビット線書込ドライバ、ＢＰＣ  ビット線プリチャージ回路、ＭＣ  メモリセル、ＱＰ１，ＱＰ３，ＱＣ１，ＱＣ２  ＰチャネルＭＯＳトランジスタ、ＱＮ１ＮチャネルＭＯＳトランジスタ、ＣＣＲ１−ＣＣＲ３  定電流源、ＱＰ４，ＱＰ５  ＰチャネルＭＯＳトランジスタ、ＱＣ３，ＱＣ４，ＱＮ４  ＮチャネルＭＯＳトランジスタ、１０，２０  電流伝達線、３０  定電流回路、６０ａ，６０ｂ  書込列選択回路、６２ａ，６２ｂ  プリチャージ回路、６４ａ，６４ｂ  電流スイッチ回路、６８  定電流回路、ＬＩＯＷ，ＺＬＩＯＷ  ローカル書込データ線、８０  電流調整段、８２  電流駆動段、ＣＭＰ  比較回路、ＱＰ１０，ＱＰ１１，ＱＰＣ１０，ＱＰＤ，ＺＱＰＤ  ＰチャネルＭＯＳトランジスタ、ＱＮＤ１０  ＮチャネルＭＯＳトランジスタ、ＣＭＰＮ  比較回路、ＴＰ１  ＰチャネルＭＯＳトランジスタ、ＴＮ１−ＴＮ４  ＮチャネルＭＯＳトランジスタ、１１０  電流量測定回路、１１２  デコード回路、１１４  電流駆動回路、１２０電流伝達線、ＱＦ  ＭＯＳトランジスタ、１２３  比較回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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