(57)【要約】【課題】  ＤＲＡＭ部及びロジック部を同一基板上に形成したＤＲＡＭ混載半導体装置（ＳＯＣ）において、素子全体の高速化を図りつつ、ＤＲＡＭ部においても必要十分な特性を有するＳＯＣを低コストに提供する。【解決手段】  半導体基板中に選択的に形成されたソース・ドレイン領域を有するトランジスタと、  前記半導体基板を覆う層間膜と、  前記層間膜上に形成され、下部電極を有するキャパシタと、  前記層間膜中に前記トランジスタの前記ソース・ドレイン領域と前記キャパシタの下部電極とに接している金属から成るコンタクトプラグとを有する半導体装置。【選択図】図８
2005333165.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板中に選択的に形成されたソース・ドレイン領域を有するトランジスタと、
前記半導体基板を覆う層間膜と、
前記層間膜上に形成され、下部電極を有するキャパシタと、
前記層間膜中に前記トランジスタの前記ソース・ドレイン領域と前記キャパシタの下部電極とに接している金属から成るコンタクトプラグと
を有する半導体装置。
【請求項２】
前記トランジスタはさらに、前記ソース・ドレイン領域上に各々形成された金属シリサイド層を有し、該金属シリサイド層は、ソース・ドレイン領域のいずれか一方と前記コンタクトプラグとの間に介在することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記キャパシタの下部電極は金属により構成されており、前記キャパシタがさらに前記下部電極上に容量絶縁膜を有し、該容量絶縁膜上に金属で形成された上部電極を有することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記金属コンタクトプラグは、Ｔｉ，ＴｉＮ及びＷからなる群から選択される材料から形成されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記金属シリサイド層は、ニッケルシリサイド又はコバルトシリサイドから成ることを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記キャパシタの上部及び下部電極の各々がＴｉ，ＴｉＮ及びＷからなる群から選択される材料から形成されていることを特徴とする請求項３に記載の半導体装置。
【請求項７】
ＤＲＡＭ部及びロジック部をその上に有する半導体基板と、
前記ＤＲＡＭ部に形成され、ソース・ドレイン領域を有する第一のトランジスタと、
ロジック部に形成され、ソース・ドレイン領域を有する第二のトランジスタと、
前記ＤＲＡＭ部及びロジック部の半導体基板を覆う層間膜と、
前記ＤＲＡＭ部において層間膜上に形成され、下部電極を有するキャパシタ、および
前記層間膜中に前記第一のトランジスタの前記ソース・ドレイン領域と前記キャパシタの下部電極とに接している金属から成るコンタクトプラグと
とを有するＤＲＡＭ混載半導体装置。
【請求項８】
前記第一のトランジスタは、前記ソース及びドレイン領域の各々の上に形成された第一の金属シリサイド層を有し、該第一の金属シリサイド層は、前記第一のトランジスタのソース及びドレイン領域の何れか一方と前記コンタクトプラグとの間に介在することを特徴とする請求項７に記載のＤＲＡＭ混載半導体装置。
【請求項９】
前記キャパシタの下部電極が金属から構成され、前記キャパシタは、前記下部電極上に形成された容量絶縁膜及び該容量絶縁膜上に形成された金属から成る上部電極とをさらに有することを特徴とする請求項８に記載のＤＲＡＭ混載半導体装置。
【請求項１０】
前記第二のトランジスタは、前記ソース及びドレイン領域の各々の上に形成された第二の金属シリサイド層を有し、前記第一の金属シリサイド層と第二の金属シリサイド層の厚みが実質的に等しいことを特徴とする請求項９に記載のＤＲＡＭ混載半導体装置。
【請求項１１】
前記第一のトランジスタのソース及びドレイン領域及び前記第二のトランジスタのソース及びドレイン領域は実質的に等しい不純物濃度を有することを特徴とする請求項１０に記載のＤＲＡＭ混載半導体装置。
【請求項１２】
前記金属コンタクトプラグは、Ｔｉ，ＴｉＮ及びＷからなる群から選択される材料から形成されていることを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
前記第一及び第二の金属シリサイド層は、ニッケルシリサイド又はコバルトシリサイドから成ることを特徴とする請求項１０に記載の半導体装置。
【請求項１４】
前記キャパシタの上部及び下部電極の各々がＴｉ，ＴｉＮ及びＷからなる群から選択される材料から形成されていることを特徴とする請求項１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ロジック（論理回路）とＤＲＡＭ（Dynamic Random Access Memory）とが同一基板上に混載されたＳＯＣ(System On Chip)の改良に関する。
【背景技術】
【０００２】
汎用ＤＲＡＭ（１チップにメモリ領域と、デコーダ、センスアンプ、Ｉ／Ｏ回路等で構成される周辺回路のみ搭載）では、これまでメモリセルのホールド特性が重視されており、そのため、セルトランジスタのソース・ドレイン領域の不純物濃度を周辺回路におけるそれよりも低濃度にして接合リーク電流を抑えることが一般的であった。
【０００３】
最近では、コンピュータグラフィックスを使った画像処理をより高速に行うことが要求されてきている。このため、図９に示すように、メモリセル３３とデコーダ、センスアンプなどの周辺回路３４からなるＤＲＡＭ部３２と、高速にグラフィック処理を行う論理演算部（ロジック部）３５、更にこれらを外部回路と接続するＩ／Ｏ部３６を１チップに搭載したＤＲＡＭ混載ロジックチップ、いわゆるＳＯＣ３１が提案されている。
【０００４】
従来、ＤＲＡＭ部では、ショートチャネル効果の抑制とドレイン電界の緩和のためにソース・ドレイン（Ｓ／Ｄ）は低濃度にしておかなければならず、このため、Ｓ／Ｄ領域では接合が浅く、シリサイド化によりリーク電流が増加する可能性がある点が指摘されていた。これに対し、ＤＲＡＭ部のシリサイド化を試みる提案が成されている。
【０００５】
例えば、特許文献１（特開平１１−９７６４９号公報）には、（１）ＤＲＡＭ部のメモリセル領域のソース・ドレイン（Ｓ／Ｄ）領域は不純物濃度を低濃度としてリークを少なくし、一方の周辺回路部のＳ／Ｄ領域は不純物を高濃度に注入し、更にゲート表面及び活性領域表面をシリサイド化して高速動作を可能とする構成（実施の形態１）、（２）ＤＲＡＭセル部において、容量コンタクトが接続されるＳ／Ｄ領域（低濃度不純物領域）は非シリサイド領域とし、ビット線コンタクトが接続されるＳ／Ｄ領域（低濃度不純物領域）及びセルトランジスタのゲート表面のみをシリサイド化することで、配線抵抗の低減、コンタクト抵抗の低減を行い、読み出し、書き込み動作の高速化を可能とする構成（実施の形態２）、（３）ＤＲＡＭメモリセル部のＬＯＣＯＳ端、すなわちバーズビーク近傍に、トランジスタのサイドウォール形成の際に積層するＴＥＯＳ酸化膜を選択的に残して、該部分以外を、セルゲート及びロジック部と同様にシリサイド化して、接合リークを抑制しつつ、読み出し、書き込み動作を高速化できる構成（実施の形態３）などが開示されている。例えば、該公報の実施の形態３について、図１０に示すメモリセル部の概略断面図を用いて説明すれば、半導体基板４１は分離酸化膜４２により素子分離されており、その間にメモリセルトランジスタが形成されている。ゲート電極４８表面とビット線５１とのコンタクト５２ａとストレージノード５３とのコンタクト５２ｂが半導体基板４１と接する領域においてシリサイド層４９が形成されており、基板上のシリサイド層は低濃度不純物領域４７に形成される。分離酸化膜４２の端部にはＴＥＯＳ酸化膜５０が形成されており、その部分ではシリサイド化されないようにして、分離酸化膜４２の下にシリサイド層が回り込みエッジからの接合リークが発生することを抑えている。なお、同図において、４３〜４５はそれぞれ層間絶縁膜、４６はゲート酸化膜、５４は誘電体膜、５５はセルプレートを示す。
【０００６】
又、特許文献２（特開平１１−１７１２９号公報）には、ＤＲＡＭセル部とロジック部のトランジスタのＳ／Ｄをそれぞれ別工程で形成し、セル選択用のトランジスタのＳ／Ｄに達するコンタクトを形成した後、該コンタクトを介してＳ／Ｄ領域の表面をシリサイド化してコンタクトホールに導電膜を埋め込む構成が開示されている。なお、ロジック部のトランジスタのＳ／Ｄ領域もシリサイド化されるが、セル選択用トランジスタのＳ／Ｄ領域のシリサイド化とは異なる工程で実施されている。又、ゲート表面も別工程でシリサイド化しても良い旨記載されている。
【０００７】
これら従来技術においては、いずれも、ＤＲＡＭセルトランジスタのＳ／Ｄは依然低濃度に、ロジック部のトランジスタのＳ／Ｄは高濃度に形成されていた。すなわち、この様なＳＯＣ構成では、既存のＤＲＡＭに高速ロジックを合体するという思想で、設計が行われていた。従って、ＤＲＡＭ部とロジック部を別々の工程で製造する必要があり、コストの低減を見込むことはできない。しかしながら、ＳＯＣはシステムアプリケーション毎に設計製造する性格のものであり、汎用のＤＲＡＭと比較して少量他品種であるため、コスト削減が大きな意味をもつものである。
【特許文献１】特開平１１−９７６４９号公報
【特許文献２】特開平１１−１７１２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで、本発明では、この様な従来の思想を一転して、高速ロジックにＤＲＡＭを合体させるという思想に基づき、高速化を図りつつ、ＤＲＡＭ部においても必要十分な特性を有するＳＯＣを低コストに提供できる製造方法並びにその構造を提供することを目的とする。
【課題を解決するための手段】
【０００９】
すなわち、本発明は、ＤＲＡＭ部及びロジック部を同一基板上に形成したＤＲＡＭ混載半導体装置において、少なくともＤＲＡＭ部及びロジック部のトランジスタのソース・ドレイン領域の全面及びゲート表面がシリサイド化されていることを特徴とする半導体装置であり、又、素子分離された半導体基板上に、ＤＲＡＭ部及びロジック部を形成するＤＲＡＭ混載半導体装置の製造方法であって、ＤＲＡＭ部及びロジック部のトランジスタを構成するソース・ドレイン領域全面及びゲート表面を同一工程を用いて同時にシリサイド化することを特徴とする半導体装置の製造方法である。
【００１０】
更に本発明は、メモリセル及び周辺回路を有する半導体装置において、メモリセル部及び周辺回路部のトランジスタのソース・ドレイン領域の全面及びゲート表面がシリサイド化されていることを特徴とする半導体装置にも関する。
【発明の効果】
【００１１】
本発明によれば、ＤＲＡＭ部のソース・ドレイン領域が高濃度不純物領域とされ、該領域上全面及びゲート表面をシリサイド化することで良好なオーミックコンタクトの形成が可能となる。又、このシリサイドの形成は、ロジック部のシリサイド化と同一工程で同時に行うことができ、工程数の増大を抑えることが可能となり、素子全体の高速化と低コスト化とを両立することが可能となる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明を詳細に説明する。図１〜８は本発明の一実施形態になる半導体装置の製造方法を示す工程断面図である。
【００１３】
まず、Ｓｉ基板１に公知のトレンチ分離により埋め込み酸化膜２を形成し、ロジック部のＮ−ＭＯＳ、Ｐ−ＭＯＳ、ＤＲＡＭ部をそれぞれ素子分離する。続いて、基板１表面に熱酸化により薄い酸化膜（ＳｉＯ2：犠牲酸化膜、不図示）を形成し、通常の方法でロジック部及びＤＲＡＭ部のデコーダ、センスアンプ、Ｉ／Ｏ回路等で構成される周辺回路へのＰチャネル、Ｎチャネル、メモリセルへのＮチャネルを形成するためのチャネルイオン注入並びにそれぞれのウェル（Ｐウェル３、Ｎウェル４、セルＰウェル５）形成のためのイオン注入を行う。これにより、図１に示す構造が形成される。なお、図１では簡略化のため、各ウェルと素子分離のための埋め込み酸化膜２のみを、又、ＤＲＡＭ部ではメモリセルのみを記載しているが、この構成に限定されるものではない。セルＰウェル５とＰウェル３は同時に注入しても別でも良い。又、メモリセル領域にディープＮウェルを形成しても良い。
【００１４】
犠牲酸化膜を除去した後、ゲート酸化膜（不図示）を再度熱酸化により形成する。この時、ＤＲＡＭ部のゲート酸化膜厚はロジック部よりも厚くすることが好ましい。続いて、各トランジスタのゲートとなるポリシリコン層を全面に形成し、所望のゲート電極形状にパターニングする。その後、各部のＬＤＤ領域７ａ、７ｂ、７ｃをそれぞれ形成するように、不純物イオンを注入する。この時、ＬＤＤ領域７ａ及び７ｃの形成は同時に行っても別々に行っても良い。その後、全面に酸化膜をＴＥＯＳなどを用いてＣＶＤ法で成膜し、異方性エッチングを行って、ゲート電極６の側面にＬＤＤサイドウォール８を形成する（図２）。
【００１５】
次に、図３に示すように、Ｎ−ＭＯＳ部及びＤＲＡＭ部をレジスト９ａでマスクし、Ｐ−ＭＯＳ部のみを露出させて、Ｐ−ＭＯＳ部のＳ／Ｄ領域１０ａ形成のためのＢやＢＦ2などのｐ型不純物をイオン注入する。例えば、ＢＦ2を２０ｋｅＶで３Ｅ１５程度注入する。なお、この時、ゲートポリシリコンにも同時にイオン注入され、その結果、Ｐゲートとなる。
【００１６】
続いて、図４に示すように、Ｐ−ＭＯＳ部のみにレジスト９ｂを形成し、Ｎ−ＭＯＳ及びＤＲＡＭ部にＰやＡｓなどのｎ型不純物を、例えば、Ａｓを５０ｋｅＶで３Ｅ１５〜６Ｅ１５程度導入し、それぞれにＳ／Ｄ領域１０ｂ及び１０ｃを形成する。この時、ゲートポリシリコンにも同時にイオン注入され、その結果、Ｎゲートとなる。これらの結果から、Ｐ−ｃｈはＰゲート、Ｎ−ｃｈはＮゲートを有した、いわゆるＰ−Ｎゲートとなる。その後、例えば、ＲＴＡ（ランプアニール）で１０００℃、１０秒程度行い、導入した不純物を活性化する。なお、ここではＮ−ＭＯＳとＤＲＡＭ部とに同時にイオン注入しているが、それぞれ別工程で実施しても良い。
【００１７】
続いて、図５に示すように、全面にシリサイド化のための金属膜をスパッタ法などにより成膜する。ここでは、コバルト（Ｃｏ）膜１１を成膜した例を示しているが、これに限定されず、チタンやニッケルなど、シリコンと熱反応させてシリサイドを形成できる金属材料であれば同様に使用することができる。
【００１８】
次に、熱処理して未反応のＣｏ膜１１を除去する。例えば、５００〜６００℃程度の温度で３０秒間、Ｎ2ガス雰囲気中で熱処理し、硫酸と過酸化水素水との混合液にて未反応のＣｏ膜を除去し、更に窒素ガス雰囲気中で８００℃、１０秒程度の熱処理を行う（いわゆる、サリサイド法）ことで、図６に示すように、各Ｓ／Ｄ領域（１０）全面及びゲート電極（６）上にコバルトシリサイド（ＣｏＳｉ2）１２が形成される。
【００１９】
その後、従来と同様にして、第１層間膜１３を形成後、ＤＲＡＭ部に容量電極と接続するためのコンタクトホールを形成し、更にコンタクトホール内に金属或いはポリシリコンなどを埋め込み、容量コンタクト１４を形成する。続いて、下部電極１５、不図示の容量絶縁膜及び上部電極１６を形成して容量電極を形成する（図７）。ここでは、下部電極１５としてスタック型の容量電極を示しているが、これに限定されず、従来公知のシリンダ型や更に複雑な構造の電極形状とすることもでき、またポリシリコンを用いた場合にはＨＳＧ（Hemispherical Silicon Grain）電極とすることもできる。又、Ｔｉ／ＴｉＮ／Ｗなどの公知の材料を用いて、容量コンタクト、下部電極、上部電極などを形成することもでき、材料、構造等は適宜設計に応じて選択すればよい。
【００２０】
更に図８に示すように、第２層間膜１７を形成後、ロジック部のトランジスタの各Ｓ／Ｄ領域へのコンタクト１８並びにＤＲＡＭ部へのビット線コンタクト１９をＴｉ／ＴｉＮ／Ｗなどの公知の金属材料を用いて形成し、さらにビット線を兼ねる第１配線２０はＡｌ、ＴｉＮ、Ｗなどの公知の配線材料を全面にスパッタ法などで成膜しパターン化して形成する。もちろん、ビット線と第１配線を別層、別材料を用いて形成しても差し支えない。
【００２１】
なお、コンタクトホールの形成に際しては、基板上にエッチングストッパ層を形成しておくと、形成されたシリサイド層をエッチングの際に彫り込むことが無くなり、好ましい。
【００２２】
本発明で従来と最も異なる点は、ＤＲＡＭ部のメモリセル部に対してもｎ+となる高濃度のＳ／Ｄ領域を形成している点である。この様に高濃度のＳ／Ｄ領域上にシリサイドを形成することで、良好なオーミックコンタクトを形成することができる。又、接合が深くなることで、シリサイドをＳ／Ｄ領域全面に形成しても接合リーク電流は発生し難くなる。一方、従来の低濃度不純物領域（ｎ-）にシリサイドを形成したとしてもショットキーコンタクトとなり、低抵抗化の目的を達成するには不十分である。
【００２３】
又、メモリセル部のＳ／Ｄ領域をこの様に高濃度不純物領域としたことで、シリサイド化により良好なオーミックコンタクトが形成でき、十分に実用に供し得るものであり、それにもまして本発明では素子全体の高速化並びに工程の簡略化の寄与する効果が大きいため、技術的意義は極めて大きいものである。
【００２４】
以上の説明では、ＤＲＡＭ搭載ＳＯＣについて例示したが、本発明では、ロジック部などを混載しない、すなわち、ＤＲＡＭ部のみを有する半導体装置にも適用し得るものであり、ＤＲＡＭセル及び周辺回路機能素子を有する半導体装置において、ＤＲＡＭセル部及び各種デコーダ、センスアンプ等周辺回路機能素子部のトランジスタのソース・ドレイン領域の全面及びゲート表面がシリサイド化されていることを特徴とする半導体装置も本発明の対象である。この場合も、上記の説明に準じて、ＤＲＡＭセル部と周辺回路部を同一工程で同時にシリサイド化することができ、素子全体の高速化と、工程の簡略化を図ることができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の一実施形態になる半導体装置の製造方法の一工程を説明する概略断面図である。
【図２】本発明の一実施形態になる半導体装置の製造方法の一工程を説明する概略断面図である。
【図３】本発明の一実施形態になる半導体装置の製造方法の一工程を説明する概略断面図である。
【図４】本発明の一実施形態になる半導体装置の製造方法の一工程を説明する概略断面図である。
【図５】本発明の一実施形態になる半導体装置の製造方法の一工程を説明する概略断面図である。
【図６】本発明の一実施形態になる半導体装置の製造方法の一工程を説明する概略断面図である。
【図７】本発明の一実施形態になる半導体装置の製造方法の一工程を説明する概略断面図である。
【図８】本発明の一実施形態になる半導体装置の製造方法の一工程を説明する概略断面図である。
【図９】ＤＲＡＭ搭載ＳＯＣの構成を例示する概略図である。
【図１０】従来技術になるＤＲＡＭセル部分の断面図である。
【符号の説明】
【００２６】
１ 半導体基板
２ 埋め込み酸化膜
３ Ｐウェル
４ Ｎウェル
５ セルＰウェル
６ ゲート電極
７ ＬＤＤ領域
８ サイドウォール
９ レジスト
１０ Ｓ／Ｄ領域
１１ Ｃｏ膜
１２ ＣｏＳｉ2膜
１３ 第１層間膜
１４ 容量コンタクト
１５ 下部電極
１６ 上部電極
１７ 第２層間膜
１８ コンタクト
１９ ビット線コンタクト
２０ 第１配線（容量部のビット線を兼ねる）
【図１】
2005333165.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005333165.tif 000009
【図８】
2005333165.tif 000010
【図９】
2005333165.tif 000011
【図１０】
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