(57)【要約】【課題】  ｐｉｎダイオードにおいて、低電流領域におけるＲｆを５Ω以下とすることのできる技術を提供する。【解決手段】  ｎ型高濃度基板１の主面上に相対的に不純物濃度が低いＩ層２を成長させた後、ｎ型高濃度基板１上に第１絶縁膜３を形成し、第１絶縁膜３の不要部分を除去して、周辺部分のＩ層２を露出させる。続いてＩ層２にリンを導入して、露出したＩ層２に相対的に不純物濃度が高いリン処理層４を形成することにより、Ｉ層２をリン処理層４およびｎ型高濃度基板１で囲み、Ｉ層２の体積を小さくしてＩ層２における単位体積あたりのキャリア濃度を上げる。【選択図】  図５
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【特許請求の範囲】
【請求項１】
（ａ）第１導電型の基板の主面上に第１半導体層を成長させる工程と、
（ｂ）前記基板上に第１絶縁膜を形成した後、前記第１絶縁膜の不要部分を除去して、周辺部分の前記第１半導体層を露出させる工程と、
（ｃ）前記第１半導体層に前記第１導電型の不純物を導入して、露出した前記第１半導体層に第２半導体層を形成する工程と、
（ｄ）前記基板上に第２絶縁膜を形成した後、前記第１および第２絶縁膜の不要部分を除去して、中央部分の前記第１半導体層を露出させる工程と、
（ｅ）前記第１半導体層に前記第１導電型と逆の第２導電型の不純物を導入して、露出した前記第１半導体層に第３半導体層を形成する工程とを有し、
前記基板および前記第２半導体層の不純物濃度が前記第１半導体層の不純物濃度よりも高いことを特徴とする半導体装置の製造方法。
【請求項２】
（ａ）第１導電型の基板の主面上に第１半導体層を成長させる工程と、
（ｂ）前記基板上に第１絶縁膜を形成した後、前記第１絶縁膜の不要部分を除去して、周辺部分の前記第１半導体層を露出させる工程と、
（ｃ）前記第１半導体層に前記第１導電型の不純物を導入して、露出した前記第１半導体層に第２半導体層を形成する工程と、
（ｄ）前記基板上に第２絶縁膜を形成した後、前記第１および第２絶縁膜の不要部分を除去して、中央部分の前記第１半導体層を露出させる工程と、
（ｅ）前記第１半導体層に前記第１導電型と逆の第２導電型の不純物を導入して、露出した前記第１半導体層に第３半導体層を形成する工程とを有し、
前記第１半導体層の不純物濃度は１０12〜１０13ｃｍ-3程度、前記第２半導体層の不純物濃度は１０17〜１０20ｃｍ-3程度であることを特徴とする半導体装置の製造方法。
【請求項３】
（ａ）第１導電型の基板の主面上に第１半導体層を成長させる工程と、
（ｂ）前記基板上に第１絶縁膜を形成した後、前記第１絶縁膜の不要部分を除去して、周辺部分の前記第１半導体層を露出させる工程と、
（ｃ）前記第１半導体層に前記第１導電型の不純物を導入して、露出した前記第１半導体層に第２半導体層を形成する工程と、
（ｄ）前記基板上に第２絶縁膜を形成した後、前記第１および第２絶縁膜の不要部分を除去して、中央部分の前記第１半導体層を露出させる工程と、
（ｅ）前記第１半導体層に前記第１導電型と逆の第２導電型の不純物を導入して、露出した前記第１半導体層に第３半導体層を形成する工程とを有し、
前記基板および前記第２半導体層の不純物濃度は前記第１半導体層の不純物濃度よりも高く、前記第２半導体層は前記基板に達していることを特徴とする半導体装置の製造方法。
【請求項４】
（ａ）第１導電型の基板の主面上に第１半導体層を成長させる工程と、
（ｂ）前記基板上に第１絶縁膜を形成した後、前記第１絶縁膜の不要部分を除去して、周辺部分の前記第１半導体層を露出させる工程と、
（ｃ）前記第１半導体層に前記第１導電型の不純物を導入して、露出した前記第１半導体層に第２半導体層を形成する工程と、
（ｄ）前記基板上に第２絶縁膜を形成した後、前記第１および第２絶縁膜の不要部分を除去して、中央部分の前記第１半導体層を露出させる工程と、
（ｅ）前記第１半導体層に前記第１導電型と逆の第２導電型の不純物を導入して、露出した前記第１半導体層に第３半導体層を形成する工程とを有し、
前記基板および前記第２半導体層の不純物濃度は前記第１半導体層の不純物濃度よりも高く、前記第２半導体層は前記第３半導体層よりも深く形成されることを特徴とする半導体装置の製造方法。
【請求項５】
（ａ）第１導電型の基板の主面上に第１半導体層を成長させる工程と、
（ｂ）前記第１半導体層の不要部分を除去し、平面リング状のトレンチ溝を形成する工程と、
（ｃ）前記基板上に第１絶縁膜を形成した後、前記第１絶縁膜の不要部分を除去して、前記トレンチ溝の底から周辺部分の前記第１半導体層を露出させる工程と、
（ｄ）前記第１半導体層に前記第１導電型の不純物を導入して、露出した前記第１半導体層に前記基板に達する第２半導体層を形成する工程と、
（ｅ）前記基板上に第２絶縁膜を形成した後、前記第１および第２絶縁膜の不要部分を除去して、中央部分の前記第１半導体層を露出させる工程と、
（ｆ）前記第１半導体層に前記第１導電型と逆の第２導電型の不純物を導入して、露出した前記第１半導体層に第３半導体層を形成する工程とを有し、
前記基板および前記第２半導体層の不純物濃度が前記第１半導体層の不純物濃度よりも高いことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、デジタル携帯電話、無線ＬＡＮなどのアンテナスイッチ用ｐｉｎ（Positive Intrinsic Negative）ダイオードを有する半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
高周波信号のスイッチングまたは減衰等に用いられるｐｉｎダイオードは、ダイオードのｐ型半導体領域とｎ型半導体領域との間に不純物を含まない真性半導体領域を挟んだ構造をしている。実際には真性半導体領域を作るのは不可能なため、真性半導体領域に代わり、固有抵抗が非常に高いｐ型またはｎ型半導体領域（以下、Ｉ層と言う）が用いられる（非特許文献１参照）。
【０００３】
ｐｉｎダイオードを順方向で直流バイアスすると、ｐ型半導体領域から正孔、ｎ型半導体領域から電子がＩ層に注入されて電流が流れ、低インピーダンス状態となる。一方、ｐｉｎダイオードを逆方向で直流バイアスすると、電流が遮断されて高インピーダンス状態となる。このような順方向バイアス時と逆方向バイアス時との違いを利用して、ｐｉｎダイオードからなるスイッチまたは移相器等が作られている。
【０００４】
ｐｉｎダイオードに順方向バイアスを加えた場合は、前述したように低インピーダンス状態となり、ｐｉｎダイオード全体としての高周波動作抵抗（以下、Ｒｆと記す）が低下する。このＲｆは、Ｉ層の厚さおよび濃度が同じであれば、Ｉ層へのキャリア（ｐ型半導体領域から注入される正孔およびｎ型半導体領域から注入される電子）の注入量、すなわち順方向バイアス電流に依存し、例えば順方向バイアス電流が小さくなると、注入されたキャリアが分散して単位体積あたりのキャリア濃度が低下するため、Ｒｆは大きくなる。
【非特許文献１】１９９９年３月２０日、株式会社日刊工業新聞社発行、「半導体用語大辞典」、ｐ２３〜ｐ１２４
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図１３に、本発明者らによって検討されたデジタル携帯電話などの送受信切り替えのアンテナスイッチとして用いられるｐｉｎダイオードＰＤ0の要部断面図を示す。
【０００６】
ｐｉｎダイオードＰＤ0は、ｎ型高濃度基板２１、Ｉ層２２およびｐ型拡散層２３からなるｐｉｎ接合によって構成される。ｐ型拡散層２３には表面電極２４を介して電源２５が接続されており、ｐ型拡散層２３に印加されるプラス電位によって、ｐｉｎ接合が順方向にバイアスされて電流が流れる。
【０００７】
ところで、携帯電話では、待ち受け時などにおいて消費電力を小さくするために、順方向バイアス時において低電流かつ低抵抗のｐｉｎダイオードが必要とされる。例えば順方向バイアス電流が５００μＡにおいてＲｆは５Ω以下が望まれている。しかしながら、本発明者が検討したところ、順方向バイアス電流が５００μＡにおいて上記ｐｉｎダイオードＰＤ0のＲｆは７Ω程度となり、所望する消費電力が得られないという問題が生じた。
【０００８】
上記問題を解決するには、Ｉ層における単位体積当たりのキャリア濃度を向上させることにより、Ｉ層の導伝率を上げてＲｆを小さくする必要がある。具体的には、順方向バイアス電流を大きくする、Ｉ層を薄くする、またはｐｉｎダイオードを形成する半導体チップの横幅を狭くするなどの手段をとることができる。しかしながら、それぞれに消費電力の増加、高調波歪みの劣化、または半導体チップのハンドリング時の不具合等が生じるため、これらはＩ層における単位体積当たりのキャリア濃度を向上させる根本的な改善策とはならない。
【０００９】
本発明の目的は、ｐｉｎダイオードにおいて、低電流領域におけるＲｆを５Ω以下とすることのできる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本発明は、ｎ型高濃度基板の主面上にＩ層を成長させる工程と、ｎ型高濃度基板上に第１絶縁膜を形成した後、第１絶縁膜の不要部分を除去して、周辺部分のＩ層を露出させる工程と、Ｉ層にリンを導入して、露出したＩ層にリン処理層を形成する工程と、ｎ型高濃度基板上に第２絶縁膜を形成した後、第１および第２絶縁膜の不要部分を除去して、中央部分のＩ層を露出させる工程と、Ｉ層にｐ型不純物を導入して、露出したＩ層にｐ型拡散層を形成する工程とを有し、リン処理層のリン濃度がＩ層のｐ型不純物濃度よりも高いものである。
【発明の効果】
【００１３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１４】
ｐｉｎ接合の周辺部分に高濃度のリン処理層を形成してＩ層の体積を小さくすることにより、Ｉ層における単位体積あたりのキャリア濃度が上がり、順方向バイアス時の低電流領域においてＲｆを５Ω以下とすることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１６】
（実施の形態１）
図１は、本発明の実施の形態１であるｐｉｎダイオードを使用したアンテナ切り替え回路の一例を示す回路図である。図中、Ｄ1，Ｄ2はｐｉｎダイオード、Ｃ1，Ｃ2，Ｃ3，Ｃ4は容量、Ｚ1，Ｚ2はマイクロストリップライン（分布定数回路）を示す。
【００１７】
ｐｉｎダイオードＤ1，Ｄ2は、３００ＭＨｚ〜３ＧＨｚ程度の高周波信号に対して、順方向電流が流れていない時には高い抵抗値を示し、順方向電流が流れている時には低い抵抗値を示し、送信と受信とのアンテナ切り替えを行うスイッチとして機能する。なおｐｉｎダイオードＤ1，Ｄ2は、一般のスイッチング用ダイオードに比べて優れた高周波特性を持っているので、アンテナ切り替え回路の高周波信号のスイッチングの他、順方向電流の変化に応じて内部抵抗値が得られることを利用したゲイン・コントロールなどにも用いることができる。
【００１８】
次に、本発明の実施の形態１であるｐｉｎダイオードＰＤ1の製造方法を図２〜図５に従って工程順に説明する。各図において、（ａ）はｐｉｎダイオードＰＤ1を示す半導体基板の要部平面図、（ｂ）は（ａ）のＡ−Ａ′線における半導体基板の要部断面図である。また、１枚の半導体ウエハ（平面略円形常の半導体の薄板）上に同時に数千個のｐｉｎダイオードＰＤ1が形成されるが、ここでは１つのｐｉｎダイオードＰＤ1を例示する。
【００１９】
まず、図２に示すように、ｎ型（第１導電型）高濃度基板（この段階では半導体ウエハと称する基板）１にエピタキシャル層を成長させることにより、ｐｉｎダイオードＰＤ1のＩ層（第１半導体層）２を形成する。ｎ型高濃度基板１の不純物濃度は、例えば１０19〜１０21ｃｍ-3程度、Ｉ層２の不純物濃度は、例えば１０12〜１０13ｃｍ-3程度であり、Ｉ層２の厚さは、例えば１０μｍ程度である。続いてｎ型高濃度基板１上に第１絶縁膜３を形成した後、フォトリソグラフィ技術により形成されたレジストパターンをマスクとして、第１絶縁膜３の一部をエッチングすることにより、周辺部分（後述するｐ型（第２導電型）拡散層が形成される領域の外側）のＩ層２の表面を露出させる。
【００２０】
次に、図３に示すように、リン処理を行い、露出したＩ層２の表面からＩ層２へリンを導入して、ｎ型高濃度基板１に達するリン処理層（第２半導体層）４を形成する。リン処理層４の不純物濃度は、Ｉ層２の不純物濃度よりも高く設定され、例えば１０17〜１０20ｃｍ-3程度である。リン処理層４を形成することにより、Ｉ層２が、不純物濃度が高いｎ型高濃度基板１およびリン処理層４により囲まれて、その体積を小さくすることができる。
【００２１】
次に、図４に示すように、ｎ型高濃度基板１上に第２絶縁膜５を形成した後、フォトリソグラフィ技術により形成されたレジストパターンをマスクとして、第１絶縁膜３および第２絶縁膜５の一部をエッチングすることにより、中央部分に穴６を形成して、Ｉ層２の表面を露出させる。
【００２２】
次に、露出したＩ層２の表面に、例えばＰＢＦなどのドーピング材料を塗布する。続いて９００℃程度の雰囲気中においてｎ型高濃度基板１をアニールすることにより、上記穴６からＩ層２にボロンをドーピングして、ｐ型拡散層（第３半導体層）７を形成する。ここで、ｐ型拡散層７はリン処理層４と繋がらないように形成される。続いて窒素雰囲気中においてｎ型高濃度基板１に１０００℃程度の熱処理を施すことにより、ｐ型拡散層７、Ｉ層２およびｎ型高濃度基板１からなるｐｉｎ接合が形成される。
【００２３】
次に、図５に示すように、ｎ型高濃度基板１上に、例えばスパッタリング法を用いてアルミニウムとシリコンからなる合金膜を堆積する。続いてフォトリソグラフィ技術により形成されたレジストパターンをマスクとして、その合金膜をエッチングすることにより、ｐ型拡散層７に繋がる表面電極（図５（ａ）中、網掛けのハッチングで示す）８を形成する。
【００２４】
次に、ｎ型高濃度基板１上に窒化シリコン膜を堆積する。続いてその窒化シリコン膜上に酸化シリコン膜を堆積し、窒化シリコン膜および酸化シリコン膜の積層膜からなる表面保護膜９を形成する。さらに続けて、フォトリソグラフィ技術により形成されたレジストパターンをマスクとして、表面保護膜９をエッチングすることにより、表面電極８の表面を露出させる。
【００２５】
次に、表面電極８および表面保護膜９などが形成されたｎ型高濃度基板１の主面上に、その主面を保護するためのプラスチックでできた保護テープ（図示は省略）を貼り付けた後、ｎ型高濃度基板１の裏面をグラインディングにより研削し、パッケージ形態に合わせてｎ型高濃度基板１を薄くする。なおｎ型高濃度基板１の裏面を研削した後に、さらにｎ型高濃度基板１の裏面をライトエッチングしてもよい。
【００２６】
次に、上記した保護テープを剥がし、ｎ型高濃度基板１を洗浄した後、ｎ型高濃度基板１の裏面に金／アンチモン／金からなる多層膜（薄膜）を堆積する。続いてその多層膜をエッチングすることにより裏面電極１０を形成することにより、本実施の形態１のｐｉｎダイオードＰＤ1が略完成する。その後、ｐｉｎダイオードＰＤ1が形成された半導体ウエハを切り分けて、ｐｉｎダイオードＰＤ1を単位素子（半導体チップ）に分割する。続いて個々のｐｉｎダイオードＰＤ1を封止樹脂により封止して、パッケージングする。
【００２７】
図６は、ｐｉｎダイオードの高周波動作抵抗Ｒｆと順方向バイアス電流Ｉｆとの関係を示すグラフ図である。図中、実線は本発明であるｐｉｎダイオードＰＤ1の特性、点線は本発明者らが検討したｐｉｎダイオードＰＤ0（図１３参照）の特性を示す。
【００２８】
ｐｉｎダイオードＰＤ1，ＰＤ0のＲｆは、順方向バイアス電流に依存し、順方向バイアス電流が小さくなるに従い大きくなる。しかし、順方向バイアス電流が１ｍＡ以下の低電流領域では、ｐｉｎダイオードＰＤ1のＲｆはｐｉｎダイオードＰＤ0のＲｆよりも小さくなる。例えば順方向バイアス電流が５００μＡでは、ｐｉｎダイオードＰＤ0のＲｆは約７Ωであるが、ｐｉｎダイオードＰＤ1のＲｆは約３Ωとなり、目標とする５Ω以下を満たすことができる。これは、Ｉ層２にリン処理層４を形成することにより、ｐｉｎダイオードＰＤ1のＩ層２の体積がｐｉｎダイオードＰＤ0のＩ層２２の体積よりも小さくなったことから、順方向バイアスを加えた場合、ｐｉｎダイオードＰＤ1のＩ層２にキャリアが充満してＩ層２における単位体積あたりのキャリア濃度が上がり、低電流領域で５Ω以下のＲｆを得ることができたと考えられる。
【００２９】
なお、上記ｐｉｎダイオードＰＤ1では、リン処理層４はｎ型高濃度基板１に達しているが、必ずしもｎ型高濃度基板１に到達する必要はなく、リン処理層４は、キャリアの拡散を防ぐことができる深さを有していればよい。例えばｐ型拡散層４よりも深くリン処理層４を形成すればよい。
【００３０】
図７に、本発明の実施の形態１の変形例であるリン処理層がｎ型高濃度基板に達しないｐｉｎダイオードＰＤ2の要部断面図を示す。
【００３１】
ｐｉｎダイオードＰＤ2ではＩ層２が相対的に厚く、その厚さは、例えば１５〜２５μｍ程度である。一方、拡散源を用いてリンをＩ層２へ導入するリン処理ではリンの導入深さに限界があり、その深さは、例えば１０μｍ程度である。このため、リン処理層４はｎ型高濃度基板１へ到達しない。しかし、リン処理層４がｐ型拡散層４よりも深く形成されていることから、キャリアの拡散を防ぐことができる。
【００３２】
このように、本実施の形態１によれば、ｐｉｎ接合の周辺部分に高濃度のリン処理層４を形成することにより、Ｉ層２の体積を小さくすることができるので、Ｉ層２における単位体積あたりのキャリア濃度が上がり、順方向バイアス電流が５００μＡ程度の低電流領域において５Ω以下のＲｆを得ることができる。
【００３３】
（実施の形態２）
本発明の実施の形態２であるｐｉｎダイオードＰＤ3の製造方法を図８〜図１２に従って工程順に説明する。各図において、（ａ）はｐｉｎダイオードＰＤ3を示す半導体基板の要部平面図、（ｂ）は（ａ）のＡ−Ａ′線における半導体基板の要部断面図である。また前記実施の形態１と同様に、半導体ウエハ上に形成される１つのｐｉｎダイオードＰＤ3を例示する。
【００３４】
まず、図８に示すように、ｎ型高濃度基板１にエピタキシャル層を成長させることにより、ｐｉｎダイオードのＩ層２を形成する。続いてｎ型高濃度基板１上に第３絶縁膜１１を形成した後、フォトリソグラフィ技術により形成されたレジストパターンをマスクとして、第３絶縁膜１１の一部をエッチングする。さらに続いて上記レジストパターンを除去した後、第３絶縁膜１１をマスクとして、Ｉ層２の一部をエッチングし、トレンチ溝１２を形成する。このトレンチ溝１２は、ｎ型高濃度基板１において平面リング状となる。後の工程でトレンチ溝１２の底から不純物を導入することによりトレンチ溝１２下のＩ層２にリン処理層が形成されるが、このリン処理層がｎ型高濃度基板１に達するようにトレンチ溝１２の深さは決められる。例えばＩ層２の厚さが２５μｍ程度、リン処理層の深さが１０μｍ程度の場合、トレンチ溝１２の深さは１５μｍ程度となる。
【００３５】
次に、図９に示すように、第３絶縁膜１１を除去した後、ｎ型高濃度基板１上に第１絶縁膜１３を形成する。続いてフォトリソグラフィ技術により形成されたレジストパターンをマスクとして、第１絶縁膜１３の一部をエッチングすることにより、トレンチ溝１２の底から外側のＩ層２の表面を露出させる。
【００３６】
次に、図１０に示すように、リン処理を行い、露出したＩ層２の表面からＩ層２にリンを導入して、ｎ型高濃度基板１に達するリン処理層（第２半導体層）１４を形成する。リン処理層１４の不純物濃度は、Ｉ層２の不純物濃度よりも高く設定され、例えば１０17〜１０20ｃｍ-3程度である。Ｉ層２の厚さが、リンの導入深さである１０μｍ程度よりも厚いが、トレンチ溝１２を形成し、その底からリンを導入することにより、リン処理層１４をｎ型高濃度基板１へ到達させることができる。従ってＩ層２の厚さが１０μｍよりも厚い場合も、Ｉ層２が、不純物濃度が高いｎ型高濃度基板１およびリン処理層１４により囲まれて、その体積を小さくすることができる。その結果、Ｉ層２における単位体積あたりのキャリア濃度が上がり、順方向バイアス時の低電流領域において低いＲｆを得ることができる。
【００３７】
次に、図１１に示すように、ｎ型高濃度基板１上に第２絶縁膜１５を形成した後、フォトリソグラフィ技術により形成されたレジストパターンをマスクとして、第１絶縁膜１３および第２絶縁膜１５の一部をエッチングすることにより、中央部分に穴１６を形成して、Ｉ層２の表面を露出させる。続いて前記実施の形態１と同様に、露出したＩ層２の表面にｐ型拡散層（第３半導体層）１７を形成し、ｐ型拡散層１７、Ｉ層２およびｎ型高濃度基板１からなるｐｉｎ接合が形成される。
【００３８】
その後、図１２に示すように、前記実施の形態１と同様に、ｐ型拡散層１７に繋がる表面電極１８を形成し、ｎ型高濃度基板１の裏面に裏面電極（図示せず）を形成して、本実施の形態２のｐｉｎダイオードＰＤ3を形成する。
【００３９】
このように、本実施の形態２によれば、Ｉ層２の厚さが、リンの導入深さよりも厚い場合も、周辺部分のＩ層２にトレンチ溝１２を形成し、その底からリンを導入することにより、ｐｉｎ接合の周辺部分にｎ型高濃度基板１に達する高濃度のリン処理層１４が形成されるので、Ｉ層２の体積を小さくすることができる。
【００４０】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００４１】
例えば、前記実施の形態では、ｐｉｎダイオードに適用した場合について説明したが、バリキャップ等のダイオードの容量制限にも適用することができる。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施の形態１であるｐｉｎダイオードを使用したアンテナ切り替え回路の一例を示す回路図である。
【図２】（ａ）および（ｂ）は、それぞれ本発明の実施の形態１であるｐｉｎダイオードの製造方法を示す半導体基板の要部平面図および要部断面図である。
【図３】（ａ）および（ｂ）は、それぞれ図２に続くｐｉｎダイオードの製造工程中の要部平面図および要部断面図である。
【図４】（ａ）および（ｂ）は、それぞれ図３に続くｐｉｎダイオードの製造工程中の要部平面図および要部断面図である。
【図５】（ａ）および（ｂ）は、それぞれ図４に続くｐｉｎダイオードの製造工程中の要部平面図および要部断面図である。
【図６】ｐｉｎダイオードの高周波動作抵抗Ｒｆと順方向バイアス電流Ｉｆとの関係を示すグラフ図である。
【図７】本発明の実施の形態１であるｐｉｎダイオードの変形例を示す半導体基板の要部断面図である。
【図８】（ａ）および（ｂ）は、それぞれ本発明の実施の形態２であるｐｉｎダイオードの製造方法を示す半導体基板の要部平面図および要部断面図である。
【図９】（ａ）および（ｂ）は、それぞれ図８に続くｐｉｎダイオードの製造工程中の要部平面図および要部断面図である。
【図１０】（ａ）および（ｂ）は、それぞれ図９に続くｐｉｎダイオードの製造工程中の要部平面図および要部断面図である。
【図１１】（ａ）および（ｂ）は、それぞれ図１０に続くｐｉｎダイオードの製造工程中の要部平面図および要部断面図である。
【図１２】（ａ）および（ｂ）は、それぞれ図１１に続くｐｉｎダイオードの製造工程中の要部平面図および要部断面図である。
【図１３】本発明者らによって検討されたｐｉｎダイオードを示す半導体基板の要部断面図である。
【符号の説明】
【００４３】
１  ｎ型高濃度基板（基板）
２  Ｉ層（第１半導体層）
３  第１絶縁膜
４  リン処理層（第２半導体層）
５  第２絶縁膜
６  穴
７  ｐ型拡散層（第３半導体層）
８  表面電極
９  表面保護膜
１０  裏面電極
１１  第３絶縁膜
１２  トレンチ溝
１３  第１絶縁膜
１４  リン処理層（第２半導体層）
１５  第２絶縁膜
１６  穴
１７  ｐ型拡散層（第３半導体層）
１８  表面電極
２１  ｎ型高濃度基板
２２  Ｉ層
２３  ｐ型拡散層
２４  表面電極
２５  電極
ＰＤ0  ｐｉｎダイオード
ＰＤ1  ｐｉｎダイオード
ＰＤ2  ｐｉｎダイオード
ＰＤ3  ｐｉｎダイオード
Ｄ1  ｐｉｎダイオード
Ｄ2  ｐｉｎダイオード
Ｃ1  容量
Ｃ2  容量
Ｃ3  容量
Ｃ4  容量
Ｚ1  マイクロストリップライン
Ｚ2  マイクロストリップライン
【図１】
2005072379.tif 000003
【図２】
2005072379.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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