(57)【要約】【課題】低電力消費のプログラマブル高周波数分周回路を提供すること。【解決手段】クロック信号およびデータ入力信号を受け取るように適合されたＮＡＮＤステージと、クロックド・インバータ・ステージの第１入力がＮＡＮＤステージの出力に結合され、クロックド・インバータ・ステージの第２入力がクロック信号に結合されたクロックド・インバータ・ステージと、第１インバータ・ステージの第１入力がクロックド・インバータの出力に結合され、第１インバータ・ステージの第２入力がリセット信号に結合された第１インバータ・ステージと、出力を有し、第２インバータ・ステージの入力が第１インバータ・ステージの出力に結合された第２インバータ・ステージとを含む高速ラッチ。この高速ラッチは、周波数分周回路で使用するのに適している。この高速ラッチを使用する同種の周波数分周器と、高速ラッチを使用しない独自の３／４分周器および２分周器も開示される。【選択図】図１
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【特許請求の範囲】
【請求項１】
クロック信号およびデータ入力信号を受け取るように適合されたＮＡＮＤステージと、
クロックド・インバータ・ステージの第１入力が前記ＮＡＮＤステージの出力に結合され、クロックド・インバータ・ステージの第２入力が前記クロック信号に結合されたクロックド・インバータ・ステージと、
第１インバータ・ステージの第１入力が前記クロックド・インバータの出力に結合され、第１インバータ・ステージの第２入力がリセット信号に結合された第１インバータ・ステージと、
出力を有し、第２インバータ・ステージの入力が前記第１インバータ・ステージの出力に結合された第２インバータ・ステージとを備える高速ラッチ。
【請求項２】
前記リセット信号がＦＥＴのゲートに結合され、前記ＦＥＴのソース／ドレインが、グラウンドと、前記第１インバータ・ステージの前記入力との間に結合される請求項１に記載の高速ラッチ。
【請求項３】
前記リセット信号が論理１になると、前記高速ラッチの前記出力が論理０にドライブされる請求項１に記載の高速ラッチ。
【請求項４】
前記リセット信号の論理０および前記クロック信号の論理０により、前記ＮＡＮＤステージの前記出力が論理１にプリチャージされる請求項１に記載の高速ラッチ。
【請求項５】
前記クロック信号の論理１および前記データ入力信号の論理１により、前記ＮＡＮＤステージの前記出力が論理０にドライブされ、前記クロックド・インバータの前記出力が論理１にドライブされ、前記高速ラッチの前記出力が論理１にドライブされる請求項１に記載の高速ラッチ。
【請求項６】
前記クロック信号の論理１および前記データ入力の論理０により、前記ＮＡＮＤステージの前記出力が、プリチャージされた論理１の状態のままにされ、前記クロックド・インバータの前記出力が論理０にドライブされ、前記第２インバータの前記出力が論理０にドライブされる請求項１に記載の高速ラッチ。
【請求項７】
前記ＮＡＮＤステージおよび前記クロックド・インバータ・ステージが、前記ＮＡＮＤステージ、前記クロックド・インバータ・ステージ、前記第１インバータ・ステージ、および前記第２インバータ・ステージの組合せの動作周波数の最大周波数の和の２倍で１を割ったものとして定義されるラッチ取込み時間を有する請求項１に記載の高速ラッチ。
【請求項８】
前記ＮＡＮＤステージおよび前記クロックド・インバータ・ステージが、１００ピコ秒以下のラッチ取込み時間を有する請求項１に記載の高速ラッチ。
【請求項９】
前記クロック信号が、最大周波数４．５４５ＧＨｚを有する請求項１に記載の高速ラッチ。
【請求項１０】
出力クロック信号を生成する周波数分周器であって、
ワンショット・ジェネレータの入力が入力クロック信号に結合され、前記ワンショット・ジェネレータの出力が少なくとも２つのラッチのクロック入力に結合されたワンショット・ジェネレータを備え、前記ラッチがシフト・レジスタとして構成され、前記シフト・レジスタの前段のラッチのデータ出力が、前記シフト・レジスタの後段のラッチのデータ入力に結合され、前記シフト・レジスタの最後のラッチのデータ出力が、前記シフト・レジスタの最初のラッチのデータ入力に結合され、
周波数分周器の出力が、前記シフト・レジスタの最後のラッチの隣の出力に結合され、
前記出力クロック信号の周波数が、前記入力クロック信号の周波数および前記ラッチの数の関数である周波数分周器。
【請求項１１】
制御信号に応答する論理ネットワークであって、前記シフト・レジスタの最後のラッチの隣のデータ出力と、前記最後のラッチのデータ出力と、前記最初のラッチのデータ入力とに結合される論理ネットワークをさらに含み、
前記論理ネットワークがさらに、前記制御信号の値に基づいて、最後のラッチの前記隣のデータ出力を前記最初のラッチのデータ入力に結合し、または単に前記最後のラッチのデータ出力を前記最初のラッチのデータ入力に結合する請求項１０に記載の周波数分周器。
【請求項１２】
前記制御信号が第１の値を有するときの前記出力クロック信号の周波数が、前記入力クロック信号の周波数を第１の数で割ったものであり、前記第１の数が、前記シフト・レジスタ中のラッチ数の２倍に等しく、
前記制御信号が第２の値を有するときの前記出力クロック信号の周波数が、前記入力クロック信号の周波数を第２の数で割ったものであり、前記第２の数が、前記第１の数より１小さい請求項１１に記載の周波数分周器。
【請求項１３】
最後のラッチの前記隣の出力と、前記周波数分周器の出力との間に結合された出力クロック・デューティ・サイクル補正回路をさらに備える請求項１１に記載の周波数分周器。
【請求項１４】
前記出力クロック・デューティ・サイクル補正回路が、出力クロック周波数だけを補正するように適合され、入力クロック周波数を出力クロック周波数で割った比が奇数であり、追加の制御信号に基づく請求項１３に記載の周波数分周器。
【請求項１５】
追加のワンショット・ジェネレータをさらに含み、前記追加のワンショット・ジェネレータの入力が、前記反転マルチプレクサの出力と、前記ワンショット・ジェネレータの出力とに結合され、追加の各ワンショット・ジェネレータが、異なるラッチのクロック入力に結合される請求項１０に記載の周波数分周器。
【請求項１６】
すべての前記ラッチが、
前段のラッチから前記入力クロック信号およびデータ入力信号を受け取るように適合されたＮＡＮＤステージと、
クロックド・インバータ・ステージの第１入力が前記ＮＡＮＤステージの出力に結合され、クロックド・インバータ・ステージの第２入力が前記クロック信号に結合されたクロックド・インバータ・ステージと、
第１インバータ・ステージの第１入力が前記クロックド・インバータの出力に結合され、第１インバータ・ステージの第２入力がリセット信号に結合された第１インバータ・ステージと、
前記第１インバータ・ステージの入力が前記第１インバータ・ステージの出力に結合され、第２インバータ・ステージの出力が前記ラッチのデータ出力である第２インバータ・ステージとを備える請求項１０に記載の周波数分周器。
【請求項１７】
異なる出力クロック信号をそれぞれ生成する多数の周波数分周器を備えるプログラマブル周波数分周器であって、各周波数分周器が、
ワンショット・ジェネレータの入力が入力クロック信号に結合され、ワンショット・ジェネレータの出力が少なくとも２つのラッチのクロック入力に結合されたワンショット・ジェネレータであって、前記ラッチがシフト・レジスタとして構成され、前記シフト・レジスタの前段のラッチのデータ出力が、前記シフト・レジスタの後段のラッチのデータ入力に結合され、前記シフト・レジスタの最後のラッチのデータ出力が、前記シフト・レジスタの最初のラッチのデータ入力に結合され、
前記周波数分周器の出力が、前記シフト・レジスタの最後のラッチの隣の出力に結合され、
各出力クロック信号の周波数が、前記入力クロック信号の周波数と、各周波数分周器中の前記ラッチの数との関数であり、
各周波数分周器中のラッチ数が異なるワンショット・ジェネレータと、
周波数分周器ごとに異なるリセット信号を生成する手段と、
１つの前記周波数分周器の１つの前記出力クロック信号を選択し、前記プログラマブル分周器のクロック出力に結合する手段とを備えるプログラマブル周波数分周器。
【請求項１８】
各周波数分周器が、
共通制御信号に応答する論理ネットワークであって、前記シフト・レジスタの最後のラッチの隣のデータ出力と、前記最後のラッチのデータ出力と、前記最初のラッチのデータ入力とに結合される論理ネットワークをさらに含み、
前記論理ネットワークがさらに、前記共通制御信号の値に基づいて、最後のラッチの前記隣のデータ出力を前記最初のラッチのデータ入力に結合し、または単に前記最後のラッチのデータ出力を前記最初のラッチのデータ入力に結合する請求項１７に記載のプログラマブル周波数分周器。
【請求項１９】
前記制御信号が第１の値を有するときの前記出力クロック信号の周波数が、前記入力クロック信号の周波数を第１の数で割ったものであり、前記第１の数が、前記シフト・レジスタ中のラッチ数の２倍に等しく、
前記制御信号が第２の値を有するときの前記出力クロック信号の周波数が、前記入力クロック信号の周波数を第２の数で割ったものであり、前記第２の数が、前記第１の数より１小さい請求項１８に記載のプログラマブル周波数分周器。
【請求項２０】
各周波数分周器が、最後のラッチの前記隣の出力と、前記周波数分周器の前記出力との間に結合された出力クロック・デューティ・サイクル補正回路をさらに備える請求項１８に記載のプログラマブル周波数分周器。
【請求項２１】
各周波数分周器の前記出力クロック・デューティ・サイクル補正回路が、出力クロック周波数だけを補正するように適合され、前記入力クロック周波数を前記出力クロック周波数で割った比が奇数であり、追加の制御信号に基づく請求項２０に記載のプログラマブル周波数分周器。
【請求項２２】
各周波数分周器が追加のワンショット・ジェネレータをさらに含み、各ワンショット・ジェネレータの出力が、各周波数分周器の異なるラッチのクロック入力に接続される請求項１７に記載のプログラマブル周波数分周器。
【請求項２３】
すべての前記周波数分周器のすべての前記ラッチが、
前記周波数分周器の前段のラッチから前記入力クロック信号およびデータ入力信号を受け取るように適合されたＮＡＮＤステージと、
クロックド・インバータ・ステージの第１入力が前記ＮＡＮＤステージの出力に結合され、クロックド・インバータ・ステージの第２入力が前記入力クロック信号に結合されたクロックド・インバータ・ステージと、
第１インバータ・ステージの第１入力が前記クロックド・インバータの出力に結合され、第１インバータ・ステージの第２入力がリセット信号に結合された第１インバータ・ステージと、
出力を有し、前記第１インバータ・ステージの入力が前記第１インバータ・ステージの出力に結合された第２インバータ・ステージとを備える請求項１７に記載のプログラマブル周波数分周器。
【請求項２４】
前記周波数分周器のうち１つが１／２周波数分周器であり、状態マシンである請求項１７に記載のプログラマブル周波数分周器。
【請求項２５】
１つの前記周波数分周器が１／３または１／４周波数分周器であり、前記３または４周波数分周器が第１および第２の同一の回路を含み、各回路が、
ワンショット・ジェネレータの入力が前記入力クロック信号に結合され、ワンショット・ジェネレータの出力が第１ラッチおよび第２ラッチのクロック入力に結合されたワンショット・ジェネレータであって、前記第１ラッチおよび前記第２ラッチがシフト・レジスタとして構成され、前記第１ラッチのデータ出力が前記第２ラッチのデータ入力に結合され、前記第２ラッチのデータ出力が前記第１ラッチのデータ入力に結合されるワンショット・ジェネレータと、
制御信号に応答する論理ネットワークであって、前記シフト・レジスタの最後のラッチの隣のデータ出力と、前記最後のラッチのデータ出力と、前記最初のラッチのデータ入力とに結合される論理ネットワークとを備え、
前記論理ネットワークがさらに、前記制御信号の値に基づいて、最後のラッチの前記隣のデータ出力を前記最初のラッチのデータ入力に結合し、または単に前記最後のラッチのデータ出力を前記最初のラッチのデータ入力に結合し、
前記第１回路および前記第２回路の出力を、前記１／３または１／４周波数分周器の１／３出力または１／４出力に結合する追加の論理ネットワークを備える請求項１７に記載のプログラマブル周波数分周器。
【請求項２６】
同一の第１の組および第２の組のカスケード接続ＦＥＴであって、それぞれの組が入力クロック信号と、反転した前記入力クロック信号とを受け取るように適合されたカスケード接続ＦＥＴと、
第１インバータのＰＦＥＴのゲートが前記第１の組のカスケード接続ＦＥＴの出力に結合され、第１インバータのＮＦＥＴのゲートが前記第２の組のカスケード接続ＦＥＴの出力に結合され、第１インバータの出力が、前記周波数分周器の出力と前記第１の組および第２の組のカスケード接続ＦＥＴの入力とに結合される第１インバータとを備える１／２周波数分周器。
【請求項２７】
第２インバータの入力が第２インバータの出力に結合され、第２インバータの出力が第３インバータの入力に結合され、前記第３インバータの出力が周波数分周器の出力に結合された第２インバータと、
前記第２インバータの出力と、前記第１の組および第２の組のカスケード接続ＦＥＴとの間に結合された、前記反転した入力クロック信号に応答する第１パス・ゲートと、前記第２インバータの出力と、前記第１の組および第２の組のカスケード接続ＦＥＴとの間に結合された、前記入力クロック信号に応答する第２パス・ゲートであって、前記パス・ゲートが、前記第１の組および第２の組のカスケード接続ＦＥＴへの前記第１インバータの前記出力のフィードバックを制御するパス・ゲートとをさらに含む請求項２６に記載の１／２周波数分周器。
【請求項２８】
各組のカスケード接続ＦＥＴが、正電源に接続された第１ＰＦＥＴと、前記第１ＰＦＥＴと第１ＮＦＥＴとの間に接続された第２ＰＦＥＴと、前記第１ＮＦＥＴとグラウンドとの間に接続された第２ＮＦＥＴとが列挙した順で接続されたものを含み、すべての接続が、ソース、ドレインへの接続、またはソースからドレインへの接続である請求項２６に記載の１／２周波数分周器。
【請求項２９】
前記第１パス・ゲートがＰＦＥＴであり、第２パス・ゲートがＮＦＥＴであり、それぞれの第１ソース／ドレインが前記第２インバータの出力に接続され、それぞれの第２ソース／ドレインが、前記第１の組のカスケード接続ＦＥＴの前記第１ＰＦＥＴおよび第１ＮＦＥＴのゲートと、前記第２の組のカスケード接続ＦＥＴの前記第２ＮＦＥＴおよび前記第２ＰＦＥＴとに接続され、前記第１パス・ゲートのゲートが前記反転した入力クロック信号に結合され、前記第２パス・ゲートのゲートが前記クロック信号に結合され、
前記第１の組のカスケード接続ＦＥＴの前記第２ＰＦＥＴのゲートと、前記第２の組のカスケード接続ＦＥＴの前記第１ＰＦＥＴのゲートとが、前記入力クロック信号に結合され、
前記第１の組のカスケード接続ＦＥＴの前記第２ＮＦＥＴのゲートと、前記第２の組のカスケード接続ＦＥＴの前記第１ＮＦＥＴのゲートとが、前記反転した入力クロック信号に結合される請求項２８に記載の１／２周波数分周器。
【請求項３０】
リセットＮＦＥＴのソースがグラウンドに結合され、リセットＮＦＥＴのドレインが前記第２インバータの出力に結合され、リセットＮＦＥＴのゲートがリセット信号に結合されるリセットＮＦＥＴをさらに含む請求項２９に記載の１／２周波数分周器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路の分野に関する。より詳細には、本発明は、低電力消費のプログラマブル高周波数分周回路に関する。
【背景技術】
【０００２】
コンピュータ・システムは、データ入力／記憶／処理／出力集積回路を使用する。こうした回路の適切な動作を保証するために、こうした回路はしばしば、時間領域（time-domain）で同期する必要がある。このような同期を実現するために、コンピュータ・システムは通常、こうした回路のデータ転送／処理タイミングを同期するクロック回路を利用する。最新の高性能かつ低電力コンピュータでのこうした回路の同期は、いくつかの異なる周波数のクロック信号を必要とし、それらのクロック信号自体を互いに同期しなければならない。複数の周波数で高速かつ低消費電力で動作するこのようなクロック回路を設計することは簡単なことではない。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
低消費電力のプログラマブル高周波数分周回路を提供すること。
【課題を解決するための手段】
【０００４】
本発明の第１の態様は、クロック信号およびデータ入力信号を受け取るように適合されたＮＡＮＤステージ（stage）と、クロックド・インバータ（clocked inverter）・ステージの第１入力がＮＡＮＤステージの出力に結合され、クロックド・インバータ・ステージの第２入力がクロック信号に結合されたクロックド・インバータ・ステージと、第１インバータ・ステージの第１入力がクロックド・インバータの出力に結合され、第１インバータ・ステージの第２入力がリセット信号に結合された第１インバータ・ステージと、出力を有し、第２インバータ・ステージの入力が第１インバータ・ステージの出力に結合された第２インバータ・ステージとを備える高速ラッチである。
【０００５】
本発明の第２の態様は、出力クロック信号を生成する周波数分周器（frequencydivider）であって、ワンショット・ジェネレータ（one-shot generator）の入力が入力クロック信号に結合され、ワンショット・ジェネレータの出力が少なくとも２つのラッチのクロック入力に結合されたワンショット・ジェネレータを備え、ラッチがシフト・レジスタとして構成され、シフト・レジスタの前段の（previous）ラッチのデータ出力が、シフト・レジスタの後段の（following）ラッチのデータ入力に結合され、シフト・レジスタの最後のラッチのデータ出力が、シフト・レジスタの最初のラッチのデータ入力に結合され、周波数分周器の出力が、シフト・レジスタの最後のラッチの隣の出力に結合され、出力クロック信号の周波数が、入力クロック信号の周波数およびラッチの数の関数である周波数分周器である。
【０００６】
本発明の第３の態様は、異なる出力クロック信号をそれぞれ生成する多数の周波数分周器を備えるプログラマブル周波数分周器であって、各周波数分周器が、ワンショット・ジェネレータの入力が入力クロック信号に結合され、ワンショット・ジェネレータの出力が少なくとも２つのラッチのクロック入力に結合されたワンショット・ジェネレータであって、ラッチがシフト・レジスタとして構成され、シフト・レジスタの前段のラッチのデータ出力が、シフト・レジスタの後段のラッチのデータ入力に結合され、シフト・レジスタの最後のラッチのデータ出力が、シフト・レジスタの最初のラッチのデータ入力に結合され、周波数分周器の出力が、シフト・レジスタの最後のラッチの隣の出力に結合され、各出力クロック信号の周波数が、入力クロック信号の周波数と、各周波数分周器中のラッチの数との関数であり、各周波数分周器中のラッチ数が異なるワンショット・ジェネレータと、周波数分周器ごとに異なるリセット信号を生成する手段と、１つの周波数分周器の１つの出力クロック信号を選択し、それをプログラマブル分周器のクロック出力に結合する手段とを備えるプログラマブル周波数分周器である。
【０００７】
本発明の第４の態様は、同一の第１の組および第２の組のカスケード（cascaded；縦列）接続ＦＥＴであって、それぞれの組が入力クロック信号と、反転した入力クロック信号とを受け取るように適合されたカスケード接続ＦＥＴと、第１インバータのＰＦＥＴのゲートが第１の組のカスケード接続ＦＥＴの出力に結合され、第１インバータのＮＦＥＴのゲートが第２の組のカスケード接続ＦＥＴの出力に結合され、第１インバータの出力が、周波数分周器の出力と第１の組および第２の組のカスケード接続ＦＥＴの入力とに結合される第１インバータとを備える１／２周波数（adivided by 2）分周器である。
【０００８】
特許請求の範囲で本発明の特徴が説明される。しかし本発明自体は、添付の図面と一緒に以下の例示的実施形態の詳細な説明を参照することによって最も良く理解できよう。
【発明を実施するための最良の形態】
【０００９】
別段の注記がない限り、信号をある数で割る（除算する）と述べるときは、その数で信号の周波数を分周することを意味することを理解されたい。本発明は、周波数を２で分周するための独自の回路、周波数を３または４で分周する２つの異なるタイプの回路、ならびに２を越える数で周波数を分周する１組の同種の回路（３または４で分周する第２のタイプの回路は、この１組の同種の回路の最小のメンバである）を使用する。別段の説明がない限り、ロー（low）または０と記述される信号は論理０であり、ハイ（high）または１と記述される信号は論理１である。１から０（ハイからロー）または０から１（ローからハイ）への遷移を、論理遷移（logicaltransition）と同様に定義する。高速ラッチ（fast latch）という用語は、本発明の新規なラッチを指す。本発明の高速ラッチは電力消費が小さく、ラッチング速度が非常に高速である。本発明の高速ラッチを図１１に示し、以下で説明する。
【００１０】
図１は、本発明による例示的プログラマブル周波数分周器の略図である。周波数分周回路は、入力クロック信号の周波数を、固定数（しばしば正の整数）で分周したものと数値的に等しい出力クロック信号を生成する。図１では、入力クロック信号ＣＬＫＩＮおよびＣＬＫＩＮＢに基づいて出力クロック信号ＤＩＶＣＬＫを出力するためのプログラマブル周波数分周回路１００が、リセット・ジェネレータ１０５、１／２周波数分周回路（２分周器）１１０、１／３または１／４周波数分周回路（３／４分周器）１１５、１／５または１／６周波数分周回路（５／６分周器）１２０、１／７または１／８周波数分周回路（７／８分周器）１２５、１／９または１／１０周波数分周回路（９／１０分周器）１３０、および反転マルチプレクサ（inverting multiplexer）１３５を含む。周波数分周回路の数は例示であり、より多くの周波数分周回路またはより少ない周波数分周回路も使用することができ、周波数の分割数も変更することができる。ＣＬＫＩＮＢという表記はＣＬＫＩＮのコンプリメント（complement；補信号）であることを示す。
【００１１】
リセット・ジェネレータ１０５は、プログラマブル周波数分周回路１００の状態をリセットする外部リセット信号ＥＸＴ  ＲＥＳＥＴと、ＣＬＫＩＮの周波数を分周する分割値を選択する４ビットＳＥＬＥＣＴ信号（ＢＩＴ１、ＢＩＴ２、ＢＩＴ３、ＢＩＴ４を有する）とに結合される。リセット・ジェネレータ１０５は、２分周器１１０のＲＥＳＥＴ入力に結合されたＲＥＳＥＴ２信号と、３／４分周器１１５のＲＥＳＥＴ入力に結合されたＲＥＳＥＴ３／４信号と、５／６分周器１２０のＲＥＳＥＴ入力に結合されたＲＥＳＥＴ７／８信号と、９／１０分周器１３０のＲＥＳＥＴ入力に結合されたＲＥＳＥＴ９／１０信号とを生成する。ＣＬＫＩＮは、２分周器１１０、３／４分周器１１５、５／６分周器１２０、７／８分周器１２５、および９／１０分周器１３０のそれぞれのＣＬＫＩＮ入力に結合される。ＣＬＫＩＮＢは、２分周器１１０および３／４分周器１１５のそれぞれのＣＬＫＩＮＢ入力に結合される（３／４分周器１１５が、図２に示し、以下で説明するタイプであるとき）。図３に示し、以下で説明するタイプの３／４分周器１１５へのＣＬＫＩＮＢ入力は存在しない。ＳＥＬＥＣＴのＢＩＴ１は、３／４分周器１１５、５／６分周器１２０、７／８分周器１２５、および９／１０分周器１３０のそれぞれのＣＮＴＲＬ入力に結合される。ＥＸＴ  ＲＥＳＥＴ信号の機能を以下で説明する。
【００１２】
２分周器１１０からのＣＬＫＯＵＴ２信号は、反転マルチプレクサ１３５の第１入力に結合される。ＣＬＫＯＵＴ２は、ＣＬＫＩＮの半分の周波数を有する。３／４分周器１１５からのＣＬＫＯＵＴ３信号は、反転マルチプレクサ１３５の第２入力に結合され、３／４分周器１１５からのＣＬＫＯＵＴ４信号は、反転マルチプレクサ１３５の第３入力に結合される。ＣＬＫＯＵＴ３は、ＣＬＫＩＮの周波数の１／３の周波数を有し、ＣＬＫＯＵＴ４は、ＣＬＫＩＮの周波数の１／４の周波数を有する。５／６分周器１２０からのＣＬＫＯＵＴ５／６信号は、反転マルチプレクサ１３５の第４入力に結合される。ＣＬＫＯＵＴ５／６は、ＢＩＴ１が１であるか、それとも０であるかに応じて、ＣＬＫＩＮの周波数の１／５または１／６の周波数を有する。７／８分周器１２５からのＣＬＫＯＵＴ７／８は、反転マルチプレクサ１３５の第５入力に結合される。ＣＬＫＯＵＴ７／８は、ＢＩＴ１が１であるか、それとも０であるかに応じて、ＣＬＫＩＮの１／７または１／８の周波数を有する。９／１０分周器１３０からのＣＬＫＯＵＴ９／１０信号は、反転マルチプレクサ１３５の第６入力に結合される。ＣＬＫＯＵＴ９／１０は、ＢＩＴ１が１であるか、それとも０であるかに応じて、ＣＬＫＩＮの１／９または１／１０の周波数を有する。
【００１３】
反転マルチプレクサ１３５のスイッチング入力はＳＥＬＥＣＴ信号に結合される。反転マルチプレクサ１３５の出力ＤＩＶＣＬＫは、ＳＥＬＥＣＴ信号中の各ビットの値に基づいて、ＣＬＫＯＵＴ２、ＣＬＫＯＵＴ３、ＣＬＫＯＵＴ４、ＣＬＫＯＵＴ５／６、ＣＬＫＯＵＴ７／８、ＣＬＫＯＵＴ９／１０のいずれかである。ＢＩＴ１はまた、ＣＬＫＯＵＴ５／６が、ＣＬＫＩＮを５で割ったものか、それともＣＬＫＩＮを６で割ったものかを決定し、ＣＬＫＯＵＴ７／８が、ＣＬＫＩＮを７で割ったものか、それともＣＬＫＩＮを８で割ったものかを決定し、ＣＬＫＯＵＴ９／１０が、ＣＬＫＩＮを９で割ったものか、それともＣＬＫＩＮを１０で割ったものかを決定する。３／４分周器１１５が第１のタイプであるとき、３／４分周器１１５の出力がＣＬＫＯＵＴ３およびＣＬＫＯＵＴ４であるが、３／４分周器１１５が第２のタイプであるとき、３／４分周器１１５の出力がＣＬＫＯＵＴ３／４信号であることを理解されたい。
【００１４】
一例として、ＣＬＫＩＮの周波数は約４２００ＭＨｚ以下であり、プログラマブル周波数分周回路１００は約１．１５ボルトという低い供給電圧（ＶＣＣ）を使用して動作する。表１に、ＤＩＶＣＬＫの周波数の値を、ＳＥＬＥＣＴ信号中の各ビットの値に基づいて、ＣＬＫＩＮの周波数の値の関数として示す。
【００１５】
【表１】
2005094753.tif 000003
【００１６】
図２は、本発明による第１のタイプの１／３または１／４周波数分周回路の略図である。図２では、３／４分周器１１５は、２つの相互接続された類似の回路である第１部分１４０Ａおよび第２部分１４０Ｂからなる。
【００１７】
第１部分１４０Ａは、反転マルチプレクサ１４５Ａ、ワンショット・ジェネレータ１５０Ａ、および２つの高速ラッチ１５５Ａおよび１６０Ａを含む。反転マルチプレクサ１４５Ａの選択入力はＲＥＳＥＴ３／４に結合され、反転マルチプレクサの第１入力はグラウンド（アース）に結合され、反転マルチプレクサの第２入力はＣＬＫＩＮに結合される。ＲＥＳＥＴ３／４がハイであるとき、反転マルチプレクサ１４５Ａの出力はハイであり、ＣＬＫＯＵＴ４はローであり、電力が節約される。ＲＥＳＥＴ３／４がローであるとき、反転マルチプレクサ１４５Ａの出力は反転ＣＬＫＩＮである。反転マルチプレクサ１４５Ａの出力は、ワンショット・ジェネレータ１５０Ａの入力に結合され、ワンショット・ジェネレータ１５０Ａは、高速ラッチ１５５Ａのクロック（Ｃ）入力に結合されるＯＵＴ１信号と、高速ラッチ１６０ＡのＣ入力に結合されるＯＵＴ２信号とを生成する。ワンショット・ジェネレータ１５０Ａを図７に示し、ＯＵＴ１およびＯＵＴ２は図８に示すのと同一の信号であり、これらを以下で説明する。ワンショット・ジェネレータ１５０Ａは、駆動能力を増すために２つの出力を有する。ＲＥＳＥＴが、高速ラッチ１５５Ａおよび１６０ＡのＲＥＳＥＴ入力に結合される。高速ラッチ１５５Ａの出力（Ｑ）は、インバータＩ１ＡおよびＩ２Ａを通じて高速ラッチ１６０Ａのデータ（Ｄ）入力に結合され、ＮＡＮＤゲートＮ１Ａの第１入力に結合される。高速ラッチ１６０Ａの出力は、インバータＩ３Ａの入力に結合される。インバータＩ３Ａの出力は、ＮＡＮＤゲートＮ２Ａの第１入力に結合され、直列インバータＩ５ＡおよびＩ６Ａを通じてＮＡＮＤゲートＮ３Ａの第１入力に結合される。ＢＩＴ１が、ＮＡＮＤゲートＮ１Ａの第２入力に結合され、ＮＡＮＤゲートＮ１Ａの出力は、ＮＡＮＤゲートＮ２Ａの第２入力に結合される。ＮＡＮＤゲートＮ２Ａの出力は、インバータＩ４Ａを通じて高速ラッチ１５５Ａのデータ入力に結合される。ＮＡＮＤゲートＮ３Ａの第２入力はＶＣＣに結合され、ＮＡＮＤゲートＮ３Ａの出力は、直列インバータＩ７ＡおよびＩ８Ａを通過して、ＣＬＫＯＵＴ４が生成される。
【００１８】
第２部分１４０Ｂは、反転マルチプレクサ１４５Ｂ、ワンショット・ジェネレータ１５０Ｂ、および２つの高速ラッチ１５５Ｂおよび１６０Ｂを含む。反転マルチプレクサ１４５Ｂの選択入力はＲＥＳＥＴ３／４に結合され、反転マルチプレクサの第１入力はグラウンドに結合され、反転マルチプレクサの第２入力はＣＬＫＩＮＢに結合される。ＲＥＳＥＴ３／４がハイであるとき、反転マルチプレクサ１４５Ｂの出力はハイであり、ＣＬＫＯＵＴ３はローであり、電力が節約される。ＲＥＳＥＴ３／４がローであるとき、反転マルチプレクサ１４５Ｂの出力は反転ＣＬＫＩＮＢである。反転マルチプレクサ１４５Ｂの出力は、ワンショット・ジェネレータ１５０Ｂの入力に結合され、ワンショット・ジェネレータ１５０Ｂは、高速ラッチ１５５ＢのＣ入力に結合されるＯＵＴ１信号と、高速ラッチ１６０ＢのＣ入力に結合されるＯＵＴ２信号とを生成する。ワンショット・ジェネレータ１５０Ｂを図７に示し、ＯＵＴ１およびＯＵＴ２は図８に示すのと同一の信号であり、これらを以下で説明する。ワンショット・ジェネレータ１５０Ｂは、駆動能力を増すために２つの出力を有する。ＲＥＳＥＴは、高速ラッチ１５５Ｂおよび１６０ＢのＲＥＳＥＴ入力に結合される。高速ラッチ１５５Ｂの出力Ｑは、インバータＩ１ＢおよびＩ２Ｂを通じて高速ラッチ１６０ＢのＤ入力に結合され、ＮＡＮＤゲートＮ１Ｂの第１入力に結合される。高速ラッチ１６０Ｂの出力は、インバータＩ３Ｂの入力に結合される。インバータＩ３Ｂの出力は、ＮＡＮＤゲートＮ２Ｂの第１入力に結合され、直列インバータＩ５ＢおよびＩ６Ｂを通じてＮＡＮＤゲートＮ３Ｂの第１入力に結合される。ＢＩＴ１が、ＮＡＮＤゲートＮ１Ｂの第２入力に結合され、ＮＡＮＤゲートＮ１Ｂの出力は、ＮＡＮＤゲートＮ２Ｂの第２入力に結合される。ＮＡＮＤゲートＮ２Ｂの出力は、インバータＩ４Ｂを通じて高速ラッチ１５５Ｂのデータ入力に結合される。ＮＡＮＤゲートＮ３Ｂの第２入力はインバータＩ６Ａの出力に結合され、ＮＡＮＤゲートＮ３Ｂの出力は、直列インバータＩ７ＢおよびＩ８Ｂを通過して、ＣＬＫＯＵＴ３が生成される。
【００１９】
ワンショット・ジェネレータ１５０Ａは、ＣＬＫＩＮの立上り（０から１への遷移）時（risingedge）に、ユーザが定義した長さのクロック・パルスを生成し、ワンショット・ジェネレータ１５０Ｂは、ＣＬＫＩＮの立下り（１から０への遷移）時（fallingedge）であるＣＬＫＩＮＢの立上り時に、ユーザが定義した同一の長さのパルスを生成する。シフト・レジスタとして接続された高速ラッチ１５５Ａおよび１６０Ａ（１５５Ｂおよび１６０Ｂ）の対は、ＢＩＴ１の値に応じて３または４での除算を提供する。ＮＡＮＤゲートＮ１Ａ（Ｂ）およびＮ２Ａ（Ｂ）は、高速ラッチ１５５Ａ（Ｂ）および１６０Ａ（Ｂ）の出力を高速ラッチ１５５Ａ（Ｂ）の入力に結合する。３で除算する場合、ＢＩＴ１を１にセットして、ＮＡＮＤゲートＮ１Ａ（Ｂ）およびＮ２Ａ（Ｂ）を、Ｐ２Ａからの第１入力と、Ｐ１Ａからの第２入力のＮＡＮＤゲートとして働かせる（ＮＡＮＤゲートＮ１Ａ（Ｂ）はインバータＩ１Ａ（Ｂ）の機能を果たす）。４で除算する場合、ＢＩＴ１を０にセットして、ＮＡＮＤゲートＮ２Ａ（Ｂ）を、Ｐ２Ａ（Ｂ）を反転するインバータとして働かせる。ＣＬＫＩＮの反対のエッジでラッチする２つの部分１４０Ａおよび１４０Ｂは、ＮＡＮＤゲートＮ３Ｂを介して自動デューティ・サイクル補正を実現する。Ｐ２ＡおよびＰ２Ｂは、厳密に（ＣＬＫＩＮの）半サイクルだけシフトするからである。デューティ・サイクル補正を図１０に示し、以下で説明する。別々のＣＬＫＯＵＴ３およびＣＬＫＯＵＴ４により、共用ＣＬＫ３／４出力に対して駆動能力が増大することに留意されたい。このことは高速回路で重要である。不十分な駆動能力または高電流負荷は回路を減速させる可能性がある。
【００２０】
表２では、ＢＩＴ１が１であるとき、ノードＰ１Ａ／ＢおよびＰ２Ａ／Ｂの論理状態（logicalstate）の組合せは３つだけであり、ＢＩＴ１が０であるとき、論理状態の組合せは４つである。各状態を、シフト・レジスタが循環するときに現れる順序で提示する。１サイクルだけを示す。相異なる可能な状態の数は、ＣＬＫＩＮの周波数を割る数に対応する。
【００２１】
【表２】
2005094753.tif 000004
【００２２】
図３は、本発明による第２のタイプの１／３または１／４周波数分周回路の略図である。図３では、３／４分周器１１５が、反転マルチプレクサ１６５、ワンショット・ジェネレータ１７０、２つの高速ラッチ１７５および１８０、およびデューティ・サイクル補正回路１８５を含む。反転マルチプレクサ１６５の選択入力がＲＥＳＥＴ３／４に結合され、反転マルチプレクサの第１入力がグラウンドに結合され、反転マルチプレクサの第２入力がＣＬＫＩＮに結合される。ＲＥＳＥＴ３／４がハイであるとき、反転マルチプレクサ１６５の出力はハイであり、ＣＬＫＯＵＴ３／４はローであり、電力が節約される。ＲＥＳＥＴ３／４がローであるとき、反転マルチプレクサ１６５の出力は反転ＣＬＫＩＮである。反転マルチプレクサ１６５の出力は、ワンショット・ジェネレータ１７０の入力に結合され、ワンショット・ジェネレータ１７０は、高速ラッチ１８０のＣ入力に結合されたＯＵＴ１信号と、高速ラッチ１７５のＣ入力に結合されたＯＵＴ２信号とを生成する。ワンショット・ジェネレータ１７０を図７に示し、ＯＵＴ１およびＯＵＴ２は、図８に示すのと同一の信号であり、それらを以下で説明する。ワンショット・ジェネレータ１７０は、駆動能力を増すために２つの出力を有する。ＲＥＳＥＴは、高速ラッチ１７５および１８０のＲＥＳＥＴ入力に結合される。高速ラッチ１７５の出力（Ｑ）は、インバータＩ９およびＩ１０を通じて高速ラッチ１８０のＤ入力に結合され、ＮＡＮＤゲートＮ４の第１入力に結合される。高速ラッチ１８０の出力は、インバータＩ１１の入力に結合される。インバータＩ１１の出力は、ＮＡＮＤゲートＮ５の第１入力に結合される。ＢＩＴ１が、ＮＡＮＤゲートＮ４の第２入力に結合され、ＮＡＮＤゲートＮ４の出力は、ＮＡＮＤゲートＮ５の第２入力に結合される。ＮＡＮＤゲートＮ５の出力は、インバータＩ１２を通じて高速ラッチ１７５のデータ入力に結合される。反転マルチプレクサ１６５の出力は、直列インバータＩ１３、Ｉ１４、Ｉ１５、Ｉ１６、Ｉ１７を通じてデューティ・サイクル補正回路１８５のＣＬＫＢ入力に結合される。デューティ・サイクル補正回路１８５のＤＩＮ入力は、インバータＩ９の出力とインバータＩ１０の入力との間に結合される。ＢＩＴ１が、デューティ・サイクル補正回路１８５のＣＮＴＲＬ入力に結合される。デューティ・サイクル補正回路１８５の出力はＣＬＫＯＵＴ３／４である。デューティ・サイクル補正サイクルを図９に示し、以下で説明する。
【００２３】
ワンショット・ジェネレータ１５０Ａは、ＣＬＫＩＮの立上り（０から１への遷移）時に、ユーザが定義した長さのクロック・パルスを生成する。シフト・レジスタとして接続された高速ラッチ１７５および１８０の対は、ＢＩＴ１の値に応じて３または４での除算を実現する。ＮＡＮＤゲートＮ４およびＮ５は、高速ラッチ１７５および１８０の出力を高速ラッチ１７５の入力に結合する。３で除算する場合、ＢＩＴ１を１にセットして、ＮＡＮＤゲートＮ４および５を、Ｐ２からの第１入力と、Ｐ１からの第２入力のＮＡＮＤゲートとして働かせる（ＮＡＮＤゲートＮ４はインバータＩ９の機能を果たす）。４で除算する場合、ＢＩＴ１を０にセットして、ＮＡＮＤゲートＮ５を、Ｐ２Ａを反転するインバータとして働かせる。デューティ・サイクル補正は、周波数の奇数除算時（すなわち、３、５、７、９）にだけ必要であるので、ＢＩＴ１＝１であるとき、デューティ・サイクル補正回路１８５は補正モードとなり、ＢＩＴ１＝０のとき、デューティ・サイクル補正回路１８５はバイパス・モードとなる。
【００２４】
図４は、本発明による１／５または１／６周波数分周回路の略図である。図４では、５／６分周器１２０が、反転マルチプレクサ１９０、２つのワンショット・ジェネレータ１９５Ａおよび１９５Ｂ、シフト・レジスタとして構成された３つの高速ラッチ２００、２０５、および２１０、ならびにデューティ・サイクル補正回路２１５を含む。反転マルチプレクサ１９０の選択入力はＲＥＳＥＴ５／６に結合され、反転マルチプレクサの第１入力はグラウンドに結合され、反転マルチプレクサの第２入力はＣＬＫＩＮに結合される。ＲＥＳＥＴ５／６がハイであるとき、反転マルチプレクサ１９０の出力はハイであり、ＣＬＫＯＵＴ５／６はローであり、電力が節約される。ＲＥＳＥＴ５／６がローであるとき、反転マルチプレクサ１６５の出力は反転ＣＬＫＩＮである。デューティ・サイクル補正回路２１５は、高速ラッチ２００、２０５、および２１０からなるシフト・レジスタの最後の２つのラッチである高速ラッチ２０５と高速ラッチ２１０の間に結合されることに留意されたい。２つのワンショット・ジェネレータが示されているが、（駆動能力を増すために）１から３つのワンショット・ジェネレータを使用することもできる。追加の第３高速ラッチが、適切な追加のワンショット・ジェネレータ回路と共にシフト・レジスタに追加されている点で、５／６分周器１２０は図２の３／４分周器１１５と同種であることに気付くであろう。
【００２５】
ワンショット・ジェネレータ１９５Ａおよび１９５Ｂは、ＣＬＫＩＮの立上り（０から１への遷移）時に、ユーザが定義した長さのクロック・パルスを生成する。シフト・レジスタとして接続された３つの高速ラッチ２００、２０５、および２１０は、ＢＩＴ１の値に応じて５または６での除算を提供する。ＮＡＮＤゲートＮ６およびＮ７は、高速ラッチ２０５および２１０の出力を高速ラッチ２００の入力に結合する。５で除算する場合、ＢＩＴ１を１にセットして、ＮＡＮＤゲートＮ６およびＮ７を、Ｐ５からの第１入力と、Ｐ４からの第２入力のＮＡＮＤゲートとして働かせる（ＮＡＮＤゲートＮ６はインバータＩ１８の機能を果たす）。６で除算する場合、ＢＩＴ１を０にセットして、ＮＡＮＤゲートＮ７を、Ｐ５を反転するインバータとして働かせる。デューティ・サイクル補正は周波数の奇数除算時にだけ必要であるので、ＢＩＴ１＝１であるとき、デューティ・サイクル補正回路２１５は補正モードとなり、ＢＩＴ１＝０のとき、デューティ・サイクル補正回路２１５はバイパス・モードとなる。
【００２６】
表３では、ＢＩＴ１が１であるとき、ノードＰ３、Ｐ４、およびＰ５の論理状態の組合せは５つだけであり、ＢＩＴ１が０であるとき、ノードＰ３、Ｐ４、およびＰ５の論理状態の組合せは６つである。各状態を、シフト・レジスタが循環するときに現れる順序で提示する。１サイクルだけを示す。相異なる可能な状態の数は、ＣＬＫＩＮの周波数を割る数に対応する。
【００２７】
【表３】
2005094753.tif 000005
【００２８】
図５は、本発明による１／７または１／８周波数分周回路の略図である。図５では、７／８分周器１２５が、反転マルチプレクサ２２０、２つのワンショット・ジェネレータ２２５Ａおよび２２５Ｂ、シフト・レジスタとして構成された４つの高速ラッチ２３０、２３５、２４０、および２４５、ならびにデューティ・サイクル補正回路２５０を含む。反転マルチプレクサ２２０の選択入力はＲＥＳＥＴ７／８に結合され、反転マルチプレクサの第１入力はグラウンドに結合され、反転マルチプレクサの第２入力はＣＬＫＩＮに結合される。ＲＥＳＥＴ７／８がハイであるとき、反転マルチプレクサ２２０の出力はハイであり、ＣＬＫＯＵＴ７／８はローであり、電力が節約される。ＲＥＳＥＴ７／８がローであるとき、反転マルチプレクサ１９０の出力は反転ＣＬＫＩＮである。デューティ・サイクル補正回路２５０は、高速ラッチ２３０、２３５、２４０、および２４５からなるシフト・レジスタの最後の２つのラッチである高速ラッチ２４０と高速ラッチ２４５の間に結合されることに留意されたい。２つのワンショット・ジェネレータが示されているが、（駆動能力を増すために）１から４つのワンショット・ジェネレータを使用することもできる。追加の第４高速ラッチが、適切な追加のワンショット・ジェネレータ回路と共にシフト・レジスタに追加されている点で、７／８分周器１２５は図４の５／６分周回路と同種であることに気付くであろう。
【００２９】
ワンショット・ジェネレータ２２５Ａおよび２２５Ｂは、ＣＬＫＩＮの立上り（０から１への遷移）時に、ユーザが定義した長さのクロック・パルスを生成する。シフト・レジスタとして接続された４つの高速ラッチ２３０、２３５、２４０、および２４５は、ＢＩＴ１の値に応じて７または８での除算を提供する。ＮＡＮＤゲートＮ８およびＮ９は、高速ラッチ２４０および２４５の出力を高速ラッチ２３０の入力に結合する。７で除算する場合、ＢＩＴ１を１にセットして、ＮＡＮＤゲートＮ８およびＮ９を、Ｐ９からの第１入力と、Ｐ８からの第２入力のＮＡＮＤゲートとして働かせる（ＮＡＮＤゲートＮ８はインバータＩ２９の機能を果たす）。４で除算する場合、ＢＩＴ１を０にセットして、ＮＡＮＤゲートＮ９を、Ｐ９を反転するインバータとして働かせる。デューティ・サイクル補正は周波数の奇数除算時にだけ必要であるので、ＢＩＴ１＝１であるとき、デューティ・サイクル補正回路２５０は補正モードとなり、ＢＩＴ１＝０のとき、デューティ・サイクル補正回路２５０はバイパス・モードとなる。
【００３０】
表４では、ＢＩＴ１が１であるとき、ノードＰ６、Ｐ７、Ｐ８、およびＰ９の論理状態の組合せは７つだけであり、ＢＩＴ１が０であるとき、ノードＰ６、Ｐ７、Ｐ８、およびＰ９の論理状態の組合せは８つである。各状態を、シフト・レジスタが循環するときに現れる順序で提示する。１サイクルだけを示す。相異なる可能な状態の数は、ＣＬＫＩＮの周波数を割る数に対応する。
【００３１】
【表４】
2005094753.tif 000006
【００３２】
図６は、本発明による１／９または１／１０周波数分周回路の略図である。図６では、９／１０分周器１３０が、反転マルチプレクサ２５５、３つのワンショット・ジェネレータ２６０Ａ、２６０Ｂ、および２６０Ｃ、シフト・レジスタとして構成された５つの高速ラッチ２６５、２７０、２７５、２８０、および２８５、ならびにデューティ・サイクル補正回路２９０を含む。反転マルチプレクサ２５５の選択入力はＲＥＳＥＴ９／１０に結合され、反転マルチプレクサの第１入力はグラウンドに結合され、反転マルチプレクサの第２入力はＣＬＫＩＮに結合される。ＲＥＳＥＴ９／１０がハイであるとき、反転マルチプレクサ２５５の出力はハイであり、ＣＬＫＯＵＴ９／１０はローであり、電力が節約される。ＲＥＳＥＴ９／１０がローであるとき、反転マルチプレクサ２５５の出力は反転ＣＬＫＩＮである。デューティ・サイクル補正回路２９０は、高速ラッチ２６５、２７０、２７５、２８０、および２８５からなるシフト・レジスタの最後の２つのラッチである高速ラッチ２８０と高速ラッチ２８５の間に結合されることに留意されたい。３つのワンショット・ジェネレータが示されているが、（駆動能力を増すために）１から５つのワンショット・ジェネレータを使用することもできる。追加の第５高速ラッチが、適切な追加のワンショット・ジェネレータ回路と共にシフト・レジスタに追加されている点で、９／１０分周器１３０は図５の７／８分周回路と同種であることに気付くであろう。
【００３３】
ワンショット・ジェネレータ２６０Ａ、２６０Ｂ、および２６０Ｃは、ＣＬＫＩＮの立上り（０から１への遷移）時に、ユーザが定義した長さのクロック・パルスを生成する。シフト・レジスタとして接続された５つの高速ラッチ２６５、２７０、２７５、２８０、および２８５は、ＢＩＴ１の値に応じて９または１０での除算を実現する。ＮＡＮＤゲートＮ１０およびＮ１１は、高速ラッチ２８０および２８５の出力を高速ラッチ２６５の入力に結合する。９で除算する場合、ＢＩＴ１を１にセットして、ＮＡＮＤゲートＮ１０およびＮ１１を、Ｐ１４からの第１入力と、Ｐ１３からの第２入力のＮＡＮＤゲートとして働かせる（ＮＡＮＤゲートＮ１０はインバータＩ４２の機能を果たす）。１０で除算する場合、ＢＩＴ１を０にセットして、ＮＡＮＤゲートＮ１１を、Ｐ１４を反転するインバータとして働かせる。デューティ・サイクル補正は周波数の奇数除算時にだけ必要であるので、ＢＩＴ１＝１であるとき、デューティ・サイクル補正回路２９０は補正モードとなり、ＢＩＴ１＝０のとき、デューティ・サイクル補正回路２９０はバイパス・モードとなる。
【００３４】
表５では、ＢＩＴ１が１であるとき、ノードＰ１０、Ｐ１１、Ｐ１２、Ｐ１３、およびＰ１４の論理状態の組合せは９つだけであり、ＢＩＴ１が０であるとき、ノードＰ１０、Ｐ１１、Ｐ１２、Ｐ１３、およびＰ１４の論理状態の組合せは１０個である。各状態を、シフト・レジスタが循環するときに現れる順序で提示する。１サイクルだけを示す。相異なる可能な状態の数は、ＣＬＫＩＮの周波数を割る数に対応する。
【００３５】
【表５】
2005094753.tif 000007
【００３６】
図７は、本発明によるワンショット・ジェネレータ２９５の略図である。ワンショット・ジェネレータ２９５は、図２のワンショット・ジェネレータ１５０Ａおよび１５０Ｂ、図３のワンショット・ジェネレータ１７０Ｂ、図４のワンショット・ジェネレータ１９５Ａおよび１９５Ｂ、図５のワンショット・ジェネレータ２２５Ａおよび２２５Ｂ、ならびに図６のワンショット・ジェネレータ２６０Ａ、２６０Ｂ、および２６０Ｃの例である。ＮＡＮＤゲートＮ１２の第１入力が、ＩＮ信号（本発明では、図２のワンショット・ジェネレータ１５０Ｂの場合、ＣＬＫＩＮまたはＣＬＫＩＮＢである）およびバッファＢ１の入力に結合される。バッファＢ１の出力は、バッファＢ２の入力に結合される。バッファＢ２の出力は、インバータＩ６１の入力に結合される。インバータＩ６１の出力は、インバータＩ６２の入力に結合される。インバータＩ６２の出力は、インバータＩ６３の入力に結合される。インバータＩ６３の出力は、ＮＡＮＤゲートＮ１２の第２入力に結合される。ＮＡＮＤゲートＮ１２の出力は、インバータＩ６４およびＩ６５の入力に結合される。インバータＩ６４およびＩ６５の出力は、それぞれ信号ＯＵＴ１およびＯＵＴ２である。
【００３７】
バッファＢ１およびＢ２ならびにインバータＩ６１、Ｉ６２、およびＩ６３を介する伝播遅延（propagation delay）は、ＯＵＴ１とＯＵＴ２が最大周波数ＭＡＸＦＲＥＱで５０％デューティ・サイクルを有するように選ばれる。ＭＡＸＦＲＥＱは、ＣＬＫＩＮの最大許容周波数（ＣＬＫＩＮＭＡＱＸＦＲＥＱ）より約５から１５％高い周波数として定義され、式１によって定義される。
MAXFREQ = CLKINMAXFREQ +WINDOW(CLKINMAXFREQ)      (1)
ただし、
MAXFREQ = ワンショット・ジェネレータの最大周波数、
CLKINMAXFREQ = 分周回路が動作できる最大周波数、および
WINDOW = ５から１５％
ＯＵＴ１およびＯＵＴ２は常に、ＭＡＸＦＲＥＱのクロックの「ハイ」信号期間と等しい「ハイ」信号期間を有するが、ＯＵＴ１およびＯＵＴ２の「ロー」信号期間は、ＭＡＸＦＲＥＱのクロック信号の「ロー」信号期間よりも長い。このことを図８に示す。ＭＡＸＦＲＥＱとＣＬＫＩＮＭＡＸＦＲＥＱの周波数の差には意図があり、前述の周波数分周回路のいずれかと同一のクロック・サイクルで、高速ラッチでシフトされたばかりのデータが、後続のラッチで再びシフトするのを防止する。
【００３８】
図８は、図７のワンショット・ジェネレータのタイミング図である。ＭＡＸＦＲＥＱ＝４．５４５ＧＨｚのＣＬＫＩＮ信号の各サイクルは、「ハイ」信号期間０．１１ｎｓおよび「ロー」信号期間０．１１ｎｓを有し、ＯＵＴ１およびＯＵＴ２は、ハイ信号期間０．１１ｎｓおよびロー信号期間０．１１ｎｓを有する。周波数＝３．３３ＧＨｚのＣＬＫＩＮ信号の１サイクルは、ハイ信号期間０．１５ｎｓおよびロー信号期間０．１５ｎｓを有し、ＯＵＴ１およびＯＵＴ２は、ハイ信号期間０．１１ｎｓおよびロー信号期間０．１９ｎｓを有する。周波数＝２．１７３ＧＨｚのＣＬＫＩＮ信号の各サイクルは、ハイ信号期間０．２３ｎｓおよびロー信号期間０．２３ｎｓを有し、ＯＵＴ１およびＯＵＴ２は、ハイ信号期間０．１１ｎｓおよびロー信号期間０．３５ｎｓを有する。したがって、ワンショット・ジェネレータ２９５は、ＣＬＫＩＮの「ハイ」時間とは無関係の一定の「ハイ」時間を有するクロック信号を供給する。ＯＵＴ１およびＯＵＴ２は、前述の分周回路の高速ラッチへのクロック入力であり、こうしたラッチは、図１１に関連して以下で説明するクロックの立上り時に切り替わることを銘記されたい。一例として、ＭＡＸＦＲＱは約４．５４５ＧＨｚであり、時間周期０．２２ｎｓに対応する。５０％デューティ・サイクルを仮定すると、オン時間は０．１１ｎｓである。０．１１ｎｓは、高速ラッチの入力から高速ラッチの出力にデータを転送するのに十分であり、さらには、前述の周波数分周回路での同一のＣＬＫＩＮ（またはＣＬＫＩＮＢ）クロック・サイクルで、高速ラッチでシフトされたばかりのデータが、後続のラッチで再びシフトするのを防止するのに十分短いクロック・オン時間である。
【００３９】
図９は、本発明によるクロック・デューティ・サイクル補正回路３００の略図である。デューティ・サイクル補正回路３００は、図３のデューティ・サイクル補正回路１８５、図４の２１５、図５の２５０、および図６の２９０の例である。図９では、クロック・デューティ・サイクル回路３００は、高速ラッチ３０５、バッファＩ６６、インバータＩ６７およびＩ６８、ならびにＮＡＮＤゲートＮ１３およびＮ１４を含む。ＣＬＫＢが高速ラッチ３０５のＣ入力に結合される。（前述の分周回路のシフト・レジスタのノードからの）ＤＩＮが、高速ラッチ３０５のＤ入力およびバッファＩ６６の入力に結合される。高速ラッチ３０５のリセットがグラウンドに結合され、高速ラッチ３０５の出力がインバータＩ６７の入力に結合される。ＢＩＴ１が、ＮＡＮＤゲートＮ１４の第１入力に結合され、インバータＩ６７の出力が、ＮＡＮＤゲートＮ１４の第２入力に結合される。ＮＡＮＤゲートＮ１４の出力が、ＮＡＮＤゲートＮ１３の第１入力に結合され、インバータＩ６６の出力が、ＮＡＮＤゲートＮ１３の第２入力に結合される。ＮＡＮＤゲートＮ１３の出力が、インバータＩ６８の入力に結合される。インバータＩ６８の出力はＤＯＵＴである。ＤＯＵＴは、デューティ・サイクル補正後のＤＩＮである。
【００４０】
ＮＡＮＤゲートＮ１４に印加されるＢＩＴ１により、デューティ・サイクル補正が周波数の偶数除算時に実施されることが防止される（前述の表１を参照）。
【００４１】
図１０は、図９のクロック・デューティ・サイクル補正回路のタイミング図である。図１０では、１／５演算のためのデューティ・サイクル補正を例示するのに、図４の５／６分周器１２０の動作を使用する。図１０では、ＣＬＫおよびＣＬＫＢがサイクル・タイムＴを有し、ＤＩＮがサイクル・タイム５Ｔを有するが、時間３Ｔの間「ハイ」であり、時間２Ｔの間「ロー」である（６０％デューティ・サイクル）。このことは、表３の、５で除算の下でのＰ４ノード列を参照することによってもわかる。このＰ４ノード列は１１００１（１１１００）であり、それぞれの１は、１つのＣＬＫＩＮサイクルＴに対する「ハイ」ＤＩＮ信号を表し、それぞれの０は、１つのＣＬＫＩＮサイクルＴについての「ロー」ＤＩＮ信号を表す。ＤＥＬＡＹＤＩＮが、ＤＩＮから１／２ＣＬＫＩＮサイクル（Ｔ／２）シフトする。バッファＩ６６は、高速ラッチ３０５、インバータＩ６７、およびＮＡＮＤゲートＮ１４を介する全遅延と同じ遅延を有し、その結果、ＮＡＮＤゲートＮ１４の出力とバッファＩ６６の出力は、クロックＣＬＫＩＮサイクル（Ｔ／２）だけずれる。図９のＮＡＮＤゲートＮ１３の結果であるＤＯＵＴは、信号「ハイ」時間２．５Ｔおよび信号「ロー」時間２．５Ｔを有し、したがって５０％デューティ・サイクルを有する。６で除算する場合に補正が不要であることは、表３の、６で除算の下でのＰ４ノード列を参照することによってもわかる。このＰ４ノード列は１１０００１（１１１０００）である。
【００４２】
図１１は、本発明による高速ラッチ３１０の略図である。高速ラッチ３１０は、図２の高速ラッチ１５５Ａ、１５５Ｂ、１６０Ａ、および１６０Ｂ、図３の高速ラッチ１７５および１８０、図４の高速ラッチ２００、２０５、および２１０、図５の高速ラッチ２３０、２３５、２４０、および２４５、図６の高速ラッチ２６５、２７０、２７５、２８０、および２８５、ならびに図９の高速ラッチ３０５の例である。高速ラッチ３１０は、ＰＦＥＴ（Ｐチャネル電界効果トランジスタ）Ｔ１およびＴ４ならびにＮＦＥＴ（Ｎチャネル電界効果トランジスタ）Ｔ２、Ｔ３、Ｔ５、およびＴ６からなるＮＡＮＤステージ３１５と、ＰＦＥＴ  Ｔ７ならびにＮＦＥＴ  Ｔ８およびＴ９からなるクロックド・インバータ・ステージ３２０と、ＰＦＥＴ  Ｔ１０およびＮＦＥＴ  Ｔ１１からなる第１インバータ・ステージ３２５と、ＰＦＥＴ  Ｔ１２およびＮＦＥＴ  Ｔ１３からなる第２インバータ・ステージ３３０とを含む。第１インバータ・ステージはリセットＰＦＥＴも含む。
【００４３】
ＰＦＥＴ  Ｔ１、Ｔ４、Ｔ７、Ｔ１０、およびＴ１２のソースはＶＣＣに結合され、ＮＦＥＴ  Ｔ３、Ｔ６、Ｔ９、およびＴ１３のソース、ならびにＮＦＥＴ  Ｔ１４のドレインはグラウンドに結合される。ＰＦＥＴ  Ｔ１、ならびにＮＦＥＴ  Ｔ２、Ｔ５、およびＴ８のゲートは高速ラッチ３１０のＣ（クロック）入力に結合される。ＰＦＥＴ  Ｔ４ならびにＮＦＥＴ  Ｔ３およびＴ６のゲートは高速ラッチ３１０のＤ（データ）入力に結合される。ＰＦＥＴ  Ｔ１およびＴ４とＮＦＥＴ  Ｔ２およびＴ５のドレインならびにＰＦＥＴ  Ｔ７およびＮＦＥＴ  Ｔ９のゲートはノードＰ１５に結合される。ＮＦＥＴ  Ｔ８のソースはＮＦＥＴ  Ｔ９のドレインに結合される。ＰＦＥＴ  Ｔ７およびＮＦＥＴ  Ｔ８のドレイン、ＰＦＥＴ  Ｔ１４のソース、ならびにＰＦＥＴ  Ｔ１０およびＮＦＥＴ  Ｔ１１のゲートはノードＰ１６に結合される。ＰＦＥＴ  Ｔ１０およびＮＦＥＴ  Ｔ１１のドレインならびにＰＦＥＴ  Ｔ１２およびＮＦＥＴ  Ｔ１３のゲートはノードＰ１７に結合される。ＰＦＥＴ  Ｔ１２およびＮＦＥＴ  Ｔ１３のドレインは高速ラッチ３１０の出力（Ｑ）に結合される。ＲＥＳＥＴが、直列に結合されたインバータＩ６９およびＩ７０を通じてＮＦＥＴ  Ｔ１４のゲートに結合される。
【００４４】
動作の際に、ＲＥＳＥＴ信号が「ハイ」になることによってＮＦＥＴ  Ｔ１４がオンとなり、ノードＰ１６がグラウンドにつながり、ＰＦＥＴ  Ｔ１０がオンとなり、ノードＰ１７がハイになり、ＮＦＥＴ  Ｔ１３がオンとなり、Ｑがローになる。Ｃがローであるとき、ＰＦＥＴ  Ｔ１がオンとなり、ノードＰ１５をハイにプリチャージし、ＰＦＥＴ  Ｔ７およびＮＦＥＴ  Ｔ８がオフとなり、ノードＰ１６が絶縁され、ノードＰ１６の状態が保持される。Ｃがハイであるとき、Ｄがハイまたはローになると、ノードＰ１５の状態に影響を及ぼす。ノードＰ１５は、Ｄの反転に対応する状態を想定される。
【００４５】
Ｃがハイであると共にＤがハイである場合、ＮＦＥＴ  Ｔ３およびＴ６がオンとなり、ＰＦＥＴ  Ｔ４がオフとなり、ノードＰ１５がローにプル（pull）される。Ｃがハイである場合、ＰＦＥＴ  Ｔ７がオンとなり、ＮＦＥＴ  Ｔ９がオフとなり、ノードＰ１６がハイにプルされる。ノードＰ１６のハイによってＮＦＥＴ  Ｔ１１がオンとなり、ＰＦＥＴ  Ｔ１０がオフとなり、ノードＰ１７がローになる。ノードＰ１７がローになるとＰＦＥＴ  Ｔ１２がオンとなり、ＮＦＥＴ  Ｔ１３がオフとなり、Ｑがハイになる。
【００４６】
Ｃがハイであると共にＤがローである場合、ＮＦＥＴ  Ｔ３およびＴ６がオフとなり、ＰＦＥＴ  Ｔ４がオンとなり、ノードＰ１５はハイのままとなる（プリチャージ状態）。Ｃがハイである場合、ＮＦＥＴ  Ｔ９がオンとなり、ＰＦＥＴ  Ｔ７がオフとなり、ノードＰ１６がローにプルされる。ノードＰ１６がローになるとＰＦＥＴ  Ｔ１０がオンとなり、ＮＦＥＴ１１がオフとなり、ノードＰ１７がハイになる。ノードＰ１７がハイになるとＮＦＥＴ  Ｔ１３がオンとなり、ＰＦＥＴ  Ｔ１２がオフとなり、Ｑがローになる。
【００４７】
Ｃがハイである場合、ＮＦＥＴ  Ｔ８がオンとなり、ノードＰ１６がノードＰ１５の状態によって決定され、ノードＰ１５がハイになるとＮＦＥＴ  Ｔ９がオンとなり、ＰＦＥＴ  Ｔ７がオフとなり、ノードＰ１６がローになり、ノードＰ１５がローになるとＮＦＥＴ  Ｔ９がオフとなり、ＰＦＥＴ  Ｔ７がオンとなり、ノードＰ１６がハイになる。したがって、ノードＰ１５の状態（Ｄの状態によって決定される）は、Ｃがハイであるときに単にノードＰ１６に転送される。ノードＰ１５はプリチャージ「ハイ」であるので、Ｐ１５からＰ１６への「ハイ」の転送は非常に高速である。上述の周波数分周回路中のＣのパルス幅はユーザ定義であり、ノードＰ１５とＰ１６との間のデータ転送が行えるときを決定するのがこの幅であるであることを留意されたい。ラッチ取込み（latch capture）時間は式２によって定義される。
LCT = 1/(2(CLKINMAXFREQ))      (2)
ただし、
ＬＣＴはラッチ取込み時間であり、
ＣＬＫＩＮＭＡＸＦＲＥＱ＝分周回路が動作できる最大周波数である。
【００４８】
図１２は、本発明による１／２周波数分周回路の略図である。この周波数分周器は、上述の高速ラッチを使用せず、上記で提示した分周回路と同種ではない。図１２では、２分周器１１０が、電源ＶＣＣとグラウンドの間にカスケード接続されたＰＦＥＴ  Ｔ１５およびＴ１６ならびにＮＦＥＴ  Ｔ１７およびＴ１８を含む第１トランジスタのカスケード接続３３５Ａと、ＶＣＣとグラウンドの間にカスケード接続されたＰＦＥＴ  Ｔ１９およびＴ２０ならびにＮＦＥＴ  Ｔ２１およびＴ２２を含む第２トランジスタのカスケード接続３３５Ｂとを含み、ＰＦＥＴ  Ｔ１５（Ｔ１９）のソースがＶＣＣに結合され、ＰＦＥＴ  Ｔ１５（Ｔ１９）のドレインがＰＦＥＴ  Ｔ１６（Ｔ２０）のソースに結合され、ＰＦＥＴ  Ｔ１６（Ｔ２０）のドレインがノードＰ１８（Ｐ１９）であるＮＦＥＴ  Ｔ１７（Ｔ２１）のドレインに結合され、ＮＦＥＴ  Ｔ１７（Ｔ２１）のソースがＮＦＥＴ  Ｔ１８（Ｔ２２）のドレインに結合され、ＮＦＥＴ  Ｔ１７（Ｔ２２）のソースがグラウンドに結合される。ＰＦＥＴ  Ｔ２３およびＮＦＥＴ  Ｔ２４は、インバータ３４０を形成し、ＰＦＥＴ  Ｔ２３のソースがＶＣＣに結合され、ＰＦＥＴ  Ｔ２３のドレインが、ノードＰ２０であるＮＦＥＴ  Ｔ２４のドレインに結合され、ＮＦＥＴ  Ｔ２４のソースがグラウンドに結合され、ＰＦＥＴ  Ｔ２３のゲートがノードＰ１８に結合され、ＮＦＥＴ  Ｔ２４のゲートがノードＰ１９に結合される。インバータＩ７１は、ノードＰ２０とノードＰ２１の間に結合される。インバータＩ７２は、ノードＰ２１と２分周器１１０のＣＬＫＯＵＴ２出力との間に結合される。
【００４９】
図１２では、２分周器１１０はまた、第１反転マルチプレクサ３４５Ａおよび第２反転マルチプレクサ３４５Ｂも含む。反転マルチプレクサ３４５Ａ（３４５Ｂ）の選択入力がＲＥＳＥＴ２に結合され、反転マルチプレクサの第１入力がグラウンド（ＶＣＣ）に結合され、反転マルチプレクサの第２入力がＣＬＫＩＮＢ（ＣＬＫＩＮ）に結合される。ＲＥＳＥＴ２がハイであるとき、反転マルチプレクサ３４５Ａの出力はハイ（ＶＣＣ）であり、反転マルチプレクサ３４５Ｂの出力はロー（グラウンド）である。ＲＥＳＥＴ２がローであるとき、反転マルチプレクサ３４５Ａ（３４５Ｂ）の出力は反転ＣＬＫＩＮＢ（反転ＣＬＫＩＮ）である。反転マルチプレクサ３４５Ａの出力は、ＰＦＥＴ  Ｔ１６およびＴ１９ならびにＮＦＥＴ  Ｔ２５のゲートに結合される（ノードＰ２２）。反転マルチプレクサ３４５Ｂの出力は、ＮＦＥＴ  Ｔ２１およびＴ１８ならびにＰＦＥＴ  Ｔ２６のゲートに結合される（ノードＰ２３）。ＰＦＥＴ  Ｔ２６のドレインおよびＮＦＥＴ  Ｔ２５のソースがノードＰ２１に結合される。ＰＦＥＴ  Ｔ２６のソースとＮＦＥＴ  Ｔ２５のドレインが互いに結合され、ノードＰ２４、すなわち伝送ゲートが形成される。ＰＦＥＴ  Ｔ１５およびＴ２０ならびにＮＦＥＴ  Ｔ１７およびＴ２２のゲートがノードＰ２４に結合される。２分周器１１０は、ＮＦＥＴ  Ｔ２５をプルダウンし、ＮＦＥＴ  Ｔ２７のドレインをノードＰ２１に結合し、ＮＦＥＴ  Ｔ２７のソースをグラウンドに結合し、ＮＦＥＴ  Ｔ２７のゲートをＲＥＳＥＴ２に結合することによって完成する。ＲＥＳＥＴ２がハイであるとき、ＮＦＥＴ  Ｔ２７がオンとなり、ノードＰ２１がローにプルされる。ノードＰ２１がローである場合、ＣＬＫＯＵＴ２がハイとなり、分割は行われない。
【００５０】
動作の際に、ＲＥＳＥＴ２がハイであるとき、ノードＰ２１が０に遷移し、ノードＰ２２が１に遷移し、ノードＰ２３が０に遷移し、ＰＦＥＴ  Ｔ１６およびＴ２０ならびにＮＦＥＴ  Ｔ１８およびＴ２２がオフとなり、ノードＰ１８およびＰ１９がハング（hang；停止）し、ＮＦＥＴ  Ｔ２５およびＰＦＥＴ  Ｔ２６がオンとなり、Ｐ２１＝Ｐ２４＝０となる。ＲＥＳＥＴ２が０に遷移するとき、ＣＬＫＩＮ＝１かつＣＬＫＩＮＢ＝０である場合、ノードＰ２２＝１、ノードＰ２３＝０となり、ＰＦＥＴ  Ｔ１６およびＴ２０ならびにＮＦＥＴ  Ｔ１８およびＴ２２がオフとなり、ノードＰ１８およびＰ１９がハングし、ＮＦＥＴ  Ｔ２５およびＰＦＥＴ  Ｔ２６がオンとなり、Ｐ２１＝Ｐ２４＝０となる。２分周器１１０は、本質的に、次の順序で遷移する１／２状態マシンの４状態である。
【００５１】
状態１では、ＲＥＳＥＴ２が０に遷移したとき、ＣＬＫＩＮ＝０かつＣＬＫＩＮＢ＝１となり、次いでノードＰ２２が０に遷移し、ノードＰ２３が１に遷移し、ＰＦＥＴ  Ｔ１５、Ｔ１６、Ｔ１９、およびＴ２０がオンとなり、ＮＦＥＴ  Ｔ１８およびＴ２２がオンとなり、ノードＰ１８＝１となり、ノードＰ１９＝１となり、ＮＦＥＴ  Ｔ２４がオンとなり、ノードＰ２０が０に遷移し、ノードＰ２１が１に遷移し、ＣＬＫＯＵＴ２が０に遷移し、ＮＦＥＴ  Ｔ２５およびＰＦＥＴ  Ｔ２６がオフとなり、したがってノードＰ２４＝０となる。
【００５２】
状態２では、ＣＬＫＩＮが１に遷移し、かつＣＬＫＩＮＢが０に遷移するとき、次いでノードＰ２４＝０となり、ノードＰ２２が１に遷移し、ノードＰ２３が０に遷移し、ＰＦＥＴ  Ｔ１６およびＴ２０がオフとなり、ＮＦＥＴ  Ｔ１８およびＴ２２がオフとなり、ノードＰ１８およびＰ１９が１でハングし、ＮＦＥＴ  Ｔ２４がオンとなり、ノードＰ２０＝０、ノードＰ２１＝１、ＣＬＫＯＵＴ２＝０となり、ＮＦＥＴ  Ｔ２５およびＰＦＥＴ  Ｔ２６がオンとなり、したがってノードＰ２１が１に遷移し、ノードＰ２４が１に遷移する。
【００５３】
状態３では、ＣＬＫＩＮが０に遷移し、かつＣＬＫＩＮＢが１に遷移するとき、次いでノードＰ２２が０に遷移し、ノードＰ２３が１に遷移し、ＰＦＥＴ  Ｔ１６およびＴ２０がオンとなり、ＮＦＥＴ  Ｔ１８およびＴ２２がオンとなり、ノードＰ１８が０に遷移し、ノードＰ１９が０に遷移し、ＰＦＥＴ  Ｔ２３がオンとなり、ＮＦＥＴ  Ｔ２４がオフとなり、ノードＰ２０が１に遷移し、ノードＰ２１が０に遷移し、ＣＬＫＯＵＴ２が１に遷移し、ＮＦＥＴ  Ｔ２５およびＰＦＥＴ  Ｔ２６がオフとなり、したがってノードＰ２４＝１となり、ノードＰ２４の前の値が保持される。
【００５４】
状態４では、ＣＬＫＩＮが１に遷移し、かつＣＬＫＩＮＢが０に遷移するとき、ノードＰ２２が１に遷移し、ノードＰ２３が０に遷移し、ＰＦＥＴ  Ｔ２６およびＮＦＥＴ  Ｔ２５がオンとなり、ノードＰ２４とＰ２１が等しくなり、ＰＦＥＴ  Ｔ１６およびＴ２０がオフとなり、ＮＦＥＴ  Ｔ１８およびＴ２２がオフとなり、ノードＰ１８およびＰ１９が０でハングし、ＰＦＥＴ  Ｔ２３がオンとなり、ＮＦＥＴ  Ｔ２４がオフとなり、ノードＰ２０＝１、ノードＰ２１＝０となり、ＣＬＫＯＵＴ２が１に遷移する。
【００５５】
２分周器１１０のこの４つの状態を表６に示す。
【００５６】
【表６】
2005094753.tif 000008
【００５７】
以上、本発明が理解できるように、本発明の実施形態の説明を与えた。本発明が本明細書に記載の特定の実施形態に限定されず、当業者にとって今や明らかとなるであろう様々な修正形態、再較正、および置換が、本発明の範囲から逸脱することなく可能であることを理解されよう。したがって、特許請求の範囲は、本発明の精神および範囲に包含されるそのようなすべての修正および変更を包含するものとする。
【図面の簡単な説明】
【００５８】
【図１】本発明による例示的プログラマブル周波数分周器の略図である。
【図２】本発明による第１タイプの１／３または１／４周波数分周回路の略図である。
【図３】本発明による第２タイプの１／３または１／４周波数分周回路の略図である。
【図４】本発明による１／５または１／６周波数分周回路の略図である。
【図５】本発明による１／７または１／８周波数分周回路の略図である。
【図６】本発明による１／９または１／１０周波数分周回路の略図である。
【図７】本発明によるワンショット・パルス・ジェネレータの略図である。
【図８】図７のワンショット・ジェネレータのタイミング図である。
【図９】本発明によるクロック・デューティ・サイクル補正回路の略図である。
【図１０】図９のクロック・デューティ・サイクル補正回路のタイミング図である。
【図１１】本発明による高速ラッチの略図である。
【図１２】本発明による１／２周波数分周回路の略図である。
【符号の説明】
【００５９】
１００  プログラマブル周波数分周回路
１０５  リセット・ジェネレータ
１１０  １／２周波数分周回路（２分周器）
１１５  １／３または１／４周波数分周回路（３／４分周器）
１２０  １／５または１／６周波数分周回路（５／６分周器）
１２５  １／７または１／８周波数分周回路（７／８分周器）
１３０  １／９または１／１０周波数分周回路（９／１０分周器）
１３５  反転マルチプレクサ
１４５Ａ、１４５Ｂ  反転マルチプレクサ
１５０Ａ、１５０Ｂ  ワンショット・ジェネレータ
１５５Ａ、１５５Ｂ、１６０Ａ、１６０Ｂ  高速ラッチ
１６５  反転マルチプレクサ
１７０  ワンショット・ジェネレータ
１７５、１８０  高速ラッチ
１８５  デューティ・サイクル補正回路
１９０  反転マルチプレクサ
１９５Ａ、１９５Ｂ  ワンショット・ジェネレータ
２００、２０５、２１０  高速ラッチ
２１５  デューティ・サイクル補正回路
２２０  反転マルチプレクサ
２２５Ａ、２２５Ｂ  ワンショット・ジェネレータ
２３０、２３５、２４０、２４５  高速ラッチ
２５０  デューティ・サイクル補正回路
２５５  反転マルチプレクサ
２６０Ａ、２６０Ｂ、２６０Ｃ  ワンショット・ジェネレータ
２６５、２７０、２７５、２８０、２８５  高速ラッチ
２９０  デューティ・サイクル補正回路
２９５  ワンショット・ジェネレータ
３００  クロック・デューティ・サイクル回路
３０５、３１０  高速ラッチ
３１５  ＮＡＮＤステージ
３２０  クロックド・インバータ・ステージ
３２５  第１インバータ・ステージ
３３０  第２インバータ・ステージ
３３５Ａ  第１トランジスタ・カスケード接続
３３５Ｂ  第２トランジスタ・カスケード接続
３４０  インバータ
３４５Ａ  第１反転マルチプレクサ
３４５Ｂ  第２反転マルチプレクサ
【図１】
2005094753.tif 000009
【図２】
2005094753.tif 000010
【図３】
2005094753.tif 000011
【図４】
2005094753.tif 000012
【図５】
2005094753.tif 000013
【図６】
2005094753.tif 000014
【図７】
2005094753.tif 000015
【図８】
2005094753.tif 000016
【図９】
2005094753.tif 000017
【図１０】
2005094753.tif 000018
【図１１】
2005094753.tif 000019
【図１２】
2005094753.tif 000020