(57)【要約】【課題】バイアス依存性が低く、単位面積あたりの容量値が大きく、半導体装置の既存の構造を用いて設計可能な構造の容量素子を備える半導体装置を提供する。【解決手段】半導体基板と、半導体基板上に設けられ、上面に凹部が設けられた下層配線１０１と、凹部の内面を覆う誘電体１０２ａ、１０２ｂ、１０２ｃ、１０２ｄと、誘電体１０２ａ、１０２ｂ、１０２ｃ、１０２ｄ上に設けられた上層配線１０４と、を備える半導体装置１００を提供する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられ、上面に凹部が設けられた第一の金属膜と、
前記凹部の内面を覆う容量膜と、
前記容量膜上に設けられた第二の金属膜と、
を備えることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第一の金属膜は、メタル配線であり、
前記第二の金属膜は、金属プラグであることを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記第一の金属膜には、前記凹部が複数設けられており、
前記複数の凹部の内部を覆う前記容量膜上にそれぞれ第二の金属膜が設けられていることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記複数の第二の金属膜とそれぞれ接続する第三の金属膜をさらに備えることを特徴とする半導体装置。
【請求項５】
請求項３または４に記載の半導体装置において、
前記第三の金属膜は、メタル配線であることを特徴とする半導体装置。
【請求項６】
請求項１乃至５いずれかに記載の半導体装置において、
前記容量膜は、金属酸化膜、金属窒化膜または金属酸化窒化膜を含むことを特徴とする半導体装置。
【請求項７】
請求項１乃至６いずれかに記載の半導体装置において、
前記第一の金属膜は、ＡｌまたはＣｕを含有する金属膜を含み、
前記容量膜は、ＡｌまたはＣｕの酸化膜、窒化膜または酸化窒化膜を含むことを特徴とする半導体装置。
【請求項８】
請求項６または７に記載の半導体装置において、
前記容量膜は、前記第一の金属膜の凹部の内面が酸化または窒化してなる膜を含むことを特徴とする半導体装置。
【請求項９】
請求項１乃至８いずれかに記載の半導体装置において、
前記容量膜は、シリコン酸化膜、シリコン窒化膜またはシリコン酸化窒化膜を含むことを特徴とする半導体装置。
【請求項１０】
請求項１乃至９いずれかに記載の半導体装置において、
前記容量膜は、ＣＶＤ法またはＰＶＤ法により前記第一の金属膜の凹部の内面に積層されてなる膜を含むことを特徴とする半導体装置。
【請求項１１】
半導体基板の上部に第一の金属膜を形成する工程と、
前記第一の金属膜の上部に絶縁膜を形成する工程と、
前記絶縁膜を貫通し、先端部が前記第一の金属膜の上面の凹部を構成する貫通孔を形成する工程と、
前記第一の金属膜の凹部の内面を覆う容量膜を形成する工程と、
前記容量膜上に第二の金属膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記絶縁膜および前記第二の金属膜の上部に、前記第二の金属膜と接続する第三の金属膜を形成する工程をさらに含むことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１１または１２に記載の半導体装置の製造方法において、
前記容量膜を形成する工程は、前記第一の金属膜の凹部の内面を酸化または窒化する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１１乃至１３いずれかに記載の半導体装置の製造方法において、
前記容量膜を形成する工程は、ＣＶＤ法またはＰＶＤ法により前記第一の金属膜の凹部の内面に前記容量膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体ＬＳＩにおいて回路の発振防止やノイズ防止を目的として容量素子を設けた半導体装置の開発が精力的に行われている。
【０００３】
この容量素子の構造をＬＳＩに形成するには何種類かの方法がある。一般には、容量素子専用の構造を持たないで、トランジスタ（Ｔｒ）のゲート酸化膜を容量素子の誘電体として利用することが多い。この種の技術として、従来の一般的な構成からなる容量素子を備える半導体装置を図２に示す。
【０００４】
この半導体装置２００では、ゲート酸化膜２１０を誘電体とし、シリコン基板２０７中に形成したウェル２０８とゲート電極２１１を容量素子の電極とし、容量素子を形成する。容量素子は、他の素子とはＳｉＯ2領域２０９ａ、２０９ｂ、２０９ｃにて分離される。容量素子と他の素子とは、コンタクトプラグ２１２ａ、２１２ｂ及び配線２０６ａ、２０６ｂを介して接続される。
【０００５】
この従来技術では、半導体装置２００に一般に備わる既存の構造物を利用するために、製造工程数の増加が抑制される。また、薄いゲート酸化膜２１０を誘電体として利用するために小面積で高容量の容量素子が形成できる。
【０００６】
一方、容量素子専用の構造を形成する場合もある。この種の技術として、従来の一般的な構成からなる容量素子を備える半導体装置を図３に示す。
【０００７】
この半導体装置３００では、シリコン基板２０７に形成されたＳｉＯ2領域２０９ｂ上にメタル系の材料からなるゲート電極２１１と、誘電体２１３（通常はＣＶＤ法により形成されるＳｉＯ2膜やＳｉＮ膜などが使われる）と、メタル系の材料からなる容量用上部電極２１４と、をこの順に積層し、容量素子を形成する。容量素子と他の素子とは、コンタクトプラグ２１２ａ、２１２ｂ、配線２０６ａ、２０６ｂを介して接続される。
【０００８】
この従来技術では、容量素子の電極をメタル系の材料からなるゲート電極２１１と容量用上部電極２１４とで形成するので、バイアス依存性が少ない容量素子が形成できる。
【０００９】
また、層間絶縁膜を誘電体とし、メタル配線を電極とし、容量素子を形成する方法もある。この種の技術として、従来の一般的な構成からなる容量素子を備える半導体装置を図４に示す。
【００１０】
図４（ａ）に示した半導体装置４００は、下層の配線２０１と上層の配線２０４及び層間絶縁膜２０５を容量素子として利用した例である。図４（ｂ）に示した半導体装置４００は、同じ層の配線２０６ａ、２０６ｂ及び層間絶縁膜２０５を容量素子として利用した例である。
【００１１】
図４（ａ）および図４（ｂ）にそれぞれ示した半導体装置４００および半導体装置５００は、ともに既存のメタル配線構造をそのまま利用している。よって、この従来技術では、製造工程数の増加が抑制される。
【００１２】
他にも、容量素子を設けた半導体装置に関する技術として、特許文献１記載のものがある。同文献に記載された半導体装置と同種の半導体装置を図１９に示す。この半導体装置は、シリコン基板４０１上に下部電極４１３を有する。シリコン基板４０１と下部電極４１３との間には、シリコン酸化膜４０２が設けられている。下部電極４１３は、ポリシリコン膜４１１上にチタンシリサイド膜４１２が積層してなる構造を有する。
【００１３】
下部電極４１３上には、上部電極４１５が形成されている。下部電極４１３と上部電極４１５との間には、誘電体膜４０６が形成され、容量素子を構成する。容量素子の周囲は、第一の層間絶縁膜４０４により覆われている。容量素子と他の素子とは、アルミニウム配線４０８ａ、４０８ｂおよび埋込プラグ４０９により接続されている。
【００１４】
特許文献１には、この従来技術によれば、半導体装置の製造工程が簡便になり、歩留まりの向上と低コストの実現が可能である旨記載されている。
【００１５】
さらに、容量素子を設けた半導体装置に関する技術として、特許文献２記載のものもある。同文献に記載された半導体装置と同種の半導体装置を図１８に示す。
【００１６】
図１８（ｂ）は、この半導体装置の断面図であり、後述する図１８（ａ）のＡ−Ａ’断面図に相当する。この半導体装置は、第一の層間絶縁膜上に下層配線メタル３１、３７を備え、その上部に上層配線メタル３１０５を備える。下層配線メタル３１、３７と上層配線メタル３１０５との間には、第二の層間絶縁膜３１１が形成されている。
【００１７】
第二の層間絶縁膜３１１中には、下層配線メタル３７と上層配線メタル３１０５とを接続するＴｉ系バリアメタルおよびタングステン膜３１０４が複数本形成されている。Ｔｉ系バリアメタルおよびタングステン膜３１０４の底面および側面は、容量素子用の絶縁膜３１０２により覆われている。下層配線メタル３７およびＴｉ系バリアメタルおよびタングステン膜３１０４を電極とし、容量素子用の絶縁膜３１０２を誘電体膜として、容量素子部３１００が構成される。
【００１８】
なお、下層配線メタル３１と上層配線メタル３１０５とは、配線接続用のコンタクト３１０３により接続されている。
【００１９】
図１８（ａ）は、この半導体装置の上層配線メタル３１０５の側面図および平面図である。上層配線メタル３１０５の底面側には、Ｔｉ系バリアメタルおよびタングステン膜３１０４および容量素子用の絶縁膜３１０２からなる容量素子３２００が複数設けられており、容量素子部３１００を構成する。
【００２０】
特許文献２には、この従来技術によれば、複数個の容量素子を任意に選択することにより、容量素子の容量変更を行うことができる旨記載されている。
【特許文献１】特開平１１−２７４４２８号公報
【特許文献２】特開２００３−３４７４１６号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
しかしながら、上記従来技術は、以下の点で改善の余地を有していた。
【００２２】
第一に、図２に示した半導体装置においては、シリコン基板２０７内に設けられたウェル２０８を電極として利用している。このため、印加される電圧によってウェル２０８に空乏層が形成され、空乏層厚が変化することによって容量値が変化するバイアス依存性がある。よって、設計者は、このバイアス依存性を考慮した回路設計をする必要が生じる。
【００２３】
また、シリコン基板２０７内に設けられたウェル２０８とゲート電極２１１を容量素子の電極として使用するため、チップ上で容量素子が大きな面積を占有する。このため、容量素子を設けた場所にトランジスタ（Ｔｒ）を配置することができなくなり、チップ面積が増大する場合がある。
【００２４】
第二に、図３に示した半導体装置においては、容量素子専用の構造を形成するため、容量素子専用の構造を持たない場合に比べて、製造工程数が増加し、製品原価が上昇する場合がある。
【００２５】
また、図４に示した構造においては、誘電体膜として利用しているメタル配線間の層間絶縁膜の厚さは、通常は上記他の従来技術に比べて厚い。このため、誘電体膜の単位面積あたりの容量値が小さく、必要な容量値を得るのに大きな面積を必要とする。このため、チップサイズが増加し、製品原価の上昇を招く場合がある。
【００２６】
また、図１９に示した構造においては、容量素子専用の構造を形成するため、容量素子専用の構造を持たない場合に比べて、製造工程数が増加し、製品原価が上昇する場合がある。
【００２７】
さらに、上部電極４１５の底面に設けられている誘電体膜４０６は、容量素子の構成部材として機能しうる構成であるが、上部電極４１５の側面に設けられている誘電体膜４０６は、容量素子の構成部材として充分に機能し得ない構成となっている。このため、容量素子の単位面積あたりの容量値が充分ではない場合がある。
【００２８】
また、図１８に示した構造においても、容量素子専用の構造を形成するため、容量素子専用の構造を持たない場合に比べて、製造工程数が増加し、製品原価が上昇する場合がある。
【００２９】
さらに、Ｔｉ系バリアメタルおよびタングステン膜３１０４の底面に設けられている容量素子用の絶縁膜３１０２は、容量素子の構成部材として機能しうる構成であるが、Ｔｉ系バリアメタルおよびタングステン膜３１０４の側面に設けられている容量素子用の絶縁膜３１０２は、容量素子の構成部材として充分に機能し得ない構成となっている。このため、容量素子の単位面積あたりの容量値が充分ではない場合がある。
【００３０】
本発明は上記事情に鑑みてなされたものであり、その目的とするところは、バイアス依存性が低く、単位面積あたりの容量値が大きく、通常の半導体装置に備わる構造を利用して製造可能な構成からなる容量素子を備える半導体装置を提供することにある。
【課題を解決するための手段】
【００３１】
本発明によれば、半導体基板と、半導体基板上に設けられ、上面に凹部が設けられた第一の金属膜と、凹部の内面を覆う容量膜と、容量膜上に設けられた第二の金属膜と、
を備える半導体装置が提供される。
【００３２】
この構成によれば、第一の金属膜および第二の金属膜からなる構造を容量素子の電極として利用するので、バイアス依存性が低い容量素子を備える半導体装置が提供される。
【００３３】
また、この構成によれば、容量素子用に第一の金属膜の凹部内面を覆う容量膜を形成するので、平面構造からなる容量素子の場合に比べて、単位面積あたりの容量値が大きい容量素子を備える半導体装置が提供される。
【００３４】
また、この構成によれば、一般の半導体装置に通常備わる構造を容量素子の電極として利用することが可能であるため、一般的な半導体装置の製造プロセスにより容易に容量素子を製造可能であり、容量素子を備える半導体装置の製造コストを低減できる。
【００３５】
また、本発明によれば、半導体基板の上部に第一の金属膜を形成する工程と、第一の金属膜の上部に絶縁膜を形成する工程と、絶縁膜を貫通し、先端部が第一の金属膜の上面の凹部を構成する貫通孔を形成する工程と、第一の金属膜の凹部の内面を覆う容量膜を形成する工程と、容量膜上に第二の金属膜を形成する工程と、を含む半導体装置の製造方法が提供される。
【００３６】
この方法によれば、第一の金属膜および第二の金属膜からなる構造を容量素子の電極として利用するため、バイアス依存性が低い容量素子を備える半導体装置を製造できる。
【００３７】
また、この方法によれば、容量素子用に第一の金属膜の凹部の内面を覆う容量膜を形成するので、平面構造からなる容量素子の場合に比べて、単位面積あたりの容量値が大きい容量素子を備える半導体装置を製造できる。
【００３８】
また、この方法によれば、一般の半導体装置に通常備わる構造を容量素子の電極として利用することが可能であるため、一般的な半導体装置の製造プロセスにより容易に容量素子を製造可能であり、容量素子を備える半導体装置を低コストで製造できる。
【００３９】
以上、本発明の構成について説明したが、これらの構成を任意に組み合わせたものも本発明の態様として有効である。また、本発明の表現を他のカテゴリーに変換したものもまた本発明の態様として有効である。
【００４０】
たとえば、本発明に係る半導体装置に備わる容量素子においては、第一の金属膜は、多層配線構造を備える半導体装置において、半導体装置における電流の安定化のために、たとえば最上層に設けることができるが、特に限定する趣旨ではない。容量素子はいずれの層に設けられていてもよく、たとえば第一層や第二層に設けられていてもよい。
【発明の効果】
【００４１】
本発明によれば、第一の金属膜および第二の金属膜からなる構造を容量素子の電極として利用し、容量素子用に第一の金属膜の凹部の内面を覆う容量膜を形成するので、バイアス依存性が低く、単位面積あたりの容量値が大きく、通常の半導体装置に備わる構造を利用して製造可能な構成からなる容量素子を備える半導体装置が提供される。
【発明を実施するための最良の形態】
【００４２】
本発明において、上記第一の金属膜は、メタル配線であり、上記第二の金属膜は、金属プラグであってもよい。
【００４３】
この構成によれば、一般の半導体装置に通常備わるメタル配線および金属プラグからなる構造を容量素子の電極として利用するため、一般的な半導体装置の製造プロセスにより容易に容量素子を製造可能であり、容量素子を備える半導体装置の製造コストを低減できる。
【００４４】
また、本発明において、上記第一の金属膜には、凹部が複数設けられており、複数の凹部の内部を覆う容量膜上には、それぞれ第二の金属膜が設けられてもよい。
【００４５】
この構成によれば、単一の第一の金属膜の上面に複数の容量素子を形成することにより、全体として大きな容量値を備える容量素子群を、小さな領域中に設けることができるので、容量素子を備える半導体装置の小型化を図ることができる。
【００４６】
また、この場合、上記半導体装置は、上記複数の第二の金属膜と接続する第三の金属膜をさらに備えてもよい。
【００４７】
この構成によれば、単一の第一の金属膜と単一の第二の金属膜とに接続する複数の容量素子を形成することができ、小さな領域中において全体として大きな容量値を備える容量素子群を単一の容量素子と同様に用いることができるため、容量素子を備える半導体装置の設計の自由度が高まる。
また、この場合、第三の金属膜は、メタル配線であってもよい。
【００４８】
この構成によれば、一般の半導体装置に通常備わるメタル配線を容量素子に接続する配線として利用するため、一般的な半導体装置の製造プロセスにより容易に容量素子を製造可能であり、容量素子を備える半導体装置の製造コストをさらに低減できる。
また、上記容量膜は、金属酸化膜、金属窒化膜または金属酸化窒化膜を含んでもよい。
【００４９】
この構成によれば、絶縁性に優れ、比誘電率が高い容量膜が得られるので、単位面積あたりの容量値が大きく、信頼性に優れる容量素子を備える半導体装置が得られる。
【００５０】
また、上記第一の金属膜は、ＡｌまたはＣｕを含有する金属膜を含み、上記容量膜は、ＡｌまたはＣｕの酸化膜、窒化膜または酸化窒化膜を含んでもよい。
【００５１】
この構成によれば、導電性に優れる第一の金属膜と、絶縁性に優れ、比誘電率が高い容量膜が得られるので、単位面積あたりの容量値が大きく、信頼性に優れる容量素子を備える半導体装置が得られる。
また、上記容量膜は、第一の金属膜の凹部の内面が酸化または窒化してなる膜を含んでもよい。
【００５２】
この構成によれば、絶縁性に優れ、比誘電率が高い容量膜が簡便に得られるため、単位面積あたりの容量値が大きく、信頼性に優れる容量素子を備える半導体装置を安定的に得ることができる。
また、上記容量膜は、シリコン酸化膜、シリコン窒化膜またはシリコン酸化窒化膜を含んでもよい。
【００５３】
この構成によれば、絶縁性に優れ、比誘電率が高い容量膜が得られるので、単位面積あたりの容量値が大きく、信頼性に優れる容量素子を備える半導体装置が得られる。
【００５４】
また、上記容量膜は、ＣＶＤ法またはＰＶＤ法により上記第一の金属膜の凹部の内面に積層されてなる膜を含んでもよい。
【００５５】
この構成によれば、絶縁性に優れ、比誘電率が高い容量膜が簡便に得られるため、単位面積あたりの容量値が大きく、信頼性に優れる容量素子を備える半導体装置を安定的に得ることができる。
【００５６】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
<実施形態１>
図１は、本実施形態に係る容量素子を備える半導体装置を模式的に示した断面図である。
【００５７】
本実施形態に係る半導体装置１００は、アルミニウムまたは銅などのメタル配線からなる下層配線１０１と上層配線１０４とを備える。下層配線１０１と上層配線１０４との間には、ＳｉＯ2膜などからなる層間絶縁膜１０５が設けられている。
【００５８】
下層配線１０１の上面には、複数の凹部が設けられている。それぞれの凹部の内面には、アルミニウム酸化膜または銅酸化膜などからなる誘電体１０２ａ、１０２ｂ、１０２ｃ、１０２ｄが設けられている。
【００５９】
誘電体１０２ａ、１０２ｂ、１０２ｃ、１０２ｄの上部には、それぞれアルミニウムプラグまたは銅プラグなどからなる金属プラグ１０３ａ、１０３ｂ、１０３ｃ、１０３ｄが設けられており、他端で上層配線１０４と接続している。
【００６０】
本実施形態に係る半導体装置１００は、複数の容量素子を備える。これらの容量素子は、下層配線１０１および金属プラグ１０３ａ、１０３ｂ、１０３ｃ、１０３ｄを両電極とし、それぞれ誘電体１０２ａ、１０２ｂ、１０２ｃ、１０２ｄを容量膜とする。
【００６１】
半導体装置１００は、下層配線１０１および金属プラグ１０３ａ、１０３ｂ、１０３ｃ、１０３ｄからなる構造を容量素子の電極として利用しているため、バイアス依存性が低い。
【００６２】
また、半導体装置１００は、容量素子用に下層配線１０１の凹部内面を覆う誘電体１０２ａ、１０２ｂ、１０２ｃ、１０２ｄを容量膜として形成する。このため、平面構造からなる容量素子の場合に比べて、容量膜である誘電体１０２ａ、１０２ｂ、１０２ｃ、１０２ｄの面積が増大する。よって、半導体装置１００は、単位面積あたりの容量値が大きい容量素子を備えることとなる。
【００６３】
半導体装置１００は、一般の半導体装置に通常備わるメタル配線である下層配線１０１を容量素子の一方の電極として用いている。また、一般の半導体装置に通常備わる金属プラグである金属プラグ１０３ａ、１０３ｂ、１０３ｃ、１０３ｄを容量素子の他方の電極として用いている。このため、一般的な半導体装置の製造プロセスにより容易に容量素子を製造可能であり、容量素子を備える半導体装置１００の製造コストを低減できる。
【００６４】
また、半導体装置１００は、下層配線１０１の上面に複数の容量素子を形成することにより、全体として大きな容量値を備える容量素子群を、小さな領域中に設けることができる。このため、容量素子を備える半導体装置１００の小型化を図ることができる。
【００６５】
また、半導体装置１００は、下層配線１０１と上層配線１０４とに接続する複数の容量素子を形成することにより、小さな領域中において全体として大きな容量値を備える容量素子群を単一の容量素子と同様に用いることができる。このため、容量素子を備える半導体装置１００の設計の自由度が高まる。
【００６６】
下層配線１０１、金属プラグ１０３ａ、１０３ｂ、１０３ｃ、１０３ｄ、上層配線１０４は、導電性を有する金属であれば、任意の金属からなる金属膜を含んでもよい。たとえば、ＡｌまたはＣｕを含有する金属膜を含んでもよい。また、これらの金属の合金からなる金属膜を含んでもよい。ＡｌまたはＣｕを含有する金属膜は、導電性に優れるため、好適に用いることができる。
【００６７】
下層配線１０１の膜厚は、１００ｎｍ〜１０００ｎｍ程度である。また、上層配線１０４の膜厚は、１００ｎｍ〜１０００ｎｍ程度である。また、金属プラグ１０３ａ、１０３ｂ、１０３ｃ、１０３ｄの直径は、１００ｎｍ〜１０００ｎｍ程度である。
【００６８】
誘電体１０２ａ、１０２ｂ、１０２ｃ、１０２ｄは、比誘電率が高い絶縁膜であれば、任意の材料からなる膜を含んでもよい。たとえば、ＡｌまたはＣｕの酸化膜、窒化膜または酸化窒化膜を含んでもよい。これらの誘電体は、絶縁性に優れ、比誘電率が高い容量膜として機能するので、単位面積あたりの容量値が大きく、信頼性に優れる容量素子を備える半導体装置１００が得られる。
【００６９】
誘電体１０２ａ、１０２ｂ、１０２ｃ、１０２ｄの膜厚は、１０ｎｍ〜１００ｎｍ程度である。また、誘電体１０２ａ、１０２ｂ、１０２ｃ、１０２ｄが設けられる下層配線１０１上面の凹部の深さは、５ｎｍ〜９９０ｎｍ程度である。
【００７０】
層間絶縁膜１０５は、絶縁性を有する膜であれば、任意の材料からなる膜を含んでもよい。たとえば、シリコン酸化膜、シリコン窒化膜またはシリコン酸化窒化膜などを含んでもよい。これらの膜は、絶縁性に優れるので、下層配線１０１および上層配線１０４の間の短絡などが生じにくく、信頼性に優れる容量素子を備える半導体装置１００が得られる。
層間絶縁膜１０５の膜厚は、１００ｎｍ〜１０００ｎｍ程度である。
【００７１】
金属プラグ１０３ａ、１０３ｂ、１０３ｃ、１０３ｄは、下層配線１０１に対して４本設けられている必要はなく、任意の本数であってもよい。金属プラグ１０３の本数が多いほど、半導体装置１００の下層配線１０１を一方の電極とする複数の容量素子群全体に蓄積可能な電荷量は大きくなる。
【００７２】
このように、下層配線１０１および上層配線１０４に直接接続する容量素子を設けることにより、たとえば、下層配線１０１および上層配線１０４に流れる電流の電流値の揺らぎを低減することができる。このため、電流安定性に優れる半導体装置１００を得ることができる。
<実施形態２>
図５〜図１０は、本実施形態に係る容量素子を備える半導体装置の製造方法を示した工程断面図である。
【００７３】
上記実施形態１に係る半導体装置１００を製造するには、まず、図５に示すように、下層配線１０１上に層間絶縁膜１０５を設ける。この層間絶縁膜１０５形成までは、通常の半導体装置の製造方法における手順と同様である。
【００７４】
次に、図６に示すように、層間絶縁膜１０５形成後、本実施形態の容量素子のための金属プラグ孔を形成するために、レジスト膜１２０によるレジストパターンを形成する。
【００７５】
続いて、図７に示すように、レジスト膜１２０によるレジストパターンをマスクとして、層間絶縁膜１０５をエッチングする。この際、エッチングガスとしては、通常の半導体装置の製造方法におけるビア形成工程に用いるエッチングガスを用いることができる。
【００７６】
さらに、図８に示すように、メタル配線からなる下層配線１０１をエッチングしてメタル配線に凹状のパターンを形成する。この際、下層配線１０１がアルミニウム配線からなる場合には、ハロゲン系のエッチングガスなどを用いることができる。
その後、図９に示すように、レジスト膜１２０を通常の方法により除去する。
【００７７】
そして、図１０に示すように、酸化や窒化等によりメタル配線からなる下層配線１０１の露出部分（凹部）を酸化や窒化を行い、誘電体１０２ａ、１０２ｂ、１０２ｃ、１０２ｄを形成する。
【００７８】
この際、下層配線１０１がアルミニウム配線からなる場合には、Ｏ2プラズマを含むガスにより、下層配線１０１を酸化し、酸化アルミニウム膜からなる誘電体１０２ａ、１０２ｂ、１０２ｃ、１０２ｄを形成することができる。また、Ｎ2プラズマを含むガスにより、下層配線１０１を窒化し、窒化アルミニウム膜からなる誘電体１０２ａ、１０２ｂ、１０２ｃ、１０２ｄを形成することができる。
【００７９】
その後、一般的な半導体装置の製造方法における、通常の金属プラグの製造工程により、金属プラグ１０３ａ、１０３ｂ、１０３ｃ、１０３ｄを形成する。金属プラグ１０３ａ、１０３ｂ、１０３ｃ、１０３ｄがアルミニウムプラグまたは銅プラグなどからなる場合には、ＣＶＤ法やプラズマ法やめっき法などにより形成可能である。
【００８０】
そして、一般的な半導体装置の製造方法における、通常のメタル配線の製造工程により、上層配線１０４を形成する。上層配線１０４がアルミニウムプラグまたは銅プラグなどからなる場合には、ＣＶＤ法やＰＶＤ法やめっき法などにより形成可能である。
上記製造方法により、図１に示した実施形態１に係る半導体装置１００を得ることができる。
【００８１】
本実施形態の半導体装置の製造方法によれば、下層配線１０１および上層配線１０４からなる構造を容量素子の電極として利用するため、バイアス依存性が低い金属材料で電極を構成でき、バイアス依存性が低い容量素子を備える半導体装置１００を簡便な工程で製造できる。
【００８２】
すなわち、既存のメタル配線層を容量素子の電極として利用することにより、製造工程数の増加を抑えつつバイアス依存性の低減された容量素子が得られる。
【００８３】
また、この方法によれば、容量素子用に下層配線１０１の凹部の内面を覆う誘電体１０２ａ、１０２ｂ、１０２ｃ、１０２ｄを形成するので、平面構造からなる容量素子の場合に比べて、電極に挟まれる誘電体１０２ａ、１０２ｂ、１０２ｃ、１０２ｄの面積を増大することができ、単位面積あたりの容量値が大きい容量素子を備える半導体装置１００を簡便な工程で製造できる。また、メタル配線層の間に容量素子を形成することにより、半導体装置に備わる半導体チップの面積増大を抑制することができる。
【００８４】
さらに、この方法によれば、酸素プラズマや窒素プラズマなどを用いて、下層配線１０１上面の凹部内面を容易に酸化または窒化できるため、絶縁性に優れ、比誘電率が高いＡｌまたはＣｕの酸化膜、窒化膜または酸化窒化膜などを含む容量膜が簡便に得られる。このため、単位面積あたりの容量値が大きく、信頼性に優れる容量素子を備える半導体装置１００を安定的に得ることができる。
<実施形態３>
【００８５】
図１１〜図１７は、本実施形態に係る容量素子を備える半導体装置の製造方法を示した工程断面図である。実施形態１および実施形態２では、下層メタル配線自体を酸化または窒化することにより誘電体を形成したが、ここではＣＶＤ法またはＰＶＤ法により誘電体を凹部に形成する。
【００８６】
本実施形態に係る半導体装置を製造するには、まず、図１１に示すように、アルミニウムや銅などのメタル配線からなる下層配線１０１上に、ＳｉＯ2膜などからなる層間絶縁膜１０５を形成する。この層間絶縁膜１０５形成までは、通常の半導体装置の製造工程と同様である。
【００８７】
次いで、図１２に示すように、層間絶縁膜１０５形成後、本実施形態の容量素子のための金属プラグ孔を形成するために、層間絶縁膜１０５上にレジスト膜１０６によるレジストパターンを形成する。
【００８８】
続いて、図１３に示すように、レジスト膜１０６によるレジストパターンをマスクとして、層間絶縁膜１０５をエッチングする。この際、エッチングガスとしては、通常の半導体装置の製造方法におけるビア形成工程に用いるエッチングガスを用いることができる。
【００８９】
さらに、図１４に示すように、メタル配線からなる下層配線１０１をエッチングしてメタル配線に凹状のパターンを形成する。この際、下層配線１０１がアルミニウム配線からなる場合には、ハロゲン系のエッチングガスなどを用いることができる。
その後、図１５に示すように、レジスト膜１２０を通常の方法により除去する。
【００９０】
そして、図１６に示すように、ＣＶＤ法やＰＶＤ法などにより、下層配線１０１上面の凹部内面および層間絶縁膜１０５表面の全面に誘電体１２２を形成する。この誘電体１２２は、ＣＶＤ法またはＰＶＤ法で形成できるものであれば、物質は特に限定されず、たとえば酸化ケイ素や窒化ケイ素などを用いることができる。
【００９１】
ここで、ＣＶＤ法とは、Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ法の略称であり、半導体装置などの製造工程で用いられる薄膜の生成法の一種である。具体的には、シリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜などの製造に用いられる。ＣＶＤ法では、原料物質を含むガスに、熱や光によってエネルギーを与えたり、高周波でプラズマ化したりすることにより、原料物質がラジカル化して反応性に富むようになるので、ターゲット上に吸着されて堆積する。
【００９２】
なお、温度を上げて堆積させるものを「熱ＣＶＤ」、化学反応や熱分解を促進させるために光を照射するものを「光ＣＶＤ」、ガスをプラズマ状態に励起する方法を「プラズマＣＶＤ」という。本実施形態では、いずれのＣＶＤ法を用いてもよい。
【００９３】
また、ＰＶＤ法とは、Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ法の略称であり、半導体装置などの製造工程で用いられる薄膜の生成法の一種である。具体的には、高真空中で、酸化ケイ素や窒化ケイ素などの材料からなる円盤に高エネルギーの原子（アルゴンやそのイオン）をぶつけて、玉突きの要領で原子や分子を吹き飛ばし、その原子や分子をターゲット表面に層状に付着させるという手法である。
【００９４】
その後、一般的な半導体装置の製造方法における、通常の金属プラグの製造工程により、金属プラグ１０３ａ、１０３ｂ、１０３ｃ、１０３ｄを形成する。金属プラグ１０３ａ、１０３ｂ、１０３ｃ、１０３ｄがアルミニウムプラグまたは銅プラグなどからなる場合には、ＣＶＤ法やプラズマ法やめっき法などにより形成可能である。
【００９５】
そして、一般的な半導体装置の製造方法における、通常のメタル配線の製造工程により、上層配線１０４を形成する。上層配線１０４がアルミニウムプラグまたは銅プラグなどからなる場合には、ＣＶＤ法やＰＶＤ法やめっき法などにより形成可能である。
上記製造方法により、図１７に示した本実施形態に係る半導体装置を得ることができる。
【００９６】
本実施形態に係る半導体装置は、下層配線１０１および金属プラグ１０３ａ、１０３ｂ、１０３ｃ、１０３ｄからなる構造を容量素子の電極として利用しているため、バイアス依存性が低い。
【００９７】
また、本実施形態に係る半導体装置は、容量素子用に下層配線１０１の凹部内面を覆う誘電体１０２ａ、１０２ｂ、１０２ｃ、１０２ｄを容量膜として形成する。このため、平面構造からなる容量素子の場合に比べて、容量膜である誘電体１０２ａ、１０２ｂ、１０２ｃ、１０２ｄの面積が増大する。よって、半導体装置１００は、単位面積あたりの容量値が大きい容量素子を備えることとなる。
【００９８】
本実施形態に係る半導体装置は、一般の半導体装置に通常備わるメタル配線である下層配線１０１を容量素子の一方の電極として用いている。また、一般の半導体装置に通常備わる金属プラグである金属プラグ１０３ａ、１０３ｂ、１０３ｃ、１０３ｄを容量素子の他方の電極として用いている。このため、一般的な半導体装置の製造プロセスにより容易に容量素子を製造可能であり、容量素子を備える半導体装置１００の製造コストを低減できる。
【００９９】
本実施形態に係る半導体装置では、誘電体１２２を構成する材料を比較的自由に選択することができるため、誘電体１２２の材料によっては、実施形態１および実施形態２に係る半導体装置よりも単位面積あたりの容量値を大きくできる場合がある。
【０１００】
本実施形態に係る半導体装置では、指向性を有さないＣＶＤ法またはＰＶＤ法により誘電体１２２を形成する場合には、金属プラグ孔の底部の誘電体１２２は薄くなり、層間絶縁膜１０５上の誘電体１２２は厚くなる。このため、容量素子の容量膜として機能する領域の誘電体１２２は薄くなるため、単位面積あたりの容量値を大きくできる。
【０１０１】
なお、本実施形態に係る半導体装置においては、上層配線１０４の下に誘電体１２２が残留するが、誘電体１２２は絶縁物からなるため、むしろ絶縁性が向上する利点がある。
【０１０２】
このとき、誘電体１０２ａ、１０２ｂ、１０２ｃ、１０２ｄは、比誘電率が高く、ＣＶＤ法またはＰＶＤ法などにより形成可能な絶縁膜であれば、任意の材料からなる膜を含んでもよい。たとえば、シリコン酸化膜、シリコン窒化膜またはシリコン酸化窒化膜を含んでもよい。これらの誘電体は、ＣＶＤ法またはＰＶＤ法などにより形成可能であり、絶縁性に優れ、比誘電率が高い容量膜として機能するので、単位面積あたりの容量値が大きく、信頼性に優れる容量素子を備える半導体装置が得られる。
【０１０３】
また、誘電体１０２ａ、１０２ｂ、１０２ｃ、１０２ｄの膜厚は、１０ｎｍ〜１００ｎｍ程度である。また、誘電体１０２ａ、１０２ｂ、１０２ｃ、１０２ｄが設けられる下層配線１０１上面の凹部の深さは、５ｎｍ〜９９０ｎｍ程度である。
【０１０４】
以上、本発明の構成について説明したが、これらの構成を任意に組み合わせたものも本発明の態様として有効である。また、本発明の表現を他のカテゴリーに変換したものもまた本発明の態様として有効である。
【０１０５】
たとえば、上記実施の形態では金属プラグ１０３ａ、１０３ｂ、１０３ｃ、１０３ｄは単一の上層配線１０４に接続する構成としたが、異なる複数の上層配線１０４としてもよい。このようにすれば、複数の上層配線１０４に接続する容量素子を設けることができ、複数の上層配線１０４のいずれの電流も安定化できるという利点が得られる。
【０１０６】
また、上記実施例では、配線材料としてアルミニウムまたは銅を用いたが、銅またはアルミニウムからなる配線の外側領域に他の金属元素を含む膜を備えていてもよい。たとえば、銅配線の外側領域にＴｉＮなどを含むバリアメタル膜を形成してもよい。この場合、銅元素が層間絶縁膜１０５内に拡散することを抑制できる。
【図面の簡単な説明】
【０１０７】
【図１】実施形態に係る容量素子を備える半導体装置を模式的に示した断面図である。
【図２】従来の容量素子を備える半導体装置の一例を模式的に示した断面図である。
【図３】従来の容量素子を備える半導体装置の一例を模式的に示した断面図である。
【図４】従来の容量素子を備える半導体装置の一例を模式的に示した断面図である。
【図５】実施形態に係る容量素子を備える半導体装置の製造方法を示した工程断面図である。
【図６】実施形態に係る容量素子を備える半導体装置の製造方法を示した工程断面図である。
【図７】実施形態に係る容量素子を備える半導体装置の製造方法を示した工程断面図である。
【図８】実施形態に係る容量素子を備える半導体装置の製造方法を示した工程断面図である。
【図９】実施形態に係る容量素子を備える半導体装置の製造方法を示した工程断面図である。
【図１０】実施形態に係る容量素子を備える半導体装置の製造方法を示した工程断面図である。
【図１１】実施形態に係る容量素子を備える半導体装置の製造方法を示した工程断面図である。
【図１２】実施形態に係る容量素子を備える半導体装置の製造方法を示した工程断面図である。
【図１３】実施形態に係る容量素子を備える半導体装置の製造方法を示した工程断面図である。
【図１４】実施形態に係る容量素子を備える半導体装置の製造方法を示した工程断面図である。
【図１５】実施形態に係る容量素子を備える半導体装置の製造方法を示した工程断面図である。
【図１６】実施形態に係る容量素子を備える半導体装置の製造方法を示した工程断面図である。
【図１７】実施形態に係る容量素子を備える半導体装置の製造方法を示した工程断面図である。
【図１８】従来の容量素子を備える半導体装置の一例を模式的に示した平面図および断面図である。
【図１９】従来の容量素子を備える半導体装置の一例を模式的に示した断面図である。
【符号の説明】
【０１０８】
３１  下層配線メタル
３７  下層配線メタル
３１１  第二の層間絶縁膜
１００  容量素子
１０１  配線
１０２  誘電体
１０３  金属プラグ
１０４  配線
１０５  層間絶縁膜
１０６  レジスト膜
１２０  レジスト膜
１２２  誘電体
２００  容量素子
２０１  配線
２０４  配線
２０５  層間絶縁膜
２０６  配線
２０７  シリコン基板
２０８  ウェル
２０９  ＳｉＯ２領域
２１０  ゲート酸化膜
２１１  ゲート電極
２１２  コンタクトプラグ
２１３  誘電体
２１４  容量用上部電極
３００  容量素子
４００  半導体装置
４０１  シリコン基板
４０２  シリコン酸化膜
４０４  第一の層間絶縁膜
４０６  誘電体膜
４０８  アルミニウム配線
４０９  埋込プラグ
４１１  ポリシリコン膜
４１２  チタンシリサイド膜
４１３  下部電極
４１５  上部電極
５００  容量素子
３１００  容量素子部
３１０２  容量素子用の絶縁膜
３１０３  配線接続用のコンタクト
３１０４  Ｔｉ系バリアメタルおよびタングステン膜
３１０５  上層配線メタル
３２００  容量素子
【図１】
2005251938.tif 000003
【図２】
2005251938.tif 000004
【図３】
2005251938.tif 000005
【図４】
2005251938.tif 000006
【図５】
2005251938.tif 000007
【図６】
2005251938.tif 000008
【図７】
2005251938.tif 000009
【図８】
2005251938.tif 000010
【図９】
2005251938.tif 000011
【図１０】
2005251938.tif 000012
【図１１】
2005251938.tif 000013
【図１２】
2005251938.tif 000014
【図１３】
2005251938.tif 000015
【図１４】
2005251938.tif 000016
【図１５】
2005251938.tif 000017
【図１６】
2005251938.tif 000018
【図１７】
2005251938.tif 000019
【図１８】
2005251938.tif 000020
【図１９】
2005251938.tif 000021