(57)【要約】【課題】  ゲート電極の空乏化とゲート絶縁膜の劣化を生じさせない相補型半導体装置の製造方法を提供する。【解決手段】  シリコン基板１０のｐ型ウェル１２及びｎ型ウェル１３上のゲート絶縁膜１４上に、リン若しくは砒素を含有するポリシリコンからなるポリシリコンゲート電極１７をそれぞれ形成する。ゲート電極１７の側壁にサイドウォール２０を形成した後、サイドウォール２０及びゲート電極１７をマスクとした不純物注入及び熱処理によりソース／ドレイン領域２１，２２を形成する。基板１０全面にＮｉ膜２３を形成し、熱処理を行うことにより、ソース／ドレイン領域２１，２２上層にＮｉＳｉ層２４，２５を形成すると共に、ポリシリコンゲート電極全体がシリサイド化されたＮｉＳｉゲート電極２６，２７を形成する。【選択図】      図３
2005252192.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上層にｐ型ウェルとｎ型ウェルとを形成する工程と、
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ｐ型ウェル及び前記ｎ型ウェル上の前記ゲート絶縁膜上に、ｎ型不純物を含有するポリシリコンからなるゲート電極をそれぞれ形成する工程と、
前記ゲート電極の側壁にサイドウォールを形成する工程と、
前記ゲート電極及び前記サイドウォールをマスクとして前記ｐ型ウェルにｎ型不純物を注入し、前記ｎ型ウェルにｐ型不純物を注入した後、熱処理を行うことにより前記ｐ型ウェルにｎ型ソース／ドレイン領域を形成すると共に前記ｎ型ウェルにｐ型ソース／ドレイン領域を形成する工程と、
前記ｎ型及びｐ型ソース／ドレイン領域を形成した後、前記半導体基板の全面に金属膜を形成し、熱処理を行うことにより前記ゲート電極全体をシリサイド化する工程とを含むことを特徴とする相補型半導体装置の製造方法。
【請求項２】
半導体基板の上層にｐ型ウェルとｎ型ウェルとを形成する工程と、
前記半導体基板の全面にゲート絶縁膜を形成する工程と、
前記ｐ型ウェル及び前記ｎ型ウェル上の前記ゲート絶縁膜上に、ｎ型不純物を含有しＧｅ組成が３０％以下であるポリシリコンゲルマニウムからなるゲート電極をそれぞれ形成する工程と、
前記ゲート電極の側壁にサイドウォールを形成する工程と、
前記ゲート電極及び前記サイドウォールをマスクとして前記ｐ型ウェルにｎ型不純物を注入し、前記ｎ型ウェルにｐ型不純物を注入した後、熱処理を行うことにより前記ｐ型ウェルにｎ型ソース／ドレイン領域を形成すると共に前記ｎ型ウェルにｐ型ソース／ドレイン領域を形成する工程と、
前記ｎ型及びｐ型ソース／ドレイン領域を形成した後、前記半導体基板の全面に金属膜を形成し、熱処理を行うことにより前記ゲート電極全体をシリサイド化する工程とを含むことを特徴とする相補型半導体装置の製造方法。
【請求項３】
請求項１又は２に記載の相補型半導体装置の製造方法において、
前記金属膜を前記ゲート電極のゲート長の１／２以上の膜厚で形成することを特徴とする相補型半導体装置の製造方法。
【請求項４】
請求項１から３の何れかに記載の相補型半導体装置の製造方法において、
前記サイドウォールを形成する工程は、
前記半導体基板の全面に絶縁膜を形成する工程と、
前記ゲート電極の側壁の上部が前記金属膜の膜厚よりも小さい長さだけ露出するように、前記絶縁膜をエッチバックする工程とを有することを特徴とする相補型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相補型半導体装置の製造方法に係り、特にサリサイド構造を有する相補型電界効果トランジスタの製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置には、シリコン酸化膜（ＳｉＯ２膜）からなるゲート絶縁膜と、ポリシリコン膜からなるゲート電極（以下「ポリシリコンゲート電極」という。）とが用いられていた。
ＭＯＳトランジスタのような半導体装置を高性能化させるためには、ゲート絶縁膜であるＳｉＯ２膜を薄膜化するか、ゲート絶縁膜として高誘電率膜（「High-k膜」ともいう。）を用いる必要がある。
しかし、ポリシリコンゲート電極を用いる場合にはゲート電極の空乏化の問題があり、ゲート絶縁膜を薄膜化するとこの問題はさらに深刻になる。特に、ＰＭＯＳトランジスタではこの空乏化の問題が深刻である。これは、ＰＭＯＳトランジスタのポリシリコンゲート電極にはボロンがドープされるが、このドープされたボロンの活性化が十分にされないためである。
【０００３】
上記空乏化の対策として、メタルゲート構造が提案されている。しかし、ソース／ドレイン領域形成用のＲＴＡ（Rapid Thermal Annealing）の際、ゲート電極のメタルとゲート絶縁膜との間で相互拡散が生じ、ゲート絶縁膜が劣化してしまうという問題があった。
そこで、ＲＴＡ後にポリシリコンをシリサイド化する方法が提案されている（例えば、特許文献１参照。）。
【０００４】
【特許文献１】特開平１１−２８４１７９号公報（第５−６頁、図１−５）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記方法を相補型ＭＯＳトランジスタ（ＣＭＯＳトランジスタ）のような相補型半導体装置の製造に適用すると、ＮＭＯＳ及びＰＭＯＳトランジスタの両方においてゲート電極全体をシリサイド化することができないという問題があった。これは、ＰＭＯＳのゲート電極全体をシリサイド化することができないことによる。
【０００６】
また、ゲート電極全体をシリサイド化するためには、ゲート電極の厚さを薄くしなければならず、所望のゲート電極形状が得られないという問題があった。
【０００７】
本発明は、上記従来の課題を解決するためになされたもので、ゲート電極の空乏化とゲート絶縁膜の劣化を生じさせない相補型半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る相補型半導体装置の製造方法は、半導体基板の上層にｐ型ウェルとｎ型ウェルとを形成する工程と、
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ｐ型ウェル及び前記ｎ型ウェル上の前記ゲート絶縁膜上に、ｎ型不純物を含有するポリシリコンからなるゲート電極をそれぞれ形成する工程と、
前記ゲート電極の側壁にサイドウォールを形成する工程と、
前記ゲート電極及び前記サイドウォールをマスクとして前記ｐ型ウェルにｎ型不純物を注入し、前記ｎ型ウェルにｐ型不純物を注入した後、熱処理を行うことにより前記ｐ型ウェルにｎ型ソース／ドレイン領域を形成すると共に前記ｎ型ウェルにｐ型ソース／ドレイン領域を形成する工程と、
前記ｎ型及びｐ型ソース／ドレイン領域を形成した後、前記半導体基板の全面に金属膜を形成し、熱処理を行うことにより前記ゲート電極全体をシリサイド化する工程とを含むことを特徴とするものである。
【０００９】
本発明に係る相補型半導体装置の製造方法は、半導体基板の上層にｐ型ウェルとｎ型ウェルとを形成する工程と、
前記半導体基板の全面にゲート絶縁膜を形成する工程と、
前記ｐ型ウェル及び前記ｎ型ウェル上の前記ゲート絶縁膜上に、ｎ型不純物を含有しＧｅ組成が３０％以下であるポリシリコンゲルマニウムからなるゲート電極をそれぞれ形成する工程と、
前記ゲート電極の側壁にサイドウォールを形成する工程と、
前記ゲート電極及び前記サイドウォールをマスクとして前記ｐ型ウェルにｎ型不純物を注入し、前記ｎ型ウェルにｐ型不純物を注入した後、熱処理を行うことにより前記ｐ型ウェルにｎ型ソース／ドレイン領域を形成すると共に前記ｎ型ウェルにｐ型ソース／ドレイン領域を形成する工程と、
前記ｎ型及びｐ型ソース／ドレイン領域を形成した後、前記半導体基板の全面に金属膜を形成し、熱処理を行うことにより前記ゲート電極全体をシリサイド化する工程とを含むことを特徴とするものである。
【００１０】
本発明に係る相補型半導体装置の製造方法において、前記金属膜を前記ゲート電極のゲート長の１／２以上の膜厚で形成することが好適である。
【００１１】
本発明に係る相補型半導体装置の製造方法において、前記サイドウォールを形成する工程は、
前記半導体基板の全面に絶縁膜を形成する工程と、
前記ゲート電極の側壁の上部が前記金属膜の膜厚よりも小さい長さだけ露出するように、前記絶縁膜をエッチバックする工程とを有することが好適である。
【発明の効果】
【００１２】
本発明は以上説明したように、ゲート電極の空乏化とゲート絶縁膜の劣化を生じさせない相補型半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明の実施の形態について説明する。図中、同一または相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。
【００１４】
図１〜図３は、本発明の実施の形態による半導体装置の製造方法を説明するための工程断面図である。
先ず、図１（ａ）に示すように、シリコン基板１０内にシリコン酸化膜からなる素子分離１１をＳＴＩ（Shallow Trench Isolation）法を用いて形成する。この素子分離１１により、ｎ型チャネルＭＯＳトランジスタが形成されるＮＭＯＳ領域（Ａ）と、ｐ型チャネルＭＯＳトランジスタが形成されるＰＭＯＳ領域（Ｂ）とが画定される。続いて、ＮＭＯＳ領域（Ａ）にｐ型半導体領域としてのｐ型ウェル１２を形成し、ＰＭＯＳ領域（Ｂ）にｎ型半導体領域としてのｎ型ウェル１３を形成する。その後、図示しないが、ｐ型ウェル１２及びｎ型ウェル１３に、ＭＯＳトランジスタの閾値電圧調整用の不純物をそれぞれ注入する。
【００１５】
次に、図１（ｂ）に示すように、基板１０全面にゲート絶縁膜１４を形成する。ゲート絶縁膜１４としては、熱酸化法により形成するＳｉＯ２膜や、熱酸窒化法により形成するＳｉＯＮ膜（以下「ＳｉＯ２膜等」という。）を適用することができる。
また、ＳｉＯ２膜等に代えて、高誘電率膜（ｈｉｇｈ−ｋ膜）をゲート絶縁膜１４として適用することができる。高誘電率膜としては、Ｈｆ（ハフニウム）若しくはＺｒ（ジルコニウム）を含有する材料を用いてＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により形成するＨｆＯ２膜若しくはＺｒＯ２膜のような金属酸化物膜、又は上記材料にＳｉを更に含有させた材料を用いてＭＯＣＶＤ法により形成するＨｆＳｉＯ膜若しくはＺｒＳｉＯ膜のような金属シリケート膜を適用することができる。その他の高誘電率膜としては、金属窒化物膜、金属酸窒化物膜又は金属アルミネート膜を適用することができる。
また、ＳｉＯ２膜等と高誘電率膜との積層膜をゲート絶縁膜１４として適用することができる。例えば、下層に膜厚２ｎｍ以下のＳｉＯ２膜を形成し、上層にＨｆＯ２膜、ＺｒＯ２膜、ＨｆＳｉＯ膜若しくはＺｒＳｉＯ膜を形成してなる積層膜を、ゲート絶縁膜１４とすることができる。
【００１６】
次に、ゲート絶縁膜１４上にゲート電極膜としてのポリシリコン膜１５をＳｉＨ４若しくはＳｉＤ４を原料としたＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法により、例えば、５０ｎｍ〜２００ｎｍの膜厚で形成する。そして、ＮＭＯＳ領域（Ａ）とＰＭＯＳ領域（Ｂ）のポリシリコン膜１５内に、ｎ型不純物であるＰ（リン）若しくはＡｓ（砒素）１６をイオン注入法により含有させる。これにより、ＮＭＯＳ領域（Ａ）とＰＭＯＳ領域（Ｂ）のゲート絶縁膜１４上に、ｎ型不純物（Ｐ若しくはＡｓ）を含有するゲート電極膜が形成される。なお、ポリシリコン膜１５を形成する際に上記原料にＰＨ３若しくはＡｓＨ３を加えることにより、ポリシリコン膜１５へのｎ型不純物の注入工程が不要となり、製造工程を簡略化できる。
なお、ゲート電極膜として、ポリシリコン膜に代えて、ポリシリコンゲルマニウム膜を適用することができる。ＭＯＳトランジスタにおける空乏化率の劣化を防止するため、ポリシリコンゲルマニウム膜中のＧｅ（ゲルマニウム）組成は３０％以下にする。該ポリシリコンゲルマニウム膜の原料としては、ＳｉＨ４若しくはＳｉＤ４にＧｅＨ４を加えたものを用いればよい。
【００１７】
次に、ｎ型不純物を含有するポリシリコン膜上にレジストパターンを形成し、該レジストパターンをマスクとして該ポリシリコン膜を異方性エッチングする。これにより、図１（ｃ）に示すように、ＮＭＯＳ領域（Ａ）とＰＭＯＳ領域（Ｂ）に、ｎ型不純物を含有するポリシリコンゲート電極１７が形成される。
【００１８】
次に、図２（ａ）に示すように、ＮＭＯＳ領域（Ａ）にポリシリコンゲート電極１７をマスクとしてｎ型不純物をイオン注入法により低濃度で注入し、ＰＭＯＳ領域（Ｂ）にポリシリコンゲート電極１７をマスクとしてｐ型不純物をイオン注入法により低濃度で注入する。これにより、ＮＭＯＳ領域（Ａ）のポリシリコンゲート電極１７を挟んでｎ型エクステンション領域１８が形成され、ＰＭＯＳ領域（Ｂ）のポリシリコンゲート電極１７を挟んでｐ型エクステンション領域１９が形成される。
【００１９】
次に、ポリシリコンゲート電極１７を覆うように基板１０全面にシリコン窒化膜を形成し、ポリシリコンゲート電極１７の上部が露出するまで該シリコン窒化膜をエッチバックする。これにより、図２（ｂ）に示すように、ポリシリコンゲート電極１７の側面を覆うサイドウォール２０が自己整合的に形成される。ここで、露出したポリシリコンゲート電極１７側壁の長さ１７ａ、すなわちサイドウォール２０上端からポリシリコンゲート電極１７上面までの長さは、後述する金属膜２３の膜厚２３ａ（図３（ａ）参照）よりも短くする。
また、ゲート絶縁膜１４のパターニングは、サイドウォール２０形成用のエッチバックにより行うことができ、サイドウォール２０形成後に該サイドウォール２０をマスクとした異方性エッチングすることにより行うことができる。
【００２０】
次に、図２（ｃ）に示すように、ＮＭＯＳ領域（Ａ）にゲート電極１７及びサイドウォール２０をマスクとしてｎ型不純物をイオン注入法により高濃度で注入し、ＰＭＯＳ領域（Ｂ）にゲート電極１７及びサイドウォール２０をマスクとしてｐ型不純物をイオン注入法により高濃度で注入する。その後、注入された不純物を、１０００℃程度の温度のＲＴＡ（Rapid Thermal Annealing）により活性化させる。これにより、ＮＭＯＳ領域（Ａ）のｎ型エクステンション領域１８と接続するｎ型ソース／ドレイン領域２１が形成され、ＰＭＯＳ領域（Ｂ）のｐ型エクステンション領域１９と接続するｐ型ソース／ドレイン領域２２が形成される。
【００２１】
次に、図３（ａ）に示すように、基板１０全面に金属膜２３としてのＮｉ（ニッケル）膜をスパッタリング法により堆積させる。ここで、Ｎｉ膜２３の膜厚２３ａがゲート電極１７のゲート長１７ｂの１／２以上となり、かつ、露出したポリシリコンゲート電極１７側壁の長さ１７ａよりも厚くなるようにＮｉ膜２３を形成する。例えば、Ｎｉ膜２３の膜厚２３ａは、５ｎｍ〜３０ｎｍである。これにより、後述するシリサイド化に必要な量のＮｉ膜をカバレージ良く堆積させることができる。なお、金属膜２３としては、Ｎｉ膜の代わりに、Ｃｏ（コバルト）膜、ＴｉＮ（窒化チタン）膜／Ｎｉ膜の積層膜、又はＴｉＮ膜／Ｃｏ膜の積層膜を適用することができる。
そして、４００〜５５０℃の温度で、数秒〜数十分、窒素雰囲気中でアニールする。これにより、Ｎｉ膜２３が基板１０のシリコンと反応して、ソース／ドレイン領域２１，２２上層にＮｉＳｉ（ニッケルシリサイド）層２４，２５が形成される。これと共に、ゲート電極１７上だけでなくサイドウォール２０上に堆積したＮｉ膜２３がゲート電極１７のポリシリコンと反応して、ＮｉＳｉ（ニッケルシリサイド）からなるＮｉＳｉゲート電極２６，２７が形成される。ここで、ＮＭＯＳ領域（Ａ）及びＰＭＯＳ領域（Ｂ）においてＮｉ膜２３と反応するポリシリコンゲート電極１７はｎ型不純物（Ｐ又はＡｓ）を含有しており、該ｎ型不純物はＮｉの可動原子として大きく作用する。すなわち、ｎ型不純物の作用によりゲート電極１７のポリシリコン全体にＮｉ（２３）を拡散させることができ、ポリシリコンゲート電極１７全体をシリサイド化することができる。なお、上述したように、ポリシリコンゲート電極の代わりにポリシリコンゲルマニウム電極を形成した場合には、シリサイド化によりＮｉＳｉｘＧｅ（１−ｘ）ゲート電極が形成される。
その後、未反応のＮｉ膜を硫酸過水（硫酸に過酸化水素を加えた液体）等により除去する。これにより、図３（ｂ）に示すように、サリサイド構造を有する相補型ＭＯＳトランジスタが形成される。
【００２２】
次に、図３（ｃ）に示すように、ゲート電極２６，２７を覆うように基板１０全面に層間絶縁膜２８としてのシリコン酸化膜を形成する。そして、該層間絶縁膜２８内にソース／ドレイン領域２１，２２上層のＮｉＳｉ層２４，２５に接続するタングステンプラグ２９，３０を形成すると共に、ゲート電極２６，２７に接続するタングステンプラグ（図示せず）を形成する。さらに、該タングステンプラグ２９，３０上に配線３１，３２を形成する。
【００２３】
以上説明したように、本実施の形態では、ＮＭＯＳ領域とＰＭＯＳ領域にｎ型不純物を含有するポリシリコンゲート電極１７を形成し、該ポリシリコンゲート電極１７の全体をシリサイド化させることとした。ゲート電極１７内のｎ型不純物がＮｉの可動原子として作用することによって、ＮＭＯＳ領域とＰＭＯＳ領域のポリシリコンゲート電極１７全体をシリサイド化することができる。よって、ゲート電極の空乏化の発生を防ぐことができる。
また、本実施の形態では、ソース／ドレイン領域形成後に低温でシリサイド化を行っているため、金属とゲート絶縁膜との界面反応が起こらず、ゲート絶縁膜の劣化を防ぐことができる。
従って、ゲート電極の空乏化とゲート絶縁膜の劣化を生じさせない相補型半導体装置の製造方法を提供することができる。
【００２４】
また、本実施の形態では、ゲート電極の厚さを薄くしなくてもゲート電極全体をシリサイド化することができるため、所望のゲート電極形状を有する相補型半導体装置を製造することができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施の形態による相補型半導体装置の製造方法を説明するための工程断面図である（その１）。
【図２】本発明の実施の形態による相補型半導体装置の製造方法を説明するための工程断面図である（その２）。
【図３】本発明の実施の形態による相補型半導体装置の製造方法を説明するための工程断面図である（その３）。
【符号の説明】
【００２６】
１０    基板（シリコン基板）
１１    素子分離
１２    ｐ型ウェル
１３    ｎ型ウェル
１４    ゲート絶縁膜
１５    ポリシリコン膜
１６    ｎ型不純物（Ｐ、Ａｓ）
１７    ポリシリコンゲート電極
１８    ｎ型エクステンション領域
１９    ｐ型エクステンション領域
２０    サイドウォール
２１    ｎ型ソース／ドレイン領域
２２    ｐ型ソース／ドレイン領域
２３    金属膜（Ｎｉ膜）
２４，２５    ＮｉＳｉ層
２６    ＮｉＳｉゲート電極
２７    ＮｉＳｉゲート電極
２８    層間絶縁膜
２９，３０    タングステンプラグ
３１，３２    配線
【図１】
2005252192.tif 000003
【図２】
2005252192.tif 000004
【図３】
2005252192.tif 000005