(57)【要約】  【課題】  ＣＰＵへの割り込み通知手段及びＡＤ変換手順を工夫することにより、回路構成をシンプルかつ安価にしつつ、高いノイズ低減効果を達成できる外部同期式ＡＤ変換回路を提供する。  【解決手段】  ＡＤ変換器２の変換動作開始に伴い、これと非同期で動作するＣＰＵ３に割り込みを通知し、そのＣＰＵ３から割り込み完了が通知されるまで所定の周期でＡＤ変換を実行させる同期制御回路４を有し、この同期制御回路４の制御動作中にＡＤ変換されたディジタル値をラッチ回路５に一時保持させ、このラッチ回路５に保持されたディジタル値をＣＰＵ３が複数回読み込んでノイズ低減演算処理を行うように構成している。  【選択図】      図１
2005086306.tif 000002
【特許請求の範囲】
【請求項１】
アナログ信号をサンプルホールドするサンプルホールド回路と、このサンプルホールド回路にサンプルホールドされたアナログ信号を所定周期でＡＤするＡＤ変換器と、このＡＤ変換器とは非同期で動作するＣＰＵと、前記ＡＤ変換器の変換動作開始に伴い前記ＣＰＵに割り込みを通知し、そのＣＰＵから割り込み完了が通知されるまで所定の周期でＡＤ変換を実行するように前記ＡＤ変換器及びサンプルホールド回路の動作を制御する同期制御回路と、この同期制御回路の制御動作中に前記ＡＤ変換器でＡＤ変換されたディジタル値を保持するラッチ回路とを備え、前記ＣＰＵは前記ラッチ回路に保持されたディジタル値を複数回読み込んでノイズ低減演算処理を行うように構成されていることを特徴とする外部同期式ＡＤ変換回路。
【請求項２】
前記同期制御回路は、ＣＰＵに割り込みを通知し、そのＣＰＵから割り込み完了が通知されるまで前記サンプルホールド回路をホールド状態のままに保持する動作制御を行うように構成されている請求項１に記載の外部同期式ＡＤ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば自動車排気ガス中に含まれるＳＯ2 等の特定成分の濃度変化を測定する排ガス濃度測定装置などに適用されるもので、センサにより時間的に連続して検出されるアナログデータ（信号）をＣＰＵにインプットして所定の計測値を演算するにあたり、そのアナログ信号を適当な時間間隔でディジタルデータ（瞬時値）に変換するＡＤ変換回路に関し、詳しくは、検出アナログ信号が非常に不定期的であったり、検出アナログ信号の変化速度がＣＰＵの動作速度に比べて非常に高速であったりする等の理由により、ＣＰＵからＡＤ変換器に対して変換指示を出すことが技術的に困難あるいは不可能な場合に採用される外部同期式ＡＤ変換回路に関する。
【背景技術】
【０００２】
ＣＰＵからＡＤ変換器に変換指示を出すことができない、あるいは、困難な外部同期式ＡＤ変換回路において、ＣＰＵがＡＤ変換結果を読出すためにはＡＤ変換器による変換動作が終了したことをＣＰＵに割り込み通知することが必要であるだけでなく、ＣＰＵにより所定の計測値を高い精度で演算するためにはＡＤ変換後のディジタル値に含まれているノイズ成分をできるだけ小さくすることが必要である。
【０００３】
しかし、ＡＤ変換回路における構成部品の配置などの理由によりＡＤ変換後のディジタル値には計測精度に悪影響を及ぼす許容範囲以上のノイズ成分が加わることがあり、そのようなノイズ成分を許容範囲に収める手段として、複数のディジタル値をＣＰＵに取り込み、その複数のディジタル値の平均値計算などのノイズ低減演算処理の実行が有効であることは周知である。
【０００４】
ところで、ＣＰＵがＡＤ変換器と非同期で動作する外部同期式ＡＤ変換回路において、上述のような有効なノイズ低減演算処理を実行するために複数のディジタル値を取り込むには、ＣＰＵへの割り込み周期を短くする必要があるが、そのような回路設計を採用するとなると、ソフトウェアの処理（割り込み処理）に関する負荷がシステム上、許容できなくなるという難点がある。
【０００５】
また、そのような難点が生じないようにＣＰＵへの割り込み周期を変更しないで複数のディジタル値をＣＰＵに取り込む手段として、従来一般には、図２に示すような回路構成のものが採用されていた。すなわち、図２に示す外部同期式ＡＤ変換回路は、アナログ信号をサンプルホールドするサンプルホールド回路１と、このサンプルホールド回路１にサンプルホールドされたアナログ信号を所定周期でＡＤするＡＤ変換器２と、このＡＤ変換器２とは非同期で動作するＣＰＵ３と、前記ＡＤ変換器２及びサンプルホールド回路１の動作を制御する同期制御回路４と、この同期制御回路４の制御動作中に前記ＡＤ変換器２で複数回ＡＤ変換された複数のディジタル値を保存するメモリ１０とを備え、複数のディジタル値の保存が終了した後に前記同期制御回路４からＣＰＵ３に割り込み信号Ｓ１を通知して、メモリ１０に保存された複数のディジタル値をＣＰＵ３が読み込んで平均値計算などのノイズ低減演算処理を行い、その後、ＣＰＵ３から同期制御回路４に割り込み完了信号Ｓ２を通知して次のＡＤ変換が可能となる時間まで待機するように構成されたものである。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、図２に示すような回路構成を有する従来一般の外部同期式ＡＤ変換回路では、複数回ＡＤ変換された複数のディジタル値を保存するための記憶容量の大きいメモリとその制御回路が必要で回路論理が複雑となり、部品点数の増加によるコストアップが避けられない。また、ノイズ低減演算処理に使用可能なサンプリングデータ数は回路で決定されるため、高いノイズ低減効果を得て測定装置の分解能や測定精度などの性能向上を実現するにはますます複雑な回路構成を採用しなければならないという問題があった。
【０００７】
本発明は上述の実情に鑑みてなされたもので、ＣＰＵへの割り込み通知手段及びＡＤ変換手順を工夫することにより、回路構成をシンプルかつ安価にしつつ、高いノイズ低減効果を達成できる外部同期式ＡＤ変換回路を提供することを目的としている。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明に係る外部同期式ＡＤ変換回路は、アナログ信号をサンプルホールドするサンプルホールド回路と、このサンプルホールド回路にサンプルホールドされたアナログ信号を所定周期でＡＤするＡＤ変換器と、このＡＤ変換器とは非同期で動作するＣＰＵと、前記ＡＤ変換器の変換動作開始に伴い前記ＣＰＵに割り込みを通知し、そのＣＰＵから割り込み完了が通知されるまで所定の周期でＡＤ変換を実行するように前記ＡＤ変換器及びサンプルホールド回路の動作を制御する同期制御回路と、この同期制御回路の制御動作中に前記ＡＤ変換器でＡＤ変換されたディジタル値を保持するラッチ回路とを備え、前記ＣＰＵは前記ラッチ回路に保持されたディジタル値を複数回読み込んでノイズ低減演算処理を行うように構成されていることを特徴としている。
【発明の効果】
【０００９】
上記のごとき特徴を有する本発明に係る外部同期式ＡＤ変換回路によれば、同期制御回路からの制御信号を受けてＡＤ変換器がＡＤ変換動作を開始したとき、ＣＰＵに割り込みを通知し、ＣＰＵから割り込み完了が通知されるまで所定の周期でＡＤ変換を実行させてその間にＡＤ変換されたディジタル値をラッチ回路に一時的に保持させ、そのラッチ回路に保持されたディジタル値をＡＤ変換周期とは異なる周期で動作するＣＰＵが複数回読み込み、その読み込んだ複数のディジタルを基にしてＣＰＵが平均値計算などのノイズ低減演算処理を行うものであるから、複数のディジタル値を読み込むためにＣＰＵへの割り込み周期を、ソフトウェアの処理（割り込み処理）負荷がシステム上で許容される範囲を越えるほどに短くする必要はなく、例えば排ガス濃度測定装置等の適用装置の仕様で規定される周期に設定することができる。換言すると、ＣＰＵへの割り込み周期を長くとれるので、ＡＤ変換器による変換時間はＣＰＵの動作速度に比して十分に小さくすることが可能であり、これによって、小容量かつ安価なＣＰＵを使用しながら、ＡＤ変換効率を高めることができる。
【００１０】
しかも、ＡＤ変換されたディジタル値をラッチ回路に一時的に保持させ、その一時保持されたディジタル値をＡＤ変換周期とは異なる周期で動作するＣＰＵにより複数回読み込ませる構成としているので、複数回ＡＤ変換された複数のディジタル値をメモリに保存した後、割り込み要求して複数のディジタル値をＣＰＵが読み込む場合に比べて、回路論理が簡単で部品数の削減により全体回路構成のシンプル化、低コスト化を図りつつ、複数のディジタル値の平均値計算などのノイズ低減演算処理によりＡＤ変換後のディジタル値に含まれているノイズ成分を十分に低減することができ、適用装置の分解能や測定精度などの性能向上を実現できるという効果を奏する。
【００１１】
本発明に係る外部同期式ＡＤ変換回路において、前記同期制御回路は、ＡＤ変換動作毎にサンプルホールド回路をサンプル状態からホールド状態に変化させるように動作制御してもよいが、請求項２に記載のように、ＣＰＵに割り込みを通知し、そのＣＰＵから割り込み完了が通知されるまで前記サンプルホールド回路をホールド状態のままに保持する動作制御を行うように構成してもよい。この場合は、サンプルホールド回路以降で加わったノイズを低減することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態を、図面を参照しながら説明する。
図１は本発明に係る外部同期式ＡＤ変換回路の構成を示すブロック図であり、同図において、符号１〜４を付した構成要素は、従来より一般的に採用されている図２に示した外部同期式ＡＤ変換回路における構成要素と同一のものであるため、図１では該当する構成要素に同一の符号１〜４を付して、それらの詳しい説明は省略する。
【００１３】
図１に示す外部同期式ＡＤ変換回路において、図２に示す従来一般の外部同期式ＡＤ変換回路と相違する点は、ＡＤ変換器２の変換動作開始に伴い、具体的には、１回目のＡＤ変換後に同期制御回路４よりＣＰＵ３に割り込み信号Ｓ１を通知し、そのＣＰＵ３から同期制御回路４に割り込み完了信号Ｓ２が通知されるまでＡＤ変換器２を所定の周期でＡＤ変換を実行するように前記同期制御回路４からＡＤ変換器２及びサンプルホールド回路１に制御信号Ｓ３を出力してそれらの動作を制御するように構成されていること、この同期制御回路４の制御動作中にＡＤ変換器２でＡＤ変換されたディジタル値を一時的に保持するラッチ回路５を設けていること、前記ＣＰＵ３が同期制御回路４により動作制御されるＡＤ変換器２のＡＤ変換周期とほぼ同じ周期でラッチ回路５に保持されたディジタル値を複数回読み込むように構成されていること、である。
【００１４】
次に、上記のように構成された外部同期式ＡＤ変換回路の動作手順について説明する。  （１）図外センサにより検出されたアナログ信号は同期制御回路４からの制御信号Ｓ３を受けて動作開始されたサンプルホールド回路１に連続的に入力されホールドされた後、ＡＤ変換器２の変換動作によりディジタル値に変換され、１回目の変換直後に同期制御回路４はＣＰＵ３に割り込み信号Ｓ１を通知し、そのＣＰＵ３から割り込み完了信号Ｓ２が通知されてくるまでＡＤ変換器２が所定の周期でＡＤ変換を実行するように該ＡＤ変換器２の動作を制御する。
（２）前記同期制御回路４による制御動作中にＡＤ変換器２でＡＤ変換されたディジタル値はラッチ回路５に一時的に保持される。
（３）そして、ＣＰＵ３はＡＤ変換周期とほぼ同じ周期で動作して前記ラッチ回路５に一時保持されているディジタル値を読み込む。このとき、ＡＤ変換周期とＣＰＵ３の読み込み周期とは同期しておらず、ＡＤ変換周期よりもＣＰＵ３の読み込み周期が速い場合は、ＣＰＵ３が同一のディジタル値を２回以上読み込むことがあり、逆に、ＡＤ変換周期よりもＣＰＵ３の読み込み周期が遅い場合は、ディジタル値を読み込めないことがあるが、このような現象は最終的な目的がノイズの低減であるために、特別考慮する必要はなく、必要に応じてディジタル値の読み込み数を増やせばよい。
（４）このようなＣＰＵ３によるディジタル値の複数回の読み込みが終了した時点で、ＣＰＵ３はその複数のディジタル値の平均値計算などのノイズ低減演算処理を行って、１つのディジタル値を算出して適用装置による測定結果を出力する。
（５）次に、ＣＰＵ３は割り込み完了信号Ｓ２を同期制御回路４に通知し、割り込み処理を完了する一方、この割り込み完了信号Ｓ２が通知された同期制御回路４は次のＡＤ変換が可能となる時間まで待機し、その時間に達したとき、手順（１）から同様な動作を繰り返す。
【００１５】
以上のようなＣＰＵ３への割り込み通知手段及びＡＤ変換手順の採用により、ＡＤ変換器２による変換時間をＣＰＵ３の動作速度に比して十分に小さくすることが可能であり、小容量かつ安価なＣＰＵ３を使用しながら、ＡＤ変換効率を高めることができる。また、ＡＤ変換後のディジタル値をラッチ回路５を用いて一時保持させる構成を採用することにより、回路論理を簡単にして部品数を削減し全体回路構成をシンプル化、低コスト化しつつ、複数のディジタル値の平均値計算などのノイズ低減演算処理によりＡＤ変換後のディジタル値に含まれているノイズ成分を十分に低減して、適用装置の分解能や測定精度などの性能向上を実現することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明に係る外部同期式ＡＤ変換回路の構成を示すブロック図である。
【図２】従来一般の外部同期式ＡＤ変換回路の構成を示すブロック図である。
【符号の説明】
【００１７】
１  サンプルホールド回路
２  ＡＤ変換器
３  ＣＰＵ
４  同期制御回路
５  ラッチ回路
Ｓ１  割り込み信号
Ｓ２  割り込み完了信号
【図１】
2005086306.tif 000003
【図２】
2005086306.tif 000004