(57)【要約】【課題】 積層工程を簡便で且つ迅速に行うことができるとともに、半導体パッケージの生産性を向上させる半導体チップ積層装置、これを用いた半導体パッケージの製造方法、並びにこのような方法により製造された半導体パッケージを提供する。【解決手段】半導体チップ積層装置において、複数の第１半導体チップを有する第１ウエハを保持する第１テーブルと、前記第１半導体チップをピックアップするピッカーと、前記ピッカーを移動させるピッカー移送部と、複数の第２半導体チップを有する第２ウエハを支持する第２テーブルとを備える。【選択図】図２
2005086206.tif 000002
【特許請求の範囲】
【請求項１】
複数の第１半導体チップを有する第１ウエハを保持する第１テーブルと、
前記第１半導体チップをピックアップするピッカーと、
前記ピッカーを移動させるピッカー移送部と、
複数の第２半導体チップを有する第２ウエハを支持する第２テーブルとを備えることを特徴とする半導体チップ積層装置。
【請求項２】
前記ピッカー移送部は、前記第１テーブルと第２テーブルとの間で前記ピッカーを水平移動させることを特徴とする請求項１に記載の半導体チップ積層装置。
【請求項３】
前記第１テーブルに前記第１ウエハをローディング（loading）させる第１ウエハ移送部と、
前記第２テーブルに前記第２ウエハをローディングさせる第２ウエハ移送部をさらに備えることを特徴とする請求項１に記載の半導体チップ積層装置。
【請求項４】
底面に第１接着層が形成され、複数の第１半導体チップを有する第１ウエハ及び底面に第２接着層が形成され、複数の第２半導体チップを有する第２ウエハを備える段階と、
前記第１ウエハを第１テーブル上にローディングし、前記第２ウエハを第２テーブル上にローディングする段階と、
第１半導体チップをピックアップし、前記第１半導体チップを前記第２半導体チップ上にダイアタッチ（die attach）する段階と、
前記第１半導体チップの前記ダイアタッチ段階を繰り返すことにより垂直積層構造を有する複数のマルチチップを製造する段階と、
前記第１ウエハの第１残部を前記第１テーブルからアンローディング（unloading）し、複数の基板を有する基板パネル（substrate panel）を前記第１テーブルにローディングする段階と、
前記マルチチップをピックアップし、前記基板上にダイアタッチする段階と、
前記マルチチップと前記基板との間を電気的に接続するワイヤボンディングを施し、前記基板の底面に半田ボールを形成し、前記基板パネルを個々に切断するシンギュレーション（singulation）作業を行なう段階と、
を含むことを特徴とする半導体パッケージの製造方法。
【請求項５】
前記第１半導体チップは、第１チップ高さ及び第１チップ面積を有し、
前記第２半導体チップは、第２チップ高さ及び第２チップ面積を有し、
前記第１チップ高さに対する前記第１チップ面積の第１比率値は、前記第２チップ高さに対する前記第２チップ面積の第２比率値より小さいか、または同じであることを特徴とする請求項４に記載の半導体パッケージの製造方法。
【請求項６】
前記第１チップ高さは前記第２チップ高さより大きく、
前記第１チップ面積は前記第２チップ面積より小さいことを特徴とする請求項５に記載の半導体パッケージの製造方法。
【請求項７】
前記第１比率値は１００〜１０００ｍｍ間であり、
前記第２比率値は１０００〜５０００ｍｍ間であることを特徴とする請求項５に記載の半導体パッケージの製造方法。
【請求項８】
底面に第１接着層が形成され、複数の第１半導体チップを有する第１ウエハ及び底面に第２接着層が形成され、複数の第２半導体チップを有する第２ウエハを備える段階と、
前記第１ウエハを前記第１テーブル上にローディングし、前記第２ウエハを前記第２テーブル上にローディングする段階と、
第１半導体チップをピックアップし、前記第１半導体チップを前記第２半導体チップ上にダイアタッチする段階と、
前記第１半導体チップの前記ダイアタッチ段階を繰り返すことにより垂直積層構造を有する複数のデュアルチップを製造する段階と、
前記第１ウエハの第１残部を前記第１テーブルからアンローディングし、底面に第３接着層が形成され、複数の第３半導体チップを有する第３ウエハを前記第１テーブル上にローディングする段階と、
前記デュアルチップをピックアップし、前記第３半導体チップ上にダイアタッチする段階と、
前記デュアルチップの前記ダイアタッチ段階を繰り返すことにより垂直積層構造を有する複数のトリプルチップを製造する段階と、
前記デュアルチップの第２残部を前記第２テーブルからアンローディングする段階と、
前述の全段階を繰り返すことにより複数のマルチチップを製造する段階と、
複数の基板を有する基板パネルを前記第１テーブル及び第２テーブルのいずれか一つにローディングする段階と、
前記マルチチップを前記基板上にダイアタッチする段階と、
前記マルチチップと前記基板との間を電気的に接続するワイヤボンディングを施し、前記基板の底面に半田ボールを形成し、前記基板パネルを個々に切断するシンギュレーション作業を実施する段階、
とを含むことを特徴とする半導体パッケージの製造方法。
【請求項９】
前記マルチチップより選択された２つの半導体チップのうち、上側の半導体チップは、第３チップ高さ及び第３チップ面積を有し、下側の半導体チップは、第４チップ高さ及び第４チップ面積を有し、前記第３チップ高さに対する前記第３チップ面積の第３比率値は、前記第４チップ高さに対する前記第４チップ面積の第４比率値より小さいか、または同じであることを特徴とする請求項８に記載の半導体パッケージの製造方法。
【請求項１０】
前記第３チップ面積は、前記第４チップ面積より小さいことを特徴とする請求項９に記載の半導体パッケージの製造方法。
【請求項１１】
底面に第１接着層が形成され、複数の第１インターポーザーを含む第１インターポーザーパネル（interposer panel）及び底面に第２接着層が形成され、複数の第１半導体チップを有する第１ウエハを備える段階と、
前記第１インターポーザーパネルを第１テーブル上にローディングし、前記第１ウエハを前記第１テーブルと離間配置されている第２テーブル上にローディングする段階と、
第１インターポーザをピックアップし、前記第１インターポーザを前記第１半導体チップ上にダイアタッチする段階と、
前記第１インターポーザの前記ダイアタッチ段階を繰り返すことにより垂直積層構造を有する複数の第１半導体チップ群を製造する段階と、
前記第１インターポーザーパネルを前記第１テーブルからアンローディングし、複数の基板を有する基板パネルを前記第１テーブルにローディングする段階と、
前記第１半導体チップ群をピックアップし、前記基板上にダイアタッチする段階と、
複数の第２半導体チップ群を形成する段階と、
前記第１半導体チップと前記基板との間を電気的に接続するワイヤボンディング段階と、
前記第２半導体チップ群を前記第１半導体チップ群上にダイアタッチする段階と、
前記第２半導体チップと前記基板との間を電気的に接続するワイヤボンディングする段階と、
前記第２半導体チップ群上に前記第２半導体チップと同一の第３半導体チップをダイアタッチする段階と、
前記第３半導体チップと前記基板との間を電気的に接続するワイヤボンディング段階と、
前期基板の底面に半田ボールを形成し、前記基板パネルを個々に切断するシンギュレーション作業を実施する段階と、
を含むことを特徴とする半導体パッケージの製造方法。
【請求項１２】
第１半導体チップと、
少なくとも一つの半導体チップを有する第２半導体チップ群と、
上部面に前記第２半導体チップ群がダイアタッチされている基板と、
前記基板の底面に形成された半田ボールと、
前記第１半導体チップと前記第２半導体チップ群を上記基板に電気的に接続するボンディングワイヤとを備える半導体パッケージにおいて、
前記第１半導体チップは、第１チップ高さ及び第１チップ面積を有し、
前記第２半導体チップは、第２チップ高さ及び第２チップ面積を有し、
前記第１チップ高さに対する前記第１チップ面積の第１比率値は、前記第２チップ高さに対する前記第２チップ面積の第２比率値より小さいことを特徴とする半導体パッケージ。
【請求項１３】
前記第１比率値は１００〜１０００ｍｍ間であり、
前記第２比率値は１０００〜５０００ｍｍ間であることを特徴とする請求項１２に記載の半導体パッケージ.
【請求項１４】
前記第１チップ高さは前記第２チップ高さより大きいことを特徴とする請求項１２に記載の半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップ積層装置、これを用いた半導体パッケージの製造方法、並びにこのような方法により製造された半導体パッケージに関するものである。
【背景技術】
【０００２】
一般に、半導体パッケージは電子機器が小型化に伴い高集積化がなされている。こうした高集積半導体パッケージを製造するための方法の一つとして、半導体チップ積層装置を用いて半導体チップを積層することが行なわれている。
【０００３】
図１に示すように、従来の半導体チップ積層装置１０は、テーブル１１と、ウエハ移送部１６と、ピッカー１３と、ピッカー移送部１５とを備える。テーブル１１は、複数の第１半導体チップ１を有する第１ウエハＷ１と、複数の第２半導体チップ２を有する第２ウエハＷ２を保持する。ウエハ移送部１６は、第１ウエハＷ１及び第２ウエハＷ２をテーブル１１に移送したり、またはテーブル１１から移送する。ピッカー１３は、第１半導体チップ１をピックアップする。ピッカー移送部１５は、ピッカー１３を移送する。
【０００４】
テーブル１１上に第１ウエハＷ１がローディング（loading）され、ピッカー１３が第１ウエハＷ１の第１半導体チップ１をピックアップする。次に、第１ウエハＷ１がテーブル１１からアンローディングされる。次に、第２ウエハＷ２がテーブル１１にローディングされ、第１半導体チップ１が第２ウエハＷ２の第２半導体チップ２上にダイアタッチ（die attach）される。このような段階を繰り返すことによって、複数の第２半導体チップ２上に複数の第１半導体チップ１を垂直積層する。
【０００５】
しかし、従来の半導体チップ積層装置は、半導体チップを積層するごとに、ウエハを一々テーブルにローディング、またはテーブルからアンローディングしなければならない。これにより、作業時間が増加し、半導体の製造工程における生産性が低下するといった問題点がある。
【０００６】
また、薄肉の半導体チップを、真空圧を用いたピッカーがピックアップしたり、ダイアタッチする際、半導体チップに割れや反りが発生することがあり、半導体パッケージの製品の信頼性が低下するという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従って、本発明は、改善された半導体チップ積層装置、これを用いた半導体パッケージの製造方法、並びにこうした方法により製造された半導体パッケージを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明による半導体チップ積層装置は、第１テーブルと、ピッカーと、ピッカー移送部と、第２テーブルとを備えることを特徴とする。第１テーブルは複数の第１半導体チップを有する第１ウエハを保持する。ピッカーは第１半導体チップをピックアップする。ピッカー移送部はピッカーを移送する。第２テーブルは第１テーブルと離間配置され、複数の第２半導体チップを有する第２ウエハを保持する。
【０００９】
本発明の好ましい実施例によれば、前記ピッカー移送部は、前記第１テーブルと第２テーブルとの間を往復して前記ピッカーを水平移動させ、前記第１テーブル及び第２テーブルの上において前記ピッカーを上下移動させることを特徴とする。
【００１０】
本発明の好ましい実施例によれば、前記第１ウエハを前記第１テーブルにローディングまたは前記第１テーブルからアンローディングする第１ウエハ移送部と、前記第２ウエハを前記第２テーブルにローディングまたは前記第２テーブルからアンローディングする第２ウエハ移送部とをさらに含むことを特徴とする。
【００１１】
本発明による半導体パッケージの製造方法は、複数の第１半導体チップを有する第１ウエハ及び複数の第２半導体チップを有する第２ウエハを有する段階を有する。第１ウエハ及び第２ウエハの各々の底面には、第１接着層及び第２接着層が形成されている。次に、前記第１ウエハを第１テーブル上にローディングし、前記第２ウエハを前記第１テーブルと離間配置されている第２テーブル上にローディングする。前記第１ウエハの第１半導体チップをピッカーによりピックアップし、前記第２ウエハの第２半導体チップ上にダイアタッチする。このダイアタッチ段階を繰り返すことによって、垂直に積層された複数のマルチチップを製造する。前記第１ウエハの第１残部を前記第１テーブルからアンローディング（unloading）し、複数の基板を含む基板パネル（substrate panel）を前記第１テーブル上にローディングする。前記デュアルチップを前記ピッカーによりピックアップし、前記基板上にダイアタッチする。次に、前記デュアルチップと前記基板との間を電気的に接続するワイヤボンディングを実施し、前記基板の底面に半田ボールを形成し、前記基板パネルを個々に切断するシンギュレーション（singulation）作業を行なう。
【００１２】
本発明の好ましい実施例によれば、前記第１半導体チップは、第１チップ高さ及び前記第１半導体チップの活性面の面積である第１チップ面積を有し、前記第２半導体チップは、第２チップ高さ及び前記第２半導体チップの活性面の面積である第２チップ面積を有する。前記第１チップ高さに対する前記第１チップ面積の第１比率値は、前記第２チップ高さに対する前記第２チップ面積の第２比率値より小さいか、または同じであることを特徴とする。
【００１３】
本発明の好ましい実施例によれば、前記第１高さは前記第２高さより大きく、前記第１面積は前記第２面積より小さいことを特徴とする。
【００１４】
本発明の好ましい実施例によれば、前記第１比率値は１００〜１０００ｍｍ間であり、前記第２比率値は１０００〜５０００ｍｍ間であることを特徴とする。
【００１５】
本発明による半導体パッケージの他の製造方法は、複数の第１半導体チップを有する第１ウエハ及び複数の第２半導体チップを有する第２ウエハを備える段階を有する。第１ウエハ及び第２ウエハの各々の底面には、第１接着層及び第２接着層が形成されている。前記第１ウエハを第１テーブル上にローディングし、前記第２ウエハを前記第１テーブルと離間配置されている第２テーブル上にローディングする。前記第１ウエハの第１半導体チップをピッカーによりピックアップし、前記第２ウエハの第２半導体チップ上にダイアタッチする。前述した第１半導体チップのダイアタッチ段階を繰り返すことによって、垂直に積層されたデュアルチップを製造する。前記第１ウエハの第１残部を前記第１テーブルからアンローディングし、複数の第３半導体チップを有する第３ウエハを前記第１テーブルにローディングする。第３ウエハの底面には、第３接着層が形成されている。前記デュアルチップをピッカーによりピックアップし、前記第３ウエハの第３半導体チップ上にダイアタッチする。前述したデュアルチップのダイアタッチ段階を繰り返すことによって、垂直に積層された複数のトリプルチップを製造する。前記第２テーブルにあるデュアルチップの第２残部を前記第２テーブルからアンローディングする。前述した段階を全体的に繰り返すことによって、マルチチップを製造する。複数の基板を含む基板パネルを前記マルチチップがローディングされていないテーブル上にローディングする。前記マルチチップをピッカーによりピックアップし、前記基板上にダイアタッチする。次に、前記マルチチップと前記基板との間を電気的に接続するワイヤボンディングを実施し、前記基板の底面に半田ボールを形成し、前記基板パネルを個々に切断するシンギュレーション作業を実施する。
【００１６】
本発明の好ましい実施例によれば、 前記マルチチップから選択された２つの半導体チップのうち、上側の半導体チップは、第３チップ高さ及び前記第３半導体チップの活性面の面積である第３面積を有し、下側の半導体チップは、第４チップ高さ及び前記第４半導体チップの活性面の面積である第４チップ面積を有する。前記第３チップ高さに対する前記第３チップ面積の第３比率値は、前記第４チップ高さに対する前記第４チップ面積の第４比率値より小さいか、または同じであることを特徴とする。
【００１７】
本発明の好ましい実施例によれば、前記第３チップ面積は前記第４チップ面積より小さいことを特徴とする。
【００１８】
本発明による半導体パッケージのさらに他の製造方法は、複数のインターポーザーを含む第１インターポーザーパネル及び複数の第１半導体チップを有する第１ウエハを備える段階を有する。第１インターポーザー及び第１ウエハの各々の底面には、第１接着層及び第２接着層が形成されている。第１インターポーザーパネルを第１テーブル上にローディングし、 第１ウエハを前記第１テーブルと離間配置されている第２テーブル上にローディングする。前記第１インターポーザーパネルの第１インターポーザーをピッカーを用いてピックアップし、前記第１ウエハの第１半導体チップ上にダイアタッチする。前述した第１インターポーザルのダイアタッチ段階を繰り返すことによって、垂直積層構造を有する少なくとも１つの第１半導体チップ群を製造する。前記第１インターポーザーパネルを前記第１テーブルからアンローディングし、複数の基板を含む基板パネルを前記第１テーブルにローディングする。前記第１半導体チップ群を前記ピッカーによりピックアップし、前記基板上にダイアタッチする。前記基板パネルを前記第１テーブルからアンローディングし、前記第１半導体チップ群をピックアップしたあと残った残部を前記第２テーブルからアンローディングする。前記第１半導体チップ群の製造段階と同様の段階を経て第２半導体チップ群を製造する。第２半導体チップは前記第１半導体チップと同一であり、第２インターポーザーは前記第１インターポーザーと同一である。前記第１半導体チップと前記基板との間を電気的に接続するワイヤボンディング段階を実施する。前記第２半導体チップ群を前記第１半導体チップ群上にダイアタッチする。前記第２半導体チップ群の第２半導体チップと前記基板との間を電気的に接続するワイヤボンディングを実施する。前記第２半導体チップ群上に前記第２半導体チップと同一の第３半導体チップをダイアタッチする。前記第３半導体チップと前記基板との間を電気的に接続するワイヤボンディングを実施し、前記基板の底面に半田ボールを形成し、前記基板パネルを個々に切断するシンギュレーション作業を実施する。
【００１９】
本発明による半導体パッケージは、第１半導体チップと、少なくとも一つの半導体チップを有する第２半導体チップ群と、上部面に前記第２半導体チップ群がダイアタッチされた基板と、前記基板の底面に形成された半田ボールと、前記第１半導体チップと前記第２半導体チップ群の第２半導体チップを前記基板と電気的に接続するボンディングワイヤとを含む。前記第１半導体チップは、第１チップ高さ及び前記第１半導体チップの活性面の面積である第１チップ面積を有し、前記第２半導体チップは、第２チップ高さ及び前記第２半導体チップの活性面の面積である第２チップ面積を有し、前記第１チップ高さに対する前記第１チップ面積の第１比率値は、前記第２チップ高さに対する前記第２チップ面積の第２比率値より小さいことを特徴とする。
【００２０】
本発明の好ましい実施例によれば、前記第１比率値は１００〜１０００ｍｍ間であり、前記第２比率値は１０００〜５０００ｍｍ間であることを特徴とする。
【００２１】
本発明の好ましい実施例によれば、前記第１高さは前記第２高さより大きいことを特徴とする。
【００２２】
本発明によれば、半導体チップの積層工程を簡便でかつ迅速に行うことができ、さらに半導体パッケージの生産性を向上させることができる。また、薄膜の半導体チップにダイアタッチされた厚膜の半導体チップが、薄膜の半導体チップに対して支持補強材としての役割を果たしているため、ピッカーなどにより生じる外部衝撃による半導体チップの割れや反りを抑制するとともに、半導体パッケージの製品の信頼性を向上させる効果を奏する。
【発明を実施するための最良の形態】
【００２３】
以下、添付の図面を参照して本発明による半導体チップ積層装置、これを用いた半導体パッケージの製造方法、並びにこのような方法により製造された半導体パッケージについて説明する。
【００２４】
図２に示すように、本発明による半導体チップ積層装置２０は、第１テーブル２１及び第２テーブル２２と、第１ウエハ移送部２６及び第２ウエハ移送部２７と、ピッカー２３と、ピッカー移送部２３とを含む。
【００２５】
第１テーブル２１には、複数の第１半導体チップ１を含む第１ウエハＷ１がローディング（loading）される。第２テーブル２２は、第１テーブル２１と離間配置され、その上に複数の第２半導体チップ２を含む第２ウエハＷ２がローディングされる。第１ウエハＷ１及び第２ウエハＷ２は、各々、第１ウエハ積載台２１ｂ及び第２ウエハ積載台２２ｂに積載してもよい。
【００２６】
第１ウエハ移送部２６及び第２ウエハ移送部２６は、各々、第１ウエハＷ１及び第２ウエハＷ２を第１テーブル２１及び第２テーブル２２にローディングまたは第１テーブル２１及び第２テーブル２２からアンローディングする。第１ウエハ移送部２６及び第２ウエハ移送部２７は、ガイドレールまたはエレベーター装置でもよい。
【００２７】
ピッカー２３は、第１半導体チップ１をピックアップし、ピッカー移送部２５に接続されたピッカー支持台２４により支持される。ピッカー２３は、真空圧を用いた真空吸着ピッカーであることが好ましい。
【００２８】
ピッカー移送部２５は、ピッカー２３を第１テーブル２１と第２テーブル２２との間で移送させる。すなわち、ピッカー２３を水平方向Ｈに移動させる。ピッカー移送部２５は、第１テーブル２１及び第２テーブル２２の上部においてピッカー２３を垂直方向Ｖに上下移動させる。
【００２９】
図３ａ乃至図３ｄは、本発明による半導体チップ積層装置を用いた半導体パッケージの製造方法を示す断面図である。
【００３０】
まず、第１ウエハ及び第２ウエハ（図２のＷ１及びＷ２）を用意する。ここで、第１ウエハ及び第２ウエハは、各々、複数の第１半導体チップ１及び第２半導体チップ２を含んでおり、第１ウエハＷ１及び第２ウエハＷ２の各々の底面には、第１接着層（図３ａの３１）及び第２接着層(図３ｂの３２)が形成されている。また、第１接着層３１及び第２接着層３２の底面の各々には、第１テープ（図３ａの３３）及び第２テープ（図３ｂの３４）が設けられている。
【００３１】
次に、図２のように、第１ウエハＷ１をＨ２方向に移動させて第１テーブル２１上にローディングし、第２ウエハＷ２をＨ１方向に移動させて第２テーブル２２上にローディングする。
【００３２】
次に、図３ａに示すように、第１ウエハＷ１の第１半導体チップ１をピッカー２３によりピックアップする。
【００３３】
次に、図３ｂに示すように、ピッカー２３を用いて第２半導体チップ２上に第１半導体チップ１をダイアタッチし、このようなダイアタッチ段階を繰り返すことによって、垂直積層構造を有する複数のマルチチップ４２を製造する。前記マルチチップはデュアルチップ、トリプルチップまたは同じチップを複数層積層したマルチチップ等でもよい。
【００３４】
図４に示すように、第１半導体チップ１の「長さ×幅×高さ」は「８ｍｍ×８ｍｍ×１００μｍ」であり、第２半導体チップ２の「長さ×幅×高さ」は「１０ｍｍ×１０ｍｍ×３０μｍ」である。
【００３５】
次に、図２に示すように、第１ウエハＷ１の第１残部（図示せず）を第１テーブル２１からアンローディングし、複数の基板（図３ｄの３６）を含む基板パネル（図３ｄの３５）を第１テーブル２１にローディングする。
【００３６】
次に、図３ｃに示すように、マルチチップ４２をピッカー２３によりピックアップする。
【００３７】
次に、図３ｄに示すように、マルチチップ４２を基板３６上にダイアタッチする。
【００３８】
次に、図３ｅに示すように、マルチチップ４２と基板３６との間をワイヤ３７を用いて電気的に接続するワイヤボンディング作業を実施し、基板３６の底面に半田ボール３８を形成し、基板パネル（図３ｄの３５）を個々に切断するシンギュレーション作業を実施する。ここで、基板３６の上面、マルチチップ４２及びボンディングワイヤ３７を封止材３９で封止する作業を実施してもよい。これにより、半導体パッケージ３０の製造工程が終了する。
【００３９】
第１半導体チップ１は、第1半導体チップの活性面１ａの法線方向Ｐに測定される第１チップ高さと、第１半導体チップの活性面１ａの面積である第１チップ面積とを有する。また、第２半導体チップ２は、第２半導体チップの活性面２ａの法線方向Ｐに測定される第２チップ高さと、第２半導体チップの活性面２ａの面積である第２チップ面積とを有する。
【００４０】
ここで、前記第１チップ高さに対する前記第１チップ面積の第１比率値は、前記第２チップ高さに対する前記第２チップ面積の第２比率値より小さいか、または同じである。
【００４１】
好ましくは、前記第１高さは前記第２高さより大きく、前記第１面積は前記第２面積より小さくする。また、前記第１比率値は１００〜１０００ｍｍ間であり、前記第２比率値は１０００〜５０００ｍｍ間であることが好ましい。
【００４２】
本実施例では、基板上に半導体チップが２層積層された場合について説明したが、基板上に３層以上の半導体チップが積層されてもよい。
【００４３】
図５に示すように、第１テーブルに複数の第１半導体チップを有する第１ウエハがローディングされ、第２テーブルに第２半導体チップを有する第２ウエハがローディングされる。次に、第１半導体チップが第２半導体チップ上にダイアタッチされ、デュアルチップが製造される。次に、第１テーブルから第１ウエハの第１残部がアンローディングされ、複数の第３半導体チップを有する第３ウエハが第１テーブル上にローディングされる。次に、前記デュアルチップが第３半導体チップ上にダイアタッチされ、トリプルチップが製造される。次に、第２テーブルから第２ウエハの第２残部がアンローディングされ、複数の第４半導体チップを有する第４ウエハが第２テーブル上にローディングされる。次に、前記トリプルチップが第４半導体チップ上にダイアタッチされ、クアドループルチップ（quadruple chip）が製造される。このように、第ｎ−１ウエハの第ｎ−１半導体チップを第ｎウエハの第ｎ半導体チップ上にダイアタッチし、ｎ層マルチチップを形成する。ここで、ｎは２以上の自然数である。図５では、第ｎ半導体チップを有する第ｎウエハを第１テーブルにローディングしているが、第ｎ半導体チップを有する第ｎウエハを第２テーブルにローディングしてもよい。
【００４４】
従って、本発明による半導体チップ積層装置を用いた半導体パッケージの製造方法により、 従来の半導体チップ積層装置の場合より簡便で、かつ迅速に半導体チップを積層することができる。
【００４５】
また、第１半導体チップは、外部の衝撃にも割れや反りが生じない程度のチップ面積及び約１００μｍの比較的厚い膜を有しているのに対して、第２半導体チップは、約３０μｍ厚さの比較的薄い膜を有しているため、前記第１半導体チップが前記第２半導体チップに対して支持補強材としての役割を果たし、ピッカーなどにより生じる外部衝撃により第２半導体チップの薄膜に割れや反りが発生することが抑制される。
【００４６】
図６は、本発明の一実施例による半導体パッケージを示す断面図である。
【００４７】
図６に示すように、セイムダイスタック（same-die stack）構造、すなわち、同じ大きさの半導体チップがスタックした構造を有する半導体パッケージ１００は、基板１４０と、第1 乃至第３半導体チップ１１３、１２３、１３３と、第１インターポーザー１１１及び第２インターポーザー１２１と、第１乃至第３ボンディングワイヤ１５１、１５２、１５３と、封止材１６０とを含む。
【００４８】
基板１４０は、その底面に半田ボール１４１が形成される。第１乃至第３半導体チップ１１３、１２３、１３３は基板１４０上に積層され、各々の底面に第２接着層１１４、第４接着層１２４、第５接着層１３４が設けられる。第１乃至第３半導体チップ１１３、１２３、１３３は同じ大きさを有する。第１インターポーザー１１１及び第２インターポーザー１２１の各々の底面には、第１接着層１１２及び第３接着層１２２が設けられる。第１インターポーザー１１１は、第１半導体チップ１１３と第２半導体チップ１２３との間に介在され、第２インターポーザー１２１は、第２半導体チップ１２３と第３半導体チップ１３３との間に介在される。第１乃至第３ボンディングワイヤ１５１、１５２、１５３は、第１乃至第３半導体チップ１１３、１２３、１３３と基板１４０とを各々電気的に接続する。封止材１６０は、基板１４０の上面と第１乃至第３半導体チップ１１３、１２３、１３３を封止する。
【００４９】
ここで、 第１半導体チップ群１１０は、第１接着層１１２を有する第１インターポーザー１１１及び第２接着層１１４を有する第１半導体チップ１１３で構成される。また、第２半導体チップ群１２０は、第３接着層１２２を有する第２インターポーザー１２１及び第４接着層１２４を有する第２半導体チップ１２３で構成される。
【００５０】
以下では、半導体パッケージ１００を製造する方法について説明する。まず、第１インターポーザーパネル（interposer panel）（図示せず）を第１テーブル（図２の２１）上にローディングし、第１ウエハ（図示せず）を第２テーブル２２上にローディングする。
【００５１】
次に、前記第１インターポーザー１１１をピッカー（図２の２３）を用いてピックアップし、前記第１半導体チップ１１３上にダイアタッチし、第１半導体チップ群１１０を製造する。
【００５２】
次に、前記第１インターポーザーパネルを第１テーブル（図２の２１）からアンローディングし、基板１４０を含む基板パネル（図示せず）を第１テーブル（図２の２１）にローディングする。
【００５３】
次に、第１半導体チップ群１１０をピッカー（図２の２３）によりピックアップし、基板１４０上にダイアタッチする。
【００５４】
次に、前記基板パネルを第１テーブル（図２の２１）からアンローディングし、第１半導体チップ群１１０の残部（図示せず）を第２テーブル（図２の２２）からアンローディングする。
【００５５】
次に、前記第１ウエハと同一の第２ウエハ及び第１インターポーザー１１１と同一の第2インターポーザー１２１に対して、前述した製造工程を繰り返すことによって、第１半導体チップ群１１０と同一の第２半導体チップ群１２０を製造する。
【００５６】
次に、第１半導体チップ１１３と基板１４０との間を第１ボンディングワイヤ１５１により電気的に接続する。
【００５７】
次に、第２半導体チップ群１２０を第１半導体チップ群１１０上にダイアタッチする。この時、図２の半導体チップ積層装置２０を用いてダイアタッチしてもよい。
【００５８】
次に、第２半導体チップ１２３と基板１４０との間を第２ボンディングワイヤ１５２により電気的に接続する。
【００５９】
次に、第２半導体チップ１２３と同一の第３半導体チップ１３３を第２半導体チップ群１２０上にダイアタッチする。この時、図２の半導体チップ積層装置２０を用いてダイアタッチしてもよい。
【００６０】
次に、第３半導体チップ１３３と基板１４０との間を第３ボンディングワイヤ１５３により電気的に接続する。
【００６１】
次に、基板１４０の底面に半田ボール１４１を形成し、さらに封止材１６０を形成し、基板パネルを個々に切断するシンギュレーション作業を実施する。これにより、半導体パッケージの製造が終了する。
【００６２】
本実施例では、３つの半導体チップと前記半導体チップの間に介在される２つのインターポーザーとを含む半導体パッケージ１００について説明したが、半導体チップ及びインターポーザーの数はこれに限定するものではない。
【００６３】
図７に示すように、本発明の他の実施例による半導体パッケージ２００は、基板２４０と、第１乃至第７半導体チップ２１１〜２１７と、第１乃至第７ボンディングワイヤ２５１〜２５７と、封止材２６０とを含む。
【００６４】
基板２４０は、その底面に半田ボール２４１が形成される。第１乃至第７半導体チップ２１１〜２１７は基板２４０上に積層される。ここで、第１半導体チップ２１１の「長さ×幅×高さ」は「８ｍｍ×８ｍｍ×１００μｍ」であり、第２半導体チップ２１２の「長さ×幅×高さ」は「１０ｍｍ×１０ｍｍ×３０μｍ」である。第３乃至第７半導体チップ２１３〜２１７の厚さはいずれも同じであるが、各々のチップ面積は、上側の半導体チップが下側の半導体チップより小さい。第１乃至第７ボンディングワイヤ２５１〜２５７は、各々、第１乃至第７半導体チップ２１１〜２１７と基板２４０とを電気的に接続する。封止材２６０は、基板２４０の上面、第１乃至第７半導体チップ２１１〜２１７、及び第１乃至第７ボンディングワイヤ２５１〜２５７を封止する。
【００６５】
ここで、第１乃至第７半導体チップ２１１〜２１７の中から２つの半導体チップが選択され、上側及び下側の半導体チップが指定される。前記上側の半導体チップは、第１チップ高さ及び第１チップ面積を有し、前記下側の半導体チップは、第２チップ高さ及び第２チップ面積を有する。前記第１チップ高さに対する前記第１チップ面積の第１比率値は、前記第２チップ高さに対する前記第２チップ面積の第２比率値より小さい。具体的に例をあげると、本実施例において、第１半導体チップ２１１の「長さ×幅×高さ」は「８ｍｍ×８ｍｍ×１００μｍ」であり、第２半導体チップ２１２の「長さ×幅×高さ」は「１０ｍｍ×１０ｍｍ×３０μｍ」であるため、第１比率値は６４０ｍｍであり、第２比率値は約３３３３ｍｍである。従って、第１比率値が第２比率値より小さいことがわかる。
【００６６】
また、第１比率値は１００〜１０００ｍｍ間であり、第２比率値は１０００〜５０００ｍｍ間であることが好ましい。また、上側の半導体チップの厚さが下側の半導体チップの厚さより大きいことが好ましい。
【００６７】
本発明による半導体チップ積層装置は、ウエハを保持する２つのテーブルと、半導体チップをピックアップするピッカーと、前記ピッカーを垂直及び水平移動させるピッカー移送部等から構成される。このような半導体チップ積層装置を用いた半導体パッケージの製造方法は、半導体チップを簡便でかつ迅速に積層することができ、半導体パッケージの生産性を向上させる利点がある。
【００６８】
また、比較的厚膜の半導体チップを比較的薄膜の半導体チップにダイアタッチしてマルチチップを構成することで、厚膜の半導体チップが薄膜の半導体チップに対して支持補強材としての役割を果たす。そのため、ピッカーなどにより生じる外部衝撃による半導体チップの割れや反りを抑制するとともに、半導体パッケージの製品の信頼性を向上させる利点がある。
【００６９】
なお、本発明は、本発明の技術的思想から逸脱することなく、他の種々の形態で実施することができる。前述の実施例は、あくまでも、本発明の技術内容を明らかにするものであって、そのような具体例のみに限定して狭義に解釈されるべきものではなく、本発明の精神と特許請求の範囲内における種々の変更例を実施することができる。
【図面の簡単な説明】
【００７０】
【図１】従来の半導体チップ積層装置を概略的に示す概念図である。
【図２】本発明による半導体チップ積層装置を概略的に示す概念図である。
【図３ａ】本発明による半導体チップ積層装置を用いた半導体パッケージの製造方法を示す断面図である。
【図３ｂ】本発明による半導体チップ積層装置を用いた半導体パッケージの製造方法を示す断面図である。
【図３ｃ】本発明による半導体チップ積層装置を用いた半導体パッケージの製造方法を示す断面図である。
【図３ｄ】本発明による半導体チップ積層装置を用いた半導体パッケージの製造方法を示す断面図である。
【図３ｅ】本発明による半導体チップ積層装置を用いた半導体パッケージの製造方法を示す断面図である。
【図４】半導体チップを積層する状態を示す斜視図である。
【図５】複数の半導体チップを積層する過程を概念的に示すダイヤグラムである。
【図６】本発明の他の実施例による半導体パッケージを示す断面図である。
【図７】本発明のさらに他の実施例による半導体パッケージを示す断面図である。
【符号の説明】
【００７１】
Ｗ１  第１ウエハ
Ｗ２  第２ウエハ
１  第１半導体チップ
２  第２半導体チップ
２０  半導体チップ積層装置
２１  第１テーブル
２２  第２テーブル
２３  ピッカー
２５  ピッカー移送部
２６  第１ウエハ移送部
２７  第２ウエハ移送部
３５  基板パネル
３６  基板
４２  デュアルチップ
【図１】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図３ｄ】
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【図３ｅ】
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【図４】
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【図５】
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【図６】
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【図７】
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