(57)【要約】      （修正有）【課題】ライン出力期間内の任意のタイミングにおいてＰＤクリア期間を設定することから、回路を複雑化することなく連続撮影を可能にすることができる。【解決手段】  入射した光に応じた光発生電荷を発生させる光電変換素子と、前記光発生電荷を蓄積する蓄積ウェルと、前記蓄積ウェルから転送された前記光発生電荷を保持する変調用ウェルを有し、前記変調用ウェルに保持された前記光発生電荷によってチャネルの閾値電圧が制御されて、前記光発生電荷に応じた画素信号を出力する変調トランジスタと、前記蓄積ウェルに接続された不要電荷排出経路の電位障壁を制御する.【選択図】      図８
2005094612.tif 000002
【特許請求の範囲】
【請求項１】
入射した光に応じた光発生電荷を発生させる光電変換素子と、
前記光発生電荷を蓄積する蓄積ウェルと、
前記蓄積ウェルから転送された前記光発生電荷を保持する変調用ウェルを有し、前記変調用ウェルに保持された前記光発生電荷によってチャネルの閾値電圧が制御されて、前記光発生電荷に応じた画素信号を出力する変調トランジスタと、
前記蓄積ウェルに接続された不要電荷排出経路の電位障壁を制御するものであって、前記蓄積ウェルの光発生電荷を不要電荷排出経路を介して排出させることで蓄積の初期化を行う不要電荷排出制御素子と、
前記変調トランジスタ及び不要電荷排出制御素子を駆動して、前記変調用ウェルに蓄積された前記光発生電荷に基づく変調出力を得るブランキング期間を設定するブランキング手段と、
前記変調トランジスタ及び残留電荷排出制御素子を駆動して、前記ブランキング期間相互間に前記蓄積の初期化を行う蓄積初期化期間を設定する蓄積クリア手段とを具備したことを特徴とする固体撮像装置。
【請求項２】
前記ブランキング手段は、１画面期間においてライン数に応じて前記ブランキング期間を設定し、
前記不要電荷排出制御素子は、前記ブランキング期間相互間において、前記不要電荷排出経路の前記電位障壁の制御によって、前記光発生電荷を前記蓄積ウェルに蓄積させ、
前記蓄積クリア手段は、前記１画面期間内の前記ブランキング期間相互間のうちの１つの期間内に前記蓄積初期化期間を設定することを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記蓄積クリア手段は、前記蓄積初期化期間を前記ブランキング期間相互間の任意のタイミングに設定することを特徴とする請求項１に記載の固体撮像装置。
【請求項４】
前記蓄積ウェルと変調用ウェルとの間の転送経路の電位障壁を変化させて前記光発生電荷の転送を制御する転送制御素子と、
前記変調トランジスタ及び転送制御素子を駆動して、前記ブランキング期間において、前記蓄積ウェルに前記光発生電荷を蓄積させる並行蓄積期間を設定する並行蓄積手段とを更に具備したことを特徴とする請求項１に記載の固体撮像装置。
【請求項５】
入射した光に応じて光電変換素子が発生した光発生電荷を蓄積する蓄積ウェルと、前記光発生電荷を保持することで変調トランジスタのチャネルの閾値電圧を制御する変調用ウェルと、前記蓄積ウェルと変調用ウェルとの間の転送経路の電位障壁を制御する転送制御素子と、前記蓄積ウェルに接続された不要電荷排出経路の電位障壁を制御する不要電荷排出制御素子とを具備した固体撮像装置の駆動方法であって、
前記転送制御素子及び不要電荷排出制御素子によって前記転送経路及び不要電荷排出経路の電位障壁を制御して、前記光電変換素子による光発生発生電荷を少なくとも前記転送経路を介して前記変調用ウェルには流さないようにしながら前記蓄積ウェルに蓄積させる単独蓄積手順と、
前記残留電荷排出制御素子及び転送制御素子によって前記残留電荷排出経路及び転送経路の電位障壁を制御して前記光発生電荷を前記変調用ウェルに保持させた状態で前記変調トランジスタから前記光発生電荷に応じた画素信号を出力させる信号成分変調手順、前記残留電荷排出制御素子によって前記残留電荷排出経路の電位障壁を制御して、前記変調用ウェルの残留電荷を前記残留電荷排出経路を介して排出させる排出手順及び前記残留電荷排出制御素子及び転送制御素子によって前記残留電荷排出経路及び転送経路の電位障壁を制御して、前記排出手順後に前記変調トランジスタから雑音成分を読み出す雑音成分変調手順からなる読み出し手順と、
前記信号成分変調手順、排出手順及び雑音成分変調手順と同一の期間において前記転送制御素子及び不要電荷排出制御素子により前記転送経路及び不要電荷排出経路の電位障壁を制御して、前記光電変換素子による光発生発生電荷を少なくとも前記転送経路を介して前記変調用ウェルには流さないようにしながら前記蓄積ウェルに蓄積させる並行蓄積手順と、
前記転送制御素子によって前記転送経路の電位障壁を制御して、前記蓄積ウェルに蓄積されている前記光発生電荷を前記変調用ウェルに転送して保持させる転送手順と、
前記単独蓄積手順による蓄積期間内の任意のタイミングで、前記蓄積ウェルに蓄積されている前記光発生電荷を前記不要電荷排出経路を介して排出して前記蓄積の初期化を行う蓄積初期化期間を設定する蓄積クリア手順とを具備したことを特徴とする固体撮像装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高画質特性及び低消費電力特性を有する固体撮像装置及びその駆動方法に関する。
【背景技術】
【０００２】
携帯電話などに搭載される固体撮像装置として、ＣＣＤ（電荷結合素子）型のイメージセンサと、ＣＭＯＳ型のイメージセンサと、がある。ＣＣＤ型のイメージセンサは画質に優れ、ＣＭＯＳ型のイメージセンサは消費電力が少なく、プロセスコストが低い。近年、高画質と低消費電力とを共に兼ね備えた閾値電圧変調方式のＭＯＳ型固体撮像装置が提案されている。閾値電圧変調方式のＭＯＳ型固体撮像装置については、例えば、特許文献１に開示されている。
【０００３】
特許文献１の固体撮像装置は、単位画素をマトリクス状に配列し、初期化、蓄積、読み出しの３つの状態を繰り返すことで、画像出力を得ている。また、特許文献１の固体撮像装置は、各単位画素が、フォトダイオードと、変調トランジスタと、オーバーフロードレインゲートと、を有している。変調トランジスタのゲートはリング状に形成されている。
【０００４】
フォトダイオードへ入射した光によって発生した電荷（光発生電荷）は、リングゲートの下方に設けられたＰ型ウェルの領域に転送されて、この領域に形成されたキャリアポケットに蓄積される。キャリアポケットに蓄積された光発生電荷によって変調トランジスタの閾値電圧が変化する。これにより、変調トランジスタのソース領域に接続された端子から入射光に対応した信号（画素信号）が得られるようになっている。
【特許文献１】特開２００２−１３４７２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述した従来の固体撮像装置においては、蓄積期間にフォトダイオードに入射した光に応じた画像信号を、読み出し期間に出力する。フォトダイオードによって発生した光発生電荷をキャリアポケットに蓄積することで、入射光に応じた画像信号を得るのである。
【０００６】
このような蓄積及び読み出しの前に、特許文献１の装置では、受光領域及びキャリアポケットの光発生電荷を排出する初期化動作を行っている。初期化動作によって、全画素について少なくとも受光領域及びキャリアポケットから残留電荷を掃き出させるのである。そして、特許文献１の装置では、初期化動作後に、蓄積動作に移って、全画素の光発生電荷をキャリアポケットに蓄積させ、次に、読み出し動作において、変調トランジスタ部から光発生電荷に基づく画像信号を読み出すようになっている。
【０００７】
特許文献１の装置では、動きのある画像を撮像した場合の歪を防止するために、画面内の全ての単位画素の蓄積期間を同一期間に設定している。即ち、蓄積期間には全ラインの単位画素が光発生電荷の蓄積を行い、次の読み出し期間において、蓄積された光発生電荷に基づく画像信号の読み出しを行う。
【０００８】
しかしながら、特許文献１の装置においては、初期化、蓄積及び読み出しの一連のシーケンスは単独撮影に対応したものとなっており、特許文献１の装置による駆動シーケンスを採用した場合には、連続撮影を行うことができないという問題点があった。
【０００９】
本発明はかかる問題点に鑑みてなされたものであって、連続撮影を可能にすることができる固体撮像装置及びその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る固体撮像装置は、入射した光に応じた光発生電荷を発生させる光電変換素子と、前記光発生電荷を蓄積する蓄積ウェルと、前記蓄積ウェルから転送された前記光発生電荷を保持する変調用ウェルを有し、前記変調用ウェルに保持された前記光発生電荷によってチャネルの閾値電圧が制御されて、前記光発生電荷に応じた画素信号を出力する変調トランジスタと、前記蓄積ウェルに接続された不要電荷排出経路の電位障壁を制御するものであって、前記蓄積ウェルの光発生電荷を不要電荷排出経路を介して排出させることで蓄積の初期化を行う不要電荷排出制御素子と、前記変調トランジスタ及び不要電荷排出制御素子を駆動して、前記変調用ウェルに蓄積された前記光発生電荷に基づく変調出力を得るブランキング期間を設定するブランキング手段と、前記変調トランジスタ及び残留電荷排出制御素子を駆動して、前記ブランキング期間相互間に前記蓄積の初期化を行う蓄積初期化期間を設定する蓄積クリア手段とを具備したことを特徴とする。
【００１１】
このような構成によれば、光電変換素子によって発生した光発生電荷は蓄積ウェルに蓄積される。蓄積ウェルに蓄積された光発生電荷は、変調用ウェルに転送される。変調用ウェルに保持された光発生電荷によって変調トランジスタのチャネルの閾値電圧が制御される。ブランキング手段は、ブランキング期間において、光発生電荷に応じた画素信号を変調トランジスタから出力する。蓄積クリア手段は、ブランキング期間相互間において、蓄積ウェルに蓄積された光発生電荷の初期化を行う。これにより、蓄積期間が規定される。蓄積の初期化は、ブランキング期間相互間の任意のタイミングで行われることになり、ブランキング期間が遅延等の影響を受けることはない。従って、変調出力には遅延等が生じることはなく、回路の停止等を含む処理のために回路規模を増大させることなく、連続撮影が可能である。
【００１２】
また、前記ブランキング手段は、１画面期間においてライン数に応じて前記ブランキング期間を設定し、前記不要電荷排出制御素子は、前記ブランキング期間相互間において、前記不要電荷排出経路の前記電位障壁の制御によって、前記光発生電荷を前記蓄積ウェルに蓄積させ、前記蓄積クリア手段は、前記１画面期間内の前記ブランキング期間相互間のうちの１つの期間内に前記蓄積初期化期間を設定することを特徴とする。
【００１３】
このような構成によれば、ブランキング期間は、１画面期間のライン数に応じて設定される。不要電荷排出制御素子は、ブランキング期間相互間において、不要電荷排出経路の電位障壁の制御によって、光発生電荷を蓄積ウェルに蓄積させる。蓄積クリア手段は、１画面期間内のブランキング期間相互間のうちの１つの期間内に蓄積初期化期間を設定する。これにより、１画面期間の任意の期間から蓄積を開始させることができ、高速シャッターモードを実現することができる。しかも、変調出力の遅延等はなく、回路規模を増大させることなく、連続撮影が可能である。
【００１４】
また、前記蓄積クリア手段は、前記蓄積初期化期間を前記ブランキング期間相互間の任意のタイミングに設定することを特徴とする。
【００１５】
このような構成によれば、蓄積初期化期間をブランキング期間相互間の任意のタイミングに設定できることから、設計の自由度が著しく増大する。例えば、シャッタースピードを微調整する場合等の調整が可能である。
【００１６】
また、前記蓄積ウェルと変調用ウェルとの間の転送経路の電位障壁を変化させて前記光発生電荷の転送を制御する転送制御素子と、前記変調トランジスタ及び転送制御素子を駆動して、前記ブランキング期間において、前記蓄積ウェルに前記光発生電荷を蓄積させる並行蓄積期間を設定する並行蓄積手段とを更に具備したことを特徴とする。
【００１７】
このような構成によれば、転送制御素子によって、蓄積ウェルと変調用ウェルとの間の転送経路の電位障壁を変化させて光発生電荷の転送が制御される。並行蓄積手段は、変調トランジスタ及び転送制御素子を駆動して、ブランキング期間において、蓄積ウェルに光発生電荷を保持させる並行蓄積期間を設定する。転送制御素子が蓄積ウェルと変調用ウェルとの間の光発生電荷の転送を制御することができるので、並行蓄積手段は、ブランキング期間において並行蓄積期間を設定することができる。蓄積期間と読み出し期間とが共通の期間に設定可能であり、フレームレートを高速化することができる。
【００１８】
また、本発明に係る固体撮像装置の駆動方法は、入射した光に応じて光電変換素子が発生した光発生電荷を蓄積する蓄積ウェルと、前記光発生電荷を保持することで変調トランジスタのチャネルの閾値電圧を制御する変調用ウェルと、前記蓄積ウェルと変調用ウェルとの間の転送経路の電位障壁を制御する転送制御素子と、前記蓄積ウェルに接続された不要電荷排出経路の電位障壁を制御する不要電荷排出制御素子とを具備した固体撮像装置の駆動方法であって、前記転送制御素子及び不要電荷排出制御素子によって前記転送経路及び不要電荷排出経路の電位障壁を制御して、前記光電変換素子による光発生発生電荷を少なくとも前記転送経路を介して前記変調用ウェルには流さないようにしながら前記蓄積ウェルに蓄積させる単独蓄積手順と、前記残留電荷排出制御素子及び転送制御素子によって前記残留電荷排出経路及び転送経路の電位障壁を制御して前記光発生電荷を前記変調用ウェルに保持させた状態で前記変調トランジスタから前記光発生電荷に応じた画素信号を出力させる信号成分変調手順、前記残留電荷排出制御素子によって前記残留電荷排出経路の電位障壁を制御して、前記変調用ウェルの残留電荷を前記残留電荷排出経路を介して排出させる排出手順及び前記残留電荷排出制御素子及び転送制御素子によって前記残留電荷排出経路及び転送経路の電位障壁を制御して、前記排出手順後に前記変調トランジスタから雑音成分を読み出す雑音成分変調手順からなる読み出し手順と、前記信号成分変調手順、排出手順及び雑音成分変調手順と同一の期間において前記転送制御素子及び不要電荷排出制御素子により前記転送経路及び不要電荷排出経路の電位障壁を制御して、前記光電変換素子による光発生発生電荷を少なくとも前記転送経路を介して前記変調用ウェルには流さないようにしながら前記蓄積ウェルに蓄積させる並行蓄積手順と、前記転送制御素子によって前記転送経路の電位障壁を制御して、前記蓄積ウェルに蓄積されている前記光発生電荷を前記変調用ウェルに転送して保持させる転送手順と、前記単独蓄積手順による蓄積期間内の任意のタイミングで、前記蓄積ウェルに蓄積されている前記光発生電荷を前記不要電荷排出経路を介して排出して前記蓄積の初期化を行う蓄積初期化期間を設定する蓄積クリア手順とを具備したことを特徴とする。
【００１９】
このような構成によれば、単独蓄積手順によって、光電変換素子によって発生した光発生電荷は少なくとも変調用ウェル側には流れることなく蓄積ウェルに蓄積される。また、変調トランジスタから光発生電荷に応じた画素信号を出力させる信号成分変調手順、変調用ウェルの残留電荷を残留電荷排出経路を介して排出させる排出手順及び排出手順後に変調トランジスタから雑音成分を読み出す雑音成分変調手順からなる読み出し手順と同一の期間において並行蓄積手順が行われて、光電変換素子による光発生発生電荷は少なくとも転送経路を介して変調用ウェルには流れることなく蓄積ウェルに蓄積される。これらの単独蓄積手順及び並行蓄積手順において蓄積ウェルに蓄積された光発生電荷は、転送手順において、変調用ウェルに転送されて保持される。変調用ウェルに保持された光発生電荷に応じた読み出しが、読み出し手順において行われる。読み出し手順による読み出し期間において光発生電荷の蓄積が同時に行われており、フレームレートを高速化することができる。蓄積クリア手順においては、単独蓄積手順による蓄積期間内の任意のタイミングで、蓄積ウェルに蓄積されている光発生電荷を不要電荷排出経路を介して排出して蓄積の初期化を行う蓄積初期化期間が設定される。蓄積の初期化が単独蓄積手順による蓄積期間内の任意のタイミングで行われることから、読み出し手順において読み出された画素信号に遅延等が生じることはなく、回路規模を増大させることなく、連続撮影が可能である。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照して本発明の実施の形態について詳細に説明する。図１乃至図１２は本発明の第１の実施の形態に係り、図１は本実施の形態に係る固体撮像装置の平面形状を示す平面図、図２は図１の１セルの平面形状を示す平面図、図３は図２のＡ−Ａ’線で切断して断面を示す断面図である。図４は素子の全体構造を示すブロック図であり、図５はセンサセルの等価回路図である。図６は本実施の形態における各駆動期間の概略を説明するためのタイミングチャートである。図７は各駆動期間毎のポテンシャルの関係を示す説明図であり、図８は駆動シーケンス中の各期間における駆動電圧の変化を示す説明図である。図９及び図１０は駆動シーケンスを示すタイミングチャートである。
【００２１】
本実施の形態の固体撮像装置は、光電変換素子と、蓄積ウェルと、変調用ウェルと、変調トランジスタと、を含む。光電変換素子は、本実施の形態の場合、フォトダイオードである。蓄積ウェルは、光電変換素子形成領域に設けられ、光電変換素子によって発生した電荷（以下、光発生電荷という）を蓄積する。変調用ウェルは、変調トランジスタ形成領域に設けられ、蓄積ウェルから転送された光発生電荷を保持する。変調トランジスタは、変調用ウェルに保持された光発生電荷により閾値が変調され、それに基づく画素信号を出力する。
【００２２】
また、本実施の形態の固体撮像装置は、光発生電荷転送経路と、転送制御素子と、を含む。光発生電荷転送経路は、蓄積ウェルと変調用ウェルとの間に設けられる。光発生電荷は、光発生電荷転送経路を通って、蓄積ウェルから変調用ウェルに転送される。転送制御素子は、光発生電荷転送経路の電位障壁を制御し、光発生電荷を蓄積ウェルから変調用ウェルへと移動させる。転送制御素子は、本実施の形態の場合、転送トランジスタである。重要なことは、蓄積ウェルと変調用ウェルとは転送制御素子によってポテンシャル上分離独立されていることである。これにより、蓄積期間と読み出し期間（以下、ブランキング期間ともいう）とを同一期間内に設定することができ、その結果、フレームレートの高速化が図れる。
【００２３】
また、本実施の形態の固体撮像装置は、残留電荷排出経路と、残留電荷排出用のコンタクト領域と、残留電荷排出制御素子と、を含む。残留電荷排出経路は、変調用ウェルと残留電荷排出用のコンタクト領域との間であって、かつ、基板表面に沿ってほぼ水平に設けられる。残留電荷排出経路は、残留電荷排出用のコンタクト領域を介して、基板上に設けられた配線層に電気的に接続されている。変調用ウェルに残留した電荷（以下、残留電荷という）は、残留電荷排出経路を通って、変調用ウェルから残留電荷排出用のコンタクト領域に転送される。残留電荷排出用のコンタクト領域は、残留電荷排出経路の内に形成される。残留電荷排出制御素子は、残留電荷排出経路の電位障壁を制御し、残留電荷を変調用ウェルから配線層へと排出させる。残留電荷排出制御素子は、本実施の形態の場合、クリアトランジスタである。重要なことは、残留電荷が変調用ウェルから、直接、基板垂直下方に排出されないことである。すなわち、残留電荷は基板表面に沿ってほぼ水平に、すなわち基板ラテラル方向に移動させられ、その後、基板上に形成された配線層へと排出される。これにより、変調トランジスタ形成領域においてポテンシャルの設計の自由度を向上することができる。
【００２４】
さらに、本実施の形態の固体撮像装置は、不要電荷排出経路と、不要電荷排出用のコンタクト領域と、不要電荷排出制御素子と、を含む。不要電荷排出経路は、蓄積ウェルと不要電荷排出用のコンタクト領域との間であって、かつ、基板表面に沿ってほぼ水平に設けられる。不要電荷排出経路は、不要電荷排出用のコンタクト領域を介して、基板上に設けられた配線層に電気的に接続されている。蓄積ウェルに蓄積されずに該蓄積ウェルからオーバーフローし、かつ、画像信号に寄与しない不要な電荷（以下、不要電荷という）は、不要電荷排出経路を通って、蓄積ウェルから不要電荷排出用のコンタクト領域に転送される。不要電荷排出用のコンタクト領域は、不要電荷排出経路の内に形成される。不要電荷排出制御素子は、不要電荷排出経路の電位障壁を制御し、不要電荷を蓄積ウェルから配線層へと排出させる。不要電荷排出制御素子は、本実施の形態の場合、ラテラルオーバーフロードレイン（以下、ＬＯＤという）トランジスタである。重要なことは、不要電荷が蓄積ウェルおよび不要電荷排出用のコンタクト領域のいずれか一方から、直接、基板垂直下方に排出されないことである。すなわち、不要電荷は基板表面に沿ってほぼ水平に、すなわち基板ラテラル方向に移動させられ、その後、基板上に形成された配線層へと排出される。これにより、光電変換素子形成領域における不純物層の深さを深くして高画質化を図った場合でも、微細化を可能にすることができる。
【００２５】
本実施の形態は、蓄積の初期化のために、ＬＯＤトランジスタを用いて蓄積ウェルに蓄積されている不要電荷をコンタクト領域を介して排出する。不要電荷の排出期間を所定のラインの読み出しのためのブランキング期間と次のラインの読み出しのためのブランキング期間との間に設定することによって、画像信号の出力に遅延が生じない連続撮影を可能にするものである。
【００２６】
＜センサセルの構造＞
本実施の形態における固体撮像装置は、後述するように、単位画素であるセンサセルがマトリクス状に配列されて構成されたセンサセルアレイを有している。各センサセルは、入射光に応じて発生させた光発生電荷を蓄積し、蓄積した光発生電荷に基づくレベルの画素信号を出力する。センサセルをマトリクス状に配列することで１画面の画像信号が得られる。
【００２７】
先ず、図１乃至図３を参照して各センサセルの構造について説明する。図１は水平３画素×垂直３画素のセンサセルを示し、図２は１つのセンサセルを示している。なお、１つのセンサセルは図２の破線にて示す範囲である。なお、本実施の形態は光発生電荷として正孔を用いる例を示している。光発生電荷として電子を用いる場合でも同様に構成可能である。また、図３は図２のＡ−Ａ’線で切断したセルの断面構造を示している。
【００２８】
図１及び図２の平面図に示すように、単位画素であるセンサセル３内に、フォトダイオードＰＤと変調トランジスタＴＭとが隣接して設けられている。変調トランジスタＴＭとしては、例えば、ＮチャネルディプレッションＭＯＳトランジスタが用いられる。単位画素はほぼ長方形状を有し、その各辺は、センサセルアレイの列又は行方向に対して斜めに傾斜している。
【００２９】
光電変換素子形成領域であるフォトダイオードＰＤ形成領域（図３のＰＤ）においては、基板１の表面に開口領域２が形成され、基板１表面の比較的浅い位置には開口領域２よりも広い領域のＰ型のウェルである蓄積ウェル４が形成されている。この蓄積ウェル４に所定の距離だけ離間して、変調トランジスタＴＭ形成領域（図３のＦＰＷ）にＰ型のウェルである変調用ウェル５が形成されている。
【００３０】
変調用ウェル５上には、基板１表面にリング状のゲート（リングゲート）６が形成されており、リングゲート６の中央の開口部分の基板１表面近傍領域には、高濃度Ｎ型領域であるソース領域７が形成されている。リングゲート６の周囲にはＮ型のドレイン領域８が形成されている。ドレイン領域８の所定位置には、基板１表面近傍にＮ+層のドレインコンタクト領域９が形成される。
【００３１】
変調用ウェル５は変調トランジスタＴＭのチャネルの閾値電圧を制御するものである。変調用ウェル５内には、リングゲート６の下方にＰ型の高濃度領域であるキャリアポケット１０（図３）が形成されている。変調トランジスタＴＭは、変調用ウェル５、リングゲート６、ソース領域７及びドレイン領域８によって構成されて、変調用ウェル５（キャリアポケット１０）に蓄積された電荷に応じてチャネルの閾値電圧が変化するようになっている。
【００３２】
フォトダイオードＰＤの開口領域２下方の基板１上に形成された後述するＮ型ウェル２１とＰ型の蓄積ウェル４との境界領域には空乏領域（図示せず）が形成され、この空乏領域において、開口領域２を介して入射した光による光発生電荷が生じる。本実施の形態においては発生した光発生電荷は蓄積ウェル４に蓄積されるようになっている。
【００３３】
蓄積ウェル４に蓄積された電荷は、変調用ウェル５に転送されてキャリアポケット１０に保持される。これにより、変調トランジスタＴＭのソース電位は、変調用ウェル５に転送された電荷の量、即ち、フォトダイオードＰＤへの入射光に応じたものとなる。
【００３４】
蓄積ウェル４近傍の基板１表面には、蓄積ウェル４に蓄積されている光発生電荷のうち蓄積ウェル４からオーバーフローする電荷を含み画像信号に寄与しない不要電荷を排出するためのコンタクト領域（以下、ＯＤコンタクト領域という）１１が高濃度Ｐ型拡散層によって形成されている。このＯＤコンタクト領域１１と蓄積ウェル４領域との間の基板１表面上には、ＯＤコンタクト領域１１と蓄積ウェル４領域との間にオーバーフローした電荷を含む不要電荷の経路（以下、不要電荷排出経路という）ＲＬを形成するためのラテラルオーバーフロードレイン（以下、ＬＯＤという）トランジスタＴＬのＬＯＤゲート１２が形成されている。なお、ＬＯＤゲート１２は平面的には一端が蓄積ウェル４の領域上に掛かっている。
【００３５】
不要電荷排出制御素子としてのＬＯＤトランジスタＴＬを設けることにより、ＯＤコンタクト領域１１と蓄積ウェル４との間の電位障壁を制御して、不要電荷をＬＯＤトランジスタＴＬを介してＯＤコンタクト領域１１から基板上の配線を介して排出することができる。
【００３６】
本実施の形態においては、蓄積ウェル４と変調用ウェル５との間には、転送制御素子としての転送トランジスタＴＴが形成されている。転送トランジスタＴＴの転送ゲート１３は、蓄積ウェル４と変調用ウェル５との間の経路（以下、単に転送経路という）ＲＴの基板１表面上に形成される。転送トランジスタＴＴによって、転送経路ＲＴの電位障壁を制御して、蓄積ウェル４から変調用ウェル５への電荷の転送を制御することができるようになっている。
【００３７】
また、本実施の形態においては、変調用ウェル５近傍の基板表面には、高濃度Ｐ型拡散層による排出用のコンタクト領域（以下、排出コンタクト領域という）１５が形成されている。この排出コンタクト領域１５と変調用ウェル５領域との間の基板１表面上には、排出コンタクト領域１５と変調用ウェル５領域との間の経路（以下、残留電荷排出経路という）ＲＣの電位障壁を制御するためのクリアトランジスタＴＣのクリアゲート１４が形成されている。なお、クリアゲート１４は平面的には一端が変調用ウェル５の領域上に掛かっている。
【００３８】
＜センサセルの断面＞
更に、図３を参照して、センサセル３の断面構造を詳細に説明する。なお、図３中、Ｎ，Ｐの添え字の−，＋はその数によって不純物濃度のより薄い部分（添え字−−−）からより濃い部分（添え字＋＋＋）の状態を示している。
【００３９】
図３は１単位画素（セル）とこのセルに隣接する画素のフォトダイオードＰＤ形成領域（ＰＤ）とを示している。１セルは、フォトダイオードＰＤ形成領域（ＰＤ）と変調トランジスタＴＭ形成領域（ＦＰＷ）とを有する。セル内及び隣接するセル同士のフォトダイオードＰＤ形成領域と変調トランジスタＴＭ形成領域との間にアイソレーション領域（ＩＳＯ）が設けられている。
【００４０】
基板１の比較的深い位置には、Ｐ型基板１ａの全域にＮ-のＮ型ウェル２１が形成されている。このＮ型ウェル２１上にＮ-層による素子分離用のアイソレーション領域２２が形成されている。Ｎ型ウェル２１上には、アイソレーション領域２２を除く素子全体にＰ--層２３が形成されている。
【００４１】
フォトダイオードＰＤ形成領域におけるＰ--層２３が蓄積ウェル４として機能する。変調トランジスタＴＭ形成領域におけるＰ--層２３は変調用ウェル５として機能し、この変調用ウェル５内には、Ｐ-拡散によるキャリアポケット１０が形成されている。
【００４２】
セル内のフォトダイオードＰＤ形成領域と変調トランジスタＴＭ形成領域との間のアイソレーション領域２２には、基板表面側において、転送トランジスタＴＴが形成される。転送トランジスタＴＴは、基板表面にチャネルを構成するＰ---拡散層２４が形成され、基板表面にゲート絶縁膜２５を介して転送ゲート１３が形成されて構成される。このＰ---拡散層２４は蓄積ウェル４と変調用ウェル５とに接続されて転送経路ＲＴを構成し、転送ゲート１３の印加電圧に応じてこの転送経路ＲＴの電位障壁が制御される。
【００４３】
変調トランジスタＴＭ形成領域においては、基板表面にゲート絶縁膜２６を介してリングゲート６が形成され、リングゲート６下の基板表面にはチャネルを構成するＮ--拡散層２７が形成される。リングゲート６の中央の基板表面にはＮ++拡散層が形成されてソース領域７を構成する。また、リングゲート６の周囲の基板表面にはＮ+拡散層が形成されてドレイン領域８を構成する。チャネルを構成するＮ--拡散層２７はソース領域７とドレイン領域８とに接続される。
【００４４】
隣接するセル同士のフォトダイオードＰＤ形成領域と変調トランジスタＴＭ形成領域との間のアイソレーション領域２２には、基板表面側において、排出コンタクト領域１５及びＯＤコンタクト領域１１が形成されている。本実施の形態においては、これらの排出コンタクト領域１５とＯＤコンタクト領域１１とを兼用しているが、別体で構成してもよい。排出及びＯＤコンタクト領域１５，１１は、基板表面にＰ++拡散層を形成することで得られる。
【００４５】
そして、変調トランジスタＴＭ形成領域と排出及びＯＤコンタクト領域１５，１１との間の基板表面側において、クリアトランジスタＴＣが形成されている。クリアトランジスタＴＣは、変調トランジスタＴＭ形成領域と排出及びＯＤコンタクト領域１５，１１との間の基板表面に、チャネルを構成するＰ---拡散層２８が形成され、基板表面にゲート絶縁膜２９を介してクリアゲート１４が形成されて構成される。このＰ---拡散層２８は変調用ウェル５と排出及びＯＤコンタクト領域１５，１１とに接続されて残留電荷排出経路ＲＣを構成し、クリアゲート１４の印加電圧に応じてこの残留電荷排出経路ＲＣの電位障壁が制御される。
【００４６】
フォトダイオードＰＤ形成領域と排出及びＯＤコンタクト領域１５，１１との間の基板表面側において、ＬＯＤトランジスタＴＬが形成されている。ＬＯＤトランジスタＴＬは、フォトダイオードＰＤ形成領域と排出及びＯＤコンタクト領域１５，１１との間の基板表面に、チャネルを構成するＰ---拡散層３０が形成され、基板表面にゲート絶縁膜３１を介してＬＯＤゲート１２が形成されて構成される。このＰ---拡散層３０は蓄積ウェル４と排出及びＯＤコンタクト領域１５，１１とに接続されて不要電荷排出経路ＲＬを構成し、ＬＯＤゲート１２の印加電圧に応じてこの不要電荷排出経路ＲＬの電位障壁が制御される。
【００４７】
なお、フォトダイオードＰＤ形成領域の基板表面側にはピニング層としてのＮ+拡散層３２が形成されている。
【００４８】
基板表面には層間絶縁膜４１を介して下層配線層４５が形成され、下層配線層４５上には層間絶縁膜４２を介して上層配線層４６が形成される。更に、上層配線層４６上には層間絶縁膜４３を介して遮光層４７が形成され、遮光層４７上にはパシベーション膜４４が形成される。クリアゲート１４、ＬＯＤゲート１２、転送ゲート１３、排出及びＯＤコンタクト領域１５，１１並びにソース領域７は、層間絶縁膜４１に開孔したコンタクトホール５１によって下層配線層４５の各配線５２に電気的に接続される。なお、下層及び上層配線層４５，４６の各配線５２，５３は例えばアルミニウム等の金属材料で形成される。
【００４９】
更に、下層配線層４５の各配線５２と上層配線層４６の各配線５３とは、層間絶縁膜４２に形成したコンタクトホール５４を介して電気的に接続されている。また、層間絶縁膜４３には遮光層４７に形成された遮光膜５６と上層配線層４６の１配線とを接続するためのコンタクトホール５５が開孔されており、排出及びＯＤコンタクト領域１５，１１は、下層及び上層配線層４５，４６を介して遮光膜５６に接続されるようになっている。
【００５０】
本実施の形態においては、転送トランジスタＴＴ、クリアトランジスタＴＣ及びＬＯＤトランジスタＴＬを独立して制御して、転送経路ＲＴ、残留電荷排出経路ＲＣ及び不要電荷排出経路ＲＬの電位障壁を制御するようになっている。正孔のポテンシャルを基準にこれらの経路ＲＴ，ＲＣ，ＲＬのポテンシャルの高低を説明すると、蓄積期間においては、転送経路ＲＴ、残留電荷排出経路ＲＣ及び不要電荷排出経路ＲＬのポテンシャルを光発生電荷（ホールの場合）の蓄積が可能なように、充分に高いポテンシャルに設定すると共に、残留電荷排出経路ＲＣ及び不要電荷排出経路ＲＬのポテンシャルを転送経路ＲＴのポテンシャルよりも低く設定するようになっている。なお、以後、通常の電子を基準にしたポテンシャルの高低の説明ではなく、ポテンシャルの高低については正孔のポテンシャルを基準にして説明する、
＜装置全体の回路構成＞
次に、図４を参照して本実施の形態に係る固体撮像装置全体の回路構成について説明する。
【００５１】
固体撮像装置６１は図１乃至図３のセンサセル３を含むセンサセルアレイ６２とセンサセルアレイ６２中の各センサセル３を駆動する回路６４〜７０とを有している。センサセルアレイ６２は、セル３をマトリクス状に配置して構成されている。センサセルアレイ６２は、例えば、６４０×４８０のセル３と、オプティカルブラック（ＯＢ）のための領域（ＯＢ領域）を含む。ＯＢ領域を含めると、センサセルアレイ６２は例えば７１２×５００のセル３で構成される。
【００５２】
＜センサセルの等価回路＞
図５は図４中の各センサセルの具体的な回路構成を示している。図５（Ａ）はセンサセルの等価回路を示し、図５（Ｂ）はセンサセルと各信号線との接続を示している。
【００５３】
各センサセル３は、光電変換を行うフォトダイオードＰＤと、光信号を検出して読み出すための変調トランジスタＴＭ並びに光発生電荷の転送を制御する転送トランジスタＴＴとを含む。フォトダイオードＰＤは入射光に応じた電荷（光発生電荷）を生じさせ、生じた電荷を蓄積ウェル４（図５では接続点ＰＤＷに相当）内に蓄積する。転送トランジスタＴＴは、蓄積期間において蓄積ウェル４に蓄積された光発生電荷を、転送期間において変調トランジスタＴＭの閾値変調用の変調用ウェル５（図５では接続点ＴＭＷに相当）内のキャリアポケット１０に転送させて保持させる。
【００５４】
変調トランジスタＴＭは、キャリアポケット１０に光発生電荷が保持されることでバックゲートバイアスが変化したことと等価となり、キャリアポケット１０内の電荷量に応じてチャネルの閾値電圧が変化する。これにより、変調トランジスタＴＭのソース電圧は、キャリアポケット１０内の電荷に応じたもの、即ち、フォトダイオードＰＤの入射光の明るさに対応したものとなる。
【００５５】
変調用ウェル５と端子との間には残留電荷排出制御素子であるクリアトランジスタＴＣが配置されている。クリアトランジスタＴＣは変調用ウェル５と端子との間の電位障壁を制御して、画素信号の読み出し終了後にセル３の変調用ウェル５に残留した電荷を端子に排出させる。一方、蓄積ウェル４と端子との間には不要電荷排出制御素子としてのＬＯＤトランジスタＴＬが配置されている。ＬＯＤトランジスタＴＬは蓄積ウェル４と端子との間の電位障壁を制御して、蓄積ウェル４内の不要電荷を端子に排出させる。
【００５６】
このように各セル３は、変調トランジスタＴＭのリングゲート６、ソース及びドレイン、転送トランジスタＴＴの転送ゲート１３、クリアトランジスタＴＣのクリアゲート１４並びにＬＯＤトランジスタＴＬのＬＯＤゲート１２に駆動信号が印加されることで、蓄積、転送、読み出し及び排出等の動作を呈する。セル３の各部には図４に示すように、垂直駆動走査回路６４〜６６、ドレイン駆動回路６７及び転送駆動回路６８から信号が供給されるようになっている。これらの垂直駆動走査回路６４〜６６、ドレイン駆動回路６７及び転送駆動回路６８によって、ブランキング手段及び蓄積クリア手段が構成される。
【００５７】
図５（Ｂ）はマトリクス状に配列されたセル３のうちの１つのセルについて、各走査回路６４〜６６、各駆動回路６７，６８及び信号出力回路６９との接続を示している。他のセルの接続状態も同様である。各セル３は、センサセルアレイ６２に水平方向に配列された複数のソース線と垂直方向に配列された複数のゲート線との交点に対応して設けられている。水平方向に配列された各ラインの各セル３は、変調トランジスタＴＭのリングゲート６が共通のゲート線に接続され、垂直方向に配列された各列の各セル３は、変調トランジスタＴＭのソースが共通のソース線に接続される。
【００５８】
複数のゲート線の１つにオン信号を供給することで、オン信号が供給されたゲート線に共通接続された各セルが同時に選択されて、これらの選択されたセルの各ソースから各ソース線を介して画素信号が出力される。垂直駆動走査回路６４は１フレーム期間においてゲート線にオン信号を順次シフトさせながら供給する。オン信号が供給されたラインの各セルからの画素信号が１ライン分同時にソース線から読み出されて信号出力回路６９に供給される。１ライン分の画素信号は水平駆動走査回路７０によって、信号出力回路６９から画素毎に順次出力（ライン出力）される。
【００５９】
本実施の形態においては、蓄積ウェル４と変調用ウェル５とはポテンシャル上分離独立して形成されており、蓄積ウェル４と変調用ウェル５との間の電位障壁を制御する転送トランジスタＴＴによって、フォトダイオードＰＤによる光発生電荷の蓄積と、変調トランジスタＴＭによる画素信号の読出しとが同時に実行可能である。転送トランジスタＴＴの制御は、転送駆動回路６８からゲート信号を各転送トランジスタＴＴの転送ゲート１３に供給することで行われる。
【００６０】
また、本実施の形態においては、上述したように、隣接配置される蓄積ウェル４の不要電荷排出経路ＲＬと変調用ウェル５からの残留電荷排出経路ＲＣとを相互に異なる経路に設定し、これらの２つの経路の電位障壁を夫々制御するＬＯＤトランジスタＴＬ及びクリアトランジスタＴＣを設けることで、蓄積ウェル４からの不要電荷の排出及び変調用ウェル５からの残留電荷の排出をポテンシャル上確実に行うことができるようになっている。ＬＯＤトランジスタＴＬ及びクリアトランジスタＴＣの制御は、垂直駆動走査回路６５，６６から夫々ゲート信号を各ＬＯＤゲート１２又はクリアゲート１４に供給することで行われる。なお、ドレイン駆動回路６７は、各変調トランジスタＴＭのドレインに、ドレイン電圧を供給する。
【００６１】
＜蓄積期間と読み出し期間との関係＞
図６は本実施の形態における各駆動期間を説明するためのタイミングチャートである。なお、図６はノーマルモード時の駆動シーケンスを示している。図６において、Ｌ1 ，Ｌ2 ，…は、センサセルアレイ６２の各ラインに対応している。
【００６２】
後述するように、蓄積期間は全セルで共通の期間に設定される。しかし、読み出しは、ライン毎に行われる。ライン毎に読み出しを行うタイミングが異なり、図６では各ラインの読み出し期間（以下、ブランキング期間ともいう）をパルス形状によって示している。
【００６３】
［読み出し期間］
本実施の形態においては、読み出し期間（ブランキング期間）は、Ｓ（シグナル）変調期間、クリア期間及びＮ（ノイズ）変調期間によって構成される。セル３同士のばらつきや、各種ノイズの除去のために、同一セルから信号成分とノイズ成分とを読み出して比較する。Ｓ変調期間には、変調用ウェル５に蓄積された光発生電荷に基づく画素信号を読み出すＳ変調動作が行われる。クリア期間には、ノイズ成分を読み出すために、変調用ウェル５に残留する光発生電荷を残留電荷排出経路ＲＣを介して排出するクリア動作が行われる。Ｎ変調期間には、変調用ウェル５からノイズ成分を読み出すために、クリア後の画素信号を読み出すＮ変調動作を行う。
【００６４】
［蓄積期間］
本実施の形態においては、ブランキング期間においても、蓄積ウェル４に対しては蓄積動作（並行蓄積動作）を行うようになっている。即ち、ブランキング期間のＳ変調期間、クリア期間及びＮ変調期間は、夫々、蓄積の点から言えば、Ｓ変調時の並行蓄積期間Ｓｓ、クリア時の並行蓄積期間Ｓｃ及びＮ変調時の並行蓄積期間Ｓｎとなる。
【００６５】
本実施の形態の蓄積期間は、ブランキング期間と同一期間の並行蓄積期間の他に、単独の蓄積動作を行う単独蓄積期間Ｓａを含む。ブランキング期間において読み出された画素信号は、ラインメモリ（図４の信号出力回路６９に相当）に保持される。このラインメモリから１ライン分の画素信号が画素単位で順次出力されて、ラインメモリの出力が終了した後に次のラインの各セルからの読み出しが行われる。従って、ラインメモリから出力が終了するまでは、次ラインのセルからの読み出しを行うことができず、単独蓄積期間Ｓａは、このようなラインメモリからの画素信号の転送出力（ライン出力）に必要な期間（以下、ライン出力期間という）に設定される。
【００６６】
本実施の形態においては、図６では図示を省略しているが、ライン出力期間においても、後述する蓄積初期化の処理であるＰＤクリアを実施するＰＤクリア期間（蓄積初期化期間）を設けるようになっている。なお、ＰＤクリアは蓄積ウェル４内の不要電荷を排出する処理、即ち、蓄積の初期化のための処理であり、蓄積期間の始期を決定するものである。
【００６７】
［フレーム内のシーケンス］
本実施の形態においては、例えば図６に示すように、１フレーム期間は、後述する転送期間及びＰＤクリア期間の後に、単独蓄積期間Ｓａ（ライン出力期間と同一期間）と並行蓄積期間Ｓｓ，Ｓｃ，Ｓｎ（ブランキング期間と同一期間）とが巡回的に繰り返されて構成される。センサセルアレイ６２の全てのセル３は、単独蓄積期間Ｓａ及び並行蓄積期間Ｓｓ，Ｓｃ，Ｓｎの動作を巡回的に繰り返し、並行蓄積期間Ｓｓ，Ｓｃ，Ｓｎのうち図６のパルス形状で示す期間だけ、ライン毎にブランキング期間に設定されて読み出し動作が行われる。単独蓄積期間Ｓａとブランキング期間とは、１フレーム期間において、ライン数分だけ繰り返えされる。
【００６８】
即ち、１フレーム期間はライン数分のブランキング期間を有し、各ラインは夫々１フレーム期間中で１回のブランキング期間だけ読み出しを行うライン（以下、読み出しラインという）に指定される。読み出しライン中の各セルを読み出しセルという。また、読み出しライン以外のラインを非読み出しラインと呼び、非読み出しライン中の各セルを非読み出しセルという。
【００６９】
後述するように、単独蓄積期間Ｓａ及び並行蓄積期間Ｓｓ，Ｓｃ，Ｓｎにおいては、蓄積ウェル４に光発生電荷が逐次蓄積される。図６に示すように、ブランキング期間前に発生しているＰＤクリア期間終了時からフレーム期間の終了時までの間が蓄積期間であり、この期間に蓄積ウェル４に蓄積された光発生電荷は、次のフレームの先頭期間である図６に示す転送期間において、蓄積ウェル４から変調用ウェル５に転送されて保持される。後述するように、転送期間には、全セルが転送動作を行う。
【００７０】
次に、僅かな期間であるが、転送期間終了から蓄積期間の開始までの間に生じた光発生電荷を排出させるために、ＰＤクリア期間が設定される。ＰＤクリア期間においては、全セルの蓄積ウェル４から不要電荷が排出される。なお、ＰＤクリア期間は、蓄積期間の長さを設定するためのものであり、ノーマルモードではＰＤクリア期間は省略可能である。従って、ノーマルモードでは、ライン出力期間においてＰＤクリア期間を設定する必要はない。
【００７１】
所定のラインについてみれば、例えば、ラインＬ１の各セルは、図６に示すブランキング期間に、読み出しセルとして、変調トランジスタＴＭ側では、Ｓ変調動作、クリア動作及びＮ変調動作が行われ、同時に、蓄積ウェル４側では、Ｓ変調時の並行蓄積動作Ｓｓ、クリア時の並行蓄積動作Ｓｃ及びＮ変調時の並行蓄積動作Ｓｎが行われる。ラインＬ１の各セルは、このブランキング期間以外の期間は非読み出しセルとして、単独蓄積動作Ｓａ、Ｓ変調時の並行蓄積動作Ｓｓ、クリア時の並行蓄積動作Ｓｃ及びＮ変調時の並行蓄積動作Ｓｎを巡回的に繰り返す。
【００７２】
即ち、いずれのセルも、転送期間及びＰＤクリア期間を除く期間は、全て、単独又は並行蓄積期間に設定され、特に、読み出しセルのブランキング期間についても、並行蓄積動作が行われる。そして、蓄積された光発生電荷は、次のフレームの先頭の転送期間において、変調用ウェル５に転送される。即ち、前フレームのＰＤクリア期間の終了（ＰＤクリア期間が省略された場合には転送期間の終了）から転送期間の開始時までが各セルの蓄積期間であり、ブランキングに用いられる画素信号は前フレームの蓄積期間に蓄積された光発生電荷に基づくものとなる。
【００７３】
＜ポテンシャル＞
次に、図７を参照して単独蓄積期間Ｓａ、転送期間、Ｓ変調期間（並行蓄積期間Ｓｓ）、クリア期間（並行蓄積期間Ｓｃ）、Ｎ変調期間（並行蓄積期間Ｓｎ）及びＰＤクリア期間における動作について、ポテンシャルの関係に基づいて説明する。図７は各期間におけるポテンシャルの関係を正孔のポテンシャルが高くなる向きを正側にとって示す説明図である。図７（Ａ）は単独蓄積時の状態を示し、図７（Ｂ）は転送時の状態を示し、図７（Ｃ）はＳ変調又はＮ変調（Ｓ／Ｎ変調）時の状態を示し、図７（Ｄ）はクリア時の状態を示し、図７（Ｅ）は高速シャッターモードにおける蓄積ウェル４のクリア（ＰＤクリア）時の状態を示している。図７の左側の欄は読み出しセルの状態を示し、右側の欄は非読み出しセルの状態を示している。なお、図７は梨地模様によって電荷によるポテンシャルの変化を示している。また、上述したように、各セルが読み出しセル又は非読み出しセルのいずれになるかは、図６のパルスによって示される。
【００７４】
また、図８は各期間における駆動電圧の変化を示している。図８は各期間における駆動電圧の変化を示すものであり、実際の駆動シーケンスと設定する期間の順は異なる。図８は図７に示した駆動電圧の設定を時間順に表示したものである。なお、図８は、ブランキング期間については、読み出しセルの駆動電圧を破線で示し、非読み出しセルの駆動電圧を実線にて示している。
【００７５】
図７は横軸に図２の各セルの切断線に対応した位置をとり縦軸にホールを基準にしたポテンシャルをとって、各位置のポテンシャルの関係を示している。図７の左側から右側に向かって、排出コンタクト領域（Ｓｕｂ）、クリアゲート（ＣＧ）１４（残留電荷排出経路部分）、キャリアポケット（ＰＫＴ）１０の一端側、ソース（Ｓ）、キャリアポケット（ＰＫＴ）１０の他端側、転送ゲート（ＴＸ）１３（転送経路ＲＴ部分）、蓄積ウェル領域（ＰＤ）、ＬＯＤゲート（ＬＯＤ）１２（不要電荷排出経路ＲＬ部分）及びＯＤコンタクト領域（Ｓｕｂ）の位置の基板内のポテンシャルを示している。
【００７６】
各部のポテンシャルは駆動電圧によって変化する。例えば、ソース電圧及びドレイン電圧等を高く又は低くすると、その周囲のポテンシャルも同様に高くなったり低くなったりする。例えば、蓄積ウェル４のポテンシャルは、主に、変調トランジスタＴＭのソースとドレインの印加電圧の両方の影響を受ける。また、変調用ウェル５についても、主に、変調トランジスタＴＭのゲート電圧の高低に応じて高くなったり低くなったりする。
【００７７】
本実施の形態においては、図７（Ａ）に示す単独蓄積期間Ｓａには、全セルに対して同一の駆動が行われる。図８にも示すように、図７（Ａ）に示す単独蓄積期間Ｓａにおいては、リングゲート（ＲＧ）６に０．０Ｖを印加し、転送ゲート（ＴＸ）１３に２．５Ｖを印加し、クリアゲート１４に２．５Ｖを印加し、ＬＯＤゲート１２に２．０Ｖを印加し、ドレインＤに１．０Ｖを印加し、ソースに１．０Ｖを印加する。ドレイン電圧は比較的低い値に設定される。
【００７８】
単独蓄積時には、転送トランジスタＴＴによって蓄積ウェル４と変調用ウェル５との間の転送経路ＲＴの電位障壁を充分に高くする。また、ＬＯＤトランジスタＴＬによって蓄積ウェル４とＯＤコンタクト領域１１との間の不要電荷排出経路ＲＬの電位障壁を充分に高くする。更に、転送経路ＲＴの電位障壁のポテンシャルを不要電荷排出経路ＲＬの電位障壁のポテンシャルよりも高くする。蓄積ウェル４は比較的高い濃度に設定されて、電荷の蓄積前のポテンシャルは比較的低い。蓄積が開始されると、フォトダイオードＰＤの開口領域２から入射した光によって電荷が発生し、蓄積ウェル４内に蓄積される。図７（Ａ）は梨地模様によって電荷の蓄積によるポテンシャルの増加を示している。
【００７９】
本実施の形態においては、不要電荷排出経路ＲＬの電位障壁及び転送経路ＲＴの電位障壁は充分に高く（ポテンシャルが高く）、光入射によって発生した電荷は変調用ウェル５に転送されることなく蓄積ウェル４内に蓄積される。仮に、極めて強い光が入射した場合でも、転送経路ＲＴの電位障壁の方が不要電荷排出経路ＲＬの電位障壁よりも高いので、蓄積ウェル４から溢れた電荷は不要電荷排出経路ＲＬを介してＯＤコンタクト領域１１に排出され、変調用ウェル５内に流れ込むことはない。
【００８０】
図７（Ｂ）に示す転送期間においては、リングゲート（ＲＧ）６に０．０Ｖを印加し、転送ゲート（ＴＸ）１３に０．０Ｖを印加し、クリアゲート１４に２．５Ｖを印加し、ＬＯＤゲート１２に２．０Ｖを印加し、ドレインＤに４．０Ｖを印加し、ソースに０．０Ｖを印加する。
【００８１】
転送ゲート１３に０Ｖを印加しており、転送経路ＲＴの電位障壁は充分に低くなる。これにより、上述した単独蓄積期間Ｓａ及び後述する並行蓄積期間Ｓａ，Ｓｃ，Ｓｎにおいて蓄積ウェル４内に蓄積された電荷は、転送経路ＲＴを介して変調用ウェル５内に流れ込む。なお、ドレイン電圧を比較的高い電圧に設定することで、ポテンシャルの傾斜を大きくして、電荷の転送を容易にしている。
【００８２】
なお、クリアゲート１４による排出経路の電位障壁も充分な高さに設定されており、変調用ウェル５に保持された電荷が排出経路側に流れ出すことはない。また、図７（Ｂ）に示す転送期間においても、全セルが読み出しセルとなって同一の駆動が行われる。
【００８３】
読み出し期間には、主に信号成分（Ｓ）を読み出すシグナル変調（Ｓ変調）期間と、主にノイズ成分（Ｎ）を読み出すノイズ変調（Ｎ変調）期間と、ノイズ成分を読み出すために残留電荷をクリアするクリア（clear）期間とを有する。信号成分とノイズ成分とを読み出して比較することで、セルのばらつきや各種ノイズを除去した画像信号を得るのである。即ち、読み出し期間においては、Ｓ変調期間、クリア期間及びＮ変調期間がこの順で実施される。
【００８４】
Ｓ変調期間とＮ変調期間の制御は同一である。図７（Ｃ）に示すＳ／Ｎ変調期間においては、読み出しセルに対して、図８の破線に示すように、リングゲート（ＲＧ）６に２．５Ｖを印加し、転送ゲート（ＴＸ）１３に２．５Ｖを印加し、クリアゲート１４に２．５Ｖを印加し、ＬＯＤゲート１２に２．０Ｖを印加し、ドレインＤに２．５Ｖを印加する。ソースにはＶｇ−Ｖｔｈｓ（＝２．５−Ｖｔｈｓ）が生じる（Ｖｇはゲート電圧、ＶｔｈｓはＳ変調時のチャネルの閾値電圧）。
【００８５】
読み出しはライン毎に行われる。全ライン中の１ライン（読み出しライン）の各セルのみが読み出しセルとなり、他のライン（非読み出しライン）の各セルは非読み出しセルである。そして、読み出しラインからの各読み出しセルの読み出しが終了すると、読み出しラインがシフトして次のラインの各セルが読み出しセルとなり、他のセルは非読み出しセルとなる。同様にして、読み出しラインをシフトしながら、信号成分の読み出し（Ｓ変調）又はノイズ成分の読み出し（Ｎ変調）が行われる。
【００８６】
読み出しセルについては、変調用ウェル５に保持された電荷が蓄積ウェル４に流れ出さないように、転送トランジスタＴＴによる転送経路ＲＴの電位障壁を高くする。リングゲート６の電圧を高くしているので、これに伴ってソース電位は上昇する。変調トランジスタＴＭのチャネルの閾値電圧は、キャリアポケット１０に保持される電荷によって変化する。即ち、フォトダイオードＰＤの蓄積ウェル４に蓄積された光発生電荷がキャリアポケット１０に転送されることで、変調トランジスタＴＭのソース電位は、光発生電荷の発生量、即ち、入射光に応じたものとなる。
【００８７】
なお、非読み出しセルについては、図８の実線に示すように、リングゲート（ＲＧ）６に０．０Ｖを印加し、転送ゲート（ＴＸ）１３に２．５Ｖを印加し、クリアゲート１４に２．５Ｖを印加し、ＬＯＤゲート１２に２．０Ｖを印加し、ドレインＤに２．５Ｖを印加する。この場合にも、ソースにはＶｇ−Ｖｔｈｓ（＝０−Ｖｔｈｓ）が生じるが、リングゲート６の電圧が低いので、非読み出しセルの出力は読み出しセルの出力よりも充分に低いレベルとなる。従って、ソース線には読み出しセルの出力画素信号のみが現れる。
【００８８】
なお、読み出しセルと非読み出しセルとでリングゲート６に印加する電位差を充分に大きくしているので、例えば、画像が暗い場合等であっても、確実に読み出しセルの出力画素信号をソース線から取り出すことが可能である。
【００８９】
図７（Ｄ）に示すクリア期間においては、読み出しセルについては、図８の破線に示すように、リングゲート（ＲＧ）６に１．５Ｖを印加し、転送ゲート（ＴＸ）１３に２．５Ｖを印加し、クリアゲート１４に０．０Ｖを印加し、ＬＯＤゲート１２に２．０Ｖを印加し、ドレインＤに２．５Ｖを印加し、ソースに５．０Ｖを印加する。
【００９０】
これにより、クリアゲート１４による排出経路の電位障壁を充分に低下させて、変調用ウェル５に残留している電荷を排出経路から排出コンタクト領域１５に流す。これにより、変調用ウェル５内の光発生電荷を除去して、ノイズ成分の読み出し（ノイズ変調）を可能にする。
【００９１】
一方、非読み出しセルについては、図８の実線に示すように、リングゲート（ＲＧ）６に１．５Ｖを印加し、転送ゲート（ＴＸ）１３に２．５Ｖを印加し、クリアゲート１４に２．５Ｖを印加し、ＬＯＤゲート１２に２．０Ｖを印加し、ドレインＤに２．５Ｖを印加し、ソースに５．０Ｖを印加する。これにより、クリアゲート１４による残留電荷排出経路の電位障壁は高いままである。
【００９２】
各ラインのセルのうち図６のブランキング期間経過後の非読み出しセルは既に読み出しが終了しているが、ブランキング期間経過前のラインの非読み出しセルについては、まだ読み出しが行われていない。そこで、非読み出しセルについてはクリアゲート１４による排出経路の電位障壁を高いままにしておき、変調用ウェル５から電荷が排出されることを防止する。非読み出しセルについての図７（Ｃ），（Ｄ）の梨地模様部は、変調用ウェル５に読み出しが行われていない電荷が保持されていることを示している。
【００９３】
本実施の形態においては、上述したようにＳ／Ｎ変調期間及びクリア期間においては、並行蓄積動作を行う。図７（Ｃ），（Ｄ）はこの並行蓄積動作を示している。即ち、読み出し期間（Ｓ／Ｎ変調及びクリア期間）においては、転送経路ＲＴ及び不要電荷排出経路ＲＬの電位障壁を高くすることによって、蓄積ウェル４に光発生電荷を蓄積する。これにより、変調トランジスタＴＭの読み出し期間（変調、クリア期間）は、フォトダイオードＰＤ側では光発生電荷の蓄積を行う蓄積期間（並行蓄積期間Ｓｓ，Ｓｎ，Ｓｃ）となる。なお、図７（Ｃ）の並行蓄積期間Ｓｓ，Ｓｎ及び図７（Ｄ）の並行蓄積期間Ｓｃにおいては、単独蓄積期間Ｓａに比べて、ドレイン電圧が高く、光発生電荷の蓄積の条件は異なる。また、図７（Ｃ），（Ｄ）に示すように、読み出しセルと非読み出しセルとでも若干光発生電荷の蓄積の条件は異なる。
【００９４】
このように、単独蓄積期間Ｓａ、Ｓ／Ｎ変調期間及びクリア期間においては、全てのセルで光発生電荷の蓄積が行われ、各セルの蓄積時間は図６にすように、１フレーム期間近傍の時間となる。フォトダイオードＰＤ側に構成する電荷蓄積用の蓄積ウェル４と変調トランジスタＴＭ側に構成する変調用ウェル５とを別々に構成し、両者間の転送経路ＲＴの電位障壁を転送トランジスタＴＴによって制御するようにしたことから、蓄積ウェル４と変調用ウェル５とを同一期間において読み出し期間と並行蓄積期間とに設定することができ、フレームレートを高速化することができる。
【００９５】
図７（Ｅ）に示すＰＤクリア期間は、後述する高速又は低速シャッターモード時に採用される。図８に示すように、リングゲート（ＲＧ）６に０．０Ｖを印加し、転送ゲート（ＴＸ）１３に２．５Ｖを印加し、クリアゲート１４に２．５Ｖを印加し、ＬＯＤゲート１２に０．０Ｖを印加し、ドレインＤに４．０Ｖを印加し、ソースはハイインピーダンスにする。なお、ＰＤクリア期間をノーマルモードで使用する場合の駆動電圧も図７（Ｅ）と同一である。
【００９６】
ＬＯＤゲートを低くすることで、不要電荷排出経路ＲＬの電位障壁を充分に低くして、蓄積ウェル４に蓄積されている不要電荷を不要電荷排出経路ＲＬからＯＤコンタクト領域１１を介して外部の信号線に排出する。なお、ＰＤクリア動作を図６のようにノーマルモード時に採用した場合には、図７（Ｅ）の変調用ウェル５の部分には残留電荷が残っていない状態となっている。
【００９７】
＜駆動シーケンス＞
次に、ノーマルモード、高速シャッターモード及び低速シャッターモードの各モードについて動作シーケンスを説明する。
【００９８】
図９はノーマルモード時の駆動シーケンスを示すタイミングチャートである。
【００９９】
図９のノーマルモード時は上述した図６のノーマルモードと略同様の駆動が行われる。なお、図９のノーマルモードにおいては、単独のＰＤクリア期間及びライン出力期間中のＰＤクリア期間は省略している。また、図９では図６の単独蓄積期間Ｓａ（ライン出力期間）及びブランキング期間を合わせて１つのパルス形状にて示している。なお、上述したように、単独蓄積期間Ｓａは、ラインメモリからのデータの転送に要する時間であり、実際にはブランキング期間よりも長い時間を要する。
【０１００】
図９のノーマルモードにおいては、各セルは１フレーム期間から転送期間を除く期間が蓄積期間である。蓄積期間終了後の次のフレームの先頭タイミングが転送期間に設定される。転送期間において、蓄積ウェル４に保持されている光発生電荷が変調用ウェル５のキャリアポケット１０に転送されて蓄積される。転送期間が終了すると、単独蓄積期間及びブランキング期間が繰返されて、各ラインのセルからの読み出しが連続して行われる。
【０１０１】
ブランキング期間と共通の時間を用いて並行蓄積期間を設定していることから、蓄積のために別の期間を設ける必要がなく、フレームレートを高速化することができる。
【０１０２】
図１０は図９と同一の手法によって駆動シーケンスを示すタイミングチャートである。
【０１０３】
図１０（Ａ）は高速シャッターモード時の駆動シーケンスを示している。
【０１０４】
高速シャッターモードは例えば蓄積期間を短縮するためのものである。なお、従来例においては、ブランキングの終了後に第１のウェルの残留電荷を排出するようになっていることから、本実施の形態における高速シャッターモード等を実施することはできない。
【０１０５】
例えば、フォトダイオードＰＤに極めて明るい光が入射された場合には、各セルの変調用ウェル５に流れ込む電荷の量が極めて多くなって、各セルから読み出した画素信号に基づく画像は、全体が白っぽく（明るく）なって、コントラストが低下してしまう。このような場合に、高速シャッターモードを採用する。高速シャッターモードにおいては、図１０（Ａ）に示すように、ＰＤクリア期間を１フレーム期間の任意の位置のライン出力期間に設定する。なお、図１０は上述したようにブランキング期間とライン出力期間とを１つのパルスにて示している。図１０ではＰＤクリア期間をライン出力期間の最後のタイミングに設定した例を示したが、ＰＤクリア期間は各パルス中のライン出力期間内であれば、いずれのタイミングに設定してもよい。また、蓄積期間は、前フレームのＰＤクリアの終了から転送期間の開始時までの期間である。
【０１０６】
図７（Ｅ）に示すように、ＰＤクリア期間においては、蓄積ウェル４に蓄積されている電荷をＯＤコンタクト領域１１を介して外部に排出する。これにより、蓄積ウェル４にはＰＤクリア期間の終了時以後に発生した光発生電荷が蓄積される。ＰＤクリア期間終了後は、フレーム期間の終了まで単独蓄積期間Ｓａ及び並行蓄積期間Ｓｓ，Ｓｃ，Ｓｎとが巡回的に繰り返される。こうして、ＰＤクリア期間の位置に応じた１フレーム期間よりも短い時間だけ蓄積が行われた後、フレームの先頭の転送期間において、蓄積ウェル４に蓄積された光発生電荷が変調用ウェル５に転送される。
【０１０７】
読み出しはノーマルモード時と同様であり、読み出しラインが順次シフトしながら、１フレーム期間で全ラインの読み出しが終了する。なお、読み出しが終わっていないセルについては、図７（Ｅ）に示すように、変調用ウェル５内に電荷が保持されており、ＰＤクリア期間の位置に基づく蓄積期間に拘わらず、１フレーム期間で読み出しを行うことができる。
【０１０８】
例えば、ＰＤクリア期間を１フレーム期間の略々中央に設定した場合には、蓄積期間は約１／２フレーム期間となり、変調用ウェル５に流れ込む電荷の量はノーマルモード時の約１／２になって、各セルから読み出される画素信号に基づく画像の明るさを適正な明るさにすることができる。これにより、明るいながらも充分な明暗を有する画像を得ることができる。
【０１０９】
なお、図８に示す駆動電圧を各部に印加することでＰＤクリア期間を容易に設定することができることから、ＰＤクリア期間は画像の明るさに応じて任意の位置に配置することが可能である。従って、蓄積期間を自由に設定可能であり、各セルから画像の明るさに応じた最適なレベルの画素信号を得ることができる。
【０１１０】
＜連続撮影とＰＤクリアとの関係＞
ところで、連続撮影時において、ＰＤクリア期間を、ブランキング期間とは独立に、フレーム期間の任意のタイミングに設定することが考えられる。ところが、そうすると、読み出し動作の途中でＰＤクリア動作が生じることになる。この場合には、ライン出力回路（図５の信号出力回路６９に相当）以降の回路において、画像信号に遅延が生じる。この画像信号の出力タイミングのずれを修正するために、ライン出力回路及び図示しない信号処理回路等の動作を停止させる等の処理が必要となり、回路が複雑化してしまう。
【０１１１】
そこで、本実施の形態においては、ＰＤクリア期間をブランキング期間に同期させて発生させるようになっている。即ち、図８に示すように、ＰＤクリア期間を各ブランキング期間の終了直後に挿入する。即ち、ＰＤクリア期間として設定可能な期間は、１フレーム期間においてライン数（ブランキング数）だけ設けることができる。
【０１１２】
図８に示すように、設定可能なＰＤクリア期間のうち、実際にＰＤクリアすべきタイミングのＰＤクリア期間において、図７（Ｅ）に示す駆動電圧の設定を行い、その他の設定可能なＰＤクリア期間、即ち、実際にはＰＤクリアしない期間には、図７（Ａ）に示す単独蓄積と同一の駆動電圧の設定を行う。
【０１１３】
つまり、本実施の形態においては、ＰＤクリア期間は、ブランキング期間の直後の期間、換言すると、単独蓄積期間（ライン出力期間）の開始タイミングに設定可能である。実際にＰＤクリア動作させるためのＰＤクリア期間は、フレーム中の各ライン出力期間のうち、設定しようとする蓄積期間に応じた期間に発生させる。
【０１１４】
ブランキング期間から次のブランキング期間までの全期間を単独蓄積期間（ライン出力期間）と呼ぶものとすると、ＰＤクリア期間は、この単独蓄積期間（ライン出力期間）内に設定することになり、図８の例では単独蓄積期間（ライン出力期間）の先頭タイミングでＰＤクリア期間を設定した例を示している。なお、ＰＤクリア期間は、単独蓄積期間（ライン出力期間）内の任意のタイミングに設定してもよいことは明らかである。例えば、シャッタースピードの設定に応じて、ＰＤクリア期間を単独蓄積期間（ライン出力期間）内の任意のタイミングに適宜設定可能である。
【０１１５】
なお、ＰＤクリア期間として設定可能な期間であって実際にはＰＤクリア動作させない期間においては、上述したように、単独蓄積期間と同一の設定が行われる。従って、実際にＰＤクリア動作させるためのＰＤクリア期間が存在する単独蓄積間とそれ以外の単独蓄積期間とでは、単独蓄積期間の長さが若干異なる。しかし、ＰＤクリア期間は極めて短い時間であり、ＰＤクリア期間の有無による影響は極めて小さい。なお、上述したように、ＰＤクリア期間の終了タイミングから次のフレーム先頭の転送期間の開始までが蓄積期間である。
【０１１６】
また、ノーマルモード時には、図６に示すように、ブランキング期間の開始直前のタイミングでＰＤクリア期間を発生させればよい。
【０１１７】
ＰＤクリア期間がブランキング期間に同期して発生していることから、連続撮影モードにおいても、ＰＤクリア期間の有無に拘わらず、連続した画像信号を得ることができる。これにより、ＰＤクリア動作が生じた場合でも、ライン出力回路及び信号処理回路等の動作を停止させる必要はなく、回路構成を簡単化することができる。
【０１１８】
図１０（Ｂ）は低速シャッターモード時の駆動シーケンスを示している。
【０１１９】
低速シャッターモードは例えば蓄積期間を１フレーム期間よりも長くするためのものである。例えば、フォトダイオードＰＤに入射される光が暗い場合には、各セルの変調用ウェル５に流れ込む電荷の量が減少して、各セルから読み出した画素信号に基づく画像は、全体が暗くなってしまう。このような場合に、低速シャッターモードを採用する。低速シャッターモードにおいては、ＰＤクリア期間を複数フレーム期間に１回挿入すると共に、転送期間を複数フレームに１回挿入する。
【０１２０】
この場合においても、ＰＤクリア期間は、ブランキング期間に同期したライン出力期間の任意のタイミングで設定される。
【０１２１】
図１０（Ｂ）の例では、ＰＤクリア期間は２フレーム期間に１回挿入されており、このＰＤクリア期間の終了から１．５フレーム期間後のフレーム先頭タイミングで転送期間が設定されている。従って、この場合の蓄積期間は１．５フレーム期間となる。これにより、ノーマルモード時よりも約１．５倍の明るさの画像を得ることができる。なお、図１０（Ｂ）の場合には、各セルからの読み出しは２フレーム期間に１回だけ行われることになり、フレームレートはノーマルモードの１／２となる。
【０１２２】
図１０（Ａ），（Ｂ）のシャッターモードを採用することで、蓄積期間を自由に設定することができ、入射光の明るさに応じた最適な画像を得ることができる。
【０１２３】
なお、低速シャッターモードにおいても、読み出しは転送期間後の約１フレーム期間に行われる。従来、読み出しを行うことによって蓄積されている光発生電荷も排出されてしまうことから、読み出しを行った次の１フレーム期間は、画像信号に寄与しないクリア動作を伴うダミー読み出しを行うことはできなかった。これに対し、本実施の形態においては、光発生電荷の蓄積と同時に読み出し動作が可能であることから、読み出しを行った次の１フレーム期間においても、クリア動作を伴うダミー読み出しが可能である。これにより、読み出しを行う論理回路等の構成が容易となるという利点がある。
【図面の簡単な説明】
【０１２４】
【図１】本発明の第１の実施の形態に係る固体撮像装置の平面形状を示す平面図。
【図２】図１の１セルの平面形状を示す平面図。
【図３】図２のＡ−Ａ’線で切断して断面を示す断面図。
【図４】素子の全体構造を示すブロック図。
【図５】センサセルの等価回路図。
【図６】本実施の形態における各駆動期間の概略を説明するためのタイミングチャート。
【図７】各区同期間毎のポテンシャルの関係を示す説明図。
【図８】駆動シーケンス中の各期間における駆動電圧の変化を示す説明図。
【図９】駆動シーケンスを示すタイミングチャート。
【図１０】駆動シーケンスを示すタイミングチャート。
【符号の説明】
【０１２５】
１…基板、４…蓄積ウェル、５…変調用ウェル、６…リングゲート、７…ソース領域、８…ドレイン領域、１１…ＯＤコンタクト領域、１５…排出コンタクト領域、ＰＤ…フォトダイオード、ＴＭ…変調トランジスタ、ＴＴ…転送トランジスタ、ＴＬ…ＬＯＤトランジスタ、ＴＣ…クリアトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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