(57)【要約】  【課題】回路規模の増大を招くことなく、複数のラッチを含む回路の故障検出率を向上させることができるスキャンテスト回路を提供する。  【解決手段】本発明のスキャンテスト回路は、データ入力端子がデータラインに接続された複数のラッチを含む回路に適用されるもので、スキャンテスト時にスキャンチェーンが構成される制御用フリップフロップと、通常動作時には、データラインを介して供給されるデータを出力し、スキャンテスト時には、制御用フリップフロップに設定されるデータを出力して、複数のラッチに供給する第１の制御用ゲート回路と、スキャンテスト時に複数のラッチをスルー状態に設定する第２の制御用ゲート回路とを備える。複数のラッチは、少なくとも２つのグループに分割され、各々のグループに含まれる複数のラッチに対して制御用フリップフロップが１つずつ設けられている。【選択図】  図１
2005148837.tif 000002
【特許請求の範囲】
【請求項１】
データ入力端子がデータラインに接続された複数のラッチを含む回路に適用されるスキャンテスト回路であって、
スキャンテスト時にスキャンチェーンが構成される制御用フリップフロップと、通常動作時には、前記データラインを介して供給されるデータを出力し、前記スキャンテスト時には、前記スキャンチェーンを介して前記制御用フリップフロップに設定されるデータを出力して、前記複数のラッチのデータ入力端子に供給する第１の制御用ゲート回路と、前記スキャンテスト時に前記複数のラッチのデータ入力端子とデータ出力端子との間をスルー状態に設定する第２の制御用ゲート回路とを備え、
前記複数のラッチは、少なくとも２つのグループに分割され、各々の前記グループに含まれる複数のラッチに対して前記制御用フリップフロップが１つずつ設けられていることを特徴とするスキャンテスト回路。
【請求項２】
データ入力端子が共通のデータラインに接続された複数のラッチを含む回路に適用されていることを特徴とする請求項１に記載のスキャンテスト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のラッチを含む回路に適用可能なスキャンテスト回路に関するものである。
【背景技術】
【０００２】
回路設計を行う場合に、消費電力の低減やチップ面積の縮小化を実現するため、例えばＣＰＵ（中央演算装置）によって設定される、動作率の低いレジスタ回路などでラッチを使用する場合がある。この場合、スキャンテストを行う時にラッチのゲートを固定し、常にラッチのデータ入力端子Ｄとデータ出力端子Ｑとの間がスルー状態となるように設定可能に回路が構成される。これにより、ラッチをバッファと等価に扱うことができるため、ラッチの前後の回路の故障を検出することが可能となる。
【０００３】
図２は、ラッチを使用したレジスタ回路の一例の構成概略図である。同図に示すレジスタ回路は、アドレスレジスタＡＤＲ１  ＲＥＧ，ＡＤＲ０  ＲＥＧと、ライトイネーブルレジスタＮＷＥ  ＲＥＧと、ライトデータレジスタＷＤＡＴＡ  ＲＥＧと、アドレスデコーダＡＤＥＣと、ＯＲ回路ＯＲ０〜ＯＲ３と、ＡＮＤ回路ＡＮＤ０〜ＡＮＤ３と、ラッチＬＡＴ０〜ＬＡＴ３と、組合せ回路ＬＣと、セレクタＳＥＬと、リードデータレジスタＲＤＡＴＡ  ＲＥＧとを備えている。
【０００４】
ここで、アドレス信号ＡＤＤＲ１，ＡＤＤＲ０、ライトイネーブル信号ＮＷＥ、ライトデータＷＲＩＴＥ  ＤＡＴＡはＣＰＵから与えられる信号である。アドレス信号ＡＤＤＲ１，ＡＤＤＲ０は、それぞれアドレスレジスタＡＤＲ１  ＲＥＧ，ＡＤＲ０  ＲＥＧに保持され、同様に、ライトイネーブル信号ＮＷＥはライトイネーブルレジスタＮＷＥ  ＲＥＧに保持され、ライトデータＷＲＩＴＥ  ＤＡＴＡはライトデータレジスタＷＤＡＴＡ  ＲＥＧに保持される。
【０００５】
通常動作時には、スキャンモード信号ＳＣＡＮ  ＭＯＤＥがローレベルとされる。この状態で、ライトイネーブル信号ＮＷＥとして、ライトを意味するローレベルのパルスが与えられると、アドレス信号ＡＤＤＲ１，ＡＤＤＲ０によって指定されるラッチにライトデータＷＲＩＴＥ  ＤＡＴＡが書き込まれる。
【０００６】
例えば、アドレス信号ＡＤＤＲ１，ＡＤＤＲ０＝‘０，０’が与えられると、アドレス信号ＡＤＤＲ１，ＡＤＤＲ０はアドレスデコーダＡＤＥＣによってデコードされ、その出力端子ＤＥＣ０がハイレベルとなる。これにより、ＯＲ回路ＯＲ０およびＡＮＤ回路ＡＮＤ０を介して、ラッチＬＡＴ０のゲート入力端子（反転入力端子）ＧＢには、ゲートイネーブル信号として、ライトイネーブル信号ＮＷＥに対応するローレベルのパルスが入力され、ラッチＬＡＴ０にライトデータＷＲＩＴＥ  ＤＡＴＡが書き込まれる。
【０００７】
一方、ライトイネーブル信号ＮＷＥとして、リードを意味するハイレベルが与えられると、アドレス信号ＡＤＤＲ１，ＡＤＤＲ０によって指定されるラッチの出力信号が読み出される。
【０００８】
例えば、アドレス信号ＡＤＤＲ１，ＡＤＤＲ０＝‘０，０’が与えられると、ラッチＬＡＴ０の出力信号がセレクタＳＥＬを介して選択的に出力され、リードデータレジスタＲＤＡＴＡ  ＲＥＧに保持され、リードデータＲＥＡＤ  ＤＡＴＡとして出力される。
【０００９】
スキャンテスト時には、スキャンモード信号ＳＣＡＮ  ＭＯＤＥがハイレベルとされる。この状態では、ＡＮＤ回路ＡＮＤ０〜ＡＮＤ３の出力信号は全てローレベルとなって、ラッチＬＡＴ０〜ＬＡＴ３のデータ入力端子Ｄとデータ出力端子Ｑとの間は全てスルー状態となる。
【００１０】
また、アドレスレジスタＡＤＲ１  ＲＥＧ，ＡＤＲ０  ＲＥＧ、ライトイネーブルレジスタＮＷＥ  ＲＥＧ、およびライトデータレジスタＷＤＡＴＡ  ＲＥＧによってスキャンチェーンが構成される。これにより、スキャンインＳＣＡＮ  ＩＮからテストデータを順次シフト入力することによって、アドレスレジスタＡＤＲ１  ＲＥＧ，ＡＤＲ０  ＲＥＧ、ライトイネーブルレジスタＮＷＥ  ＲＥＧ、およびライトデータレジスタＷＤＡＴＡ  ＲＥＧに任意のテストデータを設定することができる。
【００１１】
例えば、ライトデータＷＲＩＴＥ  ＤＡＴＡ＝‘１’に設定すると、ラッチＬＡＴ０〜ＬＡＴ３の出力信号は全て‘１’となり、これに応じて組合せ論理回路が動作し、その演算結果が出力される。また、例えばアドレス信号ＡＤＤＲ１，ＡＤＤＲ０＝‘０，０’に設定すると、セレクタＳＥＬからは、ラッチＬＡＴ０の出力信号が選択的に出力される。セレクタＳＥＬの出力信号はリードデータレジスタＲＤＡＴＡ  ＲＥＧに保持され、例えばスキャンアウトＳＣＡＮ  ＯＵＴからシフト出力される。
【００１２】
図２に示す従来のスキャンテスト回路では、上記のＣＰＵによって設定されるレジスタ回路などのように、データ入力端子が共通のデータラインに接続された複数のラッチを含む回路では、スキャンテスト時に、ラッチを透過させるだけの対策のみでは、例えば組合せ回路ＬＣが複数のラッチの出力信号に応じて動作する演算回路である場合や、セレクタＳＥＬのように、複数のラッチの出力信号を選択的に出力する場合等において、故障検出率が低下するという問題があった。
【００１３】
例えば、組合せ回路ＬＣとして、ラッチＬＡＴ０，ＬＡＴ１を入力とするＡＮＤ回路の場合、スキャンテスト時に、ライトデータＷＲＩＴＥ  ＤＡＴＡ＝‘１’に設定すると、ＡＮＤ回路の出力信号は‘１’となり、ライトデータＷＲＩＴＥ  ＤＡＴＡ＝‘０’に設定すると、ＡＮＤ回路の出力信号は‘０’となる。しかし、ＡＮＤ回路の入力信号＝‘１，０’および‘０，１’の組合せのテストを行うことができないため、この組合せの故障検出を行うことができない。
【００１４】
また、セレクタＳＥＬでは、アドレス信号ＡＤＤＲ１，ＡＤＤＲ０の値を変化させることによって、ラッチＬＡＴ０〜ＬＡＴ３のうちの１つの出力信号を選択的に出力させることができる。しかし、ラッチＬＡＴ０〜ＬＡＴ３の出力信号は全て‘０’または全て‘１’であるため、これ以外の組合せの故障を検出することができない。そのため、データ入力端子が共通のデータラインに接続された複数のラッチを含む回路は、スキャンフリップフロップを使用した回路と比べて故障検出率が低下する。
【００１５】
なお、本発明に関連性のある従来技術としては、例えば特許文献１がある。特許文献１には、例えば複数の論理回路と、各論理回路の入力に個別的に接続された複数の入力側パルスラッチと、各入力側パルスラッチの入力に個別的に接続され、かつ相互にスキャンチェーン接続された複数の入力側のフリップフロップとを備える半導体集積回路が開示されている。しかし、特許文献１では、ラッチの個数と同じ個数のスキャンフリップフロップが必要であるため、その回路規模が大幅に増大する。
【００１６】
【特許文献１】特開２００３−２５５０２５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明の目的は、前記従来技術に基づく問題点を解消し、回路規模の増大を招くことなく、複数のラッチを含む回路の故障検出率を向上させることができるスキャンテスト回路を提供することにある。
【課題を解決するための手段】
【００１８】
上記目的を達成するために、本発明は、データ入力端子がデータラインに接続された複数のラッチを含む回路に適用されるスキャンテスト回路であって、
スキャンテスト時にスキャンチェーンが構成される制御用フリップフロップと、通常動作時には、前記データラインを介して供給されるデータを出力し、前記スキャンテスト時には、前記スキャンチェーンを介して前記制御用フリップフロップに設定されるデータを出力して、前記複数のラッチのデータ入力端子に供給する第１の制御用ゲート回路と、前記スキャンテスト時に前記複数のラッチのデータ入力端子とデータ出力端子との間をスルー状態に設定する第２の制御用ゲート回路とを備え、
前記複数のラッチは、少なくとも２つのグループに分割され、各々の前記グループに含まれる複数のラッチに対して前記制御用フリップフロップが１つずつ設けられていることを特徴とするスキャンテスト回路を提供するものである。
ここで、前記スキャンテスト回路は、データ入力端子が共通のデータラインに接続された複数のラッチを含む回路に適用されることが望ましい。
【発明の効果】
【００１９】
本発明のスキャンテスト回路によれば、全てのラッチをスキャンフリップフロップに変更した場合に近い、高い故障検出率を得ることができるにも関わらず、回路増加は１／３程度に抑えることができるため、従来よりもチップ面積および消費電力の増大を抑えることができる。
【発明を実施するための最良の形態】
【００２０】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のスキャンテスト回路を詳細に説明する。
【００２１】
図１は、本発明のスキャンテスト回路の一実施形態の構成概略図である。同図に示すスキャンテスト回路は、一例としてデータ入力端子が共通のデータラインに接続された９個のラッチＬＡＴ１〜ＬＡＴ９に対して本発明を適用したもので、スキャンテスト時にスキャンチェーンが構成される３個の制御用フリップフロップＣＴＬ  ＦＦ１〜ＣＴＬ  ＦＦ３と、３個の制御用ＡＮＤ回路ＣＴＬ  ＡＮＤ１〜ＣＴＬ  ＡＮＤ３と、９個のＯＲ回路ＯＲ１〜ＯＲ９と、９個のＡＮＤ回路ＡＮＤ１〜ＡＮＤ９とを備えている。
【００２２】
制御用フリップフロップＣＴＬ  ＦＦ１〜ＣＴＬ  ＦＦ３は、従来公知の構成のスキャンフリップフロップであり、スキャンテスト時にはスキャンチェーンとして動作するように構成されている。制御用フリップフロップＣＴＬ  ＦＦ１〜ＣＴＬ  ＦＦ３の出力端子Ｑは、それぞれ対応する制御用ＡＮＤ回路ＣＴＬ  ＡＮＤ１〜ＣＴＬ  ＡＮＤ３の一方の入力端子に接続されている。
【００２３】
制御用ＡＮＤ回路ＣＴＬ  ＡＮＤ１〜ＣＴＬ  ＡＮＤ３の他方の入力端子には、スキャンモード信号ＳＣＡＮ  ＭＯＤＥが共通に接続されている。制御用ＡＮＤ回路ＣＴＬ  ＡＮＤ１の出力端子は、ＯＲ回路ＯＲ３，ＯＲ６，ＯＲ９の一方の入力端子に接続され、同様に制御用ＡＮＤ回路ＣＴＬ  ＡＮＤ２の出力端子は、ＯＲ回路ＯＲ２，ＯＲ５，ＯＲ８の一方の入力端子に接続され、制御用ＡＮＤ回路ＣＴＬ  ＡＮＤ３の出力端子は、ＯＲ回路ＯＲ１，ＯＲ４，ＯＲ７の一方の入力端子に接続されている。
【００２４】
ＯＲ回路ＯＲ１〜ＯＲ９の出力端子は、それぞれ対応するラッチＬＡＴ１〜ＬＡＴ９のデータ入力端子Ｄに接続されている。また、ＡＮＤ回路ＡＮＤ１〜ＡＮＤ９の一方の入力端子（反転入力端子）には、スキャンモード信号ＳＣＡＮ  ＭＯＤＥが共通に接続され、その出力端子は、それぞれ対応するラッチＬＡＴ１〜ＬＡＴ９のゲート入力端子（反転入力端子）ＧＢに接続されている。
【００２５】
なお、ＯＲ回路ＯＲ１〜ＯＲ９の他方の入力端子には、本実施例の場合には、共通のデータライン（例えば、図２に示すラッチＬＡＴ０〜ＬＡＴ３のゲート入力端子ＧＢに共通に接続されているデータラインに相当するデータライン）が接続されている。また、ＡＮＤ回路ＡＮＤ１〜ＡＮＤ９の他方の入力端子には、それぞれ対応するラッチＬＡＴ１〜ＬＡＴ９のゲート入力端子に入力されるゲートイネーブル信号（例えば、図２に示すＯＲ回路ＯＲ０〜ＯＲ３の出力信号に相当する信号）が接続されている。
【００２６】
以下、図１に示す回路の動作を説明する。
【００２７】
通常動作時には、スキャンモード信号ＳＣＡＮ  ＭＯＤＥがローレベルとされる。この場合、制御用ＡＮＤ回路ＣＴＬ  ＡＮＤ１〜ＣＴＬ  ＡＮＤ３の出力信号は全てローレベルとなり、ラッチＬＡＴ１〜ＬＡＴ９のデータ入力端子Ｄには、それぞれのデータラインからそれぞれＯＲ回路ＯＲ１〜ＯＲ９を介して供給されるデータが入力される。また、ラッチＬＡＴ１〜ＬＡＴ９のゲート入力端子ＧＢには、それぞれＡＮＤ回路ＡＮＤ１〜ＡＮＤ９を介してそれぞれのゲートイネーブル信号が入力される。
【００２８】
従って、通常動作時には、図１に示す回路は、実質的にラッチＬＡＴ１〜ＬＡＴ９のみの回路と等価に動作する。すなわち、ゲートイネーブル信号として、ライトを意味するローレベルのパルスが与えられると、そのパルスの立ち上がりの時点でデータ入力端子Ｄに入力されているデータがラッチされ確定する。
【００２９】
一方、スキャンテスト時には、スキャンモード信号ＳＣＡＮ  ＭＯＤＥがハイレベルとされる。この状態では、ＡＮＤ回路ＡＮＤ１〜ＡＮＤ９の出力信号は全てローレベルとなり、ラッチＬＡＴ１〜ＬＡＴ９は、データ入力端子Ｄとデータ出力端子Ｑとの間がスルー状態となる。また、制御用フリップフロップＣＴＬ  ＦＦ１〜ＣＴＬ  ＦＦ３はスキャンチェーンとして動作するように構成され、ラッチＬＡＴ１〜ＬＡＴ９のデータ入力端子Ｄに供給するためのテストデータが設定される。
【００３０】
制御用フリップフロップＣＴＬ  ＦＦ１のデータ出力端子Ｑから出力されるテストデータは、制御用ＡＮＤ回路ＡＮＤ１を介し、さらにＯＲ回路ＯＲ３，ＯＲ６，ＯＲ９を介してラッチＬＡＴ３，ＬＡＴ６，ＬＡＴ９のデータ入力端子Ｄに入力される。この場合、ＯＲ回路ＯＲ１〜ＯＲ９の他方の入力端子、すなわち共通のデータラインを介して供給されるデータがローレベルとされた場合、ＯＲ回路ＯＲ１〜ＯＲ９は、バッファと等価に扱うことができる。
【００３１】
同様に、制御用フリップフロップＣＴＬ  ＦＦ２のデータ出力端子Ｑから出力されるテストデータは、制御用ＡＮＤ回路ＡＮＤ２を介し、さらにＯＲ回路ＯＲ２，ＯＲ５，ＯＲ８を介してラッチＬＡＴ２，ＬＡＴ５，ＬＡＴ８のデータ入力端子Ｄに入力され、制御用フリップフロップＣＴＬ  ＦＦ３のデータ出力端子Ｑから出力されるテストデータは、制御用ＡＮＤ回路ＡＮＤ３を介し、さらにＯＲ回路ＯＲ１，ＯＲ４，ＯＲ７を介してラッチＬＡＴ１，ＬＡＴ４，ＬＡＴ７のデータ入力端子Ｄに入力される。
【００３２】
従って、スキャンテスト時には、スキャンチェーンを介して制御用フリップフロップＣＴＬ  ＦＦ１〜ＣＴＬ  ＦＦ３に適宜テストデータを設定することにより、第１のグループに含まれるラッチＬＡＴ１，ＬＡＴ４，ＬＡＴ７、第２のグループに含まれるラッチＬＡＴ２，ＬＡＴ５，ＬＡＴ８、および第３のグループに含まれるラッチＬＡＴ３，ＬＡＴ６，ＬＡＴ９について、それぞれのグループ毎に異なるデータを供給することができる。
【００３３】
これにより、複数のラッチの出力信号に応じて動作する演算回路や、セレクタのように、複数のラッチの出力信号を選択的に出力する場合等において、故障検出率を大幅に向上させることが可能になる。例えば、ラッチＬＡＴ１，ＬＡＴ２，ＬＡＴ３の出力信号を入力とするＡＮＤ回路において、その入力の組合せを自在に変えることができるため、その故障検出率を向上させることができる。
【００３４】
また、本実施例の場合には、ラッチＬＡＴ１〜９のデータ入力端子が共通のデータラインに接続されているとして説明してきた。しかし、図１の回路において、ラッチＬＡＴ１〜３，４〜６，７〜９毎にそれぞれが共通のデータラインに接続されている場合であっても本発明は適用可能であり、故障検出率を大幅に向上することができる。本発明のスキャンテスト回路の回路規模は、ラッチの総数と、制御用フリップフロップ１つで制御するラッチの個数によって決定される。例えば、図１に示すスキャンテスト回路の場合、スキャンテスト回路のゲート数＝｛（ＯＲ回路のゲート数＋ＡＮＤ回路のゲート数）×ラッチの総数｝＋｛（制御用フリップフロップのゲート数＋制御用ＡＮＤ回路のゲート数）×（ラッチの総数／制御用フリップフロップ１つが制御するラッチの数）｝によって決定される。
【００３５】
ここで、２２９６１個のラッチを含む回路に対して、従来のスキャンテスト回路を適用した場合、さらに全てのラッチをスキャンフリップフロップに変更した場合、本発明のスキャンテスト回路を適用した場合について実際に比較検証を行った結果を示す。
【００３６】
例えば、図２に示すような従来のスキャンテスト回路の場合、ゲート数は９１０Ｋゲート、故障検出率は８５．３２％であった。また、従来のスキャンテスト回路において、さらに全てのラッチをスキャンフリップフロップに変更した場合、ゲート数は１０６０Ｋゲート、故障検出率は９５．３０％となった。これに対し、図１に示すような本発明を適用したスキャンテスト回路の場合、ゲート数は９５７Ｋゲート、故障検出率は９４．８７％となった。
【００３７】
この結果から明らかなように、本発明のスキャンテスト回路は、全てのラッチをスキャンフリップフロップに変更した場合に近い、高い故障検出率を得ることができるにも関わらず、回路増加は１／３程度に抑えることができる。従って、従来よりもチップ面積および消費電力の増大を抑えることができる。また、本発明のスキャンテスト回路は、特殊なセルライブラリは不要であり、スキャン化ツールおよびＡＴＰＧ（自動テストパターン生成）ツール等での特殊な設定も不要であり、既存の回路構成によらず適用可能である。
【００３８】
なお、本発明を適用するラッチの個数は何ら限定されないし、そのゲート入力端子ＧＢも任意の極性のものが利用可能である。また、例えば図１に示す制御用ＡＮＤ回路、ＯＲ回路、およびＡＮＤ回路は、必要な論理や信号の極性等に応じて適宜他のゲート回路を使用することが可能である。また、制御用フリップフロップ（グループ）の個数や、１つの制御用フリップフロップで制御するラッチの個数も何ら制限されず、対象となる複数のラッチを、各々複数のラッチを含む複数のグループに分割し、各々のグループに含まれる複数のラッチをそれぞれ１つの制御用フリップフロップで制御するように構成すればよい。
【００３９】
１つの制御用フリップフロップが制御する複数のラッチは、例えばランダムに決定してもよいし、あるいは複数のラッチの出力信号に基づいて動作する回路（以下、後段回路という）がある場合、この後段回路で使用する複数の出力信号に対応する複数のラッチを別々のグループに分けるように決定してもよい。
【００４０】
後段回路の故障検出率を向上させるためには、後段回路が使用する複数のラッチの出力信号を任意の組合せで変化させることができることが望ましい。従って、前述のように、後段回路が使用する複数のラッチをそれぞれ別々のグループとするのが最も好ましいが、ランダムにグループ分けを行うことによって、複数の後段回路で使用する複数のラッチの出力信号のうち少なくとも一部は別のグループに分けられるため、従来のスキャンテスト回路よりも確実に故障検出率を向上させることができる。
【００４１】
なお、本発明のスキャンテスト回路は、データ入力端子が共通のデータラインに接続されていない複数のラッチを含む回路に対しても同様に適用可能である。データ入力端子が共通のデータラインに接続されていないラッチは、そのゲート入力端子を固定し、データ入力端子とデータ出力端子との間をスルー状態に設定すれば、その前後の回路の故障検出を行うことができるが、本発明を適用して任意のデータをラッチに供給可能に構成することにより、ラッチの出力を入力とする回路の可制御性と可観測性を高めることができる。
【００４２】
本発明は、基本的に以上のようなものである。
以上、本発明のスキャンテスト回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００４３】
【図１】本発明のスキャンテスト回路の一実施形態の構成概略図である。
【図２】ラッチを使用したレジスタ回路の一例の構成概略図である。
【符号の説明】
【００４４】
ＬＡＴ１〜ＬＡＴ９  ラッチ
ＣＴＬ  ＦＦ１〜ＣＴＬ  ＦＦ３  制御用フリップフロップ
ＣＴＬ  ＡＮＤ１〜ＣＴＬ  ＡＮＤ３  制御用ＡＮＤ回路
ＯＲ１〜ＯＲ９  ＯＲ回路
ＡＮＤ１〜ＡＮＤ９  ＡＮＤ回路
ＡＤＲ１  ＲＥＧ，ＡＤＲ０  ＲＥＧ  アドレスレジスタ
ＮＷＥ  ＲＥＧ  ライトイネーブルレジスタ
ＷＤＡＴＡ  ＲＥＧ  ライトデータレジスタ
ＡＤＥＣ  アドレスデコーダ
ＯＲ０〜ＯＲ３  ＯＲ回路
ＡＮＤ０〜ＡＮＤ３  ＡＮＤ回路
ＬＡＴ０〜ＬＡＴ３  ラッチ
ＬＣ  組合せ回路
ＳＥＬ  セレクタ
ＲＤＡＴＡ  ＲＥＧ  リードデータレジスタ
【図１】
2005148837.tif 000003
【図２】
2005148837.tif 000004