(57)【要約】【課題】  工程ステップ数を低減できるフラッシュメモリ素子の製造方法を提供すること。【解決手段】  高電圧領域及び低電圧領域が画定される半導体基板上にゲート電極パターンを形成する段階と、前記高電圧領域及び低電圧領域が同時に露出されるようにマスクパターンを形成した後第１イオン注入工程を行なうことにより、高電圧領域の接合領域及び低電圧領域の接合領域を同時に形成する段階と、前記高電圧領域及び低電圧領域を同時に露出させるマスクパターンを除去し、前記形成されたゲート電極パターンにスペーサを各々形成する段階と、前記高電圧領域及び低電圧領域が同時に露出されるようにマスクパターンを再形成した後第２イオン注入工程を行なうことにより、前記高電圧領域の接合領域及び低電圧領域の接合領域の各々にＬＤＤ領域を同時に形成する段階と、前記結果物の全面に層間絶縁膜を形成した後、前記高電圧領域及び低電圧領域のＬＤＤ領域と接触するコンタクトプラグを形成する段階とを備える。【選択図】図７
2005183914.tif 000002
【特許請求の範囲】
【請求項１】
高電圧領域及び低電圧領域が画定される半導体基板上にゲート電極パターンを形成する段階と、
前記高電圧領域及び低電圧領域が同時に露出されるようにマスクパターンを形成した後、第１イオン注入工程を行なうことにより、高電圧領域の接合領域及び低電圧領域の接合領域を同時に形成する段階と、
前記高電圧領域及び低電圧領域を同時に露出させるマスクパターンを除去し、前記形成されたゲート電極パターンにスペーサを各々形成する段階と、
前記高電圧領域及び低電圧領域が同時に露出されるようにマスクパターンを再形成した後、第２イオン注入工程を行なうことにより、前記高電圧領域の接合領域及び低電圧領域の接合領域の各々にＬＤＤ領域を同時に形成する段階と、
前記結果物の全面に層間絶縁膜を形成した後、前記高電圧領域及び低電圧領域のＬＤＤ領域と接触するコンタクトプラグを形成する段階と
を備えることを特徴とするフラッシュメモリ素子の製造方法。
【請求項２】
前記第１イオン注入工程は、
燐(Ｐ）イオン注入工程と砒素(Ａｓ)イオン注入工程を各々行うことを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項３】
前記第２イオン注入工程は、
砒素(Ａｓ)イオン注入工程を行うことを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子の製造方法に関し、さらに詳細には低電圧領域及び高電圧領域が備えられたフラッシュメモリ素子の製造方法に関する。
【背景技術】
【０００２】
従来技術に係るフラッシュメモリ素子の製造方法を説明するための断面を図１ないし図４に示しており、これを参照して説明すれば以下のようである。
【０００３】
図１を参照すれば、半導体基板１０に素子分離膜１２及びゲート電極パターン１４を形成する。この半導体基板１０には低電圧領域ＬＶＲと高電圧領域ＨＶＲとに画定されている。
【０００４】
次いで、前記半導体基板１０の低電圧領域ＬＶＲにフォトレジストパターンを形成してマスキングした後、イオン注入工程を行なって露出された高電圧領域ＨＶＲに第１接合領域１６を形成する。
【０００５】
図２を参照すれば、前記結果物の低電圧領域ＬＶＲに形成されたフォトレジストパターンを除去し、高電圧領域ＨＶＲにフォトレジストパターンを形成してマスキングした後、イオン注入工程を行なって露出された低電圧領域ＬＶＲに第２接合領域１８を形成する。次いで、前記高電圧領域に形成されたフォトレジストパターン(図示せず）を除去する。
【０００６】
図３を参照すれば、前記高電圧領域ＨＶＲ及び低電圧領域ＬＶＲに各々備えられたゲート電極パターン１４の側壁にスペーサ２０を形成する。次いで、前記高電圧領域ＨＶＲにフォトレジストパターンを形成してマスキングした後、低電圧領域ＬＶＲに露出されたゲート電極パターン１４及びスペーサ２０をイオン注入マスクとしてイオン注入工程を行なって、低電圧領域ＬＶＲの第２接合領域１８にＬＤＤ(Ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ)領域２２を形成する。
【０００７】
図４を参照すれば、前記結果物の全面に層間絶縁膜２４を形成し、前記高電圧領域ＨＶＲ及び低電圧領域ＬＶＲに形成された各々の接合領域１６、１８等の所定領域を露出するコンタクト孔を各々形成する。このコンタクト孔の中で高電圧領域に形成されたコンタクト孔のみが露出されるようにフォトレジストパターンを形成した後、前記結果物の全面にイオン注入工程を行うと、高電圧領域ＨＶＲで露出された第１接合領域１６のみにイオンが注入２６される。
【０００８】
次いで、前記形成された結果物に金属物質を形成して低電圧領域及び高電圧領域各々にコンタクトプラグ２８を形成することによりこの工程を完了する。
【０００９】
上述したように、フラッシュメモリ素子の接合領域の形成工程は、高電圧領域及び低電圧領域の各々に接合領域を形成することにより、マスキング工程の増加などをもたらすようになって、工程ステップ数が増加するという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、上述した問題点に鑑みてなされたものであって、その目的とするところは、工程ステップ数を低減できるフラッシュメモリ素子の製造方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明は、前記目的を達成するため、高電圧領域及び低電圧領域が画定される半導体基板上にゲート電極パターンを形成する段階と、前記高電圧領域及び低電圧領域が同時に露出されるようにマスクパターンを形成した後第１イオン注入工程を行なうことにより、高電圧領域の接合領域及び低電圧領域の接合領域を同時に形成する段階と、前記高電圧領域及び低電圧領域を同時に露出させるマスクパターンを除去し、前記形成されたゲート電極パターンにスペーサを各々形成する段階と、前記高電圧領域及び低電圧領域が同時に露出されるようにマスクパターンを再形成した後第２イオン注入工程を行なうことにより、前記高電圧領域の接合領域及び低電圧領域の接合領域の各々にＬＤＤ領域を同時に形成する段階と、前記結果物の全面に層間絶縁膜を形成した後、前記高電圧領域及び低電圧領域のＬＤＤ領域と接触するコンタクトプラグを形成する段階とを備える。
【００１２】
前記第１イオン注入工程は、燐(Ｐ）イオン注入工程と砒素(Ａｓ)イオン注入工程を各々行うことが好ましい。
【００１３】
好ましくは、前記第２イオン注入工程は、砒素(Ａｓ)イオン注入工程を行う。
【発明の効果】
【００１４】
以上、説明したように、本発明によれば、高電圧領域及び低電圧領域の接合領域を同時に形成することにより、工程ステップ数を低減できる効果がある。
【課題を解決するための最良の形態】
【００１５】
以下、添付する図面を参照して本発明の実施の形態を詳細に説明する。
【００１６】
しかし、本発明は以下に開示する実施の形態に限定されるものでなく、互いに異なる多様な形態に具現でき、但し本実施の形態は本発明の開示が完全になるように通常の知識を有した者に発明の範疇を完全に知らせるために提供されるものである。
【００１７】
また、ある膜が他の膜、または半導体基板の上にある、または接触していると記載されている場合に、前記ある膜は前記の他の膜または半導体基板に直接接触して存在でき、またはその間に第３の膜が介在されることもできる。
【００１８】
図５ないし図７は、本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【００１９】
図５を参照すれば、半導体基板３０の所定の領域に素子分離膜３２及びゲート電極パターン３４を形成する。
【００２０】
前記素子分離膜３２は、ＳＴＩ工程などにより形成でき、ゲート電極パターン３４は、ゲート酸化膜及びゲート電極用ポリシリコン膜を順に形成した後パターンニングして形成できる。
【００２１】
前記半導体基板３０にはセル及び低電圧領域ＬＶＲと高電圧領域ＨＶＲとに画定されている。
【００２２】
次いで、半導体基板３０の高電圧領域ＨＶＲと低電圧領域ＬＶＲとが同時に露出されるようにフォトレジストパターン(図示せず）を形成し、このフォトレジストパターン(図示せず)及びゲート電極パターン３４をイオン注入マスクとしてイオン注入することにより、高電圧領域の接合領域３６ｂ及び低電圧領域の接合領域３６ａを各々形成する。
【００２３】
前記高電圧領域ＨＶＲ及び低電圧領域ＬＶＲには一回のイオン注入工程により高電圧領域の接合領域３６ｂ及び低電圧領域の接合領域３６ａを同時に形成する。すなわち、従来技術で述べたように、高電圧領域のマスキング(ｍａｓｋｉｎｇ)とイオン注入工程とにより低電圧領域にのみ接合領域を形成し、低電圧領域のマスキングとイオン注入工程とにより高電圧領域にのみ接合領域を形成するように、複数の工程により各領域に接合領域を形成するのに対し、本発明では高電圧領域及び低電圧領域を同時に露出して一回のイオン注入工程により各領域の接合領域を形成するので、工程段階が縮小される。
【００２４】
一方、前記イオン注入工程時注入されるイオンは燐(Ｐ）と砒素(Ａｓ)であるが、これらは各々のイオン注入工程により行われる。
【００２５】
前記２回のイオン注入工程により形成された接合領域により効果的なゲート電極の長さ(ｅｆｆｅｃｔｉｖｅ Ｇａｔｅ ｌｅｎｇｔｈ)が増加され、これによってゲート電極の長さも縮めることができる。
【００２６】
図６を参照すれば、前記結果物の高電圧領域ＨＶＲ及び低電圧領域ＬＶＲを露出するフォトレジストパターン(図示せず）を除去し、高電圧領域ＨＶＲ及び低電圧領域ＬＶＲの各々に形成されたゲート電極パターン３４等の側壁にスペーサ３８を形成する。
【００２７】
前記スペーサ３８及びゲート電極パターン３４をイオン注入マスクとしてイオン注入して、高電圧領域ＨＶＲの接合領域３６ｂ及び低電圧領域ＬＶＲの接合領域３６ａの各々に同時に高電圧領域のＬＤＤ領域４０ｂ及び低電圧領域のＬＤＤ領域４０ａを各々形成する。
【００２８】
前記高電圧領域のＬＤＤ領域４０ｂ及び低電圧領域のＬＤＤ領域４０ａ、また前記高電圧領域の接合領域３６ｂ及び低電圧領域の接合領域３６ａの形成のように、高電圧領域ＨＶＲ及び低電圧領域ＬＶＲに同時に形成される。
【００２９】
前記イオン注入工程の際注入されるイオンは砒素(Ａｓ)である。
【００３０】
図７を参照すれば、前記高電圧領域のＬＤＤ領域４０ｂ及び低電圧領域のＬＤＤ領域４０ａが形成された結果物の全面に層間絶縁膜４２を形成し、前記ＬＤＤ領域４０ａ、４０ｂが露出されるようにパターンニングしてコンタクト孔を形成し、このコンタクト孔に導電物質を埋め込んでコンタクトプラグ４４を形成することにより、この工程を完了する。
【００３１】
これは従来技術の高電圧領域ＨＶＲのコンタクト孔のみを露出させて第１接合領域１６にのみイオンを注入することにより、コンタクト孔の形成後の接合領域の濃度減少を防止するのに対し、高電圧領域及び低電圧領域を同時に露出して各領域ごとにＬＤＤ領域を形成することにより、別のマスキング工程の追加なしに前記コンタクト孔の形成後の接合領域の濃度減少を防止できるという効果を有する。
【００３２】
図８は、従来技術に係る接合領域で測定された特性と本発明に係る接合領域で測定された特性を比較した図表である。
【００３３】
図８を参照すれば、従来技術及び本発明に提示されたＥＤＲは接合領域の特性基準値であり、従来技術及び本発明に提示されたシミュレーション結果Ｓｉｍは形成された接合領域での測定値であるから、これら各々でＥＤＲとシミュレーション結果とを比較して生じた誤差を示している。
【００３４】
したがって、従来技術での誤差範囲と本発明での誤差範囲とが大きくないため、本発明の接合領域の特性は従来技術の接合領域の特性と類似していると判断されるので、本発明に係る接合領域は工程段階の縮小により形成されながら同時に従来技術の接合領域特性と類似している。
【００３５】
本発明によれば、高電圧領域及び低電圧領域の接合領域を同時に形成することにより、工程ステップ数を低減できる。
【００３６】
尚、本発明は、上記した本実施の形態に限られるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更して実施することが可能である。
【図面の簡単な説明】
【００３７】
【図１】従来技術に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図２】従来技術に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図３】従来技術に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図４】従来技術に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図５】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図６】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図７】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図８】従来技術の接合領域の特性と本発明の接合領域の特性とを比較した図表である。
【符号の説明】
【００３８】
３０      半導体基板
３２      素子分離膜
３４      ゲート電極パターン
３６ａ、３６ｂ      接合領域
３８      スペーサ
４０ａ、４０ｂ      ＬＤＤ領域
４２      層間絶縁膜
４４      コンタクトプラグ
【図１】
2005183914.tif 000003
【図２】
2005183914.tif 000004
【図３】
2005183914.tif 000005
【図４】
2005183914.tif 000006
【図５】
2005183914.tif 000007
【図６】
2005183914.tif 000008
【図７】
2005183914.tif 000009
【図８】
2005183914.tif 000010