(57)【要約】【課題】  Ｐ型の半導体基板中にＰＮ接合分離領域が形成された半導体集積回路における寄生トランジスタの発生を低コストな構成で防止することのできる装置を提供すること。【解決手段】  Ｐ基板１０中にＰＮ接合分離領域が形成された半導体集積回路１１を含み、ＧＮＤ１とＧＮＤ２とが分離されたシステムにおける半導体集積回路１１の寄生トランジスタの発生を防止する装置であって、Ｐ基板１０の電位を、システム上での最低電位又は低電位側となるように切り替える基板電位切替手段（Ｐ基板端子１５に接続された抵抗２１、ショットキーダイオード２２）を装備する。【選択図】  図１
2005252044.tif 000002
【特許請求の範囲】
【請求項１】
Ｐ型の半導体基板中にＰＮ接合分離領域が形成された半導体集積回路を含み、複数のグ
ランド（ＧＮＤ）が分離されているシステムにおける前記半導体集積回路の寄生トランジ
スタの発生を防止する装置であって、                                              
前記半導体基板の電位を、前記システム上での最低電位又は低電位側となるように切り
替える基板電位切替手段を備えていることを特徴とする半導体集積回路の寄生トランジス
タ発生防止装置。
【請求項２】
前記システムが、前記半導体集積回路に接続された電位が安定した第１ＧＮＤと、負荷
等に接続された電位が変動しやすい第２ＧＮＤとが分離されているものであり、
前記基板電位切替手段が、前記半導体基板と前記第１ＧＮＤとの間に介装された抵抗素
子と、
前記半導体基板と前記第２ＧＮＤとの間に、該第２ＧＮＤ側を順方向にして介装された
前記半導体集積回路内の寄生トランジスタの動作電圧より低い動作電圧を有する整流素子
とを含んで構成されていることを特徴とする請求項１記載の半導体集積回路の寄生トラン
ジスタ発生防止装置。
【請求項３】
前記システムが、前記半導体集積回路に接続された電位が安定した第１ＧＮＤと、負荷
等に接続された電位が変動しやすい第２ＧＮＤとが分離されているものであり、
前記基板電位切替手段が、前記半導体基板と前記第１ＧＮＤとの間に、該第１ＧＮＤ側
を順方向にして介装された前記半導体集積回路内の寄生トランジスタの動作電圧より低い
動作電圧を有する整流素子と、
前記半導体基板と前記第２ＧＮＤとの間に介装された抵抗素子とを含んで構成されてい
ることを特徴とする請求項１記載の半導体集積回路の寄生トランジスタ発生防止装置。
【請求項４】
前記システムが、前記半導体集積回路に接続された電位が安定した第１ＧＮＤと、負荷
等に接続された電位が変動しやすい第２ＧＮＤとが分離されているものであり、
前記基板電位切替手段が、前記半導体基板と前記第１ＧＮＤとの間に、該第１ＧＮＤ側
を順方向にして介装された前記半導体集積回路内の寄生トランジスタの動作電圧より低い
動作電圧を有する整流素子と、
前記半導体基板と前記第２ＧＮＤとの間に、該第２ＧＮＤ側を順方向にして介装された
前記半導体集積回路内の寄生トランジスタの動作電圧より低い動作電圧を有する整流素子
とを含んで構成されていることを特徴とする請求項１記載の半導体集積回路の寄生トラン
ジスタ発生防止装置。
【請求項５】
前記半導体基板と前記第２ＧＮＤとの間に、前記整流素子と並列に抵抗素子が介装され
ていることを特徴とする請求項４記載の半導体集積回路の寄生トランジスタ発生防止装置
。
【請求項６】
前記システム中に前記第２ＧＮＤが複数ある場合、前記基板電位切替手段が、前記半導
体基板とこれら第２ＧＮＤとの間にそれぞれ前記整流素子が介装されているものであるこ
とを特徴とする請求項２又は請求項４記載の半導体集積回路の寄生トランジスタ発生防止
装置。
【請求項７】
前記システムが、前記半導体集積回路に接続された電位が安定した第１ＧＮＤと、負荷
等に接続された電位が変動しやすい第２ＧＮＤとが分離されているものであり、
前記基板電位切替手段が、前記半導体基板と前記第１ＧＮＤとの間に、該第１ＧＮＤ側
を順方向にして介装された前記半導体集積回路内の寄生トランジスタの動作電圧より低い
動作電圧を有する整流素子と、
前記半導体基板と前記第２ＧＮＤとの間に介装された容量素子とを含んで構成されてい
ることを特徴とする請求項１記載の半導体集積回路の寄生トランジスタ発生防止装置。
【請求項８】
前記基板電位切替手段が、前記半導体基板電位の負電位からの復帰が遅れるように時定
数が設定されているものであることを特徴とする請求項７記載の半導体集積回路の寄生ト
ランジスタ発生防止装置。
【請求項９】
前記システムが、前記半導体集積回路に接続された電位が安定した第１ＧＮＤと、負荷
等に接続された電位が変動しやすい第２ＧＮＤとが分離されているものであり、
前記基板電位切替手段が、前記第１ＧＮＤと前記第２ＧＮＤとの電位を比較する電位比
較手段と、
該電位比較手段によるこれらＧＮＤ電位の比較結果に基づいて、前記半導体基板の電位
を低電位側のＧＮＤ電位に切り替える切替手段とを含んで構成されていることを特徴とす
る請求項１記載の半導体集積回路の寄生トランジスタ発生防止装置。
【請求項１０】
前記電位比較手段が、ヒステリシス特性を有しているものであることを特徴とする請求
項９記載の半導体集積回路の寄生トランジスタ発生防止装置。
【請求項１１】
前記基板電位切替手段が、前記切替手段による切替時に前記半導体基板の電位が不定と
ならないように前記半導体基板と前記第１ＧＮＤとの間に電位安定化素子が介装されてい
るものであることを特徴とする請求項９又は請求項１０記載の半導体集積回路の寄生トラ
ンジスタ発生防止装置。
【請求項１２】
前記システムが、前記半導体集積回路に接続された電位が安定した第１ＧＮＤと、負荷
等に接続された電位が変動しやすい第２ＧＮＤとが分離されているものであり、
前記基板電位切替手段が、前記第１ＧＮＤと前記第２ＧＮＤとの電位を比較する電位比
較手段と、
該電位比較手段によるこれらＧＮＤ電位の比較結果に基づいて、前記半導体基板の電位
を所定電位に変動させる電位変動手段とを備えていることを特徴とする請求項１記載の半
導体集積回路の寄生トランジスタ発生防止装置。
【請求項１３】
前記基板電位切替手段が、前記半導体集積回路の耐圧を考慮した所定値以上の電位差が
生じる場合に、前記半導体基板の電位の切り替えを禁止する切替禁止手段を備えているこ
とを特徴とする請求項１２記載の半導体集積回路の寄生トランジスタ発生防止装置。
【請求項１４】
前記基板電位切替手段が、前記システムの動作モードの切り替えに基づいて、前記半導
体基板の電位を低電位となるＧＮＤ側に切り替えるものであることを特徴とする請求項１
記載の半導体集積回路の寄生トランジスタ発生防止装置。
【請求項１５】
Ｎ型の半導体基板中にＰＮ接合分離領域が形成された半導体集積回路を含み、複数の電
源が分離されているシステムにおける前記半導体集積回路の寄生トランジスタの発生を防
止する装置であって、                                                            
前記半導体基板の電位を、前記システム上での最高電位又は高電位側となるように切り
替える基板電位切替手段を備えていることを特徴とする半導体集積回路の寄生トランジス
タ発生防止装置。
【請求項１６】
Ｐ型の半導体基板中にＰＮ接合分離領域が形成された半導体集積回路を含み、複数のグ
ランド（ＧＮＤ）が分離されているシステムにおける前記半導体集積回路の寄生トランジ
スタの発生を防止する方法であって、
前記半導体基板の電位を、前記システム上での最低電位又は低電位側となるように切り
替えることを特徴とする半導体集積回路の寄生トランジスタ発生防止方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路の寄生トランジスタ発生防止装置、及び半導体集積回路の寄生
トランジスタ発生防止方法に関し、より詳細にはＰ型又はＮ型の半導体基板中にＰＮ接合
分離領域が形成された半導体集積回路の寄生トランジスタの発生を防止する装置及び方法
に関する。
【背景技術】
【０００２】
図２２は、ＰＮ接合分離技術により形成された半導体集積回路の部分断面図を示してい
る。Ｐ型の半導体基板（以下、Ｐ基板とも言う）５０にＰＮＰトランジスタＴｒ１とＮＰ
ＮトランジスタＴｒ２とがＰＮ接合分離により形成されている。
【０００３】
ＰＮ接合分離により形成された半導体集積回路は、Ｐ基板５０および分離Ｐ形領域を最
低電位に保持することによって、素子領域との間に形成されるＰＮ接合を逆バイアスして
電気的に分離している。通常、Ｐ基板５０の電位はＧＮＤ（接地電位０Ｖ）に固定されて
いるが、何らかの要因で半導体集積回路に負電圧が印加されると、素子分離が正常に機能
せず、Ｐ基板５０をベース、ＰＮＰトランジスタＴｒ１のベースをエミッタ、ＮＰＮトラ
ンジスタＴｒ２のコレクタをコレクタとする寄生トランジスタＴｒ３が発生し、隣接する
素子から電流が流れ込み、その結果回路が誤動作する危険性があることが知られている。
このような接合が絶縁された半導体集積回路の寄生トランジスタの発生を抑制する方法が
、例えば下記の特許文献１などに記載されている。
【０００４】
また、一般に大電流の負荷を駆動するシステムでは、負荷用グランドと、制御用グラン
ドとが分離されるようになっている。図２２は、従来の大電流の負荷を駆動するシステム
の要部を概略的に示した回路図である。
【０００５】
図中５１は、Ｐ型の半導体基板（Ｐ基板）５０上にＰＮ接合分離領域が構成されて各種
素子が形成された半導体集積回路を示しており、半導体集積回路５１は、負荷６３の駆動
信号を出力する駆動信号出力端子５２と、ＧＮＤ端子５３とを含んで構成されている。Ｇ
ＮＤ端子５３は、制御用グランド（以下ＧＮＤ１と記す）に接続されており、Ｐ基板５０
もＧＮＤ１に接続され、接地電位（０Ｖ）に固定されるようになっている。
【０００６】
半導体集積回路５１の駆動信号出力端子５２は、抵抗６１を介してＭＯＳトランジスタ
６２のゲートＧに接続されており、ＭＯＳトランジスタ６２のドレインＤは、負荷６３を
介して電源＋Ｂに接続されている。また、ＭＯＳトランジスタ６２のソースＳは負荷用グ
ランド（以下ＧＮＤ２と記す）に接続されており、ＧＮＤ１とＧＮＤ２との間にＧＮＤ２
側を順方向にしたショットキーダイオード６４が介装されている。
【０００７】
このような負荷駆動システムでは、ＧＮＤ２の電位が、負荷６３の状態（すなわち、Ｍ
ＯＳトランジスタ６２のオン／オフ）により変動しやすい（例えば、車両では±２Ｖ程度
変動する）ため、ＭＯＳトランジスタ６２のオフ時に半導体集積回路５１に負電位が入力
されやすく、その結果、半導体集積回路５１内で、上記説明したような寄生トランジスタ
Ｔｒ３が発生して、誤動作が発生する危険性がある。しかしながら、ショットキーダイオ
ード６４をＧＮＤ１とＧＮＤ２との間に外付けすることにより、図２４に示すように、Ｇ
ＮＤ２の電位が負電位になった場合でも、ＧＮＤ２の電位が、−ＶＦ（ＶＦ：ショットキ
ーダイオード６４の順方向降下電圧）以下に低下しないように、すなわち、電位差が寄生
トランジスタＴｒ３の動作レベルより小さくなるようにして、寄生トランジスタＴｒ３の
発生を防止している。
【０００８】
このように半導体集積回路５１内の寄生トランジスタＴｒ３の動作を防止するために、
ショットキーダイオード６４をＧＮＤ１とＧＮＤ２との間に外付けする方法は、比較的容
易ではあるが、ＧＮＤ１、２間の電位差を小さくするため、ショットキーダイオード６４
に数Ａ〜数１０Ａの電流が流せることが必要であり、必然的にショットキーダイオード６
４にパワー素子を使用しなければならず、部品コストが高くなるという問題があった。ま
た、パワー素子の発熱により、システム全体の雰囲気温度が上昇してしまうという問題も
あった。
【０００９】
また、半導体集積回路５１内での寄生トランジスタＴｒ３の発生を阻止する別の方法と
しては、寄生トランジスタＴｒ３が発生しない分離プロセス（誘電体分離技術など）によ
り半導体集積回路を形成する方法もあるが、構造的にＰＮ接合分離より複雑であるため、
プロセス価格が高く、製品単価も割高になるという問題があった。
【特許文献１】特開平１０−１７３１２８号公報
【発明の開示】
【課題を解決するための手段及びその効果】
【００１０】
本発明は上記課題に鑑みなされたものであって、Ｐ型又はＮ型の半導体基板中にＰＮ接
合分離領域が形成された半導体集積回路における寄生トランジスタの発生を低コストな構
成で防止することができる半導体集積回路の寄生トランジスタ発生防止装置及び寄生トラ
ンジスタ発生防止方法を提供することを目的としている。
【００１１】
上記目的を達成するために本発明に係る半導体集積回路の寄生トランジスタ発生防止装
置（１）は、Ｐ型の半導体基板中にＰＮ接合分離領域が形成された半導体集積回路を含み
、複数のグランド（ＧＮＤ）が分離されているシステムにおける前記半導体集積回路の寄
生トランジスタの発生を防止する装置であって、前記半導体基板の電位を、前記システム
上での最低電位又は低電位側となるように切り替える基板電位切替手段を備えていること
を特徴としている。
【００１２】
上記半導体集積回路の寄生トランジスタ発生防止装置（１）によれば、前記半導体基板
（Ｐ型）の電位が、前記複数のＧＮＤが分離されているシステム上での最低電位又は低電
位側となるように切り替えられるので、従来、接地電位０Ｖに固定されていたＰ型の半導
体基板の電位を、常に前記システム上での最低電位又は低電位側に切り替えて設定するこ
とができ、前記半導体集積回路における寄生トランジスタの発生を低コストな構成で防止
することができる。
【００１３】
また本発明に係る半導体集積回路の寄生トランジスタ発生防止装置（２）は、上記半導
体集積回路の寄生トランジスタ発生防止装置（１）において、前記システムが、前記半導
体集積回路に接続された電位が安定した第１ＧＮＤと、負荷等に接続された電位が変動し
やすい第２ＧＮＤとが分離されているものであり、前記基板電位切替手段が、前記半導体
基板と前記第１ＧＮＤとの間に介装された抵抗素子と、前記半導体基板と前記第２ＧＮＤ
との間に、該第２ＧＮＤ側を順方向にして介装された前記半導体集積回路内の寄生トラン
ジスタの動作電圧より低い動作電圧を有する整流素子とを含んで構成されていることを特
徴としている。
【００１４】
上記半導体集積回路の寄生トランジスタ発生防止装置（２）によれば、前記半導体基板
と前記第１ＧＮＤとの間に前記抵抗素子が介装されるとともに、前記半導体基板と前記第
２ＧＮＤとの間に前記整流素子が介装されるので、前記第１ＧＮＤの電位が、前記第２Ｇ
ＮＤの電位より低い場合は、前記整流素子が動作せず、前記半導体基板の電位は、電位の
安定な第１ＧＮＤが選択され、接地電位０Ｖに保つことができる。
【００１５】
一方、前記第２ＧＮＤの電位が、接地電位からさらに前記整流素子の動作電圧以上低下
した場合、前記第１ＧＮＤから前記抵抗素子と前記整流素子とを介して前記第２ＧＮＤ側
に電流が流れ出し、前記半導体基板の電位が、前記第２ＧＮＤの電位と前記整流素子の動
作電圧との和となり、前記半導体基板の電位を前記第２ＧＮＤ電位の変動に追従させて低
下させることができる。したがって、前記半導体基板の電位と前記半導体集積回路に入力
される負電位との差が、前記半導体集積回路内に発生する寄生トランジスタの動作電圧よ
りも小さく抑えられ、前記半導体集積回路における寄生トランジスタの発生を防止するこ
とができる。また、前記抵抗素子により前記整流素子に流れる電流値が制限されるため、
小型で安価な整流素子を採用することができ、部品コストを削減することができるととも
に、前記システムの発熱も抑えることができる。
【００１６】
また本発明に係る半導体集積回路の寄生トランジスタ発生防止装置（３）は、上記半導
体集積回路の寄生トランジスタ発生防止装置（１）において、前記システムが、前記半導
体集積回路に接続された電位が安定した第１ＧＮＤと、負荷等に接続された電位が変動し
やすい第２ＧＮＤとが分離されているものであり、前記基板電位切替手段が、前記半導体
基板と前記第１ＧＮＤとの間に、該第１ＧＮＤ側を順方向にして介装された前記半導体集
積回路内の寄生トランジスタの動作電圧より低い動作電圧を有する整流素子と、前記半導
体基板と前記第２ＧＮＤとの間に介装された抵抗素子とを含んで構成されていることを特
徴としている。
【００１７】
上記半導体集積回路の寄生トランジスタ発生防止装置（３）によれば、前記半導体基板
と前記第１ＧＮＤとの間に前記整流素子が介装されるとともに、前記半導体基板と前記第
２ＧＮＤとの間に前記抵抗素子が介装されているので、前記第２ＧＮＤの電位が、前記整
流素子の動作電圧以上である場合、前記半導体基板の電位は、前記整流素子の動作電圧に
保持することができる。一方、前記第２ＧＮＤの電位が、前記整流素子の動作電圧より低
下した場合は、前記整流素子が動作せず、前記半導体基板は、前記抵抗素子を介して前記
第２ＧＮＤ側に接続され、前記第２ＧＮＤの電位の低下に追従させて、前記半導体基板の
電位を低下させることができる。したがって、上記半導体集積回路の寄生トランジスタ発
生防止装置（２）と同様な効果を得ることができ、前記半導体集積回路における寄生トラ
ンジスタの発生を防止することができる。
【００１８】
また本発明に係る半導体集積回路の寄生トランジスタ発生防止装置（４）は、上記半導
体集積回路の寄生トランジスタ発生防止装置（１）において、前記システムが、前記半導
体集積回路に接続された電位が安定した第１ＧＮＤと、負荷等に接続された電位が変動し
やすい第２ＧＮＤとが分離されているものであり、前記基板電位切替手段が、前記半導体
基板と前記第１ＧＮＤとの間に、該第１ＧＮＤ側を順方向にして介装された前記半導体集
積回路内の寄生トランジスタの動作電圧より低い動作電圧を有する整流素子と、前記半導
体基板と前記第２ＧＮＤとの間に、該第２ＧＮＤ側を順方向にして介装された前記半導体
集積回路内の寄生トランジスタの動作電圧より低い動作電圧を有する整流素子とを含んで
構成されていることを特徴としている。
【００１９】
上記半導体集積回路の寄生トランジスタ発生防止装置（４）によれば、前記半導体基板
と前記第１ＧＮＤとの間に前記整流素子が介装されるとともに、前記半導体基板と前記第
２ＧＮＤとの間に前記整流素子が介装されるので、前記第２ＧＮＤの電位が０Ｖ以上の場
合は、前記半導体基板の電位は、前記第１ＧＮＤ側の前記整流素子の動作電圧値に保持す
ることができる。一方、前記第２ＧＮＤ電位が０Ｖより低下した場合は、前記半導体基板
の電位は、前記第２ＧＮＤの電位と前記整流素子の動作電圧との和となり、前記半導体基
板の電位を前記第２ＧＮＤの電位の変動に追従させて低下させることができる。したがっ
て、前記半導体集積回路における寄生トランジスタの発生を防止することができる。
【００２０】
また本発明に係る半導体集積回路の寄生トランジスタ発生防止装置（５）は、上記半導
体集積回路の寄生トランジスタ発生防止装置（４）において、前記半導体基板と前記第２
ＧＮＤとの間に、前記整流素子と並列に抵抗素子が介装されていることを特徴としている
。
【００２１】
上記半導体集積回路の寄生トランジスタ発生防止装置（５）によれば、前記半導体基板
と第２ＧＮＤとの間に、前記整流素子と並列に抵抗素子（抵抗値が大きい方が好ましい）
が介装されることにより、前記第２ＧＮＤの電位が急激に変動したとしても、前記抵抗素
子に流れる電流を少なくして、前記整流素子の方に電流を流れやすくすることにより、前
記半導体基板の電位の切り替えをより早く行うことができる。
【００２２】
また本発明に係る半導体集積回路の寄生トランジスタ発生防止装置（６）は、上記半導
体集積回路の寄生トランジスタ発生防止装置（２）又は（４）において、前記システム中
に前記第２ＧＮＤが複数ある場合、前記基板電位切替手段が、前記半導体基板とこれら第
２ＧＮＤとの間にそれぞれ前記整流素子が介装されているものであることを特徴としてい
る。
【００２３】
上記半導体集積回路の寄生トランジスタ発生防止装置（６）によれば、前記システム中
に前記第２ＧＮＤが複数ある場合でも、前記半導体基板の電位を常に前記システム中の低
電位側に設定することができ、前記半導体集積回路における寄生トランジスタの発生を防
止することができる。
【００２４】
また本発明に係る半導体集積回路の寄生トランジスタ発生防止装置（７）は、上記半導
体集積回路の寄生トランジスタ発生防止装置（１）において、前記システムが、前記半導
体集積回路に接続された電位が安定した第１ＧＮＤと、負荷等に接続された電位が変動し
やすい第２ＧＮＤとが分離されているものであり、前記基板電位切替手段が、前記半導体
基板と前記第１ＧＮＤとの間に、該第１ＧＮＤ側を順方向にして介装された前記半導体集
積回路内の寄生トランジスタの動作電圧より低い動作電圧を有する整流素子と、前記半導
体基板と前記第２ＧＮＤとの間に介装された容量素子とを含んで構成されていることを特
徴としている。
【００２５】
上記半導体集積回路の寄生トランジスタ発生防止装置（７）によれば、前記半導体基板
と前記第１ＧＮＤとの間に前記整流素子が介装されるとともに、前記半導体基板と前記第
２ＧＮＤとの間に前記容量素子が介装されるので、前記第２ＧＮＤの負電位が、交流的に
変動する場合でも、前記第２ＧＮＤの負電位の変動と同じ振幅分の変動を前記半導体基板
の電位にも起こさせることができ、前記半導体基板の電位を前記第２ＧＮＤの負電位の変
動に追従させて低下させることができ、前記半導体集積回路における寄生トランジスタの
発生を防止することができる。また、前記容量素子により前記半導体集積回路の寄生トラ
ンジスタの対策を行うことができる。
【００２６】
また本発明に係る半導体集積回路の寄生トランジスタ発生防止装置（８）は、上記半導
体集積回路の寄生トランジスタ発生防止装置（７）において、前記基板電位切替手段が、
前記半導体基板電位の負電位からの復帰が遅れるように時定数が設定されているものであ
ることを特徴としている。
【００２７】
上記半導体集積回路の寄生トランジスタ発生防止装置（８）によれば、前記半導体基板
電位の負電位からの復帰が遅れるように時定数が設定されているので、前記半導体基板電
位の復帰を遅らせることにより、前記第２ＧＮＤとの電位差を調整して、前記半導体集積
回路内で寄生トランジスタが発生しない電位差に保つことができる。また、前記半導体基
板電位を安定させることができ、電位の急激な変動による前記半導体集積回路の誤動作を
防止することができる。
【００２８】
また本発明に係る半導体集積回路の寄生トランジスタ発生防止装置（９）は、上記半導
体集積回路の寄生トランジスタ発生防止装置（１）において、前記システムが、前記半導
体集積回路に接続された電位が安定した第１ＧＮＤと、負荷等に接続された電位が変動し
やすい第２ＧＮＤとが分離されているものであり、前記基板電位切替手段が、前記第１Ｇ
ＮＤと前記第２ＧＮＤとの電位を比較する電位比較手段と、該電位比較手段によるこれら
ＧＮＤ電位の比較結果に基づいて、前記半導体基板の電位を低電位側のＧＮＤに切り替え
る切替手段とを含んで構成されていることを特徴としている。
【００２９】
上記半導体集積回路の寄生トランジスタ発生防止装置（９）によれば、前記第１ＧＮＤ
と前記第２ＧＮＤとの電位が比較され、該比較結果に基づいて、前記半導体基板の電位が
低電位側のＧＮＤに切り替えられる。したがって、前記第２ＧＮＤの電位が接地電位０Ｖ
以上である場合、前記半導体基板の電位が前記第１ＧＮＤを選択するように切り替えられ
、一方、前記第２ＧＮＤの電位が接地電位０Ｖより低下した場合、前記半導体基板の電位
が前記第２ＧＮＤを選択するように切り替えられる。したがって、前記半導体基板の電位
を前記第２ＧＮＤの電位の変動に追従させることができ、前記半導体基板の電位をシステ
ム上の低電位側に切り替えることができ、前記半導体集積回路における寄生トランジスタ
の発生を防止することができる。
【００３０】
また本発明に係る半導体集積回路の寄生トランジスタ発生防止装置（１０）は、上記半
導体集積回路の寄生トランジスタ発生防止装置（９）において、前記電位比較手段が、ヒ
ステリシス特性を有しているものであることを特徴としている。
【００３１】
上記半導体集積回路の寄生トランジスタ発生防止装置（１０）によれば、前記電位比較
手段が、ヒステリシス特性を有しているものであるので、前記第２ＧＮＤの電位が、前記
第１ＧＮＤの電位付近を頻繁に変動する場合におけるチャタリングの発生を防止すること
ができ、基板電位の切り替え動作を安定させることができる。
【００３２】
また本発明に係る半導体集積回路の寄生トランジスタ発生防止装置（１１）は、上記半
導体集積回路の寄生トランジスタ発生防止装置（９）又は（１０）において、前記基板電
位切替手段が、前記切替手段による切替時に前記半導体基板の電位が不定とならないよう
に前記半導体基板と前記第１ＧＮＤとの間に電位安定化素子が介装されているものである
ことを特徴としている。
【００３３】
上記半導体集積回路の寄生トランジスタ発生防止装置（１１）によれば、前記切替手段
による切替時に前記半導体基板の電位が不定とならないように前記第１ＧＮＤとの間に電
位安定化素子が介装されているので、前記半導体基板のインピーダンスを前記切替手段に
よる切替時でも低くすることができ、該切替時における前記半導体集積回路の誤動作を防
止することができる。
【００３４】
また本発明に係る半導体集積回路の寄生トランジスタ発生防止装置（１２）は、上記半
導体集積回路の寄生トランジスタ発生防止装置（１）において、前記システムが、前記半
導体集積回路に接続された電位が安定した第１ＧＮＤと、負荷等に接続された電位が変動
しやすい第２ＧＮＤとが分離されているものであり、前記基板電位切替手段が、前記第１
ＧＮＤと前記第２ＧＮＤとの電位を比較する電位比較手段と、該電位比較手段によるこれ
らＧＮＤ電位の比較結果に基づいて、前記半導体基板の電位を所定電位に変動させる電位
変動手段とを備えていることを特徴としている。
【００３５】
上記半導体集積回路の寄生トランジスタ発生防止装置（１２）によれば、前記第１ＧＮ
Ｄと前記第２ＧＮＤとの電位が比較され、該比較結果に基づいて、前記半導体基板の電位
が所定電位に変動されるので、例えば、前記第２ＧＮＤの電位が、前記第１ＧＮＤの電位
より低下した場合に、前記半導体基板の電位を前記第２ＧＮＤの電位に対して十分低い所
定電位まで下げることができ、前記半導体基板の電位を前記システム上の最低電位に設定
することができる。
【００３６】
また本発明に係る半導体集積回路の寄生トランジスタ発生防止装置（１３）は、上記半
導体集積回路の寄生トランジスタ発生防止装置（１２）において、前記基板電位切替手段
が、前記半導体集積回路の耐圧を考慮した所定値以上の電位差が生じる場合に、前記半導
体基板の電位の切り替えを禁止する切替禁止手段を備えていることを特徴としている。
【００３７】
上記半導体集積回路の寄生トランジスタ発生防止装置（１３）によれば、前記半導体集
積回路の耐圧を考慮した所定値以上の電位差が生じる場合に、前記半導体基板の電位の切
り替えが禁止されるので、前記半導体基板の電位の切り替えを前記半導体集積回路の耐圧
内で行うことができ、異常なＧＮＤ電位差による前記半導体集積回路の破損を防止するこ
とができる。
【００３８】
また本発明に係る半導体集積回路の寄生トランジスタ発生防止装置（１４）は、上記半
導体集積回路の寄生トランジスタ発生防止装置（１）において、前記基板電位切替手段が
、前記システムの動作モードの切り替えに基づいて、前記半導体基板の電位を、低電位と
なるＧＮＤ側に切り替えるものであることを特徴としている。
【００３９】
上記半導体集積回路の寄生トランジスタ発生防止装置（１４）によれば、前記システム
の動作モードの切り替えに基づいて、前記半導体基板の電位が、低電位となるＧＮＤ側に
切り替えられるので、前記システム上での各ＧＮＤ電位を直接監視しなくても、前記動作
モードの切り替えに基づいて、前記半導体基板の電位を適切なタイミングで低電位側に切
り替えることにより、前記半導体集積回路における寄生トランジスタの発生を防止するこ
とができる。
【００４０】
また本発明に係る半導体集積回路の寄生トランジスタ発生防止装置（１５）は、Ｎ型の
半導体基板中にＰＮ接合分離領域が形成された半導体集積回路を含み、複数の電源が分離
されているシステムにおける前記半導体集積回路の寄生トランジスタの発生を防止する装
置であって、前記半導体基板の電位を、前記システム上での最高電位又は高電位側となる
ように切り替える基板電位切替手段を備えていることを特徴としている。
【００４１】
上記半導体集積回路の寄生トランジスタ発生防止装置（１５）によれば、前記半導体基
板（Ｎ型）の電位が、前記複数の電源が分離されているシステム上での最高電位又は高電
位側となるように切り替えられるので、Ｎ型の半導体基板の電位を、常に前記システム上
での最高電位又は高電位側に切り替えて設定することができ、前記半導体集積回路におけ
る寄生トランジスタの発生を低コストな構成で防止することができる。
【００４２】
また本発明に係る半導体集積回路の寄生トランジスタ発生防止方法（１）は、Ｐ型の半
導体基板中にＰＮ接合分離領域が形成された半導体集積回路を含み、複数のグランド（Ｇ
ＮＤ）が分離されているシステムにおける前記半導体集積回路の寄生トランジスタの発生
を防止する方法であって、前記半導体基板の電位を、前記システム上での最低電位又は低
電位側となるように切り替えることを特徴としている。
【００４３】
上記半導体集積回路の寄生トランジスタ発生防止方法（１）によれば、前記半導体基板
（Ｐ型）の電位が、前記複数のＧＮＤが分離されているシステム上で最低電位又は低電位
側となるように切り替えられるので、従来、接地電位０Ｖに固定されていたＰ型の半導体
基板の電位を、常に前記システム上での最低電位又は低電位側に切り替えて設定すること
ができ、前記半導体集積回路における寄生トランジスタの発生を確実に防止することがで
きる。
【発明を実施するための最良の形態】
【００４４】
以下、本発明に係る半導体集積回路の寄生トランジスタ発生防止装置、及び半導体集積
回路の寄生トランジスタ発生防止方法の実施の形態を図面に基づいて説明する。図１は、
実施の形態（１）に係る半導体集積回路の寄生トランジスタ発生防止装置が組み込まれた
負荷駆動システムの要部を概略的に示した回路図である。
【００４５】
図中１１は、Ｐ型の半導体基板（Ｐ基板）１０上にＰＮ接合分離領域が構成されて各種
素子が形成された半導体集積回路を示しており、半導体集積回路１１は、負荷６３の駆動
信号を出力する駆動信号出力端子１２と、負荷用グランド（ＧＮＤ２）側の信号をモニタ
ーする信号入力端子１３と、ＧＮＤ端子１４と、Ｐ基板１０に接続されたＰ基板端子１５
とを含んで構成されている。本実施の形態に係る負荷駆動システムは、半導体集積回路１
１に接続された電位が安定した制御用グランド（ＧＮＤ１）と、負荷６３側に接続された
電位が変動しやすい負荷用グランド（ＧＮＤ２）とが分離されている。
【００４６】
半導体集積回路１１の駆動信号出力端子１２は、抵抗６１を介してＭＯＳトランジスタ
６２のゲートＧに接続され、ＭＯＳトランジスタ６２のドレインＤは、負荷６３を介して
電源＋Ｂに接続され、ＭＯＳトランジスタ６２のソースＳはＧＮＤ２に接続されている。
【００４７】
半導体集積回路１１のＧＮＤ端子１４は、ＧＮＤ１に接続されており、Ｐ基板端子１５
は、抵抗２１を介してＧＮＤ１に接続されるとともに、ＧＮＤ２側が順方向に設定された
ショットキーダイオード２２を介してＧＮＤ２に接続されている。Ｐ基板端子１５に接続
された抵抗２１と、ショットキーダイオード２２とを含んで半導体集積回路１１の寄生ト
ランジスタ発生防止装置が構成されている。
【００４８】
次に、実施の形態（１）に係る半導体集積回路の寄生トランジスタ発生防止装置の動作
を、図２に示したＰ基板電位の特性図に基づいて説明する。図２は、Ｐ基板１０の電位（
ｙ軸）とＧＮＤ２の電位（ｘ軸）との関係を示しており、ＧＮＤ２の電位が０Ｖ以上であ
る場合、すなわちＧＮＤ１の電位がＧＮＤ２の電位より低い場合は、ショットキーダイオ
ード２２は動作しないので、Ｐ基板１０の電位にはＧＮＤ１側が選択され、安定した接地
電位０Ｖ（システム上での最低電位）に保たれるようになっている。
【００４９】
また、ＧＮＤ２の電位が０Ｖからショットキーダイオード２２のＰＮ接合順方向降下電
圧（以下ＶＦと記す）まで低下する間（−ＶＦまでの間）も、ショットキーダイオード２
２は動作しないので、Ｐ基板１０の電位にはＧＮＤ１側が選択され、安定した接地電位０
Ｖに保たれるようになっている。
【００５０】
一方、ＧＮＤ２の電位が、−ＶＦよりさらに負電位に低下した場合は、ショットキーダ
イオード２２が動作し、ＧＮＤ１から抵抗２１とショットキーダイオード２２とを介して
ＧＮＤ２側に電流が流れ、Ｐ基板１０の電位は、「ＧＮＤ２の電位＋ＶＦ」の関係でＧＮ
Ｄ２の電位の変動に追従して低下していき、システム上での低電位側に切り替えられるよ
うになっている。
【００５１】
また、ＧＮＤ２の電位が負電位から上昇する場合は、上記と逆の動作により、−ＶＦま
では、Ｐ基板１０の電位はＧＮＤ２の電位の変動に追従して増加し（システム上での低電
位側に維持され）、ＧＮＤ２の電位が−ＶＦ以上に上昇すると、ショットキーダイオード
２２が動作しなくなるので、ＧＮＤ１が選択され、Ｐ基板１０の電位は接地電位０Ｖ（シ
ステム上での最低電位）に保たれるようになっている。
【００５２】
上記実施の形態（１）に係る半導体集積回路の寄生トランジスタ発生防止装置によれば
、Ｐ基板１０が接続されたＰ基板端子１５とＧＮＤ１との間に抵抗２１が介装されるとと
もに、Ｐ基板端子１５とＧＮＤ２との間にショットキーダイオード２２が介装されている
ので、ＧＮＤ１の電位がＧＮＤ２の電位より低い場合は、ショットキーダイオード２２が
動作せず、Ｐ基板１０の電位には、電位の安定なＧＮＤ１が選択され、接地電位０Ｖ、す
なわちシステム上での最低電位に保つことができる。
【００５３】
一方、ＧＮＤ２の電位が−ＶＦよりさらに負電位に低下した場合、ショットキーダイオ
ード２２が動作して、ＧＮＤ１から抵抗２１とショットキーダイオード２２とを介してＧ
ＮＤ２側に電流が流れ出し、Ｐ基板１０の電位が、ＧＮＤ２の電位とショットキーダイオ
ード２２の動作電位ＶＦとの和となり、Ｐ基板１０の電位をＧＮＤ２の電位の変動に追従
させてシステム上での低電位側となるように低下させることができる。したがって、Ｐ基
板１０の電位と半導体集積回路１１に入力される負電位との差が、半導体集積回路１１内
の寄生トランジスタの動作電圧よりも小さく抑えられ、半導体集積回路１１における寄生
トランジスタの発生を防止することができる。
【００５４】
また、抵抗２１によりショットキーダイオード２２に流れる電流値が制限されるため、
小型で安価なショットキーダイオード２２を採用することができ、部品コストを削減する
ことができるとともに、システムの発熱も抑えることができる。
【００５５】
図３は、実施の形態（２）に係る半導体集積回路の寄生トランジスタ発生防止装置が組
み込まれた負荷駆動システムの要部を概略的に示した回路図である。実施の形態（２）で
は、半導体集積回路１１のＰ基板端子１５が、ＧＮＤ１側が順方向に設定されたショット
キーダイオード２３を介してＧＮＤ１に接続されるとともに、抵抗２４を介してＧＮＤ２
に接続されている。Ｐ基板端子１５に接続されたショットキーダイオード２３と、抵抗２
４とを含んで半導体集積回路１１の寄生トランジスタ発生防止装置が構成されている。そ
の他の構成は、図１に示した負荷駆動システムと略同一であるので、その説明を省略する
こととする。
【００５６】
次に、実施の形態（２）に係る半導体集積回路の寄生トランジスタ発生防止装置の動作
を、図４に示したＰ基板電位の特性図に基づいて説明する。図４は、Ｐ基板１０の電位（
ｙ軸）とＧＮＤ２の電位（ｘ軸）との関係を示しており、ＧＮＤ２の電位がショットキー
ダイオード２３の動作電圧ＶＦ以上の場合、Ｐ基板１０の電位には、ＧＮＤ１側が選択さ
れ、ショットキーダイオード２３の動作電圧ＶＦに保たれるようになっている。
【００５７】
一方、ＧＮＤ２の電位がショットキーダイオード２３の動作電圧ＶＦよりも低下すると
、ショットキーダイオード２３は動作しなくなり、Ｐ基板１０の電位には、ＧＮＤ２側が
選択され、Ｐ基板１０の電位はＧＮＤ２の電位の変動に追従して低下していくようになっ
ている。また、ＧＮＤ２の電位が負電位から上昇する場合は、上記と逆の動作により、シ
ョットキーダイオード２３の動作電圧ＶＦまでは、Ｐ基板１０の電位はＧＮＤ２の電位の
変動に追従して増加し、ＧＮＤ２の電位が動作電圧ＶＦ以上に上昇すると、ショットキー
ダイオード２３が動作して、Ｐ基板１０の電位にはＧＮＤ１側が選択され、動作電圧ＶＦ
に保たれるようになっている。
【００５８】
上記実施の形態（２）に係る半導体集積回路の寄生トランジスタ発生防止装置によれば
、Ｐ基板１０が接続されたＰ基板端子１５とＧＮＤ１との間にショットキーダイオード２
３が介装されるとともに、Ｐ基板端子１５とＧＮＤ２との間に抵抗２４が介装されている
ので、ＧＮＤ２の電位が、ショットキーダイオード２３の動作電圧ＶＦ以上である場合は
、Ｐ基板１０の電位を、ショットキーダイオード２３の動作電圧ＶＦに保持することがで
きる。
【００５９】
一方、ＧＮＤ２の電位がショットキーダイオード２３の動作電圧ＶＦより低下した場合
は、ショットキーダイオード２３が動作しなくなり、Ｐ基板１０は、Ｐ基板端子１５、抵
抗２４を介してＧＮＤ２側に接続され、ＧＮＤ２の電位の低下に追従させて、Ｐ基板１０
の電位を低下させることができる。したがって、Ｐ基板１０の電位をシステム上での最低
電位となるように常に設定することができ、半導体集積回路１１における寄生トランジス
タの発生を防止することができる。
【００６０】
図５は、実施の形態（３）に係る半導体集積回路の寄生トランジスタ発生防止装置が組
み込まれた負荷駆動システムの要部を概略的に示した回路図である。実施の形態（３）で
は、半導体集積回路１１のＰ基板端子１５が、ＧＮＤ１側が順方向に設定されたショット
キーダイオード２５を介してＧＮＤ１に接続されるとともに、ＧＮＤ２側が順方向に設定
されたショットキーダイオード２６を介してＧＮＤ２に接続されている。Ｐ基板端子１５
に接続されたショットキーダイオード２５、２６を含んで半導体集積回路１１の寄生トラ
ンジスタ発生防止装置が構成されている。その他の構成は、図１に示した負荷駆動システ
ムと略同一であるので、その説明を省略することとする。
【００６１】
次に、実施の形態（３）に係る半導体集積回路の寄生トランジスタ発生防止装置の動作
を、図６に示したＰ基板電位の特性図に基づいて説明する。図６は、Ｐ基板１０の電位（
ｙ軸）とＧＮＤ２の電位（ｘ軸）との関係を示しており、ＧＮＤ２の電位が０Ｖ以上の場
合、Ｐ基板１０の電位にはＧＮＤ１側が選択されており、Ｐ基板１０の電位はショットキ
ーダイオード２５の動作電圧ＶＦに保たれるようになっている。
【００６２】
一方、ＧＮＤ２の電位が０Ｖ未満に低下すると、Ｐ基板１０の電位にはＧＮＤ２側が選
択され、Ｐ基板１０の電位は、「ＧＮＤ２＋ショットキーダイオード２６の動作電圧ＶＦ
」の関係でＧＮＤ２の電位の変動に追従して低下していくようになっている。
【００６３】
また、ＧＮＤ２の電位が負電位から上昇する場合は、上記と逆の動作により、０Ｖまで
は、Ｐ基板１０の電位はＧＮＤ２の電位の変動に追従して増加し、ＧＮＤ２の電位が０Ｖ
以上に上昇すると、Ｐ基板１０の電位にはＧＮＤ１側が選択され、Ｐ基板１０の電位がシ
ョットキーダイオード２５の動作電圧ＶＦに保たれるようになっている。
【００６４】
上記実施の形態（３）に係る半導体集積回路の寄生トランジスタ発生防止装置によれば
、Ｐ基板１０が接続されたＰ基板端子１５とＧＮＤ１との間にショットキーダイオード２
５が介装されるとともに、Ｐ基板端子１５とＧＮＤ２との間にショットキーダイオード２
６が介装されるので、ＧＮＤ２の電位が０Ｖ以上の場合は、Ｐ基板１０の電位はＧＮＤ１
側のショットキーダイオード１の動作電圧ＶＦに保持することができる。
【００６５】
一方、ＧＮＤ２の電位が０Ｖより低下した場合は、Ｐ基板１０の電位は、ＧＮＤ２の電
位とショットキーダイオード２６の動作電圧ＶＦとの和となり、Ｐ基板１０の電位をＧＮ
Ｄ２の電位の変動に追従させて最低電位となるように低下させることができる。したがっ
て、Ｐ基板１０の電位を、常にシステム上での低電位側に設定することができ、半導体集
積回路１１における寄生トランジスタの発生を防止することができる。
【００６６】
なお、上記実施の形態（３）に係る半導体集積回路の寄生トランジスタ発生防止装置で
は、Ｐ基板１０が接続されたＰ基板端子１５とＧＮＤ１との間にショットキーダイオード
２５が介装されるとともに、Ｐ基板端子１５とＧＮＤ２との間にショットキーダイオード
２６が介装されるようになっているが、別の実施の形態では、図７に示すように、Ｐ基板
端子１５とＧＮＤ２との間に、ショットキーダイオード２６と並列に抵抗２７が介装され
ていてもよく、比較的抵抗値の大きな（例えば１０ｋ、１ｋなどの）抵抗２７が介装され
ることにより、ＧＮＤ２の電位が急激に変動した場合に、抵抗２７に流れる電流を少なく
して、ショットキーダイオード２６の方に電流を流れやすくすることにより、Ｐ基板１０
の電位の切り替えをより早く行うことができる。
【００６７】
また、上記実施の形態（１）〜（３）では、負荷駆動システムが、半導体集積回路１１
に接続された電位が安定したＧＮＤ１と、負荷６３に接続された電位が変動しやすいＧＮ
Ｄ２とが分離されている場合について説明したが、別の実施の形態では、図８に示すよう
にシステム中に電位が変動しやすいＧＮＤが複数分離されている場合、すなわち、ＧＮＤ
２、ＧＮＤ３、ＧＮＤ４が分離されている場合には、Ｐ基板端子１５とこれらＧＮＤ２、
３、４との間にそれぞれショットキーダイオード２８、２９、３０を介装させればよく、
係る構成によれば、上記実施の形態（１）に係る半導体集積回路の寄生トランジスタ発生
防止装置と略同様な動作により、システム中に電位が変動しやすいＧＮＤが複数ある場合
でも、Ｐ基板１０の電位を常にシステム中の最も低電位側に設定することができ、半導体
集積回路１１における寄生トランジスタの発生を防止することができる。また、抵抗２１
の代わりにショットキーダイオードを介装させてもよい。
【００６８】
また、上記実施の形態（１）〜（３）では、整流素子としてＶＦ値の小さなショットキ
ーダイオードを適用した場合について説明したが、半導体集積回路１１内の寄生トランジ
スタの動作電圧以下のＶＦ値を有するダイオードを用いることもできる。
【００６９】
図９は、実施の形態（４）に係る半導体集積回路の寄生トランジスタ発生防止装置が組
み込まれた負荷駆動システムの要部を概略的に示した回路図である。実施の形態（４）で
は、半導体集積回路１１のＰ基板端子１５が、ＧＮＤ１側が順方向に設定されたショット
キーダイオード３１を介してＧＮＤ１に接続されるとともに、コンデンサ３２を介してＧ
ＮＤ２に接続されている。Ｐ基板端子１５に接続されたショットキーダイオード３１と、
コンデンサ３２とを含んで半導体集積回路１１の寄生トランジスタ発生防止装置が構成さ
れている。その他の構成は、図１に示した負荷駆動システムと略同一であるので、その説
明を省略することとする。
【００７０】
次に、実施の形態（４）に係る半導体集積回路の寄生トランジスタ発生防止装置の動作
を、図１０に示したＧＮＤ２の電位及びＰ基板１０の電位の変化を示すタイミングチャー
トに基づいて説明する。
【００７１】
時刻ｔ１で、ＭＯＳトランジスタ６２がオフされると、ＧＮＤ２の電位は、負電位側に
急峻に低下し、その後、所定時間を掛けて復帰する。一方、Ｐ基板１０の電位は、コンデ
ンサ３２が介装されていることにより、ＧＮＤ２の負電位への急峻な変動に追従して低下
する、すなわち、ＧＮＤ２の負電位への振幅分の変動がＰ基板にも起こるようになってい
る。そして、復帰時には、Ｐ基板１０の電位はＰ基板１０からのリーク電流による充電分
が加算されるため、ＧＮＤ２の電位より早く復帰するようになっている。時刻ｔ２以降に
おいて、ＭＯＳトランジスタ６２がオフされた場合も、上記と同様な動作が行われるよう
になっている。
【００７２】
一方、ＭＯＳトランジスタ６２がオンされ、ＧＮＤ２の電位が正電位側に振れた場合（
図示せず）、ショットキーダイオード３１によりＰ基板１０の電位はショットキーダイオ
ード３１の動作電圧ＶＦに保たれるようになっている（ＧＮＤ２の電位が前記動作電圧Ｖ
Ｆ以上の場合）。
【００７３】
上記実施の形態（４）に係る半導体集積回路の寄生トランジスタ発生防止装置によれば
、Ｐ基板１０に接続されたＰ基板端子１５とＧＮＤ１との間にショットキーダイオード３
１が介装されるとともに、Ｐ基板端子１５とＧＮＤ２との間にコンデンサ３２が介装され
るので、ＧＮＤ２の負電位が、交流的に変動する場合でも、ＧＮＤ２の負電位の変動と同
じ振幅分の変動をＰ基板１０にも起こさせることができ、Ｐ基板１０の電位をＧＮＤ２の
電位の急峻な変動に追従させて低下させることができ、半導体集積回路１１における寄生
トランジスタの発生を防止することができる。また、コンデンサ３２により半導体集積回
路１１の寄生トランジスタの対策を行うことができる。
【００７４】
なお、上記実施の形態（４）に係る半導体集積回路の寄生トランジスタ発生防止装置に
おいて、コンデンサ３２として、Ｐ基板１０からのリーク電流がコンデンサ３２の充電に
影響を与えない程度に大きな容量を有するものを用いる、すなわち、Ｐ基板１０の負電位
からの復帰が遅れるように時定数を設定することにより、図１１に示すように、ＧＮＤ２
の電位の復帰時間に対してＰ基板１０の電位の復帰時間を大幅に遅らせることができ、Ｇ
ＮＤ２の電位とＰ基板１０の電位との差を、半導体集積回路１１内で寄生トランジスタが
発生しないレベルに調整することができる。また、Ｐ基板１０の電位を安定させることが
でき、電位の急激な変動による半導体集積回路１１の誤動作を防止することができる。
【００７５】
また、Ｐ基板１０の負電位からの復帰が遅れるように時定数を設定する方法としては、
上記コンデンサ３２の容量を大きくする他に、Ｐ基板１０のインピーダンスを意図的に大
きくする、すなわち、キャリア濃度の低いＰ基板を用いても良く、上記と同様な効果を得
ることができる。
【００７６】
図１２は、実施の形態（５）に係る半導体集積回路の寄生トランジスタ発生防止装置が
組み込まれた負荷駆動システムの要部を概略的に示した回路図である。実施の形態（５）
では、ＧＮＤ１の電位とＧＮＤ２の電位とを比較するコンパレータ３３が半導体集積回路
１１ａ内に形成されているとともに、コンパレータ３３からの信号に基づいて、Ｐ基板端
子１５とＧＮＤ１、又はＰ基板端子１５とＧＮＤ２の接続を切り替える切替回路３４が装
備されており、コンパレータ３３と、切替回路３４とを含んで半導体集積回路１１ａの寄
生トランジスタ発生防止装置が構成されている。その他の構成は、図１に示した負荷駆動
システムと略同一であるので、その説明を省略することとする。
【００７７】
コンパレータ３３の反転出力端子−は、電位モニター端子１６と、モニターライン３５
とを介してＧＮＤ２に接続されている一方、コンパレータ３３の非反転出力端子＋は、電
位が安定しているＧＮＤ１に接続されており、コンパレータ３３の信号は、モニター信号
出力端子１７を介して切替回路３４に出力されるようになっている。
【００７８】
切替回路３４は、Ｐ基板端子１５とＧＮＤ１との接続状態を切り替えるスイッチ手段Ｓ
Ｗ１と、Ｐ基板端子１５とＧＮＤ２との接続状態を切り替えるスイッチ手段ＳＷ２とを含
んで構成されている。
【００７９】
次に、実施の形態（５）に係る半導体集積回路の寄生トランジスタ発生防止装置の動作
を、図１３に示したＰ基板電位の特性図に基づいて説明する。図１３は、Ｐ基板１０の電
位（ｙ軸）とＧＮＤ２の電位（ｘ軸）との関係を示している。
【００８０】
ＧＮＤ２の電位が０Ｖ以上の場合、コンパレータ３３からＬ信号が出力され、切替回路
３４では、Ｌ信号に基づいてＳＷ１がオン、ＳＷ２がオフとなるように各スイッチ手段の
状態が切り替えられ、Ｐ基板１０の電位は、ＳＷ１を介して接続されたＧＮＤ１の電位が
選択され、接地電位０Ｖに保たれるようになっている。
【００８１】
一方、ＧＮＤ２の電位が０Ｖ未満の場合、コンパレータ３３からＨ信号が出力され、切
替回路３４では、Ｈ信号に基づいてＳＷ１がオフ、ＳＷ２がオンとなるように各スイッチ
手段の状態が切り替えられ、Ｐ基板１０の電位は、ＳＷ２を介して接続されたＧＮＤ２の
電位が選択され、ＧＮＤ２の電位の変動に追従して低下していくようになっている。
【００８２】
上記実施の形態（５）に係る半導体集積回路の寄生トランジスタ発生防止装置によれば
、コンパレータ３３を通じてＧＮＤ１の電位とＧＮＤ２の電位とが比較され、該比較結果
に基づいて、Ｐ基板１０の電位が低電位側のＧＮＤに切り替えられる。したがって、ＧＮ
Ｄ２の電位が接地電位０Ｖ以上の場合は、Ｐ基板１０の電位がＧＮＤ１（接地電位０Ｖ）
側になるように切り替えられ、一方、ＧＮＤ２の電位が０Ｖ未満の場合は、Ｐ基板１０の
電位がＧＮＤ２側になるように切り替えられる。したがって、Ｐ基板１０の電位をＧＮＤ
２の電位の変動に追従させることができ、Ｐ基板１０の電位をシステム上での最低電位と
なるように切り替えることができ、半導体集積回路１１ａにおける寄生トランジスタの発
生を防止することができる。
【００８３】
なお、実施の形態（５）に係る半導体集積回路の寄生トランジスタ発生防止装置では、
ＧＮＤ２の電位がＯＶ付近を頻繁に変動する場合など、不要な出力の反転が行われること
も考えられるので、別の実施の形態では、コンパレータ３３の出力端子と非反転入力端子
＋の間に適当な抵抗を挿入して、コンパレータ３３にヒステリシス特性を持たせるように
してもよい。係る構成によれば、図１４に示すように、ＧＮＤ２の電位が下がるときは、
−ＶHより下がらなくては、コンパレータ３３の出力がＬレベルからＨレベルに反転しないようにし、ＧＮＤ２の電位が負電位から上昇するときは、０Ｖを越えたときにコンパレ
ータ３３の出力がＨレベルからＬレベルに反転するようにして、一定の電圧範囲で出力が
反転しないようにすることで、ＧＮＤ２の電位が、ＧＮＤ１の電位付近を変動する場合の
チャタリングの発生を防止することができ、Ｐ基板１０の電位の切り替え動作を安定させ
ることができる。
【００８４】
また、実施の形態（５）に係る半導体集積回路の寄生トランジスタ発生防止装置では、
切替回路３４におけるＳＷ１とＳＷ２との切替時に、場合によってはＰ基板が瞬間的にオ
ープンとなることも考えられるので、別の実施の形態では、図１５に示すように、切替回
路３４ａにおいて、Ｐ基板端子１５とＧＮＤ１との間にＳＷ１と並列に抵抗３６（電位安
定化素子）を介装するようにしてもよく、係る構成によれば、Ｐ基板１０のインピーダン
スを切替回路３４ａによる切替時でも低くすることができ、ＳＷ１及びＳＷ２の切替時に
おける半導体集積回路１１ａの誤動作を防止することができる。また、抵抗３６の代わり
にコンデンサを用いることもできる。
【００８５】
図１６は、実施の形態（６）に係る半導体集積回路の寄生トランジスタ発生防止装置が
組み込まれた負荷駆動システムの要部を概略的に示した回路図である。実施の形態（６）
では、半導体集積回路１１ｂに、ＧＮＤ１の電位（接地電位０Ｖ）とＧＮＤ２の電位とを
比較するコンパレータ３７と、コンパレータ３７の出力を反転するインバータ３８とが形
成され、インバータ３８の出力端子は、反転信号出力端子１８に接続されている。
【００８６】
反転信号出力端子１８はコンデンサ３９の一端に接続され、コンデンサ３９の他端はＰ
基板端子１５とショットキーダイオード４０との間に接続されている。これらコンパレー
タ３７、インバータ３８、コンデンサ３９、及びショットキーダイオード４０を含んで半
導体集積回路の寄生トランジスタ発生防止装置が構成されている。その他の構成は、図１
に示した負荷駆動システムと略同一であるので、その説明を省略することとする。
【００８７】
コンパレータ３７の反転出力端子−は、電位モニター端子１６と、モニターライン３５
とを介してＧＮＤ２に接続されている一方、コンパレータ３７の非反転出力端子＋は、電
位が安定しているＧＮＤ１に接続されており、コンパレータ３７の出力信号は、インバー
タ３８で反転され、反転信号が反転信号出力端子１８から出力されるようになっている。
【００８８】
次に、実施の形態（６）に係る半導体集積回路の寄生トランジスタ発生防止装置の動作
を、図１７に示したＧＮＤ２の電位とＰ基板１０の電位と関係を示したタイミングチャー
トに基づいて説明する。図１７（ａ）はＧＮＤ２の電位の波形、図１７（ｂ）はＰ基板１
０の電位の波形を示している。なお、この場合、コンパレータ３７の出力信号は、Ｈレベ
ル（ＶHi）が５Ｖ、Ｌレベル（ＶLo）が０Ｖに設定されているものとして説明する。
【００８９】
ＧＮＤ２の電位が０Ｖ以上の場合（ｔ０〜ｔ１、ｔ２〜ｔ３など）、コンパレータ３７
からＬレベル信号が出力され、インバータ３８で反転されたＨレベル信号が反転信号出力
端子１８から出力され、Ｐ基板１０の電位は、ショットキーダイオード４０の動作電圧Ｖ
Ｆに保たれるようになっている。
【００９０】
一方、ＧＮＤ２の電位が０Ｖ未満の場合（ｔ１〜ｔ２、ｔ３〜ｔ４など）、コンパレー
タ３７からＨレベル信号が出力され、インバータ３８で反転されたＬレベル信号が反転信
号出力端子１８から出力され、コンデンサ３９を介して、Ｐ基板１０の電位もＨレベルか
らＬレベルへの電圧の振幅分（すなわち−５Ｖ分）一気に低下されるようになっており、
その後、Ｐ基板１０からのリーク電流による充電分が加算され電位が復帰していくように
なっている。すなわち、ＧＮＤ２の電位が、ＧＮＤ１の電位より低いとき（すなわち、Ｇ
ＮＤ２の電位が負電位となったとき）、Ｐ基板１０の電位を、「ＧＮＤ１＋ＶＦ−（ＶHi−ＶLo）」まで一気に低下させることができ、Ｐ基板１０の電位がシステムの最低電位に設定されるようになっている。
【００９１】
上記実施の形態（６）に係る半導体集積回路の寄生トランジスタ発生防止装置によれば
、ＧＮＤ１とＧＮＤ２との電位が比較され、該比較結果に基づいて、Ｐ基板１０の電位が
所定電位「ＧＮＤ１＋ＶＦ−（ＶHi−ＶLo）」に変動されるので、ＧＮＤ２の電位が、ＧＮＤ１の電位（０Ｖ）より低下した場合に、Ｐ基板１０の電位をＧＮＤ２の電位に対して十分低い所定電位まで下げることができ、Ｐ基板１０の電位をシステム上での最低電位に設定することができる。
【００９２】
なお、実施の形態（６）に係る半導体集積回路の寄生トランジスタ発生防止装置では、
ＧＮＤ２の電位がＧＮＤ１の電位（０Ｖ）より低下した場合に、Ｐ基板１０の電位がＧＮ
Ｄ２の電位に対して十分低い所定電位まで低下されるようになっている。このような構成
の場合、例えば、半導体集積回路１１ｃ内に耐圧３０Ｖの素子が形成されており、通常２
０Ｖ程度で使用していたものが、何らかの要因で２５Ｖ以上の電圧がかかり、その状態で
ＧＮＤ２の電位が負電位となった場合、Ｐ基板１０の電位が約−５Ｖまで低下されたとす
ると、電位差が３０Ｖを越え、前記素子の耐圧を越えてしまい、素子が破損する危険が高
くなる。
【００９３】
そこで、別の実施の形態では、図１８に示すように半導体集積回路１１ｃ内に、半導体
集積回路１１ｃ内の高電位素子４１の電圧をモニターする電圧監視回路４２と、電圧監視
回路４２からの出力信号とコンパレータ３７からの出力信号とを入力し、判定信号をイン
バータ３８へ出力する論理回路４３（この場合、ＡＮＤ回路）とをさらに形成した構成と
してもよい。
【００９４】
係る構成によれば、電圧監視回路４２で半導体集積回路１１ｃ内の高電位素子４１の電
圧をモニターし、高電位素子４１の電圧が、所定の域値、すなわち、Ｐ基板１０の電位が
低下された場合に高電位素子４１の耐圧限界値を越える場合に、電圧監視回路４２から切
替禁止信号（Ｌ信号）が出力される。この時、ＧＮＤ２の電位がＧＮＤ１の電位（０Ｖ）
より低下して、コンパレータ３７からＨ信号が出力されたとしても、論理回路４３からＬ
信号が出力され、Ｐ基板１０の電位は低下されずに、ＶＦ値に保たれるので、半導体集積
回路１１ｃ内の素子を保護することができる。すなわち、Ｐ基板１０の電位の切り替えを
半導体集積回路１１ｃの耐圧内で行うことができ、異常なＧＮＤ電位差による半導体集積
回路１１ｃの破損を防止することができる。
【００９５】
図１９は、実施の形態（７）に係る半導体集積回路の寄生トランジスタ発生防止装置が
組み込まれた負荷駆動システムの要部を概略的に示した回路図である。実施の形態（７）
では、半導体集積回路１１ｄ内にシステム内の負荷の動作モードの切替を検出するモード
切替検出回路４４が形成されているとともに、モード切替検出回路４４からの信号に基づ
いて、Ｐ基板端子１５とＧＮＤ１、又はＰ基板端子１５とＧＮＤ２の接続を切り替える切
替回路４５が装備されている。これらモード切替検出回路４４と、切替回路４５とを含ん
で半導体集積回路の寄生トランジスタ発生防止装置が構成されている。その他の構成は、
図１に示した負荷駆動システムと略同一であるので、その説明を省略することとする。
【００９６】
モード切替検出回路４４は、駆動信号出力端子１２から出力されるＭＯＳトランジスタ
６２のオン／オフの駆動信号をモニターして、負荷の動作モードの切替を検出し、該検出
信号をモード切替信号出力端子１９を介して、切替回路４５へ出力するものである。
【００９７】
切替回路４５は、Ｐ基板端子１５とＧＮＤ１との接続状態を切り替えるスイッチ手段Ｓ
Ｗ１と、Ｐ基板端子１５とＧＮＤ２との接続状態を切り替えるスイッチ手段ＳＷ２とを含
んで構成されており、モード切替検出回路４４からの検出信号に基づいて、所定のスイッ
チ状態に切り替えられるようになっている。
【００９８】
次に、実施の形態（７）に係る半導体集積回路の寄生トランジスタ発生防止装置の動作
を説明する。モード切替検出回路４４で、駆動信号出力端子１２からＭＯＳトランジスタ
６２をオンさせる信号、すなわち負荷を駆動させる駆動開始信号が出力されたことが検出
されると、ＧＮＤ２の電位が上昇するので、モード切替検出回路４４から切替回路４５の
ＳＷ１をオンさせる（ＳＷ２はオフ）信号が出力され、切替回路４５のＳＷ１がオンされ
、Ｐ基板１０の電位には低電位側のＧＮＤ１が選択される。
【００９９】
一方、モード切替検出回路４４で、駆動信号出力端子１２からＭＯＳトランジスタ６２
をオフさせる、すなわち負荷をオフさせる駆動停止信号が出力されたことが検出されると
、ＧＮＤ２の電位が負電位に低下するので、モード切替検出回路４４から切替回路４５の
ＳＷ２をオンさせる（ＳＷ１はオフ）信号が出力され、切替回路４５のＳＷ２がオンされ
、Ｐ基板１０の電位には低電位となるＧＮＤ２が選択される。
【０１００】
上記実施の形態（７）に係る半導体集積回路の寄生トランジスタ発生防止装置によれば
、システムの動作モードの切り替えに基づいて、Ｐ基板１０の電位が、低電位となるＧＮ
Ｄ側に切り替えられるので、前記システム上での各ＧＮＤ電位を直接監視しなくても、前
記動作モードの切り替えに基づいて、Ｐ基板１０の電位を適切なタイミングで最低電位と
なるように切り替えることができ、半導体集積回路１１ｄにおける寄生トランジスタの発
生を防止することができる。
【０１０１】
図２０は、実施の形態（８）に係る半導体集積回路の寄生トランジスタ発生防止装置が
組み込まれた負荷駆動システムの要部を概略的に示した回路図である。但し、図１に示し
た負荷駆動システムと同一機能を有する構成部品には、同一符号を付して、その説明を省
略することとする。
【０１０２】
上記実施の形態（１）では、半導体集積回路の寄生トランジスタ発生防止装置がＰ型の
半導体基板（Ｐ基板）１０から構成されている半導体集積回路１１に適用されている場合
について説明したが、実施の形態（８）では、Ｎ型の半導体基板（Ｎ基板）１０Ａから構
成されている半導体集積回路１１ｅに適用されている点が相違している。
【０１０３】
図中１１ｅは、Ｎ型の半導体基板（Ｎ基板）１０Ａ上にＰＮ接合分離領域が構成されて
各種素子が形成された半導体集積回路を示しており、半導体集積回路１１ｅは、負荷６３
の駆動信号を出力する駆動信号出力端子１２と、負荷用グランド（ＧＮＤ２）側の信号を
モニターする信号入力端子１３と、ＧＮＤ端子１４と、Ｎ基板１０Ａに接続されたＮ基板
端子１５Ａとを含んで構成されている。本実施の形態に係る負荷駆動システムは、半導体
集積回路１１ｅに接続された電位が安定した電源＋Ｂ１と、負荷６３側に接続された電位
が変動しやすい電源＋Ｂ２とが分離されている。
【０１０４】
半導体集積回路１１ｅの駆動信号出力端子１２は、抵抗６１を介してＭＯＳトランジス
タ６２のゲートＧに接続され、ＭＯＳトランジスタ６２のドレインＤは、大電流経路用、
すなわち電位が変動しやすい電源＋Ｂ２に接続され、ＭＯＳトランジスタ６２のソースＳ
は、負荷６３を介してＧＮＤ２に接続されている。
【０１０５】
半導体集積回路１１ｅのＧＮＤ端子１４は、ＧＮＤ１に接続されており、Ｎ基板端子１
５Ａは、抵抗４６を介して電位が安定した電源＋Ｂ１に接続されるとともに、電源＋Ｂ１
側が順方向に設定されたショットキーダイオード４７を介して電源＋Ｂ２に接続されてい
る。Ｎ基板端子１５Ａに接続された抵抗４６と、ショットキーダイオード４７とを含んで
半導体集積回路１１ｅの寄生トランジスタ発生防止装置が構成されている。
【０１０６】
次に、実施の形態（８）に係る半導体集積回路の寄生トランジスタ発生防止装置の動作
を、図２１に示したＮ基板電位の特性図に基づいて説明する。図２１は、Ｎ基板１０Ａの
電位（ｙ軸）と電源＋Ｂ２の電位（ｘ軸）との関係を示しており、電源＋Ｂ２の電位がＶ
B以下、すなわち電源＋Ｂ２の電位が電源＋Ｂ１の電位ＶB1以下である場合は、ショットキーダイオード４７は動作しないので、Ｎ基板１０Ａの電位には電源＋Ｂ１側が選択され、安定した電位ＶB1（システム上での最高電位）に保たれるようになっている。
【０１０７】
また、電源＋Ｂ２の電位がＶBからショットキーダイオード４７のＰＮ接合順方向降下
電圧（ＶＦ）ほど上昇する間、すなわち、電源＋Ｂ２の電位が「ＶB＋ＶＦ」未満の場合もショットキーダイオード４７は動作しないので、Ｎ基板１０Ａの電位には電源＋Ｂ１側
が選択され、安定した電位ＶB1に保たれるようになっている。
【０１０８】
一方、電源＋Ｂ２の電位が、「ＶB＋ＶＦ」以上高くなった場合は、ショットキーダイオード４７が動作し、電源＋Ｂ２からショットキーダイオード４７と抵抗４６とを介して
電源＋Ｂ１側に電流が流れ、Ｎ基板１０Ａの電位は、電源＋Ｂ２の電位の上昇に追従して
上昇していき、システム上での高電位側に切り替えられるようになっている。
【０１０９】
また、電源＋Ｂ２の電位が「ＶB＋ＶＦ」以上の高電位側から低下する場合は、上記と逆の動作により、Ｎ基板１０Ａの電位は、電源＋Ｂ２の電位が「ＶB＋ＶＦ」に低下するまでは、電源＋Ｂ２の電位の変動に追従して低下し（システム上での高電位側に維持され
）、電源＋Ｂ２の電位が「ＶB＋ＶＦ」より低下すると、ショットキーダイオード４７が動作しなくなるので、電源＋Ｂ１が選択され、Ｎ基板１０Ａの電位は電源＋Ｂ１の電位Ｖ
B1（システム上での最高電位）に保たれるようになっている。
【０１１０】
上記実施の形態（８）に係る半導体集積回路の寄生トランジスタ発生防止装置によれば
、Ｎ基板１０Ａが接続されたＮ基板端子１５Ａと電位の安定した電源＋Ｂ１との間に抵抗
４６が介装されるとともに、Ｎ基板端子１５Ａと大電流経路用の電源＋Ｂ２との間にショ
ットキーダイオード４７が介装されているので、電源＋Ｂ２の電位が、電源＋Ｂ１の電位
ＶB1に対し、「ＶB1＋ＶＦ」より低い場合は、ショットキーダイオード４７が動作せず、
Ｎ基板１０Ａの電位には、電位の安定な電源＋Ｂ１が選択され、複数の電源が分離されて
いるシステム上での最高電位ＶB1に保つことができる。
【０１１１】
一方、電源＋Ｂ２の電位が、電源＋Ｂ１の電位ＶB1に対して、ＶＦ以上高くなる（すなわち「ＶB1＋ＶＦ」以上になる）と、ショットキーダイオード４７が動作して、電源＋Ｂ２からショットキーダイオード４７と抵抗４６とを介して電源＋Ｂ１側に電流が流れ出し
、Ｎ基板１０Ａの電位が、電源＋Ｂ２の電位となり、Ｎ基板１０Ａの電位を電源＋Ｂ２の電位の変動に追従させて前記システム上での高電位側となるように上昇させることができる。したがって、Ｎ基板１０Ａの電位と半導体集積回路１１ｅに入力される正電位との差
が、半導体集積回路１１ｅ内の寄生トランジスタの動作電圧よりも小さく抑えられ、半導体集積回路１１ｅにおける寄生トランジスタの発生を防止することができる。
【０１１２】
また、抵抗４６によりショットキーダイオード４７に流れる電流値が制限されるため、
小型で安価なショットキーダイオード４７を採用することができ、部品コストを削減する
ことができるとともに、システムの発熱も抑えることができる。
【０１１３】
なお、上記実施の形態（８）では、Ｎ基板１０Ａが接続されたＮ基板端子１５Ａと電位
の安定した電源＋Ｂ１との間に抵抗４６が介装されるとともに、Ｎ基板端子１５Ａと大電
流経路用の電源＋Ｂ２との間にショットキーダイオード４７が介装されている場合につい
て説明したが、他の実施の形態では、Ｎ基板端子１５Ａと電源＋Ｂ１との間にショットキ
ーダイオードを介装（Ｎ基板端子１５Ａ側を順方向）するとともに、Ｎ基板端子１５Ａと
電源＋Ｂ２との間に抵抗を介装したり、Ｎ基板端子１５Ａと電源＋Ｂ１との間及びＮ基板
端子１５Ａと電源＋Ｂ２との間にショットキーダイオードを介装したり、また、システム
中に電位が変動しやすい電源＋Ｂ２が複数ある場合に、Ｎ基板端子１５Ａとこれら電源＋
Ｂ２との間にそれぞれショットキーダイオードを介装したり、Ｎ基板端子１５Ａと電源＋
Ｂ１との間にショットキーダイオードを介装するとともに、Ｎ基板端子１５Ａと電源＋Ｂ
２との間にコンデンサを介装した構成、すなわち、上記実施の形態（２）〜（４）で説明
したものと略同様な構成をＮ型基板１０Ａにも適用することができる。
【０１１４】
また、電源＋Ｂ１と電源＋Ｂ２との電位を比較する電位比較手段と、該電位比較手段に
よるこれら電源電位の比較結果に基づいて、Ｎ基板１０Ａの電位を高電位側の電源に切り
替える切替手段とを含んで半導体集積回路１１ｅの寄生トランジスタ発生防止装置を構成
したり、電源＋Ｂ１と電源＋Ｂ２との電位を比較する電位比較手段と、該電位比較手段に
よるこれら電源電位の比較結果に基づいて、Ｎ基板１０Ａの電位を所定電位に変動させる
電位変動手段とを含んで半導体集積回路１１ｅの寄生トランジスタ発生防止装置を構成し
たり、あるいは、システムの動作モードの切り替えに基づいて、Ｎ基板１０Ａの電位が高
電位となる電源側に切り替えるモード切替手段を含んで半導体集積回路１１ｅの寄生トラ
ンジスタ発生防止装置を構成してもよく、すなわち、上記実施の形態（５）〜（７）で説
明したものと略同様な構成をＮ型基板１０Ａにも適用することができ、Ｎ型の半導体基板
１０Ａの電位を、複数の電源が分離されているシステム上での最高電位又は高電位側に切
り替えて設定することができ、半導体集積回路１１ｅにおける寄生トランジスタの発生を
低コストな構成で防止することができる。
【図面の簡単な説明】
【０１１５】
【図１】本発明の実施の形態（１）に係る半導体集積回路の寄生トランジスタ発生防止装置が組み込まれた負荷駆動システムの要部を概略的に示した回路図である。
【図２】Ｐ基板電位（ｘ軸）とＧＮＤ２電位（ｙ軸）との関係を示した図である。
【図３】実施の形態（２）に係る半導体集積回路の寄生トランジスタ発生防止装置が組み込まれた負荷駆動システムの要部を概略的に示した回路図である。
【図４】Ｐ基板電位（ｘ軸）とＧＮＤ２電位（ｙ軸）との関係を示した図である。
【図５】実施の形態（３）に係る半導体集積回路の寄生トランジスタ発生防止装置が組み込まれた負荷駆動システムの要部を概略的に示した回路図である。
【図６】Ｐ基板電位（ｘ軸）とＧＮＤ２電位（ｙ軸）との関係を示した図である。
【図７】別の実施の形態に係る半導体集積回路の寄生トランジスタ発生防止装置が組み込まれた負荷駆動システムの要部を概略的に示した回路図である。
【図８】さらに別の実施の形態に係る半導体集積回路の寄生トランジスタ発生防止装置が組み込まれた負荷駆動システムの要部を概略的に示した回路図である。
【図９】実施の形態（４）に係る半導体集積回路の寄生トランジスタ発生防止装置が組み込まれた負荷駆動システムの要部を概略的に示した回路図である。
【図１０】Ｐ基板電位及びＧＮＤ２電位の経時変化の一例を示した図である。
【図１１】別の実施の形態に係るＰ基板電位及びＧＮＤ２電位の経時変化の一例を示した図である。
【図１２】実施の形態（５）に係る半導体集積回路の寄生トランジスタ発生防止装置が組み込まれた負荷駆動システムの要部を概略的に示した回路図である。
【図１３】Ｐ基板電位（ｘ軸）とＧＮＤ２電位（ｙ軸）との関係を示した図である。
【図１４】別の実施の形態に係る半導体集積回路の寄生トランジスタ発生防止装置のヒステリシス特性を説明するための図である。
【図１５】さらに別の実施の形態に係る半導体集積回路の寄生トランジスタ発生防止装置が組み込まれた負荷駆動システムの要部を概略的に示した回路図である。
【図１６】実施の形態（６）に係る半導体集積回路の寄生トランジスタ発生防止装置が組み込まれた負荷駆動システムの要部を概略的に示した回路図である。
【図１７】Ｐ基板電位とＧＮＤ２電位との関係を示した図である。
【図１８】別の実施の形態に係る半導体集積回路の寄生トランジスタ発生防止装置が組み込まれた負荷駆動システムの要部を概略的に示した回路図である。
【図１９】実施の形態（７）に係る半導体集積回路の寄生トランジスタ発生防止装置が組み込まれた負荷駆動システムの要部を概略的に示した回路図である。
【図２０】実施の形態（８）に係る半導体集積回路の寄生トランジスタ発生防止装置が組み込まれた負荷駆動システムの要部を概略的に示した回路図である。
【図２１】Ｎ基板電位（ｘ軸）と電源＋Ｂ２電位（ｙ軸）との関係を示した図である。
【図２２】半導体集積回路の寄生動作を説明するための基板断面図である。
【図２３】従来の半導体集積回路の寄生動作が防止された負荷駆動システムの要部を概略的に示した回路図である。
【図２４】従来のＧＮＤ２電位の経時変化の一例を示した図である。
【符号の説明】
【０１１６】
Ｐ基板（Ｐ型の半導体基板）  １０
Ｎ基板（Ｎ型の半導体基板）  １０Ａ
半導体集積回路  １１、１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅ
抵抗  ２１、２４、２７、４６
ショットキーダイオード  ２２、２３、２５、２６、２８、２９、３０、３１、４０、４
７
コンデンサ  ３２、３９  
コンパレータ  ３３、３７
切替回路  ３４、３４ａ、４５
インバータ  ３８
電圧監視回路  ４２
論理回路  ４３
モード切替検出回路  ４４
ＧＮＤ１、ＧＮＤ２、ＧＮＤ３、ＧＮＤ４
【図１】
2005252044.tif 000003
【図２】
2005252044.tif 000004
【図３】
2005252044.tif 000005
【図４】
2005252044.tif 000006
【図５】
2005252044.tif 000007
【図６】
2005252044.tif 000008
【図７】
2005252044.tif 000009
【図８】
2005252044.tif 000010
【図９】
2005252044.tif 000011
【図１０】
2005252044.tif 000012
【図１１】
2005252044.tif 000013
【図１２】
2005252044.tif 000014
【図１３】
2005252044.tif 000015
【図１４】
2005252044.tif 000016
【図１５】
2005252044.tif 000017
【図１６】
2005252044.tif 000018
【図１７】
2005252044.tif 000019
【図１８】
2005252044.tif 000020
【図１９】
2005252044.tif 000021
【図２０】
2005252044.tif 000022
【図２１】
2005252044.tif 000023
【図２２】
2005252044.tif 000024
【図２３】
2005252044.tif 000025
【図２４】
2005252044.tif 000026