(57)【要約】【課題】メモリ素子とロジック装置がマージされた半導体装置を提供する。【解決手段】メモリセル領域とロジック領域に区分された基板１００のメモリセル領域上に形成されたスプリットゲート電極構造物１３０と、スプリットゲート電極構造物１３０及び基板１００の表面に形成されたシリコン酸化膜１３２と、シリコン酸化膜１３２が形成されているスプリットゲート電極構造物１３０の両側面に具備され、下部側面が上部側面に比べて側方に突出したワードライン１５０、及びロジック領域に形成されワードライン１５０のチャンネル長さに比べて薄い厚さを有するロジックゲートパターン１５２を含む。ワードライン１５０の下部側面が突出されてチャンネル長さを増加させることができる。【選択図】図１
2005072578.tif 000002
【特許請求の範囲】
【請求項１】
基板にメモリセル領域とロジック領域を有し、
前記基板の前記メモリセル領域上に形成されたスプリットゲート電極構造物と、
前記スプリットゲート電極構造物及び前記基板の表面に形成されたシリコン酸化膜と、
前記シリコン酸化膜が形成されている前記スプリットゲート電極構造物の両側面に具備され、下部側面が上部側面に比べて側方に突出された形状を有するワードラインと、
前記ロジック領域に形成され、前記ワードラインのチャンネルの長さより薄い厚さを有するロジックゲートパターンと、を含むことを特徴とする半導体装置。
【請求項２】
前記スプリットゲート電極構造物は、
前記基板上に形成される酸化膜パターンと、
前記酸化膜パターン上に形成されたスプリットゲートパターンと、
前記スプリットゲートパターンの側面及び上部面に形成された酸化膜パターンと、
前記酸化膜パターンの間のギャップの内部に具備され、前記基板と接続するように形成されたソースラインと、を含むことを特徴とする請求項１記載の半導体装置。
【請求項３】
基板のメモリセル領域上にスプリットゲート電極構造物を形成する段階と、
前記スプリットゲート電極構造物及び前記基板表面にシリコン酸化膜及びポリシリコン膜を形成する段階と、
前記ポリシリコン膜において、下部のスプリットゲート電極構造物によって突出された部位の側面に酸化膜スペーサを形成する段階と、
前記ポリシリコン膜及び前記酸化膜スペーサ上にシリコン窒化膜を形成する段階と、
前記ポリシリコン膜が前記スプリットゲート電極構造物によって分離されるように前記シリコン窒化膜及びポリシリコン膜を練磨する段階と、
前記シリコン窒化膜を除去する段階と、
前記ポリシリコン膜を選択的にエッチングして、前記スプリットゲート電極構造物の両側面に、下部側面が上部側面に比べて側方に突出された形状のワードラインを形成し、前記基板のロジック領域にロジックゲート電極パターンを形成する段階と、を有することを特徴とする半導体装置の製造方法。
【請求項４】
前記酸化膜スペーサは、
前記ポリシリコン膜上にシリコン酸化膜を形成する段階と、
前記シリコン酸化膜を異方性エッチングする段階を遂行して形成することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記酸化膜スペーサは設計された前記ワードラインのチャンネルの長さと前記ロジックゲート電極との厚さの差と同じ厚さを有するように形成することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項６】
前記酸化膜スペーサは１００乃至１０００Åの厚さに形成することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項７】
前記スプリットゲート電極構造物は、
前記基板上に第１酸化物及びフローティングゲート用第１ポリシリコン膜を順次形成する段階と、
前記第１ポリシリコン膜上に第１窒化膜パターンを形成する段階と、
前記第１窒化膜パターンの側壁に第２酸化膜パターンを形成する段階と、
前記第２酸化膜パターンをマスクにして露出された前記第１ポリシリコン膜及び第１酸化膜をエッチングする段階と、
前記第１酸化膜パターンの間のギャップを埋め立てしてソースラインを形成する段階と、
前記第１窒化膜パターンを除去する段階と、
前記露出された第１ポリシリコン層をエッチングしてスプリットされたゲートパターンを形成する段階を遂行して形成することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項８】
前記窒化膜パターンを形成した以後に、前記窒化膜パターンをマスクにして前記第１ポリシリコン膜を部分的にエッチングする段階を更に遂行することを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記エッチングは、等方性エッチング方法で遂行することを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記スプリットゲートパターンが前記ソースラインと電気的に連結されることを防止するために、スプリットゲートパターンの一側面に絶縁物質を更に蒸着する段階を更に遂行することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項１１】
前記シリコン窒化膜を除去する前に、前記ポリシリコン及びソースラインの上部面を酸化させる段階を更に遂行することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項１２】
前記ワードライン及びゲートパターンを形成した以後、前記シリコン酸化膜スペーサを除去する段階を更に遂行することを特徴とする請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関し、より詳細にはメモリ装置とロジック装置が一つのチップに形成される半導体装置及び半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体装置が高集積化されることによって、また、消費者の多様な欲求に沿うために、メモリ装置とロジック装置が一つのチップにマージ（ｍｅｒｇｅ）された構造の複合チップが開発されている。
【０００３】
前記メモリ装置は、たとえばＤＲＡＭ（ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）及びＳＲＡＭ（ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）のような揮発性メモリ装置、またたとえばフラッシュメモリのような不揮発性メモリ装置を含む。
【０００４】
前記複合チップは個別的なメモリ装置とロジック装置を一つのチップに具現するので、小型化、低電力化、高速化及び低いＥＭＩ（ｅｌｅｃｔｒｏ  ｍａｇｎｅｔｉｃ  ｉｎｔｅｒｅｒａｎｃｅ）ノイズ実現が可能な長所があって、最近活発な開発が行っている。
【０００５】
前記複合チップの代表的な例として、ＤＲＡＭセルとロジック素子が併合されているＭＤＬ（ｍｅｒｇｅｄ  ＤＲＡＭ  ＆  Ｌｏｇｉｃ）素子やフラッシュメモリ素子とロジック素子が併合されているＭＦＬ（ｍｅｒｇｅｄ  ｆｌａｓｈ  ＆  ｌｏｇｉｃ）素子を挙げることができる。
【０００６】
前記ＭＦＬ装置の場合、セル内のゲート電極を自己整列によるスプリットゲートで形成する方法が用いられている。前記自己整列によるスプリットゲートの形成方法の一例は米国特許第４，５５３，３１６号明細書に開示されている。前記スプリットゲートセル方式でコントロールゲートを形成することで、微細なデザインルール下でもメモリセルのカップリング係数が増加され、消去及びプログラム効率が高いゲート電極を形成することができる。
【０００７】
従来の方法によるＭＦＬ装置の形成方法は次のようである。
【０００８】
基板上にメモリ素子形成領域及びロジック素子形成領域を区分する。前記基板に素子分離工程を遂行してアクティブ領域及びフィールド領域を形成する。
【０００９】
続いて、基板上に第１シリコン酸化膜、第１ポリシリコン膜を形成する。そして、前記第１ポリシリコン膜上に前記第１ポリシリコン膜をパターニングするための第１窒化膜パターンを形成する。前記第１窒化膜パターンによって露出された第１ポリシリコン膜を部分的にエッチングする。続いて、前記第１窒化膜パターン及び露出された第１ポリシリコン膜上に第２シリコン酸化膜を形成する。
【００１０】
前記第１窒化膜パターンの側面にだけ前記第２シリコン酸化膜が残されるように前記第２シリコン酸化膜を異方性エッチングして第２シリコン酸化膜パターンを形成する。続いて、前記第２シリコン酸化膜パターンをマスクに前記第２シリコン酸化膜パターンの間の第１ポリシリコン膜及び第１シリコン酸化膜をエッチングして基板の表面を露出する。続いて、エッチング工程によって露出されている第１ポリシリコン膜の側面に第３シリコン酸化膜パターンを形成する。続いて、露出された基板に不純物イオンを注入してソース領域を形成する。
【００１１】
前記第２シリコン酸化膜パターンの間のギャップ内にポリシリコンを蒸着させ、前記基板と接続するソースラインを形成する。続いて、前記第１窒化膜パターンを除去し、前記第１窒化膜パターンの下部に位置する第１ポリシリコン膜及び第１シリコン酸化膜を順次エッチングしてスプリットゲート電極構造物を形成する。この時、前記ロジック素子形成領域には蒸着されていた膜が全部エッチングされて基板表面が露出されている。
【００１２】
前記スプリットゲート電極構造物に第４シリコン酸化膜を蒸着する。続いて、第２ポリシリコン膜及び第２シリコン窒化膜を順次形成する。
【００１３】
前記第２ポリシリコン膜及び第２シリコン窒化膜を平坦化した後、前記第２シリコン窒化膜を除去する。
【００１４】
続いて、熱酸化工程を遂行して前記ソースライン及び第２ポリシリコン膜上に選択的に第５シリコン酸化膜を形成する。
【００１５】
前記ロジック領域の第２ポリシリコン膜上にロジック装置のゲート電極を定義するフォトレジストパターンを形成し、前記第２ポリシリコン膜を異方性エッチングする。前記工程によって、前記スプリットゲート電極構造物の側面にはワードラインを形成し、前記ロジック領域上にはゲートパターンを形成する。
【００１６】
以上説明したように、第２ポリシリコン膜をパターニングしてワードライン及びロジック装置のゲートパターンが同時に形成されるので、前記ワードライン及びロジックゲートパターンのサイズをそれぞれに調節することが不可能である。即ち、前記ロジックゲートパターンの厚さが薄くなると、前記ワードラインのチャンネルの長さが減少され、逆にロジックゲートパターンの厚さが増加されると、前記ワードラインのチャンネルの長さも増加される。
【００１７】
しかし、素子の高集積化によってロジック装置のゲートパターンの線幅が減少されることによって、前記ロジックゲートパターンの厚さが非常に薄く形成されるべきである。ということで、前記ワードラインのチャンネルの長さが減少されてしきい電圧の調節が容易ではないし、パンチスルーなどのような不良が頻繁に発生する。また、前記ワードラインのチャンネルの長さが減少されることによってプログラム及び消去動作の時に不良が発生しやすい。
【特許文献１】米国特許第４，５５３，３１６号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１８】
従って、本発明の第１目的は、スプリットゲートを含むメモリ装置及びロジック装置が併合された半導体装置を提供することにある。
【００１９】
本発明の第２目的は、スプリットゲートを含むメモリ装置及びロジック装置が併合された半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００２０】
前記第１目的を達成するために本発明は、基板にメモリセル領域とロジック領域を有し、前記基板の前記メモリセル領域上に形成されたスプリットゲート電極構造物と、前記スプリットゲート電極構造物及び前記基板の表面に形成されたシリコン酸化膜と、前記シリコン酸化膜が形成されている前記スプリットゲート電極構造物の両側面に具備され、下部側面が上部側面に比べて側方に突出された形状を有するワードラインと、前記ロジック領域に形成され、前記ワードラインのチャンネルの長さより薄い厚さを有するロジックゲートパターンと、を含むことを特徴とする半導体装置を提供する。
【００２１】
前記第２目的を達成するために本発明は、基板のメモリセル領域上にスプリットゲート電極構造物を形成する段階と、前記スプリットゲート電極構造物及び前記基板表面にシリコン酸化膜及びポリシリコン膜を形成する段階と、前記ポリシリコン膜において、下部のスプリットゲート電極構造物によって突出された部位の側面に酸化膜スペーサを形成する段階と、前記ポリシリコン膜及び前記酸化膜スペーサ上にシリコン窒化膜を形成する段階と、前記ポリシリコン膜が前記スプリットゲート電極構造物によって分離されるように前記シリコン窒化膜及びポリシリコン膜を練磨する段階と、前記シリコン窒化膜を除去する段階と、前記ポリシリコン膜を選択的にエッチングして、前記スプリットゲート電極構造物の両側面に、下部側面が上部側面に比べて側方に突出された形状のワードラインを形成し、前記基板のロジック領域にロジックゲート電極パターンを形成する段階と、を有することを特徴とする半導体装置の製造方法を提供する。
【００２２】
前記工程によると、前記酸化膜スペーサを形成することによって、前記ワードラインの下部側面が突出されてチャンネルの長さを十分確保することができる。また、前記ロジックゲート電極パターンとは独立的に前記ワードラインのチャンネル長さを調節することができる。
【発明の効果】
【００２３】
本発明によれば、メモリ装置とロジック装置が同じチップに形成される半導体装置において、ロジックゲート電極の厚さとは独立的にワードラインのチャンネルの長さを調節することができる。従って、前記ロジックゲート電極の厚さが薄くなっても前記ワードラインのチャンネルの長さが減少されることがないため、前記ワードラインチャンネルの長さの減少による半導体装置の不良及び信頼性低下の問題を最小化することができる。
【発明を実施するための最良の形態】
【００２４】
以下、添付した図面を参照して本発明の一実施例を詳細に説明する。
【００２５】
図１は、本発明の一実施例によるＭＦＬ装置を示す断面図である。
【００２６】
図１を参照すると、半導体基板１００は、フラッシュメモリセルが形成されるメモリセル領域（図２参照）とロジック装置が形成されるロジック領域（図２参照）に区分される。そして、前記半導体基板はアクティブ領域及びフィールド領域１０１にそれぞれ区分される。
【００２７】
前記メモリセル領域上にはスプリットゲート電極構造物１３０が形成される。前記スプリットゲート電極構造物１３０は、スプリットゲート酸化膜パターン１０２ａ、スプリットゲートパターン１０４ａ、及びシリコン酸化膜パターン１１０が積層され、前記シリコン酸化膜パターン１１０の間のギャップの内部には前記基板１００と接続するソースライン１２０が具備される。前記ソースライン１２０が接続される基板の部位は不純物がドーピングされていて不純物領域２０３が形成されている。
【００２８】
前記スプリットゲート酸化膜パターン１０２ａは、フラッシュメモリのフローティングゲート酸化膜パターンとして提供され、前記スプリットゲートパターン１０４ａはフローティングゲートとして提供される。
【００２９】
前記スプリットゲート電極構造物１３０及び基板１００の表面のプロファイルに沿ってシリコン酸化膜１３２が具備される。前記シリコン酸化膜１３２はロジック装置のゲート酸化膜、ワードライン酸化膜及びスプリットゲードパターンとワードラインとの間のトンネルゲートとして提供される。
【００３０】
前記シリコン酸化膜１３２が形成されているスプリットゲート電極構造物１３０の両側面にはワードライン１５０が具備される。前記ワードライン１５０は下部外側面が上部外側面に比べて側方に突出された形状を有する。即ち、前記ワードライン１５０は、下部側面が側方に突出された長さだけ前記ワードライン１５０のチャンネルの長さが更に拡張される。
【００３１】
前記スプリットゲートパターン１０４ａで前記ワードライン１５０と対向する一側面の上部の角（ｔｉｐ）は先鋭な形状を有する。このため、データ消去時に前記スプリットゲートパターン１０４ａに充電された電荷が前記角の部分を通じて前記ワードライン１５０に容易に放出される。また、プログラムの時には、前記ワードライン１５０に印加された電圧が容易に前記スプリットゲートパターン１０４ａにカップリングされる。
【００３２】
前記ロジック領域には、前記ワードライン１５０のチャンネルの長さに比べて薄い厚さを有するロジックゲートパターン１５２が具備される。
【００３３】
前記ワードライン１５０の下部側面が側方に突出された形状を有するようにすることで、前記ロジックゲートパターン１５２の厚さとは関係なく、前記ワードライン１５０のチャンネルの長さを確保することができる。
【００３４】
図２乃至図１４は、本発明の一実施例によるＭＦＬ装置の形成方法を説明するための図面である。
【００３５】
図２を参照すると、半導体基板１００でメモリセルが形成されるメモリセル領域とロジック装置が形成されるロジック領域に区分する。前記基板１００上に通常の素子分離工程を遂行してアクティブ領域及びフィールド領域１０１を形成する。前記素子分離工程は望ましくはシャロートレンチ素子分離（ＳＴＩ）工程を使用する。
【００３６】
続いて、前記基板１００上に第１シリコン酸化膜１０２、フローティングゲート用第１ポリシリコン膜１０４、及び第１窒化膜を順次形成する。続いて、通常のフォトリングラフィ工程で前記メモリセル領域に形成されている第１窒化膜の所定部位をエッチングしてフローティングゲート領域を定義するための第１窒化膜パターン１０６を形成する。
【００３７】
図３を参照すると、前記第１窒化膜パターン１０６をマスクにして前記第１ポリシリコン膜１０４を部分的に等方性エッチングする。前記等方性エッチング工程を遂行すると、前記第１窒化膜パターン１０６と接している第１ポリシリコン膜１０４の際部位は相対的に膜のエッチング速度が遅いので、前記第１ポリシリコン膜１０４の際がラウンドされる。前記等方性エッチングはプラズマエッチング又は湿式エッチングを含む。
【００３８】
前記第１ポリシリコン膜の際が湾曲された部位が後続工程を通じてスプリットゲートパターンの上部の角部位になる。従って、後続工程によって形成されるスプリットゲートパターンの上部の角部位は先鋭な形状を有するようになる。
【００３９】
図４を参照すると、前記第１窒化膜パターン１０６の上部面、側面及び前記第１ポリシリコン膜１０４上部面に沿って第２シリコン酸化膜１０８を形成する。
【００４０】
図５を参照すると、前記第２シリコン酸化膜１０８を異方性エッチングして前記第１窒化膜パターン１０６の側面に第２シリコン酸化膜パターン１１０を形成する。この時、前記異方性エッチングは前記第１ポリシリコン膜１０４が表面に露出され、前記第１窒化膜パターン１０６の上部面には前記第２シリコン酸化膜１０８が全部除去されるように遂行する。
【００４１】
続いて、前記エッチング工程によって露出された第１ポリシリコン膜１０４をエッチングして、順次に前記第１シリコン酸化膜１０２をエッチングして前記基板１００の表面を露出させる。前記工程によって前記第１ポリシリコン膜１０４は互いに分離される。
【００４２】
続いて、前記分離された第１ポリシリコン膜１０４の側面にシリコン酸化物１１２を薄い厚さに形成して前記第１ポリシリコン膜１０４の側面が外部に露出されないようにする。
【００４３】
図６を参照すると、前記露出された基板１００の表面の下に不純物イオンを注入してソース領域２０３を形成する。続いて、前記第２シリコン酸化膜パターン１１０の間のギャップを埋め立てするように第２ポリシリコン膜を形成する。前記第２ポリシリコン膜は前記ソース領域２０３と電気的に接続する。続いて、前記第２シリコン酸化膜パターンの間のギャップ内に前記第２ポリシリコン膜が残っていて、前記第１窒化膜パターン１０６の上部面は外部に露出されるように、前記第２ポリシリコン膜を平坦化してソースライン１２０を形成する。前記平坦化工程にはＣＭＰ又はエッチバック工程がある。
【００４４】
図７を参照すると、前記第１窒化膜パターン１０６を除去し、前記第１窒化膜パターン１０６の下部に具備される第１ポリシリコン膜１０４及び第１シリコン酸化膜１０２を順次除去する。従って、基板１００上には、スプリットゲート酸化膜パターン１０２ａ、スプリットゲートパタ−ン１０４ａ、及び第２シリコン酸化膜パターン１１０が積層され、前記第２シリコン酸化膜パターン１１０の間にはソースライン１２０が具備されるスプリットゲート電極構造物１３０が形成される。
【００４５】
前記スプリットゲート電極構造物１３０で、前記第１スプリットゲート酸化膜パターン１０２ａはフラッシュメモリのフローティングゲート酸化膜に提供され、スプリットゲートパターン１０４ａはフラッシュメモリのフローティングゲートとして提供される。
【００４６】
前記エッチング工程は別途のフォトマスクパターンなしに進行される。従って、前記第１ポリシリコン膜１０４をエッチングする時に、前記ソースライン１２０の上部面が一部エッチングされる。また、前記第１シリコン膜１０２をエッチングする時に、前記第２シリコン酸化膜パターン１１０の側面部位も一部エッチングされる。
【００４７】
図８を参照すると、前記スプリットゲート電極構造物１３０の表面及び基板１００表面のプロファイルに沿って第３シリコン酸化膜１３２を形成する。前記第３シリコン酸化膜１３２はロジック素子のゲート酸化膜、ワードライン酸化膜及び第１ポリシリコン膜パターンとワードラインの間のトンネルゲートとして提供される。
【００４８】
続いて、前記第３シリコン酸化膜１３２上に第３ポリシリコン膜１３４を形成する。前記第３ポリシリコン膜１３４は、前記スプリットゲート電極構造物１３０のプロファイルに沿って一定の厚さに形成される。従って、前記第３ポリシリコン膜１３４は、前記スプリットゲート電極構造物１３０が形成された部位が周辺に比べて突出されて形成される。
【００４９】
前記第３ポリシリコン膜１３４はフラッシュメモリセルのワードライン及びロジック装置のゲート電極に形成するために蒸着される。従って、前記第４ポリシリコン膜１３４は前記ロジック装置で設計されたロジックゲート電極の厚さを考慮して前記ロジックゲート電極の厚さと類似の厚さに形成すべきである。
【００５０】
しかし、前記ロジックゲート電極の線幅が減少されることによって前記ロジックゲート電極の厚さも減少されている。万一、前記ロジックゲート電極の線幅が減少された状態で前記ロジックゲート電極の厚さが同じく維持される場合には、前記ロジックゲート電極が構造的に非常に不安になる。また、前記ゲート電極の厚さが厚い場合には、前記微細な線幅を有するロジックゲート電極をパターニングすることが非常に難しい。たとえば、前記ロジックゲート電極は０．１８μｍ程度の線幅である場合に２５００乃至３０００Å程度の厚さに形成すべきであり、０．１３μｍ程度の線幅である場合に１３００乃至１８００Å程度の厚さの程度に形成されるべきである。
【００５１】
前記のように前記ロジックゲート電極の厚さを考慮して第３ポリシリコン膜１３４を薄い厚さに形成すると、前記スプリットゲート電極構造物１３０の側面にも同じく薄い厚さで膜が蒸着される。
【００５２】
図９を参照すると、前記第３ポリシリコン膜１３４上に第４シリコン酸化膜を形成する。前記第４シリコン酸化膜の厚さはワードラインのチャンネルの長さを拡張する程度を決定する。即ち、前記第４シリコン酸化膜が厚くなれば厚くなるほど前記ワードラインのチャンネルの長さは更に拡張される。
【００５３】
続いて、前記第４シリコン酸化膜を異方性エッチングして、前記第３ポリシリコン膜１３４で下部のスプリットゲート電極構造物１３０によって突出されている部位の側面（以下、第３ポリシリコン膜のショルダー部位）にシリコン酸化膜スペーサ１３６を形成する。前記酸化膜スペーサ１３６の厚さは、設計されたワードラインのチャンネルの長さとロジックゲート電極との厚さの差と同じであるように形成する。具体的に、前記酸化膜スペーサ１３６は１００乃至１０００Åの厚さに形成することができる。
【００５４】
図１０を参照すると、前記第３ポリシリコン膜１３４及びシリコン酸化膜スペーサ１３６上に第２シリコン窒化膜１３８を形成する。
【００５５】
図１１を参照すると、前記第３ポリシリコン膜１３４が前記スプリットゲート電極構造物１３０によって互いに分解されるように前記第２シリコン窒化膜１３８及び第３ポリシリコン膜１３４をＣＭＰ工程によって平坦化する。
【００５６】
従って、前記結果物の上部面には第２シリコン窒化膜１３８、分離された第３ポリシリコン膜１３４、第２シリコン酸化膜パターン１１０及びソースライン１２０が露出されている。
【００５７】
図１２を参照すると、前記結果物を熱的酸化工程によって酸化させ、露出されている第３ポリシリコン膜１３４及びソースライン１２０の表面に選択的に第５シリコン酸化膜パターン１４０を形成する。前記第５シリコン酸化膜パターン１４０は後続のエッチング工程時に下部膜がエッチングされないように保護する役割をする。
【００５８】
図１３を参照すると、前記第２シリコン窒化膜１３８を選択的に除去する。前記第２シリコン窒化膜１３８は前記シリコン酸化膜とのエッチング選択費が高い湿式エッチング液を使用して除去することができる。一般に前記第２シリコン窒化膜１３８は燐酸を含む洗浄液に除去することができる。前記第２シリコン窒化膜１３８を除去すると、前記第３ポリシリコン膜１３４のショルダー部位に形成されたシリコン酸化膜スペーサ１３６が外部に露出される。
【００５９】
図１４を参照すると、前記ロジック領域上にロジックゲートパターンを定義するためのフォトレジストパターン（図示せず）を形成する。前記フォトレジストパターンをエッチングマスクにして、前記シリコン酸化膜とエッチング選択比が高いエッチングガスを用いて、前記第３ポリシリコン膜１３４を異方性エッチングする。
【００６０】
前記異方性エッチング工程を遂行すると、前記メモリセル領域では前記第５シリコン酸化膜パターン１４０及びシリコン酸化膜スペーサ１３６がハードマスクで作用して、前記ハードマスク下部に位置する第３ポリシリコン膜１３４はエッチングされないかつ、表面に露出されている第３ポリシリコン膜１３４だけがエッチングされる。従って、前記スプリットゲート電極構造物１３０の両側面には下部側面が上部側面に比べて側方に突出された形状のワードライン１５０が形成される。また、前記ロジック回路領域ではロジックゲートパターン１５２が形成される。
【００６１】
この時、前記ワードライン１５０が下部側面に突出されている厚さは前記シリコン酸化膜スペーサ１３６の厚さと同じである。前記ワードライン１５０の下部側面が突出された形状を有するので、前記ワードライン１５０のチャンネルの長さが増加される効果がある。
【００６２】
前記異方性エッチング工程の時に前記シリコン酸化膜スペーサ１３６をハードマスクで使用されるので、前記ロジックゲートパターン１５２の厚さが非常に薄くなっても前記ワードライン１５０のチャンネルの長さが減少されない。即ち、前記シリコン酸化膜スペーサ１３６の厚さを調節することで、前記ロジックゲートパターン１５２の厚さとは独立的に前記ワードライン１５０のチャンネルの長さを調節することができる。
【００６３】
前記の方法によると、別途のフォト工程が追加されるかポリシリコン蒸着工程を数回にかけて遂行されなくても前記ワードライン１５０のチャンネルの長さを調節することができる。
【００６４】
続いて、前記シリコン酸化膜スペーサ及び第５酸化膜パターンを除去する。
【００６５】
図示してないが、前記ワードラインの側壁に窒化膜スペーサを形成し、前記窒化膜スペーサに隣接した基板の表面下に不純物イオンを注入してドレーン領域を形成する。続いて、全面に酸化物を蒸着して層の間の絶縁膜を形成した後、通常のフォトリングラフィ工程で前記層の間の絶縁膜を部分的にエッチングして前記ドレーン領域を露出するコンタクトホールを形成する。次に、前記コンタクトホール内に導電物質を蒸着し、パターニングして前記ドレーン領域と電気的に接続する金属配線を形成する。
【００６６】
従って、ロジック装置が高集積化されて前記ロジックゲートパターンの厚さが薄くなってもワードラインのチャンネルの長さを十分確保することができる。
【００６７】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正又は変更できる。
【図面の簡単な説明】
【００６８】
【図１】本発明の一実施例によるＭＦＬ装置を示す断面図である。
【図２】本発明の一実施例によるＭＦＬ装置の形成方法を説明するための断面図である。
【図３】本発明の一実施例によるＭＦＬ装置の形成方法を説明するための断面図である。
【図４】本発明の一実施例によるＭＦＬ装置の形成方法を説明するための断面図である。
【図５】本発明の一実施例によるＭＦＬ装置の形成方法を説明するための断面図である。
【図６】本発明の一実施例によるＭＦＬ装置の形成方法を説明するための断面図である。
【図７】本発明の一実施例によるＭＦＬ装置の形成方法を説明するための断面図である。
【図８】本発明の一実施例によるＭＦＬ装置の形成方法を説明するための断面図である。
【図９】本発明の一実施例によるＭＦＬ装置の形成方法を説明するための断面図である。
【図１０】本発明の一実施例によるＭＦＬ装置の形成方法を説明するための断面図である。
【図１１】本発明の一実施例によるＭＦＬ装置の形成方法を説明するための断面図である。
【図１２】本発明の一実施例によるＭＦＬ装置の形成方法を説明するための断面図である。
【図１３】本発明の一実施例によるＭＦＬ装置の形成方法を説明するための断面図である。
【図１４】本発明の一実施例によるＭＦＬ装置の形成方法を説明するための断面図である。
【符号の説明】
【００６９】
１００…半導体基板、
１０１…フィールド領域、
１０２…第１シリコン酸化膜、
１０４…第１ポリシリコン膜、
１０６…第１窒化膜パターン、
１０８…第２シリコン酸化膜、
１１０…第２シリコン酸化膜パターン、
１１２…シリコン酸化物、
１２０…ソースライン、
１３０…スプリットゲート電極構造物、
１３２…第３シリコン酸化膜、
１３４…第３ポリシリコン膜、
１３６…シリコン酸化膜スペーサ、
１３８…第２シリコン窒化膜、
１４０…第５酸化膜パターン、
１５０…ワードライン、
１５２…ロジックゲートパターン、
２０３…ソース領域。
【図１】
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【図２】
2005072578.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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