(57)【要約】【課題】  シミュレーションに要する時間の短縮を図りつつ、詳細検証が必要な信号経路で高精細な特性が維持できるようにした回路シミュレーション装置、及びその装置を用いた半導体試験用プログラムのデバッグ装置を提供する。【解決手段】  シミュレーション実行に必要な解析条件を設定する解析条件設定部１と、複数の機能ブロックからなり、素子レベルと機能記述言語レベルとの間で相互に変換可能に作成された被検証回路に係る回路情報により、前記解析条件設定部から定められる信号経路に関連する機能ブロックを検索する関連機能ブロック探索部３と、前記信号経路に関連する機能ブロックは素子レベルで記述した情報に、関連しない機能ブロックは機能記述言語レベルで記述した情報に、それぞれシミュレーションのレベルを設定する機能ブロックのシミュレーションレベル設定部４とで回路シミュレーション装置を構成する。【選択図】        図  １
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【特許請求の範囲】
【請求項１】
シミュレーション実行に必要な解析条件を設定する解析条件設定手段と、複数の機能ブロックからなり、素子レベルと機能記述言語レベルとの間で相互に変換可能に作成された被検証回路に係る回路情報より、前記解析条件設定手段から定められる信号経路に関連する機能ブロックを検索する関連機能ブロック探索手段と、前記信号経路に関連する機能ブロックは素子レベルで記述した情報に、関連しない機能ブロックは機能記述言語レベルで記述した情報に、それぞれシミュレーションのレベルを設定する機能ブロックのシミュレーションレベル設定手段とを備えた回路シミュレーション装置。
【請求項２】
前記関連機能ブロック探索手段は、前記機能ブロックの各端子の入出力が判別できるように経路探索用ラベルを設定する機能ブロック端子ラベル設定手段と、前記機能ブロック間の各端子の接続情報を抽出する機能ブロック接続情報抽出手段と、前記解析条件設定手段によって規定される印加信号を被検証回路に入力する入力信号部と印加信号に対する被検証回路の出力を測定する出力測定部との間で印加信号が経る機能ブロックを、前記機能ブロック端子ラベル設定手段及び前記機能ブロック接続情報抽出手段からの情報を使用して探索する信号経路探索手段と、該信号経路探索手段の探索結果から関連する機能ブロックを特定する機能ブロック特定手段とを有することを特徴とする請求項１に係る回路シミュレーション装置。
【請求項３】
前記機能ブロックのシミュレーションレベル設定手段により設定された各機能ブロックのシミュレーションレベルの状態を表示する出力手段を備えていることを特徴とする請求項１又は２に係る回路シミュレーション装置。
【請求項４】
前記回路シミュレーション装置は、異なる複数の解析項目を連続的に解析する連続解析手段を備えていることを特徴とする請求項１又は２に係る回路シミュレーション装置。
【請求項５】
前記異なる複数の各解析項目毎に設定された各機能ブロックのシミュレーションレベルの状態を表示する出力手段を備えていることを特徴とする請求項４に係る回路シミュレーション装置。
【請求項６】
請求項１〜５のいずれか１項に係る回路シミュレーション装置を用いた半導体テスタ用プログラムのデバッグ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、大規模回路に対応した半導体集積回路の回路シミュレーション装置、及びその回路シミュレーション装置を用いた半導体テスタ用プログラムのデバッグ装置に関する。
【背景技術】
【０００２】
半導体集積回路の規模の増大に伴い、回路設計検証段階でシミュレーションに要する時間も大幅に増加している。特に集積回路全体のシミュレーションは、各機能ブロックの詳細設計が終了した段階で、全体の機能検証やバラツキ解析などが実施されることが望ましい。しかしながら、従来、アナログ回路の場合は、ＳＰＩＣＥ系のシミュレータを用いて素子レベルで解析して行うことが一般的で、その解析に要する時間は、大規模回路になるほど膨大な計算時間を必要としている。したがって、集積回路全体のシミュレーションはほとんど行われていないのが現状である。その打開策として、アナログＨＤＬを利用して、アナログ的な動作を記述言語で表現し（文献：DESIGN WAVE MAGAZINE No.８「アナログＨＤＬ設計手法」Ｐ68〜75  遠山直也著  ＣＱ出版社）、アナログ回路やアナログ・デジタルＭＩＸ回路のシミュレーション時間の短縮を図ることが考えられる。
【０００３】
また、近年、テスト設計検証段階では、ＩＣを試験する半導体テスタをコンピュータ上に仮想的に実現して、実際の半導体テスタや被試験ＩＣがなくても予め集積回路試験用プログラムやテスタボード（冶具）をデバッグできる「半導体テスタ用プログラムのデバッグ装置」があり、例えば、特開平９−１８５５１９号公報に開示されている。このデバッグ装置では、仮想的な被試験ＩＣの情報、つまり、集積回路全体のシミュレーション情報が必要であり、通常は、回路設計検証段階で用いる回路情報を利用している。
【特許文献１】特開平９−１８５５１９号公報
【非特許文献１】DESIGN WAVE MAGAZINE No.８ P68〜75「アナログＨＤＬ設計手法」
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記文献で示されているように、回路設計検証段階ではアナログ的な動作を記述言語で表現することでシミュレーション時間の短縮は可能であるが、しかし、このような機能記述言語を用いたシミュレーションでは、機能ブロックを理想的なモデルとして扱うため、精度が低く、満足な結果を得ることができない場合がある。
【０００５】
このため、集積回路内の複数の機能ブロックをシミュレーションする場合に、回路設計者自ら手作業で、結果に直接影響がある機能ブロックは、素子レベルのモデルに、影響があまりない機能モデルは、機能記述言語のモデルにというように、集積回路内全ての各機能ブロックのシミュレーションレベルを設定して、精度を上げると共に、シミュレーション時間の短縮を図っている。しかし、大規模な半導体集積回路の全体検証で、各機能ブロック毎にシミュレーションレベルを設定する作業は非常に工数がかかると共に、設定ミスも発生しやすい。
【０００６】
また、上記公報開示の半導体テスタ用プログラムのデバッグ装置を用いたテスト設計においては、回路設計段階で用いる回路情報を利用して、複数の異なる検査測定条件を連続して設定し、検証を実行している。つまり、各検査測定条件毎に、手作業で集積回路内全ての各機能ブロックのシミュレーションレベルを設定しなければならず、非常に効率が悪い。しかも、通常、テスト設計は、回路設計者とは異なるテスト担当者が設計しており、集積回路内の詳細な内容まで把握していない場合もあり、シミュレーション時間の増大や設計ミスもより発生しやすい。
【０００７】
本発明は、上記の観点に着目してなされたもので、各機能ブロックのシミュレーションレベルを自動的に設定することで、シミュレーションに要する時間の短縮を図りつつ、詳細検証が必要な信号経路では、高精度な特性が維持できるようにした回路シミュレーション装置、及び、前記回路シミュレーション装置を用いて、内部回路に詳しくないテスト設計者でも容易に利用可能で、且つ、検証に要する時間の短縮が図れる半導体試験用プログラムのデバッグ装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記問題点を解決するため、請求項１に係る発明は、シミュレーション実行に必要な解析条件を設定する解析条件設定手段と、複数の機能ブロックからなり、素子レベルと機能記述言語レベルとの間で相互に変換可能に作成された被検証回路に係る回路情報より、前記解析条件設定手段から定められる信号経路に関連する機能ブロックを検索する関連機能ブロック探索手段と、前記信号経路に関連する機能ブロックは素子レベルで記述した情報に、関連しない機能ブロックは機能記述言語レベルで記述した情報に、それぞれシミュレーションのレベルを設定する機能ブロックのシミュレーションレベル設定手段とを備えて回路シミュレーション装置を構成するものである。
【０００９】
また、請求項２に係る発明は、請求項１に係る回路シミュレーション装置において、前記関連機能ブロック探索手段は、前記機能ブロックの各端子の入出力が判別できるように経路探索用ラベルを設定する機能ブロック端子ラベル設定手段と、前記機能ブロック間の各端子の接続情報を抽出する機能ブロック接続情報抽出手段と、前記解析条件設定手段によって規定される印加信号を被検証回路に入力する入力信号部と印加信号に対する被検証回路の出力を測定する出力測定部との間で印加信号が経る機能ブロックを、前記機能ブロック端子ラベル設定手段及び前記機能ブロック接続情報抽出手段からの情報を使用して探索する信号経路探索手段と、該信号経路探索手段の探索結果から関連する機能ブロックを特定する機能ブロック特定手段とを有することを特徴とするものである。
【００１０】
請求項３に係る発明は、請求項１又は２に係る回路シミュレーション装置において、前記機能ブロックのシミュレーションレベル設定手段により設定された各機能ブロックのシミュレーションレベルの状態を表示する出力手段を備えていることを特徴とするものである。
【００１１】
請求項４に係る発明は、請求項１又は２に係る回路シミュレーション装置において、異なる複数の解析項目を連続的に解析する連続解析手段を備えていることを特徴とするものである。
【００１２】
請求項５に係る発明は、請求項４に係る回路シミュレーション装置において、前記異なる複数の各解析項目毎に設定された各機能ブロックのシミュレーションレベルの状態を表示する出力手段を備えていることを特徴とするものである。
【００１３】
請求項６に係る発明は、請求項１〜５のいずれか１項に係る回路シミュレーション装置を用いて半導体テスタ用プログラムのデバッグ装置を構成するものである。
【発明の効果】
【００１４】
請求項１及び請求項２に係る回路シミュレーション装置によれば、工数がかからず、設定ミスのないように、自動で各機能ブロックのシミュレーションレベルを設定できるので、シミュレーションに要する時間の短縮を図りつつ、詳細検証が必要な信号経路では、高精度な特性が維持できる回路シミュレーション装置を実現できる。請求項３に係る回路シミュレーション装置によれば、自動で設定した機能ブロックのシミュレーションレベルの確認が容易にできる回路シミュレーション装置を実現できる。請求項４に係る回路シミュレーション装置によれば、各検査測定条件毎に、工数がかからず、設定ミスのないように、自動で各機能ブロックのシミュレーションレベルを設定できるので、シミュレーションに要する時間の短縮を図りつつ、詳細検証が必要な信号経路では、高精度な特性が維持できる回路シミュレーション装置を実現できる。請求項５に係る回路シミュレーション装置によれば、自動で設定した各機能ブロックのシミュレーションレベルの確認が各測定項目毎に容易にできる回路シミュレーション装置を実現できる。請求項６に係る半導体テスタ用プログラムのデバッグ装置によれば、内部回路に詳しくないテスト設計者でも容易に利用可能で、且つ、検証に要する時間の短縮が図れる半導体テスタ用プログラムのデバッグ装置を実現できる。
【発明を実施するための最良の形態】
【００１５】
次に、発明を実施するための最良の形態について説明する。
【実施例】
【００１６】
図１は、本発明に係る回路シミュレーション装置の実施例１を示すブロック構成図である。この実施例１は、請求項１及び３に係る発明に対応するものである。図１に示すように、この実施例１に係る回路シミュレーション装置は、解析条件設定部１と、被検証回路に係る回路接続情報を読み込む回路情報部２と、複数の機能ブロックからなり、素子レベルと機能記述言語レベルとの間で相互に変換可能に作成された前記被検証回路に係る回路情報部２の回路情報により、前記解析条件設定部１の情報から定められる信号経路に関連する機能ブロックを検索する関連機能ブロック探索部３と、前記信号経路に関連する機能ブロックは素子レベルで記述した情報に、関連しない機能ブロックは機能記述言語レベルで記述した情報に、それぞれシミュレーションのレベルを設定する機能ブロックのシミュレーションレベル設定部４と、各機能ブロックのシミュレーションレベルの表示部５と、シミュレーション実行部６と、シミュレーション結果出力部７とで構成されている。なお、上記各部の動作は、外部入力操作部をもつ図示しないＣＰＵなどの制御部による制御によって実行されるようになっている。
【００１７】
次に、このように構成されている回路シミュレーション装置の動作について説明する。図２は、本実施例１に係る回路シミュレーション装置の動作の概要を説明するためのフローチャートである。図３は、機能ブロックの構成例であり、トランジスタなどの素子レベルの回路モデルと機能記述言語レベルのモデルを有している。機能記述言語レベルのモデルとは、例えばＶerilog−ＨＤＬ，ＶＨＤＬ，ＶＨＤＬ−Ａ，Ｖerilog−Ａなどの機能記述言語である。また、ロジック部などのデジタル回路は、必ずしも素子レベル回路情報を有してなくてもよい。
【００１８】
図２のフローチャートに沿って、実施例１に係る回路シミュレーション装置の動作について説明する。ステップＳ１の回路図情報の読み込みでは、機能記述言語レベルで記述された被検証回路の回路接続情報を回路情報部２に読み込む。ステップＳ２の解析条件の読み込みでは、被検証回路の解析に必要な条件を設定するために解析条件設定部１に読み込む。次いで、ステップＳ３では関連機能ブロック探索部３において信号経路の探索を実施して、信号経路に関連する機能ブロックを検索する。ステップＳ４の機能ブロックのシミュレーションレベル設定では、機能ブロックのシミュレーションレベル設定部４において前記信号経路に関連する機能ブロックは素子レベルで記述した情報に、関連しない機能ブロックは機能記述言語レベルで記述した情報にそれぞれシミュレーションのレベルを設定し、各機能ブロックのシミュレーションレベルをシミュレーションレベル表示部５に表示する。ステップＳ５では、シミュレーション実行部６において、前記シミュレーションレベル設定部４で設定した各機能レベルの状態で、つまりレベル混在状態でシミュレーションを実行し、その結果を結果出力部７に出力する（ステップＳ６）。
【００１９】
図４は、ある一つの解析条件の設定の具体例を示す説明図である。図４に示すように、まず被検証回路12に示すような各機能ブロックＡ〜Ｈ間の接続情報を回路情報部２に読み込む。また被検証回路12の各入出力端子に必要な解析条件設定を解析条件設定部１で行い、印加信号入出力部11におけるＡＣ信号の印加信号を入力する入力信号部11-1と、印加信号に対する被検証回路の出力を測定する出力測定部11-2が設定される。次いで、関連機能ブロック探索部３で、入力信号部11-1と出力測定部11-2の間の信号経路に存在する、機能ブロックＡ，機能ブロックＥ，機能ブロックＨを抽出する。関連機能ブロック探索部３で抽出した、機能ブロックＡ，機能ブロックＥ，機能ブロックＨを素子レベルモデルに、その他の機能ブロックＢ，Ｃ，Ｄ，Ｆ，Ｇを機能記述言語レベルモデルにシミュレーションレベルを設定する。なお、シミュレーションレベル表示部５で、自動的に設定した各機能ブロックのシミュレーションレベルの表示する機能を有することにより設計者が状態を確認できる。
【００２０】
このように、工数がかからず、設定ミスのないように、自動で各機能ブロックのシミュレーションレベルを設定できるので、大規模な半導体集積回路の全体検証においても、シミュレーションに要する時間の短縮を図りつつ、詳細検証が必要な信号経路では、高精度な特性が維持できる回路シミュレーション装置を実現できる。
【００２１】
次に、実施例２について説明する。図５は、実施例２に係る回路シミュレーション装置における関連機能ブロック探索部の構成を示すブロック図である。この実施例２は、請求項２に係る発明に対応するものである。この実施例２における関連機能ブロック探索部は、機能ブロックの各端子に経路探索用ラベルを設定する機能ブロック端子ラベル設定部３-1と、機能ブロック間の各端子の接続情報を抽出する機能ブロック接続情報抽出部３-2と、解析条件によって規定される印加信号を被検証回路に入力する入力信号部と印加信号に対する被検証回路の出力を測定する出力測定部との間で印加信号が経る機能ブロックを、前記経路探索用ラベル及び前記接続情報を使用して探索する信号経路探索部３-3と、前記探索結果から関連する機能ブロックを特定する機能ブロック特定部３-4とで構成されている。なお、経路探索用ラベルとしては、回路図情報中に機能ブロックの各端子の入力、出力の区別が既になされていれば、その情報をそのまま設定する。また、機能ブロックの各端子を区別する記号と、その記号が入力、出力かの定義を表すテーブルとが別になっているような場合には、このテーブルの定義を機能ブロックの各端子に設定する。
【００２２】
次に、このように構成されている関連機能ブロック探索部の動作について説明する。図６は、上記関連機能ブロック探索部の動作の概要を説明するためのフローチャートであり、このフローチャートに沿って動作を説明する。まず、機能ブロック端子ラベル設定部３-1に、機能ブロックの各端子に情報を読み込み、機能ブロックの各端子にラベルを設定する（ステップＳ11）。機能ブロックの各端子に設定するラベルは、図７の（Ａ），（Ｂ）に示すように、例えば機能ブロックＡ（オペアンプ）、機能ブロックＥ（スイッチ）の各入力端子にＩＮ，各出力端子にＯＵＴというように設定する。次に、機能ブロック接続情報抽出部３-2において、機能ブロック間の各端子の接続情報を読み込み抽出する（ステップＳ12）。次に、信号経路探索部３-3において、解析条件から印加信号を被検証回路に入力する入力信号部と印加信号に対する被検証回路の出力を測定する出力測定部を抽出する（ステップＳ13）。次に、信号経路の探索を行う。すなわち、まず(1）入力信号部に接続されているＩＮラベルを有する機能ブロックを抽出する（ステップＳ14）。次いで、(2) 抽出された機能ブロックのＯＵＴラベルにＩＮラベルが接続されている機能ブロックを抽出する（ステップＳ15）。次いで、上記(2) の探索を全ての接続情報について繰り返し（ステップＳ16）、いずれかの機能ブロックのＯＵＴラベルに出力測定部が接続されたかを抽出し、出力測定部まで行き着かなかった信号経路を省く（ステップＳ17）。そして、省かれず残った信号経路に存在する各機能ブロックを、信号経路に関連する機能ブロックとして特定する（ステップＳ18）。
【００２３】
更に具体的に、図４を用いて説明すると、まず(1) 入力信号部11-1に接続されているＩＮラベルを有する機能ブロックＡ（オペアンプ）を抽出し、(2) 機能ブロックＡのＯＵＴラベルにＩＮラベルが接続されている機能ブロックＥ（スイッチ）、機能ブロックＦ（コンパレータ）を抽出する。次いで、(3) 機能ブロックＥのＯＵＴラベルにＩＮラベルが接続されている機能ブロックＨ（バッファ）を抽出する。なお、機能ブロックＦのＯＵＴラベルに接続されているものはないので、この信号経路の探索は終了とする。機能ブロックＨのＯＵＴラベルに出力測定部11-2が接続されているいることを抽出する。次いで、(4) 出力測定部11-2まで行き着かなかった信号経路、つまり、機能ブロックＡ→機能ブロックＥ→機能ブロックＨの経路以外の信号経路を省く。そして、(5) 残った信号経路内の機能ブロックＡ，機能ブロックＥ，機能ブロックＨを信号経路に関連する機能ブロックとして特定する。なお、本実施例では、入力信号部から接続情報を探索する手法を示したが、出力測定部から入力信号部へ逆に探索を行うなど、経路が特定できる手法であれば問題ない。
【００２４】
このように自動で詳細検証が必要な信号経路を探索し、その経路に含まれる機能ブロックを特定することで、各機能ブロックのシミュレーションレベルの設定を手作業で行う工数がかからず、設定ミスのない各機能ブロックのシミュレーションレベルを設定できる。
【００２５】
次に、実施例３について説明する。この実施例３は、請求項４及び５に係る発明に対応するものである。本実施例は、図１に示した実施例１において、異なる複数の測定項目を連続的に解析する機能と、各測定項目毎に設定されたシミュレーションの各機能ブロックのレベルの状態を表示する出力部を付加したものである。つまり、ある一つの解析条件により、各機能ブロックのシミュレーションレベルを設定し、シミュレーションを実行したのち、別の測定条件を新たに読み込み、その情報に従って信号経路検索を実施し、各機能ブロックのシミュレーションレベルを設定することを測定項目数に応じて実施する。具体的には、図４に示した解析条件での設定のあと、シミュレーションを実行し、続いて図８に示すような解析条件での設定をして、シミュレーションを実行するというように連続して解析することである。この連続的な解析動作も、図示しないＣＰＵなどの制御部の制御により実行される。図８に示す解析条件での設定では、入力信号部11-1に接続されているＩＮラベルを有する機能ブロックＢ（オペアンプ）を抽出し、機能ブロックＢのＯＵＴラベルにＩＮラベルが接続されている機能ブロックＧ（コンパレータ）を抽出し、機能ブロックＧのＯＵＴラベルに出力測定部11-2が接続されていることを抽出し、機能ブロックＢ，機能ブロックＧを信号経路に関連する機能ブロックとして特定する。なお、各測定項目に応じた各機能ブロックのシミュレーションレベルの設定をシミュレーション毎に実施するのではなく、一括して行う方法でもよい。
【００２６】
このように構成した回路シミュレーション装置によれば、各検査測定条件毎に各機能ブロックのシミュレーションレベルの設定を手作業で行う工数がかからず、設定ミスのないように、自動で各機能ブロックのシミュレーションレベルを設定できるので、シミュレーションに要する時間の短縮を図りつつ、詳細検証が必要な信号経路では、高精度な特性が維持できる回路シミュレーション装置を実現できる。
【００２７】
次に、実施例４について説明する。図９は、本発明に係る実施例４を示すブロック構成図である。この実施例は、請求項６に係る発明に対応するものである。本実施例は、前記実施例１〜３に係る回路シミュレーション装置を半導体テスタ用プログラムのデバッグ装置に用いたものである。図９で、被検証回路である仮想的な被試験ＩＣの情報部２′は、図１に示した実施例１における回路情報部２に対応する。また、擬似ＩＣテスタの試験条件設定部１′は、図１に示した実施例１におけるシミュレーション解析条件設定部１に対応する。
【００２８】
なお、擬似ＩＣテスタの試験条件は、テストプログラムからの抽出でも、テスト項目表などからの入力でもよい。通常、ＩＣの試験項目数は数百項目以上あり、自動で各機能ブロックのシミュレーションレベルを設定できるのことは工数的に非常に有効である。このように構成した半導体テスタ用プログラムのデバッグ装置によれば、内部回路に詳しくないテスト設計者でも容易に利用可能で、且つ、検証に要する時間の短縮が図れる半導体テスタ用プログラムのデバッグ装置を実現できる。
【図面の簡単な説明】
【００２９】
【図１】本発明に係る回路シミュレーション装置の実施例１の構成を示すブロック図である。
【図２】図１の動作を説明するためのフローチャートである。
【図３】図１に示した実施例１の関連機能ブロック探索部で探索される機能ブロックを示す図である。
【図４】図１に示した実施例１における解析条件設定部による解析条件の設定の具体例を示す説明図である。
【図５】本発明の実施例２に係る回路シミュレーション装置における関連機能ブロック探索部の構成を示すブロック図である。
【図６】図５に示した実施例２の動作を説明するためのフローチャートである。
【図７】図５に示した実施例２における機能ブロック端子ラベル設定部が設定するラベルを例示する図である。
【図８】本発明の実施例３において連続的に解析を行う場合における、図４に示す解析条件の設定に引き続く解析条件の設定の具体例を示す説明図である。
【図９】本発明の実施例４に係る半導体テスタ用プログラムのデバック装置の構成を示すブロック図である。
【符号の説明】
【００３０】
１  解析条件設定部
２  回路情報部
３  関連機能ブロック探索部
４  関連機能ブロックのシミュレーションレベル設定部
５  関連機能ブロックのシミュレーションレベル表示部
６  シミュレーション実行部
７  結果出力部
11  印加信号入出力部
11-1  入力信号部
11-2  出力測定部
12  被検証回路
３-1  機能ブロック端子ラベル設定部
３-2  機能ブロック接続情報抽出部
３-3  信号経路探索部
３-4  信号経路内の機能ブロック特定部
１′  疑似ＩＣテスタの試験条件設定部
２′  仮想的な被試験ＩＣの情報部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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