(57)【要約】【課題】本発明は、強誘電体キャパシタを用いたＦｅＲＡＭにおいて、高速アクセス時に強誘電体キャパシタにかかる負荷を軽減できるようにするものである。【解決手段】たとえば、セルアレイＣＡ側のビット線対ＢＬｃｅｌｌ，／ＢＬｃｅｌｌにイコライズ回路１６を接続する。そして、強誘電体キャパシタ２より読み出したデータをセンスアンプ１３で増幅した後に、ビット線選択信号線φｔ０を“Ｌ”にする。これにより、セルアレイＣＡ側のビット線対ＢＬｃｅｌｌ，／ＢＬｃｅｌｌとセンスアンプ側のビット線対ＢＬｓａ，／ＢＬｓａとを電気的に分離させる。この後、イコライズ回路１６によって、セルアレイＣＡ側のビット線対ＢＬｃｅｌｌ，／ＢＬｃｅｌｌの電位を“Ｌ”にイコライズする構成となっている。【選択図】      図１
2005243164.tif 000002
【特許請求の範囲】
【請求項１】
センスアンプと、
前記センスアンプに接続されたビット線対と、
前記ビット線対にそれぞれ接続され、セルトランジスタおよび強誘電体キャパシタを用いたメモリセルを複数含む第１のメモリセルアレイおよび第２のメモリセルアレイと、
前記第１および第２のメモリセルアレイと前記センスアンプとの間の前記ビット線対に挿入された第１の選択トランジスタおよび第２の選択トランジスタと、
少なくとも前記第１および第２のメモリセルアレイ側の前記ビット線対に接続された第１のイコライズ回路と
を具備したことを特徴とする半導体記憶装置。
【請求項２】
前記第１および第２の選択トランジスタよりも前記センスアンプ側のビット線対には、さらに、第２のイコライズ回路が接続されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１および第２のメモリセルアレイは、それぞれ、強誘電体キャパシタとセルトランジスタとを並列に接続した前記複数のメモリセルが直列に接続された複数のブロックを含み、
前記複数のブロックの一端は、それぞれ、ブロック選択トランジスタを介して、前記ビット線対に接続され、
前記複数のブロックの他端は、それぞれ、プレート線に接続されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記第１および第２のメモリセルアレイは、それぞれ、強誘電体キャパシタとセルトランジスタとを直列に接続した前記複数のメモリセルを含み、
前記複数のメモリセルの一端は、それぞれ、前記ビット線対に接続され、
前記複数のメモリセルの他端は、それぞれ、プレート線に接続されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
高速アクセス時に、前記プレート線の電位を“Ｈｉｇｈ”に保つ時間がランダムアクセス時と同じであることを特徴とする請求項３または４に記載の半導体記憶装置。
【請求項６】
高速アクセス時に、前記第１および第２の選択トランジスタよりも前記第１および第２のメモリセルアレイ側のビット線対の電位をイコライズする時間がランダムアクセス時と同じであることを特徴とする請求項１に記載の半導体記憶装置。
【請求項７】
高速アクセス時には、前記第１および第２の選択トランジスタよりも前記センスアンプ側のビット線対の電位を保持することを特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関するもので、特に、強誘電体キャパシタ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｃａｐａｃｉｔｏｒ）を用いた不揮発性の半導体記憶装置（ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ））に関する。
【背景技術】
【０００２】
近年、半導体記憶装置の一つとして、強誘電体キャパシタを用いたＦｅＲＡＭが注目されている。このＦｅＲＡＭは、不揮発性であり、しかも書き換え回数が１０の１２乗、読み出し時間，書き込み時間がＤＲＡＭ（Ｄｙｎａｍｉｃ  ＲＡＭ）と同程度、２．５Ｖから５Ｖの低電圧動作が可能であるなどの長所がある。そのため、全メモリ市場を席巻する可能性がある（たとえば、非特許文献１，２参照）。
【０００３】
ＦｅＲＡＭにおいて、バーストモード、ページモード、スタティックカラムモードなどは、高速アクセスを実現するために必須のものである。しかしながら、これらのモードを実行した際に、従来の構成では、プレート線の電位を“Ｈｉｇｈ”に保つ時間が、ランダムアクセス時よりも長くなる。そのため、強誘電体キャパシタにかかる負荷が大きくなるという問題があった。
【非特許文献１】Ｔ．Ｓｕｍｉ  ｅｔ  ａｌ．，“Ａ  ２５６ｋｂ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｍｅｍｏｒｙ  ａｔ  ３Ｖ  ａｎｄ  １００ｎｓ”  ＩＳＳＣＣ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，Ｆｅｂ．，１９９４，ｐｐ２６８−２６９．
【非特許文献２】Ｈ．Ｋｏｉｋｅ  ｅｔ  ａｌ．，“Ａ  ６０−ｎｓ  １−Ｍｂ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｍｅｍｏｒｙ  ｗｉｔｈ  ａ  Ｎｏｎｄｒｉｖｅｎ  Ｃｅｌｌ  Ｐｌａｔｅ  Ｌｉｎｅ  Ｗｒｉｔｅ／Ｒｅａｄ  Ｓｃｈｅｍｅ”  ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｉｌｄ  Ｓｔａｔｅ  Ｃｉｒｃｕｉｔ，Ｖｏｌ．３０，  Ｎｏ．１１，Ｎｏｖ．，１９９６，ｐｐ１６２５−１６３４．
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、バーストモード、ページモード、スタティックカラムモードなどの高速アクセスを実行した際に、強誘電体キャパシタにかかる負荷を軽減することが可能な半導体記憶装置を提供することを目的としている。
【課題を解決するための手段】
【０００５】
本願発明の一態様によれば、センスアンプと、前記センスアンプに接続されたビット線対と、前記ビット線対にそれぞれ接続され、セルトランジスタおよび強誘電体キャパシタを用いたメモリセルを複数含む第１のメモリセルアレイおよび第２のメモリセルアレイと、前記第１および第２のメモリセルアレイと前記センスアンプとの間の前記ビット線対に挿入された第１の選択トランジスタおよび第２の選択トランジスタと、少なくとも前記第１および第２のメモリセルアレイ側の前記ビット線対に接続された第１のイコライズ回路とを具備したことを特徴とする半導体記憶装置が提供される。
【発明の効果】
【０００６】
この発明によれば、高速アクセス時にプレート線の電位を“Ｈｉｇｈ”に保つ時間がランダムアクセス時とほぼ同程度になる結果、バーストモード、ページモード、スタティックカラムモードなどの高速アクセスを実行した際に、強誘電体キャパシタにかかる負荷を軽減することが可能な半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【０００７】
以下、この発明の実施の形態について図面を参照して説明する。
【０００８】
［第１の実施形態］
図１は、本発明の第１の実施形態にしたがったＦｅＲＡＭの構成例を示すものである。図１において、各セルアレイＣＡは、複数のメモリブロックＭＢを有している。メモリブロックＭＢのそれぞれは、セルトランジスタ（Ｔ）１と強誘電体キャパシタ（Ｃ）２とが並列に接続された複数のメモリセル（セルユニット）ＭＣａを直列に接続したＴＣ並列ユニット直列接続型強誘電体メモリを含んでいる。
【０００９】
各メモリブロックＭＢの一方の端子はプレート（電極）線ＰＬ（この例の場合、ＰＬ０）にそれぞれ接続され、他方の端子はブロック選択トランジスタ１１をそれぞれ介して、相補の信号線対である、セルアレイＣＡ側のビット線ＢＬｃｅｌｌまたは／ＢＬｃｅｌｌに接続されている。ブロック選択トランジスタ１１の各ゲートは、ブロック選択信号線ＢＳ（この例の場合、ＢＳ００，ＢＳ０１）に接続されている。セルトランジスタ１の各ゲートには、ワード線ＷＬ（この例の場合、ＷＬ００，ＷＬ０１，〜，ＷＬ０ｎ）が接続されている。
【００１０】
上記ビット線ＢＬｃｅｌｌおよび／ＢＬｃｅｌｌは、ビット線選択トランジスタ１２，１２をそれぞれ介して、相補の信号線対である、センスアンプ（Ｓ／Ａ）側のビット線ＢＬｓａおよび／ＢＬｓａに接続されている。ビット線選択トランジスタ１２，１２の各ゲートには、それぞれ、ビット線選択信号線φｔ（この例の場合、φｔ０）が接続されている。
【００１１】
上記センスアンプ側のビット線ＢＬｓａおよび／ＢＬｓａには、センスアンプ１３が接続されている。また、ビット線ＢＬｓａには、イコライズ回路（第２のイコライズ回路）１４を構成する、ｎＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ１４ａのドレインが接続されている。ｎＭＯＳトランジスタ１４ａのソースは信号線Ｖｅｑｌ−ｓａに接続され、ゲートは信号線ＢＥＱＬｓａに接続されている。ビット線／ＢＬｓａには、上記イコライズ回路１４を構成する、ｎＭＯＳトランジスタ１４ｂのドレインが接続されている。ｎＭＯＳトランジスタ１４ｂのソースは上記信号線Ｖｅｑｌ−ｓａに接続され、ゲートは上記信号線ＢＥＱＬｓａに接続されている。さらに、ビット線ＢＬｓａ，／ＢＬｓａには、上記イコライズ回路１４を構成する、ｎＭＯＳトランジスタ１４ｃのソース・ドレインが接続されている。ｎＭＯＳトランジスタ１４ｃのゲートは、上記信号線ＢＥＱＬｓａに接続されている。
【００１２】
そして、上記センスアンプ側のビット線ＢＬｓａおよび／ＢＬｓａには、ｎＭＯＳトランジスタ１５ａ，１５ｂの各ドレインが接続されている。ｎＭＯＳトランジスタ１５ａのソースにはデータ線ＤＱが、ｎＭＯＳトランジスタ１５ｂのソースにはデータ線／ＤＱが、それぞれ接続されている。ｎＭＯＳトランジスタ１５ａ，１５ｂの各ゲートには、カラム選択信号線ＣＳＬｘが共通に接続されている。
【００１３】
一方、上記セルアレイＣＡ側のビット線ＢＬｃｅｌｌおよび／ＢＬｃｅｌｌには、イコライズ回路（第１のイコライズ回路）１６が設けられている。すなわち、上記ビット線ＢＬｃｅｌｌには、ｎＭＯＳトランジスタ１６ａのドレインが接続されている。ｎＭＯＳトランジスタ１６ａのソースは信号線Ｖｅｑｌ−ｃｅｌｌに接続され、ゲートは信号線ＢＥＱＬｃｅｌｌに接続されている。ビット線／ＢＬｃｅｌｌには、ｎＭＯＳトランジスタ１６ｂのドレインが接続されている。ｎＭＯＳトランジスタ１６ｂのソースは上記信号線Ｖｅｑｌ−ｃｅｌｌに接続され、ゲートは上記信号線ＢＥＱＬｃｅｌｌに接続されている。さらに、ビット線ＢＬｃｅｌｌ，／ＢＬｃｅｌｌには、ｎＭＯＳトランジスタ１６ｃのソース・ドレインが接続されている。ｎＭＯＳトランジスタ１６ｃのゲートは、上記信号線ＢＥＱＬｃｅｌｌに接続されている。
【００１４】
なお、各信号線ＢＥＱＬｓａ，ＢＥＱＬｃｅｌｌ，Ｖｅｑｌ−ｓａ，Ｖｅｑｌ−ｃｅｌｌは、図示していない制御回路によって制御されるようになっている。
【００１５】
図２は、上記した構成のＦｅＲＡＭの動作波形を示すものである。すなわち、このＦｅＲＡＭでは、チップイネーブル信号／ＣＥが“Ｌ（Ｌｏｗ）”、アウトプットイネーブル信号／ＯＥが“Ｌ”になったときに、データの読み出し動作が行われる。ロウアドレスＲｏｗ  Ａｄが１回読み込まれ、カラムアドレスＣｌｍｎ  Ａｄは連続的に読み込まれる。ワード線ＷＬが“Ｌ”、ブロック選択信号ＢＳが“Ｈ（Ｈｉｇｈ）”になり、所定のセルＭＣａにアクセスできるようになる。
【００１６】
ビット線ＢＬｃｅｌｌ，ＢＬｓａは“Ｌ”にイコライズされており、プレート線ＰＬの電位を“Ｈ”にして、強誘電体キャパシタ２に記憶されているデータを読み出す。読み出したデータをセンスアンプ１３で増幅した後に、ビット線選択信号線φｔを“Ｌ”にする。これにより、セルアレイＣＡ側のビット線対ＢＬｃｅｌｌ，／ＢＬｃｅｌｌとセンスアンプ側のビット線対ＢＬｓａ，／ＢＬｓａとが分離される。この後、イコライズ回路１６によって、セルアレイＣＡ側のビット線対ＢＬｃｅｌｌ，／ＢＬｃｅｌｌを“Ｌ”にイコライズする。
【００１７】
バーストモード時にプレート線ＰＬを“Ｈ”にする期間（Ｔｒａｎｄｏｍ）は、ランダムアクセス時にプレート線ＰＬを“Ｈ”にする期間とほぼ等しくなる。このため、従来例に比べ、バーストモード時にプレート線ＰＬを“Ｈ”にする期間が短くなり、強誘電体キャパシタ２にかかる負荷を軽減できる。
【００１８】
また、セルアレイＣＡ側のビット線対ＢＬｃｅｌｌ，／ＢＬｃｅｌｌとセンスアンプ側のビット線対ＢＬｓａ，／ＢＬｓａとが導通していない。このため、セルアレイＣＡ側のビット線対ＢＬｃｅｌｌ，／ＢＬｃｅｌｌの電位が“Ｌ”にイコライズされた後も、センスアンプ側のビット線対ＢＬｓａ，／ＢＬｓａには読み出したデータを保持させることができる。つまり、カラムアドレスに対応したカラム選択信号線ＣＳＬｘ（ｘ＝１，２，〜，ｎ）を、順に“Ｈ”にしていくことで、センスアンプ１３に接続されたビット線対ＢＬｓａ，／ＢＬｓａによって保持されたデータを読み出すことができる。
【００１９】
なお、この方式は、高速ライト動作には適用できず、高速リード動作においてのみ、有効となる。
【００２０】
また、たとえば図３に示すように、図２に比べ、ワード線ＷＬが“Ｌ”、ブロック選択信号ＢＳが“Ｈ”になる期間を短くすることによっても、同様に実施することができる。
【００２１】
さらには、たとえば図４に示すように、図２に比べ、ワード線ＷＬが“Ｌ”、ブロック選択信号ＢＳが“Ｈ”になる期間を短くするとともに、チップイネーブル信号／ＣＥが“Ｌ”になる期間を短くすることによっても、同様に実施することができる。
【００２２】
また、たとえば図５に示すように、センスアンプ側のイコライズ回路（１４）は省略することも可能である。このような構成とした場合、ＦｅＲＡＭの動作波形は、上記した図３および図４に示したような動作波形となる。
【００２３】
［第２の実施形態］
図６は、本発明の第２の実施形態にしたがったＦｅＲＡＭの構成例を示すものである。図６において、各セルアレイＣＡ’は、それぞれ、複数のメモリセル（セルユニット）ＭＣｂを有している。各メモリセルＭＣｂは、セルトランジスタ（Ｔ）１と強誘電体キャパシタ（Ｃ）２とが直列に接続された構成とされている。つまり、強誘電体キャパシタ２の一方の端子は、プレート線ＰＬ（この例の場合、ＰＬ１，〜，ＰＬｎ）にそれぞれ接続されている。また、強誘電体キャパシタ２の他方の端子は、セルトランジスタ１をそれぞれに介して、相補の信号線対である、セルアレイＣＡ’側のビット線ＢＬｃｅｌｌまたは／ＢＬｃｅｌｌに接続されている。セルトランジスタ１の各ゲートには、ワード線ＷＬ（この例の場合、ＷＬ００，ＷＬ０１，〜，ＷＬ０ｎ）が接続されている。
【００２４】
上記ビット線ＢＬｃｅｌｌおよび／ＢＬｃｅｌｌは、ビット線選択トランジスタ１２，１２をそれぞれ介して、相補の信号線対である、センスアンプ側のビット線ＢＬｓａおよび／ＢＬｓａに接続されている。ビット線選択トランジスタ１２，１２の各ゲートには、それぞれ、ビット線選択信号線φｔ（この例の場合、φｔ０）が接続されている。
【００２５】
上記センスアンプ側のビット線ＢＬｓａおよび／ＢＬｓａには、センスアンプ１３が接続されている。また、ビット線ＢＬｓａには、イコライズ回路（第２のイコライズ回路）１４を構成する、ｎＭＯＳトランジスタ１４ａのドレインが接続されている。ｎＭＯＳトランジスタ１４ａのソースは信号線Ｖｅｑｌ−ｓａに接続され、ゲートは信号線ＢＥＱＬｓａに接続されている。ビット線／ＢＬｓａには、上記イコライズ回路１４を構成する、ｎＭＯＳトランジスタ１４ｂのドレインが接続されている。ｎＭＯＳトランジスタ１４ｂのソースは上記信号線Ｖｅｑｌ−ｓａに接続され、ゲートは上記信号線ＢＥＱＬｓａに接続されている。さらに、ビット線ＢＬｓａ，／ＢＬｓａには、上記イコライズ回路１４を構成する、ｎＭＯＳトランジスタ１４ｃのソース・ドレインが接続されている。ｎＭＯＳトランジスタ１４ｃのゲートは、上記信号線ＢＥＱＬｓａに接続されている。
【００２６】
そして、上記センスアンプ側のビット線ＢＬｓａおよび／ＢＬｓａには、ｎＭＯＳトランジスタ１５ａ，１５ｂの各ドレインが接続されている。ｎＭＯＳトランジスタ１５ａのソースにはデータ線ＤＱが、ｎＭＯＳトランジスタ１５ｂのソースにはデータ線／ＤＱが、それぞれ接続されている。ｎＭＯＳトランジスタ１５ａ，１５ｂの各ゲートには、カラム選択信号線ＣＳＬｘが共通に接続されている。
【００２７】
一方、上記セルアレイＣＡ’側のビット線ＢＬｃｅｌｌおよび／ＢＬｃｅｌｌには、イコライズ回路（第１のイコライズ回路）１６が設けられている。すなわち、上記ビット線ＢＬｃｅｌｌには、ｎＭＯＳトランジスタ１６ａのドレインが接続されている。ｎＭＯＳトランジスタ１６ａのソースは信号線Ｖｅｑｌ−ｃｅｌｌに接続され、ゲートは信号線ＢＥＱＬｃｅｌｌに接続されている。ビット線／ＢＬｃｅｌｌには、ｎＭＯＳトランジスタ１６ｂのドレインが接続されている。ｎＭＯＳトランジスタ１６ｂのソースは上記信号線Ｖｅｑｌ−ｃｅｌｌに接続され、ゲートは上記信号線ＢＥＱＬｃｅｌｌに接続されている。さらに、ビット線ＢＬｃｅｌｌ，／ＢＬｃｅｌｌには、ｎＭＯＳトランジスタ１６ｃのソース・ドレインが接続されている。ｎＭＯＳトランジスタ１６ｃのゲートは、上記信号線ＢＥＱＬｃｅｌｌに接続されている。
【００２８】
なお、各信号線ＢＥＱＬｓａ，ＢＥＱＬｃｅｌｌ，Ｖｅｑｌ−ｓａ，Ｖｅｑｌ−ｃｅｌｌは、図示していない制御回路によって制御されるようになっている。
【００２９】
図７は、上記した構成のＦｅＲＡＭの動作波形を示すものである。すなわち、このＦｅＲＡＭでは、チップイネーブル信号／ＣＥが“Ｌ”、アウトプットイネーブル信号／ＯＥが“Ｌ”になったときに、データの読み出し動作が行われる。ロウアドレスＲｏｗ  Ａｄが１回読み込まれ、カラムアドレスＣｌｍｎ  Ａｄは連続的に読み込まれる。ワード線ＷＬが“Ｈ”になり、所定のセルＭＣｂにアクセスできるようになる。
【００３０】
ビット線ＢＬｃｅｌｌ，ＢＬｓａは“Ｌ”にイコライズされており、プレート線ＰＬの電位を“Ｈ”にして、強誘電体キャパシタ２に記憶されているデータを読み出す。読み出したデータをセンスアンプ１３で増幅した後に、ビット線選択信号線φｔを“Ｌ”にする。これにより、セルアレイＣＡ’側のビット線対ＢＬｃｅｌｌ，／ＢＬｃｅｌｌとセンスアンプ側のビット線対ＢＬｓａ，／ＢＬｓａとが分離される。この後、イコライズ回路１６によって、セルアレイＣＡ’側のビット線対ＢＬｃｅｌｌ，／ＢＬｃｅｌｌを“Ｌ”にイコライズする。
【００３１】
バーストモード時にプレート線ＰＬを“Ｈ”にする期間（Ｔｒａｎｄｏｍ）は、ランダムアクセス時にプレート線ＰＬを“Ｈ”にする期間とほぼ等しくなる。このため、従来例に比べ、バーストモード時にプレート線ＰＬを“Ｈ”にする期間が短くなり、強誘電体キャパシタ２にかかる負荷を軽減できる。
【００３２】
また、セルアレイＣＡ’側のビット線対ＢＬｃｅｌｌ，／ＢＬｃｅｌｌとセンスアンプ側のビット線ＢＬｓａ，／ＢＬｓａとが導通していない。このため、セルアレイＣＡ’側のビット線対ＢＬｃｅｌｌ，／ＢＬｃｅｌｌの電位が“Ｌ”にイコライズされた後も、センスアンプ側のビット線対ＢＬｓａ，／ＢＬｓａには読み出したデータを保持させることができる。つまり、カラムアドレスに対応したカラム選択信号線ＣＳＬｘ（ｘ＝１，２，〜，ｎ）を、順に“Ｈ”にしていくことで、センスアンプ１３に接続されたビット線対ＢＬｓａ，／ＢＬｓａによって保持されたデータを読み出すことができる。
【００３３】
なお、この方式は、高速ライト動作には適用できず、高速リード動作においてのみ、有効となる。
【００３４】
また、たとえば図８に示すように、図７に比べ、ワード線ＷＬが“Ｈ”になる期間を短くするとともに、チップイネーブル信号／ＣＥが“Ｌ”になる期間を短くすることによっても、同様に実施することができる。
【００３５】
また、たとえば図９に示すように、図７に比べ、ワード線ＷＬが“Ｈ”になる期間を短くすることによっても、同様に実施することができる。
【００３６】
さらには、たとえば図１０に示すように、センスアンプ側のイコライズ回路１４は省略することも可能である。このような構成とした場合、ＦｅＲＡＭの動作波形は、上記した図８に示したような動作波形となる。
【００３７】
また、図６に示した構成のＦｅＲＡＭにあっては、プレート線ＰＬ１，〜，ＰＬｎを隣接するメモリセルＭＣｂによって共有する場合を例に説明したが、これに限らず、たとえば図１１に示すように、セルアレイＣＡａ’において、プレート線ＰＬ０，ＰＬ１，〜，ＰＬｎを隣接するメモリセルＭＣｂによって共有しない構成とすることもできる。
【００３８】
同様に、図１０に示した構成のＦｅＲＡＭにあっては、プレート線ＰＬ１，〜，ＰＬｎを隣接するメモリセルＭＣｂによって共有する場合を例に説明したが、これに限らず、たとえば図１２に示すように、セルアレイＣＡｂ’において、プレート線ＰＬ０，ＰＬ１，〜，ＰＬｎを隣接するメモリセルＭＣｂによって共有しない構成とすることもできる。
【００３９】
その他、本発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００４０】
【図１】本発明の第１の実施形態にしたがったＦｅＲＡＭの基本構成を示す図。
【図２】図１のＦｅＲＡＭの動作波形を示す図。
【図３】図１のＦｅＲＡＭの他の動作波形を示す図。
【図４】図１のＦｅＲＡＭのさらに別の動作波形を示す図。
【図５】図１のＦｅＲＡＭの他の構成例を示す図。
【図６】本発明の第２の実施形態にしたがったＦｅＲＡＭの基本構成を示す図。
【図７】図６のＦｅＲＡＭの動作波形を示す図。
【図８】図６のＦｅＲＡＭの他の動作波形を示す図。
【図９】図６のＦｅＲＡＭのさらに別の動作波形を示す図。
【図１０】図６のＦｅＲＡＭの他の構成例を示す図。
【図１１】図６のＦｅＲＡＭのさらに別の構成例を示す図。
【図１２】図１０のＦｅＲＡＭの他の構成例を示す図。
【符号の説明】
【００４１】
１…セルトランジスタ（Ｔ）、２…強誘電体キャパシタ（Ｃ）、１１…ブロック選択トランジスタ、１２…ビット線選択トランジスタ、１３…センスアンプ、１４，１６…イコライズ回路、１５ａ，１５ｂ…ｎＭＯＳトランジスタ、ＢＬｃｅｌｌ，／ＢＬｃｅｌｌ…セルアレイ側のビット線対、ＢＬｓａ，／ＢＬｓａ…センスアンプ側のビット線対、ＣＡ，ＣＡ’，ＣＡａ’，ＣＡｂ’…セルアレイ、ＭＢ…メモリブロック、ＭＣａ，ＭＣｂ…メモリセル（セルユニット）、ＰＬ…プレート線、ＢＳ…ブロック選択信号線、ＷＬ…ワード線、φｔ…ビット線選択信号線。
【図１】
2005243164.tif 000003
【図２】
2005243164.tif 000004
【図３】
2005243164.tif 000005
【図４】
2005243164.tif 000006
【図５】
2005243164.tif 000007
【図６】
2005243164.tif 000008
【図７】
2005243164.tif 000009
【図８】
2005243164.tif 000010
【図９】
2005243164.tif 000011
【図１０】
2005243164.tif 000012
【図１１】
2005243164.tif 000013
【図１２】
2005243164.tif 000014
【手続補正書】
【提出日】平成16年5月26日(2004.5.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
センスアンプと、
前記センスアンプに接続されたビット線対と、
前記ビット線対にそれぞれ接続された、セルトランジスタおよび強誘電体キャパシタをそれぞれに有する複数のメモリセルを含む第１および第２のメモリセルアレイと、
前記第１および第２のメモリセルアレイと前記センスアンプとの間の前記ビット線対に接続された第１および第２の選択トランジスタと、
前記第１および第２の選択トランジスタよりも、前記第１および第２のメモリセルアレイ側の前記ビット線対に接続された第１のイコライズ回路と
を具備したことを特徴とする半導体記憶装置。
【請求項２】
前記第１および第２の選択トランジスタよりも前記センスアンプ側のビット線対には、さらに、第２のイコライズ回路が接続されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１および第２のメモリセルアレイは、それぞれ、強誘電体キャパシタとセルトランジスタとを並列に接続した前記複数のメモリセルが直列に接続された複数のブロックを含み、
前記複数のブロックの一端は、それぞれ、ブロック選択トランジスタを介して、前記ビット線対に接続され、
前記複数のブロックの他端は、それぞれ、プレート線に接続されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記第１および第２のメモリセルアレイは、それぞれ、強誘電体キャパシタとセルトランジスタとを直列に接続した前記複数のメモリセルを含み、
前記複数のメモリセルの一端は、それぞれ、前記ビット線対に接続され、
前記複数のメモリセルの他端は、それぞれ、プレート線に接続されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
高速アクセス時に、前記プレート線の電位を“Ｈｉｇｈ”に保つ時間がランダムアクセス時と同じであることを特徴とする請求項３または４に記載の半導体記憶装置。
【請求項６】
高速アクセス時に、前記第１および第２の選択トランジスタよりも前記第１および第２のメモリセルアレイ側のビット線対の電位をイコライズする時間がランダムアクセス時と同じであることを特徴とする請求項１に記載の半導体記憶装置。
【請求項７】
高速アクセス時には、前記第１および第２の選択トランジスタよりも前記センスアンプ側のビット線対の電位を保持することを特徴とする請求項１に記載の半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
本願発明の一態様によれば、センスアンプと、前記センスアンプに接続されたビット線対と、前記ビット線対にそれぞれ接続された、セルトランジスタおよび強誘電体キャパシタをそれぞれに有する複数のメモリセルを含む第１および第２のメモリセルアレイと、前記第１および第２のメモリセルアレイと前記センスアンプとの間の前記ビット線対に接続された第１および第２の選択トランジスタと、前記第１および第２の選択トランジスタよりも、前記第１および第２のメモリセルアレイ側の前記ビット線対に接続された第１のイコライズ回路とを具備したことを特徴とする半導体記憶装置が提供される。