(57)【要約】  【課題】回路図で直列または並列接続された素子が、回路図通りの素子構成でレイアウト設計されているか検証する手段が困難であった。  【解決手段】回路図の素子に対して、直列接続か並列接続か、またその際の合成本数、素子固有で定めたプロパティ値を入力し、回路図のネットリストにその情報を出力する。レイアウトのネットリストを出力する際は、素子固有のプロパティで同じ値となっている素子のみ、直列または並列合成を行い、素子固有のプロパティ値が異なる場合は、直列または並列合成を行わずに、素子に対して素子固有のプロパティ値を付加してネットリストを出力する。これらのネットリストを用いてＬＶＳ（Ｌａｙｏｕｔ  ＶＳ  Ｓｃｈｅｍａｔｉｃ）を実行すると、直列または並列接続された素子構成が回路図通りレイアウト設計されているか否かを検証することが可能となる。【選択図】図７
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【特許請求の範囲】
【請求項１】
直列または並列に接続された素子を有する回路を用いたレイアウトを検証するレイアウト検証装置であって、
構成される各素子の直列または並列本数，直列合成または並列合成された素子の値および各素子の幅と長さの情報を入力した回路図のネットリストを出力する手段
を有し、前記回路図のネットリストとレイアウトのネットリストを比較照合することを特徴とするレイアウト検証装置。
【請求項２】
前記レイアウトのネットリストは、種類，幅および長さが同じ素子が直列または並列接続されている素子を直列または並列合成をして素子の幅，長さおよび値を入力して得ることを特徴とするレイアウト検証装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路設計をする際、回路図通りレイアウト設計されているか検証する方法に関する。
【背景技術】
【０００２】
従来、レイアウト設計で回路図通り設計されているかを検証する時、素子の接続関係と各素子のプロパティ値（ＭＯＳトランジスタのＷ，Ｌサイズ、抵抗素子の抵抗値、容量素子の容量値、バイポーラトランジスタのエミッタサイズや並列個数等）を用いていた。しかし、直列・並列接続された素子の回路構成で、回路図上の直列または並列接続個数通りレイアウト設計されているかを検証するためには、直列・並列合成を行わずに、回路図に直列または並列接続本数分の素子を入力する必要があった（例えば、特許文献１参照）。
【特許文献１】特開平８−６９７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、直列・並列接続された素子数が数個の場合は、回路図に素子数分を入力することは可能であるが、数十個を超えると回路図入力することは非現実的となるため、直列・並列接続された素子数の検証は行っていなかった。
【０００４】
本発明はかかる点に鑑み、レイアウト検証で、直列又は並列接続された素子の個数を確認するために、直列または並列接続された素子数が如何なる本数でも、回路図入力する素子数の入力が１つで実施可能とすることを目的とする。
【課題を解決するための手段】
【０００５】
本発明は、回路図入力する素子の設定時に、入力する素子が抵抗素子の場合は、１つ当たりの抵抗値、容量素子の場合は１つ当たりの容量値、各素子で定めた固有プロパティ値、直列または並列接続する場合は、合成パターンとその本数の入力を促す。または、入力素子が抵抗素子の場合は合成後の抵抗値、容量素子の場合は合成後の容量値、各素子で定めた固有プロパティの素子１つ当たりの値、直列または並列接続する場合は、合成パターンとその本数の入力を促す。
【０００６】
回路図設計装置では、前記素子に入力された各値を用いて、前記素子が抵抗素子で直列または並列合成抵抗値を求める必要があれば合成後の抵抗値を計算し、前記素子が容量素子で直列または並列合成容量を求める必要があれば合成容量値を計算し、合成後の抵抗値や容量値、各素子で定めた固有プロパティの素子１つ当たりの値を出力する。
【０００７】
レイアウトパターンでは、素子固有で定めた素子１つ当たりのプロパティ値を抽出し、同一プロパティ値の素子が直列または並列接続されている場合のみ合成を行い、素子が抵抗の場合は合成抵抗値と、素子が容量素子の場合は合成容量値と、各素子で定め固有のプロパティの素子１つ当たりの値をレイアウト検証するネットリストとして出力する。
【０００８】
前記回路図のネットリストと前記レイアウトのネットリストを比較照合することで、素子が直列または並列接続された時の接続本数の検証を可能にすることができる。
【発明の効果】
【０００９】
近年の半導体集積回路の高集積化や微細化に伴い、各素子に付加する寄生容量や寄生抵抗が無視できず、回路図通りレイアウト設計されているかまで確認する必要があり、これを実現化したことにより、レイアウト設計の完成度が向上する。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態を図面に基づいて説明する。
抵抗素子が並列接続構成された場合、図１の１０４で並列接続を意味する文字列Ｐａｒａを合成された回路図にネットリストに入力し、１０２で抵抗のモデル名を、１０３で抵抗素子１本当たりの抵抗値、または合成後の抵抗値を、１０５で並列合成本数を、１０６で抵抗素子１本当たりの幅を、１０７で抵抗素子１本当たりの長さを入力することで、抵抗素子が１０５の設定本数で並列接続されたと認識する。図１の設定を、１０２をＰＯＬＹ、１０３を５．０ｋΩ、１０５を５、１０６を２．０ｕｍ、１０７を５．０ｕｍとした場合、シミュレーション回路図上で認識する状態を図２に示す。１０３の入力が、抵抗１本当たりの時、図２の２０１は５．０ｋΩの抵抗で、抵抗素子の幅が２．０ｕｍ、抵抗素子の長さが５．０ｕｍで、５本並列接続されていると認識される。この抵抗素子をレイアウトパターンと比較するためのネットリストとして出力する際は、
Ｒ１  ＰＯＳ  ＮＥＧ  １．０ｋ  ｍｏｄｅｌ＝ＰＯＬＹ  Ｗ＝２．０ｕ  Ｌ＝５．０ｕ
となり、抵抗素子のモデル名、並列合成後の抵抗値と１本当たりの抵抗素子の幅と長さの値を出力する。あるいは、１０３の入力が合成後の抵抗値の時、図２の２０１は、２５．０ｋΩの抵抗で、抵抗素子の幅が２．０ｕｍ、抵抗素子の長さが５．０ｕｍ、抵抗素子が５本並列接続されていると認識される。この抵抗素子をレイアウトパターンと比較するためのネットリストとして出力する際は、
Ｒ２  ＰＯＳ  ＮＥＧ  ５．０ｋ  ｍｏｄｅｌ＝ＰＯＬＹ  Ｗ＝２．０ｕ  Ｌ＝５．０ｕ
となり、抵抗素子のモデル名、入力された抵抗値と抵抗素子の幅と長さを出力する。
【００１１】
１０３に入力する抵抗値が抵抗素子１本当たりの値か、合成後の抵抗値を入力するかは、回路図設計当初に決める。
抵抗素子が直列接続構成された場合、図１の１０４で直列接続を意味する文字列Ｓｅｒｉを合成された回路図のネットリストに入力し、１０２、１０３、１０５〜１０７の各設定値を入力することで、抵抗素子が１０５の入力値で直列接続されていると認識する。１０２の設定をＤＩＦＦ、１０３の設定を５．０ｋΩ、１０５の設定を２、１０６を２．０ｕｍ、１０７を５．０ｕｍとした場合、シミュレーション回路図上で認識する状態を図３に示す。
【００１２】
図１に直列合成時の入力項目を、図３に図１の入力項目に対する回路設計装置でシミュレーションする際のネットリストの状態を示す。前記並列接続構成時同様、図１の１０３の入力が抵抗素子１本当たりの時、図３の３０１は、５．０ｋΩの抵抗で、抵抗素子の幅が２．０ｕｍ、抵抗素子の長さが５．０ｕｍで、２本直列接続されていると認識される。この抵抗素子をレイアウトパターンと比較するためのネットリストとして出力する際は、
Ｒ１  ＰＯＳ  ＮＥＧ  １０．０ｋ  ｍｏｄｅｌ＝ＤＩＦＦ  Ｗ＝２．０ｕ  Ｌ＝５．０ｕ
となり、抵抗素子のモデル名、直列合成後の抵抗値と１本当たりの抵抗素子の幅と長さの値を出力する。あるいは、図１の１０３の入力が合成後の抵抗値の時、図３の３０１は、２．５ｋΩの抵抗で、抵抗素子の幅が２．０ｕｍ、抵抗素子の長さが５．０ｕｍ、抵抗素子が２本直列接続されていると認識される。この抵抗素子をレイアウトパターンと比較するためのネットリストとして出力する際は、
Ｒ２  ＰＯＳ  ＮＥＧ  ５．０ｋ  ｍｏｄｅｌ＝ＤＩＦＦ  Ｗ＝２．０ｕ  Ｌ＝５．０ｕ
となり、抵抗素子のモデル名、入力された抵抗値と抵抗素子の幅と長さを出力する。
【００１３】
図１の１０３に入力する抵抗値が抵抗素子１本当たりの値か、合成後の抵抗値を入力するかは、回路図設計当初に決める。
以上のように、並列または直列接続された抵抗または容量素子の、接続情報および並列または直列接続された抵抗または容量素子それぞれの合計抵抗値または合計容量値をネットリストに入力することにより、回路図のネットリストとレイアウトのネットリストを比較照合することで、素子が直列または並列接続された時の接続本数の検証を可能にすることができる。
【００１４】
図４に回路図のネットリストを出力するフローを示す。回路図のネットリストは以下の手順で出力する。
（ステップＳ４０１）回路図上の素子を判別する。
（ステップＳ４０２）素子が抵抗であるか条件判別する。抵抗素子でない場合はステップＳ４０６を行い、抵抗素子の場合は、ステップＳ４０３を行う。
（ステップＳ４０３）抵抗素子の設定内容が直列接続か並列接続かを判別する。直列接続または並列接続でない場合はステップＳ４０５を行い、直列接続または並列接続の場合はステップＳ４０４を行う。
（ステップＳ４０４）直列接続または並列接続された抵抗素子の合成抵抗値を求める。図１の１０３の入力設定が合成抵抗値の場合は、このステップは行わない。
（ステップＳ４０５）合成された抵抗素子１本当たりの抵抗素子の幅と長さを求める。
（ステップＳ４０６）各素子固有で定めたプロパティ値を素子に付加して、回路図のネットリストとして出力する。
【００１５】
図５に合成される前の抵抗素子のレイアウト例を、図６に図５の抵抗素子合成後のパターンを示す。図５では抵抗素子が５本直列接続されており、各抵抗素子の抵抗値、抵抗素子の幅、長さが図５に示す値で構成されているとする。抵抗５０２，５０３，５０４は同じ抵抗素子の幅と長さのため、直列合成されるが、抵抗５０１は抵抗素子の幅と長さが抵抗５０２と異なるため、抵抗５０５は抵抗素子の長さが抵抗５０４と異なるため合成されず、図６に示す様な合成抵抗パターンとなり、レイアウト検証向けネットリストを出力する。また、抵抗６０２は抵抗５０２，５０３，５０４の直列合成後のため、抵抗値は１２．０ｋΩ、１本当たりの抵抗パターンの幅と長さは、Ｗ＝２．０ｕｍ  Ｌ＝１０．０ｕｍとなる。
【００１６】
図７にレイアウトのネットリストを出力するフローを示す。レイアウトのネットリストは以下の手順で出力する。
（ステップＳ７０１）レイアウト上の素子と、各素子固有で定めたプロパティ値を含めて抽出する。
（ステップＳ７０２）抽出された素子が抵抗素子かそれ以外かを判別する。抵抗素子の場合はステップＳ７０３を行い、抵抗素子以外の場合はステップＳ７０７を行う。
（ステップＳ７０３）素子の接続状態を確認する。
（ステップＳ７０４）抽出された抵抗素子が同じ種類、同じ抵抗素子の幅と長さで直列接続または並列接続されているか判別する。直列または並列合成されている場合は、ステップＳ７０５を行い、直列または並列合成されていない場合は、ステップＳ７０６を行う。
（ステップＳ７０５）直列または並列接続された抵抗素子の合成抵抗値を求める。
（ステップＳ７０６）合成された抵抗素子１本当たりの抵抗素子の幅と長さを求め、抵抗素子に対して、合成後の抵抗値と求めた抵抗素子の幅と長さを出力する。
（ステップＳ７０７）各素子固有で定めたプロパティ値を抽出した素子に付加して、レイアウトのネットリストとして抽出する。
【００１７】
最後に、回路図のネットリストとレイアウトのネットリスト比較を行う（図８参照）。回路図とレイアウトのネットリストは以下の手順で比較する。
（ステップＳ８０１）図４のステップＳ４０１からステップＳ４０６までの手順でネットリストを出力する。
（ステップＳ８０２）図７のステップＳ７０１からステップＳ７０７までの手順でネットリストを出力する。
（ステップＳ８０３）ステップＳ８０１とステップＳ８０２で出力された各々のネットリストを用いて、ＬＶＳ（Ｌａｙｏｕｔ  ＶＳ  Ｓｃｈｅｍａｔｉｃ）を実行する。直列・並列本数が異なる場合、ＬＶＳの処理結果で抵抗素子の幅と長さ、または抵抗値のエラーが報告されるため、回路図と異なった抵抗素子のレイアウト設計箇所の特定が可能となる。
【００１８】
以上の説明では、抵抗および容量を用いて説明したが、その他の素子に関しても同様である。
【産業上の利用可能性】
【００１９】
以上、説明したように、本発明は、回路図とレイアウトの抵抗素子の直列または並列接続本数が一致しているかを検証する方法等に有用である。
【図面の簡単な説明】
【００２０】
【図１】回路図入力する抵抗素子の設定項目
【図２】図１の設定で抵抗素子を並列接続する設定を行った時、シミュレーション上で認識する抵抗素子の構成図
【図３】図１の設定で抵抗素子を直列接続する設定を行った時、シミュレーション上で認識する抵抗素子の構成図
【図４】回路図のネットリストを出力するフロー
【図５】抵抗素子がレイアウトされている例
【図６】図６の抵抗素子が合成によって認識された時の構成図
【図７】レイアウトのネットリストを出力するフロー
【図８】回路図とレイアウトを比較するフロー
【符号の説明】
【００２１】
１０１  抵抗素子
１０２  抵抗種類の設定
１０３  抵抗値の設定（合成後または１本当たりのいずれか）
１０４  抵抗の合成パターンの設定
１０５  合成本数の設定
１０６  抵抗の幅の設定
１０７  抵抗の長さの設定
２０１  シミュレーション上で認識する並列接続された抵抗素子
３０１  シミュレーション上で認識する直列接続された抵抗素子
５０１，５０２，５０３，５０４，５０５  レイアウト上で設計された抵抗素子
６０１，６０２，６０３  合成後の抵抗素子
【図１】
2005122413.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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