(57)【要約】      （修正有）【課題】コスト低減及び耐衝撃性向上を実現し、かつにデザイン性に優れたチップ、及び該チップが搭載された商品等及びそれらの作製方法を提供する。【解決手段】紙幣を含む有価証券、所有物、飲食品等の容器等に厚さが０．２μｍ以下の半導体膜を有する集積回路、つまり集積回路を備えたチップを搭載することを特徴とする。本発明のチップは、シリコンウェハで作製されたチップと比較して、低コスト、高耐衝撃性を有し、更にデザイン性を損なうことがない。【選択図】図１
2005252232.tif 000002
【特許請求の範囲】
【請求項１】
厚さが０．２μｍ以下の半導体膜を有する集積回路を備えたチップを搭載した
ことを特徴とする有価証券。
【請求項２】
厚さが０．２μｍ以下の半導体膜を有する集積回路を備えたチップを搭載した有価証券であって、
前記集積回路は、液滴吐出法又はレーザカット法により形成された回路接続により、選択されるメモリセルを有するＲＯＭ、を有する
ことを特徴とする有価証券。
【請求項３】
厚さが０．２μｍ以下の半導体膜を有する集積回路を備えたチップを搭載した有価証券であって、
前記集積回路は、液滴吐出法又はレーザカット法により形成された回路接続により、選択されるメモリセルを有する第１ＲＯＭと、
フォトリソグラフィー法により形成された回路接続により、選択されるメモリセルを有する第２ＲＯＭと、を有する
ことを特徴とする有価証券。
【請求項４】
厚さが０．２μｍ以下の半導体膜を有する集積回路を備えたチップを搭載した有価証券であって、
前記集積回路は、
前記半導体膜の特性ばらつきに基づく固有なデータを格納した書き換え不可能な不揮発性メモリを有する
ことを特徴とする有価証券。
【請求項５】
請求項項４において、前記半導体膜は結晶性半導体膜からなる
ことを特徴とする有価証券。
【請求項６】
厚さが０．２μｍ以下の半導体膜を有する集積回路と、
前記集積回路上に設けられたアンテナと、を有し、
前記アンテナは、前記集積回路と電気的に接続されているチップを搭載した
ことを特徴とする有価証券。
【請求項７】
第１の基板上に設けられ、厚さが０．２μｍ以下の半導体膜を有する集積回路と、
第２の基板上に設けられたアンテナと、を有し、
前記アンテナは、前記集積回路と電気的に接続されているチップを搭載した
ことを特徴とする有価証券。
【請求項８】
請求項１乃至７のいずれか一において、
前記半導体膜は、ガラス基板、石英基板、ステンレス基板、及び可撓性を有する合成樹脂からなる基板のいずれかの絶縁表面上に設けられている
ことを特徴とする有価証券。
【請求項９】
請求項１乃至８のいずれか一において、
前記集積回路は、前記半導体膜を有する薄膜トランジスタを有する
ことを特徴とする有価証券。
【請求項１０】
厚さが０．２μｍ以下の半導体膜を有する集積回路を備えたチップを搭載した
ことを特徴とするチップ搭載物。
【請求項１１】
厚さが０．２μｍ以下の半導体膜を有する集積回路を備えたチップを搭載したチップ搭載物であって、
前記集積回路は、液滴吐出法又はレーザカット法により形成された回路接続により、選択されるメモリセルを有するＲＯＭ、を有する
ことを特徴とするチップ搭載物。
【請求項１２】
厚さが０．２μｍ以下の半導体膜を有する集積回路を備えたチップを搭載したチップ搭載物であって、
前記集積回路は、液滴吐出法又はレーザカット法により形成された回路接続により、選択されるメモリセルを有する第１ＲＯＭと、
フォトリソグラフィー法により形成された回路接続により、選択されるメモリセルを有する第２ＲＯＭと、を有する
ことを特徴とするチップ搭載物。
【請求項１３】
厚さが０．２μｍ以下の半導体膜を有する集積回路を備えたチップを搭載したチップ搭載物であって、
前記集積回路は、
前記半導体膜の特性ばらつきに基づく固有なデータを格納した書き換え不可能な不揮発性メモリを有する
ことを特徴とするチップ搭載物。
【請求項１４】
請求項項１３において、前記半導体膜は結晶性半導体膜からなる
ことを特徴とするチップ搭載物。
【請求項１５】
厚さが０．２μｍ以下の半導体膜を有する集積回路と、
前記集積回路上に設けられたアンテナと、を有し、
前記アンテナは、前記集積回路と電気的に接続されているチップを搭載した
ことを特徴とするチップ搭載物。
【請求項１６】
第１の基板上に設けられ、厚さが０．２μｍ以下の半導体膜を有する集積回路と、
第２の基板上に設けられたアンテナと、を有し、
前記アンテナは、前記集積回路と電気的に接続されているチップを搭載した
ことを特徴とするチップ搭載物。
【請求項１７】
請求項１０乃至１６のいずれか一において、
前記半導体膜は、ガラス基板、石英基板、ステンレス基板、及び可撓性を有する合成樹脂からなる基板のいずれかの絶縁表面上に設けられている
ことを特徴とするチップ搭載物。
【請求項１８】
請求項１０乃至１７のいずれか一において、
前記集積回路は、前記半導体膜を有する薄膜トランジスタを有する
ことを特徴とする有価証券。
【請求項１９】
厚さが０．２μｍ以下の半導体膜を形成し、
前記半導体膜を結晶化して結晶性半導体膜を形成し、
前記結晶性半導体膜を有する集積回路を形成し、
前記集積回路を有するチップを搭載する
ことを特徴とする有価証券の作製方法。
【請求項２０】
厚さが０．２μｍ以下の半導体膜を形成し、
前記半導体膜を結晶化して結晶性半導体膜を形成し、
前記結晶性半導体膜上に、フォトリソグラフィー法を用いて第１の金属配線を形成し、前記第１の金属配線による回路接続によって選択される第１メモリセルを形成し、且つ前記結晶性半導体膜上に、液滴吐出法又はレーザカット法を用いて第２の金属配線を形成し、前記第２の金属配線による回路接続によって選択される第２メモリセルを形成することにより集積回路を形成し、
前記集積回路を有するチップを搭載する
ことを特徴とする有価証券の作製方法。
【請求項２１】
厚さが０．２μｍ以下の半導体膜を形成し、
前記半導体膜をレーザにより結晶化して結晶性半導体膜を形成し、
前記結晶性半導体膜を有する集積回路を形成し、
前記集積回路を有するチップを搭載する
ことを特徴とする有価証券の作製方法。
【請求項２２】
厚さが０．２μｍ以下の半導体膜を形成し、
前記半導体膜と接するように金属元素を添加し、加熱することにより結晶化して第１の結晶性半導体膜を形成し、
前記第１の結晶性半導体膜をレーザにより結晶化して第２の結晶性半導体膜を形成し、
前記第２の結晶性半導体膜を有する集積回路を形成し、
前記集積回路を有するチップを搭載する
ことを特徴とする有価証券の作製方法。
【請求項２３】
請求項１９乃至２２のいずれか一において、
前記レーザの照射方向と、キャリア移動方向とが沿うように、前記半導体膜のチャネル形成領域を形成し、
前記レーザの照射方向と垂直な方向に曲がるように固定して前記チップを搭載する
ことを特徴とする有価証券の作製方法。
【請求項２４】
請求項１９乃至２３のいずれか一において、
前記集積回路と電気的に接続されたアンテナを形成する
ことを特徴とする有価証券の作製方法。
【請求項２５】
請求項１９乃至２４のいずれか一において、
前記アンテナは前記集積回路を介して対称に形成する
ことを特徴とする有価証券の作製方法。
【請求項２６】
請求項１９乃至２４のいずれか一において、
前記アンテナは、第２の基板上に形成し、
前記第２の基板は前記集積回路を間に挟むように折り畳まれ、前記アンテナは前記集積回路を介して対称に形成する
ことを特徴とする有価証券の作製方法。
【請求項２７】
厚さが０．２μｍ以下の半導体膜を形成し、
前記半導体膜を結晶化して結晶性半導体膜を形成し、
前記結晶性半導体膜を有する集積回路を形成し、
前記集積回路を有するチップを搭載する
ことを特徴とするチップ搭載物の作製方法。
【請求項２８】
厚さが０．２μｍ以下の半導体膜を形成し、
前記半導体膜を結晶化して結晶性半導体膜を形成し、
前記結晶性半導体膜上に、フォトリソグラフィー法を用いて第１の金属配線を形成し、前記第１の金属配線による回路接続によって選択される第１メモリセルを形成し、且つ前記結晶性半導体膜上に、液滴吐出法又はレーザカット法を用いて第２の金属配線を形成し、前記第２の金属配線による回路接続によって選択される第２メモリセルを形成して集積回路を形成し、
前記集積回路を有するチップを搭載する
ことを特徴とするチップ搭載物の作製方法。
【請求項２９】
厚さが０．２μｍ以下の半導体膜を形成し、
前記半導体膜をレーザにより結晶化して結晶性半導体膜を形成し、
前記結晶性半導体膜を有する集積回路を形成し、
前記集積回路を有するチップを搭載する
ことを特徴とするチップ搭載物の作製方法。
【請求項３０】
厚さが０．２μｍ以下の半導体膜を形成し、
前記半導体膜に接するように金属元素を添加し、加熱することにより結晶化して第１の結晶性半導体膜を形成し、
前記第１の結晶性半導体膜をレーザにより結晶化して第２の結晶性半導体膜を形成し、
前記第２の結晶性半導体膜を有する集積回路を形成し、
前記集積回路を有するチップを搭載する
ことを特徴とするチップ搭載物の作製方法。
【請求項３１】
請求項２７乃至３０のいずれか一において、
前記レーザの照射方向と、キャリア移動方向とが沿うように、前記半導体膜のチャネル形成領域を形成し、
前記レーザの照射方向と垂直な方向に曲がるように固定して前記チップを搭載する
ことを特徴とするチップ搭載物の作製方法。
【請求項３２】
請求項２７乃至３１のいずれか一において、
前記集積回路と電気的に接続されたアンテナを形成する
ことを特徴とするチップ搭載物の作製方法。
【請求項３３】
請求項２７乃至３２のいずれか一において、
前記アンテナは前記集積回路を介して対称に形成する
ことを特徴とするチップ搭載物の作製方法。
【請求項３４】
請求項２７乃至３２のいずれか一において、
前記アンテナは、第２の基板上に形成し、
前記第２の基板は前記集積回路を間に挟むように折り畳まれ、前記アンテナは前記集積回路を介して対称に形成する
ことを特徴とするチップ搭載物の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁表面上に形成した薄膜集積回路、及び薄膜集積回路を内蔵するチップに関する。特に、該チップを搭載した有価証券、並びにその他の搭載物、及びそれらの作製方法に関する。
【背景技術】
【０００２】
近年、有価証券や商品の管理など、自動認識が必要なあらゆる分野を対象に、非接触でデータの授受が行えるＩＣカードや、ＩＣタグの必要性が高まっている。これらのＩＣカードや、ＩＣタグは、耐衝撃性能でみたところ小型化が、使い捨て用途のために安価が、特に有価証券の管理を視野に入れて紙との親和性が、あるいは、情報量の増加からメモリの大容量化が求められ、シリコン基板上では様々な技術を駆使し、それらの要求を満たしたＩＣチップの開発が進められている。
【０００３】
このようなＩＣチップを利用する用途としては、有価な証券類に微細なＩＣチップを搭載し、不正利用を防ぐとともに、正規な管理元に取り戻せた場合には再利用が可能となる方法が提案されている（特許文献１参照）。
【特許文献１】特開２００１−２６０５８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、シリコンウェハから形成されるＩＣチップは磁気カードと比較してコスト高である。その結果、付加価値が重要となる用途に限られ、普及を妨げる要因となっている。
【０００５】
また、ＩＣチップを搭載するＩＣカードにおいてセキュリティ等の機能を備える場合、ＣＰＵやある程度の容量を有するメモリが必要となり、ＩＣチップの面積が大きくなってしまう。シリコンウェハ上に形成されるＩＣチップは、カード向けに薄くして使用されるため、耐衝撃性が低いという問題がある。特に、ＩＣチップの面積が大きい場合には、ＩＣカードの信頼性に重大な影響を及ぼしてしまう。
【０００６】
またシリコンウェハ上に形成されるチップは厚いため製品や商品、特に紙幣等の紙、又は製品や商品に付すラベル自体に搭載する場合、表面に凹凸が生じてしまう。その結果、製品や商品のデザイン性が低下してしまった。
【０００７】
そこで本発明は、コスト低減及び耐衝撃性向上を実現し、かつにデザイン性に優れたＩＤチップ、及び該ＩＤチップが搭載された商品等及びそれらの作製方法を提供することを課題とする。
【課題を解決するための手段】
【０００８】
上記課題を鑑み本発明は、紙幣を含む有価証券、所有物、飲食品等の容器等（以下、商品等と表記する）に厚さが０．２μｍ以下、代表的には４０ｎｍ〜１７０ｎｍ、好ましくは５０ｎｍ〜１５０ｎｍの半導体膜を有する集積回路（以下、薄膜集積回路と表記する）を搭載することを特徴とする。本発明の薄膜集積回路は、シリコンウェハで作製されたチップと比較して、非常に薄い集積回路であるため、商品等に搭載する場合であってもデザイン性を損なうことがない。このような半導体膜を有する薄膜集積回路の厚みは、全体として０．３〜３μｍ、代表的には２μｍ程度となる。
【０００９】
またこのように薄い薄膜集積回路は、シリコンウェハで作製されたチップと異なり透光性を有することを特徴とする。そのため、商品等の表面に薄膜集積回路を搭載しても、表示を邪魔することがなく好ましい。
【００１０】
本発明の薄膜集積回路は、絶縁表面上に設けられるため、シリコンウェハで作製されたチップと比較して、電波吸収の心配がなく、高感度な信号の受信を行うことができる。
【００１１】
絶縁表面を有する基板としては、バリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、ステンレス基板等が挙げられる。またその他の絶縁表面を有する基板としては、ポリエチレン−テレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチックや、アクリル等の可撓性を有する合成樹脂からなる基板がある。このような絶縁表面を有する基板に薄膜集積回路を形成する場合、円形のシリコンウェハからチップを取り出すシリコンウェハで作製されたチップと比較して、母体基板形状に制約がない。そのため、本発明の薄膜集積回路の生産性を高め、大量生産を行うことができる。その結果、薄膜集積回路のコストの削減が期待できる。単価が非常に低い薄膜集積回路は、単価コストの削減により非常に大きな利益を生むことができる。
【００１２】
なお有価証券とは、紙幣、株券、小切手、等を含む。これらの有価証券に本発明のチップを搭載することができる。また免許証、戸籍謄本、住民票等の証書に本発明のチップを搭載することができる。その結果、これらの不正使用を防止することができる。また有価証券以外に、飲食品等の容器に薄膜集積回路を搭載してもよい。飲食品等の容器とは、ペットボトル、弁当箱、薬瓶、若しくはその他の容器、又は該容器へ付するラベル等を含む。また所有物に、薄膜集積回路を搭載してもよい。所有物としては、自転車、自動車等があり、盗難防止、又は盗難後の所在を把握することができる。また更に、本、ＣＤ、又はビデオ等に薄膜集積回路を搭載してもよく、特に貸し出しを行う商品に搭載するとよい。バーコード処理よりも素早く貸し出し手続をおこなうことができ、加えてスムーズな情報管理を行うことができる。このような商品等を包装する包装紙へ薄膜集積回路を搭載してもよい。またこのような薄膜集積回路に入力された情報、例えばメッセージ等を、リーダにより読み取り、表示装置へ表示することもできる。
【００１３】
このような本発明の薄膜集積回路を有する本発明のチップを、ＩＤチップ、又は半導体装置と呼ぶ。また本発明は、薄膜集積回路に電気的に接続されるアンテナを有するチップを提供することができる。アンテナが実装されているＩＤチップは、非接触型ＩＤチップ（無線チップ）とも呼ばれる。特にタグとして使用する場合、無線タグとも呼ぶことができる。また、アンテナは実装せずに外部電源と接続する端子を形成した接触型ＩＤチップと、非接触型及び接触型とを混在したハイブリッド型ＩＤチップと呼ぶことができる。本発明のチップは、厚さが０．２μｍ以下の半導体膜を有する集積回路を有することを特徴としており、接触型、非接触型、及びハイブリッド型のいずれのチップであっても本発明の効果を奏する。
【００１４】
また本発明のチップを搭載した上記商品及びその他の商品をチップ搭載物と表記する。またＩＤチップを搭載した商品をＩＤチップ搭載物と呼ぶことができる。
【００１５】
具体的な本発明は、厚さが０．２μｍ以下の半導体膜を有する集積回路を備えたチップを搭載した有価証券、及びその他のチップ搭載物を特徴とする。
【００１６】
別の本発明の形態は、厚さが０．２μｍ以下の半導体膜を有する集積回路を備えたチップを搭載した有価証券、及びその他のチップ搭載物であって、集積回路は、液滴吐出法又はレーザカット法により形成された回路接続（これらにより形成された配線による接続）により、選択されるメモリセルを有するＲＯＭ、を有する有価証券、及びその他のチップ搭載物を特徴とする。なお、液滴吐出法とは、選択的にパターンを形成可能な方法であり、導電膜や絶縁膜などの材料が混入された組成物の液滴（ドットとも表記する）を選択的に吐出（噴出）してパターンを形成する方法である。そのため、方法により液滴吐出法は、インクジェット描画法、スクリーン印刷、又はオフセット印刷と呼ばれる。
【００１７】
別の本発明の形態は、厚さが０．２μｍ以下の半導体膜を有する集積回路を備えたチップを搭載した有価証券、及びその他のチップ搭載物であって、集積回路は、液滴吐出法又はレーザカット法により形成された回路接続により、選択されるメモリセルを有する第１ＲＯＭと、フォトリソグラフィー法により形成された回路接続により、選択されるメモリセルを有する第２ＲＯＭと、を有する有価証券、及びその他のチップ搭載物を特徴とする。
【００１８】
別の本発明の形態は、厚さが０．２μｍ以下の半導体膜を有する集積回路を備えたチップを搭載した有価証券、及びその他のチップ搭載物であって、集積回路は、半導体膜の特性ばらつきに基づく固有なデータを格納した書き換え不可能な不揮発性メモリを有する有価証券、及びその他のチップ搭載物を特徴とする。また本形態において半導体膜は結晶性半導体膜からなり、該結晶性半導体膜の特性ばらつきに基づく固有なデータを格納することができる。
【００１９】
別の本発明の形態は、厚さが０．２μｍ以下の半導体膜を有する集積回路と、集積回路上に設けられたアンテナと、を有し、アンテナは、集積回路と電気的に接続されているチップを搭載した有価証券、及びその他のチップ搭載物を特徴とする。
【００２０】
別の本発明の形態は、第１の基板上に設けられ、厚さが０．２μｍ以下の半導体膜を有する集積回路と、第２の基板上に設けられたアンテナと、を有し、アンテナは、集積回路と電気的に接続されているチップを搭載した有価証券、及びその他のチップ搭載物を特徴とする。
【００２１】
このような本発明において、半導体膜は、ガラス基板、石英基板、ステンレス基板、及び可撓性を有する合成樹脂からなる基板のいずれかの絶縁表面上に設けられている。
【００２２】
また本発明において、集積回路は、半導体膜を有する薄膜トランジスタを有している。
【００２３】
具体的な本発明の形態は、有価証券、及びその他のチップ搭載物の作製方法は、厚さが０．２μｍ以下の半導体膜を形成し、半導体膜を結晶化して結晶性半導体膜を形成し、結晶性半導体膜を有する集積回路を形成し、集積回路を有するチップを搭載することを特徴とする。
【００２４】
別の形態を有する本発明の有価証券、及びその他のチップ搭載物の作製方法は、厚さが０．２μｍ以下の半導体膜を形成し、半導体膜を結晶化して結晶性半導体膜を形成し、結晶性半導体膜上に、フォトリソグラフィー法を用いて金属配線を形成し、金属配線による回路接続によって選択される第１メモリセルを形成し、且つ結晶性半導体膜上に、液滴吐出法又はレーザカット法を用いて金属配線を形成し、金属配線による回路接続によって選択される第２メモリセルを形成することにより集積回路を形成し、集積回路を有するチップを搭載することを特徴とする。
【００２５】
別の形態を有する本発明の有価証券、及びその他のチップ搭載物の作製方法は、厚さが０．２μｍ以下の半導体膜を形成し、半導体膜をレーザーにより結晶化して結晶性半導体膜を形成し、結晶性半導体膜を有する集積回路を形成し、集積回路を有するチップを搭載することを特徴とする。
【００２６】
別の形態を有する本発明の有価証券、及びその他のチップ搭載物の作製方法は、厚さが０．２μｍ以下の半導体膜を形成し、半導体膜と接するように金属元素を添加し、加熱することにより結晶化して第１の結晶性半導体膜を形成し、第１の結晶性半導体膜をレーザーにより結晶化して第２の結晶性半導体膜を形成し、第２の結晶性半導体膜を有する集積回路を形成し、集積回路を有するチップを搭載することを特徴とする。
【００２７】
このような有価証券、及びその他のチップ搭載物の作製方法において、レーザーの照射方向と、キャリア移動方向とが沿うように、半導体膜のチャネル形成領域を形成し、レーザーの照射方向と垂直な方向に曲がるように固定してチップを搭載してもよい。その結果、薄膜トランジスタの剥がれや破壊を防止することができる。
【００２８】
このような有価証券、及びその他のチップ搭載物の作製方法において、集積回路と電気的に接続されたアンテナを形成することができる。またアンテナは集積回路を介して対称に形成してもよい。またさらにアンテナは、第２の基板上に形成し、第２の基板は集積回路を間に挟むように折り畳まれ、アンテナは集積回路を介して対称に形成してもよい。
【発明の効果】
【００２９】
絶縁表面上に形成するため、従来のシリコンウェハと比較してチップ、つまりチップのコストを削減することができる。特にシリコンウェハで作製されたチップは、円形のシリコンウェハからチップを取り出すため、母体基板形状に制約があるが、一方本発明のチップは、母体基板がガラス等の絶縁基板であり、形状に制約がない。そのため、生産性を高めることができ、大量生産することができる。その結果さらなるコストの削減が期待できる。チップのように単価が非常に低い集積回路は、単価コストの削減により非常に大きな利益を生むことができる。
【００３０】
また可撓性を有する合成樹脂からなる基板上に薄膜集積回路を形成することができるため、チップの耐衝撃性向上が期待できる。
【００３１】
さらに本発明の薄膜集積回路は、従来のシリコンウェハと異なり非常に薄い集積回路であり、更に透光性を有することができるため、商品等に付す場合であってもデザイン性を損なうことがない。
【００３２】
このような本発明の薄膜集積回路は、バーコード等の情報提供手段と比較し、情報取引又は情報管理を簡便、短時間に行うことができ、多種多様な情報を提供することができる。
【発明を実施するための最良の形態】
【００３３】
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。また以下の本実施の形態では、チップを強調するため、実際より非常に大きな形状で記載している。
【００３４】
（実施の形態１）
本実施の形態では、ＩＤチップ搭載物である商品について説明する。またＩＤチップを搭載する位置や形状、更に搭載するＩＤチップの数は本実施の形態に限定されるものではない。
【００３５】
ＩＤチップが有する薄膜集積回路の中に、データの書き換えができないＲＯＭなどのメモリを形成しておけば、紙幣、小切手等の有価証券、戸籍謄本、住民票、トラベラーズチェック、パスポート等の証書などの偽造を防止することができる。また例えば、産地、生産者などによって商品価値が大きく左右される食料品に、本発明の無線タグを用いることは、産地、生産者などの偽装を防止するのに有用である。なお本発明の無線タグは、シリコンウェハから形成されるＩＣチップよりも低コストで提供することができる。
【００３６】
以下に、多様な商品へＩＤチップを実装する場合を説明する。
【００３７】
図１（Ａ）には、ＩＤチップを搭載した紙幣１０１を示す。図１（Ａ）では、ＩＤチップ１０２が紙幣１０１の内部に取り付けられているが、表に露出させておいてもよい。
【００３８】
また本発明のＩＤチップを含有するインクを用いて紙幣を印刷してもよい。またさらに、紙幣の材料と薬品とを混ぜ合わせるときに、ＩＤチップをばらまいて、複数のＩＤチップを搭載した紙幣としてもよい。本発明のＩＤチップは低コストであるため、複数のＩＤチップを搭載しても紙幣の製造コストに影響を及ぼすことが少なくてすむ。
【００３９】
また紙幣以外の硬貨にＩＤチップを搭載してもよい。
【００４０】
図１（Ｂ）には、ＩＤチップを搭載した小切手１１１を示す。図１（Ｂ）では、ＩＤチップ１１２を小切手１１１の表に露出させて設けている。本発明のＩＤチップは透光性を有するため、小切手１１１の表に露出されて設けても構わない。もちろん小切手１１１の内部にＩＤチップ１１２を取り付けてもよい。
【００４１】
また本発明のＩＤチップを含有するインクを用いて小切手を印刷してもよい。またさらに、小切手の材料と薬品とを混ぜ合わせるときに、ＩＤチップをばらまいて複数のＩＤチップを搭載した小切手としてもよい。本発明のＩＤチップは低コストであるため、複数のＩＤチップを搭載しても小切手の製造コストに影響を及ぼすことが少なくてすむ。
【００４２】
図１（Ｃ）には、ＩＤチップを搭載した株券１２１を示す。図１（Ｃ）では、ＩＤチップ１２２が株券１２１の内部に取り付けられているが、表に露出させておいてもよい。またＩＤチップの大きさや形（合わせて形状）、及び搭載する位置は限定されるものではないが、情報量が多い場合はＩＤチップの形状を大きくするとよい。
【００４３】
また本発明のＩＤチップを含有するインクを用いて株券を印刷してもよい。またさらに、株券の材料と薬品とを混ぜ合わせるときに、ＩＤチップをばらまいて複数のＩＤチップを搭載した株券としてもよい。本発明のＩＤチップは低コストであるため、複数のＩＤチップを搭載しても株券の製造コストに影響を及ぼすことが少なくてすむ。
【００４４】
以上のように、ＩＤチップは非常に薄い薄膜集積回路を用いて形成するため、非常に薄い紙状の商品にＩＤチップを搭載することができる。そのため、商品のデザイン性を損ねることがない。またＩＤチップは透光性を有するため、商品表面に搭載しても構わない。
【００４５】
図２（Ａ）には、ＩＤチップを搭載した免許証１３１を示す。図２（Ａ）では、ＩＤチップ１３２が免許証１３１の内部に取り付けられており、ＩＤチップは免許証１３１を覆うラミネート下に取り付けることもできる。本発明のＩＤチップは透光性を有するため、免許証１３１の印刷面上に設けても構わない。
【００４６】
図２（Ｂ）には、ＩＤチップを搭載した保険証１４１を示す。図２（Ｂ）では、ＩＤチップ１４２が保険証１４１の内部に取り付けられているが、保険証１４１の表面にＩＤチップを取り付けてもよい。本発明のＩＤチップは透光性を有するため、保険証１４１の印刷面上に設けても構わない。
【００４７】
図２（Ｃ）に、ＩＤチップを搭載したパスポート１５１を示す。図２（Ｃ）ではＩＤチップ１５２がパスポート１５１の表紙に取り付けられているが、その他のページに取り付けられていてもよい。またＩＤチップを表紙等の内部に取り付けても、表面に取り付けてもよい。本発明のＩＤチップは透光性を有するため、パスポート１５１の印刷面上に設けても構わない。
【００４８】
以上のような商品にＩＤチップを搭載することにより、不正使用を防止することができる。またＩＤチップにより、商品の管理を簡便にすることができる。さらに直接商品（パスポート）に記入することなく、ＩＤチップに情報等を保存することができるため、プライバシーを守ることができる。もちろん非常に薄い薄膜集積回路を用いるため、商品（パスポート）のデザイン性を損ねることがない。またＩＤチップは透光性を有するため、商品（パスポート）表面に搭載しても構わない。
【００４９】
図３（Ａ）に、ＩＤチップを搭載した表示ラベル１６３と、該表示ラベル１６３が貼られた肉のパック１６１を示す。ＩＤチップ１６２は表示ラベル１６３の表面に露出していてもよいし、内部に取り付けられていてもよい。また、野菜等の生鮮食品の場合、生鮮食品を覆うラップにＩＤチップを取り付けてもよい。ＩＤチップに、商品の値段がデータとして書き込まれていれば、従来のバーコードを用いる方式よりも、簡便、短時間に商品の精算が可能となる。すなわち、従来のバーコードと異なり、ＩＤチップが搭載された商品の場合、複数の商品を一挙に精算することができる。さらにＩＤチップにより、レジスターと商品との距離が遠くても、商品の精算を可能とすることができ、加えて万引きなどの防止にも役立つ。もちろんＩＤチップには、商品の生産地、生産者、加工年月日、賞味期限等の、商品に関する基本情報、更には商品を用いた調理例等その他の情報を書き込むことができる。またＩＤチップとバーコードと併用する場合、バーコードには書き換え不要な情報、例えば上記基本情報を入力し、ＩＤチップには書き換え可能な情報を書き込むとよい。
【００５０】
図３（Ｂ）に、ＩＤチップを搭載した表示ラベル１７３と、該表示ラベルが貼られたペットボトル１７１を示す。ＩＤチップ１７２は、表示ラベル１７３の表面に露出していてもよいし、内部に取り付けられていてもよい。またＩＤチップ１７２は、ペットボトル１７１の蓋に取り付けてもよい。また更にＩＤチップ１７２は、ペットボトル１７１内部に設けてもよい。例えば複数の層から構成されるペットボトルの場合、層と層の間にＩＤチップ１７２を取り付けることもできる。
【００５１】
図３（Ｃ）に、ＩＤチップを搭載した表示ラベル１８３と、該表示ラベルが貼られた薬瓶１８１を示す。ＩＤチップ１８２は表示ラベル１８３の表面に露出していてもよいし、内部に取り付けられていてもよい。また、薬瓶１８１の蓋にＩＤチップ１８２を取り付けてもよい。商品が薬の場合、ＩＤチップ１８２には薬の服用方法、効果、副作用、アレルギー情報等がデータとして書き込まれているとよい。
【００５２】
消費者は、このような商品に関する情報を、購入時に入手したいため、店頭にリーダ及び表示装置を設置しておくとよい。また消費者が携帯する電子機器にリーダの機能及び表示装置機能を持たせてもよい。例えば、携帯電話機やＰＤＡにリーダの機能を持たせ、情報を画面に表示させればよい。
【００５３】
また本発明のＩＤチップは安価であるため、最終的に消費者によって使い捨てられるような用途にも向いている。特に、数円、数十円単位の値段の差が売り上げに大きく影響する商品の場合、本発明の安価なＩＤチップは非常に有用である。
【００５４】
図４（Ａ）に、ＩＤチップを搭載したぬいぐるみ１９１を示す。ＩＤチップ１９２はぬいぐるみ内部に取り付けることができる。またＩＤチップ１９２はぬいぐるみ１９１の瞳又は鼻の表面に取り付けてもよい。本発明のＩＤチップは透光性を有するため、ぬいぐるみ１９１の表面に設けることができる。ＩＤチップにより、ぬいぐるみを紛失したり、盗難された場合、所在を確認することができる。
【００５５】
図４（Ｂ）に、ＩＤチップを搭載した車両の一例として自転車１２０１を示す。ＩＤチップ１２０２は、サドルの内部に取り付けることができる。またＩＤチップはハンドル、ペダル又はタイヤに取り付けることもできる。ＩＤチップにより、自転車を紛失したり、盗難された場合、所在を確認することができる。
【００５６】
図４（Ｃ）に、ＩＤチップを搭載した傘２１１を示す。ＩＤチップ２１２は、枝又は布の内部に取り付けることができる。またＩＤチップは枝又は布の表面に取り付けることもできる。
【００５７】
図２４に示すように、バッグ１７０１にＩＤチップ１７０２を実装する。例えば、バッグ１７０１の底又は側面の一部等にＩＤチップ１７０２を実装することができる。ＩＤチップは非常に薄型で小さいため、バッグのデザイン性を低下させずに実装することができる。加えてＩＤチップは透光性を有することができるため、盗難者はＩＤチップが実装されているかを判断しにくい。そのため、盗難者によってＩＤチップが取り外される恐れが少ない。
【００５８】
このようなＩＤチップ実装商品が盗難された場合、例えばＧＰＳ（Ｇｌｏｂａｌ  Ｐｏｓｉｔｉｏｎｉｎｇ  Ｓｙｓｔｅｍ）を用いて実装商品の現在位置に関する情報を得ることができる。なおＧＰＳとは、ＧＰＳ用の衛星から送られる信号をとらえてその時間差を求め、これをもとに測位するシステムである。
【００５９】
また盗難された商品以外にも忘れ物や落とし物を、ＧＰＳを用いて現在位置に関する情報を得ることができる。
【００６０】
このような個人所有物に、ＩＤチップを搭載することにより、紛失時又は盗難時における所在を確認することができる。
【００６１】
またこのような所有物を包む包装紙にＩＤチップを取り付けてもよい。さらにＩＤチップには、音声データとしてメッセージを書き込むことができる。この場合、リーダにより情報を読み取り、再生機器によりメッセージを聞くことができる。
【００６２】
図５（Ａ）には、ＩＤチップを搭載した本２２１を示す。ＩＤチップ２２２は、本の表紙の表面又は内部に設けることができる。また本のその他のページにＩＤチップを搭載してもよい。
【００６３】
図５（Ｂ）には、ＩＤチップを搭載したＤＶＤ２３１を示す。ＩＤチップ２３２は、ＤＶＤパッケージの表面又は内部に設けることができる。ＤＶＤの代わりに、ＣＤ、ビデオ等の商品にＩＤチップを搭載してもよいことは言うまでもない。
【００６４】
このようなレンタル事業が盛んに行われている商品にＩＤチップを搭載することにより、簡便、且つ短時間で貸し出し処理及び返却処理を行うことができる。またＩＤチップには、商品の内容、宣伝、出演者等の情報をデータとして書き込むことができる。
【００６５】
また本発明のＩＤチップは、取り付ける対象物の形状に合わせて、その形状をある程度変化させることができる。そのため、本発明の無線タグは、本実施の形態で示した用途に限定されることなく、他の様々な用途に用いることができる。また、シリコンウェハから形成されたＩＣチップを用いた無線タグに比べて、柔軟性に富むため、機械的強度を高めることができる。
【００６６】
次に物流管理を行うため、ビール瓶等の商品へＩＤチップを実装する場合を説明する。図２５（Ａ）に示すように、ビール瓶７１１にＩＤチップ７１２を実装する。例えば、ラベル７１３を用いてＩＤチップを実装することができる。
【００６７】
ＩＤチップ７１２には、製造日、製造場所、使用材料等の基本事項を記録する。このような基本事項は、書き換える必要がないためマスクＲＯＭ等の書き換え不能なメモリを用いて記録するとよい。加えてＩＤチップには、各ビール瓶の配送先、配送日時等の個別事項を記録する。例えば、図２５（Ｂ）に示すように、各ビール瓶がベルトコンベア７１４により流れ、ライタ装置７１５を通過するときに、各配送先、配送日時を記録することができる。このような個別事項は、ＥＥＰＲＯＭ等の書き換え、消去可能なメモリを用いて記録するとよい。
【００６８】
また配達先から購入された商品情報がネットワークを通じて物流管理センターへ送信されると、この商品情報に基づき、ライタ装置又は当該ライタ装置を制御するパーソナルコンピュータ等が配送先や配送日時を算出し、ＩＤチップへ記録するようなシステムを構築するとよい。
【００６９】
また配達はケース毎に行われるため、ケース毎、又は複数のケース毎にＩＤチップを実装し、個別事項を記録してもよい。
【００７０】
このような複数の配達先が記録されうる飲料品は、ＩＤチップを実装することにより、手作業で行う入力にかかる時間を削減でき、それに起因した入力ミスを低減することができる。加えて物流管理の分野において最もコストのかかる人件費用を削減することができる。従って、ＩＤチップを実装したことにより、ミスの少ない、低コストな物流管理を行うことができる。
【００７１】
さらに配達先において、ビールに合う食料品や、ビールを使った料理法等の応用事項を記録してもよい。その結果、食料品等の宣伝を兼ねることができ、消費者の購買意欲を高めることができる。このような応用事項は、ＥＥＰＲＯＭ等の書き換え、消去可能なメモリを用いて記録するとよい。このようにＩＤチップを実装することにより、消費者へ提供できる情報を増大させることができるため、消費者は安心して商品を購入することができる。
【００７２】
次に製造管理を行うため、ＩＤチップを実装した製造品と、当該ＩＤチップの情報に基づき制御される製造装置（製造ロボット）について説明する。
【００７３】
現在、オリジナル商品を生産する場面が多くみられ、生産ラインでは当該商品のオリジナル情報に基づくように生産する。例えば、ドアの塗装色を自由に選択することができる自動車の生産ラインにおいては、自動車の一部にＩＤチップを実装し、当該ＩＤチップからの情報に基づき、塗装装置を制御する。そしてオリジナル性を有する自動車を生産することができる。
【００７４】
ＩＤチップを実装する結果、事前に生産ラインに投入される自動車の順序や同色を有する数を調整する必要がない。強いては、自動車の順序や数それに合わせるように塗装装置を制御するプログラムを設定しなくてすむ。すなわち製造装置は、自動車に実装されたＩＤチップの情報に基づき、個別に動作することができる。
【００７５】
このようにＩＤチップは様々な場所で使用することができる。そしてＩＤチップに記録された情報により、製造に関する固有情報を得ることができ、当該情報に基づき製造装置を制御することができる。
【００７６】
図６には、ＩＤチップが搭載された商品の断面図を示す。
【００７７】
図６（Ａ）には、図１（Ａ）に示したＩＤチップが搭載された紙幣１０１の断面図を示す。ＩＤチップ１０２が紙幣１０１の内部に取り付けられている状態である。
【００７８】
図６（Ｂ）には、図１（Ｂ）に示したＩＤチップが搭載された小切手１１１の断面図を示しており、ＩＤチップ１１２が小切手１１１の表面に取り付けられている状態である。さらに好ましくは、小切手１１１を覆うように絶縁膜１１５が設けられている。
【００７９】
図６（Ｃ）には、図２（Ａ）に示したＩＤチップが搭載された免許証１３１の断面図を示す。ＩＤチップ１３２は、免許証用１３１基板に挟まれるように取り付けられている。そして免許証１３１を覆うように絶縁膜１３５が設けられている。
【００８０】
このようなシート状の商品へＩＤチップを実装する場合、ＩＤチップは、実装する商品（実装商品）に対して中心部に配置し、ＩＤチップの周囲は商品の材料で覆われるように形成するとよい。その結果、ＩＤチップの機械的強度を高めることができる。具体的には、ＩＤチップを挟み込む位置（ＩＤチップの中心）：Ｘは、実装商品の厚みをＤとすると、（１／２）・Ｄ−３０μｍ＜Ｘ＜（１／２）・Ｄ＋３０μｍを満たすように配置するとするとよい。
【００８１】
このように非常に薄型の薄膜集積回路を実装するＩＤチップにより、多種多様な情報を提供することができる。またＩＤチップにより、情報取引又は情報管理を簡便、短時間に行うことができる。また更に商品容器にラベルと共にＩＤチップを付する場合であっても、非常に薄いためデザイン性を損ねることがない。
【００８２】
また本発明の薄膜集積回路は、シリコンウェハで作製された集積回路のように、クラックや研磨痕の原因となるバックグラインド処理を行う必要がない。またさらに本発明の薄膜集積回路は、厚さのバラツキも、半導体膜等の成膜時におけるばらつきに依存することになるので、大きくても数百ｎｍ程度であり、バックグラインド処理による数〜数十μｍのばらつきと比べて格段に小さく抑えることができる。
【００８３】
また本発明のＩＤチップは、シリコンウェハで作製されたチップと比較して、低コストで形成することができる。ガラス基板等の低価格な母体基板に形成することができるためである。またシリコンウェハで作製されたチップは、円形のシリコンウェハからチップを取り出すため、母体基板形状に制約があるが、一方本発明のＩＤチップは、母体基板がガラス等の絶縁基板であり、形状に制約がない。そのため、生産性を高め、低コスト化を図ることができ、さらにＩＤチップの形状寸法は自由に設定することができる。
【００８４】
またＩＤチップを形成する材料の面からみても、シリコンウェハから形成されるチップと比較して低コスト、且つ安全な材料を使用している。そのため使用済みのＩＤチップを回収する必要性が低く、環境に優しい。またＩＤチップを破棄する際、ある程度の面積を有するため、ハサミ等で切断することができ、不正使用を防止することができる。
【００８５】
またシリコンウェハで作製されたＩＣチップは、シリコンウェハによる電波吸収が懸念され、信号の感度が問題となる場合がある。特に、よく用いられる電波１３．５６ＭＨｚ、又は２．４５ＧＨｚに関して電波吸収が懸念される。一方、本発明のＩＤチップは、ガラス等の絶縁基板上に形成されるため電波吸収は生じない。その結果、高感度なＩＤチップを形成することができる。強いては、本発明のＩＤチップが有するアンテナの面積を小さくすることができ、ＩＤチップの小型化が期待できる。
【００８６】
またシリコンウェハ上に形成するチップは、シリコンウェハが半導体性を有するため、交流の電波に対し、接合が順バイアスになりやすく、ラッチアップ対策の必要がある。一方、本発明のＩＤチップは、絶縁基板上へ薄膜集積回路を形成するため、このような心配がない。
【００８７】
以上、アンテナが実装された非接触型ＩＤチップについて説明したが、薄膜集積回路のみ商品に搭載し、外部電源と接続する端子を形成した接触型のＩＤチップを搭載してもよい。また非接触型と接触型とが混在したハイブリッド型のＩＤチップを搭載しても構わない。本発明は、絶縁表面上に形成された薄型の薄膜集積回路を特徴としており、接触型、非接触型、及びハイブリッド型であっても上記の効果を奏するからである。
【００８８】
（実施の形態２）
非接触型ＩＤチップとして機能するためには、上述のように薄膜集積回路及びアンテナが必要となる。アンテナは、多様な配置をとることができ、アンテナの先端には、薄膜集積回路と接続するための接続端子を設けるとよい。本実施の形態では、ＩＤチップにおいてアンテナを実装する場合のアンテナの形状、アンテナの作製方法、及びの実装形態について説明する。
【００８９】
まずアンテナの形状について説明する。
【００９０】
例えばアンテナを設けるための基板（以下、アンテナ用基板と表記する）５１６上に設けられたアンテナ５１５は、巻くように設けられ、先端にはそれぞれ接続端子５１７が設けられている。接続端子５１７はどこに設けてもよく、薄膜集積回路側の接続端子に合わせて、各接続端子の配置を決定することができる。
【００９１】
アンテナ５１５は、矩形上に蛇行するように設けてもよい。そしてアンテナ５１５の先端には、接続端子５１７を設けるとよい。接続端子５１７はどこに設けてもよく、薄膜集積回路側の接続端子に合わせて、各接続端子の配置を決定することができる。接続端子同士が離れるように設けたり、近接するように設けてもよい。
【００９２】
またアンテナ５１５は、矩形状に配置せずとも、円状に配置してもよい。
【００９３】
次いで、アンテナの作製方法について説明する。
【００９４】
アンテナ用基板５１６上に上記のような配置となるようにアンテナ５１５を形成する。アンテナ材料には、Ａｇ（銀）、Ａｌ（アルミニウム）、Ａｕ（金）、Ｃｕ（銅）、Ｐｔ（白金）等の導電材料を用いることができる。比較的抵抗の高いＡｌやＡｕを用いる場合、配線抵抗が懸念される。しかし、アンテナ５１５を厚くしたり、アンテナ形成面積が広い場合には、アンテナ５１５の幅を広くすることで配線抵抗を低減することができる。Ｃｕのように拡散が懸念される導電材料は、アンテナ５１５の被形成面、又はＣｕの周囲を覆うように保護膜として機能する絶縁膜を形成するとよい。またアンテナ５１５は、スパッタリング法、液滴吐出法、印刷法、メッキ法、フォトリソグラフィー法及びメタルマスクを用いた蒸着法のいずれかにより形成することができる。特に、液滴吐出法、印刷法、又はメッキ法によりアンテナを形成する場合、導電膜をパターニングする必要がないため、作製工程を低減することができる。
【００９５】
更に好ましくは、アンテナ５１５に圧力を加え、平坦性を向上させるとよい。その結果、アンテナ５１５を薄膜化することができる。加圧手段に加えて、加熱手段を有してもよく、加圧処理と加熱処理とを同時に行うことができる。
【００９６】
またアンテナ用基板５１６に開口部を形成し、開口部にアンテナ５１５を形成してもよい。開口部内にアンテナ５１５を形成することができるため、アンテナ用基板５１６の薄膜化を達成することができる。
【００９７】
次いで、アンテナと薄膜集積回路とを実装する具体的な方法について説明する。
【００９８】
上記実施の形態に基づいて形成されたアンテナ用基板と、薄膜集積回路とを実装する。図７（Ａ）に示すように、アンテナ５１５が形成された一組のアンテナ用基板５１６を用意する。アンテナ用基板５１６間に、薄膜集積回路５０１を配置し、つまり、アンテナ用基板５１６は、薄膜集積回路５０１を介して対称となるように配置する。なお、アンテナに流れる電流の向きは複数のアンテナ間で同じとなるようにする。そのためアンテナの巻く方向を、薄膜集積回路５０１を介して対称とするとよい。その後、アンテナ５１５用及び薄膜集積回路５０１用の接続端子５１７が互いに接続するように固定する。接続する手段にワイヤボンディング法を用いてもよい。そしてＩＤチップが完成する。
【００９９】
図７（Ａ）と異なる方法により薄膜集積回路を実装する方法を図７（Ｂ）に示す。
【０１００】
図７（Ｂ）に示すように、一組のアンテナ５１５が形成されたアンテナ用基板５１６を用意する。アンテナ用基板５１６は、中心部から折り畳むことができる可撓性を有する基板、例えばポリエチレンテレフタレート（ＰＥＴ）、塩化ビニリデン、塩化ビニル樹脂、等の基板を使用する。
【０１０１】
その後、薄膜集積回路５０１を間に挟むように、アンテナ用基板５１６を折り畳む。折り畳み易いように、アンテナ用基板の折り目に切り込みや凹部を形成するとよい。その後、アンテナ５１５用及び薄膜集積回路５０１用のそれぞれの接続端子５１７が接続するように固定する。接続する手段にワイヤボンディング法を用いてもよい。そしてＩＤチップ５２２が完成する。
【０１０２】
一組のアンテナを設けることにより、一方のアンテナは電源発生回路用に使用し、他方のアンテナは変調回路用に使用することもできる。その結果、各回路に対してアンテナを設定することができ、通信距離や感度を高めることができる。
【０１０３】
またこのように薄膜集積回路を一組のアンテナへ接続するため、薄膜集積回路の両面（上面及び下面）にそれぞれ接続端子部を形成する必要がある。そしてアンテナ同士がショートしないように保護膜として機能する絶縁膜を設ける必要がある。絶縁膜は、有機材料や無機材料を用いることができる。有機材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン、シロキサン、ポリシラザンを用いることができる。シロキサンとは、珪素（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構造され、置換基に少なくとも水素を含む、又は置換基にフッ素、アルキル基、又は芳香族炭化水素のうち少なくとも１種を有するポリマー材料、を出発原料として形成される。またポリシラザンとは、珪素（Ｓｉ）と窒素（Ｎ）の結合を有するポリマー材料、いわゆるポリシラザンを含む液体材料を出発原料として形成される。無機材料としては、酸化珪素、又は窒化珪素を用いることができる。絶縁膜は、プラズマＣＶＤ法、減圧ＣＶＤ法、液滴吐出法、スピンコーティング法又はディップ法を用いて形成することができる。粘性の高い原料を用いて形成する場合、液滴吐出法、スピンコーティング法、又はディップ法を用いると好ましい。また接続端子部間には導電性の樹脂を塗布し、それ以外の領域には絶縁性の樹脂を塗布してもよい。
【０１０４】
または、アンテナ用基板にコンタクトを開口し、アンテナの接続端子部をアンテナ用基板の裏面（アンテナが設けられていない面）に形成することにより、アンテナ同士がショートしない構成とすることができる。
【０１０５】
本実施の形態では、一組のアンテナ用基板間に薄膜集積回路を実装する場合を説明したが、一つのアンテナ用基板上に薄膜集積回路を実装してもよい。
【０１０６】
また本実施の形態と異なり、アンテナ用基板を用いることなく、薄膜集積回路上に設けられた絶縁膜を介して薄膜回路上にアンテナを形成しても構わない。
【０１０７】
次に、大型基板からＩＤチップを複数個作製する、いわゆる多面取りにについて説明する。
【０１０８】
例えば、大型基板に複数（例えば２５個）の薄膜集積回路を形成する。アンテナ用基板間に、大型基板を配置し、各薄膜集積回路の接続端子と、各アンテナの接続端子とが接続するように固定する。
【０１０９】
その後、大型基板に複数のＩＤチップを形成し、スクライビイグまたはダイシング等で切り離し一つのＩＤチップが完成する。なおＩＤチップの切り離しには、レーザーを用いてもよい。特にＩＤチップを切断する場合、シリコンウェハ上に形成されたチップと比較し、切断時のダメージを受けにくいと考えられる。そのため、ＩＤチップの切断領域は、シリコンウェハ上に形成されたチップの切断領域より小さくすることが可能である。その結果、アンテナ形成領域を大きくすることができる。その後さらに、ＩＤチップを封止膜として機能する絶縁膜で封止してもよい。
【０１１０】
このように、大型基板から複数のＩＤチップを得ることで、ＩＤチップのコストを削減することができる。チップのように単価が非常に低い集積回路は、コストの削減により非常に大きな利益を生むことができる。
【０１１１】
例えば、直径１２インチのシリコンウェハを用いた場合と、７３００×９２００ｍｍ2のガラス基板を用いた場合とで取り数等を比較する。前者のシリコン基板の面積は約７３０００ｍｍ2であるが、後者のガラス基板の面積は約６７２０００ｍｍ2であり、ガラス基板はシリコン基板の約９．２倍に相当する。後者のガラス基板の面積は約６７２０００ｍｍ2では、基板の分断により消費される面積を無視すると、１ｍｍ四方のＩＤチップが約６７２０００個形成できる計算になり、該個数はシリコン基板の約９．２倍の数に相当する。そしてＩＤチップの量産化を行なうための設備投資は、７３００×９２００ｍｍ2のガラス基板を用いた場合の方が直径１２インチのシリコン基板を用いた場合よりも工程数が少なくて済むため、その額を３分の１で済ませることができる。
【０１１２】
次いで、ＩＤチップの完成形態について説明する。またアンテナ用基板を用いることなく、薄膜集積回路上に設ける場合で説明する。
【０１１３】
図８（Ａ）に示すように、絶縁表面を有する基板５００上に薄膜集積回路等を有する領域（薄膜集積回路領域）５０１を形成する。薄膜集積回路領域上に絶縁膜５１８を介してアンテナ５１５を形成する。アンテナ５１５は、例えば液滴吐出法により形成することができる。絶縁膜５１８は、上記アンテナ５１５同士がショートしないように保護膜として機能する絶縁膜と同様に形成することができる。そしてアンテナ用接続端子と、薄膜集積回路用接続端子とは接続する必要がある。そのため例えば、絶縁膜５１８にコンタクトホールを形成し、アンテナ５１５に設けられる接続端子と、薄膜集積回路５０１の接続端子とを接続する。このとき、導電性樹脂を介して接続してもよい。
【０１１４】
その後図８（Ｂ）に示すように、薄膜集積回路５０１及びアンテナ５１５を覆うように保護膜として機能する絶縁膜５１９を形成する。絶縁膜５１９は、上記アンテナ同士がショートしないように保護膜として機能する絶縁膜と同様に形成することができる。絶縁膜５１９を設ける結果、薄膜集積回路５０１を外部から保護することができ、持ち運びが容易な形態を有するＩＤチップを完成することができる。またさらに絶縁膜５１９で覆うことにより、薄膜集積回路５０１の機能を補助することもできる。
【０１１５】
図９（Ａ）には、図８（Ｂ）におけるＡ−Ｂの断面図を示す。絶縁表面を有する基板５００上に設けられた薄膜集積回路５０１、薄膜集積回路５０１上に設けられた絶縁膜５１８、絶縁膜５１８上に設けられたアンテナ５１５、アンテナ５１５を覆うように設けられた保護膜として機能する絶縁膜５３０が順に形成され、これらを覆って絶縁膜５１９が設けられている。図示しないが、上述のように絶縁膜５１８にコンタクトホールを形成し、アンテナ５１５の接続端子と、薄膜集積回路５０１の接続端子とを接続することにより、アンテナ５１５と薄膜集積回路５０１とを電気的に接続することができる。
【０１１６】
薄膜集積回路上にアンテナを形成することにより、ＩＤチップの小型化を達成することができる。
【０１１７】
また図８及び図９（Ａ）以外の形態を有するＩＤチップを完成することもできる。
【０１１８】
例えば図９（Ｂ）に示すように、絶縁膜５１９側にアンテナ５１５ｂを設けてもよい。アンテナ５１５ｂは、保護膜として機能する絶縁膜５３０ｂに覆われており、薄膜集積回路５０１と接続する領域にコンタクトホールが設けられている。また薄膜集積回路５０１側の接続端子５１７としてパッドが設けられており、該アンテナ５１５とは導電性樹脂５３２を介して接続することができる。
【０１１９】
このように絶縁膜５１９側にアンテナ５１５を形成し、薄膜集積回路５０１と別に形成することによって、歩留まりが向上する。
【０１２０】
また図９（Ｃ）に示すように、薄膜集積回路５０１上に設けられるアンテナ５１５と、絶縁膜５１９側に設けられるアンテナ５１５ｂとを合わせて形成してもよい。この場合、アンテナ５１５を覆う絶縁膜５３０において、アンテナ５１５ｂと接続する領域にコンタクトホールが設けられ、アンテナ５１５ｂを覆う絶縁膜５３０ｂにおいて、アンテナ５１５と接続する領域にコンタクトホールが設けられている。そして、アンテナ５１５と、アンテナ５１５ｂとを、導電性樹脂５３２を介して接続することができる。なお導電性樹脂５３２は、アンテナ５１５と、アンテナ５１５ｂとの間に複数箇所、又は広範囲に設けてもよい。その結果、アンテナの抵抗を低くすることができる。
【０１２１】
このように複数の面にアンテナを設ける場合、各アンテナに流れる電流の向きは、互いに磁界を打ち消さない方向とする。
【０１２２】
また複数のアンテナを設ける場合、それらを直列、又は並列に接続することができる。直列に接続する場合、アンテナのインダクタンスを高めることができる。また並列に接続する場合、アンテナの抵抗を低くすることができる。
【０１２３】
このようにアンテナを多くの領域に形成する構成により、高感度なＩＤチップを形成することができる。
【０１２４】
なお図９において、薄膜集積回路５０１と、絶縁膜５１９とには空間が形成されるように記載しているが、当該空間にアンテナを覆うようにして充填された保護膜として機能する絶縁膜５３０や樹脂等を設けてもよい。その結果、薄膜集積回路５０１の強度を高めることができる。
【０１２５】
またアンテナを一体形成した薄膜集積回路であっても、５ｍｍ四方（２５ｍｍ2）以下、好ましくは０．３ｍｍ四方（０．０９ｍｍ2）〜４ｍｍ四方（１６ｍｍ2）とすることができる。このように非常に小さな薄膜集積回路を形成することができるため、微少な凹部等に実装することが可能となる。
【０１２６】
以上のようにＩＤチップは多様な構成をとることができる。
【０１２７】
（実施の形態３）
本実施の形態では、特に商品の曲面にＩＤチップを搭載する場合について説明する。
【０１２８】
図１０（Ａ）には、絶縁表面を有する大型基板５００上に設けられた複数の薄膜集積回路５０１を示す。複数の薄膜集積回路を取り出す、いわゆる多面取りにより薄膜集積回路、つまりＩＤチップのコストを低減することができる。
【０１２９】
また薄膜集積回路が有する半導体膜は、非晶質半導体、非晶質状態と結晶状態とが混在したセミアモルファス半導体（ＳＡＳとも表記する）、及び結晶性半導体から選ばれたいずれの状態を有してもよい。またＳＡＳには、非晶質半導体中に０．５ｎｍ〜２０ｎｍの結晶粒を観察することができる微結晶半導体が含まれ、特に、０．５ｎｍ〜２０ｎｍの結晶を粒観察することができる微結晶状態はいわゆるマイクロクリスタル（μｃ）と呼ばれている。
【０１３０】
本実施の形態では、非晶質半導体膜を形成し、加熱処理により結晶化された結晶性半導体膜を形成する。加熱処理とは、加熱炉、レーザー照射、若しくはレーザー光の代わりにランプから発する光の照射（以下、ランプアニールと表記する）、又はそれら組み合わせて用いることができる。
【０１３１】
加熱炉を用いる場合、非晶質半導体膜を５００〜５５０℃で２〜２０時間かけて加熱する。このとき、徐々に高温となるように温度を５００〜５５０℃の範囲で多段階に設定するとよい。最初の低温加熱工程により、非晶質半導体膜の水素等が出てくるため、結晶化の際の膜荒れを低減する、いわゆる水素だしを行うことができる。さらに、結晶化を促進させる金属元素、例えばＮｉを非晶質半導体膜上に形成すると、加熱温度を低減することができ好ましい。また金属元素を用いる場合であっても、６００〜９５０℃の高温加熱を行ってもよい。
【０１３２】
但し、金属元素を形成する場合、半導体素子の電気特性に悪影響を及ぼすことが懸念されるので、該金属元素を低減又は除去するためのゲッタリング工程を施す必要が生じる。例えば、非晶質半導体膜をゲッタリングシンクとして、金属元素を捕獲するよう工程を行えばよい。
【０１３３】
またレーザー照射を用いる場合、連続発振型のレーザー（ＣＷレーザー）やパルス発振型のレーザー（パルスレーザー）を用いることができる。レーザーとしては、Ａｒレーザー、Ｋｒレーザー、エキシマレーザー、ＹＡＧレーザー、Ｙ2Ｏ3レーザー、ＹＶＯ4レーザー、ＹＬＦレーザー、ＹＡｌＯ3レーザー、ガラスレーザー、ルビーレーザー、アレキサンドライドレーザー、Ｔｉ：サファイヤレーザー、銅蒸気レーザーまたは金蒸気レーザーのうち一種または複数種を用いることができる。またレーザーのビーム形状は、線状とすると好ましく、長軸の長さは２００〜３５０μｍとすればよい。またさらにレーザーは、半導体膜に対して入射角θ（０°＜θ＜９０°）を持たせてもよい。
【０１３４】
なお連続発振の基本波のレーザー光と連続発振の高調波のレーザー光とを照射するようにしてもよいし、連続発振の基本波のレーザー光とパルス発振の高調波のレーザー光とを照射するようにしてもよい。
【０１３５】
またパルス発振型のレーザーであって、半導体膜がレーザー光によって溶融してから固化するまでに、次のパルスのレーザー光を照射できるような発振周波数でレーザー光を発振させることで、走査方向に向かって連続的に成長した結晶粒を得ることができる。すなわち、パルス発振の周期が、半導体膜が溶融してから完全に固化するまでの時間よりも短くなるように、発振の周波数の下限を定めたパルスビームを使用してもよい。
【０１３６】
実際に用いることができるパルスビームの発振周波数は１０ＭＨｚ以上であって、通常用いられている数十Ｈｚ〜数百Ｈｚの周波数帯よりも著しく高い周波数帯を使用する。
【０１３７】
なお、希ガスや窒素などの不活性ガス雰囲気中でレーザー光を照射するようにしてもよい。これにより、レーザー光照射による半導体表面の荒れを抑えることができ、界面準位密度のばらつきによって生じる閾値のばらつきを抑えることができる。
【０１３８】
また直接被形成面に、結晶性半導体膜を形成してもよい。この場合、ＧｅＦ4、又はＦ2等のフッ素系ガスと、ＳｉＨ4、又はＳｉ2Ｈ6等のシラン系ガスとを用い、熱又はプラズマを利用して直接被形成面に、結晶性半導体膜を形成することができる。このとき加熱温度が高い場合、耐熱性の高い石英基板を用いるとよい。
【０１３９】
またＳｉＨ4とＦ2、又はＳｉＨ4とＨ2を用いて微結晶半導体膜を形成し、その後上記のようなレーザー照射をおこなって結晶化してもよい。
【０１４０】
本実施の形態では、レーザー照射を用いて加熱処理を行う。図１０（Ａ）に示すように、レーザーの照射領域５０２を、矩形状５０３に走査することにより、全面の非晶質半導体膜を結晶化し、結晶性半導体膜を形成することができる。
【０１４１】
図１０（Ｂ）に示すように、薄膜集積回路５０１をみると、複数の結晶性半導体膜を有する薄膜トランジスタ５１０が形成されている。薄膜トランジスタは、ソース電極及びドレイン電極５１１、チャネル形成領域５１２、ゲート電極５１４、結晶性半導体膜を有し、結晶性半導体膜は、ソース電極及びドレイン電極５１１下方に設けられた不純物領域、ゲート電極５１４下方に設けられたチャネル形成領域５１２を有する。このとき、チャネル形成領域においてキャリアの移動方向５１３が、レーザー光の走査方向（照射方向）５０３とが沿うようにソース電極及びドレイン電極５１１、ゲート電極５１４を形成すると好ましい。
【０１４２】
図１０（Ｃ）に示すように、薄膜集積回路５０１上にアンテナ５１５、及びアンテナ用の接続端子５１７を形成し、ＩＤチップ５２２を形成する。このとき、アンテナが実装された非接触型ＩＤチップとなる。
【０１４３】
ＩＤチップ５２２を、曲げる場合、レーザーの走査方向５０３と垂直な方向に曲げるとよい。すなわち、キャリアの移動方向５１３と垂直な方向にＩＤチップ５２２を曲げる。このような方向にＩＤチップ５２２を曲げることにより、薄膜集積回路、特に薄膜トランジスタを破壊することがない。
【０１４４】
その後図１０（Ｄ）に示すように、曲面を有する商品５２１へＩＤチップ５２２を固定する。このとき、ラベル５２３の接着剤によりＩＤチップを固定することができる。
【０１４５】
加えて本発明の集積回路に用いられる半導体膜は、シリコンウェハから形成されるチップと異なり、水素を１×１０19〜１×１０22、好ましくは１×１０19〜５×１０20／ｃｍ3有することを特徴とする。水素により、半導体膜中の欠陥を緩和でき、所謂欠陥のターミネート効果を奏する。加えて水素により、ＩＤチップの柔軟性を高めることができる。また水素の代わりにハロゲンを添加してもよい。
【０１４６】
そのため、フレキシブル基板に薄膜集積回路を形成したり、曲げる場合、集積回路の破壊を防止することができる。
【０１４７】
さらにＩＤチップは、パターニングされた半導体膜が薄膜集積回路において占める面積の割合が１〜３０％であるため、曲げ応力による薄膜トランジスタの破壊や剥がれを防止することができる。
【０１４８】
本実施の形態では、アンテナが実装された非接触型ＩＤチップを搭載する場合について説明したが、接触型ＩＤチップ、及びハイブリッド型ＩＤチップのいずれでもよい。またさらにアンテナの実装方法として、例えば、ラベルをアンテナ用基板として、該ラベルに薄膜集積回路を転置した後、商品に搭載してもよい。
【０１４９】
（実施の形態４）
本実施の形態では、図２１〜２３を参照して、ＴＦＴを含む薄膜集積回路の具体的な作製方法について説明する。ここでは、簡単のため、ｎ型ＴＦＴとｐ型ＴＦＴを用いたＣＰＵとメモリ部分の断面構造を示すことによって、その作製方法について説明する。
【０１５０】
まず、図２１（Ａ）に示すように、基板６０上に、剥離層６１を形成する。ここでは、ガラス基板（例えば、コーニング社製１７３７基板）上に、５０ｎｍの膜厚のａ−Ｓｉ膜（非晶質シリコン膜）を減圧ＣＶＤ法により形成する。なお、基板６０としては、ガラス基板の他にも、石英基板、アルミナなど絶縁物質で形成される基板、後工程の処理温度に耐え得る耐熱性を有するプラスチック基板等を用いることができる。
【０１５１】
剥離層６１としては、非晶質シリコンの他に、多結晶シリコン、単結晶シリコン、ＳＡＳ（微結晶シリコン、マイクロクリスタルシリコンを含む。））等、シリコンを主成分とする膜を用いることが望ましいが、これらに限定されるものではない。剥離層６１は、減圧ＣＶＤ法の他にも、プラズマＣＶＤ法、スパッタリング法等によって形成してもよい。また、リンなどの不純物をドープした膜を用いてもよい。また剥離層は、３０ｎｍ〜１μｍの膜厚とすればよく、剥離層１の成膜装置の薄膜形成限界が許容すれば、３０ｎｍ以下とすることも可能である。
【０１５２】
次に、剥離層６１上に、保護膜５５（下地膜、下地絶縁膜と呼ぶこともある。）を形成する。ここでは、ＳｉＯＮ膜（１００ｎｍ）／ＳｉＮＯ膜（５０ｎｍ）／ＳｉＯＮ膜（１００ｎｍ）の順に積層された３層構造としたが、材質、膜厚、積層数は、これに限定されるものではない。例えば、下層のＳｉＯＮ膜に代えて、膜厚０．５〜３μｍのシロキサン等の有機材料をスピンコート法、スリットコーター法、液滴吐出法などにより形成してもよい。また、窒化珪素膜（ＳｉＮ、Ｓｉ3Ｎ4等）を用いてもよい。また、それぞれの膜厚は、０．０５〜３μｍとするのが望ましく、その範囲から自由に選択することができる。
【０１５３】
なお、剥離層６１及び島状半導体膜５７として、ａ−Ｓｉ等の珪素を主成分とする材料を用いる場合には、それらに接する保護膜は、密着性確保の点から、ＳｉＯｘＮｙを用いるとよい。
【０１５４】
ここで、酸化珪素膜は、ＳｉＨ4及びＯ2、ＴＥＯＳ（テトラエトキシシラン）及びＯ2等の混合ガスを用い、熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ等の方法によって形成することができる。また、窒化珪素膜は、代表的には、ＳｉＨ4及びＮＨ3の混合ガスを用い、プラズマＣＶＤによって形成することができる。また、ＳｉＯＮ膜又はＳｉＮＯ膜は、代表的には、ＳｉＨ4及びＮ2Ｏの混合ガスを用い、プラズマＣＶＤによって形成することができる。
【０１５５】
その後、図２１（Ｂ）に示すように、保護膜５５上に、島状半導体膜５７を形成する。島状半導体膜５７は、アモルファス半導体、結晶性半導体、又はＳＡＳ（微結晶シリコン、マイクロクリスタルシリコンを含む。））で形成する。いずれも、シリコン、シリコン・ゲルマニウム（ＳｉＧｅ）等を主成分とする半導体膜を用いることができる。
【０１５６】
本実施の形態では、非晶質半導体膜を形成し、加熱処理により結晶化された結晶性半導体膜を形成する。その他の半導体膜の作製方法は、実施の形態３を参照することができる。
【０１５７】
また半導体膜に加熱する工程により、剥離層への影響があると考えられる。例えば、炉を用いた加熱処理を行う場合や、５３２ｎｍの波長を用いてレーザー照射を行う場合、剥離層までエネルギーが到達することがある。その結果、剥離層も同時に結晶化されることがある。このような剥離層の結晶化状態によって、反応速度を改善することができる。
【０１５８】
一方、効率よく半導体膜を結晶化するため、剥離層へレーザーによるエネルギーを到達させないように、保護膜の構造を選択することもできる。例えば、保護膜の材料、膜厚、積層順を選択する。
【０１５９】
なお、ＴＦＴ内の特にチャネル領域には、１×１０19〜１×１０22ｃｍ-3、好ましくは１×１０19〜５×１０20ｃｍ-3の水素又はハロゲンが添加されているのがよい。ＳＡＳに関しては、１×１０19〜２×１０21ｃｍ-3とするのが望ましい。いずれにしても、シリコンウェハから形成されるＩＣチップに含まれる水素又はハロゲンの含有量よりも多く含有させておくことが望ましい。これにより、ＴＦＴ部に局部クラックが生じても、水素又はハロゲンによってターミネート（終端）されうる。
【０１６０】
次に、図２１（Ｂ）に示すように、島状半導体膜５７上にゲート絶縁膜５８を形成する。ゲート絶縁膜はプラズマＣＶＤ法又はスパッタリング法などを用い、窒化珪素、酸化珪素、窒化酸化珪素又は酸化窒化珪素を含む膜を、単層で、又は積層させて形成する。積層する場合には、例えば、基板側から酸化珪素膜、窒化珪素膜、酸化珪素膜の３層構造とするのがよい。
【０１６１】
次に、図２１（Ｃ）に示すように、ゲート電極５６を形成する。ここでは、ＳｉとＷ（タングステン）をスパッタリング法により積層形成した後に、レジスト６２をマスクとしてエッチングを行うことにより、ゲート電極５６を形成した。勿論、ゲート電極５６の材料、構造、作製方法は、これに限定されるものではなく、適宜選択することができる。例えば、ｎ型不純物がドーピングされたＳｉとＮｉＳｉ（ニッケルシリサイド）との積層構造や、ＴａＮ（窒化タンタル）とＷ（タングステン）の積層構造としてもよい。また、種々の導電材料を用いて単層構造で形成してもよい。
【０１６２】
また、レジストマスクの代わりに、ＳｉＯｘ等の無機材料を有するマスク（ハードマスクと呼ばれる。）を用いてもよい。この場合、ＳｉＯｘ、ＳｉＯＮ等のハードマスクをパターニング形成工程が加わるが、エッチング時におけるマスクの膜減りがレジストよりも少ないため、所望の幅のゲート電極層を形成することができる。また、レジスト６２を用いずに、液滴吐出法を用いて選択的にゲート電極５６を形成してもよい。
【０１６３】
また、ゲート電極５６とアンテナとを同時に形成することができる。その場合には、ゲート電極５６及びアンテナの機能を考慮して材料を選択する。
【０１６４】
なお、ゲート電極５６をエッチング形成する際のエッチングガスとしては、ＣＦ4、Ｃｌ2、Ｏ2の混合ガスやＣｌ2ガスを用いることができるが、これに限定されるものではない。
【０１６５】
次に図２１（Ｄ）に示すように、ｐ型ＴＦＴ７０、７２となる部分をレジスト６３で覆い、ゲート電極をマスクとして、ｎ型ＴＦＴ６９、７１の島状半導体膜中に、ｎ型を付与する不純物元素６４（代表的にはＰ（リン）又はＡｓ（砒素））を低濃度にドープする（第１のドーピング工程）。第１のドーピング工程の条件は、ドーズ量：１×１０13〜６×１０13／ｃｍ2、加速電圧：５０〜７０ｋｅＶとしたが、これに限定されるものではない。この第１のドーピング工程によって、ゲート絶縁膜５８を介してドープ（スルードープ）され、一対の低濃度不純物領域６５が形成される。なお、第１のドーピング工程は、ｐ型ＴＦＴ領域をレジストで覆わずに、全面に行ってもよい。
【０１６６】
次に、図２１（Ｅ）に示すように、レジスト６３をアッシング等により除去した後、ｎ型ＴＦＴ領域を覆うレジスト６６を新たに形成し、ゲート電極をマスクとして、ｐ型ＴＦＴ７０、７２の島状半導体膜中に、ｐ型を付与する不純物元素６７（代表的にはＢ（ホウ素））を高濃度にドープする（第２のドーピング工程）。第２のドーピング工程の条件は、ドーズ量：１×１０16〜３×１０16／ｃｍ2、加速電圧：２０〜４０ｋｅＶとして行う。この第２のドーピング工程によって、ゲート絶縁膜５８を介してスルードープがなされ、一対のｐ型の高濃度不純物領域６８が形成される。
【０１６７】
次に、図２２（Ａ）に示すように、レジスト６６をアッシング等により除去した後、ゲート電極等を覆うように、絶縁膜７５を形成した。ここでは、膜厚１００ｎｍのＳｉＯ2膜をプラズマＣＶＤ法によって形成する。
【０１６８】
その後、図２２（Ｂ）に示すように、基板全面をレジスト８４で覆い、エッチバック法により、レジスト８４、絶縁膜７５、ゲート絶縁膜５８をエッチング除去し、サイドウォール（側壁）７６を自己整合的（セルフアライン）に形成した。エッチングガスとしては、ＣＨＦ3及びＨｅの混合ガスを用いた。なお、サイドウォールを形成する工程は、これらに限定されるものではない。
【０１６９】
なお、絶縁膜７５形成時に基板の裏面にも絶縁膜が形成された場合には、レジスト８４をマスクとして、裏面の絶縁膜をエッチング除去する（裏面処理）とよい。
【０１７０】
なお、サイドウォール７６の形成方法は上記に限定されるものではない。例えば、図２３に示した方法を用いることができる。図２３（Ａ）は、絶縁膜７５を二層又はそれ以上の積層構造とした例を示している。絶縁膜７５としては、例えば、膜厚１００ｎｍのＳｉＯＮ（酸窒化珪素）膜と、膜厚２００ｎｍのＬＴＯ膜（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ、低温酸化膜）の２層構造とした。ここでは、ＳｉＯＮ膜は、プラズマＣＶＤ法で形成し、ＬＴＯ膜としは、ＳｉＯ2膜を減圧ＣＶＤ法で形成する。その後、レジスト８４をマスクとしてエッチバックを行うことにより、Ｌ字状と円弧状からなるサイドウォール７６を形成することができる。
【０１７１】
また、図２３（Ｂ）は、エッチバック時に、ゲート絶縁膜５８を残すようにエッチングを行った例を示している。この場合の絶縁膜７５は、単層構造でも積層構造でもよい。
【０１７２】
上記サイドウォール７６は、後に高濃度のｎ型不純物をドーピングし、サイドウォール７６の下部に低濃度不純物領域又はノンドープのオフセット領域を形成する際のマスクとして機能するものであるが、上述したサイドウォールのいずれの形成方法においても、低濃度不純物領域又はオフセット領域の幅によって、エッチバックの条件を適宜変更すればよい。
【０１７３】
次に、図２２（Ｃ）に示すように、ｐ型ＴＦＴ領域を覆うレジスト７７を新たに形成し、ゲート電極５６及びサイドウォール７６をマスクとして、ｎ型を付与する不純物元素７８（代表的にはＰ又はＡｓ）を高濃度にドープする（第３のドーピング工程）。第３のドーピング工程の条件は、ドーズ量：１×１０13〜５×１０15／ｃｍ2、加速電圧：６０〜１００ｋｅＶとして行う。この第３のドーピング工程によって、ゲート絶縁膜５７を介してスルードープがなされ、一対のｎ型の高濃度不純物領域７９が形成される。
【０１７４】
なお、レジスト７７をアッシング等により除去した後、不純物領域の熱活性化を行ってもよい。例えば、５０ｎｍのＳｉＯＮ膜を成膜した後、５５０℃、４時間、窒素雰囲気下において、加熱処理を行えばよい。また、水素を含むＳｉＮｘ膜を、１００ｎｍの膜厚に形成した後、４１０℃、１時間、窒素雰囲気下において、加熱処理を行うことにより、結晶性半導体膜の欠陥を改善することができる。これは、例えば、結晶性半導体膜中に存在するダングリングボンドを終端させるものであり、水素化処理工程などと呼ばれる。さらに、この後、ＴＦＴを保護するキャップ絶縁膜として、膜厚６００ｎｍのＳｉＯＮ膜を形成する。なお、水素化処理工程は、該ＳｉＯＮ膜形成後に行ってもよい。この場合、ＳｉＮｘ膜及びＳｉＯＮ膜は連続成膜することができる。このように、ＴＦＴ上には、ＳｉＯＮ／ＳｉＮｘ／ＳｉＯＮの順に３層の絶縁膜が形成されることになるが、その構造や材料はこれらに限定されるものではない。また、これらの絶縁膜は、ＴＦＴを保護する機能をも有しているため、できるだけ形成しておくと望ましい。
【０１７５】
次に、図２２（Ｄ）に示すように、ＴＦＴ上に、層間膜５３を形成する。層間膜５３としては、ポリイミド、アクリル、ポリアミドや、シロキサン等の耐熱性有機樹脂を用いることができる。形成方法としては、その材料に応じて、スピンコート法、ディップ法、スプレー塗布法、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター、又はインクジェット描画法、スクリーン印刷法、或いはオフセット印刷法等の液滴吐出法等を採用することができる。また、無機材料を用いてもよく、その際には、酸化珪素、窒化珪素、酸窒化珪素、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）、アルミナ膜等を用いることができる。なお、これらの絶縁膜を積層させて、層間膜５３を形成してもよい。
【０１７６】
さらに、層間膜５３上に、保護膜５４を形成してもよい。保護膜５４としては、ＤＬＣ（ダイヤモンドライクカーボン）或いは窒化炭素（ＣＮ）等の炭素を有する膜、又は、酸化珪素膜、窒化珪素膜或いは窒化酸化珪素膜等を用いることができる。形成方法としては、プラズマＣＶＤ法や、大気圧プラズマ等を用いることができる。あるいは、ポリイミド、アクリル、ポリアミド、レジスト又はベンゾシクロブテン等の感光性又は非感光性の有機材料や、シロキサン等の耐熱性有機樹脂を用いてもよい。
【０１７７】
なお、層間膜５３又は保護膜５４と、後に形成される配線を構成する導電材料等との熱膨張率の差から生じる応力によって、これらの膜の膜剥がれや割れが生じるのを防ぐために、層間膜５３又は保護膜５４中にフィラーを混入させておいてもよい。
【０１７８】
次に、レジストを形成した後、エッチングによりコンタクトホールを開孔し、ＴＦＴ同士を接続する配線５１及び外部アンテナと接続するための接続配線８２を形成する。
このときメモリ部分の接続配線は、以下の実施の形態６に示すインクジェット描画法、又はレーザカット法を用いて、用途に応じて作り分けることができる。
【０１７９】
コンタクトホール開孔時のエッチングに用いられるガスは、ＣＨＦ3とＨｅの混合ガスを用いたが、これに限定されるものではない。また、配線５１と接続配線８２は同一材料を用いて同時に形成してもよいし、別々に形成してもよい。ここでは、ＴＦＴと接続される配線５１は、Ｔｉ／ＴｉＮ／Ａｌ−Ｓｉ／Ｔｉ／ＴｉＮの順に積層された５層構造とし、スパッタリング法によって形成した後、パターニング形成した。
【０１８０】
なお、Ａｌ層において、Ｓｉを混入させることにより、配線パターニング時のレジストベークにおけるヒロックの発生を防止することができる。また、Ｓｉの代わりに、０．５％程度のＣｕを混入させてもよい。また、ＴｉやＴｉＮでＡｌ−Ｓｉ層をサンドイッチすることにより、耐ヒロック性がさらに向上する。なお、パターニング時には、ＳｉＯＮ等からなる上記ハードマスクを用いるのが望ましい。なお、配線の材料や、形成方法はこれらに限定されるものではなく、前述したゲート電極に用いられる材料を採用してもよい。
【０１８１】
なお、本実施の形態では、ＣＰＵ７３、メモリ７４等を構成するＴＦＴ領域とアンテナと接続する端子部８０のみを一体形成する場合について示したが、ＴＦＴ領域とアンテナとを一体形成する場合にも、本実施の形態のＴＦＴ構造等を適用できる。この場合には、層間膜５３又は保護膜５４上にアンテナを形成し、さらに、別の保護膜で覆うとよい。アンテナの導電材料としては、Ａｇ、Ａｕ、Ａｌ、Ｃｕ、Ｚｎ、Ｓｎ、Ｎｉ、Ｃｒ、Ｆｅ、Ｃｏ若しくはＴｉ、又はそれらを含む合金を用いることができるが、これらに限定されるものではない。また、配線とアンテナで材料が異なっていてもよい。なお、配線及びアンテナは、展性、延性に富む金属材料を有するように形成し、更に好ましくは膜厚を厚くして変形による応力に耐えるようにするのが望ましい。
【０１８２】
また、アンテナの形成方法としては、スパッタリング法によって全面成膜した後、レジストマスクを用いてパターニングを行ってもよいし、液滴吐出法等によってノズルから選択的に形成してもよい。また配線とアンテナは、同時に形成してもよいし、一方を先に形成した後に、他方が乗り上げるように形成してもよい。
【０１８３】
以上の工程を経て、ＴＦＴからなる薄膜集積回路が完成する。なお、本実施の形態では、トップゲート構造としたが、ボトムゲート構造（逆スタガ構造）としてもよい。
【０１８４】
また、図２２（Ｄ）に示すように、薄膜集積回路装置におけるＴＦＴの半導体膜から下部の保護膜までの距離（ｔunder）と、半導体膜から上部の層間膜（保護膜が形成されている場合には該保護膜）までの距離（ｔover）が、等しく又は概略等しくなるように、上下の保護膜又は層間膜の厚さを調整するのが望ましい。このようにして、半導体膜を薄膜集積回路装置の中央に配置せしめることで、半導体膜への応力を緩和することができ、クラックの発生を防止することができる。
【０１８５】
その後、剥離層を除去し、基板を剥離する。このとき、剥離層を除去するエッチング剤は、エッチング剤としては、ハロゲン化フッ素を含む気体又は液体を使用する。具体的には、ハロゲン化フッ素としてＣｌＦ3（三フッ化塩素）を使用することができる。このようにしてＩＤチップを形成することができる。さらにその後、フレキシブル基板へ転置してもよい。ＩＤチップの破壊強度を高めることができるからである。
【０１８６】
（実施の形態５）
本実施の形態では、ＩＤチップを搭載した商品、特に有価証券についての使用形態を説明する。
【０１８７】
ＩＤチップは、一商品に一つ設けても、複数設けてもよい。複数のＩＤチップを設けると、高いセキュリティ性を提供することができる。図１９（Ａ）には、１０つのＩＤチップ２４２が搭載された有価証券２４１を示す。各ＩＤチップが有する情報は、同一であっても異なっていてもよい。同一な情報を有するＩＤチップの場合、あるＩＤチップが破損した場合であっても、正規な情報を提供し続けることができる。また異なる情報を有するＩＤチップの場合、各ＩＤチップの情報が全て一致する場合のみ正規な商品、つまり有価証券として取り扱うことができる。すなわち、搭載するＩＤチップの数が増すにつれて、高いセキュリティ性を提供することができる。更に加えて、ＩＤチップの配列を特定することにより、全てのＩＤチップの配列個所までも一致するか否かを判断することができる。
【０１８８】
例えば図１９（Ｂ）に示すように、有価証券の使用者が、ＩＤチップ搭載の有価証券で支払を行うとする。そして販売店で、有価証券を受け取り、例えばレジスター等に通す。するとインターネットを介して、有価証券の管理者、具体的には管理サーバにＩＤチップの情報が送られる。管理サーバでは、ＩＤチップの情報が正規なものであるか否か判断し、その旨を通知する。例えば正規である旨を通知すると、販売店では、有価証券が使用可能な状態となり、使用者の支払は終了することとなる。
【０１８９】
このとき管理者、具体的には管理サーバで行われるＩＤチップの情報が正規なものか判断する手順について、図２０に示すフローチャートを用いて説明する。
【０１９０】
管理サーバでは、まず正規なＩＤチップか否かを判断する。正規であると判断されたＩＤチップに対し、各ＩＤチップの情報が正しいかを判断する。正しいと判断されたＩＤチップに対し、各ＩＤチップの数及び配列が正しいかを判断する。その結果、正しいと判断されたＩＤチップを搭載された有価証券等の商品に対して使用許可の情報を販売店へ通知する。それ以外の有価証券等の商品に対しては、使用不可の情報を販売店へ通知する。
【０１９１】
このようにして、ＩＤチップにより有価証券等の商品の不正使用を防止することができる。
【０１９２】
インターネット以外にも、ＩＤチップの情報が入力された電子機器によりＩＤチップの情報が正規なものであるか否かを判断させることができる。販売店の電子機器を用いることより、短時間で有価証券の使用状態を判断することができる。
【０１９３】
また例えば、自動販売機等にＩＤチップ搭載の紙幣を使用する場合、自動販売機内に、ＩＤチップの情報が正規なものであるか否かを判断させる手段を設置するとよい。現状の自動販売機は、紙幣の状態が悪いと、正規な紙幣か否か判断できないため、受け付けてくれないことがある。ＩＤチップ搭載の紙幣であれば、紙幣の状態に関わらず、正規な紙幣か否か判断することができると期待できる。
【０１９４】
なお商品に搭載するＩＤチップの数や配置は限定されない。例えば、複数のＩＤチップをランダムに配置してもよい。
【０１９５】
次に、本発明のＩＤチップを用いたカードを、電子マネーとして利用する形態について説明する。図２６に、カード７２１を用いて、決済を行なっている様子を示す。カード７２１は、本発明のＩＤチップ７２２を有している。そしてレジスター７２３、リーダ／ライタ装置７２４を有する。ＩＤチップ７２２には、カード７２１に入金されている金額の情報が保持されており、リーダ／ライタ装置７２４は該金額の情報を非接触で読み取り、レジスター７２３に送信することができる。レジスター７２３では、カード７２１に入金されている金額が、決済する金額以上であることを確認し、決済を行なう。そしてリーダ／ライタ装置７２４に決済後の残額の情報を送信する。リーダ／ライタ装置７２４は該残額の情報を、カード７２１のＩＤチップ７２２に書き込むことができる。
【０１９６】
なおリーダ／ライタ装置７２４に、暗証番号などを入力することができるキー７２５を付加し、第三者によってカード７２１を用いた決済が無断で行なわれるのを制限できるようにしてもよい。
【０１９７】
（実施の形態６）
本実施の形態では、メモリとして、書き換え不可能な不揮発性のＲＯＭを有するＩＤチップの回路構成及びその作製方法について説明する。
【０１９８】
例えば、最も簡便なＩＤチップの回路構成として、高周波回路、電源回路、クロック発生回路、認証データを格納するＲＯＭのみを搭載して、その機能を固体識別などに限定し、不足する機能をインターネットなどのネットワーク技術を利用して補完するものが挙げられる。逆に、複雑な例としては、上記の回路に、ＣＰＵや、同じ電波エリアに複数のＩＤチップが存在するときにそれらを個別に認識するふくそう制御回路などを加え、セキュリティ機能や演算機能を加えたものなどが挙げられる。
【０１９９】
図１１には、メモリとして、書き換え不可能な不揮発性のＲＯＭを有するＩＤチップの代表的なブロック図であって、認証データ等、固定データのみを読み出す簡単な機能を有する構成を示す。同図において、ＩＤチップ５２２は、アンテナ５１５、高周波回路１０３、電源回路１０４、リセット回路１０５、クロック発生回路１０６、データ復調回路１０７、データ復調／変調回路１０８、制御回路１０９、第１ＲＯＭ１１０ａ、及び第２ＲＯＭ１１０ｂを有する。
【０２００】
また、上記回路及びＲＯＭは、絶縁表面上に一体形成された薄膜集積回路５０１として形成することができる。アンテナ５１５は、絶縁表面上に設けられた薄膜集積回路５０１上に形成したり、別の基板、つまりアンテナ用基板上に形成することができる。
【０２０１】
絶縁表面を有する基板には、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、ステンレス基板等を用いることができる。また好ましくは、ポリエチレン−テレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチックや、アクリル等の合成樹脂からなる基板を用いるとよい。このような合成樹脂からなる基板は、可撓性を有し、さらに軽量である。
【０２０２】
またこのような基板の平坦性を高めるため、化学的又は機械的ポリッシング法、いわゆるＣＭＰ（Ｃｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、表面研磨してから用いると好ましい。ＣＭＰの研磨剤（スラリー）には、例えば、塩化シリコンガスを熱分解して得られるフュームドシリカ粒子をＫＯＨ添加水溶液に分散したものを用いることができる。
【０２０３】
またガラス基板等の絶縁表面上に薄膜集積回路を形成し、それを合成樹脂からなる基板上に転置することが可能である。そのため、合成樹脂からなる基板の耐熱性を考慮せずに薄膜集積回路を形成することができる。このとき、アンテナ用基板に薄膜集積回路を転置してもよい。なお薄膜集積回路を剥離する方法は、応力による剥離法、レーザー或いはエッチング液を用いて剥離層を除去する剥離法、基板を除去する剥離法、その他の剥離法を使用することができる。また合成樹脂からなる基板、又はアンテナ用基板には、紫外線硬化樹脂、具体的にはエポキシ樹脂系接着剤或いは樹脂添加剤等の接着剤、又は両面テープ等の接着剤により転置することができる。その結果、フレキシブル性が高く、軽量、且つ薄膜化されたＩＤチップを形成することができる。このようなＩＤチップは応力に強いため、搭載する商品の幅を広げることができる。
【０２０４】
特に、紙幣等のシート状商品は手で触ることが多く、Ｎａ等のアルカリ金属の拡散が懸念される。そこで薄膜集積回路への不純物拡散を防止するため、樹脂や窒素を有する絶縁膜で薄膜集積回路を覆うとよい。例えば、薄膜集積回路の下地膜に窒素を有する絶縁膜（ＳｉＮ、ＳｉＯＮ、若しくはＳｉＮＯ、又はこれらとＳｉＯ2との積層）を用いるとよい。また配線等を覆うように窒素を有する絶縁膜を形成するとよい。すなわち薄膜トランジスタを、窒素を有する絶縁膜により挟む構造が好ましい。
【０２０５】
また第１ＲＯＭ１１０ａは第１のメモリセルによって構成されるマスクＲＯＭであり、「基板間で共通のデータ」が保存されている。第２ＲＯＭ１１０ｂは第２のメモリセルによって構成されるＲＯＭであり、「基板間で異なるデータ」が保存されている。
【０２０６】
このように保存するデータ異なることもあり、第１のメモリセルと第２のメモリセルは、デザインルールも異なることが多い。そのため各ＲＯＭを、異なる作製工程により形成すると好ましい。
【０２０７】
例えば、フォトマスクを用いた工程と合わせて、インクジェット描画法又はレーザカット法を用いて作製することができる。
【０２０８】
具体的には、第１のメモリセルは、フォトリソグラフィー法より作製し、第２のメモリセルは、基板ごとに異なるレイアウトを実現するため、インクジェット描画法、又はレーザカット法により作製するとよい。特に、第２のメモリセルにおける回路を接続するための、金属配線の形成工程にインクジェット描画法を用いたり、金属配線の分断工程においてレーザカット法を用いることができる。
【０２０９】
以上のように異なる作製方法を適応する結果、周波数特性や動作マージンに優れたメモリセルを形成することができる。
【０２１０】
なお本実施の形態では、第１のメモリセルと第２のメモリセルとに分け構成する場合を示したが、これに限定されない。第１及び第２のメモリセルのいずれか一方において、必要となるメモリセル数が少ない場合には、同様な作製工程により形成されたＲＯＭで構成した方が、面積的に有利な場合があるからである。
【０２１１】
次いで、各回路について説明する。高周波回路１０３は、アンテナ５１５よりアナログ信号を受信し、またデータ復調／変調回路１０８より受け取ったアナログ信号をアンテナ５１５から出力する回路である。電源回路１０４は受信信号から定電源を生成する回路である。リセット回路１０５はリセット信号を生成する回路である。クロック発生回路１０６はクロック信号を発生する回路である。データ復調回路１０７は受信した信号からデータを抽出する回路である。データ復調／変調回路１０８は制御回路１０１９から受け取ったデジタル信号をもとにアンテナ５１５へ出力するアナログ信号を生成、又は、アンテナ特性を変化させる回路である。そして以上の回路からアナログ部が構成されている。
【０２１２】
制御回路１０９は受信した信号から抽出したデータを受け取って、データ読み出しを行う。具体的には、第１ＲＯＭ１１０ａや第２ＲＯＭ１１０ｂのアドレス信号、ＲＯＭ選択信号を生成して、データの読み出しを行い、読み出したデータをデータ復調／変調回路に送る。以上の制御回路１０９、第１ＲＯＭ１１０ａ、及び第２ＲＯＭ１１０ｂからデジタル部が構成されている。
【０２１３】
第１ＲＯＭ１１０ａは、基板に依存にしないデータを格納するため、フォトリソグラフィー法によって形成すればよい。例えばフォトリソグラフィー法による絶縁膜に形成するコンタクトホールを介して配線を接続して、データを確定する場合、図１２（Ａ）にようなメモリセルのレイアウト例を挙げることができる。
【０２１４】
図１２（Ａ）には４つのメモリセルが示されており、一つのメモリセルは、ビット線２０１、ＶＤＤ２０２、ＧＮＤ２０３、ワード線２０４、半導体膜２０６から構成されている。フォトリソグラフィー法によって、絶縁膜に形成するコンタクトホールを介して配線を接続して、データを確定するときのマスクＲＯＭのレイアウトでは、ビット線２０１がメモリセルを作る薄膜トランジスタ（ＴＦＴ）の一方の高濃度不純物領域に重なり、他方の高濃度不純物領域にはＶＤＤ２０２、ＧＮＤ２０３が重なる。ビット線２０１は、データ読み出しの経路であるため、コンタクトホール２０５を通して、半導体膜２０６と短絡している。
【０２１５】
例えば、読みだされる電位がＧＮＤの場合のデータを「０」、ＶＤＤの場合のデータを「１」とすると、ＴＦＴの一方の高濃度不純物領域に、ＶＤＤ２０２とＧＮＤ２０３両線が形成されているので、コンタクトホール２０５の穿つ部位を、ＶＤＤ２０２にするか、ＧＮＤ２０３にするかによりデータ内容を「０」か「１」に決定することができる。すなわち、データとして「０」を記録したいときは、ＧＮＤ２０３の下にコンタクトホール２０５を、「１」を記録したい場合ＶＤＤ２０２の下にコンタクトホール２０５を穿ち、半導体膜２０６と短絡すればよい。
【０２１６】
勿論、配線工程や半導体膜のパターニング工程においてデータを確定しても構わないが、第１ＲＯＭ１１０ａでは、データ内容を決定する工程にフォトリソグラフィー法を使用する。
【０２１７】
一方、第２ＲＯＭ１１０ｂは、メモリセルの回路接続を基板ごとに異ならせるための作製工程にはフォトリソグラフィー法を使用せず、インクジェット描画法又はレーザカット法を用いるとよい。インクジェット描画法を用いる場合には、例えば、図１２（Ｂ）に示すようなレイアウトを想定して描画プログラムを準備するとよい。
【０２１８】
図１２（Ｂ）において、インクジェット描画法のためのメモリセルは、ビット線３０１、ＶＤＤ３０２、ＧＮＤ３０３、ワード線３０４、半導体膜３０５から構成されている。インクジェット描画法によってデータを確定する時のレイアウトでは、ＴＦＴの一方の高濃度不純物領域と接続するビット線３０１は、データ読み出しの経路であるために、コンタクトホール３０６が穿たれ、半導体膜３０５と短絡していている。一方、ＴＦＴの他方の高濃度不純物領域には、コンタクトホール３０８は穿たれているものの、ＶＤＤ３０２、及びＧＮＤ３０３は半導体膜３０５と短絡していない。
【０２１９】
例えば、読みだされる電位がＧＮＤの場合のデータを「０」、ＶＤＤの場合のデータを「１」とすると、図１２（Ｂ）に示すように、メモリセルを作るＴＦＴの高濃度不純物領域のうち、ビット線３０１と短絡していない一方と、ＧＮＤ３０３の金属配線を、インクジェット描画方を用いて金属配線３０７で短絡する。その結果、データを「０」とすることができる。
【０２２０】
一方、メモリセルのデータを「１」にする場合、メモリセルを形成するＴＦＴの高濃度不純物領域のうち、ビット線３０１と短絡していない一方と、ＶＤＤ３０２の配線とを、インクジェット描画法を用いて金属配線３０７で短絡する。その結果、データを「１」とすることができる。
【０２２１】
インクジェット描画法によってどこに金属配線を描くかは、あらかじめ、描画プログラムに入力しておけばよい。このように、描画プログラムの局所変更のみで基板毎の所望のデータを格納することが可能となり、フォトリソグラフィー法に使用するフォトマスクの使い捨てを回避することができる。なお、設計においては、インクジェット描画工程に合わせたデザインルールや制約を満たすように全体を設計することが肝要である。
【０２２２】
またインクジェット描画法を用いる場合、絶縁膜を形成することなく、金属配線を選択的に描くことができるため、コンタクトホールは必ずしも設ける必要はない。
【０２２３】
また、メモリセルの回路接続を基板ごとに異ならせるための作製工程において、インクジェット描画法によってコンタクトホールを形成してもよい。
【０２２４】
また、レーザカット法を用いる場合には、例えば、図１２（Ｃ）に示すようなレイアウトを作製すればよい。一つのメモリセルは、ビット線４０１、ＶＤＤ４０２、ＧＮＤ４０３、ワード線４０４、半導体膜４０５から構成されている。レーザカット法によってデータを確定する時のレイアウトでは、ＴＦＴの一方の高濃度不純物領域に接続されるビット線４０１は、データ読み出しの経路であるためにコンタクトホール４０６が穿たれ、半導体膜と短絡していている。そして、ＴＦＴの他方の高濃度不純物領域には、ＶＤＤ４０２、ＧＮＤ４０３がともに短絡している。
【０２２５】
例えば、読みだされる電位がＧＮＤの場合のデータを「０」、ＶＤＤの場合のデータを「１」のとき、メモリセルのデータを「０」にするには、メモリセルを形成するＴＦＴの一方の高濃度不純物領域に繋がっているＶＤＤ４０２の一部の金属配線を、レーザカット法で切り離す。その結果、ＴＦＴの一方の高濃度不純物領域がＧＮＤ４０３のみと短絡するので、メモリの内容が「０」になる。
【０２２６】
一方、メモリセルのデータを「１」にする場合、メモリセルを形成するＴＦＴの他方の高濃度不純物領域に繋がっているＧＮＤ４０３の一部の金属配線を、レーザカットを用いて、切り離す。その結果、ＴＦＴの他方の高濃度不純物領域がＶＤＤ４０２のみと短絡するので、メモリの内容が「１」とすることができる。
【０２２７】
また、レーザカット法によってどの金属配線を切り離すかは、あらかじめ、プログラムに入力しておけばよい。このようにＴＦＴ作製後のレーザカット法により、基板毎に所望のデータを格納することが可能となり、フォトリソグラフィー法に使用するフォトマスクの使い捨てを回避することができる。もちろん、設計においては、レーザカット法に合わせたデザインルールや制約を満たすように全体を設計することが肝要である。
【０２２８】
なお、第２ＲＯＭの作製工程において、メモリセルの回路接続を基板ごとに異ならせるための作製工程として、インクジェット描画法、及びレーザカット法の両方を用いてもかまわない。
【０２２９】
以上のようにＲＯＭ内のデータを決定することで、フォトマスクの使い捨てを回避し、ＩＤチップの更なる低コスト化を達成することが可能となる。
【０２３０】
図１３（Ａ）は、１枚のガラス基板７０１上に、縦２m、横２n個、合計２m+n個のＩＤチップ７０２を作製したときの例を示す。（ｍ，ｎは正の整数）ＩＤチップには順に、７０２（１）、７０２（２）、・・    ７０２（２m+n）という個別のナンバーを付す。
【０２３１】
図１３（Ｂ）のように、ひとつのＩＤチップ内の認証用シリアルデータをＬビットとしたとき、下位のｍ＋ｎビットが、フォトマスクを用いた工程によってデータ内容を決定する第１のＲＯＭに格納する、基板間に共通の第１のデータとし、上位のＬ−（ｍ＋ｎ）ビットが、インクジェット描画法又はレーザカット法によってデータ内容を決定する第２のＲＯＭに格納する、基板ごとに異なる第２のデータとする。
【０２３２】
図１３（Ｃ）は、下位の第１のデータ内容について説明したものである。この、基板間に共通のデータも、基板内のチップに関しては全て異なっていなければならないのでｍ＋ｎビットの領域が必要である。Ｎ番のチップの持つ第１のデータの内容をＩＤ｛７０２（Ｎ）｝と表すとすると、ＩＤ｛７０２（Ｎ）｝＝Ｎ−１であり、これをＲＯＭのデータ内容に対応する二進数で表すと、図１３（Ｃ）のようになる。
【０２３３】
なお、本実施の形態では、１基板上のＩＤチップ７０２の数を２m+n個としたが、これに限定されない。
【０２３４】
（実施の形態７）
本実施の形態では、フィンガープリントを用いたＩＤチップの回路構成及びその作製方法について説明する。フィンガープリンとは、製造するＴＦＴの特性ばらつきを利用することでランダムな固定データを格納するメモリを実現する。なお、ＴＦＴの特性ばらつきとしては、ＴＦＴの活性層を構成する結晶性半導体膜のグレインパタンに起因するばらつきや、プロセスに起因する種々のばらつき（膜厚、膜質、不純物濃度など）が挙げられる。回路構成やレイアウトが共通であって、かつ同じ製造工程を用いても製造するたびにランダムな固定データが格納されるような不揮発性メモリを、乱数ＲＯＭと呼ぶことにする。
【０２３５】
フィンガープリントを用いたＩＤチップの簡単な構成例として、図１４のようなブロック図を挙げることができる。図１４に示すのは、アンテナを内蔵した非接触型のＩＤチップであり、識別番号等の固定データを読み出す機能を有する。なお、ＩＤチップの機能が識別番号等の固定データを読出し程度に限定される場合であっても、不足する機能をインターネットなどのネットワーク技術を利用して補完することで、様々な用途に応用することが可能である。
【０２３６】
図１４に示すように、ＩＤチップ５２２は、アンテナ５１５、ＲＦ回路１３、電源／クロック信号／リセット信号発生回路１４、データ復調／変調回路１５、制御回路１６、マスクＲＯＭ１７、乱数ＲＯＭ１８によって構成される。
【０２３７】
図１４（Ａ）に示した回路及びＲＯＭは、絶縁表面上に一体形成された薄膜集積回路５０１として形成することができる。絶縁表面を有する基板は、上記実施の形態を参照することができる。アンテナ５１５は、絶縁表面上に設けられた薄膜集積回路５０１上に形成したり、別の基板、つまりアンテナ用基板上に形成することができることは上記実施の形態と同様である。また上記実施の形態で示した薄膜集積回路を剥離、転置する方法は、本実施の形態と組み合わせて用いることができる。
【０２３８】
次いで、各回路について説明する。ＲＦ回路１３はアンテナ５１５よりアナログ信号を受信すると共に、データ復調／変調回路１５より受け取ったアナログ信号をアンテナ５１５から出力する回路である。電源／クロック信号／リセット信号発生回路１４は受信信号をもとに定電源、リセット信号及びクロック信号を発生する回路であり、データ復調／変調回路１５は受信信号からデータを抽出すると共に、制御回路１６から受け取ったデジタル信号をアンテナ５１５へ出力するアナログ信号に変換する回路である。
【０２３９】
一方、制御回路１６はマスクＲＯＭ１７及び乱数ＲＯＭ１８を制御し、復調した受信信号に従ってデータ読み出しを行う。具体的には、マスクＲＯＭ１７や乱数ＲＯＭ１８のアドレス信号やイネーブル信号を生成して、データの読み出しを行い、読み出したデータをデータ復調／変調回路１５に送る。
【０２４０】
乱数ＲＯＭ１８は、回路構成やレイアウトが共通であって、かつ同じ製造工程を用いても製造するたびにランダムな固定データが格納されるメモリ回路であり、ＩＤチップごとに固有なデータ（識別番号など）を格納するＲＯＭとして使用することができる。以下、図１５、図１６を用いて乱数ＲＯＭの形態について説明する。
【０２４１】
図１５（Ａ）に示すのは乱数ＲＯＭの代表的な構成例である。同図において、乱数ＲＯＭは、デコーダ２１、メモリセルアレイ２２、及び読み出し回路２３からなる。デコーダ２１はアドレス信号を受け取って対応するアドレスのワード線を選択する。メモリセルアレイ２２は、メモリセル２４がマトリクス状に配置されてなり、同じ行のメモリセルは同一のワード線に接続され、同じ列のメモリセルは同一のビット線に接続される。メモリセルはワード線を介して選択され、ビット線を介してデータ読み出しが行われる。読み出し回路２３はビット線を入力し、ビット線電位を増幅してデータの読み出しを行う。
【０２４２】
図１５（Ｂ）に示すのは、乱数メモリを構成するメモリセルの例である。メモリセルは１つのＴＦＴ２５から構成され、ＴＦＴのソース電極およびドレイン電極の一方はビット線に、残る一方とゲート電極はワード線に接続されている。このメモリセルは、ワード線にＴＦＴ２５のしきい値電圧Ｖｔｈよりも高い電圧Ｖｗｏｒｄが印加されると、ビット線に（Ｖｗｏｒｄ−Ｖｔｈ）の電位を充電する。ＴＦＴのしきい値電圧はグレインパタンやプロセスばらつきに起因するばらつきを有するため、そのばらつきをδＶｔｈとすると、図１５（Ｃ）に示すような分布に従ったアナログ電位がビット線に充電されることになる。その結果、本メモリセルはＴＦＴのしきい値電圧のばらつきに基づいたランダムな電位を出力する。
【０２４３】
図１６に示すのは読み出し回路の構成例であり、メモリセル一列分に対応する読み出し回路を示す。読み出し回路３１は参照用メモリセル３２、差動増幅回路３３、ラッチ回路３４によって構成される。ワード線が選択されると、メモリセルアレイ３６のメモリセル３５によってビット線に電位Ｖｂｉｔが充電される。一方、参照用メモリセル３２からは参照電位Ｖｒｅｆが出力され、この２つの電位が差動増幅回路３３によって比較増幅され、ラッチ回路３４に格納される。
【０２４４】
なお、参照電位Ｖｒｅｆは、メモリセルによって充電されるビット線電位の平均値に近いことが好ましい。そうすることで、各メモリセル列においても、ほぼ１／２の確率でメモリセルのデータが０もしくは１に割り当てられ、一様な乱数が発生する。例えば、参照用メモリセルを構成するＴＦＴのチャネル幅を大きくすることで実現することができる。
【０２４５】
以上のようにして、参照用メモリセル３２を構成するＴＦＴのしきい値電圧と選択されたメモリセル３５を構成するＴＦＴのしきい値電圧の差に基づいて、１ビットの乱数が決定しラッチ回路３４に格納される。より正確には、乱数は差動増幅回路３３を構成するＴＦＴのばらつきも含めて決定されるが、いずれにせよ、ＴＦＴの特性ばらつきによって乱数が決まる。こうして、同じ製造工程を用いてもランダムな固定データを格納する乱数ＲＯＭを構成することができる。
【０２４６】
なお、上述した乱数ＲＯＭは、通常のＴＦＴ作製技術を用いることで作製することが可能であり、他の集積回路を製造するプロセスと同じプロセスで作製することが可能である。
【０２４７】
従って、本乱数ＲＯＭの作製に伴うプロセスコストの上昇はなく、フラッシュメモリを作製する場合と比較してプロセスコストを低く抑えることが可能である。
【０２４８】
なお、乱数メモリ回路に格納される値はランダムであるから、異なるＩＤチップにおいて同一のＩＤが格納される確率は０ではない。しかしながら、例えば、１２８ビット程度の容量を考えても、存在し得る乱数は２128個あり、乱数一致する確率は実質的に０となるため、問題にはならない。
【０２４９】
上記のような乱数ＲＯＭを用い、そのデータをＩＤチップに固有のデータ（識別番号など）として使用することで、マスクＲＯＭを製造する場合のフォトマスクの使い捨てを回避し、かつ、プロセスコストの上昇を伴わない、低コストのＩＤチップを作製することが可能となる。
【０２５０】
図１５、図１６では、各メモリセルを参照用メモリセルと比較することによってデータの判定を行う乱数ＲＯＭを示したが、隣り合うメモリセル間の電位比較によってデータの判定を行う乱数ＲＯＭとすることもできる。例えばメモリセルアレイ内のメモリセルが選択されると、各メモリセルを構成するＴＦＴのしきい値電圧を反映した電位が対応するビット線に充電され、差動増幅回路により両ビット線の電位差を増幅し、ラッチ回路にデータを格納する。このような乱数ＲＯＭは、プロセスによっては偏った乱数が発生する可能性があるものの、面積的に有利な回路構成である。
【０２５１】
ＩＤチップは、認証番号等の固定データを読み出す機能だけであれば、小容量のデータで十分である。例えば、１２８ビットもあれば、ＩＤチップ固有の識別番号として十分である。そのような場合には、乱数ＲＯＭを構成するメモリセルをマトリクス状に配置するのではなく、シフトレジスタの初期値を与えるような構成とすることも可能である。
【０２５２】
そのような例を、図１７を用いて説明する。図１７（Ａ）にはブロック図、図１７（Ｂ）にはその一部分を抽出した回路図、図１７（Ｃ）にはタイミングチャートをそれぞれ示す。図１７（Ａ）において、シフトレジスタ４１はクロック信号、ロード信号を入力し、乱数ＲＯＭ４２はロード信号とアドレス信号を入力とする。同図に示した回路は、ロード信号により乱数ＲＯＭ４２からシフトレジスタ４１へ乱数データをロードした後、クロック信号に従ってシフトレジスタ４１から乱数データをシリアルに出力する。
【０２５３】
図１７（Ｂ）は、図１７（Ａ）に示したブロック図において乱数１ビットに関わるの回路構成例を示したものである。同図には、クロックドインバータを用いたシフトレジスタ４１と、これを構成するフリップフロップ４３の両端に、選択ＴＦＴ４４、４５を介して接続される、メモリセル４６、４７が示されている。
【０２５４】
図１７（Ｃ）にはタイミングチャートが示されている。まずクロック信号を停止した状態で、シフトレジスタ４１に乱数ＲＯＭ４２から初期値をロードする。ロード信号がアサートされるとシフトレジスタ４１の電源電位が接地されレジスタに格納された情報が消去されると共に、メモリセル４６、４７からはランダムな電位がビット線Ｂ１，Ｂ２に読み出されて、選択ＴＦＴ４４、４５を介して、フリップフロップ４３の両端Ｐ１，Ｐ２に与えられる。その後、ロード信号がデアサートされると、選択トランジスタ４４、４５がオフになりシフトレジスタ４１とメモリセル４６、４７は切り離される。同時に、フリップフロップ４３にはメモリセル４６、４７によって充電されたアナログ電位を初期値としたデータが格納され、シフトレジスタ４１への乱数のロードが完了する。その後、クロック信号を動作させることにより、チップに固有なデータがシリアルに出力される。
【０２５５】
以上のようにして、ＩＤチップに固有なデータを格納し、これを読み出す機能を有する簡単な回路を実現することができる。
【０２５６】
またＩＤチップは、ＣＰＵ等を含むロジック部を有する高機能回路として使用することも可能である。図１８にそのような構成例を示す。同図において、ＩＤチップ５２２は、アンテナ５１５、ＲＦ回路６０３、電源／クロック信号／リセット信号発生回路６０４、データ復調／変調回路６０５、およびロジック部６０６によって構成されている。ロジック部６０６はさらに制御回路６０７、ＣＰＵ６０８、プログラムＲＯＭ６０９、ワークＲＡＭ６１０、乱数ＲＯＭ６１１によって構成されている。
【０２５７】
図１８に示した回路、ＲＯＭ、及びＲＡＭは、絶縁表面上に一体形成された薄膜集積回路５０１として形成することができる。絶縁表面を有する基板は、上記実施の形態を参照することができる。アンテナ５１５は、絶縁表面上に設けられた薄膜集積回路５０１上に形成したり、別の基板、つまりアンテナ用基板上に形成することができることは上記実施の形態と同様である。また上記実施の形態で示した薄膜集積回路を剥離、転置する方法は、本実施の形態と組み合わせて用いることができる。
【０２５８】
図１８に示したＩＤチップ５２２は、単にＩＤチップに付与された識別番号を読み出す機能に限らず、ＣＰＵ６０８がプログラムＲＯＭ６０９に格納されたプログラムを実行し処理を行うことで、様々な機能を有しうる。
【０２５９】
代表的には、セキュリティ機能であり、例えばパスワードの照合を行ったり、メモリをセグメントに分け、セグメント毎にアクセス権限を制御するなどの処理を行うことが可能である。また、暗号化／復号化処理などを行うことも可能である。暗号化／復号化処理は処理速度向上のために専用ハードウェアを設けてもよい。
【０２６０】
なお、このような複雑な薄膜集積回路を、シリコンウェハを用いて実現する場合には、回路面積が大きくなり、耐衝撃性能が問題となる。一方、本発明のＩＤチップはフレキシブル基板上に形成することによって、多少回路面積が大きくなっても高い耐衝撃性能を有することができる。
【図面の簡単な説明】
【０２６１】
【図１】ＩＤチップを搭載した商品を示した図である
【図２】ＩＤチップを搭載した商品を示した図である
【図３】ＩＤチップを搭載した商品を示した図である
【図４】ＩＤチップを搭載した商品を示した図である
【図５】ＩＤチップを搭載した商品を示した図である
【図６】ＩＤチップを搭載した商品を示した断面図である
【図７】ＩＤチップの形態を示した図である
【図８】ＩＤチップの形態を示した図である
【図９】ＩＤチップの形態を示した断面図である
【図１０】ＩＤチップの搭載方法を示した図である
【図１１】ＩＤチップの回路構成を示した図である
【図１２】ＩＤチップの構成を示した図である
【図１３】複数のＩＤチップを形成する工程を示した図である
【図１４】ＩＤチップの回路構成を示した図である
【図１５】ＩＤチップの構成を示した図である
【図１６】ＩＤチップの構成を示した図である
【図１７】ＩＤチップの構成を示した図である
【図１８】ＩＤチップの回路構成を示した図である
【図１９】ＩＤチップを搭載した商品の使用形態を示した図である
【図２０】ＩＤチップを搭載した商品が使用できるか否かを判断するフローチャートを示した図である
【図２１】ＩＤチップの作製工程を示した断面図である
【図２２】ＩＤチップの作製工程を示した断面図である
【図２３】ＩＤチップの作製工程を示した断面図である
【図２４】ＩＤチップを搭載した商品を示した図である
【図２５】ＩＤチップを搭載した商品を示した図である
【図２６】ＩＤチップを搭載した商品を示した図である
【図１】
2005252232.tif 000003
【図２】
2005252232.tif 000004
【図３】
2005252232.tif 000005
【図４】
2005252232.tif 000006
【図５】
2005252232.tif 000007
【図６】
2005252232.tif 000008
【図７】
2005252232.tif 000009
【図８】
2005252232.tif 000010
【図９】
2005252232.tif 000011
【図１０】
2005252232.tif 000012
【図１１】
2005252232.tif 000013
【図１２】
2005252232.tif 000014
【図１３】
2005252232.tif 000015
【図１４】
2005252232.tif 000016
【図１５】
2005252232.tif 000017
【図１６】
2005252232.tif 000018
【図１７】
2005252232.tif 000019
【図１８】
2005252232.tif 000020
【図１９】
2005252232.tif 000021
【図２０】
2005252232.tif 000022
【図２１】
2005252232.tif 000023
【図２２】
2005252232.tif 000024
【図２３】
2005252232.tif 000025
【図２４】
2005252232.tif 000026
【図２５】
2005252232.tif 000027
【図２６】
2005252232.tif 000028