(57)【要約】【課題】ＥＳＤ時にＭＯＳＦＥＴ部を確実に保護し、さらに電流集中による保護用サイリスタ部の破壊を防止することができる半導体装置を提供する。【解決手段】保護用サイリスタ部２００のｐベース層３端とこのｐベース層３と対向するｎ+ ドレイン層６端の間の距離Ｌ２をＭＯＳＦＥＴ部１００のｐベース層３端とこのｐベース層３と対向するｎ+ ドレイン層６端の間の距離Ｌ１より短くすることにより、保護用サイリスタ部２００のブレークオーバーをＭＯＳＦＥＴ部１００がアバランシェ現象に突入する前に起こし、ＭＯＳＦＥＴ部１００を保護する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
第１導電型活性層の表面に選択的に形成された第２導電型ベース層と、該第２導電型ベース層の表面に選択的に形成された第１導電型ソース層と、前記第１導電型活性層の表面に前記第２導電型ベース層とは離れて選択的に形成された第１導電型ドレイン層と、該第１導電型ドレイン層に囲まれて複数形成された第２導電型アノード層と、前記第１導電型ソース層と前記第１導電型活性層とで挟まれた前記第２導電型ベース層上にゲート絶縁膜を介して形成されたゲート電極と、前記第２導電型ベース層と前記第１導電型ソース層の表面に形成されたソース電極と、前記第１導電型ドレイン層と前記第２導電型アノード層の表面に形成されたドレイン電極とを有し、前記第１導電型ソース層と、前記第２導電型ベース層と、前記第１導電型活性層と、前記第１導電型ドレイン層でＭＯＳＦＥＴ部を構成し、前記第１導電型ソース層と、前記第２導電型ベース層と、前記第１導電型活性層と、前記第２導電型アノード層で保護用サイリスタ部を構成する半導体装置であって、
前記第２導電型ベース層端と前記第１導電型ドレイン層端の間の距離で、前記第２導電型アノード層と対向する箇所が他の箇所より短いことを特徴とする半導体装置。
【請求項２】
前記第１導電型活性層が、第２導電型半導体基板の表面層に形成された第１導電型ウェル層であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１導電型活性層が、ＳＯＩ基板の分離酸化膜上に形成された第１導電型半導体層であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ＭＯＳＦＥＴ部と前記保護用サイリスタ部を交互に隣接して形成することを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記保護用サイリスタ部の前記第２導電型ベース層上のゲート電極を除去することを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記保護用サイリスタ部の前記第２導電型ベース領域上と前記第１導電型活性層上にＬＯＣＯＳ酸化膜を形成することを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、例えば高耐圧デバイスに係わり、特に、高ＥＳＤ（ＥｌｅｃｔｒｏＳｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ：静電気放電）耐量を備えたＭＯＳＦＥＴを有する半導体装置に関する。
【背景技術】
【０００２】
例えば、自動車用に使用される半導体装置は、一般に低オン抵抗、高耐量、低コストが要求される。自動車のランプ、リレー等の負荷駆動に使用されるこれらの半導体装置には、その出力端子から静電気放電（ＥＳＤ）によるサージ電圧や誘導負荷（Ｌ負荷）などからの電磁ノイズが印加されるため、低オン抵抗と共にサージ耐量が要求される。
ＥＳＤは電荷を帯びた人または物が集積回路に触れる際に生じる高エネルギーパルスとして考えられる。このＥＳＤから集積回路を構成するＭＯＳＦＥＴを保護する方法の１つとして、保護用サイリスタをこのＭＯＳＦＥＴと並列接続して、ＥＳＤ時にＭＯＳＦＥＴがアバランシェに突入する前に保護用サイリスタをブレークオーバーさせて、その高エネルギーを保護用サイリスタに吸収させて保護する方法が知られている（例えば、特許文献１）。その方法をつぎに説明する。
【０００３】
図４は、保護用サイリスタを形成したＭＯＳＦＥＴの要部断面図である。このＭＯＳＦＥＴはＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板に形成されている。ＳＯＩ基板はシリコン台基板５１と、この上に形成された分離酸化膜６２と、さらにこの上に形成されたｎ活性層５２で構成される。ｎ活性層５２上に選択的にｐベース層５３が形成され、そのｐベース層５３上にｎ+ ソース層５４が位置する。そのｐベース層５３とは離れてｐ+ アノード層５７が形成され、ｐ+ アノード層５７とｐベース層５３間にｎ抵抗層６３とｎ+ ドレイン層５６が形成される。ｎ+ ソース層５４とｎ+ ドレイン層５６の間に挟まれたｐベース層５３上にゲート絶縁膜を介してゲート電極５９が位置し、ｐ+ アノード層５７とｎ+ ドレイン層５６の表面にドレイン電極６１が形成される。ＭＯＳＦＥＴ部はｎ+ ソース層５４、ｐベース層５３、ｎ活性層５２、ｎ+ ドレイン層５６で構成され、保護用サイリスタ部はｎ+ ソース層５４、ｐベース層５３、ｎ活性層５２、ｐ+ アノード層５７で構成される。
【０００４】
このように保護用サイリスタ部を形成することで、ＥＳＤ時には、ＭＯＳＦＥＴ部が損傷を受ける前に、保護用サイリスタ部がブレークオーバーして高インピーダンス状態から低インピーダンス状態になり、ＥＳＤ時の高エネルギーを消費（吸収）することにより、ＭＯＳＦＥＴ部の損傷を防ぐことが報告されている（例えば、特許文献１）。
また、同一特許文献で、図５、図６に示すように、半導体基板にそれぞれ分離した第１領域７４と第２領域７７を形成し、第１領域７４に保護用サイリスタ部である第１デバイス７１（ソース電極７８と接続するカソード電極７５、ドレイン電極７９と接続するアノード電極７６を有する）を形成し、第２領域７７にＭＯＳＦＥＴ部である第２デバイス７２（ソース電極７８、ドレイン電極７９を有し、図４に相当するｐ+ アノード層５７は形成しない）を形成する。この第１デバイス７１のドリフト長（図４のＬＯＣＯＳ酸化膜長Ｌに相当する）を、第２デバイス７２のドリフト長（図４のＬＯＣＯＳ酸化膜長Ｌに相当する）より短くして、第１デバイス７１のブレークオーバー電圧を第２デバイス７２の耐圧より低くすることで、ＥＳＤ時に第１デバイス７１をブレークオーバーさせて第２デバイス７２を保護することが報告されている。
【特許文献１】特開２００２−９４０６３号公報  図１、図５、図６
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、前記の図５、図６のように保護用サイリスタ部とＭＯＳＦＥＴ部をワンチップ内の別々の領域にそれぞれ形成すると、イオン注入工程や拡散工程のばらつきにより、保護用サイリスタ部のブレークオーバー電圧ＶｂｏとＭＯＳＦＥＴ部の耐圧ＢＶｄｓｓが変動して、Ｖｂｏ＜ＢＶｄｓｓの関係が逆転して、ＥＳＤ時に保護用サイリスタ部がブレークオーバーする前にＭＯＳＦＥＴ部がアバランシェに突入して破壊し、ＭＯＳＦＥＴ部を確実に保護することが困難になる。
また、図４の斜視図である図７に示すように、保護用サイリスタ部のソース電極６０とドレイン電極６１にＥＳＤ時の急峻なｄＶ／ｄｔが印加されると、ソース電極６０と同電位（またはマイナス電位）であるゲート電極５９とドレイン電極６１の間にもこの急峻なｄＶ／ｄｔが印加されて、このｄＶ／ｄｔとゲート容量Ｃｇにより過大な電流Ｉがゲート電極５９に流れ込み、この電流Ｉとポリシリコンで形成されたゲート電極の抵抗で電位分布が生じる。
【０００６】
そうすると、ゲート電極５９の電位の高い箇所（Ｂ部）から保護用サイリスタ部のブレークオーバーが始まり、ブレークオーバー開始した箇所に電流が集中して保護用サイリスタ部が破壊する。
この発明の目的は、前記の課題を解決して、ＥＳＤ時にＭＯＳＦＥＴ部を確実に保護し、さらに電流集中による保護用サイリスタ部の破壊を防止することができる半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
前記の目的を達成するために、第１導電型活性層の表面に選択的に形成された第２導電型ベース層と、該第２導電型ベース層の表面に選択的に形成された第１導電型ソース層と、前記第１導電型活性層の表面に前記第２導電型ベース層とは離れて選択的に形成された第１導電型ドレイン層と、該第１導電型ドレイン層に囲まれて複数形成された第２導電型アノード層と、前記第１導電型ソース層と前記第１導電型活性層とで挟まれた前記第２導電型ベース層上にゲート絶縁膜を介して形成されたゲート電極と、前記第２導電型ベース層と前記第１導電型ソース層の表面に形成されたソース電極と、前記第１導電型ドレイン層と前記第２導電型アノード層の表面に形成されたドレイン電極とを有し、前記第１導電型ソース層と、前記第２導電型ベース層と、前記第１導電型活性層と、前記第１導電型ドレイン層でＭＯＳＦＥＴ部を構成し、前記第１導電型ソース層と、前記第２導電型ベース層と、前記第１導電型活性層と、前記第２導電型アノード層で保護用サイリスタ部を構成する半導体装置であって、
前記第２導電型ベース層端と前記第１導電型ドレイン層端の間の距離で、前記第２導電型アノード層と対向する箇所が他の箇所より短い構成とする。
【０００８】
また、前記第１導電型活性層が第２導電型半導体基板の表面層に形成された第１導電型ウェル層であるとよい。
また、前記第１導電型活性層がＳＯＩ基板の分離酸化膜上に形成された第１導電型半導体層であるとよい。
また、前記ＭＯＳＦＥＴ部と前記保護用サイリスタ部を交互に隣接して形成するとよい。
また、前記保護用サイリスタ部の前記第２導電型ベース層上のゲート電極を除去するとよい。
また、前記保護用サイリスタ部の前記第２導電型ベース領域上と前記第１導電型活性層上にＬＯＣＯＳ酸化膜を形成するとよい。
【発明の効果】
【０００９】
この発明によれば、保護用サイリスタ部のブレークオーバー電圧をＭＯＳＦＥＴ部の耐圧より低くし、ＥＳＤ時に保護用サイリスタ部をブレークオーバーさせて低インピーダンス状態へ移行させることで、ＭＯＳＦＥＴ部を確実に保護することができる。
また、保護用サイリスタ部のゲート電極を除去したり、ＬＯＣＯＳ酸化膜下にベース層端を配置して、ＥＳＤ時に保護用サイリスタのブレークオーバーを均一に行わせることで、保護用サイリスタ部の破壊を防止することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明を実施するための最良の形態について図面を参照して説明する。尚、ここでは第１導電型をｎ型、第２導電型をｐ型とした場合について説明するが、逆にしても構わない。
【実施例１】
【００１１】
図１は、この発明の第１実施例の半導体装置の要部構成図であり、同図（ａ）は平面図、同図（ｂ）は同図（ａ）のＸ１−Ｘ１線で切断した断面図、同図（ｃ）は同図（ａ）のＸ２−Ｘ２線で切断した断面図である。同図（ｂ）は、ＭＯＳＦＥＴ部であり、同図（ｃ）は保護用サイリスタ部で、ＭＯＳＦＥＴの動作も合わせ持っている。
ｐ基板１の表面層にｎ活性層であるｎウェル層２を形成し、このｎウェル層２の表面層にｐベース層３と、このｐベース層３と離してｎ+ ドレイン層６を形成し、ｐベース層３の表面層にｎ+ ソース層４とｐ+ コンタクト層５を形成し、ｐベース層３とｎ+ ドレイン層６に挟まれたｎウェル層２の表面にＬＯＣＯＳ酸化膜８を形成し、ｎ+ ソース層４とｎウェル層２に挟まれたｐベース層３上に図示しないゲート絶縁膜を介してゲート電極９を形成し、ｎ+ ドレイン領域６で囲まれてｐ+ アノード層７を選択的に形成する。ＭＯＳＦＥＴ部１００はｎ+ ソース層４、チャネルを形成するｐベース層３、ｎウェル層２（ｎドリフト層となる）およびｎ+ ドレイン層６で構成される。保護用サイリスタ部２００はｎ+ ソース層４（ｎ+ カソード層となる）、ｐベース層３、ｎウェル層２（ｎベース層となる）およびｐ+ アノード層７で構成され、ｎ+ ドレイン層６はｎ+ アノードショート層となる。
【００１２】
前記の構成で、保護用サイリスタ部２００のｐベース層３端とこのｐベース層３と対向するｎ+ ドレイン層６端の間の距離Ｌ２をＭＯＳＦＥＴ部１００のｐベース層３端とこのｐベース層３と対向するｎ+ ドレイン層６端の間の距離Ｌ１より短くする。これはＬＯＣＯＳ酸化膜８の長さを変えて行う。
ＭＯＳＦＥＴ部１００の耐圧および保護用サイリスタ部２００のブレークオーバー電圧は、ｐベース層３からｎウェル層２へ伸びた空乏層がＬＯＣＯＳ酸化膜８とｎ+ ドレイン層６の境界近傍で密になり、この箇所に高電界領域が発生してアバランシェ現象が起こることで決まる。前記したように、Ｌ２をＬ１より短くすることにより、保護用サイリスタ部２００のブレークオーバーがＭＯＳＦＥＴ部１００がアバランシェ現象に突入する前に確実に起こる。このブレークオーバーを契機として、保護用サイリスタ部２００が低インピーダンス状態に移行し、ＭＯＳＦＥＴ部１００を確実に保護する。
【００１３】
Ｌ２＜Ｌ１とし、ＭＯＳＦＥＴ部１００と保護用サイリスタ部２００を交互に隣接して形成することで、不純物のイオン注入工程や拡散工程などがばらついても、保護用サイリスタ部２００のブレークオーバー電圧ＶｂｏとＭＯＳＦＥＴ部１００の耐圧ＢＶｄｓｓが逆転することはなく、Ｖｂｏ＜ＢＶｄｓｓの関係は確実に維持される。
また、図ではＬ２からＬ１に階段的に変化しているが、これを緩やかに変化させることで、平面形状が四角形であるｐ+ アノード層７の角部にＥＳＤ時のアバランシェ電流が集中するのを緩和できてる。さらに、この角部を丸めることでさらに電流集中を緩和することができる。
尚、保護用サイリスタ部２００のゲート電極９はＬＯＣＯＳ酸化膜上に張り出しており、この張り出したゲート電極９はフィールドプレートの働きをする。また、前記のｐ基板１をＳＯＩ基板に代えて、分離酸化膜上に形成されたｎ活性層（図１のｎウェル層に相当する）にＭＯＳＦＥＴ部１００と保護用サイリスタ部２００を形成しても構わない。
【００１４】
ところで、前記の図７で説明したように、保護用サイリスタ部２００にゲート電極９が形成されていると、ＥＳＤ時のｄＶ／ｄｔにより、保護用サイリスタ部２００が局部的にラッチアップして破壊する。つぎにこれを防止する方法について説明する。
【実施例２】
【００１５】
図２は、この発明の第２実施例の半導体装置の要部構成図であり、同図（ａ）は平面図、同図（ｂ）は同図（ａ）のＸ１−Ｘ１線で切断した断面図、同図（ｃ）は同図（ａ）のＸ２−Ｘ２線で切断した断面図である。
図１との違いは、保護用サイリスタ部２００のｐベース層３の終端をＬＯＣＯＳ酸化膜８下に配置して、チャネルがＬＯＣＯＳ酸化膜８下（Ａ部）で形成されないようにした点である。この構造とすることで、図１の効果に加えて、ＥＳＤ時の急峻なｄＶ／ｄｔでゲート電極９に電圧が発生しても、ｐベース層３に形成されるチャネルがＬＯＣＯＳ酸化膜８下で途切れ、チャネルを介して電流が流れることを防止することができる。つまりチャネルが形成されないため、保護用サイリスタ部２００のブレークオーバーが均一に起こり、保護用サイリスタ部２００の破壊が防止できる。
【実施例３】
【００１６】
図３は、この発明の第３実施例の半導体装置の要部構成図であり、同図（ａ）は平面図、同図（ｂ）は同図（ａ）のＸ１−Ｘ１線で切断した断面図、同図（ｃ）は同図（ａ）のＸ２−Ｘ２線で切断した断面図である。
図１との違いは、保護用サイリスタ部２００のチャネルが形成されるｐベース層３上のゲート電極９を削除した点である。この図ではＭＯＳＦＥＴ部１００のゲート電極９はＬＯＣＯＳ酸化膜８上で繋がっているが、ＭＯＳＦＥＴ部１００のゲート電極９を個々に切り離して形成し、それらの個々のゲート電極９を図示しない金属配線で接続しても構わない。この場合も図２と同様の効果が得られる。
【図面の簡単な説明】
【００１７】
【図１】この発明の第１実施例の半導体装置の要部構成図であり、（ａ）は平面図、（ｂ）は（ａ）のＸ１−Ｘ１線で切断した断面図、（ｃ）は（ａ）のＸ２−Ｘ２線で切断した断面図
【図２】この発明の第２実施例の半導体装置の要部構成図であり、（ａ）は平面図、（ｂ）は（ａ）のＸ１−Ｘ１線で切断した断面図、（ｃ）は（ａ）のＸ２−Ｘ２線で切断した断面図
【図３】この発明の第３実施例の半導体装置の要部構成図であり、（ａ）は平面図、（ｂ）は（ａ）のＸ１−Ｘ１線で切断した断面図、（ｃ）は（ａ）のＸ２−Ｘ２線で切断した断面図
【図４】従来の保護用サイリスタを形成したＭＯＳＦＥＴの要部断面図
【図５】保護用サイリスタである第１デバイスとＭＯＳＦＥＴである第２デバイスを別々にウェル領域に形成したブロック図
【図６】保護用サイリスタである第１デバイスとＭＯＳＦＥＴである第２デバイスを別々にウェル領域に形成した要部平面図
【図７】図４のＭＯＳＦＥＴのゲート電極が電位差を生じている状態を示す斜視図
【符号の説明】
【００１８】
１    ｐ基板
２    ｎウェル層
３    ｐベース層
４    ｎ+ ソース層
５    ｐ+ コンタクト層
６    ｎ+ ドレイン層
７    ｐ+ アノード層
８    ＬＯＣＯＳ酸化膜
９    ゲート電極
１０    ソース電極
１１    ドレイン電極
１２    金属膜
１００    ＭＯＳＦＥＴ部
２００    保護用サイリスタ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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