(57)【要約】      （修正有）【課題】３マスク工程で製造できる表示素子用の薄膜トランジスタ基板及びその製造方法を提供する。 【解決手段】ゲート電極、ソース電極、ソース電極と対向するドレイン電極、前記ソース電極及びドレイン電極の間のチャンネル領域を含む半導体層から構成された薄膜トランジスタと；前記ゲート・ライン及びデータ・ラインと薄膜トランジスタを囲む保護膜及びゲート絶縁膜に形成されて画素領域の内外部に配置されるガソホールの一側内に形成されて前記ドレイン電極と側面に接続された画素領域と；前記ゲート・ラインの第１部分と前記ゲート絶縁膜、半導体層を間に置いて形成された第１ストレッジの上部電極に構成された第１ストレッジ・キャパシティと；前記ゲート・ラインの第２部分と前記ゲート絶縁膜を間に置いて形成されて第１ストレッジの上部電極の側面と接続される第２ストレッジの上部電極に構成された第２ストレッジ・キャパシティとを具備する【選択図】    図７
2005122182.tif 000002
【特許請求の範囲】
【請求項１】
ゲート・ラインと；前記ゲート・ラインと交差して画素領域を決定するデータ・ラインと；前記ゲート・ライン及びデータ・ラインの間に形成されたゲート絶縁膜と；前記ゲート・ラインと接続されたゲート電極、前記データ・ラインと接続されたソース電極、ソース電極と対向するドレイン電極、前記ソース電極及びドレイン電極の間のチャンネル領域を含んで前記ゲート電極、ソース電極及びドレイン電極の間に形成される半導体層を含んで前記ゲート・ライン及びデータ・ラインの交差部に形成される薄膜トランジスタと；前記ゲート・ライン及びデータ・ラインと薄膜トランジスタを囲む保護膜と；前記画素領域で前記保護膜及びゲート絶縁膜に形成されて画素領域の内部及び外部に配置される画素ホールと；前記画素領域の内部に配置された画素ホールの一端に形成され前記ドレイン電極の側面に接続された画素領域と；前記ゲート・ラインの第１部分と、そのゲート・ラインの第１部分と前記ゲート絶縁膜、半導体層を間に置いて形成された第１ストレッジの上部電極に構成された第１ストレッジ・キャパシティと；前記ゲート・ラインの第２部分と、そのゲート・ラインの第２部分と前記ゲート絶縁膜を間に置いて形成され第１ストレッジの上部電極の側面と接続される、第２ストレッジの上部電極に構成された第２ストレッジ・キャパシティとを具備することを特徴とする表示素子用の薄膜トランジスタ基板。
【請求項２】
前記画素電極と前記第２ストレッジの上部電極は、前記保護膜と直接接続されることを特徴とする請求項１記載の表示素子用の薄膜トランジスタ基板。
【請求項３】
前記半導体層は、活性層と、前記チャンネル領域を除いた活性層の上に形成されたオーミック接触層とを含み、前記第２ストレッジの上部電極と前記ゲート絶縁膜の間に前記活性層が形成されることを特徴とする請求項２記載の表示素子用の薄膜トランジスタ基板。
【請求項４】
前記ゲート・ラインから延長されたゲート・パッド下部電極と；前記ゲート・パッド下部電極が露出されるように前記保護膜及びゲート絶縁膜を貫通する第１コンタクトホールと；前記第１コンタクトホール内で前記保護膜と直接接触されて第１コンタクトホール内で前記ゲート・パッド下部電極と接続されたゲート・パッド上部電極を含むゲート・パッド部とを更に含むことを特徴とする請求項１記載の表示素子用の薄膜トランジスタ基板。
【請求項５】
前記データ・ラインから伸長されたデータ・パッド下部電極と；前記保護膜及びデータ・パッド下部電極を貫通する第２コンタクトホールと；前記第２コンタクトホール内で前記保護膜と直接接触し、前記第２コンタクトホール内で前記データ・パッド下部電極の側面に接続されたデータ・パッド上部電極を含むデータ・パッド部とを更に含むことを特徴とする請求項４記載の表示素子用の薄膜トランジスタ基板。
【請求項６】
前記データ・パッド部は、オーミック接触層；前記データ・パッド下部電極とゲート絶縁膜を間に形成した活性層を含み、前記第２コンタクトホールは、前記オーミック接触層に伸長されて形成され、前記活性層の少なくとも一部に伸長されて形成されることを特徴とする請求項５記載の表示素子用の薄膜トランジスタ基板。
【請求項７】
前記第２コンタクトホールは、前記活性層に伸長されて前記ゲート絶縁膜を露出させることを特徴とする請求項６記載の表示素子用の薄膜トランジスタ基板。
【請求項８】
基板の上にゲート・ライン、そのゲート・ラインと接続されたゲート電極を形成する段階と；前記ゲート・ライン及びゲート電極を囲むゲート絶縁膜を形成する段階と；前記ゲート絶縁膜上の所定領域に半導体層を形成する段階と；前記ゲート・ラインと交差して画素領域を決定するデータ・ライン、そのデータ・ラインと連結された前記ソース電極、チャンネル領域を定義する前記半導体層を間に置いて前記ソース電極と対向するドレイン電極、前記ゲート・ラインの第１部分と前記ゲート絶縁膜および半導体層を間に置いて重畳する第１ストレッジ上部電極を形成する段階と；前記ゲート・ライン、データ・ライン及び薄膜トランジスタを囲む保護膜を形成する段階と；保護膜及びゲート絶縁膜を貫通して画素領域の内外部に配列されて前記画素領域の外部で前記第１ストレッジ上部電極の一部が除去されるように画素ホールを形成する段階と；前記画素領域内に配列された前記画素ホール内に配列され、前記ドレイン電極の側面に接触される画素電極を形成する段階と；前記画素ホール内に前記画素ホールから伸長されて前記第１ストレッジ上部電極の側面と接触される第２ストレッジ上部電極を形成する段階を含むことを特徴とする表示素子用の薄膜トランジスタ基板の製造方法。
【請求項９】
前記半導体層を形成する段階は、前記ゲート絶縁膜を囲む活性層を形成する段階と、前記チャンネル領域を除いた前記活性層の上にオーミック接触層を形成する段階を含み、前記画素ホールは前記活性層の表面を露出させるように形成されることを特徴とする請求項８記載の表示素子用の薄膜トランジスタ基板の製造方法。
【請求項１０】
前記ゲート・ラインから延長されたゲート・パッド下部電極を形成する段階と；前記ゲート・パッド下部電極が露出されるように前記保護膜及びゲート絶縁膜を貫通する第１コンタクトホールを形成する段階と；前記第１コンタクトホール内で前記保護膜と直接接触されて前記ゲート・パッド下部電極と接続されるゲート・パッド上部電極を形成する段階を更に含むことを特徴とする請求項８記載の表示素子用の薄膜トランジスタ基板の製造方法。
【請求項１１】
前記データ・ラインから延長されたデータ・パッド下部電極とその下に重畳される半導体層を形成する段階と；前記保護膜及びデータ・パッド下部電極を貫通する第２コンタクトホールを形成する段階と；前記第２コンタクトホール内で前記保護膜と直接接触されて前記データ・パッド下部電極の側面と接続されるデータ・パッド上部電極を形成する段階を更に含むことを特徴とする請求項８記載の表示素子用の薄膜トランジスタ基板の製造方法。
【請求項１２】
前記第２コンタクトホールを形成する段階は、前記ゲート絶縁膜の上に活性層を形成する段階と；前記活性層の上にオーミック接触層を形成する段階を含み、前記第２コンタクトホールは、前記オーミック接触層と活性層に伸長されて形成されることを特徴とする請求項１１記載の表示素子用の薄膜トランジスタ基板の製造方法。
【請求項１３】
基板の上にゲート金属層を形成する段階と；前記ゲート金属膜からゲート・ライン及びゲート電極を含むゲート金属パターンを形成する段階と；ゲート絶縁膜、非晶質シリコン層、不純物がトッピングされた非晶質シリコン層、ソース／ドレイン金属層が前記ゲート金属パターンを囲むように積層される段階と；前記ゲート・ラインと交差して画素領域を決定するデータ・ライン、そのデータ・ラインと連結された前記ソース電極、チャンネル領域を定義する前記半導体層を間に置いて前記ソース電極と対向するドレイン電極、前記ゲート・ラインと重畳される第１ストレッジ上部電極を含むデータ金属パターン、活性層及びオーミック接触層を形成する段階と；前記画素領域の内部及び外部に配置され、前記ゲート絶縁膜を貫通して画素領域の外部で前記第１ストレッジ上部電極の一部が除去されるように画素ホールを形成する段階と；前記画素領域の内に配列された前記画素ホール内に前記ドレイン電極と側面接触される画素電極を形成する段階と；前記画素ホール内に前記画素ホールから伸長されて前記第１ストレッジ上部電極の側面と接触される第２ストレッジ上部電極を形成する段階を含むことを特徴とする表示素子用の薄膜トランジスタ基板の製造方法。
【請求項１４】
前記データ金属パターン、オーミック接触層及び活性層を形成する段階は、前記データ金属膜の上に、第1の厚さを有しチャンネル領域以外の部分を覆うフォトレジストパターンの第１部分と第2の厚さを有しチャンネル領域を覆うフォトレジストパターンの第２部分を形成する段階と；前記データ金属膜、不純物がドープされた非晶質シリコン層、非晶質シリコン層を前記フォトレジストパターンを利用してパターニングする段階と；前記フォトレジストパターンの第２部分を除去するように前記フォトレジストパターンをアッシングする段階と、前記アッシングされたフォトレジストパターンをマスクとして利用して前記チャンネル領域内のデータ金属パターンと不純物がドープされた非晶質シリコンの一部を除去する段階と；前記アッシングされたフォトレジストパターンを除去する段階を含むことを特徴とする請求項１３記載の表示素子用の薄膜トランジスタ基板の製造方法。
【請求項１５】
前記画素電極を形成する段階は、前記データ金属パターンを囲むように保護膜を形成する段階と；前記保護膜の上に前記画素領域の内外部で保護膜の一部を露出させるフォトレジストパターンを形成する段階と；前記フォトレジストパターンに覆われた画素領域の保護膜及びゲート絶縁膜をアッシングして前記画素ホールを形成する段階と；前記画素ホール内の前記フォトレジストパターンを囲むように透明導電物質を形成する段階と；前記フォトレジストパターンとその上の透明導電膜をリフト・オフ工程で除去して前記画素電極及び第２ストレッジ上部電極を形成する段階を含むことを特徴とする請求項１４記載の表示素子用の薄膜トランジスタ基板の製造方法。
【請求項１６】
前記画素ホールを形成する段階は、前記フォトレジストパターンに覆われた前記ドレイン電極の一部及び前記第１ストレッジ上部電極の一部がエッチングされることを特徴とする請求項１５記載の表示素子用の薄膜トランジスタ基板の製造方法。
【請求項１７】
前記画素ホールを形成する段階は、前記画素ホール内の前記活性層の表面を露出させる段階を含むことを特徴とする請求項１６記載の表示素子用の薄膜トランジスタ基板の製造方法。
【請求項１８】
前記ゲート・ラインと接続されたゲート・パッド下部電極を形成する段階を更に含み、前記画素ホールの形成の際に前記ゲート・パッド下部電極が露出されるように前記保護膜及びゲート絶縁膜を貫通する第１コンタクトホールを形成する段階と；前記第１コンタクトホール内で前記保護膜と接触し前記ゲート・パッド下部電極と接続するゲート・パッド上部電極を形成する段階を更に含むことを特徴とする請求項１３記載の表示素子用の薄膜トランジスタ基板の製造方法。
【請求項１９】
前記データ・ラインと接続されたデータ・パッド下部電極を形成する段階と；前記保護膜及びデータ・パッド下部電極を貫通する第２コンタクトホールを形成する段階と；前記第２コンタクトホール内で前記保護膜と直接接触し前記データ・パッド下部電極の側面と接続するデータ・パッド上部電極を形成する段階を更に含むことを特徴とする請求項１３記載の表示素子用の薄膜トランジスタ基板の製造方法。
【請求項２０】
前記データ・パッド下部電極と重畳される前記非晶質シリコン層及び不純物をドープした非晶質シリコン層を形成する段階と；前記非晶質シリコン層及び不純物をドープした非晶質シリコン層の中の少なくとも1つを貫通する第２コンタクトホールを形成する段階を更に含むことを特徴とする請求項１９記載の表示素子用の薄膜トランジスタ基板の製造方法。
【請求項２１】
前記第２コンタクトホールは、前記ゲート絶縁膜が露出されるように前記非晶質シリコン層の全領域を貫通することを特徴とする請求項２０記載の表示素子用の薄膜トランジスタ基板の製造方法。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示素子に応用される薄膜トランジスタ基板とその製造方法に関し、特に工程を単純化した薄膜トランジスタ基板及びその製造方法に関する。
【背景技術】
【０００２】
液晶表示装置は電界を利用して液晶の光透過率を調節し、画像を表示する。かかる目的ため、液晶表示装置は液晶セルなどがマトリックス形態で配列された液晶パネルと、液晶パネルを駆動するための駆動回路とを具備する。
【０００３】
液晶パネルは、相互に対向する薄膜トランジスタ基板及びカラーフィルター基板と、2つの基板の間に注入された液晶と、2つの基板の間のセルキャップを維持するスペースとを具備する。
【０００４】
薄膜トランジスタ基板は、ゲート・ライン及びデータ・ラインと、そのゲート・ラインとデータ・ラインの交差部毎にスイッチ素子として形成された薄膜トランジスタと、液晶セル単位で形成されて薄膜トランジスタに接続された画素電極と、それらの上に塗布された背向膜で構成される。ゲート・ラインとデータ・ラインは、それぞれのパッド部を通して駆動回路から信号を供給受ける。薄膜トランジスタは、ゲート・ラインに供給されるスキャン信号に応答してデータ・ラインに供給される画素信号を画素電極に供給する。
【０００５】
カラーフィルター基板は、液晶セル毎に形成されたカラーフィルターと、カラーフィルターの間の区分及び外部光の反射のためのブラック・マトリクスと、液晶セルに共通に基準電圧を供給する共通電極と、それらの上に塗布される背向膜で構成される。
【０００６】
液晶パネルは、薄膜トランジスタ基板とカラーフィルター基板とを個別に製作して接合工程の後において液晶を注入して封入することで完成する。
【０００７】
このような液晶パネルの薄膜トランジスタ基板は、半導体製造工程を含むと共に多数のマスク工程を必要とするため、製造工程が複雑で液晶パネルの製造単価の上昇の主要な原因になっている。これを解決するために、薄膜トランジスタ基板は、マスク工程数を減らす方向で改良が進んでいる。これは一つのマスク工程が薄膜蒸着工程、洗浄工程、フォトリソグラフィ工程、エッチング工程、フォトレジスト剥離工程、検査工程などの多くの工程を含んでいるためである。これにより、最近には薄膜トランジスタ基板の標準マスク工程であった５マスク工程の内の1つのマスク工程を減らした４マスク工程が考案されている。
【０００８】
図１は、４マスク工程を採択した薄膜トランジスタ基板を例を挙げて示した平面図であり、図２は図１に示されたトランジスタ基板を”I―Ｉ’線”に沿って切断した断面図である。
【０００９】
図１及び図２に示された薄膜トランジスタ基板は、下部基板（４２）の上にゲート絶縁膜（４４）を間に置いて交互に形成されたゲート・ライン（２）及びデータ・ライン（４）と、その交差部毎に形成された薄膜トランジスタ（６）と、その交差構造で設けられたセル領域に形成された画素電極（１８）とを具備する。そして、薄膜トランジスタ基板（６）は、画素電極（１８）と前段ゲート・ライン（２）の重畳部に形成されたストレッジ・キャパシティ（２０）と、ゲート・ライン（２）に接続されるゲート・パッド部（２６）と、データ・ライン（４）に接続されるデータ・パッド部（３４）とを具備する。
【００１０】
薄膜トランジスタ（６）は、ゲート・ライン（２）に供給されるスキャン信号に応答してデータ・ライン（４）に供給される画素信号が画素電極（１８）に充電されて維持されるようにする。このために、薄膜トランジスタ（６）はゲート・ライン（２）に接続されたゲート電極（８）と、データ・ライン（４）に接続されたソース電極（１０）と、画素電極（１６）に接続されたドレイン電極（１２）と、ゲート電極（８）と重畳されてソース電極（１０）とドレイン電極（１２）の間にチャンネルを形成する活性層（１４）とを具備する。
【００１１】
このようにソース電極（１０）及びドレイン電極（１２）と重畳され、ソース電極（１０）とドレイン電極（１２）の間のチャンネル部を含む活性層（１４）は、データ・ライン（４）、データ・パッド下部電極（３６）、ストレッジ電極（２８）に対しても重なるに形成される。このような活性層（１４）の上には、データ・ライン（４）、ソース電極（８）及びドレイン電極（１２）、データ・パッド下部電極（３６）、ストレッジ電極（２２）とオーミック接触のためのオーミック接触層（４８）が更に形成される。
【００１２】
画素電極（１８）は、保護膜（５０）を貫通する第１コンタクトホール（１６）を通して薄膜トランジスタ（６）のドレイン電極（１２）と接続される。画素電極（１８）は充電された画素信号によって図示しない上部基板に形成される共通電極と電位差を発生させる。薄膜トランジスタ基盤と上部基板の間に位置する液晶が、この電位差に起因する電位異方性によって回転し、図示しない光源から画素電極（１８）を経由して入射される光を上部基板側に透過させる。
【００１３】
ストレッジ・キャパシティ（２０）は前段ゲート・ライン（２）と、ゲート・ライン（２）とゲート絶縁膜（４４）、活性層（１４）及びオーミック接触層（４８）を間に置いて重畳されるストレッジ上部電極（２２）と、そのストレッジ上部電極（２２）と保護膜（５０）を間に置いて重畳されると共にその保護膜（５０）に形成された第２コンタクトホール（２４）を経由して接続された画素電極（２２）で構成される。このようなストレッジ・キャパシティ（２０）は画素電極（１８）に充電された画素信号が次の画素信号が充電される際まで安定的に維持されるようになる。
【００１４】
ゲート・ライン（２）はゲート・パッド部（２６）を通してゲート・ドライバ（図示しない）と接続される。ゲート・パッド部（２６）はゲート・ライン（２）から延長されるゲート下部電極（２８）と、ゲート絶縁膜（４４）及び保護膜（５０）を貫通する第３コンタクトホール（３０）を通してゲート下部電極（２８）と接続されたゲート・パッド上部電極（３２）で構成される。
【００１５】
データ・ライン（４）は、データ・パッド部（３４）を通してデータ・ドライバ（図示しない）と接続される。データ・パッド部（３４）は、データ・ライン（４）から延長されるデータ下部電極（３６）と、保護膜（５０）を貫通する第４コンタクトホール（３８）を通してデータ・パッド（３６）と接続されたデータ・パッド上部電極（４０）で構成される。
【００１６】
このような構成を有する薄膜トランジスタ基板の製造方法を４マスク工程を利用して詳細にすると図３ａ乃至図３ｄのようになる。
【００１７】
図３ａを参照すると、第１マスク工程を利用して下部基板（４２）の上にゲート・ライン（２）、ゲート電極（８）、ゲート・パッド下部電極（２８）を含むゲート金属パターンなどが形成される。
【００１８】
これを詳細に説明すると、下部基板（４２）の上にスパッタリング方法などの蒸着方法を通してゲート金属層が形成される。続いて、第１マスクを利用したフォトーリソグラピ工程とエッチング工程にゲート金属層がパターニングされ、ゲート・ライン（２）、ゲート電極（８）、ゲート・パッド下部電極（２８）を含むゲート金属パターンが形成される。ゲート金属としてはクローム（Ｃｒ），モリブデン（Ｍｏ）、アルミニウム系金属などが単一層または二重層構造で利用される。
【００１９】
図３ｂを参照すると、ゲート金属パターンが形成された下部基板（４２）の上にゲート絶縁膜（４４）が塗布される。そして、第２マスク工程を利用してゲート絶縁膜（４４）の上に活性層（１４）及びオーミック接触層（４８）を含む半導体パターンと；データ・ライン（４）、ソース電極（１０）、ドレイン電極（１２）、データ・パッド下部電極（３６）、ストレッジ電極（２２）を含むソース／ドレイン金属パターンが順次に形成される。
【００２０】
詳細に説明すると、ゲート金属パターンが形成された下部基板（４２）の上にＰＥＣＶＥ、スパッタリングなどの蒸着方法を通してゲート絶縁膜（４４）、非晶質シリコン層、ｎ＋非晶質シリコン層、そしてソース／ドレイン金属層が順次に形成される。ここで、ゲート絶縁膜（４４）の材料としては酸化シリコン（ＳｉＯｘ）または窒化シリコン（ＳｉＮｘ）などの無機絶縁物質が利用される。ソース／ドレイン金属 層としてはモリブデン（Ｍｏ）、チタニウム、タンタリウム、モリブデン合金（Ｍｏ  ａｌｌｏｙ）などが利用される。
続いて、ソース／ドレイン金属層の上に第２マスクを利用したフォトリソグラフィ工程にフォトレジストパターンを形成する。この場合、第２マスクとしては薄膜トランジスタのチャンネル部に回折露光部を有する回折露光マスクを利用して、チャンネル部のソース／ドレイン・フォトーレジスタ・パターン部とは異なるより低い高さを有するようにする。
【００２１】
続いて、フォトレジストパターンを利用した湿式エッチング工程にソース／ドレイン金属層がパターニングされることでデータ・ライン（４）、ソース電極（１０）、そのソース電極（１０）と一体化されたドレイン電極（１２）、ストレッジ電極（２２）を含むソース／ドレイン金属パターンなどが形成される。
【００２２】
その後、同一のフォトレジストパターンを利用した乾式エッチング工程でｎ＋非晶質シリコン層と非晶質シリコン層とを同時にパターニングして、オーミック接触層（４８）と活性層（１４）を形成する。
【００２３】
そして、アッシング（Ａｓｈｉｎｇ）工程にチャンネル部を覆う相対的に低い高さを有するフォトレジストパターンが除去された後、乾式エッチング工程にチャンネル部のソース／ドレイン金属パターン及びオーミック接触層（４８）がエッチングされる。これにより、チャンネル部の活性層（１４）が露出されてソース電極（１０）とドレイン電極（１２）が分離される。
【００２４】
続いて、ストリップ工程において、ソース／ドレイン金属パターン部を覆っているフォトレジストパターンが除去される。
【００２５】
図３ｃを参照すると、ソース／ドレイン金属パターンが形成されたゲート絶縁膜（４４）の上に第３マスク工程を利用して第１乃至第４コンタクトホール（１６，２４，３０，３８）を含む保護膜（５０）が形成される。
【００２６】
詳細にすると、ソース／ドレイン金属パターンなどが形成されたゲート絶縁膜（４４）の上にＰＥＣＶＤなどの蒸着方法に保護膜（５０）が全面を覆って形成される。続いて、保護膜（５０）は、第３マスクを利用したフォトリソグラフィ工程とエッチング工程においてパターニングされ、第１乃至第４コンタクトホール（１６，２４，３０，３８） が形成される。第１コンタクトホール（１６）は、保護膜（５０）を貫通してドレイン電極（１２）を露出させるように形成され、第２コンタクトホール（２４）は保護膜（５０）を貫通してストレッジ上部電極（２２）を露出させるように形成される。第３コンタクトホール（３０）は、保護膜（５０）及びゲート絶縁膜（４４）を貫通してゲート・パッド下部電極（２８）を露出させるように形成される。第４コンタクトホール（３８）は、保護膜（５０）を貫通してデータ・パッド上部電極（３６）を露出させるように形成される。
【００２７】
保護膜（５０）の材料としては、ゲート絶縁膜（４４）のような無機絶縁物質か、誘電率が小さいアクリル（ａｃｒｙｌ）系有機化合物、ＢＣＢまたはＰＦＣＢなどのような有機絶縁物質が利用される。
【００２８】
図３ｄを参照すると、第４マスク工程を利用して保護膜（５０）の上に画素電極（１８）、ゲート・パッド上部電極（３２）、データ・パッド上部電極（４０）を含む透明導電膜パターンが形成される。
【００２９】
保護膜（５０）の上にスパッタリングなどの蒸着方法により透明導電膜を形成する。続いて、第４マスクを利用したフォトリソグラフィ工程とエッチング工程を通して透明導電膜がパターニングされ、画素電極（１８）、ゲート・パッド上部電極（３２）、データ・パッド上部電極（４０）を含む透明導電膜パターンが形成される。画素電極（１８）は、第１コンタクトホール（１６）を通してドレイン電極（１２）と電気的に接続されて、第２コンタクトホール（２４）を通して前段ゲート・ライン（２）と重なって形成されるストレッジ上部電極（２２）と電気的に接続される。ゲート・パッド上部電極（３２）は、第３コンタクトホール（３０）を通してゲート・パッド下部電極（２８）と電気的に接続される。データ・パッド上部電極（４０）は、第４コンタクトホール（３８）を通してデータ・パッド下部電極（３６）と電気的に接続される。ここで、透明導電膜の材料としてはインディウムスズ酸化物（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ：ＩＴＯ）、スズ酸化物（Ｔｉｎ  Ｏｘｉｄｅ：ＴＯ）、インディウム亜鉛酸化物（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ：ＩＺＯ）などが利用される。
【００３０】
このように、従来の薄膜トランジスタ基板及びその製造方法は、４マスク工程を採用することで５マスク工程を利用した場合より製造工程数を減らすと共にそれに比例する製造単価を節減することができる。しかし、４マスク工程もまた相変わらず製造工程が複雑で原価節減に限界があるので製造工程をより単純化して製造単価をより減らすことができる薄膜トランジスタ基板及びその製造方法が要求される。
【００３１】
【特許文献１】特許出願  第２００２−８８３２３号
【発明の開示】
【発明が解決しようとする課題】
【００３２】
従って、本発明の目的は３マスク工程で工程を単純化できる表示素子用の薄膜トランジスタ基板及びその製造方法を提供することである。
【課題を解決するための手段】
【００３３】
前記目的を達成するために、本発明の実施例による表示素子用の薄膜トランジスタ基板はゲート・ラインと；前記ゲート・ラインと交差して画素領域を決定するデータ・ラインと；前記ゲート・ライン及びデータ・ラインの間に形成されたゲート絶縁膜と；前記ゲート・ラインと接続されたゲート電極、前記データ・ラインと接続されたソース電極、ソース電極と対向するドレイン電極、前記ソース電極及びドレイン電極の間のチャンネル領域を含んで前記ゲート電極、ソース電極及びドレイン電極の間に形成される半導体層を含んで前記ゲート・ライン及びデータ・ラインの交差部に形成される薄膜トランジスタと；前記ゲート・ライン及びデータ・ラインと薄膜トランジスタを囲む保護膜と；前記画素領域で前記保護膜及びゲート絶縁膜に形成されて画素領域の内部及び外部に配置される画素ホールと；前記画素領域の内部に配置された画素ホールの一端に形成されて前記ドレイン電極の側面に接続された画素領域と；前記ゲート・ラインの第１部分と、そのゲート・ラインの第１部分と前記ゲート絶縁膜、半導体層を間に置いて形成された第１ストレッジの上部電極に構成された第１ストレッジ・キャパシティと；前記ゲート・ラインの第２部分と、そのゲート・ラインの第２部分と前記ゲート絶縁膜を間に置いて形成されて第１ストレッジの上部電極の側面と接続される第２ストレッジの上部電極に構成された第２ストレッジ・キャパシティとを具備することを特徴とする。
【００３４】
前記画素電極と前記第２ストレッジ上部電極は前記保護膜と直接接続されることを特徴とする。
【００３５】
前記半導体層は活性層と、前記チャンネル領域を除いた活性層の上に形成されたオーミック接触層とを具備して、前記第２ストレッジの上部電極と前記ゲート絶縁膜の間には前記活性層が形成されることを特徴とする。
【００３６】
前記ゲート・ラインから延長されたゲート・パッド下部電極と；前記ゲート・パッド下部電極が露出されるように前記保護膜及びゲート絶縁膜を貫通する第１コンタクトホールと；前記第１コンタクトホール内で前記保護膜と直接接触されて第１コンタクトホール内で前記ゲート・パッド下部電極と接続されたゲート・パッド上部電極を含むゲート・パッド部とを更に具備することを特徴とする。
【００３７】
前記データ・ラインから伸長されたデータ・パッド下部電極と；前記保護膜及びデータ・パッド下部電極を貫通する第２コンタクトホールと；前記第２コンタクトホール内で前記保護膜と直接接触されて前記第２コンタクトホール内で前記データ・パッド下部電極と側面接続されたデータ・パッド上部電極を含むデータ・パッド部とを更に具備することを特徴とする。
【００３８】
前記データ・パッド部はオーミック接触層；前記データ・パッド下部電極とゲート絶縁膜を間に形成された活性層を含んで、前記第２コンタクトホールは前記オーミック接触層に伸長されて形成され、前記活性層の少なくとも一部に伸長されて形成されることを特徴とする。
【００３９】
前記第２コンタクトホールは前記活性層に伸長されて前記ゲート絶縁膜を露出させることを特徴とする。
【００４０】
前記目的を達成するために、本発明による表示素子用の薄膜トランジスタ基板の製造方法は基板の上にゲート・ライン、そのゲート・ラインと接続されたゲート電極を形成する段階と；前記ゲート・ライン及びゲート電極を囲むゲート絶縁膜を形成する段階と；前記ゲート絶縁膜の上の所定領域に半導体層を形成する段階と；前記ゲート・ラインと交差して画素領域を決定するデータ・ライン、そのデータ・ラインと連結された前記ソース電極、チャンネル領域を定義する前記半導体層を間に置いて前記ソース電極と対向するドレイン電極、前記ゲート・ラインの第１部分と前記ゲート絶縁膜および半導体層を間に置いてそれらと重なって形成される第１ストレッジ上部電極を形成する段階と；前記ゲート・ライン、データ・ライン及び薄膜トランジスタを囲む保護膜を形成する段階と；保護膜及びゲート絶縁膜を貫通して画素領域の内外部に配列されて前記画素領域の外部で前記第１ストレッジ上部電極の一部が除去されるように画素ホールを形成する段階と；前記画素領域内に配列された前記画素ホール内に配列された前記画素ホール内に前記ドレイン電極の側面に接触される画素電極を形成する段階と；前記画素ホール内に前記画素ホールから伸長されて前記第１ストレッジ上部電極の側面と接触される第２ストレッジ上部電極を形成する段階を含むことを特徴とする。
【００４１】
前記半導体層を形成する段階は、前記ゲート絶縁膜を囲む活性層を形成する段階と、前記チャンネル領域を除いた前記活性層の上にオーミック接触層を形成する段階を含み、前記画素ホールは前記活性層の表面を露出させるように形成されることを特徴とする。
【００４２】
前記ゲート・ラインから延長されたゲート・パッド下部電極を形成する段階と；前記ゲート・パッド下部電極が露出されるように前記保護膜及びゲート絶縁膜を貫通する第１コンタクトホールを形成する段階と；前記第１コンタクトホール内で前記保護膜と直接接触し、前記ゲート・パッド下部電極と接続するゲート・パッド上部電極を形成する段階を更に含むことを特徴とする。
【００４３】
前記データ・ラインから延長されたデータ・パッド下部電極とその下に重ねて半導体層を形成する段階と；前記保護膜及びデータ・パッド下部電極を貫通する第２コンタクトホールを形成する段階と；前記第２コンタクトホール内で前記保護膜と直接接触されて前記データ・パッド下部電極の側面と接続されるデータ・パッド上部電極を形成する段階を更に含むことを特徴とする。
【００４４】
前記第２コンタクトホールを形成する段階は、前記ゲート絶縁膜の上に活性層を形成する段階と；前記活性層の上にオーミック接触層を形成する段階を含み、前記第２コンタクトホールは、前記オーミック接触層と活性層に伸長されて形成されることを特徴とする。
【００４５】
前記目的を達成するために、本発明による表示素子用の薄膜トランジスタ基板の製造方法は、基板の上にゲート金属層を形成する段階と；前記ゲート金属膜からゲート・ライン及びゲート電極を含むゲート金属パターンを形成する段階と；ゲート絶縁膜、非晶質シリコン層、不純物をドープした非晶質シリコン層、ソース／ドレイン金属層が前記ゲート金属パターンを囲むように積層される段階と；前記ゲート・ラインと交差して画素領域を決定するデータ・ライン、そのデータ・ラインと連結された前記ソース電極、チャンネル領域を定義する前記半導体層を間に置いて前記ソース電極と対向するドレイン電極、前記ゲート・ラインと重ねて形成される第１ストレッジ上部電極を含むデータ金属パターン、活性層及びオーミック接触層を形成する段階と；前記画素領域の内部及び外部で前記ゲート絶縁膜を貫通して画素領域の外部で前記第１ストレッジ上部電極の一部が除去されるように画素ホールを形成する段階と；前記画素領域の内に配列された前記画素ホール内に前記ドレイン電極の側面に接触する画素電極を形成する段階と；前記画素ホール内に前記画素ホールから伸長されて前記第１ストレッジ上部電極の側面と接触する第２ストレッジ上部電極を形成する段階を含むことを特徴とする。
【００４６】
前記データ金属パターン、オーミック接触層及び活性層を形成する段階は、前記データ金属膜の上に、第１厚さを有し、チャンネル領域以外の部分を覆うフォトレジストパターンの第１部分と、第１厚さより小さな第２厚さを有し、チャンネル領域を覆うフォトレジストパターンの第２部分とを有するフォトレジストパターンを形成する段階と；前記データ金属膜、不純物をドープした非晶質シリコン層、非晶質シリコン層を前記フォトレジストパターンを利用してパターニングする段階と；前記フォトレジストパターンの第２部分を除去するように前記フォトレジストパターンをアッシングする段階と、前記アッシングされたフォトレジストパターンをマスクとして利用して前記チャンネル領域内のデータ金属パターンと不純物をドープした非晶質シリコンの一部を除去する段階と；前記アッシングされたフォトレジストパターンを除去する段階を含むことを特徴とする。
【００４７】
前記画素電極を形成する段階は、前記データ金属パターンを囲むように保護膜を形成する段階と；前記保護膜の上に前記画素領域の内部及び外部で保護膜の一部を覆うフォトレジストパターンを形成する段階と；前記フォトレジストパターンをに覆われた画素領域の保護膜及びゲート絶縁膜をアッシングして前記画素ホールを形成する段階と；前記画素ホール内の前記フォトレジストパターンを囲むように透明導電物質を形成する段階と；前記フォトレジストパターンとその上の透明導電膜をリフト・オフ工程で除去して前記画素電極及び第２ストレッジ上部電極を形成する段階を含むことを特徴とする。
【００４８】
前記画素ホールを形成する段階は、前記フォトレジストパターンに覆われた前記ドレイン電極の一部及び前記第１ストレッジ上部電極の一部をエッチングすることを特徴とする。
【００４９】
前記画素ホールを形成する段階は、前記画素ホール内の前記活性層の表面を露出させる段階を含むことを特徴とする。
【００５０】
前記ゲート・ラインと接続されたゲート・パッド下部電極を形成する段階を更に含み、前記画素ホールの形成の際に前記ゲート・パッド下部電極が露出されるように前記保護膜及びゲート絶縁膜を貫通する第１コンタクトホールを形成する段階と；前記第１コンタクトホール内で前記保護膜と接触されて前記ゲート・パッド下部電極と接続されるゲート・パッド上部電極を形成する段階を更に含むことを特徴とする。
【００５１】
前記データ・ラインと接続されたデータ・パッド下部電極を形成する段階と；前記保護膜及びデータ・パッド下部電極を貫通する第２コンタクトホールを形成する段階と；前記第２コンタクトホール内で前記保護膜と直接接触されて前記データ・パッド下部電極の側面と接続されるデータ・パッド上部電極を形成する段階を更に含むことを特徴とする。
【００５２】
前記データ・パッド下部電極と重畳される前記非晶質シリコン層及び不純物をドープした非晶質シリコン層を形成する段階と；前記非晶質シリコン層及び不純物をドープした非晶質シリコン層の中の少なくとも一つを貫通する第２コンタクトホールを形成する段階を更に含むことを特徴とする。
【００５３】
前記第２コンタクトホールは前記ゲート絶縁膜が露出されるように前記非晶質シリコン層の全領域を貫通することを特徴とする。
【発明の効果】
【００５４】
本発明による薄膜トランジスタ基板及びその製造方法はリフト・オフ工程を適用して３マスク工程に単純化させ、製造原価を節減する共に製造数率を向上させることができる。
【００５５】
また、本発明による薄膜トランジスタ基板及びその製造方法は工程数を減らしながらも画素電極で延長された第２ストレッジ上部電極のエッジ部がゲート絶縁膜、またはゲート絶縁膜及び残存する活性層だけを経由することで低い段差を有する。これにより、高い段差による背向不良発生を回避することが可能であり、光漏れを防止することができる。
【００５６】
更に、本発明による薄膜トランジスタ基板及びその製造方法は工程数を減らす一方で、ストレッジ・キャパシティが第１ストレッジ・キャパシティと、電極間隔が相対的に小さい第２ストレッジ・キャパシティが並列に接続された構造を有する。これにより、ストレッジ・キャパシティの容量が増加して画素電極に充電された信号をより安定的に維持することができる。
【発明を実施するための最良の形態】
【００５７】
［実施例］
先に、本発明に対する説明をするに前もって本出願人によって特許出願、第２００２−８８３２３号に先出願された発明（以下、先願発明）を図４及び図５を参照して見ることにする。
【００５８】
図４及び図５は３マスク工程で形成された先願発明の薄膜トランジスタ基板の平面構造及び断面構造を示す。
【００５９】
図４及び図５を参照すると、薄膜トランジスタ（８０）はゲート・ライン（５２）と接続されたゲート電極（５４）、データ・ライン（５８）と接続されたソース電極（６０）、画素電極（７２）と接続されたドレイン電極（６２）、ゲート電極（５４）とゲート絶縁膜（９０）を間に置いて重畳されてソース電極（６０）とドレイン電極（６２）の間のチャンネル（７０）を形成する活性層（９２）、ソース電極（６０）及びドレイン電極（６２）とのオーミック接触のために前記チャンネル（７０）以外の部分の活性層（９２）の上にオーミック接触層（９４）とを具備する。
【００６０】
そして、活性層（９２）及びオーミック接触層（９４）は前記ソース電極（６０）及びドレイン電極（６２）の意外にもデータ・ライン（５８）、データ・パッド（６４）、ストレッジ上部電極（６６）とも重畳されるように形成される。
【００６１】
画素電極（７２）は保護膜（９８）の外に露出されたドレイン電極（６２）と接続される。
【００６２】
ストレッジ・キャパシティ（７８）は以前段ゲート・ライン（５２）と、そのゲート・ライン（５２）とゲート絶縁膜（９０）、活性層（９２）、オーミック接触層（９４）を間に置いて重畳されて前記画素電極（７２）と接続されたストレッジ上部電極（６６）で構成される。
【００６３】
ゲート・パッド部（８２）はゲート・ライン（５２）から延長されたゲート・パッド下部電極（５６）と、そのゲート・パッド下部電極（５６）と接続されたゲート・パッド上部電極（７４）で構成される。
【００６４】
データ・パッド部（８４）はデータ・ライン（５８）から延長されたデータ・パッド下部電極（６４）と、そのデータ・パッド下部電極（６４）と接続されたデータ・パッド上部電極（７６）で構成される。
【００６５】
このような構造を有する薄膜トランジスタ基板はリフト・オフ工程の適用で透明導電層のパターニングのためのマスク工程を減少させた３マスク工程で形成される。
【００６６】
具体的に、先願発明の薄膜トランジスタ基板は前記ゲート・ライン（５２）、ゲート電極（５４）、ゲート・パッド下部電極（５６）を含むゲート金属パターンを形成するための第１マスク工程と、前記活性層（９２）及びオーミック接触層（９４）を含む半導体パターンと、前記ソース電極（６０）、ドレイン電極（６２）、データ・ライン（５８）、データ・パッド下部電極（６４）、ストレッジ上部電極（６６）を含むソース／ドレイン金属パターンなどを形成するための第２マスク工程と、保護膜（９８）及びゲート絶縁膜（９０）のようにパターニングして前記画素電極（７２）、ゲート・パッド上部電極（７４）、データ・パッド上部電極（７６）を含む透明導電パターンを形成するための第３マスク工程を含む。ここで、３マスク工程は保護膜（９８）及びゲート絶縁膜（９０）のパターニングの際に利用したフォトレジスト・パターンを除去しない状態で透明導電膜を蒸着した後、そのフォトレジスト・パターンをリフト・オフ工程で除去することで前記透明導電パターンを形成するようになる。
【００６７】
しかし、先願発明ではストレッジ・キャパシティ（７８）と接続された画素電極（７２）のエッジ部が図５のようにパターニングされたゲート絶縁膜（９０）、活性層（９２）、オーミック接触層（９４）、ストレッジ上部電極（６６）、パターニングされた保護膜（９８）とになった急傾斜面の側面を経由することで高い段差（ＤＩ）を有する短所がある。このような画素電極（７２）のエッジ部の高い段差（ＤＩ）によって背向不良が発生されて、その結果、光漏の現象が発生する危険性がある。
【００６８】
また、先願発明ではストレッジ上部電極（６６）と前段ゲート・ライン（５２）の間の活性層（９２）及びオーミック接触層（９４）によって遠くなり、ストレッジ・キャパシティ（７８）の容量が減少するといった短所がある。
【００６９】
かかる短所を解決するために、本発明の実施例による薄膜トランジスタ基板はストレッジ・キャパシティと接続された画素電極のエッジ部の段差を減らして光漏現象を防止すると共にストレッジ・キャパシティの容量を増加させる。このための、本発明の好ましい実施例を図６乃至図１２ｄを参照して詳細に説明する。
【００７０】
図６は本発明の実施例による薄膜トランジスタ基板を示した平面図であり、図７は図６に示された薄膜トランジスタ基板をIII―III’線、IV―IV’線、V―V’線に沿って切り取って示した断面図である。
【００７１】
図６及び図７に示された薄膜トランジスタ基板は、下部基板（１４２）の上にゲート絶縁膜（１４４）を間に置いて交差に形成されたゲート・ライン（１０２）及びデータ・ライン（１０４）と、その交差部毎に形成された薄膜トランジスタ（１０６）と、その交差構造で設けられたセル領域に形成された画素電極（１１８）とを具備する。そして、薄膜トランジスタ基板は画素電極（１１８）と前段ゲート・ライン（１０２）の重畳部に形成されたストレッジ・キャパシティ（１２０）と、ゲート・ライン（１０２）に接続されるゲート・パッド部（１２６）と、データ・ライン（１０４）に接続されるデータ・パッド部（１３４）とを具備する。
【００７２】
薄膜トランジスタ（１０６）は、ゲート・ライン（１０２）に供給されるスキャン信号に応答してデータ・ライン（１０４）に供給される画素信号が画素電極（１１８）に充電されて維持されるようにする。このために、薄膜トランジスタ（１０６）はゲート・ライン（１０２）に接続されたゲート電極（１０８）と、データ・ライン（１０４）に接続されたソース電極（１１０）に対して対向して位置して画素電極（１１６）と接続されたドレイン電極（１１２）、ゲート絶縁膜（１４４）を間に置いてゲート電極（１０８）と重畳されてソース電極（１１０）とドレイン電極（１１２）の間にチャンネルを形成する活性層（１１４）、ソース電極（１１０）及びドレイン電極（１１２）とのオーミック接触のためにチャンネル部を除いた活性層（１１４）の上に形成されたオーミック接触層（１４６）とを具備する。
【００７３】
そして、活性層（１１４）及びオーミック接触層（１４６）は、データ・ライン（１０４）、データ・パッド下部電極（１３６）、第１ストレッジ上部電極（１２２）に対しても重なって形成される。
【００７４】
ゲート・ライン（１０２）とデータ・ライン（１０４）の交差に定義された画素領域では、保護膜（１５０）及びゲート絶縁膜（１４４）を貫通する画素ホール（１６０）が形成される。画素電極（１１８）は、その画素ホール（１６０）内で保護膜（１５０）と境界をなして形成される。そして、画素電極（１１８）は、その画素ホール（１６０）の形成の際に部分的にエッチングされたドレイン電極（１１２）の側面に接続される。この際、画素電極（１１８）は、エッチングされたドレイン電極（１２２）によって露出した活性層（１１４）の一部、またはゲート絶縁膜（１４４）の一部と重畳される。このような画素電極（１１８）は薄膜トランジスタ（１０６）から供給された画素信号を充電して示さないカラーフィルター基板に形成される共通電極と電位差を発生させる。この電位差によって薄膜トランジスタ基板とカラーフィルター基板に位置する液晶が誘電異方性によって回転し、示さない光源から画素電極（１１８）を経由して入射される光量を調節してカラーフィルター基板の側に透過させる。
【００７５】
また、画素電極（１１８）は、画素ホール（１６０）に沿って前段ゲート・ライン（１０２）の内側まで拡張されてその前段ゲート・ライン（１０２）と重畳されるように形成される。これにより、前段ゲート・ライン（１０２）と重畳された画素電極（１１８）の拡張部は、第２ストレッジ上部電極（１２４）になる。このような画素電極（１１８）の拡張部、即ち、第２ストレッジ上部電極（１２４）は、画素ホール（１６０）の形成の際に部分的にエッチングされた第１ストレッジ上部電極（１２２）の側面に接続される。
【００７６】
従って、ストレッジ・キャパシティ（１２０）は、ストレッジ下部電極の役割をする前段ゲート・ライン（１０２）と、そのストレッジ下部電極の一部分とゲート絶縁膜（１４４）、活性層（１１４）、オーミック接触層（１４６）を間に置いて重ねて形成された第１ストレッジ下部電極（１２２）で構成された第１ストレッジ下部電極（１２２）で構成された第１ストレッジ・キャパシティ（Ｃ１）と；前記ストレッジ下部電極の残りの一部分とゲート絶縁膜（１４４）を間に置いて重畳された第２ストレッジ上部電極（１２４）で構成された第２ストレッジ・キャパシティ（Ｃ２）が並列に接続された構造を有するようになる。この際、第２ストレッジ上部電極（１２４）とゲート絶縁膜（１４４）の間には活性層（１４４）の一部が残存することもある。ここで、第２ストレッジ・キャパシティ（Ｃ２）での電極間隔が第１ストレッジ・キャパシティ（Ｃ１）での電極の間隔より小さくなるので第２ストレッジ・キャパシティ（Ｃ２）の容量が相対的に大きい。この結果、第１及び第２ストレッジ・キャパシティ（Ｃ１，Ｃ２）が並列に接続されたストレッジ・キャパシティ（１２０）の容量（Ｃ１＋Ｃ２）が増加するようになることで画素電極（１１８）に充電された信号をより安定的に維持することが可能となる。
【００７７】
そして、画素電極（１１８）で延長された第２ストレッジ上部電極（１２４）のエッジ部が緩やかな傾斜面となるゲート絶縁膜（１４４）、またはゲート絶縁膜（１４４）及び残存する活性層（１１４）を経由することでその段差（Ｄ２）が減る。この結果、高い段差による背向不良が発生しないので光漏れを防止することができる。
【００７８】
ゲート・ライン（１０２）は、ゲート・パッド部（１２６）を通してゲート・ドライバ（図示しない）と接続される。ゲート・パッド部（１２６）は、ゲート・ライン（１０２）から延長されるゲート下部電極（１２８）と、ゲート下部電極（１２８）の上に接続されたゲート・パッド上部電極（１３２）で構成される。ここで、ゲート・パッド上部電極（１３２）は、 保護膜（１５０）及びゲート絶縁膜（１４４）を貫通する第１コンタクトホール（１３０）の内で形成されてゲート・パッド下部電極（１２８）と接続される。
【００７９】
データ・ライン（１０４）は、データ・パッド部（１３４）を通してデータ・ドライバ（図示しない）と接続される。データ・パッド部（１３４）は、データ・ライン（１０４）から延長されるデータ・パッド下部電極（１３６）と、データ・パッド下部電極（１３６）と接続されたデータ・パッド上部電極（１４０）で構成される。ここで、データ・パッド上部電極（１４０）は、保護膜（１５０）とデータ・パッド下部電極（１３６）を貫通する第２コンタクトホール（１３８）の内で形成されてデータ・パッド下部電極（１３６）の側面と接続される。また、第２コンタクトホール（１３８）の形成の際にデータ・パッド下部電極（１３６）の下のオーミック接触層（１４６）及び活性層（１１４）がエッチングされ、データ・パッド上部電極（１４０）は、ゲート絶縁膜（１４４）と接触さ、残存する活性層（１１４）と接続される。
【００８０】
このような構成を有する薄膜トランジスタ基板で画素電極（１１８）、第２ストレッジ上部電極（１２４）、ゲート・パッド上部電極（１３２）、データ・パッド上部電極（１４０）を含む透明導電パターンは、保護膜（１５０）及びゲート絶縁膜（１４４）のパターニング際に利用されたフォトレジスト・パターンを除去するリフト・オフ（Ｌｉｆｔ−ｏｆｆ）工程で形成される。これにより、前記透明導電パターンは、保護膜（１５０）と境界をなす。このようなリフト・オフ工程の適用で本発明による薄膜トランジスタ基板は次のように３マスク工程でマスク工程数を減らすことができる。
【００８１】
図８ａ及び図８ｂは本発明の実施例による薄膜トランジスタ基盤製造方法の第１マスク工程を説明するための平面図及び断面図を示す。
【００８２】
第１マスク工程で下部基板（１４２）の上にゲート・ライン（１０２）、ゲート・ライン（１０２）と接続されたゲート電極（１０８）及びゲート・パッド下部電極（１２８）を含むゲート金属パターンが形成される。
【００８３】
詳細に説明すると、下部基板（１４２）の上にスパッタリング方法などの蒸着方法によりゲート金属層が形成される。続いて、第１マスクを利用したフォトリソグラフィ工程とエッチング工程によりゲート金属層がパターニングされ、ゲート・ライン（１０２）、ゲート電極（１０８）、ゲート・パッド下部電極（１２８）を含むゲート金属パターンが形成される。ゲート金属としてはＣｒ、Ｍｏ、Ｃｒ／Ａｌ，Ｃｕ、Ａｌ（Ｎｄ）、Ｍｏ／Ａｌ、Ｍｏ／Ａｌ（Ｎｄ）、Ｃｒ／Ａｌ（Ｎｄ）などが利用される。
【００８４】
図９ａ及び図９ｂは、本発明の実施例による薄膜トランジスタ基板の製造方法の中の第２マスク工程を説明するための平面図及び断面図を示し、図８ａ乃至図８ｄは、第２マスク工程を具体的に説明するための断面図を示す。
【００８５】
まず、ゲート金属パターンなどが形成された下部基板（１４２）の上にＰＥＣＶＥ、スパッタリングなどの蒸着方法によりゲート絶縁膜（１４４Ａ）が形成される。ゲート絶縁膜（１４４Ａ）の材料としては酸化シリコン（ＳｉＯｘ）または窒化シリコン（ＳｉＮｘ）などの無機絶縁物質が利用される。
【００８６】
そして、第２マスク工程で全面的なゲート絶縁膜（１４４Ａ）の上に積層された活性層（１１４）及びオーミック接触層（１４６）を含む半導体パターンと；データ・ライン（１０４）、ソース電極（１１０）、ドレイン電極（１１２）、データ・パッド下部電極（１３６）、ゲート・ライン（１０２）と重なるように形成された第１ストレッジ上部電極（１２２）を含むソース／ドレイン金属パターンが形成される。
【００８７】
詳細に説明すると、図１０ａのように全面的なゲート絶縁膜（１４４Ａ）の上にＰＥＣＶＥ、スパッタリングなどの蒸着方法を通して 非晶質シリコン層、ｎ＋非晶質シリコン層（１４６Ａ）、ソース／ドレイン金属層（１０５）が順次に形成される。ソース／ドレイン金属としては、後続工程で保護膜（１５０）のエッチングの際に露出した部分が共にエッチングが可能である金属、例えば、ドライ・アッシング工程でアッシングされ得るＭｏ系列、Ｃｕ系列、Ａｌ系列、Ｃｒ系列などが利用される。
【００８８】
続いて、ソース／ドレイン金属層（１０５）の上にフォトレジストを全面を覆って塗布した後、次の部分露光マスクである第２マスクを利用したフォトリソグラフィ工程により図１０ａのように段差を有するフォトレジスト・パターン（１４８）を形成される。この場合、第２マスクとしては薄膜トランジスタのチャンネルが形成される部分で回折露光部（または半透過部）を有する部分露光マスクを利用する。これにより、第２マスクの回折露光部（または半透過部）と対応するフォトレジスト・パターン（１４８）は、第２マスクの透過部（または遮断部）と対応するフォトレジスト・パターン（１４８）より低い高さを有する。換言すれば、チャンネル部分のフォトレジスト・パターン（１４８）が異なるソース／ドレイン金属パターン部分のフォトーレジスタ・パターン（１４８）より低い高さを有する。
【００８９】
このようなフォトレジスト・パターン（１４８）を利用した湿式エッチング工程によりソース／ドレイン金属層（１０５）がパターニングされ、図１０ｂに示されたようにデータ・ライン（１０４）、薄膜トランジスタ部のソース電極（１１０）及びそれと一体化されたドレイン電極（１１２）、ゲート・ライン（１０２）との重畳された第１ストレッジ上部電極（１２２）を含むソース／ドレイン金属パターンが形成される。そして、同一のフォトレジスト・パターン（１４８）を利用した乾式エッチング工程でｎ＋非晶質シリコン層（１４４Ａ）と非晶質シリコン層（１４６Ａ）が同時にパターニングされ、図８ｂに示されるようにオーミック接触層（１４６）と活性層（１１４）がソース／ドレイン金属パターンに沿って形成された構造を有する。
【００９０】
その後、酸素（Ｏ2）プラズマを利用したアッシング（Ａｓｈｉｎｇ）工程に図１０ｃに示されたように相対的に低い高さを有するチャンネル部分のフォトレジスト・パターン（１４８）が除去されて、異なるソース／ドレイン金属パターン部分のフォトレジスト・パターン（１４８）は高さが低くなる。
【００９１】
このように残っているフォトレジスト・パターン（１４８）を利用した乾式エッチング工程で図１０ｄに示されたように、同じチャンネルが形成される部分でソース／ドレイン金属パターン及びオーミック接触層（１４６）がエッチングされ、ソース電極（１１０）とドレイン電極（１１２）が相互分離されて活性層（１１４）が露出する。これにより、ソース電極（１１０）とドレイン電極（１１２）の間には活性層（１５４）を含むチャンネルが形成される。そして、ストリップ工程でソース／ドレイン金属パターン部分に残っていたフォトレジスト・パターン（１４８）がすべて除去される。
【００９２】
図１１ａ及び図１１ｂは、本発明の実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第３マスク工程を説明するための平面図及び断面図を示し、図１２ａ乃至図１２ｄは、第３マスク工程を具体的に説明するための断面図などを示す。
【００９３】
第３マスク工程で保護膜（１５０Ａ）及びゲート絶縁膜（１４４Ａ）の全体がパターニングされて、画素電極（１１８）、第２ストレッジ上部電極（１２４）、ゲート・パッド上部電極（１３２）、データ・パッド上部電極（１４０）を含む透明導電パターンが形成される。ここで、透明導電パターンは、パターニングされた保護膜（１５０）と重なることなく対を成して形成される。
【００９４】
詳細にすると、図１２ａのようにソース／ドレイン金属パターンが形成されたゲート絶縁膜（１４４Ａ）全体の上に保護膜（１５０Ａ）が形成される。保護膜（１５０Ａ）の材料としてはゲート絶縁膜（１４４Ａ）と類似な無機絶縁物質か、有機絶縁物質が利用される。そして、保護膜（１５０Ａ）の上に第３マスクを利用したフォトリソグラフィ工程で保護膜（１５０Ａ）が存在すべき部分に図１２ａのようにフォトレジスト・パターン（１５２）が形成される。特に、フォトレジスト・パターン（１５２）は、ゲート・ライン（１０２）の一部と重なるように形成される。換言すれば、フォトレジスト・パターン（１５２）のない領域がゲート・ライン（１０２）の内側まで拡張される。
【００９５】
その後、前記フォトレジスト・パターン（１５２）を利用したエッチング工程、即ち乾式エッチング工程で保護膜（１５０Ａ）及びゲート絶縁膜（１４４Ａ）がパターニングされ、図１２ｂのように画素ホール（１６０）、第１及び第２コンタクトホール（１３０，１３８）を有する保護膜（１５０）及びゲート絶縁膜（１４４）が形成される。この際、フォトレジスト・パターン（１５２）と重ならないソース／ドレイン金属パターンの一部分がその下のオーミック接触層（１４６）及び活性層（１１４）のようにエッチングされる。その下のゲート絶縁膜（１４４）が露出される。フォトーレジスタ・パターン（１５２）と重ならないソース／ドレイン金属パターンの一部分としてはドレイン電極（１１２）の一部分、ストレッジ上部電極（１２２）の一部分、データ・パッド上部電極（１３６）の一部分が含まれる。
【００９６】
具体的に、画素ホール（１６０）は、画素電極（１１８）が形成された画素領域に形成されて基板（１４２）を露出させて、その画素ホール（１６０）の形成の際にエッチングされたドレイン電極（１１２）の側面を露出させる。また、前段ゲート・ライン（１０２）の内側まで拡張された画素ホール（１６０）は、その画素ホール（１６０）の形成の際にエッチングされた第２ストレッジ上部電極（１２２）の側面を露出させる。一方、ドレイン電極（１１２）及び第２ストレッジ上部電極（１２２）の一部のエッチングの際にその下のオーミック接触層（１４６）、活性層（１１４）もエッチングされ、残存する活性層（１１４）またはゲート絶縁膜（１４４）が露出される。第１コンタクトホール（１３０）は、ゲート・パッド上部電極（１３２）が形成されるゲート・パッド部（１２６）に形成されてゲート・パッド下部電極（１２８）を露出させる。そして、第２コンタクトホール（１３８）は、データ・パッド上部電極（１４０）が形成されるデータ・パッド部（１３４）でデータ・パッド下部電極（１３６）を貫通して形成されるので、そのデータ・パッド下部電極（１３６）の側面が露出される。この際、データ・パッド下部電極（１３６）の下のオーミック接触層（１４６）及び活性層（１１４）のようにエッチングされることにより、第２コンタクトホール（１３８）を通して残存する活性層（１１４）が露出されるか、ゲート絶縁膜（１４４）が露出される。
【００９７】
続いて、図１２ｃのように前記フォトレジスト・パターン（１５２）が存在する薄膜トランジスタ基板の上に透明導電膜（１５４）がスパッタリングなどのような蒸着方法で全面を覆って形成される。透明導電膜（１５４）としてはインディウムスズ酸化物（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ：ＩＴＯ）、スズ酸化物（Ｔｉｎ  Ｏｘｉｄｅ：ＴＯ）またはインディウム亜鉛酸化物（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ：ＩＺＯ）、ＳｎＯ2などが利用される。
【００９８】
そして、リフト・オフ工程でフォトレジスト・パターン（１５２）とその上の透明導電膜（１５４）が共に除去されることでその透明導電膜（１５４）がパターニングされる。これにより、図１２ｄのように画素電極（１１８）、第２ストレッジ上部電極（１２４）、ゲート・パッド上部電極（１３２）、データ・パッド上部電極（１４０）を含む透明導電パターンが形成される。このような透明導電パターンはパターニングされた保護膜（１５０）とは重なることなく境界をなす。
【００９９】
具体的に、画素電極（１１８）は、画素ホール（１６０）内でパターニングされた保護膜（１５０）を境界をなして形成されてドレイン電極（１１２）の側面接続される。そして、画素電極（１１８）から延長された第２ストレッジ上部電極（１２４）は、前段ゲート・ライン（１０２）の内側まで拡張された画素ホール（１６０）内でパターニングされた保護膜（１５０）と境界をなして形成されて第１ストレッジ上部電極（１２２）の側面に接続される。この場合、 第２ストレッジ上部電極（１２４）のエッジ部は、ゲート絶縁膜（１４４）またはゲート絶縁膜（１４４）及び残存する活性層（１１４）だけを経由するので低い段差を有する。ゲート・パッド上部電極（１３２）は、第１コンタクトホール（１３０）内でパターニングされた保護膜（１５０）と境界をなして形成されてゲート・パッド下部電極（１２８）と接続される。ゲート・パッド上部電極（１３２）は、第２コンタクトホール（１３８）内でパターニングされた保護膜（１５０）と境界をなして形成されてデータ・パッド下部電極（１３６）と接続される。
【０１００】
以上説明した内容を通して当業者であれば、本発明の技術思想を逸脱しない範囲で多様な変更及び修正が可能である。従って、本発明の技術的の範囲は、詳細な説明に記載された内容に限らず特許請求の範囲により定めなければならない。
【図面の簡単な説明】
【０１０１】
【図１】従来の薄膜トランジスタ基板を部分的に示した平面図である。
【図２】図１に示された薄膜トランジスタ基板をI―Ｉ’線につれて切断して示した断面図である。
【図３ａ】図２に示された薄膜トランジスタ基板の製造方法を段階的に示した断面図などである。
【図３ｂ】図２に示された薄膜トランジスタ基板の製造方法を段階的に示した断面図などである。
【図３ｃ】図２に示された薄膜トランジスタ基板の製造方法を段階的に示した断面図などである。
【図３ｄ】図２に示された薄膜トランジスタ基板の製造方法を段階的に示した断面図などである。
【図４】先願発明の薄膜トランジスタ基板を部分的に示した平面図である。
【図５】図４に示された薄膜トランジスタ基板をII―II’線につれて切断して示した断面図である。
【図６】本発明の実施例による薄膜トランジスタ基板を部分的に示した平面図である。
【図７】図６に示された薄膜トランジスタ基板をIII―III’線、IV―IV’線、V―V’線、につれて切断して示した断面図である。
【図８ａ】本発明の実施例による薄膜トランジスタ基板の製造方法の中の第１マスク工程を説明するための平面図及び断面図である。
【図８ｂ】本発明の実施例による薄膜トランジスタ基板の製造方法の中の第１マスク工程を説明するための平面図及び断面図である。
【図９ａ】本発明の実施例による薄膜トランジスタ基板の製造方法の中の第２マスク工程を説明するための平面図及び断面図である。
【図９ｂ】本発明の実施例による薄膜トランジスタ基板の製造方法の中の第２マスク工程を説明するための平面図及び断面図である。
【図１０ａ】本発明の第２マスク工程を具体的に説明するための断面図などである。
【図１０ｂ】本発明の第２マスク工程を具体的に説明するための断面図などである。
【図１０ｃ】本発明の第２マスク工程を具体的に説明するための断面図などである。
【図１０ｄ】本発明の第２マスク工程を具体的に説明するための断面図などである。
【図１１ａ】本発明の実施例による薄膜トランジスタ基板の製造方法の中の第３マスク工程を説明するための平面図及び断面図である。
【図１１ｂ】本発明の実施例による薄膜トランジスタ基板の製造方法の中の第３マスク工程を説明するための平面図及び断面図である。
【図１２ａ】本発明の第３マスク工程を具体的に説明するための断面図などである。
【図１２ｂ】本発明の第３マスク工程を具体的に説明するための断面図などである。
【図１２ｃ】本発明の第３マスク工程を具体的に説明するための断面図などである。
【図１２ｄ】本発明の第３マスク工程を具体的に説明するための断面図などである。
【符号の説明】
【０１０２】
２，１０２：ゲート・ライン
４，１０４：データ・ライン
６，１０６：薄膜トランジスタ
８，１０８：ゲート電極
１０，１１０：ソース電極
１２，１１２：ドレイン電極
１４，１１４：活性層
１６，２４，３０，３８，１３０，１３８：コンタクトホール
１８，１１８：画素電極
２０、１２０：ストレッジ・キャパシティ
２２，１２２：（第１）ストレッジ上部電極
２６，１２６：ゲートパッド部
２８，１２８：ゲート・パッド下部電極
３２，１３２：ゲート・パッド上部電極
３４，１３４：データ・パッド部
３６，１３６：データ・パッド下部電極
４０，１４０：データ・パッド上部電極
４２，１４２：基板
４４，１４４：ゲート絶縁膜
４８，１４８：オーミック接触層
５０，１５０：保護膜
１４４Ａ：全面ゲート絶縁膜
１５０Ａ：保護膜
１５２：フォトレジスタ・パターン
１２４：第２ストレッジ上部電極
１６０：画素ホール
【図１】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図３ｄ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８ａ】
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【図８ｂ】
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【図９ａ】
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【図９ｂ】
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【図１０ａ】
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【図１０ｂ】
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【図１０ｃ】
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【図１０ｄ】
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【図１１ａ】
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【図１１ｂ】
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【図１２ａ】
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【図１２ｂ】
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【図１２ｃ】
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【図１２ｄ】
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