(57)【要約】【課題】ばらつき、仕様や使用周波数により設定された初期値の如何にかかわらず、仕様や使用周波数の変化に対し、同じ調整比率で、ループ帯域を変化させ、応答動作やジッタ抑制性能の最適化のできるPLL回路を提供する。【解決手段】シリアルデコード回路と、データラッチ回路と、位相比較回路と、電流切替制御回路と、チャージポンプ回路を備え、前記電流切替制御回路は前記データラッチ回路のデータの最小変化に対して、前記チャージポンプ回路のオン時の出力電流値を定倍率で変化させる為のデコード回路を有することにより、前記データラッチ回路のチャージポンプ電流切替データ出力値の最小変化に対して、定倍率で電流値を増減させる事が出来るので、それに比例してループ帯域も同じ調整比率で変化させることが出来る。【選択図】図１
2005252930.tif 000002
【特許請求の範囲】
【請求項１】
シリアルデコード回路と、データラッチ回路と、位相比較回路と、電流切替制御回路と、チャージポンプ回路を備え、前記電流切替制御回路は前記データラッチ回路のデータの最小変化に対して、前記チャージポンプ回路のオン時の出力電流値を定倍率で変化させる為のデコード回路を有するPLL回路。
【請求項２】
前記PLL回路を構成するチャージポンプ回路は、オン時の出力電流値を、前記電流切替制御回路の制御により前記データラッチ回路のデータの最小変化に対して、定倍率で変化させる重み付けのミラー比を有するカレントミラー回路を有する請求項１に記載のPLL回路。
【請求項３】
前記PLL回路を構成する前記電流切替制御回路の前記デコード回路は、前記データラッチのチャージポンプ電流切替データ出力の最下位ビットと次に下位のビットとを入力とするAND回路により構成され、前記チャージポンプ回路は、出力最小電流１に対して１：１：３：３の重み付けをもつカレントミラー回路と、前記カレントミラー回路の出力電流をオン・オフする第１のスイッチ回路を有し、前記第１のスイッチ回路は、位相比較回路の出力が、エラー検出時にデータラッチ回路のチャージポンプ電流切替データ出力と演算されず常にオンするトランジスタと、前記データラッチ回路のチャージポンプ電流切替データ出力の最下位ビットの値に対応してオンするトランジスタと、前記データラッチ回路のチャージポンプ電流切替データ出力の次に下位のビットの値に対応してオンするトランジスタと、前記AND回路の値に対応してオンするトランジスタを有する、請求項１および請求項２に記載のPLL回路。
【請求項４】
前記PLL回路を構成するチャージポンプ回路は、前記カレントミラー回路と、前記カレントミラー回路に入力される複数の電流源と、前記電流源をオン・オフさせる第２のスイッチ回路を有し、前記データラッチ回路のチャージポンプ電流切替データ出力の下位ビットを前記電流切替制御回路に入力し、上位ビットは前記第２のスイッチ回路に入力する構成を有する請求項１に記載のPLL回路。
【請求項５】
前記PLL回路を構成するデータラッチ回路は、前記データラッチ回路のデータの最小変化に対して、前記チャージポンプ電流のオン時の出力電流値を定倍率で変化させる為の粗調整用データ出力と、微調整する微調整用データ出力を有し、前記チャージポンプ回路は前記カレントミラー回路と、前記カレントミラー回路に入力される複数の電流源と、前記電流源をオン・オフさせる第２のスイッチ回路を有し、前記データラッチ回路の前記粗調整用データ出力を前記電流切替制御回路に入力し、前記微調整用データ出力を前記第２のスイッチ回路に入力する構成を有する請求項１に記載のPLL回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に用いるPLL回路に関するものである。
【背景技術】
【０００２】
移動体通信分野などに用いられるPLL回路においては、ばらつきや仕様、使用周波数のの変化に伴いループ帯域を制御する必要がある。また、ロック動作を速めるため過渡的に帯域を広める方法も広く用いられている。帯域をIC内部で変化させる方法として一般に良く用いられる方法が、チャージポンプ回路の出力電流を変化させる方法で、特許文献１などに示されている。図９は従来のPLL回路の回路図である。
【０００３】
図９において、シリアルデコード回路１は、チャージポンプ電流切替シリアルデータを含むシリアルコントロール信号をパラレル変換し、データラッチ回路２へと伝送する。データラッチ回路２はシリアルデコード回路１でパラレル変換されたコントロール信号を適切なアドレスへラッチする。位相比較回路３は基準信号と分周回路８の出力の位相を比較し、アップ信号D31とダウン信号D32を出力する。位相比較回路３にはいろいろな方式を採り得るが、例えば、基準信号の立ち上がりと比べ、分周回路８の出力の立ち上がりが遅れていればアップ信号D31がHを、進んでいればダウン信号D32がHを出力する、といった具合である。電流切替制御回路４は、チャージポンプ回路５のSW５２のオン・オフのタイミングを、PMOSとNMOS各々について位相比較回路３の出力D31,D32に基づき制御し、制御オン時にSW５２のどの素子を動作させるかを、データラッチ回路２でラッチされたチャージポンプ電流切替コントロール信号に基づき制御する。すなわちチャージポンプ回路５の電流出力タイミングと、オン時の出力電流値を制御している。図９は電流値を３ビットで制御している例である。チャージポンプ回路５は、カレントミラー回路５１、スイッチ回路５２、電流源回路５３、電源端子５４、接地端子５５により構成される。電源端子５４、接地端子５５は実際には１〜４、６〜８の回路ブロックにも存在するが、電流切替制御回路４はロジック回路表記、他の回路ブロックはブロック図表記のため、記載を省略している。スイッチ回路５２は、カレントミラー回路５１から出力される電流のオン・オフを、電流切替制御回路４の制御出力に基づき切り替えている。カレントミラー回路５１はPMOSトランジスタP511〜513,515、および、NMOSトランジスタN511〜513, 515,516で構成される。
【０００４】
これらの出力の電流値I5の変化により、PLLのループ帯域ωpが変化する。
【０００５】
ループ帯域ωpが大きいと高速応答動作が可能であるがジッタに対して弱くなり、小さいとジッタ抑制性能は向上するが、応答動作が遅くなるので、システム仕様や使用周波数などに合わせた最適化が必要になる。
【０００６】
ループ帯域ωpは電流値I5に対して比例増加、すなわちωp∝ｋ×I5 (kは定数)なる関係があるため、チャージポンプ回路５の出力電流I5を変化させることにより、ループ帯域ωpを変化させ、応答動作やジッタ抑制性能の最適化を図ることができる。
【特許文献１】特開平１１−３４０８２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、前記従来の構成では、電流値を等間隔でしか制御できない。
【０００８】
例えば、図９において、各トランジスタのL値は等しく、W値を各々WP511〜513,515,WN511〜513,515,516とする。
【０００９】
図１０は
WN511/WN516=1,WN512/WN516=2,WN513/WN516=4,
WN515/WN516=1,WP511/WP515=1,WP512/WP515=2,WP513/WP515=4
とし、
電流源５３の電流値I53=1で正規化した時の、チャージポンプ電流切替コントロール信号D２１〜２３のデータ論理に対するカレントミラー回路５１のPMOSトランジスタP511〜513の出力電流値|IP511〜513|、およびNMOSトランジスタN511〜513の出力電流値|IN511〜513|、および位相比較回路３の出力データD31,または、D32がHの時のチャージポンプ回路５出力のトータルの電流値|I5|の値を示している。通常、位相比較回路３の出力データD32がHの時のチャージポンプ回路５出力のトータルの電流は、位相比較回路３の出力データD31がHの時のチャージポンプ回路５出力のトータルの電流と同じで方向が逆である。したがって、その絶対値|I5|は、D31がHの時もD32がHの時も同じと考える。また、過渡的にD31とD32が同時にHになる事があるが、ループ帯域特性に対して支配的ではなく、簡単のためここではその説明を省略する。
【００１０】
今、[D23,D22,D21]のデータが[0,1,0]のときの電流|I5|=2をセンター値とするとき、データを[0,0,1]に変化させると|I5|=１に、[0,1,1]では|I5|=3になる。すなわちデータの最小変化に対して、電流、すなわちループ帯域を1/2倍に減少させたり、1.5倍に増加させたり出来るが、[D23,D22,D21]のデータが[1,1,0]のときの電流|I5|=6をセンター値とすると、データを[1,0,1]では|I5|=5に、[1,1,1]では|I5|=7になる。すなわちデータの最小変化に対して、電流、すなわちループ帯域を5/6倍や7/6倍にしか変化させることが出来ない。
【課題を解決するための手段】
【００１１】
前記従来の課題を解決するために、本発明のPLL回路は、シリアルデコード回路と、データラッチ回路と、位相比較回路と、電流切替制御回路と、チャージポンプ回路を備え、前記電流切替制御回路は、デコード回路を有し、前記データラッチ回路のチャージポンプ電流切替データ出力値の最小変化に対して、定倍率で電流値を増減させる。
【００１２】
本構成によって、PLLのループ帯域を任意の初期値から２倍、1/2などの等倍率で変化させることが出来る。
【発明の効果】
【００１３】
以上のように本発明のPLL回路によれば、ばらつき、仕様や使用周波数により設定された初期値の如何にかかわらず、仕様や使用周波数の変化に対し、同じ調整比率で、ループ帯域を変化させ、応答動作やジッタ抑制性能の最適化のできる優れたPLL回路を実現できるものである。
【発明を実施するための最良の形態】
【００１４】
以下本発明の実施の形態について、図面を参照しながら説明する。
【００１５】
（実施の形態１）
図１は本発明の実施の形態１におけるPLL回路の回路図である。
【００１６】
図１において、シリアルデコード回路１は、チャージポンプ電流切替シリアルデータを含むシリアルコントロール信号をパラレル変換し、データラッチ回路２へと伝送する。データラッチ回路２はシリアルデコード回路１でパラレル変換されたコントロール信号を適切なアドレスへラッチする。位相比較回路３は基準信号と分周回路８の出力の位相を比較し、図９のときと同様にアップ信号D31とダウン信号D32を出力する。
【００１７】
電流切替制御回路４は、図９と同様にチャージポンプ回路５のSW５２のオン・オフのタイミングを、PMOSとNMOS各々について位相比較回路３の出力D31,D32に基づき制御するが、制御オン時にSW５２のどの素子を動作させるかは図９とは異なり、データラッチ回路２でラッチされたチャージポンプ電流切替コントロール信号そのままではなく、その値を更にデコードするデコード回路４１を設けている。また、図９とは異なり、図１は２ビット制御の例である。
【００１８】
例えば、[D22,D21]のデータが[0,0]のとき、AND回路411の出力がHになり、位相比較回路３の出力D31,D32を、AND回路401、NAND回路402を介してチャージポンプ回路５のSW52のP521またはN521へ伝達する。このとき、AND回路412〜414の出力はLの為、AND回路403,405,407,NAND回路404,406,408は出力D31、D32をチャージポンプ回路5へは伝送しない。同様にして、[D22,D21]のデータが[0,1]のとき、AND回路412の出力がHになり、位相比較回路３の出力D31,D32を、AND回路403、NAND回路404を介してチャージポンプ回路５のSW52のP522またはN522へ伝達する。
【００１９】
チャージポンプ回路５は、カレントミラー回路５１、スイッチ回路５２、電流源回路５３、電源端子５４、接地端子５５により構成される。電源端子５４、接地端子５５は実際には１〜４、６〜８の回路ブロックにも存在するが、電流切替制御回路４はロジック回路表記、他の回路ブロックはブロック図表記のため、記載を省略している。スイッチ回路５２は、カレントミラー回路５１から出力される電流のオン・オフを、電流切替制御回路４の制御出力に基づき切り替えている。カレントミラー回路５１はPMOSトランジスタP511〜515、および、NMOSトランジスタN511〜516で構成される。
【００２０】
ここで、図１において、各トランジスタのL値は等しく、W値を各々WP511〜515,WN511〜516とする。
【００２１】
図２は
WN511/WN516=1,WN512/WN516=2, WN513/WN516=4,WN514/WN516=8,
WN515/WN516=1,WP511/WP515=1,WP512/WP515=2,WP513/WP515=4,WP514/WP515=8
とし、
電流源５３の電流値I53=1で正規化した時の、チャージポンプ電流切替コントロール信号D２１〜２３のデータ論理に対するカレントミラー回路５１のPMOSトランジスタP511〜513の出力電流値|IP511〜514|、およびNMOSトランジスタN511〜513の出力電流値|IN511〜514|、および位相比較回路３の出力データD31,または、D32がHの時のチャージポンプ回路５出力のトータルの電流値|I5|の値を示している。通常、位相比較回路３の出力データD32がHの時のチャージポンプ回路５出力のトータルの電流は、位相比較回路３の出力データD31がHの時のチャージポンプ回路５出力のトータルの電流と同じで方向が逆である。したがって、その絶対値|I5|は、D31がHの時もD32がHの時も同じと考える。また、過渡的にD31とD32が同時にHになる事があるが、ループ帯域特性に対して支配的ではなく、簡単のためここではその説明を省略する。
【００２２】
すなわち、
|I5|＝|IN511|+|IN512|+|IN513| = |IP511|+|IP512|+|IP513|
|IN511|=|IP511|,|IN512|=|IP512|,|IN513|=|IP513|
である。
【００２３】
今、[D22,D21]のデータが[0,1]のときの電流|I5|=2をセンター値とするとき、データを[0,0]に変化させると|I5|=１に、[1,0]では|I5|=4になる。すなわちデータの最小変化に対して、電流、すなわちループ帯域を1/2倍に減少させたり、2倍に増加させたり出来る。また、[D22,D21]のデータが[1,0]のときの電流|I5|=4をセンター値とすると、データを[0,1]では|I5|=2に、[1,1]では|I5|=8になり、やはりデータの最小変化に対して、電流、すなわちループ帯域を1/2倍に減少させたり、2倍に増加させたり出来る。
【００２４】
したがってこのような構成によれば、データの初期値に関わらず、データの最小変化に対して、電流、すなわちループ帯域を、1/2倍や2倍の様に常に定倍率で変化させることが出来る。
【００２５】
（実施の形態２）
図３は本発明の実施の形態２におけるPLL回路の回路図である。
【００２６】
図３において図１と同じ構成要素については同じ符号を用い、説明を省略する。チャージポンプ回路５において、スイッチ回路５２は、PMOSトランジスタP521〜524、および、NMOSトランジスタN521〜524で構成される。
【００２７】
また、図４は図３の構成において、電流源５３の電流値I53=1で正規化した時の、チャージポンプ電流切替コントロール信号D２１,D２２のデータ論理に対するカレントミラー回路５１のPMOSトランジスタP511〜514の出力電流値|IP511〜514|、およびNMOSトランジスタN511〜514の出力電流値|IN511〜514|、および位相比較回路３の出力データD31,または、D32がHの時のチャージポンプ回路５出力のトータルの電流値|I5|の値を示している。
【００２８】
図３において、まず、電流切替制御回路４のAND回路401およびNAND回路402は、位相比較回路３の各々の出力D31,D32がHの時、常に電流が流れるよう、データラッチ回路２の出力とは演算されずに各々スイッチ回路52のNMOSトランジスタN521およびPMOSトランジスタP521へと伝送される。そのNMOSトランジスタN521およびPMOSトランジスタP521のオン時にカレントミラー回路５１から出力される電流をデータラッチ回路２の出力[D22,D21]のデータが最小値[0,0]の時の最小電流値、１に設定する。
【００２９】
次に、AND回路403およびNAND回路404はデータラッチ回路２のチャージポンプ電流切替データ出力の最下位ビットの出力D21がHの時に、位相比較回路３の出力を各々スイッチ回路52のNMOSトランジスタN522およびPMOSトランジスタP522へと伝送する。ここで、回路２の出力[D22,D21]のデータが[0,1]の時、電流値が２になるようにするには、カレントミラー回路５２のミラー比を、
WN512/WN511=1,
WP512/WP511=1
に設定すると、その電流値を、出力最小電流１に対して１：１に出来、スイッチ回路52のNMOSトランジスタN521,N522およびPMOSトランジスタP521、P522がオンするので、トータル電流、|I5|=2になる。
【００３０】
同様にして、AND回路405およびNAND回路406はデータラッチ回路２のチャージポンプ電流切替データ出力の２番目の下位ビットの出力D22がHの時に、位相比較回路３の出力を各々スイッチ回路52のNMOSトランジスタN523およびPMOSトランジスタP524へと伝送する。ここで、回路２の出力[D22,D21]のデータが[1,0]の時、電流値が４になるようにするために、カレントミラー回路５２のミラー比を、
WN513/WN511=3,
WP513/WP511=3
に設定すると、その電流値を、出力最小電流１に対して１：３に出来、スイッチ回路52のNMOSトランジスタN521,N523およびPMOSトランジスタP521、P523がオンするので、トータル電流、|I5|=1+3=4になる。
【００３１】
次に、電流切替制御回路４のデコード回路41は、データラッチ２のチャージポンプ電流切替データ出力の最下位ビットD21と次に下位のビットD22とを入力とするAND回路411のみで構成されている。AND回路407およびNAND回路408はデータラッチ回路２のチャージポンプ電流切替データ出力の最下位ビットD21がHと２番目の下位ビットの出力D22が共にHの時に、デコード回路41のAND回路411もHになり、位相比較回路３の出力を各々スイッチ回路52のNMOSトランジスタN524およびPMOSトランジスタP524へと伝送する。
【００３２】
ここで、回路２の出力[D22,D21]のデータが[1,1]の時、カレントミラー回路５２のミラー比を、スイッチ回路52のNMOSトランジスタN521〜N524およびPMOSトランジスタP521〜P523すべてがオンする
|I5|=1+1+3 +|IP514|=1+1+3 +|IN514|
になる。
【００３３】
データ変化に対して２倍、すなわち[D22,D21]=[1,0]の時の|I5|=4の２倍にするには、
[D22,D21]のデータが[1,1]の時、
|I5|=8
にすればよい。
【００３４】
したがって、|IP514|、|IN514|の値は、
|IP514|=|IN514|=|I5|-(1+1+3 )=8-5=3
にすれば良い。
【００３５】
すなわち、このような、図４に示されるように、カレントミラー回路５１が、出力最小電流１に対して１：１：３：３の重み付けをもつ構成、特に各トランジスタのL値が等しい時、W値は各々、
WN512/WN516=1, WN513/WN516=3,
WN514/WN516=3, WN515/WN516=1, WP511/WP515=1,
WP512/WP515=1, WP513/WP515=3, WP514/WP515=3
にしておけば、実施の形態1と同様にして、
[D22,D21]のデータが[0,1]のときの電流|I5|=2をセンター値とするとき、データを[0,0]に変化させると|I5|=１に、[1,0]では|I5|=4になる。すなわちデータの最小変化に対して、電流、すなわちループ帯域を1/2倍に減少させたり、2倍に増加させたり出来る。また、[D22,D21]のデータが[1,0]のときの電流|I5|=4をセンター値とすると、データを[0,1]では|I5|=2に、[1,1]では|I5|=8になり、やはりデータの最小変化に対して、電流、すなわちループ帯域を1/2倍に減少させたり、2倍に増加させたり出来る。
【００３６】
したがってこのような構成によれば、データラッチ回路２の出力に対応して、必要に応じてスイッチ回路５２の複数のNMOSトランジスタまたはPMOSトランジスタをオンさせることが出来るため、実施の形態1より少ない構成、トランジスタサイズで、データの初期値に関わらず、データの最小変化に対して、電流、すなわちループ帯域を、1/2倍や2倍の様に常に定倍率で変化させることが出来る。
【００３７】
（実施の形態３）
図５は本発明の実施の形態３におけるPLL回路の回路図である。
【００３８】
図５において図１、図３と同じ構成要素については同じ符号を用い、説明を省略する。  
【００３９】
図１、図３は２ビット制御の例であるが、図５は３ビット制御の例である。また、電流切替制御回路４の構成およびチャージポンプ回路５のカレントミラー回路５１のミラー比は図３と同様に、W値は各々、
WN511/WN516=1,WN512/WN516=1, WN513/WN516=3,
WN514/WN516=3, WN515/WN516=1, WP511/WP515=1,
WP512/WP515=1, WP513/WP515=3, WP514/WP515=3
のミラー比を持つものとして説明する。
【００４０】
図５において、チャージポンプ回路５の電流源５３と並列に別の電流源５６、および電流源５６をオン/オフさせるスイッチ回路５７を設ける。データラッチ回路２の出力の下位２ビットD21,D22は、図１、図３と同様に、電流切替制御回路４に接続されている。最上位ビットD23はスイッチ回路５７に接続され、[D23]=[1]のとき、電流源５６の電流をカレントミラー回路５１へ伝送する。
【００４１】
図６は電流源５３の電流値I53=1で正規化した時の、チャージポンプ電流切替コントロール信号D２１,D２２のデータ論理に対するカレントミラー回路５１のPMOSトランジスタP511〜514の出力電流値|IP511〜514|、およびNMOSトランジスタN511〜514の出力電流値|IN511〜514|、および位相比較回路３の出力データD31,または、D32がHの時のチャージポンプ回路５出力のトータルの電流値|I5|の値を示している。
【００４２】
今、図５のように３ビット目により電流源５６の電流をオンオフさせる構成の場合、[D23]=[0]のとき、すなわち電流源５６がオフの場合は、図４と同じ電流値に設定できる。例えば[D23,D22,D21]=[0,1,1]の時の|I5|=8である。
【００４３】
ここで、[D23,D22,D21]=[1,0,0]の時の|I5|を、[D23,D22,D21]=[0,1,1]の時の|I5|=8  の２倍、|I5|=16にする様に構成する。
【００４４】
下位２ビットが、[D22,D21]=[0,0]の時、スイッチ回路５２のPMOSトランジスタP522〜P524およびNMOSトランジスタN522〜N524はオフになり、カレントミラー回路５１のミラー比M[0,0]は、
WP511/WP515= WN511/WN515=1
のみから決定され、M[0,0]=1となる。
【００４５】
したがって、|I5|=16にする為には、電流源５６の電流値I56を、
|I5|/M[0,0]=I53+I56
になるように選べばよい。
【００４６】
すなわち、電流源５３の電流値は１なので、
I56=16/1-1=15
に設定すればよい。
【００４７】
ここで注目すべきは、この様にI53+I56=16に設定すると、
M[0,1]=2, M[1,0]=4, M[1,1]=8
より、
[D23,D22,D21]=[1,0,1] のとき、|I5|=16*2=32
[D23,D22,D21]=[1,1,0] のとき、|I5|=16*4=64
[D23,D22,D21]=[1,1,1] のとき、|I5|=16*8=128
となり、このままの構成でデータの最小変化に対して、電流、すなわちループ帯域を1/  2倍に減少させたり、2倍に増加させたり出来る。
【００４８】
したがってこのような構成によれば、データラッチ回路２の出力の下位ビットで４、スイッチ回路５２を制御し、上位ビットで電流源５６、スイッチ回路５７を制御する構成を有することにより、簡単な構成で、多値に対し、データの初期値に関わらず、データの最小変化に対して、電流、すなわちループ帯域を、1/2倍や2倍の様に常に定倍率で変化させることが出来る。
【００４９】
（実施の形態４）
図７は本発明の実施の形態４におけるPLL回路の回路図である。
【００５０】
図７において図１、図３、図５と同じ構成要素については同じ符号を用い、説明を省略する。
【００５１】
図７において、データラッチ回路２は、粗調整用データ出力２ビットD22,D21と微調  整用データ出力１ビットD29とを有している。
【００５２】
粗調整用データ出力２ビットD22,D21は、図１、図３、図５と同様に、チャージポンプ回路５の電流|I5|を制御している。
【００５３】
図７において、チャージポンプ回路５の電流源５３と並列に別の電流源５６、および電流源５６をオン/オフさせるスイッチ回路５７を設ける。データラッチ回路２の出力の粗調整用データ出力２ビットD21,D22は、図１、図３、図５と同様に、電流切替制御回路４に接続されている。微調整用データ出力１ビットD29はスイッチ回路５７に接続され、[D29]=[1]のとき、電流源５６の電流をカレントミラー回路５１へ伝送する。
【００５４】
図８は電流源５３の電流値I53=1で正規化した時の、チャージポンプ電流切替コントロール信号D22,D21およびD29のデータ論理に対するカレントミラー回路５１のPMOSトランジスタP511〜514の出力電流値|IP511〜514|、およびNMOSトランジスタN511〜514の出力電流値|IN511〜514|、および位相比較回路３の出力データD31,または、D32がHの時のチャージポンプ回路５出力のトータルの電流値|I5|の値を示している。
【００５５】
今、図７のように微調整用データ出力D29により電流源５６の電流をオンオフさせる構成の場合、[D29]=[0]のとき、すなわち電流源５６がオフの場合は、図2、図４、図６と同じ電流値に設定できる。例えば[D29,D22,D21]=[0,1,1]の時の|I5|=8である。
【００５６】
図５では、|I5|=16にする為に、電流源５６の電流値I56を、I56=15に設定していたが、
例えば、I56=0.2 に設定すると、[D29,D22,D21]=[1,0,0]の時、
|I5|= (I53+I56)*M[0,0]=(1+0.2)*1=1.2
となり、[D29,D22,D21]=[0,0,0]の時の
|I5|= (I53+I56)*M[0,0]=(1+0)*1=1
の1.2倍になる。
【００５７】
ここで注目すべきは、この様にI53+I56=1+0.2=1.2に設定すると、
M[0,1]=2, M[1,0]=4, M[1,1]=8
より、
[D29,D22,D21]=[1,0,1] のとき、|I5|=1.2*2=2.4
[D29,D22,D21]=[1,1,0] のとき、|I5|=1.2*4=4.8
[D29,D22,D21]=[1,1,1] のとき、|I5|=1.2*8=9.6
となり、このままの構成で、任意の[D22,D21]のデータに対し、D29=[1]の時の電流値をD29=[0]の時の電流値の1.2倍にすることが可能である。すなわちループ帯域を1.2倍に増加することが出来る。
【００５８】
したがってこのような構成によれば、データラッチ回路２の粗調整用データ出力の初期値に関わらず、データの最小変化に対して、電流、すなわちループ帯域を、1/2倍や2倍の様に常に定倍率で変化させることが出来、且つ、微調整用データ出力の値により例えば1.2倍などの微調整も行うことが可能である。
【産業上の利用可能性】
【００５９】
以上のように本発明のPLL回路によれば、ばらつき、仕様や使用周波数により設定された初期値の如何にかかわらず、仕様や使用周波数の変化に対し、同じ調整比率で、ループ帯域を変化させ、応答動作やジッタ抑制性能の最適化のできる優れたPLL回路を実現できるものである。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１の実施形態におけるPLL回路の回路図
【図２】本発明の第１の実施形態におけるPLL回路の動作を説明する為の状態説明図
【図３】本発明の第２の実施形態における他のPLL回路の回路図
【図４】本発明の第２の実施形態におけるPLL回路の動作を説明する為の状態説明図
【図５】本発明の第３の実施形態における他のPLL回路の回路図
【図６】本発明の第３の実施形態におけるPLL回路の動作を説明する為の状態説明図
【図７】本発明の第４の実施形態における他のPLL回路の回路図
【図８】本発明の第４の実施形態におけるPLL回路の動作を説明する為の状態説明図
【図９】従来のPLL回路の回路図
【図１０】従来のPLL回路の動作を説明する為の状態説明図
【符号の説明】
【００６１】
１  シリアルデコード回路
２  データラッチ回路
３  位相比較回路
４  電流切替制御回路
５  チャージポンプ回路
６  ループフィルタ
７  VCO
８  分周回路
４１  デコード回路
５１  カレントミラー回路
５２、５７  スイッチ回路
５３、５６  電流源回路
５４  電源端子
５５  接地端子
４０１、４０３、４０５、４０７、４１１  AND回路
４０２、４０４、４０６、４０８  NAND回路
N511〜516、521〜524  NMOSトランジスタ
P511〜515、521〜524  PMOSトランジスタ
D21〜23、29  データラッチ回路出力
D31〜32  位相比較回路出力
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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