(57)【要約】【課題】埋め込み層，エピタキシャル層を形成しないで特性を低下させることなくバイポーラトランジスタを製造し、低コスト化を図る。【解決手段】一導電型シリコン基板１の表面に縦型バイポーラトランジスタのコレクタおよび横型バイポーラトランジスタのベースを成す逆導電型第１ウェル２を形成した後、選択酸化法で形成したフィールド酸化膜４により素子間分離を行い、該素子間分離を形成した後、前記逆導電型第１ウェル２の下部に、逆導電型第２ウェル６を高加速エネルギーイオン注入で形成する。その後、前記逆導電型ウェル２表面に縦型バイポーラトランジスタのエミッタ７，横型バイポーラトランジスタのエミッタ１０，コレクタ１２を形成し、その後に、縦型バイポーラトランジスタのベース８を形成する。次に、該ベース８に低加速エネルギー注入を行い、浅いベース領域１３を形成する。【選択図】図１
2005183811.tif 000002
【特許請求の範囲】
【請求項１】
一導電型シリコン基板の表面に縦型バイポーラトランジスタのコレクタ、および横型バイポーラトランジスタのベースを成す逆導電型第１ウェルを形成する工程と、
フィールド酸化膜により素子分離を形成する工程と、
前記素子分離を形成した後、前記第１ウェルの下部に高加速エネルギーイオン注入にて逆導電型第２ウェルを形成する工程と、
前記第１ウェルの表面に前記縦型バイポーラトランジスタの逆導電型エミッタを形成する工程と、
前記横型バイポーラトランジスタの一導電型エミッタと一導電型コレクタを形成する工程と、
前記縦型バイポーラトランジスタの一導電型ベースを形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
一導電型シリコン基板の表面に縦型バイポーラトランジスタのコレクタ、および横型バイポーラトランジスタのベースと一導電型ＭＯＳトランジスタのウェルを成す逆導電型第１ウェルを形成する工程と、
前記シリコン基板の表面に逆導電型ＭＯＳトランジスタのウェルを成す一導電型ウェルを形成する工程と、
フィールド酸化膜により素子分離を形成する工程と、
前記素子分離を形成した後、前記逆導電型第１ウェル、および前記一導電型ウェルの下部に逆導電型第２ウェルを高加速エネルギーイオン注入にて形成する工程と、
前記第１ウェルの表面に前記逆導電型ＭＯＳトランジスタの逆導電型ソース，逆導電型ドレインと、前記逆導電型ＭＯＳトランジスタのソース，ドレインと同じ不純物濃度で同じ深さの半導体領域から成る前記縦型バイポーラトランジスタの逆導電型エミッタ，逆導電型コレクタ取り出し電極、および前記横型バイポーラトランジスタの逆導電型ベース取り出し電極を同時に形成する工程と、
前記一導電型ウェルの表面に前記一導電型ＭＯＳトランジスタの一導電型ソース，一導電型ドレインと、前記第１ウェルの表面に前記一導電型ＭＯＳトランジスタのソース，ドレインと同じ不純物濃度で同じ深さの半導体領域から成る前記縦型バイポーラトランジスタの一導電型ベース取り出し電極を形成する工程と、
前記逆導電型ＭＯＳトランジスタおよび前記一導電型ＭＯＳトランジスタのソース，ドレインの不純物の活性化熱処理後に、前記第１ウェルの表面に前記縦型バイポーラトランジスタの一導電型ベースを形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
図６に従来のバイポーラトランジスタの構造断面を示す。一導電型シリコン基板１上に、縦型バイポーラトランジスタのコレクタ抵抗低減化を主目的とした逆導電型埋め込み領域２４と素子分離を目的とした一導電型埋め込み領域２５を介して逆導電型エピタキシャル領域２６を成長させ、一導電型分離領域２７および選択熱酸化法で形成したフィールド酸化膜４によって素子間分離されたエピタキシャル領域２６内に、縦型バイポーラトランジスタのエミッタ領域７，ベース領域８と、横型バイポーラトランジスタのエミッタ領域１０，コレクタ領域１２を形成してなるものである。
【０００３】
図７は、埋め込み領域およびエピタキシャル領域を形成しないタイプのバイポーラトランジスタの構造断面である。一導電型シリコン基板１上に逆導電型ウェル２を形成し、該ウェル２内に縦型バイポーラトランジスタのエミッタ領域７，ベース領域８を形成してなるものである。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
携帯電話などの情報通信機器に用いられる半導体装置に代表されるように、半導体装置はアナログ・デジタル混載とコストの低減化が求められている。
【０００５】
図６に示す構造では、抵抗低減化を主目的とした逆導電型埋め込み領域２４と素子分離を目的とした一導電型埋め込み領域２５を形成するために、逆導電型エピタキシャル領域２６を成長させる工程が必要であり、そのため、コストの低減を図ることが難しい。また、逆導電型エピタキシャル領域２６の積層欠陥によりリーク電流が増加するなどの問題がある。
【０００６】
それに対して図７に示す構造によれば、埋め込み領域２４，２５、および逆導電型エピタキシャル領域２６を形成しないためにコスト低減を図ることが可能であり、逆導電型エピタキシャル領域２６の積層欠陥も生じないが、寄生トランジスタが動作するため、横型バイポーラトランジスタを形成することが困難である。
【０００７】
さらに、逆導電型エピタキシャル領域２６と埋め込み領域２４，２５を形成しないため、ＣＭＯＳトランジスタから一導電型シリコン基板１を経由してバイポーラトランジスタ部へ廻り込むノイズを削除することができず、アナログ・デジタル混載において特性劣化をもたらす。
【０００８】
本発明は、製造コストの低減を図りつつ、バイポーラトランジスタの特性を向上させる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
この目的を達成するために、本発明の半導体装置の製造方法は、一導電型シリコン基板の表面に縦型バイポーラトランジスタのコレクタ、および横型バイポーラトランジスタのベースを成す逆導電型第１ウェルを形成する工程と、選択酸化法で形成したフィールド酸化膜により素子間分離を行う工程と、該素子間分離形成後、前記逆導電型第１ウェルの下部に逆導電型第２ウェルを高加速エネルギーイオン注入で形成する工程と、前記逆導電型ウェルの表面に縦型バイポーラトランジスタのエミッタを形成する工程と、横型バイポーラトランジスタのエミッタとコレクタを形成する工程と、縦型バイポーラトランジスタのベースを形成する工程とを備えている。
【００１０】
この製造方法によって、埋め込み領域と逆導電型エピタキシャル領域を形成せず、逆導電型第２ウェルの働きで寄生トランジスタの動作を抑制することが可能となり、さらに素子分離形成後に熱処理を行わず、高加速エネルギーイオン注入によって逆導電型第２ウェルを形成するため、逆導電型第２ウェルの不純物の熱拡散を抑制することができるため、逆導電型第２ウェルの不純物プロファイルを、加速エネルギーとドーズ量で精度良く制御することが可能となり、その結果、寄生トランジスタのｈFEを任意の値に設定することが可能となり、製造コストを低減し、かつバイポーラトランジスタの特性を向上させることが可能となる。
【発明の効果】
【００１１】
以上のように、本発明の製造方法によれば、一導電型シリコン基板の表面に形成された逆導電型の第１ウェルにバイポーラトランジスタを形成し、かつ第１ウェル下部に逆導電型の第２ウェルをフィールド酸化膜による素子分離形成後に高加速エネルギーイオン注入によって形成することにより、第２ウェルのプロファイルを精度良く制御することによって寄生バイポーラトランジスタの動作を抑制し、バイポーラトランジスタの特性を向上させることが可能となる。
【００１２】
また、本発明の製造方法によれば、純粋ＣＭＯＳと全く同一の特性を持つＢｉＣＭＯＳを実現することが可能となるため、設計の効率化が実現できる。埋め込み層，エピタキシャル層を形成しないで、ＣＭＯＳの製造工程にわずかにマスクを２枚追加し、イオン注入を２回または３回追加するだけで、縦型バイポーラトランジスタと横型バイポーラトランジスタを同時に搭載するＢｉＣＭＯＳを実現することができ、製造コストを低減し、かつバイポーラトランジスタの特性を向上させることが可能となる。さらに、逆導電型第２ウェル６をＣＭＯＳトランジスタ領域に形成することによって、ＣＭＯＳトランジスタからバイポーラトランジスタへ廻り込むノイズを低減させることが可能となるため、低コストでアナログ・デジタル混載の半導体装置を製造することが可能となる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００１４】
図１は本発明の第１の実施形態の半導体装置の製造方法により製造した半導体装置の断面図である。
【００１５】
図２，図３は本発明の第１の実施形態の半導体装置の製造方法を工程順に示す断面図である。
【００１６】
まず、図２（Ａ）に示すように、一導電型シリコン基板１の表面に逆導電型第１ウェル２、および一導電型ウェル３を形成する。
【００１７】
次に、図２（Ｂ）に示すように、選択酸化法でフィールド酸化膜４を５００ｎｍ程形成する。
【００１８】
次に、図２（Ｃ）に示すように、厚さ約２０ｎｍの保護酸化膜ごしにフォトレジスト５をマスクとして、加速エネルギー１５００〜２５００ｋｅＶ，ドーズ量１×１０１２〜１×１０１３ｃｍ−２の条件で、リンの高加速エネルギーイオン注入を行うことによって、逆導電型第１ウェル２の下部に逆導電型第２ウェル６を形成する。
【００１９】
次に、フォトレジスト５を除去した後、温度９００℃程でアニール処理を実施し、その後、保護酸化膜を除去する。このアニール、および酸化膜除去の処理によって、高加速エネルギー注入のダメージが低減される。
【００２０】
次に、図２（Ｄ）に示すように、フォトレジスト５をマスクとして、加速エネルギー４０〜５０ｋｅＶ，ドーズ量１〜５×１０１５ｃｍ−２の条件で、砒素のイオン注入を行うことによって、縦型バイポーラトランジスタのエミッタ７とコレクタ、および横型バイポーラトランジスタのベース取り出し領域２１を形成する。
【００２１】
次に、図３（Ａ）に示すように、フォトレジスト５をマスクとして、加速エネルギー１００〜２００ｋｅＶ，ドーズ量１×１０１２〜１×１０１３ｃｍ−２の条件で、ほう素のイオン注入を行って、縦型バイポーラトランジスタのベース取り出し領域２３、および横型バイポーラトランジスタのエミッタ領域１０，コレクタ領域１２を形成する。
【００２２】
次に、図３（Ｂ）に示すように、フォトレジスト５をマスクとして、加速エネルギー１００〜２００ｋｅＶ，ドーズ量１×１０１２〜１×１０１３ｃｍ−２の条件で、ほう素のイオン注入を行って、縦型バイポーラトランジスタの一導電型ベース領域８を形成する。
【００２３】
次に、図３（Ｃ）に示すように加速エネルギー１０〜２０ｋｅＶ，ドーズ量１×１０１２〜１×１０１３ｃｍ−２程度の条件で、ほう素のイオン注入を行い、一導電型ベース領域７，一導電型エミッタ領域１０の表面に、浅い一導電型半導体領域１３を形成する。該半導体領域１３の形成により、ベース領域８表面不純物濃度は該ウェル２の表面不純物濃度よりも高くなる。
【００２４】
フォトレジスト５を除去した後、図３（Ｄ）に示すように、ＣＶＤ法により基板の表面に絶縁膜１４を形成し、その絶縁膜１４の所定箇所を開口した後、アルミニウム等の金属を蒸着し、ドライエッチングによりその金属をパタニングして配線１５を形成する。以上の工程により、縦型バイポーラトランジスタと横型バイポーラトランジスタとを同一基板上に形成した半導体装置が完成する。
【００２５】
以上のように本実施形態によれば、従来のような埋め込み領域２４，２５と逆導電型エピタキシャル領域２６を形成せず、一導電型シリコン基板１の表面に形成された逆導電型第１ウェル２表面にバイポーラトランジスタを形成し、かつ逆導電型第１ウェル２の下部に逆導電型第２ウェル６を形成することによって、寄生トランジスタの動作を抑制することが可能となる。また、フィールド酸化膜４による素子分離形成後に逆導電型第２ウェル６の形成を高加速エネルギー注入で行うことにより、加速エネルギーとドーズ量の調整で逆導電型第２ウェル６の不純物プロファイルを精度良く制御することが可能となる。このため製造コストを低減し、かつバイポーラトランジスタの特性を向上させることが可能となる。
【００２６】
図４は本発明の第２の実施形態の半導体装置の製造方法を工程順に示す断面図である。図４においてバイポーラトランジスタの構造は図１に示す構造と同様である。図１の構成と異なる構造は、一導電型シリコン基板１のバイポーラトランジスタ以外の部分にＣＭＯＳトランジスタを形成した点である。
【００２７】
まず、図４（Ａ）に示すように、一導電型シリコン基板１表面に公知の技術を用いて逆導電型第１ウェル２，一導電型ウェル３，厚さ約５００ｎｍ程のフィールド酸化膜４の形成を行う。
【００２８】
次に、図４（Ｂ）に示すように、厚さ２０ｎｍ程の保護酸化膜ごしにフォトレジスト５をマスクとして、加速エネルギー１５００〜２５００ｋｅＶ，ドーズ量１×１０１２〜１×１０１３ｃｍ−２の条件で、リンの高加速エネルギーイオン注入を行うことによって、該逆導電型第１ウェル下部に逆導電型第２ウェル６を形成する。
【００２９】
逆導電型第２ウェル６は、ＣＭＯＳトランジスタ領域、およびバイポーラトランジスタ領域の両方に形成する。
【００３０】
次に、フォトレジスト５を除去後、温度９００℃程でアニール処理を実施後、保護酸化膜を除去し、その後に厚さ約１３．５ｎｍ程のゲート酸化膜を形成する。アニール処理を実施後、酸化膜を除去してからゲート酸化膜を成長させることによって、高加速エネルギーイオン注入によるダメージを低減することができる。
【００３１】
次に、図４（Ｃ）に示すように、ゲート電極１７の形成、ＬＤＤ構造を有する逆導電型ソース，ドレイン領域１９，一導電型ソース，ドレイン領域２２の形成を行う。逆導電型ソース，ドレイン領域１９の形成と同時に、縦型バイポーラトランジスタの逆導電型エミッタ７と、逆導電型コレクタ取り出し領域２０，横型バイポーラトランジスタの逆導電型ベース取り出し領域２１を形成し、一導電型ソース，ドレイン領域２２の形成と同時に、縦型バイポーラトランジスタの一導電型ベース取り出し領域２３，横型バイポーラトランジスタの一導電型エミッタ領域１０，一導電型コレクタ１２を形成する。
【００３２】
次に、逆導電型ソース，ドレイン領域１９，一導電型ソース，ドレイン領域２２，逆導電型エミッタ領域７，逆導電型コレクタ取り出し領域２０，一導電型ベース取り出し領域２３，逆導電型ベース取り出し領域２１の活性化熱処理を行う。
【００３３】
このため、逆導電型ＭＯＳトランジスタのソース，ドレイン領域１９と逆導電型エミッタ７，逆導電型コレクタ取り出し領域２０，逆導電型ベース取り出し領域２１，一導電型ＭＯＳトランジスタのソース，ドレイン領域２２と一導電型ベース取り出し領域２３は、同じ不純物濃度で同じ深さの半導体領域となる。
【００３４】
次に、図５（Ａ）に示すように、フォトレジスト５をマスクとして、加速エネルギー１００〜２００ｋｅＶ，ドーズ量１×１０１２〜１×１０１３ｃｍ−２の条件で、ほう素のイオン注入を行って、縦型バイポーラトランジスタの一導電型ベース領域８を形成する。
【００３５】
次に、図５（Ｂ）に示すように、加速エネルギー１０〜２０ｋｅＶ，ドーズ量１×１０１２〜１×１０１３ｃｍ−２程度の条件で、ほう素のイオン注入を行い、一導電型ベース領域８表面に浅い一導電型半導体領域１３を形成する。該半導体領域１３の形成により、ベース領域８の表面不純物濃度は、該逆導電型第１ウェル２の表面不純物濃度よりも高くなる。
【００３６】
次に、温度約８５０℃程でベース不純物の活性化熱処理を行う。ベース不純物の活性化熱処理の温度は、ＣＭＯＳトランジスタの特性の変動を防ぐため、ＭＯＳトランジスタのソース，ドレインの不純物活性化熱処理の温度以下の温度で行う。
【００３７】
フォトレジスト５を除去した後、図５（Ｃ）に示すように、ＣＶＤ法により基板の表面に絶縁膜１４を形成し、その絶縁膜１４の所定箇所を開口した後、アルミニウム等の金属を蒸着し、ドライエッチングによりその金属をパタニングして配線１５を形成する。以上の工程により、縦型および横型のバイポーラトランジスタとＣＯＭＳトランジスタとを同一基板上に形成した半導体装置を完成する。
【００３８】
以上のように、逆導電型第２ウェル６をフィールド酸化膜４の形成後に形成することにより、逆導電型第２ウェル６の熱拡散を防ぎ、逆導電型エミッタ領域７と逆導電型コレクタ取り出し領域２０，逆導電型ベース取り出し領域２１を、逆導電型ＭＯＳトランジスタのソース，ドレイン領域１９と同じ不純物濃度かつ同じ深さで、さらに一導電型ベース取り出し領域２３を、一導電型ＭＯＳトランジスタのソース，ドレイン領域２２と同じ不純物濃度かつ同じ深さで形成し、ＭＯＳトランジスタのソース，ドレインの不純物活性化熱処理後に一導電型ベース領域８を形成し、一導電型ベース領域８の表面に浅い一導電型半導体領域１３を形成することにより、純粋ＣＭＯＳと全く同一の特性を持つＢｉＣＭＯＳを実現することが可能となり、設計の効率化とコストの低減化を図ることが可能となる。
【産業上の利用可能性】
【００３９】
本発明は、半導体装置の製造方法に適用され、特にバイポーラトランジスタに適用して有用である。
【図面の簡単な説明】
【００４０】
【図１】本発明の第１の実施形態の製造方法により製造した半導体装置の断面図
【図２】本発明の第１の実施形態における製造方法を示す工程図
【図３】本発明の第１の実施形態における製造方法を示す工程図
【図４】本発明の第２の実施形態における製造方法を示す工程図
【図５】本発明の第２の実施形態における製造方法を示す工程図
【図６】従来の製造方法による半導体装置の断面構造図
【図７】従来の製造方法による半導体装置の断面構造図
【符号の説明】
【００４１】
１  一導電型シリコン基板
２  逆導電型第１ウェル
３  一導電型ウェル
４  フィールド酸化膜
５  フォトレジスト
６  逆導電型第２ウェル
７  逆導電型エミッタ
８  一導電型ベース
１０  一導電型エミッタ
１２  一導電型コレクタ
１３  浅い一導電型半導体領域
１４  絶縁膜
１５  配線
１７  ゲート電極
１８  サイドウォール
１９  逆導電型ソース，ドレイン領域
２０  逆導電型コレクタ取り出し領域
２１  逆導電型ベース取り出し領域
２２  一導電型ソース，ドレイン領域
２３  一導電型ベース取り出し領域
２４  逆導電型埋め込み領域
２５  一導電型埋め込み領域
２６  逆導電型エピタキシャル領域
【図１】
2005183811.tif 000003
【図２】
2005183811.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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