(57)【要約】  【課題】  トレンチ溝のエッチング時のトレンチパターン欠陥にともなう分離不良を防止する。  【解決手段】  第１の素子領域１２と第２の素子領域１３との分離を形成する際に、第１の素子領域１２を二重に取り囲むトレンチ溝１４と、トレンチ溝１４を横断するトレンチ溝１５を組み合わせた構成にすることによって、分離パターンを格子状に形成することにより、複数の分離不良箇所が生じた場合でも、分離が完全に破れる確率を飛躍的に低減し、分離歩留まりを向上させることが可能になる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体層と、前記第１導電型の半導体層に形成された素子領域と、前記素子領域を取り囲む前記第１導電型の半導体層表面から形成した並列な複数本の第１のトレンチ溝と、前記第１導電型の半導体層表面から形成した前記第１のトレンチ溝を横断する第２のトレンチ溝から構成されたことを特徴とする半導体装置。
【請求項２】
半導体基板と、前記半導体基板上に形成された酸化膜と、前記酸化膜上に形成された第１導電型の半導体層と、前記第１導電型の半導体層に形成された素子領域と、前記素子領域を取り囲む前記第１導電型の半導体層表面から形成した並列な複数本の前記酸化膜まで届く第１のトレンチ溝と、前記第１導電型の半導体層表面から形成した前記第１のトレンチ溝を横断する前記酸化膜まで届く前記第２のトレンチ溝から構成され、前記第１のトレンチ溝および前記第２のトレンチ溝の内部に絶縁物を埋設させたことを特徴とする半導体装置。
【請求項３】
第２導電型の半導体基板と、前記第２導電型の半導体基板上に形成された第１導電型の半導体層と、前記第１導電型の半導体層に形成された素子領域と、前記素子領域を取り囲む前記第１導電型の半導体層表面から形成した並列な複数本の前記第２導電型の半導体基板まで届く前記第１のトレンチ溝と、前記第１導電型の半導体層表面から形成した前記第１のトレンチ溝を横断する前記第２導電型の半導体基板まで届く前記第２のトレンチ溝から構成され、前記第１のトレンチ溝および前記第２のトレンチ溝の内部に絶縁物を埋設させたことを特徴とする半導体装置。
【請求項４】
前記第１のトレンチ溝および前記第２のトレンチ溝内の絶縁物の内部に導電性物を含む物質を埋設させたことを特徴とする請求項２または３記載の半導体装置。
【請求項５】
前記第１のトレンチ溝および前記第２のトレンチ溝の内部に第２導電型の半導体を埋設させたことを特徴とする請求項２または３記載の半導体装置。
【請求項６】
前記第１のトレンチ溝と前記第２のトレンチ溝の間の挟まれた前記第１導電型の半導体層の電位を制御可能な外部電極を接続したことを特徴とする請求項１，４または５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチ溝を有し、素子間分離の歩留まりを向上させ、良好な電気的特性が得られるようにした半導体装置に関するものである。
【背景技術】
【０００２】
近年、特にパワーＩＣやデジタルアナログ混載ＬＳＩ、高速ＭＰＵなどの高性能化を実現する目的で、異方性エッチングで形成する「トレンチ溝」による素子間分離技術がさかんに取り入れられるようになってきた。これは、従来型の不純物拡散法で形成するＰＮ接合による分離に比べ、分離部の面積を大幅に縮小することができるという利点を有する。しかもそれに加え、絶縁物を埋め込んだトレンチ溝とＳＯＩウエハを組み合わせることにより完全誘電体分離構造を形成することで、従来のＰＮ接合分離で生じる接合リークや寄生容量、寄生トランジスタ動作による誤動作や破壊といった問題を根本から解決し、良好な電気的特性を有する半導体集積回路装置を提供できるといった利点を有するからである。そのため、トレンチ分離技術は、高機能の集積回路装置を実現するには不可欠の要素技術となってきている。
【０００３】
まず、従来のトレンチ分離について、図５を用いて説明する。ここでは、ＳＯＩウエハと組み合わせた例について示す。
【０００４】
図５（a）は従来のＳＯＩ−トレンチ分離の上面図であり、図５（b）はＡ−Ａ’の断面図であり、１は半導体基板、２は半導体基板１上に形成した酸化膜、３は酸化膜２上に形成した半導体層、４は半導体層３内に形成された第１の素子領域、５は半導体層３内に形成された第２の素子領域、６は第１の素子領域４を第２の素子領域５と分離するために二重に形成したトレンチ溝、７はトレンチ溝の内部に形成した絶縁物である。
【０００５】
このような構造で、トレンチ溝６と酸化膜２で、第１の素子領域４と第２の素子領域５を誘電体で絶縁分離する。
【０００６】
特許文献１には素子領域をトレンチ溝が二重に取り囲んだ構成にすることによって、いずれかの一方にパターン欠陥やエッチング残りなどの分離不良個所が生じた場合でも、分離を保つことを可能にする技術が記載されている。
【特許文献１】特開平７−２６３５３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記従来の構成では、素子領域を分離している二重のトレンチ溝のそれぞれに、たった１つずつの不良箇所が生じただけでも、分離が破れてしまうため、高歩留まりを確保することが困難であるという問題があった。半導体素子を分離するためのトレンチ溝は、分離の面積を縮小しかつ電気的に完全に素子を分離するために、設計最小ルール程度に細く、数ミクロンメートル〜数十ミクロンメートル程度の深い溝として形成する必要がある。また、半導体チップにおけるそのトレンチ溝の全長は数十センチメートル〜数メートルにも及ぶ。ここでは強い異方性とマスクに対する高い選択比がエッチングに要求される。すなわち、現行の技術では、反応生成物の発生が多い条件が用いられ、エッチング中に、被エッチング面への反応生成物の再付着やパーティクルなどの付着がエッチングを妨げるマスクとなり、トレンチ溝内に針状のエッチング残りが発生しやすく、分離不良が生じやすいという問題があるためである。
【０００８】
本発明は上記従来の問題点を解決するものであり、分離歩留まりを向上させ、良好な電気的特性を実現した素子間分離構造を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
この目的を達成するために、本発明は、第１導電型の半導体層と、前記第１導電型の半導体層に形成された素子領域と、前記素子領域を取り囲む前記第１導電型の半導体層表面から形成した並列な複数本の第１のトレンチ溝と、前記第１導電型の半導体層表面から形成した前記第１のトレンチ溝を横断する第２のトレンチ溝から構成されている。
【００１０】
この構成により、トレンチパターンに複数の区画を形成することで、トレンチ溝に複数のエッチング不良箇所が生じたとしても、小さく区切られた区画における複数の第１のトレンチ溝がいずれも不良となり、小区画が完全に破れない限り分離不良は生じず、分離不良が発生する確率を大幅に削減することができる。また、素子領域を取り囲むトレンチ溝に、そのトレンチ溝を横断するトレンチ溝を追加するだけのパターン改善ですむことから、分離領域の面積を増加させることなく、分離歩留まりを飛躍的に向上させることができる。
【００１１】
この素子間分離構造は、ＳＯＩウエハと組み合わせるとさらに効果的である。これは、半導体基板と、前記半導体基板上に形成された酸化膜と、前記酸化膜上に形成された前記第１導電型の半導体層と、前記酸化膜まで届く前記第１のトレンチ溝と、前記酸化膜まで届く前記第２のトレンチ溝と、前記第１のトレンチ溝および前記第２のトレンチ溝の内部の絶縁物から構成されている。
【００１２】
この場合、素子領域の下方は支持基板上の酸化膜によって絶縁分離され、一方、横方向はトレンチ溝内の絶縁物によって絶縁分離される。したがって、絶縁体による完全な誘電体分離構造となり、この完全な誘電体分離構造を高歩留まりで実現することができる。
また、絶縁物の代わりに、トレンチ内に第２導電型の半導体を形成することにより、横方向の分離をＰＮ接合分離で形成する場合においても同様の効果を実現できる。なおこの場合、不純物の拡散法で形成したＰＮ接合で分離を形成するよりも分離部の面積をはるかに小さくすることができるという利点がある。
【００１３】
さらに、この素子間分離構造は、第２導電型の半導体基板と、前記第２導電型の半導体基板上に形成された前記第１導電型の半導体層と、前記第２導電型の半導体基板まで届く前記第１のトレンチ溝および前記第２のトレンチ溝内に第２導電型の半導体または絶縁物を埋設して構成した、下方の基板との分離をＰＮ接合分離とした場合にも非常に有効である。
【００１４】
また、この素子間分離構造で形成される複数のトレンチ溝の間の第１導電型の半導体層に金属電極を設けて半導体素子の周辺電位を制御可能にすることにより、隣接した素子領域の電位の影響を抑制でき、半導体素子を最適な環境で動作させることができる。
【発明の効果】
【００１５】
本発明によれば、１つの素子領域を取り囲む並列に並んだ複数本のトレンチ溝と、それらのトレンチ溝を横断する複数本のトレンチ溝を組み合わせることによって、分離領域の面積を増加させることなく、トレンチ溝の欠陥にともなう分離不良発生の確率を飛躍的に低減でき、高い分離歩留まりを有し良好な電気的特性を有する半導体集積回路装置を実現する素子分離を実現できる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の第１の実施形態について、図面を参照しながら説明する。
【００１７】
図１は本発明の第１の実施形態における素子間分離構造の上面図を示すものであり、１１はＮ型半導体層、１２はＮ型半導体層１１内に形成された第１の素子領域、１３はＮ型半導体層１１内に形成された第２の素子領域，１４は第１の素子領域１２を第２の素子領域１３と分離するために二重に形成されたトレンチ溝、１５はトレンチ溝１４を横断するように形成されたトレンチ溝であり、トレンチ溝１４とトレンチ溝１５との組み合わせにより、分離パターンが格子状に形成されている。
【００１８】
以上のように構成された本実施形態の素子分離法について、以下、その動作を説明する。ここで、１つの格子を形成する分離パターンにおいて、トレンチ溝１４における内側の溝の一部分を溝部１４ａ、外側の溝の一部分を溝部１４ｂ、トレンチ溝１５における溝部１４ａ，１４ｂをつなぐ一方の溝を溝部１５ａ、他方の溝を溝部１５ｂと称することにする。また、溝部１５ｂを一辺とした隣の格子における外側の溝を溝部１４ｃと称する。
【００１９】
まず、トレンチ溝１４のうち、溝部１４ａに欠陥１６ａが発生したと仮定する。この時、溝部１４ａは導通状態となる。しかし、この場合でも、溝部１４ｂ，１５ａ，１５ｂによって第１の素子領域１２と第２の素子領域１３の間の分離は保たれたままである。
【００２０】
さらにもう１つ別の欠陥が発生した場合を仮定すると、第１の素子領域１２と第２の素子領域１３が分離不良を起こしてショートするのは、溝部１４ｂ上に欠陥が生じた場合のみであり、溝部１４ｂ以外のトレンチ溝１４上のどこに欠陥が発生しても分離不良は発生しない。例えば、溝部１４ｃに欠陥１６ｂが発生したとしても、溝部１５ｂによって、第１の素子領域１２と第２の素子領域１３の間の分離を保つことが可能となる。
【００２１】
もし、トレンチ溝１５がなく、単純にトレンチ溝を二重に形成しただけの構造とした場合、二重のトレンチ溝１４の外周側のいずれかの場所に１つでも欠陥が生じると、第１の素子領域１２と第２の素子領域１３の分離は保持されない。
【００２２】
したがって、二重に形成したトレンチ溝１４に加え、それらのトレンチ溝１４を横断するトレンチ溝１５を追加することにより、複数の欠陥が発生した場合でも、分離が完全に破れてしまう可能性を飛躍的に低くさせることができる。また、単純にトレンチ溝１４を二重に形成した場合と比較して、分離部の面積が増えず、チップ面積を増やすことなく、分離歩留まりを飛躍的に向上させることができるためその効果は非常に大きい。
【００２３】
次に、本発明の第２の実施形態について、図２を参照しながら説明する。
【００２４】
図２（ａ）は本発明の第２の実施形態における素子間分離構造を示す上面図ものである。また、図２（ｂ）はＡ−Ａ’の断面図であり、２１は半導体基板、２２は半導体基板２１上に形成された酸化膜である。
【００２５】
第２の実施形態は、酸化膜２２上に図１に示す第１の実施形態の構成を形成したものである。ただし、トレンチ溝１４およびトレンチ溝１５は酸化膜２２まで届くように形成するものとする。また、２３はトレンチ溝１４およびトレンチ溝１５の内部に形成された絶縁物である。
【００２６】
このように、横方向の素子分離をトレンチ溝１４とトレンチ溝１５に絶縁物２３を埋めることで形成し、下方向の分離を酸化膜２２で形成した完全誘電体分離型の場合においても、二重に形成したトレンチ溝１４に加え、それらのトレンチ溝１４を横断するトレンチ溝１５を追加することにより、複数の欠陥が発生した場合でも、分離が完全に破れてしまう可能性を飛躍的に低くさせることができる。また、単純にトレンチ溝１４を二重に形成した場合と比較して、分離部の面積が増えず、チップ面積を増やすことなく、分離歩留まりを飛躍的に向上させることができるためその効果は非常に大きい。なお、図２に示す構成においては絶縁物２３をトレンチ溝１４およびトレンチ溝１５の内部に埋設したが、その代わりに絶縁膜の内部に導電体膜を含む多層構造でも同様の効果を得ることができる。また、絶縁物２３の代わりに、トレンチ溝内にＰ型ポリシリコン等のＰ型半導体を埋め込んで構成したＰＮ接合分離としてもよい。
【００２７】
次に、本発明の第３の実施形態について、図３を参照しながら説明する。
【００２８】
図３（ａ）は本発明の第３の実施形態における素子間分離構造を示す上面図、図３（ｂ）はＡ−Ａ’の断面図であり、３１はＰ型半導体基板である。
【００２９】
第２の実施形態は、第１の実施形態の構成を、Ｐ型半導体基板３１上に形成したものである。ただし、トレンチ溝１４およびトレンチ溝１５はＰ型半導体基板３１まで届くように形成するものとする。また、３２はトレンチ溝１４およびトレンチ溝１５の内部に形成されたＰ型ポリシリコン等のＰ型半導体である。
【００３０】
このように、下方向の分離をＰＮ接合分離、横方向の素子分離も、トレンチ溝１４とトレンチ溝１５にＰ型半導体を埋めたＰＮ接合分離とした場合においても、二重に形成したトレンチ溝１４に加え、それらのトレンチ溝１４を横断するトレンチ溝１５を追加することにより、複数の欠陥が発生した場合でも、分離が完全に破れてしまう可能性を飛躍的に低くさせることができる。また、単純にトレンチ溝１４を二重に形成した場合と比較して、分離部の面積が増えず、チップ面積を増やすことなく、分離歩留まりを飛躍的に向上させることができるためその効果は非常に大きい。なお、第３の実施形態では、Ｐ型ポリシリコン３２等のＰ型半導体をトレンチ溝１４およびトレンチ溝１５の内部に埋設したが、絶縁物でも、絶縁膜の内部に導電体膜を含む多層構造を埋設しても同様の効果を得ることができる。
【００３１】
次に、本発明の第４の実施形態について、図４を参照しながら説明する。
【００３２】
図４（ａ）は本発明の第４の実施形態における素子間分離構造を示す上面図、図４（ｂ）はＡ−Ａ’の断面図であり、４１は金属電極である。なお、図２に示す第２の実施形態における部材と同一の部材、または同一機能の部材については同一の符号を付して、詳細な説明は省略する。
【００３３】
第４の実施形態は、第２の実施形態の構成のようにトレンチ溝１４，１５内に絶縁物を構成し、このトレンチ溝１４およびトレンチ溝１５の間のＮ型半導体層１１に繋がる金属電極４１を設け、トレンチ溝１４，１５の間の領域の電位を制御するように構成したものである。
【００３４】
このように構成することにより、隣接した素子領域の電位の影響を抑制でき、各々の半導体素子を最適な環境で動作させることができる。また隣の素子領域の電位による影響を抑制した良好な電気的特性を有する半導体集積回路装置を実現するように素子分離を形成することが可能である。
【００３５】
以上、本発明の実施形態について説明してきたが、上述した実施形態によればて第１導電型としてＮ型半導体層１１、第２導電型としてＰ型半導体層１２の場合を用いたが、第１導電型としてＰ型半導体層、第２導電型としてＮ型半導体層を用いた場合においても同様の効果が得られる。
【産業上の利用可能性】
【００３６】
本発明は、分離歩留まりを向上させ、良好な電気的特性を実現した素子間分離構造が得られるものであり、半導体集積回路の分野に利用可能である。
【図面の簡単な説明】
【００３７】
【図１】本発明の第１の実施形態における素子間分離構造を示す上面図
【図２】本発明の第２の実施形態における素子間分離構造を示す上面図と断面図
【図３】本発明の第３の実施形態における素子間分離構造を示す上面図と断面図
【図４】本発明の第４の実施形態における素子間分離構造を示す上面図と断面図
【図５】従来の素子間分離構造を示す上面図と断面図
【符号の説明】
【００３８】
１１  Ｎ型半導体層
１２  第１の素子領域
１３  第２の素子領域
１４，１５  トレンチ溝
１４ａ，１４ｂ，１４ｃ，１５ａ，１５ｂ  溝部
１６ａ，１６ｂ  欠陥
２１  半導体基板
２２  酸化膜
２３  絶縁物
３１  Ｐ型半導体基板
３２  Ｐ型ポリシリコン
４１  金属電極  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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