(57)【要約】【課題】寄生容量や寄生抵抗の小さな高速動作の可能な横型へテロバイポーラトランジスタを提供する。【解決手段】ＳＯＩ基板上のＳＯＩ層にＮ-型拡散層４を形成し、不要部分を除去してコレクタ領域を形成する。次に、コレクタ領域上部にＰ+型拡散層を形成した後、コレクタ領域の片側側壁部分にのみＳｉＧｅあるいはＳｉＧｅＣ層１０を成長させる。次に、Ｎ+型ポリシリコン層１１を堆積し、エッチバックを行う。次に、絶縁膜層１３を堆積した後、コレクタ電極１４、ベース電極１５、エミッタ電極１６を形成する。【選択図】図３
2005251888.tif 000002
【特許請求の範囲】
【請求項１】
基板上に設けた絶縁層上に島状に形成されたコレクタ領域となる第１導電形の第１の半導体層と、
前記第１の半導体層表面の片側に形成された外部ベースとなる第２導電形の拡散層と、
前記片側で前記第１の半導体層の側壁上に形成された内部ベースとなる第２導電形の第２の半導体層と、
前記第１の半導体層と前記第２の半導体層との上に形成された保護膜と、
前記第１の半導体層の側壁上に形成されたコレクタとなる第１導電形の第３の半導体層と、
前記第２の半導体層の側壁上に形成されたエミッタとなる第１導電形の第４の半導体層と
を備えたことを特徴とする横型ヘテロバイポーラトランジスタ。
【請求項２】
前記第２の半導体層は、シリコンとゲルマニウムの混晶またはカーボンを含むシリコンとゲルマニウムの混晶からなり、
前記第３の半導体層と前記第４の半導体層とは多結晶シリコンからなる
ことを特徴とする請求項１に記載の横型ヘテロバイポーラトランジスタ。
【請求項３】
基板上に設けた絶縁層上に島状に形成され、コレクタ領域となる第１導電形の第１の半導体層を形成する工程と、
前記第１の半導体層表面の片側に外部ベースとなる第２導電形の拡散層を選択的に形成する工程と、
前記片側で前記第１の半導体層の側壁を選択的にエッチングする工程と、
エッチングされた前記第１の半導体層の側壁上に内部ベースとなる第２導電形の第２の半導体層を選択的に形成する工程と、
前記第１の半導体層と前記第２の半導体層との側壁上に形成され、それぞれがコレクタとエミッタとなる第１導電形の第３の半導体層と第４の半導体層とを形成する工程と
を備えたことを特徴とする横型ヘテロバイポーラトランジスタの製造方法。
【請求項４】
前記第１の半導体層を形成する工程は、該第１の半導体層上に保護膜を形成する工程を含み、
前記第３の半導体層と第４の半導体層とを形成する工程は、
前記保護膜と前記第１の半導体層と前記第２の半導体層とからなる凸部を覆うように第１導電形の第５の半導体層を形成した後に、該凸部上の該第５の半導体層を選択的に除去する工程と、
前記第１の半導体層の側壁を含む第１の領域と前記第２の半導体層の側壁を含む第２の領域とにそれぞれ形成されたレジスト層と前記保護膜とをマスクにして前記第５の半導体層をエッチングする工程とを含む
ことを特徴とする請求項３に記載の横型ヘテロバイポーラトランジスタの製造方法。
【請求項５】
前記第２の半導体層を形成する工程は、ＵＨＶ−ＣＶＤにより成膜し、
前記第５の半導体層を形成する工程は、ＣＶＤにより成膜する
ことを特徴とする請求項４に記載の横型ヘテロバイポーラトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、横型ヘテロバイポーラトランジスタおよびその製造方法に関し、特にＳＯＩ（Silicon on Insulator）等の絶縁性基板上に形成されたシリコン／シリコン・ゲルマニウム（Ｓｉ1-XＧｅX）またはシリコン／シリコン・ゲルマニウム・カーボン（Ｓｉ1-X-YＧｅXＣY）等のヘテロ構造を用いたものに関するものである。
【背景技術】
【０００２】
一般に、ＳＯＩ基板上にＣＭＯＳやバイポーラトランジスタを形成することにより、動作電圧の低電圧化、完全な素子間分離、小さな寄生容量などの優れた特性が実現できると言われている。特に、通信機器の送受信部では、アナログ回路とデジタル回路間のクロストークが問題となるが、ＳＯＩ基板を使うことにより従来の技術よりも大幅なクロストークの低減が期待できる。
【０００３】
また、従来のシリコンプロセスを用いた技術では難しいとされていた高周波の周波数領域で動作できる素子として、Ｓｉ／ＳｉＧｅ等のヘテロ構造を用いたヘテロバイポーラトランジスタ（ＨＢＴ）が実用化されている。これらは、ベースのバンドギャップがエミッタのバンドギャップよりも小さなヘテロ構造を用いることにより、ベースからエミッタへのキャリアの逆注入が抑えられるためにベースの不純物濃度を従来よりも上げてベースの抵抗を小さくできるなど、従来のシリコンバイポーラトランジスタに比べて有利な点がある。
【０００４】
さらに、近年のシステム・オン・チップの要求に伴うＢｉＣＭＯＳ技術においては、ＣＭＯＳとバイポーラトランジスタを同一チップ上に形成することが要求されてきている。
【０００５】
しかしながら、バイポーラトランジスタをＳＯＩ基板上に形成しようとすると、従来の縦型構造ではＳＯＩ層の厚さをある程度厚くする必要がある一方、ＣＭＯＳについてはＳＯＩ層を薄くすることが高速動作やリーク電流を抑えるために必要である。
【０００６】
そこで、薄いＳＯＩ層を用いてバイポーラトランジスタを形成できれば工程の大幅な簡略化が可能であり、横型バイポーラトランジスタはそれを実現するための方法として有望である。横型構造にすることにより、寄生抵抗が小さくなり高速動作に関しても有利であるとの報告もある。このような試みの例が研究報告されており、図面を参照して説明する（例えば、非特許文献１参照）。
【０００７】
図４は従来の横型バイポーラトランジスタを示す図である。図４において、１０００はシリコン層、１００１はＢＯＸ層、１００２はコレクタ、１００４は内部ベース、１００５はエミッタ、１００６は外部ベース、１０９９はＳＯＩ層である。横型バイポーラトランジスタはシリコン酸化膜からなるＢＯＸ層１００１およびシリコンからなるＳＯＩ層１０９９を含むＳＯＩ基板上に形成されている。ＳＯＩ基板を用いることにより基板の寄生容量が低減できる。ＳＯＩ層１０９９の厚さは０．１μｍである。内部ベース１００４はボロンでＰ型にドーピングされており、さらに高濃度にボロンドーピングされた２つの外部ベース１００６と接続されている。エミッタ１００５、コレクタ１００２は２つの外部ベース１００６を結ぶ線に対して垂直な方向に内部ベース１００４に接するように形成されている。エミッタ１００５は砒素で高濃度にＮ型にドーピングされている。コレクタは砒素でＮ型にドーピングされているがベース１００６と近い部分は耐圧を上げるために濃度が低くなっており離れるに従い高濃度となるレトログレード構造である。また、各電極間の寄生容量が小さくなるように全体の平面形状は十字型になっている。このような横型バイポーラトランジスタにより最大発振周波数ｆｍａｘは３１ＧＨｚを実現できた。
【０００８】
図５は従来の横型バイポーラトランジスタの製造方法を示す図である。図５において、１１０２はコレクタ、１１０４は内部ベース、１１０５はエミッタ、１１０６は外部ベース、１１０７はＮ-拡散領域、１１１０はＳｉ3Ｎ4マスク、１１１１はＴＥＯＳマスクである。
【０００９】
まず、図５（ａ）に示すように、シリコン層およびＢＯＸ層からなるＳＯＩ基板に設けられたＳＯＩ層にリンが注入されたＮ型層とその上に酸化膜とＳｉＮ膜を形成した後、アレイ型のレジストマスク１１０８越しにボロン１１０９を４Ｅ１５ｃｍ-2注入してＰ+拡散領域を形成する。
【００１０】
次に、図５（ｂ）に示すように、窒化膜をエッチングしてサイドエッチを入れることによりレジストマスク１１０８端から約０．２μｍのオフセットを取ってＳｉ3Ｎ4マスク１１１０を形成する。
【００１１】
次に、図５（ｃ）に示すように、前記レジストマスク１１０８を除去後、前記Ｓｉ3Ｎ4マスク１１１０に対してクロスするようにＴＥＯＳマスク１１１１を形成してさらに局所的にボロンをドーズ量１Ｅ１４ｃｍ-2、加速エネルギー２５ｋｅＶで注入する。ここで、図５（ｄ）に示すように、内部ベースの幅は注入したボロンが前記ＴＥＯＳマスク１１１１の拡散距離によって決まる。
【００１２】
最後に、図５（ｅ）に示すように、エミッタおよびコレクタとなる部分をメサエッチングした後、それぞれ砒素を注入条件１Ｅ１５ｃｍ-2、１２０ｋｅＶ、１Ｅ１６ｃｍ-2、６５ｋｅＶで注入する。シリコンはこの注入によってアモルファス化されるため、１０５０℃、２０ｓｅｃのＲＴＡと８５０℃、６０ｍｉｎの電気炉アニ−ルによって再結晶化させる。
【００１３】
以上のような工程により、横型で寄生容量が小さく、ｆｍａｘが高く高速動作することのできるバイポーラトランジスタを形成することができる。
【非特許文献１】T.Shino et al, "A 31 GHz fmax Lateral BJT on SOI Using Self-Aligned External Base Formation Technology", IEEE International Electron Devices Meeting Technical Digest 1998 p953-956
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、このような従来例においては、以下の問題点が存在する。
【００１５】
まず第１に、内部ベース１１０４の幅をボロンの拡散により決めているために、所望の不純物分布が得られにくい。また、エミッタ１１０５、コレクタ１１０２も拡散によりその境界を画定しているために急峻な接合を形成することが難しい。
【００１６】
第２に、素子の寄生容量を極力小さくする構造とはなっているが、エミッタ１１０５、内部ベース１１０４、コレクタ１１０２の材質は従来と同じシリコンであり、動作速度には限界がある。すなわち、ベース抵抗を下げるために内部ベース１１０４の不純物濃度を上げると内部ベース１１０４からエミッタ１１０５側にホールが逆注入されて利得を下げてしまう一方、不純物濃度を下げるとベースの寄生抵抗が大きくなり動作速度が下がるという問題点を有している。
【００１７】
上記の課題を鑑みて、本発明は、寄生容量や寄生抵抗の小さな高速動作の可能な横型ヘテロバイポーラトランジスタを提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記の目的を達成するため、本発明に係る横型ヘテロバイポーラトランジスタは、基板上に設けた絶縁層上に島状に形成されたコレクタ領域となる第１導電形の第１の半導体層と、第１の半導体層表面の片側に形成された外部ベースとなる第２導電形の拡散層と、片側で第１の半導体層の側壁上に形成された内部ベースとなる第２導電形の第２の半導体層と、第１の半導体層と第２の半導体層との上に形成された保護膜と、第１の半導体層の側壁上に形成されたコレクタとなる第１導電形の第３の半導体層と、第２の半導体層の側壁上に形成されたエミッタとなる第１導電形の第４の半導体層とを備えたことを特徴とする。
【００１９】
上記の構成によれば、ＳＯＩ基板上に横方向に各電極を配置して寄生容量を低減する構成とすることにより、高速動作を実現することができる。
【００２０】
上記の横型ヘテロバイポーラトランジスタにおいて、第２の半導体層はシリコンとゲルマニウムの混晶またはカーボンを含むシリコンとゲルマニウムの混晶からなり、第３の半導体層と第４の半導体層とは多結晶シリコンからなることを特徴とする。
【００２１】
上記の構成によれば、ＳｉＧｅあるいはＳｉＧｅＣを内部ベースとして用いてへテロ接合を形成することにより、ベースからエミッタへのキャリアの逆注入を抑制して電流増幅率を稼ぐとともに、内部ベースの不純物濃度を上げてベース抵抗を低減することができる。
【００２２】
また、本発明に係る横型ヘテロバイポーラトランジスタの製造方法は、基板上に設けた絶縁層上に島状に形成され、コレクタ領域となる第１導電形の第１の半導体層を形成する工程と、第１の半導体層表面の片側に外部ベースとなる第２導電形の拡散層を選択的に形成する工程と、片側で第１の半導体層の側壁を選択的にエッチングする工程と、エッチングされた第１の半導体層の側壁上に内部ベースとなる第２導電形の第２の半導体層を選択的に形成する工程と、第１の半導体層と第２の半導体層との側壁上に形成され、それぞれがコレクタとエミッタとなる第１導電形の第３の半導体層と第４の半導体層とを形成する工程とを備えたことを特徴とする。
【００２３】
上記の構成によれば、ＳＯＩ基板上に横方向に各電極を配置して寄生容量を低減する構成とすることにより、高速動作を実現することができる。
【００２４】
上記の横型ヘテロバイポーラトランジスタの製造方法において、第１の半導体層を形成する工程は該第１の半導体層上に保護膜を形成する工程を含み、第３の半導体層と第４の半導体層とを形成する工程は、保護膜と第１の半導体層と第２の半導体層とからなる凸部を覆うように第１導電形の第５の半導体層を形成した後に、該凸部上の該第５の半導体層を選択的に除去する工程と、第１の半導体層の側壁を含む第１の領域と第２の半導体層の側壁を含む第２の領域とにそれぞれ形成されたレジスト層と保護膜とをマスクにして第５の半導体層をエッチングする工程とを含むことを特徴とする。
【００２５】
上記の構成によれば、ＳＯＩ基板上に最初にパターンニングしたコレクタ領域を基準にしてコレクタとエミッタが自己整合的に形成できるので、マスク合わせのマージンを設ける必要がないために素子面積を縮小することができる。
【００２６】
上記の横型ヘテロバイポーラトランジスタの製造方法において、第２の半導体層を形成する工程はＵＨＶ−ＣＶＤにより成膜し、第５の半導体層を形成する工程はＣＶＤにより成膜することが好ましい。
【発明の効果】
【００２７】
本発明に係る横型ヘテロバイポーラトランジスタおよびその製造方法によると、ＳＯＩ基板上に簡単な工程によりＳｉＧｅあるいはＳｉＧｅＣの内部ベースを有し、かつ寄生容量や寄生抵抗の小さな高速動作の可能な横型ヘテロバイポーラトランジスタを形成することができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施形態に係る横型ヘテロバイポーラトランジスタおよびその製造方法について、図面を参照しながら説明する。
【００２９】
図１〜図３は本実施形態の横型ヘテロバイポーラトランジスタの製造方法を示す図であり、図３（ｃ）は完成後の素子構造を示す図である。
【００３０】
まず、図１（ａ）に示すように、基板上に設けたＢＯＸ層１上に約０．１μｍの厚さのＳＯＩ層を有するＳＯＩ基板上に、約１０ｎｍの酸化膜層２を形成し、２００〜３００ｎｍのＳｉ3Ｎ4層３を堆積する。さらにリンを加速電圧が３００〜８００ｋｅＶ程度、ドーズ量が１Ｅ１３〜１Ｅ１４ｃｍ-2程度でイオン注入してＮ-型拡散層４を形成する。
【００３１】
次いで、図１（ｂ）に示すように、公知のフォトリソ、エッチング技術によりレジスト層５をマスクとして島状のコレクタ領域を形成する。
【００３２】
次いで、図１（ｃ）に示すように、外部ベースとなる領域にのみレジスト層６をマスクとしてボロンを加速電圧が１０〜５０ｋｅＶ程度、ドーズ量が１Ｅ１５〜１Ｅ１６ｃｍ-2程度でイオン注入しＰ+型拡散層７を形成する。
【００３３】
次いで、図１（ｄ）に示すように、約１０ｎｍの酸化膜層８を堆積し、内部ベースを形成する領域にのみレジスト層９をマスクとして、公知のエッチングにより酸化膜層８およびコレクタ領域の一部をエッチングし、平滑なシリコン面を形成する。
【００３４】
次いで、図２（ａ）に示すように、ＵＨＶ−ＣＶＤによりコレクタ領域の片側側壁部分にのみ選択的にＳｉＧｅあるいはＳｉＧｅＣ層１０を成長して内部ベースを形成する。
【００３５】
次いで、図２（ｂ）に示すように、公知のエッチングにより酸化膜層８をエッチングし、リン濃度が１〜７Ｅ２０ｃｍ-3程度のＮ+型ポリシリコン層１１を堆積する。
【００３６】
次いで、図２（ｃ）に示すように、ＣＭＰあるいはエッチバックによりＮ+型ポリシリコン層１１の凸部分を除去する。
【００３７】
次いで、図２（ｄ）に示すように、エッチバックによりＮ+型ポリシリコン層１１をＳｉＧｅあるいはＳｉＧｅＣ層１０およびＮ-型拡散層４を露出させないように、かつＢＯＸ層１上に数１００ｎｍ程度残るようにエッチングする。この時、Ｎ+型ポリシリコン層１１は酸化膜層２の側面を覆っている。
【００３８】
次いで、図３（ａ）に示すように、コレクタ領域の側壁を含む領域（凸部分の左側）と内部ベースの側壁を含む領域（凸部分の右側）とにレジスト層１２を形成する。その後、レジスト層１２とＳｉ3Ｎ4層３をマスクにして素子領域外の不必要なＮ+型ポリシリコン層１１をエッチングし、コレクタ１１ａとエミッタ１１ｂをパターンニングして双方の電気的絶縁性を確保する。さらに、８５０〜１１００℃、数１０秒のＲＴＡ処理を行い、イオン注入により形成した各不純物層を活性化する。
【００３９】
このようにすると、最初にパターンニングしたコレクタ領域を基準にしてコレクタ１１ａとエミッタ１１ｂが自己整合的に形成できるので、マスク合わせのマージンを設ける必要がないために素子面積を縮小することができる。
【００４０】
次いで、図３（ｂ）に示すように、Ｓｉ3Ｎ4層３を除去し、絶縁膜層１３を堆積する。なお、Ｓｉ3Ｎ4層３を保護膜にしてＮ+型ポリシリコン層１１を加工したが、Ｓｉ3Ｎ4層３を形成しないで厚く形成した酸化膜層２を保護膜にして加工することも可能である。
【００４１】
次いで、図３（ｃ）に示すように、公知のフォトリソ、エッチング技術によりコンタクトホールを形成し、コレクタ電極１４、ベース電極１５、エミッタ電極１６を形成すると、本実施形態の横型バイポーラトランジスタが完成する。
【００４２】
以上のように、本発明はＳＯＩ基板上に簡単な工程によりＳｉＧｅあるいはＳｉＧｅＣのベースを有し、かつ寄生容量や寄生抵抗の小さな高速動作の可能な横型ヘテロバイポーラトランジスタを形成することができる。
【産業上の利用可能性】
【００４３】
以上説明したように、本発明は、絶縁性基板上に形成される横型ヘテロバイポーラトランジスタ等に有用である。
【図面の簡単な説明】
【００４４】
【図１】本実施形態に係る横型ヘテロバイポーラトランジスタの製造工程を示す断面図
【図２】本実施形態に係る横型ヘテロバイポーラトランジスタの製造工程を示す断面図
【図３】本実施形態に係る横型ヘテロバイポーラトランジスタの製造工程を示す断面図
【図４】従来の横型バイポーラトランジスタを示す図
【図５】従来の横型バイポーラトランジスタの製造工程を示す図
【符号の説明】
【００４５】
１  ＢＯＸ層
２  酸化膜層
３  Ｓｉ3Ｎ4層
４  Ｎ-型拡散層
５  レジスト層
６  レジスト層
７  Ｐ+型拡散層
８  酸化膜層
９  レジスト層
１０  ＳｉＧｅあるいはＳｉＧｅＣ層
１１  Ｎ+型ポリシリコン層
１１ａ  コレクタ（Ｎ+型ポリシリコン膜）
１１ｂ  エミッタ（Ｎ+型ポリシリコン膜）
１２  レジスト層
１３  絶縁膜層
１４  コレクタ電極
１５  ベース電極
１６  エミッタ電極
【図１】
2005251888.tif 000003
【図２】
2005251888.tif 000004
【図３】
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【図４】
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【図５】
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