(57)【要約】【課題】  部品点数を削減し実装面積を低減すると共に安全規格に対応可能な高耐圧半導体リレーを実現する。【解決手段】  高耐圧半導体リレーにおいて、２つのＬＥＤと、誘電体分離された基板の周辺部分に形成された複数個のＤＭＯＳＦＥＴを直列接続し、基板の中央部分にＬＥＤの出力光を受光するＤＭＯＳＦＥＴと同数の電圧出力型フォトダイオードアレイを形成し、ＤＭＯＳＦＥＴに隣接する電圧出力型フォトダイオードアレイ及びシャント抵抗をそれぞれＤＭＯＳＦＥＴのソース・ゲート間に並列に接続した２つの誘電体分離チップとを設ける。【選択図】                    図１
2005252909.tif 000002
【特許請求の範囲】
【請求項１】
高耐圧半導体リレーにおいて、
２つのＬＥＤと、
誘電体分離された基板の周辺部分に形成された複数個のＤＭＯＳＦＥＴを直列接続し、前記基板の中央部分に前記ＬＥＤの出力光を受光する前記ＤＭＯＳＦＥＴと同数の電圧出力型フォトダイオードアレイを形成し、前記ＤＭＯＳＦＥＴに隣接する電圧出力型フォトダイオードアレイ及びシャント抵抗をそれぞれ前記ＤＭＯＳＦＥＴのソース・ゲート間に並列に接続した２つの誘電体分離チップと
を備えたことを特徴とする高耐圧半導体リレー。
【請求項２】
前記ＬＥＤと前記ＬＥＤの出力光を受光する前記電圧出力型フォトダイオードアレイとの間に透明シリコン樹脂を充填したことを特徴とする
請求項１記載の高耐圧半導体リレー。
【請求項３】
前記誘電体分離された基板が、
シリコンウェハに熱酸化膜を成長させ、当該熱酸化膜が成長した面にシリコンウェハを張り合わせ、一方のシリコンウェハにエッチングにより溝を前記熱酸化膜に至るまで形成すると共に形成された溝を有機高分子誘電体材料で埋めて有機高分子誘電体膜を形成し、形成された有機高分子誘電体膜の表面を前記一方のシリコンウェハに達するまで研磨することにより製造されたことを特徴とする
請求項１記載の高耐圧半導体リレー。
【請求項４】
前記ＤＭＯＳＦＥＴの個数が、
所定の耐圧を満足するために必要な個数であることを特徴とする
請求項１記載の高耐圧半導体リレー。
【請求項５】
前記電圧出力型フォトダイオードアレイが、
前記ＤＭＯＳＦＥＴを駆動するに十分な出力を得られる複数個のフォトダイオードを直列接続して構成されていることを特徴とする
請求項１記載の高耐圧半導体リレー。
【請求項６】
前記ＤＭＯＳＦＥＴが、
横型のＤＭＯＳＦＥＴであることを特徴とする
請求項１乃至請求項５のいずれかに記載の高耐圧半導体リレー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レコーダ等の記録計の入力マルチプレクサスイッチに用いられる半導体リレーに関し、特に部品点数を削減し実装面積を低減すると共に安全規格に対応可能な高耐圧半導体リレーに関する。
【背景技術】
【０００２】
従来のレコーダ等の記録計の入力マルチプレクサスイッチに用いられる半導体リレーに関連する先行技術文献としては次のようなものがある。
【０００３】
【特許文献１】特開平０５−１６７４１２号公報
【特許文献２】特開平０９−２１３９２６号公報
【特許文献３】特開平０９−３１２３９２号公報
【特許文献４】特開平１０−１１７０１１号公報
【特許文献５】特開平１０−１２６２３９号公報
【０００４】
図８は従来の耐圧が３０００Ｖ級の半導体リレーの一例を示す構成ブロック図である。図８において１はＬＥＤ（Light Emitting Diode）、２は耐圧が７５０Ｖ級の二重拡散電界効果型トランジスタ（Double-diffused Metal Oxide Semiconductor Field Effect Transistor：以下、単にＤＭＯＳＦＥＴと呼ぶ。）、３はゲートを保護するための保護ダイオード、４は制御回路、５は電圧出力型フォトダイオードアレイである。
【０００５】
図８中”ＩＴ０１”及び”ＩＴ０２”に示す入力端子間にはＬＥＤ１等が２個直列に接続され、図８中”ＯＴ０１”に示す出力端子間には４個が直列に接続されているＤＭＯＳＦＥＴ２のドレインが接続される。また、図８中”ＯＴ０２”に示す出力端子間には４個が直列に接続されているＤＭＯＳＦＥＴのドレインが接続され、４個が直列に接続されているＤＭＯＳＦＥＴのソース同士が接続される。
【０００６】
また、各ＤＭＯＳＥＴ２のゲート・ソース間には保護ダイオード３、制御回路４及び電圧出力型フォトダイオードアレイ５がそれぞれ並列に接続される。
【０００７】
ここで、図８に示す従来例の動作を図９及び図１０を用いて説明する。図９は耐圧が７５０Ｖ級のＤＭＯＳＦＥＴの一例を示す構成断面図、図１０は電圧出力型フォトダイオードアレイ５の一例を示す構成断面図である。
【０００８】
図８に示す従来例の耐圧が３０００Ｖ級の半導体リレーでは特殊な構造、或いは、ＳｉＣ等の化合物半導体を用いて３０００Ｖの高耐圧を実現するのではなく、既存の耐圧が７５０Ｖ級のＤＭＯＳＦＥＴを複数個直列接続させて耐圧３０００Ｖを実現している。
【０００９】
例えば、図９に示す７５０Ｖ級のＤＭＯＳＦＥＴにおいて６はｐ型の基板、７はｎ型のドリフトチャネル層、８はｐ型のベース層、９及び１０はｎ＋層、１１はｐ−層、１２はＬＯＣＯＳ（local-oxidation-of-silicon）、１３及び１６はフローティングフィールドプレート、１４は絶縁膜、１５はドレイン電極、１７はソースフィールドプレート、１８はゲート電極、１９はソース電極である。
【００１０】
基板６上にはドリフトチャネル層７及びベース層８が形成され、ドリフトチャネル層７にはｎ＋層９及びＬＯＣＯＳ１２が形成される。また、ベース層８にはｎ＋層１０及びｐ＋層１１がそれぞれ形成される。
【００１１】
ＬＯＣＯＳ１２の上にはフローティングフィールドプレート１３が形成され、ベース層８からＬＯＣＯＳ１２にかけてゲート電極１８が形成される。また、これらの上には絶縁膜１４が形成され、当該絶縁膜１４を除去されたｎ＋層９にはドレイン電極１５が形成される。
【００１２】
絶縁膜１４の上にはフローティングフィールドプレート１６及びソースフィールドプレート１７が形成され、ｎ＋層１０及びｐ＋層１１に渡ってソース電極１９が形成される。
【００１３】
ちなみに、図９に示すＤＭＯＳＦＥＴは既存のものであるので、ＤＭＯＳＦＥＴ自体の詳細な動作説明等に関しては説明を省略する。
【００１４】
図８中”ＩＴ０１”及び”ＩＴ０２”との間に接続されたＬＥＤ１等の順方向に電流を流すとＬＥＤ１等は発光し、当該ＬＥＤ１等に隣接して配置された受光素子である電圧出力型フォトダイオードアレイ５等において受光される。
【００１５】
例えば、図１０に示す電圧出力型フォトダイオードアレイにおいて、２０はセラミック基板、２１及び２２は配線、２３及び２４はメタル、２５は複数のフォトダイオードが直列接続されたフォトダイオードアレイ、２６及び２７は導電性接着剤である。
【００１６】
セラミック基板２０上には配線２１及び２２が形成され、両端にメタル２３及び２４が形成され複数のフォトダイオードが直列接続されたフォトダイオードアレイ２５が、両端のメタル２３及び２４が配線２１及び２２にそれぞれ接触するように配置され、フォトダイオードアレイ２５は当該接触部分において導電性接着剤２６及び２７によってセラミック基板２０に固定される。
【００１７】
このような受光素子である電圧出力型フォトダイオードアレイ５等で発生した光電流がＤＭＯＳＦＥＴ２等のゲートに充電される。そして、ゲート電圧がＤＯＭＳＦＥＴ２等の閾値を超過するとＤＭＯＳＦＥＴ２等が”ＯＦＦ状態”から”ＯＮ状態”に遷移して、図８中"ＯＴ０１”及び”ＯＴ０２”に示す出力端子間が短絡される。
【００１８】
一方、ＬＥＤ１等に対する順方向電流の供給をやめると、ＬＥＤ１等は発光をやめ、ＤＭＯＳＦＥＴ２等のゲートに蓄積された電荷が制御回路４等によって放電され、ゲート電圧がＤＯＭＳＦＥＴ２等の閾値を下回るとＤＭＯＳＦＥＴ２等が”ＯＮ状態”から”ＯＦＦ状態”に遷移して、図８中"ＯＴ０１”及び”ＯＴ０２”に示す出力端子間が開放される。
【００１９】
また、半導体リレーでは両極性の信号を取り扱うため耐圧が３０００Ｖを実現する４個の７５０Ｖ級のＤＭＯＳＦＥＴを２つ接続して用いる。
【００２０】
このように、耐圧３０００Ｖが実現された半導体リレーはレコーダ等の記録計の入力マルチプレクサスイッチに用いられる。図１１は熱電対信号を記録する記録計の一例を示す構成ブロック図である。
【００２１】
図１１において２８は増幅回路、２９はＡ／Ｄ変換回路、３０は演算回路、３１は制御回路である。また、図１１中”ＳＣ２１”は耐圧３０００Ｖの半導体リレーを利用したスイッチ回路であり、２８，２９，３０，３１及び”ＳＣ２１”はレコーダ２００を構成している。
【００２２】
図１１中”ＴＣ１１”、"ＴＣ１２”及び”ＴＣ１３”に示す熱電対は図１１中”ＳＣ２１”に示すスイッチ回路の複数の入力端子にそれぞれ接続され、図１１中”ＳＣ２１”に示すスイッチ回路の出力端子は増幅回路２８を介してＡ／Ｄ変換回路２９に接続される。
【００２３】
また、Ａ／Ｄ変換回路２９の出力は演算回路３０に接続され、制御回路３１の制御信号は図１１中”ＳＣ２１”に示すスイッチ回路の制御入力端子に接続される。
【００２４】
図１１中”ＴＣ２１”、”ＴＣ２２”及び”ＴＣ２３”に示す熱電対の出力は図１１中”ＳＣ２１”に示すスイッチ回路において制御回路３１の制御信号に基づき適宜選択されて増幅回路２８を介してＡ／Ｄ変換回路２９に入力される。
【００２５】
Ａ／Ｄ変換回路２９は適宜増幅された入力された熱電対の信号をディジタル信号に変換し、演算回路３０はディジタル信号に変換された熱電対の信号を記録用紙や記憶手段（図示せず。）記録する。
【００２６】
すなわち、図１１中”ＳＣ２１”に示すスイッチ回路には耐圧３０００Ｖの半導体リレーが用いられているので、両極性を有する信号であっても３０００Ｖの耐圧を実現することができる。
【００２７】
但し、図１１中”ＡＰ２１”に示すような電源電圧が重畳された、図１１中”ＴＣ３１”に示す熱電対の信号を記録する場合、従来のＩＥＣ（International Electrotechnical Commission：国際電気標準会議）やＪＩＳ（Japan Industrial Standard：日本工業規格）等の安全規格においては２５０ＶＡＣラインでは記録計の耐圧は”１０００Ｖｒｍｓ”であったので、耐圧が１５００ＶＤＣの半導体リレーであれば２５０ＶＡＣラインに適合可能であったが、昨今の安全規格の改定に伴い、耐圧が１５００ＶＤＣの半導体リレーでは１２５ＶＡＣラインまでしか利用できなくなってしまった。
【００２８】
このため、２５０ＶＡＣラインで半導体リレーを用いるためには耐圧が３０００ＶＤＣ必要であると言った要求が生じたので、本願出願人の出願に係る「特願平２００３−２９５９０９号」において３０００Ｖ耐圧の半導体リレーを記載している。
【００２９】
図１２は「特願平２００３−２９５９０９号」に記載された３０００Ｖ耐圧の半導体リレーの実装例を示す平面図である。
【００３０】
図１２において３２はセラミック基板、３３はＬＥＤ、３４は電圧出力型フォトダイオードアレイ、３５は７５０Ｖ級のＤＭＯＳＦＥＴ、３６はエポキシ樹脂、３７は透明シリコンゴムである。
【００３１】
回路構成に関しては図８に示す構成ブロック図と同様であり、図１２中”ＩＴ３１”及び”ＩＴ３２”に示す入力端子に電流を供給することにより、ＬＥＤ３３等が発光し、当該ＬＥＤ３３等に隣接して配置された受光素子である電圧出力型フォトダイオードアレイ３４等において受光される。
【００３２】
そして、受光素子である電圧出力型フォトダイオードアレイ３４等で発生した光電流がＤＭＯＳＦＥＴ３５等のゲートに充電される。そして、ゲート電圧がＤＯＭＳＦＥＴ３５等の閾値を超過するとＤＭＯＳＦＥＴ３５等が”ＯＦＦ状態”から”ＯＮ状態”に遷移して、図１２中"ＯＴ３１”及び”ＯＴ３２”に示す出力端子間が短絡される。
【００３３】
一方、ＬＥＤ３３等に対する電流の供給をやめると、ＬＥＤ３３等は発光をやめ、ＤＭＯＳＦＥＴ３５等のゲートに蓄積された電荷が制御回路（図示せず。）によって放電され、ゲート電圧がＤＯＭＳＦＥＴ３５等の閾値を下回るとＤＭＯＳＦＥＴ３５等が”ＯＮ状態”から”ＯＦＦ状態”に遷移して、図１２中"ＯＴ３１”及び”ＯＴ３２”に示す出力端子間が開放される。
【発明の開示】
【発明が解決しようとする課題】
【００３４】
しかし、図１２に示す３０００Ｖ耐圧の半導体リレーでは部品点数が多く、組み立て工数の増加を招く恐れがあると言った問題点があった。具体的には、「特願平２００３−２９５９０９号」に記載された３０００Ｖ耐圧の半導体リレーの実装例では１６点の部品点数があった。
従って本発明が解決しようとする課題は、部品点数を削減し実装面積を低減すると共に安全規格に対応可能な高耐圧半導体リレーを実現することにある。
【課題を解決するための手段】
【００３５】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
高耐圧半導体リレーにおいて、
２つのＬＥＤと、誘電体分離された基板の周辺部分に形成された複数個のＤＭＯＳＦＥＴを直列接続し、前記基板の中央部分に前記ＬＥＤの出力光を受光する前記ＤＭＯＳＦＥＴと同数の電圧出力型フォトダイオードアレイを形成し、前記ＤＭＯＳＦＥＴに隣接する電圧出力型フォトダイオードアレイ及びシャント抵抗をそれぞれ前記ＤＭＯＳＦＥＴのソース・ゲート間に並列に接続した２つの誘電体分離チップとを備えたことにより、部品点数を削減し実装面積を低減すると共に安全規格に対応可能になる。
【００３６】
請求項２記載の発明は、
請求項１記載の発明である高耐圧半導体リレーにおいて、
前記ＬＥＤと前記ＬＥＤの出力光を受光する前記電圧出力型フォトダイオードアレイとの間に透明シリコン樹脂を充填したことにより、部品点数を削減し実装面積を低減すると共に安全規格に対応可能になる。
【００３７】
請求項３記載の発明は、
請求項１記載の発明である高耐圧半導体リレーにおいて、
前記誘電体分離された基板が、
シリコンウェハに熱酸化膜を成長させ、当該熱酸化膜が成長した面にシリコンウェハを張り合わせ、一方のシリコンウェハにエッチングにより溝を前記熱酸化膜に至るまで形成すると共に形成された溝を有機高分子誘電体材料で埋めて有機高分子誘電体膜を形成し、形成された有機高分子誘電体膜の表面を前記一方のシリコンウェハに達するまで研磨することにより製造されたことにより、部品点数を削減し実装面積を低減すると共に安全規格に対応可能になる。
【００３８】
請求項４記載の発明は、
請求項１記載の発明である高耐圧半導体リレーにおいて、
前記ＤＭＯＳＦＥＴの個数が、
所定の耐圧を満足するために必要な個数であることにより、部品点数を削減し実装面積を低減すると共に安全規格に対応可能になる。
【００３９】
請求項５記載の発明は、
請求項１記載の発明である高耐圧半導体リレーにおいて、
前記電圧出力型フォトダイオードアレイが、
前記ＤＭＯＳＦＥＴを駆動するに十分な出力を得られる複数個のフォトダイオードを直列接続して構成されていることにより、部品点数を削減し実装面積を低減すると共に安全規格に対応可能になる。
【００４０】
請求項６記載の発明は、
請求項１乃至請求項５のいずれかに記載の発明である高耐圧半導体リレーにおいて、
前記ＤＭＯＳＦＥＴが、
横型のＤＭＯＳＦＥＴであることにより、部品点数を削減し実装面積を低減すると共に安全規格に対応可能になる。
【発明の効果】
【００４１】
本発明によれば次のような効果がある。
請求項１，２，３，４，５及び請求項６の発明によれば、誘電体分離された基板の周辺部分に横型ＤＭＯＳＦＥＴを４個形成し、各横型ＤＭＯＳＦＥＴのソースを隣接する横型ＤＭＯＳＦＥＴのドレインにワイヤによって接続して４個の横型ＤＭＯＳＦＥＴを直列接続すると共に誘電体分離された基板の中央部分に４個の電圧出力型フォトダイオードアレイを形成し、各横型ＤＭＯＳＦＥＴに隣接する電圧出力型フォトダイオードアレイ及びシャント抵抗をそれぞれ横型ＤＭＯＳＦＥＴのソース・ゲート間に並列に接続した誘電体分離チップを２個用いて高耐圧半導体リレーを実装することにより、言い換えれば、高耐圧の横型ＤＭＯＳＦＥＴとこれを駆動する電圧出力型フォトダイオードアレイを同一誘電体分離基板に形成することにより、部品点数を削減し実装面積を低減すると共に安全規格に対応可能になる。また、素子間の耐圧を確保するための誘電体分離に有機高分子誘電体膜を用いることにより、長時間の熱処理が不要になりウェハの反り等を低減することが可能になる。
【発明を実施するための最良の形態】
【００４２】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係る高耐圧半導体リレーに用いる誘電体分離チップの一実施例を示す構成平面図であり、図２及び図３は本発明に係る高耐圧半導体リレーの実装例を示す平面図及び図２のＡ−Ａ’断面図である。
【００４３】
図１に示す誘電体分離チップは誘電分離基板に４個作り込まれた７５０Ｖ級の横型ＤＭＯＳＦＥＴを直列接続したものである。但し、入力端子に接続されるＬＥＤは図１上では図示されていない。
【００４４】
図１において３８は誘電体分離基板に作り込まれた横型ＤＭＯＳＦＥＴ、３９は誘電体分離基板に作り込まれた電圧出力型フォトダイオードアレイ、４０は誘電体分離基板に作り込まれたシャント抵抗、４１は誘電体分離基板上に配線されたアルミニウム配線である。
【００４５】
また、図１中”ＳＣ４１”、”ＧＴ４１”及び”ＤＲ４１”は横型ＤＭＯＳＦＥＴ３８のソース、ゲート及びドレインをそれぞれ示しており、図１中”ＷＲ４１”は各横型ＤＭＯＳＦＥＴ３８のソースとドレイン間を接続するワイヤである。
【００４６】
誘電体分離基板の周辺部分（四辺）には横型ＤＭＯＳＦＥＴ３８が４個形成され、各横型ＤＭＯＳＦＥＴのソースは隣接する横型ＤＭＯＳＦＥＴのドレインにワイヤによって接続されることにより、４個の横型ＤＭＯＳＦＥＴが直列接続される。
【００４７】
一方、誘電体分離基板の中央部分には電圧出力型フォトダイオードが３６個形成され、隣接する９個の電圧出力型フォトダイオードがアルミニウム配線４１等によって直列接続されて４個の電圧出力型フォトダイオードアレイ３９を構成する。
【００４８】
この時、電圧出力型フォトダイオードアレイ３９では”５．５Ｖ”程度の電圧を発電できるので、横型ＤＭＯＳＦＥＴ３８の閾値電圧は”約１．５Ｖ”に設定する。また、それぞれの電圧出力型フォトダイオードアレイのアノード・カソードの間には誘電体分離された素子間の余地を利用してポリシリコン高抵抗を配置する。
【００４９】
そして、各横型ＤＭＯＳＦＥＴ３８に隣接する電圧出力型フォトダイオードアレイ３９及びシャント抵抗４０がそれぞれ横型ＤＭＯＳＦＥＴ３８のソース・ゲート間に並列に接続される。
【００５０】
一方、図２において４２はモールド樹脂、４３は図１に示すような誘電体分離チップ、４４は透明シリコン樹脂、４５はリードフレーム、４６は誘電体分離チップ４３とリードフレーム４５を接続するためのワイヤである。また、図３において４２，４３，４４，４５及び４６は図３と同一符号を付してあり、４７はＬＥＤである。
【００５１】
±３０００Ｖの耐圧を実現するため図２に示すように２つの誘電体分離チップ４３を用い、当該誘電体分離チップに形成されている直列接続の横型ＤＭＯＳＦＥＴ（４個の横型ＤＭＯＳＦＥＴを直列接続したもの）のソース同士をワイヤで接続すると共に直列接続の横型ＤＭＯＳＦＥＴ（４個の横型ＤＭＯＳＦＥＴを直列接続したもの）のそれぞれのドレインをワイヤ４６等によってリードフレーム４５等にそれぞれ接続する。
【００５２】
また、図３に示すように４つの電圧出力型フォトファイオードアレイが形成された領域の中心部分の真上にＬＥＤ４７が位置するように実装され、ＬＥＤ４７と電圧出力型フォトダイオードアレイとの間には透明シリコン樹脂４４が充填されＬＥＤ４７の出力光を効率良く受光素子である電圧出力型フォトダイオードアレイに導く。
【００５３】
ちなみに、図２及び図３に示す高耐圧半導体リレーの基本的な動作に関しては図８に示す従来例と同様であるのその説明は省略する。
【００５４】
また、図１に示す誘電体分離チップの製造方法について図４、図５及び図６を用いて説明する。図４乃至図６は誘電体分離チップの製造過程を示す断面図であり、図４乃至図６において４８及び５０はｐ型のシリコンウェハ、４９は熱酸化膜、５１は有機高分子誘電体膜である。
【００５５】
第１の工程において、ｐ型のシリコンウェハ４８に熱酸化膜４９を成長させ、当該熱酸化膜４９が成長した面にｐ型のシリコンウェハを張り合わせてウェハを製造する。この時、図４中”ＴＨ５１”に示す熱酸化膜の厚さは３０００Ｖの耐圧を実現するために”３μｍ”程度にする。また、横型ＤＭＯＳＦＥＴを形成する側のシリコンウェハは基板比抵抗”ρ＝１００Ω・ｃｍ”とする。
【００５６】
第２の工程において、エッチングにより図５中”ＤＴ６１”、”ＤＴ６２”及び”ＤＴ６３”に示すような溝を熱酸化膜４９に至るまで形成すると共に、形成された溝を有機高分子誘電体材料で埋めて有機高分子誘電体膜５１を形成する。
【００５７】
第３の工程において、形成された有機高分子誘電体膜５１の表面をｐ型のシリコンウェハ５０に達するまで研磨することにより、誘電体分離された基板を製造する。
【００５８】
第４の工程において、通常のＩＣプロセス工程を用いて図６中”ＤＭ７１”に示す領域、言い換えれば、有機高分子誘電体膜で誘電体分離されている領域に横型ＤＭＯＳＦＥＴを形成し、図６中”ＤＤ７１”に示す領域、言い換えれば、有機高分子誘電体膜で誘電体分離されている領域に電圧出力型フォトダイオードアレイを形成する。但し、図６中”ＴＨ７１”に示す有機高分子誘電体膜５１の幅は３０００Ｖ以上の耐圧が得られるに十分な幅にする。
【００５９】
また、図１等に示す高耐圧のＤＭＯＳＦＥＴとしては横型ＤＭＯＳＦＥＴを用いているが、これは縦型ＤＭＯＳＦＥＴを利用した場合（基板はｎ型になる）には、フォトダイオードのアノード・カソードとＤＭＯＳＦＥＴのゲート・ソースとを誘電体分離チップ内で結線する際に、縦型ＤＭＯＳＦＥＴの耐圧を確保するガードリングがゲートやソースの配線の直下に形成される反転層によって短絡して所定の耐圧を確保できないためである。
【００６０】
このような状況を図７を用いて説明する。図７はＤＭＯＳＦＥＴとして縦型のＤＭＯＳＦＥＴを用いた場合の耐圧劣化を説明する断面図である。図７において５２はｐ型のガードリング、５３はｐ型の反転層、５４は絶縁層、５５はポリシリコン、５６はアルミニウム配線である。
【００６１】
図７から分かるようにアルミニウム配線５６に起因してアルミニウム配線５６の直下に形成されるｐ型の反転層５３が縦型ＤＭＯＳＦＥＴの耐圧を確保するｐ型のガードリング５２を短絡させてしまい、当該ガードリングが機能しなくなってしまい、所定の耐圧を確保できなくなってしまう。
【００６２】
この結果、誘電体分離された基板の周辺部分に横型ＤＭＯＳＦＥＴを４個形成し、各横型ＤＭＯＳＦＥＴのソースを隣接する横型ＤＭＯＳＦＥＴのドレインにワイヤによって接続して４個の横型ＤＭＯＳＦＥＴを直列接続すると共に誘電体分離された基板の中央部分に４個の電圧出力型フォトダイオードアレイを形成し、各横型ＤＭＯＳＦＥＴに隣接する電圧出力型フォトダイオードアレイ及びシャント抵抗をそれぞれ横型ＤＭＯＳＦＥＴのソース・ゲート間に並列に接続した誘電体分離チップを２個用いて高耐圧半導体リレーを実装することにより、言い換えれば、高耐圧の横型ＤＭＯＳＦＥＴとこれを駆動する電圧出力型フォトダイオードアレイを同一誘電体分離基板に形成することにより、部品点数を削減し実装面積を低減すると共に安全規格に対応可能になる。
【００６３】
具体的には、図１２に示す「特願平２００３−２９５９０９号」に記載された３０００Ｖ耐圧の半導体リレーでは１６個（７５０Ｖ級のＤＭＯＳＦＥＴを用いた場合）の部品点数であったが、本発明に係る高耐圧半導体リレーでは２つの誘電体分離チップが２個で済むので、部品点数は１／８に削減される。
【００６４】
また、ＤＭＯＳＦＥＴや電圧出力型フォトダイオードアレイの実装面積は従来例とは相違ないものの、誘電体分離技術の集積化効率のために配線領域が大幅に削減されて、実装面積は従来例と比較して約１／２程度に低減される。
【００６５】
さらに、素子間の耐圧を確保するための誘電体分離に有機高分子誘電体膜を用いることにより、長時間の熱処理が不要になりウェハの反り等を低減することが可能になる。
【００６６】
なお、図１等の説明に際しては誘電体分離チップに形成される横型ＤＭＯＳＦＥＴの個数は７５０Ｖ級の横型ＤＭＯＳＦＥＴを４個として例示しているが、勿論、この個数に限定されるわけではなく、所定の耐圧を満足するために必要な個数であれば良く、例えば、所定の耐圧３０００Ｖであれば１５００Ｖ級の横型ＤＭＯＳＦＥＴを２個直列接続するでば良い。
【００６７】
また、図１等に示す電圧出力型フォトダイオードアレイは９個の電圧出力型フォトダイオードを直列接続して構成しているが、勿論、この個数に限定されるものではなく、横型ＤＭＯＳＦＥＴを駆動するに十分な出力を得られれば任意の個数の電圧出力型フォトダイオードで電圧出力型フォトダイオードアレイを構成しても構わない。
【図面の簡単な説明】
【００６８】
【図１】本発明に係る高耐圧半導体リレーに用いる誘電体分離チップの一実施例を示す構成平面図である。
【図２】本発明に係る高耐圧半導体リレーの実装例を示す平面図である。
【図３】本発明に係る高耐圧半導体リレーの実装例を示すＡ−Ａ’断面図である。
【図４】誘電体分離チップの製造過程を示す断面図である。
【図５】誘電体分離チップの製造過程を示す断面図である。
【図６】誘電体分離チップの製造過程を示す断面図である。
【図７】ＤＭＯＳＦＥＴとして縦型のＤＭＯＳＦＥＴを用いた場合の耐圧劣化を説明する断面図である。
【図８】従来の耐圧が３０００Ｖ級の半導体リレーの一例を示す構成ブロック図である。
【図９】耐圧が７５０Ｖ級のＤＭＯＳＦＥＴの一例を示す構成断面図である。
【図１０】電圧出力型フォトダイオードアレイの一例を示す構成断面図である。
【図１１】熱電対信号を記録する記録計の一例を示す構成ブロック図である。
【図１２】３０００Ｖ耐圧の半導体リレーの実装例を示す平面図である。
【符号の説明】
【００６９】
１，３３，４７  ＬＥＤ
２，３５，３８  二重拡散電界効果型トランジスタ（ＤＭＯＳＦＥＴ）
３  保護ダイオード
４  制御回路
５，３４，３９  電圧出力型フォトダイオードアレイ
６  基板
７  ドリフトチャネル層
８  ベース層
９，１０  ｎ＋層
１１  ｐ−層
１２  ＬＯＣＯＳ
１３，１６  フローティングフィールドプレート
１４  絶縁膜
１５  ドレイン電極
１７  ソースフィールドプレート
１８  ゲート電極
１９  ソース電極
２０，３２  セラミック基板
２１，２２  配線
２３，２４  メタル
２５  フォトダイオードアレイ
２６，２７  導電性接着剤
２８  増幅回路
２９  Ａ／Ｄ変換回路
３０  演算回路
３１  制御回路
３６  エポキシ樹脂
３７  透明シリコンゴム
４０  シャント抵抗
４１，５６  アルミニウム配線
４２  モールド樹脂
４３  誘電体分離チップ
４４  透明シリコン樹脂
４５  リードフレーム
４６  ワイヤ
４８，５０  シリコンウェハ
４９  熱酸化膜
５１  有機高分子誘電体膜
５２  ガードリング
５３  反転層
５４  絶縁層
５５  ポリシリコン
２００  レコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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