(57)【要約】【課題】半導体集積回路のレイアウト設計にて配線空白領域を特定可能にすることでチップサイズの縮小と効率的なフロアプラン修正を可能にする。【解決手段】入力されたフロアプラン情報とセル配置位置情報に基づき、配線幅および配線間隔から抽出されるワイヤートラック情報から単位領域当たりの通過可能配線本数を算出し（２）、入力された配線接続情報から配線の通過経路を見積り（３）、単位領域当たりの通過配線本数を算出し（４）、単位領域当たりの通過可能配線本数から単位領域当たりの通過配線本数を差し引くことで、単位領域当たりの通過可能配線余地本数を算出し（５）、この配線余地本数が０でない場合に生ずる配線空白領域の情報を表示手段などにより特定可能にし（６）、配線空白領域の縮小や配線混雑領域から配線空白領域へのセルの配置移動などのフロアプラン修正を行う（７）。【選択図】  図１
2005234632.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路のレイアウト設計において、フロアプラン情報とセル配置位置情報と配線接続情報を入力するステップと、
前記フロアプラン情報と前記セル配置位置情報に基づき、配線幅および配線間隔から抽出されるワイヤートラック情報から単位領域当たりの通過可能配線本数を算出するステップと、
前記配線接続情報から配線通過経路を見積るステップと、
前記配線通過経路の見積りに基づき単位領域当たりの通過配線本数を算出するステップと、
前記単位領域当たりの通過可能配線本数から前記単位領域当たりの通過配線本数を差し引き、単位領域当たりの通過可能配線余地本数を算出するステップと、
前記単位領域当たりの通過可能配線余地本数が０でない場合に生ずる配線空白領域の情報を表示手段などにより特定可能にするステップと、
前記配線空白領域の縮小や配線混雑領域から前記配線空白領域へのセルの配置移動などのフロアプラン修正を行うステップと、
を有する半導体集積回路の設計方法。
【請求項２】
前記配線空白領域にダミーパターンを発生するステップを有する請求項１記載の半導体集積回路の設計方法。
【請求項３】
前記配線空白領域に電源配線を追加するステップを有する請求項１記載の半導体集積回路の設計方法。
【請求項４】
請求項１から３のいずれか一項記載の半導体集積回路の設計方法を実施する半導体集積回路の設計装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路のレイアウト設計技術に係り、特にチップサイズの縮小、効率的なフロアプランの修正および空白領域の有効活用によりコストの削減と開発期間の短縮を可能にする半導体集積回路の設計方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路の微細化と高集積化に伴い、１チップに搭載されるハードマクロセル数も多くなっていることから、チップサイズをできるだけ小さくし、配線を収束させることや、ＩＲドロップの規定値を満たすことなどの物理的設計要求を満たすためのフロアプランの決定が非常に困難になっている。また、後工程で面積率が不足していることによる後戻りの発生を抑制することが重要な設計課題となっている。
【０００３】
従来の半導体集積回路の設計方法では、論理合成においてブロック単位でゲートレベルの回路を生成した後、ブロック内のセルの総面積またはゲート数に基づいてブロックのサイズを決定し、そのサイズのブロックをフロア内に配置するステップと、ブロック内でセルを概略配置し、ブロック内外のセル間をグローバル配線するステップと、ブロック間の配線数と配線密度が設定値以上の部分と複数ブロックを通るクリティカルパスを表示させるステップと、表示結果を見て修正が必要と判断した場合はブロックのリサイズまたは移動を行った後にブロック内でセルを概略配置し、ブロック内外のセル間をグローバル配線するステップへ戻るステップとが用いられている（例えば、特許文献１参照）。
【特許文献１】特開平９−２３２４３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記の設計方法では、判断するための情報として配線密度が規定値以上の部分を表示させるのみであり、空白領域を特定することができないためセルの配置移動の判断が難しく、設計工程の後戻りが多くなり開発期間が非常に長くなってしまうという問題がある。
【０００５】
また、表示対象を配線密度の規定値以上として空白領域には着目していないため、全領域中の空白領域を縮める取り組みを実施していないか、あるいは実施していても空白領域を縮める判断が難しいため、短期間でチップサイズをさらに小さくすることが難しくなり、コストへの影響が大きくなるという問題がある。
【０００６】
本発明は、チップサイズの縮小と効率的なフロアプランの修正と空白領域の有効活用を可能にし、コストの削減を図るとともに設計工程の後戻りの削減により開発期間を短縮することができる半導体集積回路の設計方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の半導体集積回路の設計方法は、半導体集積回路のレイアウト設計において、フロアプラン情報とセル配置位置情報と配線接続情報を入力するステップと、前記フロアプラン情報と前記セル配置位置情報に基づき、配線幅および配線間隔から抽出されるワイヤートラック情報から単位領域当たりの通過可能配線本数を算出するステップと、前期配線接続情報から配線通過経路を見積るステップと、前記配線通過経路の見積りに基づき単位領域当たりの通過配線本数を算出するステップと、前記単位領域当たりの通過可能配線本数から前記単位領域当たりの通過配線本数を差し引き、単位領域当たりの通過可能配線余地本数を算出するステップと、前記単位領域当たりの通過可能配線余地本数が０でない場合に生ずる配線空白領域の情報を表示手段などにより特定可能にするステップと、前記配線空白領域の縮小や配線混雑領域から前記配線空白領域へのセルの配置移動などのフロアプラン修正を行うステップとを有する。
【０００８】
上記構成によれば、配線余地本数が０でない場合に生ずる配線空白領域を設計当初の段階で特定することができるため、この配線空白領域を縮小することや、配線混雑領域から配線空白領域へセル配置を移すなどの修正を行うことで、チップサイズの縮小や効率的なフロアプランの修正が可能になり、コストの削減を図るとともに設計工程の後戻りの削減による開発期間の短縮を図ることができる。
【０００９】
本発明は、さらに、前記配線空白領域にダミーパターンを発生するステップを有する。この構成によれば、配線空白領域におけるダミーパターンの発生により面積率の改善を行うことができ、配線空白領域を有効に活用することができる。
【００１０】
本発明は、さらに、前記配線空白領域に電源配線を追加するステップを有する。この構成によれば、配線空白領域における電源配線の追加によりＩＲドロップの改善を行うことができるため、チップ不良の危険性を回避するのに役立ち、配線空白領域を有効に活用することができる。
【発明の効果】
【００１１】
本発明によれば、半導体集積回路のレイアウト設計において、配線空白領域を設計当初の段階で特定することができるため、この配線空白領域の縮小や、配線混雑領域から配線空白領域へのセル配置替えなどの修正を行うことで、チップサイズの縮小や効率的なフロアプランの修正が可能になり、コストの削減を図るとともに設計工程の後戻りの削減による開発期間の短縮を図ることができる。
【００１２】
さらに本発明によれば、配線空白領域におけるダミーパターンの発生や電源配線の追加により面積率やＩＲドロップの改善を行うなど、配線空白領域の有効活用を行うことができるため、さらにコストの削減を図り、チップ不良の危険性を回避した製品の供給を行うことができる。
【発明を実施するための最良の形態】
【００１３】
図１は本発明の一実施の形態に係る半導体集積回路の設計方法を示すフロー図である。図２はこのフロー図に従って設計された半導体集積回路のレイアウトにおける配線の空白領域を特定する表示例を示す図である。
【００１４】
まず、図１のフロー図により本発明の半導体集積回路の設計方法ついて説明する。処理工程１においては、レイアウトにおけるマクロセルの配置位置や配線における通過禁止領域などのフロアプラン情報とセル配置の位置情報と配線の接続情報を入力する。
【００１５】
処理工程２では、処理工程１で入力されたフロアプラン情報と配置情報により、単位領域当たりの通過可能配線本数を配線幅と配線間隔から抽出されるワイヤートラック情報を用いて算出する。
【００１６】
処理工程３では、処理工程１で入力された配線の接続情報から配線通過経路を見積り、処理工程４では、処理工程３での見積り結果により単位領域当たりの通過配線本数を算出する。
【００１７】
処理工程５では、処理工程２によって得られる単位領域当たりの通過可能配線本数から処理工程４によって得られる単位領域当たりの通過配線本数を差し引くことで、単位領域当たりの通過可能配線余地本数を算出する。
【００１８】
処理工程６では、処理工程５によって得られた単位領域当たりの通過可能配線余地本数と、この配線余地本数に応じた色を表示させ、この半導体集積回路のレイアウトにおける空白領域を明示する。
【００１９】
処理工程７では、通過可能配線余地本数が示す空白領域を縮めることや、配線混雑領域からこの空白領域へのセルの配置移動などのフロアプラン修正を行う。また、処理工程８では、この空白領域にダミーパターンを発生させることや電源配線を追加することで、面積率やＩＲドロップの事前対策として空白領域を有効活用する。
【００２０】
次に、図２を参照して、本発明により得られる半導体集積回路のレイアウトにおける配線空白領域を表示する過程について説明する。図２は、一箇所の領域における配線空白領域表示例である。
【００２１】
まず、フロアプラン情報やセル９などの配置情報とセル間を接続している配線の接続情報を入力する。次に、ある領域１０における通過可能配線本数を配線幅と配線間隔より算出し、通過可能本数１１として１０本を求める。
【００２２】
次に、配線の見積もり経路結果から、ある領域１０における通過配線本数１２として６本を求める。さらに、ある領域１０における通過可能配線本数１１の１０本から通過配線本数１２の６本を減算することで、通過可能配線余地本数１３として４本を求める。このようにして求めたある領域１０における通過可能配線余地本数１３の４本について色表示を行う。
【００２３】
最後に、フロアプラン修正を行う場合は、色表示によってフロアプラン上から空白領域となっているある領域１０を発見し、セル９の配置位置を配線余地本数４本の空白領域分だけ左に移動させる。また、フロアプラン修正を行わない場合は、色表示によってフロアプラン上から空白領域となっているある領域１０を発見し、領域１０に対して４本分のダミーパターンの発生や電源配線の追加を行う。
【００２４】
なお、ここでは配線空白領域を設計者に表示することにより、フロアプラン修正を行うか否かと、どのようなフロアプラン修正を行うかを判断させる例を説明したが、配線空白領域を抽出した後に、一定の条件を満たした場合には配線空白領域の縮小や電源配線の追加などのある程度のフロアプラン修正を自動的に実施することも可能である。
【００２５】
以上のように、配線余地本数の空白領域を縮めることや、配線混雑領域から配線空白領域へセル配置の移動などフロアプランの修正を行うことで、チップサイズの縮小によるコストの削減が可能になり、配線空白領域におけるダミーパターンの発生や電源配線の追加により面積率やＩＲドロップの事前対策として有効活用することができる。
【産業上の利用可能性】
【００２６】
本発明の半導体集積回路の設計方法は、配線余地本数が０でない場合に生ずる配線空白領域を設計当初の段階で特定することができるため、この配線空白領域を縮小することや、配線混雑領域から配線空白領域へセル配置を移すなどの修正を行うことで、チップサイズの縮小や効率的なフロアプランの修正が可能になり、コストの削減を図るとともに設計工程の後戻りの削減による開発期間の短縮を図ることができるという効果を有し、チップサイズの縮小、効率的なフロアプランの修正および空白領域の有効活用によりコストの削減と開発期間の短縮を可能にする半導体集積回路の設計方法等として有用である。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施の形態に係る半導体集積回路の設計方法を示すフロー図。
【図２】本発明の半導体集積回路の設計方法に従って設計された半導体集積回路のレイアウトにおける配線空白領域を特定する表示例を示す図。
【符号の説明】
【００２８】
１〜８  半導体集積回路の設計方法の処理工程
９、１４  セル
１０  単位領域
１１  単位領域当たりの通過可能配線本数
１２  単位領域当たりの通過配線本数
１３  単位領域当たりの通過可能配線余地本数
【図１】
2005234632.tif 000003
【図２】
2005234632.tif 000004