(57)【要約】【課題】高速、高感度、低消費電力で広ダイナミックレンジのアナログ・デジタル変換をＣＣＤと同一チップ上で実現する。【解決手段】    電荷結合素子を一列または複数列備え、一列の電荷結合素子に対して一つまたは複数の加算、減算または乗算を行うアナログ演算手段と電荷検出手段および検出値比較手段を備え、一回または複数回の演算ごとに電荷検出および検出値と参照値の比較を行い、参照値との大小関係が変化する演算回数を数値に変換する手段を有することを特徴とするアナログ・デジタル変換手段を有する撮像装置により、高速、高感度、低消費電力で広ダイナミックレンジの電荷検出およびアナログ・デジタル変換手段を撮像素子と同一素子上または表面同士を電気的に接続した２つの素子上に実現することができる。【選択図】        図６
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【特許請求の範囲】
【請求項１】
電荷結合素子を一列または複数列備え、一列の電荷結合素子に対して一つまたは複数の加算、減算または乗算を行うアナログ演算手段と電荷検出手段および検出値比較手段を備え、一回または複数回の演算ごとに電荷検出および検出値と参照値の比較を行うアナログ・デジタル変換手段及び該変換手段を有する撮像装置。
【請求項２】
該アナログ加算手段は一定の電位井戸内に満たされた一定の電荷量を電荷結合素子に注入する方法で構成されることを特徴とするアナログ・デジタル変換手段及び該変換手段を有する撮像装置。
【請求項３】
該アナログ減算手段は電荷結合素子から一定の電位井戸内に電荷量を排出する方法で構成されることを特徴とするアナログ・デジタル変換手段及び該変換手段を有する撮像装置。
【請求項４】
該アナログ乗算手段は高電界による衝突イオン化によって電荷結合素子内の転送電荷を一定の比率で増大する方法で構成されることを特徴とするアナログ・デジタル変換手段及び該変換手段を有する撮像装置。
【請求項５】
該電荷検出手段は非破壊読み出し型アンプで構成されることを特徴とするアナログ・デジタル変換手段及び該変換手段を有する撮像装置。
【請求項６】
該電荷検出手段は排出された電荷量を検出することを特徴とするアナログ・デジタル変換手段及び該変換手段を有する撮像装置。
【請求項７】
電荷結合素子を一列または複数列備え、一列の電荷結合素子に対して一つまたは複数の加算、減算または乗算を行うアナログ演算手段と電荷検出手段および検出値比較手段を備え、一回または複数回の演算ごとに電荷検出および検出値と参照値の比較を行い、参照値との大小関係が変化する演算回数を数値
に変換する手段を有することを特徴とするアナログ・デジタル変換手段及び該変換手段を有する撮像装置。
【請求項８】
該電荷検出手段の一部または全部まで、または検出値比較手段までの前段部分を除いた後段部分を別のチップ上に形成し、２つのチップの表面同士を張り合わせて電気的に接続することを特徴とするアナログ・デジタル変換手段及び該変換手段を有する撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
アナログ・デジタル変換および撮像装置。
【背景技術】
【０００２】
ＣＣＤ型撮像素子はその小型、高感度、高精細の特徴により携帯型ムービー・カメラやデジタル・スチル・カメラ等のイメージ・センサとして広く用いられており、出力部には一般にフローティング・ディフュージョン・アンプが使用されている。
【０００３】
フローティング・ディフュージョン・アンプは相関２重サンプリングと組み合わせることにより高感度かつ低雑音が実現できるため、これまで広くＣＣＤ型撮像素子のオンチップ・アンプとして用いられてきた。
【０００４】
図１に一般に多く用いられているＣＣＤ型撮像素子の出力部の構成を示す。受光部１２で光電変換された信号電荷は水平ＣＣＤ １３へ送られ、水平ＣＣＤの最終段に接続されたフローティング・ディフュージョン・アンプ １４によって電荷電圧変換されて素子外部へ出力される。通常はこの後に前置増幅１５および相関２重サンプリング（CDS）を含むアナログ信号処理１６が行われた後にアナログ・デジタル変換１７が行われる。
【０００５】
図２にフローティング・ディフュージョン・アンプの構成を示す。フローティング・ディフュージョン・アンプは一般に電荷電圧変換を行う浮遊拡散容量（フローティング・ディフュージョン）部と電荷のリセットを行うリセット・トランジスタおよび出力インピーダンス変換を行う２ないし３段のソース・フォロワー・アンプで構成される。
【０００６】
図３にフローティング・ディフュージョン・アンプ部１４のタイミング・チャートを示す。まず時刻t1にリセット・トランジスタがオン状態となり、フローティング・ディフュージョン部が一定の電位に設定される。次に時刻t2においてリセット・トランジスタがオフ状態となりフローティング・ディフュージョン部が電気的にフローティングの状態になる。時刻t3において水平ＣＣＤから電荷がフローティング・ディフュージョン部に注入され、信号電荷に応じて電位が変化し、この電位がソース・フォロワー・アンプによってインピーダンス変換されて素子外部に出力される。
【０００７】
ところが、リセット時のフローティング・ディフュージョン部の電位は容量のスイッチングで発生するkTCノイズやリセット・ゲート下の電荷がフローティング・ディフュージョン部へ戻ることによって発生するパーティション・ノイズによって揺らぎが生じてしまう。そのため、リセット時の出力電位と信号電荷注入時の出力電位の差をアナログ演算する相関２重サンプリング法が一般に用いられている。
【０００８】
ただし、上記の相関２重サンプリング法を精度良く行うためには、リセット時の出力電位と信号電荷注入時の出力電位が一定時間一定になっていること、すなわち出力信号のほぼ平らな部分が一定時間持続することが必要となる。ところが、既存の技術でフローティング・ディフュージョン・アンプ部を作製すると、高解像度の撮像素子を高速に駆動した場合は図４に示すように出力波形のなまりが大きくなってしまう。出力信号においてほぼ平らなリセット部分と信号部分を得るには、リセット開始から次のリセット開始までの周期として少なくとも40ないし50 ナノ秒程度の時間が必要となる。
【０００９】
そのため、デジタル・スチル・カメラ等では読み出し時間を長くすることにより信号出力の周期を長くして、相関２重サンプリングを精度良く行う工夫がされている。
【００１０】
しかし、この方法は短い信号読出し時間が求められるハイビジョン等の高解像度ビデオ・カメラや高速撮影ムービー・カメラに適用することが難しく、不完全な相関２重サンプリングによるノイズが大きな問題となっている。
【００１１】
また、近年の半導体生産技術の進歩により高速のデジタル信号処理が可能になり、アナログ信号をデジタル信号に変換した後、画像処理や記録を行うことが主流となっている。これを行うためにはアナログ・デジタル変換が必須となるが、従来ＣＣＤ撮像素子では同一素子上にアナログ・デジタル変換手段を搭載することは作製工程および干渉ノイズ発生のために困難であった。
【００１２】
そのため、従来はアナログ信号を素子外部に出力した後、前置増幅、相関２重サンプリング、アナログ・デジタル変換等を行う必要が有った。これに伴い、素子内のソース・フォロワー・アンプの大きな消費電力、前置増幅器のノイズ等が問題となっている。
【００１３】
また、高速カメラにおいては多線読み出しが多く用いられるが、フローティング・ディフュージョン・アンプを用いているために消費電力が大きく、並列読み出し線数をあまり多くすることができないために撮影速度を上げることが難しかった。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
このように、従来の撮像素子ではフローティング・ディフュージョン・アンプのリセット・ノイズ、それを除去するための相関２重サンプリングによるノイズと速度、上記アンプの大きな消費電力、アナログ・デジタル変換素子が別に必要となることによる前置増幅器のノイズおよび大型化が問題となっていた。
【課題を解決するための手段】
【００１５】
電荷結合素子を一列または複数列備え、一列の電荷結合素子に対して一つまたは複数の加算、減算または乗算を行うアナログ演算手段と電荷検出手段および検出値比較手段を備え、一回または複数回の演算ごとに電荷検出および検出値と参照値の比較を行い、参照値との大小関係が変化する演算回数を数値に変換する手段を有することを特徴とするアナログ・デジタル変換手段を有する撮像装置により、高速、高感度、低消費電力で広ダイナミックレンジの電荷検出およびアナログ・デジタル変換手段を撮像素子と同一素子あるいは撮像素子と表面同士を接続した素子上に実現することができる。
【実施例１】
【００１６】
図５に本発明の第１の実施例を示す。本発明で提案するアナログ・デジタル変換手段は信号入力手段１００、信号処理用電荷結合素子（ＣＣＤ）１０１とアナログ演算手段１０２、電荷検出手段および閾値比較手段１０３から構成される。
【００１７】
これにデジタル回路で形成される出力変化演算回数数値変換手段１０４を付加することにより、入力電荷数に対応する数値を出力することができる。小型化を優先する場合はＣＣＤと同一チップ上に全てを形成する方が好ましいが、作製工程の単純化を優先する場合は電荷検出手段の一部から後段、閾値比較手段から後段、または出力変化検出手段から後段部分をＣＣＤと異なるチップ上に形成しても良い。
【００１８】
図６に具体的な各手段の構成例を示す。信号入力手段１００としては、光によるエリア・センサやリニア・センサからの入力または電気信号による電荷注入等が考えられるが、図６ではエリア・センサの場合を示している。
【００１９】
エリア・センサはフォトダイオード１１１および垂直ＣＣＤ１１２で構成されており、各々の垂直ＣＣＤの後段に本発明の信号処理用ＣＣＤ１１４が接続される。垂直ＣＣＤと信号処理ＣＣＤの接続部に必要に応じて電荷入力手段１１５が接続されている。
【００２０】
信号処理用ＣＣＤ１１４にはアナログ演算手段と電荷検出および閾値比較手段１１６が接続されている。アナログ演算手段としては加算、減算または乗算手段のいずれかが考えられる。
【００２１】
加算または減算手段としては、ゲート下の電位差を利用して一定量の電荷を注入あるいは排出する電荷入力・排出手段が一般的に用いられている。乗算手段としては高電界を生じさせて衝突イオン化によって電荷を増倍する方法が知られている。衝突イオン化による電荷量の増倍は同じ場所を往復することにより行ってもよい。１１１は演算手段が加算の場合は電荷入力用ゲートとソースを、乗算または減算の場合は電荷排出ドレインを表す。
【非特許文献１】J. Hyneccek, “CCM-A new low-noise charge carrier multiplier suitable for detection of charge in small pixel CCD,” IEEE Trans. Electron Devices, vol. 39, pp. 1972-1975, Aug. 1992.
【００２２】
フォトダイオードから垂直ＣＣＤに転送された信号電荷は信号処理用ＣＣＤに転送される。この際、アナログ演算手段により信号電荷に加算、減算あるいは乗算が実行される。各演算ごとあるいは一定の間隔をあけて電荷検出アンプおよび閾値比較器１１２によって信号電荷が閾値より小さい場合は０が大きい場合は１が出力される。電荷検出アンプは通常非破壊型を用いるが、オーバーフローまたは減算により排出した電荷量を検出する場合にはフローティング・ディフュージョン・アンプのような非破壊型でない電荷検出アンプを用いてもよい。以下は非破壊型の検出アンプを用いた例について説明する。
【００２３】
閾値は電圧で与えてもよいし、電荷量を電位に変換して与えてもよい。電荷量を電位に変換して与える場合は、別にＣＣＤを配置してもよいし、信号処理用ＣＣＤの信号と閾値比較用参照電荷量を隣接する電位井戸に存在させるようにして比較を行ってもよい。以下は信号処理用ＣＣＤ内に信号電荷と閾値比較用参照電荷を隣接する電位井戸に存在させる方法について説明する。この方法を用いると、同一の電荷検出手段および閾値比較手段を用いて信号電荷と参照電荷を比較するので、極めて誤差の少ない比較が可能になる。
【００２４】
一般に垂直ＣＣＤには各転送段に信号電荷が存在している。信号電荷を信号処理用ＣＣＤに転送する際に、信号処理用ＣＣＤの転送周波数を垂直ＣＣＤの２倍にし、信号電荷と信号電荷の間に参照電荷を入力ゲート１１５より注入する。
【００２５】
一定の転送段数ごとに、信号電荷または参照電荷は演算により電荷量が変化する。演算が加算または減算の場合は入力または排出ゲートによる電荷の注入または排出によって一定量増減し、乗算の場合は衝突イオン化によって電荷量が一定の比率で増倍する。演算は信号電荷、参照電荷どちらに対しても行うことができるが、以下では信号電荷に対して行う場合について説明する。
【００２６】
信号電荷に加算または乗算の演算を行った場合、演算回数nと電荷数Qnの関係はQ0を初期電荷数とすると以下の式で表される。
加算：  Qn = Q0 + ΔQ * n                       （１）
乗算：  Qn = Q0 * α^n                          （２）
ただし ^ はべき乗を表し、ΔQは一回の電荷数増分を表し、αは衝突イオン化の一段あたりの増倍係数を表す。
【００２７】
これらQnとｎの関係をグラフにしたものが図８である。加算の場合は線型に増大し、乗算の場合は指数関数的に増大する。一定の値を超えると信号処理ＣＣＤが飽和してオーバーフロー・ドレインに電荷が排出されるため、ほぼ一定となる。
【００２８】
図７において閾値Qmと閾値に到達する演算回数mがわかれば、式（１）または（２）から初期電荷数Q0を求めることができる。すなわち
加算：  Q0 = Qm - ΔQ * m                       （３）
乗算：  Q0 = Qm * α^(-m)                        (４）
【００２９】
逆に閾値までの演算回数ｍは初期電荷数から
加算：  m = (Qm - Q0)/ΔQ                       （５）
乗算：  m = log(Qm/Q0)/log(α) 
= {log(Qm) - log(Q0)}/log(α)         （６）
したがって乗算の場合は閾値までの演算回数は初期電荷数の対数と線型な関係にあり、閾値までの演算回数を出力すれば、対数変換された出力になることがわかる。これらの関係をグラフにしたのが図８である。
【００３０】
出力Noutとしては電荷数が増大するに従って増大する方が望ましいので、（５）と（６）を以下のように変形しても良い。
加算：  Nout = Qm/ΔQ - m = Q0/ΔQ              （７）
乗算：  Nout = log(Qm)/log(α) - m + 1 
= log(Q0)/log(α) + 1              （８）
ただし Q0=0 の場合は Nout=0 とする。（７）と（８）の関係を示したのが図９である。減算の場合は加算の場合と同じと考えてよい。上の原理により、乗算の場合は加算減算と比べて大きなダイナミックレンジを得ることができる。
【００３１】
電荷検出には一例としてリング・ゲート型（文献２）あるいはフローティング・ゲート型（文献３）の非破壊読出しトランジスタによるソース・フォロワーを用いる。
【非特許文献２】R. J. Brewer, “A low noise CCD output amplifier,” IEDM Tech. Dig., pp. 610-612, 1978.
【非特許文献３】D. D. Wen, “Design and operation of a floating gate amplifier,” IEEE Journal of Solid-state Circuits, SC-9 (1), 1974.
【００３２】
図１０〜１２にそれぞれリング・ゲート型の図１３〜１５にフローティング・ゲート型の電荷検出部のレイアウト例を示す。図１０〜１２はリング・ゲート型トランジスタに電荷入力ゲートと電荷排出ドレインを付加した例を示す。加減算を行わない場合は各段ごとの電荷入力ゲートは無くても良い。
【００３３】
図１３〜１５はＣＣＤを単層のポリシリコンで形成した場合のフローティング・ゲート型トランジスタに電荷排出ドレインを付加した例を示している。単層を用いるのはフローティング・ゲートと隣接ゲートとの寄生容量を減らすためだが、寄生容量が問題とならなければ、２層ポリシリコン・ゲートを用いても良い。加算を行う場合はこれに電荷入力ゲートを付加しても良い。
【００３４】
また、電荷検出精度は落ちるが電荷排出ドレインに流れ込む電荷を検出しても良い。この場合、検出アンプは非破壊型である必要が無いので、フローティング・ディフュージョン・アンプを用いても良い。
【００３５】
リング・ゲート型アンプの特長はリセット・ノイズが無いことである。したがって相関２重サンプリングのような手法を用いる必要が無いので、高速で電荷量を検出することができる。
【００３６】
図１６，１７にリング・ゲート型の図１８にフローティング・ゲート型のソース・フォロワー・アンプの回路例を示す。リング・ゲート型の場合、図１６に示すように負荷のトランジスタはＰ型が望ましいが、プロセスの容易さを優先する場合は図１７のようにＮ型を用いても良い。
【００３７】
参照電荷を用いた信号電荷の閾値比較のためには例えば図１９のような回路を用いる。初段は電荷検出用非破壊読出しトランジスタによるソース・フォロワーであり、これに信号用スイッチと容量、参照電位用スイッチとインバーターが接続されており、バイアス電位はインバーターの閾値入力電位に自動的に設定される仕組みになっている。レイアウトに余裕が有れば、上の方法ではなくオペアンプを使用して閾値との差を増幅する方法を用いてもよい。
【非特許文献４】Ｊ．メーバー、M. A. ジャック、 P. B. デニア著  “MOS LSI 設計入門”、産業図書、pp. 227-228、1986.
【００３８】
図２０に示すように、ＣＣＤの転送パルスをφ1、φ2、φ3およびφ4（φ1とφ2がハイレベルのときに電荷検出部に対応するゲート下に電荷が転送される）、信号用スイッチとバイアス電位用スイッチのパルスをそれぞれφAとφBとすると、時刻t1において非破壊トランジスタが接続されるＣＣＤのゲートに参照電荷が転送され、φAとφBが同時にオン状態になることにより、インバーターの入力電位が出力電位と等しくなる値すなわち閾値電圧に設定され、コンデンサーの両端の電位差が閾値電圧と参照電荷に対応する電位との差に設定される。時刻t2において上記ＣＣＤのゲートに信号電荷が転送され、φAのみがオン状態になることにより、信号電荷と参照電荷の差に対応する電位差が、閾値電圧に加算されてインバーターに入力される。
【００３９】
電荷量（電子数）が大きいほど電荷検出ソース・フォロワーの出力電位が下がるので、信号電荷が参照電荷よりも大きければ、インバーターの入力電位は閾値電圧より小さくなってインバーターの出力端子にはハイレベルが出力される。
【００４０】
演算と同時に演算用ＣＣＤ内で電荷を転送してもよいし、転送はせずに同じ電位井戸内で複数回の演算と電荷検出を行ってもよい。以下は転送しない場合について説明する。こうして演算ごとに電荷検出と閾値比較を行うと一つの信号電荷に対して例えば時系列に00000111のような出力が得られる。出力値が変化する演算回数（この場合５）を数値化すればアナログ量である電荷量をデジタル化したことになる。必要に応じて一つ前の演算時の閾値比較結果の否定とその時点での閾値比較結果とのANDをとってもよい（上の例では 0000100 となる）。
【００４１】
出力値が変化する演算回数を数値化するにはカウンタを用いて演算回数に対応するクロックを計数してもよいし、図２１に示すように演算回数に応じて電圧レベル（ハイまたはロー）が変化する複数の導線（図は４ビットの４画素分の例を示す）を用いて、出力が変化するタイミングで導線の電圧レベルを記録するようにしてもよい。
【００４２】
高速撮像素子の場合は電荷検出手段を多数並べる必要があるため、信号処理部分を同一チップ上に設けることが難しい場合が有る。その場合は、接続線の数が極めて多くなるので、図２２に示すように電荷検出アンプの負荷トランジスタとその後段、閾値比較回路とその後段、あるいは出力変化までの演算回数数値変換手段とその後段を別チップに形成し、金属バンプ等を用いてセンサー・チップと表面同士を電気的に接続してもよい。
【非特許文献５】松下、林田、石黒、大竹、井口、山内、宮川、鈴木、高畠、江上、谷岡、丸山、”Au電極を用いたHARP積層型CMOS撮像素子”、2002年映像情報メディア学会年次大会予稿集、14-4、2002.
【００４３】
また、レイアウトに余裕をもたせるために図２３に示すように水平ＣＣＤ１１９を設けることにより、複数の垂直ＣＣＤ１１２に対して一つの演算用ＣＣＤ１１４を接続するように構成してもよい。
【００４４】
このように、本発明を用いると、高速、高感度、低消費電力で広ダイナミックレンジのアナログ・デジタル変換がＣＣＤと同一チップ上またはＣＣＤチップおよびそれと表面同士を接続したチップ上で可能になる。
【００４５】
なお、本発明を撮像素子としてではなく、一般的なアナログ・デジタル変換素子単体として用いても良い。この場合、信号の入力は演算用ＣＣＤの初段に接続された電荷入力ゲートを用いて行えばよい。
【実施例２】
【００４６】
図２４に第２の実施例を示す。信号入力、信号処理用ＣＣＤ、アナログ演算、電荷検出および閾値判定手段は実施例１と同じである。実施例１では参照電荷にばらつきが生じ、縦縞を発生する可能性がある。そこで参照電荷注入用ＣＣＤを垂直ＣＣＤと演算用ＣＣＤの間に導入し、一つの入力手段から注入された電荷が全ての閾値比較手段用参照電荷となるようにする。
【００４７】
この方法を用いれば参照電荷に起因する縦縞ノイズを抑制することができるが、参照電荷注入用ＣＣＤの転送速度に限界が有るために高速撮影にはむかない可能性がある。
【実施例３】
【００４８】
そこで高速撮影の場合は複数フレームに一回の割合で参照電荷を送り、電荷検出部ではその間参照電荷を保持するようにすればよい。電荷を保持するためには例えば図２５および図２６に示すような検出部の構造を用いればよい。参照電荷は参照電荷保持部３２１で保持され、参照電荷検出時に電荷検出ゲート下に転送される。信号電荷検出時には参照電荷保持部へ転送され、新しい参照電荷が与えられると排出ゲート３０８を介して排出ドレイン３１０に排出される。
【００４９】
参照電荷を複数フレームに一回の割合で送る場合は、図２７と図２８に示すように参照電荷注入用ＣＣＤを受光部の上側または演算用ＣＣＤの下側に設けてもよい。
【実施例４】
【００５０】
より高速の撮影スピードが要求される場合は図２９に示すように裏面照射の撮像素子１２１を用いて、各画素において演算および電荷検出を実行するように構成する。裏面から照射された光によって生じた電荷は電荷蓄積ゲート１２０の下に集められた後、演算用ＣＣＤ１１４に転送され、演算が実行され、検出手段１１６によって検出される。この場合の演算用ＣＣＤは図３０および３１に示すように数段の短いものでよい。
【００５１】
図３２に示すように電荷検出アンプの負荷トランジスタとその後段、閾値比較回路とその後段、あるいは出力変化までの演算回数数値変換手段とその後段を別チップ５０１に形成し、金属バンプ５０２等を用いてセンサー・チップと表面同士を電気的に接続してもよい。
【００５２】
センサに接続したチップ上にメモリを形成し各画素のデジタル出力を書き込めば、1M フレーム/秒以上の極めて高速の撮影が可能となる。
【図面の簡単な説明】
【００５３】
【図１】従来の撮像装置の構成を示した図である。
【図２】従来のＣＣＤ撮像素子の出力部を示した図である。
【図３】従来のＣＣＤ撮像素子の駆動パルスと出力波形を示した図である。
【図４】従来のＣＣＤ撮像素子の高速に出力を行った場合の出力波形を示した図である。
【図５】本発明の実施例１によるアナログ・デジタル変換手段の概略を示した図である。
【図６】本発明の実施例１によるアナログ・デジタル変換手段の回路構成例を示した図である。
【図７】演算回数と信号電荷数の関係を示した図である。
【図８】初期電荷数と閾値までの演算回数の関係を示した図である。
【図９】初期電荷数と出力値の関係を示した図である。
【図１０】リング・ゲート型非破壊電荷検出部のレイアウト例を示した図である。
【図１１】リング・ゲート型非破壊電荷検出部Ａ−Ａ’断面を示した図である。
【図１２】リング・ゲート型非破壊電荷検出部Ｂ−Ｂ’断面を示した図である。
【図１３】フローティング・ゲート型非破壊電荷検出部のレイアウト例を示した図である。
【図１４】フローティング・ゲート型非破壊電荷検出部Ａ−Ａ’断面を示した図である。
【図１５】フローティング・ゲート型非破壊電荷検出部Ｂ−Ｂ’断面を示した図である。
【図１６】リング・ゲート型トランジスタとＰ型ＭＯＳトランジスタを用いたソース・フォロワー・アンプ部を示した図である。
【図１７】リング・ゲート型トランジスタとＮ型ＭＯＳトランジスタを用いたソース・フォロワー・アンプ部を示した図である。
【図１８】フローティング・ゲート型トランジスタとＮ型ＭＯＳトランジスタを用いたソース・フォロワー・アンプ部を示した図である。
【図１９】ソース・フォロワー・アンプと閾値比較部を示した図である。
【図２０】ＣＣＤ駆動パルスと閾値比較部の駆動パルスを示した図である。
【図２１】演算回数数値化手段の回路構成を示した図である。
【図２２】センサ・チップと信号処理チップの表面同士を金属バンプを用いて接続する場合を示した図である。
【図２３】実施例１において複数の垂直ＣＣＤに対して一つの演算用ＣＣＤを接続する場合の構成例を示した図である。
【図２４】本発明の実施例２による撮像素子およびアナログ・デジタル変換手段の構成例を示した図である。
【図２５】実施例３の電荷検出部のレイアウト例を示した図である。
【図２６】実施例３の電荷検出部のＡ-Ａ’断面を示した図である。
【図２７】実施例３による撮像素子およびアナログ・デジタル変換手段の構成例を示した図である。
【図２８】実施例３による撮像素子およびアナログ・デジタル変換手段の他の構成例を示した図である。
【図２９】実施例４による撮像素子およびアナログ・デジタル変換手段の構成例を示した図である。
【図３０】実施例４の電荷検出部のレイアウト例を示した図である。
【図３１】実施例４の電荷検出部のＡ-Ａ’断面を示した図である。
【図３２】実施例４においてセンサ・チップと信号処理チップの表面同士を金属バンプを用いて接続する場合を示した図である。
【符号の説明】
【００５４】
１０    撮像素子
１１    信号処理用素子
１２    受光部及び垂直ＣＣＤ
１３    水平ＣＣＤ
１４    出力アンプ
１５    前置増幅
１６    ＣＤＳを含むアナログ処理
１７    アナログ・デジタル変換
２０    ＣＣＤ駆動パルスφ２
２１    ＣＣＤ駆動パルスφ１
２２    ＣＣＤアウトプット・ゲート
２３    フローティング・ディフュージョン
２４    リセット・トランジスタ
２５    リセット・ゲート
２６    リセット・ドレイン
２７    ソース・フォロワー・アンプ
２８    アンプ電源
２９    アンプ出力
１００    信号入力手段
１０１    信号処理用ＣＣＤ
１０２    アナログ演算手段
１０３    電荷検出および参照値比較
１０４    比較結果変化演算回数数値変換
１１０    受光部および垂直ＣＣＤ
１１１    フォトダイオード
１１２    垂直ＣＣＤ
１１３    アナログ・デジタル変換部
１１４    演算用ＣＣＤ
１１５    参照電荷入力部
１１６    電荷検出アンプおよび参照値比較手段
１１７    電荷排出ドレイン
１１８    電荷入力用ＣＣＤ
１１９    水平ＣＣＤ
１２０    電荷蓄積ゲート
１２１    裏面照射型センサ・チップ
２００    アナログ演算ＣＣＤ電荷検出部
２０１    非破壊電荷検出ソース・フォロワー・アンプ
２０２    信号用スイッチ
２０３    カップリング容量
２０４    インバーター
２０５    インバーター動作点補正用フィードバック・スイッチ
２０６    出力
２１０    リング・ゲート型トランジスタ
２１１    ソース・フォロワー用Ｐ型負荷トランジスタ
２１２    ソース・フォロワー入力
２１３    ソース・フォロワー電源
２１４    ソース・フォロワー出力
２１５    ソース・フォロワー用Ｎ型負荷トランジスタ
２２０    フローティング・ゲート型トランジスタ
２２１    フローティング・ゲート・カップリング容量
２２２    フローティング・ゲート・リセット用トランジスタ
２２３    フローティング・ゲート・リセット用ゲート
２２４    フローティング・ゲート・リセット用ドレイン
２２５    フローティング・ゲート寄生容量
３００    アクティブ領域
３０１    第１入力ゲート
３０２    第２入力ゲート
３０３    第３入力ゲート
３０４    ＣＣＤ第１転送ゲート（一層目ポリシリコン、φ1）
３０５    ＣＣＤ第２転送ゲート（二層目ポリシリコン、φ2）
３０６    ＣＣＤ第３転送ゲート（一層目ポリシリコン、φ3）
３０７    ＣＣＤ第４転送ゲート（二層目ポリシリコン、φ4）
３０８    電荷排出用ゲート（一層目ポリシリコン）
３０９    リング・ゲート・トランジスタのソース・コンタクト
３１０    電荷排出ドレイン
３１１    リング・ゲート・トランジスタのソース
３１２    埋め込みチャネル
３１３    電荷入力ソース
３２１    参照電荷保持部
３２２    参照電荷保持用ゲート
３２３    参照電荷通過ゲート（一層目ポリシリコン）
３２４    ＣＣＤ第１転送ゲート（二層目ポリシリコン、φ1）
３２５    ＣＣＤ第２転送ゲート（三層目ポリシリコン、φ2）
３２６    ＣＣＤ第３転送ゲート（二層目ポリシリコン、φ3）
３２７    ＣＣＤ第４転送ゲート（三層目ポリシリコン、φ4）
３３１    フローティング・ゲート
３３２    ＣＣＤ第１転送ゲート
３３３    ＣＣＤ第２転送ゲート
３３４    ＣＣＤ第３転送ゲート
３３５    ＣＣＤ第４転送ゲート
３３６    フローティング・ゲート上部電位固定用ゲート
３３７    フローティング・ゲート電位検出用トランジスタ・ソース
３３８    フローティング・ゲート電位検出用トランジスタ・ドレイン
３３９    埋め込みチャネル
３４０    フローティング・ゲート・リセット用トランジスタ・ゲート
３４１    フローティング・ゲート・リセット用配線
３４２    フローティング・ゲート・リセット用トランジスタ・ドレイン
３５０    電荷蓄積ゲート
３５１    電荷読み出しゲート
３５２    電荷蓄積部
３５３    演算用ＣＣＤおよび電荷検出部用Ｐ−ウェル
３５４    電荷収集用Ｎ−ウェル
３５５    電荷排出用ゲート（二層目ポリシリコン）
４００    一画素分演算回数数値変換記録手段
４０１    演算回数第１ビット線
４０２    演算回数第２ビット線
４０３    演算回数第３ビット線
４０４    演算回数第４ビット線
４０５    第１ビット用メモリまたはシフトレジスタ
４０６    第２ビット用メモリまたはシフトレジスタ
４０７    第３ビット用メモリまたはシフトレジスタ
４０８    第４ビット用メモリまたはシフトレジスタ
４０９    MOSトランジスタ・スイッチ
４１０    参照値比較結果変化時にハイレベルとする入力
５００    センサ・チップ
５０１    信号処理用チップ
５０２    金属バンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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