(57)【要約】【課題】  高抵抗化を抑制しつつ、不純物拡散層上に形成されるシリサイド層の膜質の均一化を図る。【解決手段】  ソース／ドレイン層１１ａ、１１ｂ上にノンドープアモルファス半導体層１２ａ、１２ｂをそれぞれ形成してから、ノンドープアモルファス半導体層１２ａ、１２ｂ上に金属膜１３を成膜し、ノンドープアモルファス半導体層１２ａ、１２ｂと金属膜１３とを反応させ、ノンドープアモルファス半導体層１２ａ、１２ｂをシリサイド化する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体層上に形成されたゲート電極と、
前記ゲート電極の両側にそれぞれ配置され、前記半導体層に形成されたソース／ドレイン層と、
前記ソース／ドレイン層上に形成されたノンドープシリサイド層とを備えることを特徴とする半導体装置。
【請求項２】
前記ノンドープシリサイド層は、前記ソース／ドレイン層から食み出していることを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体層上にゲート電極を形成する工程と、
前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記半導体層に形成する工程と、
前記ソース／ドレイン層上にアモルファス半導体層を形成する工程と、
前記アモルファス半導体層をシリサイド化する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項４】
前記アモルファス半導体層をシリサイド化する前に、前記アモルファス半導体層をソース／ドレイン層間で分離する工程をさらに備えることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記アモルファス半導体層をシリサイド化する工程は、
前記アモルファス半導体層上に金属膜を成膜する工程と、
第１の熱処理により、金属リッチな前駆体シリサイド層および高抵抗なシリサイド層を前記アモルファス半導体層に形成する工程と、
前記第１の熱処理後に残った未反応の金属膜を除去する工程と、
第２の熱処理により、前記前駆体シリサイド層および高抵抗なシリサイド層を低抵抗なシリサイド層に相転移させる工程とを備えることを特徴とする請求項３または４記載の半導体装置の製造方法。
【請求項６】
前記アモルファス半導体層はノンドープであることを特徴とする請求項３〜５のいずれか１項記載の半導体装置の製造方法。
【請求項７】
前記アモルファス半導体層は、ｐ型ソース／ドレイン層およびｎ型ソース／ドレイン層の双方に形成されていることを特徴とする請求項３〜６のいずれか１項記載の半導体装置の製造方法。
【請求項８】
前記半導体層は絶縁層上に形成されていることを特徴とする請求項３〜７のいずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、ＳＯＩ（Ｓｌｉｃｏｎｏｎ  Ｉｎｓｕｌａｔｏｒ）膜厚が５０ｎｍ以下のＭＯＳトランジスタに適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ基板上に形成されたＭＯＳトランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、ＳＯＩ膜厚を薄くすると、短チャネル効果を抑制することができるため、トランジスタの微細化とともに、ＳＯＩの薄膜化も進められている。
しかし、ＳＯＩを薄膜化すると、ソース／ドレイン抵抗が増大する。このため、従来のＭＯＳトランジスタでは、例えば、非特許文献１に開示されているように、Ｔｉなどの高融点金属シリサイド技術を用いることにより、ソース／ドレインの抵抗化が図られている。
【０００３】
この高融点金属シリサイド技術では、ＤＣマグネトロンスパッタ法により、アルゴン（Ａｒ）イオンでチタン（Ｔｉ）ターゲットをスパッタし、ターゲットから飛び出したＴｉ原子をシリコン（Ｓｉ）基板上に堆積させる。
次に、第１の熱処理として、窒素（Ｎ2）雰囲気中において、約６００℃〜７００℃の範囲内の温度でシリコン基板の急速熱処理（ＲＴＡ：ｒａｐｉｄ  ｔｈｅｒｍａｌ  ａｎｎｅａｌ）を行う。ここで、この第１の熱処理により、Ｓｉが露出している領域では、ＳｉとＴｉの反応が起こり、高抵抗なＴｉシリサイド（ＴｉＳｉ2）Ｃ４９相が形成される。一方、Ｓｉが露出していない領域では、ＳｉとＴｉの反応は起こらず、Ｔｉが窒化されて窒化チタン（ＴｉＮ）が形成される。
【０００４】
そして、ＴｉシリサイドＣ４９相が形成された後、Ｓｉ基板上の未反応のＴｉおよびＴｉＮをウェットエッチングで除去する。
次に、第２の熱処理として、Ｎ2雰囲気中において、約８００℃〜８５０℃の範囲内の温度でシリコン基板のアニール処理を行う。ここで、この第２の熱処理により、Ｓｉ基板上の高抵抗なＴｉシリサイドＣ４９相を低抵抗なＴｉシリサイド（ＴｉＳｉ2）Ｃ５４相に相転移させることができ、Ｓｉ基板上に形成されたＴｉシリサイドを低抵抗化することができる。
【０００５】
ただし、第２の熱処理の温度が高くなり過ぎると、ＴｉシリサイドＣ５４相が凝集し、ＴｉシリサイドＣ５４相の抵抗が急激に上昇する。このため、低抵抗なＴｉシリサイドＣ５４相を形成するための第２の熱処理の温度には適正な範囲がある。
そして、ＳＯＩ膜厚が薄くなると、そこに形成されるソース／ドレイン層も薄くなり、このソース／ドレイン層上に形成されるシリサイド層はさらに薄膜化することが要求される。
【０００６】
しかし、シリサイド層の膜厚が薄くなると、ＴｉシリサイドＣ５４相の凝集温度が低下し、低抵抗なＴｉシリサイドＣ５４相を形成するための第２の熱処理の温度範囲が狭くなり、低抵抗なＴｉシリサイドＣ５４相を安定して形成することが困難になる。
また、ＣＭＯＳトランジスタでは、ｐ+型拡散層およびｎ+型拡散層上にシリサイド層を形成する必要がある。
【０００７】
しかし、ｐ+型拡散層とｎ+型拡散層とではシリサイド化の反応速度が互いに異なる。特に、ＰやＡｓなどのｎ型不純物はシリサイド化を阻害する傾向があるため、シリサイド化の反応速度が遅くなり、反応速度を速めるためには、熱処理温度を上げる必要がある。
このため、ｐ+型拡散層およびｎ+型拡散層上に形成されるシリサイド層の膜質が互いに異なり、ｐ+型拡散層およびｎ+型拡散層とではシート抵抗に差ができる。
【０００８】
一方、特許文献１には、ｐ+型拡散層およびｎ+型拡散層上に形成されるシリサイド層の膜質の均一化を図るために、ＴｉシリサイドＣ５４相をｎウェルおよびｐウェル上に形成してから、ｐ型不純物およびｎ型不純物のイオン注入および活性化アニールを行うことで、ｐ+型拡散層およびｎ+型拡散層を形成する方法が開示されている。
【非特許文献１】「次世代ＵＬＳＩプロセス技術」（株）リアライズ社、２０００年２月２９日、ｐ．３６５−３７８
【特許文献１】特開平９−１７８８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１に開示された方法では、ＴｉシリサイドＣ５４相を形成するための熱処理を８００℃の温度で６０秒だけ行った後、ｐ+型拡散層およびｎ+型拡散層を形成するためのイオン注入が行われるとともに、８５０℃の温度で３０〜６０秒あるいは８００℃の温度で６０〜１２０秒だけ活性化アニールが行われる。
このため、ｐ+型拡散層およびｎ+型拡散層を形成するためのイオン注入時に、ＴｉシリサイドＣ５４相がアモルファス化され、シリサイド層の抵抗が上昇するという問題があった。
【００１０】
また、ｐ+型拡散層およびｎ+型拡散層を再結晶化するための活性化アニール時に、ＴｉシリサイドＣ５４相の形成時の温度よりも高い温度にＴｉシリサイドＣ５４相が曝され、ＴｉシリサイドＣ５４相の結晶が劣化して、シリサイド層の抵抗が上昇するという問題があった。
そこで、本発明の目的は、高抵抗化を抑制しつつ、不純物拡散層上に形成されるシリサイド層の膜質の均一化を図ることが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１１】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体層上に形成されたゲート電極と、前記ゲート電極の両側にそれぞれ配置され、前記半導体層に形成されたソース／ドレイン層と、前記ソース／ドレイン層上に形成されたノンドープシリサイド層とを備えることを特徴とする。
これにより、ソース／ドレイン層がシリサイド層に侵食されることを抑制しつつ、ソース／ドレイン層上にシリサイド層を形成することが可能となり、ソース／ドレイン層が形成された半導体層が薄膜化された場合においても、シリサイド層の厚膜化を図ることが可能となる。このため、シリサイド層の凝集温度が低温化されることを抑制し、低抵抗なシリサイド層を安定して形成することが可能となり、ソース／ドレイン層の高抵抗化を抑制しつつ、短チャネル効果を抑制することが可能となる。
【００１２】
また、ソース／ドレイン層上に形成されたシリサイド層をノンドープとすることで、シリサイド層形成時の不純物の種類および濃度の影響を排除することが可能となり、シリサイド層の形成前にｐ+型拡散層およびｎ+型拡散層を形成した場合においても、ソース／ドレイン層上に形成されるシリサイド層の膜質の均一化を図ることが可能となる。このため、ｐ+型拡散層およびｎ+型拡散層上に形成されるシリサイド層の膜質の均一化を図るために、シリサイド層の形成後にｐ+型拡散層およびｎ+型拡散層を形成するためのイオン注入および活性化アニールを行う必要がなくなり、シリサイド層の高抵抗化を抑制しつつ、ｐ+型拡散層およびｎ+型拡散層のシート抵抗を均一化することが可能となる。
【００１３】
また、本発明の一態様に係る半導体装置によれば、前記ノンドープシリサイド層は、前記ソース／ドレイン層から食み出していることを特徴とする。
これにより、フォトリソグラフィー時のマスクずれが発生した場合においても、ソース／ドレイン層が露出することを防止することが可能となる。このため、ノンドープシリサイド層でソース／ドレイン層を完全に覆うことが可能となり、ソース／ドレイン層の低抵抗化を図ることができる。
【００１４】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体層上にゲート電極を形成する工程と、前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記半導体層に形成する工程と、前記ソース／ドレイン層上にアモルファス半導体層を形成する工程と、前記アモルファス半導体層をシリサイド化する工程とを備えることを特徴とする。
【００１５】
これにより、ソース／ドレイン層がシリサイド層に侵食されることを抑制しつつ、ソース／ドレイン層上にシリサイド層を形成することが可能となり、ソース／ドレイン層が形成された半導体層が薄膜化された場合においても、シリサイド層の厚膜化を図ることが可能となる。このため、シリサイド層の凝集温度が低温化されることを抑制し、低抵抗なシリサイド層を安定して形成することが可能となり、ソース／ドレイン層の高抵抗化を抑制しつつ、短チャネル効果を抑制することが可能となる。
【００１６】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記アモルファス半導体層をシリサイド化する前に、前記アモルファス半導体層をソース／ドレイン層間で分離する工程をさらに備えることを特徴とする。
これにより、ゲート電極とソース／ドレイン層との絶縁を図るために、アモルファス半導体層をシリサイド化した後に、ソース／ドレイン層間のアモルファス半導体層を除去する必要がなくなる。このため、シリサイド層形成時の熱処理が高温化し、シリサイド層のエッチング除去が困難になった場合においても、ゲート電極とソース／ドレイン層との間のリークを低減することが可能となる。
【００１７】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記アモルファス半導体層をシリサイド化する工程は、前記アモルファス半導体層上に金属膜を成膜する工程と、第１の熱処理により、金属リッチな前駆体シリサイド層および高抵抗なシリサイド層を前記アモルファス半導体層に形成する工程と、前記第１の熱処理後に残った未反応の金属膜を除去する工程と、第２の熱処理により、前記前駆体シリサイド層および高抵抗なシリサイド層を低抵抗なシリサイド層に相転移させる工程とを備えることを特徴とする。
【００１８】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記アモルファス半導体層はノンドープであることを特徴とする。
これにより、シリサイド層形成時の不純物の種類および濃度の影響を排除することが可能となり、シリサイド層の形成前にｐ+型拡散層およびｎ+型拡散層を形成した場合においても、ソース／ドレイン層上に形成されるシリサイド層の膜質の均一化を図ることが可能となる。このため、ｐ+型拡散層およびｎ+型拡散層上に形成されるシリサイド層の膜質の均一化を図るために、シリサイド層の形成後にｐ+型拡散層およびｎ+型拡散層を形成するためのイオン注入および活性化アニールを行う必要がなくなり、シリサイド層の高抵抗化を抑制しつつ、ｐ+型拡散層およびｎ+型拡散層のシート抵抗を均一化することが可能となる。
【００１９】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記アモルファス半導体層は、ｐ型ソース／ドレイン層およびｎ型ソース／ドレイン層の双方に形成されていることを特徴とする。
これにより、ｐ型ソース／ドレイン層およびｎ型ソース／ドレイン層のシート抵抗の均一化を図りつつ、ｐ型ソース／ドレイン層およびｎ型ソース／ドレイン層の低抵抗化を実現することが可能となり、ＣＭＯＳトランジスタの特性を向上させることが可能となる。
【００２０】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体層は絶縁層上に形成されていることを特徴とする。
これにより、ＭＯＳトランジスタの素子分離を容易に行うことが可能となるとともに、ラッチアップを防止することができ、さらに、ソース／ドレイン接合容量を低減させて、ＭＯＳトランジスタの高速化を図ることが可能となる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の概略構成を示す断面図である。
図１（ａ）において、半導体基板１上には絶縁層２が形成されるとともに、絶縁層２上には半導体層３が形成され、半導体層３は素子分離絶縁膜４で分離されている。なお、半導体基板１および半導体層３の材質としては、例えば、Ｓｉ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮなどを用いることができ、絶縁層２としては、例えば、酸化膜を用いることができる。また、絶縁層２上に半導体層３が形成された半導体基板１としては、例えば、ＳＯＩ基板を用いることができ、ＳＯＩ基板としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。また、半導体基板１以外にも、サファイア基板またはガラス基板などを用いるようにしてもよい。また、素子分離絶縁膜４としては、ＬＯＣＯＳによるフィールド酸化膜の他、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）などを用いるようにしてもよい。また、半導体層３の膜厚は、５０ｎｍ以下とすることができる。
【００２２】
そして、半導体層３上には、ゲート絶縁膜５を介してゲート電極６が形成され、ゲート電極６上には、シリサイド層７およびオフセット酸化膜８が順次積層されている。なお、ゲート絶縁膜５としては、例えば、熱酸化膜、ゲート電極６としては、多結晶シリコン、シリサイド層７としては、例えば、タングステンシリサイド（ＷＳｉx）を用いることができる。
【００２３】
次に、図１（ｂ）に示すように、ゲート電極６および素子分離絶縁膜４をマスクとして、Ａｓ、ＰまたはＢなどの不純物を半導体層３にイオン注入することにより、低濃度不純物導入層からなるＬＤＤ層９ａ、９ｂをゲート電極３の両側に形成する。
次に、図１（ｃ）に示すように、ＣＶＤなどの方法により、ＬＤＤ層９ａ、９ｂが形成された半導体層３上に絶縁層を形成する。そして、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極６の側壁にサイドウォールスペーサ１０ａ、１０ｂをそれぞれ形成する。そして、ゲート電極６、素子分離絶縁膜４およびサイドウォールスペーサ１０ａ、１０ｂをマスクとして、Ａｓ、ＰまたはＢなどの不純物を半導体層３内にイオン注入した後、活性化アニールを行うことにより、高濃度不純物導入層からなるソース／ドレイン層１１ａ、１１ｂをサイドウォールスペーサ１０ａ、１０ｂの両側にそれぞれ形成する。なお、サイドウォールスペーサ１０ａ、１０ｂの材質としては、例えば、シリコン酸化膜またはシリコン窒化膜などを用いることができる。
【００２４】
次に、図１（ｄ）に示すように、ＣＶＤなどの方法により、ノンドープアモルファス半導体を全面に堆積した後、リソグラフィー技術およびエッチング技術を用いてノンドープアモルファス半導体のパターニングを行うことにより、ソース／ドレイン層１１ａ、１１ｂ上以外のノンドープアモルファス半導体を除去し、ソース／ドレイン層１１ａ、１１ｂ上にノンドープアモルファス半導体層１２ａ、１２ｂをそれぞれ形成する。
【００２５】
なお、ノンドープアモルファス半導体層１２ａ、１２ｂの材質としては、例えば、Ｓｉ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮなどを用いることができる。また、ノンドープアモルファス半導体層１２ａ、１２ｂをソース／ドレイン層１１ａ、１１ｂ上に形成する場合、ノンドープモルファス半導体層１２ａ、１２ｂの一部がサイドウォールスペーサ１０ａ、１０ｂおよび素子分離絶縁膜４にかかっていてもよい。また、ノンドープアモルファス半導体層１２ａ、１２ｂの膜厚は、例えば、１０〜５０ｎｍ程度の範囲内に設定することができる。
【００２６】
次に、図２（ａ）に示すように、ＤＣマグネトロンスパッタ法などの方法により、ノンドープアモルファス半導体層１２ａ、１２ｂ上に金属膜１３を成膜する。なお、金属膜１３はシリサイド化が可能なもので、例えば、Ｔｉ膜、Ｃｏ膜、Ｗ膜、Ｍｏ膜、Ｎｉ膜またはＰｔ膜などを用いることができる。また、金属膜１３の膜厚は、例えば、１００〜１５０ｎｍ程度の範囲内に設定することができる。
【００２７】
また、酸素の侵入を防ぐために、Ｔｉなどの金属膜１３上にＴｉＮなどの窒化膜を堆積してもよく、窒化膜の膜厚は、例えば、２００〜３００ｎｍ程度の範囲内に設定することができる。
次に、図２（ｂ）に示すように、第１の熱処理として、例えば、Ｎ2雰囲気中において、約６００℃〜７００℃の範囲内の温度で急速熱処理を行うことにより、ノンドープアモルファス半導体層１２ａ、１２ｂと金属膜１３とを反応させ、ノンドープアモルファス半導体層１２ａ、１２ｂをシリサイド化する。なお、ノンドープアモルファス半導体層１２ａ、１２ｂをシリサイド化する場合、ノンドープアモルファス半導体層１２ａ、１２ｂ全体が完全にシリサイド化されるまで熱処理を行うことができる。
【００２８】
これにより、ソース／ドレイン層１１ａ、１１ｂ上には、高抵抗なシリサイド層１４ａ、１４ｂをそれぞれ形成することが可能となるとともに、高抵抗なシリサイド層１４ａ、１４ｂ上には、金属リッチな前駆体シリサイド層１５ａ、１５ｂをそれぞれ形成することができる。また、未反応な金属膜１３上には窒化膜１６が形成される。
例えば、ノンドープアモルファス半導体層１２ａ、１２ｂがＳｉ、金属膜１３がＴｉの場合、第１の熱処理によりノンドープアモルファス半導体層１２ａ、１２ｂのＳｉと金属膜１３のＴｉとが反応し、高抵抗なシリサイド層１４ａ、１４ｂとして、Ｔｉ−Ｓｉ状態図におけるＴｉシリサイドＣ４９相を形成することが可能となるとともに、前駆体シリサイド層１５ａ、１５ｂとして、チタンリッチなシリサイド層（ＴｉＳｉx）を形成することができる。また、窒化膜１６として、窒化チタン膜が形成される。
【００２９】
次に、図２（ｃ）に示すように、ウェットエッチングにより、未反応の金属膜１３および窒化膜１６を除去し、前駆体シリサイド層１５ａ、１５ｂの表面を露出させる。
次に、図２（ｄ）に示すように、第２の熱処理として、Ｎ2雰囲気中において、約８００℃〜８５０℃の範囲内の温度でアニール処理を行うことにより、高抵抗なシリサイド層１４ａ、１４ｂおよび金属リッチな前駆体シリサイド層１５ａ、１５ｂを低抵抗なシリサイド層１７ａ、１７ｂにそれぞれ相転移させる。
【００３０】
例えば、ノンドープアモルファス半導体層１２ａ、１２ｂがＳｉ、金属膜１３がＴｉの場合、前駆体シリサイド層のＴｉＳｉxをＴｉＳｉ2に変化させながら、ＴｉシリサイドＣ４９相および前駆体シリサイド層を相転移させ、低抵抗なシリサイド層１７ａ、１７ｂとしてＴｉシリサイドＣ５４相を形成することができる。
これにより、ソース／ドレイン層１１ａ、１１ｂが低抵抗なシリサイド層１７ａ、１７ｂに侵食されることを抑制しつつ、ソース／ドレイン層１１ａ、１１ｂ上に低抵抗なシリサイド層１７ａ、１７ｂを形成することが可能となり、ソース／ドレイン層１１ａ、１１ｂが形成された半導体層３が薄膜化された場合においても、低抵抗なシリサイド層１７ａ、１７ｂの厚膜化を図ることが可能となる。このため、低抵抗なシリサイド層１７ａ、１７ｂの凝集温度が低温化すること抑制し、低抵抗なシリサイド層１７ａ、１７ｂを安定して形成することが可能となり、ソース／ドレイン層１１ａ、１１ｂの高抵抗化を抑制しつつ、短チャネル効果を抑制することが可能となる。
【００３１】
また、ソース／ドレイン層１１ａ、１１ｂ上に形成された低抵抗なシリサイド層１７ａ、１７ｂをノンドープとすることで、ノンドープアモルファス半導体層１２ａ、１２ｂをシリサイド化する時の不純物の種類および濃度の影響を排除することが可能となり、低抵抗なシリサイド層１７ａ、１７ｂの形成前にｐ+型拡散層およびｎ+型拡散層を形成した場合においても、ソース／ドレイン層１１ａ、１１ｂ上に形成される低抵抗なシリサイド層１７ａ、１７ｂの膜質の均一化を図ることが可能となる。このため、ｐ+型拡散層およびｎ+型拡散層上に形成される低抵抗なシリサイド層１７ａ、１７ｂの膜質の均一化を図るために、低抵抗なシリサイド層１７ａ、１７ｂの形成後にｐ+型拡散層およびｎ+型拡散層を形成するためのイオン注入および活性化アニールを行う必要がなくなり、低抵抗なシリサイド層１７ａ、１７ｂの高抵抗化を抑制しつつ、ｐ+型拡散層およびｎ+型拡散層のシート抵抗を均一化することが可能となる。
【００３２】
また、図１（ｄ）の工程において、ソース／ドレイン層１１ａ、１１ｂ上以外のアモルファス半導体を予め除去することにより、図２（ｄ）の第２の熱処理後に未反応のアモルファス半導体を除去する必要がなくなる。このため、第２の熱処理温度が高温化することで、アモルファス半導体とサイドウォールスペーサ１０ａ、１０ｂとが反応し、アモルファス半導体のエッチング除去が困難になった場合においても、ゲート電極６とソース／ドレイン層１１ａ、１１ｂとの間のリークを低減することが可能となる。
【００３３】
そして、ソース／ドレイン層１１ａ、１１ｂ上に低抵抗なシリサイド層１７ａ、１７ｂがそれぞれ形成されると、層間絶縁膜を堆積し、ゲート電極６およびソース／ドレイン層１１ａ、１１ｂ上にコンタクトホールを開口して配線層を形成することができる。
なお、上述した実施形態では、図１（ｄ）の工程において、ソース／ドレイン層１１ａ、１１ｂ上以外のアモルファス半導体を予め除去する方法について説明したが、ソース／ドレイン層１１ａ、１１ｂ上以外のアモルファス半導体を予め除去することなく、アモルファス半導体のシリサイド化を行うようにしてもよい。そして、ゲート電極６およびソース／ドレイン層１１ａ、１１ｂ間の絶縁を図るため、アモルファス半導体のシリサイド化を行った後、未反応のアモルファス半導体を除去するようにしてもよい。
【００３４】
また、上述した実施形態では、ＭＯＳトランジスタをＳＯＩ基板上に形成する方法を例にとって説明したが、ＭＯＳトランジスタを半導体基板上に形成する方法に適用してもよい。また、ＣＭＯＳトランジスタをＳＯＩ基板上に形成する方法に適用してもよい。
【図面の簡単な説明】
【００３５】
【図１】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図２】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
【００３６】
１  半導体基板、２  絶縁層、３  半導体層、４  素子分離絶縁膜、５  ゲート絶縁膜、６  ゲート電極、７  シリサイド層、８  オフセット酸化膜、９ａ、９ｂ  ＬＤＤ層、１０ａ、１０ｂ  サイドウォールスペーサ、１１ａ  ソース層、１１ｂ  ドレイン層、１２ａ、１２ｂ  アモルファス半導体層、１３  金属膜、１４ａ、１４ｂ  高抵抗なシリサイド層、１５ａ、１５ｂ  前駆体シリサイド層、１６  窒化膜、１７ａ、１７ｂ  低抵抗なシリサイド層
【図１】
2005086179.tif 000003
【図２】
2005086179.tif 000004