(57)【要約】【課題】  より高いスイッチング電荷量を得ることができ、好ましくは良好な疲労特性を得ることができる半導体装置の製造方法を提供する。【解決手段】  第１の導電性酸化物膜としてＩｒＯx膜６４ａを反応性スパッタリング法によりＰＬＺＴ膜６３上に形成する。その後、大気圧の５パーセント未満の分圧を有する酸素を含む環境中で、例えばＲＴＡによる熱処理を行う。この結果、ＰＬＺＴ膜６３の結晶化が促進されると共に、ＩｒＯx膜６４ａに対してアニール処理が施される。その後、ＰＬＺＴ膜６３中の酸素欠損を補充するための回復アニールとして、例えばＯ2雰囲気中で、６００℃以上、例えば６５０℃、６０分間での炉アニールを行う。続いて、第２の導電性酸化物膜としてＩｒＯ2膜６４ｂをスパッタリング法によりＩｒＯx膜６４ａ上に形成する。【選択図】  図１５
2005183842.tif 000002
【特許請求の範囲】
【請求項１】
導電膜を形成する工程と、
前記導電膜上に強誘電体膜を形成する工程と、
前記強誘電体膜上に第１の導電性酸化物膜を形成する工程と、
酸素を含有する雰囲気中で前記強誘電体膜の炉アニールを行う工程と、
前記第１の導電性酸化物膜上に第２の導電性酸化物膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記強誘電体膜をＭＯＣＶＤ法により形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記強誘電体膜を形成する工程と前記第１の導電性酸化物膜を形成する工程との間に、酸素を含有する雰囲気中で前記強誘電体膜のアニールを行う工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記強誘電体膜をスパッタ法により形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１の導電性酸化物膜を形成する工程と前記炉アニールを行う工程との間に、酸素を含有する雰囲気中で前記強誘電体膜のアニールを行う工程を有することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記第１の導電性酸化物膜を、前記第２の導電性酸化物膜を形成する際よりも低い酸化性の条件下で形成することを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記強誘電体膜として、Ｐｂ、Ｚｒ及びＴｉを含有する酸化物膜を形成することを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記強誘電体膜の炉アニールを、６００℃以上の温度条件下で行うことを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記第１の導電性酸化物膜の厚さを、２０ｎｍ乃至７５ｎｍとすることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記第２の導電性酸化物膜の厚さを、１００ｎｍ乃至３００ｎｍとすることを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリに好適な半導体装置の製造方法に関する。
【背景技術】
【０００２】
電源を切っても情報を記憶することのできる不揮発性メモリとして、フラッシュメモリや強誘電体メモリが知られている。
【０００３】
フラッシュメモリでは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）のゲート絶縁膜中にフローティングゲートが埋め込まれており、フローティングゲートに記憶情報を表わす電荷を蓄積することによって情報が記憶される。情報の書き込み及び消去には、絶縁膜を通過するトンネル電流を流す必要があり、比較的高い電圧が必要とされる。
【０００４】
これに対し、強誘電体メモリでは、強誘電体のヒステリシス特性を利用して情報が記憶される。強誘電体膜を１対の電極間のキャパシタ誘電体として有する強誘電体キャパシタは、電極間の印加電圧に応じて分極を生じ、印加電圧を取り去っても自発分極を有する。印加電圧の極性を反転すれば、自発分極の極性も反転する。この自発分極を検出すれば情報を読み出すことができる。強誘電体メモリは、フラッシュメモリに比べ低電圧で動作し、省電力で高速の書き込みができる。
【０００５】
強誘電体キャパシタの強誘電体膜は、チタン酸ジルコン酸鉛（ＰＺＴ）、ＬａドープＰＺＴ（ＰＬＺＴ）等のＰＺＴ系材料や、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ、Ｙ１）、ＳｒＢｉ2（Ｔａ、Ｎｂ）2Ｏ9（ＳＢＴＮ、ＹＺ）等のＢｉ層状構造化合物等から形成される。
【０００６】
従来、強誘電体薄膜の成膜方法としては、ゾルゲル法又はスパッタ法が用いられている。これらの成膜方法により、下部電極上にアモルファス相の強誘電体膜を形成し、その後、熱処理によって、強誘電体膜をペロブスカイト構造の結晶へと結晶化させる。
【０００７】
強誘電体膜の結晶化は酸化性雰囲気で行われるため、キャパシタ電極はＰｔ等の貴金属や酸化しても導電性を有するＩｒＯ2、ＳｒＲｕＯ3、Ｌａ0.5Ｓｒ0.5ＣｏＯ3等から形成される。上部電極については、多層配線構造中の層間絶縁膜の形成は還元雰囲気中で行われるため、上部電極を貴金属であるＰｔ又はＩｒの膜等により形成した場合には、還元雰囲気中の水素がＰｔ膜やＩｒ膜中に侵入してこれらの金属が有する触媒作用により活性化される。この結果、活性化された水素により強誘電体キャパシタ中の強誘電体膜が還元されてしまう。そして、強誘電体膜が還元されると、強誘電体キャパシタの動作特性は大きく劣化してしまう。そこで、一般的に、上部電極の原料として、触媒作用を持たない導電性酸化物が用いられている。
【０００８】
例えば、特許文献１（特開２００２−３２４８９４号公報）には、強誘電体膜上に形成される上部電極を第１の導電性酸化物膜と第２の導電性酸化物膜とにより構成し、第２の導電性酸化物膜を第１の導電性酸化物膜よりも化学量論組成に近い組成に形成することが記載されている。
【０００９】
強誘電体キャパシタの強誘電体膜に接する第１の導電性酸化物膜の組成を非化学量論組成とすることにより、強誘電体膜からＰｂが第１の導電性酸化物膜中に拡散する。これに伴って、強誘電体膜と上部電極との間の界面が平坦化される。このため、強誘電体キャパシタに電圧が印加された時に強誘電体膜に印加される実効的な電圧の値がより大きくなり、キャパシタ特性が向上する。
【００１０】
しかしながら、かかる非化学量論組成の導電性酸化物膜は水素を含む雰囲気中に曝されると、膜中の金属成分が水素を活性化してしまい、活性化された水素が強誘電体膜を劣化させる。
【００１１】
そこで、特許文献１には、第１の導電性酸化物膜上に、化学量論組成か、又はより化学量論組成に近い組成の第２の導電性酸化物膜を形成することにより、第１の導電性酸化物膜中への還元雰囲気の侵入を阻止する方法が記載されている。
【００１２】
また、特許文献２（特開２００２−２４６５６４号公報）には、強誘電体膜上に形成される上部電極を導電性酸化物膜とした場合のアニール方法についての記載がある。この方法では、アモルファス相の強誘電体膜（ＰＺＴ膜）を形成した後、１回目の急速加熱アニーリング（ＲＴＡ）によってペロブスカイト構造へと結晶化させる。次に、上部電極として導電性酸化物膜を形成した後、２回目のＲＴＡによって、ＰＺＴの結晶化を完了させる。また、ＰＺＴ膜と導電性酸化物膜（上部電極膜）とを同時にアニーリングすることにより、キャパシタ特性が向上する。
【００１３】
しかし、ＲＴＡによってＰＺＴ膜と導電性酸化物膜（上部電極膜）とを同時にアニーリングする工程が、高分圧の酸素を含有するガス混合物中で行われた場合、上部電極層に異物が形成されると述べられている。これらの異物は、後の処理工程を妨害する可能性があるので、異物が形成されないようにしなければならない。ＲＴＡによって成膜後のＰＺＴと上部電極層を一緒にアニーリングする工程が、アルゴンガスのような不活性雰囲気中に約１％の酸素を含有するガス混合物中で実行された場合、この異物の生成は阻止されると、特開２００２−２４６５６４号公報では記載されている。
【００１４】
しかしながら、これらのいずれの方法を採用しても、これから要求されるスイッチング電荷量を十分に得ることはできない。
【００１５】
【特許文献１】特開２００２−３２４８９４号公報
【特許文献２】特開２００２−２４６５６４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明は、より高いスイッチング電荷量を得ることができ、好ましくは良好な疲労特性を得ることができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【００１８】
本発明に係る半導体装置の製造方法では、導電膜を形成した後に、前記導電膜上に強誘電体膜を形成する。次に、前記強誘電体膜上に第１の導電性酸化物膜を形成する。次いで、酸素を含有する雰囲気中で前記強誘電体膜の炉アニールを行う。そして、前記第１の導電性酸化物膜上に第２の導電性酸化物膜を形成する。
【発明の効果】
【００１９】
本発明によれば、第１の導電性酸化物膜の形成と第２の導電性酸化物膜の形成との間に、酸素を含有する雰囲気中で炉アニールを行っているので、酸素欠損を十分に補うことができる。従って、高いスイッチング電荷量を得ることができる。また、炉アニールの際には、強誘電体膜が第１の導電性酸化物膜により完全に覆われているため、強誘電体膜の構成元素、例えば強誘電体膜がＰＺＴからなる場合のＰｂの離脱が生じず、疲労特性が低下することはない。
【００２０】
また、本発明では、強誘電体キャパシタの上部電極を第１及び第２の導電性酸化物膜から形成することになるが、炉アニールを第２の導電性酸化物膜を形成する前に行うため、酸素が強誘電体膜まで拡散しやすく、より効率的に強誘電体特性を回復させることができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図１は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。
【００２２】
このメモリセルアレイには、一の方向に延びる複数本のビット線３、並びにビット線３が延びる方向に対して垂直な方向に延びる複数本のワード線４及びプレート線５が設けられている。また、これらのビット線３、ワード線４及びプレート線５が構成する格子と整合するようにして、複数個の本実施形態に係る強誘電体メモリのメモリセルがアレイ状に配置されている。各メモリセルには、強誘電体キャパシタ１及びＭＯＳトランジスタ２が設けられている。
【００２３】
ＭＯＳトランジスタ２のゲートはワード線４に接続されている。また、ＭＯＳトランジスタ２の一方のソース・ドレインはビット線３に接続され、他方のソース・ドレインは強誘電体キャパシタ１の一方の電極に接続されている。そして、強誘電体キャパシタ１の他方の電極がプレート線５に接続されている。なお、各ワード線４及びプレート線５は、それらが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ２により共有されている。同様に、各ビット線３は、それが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ２により共有されている。ワード線４及びプレート線５が延びる方向、ビット線３が延びる方向は、夫々行方向、列方向とよばれることがある。
【００２４】
このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ１に設けられた強誘電体膜の分極状態に応じて、データが記憶される。
【００２５】
（第１の実施形態）
次に、本発明の第１の実施形態について説明する。図２乃至図１５は、本発明の第１の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
【００２６】
本実施形態では、先ず、図２（ａ）に示すように、シリコン基板５１の表面に素子分離絶縁膜５２を形成する。次に、メモリセル領域Ａ及び周辺回路領域Ｂにおける各々の所定の活性領域（トランジスタ形成領域）に、夫々ｐ型不純物及びｎ型不純物を選択的に導入して、ｐウェル５３ａ及びｎウェル５３ｂを形成する。シリコン基板５１の導電型はｐ型又はｎ型のいずれでもよい。次いで、シリコン基板５１の活性領域の表面を熱酸化することにより、ゲート絶縁膜５４としてシリコン酸化膜を形成する。次いで、シリコン基板５１の上側全面に非結晶質又は多結晶のシリコン膜を形成する。そして、その内部にイオン注入を行うことにより、シリコン膜を低抵抗化する。その後、シリコン膜をフォトリソグラフィ法により所定の形状にパターンニングすることにより、メモリセル領域Ａ内に互いに並行に延びるゲート電極５５ａ及び５５ｂを形成すると共に、周辺回路領域Ｂ内にゲート電極５５ｃ及び５５ｄを形成する。ゲート電極５５ａ及び５５ｂはワード線４の一部を構成している。
【００２７】
次に、メモリセル領域Ａにおいて、ゲート電極５５ａ及び５５ｂの両側のｐウェル５３ａ内にｎ型不純物をイオン注入して、ｎチャンネルＭＯＳトランジスタのソース／ドレインとなるｎ型不純物拡散領域５６ａを形成すると共に、周辺回路領域Ｂのｐウェル（図示せず）にもｎ型不純物拡散領域を形成する。次いで、周辺回路領域Ｂにおいて、ゲート電極５５ｃの両側のｎウェル５３ｂにｐ型不純物をイオン注入して、ｐチャネルＭＯＳトランジスタのソース／ドレインとなるｐ型不純物拡散領域５６ｂを形成する。
【００２８】
その後、シリコン基板５１の全面に絶縁膜を形成した後、その絶縁膜をエッチバックすることにより、ゲート電極５５ａ、５５ｂ及び５５ｃの両側部分にのみ側壁絶縁膜５７として残存させる。この絶縁膜としては、例えばＣＶＤ法により酸化シリコン（ＳｉＯ2）膜を形成する。続いて、ゲート電極５５ａ、５５ｂ及び５５ｃ並びに側壁絶縁膜５７をマスクとして、ｐウェル５３ａ内に再びｎ型不純物イオンを注入することによりｎ型不純物拡散領域５６ａをＬＤＤ構造にし、ｎウェル５３ｂ内に再びｐ型不純物イオンを注入することによりｐ型不純物拡散領域５６ｂもＬＤＤ構造とする。なお、ｎ型不純物及びｐ型不純物の打ち分けは、例えばレジストパターンを使用して行う。
【００２９】
このようにして、メモリセル領域Ａでは、ｐウェル５３ａ、ゲート電極５５ａ又は５５ｂ及びｎ型不純物拡散領域５６ａ等からｎ型ＭＯＳＦＥＴが構成され、周辺回路領域Ｂでは、ｎウェル５３ｂ、ゲート電極５５ｃ及びｐ型不純物拡散領域５６ｂ等からｐ型ＭＯＳＦＥＴが構成される。
【００３０】
次に、全面に高融点金属膜、例えばＴｉ膜又はＣｏ膜を形成し、この高融点金属膜を加熱してｎ型拡散領域５６ａ、ｐ型不純物拡散領域５６ｂの表面に夫々高融点金属シリサイド層５８ａ、５８ｂを形成する。その後、ウェットエッチにより未反応の高融点金属膜を除去する。
【００３１】
次いで、プラズマＣＶＤ法により、シリコン基板５１の全面にカバー膜５９として酸窒化シリコン（ＳｉＯＮ）膜を約２００ｎｍの厚さで形成する。更に、ＴＥＯＳガスを用いたプラズマＣＶＤ法により、層間絶縁膜６０として酸化シリコン（ＳｉＯ2）をカバー膜５９上に約１．０μｍの厚さで形成する。その後、層間絶縁膜６０を化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法により研磨してその表面を平坦化する。
【００３２】
その後、図２（ｂ）に示すように、常温下で層間絶縁膜６０上にＡｌ2Ｏ3膜６１をＲＦスパッタリング法により２０ｎｍの厚さで形成する。Ａｌ2Ｏ3膜６１には、この膜の上に成膜する導電膜（下部電極膜）と下地ＳｉＯ2層（層間絶縁膜６０）との密着性を向上させ、導電膜上に成膜するＰＬＺＴ膜中のＰｂ拡散を防止する作用がある。
【００３３】
続いて、図３（ａ）に示すように、導電膜としてＰｔ膜６２をスパッタ法により、１５０ｎｍの厚さでＡｌ2Ｏ3膜６１上に形成する。このときの成膜条件は、例えば、Ａｒガス圧：０．６Ｐａ、ＤＣパワー：１ｋＷ、温度：３５０℃とする。なお、第１の導電膜として、Ｐｔ膜６２の他に、イリジウム膜、ルテニウム膜、酸化イリジウム膜、酸化ルテニウム膜、酸化ルテニウムストロンチウム（ＳｒＲｕＯ3）膜等を形成してもよい。次に、ＲＦスパッタリング法により、ＰＺＴにランタン（Ｌａ）が添加されたＰＬＺＴ（lead lanthanum zirconate titanate：（Ｐｂ1-3x/2Ｌａx）（Ｚｒ1-yＴｉy）Ｏ3）膜６３をＰｔ膜６２の上に１５０ｎｍの厚さで形成する。なお、ＰＬＺＴ膜６３にカルシウム（Ｃａ）及び／又はストロンチウム（Ｓｒ）を添加してもよい。なお、この時点では、ＰＬＺＴ膜６３はアモルファス状態である。
【００３４】
次に、大気圧の１０パーセント未満の分圧を有する酸素を含む環境中にシリコン基板５１を置き、例えば、温度：５８５℃、時間：９０秒間、昇温速度：１２５℃／秒、雰囲気：Ｏ2：２．５％／Ａｒ：９７．５％の条件で、ＰＬＺＴ膜６３に対するＲＴＡ（Rapid Thermal Annealing）処理を行うことにより、ＰＬＺＴ膜６３を結晶化させる。強誘電体膜の形成方法としては、上記したスパッタ法の他に、スピンオン法、ゾルゲル法、ＭＯＤ（Metal Organic Deposition）法等がある。また、強誘電体膜としては、ＰＬＺＴ膜６３の他に、ＰＺＴ（（Ｐｂ（Ｚｒ1-xＴｉx）Ｏ3）膜、ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9（但し、０＜ｘ≦１）膜、Ｂｉ4Ｔｉ2Ｏ12膜等を形成してもよい。
【００３５】
次いで、図３（ｂ）に示すように、第１の導電性酸化物膜として酸化イリジウム（ＩｒＯx、但し、０＜ｘ＜２）膜６４ａを反応性スパッタリング法により２０ｎｍ〜７５ｎｍの厚さ、例えば５０ｎｍの厚さでＰＬＺＴ膜６３上に形成する。その後、大気圧の５パーセント未満の分圧を有する酸素を含む環境中で、例えばＲＴＡにより、温度：７２５℃、時間：１分間、雰囲気：Ｏ2：１％／Ａｒ：９９％での熱処理を行う。この結果、ＰＬＺＴ膜６３の結晶化が促進されると共に、ＩｒＯx膜６４ａに対してアニール処理が施される。
【００３６】
その後、ＰＬＺＴ膜６３中の酸素欠損を補充するための回復アニールとして、例えばＯ2雰囲気中で、６００℃以上、例えば６５０℃、６０分間での炉アニールを行う。なお、第１の導電性酸化物膜の厚さが２０ｎｍ未満であると、ＲＴＡや炉アニールの際にＰＬＺＴ膜中のＰｂが拡散する虞がある。一方、第１の導電性酸化物膜の厚さが７５ｎｍを超えていると、ＰＬＺＴ膜６３への酸素の供給が不十分となる虞がある。
【００３７】
続いて、図４（ａ）に示すように、第２の導電性酸化物膜として酸化イリジウム（ＩｒＯ2）膜６４ｂをスパッタリング法により、１００ｎｍ〜３００ｎｍの厚さ、例えば２００ｎｍの厚さでＩｒＯx膜６４ａ上に形成する。なお、第２の導電性酸化物膜として、酸化ルテニウムストロンチウム（ＳｒＲｕＯ3）膜をスパッタ法により形成してもよい。なお、第２の導電性酸化物膜の厚さが１００ｎｍ未満であると、上部電極としての機能が十分に得られない虞がある。一方、第２の導電性酸化物膜の厚さが３００ｎｍを超えていると、後の工程でＰＬＺＴ膜６３への酸素の供給が不十分となる虞がある。
【００３８】
次に、図４（ｂ）に示すように、メモリセル領域Ａにおいて、上部電極を形成する際のマスクとしてレジストパターン（図示せず）をＩｒＯ2膜６４ｂ上に形成し、このレジストパターンをマスクとして使用し、ＩｒＯ2膜６４ｂ及びＩｒＯx膜６４ａをエッチングすることにより、強誘電体キャパシタの上部電極７４を形成する。次いで、容量絶縁膜を形成する際のマスクとしてレジストパターン（図示せず）を、上部電極７４及びその周辺に形成し、このレジストパターンをマスクとして使用し、ＰＬＺＴ膜６３をエッチングすることにより、強誘電体キャパシタの容量絶縁膜７３を形成する。その後、そのレジストパターンを除去し、ＰＬＺＴ膜６３に対して酸素雰囲気中で３５０℃、６０分間のアニールを施す。このアニールにより、レジストからの残留有機物が除去されると共に、形成されている膜に吸収された水分が脱ガスされる。
【００３９】
続いて、図５（ａ）に示すように、上部電極７４、容量絶縁膜７３及びＰｔ膜６２を覆うエンキャップ層としてＡｌ2Ｏ3膜６５を常温下でＲＦスパッタリング法により、５０ｎｍの厚さで形成する。このエンキャップ層としてのＡｌ2Ｏ3膜６５は、還元され易いＰＬＺＴからなる容量絶縁膜７３を水素及び水分から保護して、水素及び水分がその内部に侵入することを防止することができる。なお、エンキャップ層として、ＰＺＴ膜、ＰＬＺＴ膜又は酸化チタン膜を形成してもよい。また、エンキャップ層としてのＡｌ2Ｏ3膜、ＰＺＴ膜、ＰＬＺＴ膜又は酸化チタン膜は、例えばＭＯＣＶＤ法により形成することができる。
【００４０】
次に、全面にフォトレジスト（図示せず）を塗布し、これを露光及び現像して上部電極７４及び容量絶縁膜７３の上及びその周辺に残存させる。そして、残存するフォトレジストをマスクとして使用し、Ａｌ2Ｏ3膜６５、Ｐｔ膜６２及びＡｌ2Ｏ3膜６１をエッチングすることにより、図５（ｂ）に示すように、強誘電体キャパシタの下部電極７２を形成する。この結果、図５（ｂ）に示すように、下部電極７２、容量絶縁膜７３及び上部電極７４からなる強誘電体キャパシタＱが構成される。
【００４１】
次いで、フォトレジストを除去し、酸素雰囲気中で３５０℃、６０分間の条件で、アニールを行う。その後、更にエンキャップ層としてＡｌ2Ｏ3膜７１をスパッタリング法により２０ｎｍの厚さで形成する。なお、Ａｌ2Ｏ3膜７１を形成する前のアニールにより、Ａｌ2Ｏ3膜７１のはがれが防止される。続いて、酸素雰囲気中で６５０℃、６０分間の条件で、アニールを行うことにより、容量絶縁膜７３を損傷から回復させる。
【００４２】
その後、図６に示すように、全面に層間絶縁膜６６として膜厚が１５００ｎｍ程度のＳｉＯ2膜をＣＶＤ法により形成する。層間絶縁膜６６の形成に当たっては、成膜ガスとしてシラン（ＳｉＨ4）、ポリシラン化合物（Ｓｉ2Ｆ6、Ｓｉ3Ｆ8、Ｓｉ2Ｆ3Ｃｌ等）又はＳｉＦ4を用いてもよいし、また、ＴＥＯＳを用いてもよい。また、励起方式は、例えば、プラズマ励起（ＥＣＲ法：Electron cyclotron  Resonance、ＩＣＰ法：Inductively Coupled Plasma、ＨＤＰ：High Density Plasma、ＥＭＳ：Electron Magneto-Sonic）、熱励起、レーザー光による励起のいずれでもよい。
【００４３】
続いて、図７に示すように、層間絶縁膜６６を化学機械的研磨（ＣＭＰ）法にて平坦化する。層間絶縁膜６６の表面の平坦化は、例えば上部電極７４の上面を基準とした層間絶縁膜６６の厚さが４００ｎｍ程度となるまで行う。ＣＭＰ法による平坦化の際に水分を含むスラリーが使用され、スラリー中の水分やその後の洗浄時に使用される洗浄液中の水分が層間絶縁膜６６の表面に付着し、その内部に吸収される。
【００４４】
そこで、本実施形態では、真空チャンバ（図示せず）中、３９０℃で層間絶縁膜６６を加熱することにより、その表面及び内部の水分を外部に放出させる。更に、このような脱水処理の後に、層間絶縁膜６６を加熱しながらＮ2Ｏプラズマに曝すことにより、その膜質を改善する。これにより、後工程での加熱による強誘電体キャパシタＱの劣化が防止される。これらの一連の脱水処理及びプラズマ処理は同じチャンバ（図示せず）内において行うことができる。このときに用いるチャンバには、例えば、シリコン基板５１が載置される支持電極とこれに対向する対向電極とを配置しておき、対向電極には高周波電源が接続可能な状態としておく。そして、チャンバ内にＮ2Ｏガスを導入した状態で、対向電極に高周波電源を印加し、支持電極と対向電極との間にＮ2Ｏプラズマを発生させて層間絶縁膜６６のＮ2Ｏプラズマ処理を行う。このようなＮ2Ｏプラズマ処理後には、層間絶縁膜６６の少なくとも表面には窒素が存在する。なお、脱水処理時の基板温度とプラズマ処理時の基板温度はほぼ一定とすることが好ましい。
【００４５】
なお、脱水処理に続くプラズマ処理の際にはＮ2Ｏプラズマを使用することが好ましいが、ＮＯプラズマ、Ｎ2プラズマ等を使用してもよい。また、このような脱水処理及びプラズマ処理の一連の処理は、後の層間絶縁膜の形成後にも行われる。
【００４６】
その後、層間絶縁膜６６の上にフォトレジスト（図示せず）を塗布し、これを露光及び現像する。フォトレジストをマスクとして使用して、層間絶縁膜６６、Ａｌ2Ｏ3膜７１、層間絶縁膜６０及びカバー膜５９をドライエッチングすることにより、図８に示すように、メモリセル領域Ａのシリサイド層５８ａまで到達するコンタクトホール７５ａ、周辺回路領域Ｂのシリサイド層５８ｂまで到達するコンタクトホール７５ｂ、及び、周辺回路領域Ｂの素子分離絶縁膜５２上のゲート電極５５ｄまで到達するコンタクトホール７５ｃを同時に形成する。このとき、層間絶縁膜６６、Ａｌ2Ｏ3膜７１、層間絶縁膜６０及びカバー膜５９は、ＣＦ系ガス、例えばＣＨＦ3にＣＦ4及びＡｒを加えた混合ガスを用いてエッチングすることができる。
【００４７】
続いて、層間絶縁膜６６の表面及びコンタクトホール７５ａ〜７５ｃの内面に対してＲＦ前処理エッチングを行った後、全面にスパッタリング法によりＴｉ膜及びＴｉＮ膜を連続して形成することにより、図９に示すように、バリアメタル膜６７を形成する。Ｔｉ（チタン）膜、ＴｉＮ（窒化チタン）膜の厚さは、夫々２０ｎｍ、５０ｎｍとする。次に、フッ化タングステン（ＷＦ6）ガス、アルゴン及び水素の混合ガスを使用したＣＶＤ法により、バリアメタル膜６７の上にＷ（タングステン）膜６８を形成する。タングステン膜６８の形成初期にはシラン（ＳｉＨ4）ガスも使用する。タングステン膜６８の厚さは、各コンタクトホール７５ａ〜７５ｃを完全に埋め込む程度の厚さ、例えばバリアメタル膜６７上で５００ｎｍ程度とする。
【００４８】
次に、図１０に示すように、層間絶縁膜６６上のタングステン膜６８及びバリアメタル膜６７をＣＭＰ法により除去し、各コンタクトホール７５ａ〜７５ｃ内にのみタングステン膜６８及びバリアメタル膜６７を残存させることにより、コンタクトプラグ７６を各コンタクトホール内に形成する。
【００４９】
次いで、コンタクトホール７５ａ〜７５ｃの形成後の洗浄処理、及びＣＭＰ後の洗浄処理等の工程で層間絶縁膜６６表面に付着した水分、及び内部に浸透した水分を除去するために、再び、真空チャンバ中で３９０℃の温度で層間絶縁膜６６を加熱して水を外部に放出させる。更に、層間絶縁膜６６を加熱しながらＮ2Ｏプラズマに曝して膜質を改善するアニールを、例えば２分間行う。その後、図１１に示すように、層間絶縁膜６６上にコンタクトプラグ７６を覆うプラズマＳｉＯＮ膜６９を、タングステンの酸化防止膜として、例えば１００ｎｍの厚さで形成する。
【００５０】
その後、図１２に示すように、レジストパターンを用いて上部電極７４まで到達する孔７７及び下部電極まで到達する孔（図示せず）を形成する。これらの孔７７等は、例えばエッチングにより同時に形成する。このときのエッチングでは、ＣＦ系ガス、例えばＣＨＦ3にＣＦ4及びＡｒを加えた混合ガスを用いる。Ａｌ2Ｏ3膜６５及び７１もこれらのガスを用いてエッチングされる。続いて、レジストパターンを除去し、酸素雰囲気中で、５００℃、６０分間のアニールを行うことにより、容量絶縁膜７３の強誘電体特性を回復させる。このとき、酸化され易いコンタクトプラグ７６は、プラズマＳｉＯＮ膜６９により覆われているため、酸化されない。
【００５１】
次に、図１３に示すように、プラズマＳｉＯＮ膜６９をエッチバック法により除去することにより、コンタクトプラグ７６を露出させる。この結果、コンタクトプラグ７６の表面は、層間絶縁膜６６の表面よりも突出する。
【００５２】
ＲＦエッチング法により全面を約１０ｎｍ（ＳｉＯ2換算）エッチングすることにより、清浄面を露出させる。次いで、全面に、例えばアルミニウム層を含む４層構造の導電膜をスパッタ法により形成する。この導電膜としては、例えば、下から順に、膜厚が１５０ｎｍの窒化チタン膜、膜厚が５５０ｎｍの銅含有（０．５重量％）アルミニウム膜、膜厚が５ｎｍのチタン膜、及び、膜厚が１５０ｎｍの窒化チタン膜が積層された膜を形成する。そして、この導電膜をフォトリソグラフィ法によりパターニングすることにより、図１４に示すように、配線７０を形成する。
【００５３】
その後、図１５に示すように、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第２層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。
【００５４】
このような第１の実施形態によれば、ＰＬＺＴ膜６３に対する炉アニールを、ＰＬＺＴ膜６３がＩｒＯｘ膜６４ａに完全に覆われた状態で行っているため、このアニールの際にＰＬＺＴ膜６３中のＰｂの拡散及び脱離が防止される。この結果、疲労特性が向上する。
【００５５】
ここで、本願発明者が実際に行った実験について説明する。この実験では、厚さが１５０ｎｍのＰｔ膜及び厚さが１５０ｎｍのＰＬＺＴ膜をスパッタ法により順次成膜した後、１回目のＲＴＡを、５８５℃、９０秒間、昇温速度：１２５℃／ｓｅｃ、雰囲気：Ｏ2；２．５％／Ａｒ；９７．５％の条件で行った。次に、第１の導電性酸化物膜としてＩｒＯ1.4膜を反応性スパッタリングにより５０ｎｍの厚さで成膜した。次いで、２回目のＲＴＡを、７２５℃、２０秒間、昇温速度：１２５℃／ｓｅｃ、雰囲気：Ｏ2；１％／Ａｒ；９９％の条件で行った。その後、第２の導電性酸化物膜としてＩｒＯ2膜を反応性スパッタリングにより２００ｎｍの厚さで成膜した。そして、ＩｒＯ2膜及びＩｒＯ1.4膜のフォトエッチングを行うことにより、平面形状が５０×５０μｍ角の上部電極を形成した。更に、種々の温度（５５０℃、６００℃、６５０℃、７００℃）で炉アニールを行った。この炉アニールは、酸素雰囲気中で６０分間行った。その後、ＰＬＺＴ膜のエッチングを行った。このようにして、試料を作製した。また、炉アニールを行わない試料も作製した。そして、これらの試料のスイッチング電荷量の測定を行った。この結果を図１９に示す。
【００５６】
また、炉アニールを、上部電極膜のパターニング後ではなく、２回目のＲＴＡの後に行って試料を作製し、スイッチング電荷量の測定を行った。この結果を図２０に示す。図２０には、図１９に示す結果の一部を、比較のために、併せて示してある。
【００５７】
図１９に示すように、ＲＴＡのみを行った試料は、強誘電体キャパシタの３Ｖスイッチング電荷量（Ｑｓｗ＠３Ｖ）が５μＣ／ｃｍ2程度と極めて低かった。ＰＬＺＴ膜は、ＰＬＺＴ焼結ターゲットを用いてＡｒガスのみでＲＦスパッタリングを行うことにより形成されるので、ＰＬＺＴ膜中に酸素欠損が多量に存在していると推測される。更に、ＩｒＯ1.4膜をスパッタする際にＰＬＺＴ膜に物理的な損傷が与えられていることも考えられる。そして、酸素欠損を回復させるためにＲＴＡを行っているが、図１９に示す結果は、ＰＬＺＴ膜中の酸素欠損を補充するためには、ＲＴＡのみでは不十分であることを示している。
【００５８】
そこで、酸素欠損を補充するための、つまり強誘電性を回復させるための比較的長時間な炉アニールが必要となる。そして、図１９に示すように、この炉アニールの温度が高いほど、スイッチング電荷量（Ｑｓｗ＠３Ｖ）が大きくなり、強誘電体キャパシタの特性はより回復する。
【００５９】
しかしながら、図１９にその実験結果を示す従来の製造方法では、炉アニールを強誘電体膜のパターニング後に行っているので、上部電極の周囲からＰＬＺＴ膜中のＰｂ抜けが生じ、強誘電体キャパシタの特性、より具体的には疲労特性が劣化してしまう。また、上部電極の周囲から酸素が強誘電体膜の横方向に拡散するため、上部電極によって強誘電体キャパシタの回復状態が異なるという問題点もある。
【００６０】
更に、次世代の強誘電体メモリでは、強誘電体薄膜のＭＯＣＶＤ法による成膜が望まれている。これは、従来のスパッタ法による成膜では、十分な特性を得にくく、より緻密な膜が要求されるためである。しかも、０．１８μｍ世代の強誘電体メモリでは、集積度を向上させるためにスタックキャパシタ構造が採用され、かつ、大幅な高集積化を実現するための一括エッチングプロセスが必須となる。このため、上部電極エッチングのみを行った後に可能となるプロセスは不可能となる。仮に、一括エッチング後に炉アニールを行うと、強誘電体膜パターンの周囲からＰｂ抜けが起きるため、疲労特性の悪化がより激しくなる。
【００６１】
これに対し、本実施形態によれば、かかるＰｂ抜けが生じないため、疲労特性の劣化が防止される。また、酸素欠損の補てんについても、比較的薄いＩｒＯ1.4膜（５０ｎｍ）を介して酸素がＰＬＺＴ膜に供給されるため、従来のように厚い上部電極（５０ｎｍ＋２００ｎｍ）を介した場合よりも、効率がより高くなる。このため、図２０に示すように、より高いスイッチング電荷量が得られる。
【００６２】
本願発明者は、更に疲労特性についての実験を行った。炉アニールでの温度は６５０℃とした。この結果を図２１に示す。図２１に示すように、第１の実施形態に係る上部電極の形成途中で炉アニールを行った試料の方が、上部電極のパターニング後に炉アニールを行った試料よりも、疲労させた後の３Ｖのスイッチング電荷量（Ｑｓｗ＠３Ｖ）が大きくなった。つまり、前者の方が、疲労特性が良好であった。これは、上述のように、Ｐｂ抜けが防止されるからである。なお、この疲労試験では、加速して評価を行うために、印加電圧を７Ｖとした。
【００６３】
なお、図２０に示すように、上部電極の形成途中に５５０℃で炉アニールを行った試料（×）では、スイッチング電荷量Ｑｓｗのウェハ面内分布が大きくなった。ウェハ面内のマッピング（図示せず）で詳細に検討したところ、ウェハ中心部でスイッチング電荷量Ｑｓｗの回復の程度が低かった。このことは、ウェハ中心部のＰＬＺＴ膜中の酸素欠損量がもともと多いことを示唆している。従って、ウェハ面内全体にわたって良好なスイッチング電荷量Ｑｓｗを得るためには、６００℃以上の温度で炉アニールを行うことが好ましく、６５０℃以上の温度で炉アニールを行うことがより一層好ましい。
【００６４】
これらの実験結果にも示されるように、上部電極膜のパターニング後に炉アニールを行う場合に生じるパターン依存の問題（上部電極の周囲から酸素が横方向に拡散するという問題）も、本実施例によれば解消される。また、一括エッチングを行う場合でも、一括エッチング前に炉アニールを行うことになるので、強誘電体膜を構成するＰＺＴのＰｂ抜けが起こらず、疲労特性の劣化を防止することができる。
【００６５】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図１６乃至図１８は、本発明の第２の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
【００６６】
先ず、図１６（ａ）に示すように、シリコン基板等の半導体基板１１の表面に、例えばＳＴＩ（shallow trench isolation）により素子分離領域１２を形成する。次いで、素子分離領域１２により区画された素子活性領域において、半導体基板１１の表面にウェル１３を形成する。続いて、ゲート絶縁膜１７、ゲート電極１８、シリサイド層１９、ソース・ドレイン拡散層１５、サイドウォール２０及びシリサイド層１６をウェル１３の表面に形成することにより、ＭＯＳトランジスタ１４を形成する。このＭＯＳトランジスタ１４が、図１におけるＭＯＳトランジスタ２に相当する。なお、各ＭＯＳトランジスタ１４には、２個のソース・ドレイン拡散層１５を形成するが、その一方は、２個のＭＯＳトランジスタ１４間で共有させる。
【００６７】
次に、全面にシリコン酸窒化膜２１を、ＭＯＳトランジスタ１４を覆うようにして形成し、更に全面にシリコン酸化膜２２を、例えば有機ＣＶＤ法により形成する。シリコン酸窒化膜２１は、シリコン酸化膜２２を形成する際のゲート絶縁膜１７等の水素劣化を防止するために形成されている。その後、各シリサイド層１６まで到達するコンタクトホールをシリコン酸化膜２２及びシリコン酸窒化膜２１に形成することにより、プラグコンタクト部を開口する。そして、コンタクトホール内に、グルー膜２３として、５０ｎｍのＴｉＮ膜及び３０ｎｍのＴｉ膜からなる積層膜を形成した後、例えばＣＶＤ法によりＷ膜を埋め込み、ＣＭＰ（化学機械的研磨）を行って平坦化することにより、Ｗプラグ２４を形成する。
【００６８】
平坦化終了後、ＮＨ3ガスを用いたプラズマにて、シリコン酸化膜２２（層間絶縁膜）の表面を改質する。後に形成する強誘電体キャパシタの面積に対するＷプラグ２４の面積の割合は１０％程度と低いため、層間絶縁膜であるシリコン酸化膜２２の改質は、強誘電体キャパシタを構成する強誘電体膜の結晶性の向上に繋がり、結果としてスイッチング電荷量Ｑｓｗが増加する。ＮＨ3プラズマ処理の条件は、例えば、ＮＨ3の流量：３５０ｓｃｃｍ、圧力：２６６．６４Ｐａ（２Ｔｏｒｒ）、パワー：ＨＦ１００Ｗ／ＬＦ５５Ｗ、時間：６０秒間である。ＨＦの周波数は、１３．５６ＭＨｚ、ＬＦの周波数は、３００ｋＨｚである。
【００６９】
次いで、図１６（ｂ）に示すように、全面に下部電極膜２５、強誘電体膜２６及び上部電極膜２７を順次形成する。
【００７０】
下部電極膜２５の形成に当たっては、例えば、厚さが１０ｎｍのＴｉ膜及び厚さが１５０ｎｍのＩｒ膜を下記表１に示す成膜条件で、スパッタ法により順次成膜する。
【００７１】
【表１】
2005183842.tif 000003
【００７２】
強誘電体膜２６としては、例えばＰＺＴ膜をＭＯＣＶＤ法により形成することができ、その厚さは、例えば１２０ｎｍとし、その成膜条件の一例は下記表２のとおりである。
【００７３】
【表２】
2005183842.tif 000004
【００７４】
この強誘電体膜２６を形成するためのＭＯＣＶＤ法では、気化器を使うことが好ましい。そして、Ｐｂ、Ｚｒ及びＴｉの各固体原料を有機化合物溶液に溶かし、この溶かした溶液を気化させて、原料ガスを発生させ、その原料ガスを反応容器に導入し、更に別ラインから酸素ガスを供給してＰＺＴ膜を成膜する。ＰＺＴ膜を成膜する際の原料及びその流量の一例を下記表３に示す。
【００７５】
【表３】
2005183842.tif 000005
【００７６】
上部電極膜２７の形成に当たっては、ＩｒＯx膜を成膜した後に、炉内でのアニールを行い、その後ＩｒＯ2膜を成膜する。ＩｒＯx膜は、例えばスパッタ法により形成し、その成膜条件の一例は下記表４のとおりである。
【００７７】
【表４】
2005183842.tif 000006
【００７８】
ＩｒＯx膜の成膜後に行うアニールは、ＩｒＯx膜の成膜による強誘電体膜２６の損傷を回復するための回復アニールである。この回復アニールとしては、例えば５５０℃でＯ2雰囲気の炉内アニールを６０分間行う。ＭＯＣＶＤ法によるＰＺＴ膜を成膜した場合、スパッタ法とは異なり、Ｏ2雰囲気中での成膜になるため、必ずしも６００℃以上の回復アニールは必要とされず、５５０℃でも十分に回復する。なお、この炉内アニールの前に、第１の実施形態と同様に、ＲＴＡを施しておくことがより好ましい。そして、炉内アニール後のＩｒＯ2膜の成膜では、例えばスパッタ法を採用し、その成膜条件の一例は下記表５のとおりである。
【００７９】
【表５】
2005183842.tif 000007
【００８０】
続いて、図１６（ｃ）に示すように、パターニング及びエッチング技術を用いて、上部電極膜２７、強誘電体膜２６及び下部電極膜２５を加工することにより、上部電極膜２７を上部電極とし、下部電極膜２５を下部電極とし、これらの間に強誘電体膜２６が挟まれたスタック構造の強誘電体キャパシタを形成する。この強誘電体キャパシタが、図１における強誘電体キャパシタ１に相当する。なお、この加工では、例えばプラズマＴＥＯＳ（tetraethyl orthosilicate）膜及びＴｉＮ膜の積層膜（図示せず）をハードマスクとして使用し、上部電極膜２７、強誘電体膜２６及び下部電極膜２５を一括してエッチングする。
【００８１】
次に、図１７（ａ）に示すように、強誘電体キャパシタを覆うアルミナ保護膜２８を全面に形成する。アルミナ保護膜２８は、例えばＣＶＤ法により形成し、その厚さは、例えば５乃至２０ｎｍ、本実施形態では１０ｎｍとする。アルミナ保護膜２８のステップカバレッジは良好である。続いて、５５０℃でＯ2雰囲気の炉内アニールを６０分間行うことにより、強誘電体膜２６に生じたエッチングダメージを回復させる。
【００８２】
次いで、図１７（ｂ）に示すように、全面に層間絶縁膜２９を成膜した後、これをＣＭＰにより平坦化する。層間絶縁膜２９としては、例えばＨＤＰ（High Density Plasma）ＣＶＤ装置を使用してシリコン酸化膜を成膜する。ＣＭＰ後の残し膜厚は、例えば上部電極２７上で４００ｎｍとする。
【００８３】
続いて、図１８（ａ）に示すように、パターニング及びエッチング技術を用いて、層間絶縁膜２９及びアルミナ保護膜２８に、２個のＭＯＳトランジスタ１４により共有されたシリサイド層１６に接続されたＷプラグ２４まで到達するコンタクトホールを形成する。次に、このコンタクトホール内にグルー膜３０として、例えば５０ｎｍのＴｉＮ膜を形成した後、例えばＣＶＤ法によりＷ膜を埋め込み、ＣＭＰ（化学機械的研磨）を行って平坦化することにより、Ｗプラグ３１を形成する。その後、例えば３５０℃でＮ2プラズマに層間絶縁膜２９及びＷプラグ３１の表面を晒す。このプラズマ処理の時間は、例えば１２０秒間である。このＷプラグ３１とその下に形成されているＷプラグ２４とから、ビア・トゥー・ビアコンタクトが実現される。
【００８４】
次いで、全面にＷ酸化防止膜（図示せず）を形成する。Ｗ酸化防止膜としては、例えばＳｉＯＮ膜を使用することができ、その厚さは例えば１００ｎｍ程度である。そして、パターニング及びエッチング技術を用いて、図１８（ｂ）に示すように、Ｗ酸化防止膜及び層間絶縁膜２９に、上部電極膜２７まで到達するコンタクトホールを形成する。続いて、層間絶縁膜２９の堆積時の水素による損傷及びエッチングによる損傷を回復させるためのアニールを施す。このアニールは、例えば５５０℃でＯ2雰囲気の炉内アニールとしてもよく、その時間は例えば６０分間である。このアニールの後、Ｗ酸化防止膜をエッチバックにより除去する。
【００８５】
次に、グルー膜、配線材料膜及びグルー膜を順次堆積する。下層のグルー膜としては、例えば厚さが７０ｎｍのＴｉＮ膜と５ｎｍのＴｉ膜との積層膜を形成してもよく、配線材料膜としては、例えば厚さが４００ｎｍのＡｌ−Ｃｕ合金膜を形成してもよく、上層のグルー膜としては、例えば厚さが３０ｎｍのＴｉＮ膜と６０ｎｍのＴｉ膜との積層膜を形成してもよい。
【００８６】
次いで、上層のグルー膜上に反射防止膜（図示せず）を塗布により形成し、更にレジストを塗布する。続いて、レジスト膜を配線パターンに整合するように加工し、加工後のレジスト膜をマスクとして、反射防止膜、上層のグルー膜、配線材料膜及び下層のグルー膜をエッチングする。反射防止膜としては、例えばＳｉＯＮ膜を使用することができ、その厚さは例えば３０ｎｍ程度である。このようなエッチングにより、図１８（ｂ）に示すように、グルー膜３２、配線３３及びグルー膜３４が形成される。
【００８７】
その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第２層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。なお、上層配線の形成に際しては、上部電極膜２７に接続された配線３３がプレート線に接続されるようにし、２個のＭＯＳトランジスタ１４により共有されたシリサイド層１６に接続された配線３３がビット線に接続されるようにする。ゲート電極１８については、それ自体をワード線としてもよく、また、上層配線において、ゲート電極１８がワード線に接続されるようにしてもよい。
【００８８】
このような第２の実施形態では、上部電極膜２７、強誘電体膜２６及び下部電極膜２５に対して一括エッチングを行っているが、上部電極膜２７を構成するＩｒＯx膜及びＩｒＯ2膜の形成の間に炉アニールを行っているため、炉アニールに伴うＰｂ抜けを回避することが可能である。
【００８９】
また、本実施形態では、Ｗプラグ３１及び２４から構成されたビア・トゥー・ビアコンタクトを介して、配線３３がシリサイド層１６に接続されている。通常のロジック品に比べ強誘電体メモリには、強誘電体キャパシタの分だけ大きな段差が存在しているため、最下層の配線３３から基板（又はその表面に形成された拡散層）へのコンタクトのアスペクトが大きくなる。このコンタクトを形成するために、従来のように一括エッチングによりコンタクトホールを開孔しようとしたのでは、エッチング自体が困難である。また、グルー膜の形成も困難である。このため、このようなコンタクトホールの開孔やグルー膜の形成に適した新たな設備が必要とされる。これに対し、ビア・トゥー・ビアコンタクトを形成する場合には、エッチング及びグルー膜の形成が比較的容易であるため、強誘電体メモリの歩留まりを向上させることができると共に、従来の装置をそのまま使用することが可能である。従って、開発費及び工程コストの低減が可能である。
【００９０】
以上説明したように、これらの実施形態によれば、強誘電体膜からのＰｂ抜けを抑制し、疲労特性が優れた強誘電体キャパシタを得ることができる。また、ＭＯＣＶＤ法による強誘電体膜を形成した後に、上部電極膜、強誘電体膜及び下部電極膜を一括してエッチングする場合でも、炉アニールを施して酸素欠損を十分に補うことが可能となるため、高い信頼性を具えた強誘電体キャパシタを得ることができる。従って、強誘電体メモリの微細化にも十分に対応することが可能である。
【００９１】
なお、強誘電体膜としては、ＰＬＺＴ膜の他にＰＺＴ膜等を用いることも可能である。
【００９２】
以下、本発明の諸態様を付記としてまとめて記載する。
【００９３】
（付記１）
導電膜を形成する工程と、
前記導電膜上に強誘電体膜を形成する工程と、
前記強誘電体膜上に第１の導電性酸化物膜を形成する工程と、
酸素を含有する雰囲気中で前記強誘電体膜の炉アニールを行う工程と、
前記第１の導電性酸化物膜上に第２の導電性酸化物膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【００９４】
（付記２）
前記強誘電体膜をＭＯＣＶＤ法により形成することを特徴とする付記１に記載の半導体装置の製造方法。
【００９５】
（付記３）
前記強誘電体膜を形成する工程と前記第１の導電性酸化物膜を形成する工程との間に、酸素を含有する雰囲気中で前記強誘電体膜のアニールを行う工程を有することを特徴とする付記１に記載の半導体装置の製造方法。
【００９６】
（付記４）
前記強誘電体膜をスパッタ法により形成することを特徴とする付記３に記載の半導体装置の製造方法。
【００９７】
（付記５）
前記第１の導電性酸化物膜を形成する工程と前記炉アニールを行う工程との間に、酸素を含有する雰囲気中で前記強誘電体膜のアニールを行う工程を有することを特徴とする付記１乃至４のいずれか１項に記載の半導体装置の製造方法。
【００９８】
（付記６）
前記第１の導電性酸化物膜を、前記第２の導電性酸化物膜を形成する際よりも低い酸化性の条件下で形成することを特徴とする付記１乃至５のいずれか１項に記載の半導体装置の製造方法。
【００９９】
（付記７）
前記強誘電体膜として、Ｐｂ、Ｚｒ及びＴｉを含有する酸化物膜を形成することを特徴とする付記１乃至６のいずれか１項に記載の半導体装置の製造方法。
【０１００】
（付記８）
前記強誘電体膜の炉アニールを、６００℃以上の温度条件下で行うことを特徴とする付記１乃至７のいずれか１項に記載の半導体装置の製造方法。
【０１０１】
（付記９）
前記強誘電体膜を形成する工程と前記第１の導電性酸化物膜を形成する工程との間のアニールを、酸素の分圧が大気圧の１０％未満の条件下で行うことをと特徴とする付記３乃至８のいずれか１項に記載の半導体装置の製造方法。
【０１０２】
（付記１０）
前記第１の導電性酸化物膜を形成する工程と前記炉アニールを行う工程との間のアニールを、酸素の分圧が大気圧の５％未満の条件下で行うことを特徴とする付記５乃至９のいずれか１項に記載の半導体装置の製造方法。
【０１０３】
（付記１１）
前記第１及び第２の導電性酸化物膜として、酸化イリジウム膜を形成することを特徴とする付記１乃至１０のいずれか１項に記載の半導体装置の製造方法。
【０１０４】
（付記１２）
前記第１の導電性酸化物膜として、ＩｒＯx膜（１＜ｘ＜２）を形成し、
前記第２の導電性酸化物膜として、ＩｒＯ2膜を形成することを特徴とする付記１１に記載の半導体装置の製造方法。
【０１０５】
（付記１３）
前記第１及び第２の導電性酸化物膜を、反応性スパッタリング法により形成することを特徴とする付記１乃至１２のいずれか１項に記載の半導体装置の製造方法。
【０１０６】
（付記１４）
前記第２の導電性酸化物膜、第１の導電性酸化物膜、強誘電体膜及び導電膜を、一括してパターニングすることにより、強誘電体キャパシタを形成する工程を有することを特徴とする付記１乃至１３のいずれか１項に記載の半導体装置の製造方法。
【０１０７】
（付記１５）
前記第２の導電性酸化物膜、第１の導電性酸化物膜、強誘電体膜及び導電膜を、順次パターニングすることにより、強誘電体キャパシタを形成する工程を有することを特徴とする付記１乃至１３のいずれか１項に記載の半導体装置の製造方法。
【０１０８】
（付記１６）
前記第１の導電性酸化物膜の厚さを、２０ｎｍ乃至７５ｎｍとすることを特徴とする付記１乃至１５のいずれか１項に記載の半導体装置の製造方法。
【０１０９】
（付記１７）
前記第２の導電性酸化物膜の厚さを、１００ｎｍ乃至３００ｎｍとすることを特徴とする付記１乃至１６のいずれか１項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【０１１０】
【図１】本発明の実施形態に係る方法によって製造する強誘電体メモリのメモリセルアレイの構成を示す回路図である。
【図２】本発明の第１の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図３】図２に引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図４】図３に引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図５】図４に引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図６】図５に引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図７】図６に引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図８】図７に引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図９】図８に引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図１０】図９に引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図１１】図１０に引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図１２】図１１に引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図１３】図１２に引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図１４】図１３に引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図１５】図１４に引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図１６】本発明の第２の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図１７】図１６に引き続き、本発明の第２の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図１８】図１７に引き続き、本発明の第２の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図１９】上部電極膜のパターニング後に炉アニールを行った場合のアニール温度とスイッチング電荷量との関係を示すグラフである。
【図２０】上部電極膜の形成途中に炉アニールを行った場合のアニール温度とスイッチング電荷量との関係を示すグラフである。
【図２１】疲労特性の変化を示すグラフである。
【符号の説明】
【０１１１】
１：強誘電体キャパシタ
２：ＭＯＳトランジスタ
３：ビット線
４：ワード線
５：プレート線
１１：半導体基板
１２：素子分離絶縁膜
１３：ウェル
１４：ＭＯＳトランジスタ
１５：ソース・ドレイン拡散層
１６：シリサイド層
１７：ゲート絶縁膜
１８：ゲート電極
１９：シリサイド層
２０：サイドウォール
２１：シリコン酸窒化膜
２２：シリコン酸化膜
２３、３０、３２、３４：グルー膜
２４、３１：Ｗプラグ
２５：下部電極膜
２６：強誘電体膜
２７：上部電極膜
２８：アルミナ保護膜
２９：層間絶縁膜
３３：配線
５１：シリコン基板
５２：素子分離絶縁膜
５３ａ：ｐウェル
５３ｂ：ｎウェル
５４：ゲート絶縁膜
５５ａ、５５ｂ、５５ｃ、５５ｄ：ゲート電極
５６ａ：ｎ型不純物拡散領域
５６ｂ：ｐ型不純物拡散領域
５７：側壁絶縁膜
５８ａ、５８ｂ：高融点シリサイド層
５９：カバー膜
６０、６６：層間絶縁膜
６１、６５、７１：Ａｌ2Ｏ3膜
６２：Ｐｔ膜
６３：ＰＬＺＴ膜
６４ａ：ＩｒＯx膜
６４ｂ：ＩｒＯ2膜
６７：バリアメタル膜
６８：タングステン膜
６９：プラズマＳｉＯＮ膜
７０：配線
７２：下部電極
７３：容量絶縁膜
７４：上部電極
７５ａ、７５ｂ、７５ｃ：コンタクトホール
７６：コンタクトプラグ
７７：孔
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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