(57)【要約】【課題】  工程時間の短縮することで、コストを低減し、且つ、収率を向上させるチップパッケージとその製造方法を提供すること。【解決手段】  チップスタックパッケージは、複数の基板端子を備える第１面と、前記基板端子と電気的に接触する複数の接続端子を有する第２面を有する基板と、背面とチップ外周が形成されている活性面と前記活性面のチップ外周より外側へ延びて形成されるスクライブレーンの一定部分と前記スクライブレーンの一定部分内を貫通して形成され上下面を有する複数の第１接続ビアとを備える第１チップと、背面とチップ外周が形成されている活性面と前記活性面のチップ外周より外側へ延びて形成されているスクライブレーンの一定部分と前記スクライブレーンの一定部分内を貫通して形成され上下面を有する複数の第２接続ビアとを備える第２チップを備える。【選択図】  図３
2005072596.tif 000002
【特許請求の範囲】
【請求項１】
複数の基板端子を有する第１面と、前記基板端子と電気的に接触する複数の接続端子を有する第２面とを備える基板と、
背面と、チップ外周が形成されている活性面と、前記活性面のチップ外周より外側へ延びて形成されるスクライブレーンの一定部分と、前記スクライブレーンの一定部分内とを貫通して形成されて、上下面を有する複数の第１接続ビアとを備える第１チップと、
背面と、チップ外周が形成されている活性面と、前記活性面のチップ外周より外側へ延びて形成されているスクライブレーンの一定部分と、前記スクライブレーンの一定部分内とを貫通して形成されて、上下面を有する複数の第２接続ビアとを有する第２チップとを備えるチップスタックパッケージにおいて、
前記第１チップは、前記基板の第１面に位置して、前記第１接続ビアの下部面と前記基板端子とが電気的に接続されることにより前記第１チップと前記基板の第１面とが電気的に接続され、
前記第２チップは、前記第１チップの活性面に位置して、前記第２接続ビアの下部面と前記第１接続ビアの上部面とが電気的に接続することにより前記第２チップと前記第１チップの活性面とが電気的に接続されることを特徴とする、チップスタックパッケージ。
【請求項２】
前記第１接続ビアと基板端子の間に配置される複数の第１接続バンプをさらに備えることを特徴とする、請求項１に記載のチップスタックパッケージ。
【請求項３】
前記第２接続ビアの下部面と第１接続ビアの上部面との間に配置される複数の第２接続バンプをさらに備えることを特徴とする、請求項２に記載のチップスタックパッケージ。
【請求項４】
前記第１接続バンプは、溶融温度がＴ１である第１伝導性物質からなり、前記第２接続バンプは、溶融温度がＴ２である第２伝導性物質からなり、Ｔ１>Ｔ２の関係を満たすことを特徴とする、請求項３に記載のチップスタックパッケージ。
【請求項５】
前記基板はテストウエハの一部であることを特徴とする、請求項１に記載のチップスタックパッケージ。
【請求項６】
前記第１チップ及び第２チップのそれぞれは、活性面上のチップ外周内に形成される複数のチップパッドと、前記チップパッドと接続ビアを連結するためのチップ外周を横切る複数の再配線とをさらに備えることを特徴とする、請求項１に記載のチップスタックパッケージ。
【請求項７】
前記第１接続ビアの下部面は、前記基板端子と接続して、前記第２接続ビアの下部面は、前記第１接続ビアの上部面と接続していることを特徴とする、請求項１に記載のチップスタックパッケージ。
【請求項８】
前記第１接続バンプ及び第２接続バンプは、マイクロ金属バンプであることを特徴とする、請求項３に記載のチップスタックパッケージ。
【請求項９】
前記第１接続ビア及び第２接続ビアは、それぞれの絶縁層によってスクライブレーンの一定部分との電気的接触により分離されることを特徴とする、請求項１に記載のチップスタックパッケージ。
【請求項１０】
前記第１チップ及び第２チップはメモリチップであり、実質的に同じ大きさを有することを特徴とする、請求項１に記載のチップスタックパッケージ。
【請求項１１】
前面と背面が有し、前記前面には集積回路とチップパッドとを有する複数のチップが形成され、前記チップパッドはチップ外周内に配置され、チップ間にスクライブレーンが形成されている少なくとも二つ以上のウエハを備える段階と、
各チップの外周と隣接のスクライブレーンの周辺部に複数の穴を形成する段階と、
前記穴に金属を充填して接続ビアを形成する段階と、
前記チップパッドとそれに対応する接続ビアを電気的に接続する段階と、
前記接続ビアの下部面を露出させて前記ウエハの背面から一定厚さを除去して薄型のウエハを形成する段階と、
前記スクライブレーンの周辺部はそのままにしながら中心領域を除去して前記薄型のウエハを個別チップに分離する段階と、
複数の個別チップをテストウエハに実装させて接続ビアがそれに対応する基板端子と電気的に接続する段階と、
前記テストウエハの接点を介して複数の第１個別チップに対する第１ウエハレベルテストをする段階と、
複数の第２個別チップを前記複数の第１個別チップに積層して複数のチップスタック構造を形成することにより前記第２個別チップの接続ビア及び前記第１個熱チップの接続ビアを電気的に接続する段階と、
前記テストウエハの接点を介して前記第２個別チップに対する第１ウエハレベルテスト及び第２ウエハレベルテストする段階と、
前記複数のチップスタック構造を密封する段階と、
前記複数のチップスタック構造を分離して単位チップスタックパッケージに形成する段階と、を有することを特徴とする、チップスタックパッケージ製造方法。
【請求項１２】
前記スクライブレーンの周辺部に複数の穴を形成する段階はレーザードリルにより行なうことを特徴とする、請求項１１に記載のチップスタックパッケージ製造方法。
【請求項１３】
前記接続ビアを形成する段階は、前記穴の内壁に絶縁層を形成する段階、前記絶縁層に障壁金属層を形成する段階、及び前記穴に金属を充填する前に前記障壁金属層にシード金属層を形成する段階と、を有することを特徴とする、請求項１２に記載のチップスタックパッケージ製造方法。
【請求項１４】
前記複数の第１チップを実装する段階は、第１接続バンプを前記テストウエハに備える段階と、前記第１接続バンプを熱的に処理してそれに対応する基板端子と接合させる段階とを有し、
前記複数の第２チップを積層する段階は、第２接続バンプを前記複数の第１チップを備える段階と、前記第２接続バンプを熱的に処理してそれに対応する第１接続ビアと接合させる段階とを有することを特徴とする、請求項１３に記載のチップスタックパッケージ製造方法。
【請求項１５】
前記第１接続バンプ鎔融点がＴ１である物質からなり、前記第２接続バンプは鎔融点がＴ２で物質からなり、Ｔ１>Ｔ２の関係を満たすことを特徴とする、請求項１４に記載のチップスタックパッケージ製造方法。
【請求項１６】
前記第１ウエハレベルテストにおいて不良と判定された前記第１個別チップを除去する段階と、
前記除去された個別チップを代替個別チップに取り替えて複数の第１個別チップを改善する段階と、
少なくともそれぞれの代替個別チップに対して第１ウエハレベルテストをする段階と、
前記複数の第２個別チップを積層する前に、前記複数の第１個別チップが良質のチップだけを有するようになる迄、前記除去、取り替え、第１ウエハレベルテストの実行段階を繰り返す段階と、
前記第１ウエハレベルテスト及び第２ウエハレベルテストにおいて不良と判定された前記複数の第２個別チップを除去する段階と、
前記除去された個別チップを代替個別チップに取り替えて複数の第２個別チップを改善する段階と、
少なくともそれぞれの代替個別チップに対して第１ウエハレベルテスト及び第２ウエハレベルテストする段階と、
前記複数のチップスタック構造を密封する前に、前記複数の第２個別チップが良質のチップだけを有するようになる迄、前記除去、交替、第１ウエハレベルテスト及び第２ウエハレベルテストの実行段階を繰り返す段階と、を有することを特徴とするチップスタックパッケージ製造方法。
【請求項１７】
前記薄型のウエハの背面に支持層を形成する段階をさらに有することを特徴とする、請求項１１に記載のチップスタックパッケージ製造方法。
【請求項１８】
前面と背面を有し、前記前面には集積回路とチップパッドを備えるＮ個のチップが形成され、前記チップパッドはチップ外周内に配置され、チップ間にスクライブレーンが形成されている複数のウエハを備える段階と、
各チップの外周と隣接するスクライブレーンの周辺部に複数の穴を形成する段階と、
前記穴に金属を詰め込んで接続ビアを形成する段階と、
前記チップパッドとそれに対応する接続ビアを電気的に接続する段階と、
前記接続ビアの下部面を露出するために前記ウエハの背面において一定厚さを除去して薄型のウエハを形成する段階と、
前記スクライブレーンの周辺部はそのままにしながら中心領域を除去して前記薄型のウエハをＮ個の個別チップに分離する段階と、
第１ウエハから得られたＭ個から成る複数の第１個別チップをテストウエハに実装させて接続ビアがそれに対応する基板端子と電気的に接続する段階と、
前記テストウエハの接点を介して複数の第１個別チップに対する第１ウエハレベルテストする段階と、
第２ウエハから得られたＭ個から成る複数の第２個別チップを前記複数の第１個別チップに積層して複数のＭチップスタック構造を形成することにより前記第２個別チップの接続ビアと前記第１個別チップの接続ビアとを電気的に接続する段階と、
前記テストウエハの接点を介して前記第２個別チップに対する第１及び第２ウエハレベルテストをする段階と、
前記複数のチップスタック構造を密封する段階と、
前記複数のチップスタック構造を支持するテストウエハの個別部分を分離して基板として用いられるＭ個の単位チップスタックパッケージに形成する段階と、を有することを特徴とする、請求項１に記載のチップスタックパッケージ製造方法。
【請求項１９】
前記複数の第１個別チップに対する第１ウエハレベルテスト実行段階は不良チップを確認する段階と、
前記不良チップを新しい個別チップに取り替えて複数の第１個別チップを改善する段階と、
前記新しい個別チップをテストする段階と、
前記複数の第２個別チップを積層する前に、前記第１個別チップが全てＫＧＢになる迄、前記確認、取り替え、テスト段階を繰り返す段階と、
を有することを特徴とする、請求項１８に記載のチップスタックパッケージ製造方法。
【請求項２０】
Ｍは、Ｎと同じが小さいことを特徴とする、請求項１８に記載のチップスタックパッケージ製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージに関するものあって、さらに詳細には３次元マルチチップ積層パッケージとその製造方法に関する。
【背景技術】
【０００２】
ＶＬＳＩ(Very Large Scale Integrated circuit)技術の急激な発展は、従来のパッケージング技術により高度なマイクロ電子工学装置を実行するには力不足である。その理由は、最新装置等のピン数の増加とクロックの高速化にある。そのため、クロックの高速化に伴う装置等の電源分配が重要な問題として浮上している。そこで、装置等のサブミクロン処理技術により最小配線幅を減らしているものの、チップの大きさはどんどん大きくなる傾向にある。これにより、従来の単一チップパッケージングにおける問題を解決するためのマルチチップパッケージング技術が開発された。
【０００３】
マルチチップパッケージングの一部として、３次元チップ積層パッケージングが知られている。図１において、チップスタックパッケージ５００は、基板５２０上に二つのチップ５１１、５１３が実装される。下部チップ５１１は、チップパッド５１２が形成されている活性面を上向きにするため接着層５３１を用いて基板５２０に実装される。活性面に、チップパッド５１４が形成される上部チップ５１３は、チップパッド５１４を上向にするため接着層５３３を用いて下部チップ５１１の活性面に実装される。チップパッド５１２、５１４と基板５２０とがボンディングワイヤー５４１、５４３に連結されて電気的に相互接続される。そして、チップら５１１、５１３とボンディングワイヤー５４１、５４３と基板５２０の上部面の一部とは、エポキシ成形樹脂からなる封止部５５０により外部環境から保護される。このチップスタックパッケージ５００は、基板５２０の下面に貼り付けられている、はんだボール５６０により外部との電気的な接続を行なう。
【０００４】
従来のシングルチップパッケージングに比べて、マルチチップスタックパッケージング方法は、個別半導体チップの積層において工程時間が長くなり、製造コストが高くなる等の問題がある。このような問題を回避するために、３次元パッケージングにウエハレベルのチップスタッキングが考えられている。ウエハでチップを個別的に分離する前に、多数個のチップを積層して連結することができるため、工程時間の短縮や製造コストの低減といった、従来のチップスタッキングに比べて様々な利点がある。
【０００５】
図２は、従来技術によるウエハレベルのチップスタックパッケージを示している。図２に示すように、数百、数千個のチップを有する少なくとも一つ以上の上位ウエハ６１０と、一つの最下位ウエハ６１０ａとは媒介フィルム６３０、例えば、異方性導電フィルム(ＡＣＦ; anisotropic conductive film)を用いて積層される。積層前、集積回路(図示せず)を保護するために、それぞれのウエハ６１０、６１０ａにチップパッド６１２を除去する上部面に保護層６１３及び絶縁層６１４が形成される。その絶縁層６１４の上部面よりウエハの下部面への上部ウエハ６１０を貫通する金属ビア６１７が形成されている。チップパッド６１２と対応する金属ビア６１７の上端を連結する金属トレース６１５が形成される。媒介フィルム６３０を介して金属ビア６１７の下端とその下に位置した上位ウエハ６１０または最下位ウエハ６１０ａの金属トレース６１５が電気的に相互接続する。
【０００６】
しかし、図２に示すように、ウエハレベルのチップスタッキング工程は、ウエハの６１０、６１０ａの中のいずれかに不良チップが含まれていると、チップスタックがなされないため、生産損失が増加する問題が発生する。一つの不良チップによって同じチップスタックに含まれている他の全ての良好なチップも使えなくなってしまう。積層されるウエハの数が増加するほど不良チップが発生する可能性が高くなることで、良好なチップが使えなくなる確率も増えていく。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、工程時間の短縮することで、コストを低減し、且つ、収率を向上させるチップパッケージとその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
このような目的を達成するために、本発明に係る３次元チップスタックパッケージは、基板、第１チップ、第２チップ、並びに複数の接続端子を備える。基板は、第１表面及び第２表面を備える。第１チップは、ウエハソーイング後、残っているスクライブレーンの一定部分を含み、そのスクライブレーンの残っている個所内にチップの上面と下面とを連結する複数の第１接続ビアが形成される。第１接続ビアを介して第１チップと基板の第１面とが電気的に接続する。第２チップは、ウエハソーイング後、残っているスクライブレーンの一定部分を含み、そのスクライブレーンの残っている部分内に第２チップの上面と下面とが接続する複数の第２接続ビアが形成される。第２接続ビアを介して第２チップと第１チップの上部面とが電気的に接続する。接続端子は、基板の第２面に形成され第１チップの第１接続ビアと電気的に接続する。
【０００９】
望ましい本発明のチップスタックパッケージにおいて、第１チップ及び第２チップが実装されている基板は、ウエハレベルテストを行なうために備えられたテストウエハである。第１チップ及び第２チップは、ウエハレベルテストを経たＫＧＤ(Known Good Die)である。それぞれのチップは、活性面、すなわち上部面に形成された複数のチップパッド及びチップパッドに対応する接続ビアを接続する複数の再配線を備える。
【００１０】
チップスタックパッケージは、基板と第１チップとの間に位置して第１接続ビアと接続された複数の第１接続バンプと、第１チップと第２チップとの間に位置して第１接続ビアと第２接続ビアとが接続された複数の第２接続バンプとをさらに備える。基板及び第１接続ビアが、直接、接続されるか、または第１接続ビア及び第２接続ビアが、直接、接続される。
【００１１】
第１接続バンプ及び第２接続バンプはマイクロ金属バンプが望ましく、その直径が２０〜６０μｍであることが望ましい。また、それぞれの半導体チップ等の下部面は母ウエハ（parent wafer）の背面において一定の厚さを除去した上形成される。特に、各チップは、約５０μｍの厚さを有することが望ましい。また第１接続ビア及び第２接続ビアのそれぞれは絶縁層により取り囲まれる。ここで、第１チップ及び第２チップは同様のメモリ半導体チップの如く、同様のチップサイズと機能を有するか、またはロジックチップとメモリチップの如く互いに他のチップサイズであるか、或いはチップ機能を有することもできる。
【００１２】
一方、上記目的を達成するための本発明による３次元チップスタックパッケージ製造方法は、複数のチップとチップとの間のスクライブレーンを有する少なくとも二つ以上のウエハを備える段階と、それぞれのスクライブレーンに複数の穴(via hole)を形成する段階と、上記穴に金属を充填して複数の接続ビアを形成する段階と、半導体チップと接続ビアとを電気的に接続する段階と、接続ビアの下部面を露出させるために背面において母ウエハ物質を部分的に除去する段階とを有する。
【００１３】
チップスタックパッケージ製造方法は、スクライブレーンの周辺部とチップとを保持しながら個別チップが分離されるように、スクライブレーンの中心部に沿ってウエハを切断する段階と、接続ビアとテストウエハとが電気的に接続されるように第１チップをテストウエハに貼り付ける段階と、ウエハレベルテストする段階と、第２チップの接続ビアと第１チップの接続ビアとが電気的に接続されるように第２チップを第１チップに積層する段階と、ウエハレベルテストする段階と、少なくとも二重積層チップを樹脂封止材にて密封する段階と、テストウエハをソーイングすることによりチップスタックを切断する段階と、をさらに有する。
【００１４】
好適な本実形態のチップスタックパッケージ製造方法において、上記穴はレーザードリル工程によりスクライブレーンに形成する。最初に穴を形成した後、追加ビア工程は、それぞれの穴内壁に絶縁層を形成する段階、絶縁層上に障壁金属層(barrier metal layer)を形成する段階、並びに障壁金属層上にシード(seed)金属層を形成する段階とを有する。また、第１チップをテストウエハに接着する段階は、テストウエハに第１接続バンプを備える段階と、第１接続バンプとテストウエハを熱的に接続する段階とを有する。同様に、第２チップを接着する段階もまた第２接続バンプを第１チップに備える段階と、第２接続バンプと第１チップを熱的に接続する段階とを有する。第１接続バンプ及び第２接続バンプのいずれも用いられる場合、第１接続バンプは第２接続バンプの形成のために用いられた物質よりも鎔融点の高い物質から形成されることが望ましい。
【００１５】
また、ウエハソーイング段階は、レーザー切断機を用いて行なうことが望ましく、接続ビアとチップとの間の電気的接続は再配線技術により行なうことが望ましい。なお、ウエハ背面において母ウエハの厚さを部分的に除去する段階は、スピンウェットエッチング(spin wet etching)技術により行なうことが望ましく、薄型ウエハの背面に支持層を形成する段階を有する。上記スピンウェットエッチング技術は、ウエハの厚さを約５０μｍ以下に減少させるときに用いられる。
【発明を実施するための最良の形態】
【００１６】
以下、添付図面を参照しながら本発明に係るチップスタックパッケージとその製造方法の実施形態について説明する。
【００１７】
図３に示すように、本発明に係るチップスタックパッケージ１００は、共通基板３１上に、二つ以上の半導体チップ１１が積層形態として実装されている形態である。それぞれの半導体チップ１１、１１ａは端部に、ウエハでチップ単位に切断した後においても依然として残っているスクライブレーンの一定部分Ｓ１、Ｓ２を有する。そして、そのスクライブレーンの一定部分Ｓ１、Ｓ２内にはチップ上面とチップ下面とを接続する接続ビア１９が形成されている。ここで、接続ビア１９は、再配線２１によりチップ内の集積回路と外部との接続のために備えられているボンディングパッド１２と電気的に接続されている。接続ビア１９は電気的な特性向上のために障壁金属層１７及び絶縁層１６上に形成されることが望ましい。接続ビア１９は、さらに再配線２１を介して一つ以上の対応するチップパッド１２とも各々接続される。
【００１８】
隣接するチップ１１、１１ａを積層して電気的に接続するために、上下接続ビア１９間に接続バンプ３５が位置する。同様に、最下位チップ１１ａと共通基板３１との間に他の接続バンプ３６を位置させることができる。
【００１９】
隣接するチップ１１を、直接、接合して最下位チップと共通基板３１とを、直接、接合することもできる。
【００２０】
図４に、上下チップ１１１、１１１ａの接続ビア１１９が直接接合されて、最下位チップ１１１ａと共通基板１３１とが直接接合されたチップスタックパッケージ２００を示している。直接接合技術により半導体チップを積層できることで、積層高さを低くすることができる。
【００２１】
半導体チップ１１は、接続ビア１９と接続バンプ３５、３６により積層されたチップ１１との間、最下位チップ１１ａと基板３１との間の電気的な相互接続が行なわれる。そして、共通基板３１には、最下位チップ１１ａの接続ビア１９と接合された接続バンプ３６と、共通基板３１に配置して形成された接続端子４５との間に電気的通路、例えばビア３３が形成されている。
【００２２】
ここで、接続バンプ３６は、直径が約２０〜６０μｍ程度であるマイクロ金属バンプであり、一方、接続端子４５は、直径が約１２０μｍであるはんだボールであることが望ましい。
【００２３】
共通基板３１は、テストウエハから得られる、またはテスト素子構造が形成されているウエハ基板である。半導体チップ１１は、製造過程においてテストウエハに実装されテストを経る。限定されたテストプロトコルを通過したチップは、チップスタックパッケージ１００に含まれるＫＧＤとして提供される。共通基板３１として一般によく知られている印刷回路基板やテープ配線基板の使用も可能である。この場合、一つ以上のインターポーザー(interposer)、またはバッファー層が隣接するチップ１１、１１ａ、または共通基板間に介して半導体チップが実装される。
【００２４】
ここで、スタックチップパッケージ１００は、メモリ容量増加のために、半導体チップ１１として同じ大きさのメモリ半導体チップを適用した実施形態であるが、必要に応じて互いに他の大きさの半導体チップを適用することができる。接続ビア１９は垂直に配置できなため、大きさの異なるチップが適用される場合、所望する電気的接続のために追加再配線が用いられる。
【００２５】
図５〜図１４は、本実施形態によるチップスタックパッケージ製造工程を示す断面図である。上述した１チップスタックパッケージの構造について以下の通り明確に説明する。
【００２６】
まず、図５に示すように、複数の個別半導体チップ１１がウエハの上部面に形成されるため、ウエハ加工(fabrication)工程が行なわれ、少なくとも予備の電気的特性テスト(EDS test)が完了されたものである。チップ１１の回路は保護層１３により保護され、複数のチップパッド１２はオープニング開口（openings）をより露出させる。ウエハには、図示のように、チップ１１間ごとにＳ字状のスクライブレーンが形成される。
【００２７】
スクライブレーンに複数の穴１５が形成される。チップ１１と連結された穴１５はスクライブレーン（Ｓ）の中間部にて分離される。実際の大きさは、ウエハ１０の形態、チップ１１の形態、使用された半導体製造工程の製造誤差によって異なるが、通常、ウエハに提供されるスクライブレーン（Ｓ）の幅は１１０〜２２０μｍ程度である。穴１５は、レーザー切断装置や切断刃を用いた切断作業を行なう際、露出されずスクライブレーンの中間部において中心領域を約２０〜４０μｍ程度が除去されるように、大きさや位置がスクライブレーン（Ｓ）内に含まれることが望ましい。
【００２８】
穴１５を形成する段階において、正確な位置、大きさ、並びに深さにより形成することができるドリルやエッチング工程が用いられる。直接ドリル技術、特に、レーザードリル技術がプラズマエッチング工程よりも単純であるため好まれる。その理由として、プラズマエッチング技術は、パターン用マスクの製作と製作されたパターン用マスクとをウエハ表面へ移送させる写真(photo)工程が追加的に必要で、製造工程が複雑で且つチップデザインを変更しなければならないという制約を伴う。一方、レーザードリルを用いる場合、パターン用マスクや写真工程の追加が不要で、さらにチップデザインを変更する必要がないため、既存のウエハ加工工程に全く影響を与えることなく、所望する位置、大きさ、及び深さの穴形成が可能である。
【００２９】
次に、図６に示すように、穴１５内に伝導性物質、通常、金属を充填してスパッタリング、化学的気相蒸着方法、またはその他技術を用いて穴内壁に絶縁層１６を形成する段階が行なわれて、接続穴１５とウエハ１０周辺物質との間の電気的接触が防止できる。絶縁膜１６上に、スパッタリング、蒸発または電気メッキ技術を用いて障壁金属層１７を形成する。障壁金属層１７として、チタニウム、チタニウム窒化膜、チタニウム／タングステン、白金／シリコン、アルミニウム、並びにこれらの合金材から構成することができる。そして、障壁金属層１７上にシード金属層１８が形成される。その後、伝導性物質が蒸着或いは形成され、穴１５を充填して接続ビア１９が形成される。ここで、伝導性物質は、電気メッキ工程により穴１５に蒸着され、銅、金、タングステン等の金属を形成する。
【００３０】
次に、図７では、接続ビア１９とそれに対応するチップパッド１２を連結させる段階を行なう。これは、再配線(redistribution)技術によって行なうことができる。すなわち、ウエハ表面に金属層を形成してチップパッド１２とそれに対応する接続ビア１９を接続し、公知の技術である、例えば、レジストリフトオフ（resist lift off）や金属エッチングを用いてパターニングして再配線２１を形成する。再配線２１は、接続ビア１９と同時に形成することができる。再配線２１形成の後に、カバー層２３を形成して再配線２１及び接続ビア１９を外部環境から保護する。
【００３１】
次に、図８に示すように、ウエハ背面(backside)において、所定厚さを除去する段階を行なう。この段階は、化学的機械研磨(ＣＭＰ)やスピンウェットエッチング(spin wet etching)方法により行なうことができる。ウエハ１０は、接続ビア１９の下部を露出させるために所定の厚さを除去する。特に、スピンウェットエッチングの場合、機械的な損傷を起こさずウエハ１０の厚さを５０μｍ以下にまで薄膜化することができるので望ましい。
【００３２】
ウエハ１０薄膜後、図９に示すように、絶縁物質を用いてウエハ１０の背面に支持層２５を形成して接続ビア１９の下部面を開放する開口を形成する。支持層２５は、ウエハ１０の強度、またはハンドリング(handling)特性を向上させるとともに、薄厚のウエハの曲がりを防止できる。接着テープやポリイミド保護フィルムが一時的な支持層パターンとして用いられる場合、支持層パターン２５は一時的なものとし得るか、永久的なものとし得る。
【００３３】
次に、図１０に示すように、レーザー切断装置２９を用いて薄型したウエハのスクライブレーン（Ｓ）の中心領域を切断してウエハ１０を個別チップ単位に切断する段階を行なう。切断作業は、スクライブレーン（Ｓ）の周辺領域Ｓ１、Ｓ２に位置した接続ビア１９が損傷されたり露出されないようにして行なわれる。そして、切断作業が完了すると、個別チップ１１は、それぞれ外周に沿ってスクライブレーン（Ｓ）の周辺領域Ｓ１、Ｓ２に複数の接続ビア１９を有することになる。切断過程において、支持層２５は、レーザーにより切断されないよう、少なくとも一時的に個別チップ１１を固定する。ウエハ１０は、レーザー切断装置２９を用いて個別チップ単位に切断できるが、ウエハにチッピング(chipping)、クラッキング(cracking)等の発生防止、並びにスクライブレーン（Ｓ）において除去された物質の幅の減少のために、レーザー切断装置２９を用いたほうが望ましい。
【００３４】
次に、図１１に示すように、チップスタックパッケージにおいて最下位チップ１１ａは、支持層２５において除去されてテストウエハ３０に実装される。テストウエハ３０は、チップ１１ａに電気的、または機能的テストを適用する外部検査装置(図示せず)と電気的に接続する。図１１に示すように、接続バンプ３６を介して、チップ１１ａとテストウエハ３０と、を物理的・電気的に接続しているが、図４に示すように、チップとテストウエハを互いに直接接続させることができる。接続バンプ３６を用いる場合、接続バンプ３６は、チップ１１ａの接続ビア１９に対応する位置、例えば、ボールパッド又はボールランドに整列させる
【００３５】
一般に、熱圧着方法によって接続ビア１９とテストウエハ３０とを接合してリフロー、またはその他の方法によって接続ビア１９とテストウエハとの接点を電気的・物理的に接続した後、外部検査装置(図示せず)によってチップ１１ａを検査して機能を評価するパッケージレベルテストが行なわれる。信頼性に問題のある半導体チップ１１ａは、ウエハ３０において除去され、他のチップに取り替えてテストを進行することにより信頼性の検証が完了する。
【００３６】
そして、テストウエハに最下位に位置した半導体チップ１１ａの機能が検証されると、その上に上位半導体チップ１１、すなわち、二番目層の半導体チップが積層される。二番目層の半導体チップ１１を積層するために最下位のチップ１１ａの接続ビア１９の上部に接続バンプ３５が形成される。そして、二番目層の半導体チップ１１の接続ビア１９と最下位半導体チップ１１ａの接続ビア１９とが熱的に接合される。
【００３７】
二番目層の半導体チップ１１の実装が完了すると、二番目層の半導体チップ１１に対するテストを行なう。信頼性に問題のある最下位半導体チップ１１ａ及び二番目層チップ１１は他のチップに取り替えられ、二番目層のチップの全てがテストを通過するとき迄、テストを行なう。図４に示すように、二番目層半導体チップ１１及び上位半導体チップ１１は接続バンプ無しに直接積層できる。
【００３８】
こうした基本的なチップ積層過程は、上位チップ１１が積層されるごとに繰り返される。上位チップ１１が積層される前、断層のチップが全てテストを通過することによってチップスタックパッケージに使用できるＫＧＤのチップ積層となる。
【００３９】
上述した通り、チップ積層過程において不良チップ１１、１１ａは除去され、他のチップに取り替えられる。不良チップ１１、１１ａを除去するために、不良チップを支持している接続バンプを溶かすに十分な量の熱を加える。それによって、隣接する、または下に位置する、チップの接続及び構造を変えることなく不良チップを除去できる。テストウエハより上に向かうほど益々低い溶融点を有する物質を接続バンプ３５、３６に用いれば、こうした結果を得ることができる。従って、下位層に実装されているＫＧＤに影響を及ぼすことなく最上位に積層されたチップ１１が除去できる。
【００４０】
そして、伝導性バンプ３５、３６の大きさは、接続ビア１９の大きさに応じて決定することができ、一般に、約２０〜６０μｍ程度である。接続バンプ３５、３６は、公知の技術、ボールインジェクション(ball injection)方法やスクリーンプリンティング(screen printing)方法等により所望する大きさと位置に形成することができる。
【００４１】
次に、図１３に示すように、テストウエハ３０の一部と半導体チップ１１、１１ａを樹脂密封部４１によりウエハレベルにて密封する段階を行なう。こうした密封段階は、ウエハレベルにて一度の作業でなされるため、工程進行においてチップレベルにおける密封の所要時間がより短くて済む。チップスタック構造の同じ平面上にあるチップの間隔に応じて樹脂密封部がチップスタック構造(図示せず)間の空間を完全に充填することもでき、或いは密封過程においてチップスタック構造を分離するためにモールドが用いられるためチップスタック構造間の空間をそのままにして置くこともできる。
【００４２】
次に、図１４に示すように、チップスタック１１ａ、１１間、またはテストウエハ３０間の密封材４１を切断することによって、単位スタックチップパッケージ１００に切断する段階を行なう。密封完了後に、図３の共通基板３１に対応するテストウエハ３０の下部面に位置するビア３３の下面にはんだボール４５を貼り付ける過程を行なうことによって、ＰＣＢまたはその他基板にチップスタックパッケージが実装されて電気的に接続される。
【００４３】
一方、本明細書と図面には本発明の好適な実施形態について開示した。中には特定用語が使われたが、これは、単なる本発明の技術内容を容易に説明する上必要不可欠で、且つ、発明の理解を助けるための一般的な意味として使用したものであって、本発明の範囲を限定するものではない。ここに開示された実施例の他にも本発明の技術的思想に基づき他の変形例が実施可能であることは、本発明の属する技術分野における通常の知識を有する者であれば自明であろう。
【図面の簡単な説明】
【００４４】
【図１】チップレベルにて製造される従来技術によるチップスタックパッケージを示す断面図である。
【図２】ウエハレベルにて製造される従来技術によるチップスタックパッケージを示す断面図である。
【図３】本発明の実施形態によるチップスタックパッケージを示す断面図である。
【図４】本発明の他の実施形態によるチップスタックパッケージを概略的に示す断面図である。
【図５】本発明によるチップスタックパッケージ製造方法の実施形態による過程を示す断面図である。
【図６】本発明によるチップスタックパッケージ製造方法の実施形態による過程を示す断面図である。
【図７】本発明によるチップスタックパッケージ製造方法の実施形態による過程を示す断面図である。
【図８】本発明によるチップスタックパッケージ製造方法の実施形態による過程を示す断面図である。
【図９】本発明によるチップスタックパッケージ製造方法の実施形態による過程を示す断面図である。
【図１０】本発明によるチップスタックパッケージ製造方法の実施形態による過程を示す断面図である。
【図１１】本発明によるチップスタックパッケージ製造方法の実施形態による過程を示す断面図である。
【図１２】本発明によるチップスタックパッケージ製造方法の実施形態による過程を示す断面図である。
【図１３】本発明によるチップスタックパッケージ製造方法の実施形態による過程を示す断面図である。
【図１４】本発明によるチップスタックパッケージ製造方法の実施形態による過程を示す断面図である。
【符号の説明】
【００４５】
１０  ウエハ
１１  半導体チップ
１１ａ  半導体チップ
１２  ボンディングパッド
１３  保護膜
１５  穴
１６  絶縁膜
１７  障壁金属層
１８  シード金属層
１９  貫通電極
２１  再配線
２３  保護膜
２５  支持層
２９  レーザー切断装置
３０  テストウエハ
３１  基板
３３  ビア
３５  ボールバンプ
３６  ボールバンプ
４１  樹脂密封部
４５  はんだボール
１００  スタックチップパッケージ
１１１  上チップ
１１９  接続ビア
１３１  共通基板
Ｓ  スクライブレーン
Ｓ１、Ｓ２  周辺領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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