(57)【要約】      （修正有）【課題】  簡単な構造で各組の一対のビット線を同時的に等電位化する。【解決手段】  互いに間隔をおいて平行に伸張する一対のビット線１５を等電位に設定するためのプリチャージ電源と，該電源をそれぞれのビット線に断続するための一対のトランジスタ２０と，両ビット線の短絡を断続するための短絡トランジスタ２１とを含むプリチャージ回路において，各組の短絡トランジスタ２１のそれぞれのゲート電極３０を、プリチャージ電圧供給用の第１及び第２のトランジスタ２０ａ，２０ｂの共通ゲート電極２９に一体的に共通接続する。【選択図】図３
2005094022.tif 000002
【特許請求の範囲】
【請求項１】
一対を一組とする複数対のビット線と、各組の一対のビット線にそれぞれプリチャージ電圧を印加するための各組毎の第１及び第２のトランジスタと、各組の一対のビット線間を短絡制御する各組毎の短絡トランジスタとを含むプリチャージ回路を備える半導体記憶装置において、
前記各組の短絡トランジスタは、前記各組の一対のビット線間に位置して該ビット線に沿って伸長するデート電極と、該ゲート電極の両側にそれぞれ配置されてソース及びドレインとして前記一対のビット線に電気的に接続される第２及び第３の不純物領域とを有し、
前記各組の短絡トランジスタのそれぞれのゲート電極は、相互に共通に接続されていることを特徴とする半導体記憶装置。
【請求項２】
前記各組毎の第１及び第２のトランジスタは、前記ゲート電極の両側の前記第２及び第３の不純物領域に対し離間している第１の不純物領域と、前記第２及び第３の不純物領域と前記第１の不純物領域との間に位置して前記ビット線に対し直交して伸びる共通ゲート電極とを有し、
前記第１のトランジスタは前記第１及び第２の不純物領域でソース及びドレインを形成し、前記第２のトランジスタは、前記第１及び第３の不純物領域でソース及びドレインを形成し、
前記各組毎の共通ゲート電極は一体的に形成され、かつ前記各組毎のそれぞれのゲート電極が共通に接続されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記各組の一対のビット線の電位差を検出するセンサアンプを更に備えることを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
一対を一組として相互に平行に延びる複数対のビット線と、各組の一対のビット線にそれぞれプリチャージ電圧を印加するための各組毎の第１及び第２のトランジスタと、各組の一対のビット線間を短絡制御する各組毎の短絡トランジスタとを含むプリチャージ回路を備える半導体記憶装置において、
前記複数組の第１及びだ２のトランジスタ及び短絡トランジスタを共通に接続する共通ゲート電極を有し、
該共通ゲート電極は、前記各組の一対のビット線間で該ビットに沿って伸長する複数の短絡用ゲート部と、前記複数組の一対のビット線を横断する方向に延びる一つのプリチャージ用ゲート部とを有することを特徴とする半導体記憶装置。
【請求項５】
前記各組の短絡トランジスタは、前記一対のビット線の下方位置でそれぞれ電気的に接続されているソース及びドレインとしての第２及び第３の不純物領域を有し、
前記各組の第１のトランジスタは第１の不純物領域と前記第２の不純物領域をソース及びドレインとし、前記各組の第２のトランジスタは前記第１及び第３の不純物領域をソース及びドレインとすることを特徴とする請求項４記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルアレイを構成するビット線をプリチャージするのに好適なプリチャージ回路を備えるメモリセルアレイのような半導体記憶装置に関する。
【背景技術】
【０００２】
メモリキャパシタおよびセレクトトランジスタからなるメモリセルが、多数のビット線および多数のワード線で、マトリックス状に接続されて構成されたメモリセルアレイを備えるダイナミックランダムアクセスメモリ（ＤＲＡＭ）では、メモリセルからの情報の読み出しに先立ち、プリチャージ動作として、一対のビット線に相互に等しい所定の電位が与えられる。
【０００３】
等電位におかれた一対のビット線のうち、読み出し対象のメモリセルに関連するワード線がアサートされると、このメモリセルに関連したセレクトトランジスタが導通することから、該セレクトトランジスタを通して、対象となっているメモリセルのメモリキャパシタの電荷が、一方のビット線に放出される。この放出された電荷による一方のビット線の電圧の変化が、他方のビット線の電圧との比較により、センサアンプで検出され、これによりメモリセルの情報が読み出される。
【０００４】
前記したようなプリチャージ動作のために、対をなすビット線に所定のプリチャージ電位を付与するためのプリチャージ回路は、半導体基板上を互いに間隔をおいて平行に伸長する各ビット線を等電位に設定するためのプリチャージ電源と、このプリチャージ電源を対象となる一対のビット線のそれぞれに断続するための一対のスイッチング素子と、選択された前記一対のビット線を短時間で等電位におくために該ビット線を相互に短絡させる短絡スイッチング素子とを備える。
【０００５】
プリチャージ回路の各スイッチング素子は、一般的には、半導体基板に形成された一対の不純物領域からなるソースおよびドレインと、該ソースおよびドレイン間、すなわち前記一対の不純物領域間に形成されるゲートとを備えるＭＯＳトランジスタで構成されている。
【０００６】
プリチャージ回路の前記ＭＯＳトランジスタのうち、短絡スイッチング素子を構成する従来のＭＯＳトランジスタについては、一対の信号線であるビット線下で該ビット線のそれぞれに対応してソースおよびドレインのための一対の不純物領域が形成され、前記ビット線間で該ビット線の伸長方向にゲート長を有するゲートが一対の不純物領域間に形成される。
【特許文献１】特開平０６−１４０５９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、ビット線を短時間で所定の等電位におくプリチャージ動作の高速化を図るには、短絡スイッチング素子を構成するＭＯＳトランジスタのチャンネル断面の増大を図るべく、ゲート幅の増大を図ることが考えられる。
【０００８】
しかしながら、短絡スイッチング素子のゲートは、一対のビット線間で、そのゲート長がビット線の伸長方向に沿って形成されていることから、ゲート長と直角な方向のゲート幅の増大は、一対の信号線であるビット線間の距離の増大を招く結果となる。
そのため、信号線間の距離の増大を招くことなく、すなわちコンパクト化を損なうことなく複数対のビット線間の電位の均等化を図り得るプリチャージ回路を組み込んだ半導体記憶装置が望まれていた。
【課題を解決するための手段】
【０００９】
本発明は、以上の点を解決するために、次の構成を採用する。
〈構成〉
本発明は、一対を一組とする複数対のビット線と、各組の一対のビット線にそれぞれプリチャージ電圧を印加するための各組毎の第１及び第２のトランジスタと、各組の一対のビット線間を短絡制御する各組毎の短絡トランジスタとを含むプリチャージ回路を備える半導体記憶装置において、
前記各組の短絡トランジスタは、前記各組の一対のビット線間に位置して該ビット線に沿って伸長するデート電極と、該ゲート電極の両側にそれぞれ配置されてソース及びドレインとして前記一対のビット線に電気的に接続される第２及び第３の不純物領域とを有し、
前記各組の短絡トランジスタのそれぞれのゲート電極は、相互に共通に接続されていることを特徴とする。
【００１０】
〈作用〉
本発明に係るプリチャージ回路では、各組の短絡スイッチング素子を構成するトランジスタのソースおよびドレインは一対のビット線のそれぞれに対応して形成され、ソースドレイン間のチャンネルを規定しかつその断続を制御する各ゲートは、両ビット線間で該ビット線を横切る方向にゲート長を有する。
従って、このトランジスタのゲートのゲート幅は、ビット線の伸長方向に沿うことから、ビット線間の距離の増大を招くことなくゲート幅の増大を図ることができる。
【００１１】
このゲート幅の増大は、該ゲート下に形成されるチャンネル断面を増大させることから、このチャンネル断面の増大に伴い、前記短絡スイッチング素子の導通による短絡効果が高められ、両ビット線は迅速に等電位を示す平衡状態におかれる。
このことから、本発明によれば、ビット線間の距離の増大を招くことなく、プリチャージ動作の高速化を図ることができる。
【００１２】
プリチャージ電源とビット線とを断続するための一対のスイッチング素子を半導体基板に形成される一対の不純物領域からなるソースおよびドレインとゲートとを備えるトランジスタで構成することができる。
一対のスイッチング素子の各ゲートは、ビット線の端部に間隔をおいて該ビット線の幅方向へ伸長する。また、一対のスイッチング素子の各一方の不純物領域は当該スイッチング素子のゲートの一側に形成され、また、各他方の不純物領域は当該スイッチング素子のゲートの他側で一対の各ビット線に沿って形成される。
【００１３】
一対のスイッチング素子の前記各一方の不純物領域を相互に連続して形成することができ、一対のスイッチング素子の前記各他方の不純物領域を前記短絡スイッチング素子の対応する各一対の不純物領域のそれぞれに連続して形成することができる。
【００１４】
一対のスイッチング素子および短絡スイッチング素子の前記各ゲートを連続して形成することができる。
それぞれが対をなす多数組のビット線が配置されるとき、各組毎に前記一対のスイッチング素子および短絡スイッチング素子を設けることができ、前記スイッチング素子のゲートを前記ビット線の幅方向へ連続的に伸長させることができる。
【００１５】
前記した多数組のビット線が配置されるとき、隣り合う各組間で相互に隣り合うビット線間に、該各ビット線に関連して形成された各スイッチング素子のための不純物領域相互間を電気的に断続するための素子分離スイッチング素子を設けることができる。
【００１６】
素子分離スイッチング素子は、隣り合う組間で相互に隣り合う各ビット線に関連して形成された前記短絡スイッチング素子のための不純物領域を共用するソースおよびドレインと、該両不純物領域間に形成されるゲートとを備えるトランジスタで構成することができる。
この素子分離スイッチング素子は、隣り合う組間の相互に隣り合う前記不純物領域間を分離するフィールド絶縁膜のような絶縁材料からなる素子分離構造に比較して、よりコンパクトな構成により、両不純物領域間を電気的に確実に遮断する。
【００１７】
本発明に係るメモリセルアレイは、半導体基板上を互いに間隔をおいて伸長しそれぞれプリチャージ電圧を印加される複数組の一対のビット線が設けられたメモリセルアレイであって、相互に隣り合う組間で相互に近接する前記ビット線間に前記プリチャージ電圧の印加時に該両ビット線を相互に短絡するためのスイッチング素子が設けられていることを特徴とする。
【００１８】
前記スイッチング素子は、前記半導体基板の前記各ビット線下に形成され対応する該ビット線に接続される不純物領域をソースおよびドレインとするＭＯＳトランジスタで構成することができる。
このＭＯＳトランジスタは、一対の前記不純物領域間にあって前記一対のビット線を横切る方向にゲート長が規定されかつ前記ビット線の伸長方向に伸長するゲートとを備える。
【発明の効果】
【００１９】
本発明は、各組の短絡トランジスタの各ゲートを電極を共通に接続したので、ビット線間の増大による記憶装置の大型化を招くことなく、各一対のビット線間の電位を簡単な構造で共通に等電位化することができ、これにより、高速動作が可能な半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明を図示の実施の形態について詳細に説明する。
〈具体例１〉
図１は、本発明に係るプリチャージ回路の具体例１のレイアウトを平面図で示すが、この具体例１についての説明に先立ち、本発明に係るプリチャージ回路が組み込まれた半導体記憶装置を、図２に示すメモリセルアレイの回路図に沿って説明する。
【００２１】
本発明に係るプリチャージ回路１０が設けられる半導体記憶装置１１は、図２に示されているように、メモリキャパシタ１２およびセレクトトランジスタ１３からなるメモリセル１４が、多数のビット線１５（１５ａおよび１５ｂ）および多数のワード線１６で、マトリックス状に接続されて構成されたメモリセルアレイ１７を備えるダイナミックランダムアクセスメモリ（ＤＲＡＭ）である。
【００２２】
多数のビット線１５は一対のビット線（１５ａおよび１５ｂ）を一組として、各組毎に、メモリセル１４から情報を読み出す読み出し動作時に両ビット線１５ａおよび１５ｂの電位差を検出するためのセンサアンプ１８が設けられている。
【００２３】
本発明に係るプリチャージ回路１０は、センサアンプ１８での読み出し動作に先立って選択された一対のビット線１５（１５ａおよび１５ｂ）に相互に等しい所定の電位を付与するためのプリチャージ電源１９と、対をなすビット線（１５ａおよび１５ｂ）の各組１５毎に設けられる一対のスイッチング素子２０（２０ａおよび２０ｂ）および短絡スイッチング素子２１とを備える。
【００２４】
一対のスイッチング素子２０（２０ａおよび２０ｂ）は、それぞれのソースＳおよびドレインＤが対応するビット線１５（１５ａおよび１５ｂ）およびプリチャージ電源１９に接続される第１および第２のＭＯＳトランジスタ２０ａおよび２０ｂからなり、各ＭＯＳトランジスタ２０のゲートＧへの電圧制御により、プリチャージ電源１９とビット線１５（１５ａおよび１５ｂ）との接続を断続することができる。
【００２５】
また、短絡スイッチング素子２１は、第３のＭＯＳトランジスタ２１からなり、そのソースＳおよびドレインＤが対応するビット線１５ａおよび１５ｂに接続されており、そのＭＯＳトランジスタ２１のゲートＧへのゲート電圧の制御により、両ビット線１５ａおよび１５ｂの短絡を断続することができる。
【００２６】
図示の例では、各ＭＯＳトランジスタ２０および２１のソースＳおよびドレインＤ間の連通の断続を制御するためのゲート電圧が、共通ゲート端子２２を経て各ゲートＧに付与される。
また、プリチャージ電源１９として、メモリキャパシタ１２への書き込み電圧となる２値電圧値（高レベル値および低レベル値）の中間値（Ｖ  ／２）が用いられるいわゆるＶ  ／２プリチャージ方式が採用されている。
【００２７】
選択されたメモリセル１４からの情報の読み出しに先立ち、プリチャージ動作のために、この選択されたメモリセル１４が設けられたビット線１５ａまたは１５ｂを含む１組のビット線１５（１５ａおよび１５ｂ）の共通ゲート端子２２にゲート電位が付与される。
【００２８】
このゲート電位の付与により、選択された組（１５）の一対のビット線１５ａおよび１５ｂに関連する各スイッチング素子を構成する第１および第２のＭＯＳトランジスタ２０（２０ａおよび２０ｂ）および第３のＭＯＳトランジスタ２１が導通される。一対のＭＯＳトランジスタ２０（２０ａおよび２０ｂ）の導通により、各ビット線１５ａおよび１５ｂに所定の電圧値（Ｖ  ／２）が印加される。また、これと同時的な短絡スイッチング素子を構成する第３のＭＯＳトランジスタ２１の導通により、両ビット線１５ａおよび１５ｂが短絡状態におかれることから、両ビット線１５ａおよび１５ｂの電位は、等電位で早期に平衡する。
【００２９】
前記したプリチャージ動作後の読み出し動作では、等電位におかれた一対のビット線１５ａおよび１５ｂのうち、読み出し対象のメモリセル１４に関連するワード線１６がアサートされると、このメモリセル１４に関連したセレクトトランジスタ１３が導通する。このセレクトトランジスタ１３の導通により、該セレクトトランジスタを通して、対象となっているメモリセル１４のメモリキャパシタ１２の電荷が、一方のビット線１５ａまたは１５ｂに放出される。この放出された電荷による一方のビット線１５ａまたは１５ｂの電圧の変化が、他方のビット線１５ｂまたは１５ａの電圧との比較により、センサアンプ１８で検出され、これにより読み出し対象となったメモリセル１４の情報が読み出される。
【００３０】
前記したプリチャージ動作の高速化を図るために、本発明に係るプリチャージ回路１０では、短絡スイッチング素子２１を構成するＭＯＳトランジスタ２１のゲート幅の増大が図られている。
【００３１】
図１は、図２に示したプリチャージ回路１０の平面レイアウトを示す。
半導体記憶装置１１では、図１に示すように、半導体基板２３上にそれぞれが対をなす多数組のビット線１５（１５ａおよび１５ｂ）が形成されている。図１では、図面の簡素化のために、１組の対をなすビット線１５ａおよび１５ｂが示されており、他の組の互いに平行な多数のビット線１５は省略されている。
【００３２】
半導体基板２３には、後述するように、一対のスイッチング素子を構成する第１および第２のＭＯＳトランジスタ２０（２０ａおよび２０ｂ）および短絡スイッチング素子を構成する第３のＭＯＳトランジスタ２１が組み込まれている。さらに、半導体基板２３には、図１では省略されている前記したメモリセル１４、ワード線１６およびセンサアンプ１８等が組み込まれている。
【００３３】
対をなすビット線１５ａおよび１５ｂは、互いに間隔をおいて平行に伸長する。
半導体基板２３のビット線１５ａおよび１５ｂの端部近傍には、各ＭＯＳトランジスタ２０（２０ａおよび２０ｂ）および２１のための不純物領域２４ａ、２４ｂおよび２４ｃが形成されている。
【００３４】
第１の不純物領域２４ａは、ビット線１５ａおよび１５ｂの端部から間隔をおいて該ビット線の幅方向へ伸長して形成されている。第１の不純物領域２４ａの上面には、ビット線１５ａおよび１５ｂの伸長方向と直角な該ビット線の幅方向へ伸長する電源線２５が形成されている。電源線２５は前記プリチャージ電源１９に接続されており、第１の不純物領域２４ａはコンタクト２６を経て電源線２５すなわちプリチャージ電源１９に接続されている。
【００３５】
第２の不純物領域２４ｂは、一方のビット線１５ａの端部の下方で該ビット線に対応して該ビット線の伸長方向へ伸長する。また、第３の不純物領域２４ｃは、他方のビット線１５ｂの端部の下方で該ビット線に対応して該ビット線の伸長方向へ伸長する。
従って、第２および第３の両不純物領域２４ｂおよび２４ｃは、相互に平行にかつ第１の不純物領域２４ａの側に位置する各端部が第１の不純物領域２４ａから間隔をおくように、該第１の不純物領域２４ａと直角に伸長する。
第２の不純物領域２４ｂおよび第３の不純物領域２４ｃは、それぞれ複数のコンタクト２７および２８を経て、対応するビット線１５ａおよび１５ｂに接続されている。
【００３６】
第１の不純物領域２４ａと、各第２の不純物領域２４ｂおよび第３の不純物領域２４ｃの前記端部との間には、ゲートのための電極すなわちゲート電極２９が形成されている。ゲート電極２９は、ビット線１５（１５ａおよび１５ｂ）を横切る方向、すなわち、該ビット線の幅方向へ電源線２５から間隔をおいてこれと平行に伸長する。
【００３７】
このゲート電極２９は、その一側に形成された第１の不純物領域２４ａの一半と、ゲート電極２９の他側に形成された第２の不純物領域２４ｂと共に、該両不純物領域２４ａおよび２４ｂをそれぞれソースＳおよびドレインＤとする一対のスイッチング素子２０のうちの一方のスイッチング素子２０ａである前記した第１のＭＯＳトランジスタ２０ａを構成する。
【００３８】
また、ゲート電極２９は、その一側に形成された第１の不純物領域２４ａの他半と、ゲート電極２９の他側に形成された第３の不純物領域２４ｃと共に、該両不純物領域２４ａおよび２４ｃをそれぞれソースＳおよびドレインＤとする前記した第２のＭＯＳトランジスタ２０ｂを構成する。
【００３９】
さらに、第２の不純物領域２４ｂと第３の不純物領域２４ｃとの間には、ビット線１５と平行に伸長するゲートのための電極すなわちゲート電極３０が形成されている。ゲート電極３０は、その一側に形成された第２の不純物領域２４ｂおよびその他側に形成された第３の不純物領域２４ｃと共に、両不純物領域２４ｂおよび２４ｃをそれぞれソースＳおよびドレインＤとする前記した第３のＭＯＳトランジスタ２１を構成する。
【００４０】
図示の例では、第１および第２のＭＯＳトランジスタ２０ａおよび２０ｂのためのゲート電極２９と第３のＭＯＳトランジスタ２１のためのゲート電極３０とが連続して形成されており、このゲート電極２９および３０が前記した共通ゲート端子２２として機能する。
【００４１】
従って、ゲート電極２９およびゲート電極３０にゲート電位が付与されると、第１、第２および第３の各ＭＯＳトランジスタ２０（２０ａおよび２０ｂ）および２１が同時的に導通状態におかれる。
【００４２】
第１および第２の各ＭＯＳトランジスタ２０ａおよび２０ｂの導通により、電源線２５が各ビット線１５（１５ａおよび１５ｂ）に接続され、これにより、前記したとおり各ビット線１５ａおよび１５ｂに所定の電圧値（Ｖ  ／２）が印加される。
【００４３】
また、各ＭＯＳトランジスタ２０ａおよび２０ｂと同時的に動作する第３のＭＯＳトランジスタ２１の導通により、両ビット線１５ａおよび１５ｂが短絡状態におかれる。この短絡スイッチング素子として機能する第３のＭＯＳトランジスタ２１は、両ビット線１５ａおよび１５ｂ間で該ビット線と平行に伸長するゲート電極３０の両側にソースおよびドレインが形成されている。
そのため、ゲート電極３０の伸長方向と直角な方向、すなわち、ビット線１５を横切る該ビット線の幅方向がゲート長となり、従って、ゲート電極３０のゲート幅Ｗは、ビット線１５の伸長方向に一致する。
【００４４】
このことから、第２の不純物領域２４ｂおよび第３の不純物領域２４ｃを各ビット線１５下で該ビット線の伸長方向へ伸長させると共に、かつ両ビット線１５ａおよび１５ｂ間のゲート電極３０を両不純物領域２４ｂおよび２４ｃに対応してビット線１５に沿って伸長させることにより、ビット線１５ａおよび１５ｂ間距離の増大を招くことなく、短絡スイッチング素子２１を構成する第３のＭＯＳトランジスタ２１のゲート幅Ｗの増大を図ることができる。
【００４５】
従って、プリチャージ回路１０の動作時、両ビット線１５ａおよび１５ｂの電位を従来に比較して早期に平衡させることができ、これにより、半導体記憶装置１１のビット線１５の幅方向の寸法の増大を招くことなく、プリチャージ動作を早め、このプリチャージ動作の迅速化により半導体記憶装置１１の読み出し動作の高速化を図ることが可能となる。
【００４６】
〈具体例２〉
図３に示されているように、各組のビット線１５ａおよび１５ｂ間に、素子分離スイッチング素子を構成する第４のＭＯＳトランジスタ３１を形成することができる。
各組のビット線１５（１５ａおよび１５ｂ）下には、前記した第２の不純物領域２４ｂおよび第３の不純物領域２４ｃが形成される。各組毎のビット線１５ａおよび１５ｂ下に形成される第２の不純物領域２４ｂおよび２４ｃは、第３のＭＯＳトランジスタ２１のソースドレインとして機能し、このＭＯＳトランジスタのソースドレイン間の短絡が問題となることはない。
【００４７】
しかしながら、第３のＭＯＳトランジスタ２１が構成されない各組間の相互に隣り合うビット線１５ｂおよび１５ａ下に形成される第３の不純物領域２４ｃと第２の不純物領域２４ｂとの間の絶縁性が、集積度の向上に伴って、大きな問題となる。
【００４８】
すなわち、各組間で相互に隣り合うビット線１５ａおよび１５ｂ下に形成される不純物領域２４ｂおよび２４ｃは、非プリチャージ動作時に電気的に確実に遮断する必要がある。
この絶縁性を確保するために、問題となる両不純物領域２４ｂおよび２４ｃ間に素子分離構造として例えばフィールド絶縁膜を採用することが考えられる。
【００４９】
しかしながら、図３に示されているように、絶縁性が問題となる両不純物領域２４ｂおよび２４ｃに関連して、第４のＭＯＳトランジスタ３１を構成することにより、フィールド絶縁膜のような素子分離構造に比較して、よりコンパクトにしかも確実に絶縁性を高めることができる。
【００５０】
素子分離スイッチング素子を構成する第４のＭＯＳトランジスタ３１は、隣り合う組１５間で相互に隣り合う各ビット線１５ａおよび１５ｂから間隔をおいてその間で該ビット線の伸長方向へ伸長するゲート電極３２を備える。
図示の例では、ゲート電極３２は、第３のＭＯＳトランジスタ２１のためのゲート電極３０におけると同様に、第１および第２のＭＯＳトランジスタ２０ａおよび２０ｂのためのゲート電極２９に連続してこれと一体的に形成されている。
【００５１】
第４のＭＯＳトランジスタ３１では、ゲート電極３２の一側に位置する一組のビット線１５の一方のビット線１５ｂ下に形成された第３の不純物領域２４ｃおよびゲート電極３２の他側に位置する他の組１５の他方のビット線１５ａ下に形成された第２の不純物領域２４ｂをそれぞれソースおよびドレインとする。
従って、第４のＭＯＳトランジスタ３１では、ビット線１５ａおよび１５ｂを横切る方向にゲート長が規定され、そのゲート電極３２は前記したとおり、ビット線１５ａおよび１５ｂの伸長方向へ伸長する。
【００５２】
前記した第３のＭＯＳトランジスタ２１列の間に、そのソースおよびドレインを形成するための不純物領域２４ｂおよび２４ｃを共用のソースおよびドレインとして利用すべく形成される第４のＭＯＳトランジスタ３１は、各ＭＯＳトランジスタ２０ａ、２０ｂおよび２１と同様に、フォトリソグラフィおよびエッチング技術を利用して形成することができ、フィールド酸化膜の形成に比較してより微細な加工が容易である。また、ＭＯＳトランジスタ３１では、その非導通時にソースおよびドレインとなるゲート電極３２の両側の不純物領域２４ｂおよび２４ｃを確実に電気的に遮断することができる。
従って、高集積化を要求される半導体記憶装置１１に第４のＭＯＳトランジスタ３１を組み込むことが特に有利である。
【００５３】
図４は、具体例２の回路図を示す。
第４のＭＯＳトランジスタ３１は、前記ビット線１５（１５ａおよび１５ｂ）にプリチャージ電圧（Ｖ ／２）が印加されるとき、相互に隣り合う組間で相互に隣り合う一方の組のビット線１５ｂと、他方の組のビット線１５ａとを短絡する。
【００５４】
前記したところでは、本発明を半導体記憶装置のビット線のためのプリチャージ回路に適用した例について説明したが、本発明はこれに限らずセンサアンプの活性化信号線あるいはデータラインのような他の信号線のプリチャージ回路に適用することができる。
【００５５】
また、本発明に係るプリチャージ回路のレイアウト配置は、例えば、一対のスイッチング素子のためのゲート電極と短絡スイッチング素子のためのゲート電極とを分離して形成することにより、種々のレイアウトパターンを適用することができる。
前記した一対のスイッチング素子に、ＭＯＳトランジスタの他のスイッチング素子を用いることができる。
【００５６】
本発明によれば、前記したように、短絡スイッチング素子を構成するトランジスタのソースおよびドレインは一対の信号線に対応して形成され、ソースドレイン間のゲートは、両信号線間で信号線を横切る方向にゲート長を有し、従って、このトランジスタのゲート幅は、信号線の伸長方向に沿うことから、信号線間の距離の増大を招くことなくゲート幅の増大を図ることができ、これにより、前記短絡スイッチング素子の導通による短絡効果が高められることから、信号線間の距離の増大を招くことなく、プリチャージ動作の高速化を図ることができる。
【００５７】
また、本発明によれば、前記したように、メモリセルアレイのビット線間の増大による記憶装置の寸法の増大を招くことなく、プリチャージ動作の高速化を図ることができることから、半導体記憶装置の大型化を招くことなくその動作速度を高めることができる。
【図面の簡単な説明】
【００５８】
【図１】本発明に係るプリチャージ回路の具体例１のレイアウトを部分的に示す平面図である。
【図２】本発明に係るプリチャージ回路が設けられる半導体記憶装置の一部を示す電気回路図である。
【図３】本発明に係るプリチャージ回路の具体例２のレイアウトを部分的に示す平面図である。
【図４】具体例２の部分的な電気回路図である。
【符号の説明】
【００５９】
１０  プリチャージ回路
１１  半導体記憶装置
１２  メモリキャパシタ
１３  セレクトトランジスタ
１４  メモリセル
１５（１５ａおよび１５ｂ）  信号線（ビット線）
１６  ワード線
１７  メモリセルアレイ
１８  センサアンプ
１９  プリチャージ電源
２０（２０ａおよび２０ｂ）  スイッチング素子（第１および第２のＭＯＳトランジスタ）
２１  短絡スイッチング素子（第３のＭＯＳトランジスタ２１）
２３  半導体基板
２４（２４ａ、２４ｂ、２４ｃ）  不純物領域
２９、３０、３２  ゲート電極
３１  素子分離スイッチング素子（第４のＭＯＳトランジスタ）
【図１】
2005094022.tif 000003
【図２】
2005094022.tif 000004
【図３】
2005094022.tif 000005
【図４】
2005094022.tif 000006