(57)【要約】【課題】消去ストレスを低減した選択的データ消去を可能とした不揮発性半導体記憶装置及びこれを用いた電子装置を提供する。【解決手段】不揮発性半導体記憶装置は、互いに交差する複数ずつのワード線とビット線の各交差部に電気的書き換え可能な不揮発性メモリセルが配置されたセルアレイと、前記セルアレイのワード線を選択駆動するロウデコーダと、前記セルアレイのデータ読み出し及び書き込みを行うセンスアンプ回路と、データ書き込み及び消去のシーケンス制御を行うコントローラとを有し、前記コントローラにより制御されて前記セルアレイの少なくとも一つの選択ワード線に沿ったメモリセルのデータ消去を行うデータ消去サイクルにおいて、前記セルアレイ内の非選択ワード線のうち前記選択ワード線に隣接する隣接・非選択ワード線が第１の消去禁止電圧にプリチャージされ、残りの非選択ワード線が前記第１の消去禁止電圧と異なる第２の消去禁止電圧にプリチャージされる。【選択図】  図２
2005025824.tif 000002
【特許請求の範囲】
【請求項１】
互いに交差する複数ずつのワード線とビット線の各交差部に電気的書き換え可能な不揮発性メモリセルが配置されたセルアレイと、
前記セルアレイのワード線を選択駆動するロウデコーダと、
前記セルアレイのデータ読み出し及び書き込みを行うセンスアンプ回路と、
データ書き込み及び消去のシーケンス制御を行うコントローラとを有し、
前記コントローラにより制御されて前記セルアレイの少なくとも一つの選択ワード線に沿ったメモリセルのデータ消去を行うデータ消去サイクルにおいて、前記セルアレイ内の非選択ワード線のうち前記選択ワード線に隣接する隣接・非選択ワード線が第１の消去禁止電圧にプリチャージされ、残りの非選択ワード線が前記第１の消去禁止電圧と異なる第２の消去禁止電圧にプリチャージされることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記データ消去サイクルは、
前記隣接・非選択ワード線を第１の消去禁止電圧にプリチャージする第１のプリチャージ期間と、
第１のプリチャージ期間の後、前記隣接・非選択ワード線を第１の消去禁止電圧に保持した状態で、残りの非選択ワード線を第１の消去禁止電圧より低い第２の消去禁止電圧にプリチャージする第２のプリチャージ期間と、
第２のプリチャージ期間の後、前記選択ワード線に消去許可電圧を印加し且つ、前記セルアレイが形成された半導体ウェルに消去電圧を印加して、前記選択ワード線に沿ったメモリセルのデータ消去を行う消去期間とを有することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記セルアレイは、マトリクス配列された複数のＮＡＮＤセルユニットを有し、各ＮＡＮＤセルユニットはそれぞれ異なるワード線により駆動される複数個のメモリセルが直列接続されたセルストリングと、このセルストリングの一端をビット線に接続するための、前記ワード線と並行する第１の選択ゲート線により駆動される第１の選択ゲートトランジスタと、前記セルストリングの他端をソース線に接続するための、前記ワード線と並行する第２の選択ゲート線により駆動される第２の選択ゲートトランジスタとを有することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記セルアレイは、ワード線方向に並ぶ複数のＮＡＮＤセルユニットの集合である少なくとも一つのブロックを有し、前記ブロックはビット線方向に少なくとも二つのサブブロックに分けられて、サブブロック単位でデータ消去が行われることを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記データ消去サイクルは、
非選択サブブロックの中の選択サブブロックに隣接する隣接・非選択ワード線を第１の消去禁止電圧にプリチャージする第１のプリチャージ期間と、
第１のプリチャージ期間の後、前記隣接・非選択ワード線を第１の消去禁止電圧に保持した状態で、残りの非選択ワード線を第１の消去禁止電圧より低い第２の消去禁止電圧にプリチャージする第２のプリチャージ期間と、
第２のプリチャージ期間の後、前記選択サブブロックのワード線に消去許可電圧を印加し且つ、前記セルアレイが形成された半導体ウェルに消去電圧を印加して、前記選択サブブロック内のメモリセルのデータ消去を行う消去期間とを有することを特徴とする請求項４記載の不揮発性半導体記憶装置。
【請求項６】
前記ロウデコーダは、
ブロック内の各ワード線に必要な駆動電圧を出力するための複数のワード線ドライバを備えたワード線駆動回路と、
前記各ワード線ドライバが出力する駆動電圧をワード線に転送するための複数の転送トランジスタを配列した転送トランジスタアレイとを有することを特徴とする請求項５記載の不揮発性半導体記憶装置。
【請求項７】
前記複数のワード線ドライバはそれぞれ、選択されたワード線に前記消去許可電圧を与え、非選択ワード線に前記第２の消去禁止電圧を与えるための出力回路を備え、
前記複数のワード線ドライバのうち、各サブブロックの境界に位置するワード線対応のワード線ドライバは、前記出力回路に加えて、サブブロック選択信号とタイミング信号に基づいて対応するワード線に前記第１の消去禁止電圧を転送するための転送ゲートを有することを特徴とする請求項６記載の不揮発性半導体記憶装置。
【請求項８】
前記データ消去サイクルは、前記消去期間の後、前記選択サブブロックのワード線にベリファイ判定電圧、前記非選択サブブロックのワード線にセルデータによらずメモリセルをオンさせるパス電圧を印加し、ソース線からビット線に向かって流れるセル電流を検出するベリファイ読み出し期間を有することを特徴とする請求項５記載の不揮発性半導体記憶装置。
【請求項９】
マトリクス配列された複数のＮＡＮＤセルユニットを有し、各ＮＡＮＤセルユニットはそれぞれ異なるワード線により駆動される複数の電気的書き換え可能な不揮発性メモリセルが直列接続されたセルストリングと、このセルストリングの一端をビット線に接続するための、前記ワード線と並行する第１の選択ゲート線により駆動される第１の選択ゲートトランジスタと、前記セルストリングの他端をソース線に接続するための、前記ワード線と並行する第２の選択ゲート線により駆動される第２の選択ゲートトランジスタとを有するセルアレイと、
前記セルアレイのワード線を選択駆動すると共に、前記セルアレイの少なくとも一つの選択ワード線に沿ったメモリセルのデータ消去を行うデータ消去サイクルにおいて、前記セルアレイ内の非選択ワード線のうち前記選択ワード線に隣接する隣接・非選択ワード線に第１の消去禁止電圧をプリチャージし、残りの非選択ワード線に前記第１の消去禁止電圧と異なる第２の消去禁止電圧をプリチャージするロウデコーダと、
前記セルアレイのデータ読み出し及び書き込みを行うセンスアンプ回路と、
前記セルアレイのデータ書き込み及び消去のシーケンス制御を行うコントローラと、を有することを特徴とする不揮発性半導体記憶装置。
【請求項１０】
前記セルアレイは、ワード線方向に並ぶ複数のＮＡＮＤセルユニットの集合である少なくとも一つのブロックを有し、前記ブロックはビット線方向に少なくとも二つのサブブロックに分けられて、サブブロック単位でデータ消去が行われることを特徴とする請求項９記載の不揮発性半導体記憶装置。
【請求項１１】
前記コントローラにより制御されるデータ消去サイクルは、
前記隣接・非選択ワード線を第１の消去禁止電圧にプリチャージする第１のプリチャージ期間と、
第１のプリチャージ期間の後、前記隣接・非選択ワード線を第１の消去禁止電圧に保持した状態で、残りの非選択ワード線を第１の消去禁止電圧より低い第２の消去禁止電圧にプリチャージする第２のプリチャージ期間と、
第２のプリチャージ期間の後、前記選択ワード線に消去許可電圧を印加し且つ、前記セルアレイが形成された半導体ウェルに消去電圧を印加して、前記選択ワード線に沿ったメモリセルのデータ消去を行う消去期間とを有することを特徴とする請求項９記載の不揮発性半導体記憶装置。
【請求項１２】
前記コントローラにより制御されるデータ消去サイクルは、前記消去期間の後、前記選択サブブロックのワード線にベリファイ判定電圧、前記非選択サブブロックのワード線にセルデータによらずメモリセルをオンさせるパス電圧を印加し、ソース線からビット線に向かって流れるセル電流を検出するベリファイ読み出し期間を有することを特徴とする請求項１１記載の不揮発性半導体記憶装置。
【請求項１３】
前記ロウデコーダは、
前記ブロック内の各ワード線に必要な駆動電圧を出力するための複数のワード線ドライバを備えたワード線駆動回路と、
前記各ワード線ドライバが出力する駆動電圧をワード線に転送するための複数の転送トランジスタを配列した転送トランジスタアレイとを有することを特徴とする請求項１０記載の不揮発性半導体記憶装置。
【請求項１４】
前記複数のワード線ドライバはそれぞれ、選択されたワード線に前記消去許可電圧を与え、非選択ワード線に前記第２の消去禁止電圧を与えるための出力回路を備え、
前記複数のワード線ドライバのうち、各サブブロックの境界に位置するワード線対応のワード線ドライバは、前記出力回路に加えて、サブブロック選択信号とタイミング信号に基づいて対応するワード線に前記第１の消去禁止電圧を転送するための転送ゲートを有することを特徴とする請求項１３記載の不揮発性半導体記憶装置。
【請求項１５】
請求項１乃至１４のいずれかに記載の不揮発性半導体記憶装置が搭載された電子カード。
【請求項１６】
カードインタフェースと、
前記カードインタフェースに接続されたカードスロットと、
前記カードスロットに電気的に接続可能な請求項１５記載の前記電子カードと、を有する電子装置。
【請求項１７】
前記電子装置は、ディジタルカメラである請求項１６記載の電子装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電気的書き換え可能な不揮発性半導体記憶装置とこれを用いた電子装置に関する。
【０００２】
【従来の技術】
現在知られているＥＥＰＲＯＭの多くは、浮遊ゲートに電荷を蓄積するタイプのメモリセルを用いている。その１つであるＮＡＮＤ型フラッシュメモリのセルアレイは、複数のメモリセルを直列接続したＭＡＮＤセルユニットを配列して構成される。ＮＡＮＤセルユニット内のメモリセルは、隣接するもの同士でソース，ドレイン拡散層を共有する。従って、ＮＡＮＤ型フラッシュメモリの大容量化のためには、ＮＡＮＤセルユニット内のメモリセル数を増やすことが有効である。これによって、ワード線を共有する複数のＮＡＮＤセルユニットからなるブロックの容量が増加する。ブロックは通常データ一括消去の単位となるから、ブロック容量増加により、ＮＡＮＤ型フラッシュメモリのデータ消去単位が大きくなる。
【０００３】
ＮＡＮＤ型フラッシュメモリのブロック内に、容量の小さいデータしか書き込まれないとすると、ブロックの残りが無駄な領域になってしまう。そこで実際には、ブロックが更にいくつかの領域に分割されてデータが管理されることがある。しかし、ブロック単位でデータ消去を行う方式では、データ書き換えに無駄な時間がかかってしまう。具体的に例えば、ブロック内にデータＡの領域とデータＢの領域が設定されたとする。データＢをデータＣに書き換えるためには、少なくとも一回のブロック消去動作と、データＡとデータＣの書込みが必要となる。すなわち、データＣを書き込むために、ブロック全体を一旦消去する結果、データＡの書込み動作が必要となり、これが処理時間のオーバーヘッドとなる。
【０００４】
この様なデータ書き換え動作のオーバーヘッドを解消するためには、ブロックのデータ消去動作をワード線単位（即ちページ単位）で選択的に行う方式が有効である。ブロック内の選択的なデータ消去は、非選択領域のワード線をフローティングとし、選択された領域のワード線に０Ｖを与え、セルアレイが形成されたｐ型ウェルに消去電圧を与えることにより可能である。これにより、選択領域のメモリセルでは、浮遊ゲートとチャネル間でＦＮトンネリングによる電荷放電が起こり、しきい値の低い消去状態（データ“１”状態）が得られる。非選択領域では、ワード線（制御ゲート）がフローティングであるから、ｐ型ウェルに印加される消去電圧の上昇に伴って、容量カップリングによりワード線が電圧上昇して、消去禁止状態となる。これにより、ブロック内においてデータ書き換えの必要のある領域のみデータの書き換えが可能になる（例えば、特許文献１，２参照）。
【０００５】
しかし、この選択消去方式では、非選択領域内のセルの消去禁止状態が一様ではなく、選択領域に隣接するページのセルには大きな消去ストレスがかかるという問題がある。この点を具体的に図９及び図１０を用いて説明する。図９及び図１０は、選択的データ消去を行う場合のＮＡＮＤセルユニット内の電圧関係を示している。ワード線ＷＬ０−３の範囲が選択ページであり、ワード線ＷＬ４−７の範囲が非選択ページである。図９は、ｐ型ウェルに消去電圧Ｖｅｒａ（＝２０Ｖ）を印加する直前の状態であり、選択ワード線ＷＬ０−３は０Ｖに、非選択ワード線ＷＬ４−７は、Ｖｄｄ−Ｖｔｎ（Ｖｔｎは、ワード線駆動電圧を転送する転送トランジスタのしきい値電圧）まで充電されてフローティング状態となる。
【０００６】
この状態から、ｐ型ウェルに消去電圧Ｖｅｒａを印加すると、図１０の電圧関係となる。非選択領域のうち、選択ワード線に隣接するワード線ＷＬ４は、消去電圧Ｖｅｒａの印加によって、Ｖｄｄ−Ｖｔｎ＋βＶｅｒａ（β：カップリング係数）というフローティング状態の電圧になる。その他の非選択ワード線ＷＬ５−７は、Ｖｄｄ−Ｖｔｎ＋αＶｅｒａ（α：カップリング係数）というフローティング状態の電圧になる。カップリング係数α，βは、β＜αなる関係を持つ。その理由を、図１１を用いて説明する。
【０００７】
図１１に示すように、ワード線ＷＬｉのメモリセルに着目したとき、カップリング係数は、制御ゲートと浮遊ゲートがもつカップリング容量Ｃ１〜Ｃ４とそれぞれの電位で決まる。非選択ワード線ＷＬ４−７のうち、ワード線ＷＬ４は、隣に０Ｖが印加される選択ワード線ＷＬ３がある。このために、他の非選択ワード線ＷＬ５−７よりもカップリングによる電位上昇が抑えられる結果、β＜αなる関係が得られる。言い換えれば、非選択ワード線の内、選択ワード線に隣接する一つが十分に高い電圧に昇圧されない。そのためそのワード線に沿ったメモリセルではｐ型ウェルと制御ゲートとの間の電圧が大きくなり、大きな消去ストレスがかかる。
【０００８】
図１１において、微細化により、一本のワード線がもつ容量のうち、隣接ワード線とのカップリング容量Ｃ１が占める割合は増加傾向にある。このため上記のようなワード線単位の消去動作を行うと、選択ワード線に隣接する非選択ワード線に接続されたメモリセルへの消去ストレスが大きくなる傾向にある。結果として、ワード線単位の消去動作の回数の制限が厳しくなったり、あるいは、実施できなくなる可能性がある。
【０００９】
【特許文献１】
特開平１０−３０２４８８公報
【特許文献２】
米国特許第６１０７６５８明細書
【００１０】
【発明が解決しようとする課題】
以上のように、ＮＡＮＤ型フラッシュメモリにおいて、ブロック内の選択的データ消去を行うと、非選択領域内の選択領域に隣接するワード線に沿ったセルに大きな消去ストレスがかかるという問題がある。
この発明は、消去ストレスを低減した選択的データ消去を可能とした不揮発性半導体記憶装置とこれを用いた電子装置を提供することを目的としている。
【００１１】
【課題を解決するための手段】
この発明に係る不揮発性半導体記憶装置は、互いに交差する複数ずつのワード線とビット線の各交差部に電気的書き換え可能な不揮発性メモリセルが配置されたセルアレイと、前記セルアレイのワード線を選択駆動するロウデコーダと、前記セルアレイのデータ読み出し及び書き込みを行うセンスアンプ回路と、データ書き込み及び消去のシーケンス制御を行うコントローラとを有し、前記コントローラにより制御されて前記セルアレイの少なくとも一つの選択ワード線に沿ったメモリセルのデータ消去を行うデータ消去サイクルにおいて、前記セルアレイ内の非選択ワード線のうち前記選択ワード線に隣接する隣接・非選択ワード線が第１の消去禁止電圧にプリチャージされ、残りの非選択ワード線が前記第１の消去禁止電圧と異なる第２の消去禁止電圧にプリチャージされる。
【００１２】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１は一実施の形態によるＮＡＮＤ型フラッシュメモリの機能ブロック構成を示している。セルアレイ１は、複数の浮遊ゲート型メモリセルＭＣをマトリクス配列して構成される。ロウデコーダ（ワード線駆動回路を含む）２は、セルアレイ１のワード線及び選択ゲート線を駆動する。センスアンプ回路３は、１ページ分のセンスアンプとデータ保持回路を備えて、セルアレイ１のページ単位のデータ書き込み及び読み出しを行うページバッファを構成する。
【００１３】
センスアンプ回路３の１ページ分の読み出しデータは、カラムデコーダ（カラムゲート）４により選択されて、Ｉ／Ｏバッファ５を介して外部Ｉ／Ｏ端子に出力される。Ｉ／Ｏ端子から供給される書き込みデータは、カラムデコーダ４により選択されてセンスアンプ回路３にロードされる。センスアンプ回路３には１ページ分の書き込みデータがロードされ、これは書き込みサイクルが終了するまで保持される。アドレス信号はＩ／Ｏバッファ５を介して入力され、アドレス保持回路６を介してロウデコーダ２及びカラムデコーダ３に転送される。
【００１４】
コントローラ７は、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号に基づいて、データ読み出し、書き込み及び消去のタイミング制御のための各種内部タイミング信号を出力する。更にこれらの内部タイミング信号に基づいて、コントローラ７は、データ書き込み及び消去のシーケンス制御、データ読み出しの動作制御を行う。高電圧発生回路８は、コントローラ７により制御されて、データ書き込みや消去に用いられる種々の高電圧Ｖｐｐを発生する。
【００１５】
図２は、セルアレイ１とロウデコーダ２の詳細な構成を示している。セルアレイ１は、複数個（図の例では８個）の浮遊ゲート型メモリセルＭＣ０−ＭＣ７を持つＮＡＮＤセルユニットＮＵを配列して構成される。具体的にＮＡＮＤセルユニットＮＵは、複数のメモリセルＭＣ０−ＭＣ７が直列接続されたセルストリングと、その一端側セルのドレインとビット線ＢＬとの間に配置された選択ゲートトランジスタＳＧ１と、他端側セルのソースとソース線ＣＥＬＳＲＣとの間に配置された選択ゲートトランジスタＳＧ２を有する。
【００１６】
各メモリセルＭＣ０−ＭＣ７の制御ゲートは、ワード線ＷＬ０−ＷＬ７に接続され、選択ゲートトランジスタＳＧ１，ＳＧ２のゲートは、ワード線ＷＬ０−ＷＬ７と並行する選択ゲート線ＳＧＤ，ＳＧＳに接続される。一本のワード線に沿った複数のメモリセルの集合が１ページとなる。ワード線方向に並ぶ複数のＮＡＮＤセルユニットの集合が１ブロックとなる。図２のセルアレイは、ビット線方向に複数のブロックＢＬＫ０〜ＢＬＫｉを有する。また図２では、１ブロックがビット線方向に二つの領域（以下、サブブロックという）Ｇ０，Ｇ１に分けられ、これらがデータ消去単位となる場合を示している。サブブロックＧ０，Ｇ１はそれぞれ、ワード線ＷＬ０−３，ＷＬ４−７の範囲のメモリセル集合である。
【００１７】
ロウデコーダ２は、全ブロックに共通に用いられるワード線駆動回路（ＷＬ−ＤＲＶ）２７、ビット線側選択ゲート線を駆動する選択ゲート線駆動回路（ＳＧＤ−ＤＲＶ）２５及び、ソース線側選択ゲート線を駆動する選択ゲート線駆動回路（ＳＧＳ−ＤＲＶ）２６を有する。これらの駆動回路２５−２７の出力駆動電圧をそれぞれ選択されたブロックのワード線ＷＬ０−７及び選択ゲート線ＳＧＤ，ＳＧＳに転送するために、各ブロック毎に、ブロックデコーダ２３と、これにより選択されてオン駆動されるＭＮＯＳトランジスタからなる転送トランジスタアレイ２１を有する。
【００１８】
選択ブロックの転送トランジスタアレイ２１のゲートには、転送トランジスタドライバ（ＶＲＤＥＣ−ＤＲＶ）２４が出力する高電圧ＶＲＤＥＣがレベルシフタ２２によりレベル変換されて供給される。転送トランジスタアレイ２１、ブロックデコーダ２３及びレベルシフタ２２は、各ブロック毎に設けられるため、図２においてはこれらを、ブロックを示す破線の範囲内に示している。
【００１９】
ワード線駆動回路２７は、１ブロック内のワード線数分のドライバＷＬ−ＤＲＶ０〜ＷＬ−ＤＲＶ７を有する。これらの各ドライバの出力端子ＣＧ０〜ＣＧ７に得られる駆動電圧が、選択されたブロックのワード線ＷＬ０〜ＷＬ７に転送トランジスタアレイ２１を介して供給される。ワード線駆動回路２７には、サブブロックアドレスＲＧＡに基づいてブロック内のサブブロックＧ０，Ｇ１を選択するための選択信号Ｓ０，Ｓ１を出力するサブブロックデコーダ２８が設けられている。
【００２０】
ワード線駆動回路２７のうち、サブブロックＧ０内のサブブロックＧ１に隣接するワード線ＷＬ３と、サブブロックＧ１内のサブブロックＧ０に隣接するワード線ＷＬ４を駆動するためのドライバＷＬ−ＤＲＶ３，ＷＬ−ＤＲＶ４は、他と異なる構成を有する。これは、サブブロック単位のデータ消去を行うとき、ワード線ＷＬ３，ＷＬ４は、これら以外のワード線とは異なり、選択サブブロック（即ち選択ワード線）に隣接する非選択ワード線となり得るからである。以下では、サブブロック単位のデータ消去モードにおいて、選択ワード線に隣接する非選択ワード線を、“隣接・非選択ワード線”という。
【００２１】
ドライバＷＬ−ＤＲＶ３，ＷＬ−ＤＲＶ４は、タイミング信号Ｅｅｒａとサブブロック選択信号Ｓ０，Ｓ１に基づいて、選択ワード線での消去動作に先立って、隣接・非選択ワード線に対して残りの非選択ワード線とは異なるプリチャージ電圧Ｖｅｒａｐｒｅを出力できるように構成されている。このプリチャージ電圧Ｖｅｒａｐｒｅは、図１に示す高電圧発生回路８から出力される高電圧の一つである。転送トランジスタドライバ２４にも、高電圧発生回路８から出力される高電圧の一つであるプリチャージ電圧Ｖｅｒａｐｒｅ＋Ｖｔｎが与えられる。
【００２２】
図３はワード線駆動回路２７のより具体的な構成を示している。各ドライバＷＬ−ＤＲＶ０〜７は、同様の構成の出力回路３１を持つ。出力回路３１は、プルアップ用ＰＭＯＳトランジスタＭＰ１とプルダウン用ＮＭＯＳトランジスタＭＮ１を有する。ＰＭＯＳトランジスタＭＰ１と出力端子の間には、電圧制限用のＤタイプＮＭＯＳトランジスタＭＮ２が挿入されている。出力回路３１を選択駆動するＡＮＤゲート３２は、ブロックＢＬＫのサブブロックＧ０側対応のドライバＷＬ−ＤＲＶ０〜３では、選択信号Ｓ０とタイミング信号ＶｄｄＶの論理により出力回路３１を駆動し、サブブロックＧ１側対応のドライバＷＬ−ＤＲＶ４〜７では、選択信号Ｓ１と電圧ＶｄｄＶの論理により出力回路３１を駆動するようになっている。
【００２３】
各ワード線ドライバの出力回路３１は、端子ＣＧに、選択的に電源電圧Ｖｄｄ又は接地電位Ｖｓｓ（＝０Ｖ）を出力する。出力接地電位Ｖｓｓは選択されたサブブロックのワード線に消去許可電圧として与えられる。出力電源電圧Ｖｄｄは、非選択サブブロックのワード線に消去禁止電圧Ｖｄｄ−Ｖｔｎを与えるために用いられる。
【００２４】
サブブロックＧ０，Ｇ１の境界に位置するワード線ＷＬ３，ＷＬ４を駆動するためのドライバＷＬ−ＤＲＶ３，４には、出力回路３１に加えて、隣接・非選択ワード線を、残りの非選択ワード線とは異なる消去禁止電圧に設定するための回路が付加されている。具体的に、プリチャージ電圧（消去禁止電圧）Ｖｅｒａｐｒｅを端子ＣＧ３，ＣＧ４に転送するためのＮＭＯＳトランジスタＭＮ３からなる転送ゲート３６と、これを選択的に駆動するためのＡＮＤゲート３３及びレベルシフタ３４を有する。隣接・非選択ワード線にプリチャージされる消去禁止電圧Ｖｅｒａｐｒｅは、残りの非選択ワード線にプリチャージされる消去禁止電圧Ｖｄｄ−Ｖｔｎより高い。
【００２５】
サブブロックＧ０側の境界ワード線用ドライバＷＬ−ＤＲＶ３では、ＡＮＤゲート３３の出力ＧＡ０は、選択信号Ｓ１とプリチャージタイミング信号Ｅｐｒｅの論理積により転送トランジスタＭＮ３を駆動する。サブブロックＧ１側の境界ワード線用ドライバＷＬ−ＤＲＶ４では、ＡＮＤゲート３３の出力ＧＡ１は、選択信号Ｓ０とタイミング信号Ｅｐｒｅの論理により転送トランジスタＭＮ３を駆動する。
また、出力ＧＡ０及びＧＡ１は、プルダウン用ＮＭＯＳトランジスタＭＮ１を駆動するＮＯＲゲート３５に入力される。
【００２６】
なお、図２及び図３では、ワード線駆動回路２７は、データ消去に関係する部分のみ示している。データ書き込み動作では、選択ワード線には昇圧された書き込み電圧Ｖｐｇｍを印加し、非選択ワード線には書き込み電圧より低い中間電圧Ｖｐａｓｓを印加する。データ読み出し動作では、選択ワード線に０Ｖ（通常読み出し時）或いはベリファイ電圧（ベリファイ読み出し時）を印加し、非選択ワード線にはデータによらずセルをオンさせるパス電圧Ｖｒｅａｄを印加する。従って図では省略したが、ワード線駆動回路２７の各端子ＣＧ０−ＣＧ７には、これらの各動作モードに応じたワード線駆動電圧を発生するためのドライバが必要になる。
【００２７】
次に、図４のタイミング図を参照してデータ消去動作を説明する。図４では、セルアレイ１のある選択ブロック内のサブブロックＧ０（ワード線ＷＬ０〜３の範囲）のデータ消去を行う場合について、コントローラ７により制御される複数の消去サイクルのうちの１サイクルを示している。このとき、非選択サブブロックＧ１のワード線ＷＬ４−７のうち、ワード線ＷＬ４が選択ワード線ＷＬ３に隣接するため、“隣接・非選択ワード線”である。サブブロックＧ０は、選択アドレスＲＧＡ＝“０”により選択される。このとき、ワード線駆動回路２７に入るサブブロック選択信号は、Ｓ０＝“１”，Ｓ１＝“０”となる。選択アドレスが確定した後、時刻Ｅ０で、活性化信号ＲＤＥＣが“Ｈ”となり、ブロックデコーダ２３が活性化される。同時にタイミング信号Ｅｐｒｅが“Ｈ”になり、高電圧発生回路からはプリチャージ電圧Ｖｅｒａｐｒｅ，Ｖｅｒａｐｒｅ＋Ｖｔｎ（Ｖｔｎは、転送トランジスタアレイ２１のトランジスタしきい値）が出力される。
【００２８】
時刻Ｅ０〜Ｅ１が、第１のワード線プリチャージ期間である。選択信号Ｓ０＝“１”（＝“Ｈ”）とタイミング信号Ｅｐｒｅ＝“Ｈ”とにより、ドライバＷＬ−ＤＲＶ４において、ＡＮＤゲート３３の出力がＧＡ１＝“Ｈ”、従ってレベルシフタ３４が“Ｈ”出力状態となる。レベルシフタ３４の“Ｈ”出力は、Ｖｅｒａｐｒｅ＋Ｖｔｎ以上であり、これによりドライバＷＬ−ＤＲＶ４では転送トランジスタＭＮ３がオン駆動されて、出力端子ＣＧ４には、プリチャージ電圧Ｖｅｒａｐｒｅが出力される。
【００２９】
このとき、ドライバＷＬ−ＤＲＶ３では、ＡＮＤゲート３３の出力がＧＡ０＝“Ｌ”、従ってレベルシフタ３４が“Ｌ”出力状態であり、またＡＮＤゲート３２の出力が“Ｌ”であって、端子ＣＧ３は０Ｖである。残りのドライバＷＬ−ＤＲＶ０〜３，ＷＬ−ＤＲＶ５〜７においても、この期間ＡＮＤゲート３２の出力が“Ｌ”であり、出力端子ＣＧ０〜３，ＣＧ５〜７は０Ｖである。
【００３０】
選択ブロックについては、ブロックデコーダ２３の出力が“Ｈ”であり、これによりレベルシフタ２２がオンして、転送トランジスタアレイ２１のゲートＴＧに、Ｖｅｒａｐｒｅ＋Ｖｔｎ以上の電圧が与えられる。従って、ワード線駆動回路２７の出力端子ＣＧ４に出力されたプリチャージ電圧Ｖｅｒａｐｒｅは、転送トランジスタアレイ２１で電圧降下することなく、隣接・非選択ワード線ＷＬ４に転送される。残りのワード線は全て０Ｖである。
【００３１】
この第１のワード線プリチャージ期間の選択ブロック内のあるＮＡＮＤセルユニットについて電圧関係を示すと、図５のようになる。ここでは、プリチャージ電圧Ｖｅｒａｐｒｅ＝５Ｖとして、非選択サブブロック内の隣接・非選択ワード線ＷＬ４のみが５Ｖにプリチャージされることを示している。
【００３２】
次に、時刻Ｅ１で転送トランジスタドライバ２４の出力ＶＲＤＥＣがＶｄｄになり、選択ブロックの転送トランジスタアレイ２１のゲートＴＧもＶＲＤＥＣと共にＶｄｄまで放電される。時刻Ｅ２において活性化信号ＲＤＥＣが”Ｌ”になり、全部のブロックデコーダ２３が非選択状態となる。したがって、ワード線ＷＬ４に転送された電圧は以後、フローティング状態で保持される。
【００３３】
時刻Ｅ３に、タイミング信号Ｅｐｒｅが“Ｌ”になる。これにより、ドライバＷＬ−ＤＲＶ４ではレベルシフタ３４が“Ｌ”出力状態となり、端子ＣＧ４はＶｅｒａｐｒｅから０Ｖに切り替わる。
時刻Ｅ４でタイミング信号ＶｄｄＶが”Ｈ”になると、選択サブブロックＧ０側のドライバＷＬ−ＤＲＶ０〜３では、ＡＮＤゲート３２の出力が“Ｌ”であり、端子ＣＧ０〜３には０Ｖが出力される。サブブロックＧ１側のドライバＷＬ−ＤＲＶ４〜７では、ＡＮＤゲート３２の出力が“Ｈ”となり、端子ＣＧ４〜７にはＶｄｄが出力される。
【００３４】
その後、時刻Ｅ５で再び活性化信号ＲＤＥＣが“Ｈ”になり、第２のワード線プリチャージ期間に入る。即ち、ブロックデコーダ２３が選択状態になり、選択ブロックの転送トランジスタアレイ２１のゲートＴＧにＶｄｄが印加される。このとき端子ＣＧ４はＶｄｄであり、これにつながるワード線ＷＬ４はＶｅｒａｐｒｅにプリチャージされているため、対応する転送トランジスタはオフ状態のままであり、ワード線ＷＬ４はＶｅｒａｐｒｅに保持される。非選択サブブロックＧ１の残りの非選択ワード線ＷＬ５〜７は、端子ＣＧ５〜ＣＧ７の電圧Ｖｄｄにより、Ｖｄｄ−Ｖｔｎまで充電されてフローティング状態となる。実際にはワード線ＷＬ４のフローティング電圧は、隣接するワード線ＷＬ５の充電により、少し上昇する。
【００３５】
即ち、消去電圧Ｖｅｒａの印加直前において、図６に示すように、非選択サブブロックＧ１のうち、隣接・非選択ワード線ＷＬ４は、Ｖｅｒａｐｒｅのフローティング状態に、残りの非選択ワード線ＷＬ５−７は、Ｖｄｄ−Ｖｔｎのフローティング状態になる。言い換えれば、非選択ワード線ＷＬ４−７のうち、隣接・非選択ワード線ＷＬ４と他の非選択ワード線ＷＬ５−７とは、異なる消去禁止電圧ＶｅｒａｐｒｅとＶｄｄ−Ｖｔｎ（但し、Ｖｅｒａｐｒｅ＞Ｖｄｄ−Ｖｔ）に設定されたフローティング状態になる。選択ブロックＧ０のワード線ＷＬ０−ＷＬ３は全て０Ｖ（即ち次の消去動作での消去許可電圧）である。
【００３６】
時刻Ｅ６で消去電圧Ｖｅｒａが、セルアレイが形成されたｐ型ウェルに印加される。この消去動作時に状態を図７に示す。ワード線が０Ｖである選択ページ（選択サブブロックＧ０）では、ＦＮトンネリングにより浮遊ゲートからチャネルへの電荷放電が生じ、データが消去される。即ち選択ブロックＧ０の全てのメモリセルが“１”データになる。
【００３７】
非選択ページ（非選択サブブロックＧ１）においては、ワード線ＷＬ４〜７は、ｐ型ウェルからの容量カップリングにより電位が上昇する。このうち、隣接・非選択ワード線ＷＬ４は、Ｖｅｒａｐｒｅから電位上昇であり、残りの非選択ワード線ＷＬ５〜７は、Ｖｄｄ−Ｖｔｎからの電位上昇となる。隣接・非選択ワード線ＷＬ４は、カップリング係数βで電位が上昇し、他の非選択ワード線ＷＬ５〜７は異なるカップリング係数αで電位が上昇する。
【００３８】
前述のように、βＶｅｒａ＜αＶｅｒａであるが、この実施の形態においては、隣接・非選択ワード線ＷＬ４の初期電圧をプリチャージ動作で予め他より高くしている。したがって、Ｖｅｒａｐｒｅ＋βＶｅｒａ＝Ｖｄｄ−Ｖｔ＋αＶｅｒａを満たすように、プリチャージ電圧Ｖｅｒａｐｒｅを設定すれば、図７の消去時の非選択ページの全てのワード線ＷＬ４〜７を実質同じ消去禁止電圧とすることができる。以上により、隣接・非選択ワード線ＷＬ４につながるメモリセルに従来のような大きな消去ストレスがかかることは防止される。
【００３９】
一定の消去電圧印加後、時刻Ｅ７で消去電圧Ｖｅｒａを下げ、時刻Ｅ８でタイミング信号ＶｄｄＶを“Ｈ”に、最後に活性化信号ＲＤＥＣを“Ｌ”にして、消去動作が終了する。通常データ消去は、以上に説明した消去動作とその消去状態を確認するベリファイ読み出しを１サイクルとして、複数の消去サイクルが実行される。
【００４０】
図８は、消去後のベリファイ読み出し動作の電圧関係を示している。ここでは、ソース線ＣＥＬＳＲＣからビット線ＢＬにセル電流を流して、読み出しを行う例を示している。従ってソース線ＣＥＬＳＲＣにＶｄｄ、ソース線側選択ゲート線ＳＧＳ及び非選択領域のワード線ＷＬ４〜７にパス電圧Ｖｒｅａｄが与えられ、選択領域のワード線ＷＬ０〜３にはベリファイ判定電圧である０Ｖが与えられる。選択領域のメモリセルが全て消去されて、しきい値が負になっていれば、図に破線で示すようにセル電流Ｉｃｅｌｌが流れる。このセル電流によりビット線を充電すると、ビット線には、着目セルの負のしきい値の絶対値相当の電圧が現れる。このビット線電圧をセンスアップで検出してデータ消去を確認することができる。
【００４１】
以上のようにこの実施の形態のＮＡＮＤ型フラッシュメモリにおいては、サブブロック単位の消去動作に際して、非選択サブブロック内の選択サブブロックに隣接する隣接・非選択ワード線に選択的にプリチャージを行うことによって、そのワード線につながるメモリセルでの消去ストレスを緩和することができる。これによって、微細化が進みワード線間のカップリングの影響が大きくなっても、ストレスの小さいサブブロック単位の消去動作が可能になる。
【００４２】
なお実施の形態では、一つのブロックがビット線方向に二つのサブブロックに分けられているが、３つ或いはそれ以上のサブブロックに分けて、同様に各サブブロック単位でのデータ消去を可能とすることができる。またサブブロックの大きさは、１ページであってもよい。
また実施の形態では、ＮＡＮＤ型フラッシュメモリを説明したが、ＮＯＲ型、ＤＩＮＯＲ型等、他のフラッシュメモリにもこの発明を適用することが可能である。
【００４３】
次に、上記各実施の形態による不揮発性半導体記憶装置を搭載した電子カードと、その電子カードを用いた電子装置の実施の形態を説明する。
図１２は、この実施の形態による電子カードと、この電子カードを用いた電子装置の構成を示す。ここでは電子装置は、携帯電子機器の一例としてのディジタルスチルカメラ１０１を示す。電子カードは、ディジタルスチルカメラ１０１の記録媒体として用いられるメモリカード６１である。メモリカード６１は、先の各実施の形態で説明した不揮発性半導体装置が集積化され封止されたＩＣパッケージＰＫ１を有する。
【００４４】
ディジタルスチルカメラ１０１のケースには、カードスロット１０２と、このカードスロット１０２に接続された、図示しない回路基板が収納されている。メモリカード６１は、カードスロット１０２に取り外し可能に装着される。メモリカード６１は、カードスロット１０２に装着されると、回路基板上の電気回路に電気的に接続される。
電子カードが例えば、非接触型のＩＣカードである場合、カードスロット１０２に収納し、或いは近づけることによって、回路基板上の電気回路に無線信号により接続される。
【００４５】
図１３は、ディジタルスチルカメラの基本的な構成を示す。被写体からの光は、レンズ１０３により集光されて撮像装置１０４に入力される。撮像装置１０４は例えばＣＭＯＳイメージセンサであり、入力された光を光電変換し、アナログ信号を出力する。このアナログ信号は、アナログ増幅器（ＡＭＰ）により増幅された後、Ａ／Ｄコンバータによりディジタル変換される。変換された信号は、カメラ信号処理回路１０５に入力され、例えば自動露出制御（ＡＥ）、自動ホワイトバランス制御（ＡＷＢ）、及び色分離処理を行った後、輝度信号と色差信号に変換される。
【００４６】
画像をモニターする場合、カメラ信号処理回路１０５から出力された信号はビデオ信号処理回路１０６に入力され、ビデオ信号に変換される。ビデオ信号の方式としては、例えばＮＴＳＣ（Ｎａｔｉｏｎａｌ  Ｔｅｌｅｖｉｓｉｏｎ  Ｓｙｓｔｅｍ  Ｃｏｍｍｉｔｔｅｅ）を挙げることができる。ビデオ信号は、表示信号処理回路１０７を介して、ディジタルスチルカメラ１０１に取り付けられた表示部１０８に出力される。表示部１０８は例えば液晶モニターである。
【００４７】
ビデオ信号は、ビデオドライバ１０９を介してビデオ出力端子１１０に与えられる。ディジタルスチルカメラ１０１により撮像された画像は、ビデオ出力端子１１０を介して、例えばテレビジョン等の画像機器に出力することができる。これにより、撮像した画像を表示部１０８以外でも表示することができる。撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５は、マイクロコンピュータ１１１により制御される。
【００４８】
画像をキャプチャする場合、操作ボタン例えばシャッタボタン１１２を操作者が押す。これにより、マイクロコンピュータ１１１が、メモリコントローラ１１３を制御し、カメラ信号処理回路１０５から出力された信号がフレーム画像としてビデオメモリ１１４に書き込まれる。ビデオメモリ１１４に書き込まれたフレーム画像は、圧縮／伸張処理回路１１５により、所定の圧縮フォーマットに基づいて圧縮され、カードインタフェース１１６を介してカードスロット１０２に装着されているメモリカード６１に記録される。
【００４９】
記録した画像を再生する場合、メモリカード６１に記録されている画像を、カードインタフェース１１６を介して読み出し、圧縮／伸張処理回路１１５により伸張した後、ビデオメモリ１１４に書き込む。書き込まれた画像はビデオ信号処理回路１０６に入力され、画像をモニターする場合と同様に、表示部１０８や画像機器に映し出される。
【００５０】
なおこの構成では、回路基板１００上に、カードスロット１０２、撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５、ビデオ信号処理回路１０６、メモリコントローラ１１３、ビデオメモリ１１４、圧縮／伸張処理回路１１５、及びカードインタフェース１１６が実装される。
但しカードスロット１０２については、回路基板１００上に実装される必要はなく、コネクタケーブル等により回路基板１００に接続されるようにしてもよい。
【００５１】
回路基板１００上には更に、電源回路１１７が実装される。電源回路１１７は、外部電源、或いは電池からの電源の供給を受け、ディジタルスチルカメラの内部で使用する内部電源電圧を発生する。電源回路１１７として、ＤＣ−ＤＣコンバータを用いてもよい。内部電源電圧は、上述した各回路に供給される他、ストロボ１１８、表示部１０８にも供給される。
【００５２】
以上のようにこの実施の形態の電子カードは、ディジタルスチルカメラ等の携帯電子機器に用いることが可能である。更にこの電子カードは、携帯電子機器だけでなく、図１４Ａ−１４Ｊに示すような他の各種電子機器に適用することができる。即ち、図１４Ａに示すビデオカメラ、図１４Ｂに示すテレビジョン、図１４Ｃに示すオーディオ機器、図１４Ｄに示すゲーム機器、図１４Ｅに示す電子楽器、図１４Ｆに示す携帯電話、図１４Ｇに示すパーソナルコンピュータ、図１４Ｈに示すパーソナルディジタルアシスタント（ＰＤＡ）、図１４Ｉに示すヴォイスレコーダ、図１４Ｊに示すＰＣカード等に、上記電子カードを用いることができる。
【００５３】
【発明の効果】
以上述べたようにこの発明によれば、消去ストレスを低減した選択的データ消去を可能とした不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるフラッシュメモリの機能ブロック構成を示す図である。
【図２】同フラッシュメモリのセルアレイ及びロウデコーダの構成を示す図である。
【図３】ロウデコーダのワード線駆動回路の具体構成を示す図である。
【図４】同フラッシュメモリのデータ消去動作を説明するためのタイミング図である。
【図５】同フラッシュメモリのデータ消去サイクルにおける第１のワード線プリチャージ時のＮＡＮＤセルユニット内の電圧関係を示す図である。
【図６】同データ消去サイクルにおける第２のワード線プリチャージ時のＮＡＮＤセルユニット内の電圧関係を示す図である。
【図７】同データ消去サイクルにおけるデータ消去時のＮＡＮＤセルユニット内の電圧関係を示す図である。
【図８】同データ消去サイクルにおけるベリファイ時のＮＡＮＤセルユニット内の電圧関係を示す図である。
【図９】従来の選択消去の場合の消去電圧印加前のＮＡＮＤセルユニット内の電圧関係を示す図である。
【図１０】従来の選択消去の場合の消去電圧印加時のＮＡＮＤセルユニット内の電圧関係を示す図である。
【図１１】ＮＡＮＤセルユニット内のメモリセル間の容量結合を示す図である。
【図１２】ディジタルスチルカメラに適用した実施の形態を示す図である。
【図１３】同ディジタルスチルカメラの内部構成を示す図である。
【図１４Ａ】ビデオカメラに適用した実施の形態を示す図である。
【図１４Ｂ】テレビジョンに適用した実施の形態を示す図である。
【図１４Ｃ】オーディオ機器に適用した実施の形態を示す図である。
【図１４Ｄ】ゲーム機器に適用した実施の形態を示す図である。
【図１４Ｅ】電子楽器に適用した実施の形態を示す図である。
【図１４Ｆ】携帯電話に適用した実施の形態を示す図である。
【図１４Ｇ】パーソナルコンピュータに適用した実施の形態を示す図である。
【図１４Ｈ】パーソナルディジタルアシスタント（ＰＤＡ）に適用した実施の形態を示す図である。
【図１４Ｉ】ヴォイスレコーダに適用した実施の形態を示す図である。
【図１４Ｊ】ＰＣカードに適用した実施の形態を示す図である。
【符号の説明】
１…セルアレイ、２…ロウデコーダ、３…センスアンプ回路、４…カラムデコーダ、５…Ｉ／Ｏバッファ、６…アドレス保持回路、７…コントローラ、８…高電圧発生回路、２１…転送トランジスタアレイ、２２…レベルシフタ、２３…ブロックデコーダ、２４…転送ゲートドライバ、２５，２６…選択ゲート線ドライバ、２７…ワード線駆動回路、２８…サブブロックデコーダ、３１…出力回路、３６…転送ゲート、ＢＬＫ０−ＢＬＫｉ…ブロック、Ｇ０，Ｇ１…サブブロック。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１４Ｄ】
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【図１４Ｅ】
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【図１４Ｆ】
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【図１４Ｇ】
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【図１４Ｈ】
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【図１４Ｉ】
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【図１４Ｊ】
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