(57)【要約】【課題】  自己整列された電荷トラップ層を含む半導体メモリ素子及びその製造方法を提供する。【解決手段】  スペーサ状を有する導電性スペーサと半導体基板間に導電性スペーサの下側に自己整列する絶縁積層物を形成する半導体メモリ素子。前記導電性スペーサ間の溝に形成されたゲート電極と半導体基板間にはゲート酸化膜が介在される。本発明によれば、スペーサ状の導電性スペーサの下側にＯＮＯ膜及び半導体基板が順次に配置されており、自己整列された電荷トラップ層を含むＳＯＮＯＳ構造を形成しうる。この時、ＯＮＯ膜は、別途のフォトリソグラフィ工程なしに導電性スペーサによって自己整列的に形成されるので、フォトリソグラフィ工程時に誤整列によるＯＮＯ膜の長さの不均一性を解消しうる。また、前記ＯＮＯ膜は、一般的な半導体製造工程で広く使われるスペーサによって構築されるので、ＯＮＯ膜を形成し易く、かつＯＮＯ膜の長さを正確に調節しうる。【選択図】            図６
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介在して形成され、両側壁を有するゲート電極と、
前記ゲート電極の両側壁にスペーサ状に形成された一対の導電性スペーサと、
前記半導体基板と前記導電性スペーサ間に形成され、前記導電性スペーサの下側に自己整列された一対の電荷トラップ層を含む自己整列された電荷トラップ層と、を含む半導体メモリ素子。
【請求項２】
前記一対の電荷トラップ層のそれぞれの長さは同じであることを特徴とする請求項１に記載の自己整列された電荷トラップ層を含む半導体メモリ素子。
【請求項３】
前記一対の電荷トラップ層の長さは、前記導電性スペーサの底面の長さと同じであることを特徴とする請求項１に記載の自己整列された電荷トラップ層を含む半導体メモリ素子。
【請求項４】
前記電荷トラップ層は、窒化膜よりなることを特徴とする請求項１に記載の自己整列された電荷トラップ層を含む半導体メモリ素子。
【請求項５】
前記電荷トラップ層は、両側面に酸化膜をさらに形成してＯＮＯ膜を形成することを特徴とする請求項４に記載の自己整列された電荷トラップ層を含む半導体メモリ素子。
【請求項６】
前記導電性スペーサは、ポリシリコン膜であることを特徴とする請求項１に記載の自己整列された電荷トラップ層を含む半導体メモリ素子。
【請求項７】
前記ゲート電極は、
前記導電性スペーサ間の溝の下部に形成された第１ゲート電極と、
前記溝の上部に形成され、前記導電性スペーサと前記第１ゲート電極とを電気的に連結する第２ゲート電極と、よりなることを特徴とする請求項１に記載の自己整列された電荷トラップ層を含む半導体メモリ素子。
【請求項８】
前記第１ゲート電極は、前記介在されたゲート絶縁膜と平行な上面をなし、かつ前記溝の下部に形成されることを特徴とする請求項７に記載の自己整列された電荷トラップ層を含む半導体メモリ素子。
【請求項９】
前記第１ゲート電極は、前記溝の底面が露出されないように形成されたことを特徴とする請求項７に記載の自己整列された電荷トラップ層を含む半導体メモリ素子。
【請求項１０】
前記第１ゲート電極は、屈曲した上面を有することを特徴とする請求項７に記載の自己整列された電荷トラップ層を含む半導体メモリ素子。
【請求項１１】
前記導電性スペーサは、前記第１ゲート電極に対向して所定の距離ほど離隔されたことを特徴とする請求項７に記載の自己整列された電荷トラップ層を含む半導体メモリ素子。
【請求項１２】
前記第１ゲート電極及び第２ゲート電極は、ポリシリコン、Ａｌ、Ｗ、ＷＮｘ、Ｔａ、ＴａＮ、Ｒｕ、Ｔｉ、ＴｉＮ、Ｐｔ及びこれらの結合よりなることを特徴とする請求項７に記載の自己整列された電荷トラップ層を含む半導体メモリ素子。
【請求項１３】
半導体基板上に電荷トラップ層を含む絶縁積層物を形成する段階と、
前記絶縁積層物上に両側壁を有する媒介物質パターンを形成する段階と、
前記媒介物質パターンの両側壁に導電性スペーサを形成する段階と、
前記導電性スペーサ間に形成された前記媒介物質パターン及び少なくともその下部に形成された前記電荷トラップ層を除去して溝を形成する段階と、
前記溝内に、前記導電性スペーサと電気的に連結されたゲート電極を形成する段階と、
前記導電性スペーサをエッチングマスクとして、露出された前記絶縁積層物の一部をエッチングして前記導電性スペーサの下側に自己整列された電荷トラップ層パターンを形成する段階と、を含む自己整列された電荷トラップ層を含む半導体メモリ素子の製造方法。
【請求項１４】
前記絶縁積層物は、トンネル酸化膜／電荷トラップ層／電荷遮断層よりなることを特徴とする請求項１３に記載の自己整列された電荷トラップ層を含む半導体メモリ素子の製造方法。
【請求項１５】
前記媒介物質パターンを形成する段階は、
前記絶縁積層物上に絶縁膜を形成する段階と、
前記絶縁膜上に前記媒介物質パターンを限定するフォトレジストパターンを形成する段階と、
前記フォトレジストパターンをエッチングマスクとして、前記絶縁積層物が露出されるように前記絶縁膜を除去する段階と、を含むことを特徴とする請求項１３に記載の自己整列された電荷トラップ層を含む半導体メモリ素子の製造方法。
【請求項１６】
前記絶縁膜の厚さは、２０００ないし５０００Åであることを特徴とする請求項１５に記載の自己整列された電荷トラップ層を含む半導体メモリ素子の製造方法。
【請求項１７】
前記絶縁積層物及び絶縁膜は、エッチング選択比がそれぞれ異なることを特徴とする請求項１５に記載の自己整列された電荷トラップ層を含む半導体メモリ素子の製造方法。
【請求項１８】
前記媒介物質パターンを形成する段階以後に、
前記媒介物質パターンが形成された前記基板の全面にシリコン酸化膜を３０ないし８０Å厚さにさらに形成する段階を含むことを特徴とする請求項１５に記載の自己整列された電荷トラップ層を含む半導体メモリ素子の製造方法。
【請求項１９】
前記導電性スペーサを形成する段階は、
前記媒介物質パターンが形成された半導体基板の全面に導電性スペーサ物質層を蒸着する段階と、
前記導電性スペーサ物質層を異方性乾式エッチングすることによりスペーサ状の導電性スペーサを形成する段階と、を含むことを特徴とする請求項１３に記載の自己整列された電荷トラップ層を含む半導体メモリ素子の製造方法。
【請求項２０】
前記一対の導電性スペーサの底面それぞれの長さは同じであることを特徴とする請求項１３に記載の自己整列された電荷トラップ層を含む半導体メモリ素子の製造方法。
【請求項２１】
前記ゲート電極を形成する段階は、
前記媒介物質パターンが形成された半導体基板の全面に層間絶縁膜を形成する段階と、
前記媒介物質パターンを、湿式エッチングを利用して前記絶縁積層物が露出されるように除去する段階と、
前記露出された絶縁積層物を、湿式エッチングまたは乾式エッチングを利用して除去する段階と、
前記結果物が形成された半導体基板上にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜上にゲート電極物質層を蒸着して前記溝を満たす段階と、
前記ゲート電極物質層をエッチングして前記層間絶縁膜の上面を露出させる段階と、
前記ゲート電極物質層を一部エッチングして前記溝の下部に第１ゲート電極を形成する段階と、
前記ゲート絶縁膜を前記第１ゲート電極の上面と平行にエッチングする段階と、
前記溝の上部に、前記第１ゲート電極と前記導電性スペーサとを電気的に連結させる第２ゲート電極を形成する段階と、を含むことを特徴とする請求項１３に記載の自己整列された電荷トラップ層を含む半導体メモリ素子の製造方法。
【請求項２２】
前記媒介物質及び層間絶縁膜は、エッチング選択比がそれぞれ異なることを特徴とする請求項２１に記載の自己整列された電荷トラップ層を含む半導体メモリ素子の製造方法。
【請求項２３】
前記ゲート電極物質層及びゲート絶縁膜は、エッチング選択比がそれぞれ異なることを特徴とする請求項２１に記載の自己整列された電荷トラップ層を含む半導体メモリ素子の製造方法。
【請求項２４】
前記電荷トラップ層パターンを形成する段階は、
前記電荷トラップ層上の電荷遮断層を、前記導電性スペーサをエッチングマスクとして除去する段階と、
前記電荷トラップ層を、前記導電性スペーサをエッチングマスクとして除去する段階と、を含むことを特徴とする請求項１４に記載の自己整列された電荷トラップ層を含む半導体メモリ素子の製造方法。
【請求項２５】
半導体基板上にシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜を形成する段階と、
前記シリコン酸化膜上に両側壁を有する媒介物質パターンを形成する段階と、
前記媒介物質パターンの両側壁に導電性スペーサを形成する段階と、
前記導電性スペーサ間に形成された前記媒介物質パターン及びその下部に形成された前記積層膜を除去して溝を形成する段階と、
前記溝内に前記導電性スペーサと電気的に連結されたゲート電極を形成する段階と、
前記導電性スペーサをエッチングマスクとして、露出された前記シリコン窒化膜／シリコン酸化膜をエッチングして前記導電性スペーサの下側に自己整列された電荷トラップ層パターンを形成する段階と、
前記導電性スペーサの両側端の外側の半導体基板にソース及び／またはドレイン領域を形成する段階と、
前記半導体基板上に層間絶縁膜を形成する段階と、
前記ドレイン領域が露出されるように前記層間絶縁膜をエッチングする段階と、
前記露出されたドレイン領域とコンタクトされるように前記層間絶縁膜の上部にビットラインを形成する段階と、を含むことを特徴とする自己整列された電荷トラップ層を含む半導体メモリ素子の製造方法。
【請求項２６】
前記媒介物質パターンを形成する段階は、
前記シリコン酸化膜／シリコン窒化膜／シリコン酸化膜上にシリコン窒化膜を形成する段階と、
前記シリコン窒化膜上に前記媒介物質パターンを限定するフォトレジストパターンを形成する段階と、
前記フォトレジストパターンをエッチングマスクとして、前記シリコン酸化膜が露出されるように前記シリコン窒化膜を除去する段階と、を含むことを特徴とする請求項２５に記載の自己整列された電荷トラップ層を含む半導体メモリ素子の製造方法。
【請求項２７】
前記媒介物質パターンはシリコン窒化膜よりなることを特徴とする請求項２５に記載の自己整列された電荷トラップ層を含む半導体メモリ素子の製造方法。
【請求項２８】
前記シリコン窒化膜の厚さは、２０００ないし５０００Åであることを特徴とする請求項２７に記載の自己整列された電荷トラップ層を含む半導体メモリ素子の製造方法。
【請求項２９】
前記導電性スペーサを形成する段階は、
前記媒介物質パターンが形成された前記基板の全面に導電性スペーサ物質層を蒸着する段階と、
前記導電性スペーサ物質層を異方性乾式エッチングすることにより全面エッチングする段階と、を含むことを特徴とする請求項２５に記載の自己整列された電荷トラップ層を含む半導体メモリ素子の製造方法。
【請求項３０】
前記一対の導電性スペーサの底面それぞれの長さは同じであることを特徴とする請求項２５に記載の自己整列された電荷トラップ層を含む半導体メモリ素子の製造方法。
【請求項３１】
前記ゲート電極を形成する段階は、
前記媒介物質パターンが形成された半導体基板の全面に層間絶縁膜を形成する段階と、
前記媒介物質パターンを、湿式エッチングを利用して前記シリコン酸化膜が露出されるように除去する段階と、
前記シリコン酸化膜／シリコン窒化膜／シリコン酸化膜を、湿式エッチングまたは乾式エッチングを利用して除去する段階と、
前記結果物が形成された基板上にゲート酸化膜を形成する段階と、
前記シリコン酸化膜上にゲート電極物質層を蒸着して前記溝を満たす段階と、
前記ゲート電極物質層をエッチングして前記層間絶縁膜の上面を露出させる段階と、
前記ゲート電極物質層を一部エッチングして前記溝の下部に第１ゲート電極を形成する段階と、
前記ゲート酸化膜を前記第１ゲート電極の上面と平行にエッチングする段階と、
前記溝の上部に、前記第１ゲート電極と前記導電性スペーサとを電気的に連結させる第２ゲート電極を形成する段階と、を含むことを特徴とする請求項２５に記載の自己整列された電荷トラップ層を含む半導体メモリ素子の製造方法。
【請求項３２】
前記ゲート酸化膜を形成する段階以後に、
前記ゲート酸化膜を９００ないし１１００℃の温度で熱処理して緻密化する段階をさらに含むことを特徴とする請求項３１に記載の自己整列された電荷トラップ層を含む半導体メモリ素子の製造方法。
【請求項３３】
前記電荷トラップ層パターンを形成する段階は、
前記シリコン窒化膜上のシリコン酸化膜を前記導電性スペーサをエッチングマスクとして除去する段階と、
前記シリコン窒化膜を、前記導電性スペーサをエッチングマスクとして除去する段階と、を含むことを特徴とする請求項２５に記載の自己整列された電荷トラップ層を含む半導体メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子及びその製造方法に係り、特に、自己整列方式によって形成される電荷トラップ層を含む半導体メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリ素子は、電源供給が中断されても保存されているデータを維持する素子である。一方、ＭＯＳＦＥＴ構造のように単一のゲート電極を有して、電荷をトラップするＳＯＮＯＳ（Ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）型ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）構造を有する不揮発性メモリ素子が特許文献１に提示されている。ＳＯＮＯＳ型不揮発性メモリ素子は、製造が容易であり、集積回路の周辺領域及び／またはロジック領域と容易に一体化されるという長所を有する。
【０００３】
しかし、このような従来のＳＯＮＯＳ型不揮発性メモリ素子は、ＯＮＯ膜がチャンネル領域上に全体的に存在するので、ゲート酸化膜の有効酸化膜が厚くなる。これにより、ＳＯＮＯＳ型不揮発性メモリ素子は、高い初期しきい電圧（及びこれに相応する高い電力消耗）及び高いプログラム電流を有する。また、シリコン窒化膜にトラップされた電子は、シリコン窒化膜の水平方向に動くことができ、これにより、消去動作が完全に行われないこともあって消去時間が長くなる。それと共に、プログラミング動作及び消去動作が反復的に行われつつ消去されたセルの初期しきい電圧（Ｖｔｈ）が増加し、これにより、オンセル電流及び読取り速度が低下することはもとより、データ保有時間も短縮されうる。
【０００４】
このような問題を解決するために、電荷トラップ層、すなわちシリコン窒化膜をゲート電極と局部的にオーバーラップされるように配置するローカルＳＯＮＯＳ型不揮発性メモリ素子が提案された。以下、ローカルＳＯＮＯＳ型不揮発性メモリ素子を図１ないし図４を参照して説明する。
【０００５】
図１を参照すれば、シリコン基板１０の上部に第１シリコン酸化膜１２、シリコン窒化膜１４及び第２シリコン酸化膜１６を順次に積層する。次いで、第２シリコン酸化膜１６、シリコン窒化膜１４及び第１シリコン酸化膜１２をパターニングするために、通常のフォトリソグラフィ方式によって第１フォトレジストパターン１８を形成する。フォトレジストパターン１８の形態に、露出された第２シリコン酸化膜１６、シリコン窒化膜１４及び第１シリコン酸化膜１２をエッチングする。
【０００６】
図２に示されたように、第１フォトレジストパターン１８を除去した後、シリコン基板１０の上部にゲート酸化膜２０を蒸着する。これにより、シリコン基板１０の一部分は、ゲート酸化膜２０によって覆われ、他の部分はＯＮＯ膜２２によって覆われる。
【０００７】
図３を参照して、ゲート酸化膜２０及びＯＮＯ膜２２の上部にゲート電極用導電層、例えば、ポリシリコン膜２４を蒸着する。ポリシリコン膜２４の上部にゲート電極を限定するための第２フォトレジストパターン２６を形成する。
【０００８】
図４に示されたように、第２フォトレジストパターン２６の形態にポリシリコン膜２４及びＯＮＯ膜２２をパターニングして、ゲート電極２５を限定する。次いで、第２フォトレジストパターン２６を除去する。この時、ゲート電極２５は、ゲート酸化膜２０及びＯＮＯ膜２２とそれぞれオーバーラップされる。次いで、ゲート電極２５の両側端の外側のシリコン基板１０に不純物を注入して、ソース及びドレイン領域２８ａ，２８ｂを形成する。このように一つのゲート電極２５に２個のメモリ素子が形成されたものを２ビット形態という。
【０００９】
このようにＯＮＯ膜２２がゲート電極２５と局部的にオーバーラップされるように形成されることによって、初期しきい電圧を低め、消去時間を短縮しうるという長所がある。
【００１０】
しかし、このようなローカルＳＯＮＯＳ型不揮発性メモリ素子は、フォトリソグラフィ工程によってＯＮＯ膜２２の長さが限定されることによって、次のような問題点が発生する。
【００１１】
前述したように、ＯＮＯ膜２２の長さは、第１及び第２フォトレジストパターン１８，２６によって決定される。この時、ゲート電極２５を限定するための第２フォトレジストパターン２６は、図３のようにフォトリソグラフィ工程中に誤整列が発生する恐れがあり、その結果、ＯＮＯ膜２２の長さが変わる。すなわち、図３に点線で示す誤整列された第２フォトレジストパターン２６ａでポリシリコン膜２４及びＯＮＯ膜２２をパターニングすれば、図５のように、それぞれのメモリ素子別に、ＯＮＯ膜２２の長さ（あるいは、ゲート電極との重畳長さ）Ｌ１，Ｌ２が相異なる。それぞれのメモリ素子は偶数セル、奇数セルという。これにより、偶数／奇数セルのＯＮＯ膜の長さが変わる。
【００１２】
メモリ素子の消去速度、消去効率及び初期しきい電圧に影響を及ぼすＯＮＯ膜２２の長さが各メモリ素子別に相異なれば、それぞれのメモリ素子別に相異なるしきい電圧及び消去速度を有する。これにより、それぞれの不揮発性メモリ素子の均一度が低下し、しきい電圧変動が激しくなる。
【特許文献１】米国登録特許第５，７６８，１９２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明が解決しようとする技術的課題は、均一なＯＮＯ膜の長さを確保できる自己整列された電荷トラップ層を含む半導体メモリ素子を提供することである。
【００１４】
また、本発明が解決しようとする他の技術的課題は、誤整列によるＯＮＯ膜の長さの変動を防止しうる自己整列された電荷トラップ層を含む半導体メモリ素子の製造方法を提供することである。
【課題を解決するための手段】
【００１５】
前記課題を達成するための本発明の実施例による自己整列された電荷トラップ層を含む半導体メモリ素子は、両側壁を有するゲート電極を含み、その電極は、半導体基板上にゲート絶縁膜を介在して形成されている。前記ゲート電極の両側壁にスペーサ状に形成された一対の導電性スペーサを備えている。前記半導体基板と前記導電性スペーサ間に形成され、前記導電性スペーサの下側に自己整列された一対の電荷トラップ層を含む。
【００１６】
前記一対の電荷トラップ層それぞれの長さは同じであることが望ましく、前記導電性スペーサの底面の長さと同じであることが望ましい。前記電荷トラップ層は、両側面に酸化膜をさらに形成してＯＮＯ膜を形成しうる。
【００１７】
前記ゲート電極は、前記導電性スペーサ間の溝の下部に形成された第１ゲート電極と、前記溝の上部に形成されて前記導電性スペーサと前記第１ゲート電極とを電気的に連結する第２ゲート電極とよりなりうる。
【００１８】
前記第１ゲート電極は、前記介在されたゲート絶縁膜と平行した上面をなして前記溝の下部に形成されうる。
【００１９】
前記導電性スペーサは、前記第１ゲート電極に対向して所定の距離ほど離隔されたことが望ましい。
【００２０】
本発明の他の課題を達成するための自己整列された電荷トラップ層を含む半導体メモリ素子の製造方法は、半導体基板上に電荷トラップ層を含む絶縁積層物を形成する。次いで、前記絶縁積層物上に両側壁を有する媒介物質パターンを形成し、前記媒介物質パターンの両側壁に導電性スペーサを形成する。前記導電性スペーサ間に形成された前記媒介物質パターン及び少なくともその下部に形成された前記電荷トラップ層を除去して溝を形成する。前記溝内に前記導電性スペーサと電気的に連結されたゲート電極を形成した後、前記導電性スペーサをエッチングマスクとして露出された前記絶縁積層物の一部をエッチングして前記導電性スペーサの下側に自己整列された電荷トラップ層パターンを形成する。
【００２１】
本発明の他の課題を達成するための他の実施例によれば、半導体基板上にシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜を形成する。次いで、前記シリコン酸化膜上に両側壁を有する媒介物質パターンを形成した後、前記媒介物質パターンの両側壁に導電性スペーサを形成する。前記導電性スペーサ間に形成された前記媒介物質パターン及びその下部に形成された前記積層膜を除去して溝を形成し、前記溝内に前記導電性スペーサと電気的に連結されたゲート電極を形成する。次いで、前記導電性スペーサをエッチングマスクとして、露出された前記シリコン窒化膜／シリコン酸化膜をエッチングして前記導電性スペーサの下側に自己整列された電荷トラップ層パターンを形成する。前記導電性スペーサの両側端の外側の半導体基板にソース及び／またはドレイン領域を形成する。前記半導体基板上に層間絶縁膜を形成する。前記ドレイン領域が露出されるように前記層間絶縁膜をエッチングした後、前記露出されたドレイン領域とコンタクトされるように前記層間絶縁膜の上部にビットラインを形成する。
【００２２】
前記媒介物質パターンを形成する段階は、前記絶縁積層物上に絶縁膜を形成する段階、前記絶縁膜上に前記媒介物質パターンを限定するフォトレジストパターンを形成する段階及び前記フォトレジストパターンをエッチングマスクとして、前記絶縁積層物が露出されるように前記絶縁膜を除去する段階を含む。前記絶縁積層物及び絶縁膜は、エッチング選択比がそれぞれ相異なる膜が望ましい。例えば、前記絶縁積層物は、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造でもあり、前記絶縁膜はシリコン窒化膜でもある。
【００２３】
前記導電性スペーサを形成する段階は、前記媒介物質パターンが形成された半導体基板の全面に導電性スペーサ物質層を蒸着する段階及び、前記導電性スペーサ物質層を異方性乾式エッチングすることによりスペーサ状の導電性スペーサを形成する段階を含む。前記一対の導電性スペーサの底面それぞれの長さは同じであることが望ましい。
【００２４】
前記ゲート電極を形成する段階は、前記媒介物質パターンが形成された半導体基板の全面に層間絶縁膜を形成する段階、前記媒介物質パターンを、湿式エッチングを利用して前記絶縁積層物が露出されるように除去する段階、前記露出された絶縁積層物を、湿式エッチングまたは乾式エッチングを利用して除去する段階、前記結果物が形成された半導体基板上にゲート絶縁膜を形成する段階、前記ゲート絶縁膜上にゲート電極物質層を蒸着して前記溝を満たす段階、前記ゲート電極物質層をエッチングして前記層間絶縁膜の上面を露出させる段階、前記ゲート電極物質層を一部エッチングして前記溝の下部に第１ゲート電極を形成する段階、前記ゲート絶縁膜を前記第１ゲート電極の上面と平行にエッチングする段階及び前記溝の上部に前記第１ゲート電極と前記導電性スペーサとを電気的に連結させる第２ゲート電極を形成する段階を含む。
【００２５】
前記媒介物質及び層間絶縁膜は、エッチング選択比が相異なることが望ましく、前記ゲート電極物質層及びゲート絶縁膜はエッチング選択比が相異なることが望ましい。
【００２６】
前記電荷トラップ層パターンを形成する段階は、前記電荷トラップ層上の電荷遮断層を、前記導電性スペーサをエッチングマスクとして除去する段階及び前記電荷トラップ層を、前記導電性スペーサをエッチングマスクとして除去する段階を含む。
【発明の効果】
【００２７】
本発明によれば、スペーサ状の導電性スペーサの下側にＯＮＯ膜及び半導体基板が順次に配置されており、自己整列された電荷トラップ層を含むＳＯＮＯＳ構造を形成しうる。
【００２８】
この時、ＯＮＯ膜は、別途のフォトリソグラフィ工程なしに導電性スペーサによって自己整列的に形成されるので、フォトリソグラフィ工程時に誤整列によるＯＮＯ膜の長さの不均一性を解消しうる。
【００２９】
また、前記ＯＮＯ膜は、一般的な半導体製造工程で広く使われるスペーサによって構築されるので、ＯＮＯ膜を形成し易く、かつＯＮＯ膜の長さを正確に調節しうる。
【発明を実施するための最良の形態】
【００３０】
以下、添付された図面を参照して本発明の望ましい実施例を詳細に説明する。下記の実施例は色々な他の形態に変形でき、本発明の範囲が後述する実施例に限定されるものではない。本発明の実施例は、当業者に本発明をさらに完全に説明するために提供されるものである。
【００３１】
本発明による半導体メモリ素子の電荷トラップ層は、導電性スペーサを利用して自己整列方式でその長さが決定される。これにより、複数のフォトリソグラフィ工程なしに電荷トラップ層の長さが限定されるので、誤整列による電荷トラップ層の長さの変動が防止される。また、本発明は、一つのゲート電極が２部分の電荷トラップ層を含む２ビットセルを中心として説明する。
【００３２】
図６は、本発明の実施例による自己整列された電荷トラップ層を含む半導体メモリ素子を示す断面図である。
【００３３】
メモリ素子は、ソース及びドレイン領域１３６ａ，１３６ｂを有する半導体基板１００を含む。半導体基板１００は、例えば、Ｐ型のシリコン基板でもあり、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板でもある。ソース及びドレイン領域１３６ａ，１３６ｂは、一定間隔、すなわち、チャンネル予定長ほど離隔されており、電圧の印加形態によってその機能が変わる。１３４は、低濃度でドーピングされた領域である。
【００３４】
ソース及びドレイン領域１３６ａ，１３６ｂ間の半導体基板１００の上部にポリシリコン膜よりなるゲート電極１２８が形成される。ゲート電極１２８は、ワードラインと呼ばれる。ゲート電極１２８は、屈曲した側壁よりなるスペーサ状の導電性スペーサ１１６と、導電性スペーサ１１６間の溝（図１１の１２０）の下部にゲート絶縁膜１２２ａを介在して形成された第１ゲート電極１２４ａ及び、溝１２０内に第１ゲート電極１２４ａの上部を満たして導電性スペーサ１１６を電気的に連結する第２ゲート電極１２６よりなる。導電性スペーサ１１６は、第１及び第２ゲート電極１２４ａ，１２６に対向して対称をなすように配置される。第１ゲート電極１２４ａ及び第２ゲート電極１２６は、ポリシリコンだけでなく、ポリシリコン、Ａｌ、Ｗ、ＷＮｘ、Ｔａ、ＴａＮ、Ｒｕ、Ｔｉ、ＴｉＮ、Ｐｔ及びこれらの結合より形成されてもよい。
【００３５】
導電性スペーサ１１６の下側には、導電性スペーサ１１６の側壁エッジに整列（自己整列）される絶縁積層物１３０が介在される。絶縁積層物１３０は、トンネル酸化膜の役割を行うシリコン酸化膜１０２ａ、電荷トラップ層の役割を行うシリコン窒化膜１０４ｂ及びトラップされた電荷を遮断するためのシリコン酸化膜１１４ｃの積層構造である。但し、トンネル酸化膜１０２ａは、後続イオン注入工程のために基板１００上に拡張されうる。これにより、一対の電荷トラップ層１０４ｂそれぞれの長さは同じであり、導電性スペーサ１１６の底面の長さと同じである。
【００３６】
基板１００に拡張されたトンネル酸化膜１０２ａと導電性スペーサ１１６間に、絶縁膜よりなるスペーサ１３２をさらに備えうる。絶縁膜スペーサ１３２は、ソース及びドレイン領域１３６ａ，１３６ｂを形成するためである。次いで、ゲート電極１２８が形成された半導体基板１００上の層間絶縁膜１３８の内部及び上面に、ソース及びドレイン領域１３６ａ，１３６ｂとコンタクトされるように導電ラインコンタクト１４０が形成される。この時、ドレイン領域１３６ｂと連結される導電ラインコンタクト１４０は実質的にビットラインである。
【００３７】
このような構成を有する自己整列された電荷トラップ層を含む半導体メモリ素子の製造方法を図７ないし図１６を参照して説明する。
【００３８】
まず、図７を参照して、半導体基板１００、例えば、シリコン基板の上部に第１膜１０２、第２膜１０４、第３膜１０６及び第４膜１０８を順次に積層する。例えば、第１膜１０２は３０ないし８０Åの厚さ、第２膜１０４は３０ないし１００Åの厚さ、第３膜１０６は５０ないし１００Åの厚さに蒸着し、第４膜１０８は２０００ないし５０００Åの厚さに蒸着する。ここで、第１膜１０２と第３膜１０６とにはシリコン酸化膜が利用され、第２膜１０４と第４膜１０８とにはシリコン窒化膜が利用されうる。次いで、第４膜１０８の上部に、フォトレジストパターン１１０を通常のフォトリソグラフィ方式で形成する。
【００３９】
図８に示されたように、フォトレジストパターン１１０の形態に第４膜１０８をパターニングして媒介物質パターン１１２を形成する。第４膜１０８は乾式エッチング方式で除去し、この時、第３膜１０６はエッチング停止膜の役割を行う。第４膜１０８と第３膜１０６とのエッチング選択比は相異なることが望ましい。この時、媒介物質パターン１１２の高さは、第４膜１０８の厚さと同じ２０００ないし５０００Åであることが望ましい。次いで、第３膜１０６の露出された部分を湿式エッチングで除去した後、第５膜１１４を、望ましくは３０ないし８０Åの厚さに媒介物質パターン１１２が形成された基板１００の全面に被覆する。これにより、媒介物質パターン１１２の下部にはエッチングされていない第３膜１０６ａが残存する。第５膜１１４は、トラップされた電荷を遮断する電荷遮断層として利用され、シリコン酸化膜が利用されうる。もし、第４膜１０８を除去した後の第３膜１０６が損傷されずに電荷遮断層の役割を十分に行えば、第５膜１１４を別途に形成しない場合もある。
【００４０】
図９を参照すれば、第５膜１１４の全面に、例えば、１０００ないし３０００Åの厚さに導電性スペーサ物質層（図示せず）を蒸着する。次いで、導電性スペーサ物質層を異方性乾式エッチング、例えば、反応性イオンエッチングすることによって第５膜１１４の両側壁に導電性スペーサ１１６を形成する。このような導電性スペーサ１１６は、半導体基板１００と実質的に垂直をなす内壁と、その内壁の端部から延びて円弧状を有する側壁とを含む。導電性スペーサ１１６は、電荷トラップのためのゲート電極として作用する。この時、導電性スペーサ１１６の物質層の厚さは、導電性スペーサ１１６の底面の長さを決定する。導電性スペーサ１１６の底面とは、第５膜１１４と接触する面を称す。すなわち、同じエッチング条件で導電性スペーサ物質層が厚いほど導電性スペーサ１１６の底面が長くなる。
【００４１】
図１０に示されたように、導電性スペーサ１１６が形成された半導体基板１００の上部に、層間絶縁膜１１８を５０００ないし１５０００Åの厚さに形成する。次いで、層間絶縁膜１１８の上面を終了点としてＣＭＰやエッチバックを利用して平坦化する。平坦化過程を経れば、媒介物質パターン１１２の上面に被覆された第５膜１１４は除去されて分離された第５膜１１４ａとなる。
【００４２】
図１１に示されたように、媒介物質パターン１１２を例としてリン酸による湿式エッチングで除去する。この時、媒介物質パターン１１２と層間絶縁膜１１８とは、エッチング選択比が相異なることが望ましい。次いで、エッチングされずに残存する第３膜１０６ａ及び層間絶縁膜１１８の内壁に被覆された第５膜１１４ａをフッ酸などで湿式エッチングして除去する。次いで、媒介物質パターン１１２、第３膜１０６ａ及び第５膜１１４ａが除去された領域１２０（以下、溝という）の底面の第２膜１０４を、乾式エッチングを利用して除去する。したがって、導電性スペーサ１１６の下部には、溝１２０によって分離された第２膜１０４ａと第５膜１１４ｂとを含む。
【００４３】
図１２を参照すれば、溝１２０が形成された半導体基板１００の全面に、例えば、３０ないし１５０Åの厚さに第６膜１２２を化学気相蒸着法を利用して蒸着する。この時、第６膜１２２はシリコン酸化膜であり、ゲート絶縁膜として使われる。次いで、シリコン酸化膜１２２の緻密度を改善するために９００ないし１１００℃の温度でアニーリングする。次いで、第６膜１２２の全面に第１ゲート電極物質層１２４、例えば、ポリシリコン膜を１０００ないし４０００Åの厚さに蒸着して溝１２０を満たす。
【００４４】
図１３に示されたように、第１ゲート電極物質層１２４を選択的に除去して溝１２０の下部に第１ゲート電極１２４ａを形成する。すなわち、まずエッチバック工程を進めて層間絶縁膜１１８の上部の第１ゲート電極物質層１２４を除去する。次いで、時間エッチング方式で追加エッチングして溝１２０の適当な深さまで十分にエッチングする。ここで、十分にエッチングするというのは、第１ゲート電極物質層１２４のエッチングにおいて、溝１２０の底面が露出されないほどにエッチングすることである。第１ゲート電極１２４ａの高さは、溝１２０の高さの１／３ないし１／５ほどが望ましい。次いで、湿式エッチングを利用して第１ゲート電極１２４ａと実質的に平行した上面をなすゲート絶縁膜１２２ａを形成する。第１ゲート電極１２４ａは、ゲート絶縁膜１２２ａの下部の半導体基板１００にチャンネル領域を形成するためのゲート電極の役割を行う。この時、第１ゲート電極物質層１２４とゲート絶縁膜１２２ａとは、エッチング選択比が相異なることが望ましい。
【００４５】
図１４を参照して、前記結果物の全面に第２ゲート電極物質層（図示せず）、例えば、ポリシリコン膜を５００ないし３０００Åの厚さに蒸着する。次いで、層間絶縁膜１１８の上面を終了点として第２ゲート電極物質層を平坦化して第２ゲート電極１２６を形成する。すなわち、第２ゲート電極１２６は、溝１２０の内部の第１ゲート電極１２４ａの上部に形成される。第２ゲート電極１２６は、導電性スペーサ１１６と第１ゲート電極１２４ａとを物理的及び電気的に連結させる。導電性スペーサ１１６、第１ゲート電極１２４ａ及び第２ゲート電極１２６は一体化してゲート電極１２８を形成する。
【００４６】
図１５に示されたように、湿式エッチングまたは乾式エッチングを利用して層間絶縁膜１１８を除去した後、ゲート電極１２８をエッチングマスクとして、湿式エッチングまたは乾式エッチングで導電性スペーサ１１６の両側端の外側に露出された第５膜１１４ｂを除去する。この時、第２膜１０４ａは、エッチング停止膜の役割を行う。次いで、導電性スペーサ１１６の両側端の外側に露出された第２膜１０４ａを乾式エッチングによって除去する。この時、第１膜１０２ａは除去しないことによって後続イオン注入工程で不純物の流出を遮断する。これにより、半導体基板１００上に拡張された第１膜１０２ａ、導電性スペーサ１１６に自己整列された第２膜１０４ｂ及び第３膜１１４ｃよりなる絶縁積層物１３０が導電性スペーサ１１６の下側に形成される。絶縁積層物１３０は、トンネル酸化膜／電荷トラップ層／電荷遮断層より構成され、ＯＮＯ膜が望ましい。
【００４７】
図１６を参照すれば、導電性スペーサ１１６の両側端の外側の半導体基板１００に導電ラインコンタクト（図６の１４０）を形成するためにＮ型不純物、例えば、ＡｓまたはＰイオンを約１０１３ｉｏｎｓ／ｃｍ２の濃度で注入して、接合領域１３４を形成する。次いで、通常の方法によって絶縁膜よりなるスペーサ１３２をトンネル酸化膜１０２ａと導電性スペーサ１１６間に形成する。次いで、Ｎ型不純物を１０１５ないし１０１６ｉｏｎｓ／ｃｍ２の濃度で注入して、ソース及びドレイン領域１３６ａ，１３６ｂを形成する。
【００４８】
次いで、図６に示されたように、半導体基板１００の結果物の上部に層間絶縁膜１３８を蒸着する。次いで、ソース及びドレイン領域１３６ａ，１３６ｂが露出されるように層間絶縁膜１３８をエッチングしてコンタクトホールを形成した後、露出されたソース及びドレイン領域１３６ａ，１３６ｂとコンタクトされるように導電ラインコンタクト１４０を形成する。
【００４９】
本実施例によれば、基板１００上の導電性スペーサ１１６の下側に自己整列されたＯＮＯ膜１３０を形成する。これにより、別途のフォトリソグラフィ工程なしに局部的に導電性スペーサ１１６の下側にＯＮＯ膜１３０を形成しうる。したがって、フォトリソグラフィ工程による誤整列の問題を解決しうる。
【００５０】
また、ＯＮＯ膜１３０は、スペーサ状の導電性スペーサ１１６の底面の長さによってその長さが調節される。この時、スペーサ工程は、半導体製造工程で一般的に使われる工程であって、工程が容易であるだけでなく、スペーサの長さを比較的正確に制御できるので、導電性スペーサ１１６とオーバーラップされるＯＮＯ膜１３０の長さを正確に調節しうる。
【００５１】
さらに、本実施例では導電性スペーサ１１６を形成するために、第３膜１０６にはシリコン酸化膜を、第４膜１０８にはシリコン窒化膜を使用したが、これに限定されず、エッチング選択比が相異なる膜であれば、いかなる膜でも使用されうる。
【００５２】
以上、本発明は望ましい実施例を詳細に説明したが、本発明は前記実施例に限定されず、本発明の技術的思想の範囲内で当業者によって色々な変形が可能である。
【産業上の利用可能性】
【００５３】
本発明は半導体メモリ素子の製造産業に利用可能であり、特に、不揮発性メモリ素子の製造産業に有用である。
【図面の簡単な説明】
【００５４】
【図１】一般的なローカルＳＯＮＯＳ型不揮発性メモリ素子の製造方法を説明するための各工程別断面図である。
【図２】一般的なローカルＳＯＮＯＳ型不揮発性メモリ素子の製造方法を説明するための各工程別断面図である。
【図３】一般的なローカルＳＯＮＯＳ型不揮発性メモリ素子の製造方法を説明するための各工程別断面図である。
【図４】一般的なローカルＳＯＮＯＳ型不揮発性メモリ素子の製造方法を説明するための各工程別断面図である。
【図５】従来の方式によって誤整列されたローカルＳＯＮＯＳ型不揮発性メモリ素子を示す断面図である。
【図６】本発明の実施例による自己整列された電荷トラップ層を含む半導体メモリ素子の断面図である。
【図７】本発明の実施例による自己整列された電荷トラップ層を含む半導体メモリ素子の製造方法を説明するための各工程別断面図である。
【図８】本発明の実施例による自己整列された電荷トラップ層を含む半導体メモリ素子の製造方法を説明するための各工程別断面図である。
【図９】本発明の実施例による自己整列された電荷トラップ層を含む半導体メモリ素子の製造方法を説明するための各工程別断面図である。
【図１０】本発明の実施例による自己整列された電荷トラップ層を含む半導体メモリ素子の製造方法を説明するための各工程別断面図である。
【図１１】本発明の実施例による自己整列された電荷トラップ層を含む半導体メモリ素子の製造方法を説明するための各工程別断面図である。
【図１２】本発明の実施例による自己整列された電荷トラップ層を含む半導体メモリ素子の製造方法を説明するための各工程別断面図である。
【図１３】本発明の実施例による自己整列された電荷トラップ層を含む半導体メモリ素子の製造方法を説明するための各工程別断面図である。
【図１４】本発明の実施例による自己整列された電荷トラップ層を含む半導体メモリ素子の製造方法を説明するための各工程別断面図である。
【図１５】本発明の実施例による自己整列された電荷トラップ層を含む半導体メモリ素子の製造方法を説明するための各工程別断面図である。
【図１６】本発明の実施例による自己整列された電荷トラップ層を含む半導体メモリ素子の製造方法を説明するための各工程別断面図である。
【符号の説明】
【００５５】
１００…半導体基板、
１０２ａ…トンネル酸化膜、
１０４ｂ…電荷トラップ層、
１１４ｂ…第５膜、
１１６…導電性巣ペーサ、
１２２ａ…ゲート絶縁膜、
１２４ａ…第１ゲート電極、
１２６…第２ゲート電極、
１２８…ゲート電極、
１３０…絶縁積層物、
１３２…スペーサ、
１３４…接合領域、
１３６ｂ…ソース及びドレイン領域、
１３８…層間絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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