(57)【要約】【課題】  基板上に微小タイル状素子を貼り付けて薄膜デバイス（半導体装置）を構成する場合に、製造コストを抑えながら、その薄膜デバイスについての配線が短絡すること及び寄生容量が増大することを低減できることができる半導体素子、半導体装置、半導体素子の製造方法、半導体装置の製造方法及び電子機器を提供する。【解決手段】  基板に形成された半導体素子２０を当該基板から切り離して微小タイル形状にした半導体素子２０であって、タイル形状を有するタイル部２１ａと、タイル部２１ａに形成されていて電極部を所望部材から絶縁する絶縁部材であってその絶縁部材の少なくとも一部がタイル部２１ａの外縁から突出している絶縁層２３とを有する。【選択図】    図２
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【特許請求の範囲】
【請求項１】
半導体基板に形成された半導体素子を当該半導体基板から切り離して微小タイル形状にした半導体素子であって、
タイル形状を有するタイル部と、
前記タイル部に形成されている電極部と、
前記タイル部に形成されており前記電極部を所望部材から絶縁する絶縁部材からなるものであって、該絶縁部材の少なくとも一部が前記タイル部の外縁から突出している絶縁部とを有することを特徴とする半導体素子。
【請求項２】
前記絶縁部は、柔軟性を有することを特徴とする請求項１記載の半導体素子。
【請求項３】
前記絶縁部は、ポリイミドからなることを特徴とする請求項１又は２記載の半導体素子。
【請求項４】
前記電極部は、柔軟性を有することを特徴とする請求項１から３のいずれか一項記載の半導体素子。
【請求項５】
前記電極部は、前記タイル部上から前記絶縁部における前記タイルの外周から突出している突出部上まで、連続的に設けられていることを特徴とする請求項１から４のいずれか一項記載の半導体素子。
【請求項６】
前記電極部の一部は、前記絶縁部における突出部より外側に張り出していることを特徴とする請求項１から５のいずれか一項記載の半導体素子。
【請求項７】
前記絶縁部における突出部と該突出部上の前記電極部とは、略同一形状に曲げられていることを特徴とする請求項１から６のいずれか一項記載の半導体素子。
【請求項８】
請求項１から請求項７のいずれか一項記載の半導体素子を有することを特徴とする半導体装置。
【請求項９】
前記半導体素子の電極部と前記基板に形成されている配線部とは、電気的に接続されていることを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記半導体素子の絶縁部における突出部は、前記基板に接触していることを特徴とする請求項８又は９記載の半導体装置。
【請求項１１】
前記電極部の一部であって、前記絶縁部における突出部より外側に張り出している部位の一部が、前記基板に接触していることを特徴とする請求項８から１０のいずれか一項記載の半導体装置。
【請求項１２】
請求項１から請求項７のいずれか一項記載の半導体素子を半導体基板に形成し、該半導体素子を半導体基板から切り離すことを特徴とする半導体素子の製造方法。
【請求項１３】
基板の上方に電子的な機能を有する機能層を形成し、
前記機能層の一部として電極部及び絶縁部を形成し、
前記機能層の上面における所望領域にマスクを形成し、
その後、前記絶縁部の側部が中空に突出するように、前記機能層の一部をエッチングによりアンダーカットし、
その後、前記絶縁部を有する機能層の一部を前記基板から切り離して、半導体素子を形成することを特徴とする半導体素子の製造方法。
【請求項１４】
前記エッチングは、等方性のエッチングであることを特徴とする請求項１３記載の半導体素子の製造方法。
【請求項１５】
前記マスクは、該マスクの一方端と前記絶縁部の側部端とが一致するように形成することを特徴とする請求項１３又は１４記載の半導体素子の製造方法。
【請求項１６】
前記マスクは、前記機能層における所望の機能領域を覆うように形成するとともに、該機能領域の縁部における前記絶縁部の側部以外の部分からはみ出すように形成することを特徴とする請求項１３から１５のいずれか一項記載の半導体素子の製造方法。
【請求項１７】
請求項１２から請求項１６のいずれか一項記載の半導体素子の製造方法を用いて製造された半導体素子を、切り離された前記半導体基板とは異なる基板である最終基板に接着させることにより、前記絶縁部が前記タイル部の端部を被覆することを特徴とする半導体装置の製造方法。
【請求項１８】
前記半導体素子を前記最終基板に接着すると、前記電極部と前記最終基板に形成されている配線部とが電気的に接続されることを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項１９】
請求項８から請求項１１のいずれか一項記載の半導体装置を有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子、半導体装置、半導体素子の製造方法、半導体装置の製造方法及び電子機器に関するものである。
【背景技術】
【０００２】
従来、ある基板に形成された半導体素子を、その基板から微小なタイル形状に切り離して微小タイル状素子（半導体素子）を作るエピタキシャルリフトオフ（ＥＬＯ）法が考えだされている。その微小タイル状素子はハンドリングされて任意の基板（最終基板）に貼り付けられ、これにより薄膜デバイスを備える基板が形成される（例えば、特許文献１参照）。
【特許文献１】特開２０００−５８５６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、微小タイル状素子が備える電極（端子）と、最終基板に設けられている回路の端子とは電気配線で接続される。その電気配線は、例えば、配線対象となる微小タイル状素子の上面などに設けられた電極とその微小タイル状素子の上面又は側面とが異なる極性である場合、その微小タイル状素子の上面又は側面をまたいで形成しなければならない。
【０００４】
しかしながら、電気配線をワイヤーボンドなどの空中配線で構成すると、その配線に多大な手間がかかり、特に微小な配線をするのは難しく多大な製造コストが必要となる。また、その電気配線を金属薄膜の蒸着などの手法を用いて単純に形成すると、その電気配線が微小タイル状素子の側面などと短絡してしまう場合がある。また、微小タイル状素子の側面が基板表面に対して急峻な段差を構成している場合、その段差において金属薄膜などからなる電気配線が断線するおそれもある。さらにまた、その電気配線と微小タイル状素子の側面との間などで寄生容量が発生する場合もあり、微小タイル状素子が高速動作可能であっても、その半導体素子を高速に駆動することができないという事態も生じる。
【０００５】
このような問題点に対処するために、上記電気配線の通り道となる微小タイル状素子の上面及び側面にインクジェット又はディスペンサで液状の絶縁物を塗布し、その後絶縁物を硬化させ、その絶縁物の上に電気配線を形成する手法が考えられる。しかし、エピタキシャルリフトオフ法を用いて微小タイル状素子を形成し、その微小タイル状素子を最終基板に接合して半導体装置を製造する工程においては微小タイル状素子と最終基板との配線接続工程は必須であると考えられるが、上記電気配線の通り道に絶縁物を塗布及び硬化させる工程は、上記問題点に対処するためにやむを得ず行う工程であり、製造コストなどの観点よりできれば省略したい。
【０００６】
本発明は、上記事情に鑑みてなされたもので、基板上に微小タイル状素子を貼り付けて薄膜デバイス（半導体装置）を構成する場合に、製造コストを抑えながら、その薄膜デバイスについての配線が短絡すること及び寄生容量が増大することを低減できることができる半導体素子、半導体装置、半導体素子の製造方法、半導体装置の製造方法及び電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記の目的を達成するために、本発明の半導体素子は、半導体基板に形成された半導体素子を当該半導体基板から切り離して微小タイル形状にした半導体素子であって、タイル形状を有するタイル部と、前記タイル部に形成されている電極部と、前記タイル部に形成されており前記電極部を所望部材から絶縁する絶縁部材からなるものであって、該絶縁部材の少なくとも一部が前記タイル部の外縁から突出している絶縁部とを有することを特徴とする。
本発明によれば、半導体基板から切り離すことで形成した半導体素子を、任意の物体（最終基板）に接合して集積回路などを形成することが可能となる。さらに本発明の半導体素子は、絶縁部（絶縁層）が該半導体素子の基材をなすタイル部の外周から突出しているので、該半導体素子を最終基板に接合したとき、絶縁部がタイル部の側面部位と最終基板の表面との接合部周辺などの上に半導体素子の絶縁部（特に突出部）が配置されることとなる。そこで、その絶縁部を横断するようにして、半導体素子の電極部と最終基板の電極などを接続する電気配線を形成することにより、その電気配線がタイル部の側面及び最終基板の表面などと短絡することを回避することができる。また、上記電気配線を形成する領域の断面形状が、絶縁部によってなだらかな勾配すなわち滑らかな曲線となるので、かかる電気配線が断線することを大幅に低減させることができる。例えばタイル部の側面が最終基板の表面に対して垂直になっていても、その側面の周囲を絶縁部が覆うことができるので、その絶縁部によって電気配線の形成面が滑らかな曲面となる。換言すれば、本発明によれば、半導体素子を最終基板に接合すると、自動的に半導体素子のタイル部の端部（側面など）を絶縁部によって被覆することができ、例えば半導体素子を最終基板に接合した後に、その半導体素子の側面と最終基板の表面との接線の周囲に絶縁材料を設ける必要がなくなる。したがって、製造工程が増加することを抑えながら、電気配線が、タイル部の側面や最終基板の表面などと短絡すること及び断線することを低減することができる。
また、本発明におけるタイル部は、例えば、後述の実施形態において説明するとともに図２に示すところのタイル部２１ａとｐ型半導体２２とからなるものとすることができる。ｐ型半導体２２は、タイル部２１ａの上面における中央付近に円柱形状に設けられたものであり、前記電極部が接続される電子機能部の一部又は全部をなすものである。
【０００８】
本発明の半導体素子の絶縁部は、ポリイミドからなるものとしてもよい。そして、前記絶縁部は、柔軟性を有することが好ましい。このようにすると、例えば半導体素子の全体を最終基板に押し付けるようにして、その半導体素子を最終基板に貼り付ける（接合）することにより、絶縁部におけるタイル部の外周から突出している部位が曲がってタイル部側面及び最終基板表面に密着することができる。したがって、絶縁部の表面がなす電気配線の形成面がさらに滑らかな曲面となる。また、半導体素子の電極部も柔軟性を有するものとしてもよい。このようにすれば、例えば、絶縁部の上に形成された電極部が前縁部の曲がりに対応して曲がることができ、製造工程が増加することを抑えながら、上記電気配線が断線すること及び短絡することを低減することができる。
【０００９】
また、本発明の半導体素子は、前記電極部が、前記タイル部上から前記絶縁部における前記タイルの外周から突出している突出部上まで、連続的に設けられていることが好ましい。本発明によれば、半導体素子を最終基板に接合したときに、半導体素子の電極部と最終基板の電極又は配線とを接近させることができる。したがって、半導体素子の電極部と最終基板の電極又は配線とを接続する電気配線の形成工程を簡易化及び確実化することができる。前記電極部の一部は、前記絶縁部における突出部より外側に張り出していることとしてもよい。このようにすると、半導体素子を最終基板に接合したときに、かかる電極部の張り出し部位が自動的に最終基板の電極又は配線と電気的に接続することができる。したがって、半導体素子の電極部と最終基板の電極又は配線とを接続する電気配線の形成工程をさらに簡易化及び確実化することができる。また、本発明の半導体素子は、前記絶縁部における突出部を曲げると、この曲げと略同一形状に該突出部上の前記電極部も曲がるものとしてもよい。このようにすると、半導体素子を最終基板に接合したときに、絶縁部及び電極部が曲がっても、その電極部及び上記電気配線が断線すること及び短絡することを低減することができる。
【００１０】
本発明の半導体装置は、上記半導体素子を有することを特徴とする。また、本発明の半導体装置は、上記半導体装置が接合された基板（最終基板）を有するものとしてもよい。そして、前記半導体素子と前記基板とは接着剤を介して接着されることとしてもよい。また、前記半導体素子の電極部と前記基板に形成されている配線部とは、電気的に接続されていることが好ましい。本発明によれば、例えば微小タイル形状に切り離された半導体素子を任意の物体（最終基板）に接合して集積回路などを形成することができる。ここで、半導体素子は化合物半導体でもシリコン半導体でもよく、半導体素子が接合される最終基板はシリコン半導体基板でも化合物半導体基板でもその他の物質でもよい。そこで、本発明によれば、シリコン半導体基板上に、ガリウム・ヒ素製の面発光レーザ又はフォトダイオードなどを形成するというように、半導体素子を当該半導体素子とは材質の異なる基板上に形成することが可能となる。さらに本発明によれば、半導体素子を最終基板に接合すると、自動的に半導体素子のタイル部の端部を絶縁部によって被覆することができる。したがって、製造工程が増加することを抑えながら、半導体素子と最終基板とを接続する電気配線がタイル部の側面及び最終基板の表面などと短絡すること及び断線することを低減することができる。
【００１１】
また、本発明の半導体装置は、前記半導体素子の絶縁部における突出部が前記基板に接触していることが好ましい。本発明によれば、半導体素子の絶縁部が基板（最終基板）の表面に密着することができ、半導体素子を最終基板に接合した後に、その半導体素子の側面と最終基板の表面との接線の周囲に絶縁材料を設ける必要がなくなる。そこで、本発明によれば、製造工程が増加することを抑えながら、電気配線がタイル部の側面及び最終基板の表面などと短絡すること及び断線することを低減することができる。また、本発明の半導体装置は、前記電極部の一部であって、前記絶縁部における突出部より外側に張り出している部位の一部が、前記基板に接触していることとしてもよい。このようにすると、半導体素子を最終基板に接合することにより、半導体素子の所望の電極部と最終基板の所望の電極などとを自動的に電気的に接続でき、製造コストを低減しながら、短絡及び断線を低減することができる。
【００１２】
本発明の半導体素子の製造方法は、上記半導体素子を半導体基板に形成し、該半導体素子を半導体基板から切り離すことを特徴とする。本発明によれば、切り離された半導体素子と最終基板とを接合し、次いで半導体素子と最終基板とを配線接続することで集積回路などを製造することができる。さらに本発明によれば、前記配線接続に用いられる電気配線についての絶縁部を、半導体素子の元基板である半導体基板に予め形成しておくことができる。そこで、本発明によれば、半導体素子を最終基板に接合すると、自動的にタイル部の端部（側面など）を絶縁部によって被覆することができ、例えば半導体素子を最終基板に接合した後に、その半導体素子の側面と最終基板の表面との接線の周囲に絶縁材料を設ける必要がなくなる。
【００１３】
本発明の半導体素子の製造方法は、半導体基板に犠牲層を形成し、前記犠牲層の上に電子的な機能を有する機能層を形成し、前記機能層の一部として電極部及び絶縁部を形成し、前記機能層の上面における所望領域にマスクを形成し、その後、前記絶縁部の側部が中空に突出するように、前記機能層の一部をエッチングによりアンダーカットし、その後、前記犠牲層をエッチングすることにより、前記絶縁部を有する機能層の一部を前記基板から切り離して、半導体素子を形成することを特徴とする。本発明によれば、従来のエキタピシャルリフトオフ（ＥＬＯ）法においてマスクの形状を工夫することのみで、半導体素子を最終基板に接合すると、自動的にタイル部の端部を絶縁部によって被覆することができ手法を提供することができる。したがって、製造工程が増加することを抑えながら、電気配線がタイル部の側面及び最終基板の表面などと短絡すること及び断線することを低減することができる。
【００１４】
また、本発明の半導体素子の製造方法は、前記エッチングがウエットエッチングなどの等方性のエッチングであることが好ましい。このようにすれば、前記機能層における絶縁部のアンダーカットを容易に行うことができる。前記マスクは、該マスクの一方端と前記絶縁部の側部端とが一致するように形成するようにしてもよい。また、前記マスクは、前記機能層における所望の機能領域を覆うように形成するとともに、該機能領域の縁部における前記絶縁部の側部以外の部分からはみ出すように形成してもよい。前記マスクは、レジストマスクで形成してもよい。このようにすれば、機能層における絶縁部以外の領域は残しながら、絶縁部の側部が中空に突出するように、前記機能層の一部をエッチングにより簡易にアンダーカットすることができる。
【００１５】
本発明の半導体装置の製造方法は、前記半導体素子の製造方法を用いて製造された半導体素子を、切り離された前記半導体基板とは異なる基板である最終基板に接着させることにより、前記絶縁部が前記タイル部の端部を被覆することを特徴とする。本発明によれば、半導体素子を最終基板に接合することにより、自動的に、半導体素子の絶縁部がタイル部の端部を被覆することができる。そこで、半導体素子を最終基板に接合した後に、その半導体素子の側面と最終基板の表面との接線の周囲に絶縁材料を設ける必要がなくなる。したがって、本発明によれば、製造工程が増加することを抑えながら、電気配線がタイル部の側面及び最終基板の表面などと短絡すること及び断線することを低減することができる。また、本発明の半導体装置の製造方法は、前記半導体素子を前記最終基板に接着すると、前記電極部と前記最終基板に形成されている配線部とが電気的に接続されることとしてもよい。本発明によれば、半導体素子の電極部と最終基板の電極又は配線とを接続する電気配線の形成工程をさらに簡易化及び確実化することができる。
【００１６】
本発明の電子機器は、前記半導体装置を有することを特徴とする。本発明によれば、エピタキシャルリフトオフ（ＥＬＯ）法を用いて形成された半導体装置を備える電子機器を、低コストで、且つ短絡故障及び断線故障などの発生が低い機器として提供することができる。
【発明を実施するための最良の形態】
【００１７】
＜半導体素子とその製造方法＞
以下、本発明に係る半導体素子（薄膜デバイス）とその製造方法について説明する。図１及び図２は、本発明に係る半導体素子の製造方法の概要を示す要部断面図である。また図２は本発明に係る半導体素子の概略断面を示している。
本実施形態に係る半導体素子の製造方法は、半導体基板に犠牲層を形成し、その半導体基板上層に機能層を積層して半導体素子を形成し、次いで犠牲層をエッチングすることにより、半導体素子を半導体基板から切り離すエピタキシャルリフトオフ（ＥＬＯ）法を用いている。図１は、基板（半導体基板）１０に半導体素子２０が形成されている状態を示す。犠牲層は、基板１０と半導体素子２０との間、すなわち基板１０とｎ型半導体２１との間に配置されるが、図示していない。
【００１８】
基板１０は、半導体基板であり、例えばガリウム・ヒ素化合物半導体基板とする。本実施形態では半導体素子２０として面発光レーザ（ＶＣＳＥＬ；Vertical-cavity surface-emitting lasers）を備えている例を挙げて説明するが、本発明はこれに限定されるものではない。すなわち、基板１０が所望の電極部とその電極部を他の部材から絶縁する絶縁部とを有するものであれば、本発明を適用することができる。
【００１９】
半導体素子２０は、ｎ型半導体２１と、活性層（図示せず）と、ｐ型半導体２２と、絶縁層（絶縁部）２３と、アノード電極（電極部）２４と、カソード電極２５とを備えている。ｎ型半導体２１は基板１０の上層に設けられた犠牲層の上層に形成されている。またｎ型半導体２１は、例えばｎ型のＡｌＧａＡｓ多層膜からなるＤＢＲ（Distributed Bragg Reflector）ミラーを構成している。ｎ型半導体２１の上には活性層が積層されている。活性層は、微小タイル状素子を形成したときに（図２参照）、そのｎ型半導体２１からなる微小タイル形状（図２のタイル部２１ａに該当）における上面の中央付近の領域に薄い円柱形状に積層されており、例えばＡｌＧａＡｓからなる。ｐ型半導体２２は、活性層の上面に円柱形状に積層されており、例えばｐ型のＡｌＧａＡｓ多層膜からなるＤＢＲミラーを構成している。これらのｎ型半導体２１、活性層及びｐ型半導体２２によって面発光レーザをなす光共振器が形成されている。
【００２０】
カソード電極２５は、ｎ型半導体２１の上面に設けられている。具体的には、ｎ型半導体２１の上面における上記活性層及びｐ型半導体２２が設けられている領域以外の領域、すなわちｎ型半導体２１の上面における中央付近以外の領域に、カソード電極２５が設けられている。そして、カソード電極２５は、ｎ型半導体２１とオーミック接触している。
【００２１】
絶縁層２３の形状及び配置は、本発明の特徴の一つとなるものである。絶縁層２３は、ｎ型半導体２１の上面に設けられており、アノード電極２４側とｎ型半導体２１側とが短絡することを防いでいる。そして、半導体素子２０を基板１０から微小タイル形状に切り離して微小タイル状素子を形成したときに（図２参照）、絶縁層２３の少なくとも一部がタイル部（ｎ型半導体２１からなる図２のタイル部２１ａ）本体の外縁から突出するように、絶縁層２３は予め大きめに形成しておく。ここで、絶縁層２３の配置を工夫して、上記のように、絶縁層２３の少なくとも一部がタイル部２１ａの外縁から突出するようにしてもよい。
【００２２】
絶縁層２３は、例えばポリイミドで形成する。また絶縁層２３は柔軟性を有することが好ましい。すなわち、絶縁層２３の単体として容易に曲げられるものであり、曲げられても亀裂などが生じないものであることが好ましい。したがって、絶縁層２３としては、上記条件に該当するように構成できれば、例えば樹脂、ガラス、セラミック又は酸化シリコン（ＳｉＯ２）などからなるものとしてもよい。
【００２３】
アノード電極２４は、ｐ型半導体２２の上面及び絶縁層２３の上面を１つの金属膜で覆うように設けられている。そして、アノード電極２４はｐ型半導体２２とオーミック接触している。アノード電極２４も柔軟性を有するものであることが好ましい。そして、絶縁層２３が外力などにより曲げられたとき、アノード電極２４もその絶縁層２３に密着したまま（すなわち絶縁層２３と同一形状に）曲げられるように、アノード電極２４及び絶縁層２３が形成されていることが好ましい。
【００２４】
上記のように基板１０上に半導体素子２０を形成した後、基板１０と半導体素子２０との間に配置されている犠牲層をエッチングする。これにより、図２に示すような微小なタイル形状の半導体素子２０が基板１０から切り離される。なお、犠牲層をエッチングする手法以外の手法により、基板１０から半導体素子２０を切り離してもよい。図２に示す半導体素子２０は、例えば、厚さが２０μｍ以下であり、縦横の大きさが数十μｍから数百μｍの板状部材である。また、半導体素子２０では、ｎ型半導体２１が上記エッチングにより削られ微小タイル形状のタイル部２１ａを形成している。
【００２５】
さらに、絶縁層（絶縁部）２３は、タイル部２１ａの外縁（上面）から突出している突出部Ｔを備えるように形成する。このような突出部Ｔすなわちオーバーハングを形成するには、例えば図１の状態の基板１０について、半導体素子２０上にレジストマスクを形成し、次いで突出部Ｔが形成されるようにウェットエッチングなどにより絶縁層をアンダーカットする。その後、上記犠牲層をエッチングすることで図２に示す形状の半導体素子２０を形成することができる。半導体素子２０の製造方法については後で詳細に説明する。
【００２６】
＜半導体装置とその製造方法＞
次に、上記本発明に係る半導体素子を用いた半導体装置とその製造方法について説明する。図３及び図４は本発明に係る半導体素子を用いた半導体装置の製造方法を示す要部断面図である。また図４は本発明に係る半導体装置の概略断面を示している。先ず、図２に示すように形成された上記半導体素子２０を最終基板５０に接合する。最終基板５０は、上記基板１０とは異なる物であれば特に限定されない。すなわち最終基板５０としては、シリコン、セラミック、ガラス、ガラスエポキシ、プラスチック、ポリイミドなど任意の部材を適用することができる。そして、最終基板５０には、電子素子、電気光学素子、電極又は集積回路（図示せず）などが設けられているものとする。
【００２７】
半導体素子２０と最終基板５０との接合は、例えば接着剤により、半導体素子２０の底面と最終基板５０の表面とを接着することで行う。この接合においては、半導体素子２０における絶縁層２３の側部すなわち突出部Ｔが最終基板５０の表面に接触するように行うことが好ましい。すなわち、図２に示す半導体素子２０の絶縁層２３の突出部Ｔを下方に曲げ、その突出部Ｔがタイル部２１ａの側面に密着するようにして、その半導体素子２０を最終基板５０上に接着する。このようにすると、半導体素子２０を最終基板５０に接合することにより、自動的に半導体素子の絶縁層２３が最終基板５０の表面及びタイル部２１ａの側面に密着して、自動的に絶縁層２３がタイル部２１ａの端部を被覆することとなる。そして絶縁層２３は、半導体素子２０と最終基板５０とを電気的に接続する電気配線の通り道に配置されることとなる。
【００２８】
次いで、図４に示すように、半導体素子２０と最終基板５０とを電気的に接続する。具体的には、半導体素子２０のアノード電極２４と最終基板５０上の電極（図示せず）とを電気的に接続する電気配線４１を設ける。また、半導体素子２０のカソード電極２５と最終基板５０上の電極とを電気的に接続する電気配線４２を設ける。ここで、電気配線４１は、半導体素子２０の絶縁層２３の上面を横断するように形成する。これらにより、半導体素子２０を構成要素とする本発明に係る半導体装置が完成する。
【００２９】
これらにより、本実施形態の半導体装置の製造方法によれば、絶縁層２３は電気配線４１がタイル部２１ａに接触して短絡することを防ぐことができるとともに、絶縁層２３は電気配線４１の通り道の段差（すなわち最終基板５０の表面におけるタイル部２１ａの側面部がなす段差）を滑らかな曲面にして電気配線４１が断線することを防ぐことができる。すなわち本実施形態によれば、半導体素子２０を最終基板５０に接着することだけで、タイル部２１ａの端部を絶縁層２３で被覆することができる。そこで、本実施形態によれば、半導体素子２０を最終基板５０に接合した後にその半導体素子２０の側面と最終基板５０の表面との接線の周囲に絶縁材料を設けることなく、電気配線４１の短絡及び断線を防ぐことができる。また本実施形態によれば、絶縁層２３により電気配線４１とタイル部２１ａ（ｎ型半導体）の側面との間隔を容易に大きくすることができるので、電気配線４１とタイル部２１ａの側面との間で生じる寄生容量を容易に低減することができる。
【００３０】
したがって、本実施形態によれば、微小タイル状素子である半導体素子２０上面の電極と最終基板５０上の電極などとを接続する電気配線４１を、ワイヤボンドなどの空中配線をすることなく平面的に簡易に構成することができ、従来よりもコンパクトであり配線短絡及び断線の発生確率が低く、かつ高速に動作する薄膜デバイスを容易に構成することができる。
【００３１】
＜他の半導体素子及び装置＞
次に、本発明に係る他の半導体素子について図５を参照して説明する。図５は本発明に係る他の半導体素子を示す概略断面図である。図５（ａ）に示す半導体素子２０ａは、図２に示す半導体素子２０を変形したものであり、上記図１及び図２に示す製造方法を用いて製造することができる。半導体素子２０ａと半導体素子２０との相違点はアノード電極２４ａ（電極部）である。具体的にはアノード電極２４ａは、ｐ型半導体２２の上面及びタイル部２１ａ上から絶縁層２３の突出部Ｔの端部まで連続的に設けられている。すなわち、半導体素子２０ａのアノード電極２４ａは、図２に示す半導体素子２０のアノード電極２４と比べて、端部Ｔ１の部分だけ長い電極となっている。このアノード電極２４ａを図１に示す基板１０上に予め形成しておくことにより、上記半導体素子２０の製造方法と同様にして半導体素子２０ａを製造することができる。
【００３２】
上記半導体素子２０ａを用いた半導体装置について図６を参照して説明する。図６は本発明に係る半導体素子２０ａを構成要素とする半導体装置を示す概略断面図である。この半導体装置は、上記図３及び図４に示す製造方法を用いて製造することができる。本実施形態によれば、図６に示すように半導体素子２０ａを最終基板５０に接合したときに、半導体素子２０ａのアノード電極２４ａと最終基板５０の電極又は配線とを接近させることができる。したがって、半導体素子２０ａのアノード電極２４ａと最終基板５０の電極又は配線とを接続する電気配線４１の形成工程を簡易化及び確実化することができる。
【００３３】
図５（ｂ）に示す半導体素子２０ｂも、図２に示す半導体素子２０を変形したものであり、上記図１及び図２に示す製造方法を用いて製造することができる。半導体素子２０ｂと半導体素子２０との相違点もアノード電極２４ｂ（電極部）である。具体的にはアノード電極２４ｂは、ｐ型半導体２２の上面及びタイル部２１ａ上から絶縁層２３の突出部Ｔの測端まで連続的に設けられているとともに、その一端が絶縁層２３の突出部Ｔより外側に張り出している。すなわち、半導体素子２０ｂのアノード電極２４ｂは、図２に示す半導体素子２０のアノード電極２４と比べて、端部Ｔ２の部分だけ長い電極となっている。したがって、半導体素子２０ｂのアノード電極２４ｂは、半導体素子２０ａのアノード電極２４ａよりも長い電極となっている。このアノード電極２４ｂを図１に示す基板１０上に予め形成しておくことにより、上記半導体素子２０の製造方法と同様にして半導体素子２０ｂを製造することができる。
【００３４】
上記半導体素子２０ｂを用いた半導体装置について図７を参照して説明する。図７は本発明に係る半導体素子２０ｂを構成要素とする半導体装置を示す概略断面図である。この半導体装置は、上記図３及び図４に示す製造方法を用いて製造することができる。本実施形態によれば、図７に示すように、最終基板５０の表面に予め電気配線４１ａを形成しておき、その後、半導体素子２０ｂを最終基板５０に接合したときに、アノード電極２４ｂの端部Ｔ２の張り出し部位が自動的に最終基板５０の表面の電気配線４１ａと機械的及び電気的に接続することができる。したがって、半導体素子２０ｂのアノード電極２４ｂと最終基板５０の電気配線４１ａとを接続する工程をさらに簡易化及び確実化することができる。
【００３５】
また、本実施形態の半導体素子２０，２０ａ，２０ｂは、絶縁層２３の突出部Ｔを曲げると、この曲げと略同一形状に該突出部上のアノード電極２４，２４ａ，２４ｂも曲がるものとすることが好ましい。このようにすると、半導体素子２０，２０ａ，２０ｂを最終基板５０に接合したときに、絶縁層２３及びアノード電極２４，２４ａ，２４ｂが曲がっても、そのアノード電極２４，２４ａ，２４ｂが断線すること及び短絡することを低減することができる。
【００３６】
＜半導体素子の製造方法の詳細＞
次に、本発明に係る上記半導体素子２０の詳細な製造方法について図８から図１３を参照して説明する。本製造方法は、エピタキシャルリフトオフ（ＥＬＯ）法をベースにしている。また本製造方法では、半導体素子２０（微小タイル状素子）としての化合物半導体デバイス（化合物半導体素子）を最終基板上に接着する場合について説明するが、最終基板の種類及び形態に関係なく本製造方法を適用することができる。なお、本実施形態における「半導体基板」とは、半導体物資から成る物体をいうが、板形状の基板に限らず、どのような形状であっても半導体物資であれば「半導体基板」に含まれる。
【００３７】
＜第１工程＞
図８は本半導体素子２０の製造方法の第１工程を示す概略断面図である。図８において基板１０は、図１に示す基板１０に相当し、半導体基板であり、例えばガリウム・ヒ素化合物半導体基板とする。基板１０における最下位層には、犠牲層１１を設けておく。犠牲層１１は、アルミニウム・ヒ素（ＡｌＡｓ）からなり、厚さが例えば数百ｎｍの層である。犠牲層１１の上層には、例えばｎ型半導体２１、ｐ型半導体２２及び絶縁層２３などが形成される機能層を設ける。機能層の厚さは、例えば１μｍから１０（２０）μｍ程度とする。そして、機能層において半導体素子（例えば面発光レーザ）２０を作成する。
【００３８】
半導体素子２０としては、面発光レーザ（ＶＣＳＥＬ）のほかに他の機能素子、例えばフォトダイオード（ＰＤ）、あるいは高電子移動度トランジスタ（ＨＥＭＴ）、ヘテロバイポーラトランジスタ（ＨＢＴ）などからなるドライバ回路又はＡＰＣ回路などを形成してもよい。これらの半導体素子２０は、何れも基板１０上に多層のエピタキシャル層を積層して素子が形成されたものである。また、各半導体素子２０には、図１に示すように、ｎ型半導体２１、活性層（図示せず）、ｐ型半導体２２、絶縁層（絶縁部）２３、アノード電極（電極部）２４及びカソード電極２５を形成し、動作テストも行う。ここで、絶縁層２３は、図１及び図２の説明で述べたように、絶縁層２３の一端がタイル部の外縁から突出するように、予め大きく形成しておく。
【００３９】
＜第２工程＞
図９は本半導体素子２０の製造方法の第２工程を示す概略断面図である。本工程においては、先ず、基板１０の表層（機能層）に複数形成された半導体素子２０それぞれの上面を覆うようにレジストマスク３０を形成する。また、レジストマスク３０は、レジストマスク３０の一端と半導体素子２０に形成された絶縁層２３の突出部Ｔの測端部とが一致するように形成する。さらに、図９に示すように、レジストマスク３０は、半導体素子２０の縁部における絶縁層２３の突出部Ｔ以外の部分からはみ出すように形成する。
【００４０】
その後、基板１０に対してウェットエッチングなどの等方性のエッチングを行う。このようにすれば、半導体素子２０における絶縁層２３のアンダーカットを容易に行うことができ、突出部Ｔを容易に形成することができる。また、このエッチングの基板１０に対する深さは、犠牲層１１に到達するほどの深さであることとしてもよい。このようにすれば、上記エッチングにより、基板１０上において各半導体素子２０の相互間を分割する分離溝３２が形成できる。
【００４１】
例えば、分離溝３２の幅及び深さともに、１０μｍから数百μｍとする。また、分離溝３２は、後述するところの選択エッチング液が当該分離溝３２を流れるように、行き止まりなく繋がっている溝とする。さらに、分離溝３２は、碁盤のごとく格子状に形成することが好ましい。また、分離溝３２相互の間隔を数十μｍから数百μｍとすることで、分離溝３２によって分割・形成される各半導体素子２０のサイズを、数十μｍから数百μｍ四方の面積をもつものとする。分離溝３２の形成方法としては、フォトリソグラフィとウェットエッチングによる方法、またはドライエッチングによる方法を用いてもよい。また、クラックが基板に生じない範囲でＵ字形溝のダイシングで分離溝３２を形成してもよい。
【００４２】
＜第３工程＞
図１０は本半導体素子２０の製造方法の第３工程を示す概略断面図である。本工程においては、中間転写フィルム３１を基板１０の表面（半導体素子２０の上面側）に貼り付ける。中間転写フィルム３１は、表面に粘着剤が塗られたフレキシブルなフィルムである。また中間転写フィルム３１は、例えば基材としてＰＥＴ（ポリエチレンテレフタレート；東レ製「Ｔ６０」厚さ５０μｍ）を用い、この上に粘着剤を３０μｍ〜５０μｍの厚さに製膜することで構成する。
【００４３】
＜第４工程＞
図１１は本半導体素子２０の製造方法の第４工程を示す概略断面図である。本工程においては、分離溝３２に選択エッチング液３３を注入する。本工程では、犠牲層１１のみを選択的にエッチングするために、選択エッチング液３３として、アルミニウム・ヒ素に対して選択性が高い低濃度の塩酸を用いる。
【００４４】
＜第５工程＞
図１２は本半導体素子２０の製造方法の第５工程を示す概略断面図である。本工程においては、第４工程での分離溝３２への選択エッチング液３３の注入後、所定時間の経過により、犠牲層１１のすべてを選択的にエッチングして基板１０から取り除く。
【００４５】
＜第６工程＞
図１３は本半導体素子２０の製造方法の第６工程を示す概略断面図である。第５工程で犠牲層１１が全てエッチングされると、基板１０から半導体素子２０（機能層）が切り離される。そして、本工程において、中間転写フィルム３１を基板１０から引き離すことにより、中間転写フィルム３１に貼り付けられている半導体素子２０を基板１０から引き離す。これらにより、半導体素子２０が形成された機能層は、分離溝３２の形成及び犠牲層１１のエッチングによって分割されて、所定の形状（例えば、微小タイル形状）の図２に示すような半導体素子２０とされ、中間転写フィルム３１に貼り付け保持されることとなる。ここで、半導体素子２０（機能層）の厚さが例えば１μｍから１０μｍ程度、大きさ（縦横）が例えば数十μｍから数百μｍであるのが好ましい。
【００４６】
＜半導体装置の製造方法の詳細＞
次に、上記のようにして形成された本発明に係る半導体素子２０を備えた半導体装置の詳細な製造方法について図１４から図１７を参照して説明する。本製造方法では上記半導体素子の詳細な製造方法における＜第６工程＞の後工程として行う例について説明する。
＜第１工程＞
図１４は本半導体装置の製造方法の第１工程を示す概略断面図である。本工程においては、（半導体素子２０が貼り付けられた）中間転写フィルム３１を移動させることで、最終基板７１（図３又は図４の最終基板５０に相当）の所望位置に半導体素子２０をアライメントする。ここで、最終基板７１は、例えば、シリコン半導体からなり、ＬＳＩ領域７２及び電極７４が形成されている。また、最終基板７１の所望位置には、半導体素子２０を接着するための接着剤７３を塗布しておく。接着剤７３の厚さは例えば数μｍ以下としてもよい。接着剤７３は、半導体素子２０に塗布してもかまわない。
【００４７】
＜第２工程＞
図１５は本半導体装置の製造方法の第２工程を示す概略断面図である。本工程においては、最終基板７１の所望の位置にアライメントされた半導体素子２０を、中間転写フィルム３１越しに裏押し治具８１で押しつけて最終基板７１に接合する。ここで、所望の位置には接着剤７３が塗布されているので、その最終基板７１の所望の位置に半導体素子２０が接着される。
【００４８】
また、中間転写フィルム３１は所望の厚みがあり且つ弾力性を持っているので、半導体素子２０の上面が中間転写フィルム３１越しに裏押し治具８１で最終基板７１に押し付けられると、絶縁層２３の突出部Ｔが最終基板７１方向及びタイル部２１ａの側面方向に中間転写フィルム３１で押される。これにより、絶縁層２３の突出部Ｔが下方に曲げられ、その突出部Ｔがタイル部２１ａの側面に密着するようにして、その半導体素子２０が最終基板７１上に接着する。このようにすると、半導体素子２０を最終基板７１に接着することにより、自動的に半導体素子２０の絶縁層２３が最終基板７１の表面の接着剤７３及びタイル部２１ａの側面に密着して、自動的に絶縁層２３がタイル部２１ａの端部を被覆することとなる。
【００４９】
＜第３工程＞
図１６は本半導体装置の製造方法の第３工程を示す概略断面図である。本工程においては、中間転写フィルム３１の粘着力を消失させて、半導体素子２０から中間転写フィルム３１を剥がす。中間転写フィルム３１の粘着剤は、ＵＶ硬化性又は熱硬化性のものにしておく。ＵＶ硬化性の粘着剤とした場合は、裏押し治具８１を透明な材質にしておき、裏押し治具８１の先端から紫外線（ＵＶ）を照射することで中間転写フィルム３１の粘着力を消失させる。熱硬化性の接着剤とした場合は、裏押し治具８１を加熱すればよい。あるいは半導体素子２０の製造工程における第６工程の後で、中間転写フィルム３１を全面紫外線照射するなどして粘着力を全面低下させておいてもよい。粘着力が低下したとはいえ実際には僅かに粘着性が残っており、半導体素子２０は非常に薄く軽いので中間転写フィルム３１に保持される。
【００５０】
＜第４工程＞
本工程は、図示していない。本工程においては、加熱処理などを施して、半導体素子２０を最終基板７１に本接合する。
【００５１】
＜第５工程＞
図１７は本半導体装置の製造方法の第５工程を示す概略断面図である。
本工程においては、半導体素子２０と最終基板７１とを電気的に接続する。すなわち、半導体素子２０のカソード電極２５と最終基板７１のＬＳＩ領域７２とを電気配線９１により電気的に接続する。また、半導体素子２０のアノード電極２４と最終基板７１の電極７４とを電気配線９２により電気的に接続する。ここで、電気配線９２は、半導体素子２０の絶縁層２３の上面を横断するように形成する。電気配線９１，９２の形成方法としては液滴吐出方式を用いてもよい。すなわち、所望の金属材料を含む液状体をインクジェットノズル又はディスペンサなどから所望箇所に吐出し次いで硬化させることで、電気配線９１，９２を形成する。これらにより、半導体素子２０を構成要素として１つのＬＳＩチップなどをなす本発明に係る半導体装置が完成する。
【００５２】
これらにより、最終基板７１が例えばシリコンであっても、その最終基板７１上の所望位置にガリウム・ヒ素製の面発光レーザなどを備える半導体素子２０を形成するというように、面発光レーザなどをなす半導体素子を当該半導体素子とは材質の異なる基板上に形成することが可能となる。また、半導体基板（基板１０）上で面発光レーザなどを完成させてから微小タイル形状に切り離すので、面発光レーザを組み込んだ集積回路などを作成する前に、予め面発光レーザなどをテストして選別することが可能となる。また、上記製造方法によれば、半導体素子２０（面発光レーザなど）を含む機能層のみを、微小タイル状素子として半導体基板から切り取り、フィルムにマウントしてハンドリングすることができるので、半導体素子２０を個別に選択して最終基板７１に接合することができ、ハンドリングできる半導体素子２０のサイズを従来の実装技術のものよりも小さくすることができる。
【００５３】
さらに上記製造方法によれば、半導体素子２０を基板１０に形成する工程において絶縁層２３の形状を所望の形状にすることだけで、その半導体素子２０を最終基板７１に転写すると、自動的に絶縁層２３が半導体素子２０のタイル部２１ａの端部を被覆する。したがって、上記製造方法によれば、従来よりもコンパクトであり、配線短絡及び断線の発生確率が低く、かつ高速に動作する薄膜デバイス（半導体装置）を備えた集積回路を容易かつ低コストで製造することができる。
【００５４】
＜電子機器＞
上記実施形態の半導体装置（薄膜デバイス）を備えた電子機器の例について説明する。
上記実施形態の薄膜デバイスは、面発光レーザ、発光ダイオード、フォトダイオード、フォトトランジスタ、高電子移動度トランジスタ、ヘテロバイポーラトランジスタ、インダクター、キャパシター又は抵抗などに適用することができる。これらの薄膜デバイスを備えた応用回路又は電子機器としては、光インターコネクション回路、光ファイバ通信モジュール、レーザプリンタ、レーザビーム投射器、レーザビームスキャナ、リニアエンコーダ、ロータリエンコーダ、変位センサ、圧力センサ、ガスセンサ、血液血流センサ、指紋センサ、高速電気変調回路、無線ＲＦ回路、携帯電話、無線ＬＡＮなどが挙げられる。
【００５５】
図１８（ａ）は、携帯電話の一例を示した斜視図である。図１８（ａ）において、符号１０００は上記薄膜デバイスを用いた携帯電話本体を示し、符号１００１は表示部を示している。図１８（ｂ）は、腕時計型電子機器の一例を示した斜視図である。図１８（ｂ）において、符号１１００は上記薄膜デバイスを用いた時計本体を示し、符号１１０１は表示部を示している。図１８（ｃ）は、ワープロ、パソコンなどの携帯型情報処理装置の一例を示した斜視図である。図１８（ｃ）において、符号１２００は情報処理装置、符号１２０２はキーボードなどの入力部、符号１２０４は上記薄膜デバイスを用いた情報処理装置本体、符号１２０６は表示部を示している。
【００５６】
図１８に示す電子機器は、上記実施形態の半導体装置（薄膜デバイス）を備えているので、配線短絡が起こりにくく、高速に動作し、薄くコンパクトであり、さらに低コストで製造できるものとすることができる。
【００５７】
図１９は、上記実施形態の半導体装置（薄膜デバイス）をＩＣチップ間光インターコネクション回路装置に適用した例を示す斜視図である。このＩＣチップ間光インターコネクション回路装置は、基板２０１０と、基板２０１０上に設けた複数の集積回路２２０１ａ，２２０１ｂ，２２０１ｃと、基板２０１０上に貼り付けた複数の微小タイル状素子２２００と、基板２０１０上に設けた複数の光導波路２０３０とで構成されている。ここで、微小タイル状素子２２００は、本実施形態における図２に示すような微小なタイル形状の半導体素子２０（微小タイル状素子すなわち薄膜デバイス）に相当するものである。
【００５８】
そして、微小タイル状素子２２００は、面発光レーザ又は受光素子のいずれかを備えるものとする。例えば、集積回路２２０１ａから出力された電気信号は、その集積回路２２０１ａの近傍の微小タイル状素子２２００で光信号に変換され、光導波路２０３０内を伝播する。その光信号は、例えば集積回路２２０１ｂの近傍の微小タイル状素子２２００で電気信号に変換され、その集積回路２２０１ｂに取り込まれる。
これらにより、本実施形態のＩＣチップ間光インターコネクション回路装置は、高速に信号を送受信して高速に信号処理することができ、さらに、配線短絡が起こりにくく、薄くコンパクトであり、さらに低コストで製造できるものとすることができる。
【００５９】
なお、本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能であり、実施形態で挙げた具体的な材料や層構成などはほんの一例に過ぎず、適宜変更が可能である。
【００６０】
上記実施形態では、半導体素子２０が面発光レーザを備えている構成について説明したが、本発明はこれに限定されるものではなく、半導体素子２０が発光ダイオード、フォトダイオード、フォトトランジスタ、高電子移動度トランジスタ、ヘテロバイポーラトランジスタ、インダクター、キャパシター及び抵抗のうちの少なくとも一つを有することとしてもよい。
【００６１】
また、上記実施形態において、絶縁層２３の厚さは、半導体素子２０に入出力される信号（すなわち電気配線９２を通る電気信号）の周波数などの速度に応じて可変してもよい。例えば、かかる信号が無線通信信号などの高周波信号の場合は絶縁層２３の厚さを大きくし、比較的低い周波の場合は絶縁層２３の厚さを小さくする。これらにより、所望の電気的特性を備えた半導体装置（薄膜デバイス）を簡便に構成することができる。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施形態に係る半導体素子の製造方法を示す断面図である。
【図２】本発明の実施形態に係る半導体素子を示す断面図である。
【図３】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】本発明の実施形態に係る半導体装置を示す断面図である。
【図５】本発明の他の実施形態に係る半導体素子を示す断面図である。
【図６】本発明の他の実施形態に係る半導体装置を示す断面図である。
【図７】本発明の他の実施形態に係る半導体装置を示す断面図である。
【図８】本発明の実施形態に係る半導体素子の製造方法の第１工程を示す断面図である。
【図９】同上の製造方法の第２工程を示す断面図である。
【図１０】同上の製造方法の第３工程を示す断面図である。
【図１１】同上の製造方法の第４工程を示す断面図である。
【図１２】同上の製造方法の第５工程を示す断面図である。
【図１３】同上の製造方法の第６工程を示す断面図である。
【図１４】本発明の実施形態に係る半導体装置の製造方法の第１工程を示す断面図である。
【図１５】同上の製造方法の第２工程を示す断面図である。
【図１６】同上の製造方法の第３工程を示す断面図である。
【図１７】同上の製造方法の第５工程を示す断面図である。
【図１８】本発明の半導体装置を備えた電子機器の一例を示す図である。
【図１９】本発明の半導体装置を備えた電子機器の他の例を示す図である。
【符号の説明】
【００６３】
１０…基板、１１…犠牲層、２０，２０ａ，２０ｂ…半導体素子、２１…ｎ型半導体、２１ａ…タイル部、２２…ｐ型半導体、２３…絶縁層（絶縁部）、２４…アノード電極（電極部）、２５…カソード電極、３１…中間転写フィルム、３２…分離溝、３３…選択エッチング液、４１，４１ａ，４２，９１，９２…電気配線、５０，７１…最終基板，７２…ＬＳＩ領域、７３…接着剤、７４…電極、８１…裏押し治具、Ｔ…突出部、Ｔ１，Ｔ２…端部
【図１】
2005086166.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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