(57)【要約】【課題】薄膜抵抗素子の基板上の占有面積を小さくし、基板の面積を縮小して小型化することが可能な半導体装置を提供する。【解決手段】第２層間絶縁膜８４と第１層間絶縁膜８２との間には各配線層８３が設けられているため、第２層間絶縁膜８４表面において、各配線層８３上の部分は畝状に盛り上がり、第１層間絶縁膜８２上の部分（各配線層８３間の部分）は畝合い状に窪んでいる。そのため、第２層間絶縁膜８４表面には各配線層８３に対応した凹凸からなる段差が生じている。その結果、第２層間絶縁膜８４表面の段差により、第２層間絶縁膜８４上に形成された導電膜１１にも凹凸が生じ、その凹凸によって導電膜１１の表面積が大きくなる。そして、導電膜１１によって薄膜抵抗素子１２が形成されている。薄膜抵抗素子１２は、各配線層８３やトランジスタやダイオードなどの能動素子などが形成されているアクティブ領域αに形成されている。【選択図】  図１
2005243828.tif 000002
【特許請求の範囲】
【請求項１】
基板上に配置された部材と、
その部材によってデバイス表面に生じている段差と、
その段差上に形成した導電膜と
を備えたことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記導電膜からなる薄膜抵抗素子を備えたことを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記導電膜上に形成した誘電体膜と、
その誘電体膜上に形成した別の導電膜と
からなるキャパシタ素子を備えたことを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記部材は、配線層、電極、素子分離絶縁膜、素子分離溝からなるグループから選択されたいずれか１つの部材であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、詳しくは、導電膜からなる薄膜抵抗素子またはキャパシタ素子を備えた半導体装置に関するものである。
【背景技術】
【０００２】
従来より、半導体基板上の負荷素子（抵抗素子）の占有面積を小さくするため、半導体基板に段差やトレンチを形成するか又は半導体基板上に形成した絶縁膜に段差やコンタクトホールを形成し、その段差部（半導体基板の段差やトレンチ、半導体基板上に形成した絶縁膜の段差やコンタクトホール）に形成した段差構造の多結晶シリコン膜により負荷素子を構成する技術が開示されている（特許文献１参照）。
【０００３】
また、メモリセルキャパシタの電極を大面積化するため、半導体基板上に形成した絶縁層に穿設した開口部の内側面に凹凸面を形成し、その凹凸面にキャパシタを形成する技術が開示されている（特許文献２参照）。
【０００４】
また、半導体基板上の単位面積当たりのキャパシタ容量を向上させるため、半導体基板上にキャパシタ形成溝を形成し、そのキャパシタ形成溝内に誘電体膜を介してキャパシタ電極を形成し、そのキャパシタ電極は素子分離溝の形成工程で形成する技術が開示されている（特許文献３参照）。
【特許文献１】特開平８−１８０１１号公報（第２〜３頁、図１〜図５）
【特許文献２】特開２００１−２６７５２６号公報（第２頁、図１）
【特許文献３】特開２００３−３０９１８２号公報（第２〜５頁、図１、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１の技術は、半導体基板上または絶縁膜上にわざわざ段差部を形成し、その段差部に多結晶シリコン膜からなる負荷素子を形成するため、段差部の形成工程の分だけ製造コストが増加するという問題がある。
【０００６】
特許文献２の技術は、絶縁層に開口部を形成する工程と、その開口部の内側面に凹凸面を形成する工程とが必要であるため、それら工程の分だけ製造コストが増加するという問題がある。
【０００７】
特許文献３の技術は、半導体基板上にキャパシタ形成溝を形成するため、そのキャパシタ形成溝の下側の基板には別の素子や配線を形成することができず、キャパシタ形成溝を形成するための専用の領域を半導体基板上に設ける必要があることから、半導体基板の面積を縮小して小型化するのが難しいという問題がある。
【０００８】
図５は、半導体基板上に形成された従来の薄膜抵抗素子、キャパシタ素子、配線層を説明するための概略断面図である。シリコン基板（半導体基板）８１上には第１層間絶縁膜８２が形成されている。第１層間絶縁膜８２上には各配線層８３が形成されている。第１層間絶縁膜８２および各配線層８３の上には第２層間絶縁膜８４が形成されている。第２層間絶縁膜８４上には導電膜８５，８６が形成されている。導電膜８５，８６および第２層間絶縁膜８４の上には第３層間絶縁膜８７が形成されている。導電膜８６の上方の第３層間絶縁膜８７上には導電膜８８が形成されている。
【０００９】
そして、平坦な導電膜８５によって薄膜抵抗素子８９が形成されている。また、平坦な各導電膜８６，８８によってキャパシタ素子９０が形成され、各導電膜８６，８８に挟まれた第３層間絶縁膜８７がキャパシタ素子９０の誘電体膜として機能する。
【００１０】
シリコン基板８１上は、各配線層８３やトランジスタやダイオードなどの能動素子（図示略）などが形成されているアクティブ領域αと、そのアクティブ領域αを除く領域であるフィールド領域βとに分けられる。そして、薄膜抵抗素子８９およびキャパシタ素子９０は、フィールド領域βに形成されている。
【００１１】
薄膜抵抗素子８９の抵抗値は導電膜８５の面積によって決定され、抵抗値を大きくするには導電膜８５の面積を大きくしなければならない。また、キャパシタ素子９０の静電容量値は各導電膜８６，８８の面積によって決定され、静電容量値を大きくするには各導電膜８６，８８の面積を大きくしなければならない。
【００１２】
近年、薄膜抵抗素子８９およびキャパシタ素子９０を構成する各導電膜８５，８６，８８のシリコン基板８１上における占有面積を小さくし、シリコン基板（半導体チップ）８１の面積を縮小して半導体チップを小型化することが要求されている。
【００１３】
本発明は上記要求を満足させるためになされたものであって、その目的は、薄膜抵抗素子およびキャパシタ素子の基板上の占有面積を小さくし、基板の面積を縮小して小型化することが可能な半導体装置を提供することにある。
【課題を解決するための手段】
【００１４】
（請求項１）
請求項１に記載の発明は、基板上に配置された部材と、その部材によってデバイス表面に生じている段差と、その段差上に形成した導電膜とを備えた半導体装置を技術的特徴とする。
【００１５】
（請求項２：第１実施形態および第３実施形態に該当）
請求項２に記載の発明は、請求項１に記載の半導体装置において、前記導電膜からなる薄膜抵抗素子を備えたことを技術的特徴とする。
【００１６】
（請求項３：第２実施形態および第４実施形態に該当）
請求項３に記載の発明は、請求項１に記載の半導体装置において、前記導電膜上に形成した誘電体膜と、その誘電体膜上に形成した別の導電膜とからなるキャパシタ素子を備えたことを技術的特徴とする。
【００１７】
（請求項４）
請求項４に記載の発明は、請求項１〜３のいずれか１項に記載の半導体装置において、前記部材は、配線層、電極、素子分離絶縁膜、素子分離溝からなるグループから選択されたいずれか１つの部材であることを技術的特徴とする。
【発明の効果】
【００１８】
（請求項１）
請求項１に記載の発明では、基板上に配置された部材によってデバイス表面に既に生じている段差を利用し、その段差上に導電膜を形成することにより、導電膜に凹凸を設けてその表面積を大きくすることができる。その表面積の大きな導電膜を用いて薄膜抵抗素子またはキャパシタ素子を形成すれば、当該素子の基板上の占有面積を小さくし、基板の面積を縮小して小型化することが可能になる。尚、デバイス表面とは、前記導電膜の形成段階（形成時点）における半導体装置の表面のことである。
【００１９】
（請求項２）
請求項２に記載の発明では、薄膜抵抗素子を構成する導電膜に凹凸を設けてその表面積を大きくすることにより、平坦な導電膜によって薄膜抵抗素子を形成する従来技術に比べて、薄膜抵抗素子の抵抗値を同一にした場合、薄膜抵抗素子（導電膜）の基板上における占有面積を小さくできる。
【００２０】
また、請求項２に記載の発明では、何らかの素子（配線層、トランジスタやダイオードなどの能動素子など））が形成されているアクティブ領域に薄膜抵抗素子を形成し、当該素子と薄膜抵抗素子を積層構造にすることにより、フィールド領域に薄膜抵抗素子を形成する従来技術に比べて、基板の面積を縮小して小型化できる。
【００２１】
そして、請求項２に記載の発明では、基板上に配置された部材の存在によって自然に形成されるデバイス表面の段差を利用し、デバイス表面にわざわざ段差を形成するのではないため、半導体基板上または絶縁膜上にわざわざ段差部を形成する特許文献１の技術に比べて、製造コストを低減できる。
【００２２】
（請求項３）
請求項３に記載の発明では、キャパシタ素子を構成する各導電膜に凹凸を設けてその表面積を大きくすることにより、平坦な各導電膜によってキャパシタ素子を形成する従来技術に比べて、キャパシタ素子の静電容量値を同一にした場合、キャパシタ素子（各導電膜）の基板上における占有面積を小さくできる。
【００２３】
また、請求項３に記載の発明では、何らかの素子（配線層、トランジスタやダイオードなどの能動素子など））が形成されているアクティブ領域にキャパシタ素子を形成し、当該素子とキャパシタ素子を積層構造にすることにより、フィールド領域にキャパシタ素子を形成する従来技術に比べて、基板の面積を縮小して小型化できる。
【００２４】
そして、請求項３に記載の発明では、基板上に配置された部材の存在によって自然に形成されるデバイス表面の段差を利用し、デバイス表面にわざわざ段差を形成するのではないため、絶縁層に開口部を形成する工程とその開口部の内側面に凹凸面を形成する工程とが必要な特許文献２の技術に比べて、製造コストを低減できる。
【００２５】
（請求項４）
請求項１〜３のいずれか１項に記載の半導体装置における前記部材は、請求項４に記載の発明のように、配線層、電極、素子分離絶縁膜、素子分離溝からなるグループから選択されたいずれか１つの部材とすればよい。
【発明を実施するための最良の形態】
【００２６】
以下、本発明を具体化した各実施形態について図面を参照しながら説明する。尚、各実施形態において、図５に示した従来技術と同一構成部材については符号を等しくしてある。また、各実施形態において、第１実施形態と同一内容の箇所については説明を省略してある。
【００２７】
（第１実施形態）
図１（Ａ）は、第１実施形態の半導体装置１０を説明するための概略断面図である。図１（Ｂ）は、半導体装置１０の平面図である。尚、図１（Ａ）は、図１（Ｂ）のＸ−Ｘ線断面図である。
【００２８】
シリコン基板（半導体基板）８１上には第１層間絶縁膜８２が形成されている。第１層間絶縁膜８２上には複数本（図示例では３本）の配線層８３が形成されている。第１層間絶縁膜８２および各配線層８３の上には第２層間絶縁膜８４が形成されている。第２層間絶縁膜８４上には導電膜１１が形成されている。
【００２９】
尚、各層間絶縁膜８２，８４および導電膜１１のそれぞれの膜厚は均一である。また、各層間絶縁膜８２，８４の形成材料としては、例えば、ＣＶＤ（Chemical Vapor Deposition）法によって形成された酸化シリコン，窒化シリコン，ＰＳＧ（Phosphor Silicate Glass），ＢＳＧ（Boron Silicate Glass），ＢＰＳＧ（Boron Phosphor Silicate Glass）や、ＳＯＧ（Spin On Glass），ポリイミド，メチルシロキサン系ポリマーなどの塗布絶縁膜、ＴＥＯＳ（Tetra Ethyl Orso Silicate）など、どのような絶縁材料を用いてもよい。また、各配線層８３および導電膜１１の形成材料としては、例えば、多結晶シリコン、各種金属、シリサイドなど、どのような導電材料を用いてもよい。
【００３０】
第２層間絶縁膜８４と第１層間絶縁膜８２との間には各配線層８３が設けられているため、第２層間絶縁膜８４表面において、各配線層８３上の部分は畝状に盛り上がり、第１層間絶縁膜８２上の部分（各配線層８３間の部分）は畝合い状に窪んでいる。そのため、第２層間絶縁膜８４表面には各配線層８３に対応した凹凸からなる段差が生じている。
【００３１】
その結果、第２層間絶縁膜８４表面（デバイス表面）の段差により、第２層間絶縁膜８４上に形成された導電膜１１にも凹凸が生じ、その凹凸によって導電膜１１の表面積が大きくなる。そして、導電膜１１によって薄膜抵抗素子１２が形成されている。薄膜抵抗素子１２は、各配線層８３やトランジスタやダイオードなどの能動素子（図示略）などが形成されているアクティブ領域αに形成されている。
【００３２】
［第１実施形態の作用・効果］
第１実施形態によれば、以下の作用・効果を得ることができる。
【００３３】
（１−１）第１実施形態では、薄膜抵抗素子１２を構成する導電膜１１に凹凸を設けてその表面積を大きくすることにより、図５に示した平坦な導電膜８５によって薄膜抵抗素子８９を形成する従来技術に比べて、各薄膜抵抗素子１２，８９の抵抗値を同一にした場合、薄膜抵抗素子１２（導電膜１１）のシリコン基板８１上における占有面積を小さくできる。つまり、薄膜抵抗素子１２は、薄膜抵抗素子８９に比べて、シリコン基板８１上の単位面積当たりの抵抗値を大きくすることが可能である。
【００３４】
（１−２）第１実施形態では、薄膜抵抗素子１２を各配線層８３が形成されているアクティブ領域αに形成し、薄膜抵抗素子１２と各配線層８３を積層構造にすることにより、図５に示したフィールド領域βに薄膜抵抗素子８９を形成する従来技術に比べて、シリコン基板（半導体チップ）８１の面積を縮小して半導体チップを小型化できる。
【００３５】
（１−３）第１実施形態では、各配線層８３の存在によって自然に形成される第２層間絶縁膜８４表面（デバイス表面）の段差を利用し、第２層間絶縁膜８４表面にわざわざ段差を形成するのではないため、半導体基板上または絶縁膜上にわざわざ段差部を形成する特許文献１の技術に比べて、製造コストを低減できる。
【００３６】
（１−４）薄膜抵抗素子１２を構成する導電膜１１と各配線層８３との間にキャパシタが形成され、そのキャパシタが薄膜抵抗素子１２および各配線層８３の寄生容量となる。従って、前記寄生容量が薄膜抵抗素子１２および各配線層８３に接続される回路に影響を与えないように、第２層間絶縁膜８４の材質を適宜選択してその誘電率を低下させると共に、第２層間絶縁膜８４の膜厚を適宜設定することにより、前記寄生容量を十分に小さくする必要がある。
【００３７】
（１−５）薄膜抵抗素子１２と各配線層８３とが第２層間絶縁膜８４を介して重ねられるため、薄膜抵抗素子１２と各配線層８３との相互間で高周波ノイズが重畳されるおそれがある。従って、前記高周波ノイズが薄膜抵抗素子１２および各配線層８３に接続される回路に影響を与えないように、第２層間絶縁膜８４の膜厚を適宜設定することにより、前記高周波ノイズの重畳を防ぐ必要がある。
【００３８】
（第２実施形態）
図２（Ａ）は、第２実施形態の半導体装置２０を説明するための概略断面図である。図２（Ｂ）は、半導体装置２０の平面図である。尚、図２（Ａ）は、図２（Ｂ）のＸ−Ｘ線断面図である。
【００３９】
シリコン基板（半導体基板）８１上には第１層間絶縁膜８２が形成されている。第１層間絶縁膜８２上には複数本（図示例では３本）の配線層８３が形成されている。第１層間絶縁膜８２および各配線層８３の上には第２層間絶縁膜８４が形成されている。第２層間絶縁膜８４上には導電膜２１が形成されている。導電膜２１上には第３層間絶縁膜８７が形成されている。導電膜２１の上方の第３層間絶縁膜８７上には導電膜２２が形成されている。
【００４０】
尚、各層間絶縁膜８２，８４，８７および導電膜１１のそれぞれの膜厚は均一である。また、層間絶縁膜８７の形成材料としては、第１実施形態の各層間絶縁膜８２，８４と同様に、どのような絶縁材料を用いてもよい。また、各導電膜２１，２２の形成材料としては、第１実施形態の導電膜１１と同様に、どのような導電材料を用いてもよい。
【００４１】
第２層間絶縁膜８４と第１層間絶縁膜８２との間には各配線層８３が設けられているため、第２層間絶縁膜８４表面において、各配線層８３上の部分は畝状に盛り上がり、第１層間絶縁膜８２上の部分（各配線層８３間の部分）は畝合い状に窪んでいる。そのため、第２層間絶縁膜８４表面には各配線層８３に対応した凹凸からなる段差が生じている。
【００４２】
その結果、第２層間絶縁膜８４表面の段差により、第２層間絶縁膜８４上に形成された導電膜２１にも凹凸が生じ、導電膜２１上に形成された第３層間絶縁膜８７にも凹凸が生じ、第３層間絶縁膜８７上に形成された導電膜２２にも凹凸が生じ、それら凹凸によって各導電膜２１，２２の表面積が大きくなる。そして、各導電膜２１，２２によってキャパシタ素子２３が形成され、各導電膜２１，２２に挟まれた第３層間絶縁膜８７がキャパシタ素子２３の誘電体膜として機能する。キャパシタ素子２３は、各配線層８３やトランジスタやダイオードなどの能動素子（図示略）などが形成されているアクティブ領域αに形成されている。
【００４３】
［第２実施形態の作用・効果］
第２実施形態によれば、以下の作用・効果を得ることができる。
【００４４】
（２−１）第２実施形態では、キャパシタ素子２３を構成する各導電膜２１，２２に凹凸を設けてその表面積を大きくすることにより、図５に示した平坦な各導電膜８６，８８によってキャパシタ素子９０を形成する従来技術に比べて、各キャパシタ素子２３，９０の静電容量値を同一にした場合、キャパシタ素子２３（導電膜２１，２２）のシリコン基板８１上における占有面積を小さくできる。つまり、キャパシタ素子２３は、キャパシタ素子９０に比べて、シリコン基板８１上の単位面積当たりの静電容量値を大きくすることが可能である。
【００４５】
（２−２）第２実施形態では、キャパシタ素子２３を各配線層８３が形成されているアクティブ領域αに形成し、キャパシタ素子２３と各配線層８３を積層構造にすることにより、図５に示したフィールド領域βにキャパシタ素子９０を形成する従来技術に比べて、シリコン基板（半導体チップ）８１の面積を縮小して半導体チップを小型化できる。
【００４６】
（２−３）第２実施形態では、各配線層８３の存在によって自然に形成される各層間絶縁膜８４，８７の表面（デバイス表面）の段差を利用し、各層間絶縁膜８４，８７の表面にわざわざ段差を形成するのではないため、絶縁層に開口部を形成する工程とその開口部の内側面に凹凸面を形成する工程とが必要な特許文献２の技術に比べて、製造コストを低減できる。
【００４７】
（２−４）キャパシタ素子２３を構成する各導電膜２１，２２と各配線層８３との間にキャパシタが形成され、そのキャパシタがキャパシタ素子２３および各配線層８３の寄生容量となる。従って、前記寄生容量がキャパシタ素子２３および各配線層８３に接続される回路に影響を与えないように、第２層間絶縁膜８４の材質を適宜選択してその誘電率を低下させると共に、第２層間絶縁膜８４の膜厚を適宜設定することにより、前記寄生容量を十分に小さくする必要がある。
【００４８】
（２−５）キャパシタ素子２３と各配線層８３とが第２層間絶縁膜８４を介して重ねられるため、キャパシタ素子２３と各配線層８３との相互間で高周波ノイズが重畳されるおそれがある。従って、前記高周波ノイズがキャパシタ素子２３および各配線層８３に接続される回路に影響を与えないように、第２層間絶縁膜８４の膜厚を適宜設定することにより、前記高周波ノイズの重畳を防ぐ必要がある。
【００４９】
（第３実施形態）
図３は、第１実施形態の変形例である第３実施形態の半導体装置３０の製造方法を説明するための概略断面図である。
【００５０】
工程１（図３（Ａ））：シリコン基板８１上に第１層間絶縁膜８２を形成し、第１層間絶縁膜８２上に複数本（図示例では２本）の配線層８３を形成し、第１層間絶縁膜８２および配線層８３を覆うように第２層間絶縁膜８４を形成する。そして、第２層間絶縁膜８４上にフォトレジスト膜３１を形成し、フォトリソグラフィ法を用い、各配線層８３の上部および側面を覆う第２層間絶縁膜８４上のフォトレジスト膜３１だけを残し、それ以外の部分のフォトレジスト膜３１を除去する。
【００５１】
工程２（図３（Ｂ））：工程１で残したフォトレジスト膜３１をエッチング用マスクとして使用し、ドライエッチング法またはウェットエッチング法を用いてフォトレジスト膜３１から露出している第２層間絶縁膜８４を除去する。その結果、各配線層８３の上部および側面を覆う第２層間絶縁膜８４が残り、各配線層８３間および各配線層８３の左右側の第１層間絶縁膜８２が露出する。
【００５２】
工程３（図３（Ｃ））：各層間絶縁膜８２，８４上に導電膜１１を形成し、その導電膜１１を所望の形状にパターニングして導電膜１１からなる薄膜抵抗素子１２を形成する。薄膜抵抗素子１２はアクティブ領域αに形成されている。
【００５３】
［第３実施形態の作用・効果］
工程２にて各配線層８３の上部および側面を覆う第２層間絶縁膜８４が残るように第２層間絶縁膜８４をパターニングするため、第２層間絶縁膜８４が除去されて第１層間絶縁膜８２が露出する部分には畝合い状に深い窪みが形成される。そして、工程３にて各層間絶縁膜８２，８４上に導電膜１１を形成すると、第１層間絶縁膜８２が露出している深い窪み部分に導電膜１１が埋め込まれるため、各層間絶縁膜８２，８４上に形成された導電膜１１には大きな凹凸が生じ、その凹凸によって導電膜１１の表面積が非常に大きくなる。
【００５４】
従って、第３実施形態では、第２層間絶縁膜８４をパターニングすることにより、第１実施形態に比べて、薄膜抵抗素子１２を構成する導電膜１１に大きな凹凸を設けてその表面積を更に大きくすることができる。そのため、第３実施形態によれば、第１実施形態の効果を更に高めることができる。
【００５５】
（第４実施形態）
図４は、第２実施形態の変形例である第４実施形態の半導体装置４０の製造方法を説明するための概略断面図である。
【００５６】
工程１，工程２：（図４（Ａ）（Ｂ））：第３実施形態の工程１，工程２（図３（Ａ）（Ｂ））と同じである。
【００５７】
工程３（図４（Ｃ））：各層間絶縁膜８２，８４上に導電膜２１を形成し、導電膜２１上に第３層間絶縁膜８７を形成し、第３層間絶縁膜８７上に導電膜２２を形成する。そして、各膜２１，８７，２２を所望の形状にパターニングし、各導電膜２１，２２によってキャパシタ素子２３を形成する。尚、各導電膜２１，２２に挟まれた第３層間絶縁膜８７がキャパシタ素子２３の誘電体膜として機能する。キャパシタ素子２３はアクティブ領域αに形成されている。
【００５８】
［第４実施形態の作用・効果］
工程２にて各配線層８３の上部および側面を覆う第２層間絶縁膜８４が残るように第２層間絶縁膜８４をパターニングするため、第２層間絶縁膜８４が除去されて第１層間絶縁膜８２が露出する部分には畝合い状に深い窪みが形成される。そして、工程３にて各層間絶縁膜８２，８４上に導電膜２１を形成すると、第１層間絶縁膜８２が露出している深い窪み部分に導電膜２１が埋め込まれるため、各層間絶縁膜８２，８４上に形成された導電膜２１には大きな凹凸が生じる。
【００５９】
その結果、導電膜２１上に形成された第３層間絶縁膜８７にも大きな凹凸が生じ、第３層間絶縁膜８７上に形成された導電膜２２にも大きな凹凸が生じ、それら大きな凹凸によって各導電膜２１，２２の表面積が非常に大きくなる。
【００６０】
従って、第４実施形態では、第２層間絶縁膜８４をパターニングすることにより、第２実施形態に比べて、キャパシタ素子２３を構成する各導電膜２１，２２に大きな凹凸を設けてその表面積を更に大きくすることができる。そのため、第４実施形態によれば、第２実施形態の効果を更に高めることができる。
【００６１】
［別の実施形態］
ところで、本発明は上記各実施形態に限定されるものではなく、以下のように具体化してもよく、その場合でも、上記各実施形態と同等もしくはそれ以上の作用・効果を得ることができる。
【００６２】
（１）上記各実施形態において、第１層間絶縁膜８２はシリコン基板８１上に素子１２，２３を配置する領域の下地であるため省いてもよい。つまり、各実施形態から第１層間絶縁膜８２を省き、シリコン基板８１上に各配線層８３を形成してもよい。
【００６３】
（２）上記各実施形態では各配線層８３によってデバイス表面に形成された段差を利用し、素子１２，２３を構成する導電膜１１，２１，２２に凹凸を生じさせてその表面積を大きくしている。
【００６４】
しかし、各配線層８３によって形成された段差に限らず、どのような部材（例えば、各種素子の電極、ＬＯＣＯＳ（Local Oxidation of Silicon）法などによって形成された素子分離絶縁膜、シャロートレンチ素子分離法などによって形成された素子分離溝など）によってデバイス表面に形成された段差を利用してもよい。
【００６５】
つまり、何らかの素子（トランジスタ、ダイオード、抵抗、キャパシタ、コイルなど）の電極によってデバイス表面に形成された段差上に素子１２，２３を構成する導電膜１１，２１，２２を形成すればよい。また、素子分離絶縁膜によってデバイス表面に形成された段差上に素子１２，２３を構成する導電膜１１，２１，２２を形成すればよい。また、素子分離溝によってデバイス表面に形成された段差上に素子１２，２３を構成する導電膜１１，２１，２２を形成すればよい。
【００６６】
（３）上記各実施形態はシリコン基板８１上に作成したデバイスに適用したものであるが、その他の半導体基板（例えば、ガリウム・ヒ素基板、インジウム・ガリウム・ヒ素基板など）やＳＯＩ（Silicon On Insulator）基板の上に作成したデバイスに適用してもよい。
【図面の簡単な説明】
【００６７】
【図１】図１（Ａ）は、本発明を具体化した第１実施形態の半導体装置１０を説明するための概略断面図。図１（Ｂ）は半導体装置１０の平面図。
【図２】図２（Ａ）は、本発明を具体化した第２実施形態の半導体装置２０を説明するための概略断面図。図２（Ｂ）は半導体装置２０の平面図。
【図３】本発明を具体化した第３実施形態の半導体装置３０の製造方法を説明するための概略断面図。
【図４】本発明を具体化した第４実施形態の半導体装置４０の製造方法を説明するための概略断面図。
【図５】半導体基板上に形成された従来の薄膜抵抗素子、キャパシタ素子、配線層を説明するための概略断面図。
【符号の説明】
【００６８】
１０，２０，３０，４０…半導体装置
１１，２１，２２…導電膜
１２…薄膜抵抗素子
２３…キャパシタ素子
８１…シリコン基板
８２…第１層間絶縁膜
８３…配線層
８４…第２層間絶縁膜
８７…第３層間絶縁膜
α…アクティブ領域
β…フィールド領域
【図１】
2005243828.tif 000003
【図２】
2005243828.tif 000004
【図３】
2005243828.tif 000005
【図４】
2005243828.tif 000006
【図５】
2005243828.tif 000007