(57)【要約】【課題】  パッド下で発生するクラックの進行を有効に阻止し、かつクラック阻止効果を損なうことなく各パッド部から引出配線を外部に引き出すことが可能な半導体集積回路装置を提供する。【解決手段】  パッド部３と同一階層の配線層６３、パッド部３よりも下層の配線層６２及び接続孔７３によって、パッド部３の底面および左右の側面を外囲してパッド部３の配列方向に沿って延びる樋状のクラック阻止壁１１が形成されている。このクラック阻止壁１１には各パッド部３に対応して開口部１１ａが形成され、また、パッド部３を回路素子２に電気的に接続するための引出配線１２が各開口部１１ａを通してクラック阻止壁１１の外部に引き出されている。【選択図】  図３
2005072172.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の周縁部に沿って外部接続用の多数のパッド部が形成されている多層配線構造の半導体集積回路装置において、上記パッド部と同一階層の配線層、上記パッド部よりも下方の階層の配線層、および上記上下の配線層間を接続する接続孔によって、上記パッド部の底面および左右の側面を外囲してパッド部の配列方向に沿って延びる樋状のクラック阻止壁が形成されており、このクラック阻止壁の一側部には各々のパッド部に個別に対応して開口部が形成される一方、各パッド部からは各パッド部を回路素子に電気的に接続するための引出配線が延設され、これらの各引出配線は、上記各開口部を通してクラック阻止壁の外部に引き出されていることを特徴とする半導体集積回路装置。
【請求項２】
上記引出配線の引き出し方向に直交して上記開口部を覆う予備クラック阻止壁が形成されていることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
上記予備クラック阻止壁は、上記引出配線よりも下方の階層の配線層と、この配線層と上記引出配線との間を接続する接続孔とからなることを特徴とする請求項２記載の半導体集積回路装置。
【請求項４】
上記予備クラック阻止壁は、上記引出配線と上記クラック阻止壁との間に位置する配線層と、この配線層とクラック阻止壁との間を接続する接続孔とからなることを特徴とする請求項２記載の半導体集積回路装置。
【請求項５】
半導体基板の周縁部に沿って外部接続用の多数のパッド部が形成されている多層配線構造の半導体集積回路装置において、上記パッド部と同一階層の配線層、上記パッド部よりも下方の階層の配線層、および上記上下の配線層間を接続する接続孔によって、上記パッド部の底面および左右の側面を外囲してパッド部の配列方向に沿って延びる樋状のクラック阻止壁が形成されており、このクラック阻止壁の底部には各々のパッド部に個別に対応して開口部が形成される一方、各パッド部からは各パッド部を回路素子に電気的に接続するための引出配線が延設され、これらの各引出配線はパッド部よりも下方の階層の配線層およびパッド部と各配線層間を接続する接続孔によって構成されており、各引出配線は、上記各開口部を通してクラック阻止壁の外部に引き出されていることを特徴とする半導体集積回路装置。
【請求項６】
上記引出配線を構成する配線層の内で上記クラック阻止壁よりも下方外側に位置する少なくとも一層分の配線層は、上記開口部の面積よりも大きく形成されていることを特徴とする請求項５記載の半導体集積回路装置。
【請求項７】
上記パッド部および配線層は、ＡｌまたはＡｌを主成分とする配線とこの配線の表面に形成されたバリアメタル層とにより、上記接続孔はＷとバリアメタル層とにより、それぞれ形成されていることを特徴とする請求項１ないし請求項６のいずれか１項に記載の半導体集積回路装置。
【請求項８】
上記パッド部、配線層、および接続孔は、ＣｕまたはＣｕを主成分とする配線とこの配線の表面に形成されたバリアメタル層とにより形成されていることを特徴とする請求項１ないし請求項６のいずれか１項に記載の半導体集積回路装置。
【請求項９】
上記パッド部の上面には、Ａｌを主成分とする配線とこの配線の表面に形成されたバリアメタル層とが形成されていることを特徴とする請求項８記載の半導体集積回路装置。
【請求項１０】
上記パッド部および配線層の内の一部は、ＣｕまたはＣｕを主成分とする配線およびこの配線の表面に形成されたバリアメタル層により形成され、その他の部分についてはＡｌまたはＡｌを主成分とする配線とこの配線の表面に形成されたバリアメタル層とにより形成されていることを特徴とする請求項１ないし請求項６のいずれか１項に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層配線構造を有する半導体集積回路装置に関するものである。
【背景技術】
【０００２】
近年、情報処理や通信技術等の目覚ましい発達により、取り扱う情報量および処理速度が飛躍的に向上してきている。そのため、半導体集積回路装置においても、回路素子の高集積化、記憶容量の大容量化が望まれている。
【０００３】
半導体集積回路装置においては、通常、チップの周縁部に沿ってボンディングワイヤ等が接続される一辺が数十μｍ程度の方形のパッド部が多数配列されている。また、上記の高集積化の要求に応えるために、従来、これらの各パッド部と電気的に接続されるチップ内部のＭＯＳＦＥＴ等の回路素子を、パッド部で囲まれた内側の領域に形成するだけでなく、多層配線構造を利用してパッド部の直下の領域にも形成したものが提供されている。  
【０００４】
ところで、パッド部にボンディングワイヤを接続する際に圧力、熱、振動等のストレスが加わったり、あるいは動作試験時におけるプローブ針の接触圧等が加わったときには、パッド部下の比較的硬質の層間絶縁膜にクラックが発生することがある。
【０００５】
その場合、パッド部の下方に回路素子が形成されているときには、上記のようにして発生したクラックが回路素子の形成領域にまで進行し、回路素子が動作しなくなったり、誤動作するなどの不具合を生じる。
【０００６】
そこで、従来技術では、パッド部の周側部および底部を囲むようにしてガードリングを配置し、パッド部下の層間絶縁膜で生じたクラックが下方の回路素子の形成領域にまで進行しないようにした構成の半導体装置が提案されている（例えば、特許文献１参照）。
【０００７】
【特許文献１】特開平１０−６４９４５号公報（第７頁、図７）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、前述の特許文献１に記載されているようなガードリングは、各パッド部に対してガードリングを個別に配置してパッド部の周側部および底部を囲む構造になっているので、次のような課題が残されている。
【０００９】
（１）  互いに隣接するパッド部間にガードリングが介在する構成になるため、各パッド部相互の間隔をガードリングを設けない場合よりも必然的に広くせざるを得なくなる。これは、チップの高集積化の要求に逆行することになる。
【００１０】
（２）  各々のパッド部を回路素子に電気的に接続するためには、各パッド部から引出配線を延設する必要があるが、特許文献１には、このような引出配線をどのように形成すべきかの方法が明記されていない。そのため、実際の半導体集積回路装置に適用する場合には、ガードリングの効果を損なうことなく引出配線をパッド部から引き出すための構成について再度検討する必要がある。
【００１１】
本発明は、上記の課題を解決するためになされたもので、従来のように各パッド部相互の間隔を広げなくてもパッド部下で発生するクラックの進行を有効に阻止することができ、しかも、クラック阻止効果を損なうことなく各パッド部からの引出配線を引き出すことが可能な半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記の目的を達成するために、本発明は、半導体基板の周縁部に沿って外部接続用の多数のパッド部が形成されている多層配線構造の半導体集積回路装置において、次の構成を採用している。
【００１３】
すなわち、請求項１記載の発明に係る半導体集積回路装置は、パッド部と同一階層の配線層、上記パッド部よりも下方の階層の配線層、および上記上下の配線層間を接続する接続孔によって、上記パッド部の底面および左右の側面を外囲してパッド部の配列方向に沿って延びる樋状のクラック阻止壁が形成されており、このクラック阻止壁の一側部には各々のパッド部に個別に対応して開口部が形成される一方、各パッド部からは各パッド部を回路素子に電気的に接続するための引出配線が延設され、これらの各引出配線は、上記各開口部を通してクラック阻止壁の外部に引き出されていることを特徴としている。
【００１４】
請求項２記載の発明に係る半導体集積回路装置は、請求項１記載の発明の構成において、上記引出配線の引き出し方向に直交して上記開口部を覆う予備クラック阻止壁が形成されていることを特徴としている。
【００１５】
請求項３記載の発明に係る半導体集積回路装置は、請求項２記載の発明の構成において、上記予備クラック阻止壁は、上記引出配線よりも下方の階層の配線層と、この配線層と上記引出配線との間を接続する接続孔とからなることを特徴としている。
【００１６】
請求項４記載の発明に係る半導体集積回路装置は、請求項２記載の発明の構成において、上記予備クラック阻止壁は、上記引出配線と上記クラック阻止壁との間に位置する配線層と、この配線層とクラック阻止壁との間を接続する接続孔とからなることを特徴としている。
【００１７】
請求項５記載の発明に係る半導体集積回路装置は、パッド部と同一階層の配線層、上記パッド部よりも下方の階層の配線層、および上記上下の配線層間を接続する接続孔によって、上記パッド部の底面および左右の側面を外囲してパッド部の配列方向に沿って延びる樋状のクラック阻止壁が形成されており、このクラック阻止壁の底部には各々のパッド部に個別に対応して開口部が形成される一方、各パッド部からは各パッド部を回路素子に電気的に接続するための引出配線が延設され、これらの各引出配線はパッド部よりも下方の階層の配線層およびパッド部と各配線層間を接続する接続孔によって構成されており、各引出配線は、上記各開口部を通してクラック阻止壁の外部に引き出されていることを特徴としている。
【００１８】
請求項６記載の発明に係る半導体集積回路装置は、請求項５記載の発明の構成において、上記引出配線を構成する配線層の内で上記クラック阻止壁よりも下方外側に位置する少なくとも一層分の配線層は、上記開口部の面積よりも大きく形成されていることを特徴としている。
【００１９】
請求項７記載の発明に係る半導体集積回路装置は、請求項１ないし請求項６のいずれか１項に記載の発明の構成において、上記パッド部および配線層は、ＡｌまたはＡｌを主成分とする配線とこの配線の表面に形成されたバリアメタル層とにより、上記接続孔はＷとバリアメタル層とにより、それぞれ形成されていることを特徴としている。
【００２０】
請求項８記載の発明に係る半導体集積回路装置は、請求項１ないし請求項６のいずれか１項に記載の発明の構成において、上記パッド部、配線層、および接続孔は、ＣｕまたはＣｕを主成分とする配線とこの配線の表面に形成されたバリアメタル層とにより形成されていることを特徴としている。
【００２１】
請求項９記載の発明に係る半導体集積回路装置は、請求項８記載の発明の構成において、上記パッド部の上面には、ＡｌまたはＡｌを主成分とする配線とこの配線の表面に形成されたバリアメタル層とが形成されていることを特徴としている。
【００２２】
請求項１０記載の発明に係る半導体集積回路装置は、請求項１ないし請求項６のいずれか１項に記載の発明の構成において、上記パッド部および配線層の内の一部は、ＣｕまたはＣｕを主成分とする配線およびこの配線の表面に形成されたバリアメタル層により形成され、その他の部分についてはＡｌまたはＡｌを主成分とする配線とこの配線の表面に形成されたバリアメタル層とにより形成されていることを特徴としている。
【発明の効果】
【００２３】
本発明の半導体集積回路装置によれば、パッド部の底面および左右の側面を外囲してパッド部の配列方向に沿って延びる樋状のクラック阻止壁が形成されているので、このクラック阻止壁によってパッド部下に生じるクラックの進行を有効に阻止することができる。このため、回路素子の動作不良等の発生を有効に防止でき、装置の信頼性を高めることができる。
【００２４】
また、この場合のクラック阻止壁は、従来技術のように互いに隣接するパッド部間に介在しないため、各パッド部相互の間隔を広げる必要がなく、このため、チップの高集積化の要求に応えることができる。
【００２５】
さらに、このクラック阻止壁の一側部、または底部には各々のパッド部に個別に対応して各開口部を形成し、この開口部を通じて引出配線をクラック阻止壁の外部に引き出しているため、クラック阻止壁のクラック阻止効果を損なうことなく、各々のパッド部を所定の回路素子に対して電気的に確実に接続することができる。
【発明を実施するための最良の形態】
【００２６】
実施の形態１．
図１は本発明の実施の形態１における半導体集積回路装置の全体を示す平面図、図２は図１の符号Ａで示す部分を拡大して透視的に示す平面図、図３は図２のＢ−Ｂ線に沿う断面図、図４は図２のＣ−Ｃ線に沿う断面図、図５はクラック阻止壁と引出配線を模式的に示す斜視図である。
【００２７】
この実施の形態１の半導体集積回路装置は、シリコン基板１上に、回路素子（ここではＭＯＳＦＥＴ）２、金線等のボンディングワイヤＷが接続されるパッド部３、各パッド部３と回路素子２とを電気的に接続するための配線層６１〜６３や接続孔７１〜７３、および層間絶縁膜５１〜５３等が形成されて多層配線構造をしている。なお、回路素子２はＭＯＳＦＥＴに限らず、バイポーラトランジスタ、ゲート電極を用いた抵抗素子などであってもよい。
【００２８】
各パッド部３は、一辺が数十μｍ程度の方形のもので、チップの周縁部に沿って多数配列されている。また、これらの各パッド部３と電気的に接続されるチップ内部の回路素子２は、パッド部３で囲まれたチップ内側の領域だけでなく、パッド部３の直下の領域にも形成されている。
【００２９】
各回路素子（ＭＯＳＦＥＴ）２は、ゲート電極２ａ、ゲート絶縁膜２ｂ、拡散層２ｃなどにより構成されており、各回路素子２は分離絶縁層４によって電気的に分離されている。ゲート電極２ａは、例えば多結晶シリコン膜、金属シリサイト膜または両者の積層膜で形成されている。ゲート絶縁膜２ｂは、例えばシリコン酸化膜、シリコン窒化膜、または両者の積層膜で形成されている。
【００３０】
そして、これらの回路素子２の上には第１層間絶縁膜５１が形成され、この第１層間絶縁膜５１の上に第１配線層６１が形成され、また、第１配線層６１とシリコン基板１とは第１層間絶縁膜５１に形成された第１接続孔７１によって電気的に接続されている。
【００３１】
上記の第１層間絶縁膜５１は、例えばＢＰＳＧ膜やＴＥＯＳ膜、またはプラズマＣＶＤ法により形成されたシリコン酸化膜で構成されている。また、第１配線層６１は、例えばＡｌまたはＡｌを主成分とする金属と、その表面に形成されたＴｉ、窒化Ｔｉなどのバリアメタル層で構成されている。第１接続孔７１は、Ｗおよび孔内を充填するように形成されたバリアメタル層で構成されている。
【００３２】
第１層間絶縁膜５１および第１配線層６１の上には第２層間絶縁膜５２が形成され、この第２層間絶縁膜５２の上に第２配線層６２が形成され、また、この第２配線層６２と第１配線層６１とは第２層間絶縁膜５２に形成された第２接続孔７２によって電気的に接続されている。さらに、第２層間絶縁膜５２および第２配線層６２の上には第３層間絶縁膜５３が形成され、この第３層間絶縁膜５３の上に第３配線層６３が形成され、また、この第３配線層６３と第２配線層６２とは第３層間絶縁膜５３に形成された第３接続孔７３によって電気的に接続されている。
【００３３】
上記の第２，第３層間絶縁膜５２，５３は、例えばプラズマＣＶＤ法により形成されたシリコン酸化膜で構成されている。また、第２，第３配線層６２，６３は、第１配線層と同様に、例えばＡｌまたはＡｌを主成分とする金属と、その表面に形成されたＴｉ、窒化Ｔｉなどのバリアメタル層で構成されている。さらに第２，第３各接続孔７２，７３は、前述の第１接続孔７１と同様に、Ｗおよび孔内を充填するように形成されたバリアメタル層で構成されている。
【００３４】
チップの最上層のパッド部３以外の箇所は、パッシベーション膜８で覆われている。このパッシベーション膜８は、例えばシリコン窒化膜の上にポリイミド膜を形成して構成されている。
【００３５】
この実施の形態１の特徴として、パッド部３と同一階層の第３配線層６３、上記パッド部３よりも一層下の第２配線層６２、および上下の第３，第２配線層６３，６２間を接続する第３接続孔７３によって、パッド部３の底面および左右の側面を外囲してパッド部３の配列方向に沿って延びる断面略凹形をした樋状のクラック阻止壁１１が形成されている。そして、クラック阻止壁１１の一側部には各々のパッド部３に個別に対応して開口部１１ａが形成されている。
【００３６】
一方、各パッド部３からは第３配線層６３の一部で構成される引出配線１２が延設されており、これらの引出配線１２は、各開口部１１ａを通してクラック阻止壁１１の外部に引き出されている。そして、クラック阻止壁１１の外部に引き出された引出配線１２は、第１，第２配線層６１，６２および第１〜第３接続孔７１〜７３を介して所定の回路素子２に電気的に接続されている。
【００３７】
この実施の形態１の半導体集積回路装置においては、パッド部３を囲んで樋状のクラック阻止壁１１が形成されているので、パッド部３にボンディングワイヤを接続する際にストレスが加わったり、動作試験時におけるプローブ針の接触圧等が加わって、パッド部３下の第３層間絶縁膜５３にクラックＶが発生した場合でも、クラック阻止壁１１によってクラックＶの進行が阻止される。このため、回路素子２の動作不良等の発生を有効に防止でき、装置の信頼性を高めることができる。
【００３８】
また、この場合のクラック阻止壁１１は、従来技術のように互いに隣接するパッド部３間に介在しないため、各パッド部３相互の間隔を広げる必要がなく、このため、チップの高集積化の要求に応えることができる。
【００３９】
さらに、このクラック阻止壁１１の一側部には各々のパッド部３に個別に対応して開口部１１ａを形成し、この開口部１１ａを通じて引出配線１２をクラック阻止壁１１の外部に引き出しているため、クラック阻止壁１１のクラック阻止効果を損なうことなく、各々のパッド部３を所定の回路素子２に電気的に接続することができる。
【００４０】
なお、上記の実施の形態１では、クラック阻止壁１１をパッド部３と同一階層の第３配線層６３、パッド部３よりも一層下の第２配線層６２、および第３，第２配線層６３，６２間を接続する第３接続孔７３によって形成しているが、これに限らず、図６に示すように、例えば４層分の層間絶縁膜５１〜５４および配線層６１〜６４をそれぞれ形成した上で、最上の第４配線層６４とその下の２層分の第３，第２配線層６３，６２、およびこれらの各配線層６２〜６４間を接続する第３，第２接続孔７３，７４によって樋状のクラック阻止壁１１を構成することも可能である。このような構成にした場合にも実施の形態１の場合と同様な効果を得ることが可能である。
【００４１】
実施の形態２．
図７は本発明の実施の形態２における半導体集積回路装置の要部を示す断面図であり、図１ないし図５に示した実施の形態１と対応する構成部分には同一の符号を付す。
【００４２】
この実施の形態２では、例えば４層分の層間絶縁膜５１〜５４および配線層６１〜６４をそれぞれ形成した上で、最上の第４配線層６４とその１層下の第３配線層６３、および両層６４，６３間を接続する第４接続孔７４によって一つの埋め込み型のパッド部３を構成し、パッド部３全体の強度を高めている。
【００４３】
このため、この実施の形態２においては、上から３層分の配線層６２〜６４と、これらの各配線層６２〜６４を接続する接続孔７３，７４によってパッド部３を囲む樋状のクラック阻止壁１１が形成されている。しかも、この場合には、パッド部３を構成する第３配線層６３から引出配線１２が延設されている。
このような構成の半導体集積回路装置においても、実施の形態１の場合と同様な効果を得ることが可能である。
【００４４】
実施の形態３．
図８は本発明の実施の形態３における半導体集積回路装置の要部を透視的に示す平面図、図９は図８のＤ−Ｄ線に沿う断面図であり、図１ないし図５に示した実施の形態１と対応する構成部分には同一の符号を付す。
【００４５】
この実施の形態３の半導体集積回路装置は、実施の形態１の場合と同様に、パッド部３と同一階層の第３配線層６３、パッド部３よりも一層下の第２配線層６２、および両配線層６３，６２間を接続する第３接続孔７３によって樋状のクラック阻止壁１１が形成されている。そして、クラック阻止壁１１の一側部には各々のパッド部３に個別に対応して開口部１１ａが形成され、各パッド部３から延設された第３配線層６３の一部で構成される引出配線１２が各開口部１１ａを通してクラック阻止壁１１の外部に引き出されている。
【００４６】
さらに、この実施の形態３の特徴として、クラック阻止壁１１の外側は引出配線１２の引き出し方向に直交して開口部１１ａを覆う予備クラック阻止壁１５が、引出配線１２と一体化された状態で張り出し形成されている。この場合の予備クラック阻止壁１５は、引出配線１２よりも一層下の第２配線層６２と、この第２配線層６２と引出配線１２との間を接続する第３接続孔７３とにより構成されている。
【００４７】
この実施の形態３の構成においては、パッド部３下の第３層間絶縁膜５３にクラックＶが発生してクラック阻止壁１１の開口部１１ａを通った場合でも、クラック阻止壁１１の外側に設けた予備クラック阻止壁１５よってクラックＶの進行が阻止される。このため、クラック阻止壁１１のみを設けた場合よりもクラックＶの進行をより確実に阻止することが可能になり、装置の信頼性を一層高めることができる。
【００４８】
実施の形態４．
図１０は本発明の実施の形態４における半導体集積回路装置の要部を透視的に示す平面図、図１１は図１０のＥ−Ｅ線に沿う断面図であり、図１ないし図５に示した実施の形態１と対応する構成部分には同一の符号を付す。
【００４９】
上記の実施の形態３では、クラック阻止壁１１の外側に予備クラック阻止壁１５が形成されているが、この実施の形態４では、クラック阻止壁１１の内側に予備クラック阻止壁１５が張り出し形成されている。
【００５０】
すなわち、この実施の形態４では、例えば４層分の層間絶縁膜５１〜５４および配線層６１〜６４をそれぞれ形成した上で、最上の第４配線層６４とその下の２層分の配線層６３，６２、およびこれらの各配線層６２〜６４間を接続する接続孔７３，７４によって樋状のクラック阻止壁１１が構成されている。そして、クラック阻止壁１１の一側部には各々のパッド部３に個別に対応して各開口部１１ａが形成され、各パッド部３から延設された第４配線層６４の一部で構成される引出配線１２が各開口部１１ａを通してクラック阻止壁１１の外部に引き出されている。
【００５１】
そして、クラック阻止壁１１の内側に引出配線１２の引き出し方向に直交して開口部１１ａを覆う予備クラック阻止壁１５が、引出配線１２と一体化された状態で張り出し形成されている。この場合の予備クラック阻止壁１５は、引出配線１２よりも一層下の第３配線層６３と、この第３配線層６３と引出配線１２との間を接続する第４接続孔７４とで構成されている。
【００５２】
この実施の形態４の構成においては、実施の形態３の場合と同様、パッド部３下の第４層間絶縁膜５４にクラックが発生しても予備クラック阻止壁１５よってその進行が阻止される。このため、ラック阻止壁１１の開口部１１ａを通ってクラックが進行するおそれがないので、クラック阻止壁１１のみを設けた場合よりも確実にクラックを阻止することが可能になり、装置の信頼性を一層高めることができる。
【００５３】
実施の形態５．
図１２は本発明の実施の形態５における半導体集積回路装置の要部を透視的に示す平面図、図１３は図１２のＦ−Ｆ線に沿う断面図であり、図１ないし図５に示した実施の形態１と対応する構成部分には同一の符号を付す。
【００５４】
この実施の形態５の半導体集積回路装置は、実施の形態４と同様に、例えば４層分の層間絶縁膜５１〜５４および配線層６１〜６４をそれぞれ形成した上で、最上の第４配線層６４とその下の２層分の配線層６３，６２、およびこれらの各配線層６２〜６４間を接続する接続孔７３，７４によってパッド部３を囲む樋状のクラック阻止壁１１が構成されている。そして、クラック阻止壁１１の一側部には各々のパッド部３に個別に対応して開口部１１ａが形成され、各パッド部３から延設された第４配線層６４の一部で構成される引出配線１２が各開口部１１ａを通してクラック阻止壁１１の外側に引き出されている。
【００５５】
また、この実施の形態５の特徴として、ラック阻止壁１１の外側に引出配線１２の引き出し方向に直交して予備クラック阻止壁１５がクラック阻止壁１１と一体化された状態で形成されている。この場合の予備クラック阻止壁１５は、クラック阻止壁１１を構成する第２配線層６２と引出配線１２との間に位置する上から２層目の第３配線層６３、およびこの第３配線層６３と第２配線層６２との間を接続する第３接続孔７３とで構成されている。
【００５６】
この実施の形態５の構成においては、引出配線１２の引き出し方向に沿ってクラック阻止壁１１と補助クラック阻止壁１５とが二重に設けられているので、パッド部３下の第４層間絶縁膜５４にクラックが発生した場合にはクラック阻止壁１１あるいは予備クラック阻止壁１５によってクラックの進行が阻止される。このため、クラック阻止壁１１のみを設けた場合よりもクラックの進行をより確実に阻止することが可能になり、装置の信頼性を一層高めることができる。
【００５７】
なお、この実施の形態５では、予備クラック阻止壁１５はクラック阻止壁１１の外側に配置しているが、クラック阻止壁１１の内側に形成することも勿論可能である。
【００５８】
実施の形態６
図１４は本発明の実施の形態６における半導体集積回路装置の断面図であり、図１ないし図５に示した実施の形態１と対応する構成部分には同一の符号を付す。
【００５９】
この実施の形態６の半導体集積回路装置は、例えば４層分の層間絶縁膜５１〜５４および配線層６１〜６４をそれぞれ形成した上で、パッド部３と同じ階層に属する最上の第４配線層６４とその一層下の第３配線層６３、およびこれら上下の配線層６４，６３間を接続する第４接続孔７４によってパッド部３の底面および左右の側面を外囲してパッド部３の配列方向に沿って延びる樋状のクラック阻止壁１１が構成されている。そして、このクラック阻止壁１１の底部には各々のパッド部３に個別に対応して開口部１１ｂが形成されている。
【００６０】
一方、各パッド部３からはパッド部３を回路素子２に電気的に接続するための引出配線１３が延設されている。これらの各引出配線１３は、パッド部３よりも下方の配線層６１〜６３および接続孔７１〜７４によって構成されており、各引出配線１３は、上記のクラック阻止壁１１の各開口部１１ｂを通してクラック阻止壁１１の外側に引き出されている。
【００６１】
この実施の形態６においても、パッド部３下の第４層間絶縁膜５４にクラックＶが発生した場合にはクラック阻止壁１１よってクラックＶの進行が阻止されるので、装置の信頼性を高めることができる。
【００６２】
なお、図１５に示すように、引出配線１３を構成する配線層６１〜６３の内、クラック阻止壁１１の下方外側に位置する第２配線層６２は、開口部１１ｂの面積よりも大きく形成しておくのが好ましい。この構成であれば、パッド部３下の第４層間絶縁膜５４にクラックＶが発生してクラック阻止壁１１の開口部１１ｂを通った場合でも、クラック阻止壁１１の下方外側に位置する第２配線層６２によってクラックＶの進行が阻止される。このため、クラック阻止壁１１のみを設けた場合よりもクラックＶの進行をより確実に阻止することが可能になり、装置の信頼性を一層高めることができる。
【００６３】
実施の形態７．
図１６は本発明の実施の形態７における半導体集積回路装置の断面図であり、図１ないし図５に示した実施の形態１と対応する構成部分には同一の符号を付す。
【００６４】
上記の実施の形態１〜実施の形態６の半導体集積回路装置は、パッド部３および各配線層６１〜６４はＡｌを主成分とする配線とこの配線の表面に形成されたバリアメタル層とにより、また、接続孔７１〜７４はＷとバリアメタル層とによりそれぞれ形成している。
【００６５】
これに対して、この実施の形態７の半導体集積回路装置は、デュアル・ダマシン法により、パッド部３、配線層６１〜６３、および接続孔７１〜７３は、ＣｕまたはＣｕを主成分とする配線とこの配線の表面に形成されたバリアメタル層とにより形成されている。
【００６６】
この実施の形態７の構成においても、実施の形態１の場合と同様の効果が得られる。また、パッド部３、配線層６１〜６３、および接続孔７１〜７３は、ＣｕまたはＣｕを主成分とする配線とこの配線の表面に形成されたバリアメタル層により構成することで、通電抵抗を下げることができ、回路素子２の動作の高速化を図ることができる。その他の作用効果は、実施の形態１の場合と同様である。
【００６７】
なお、この実施の形態７では、パッド部３を構成するＣｕまたはＣｕを主成分とする配線層６３は表面にそのまま露出した状態になっているが、図１７に示すように、例えばパッド部３を構成する配線層６３の上面に、ＡｌまたはＡｌを主成分とする配線２１とこの配線２１の表面に形成されたバリアメタル層２２とをさらに形成することもできる。このようにすれば、ボンディングワイヤとなる金線をパッド部３に一層容易に接合することが可能になるので都合がよい。
【００６８】
実施の形態８．
図１８は本発明の実施の形態８における半導体集積回路装置の断面図であり、図１ないし図５に示した実施の形態１と対応する構成部分には同一の符号を付す。
【００６９】
この実施の形態８の半導体集積回路装置は、デュアル・ダマシン法により製作された第１，第２層間絶縁膜５１，５２内に位置する第１，第２配線層６１，６２、および第１，第２接続孔７１，７２は、ＣｕまたはＣｕを主成分とする配線とこの配線の表面に形成されたバリアメタル層により構成されている。また、第３層間絶縁膜５３上のパッド部３や引出配線１２を含む配線層６３は、ＡｌまたはＡｌを主成分とする配線とこの配線の表面に形成されたＴｉ、窒化Ｔｉ等からなるバリアメタル層とにより構成され、さらに、第３層間絶縁膜５３内の第３接続孔７３についてはＷとバリアメタル層とにより構成されている。この実施の形態８の構成についても、実施の形態１の場合と同様の効果を得ることができる。
【００７０】
なお、図１８に示した場合と上下逆の構成、すなわち、第１，第２配線層６１，６２、および第１，第２接続孔７１，７２を、ＡｌまたはＡｌを主成分とする配線とこの配線の表面に形成されたＴｉ、窒化Ｔｉ等からなるバリアメタル層とにより構成し、また、パッド部３や引出配線１２を含む配線層６３や第３接続孔７３は、ＣｕまたはＣｕを主成分とする配線とこの配線の表面に形成されたバリアメタル層により構成することも可能である。
【産業上の利用可能性】
【００７１】
上記の実施の形態１〜８では、パッド部３に金線等のワイヤをボンディングする場合を例にとって説明したが、外部接続の形態としては、これに限定されるものではなく、テープキャリアを用いたものや、パンプ電極を用いるフリップチップ実装を行う場合にも適用することが可能である。
【図面の簡単な説明】
【００７２】
【図１】本発明の実施の形態１における半導体集積回路装置の全体を示す平面図である。
【図２】図１の符号Ａで示す部分を拡大して透視的に示す平面図である。
【図３】図２のＢ−Ｂ線に沿う断面図である。
【図４】図２のＣ−Ｃ線に沿う断面図である。
【図５】実施の形態１の半導体集積回路装置におけるクラック阻止壁と引出配線を模式的に示す斜視図である。
【図６】実施の形態１における半導体集積回路装置の変形例を示す断面図である。
【図７】本発明の実施の形態２における半導体集積回路装置の断面図である。
【図８】本発明の実施の形態３における半導体集積回路装置の要部を透視的に示す平面図である。
【図９】図８のＤ−Ｄ線に沿う断面図である。
【図１０】本発明の実施の形態４における半導体集積回路装置の要部を透視的に示す平面図である。
【図１１】図１０のＥ−Ｅ線に沿う断面図である。
【図１２】本発明の実施の形態５における半導体集積回路装置の要部を透視的に示す平面図である。
【図１３】図１２のＦ−Ｆ線に沿う断面図である。
【図１４】本発明の実施の形態６における半導体集積回路装置の断面図である。
【図１５】実施の形態６における半導体集積回路装置の変形例を示す断面図である。
【図１６】本発明の実施の形態７における半導体集積回路装置の断面図である。
【図１７】実施の形態７における半導体集積回路装置の変形例を示す断面図である。
【図１８】本発明の実施の形態８における半導体集積回路装置の断面図である。
【符号の説明】
【００７３】
１  シリコン基板
２  回路素子
３  パッド部
５１〜５４  層間絶縁膜
６１〜６４  配線層
７１〜７４  接続孔
１１  クラック阻止壁
１１ａ，１１ｂ  開口部
１２，１３  引出配線
１５  予備クラック阻止壁
Ｖ  クラック
【図１】
2005072172.tif 000003
【図２】
2005072172.tif 000004
【図３】
2005072172.tif 000005
【図４】
2005072172.tif 000006
【図５】
2005072172.tif 000007
【図６】
2005072172.tif 000008
【図７】
2005072172.tif 000009
【図８】
2005072172.tif 000010
【図９】
2005072172.tif 000011
【図１０】
2005072172.tif 000012
【図１１】
2005072172.tif 000013
【図１２】
2005072172.tif 000014
【図１３】
2005072172.tif 000015
【図１４】
2005072172.tif 000016
【図１５】
2005072172.tif 000017
【図１６】
2005072172.tif 000018
【図１７】
2005072172.tif 000019
【図１８】
2005072172.tif 000020