(57)【要約】【課題】近接セル間干渉効果によるしきい値の変動を抑制し、誤書き込みを防止した半導体記憶装置を提供する。【解決手段】第一ラッチ１２、第二ラッチ１３、比較回路１１、ビット線駆動回路２、ワード線駆動回路４、カラムデコーダ３、ワード制御回路４、ロウデコーダ４、アドレスバッファ６により先書き込み手段、後書き込み手段及びしきい値電圧制御手段を構成する。「先書き込み手段」は、メモリセルカラムＣ２ｊ−１，Ｃ２ｊ，Ｃ２ｊ＋１，・・・・・から選択された先記憶カラムにデータを書き込む。「後書き込み手段」は、先記憶カラムの書き込み後に、先記憶カラムに隣接する後記憶カラムにデータを書き込む。「しきい値電圧制御手段」は、先記憶カラムに属するメモリセルトランジスタのしきい値電圧が、後記憶カラムに属するメモリセルトランジスタの電荷量で変動する電圧を制御する。【選択図】      図１
2005025898.tif 000002
【特許請求の範囲】
【請求項１】
複数個のメモリセルトランジスタと該メモリセルトランジスタを選択する選択トランジスタとを列方向に配列してなるメモリセルカラムを行方向に複数本並列配置したメモリセルアレイと、前記メモリセルトランジスタ及び選択トランジスタを駆動し、前記メモリセルトランジスタから情報を読み出す周辺回路とを備える半導体記憶装置であって、前記周辺回路は、
前記複数本のメモリセルカラムから１本置きに周期的に選択された複数の先記憶カラムのメモリセルトランジスタのそれぞれにデータを書き込む先書き込み手段と、
前記先記憶カラムの書き込み後に、前記先記憶カラムに対し交差指状に交互にそれぞれ隣接するメモリセルカラムからなる複数の後記憶カラムのメモリセルトランジスタのそれぞれにデータを書き込む後書き込み手段と、
前記先記憶カラムに属するメモリセルトランジスタのしきい値電圧の前記後記憶カラムに属するメモリセルトランジスタの電荷量による変動を制御するしきい値電圧制御手段
とを備えることを特徴とする半導体記憶装置。
【請求項２】
前記しきい値電圧制御手段は、前記先記憶カラムに属するメモリセルトランジスタに書き込む電荷量を、前記後記憶カラムに属するメモリセルトランジスタの電荷量により上昇する電圧分を見込み、最終的に必要となるしきい値より低く設定する手段を備えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記しきい値電圧制御手段は、
前記先記憶カラムに書き込むデータをラッチする第一ラッチと、
前記後記憶カラムに書き込むデータをラッチする第二ラッチと、
前記第一ラッチ及び第二ラッチにラッチされたデータを比較する比較回路
とを備えることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記しきい値電圧制御手段は、
前記先記憶カラムに書き込むデータをラッチする第一ラッチと、
前記後記憶カラムに書き込むデータをラッチする第二ラッチと、
前記第一ラッチ及び第二ラッチに接続され、前記先記憶カラム及び前記後記憶カラムに追加書き込みする際の書き込みデータを切り替えるデータセレクタ
とを備えることを特徴とする請求項２に記載の半導体記憶装置。
【請求項５】
前記第一ラッチ及び第二ラッチは、それぞれ２ページ分のラッチが可能であることを特徴とする請求項３又は４に記載の半導体記憶装置。
【請求項６】
前記しきい値電圧制御手段は、先記憶カラムのメモリセルトランジスタのベリファイ電位を下げることによってしきい値電圧を下げることを特徴とする請求項２に記載の半導体記憶装置。
【請求項７】
前記しきい値電圧制御手段は、先記憶カラムのビット線電位を上げることによってしきい値電圧を下げることを特徴とする請求項２に記載の半導体記憶装置。
【請求項８】
前記しきい値電圧制御手段は、先記憶カラムのメモリセルトランジスタのベリファイ結果に対しデータの再プログラムを行い、後記憶カラムのメモリセルトランジスタのベリファイ結果に対しデータ再プログラムを行うことを特徴とする請求項２に記載の半導体記憶装置。
【請求項９】
前記しきい値電圧制御手段は、すべてのカラムの記憶が終了した後、ベリファイの結果に対しデータの再プログラムを行うことを特徴とする請求項２に記載の半導体記憶装置。
【請求項１０】
前記しきい値電圧制御手段は、先記憶カラム又は後記憶カラムのメモリセルトランジスタのプログラムベリファイを、当該カラムとは異なるカラムのメモリセルのビット線を所定電位に固定するビット線シールド方式によって行うことを特徴とする請求項２に記載の半導体記憶装置。
【請求項１１】
複数個のメモリセルトランジスタと該メモリセルトランジスタを選択する選択トランジスタとを列方向に配列してなるメモリセルカラムを行方向に複数本並列配置したメモリセルアレイと、前記メモリセルトランジスタ及び選択トランジスタを駆動し、前記メモリセルトランジスタから情報を読み出す周辺回路とを備える半導体記憶装置において、
前記複数本のメモリセルカラムから１本置きに周期的に選択された複数の先記憶カラムのメモリセルトランジスタに書き込む予定の先書き込みデータをラッチするステップと、
前記先記憶カラムの書き込み後に、前記先記憶カラムに対し交差指状に交互にそれぞれ隣接するメモリセルカラムからなる複数の後記憶カラムのメモリセルトランジスタに書き込む予定の後書き込みデータをラッチするステップと、
前記先書き込みデータと前記後書き込みデータとを比較し、前記先記憶カラムに属するメモリセルトランジスタのしきい値電圧が、前記後記憶カラムに属するメモリセルトランジスタの電荷量で変動する電圧を決定するステップと、
前記決定に従い、前記先記憶カラムに属するメモリセルトランジスタにデータを書き込むステップと、
前記先記憶カラムに属するメモリセルトランジスタにデータを書き込んだ後、前記後記憶カラムに属するメモリセルトランジスタに後書き込みデータを書き込むステップ
とを含むことを特徴とするデータ書き込み方法。
【請求項１２】
複数個のメモリセルトランジスタと該メモリセルトランジスタを選択する選択トランジスタとを列方向に配列してなるメモリセルカラムを行方向に複数本並列配置したメモリセルアレイと、前記メモリセルトランジスタ及び選択トランジスタを駆動し、前記メモリセルトランジスタから情報を読み出す周辺回路とを備える半導体記憶装置において、
前記複数本のメモリセルカラムから１本置きに周期的に選択された複数の先記憶カラムのメモリセルトランジスタに、最終的に必要となるしきい値より低くなる電荷量でデータを書き込むステップと、
前記先記憶カラムの書き込み後に、前記先記憶カラムに対し交差指状に交互にそれぞれ隣接するメモリセルカラムからなる複数の後記憶カラムのメモリセルトランジスタにデータを書き込むステップと、
前記先記憶カラムに属するメモリセルトランジスタのしきい値電圧が、前記後記憶カラムに属するメモリセルトランジスタの電荷量で変動した後の電圧を測定するステップと、
前記測定に従い、前記先記憶カラムに属するメモリセルトランジスタに不足分の電荷量を書き込み、最終的に必要となるしきい値を得るステップ
とを含むことを特徴とするデータ書き込み方法。
【請求項１３】
前記先記憶カラムのメモリセルトランジスタのベリファイを行い、該ベリファイ結果に対しデータの再プログラムを行い、最終的に必要となるしきい値を得ることを特徴とする請求項１２に記載のデータ書き込み方法。
【請求項１４】
すべてのカラムの記憶が終了した後、ベリファイを行い、該ベリファイの結果に対しデータの再プログラムを行うことにより最終的に必要となるしきい値を得ることを特徴とする請求項１２に記載のデータ書き込み方法。
【請求項１５】
前記先記憶カラム又は前記後記憶カラムのメモリセルトランジスタのプログラムベリファイを、当該カラムとは異なるカラムのメモリセルのビット線を所定電位に固定するビット線シールド方式によって行うことを特徴とする請求項１２に記載のデータ書き込み方法。
【請求項１６】
前記しきい値電圧制御手段は、先記憶カラムのメモリセルトランジスタのベリファイ電位を下げることによってしきい値電圧を下げることを特徴とする請求項１２〜１５のいずれか１項に記載のデータ書き込み方法。
【請求項１７】
前記しきい値電圧制御手段は、先記憶カラムのビット線電位を上げることによってしきい値電圧を下げることを特徴とする請求項１２〜１５のいずれか１項に記載のデータ書き込み方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に係り、特に不揮発性半導体記憶装置及びそのデータ書き込み方法に関する。
【０００２】
【従来の技術】
半導体記憶装置は、高集積／微細化によってセル間の距離が年率約３０％で縮小している。不揮発性半導体記憶装置では、浮遊状態にされた導電層（多結晶シリコン）中に電荷を保持することでセルに情報を記憶することを可能にしている。微細な不揮発性半導体記憶装置のワード線に沿った方向での切断面を検討すれば理解できるように、浮遊ゲート電極である第一導電層がＳＴＩ等の素子分離絶縁膜を介して対向しており、この互いに対向する第一導電層間の対向側面間容量により、第一導電層間で所謂「近接セル間干渉効果」が発生する。
【０００３】
不揮発性半導体記憶装置が微細化されると、第一導電層（浮遊ゲート電極）と第二導電層（制御ゲート電極）の対向面積が小さくなるが、第一導電層と第二導電層の導電層間絶縁膜を介した容量は一定の値を確保する必要がある。即ち、セル間の距離が縮小する結果として３次元的な構造での面積増大させることが不可能となり、従来よりも誘電率の高い絶縁膜を導電層間絶縁膜として用いることが必要になる。しかし、高誘電体を導電層間絶縁膜に適用すると、他の近接効果も問題なる。例えば、高誘電体を導電層間絶縁膜に用いた場合の問題として、導電層間絶縁膜を伝って、第一導電層中の電荷による電界が隣接セルに影響を与えることによる近接セル間の干渉もあり、この近接セル間干渉を抑制する構造が提案されている（特許文献１参照。）。
【０００４】
更に、高誘電体を導電層間絶縁膜を介した第一導電層（浮遊ゲート電極）間の容量結合も大きくなるので、近接セル間干渉効果が顕著になる。
【０００５】
【特許文献１】
特開２００１−１６８３０６号公報
【０００６】
【発明が解決しようとする課題】
このように、微細な不揮発性半導体記憶装置では、セル間の距離が減少するのに伴って、電荷を保持している“書き込みセル”と電荷を保持していない“消去セル”の間で、近接セル間干渉効果が急激に増大することになる。例えば、図２３（ａ）に示すように、先ず初めに偶数カラムに対しプログラム（書き込み）、ベリファイをした後、図２４（ｂ）に示すように奇数カラムに対し同様のプログラム（書き込み）、ベリファイを行えば、図２４（ａ）に示すように、最初に行った偶数カラムのセルのしきい値電圧は、セル間の近接効果によって高く変動してしまい、最終的に必要とされるしきい値分布を超えてしまい、誤書き込みの原因となるという不具合がある。
【０００７】
上記問題点を鑑み、本発明は、微細化された半導体記憶装置において、近接セル間干渉効果によるしきい値の変動を抑制し、誤書き込みを防止することが可能な半導体記憶装置、及びこの半導体記憶装置へのデータの書き込み方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の特徴は、複数個のメモリセルトランジスタとこのメモリセルトランジスタを選択する選択トランジスタとを列方向に配列してなるメモリセルカラムを行方向に複数本並列配置したメモリセルアレイと、メモリセルトランジスタ及び選択トランジスタを駆動し、メモリセルトランジスタから情報を読み出す周辺回路とを備える半導体記憶装置に関する。即ち、本発明の第１の特徴に係る半導体記憶装置は周辺回路が、先書き込み手段、後書き込み手段及びしきい値電圧制御手段とを備えることを要旨とする。ここで、先書き込み手段は、複数本のメモリセルカラムから１本置きに周期的に選択された複数の先記憶カラムのメモリセルトランジスタのそれぞれにデータを書き込む。後書き込み手段は、先記憶カラムの書き込み後に、先記憶カラムに対し交差指状に交互にそれぞれ隣接するメモリセルカラムからなる複数の後記憶カラムのメモリセルトランジスタのそれぞれにデータを書き込む。そして、しきい値電圧制御手段は、先記憶カラムに属するメモリセルトランジスタのしきい値電圧が、後記憶カラムに属するメモリセルトランジスタの電荷量で変動する電圧を制御する。
【０００９】
本発明の第２の特徴は、複数個のメモリセルトランジスタとこのメモリセルトランジスタを選択する選択トランジスタとを列方向に配列してなるメモリセルカラムを行方向に複数本並列配置したメモリセルアレイと、メモリセルトランジスタ及び選択トランジスタを駆動し、メモリセルトランジスタから情報を読み出す周辺回路とを備える半導体記憶装置のデータ書き込み方法に関する。即ち、本発明の第２の特徴に係る半導体記憶装置のデータ書き込み方法は、以下の各ステップを含むことを要旨とする：
（イ）複数本のメモリセルカラムから１本置きに周期的に選択された複数の先記憶カラムのメモリセルトランジスタに書き込む予定の先書き込みデータをラッチするステップ；
（ロ）先記憶カラムの書き込み後に、先記憶カラムに対し交差指状に交互にそれぞれ隣接するメモリセルカラムからなる複数の後記憶カラムのメモリセルトランジスタに書き込む予定の後書き込みデータをラッチするステップ；
（ハ）先書き込みデータと後書き込みデータとを比較し、先記憶カラムに属するメモリセルトランジスタのしきい値電圧が、後記憶カラムに属するメモリセルトランジスタの電荷量で変動する電圧を決定するステップ；
（ニ）この決定に従い、先記憶カラムに属するメモリセルトランジスタにデータを書き込むステップ；
（ホ）先記憶カラムに属するメモリセルトランジスタにデータを書き込んだ後、後記憶カラムに属するメモリセルトランジスタに後書き込みデータを書き込むステップ。
【００１０】
本発明の第３の特徴は複数個のメモリセルトランジスタとこのメモリセルトランジスタを選択する選択トランジスタとを列方向に配列してなるメモリセルカラムを行方向に複数本並列配置したメモリセルアレイと、メモリセルトランジスタ及び選択トランジスタを駆動し、メモリセルトランジスタから情報を読み出す周辺回路とを備える半導体記憶装置のデータ書き込み方法に関する。即ち、本発明の第３の特徴に係る半導体記憶装置のデータ書き込み方法は、以下の各ステップを含むことを要旨とする：
（イ）複数本のメモリセルカラムから１本置きに周期的に選択された複数の先記憶カラムのメモリセルトランジスタに、最終的に必要となるしきい値より低くなる電荷量でデータを書き込むステップ；
（ロ）先記憶カラムの書き込み後に、先記憶カラムに対し交差指状に交互にそれぞれ隣接するメモリセルカラムからなる複数の後記憶カラムのメモリセルトランジスタにデータを書き込むステップ；
（ハ）先記憶カラムに属するメモリセルトランジスタのしきい値電圧が、後記憶カラムに属するメモリセルトランジスタの電荷量で変動した後の電圧を測定するステップ；
（ニ）測定に従い、先記憶カラムに属するメモリセルトランジスタに不足分の電荷量を書き込み、最終的に必要となるしきい値を得るステップ。
【００１１】
【発明の実施の形態】
次に、図面を参照して、本発明の第１乃至第３の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１２】
又、以下に示す第１及び第２の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１３】
（第１の実施の形態）
図１に示すように、第１の実施の形態に係る半導体記憶装置は、複数のメモリセルカラムＣ２ｊ−１，Ｃ２ｊ，Ｃ２ｊ＋１，・・・・・から構成されたメモリセルアレイ１ａに、ワード線駆動回路４及びビット線駆動回路２が接続されたＮＡＮＤ型フラッシュメモリ（ＮＡＮＤ型ＥＥＰＲＯＭ）である。メモリセルアレイ１ａは、行方向に配列される複数のワード線ＷＬ１，ＷＬ２，・・・・・，ＷＬ３２と、このワード線ＷＬ１，ＷＬ２，・・・・・，ＷＬ３２と直交する列方向に配列される複数のビット線ＢＬ２ｊ−１，ＢＬ２ｊ，ＢＬ２ｊ＋１，・・・・・を備えている。そして、メモリセルアレイ１ａの列方向には、複数のワード線ＷＬ１，ＷＬ２，・・・・・，ＷＬ３２のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタが配列されている。
【００１４】
図１に示すメモリセルアレイ１ａは、列方向に３２個のメモリセルトランジスタが配列されてメモリセルカラムＣ２ｊ−１，Ｃ２ｊ，Ｃ２ｊ＋１，・・・・・を構成した場合を示している。このメモリセルカラムＣ２ｊ−１，Ｃ２ｊ，Ｃ２ｊ＋１，・・・・・の配列の両端には、列方向に隣接して配置され、メモリセルカラムＣ２ｊ−１，Ｃ２ｊ，Ｃ２ｊ＋１，・・・・・に配列された一群のメモリセルトランジスタを選択する一対の選択トランジスタが配置されている。この一対の選択トランジスタのそれぞれのゲートには、一対の選択ゲート配線ＳＧＤ，ＳＧＳが接続されている。
【００１５】
ビット線駆動回路２は、メモリセルアレイ１ａのビット線ＢＬ２ｊ−１，ＢＬ２ｊ，ＢＬ２ｊ＋１，・・・・・に接続され、データ書き込み（プログラム）と、読み出しと、再書き込み（再プログラム）と、ベリファイ読み出しを行う。ワード線駆動回路４は、
ワード線ＷＬ１，ＷＬ２，・・・・・，ＷＬ３２及び選択ゲート配線ＳＧＤ，ＳＧＳに接続され、メモリセルトランジスタの制御ゲート電極及び選択トランジスタのゲート電極の電位を制御する。
【００１６】
メモリセルアレイ１ａの奇数番のメモリセルカラム（以下において「奇数カラム」という。）Ｃ２ｊ−１，Ｃ２ｊ＋１，・・・・・に書き込まれるデータは、第一ラッチ１２にラッチされ、偶数番のメモリセルカラム（以下において「偶数カラム」という。）Ｃ２ｊ，Ｃ２ｊ＋２，・・・・・・に書き込まれるデータは第二ラッチ１３にラッチされる（逆に、奇数カラムＣ２ｊ−１，Ｃ２ｊ＋１，・・・・・のデータが、第二ラッチ１３にラッチされ、偶数カラムＣ２ｊ，Ｃ２ｊ＋２，・・・・・・のデータが第一ラッチ１２にラッチされるようにしても良い。）。即ち、メモリセルアレイ１ａに書き込まれるデータ（入出力データ）が、入出力データバッファ７を介して、第一ラッチ１２又は第二ラッチ１３に入力される。
【００１７】
第一ラッチ１２及び第二ラッチ１３には、比較回路１１が接続され、比較回路１１は、第一ラッチ１２及び第二ラッチ１３にラッチされているデータを比較してメモリセルアレイ１ａに書き込む状態を設定する。第一ラッチ１２及び第二ラッチ１３は、メモリセルに書き込みを行うための書き込みデータのラッチの他に、再書き込みデータのラッチを行うことも可能である。
【００１８】
図１に示すように、比較回路１１は、ビット線駆動回路２及びワード線駆動回路４に接続されている。ビット線駆動回路２には、カラムデコーダ３が接続され、ワード制御回路４にはロウデコーダ４が接続されている。そして、カラムデコーダ３及びロウデコーダ４には、アドレスバッファ６が接続されている。アドレスバッファ６からのアドレス信号は、カラムデコーダ３を介してビット線駆動回路２に入力され、更に、ロウデコーダ４を介してワード制御回路４に入力される。
【００１９】
ビット線駆動回路２は、主にＣＭＯＳフリップフロップ（ＦＦ）からなるセンスアンプを備え、センスアンプはメモリセルアレイ１ａのビット線ＢＬ２ｊ−１，ＢＬ２ｊ，ＢＬ２ｊ＋１，・・・・・の電位を検知するためのセンス動作、書き込み後のベリファイ読み出しのためのセンス動作を行う。
【００２０】
図１に示した第一ラッチ１２、第二ラッチ１３、比較回路１１、ビット線駆動回路２、ワード線駆動回路４、カラムデコーダ３、ワード制御回路４、ロウデコーダ４、アドレスバッファ６等の周辺回路により第１の実施の形態に係る半導体記憶装置の先書き込み手段、後書き込み手段及びしきい値電圧制御手段を構成している。ここで、「先書き込み手段」は、図１に示した複数本のメモリセルカラムＣ２ｊ−１，Ｃ２ｊ，Ｃ２ｊ＋１，・・・・・から１本置きに周期的に選択された複数の先記憶カラムのメモリセルトランジスタのそれぞれにデータを書き込む。「後書き込み手段」は、先記憶カラムの書き込み後に、先記憶カラムに対しインターディジタルに（交差指状に交互に）それぞれ隣接するメモリセルカラムからなる複数の後記憶カラムのメモリセルトランジスタのそれぞれにデータを書き込む。そして、「しきい値電圧制御手段」は、先記憶カラムに属するメモリセルトランジスタのしきい値電圧が、後記憶カラムに属するメモリセルトランジスタの電荷量で変動する電圧を制御する。
【００２１】
図１に示した第一ラッチ１２、第二ラッチ１３、比較回路１１、ビット線駆動回路２、ワード線駆動回路４、カラムデコーダ３、ワード制御回路４、ロウデコーダ４、アドレスバッファ６等の周辺回路のすべては、メモリセルアレイ１ａと同一半導体チップにモノリシックに集積化されても良く、第一ラッチ１２、第二ラッチ１３、比較回路１１、ビット線駆動回路２、ワード線駆動回路４、カラムデコーダ３、ワード制御回路４、ロウデコーダ４、アドレスバッファ６の内のいくつかが他の半導体チップに集積化されたハイブリッド集積回路の構成でも良い。
【００２２】
図３は、第１の実施の形態に係る半導体記憶装置における近接効果の距離依存性を示す。隣接メモリセルトランジスタとの距離をＬとしている。先記憶カラムである偶数カラムＣ２ｊ，Ｃ２ｊ＋２，・・・・・に先に書き込み、次に隣接した後記憶カラム奇数カラムＣ２ｊ−１，Ｃ２ｊ＋１，・・・・・に書き込みをした場合、偶数カラムＣ２ｊ，Ｃ２ｊ＋２，・・・・・のメモリセルトランジスタの制御ゲート電極の電位変化ΔＶｃｇは、隣接メモリセルトランジスタとの距離Ｌが大きくなるほど、小さくなることを示している。即ち、先記憶カラムの偶数カラムＣ２ｊ，Ｃ２ｊ＋２，・・・・・の制御ゲート電極の電位変化ΔＶｃｇは１／Ｌに比例する。
【００２３】
第１の実施の形態に係る半導体記憶装置によれば、最小線幅が１００ｎｍ以下に微細化されても、近接セル間干渉効果によるしきい値の変動を抑制し、誤書き込みを防止することができる。
次に、図１に示す第１の実施の形態に係る半導体記憶装置（ＮＡＮＤ型ＥＥＰＲＯＭ）の基本動作について説明する。以下の説明を分かり易くするため、メモリセルトランジスタには、データ”０”、”１”が記憶されるものとし、メモリセルトランジスタのしきい値電圧が低い状態、例えばしきい値電圧が負の状態を”０”状態とし、メモリセルトランジスタのしきい値電圧が高い状態、例えばしきい値電圧が正の状態を”１”状態とする。又、メモリセルトランジスタに関しては、”０”状態を「消去状態」とし、”１”状態を「書き込み状態」とする。「書き込み」というときは、「”０”書き込み」と「”１”書き込み」を含むものとし、「”０”書き込み」とは、消去状態（”０”状態）を維持することをいい、「”１”書き込み」とは、”０”状態から”１”状態に変化させることをいうものとする。
【００２４】
［書き込み動作］
書き込み動作では、ビット線ＢＬ２ｊ−１，ＢＬ２ｊ，ＢＬ２ｊ＋１，・・・・・の電位は、そのビット線ＢＬ２ｊ−１，ＢＬ２ｊ，ＢＬ２ｊ＋１，・・・・・に繋がる選択されたメモリセルトランジスタに対する書き込みデータに応じた値に設定される。例えば、書き込みデータが”１”の場合（”１”書き込みの場合）には、接地電位（０Ｖ）Ｖｓｓに設定され、書き込みデータが”０”の場合（”０”書き込みの場合）には、電源電位Ｖｃｃに設定される。又、選択ゲート線ＳＧＤの電位は、電源電位Ｖｃｃに設定され、接地電位側の選択ゲート線ＳＧＳの電位は、接地電位（０Ｖ）Ｖｓｓに設定される。”１”書き込みの場合、選択されたメモリセルトランジスタのチャネルには、接地電位（０Ｖ）Ｖｓｓが伝達される。一方、”０”書き込みの場合、選択されたメモリセルトランジスタのチャネルの電位は、Ｖｃｃ−Ｖｔｈｓｇ（Ｖｔｈｓｇは選択トランジスタのしきい値電圧）になる。この後、ビット線ＢＬ２ｊ−１，ＢＬ２ｊ，ＢＬ２ｊ＋１，・・・・・側の選択トランジスタはカットオフするため、選択されたメモリセルトランジスタのチャネルは、Ｖｃｃ−Ｖｔｈｓｇの電位を維持しつつ、フローティング状態になる。
【００２５】
なお、選択されたメモリセルトランジスタが最も選択トランジスタに近いメモリセルトランジスタではなく、且つ、選択されたメモリセルトランジスタよりも選択トランジスタ側に位置するメモリセルトランジスタ（選択されたメモリセルトランジスタよりも選択トランジスタ側に複数のメモリセルトランジスタが存在する場合は、その内の少なくとも１つのメモリセルトランジスタ）のしきい値電圧が正の電圧Ｖｔｈｃｅｌｌである場合には、選択されたメモリセルトランジスタのチャネルは、Ｖｃｃ−Ｖｔｈｃｅｌｌの電位を維持しつつ、フローティング状態になる。
【００２６】
この後、選択されたワード線、即ち、選択されたメモリセルトランジスタの制御ゲート電極には、書き込み電位Ｖｐｐ、例えば約２０Ｖが印加され、非選択のワード線、即ち、非選択のメモリセルトランジスタの制御ゲート電極には、中間電位Ｖｐａｓｓ、例えば約１０Ｖが印加される。このとき、”１”書き込みの対象となる選択されたメモリセルトランジスタについては、チャネル電位が接地電位（０Ｖ）Ｖｓｓであるため、浮遊ゲート電極とチャネルとの間に”１”書き込みに必要な高電圧がかかり、Ｆ−Ｎトンネル効果により、チャネルから浮遊ゲート電極へ電子が移動する。その結果、選択されたメモリセルトランジスタのしきい値電圧は上昇し、例えば負から正へ移動する。
【００２７】
一方、”０”書き込みの対象となる選択されたメモリセルトランジスタについては、チャネル電位がＶｃｃ−Ｖｔｈｓｇ又はＶｃｃ−Ｖｔｈｃｅｌｌであり、且つ、チャネルがフローティング状態になっている。このため、ワード線にＶｐｐ又はＶｐａｓｓが印加されると、制御ゲート電極とチャネルの間の容量カップリングにより、チャネルの電位が上昇する。その結果、浮遊ゲート電極とチャネルとの間に”１”書き込みに必要な高電圧は印加されず、選択されたメモリセルトランジスタのしきい値電圧は現状を維持する、つまり消去状態を維持する。
【００２８】
［消去動作］
データ消去は、すべてのワード線（制御ゲート電極）ＷＬ１，ＷＬ２，・・・・・，ＷＬ３２を０Ｖに設定し、且つ、選択ゲート線ＳＧＤ、ＳＧＳを初期電位Ｖａに設定した後、フローティング状態にする。この後、メモリセルトランジスタが形成されているウエル領域に、消去のための高電位ＶｐｐＥ、例えば約２０Ｖを印加する。このとき、ワード線（制御ゲート電極）の電位が０Ｖ、ウエル領域の電位がＶｐｐＥであるため、制御ゲート電極とウエル領域との間には、消去を行うために十分な高電圧が印加される。従って、すべてのメモリセルトランジスタでは、Ｆ−Ｎトンネル効果により、浮遊ゲート電極内の電子がウエル領域に移動し、メモリセルトランジスタのしきい値電圧が低下して、例えば負となる。
【００２９】
［読み出し動作］
データ読み出しは、ビット線ＢＬ２ｊ−１，ＢＬ２ｊ，ＢＬ２ｊ＋１，・・・・・の電位をメモリセルトランジスタのデータに応じて変化させ、この変化を検出することにより行う。先ず、データ読み出しの対象となるメモリセルトランジスタが接続されるビット線（すべてのビット線又はビット線シールド方式などを採用する場合には一部のビット線）ＢＬ２ｊ−１，ＢＬ２ｊ，ＢＬ２ｊ＋１，・・・・・をプリチャージし、このビット線ＢＬ２ｊ−１，ＢＬ２ｊ，ＢＬ２ｊ＋１，・・・・・を、プリチャージ電位、例えば電源電位Ｖｃｃに設定した後、フローティング状態にする。
【００３０】
この後、選択されたワード線、即ち、選択されたメモリセルトランジスタの制御ゲート電極を０Ｖに設定し、非選択のワード線（非選択のメモリセルトランジスタの制御ゲート電極）及び選択ゲート配線ＳＧＤを電源電位Ｖｃｃ、例えば約３Ｖに設定する。このとき、選択されたメモリセルトランジスタのデータが”１”の場合、つまりメモリセルトランジスタのしきい値電圧Ｖｔｈが０より大の場合、選択されたメモリセルトランジスタは、オフ状態になるため、このメモリセルトランジスタが接続されるビット線ＢＬ２ｊ−１，ＢＬ２ｊ，ＢＬ２ｊ＋１，・・・・・は、プリチャージ電位を維持する。
【００３１】
一方、選択されたメモリセルトランジスタのデータが”０”の場合、つまりメモリセルトランジスタのしきい値電圧Ｖｔｈが０より小の場合、選択されたメモリセルトランジスタは、オン状態になる。その結果、選択されたメモリセルトランジスタが接続されるビット線ＢＬ２ｊ−１，ＢＬ２ｊ，ＢＬ２ｊ＋１，・・・・・の電荷はディスチャージされ、そのビット線の電位はプリチャージ電位からΔＶだけ下がる。
【００３２】
このように、メモリセルトランジスタのデータに応じてビット線ＢＬ２ｊ−１，ＢＬ２ｊ，ＢＬ２ｊ＋１，・・・・・の電位が変化するため、この電位変化をビット線駆動回路２のセンスアンプによって検出すれば、メモリセルトランジスタのデータを読み出すことができる。
【００３３】
図６を用いて第１の実施の形態に係る半導体記憶装置の書き込み方法におけるしきい値電圧の設定方法を説明する。ここでは、偶数カラムＣ２ｊ，Ｃ２ｊ＋２，・・・・・のデータが第一ラッチ１２にラッチされ、且つ先に書き込まれる先記憶カラムとなり、奇数カラムＣ２ｊ−１，Ｃ２ｊ＋１，・・・・・のデータが第二ラッチ１３にラッチされ、且つ後から書き込まれる後記憶カラムとなる場合について説明する。
【００３４】
（イ）先ず、ステップＳ１０１において、第一ラッチ１２にラッチされた偶数カラムＣ２ｊ，Ｃ２ｊ＋２，・・・・・のデータと第二ラッチ１３にラッチされた奇数カラムＣ２ｊ−１，Ｃ２ｊ＋１，・・・・・のデータの比較を行う。
【００３５】
（ロ）次に、ステップＳ１０２において、第一ラッチ及び第二ラッチの両方に”１”がラッチされていると判定された場合には、ステップＳ１０３に進む。一方、ステップＳ１０２において、第一ラッチ及び第二ラッチの両方に”１”がラッチされていると判定されない場合には、しきい値電圧の設定処理はしないで処理を終了する。
【００３６】
（ハ）ステップＳ１０３において、先に書き込まれる偶数カラムＣ２ｊ，Ｃ２ｊ＋２，・・・・・のしきい値電圧が低めになるように設定し、その後処理を終了する。
【００３７】
本発明の第１の実施の形態に係る半導体記憶装置の書き込み方法におけるしきい値電圧を設定する別の方法を図７を用いて説明する。
【００３８】
（イ）先ず、ステップＳ２０１において、先に書き込まれる偶数カラムＣ２ｊ，Ｃ２ｊ＋２，・・・・・のしきい値電圧が低めになるように設定する。
【００３９】
（ロ）次に、ステップＳ２０２において、第一ラッチ１２にラッチされた偶数カラムＣ２ｊ，Ｃ２ｊ＋２，・・・・・のデータと、第二ラッチ１３にラッチされた奇数カラムＣ２ｊ−１，Ｃ２ｊ＋１，・・・・・のデータの比較を行い、ステップＳ２０３に進む。
【００４０】
（ハ）ステップＳ２０３において、第一ラッチ１２及び第二ラッチ１３の両方に”１”にラッチされていないと判定された場合、ステップＳ２０４に進む。ステップＳ２０３において、第一ラッチ及び第二ラッチの両方に”１”にラッチされていると判定された場合は処理を終了する。
【００４１】
（ニ）ステップＳ２０４において、低めになるように設定されていたしきい値電圧を正常値になるように再設定し、その後、処理を終了する。
【００４２】
本発明の第１の実施の形態に係る半導体記憶装置の書き込み方法を、図４と図５を参照しながら図８のフローチャートを用いて説明する。ここでは、偶数カラムＣ２ｊ，Ｃ２ｊ＋２，・・・・・から書き込み、次に奇数カラムＣ２ｊ−１，Ｃ２ｊ＋１，・・・・・を書き込む場合を例として説明する。この際、必要に応じて、図４（ａ）に示すように、後からプログラムされる隣の奇数カラムＣ２ｊ−１，Ｃ２ｊ＋１，・・・・・のメモリセルトランジスタからの受ける近接効果によるしきい値電圧の上昇分だけ、ベリファイ後のメモリセルトランジスタのしきい値電圧設定を低めにしておく。しきい値電圧を低めに設定する必要性及び設定の手順は、図６及び図７で説明した方法が採用可能である。しきい値電圧を低めに設定するためにはベリファイ電位を低めに設定したり、ビット線ＢＬ２ｊ−１，ＢＬ２ｊ，ＢＬ２ｊ＋１，・・・・・電位を高めに設定する等の方法が採用可能である。
【００４３】
（イ）先ず、ステップＳ３０１において、偶数カラムＣ２ｊ，Ｃ２ｊ＋２，・・・・・のメモリセルトランジスタのデータ書き込みを行い、ステップＳ３０２に進む。
【００４４】
（ロ）次に、ステップＳ３０２において、偶数カラムＣ２ｊ，Ｃ２ｊ＋２，・・・・・のベリファイを行い、ステップＳ３０３に進む。
【００４５】
（ハ）ステップＳ３０３において、偶数カラムＣ２ｊ，Ｃ２ｊ＋２，・・・・・のしきい値電圧が所望する値に設定されているかどうか判断し、正しければステップＳ３０４に進む。ステップＳ３０３において、偶数カラムＣ２ｊ，Ｃ２ｊ＋２，・・・・・のしきい値電圧が所望する値に設定されていなければ、ステップＳ３０１に戻り、条件を変えて書き込みが行なわれる（再書き込み）。
【００４６】
（ニ）ステップＳ３０４においては、奇数カラムＣ２ｊ−１，Ｃ２ｊ＋１，・・・・・にデータの書き込みを行い、ステップＳ３０５に進む。図５に示すように、奇数カラムＣ２ｊ−１，Ｃ２ｊ＋１，・・・・・に書き込まれる際に、近接効果により偶数カラムＣ２ｊ，Ｃ２ｊ＋２，・・・・・のしきい値電圧が変動し、最終的に必要とされるしきい値電圧になる。
【００４７】
（ホ）ステップＳ３０５において、奇数カラムＣ２ｊ−１，Ｃ２ｊ＋１，・・・・・のベリファイを行い、ステップＳ３０６に進む。
【００４８】
（ヘ）ステップＳ３０６において、奇数カラムＣ２ｊ−１，Ｃ２ｊ＋１，・・・・・のしきい値電圧が所望する値に設定されていなければ、ステップＳ３０４に戻り、再び条件を変えて書き込みが行なわれる（再書き込み）。このベリファイ時には、ビット線シールド方式によってデータ読み出しを行う。即ち、偶数カラムＣ２ｊ，Ｃ２ｊ＋２，・・・・・のデータの読み出しを行っている期間に、奇数カラムＣ２ｊ−１，Ｃ２ｊ＋１，・・・・・のビット線ＢＬ２ｊ−１，ＢＬ２ｊ，ＢＬ２ｊ＋１，・・・・・は所定電位、例えばＶｓｓ（０Ｖ）に固定する。一方、ステップＳ３０６において、奇数カラムＣ２ｊ−１，Ｃ２ｊ＋１，・・・・・のしきい値電圧が所望する値に設定されていれば、処理を終了する。
【００４９】
第１の実施の形態に係る半導体記憶装置及びその書き込み方法は、上記説明に限定されるものではなく種々の変形が可能である。例えば上記説明では、プログラムとベリファイを偶数カラムＣ２ｊ，Ｃ２ｊ＋２，・・・・・のメモリセルトランジスタから行う場合について説明したが、その順序を逆にして先記憶カラムを奇数カラムＣ２ｊ−１，Ｃ２ｊ＋１，・・・・・にしても良いことは勿論である。
【００５０】
なお、図１にはＮＡＮＤ型のフラッシュメモリを示したが、第１の実施の形態に係る半導体記憶装置のメモリセルトランジスタトランジスタの構造は図９に示すようなＡＮＤ型のフラッシュメモリや図示を省略したＤＩＮＯＲ型フラッシュメモリにも同様に適用可能である。
【００５１】
第１の実施の形態に係る半導体記憶装置の書き込み方法によれば、最小線幅が１００ｎｍ以下に微細化されても、近接セル間干渉効果によるしきい値の変動を抑制し、誤書き込みを防止することができる。
【００５２】
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体記憶装置は、図１０に示すように、第一ラッチ１２と第二ラッチ１３がデータセレクタ１４に接続されており、更に、データセレクタ１４はビット線駆動回路２とワード線駆動回路４に接続されている。データセレクタ１４は、第一ラッチ１２又は第二ラッチ１３の選択を行い、書き込みデータの切り替えを行う。
【００５３】
図１０に示した第一ラッチ１２、第二ラッチ１３、データセレクタ１４、ビット線駆動回路２、ワード線駆動回路４、カラムデコーダ３、ロウデコーダ５、アドレスバッファ６等の周辺回路により第２の実施の形態に係る半導体記憶装置の先書き込み手段、後書き込み手段及びしきい値電圧制御手段を構成している。ここで、「先書き込み手段」は、図１０に示した複数本のメモリセルカラムＣ２ｊ−１，Ｃ２ｊ，Ｃ２ｊ＋１，・・・・・から１本置きに周期的に選択された複数の先記憶カラムのメモリセルトランジスタのそれぞれにデータを書き込む。「後書き込み手段」は、先記憶カラムの書き込み後に、先記憶カラムに対しインターディジタルに（交差指状に交互に）それぞれ隣接するメモリセルカラムからなる複数の後記憶カラムのメモリセルトランジスタのそれぞれにデータを書き込む。そして、「しきい値電圧制御手段」は、先記憶カラムに属するメモリセルトランジスタのしきい値電圧が、後記憶カラムに属するメモリセルトランジスタの電荷量で変動する電圧を制御する。他は、第１の実施の形態に係る半導体記憶装置と基本的に同様な回路構成であるので、重複した説明を省略する。
【００５４】
第一ラッチ１２、第二ラッチ１３、データセレクタ１４、ビット線駆動回路２、ワード線駆動回路４、カラムデコーダ３、ワード制御回路４、ロウデコーダ４、アドレスバッファ６等の周辺回路のすべてが、メモリセルアレイ１ａと同一半導体チップにモノリシックに集積化されても良く、第一ラッチ１２、第二ラッチ１３、データセレクタ１４、ビット線駆動回路２、ワード線駆動回路４、カラムデコーダ３、ワード制御回路４、ロウデコーダ４、アドレスバッファ６の内のいくつかが他の半導体チップに集積化されたハイブリッド集積回路の構成でも良い。
【００５５】
第２の実施の形態に係る半導体記憶装置によれば、最小線幅が１００ｎｍ以下に微細化されても、近接セル間干渉効果によるしきい値の変動を抑制し、誤書き込みを防止することができる。
【００５６】
本発明の第２の実施の形態に係る半導体記憶装置の書き込み方法を、図１１を用いて説明する。図１１では、偶数カラムＣ２ｊ，Ｃ２ｊ＋２，・・・・・が先記憶カラムであり、偶数カラムＣ２ｊ，Ｃ２ｊ＋２，・・・・・のデータが第一ラッチ１２にラッチされ、後記憶カラムの奇数カラムＣ２ｊ−１，Ｃ２ｊ＋１，・・・・・のデータが第二ラッチ１３にラッチされているとする。
【００５７】
（イ）先ず、ステップＳ４０１において、しきい値電圧が低くなるよう設定して偶数カラムＣ２ｊ，Ｃ２ｊ＋２，・・・・・を書き込み、ステップＳ４０２に進む。ステップＳ４０２において、偶数カラムＣ２ｊ，Ｃ２ｊ＋２，・・・・・のベリファイを行い、ステップＳ４０３に進む。
【００５８】
（ロ）ステップＳ４０３において、偶数カラムＣ２ｊ，Ｃ２ｊ＋２，・・・・・のしきい値電圧が所望する値に設定されていなければ、ステップＳ４０１に戻り、再び条件を変えて書き込みを行う。ステップＳ４０３において、偶数カラムＣ２ｊ，Ｃ２ｊ＋２，・・・・・のしきい値電圧が所望する値に設定されていれば、ステップＳ４０４に進む。
【００５９】
（ハ）次に、ステップＳ４０４において、正常なしきい値電圧になる設定で奇数カラムＣ２ｊ−１，Ｃ２ｊ＋１，・・・・・にデータの書き込みを行い、ステップＳ４０５に進む。ステップＳ４０５において、奇数カラムＣ２ｊ−１，Ｃ２ｊ＋１，・・・・・のベリファイを行い、ステップＳ４０６に進む。
【００６０】
（ニ）ステップＳ４０６において、奇数カラムＣ２ｊ−１，Ｃ２ｊ＋１，・・・・・のしきい値電圧が所望する値に設定されていなければ、ステップＳ４０４に戻り、再び条件を変えて書き込みを行う。ステップＳ４０６において、奇数カラムＣ２ｊ−１，Ｃ２ｊ＋１，・・・・・のしきい値電圧が所望する値に設定されていれれば、ステップＳ４０７に進む。
【００６１】
（ホ）ステップＳ４０７において、偶数カラムＣ２ｊ，Ｃ２ｊ＋２，・・・・・の再書き込みを行い、ステップＳ４０８に進む。ステップＳ４０８において、偶数カラムＣ２ｊ，Ｃ２ｊ＋２，・・・・・のベリファイを行い、ステップＳ４０９に進む。
【００６２】
（ヘ）ステップＳ４０９において、偶数カラムＣ２ｊ，Ｃ２ｊ＋２，・・・・・のしきい値電圧が所望する値に設定されていなければ、ステップＳ４０１に戻り、再び条件を変えて書き込みを行う。ステップＳ４０９において、偶数カラムＣ２ｊ，Ｃ２ｊ＋２，・・・・・のしきい値電圧が所望する値に設定されていれば処理を終了する。
【００６３】
第２の実施の形態に係る半導体記憶装置の書き込み方法においては、書き込みデータの切り替えに図１０に示したデータセレクタ１４を使用する。
【００６４】
本発明の第２の実施の形態に係る半導体記憶装置によれば、近接効果後の偶数カラムＣ２ｊ，Ｃ２ｊ＋２，・・・・・の再書き込みのため、書き込み時間、ベリファイ時間を短縮できる。又、偶数カラムＣ２ｊ，Ｃ２ｊ＋２，・・・・・及び奇数カラムＣ２ｊ−１，Ｃ２ｊ＋１，・・・・・のデータが第一ラッチ１２と第二ラッチ１３にラッチされているため、ラッチの内容を一旦消去する必要もない。
【００６５】
第２の実施の形態に係る半導体記憶装置及びその書き込み方法は、上記説明に限定されるものではなく種々の変形が可能である。例えば上記説明では、プログラムとベリファイを偶数カラムＣ２ｊ，Ｃ２ｊ＋２，・・・・・のメモリセルトランジスタから行う場合について説明したが、その順序を逆にして先記憶カラムを奇数カラムＣ２ｊ−１，Ｃ２ｊ＋１，・・・・・にしても良いことは勿論である。
【００６６】
（第３の実施の形態）
本発明の第３の実施の形態に係る半導体記憶装置は、図１２に示すように、入出力バッファ７がビット線駆動回路２とワード線駆動回路４に接続され、更に、ＣＰＵ１８がビット線駆動回路２とワード線駆動回路４に接続されている。更に、ビット線駆動回路２はセンスアンプとデータラッチを備えている。
【００６７】
ビット線駆動回路２に備えられたデータラッチは、図１、図９及び図１０で説明したように、奇数カラムＣ２ｊ−１，Ｃ２ｊ＋１，・・・・・用と偶数カラムＣ２ｊ，Ｃ２ｊ＋２，・・・・・・用とに区別されず、両方のカラムに共通にデータをラッチする点が、第１及び第２の実施の形態に係る半導体記憶装置とは異なる点である。
【００６８】
更に、第３の実施の形態に係る半導体記憶装置は、ビット線駆動回路２及びワード線駆動回路４を制御するＣＰＵ１８を備えている。このＣＰＵ１８には、偶数カラム書き込みモジュール１８１、奇数カラム書き込みモジュール１８２、偶数カラム読み出しモジュール１８３、偶数カラム追加書き込みモジュール１８４を備えている。偶数カラム書き込みモジュール１８１は、図１３（ａ）に示すように、最終的に必要とされるしきい値分布よりも、しきい値電圧が低くなるように設定して、低めにデータを書き込む機能を有する論理回路である。奇数カラム書き込みモジュール１８２は、図１４（ｂ）に示すように、正常なしきい値電圧になる設定で奇数カラムＣ２ｊ−１，Ｃ２ｊ＋１，・・・・・にデータの書き込みを行う機能を有する論理回路である。偶数カラム読み出しモジュール１８３は、一旦書き込まれた偶数カラムＣ２ｊ，Ｃ２ｊ＋２，・・・・・のデータ（しきい値電圧）の読み出しを行い、偶数カラムＣ２ｊ，Ｃ２ｊ＋２，・・・・・のしきい値電圧が所望する値であるか否かを判定する機能を有する論理回路である。偶数カラム追加書き込みモジュール１８４は、偶数カラム読み出しモジュール１８３が、偶数カラムＣ２ｊ，Ｃ２ｊ＋２，・・・・・のしきい値電圧が所望する値に対し不足であると判定した場合に、図１５（ａ）に示すように、最終的に必要とされるしきい値電圧になるように、偶数カラムＣ２ｊ，Ｃ２ｊ＋２，・・・・・の追加書き込みを行う機能を有する論理回路である。なお、これらの偶数カラム書き込みモジュール１８１、奇数カラム書き込みモジュール１８２、偶数カラム読み出しモジュール１８３、偶数カラム追加書き込みモジュール１８４は、ソフトウェアで構成しても良い。上記機能を実現するソフトウェアにより、ビット線駆動回路２及びワード線駆動回路４を制御して、図１６のフローチャートに示される書き込み方法を実現することも可能である。他は、第１及び第２の実施の形態に係る半導体記憶装置と基本的に同様な回路構成であるので、重複した説明を省略する。
【００６９】
第３の実施の形態に係る半導体記憶装置によれば、最小線幅が１００ｎｍ以下に微細化されても、近接セル間干渉効果によるしきい値の変動を抑制し、誤書き込みを防止することができる。
【００７０】
本発明の第３の実施の形態に係る半導体記憶装置の書き込み方法を、図１３〜図１５を参照しながら図１６のフローチャートを用いて、偶数カラムＣ２ｊ，Ｃ２ｊ＋２，・・・・・が先記憶カラムとして、先にデータを書き込む場合について説明する。
【００７１】
（イ）先ず、ステップＳ５０１において、先記憶カラムの偶数カラムＣ２ｊ，Ｃ２ｊ＋２，・・・・・にデータを書き込む。この際、図１３（ａ）に示すように、最終的に必要とされるしきい値分布よりも、しきい値電圧が低くなるように設定して、低めにデータを書き込み、ステップＳ５０２に進む。
【００７２】
（ロ）次に、ステップＳ５０２において、正常なしきい値電圧になる設定で後記憶カラムの奇数カラムＣ２ｊ−１，Ｃ２ｊ＋１，・・・・・にデータの書き込みを行い、ステップＳ５０３に進む。即ち、図１４（ｂ）に示すように、正常なしきい値電圧になる設定で奇数カラムＣ２ｊ−１，Ｃ２ｊ＋１，・・・・・にデータの書き込みを行うと、近接効果により、偶数カラムＣ２ｊ，Ｃ２ｊ＋２，・・・・・のしきい値電圧は、図１４（ａ）に示すように分布が高くなるように変動する。
【００７３】
（ハ）次に、ステップＳ５０３において、偶数カラムＣ２ｊ，Ｃ２ｊ＋２，・・・・・のデータ（しきい値電圧）の読み出しを行い、ステップＳ５０４に進む。ステップＳ５０４において、図１４（ａ）に示すように、偶数カラムＣ２ｊ，Ｃ２ｊ＋２，・・・・・のしきい値電圧が所望する値に対し不足であれば、ステップＳ５０５に進む。ステップＳ５０４で、偶数カラムＣ２ｊ，Ｃ２ｊ＋２，・・・・・のしきい値電圧が、近接効果により所望する値に到達していれば、追加書き込みの必要はないので、処理を終了する。
【００７４】
（ニ）ステップＳ５０５に進んだ場合は、図１５（ａ）に示すように、最終的に必要とされるしきい値電圧になるよう偶数カラムＣ２ｊ，Ｃ２ｊ＋２，・・・・・の追加書き込みを行う。ステップＳ５０５で、偶数カラムＣ２ｊ，Ｃ２ｊ＋２，・・・・・のしきい値電圧が所望する値に設定されれば、処理を終了する。
【００７５】
第３の実施の形態に係る半導体記憶装置の書き込み方法によれば、最小線幅が１００ｎｍ以下に微細化されても、近接セル間干渉効果によるしきい値の変動を抑制し、誤書き込みを防止することができる。
【００７６】
第３の実施の形態に係る半導体記憶装置及びその書き込み方法は、上記説明に限定されるものではなく種々の変形が可能である。例えば上記説明では、プログラムとベリファイを偶数カラムＣ２ｊ，Ｃ２ｊ＋２，・・・・・のメモリセルトランジスタから行う場合について説明したが、その順序を逆にして先記憶カラムを奇数カラムＣ２ｊ−１，Ｃ２ｊ＋１，・・・・・にしても良いことは勿論である。この場合、図１２において、ＣＰＵ１８が、偶数カラムと奇数カラムを入れ替えて、奇数カラム書き込みモジュール１８１、偶数カラム書き込みモジュール１８２、奇数カラム読み出しモジュール１８３、奇数カラム追加書き込みモジュール１８４を備える構成にしても良いことは勿論である。
【００７７】
（その他の実施の形態）
上記のように、本発明は第１乃至第３の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００７８】
例えば、本発明の第１乃至第２の実施の形態の説明においては、２値ＮＡＮＤ型ＥＥＰＲＯＭについて説明した。しかし、３値以上の多値ＮＡＮＤ型ＥＥＰＲＯＭについても適用可能である。例えば４値ＮＡＮＤ型ＥＥＰＲＯＭであれば、ラッチを４個設けることにより適用可能である。例えば、図１、図９及び図１０の第一ラッチ１２及び第二ラッチ１３がそれぞれ２ページ分のラッチが可能なように構成すれば、４ページ分のラッチが可能になる。
【００７９】
又、第３の実施の形態についても、ＣＰＵ１８の機能を設定することによりｎ値ＮＡＮＤ型ＥＥＰＲＯＭに適用可能である（ｎ≧３）。ＣＰＵ１８の機能は、ソフトウェアで構成できる。
【００８０】
更に、本発明の第１乃至第３の実施の形態において説明した半導体記憶装置は、図１７に示すようなメモリカード６０に用いることが可能である。即ち、図１７に示す半導体メモリデバイス５０として、第１乃至第３の実施の形態に係る半導体記憶装置が適用可能である。半導体メモリデバイス５０に加えて、更に、半導体メモリデバイス５０を制御し、且つ外部デバイスとの間で所定の信号を送受信するコントローラ７０を具備している。コントローラ７０は、インタフェースユニット（Ｉ／Ｆ）７１，７２と、マイクロプロセッサユニット（ＭＰＵ）７３と、バッファＲＡＭ７４と、及びインタフェースユニット（Ｉ／Ｆ）７２内に含まれるエラー訂正コードユニット（ＥＣＣ）７５とを備える。インタフェースユニット（Ｉ／Ｆ）７１は、外部デバイスとの間で所定の信号を送受信し、インタフェースユニット（Ｉ／Ｆ）７２は、半導体メモリデバイス５０との間で所定の信号を送受信する。マイクロプロセッサユニット（ＭＰＵ）７３は、論理アドレスを物理アドレスに変換する。バッファＲＡＭ７４は、データを一時的に記憶する。エラー訂正コードユニット（ＥＣＣ）７５は、エラー訂正コードを発生する。
【００８１】
コマンド信号ラインＣＭＤ、クロック信号ラインＣＬＫ、及びシグナルラインＤＡＴはメモリカード６０に接続されている。制御信号ラインの本数、シグナルラインＤＡＴのビット幅及びコントローラ７６の回路構成は適宜修正可能である。
【００８２】
半導体メモリデバイス５０は、図１及び図１０に示した、第一ラッチ１２、第二ラッチ１３、比較回路１１、データセレクタ１４、ビット線駆動回路２、ワード線駆動回路４、カラムデコーダ３、ロウデコーダ５、アドレスバッファ６等はモノリシックにメモリセルアレイ１ａと同一チップに集積化したシステムＬＳＩの構成でも良い。或いは、第一ラッチ１２、第二ラッチ１３、比較回路１１、データセレクタ１４等、図１及び図１０に示した回路構成の一部をコントローラ７０の方に構成しても良い。
【００８３】
或いは、図１８に示すように、図１７において示された半導体メモリデバイス５０に代わり、ＮＡＮＤ型フラッシュメモリとバイト型ＥＥＰＲＯＭで構成されるＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３を利用しても良い。ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３は、コントローラ７６部分と同一チップに形成して、ワンチップ化されたシステムＬＳＩチップを構成しても良い。更に又、マイクロプロセッサユニット（ＭＰＵ）７３内に、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３からなる半導体メモリ領域を形成してメモリ混載ＭＰＵを実現し、更にインタフェースユニット（Ｉ／Ｆ）７１，７２、バッファＲＡＭ７４をすべてワンチップ化して、システムＬＳＩチップとして構成しても良い。即ち、図１及び図１０に示した、第一ラッチ１２、第二ラッチ１３、比較回路１１、データセレクタ１４、ビット線駆動回路２、ワード線駆動回路４、カラムデコーダ３、ロウデコーダ５、アドレスバッファ６等はモノリシックにメモリセルアレイ１ａと同一チップに集積化したシステムＬＳＩの構成のフラッシュメモリ５０３でも良い。或いは、第一ラッチ１２、第二ラッチ１３、比較回路１１等、図１及び図１０に示した回路構成の一部をコントローラ７６の方に構成しても良い。
【００８４】
図１７又は図１８に示されたメモリカード６０は、図１９に示すメモリカードホルダ８０と組み合わせたシステムを構成可能である。メモリカードホルダ８０は、電子デバイス（図示されていない）に接続され、メモリカード６０と電子デバイスとのインタフェースとして動作可能である。メモリカードホルダ８０は、図１７又は図１８に開示されたメモリカード６０内のコントローラ７６、マイクロプロセッサユニット（ＭＰＵ）７３、バッファＲＡＭ７４、エラー訂正コードユニット（ＥＣＣ）７５、インタフェースユニット（Ｉ／Ｆ）７１，７２等の複数の機能と共に、様々な機能を実行可能である。
【００８５】
更に、本発明の第１乃至第３の実施の形態で説明した半導体記憶装置を図２０に示す半導体メモリデバイス５０に採用すれば、半導体メモリデバイス５０とＲＯＭ４１０とＲＡＭ４２０とＣＰＵ４３０とから構成されたＭＰＵ４００と、プレーンターミナル６００とを含むＩＣカード５００を構成可能である。ＩＣカード５００はプレーンターミナル６００を介して外部デバイスと接続可能である。又プレーンターミナル６００はＩＣカード５００内において、ＭＰＵ４００に結合される。ＣＰＵ４３０は演算部４３１と制御部４３２とを含む。制御部４３２は半導体メモリデバイス５０、ＲＯＭ４１０及びＲＡＭ４２０に結合されている。ＭＰＵ４００はＩＣカード５００の一方の表面上にモールドされ、プレーンターミナル６００はＩＣカード５００の他方の表面上において形成されることが望ましい。又、ＲＯＭ４１０、ＲＡＭ４２０、ＣＰＵ４３０、半導体メモリデバイス領域、更には図１及び図１０に示した、第一ラッチ１２、第二ラッチ１３、比較回路１１、データセレクタ１４、ビット線駆動回路２、ワード線駆動回路４、カラムデコーダ３、ロウデコーダ５、アドレスバッファ６等をすべてワンチップ化して、システムＬＳＩチップとして構成しても良い。又、ＲＯＭ４１０を半導体メモリデバイス領域内に内蔵して、全体としてＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリを構成し、更に、このＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリと、ＲＡＭ４２０、ＣＰＵ４３０をすべてワンチップ化して、システムＬＳＩチップを構成しても良い。
【００８６】
更に、本発明の第１乃至第３の実施の形態で説明した半導体記憶装置をユニバーサル・シリアル・バス（以下において「ＵＳＢ」という）フラッシュ装置８００に応用したフラッシュメモリ装置及びシステムの例を図２１に示す。図２１に示すように、フラッシュメモリシステムはホストプラットホーム７００、及びＵＳＢフラッシュ装置８００より構成される。ホストプラットホーム７００は、ＵＳＢケーブル７５０を介して、ＵＳＢフラッシュ装置８００へ接続されている。ホストプラットホーム７００は、ＵＳＢホストコネクタ７０１を介してＵＳＢケーブル７５０に接続し、ＵＳＢフラッシュ装置８００はＵＳＢフラッシュ装置コネクタ８０１を介してＵＳＢケーブル７５０に接続する。ホストプラットホーム７００は、ＵＳＢバス上のパケット伝送を制御するＵＳＢホスト制御器７０２を有する。ＵＳＢフラッシュ装置８００は、ＵＳＢフラッシュ装置８００の他の要素を制御し、且つＵＳＢフラッシュ装置８００のＵＳＢバスへのインタフェースを制御するＵＳＢフラッシュ装置制御器８０２と、ＵＳＢフラッシュ装置コネクタ８０１と、本発明の第１乃至第３の実施の形態で説明した半導体記憶装置を少なくとも１つ含んで構成されたフラッシュメモリモジュール８５０とを備える。
【００８７】
ＵＳＢフラッシュ装置８００がホストプラットホーム７００に接続されると、標準ＵＳＢ列挙処理が始まる。この処理において、ホストプラットホーム７００は、ＵＳＢフラッシュ装置８００を認知してＵＳＢフラッシュ装置８００との通信モードを選択し、エンドポイントという、転送データを格納するＦＩＦＯバッファを介して、ＵＳＢフラッシュ装置８００との間でデータの送受信を行う。ホストプラットホーム７００は、他のエンドポイントを介してＵＳＢフラッシュ装置８００の脱着等の物理的、電気的状態の変化を認識し、受け取るべきパケットがあれば、それを受け取る。ホストプラットホーム７００は、ＵＳＢホスト制御器７０２へ要求パケットを送ることによって、ＵＳＢフラッシュ装置８００からのサービスを求める。ＵＳＢホスト制御器７０２は、ＵＳＢケーブル７５０上にパケットを送信する。ＵＳＢフラッシュ装置８００がこの要求パケットを受け入れたエンドポイントを有する装置であれば、これらの要求はＵＳＢフラッシュ装置制御器８０２によって受け取られる。
【００８８】
次に、ＵＳＢフラッシュ装置制御器８０２は、フラッシュメモリモジュール８５０から、或いはフラッシュメモリモジュール８５０へ、データの読み出し、書き込み、或いは消去等の種々の操作を行う。それとともに、ＵＳＢアドレスの取得等の基本的なＵＳＢ機能をサポートする。ＵＳＢフラッシュ装置制御器８０２は、フラッシュメモリモジュール８５０の出力を制御する制御ライン８１０を介して、又、例えば、／ＣＥ等の種々の他の信号や読み取り書き込み信号を介して、フラッシュメモリモジュール８５０を制御する。又、フラッシュメモリモジュール８５０は、アドレスデータバス８１１によってもＵＳＢフラッシュ装置制御器８０２に接続されている。アドレスデータバス８１１は、フラッシュメモリモジュール８５０に対する読み出し、書き込み或いは消去のコマンドと、フラッシュメモリモジュール８５０のアドレス及びデータを転送する。
【００８９】
ホストプラットホーム７００が要求した種々の操作に対する結果及び状態に関してホストプラットホーム７００へ知らせるために、ＵＳＢフラッシュ装置８００は、状態エンドポイント（エンドポイント０）を用いて状態パケットを送信する。この処理において、ホストプラットホーム７００は、状態パケットがないかをチェックし（ポーリング）、ＵＳＢフラッシュ装置８００は、新しい状態メッセージのパケットが存在しない場合に空パケットを、或いは状態パケットそのものを返す。以上のように、本発明の第１乃至第３の実施の形態に係る半導体記憶装置を少なくとも１つ含んで構成されたフラッシュメモリモジュール８５０を適用することにより、ＵＳＢフラッシュ装置の様々な機能を実施可能である。又，上記ＵＳＢケーブル７５０を省略し、コネクタ間を直接接続することも可能である。
【００９０】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【００９１】
【発明の効果】
本発明によれば、最小線幅が１００ｎｍ以下に微細化されても、近接セル間干渉効果によるしきい値の変動を抑制し、誤書き込みを防止することが可能な半導体記憶装置、及びこの半導体記憶装置へのデータの書き込み方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体記憶装置を示す模式的な回路構成図である。
【図２】本発明の第１の実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す模式的なレイアウトパターン構成図である。
【図３】ＮＡＮＤ型フラッシュメモリにおいて、近接効果による制御ゲート電極の電位変化と隣接メモリセルトランジスタとの距離の関係を示す模式図である。
【図４】本発明の第１の実施の形態に係る半導体記憶装置の書き込み動作によるしきい値電圧分布の変動を示す模式図である（その１）。
【図５】本発明の第１の実施の形態に係る半導体記憶装置の書き込み動作によるしきい値電圧分布の変動を示す模式図である（その２）。
【図６】本発明の第１の実施の形態に係る半導体記憶装置のしきい値電圧を設定する方法を説明するフローチャートである。
【図７】本発明の第１の実施の形態に係る半導体記憶装置のしきい値電圧を設定する別の方法を説明するフローチャートである。
【図８】本発明の第１の実施の形態に係る半導体記憶装置の書き込み方法を説明するフローチャートである。
【図９】本発明の第１の実施の形態に係る半導体記憶装置の変形例を示す模式的回路構成図である。
【図１０】本発明の第２の実施の形態に係る半導体記憶装置を示す模式的な回路構成図である。
【図１１】本発明の第２の実施の形態に係る半導体記憶装置の書き込み方法を説明するフローチャートである。
【図１２】本発明の第３の実施の形態に係る半導体記憶装置を示す模式的な回路構成図である。
【図１３】本発明の第３の実施の形態に係る半導体記憶装置の書き込み動作によるしきい値電圧分布の変動を示す模式図である（その１）。
【図１４】本発明の第３の実施の形態に係る半導体記憶装置の書き込み動作によるしきい値電圧分布の変動を示す模式図である（その２）。
【図１５】本発明の第３の実施の形態に係る半導体記憶装置の書き込み動作によるしきい値電圧分布の変動を示す模式図である（その３）。
【図１６】本発明の第３の実施の形態に係る半導体記憶装置の書き込み方法を説明するフローチャートである。
【図１７】本発明の第１乃至第３の実施の形態に係る半導体記憶装置を適用するメモリカードの内部構造を示す模式的ブロック構成図である。
【図１８】他の本発明の第１乃至第３の実施の形態に係る半導体記憶装置を適用するメモリカードの内部構造を示す模式的ブロック構成図である。
【図１９】本発明の第１乃至第３の実施の形態に係る半導体記憶装置を適用するメモリカード及びカードホルダの模式的構成図である。
【図２０】本発明の第１乃至第３の実施の形態に係る半導体記憶装置を適用するＩＣカードの内部構造を示す模式的ブロック構成図である。
【図２１】本発明の第１乃至第３の実施の形態に係る半導体記憶装置を適用するフラッシュメモリシステムの構成を示す模式的ブロック構成図である。
【図２２】従来の半導体記憶装置を示す模式的な回路構成図である。
【図２３】従来の半導体記憶装置の書き込み動作によるしきい値電圧分布の変動を示す模式図である（その１）。
【図２４】従来の半導体記憶装置の書き込み動作によるしきい値電圧分布の変動を示す模式図である（その２）。
【符号の説明】
１ａ、１ｂ  メモリセルアレイ
２  ビット線駆動回路
３  カラムデコーダ
４  ワード線駆動回路
５  ロウデコーダ
６  アドレスバッファ
７  入出力バッファ
１１  比較回路
１２  第一ラッチ
１３  第二ラッチ
１４  データセレクタ
１８  ＣＰＵ
２１  素子分離絶縁膜
５０  半導体記憶装置
６０  メモリカード
７０  コントローラ
７１，７２  インタフェースユニット（Ｉ／Ｆ）
７３  ＭＰＵ
７４  バッファＲＡＭ
７５  エラー訂正コードユニット
８０  メモリカードホルダ
１８１  偶数カラム書き込みモジュール
１８２  奇数カラム書き込みモジュール
１８３  偶数カラム読み出しモジュール
１８４  偶数カラム追加書き込みモジュール
４００  ＭＰＵ
４１０  ＲＯＭ
４２０  ＲＡＭ
４３０  ＣＰＵ
４３１  演算部
４３２  制御部
５００  ＩＣカード
５０３  ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ
６００  プレーンターミナル
７００…ホストプラットホーム
７０１…ＵＳＢホストコネクタ
７０２…ＵＳＢホスト制御器
７５０…ケーブル
７５０…ＵＳＢケーブル
８００…フラッシュ装置
８００…ＵＳＢフラッシュ装置
８０１…ＵＳＢフラッシュ装置コネクタ
８０２…ＵＳＢフラッシュ装置制御器
８１０…制御ライン
８１１…アドレスデータバス
８５０…フラッシュメモリモジュール
ＢＬ２ｊ−１，ＢＬ２ｊ，ＢＬ２ｊ＋１，・・・・・  ビット線
Ｃ２ｊ−１，Ｃ２ｊ，Ｃ２ｊ＋１，・・・・・  メモリセルカラム
ＣＬＫ  クロックシグナルライン
ＣＭＤ  コマンドシグナルライン
ＤＡＴ  シグナルライン
ＣＳ  ソース線
Ｌ  隣接メモリセルトランジスタ間距離
ＳＧＤ，ＳＧＳ  選択ゲート配線
ＷＬ１，ＷＬ２，・・・・・，ＷＬ３２    ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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