(57)【要約】【課題】画像処理で異常画像の出力時に、画像処理プロセッサの機械語レベル で、オペレータの操作負担なく高精度のデバッグを効率的に実行する画像処理プロセッサの提供。【解決手段】通常動作モードで、最終ライン退避手段２により、最終段のＰＥレジスタＲ４に格納されるラインデータが、消滅することなく、ＰＥレジスタＲ４から最終ライン退避用メモリ１８のＦＩＦＯ−５に退避格納され、再実行モードでは、再実行モード制御手段３により、入力画像データのＦＩＦＯ−１〜ＦＩＦＯ−５にそれぞれ格納されているラインデータが、ＰＥレジスタＲ０〜Ｒ４にそれぞれ転送され書き込まれ、画像処理に伴うデバッグの実行過程で、デバッグ手段７により、１ライン前までの画素データを復帰させてデバッグが行なわれ、外部から画像データの再取込不要で、オペレータの操作負担なしに、データを１ライン戻してデバッグを効率的に行なうことが可能になる。【選択図】      図１
2005148898.tif 000002
【特許請求の範囲】
【請求項１】
画像フレームの各ラインデータをそれぞれ記憶する複数のエレメントレジスタを備え、ＳＩＭＤ方式の画像処理を行う画像処理プロセッサであり、
画像処理時に最初に取り込まれるラインに対応し、最終段のエレメントレジスタに記憶されるラインデータが、画像処理後に消滅することなく退避格納される退避メモリと、
通常動作モードで、前記最終段のエレメントレジスタから読み出されるラインデータを、前記退避メモリに格納する退避格納制御手段と、
再実行モードで、入力画像データの各ラインデータを、前記複数のエレメントレジスタに対応付けてそれぞれ復帰格納する再実行モード制御手段と、
画像処理に伴うデバッグ過程で、１ライン前までの画素データを復帰させて画像処理のデバッグを行うデバッグ手段と
を有することを特徴とする画像処理プロセッサ。
【請求項２】
画像フレームの各ラインデータをそれぞれ記憶する複数のエレメントレジスタを備え、ＳＩＭＤ方式の画像処理を行う画像処理プロセッサであり、
前記エレメントレジスタに記憶され、画像処理時に最初に取り込まれるラインと該ラインに連続する複数の初期ライン群に対応し、終段部の複数のエレメントレジスタに記憶されるラインデータが、画像処理後に消滅することなくそれぞれ退避格納される複数のメモリからなる退避格納手段と、
通常動作モードで、前記初期ライン群から読み出されるラインデータを、前記退避格納手段に格納する退避格納制御手段と、
再実行モードで、入力画像データの各ラインデータを、前記複数のエレメントレジスタに対応付けてそれぞれ復帰格納する再実行モード制御手段と、
画像処理に伴うデバッグ過程で、複数ライン前までの画像データを復帰させて画像処理のデバッグを行うデバッグ手段と
を有することを特徴とする画像処理プロセッサ。
【請求項３】
画像処理された画像データと予め設定した期待値画像データとを比較し、予め設定した差異が検出されると、異常画像発生と判定する異常判定手段と、
該異常判定手段が異常画像発生と判定すると、プログラムを停止し再実行モード制御手段を作動させて、前記異常画像発生に係るラインまで画素データを復帰させ、画像処理をデバッグするデバッグ制御手段と
が請求項２記載の画像処理プロセッサにさらに設けられていることを特徴とする画像処理プロセッサ。
【請求項４】
画像フレームの各ラインデータをそれぞれ記憶する複数のエレメントレジスタを備え、ＳＩＭＤ方式の画像処理を行う画像処理プロセッサによるデバッグ方法であり、
前記エレメントレジスタに記憶され、画像処理時に最初に取り込まれるラインと該ラインに連続する複数の初期ライン群に対応し、終段部の複数のエレメントレジスタに記憶されるラインデータを、画像処理後に消滅することなくそれぞれ退避格納させる退避格納ステップと、
画像処理された画像データと予め設定した期待値画像データとを比較し、予め設定した差異が検出されると、異常画像発生と判定する異常判定ステップと、
該異常判定ステップで異常画像発生と判定されると、プログラムを停止し、前記退避格納ステップで退避格納されたラインデータを、前記異常画像発生に係るラインまで復帰させ、画像処理のデバッグを行うデバッグステップと
を有することを特徴とする画像処理のデバッグ方法。
【請求項５】
請求項１〜３のいずれか一の画像処理プロセッサを備えることを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デバッグ機能を備えた画像処理プロセッサ、そのデバッグ方法及び画像形成装置に関する。
【背景技術】
【０００２】
最近の複写機などの画像形成装置には、アルゴリズムの進展に即座に対応するために、専用の画像処理プロセッサが使用されるようになっている。この場合、一般に制御系のプロセッサについては、デバッグ手法が確立しているが、画像データをデバッグの対象とする画像処理プロセッサに対しては、制御系プロセッサを対象とするデバッグ機能のみでは、デバッグを効率的に行なうことはできない。さらに、画像処理プロセッサでは、画像データの処理速度を上げるために、ＳＩＭＤ（Ｓｉｎｇｌｅ  Ｉｎｓｔｒｕｃｔｉｏｎ Ｍ ｕｉｔｉｐｌｅ  Ｄａｔａ）方式を採用するものもあり、この場合には、デバッグ対象の画像データの追跡がさらに複雑となる。
この種の従来の画像形成装置に関しては、後記する特許文献１及び特許文献２に、不正描画を発生させるメモリアドレスの情報に基づき、デバッグ時に少ない動作停止回数でデバッグ処理を実行するグラフィックＬＳＩが開示されている。
【０００３】
これら従来の画像処理のデバッグにおいては、取込画像データをハードディスクなどの記憶装置に格納し、専用の画像処理評価ユニットで、格納された画像データを記憶装置から何度も読出し、繰り返し使用して画像処理のデバッグを行い、コンピュータで作成した期待値画像と、画像処理プロセッサによる処理結果の画像との比較が行なわれる。このような画像処理のデバッグの方式では、出力画像の異常画素に対応する入力画素を特定し、該入力画素を画像処理プロセッサに取り込んで、最終的に画像処理されて出力されるまでを追跡するために、デバッグを行なうには複雑な処理過程が必要となる。
【特許文献１】特開平１１−２４９６０号公報
【特許文献２】特許第３３５６００７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、前述したような画像処理のデバッグの現状に鑑みてなされたものであり、その第１の目的は、画像処理により異常画像が出力されると、画像処理プロセッサの機械語レベルで、オペレータへの操作負担なしに、高精度のデバッグを効率的に実行可能な画像処理プロセッサを提供することにある。
また、本発明の第２の目的は、画像処理により異常画像が出力されると、画像処理プロセッサの機械語レベルで、オペレータへの操作負担なしに、高精度のデバッグを効率的に実行可能な画像処理プロセッサのデバッグ方法を提供することにある。
【課題を解決するための手段】
【０００５】
前記第１の目的を達成するために、請求項１記載の第１の発明は、画像フレームの各ラインデータをそれぞれ記憶する複数のエレメントレジスタを備え、ＳＩＭＤ方式の画像処理を行う画像処理プロセッサであり、画像処理時に最初に取り込まれるラインに対応し、最終段のエレメントレジスタに記憶されるラインデータが、画像処理後に消滅することなく退避格納される退避メモリと、通常動作モードで、前記最終段のエレメントレジスタから読み出されるラインデータを、前記退避メモリに格納する退避格納制御手段と、再実行モードで、入力画像データの各ラインデータを、前記複数のエレメントレジスタに対応付けてそれぞれ復帰格納する再実行モード制御手段と、画像処理に伴うデバッグ過程で、１ライン前までの画素データを復帰させて画像処理のデバッグを行うデバッグ手段とを有することを特徴とするものである。
【０００６】
第１の発明によると、画像処理時に最初に取り込まれるラインに対応し、最終段のエレメントレジスタに記憶されるラインデータが、画像処理後に消滅することなく退避メモリに退避格納され、通常動作モードでは、退避格納制御手段によって、最終段のエレメントレジスタから読み出されるラインデータが退避メモリに格納され、再実行モードでは、再実行モード制御手段によって、入力画像データの各ラインデータが、複数のエレメントレジスタに対応付けてそれぞれ復帰格納され、画像処理に伴うデバッグ過程では、デバッグ手段によって、１ライン前までの画素データを復帰させて画像処理のデバッグが行なわれる。
【０００７】
同様に前記第１の目的を達成するために、請求項２記載の第２の発明は、画像フレームの各ラインデータをそれぞれ記憶する複数のエレメントレジスタを備え、ＳＩＭＤ方式の画像処理を行う画像処理プロセッサであり、前記エレメントレジスタに記憶され、画像処理時に最初に取り込まれるラインと該ラインに連続する複数の初期ライン群に対応し、終段部の複数のエレメントレジスタに記憶されるラインデータが、画像処理後に消滅することなくそれぞれ退避格納される複数のメモリからなる退避格納手段と、通常動作モードで、前記初期ライン群から読み出されるラインデータを、前記退避格納手段に格納する退避格納制御手段と、再実行モードで、入力画像データの各ラインデータを、前記複数のエレメントレジスタに対応付けてそれぞれ復帰格納する再実行モード制御手段と、画像処理に伴うデバッグ過程で、複数ライン前までの画像データを復帰させて画像処理のデバッグを行うデバッグ手段とを有することを特徴とするものである。
【０００８】
第２の発明によると、エレメントレジスタに記憶され、画像処理時に最初に取り込まれるラインと該ラインに連続する複数の初期ライン群に対応し、終段部の複数のエレメントレジスタに記憶されるラインデータが、複数のメモリからなる退避格納手段に、画像処理後に消滅することなくそれぞれ退避格納され、通常動作モードでは、退避格納制御手段によって、初期ライン群から読み出されるラインデータが退避格納手段に格納され、再実行モードでは、再実行モード制御手段によって、入力画像データの各ラインデータが、複数のエレメントレジスタに対応付けてそれぞれ復帰格納され、画像処理に伴うデバッグ過程では、デバッグ手段によって、複数ライン前までの画像データを復帰させて画像処理のデバッグが行なわれる。
【０００９】
同様に前記第１の目的を達成するために、請求項３記載の第３の発明は、画像処理された画像データと予め設定した期待値画像データとを比較し、予め設定した差異が検出されると、異常画像発生と判定する異常判定手段と、該異常判定手段が異常画像発生と判定すると、プログラムを停止し再実行モード制御手段を作動させて、前記異常画像発生に係るラインまで画素データを復帰させ、画像処理をデバッグするデバッグ制御手段とが請求項２記載の画像処理プロセッサにさらに設けられていることを特徴とするものである。
【００１０】
第３の発明によると、第２発明での作用に加えて、異常判定手段によって、画像処理された画像データと予め設定した期待値画像データとが比較され、両者間に予め設定した差異が検出されると、異常判定手段によって異常画像発生と判定され、異常判定手段によって異常画像発生と判定されると、デバッグ制御手段によって、プログラムが停止され、再実行モード制御手段が作動され、デバッグ制御手段によって、異常画像発生に係るラインまで画素データが復帰されて画像処理のデバッグが行なわれる。
【００１１】
前記第２の目的を達成するために、請求項４記載の第４の発明は、画像フレームの各ラインデータをそれぞれ記憶する複数のエレメントレジスタを備え、ＳＩＭＤ方式の画像処理を行う画像処理プロセッサによるデバッグ方法であり、前記エレメントレジスタに記憶され、画像処理時に最初に取り込まれるラインと該ラインに連続する複数の初期ライン群に対応し、終段部の複数のエレメントレジスタに記憶されるラインデータを、画像処理後に消滅することなくそれぞれ退避格納させる退避格納ステップと、画像処理された画像データと予め設定した期待値画像データとを比較し、予め設定した差異が検出されると、異常画像発生と判定する異常判定ステップと、該異常判定ステップで異常画像発生と判定されると、プログラムを停止し、前記退避格納ステップで退避格納されたラインデータを、前記異常画像発生に係るラインまで復帰させ、画像処理のデバッグを行うデバッグステップとを有することを特徴とするものである。
【００１２】
第４の発明によると、退避格納ステップで、エレメントレジスタに記憶され、画像処理時に最初に取り込まれるラインと該ラインに連続する複数の初期ライン群に対応し、終段部の複数のエレメントレジスタに記憶されるラインデータが、画像処理後に消滅することなくそれぞれ退避格納され、異常判定ステップで、画像処理された画像データと予め設定した期待値画像データとが比較され、両者間に予め設定した差異が検出されると、異常画像発生と判定され、異常判定ステップで異常画像発生と判定されると、デバッグステップで、プログラムが停止され、退避格納ステップで退避格納されたラインデータが、異常画像発生に係るラインまで復帰され、画像処理のデバッグが行なわれる。
【００１３】
また、請求項５記載の第５の発明は、請求項１〜３のいずれか一の画像処理プロセッサを備えることを特徴とする画像形成装置である。
【発明の効果】
【００１４】
第１の発明によると、画像処理時に最初に取り込まれるラインに対応し、最終段のエレメントレジスタに記憶されるラインデータが、画像処理後に消滅することなく退避メモリに退避格納され、通常動作モードでは、退避格納制御手段によって、最終段のエレメントレジスタから読み出されるラインデータが退避メモリに格納され、再実行モードでは、再実行モード制御手段によって、入力画像データの各ラインデータが、複数のエレメントレジスタに対応付けてそれぞれ復帰格納され、画像処理に伴うデバッグ過程では、デバッグ手段によって、１ライン前までの画素データを復帰させて画像処理のデバッグが行なわれるので、外部からの画像データの再取込を不要とし、オペレータの操作上の負担なしに、データを１ライン戻して同一ラインのデバッグを効率的に行なうことが可能になる。
【００１５】
第２の発明によると、エレメントレジスタに記憶され、画像処理時に最初に取り込まれるラインと該ラインに連続する複数の初期ライン群に対応し、終段部の複数のエレメントレジスタに記憶されるラインデータが、複数のメモリからなる退避格納手段に、画像処理後に消滅することなくそれぞれ退避格納され、通常動作モードでは、退避格納制御手段によって、初期ライン群から読み出されるラインデータが退避格納手段に格納され、再実行モードでは、再実行モード制御手段によって、入力画像データの各ラインデータが、複数のエレメントレジスタに対応付けてそれぞれ復帰格納され、画像処理に伴うデバッグ過程では、デバッグ手段によって、複数ライン前までの画像データを復帰させて画像処理のデバッグが行なわれるので、外部からの画像データの再取込を不要とし、オペレータの操作上の負担なしに、データを複数ライン分戻して、複数のラインに対してデバッグを効率的に行なうことが可能になる。
【００１６】
第３の発明によると、第２発明で得られる効果に加えて、異常判定手段によって、画像処理された画像データと予め設定した期待値画像データとが比較され、両者間に予め設定した差異が検出されると、異常判定手段によって異常画像発生と判定され、異常判定手段によって異常画像発生と判定されると、デバッグ制御手段によって、プログラムが停止され、再実行モード制御手段が作動され、デバッグ制御手段によって、異常画像発生に係るラインまで画素データが復帰されて画像処理のデバッグが行なわれるので、オペレータの操作を大幅に削減して、複数のラインに対してデバッグをより効率的に行なうことが可能になる。
【００１７】
第４の発明によると、退避格納ステップで、エレメントレジスタに記憶され、画像処理時に最初に取り込まれるラインと該ラインに連続する複数の初期ライン群に対応し、終段部の複数のエレメントレジスタに記憶されるラインデータが、画像処理後に消滅することなくそれぞれ退避格納され、異常判定ステップで、画像処理された画像データと予め設定した期待値画像データとが比較され、両者間に予め設定した差異が検出されると、異常画像発生と判定され、異常判定ステップで異常画像発生と判定されると、デバッグステップで、プログラムが停止され、退避格納ステップで退避格納されたラインデータが、異常画像発生に係るラインまで復帰され、画像処理のデバッグが行なわれるので、外部からの画像データの再取込を不要とし、オペレータの操作上の負担を大幅に削減した状態で、データを複数ライン分戻して、複数のラインに対してデバッグをより効率的に行なうことが可能になる。
【００１８】
また、第５の発明によると、画像形成装置において上記第１〜３の発明によるものと同様の効果が得られる。
【発明を実施するための最良の形態】
【００１９】
本発明の実施の形態の説明に先立って、一般的に画像形成装置に使用され本発明の基礎となる画像処理プロセッサについて説明する。
本発明の基礎となる画像処理プロセッサＰには、図１１に示すように、画像ポートから入力される画像フレームの画像データの移動、格納及び画像処理の制御を行なうメモリコントローラ１が設けられ、このメモリコントローラ１には、画像データを各ライン単位に、ＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ  Ｆｉｒｓｔ−０ｕｔ）方式で入出力し、各ラインに対応するＦＩＦＯ−０〜ＦＩＦＯ−１０を備えた入出力回路ユニット２１と、ＰＥレジスタＲｏ〜ＰＥレジスタＲ１０及び画像処理機能を有するＰＥレジスタＡからなるＰＥレジスタユニット１７とが接続されている。
また、画像処理プロセッサＰには、メモリコントローラ１に指令信号を入力する画像処理プロセッサコア７が接続され、画像処理プロセッサコア６には、デバッグを行なうデバッグ手段７が接続されている。そして、画像処理プロセッサＰの外部に、デバッガ１０が配設され、このデバッガ１０にはデバッグ制御を行なうデバッグ手段制御装置８が接続され、このデバッグ手段制御装置８に、画像処理プロセッサＰに設けられるデバッグ手段７が接続されている。
【００２０】
この画像処理プロセッサＰでは、注目画素に対してその周辺の画素を参照しながら、ＰＥレジスタユニット１７のＰＥレジスタＡによって、画像処理の演算が行なわれるが、画像ポートから取り込まれる画像データは、入出力ユニット２１のＦＩＦＯ−０にラインデータとして記憶され、メモリコントローラ１の制御によって、対応するラインデータはＰＥレジスタユニット１７のＰＥレジスタＲ０に書き込まれる。次いで、後続する画像データの入力に伴って、図１２（ａ）に示すように、画像プロセッサコアー６の指令によって、ＰＥレジスタＲ０から読み出され、ＰＥレジスタＡを経由して、ＰＥレジスタＲ１に書き込まれ、入出力回路ユニット２１のＦＩＦＯ−１に退避される。以下同様にして、ラインデータは、ＦＩＦＯ−１からＦＩＦＯ２へ、ＦＩＦＯ２からＦＩＦＯ３へと順次移動し、画像フレームの先頭部の４ラインの画素データが、入出力回路ユニット２１のＦＩＦＯ−０〜ＦＩＦＯ−４にそれぞれ退避される。
【００２１】
次いで、図１２（ｂ）に示すように、ＦＩＦＯ−２に退避された画素データを注目画素として、その前後の４ラインの画素データを参照して、ＰＥレジスタＲＡによって、画像処理が行なわれ、画像処理終了後には画像処理された画像データが、ＲＥレジスタＲ１０を介して出力用のＦＩＦＯ−１０に順次退避され、このようにして、ＳＩＭＤの画像処理が行なわれた画像データは、同図（ｃ）に示すように、次のラインのＦＩＦＯに順次退避され、出力用のＦＩＦＯ−１０に１ライン分の画像データが退避されると１ラインの画像データの出力が行なわれる。
【００２２】
図１３のフローチャートに基づいて、画像処理プロセッサＰの動作を説明すると、ステップＳ１において、画像処理の実行に参照使用される参照ラインが確保され、ステップＳ２に進んで、入出力回路ユニット２１から、ＳＩＭＤ単位で画素データが読み出されて、ＲＥレジスタユニット１７の対応するＰＥレジスタに書き込まれる。
ステップＳ３では、ＰＥレジスタＲＡが、ＲＥレジスタから画像データを取り込んで、ＳＩＭＤ単位で画像処理を行い、画像処理後のラインデータは出力用のＦＩＦＯ−１０に書込まれ、ステップＳ４で、次のラインのＲＥレジスタに進み、対応する画素データが、次のラインのＦＩＦＯに退避され、ステップＳ６に進んで、出力用ＦＩＦＯ−１０に１ライン分の画素データが書き込まれたか否かが判定される。
ステップＳ６の判定がＮＯであると、ステップＳ２に戻って同一処理が繰り返され、ステップＳ６の判定がＹＥＳであると、ステップＳ７に進んで１ライン分の画素データが出力され、ステップＳ８に進んで、全ラインの画素データの出力が終了したか否かが判定され、ステップＳ８の判定がＹＥＳであると処理を終了し、ステップＳ８の判定がＮＯであると、ステップＳ４に戻って同一の処理が繰り返される。
【００２３】
この本発明の基礎となる画像処理プロセッサＰでは、１フレーム分の画像データを入力し、入力画像に対応する出力画像を期待値画像と比較し、異常画像が存在すると、異常画素が発生すると思われるプログラムの位置にブレークポイントを設定し、再度同一画像データを入力し、同一動作を行なわせてブレーク後にデバッグを行なうが、例えば操作ミスにより、デバッグが必要な個所を過ぎると、データの復帰ができないために、最初から画像データを入れ直し、同一操作を繰り返して同一条件のプログラム位置まで進めた後にデバッグをし直す必要がある。
【００２４】
以下に、本発明を画像形成装置に備えた画像処理プロセッサに係る実施の形態に基づいて説明する。
［第１の実施の形態］
本発明の第１の実施の形態を、図１ないし図３を参照して説明する。
図１は本実施の形態の構成を示す説明図、図２は本実施の形態のメモリコントローラの動作を示す説明図、図３は本実施の通常動作モード時及び再実行動作時の動作を示す説明図である。
【００２５】
本実施の形態に係る画像処理プロセッサＰ１では、図１に示すように、すでに図１１を参照して説明した本発明の基礎となる画像処理プロセツサＰに対して、入出力回路ユニット２１Ａには、ＦＩＦＯ−５が、最終ライン退避用メモリ１８として、新に設けられている。また、メモリコントローラ１Ａには、再実行モードで、１ライン前に復帰された入力画像データを、ＰＥレジスタユニット１７の対応するＰＥレジスタにそれぞれ復帰格納する再実行モード制御手段３と、ＲＥレジスタユニット１７のＲＥレジスタＲ４から読み出されるラインデータを最終ライン退避用メモリ１８であるＦＩＦＯ−５に退避させる最終ライン退避手段２とが新に設けられている。
【００２６】
また、本実施の形態のメリコントローラ１Ａの再生実行モード制御手段３には、図２に示すように、スイッチ３０ａ〜３０ｌが配設されており、転送制御手段２０には、Ｒ０転送制御回路〜Ｒ４転送制御回路が配設され、Ｒ０転送制御回路〜Ｒ４転送制御回路の一方の制御端子には、ＰＥレジスタＲ０〜ＰＥレジスタＲ４がそれぞれ接続され、他方の制御端子には、スイッチ３０ａ及びスイッチ３０ｇのコモン端子から、スイッチ３０ｆ及びスイッチ３０ｋのコモン端子までがそれぞれ接続されている。
また、スイッチ３０ａの切換端子が、それぞれＦＩＦＯ−０、ＦＩＦＯ−１に接続され、以下同様な関係の接続がスイッチ３０ｂ〜スイッチ３０ｅに対して行なわれており、スイッチ３０ｅの切換端子は、それぞれＦＩＦＯ−４、ＦＩＦＯ−５に接続され、スイッチ３０ｆの切換端子はＦＩＦＯ−５に接続されている。
さらに、スイッチ３０ｇの切換端子が、それぞれＦＩＦＯ−０、ＦＩＦＯ−１に接続され、以下同様な関係の接続がスイッチ３０ｈ〜スイッチ３０ｋに対して行なわれており、スイッチ３０ｋの切換端子は、それぞれＦＩＦＯ−４、ＦＩＦＯ−５に接続され、スイッチ３０ｌの切換端子はＦＩＦＯ−５に接続されている。
なお、図２において、画像データは実線で示す接続線により転送され、制御信号は破線で示す接続線により転送される。
本実施の形態のその他の部分の構成は、すでに図１で説明した、本発明の基礎となる画像処理プロセッサＰと同一なので、重複する説明は行なわない。
【００２７】
本実施の形態では、通常動作モードには、各スイッチ３０ａ〜３０ｌは、図２に示すように切り換えられ、画像データの入力により、図３（ａ）に示すように、入出力ユニット２１のＦＩＦＯ−０〜ＦＩＦＯ−４に格納されている画素データは、それぞれＲ０転送制御回路〜Ｒ４転送制御回路によって、対応するＲＥレジスタＲ０〜Ｒ４に書き込まれ、さらに画像データが入力されると、最終ライン退避手段２によって、ＦＩＦＯ４に格納されていたラインデータは、消滅することなく最終ライン退避用メモリ１８であるＦＩＦＯ−５に格納される。
オペレータが、ＦＩＦＯ４に以前格納されていたラインデータを使用してデバッグを行なおうとする場合には、デバッガ１０を操作することにより、再実行モード制御手段３に対して、入出力回路ユニット２１のＦＩＦＯ−０〜ＦＩＦＯ−４と、ＰＥレジスタユニット１７のＰＥレジスタＲ０〜Ｒ４との組換指令を入力する。
この組換指令によって、スイッチ３０ａ〜３０ｅが、図２の状態から切換られ、図３（ｂ）に示すように、ＦＩＦＯ−１〜ＦＩＦＯ−５に格納されているラインデータが、Ｒ０転送制御回路〜Ｒ４転送制御回路によって、それぞれＲＥレジスタＲ０〜Ｒ４に転送され書き込まれる。
【００２８】
このように、本実施の形態によると、通常動作モードでは、最終ライン退避手段２によって、最終段のＰＥレジスタＲ４に格納されるラインデータが、画像処理後に消滅することなく、ＰＥレジスタＲ４から最終ライン退避用メモリ１８であるＦＩＦＯ−５に退避格納され、再実行モードでは、再実行モード制御手段３によって、入力画像データのＦＩＦＯ−１〜ＦＩＦＯ−５にそれぞれ格納されているラインデータが、ＰＥレジスタＲ０〜Ｒ４にそれぞれ転送され書き込まれるので、画像処理に伴うデバッグの実行過程では、デバッグ手段７によって、１ライン前までの画素データを復帰させて画像処理のデバッグが行なわれ、外部からの画像データの再取込が不要で、オペレータの操作上の負担なしに、データを１ライン戻して同一ラインのデバッグを効率的に行なうことが可能になる。
【００２９】
［第２の実施の形態］
本発明の第２の実施の形態を、図４ないし図９を参照して説明する。
図４は本実施の形態の構成を示す説明図、図５は本実施の形態のメモリコントローラの動作を示す説明図、図６は本実施の形態のＦＩＦＯ切換手段の動作を示す説明図、図７は本実施の形態の画像処理動作を示す説明図、図８は本実施の形態の変形構成例を示す説明図、図９は図８の動作を示す説明図である。
【００３０】
本実施の形態では、すでに説明した第１の実施の形態に対して、図４に示すように、入出力回路ユニット２１Ｂの終端部の連続する複数のＦＩＦＯが最終ライン退避用メモリ１８に設定されており、メモリコントローラ１Ｂには、消滅ライン退避管理手段５が新に設けられている。この消滅ライン退避管理手段５には、図５に示すように、ライン幅カウンタ２２、ラインカウンタ２３及びＦＩＦＯ切換手段２４が設けられている。
また、本実施の形態のメモリコントローラ１Ｂには、図５に示すように、スイッチ３０ａ〜３０ｏが配設されており、転送制御手段２０のＲ０転送制御回路〜Ｒ４転送制御回路の他方の制御端子には、スイッチ３０ａ及びスイッチ３０ｇのコモン端子、スイッチ３０ｂ及びスイッチ３０ｈのコモン端子、スイッチ３０ｃ及びスイッチ３０ｉのコモン端子、スイッチ３０ｄ及びスイッチ３０ｊのコモン端子、スイッチ３０ｅ及びスイッチ３０ｋのコモン端子がそれぞれ接続されている。
【００３１】
一方、スイッチ３０ａの切換端子が、それぞれＦＩＦＯ−０、ＦＩＦＯ−３に、スイッチ３０ｂの切換端子が、それぞれＦＩＦＯ−１、ＦＩＦＯ−４に、スイッチ３０ｃの切換端子が、それぞれＦＩＦＯ−２とＦＩＦＯ切換手段２４に、スイッチ３０ｄの切換端子が、それぞれＦＩＦＯ−３とＦＩＦＯ切換手段２４に、スイッチ３０ｅの切換端子が、それぞれＦＩＦＯ−４とＦＩＦＯ切換手段２４に接続されている。
また、スイッチ３０ｇの切換端子が、それぞれＦＩＦＯ−０、ＦＩＦＯ−３に接続され、スイッチ３０ｈの切換端子が、それぞれＦＩＦＯ−１、ＦＩＦＯ−４に接続され、スイッチ３０ｉの切換端子が、それぞれＦＩＦＯ−２とＦＩＦＯ切換手段２４に接続され、スイッチ３０ｊの切換端子が、それぞれＦＩＦＯ−３とＦＩＦＯ切換手段２４に接続され、スイッチ３０ｋの切換端子が、それぞれＦＩＦＯ−４とＦＩＦＯ切換手段２４に接続されている。
さらに、スイッチ３０ｌは、コモン端子が最終ライン退避手段２に、切換端子がＦＩＦＯ切換手段２４に接続され、スイッチ３０ｍ、３０ｎ、３０ｏのコモン端子はＲ４転送制御回路に接続され、スイッチ３０ｍ、３０ｎ、３０ｏの切換端子は、それぞれＦＩＦＯ切換手段２４に接続されている。
【００３２】
本実施の形態では、ＦＩＦＯ切換手段２４には、図６に示すように、スイッチ２５Ａ〜スイッチ２５Ｆが配設され、スイッチ２５Ａ〜スイッチ２５Ｆのコモン端子には、ＰＥレジスタＲ２〜ＰＥレジスタＲ４が接続され、スイッチ２５Ａ〜スイッチ２５Ｆの切換端子には、最終ライン退避用メモリ１８となるＦＩＦＯ−５〜ＦＩＦＯ−７が接続され、さらに、スイッチ２５Ｄ〜スイッチ２５Ｆには、最終ライン退避手段２が接続されている。
また、ラインカウンタ２３にはラインカウンタａ、ラインカウンタｂ、ラインカウカタｃが設けられ、ラインカウンタａには、スイッチ２５Ｆとスイッチ２５Ａが、ラインカウンタｂには、スイッチ２５Ｅとスイッチ２５Ｃが、ラインカウンタｃには、スイッチ２５Ｄとスイッチスイッチ２５Ｂがそれぞれ接続されている。
なお、図４、図５、図６において、画像データは実線で示す接続線により転送され、制御信号は破線で示す接続線により転送される。
【００３３】
このような構成の本実施の形態の動作を説明する。
通常動作モードでオペレータは、デバッガ１０を操作し、再実行モード制御手段３に対して、通常動作時の最終ライン逃避用メモリ１８の範囲設定指令と、入出力回路ユニット２１ＢのＦＩＦＯとＰＥレジスタユニット１７のＰＥレジスタとの組合せ設定指令を入力し、消滅ライン退避管理手段５に対して、ライン幅カウンタ２２を設定し、ＦＩＦＯ切換手段２４とラインカウンタ２３が初期化され、スイッチ２５Ｄ〜スイッチ２５Ｆは、ラインカウンタａ〜ラインカウンタｃに指定されるものがＯＮとなるように設定される。図５及び図６には、ＦＩＦＯ−５、ＦＩＦＯ−６及びＦＩＦＯ−７が最終ライン退避用メモリ１８に設定された場合が示されている。
【００３４】
ところで、通常動作時には、最終ラインのＦＩＦＯ−４から読み出されるラインデータが、ＦＩＦＯ切換手段２４によって、ＦＩＦＯ−７に退避され、ライン幅カウンタ２２かが、ＦＩＦＯ−７に退避されるラインデータをカウントし、予め設定されるカウント値を越えると、ラインカウンタ２３がインクリメントし、ＦＩＦＯ切換手段２４によって、最終ライン退避用メモリがＦＩＦＯ−７からＦＩＦＯ−６に切り換えられる。以降は、ＦＩＦＯ−４から読み出されるラインデータは、ライン幅カウンタ２２がカウントアップするまで、ＦＩＦＯ−６に退避される。
以下同様にして、ＦＩＦＯ−４から読み出されるラインデータは、ライン幅カウンタ２２がカウントアップすると、ＦＩＦＯ−５に退避され、さらに、この状態からライン幅カウンタ２２がカウントアップすると、再びＦＩＦＯ−７にＦＩＦＯ−４から読み出されるラインデータが退避され、同様な動作が繰り返し実行される。
【００３５】
そして、オペレータが、デバッグの途中で再実行モード制御手段３に対して再実行モードを設定すると、スイッチ２５Ａ〜スイッチ２５Ｃの内でラインカウンタａ〜ラインカウンタｃに指定されるスイッチがＯＮされ、ＦＩＦＯ−５〜ＦＩＦＯ−７に対して、最新のラインがＰＥレジスタＲ２に、最古のラインがＰＥレジスタＲ４に接続され、オペレータによって、図７に示すように、直前に処理したラインを含めて３ライン前までのラインデータを使用するデバッグが行なわれる。
【００３６】
図８は本実施の形態において、再実行モード制御手段にマルチプレクサ３Ｂｍを使用した場合の構成を示し、通常動作時はＦＩＦＯ−０〜ＦＩＦＯ−４が画像処理に使用され、ＦＩＦＯ−５〜ＦＩＦＯ−７が最終ライン退避用メモリ１８として使用される。
この場合の動作は、図９に示すように、ＰＥレジスタＲ０〜Ｒ４に接続するＦＩＦＯ−０〜ＦＩＦＯ−７を組換えることにより、通常動作時には、同図（ａ）に示すように、ＦＩＦＯ−５、ＦＩＦＯ−６、ＦＩＦＯ−７の順にラインデータが退避され、再生動作時には、同図（ｂ）の組換で１ライン前のラインデータを使用して、同図（ｃ）の組換で２ライン前までのラインデータを使用してデバッグが行なわれる。
【００３７】
このようにして、本実施の形態によると、画像処理時に最初に取り込まれるラインと該ラインに連続する複数の初期ライン群に対応し、終段部の複数のエレメントレジスタに記憶されるラインデータが、複数のＦＩＦＯからなる最終ライン退避用メモリ１８に、画像処理後に消滅することなくそれぞれ退避格納され、通常動作モードでは、最終ライン退避手段２によって、初期ライン群から読み出されるラインデータが、最終ライン退避用メモリ１８に格納され、再実行モードでは、再実行モード制御手段３によって、入力画像データの各ラインデータが、複数のＰＥレジスタに対応付けてそれぞれ復帰格納され、画像処理に伴うデバッグでは、デバッグ手段７によって、複数ライン前までの画像データを復帰させて画像処理のデバッグが行なわれるので、外部からの画像データの再取込を不要とし、オペレータの操作上の負担なしに、データを複数ライン分戻して、複数のラインに対してデバッグを効率的に行なうことが可能になる。
【００３８】
［第３の実施の形態］
本発明の第３の実施の形態を、図１０を参照して説明する。
図１０は本発明の第３の実施の形態の構成を示す説明図である。
【００３９】
本実施の形態は、図１０に示すように、すでに図４を参照して説明した第２の実施の形態に対して、入出力回路ユニット２１ＣのＦＩＦＯ−１０の出力端子に、出力画像の比較を行なう出力画像比較手段２９が接続され、この出力画像比較手段２９には、期待値画像データメモリ２８とデバッガ１０が接続され、出力画像比較手段２９の出力端子には、デバッグ手段制御装置８が接続されている。
本実施の形態のその他の部分の構成は、すでに図４を参照して説明した第２の実施の形態と同一なので、重複する説明は行なわない。
【００４０】
本実施形態によると、オペレータはデバッガ１０を操作することにより、最終ライン退避手段２と消滅ライン退避管理手段５に対して、通常動作モードを設定し、出力画像比較手段２９に対して、期待値画像データメモリ２８からの期待値画像データとＦＩＦＯ−１０からの画像データとの比較指令と、比較データのデバッグ手段制御装置８への出力指令とを行なう。
この指令に基づいて、画像処理プロセッサＰ３では、入力される画像データを順次画像処理し、ＦＩＦＯ−１０の出力画像ポートから出力し、出力画像比較手段２９によって、ＦＩＦＯ−１０からの出力画像データが、期待値画像データメモリ２８からの期待値画像データと比較され、両者間に予め設定した差異が検出されると、出力画像比較手段２９から差異検出信号がデバッグ手段制御装置８に入力される。
デバッグ手段制御装置８からは、この差異検出信号に基づいて、デバッグ手段７にプログラム停止指令が入力され、デバッグ手段７によって、実行中のプログラムが停止され、デバッガ１０によってプログラムの停止が確認されると、最終ライン退避手段２と消滅ライン退避管理手段５に対して再実行モードがされる。
そして、オペレータによって、最終ライン退避用メモリ１８に退避されたラインデータを使用してデバッグが行なわれる。
【００４１】
このように、本実施の形態によると、第２の実施の形態で得られる効果に加えて、出力画像比較手段２９によって、ＦＩＦＯ−１０から出力される画像処理された画像データと、予め設定され期待値画像データメモリ２８から読み出される期待値画像データとが比較され、両者間に予め設定した差異が検出されると、出力画像比較手段２９から出力される差異検出信号に基づく、デバッグ手段制御装置８の指令によって、デバッグ手段７によりプログラムが停止され、デバッガ１０がプログラムの停止を確認して、再実行モード制御手段３が作動され、デバッグ手段７によって、異常画像発生に係るラインまで画素データが複数ライン復帰されて画像処理のデバッグが行なわれるので、オペレータの操作を大幅に削減して、複数のラインに対してデバッグをより効率的に行なうことが可能になる。
【図面の簡単な説明】
【００４２】
【図１】本発明の第１の実施の形態の構成を示す説明図である。
【図２】同実施の形態のメモリコントローラの動作を示す説明図である。
【図３】同実施の通常動作モード時及び再実行動作時の動作を示す説明図である。
【図４】本発明の第２の実施の形態の構成を示す説明図である。
【図５】同実施の形態のメモリコントローラの動作を示す説明図である。
【図６】同実施の形態のＦＩＦＯ切換手段の動作を示す説明図である。
【図７】同実施の形態の画像処理動作を示す説明図である。
【図８】同実施の形態の変形構成例を示す説明図である。
【図９】図８の形態の動作を示す説明図である。
【図１０】本発明の第３の実施の形態の構成を示す説明図である。
【図１１】本発明の基礎となる画像処理プロッサの構成を示す説明図である。
【図１２】図１１の画像処理プロセッサの動作を示す説明図である。
【図１３】図１１の画像処理プロセッサの動作を示すフローチャートである。
【符号の説明】
【００４３】
１Ａ〜１Ｃ   メモリコントローラ
２   最終ライン退避手段
３   再実行モード制御手段
５   消滅ライン退避管理手段
７   デバッグ手段
８   デバッグ手段制御装置
１０   デバッガ
２２   ライン幅カウンタ
２３   ラインカウンタ
２４   ＦＩＦＯ切換手段
２８   期待値画像データメモリ
２９   出力画像比較手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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