(57)【要約】【課題】  シームの影響による耐圧の低下を抑制した絶縁ゲート型半導体装置およびその製造方法を提供すること。【解決手段】ドライエッチングによりゲートトレンチ２１を形成する。次に，ゲートトレンチ２１に対して酸化膜２３の埋め込みを行う。このとき，ゲートトレンチ２１内を完全に充填するのではなく，多少の隙間を残すように成膜する。次に，その隙間に対して窒化膜２３１の埋め込みを行う。次に，ウェットエッチングを行うことで窒化膜２３１および酸化膜２３のエッチバックを行う。このとき，窒化膜２３１は殆どエッチングされず，ゲートトレンチ２１内に残った状態となる。次に，ゲートトレンチ２１の壁面に酸化膜２４を形成する。次に，ゲート材２２を堆積させる。最後に，堆積されたゲート材２２に対してエッチングを行い，その後ソース電極およびドレイン電極を形成する。【選択図】            図１
2005252203.tif 000002
【特許請求の範囲】
【請求項１】
トレンチ部と，
前記トレンチ部内に位置し，第１種の絶縁物を堆積してなる第１堆積絶縁層と，
前記トレンチ部内であって前記第１堆積絶縁層の上方に位置する導体層と，
前記トレンチ部の幅方向の中央部に位置するとともに第２種の絶縁物を堆積してなる第２堆積絶縁層を有し，
前記第２堆積絶縁層は，下端が前記第１堆積絶縁層に囲まれ，上端が前記第１堆積絶縁層の上端よりも上方に位置することを特徴とする絶縁ゲート型半導体装置。
【請求項２】
半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，前記ボディ領域の下面と接し第２導電型半導体であるドリフト領域と，半導体基板の上面から前記ボディ領域を貫通するトレンチ部とを有する絶縁ゲート型半導体装置において，
前記ドリフト領域に囲まれるとともに第１導電型半導体であるフローティング領域を有し，
前記トレンチ部の底部は，前記フローティング領域内に位置し，
前記トレンチ部内には，
第１種の絶縁物を堆積してなる第１堆積絶縁層と，
前記第１堆積絶縁層の上方に位置し，前記ボディ領域と対面する導体層と，
前記トレンチ部の幅方向の中央部に位置するとともに第２種の絶縁物を堆積してなる第２堆積絶縁層とが形成されており，
前記第１堆積絶縁層の上端は，前記フローティング領域の上端よりも上方に位置し，
前記第２堆積絶縁層は，下端が前記第１堆積絶縁層に囲まれ，上端が前記第１堆積絶縁層の上端よりも上方に位置することを特徴とする絶縁ゲート型半導体装置。
【請求項３】
請求項１または請求項２に記載する絶縁ゲート型半導体装置において，
前記第２堆積絶縁層を構成する第２種の絶縁物は，前記第１堆積絶縁層を構成する第１種の絶縁物に比べて，エッチングレートが小さいことを特徴とする絶縁ゲート型半導体装置。
【請求項４】
トレンチ部と，前記トレンチ部内に位置し第１種の絶縁物を堆積してなる第１堆積絶縁層と，前記トレンチ部内であって前記第１堆積絶縁層の上方に位置する導体層とを有する絶縁ゲート型半導体装置の製造方法において，
半導体基板の上面からトレンチ部を形成するトレンチ部形成工程と，
前記トレンチ部形成工程にてトレンチ部を形成した後に，そのトレンチ部の表面上に，そのトレンチ部の幅の半分の長さよりも薄い膜厚となるように第１種の絶縁物を堆積することで第１堆積絶縁層を形成する第１絶縁物堆積工程と，
前記第１絶縁物堆積工程にて第１堆積絶縁層を形成した後に，その第１堆積絶縁層上に第２種の絶縁物を堆積することで第２堆積絶縁層を形成する第２絶縁物堆積工程と，
前記第２絶縁物堆積工程にて第２堆積絶縁層を形成した後に，トレンチ部内の第１堆積絶縁層の層厚が所定の厚さとなるようにエッチバックを行うエッチバック工程と，
前記エッチバック工程にて第１堆積絶縁層の層厚を調節した後に，その第１堆積絶縁層上に導体層を形成する導体層形成工程とを含むことを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項５】
請求項４に記載する絶縁ゲート型半導体装置の製造方法において，
前記第２絶縁物堆積工程では，第１種の絶縁物に比べて前記エッチバック工程にて行われるエッチングのエッチングレートが小さい第２種の絶縁物を堆積させることを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項６】
請求項４または請求項５に記載する絶縁ゲート型半導体装置の製造方法において，
前記エッチバック工程にて行われるエッチバックは，ウェットエッチングで実施することを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項７】
請求項６に記載する絶縁ゲート型半導体装置の製造方法において，
前記エッチバック工程の後であって前記導体層形成工程の前に，トレンチ部の表面に絶縁膜を形成する絶縁膜形成工程を含むことを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項８】
請求項４から請求項７のいずれか１つに記載する絶縁ゲート型半導体装置の製造方法において，
前記トレンチ部形成工程の後であって前記第１絶縁物堆積工程の前に，前記トレンチ部形成工程にて形成されたトレンチ部の底部から不純物を注入することでフローティング領域を形成するフローティング領域形成工程とを含むことを特徴とする絶縁ゲート型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，トレンチゲート構造を有する絶縁ゲート型半導体装置およびその製造方法に関する。さらに詳細には，半導体層にかかる電界を緩和することにより，高耐圧化と低オン抵抗化との両立を図った絶縁ゲート型半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来から，パワーデバイス用の絶縁ゲート型半導体装置として，トレンチゲート構造を有するトレンチゲート型半導体装置が提案されている。このトレンチゲート型半導体装置では，一般的に高耐圧化と低オン抵抗化とがトレードオフの関係にある。
【０００３】
本出願人は，この問題を解決したトレンチゲート型半導体装置として，図１０に示すような絶縁ゲート型半導体装置９００を提案している（特願２００３−３４９８０６号）。この絶縁ゲート型半導体装置９００では，Ｎ+ ソース領域３１と，Ｎ+ ドレイン領域１１と，Ｐ- ボディ領域４１と，Ｎ- ドリフト領域１２とが設けられている。また，半導体基板の上面側の一部を掘り込むことによりＰ- ボディ領域４１を貫通するゲートトレンチ２１が形成されている。また，ゲートトレンチ２１の底部には，絶縁物の堆積による堆積絶縁層２３が形成されている。さらに，堆積絶縁層２３上には，ゲート電極２２が形成されている。そして，ゲート電極２２は，ゲートトレンチ２１の壁面に形成されているゲート絶縁膜２４を介して，Ｎ+ ソース領域３１およびＰ- ボディ領域４１と対面している。さらに，Ｎ- ドリフト領域１２内には，Ｐフローティング領域５１が形成されている。そして，ゲートトレンチ２１の下端は，Ｐフローティング領域５１内に位置している。
【０００４】
この絶縁ゲート型半導体装置９００は，Ｎ- ドリフト領域１２内にＰフローティング領域５１が設けられていることにより，それを有しない絶縁ゲート型半導体装置と比較して，次のような特性を有する。すなわち，ゲート電圧のスイッチオフ時には，ドレイン−ソース間（以下，「ＤＳ間」とする）の電圧によって，Ｎ- ドリフト領域１２内ではＰ- ボディ領域４１との間のＰＮ接合箇所から空乏層が形成される。そして，そのＰＮ接合箇所の近傍が電界強度のピークとなる。空乏層の先端がＰフローティング領域５１に到達すると，Ｐフローティング領域５１がパンチスルー状態となってその電位が固定される。さらに，ＤＳ間の印加電圧が高い場合には，Ｐフローティング領域５１の下端部からも空乏層が形成される。そして，Ｐ- ボディ領域４１との間のＰＮ接合箇所とは別に，Ｐフローティング領域５１の下端部の近傍も電界強度のピークとなる。すなわち，電界のピークを２箇所に形成でき，最大ピーク値を低減することで高耐圧化を図ることができる。また，高耐圧であることから，Ｎ- ドリフト領域１２の不純物濃度を上げて低オン抵抗化を図ることができる。
【０００５】
この絶縁ゲート型半導体装置９００では，トレンチ２１内に所定の厚みを有する堆積絶縁層２３を設けることが必要である。すなわち，Ｐフローティング領域５１は，トレンチ２１の底部からのイオン注入等により形成されるため，トレンチ２１の底部に少なからず損傷が生じている。しかしながら，堆積絶縁層２３の存在によってトレンチ２１の底部の損傷による影響を回避し，素子特性の劣化や信頼性の低下を防止することができる。また，堆積絶縁層２３にてゲート電極２２とＰフローティング領域５１との対面による影響を緩和し，Ｐ- ボディ領域４１内のオン抵抗を低減することができる。また，ゲート電極２２下の堆積絶縁層２３の膜厚が厚いため，ゲート−ドレイン間容量が小さく，スイッチングスピードが速い等の効果を有している。
【０００６】
この絶縁ゲート型半導体装置９００のようにゲートトレンチの底に厚みが大きい堆積絶縁層が形成されたトレンチゲート型半導体装置としては，例えば特許文献１に記載されているものがある。
【特許文献１】特開２０００−３５３８０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら，前記した従来の絶縁ゲート型半導体装置９００には，次のような問題があった。すなわち，ゲートトレンチ２１内の堆積絶縁層２３は，ＣＶＤ法にて一旦ゲートトレンチ２１内を絶縁物（酸化シリコン等）で充填し，その絶縁物に対してエッチバックを行うことで形成される。そのため，ゲートトレンチ２１内を絶縁物で充填する際，堆積絶縁層２３にシームが生じる。この状態の絶縁膜に対してウェットエッチングにてエッチバックを行うと，シーム部分でエッチングが急速に進行する。そして，図１１に示すように堆積絶縁層２３の中央部分にくさび状の溝２３３が形成される。そして，その状態の堆積絶縁層２３上にゲート電極２２を形成すると，くさび状の溝２３３にゲート材（ポリシリコン等）が進入してしまう。このくさび状の溝２３３の形状には再現性がないため，安定した形状のゲート電極２２を形成することが困難となる。
【０００８】
さらに，くさび状の溝２３３内にゲート材が進入することで，ゲート電圧のスイッチオフ時における空乏層の伸び方が設計と異なってしまう。その結果，所望の電界分布が形成されず，ＤＳ間の耐圧の低下を招いてしまう。図１２は，くさび状の溝２３３の深さとＤＳ間の耐圧との関係を示している。このシミュレーション結果からも，くさび状の溝２３３の深さが深いほど耐圧が低下することがわかる。
【０００９】
一方，ドライエッチングにてエッチバックを行うと，シームの有無に関わらず厚さ方向に均等にエッチングを行うことができる。しかし，ゲートトレンチ２１の壁面がダメージを受けるとともに，ゲートトレンチ２１内に絶縁物の残渣が生じる。このような壁面にゲート酸化膜２４を形成したとしても，良質な酸化膜や清浄な界面を得ることができない。よって，素子特性を十分に発揮できない。そのため，結局はドライエッチングの際に生じた残留物を除去するためにウェットエッチングを行う必要が生じる。
【００１０】
本発明は，前記した従来の絶縁ゲート型半導体装置が有する問題点を解決するためになされたものである。すなわちその課題とするところは，シームの影響による耐圧の低下を抑制した絶縁ゲート型半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
この課題の解決を目的としてなされた絶縁ゲート型半導体装置は，トレンチ部と，トレンチ部内に位置し，第１種の絶縁物を堆積してなる第１堆積絶縁層と，トレンチ部内であって第１堆積絶縁層の上方に位置する導体層と，トレンチ部の幅方向の中央部に位置するとともに第２種の絶縁物を堆積してなる第２堆積絶縁層を有し，第２堆積絶縁層は，下端が第１堆積絶縁層に囲まれ，上端が第１堆積絶縁層の上端よりも上方に位置するものである。
【００１２】
すなわち，本発明の絶縁ゲート型半導体装置では，トレンチ部内であってトレンチ部の幅方向の中央部に第２堆積絶縁層が設けられている。また，その第２堆積絶縁層は，下端が第１堆積絶縁層に囲まれており，上端が第１堆積絶縁層の上端よりも上方に位置している。すなわち，第１堆積絶縁層と導体層とを跨ぐように設けられている。この第２堆積絶縁層の存在により，第１堆積絶縁層内でのシームの発生が抑制される。そのため，第１堆積絶縁層を形成する際にくさび状の溝が発生せず，導体層の形状が安定する。よって，高耐圧化を確実に図ることができる。また，第２堆積絶縁層がトレンチ部の幅方向の中央部に設けられていることから，ゲート材を埋め込む幅が短い。その結果，従来の絶縁ゲート型半導体装置と比較して導体層の形成後の平坦性が高い。
【００１３】
また，本発明の別の絶縁ゲート型半導体装置は，半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，ボディ領域の下面と接し第２導電型半導体であるドリフト領域と，半導体基板の上面からボディ領域を貫通するトレンチ部とを有する絶縁ゲート型半導体装置であって，ドリフト領域に囲まれるとともに第１導電型半導体であるフローティング領域を有し，トレンチ部の底部は，フローティング領域内に位置し，トレンチ部内には，第１種の絶縁物を堆積してなる第１堆積絶縁層と，第１堆積絶縁層の上方に位置し，ボディ領域と対面する導体層と，トレンチ部の幅方向の中央部に位置するとともに第２種の絶縁物を堆積してなる第２堆積絶縁層とが形成されており，第１堆積絶縁層の上端は，フローティング領域の上端よりも上方に位置し，第２堆積絶縁層は，下端が第１堆積絶縁層に囲まれ，上端が第１堆積絶縁層の上端よりも上方に位置するものである。
【００１４】
すなわち，本形態の絶縁ゲート型半導体装置では，ドリフト領域内にドリフト領域とは異なる導電型半導体領域であるフローティング領域が設けられている。このフローティング領域により，電界の最大ピーク値を低減することができる。また，第２堆積絶縁層が設けられていることで第１堆積絶縁層内にシームが生じない。そのため，結果として高耐圧化を図ることができる。また，高耐圧であることから，ドリフト領域の不純物濃度を上げて低オン抵抗化を図ることができる。
【００１５】
また，第２堆積絶縁層を構成する第２種の絶縁物は，第１堆積絶縁層を構成する第１種の絶縁物に比べてエッチングレートが小さいこととするとよりよい。すなわち，第１堆積絶縁層を形成する際の第１種の絶縁物のエッチバック時に，第２堆積絶縁層がエッチングされる前に第１堆積絶縁層を所望の形状に加工することができる。よって，第１堆積絶縁層へのゲート材の進入を確実に防止することができる。また，第２堆積絶縁層にシームが存在したとしても第２種の絶縁物は殆どエッチングされないため，そのシームが第２堆積絶縁層および第１堆積絶縁層の形状に影響を与えることはない。
【００１６】
また，本発明の絶縁ゲート型半導体装置の製造方法は，トレンチ部と，トレンチ部内に位置し第１種の絶縁物を堆積してなる第１堆積絶縁層と，トレンチ部内であって第１堆積絶縁層の上方に位置する導体層とを有する絶縁ゲート型半導体装置の製造方法であって，半導体基板の上面からトレンチ部を形成するトレンチ部形成工程と，トレンチ部形成工程にてトレンチ部を形成した後に，そのトレンチ部の表面上に，そのトレンチ部の幅の半分の長さよりも薄い膜厚となるように第１種の絶縁物を堆積することで第１堆積絶縁層を形成する第１絶縁物堆積工程と，第１絶縁物堆積工程にて第１堆積絶縁層を形成した後に，その第１堆積絶縁層上に第２種の絶縁物を堆積することで第２堆積絶縁層を形成する第２絶縁物堆積工程と，第２絶縁物堆積工程にて第２堆積絶縁層を形成した後に，トレンチ部内の第１堆積絶縁層の層厚が所定の厚さとなるようにエッチバックを行うエッチバック工程と，エッチバック工程にて第１堆積絶縁層の層厚を調節した後に，その第１堆積絶縁層上に導体層を形成する導体層形成工程とを含んでいる。
【００１７】
すなわち，トレンチ部形成工程にて半導体基板の上面からトレンチ部を形成した後，第１絶縁物堆積工程にてそのトレンチ部内に第１種の絶縁物を堆積している。そして，第１種の絶縁物を堆積する際，第１堆積絶縁層の膜厚をトレンチ部の幅の半分の長さよりも薄くしている。すなわち，トレンチ部内に形成される第１堆積絶縁層のうち，対向する膜同士が接触しないようにしている。そのため，第１絶縁物堆積工程後は，トレンチ部内に隙間が残った状態となる。そして，第２絶縁物堆積工程にて第１堆積絶縁層上に第２種の絶縁物を堆積している。これにより，トレンチ部内の隙間を第２の絶縁物で充填している。そして，エッチバック工程にて上面上の第１堆積絶縁層および第２堆積絶縁層を除去し，さらに第１堆積絶縁層を所定の層厚になるように調節している。このとき，第１堆積絶縁層にはシームがないため，第１堆積絶縁層にくさび状の溝は生じない。よって，第１堆積絶縁層の層厚を正確に調節することができる。そして，導体層形成工程にてエッチバック後のスペースに導体層を形成している。ここで，第１堆積絶縁層にはくさび状の溝がないことから，安定した形状の導体層を形成することができる。よって，所望の電界分布が形成されるとともに確実に高耐圧化を図ることができる。なお，導体層形成工程では，導体を直接トレンチ部内に堆積させてもよいし，一旦高抵抗の半導体を堆積させた後に不純物を拡散させてもよい。
【００１８】
また，本発明の絶縁ゲート型半導体装置の製造方法のうち，第２絶縁物堆積工程では，第１種の絶縁物に比べてエッチバック工程にて行われるエッチングのエッチングレートが小さい第２種の絶縁物を堆積させることとするとよりよい。すなわち，第２種の絶縁物のエッチングレートが小さいことから，エッチバック工程にて第２堆積絶縁層は殆どエッチバックされない。そのため，第２堆積絶縁層が除去される前に，第１堆積絶縁層を所望の層厚に加工することができる。よって，ゲート材が第１堆積絶縁層内に進入することはなく所望の電界分布を形成することができる。
【００１９】
また，本発明の絶縁ゲート型半導体装置の製造方法のうち，エッチバック工程にて行われるエッチバックは，ウェットエッチングで実施することとするとよりよい。すなわち，第１堆積絶縁層にシームが発生していないことから，ウェットエッチングにてエッチバックを行っても導体層の形状に影響はない。これにより，ドライエッチングで必要なダメージ対策や残渣物対策を行う工程，例えばポリシリコンの残渣除去工程を実施しなくて済む。よって，工程が簡素である。
【００２０】
また，本発明の絶縁ゲート型半導体装置の製造方法は，エッチバック工程の後であって導体層形成工程の前に，トレンチ部の表面に絶縁膜を形成する絶縁膜形成工程を含むこととするとよりよい。これにより，ウェットエッチングが実施されたトレンチ部の壁面に絶縁膜が形成される。すなわち，ダメージの少ない壁面にゲート絶縁膜を形成することができる。よって，素子特性を十分に発揮することができる。
【発明の効果】
【００２１】
本発明によれば，トレンチ部の幅方向の中央部に第２堆積絶縁層を設け，第１堆積絶縁層にシームが発生しないようにしている。そのため，導体層，すなわちゲート電極の形状が安定する。よって，所望の電界分布を形成することができ，確実に高耐圧化を図ることができる。従って，シームの影響による耐圧の低下を抑制した絶縁ゲート型半導体装置およびその製造方法が実現されている。
【発明を実施するための最良の形態】
【００２２】
以下，本発明を具体化した実施の形態について，添付図面を参照しつつ詳細に説明する。なお，本実施の形態は，絶縁ゲートへの電圧印加により，ドレイン−ソース間（ＤＳ間）の導通をコントロールするパワーＭＯＳに本発明を適用したものである。
【００２３】
［第１の形態］
第１の形態に係る絶縁ゲート型半導体装置１００（以下，「半導体装置１００」とする）は，図１の断面図に示す構造を有している。なお，本明細書においては，出発基板と，出発基板上にエピタキシャル成長により形成した単結晶シリコンの部分とを合わせた全体を半導体基板と呼ぶこととする。
【００２４】
半導体装置１００では，半導体基板内における図１中の上面側に，Ｎ+ ソース領域３１が設けられている。一方，下面側にはＮ+ ドレイン領域１１が設けられている。それらの間には上面側から順に，Ｐ- ボディ領域４１およびＮ- ドリフト領域１２が設けられている。なお，Ｐ- ボディ領域４１およびＮ- ドリフト領域１２を合わせた領域（以下，「エピタキシャル層」とする）の厚さは，およそ５．５μｍ（そのうち，Ｐ- ボディ領域４１の厚さは，およそ１．２μｍ）である。
【００２５】
また，半導体基板の上面側の一部を掘り込むことによりゲートトレンチ２１が形成されている。ゲートトレンチ２１の深さはおよそ２．３μｍであり，Ｐ- ボディ領域４１を貫通している。また，ゲートトレンチ２１の底部には，絶縁物の堆積による堆積絶縁層２３が形成されている。具体的に本形態の堆積絶縁層２３では，ゲートトレンチ２１の底部からおよそ１．１μｍの高さの位置まで酸化シリコンを堆積させている。さらに，堆積絶縁層２３上には，ポリシリコンの堆積によるゲート電極２２が形成されている。ゲート電極２２の下端は，Ｐ- ボディ領域４１の下面より下方に位置している。そして，ゲート電極２２は，ゲートトレンチ２１の壁面に形成されているゲート絶縁膜２４を介して，半導体基板のＮ+ ソース領域３１およびＰ- ボディ領域４１と対面している。すなわち，ゲート電極２２は，ゲート絶縁膜２４によりＮ+ ソース領域３１およびＰ- ボディ領域４１から絶縁されている。
【００２６】
また，ゲートトレンチ２１内には，図１中の横幅方向の中心部に堆積絶縁膜２３１が形成されている。この堆積絶縁膜２３１は，堆積絶縁層２３を構成する絶縁物とは異なる絶縁物により構成されている。具体的に本形態の堆積絶縁膜２３１は，窒化シリコンを堆積してなるものである。また，堆積絶縁膜２３１は，その上端がゲート電極２２内に位置し，その下端が堆積絶縁層２３内に位置している。すなわち，堆積絶縁層２３とゲート電極２２とを跨ぐように設けられている。
【００２７】
このような構造を持つ半導体装置１００では，ゲート電極２２への電圧印加によりＰ- ボディ領域４１にチャネル効果を生じさせ，もってＮ+ ソース領域３１とＮ+ ドレイン領域１１との間の導通をコントロールしている。
【００２８】
次に，図１に示した半導体装置１００の製造プロセスを図２ないし図８を基に説明する。まず，Ｎ+ ドレイン領域１１となるＮ+ 基板上に，Ｎ- 型シリコン層をエピタキシャル成長により形成する。このＮ- 型シリコン層（エピタキシャル層）は，Ｎ- ドリフト領域１２，Ｐ- ボディ領域４１，Ｎ+ ソース領域３１の各領域となる部分である。そして，その後のイオン注入等によりＰ- ボディ領域４１およびＮ+ ソース領域３１が形成される。これにより，Ｎ+ ドレイン領域１１上にエピタキシャル層を有する半導体基板（図２参照）が作製される。
【００２９】
次に，図３に示すようにドライエッチングによりＰ- ボディ領域４１を貫通してその底部がＮ- ドリフト領域１２にまで到達するゲートトレンチ２１を形成する。なお，ドライエッチングによるダメージを除去することを目的として，ゲートトレンチ２１の側壁に対して犠牲酸化処理およびＣＤＥ（ケミカルドライエッチング）を行う。これらの処理の後におけるゲートトレンチ２１の幅は，およそ０．５２μｍとなる。
【００３０】
次に，図４に示すようにゲートトレンチ２１に対してＣＶＤ法にて絶縁膜２３の埋め込みを行う。本形態では，酸化シリコンの膜（以下，「酸化膜２３」とする）が埋め込まれる。ここで埋め込まれる酸化膜２３の膜厚は，ゲートトレンチ２１の幅の半分よりも薄い。よって，酸化膜２３のうち，ゲートトレンチ２１内で対向する酸化膜同士は接触しない。すなわち，ゲートトレンチ２１内を完全に充填するのではなく，隙間２３２を残すように成膜する。よって，酸化膜２３の膜厚は各部で均等である。具体的に本形態における酸化膜２３の膜厚は，０．１５μｍ程度が適当である。従って，ゲートトレンチ２１の中央部には，２．２μｍ程度の幅の隙間２３２が残る。なお，酸化膜を埋め込む前に，界面準位の影響を無くすために埋め込み前酸化処理を行ってもよい。
【００３１】
次に，図５に示すように酸化膜２３の隙間２３２に対してＣＶＤ法にて絶縁膜２３１の埋め込みを行う。絶縁膜２３１は，酸化膜２３と比較してエッチングレートが小さい絶縁物であり，本形態では窒化シリコンの膜（以下，「窒化膜２３１」とする）が埋め込まれる。これにより，ゲートトレンチ２１内の隙間２３２が窒化膜２３１にて充填される。さらにこの工程では，上面が窒化膜２３１で覆われるまで成膜する。具体的に本形態における上面上に形成される窒化膜２３１の膜厚は，０．１５μｍ程度が適当である。
【００３２】
次に，図６に示すように窒化膜２３１を堆積した状態の半導体基板に対してＢＨＦ（緩衝フッ酸）によるウェットエッチングを行う。これにより，窒化膜２３１および酸化膜２３の一部が除去（エッチバック）され，ゲート電極２２を形成するためのスペースが確保される。そして，残された酸化膜２３が図１に示した半導体装置１００の絶縁堆積層２３となる。ゲート電極２２の深さはおよそ１．２μｍ必要であることから，本工程により上面からおよそ１．３５μｍの酸化膜２３が除去される。ここで，窒化膜２３１は，ＢＨＦによるエッチングレートが酸化膜２３と比較して１／６０程度しかない。そのため，酸化膜２３を厚さ１．３５μｍほど除去するまでに，窒化膜２３１は厚さ２３ｎｍ程度しか除去されない。すなわち，窒化膜２３１のエッチングレートが酸化膜２３のエッチングレートと比較してかなり小さいため，ウェットエッチング後は窒化膜２３１が堆積絶縁層２３から突起した形状となってゲートトレンチ２１内に存在することとなる。
【００３３】
なお，窒化膜２３１については，厳密に言うとその中央にシームが発生している。しかしながら，窒化膜２３１の表面を厚さ２３ｎｍ程度エッチングしたとしてもその形状に殆ど影響しない。一方，酸化膜２３にはシームがないため，厚さ方向に均等にエッチングが進行する。そのため，所望の位置まで均等にエッチバックを行うことができる。
【００３４】
次に，図７に示すように半導体基板の上面およびゲートトレンチ２１の壁面に熱酸化処理により酸化膜２４を形成する。これがゲート酸化膜２４となる。次に，図８に示すようにエッチバックにて確保したスペースにゲート材２２を堆積させる。具体的に本形態ではポリシリコンを堆積させ，これがゲート電極２２となる。なお，ゲート電極２２を形成する方法としては，導体を直接ゲートトレンチ２１内に堆積する方法の他，一旦高抵抗の半導体を堆積させた後に不純物を拡散させる方法がある。最後に，堆積したゲート材２２に対してエッチングを行い，その後ソース電極およびドレイン電極を形成することにより，図１に示すような絶縁ゲート型半導体装置，すなわち半導体装置１００が作製される。
【００３５】
本形態の半導体装置１００は，ゲートトレンチ２１内に窒化膜２３１が設けられていることにより，それを有しない絶縁ゲート型半導体装置９００（図１０参照）と比較して，次のような特性を有する。すなわち，本形態の半導体装置１００では，ゲートトレンチ２１内を酸化膜２３で完全に充填することはないため，酸化膜２３にシームが生じない。そのため，酸化膜２３に対してウェットエッチングを行ってもくさび状の溝は形成されない。従って，安定した形状のゲート電極を形成することができる。また，シームが生じている部分に，酸化膜２３よりエッチングレートが低い窒化膜２３１を使用している。そのため，ウェットエッチングを行ったとしても窒化膜２３１は殆ど除去されず，ゲートトレンチ２１内の幅方向の中央部に残った状態となる。そのため，ゲート材が堆積絶縁層２３に進入することはない。よって，ゲート電圧のスイッチオフ時には所望の電界分布となり，高耐圧化を図ることができる。なお，窒化膜２３１はゲート電極２２の中央部分に残ることとなるが，チャネル効果を生じさせる部位には関与がなく，ゲート電極２２のゲート特性に影響を及ぼさない。
【００３６】
また，その他の利点として，本形態の製造プロセスでは，ウェットエッチングのみでエッチバックを行うことができる。従来の半導体装置の製造プロセスでは，くさび状の溝の対策としてドライエッチングによりエッチバックを行うこともあった。しかし，ドライエッチングを行うと，ダメージ対策やデポジション対策等の工程が必要となる。一方，本形態の製造プロセスでは，酸化膜２３にシームが生じないことからウェットエッチングのみでエッチバックを行うことが可能である。よって，製造工程が簡素である。
【００３７】
また，本形態の半導体装置１００は，窒化膜２３１がゲートトレンチ２１内の中央にある。そのため，ゲート材２２の埋め込みに必要な膜厚が窒化膜２３１がない場合と比較して薄い。これにより，半導体基板の上面に堆積するゲート材２２の厚さも薄く，ゲート材２２のパターニングのためのドライエッチング工程のエッチング時間を短縮することができる。その結果，ドライエッチングによるダメージを減らすことができるとともに，ポリシリコンの残渣を少なくすることができる。また，半導体基板の上面に堆積するゲート材２２の厚さが薄いため，従来の半導体装置と比較して微細加工に有利である。
【００３８】
また，本形態の半導体装置１００では，窒化膜２３１がゲートトレンチ２１内の幅方向の中央部にあるため，従来の半導体装置と比較してゲート材２２を埋め込む幅が短くて済む。具体的には，従来の構造ではトレンチ幅と同等の０．５２μｍであるが，本形態の構造では窒化膜２３１が存在することからおよそ０．２０μｍでよい。よって，導体を堆積させた後の平坦性が従来の半導体装置と比較して高い。
【００３９】
また，ゲート電極２２への不純物拡散工程において，ゲートトレンチ２１の中央部分に窒化膜２３１があるため，不純物の拡散が不要な中央部分には拡散されない。すなわち，不純物の拡散が必要とされるゲート酸化膜２４との界面付近へ確実に拡散させることができる。その結果，不純物の拡散の時間を短縮することができる。また，本形態の半導体装置１００は，エピタキシャル層の膜厚が薄く不純物濃度が高いことから熱負荷を減らすことが必要であり，不純物の拡散の時間短縮を図ることができる。
【００４０】
また，平坦性が向上することで，層間絶縁膜が薄くて済む。また，平坦であるため，層間絶縁膜のドライエッチングで溝部分に入った層間絶縁膜をエッチングするのに長時間のエッチングを行う必要がない。また，層間絶縁膜が薄膜であるため，コンタクトのドライエッチングの時間を短縮することができる。また，層間絶縁膜が薄膜であるため，コンタクト抵抗を抑制することができる。また，層間絶縁膜が薄膜であるため，上層アルミの埋め込み性が向上する。そのため，従来の工程では，アルミの埋め込み性を向上させるためにコンタクトホールの肩部を削っていたが，この工程が不要となる。以上のように工程の削減が可能であるとともに信頼性も向上する。
【００４１】
［第２の形態］
第２の形態に係る絶縁ゲート型半導体装置２００（以下，「半導体装置２００」とする）は，図９の断面図に示す構造を有している。本形態の半導体装置２００の特徴は，Ｎ- ドリフト領域１２中にＰフローティング領域５１を設けている点である。なお，図９中，図１で示した半導体装置１００と同一記号の構成要素は，その構成要素と同一機能を有するものである。
【００４２】
本形態の半導体装置２００には，Ｎ- ドリフト領域１２に囲まれたＰフローティング領域５１が形成されている。Ｐフローティング領域５１の断面は，図９の断面図に示したように，ゲートトレンチ２１の底部よりやや下方（およそ０．２μｍ）中心とした半径０．６μｍの略円形形状となっている。また，各ゲートトレンチ２１は，およそ３．０μｍのピッチで形成されている。従って，隣り合うＰフローティング領域５１，５１間には，十分なスペースがある。よって，オン状態において，Ｐフローティング領域５１の存在がドレイン電流に対する妨げとなることはない。また，Ｐフローティング領域５１の半径（およそ０．６μｍ）は，堆積絶縁層２３の厚さ（およそ１．１μｍ）の１／２以下である。従って，堆積絶縁層２３の上端は，Ｐフローティング領域５１の上端よりも上方に位置する。よって，堆積絶縁層２３上に堆積するゲート電極２２とＰフローティング領域５１とは対面していない。
【００４３】
また，ゲートトレンチ２１内には，堆積絶縁層２３とは異種の絶縁物である堆積絶縁膜２３１が形成されている。具体的に堆積絶縁膜２３１は，第１の形態と同様にゲートトレンチ２１の中心部の位置に窒化シリコンを堆積させてなるものである。すなわち，本形態の半導体装置２００においても第１の形態の半導体装置１００と同様に，シームが生じる部分にエッチングレートが小さい絶縁物を使用している。従って，くさび状の溝の形成を抑制し，ゲート電極２２の形状の安定化を図ることができる。
【００４４】
また，本形態の半導体装置２００では，ゲート電圧のスイッチオフ時に，Ｐボディ領域４１とＮ- ドリフト領域１２との間のＰＮ接合箇所からＮ+ ドレイン領域１１に向けて空乏層が広がっていくとともにＰフローティング領域５１の下端部からもＮ+ ドレイン領域１１に向けて空乏層が広がっていく。これにより，電界のピーク値を緩和することができ，ＤＳ間の高耐圧化を図ることができる。
【００４５】
次に，半導体装置２００の製造手順について説明する。まず，Ｎ+ ドレイン領域１１となるＮ+ 基板上に，Ｎ- 型シリコン層をエピタキシャル成長により形成する。そして，その後のイオン注入等によりＰ- ボディ領域４１およびＮ+ ソース領域３１を形成する。
【００４６】
次に，Ｐ- ボディ領域４１を貫通してその底部がＮ- ドリフト領域１２にまで到達するゲートトレンチ２１を形成する。その後，熱酸化処理を行うことにより，ゲートトレンチ２１の壁面に厚さが５０ｎｍ程度の酸化膜を形成する。次に，ゲートトレンチ２１の底面からイオン注入を行う。酸化膜の形成後にイオン注入を行うのは，各トレンチの側壁にイオン注入による影響が残らないようにするためである。イオン注入後は，ゲートトレンチ２１内の酸化膜を除去する。
【００４７】
次に，ＣＶＤ法にてゲートトレンチ２１内に絶縁物（酸化シリコン等）２３を堆積する。その際，第１の形態の半導体装置１００と同様に隙間２３２を残すように所定の位置まで堆積する。さらに，その隙間２３２を充填する絶縁物（窒化シリコン等）２３１をＣＶＤ法にて堆積する。その後，絶縁物２３の焼きしめとＰフローティング領域５１の形成とを兼ねて熱拡散処理を行う。これにより，Ｐフローティング領域５１が形成される。
【００４８】
次に，絶縁物を堆積した状態の半導体基板に対してエッチングを行うことで絶縁物２３の一部および絶縁膜２３１の一部を除去する。すなわち，絶縁物２３および絶縁膜２３１のエッチバックを行う。これにより，ゲート電極２２を形成するためのスペースが確保される。このときゲートトレンチ２１内の絶縁層２３１は殆どエッチングされない状態で，絶縁物２３を所望の位置までエッチングすることができる。次に，半導体基板の上面およびゲートトレンチ２１の壁面に熱酸化により酸化膜２４を形成する。これがゲート酸化膜２４となる。そして，先の工程にて確保したスペースに導体（ポリシリコン等）を堆積させることでゲート電極２２が形成される。そして，最後にソース電極およびドレイン電極を形成することにより，図９に示すような絶縁ゲート型半導体装置，すなわち半導体装置２００が作製される。
【００４９】
以上詳細に説明したように第１の形態の半導体装置１００では，ゲートトレンチ２１を設けた後，その表面にＣＶＤ法にて酸化膜２３を堆積させることとしている。その際，酸化膜２３の膜厚は，ゲートトレンチ２１の幅の半分より薄くする。すなわち，酸化膜２３にてゲートトレンチ２１内を完全に充填するのではなく，隙間２３２を残すように所定の厚さで堆積する。その後，その隙間２３２を窒化膜２３１で充填することとしている。すなわち，ゲートトレンチ２１内にエッチングレートが異なる絶縁物をそれぞれ堆積している。このとき，酸化膜２３にはシームが存在せず，窒化膜２３１にはシームが存在している状態となる。その後，酸化膜２３および窒化膜２３１のエッチバックを行うこととしている。酸化膜２３ではシームがない状態でエッチバックが実施されことから，くさび状の溝は形成されない。そのため，酸化膜２３を厚さ方向に均一にエッチングすることができる。よって，ゲート電極２２の形状が安定する。従って，シームの影響による耐圧の低下を抑制した絶縁ゲート型半導体装置およびその製造方法が実現されている。
【００５０】
また，窒化シリコンのＢＨＦによるエッチングレートは，酸化シリコンのおよそ１／６０である。そのため，酸化膜２３のエッチングが先に進行し，窒化膜２３１が殆どエッチングされないまま酸化膜２３を所望の形状に加工することができる。よって，窒化膜２３１が酸化シリコン２３から突起した状態となってゲートトレンチ２１内に残存する。そして，その状態のゲートトレンチ２１内にポリシリコンを充填することとしている。よって，ゲート材が堆積絶縁層２３内に進入せず，所望の電界分布を形成することができる。また，ゲートトレンチ２１内に残存する窒化膜２３１によって，半導体基板の上面に堆積するゲート材２２の膜厚が薄くなる。また，酸化膜２３にシームが発生しないことで，ウェットエッチングのみでエッチバックを行うことができる。そのため，ゲートトレンチ２１の側壁へのダメージが少なく，製造工程の簡素化を図ることができる。
【００５１】
また，第２の形態の半導体装置２００では，ゲートトレンチ２１の下方にＰフローティング領域５１を形成することとしている。このＰフローティング領域５１により，電界の最大ピーク値を緩和することができ，高耐圧化を図ることができる。また，高耐圧であることから，Ｎ- ドリフト領域１２の不純物濃度を上げて低オン抵抗化を図ることができる。
【００５２】
なお，本実施の形態は単なる例示にすぎず，本発明を何ら限定するものではない。したがって本発明は当然に，その要旨を逸脱しない範囲内で種々の改良，変形が可能である。例えば，各半導体領域については，Ｐ型とＮ型とを入れ替えてもよい。また，ゲート絶縁膜２４については，酸化膜に限らず，窒化膜等の他の種類の絶縁膜でもよいし，複合膜でもよい。また，半導体についても，シリコンに限らず，他の種類の半導体（ＳｉＣ，ＧａＮ，ＧａＡｓ等）であってもよい。また，実施の形態の絶縁ゲート型半導体装置は，Ｐ型基板を用いた伝導度変調型パワーＭＯＳに対しても適用可能である。
【図面の簡単な説明】
【００５３】
【図１】第１の形態に係る絶縁ゲート型半導体装置の構造を示す断面図である。
【図２】絶縁ゲート型半導体装置の製造工程を示す図（半導体基板）である。
【図３】絶縁ゲート型半導体装置の製造工程を示す図（トレンチ形成）である。
【図４】絶縁ゲート型半導体装置の製造工程を示す図（酸化膜ＣＶＤ）である。
【図５】絶縁ゲート型半導体装置の製造工程を示す図（窒化膜ＣＶＤ）である。
【図６】絶縁ゲート型半導体装置の製造工程を示す図（エッチバック）である。
【図７】絶縁ゲート型半導体装置の製造工程を示す図（ゲート酸化膜形成）である。
【図８】絶縁ゲート型半導体装置の製造工程を示す図（導体充填）である。
【図９】第２の形態に係る絶縁ゲート型半導体装置の構造を示す断面図である。
【図１０】従来の絶縁ゲート型半導体装置の構造を示す断面図である。
【図１１】くさび状にエッチングされた堆積絶縁層を示す断面図である。
【図１２】くさび状の溝の深さとドレイン−ソース間の耐圧との関係を示すグラフである。
【符号の説明】
【００５４】
１１    Ｎ+ ドレイン領域
１２    Ｎ- ドリフト領域（ドリフト領域）
２１    トレンチ（トレンチ部）
２２    ゲート電極（導体層）
２３    堆積絶縁層（第１堆積絶縁層）
２３１  堆積絶縁膜（第２堆積絶縁層）
２３２  酸化膜の隙間
２３３  酸化膜のくさび状の溝
２４    ゲート絶縁膜
３１    Ｎ+ ソース領域
４１    Ｐ- ボディ領域（ボディ領域）
５１    Ｐフローティング領域（フローティング領域）
１００  絶縁ゲート型半導体装置
【図１】
2005252203.tif 000003
【図２】
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【図３】
2005252203.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2005252203.tif 000009
【図８】
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【図９】
2005252203.tif 000011
【図１０】
2005252203.tif 000012
【図１１】
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【図１２】
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