(57)【要約】【課題】  セルアレイを横切って配線された信号ラインを有する半導体メモリ装置を提供する。【解決手段】  ここに開示された半導体メモリ装置は、制御信号およびデータを伝達するための信号ラインの配線のために別途の面積を割り当てる代わり、メモリセルアレイを直接横切って配線する。そして、配線された信号ラインの下部階層に形成された金属層を利用して信号ラインを遮蔽する。その結果、チップ上で信号ラインが占める空間が最小化され、メモリセルアレイと信号ライン間のデータ干渉が防止される。【選択図】  図４
2005333123.tif 000002
【特許請求の範囲】
【請求項１】
複数個のメモリセルで構成された複数個のデータ貯蔵領域と、前記複数個のデータ貯蔵領域の間に一定の空間のダミー領域が複数個含まれているメモリセルアレイと、
前記メモリセルアレイの周辺に配置された少なくとも一つ以上の周辺ロジックと、前記周辺ロジックの動作を制御する制御ロジックとを含み、
前記複数個のダミー領域には前記周辺ロジックと前記制御ロジックとを連結させる複数個の信号ラインが配線されることを特徴とする半導体メモリ装置。
【請求項２】
前記ダミー領域は、
前記メモリセルアレイの共通ソースラインに接続された共通ソース領域と、 
前記信号ラインを遮蔽するための接地領域とを含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記共通ソース領域および前記接地領域は第１金属層に形成されることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記信号ラインは、
前記接地領域と接続された一つの接地ラインと、
少なくとも一つ以上の制御ラインと少なくとも一つ以上のデータラインとを含むことを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記信号ラインは、前記信号ラインの各々に対する信号伝達特性を予測するように一定の長さを有することを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記信号ラインは各々第２金属層に形成されることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項７】
前記第２金属層は複数個のコンタクトを通じて前記第１金属層に具備された前記共通ソース領域と連結された共通ソース領域をさらに含むことを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
前記メモリセルアレイはフラッシュメモリセルアレイであることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項９】
前記データ貯蔵領域は複数個のメモリセルで構成されたメモリセルストリングを複数個含むフラッシュメモリのメモリセルストリンググループであることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１０】
複数個のメモリセルで構成された複数個のデータ貯蔵領域と、
前記データ貯蔵領域の間で前記データ貯蔵領域の共通ソースラインと周期的に接続される複数個の信号伝逹領域とを含み、
前記各々の信号伝逹領域には複数個の信号ラインが配線されることを特徴とするメモリセルアレイ。
【請求項１１】
前記信号伝逹領域は、
前記データ貯蔵領域の共通ソースラインに接続された共通ソース領域と、
前記信号ラインを遮蔽するための接地領域とを含むことを特徴とする請求項１０に記載のメモリセルアレイ。
【請求項１２】
前記共通ソース領域および前記接地領域は第１金属層に形成されることを特徴とする請求項１１に記載のメモリセルアレイ。
【請求項１３】
前記信号ラインは、
前記接地領域と接続された一つの接地ラインと、
少なくとも一つ以上の制御ラインと少なくとも一つ以上のデータラインとを含むことを特徴とする請求項１２に記載のメモリセルアレイ。
【請求項１４】
前記信号ラインは、前記信号ラインの各々に対する信号伝達特性を予測するように一定の長さを有することを特徴とする請求項１３に記載のメモリセルアレイ。
【請求項１５】
前記信号ラインは各々第２金属層に形成されることを特徴とする請求項１３に記載のメモリセルアレイ。
【請求項１６】
前記第２金属層は複数個のコンタクトを通じて前記第１金属層に具備された前記共通ソース領域と連結された共通ソース領域をさらに含むことを特徴とする請求項１５に記載のメモリセルアレイ。
【請求項１７】
前記メモリセルアレイはフラッシュメモリセルアレイであることを特徴とする請求項１０に記載のメモリセルアレイ。
【請求項１８】
前記データ貯蔵領域は複数個のメモリセルで構成されたメモリセルストリングを複数個含むフラッシュメモリのメモリセルストリンググループであることを特徴とする請求項１０に記載のメモリセルアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に係わり、さらに具体的にはフラッシュメモリ装置（ｆｌａｓｈ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）のための信号およびデータラインの効率的な配置に関する。
【背景技術】
【０００２】
揮発性メモリ装置はドライブ電源が供給されなくても、セルに記録されたデータが消滅されず、残っている。揮発性メモリのうちでもフラッシュメモリは電気的にセルのデータを一括的に消去する機能を有しているので、コンピュータおよびメモリカードなどに広く使われている。
【０００３】
フラッシュメモリはセルとビットラインの連結状態に応じてＮＯＲ型とＮＡＮＤ型に区分される。ＮＯＲ型フラッシュメモリは一つのビットラインに二つの以上のセルトランジスタが並列に連結された形態として、チャンネルホットエレクトロン（ｃｈａｎｎｅｌ ｈｏｔ ｅｌｅｃｔｒｏｎ）方式を使用してデータを貯蔵し、Ｆ−Ｎトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ）方式を使用してデータを消去する。そして、ＮＡＮＤ型フラッシュメモリは一つのビットラインに二つの以上のセルトランジスタが直列に連結された形態として、Ｆ−Ｎトンネリング方式を使用してデータを貯蔵および消去する。一般的に、ＮＯＲ型フラッシュメモリは電流消耗が大きいので、高集積化には不利であるが、高速化に容易に対処することができる長所があり、ＮＡＮＤ型フラッシュメモリはＮＯＲ型フラッシュメモリに比べて少ないセル電流を使用するので、高集積化に有利な長所がある。
【０００４】
図１は一般的なＮＡＮＤ型フラッシュメモリ１００の構造を示すブロック図である。 図１は特許文献１の図８に開示されている図を引用したこととして、説明の便宜のために参照番号を一部添加した。
【０００５】
図１を参照すれば、ＮＡＮＤ型フラッシュメモリ１００は、一つのビットラインに複数個のセルトランジスタが直列に連結されたＮＡＮＤ型メモリセルアレイ１１０と、メモリセルアレイ１１０の上端（ｔｏｐ）および下端（ｂｏｔｔｏｍ）に各々連結された第１および第２ページバッファ１２２、１２４と、第１および第２ページバッファ１２２、１２４の動作を制御するページバッファ制御部１３０と、ページバッファ制御部１３０およびＮＡＮＤ型フラッシュメモリ１００の諸般動作を制御するメイン制御部１４０と、第１および第２ページバッファ１２２、１２４の各々の入出力データを貯蔵するＩＯバッファ（Ｉｎｐｕｔ−Ｏｕｔｐｕｔ Ｂｕｆｆｅｒ）１５０とを含む。
【０００６】
第１ページバッファ１２２にはメモリセルアレイ１１０の偶数番目のビットラインＢＬ０、ＢＬ２、ＢＬ４、…が連結され、第２ページバッファ１２４にはメモリセルアレイ１１０の奇数番目のビットラインＢＬ１、ＢＬ３、ＢＬ５、…が各々連結される。
【０００７】
メイン制御部１４０の制御によってページバッファ制御部１３０が制御信号を発生するようになれば、第１および第２ページバッファ１２２、１２４はページバッファ制御部１３０から発生された制御信号に応答してメモリセルアレイ１１０にプログラム（ｐｒｏｇｒａｍ）データを伝達するか、メモリセルアレイ１１０から発生されたデータを読み出す動作を実行する。例えば、フラッシュメモリからデータを読み出す場合、読み出された該当のページのデータはメモリセルアレイ１１０から第１および第２ページバッファ１２２、１２４に移されるようになり、第１および第２ページバッファ１２２、１２４はカラム（ｃｏｌｕｍｎ）アドレスに従って１バイト（すなわち、８ビット）ずつＩＯバッファ１５０にデータを出力するようになる。このようなＮＡＮＤ型フラッシュメモリ１００のプログラムまたは読み出し動作はページ単位に実行され、プログラムされたデータの消去動作はページが多数個集まった単位であるブロック単位に実行される。参照として、３２ＭＢの大きさを有するフラッシュメモリの場合、一ページは５１２Ｂ＋１６Ｂ（スペア領域）で構成され、一ブロックは３２個のページで構成され、このブロックが２，０４８個集まって全体をなす。
【０００８】
図１に示したフラッシュメモリ１００の構成は、メモリセルアレイ１１０の上部と下部に各々一つずつ具備された第１および第２ページバッファ１２２、１２４とページバッファ制御部１３０の間に複数個の制御信号１０が送受信され、第１および第２ページバッファ１２２、１２４とＩＯバッファ１５０の間にも各ページ別に多量のデータ２０が送受信されることが分かる。このためには、第１および第２ページバッファ１２２、１２４とページバッファ制御部１３０およびＩＯバッファ１５０の間には各々のビットラインに／から提供される信号および／またはデータを送受信する複数個の信号ライン（ｓｉｇｎａｌ ｌｉｎｅｓ）が具備される。
【０００９】
一般的に、フラッシュメモリ１００において、ページバッファ制御部１３０やＩＯバッファ１５０などのような制御ロジックはメモリセルアレイ１１０の下部に位置するようになり、図１のように、ページバッファ１２２、１２４がメモリセルアレイ１１０の上部／下部（ｔｏｐ／ｂｏｔｔｏｍ）に配置される場合には、ページバッファ１２２、１２４に伝送されなければならない複数個の制御信号などがメモリセルアレイ１１０の下部に位置した周辺ロジックから提供されなければならない。
【００１０】
この場合、第１および第２ページバッファ１２２、１２４に接続される複数個の信号ライン１０はフラッシュメモリチップ１００のエッジ領域を一部割り当てて配線されることが一般的である。この際、信号ラインがチップ上で占める面積は信号ラインの幅（ｗｉｄｔｈ）とスペック（ｓｐｅｃｉｆｉｃａｔｉｏｎ）に従って決められる。しかし、このような信号ラインの配線形態は、一定の領域が信号ラインのために別に割り当てられなければならないので、フラッシュメモリ１００のチップサイズを増加させる問題がある。また、各々のページバッファに連結された配線の長さが変わるようになって、スキュー（ｓｋｅｗ）が発生されることもでき、信号伝達特性を予測しにくい問題がある。
【００１１】
この他にも、信号ラインを配線する他の形態の配線方法では、ページバッファ制御部１３０やＩＯバッファ１５０などのような制御ロジックをチップの中間部分に配置する方法が使用されている。しかし、この方法も一定領域が信号ライン領域に割り当てられなければならないので、フラッシュメモリ１００のチップサイズを増加させる問題を相変らず内包している。そして、この方法は、制御ロジックがチップの中間部分に位置しているので、設計されたメモリ容量のうちの一部のみを定義して使用するカットダウンバージョン（Ｃｕｔ−Ｄｏｗｎ Ｖｅｒｓｉｏｎ）を実現するのに困難がある。
【特許文献１】米国特許第６，２８８，９３６号明細書
【特許文献１】米国特許第６，５４１，３２４号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の目的は上述の諸般の問題点を解決するために提案されたことであり、半導体メモリ装置の周辺ロジックと制御ロジックとの間に連結された信号ラインがチップ上で占める面積を最小化させた半導体メモリ装置を提供することにある。
【００１３】
本発明の目的は半導体メモリ装置の周辺ロジックと制御ロジックとの間に連結された信号ラインの長さを一定にすることによって、信号ラインの長さの差によって発生されるスキューを防止することができ、各信号ラインに対する信号伝達特性を正確に予測することができる半導体メモリ装置を提供することにある。
【００１４】
本発明の他の目的はカットダウンバージョン（Ｃｕｔ−Ｄｏｗｎ Ｖｅｒｓｉｏｎ）を実現するのに容易な半導体メモリ装置を提供することにある。
【００１５】
本発明のまた他の目的は信号ラインを効果的に遮蔽してメモリセルアレイと信号ライン間のデータ干渉を最小化させることができる半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【００１６】
上述のような本発明の目的を達成するために本発明の特徴によれば、半導体メモリ装置は、複数個のメモリセルで構成された複数個のデータ貯蔵領域と、前記複数個のデータ貯蔵領域の間に一定空間のダミー領域が複数個含まれているメモリセルアレイと、前記メモリセルアレイの周辺に配置された少なくとも一つ以上の周辺ロジックと、前記周辺ロジックの動作を制御する制御ロジックとを含み、前記複数個のダミー領域には前記周辺ロジックと前記制御ロジックとを連結させる複数個の信号ラインとが配線される。
【００１７】
望ましい実施形態において、前記ダミー領域は前記メモリセルアレイの共通ソースラインに接続された共通ソース領域と、前記信号ラインを遮蔽するための接地領域とを含み、前記共通ソース領域および前記接地領域は前記メモリセルストリングの上部に位置した第１金属層に形成され、前記信号ラインは各々前記メモリセルストリングの上部に位置した第２金属層に形成されることを特徴とする。
【００１８】
望ましい実施形態において、前記メモリセルアレイはフラッシュメモリセルアレイであり、前記データ貯蔵領域は複数個のメモリセルで構成されたメモリセルストリングを複数個含むフラッシュメモリのメモリセルストリンググループであることを特徴とする。
【００１９】
上述のような本発明の目的を達成するために本発明の他の特徴によれば、メモリセルアレイは、複数個のメモリセルで構成された複数個のデータ貯蔵領域と、前記データ貯蔵領域の間で前記データ貯蔵領域の共通ソースラインと周期的に接続される複数個の信号伝逹領域とを含み、前記各々の信号伝逹領域には複数個の信号ラインが配線される。
【００２０】
望ましい実施形態において、前記信号伝逹領域は、前記データ貯蔵領域の共通ソースラインに接続された共通ソース領域と、前記信号ラインを遮蔽するための接地領域とを含み、前記共通ソース領域および前記接地領域は第１金属層に形成され、前記信号ラインは各々第２金属層に形成されることを特徴とする。
【００２１】
望ましい実施形態において、前記メモリセルアレイはフラッシュメモリセルアレイであり、前記データ貯蔵領域は複数個のメモリセルで構成されたメモリセルストリングを複数個含むフラッシュメモリのメモリセルストリンググループであることを特徴とする。
【発明の効果】
【００２２】
本発明によれば、半導体メモリ装置の周辺ロジックと制御ロジック間に配線される信号ラインがメモリセルを横切って配置されることができるようになって、半導体メモリ装置の高集積化と効率的な空間活用をはかることができ、カットダウンバージョン（Ｃｕｔ−Ｄｏｗｎ Ｖｅｒｓｉｏｎ）を容易に実現することができる。
【００２３】
そして、各々の信号ラインの長さが一定に構成されて、信号ラインの長さの差によって発生されるスキューを防止することができ、各信号ラインに対する信号伝達特性を正確に予測することができる。
【００２４】
また、信号ラインの下部階層の金属層を利用して信号ラインを遮蔽することによって、メモリセルアレイと信号ライン間のデータ干渉を最小化させることができ、信号ラインの間に適切な距離を維持することによって信号ライン相互間の干渉も減らすことができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明による実施形態を添付の図を参照して詳細に説明する。
【００２６】
本発明の代表的な半導体メモリ装置は、制御信号およびデータを伝達するための信号ラインの配線のために別途の面積を割り当てる代わり、メモリセルアレイを直接横切って配線する。そして、配線された信号ラインの下部階層に形成された金属層を利用して信号ラインを遮蔽する。その結果、チップ上で信号ラインが占める空間が最小化され、メモリセルアレイと信号ライン間のデータ干渉が防止される。
【００２７】
半導体装置が高集積化されることによってデザインルール（ｄｅｓｉｇｎ ｒｕｌｅ）とチップサイズが減少し、一方、ＲＣによる信号遅延の抑制および電力の安定的供給に対する要求が増加するようになった。このような要求を満たすために最近生産されているフラッシュメモリはメモリセルと金属層を周期的に連結させるストラッピング（ｓｔｒａｐｐｉｎｇ）技術を使用している。
【００２８】
ストラッピング（ｓｔｒａｐｐｉｎｇ）技術は、ターゲットになる行（ｒｏｗ）/列（ｃｏｌｕｍｎ）内にあるすべてのメモリセルのエレメント（例えば、ソース、ドレイン、制御ゲート、およびフローティングゲート）に対して均一な電圧を保障するようにメモリセルエレメントに連続的に配列された複数個の電気的な接続点（ｅｌｅｃｔｒｉｃａｌ ｃｏｎｎｅｃｔｉｏｎｓ）を提供する技術として、特許文献２に記載されており、大きいメモリアレイのためには複数個のストラッピング領域（ｓｔｒａｐｐｉｎｇ ｒｅｇｉｏｎｓ）がメモリセルアレイ内に配置されることができる。
【００２９】
図２は複数個のストラッピング領域が具備されたフラッシュメモリのセルアレイ２１０の概略的な構成を示す図であり、図３は図２に示したセルアレイ２１０の詳細構成を示す図である。
【００３０】
図２および図３を参照すれば、フラッシュメモリのセルアレイ２１０は複数個のビットラインに対応される複数個のセルストリング、ＣＳＴで構成された複数個のセルストリンググループＣＳＴＧ０、ＣＳＴＧ１、・・・と、前記セルストリンググループＣＳＴＧ０、ＣＳＴＧ１、・・・ の間に配置された複数個のストラッピング領域ＳＴＲ０、ＳＴＲ１、・・・とを含む。ストラッピング領域ＳＴＲ０、ＳＴＲ１、・・・の構成は設計によって変わることができるが、通常フラッシュメモリ内部的に実行されるＩＯ（Ｉｎｐｕｔ−Ｏｕｔｐｕｔ）個数（例えば、６４個）だけメモリセルアレイ内に具備される。
【００３１】
ストラッピング領域ＳＴＲ０、ＳＴＲ１、・・・にはメモリセルアレイ２１０の共通ソースライン（Ｃｏｍｍｏｎ Ｓｏｕｒｃｅ Ｌｉｎｅ 、 ＣＳＬ）と周期的に連結された共通ソース領域２１１ａ、２１１ｂと、メモリセルアレイ２１０のウェル領域を周期的に連結するウェルドライブライン（Ｗｅｌｌ Ｄｒｉｖｅ Ｌｉｎｅ 、 ＷＤＬ）２１２が含まれる。ここで、共通ソース領域２１１ａ、２１１ｂはメモリのサイズが大きくなることによって発生される抵抗の増加および信号遅延などの問題を解決するのに使用され、ウェルドライブライン２１２はフラッシュメモリのプログラムおよび消去中の電圧降下を防止し、電圧を均一に提供するのに使用される。そして、図示しないが、ウェルドライブラインＷＤＬの下部階層には複数個のワードラインがウェルドライブラインＷＤＬと直交する方向に配線されている。
【００３２】
図３に示した共通ソース領域２１１ａ、２１１ｂは、ストラッピング領域ＳＴＲ０、ＳＴＲ１、・・・でウェルドライブライン２１２が占める空間を除いた残りの領域と、セルストリンググループＣＳＴＧ０、ＣＳＴＧ１、・・・の上部に形成された金属層で構成される（図３の斜線領域参照）。ここで、ストラッピング領域ＳＴＲ０、ＳＴＲ１、・・・に含まれている共通ソース領域２１１ａ、２１１ｂとウェルドライブライン２１２は全部同一の金属層に形成されるので、共通ソース領域２１１ａ、２１１ｂとウェルドライブライン２１２間には一定の距離が維持されるように構成される。ストラッピング領域ＳＴＲ０、ＳＴＲ１、・・・は、メモリセルアレイ２１０上に割り当てられた区間であるが、アクティブ領域は含まれていない（図７および図８参照）。したがって、メモリセルとただ金属ラインを接続させるインタコネクション領域だけで使用される。
【００３３】
本発明では、このような特性を有するストラッピング領域ＳＴＲ０、ＳＴＲ１、・・・を周辺ロジックと制御ロジック間の信号ラインを配線に利用する。すなわち、図１に示したように、周辺ロジックと制御ロジックがチップ上に遠く離れて配置される場合、二つのロジックの間に信号ラインを連結するためにチップ上に別途の信号ライン面積を割り当てる代わり、メモリセルアレイ２１０内に割り当てられているストラッピング領域ＳＴＲ０、ＳＴＲ１、・・・を利用して信号ラインを配線する。その結果、信号ラインがメモリセルアレイ２１０を直接横切って通ることができるようになって、チップ上で信号ラインが占める空間が最小化される。そして、信号ラインの長さが一定に構成されて、信号遅延問題が発生しなくなる。
【００３４】
また、本発明は信号ラインの構成の時、信号ラインの下部の金属層を利用して信号ラインを遮蔽する。その結果、メモリセルアレイと信号ライン間のデータ干渉とノイズが除去される。このような機能を有する本発明によるフラッシュメモリの構成は次のとおりである。
【００３５】
図４は本発明の望ましい実施形態によるフラッシュメモリ装置３００の全体構成を示す図である。
【００３６】
まず、図４を参照すれば、本発明によるフラッシュメモリ装置３００は、複数個のセルストリンググループＣＳＴＧ０’、ＣＳＴＧ１'、・・・と、前記セルストリンググループＣＳＴＧ０’、ＣＳＴＧ１'、・・・との間に一定空間のストラッピング領域ＳＴＲ０’、ＳＴＲ１'、・・・が複数個含まれているメモリセルアレイ３１０と、前記メモリセルアレイ３１０の上部と下部に配置された第１および第２ページバッファ３２２、３２４と、第１および第２ページバッファ３２２、３２４の動作を制御するページバッファ制御部およびデータ入出力部３４０とを含む。ページバッファ制御部およびデータ入出力部３４０と第１および第２ページバッファ３２２、３２４の間には複数個の制御信号およびデータを送受信するための複数個の信号ラインが連結され、特にメモリセルアレイ３１０の上部の第１ページバッファ３２２に連結される信号ライン３１６、３１７はストラッピング領域ＳＴＲ０’、ＳＴＲ１'、・・・ 内に配置される。
【００３７】
図５および図６は図４に示したストラッピング領域ＳＴＲ０’、ＳＴＲ１'、・・・の階層別構成を示す図である。図５にはストラッピング領域ＳＴＲ０’、ＳＴＲ１'、・・・の第１金属層（Ｍｅｔａｌ１ Ｌａｙｅｒ 、ＭＥＴＡＬ１）が示されており、図６には図５に示した第１金属層ＭＥＴＡL１の上部に形成される第２金属層（Ｍｅｔａｌ２ Ｌａｙｅｒ 、ＭＥＴＡＬ２）が各々示されている。
【００３８】
まず、図５を参照すれば、本発明によるストラッピング領域ＳＴＲ０’、ＳＴＲ１'、・・・はメモリセルアレイ３１０の共通ソースラインＣＳＬと周期的に連結された共通ソース領域３１１ａ、３１１ｂと、メモリセルアレイ３１０とウェル領域を周期的に連結するウェルドライブライン（ＷＤＬ ；３１２）と、ストラッピング領域ＳＴＲ０’、ＳＴＲ１'、・・・の上部に配線される信号ラインを遮蔽するための接地領域３１３ａ、３１３ｂとを含む。共通ソース領域３１１ａ、３１１ｂには複数個のコンタクト３１４ａ、３１４ｂが具備されており、共通ソース領域３１１ａ、３１１ｂと下部の共通ソースラインＣＳＬを周期的に連結させる。接地領域３１３ａ、３１３ｂは図３に示した共通ソース領域２１１ａ、２１１ｂで共通ソースラインＣＳＬと実質的に接続される領域を除いた残りの領域に定義される。そして、共通ソース領域３１１ａ、３１１ｂはストラッピング領域ＳＴＲ０’、ＳＴＲ１’、・・・に割り当てられた一定領域だけではなく、メモリセルストリングの上部領域までも全部含む（図５の斜線領域参照）。
【００３９】
このような構成を有する共通ソース領域３１１ａ、３１１ｂ、ウェルドライブライン（ＷＤＬ ；３１２）、および接地領域３１３ａ、３１３ｂは同一の金属層で構成され、本発明ではこの階層を第１金属層ＭＥＴＡＬ１という。
【００４０】
第１金属層ＭＥＴＡＬ１が全部形成された後に、第１金属層ＭＥＴＡＬ１の上部に半導体金属配線の層間物質であるＩＭＤ（ｉｎｔｅｒｍｅｔａｌｌｉｃ ｄｉｅｌｅｃｔｒｉｃ）層（すなわち、絶縁膜）を形成する。そしてから、ＩＭＤ層の上部に信号ライン３１６、３１７と共通ソース領域３１５とを構成する第２金属層ＭＥＴＡＬ２を形成する。
【００４１】
図５および図６を参照すれば、共通ソース領域３１１ａ、３１１ｂと第１金属層ＭＥＴＡＬ１で形成された共通ソース領域３１１ａ、３１１ｂとウェルドライブライン（ＷＤＬ；３１２）間の距離確保のために、ウェルドライブライン（ＷＤＬ；３１２）を中心に一定距離が離れるように構成されている。共通ソース領域３１１ａ、３１１ｂは望ましくは、一直線に連結されることが一番理想的である。したがって、本発明では図６に示したようにストラッピング領域ＳＴＲ０’、ＳＴＲ１'、・・・内に第２金属層ＭＥＴＡＬ２で形成された共通ソース領域３１５を配置し、コンタクト３１９ａ、３１９ｂを利用して第１金属層ＭＥＴＡＬ１に形成されている共通ソース領域３１１ａ、３１１ｂと連結させる。その結果、共通ソース領域３１１ａ、３１１ｂ、３１５が断絶されず、一直線に形成されることができるようになる。
【００４２】
第１金属層ＭＥＴＡＬ１に形成された接地領域３１３ａ、３１３ｂの上部にはストラッピング領域ＳＴＲ０’、ＳＴＲ１'、・・・と水平になるように（すなわち、メモリセルアレイを上下に貫通するように）複数個の信号ライン３１６ａ、３１６ｂ、３１７ａ、３１７ｂが配置される。前記信号ライン３１６ａ、３１６ｂ、３１７ａ、３１７ｂは少なくとも一つの接地ライン（３１７ａおよび／または３１７ｂ）と、少なくとも一つの以上の制御ラインおよび／または少なくとも一つの以上のデータラインで構成された少なくとも一つの以上の信号ライングループ（３１６ａおよび／または３１６ｂ）に区分され、デザインルールが適用される範囲内でその個数を調節することができる。
【００４３】
図７および図８は図６に示したＡ−Ｂ区間およびＣ−Ｄ区間に対するメモリセルアレイ３１０の垂直断面を示す図として、二つのメモリセルストリンググループＣＳＴＧ０’、ＣＳＴＧ１'に各々一つずつ含まれたセルストリング領域ＣＳＴと、前記セルストリングＣＳＴの間に存在する一つのストラッピング領域ＳＴＲ０'に対する垂直断面図として、前記切断方向はメモリセルアレイ３１０のワードライン方向と水平をなす。図７および図８では説明の簡略化のために各々のセルストリングを構成するワードラインとビットラインの構成および詳細な説明は省略した。これは、フラッシュメモリ装置がどんな製造方法を通じて生産されるか、またはどんな詳細構成を有するかに関係なく、メモリセルアレイ内に所定のダミー（ｄｕｍｍｙ）領域、すなわち所定のストラッピング領域が割り当てられていれば、本発明に適用されて前記ストラッピング領域の上部に信号ラインを配線することが可能であるためである。
【００４４】
図６乃至図８を参照して、メモリセルストリンググループＣＳＴＧ０’、ＣＳＴＧ１'とストラッピング領域ＳＴＲ０'の信号ライン配線形態、および各階層別接続関係は次のとおりである。
【００４５】
まず、図６および図７を参照すれば、メモリセルストリンググループＣＳＴＧ０’、ＣＳＴＧ１'とストラッピング領域ＳＴＲ０'は各々Ｐ型基板３０１上に所定の不純物濃度を有するＮ型ウェル領域３０２とＰ型ウェル領域３０３が順次に積層された構造を有する。
図７には切断部位の特性上、メモリセルストリングの構造が詳細に図示されないが、メモリセルストリンググループＣＳＴＧ０’、ＣＳＴＧ１'のＰ型ウェル領域３０３内には高濃度のＮ型不純物によってドーピングされたＮ＋領域が離隔されて形成され、各々のＮ＋領域は接続開口を通じてアルミニウムのような金属で作られたビットライン（不図示）と各々接続される。図７に示したＮ＋領域３０４ａ、３０４ｂは上述の複数個のＮ＋領域のうちの一つとして、メモリセルストリングの選択トランジスタ（不図示）のソース領域であると同時に埋没された共通ソースラインＣＳＬでもある。前記Ｎ＋領域３０４ａ、３０４ｂはコンタクト３１４ａ、３１４ｂを通じてＰ型ウェル領域３０３の上部に位置した第１金属層ＭＥＴＡＬ１と連結され、Ｐ型ウェル領域３０３と第１金属層ＭＥＴＡＬ１との間には半導体金属配線の層間物質であるＩＭＤ（ｉｎｔｅｒｍｅｔａｌｌｉｃ ｄｉｅｌｅｃｔｒｉｃ）が形成される。ここで、第１金属層ＭＥＴＡＬ１はストラッピング領域ＳＴＲ０'の一部領域とメモリセルストリンググループＣＳＴＧ０’、ＣＳＴＧ１'の上部の全体を覆う構造を有する。
【００４６】
一方、ストラッピング領域ＳＴＲ０'はＰ型基板３０１上に所定の不純物濃度を有するＮ型ウェル領域３０２とＰ型ウェル領域３０３が順次に積層された構造を有するという点ではメモリセルストリンググループＣＳＴＧ０’、ＣＳＴＧ１'の構造と同一であるが、Ｐ型ウェル領域３０３にＮ＋領域が具備されないという点ではメモリセルストリンググループＣＳＴＧ０’、ＣＳＴＧ１'とは根本的な差がある。すなわち、メモリセルストリンググループＣＳＴＧ０’、ＣＳＴＧ１'は電子が移動するアクティブ領域が形成されて実在的なデータのプログラムおよび消去などの動作が実行されるが、ストラッピング領域ＳＴＲ０'はアクティブ領域が形成されず、ただメモリセルストリンググループＣＳＴＧ０’、ＣＳＴＧ１'、・・・を連結するインタコネクション機能のみを実行する。このような機能を実行するストラッピング領域ＳＴＲ０'の構成を具体的に示せば、次のとおりである。
【００４７】
ストラッピング領域ＳＴＲ０'に属するＰ型ウェル領域３０３内には高濃度のＰ型不純物にドーピングされたＰ＋領域３０５が離隔されて形成される。このＰ＋領域３０５はメモリのサイズが大きくなることによって発生されるフラッシュメモリのプログラムおよび消去中の電圧降下を防止して電圧を均一に提供するため、コンタクト３０６を通じて第１金属層に形成されたウェルドライブラインＷＤＬ 、３１２と周期的に連結される。
【００４８】
図７に示したストラッピング領域ＳＴＲ０'と第１金属層ＭＥＴＡＬ１に形成された共通ソース領域３１１ａ、３１１ｂとウェルドライブラインＷＤＬ 、３１２とを含み、ストラッピング領域ＳＴＲ０'の共通ソース領域３１１ａ、３１１ｂの上部には（図８では接地領域３１３ａ、３１３ｂの上部に該当する）第２金属層ＭＥＴＡＬ２で形成された複数個の信号ライン３１６ａ、３１６ｂ、３１７ａ、３１７ｂが配置される。そして、第１金属層ＭＥＴＡＬ１と第２金属層ＭＥＴＡＬ２との間には半導体金属配線の層間物質であるＩＭＤが形成される。一方、第１金属層ＭＥＴＡＬ１で構成されたウェルドライブライン（ＷＤＬ 、３１２）の上部には第２金属層ＭＥＴＡＬ２で構成された共通ソース領域３１５が形成され、前記共通ソース領域３１５は複数個のコンタクト３１９ａ、３１９ｂを通じて第１金属層ＭＥＴＡＬ１に形成された共通ソース領域３１１ａ、３１１ｂと接続される。
【００４９】
このような構成によれば、複数個の信号ライン３１６ａ、３１６ｂ、３１７ａ、３１７ｂがストラッピング領域ＳＴＲ０'に沿ってメモリセルアレイ３１０を横切って配置されることができるので、メモリセルアレイ３１０の下部に位置している制御ロジックとメモリセルアレイ３１０の上部に位置している周辺ロジック間の信号およびデータを送受信のためにチップ上に別途の信号ライン領域を割り当てなくても信号ライン３１６ａ、３１６ｂ、３１７ａ、３１７ｂを配線することができるようになる。その結果、チップで信号ライン３１６ａ、３１６ｂ、３１７ａ、３１７ｂが占める空間が最小化されて、フラッシュメモリ装置の高集積化と効率的な空間活用を実行することができるようになる。したがって、信号ライン３１６ａ、３１６ｂ、３１７ａ、３１７ｂの長さが異なって発生する信号遅延問題が発生しなくなるので、カットダウンバージョン（ｃｕｔ−Ｄｏｗｎ Ｖｅｒｓｉｏｎ）を容易に実現することができるようになる。
【００５０】
また、本発明はストラッピング領域ＳＴＲ０'に沿ってメモリセルアレイ３１０を横切って配線された各信号ライン３１６ａ、３１６ｂ、３１７ａ、３１７ｂと、メモリセル間の干渉を最小化するために前記信号ライン３１６ａ、３１６ｂ、３１７ａ、３１７ｂを遮蔽する構成を有する。ストラッピング領域ＳＴＲ０'に配線された信号ライン３１６ａ、３１６ｂ、３１７ａ、３１７ｂを遮蔽するための構成は次のとおりである。
【００５１】
図８を参照すれば、図８は図７と比べるとき、ストラッピング領域ＳＴＲ０'に共通ソース領域３１１ａ、３１１ｂに代えて接地領域３１３ａ、３１３ｂが具備され、遮蔽のために接地ライン３１７ａ、３１７ｂがコンタクト３１８ａ、３１８ｂを通じて接地領域３１３ａ、３１３ｂと連結されることを除けば、図７と実質的に同一である。したがって、図８では図７と同一の構成要素に対しては同一の参照番号を付加し、説明の簡略化のために重複される説明は以下省略する。
【００５２】
図６および図８を参照すれば、上述のように第１金属層ＭＥＴＡＬ１で形成された接地領域３１３ａ、３１３ｂの上部にはストラッピング領域ＳＴＲ０'に沿って（すなわち、メモリセルアレイを上下に貫通するように）第２金属層ＭＥＴＡＬ２で形成された複数個の信号ライン３１６ａ、３１６ｂ、３１７ａ、３１７ｂが配置される。前記信号ライン３１６ａ、３１６ｂ、３１７ａ、３１７ｂは各接地領域３１３ａ、３１３ｂあたり一つの接地ライン３１７ａ、３１７ｂと、少なくとも一つの以上の制御ラインおよび／または少なくとも一つの以上のデータラインで構成された一群の信号ライングループ３１６ａ、３１６ｂに区分される。接地ライン３１７ａ、３１７ｂはＩＭＤ層を貫通する複数個のコンタクト３１８ａ、３１８ｂを通じて第１金属層ＭＥＴＡＬ１に形成された接地領域３１３ａ、３１３ｂと周期的に接続され、信号ライングループ３１６ａ、３１６ｂは接地領域３１３ａ、３１３ｂと接続されない。そして、信号ライングループ３１６ａ、３１６ｂに含まれた各々の制御ラインまたはデータラインは一定の距離を維持して配列される。
【００５３】
その結果、メモリセルアレイと信号ライン３１６ａ、３１６ｂ、３１７ａ、３１７ｂ 間のデータ干渉とノイズが防止される。また、各々の信号ライン３１６ａ、３１６ｂ、３１７ａ、３１７ｂは一定距離を維持して配列されるので、信号ライン３１６ａ、３１６ｂ、３１７ａ、３１７ｂ間の干渉も防止することができるようになる。
【００５４】
以上では、本発明による回路の構成および動作を上述の説明および図に従って示したが、これは例をあげて説明したことに過ぎず、本発明の技術的思想を逸脱しない範囲内で多様な変化および変更が可能であることはもちろんである。特に、前のＮＡＮＤ型フラッシュメモリを例としてあげて説明したが、ＮＯＲ型フラッシュメモリにも本発明を適用することができる。さらに、本発明はメモリセルアレイ内に所定のストラッピング領域が構成されるメモリ装置でばかりすれば、前記メモリ装置がどんな種類のメモリ装置であるか、またはどんな工程を通じて製造されたかに構わずに、本発明を適用することができる。
【図面の簡単な説明】
【００５５】
【図１】一般的なＮＡＮＤ型フラッシュメモリの構造を示すブロック図である。
【図２】複数個のストラッピング領域が具備されたフラッシュメモリのセルアレイの概略的な構成を示す図である。
【図３】図２に示したセルアレイの詳細構成を示す図である。
【図４】本発明の望ましい実施形態によるフラッシュメモリ装置の全体構成を示す図である。
【図５】図４に示したストラッピング領域の階層別構成を示す図である。
【図６】図４に示したストラッピング領域の階層別構成を示す図である。
【図７】図６に示したＡ−Ｂ区間に対するメモリセルアレイの垂直断面を示す図である。
【図８】図６に示したＣ−Ｄ区間に対するメモリセルアレイの垂直断面を示す図である。
【符号の説明】
【００５６】
３００    フラッシュメモリ       
３１０    セルアレイ
３１６，３１７    信号ライン
３１１，３１５    共通ソース領域
３１２    ウェルドライブライン（ＷＤＬ）
３１３    接地領域
３２２，３２４    ページバッファ
３４０    ページバッファ制御部およびデータ入出力部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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