(57)【要約】【課題】ＣＭＯＳセンサなどの固体撮像装置において、消費電力の低減やダイナミックレンジの拡大ができるようにする。【解決手段】信号電荷を生成する電荷生成部３２および電荷生成部３２により生成された信号電荷を蓄積するフローティングディフュージョン３８と、電荷生成部３２の信号電荷をフローティングディフュージョン３８に転送させる転送ゲートトランジスタ３４、フローティングディフュージョン３８をリセットするリセットトランジスタ３６、電荷生成部３２により生成された信号電荷に応じた単位信号を生成して垂直信号線５３に出力する増幅用トランジスタ４２を単位画素３内に含む構成において、リセットトランジスタ３６を駆動するリセットパルスを、この駆動に対応して垂直信号線５３に現れる信号の追随時間に対して、たとえば１／２以下好ましくは１／５以下というように十分短くする。【選択図】図２
2005086595.tif 000002
【特許請求の範囲】
【請求項１】
入射された電磁波に対応する信号電荷を生成する電荷生成部と、
前記電荷生成部により生成された信号電荷を蓄積する電荷蓄積部と、
前記電荷蓄積部に蓄積されている前記信号電荷に応じた単位信号を生成する単位信号生成部と、
前記電荷蓄積部をリセットするリセット部と
を、単位構成要素内に含む信号取得部と、
前記電荷蓄積部をリセットレベルにする処理に関わる制御パルスによる駆動を、前記電荷蓄積部に蓄積し得る電荷量を多くする方向で行なう駆動制御部と
を備えたことを特徴とする半導体装置。
【請求項２】
前記制御パルスは、前記リセット部を駆動するためのリセットパルスを含み、
前記駆動制御部は、前記制御パルスと関連した所定の時間幅が、当該リセットパルスの駆動に対応して前記単位信号生成部の出力信号線に現れる信号の追随時間よりも有意に短かくなるように駆動する
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記駆動制御部は、前記制御パルスと関連した所定の時間幅を、前記制御パルスのパルス幅として前記駆動を行なう
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記単位構成要素は、前記信号取得部内の何れかの前記単位信号生成部を選択切替えするための選択切替部を前記単位信号生成部の出力信号線とは反対側の電源線側に備え、
前記制御パルスは、前記リセット部を駆動するためのリセットパルスと前記選択切替部を駆動するための選択パルスとを含み、
前記駆動制御部は、前記制御パルスと関連した所定の時間幅を、前記選択パルスにより前記選択切替部をオンさせる時点から前記リセットパルスにより前記リセット部をオフさせるまでの時間幅として前記駆動を行なう
ことを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記駆動制御部は、前記選択パルスにより前記選択切替部をオンさせると同時に前記リセットパルスにより前記リセット部をオフさせる
ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記駆動制御部は、前記制御パルスと関連した所定の時間幅が、当該リセットパルスの駆動に対応して前記単位信号生成部の出力信号線に現れる信号の追随時間の１／２以下となるように駆動する
ことを特徴とする請求項２に記載の半導体装置。
【請求項７】
前記駆動制御部は、前記制御パルスと関連した所定の時間幅が、当該リセットパルスの駆動に対応して前記単位信号生成部の出力信号線に現れる信号の追随時間の１／５以下となるように駆動する
ことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記駆動制御部は、前記制御パルスと関連した所定の時間幅が、当該駆動制御部が用いるマスタークロックの１クロック以下となるように駆動する
ことを特徴とする請求項２に記載の半導体装置。
【請求項９】
前記駆動制御部は、前記制御パルスと関連した所定の時間幅が、当該駆動制御部が用いるマスタークロックの半クロック以下となるように駆動する
ことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記駆動制御部は、前記制御パルスと関連した所定の時間幅が、４０ｎｓ（ナノ秒）以下となるように駆動する
ことを特徴とする請求項２に記載の半導体装置。
【請求項１１】
前記駆動制御部は、前記制御パルスと関連した所定の時間幅が、２０ｎｓ（ナノ秒）以下となるように駆動する
ことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記駆動制御部は、前記制御パルスと関連した所定の時間幅内に、前記リセットパルスの駆動に対応して前記電荷蓄積部が十分にリセットされるように駆動する
ことを特徴とする請求項２に記載の半導体装置。
【請求項１３】
前記制御パルスは、前記リセット部を駆動するためのリセットパルスを含み、
前記駆動制御部は、前記リセットパルスをアクティブとしたときに前記リセット部が所定の電圧範囲内で閾値落ちするように駆動する
ことを特徴とする請求項１に記載の半導体装置。
【請求項１４】
前記駆動制御部は、前記所定の電圧範囲内が、電源電圧−０．５Ｖと電源電圧の間となるように駆動する
ことを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記単位構成要素は、前記信号取得部内の何れかの前記単位信号生成部を選択切替えするための選択切替部を前記単位信号生成部の出力信号線とは反対側の電源線側に備え、
前記制御パルスは、前記リセット部を駆動するためのリセットパルスと前記選択切替部を駆動するための選択パルスとを含み、
前記駆動制御部は、前記選択パルスにより前記選択切替部をオンさせるよりも前に前記リセットパルスにより前記リセット部をオンさせ、この後、前記選択パルスにより前記選択切替部をオンさせると同時もしくはそのオン後に前記リセットパルスにより前記リセット部をオフさせる
ことを特徴とする請求項１３に記載の半導体装置。
【請求項１６】
入射された電磁波に対応する信号電荷を生成する電荷生成部と、前記電荷生成部により生成された信号電荷を蓄積する電荷蓄積部と、前記電荷蓄積部に蓄積されている前記信号電荷に応じた単位信号を生成する単位信号生成部と、前記電荷蓄積部をリセットするリセット部とを、単位構成要素内に含む半導体装置の前記単位構成要素を駆動する駆動制御方法であって、
前記電荷蓄積部をリセットレベルにする処理に関わる制御パルスによる駆動を、前記電荷蓄積部に蓄積し得る電荷量を多くする方向で行なう
ことを特徴とする駆動制御方法。
【請求項１７】
前記制御パルスは、前記リセット部を駆動するためのリセットパルスを含み、
前記制御パルスと関連した所定の時間幅が、当該リセットパルスの駆動に対応して前記単位信号生成部の出力信号線に現れる信号の追随時間よりも有意に短かくなるように駆動する
ことを特徴とする請求項１６に記載の駆動制御方法。
【請求項１８】
前記制御パルスは、前記リセット部を駆動するためのリセットパルスを含み、
前記リセットパルスをアクティブとしたときに前記リセット部が所定の電圧範囲内で閾値落ちするように駆動する
ことを特徴とする請求項１６に記載の駆動制御方法。
【請求項１９】
入射された電磁波に対応する信号電荷を生成する電荷生成部と、前記電荷生成部により生成された信号電荷を蓄積する電荷蓄積部と、前記電荷蓄積部に蓄積されている前記信号電荷に応じた単位信号を生成する単位信号生成部と、前記電荷蓄積部をリセットするリセット部とを、単位構成要素内に含む半導体装置の前記単位構成要素を駆動する駆動制御装置であって、
前記電荷蓄積部をリセットレベルにする処理に関わる制御パルスによる駆動を、前記電荷蓄積部に蓄積し得る電荷量を多くする方向で行なう駆動制御部
を備えたことを特徴とする駆動制御装置。
【請求項２０】
前記駆動制御部は、
前記リセット部を駆動するためのリセットパルスを前記制御パルスの１つとして生成するパルス信号生成部を有し、
前記制御パルスと関連した所定の時間幅が、前記リセットパルスの駆動に対応して前記単位信号生成部の出力信号線に現れる信号の追随時間よりも有意に短かくなるように駆動する
ことを特徴とする請求項１９に記載の駆動制御装置。
【請求項２１】
前記駆動制御部は、
前記リセット部を駆動するためのリセットパルスを前記制御パルスの１つとして生成するパルス信号生成部を有し、
前記リセットパルスをアクティブとしたときに前記リセット部が所定の電圧範囲内で閾値落ちするように駆動する
ことを特徴とする請求項１９に記載の駆動制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の単位構成要素が配列されてなる半導体装置並びにその単位構成要素の駆動制御方法および装置に関する。より詳細には、たとえば、光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素（たとえば単位画素）がマトリクス状に配列されてなり、単位構成要素によって電気信号に変換された物理量分布を電気信号として読み出す物理量分布検知半導体装置（たとえば固体撮像装置）における消費電力の低減化やダイナミックレンジの拡大化の技術に関する。
【背景技術】
【０００２】
光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素（たとえば画素）をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知半導体装置が様々な分野で使われている。たとえば、映像機器の分野では、物理量のうちの光を検知するＣＣＤ（Charge Coupled Device ）型あるいはＭＯＳ（Metal Oxide Semiconductor ）やＣＭＯＳ（Complementary Metal-oxide Semiconductor ）型の固体撮像装置が使われている。これらは、単位構成要素（固体撮像装置にあっては画素）によって電気信号に変換された物理量分布を電気信号として読み出す。
【０００３】
また、固体撮像装置の中には、電荷生成部で生成された信号電荷に応じた画素信号を生成する画素信号生成部に増幅用の駆動トランジスタを有する増幅型固体撮像素子（ＡＰＳ；Active Pixel Sensor ／ゲインセルともいわれる）構成の画素を備えた増幅型固体撮像装置がある。たとえば、ＣＭＯＳ型固体撮像装置の多くはそのような構成をなしている。このような増幅型固体撮像装置において画素信号を外部に読み出すには、複数の単位画素が配列されている画素部に対してアドレス制御をし、個々の単位画素からの信号を任意に選択して読み出すようにしている。つまり、増幅型固体撮像装置は、アドレス制御型の固体撮像装置の一例である。
【０００４】
たとえば、単位画素がマトリクス状に配されたＸ−Ｙアドレス型固体撮像素子の一種である増幅型固体撮像素子（ＡＰＳ；Active Pixel Sensor ／ゲインセルともいわれる）は、画素そのものに増幅機能を持たせるために、ＭＯＳ構造などの能動素子（ＭＯＳトランジスタ）を用いて画素を構成している。すなわち、光電変換素子であるフォトダイオードに蓄積された信号電荷（光電子）を前記能動素子で増幅し、画像情報として読み出す。
【０００５】
この種のＸ−Ｙアドレス型固体撮像素子では、たとえば、画素トランジスタが２次元行列状に多数配列されて画素部が構成され、ライン（行）ごとあるいは画素ごとに入射光に対応する信号電荷の蓄積が開始され、その蓄積された信号電荷に基づく電流または電圧の信号がアドレス指定によって各画素から順に読み出される。
【０００６】
＜単位画素の構成；４ＴＲタイプ＞
ここで、一般にＣＭＯＳ（Complementary Metal-oxide Semiconductor ）型のセンサでは、ＣＣＤ（Charge Coupled Device ）に比べノイズの低減を行なうため単位画素の構成が複雑化する傾向がある。たとえば、ＣＭＯＳセンサとして汎用的なものとして、図８（Ａ）に示すように、寄生容量を持った拡散層であるフローティングディフュージョン（ＦＤＡ；Floating Diffusion Amp）構成を採りつつ、単位画素３部分に４つのトランジスタ（TRansistor）を有する４トランジスタ型画素構成（以下４ＴＲ構成とも言う）のものがよく知られている。
【０００７】
このような４ＴＲ構成では、電荷蓄積部の一例であるフローティングディフュージョン３８は単位信号生成部の一例である増幅用トランジスタ４２のゲートに接続されているので、増幅用トランジスタ４２はフローティングディフュージョン３８の電位（以下ＦＤ電位ともいう）に対応した信号（この例では電圧信号）を、画素線５１を介して出力信号線の一例である垂直信号線５３に出力する。リセットトランジスタ３６は、フローティングディフュージョン３８をリセットする。
【０００８】
電荷転送部としての転送ゲートトランジスタ（読出選択用トランジスタ）３４は、電荷生成部３２にて生成された信号電荷をフローティングディフュージョン３８に転送する。垂直信号線５３には多数の画素が接続されているが、画素を選択するのには、選択画素のみ垂直選択用トランジスタ４０をオンする。すると選択画素のみが垂直信号線５３と接続され、垂直信号線５３には選択画素の信号が出力される。
【０００９】
このように、単位画素３は、光電変換素子（たとえばフォトダイオードＰＤ）と４つのトランジスタで構成され、画素を選択する目的で垂直選択用トランジスタ４０を備えている構成が一般的であり、現在のほとんどのＣＭＯＳセンサにおける単位画素３は、選択トランジスタを持っている。そのため、ＣＣＤに比べ高画素化の点で不利である。
【００１０】
＜単位画素の構成；３ＴＲタイプ＞
これに対して、性能を落とさない範囲で素子数を少なくするべく、単位画素３におけるトランジスタが占める面積を少なくすることで画素サイズを小さくする技術として、図８（Ｂ）に示すように、光電変換素子（たとえばフォトダイオードＰＤ）と３つのトランジスタで単位画素３を構成する３トランジスタ型画素構成（以下３ＴＲ構成とも言う）が提案されている（たとえば特許文献１参照）。
【００１１】
【特許文献１】特許第２７０８４５５号公報
【００１２】
この３ＴＲ構成の単位画素３は、光電変換を行なうことで受光した光に対応する信号電荷を生成する電荷生成部３２（たとえばフォトダイオード）と、電荷生成部３２により生成された信号電荷に対応する信号電圧を増幅するための、ドレイン線（ＤＲＮ）に接続された増幅用トランジスタ４２と、電荷生成部３２をリセットするためのリセットトランジスタ３６とを、それぞれ有している。また、図示しない垂直走査回路内に設けられている垂直シフトレジスタより転送ゲート配線（ＴＲＧ）５５を介して走査される読出選択用トランジスタ（転送ゲート部）３４が、電荷生成部３２と増幅用トランジスタ４２のゲートとの間に設けられている。つまり、３ＴＲ構成の単位画素３では、電荷生成部３２の他に、転送、リセット、および増幅の３つのトランジスタが設けられている。
【００１３】
増幅用トランジスタ４２のゲートおよびリセットトランジスタ３６のソースは転送ゲートトランジスタ（読出選択用トランジスタ）３４を介して電荷生成部３２に、リセットトランジスタ３６のドレインおよび増幅用トランジスタ４２のドレインはドレイン線に、それぞれ接続されている。また、増幅用トランジスタ４２のソースは垂直信号線５３に接続されている。転送ゲートトランジスタ３４は、転送ゲート配線５５を介して転送駆動バッファ１５０により駆動される。リセットトランジスタ３６は、リセットゲート配線５６を介してリセット駆動バッファ１５２により駆動される。
【００１４】
転送駆動バッファ１５０、リセット駆動バッファ１５２とも基準電圧である０Ｖと、電源電圧の２値で動作する。特に、この画素における従来例の転送ゲートトランジスタ３４のゲートに供給されるローレベル電圧は０Ｖである。
【００１５】
水平方向の同じ列の画素は、３つの信号線、転送ゲート配線（ＴＲＧ）５５、リセットゲート配線（ＲＳＴ）５６、および垂直ドレイン線（ＤＲＮ）５７と共通に接続されるようになっている。転送ゲート配線５５は、画素の電荷生成部３２（たとえばフォトダイオード）から垂直方向の同じ行の画素は、共通の垂直信号線（読出信号線）５３に接続されている。増幅用トランジスタ４２は各垂直信号線５３に接続されており、また垂直信号線５３は垂直列ごとに図示しない負荷トランジスタ部に接続されており、信号読出し時には、各増幅用トランジスタ４２に接続された負荷ＭＯＳによって、予め決められた定電流を流し続けるようになっている。
【００１６】
各垂直信号線５３は、図示しないカラム回路に接続されており、このカラム回路でＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理などを利用したノイズ除去などの処理が施され、処理後の画素信号は、さらに図示しない水平走査回路の駆動に従ってカラム回路から読み出され増幅回路（出力アンプ）を経て外部に出力される。
【００１７】
また、図示しない垂直走査回路は、水平方向の一列に並んだ画素に対し適当なタイミングで転送ゲート配線（ＴＲＧ）５５、リセットゲート配線（ＲＳＴ）５６、および垂直ドレイン線（ＤＲＮ）５７を駆動する。水平走査回路は読出し時、ＣＤＳ処理部を順番に１行ずつオンにするように信号を入力する。こうすることで、各垂直信号線（読出信号線）５３に読み出されている信号がアンプへと順々に送られていくことになる。
【００１８】
この第２例の単位画素３においては、第１例と同様に、フローティングディフュージョン３８は増幅用トランジスタ４２のゲートに接続されているので、増幅用トランジスタ４２はフローティングディフュージョン３８の電位に対応した信号を垂直信号線５３に出力する。
【００１９】
リセットトランジスタ３６は、リセットゲート配線（ＲＳＴ）５６が行方向に延びており、ドレイン線（ＤＲＮ）５７は殆どの画素に共通になっている。このドレイン線（ＤＲＮ）５７は、ドレイン駆動バッファ（以下ＤＲＮ駆動バッファという）１４０により駆動される。リセットトランジスタ３６はリセット駆動バッファ１５２により駆動され、フローティングディフュージョン３８の電位を制御する。
【００２０】
ここで、特許文献１に記載の技術では、ドレイン線５７が行方向に分離されているが、このドレイン線５７は１行分の画素の信号電流を流さなければならないので、実際には列方向に電流を流せるように、全行共通の配線となる。
【００２１】
電荷生成部３２（光電変換素子）にて生成された信号電荷は転送ゲートトランジスタ３４によりフローティングディフュージョン３８に転送される。
【００２２】
ここで、３ＴＲ構成の単位画素３には、４ＴＲ構成とは異なり、増幅用トランジスタ４２と直列に接続される垂直選択用トランジスタ４０が設けられていない。垂直信号線５３には多数の画素が接続されているが、画素の選択は、選択トランジスタではなく、ＦＤ電位の制御により行なう。
【００２３】
このため、垂直ドレイン線５７のレベル制御が画素選択に関わり、事実上、垂直ドレイン線（ＤＲＮ）５７が第１例の垂直選択線（ＳＥＬＶ）５２と同様の目的で画素選択線（ＳＥＬ）として使用され、またリセットトランジスタ３６および増幅用トランジスタ４２の各ドレインを駆動する垂直ドレイン線５７用のパルス信号が、第１例の選択パルスＳＥＬと同様の機能をなすようになる。以下、垂直ドレイン線５７用のパルス信号をＤＲＮ制御パルスＳＥＬという。
【００２４】
たとえば通常は、垂直ドレイン線（ＤＲＮ）５７をロー（Ｌｏｗ）にすることで、ＦＤ電位をロー（Ｌｏｗ）レベルにしている。画素を選択するときは、垂直ドレイン線（ＤＲＮ）５７をハイ（Ｈｉｇｈ）レベルにするとともに選択行のリセットトランジスタ３６をオンさせることで選択画素のＦＤ電位をハイレベルにし、選択画素の信号を垂直信号線５３に出す。その後、垂直ドレイン線（ＤＲＮ）５７をローレベルに戻すことで、選択画素のＦＤ電位をローレベルに戻す。この操作は１行分の画素に対して同時に行なわれる。
【００２５】
このようにＦＤ電位を制御するためには、１）選択行ＦＤ電位をハイレベルにするときに、ドレイン線５７をハイレベルにし、選択行のリセットトランジスタ３６を通して、そのＦＤ電位をハイレベルにする、２）選択行ＦＤ電位をローレベルに戻すときに、ドレイン線５７をローレベルにし、選択行のリセットトランジスタ３６を通して、そのＦＤ電位をローレベルにする、という動作を行なう。
【００２６】
図９は、３ＴＲ構成の単位画素３を駆動する駆動パルスのタイミングチャートの一例である。転送ゲート配線５５、リセットゲート配線５６、および画素共通配線である垂直ドレイン線５７を制御すると、フローティングディフュージョン３８の電圧が変化し、それに応じて垂直信号線５３の電圧も変化する。
【００２７】
たとえば、先ず、ＤＲＮ駆動バッファ１４０によりドレイン駆動パルスＤＲＮ（ハイレベル）を垂直ドレイン線５７に印加して、垂直ドレイン線５７が電源電圧（ハイ）の状態でリセットパルスＲＳＴ（ハイレベル）をリセットトランジスタ３６に印加してリセットゲート配線５６を立ち上げると（ｔ１）、フローティングディフュージョン３８は電源電圧につながる。この後リセットゲート配線５６を立ち下げると（ｔ２）、リセットトランジスタ３６のゲート（リセットゲート）とフローティングディフュージョン３８の間の容量結合Ｃ１によりフローティングディフュージョン３８の電圧が下がる。
【００２８】
この変化が増幅用トランジスタ４２を介して垂直信号線５３に現われるので、垂直信号線５３の電圧も下がり、垂直信号線５３と増幅用トランジスタ４２のゲートの間の容量結合Ｃ２によって、さらにフローティングディフュージョン３８の電圧が下がる。
【００２９】
これらの効果で、フローティングディフュージョン３８の電圧（ＦＤ電圧）は、電源電圧よりも低くなる（ｔ２〜ｔ３）。このＦＤ電圧に対応している垂直信号線５３の電圧（リセットレベル）を、垂直信号線５３に接続されている次段回路で取り込む。
【００３０】
この後、転送ゲートパルスＴＲＧ（ハイレベル）を転送ゲートトランジスタ３４に印加すると（ｔ３〜ｔ４）、電荷生成部３２からフローティングディフュージョン３８に信号電荷（光電子）が転送され、フローティングディフュージョン３８の電圧が下がり、垂直信号線５３の電圧も連動して下がる（ｔ４〜ｔ５）。この垂直信号線５３の電圧（信号レベル）を再び次段回路で取り込む。
【００３１】
次に、垂直ドレイン線５７をローレベルにして、リセットパルスＲＳＴをリセットトランジスタ３６に印加すると（ｔ５〜ｔ６））、フローティングディフュージョン３８はローレベルレベルに復帰する（ｔ５以降）。次段回路は、リセットレベルと信号レベルの差を取って画素信号として出力する。
【発明の開示】
【発明が解決しようとする課題】
【００３２】
しかしながら、このような駆動を行なうと、容量結合Ｃ１，Ｃ２によって、リセット後のフローティングディフュージョン３８の電圧が下がるので（ｔ２〜ｔ３）、その分だけ高い電源電圧が必要であり（すなわち低電圧化ができない）、このため低消費電力化ができないという問題や、ダイナミックレンジが取れない、という問題が生じる。
【００３３】
増幅用トランジスタ４２と直列に垂直選択用トランジスタ４０がある４ＴＲ構成の単位画素３では、たとえば特開２００３−８７６６２に開示されている方法を用いることで、フローティングディフュージョン３８の電圧を昇圧して低電圧化することが考えられる。
【００３４】
しかしながら、このような選択用トランジスタがない３ＴＲ構成の単位画素３では、その方法を採用することができない。
【００３５】
また、選択用トランジスタが単位画素３内にある４ＴＲ構成であっても、さらに低消費電力化や広ダイナミックレンジ化が図れれば、より好ましい。
【００３６】
本発明は、上記事情に鑑みてなされたものであり、単位画素が３ＴＲ構成であるのか４ＴＲ構成であるのかに拘らず、すなわち選択用トランジスタの有無に拘らず、低消費電力化や広ダイナミックレンジ化を図ることのできる仕組みを提供することを目的とする。
【課題を解決するための手段】
【００３７】
本発明に係る駆動制御方法および装置並びに半導体装置においては、入射された電磁波に対応する信号電荷を生成する電荷生成部と、電荷生成部により生成された信号電荷を蓄積する電荷蓄積部と、電荷蓄積部に蓄積されている信号電荷に応じた単位信号を生成する単位信号生成部と、電荷蓄積部をリセットするリセット部とを、少なくとも単位構成要素内に含む信号取得部を備えている半導体装置を対象として、電荷蓄積部をリセットレベルにする処理に関わる制御パルスによる駆動を、電荷蓄積部に蓄積し得る電荷量を多くする方向で行なうようにした。
【００３８】
なお、単位構成要素内には、電荷生成部により生成された信号電荷を電荷蓄積部に転送させる電荷転送部を含む構成のものであってよい。また電荷転送部に加えて、信号取得部内の何れかの単位信号生成部を選択切替えするための選択切替部を単位信号生成部の出力信号線側もしくはこの出力信号線とは反対側の電源線側に備えている構成のものであってもよい。
【００３９】
電荷蓄積部をリセットレベルにする処理に関わる制御パルスとしては、単位構成要素内のトランジスタ数に拘わらず、先ず、少なくとも、リセット部を駆動するためのリセットパルスを含むものとする。そして、単位構成要素内における単位信号生成部の出力信号線とは反対側の電源線側に選択切替部を備える構成の場合には、リセットパルスに加えて、選択切替部を駆動するための選択パルスも対象とする。
【００４０】
電荷蓄積部に蓄積し得る電荷量を多くする方向で駆動を行なうには、具体的には、先ず、制御パルスと関連した所定の時間幅が、リセットパルスの駆動に対応して単位信号生成部の出力信号線に現れる信号の追随時間（出力信号線の追随時間）よりも有意に（十分に）短かくなるように駆動する手法を採ることができる。
【００４１】
たとえば１／２以下、好ましくは１／５以下、あるいは駆動制御部が用いるマスタークロックの１クロック以下、好ましくは半クロック以下、あるいは４０ｎｓ（ナノ秒）以下、好ましくは２０ｎｓ以下とするとよい。
【００４２】
ここで、制御パルスと関連した所定の時間幅は、単位構成要素内のトランジスタ数に拘わらず、制御パルスそのもののパルス幅とすることができる。
【００４３】
また、信号取得部内の何れかの単位信号生成部を選択切替えするための選択切替部を備えている構成のものにおいて、特に選択切替部を単位信号生成部の出力信号線とは反対側の電源線側に備えている構成においては、選択パルスにより選択切替部をオンさせる時点からリセットパルスによりリセット部をオフさせるまでの時間幅、すなわち両パルスがともにアクティブな期間の重なり時間幅とすることができる。
【００４４】
選択切替部を単位信号生成部の電源線側に備えている構成の場合には、選択パルスにより選択切替部をオンさせると同時にリセットパルスによりリセット部をオフさせると、制御パルスと関連した所定の時間幅がゼロとなり、制御パルスと関連した所定の時間幅が、出力信号線の追随時間に対して最も短くなる。
【００４５】
電荷蓄積部に蓄積し得る電荷量を多くする方向で駆動を行なう他の手法としては、リセットパルスをアクティブとしたときにリセット部が所定の電圧範囲内（たとえば電源電圧−０．５Ｖと電源電圧の間）で閾値落ちするように駆動する手法を採ることができる。
【００４６】
この場合、制御パルスと関連した所定の時間幅は従来通りある程度長くてもかまわない。制御パルスと関連した所定の時間幅は、前述のように、単位構成要素内のトランジスタ数に拘わらず、制御パルスそのもののパルス幅とすることができ、また特に選択切替部を電源線側に備えている構成の場合には、リセットパルスと選択パルスがともにアクティブな期間の重なり時間幅とすることができる。
【発明の効果】
【００４７】
本発明に依れば、入射された電磁波に対応する信号電荷を生成する電荷生成部と、電荷生成部により生成された信号電荷を蓄積する電荷蓄積部と、電荷蓄積部に蓄積されている信号電荷に応じた単位信号を生成する単位信号生成部と、電荷蓄積部における信号電荷をリセットするリセット部とを、少なくとも単位構成要素内に含む構成において、電荷蓄積部をリセットレベルにする処理に関わる制御パルスによる駆動を、電荷蓄積部に蓄積し得る電荷量を多くする方向で行なうようにした。
【００４８】
これにより、電荷蓄積部のレンジを広く取ることができるので、従来と同じダイナミックレンジにする場合には電源電圧を下げることで消費電力を低減することができ、また電源電圧を従来と同じに維持する場合には、ダイナミックレンジを広げることができるようになった。単位構成要素自体は従来のものと同じでよく、駆動タイミングを従来のものと変えることで上記効果を実現できるので、その適用が容易であり、本発明の効果は非常に大きい。
【００４９】
たとえば、先ず、第１の駆動手法として、電荷蓄積部をリセットレベルにする処理に関わる制御パルスによる駆動を、当該制御パルスの駆動に伴う垂直信号線の追随時間（応答時間）よりも有意に短くなるようにリセット部を駆動するようにした。
【００５０】
フローティングディフュージョンなどの電荷蓄積部が電源電圧に達してから、単位信号生成部の出力信号線（垂直信号線）がまだ追随する前に、リセットを前記のように有意に立ち下げると、電荷蓄積部がリセット部との容量結合で電圧降下するのは従来と同じだが、出力信号線がまだ立ち上がっているので、出力信号線すなわち単位信号生成部の出力側と単位信号生成部の入力側の容量結合で、電荷蓄積部が昇圧される。これにより、従来例の駆動手法よりも、電荷蓄積部の電圧が高くなり対応するリセットレベルも高くなる。この結果、消費電力を低減することや、ダイナミックレンジを広げることができる。
【００５１】
また、第２の駆動手法として、リセット部がオン状態のときに、リセット部が閾値落ちしている状態となるように駆動すれば、リセットをハイレベルにすると、電荷蓄積部は素早く追随するが、出力信号線はゆっくりと追随する。このため、リセット部をオン状態にした直後に電荷蓄積部は閾値落ちした電圧になるが、その後、出力信号線が追随するに従って、出力信号線すなわち単位信号生成部の出力側と単位信号生成部の入力側の容量結合によって、電荷蓄積部が昇圧される。
【００５２】
この結果、第１の駆動手法と同様に、電荷蓄積部の電圧が高くなり対応するリセットレベルも高くなるので、消費電力を低減することができ、また、ダイナミックレンジを広げることができる。
【００５３】
なお、この第１および第２の駆動手法は、選択切替部を単位信号生成部の出力信号線側もしくはこの出力信号線とは反対側の電源線側に備えている構成のものにおいても同様に適用し得るもので、同様の効果を享受し得るものである。
【００５４】
また、選択切替部を単位信号生成部の電源線側に備えている構成において、リセットパルスによりリセット部を先にオンさせ、選択パルスにより選択切替部を後でオンさせ、両パルスのアクティブ期間の重なりが十分短い状態であると言える程度で駆動すれば、前記の第１の駆動手法と同様に、出力信号線が追随しながら、それと出力信号線すなわち単位信号生成部の出力側と単位信号生成部の入力側の容量結合によって電荷蓄積部が昇圧される。
【００５５】
この結果、前記の第１の駆動手法と同様に、電荷蓄積部の電圧が高くなり対応するリセットレベルも高くなるので、消費電力を低減することができ、また、ダイナミックレンジを広げることができる。
【００５６】
また、選択切替部を単位信号生成部の電源線側に備えている構成において、電荷蓄積部に対するリセット処理を、リセット部が閾値落ちをする状態で行なうようにすれば、前記の第２の駆動手法と同様に、電荷蓄積部はリセット部に素早く追随するが、出力信号線はゆっくり追随するため、電荷蓄積部がリセット部のチャネルで決まる値から昇圧される。
【００５７】
これにより、前記の第２の駆動手法と同様に、電荷蓄積部の電圧が高くなり対応するリセットレベルも高くなるので、消費電力を低減することができ、また、ダイナミックレンジを広げることができる。
【発明を実施するための最良の形態】
【００５８】
以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下においては、Ｘ−Ｙアドレス型の固体撮像装置の一例である、ＣＭＯＳ撮像素子をデバイスとして使用した場合を例に説明する。また、ＣＭＯＳ撮像素子は、全ての画素がＮＭＯＳよりなるものであるとして説明する。ただしこれは一例であって、対象となるデバイスはＭＯＳ型の撮像デバイスに限らない。光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知半導体装置の全てに、後述する全ての実施形態が同様に適用できる。
【００５９】
＜固体撮像装置の構成；第１実施形態＞
図１は、本発明の第１実施形態に係るＣＭＯＳ固体撮像装置の概略構成図である。この固体撮像装置１は、入射光量に応じた信号を出力する受光素子（電荷生成部の一例）を含む複数個の画素が行および列に配列された（すなわち２次元マトリクス状の）画素部を有し、各画素からの信号出力が電圧信号であって、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理機能部やデジタル変換部などが列ごとに設けられたカラム型のものである。
【００６０】
すなわち、図１（Ａ）に示すように、固体撮像装置１は、複数の単位画素３が行および列に配列された画素部（撮像部）１０と、画素部１０の外側に設けられた駆動制御部７と、カラム処理部２６とを備えている。駆動制御部７としては、たとえば、水平走査回路１２と、垂直走査回路１４とを備えている。
【００６１】
図１では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の画素が配置される。単位画素３は、図１（Ｂ）に示すように、背景技術の項にて図８（Ｂ）に示した３トランジスタ構成のものと同様となっている。ドレイン線５７は、画素部１０の大部分の画素に共通で、列方向に延びて画素部１０の端で共通になっているか、または、電荷生成部３２の上では穴が開いた格子状の配線である。
【００６２】
また、固体撮像装置１は、駆動制御部７の他の構成要素として、水平走査回路１２、垂直走査回路１４、および通信・タイミング制御部２０が設けられている。これらの駆動制御部７の各要素は、画素部１０とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成され、半導体システムの一例である固体撮像素子（撮像デバイス）として構成される。
【００６３】
単位画素３は、垂直列選択のための、垂直制御線１５を介して垂直走査回路１４と、垂直信号線１９を介して、カラムＡＤ回路が列ごとに設けられているカラム処理部２６と、それぞれ接続されている。ここで、垂直制御線１５は垂直走査回路１４から画素に入る配線全般を示す。
【００６４】
水平走査回路１２や垂直走査回路１４は、後述のようにデコーダを含んで構成され、通信・タイミング制御部２０から与えられる駆動パルスに応答してシフト動作（走査）を開始するようになっている。このため、垂直制御線１５には、単位画素３を駆動するための種々のパルス信号（たとえば、リセットパルスＲＳＴ、転送パルスＴＲＧ、ＤＲＮ制御パルスＤＲＮなど）が含まれる。
【００６５】
通信・タイミング制御部２０は、図示しないが、各部の動作に必要なクロックや所定タイミングのパルス信号をパルス信号生成部を含み、たとえば、水平走査回路１２、垂直走査回路１４、およびカラム処理部２６に所定タイミングのパルス信号を供給する機能ブロック（駆動制御装置の一例）と、入力クロックや動作モードなどを指令するデータを受け取り、また固体撮像装置１の情報を含むデータを出力する通信インタフェースの機能ブロックとを備える。たとえば、水平アドレス信号を水平デコーダ１２ａへ、また垂直アドレス信号を垂直デコーダ１４ａへ出力し、各デコーダ１２ａ，１４ａは、それを受けて対応する行もしくは列を選択する。
【００６６】
また、本実施形態の通信・タイミング生成部２０では、端子５ａを介して入力される入力クロック（マスタークロック）CLK0と同じ周波数のクロックCLK1や、それを２分周したクロックやより分周した低速のクロックをデバイス内の各部、たとえば水平走査回路１２、垂直走査回路１４、カラム処理部２６、あるいは出力回路２８に供給する。以下、２分周したクロックやそれ以下の周波数のクロック全般を纏めて、低速クロックCLK2という。
【００６７】
たとえばＶＧＡ（約３０万画素）クラスの固体撮像素子で、入力クロック周波数は２４ＭＨｚ、内部回路は２４ＭＨｚのクロックCLK1や、１２ＭＨｚの低速クロックCLK2で動作させフレームレートを３０ｆｐｓ（frame／s）として出力する。なお、ＶＧＡとは、“Video Graphics Array”の略称であり、グラフィックス・モードや表示解像度を定義したものである。
【００６８】
垂直走査回路１４は、画素部の行を選択し、その行に必要なパルスを供給するものである。たとえば、垂直方向の読出行を規定する（画素部１０の行を選択する）垂直デコーダ１４ａと、垂直デコーダ１４ａにて規定された読出アドレス上（行方向）の単位画素３に対する制御線にパルスを供給して駆動する垂直駆動回路１４ｂとを有する。なお、垂直デコーダ１４ａは、信号を読み出す行の他に、電子シャッタ用の行なども選択する。
【００６９】
水平走査回路１２は、低速クロックに同期してカラム処理部２６のカラムＡＤ回路を順番に選択し、その信号を水平信号線１８に導くものである。たとえば、水平方向の読出列を規定する（カラム処理部２６内の個々のカラム回路を選択する）水平デコーダ１２ａと、水平デコーダ１２ａにて規定された読出アドレスに従って、カラム処理部２６の各信号を水平信号線１８に導く水平駆動回路１２ｂとを有する。なお、水平信号線１８は、たとえばカラムＡＤ回路が取り扱うビット数ｎ（ｎは正の整数）分、たとえば１０（＝ｎ）ビットならば、そのビット数分に対応して１０本配置される。
【００７０】
このような構成の固体撮像装置１において、単位画素３から出力された画素信号（この例では電圧信号）は、垂直列ごとに、垂直信号線１９を介して、カラム処理部２６のカラムＡＤ回路に供給される。カラム処理部２６の各カラムＡＤ回路は、１列分の画素の信号を受けて、その信号を処理する。たとえば、通信・タイミング制御部２０から与えられるサンプルパルスＳＨＰとサンプルパルスＳＨＤといった２つのサンプルパルスに基づいて、垂直信号線１９を介して入力された電圧モードの画素信号に対して、画素リセット直後の信号レベル（リセットレベル）と信号レベルとの差分をとる処理を行なう。これにより、固定パターンノイズ（ＦＰＮ；Fixed Pattern Noise ）やリセットノイズといわれるノイズ信号成分を取り除く。なお、カラム処理部２６の後段には、必要に応じて信号増幅機能を持つＡＧＣ(Auto Gain Control) 回路などをカラム処理部２６と同一の半導体領域に設けることも可能である。
【００７１】
また、各カラムＡＤ回路は、処理済みのアナログ信号を、たとえば低速クロックCLK2を用いて１０ビットのデジタルデータに変換するＡＤＣ(Analog Digital Converter)回路を持つ。ここでデジタル化された画素データは、水平走査回路１２からの水平選択信号により駆動される図示しない水平選択スイッチを介して水平信号線１８に伝達され、さらに出力回路２８に入力される。なお、１０ビットは一例であって、１０ビット未満（たとえば８ビット）や１０ビットを超えるビット数（たとえば１４ビット）など、その他のビット数としてもよい。
【００７２】
出力回路２８は、水平信号線１８の信号を処理して、出力端子５ｃを介して画像データ（撮像データ）として外部回路に出力する。たとえば、出力回路２８は、バッファリングだけする場合もあるし、その前に黒レベル調整、列ばらつき補正、信号増幅、色関係処理などを行なうこともある。
【００７３】
なお、ここではＡＤ変換機能をカラム回路ごとに持たせて垂直列ごとにデジタルデータ化する構成としているが、このＡＤ変換機能は、カラム回路部分に限らず、その他の箇所に設けることもできる。たとえば、画素部の各画素に対して個々に設ける（多数設ける）構成としてもよいし、水平信号線１８までアナログで画素信号を出力して、その後にＡＤ変換を行ない出力回路２８に渡すような構成としてもよい。
【００７４】
何れの構成であっても、電荷生成部としての受光素子が行列状に配された画素部１０からは、行ごとに各垂直列について画素信号が順次出力される。そして、受光素子が行列状に配された画素部１０に対応する１枚分の画像すなわちフレーム画像が、画素部１０全体の画素信号の集合で示されることとなる。
【００７５】
このような構成の固体撮像装置１における画素信号の読出しのための駆動タイミングは、図９に示した従来の３トランジスタ構成用のものと似通っている。しかしながら、本実施形態では、フローティングディフュージョン３８電荷蓄積部の一例であるフローティングディフュージョン３８をリセットレベルにする処理に関わる制御パルスによる駆動を、この制御パルスの駆動に伴う垂直信号線５３の追随時間（応答時間）よりも有意に短くする点で異なる。
【００７６】
なお、第１実施形態では、単位画素３を３トランジスタ構成のものとしており、前記フローティングディフュージョン３８をリセットレベルにする処理に関わる制御パルスとしては、リセットトランジスタ３６を駆動するリセットパルスＲＳＴが該当し、フローティングディフュージョン３８に蓄積し得る電荷量を多くする方向となるように、このリセットパルスＲＳＴを十分短くする点に特徴を有する。
【００７７】
＜３ＴＲ構成の駆動手法；第１例＞
図２は、第１実施形態の構成における、信号電荷読出し時の駆動手法の第１例を示すタイミングチャートである。ここで、図２は、特に読出期間中の転送ゲート配線（ＴＲＧ）５５、リセットゲート配線（ＲＳＴ）５６、および垂直ドレイン線（ＤＲＮ）５７に対する駆動パルスの波形パターンを示している。何れも、ローレベル“Ｌ”のときはディセーブル（インアクティブ）で、ハイレベル“Ｈ”のときにイネーブル（アクティブ）であるものとする。
【００７８】
従来は、図９に示したように、リセットパルスＲＳＴのパルス幅は、垂直信号線５３の追随時間を考慮して、ほぼ追随可能な幅にされていた。これに対して、この第１実施形態では、図２にｔ１〜ｔ２で示すように、垂直信号線５３の追随時間よりもリセットパルスＲＳＴの幅を短くする。これにより、選択トランジスタがなくフローティングディフュージョン３８の電位を制御して単位画素３を選択する３ＴＲ構成の単位画素３においても、フローティングディフュージョン３８を昇圧することができるようになる。その原理について、図２のタイミングチャートに基づいて、具体的に説明する。
【００７９】
先ず、従来例と同様にリセットパルスＲＳＴを立ち上げると（ｔ１）、フローティングディフュージョン３８の電圧は十分早く、たとえば数ｎｓ（ナノ秒）程度で電源電圧に達する。つまり電荷蓄積部としてのフローティングディフュージョン３８が十分にリセットされる。これに対して、垂直信号線５３の追随は長く、たとえば１００ｎｓ以上掛る。
【００８０】
ここで、フローティングディフュージョン３８が電源電圧に達してから、垂直信号線５３がまだ追随する前に、リセットパルスＲＳＴを立ち下げると（ｔ２）、フローティングディフュージョン３８がリセットトランジスタ３６のゲート（リセットゲート）との容量結合（図１（Ｂ）のＣ１）で電圧降下する。この点は、従来と同じである。
【００８１】
ただし、垂直信号線５３が未だ立ち上がっている途中段階にあるので、垂直信号線５３と増幅用トランジスタ４２との間の容量結合（図１（Ｂ）のＣ２）で、フローティングディフュージョン３８が昇圧される。これにより、従来例よりも、フローティングディフュージョン３８の電圧が高くなる。よって、これに対応するリセットレベルも高くなる。これにより、フローティングディフュージョン３８に蓄積し得る電荷量を多くできる。
【００８２】
リセットパルスＲＳＴのパルス幅は、制御パルスとしてのリセットパルスＲＳＴの駆動に伴う垂直信号線５３の追随時間（応答時間）よりも有意に短いと言える程度であればよい。ここで「有意に」とは、フローティングディフュージョン３８に蓄積し得る電荷量を多くできる方向であって、現実的なレベルで、垂直信号線５３の追随時間よりもリセットパルスＲＳＴの駆動幅の方が十分に短いと言える程度を意味する。垂直信号線５３の追随時間は、分布容量（図１（Ｂ）の容量結合Ｃ１，Ｃ２）に依存するので、この点も考慮しなければならない。
【００８３】
なお、垂直信号線５３の追随時間としては、たとえば、９０％追随時間を採用するとよい。ここで、９０％追随時間とは、通常のパルス信号における過渡応答の規定の仕方と同様に、初期値（完全ローレベル）から最終値（完全ハイレベル）までの間を１００％とした場合において、パルス印加後から９０％レベルに達するまでの時間を意味する。
【００８４】
「リセットパルスＲＳＴの駆動に伴う垂直信号線５３の追随時間よりも有意に短い時間でリセットトランジスタ３６を駆動する」際の定義手法としては、通常の駆動手法におけるリセットパルスＲＳＴのパルス幅に対する割合（倍数）で規定する方法や、画素数（より具体的には駆動周期やマスタークロック）との対応における割合で規定する方法、あるいはデバイスを特定し、そのデバイスにおける垂直信号線５３の追随時間に対しする割合や、リセットパルスＲＳＴのパルス幅そのもので定義する手法、など様々な定義手法が考えられる。
【００８５】
何れにしても、高い電源電圧が必要であり（すなわち低電圧化ができない）、このため低消費電力化ができないという問題や、ダイナミックレンジが取れない、という問題を改善し得る駆動状態とすればよい。
【００８６】
なお、この際には、リセットパルスＲＳＴがアクティブ（本例ではハイレベル）の期間内すなわちリセットトランジスタ３６がオンの期間内に、フローティングディフュージョン３８が電源電圧までリセットされるように、つまり電荷蓄積部としてのフローティングディフュージョン３８が十分にリセットされるようにすることが望ましい。
【００８７】
リセットパルスＲＳＴのパルス幅が極端に狭くなり、アクティブ期間内に、フローティングディフュージョン３８が電源電圧までリセットされない状態になると、リセットパルスＲＳＴにフローティングディフュージョン３８が早く追随しているときの大きなばらつきが載る場合があるからである。フローティングディフュージョン３８を十分にリセットするには、リセットトランジスタ３６のゲート電圧を昇圧するか、リセットトランジスタ３６を深いディプレション型のトランジスタにすることが好ましい。
【００８８】
たとえば、垂直信号線５３の追随に１００ｎｓ程度要するデバイス構造の場合、その半分（５０％）の５０ｎｓ程度で効果がある。もちろん、それ以下でもよい。これらの所定幅のパルス信号としては、たとえば、マスタークロックCLK0が２５ＭＨｚの場合、４０ｎｓが１クロックの幅であり、２０ｎｓは半クロックの幅であり、それらをそのまま使うことができる。また、それ以下のパルス幅のものは、たとえばディレイ回路などを用いて生成することができる。
【００８９】
図３は、３ＴＲ構成の実在のあるデバイスについて、第１例の駆動手法を適用した場合のシミュレーション結果を示している。図中、“◆＠”の“＠”はパルス幅を示す。デバイスとしては、約３０万画素（６４０×４８０ピクセル）のＶＧＡ規格に準じるＣＭＯＳセンサを使用した。単位画素３は、３トランジスタ構成のもので、画素ピッチは４．１μｍである。入力クロック周波数は２４ＭＨｚである。デバイスの電源電圧は２．６Ｖである。また、垂直信号線５３の９０％追随時間は約１３０ｎｓだった。
【００９０】
図３から分かるように、リセットパルスＲＳＴのパルス幅が垂直信号線５３の追随時間１３０ｎｓ以下で昇圧効果が現われ、その半分（１／２）の６５ｎｓ程度から顕著な昇圧効果が現われている。さらに、１／５（２６ｎｓ）以下で極めて大きな昇圧効果が得られている。たとえば２０ｎｓでは約２００ｍＶの昇圧効果が、また１０ｎｓでは約３００ｍＶの昇圧効果がある。因みに、リセットパルスＲＳＴのパルス幅が１０ｎｓでも、そのパルスの間にフローティングディフュージョン３８は、ほぼ電源電圧に達していた。
【００９１】
シミュレーション対象のデバイスにおいては、マスタークロックCLK0が２４ＭＨｚであり、約４０ｎｓが１クロックの幅であり、２０ｎｓは半クロックの幅である。よって、リセットパルスＲＳＴのパルス幅で見た場合、１クロック（４０ｎｓ）以下で顕著な昇圧効果が現われ、半クロック（２０ｎｓ）以下で極めて大きな昇圧効果が得られている。
【００９２】
以上のことから分かるように、この第１実施形態の第１例の駆動方法を利用すれば、選択トランジスタがなくフローティングディフュージョン３８の電位を制御して単位画素を選択する３ＴＲ構成の単位画素においては、前述の昇圧効果によって、フローティングディフュージョン３８に蓄積し得る電荷量を多くすることができ、電源電圧を下げること（低電圧化）や、動作マージンを広く取ることができる。
【００９３】
これにより、消費電力を低減することができる。また、電源電圧を従来と同じに維持する場合、フローティングディフュージョン３８のレンジを広く取ることができ、ダイナミックレンジを広げることができる。また、ダイナミックレンジを広く取ることができるので、たとえば多画素化やチップサイズを小さくするため画素サイズを小さく必要がある場合であっても（以下画素サイズシュリンクともいう）、十分な信号レベルの撮像信号を得ることができる。低電圧化や画素サイズシュリンクに対して、フローティングディフュージョン３８のダイナミックレンジを確保する手法として、非常に有効な技術である。
【００９４】
＜３ＴＲ構成の駆動手法；第２例＞
図４は、第１実施形態の構成における、信号電荷読出し時の駆動手法の第２例を説明する図である。この図４は、第２例の駆動手法における電圧ポテンシャル図を示している。
【００９５】
この第２例の駆動手法は、フローティングディフュージョン３８に対するリセット処理を、リセットトランジスタ３６が閾値落ちをする状態で行なうことによって、リセットパルスＲＳＴのパルス幅が長い場合であっても、フローティングディフュージョン３８を昇圧する点に特徴を有する。以下具体的に説明する。
【００９６】
たとえば、駆動パルスが従来例の図９と同じ場合、最初のリセットハイの期間（ｔ１〜ｔ２）、第１例の駆動手法では、フローティングディフュージョン３８が増幅用トランジスタ４２のドレインの電源電圧とつながっていた。これに対して、この第２例の駆動手法では、リセットトランジスタ３６がオン状態のときに、このリセットトランジスタ３６が閾値落ちする状態となるように駆動条件を設定する。
【００９７】
たとえば、図４に示すように、リセットをハイレベルにすると、フローティングディフュージョン３８は素早く追随するが、垂直信号線５３はゆっくりと追随する。このため、リセットをハイレベルにした直後にフローティングディフュージョン３８は閾値落ちした電圧になるが、その後、垂直信号線５３が追随するに従って、増幅用トランジスタ４２と垂直信号線５３の容量結合Ｃ２によって、フローティングディフュージョン３８が昇圧される。この昇圧されたＦＤ電圧は、電源電圧より低いこともあるが、高いこともある。
【００９８】
ここで、「リセットパルスＲＳＴがハイレベルすなわちリセットトランジスタ３６がオン状態のときに、リセットトランジスタ３６が閾値落ちしている状態とする」際の好ましい状態は、フローティングディフュージョン３８に蓄積し得る電荷量を閾値落ちしていない場合よりも多くできる範囲である。このとき、リセットトランジスタ３６のチャネル電圧は、リセットトランジスタ３６のドレインの電源電圧とこれよりも低い第２の電圧との間となる。ここで、「第２の電圧」は、たとえば電源電圧よりも若干低い程度、たとえば電源電圧よりも０．３〜０．７Ｖ（さらに好ましくは０．５Ｖ程度）低い電圧である。もちろん、リセットトランジスタ３６が閾値落ちしていれば、この範囲ではなくとも昇圧効果による恩恵をこうむっている。
【００９９】
この効果は、垂直選択用トランジスタがない画素において、垂直信号線５３につながる全画素のフローティングディフュージョン３８が事前にローレベルされていることと、さらに選択行をリセットするまで垂直信号線もローレベルにされていることの両方がそろって実現されているものである。
【０１００】
その後、リセットをローレベルに戻すと（ｔ２）、リセットトランジスタ３６のゲート（リセットゲート）とフローティングディフュージョン３８の間の容量結合Ｃ１によりフローティングディフュージョン３８の電圧が下がるが、これは従来と同じである。
【０１０１】
第１例の駆動手法のように、閾値落ちをしないリセットでは、容量結合Ｃ１でフローティングディフュージョン３８が昇圧されようとしても、フローティングディフュージョン３８が電源電圧にある増幅用トランジスタ４２のドレインとつながっているので、昇圧されない。
【０１０２】
図５は、３ＴＲ構成のデバイスについて、第２例の駆動手法を適用した場合における、実際の画素による測定結果を示している。対象デバイスは、図３のシミュレーションと同様に、約３０万画素（６４０×４８０ピクセル）のＶＧＡ規格に準じるＣＭＯＳセンサを使用した。単位画素３は、３トランジスタ構成のもので、画素ピッチは４．１μｍである。入力クロック周波数は２４ＭＨｚである。デバイスの電源電圧は２．６Ｖである。
【０１０３】
この図５に示す測定結果は、リセットをオンする電圧を変えながら、十分長いリセットパルス内で垂直信号線５３に出てくる電圧をプロットしたものである。リセットのハイ（High）レベルを変化させると、約２．６８Ｖ以上では閾値落ちがない状態になる。
【０１０４】
リセットのハイレベルを２．６８Ｖ以下に下げると閾値落ちする状態に移行し、垂直信号線５３の電圧も下がると思われていたのだが、ここでは第２例の駆動手法における昇圧効果があるので、図中に大きな丸で囲んでいるように、約２．２Ｖ（電源電圧２．６Ｖ−〜０．５Ｖ）〜約２．６８Ｖ（電源電圧２．６Ｖ＋０．０８Ｖ）の範囲で、逆にリセットレベルが上に出ている。
【０１０５】
よって、この範囲に設計すれば、選択トランジスタがなくフローティングディフュージョン３８の電位を制御して単位画素を選択する３ＴＲ構成の単位画素において、リセットのハイレベルが２．６８Ｖ以上の場合よりも、電源電圧を下げること（低電圧化）や、動作マージンを広く取ることができる。よって、第１例の駆動手法と同様に、消費電力を低減することができ、また、電源電圧を従来と同じに維持する場合には、ダイナミックレンジを広げることができる。
【０１０６】
＜単位画素の構成；第２実施形態とその駆動手法；第１例＞
図６は、第２実施形態の固体撮像装置１を構成する単位画素３の一構成例を示した図である。固体撮像装置１の全体構成としては、図１に示した第１実施形態のものと同様でよい。ここで、第２実施形態の単位画素３の構成としては、少なくとも、フローティングディフュージョン３８と４つのトランジスタとを備えて構成されたものとする。
【０１０７】
すなわち、入射光を信号電荷に変換し蓄積する光電変換素子（フォトダイオード）を含んで構成された電荷生成部３２、フローティングディフュージョン３８、フローティングディフュージョン３８にゲートがつながれた増幅トランジスタ４２、ドレイン側が増幅トランジスタのドレイン側と接続されたリセットトランジスタ３６、電荷生成部３２で生成された信号電荷をフローティングディフュージョン３８に転送する転送ゲート用の転送ゲートトランジスタ３４、および垂直列を選択する垂直選択用トランジスタ４０を含むものとする。つまり、増幅用トランジスタ４２と直列に挿入された選択用トランジスタを含んで画素を選択する４ＴＲ構成の画素である。
【０１０８】
ここで、図６（Ａ）に示す単位画素３は、増幅用トランジスタ４２と垂直選択用トランジスタ４０のうち、垂直選択用トランジスタ４０の方が垂直信号線５３側にあるタイプである。これに対して、図６（Ｂ）に示す単位画素３は、増幅用トランジスタ４２と垂直選択用トランジスタ４０のうち、増幅用トランジスタ４２の方が垂直信号線５３側にあるタイプであって、図８（Ａ）に示したものと同様である。
【０１０９】
ここで、図６（Ａ）および図６（Ｂ）の何れの構成においても、リセットトランジスタ３６のドレイン側を固定電源とするのではなく、３ＴＲ構成と同様にして駆動可能な構成とすれば、上記第１実施形態における第１例や第２例と同様の駆動手法を適用することができる。この場合でも、リセットトランジスタ３６のドレイン側をローレベルに駆動して、フローティングディフュージョン３８をローレベルにセットして、垂直選択用トランジスタ４０がオンしている状態で、上記第１実施形態の第１例や第２例と同様に駆動すればよい。
【０１１０】
＜４ＴＲ構成の駆動手法；第２例＞
図７は、第２実施形態の構成における、信号電荷読出し時の駆動手法の第２例を示すタイミングチャートである。なお、この第２例の駆動手法を適用できるのは、単位画素３が、図６（Ｂ）に示したように、増幅用トランジスタ４２の方が垂直信号線５３側にあるタイプのもの、換言すれば、垂直選択用トランジスタ４０が増幅用トランジスタ４２のドレイン側にあるタイプのものである。
【０１１１】
この第２実施形態の第２例では、４ＴＲ構成の単位画素３を対象としており、電荷蓄積部の一例であるフローティングディフュージョン３８をリセットレベルにする処理に関わる制御パルスとしては、リセットトランジスタ３６を駆動するリセットパルスＲＳＴと垂直選択用トランジスタ４０を駆動する選択パルスＳＥＬとが該当する。そして、フローティングディフュージョン３８に蓄積し得る電荷量を多くする方向となるように、選択切替部の一例である垂直選択用トランジスタ４０をオンさせると同時にリセットトランジスタ３６をオフさせるか、または垂直選択用トランジスタ４０がオンしてから垂直信号線５３の追随時間よりも有意に短い時間後にリセットトランジスタ３６をオフさせる点に特徴を有する。以下具体的に説明する。
【０１１２】
先ず図７は、特に読出期間中の転送ゲート配線（ＴＲＧ）５５、リセットゲート配線（ＲＳＴ）５６、および垂直選択線（ＳＥＬＶ）５２に対する駆動パルスの波形パターンを示している。何れも、ローレベル“Ｌ”のときはディセーブル（インアクティブ）で、ハイレベル“Ｈ”のときにイネーブル（アクティブ）であるものとする。
【０１１３】
垂直選択用トランジスタ４０が増幅用トランジスタ４２のドレイン側にあるタイプのものでは、リセットトランジスタ３６のドレイン側の配線を駆動しなくても、上記第１実施形態の第１例や第２例に準じた駆動手法を適用することがきる。
【０１１４】
リセットパルスＲＳＴのハイレベル時に閾値落ちせずにフローティングディフュージョン３８が電源電圧までリセットされる場合、図７のようにすればよい。先ず、選択パルスＳＥＬをオンするよりも先にリセットトランジスタ３６をオンさせる（ｔ０）。次に垂直選択用トランジスタ４０をオンさせ（ｔ１）、これとほぼ同時か十分短い時間後（ｔ２）に、リセットトランジスタ３６をオフさせる。
【０１１５】
ここで「十分短い時間」とは、垂直信号線５３が追随する時間に対して、有意に短ければよい。ここで「有意に」とは、制御パルス（ここではリセットパルスＲＳＴと選択パルスＳＥＬ）と関連した所定の時間幅を、選択パルスＳＥＬにより垂直選択用トランジスタ４０をオンさせる時点からリセットパルスＲＳＴによりリセットトランジスタ３６をオフさせるまでの時間幅つまり両パルスのアクティブ期間の重なりの時間幅とし、現実的なレベルで、両パルスのアクティブ期間の重なりが十分短い状態であると言える程度を意味する。
【０１１６】
垂直信号線５３の追随時間よりもリセットパルスＲＳＴのオフの方が十分に先である状態、つまり、リセットパルスＲＳＴによりリセットトランジスタ３６を先にオンさせ、選択パルスＳＥＬにより垂直選択用トランジスタ４０を後でオンさせ、両パルスのアクティブ期間の重なりが十分短い状態であると言える程度でもよい。また、垂直選択用トランジスタ４０をオンさせるのとほぼ同時にリセットトランジスタ３６をオフさせると、実質的に、両パルスのアクティブ期間の重なりがゼロとなる。
【０１１７】
この第２実施形態の第２例の駆動手法は、第１実施形態の第１例の駆動手法と同質のもので、垂直信号線５３が追随しながら、それと増幅用トランジスタ４２のカップリングによって、フローティングディフュージョン３８が昇圧される。
【０１１８】
よって、「リセットトランジスタ３６を先にオンさせ、垂直選択用トランジスタ４０を後でオンさせ、両パルスのアクティブ期間の重なりが十分短い状態となるように駆動する」際の定義手法も、第１実施形態の第１例の定義手法と同様に考えればよい。
【０１１９】
たとえば、垂直信号線５３の追随に１００ｎｓ程度要するデバイス構造の場合、１００ｎｓ以下ならば効果が現われ、その半分（５０％）の５０ｎｓ程度以下なら顕著に効果が現われる。もちろん、それ以下でもよい。たとえば２０ｎｓ以下ならばほぼ最大に効果を発揮できる。
【０１２０】
よって、垂直選択用トランジスタ４０が増幅用トランジスタ４２のドレイン側にある構成の４ＴＲ構成の単位画素３であっても、この第２実施形態の第２例の駆動手法を適用することで、第１実施形態の第１例の駆動手法と同様に、電源電圧を下げること（低電圧化）や、動作マージンを広く取ることができる。よって、第１実施形態の第１例の駆動手法と同様に、消費電力を低減することができ、また、電源電圧を従来と同じに維持する場合には、ダイナミックレンジを広げることができる。
【０１２１】
＜４ＴＲ構成の駆動手法；第３例＞
なお、図６（Ｂ）に示したように、垂直選択用トランジスタ４０が増幅用トランジスタ４２のドレイン側にある構成の４ＴＲ構成の単位画素３では、リセットパルスＲＳＴのハイレベル時にフローティングディフュージョン３８が閾値落ちした電圧になる場合、リセットパルスＲＳＴと選択パルスＳＥＬの各アクティブ期間の重なりが長くてもかまわない。つまり、駆動タイミングとしては、図７（Ａ）と同じく、リセットトランジスタ３６を先にオンさせ（ｔ０）、次に垂直選択用トランジスタ４０をオンさせ（ｔ１）、これとほぼ同時かその後に（ｔ２）に、リセットトランジスタ３６をオフさせる。このときの両パルスＲＳＴ，ＳＥＬのアクティブ期間の重なりが長くてもよいと言うことである。
【０１２２】
その理由は、第１実施形態の第２例の駆動手法と同じく、フローティングディフュージョン３８はリセットトランジスタ３６（リセットゲート）に素早く追随するが、垂直信号線５３はゆっくり追随するため、フローティングディフュージョン３８がリセットのチャネルで決まる値から昇圧されるからである。閾値落ちしていない場合は、フローティングディフュージョン３８が昇圧されようとしても、ドレインから電子が流れ込んで昇圧されない。
【０１２３】
よって、第１実施形態の第２例の駆動手法と同様に、「リセットパルスＲＳＴがハイレベルのときに、リセットトランジスタ３６が閾値落ちしている状態」とすればよい。その際のより好ましい状態の定義手法も、同様に、リセットトランジスタ３６のドレインの電源電圧とこれよりも低い第２の電圧で規定すればよい。
【０１２４】
したがって、垂直選択用トランジスタ４０が増幅用トランジスタ４２のドレイン側にある構成の４ＴＲ構成の単位画素３であっても、この第２実施形態の第３例の駆動手法を適用することで、第１実施形態の第２例の駆動手法と同様に、電源電圧を下げること（低電圧化）や、動作マージンを広く取ることができる。よって、第１実施形態の第１例の駆動手法と同様に、消費電力を低減することができ、また、電源電圧を従来と同じに維持する場合には、ダイナミックレンジを広げることができる。
【０１２５】
以上、本発明を実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。
【０１２６】
また、上記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。
【０１２７】
たとえば、上記で詳細に説明した駆動手法は、発明に関わる特徴部分だけである。実際には、たとえば図２では垂直ドレイン線（ＤＲＮ）５７は通常ハイレベルで、画素読み出し後ローレベルのパルスが入っているが、これを通常ローレベルとして、画素読み出し期間だけハイレベルにする駆動となっていても上記で詳細に説明した内容は全く変わらない。また、画素読出し以外の部分でも、実際には、電子シャッタ動作など、説明してない他の動作も入り、いろいろ変形されるものである。ここでは、その変形の具体的手法については、当業者であれば容易に理解し得るものであるので説明を割愛する。
【０１２８】
また、たとえば、上記の各実施形態では、電荷注入部の一例であるフローティングディフュージョンを電荷蓄積部として利用したＦＤＡ構成の画素信号生成部５を一例に説明したが、画素信号生成部５は、必ずしもＦＤＡ構成のものでなくてもよい。たとえば、転送電極の下の基板に電荷注入部の一例であるフローティングゲートＦＧ（Floating Gate ）を設け、フローティングゲートＦＧ下のチャネルを通過する信号電荷の量でフローティングゲートＦＧの電位変化が生じることを利用した検出方式の構成としてもよい。
【０１２９】
また、上記の各実施形態では、転送電極を備えた構成のものとして説明したが、転送電極を持たないバーチャルゲートＶＧ（Virtual Gate）構造のものとしてもよい。
【０１３０】
また、電荷生成部とフローティングディフュージョンと３つもしくは４つのＭＯＳトランジスタとを備えて構成された単位画素を備えている固体撮像装置を例に説明したが、上記において説明した構成および手法に関しては、フォトダイオードなどの電荷生成部とフローティングディフュージョンなどの電荷蓄積部とが電荷転送手段で分離されていればよく、たとえばＪＦＥＴを用いて同様の機能を実現するなどの変形も可能である。
【０１３１】
また、上記実施形態では、行および列状に配列された画素からの信号出力が電圧信号であって、ＣＤＳ処理機能部が垂直列ごとに設けられたカラム型を一例として説明したが、カラム型のものに限らず、１系統になった撮像信号に対してオフセット性の固定パターンノイズを抑制する回路構成を採ってもよい。
【図面の簡単な説明】
【０１３２】
【図１】本発明の第１実施形態に係るＣＭＯＳ固体撮像装置の概略構成図である。
【図２】第１実施形態の構成における、信号電荷読出し時の駆動手法の第１例を示すタイミングチャートである。
【図３】３ＴＲ構成のデバイスについて、第１例の駆動手法を適用した場合のシミュレーション結果を示す図である。
【図４】第１実施形態の構成における、信号電荷読出し時の駆動手法の第２例を説明する図である。
【図５】３ＴＲ構成のデバイスについて、第２例の駆動手法を適用した場合における、実際の画素による測定結果を示す図である。
【図６】第２実施形態の固体撮像装置を構成する単位画素の一構成例を示した図である。
【図７】第２実施形態の構成における、信号電荷読出し時の駆動手法の第２例を示すタイミングチャートである。
【図８】ＣＭＯＳセンサの単位画素の構成例を示す図である。
【図９】３ＴＲ構成の単位画素を駆動する駆動パルスのタイミングチャートの一例である。
【符号の説明】
【０１３３】
１…固体撮像装置、３…単位画素、５…画素信号生成部、７…駆動制御部、１０…画素部、１２…水平走査回路、１４…垂直走査回路、１５…垂直制御線、１８…水平信号線、１９…垂直信号線、２０…通信・タイミング制御部、２６…カラム処理部、２８…出力回路、３２…電荷生成部、３４…転送ゲートトランジスタ、３６…リセットトランジスタ、３８…フローティングディフュージョン、４０…垂直選択用トランジスタ、４２…増幅用トランジスタ、５１…画素線、５２…垂直選択線、５３…垂直信号線、５５…転送ゲート配線、５６…リセットゲート配線、５７…垂直ドレイン線、１４０…ＤＲＮ駆動バッファ、１５０…転送駆動バッファ、１５２…リセット駆動バッファ、１５４…選択駆動バッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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