(57)【要約】【課題】  少ない工程数でオフセット領域（低濃度拡散領域）を形成する。【解決手段】  シリコン基板上に形成されたゲート領域１と、ソース領域２、ドレイン領域３とを備える半導体素子である。ソース領域２、ドレイン領域３の上部酸化膜４に酸化を促進する原子が注入され、不純物の偏析による低濃度拡散領域がオフセット領域２ａ、３ａとして形成されている。Ｓｉ−ＳｉＯ2界面においては、不純物の偏析係数、不純物のＳｉ及びＳｉＯ2中の拡散速度の大小等によって、酸化時に基板表面近くで不純物の濃度分布が変化する。例えばホウ素の場合、偏析係数が小さいので、酸化によって表面近くの濃度が減少する。この特性を利用してオフセット領域を形成する。【選択図】  図１ 
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【特許請求の範囲】
【請求項１】
シリコン基板上に形成されたゲート領域と、ソース／ドレイン領域とを備える半導体素子であって、
前記ソース／ドレイン領域の上部酸化膜に酸化を促進する原子が注入され、不純物の偏析による低濃度拡散領域がオフセット領域として形成されていることを特徴とする半導体素子。
【請求項２】
前記不純物は、偏析係数が１未満であることを特徴とする請求項１記載の半導体素子。
【請求項３】
シリコン基板上にゲート領域を形成し、ソース／ドレイン領域に不純物を注入した後、オフセット領域に対応する上部酸化膜に酸化を促進する原子を注入し、
不純物の偏析による低濃度拡散領域をオフセット領域として形成することを特徴とする半導体素子の製造方法。
【請求項４】
前記不純物は、偏析係数が１未満であることを特徴とする請求項３記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オフセット領域によりドレイン−チャネル間の電界傾斜が緩和された半導体素子に関するものであり、さらには、その製造方法に関する。
【背景技術】
【０００２】
ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）において、耐圧を向上するための一般的手法として、ドレイン−チャネル間にオフセット領域（低濃度拡散領域）を形成し、ドレイン−チャネル間の電界傾斜を緩和するオフセットゲート構造が知られている。例えば、図３に示すＬＤＤ構造は有名である。
【０００３】
ＬＤＤ構造を有するＭＯＳＦＥＴは、ｐ型またはｎ型シリコン基板に形成されたｐ−ウェルとｎ−ウェル上に形成され、ポリシリコンゲート領域１０１、ソース領域１０２Ａ、ドレイン領域１０２Ｂ、ＬＤＤ領域１０３等を備え、このＬＤＤ領域１０３により、ドレイン−チャネル間の耐圧を高めることができる。
【０００４】
しかしながら、図３に示すＭＯＳＦＥＴを製造するためには、ＬＤＤ領域１０３を形成するためのＬＤＤフォト工程やイオン注入工程、及びサイドウォールスペーサ１０４を形成するための工程等が必要であり、工程数が多く煩雑であるという問題を有している。
【０００５】
そこで、さらに従来、シリコン基板をエッチングして形成された掘り込み部の側壁にＬＤＤ領域を形成し、掘り込み部の底面にソース／ドレイン領域を形成した半導体素子が提案されている（例えば、特許文献１を参照）。
【０００６】
掘り込み部の側壁にＬＤＤ領域を形成し、掘り込み部の底面にソース／ドレイン領域を形成した半導体素子では、各領域形成時に別個のフォトマスク形成を行う必要がないため、製造工程が短縮されるという利点を有する。
【特許文献１】特開２００２−１７６１７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１記載の発明のように、掘り込み部の側壁にＬＤＤ領域を形成し、掘り込み部の底面にソース／ドレイン領域を形成する構造を採用した場合には、ゲート領域の周囲のシリコン基板をエッチングして掘り込み部を形成する工程が必要であり、製造に長時間を要するという問題がある。また、掘り込み部の側壁に傾斜イオン注入を行いＬＤＤ領域を形成する工程と、掘り込み部の底面に垂直イオン注入を行いソース／ドレイン領域を形成する工程が必要であり、２回のイオン注入工程が必要である。さらに、半導体素子の構造を考えた場合にも、前記掘り込み部の形成により段差が形成されることになり、ステップカバレッジ等の点で問題が多い。
【０００８】
本発明は、このような従来の実情に鑑みて提案されたものであり、掘り込み部の形成が必要なく、さらに少ない工程数でオフセット領域（低濃度拡散領域）を形成することが可能な半導体素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上述の目的を達成するために、本発明に係る半導体素子は、シリコン基板上に形成されたゲート領域と、ソース／ドレイン領域とを備える半導体素子であって、前記ソース／ドレイン領域の上部酸化膜に酸化を促進する原子が注入され、酸化時の不純物の偏析による低濃度拡散領域がオフセット領域として形成されていることを特徴とする。
【００１０】
また、本発明の半導体素子の製造方法は、シリコン基板上にゲート領域を形成し、ソース／ドレイン領域に不純物を注入した後、オフセット領域に対応する上部酸化膜に酸化を促進する原子を注入し、酸化時の不純物の偏析による低濃度拡散領域をオフセット領域として形成することを特徴とする。
【００１１】
例えば、Ｓｉ−ＳｉＯ2界面においては、不純物の偏析係数、不純物のＳｉ及びＳｉＯ2中の拡散速度の大小等によって、酸化時に基板表面近くで不純物の濃度分布が変化する。ホウ素の場合、偏析係数が小さいので、酸化によって表面近くの濃度が減少する。本発明は、この特性を利用してオフセット領域を形成し、ドレイン−チャネル間の電界傾斜を緩和するものである。したがって、掘り込み部の形成や低濃度拡散領域形成の為の不純物注入工程は不要である。
【発明の効果】
【００１２】
本発明によれば、掘り込み部の形成が必要なく、少ない工程数でオフセット領域（低濃度拡散領域）を形成することが可能である。したがって、本発明によれば、生産性に優れ、特性的にも優れた半導体素子を提供することが可能であり、効率的な半導体素子の製造方法を提供することが可能である。
【発明を実施するための最良の形態】
【００１３】
以下、本発明を適用した半導体素子及びその製造方法について、図面を参照しながら詳細に説明する。
【００１４】
図１は、本発明を適用したＭＯＳＦＥＴの断面構造を示す図である。本実施形態のＭＯＳＦＥＴは、ｐ型シリコン基板もしくはｎ型シリコン基板に形成されたｎ−ウェル上に形成されたｐチャネル型ＭＯＳＦＥＴである。このＭＯＳＦＥＴは、ポリシリコンゲート領域１と、ポリシリコンゲート領域１の周囲のｎ−ウェルに不純物を注入することにより形成されたソース領域２、ドレイン領域３を備える。
【００１５】
これらポリシリコンゲート領域１上や、ソース領域２、ドレイン領域３上には、上部酸化膜４が形成されており、絶縁層としての機能を果たしている。また、この上部酸化膜４は、素子分離領域においては膜厚が厚くなるように設定され、素子分離膜としての機能も果たしている。
【００１６】
本実施形態のＭＯＳＦＥＴでは、ポリシリコンゲート領域１と接するソース領域２上、及びドレイン領域３上の上部酸化膜４の一部４ａにイオン注入によって酸化を促進するイオン原子、例えば酸素原子を注入し、他の部分よりも酸化速度を上げ、酸化時の不純物の偏析による低濃度拡散領域を作り出すようにしている。
【００１７】
Ｓｉ−ＳｉＯ2界面においては、不純物の偏析係数、不純物のＳｉ及びＳｉＯ2中の拡散速度の大小等によって、酸化時に基板表面近くで不純物の濃度分布が変化する。例えば、ホウ素の場合、偏析係数が小さいので、酸化によって表面近くの濃度が減少する。したがって、不純物として偏析係数が１未満のホウ素（Ｂ）を注入し、ソース領域２やドレイン領域３を形成した場合、上部酸化膜４の一部４ａに酸素原子を注入し酸化すると、ホウ素の偏析によりその近傍の不純物濃度が低下し、低濃度領域であるオフセット領域２ａ、３ａが形成される。不純物としては、ホウ素の他、ＢＦ2等も適用可能である。
【００１８】
これらオフセット領域２ａ，３ａは、ＬＤＤ領域と同様、ドレイン−チャネル間の電界傾斜を緩和する役割を果たし、ｐチャネル型ＭＯＳＦＥＴの耐圧を改善する。
【００１９】
次に、前述の構造を有するＭＯＳＦＥＴの製造方法について説明する。図２は、本実施形態のＭＯＳＦＥＴの製造プロセスを工程順に従って示すものである。
【００２０】
本実施形態のＭＯＳＦＥＴを製造するには、先ず、図２（ａ）に示すように、ｐ型シリコン基板もしくはｎ型シリコン基板に形成されたｎ−ウェル上に、ポリシリコンゲート領域１や上部酸化膜４を形成した後、不純物をイオン注入してソース領域２やドレイン領域３をｐ+領域として形成する。このとき、不純物としては、偏析係数が１未満のもの、例えばホウ素（Ｂ）やＢＦ2等を使用する。ここでは、不純物としてホウ素（Ｂ）を注入した。
【００２１】
次いで、図２（ｂ）に示すように、ポリシリコンゲート領域１との境界部分から若干後退させてレジスト層５を形成し、酸化を促進するイオン原子（ここでは酸素原子Ｏ2）を注入する。これにより、ポリシリコンゲート領域１と接するソース領域２上、及びドレイン領域３上の上部酸化膜４の一部４ａに酸素原子が注入され、他の部分よりも酸化速度が上昇する。  その結果、酸化プロセスにおいて、酸化時に不純物の濃度分布が変化する。不純物が偏析係数の小さい物質（ホウ素）である場合、酸化によって表面近くの濃度は減少する。
【００２２】
最後に、図２（ｃ）に示すように、レジスト層５を除去し、アニール（酸化）することにより、上部酸化膜４の一部４ａに対応してオフセット領域２ａ、３ａがｐ-領域として形成されたＭＯＳＦＥＴを完成する。
【００２３】
従来技術によってＬＤＤ構造を製造する場合、標準プロセスに対して工程数が大幅に多くなるが、本実施形態の製造方法によれば、工程数の増加が最低限で済む。したがって、製造プロセスを簡略化し、効率良く半導体素子を製造することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明を適用した半導体素子（ｐチャネル型ＭＯＳＦＥＴ）の断面構造を示す断面図である。
【図２】本発明を適用したｐチャネル型ＭＯＳＦＥＴの製造プロセスを工程順に示す断面図であり、（ａ）は不純物拡散工程、（ｂ）は酸素原子注入工程、（ｃ）はアニール（酸化）工程を示す。
【図３】従来のＬＤＤ構造を有するＭＯＳＦＥＴの断面図である。
【符号の説明】
【００２５】
１  ポリシリコンゲート領域、２  ソース領域、３  ドレイン領域、２ａ，３ａ  オフセット領域、４  上部酸化膜、５  レジスト層
【図１】
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【図２】
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【図３】
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