(57)【要約】      （修正有）【課題】高い耐圧や高信頼性を確保し、閾値電圧およびリーク電流のばらつきも抑え、かつリーク電流を低減し、実効チャネル長が短くなることを防止する。【解決手段】複数のスイッチング素子の少なくとも１つは、直列接続され、かつチャネル領域４ａ、４ｂが同一の連続する半導体層２に形成される少なくとも２つのＴＦＴ８０、９０を含み、ゲート電極７ａ、７ｂは互いに電気的に接続されている。ＴＦＴはそれぞれ、チャネル領域を挟んで、同一の連続する半導体層２に形成されたソース領域９およびドレイン領域１０と、ソース領域およびドレイン領域よりも低い不純物濃度を有する第１低濃度不純物領域６ａ、６ｂ、６ｃ、６ｄと、半導体層上に形成されたゲート絶縁層３とをさらに備える。ゲート電極７ａ、７ｂは、ゲート絶縁層３を介して、チャネル領域および第１低濃度不純物領域と重なっている。【選択図】図１
2005072531.tif 000002
【特許請求の範囲】
【請求項１】
複数のスイッチング素子を備えた装置であって、前記複数のスイッチング素子の少なくとも１つは、直列に接続され、かつ、それぞれのチャネル領域が同一の連続する半導体層に形成されている少なくとも２つの薄膜トランジスタを含み、前記少なくとも２つの薄膜トランジスタのそれぞれのゲート電極は互いに電気的に接続されており、
前記少なくとも２つの薄膜トランジスタはそれぞれ、
前記チャネル領域を挟んで、前記同一の連続する半導体層に形成されたソース領域およびドレイン領域と、
前記ソース領域と前記チャネル領域との間および前記ドレイン領域と前記チャネル領域との間のうち少なくとも一方に形成され、前記ソース領域および前記ドレイン領域よりも低い不純物濃度を有する第１低濃度不純物領域と、
前記同一の連続する半導体層の上に形成されたゲート絶縁層と
をさらに備え、
前記ゲート電極は、前記ゲート絶縁層を介して、前記チャネル領域および前記第１低濃度不純物領域と重なっている、
装置。
【請求項２】
前記少なくとも２つの薄膜トランジスタのそれぞれは、前記ソース領域と前記チャネル領域との間および前記ドレイン領域と前記チャネル領域との間の両方に前記第１低濃度不純物領域を備えている、請求項１に記載の装置。
【請求項３】
前記少なくとも２つの薄膜トランジスタのそれぞれは、前記ドレイン領域と前記チャネル領域との間にのみ前記第１低濃度不純物領域を備えている、請求項１に記載の装置。
【請求項４】
前記少なくとも２つの薄膜トランジスタは、
前記ソース領域と前記チャネル領域との間にのみ前記第１低濃度不純物領域を備えた第１トランジスタと、
前記ドレイン領域と前記チャネル領域との間にのみ前記第１低濃度不純物領域を備えた第２トランジスタと
を含む、請求項１に記載の装置。
【請求項５】
前記少なくとも２つの薄膜トランジスタは２×ｎ個（ｎ：１以上の整数）の薄膜トランジスタであって、前記少なくとも２つの薄膜トランジスタのうち、前記同一の連続した半導体層の一方の端部からｎ番目までの薄膜トランジスタは前記第１トランジスタであり、残りの薄膜トランジスタは前記第２トランジスタである、請求項４に記載の装置。
【請求項６】
前記少なくとも２つの薄膜トランジスタは（２×ｎ＋１）個（ｎ：１以上の整数）の薄膜トランジスタであって、前記少なくとも２つの薄膜トランジスタのうち、前記同一の連続した半導体層の一方の端部からｎ番目までの薄膜トランジスタは前記第１トランジスタであり、（ｎ＋１）番目の薄膜トランジスタは、前記ソース領域と前記チャネル領域との間および前記ドレイン領域と前記チャネル領域と間にそれぞれ第１低濃度不純物領域を備えた第３トランジスタであり、残りの薄膜トランジスタは前記第２トランジスタである、請求項４に記載の装置。
【請求項７】
前記少なくとも２つの薄膜トランジスタのそれぞれは、前記ソース領域が前記同一の半導体層の前記一方の端部側になり、前記ドレイン領域が前記同一の半導体層の他方の端部側になるように形成されている、請求項５または６に記載の装置。
【請求項８】
前記少なくとも２つの薄膜トランジスタのそれぞれは、前記ドレイン領域が前記同一の連続した半導体層の前記一方の端部側になり、前記ソース領域が前記同一の連続した半導体層の他方の端部側になるように形成されている、請求項５または６に記載の装置。
【請求項９】
前記少なくとも２つの薄膜トランジスタのそれぞれの前記第１の低濃度不純物領域のチャネル方向の長さが略等しい、請求項１から８のいずれかに記載の装置。
【請求項１０】
前記少なくとも２つの薄膜トランジスタのそれぞれにおいて、前記ドレイン領域と前記チャネル領域との間の前記第１の低濃度不純物領域は、前記ソース領域と前記チャネル領域との間の前記第１の低濃度不純物領域よりも長い、請求項２に記載の装置。
【請求項１１】
前記少なくとも２つの薄膜トランジスタは２×ｎ個または（２×ｎ＋１）個（ｎ：１以上の整数）の薄膜トランジスタであって、
前記同一の連続した半導体層の一方の端部からｎ番目の薄膜トランジスタのそれぞれでは、前記同一の連続した半導体層の前記一方の端部側にある第１の低濃度不純物領域の長さが、他方の第１の低濃度不純物領域の長さよりも長く、
前記同一の連続した半導体層の他方の端部からｎ番目の薄膜トランジスタのそれぞれでは、前記同一の連続した半導体層の前記他方の端部側にある第１の低濃度不純物領域の長さが、他方の第１の低濃度不純物領域の長さよりも長い、請求項２に記載の装置。
【請求項１２】
前記少なくとも２つの薄膜トランジスタは、前記ソース領域と前記ドレイン領域との間に、少なくとも１つの第２低濃度不純物領域を備えており、前記ゲート電極は前記第２の低濃度不純物領域と重なっていない、請求項１から１１のいずれかに記載の半導体装置。
【請求項１３】
前記少なくとも２つの薄膜トランジスタのそれぞれは、前記ゲート電極の前記ソース領域側および前記ドレイン領域側にそれぞれ前記第２低濃度不純物領域を備えている、請求項１２に記載の装置。
【請求項１４】
前記少なくとも２つの薄膜トランジスタのそれぞれは、前記ゲート電極の前記ドレイン領域側にのみ前記第２低濃度不純物領域を備えている、請求項１２に記載の装置。
【請求項１５】
前記少なくとも２つの薄膜トランジスタのそれぞれは、前記ゲート電極の前記ソース領域側にのみ前記第２の低濃度不純物領域を備えている、請求項１２に記載の装置。
【請求項１６】
前記少なくとも２つの薄膜トランジスタのそれぞれは、前記ソース領域と前記ドレイン領域との間に、少なくとも１つの第２低濃度不純物領域を備えており、前記ゲート電極は前記第２の低濃度不純物領域と重なっておらず、
前記第１トランジスタは、前記ゲート電極の前記ソース領域側および前記ドレイン領域側のうちいずれか一方に前記第２低濃度不純物領域を備え、
前記第２トランジスタは、前記ゲート電極の前記ソース領域側および前記ドレイン領域側のうち他方に前記第２低濃度不純物領域を備えている、請求項５に記載の装置。
【請求項１７】
前記少なくとも２つの薄膜トランジスタは、前記ソース領域と前記ドレイン領域との間に、少なくとも１つの第２の低濃度不純物領域を備えており、前記第２の低濃度不純物領域は、前記ゲート電極と重なっておらず、
前記第１トランジスタは、前記ゲート電極の前記ソース領域側および前記ドレイン領域側のうち一方に第２の低濃度不純物領域を備え、
前記第２トランジスタは、前記ゲート電極の前記ソース領域側および前記ドレイン領域側のうち他方に前記第２の低濃度不純物領域を備え、
前記第３トランジスタは、前記ゲート電極の前記ソース領域側および前記ドレイン領域側の両方に前記第２の低濃度不純物領域を備えている、請求項６に記載の装置。
【請求項１８】
前記少なくとも２つの薄膜トランジスタのそれぞれの前記第２の低濃度不純物領域のチャネル方向の長さが略等しい、請求項１２から１７のいずれかに記載の装置。
【請求項１９】
前記少なくとも２つの薄膜トランジスタのそれぞれにおいて、前記ゲート電極の前記ドレイン領域側の前記第２の低濃度不純物領域は、前記ゲート電極の前記ソース領域側の前記第２の低濃度不純物領域よりも長い、請求項１３に記載の装置。
【請求項２０】
前記少なくとも２つの薄膜トランジスタは２×ｎ個または（２×ｎ＋１）個（ｎ：１以上の整数）の薄膜トランジスタであって、
前記同一の連続した半導体層の一方の端部からｎ番目の薄膜トランジスタのそれぞれでは、前記同一の連続した半導体層の前記一方の端部側にある第２の低濃度不純物領域の長さが、他方の第２の低濃度不純物領域の長さよりも長く、
前記同一の連続した半導体層の他方の端部からｎ番目の薄膜トランジスタのそれぞれでは、前記同一の連続した半導体層の前記他方の端部側にある第２の低濃度不純物領域の長さが、他方の第２の低濃度不純物領域の長さよりも長い、請求項１３に記載の装置。
【請求項２１】
前記少なくとも２つの薄膜トランジスタのそれぞれの前記第２の低濃度不純物領域のチャネル方向の長さが、０．６ｕｍ以上２ｕｍ以下である、請求項１２から２０のいずれかに記載の装置。
【請求項２２】
前記少なくとも２つの薄膜トランジスタのそれぞれの、前記第２の低濃度不純物領域の不純物濃度と前記第１の低濃度不純物領域の不純物濃度とが略等しい、請求項１２から２１のいずれかに記載の装置。
【請求項２３】
前記少なくとも２つの薄膜トランジスタのそれぞれの、前記第２の低濃度不純物領域の不純物濃度が、前記第１の低濃度不純物領域の不純物濃度よりも高い、請求項１２から２１のいずれかに記載の装置。
【請求項２４】
前記少なくとも２つの薄膜トランジスタのそれぞれの、前記第２の低濃度不純物領域の不純物濃度が、前記第１の低濃度不純物領域の不純物濃度よりも低い、請求項１２から２１のいずれかに記載の装置。
【請求項２５】
絶縁材料を用いて、前記ゲート絶縁層の上に、前記ゲート電極の前記ソース領域側および前記ドレイン領域側の側面を覆って形成されたサイドウォールをさらに有し、前記サイドウォールのチャネル方向の長さと、前記第２の低濃度不純物領域の長さとが略等しい、請求項１２から２４のいずれかに記載の装置。
【請求項２６】
前記半導体層は多結晶シリコンまたは結晶質シリコンを含む、請求項１から２５のいずれかに記載の装置。
【請求項２７】
少なくとも２つの薄膜トランジスタを備えた装置の製造方法であって、前記少なくとも２つの薄膜トランジスタはそれぞれ、
半導体層と、前記半導体層を覆うゲート絶縁層とが形成された基板を用意する工程と、
前記半導体層のうちの所定の領域以外の領域に、第１の導電種の不純物元素を添加することによって、前記所定の領域にチャネル領域を形成する第１不純物添加工程と、
前記半導体層のうち、前記チャネル領域と、前記チャネル領域の片側または両側の第１領域とを覆うゲート電極を形成する工程と、
前記ゲート電極をマスクにして第１の導電種と同じ又は異なる第２の導電種の不純物元素を添加することによって、前記半導体層の前記第１領域に第１の低濃度不純物領域を形成する第２不純物添加工程と、
前記半導体層のうち、前記チャネル領域と、前記第１の低濃度不純物領域と、前記ゲート電極の両側もしくは片側の第２領域とを除く第３領域に、第１の導電種の不純物元素を添加することにより、前記第２領域に第２の低濃度不純物領域を形成するとともに、前記第３領域に、前記第１および第２の低濃度不純物領域よりも不純物濃度の高い高濃度不純物領域を形成する第３不純物添加工程と
を包含する、装置の製造方法。
【請求項２８】
前記第２不純物添加工程と前記第３不純物添加工程との間に、
前記ゲート電極および前記ゲート絶縁層を覆う絶縁膜を形成する工程と、
前記絶縁膜を異方性エッチングすることにより、前記ゲート電極の側面をそれぞれ覆うサイドウォールを形成する工程と
をさらに含み、
前記第３不純物添加工程は、前記ゲート電極および前記サイドウォールをマスクとして行う、請求項２７に記載の装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ（以下、「ＴＦＴ」と略す。）を備えた装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、比較的高い移動度を有する多結晶シリコンを用いて、透明絶縁基板上に画像を表示する表示部のＴＦＴと、表示部を駆動するドライバ回路部のＴＦＴとを同時に形成するドライバモノリシック型の表示パネルの開発が進められている。ドライバ回路部のＴＦＴのうち、ロジック回路やクロック回路に用いられるＴＦＴについては、ＴＦＴに印加される電圧が高いため、耐圧や信頼性が高いことが望まれ、また表示部のＴＦＴ（画素ＴＦＴ）を高速で動作させるため、オン電流が大きいことが望まれる。ドライバ回路部のＴＦＴのうち、サンプルホールド回路のＴＦＴについては、信号を保持するためにリーク電流が少ないことなどが望まれる。さらに、ドライバ回路に含まれる全てのＴＦＴについて、各ＴＦＴが安定した動作をするように、各ＴＦＴの閾値電圧（以下、Ｖthと略す。）のばらつきが小さいことも望まれる。
【０００３】
ＴＦＴの耐圧や信頼性を高める方法として、従来から様々な方法が提案され実用化されてきた。例えば、特許文献１および特許文献２には、ＧＯＬＤ（Ｇａｔｅ−Ｏｖｅｒｌａｐｐｅｄ  ＬＤＤ）構造のＴＦＴが開示されている。
【０００４】
図１６を参照して、ＧＯＬＤ構造を有する従来のＴＦＴの構成を簡潔に説明する。図１６のＴＦＴでは、石英基板１の上に、所定の形状にパターニングされた多結晶シリコンからなる半導体層２が形成されている。半導体層２は、チャネル領域４ａと、チャネル領域４ａの両側に形成された低濃度不純物領域６ａおよび６ｂと、さらにその外側に形成されたソース領域９およびドレイン領域１０を有している。半導体層２はゲート絶縁層３で覆われており、ゲート絶縁層３の上には、ゲート電極７ａが設けられている。ゲート電極７ａは、半導体層２のチャネル領域４ａおよび低濃度不純物領域６ａ、６ｂを覆うようにパターニングされている。ゲート絶縁層３およびゲート電極７ａは、層間絶縁膜１２で覆われており、層間絶縁膜１２の上には、ソース電極１３およびドレイン電極１４が設けられている。層間絶縁膜１２に形成されたコンタクトホールを介して、ソース電極１３はソース領域９に、ドレイン電極１４はドレイン領域１０にそれぞれ接続されている。
【０００５】
このようにＧＯＬＤ構造のＴＦＴでは、チャネル領域４ａとソース領域９との間、およびチャネル領域４ａとドレイン領域１０との間に、ソース、ドレイン領域９、１０よりも不純物濃度が低い低濃度不純物領域６ａ、６ｂが形成され、各低濃度不純物領域６ａ、６ｂはゲート絶縁層３を介してゲート電極７ａと重なっている。チャネル領域４ａとドレイン領域１０との間に低濃度不純物領域６ｂが存在するので、ドレイン領域１０の端部における電界集中を緩和することができ、耐圧を高めることができる。また、ドレイン領域側の低濃度不純物領域６ｂはゲート電極７ａで覆われているため、ゲート電圧の印加を受ける。そのため、ドレイン領域側の低濃度不純物領域６ｂ上のゲート絶縁層３にはホットキャリアが注入されにくくなり、特性の劣化が抑制される結果、ＴＦＴの信頼性を高めることができる。
【０００６】
ＴＦＴの耐圧や信頼性を高める他の方法として、２個以上のゲート電極を設ける、いわゆるマルチゲート構造のＴＦＴが知られている。この構造のＴＦＴは、例えば特許文献３に開示されている。
【０００７】
図１７を参照してマルチゲート構造を有する従来のＴＦＴの構成を簡潔に説明する。図１７のＴＦＴでは、石英基板１上に、所定の形状にパターニングされた多結晶シリコンからなる半導体層２が形成されている。この半導体層２は、互いに離れた２つのチャネル領域４ａ、４ｂと、これらのチャネル領域４ａ、４ｂを接続する高濃度不純物領域１１と、チャネル領域４ａにおける高純度不純物領域１１と反対側の端部に形成されたソース領域９と、チャネル領域４ｂにおける高純度不純物領域１１と反対側の端部に形成されたドレイン領域１０とを有している。高濃度不純物領域１１は、チャネル領域４ａを有する第１のＴＦＴ５０のドレイン領域と、チャネル領域４ｂを有する第２のＴＦＴ６０のソース領域とを含んでいる。半導体層２は、ゲート絶縁層（ゲート酸化膜）３で覆われており、ゲート絶縁層３上には、複数のゲート電極７ａ、７ｂが設けられている。ゲート電極７ａ、７ｂは、ゲート絶縁層３を介して対応する各チャネル領域４ａ、４ｂを覆うようにそれぞれパターニングされている。ゲート電極７ａ、７ｂおよびゲート絶縁層３は、層間絶縁膜１２で覆われている。層間絶縁膜１２の上には、ソース電極１３およびドレイン電極１４が設けられている。層間絶縁膜１２に形成されたコンタクトホールを介して、ソース電極１３はソース領域９、ドレイン電極１４はドレイン領域１０とそれぞれ接続されている。
【０００８】
このようにマルチゲート構造のＴＦＴは、等価回路的には複数のＴＦＴ５０、６０が直列接続された構成を有している。マルチゲート構造のＴＦＴのドレイン電圧は、接続されるＴＦＴの個数に応じて分割されるため、直列に接続された各ＴＦＴに印加される実質的なドレイン電圧は小さくなる。従って、シングルゲート構造のＴＦＴと比べると、耐圧の高いＴＦＴが得られる。
【０００９】
しかしながら、多結晶シリコンを用いたＧＯＬＤ構造のＴＦＴ（図１６）では、以下の２つの課題（問題点Ｉ、ＩＩ）を解決することが求められている。
【００１０】
ドライバモノリシック型パネルでは、高いオン電流が必要とされるドライバ回路を、画素部の回路と一体形成するので、ＴＦＴの活性層には比較的移動度の高い多結晶シリコンが通常用いられる。多結晶シリコンは小さな結晶粒が集まって出来ており、その結晶性は単結晶シリコンのように均一ではない。結晶性に差があると半導体層にドーピングされた不純物イオンの活性化率は異なる。その結果、ＴＦＴの閾値電圧（Ｖth）にばらつきが生じる（問題点Ｉ）。なお、半導体層の材料として、多結晶シリコンに限らず、連続粒界（ＣＧ）シリコンなどに代表される複数の結晶質領域を有するシリコン（「結晶質シリコン」とする）を用いる場合にも同様の問題が生じる。
【００１１】
上述した多結晶シリコンの結晶性のばらつきは、閾値電圧だけでなくリーク電流にも影響を及ぼす。結晶性がばらついていると、不純物イオンの活性化率が異なるため、低濃度不純物領域６ａ、６ｂのキャリア濃度がばらつく。その結果、ドレイン近傍の電界強度がＴＦＴ毎に異なるので、負のゲート電圧を印加した時のリーク電流のばらつきが大きくなる（問題点ＩＩ）。
【００１２】
一方、マルチゲート構造のＴＦＴ（図１７）は、一般に低濃度不純物領域を持たず、半導体層のチャネル領域４ａ、４ｂは、ソース領域９、ドレイン領域１０、高濃度不純物領域１１などの不純物濃度の高い領域で直接挟まれている。そのため、これらの不純物濃度の高い領域にドーピングされた不純物元素が、後工程の熱アニールによってチャネル領域４ａ、４ｂへ向かって両側から拡散しやすい。その結果、マルチゲート構造のＴＦＴでは、実効チャネル長が短くなりやすく、パンチスルーによって耐圧が低下したり、リーク電流が増大したりするという問題点がある（問題点ＩＩＩ）。この影響はチャネル長が短くなるほど顕著に現れるため、マルチゲート構造ではＴＦＴの微細化も困難である。
【特許文献１】特開平８−１５３８７５号公報
【特許文献２】特開２０００−２１６３９７号公報
【特許文献３】特公平５−４４１９５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、複数の薄膜トランジスタを有する装置において、高い耐圧や高信頼性を確保しつつ、薄膜トランジスタ間の閾値電圧Ｖthおよびリーク電流のばらつきも抑え、かつ各薄膜トランジスタにおいて、リーク電流を低減し、実効チャネル長が短くなることを防止することである。
【課題を解決するための手段】
【００１４】
本発明の装置は、複数のスイッチング素子を備えた装置であって、前記複数のスイッチング素子の少なくとも１つは、直列に接続され、かつ、それぞれのチャネル領域が同一の連続する半導体層に形成されている少なくとも２つの薄膜トランジスタを含み、前記少なくとも２つの薄膜トランジスタのそれぞれのゲート電極は互いに電気的に接続されており、前記少なくとも２つの薄膜トランジスタはそれぞれ、前記チャネル領域を挟んで、前記同一の連続する半導体層に形成されたソース領域およびドレイン領域と、前記ソース領域と前記チャネル領域との間および前記ドレイン領域と前記チャネル領域との間のうち少なくとも一方に形成され、前記ソース領域および前記ドレイン領域よりも低い不純物濃度を有する第１低濃度不純物領域と、前記同一の連続する半導体層の上に形成されたゲート絶縁層とをさらに備え、前記ゲート電極は、前記ゲート絶縁層を介して、前記チャネル領域および前記第１低濃度不純物領域と重なっている。
【００１５】
ある好ましい実施形態において、前記少なくとも２つの薄膜トランジスタのそれぞれは、前記ソース領域と前記チャネル領域との間および前記ドレイン領域と前記チャネル領域との間の両方に前記第１低濃度不純物領域を備えている。
【００１６】
ある好ましい実施形態において、前記少なくとも２つの薄膜トランジスタのそれぞれは、前記ドレイン領域と前記チャネル領域との間にのみ前記第１低濃度不純物領域を備えている。
【００１７】
ある好ましい実施形態において、前記少なくとも２つの薄膜トランジスタは、前記ソース領域と前記チャネル領域との間にのみ前記第１低濃度不純物領域を備えた第１トランジスタと、前記ドレイン領域と前記チャネル領域との間にのみ前記第１低濃度不純物領域を備えた第２トランジスタとを含む。
【００１８】
ある好ましい実施形態において、前記少なくとも２つの薄膜トランジスタは２×ｎ個（ｎ：１以上の整数）の薄膜トランジスタであって、前記少なくとも２つの薄膜トランジスタのうち、前記同一の連続した半導体層の一方の端部からｎ番目までの薄膜トランジスタは前記第１トランジスタであり、残りの薄膜トランジスタは前記第２トランジスタである。
【００１９】
ある好ましい実施形態において、前記少なくとも２つの薄膜トランジスタは（２×ｎ＋１）個（ｎ：１以上の整数）の薄膜トランジスタであって、前記少なくとも２つの薄膜トランジスタのうち、前記同一の連続した半導体層の一方の端部からｎ番目までの薄膜トランジスタは前記第１トランジスタであり、（ｎ＋１）番目の薄膜トランジスタは、前記ソース領域と前記チャネル領域との間および前記ドレイン領域と前記チャネル領域と間にそれぞれ第１低濃度不純物領域を備えた第３トランジスタであり、残りの薄膜トランジスタは前記第２トランジスタである。
【００２０】
前記少なくとも２つの薄膜トランジスタのそれぞれは、前記ソース領域が前記同一の半導体層の前記一方の端部側になり、前記ドレイン領域が前記同一の半導体層の他方の端部側になるように形成されていてもよい。または、前記少なくとも２つの薄膜トランジスタのそれぞれは、前記ドレイン領域が前記同一の連続した半導体層の前記一方の端部側になり、前記ソース領域が前記同一の連続した半導体層の他方の端部側になるように形成されていてもよい。
【００２１】
ある好ましい実施形態において、前記少なくとも２つの薄膜トランジスタのそれぞれの前記第１の低濃度不純物領域のチャネル方向の長さが略等しい。
【００２２】
ある好ましい実施形態において、前記少なくとも２つの薄膜トランジスタのそれぞれにおいて、前記ドレイン領域と前記チャネル領域との間の前記第１の低濃度不純物領域は、前記ソース領域と前記チャネル領域との間の前記第１の低濃度不純物領域よりも長い。
【００２３】
ある好ましい実施形態において、前記少なくとも２つの薄膜トランジスタは２×ｎ個または（２×ｎ＋１）個（ｎ：１以上の整数）の薄膜トランジスタであって、前記同一の連続した半導体層の一方の端部からｎ番目の薄膜トランジスタのそれぞれでは、前記同一の連続した半導体層の前記一方の端部側にある第１の低濃度不純物領域の長さが、他方の第１の低濃度不純物領域の長さよりも長く、前記同一の連続した半導体層の他方の端部からｎ番目の薄膜トランジスタのそれぞれでは、前記同一の連続した半導体層の前記他方の端部側にある第１の低濃度不純物領域の長さが、他方の第１の低濃度不純物領域の長さよりも長い。
【００２４】
前記少なくとも２つの薄膜トランジスタは、前記ソース領域と前記ドレイン領域との間に、少なくとも１つの第２低濃度不純物領域を備えており、前記ゲート電極は前記第２の低濃度不純物領域と重なっていないことが好ましい。
【００２５】
ある好ましい実施形態において、前記少なくとも２つの薄膜トランジスタのそれぞれは、前記ゲート電極の前記ソース領域側および前記ドレイン領域側にそれぞれ前記第２低濃度不純物領域を備えている。
【００２６】
ある好ましい実施形態において、前記少なくとも２つの薄膜トランジスタのそれぞれは、前記ゲート電極の前記ドレイン領域側にのみ前記第２低濃度不純物領域を備えている。
【００２７】
ある好ましい実施形態において、前記少なくとも２つの薄膜トランジスタのそれぞれは、前記ゲート電極の前記ソース領域側にのみ前記第２の低濃度不純物領域を備えている。
【００２８】
ある好ましい実施形態において、前記少なくとも２つの薄膜トランジスタのそれぞれは、前記ソース領域と前記ドレイン領域との間に、少なくとも１つの第２低濃度不純物領域を備えており、前記ゲート電極は前記第２の低濃度不純物領域と重なっておらず、前記第１トランジスタは、前記ゲート電極の前記ソース領域側および前記ドレイン領域側のうちいずれか一方に前記第２低濃度不純物領域を備え、前記第２トランジスタは、前記ゲート電極の前記ソース領域側および前記ドレイン領域側のうち他方に前記第２低濃度不純物領域を備えている。
【００２９】
ある好ましい実施形態において、前記少なくとも２つの薄膜トランジスタは、前記ソース領域と前記ドレイン領域との間に、少なくとも１つの第２の低濃度不純物領域を備えており、前記第２の低濃度不純物領域は、前記ゲート電極と重なっておらず、前記第１トランジスタは、前記ゲート電極の前記ソース領域側および前記ドレイン領域側のうち一方に第２の低濃度不純物領域を備え、前記第２トランジスタは、前記ゲート電極の前記ソース領域側および前記ドレイン領域側のうち他方に前記第２の低濃度不純物領域を備え、前記第３トランジスタは、前記ゲート電極の前記ソース領域側および前記ドレイン領域側の両方に前記第２の低濃度不純物領域を備えている。
【００３０】
ある好ましい実施形態において、前記少なくとも２つの薄膜トランジスタのそれぞれの前記第２の低濃度不純物領域のチャネル方向の長さが略等しい。
【００３１】
ある好ましい実施形態において、前記少なくとも２つの薄膜トランジスタのそれぞれにおいて、前記ゲート電極の前記ドレイン領域側の前記第２の低濃度不純物領域は、前記ゲート電極の前記ソース領域側の前記第２の低濃度不純物領域よりも長い。
【００３２】
ある好ましい実施形態において、前記少なくとも２つの薄膜トランジスタは２×ｎ個または（２×ｎ＋１）個（ｎ：１以上の整数）の薄膜トランジスタであって、前記同一の連続した半導体層の一方の端部からｎ番目の薄膜トランジスタのそれぞれでは、前記同一の連続した半導体層の前記一方の端部側にある第２の低濃度不純物領域の長さが、他方の第２の低濃度不純物領域の長さよりも長く、前記同一の連続した半導体層の他方の端部からｎ番目の薄膜トランジスタのそれぞれでは、前記同一の連続した半導体層の前記他方の端部側にある第２の低濃度不純物領域の長さが、他方の第２の低濃度不純物領域の長さよりも長い、請求項１３に記載の装置。
【００３３】
前記少なくとも２つの薄膜トランジスタのそれぞれの前記第２の低濃度不純物領域のチャネル方向の長さが、０．６ｕｍ以上２ｕｍ以下であることが好ましい。
【００３４】
ある好ましい実施形態において、前記少なくとも２つの薄膜トランジスタのそれぞれの、前記第２の低濃度不純物領域の不純物濃度と前記第１の低濃度不純物領域の不純物濃度とが略等しい。
【００３５】
ある好ましい実施形態において、前記少なくとも２つの薄膜トランジスタのそれぞれの、前記第２の低濃度不純物領域の不純物濃度が、前記第１の低濃度不純物領域の不純物濃度よりも高い。
【００３６】
ある好ましい実施形態において、前記少なくとも２つの薄膜トランジスタのそれぞれの、前記第２の低濃度不純物領域の不純物濃度が、前記第１の低濃度不純物領域の不純物濃度よりも低い。
【００３７】
ある好ましい実施形態において、絶縁材料を用いて、前記ゲート絶縁層の上に、前記ゲート電極の前記ソース領域側および前記ドレイン領域側の側面を覆って形成されたサイドウォールをさらに有し、前記サイドウォールのチャネル方向の長さと、前記第２の低濃度不純物領域の長さとが略等しい。
【００３８】
ある好ましい実施形態において、前記半導体層は多結晶シリコンまたは結晶質シリコンを含む。
【００３９】
本発明の製造方法は、少なくとも２つの薄膜トランジスタを備えた装置の製造方法であって、前記少なくとも２つの薄膜トランジスタはそれぞれ、半導体層と、前記半導体層を覆うゲート絶縁層とが形成された基板を用意する工程と、前記半導体層のうちの所定の領域以外の領域に、第１の導電種の不純物元素を添加することによって、前記所定の領域にチャネル領域を形成する第１不純物添加工程と、前記半導体層のうち、前記チャネル領域と、前記チャネル領域の片側または両側の第１領域とを覆うゲート電極を形成する工程と、前記ゲート電極をマスクにして第１の導電種と同じ又は異なる第２の導電種の不純物元素を添加することによって、前記半導体層の前記第１領域に第１の低濃度不純物領域を形成する第２不純物添加工程と、前記半導体層のうち、前記チャネル領域と、前記第１の低濃度不純物領域と、前記ゲート電極の両側もしくは片側の第２領域とを除く第３領域に、第１の導電種の不純物元素を添加することにより、前記第２領域に第２の低濃度不純物領域を形成するとともに、前記第３領域に、前記第１および第２の低濃度不純物領域よりも不純物濃度の高い高濃度不純物領域を形成する第３不純物添加工程とを包含する。
【００４０】
ある好ましい実施形態において、前記第２不純物添加工程と前記第３不純物添加工程との間に、前記ゲート電極および前記ゲート絶縁層を覆う絶縁膜を形成する工程と、前記絶縁膜を異方性エッチングすることにより、前記ゲート電極の側面をそれぞれ覆うサイドウォールを形成する工程とをさらに含み、前記第３不純物添加工程は、前記ゲート電極および前記サイドウォールをマスクとして行う。
【発明の効果】
【００４１】
本発明によれば、複数の薄膜トランジスタを有する装置において、ＧＯＬＤ構造またはマルチゲート構造を有する従来の薄膜トランジスタと同等の高い耐圧および高い信頼性を確保しつつ、従来の薄膜トランジスタでは実現できなかった種々の問題点を除去できる。
【００４２】
まず、複数の薄膜トランジスタを直列に接続することにより、薄膜トランジスタ間の閾値電圧Ｖｔｈのばらつきを低減できる。また、薄膜トランジスタ間のリーク電流のばらつきを低減するとともに、各薄膜トランジスタのリーク電流を小さく抑えることができる。
【００４３】
また、各薄膜トランジスタに、ゲート電極と重なる低濃度不純物領域を設けることにより、不純物元素の拡散に起因して実効チャネル長が短くなることを防止でき、その結果、パンチスルーによる耐圧低下や、リーク電流の増大という問題を抑制できる。
【００４４】
さらに、本発明では、冗長回路を設けることなく、単独のスイッチング素子自体が、耐圧や信頼性に対する冗長性を有する。そのため、配線や接続工程を複雑にすることなく、製造歩留まりを改善できる。
【発明を実施するための最良の形態】
【００４５】
本発明による装置は、複数のスイッチング素子を備えている。そのうちの少なくとも１つのスイッチング素子は、透明絶縁基板上に順次形成された半導体層とゲート絶縁層とゲート電極とを有する。スイッチング素子は、半導体層の高濃度不純物領域を挟んで直列に接続された複数個のＴＦＴを含んでいる。これらのＴＦＴの各ゲート電極は互いに電気的に接続されている。従って、スイッチング素子はマルチゲート構造を有する。さらに、スイッチング素子に含まれる各ＴＦＴはＧＯＬＤ構造を有している。すなわち、各ＴＦＴは、ソース領域とチャネル領域との間、およびドレイン領域とチャネル領域との間のうち、少なくとも一方にソース領域及びドレイン領域と同一導電型の第１の低濃度不純物領域を備えており、これらの各第１の低濃度不純物領域はゲート絶縁層を介して対応するゲート電極と重なっている。
【００４６】
以下、図１を参照しながら、本実施形態におけるスイッチング素子の構成を説明する。本実施形態の装置は複数のスイッチング素子を備えているが、図１では、簡単のためそのうちの１つのスイッチング素子のみを示す。
【００４７】
図１に示すスイッチング素子１００は、基板１の上に形成された半導体層２と、半導体層２を覆うゲート絶縁層３と、ゲート絶縁層３の上に設けられたゲート電極７ａ、７ｂとを有している。半導体層２には、ソース領域９、高純度不純物領域１１およびドレイン領域１０がこの順に配置されている。ソース領域９と高濃度不純物領域１１との間には、第１の低濃度不純物領域６ａ、６ｂで挟まれたチャネル領域４ａ、ドレイン領域１０と高濃度不純物領域１１との間には、第１の低濃度不純物領域６ｃ、６ｄに挟まれたチャネル領域４ｂがそれぞれ形成されている。第１の低濃度不純物領域６ａ、６ｂ、６ｃ、６ｄは、ソース領域９、ドレイン領域１０および高濃度不純物領域１１と同一の導電型の不純物イオンを含んでおり、第１の低濃度不純物領域６ａ、６ｂ、６ｃ、６ｄの不純物濃度は、ソース領域９、ドレイン領域１０および高濃度不純物領域１１の不純物濃度よりも低い。
【００４８】
このように、スイッチング素子１００は、チャネル領域４ａを有するトランジスタ８０と、チャネル領域４ｂを有するトンラジスタ９０とが高濃度不純物領域１１を挟んで直列に接続された構成を有している。高濃度不純物領域１１は、トランジスタ８０のドレイン領域と、トンラジスタ９０のソース領域とを含んでいると考えられるので、いずれか一方のトランジスタを考える場合、必要に応じてソース領域もしくはドレイン領域と解釈する。本明細書では、説明の都合上、高濃度不純物領域１１をソース／ドレイン領域と記述することもある。
【００４９】
ゲート電極７ａ、７ｂは、同じゲート電極の層において互いに電気的に接続されているので、等しいゲート電圧が印加される（マルチゲート構造）。マルチゲート構造を構成する一方のトランジスタ８０は、チャネル領域４ａおよび第１の低濃度不純物領域６ａ、６ｂがゲート絶縁層３を介してゲート電極７ａと重なった構造（ＧＯＬＤ構造）を有している。同様に、他方のトランジスタ９０も、チャネル領域４ｂおよび第１の低濃度不純物領域６ｃ、６ｄがゲート絶縁層３を介してゲート電極７ｂと重なったＧＯＬＤ構造を有している。第１の低濃度不純物領域６ａ、６ｂ、６ｃ、６ｄは、ゲート電極７ａ、７ｂと重なっていることから、オーバーラップ領域（以下、「Ｌov」と略することがある）とも呼ばれる。
【００５０】
ゲート電極７ａ、７ｂおよびゲート絶縁層３は、層間絶縁層１２で覆われ、層間絶縁層１２の上には、ソース電極１３およびドレイン電極１４が設けられている。層間絶縁層１２に形成されたコンタクトホールを介して、ソース電極１３はソース領域９と、ドレイン電極１４はドレイン領域１０とそれぞれ接続されている。
【００５１】
スイッチング素子１００を構成する各トランジスタ８０、９０は、ゲート電極７ａ、７ｂと重なる第１の低濃度不純物領域をチャネル領域の片側または両側に有していればよい。また、スイッチング素子１００は、３個以上のＧＯＬＤ構造ＴＦＴを有していてもよい。
【００５２】
半導体層２の材料として、非晶質シリコン、多結晶シリコンなどを含む公知の材料を用いることができる。また、連続粒界（ＣＧ）シリコンなどの、複数の結晶質領域を有する結晶質シリコンを用いてもよい。
【００５３】
図１に示すスイッチング素子１００はＧＯＬＤ構造とマルチゲート構造とを組み合わせた構造（以下、「マルチゲートＧＯＬＤ構造」と呼ぶ。）を有しているので、従来技術では実現できなかった問題点を解決することができる。以下に、各問題点をどのようにして解決できたかについて説明する。
【００５４】
まず、「閾値電圧Ｖｔｈのばらつきが大きい」という従来の問題点Ｉについて説明する。従来のＧＯＬＤ構造によれば、各ＴＦＴを構成する半導体層（多結晶シリコン）の結晶性の差によって、各ＴＦＴの不純物イオンの活性化率が異なることから、ＴＦＴ間でＶｔｈにばらつきが生じる。そのため、これらのＴＦＴに同じゲート電圧をかけても、オンするＴＦＴとオンしないＴＦＴが存在するおそれがある。これに対し、ＧＯＬＤ構造にマルチゲート構造を組み合わせたスイッチング素子１００の構成によれば、複数のＧＯＬＤ構造ＴＦＴが直列に接続されているので、これらのＧＯＬＤ構造ＴＦＴにおけるＶｔｈは、これらのＧＯＬＤ構造ＴＦＴのうち単独で最も大きいＶｔｈを有するＴＦＴ（すなわち、オンするのに最も高い電圧が必要なＴＦＴ）によって決まる。従って、ＧＯＬＤ構造ＴＦＴ間のＶｔｈのばらつきを低減することができる。
【００５５】
次に、「リーク電流のばらつきが大きい」という従来の問題点ＩＩについて説明する。従来のＧＯＬＤ構造では、各ＴＦＴを構成する半導体層（多結晶シリコン）の結晶性の差によって、各ＴＦＴの不純物イオンの活性化率が異なることから、ＴＦＴ間で、低濃度不純物領域の不純物濃度にばらつきが生じる。そのため、複数のＴＦＴに対して同じ負のゲート電圧を印加していくと、これらのＴＦＴのドレイン近傍の電界強度が互いに異なるので、リーク電流の大きいＴＦＴと小さいＴＦＴとが存在する。これに対し、ＧＯＬＤ構造とマルチゲート構造とを組み合わせたスイッチング素子１００の構成によると、複数のＧＯＬＤ構造ＴＦＴが直列に接続されているので、これらのＧＯＬＤ構造ＴＦＴの実質的なリーク電流は、これらのＧＯＬＤ構造ＴＦＴのうちリーク電流が最も小さいＴＦＴによって決まる。従って、ＧＯＬＤ構造ＴＦＴ間における、低濃度不純物領域に負のゲート電圧が印加されることによるリーク電流のばらつきを抑え、かつリーク電流を小さくできる。
【００５６】
続いて、「実効チャネル長が短くなりやすく、これに伴ってパンチスルーによる耐圧が低下したり、リーク電流が大きくなる」という従来の問題点ＩＩＩについて説明する。従来のマルチゲート構造では、直接に接続された各ＴＦＴは、ＧＯＬＤ構造ＴＦＴのような低濃度不純物領域を持たない。従って、図１７に示すように、各ＴＦＴのチャネル領域４ａ、４ｂは、ソース領域９、ドレイン領域１０、高濃度不純物領域１１といった不純物濃度の高い領域に挟まれている。後工程の熱アニールによって、これらの不純物濃度の高い領域から不純物元素がチャネル領域４ａ、４ｂへ向かって両側から拡散するため、実効チャネル長が短くなりやすい。また、これに伴うパンチスルーによって耐圧が低下したり、リーク電流が増大したりする。これに対し、マルチゲート構造とＧＯＬＤ構造とを組み合わせた本発明によると、図１に示すように、各チャネル領域４ａ、４ｂは、ソース領域９、ドレイン領域１０、ソース／ドレイン領域１１などと比べて不純物濃度の低い低濃度不純物領域６ａ、６ｂ（もしくは６ｃ、６ｄ）に挟まれている。そのため、上述したような不純物濃度の高い領域からチャネル領域への不純物元素の拡散を抑制できるので、実効チャネル長は短くなりにくく、その結果、パンチスルーによる耐圧の低下や、リーク電流の増大を抑制できる。
【００５７】
以上に述べてきたように、ＧＯＬＤ構造とマルチゲート構造とを組み合わせることで、もともと耐圧や信頼性が高いといった両者の長所がそのまま生かされるだけでなく、各々単独では解決できなかった問題、例えばＧＯＬＤ構造ではＶｔｈのばらつきが大きく、リーク電流のばらつきも大きいといった問題、マルチゲート構造では実効チャネル長が短くなりやすく、これに起因したパンチスルーによる耐圧の低下やリーク電流の増大が起こりやすいといった問題が、各々除去されるという相乗効果が得られる。
【００５８】
さらに、スイッチング素子１００の構成によれば、以下のような利点も得られる。
【００５９】
従来のＧＯＬＤ構造のＴＦＴでは、歩留まり低下対策の１つとして、従来から、ＴＦＴを含むスイッチング素子を複数設ける構造（冗長構造）が採用されている。この冗長構造は本来不必要であるが、一般的には、初期の製造歩留まりをある程度確保するためにやむを得ず導入されている。冗長構造の例として、１つの回路に複数のスイッチング素子を設けたり、予備のスイッチング素子を設けたりする構造（冗長回路）が挙げられる。しかし、複数のスイッチング素子を設けるという冗長性の代償として、製造工程の増加、配線の断線故障、接続工程の複雑化等の問題が発生していた。これに対し、スイッチング素子１００では、耐圧や信頼性が高いＧＯＬＤ構造を有する２個以上のＴＦＴを、半導体層において直列に接続（マルチゲート構造）することにより、冗長回路を設ける代わりに、単独のスイッチング素子自体に、耐圧や信頼性に対する冗長性を持たせている。従って、製造工程もしくは実使用状態で１個のＴＦＴのリーク電流が増大し正常に動作しなくなっても、そのＴＦＴに直列に接続された残りのＴＦＴが補完的に作用し、スイッチング素子自体としては正常に動作できる。このように単独のスイッチング素子自体に冗長性を持たせているため、配線や接続工程の複雑化をもたらすことなく、製造歩留まりを改善することが可能である。
【００６０】
上述の問題点Ｉ〜ＩＩＩを解決する前提条件は、個々のＧＯＬＤ構造ＴＦＴの信頼性が高いことである。そこで、図８を参照して、高い信頼性を得るための好ましいＴＦＴ構造をより具体的に説明する。図８は、チャネル領域４ａ、４ｂおよび低濃度不純物領域６ａ、６ｂ、６ｃ、６ｄの配置に応じて、４つのタイプA〜ＤのＴＦＴ構造を示している。
【００６１】
図８（ｂ）に示すＴＦＴ構造（タイプＢ）は、チャネル領域４ａ、４ｂとドレイン領域１０、１１との間に、ゲート電極７ａ、７ｂとオーバーラップする第１の低濃度不純物領域（オーバーラップ領域）Ｌovを有する。これにより、Ｌovによりドレイン領域近傍の高電界を緩和すると同時に、ゲート電圧が印加されることにより、ゲート酸化膜中へのホットキャリア注入を抑制して、ホットキャリア注入に起因するＴＦＴ特性の劣化を防止できる。この構成は、ＴＦＴのソース側およびドレイン側の方向が決まっている場合に特に有効である。
【００６２】
図８（ａ）に示すＴＦＴ構造（タイプＡ）は、各ＴＦＴのチャネル領域とドレイン領域との間およびチャネル領域とソース領域との間にそれぞれＬovを有する。この構造は、ＴＦＴのソース側とドレイン側とを交互に入れ替えて用いる場合に、特に好ましい。ソース側およびドレイン側の方向が決まっている場合だけでなく、ソース側とドレイン側に印加される電圧が交互に入れ替わる場合においても、各ＴＦＴのドレイン側に常にＬovが存在するので、どちらの場合もホットキャリアの注入を抑制してＴＦＴ特性の劣化を防ぐことができる。
【００６３】
また、スイッチング素子１００を構成する各ＴＦＴは、図８（ｃ）および（ｄ）に示すように、スイッチング素子の中央位置から見て、各チャネル領域の外側もしくは内側にのみＬovを有してもよい（タイプＣ、Ｄ）。「スイッチング素子の中央位置」とは、スイッチング素子が、マルチゲート構造となるように直列接続された２×ｎ個（ｎ：１以上の整数）のＧＯＬＤ構造ＴＦＴにより構成されていれば、端からｎ番目のＴＦＴと（ｎ＋１）番目のＴＦＴとの中間点を意味する。また、スイッチング素子が、マルチゲート構造となるように直列接続された（２ｎ＋１）個（ｎ：１以上の整数）のＧＯＬＤ構造ＴＦＴにより構成されていれば、端から（ｎ＋１）番目のＴＦＴの中央を意味する。
【００６４】
これにより、スイッチング素子は左右対称の構造を有することになるので、各ＴＦＴのソース側とドレイン側とを入れ替えて用いる場合においても、スイッチング素子を構成する半数のＴＦＴがチャネル領域のドレイン側にＬovを有するため、ホットキャリアの注入をある程度抑制できる。
【００６５】
各ＴＦＴは、ゲート電極とオーバーラップしている第１低濃度不純物領域の他に、ゲート電極とオーバーラップしていない第２低濃度不純物領域（「オフセット領域」と呼び、「Ｌoff」と略すことがある）を有していても良い。ＴＦＴは、例えば、図２に示すように、ゲート電極７ａ、７ｂと重なっている第１低濃度不純物領域６ａ、６ｂ、６ｃ、６ｄ、すなわちオーバーラップ領域（Ｌov）と、ゲート電極７ａ、７ｂと重なっていない第２低濃度不純物領域８ａ、８ｂ、８ｃ、８ｄ、すなわちオフセット領域（Ｌoff）とを有している。このように、ＬovとＬoffとを組み合わせることにより、従来技術の問題点をより効果的に解決したり、Ｌovのみを有する構成では生み出されない新たな効果を付加したりすることができる。
【００６６】
以下に、図９〜１２を参照しながら、ＬovとＬoffとを組み合わせたＴＦＴ構造の好適な例を説明する。図９は、ソース領域９、ドレイン領域１０、高純度不純物領域１１および第２の低濃度不純物領域８ａ、８ｂ、８ｃ、８ｄの配置に応じて、６つのタイプ（タイプａ〜ｆ）のＴＦＴ構造を示している。図１０〜１２は、図８に示すタイプＡ〜Ｄと、図９に示すタイプａ〜ｆを組み合わせた好適なＴＦＴ構造例を示している。これらの好適なＴＦＴ構造は、各々異なるメリット、デメリットを有するので、ＴＦＴの用途やレイアウト条件に応じて適宜選択することが好ましい。
【００６７】
リーク電流をより低減するためには、図９（ｂ）に示すように、各ＴＦＴにおけるソース領域とチャネル領域との間およびドレイン領域とチャネル領域との間の両方にそれぞれＬoffを有することが好ましい（タイプｂ）。これらのＬoffは抵抗として働く。このように、抵抗として働くＬoffをＴＦＴのチャネル領域のソース側およびドレイン側に有するので、スイッチング素子全体の抵抗を大きくでき、その結果、リーク電流を小さくできる。従って、従来技術におけるリーク電流についての問題点（問題点ＩＩ）を解決できるだけでなく、リーク電流そのものをさらに低減できる。つまり、直列に接続された複数のＴＦＴのリーク電流は、これらのＴＦＴのうち単独でリーク電流が小さいＴＦＴによって決まるため、ＴＦＴ間のリーク電流のばらつきを抑えつつ、リーク電流を小さくすることができるという本発明の効果に加えて、各ＴＦＴのリーク電流自身を小さくすることができるという効果がプラスされる。このように、リーク電流をより低減するためには、マルチゲート構造を構成する各ＴＦＴは、チャネル領域の少なくともドレイン領域側にＬovを有し、チャネル領域のソース領域側およびドレイン領域側にＬoffを有することが好ましく、具体的には、図１０（ｂ）、図１１（ｂ）、図１１（ｆ）および図１２（ｄ）にそれぞれ示すＴＦＴ構造（Ａ−ｂ、Ｂ−ｂ、Ｃ−ｂおよびＤ−ｂ）が好ましい。
【００６８】
なお、直列に接続された複数のＴＦＴのうち、少なくとも１つのＴＦＴが、チャネル領域のドレイン領域側にＬovを有し、チャネル領域のソース領域側およびドレイン領域側にＬoffを有していれば、上記と同様の効果が得られる。
【００６９】
短チャネルをより効果的に防止するためには、図８（ａ）（タイプＡ）や図９（ｂ）（タイプｂ）に示すように、チャネル領域の両側にＬovもしくはＬoffを配置するとよい。図８のタイプＢ〜Ｄ、図９のタイプａおよびｃ〜ｆのようにチャネル領域のソース側およびドレイン側の一方にのみ低濃度不純物領域を有する構造では、低濃度不純物領域が形成されていない側にある高濃度不純物領域（ソース領域９、ドレイン領域１０またはソース／ドレイン領域１１）からチャネル領域への不純物拡散を防ぐことができない。これに対し、チャネル領域のソース側およびドレイン側にそれぞれ低濃度不純物領域（ＬovまたはＬoff）が形成されていれば、実効チャネル長が短くなることをより効果的に防ぐことができる。このように、短チャネル化をより効果的に防止できる具体的なＴＦＴ構造（Ａ−ａ、Ａ−ｂ、Ａ−ｃ、Ａ−ｅ、Ａ−ｆ、Ｂ−ｂ、Ｂ−ｄ、Ｃ−ｂ、Ｃ−ｆ、Ｄ−ｂ、Ｄ−ｅ）は、図１０（ａ）〜（ｅ）、図１１（ｂ）、（ｄ）および（ｆ）、図１２（ｂ）、（ｄ）および（ｅ）にそれぞれ例示されている。このうち、ＴＦＴ構造Ａ−ａ、Ａ−ｂ、Ａ−ｅ、Ａ−ｆ、Ｃ−ｂ、Ｃ−ｆ、Ｄ−ｂおよびＤ−ｅでは、スイッチング素子の中央位置から見て、ＬovおよびＬoffが左右対称となるように配置されているので、ソース側とドレイン側を入れ替えて使用しても特性は変わらない。そのため、ソース側とドレイン側に印加される電圧が交互に入れ替わっても同様の効果がえられるので、有利である。また、ＴＦＴ構造Ｂ−ｄ、Ｃ−ｆ、Ｄ−ｅでは、各ＴＦＴの片側にしかＬovやＬoffを持たない構造を組み合わせることにより、チャネルの両側にＬovおよびＬoffのいずれかを配置している。そのため、ＴＦＴのレイアウト寸法を最小限に抑えることができる。
【００７０】
ＴＦＴの耐圧をより向上させるためには、図９（ｂ）および（ｃ）に示すように、チャネル領域とドレイン領域との間に、低濃度不純物領域であるＬovおよびＬoffを有することが好ましい（タイプｂ、ｃ）。これにより、ドレイン領域端部での電界集中が緩和されるので、ＴＦＴの耐圧がより向上する。特に、スイッチング素子の中央位置から見てＬovの外側に設けられたＬoffは、耐圧の向上に大きく寄与している。本発明者等が行った実験においては、図１５に示すように、Ｌovの外側に０．６ｕｍ以上の長さを有するＬoffを設けることで、Ｌoffを有さないＴＦＴと比べて、耐圧が７Ｖ程度向上することが分かっている。従って、耐圧をより向上させるためには、図８（ａ）、（ｂ）に示すように、各ＴＦＴがドレイン側にＬovを有し、さらに図９（ｂ）、（ｃ）に示すように、ドレイン側にＬoffも有することが好ましく、具体的には、図１０（ｂ）および（ｃ）、図１１（ｂ）および（ｃ）に示すＴＦＴ構造（Ａ−ｂ、Ａ−ｃ、Ｂ−ｂ、Ｂ−ｃ）が好ましい。このうち、ＴＦＴ構造Ａ−ｂは、各ＴＦＴのソース側およびドレイン側の両方にＬovとＬoffとを有するので、ソース側とドレイン側に印加される電圧が交互に入れ替わった場合にも高い信頼性と高い耐圧を確保できる。また、リーク電流の低減効果や、短チャネルを防ぐ効果も兼ね備えている。その反面、この構造Ａ−ｂを用いれば、ＴＦＴ寸法は大きくなってしまうので、レイアウトに余裕のある場合に用いることが望ましい。ＴＦＴ構造Ａ−ｃ、Ｂ−ｂおよびＢ−ｃはで、チャネル領域のドレイン側にのみＬovおよびＬoffが配置されているので、ソース側とドレイン側の方向が決まっている場合でも、高い信頼性と高い耐圧とを確保できる。このうち、ＴＦＴ構造Ｂ−ｂは、ＴＦＴのチャネル領域のソース側にもＬoffを有しているので、信頼性や耐圧の向上だけでなく、リーク電流の低減や、短チャネルを防ぐ効果も兼ね備えている。その上、ＴＦＴのチャネル領域のソース側にはＬovがないので、その分だけＡ−ｂよりもＴＦＴ寸法も小さくできる。また、ＴＦＴ構造Ｂ−ｃでは、ＴＦＴのチャネル領域のソース側には低濃度不純物領域を有していないので、耐圧をさらに向上させつつ、ＴＦＴ寸法を最も小さくできる。これらに代わって、スイッチング素子の中央位置から見て、ＬovおよびＬoffが左右対称に配置されているスイッチング素子では、ＴＦＴ構造Ａ−ｅ、Ａ−ｆ、Ｃ−ｂ、Ｃ−ｅ、Ｄ−ｂおよびＤ−ｆのように、スイッチング素子を構成するＴＦＴのうち半数のＴＦＴがドレイン側にＬovとＬoffとを有していてもよい。これらのスイッチング素子は、各ＴＦＴのソース側とドレイン側とに印加される電圧が交互に入れ替わる場合でも、十分高い耐圧を有する。
【００７１】
回路の駆動に必要なオン電流を大きくする効果を付加するためには、図９（ａ）に示すように、各ＴＦＴがチャネル領域のソース側にもドレイン側にも抵抗として働くＬoffを有していないことが望ましい。これは、スイッチング素子全体の抵抗を最も小さくして、オン電流を最も大きくできるからである。具体的には、ドレイン側にＬovを有し、両側にＬoffが無い、図１０（ａ）、図１１（ｂ）、（ｅ）、図１２（ｃ）に示すＴＦＴ構造（Ａ−ａ、Ｂ−ａ、Ｃ−ａ、Ｄ−ａ）が好ましい。
【００７２】
ここで、上述した好ましいＴＦＴ構造例についてまとめると以下のようになる。
【００７３】
本発明に用いられるＧＯＬＤ構造ＴＦＴにおける、ＬovおよびＬoffの形成位置の組み合わせを表１に示す。これらのうち、上述のより好適な組み合わせを○印で示す。これらの好適な組み合わせに対応するそれぞれのＴＦＴ構造（１７通り）は、それぞれ図１０〜１３に図示されている。
【００７４】
【表１】
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【００７５】
続いて、図１３および１４を参照して、本発明に用いられるＴＦＴの低濃度不純物領域（Ｌov、Ｌoff）の好ましい長さを説明する。
【００７６】
各スイッチング素子は、スイッチング素子を構成する複数のＴＦＴのソース側とドレイン側とを入れ替えて使用しても同等の特性を示すことが好ましく、そのためには、スイッチング素子が左右対称の構造を有するように、複数のＴＦＴを配列することが好ましい。例えば、図１３（ａ）に示すタイプＸのように、各ＴＦＴの全てのＬov（６ａ、６ｂ、６ｃ、６ｄ）の長さを等しくすることにより、左右対称のスイッチング素子を構成できる。また、複数のＴＦＴがＬoffを有している場合には、図１４（ａ）のタイプxに示すように、各ＴＦＴの全てのＬoff（８ａ、８ｂ、８ｃ、８ｄ）の長さを等しくするとよい。具体的には、左右対称のスイッチング素子を構成するためには、図１０（ａ）、（ｂ）、（ｄ）および（ｅ）、図１１（ｅ）および（ｆ）、図１２（ａ）、（ｃ）〜（ｆ）に示す構造（Ａ−ａ、Ａ−ｂ、Ａ−ｅ、Ａ−ｆ、Ｃ−ａ、Ｃ−ｂ、Ｃ−ｅ、Ｃ−ｆ、Ｄ−ａ、Ｄ−ｂおよびＤ−ｅ、Ｄ−ｆ）に、タイプＸおよびタイプｘのうち少なくとも一方を組み合わせることが好ましい。
【００７７】
一方、信頼性をより高めるためには、図１３（ｂ）に示すタイプＹのように、チャネル領域とドレイン領域との間のＬov（６ｂ、６ｄ）の方が、チャネル領域とソース領域との間のＬov（６ａ、６ｃ）よりも長いことが望ましい。これは、ドレイン側に設けられたＬovが長いほどドレイン領域近傍の高電界が緩和されるので、ホットキャリアの発生を抑えることができ、その結果、ＴＦＴの信頼性をより高めることができるためである。あるいは、ソース側とドレイン側に印加される電圧が交互に入れ替わる場合には、図１３（ｃ）に示すタイプＺのように、各ＴＦＴのＬovのうちスイッチング素子の中心から見て外側にあるＬov（６ａ、６ｄ）の長さが、内側にあるＬov（６ｂ、６ｃ）より長いことが望ましい。タイプＺのスイッチング素子を用いれば、ＴＦＴのソース側とドレイン側とが入れ替わっても、ドレイン領域端からスイッチング素子の中央位置までの間に配置されたＴＦＴでは、ドレイン側のＬovの方が長くなるからである。従って、より高い信頼性を得るためには、具体的には、各ＴＦＴの両側にＬovを有する図１０（ａ）〜（ｃ）、（ｅ）および（ｆ）に示すＴＦＴ構造（Ａ−ａ、Ａ−ｂ、Ａ−ｃ、Ａ−ｅおよびＡ−ｆ）に、タイプＹまたはタイプＺを組み合わせることが好ましい。
【００７８】
耐圧をより高めるためには、図１４（ｂ）に示すタイプｙのように、ドレイン領域端のＬoff（８ｂ、８ｄ）の方が、ソース領域端のＬoff（８ａ、８ｃ）より長いことが望ましい。これは、ドレイン側のＬoffが、ある長さまでは、長いほどドレイン領域近傍の電界集中が緩和されて、耐圧より高めることができるためである。あるいは、ソース側とドレイン側に印加される電圧が交互に入れ替わる場合には、図１４に示すタイプｚのように、各ＴＦＴのＬoffのうちスイッチング素子の中央位置から見て外側にあるＬoff（８ａ、８ｄ）の長さが、内側にあるＬoff（８ｂ、８ｃ）より長いことが望ましい。タイプｚに示すスイッチング素子を用いれば、ＴＦＴのソース側とドレイン側とが入れ替わっても、ドレイン領域端からスイッチング素子の中央位置までに配置されたＴＦＴでは、ドレイン側のＬoffの方が長くなるからである。従って、より高い耐圧を実現するために、具体的には、各ＴＦＴの両側にＬoffを有する図１０（ｂ）、図１１（ｂ）および（ｆ）、図１２（ｄ）に示すＴＦＴ構造（Ａ−ｂ、Ｂ−ｂ、Ｃ−ｂおよびＤ−ｂ）に、タイプｙまたはタイプｚを組み合わせることが好ましい。
【００７９】
以上の結果をまとめると、Ｌｏｖの好ましい長さは以下の３タイプである。
タイプＸ：各ＴＦＴの、Ｌovの長さが全て等しい。
タイプＹ：各ＴＦＴの、ドレイン側のＬovの長さが、ソース側のＬovより長い。
タイプＺ：Ｚ：各ＴＦＴのＬovのうち、スイッチング素子の中央位置から見て外側にあるＬovの長さが、内側にあるＬovより長い。
【００８０】
また、Ｌoffの好ましい長さは以下の３タイプである。
タイプｘ：各ＴＦＴの、Ｌoffの長さが全て等しい。
タイプｙ：各ＴＦＴの、ドレイン側のＬoffの長さが、ソース側のＬoffより長い。
タイプｚ：各ＴＦＴのＬoffのうち、スイッチング素子の中央位置から見て外側にあるＬoffの長さが、内側にあるＬoffより長い。
【００８１】
さらに、本実施形態のスイッチング素子において、耐圧をより一層高めるためには、各ＴＦＴのＬoffの長さが０．６ｕｍ以上であることが望ましい。図１５に、本発明者等が行った実験の結果を示すグラフである。実験は、ＧＯＬＤ構造を有するＴＦＴ（チャネル長Ｌ（チャネル領域のチャネル方向の長さ）：５ｕｍ、半導体層の幅Ｗ：５０ｕｍ、Ｌovの長さ：２ｕｍ）のＬoffの長さを変化させて耐圧を測定することにより行った。この結果から、長さが０．６ｕｍ以上のＬoffを有するＴＦＴの耐圧（平均値）は、Ｌoffを有さないＴＦＴ（Ｌoffの長さがゼロ）の耐圧よりも７Ｖ程度以上高いことが分かる。これに対し、Ｌoffが．６ｕｍより短くなると、ドレイン領域端での電界集中が増加し、耐圧が低下する。なお、図１５には、参考のため、Ｌoffの長さと耐圧のばらつき「３σ」（Ｖ）との関係も示す。Ｌoffが０．６ｕｍより短くなると、耐圧のばらつき（３σ）も大きくなり、Ｌoffの長さは０．６ｕｍ以上であることが好ましいことが分かる。一方、Ｌoffが２ｕｍよりも長くなると、耐圧の平均値やばらつきは一定で変わらないのに、ＴＦＴレイアウト寸法のみが必要以上に大きくなり、ＴＦＴの微細化が困難になるので、Ｌoffの長さは２ｕｍ以下であることが好ましい。
【００８２】
従って、少なくとも１つのＴＦＴがドレイン側にＬovおよびＬoffを有するＴＦＴ構造（Ａ−ｂ、Ａ−ｃ、Ａ−ｅ、Ａ−ｆ、Ｂ−ｂ、Ｂ−ｃ、Ｃ−ｂ、Ｃ−ｅ、Ｄ−ｂおよびＤ−ｆ）において、Ｌoffの長さが０．６ｕｍ以上であることが好ましい。各ＴＦＴにおけるＬovの長さとＬoffの長さとの関係も考慮すると、耐圧を高める上で、より好ましくは、各ＴＦＴの両側にＬoffを有し、かつ、少なくとも一方のＴＦＴのドレイン側にＬovを有するＴＦＴ構造（Ａ−ｂ、Ｂ−ｂ、Ｃ−ｂ、Ｄ−ｂ）に、図１４のタイプｙもしくはタイプｚを組み合わせ、さらにＬovと隣接するＬoffの長さを０．６ｕｍ以上とする。
【００８３】
前述したように、低濃度不純物領域（Ｌov、Ｌoff）の不純物濃度は、ソース領域およびドレイン領域の不純物濃度よりも低い。以下、これらの低濃度不純物領域の好適な不純物濃度について、より詳しく説明する。説明の簡略化のため、本明細書では、Ｌovの不純物濃度を「Ｎ１」、Ｌoffの不純物濃度を「Ｎ２」とそれぞれ表すことにする。
【００８４】
ＴＦＴのオン電流を大きくするためには、Ｌoffの不純物濃度Ｎ２がＬovの不純物濃度Ｎ１よりも高いことが望ましい。これは、Ｎ２を高くすることにより、抵抗として働くＬoffの抵抗値を下げることができ、その結果、オン電流が増大するからである。具体的には、ＬovとＬoffとを有するＴＦＴ構造（Ａ−ｂ、Ａ−ｃ、Ａ−ｅ、Ａ−ｆ、Ｂ−ｂ、Ｂ−ｃ、Ｂ−ｄ、Ｃ−ｂ、Ｃ−ｅ、Ｃ−ｆ、Ｄ−ｂ、Ｄ−ｅおよびＤ−ｆ）であって、各低濃度不純物領域の不純物濃度がＮ２＞Ｎ１を満足することが好ましい。
【００８５】
一方、従来技術の問題点ＩＩ（リーク電流のばらつき）を解決するだけでなく、リーク電流自体をさらに小さくするためには、Ｌoffの不純物濃度Ｎ２がＬovの不純物濃度Ｎ１よりも低いことが望ましい。これは、Ｎ２を低くすることにより、抵抗として働くＬoffの抵抗値を高くすることができるので、リーク電流を低減できるからである。具体的には、ＬovとＬoffとを有するＴＦＴ構造（Ａ−ｂ、Ａ−ｃ、Ａ−ｅ、Ａ−ｆ、Ｂ−ｂ、Ｂ−ｃ、Ｂ−ｄ、Ｃ−ｂ、Ｃ−ｅ、Ｃ−ｆ、Ｄ−ｂ、Ｄ−ｅおよびＤ−ｆ）であって、各低濃度不純物領域の不純物濃度がＮ２＜Ｎ１を満足することが好ましい。
【００８６】
ＴＦＴの製造工程における歩留まりやスループットを向上させるためには、Ｌoffの不純物濃度Ｎ２とＬovの不純物濃度Ｎ１とが等しいことが望ましい。Ｎ２とＮ１とが等しい場合、後述の実施形態で述べる第２不純物添加工程が不要となり、製造工程数が減るので、歩留まりの改善やスループット向上などの効果が得られる。具体的には、ＬovとＬoffとを有するＴＦＴ構造（Ａ−ｂ、Ａ−ｃ、Ａ−ｅ、Ａ−ｆ、Ｂ−ｂ、Ｂ−ｃ、Ｂ−ｄ、Ｃ−ｂ、Ｃ−ｅ、Ｃ−ｆ、Ｄ−ｂ、Ｄ−ｅおよびＤ−ｆ）であって、各低濃度不純物領域の不純物濃度がＮ２＝Ｎ１を満足することが好ましい。
【００８７】
以上の結果から、Ｌovの不純物濃度とＬoffとの不純物濃度との好ましい関係は次の３タイプである。
α：Ｌovの不純物濃度（Ｎ１）とＬoffの不純物濃度（Ｎ２）が等しい。
β：Ｌoffの不純物濃度（Ｎ２）が、Ｌovの不純物濃度（Ｎ１）よりも高い。
γ：Ｌoffの不純物濃度（Ｎ２）が、Ｌovの不純物濃度（Ｎ１）よりも低い。
【００８８】
以下、本発明による実施形態におけるスイッチング素子のさらに具体的な装置の構成を説明する。
【００８９】
（実施形態１）
図２に示すスイッチング素子１０１は、マルチゲートＧＯＬＤ構造を有する２個のnチャネル型薄膜トランジスタ８１、９１を備えている。スイッチング素子１０１は、図１０（ｂ）に示す構造Ａ−ｂと実質的に同様のＴＦＴ構造を有している。
【００９０】
図２では、絶縁性表面を有する基板１上に半導体層２、ゲート絶縁層３およびゲート電極７ａ、７ｂが順次積層されている。半導体層２は、各トランジスタ８１、９１のそれぞれのチャネル領域４ａ、４ｂを含んでいる。ソース側のトランジスタ８１は、チャネル領域４ａ、その両側に形成された第１の低濃度不純物領域６ａ、６ｂ、さらにその両側に形成された第２の低濃度不純物領域８ａ、８ｂ、ソース領域９、ドレイン領域（高濃度不純物領域）１１およびゲート電極７ａを含んでおり、ドレイン側のトランジスタ９１は、チャネル領域４ｂ、その両側に形成された第１の低濃度不純物領域６ｃ、６ｄ、さらにその両側に形成された第２の低濃度不純物領域８ｃ、８ｄ、ソース領域（高濃度不純物領域）１１、ドレイン領域１０およびゲート電極７ｂを含んでいる。各トランジスタ８１、９１において、ゲート電極７ａ、７ｂは、チャネル領域４ａ、４ｂおよび第１の低濃度不純物領域６ａ、６ｂ、６ｃ、６ｄと重なっているが、第２の低濃度不純物領域８ａ、８ｂ、８ｃ、８ｄとは重なっていない。また、第２の低濃度不純物領域（Ｌoff）の不純物濃度Ｎ２は第１の低濃度不純物領域（Ｌov）の不純物濃度Ｎ１よりも高い。
【００９１】
スイッチング素子１０１は、上記構成を有しているので、高耐圧や高信頼性というＧＯＬＤ構造およびマルチゲート構造の両者の長所を生かしつつ、Ｖthやリーク電流のばらつきが大きいというＧＯＬＤ構造の短所と、実効チャネル長が短くなることに起因したパンチスルーによる耐圧の低下やリーク電流の増大といったマルチゲート構造の短所とを、各々除去できるという相乗効果を有する。加えて、スイッチング素子１０１では、各ＴＦＴのチャネル領域のソース側およびドレイン側の両方にＬovとＬoffとを有するので（図１０（ｂ）に示すＴＦＴ構造Ａ−ｂ）、上記効果に加えて、リーク電流を低減でき、かつ短チャネルをより効果的に防止できる。
【００９２】
図２のスイッチング素子１０１は、例えば以下のようにして製造できる。図３は、図２のスイッチング素子１０１の製造工程を説明する工程断面図である。
【００９３】
まず、図３（ａ）に示すように、石英などの透明絶縁性基板１上に半導体層２を形成する。半導体層２は、例えば非晶質シリコン、多結晶シリコン、単結晶シリコン等を用いて形成される。例えば多結晶シリコンを用いる場合は、減圧ＣＶＤ（Ｌｏｗ  Ｐｏｗｅｒ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ、以下「ＬＰＣＶＤ」と略す）法により、透明絶縁性基板１上にアモルファスシリコン薄膜（厚さ：例えば５０ｎｍ以上１５０ｎｍ程度以下）を形成した後、高温熱処理あるいはレーザーアニールを施して多結晶化させる。その後フォトリソグラフィー工程とエッチング工程によりパターニングを行い、所定の形状の半導体層２を形成する。この後、必要ならば、トランジスタの閾値制御のための不純物注入を行ってもよい。
【００９４】
次に、図３（ｂ）に示すように、半導体層２の上にゲート絶縁層３を形成する。ゲート絶縁層３は、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法による堆積や、酸化等により形成する。ゲート絶縁層３の厚さは例えば１００ｎｍ程度である。
【００９５】
図３（ｃ）に示すように、半導体層２のうち、トランジスタ８１、９１のそれぞれのチャネル領域となる２つの領域をレジスト５で覆う。この後、半導体層２に、第１の導電種の不純物元素をイオン注入により添加して（第１不純物添加工程）、第１の低濃度不純物領域６に相当する領域を形成する。第１不純物添加工程では、第１の導電種としてＮ型不純物（リン、砒素など）を用いる。また、ドーズ量は５×１０12〜１×１０14／ｃｍ2とする。この工程において、レジスト５によりＮ型不純物が注入されない領域は、トランジスタ８１のチャネル領域４ａおよびトランジスタ９１のチャネル領域４ｂとなる。
【００９６】
レジスト５を剥離した後、図３（ｄ）に示すように、ゲート絶縁層３上に、第１トランジスタのゲート電極７ａおよび第２トランジスタのゲート電極７ｂを形成する。ゲート電極７ａ、７ｂの形成は、例えばスパッタ法やＬＰＣＶＤ法を用いてＷＳｉなどの導電膜（厚さ：例えば３００ｎｍ程度）を形成し、その後、チャネル領域４ａ、４ｂと第１の低濃度不純物領域６の一部とを覆うように導電膜をパターニングすることにより行う。ゲート電極７ａ、７ｂの材料として、上記に限らず、リンをドープした多結晶シリコン（Ｎ＋ｐｏｌｙ−Ｓｉ）を用いることもできる。また、ゲート電極７ａ、７ｂは、Ｎ＋ｐｏｌｙ−Ｓｉの上にＷＳｉなどを積層した多層構造を有していてもよい。
【００９７】
続いて、図３（ｅ）に示すように、ゲート電極７ａ、７ｂをマスクとして、半導体層２に、第１の導電種の不純物元素をイオン注入により添加して（第２不純物添加工程）、第２の低濃度不純物領域８に相当する領域を形成する。ゲート電極７ａ、７ｂにより不純物イオンが注入されない領域（チャネル領域を除く）は、第１の低濃度不純物領域６ａ、６ｂ、６ｃ、６ｄとなる。これらの領域は、ゲート電極７ａ、７ｂと重なっているオーバーラップ領域である。本実施形態では、第１の導電種としてＮ型不純物（リン、砒素など）を用いる。ドーズ量は５×１０12〜１×１０14／ｃｍ2とする。この第２不純物添加工程により、第２の低濃度不純物領域になる領域の不純物濃度を、第１低濃度不純物領域６ａ、６ｂ、６ｃ、６ｄの不純物濃度よりも高くできる（Ｎ２＞Ｎ１）。
【００９８】
なお、第２不純物添加工程で添加する不純物は、第１の低濃度不純物領域６ａ、６ｂ、６ｃ、６ｄの不純物濃度Ｎ１および第２の低濃度不純物領域８の不純物濃度Ｎ２の設定によって異なる。例えば、Ｎ２をＮ１より低く設定する場合（Ｎ２＜Ｎ１）、第２不純物添加工程では、第２の導電種としてＰ型不純物（ボロンなど）を用いる。ドーズ量は、例えば１×１０12〜１×１０14／ｃｍ2である。これにより、第２の低濃度不純物領域８では、添加されたＰ型不純物の分だけ、第１不純物添加工程により注入されたＮ型不純物が打ち消されるので、第２の低濃度不純物領域８の不純物濃度Ｎ２は第１の低濃度不純物領域６ａ、６ｂ、６ｃ、６ｄの不純物濃度Ｎ１より低くなる。また、Ｎ２とＮ１とを等しく設定する場合（Ｎ１＝Ｎ２）、第２不純物添加工程は行わない。従って、第２の低濃度不純物領域８には、新たに不純物が注入されないので、第２の低濃度不純物領域８の不純物濃度Ｎ２は、第１の低濃度不純物領域６ａ、６ｂ、６ｃ、６ｄの不純物濃度Ｎ１と等しくなる。
【００９９】
この後、図３（ｆ）に示すように、ゲート絶縁層３におけるゲート電極７ａ、７ｂの両側の所定の領域上にレジスト５’を形成し、レジスト５’をマスクとして第１の導電種の不純物元素をイオン注入により半導体層２に添加する（第３不純物添加工程）。この工程により、半導体層２に、トランジスタ８１のソース領域９、トランジスタ９１のドレイン領域１０、および高濃度不純物領域１１が形成される。高濃度不純物領域１１は、トランジスタ８１とトランジスタ９１とを接続するとともに、トランジスタ８１のドレイン領域およびトランジスタ９１のソース領域として機能する。第３不純物添加工程において、レジスト５’で覆われた領域のうち、ゲート電極７ａ、７ｂと重ならない領域は、それぞれ第２の低濃度不純物領域８ａ、８ｂ、８ｃ、８ｄとなる。これらの領域は、ゲート電極７ａ、７ｂと重なっていないためオフセット領域である。第３不純物添加工程では、第１の導電種としてＮ型不純物（リン、砒素など）を用いる。ドーズ量は１〜５×１０15／ｃｍ2とする。この後、レジスト５’を剥離し、不純物イオン活性化のためのアニールを行う。
【０１００】
なお、第３不純物添加工程において、レジスト５’を形成する領域は、上記に限らず、第２の低濃度不純物領域を形成したい領域の位置や数に応じて決まる。例えば、ゲート電極７ａ、７ｂのソース側またはドレイン側にのみ第２の低濃度不純物領域を形成する場合（図９（ｃ）〜（ｆ）のタイプｃ〜ｆ）は、各ゲート電極の片側にのみ、第２の低濃度不純物領域となる領域を覆うようにレジスト５’を形成すればよい。
【０１０１】
その後、図３（ｇ）に示すように、ゲート電極７ａ、７ｂおよびゲート絶縁層３を覆うように絶縁材料を堆積することにより、層間絶縁層１２を形成する。層間絶縁層１２に、ソース領域９およびドレイン領域１０にそれぞれ達するコンタクトホールを形成する。次いで、これらのコンタクトホール内部および層間絶縁層１２上にＡｌ等の金属材料を堆積して金属膜を形成し、この金属膜を所定の形状にパターニングすることにより、ソース領域９と接続されたソース電極１３と、ドレイン領域１０と接続されたドレイン電極１４とを形成する。こうして、ｎチャネル型マルチゲートＧＯＬＤ構造を有するスイッチング素子１０１が得られる。
【０１０２】
（実施形態２）
図４に示すスイッチング素子１０２は、図４に示すように、マルチゲートＧＯＬＤ構造を有する２個のnチャネル型薄膜トランジスタ８２、９２を備えている。スイッチング素子１０２は、実施形態１の構造、すなわち図１０（ｂ）に示すＴＦＴ構造Ａ−ｂと実質的に同様の構造を有しており、実施形態１と同様に、第２の低濃度不純物領域（Ｌoff）の不純物濃度Ｎ２は第１の低濃度不純物領域（Ｌov）の不純物濃度Ｎ１よりも高い。スイッチング素子１０２が、実施形態１のスイッチング素子１０１と異なる点は、各ゲート電極７ａ、７ｂの側面をそれぞれ覆うサイドウォールスペーサ１６が形成されている点である。各サイドウォールスペーサ１６の幅（チャネル方向の長さ）は、その下の第２の低濃度不純物領域８ａ、８ｂ、８ｃ、８ｄのチャネル方向の長さと略等しい。
【０１０３】
本実施形態では、図４に示すスイッチング素子１０２を、以下のようにして製造する。図５は、図４のスイッチング素子１０２の製造工程を説明する工程断面図である。図５に示す製造方法が実施形態１の製造方法と異なる点は、ゲート電極の横に絶縁膜からなるサイドウォール１６を形成し、このサイドウォール１６の幅によって第２の低濃度不純物領域８ａ、８ｂ、８ｃ、８ｄの長さが決まる点である。また、図５に示す方法では、各ゲート電極７ａ、７ｂの両横に第２の低濃度不純物領域８ａ、８ｂ、８ｃ、８ｄを設ける構造（図９（ｂ）のタイプｂ）のＴＦＴのみ製造可能である。
【０１０４】
まず、実施形態１と同様に、図３（ａ）〜（ｅ）の工程を行う。
【０１０５】
次に、図５（ａ）に示すように、ゲート絶縁層３およびゲート電極７ａ、７ｂを覆うようにＳｉＯ2やＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）などの絶縁層１５を形成する。絶縁層１５の厚さは、1００ｎｍ以上５００ｎｍ程度以下の範囲で、ゲート電極７ａ、７ｂの高さや形成しようとするサイドウォール１６の幅のエッチング条件などによって適宜選択できる。本実施形態では、ゲート電極７ａ、７ｂと略同じ厚さ（３００ｎｍ）とする。
【０１０６】
図５（ｂ）に示すように、絶縁層１５を異方性エッチングすることにより、ゲート電極７ａ、７ｂの両横に絶縁層１５からなるサイドウォール１６を形成する。サイドウォール１６はゲート電極７ａ、７ｂに隣接しているが、絶縁性を有するためゲート電極としては働かない。
【０１０７】
このサイドウォール１６をマスクとして、図５（ｃ）に示すように、第１の導電種の不純物元素をイオン注入により半導体層２に添加する（第３不純物添加工程）。この工程により、半導体層２に、第１トランジスタのソース領域９、第２トランジスタのドレイン領域１０、および高濃度不純物領域１１が形成される。高濃度不純物領域１１は、第１トランジスタと第２トランジスタとを接続するとともに、第１トランジスタのドレイン領域および第２トランジスタのソース領域として機能する。第３不純物添加工程において、サイドウォール16で覆われた領域は、それぞれ第２の低濃度不純物領域８ａ、８ｂ、８ｃ、８ｄとなる。これらの領域は、ゲート電極７ａ、７ｂと重なっていないためオフセット領域である。第３不純物添加工程では、第１の導電種としてＮ型不純物（リン、砒素など）を用いる。ドーズ量は１〜５×１０15／ｃｍ2とする。この後、不純物イオン活性化のためのアニールを行う。
【０１０８】
この後、図５（ｄ）に示すように、ゲート電極７ａ、７ｂおよびゲート絶縁層３を覆うように絶縁材料を堆積することにより、層間絶縁層１２を形成する。層間絶縁層１２に、ソース領域９およびドレイン領域１０にそれぞれ達するコンタクトホールを形成する。次いで、これらのコンタクトホール内部および層間絶縁層１２上にＡｌ等の金属材料を堆積して金属膜を形成し、この金属膜を所定の形状にパターニングすることにより、ソース領域９と接続されたソース電極１３と、ドレイン領域１０と接続されたドレイン電極１４とを形成する。こうして、ｎチャネル型マルチゲートＧＯＬＤ構造を有するスイッチング素子１０２が得られる。
【０１０９】
スイッチング素子１０２は、高耐圧や高信頼性というＧＯＬＤ構造およびマルチゲート構造の両者の長所を生かしつつ、Ｖthやリーク電流のばらつきが大きいというＧＯＬＤ構造の短所と、実効チャネル長が短くなることに起因したパンチスルーによる耐圧の低下やリーク電流の増大といったマルチゲート構造の短所とを、各々除去できるという相乗効果が得られる。加えて、スイッチング素子１０２では、各ＴＦＴのチャネル領域のソース側およびドレイン側の両方にＬovとＬoffとを有するので（図１０（ｂ）のＴＦＴ構造Ａ−ｂ）、上記効果に加えて、リーク電流を低減でき、かつ短チャネルをより効果的に防止できる。
【０１１０】
また、スイッチング素子１０２は、上記のようにして製造されるので、各ＴＦＴのオフセット領域Ｌoffの長さはサイドウォールの幅によって決まる。従って、オフセット領域の長さのばらつきを小さくできるため、信頼性や耐圧のマージンを大きく取る必要がなく、その結果、ＴＦＴを微細化できる。
【０１１１】
（実施形態３）
図６に示すスイッチング素子１０３は、マルチゲートＧＯＬＤ構造を有する２個のnチャネル型薄膜トランジスタ８３、９３を備えている。スイッチング素子１０３は、図１２（ａ）に示すＴＦＴ構造Ｃ−ｅと実質的に同様のＴＦＴ構造を有している。すなわち、スイッチング素子の中央位置から見て、一方の端であるソース領域９側にあるトランジスタ８３は、ソース領域９とチャネル領域４ａとの間にのみ第１の低濃度不純物領域６ａを有しており、他方の端であるドレイン領域１０側にあるトランジスタ９３は、ドレイン領域１０とチャネル領域４ｂとの間にのみ第１の低濃度不純物領域６ｄを有している。
【０１１２】
図６では、絶縁性表面を有する基板１上に半導体層２、ゲート絶縁層３およびゲート電極７ａ、７ｂが順次積層されている。半導体層２は、各トランジスタ８３、９３のそれぞれのチャネル領域４ａ、４ｂを含んでいる。ソース側のトランジスタ８３は、チャネル領域４ａ、ソース領域９、チャネル領域４ａとソース領域９との間に形成された第１の低濃度不純物領域６ａ、第１の低濃度不純物領域６ａとソース領域９との間に形成された第２の低濃度不純物領域８ａ、ドレイン領域（高濃度不純物領域）１１およびゲート電極７ａを含んでおり、ドレイン側のトランジスタ９３は、チャネル領域４ｂ、ドレイン領域１０、チャネル領域４ａとドレイン領域１０との間に形成された第１の低濃度不純物領域６ｄ、第１の低濃度不純物領域６ｄとドレイン領域１０との間に形成された第２の低濃度不純物領域８ｄ、ソース領域（高濃度不純物領域）１１およびゲート電極７ｂを含んでいる。各トランジスタ８３、９３において、ゲート電極７ａ、７ｂは、チャネル領域４ａ、４ｂおよび第１の低濃度不純物領域６ａ、６ｄと重なっているが、第２の低濃度不純物領域８ａ、８ｄとは重なっていない。また、第２の低濃度不純物領域（Ｌoff）の不純物濃度Ｎ２は第１の低濃度不純物領域（Ｌov）の不純物濃度Ｎ１よりも高い。
【０１１３】
スイッチング素子１０３は、上記のようにマルチゲート構造とＧＯＬＤ構造とを組み合わせた構成を有しているので、高耐圧や高信頼性というＧＯＬＤ構造およびマルチゲート構造の両者の長所を生かしつつ、Ｖthやリーク電流のばらつきが大きいというＧＯＬＤ構造の短所と、実効チャネル長が短くなることに起因したパンチスルーによる耐圧の低下やリーク電流の増大といったマルチゲート構造の短所とを、各々除去できるという相乗効果が得られる。加えて、スイッチング素子１０３では、スイッチング素子の中央位置から見て左右対称となるようにＬovおよびＬoffが配置されており、各トランジスタ８３、９３のソース側とドレイン側とに印加される電圧が交互に入れ替わる場合においても、スイッチング素子１０３を構成するトランジスタ８３、９３のうちいずれか一方のトランジスタが、チャネル領域のドレイン側にＬovとＬoffとを併せ持つ（図１２（ａ）のＴＦＴ構造Ｃ−ｅ）ことから、ある程度の信頼性と耐圧を確保できる。
【０１１４】
図６に示すスイッチング素子１０３は、例えば以下のようにして製造できる。図７は、図６のスイッチング素子１０３の製造工程を説明する工程断面図である。
【０１１５】
まず、図７（ａ）に示すように、石英などの透明絶縁性基板１上に半導体層２を形成する。半導体層２は、例えば非晶質シリコン、多結晶シリコン、単結晶シリコン等を用いて形成される。例えば多結晶シリコンを用いる場合は、ＬＰＣＶＤ法により、透明絶縁性基板１上にアモルファスシリコン薄膜（厚さ：例えば５０〜１５０ｎｍ程度）を形成した後高温熱処理あるいはレーザーアニールを施して多結晶化させる。その後フォトリソグラフィー工程とエッチング工程によりパターニングを行い、所定の形状の半導体層２を形成する。また必要ならばこの後、トランジスタの閾値制御のための不純物注入を行ってもよい。
【０１１６】
次に、図７（ｂ）に示すように、半導体層２の上にゲート絶縁層を形成する。ゲート絶縁層３は、ＣＶＤ法による堆積や、酸化等により形成する。ゲート絶縁層３の厚さは例えば１００nm程度とする。
【０１１７】
図７（ｃ）に示すように、半導体層２のうち、トランジスタ８３、９３のそれぞれのチャネル領域となる２つの領域をレジスト５で覆う。この後、半導体層２に、第１の導電種の不純物元素をイオン注入により添加して（第１不純物添加工程）、第１の低濃度不純物領域６に相当する領域を形成する。第１不純物添加工程では、第１の導電種としてＮ型不純物（リン、砒素など）を用いる。また、ドーズ量は５×１０12〜１×１０14／ｃｍ2とする。この工程によって、レジスト５によりＮ型不純物が注入されない領域は、第１トランジスタのチャネル領域４ａおよび第２トランジスタのチャネル領域４ｂになる。
【０１１８】
レジスト５を剥離した後、図７（ｄ）に示すように、ゲート絶縁層３上に、トランジスタ８３のゲート電極７ａおよびトランジスタ９３のゲート電極７ｂを形成する。ゲート電極７ａ、７ｂの形成は、例えばスパッタ法やＬＰＣＶＤ法を用いてＷＳｉなどの導電膜（厚さ：例えば３００ｎｍ程度）を形成し、その後、チャネル領域４ａ、４ｂと第１の低濃度不純物領域６の一部とを覆うように導電膜をパターニングすることにより行う。ゲート電極７ａ、７ｂの材料として、上記に限らず、リンをドープした多結晶シリコン（Ｎ＋ｐｏｌｙ−Ｓｉ）を用いることもできる。また、ゲート電極７ａ、７ｂは、Ｎ＋ｐｏｌｙ−Ｓｉの上にＷＳｉなどを積層した多層構造を有していてもよい。
【０１１９】
続いて、図７（ｅ）に示すように、ゲート電極７ａ、７ｂをマスクとして、半導体層２に、第１の導電種の不純物元素をイオン注入により添加して（第２不純物添加工程）、第２の低濃度不純物領域８に相当する領域を形成する。ゲート電極７ａ、７ｂにより不純物イオンが注入されない領域（チャネル領域を除く）は、第１の低濃度不純物領域６ａ、６ｄとなる。これらの領域は、ゲート電極７ａ、７ｂと重なっているオーバーラップ領域である。本実施形態では、第１の導電種としてＮ型不純物（リン、砒素など）を用いる。ドーズ量は５×１０12〜１×１０14／ｃｍ2とする。この第２不純物添加工程により、第２の低濃度不純物領域になる領域の不純物濃度を、第１低濃度不純物領域６ａ、６ｄの不純物濃度よりも高くできる（Ｎ２＞Ｎ１）。
【０１２０】
なお、実施形態１で説明したように、第２不純物添加工程で添加する不純物は、第１の低濃度不純物領域６ａ、６ｂ、６ｃ、６ｄの不純物濃度Ｎ１および第２の低濃度不純物領域８の不純物濃度Ｎ２の設定によって異なる。例えば、Ｎ２をＮ１より低く設定する場合（Ｎ２＜Ｎ１）、第２不純物添加工程では、第２の導電種としてＰ型不純物（ボロンなど）を用いる。ドーズ量は、例えば１×１０12〜１×１０14／ｃｍ2である。これにより、第２の低濃度不純物領域８では、添加されたＰ型不純物の分だけ、第１不純物添加工程により注入されたＮ型不純物が打ち消されるので、第２の低濃度不純物領域８の不純物濃度Ｎ２は第１の低濃度不純物領域６ａ、６ｄの不純物濃度Ｎ１より低くなる。また、Ｎ２とＮ１とを等しく設定する場合（Ｎ１＝Ｎ２）、第２不純物添加工程は行わない。従って、第２の低濃度不純物領域８には、新たに不純物が注入されないので、第２の低濃度不純物領域８の不純物濃度Ｎ２は、第１の低濃度不純物領域６ａ、６ｄの不純物濃度Ｎ１と等しくなる。
【０１２１】
この後、図７（ｆ）に示すように、ゲート絶縁層３におけるゲート電極７ａのソース側およびゲート電極７ｂのドレイン側の所定の領域上にレジスト５’を形成し、レジスト５’とゲート電極７ａ、７ｂとをマスクとして第１の導電種の不純物元素をイオン注入により半導体層２に添加する（第３不純物添加工程）。この工程により、半導体層２に、トランジスタ８３のソース領域９、トランジスタ９３のドレイン領域１０、および高濃度不純物領域１１が形成される。高濃度不純物領域１１は、トランジスタ８３とトランジスタ９３とを接続するとともに、トランジスタ８３のドレイン領域およびトランジスタ９３のソース領域として機能する。第３不純物添加工程において、レジスト５’で覆われた領域のうち、ゲート電極７ａ、７ｂと重ならない領域は、それぞれ第２の低濃度不純物領域８ａ、８ｄとなる。これらの領域は、ゲート電極７ａ、７ｂと重なっていないためオフセット領域である。第３不純物添加工程では、第１の導電種としてＮ型不純物（リン、砒素など）を用いる。ドーズ量は１〜５×１０15／ｃｍ2とする。この後、レジスト５’を剥離し、不純物イオン活性化のためのアニールを行う。
【０１２２】
なお、第３不純物添加工程において、レジスト５’を形成する領域は、上記に限らず、第２の低濃度不純物領域を形成したい領域の位置や数に応じて決まる。ゲート電極７ａ、７ｂのソース側および／またはドレイン側における、第２の低濃度不純物領域となる領域を覆うようにレジスト５’を形成すればよい。
【０１２３】
その後、図７（ｇ）に示すように、ゲート電極７ａ、７ｂおよびゲート絶縁層３を覆うように絶縁材料を堆積することにより、層間絶縁層１２を形成する。層間絶縁層１２に、ソース領域９およびドレイン領域１０にそれぞれ達するコンタクトホールを形成する。次いで、これらのコンタクトホール内部および層間絶縁層１２上にＡｌ等の金属材料を堆積して金属膜を形成し、この金属膜を所定の形状にパターニングすることにより、ソース領域９と接続されたソース電極１３と、ドレイン領域１０と接続されたドレイン電極１４とを形成する。こうして、ｎチャネル型マルチゲートＧＯＬＤ構造を有するスイッチング素子１０３が得られる。
【０１２４】
上記実施形態１〜３では、ｎチャネル型ＴＦＴを形成しているが、ｐチャネル型ＴＦＴを形成することもできる。この場合、第１の導電種としてＰ型不純物（ボロンなど）、第２の導電種としてＮ型不純物（リン、砒素など）をそれぞれ用いればよい。
【０１２５】
上記実施形態１〜３は、本発明による装置の例示であり、各構成要素の材料、厚さ、形状、形成方法などは上記に限定されない。
【産業上の利用可能性】
【０１２６】
本発明によれば、ＧＯＬＤ構造やマルチゲート構造を有する従来のＴＦＴの長所を損なうことなく、それぞれの構造における問題点を解決した薄膜トランジスタを備えた装置を提供できる。すなわち、薄膜トランジスタを備えた装置において、高い耐圧や高信頼性を確保しつつ、ＴＦＴ間の閾値電圧Ｖthおよびリーク電流のばらつきも抑え、かつ各ＴＦＴにおいて、リーク電流を低減し、短チャネルを防止できる。
【０１２７】
本発明は、複数の薄膜トランジスタを含むスイッチング素子を有する装置、例えばアクティブマトリクス型表示装置（液晶テレビや携帯電話なども含む）などに広く適用できる。
【図面の簡単な説明】
【０１２８】
【図１】本発明による実施形態におけるスイッチング素子の構成を模式的に示す断面図である。
【図２】本発明による実施形態１におけるスイッチング素子の構成を模式的に示す断面図である。
【図３】（ａ）〜（ｇ）は、図２のスイッチング素子の製造工程を説明するための断面工程図である。
【図４】本発明による実施形態２におけるスイッチング素子の構成を模式的に示す断面図である。
【図５】（ａ）〜（ｄ）は、図４のスイッチング素子の製造工程を説明するための断面工程図である。
【図６】本発明による実施形態３におけるスイッチング素子の構成を模式的に示す断面図である。
【図７】（ａ）〜（ｇ）は、図６のスイッチング素子の製造工程を説明するための断面工程図である。
【図８】（ａ）〜（ｄ）は、好適なオーバーラップ領域Ｌovの配置を説明するための断面模式図である。
【図９】（ａ）〜（ｆ）は、好適なオフセット領域Ｌoffの配置を説明するための断面模式図である。
【図１０】（ａ）〜（ｅ）は、好適なＴＦＴ構造を例示する断面模式図である。
【図１１】（ａ）〜（ｆ）は、好適なＴＦＴ構造を例示する断面模式図である。
【図１２】（ａ）〜（ｆ）は、好適なＴＦＴ構造を例示する断面模式図である。
【図１３】（ａ）〜（ｃ）は、好適なオーバーラップ領域Ｌovの長さを説明するための断面模式図である。
【図１４】（ａ）〜（ｃ）は、好適なオフセット領域Ｌoffの長さを説明するための断面模式図である。
【図１５】ＧＯＬＤ構造ＴＦＴにおいて、高濃度不純物領域Ｌoffの長さと耐圧との関係を示すグラフである。
【図１６】従来の半導体装置を示す図である。
【図１７】従来の他の半導体装置を示す図である。
【符号の説明】
【０１２９】
１            基板
２            半導体層
３            ゲート絶縁層
４ａ、４ｂ    チャネル領域
５、５’      レジスト
６、６ａ、６ｂ、６ｃ、６ｄ    第１の低濃度不純物領域
７ａ、７ｂ    ゲート電極
８、８ａ、８ｂ、８ｃ、８ｄ    第２の低濃度不純物領域
９            ソース領域
１０          ドレイン領域
１１          高濃度不純物領域（ソース／ドレイン領域）
１２          層間絶縁層
１３          ソース電極
１４          ドレイン電極
１５          絶縁膜
１６          サイドウォール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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