(57)【要約】      （修正有）【課題】  コンタクトマージンが確保できるシリサイド膜を具備した高集積半導体素子及びその製造方法。【解決手段】  ゲート電極１１０及びソース、ドレイン領域１５０ａ、１５０ｂ上にシリサイド膜１６０が形成される。シリサイド膜１６０はソース及びドレイン領域の低濃度不純物領域１３０ａ、ｂ及び高濃度不純物領域１４０ａ、ｂ上にオーミックコンタクトの役割を行える厚さに形成されている。よって、コンタクトホール１８５形成時、誤整列によりＬＤＤ領域１３０ａ、ｂの上部がオープンされても、所定厚さのシリサイド膜１６０が備えられており、コンタクト抵抗が増大することが防止できる。本発明のソース及びドレイン領域１５０ａ、１５０ｂは基板１００上部に隆起されたＳＥＧ層１２０に形成されるので、十分な接合深さを有し、シリサイド膜１６０形成時、十分なシリコンを提供できて、接合漏れ電流を減らすことができる。【選択図】            図３
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の所定部分に形成されるゲート電極と、
前記ゲート電極両側の半導体基板上に前記ゲート電極の側壁と所定長さほどオーバーラップされるように形成されるエピタキシャル層と、
前記エピタキシャル層及び前記エピタキシャル層の下部の半導体基板にわたって形成され、低濃度不純物領域及び高濃度不純物領域で構成されるソース及びドレイン領域と、
前記ゲート電極側壁に形成され、前記ゲート電極とソース及びドレイン領域を絶縁させるオフセットスペーサと、
前記ゲート電極及びソース、ドレイン領域上に形成されるシリサイド膜と、を含み、
前記シリサイド膜は前記ソース及びドレイン領域の低濃度不純物領域及び高濃度不純物領域上に形成されていることを特徴とする高集積半導体素子。
【請求項２】
前記エピタキシャル層はシリコン層またはシリコン−ゲルマニウム層であることを特徴とする請求項１に記載の高集積半導体素子。
【請求項３】
前記シリコン層は約２５０ないし３５０Åの厚さに形成されることを特徴とする請求項１に記載の高集積半導体素子。
【請求項４】
前記ソース及びドレイン領域は８００ないし１０００Åの深さを有することを特徴とする請求項３に記載の高集積半導体素子。
【請求項５】
前記オフセットスペーサは導電層間を絶縁させうる最小の厚さを有することを特徴とする請求項１に記載の高集積半導体素子。
【請求項６】
前記オフセットスペーサは１５０ないし２５０Åの厚さを有することを特徴とする請求項５に記載の高集積半導体素子。
【請求項７】
前記シリサイド膜は前記シリコン層より薄いことを特徴とする請求項１に記載の高集積半導体素子。
【請求項８】
前記シリサイド膜はチタン、コバルト、ニッケル、白金またはこれらの合金を含むことを特徴とする請求項１に記載の高集積半導体素子。
【請求項９】
前記半導体基板はＳＯＩ基板であることを特徴とする請求項１に記載の高集積半導体素子。
【請求項１０】
前記オフセット酸化膜が形成されたゲート電極両側壁に自己整列スペーサがさらに具備されていることを特徴とする請求項１に記載の高集積半導体素子。
【請求項１１】
半導体基板と、
前記半導体基板上に形成されるゲート電極と、
前記ゲート電極両側の半導体基板上に前記ゲート電極の側壁と所定長さほどオーバーラップされるように形成されるエピタキシャル層と、
前記エピタキシャル層及び前記エピタキシャル層の下部の半導体基板にわたって形成され、低濃度不純物領域及び高濃度不純物領域で構成されるソース及びドレイン領域と、
前記ゲート電極側壁に形成され、前記ゲート電極とソース及びドレイン領域を絶縁させるオフセットスペーサと、
前記オフセットスペーサ外側にそれぞれ形成された絶縁スペーサと、
前記ゲート電極及びソース、ドレイン領域上に形成されるシリサイド膜と、を含み、
前記ソース及びドレイン領域の高濃度不純物領域上のシリサイド膜は前記低濃度不純物領域上のシリサイド膜よりさらに厚いことを特徴とする高集積半導体素子。
【請求項１２】
前記エピタキシャル層はシリコン層またはシリコン−ゲルマニウム層であることを特徴とする請求項１１に記載の高集積半導体素子。
【請求項１３】
前記エピタキシャル層は約２５０ないし３５０Åの厚さに形成されることを特徴とする請求項１１に記載の高集積半導体素子。
【請求項１４】
前記ソース及びドレイン領域は８００ないし１０００Åの深さを有することを特徴とする請求項１３に記載の高集積半導体素子。
【請求項１５】
前記オフセット酸化膜スペーサは導電層間を絶縁させうる最小の厚さを有することを特徴とする請求項１１に記載の高集積半導体素子。
【請求項１６】
前記低濃度不純物領域上のシリサイド膜は前記エピタキシャル層より薄いことを特徴とする請求項１１に記載の高集積半導体素子。
【請求項１７】
前記高濃度不純物領域上のシリサイド膜及びゲート電極上のシリサイド膜は少なくとも１つ以上のシリサイド膜で構成されることを特徴とする請求項１１に記載の高集積半導体素子。
【請求項１８】
前記半導体基板はＳＯＩ基板であることを特徴とする請求項１１に記載の高集積半導体素子。
【請求項１９】
半導体基板上にゲート電極を形成する段階と、
前記ゲート電極両側にオフセットスペーサを形成する段階と、
前記ゲート電極両側の半導体基板を所定厚さほど選択的エピタキシャル成長させる段階と、
前記ゲート電極両側の成長された半導体基板に低濃度不純物領域及び高濃度不純物領域を含むソース及びドレイン領域を形成する段階と、
前記ゲート電極及びソース、ドレイン領域上にシリサイド膜を形成する段階と、を含み、
前記シリサイド膜は前記低濃度不純物領域及び高濃度不純物領域上に形成することを特徴とする高集積半導体素子の製造方法。
【請求項２０】
前記オフセットスペーサは導電層間を絶縁させうる最小厚さに形成することを特徴とする請求項１９に記載の高集積半導体素子の製造方法。
【請求項２１】
前記オフセットスペーサを形成する段階は、
前記ゲート電極及び半導体基板を再酸化する段階と、
前記半導体基板の結果物上に絶縁膜を所定厚さに蒸着する段階と、
前記絶縁膜を非等方性エッチングする段階と、を含むことを特徴とする請求項２０に記載の高集積半導体素子の製造方法。
【請求項２２】
前記ソース及びドレイン領域を形成する段階は、
前記ゲート電極両側の半導体基板に低濃度不純物を注入して低濃度不純物領域を形成する段階と、
前記ゲート電極両側壁にＬＤＤスペーサを形成する段階と、
前記ＬＤＤスペーサ外側に高濃度不純物を注入して高濃度不純物領域を形成する段階と、
前記ＬＤＤスペーサを除去する段階と、を含むことを特徴とする請求項１９に記載の高集積半導体素子の製造方法。
【請求項２３】
前記ソース及びドレイン領域を形成する段階及びシリサイド膜を形成する段階は、
前記ゲート電極両側の半導体基板に低濃度不純物を注入して低濃度不純物領域を形成する段階と、
前記低濃度不純物領域上にシリサイド膜を形成する段階と、
前記ゲート電極両側壁に絶縁膜スペーサを形成する段階と、
前記絶縁膜スペーサ外側の半導体基板に高濃度不純物を注入して高濃度不純物領域を形成する段階と、を含むことを特徴とする請求項１９に記載の高集積半導体素子の製造方法。
【請求項２４】
前記シリサイド膜を形成する段階は、
前記ゲート電極及びソース、ドレイン領域を具備した半導体基板上に転移金属膜を蒸着する段階と、
前記転移金属膜を熱処理してシリサイド膜を形成する段階と、
前記残留する転移金属膜を除去する段階と、を含むことを特徴とする請求項２３に記載の高集積半導体素子の製造方法。
【請求項２５】
前記転移金属膜はチタン、コバルト、ニッケル、白金またはこれらの合金を含むことを特徴とする請求項２４に記載の高集積半導体素子の製造方法。
【請求項２６】
前記転移金属膜がチタンまたはコバルトである場合、前記熱処理段階は、
前記転移金属膜を３５０ないし６００℃の温度で１次熱処理する段階と、
前記１次熱処理された転移金属膜を５００ないし９００℃の温度で２次熱処理する段階と、を含むことを特徴とする請求項２４に記載の高集積半導体素子の製造方法。
【請求項２７】
前記転移金属膜がニッケルである場合、前記熱処理段階は前記転移金属膜を３５０ないし６００℃の温度範囲で熱処理することを特徴とする請求項２４に記載の高集積半導体素子の製造方法。
【請求項２８】
前記シリサイド膜を形成する段階以後に、前記オフセットスペーサが形成されたゲート電極両側壁に自己整列スペーサを形成する段階をさらに含むことを特徴とする請求項１９に記載の高集積半導体素子の製造方法。
【請求項２９】
半導体基板上にゲート電極を形成する段階と、
前記ゲート電極両側に導電層間を絶縁させうる最小の厚さにオフセットスペーサを形成する段階と、
前記ゲート電極両側の半導体基板を所定厚さほど選択的エピタキシャル成長させる段階と、
前記ゲート電極両側の成長された半導体基板に低濃度不純物領域及び高濃度不純物領域を含むソース及びドレイン領域を形成する段階と、
前記ゲート電極及びソース及びドレイン領域上に第１シリサイド膜を形成する段階と、
前記オフセットスペーサ両側に絶縁スペーサを形成する段階と、
前記スペーサ両側第１シリサイド膜及び前記ゲート電極上部に第２シリサイド膜を形成する段階と、を含むことを特徴とする高集積半導体素子の製造方法。
【請求項３０】
前記オフセットスペーサを形成する段階は、
前記ゲート電極及び半導体基板を再酸化する段階と、
前記半導体基板結果物上部に絶縁膜を所定厚さに蒸着する段階と、
前記絶縁膜を非等方性エッチングする段階と、を含むことを特徴とする請求項２９に記載の高集積半導体素子の製造方法。
【請求項３１】
前記ソース及びドレイン領域を形成する段階は、
前記ゲート電極両側の半導体基板に低濃度不純物を注入して低濃度不純物領域を形成する段階と、
前記ゲート電極両側壁にＬＤＤスペーサを形成する段階と、
前記ＬＤＤスペーサ外側に高濃度不純物を注入して高濃度不純物領域を形成する段階と、
前記ＬＤＤスペーサを除去する段階と、を含むことを特徴とする請求項３０に記載の高集積半導体素子の製造方法。
【請求項３２】
前記ソース及びドレイン領域を形成する段階及び前記第１シリサイド膜を形成する段階は、
前記ゲート電極両側の半導体基板に低濃度不純物を注入して低濃度不純物領域を形成する段階と、
前記低濃度不純物領域上に第１シリサイド膜を形成する段階と、
前記ゲート電極両側壁に絶縁膜スペーサを形成する段階と、
前記絶縁膜スペーサ外側の半導体基板に高濃度不純物を注入して高濃度不純物領域を形成する段階と、を含むことを特徴とする請求項２９に記載の高集積半導体素子の製造方法。
【請求項３３】
前記第１シリサイド膜を形成する段階及び第２シリサイド膜を形成する段階は、
前記ゲート電極及びソース、ドレイン領域を具備した半導体基板結果物上部に転移金属膜を蒸着する段階と、
前記転移金属膜を熱処理してシリサイド膜を形成する段階と、
前記残留する転移金属膜を除去する段階と、を含むことを特徴とする請求項３２に記載の高集積半導体素子の製造方法。
【請求項３４】
前記転移金属膜はチタン、コバルト及びニッケルのうち選択される１つの金属膜であることを特徴とする請求項３３に記載の高集積半導体素子の製造方法。
【請求項３５】
前記転移金属膜がチタンまたはコバルトである場合、前記熱処理段階は、
前記転移金属膜を３５０ないし６００℃の温度で１次熱処理する段階と、
前記１次熱処理された転移金属膜を５００ないし９００℃の温度で２次熱処理する段階と、を含むことを特徴とする請求項３４に記載の高集積半導体素子の製造方法。
【請求項３６】
前記転移金属膜がニッケルである場合、前記熱処理段階は前記転移金属膜を３５０ないし６００℃の温度範囲で熱処理することを特徴とする請求項３４に記載の高集積半導体素子の製造方法。
【請求項３７】
前記第１シリサイド膜と前記第２シリサイド膜とは相異なる物質であることを特徴とする請求項３３に記載の高集積半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高集積半導体素子及びその製造方法に係り、より具体的には、コンタクトマージンが確保できるシリサイド膜を具備した高集積半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体素子の集積度が高まることによって、半導体素子が形成される面積及び線幅のサイズが減少される。その結果、半導体素子を構成する配線抵抗及びコンタクト抵抗が徐々に高まっており、このような抵抗の増加は半導体素子の動作速度を低下させる原因となる。
【０００３】
配線抵抗及びコンタクト抵抗を改善するために、ＭＯＳトランジスタのゲート電極及びソース、ドレイン領域上に自己整列的にシリサイド膜（ＳＡＬＩＣＩＤＥ：ｓｅｌｆ−ａｌｉｇｎｅｄ  ｓｉｌｉｃｉｄｅ）を形成する方法が提案された。（非特許文献１参照）
図１を参照して、一般的な自己整列シリサイド膜を有する高集積半導体素子を説明する。
【０００４】
図１に示されたように、半導体基板１０、すなわち、シリコン基板上部にゲート絶縁膜１５及びゲート電極用のポリシリコン膜１８を順次に積層した後、ポリシリコン膜１８及びゲート絶縁膜１５を所定部分パターニングしてゲート電極２０を形成する。ゲート電極２０両側の半導体基板に低濃度不純物をイオン注入して、低濃度不純物領域（ＬＤＤ領域：ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）２５ａ、２５ｂを形成する。次に、ゲート電極２０の両壁に絶縁スペーサ３０を形成した後、スペーサ３０両側の半導体基板１０に高濃度不純物領域３５ａ、３５ｂを形成し、ソース、ドレイン領域４０ａ、４０ｂを構築する。その次に、半導体基板１０の結果物上部に転移金属膜（図示せず）を蒸着した後、熱処理工程を実施する。それによって、シリコンで構成されたゲート電極２０、ソース及びドレイン領域４０ａ、４０ｂと転移金属膜とが反応して、ゲート電極２０及びソース、ドレイン領域４０ａ、４０ｂ上に選択的にシリサイド膜（４５）が形成される。その次に、反応されていない転移金属膜を除去する。このように以後の金属と連結されるゲート電極２０及びソース、ドレイン領域４０ａ、４０ｂ上に低抵抗を有するシリサイド膜が選択的に形成されることによって、配線抵抗及びコンタクト抵抗が減少されうる。
【０００５】
その後、図２に示されたように、半導体基板１０の結果物上部に層間絶縁膜５０を蒸着し、ソース及び／またはドレイン領域４０ａ、４０ｂが露出されるように層間絶縁膜５０をエッチングしてコンタクトホール５５ａを形成する。
【０００６】
しかし、半導体素子の集積度が高まることによって、ソース及びドレイン領域４０ａ、４０ｂの面積が狭くなる。これにより、コンタクトホールを形成するためのマージンが不足であり、コンタクトホールを形成するためのフォトリソグラフィ工程時、誤整列が発生されうる。このように誤整列が発生すれば、図２のようにコンタクトホール５５がスペーサ３０を貫通してＬＤＤ領域２５ａが露出されるように形成されうる。前記コンタクトホール５５により露出されるＬＤＤ領域２５ａは相対的に低い不純物濃度を有するので、高抵抗を有しており、このようなＬＤＤ領域２５ａと以後の金属配線（図示せず）とがコンタクトされれば、コンタクト抵抗が高まる問題がある。
【０００７】
また、現在の高集積半導体素子はゲート電極の線幅の減少に応じてソース及びドレイン領域４０ａ、４０ｂの深さも減少する傾向である。これにより、０．１μｍ以下のデザインルールでは約８００Å以下の接合深さが要求される。
【０００８】
しかし、浅い接合深さを有するソース及びドレイン領域４０ａ、４０ｂ上にシリサイド膜を形成すれば、シリサイド膜の厚さが相対的に薄く形成され、ソース及びドレイン領域４０ａ、４０ｂを構成するシリコンがシリサイド膜を形成するために殆どが提供されて、接合漏れ電流が誘発されうる。
【非特許文献１】Ｓｉｌｉｃｏｎ  ｐｒｏｃｅｓｓｉｎｇ  ｆｏｒ  ｔｈｅ  ＶＬＳＩＥｒａ，Ｖｏｌ４，ｐ．６０４
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明が解決しようとする技術的課題は、コンタクトマージンを確保しながら、コンタクト抵抗を減少させうる高集積半導体素子を提供することである。
【００１０】
また、本発明が解決しようとする他の技術的課題は、ソース及びドレイン領域の接合漏れ電流を減少させうる高集積半導体素子を提供することである。
【００１１】
また、本発明が解決しようとするさらに他の技術的課題は、前記した高集積半導体素子の製造方法を提供することである。
【課題を解決するための手段】
【００１２】
前記した本発明が解決しようとする技術的課題を達成するための本発明の一見地による高集積半導体素子は、半導体基板上の所定部分に形成されるゲート電極を含む。前記ゲート電極両側の半導体基板上に前記ゲート電極の側壁と所定長さほどオーバーラップされるようにエピタキシャル層が形成されている。前記エピタキシャル層及び前記エピタキシャル層の下部の半導体基板にわたって低濃度不純物領域（ＬＤＤ領域）及び高濃度不純物領域で構成されるソース及びドレイン領域が形成され、前記ゲート電極側壁に前記ゲート電極とソース及びドレイン領域とを絶縁させるようにオフセットスペーサが形成される。前記ゲート電極及びソース、ドレイン領域上にシリサイド膜が形成される。前記シリサイド膜は前記ソース及びドレイン領域の低濃度不純物領域及び高濃度不純物領域の上部にオーミックコンタクト役割を行える程度の厚さに平らに形成されている。
【００１３】
この時、前記エピタキシャル層はシリコン層またはシリコン−ゲルマニウムであり、約２５０ないし３５０Åの厚さで形成されうる。前記ソース及びドレイン領域は８００ないし１０００Åの深さを有するように形成されうる。
【００１４】
前記オフセットスペーサは導電層間を絶縁させうる最小の厚さを有することが望ましく、前記シリサイド膜は前記エピタキシャル層より薄い、例えば１００ないし２００Åの厚さを有することが望ましい。
【００１５】
また、半導体基板はＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板である場合があり、前記オフセットスペーサが形成されたゲート電極両側壁に自己整列スペーサがさらに具備されうる。
【００１６】
また、本発明のさらに他の実施例による高集積半導体素子は、半導体基板上に形成されるゲート電極を含む。前記ゲート電極両側の半導体基板上に前記ゲート電極の側壁と所定長さほどオーバーラップされるようにエピタキシャル層が形成され、前記エピタキシャル層及び前記エピタキシャル層の下部の半導体基板にわたって、ＬＤＤ領域及び高濃度不純物領域で構成されるソース及びドレイン領域が形成される。前記ゲート電極側壁に前記ゲート電極とソース及びドレイン領域を絶縁させるようにオフセット酸化膜スペーサが形成され、前記オフセット酸化膜の外側のそれぞれに絶縁スペーサが形成される。前記ゲート電極及びソース、ドレイン領域上にシリサイド膜が形成され、前記ソース及びドレイン領域の高濃度不純物領域上のシリサイド膜は前記低濃度不純物領域上のシリサイド膜よりさらに厚く、前記低濃度不純物領域上のシリサイド膜はオーミックコンタクト役割を行える程度の厚さを有することが望ましい。
【００１７】
前記低濃度不純物領域上のシリサイド膜は前記シリコン層より薄いことが望ましく、前記高濃度不純物領域上のシリサイド膜及びゲート電極上のシリサイド膜は少なくとも１つ以上のシリサイド膜で構成される。
【００１８】
また、本発明の他の見地による高集積半導体素子の製造方法は、次のようである。まず、半導体基板上にゲート電極を形成した後、前記ゲート電極両側にオフセットスペーサを形成する。前記ゲート電極両側の半導体基板を所定厚さほど選択的エピタキシャル成長させた後、前記ゲート電極両側の成長された半導体基板に低濃度不純物領域及び高濃度不純物領域を含むソース及びドレイン領域を形成する。前記ゲート電極及びソース及びドレイン領域上にシリサイド膜を形成する。この時、前記シリサイド膜は前記低濃度不純物領域及び高濃度不純物領域の上部にオーミックコンタクトの役割を行える程度の厚さに形成する。
【００１９】
前記オフセットスペーサは導電層間を絶縁させうる最小厚さに形成することが望ましい。このようなオフセットスペーサを形成する段階は、前記ゲート電極及び半導体基板を再酸化する段階、前記半導体基板結果物の上部に絶縁膜を所定厚さに蒸着する段階、及び前記絶縁膜を非等方性エッチングする段階を含む。
【００２０】
前記ソース及びドレイン領域を形成する段階は、前記ゲート電極両側の半導体基板に低濃度不純物を注入して低濃度不純物領域を形成する段階、前記ゲート電極両側壁に絶縁膜スペーサを形成する段階、前記絶縁膜スペーサ外側に高濃度不純物を注入して高濃度不純物領域を形成する段階、及び前記絶縁膜スペーサを除去する段階を含む。
【００２１】
前記シリサイド膜を形成する段階は、前記ゲート電極及びソース、ドレイン領域を具備した半導体基板上に転移金属膜を蒸着する段階、前記転移金属膜を熱処理してシリサイド膜を形成する段階、及び前記残留する転移金属膜を除去する段階を含む。
【００２２】
また、ソース及びドレイン領域を形成する段階及びシリサイド膜を形成する段階は、前記ゲート電極両側の半導体基板に低濃度不純物を注入して低濃度不純物領域を形成する段階、前記低濃度不純物領域上にシリサイド膜を形成する段階、及び前記ゲート電極両側壁に絶縁膜スペーサを形成する段階、及び前記絶縁膜スペーサ外側の半導体基板に高濃度不純物を注入して高濃度不純物領域を形成する段階を含む。
【００２３】
前記転移金属膜はチタン、コバルト、ニッケル及び白金のうち選択される１つの金属膜でありうる。
【００２４】
前記転移金属膜がチタンまたはコバルトである場合、前記熱処理段階は、前記転移金属膜を３５０ないし６００℃の温度で１次熱処理する段階、及び前記１次熱処理された転移金属膜を５００ないし９００℃の温度で２次熱処理する段階を含みうる。
【００２５】
前記転移金属膜がニッケルである場合、前記熱処理段階は前記転移金属膜を３５０ないし６００℃の温度範囲で熱処理できる。
【００２６】
前記シリサイド膜を形成する段階以後に、前記オフセットスペーサが形成されたゲート電極両側壁に自己整列スペーサを形成する段階をさらに含みうる。
【００２７】
また、本発明のさらに他の実施例によれば、半導体基板上にゲート電極を形成した後、前記ゲート電極両側に導電層間を絶縁させうる最小厚さにオフセットスペーサを形成する。前記ゲート電極両側の半導体基板を所定厚さほど選択的エピタキシャル成長させた後、前記ゲート電極両側の成長された半導体基板に低濃度不純物領域及び高濃度不純物領域を含むソース及びドレイン領域を形成する。前記ゲート電極及びソース及びドレイン領域上に第１シリサイド膜を形成した後、前記オフセットスペーサ両側にスペーサを形成し、前記スペーサ両側第１シリサイド膜及び前記ゲート電極上部に第２シリサイド膜を形成する。
【００２８】
前記第１シリサイド膜と前記第２シリサイド膜とは相異なる物質でありうる。
【発明の効果】
【００２９】
本発明によれば、ＬＤＤ領域上にオーミックコンタクト層の役割を果たす程度の厚さのシリサイド膜を平らに形成する。これにより、コンタクトホール形成時、誤整列によりＬＤＤ領域の上部がオープンされても、所定厚さのシリサイド膜が備えられており、コンタクト抵抗が強まることが防止できる。
【００３０】
また、相対的に低濃度を有するＬＤＤ領域上に所定厚さのシリサイド膜を形成するので、ＬＤＤ領域の抵抗が改善でき、寄生抵抗の増大も防止できる。
【００３１】
一方、本発明のソース及びドレイン領域は基板上部に隆起されたＳＥＧ層に形成されるので、十分な接合深さを有する。これにより、一定深さのソース及びドレイン領域を確保しながらシリサイド膜の形成時に、十分なシリコンを提供できて、接合漏れ電流を減らすことができる。
【発明を実施するための最良の形態】
【００３２】
以下、添付した図面に基づいて本発明の望ましい実施例を説明する。しかし、本発明の実施例は様々な他の形態に変形されることができ、本発明の範囲が後述する実施例によって限定されると解釈されてはならない。本発明の実施例は当業者に本発明をより完全に説明するために提供されるものである。したがって、図面での要素の形状などはより明確な説明を強調するために誇張されたものであり、図面上で同じ符号で表示された要素は同じ要素を意味する。
【００３３】
図３は、本発明の実施例１による高集積半導体素子の断面図であり、図４Ａないし図４Ｄは、本発明の実施例１による高集積半導体素子の製造方法を説明するための各工程別断面図である。
【００３４】
図３を参照して、半導体基板１００、例えばシリコン基板またはシリコンゲルマニウム基板上部にゲート電極１１０が形成される。ゲート電極１１０と半導体基板１００間にゲート絶縁膜１０５が介在されており、ゲート電極１１０両側の半導体基板１００はゲート電極１１０の側壁一部とオーバーラップされるように所定厚さｄほど隆起されている。ゲート電極１１０とオーバーラップされる隆起された半導体基板１００部分はシリコン層、シリコンゲルマニウム層よりなるＳＥＧ層（Ｓｅｌｅｃｔｉｖｅ  ｅｐｉｔａｘｉａｌ  ｇｒｏｗｔｈ）１２０である。ゲート電極１１０の側壁とオーバーラップされる半導体基板１００、すなわち、ＳＥＧ層１２０の厚さｄは１００ないし１０００Å、望ましくは、２５０ないし３５０Åである。ゲート電極１１０の側壁に薄膜のオフセットスペーサ１１５が形成され、オフセットスペーサ１１５はゲート電極１１０と隆起された半導体基板、すなわち、ＳＥＧ層１２０間に介在されてゲート電極１１０と隆起された半導体基板（ＳＥＧ層）１１０とを絶縁させる役割をする。オフセットスペーサ１１５はシリコン酸化膜、シリコン窒化膜、シリコン窒酸化膜またはこれらの複合膜を含みうる。この時、オフセットスペーサ１１５の厚さはゲート電極１１０と隆起された半導体基板（ＳＥＧ層）１１０とを絶縁させる最小厚さ、例えば１５０ないし２５０Åを有することが望ましい。例えば、本実施例のオフセットスペーサ１１５を構成するシリコン酸化膜は約５０ないし１００Åの厚さを有することができ、シリコン窒化膜は１００ないし１５０Åの厚さを有しうる。
【００３５】
ゲート電極１１０両側のＳＥＧ層１２０を含む半導体基板１００にＬＤＤ形態のソース及びドレイン領域１５０ａ、１５０ｂが形成される。すなわち、ソース及びドレイン領域１５０ａ、１５０ｂは低濃度不純物を含むＬＤＤ領域１３０ａ、１３０ｂ及びＬＤＤ領域１３０ａ、１３０ｂより深い高濃度不純物領域１４０ａ、１４０ｂを含む。このようなソース及びドレイン領域１５０ａ、１５０ｂはＳＥＧ層１２０及びその下部の半導体基板１００領域を一部占有するように形成される。このようなソース及びドレイン領域１５０ａ、１５０ｂは半導体基板１００の初期表面１００ａから浅い接合深さを有するが、ＳＥＧ層１２０により十分な接合深さが確保される。本実施例でソース及びドレイン領域１５０ａ、１５０ｂの接合深さは約８００ないし１０００Å厚さを有しうる。
【００３６】
ゲート電極１１０及びソース、ドレイン領域１５０ａ、１５０ｂに一定厚さのシリサイド膜１６０が形成される。シリサイド膜１６０は以後、導電配線コンタクト時、遺失されないながらもオーミックコンタクト層の役割ができる程度の厚さ（コンタクト抵抗を減少されうる程度の厚さ）、例えば１００ないし１０００Åの厚さを有するのが望ましい。また、本実施例のＬＤＤ領域１３０ａ、１３０ｂは外部に露出されているので、ＬＤＤ領域１３０ａ、１３０ｂ上部にもオーミックコンタクト層の役割を行える程度の厚さのシリサイド膜１６０が平らに形成される。
【００３７】
シリサイド膜１６０が形成された半導体基板１００上部に層間絶縁膜１８０が形成される。層間絶縁膜１８０の内部にソース及びドレイン領域１５０ａ、１５０ｂを露出させるコンタクトホール１８５が形成される。コンタクトホール１８５の内部に導電配線（図示せず）が形成される。この時、従来の高抵抗領域であったＬＤＤ領域１３０ａ、１３０ｂ上部にも低抵抗のシリサイド膜１６０が形成されることによって、コンタクトホール１８５の形成時、誤整列によりＬＤＤ領域１３０ａ、１３０ｂが露出されても、コンタクト抵抗が極端に強くならない。これにより、コンタクトホール１８５が形成されうる領域がＬＤＤ領域１３０ａ、１３０ｂの面積ほど延びて、コンタクトマージンが増大する。
【００３８】
以下、本発明の実施例１による高集積半導体素子の製造方法を説明する。
【００３９】
図４Ａに示されたように、半導体基板１００を準備する。半導体基板１００は、例えば不純物がドーピングされたシリコン基板であるか、あるいはシリコンゲルマニウム基板である。半導体基板１００上部にゲート絶縁膜１０５及びゲート電極用のポリシリコン膜１０７を順次に蒸着した後、ポリシリコン膜１０７及びゲート絶縁膜１０５を非等方性エッチングし、ゲート電極１１０を形成する。ゲート電極１１０を形成するためのエッチング工程時に発生する損傷を直すために、半導体基板１００及びゲート電極１１０表面を再酸化する。前記再酸化工程で半導体基板１００の表面及びゲート電極１１０の表面に薄膜の再酸化膜（図示せず）が形成されている。
【００４０】
半導体基板１００結果物表面にスペーサ用絶縁膜、例えばシリコン酸化膜、シリコン窒化膜またはシリコン窒酸化を一般的なＬＤＤスペーサの厚さより薄く蒸着する。望ましくは、スペーサ用絶縁膜は導電層間を絶縁させうる最小厚さ、例えば、１００ないし２００Åの厚さに蒸着する。
【００４１】
その後、スペーサ用絶縁膜を非等方性ブランケットエッチングして、ゲート電極１１０両側壁にオフセットスペーサ１１５を形成する。オフセットスペーサ１１５は前記再酸化膜及びスペーサ用絶縁膜で構成されることができ、ゲート電極１１０の上部及び半導体基板１００の上部に残留した再酸化膜はオフセットスペーサ１１５を形成するためのエッチング工程時に除去される。
【００４２】
その後、半導体基板１００結果物を所定厚さｄほど選択的エピタキシャル成長させて、ＳＥＧ層１２０、１２５を形成する。ＳＥＧ層１２０、１２５は公知のように、シリコン込み物質の上部でのみ成長される特徴を有するので、本実施例でＳＥＧ層１２０、１２５はゲート電極１１０及びその両側の半導体基板１００上部でのみ成長される。本実施例でＳＥＧ層１２０、１２５は１００ないし１０００Å、望ましくは、２５０ないし３５０Å厚さに形成されるのが望ましい。ＳＥＧ層１２０の形成で、半導体基板１００の結果物表面は所定厚さｄほど隆起され、ゲート電極１１０は所定厚さほど半導体基板１００に埋め立てられたと見られる。記されていない図面符号１００ａは初期半導体基板表面を示す。
【００４３】
図４Ｂに示されたように、ゲート電極１１０両側のＳＥＧ層１２０及び半導体基板１００に低濃度不純物をイオン注入して、ＬＤＤ領域１３０ａ、１３０ｂを形成する。ＬＤＤ領域１３０ａ、１３０ｂの深さがＳＥＧ層１２０の厚さより厚いように低濃度不純物を注入するのが望ましい。
【００４４】
次に、図４Ｃを参照して、半導体基板１００結果物上部にＬＤＤスペーサ用絶縁膜を蒸着した後、非等方性ブランケットエッチングして、ゲート電極１１０の外側にＬＤＤスペーサ１３５を形成する。ＬＤＤスペーサ１３５は、例えばシリコン酸化膜またはシリコン窒化膜でありうる。ＬＤＤスペーサ１３５外側のＬＤＤ領域１３０ａ、１３０ｂが形成されている半導体基板１００に高濃度不純物をイオン注入して、高濃度不純物領域１４０ａ、１４０ｂを形成する。これにより、ＬＤＤ形態のソース及びドレイン領域１５０ａ、１５０ｂが形成される。ソース及びドレイン領域１５０ａ、１５０ｂは初期半導体基板１００の表面１００ａから５００ないし８００Åの浅い接合深さを有するが、基板１００表面に隆起されたＳＥＧ層１２０表面から増えた約８００ないし１０００Åの比較的深い接合深さを有する。
【００４５】
図４Ｄに示すように、ＬＤＤスペーサ１３５を公知の方式で除去する。これにより、ＬＤＤ領域１３０ａ、１３０ｂが露出される。その後、ゲート電極１１０、ソース及びドレイン領域１５０ａ、１５０ｂが形成された半導体基板１００上部に転移金属膜（耐火性金属膜）１５５、例えば、チタン、コバルト、ニッケル及び白金のうち選択される１つの金属膜、または前記金属膜などの合金膜である場合があり、１００ないし１０００Å厚さ、望ましくは、１００ないし２００Åの厚さに蒸着する。
【００４６】
また、図３を参照して、半導体基板１００結果物を熱処理して、ゲート電極１１０及びソース、ドレイン領域１５０ａ、１５０ｂの上部に１００ないし１０００Å、望ましくは、１００ないし２００Åのシリサイド膜１６０を形成する。この時、転移金属膜がチタンまたはコバルトである場合、３５０ないし６００℃温度で１次的に熱処理し、さらに５００ないし９００℃の温度で２次的に熱処理して安定した相のシリサイド膜を形成する。一方、転移金属膜がニッケルである場合、３５０ないし６５０℃の一回の熱処理工程だけで安定した相のシリサイド膜が形成できる。その後、反応していない転移金属膜、すなわちオフセットスペーサ１１５表面及び素子分離膜（図示せず）上部の転移金属膜を公知のウェットエッチング方式で除去する。これにより、ゲート電極１１０及びソース、ドレイン領域１５０ａ、１５０ｂに選択的にシリサイド膜１６０が形成される。
【００４７】
また、シリサイド膜１６０はＬＤＤ領域１３０ａ、１３０ｂを形成する工程と、ＬＤＤスペーサ１３５を形成する段階間に形成できる。すなわち、前記図４ＡのようにＬＤＤ領域１３０ａ、１３０ｂを形成した後、図５Ａに示されたように、半導体基板１００の上部に転移金属膜（図示せず）を蒸着し、前記転移金属膜を熱処理して、ＬＤＤ領域１３０ａ、１３０ｂの上部及びゲート電極１１０の上部にシリサイド膜１６０を形成する。
【００４８】
その後、図５Ｂに示されたように、ゲート電極１１０両側にＬＤＤスペーサ１３５を公知の方式で形成した後、シリサイド膜１６０が形成されたＬＤＤ領域１３０ａ、１３０ｂに高濃度不純物を注入して高濃度不純物領域１４０ａ、１４０ｂが形成できる。その後、図示されていないが、ＬＤＤスペーサ１３５を除去する。
【００４９】
このような方式によりシリサイド膜１６０が形成された半導体基板１００結果物上部に前記図３に示されたように、層間絶縁膜１８０を蒸着し、層間絶縁膜１８０の上部にソース及びドレイン領域１５０ａ、１５０ｂが露出されるように公知のフォトリソグラフィ工程によりフォトレジストパターン（図示せず）を形成する。その後、フォトレジストパターンの形態に層間絶縁膜１８０をエッチングしてコンタクトホール１８５を形成した後、フォトレジストパターンを除去する。この時、前記ＬＤＤ領域１３０ａ、１３０ｂ上部にもオーミックコンタクト層の役割ができる程度のシリサイド膜１６０が形成されているので、コンタクト面積及びコンタクトマージンが増大され、若干の誤整列によりＬＤＤ領域１３０ａ、１３０ｂが露出されてもコンタクト抵抗を減少させうる。
【００５０】
このような本発明の実施例によれば、高濃度不純物領域１４０ａ、１４０ｂ及びＬＤＤ領域１３０ａ、１３０ｂの上部にオーミックコンタクト層の役割を十分に行える程度の厚膜でシリサイド膜１６０を平らに形成する。これにより、コンタクトが形成できる面積が既存高濃度不純物領域１４０ａ、１４０ｂの上部でＬＤＤ領域１３０ａ、１３０ｂを含む領域まで拡張されて、コンタクトマージンが確保できる。
【００５１】
また、相対的に低濃度を有するＬＤＤ領域１３０ａ、１３０ｂ上部に低抵抗シリサイド膜１６０が形成されるので、ＬＤＤ領域１３０ａ、１３０ｂの面抵抗が改善される。これにより、寄生抵抗が減少されて、素子の性能が改善される。
【００５２】
また、本発明の実施例によるソース及びドレイン領域１５０ａ、１５０ｂは基板１００の上部に隆起されたＳＥＧ層１２０に形成されるので、十分な接合深さを有する。これにより、一定深さのソース及びドレイン領域１５０ａ、１５０ｂを確保しながらシリサイド膜の形成時、十分なシリコンが提供できて、接合漏れ電流が減らせる。
【００５３】
図６は、本発明の実施例２を説明するための高集積半導体素子の断面図である。
【００５４】
前述した実施例１のようにゲート電極１１０、ソース及びドレイン領域１５０ａ、１５０ｂの上部に選択的にシリサイド膜１６０を形成した後、オフセットスペーサ１１５が形成されたゲート電極１１０の側壁に自己整列スペーサ１６５を形成する。自己整列スペーサ１６５は、例えばシリコン窒化膜で形成されることができ、前記オフセットスペーサ１１５より形成されうる。
【００５５】
このような自己整列スペーサ１６５の形成により、ゲート電極１１０両側のソース及びドレイン領域１５０ａ、１５０ｂの上部にＳＡＣ（ｓｅｌｆ  ａｌｉｇｎｅｄ  ｃｏｎｔａｃｔ）が形成できて、本実施例の高集積素子をＤＲＡＭメモリセルのトランジスタとして適用できる。
【００５６】
図７は、本発明の実施例３による高集積半導体素子の断面図である。
【００５７】
前記した高集積半導体素子はシリコンで構成された半導体基板１００の他にＳＯＩ基板に形成されうる。すなわち、図７に示されたように、ＳＯＩ基板２００を準備する。ＳＯＩ基板２００はベース基板２１０、シリコン酸化膜埋没層２２０及びシリコン層２３０で構成される。このようなＳＯＩ基板２００は２枚のウェーハをボンディングする方式またはウェーハ中心に酸素をイオン注入する方式などにより形成されうる。
【００５８】
その後、ＳＯＩ基板２００上に前述した実施例１のようにゲート電極１１０、ソース及びドレイン領域１５０ａ、１５０ｂを順次に形成する。この時、ＳＯＩ基板２００のシリコン層２３０は前述した実施例１の半導体基板１００の役割をするので、前述した実施例１と同じ工程により高集積素子が形成できる。
【００５９】
また、本実施例のソース及びドレイン領域１５０ａ、１５０ｂはその底面が前記シリコン酸化膜埋没層２２０と所定距離離隔されるように形成した。しかし、ソース及びドレイン領域１５０ａ、１５０ｂの底面と前記シリコン酸化膜埋没層２２０が接触しても構わない。
【００６０】
このようなＳＯＩ基板２００に本実施例の高集積素子を適用しても同じ効果を得られるだけでなく、寄生抵抗によるラッチアップ現象をさらに減少させうる。
【００６１】
図８は、本発明の実施例４による高集積半導体素子を示した断面図である。
【００６２】
本実施例ではソース及びドレイン領域１５０ａ、１５０ｂの抵抗をより下げるために、ゲート電極１１０及びソース、ドレイン領域１５０ａ、１５０ｂの所定部分に第２シリサイド膜１７０を形成する。
【００６３】
すなわち、前記した実施例２のように、オフセットスペーサ１１５が形成されているゲート電極１１０の側壁にスペーサ１６５を形成した後、半導体基板１００結果物上部に第２転移金属膜（図示せず）を形成する。第２転移金属膜は前記最初蒸着された転移金属膜と相互同一であるか、異なる場合があり、例えばチタン、コバルト、ニッケル、または白金金属膜が利用されうる。その後、第２転移金属膜が形成された半導体基板１００を所定温度で熱処理して、第２シリサイド膜１７０を形成する。この時、前記熱処理工程は前記した実施例１のように各転移金属膜の特性に合わせて１回または２回の熱処理が行える。
【００６４】
第２シリサイド膜１７０は自己整列スペーサ１６５により露出されたゲート電極１１０及びソース及びドレイン領域１５０ａ、１５０ｂの高濃度不純物領域１４０ａ、１４０ｂの上部に形成される。第２シリサイド膜１７０の形成で、ゲート電極１１０のシリサイド膜１７５は単一の第１シリサイド膜１６０より厚くなり、ソース及びドレイン領域１５０ａ、１５０ｂに形成されたシリサイド膜１７５は階段形態を有する。
【００６５】
このように、ゲート電極１１０、ソース及びドレイン領域１５０ａ、１５０ｂに第２シリサイド膜１７０をさらに形成することによって、ゲート電極１１０及びソース、ドレイン領域１５０ａ、１５０ｂの抵抗をさらに改善できる。
【００６６】
以上、本発明を望ましい実施例を挙げて詳細に説明したが、本発明は前記実施例に限定されず、本発明の技術的思想の範囲で当業者によって様々な変形が可能である。
【産業上の利用可能性】
【００６７】
本発明はＬＤＤ領域の上部までコンタクト領域として活用できて、コンタクトマージンが狭い高集積半導体素子に提供できる。
【図面の簡単な説明】
【００６８】
【図１】及び
【図２】従来の高集積素子を示す断面図である。
【図３】本発明の実施例１による高集積半導体素子の断面図である。
【図４Ａ】本発明の実施例１による高集積半導体素子の製造方法を説明するための各工程別断面図である。
【図４Ｂ】本発明の実施例１による高集積半導体素子の製造方法を説明するための各工程別断面図である。
【図４Ｃ】本発明の実施例１による高集積半導体素子の製造方法を説明するための各工程別断面図である。
【図４Ｄ】本発明の実施例１による高集積半導体素子の製造方法を説明するための各工程別断面図である。
【図５Ａ】本発明の実施例１の変形例を説明するための断面図である。
【図５Ｂ】本発明の実施例１の変形例を説明するための断面図である。
【図６】本発明の実施例２を説明するための高集積半導体素子の断面図である。
【図７】本発明の実施例３による高集積半導体素子の断面図である。
【図８】本発明の実施例４による高集積半導体素子を示した断面図である。
【符号の説明】
【００６９】
１００、２００…半導体基板、
１００ａ…初期表面、
１０５…ゲート絶縁膜、
１０７…ゲート電極用のポリシリコン膜、
１１０…ゲート電極、
１１５…オフセットスペーサ、
１２０…ＳＥＧ層、
１３０ａ、１３０ｂ…ＬＤＤ領域、
１３５、１６５…スペーサ、
１４０ａ、１４０ｂ…高濃度不純物領域、
１５０ａ、１５０ｂ…ソース及びドレイン領域、
１６０、１７０、１７５…シリサイド膜、
１８０…層間絶縁膜、
１８５…コンタクトホール、
２１０…ベース基板、
２２０…シリコン酸化膜埋没層、
２３０…シリコン層。
【図１】
2005072577.tif 000003
【図２】
2005072577.tif 000004
【図３】
2005072577.tif 000005
【図４Ａ】
2005072577.tif 000006
【図４Ｂ】
2005072577.tif 000007
【図４Ｃ】
2005072577.tif 000008
【図４Ｄ】
2005072577.tif 000009
【図５Ａ】
2005072577.tif 000010
【図５Ｂ】
2005072577.tif 000011
【図６】
2005072577.tif 000012
【図７】
2005072577.tif 000013
【図８】
2005072577.tif 000014