(57)【要約】 【課題】  縦型ＭＯＳＦＥＴにおいて、ゲート・ドレイン間の低容量化とともに、高耐圧化を図る。【解決手段】  開示される縦型ＭＯＳＦＥＴ１０は、高濃度Ｎ型シリコン基板１上に形成された低濃度Ｎ型シリコン層２の表面に絶縁ゲート構造８が形成され、絶縁ゲート構造８のゲート絶縁膜５により一部が覆われるように低濃度Ｎ型シリコン層２の表面にＰ型ベース層６が形成され、Ｐ型ベース層６の表面に絶縁ゲート構造８により一部が覆われるように高濃度Ｎ型ソース領域９が形成されて成るセル部を有する構成において、セル部における絶縁ゲート構造８のゲート絶縁膜５直下の低濃度Ｎ型シリコン層２の表面に、トレンチ３が両側のＰ型ベース層６と間隔Ｓを介して選択的に形成されて、トレンチ３にはＳｉＯ2層等から成る埋込絶縁層４が形成されている。【選択図】図１
2005183848.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型半導体層の表面に絶縁ゲート構造が形成され、該絶縁ゲート構造のゲート絶縁膜により一部が覆われるように前記第１導電型半導体層の表面に第２導電型半導体層が形成され、該第２導電型半導体層の表面に前記絶縁ゲート構造により一部が覆われるように第１導電型半導体領域が形成されて成るセル部を有する縦型ＭＩＳＦＥＴであって、
前記セル部における前記絶縁ゲート構造の前記ゲート絶縁膜の直下の前記第１導電型半導体層の表面に、前記第２導電型半導体層と離れて埋込絶縁層が形成されることを特徴とする縦型ＭＩＳＦＥＴ。
【請求項２】
前記第１導電型半導体層が、高濃度第１導電型半導体基板上に形成された低濃度第１導電型半導体層から成り、該低濃度第１導電型半導体層の表面に前記絶縁ゲート構造が形成されることを特徴とする請求項１記載の縦型ＭＩＳＦＥＴ。
【請求項３】
前記埋込絶縁層の両側に前記第２導電型半導体層が形成されることを特徴とする請求項１又は２記載の縦型ＭＩＳＦＥＴ。
【請求項４】
前記埋込絶縁層と前記第２導電型半導体層との間隔は、ＭＩＳＦＥＴのオフ時に、前記両側の前記第２導電型半導体層から前記埋込絶縁層に向かって伸びる空乏層同士が結合する程度に設定されることを特徴とする請求項３記載の縦型ＭＩＳＦＥＴ。
【請求項５】
前記第１導電型半導体層の前記セル部の外周部に、前記セル部と絶縁分離する絶縁分離用埋込絶縁層が形成されることを特徴とする請求項１乃至４のいずれか一に記載の縦型ＭＩＳＦＥＴ。
【請求項６】
第１導電型半導体層の表面に絶縁ゲート構造が形成され、該絶縁ゲート構造のゲート絶縁膜により一部が覆われるように前記第１導電型半導体層の表面に第２導電型半導体層が形成され、該第２導電型半導体層の表面に前記絶縁ゲート構造により一部が覆われるように第１導電型半導体領域が形成されて成るセル部を有する縦型ＭＩＳＦＥＴの製造方法であって、
前記第１導電型半導体層の表面に溝を形成した後、該溝に絶縁層を埋め込んで埋込絶縁層を形成する埋込絶縁層形成工程と、
前記第１導電型半導体層の表面に前記ゲート絶縁膜を形成した後、前記第１導電型半導体層に前記第２導電型半導体層を前記埋込絶縁層と離して形成する第２導電型半導体層形成工程と、
前記ゲート絶縁膜上に前記埋込絶縁層の上方を完全に覆い、かつ前記第２導電型半導体層の上方の一部を覆うようにゲート電極を形成するゲート電極形成工程と、
前記ゲート電極をマスクとした自己整合法により、前記第２導電型半導体層に第１導電型半導体領域を形成する第１導電型半導体領域形成工程と、
を備えることを特徴とする縦型ＭＩＳＦＥＴの製造方法。
【請求項７】
前記第１導電型半導体領域形成工程の後に、
全面に層間絶縁膜を形成する層間絶縁膜形成工程と、
前記層間絶縁膜の一部を除去して前記第２導電型半導体層及び前記第１導電型半導体領域を露出するコンタクトホールを形成した後、該コンタクトホールを通じて前記第２導電型半導体層及び前記第１導電型半導体領域に接続する第１電極を形成する第１電極形成工程と、
前記第１導電型半導体層に接続する第２電極を形成する第２電極形成工程と、
を備えることを特徴とする請求項６記載の縦型ＭＩＳＦＥＴの製造方法。
【請求項８】
前記第２導電型半導体層形成工程において、前記第２導電型半導体層を前記埋込絶縁層の両側に形成することを特徴とする請求項６又は７記載の縦型ＭＩＳＦＥＴの製造方法。
【請求項９】
前記第１導電型半導体層として、高濃度第１導電型半導体基板上にエピタキシャル法により成長させた低濃度第１導電型半導体層を用いることを特徴とする請求項６、７又は８記載の縦型ＭＩＳＦＥＴの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、縦型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Traｎsistor）及びその製造方法に係り、詳しくは、ドレイン領域上に絶縁ゲート構造を有するＭＯＳ(Metal Oxide Semicoｎductor)ＦＥＴで代表される縦型ＭＩＳＦＥＴ及びその製造方法に関する。
【背景技術】
【０００２】
ＦＥＴの代表として知られているＭＯＳＦＥＴにおいて、動作電流（ドレイン電流）が半導体基板の横方向（水平方向）に流れるように構成されている初期の横型ＭＯＳＦＥＴに対して、ドレイン電流が半導体基板の縦方向（垂直方向）に流れるように構成した、縦型ＭＯＳＦＥＴが広く用いられている。この縦型ＭＯＳＦＥＴによれば、単位セルを多数並列に接続してＭＯＳＦＥＴを構成できるので、特にパワーデバイスのように電流容量を増大させる用途に適用する場合に有利になる。
【０００３】
上述のような縦型ＭＯＳＦＥＴが、例えば特許文献１に開示されている。同縦型ＭＯＳＦＥＴの一つの例は、図８の断面図に示すように、Ｎ+型（以下、高濃度Ｎ型と称する）半導体基板５１上に形成されたＮ-型（以下、低濃度Ｎ型と称する）半導体層５２の表面にはゲート絶縁膜５３を介してゲート電極５４が形成されて成る絶縁ゲート構造５５が配置され、さらに低濃度Ｎ型半導体層５２には一部がゲート絶縁膜５３の直下に位置するようにＰ型ベース層５６が形成されるとともに、Ｐ型ベース層５６内にはＰ+型（以下、高濃度Ｐ型と称する）ベース層５７が形成され、絶縁ゲート構造５５の周囲のＰ型ベース層５６及び高濃度Ｐ型ベース層５７には選択的に高濃度Ｎ型ソース領域５８が形成されている。また、絶縁ゲート構造５５を覆うように層間絶縁膜５９が形成され、層間絶縁膜５９上には高濃度Ｎ型ソース領域５８及び高濃度Ｐ型ベース層５７に接続されるようにソース電極６０が形成されている。一方、高濃度Ｎ型半導体基板５１及び低濃度Ｎ型半導体層５２はドレイン領域として作用して、高濃度Ｎ型半導体基板５１にはドレイン電極６１が形成されている。Ｐ型ベース層５６のうちゲート絶縁膜５３の直下の領域には、ゲート電圧の制御によりチャネル６２が誘起される。
【０００４】
ところで、図８の縦型ＭＯＳＦＥＴの構造では、低濃度Ｎ型半導体層５２においてジャンクションＦＥＴ抵抗Ｒが大きくなってオン抵抗が大きくなるので、この欠点を改善するために他の例の縦型ＭＯＳ型ＦＥＴが同特許文献１に開示されている。同縦型ＭＯＳＦＥＴは、図９の断面図に示すように、Ｐ型ベース層５６よりも深くＵ溝６３が形成されて、このＵ溝６３の表面にゲート絶縁膜５３を介してゲート電極５４が形成されて成る絶縁ゲート構造５５が配置されるように構成されている。このような構成によれば、チャネル６２はゲート絶縁膜５３に接するＰ型ベース層５６の側部に縦方向に誘起され、ジャンクションＦＥＴ抵抗を削減することができるので、オン抵抗を小さくできるとされている。
これ以外は、上述した図８の構成と略同様であるので、図９において、図８の構成部分と対応する各部には同一の番号を付してその説明を省略する。
【０００５】
また、オフ耐圧を高く、かつ相互コンダクタンスを高くするように構成したＭＯＳＦＥＴが、例えば特許文献２に開示されている。同ＭＯＳＦＥＴは、図１１に示すように、Ｐ型半導体基板７１上に形成された低濃度Ｐ型半導体層７２の表面にはゲート絶縁膜７３を介してゲート電極７４が形成されて成る絶縁ゲート構造７５が配置され、絶縁ゲート構造７５の周囲の低濃度Ｐ型半導体層７２には選択的に高濃度Ｎ型ソース領域７６及びドレイン領域７７が形成され、各ソース領域７６及びドレイン領域７７にはそれぞれソース電極７８及びドレイン電極７９が形成され、さらに低濃度Ｐ型半導体層７２のチャネル領域にはゲート絶縁膜７３に対向する状態で絶縁層８０が形成されている。このような構成によれば、チャネル領域に絶縁層８０が存在することにより、チャネル容量を小さくできるので、同じゲート電圧を加えた状態で多くのドレイン電流を得ることが可能になるため、相互コンダクタンスが高くなるとされている。
【特許文献１】特許第２９１７９４４号公報
【特許文献２】特開平１０−２７０６９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、特許文献１記載の縦型ＭＯＳＦＥＴでは、ゲート電極直下の薄いゲート絶縁膜を介してドレイン領域が存在しているので、ゲート・ドレイン間容量（帰還容量）が高くなり、また高耐圧化が困難になる、という問題がある。
すなわち、特許文献１記載の図８及び図９の縦型ＭＯＳＦＥＴでは、いずれにおいても、ゲート電極５４直下の薄いゲート絶縁膜５３を介してドレイン領域である低濃度Ｎ型半導体層５２が存在しているので、図１０に示すように、ゲート・ドレイン間容量Ｃｇｄが大きくなるのが避けられない。したがって、ＦＥＴがオン状態からオフ状態へ、あるいはオフ状態からオン状態へ切り換えられる際に、ゲート・ドレイン間容量Ｃｇｄによる影響を受けるので、ＦＥＴを高速で動作させることが不可能になる。
【０００７】
また、特許文献１記載の図８及び図９の縦型ＭＯＳＦＥＴでは、いずれにおいても、オフ時に加わるドレイン・ソース間の逆バイアス電圧によって、低濃度Ｎ型半導体５２とＰ型ベース層５６との間のＰＮ接合から伸びた空乏層が低濃度Ｎ型半導体層５２側に伸び、さらにその逆バイアス電圧が増加すると、空乏層はさらに伸びるようになるので、逆バイアス電圧により生じた電界で耐圧が制限されるようになって、高耐圧化を図るのが困難になる。
【０００８】
また、特許文献２記載のＭＯＳＦＥＴは、この発明で対象としている縦型構造ではなく横型構造のＦＥＴである。なお、この特許文献２記載のＭＯＳＦＥＴのようにチャネル領域に絶縁層８０を存在させることは、その分チャネル領域におけるドレイン電流の流れを妨げることになるので、好ましい構造ではない。
【０００９】
この発明は、上述の事情に鑑みてなされたもので、ゲート・ドレイン間の低容量化とともに、高耐圧化を図ることができるようにした縦型ＭＩＳＦＥＴ及びその製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、請求項１記載の発明は、第１導電型半導体層の表面に絶縁ゲート構造が形成され、該絶縁ゲート構造のゲート絶縁膜により一部が覆われるように上記第１導電型半導体層の表面に第２導電型半導体層が形成され、該第２導電型半導体層の表面に上記絶縁ゲート構造により一部が覆われるように第１導電型半導体領域が形成されて成るセル部を有する縦型ＭＩＳＦＥＴに係り、上記セル部における上記絶縁ゲート構造の上記ゲート絶縁膜の直下の上記第１導電型半導体層の表面に、上記第２導電型半導体層と離れて埋込絶縁層が形成されることを特徴としている。
【００１１】
また、請求項２記載の発明は、請求項１記載の縦型ＭＩＳＦＥＴに係り、上記第１導電型半導体層が、高濃度第１導電型半導体基板上に形成された低濃度第１導電型半導体層から成り、該低濃度第１導電型半導体層の表面に上記絶縁ゲート構造が形成されることを特徴としている。
【００１２】
また、請求項３記載の発明は、請求項１又は２記載の縦型ＭＩＳＦＥＴに係り、上記埋込絶縁層の両側に上記第２導電型半導体層が形成されることを特徴としている。
【００１３】
また、請求項４記載の発明は、請求項３記載の縦型ＭＩＳＦＥＴに係り、上記埋込絶縁層と上記第２導電型半導体層との間隔は、ＭＩＳＦＥＴのオフ時に、上記両側の上記第２導電型半導体層から上記埋込絶縁層に向かって伸びる空乏層同士が結合する程度に設定されることを特徴としている。
【００１４】
また、請求項５記載の発明は、請求項１乃至４のいずれか一に記載の縦型ＭＩＳＦＥＴに係り、上記第１導電型半導体層の上記セル部の外周部に、上記セル部と絶縁分離する絶縁分離用埋込絶縁層が形成されることを特徴としている。
【００１５】
また、請求項６記載の発明は、第１導電型半導体層の表面に絶縁ゲート構造が形成され、該絶縁ゲート構造のゲート絶縁膜により一部が覆われるように上記第１導電型半導体層の表面に第２導電型半導体層が形成され、該第２導電型半導体層の表面に上記絶縁ゲート構造により一部が覆われるように第１導電型半導体領域が形成されて成るセル部を有する縦型ＭＩＳＦＥＴの製造方法に係り、上記第１導電型半導体層の表面に溝を形成した後、該溝に絶縁層を埋め込んで埋込絶縁層を形成する埋込絶縁層形成工程と、上記第１導電型半導体層の表面に上記ゲート絶縁膜を形成した後、上記第１導電型半導体層に上記第２導電型半導体層を上記埋込絶縁層と離して形成する第２導電型半導体層形成工程と、上記ゲート絶縁膜上に上記埋込絶縁層の上方を完全に覆い、かつ上記第２導電型半導体層の上方の一部を覆うようにゲート電極を形成するゲート電極形成工程と、上記ゲート電極をマスクとした自己整合法により、上記第２導電型半導体層に第１導電型半導体領域を形成する第１導電型半導体領域形成工程とを備えることを特徴としている。
【００１６】
また、請求項７記載の発明は、請求項６記載の縦型ＭＩＳＦＥＴの製造方法に係り、上記第１導電型半導体領域形成工程の後に、全面に層間絶縁膜を形成する層間絶縁膜形成工程と、上記層間絶縁膜の一部を除去して上記第２導電型半導体層及び上記第１導電型半導体領域を露出するコンタクトホールを形成した後、該コンタクトホールを通じて上記第２導電型半導体層及び上記第１導電型半導体領域に接続する第１電極を形成する第１電極形成工程と、上記第１導電型半導体層に接続する第２電極を形成する第２電極形成工程とを備えることを特徴としている。
【００１７】
また、請求項８記載の発明は、請求項６又は７記載の縦型ＭＩＳＦＥＴの製造方法に係り、上記第２導電型半導体層形成工程において、上記第２導電型半導体層を上記埋込絶縁層の両側に形成することを特徴としている。
【００１８】
また、請求項９記載の発明は、請求項６、７又は８記載の縦型ＭＩＳＦＥＴの製造方法に係り、上記第１導電型半導体層として、高濃度第１導電型半導体基板上にエピタキシャル法により成長させた低濃度第１導電型半導体層を用いることを特徴としている。
【発明の効果】
【００１９】
この発明の縦型ＭＩＳＦＥＴによれば、セル部における絶縁ゲート構造のゲート絶縁膜の直下の第１導電型半導体層の表面に、第２導電型半導体層と離れて埋込絶縁層が形成されるので、ゲート・ドレイン間の低容量化とともに、高耐圧化を図ることができる。また、この発明の縦型ＭＩＳＦＥＴの製造方法によれば、周知のプロセス工程を繰り返すことにより、特別にコストアップを伴うことなく、簡単に縦型ＭＩＳＦＥＴを製造することができる。
【発明を実施するための最良の形態】
【００２０】
第１導電型半導体層の表面に絶縁ゲート構造が形成され、絶縁ゲート構造のゲート絶縁膜により一部が覆われるように第１導電型半導体層の表面に第２導電型半導体層が形成され、第２導電型半導体層の表面に絶縁ゲート構造により一部が覆われるように第１導電型半導体領域が形成されて成るセル部を有する構成において、セル部における絶縁ゲート構造のゲート絶縁膜の直下の第１導電型半導体層の表面に、第２導電型半導体層と離れて埋込絶縁層が形成される。
【実施例１】
【００２１】
図１はこの発明の実施例１である縦型ＭＯＳＦＥＴの構成を示す断面図、図２及び図３は同縦型ＭＯＳＦＥＴによる効果を概略的に示す図、図４〜図６は同縦型ＭＯＳＦＥＴの製造方法を工程順に示す工程図である。
この例の縦型ＭＯＳＦＥＴ１０は、図１に示すように、不純物としてＰ（燐）、Ａｓ（砒素）等のＮ型不純物が添加された、厚さが１５０〜３００μｍ、不純物濃度が１×１０19〜１×１０20／ｃｍ3の高濃度Ｎ型シリコン基板１上に、不純物としてＰ、Ａｓ等のＮ型不純物が添加された、厚さが６〜１０μｍ、不純物濃度が１×１０16〜１×１０17／ｃｍ3の低濃度Ｎ型シリコン層２が形成され、低濃度Ｎ型シリコン層２の表面には、不純物として硼素（Ｂ）等のＰ型不純物が添加された、深さが１〜３μｍ、不純物濃度が１×１０16〜１×１０17／ｃｍ3のＰ型ベース層６が形成されている。高濃度Ｎ型半導体基板１及び低濃度Ｎ型シリコン層２はドレイン領域となる。
【００２２】
低濃度Ｎ型シリコン層２の表面には、深さが０．８〜１．５μｍ、幅が０．８〜１．５μｍのトレンチ（溝）３が、両側のＰ型ベース層６と間隔Ｓを介して選択的に形成されて、トレンチ３には二酸化シリコン（ＳｉＯ2）層等から成る絶縁層が埋め込まれて埋込絶縁層４が形成されている。トレンチ３は、Ｐ型ベース層６の深さと同等、あるいはそれよりも浅く形成される。Ｐ型ベース層６には、Ｐ、Ａｓ等のＮ型不純物が添加された、深さが０．８〜１．５μｍ、不純物濃度が１×１０19〜１×１０20／ｃｍ3の高濃度Ｎ型ソース領域９が選択的に形成されている。
【００２３】
低濃度Ｎ型シリコン層２及びＰ型ベース層６の一部を覆うように、膜厚が４０〜７０ｎｍのＳｉＯ2膜から成るゲート絶縁膜５が形成され、ゲート絶縁膜５上には多結晶シリコン等から成るゲート電極７が形成されて、絶縁ゲート構造８が配置されている。絶縁ゲート構造８により一部が覆われるように、高濃度Ｎ型ソース領域９が形成されている。
【００２４】
絶縁ゲート構造８を覆うように、膜厚が０．８〜１．５μｍのＳｉＯ2層等から成る層間絶縁膜１１が形成されて、層間絶縁膜１１及びこの下層のゲート絶縁膜５にはＰ型ベース層６及び高濃度Ｎ型ソース領域９を露出するコンタクトホール１２が形成されて、このコンタクトホール１２を通じてＰ型ベース層６及び高濃度Ｎ型ソース領域９に接続するアルミニウム（Ａｌ）等から成るソース電極１３が、層間絶縁膜１１を覆うように形成されている。また、ドレイン領域としての高濃度Ｎ型シリコン基板１に接続する金(Ａｕ)、銀(Ａｇ)、ニッケル(Ｎｉ)等から成るドレイン電極１４が形成されている。
【００２５】
次に、この例の縦型ＭＯＳＦＥＴ１０の動作を説明する。図１の構成において、ゲート電極７に閾値以上の電圧が印加されると、ゲート絶縁膜６直下のＰ型ベース層６の表層部の導電度がＮ型に反転してチャネルが形成されて、ＦＥＴ１０はオン状態となる。一方、ゲート電極７に閾値以上の電圧が印加されないで、ゲート酸化膜６直下のＰ型ベース層６の表層部にチャネルが形成されないオフ状態では、図３（ａ）に示すように、オフ時に加わるドレイン・ソース間の逆バイアス電圧によって、低濃度Ｎ型シリコン層２とＰ型ベース層６との間のＰＮ接合から伸びた空乏層１５が低濃度Ｎ型シリコン層２側に伸びるようになる。
【００２６】
そして、さらにその逆バイアス電圧が増加すると、図３（ｂ）に示すように、埋込絶縁層４の左右方向から伸びてきた空乏層１５同士が結合して、埋込絶縁層４の側部及び底部まで伸びるようになる。この結果、逆バイアス電圧により生じた電界が埋込絶縁層４によって分担されるようになるので、高耐圧化を図ることができるようになる。
【００２７】
また、絶縁ゲート構造８の薄いゲート絶縁膜５直下には、ゲート絶縁膜５と比較してかなり膜厚の厚い埋込絶縁層４が存在しているので、図２に示すように、ゲート・ドレイン間容量Ｃｇｄが低くなるので、ゲート・ドレイン間容量の低容量化を図ることができるようになる。したがって、ＦＥＴがオン状態からオフ状態へ、あるいはオフ状態からオン状態へ切り換えられる際に、ゲート・ドレイン間容量Ｃｇｄによる影響を抑えることができるので、ＦＥＴを高速で動作させることができる。
【００２８】
次に、図４〜図６を参照して、この例の縦型ＭＯＳＦＥＴの製造方法を工程順に説明する。
まず、図４（ａ）に示すように、厚さが１５０〜３００μｍ、不純物としてＰ、Ａｓ等のＮ型不純物を添加した不純物濃度が１×１０19〜１×１０20／ｃｍ3の高濃度Ｎ型シリコン基板１を用いて、この基板１上にエピタキシャル法により厚さが６〜１０μｍ、不純物としてＰ、Ａｓ等のＮ型不純物を添加した不純物濃度が１×１０16〜１×１０17／ｃｍ3の低濃度Ｎ型シリコン層２を成長させた、いわゆる、エピタキシャル基板を用意する。
【００２９】
次に、図４（ｂ）に示すように、フォトレジスト膜（図示せず）をマスクとしてドライエッチング法、あるいはウエットエッチング法等により、低濃度Ｎ型シリコン層２の表面に深さが０．８〜１．５μｍ、幅が０．８〜１．５μｍのトレンチ（溝）３を選択的に形成する。
【００３０】
次に、図４（ｃ）に示すように、トレンチ３内にＳｉＯ2層等から成る絶縁層を埋め込んで埋込絶縁層４を形成する。この埋込絶縁層４は、ＣＶＤ（Chemical Vapor Depositioｎ）法等により、予めトレンチ３を含む基板１の全面にＳｉＯ2層を形成した後、ＣＭＰ（Chemical Mechanical Polishing）法、あるいはエッチバック法等により、トレンチ３の外部の不要なＳｉＯ2層を除去することにより形成する。
【００３１】
次に、図５（ｄ）に示すように、熱酸化法により、低濃度Ｎ型シリコン層２の表面に膜厚が４０〜７０ｎｍのＳｉＯ2膜から成るゲート絶縁膜５を形成する。埋込絶縁層４上では、ゲート絶縁膜５は埋込絶縁層４と一体化される。
【００３２】
次に、図５（ｅ）に示すように、イオン注入法により、低濃度Ｎ型シリコン層２にフォトレジスト膜（図示せず）をマスクとして、Ｂ等のＰ型不純物を選択的に注入して、深さが１〜３μｍ、不純物濃度が１×１０17〜１×１０18／ｃｍ3のＰ型ベース層６を、埋込絶縁層４の両側に埋込絶縁層４と非接触に形成する。すなわち、Ｐ型ベース層６と埋込絶縁層４との間には、間隔Ｓを設けるようにする。この間隔Ｓは、後述するように、ＦＥＴのオフ時に低濃度Ｎ型シリコン層２とＰ型ベース層６との間のＰＮ接合から埋込絶縁層４に向かって伸びる空乏層が結合する程度となるように設定される。このＰ型ベース層６のゲート絶縁膜５直下の領域が、チャネル誘起領域となる。このＰ型ベース層６は、トレンチ３の深さと同等、あるいはそれよりも深く形成する。
【００３３】
次に、図５（ｆ）に示すように、ゲート絶縁膜５上に埋込絶縁層４の上方を完全に覆い、かつＰ型ベース層６の上方の一部を覆うように、多結晶シリコン等から成るゲート電極７を形成する。このゲート電極７は、ＣＶＤ法等により、予め基板１の全面に多結晶シリコン膜を形成した後、フォトリソグラフィ法によりその多結晶シリコン膜を所望の形状にパターニングして形成する。以上により、ゲート絶縁膜５を介してゲート電極７が形成されて成る絶縁ゲート構造８が配置されることになる。
【００３４】
次に、図６（ｇ）に示すように、ゲート電極７をマスクとしたセルフアライン（自己整合）法により、Ｐ型ベース層６にＰ、Ａｓ等のＮ型不純物を選択的に注入して、深さが０．８〜１．５μｍ、不純物濃度が１×１０19〜１×１０20／ｃｍ3の高濃度Ｎ型ソース領域９を選択的に形成する。
【００３５】
次に、図６（ｈ）に示すように、ＣＶＤ法により、絶縁ゲート構造８を含む全面に、膜厚が０．８〜１．５μｍのＳｉＯ2層等から成る層間絶縁膜１１を形成する。
【００３６】
次に、図６（ｉ）に示すように、フォトレジスト膜（図示せず）をマスクとしてドライエッチング法、あるいはウエットエッチング法等により、層間絶縁膜１１及びゲート絶縁膜５の一部を除去して、Ｐ型ベース層６及び高濃度Ｎ型ソース領域９を露出させるようにコンタクトホール１２を形成する。続いて、スパッタ法等により、Ａｌ等から成る導電膜を形成して、コンタクトホール１２を通じてＰ型ベース層６及び高濃度Ｎ型ソース領域９に接続するようにソース電極１３を形成するとともに、高濃度Ｎ型シリコン基板１に接続するようにＡｕ、Ａｇ、Ｎｉ等から成るドレイン電極１４を形成することにより、図１に示したような、縦型ＭＯＳＦＥＴ１０を完成させる。
【００３７】
上述したような、この例の縦型ＭＯＳＦＥＴの製造方法によれば、周知のプロセス工程を繰り返すことにより、特別にコストアップを伴うことなく、簡単に縦型ＭＯＳＦＥＴ１０を製造することができる。
【００３８】
上述したように、この例の縦型ＭＯＳＦＥＴ１０によれば、高濃度Ｎ型シリコン基板１上に形成された低濃度Ｎ型シリコン層２の表面に絶縁ゲート構造８が形成され、絶縁ゲート構造８のゲート絶縁膜５により一部が覆われるように低濃度Ｎ型シリコン層２の表面にＰ型ベース層６が形成され、Ｐ型ベース層６の表面に絶縁ゲート構造８により一部が覆われるように高濃度Ｎ型ソース領域９が形成されて成るセル部を有する構成において、セル部における絶縁ゲート構造８のゲート絶縁膜５直下の低濃度Ｎ型シリコン層２の表面に、トレンチ３が両側のＰ型ベース層６と間隔Ｓを介して選択的に形成されて、トレンチ３にはＳｉＯ2層等から成る埋込絶縁層４が形成されている。
また、この例の縦型ＭＯＳＦＥＴ１０の製造方法によれば、周知のプロセス工程を繰り返すことにより、特別にコストアップを伴うことなく、簡単に縦型ＭＩＳＦＥＴを製造することができる。
したがって、縦型ＭＯＳＦＥＴにおいて、ゲート・ドレイン間の低容量化とともに、高耐圧化を図ることができる。
【実施例２】
【００３９】
図７は、この発明の実施例２である縦型ＭＯＳＦＥＴの構成を示す断面図である。この例の縦型ＭＯＳＦＥＴの構成が、上述の実施例１のそれと大きく異なるところは、セル部の外周部にセル部と絶縁分離する絶縁分離用埋込絶縁層が形成されるようにした点である。
この例の縦型ＭＯＳＦＥＴ１６は、図７に示すように、セル部の外周部にセル部と絶縁分離する絶縁分離用埋込絶縁層１７が形成されている。絶縁分離用埋込絶縁層１７は、予め形成されたトレンチ１８にＳｉＯ2層等から成る絶縁層が埋め込まれて形成されている。この例においては、絶縁分離用埋込絶縁層１７はＰ型ベース層６に接していても、接していなくともよい。一般に、ＭＯＳＦＥＴを形成した半導体チップにおいては、ＭＯＳＦＥＴの耐圧を安定化させる目的で半導体チップの外周部に沿って、上述したような絶縁分離用埋込絶縁層１７を形成することが行われる。この例ではこのような構成の縦型ＭＯＳＦＥＴに適用した例を示している。
【００４０】
絶縁分離用埋込絶縁層１７を形成するトレンチ１８は、実施例１における図４（ｂ）の工程でトレンチ４を形成する際に同時に形成する。したがって、トレンチ１８はトレンチ３と同様に、深さが０．８〜１．５μｍ、幅が０．８〜１．５μｍの形状に形成される。また、絶縁分離用埋込絶縁層１７は、実施例１における図４（ｃ）の工程で埋込絶縁層４を形成する際に同時に形成する。しかし、この絶縁分離用埋込絶縁層１７の形成では、トレンチ１８にこの深さを十分に埋め込むように、ＣＶＤ法等により膜厚が２．０〜３．０μｍのＳｉＯ2層を形成した後、ＣＭＰ法やエッチバック法等は行わずに、フォトリソグラフィ法によりそのＳｉＯ2層を所望の形状にパターニングして形成する。このように、この例ではセル部に埋込絶縁層４を形成する工程と同時に、絶縁分離用埋込絶縁層１７を形成することができ、特別に絶縁分離用埋込絶縁層１７を形成するための工程は不要になるので、コストアップを伴うことなく絶縁分離用埋込絶縁層１７を備えた縦型ＭＯＳＦＥＴを得ることができる。
これ以外は、上述した実施例１の構成と略同様であるので、図７において、図１の構成部分と対応する各部には同一の番号を付してその説明を省略する。なお、セル部の構成については、実施例１の構成に比べて一部を省略して示している。
【００４１】
このように、この例の構成によっても実施例１と略同様な効果を得ることができる。
加えて、この例の構成によれば、特別な工程を不要にして絶縁分離用埋込絶縁層を備えた縦型ＭＯＳＦＥＴを得ることができる。
【００４２】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、実施例では縦型ＭＯＳＦＥＴに例をあげて説明したがこれに限ることはない。すなわち、ゲート絶縁膜としては酸化膜（Oxide）に限ることなく窒化膜（Nitride Film）でもよく、あるいは酸化膜と窒化膜との２重膜構成でもよい。つまり、縦型ＭＩＳＦＥＴである限り、ＭＯＳＦＥＴに限らずに、ＭＮＳ(Metal Nitride Semicoｎductor)ＦＥＴでもよく、あるいは、ＭＮＯＳ(Metal Nitride Oxide Semicoｎductor)ＦＥＴでもよい。また、Ｐ型ベース層に形成したトレンチに埋め込む絶縁層としては、例示したＳｉＯ2に限らずに、シリコン窒化物(ＳｉＮ)、ＢＳＧ(Bron-Silicate Glass)、ＰＳＧ（Phospho-Silicate Glass）、ＢＰＳＧ(Boron-Phospho-Silicate Glass)等の他の絶縁層を用いてもよい。層間絶縁膜についても同様である。また、実施例では高濃度Ｎ型半導体基板上に形成された低濃度Ｎ型半導体層の表面に絶縁ゲート構造を配置した構成について説明したが、低濃度Ｎ型半導体基板を用いてこの基板の表面に絶縁ゲート構造を配置する構成にしてもよい。また、ドレイン領域とソース領域とは、原理的に同じように作用するので相互に入れ替えて動作させることも可能である。また、各半導体層あるいは各半導体領域の導電型はＰ型とＮ型とを入れ替えてもよい。
【図面の簡単な説明】
【００４３】
【図１】この発明の実施例１である縦型ＭＯＳＦＥＴの構成を示す断面図である。
【図２】同縦型ＭＯＳＦＥＴによる効果を概略的に示す図である。
【図３】同縦型ＭＯＳＦＥＴによる効果を概略的に示す図である。
【図４】同縦型ＭＯＳＦＥＴの製造方法を工程順に示す工程図である。
【図５】同縦型ＭＯＳＦＥＴの製造方法を工程順に示す工程図である。
【図６】同縦型ＭＯＳＦＥＴの製造方法を工程順に示す工程図である。
【図７】この発明の実施例２である縦型ＭＯＳＦＥＴの構成を示す断面図である。
【図８】従来の縦型ＭＯＳＦＥＴの構成を示す断面図である。
【図９】従来の縦型ＭＯＳＦＥＴの構成を示す断面図である。
【図１０】同縦型ＭＯＳＦＥＴの欠点を概略的に示す図である。
【図１１】従来のＭＯＳＦＥＴの構成を示す断面図である。
【符号の説明】
【００４４】
１    高濃度Ｎ型（Ｎ+型）シリコン基板
２    低濃度Ｎ型（Ｎ-型）シリコン層（第１導電型半導体層）
３、１８    トレンチ（溝）
４    埋込絶縁層
５    ゲート絶縁膜
６    Ｐ型ベース層（第２導電型半導体層）
７    ゲート電極
８    絶縁ゲート構造
９    高濃度Ｎ型ソース領域（第１導電型半導体領域）
１０、１６    縦型ＭＯＳＦＥＴ
１１    層間絶縁膜
１２    コンタクトホール
１３    ソース電極（第１電極）
１４    ドレイン電極（第２電極）
１５    空乏層
１７    絶縁分離用埋込絶縁層
【図１】
2005183848.tif 000003
【図２】
2005183848.tif 000004
【図３】
2005183848.tif 000005
【図４】
2005183848.tif 000006
【図５】
2005183848.tif 000007
【図６】
2005183848.tif 000008
【図７】
2005183848.tif 000009
【図８】
2005183848.tif 000010
【図９】
2005183848.tif 000011
【図１０】
2005183848.tif 000012
【図１１】
2005183848.tif 000013