(57)【要約】【課題】  好適にエラーの発生が回避される、電気的に書き込みおよび消去が可能なメモリセルの動作方法を提供する。【解決手段】  本発明のメモリセルの動作方法において、メモリセルは第１の方向および第２の方向に動作可能なチャネル領域（２）を有し、少なくとも１つの有効なパラメータによって特徴づけられる。情報は、第１の方向においてチャネル領域で動作するパラメータと第２の方向においてチャネル領域で動作するパラメータとの差として格納される。【選択図】  図４
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【特許請求の範囲】
【請求項１】
電気的に書き込みおよび消去が可能なメモリセルの動作方法であって、該メモリセルは、第１の方向および第２の方向に動作可能なチャネル領域（２）を有し、少なくとも１つの有効なパラメータによって特徴づけられる、方法において、
該第１の方向での該チャネル領域の動作におけるパラメータと該第２の方向での該チャネル領域の動作におけるパラメータとの差として、情報が格納される、方法。
【請求項２】
前記チャネル領域の動作のいずれの方向において前記有効なパラメータがより高いかという事実によって、２組の情報が区別され、該有効なパラメータの差は各方向において同一である、請求項１に記載の方法。
【請求項３】
前記有効なパラメータはメモリセルトランジスタの閾値電圧である、請求項２に記載の方法。
【請求項４】
２つの前記閾値電圧（ＶＴ）は、所定の電圧範囲内に規定されている、請求項３に記載の方法。
【請求項５】
さらなる情報が、さらなる所定の電圧範囲内に規定されている、請求項４に記載の方法。
【請求項６】
電気的に書き込みおよび消去が可能な情報メモリのための記憶装置であって、
ドレイン領域とソース領域との間にチャネル領域（２）を有する少なくとも１つのメモリセルを有するメモリセルアレイであって、該チャネル領域は、二方向に動作可能であり、かつ第１の方向において該チャネル領域を動作するときの該メモリセルの有効なパラメータが第２の方向において該チャネル領域を動作するときの該メモリセルの有効なパラメータと異なるように調節可能な格納領域（Ｃ１、Ｃ２）を有する、メモリセルアレイと、
該有効なパラメータの差を決定し、プログラミング状態に割り当てる読み出し装置（１０、１２）と
を備える、記憶装置。
【請求項７】
格納される情報が前記チャネル領域の閾値電圧の差に変換されるように前記格納領域を調節する書き込み装置を有する、請求項６に記載の記憶装置。
【請求項８】
前記格納される情報は１ビットを含む、請求項７に記載の記憶装置。
【請求項９】
前記メモリセルはＮＲＯＭメモリセル素子である、請求項８に記載の記憶装置。
【請求項１０】
前記メモリセルの前記格納領域は局部格納手段を含む、請求項９に記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書き込みおよび消去が可能なメモリセルの動作方法、および対応する請求項に従う電気的に書き込みおよび消去が可能な不揮発性メモリセルのための記憶装置に関する。
【背景技術】
【０００２】
特に仮想接地ＮＯＲ構造において使用され得る、電気的に書き込みおよび消去が可能な不揮発性メモリセルは、また、いわゆる電荷トラッピングメモリセルを含む。電荷トラッピングメモリセル内においては、チャネル領域および／またはソース／ドレイン領域とゲート電極との間に、電荷キャリアのトラッピングのために、およびそれによりメモリセルのプログラム状態を変化させるために、境界層間に絶縁性メモリ層を有するゲート誘電体の部分が存在する。そのようなメモリセルは、例えば、米国特許第５７６８１９２号明細書（特許文献１）、米国特許第６０１１７２５号明細書（特許文献２）、および国際公開第９９／６０６３１号パンフレット（特許文献３）に記載されている。これらのメモリセルにおいて、各境界層は酸化物であり、絶縁性メモリ層は、半導体材料（通常シリコンである）の窒化物である。電荷トラッピングメモリセルは、好ましくはチャネルホット電子（ＣＨＥ）によってプログラムされ、チャネル領域からのホットホールによって消去され、あるいはファウラー−ノルトハイム−トンネル効果によって消去される。プログラミングプロセスにおいて反対の方向に適応される読み出し電圧（リバース読み出し）を用いた特別の動作モードのために提供されたＳＯＮＯＳメモリセルは、この動作モードに適合した境界層厚を有し、通常、ＮＲＯＭと呼ばれる。これに関するさらなる詳細は、Ｂｏａｚ  Ｅｉｔａｎらによる「ＮＲＯＭ：Ａ  Ｎｏｖｅｌ  Ｌｏｃａｌｉｚｅｄ  Ｔｒａｐｐｉｎｇ、  ２  Ｂｉｔ  ｎｏｎ−ｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ  ｃｅｌｌ」、ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ  ２１、５４３〜５４５ページ（２０００）（非特許文献１）に見出され得る。電荷トラッピングメモリセルのメモリ層は、該メモリ層のバンドギャップより大きなバンドギャップを有する材料を含む境界層間に配置される。その結果、メモリ層内に捕らえられた電荷キャリアはそこに局部的に留まる。好ましくは、窒化物がメモリ層の材料として考えられ、取り囲む材料として、酸化物が第一に適正である。シリコンの材料システムにおける酸化物−窒化物−酸化物（ＯＮＯ）メモリ層シーケンスの例として、ほぼ５ｅＶのバンドギャップを有する窒化シリコンメモリ層が提供される。取り囲む境界層は、ほぼ９ｅＶのバンドギャップを有する酸化シリコンである。メモリ層は、境界層のバンドギャップより小さいバンドギャップを有する異なる材料であり得る。ここで、バンドギャップの差は、電荷キャリアの良好な電気的封じ込めのために、できる限り大きい方がよい。境界層としての酸化シリコンに関連して、例えば、酸化タンタル、ハフニウムシリケート、酸化チタン（化学量論的構成において、ＴｉＯ２）、酸化ジルコニウム（化学量論的構成において、ＺｒＯ２）、酸化アルミニウム（化学量論的構成において、Ａｌ２Ｏ３）、あるいは元来的には伝導性（アンドープド）であるシリコンが、メモリ層として使用され得る。そのような２ビットＮＲＯＭメモリセルは、例えば国際公開第９８／０３９７７号パンフレット（特許文献４）に記載されているように、ゲート電圧およびメモリセルのチャネル領域内のソース−ドレイン電圧によって、チャネル長に沿う電子���加速する垂直および水平の電界が生成されるように、プログラムされる。電子の一部は、電界が最強であるドレイン近傍において、ポテンシャル障壁を乗り越え、窒化物層に到達するように加速される。この方法において、チャネル領域の閾値電圧は変化し、これは、逆方向に読み出し電圧を印加することによって検出され得る。このメモリセル内の第２のビットは、メモリセルの書き込みのための上記プログラミングプロセスと比較してドレインおよびソースを交換することによって、およびそれによる電荷の電荷トラッピング層への有効な調節によって、プロブラムされる。この方法において、２ビットの情報が、例えばＮＲＯＭセルのような不揮発性のメモリセルに格納され得る。
【０００３】
この既知の手順の不都合点は、電荷をそのようなセルの１つのサイド上の電荷トラッピング層への取り込みの間において、作用がそれぞれメモリセルの他のサイドの閾値電圧に観察される点にある。このようにして、いわゆるクロストークが生じる。クロストークは、セルの２つのサイド閾値電圧間の差の増加によって、増加する。
【０００４】
クロストークは以下の影響を有し得る。ＮＲＯＭメモリセルの読み出しのために、特定のゲート電圧および特定のソース／ドレイン電圧がセルに供給される。ソース／ドレインは、セルの所望の部分が読み出されるように規定される。電荷トラッピング層に電荷が格納されていない場合であって、特定のゲート電圧が供給される場合には、かなりのドレイン電流が流れる。特定の電荷が電荷トラッピング層（窒化物層）に格納されているときには、電荷トラッピング層は、ソース−ドレイン間のチャネルの成長を妨げ、同一のゲート電圧においてソース電流は流れないか、あるいは少なくともかなり小さい。この動作は通常の伝導特性においても見られる。ＮＲＯＭセルの１つのサイドのプログラミングは、他のサイドの伝導特性を変更する結果となり、そのため例えば、電荷トラッピング層に電荷が格納されていない場合においてもドレイン電流が流れる。
【０００５】
技術がさらに開発されると、有効なチャネル長が縮まり、それによるセルの両サイドの電荷間の距離も縮まる。これは、強いクロストークを生じさせる。そのため、将来、クロストークに起因するエラーの増大が予想され得る。
【特許文献１】米国特許第５７６８１９２号明細書
【特許文献２】米国特許第６０１１７２５号明細書
【特許文献３】国際公開第９９／６０６３１号パンフレット
【特許文献４】国際公開第９８／０３９７７号パンフレット
【非特許文献１】Ｂｏａｚ  Ｅｉｔａｎらによる「ＮＲＯＭ：Ａ  Ｎｏｖｅｌ  Ｌｏｃａｌｉｚｅｄ  Ｔｒａｐｐｉｎｇ、  ２  Ｂｉｔ  ｎｏｎ−ｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ  ｃｅｌｌ」、ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ  ２１、５４３〜５４５ページ（２０００）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そのため、本発明の課題は、上記エラーの発生が回避される、電気的に書き込みおよび消去が可能な不揮発性メモリセルのための記憶装置およびそのような記憶装置を動作させるための方法を提供することにある。
【課題を解決するための手段】
【０００７】
この課題は、独立請求項において特定された処置を用いた本発明に従って解決される。有効なパラメータとしての閾値電圧の選択は、過大な閾値電圧の差がセルの２つのサイド間に決して発生しないという事実によって、クロストークの影響を最小化する。これは、少なくとも情報の部分、つまり１ビットが、クロストークの影響を受けない、チャネル領域の閾値電圧の差として格納されることによって、特に達成され、メモリセル内のクロストークの結果としてのエラーの発生が回避される。さらに、閾値電圧の差を利用したプログラミングの結果として、レファレンスセルの使用は避けられる。有効なパラメータの差の情報のみが使用される場合、高い信頼性を有する１ビットメモリセルが達成され得る。
【０００８】
さらなる有利な実施形態は、従属請求項において特定される。特に、閾値電圧の差に加えて、電圧範囲が閾値電圧が存在する絶対的な大きさから特定されるという事実の結果として、２つ以上の電圧範囲の規定によって２ビット以上をメモリセル内に格納することが、この処置を用いて達成され得る。
【０００９】
本発明の一局面においては、電気的に書き込みおよび消去が可能なメモリセルの動作方法が提供される。メモリセルは、第１の方向および第２の方向に動作可能なチャネル領域を有し、少なくとも１つの有効なパラメータによって特徴づけられる。本方法において、第１の方向でのチャネル領域の動作におけるパラメータと第２の方向でのチャネル領域の動作におけるパラメータとの差として、情報が格納される。
【００１０】
好ましくは、チャネル領域の動作のいずれの方向において有効なパラメータがより高いかという事実によって、２組の情報が区別され、有効なパラメータの差は各方向において同一である。
【００１１】
好ましくは、該有効なパラメータはメモリセルトランジスタの閾値電圧である。
【００１２】
好ましくは、２つの閾値電圧（ＶＴ）は、所定の電圧範囲内に規定されている。
【００１３】
好ましくは、さらなる情報が、さらなる所定の電圧範囲内に規定されている。
【００１４】
本発明の他の局面においては、電気的に書き込みおよび消去が可能な情報メモリのための記憶装置が提供される。記憶装置は、ドレイン領域とソース領域との間にチャネル領域を有する少なくとも１つのメモリセルを有するメモリセルアレイであって、チャネル領域は、二方向に動作可能であり、かつ第１の方向においてチャネル領域を動作するときのメモリセルの有効なパラメータが第２の方向においてチャネル領域を動作するときのメモリセルの有効なパラメータと異なるように調節可能な格納領域を有する、メモリセルアレイを備える。記憶装置は、また、有効なパラメータの差を決定し、プログラミング状態に割り当てる読み出し装置を備える。
【００１５】
好ましくは、該記憶装置は、格納される情報がチャネル領域の閾値電圧の差に変換されるように格納領域を調節する書き込み装置を有する。
【００１６】
好ましくは、格納される情報は１ビットを含む。
【００１７】
好ましくは、メモリセルはＮＲＯＭメモリセル素子である。
【００１８】
好ましくは、メモリセルの格納領域は、局部格納手段を含む。
（要約）
電気的に書き込みおよび消去が可能なメモリセルの動作方法および電気的なメモリのための記憶装置。電気的に書き込みおよび消去が可能なメモリセルの動作方法が提供される。メモリセルは第１の方向および第２の方向に動作可能なチャネル領域を有する。情報は、有効なパラメータ差として格納される。
【発明を実施するための最良の形態】
【００１９】
以下において、本発明は、実施例を用いて図面を参照して説明される。
【００２０】
図１は、通常のＮＲＯＭメモリセルの基本構造を示す。互いに距離を隔て、ドレイン／ソース領域Ｄ／Ｓが基板１上に配置され、それらの間にゲート構造２が構成される。ゲート構造２は、連続する酸化物層、窒化物層、酸化物層の３層から成る。ゲート構造２は被覆するゲートコンタクトＧによって完成され、ゲートコンタクトＧを介してゲート電圧がゲート構造２に供給される。この場合、ゲートコンタクトは、酸化物である絶縁物３によってドレイン／ソース領域Ｄ／Ｓから分離される。ＮＲＯＭセルは、以下「セルトランジスタ」と呼ばれるＭＯＳトランジスタの構造に対応する。そのため、それぞれドレインあるいはソースである２つの領域Ｄ／Ｓに依存して、電荷は、上記されたように、ゲート構造２内の領域Ｃ２あるいはＣ１内に格納され、あるいは消去される。電荷の格納は、いわゆるホットエレクトロン注入によって窒化物層にもたらされる。消去は、いわゆるファウラー−ノルトハイム−トンネル効果によって行われる。この場合、プログラミングは、それぞれドレイン領域に物理的に隣接する領域Ｃ１またはＣ２内において起こる。プログラミングされた情報は、プログラミングあるいは書き込み方向とは反対の読み出し方向によって検出される。格納された情報の検出は、セルトランジスタの閾値電圧あるいはカットオフ電圧によってなされる。読み出しのために、ソース領域に隣接して格納された電荷が関連する。
【００２１】
図４は、本発明による状態プログラミングに従ったプログラミング状態を示す。この場合、黒点はそれぞれ、メモリセルの左右両サイドの閾値電圧の値を示す。状態１において、左領域の閾値電圧は右領域の閾値電圧より低く、この状態は、左から右への閾値電圧レベルＬにより決定される閾値電圧の差の結果によって決定される。これは、例えば図１に示されるメモリセルが、ドレインおよびソースを「Ｌ」レベルに変化させることにより左および右がプログラミングされた場合、プログラミングが、セルの右部分の閾値電圧が左部分のそれより高く、閾値電圧の差が１つの領域内において得られるように達成される、ことを意味する。
【００２２】
状態２は、左部分の閾値電圧が右部分のそれより高く場合、類似的に得られる。状態１と状態２との間の絶対的に考慮される差は、同一であり、２つの閾値電圧の差の数学的な符号のみが、格納される論理状態のために決定的である。
【００２３】
図４の状態３および状態４は、状態１および状態２と同様な形式で得られ、ここでは「Ｈ」レベルの範囲に位置する閾値電圧が示される。ここではまた、それぞれの差の符号が、状態３と状態４との間の差のために決定的である。従来のプログラミングは、図５に示されるように、例えば以下のような形式で行われる。状態１は、セルの左部分の閾値電圧およびセルの右部分のそれがそれぞれ「Ｌ」レベルに位置するという事実によって定義され、これに対して状態２は、セルの左部分の閾値電圧およびセルの右部分のそれがそれぞれ「Ｈ」レベルに位置するという事実によって定義される。さらに、状態３は、セルの左部分の閾値電圧が「Ｌ」レベルに位置し、セルの右部分の閾値電圧が「Ｈ」レベルに位置するという事実によって定義され、状態４は、セルの左部分の閾値電圧が「Ｈ」レベルに位置し、セルの右部分の閾値電圧が「Ｌ」レベルに位置するという事実によって定義される。
【００２４】
１つの実施例として、「Ｌ」レベルと「Ｈ」レベルとの間に閾値電圧の差は、ほぼ１．５Ｖであり得る。また、状態１および状態２における「Ｌ」レベル内の閾値電圧の差、あるいは状態３および状態４における「Ｈ」レベル内の閾値電圧の差は、それぞれほぼ３００ｍＶであり得る。しかしながら、実施において他の差も可能である。
【００２５】
上記実施例においては、４つの状態が２つのレベルに区分されて示された。これは２ビットセルを意味する。「Ｈ」レベルおよび「Ｌ」レベルに加えて１つ以上のレベルが定義された場合、追加のビットが、同様な方法において１つのメモリセル内に格納され得る。
【００２６】
図４による状態の定義の利点は、各場合に、２つの閾値電圧レベルが同一の範囲内に位置する状態において、セルの左部分とセルの右部分との差がプログラムされるという事実に見出され得る。閾値電圧より大きな差は、１つのセルの２つのサイド間に決して生じない。
【００２７】
既知の方法の状態３のプログラミング中に、右サイドの閾値電圧は左サイドの閾値電圧に上方にかなり上昇する。クロストークが、結果としてセルの左サイドの上昇を生じさせ得る。
【００２８】
ＮＲＯＭセルの異なる配置が図２に３次元的に示される。ここにおいて、実質的な差は、図１に示された実施例と比較して、単に、ゲートコンタクトＧおよびドレイン／ソース領域Ｄ／Ｓの接続に見られる。ここでは、２つのチャージ領域Ｃ１およびＣ２は、同様に、電荷が固定および消去されるゲート構造内に提供される。本発明によるプログラミングは、ＮＲＯＭメモリセルの２つの実施例に使用され得え、また、例えば閾値電圧である有効なパラメータに影響を及ぼす少なくとも２つの局部的な格納領域を有するゲート構造を備えた他のメモリセルにも使用され得る。
【００２９】
図３には、本発明による方法が使用され得る、不揮発性メモリのための通常のメモリセル配置が示される。メモリセルの複数の行が示され、各行において、１つのセルのドレイン／ソース接続Ｄ／Ｓは、隣接するセルのドレイン／ソース接続Ｄ／Ｓに接続される。ドレイン／ソース接続はビット線ＢＬに接続され、いわゆるセンスアンプＳＡによって制御される。１つの行内の各メモリセルのゲートコンタクトＧは、それぞれゲート線ＧＬを介してシリーズデコーダＲＤによって制御される。メモリセルは、シリーズデコーダＲＤおよびビット線デコーダＢＤＬを介してアドレスされる。ビット線デコーダＢＤＬとセンスアンプＳＡとの間にマルチビットデコーダＢＤが配置され、マルチビットデコーダＢＤは、上記されたように、メモリセル内のプログラミングプロセスの間において、それぞれの閾値電圧の差がそれぞれ所望のレベルに設定されることを保証する。すなわち、マルチビットデコーダＢＤは、それぞれのメモリセルの前後（ｆｏｒｗａｒｄ  ａｎｄ  ｂａｃｋｗｏｒｄ）読み出しによって、閾値電圧の差からそれぞれのレベルのプログラム状態を決定し、データ出力５に送る。そのために、マルチビットデコーダＢＤは、個々のメモリセル内の閾値電圧の差を生成する装置、およびそのような閾値電圧の差を検出する装置を含む。ビットデコーダ、センスアンプ、およびシリーズデコーダＲＤ間の相互作用は、クロックコントローラ４によって制御される。最後に、読み出し処理Ｒ、書き込み処理Ｗ、あるいは消去処理Ｅのいずれが提供されるかを特定する状態コントローラＳＴが提供される。
【００３０】
上記実施例はＮＲＯＭに向けられた。しかしながら、本発明はこれに限定されるものではなく、本発明は、メモリセルの有効なパラメータに影響を及ぼす少なくとも２つの分離された格納領域を有する各メモリセルにも適用され得る。
【図面の簡単な説明】
【００３１】
【図１】ＮＲＯＭメモリセルの一例である。
【図２】ＮＲＯＭメモリセルの第２の例示的な実施形態である。
【図３】ＮＲＯＭメモリセルの通常のメモリセルアレイである。
【図４】不揮発性メモリセル内の４つの格納状態の実施例を示す説明図である。
【図５】従来のＮＲＯＭ内の４つの格納状態のこれまで慣用されていた手順を示す説明図である。
【符号の説明】
【００３２】
１  基板
２  ゲート構造
３  絶縁
４  クロックコントローラ
５  データ出力
Ｇ  ゲート接続（コンタクト）
ＧＬ  ゲート線
Ｄ／Ｓ  ソース／ドレイン領域
ＢＬ  ビット線
Ｃ１  格納領域１
Ｃ２  格納領域２
ＡＳ  アドレスコントローラ
ＲＤ  シリーズデコーダ
ＳＴ  状態コントローラ
ＳＡ  書き込みアンプ
ＢＤ  マルチビットデコーダ
ＢＤＬ  ビット線デコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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