(57)【要約】【課題】  ＭＯＳ型の固体撮像装置において、読み出しトランジスタやリセットトランジスタのゲートの電位を適切に設定できるようにし、さらに、カップリング容量に起因する飽和電荷の低下および非選択行が誤って選択される誤動作を防止する。【解決手段】  飽和電荷の低下を防止するには、Ｎ型の読み出し部２のゲートのＬｏｗレベルを読み出し部２のゲート下にある撮像領域のＰ型ウエル１３の電位１８よりも低く、かつ、周辺回路領域のＰ型ウエル１４の電位１９よりも高く設定する電位設定部５０を備える。また、非選択行が誤って選択される誤動作を防止するためには、Ｎ型のリセット部３のゲートのＬｏｗレベルをリセット部３のゲート下にある撮像領域のＰ型ウエル１３の電位１８よりも低く、かつ、周辺回路領域のＰ型ウエル１４の電位１９よりも高く設定する電位設定部５０を備える。【選択図】        図１
2005072795.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に単位画素を二次元状に複数配列したＭＯＳ型の固体撮像装置であって、
入射光を光電変換する光電変換手段と、
前記光電変換手段で得られた信号電荷を蓄える蓄積手段と、
前記蓄積手段で蓄積された前記信号電荷を検出する検出手段と、
前記蓄積手段で蓄積された前記信号電荷をリセットするＮ型ＭＯＳトランジスタのリセット手段と、
前記リセット手段のゲートのＬｏｗレベルを、前記リセット手段のゲート下にある撮像領域のＰ型ウエルの電位よりも低く設定する電位設定手段と
を備えることを特徴とする固体撮像装置。
【請求項２】
半導体基板上に単位画素を二次元状に複数配列したＭＯＳ型の固体撮像装置であって、
入射光を光電変換する光電変換手段と、
前記光電変換手段で得られた信号電荷を蓄える蓄積手段と、
前記蓄積手段で蓄積された前記信号電荷を検出する検出手段と、
前記蓄積手段で蓄積された前記信号電荷をリセットするＰ型ＭＯＳトランジスタのリセット手段と、
前記リセット手段のゲートのＨｉｇｈレベルを、前記リセット手段のゲート下にある撮像領域のＮ型ウエルの電位よりも高く設定する電位設定手段と
を備えることを特徴とする固体撮像装置。
【請求項３】
半導体基板上に単位画素を二次元状に複数配列したＭＯＳ型の固体撮像装置であって、
入射光を光電変換する光電変換手段と、
前記光電変換手段で得られた信号電荷を読み出すＮ型ＭＯＳトランジスタの読み出し手段と、
前記読み出し手段で読み出された前記信号電荷を蓄える蓄積手段と、
前記蓄積手段で蓄積された前記信号電荷を検出する検出手段と、
前記蓄積手段で蓄積された前記信号電荷をリセットするリセット手段と、
前記読み出し手段のゲートのＬｏｗレベルを、前記読み出し手段のゲート下にある撮像領域のＰ型ウエルの電位よりも低く設定する電位設定手段と
を備えることを特徴とする固体撮像装置。
【請求項４】
半導体基板上に単位画素を二次元状に複数配列したＭＯＳ型の固体撮像装置であって、
入射光を光電変換する光電変換手段と、
前記光電変換手段で得られた信号電荷を読み出すＰ型ＭＯＳトランジスタの読み出し手段と、
前記読み出し手段で読み出された前記信号電荷を蓄える蓄積手段と、
前記蓄積手段で蓄積された前記信号電荷を検出する検出手段と、
前記蓄積手段で蓄積された前記信号電荷をリセットするリセット手段と、
前記読み出し手段のゲートのＨｉｇｈレベルを、前記読み出し手段のゲート下にある撮像領域のＮ型ウエルの電位よりも高く設定する電位設定手段と
を備えることを特徴とする固体撮像装置。
【請求項５】
半導体基板上に単位画素を二次元状に複数配列したＭＯＳ型の固体撮像装置であって、
入射光を光電変換する光電変換手段と、
前記光電変換手段で得られた信号電荷を蓄える蓄積手段と、
前記蓄積手段で蓄積された前記信号電荷を検出する検出手段と、
前記蓄積手段で蓄積された前記信号電荷をリセットするＮ型ＭＯＳトランジスタのリセット手段と、
撮像領域のＰ型ウエル電位を、周辺回路領域のＰ型ウエル電位よりも高く設定する電位設定手段と
を備えることを特徴とする固体撮像装置。
【請求項６】
半導体基板上に単位画素を二次元状に複数配列したＭＯＳ型の固体撮像装置であって、
入射光を光電変換する光電変換手段と、
前記光電変換手段で得られた信号電荷を蓄える蓄積手段と、
前記蓄積手段で蓄積された前記信号電荷を検出する検出手段と、
前記蓄積手段で蓄積された前記信号電荷をリセットするＰ型ＭＯＳトランジスタのリセット手段と、
撮像領域のＮ型ウエル電位を、周辺回路領域のＮ型ウエル電位よりも低く設定する電位設定手段と
を備えることを特徴とする固体撮像装置。
【請求項７】
半導体基板上に単位画素を二次元状に複数配列したＭＯＳ型の固体撮像装置であって、
入射光を光電変換する光電変換手段と、
前記光電変換手段で得られた信号電荷を読み出すＮ型ＭＯＳトランジスタの読み出し手段と、
前記読み出し手段で読み出された前記信号電荷を蓄える蓄積手段と、
前記蓄積手段で蓄積された前記信号電荷を検出する検出手段と、
前記蓄積手段で蓄積された前記信号電荷をリセットするリセット手段と、
撮像領域のＰ型ウエル電位を、周辺回路領域のＰ型ウエル電位よりも高く設定する電位設定手段と
を備えることを特徴とする固体撮像装置。
【請求項８】
半導体基板上に単位画素を二次元状に複数配列したＭＯＳ型の固体撮像装置であって、
入射光を光電変換する光電変換手段と、
前記光電変換手段で得られた信号電荷を読み出すＰ型ＭＯＳトランジスタの読み出し手段と、
前記読み出し手段で読み出された前記信号電荷を蓄える蓄積手段と、
前記蓄積手段で蓄積された前記信号電荷を検出する検出手段と、
前記蓄積手段で蓄積された前記信号電荷をリセットするリセット手段と、
撮像領域のＮ型ウエル電位を、周辺回路領域のＮ型ウエル電位よりも低く設定する電位設定手段と
を備えることを特徴とする固体撮像装置。
【請求項９】
前記撮像領域のＰ型ウエルの電位、および、周辺回路領域のＰ型ウエルの電位のいずれかがグランド電位である
ことを特徴とする請求項１、３、５または７記載の固体撮像装置。
【請求項１０】
前記撮像領域のＮ型ウエルの電位、および、周辺回路領域のＮ型ウエルの電位のいずれかがグランド電位である
ことを特徴とする請求項２、４、６または８記載の固体撮像装置。
【請求項１１】
請求項１〜１０のいずれか１項に記載の固体撮像装置を用いたカメラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルカメラ等に使用されるＭＯＳ型の固体撮像装置に関する。
【背景技術】
【０００２】
従来のＭＯＳ型の固体撮像装置として様々なものが提案されている（例えば、特許文献１参照）。
図７は、ＭＯＳトランジスタで構成された従来の固体撮像装置の例を示す図である。この固体撮像装置２２は、半導体基板上に、入射光を光電変換するフォトダイオード部（以下、ＰＤ部と略称する）１、ＰＤ部１で得られた信号電荷を読み出す読み出しトランジスタ２、読み出しトランジスタ２で読み出された信号電荷を蓄えるフローティングディフュージョン部（以下、ＦＤ部と略称する）７、ＦＤ部７で蓄積された信号電荷を検出する検出トランジスタ４、ＦＤ部７で蓄積された信号電荷をリセットするリセットトランジスタ３、垂直信号線５、および、ＶＤＤ電源６を有する増幅型単位画素の複数を二次元状に配列した撮像領域８を備える。さらに、垂直信号線５により画素列を選択する水平シフトレジスタ９、画素行を選択する垂直シフトレジスタ１０、駆動に必要なパルスを供給するタイミング発生回路１１、および、出力アンプ１２を備える。
【０００３】
図８は、従来技術における固体撮像装置の断面図である。この固体撮像装置は、Ｎ型基板１６上に撮像部のＰ型半導体のウエル層１３と周辺回路領域のＰ型半導体のウエル層１４が形成されている。撮像部のＰ型半導体のウエル層１３と周辺回路領域のＰ型半導体のウエル層１４は同一のウエル電位１５であり、通常はグランド電位（０Ｖ）となっている。撮像部のＰ型半導体のウエル層１３上には、Ｎ型半導体のＰＤ部１、ＦＤ部７、ＶＤＤ電源６、読み出しトランジスタ２、および、リセットトランジスタ３が形成されている。ＶＤＤ電源６、読み出しトランジスタ２、リセットトランジスタ３は、Ｈｉｇｈレベルが３Ｖで、Ｌｏｗレベルが０Ｖである。また、周辺回路領域のＰ型半導体のウエル層１４には、Ｎ型半導体が２ヶ所形成されており、それぞれ読み出しトランジスタ２、および、リセットトランジスタ３のゲートと接続されている。なお、図８には検出トランジスタ４の断面図は記載していないが検出トランジスタ４も撮像部のＰ型半導体のウエル層１３上に形成されている。
【０００４】
図９は、従来技術における固体撮像装置における撮像領域の要素回路図を示す図である。ＰＤ部１で光電変換された信号電荷はＰＤ部１のＰ−Ｎ接合容量に蓄積された後、読み出しトランジスタ２によりＦＤ部７のＰ−Ｎ接合容量に読み出される。このＦＤ部７はＰ−Ｎ接合容量が主であるため、読み出された電荷の量によりＦＤ部７の電位が決定され、それにより検出トランジスタ４のゲート電圧が変化することで垂直信号線５の電位変化として信号が取り出される。
【０００５】
図１０は、従来技術における画素部駆動タイミングを示す図であり、Ｎ行目と（Ｎ＋１）行目の動作時における、ＶＤＤ電源６の電圧パルス（以下、ＶＤＤパルスと略称する）、Ｎ行目リセットトランジスタ３のリセットパルス（以下、Ｎ行目リセットパルスと略称する）、Ｎ行目読み出しトランジスタ２の読み出しパルス（以下、Ｎ行目読み出しパルスと略称する）、（Ｎ＋１）リセットトランジスタのリセットパルス（以下、Ｎ＋１行目リセットパルスと略称する）、および、（Ｎ＋１）行目読み出しトランジスタの読み出しパルス（以下、Ｎ＋１行目読み出しパルスと略称する）の様子を示している。なお、Ｌｏｗレベルはグランド（０Ｖ）で、Ｈｉｇｈレベルは３Ｖである。
【０００６】
図１１は、図１０で説明した画素部の各時刻におけるポテンシャルを示す図である。なお、図１１では縦軸は上がＬｏｗレベルで下がＨｉｇｈレベルで示している。まず、図１１（ａ）の時刻Ｔ１において、ＰＤ部１に信号電荷があり、読み出しトランジスタ２のゲートがＬｏｗレベルであり、リセットトランジスタ３のゲートはＬｏｗレベルであり、ＶＤＤ電源６はＨｉｇｈレベルとなっている。図１１（ｂ）の時刻Ｔ２になるとリセットトランジスタ３のゲートがＨｉｇｈレベルとなり、ＦＤ部７をＶＤＤ電源６の電圧のＨｉｇｈレベルに設定する。図１１（ｃ）の時刻Ｔ３には、読み出しパルスが終了しているため、ＰＤ部１にあった電荷がＦＤ部７に読み出される。このとき、ＦＤ部７の電位変化により検出トランジスタ４のゲート電圧が変化することで、垂直信号線５の電位変化として信号が取り出される。図１１（ｄ）の時刻Ｔ４においてＶＤＤ電源６がＬｏｗレベルとなった後、図１１（ｅ）の時刻Ｔ５にリセットトランジスタ３のゲートが再びＨｉｇｈレベルとなることで、ＦＤ部７がＬｏｗレベルに設定される。図１１（ｆ）の時刻Ｔ６では、リセットトランジスタ３のゲートがＬｏｗレベルとなっている。図１１（ｇ）の時刻Ｔ７には、（Ｎ＋１）行目の信号を検出するため、ＶＤＤ電源６が再びＨｉｇｈレベルになる。同様にして、時刻Ｔ８からＴ１４においては、Ｎ行目の画素における時刻Ｔ１からＴ７の動作が（Ｎ＋１）行目に対して繰り返される。
【特許文献１】特開２００３−４６８４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の技術では、以下に述べる誤動作が発生する可能性があるという問題がある。
背景技術において説明を行った図１１（ｂ）の時刻Ｔ２において、Ｎ行目の検出トランジスタ４を非選択としているＦＤ部７のＬｏｗレベルがＶＤＤ電源電圧のＨｉｇｈレベルになる場合に、ＦＤ部７と読み出しトランジスタ２のゲートとの間のカップリング容量４０があるために、ＦＤ部７が急峻にＶＤＤ電源６のＨｉｇｈレベルになると、読み出しトランジスタ２のゲート電圧も同時にプラスの方向に振られてしまう。そのため、読み出しトランジスタ２のゲートが開き、Ｎ行目のＰＤ部１にある電荷の一部がＦＤ部７側に抜けてしまい、ＰＤ部１の電位がプラス電位となってしまう。それにより、ＰＤ部１の電荷が減少するためにＰＤ部１の飽和電荷量が減少してしまう。
【０００８】
また、図１１（ｇ）の時刻Ｔ７においては、ＶＤＤ電源６が再びＨｉｇｈレベルになるときに急峻な電圧変化をしている。すると、ＶＤＤ電源６とリセットトランジスタ３のゲートとの間のカップリング容量４１のため、リセットトランジスタ３のゲート電圧も同時にプラスの方向に振られてしまう。そのため、リセットトランジスタ３のゲートが開き、ＦＤ部７にある電子の一部がＶＤＤ電源６側に抜けてしまい、ＦＤ部７の電位がプラス電位となってしまう。このＦＤ部７の電位変化により、検出トランジスタ４のゲート電圧がプラス電位となり、本来、オフすべき検出トランジスタ４がオンしてしまう。すると結局、本来の選択行で検出された電荷に、非選択である行が動作することによって誤検出された電荷が加わってしまうため、本来の正しい電荷信号が得られず、例えば、明るい光が検出できなくなるという誤動作が発生する可能性があるという問題が生じる。
【０００９】
さらに、図１２はリセットトランジスタがディプレッション型の場合のポテンシャル図を示している。リセットトランジスタ３がディプレッション型の場合には、図１２（ｇ）の時刻Ｔ７において、検出トランジスタ４を非選択としているＦＤ部７のＬｏｗレベルをＶＤＤ電源６電圧のＨｉｇｈレベルにする時に、リセットトランジスタ３のゲートの下のポテンシャル１７が高いため、ＶＤＤ電源６とリセットトランジスタ３のゲートとの間のカップリング容量４１により、リセットトランジスタ３のゲートの電圧がプラスの方向に振られやすく、ＦＤ部７を非選択にするための電子がＦＤ部７からＶＤＤ電源６に対して、よりこぼれやすくなる。
【００１０】
このように、読み出しトランジスタ２のゲートとリセットトランジスタ３のゲートのＬｏｗレベル、および、撮像部のＰ型半導体のウエル層１３が、すべて０Ｖとなっているため、時刻Ｔ２とＴ７において、ドレイン領域の急激なプラス電位への変化と、ドレイン領域とのカップリング容量４０および４１が原因となり、読み出しトランジスタ２のゲートとリセットトランジスタ３のゲートの電位が本来０Ｖであるところがプラス側へ振られ、撮像部のＰ型半導体のウエル層１３の電位を越えてしまうことで誤動作が発生する可能性がある。
【００１１】
そこで、本発明は、ＶＤＤ電源により行選択と非選択を決定する回路を持つＭＯＳ型の固体撮像装置において、読み出しトランジスタやリセットトランジスタのゲートの電位を適切に設定できるようにし、さらに、カップリング容量に起因する飽和電荷の低下および非選択行が誤って選択される誤動作を防止する固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明に係る固体撮像装置は、半導体基板上に単位画素を二次元状に複数配列したＭＯＳ型の固体撮像装置であって、入射光を光電変換する光電変換手段と、前記光電変換手段で得られた信号電荷を蓄える蓄積手段と、前記蓄積手段で蓄積された前記信号電荷を検出する検出手段と、前記蓄積手段で蓄積された前記信号電荷をリセットするＮ型ＭＯＳトランジスタのリセット手段と、前記リセット手段のゲートのＬｏｗレベルを、前記リセット手段のゲート下にある撮像領域のＰ型ウエルの電位よりも低く設定する電位設定手段とを備えることを特徴とする。
【００１３】
前記リセット手段がＰ型の場合は、前記リセット手段のゲートのＨｉｇｈレベルを、前記リセット手段のゲート下にある撮像領域のＮ型ウエルの電位よりも高く設定する電位設定手段を備えることを特徴とする。
【００１４】
また、半導体基板上に単位画素を二次元状に複数配列したＭＯＳ型の固体撮像装置であって、入射光を光電変換する光電変換手段と、前記光電変換手段で得られた信号電荷を読み出すＮ型ＭＯＳトランジスタの読み出し手段と、前記読み出し手段で読み出された前記信号電荷を蓄える蓄積手段と、前記蓄積手段で蓄積された前記信号電荷を検出する検出手段と、前記蓄積手段で蓄積された前記信号電荷をリセットするリセット手段と、前記読み出し手段のゲートのＬｏｗレベルを、前記読み出し手段のゲート下にある撮像領域のＰ型ウエルの電位よりも低く設定する電位設定手段とを備えることを特徴とする。
【００１５】
前記読み出し手段がＰ型の場合は、前記読み出し手段のゲートのＨｉｇｈレベルを、前記読み出し手段のゲート下にある撮像領域のＮ型ウエルの電位よりも高く設定する電位設定手段を備えることを特徴とする。
【００１６】
また、半導体基板上に単位画素を二次元状に複数配列したＭＯＳ型の固体撮像装置であって、入射光を光電変換する光電変換手段と、前記光電変換手段で得られた信号電荷を蓄える蓄積手段と、前記蓄積手段で蓄積された前記信号電荷を検出する検出手段と、前記蓄積手段で蓄積された前記信号電荷をリセットするＮ型ＭＯＳトランジスタのリセット手段と、撮像領域のＰ型ウエル電位を、周辺回路領域のＰ型ウエル電位よりも高く設定する電位設定手段とを備えることを特徴とする。
【００１７】
前記リセット手段がＰ型の場合は、撮像領域のＮ型ウエル電位を、周辺回路領域のＮ型ウエル電位よりも低く設定する電位設定手段を備えることを特徴とする。
【００１８】
また、半導体基板上に単位画素を二次元状に複数配列したＭＯＳ型の固体撮像装置であって、入射光を光電変換する光電変換手段と、前記光電変換手段で得られた信号電荷を読み出すＮ型ＭＯＳトランジスタの読み出し手段と、前記読み出し手段で読み出された前記信号電荷を蓄える蓄積手段と、前記蓄積手段で蓄積された前記信号電荷を検出する検出手段と、前記蓄積手段で蓄積された前記信号電荷をリセットするリセット手段と、撮像領域のＰ型ウエル電位を、周辺回路領域のＰ型ウエル電位よりも高く設定する電位設定手段とを備えることを特徴とする。
【００１９】
前記読み出し手段がＰ型の場合は、撮像領域のＮ型ウエル電位を、周辺回路領域のＮ型ウエル電位よりも低く設定する電位設定手段を備えることを特徴とする。
【発明の効果】
【００２０】
本発明によれば、撮像領域のＰ型ウエルと周辺回路領域のＰ型ウエルとを分離して、周辺回路領域のＰ型ウエル電位を撮像領域のＰ型ウエル電位よりも低く設定し、また、読み出し手段のゲートと蓄積手段との間のカップリング容量があっても、読み出し手段のゲートの電位が０Ｖを越えてプラス電位に振られることがないように読み出し手段のゲートの電位を設定するため、光電変換手段で光電変換された電荷が蓄積手段にこぼれることによる飽和電荷の低下を防止することができる。
【００２１】
また、ＶＤＤ電源とリセット手段のゲートとの間のカップリング容量のために、従来のようにリセット手段のゲート電圧がプラスの方向に振られた場合においても、リセット手段のゲートの電位が０Ｖを越えてプラス電位に振られることがないため、蓄積手段を非選択にするための電子が蓄積手段からＶＤＤ電源側にこぼれなくなり、非選択行の蓄積手段の電位レベルがプラス電位になることが妨げられ、検出手段がオンしてしまうことがなくなって、非選択行が選択される誤動作を防止することができる。
【００２２】
さらに、周辺回路領域のＰ型ウエル電位を、リセット手段のゲートおよび読み出し手段のゲートのＬｏｗレベルよりも低く設定することで、周辺回路領域のＰ型ウエル層とＮ型拡散層との間を逆バイアスにし、順方向のリーク電流が生じることを防止することができる。
【００２３】
また、撮像領域のウエルと周辺回路領域のウエルとを分離しているので、読み出し手段やリセット手段のゲートの電位を設定する手段を、固体撮像装置の内部で作ることができる。
【００２４】
なお、本発明は、Ｎ型のＭＯＳトランジスタをリセット手段、読み出し手段、および、検出手段にそれぞれ利用した場合と同様に、それらの手段がＰ型のＭＯＳトランジスタである場合にも効果がある。
【００２５】
特に、リセットトランジスタがＮ型である場合、撮像領域のＰ型ウエルの電位、または、周辺回路領域のＰ型ウエルの電位をグランド電位（０Ｖ）にすると、電位設定回路を簡素化できる。また、リセットトランジスタがＰ型である場合、撮像領域のＮ型ウエルの電位、または、周辺回路領域のＮ型ウエルの電位をグランド電位（０Ｖ）にすると、電位設定回路を簡素化できる。
【００２６】
また、本発明の固体撮像装置をカメラ等に用いることで、誤動作のない優れたカメラ等を実現することが可能となるので、その実用的価値は極めて高い。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施の形態を、図面を参照しながら説明する。
（実施の形態１）
図１は、本実施の形態に係る固体撮像装置における断面および電位設定を示す図である。周辺回路領域のＰ型ウエル層１４の電位１９と撮像部のＰ型ウエル層１３の電位１８とが異なる電位になるように設定する点が、従来技術と違っている。電位設定部５０は、読み出しパルス発生部５２、リセットパルス発生部５３、０Ｖ、および−２Ｖの電位を備える。読み出しパルス発生部５２は、周辺回路領域のＮ型拡散層と読み出しトランジスタ２のゲートの電位を設定する。リセットパルス発生部５３は、周辺回路領域の別のＮ型拡散層とリセットトランジスタ３のゲートの電位を設定する。撮像部のＰ型ウエル層１３の電位１８は、０Ｖに設定される。周辺回路領域のＰ型ウエル層１４の電位１９は、−２Ｖに設定される。
【００２８】
図２は、本実施の形態に係る固体撮像装置における読み出しパルス発生部５２およびリセットパルス発生部５３の回路を示す図である。この回路は、Ｈｉｇｈレベルが３ＶでＬｏｗレベルが−１Ｖの電圧パルスを、読み出しトランジスタ２およびリセットトランジスタ３のゲートにそれぞれ供給する。この回路において、Ｈｉｇｈレベル電位設定用入力部３１をオンにし、Ｌｏｗレベル電位設定用入力部３２をオフにすると、Ｈｉｇｈレベル電位設定用トランジスタ３３がオンでＬｏｗレベル電位設定用トランジスタ３４がオフとなるため、パルス出力部３５が３Ｖに設定される。逆に、Ｈｉｇｈレベル電位設定用入力部３１をオフにし、Ｌｏｗレベル電位設定用入力部３２をオンにすると、Ｈｉｇｈレベル電位設定用トランジスタ３３がオフでＬｏｗレベル電位設定用トランジスタ３４がオンとなるため、パルス出力部３５が−１Ｖに設定される。
【００２９】
図３は、本実施の形態に係る固体撮像装置における画素部駆動タイミングである。図３と従来技術である図１０との異なる点は、リセットトランジスタ３のゲートおよび読み出しトランジスタ２のゲートのＬｏｗレベルの電位を、撮像部のＰ型ウエル層電位１８の０Ｖよりも低い−１Ｖに設定している点である。
【００３０】
図４は、図３の画素部駆動タイミングにおけるポテンシャル図である。図４と従来技術における図１１との異なる点は、図４（ｂ）と図４（ｇ）の２ヶ所である。図４（ｂ）の時刻Ｔ２において、読み出しトランジスタ２のゲートのＬｏｗレベルの電位を−１Ｖに設定しているため、読み出しトランジスタ２のゲートとＦＤ部７との間のカップリング容量４０があっても、読み出しトランジスタ２のゲートの電位が０Ｖを越えてプラス電位に振られることがないため、ＰＤ部１に蓄積された電荷がＦＤ部７にこぼれることによる飽和電荷の低下を防止することができる。
【００３１】
また、図４（ｇ）の時刻Ｔ７においては、リセットトランジスタ３のゲートのＬｏｗレベルの電位を−１Ｖに設定しているため、検出トランジスタ４を非選択としているＦＤ部７のＬｏｗレベルをＶＤＤ電源６電圧のＨｉｇｈレベルにする時に、ＶＤＤ電源６とリセットトランジスタ３のゲートとの間のカップリング容量４１によりリセットトランジスタ３のゲート電圧がプラスの方向に振られた場合においても、リセットトランジスタ３のゲートの電位が０Ｖを越えてプラス電位に振られることがないため、ＦＤ部７を非選択にするための電子がＦＤ部７からＶＤＤ電源６にこぼれる現象が一瞬たりとも発生しなくなり、非選択行のＦＤ部７の電位レベルが高くなって選択行となる誤動作を防止することができる。
【００３２】
また、周辺回路領域のＰ型ウエル電位１９を−２Ｖに設定することで、周辺回路領域のＰ型ウエル層１４とＮ型拡散層（リセットトランジスタ３のゲートおよび読み出しトランジスタ２のゲートと同電位）との間を逆バイアスにし、順方向のリーク電流が生じることを防止することができる。
【００３３】
ところで、リセットトランジスタ３がＰ型ＭＯＳトランジスタの場合は、リセットトランジスタ３のＨｉｇｈレベルを、リセットトランジスタ３のゲート下にある撮像領域のＮ型ウエルの電位よりも高く設定し、かつ、周辺回路領域のＮ型ウエル電位よりも低く設定することで目的が達成できる。また、読み出しトランジスタ２がＰ型ＭＯＳトランジスタの場合は、読み出しトランジスタ２のＨｉｇｈレベルを、読み出しトランジスタ２のゲート下にある撮像領域のＮ型ウエルの電位よりも高く設定し、かつ、周辺回路領域のＮ型ウエル電位よりも低く設定することで目的が達成できる。
【００３４】
以上のように、本実施の形態における固体撮像装置によれば、読み出しトランジスタやリセットトランジスタのゲートの電位を適切に設定できるようになり、さらに、カップリング容量に起因する飽和電荷の低下および非選択行が誤って選択される誤動作を防止することができるので、従来のような画素の特性の劣化を防ぐことができる。
【００３５】
（実施の形態２）
図５は、本発明の実施の形態に係る、読み出しトランジスタがないタイプの固体撮像装置における画素部の回路図である。ＰＤ部１が直接ＦＤ部７に接続されている。ＰＤ部１で得られた信号電荷は、直接ＦＤ部７に蓄えられる。他の動作は、図７で説明した動作と同様である。
【００３６】
従って、本発明の実施の形態１と同様に、リセットトランジスタ３のゲートの電位を撮像部のＰ型ウエル層電位１８の０Ｖよりも低い−１Ｖにすることで、時刻Ｔ７において、ＶＤＤ電源６とリセットトランジスタ３のゲートとの間のカップリング容量４１のために、従来のようにリセットトランジスタ３のゲート電圧がプラスの方向に振られた場合においても、リセットトランジスタ３のゲートの電位が０Ｖを越えてプラス電位に振られることがないため、ＦＤ部７を非選択にするための電子がＦＤ部７からＶＤＤ電源６側にこぼれなくなり、非選択行のＦＤ部７の電位レベルがプラス電位になることが妨げられ、検出トランジスタ４がオンしてしまうことがなくなって、非選択行が選択される誤動作を防止することができる。
【００３７】
（実施の形態３）
図６は、これまでに説明した本発明の実施の形態に係る固体撮像装置のいずれかをカメラに用いたときのブロック図である。カメラ２０は、レンズ２１、固体撮像装置２２ａ、駆動回路２３、信号処理部２５、および、外部インターフェイス部２６を備えている。レンズ２１を通過した光は、固体撮像装置２２ａに入る。信号処理部２５は、駆動回路２３を通して固体撮像装置２２ａを駆動し、固体撮像装置２２ａからの出力信号を取り込む。信号処理部２５で処理された信号は、外部インターフェイス部２６を通して外部に出力できる。本発明の実施の形態１または２の固体撮像装置を用いることで、非選択行が誤って選択される誤動作のない、飽和特性の優れたカメラを実現することができる。
【００３８】
以上、本発明に係る固体撮像装置およびカメラについて、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。例えば、本発明はＮ型のＭＯＳトランジスタをリセットトランジスタ、読み出しトランジスタ、および、検出トランジスタにそれぞれ利用した場合であるが、それぞれのトランジスタがＰ型のＭＯＳトランジスタである場合に適用してもよい。また、電位の設定値については必ずしも−１Ｖや−２Ｖでなくてもよく、生成回路も実施の形態で説明したものでなくてもよい。
【００３９】
特に、リセットトランジスタがＮ型である場合、撮像領域のＰ型ウエルの電位、または、周辺回路領域のＰ型ウエルの電位をグランド電位（０Ｖ）にすると、電位設定回路を簡素化できる。また、リセットトランジスタがＰ型である場合、撮像領域のＮ型ウエルの電位、または、周辺回路領域のＮ型ウエルの電位をグランド電位（０Ｖ）にすると、電位設定回路を簡素化できる。
【産業上の利用可能性】
【００４０】
本発明に係る固体撮像装置は、カップリング容量に起因する、飽和電荷の低下および非選択行が誤って選択される誤動作を防止する効果を有し、携帯電話やデジタルカメラ等に使用されるＭＯＳ型の固体撮像装置として有用である。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施の形態１に係る固体撮像装置における断面および電位設定を示す図である。
【図２】本発明の実施の形態１に係る固体撮像装置における電位設定部の回路図である。
【図３】本発明の実施の形態１に係る固体撮像装置における画素部駆動タイミングを示す図である。
【図４】本発明の実施の形態１に係る固体撮像装置におけるポテンシャルを示す図である。
【図５】本発明の実施の形態２に係る固体撮像装置における画素部の回路図である。
【図６】本発明の実施の形態３に係るカメラのブロック図である。
【図７】従来のＭＯＳトランジスタで構成された固体撮像装置の例を示す図である。
【図８】従来の固体撮像装置における断面を示す図である。
【図９】従来の固体撮像装置における画素回路図である。
【図１０】従来の固体撮像装置における画素部駆動タイミングを示す図である。
【図１１】従来の固体撮像装置における画素部の各時刻におけるポテンシャルを示す図である。
【図１２】従来の固体撮像装置の画素部の各時刻におけるポテンシャルを示す図である。
【符号の説明】
【００４２】
１    フォトダイオード（ＰＤ）部
２    読み出しトランジスタ
３    リセットトランジスタ
４    検出トランジスタ
５    垂直信号線
６    ＶＤＤ電源
７    フローティングディフュージョン（ＦＤ）部
８    撮像領域
９    水平シフトレジスタ
１０    垂直シフトレジスタ
１１    タイミング発生回路
１２    出力アンプ
１３    撮像領域のＰ型ウエル層
１４    周辺回路領域のＰ型ウエル層
１５    従来のＰ型ウエル電位
１６    Ｎ型基板
１７    リセットトランジスタのゲートの下のポテンシャル
１８    撮像領域のＰ型ウエル電位
１９    周辺回路領域のＰ型ウエル電位
２０    カメラ
２１    レンズ
２２、２２ａ    固体撮像装置
２３    駆動回路
２５    信号処理部
２６    外部インターフェイス部
３１    Ｈｉｇｈレベル電位設定用入力部
３２    Ｌｏｗレベル電位設定用入力部
３３    Ｈｉｇｈレベル電位設定用トランジスタ
３４    Ｌｏｗレベル電位設定用トランジスタ
３５    パルス出力部
４０    カップリング容量
４１    カップリング容量
５０    電位設定部
５２    読み出しパルス発生部
５３    リセットパルス発生部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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