(57)【要約】  【課題】      トランジスタの信頼性、応答速度、書き込み／読み出し特性を向上させる。  【解決手段】  本発明の半導体装置は、ステップ１１及びテラス１２を表面に備えたシリコン基板１０と、シリコン基板１０上に形成された、結晶質酸化膜を含むゲート絶縁膜１５と、ゲート絶縁膜１５上に形成されたゲート電極１６とを備え、シリコン基板１０は、ゲート絶縁膜１５と接するシリコン基板１０部分を挟んで、ソース領域２０とドレイン領域２１を有し、ゲート絶縁膜１５と接するシリコン基板１０部分と、ゲート絶縁膜１５とが、結晶−結晶構造を有している。【選択図】      図１
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【特許請求の範囲】
【請求項１】
ステップ及びテラスを表面に備えたシリコン基板と、
前記シリコン基板上に形成された、結晶質酸化膜を含むゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極とを備え、
前記シリコン基板は、前記ゲート絶縁膜と接する前記シリコン基板部分を挟んでソース領域及びドレイン領域を有し、
前記ゲート絶縁膜と接する前記シリコン基板部分と、前記ゲート絶縁膜とが、結晶−結晶構造を有していることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記結晶−結晶構造は、
前記シリコン基板が単結晶シリコンであり、
前記ゲート絶縁膜が、前記シリコン基板の表面に沿って二次元的に連続した結晶膜であることによって構成されていることを特徴とする半導体装置。
【請求項３】
請求項１又は２において、
前記ゲート絶縁膜の膜厚は、２ｎｍ以下であることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１つにおいて、
前記ゲート絶縁膜は、前記結晶質酸化膜上に形成された誘電体膜を更に含んでいることを特徴とする半導体装置。
【請求項５】
請求項４において、
前記誘電体膜の誘電率は、二酸化シリコンの誘電率よりも高いことを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれか１つにおいて、
前記シリコン基板が有しているミスオリエンテーション角は、０°以上で且つ２０°以下であることを特徴とする半導体装置。
【請求項７】
請求項１において、
前記結晶質酸化膜は、前記シリコン基板の表面のうち前記ゲート絶縁膜で覆われている領域の５０％以上を覆っていることを特徴とする半導体装置。
【請求項８】
請求項１において、
前記ゲート絶縁膜は、前記結晶質酸化膜と、前記結晶質酸化膜上に形成されたタンタル酸化膜とを含むことを特徴とする半導体装置。
【請求項９】
ステップ及びテラスを表面に備えたシリコン基板と、
前記シリコン基板の表面に形成された、結晶質酸化膜を含むゲート絶縁膜と、
前記ゲート絶縁膜上に形成された浮遊ゲートと、
前記浮遊ゲートに容量結合された制御ゲートとを備え、
前記結晶質酸化膜は、前記シリコン基板の表面のうち前記ゲート絶縁膜で覆われている領域の９０％以上を覆っている半導体装置。
【請求項１０】
シリコン基板を真空中に保持し、加熱清浄化法を用いてステップとテラスとを有するシリコン基板を形成する工程と、
前記シリコン基板を酸素雰囲気下で加熱することにより、前記シリコン基板表面に結晶質酸化膜を形成する工程と、
前記結晶酸化膜上に、ゲート電極を形成する工程と、
前記シリコン基板に不純物ドーピングを行なってソース領域及びドレイン領域を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０において、
前記結晶質酸化膜を形成する工程は、前記シリコン基板上に、液体窒素中を通した乾燥酸素を供給することにより行なうことを特徴とする半導体装置の製造方法。
【請求項１２】
シリコン基板を真空中に保持し、加熱清浄化法を用いてステップとテラスとを有するシリコン基板を形成する工程と、
前記シリコン基板表面の前記テラス上に、エピタキシャル成長によって結晶質酸化膜を形成する工程と、
前記結晶酸化膜上にゲート電極を形成する工程と、
前記シリコン基板に不純物ドーピングを行ってソース領域及びドレイン領域を形成する工程とを備えることを特徴とする、半導体装置の製造方法。
【請求項１３】
請求項１０又は１２において、
前記結晶質酸化膜は、２ｎｍ以下の膜厚に形成されることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１０又は１２において、
前記結晶質酸化膜を形成する工程の後で且つ前記ゲート電極を形成する工程の前に、前記結晶質酸化膜上に前記結晶性酸化膜の誘電率よりも高い誘電率を有する誘電体膜を堆積する工程を更に含むことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１０又は１２において、
前記シリコン基板が有しているミスオリエンテーション角は、０°以上で且つ２０°以下であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ型ヘテロ構造および該構造を備えた半導体装置ならびにその製造方法に関している。
【背景技術】
【０００２】
従来から、電界効果型のトランジスタとして金属−絶縁物−半導体構造（ＭＯＳ型ヘテロ構造）を備えたＭＯＳ電界効果型トランジスタが用いられている。以下、図４（ａ）から（ｄ）を参照しながら、従来のＭＯＳ電界効果型トランジスタの製造方法およびその動作を説明する。
【０００３】
まず、図４（ａ）に示す通常の単結晶シリコン半導体基板５０を用意した後、熱酸化法を用いて図４（ｂ）に示すようにシリコン基板５０の表面にシリコン酸化膜５１を形成する。シリコン酸化膜５１は主として非晶質（アモルファス）のＳｉＯ2から形成されている。
【０００４】
次に、シリコン酸化膜５１上に多結晶シリコン膜などの導電性薄膜を堆積した後、リソグラフィおよびエッチング技術を用いて導電性薄膜およびシリコン酸化膜５１をパターニングすることによって、図４（ｃ）に示すようにゲート絶縁膜５２およびゲート電極５３を含むゲート構造を形成する。
【０００５】
図４（ｄ）に示すように、側壁酸化膜５７をゲート構造側面上に形成した後、不純物ドーピング法によってソース領域５５およびドレイン領域５６をシリコン基板５１中に形成する。ソース領域５５とドレイン領域５６との間においてゲート電極５３の下方にはチャネル５４が形成される。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
シリコン基板５０の表面を熱酸化すると、シリコン基板５０の表面に成長するシリコン酸化膜５１の体積膨張に伴ってシリコン基板５０とシリコン酸化膜５１との間の界面（シリコン−熱酸化物界面）に歪みが発生する。この歪みはシリコン基板５０中に構造欠陥を誘発し、界面準位の形成原因となる。界面準位はキャリアのトラップサイトとして作用し、ゲート酸化膜５２の絶縁破壊やチャネル中のキャリア移動度劣化などを引き起こす。このことは、ＭＯＳ電界効果型トランジスタ特性にさまざまな悪影響をもたらし、トランジスタの高速動作に大きな支障となる。
【０００７】
また、シリコン−熱酸化物界面には、図５（ａ）に示すように不完全な酸化による薄い亜酸化層からなる構造遷移層（厚さ：０．２〜０．３ｎｍ）５１ａが形成される。構造遷移層５１ａはＳｉＯx（ｘ≦約１．７）から形成されている。構造遷移層５１ａの上には通常の非晶質ＳｉＯ2層（厚さ：数ｎｍ）５１ｂが成長している。構造遷移層５１ａは、ＳｉとＳｉＯ2との間の応力緩和作用を担っているが、構造遷移層５１ａ中の結合はチャネル中を走行する電子によって切断されやすく、電子注入によって容易に破壊されるため、構造遷移層５１ａは電気的に不安定である。ゲート酸化膜５２として機能する二酸化シリコン膜５１が薄くなるにつれ、二酸化シリコン膜５１のうち構造遷移層５１ａの占める割合が大きくなるため、界面構造に起因するトランジスタ特性の変動・不良は深刻なものとなる。
【０００８】
図５（ｂ）は、シリコン酸化膜５１の表面からシリコン基板５０の内部に向かって深さ方向に沿って測定した伝導帯および価電子帯のエネルギーレベルを示している。図５（ｂ）からわかるように、シリコン酸化膜５１中における伝導帯のエネルギレベル６１および価電子のエネルギレベル６２は、構造遷移層５１ａを含むそれよりも広い領域で曲がっている（ベンディング現象）。このエネルギレベルの曲がりによってシリコン酸化膜５１のバンドギャップはシリコン−熱酸化物界面で大きく減少している。このようなシリコン酸化膜５１のエネルギーギャップ減少は、シリコン酸化膜５１の耐圧および信頼性を低下させる。
【０００９】
前述のように構造遷移層５１ａの厚さは０．２〜０．３ｎｍ程度であるが、シリコン酸化膜５１のバンドギャップが減少している部分の厚さは約１ｎｍに達する。また、シリコン酸化膜５１の厚さが減少しても構造遷移層５１ａの厚さは減少しないため、シリコン酸化膜５１の厚さの減少は構造遷移層５１ａが二酸化シリコン膜５１中に占める割合を大きくし、バンドギャップ減少部分の割合も増加させる。構造遷移層５１ａが二酸化シリコン膜５１中に占める割合が大きくなると、シリコン酸化膜５１の耐圧が劣化するだけではなく、膜厚の不均一や界面ラフネスの増大による問題も顕著になる。例えばシリコン−熱酸化物界面の凹凸（ラフネス）が大きい場合、または酸化シリコン膜５１（すなわちゲート酸化膜５２）の厚さが不均一である場合、チャネル５４中の電子は界面の凹凸を感じながらが走行するので、電子の散乱確率が大きくなる。電界効果型トランジスタの寸法が微細化されるにともなって実効的な垂直電界強度が増加するので、この散乱現象はいっそう顕著になってくる。このことは電子移動度の低下、すなわち相互コンダクタンスの低下を招くことを意味する。これらが要因となって、極薄ゲート絶縁膜を備えた微細なＭＯＳ電界効果型トランジスタ特性の向上が妨げられることになる。
【００１０】
本発明は上記問題点に鑑みてなされたものであり、その目的とするところは、構造的にも電気的にも安定したＭＯＳ型ヘテロ構造、およびこのようなＭＯＳ型ヘテロ構造を有する半導体装置ならびにその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
前記の目的を達成するため、本発明の第１の半導体装置は、ステップ及びテラスを表面に備えたシリコン基板と、シリコン基板上に形成された、結晶質酸化膜を含むゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを備え、シリコン基板は、ゲート絶縁膜と接するシリコン基板部分を挟んでソース領域及びドレイン領域を有し、ゲート絶縁膜と接するシリコン基板部分と、ゲート絶縁膜とが、結晶−結晶構造を有している。
【００１２】
第１の半導体装置によると、シリコン基板上に形成されたゲート絶縁膜が結晶性酸化膜を含むため、シリコン基板とゲート絶縁膜との界面における歪み発生は抑制されている。このため、界面順位の形成も抑制されており、このことからキャリア移動速度の劣化等が抑制されている。また、シリコン基板と絶縁膜との界面に非晶質の二酸化シリコン膜や亜酸化層が存在しないため、耐圧に優れている。
【００１３】
ここで、結晶−結晶構造は、シリコン基板が単結晶シリコンであり、ゲート絶縁膜が、シリコン基板の表面に沿って二次元的に連続した結晶膜であることによって構成されていることが好ましい。
【００１４】
また、ゲート絶縁膜の膜厚は、２ｎｍ以下であることが好ましい。
【００１５】
また、ゲート絶縁膜は、前記結晶質酸化膜上に形成された誘電体膜を更に含んでいることが好ましい。
【００１６】
また、誘電体膜の誘電率は、二酸化シリコンの誘電率よりも高いことが好ましい。
【００１７】
また、シリコン基板が有しているミスオリエンテーション角は、０°以上で且つ２０°以下であることが好ましい。
【００１８】
結晶質酸化膜は、シリコン基板の表面のうちゲート絶縁膜で覆われている領域の５０％以上を覆っていることが好ましい。
【００１９】
前記の目的を達成するため、本発明の第２の半導体装置は、ステップ及びテラスを表面に備えたシリコン基板と、シリコン基板の表面に形成された、結晶質酸化膜を含むゲート絶縁膜と、ゲート絶縁膜上に形成された浮遊ゲートと、浮遊ゲートに容量結合された制御ゲートとを備え、結晶質酸化膜は、シリコン基板の表面のうちゲート絶縁膜で覆われている領域の９０％以上を覆っていることが好ましい。
【００２０】
前記の目的を達成するため、本発明の第１の半導体装置の製造方法は、シリコン基板を真空中に保持し、加熱清浄化法を用いてステップとテラスとを有するシリコン基板を形成する工程と、シリコン基板を酸素雰囲気下で加熱することにより、シリコン基板表面に結晶質酸化膜を形成する工程と、結晶酸化膜上に、ゲート電極を形成する工程と、シリコン基板に不純物ドーピングを行なってソース領域及びドレイン領域を形成する工程とを備える。
【００２１】
尚、結晶質酸化膜を形成する工程は、シリコン基板上に、液体窒素中を通した乾燥酸素を供給することにより行なうことが好ましい。
【００２２】
前記の目的を達成するため、本発明の第２の半導体装置の製造方法は、シリコン基板を真空中に保持し、加熱清浄化法を用いてステップとテラスとを有するシリコン基板を形成する工程と、シリコン基板表面のテラス上に、エピタキシャル成長によって結晶質酸化膜を形成する工程と、結晶酸化膜上にゲート電極を形成する工程と、シリコン基板に不純物ドーピングを行ってソース領域及びドレイン領域を形成する工程とを備える。
【００２３】
尚、本発明の第１及び第２の半導体装置を製造方法において、結晶質酸化膜は、２ｎｍ以下の膜厚に形成されることが好ましい。
【００２４】
また、本発明の第１及び第２の半導体装置を製造方法において、結晶質酸化膜を形成する工程の後で且つゲート電極を形成する工程の前に、結晶質酸化膜上に結晶性酸化膜の誘電率よりも高い誘電率を有する誘電体膜を堆積する工程を更に含むことが好ましい。
【００２５】
また、本発明の第１及び第２の半導体装置を製造方法において、シリコン基板が有しているミスオリエンテーション角は、０°以上で且つ２０°以下であることが好ましい。
【発明の効果】
【００２６】
本発明の半導体装置によれば、単結晶シリコン基板の表面がシリコン原子の再配列によって形成された原子レベルで平坦な面を有しており、その面上に形成した絶縁膜が単結晶シリコン基板の表面上にエピタキシャル成長した結晶質二酸化シリコンを含んでいる。このため、絶縁膜の形成に際して、シリコン基板に強い応力が与えられることなく、結晶欠陥の少ないＭＯＳ型ヘテロ構造を有する半導体装置が実現される。また、単結晶シリコン基板と絶縁膜との界面に非晶質の二酸化シリコン膜や亜酸化層が存在しないため、耐圧に優れた半導体装置が得られる。
【００２７】
絶縁膜の厚さを２ｎｍ以下にすると、絶縁膜の大部分の領域が結晶質二酸化シリコン層から構成されることになるため、極薄ゲート絶縁膜を用いながら、信頼性の向上したＭＯＳ型ヘテロ構造が提供される。
【００２８】
結晶質二酸化シリコン上に誘電体膜を付加すれば、リーク電流を更に低減することが可能になる。
【００２９】
また、本発明の半導体装置は、上述のようなＭＯＳ型ヘテロ構造を備えているために、高速動作が可能で、しかも耐圧および信頼性に優れた性能が発揮される。特に本発明を不揮発性メモリに適用した場合は、ホットエレクトロン注入によって劣化しにくい酸化膜が得られるため好ましい。
【００３０】
本発明の半導体装置の製造方法によると、上記のような半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００３１】
（実施形態１）
以下、ＭＯＳ型ヘテロ構造を有する半導体装置について本発明の実施形態を説明する。本実施形態にかかる半導体装置は、単結晶シリコン基板を用いて形成したＭＯＳ電界効果型トランジスタを有している。この半導体装置は、公知の半導体集積回路と同様に、実際にはトランジスタ以外の回路要素、配線構造および素子分離構造等を含んでいるが、図面では簡単化のためトランジスタのＭＯＳ型ヘテロ構造部分のみを示す。
【００３２】
図１（ａ）から（ｄ）を参照する。まず、図１（ａ）に示すように、真空加熱清浄化法やシリコンのホモエピタキシャル成長法によって単結晶シリコン基板１０の（００１）面上に（００１）清浄表面を形成する。より詳細には、本実施形態では、ミスオリエンテーション角１３が０〜０．０２゜の単結晶シリコン基板１０を用い、この基板１０に対して上述の真空中の加熱清浄化法やシリコンのホモエピタキシャル成長法による表面処理を行うと、清浄化されたシリコン基板１０の最表面でシリコン原子の再配列現象が進行し、シリコン基板１０の表面にステップ１１とテラス１２とが形成される。
【００３３】
なお、このような形態の表面を得るには、他の表面清浄化方法として、温水洗浄、過酸化水素水を混入させたバッファードフッ酸処理、過酸化水素水の濃度を増加させた改良ＳＣ−１洗浄、希釈フッ酸処理などのウェット処理法を行っても良い。
【００３４】
このようなステップ１１およびテラス１２が形成されたシリコン基板１０の表面の形態は、（Ｓｉ（００１）−２×１）と表記される。単位面積におけるステップ１０の密度はシリコン基板１０のミスオリエンテーション角１３が小さくなる程、小さくなる。例えば、本実施形態の場合のようにミスオリエンテーション角が０．０２゜以下の場合、約１０００℃で１０〜２０秒程度の真空加熱清浄化によってステップ１２の間隔（テラス幅に相当）は約３ｎｍを下回る大きさとなる。なお、ステップ１１は[１１−０]方向に沿って延びている。
【００３５】
これらのテラス１２上には、最表面シリコン原子の２量体（以下、「ダイマー」と称する。）で構成された原子配列（以下、「ダイマー列」と称する。）が形成されている。本実施形態のように基板のミスオリエンテーション角１３が小さい場合は、各テラス上では１原子ステップ毎にダイマー列が交互に直角に存在する形態が得られる。
【００３６】
次に、Ｓｉ（００１）−２×１表面形態を有するシリコン基板１０を乾燥酸素雰囲気中で急速加熱酸化法によって８５０℃に加熱する。加熱時間は４０〜５０秒程度である。この結果、シリコン基板１０の表面に厚さ１．５ｎｍの酸化膜が成長する。このような熱酸化によれば、図１（ｂ）に示すように、テラス１２上に結晶質酸化膜（結晶質二酸化シリコン膜）１５がエピタキシャル成長する。エピタキシャル成長した結晶質酸化膜１５は、テラス１２の表面結晶構造を反映した結晶構造を持つ。
【００３７】
本実施形態のようにミスオリエンテーション角１３が小さい場合、ステップ間隔が広いため、テラス１２上に二次元的に広がった膜状の結晶質酸化膜１５が形成される。また、ステップ１２では、その両側のテラス１２上にエピタキシャル成長した結晶質酸化膜１５が横方向に成長し、実質的に連結する。なお、シリコン基板１０の各ステップ１１やテラス１２は結晶質酸化膜１５が形成された後においても、結晶質酸化膜１５形成前のステップ１１やテラス１２の構造を反映した形態を示している。
【００３８】
結晶質酸化膜１５の厚さは、エピタキシャル成長時の基板温度や酸素分圧に依存するが、その厚さが約２ｎｍ程度になると結晶質酸化膜１５の成長速度は急激に低下する。このため、本実施形態で使用する酸化方法は、厚さ２ｎｍ程度の薄いゲート絶縁膜を再現性良く形成するのに適している。
【００３９】
通常の熱酸化によれば、酸化シリコン膜の体積膨張（Ｓｉ→ＳｉＯ2で２.２倍の体積膨張がある）のためにシリコン−酸化膜界面の酸化膜側には圧縮応力が発生し、シリコン基板側には引っ張り応力が発生する。これに対して結晶質酸化膜１５を形成する場合、シリコン基板１０の原子構造に基づいて酸化物のエピタキシャル成長が進行するため、酸化物内の各部の応力がバランスし、シリコン基板１０と結晶質酸化膜１５との界面近傍においても大きな応力は生じないと考えられる。透過電子顕微鏡の断面観察や電子線回折の結果から、結晶質酸化膜１５はトリディマイト構造を有していると考えられる。
【００４０】
表面が原子レベルで平坦化されていないシリコン基板に対して通常の熱酸化を行った場合、結晶質酸化物が部分的に成長するかもしれないが、大分の領域で非晶質酸化膜が成長し、その結果、下部に複数の結晶質酸化物を含む一枚の非晶質酸化膜が形成される。このため、シリコン／酸化膜界面には、実質的に結晶−非晶質構造が形成され、酸化物の熱膨張による応力の影響が基板に及ぶことになる。シリコン／酸化膜界面近傍において大きな応力が生じると、その応力を緩和するために積層欠陥や双晶が発生する。
【００４１】
これに対して本実施形態の場合は、シリコン基板１０の表面を覆う結晶質酸化膜１５の体積膨張は極めて小さく、シリコン／酸化膜界面での結晶格子連続性が保持されるため、応力の発生が著しく低減される。その結果、積層欠陥や双晶の発生が抑制される。また、結晶質酸化膜１５が約２ｎｍの厚さに成長した後もなお酸化処理を続けると、結晶質酸化膜１５上に非晶質の酸化膜が成長して行く。この非晶質酸化膜と結晶質酸化膜１５との間には遷移領域が存在するが、シリコン基板の表面は結晶質酸化膜１５に覆われたままである。
【００４２】
このような結晶質酸化膜１５をゲート絶縁膜として利用すると、ホットエレクトロンによってシリコン酸化膜界面の結合が切られやすいという不都合もなく、熱膨張に伴う界面準位の発生も無くなる。したがって、酸化膜形成後に酸化膜に対して行うアニール処理も不要となる。また、シリコン／酸化膜界面が従来の結晶−非晶質構造ではなく、結晶−結晶構造を有するので、反転層中のキャリアが従来のように不連続界面でのランダムなポテンシャル散乱を受けることも無くなる。
【００４３】
図６（ａ）は、本発明によるシリコン−熱酸化物界面の断面を示している。図６（ａ）からわかるように、結晶質酸化膜１５とシリコン基板１０との間には、亜酸化層からなる構造遷移層は存在しない。また、図６（ｂ）からわかるように、結晶質酸化膜１５の伝導帯のエネルギレベル７１および価電子のエネルギレベル７２はフラットであり、エネルギレベルの曲がりによるバンドギャップの減少もない。また、本発明によれば、膜厚の不均一や界面ラフネスの増大による問題も解消される。
【００４４】
なお、一般に熱によって非晶質から結晶質に相変化が生じることがあっても、結晶質から非晶質に相変化が生じることは無い。本実施形態のシリコン／酸化膜界面は、結晶−結晶構造を有するため、熱的に安定していると言える。
【００４５】
次にポリシリコン膜をＣＶＤ法で堆積した後、リソグラフィ技術を用いてこのポリシリコン膜をパターニングすることによって、図１（ｃ）に示すゲート電極１６を形成する。次に、不純物ドーピング技術を用いてシリコン基板１０にソース２０およびドレイン２１を形成する。その後、通常のＭＯＳトランジスタの作製工程と同様の工程を行って半導体装置を完成する。
【００４６】
こうして得られたＭＯＳトランジスタについて、シリコン基板１０とゲート電極１６との間に所定の電圧を印加すると、シリコン基板１０の表面に垂直な電界が形成され、結晶質酸化膜１５とシリコン基板１０との界面近傍のシリコン側に図１（ｄ）に示すチャネル１７が形成される。
【００４７】
本実施形態では、ミスオリエンテーション角１３が小さく、ステップ密度が小さいため、電子はステップに対してどの方向に走行しようとも、チャネル１７中のキャリア（電子）の界面散乱は極めて小さくなり、移動度が改善される。そのため、ステップ１８がソース領域２０からドレイン領域２１にまっすぐに延びるようにソース領域２０およびドレイン領域２１の位置を規定する必要はない。
【００４８】
なお、反射高速電子回折（ＲＨＥＥＤ）を用いれば結晶質酸化膜１５を観察することができる。より詳細には、酸素暴露中に前記シリコン１０の表面に微小角度で電子線を照射し、全反射した反射電子の回折像から酸化膜形成に伴って変化する結晶表面構造のパターンが得られる。酸化処理中の基板表面をＲＨＥＥＤでその場観察することにより基板表面に生じる構造変化をリアルタイムで把握することができる。
【００４９】
以上説明したように、本実施形態では、厚さ２ｎｍ程度の結晶質酸化膜１５から極薄ゲート絶縁膜を形成し、それによって図６（ｂ）に示すようにバンド構造を有するＭＯＳ電界効果型トランジスタを作製する。本実施形態によれば、従来技術の問題が解決され、信頼性の高いトランジスタ特性が実現する。本実施形態は、厚さ２ｎｍ以下の極薄ゲート絶縁膜を有するトランジスタに適用して顕著な効果を発揮しうるものであるが、厚さ２ｎｍを超えるゲート絶縁膜を有するトランジスタに適用してもよい。その場合、ゲート絶縁膜の下部には前述の結晶質酸化膜１５が存在し、その結晶質酸化膜１５の上には非晶質の二酸化シリコン層が存在することになる。このような構造を有していても、シリコン／酸化膜界面では、亜酸化層が存在せず、図６（ｂ）に示すバンド構造が実現しているため、優れたトランジスタ特性が得られる。
【００５０】
なお、シリコン基板のチャネル領域の１００％の領域が結晶質酸化膜１５によって直接的に覆われている必要はない。各テラス上にエピタキシャル成長した複数の結晶質酸化膜１５が完全に連続した一枚の絶縁膜を構成してない場合でも本発明の効果は充分に得られる。チャネル領域の少なくとも半分以上が結晶質酸化膜１５によって直接的に覆われていれば、たとえ他の領域上に非晶質酸化膜が成長していたとしても、亜酸化層による問題は軽減され、従来のＭＯＳ型ヘテロ構造に比較して充分に改善された信頼性を得ることが可能になる。
【００５１】
また、本実施形態で説明した熱酸化法以外の酸化法を用いてもよい。重要な点は、シリコン基板の表面を原子レベルで平坦化しておく点にある。原子レベルで平坦化されたシリコン基板の表面が大気と接触した結果、その表面に薄い自然酸化膜が形成されたとしても、その後の酸化処理によってシリコン基板表面に結晶質酸化膜をエピタキシャル成長させるができる。このことは、後に他の実施形態についてもあてはまる。
【００５２】
（実施形態２）
図２（ａ）から（ｅ）を参照しながら、本発明の第２の実施形態を説明する。
【００５３】
まず、真空加熱清浄化法やシリコンのホモエピタキシャル成長法によって、単結晶シリコン基板３０の（００１）面上に（００１）清浄表面を形成する。本実施形態でも、ミスオリエンテーション角３３が０〜２０゜の基板を用いる。本実施形態では、第１の実施形態で使用した基板よりもミスオリエンテーション角の大きな基板を用いているが、ミスオリエンテーション角３３は０゜かそれに高い小さな角度であってよい。
【００５４】
このようなシリコン基板３０に対して上述の真空中の加熱清浄化法やシリコンのホモエピタキシャル成長法による表面処理を行うと、第１の実施形態について説明したように、シリコン基板３０の最表面でシリコン原子の再配列現象が進行し、シリコン基板３０の表面にステップ３１とテラス３２とが形成される。テラス３２は原子レベルで平坦である。
【００５５】
次に、第１の実施形態について説明した方法を用いてＳｉ（００１）−２×１表面を酸化する。本実施形態では、真空中の加熱清浄化処理により得られた Ｓｉ（００１）−２×１表面形態を有するシリコン基板３０を電気炉にて８００℃の乾燥酸素ガスに晒す。この際、酸素ガスは精製機にて高純度化し、さらに液体窒素中へ１００％の高純度乾燥酸素ガスを通すことによって水分を充分に除去してからシリコン基板に供給する。こうして、図２（ｂ）に示すように、結晶質酸化膜３４（厚さ：１〜２ｎｍ）が各テラス３２上に成長し、相互に連結して二次元的な膜が得られる。
【００５６】
次に、本実施形態では、図２（ｃ）に示すように、結晶質酸化膜３４の上にタンタル酸化膜３５を堆積する。タンタル酸化膜の誘電率はシリコン酸化膜（ＳｉＯ2）の誘電率に比べて約６倍高いため、比較的厚いタンタル酸化膜３５を用いても、その厚さを酸化膜厚さに換算した値は実際のタンタル酸化膜の厚さの１/６程度になる。このためタンタル酸化膜３５の付加は、酸化膜厚さの実質的な増加を抑制しながら、リーク電流の低減に寄与する。本実施形態では非常に薄いゲート酸化膜を採用するため、このようなタンタル酸化膜３５を設けないと、ゲートリーク電流が増加するおそれがある。
【００５７】
タンタル酸化膜３５の堆積は次のようにして行う。すなわち、結晶質酸化膜３４が形成されたシリコン基板３０を４１０℃に加熱し、定常状態に保つ。そして、Ｔａ（ＯＣ2Ｈ5）5とＯ2との混合ガスを用いたＣＶＤ法によって１５ｎｍの膜厚になるまでタンタル酸化膜３５を成長させる。その後、不活性ガス中において８００℃で１分程度のアニールを行う。
【００５８】
次に、ＬＰＣＶＤ法を用いてポリシリコン膜を堆積した後、このポリシリコン膜をパターニングして、図２（ｄ）に示すゲート電極３６を形成する。その後、通常のＭＯＳトランジスタの作製工程と同様の工程を行って半導体装置を完成する。
【００５９】
所定の電界をシリコン基板表面に対して垂直に形成すると、シリコン／酸化膜界面のシリコン側に反転層ができ、図２（ｄ）に示すようにチャネル３７が形成される。
【００６０】
図２（ｅ）は、本発明によるＭＯＳトランジスタの平面構成を示している。各ステップ３９は結晶質酸化膜３４が形成された後においても、結晶質酸化膜３４形成前のステップ３１を反映した形態を示している。
【００６１】
本実施形態では、図２（ｅ）に示されるように、ステップ３１がソース領域４０からドレイン領域４１にまっすぐに延びるようにソース領域４０およびドレイン領域４１の位置が規定され、不純物ドープが行われる。電子は矢印３９に沿ってソース領域４０からドレイン４１に向かって走行する。この場合、チャネル中のキャリア（電子）はステップ３８を横切ることなく原子レベルで平滑なテラス内を走行するので、キャリアの界面散乱は極めて小さくなる。
【００６２】
（実施形態３）
以下、図３（ａ）から（ｆ）を参照しながら、本発明のＭＯＳ型ヘテロ構造を有する不揮発性メモリセルを備えた半導体装置（フラッシュメモリ）について、本発明の実施形態を説明する。
【００６３】
まず、真空加熱清浄化法やシリコンのホモエピタキシャル成長法によって、単結晶シリコン基板７０の（００１）面上に（００１）清浄表面を形成する。本実施形態では、ミスオリエンテーション角７３が５゜の基板を用いる。このようなシリコン基板７０に対して上述の真空中の加熱清浄化法やシリコンのホモエピタキシャル成長法による表面処理を行うと、第１〜２の実施形態について説明したように、シリコン基板７０の最表面でシリコン原子の再配列現象が進行し、シリコン基板７０の表面にステップ７１とテラス７２とが形成される。
【００６４】
次に、乾燥酸素雰囲気の電気炉内で７５０℃程度の温度で基板７０を加熱することにより、厚さ７ｎｍのトンネル酸化膜（第１のゲート絶縁膜）を形成する。酸化によってテラス７２上にその結晶構造を反映して結晶質酸化物がエピタキシャル成長し、やがて図３（ｂ）に示すように２次元的的に連続した結晶質酸化膜７５が形成される。結晶質酸化膜７５の厚さは基板温度や導入酸素分圧に依存するが、高々１ｎｍ程度しか成長しない。本実施形態では、このような結晶質酸化膜７５が形成された後も引き続き酸化処理を継続する。そうすることによって、図３（ｃ）に示すように、厚さ７ｎｍのトンネル酸化膜７７を形成する。このトンネル酸化膜７７は、シリコン基板に接触する部分において厚さ０．７ｎｍ程度の結晶質酸化物層７５を含み、その上に厚さ６．３ｎｍ程度の非晶質酸化層７６を含んでいる。すなわち、トンネル酸化膜７７は２層構造を有している。
【００６５】
本実施形態においては、酸化処理条件を一定に維持していても、応力緩和によってトンネル酸化膜７７の相が自然に結晶質から非晶質に遷移する。しかしながら、シリコン／酸化膜界面では結晶格子の連続性が保持されるため、シリコン／酸化膜界面では、図６（ｂ）に示すようなエネルギバンド構造が実現されている。このエネルギバンド構造は、結晶質酸化物層７５の上に形成した非晶質酸化層７６によって大きな影響は受けない。本実施形態の方法によれば、酸化膜の体積膨張による影響は、通常の熱酸化によって酸化膜を形成する場合に比較して低減される。
【００６６】
このようにシリコン／酸化膜界面が結晶−結晶構造を有しているため、シリコン酸化膜が非晶質部分を含んでいたとしても、フローティングゲートに注入されるホットエレクトロンによってシリコン／酸化膜界近傍で結合が切れやすいという不都合はなく、また、熱膨張に伴う界面準位の発生も無くなるので、トンネル酸化膜の信頼性を向上させ、その寿命を長くすることができる。
【００６７】
このようなトンネル酸化膜７７を形成した後、ピンホールなどの酸化膜欠陥を除去するために乾燥窒素中にてアニール処理を行う。次に、図３（ｄ）に示すようにトンネル酸化膜７７上にフローティングゲート７８を形成する。通常の熱酸化法を用いて、図３（ｅ）に示すように、フローティングゲート７８上に酸化膜（第２のゲート絶縁膜）７９を形成した後、酸化膜７９によって容量結合されるコントロールゲート８０を形成する。こうして得られたＭＯＳヘテロ界面の近傍に所定の電界を形成すると、シリコン／酸化膜界面のシリコン側に反転層ができ、チャネル８１が形成される。
【００６８】
図３（ｆ）は、本不揮発性メモリの平面構成を示している。図３（ｆ）には示されていないが、フローティングゲート７８とコントロールゲート８０とがトランジスタの活性領域において重なるように配置されている。本実施形態では、図３（ｆ）に示されるようにソース領域８４とドレイン領域８５とをまっすぐに結ぶ直線がステップ８２と垂直に交差するようにソース領域８４およびドレイン領域８５の位置が規定され、不純物ドープが行われる。このため、電子は矢印８３に沿ってソース領域８４からドレイン８５に向かって走行する。従って、チャネル８１中の電子はステップ８２を横切ることになる。このことは、ステップ８２の近傍で発生したホットエレクトロンがフローティングゲート７８へ注入される効率を増大させるという効果をもたらす。この効果は、基板のミスオリエンテーション角７３が大きくなるほど、ステップの高さが大きくなるため顕著となる。
【００６９】
このように本実施形態によれば、シリコン／酸化膜界面が結晶−結晶構造を有し、不安定な亜酸化層を有していないため、信頼性の高い不揮発性メモリを得ることが可能になり、不揮発性メモリの読み出し／書き込み動作回数を向上させることができる。この効果は、基板のミスオリエンテーション角の大きさには依存しないため、ミスオリエンテーション角が０°であってもよい。また、結晶質酸化物層７５の上に非晶質酸化層７６を形成しても、シリコン／酸化膜界面は結晶−結晶構造を保持しているため、極薄の結晶質酸化物層７５上に非晶質酸化層７６を設けた方が、不揮発性メモリのゲート絶縁膜として使用するのに適している。
【００７０】
なお、本発明を不揮発性メモリに適用した場合の効果は、基板表面のうちフローティングゲートによって覆われている領域の９０％以上を結晶質酸化膜が覆っているときに顕著にあられると考えられる。これは、シリコン基板の表面が非晶質酸化膜によって直接に覆われている領域がフローティングゲート下に広く存在していると、その部分の寿命で読み出し／書き込み動作回数が決まってしまうからである。従って、酸化膜がフローティングゲートによって覆われている領域の９０％以上を結晶質酸化膜で直接に覆う構成が好ましい。
【００７１】
これに対して、通常のＭＯＳ型トランジスタについてキャリア移動度を向上させ、しかもゲート絶縁膜の信頼性を高く維持するという観点からは、基板表面のうちゲート電極によって覆われている領域の５０％以上を結晶質酸化膜で直接に覆っていることが好ましい。
【００７２】
なお、上記不揮発性メモリは、コントロールゲートがフローティングゲート上に設けられたスタック型であるが、コントロールゲートとフローティングゲートとが横方向に配列したスプリット型に対しても本発明は有効である。
【００７３】
上記の各実施形態においては、面方位が（００１）のシリコン基板を用いていたが、その他の面方位を有する基板を用いても良い。特にＳｉ（１１１）面の基板を用いた場合、アルカリ系溶液によるウェット洗浄でも原子レベルの平滑面が比較的容易に得られるため、必ずしも超高真空中の加熱清浄化手法を用いなくてもステップ／テラス形態を形成することが可能である。
【産業上の利用可能性】
【００７４】
本発明の半導体装置は、高速動作が可能であり且つ耐圧性及び信頼性に優れ、特に、不揮発性メモリ等として有用である。
【図面の簡単な説明】
【００７５】
【図１】図１（ａ）から（ｄ）は、本発明による半導体装置の製造方法の第１の実施形態を示す工程断面図である。
【図２】図２（ａ）から（ｄ）は、本発明による半導体装置の製造方法の第２の実施形態を示す工程断面図であり、（ｅ）はソース／ドレイン領域とチャネル領域との位置関係を示す平面図である。
【図３】図３（ａ）から（ｅ）は、本発明による半導体装置の製造方法の第３の実施形態を示す工程断面図であり、（ｆ）はソース／ドレイン領域とチャネル領域との位置関係を示す平面図である。
【図４】図４（ａ）から（ｄ）は、ＭＯＳトランジスタの従来の製造方法を説明するための工程断面図である。
【図５】図５（ａ）は従来のＭＯＳヘテロ界面を示し、（ｂ）はそのエネルギーバンド構造を示している。
【図６】図６（ａ）は本発明によるＭＯＳヘテロ界面を示し、（ｂ）はそのエネルギーバンド構造を示している。
【符号の説明】
【００７６】
１０  表面が（００１）面であるシリコン基板
１１  シリコン（００１）表面上のステップ
１２  シリコン（００１）表面上のテラス
１３  ミスオリエンテーション角
１５  結晶質酸化膜
１６  ゲートポリシリコン電極
１７  チャネル
１８  ステップの位置
１９  反転層中キャリアの流れる方向
２０  ソース
２１  ドレイン
３０  表面が（００１）面であるシリコン基板
３１  シリコン（００１）表面上のステップ
３２  シリコン（００１）表面上のテラス
３３  ミスオリエンテーション角
３４  結晶質酸化膜
３５  タンタル酸化膜
３６  ゲートポリシリコン電極
３７  チャネル
３８  ステップの位置
３９  反転層中キャリアの流れる方向
４０  ソース
４１  ドレイン
５１  シリコン半導体基板
５２  ゲート酸化膜
５３  ゲート電極
５４  チャネル
５５  ソース
５６  ドレイン
５７  側壁酸化膜
７０  表面が（００１）面であるシリコン基板
７１  シリコン（００１）表面上のステップ
７２  シリコン（００１）表面上のテラス
７３  ミスオリエンテーション角
７５  結晶質酸化膜
７６  非晶質酸化膜
７７  トンネル酸化膜
７８  フローティングゲート用ポリシリコン
７９  ゲート酸化膜
８０  コントロール用ゲートポリシリコン電極
８１  チャネル
８２  酸化前のステップの位置
８３  反転層中キャリアの流れる方向
８４  ソース
８５  ドレイン
【図１】
2005333154.tif 000003
【図２】
2005333154.tif 000004
【図３】
2005333154.tif 000005
【図４】
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【図５】
2005333154.tif 000007
【図６】
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