(57)【要約】【課題】  従来のマスクＲＯＭにおけるレプリカ回路では、製造ばらつき等に起因する動作ばらつきにより、センスアンプ動作が完了する前にレプリカ回路の動作が完了し、誤動作する場合がある。また、ダミービット線を複数本利用してマージンを確保した場合、レイアウト面積が大きくなる。【解決手段】  ダミーメモリセルアレイにおいて、ドレイン領域（２１）とダミービット線２５とを接続するためのコンタクトおよびビアホール２８，２９，３０と接続されたメタル電極を各々ビット線方向に隣接するダミーメモリセルのメタル電極と接続してメタル配線３４，３５を形成し、ダミービット線２５と平行に配置する。これにより、ダミービット線２５の寄生容量が増加するため、ダミービット線２５の本数を少なくしてもタイミングマージンを確保することができ、レイアウト面積の増加を抑えることができる。【選択図】  図１
2005183533.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板表面に形成したそれぞれメモリセルを構成する第１および第２のトランジスタに共通のソース領域と、前記ソース領域と所定の間隔をあけて前記ソース領域を挟むように前記半導体基板表面に形成した前記第１のトランジスタのドレイン領域および前記第２のトランジスタのドレイン領域と、前記ソース領域と前記第１のトランジスタのドレイン領域の間の前記半導体基板上に形成した前記第１のトランジスタのゲート電極と、前記ソース領域と前記第２のトランジスタのドレイン領域の間の前記半導体基板上に形成した前記第２のトランジスタのゲート電極とを有し、前記第１のトランジスタと前記第２のトランジスタとが列方向に並んで配置されたメモリセルのペアを、行および列方向に所望の記憶容量分配置したメモリセルアレイと、
列方向に並んで配置された複数の前記メモリセルを構成する前記第１および第２のトランジスタのドレイン領域と対応して設けられ前記半導体基板上に形成された第１の配線層からなる複数のビット線と、
行方向に並んで配置された複数の前記メモリセルを構成する前記第１および第２のトランジスタそれぞれのゲート電極に結合され前記ビット線と交差して配置された複数のワード線と、
前記ビット線を選択するカラムデコーダと、
前記ワード線を選択するロウデコーダと、
前記カラムデコーダによって選択された前記ビット線をプリチャージ信号に応答してプリチャージすることにより、前記カラムデコーダによって選択された前記ビット線と前記ロウデコーダによって選択された前記ワード線とに対応する前記メモリセルに記憶された情報を読み出すセンスアンプ回路と、
前記プリチャージ信号を発生するプリチャージ信号発生回路とを備え、
前記メモリセルを構成する前記第１および第２のトランジスタの個別の前記ドレイン領域と前記ビット線との間の電気的接続の有無によって前記メモリセルに異なる第１と第２の情報が記憶された半導体記憶装置であって、
前記プリチャージ信号発生回路は、前記メモリセルのペアと同じ構成からなるダミーメモリセルのペアと、前記ビット線と同じ構成からなるダミービット線と、前記センスアンプ回路と同じ構成からなるダミーセンスアンプ回路とを有し、かつ、前記ダミービット線の寄生容量を前記ビット線の寄生容量よりも増加させる構成としたことを特徴とする半導体記憶装置。
【請求項２】
前記ダミービット線の寄生容量を前記ビット線の寄生容量よりも増加させる構成は、
前記ダミービット線を構成する第１の配線層より下層の第２の配線層からなり、前記ダミーメモリセルを構成する第１および第２のトランジスタの個別のドレイン領域と電気的に接続され、かつ前記第１の配線層と前記第２の配線層との間の層間絶縁膜にコンタクトホールを設けることにより前記ダミービット線と接続されたコンタクト部を備え、隣接する前記コンタクト部同士が前記第２の配線層によって一体的に形成されることにより接続された構成であることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記ダミービット線の寄生容量を前記ビット線の寄生容量よりも増加させる構成は、
前記ダミービット線を構成する第１の配線層より下層の第２の配線層からなり、前記ダミーメモリセルを構成する第１および第２のトランジスタの個別のドレイン領域と電気的に接続され、かつ前記第１の配線層と前記第２の配線層との間の層間絶縁膜にコンタクトホールを設けることにより前記ダミービット線と接続されたコンタクト部を備え、隣接する前記コンタクト部同士が前記第２の配線層によって一体的に形成されることにより接続され、かつ前記一体的に形成されたコンタクト部と前記ダミービット線とを接続する前記コンタクトホールを増加させた構成であることを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記ダミービット線の寄生容量を前記ビット線の寄生容量よりも増加させる構成は、
前記ダミービット線を、前記第１の配線層に代えて、前記第１の配線層より上層の第３の配線層により構成するとともに、前記ダミーメモリセルを構成する第１および第２のトランジスタの個別のドレイン領域と電気的に接続された前記第１の配線層からなるコンタクト部を設け、前記第１の配線層と前記第２の配線層との間の層間絶縁膜にコンタクトホールを設けることにより前記ダミービット線と前記コンタクト部とを接続した構成であることを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記ダミービット線の寄生容量を前記ビット線の寄生容量よりも増加させる構成は、
前記ダミービット線を構成する第１の配線層より下層の第２の配線層からなり、前記ダミーメモリセルを構成する第１および第２のトランジスタの共通のソース領域と電気的に接続され、かつ前記第１の配線層と前記第２の配線層との間の層間絶縁膜にコンタクトホールを設けることにより前記ダミービット線と接続されたコンタクト部を設けた構成であることを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
前記ダミービット線の寄生容量を前記ビット線の寄生容量よりも増加させる構成は、
前記ダミーメモリセルのペアが前記ダミービット線の長手方向に隣接して複数配置され、隣接する前記ダミーメモリセルのペアのうちの一方のペアの第１のトランジスタのドレイン領域と、他方のペアの第２のトランジスタのドレイン領域とを、同一の不純物拡散領域によって一体的に形成することにより接続した構成であることを特徴とする請求項１記載の半導体記憶装置。
【請求項７】
前記ダミービット線の寄生容量を前記ビット線の寄生容量よりも増加させる構成は、
前記ダミーメモリセルのペアが前記ダミービット線の長手方向に隣接して複数配置され、前記ダミーメモリセルを構成する第１および第２のトランジスタのゲート電極を無くし、隣接する複数の前記ダミーメモリセルを構成する第１および第２のトランジスタのソース領域およびドレイン領域を、同一の不純物拡散領域によって一体的に形成することにより接続した構成であることを特徴とする請求項１記載の半導体記憶装置。
【請求項８】
前記ビット線を構成する第１の配線層より下層の第２の配線層からなり、前記メモリセルを構成する第１および第２のトランジスタの個別のドレイン領域と電気的に接続されたドレイン接続用コンタクト部を備え、
前記メモリセルに前記第１の情報を記憶するための前記ドレイン領域と前記ビット線との間の電気的接続を、前記第２の配線層からなる前記ドレイン接続用コンタクト部と前記第１の配線層からなる前記ビット線との間の層間絶縁膜にコンタクトホールを設けることにより行い、前記メモリセルに前記第２の情報を記憶するための前記ドレイン領域と前記ビット線との間の電気的非接続を、前記第２の配線層からなる前記ドレイン接続用コンタクト部と前記第１の配線層からなる前記ビット線との間の層間絶縁膜にコンタクトホールを設けないことにより行ったことを特徴とする請求項１から７のうちのいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マスクＲＯＭ等の半導体記憶装置に関するものである。
【背景技術】
【０００２】
従来のマスクＲＯＭ等の半導体記憶装置では、消費電流低減の手法として、適正な読み出し動作時間を制御するために、通常のセンスアンプ回路とメモリセル回路と同じ構成のダミーセンスアンプ回路とダミーメモリセル回路を有するレプリカ回路が利用される。以下、従来のマスクＲＯＭにおけるレプリカ回路の動作方法を図面を参考にしながら説明する。
【０００３】
図７は従来のマスクＲＯＭの読み出し回路図である。センスアンプ回路１は、ＮＰＲをゲート入力とするＰ型トランジスタ２と、Ｐ型トランジスタ２と直列に接続されたＮ型トランジスタ３と、Ｎ型トランジスタ３のソースノードＳＡを入力とし、出力をＮ型トランジスタ３のゲート入力としたインバーター４と、ＳＡを入力とし、ＳＯＵＴ０を出力とするインバーターチェーン５と、ＮＰＲを入力とし、ＳＡを出力とするインバーター６で構成される。カラムゲート７は、カラム選択信号ＣＬ１〜ＣＬｎをゲート入力とし、ＳＡと、ビット線ＢＬ１〜ＢＬｎに接続されたｎ個のＮ型トランジスタ８（１）〜８（ｎ）で構成される。メモリセルアレイ９は、ワード線ＷＬ１〜ＷＬｍをゲート入力とし、ソースを接地電位に接続し、アレイ状配置されたメモリセル１０（１，１）〜１０（ｎ，ｍ）で構成される。これらのメモリセルは、記憶するデータに応じてドレインを前記ビット線に接続するか否かを製造工程中に決定する。ここでは全メモリセルのドレインがビット線に接続されているとする。カラムデコーダ１６はＹアドレス信号ＡＤＹを入力とし、カラム選択信号ＣＬ１〜ＣＬｎを出力とする。ロウデコーダ１７はＸアドレス信号ＡＤＸを入力とし、ワード線ＷＬ１〜ＷＬｍを出力とする。
【０００４】
ダミーセンスアンプ回路１１は、センスアンプ回路１と同様の構成である。ダミーカラムゲート１２は、ゲート入力が電源接続された、カラムゲート７と同じ構成のトランジスタ１３（１）、１３（２）、１３（３）で構成される。ダミーメモリセルアレイ１４は、ゲート入力を接地電位とし、ダミービット線ＤＢＬ１、ＤＢＬ２、ＤＢＬ３に接続された、メモリセル１０と同じ構成のダミーメモリセル１５（１，１）〜１５（３，ｍ）で構成される。ＮＡＮＤゲート１８は外部クロック信号ＣＬＫと、インバーター２０の出力を入力とし、ＮＰＲを出力する。インバーター２０はダミーセンスアンプ１１の出力ＳＯＵＴＤを入力とする。インバーター１９は、クロック信号ＣＬＫを入力とし、ダミーセンスアンプ回路１１への入力ＮＤＰＲを出力する。
【０００５】
図８（ａ）は従来のメモリセルアレイの平面図、図８（ｂ），（ｃ），（ｄ）はそれぞれ図８（ａ）のＡ−Ａ線断面図、Ｂ−Ｂ線断面図、Ｃ−Ｃ線断面図である。このメモリセルアレイは、Ｐ型基板３２上に形成されたソース、ドレイン領域であるＮ型の不純物拡散領域３１,２１と、ソース，ドレイン領域に挟まれたチャネル領域と、チャネル領域上に形成されたゲート絶縁膜３３と、ゲート絶縁膜３３上に形成されたゲート電極２７と、メモリセルペア間を分離する分離領域２２と、ドレイン領域（２１）と上層配線とを接続するために層間絶縁膜に設けられたコンタクトおよびビアホール２８，２９，３０と、メタル電極２３，２４と、メタル配線からなるビット線２５と、ゲート電極２７と平行に配置され、ゲート電極２７と同電位のメタル配線２６と、ビット線２５と平行に配置されたソース電位供給配線５３と、基板電位供給用Ｐ型不純物拡散領域５４と、ソース電位供給配線５３と基板電位供給用Ｐ型不純物拡散領域５４とを接続するコンタクトおよびビアホール４８，４９，５０と、メタル電極５１，５２と、ソース電位供給用コンタクトおよびビアホール５５，５６，５７とで構成される。
【０００６】
以降、図９のタイミングチャート図を用いて、図７の回路動作を説明する。ＣＬＫ信号がｔ０でＬレベルからＨレベルになると、ＮＡＮＤゲート１８を介したプリチャージ信号ＮＰＲがＬレベルになる。これにより、Ｎ型トランジスタ２がオンし、ＳＡがチャージされる。しかし、カラムデコーダ１６に選択されたカラム信号ＣＬ１〜ＣＬｎ、およびロウデコーダ１７によって選択されたワード線ＷＬ１〜ＷＬｍによって選択されたメモリセルのドレインがビット線に接続されているため、ＳＡのレベルはインバーターチェーン５の判定レベルまでチャージされず、ＳＯＵＴ０はＬレベルが出力される。その際、ＮＰＲがＬレベルの期間はメモリセル１０を介して貫通電流が流れ続ける。同様に、ＣＬＫ信号がｔ０でＬレベルからＨレベルになると、インバーター１９を介したプリチャージ信号ＮＤＰＲがＬレベルになり、ＤＳＡがチャージされる。ダミーメモリセル１５（１，１）〜１５（２，ｍ）は全てダミービット線に接続され、かつダミーワード線が全て接地電位に固定されているため、ＤＳＡのレベルはインバーターチェーンの判定レベルまでチャージされ、ＳＯＵＴＤはＨレベルが出力される。ＳＯＵＴＤはインバーター２０を介してＮＡＮＤゲート１８に入力されるため、ＮＰＲがＨレベルに変化し、Ｐ型トランジスタ２をオフさせるため、貫通電流は停止する。
【０００７】
上記の通り、センスアンプ動作期間において、通常のメモリセル及びセンスアンプ回路と同じ構成のダミーメモリセルとダミーセンスアンプを利用したレプリカ回路で構成しているため、適正なタイミングを得られる。更に、製造ばらつき等に起因する動作ばらつきにより、通常のセンスアンプ動作が完了する前にレプリカ回路の読み出し動作が完了することによる、誤動作を防ぐために、ダミービット線を多数もうけて、タイミングマージンを確保できる（例えば、特許文献１参照。）。
【特許文献１】特開平０８−０３６８９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来例のレプリカ回路では、タイミングマージン確保のために、ダミービット線を多数利用しているため、レイアウト面積が大きくなるという問題があった。
【０００９】
本発明は上記従来の問題を解決するものであり、レイアウト面積の増加を抑え、かつタイミングマージンを確保して誤動作を防止することができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の半導体記憶装置は、半導体基板表面に形成したそれぞれメモリセルを構成する第１および第２のトランジスタに共通のソース領域と、ソース領域と所定の間隔をあけてソース領域を挟むように半導体基板表面に形成した第１のトランジスタのドレイン領域および第２のトランジスタのドレイン領域と、ソース領域と第１のトランジスタのドレイン領域の間の半導体基板上に形成した第１のトランジスタのゲート電極と、ソース領域と第２のトランジスタのドレイン領域の間の半導体基板上に形成した第２のトランジスタのゲート電極とを有し、第１のトランジスタと第２のトランジスタとが列方向に並んで配置されたメモリセルのペアを、行および列方向に所望の記憶容量分配置したメモリセルアレイと、列方向に並んで配置された複数のメモリセルを構成する第１および第２のトランジスタのドレイン領域と対応して設けられ半導体基板上に形成された第１の配線層からなる複数のビット線と、行方向に並んで配置された複数のメモリセルを構成する第１および第２のトランジスタそれぞれのゲート電極に結合されビット線と交差して配置された複数のワード線と、ビット線を選択するカラムデコーダと、ワード線を選択するロウデコーダと、カラムデコーダによって選択されたビット線をプリチャージ信号に応答してプリチャージすることにより、カラムデコーダによって選択されたビット線とロウデコーダによって選択されたワード線とに対応するメモリセルに記憶された情報を読み出すセンスアンプ回路と、プリチャージ信号を発生するプリチャージ信号発生回路とを備え、メモリセルを構成する第１および第２のトランジスタの個別のドレイン領域とビット線との間の電気的接続の有無によってメモリセルに異なる第１と第２の情報が記憶された半導体記憶装置であって、プリチャージ信号発生回路は、メモリセルのペアと同じ構成からなるダミーメモリセルのペアと、ビット線と同じ構成からなるダミービット線と、センスアンプ回路と同じ構成からなるダミーセンスアンプ回路とを有し、かつ、ダミービット線の寄生容量をビット線の寄生容量よりも増加させる構成としたことを特徴とする。
【００１１】
この構成によれば、ダミービット線の寄生容量を増加させたため、ダミーメモリセルが接続されたダミービット線の本数を少なくしてもタイミングマージンを確保することができ、レイアウト面積の増加を抑えることができる。
【００１２】
また、本発明において、ダミービット線の寄生容量をビット線の寄生容量よりも増加させる構成は、ダミービット線を構成する第１の配線層より下層の第２の配線層からなり、ダミーメモリセルを構成する第１および第２のトランジスタの個別のドレイン領域と電気的に接続され、かつ第１の配線層と第２の配線層との間の層間絶縁膜にコンタクトホールを設けることによりダミービット線と接続されたコンタクト部を備え、隣接するコンタクト部同士が第２の配線層によって一体的に形成されることにより接続された構成である。
【００１３】
また、本発明において、ダミービット線の寄生容量をビット線の寄生容量よりも増加させる構成は、ダミービット線を構成する第１の配線層より下層の第２の配線層からなり、ダミーメモリセルを構成する第１および第２のトランジスタの個別のドレイン領域と電気的に接続され、かつ第１の配線層と第２の配線層との間の層間絶縁膜にコンタクトホールを設けることによりダミービット線と接続されたコンタクト部を備え、隣接するコンタクト部同士が第２の配線層によって一体的に形成されることにより接続され、かつ一体的に形成されたコンタクト部とダミービット線とを接続するコンタクトホールを増加させた構成である。
【００１４】
また、本発明において、ダミービット線の寄生容量をビット線の寄生容量よりも増加させる構成は、ダミービット線を、第１の配線層に代えて、第１の配線層より上層の第３の配線層により構成するとともに、ダミーメモリセルを構成する第１および第２のトランジスタの個別のドレイン領域と電気的に接続された第１の配線層からなるコンタクト部を設け、第１の配線層と第２の配線層との間の層間絶縁膜にコンタクトホールを設けることによりダミービット線とコンタクト部とを接続した構成である。
【００１５】
また、本発明において、ダミービット線の寄生容量をビット線の寄生容量よりも増加させる構成は、ダミービット線を構成する第１の配線層より下層の第２の配線層からなり、ダミーメモリセルを構成する第１および第２のトランジスタの共通のソース領域と電気的に接続され、かつ第１の配線層と第２の配線層との間の層間絶縁膜にコンタクトホールを設けることによりダミービット線と接続されたコンタクト部を設けた構成である。
【００１６】
また、本発明において、ダミービット線の寄生容量をビット線の寄生容量よりも増加させる構成は、ダミーメモリセルのペアがダミービット線の長手方向に隣接して複数配置され、隣接するダミーメモリセルのペアのうちの一方のペアの第１のトランジスタのドレイン領域と、他方のペアの第２のトランジスタのドレイン領域とを、同一の不純物拡散領域によって一体的に形成することにより接続した構成である。
【００１７】
また、本発明において、ダミービット線の寄生容量をビット線の寄生容量よりも増加させる構成は、ダミーメモリセルのペアがダミービット線の長手方向に隣接して複数配置され、ダミーメモリセルを構成する第１および第２のトランジスタのゲート電極を無くし、隣接する複数のダミーメモリセルを構成する第１および第２のトランジスタのソース領域およびドレイン領域を、同一の不純物拡散領域によって一体的に形成することにより接続した構成である。
【００１８】
また、本発明において、ビット線を構成する第１の配線層より下層の第２の配線層からなり、メモリセルを構成する第１および第２のトランジスタの個別のドレイン領域と電気的に接続されたドレイン接続用コンタクト部を備え、メモリセルに第１の情報を記憶するためのドレイン領域とビット線との間の電気的接続を、第２の配線層からなるドレイン接続用コンタクト部と第１の配線層からなるビット線との間の層間絶縁膜にコンタクトホールを設けることにより行い、メモリセルに第２の情報を記憶するためのドレイン領域とビット線との間の電気的非接続を、第２の配線層からなるドレイン接続用コンタクト部と第１の配線層からなるビット線との間の層間絶縁膜にコンタクトホールを設けないことにより行うことが好ましい。
【発明の効果】
【００１９】
以上のように本発明によれば、レイアウト面積の増加を抑え、かつタイミングマージンを確保して誤動作を防止することができる。
【発明を実施するための最良の形態】
【００２０】
従来例では図７のダミーメモリセル１５の構成がメモリセル１０の構成（図８）と同じであったが、以下で説明する各実施の形態はいずれも、ダミーメモリセル１５の構成をメモリセル１０とは異ならせており、それに関する以外は図７と同様の構成であり、動作も基本的には従来例と同様である。すなわち、各実施の形態では、センスアンプ回路１、カラムゲート７、カラムデコーダ１６、ロウデコーダ１７、メモリセルアレイ９は従来例と同様の構成である。また、プリチャージ信号ＮＰＲを出力するプリチャージ信号発生回路６０においては、センスアンプ回路１と同じ構成のダミーセンスアンプ回路１１、ＮＡＮＤゲート１８およびインバーター１９、２０は従来例と同様の構成であり、ダミーカラムゲート１２については、ダミービット線ＤＢＬの本数は従来例よりも少ないが、１本のダミービット線ＤＢＬについての構成は従来例と同様である。ダミーメモリセルアレイ１４については、ダミービット線ＤＢＬの本数は従来例よりも少なく、１本のダミービット線ＤＢＬについてのダミーメモリセル１５の配置は従来例と同様であるが、ダミーメモリセル１５の構成が従来例とは相違する。この相違点について、以下の各実施の形態で説明する。なお、従来例のダミーメモリセルアレイ１４はメモリセルアレイ９と同じ図８で示される。
【００２１】
また、メモリセルアレイ９における各メモリセル１０は、図８において、記憶するデータに応じてドレイン領域（２１）とビット線２５が電気的に接続されているものと接続されていないものがあり、この接続の有無は、コンタクトおよびビアホール２８，２９，３０のうちのいずれかのホールの有無によって可能であるが、上層の方が好ましく、この場合、ビット線２５のすぐ下のビアホール３０の有無によってなされるのが最も好ましい。
【００２２】
また、従来例のように、図８がダミーメモリセルアレイの構成でもある場合、全てのダミーメモリセル１５において、ドレイン領域（２１）とダミービット線２５が電気的に接続されている。このことは以下で述べる各実施の形態においても同様である。
【００２３】
以下、本発明の第１の実施の形態の半導体記憶装置を図１を用いて説明する。図１（ａ）は第１の実施の形態におけるダミーメモリセルアレイの平面図、図１（ｂ），（ｃ），（ｄ）はそれぞれ図１（ａ）のＡ−Ａ線断面図、Ｂ−Ｂ線断面図、Ｃ−Ｃ線断面図である。図中、図８（ａ），（ｂ），（ｃ），（ｄ）と同一符号の部位は同様の働きをする。異なる部分のみ説明する。図１のメタル配線３４，３５は、図８で示されるダミーメモリセルアレイにおいて、ドレイン領域（２１）と上層配線とを接続するコンタクトおよびビアホール２８，２９，３０と接続されたメタル電極２３，２４を各々ビット線方向に隣接するダミーメモリセルのメタル電極２３，２４と接続した構成であり、ダミービット線２５と平行に配置される。これにより、ダミービット線２５の寄生容量が増加するため、読み出し動作を行うときのダミービット線２５のチャージ時間が増加する。したがって、ダミービット線２５の本数を少なくしても（１本でも）タイミングマージンを確保して誤動作を防止することができ、レイアウト面積の増加を抑えることができる。
【００２４】
本発明の第２の実施の形態の半導体記憶装置を図２を用いて説明する。図２（ａ）は第２の実施の形態におけるダミーメモリセルアレイの平面図、図２（ｂ），（ｃ），（ｄ）はそれぞれ図２（ａ）のＡ−Ａ線断面図、Ｂ−Ｂ線断面図、Ｃ−Ｃ線断面図である。図中、図８（ａ），（ｂ），（ｃ），（ｄ）と同一符号の部位は同様の働きをする。異なる部分のみ説明する。この第２の実施の形態では、第１の実施の形態においてダミービット線２５と平行に配置されたメタル配線３４，３５に加え、さらにビアホール３６，３７（内部は導電体で埋め込まれている）を配置する。これにより、ダミービット線２５の寄生容量がより増加するため、読み出し動作を行うときのダミービット線２５のチャージ時間がより増加する。したがって、ダミービット線２５の本数を少なくしても（１本でも）タイミングマージンを確保することができ、レイアウト面積の増加を抑えることができる。
【００２５】
本発明の第３の実施の形態の半導体記憶装置を図３を用いて説明する。図３（ａ）は第３の実施の形態におけるダミーメモリセルアレイの平面図、図３（ｂ），（ｃ），（ｄ）はそれぞれ図３（ａ）のＡ−Ａ線断面図、Ｂ−Ｂ線断面図、Ｃ−Ｃ線断面図である。図中、図８（ａ），（ｂ），（ｃ），（ｄ）と同一符号の部位は同様の働きをする。異なる部分のみ説明する。ゲート電極２７と同電位であるメタル配線２６は形成しないで、ダミービット線４０を最上層配線層によって配置し、メタル電極３８とビアホール３９，３０によって、メタル電極２４に接続する。更に、隣接するソース電位供給配線５９もダミービット線４０と同じ最上層配線層によって配置する。これにより、ダミービット線４０の寄生容量が増加するため、読み出し動作を行うときのダミービット線４０のチャージ時間が増加する。したがって、ダミービット線４０の本数を少なくしても（１本でも）タイミングマージンを確保して誤動作を防止することができ、レイアウト面積の増加を抑えることができる。なお、図３の場合、５３は、ソース電位供給配線５９の下層のメタル電極となり、メタル電極５１、５２と同様、ソース電位供給配線５９と平行に配置され、ソース電位供給配線５９とはビアホール５８，６０で接続されている。
【００２６】
本発明の第４の実施の形態の半導体記憶装置を図４を用いて説明する。図４（ａ）は第４の実施の形態におけるダミーメモリセルアレイの平面図、図４（ｂ），（ｃ），（ｄ）はそれぞれ図４（ａ）のＡ−Ａ線断面図、Ｂ−Ｂ線断面図、Ｃ−Ｃ線断面図である。図中、図８（ａ），（ｂ），（ｃ），（ｄ）と同一符号の部位は同様の働きをする。異なる部分のみ説明する。図８の構成に加え、ソース領域（３１）とダミービット線２５とを接続するコンタクトおよびビアホール４３，４４，４５（内部は導電体で埋め込まれている）と、メタル電極４１，４２とを配置する。これにより、ダミービット線２５の寄生容量が増加するため、読み出し動作を行うときのダミービット線２５のチャージ時間が増加する。したがって、ダミービット線２５の本数を少なくしても（１本でも）タイミングマージンを確保して誤動作を防止することができ、レイアウト面積の増加を抑えることができる。
【００２７】
本発明の第５の実施の形態の半導体記憶装置を図５を用いて説明する。図５（ａ）は第５の実施の形態におけるダミーメモリセルアレイの平面図、図５（ｂ），（ｃ），（ｄ）はそれぞれ図５（ａ）のＡ−Ａ線断面図、Ｂ−Ｂ線断面図、Ｃ−Ｃ線断面図である。図中、図８（ａ），（ｂ），（ｃ），（ｄ）と同一符号の部位は同様の働きをする。異なる部分のみ説明する。図８のダミーメモリセルのドレイン領域であるＮ型不純物拡散領域２１に代えて、ダミーメモリセルのドレイン領域であるＮ型不純物拡散領域４６をビット線方向に隣接するダミーメモリセルのドレイン領域と共通に接続して設け、その間の分離領域２２（図８）を無くすことにより、不純物拡散領域の寄生容量が増加する。これによって、ダミービット線２５の寄生容量が増加するため、読み出し動作を行うときのダミービット線２５のチャージ時間が増加する。したがって、ダミービット線２５の本数を少なくしても（１本でも）タイミングマージンを確保して誤動作を防止することができ、レイアウト面積の増加を抑えることができる。
【００２８】
本発明の第６の実施の形態の半導体記憶装置を図６を用いて説明する。図６（ａ）は第６の実施の形態におけるダミーメモリセルアレイの平面図、図６（ｂ），（ｃ），（ｄ）はそれぞれ図６（ａ）のＡ−Ａ線断面図、Ｂ−Ｂ線断面図、Ｃ−Ｃ線断面図である。図中、図８（ａ），（ｂ），（ｃ），（ｄ）と同一符号の部位は同様の働きをする。異なる部分のみ説明する。ダミーメモリセルのゲート電極２７（図８）をなくし、ソース、ドレイン領域であったＮ型不純物拡散領域２１，３１（図８）をビット線方向に全面共通に接続してＮ型不純物拡散領域４７とし、その間の分離領域２２（図８）を無くすことにより、不純物拡散領域の寄生容量が増加する。これによって、ダミービット線２５の寄生容量が増加するため、読み出し動作を行うときのダミービット線２５のチャージ時間が増加する。したがって、ダミービット線２５の本数を少なくしても（１本でも）タイミングマージンを確保して誤動作を防止することができ、レイアウト面積の増加を抑えることができる。
【産業上の利用可能性】
【００２９】
本発明にかかる半導体記憶装置は、レイアウト面積の増加を抑えながら読み出し動作におけるタイミングマージンを確保することができ、マスクＲＯＭ等に適用できる。
【図面の簡単な説明】
【００３０】
【図１】本発明の第１の実施の形態におけるダミーメモリセルアレイの平面図および断面図
【図２】本発明の第２の実施の形態におけるダミーメモリセルアレイの平面図および断面図
【図３】本発明の第３の実施の形態におけるダミーメモリセルアレイの平面図および断面図
【図４】本発明の第４の実施の形態におけるダミーメモリセルアレイの平面図および断面図
【図５】本発明の第５の実施の形態におけるダミーメモリセルアレイの平面図および断面図
【図６】本発明の第６の実施の形態におけるダミーメモリセルアレイの平面図および断面図
【図７】従来の半導体記憶装置のレプリカ回路図
【図８】従来の半導体記憶装置のメモリセルアレイの平面図および断面図
【図９】従来の半導体記憶装置のレプリカ回路のタイミングチャート
【符号の説明】
【００３１】
１  センスアンプ回路
７  カラムゲート
９  メモリセルアレイ
１１  ダミーセンスアンプ回路
１２  ダミーカラムゲート
１４  ダミーメモリセルアレイ
１６  カラムデコーダ
１７  ロウデコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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