(57)【要約】 【課題】  本発明は、パルス発生回路に関し、周期の短いパターン同期信号を容易に生成することができるパルス発生回路を提供することを目的とする。【解決手段】  パターン同期ビット列発生部４は、パターン長情報保持部１、ビット数情報保持部２、ビット端数情報保持部３の保持する情報に基づいて、ビットレジスタに設定された初期値を循環ビットシフトすることで、パターン長の周期で１となるビット列を生成して並列に出力する。この並列のビット列は、マルチプレクサ５で多重化され、高速化されて出力される。【選択図】      図１
2005333199.tif 000002
【特許請求の範囲】
【請求項１】
パルスパターン発生器の発生するパルスパターンのパターン長の周期で設定されたビット列を並列に発生するパターン同期ビット列発生部（４）と、該パターン同期ビット列発生部（４）が発生した並列データを多重化して出力するマルチプレクサ（５）とを備えることを特徴とする同期パルス発生回路。
【請求項２】
前記パターン同期ビット列発生部（４）は、前記パターン長をパターン長情報として保持するパターン長情報保持部（１）と、該パターン長のビット数を前記マルチプレクサ（５）の入力数で除して得られた商と余りについて、該商を保持するビット数情報保持部（２）と、前記余りを保持するビット端数情報保持部（３）と、前記並列データを出力するビットレジスタを含むパターン同期ビット列発生部であって、該ビットレジスタは、設定された所定ビット列を前記マルチプレクサに前記商の数だけ出力するとともに、前記商＋１の回数目のときは、初期値として設定した前記ビット列を前記余りの数だけ循環ビットシフトをしたビット列を前記マルチプレクサに出力する、これを前記マルチプレクサの入力数の回数繰り返し出力し、２回目からの繰り返しの最初のみ、前記ビットレジスタは、設定された所定ビット列を前記マルチプレクサに前記商−１の数だけ出力するとともに、前記商の回数目のときは、前記初期値として設定したビット列を前記余りの数だけ循環ビットシフトをしたビット列を前記マルチプレクサに出力するよう構成されていることを特徴とする請求項１に記載の同期パルス発生回路。
【請求項３】
前記パターン同期ビット列発生部（４）は、前記パターン長のビット数が前記マルチプレクサ（５）の入力数より小さいときは、該マルチプレクサの入力数を前記パターン長のビット数で除して得られた商＋１に前記パターン長のビット数を乗じた積のビット長のビットレジスタを使い、初期値として設定された前記パターン長の周期の所定ビット列の上位の前記マルチプレクサの入力数分のビット列を前記マルチプレクサに出力し、前記初期値として設定したビット列を前記ビットレジスタのビット長と前記マルチプレクサの入力数の差分だけ循環ビットシフトし、上位の前記マルチプレクサの入力数分のビット列を前記マルチプレクサに出力し、これを繰り返すよう構成されていることを特徴とする請求項１に記載の同期パルス発生回路。
【請求項４】
パルスパターン発生器の発生するパルスパターンのパターン長の周期で設定されたビット列を並列に発生するステップと、発生した並列データをマルチプレクサ（５）で多重化して出力するステップとを備えることを特徴とする同期パルス発生方法。
【請求項５】
前記並列データを発生するステップは、
ビットレジスタに前記パターン長の周期の所定ビット列を設定する第１のステップと、
該パターン長のビット数を前記マルチプレクサ（５）の入力数で除して商と余りを算出する第２のステップと、
前記ビットレジスタに設定された所定ビット列を前記マルチプレクサに前記商の数だけ出力する第３のステップと、
前記商＋１の回数目のときは、初期値として設定した前記ビット列を前記余りの数だけ循環ビットシフトをしたビット列を前記マルチプレクサに出力する第４のステップと、を有するとともに、
前記第３のステップと前記第４のステップとを順に前記マルチプレクサの入力数の回数繰り返し、２回目からの繰り返しの最初のみ、前記ビットレジスタに設定された所定ビット列を前記マルチプレクサに前記商−１の数だけ出力し、
前記商の回数目のときは、前記初期値として設定したビット列を前記余りの数だけ循環ビットシフトをしたビット列を前記マルチプレクサに出力するようにした、請求項４に記載の同期パルス発生方法。
【請求項６】
前記並列データを発生するステップは、
前記パターン長のビット数が前記マルチプレクサ（５）の入力数より小さいときは、該マルチプレクサの入力数を前記パターン長のビット数で除して商と余りとを算出する第１のステップと、
前記商＋１に前記パターン長のビット数を乗じた積のビット長のビットレジスタに初期値として前記パターン長の周期の所定ビット列を設定する第２のステップと、
前記ビットレジスタのビット列の上位の前記マルチプレクサの入力数分のビット列を前記マルチプレクサに出力する第３のステップと、
前記初期値として設定したビット列を前記ビットレジスタのビット長と前記マルチプレクサの入力数の差分だけ循環ビットシフトする第４のステップと、を有するとともに、
前記第３のステップと前記第４のステップとを順に繰り返すようにした、請求項４に記載の同期パルス発生方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス発生回路とパルス発生方法とに関し、特に、パルスパターン発生器のパターン同期信号に適したパルスを発生するパルス発生回路とパルス発生方法とに関する。
【背景技術】
【０００２】
従来、入力されたクロック信号をカウントし、クロック信号の倍数の周期のパルス信号を発生するパルス発生回路が知られている（例えば、特許文献１参照）。
【０００３】
また、所定の長さの擬似ランダムパターンを連続して発生するパルスパターン発生器を使い、パルスパターン発生器で発生したパルスパターンを試験対象の機器に入力し、機器からの出力をサンプリングオシロスコープで観測して、機器を試験することが行われている。
【０００４】
このような試験において、サンプリングオシロスコープには、トリガ信号として擬似ランダムパターンに同期したパルス信号（パターン同期信号）を入力して、このパルス信号に合わせて入力信号をサンプリングさせ波形描画させなければならない。
【０００５】
このような試験の構成を図５に示す。図５において、パルスパターン発生器１０は、予め決められたパルスパターンをｍビットずつ並列に（ｍチャネルで）発生するｍビット並列パルスパターン発生器１１と、ｍビット並列パルスパターン発生器１１が発生するｍビット（ｍチャネル）の並列データを多重化して出力するｍ：１マルチプレクサ１２とを備えている。
【０００６】
このようなパルスパターン発生器１０のためのパルスパターン同期信号を生成するには、上述するようなパルス発生回路にｍビット並列パルスパターン発生器１１のクロックまたは出力データを入力し、その数をパルスパターンのビット数分カウントしてパルスパターンの倍数の周期のパルス信号を発生させることとしていた。
【特許文献１】特開平７−１０６９５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来のこのようなパルス発生回路では、パルスパターンが長くなったとき（例えば、２31−１ビットのパルスパターンのとき）、パターン同期信号の周期が長くなってしまい、サンプリングオシロスコープでの波形描画の頻度が下がり、波形の観測が困難になってしまう。
【０００８】
また、ｍ：１マルチプレクサ１２の出力データを上述のパルス発生回路に入力してパターン同期信号を発生させれば問題ないと思われるが、パターンの長いパルスパターンを発生するときは、出力信号が高速（例えば、１２．５Ｇｂｐｓ程度）になるため、この信号を基準にしてパターン同期信号を発生させるのは、回路処理が追いつかず、容易に実現することはできない。
【０００９】
そこで、本発明は、低速な信号に基づいてパターン同期信号を生成し、生成したパターン同期信号を高速化することにより、周期の短いパターン同期信号を容易に生成することができるパルス発生回路とパルス発生方法とを提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決する第１の発明は、パルスパターン発生器の発生するパルスパターンのパターン長の周期で設定されたビット列を並列に発生するパターン同期ビット列発生部（４）と、該パターン同期ビット列発生部（４）が発生した並列データを多重化して出力するマルチプレクサ（５）とを備えることを特徴とするものである。
【００１１】
第４の発明は、第１の発明に対応する同期パルス発生方法である。
【００１２】
これらの発明では、パルスパターンのパターン長の周期で設定されたビット列がマルチプレクサ（５）で多重化され、高速化される。したがって、周期の短いパルスが生成される。
【００１３】
上記課題を解決する第２の発明は、上記第１の発明の構成に加え、前記パターン同期ビット列発生部（４）は、前記パターン長をパターン長情報として保持するパターン長情報保持部（１）と、該パターン長のビット数を前記マルチプレクサ（５）の入力数で除して得られた商と余りについて、該商を保持するビット数情報保持部（２）と、前記余りを保持するビット端数情報保持部（３）と、前記並列データを出力するビットレジスタを含むパターン同期ビット列発生部であって、該ビットレジスタは、設定された所定ビット列を前記マルチプレクサに前記商の数だけ出力するとともに、前記商＋１の回数目のときは、初期値として設定した前記ビット列を前記余りの数だけ循環ビットシフトをしたビット列を前記マルチプレクサに出力する、これを前記マルチプレクサの入力数の回数繰り返し出力し、２回目からの繰り返しの最初のみ、前記ビットレジスタは、設定された所定ビット列を前記マルチプレクサに前記商−１の数だけ出力するとともに、前記商の回数目のときは、前記初期値として設定したビット列を前記余りの数だけ循環ビットシフトをしたビット列を前記マルチプレクサに出力するよう構成されていることを特徴とするものである。
【００１４】
第５の発明は、第２の発明に対応する同期パルス発生方法である。
【００１５】
これらの発明では、パターン長情報とビット数情報とビット端数情報とマルチプレクサ（５）の入力数とによって、循環ビットシフトの回数及び循環ビットシフトするタイミングが決められ、パルスパターンのパターン長の周期で設定されたビット列が生成される。したがって、簡易な構成で周期の短いパルスが生成される。
【００１６】
上記課題を解決する第３の発明は、上記第１の発明の構成に加え、前記パターン同期ビット列発生部（４）は、前記パターン長のビット数が前記マルチプレクサ（５）の入力数より小さいときは、該マルチプレクサの入力数を前記パターン長のビット数で除して得られた商＋１に前記パターン長のビット数を乗じた積のビット長のビットレジスタを使い、初期値として設定された前記パターン長の周期の所定ビット列の上位の前記マルチプレクサの入力数分のビット列を前記マルチプレクサに出力し、前記初期値として設定したビット列を前記ビットレジスタのビット長と前記マルチプレクサの入力数の差分だけ循環ビットシフトし、上位の前記マルチプレクサの入力数分のビット列を前記マルチプレクサに出力し、これを繰り返すよう構成されていることを特徴とするものである。
【００１７】
第６の発明は、第３の発明に対応する同期パルス発生方法である。
【００１８】
これらの発明では、ビットレジスタに設定された初期値が循環ビットシフトされ、ビットレジスタの上位のマルチプレクサの入力数分のビット列が出力されて、パルスパターンのパターン長の周期で設定されたビット列が生成される。したがって、簡易な構成で周期の短いパルスが生成される。
【発明の効果】
【００１９】
本発明によれば、パターン同期ビット列発生部（４）でパターン長の周期で設定されたビット列を並列に発生し、マルチプレクサ（５）で多重化して高速化しているので、周期の短いパターン同期信号を容易に生成することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明を図面を参照して説明する。
【００２１】
図１〜図４は本発明の第１実施形態のパルス発生回路を示す図である。なお、上述の図５と同様の構成には同一の符号を付して説明は省略する。
【００２２】
図１において、本実施形態のパルス発生回路は、パルスパターン発生器の発生するパルスパターンのビット長の情報を保持しているパターン長情報保持部１と、パターン長情報保持部１の保持しているパターン長を後段のマルチプレクサのチャネル数（入力数）で割った商の情報を保持しているビット数情報保持部２と、パターン長情報保持部１の保持しているパターン長を後段のマルチプレクサのチャネル数で割った余りの情報を保持しているビット端数情報保持部３と、パターン長情報保持部１とビット数情報保持部２とビット端数情報保持部３の情報に基づいてビットレジスタから予め設定されたチャネル数のビット情報を読み出して出力するパターン同期ビット列発生部４と、パターン同期ビット列発生部４が出力する複数チャネルのビット列信号を多重化して出力するマルチプレクサ５とを備えている。
【００２３】
パターン同期ビット列発生部４には、ｍビット並列パルスパターン発生器１１のクロック信号を入力し、このクロック信号に同期してデータを出力させるようにする。
【００２４】
パターン同期ビット列発生部４は、パターン長情報保持部１の出力するパターン長情報とビット数情報保持部２の出力するビット数情報とビット端数情報保持部３の出力するビット端数情報とに基づき、パターン長の周期で１となるビット列を並列に出力する。
【００２５】
具体的には、パターン長が２7―１＝１２７ビットでマルチプレクサ５のチャネル数が３２（２5）の場合、図２に示すように、パターン同期ビット列発生部４のビットレジスタには、初期値として、マルチプレクサ５から最初に出力されるチャネル（入力１）に出力されるビット位置のビット（先頭ビット）を‘１’に設定し、残りのビットを‘０’に設定しておく。
【００２６】
また、ビット列の出力の度に１ずつカウントアップする出力カウンタと、ビットレジスタの値を循環ビット数分シフトさせる度に１ずつカウントアップするシフトカウンタとを０クリアしておく。
【００２７】
そして、パターン同期ビット列発生部４は、ｍビット並列パルスパターン発生器１１のクロック信号に同期してビット列を出力する。
【００２８】
まず、ビットレジスタの初期値をそのまま出力し、出力カウンタを１カウントアップする。シフトカウンタが０の場合は、その後、出力カウンタの値がビット数情報（この場合３）と同じになるまではオール‘０’を出力し、出力カウンタの値がビット数情報と同じ値になったら、ビットレジスタの内容をビット端数情報の値（この場合３１）だけ循環ビットシフトして出力し、出力カウンタを０クリアし、シフトカウンタを１カウントアップする。
【００２９】
その後、シフトカウンタが０以外の場合は、出力カウンタの値がビット数情報＋１になるまではオール‘０’を出力し、出力カウンタの値がビット数情報＋１になったら、ビットレジスタの内容をビット端数情報の値（この場合３１）だけ循環ビットシフトして出力し、出力カウンタを０クリアし、シフトカウンタを１カウントアップし、シフトカウンタがマルチプレクサ５のチャネル数（この場合３２）になったら、シフトカウンタを０クリアする。
【００３０】
このような処理を繰り返して、パターン同期ビット列発生部４は、パターン長の周期で１となるビット列を並列に出力する。
【００３１】
このパターン同期ビット列発生部４の出力は、マルチプレクサ５で多重化されて１ビットのビット列信号として出力される。
【００３２】
このビット列信号は、マルチプレクサ５の多重度をｎ（ｎビットの並列データを１ビットに多重）とすると、従来の１／ｎの周期となる。
【００３３】
次に、上述の例では、パルス幅は１ビットであったが、ビット幅を拡張する場合について説明する。
【００３４】
図３は、ビット幅を３２ビットに拡張した場合を説明する図である。図３に示すように、ビットレジスタの２つ分の初期値が必要となり、１番目のビットレジスタは、先頭ビットからパルス幅分（この場合３２）のビットを‘１’に設定し、残りのビットを‘０’に設定する。２番目のビットレジスタは、全て‘０’に設定する。
【００３５】
そして、上述の場合と同様に、出力カウンタ、シフトカウンタを０クリアし、１番目のビットレジスタの初期値をそのまま出力して出力カウンタを１カウントアップし、続いて、２番目のビットレジスタの初期値をそのまま出力して出力カウンタを１カウントアップする。
【００３６】
その後は、上述の場合と同様に、シフトカウンタが０の場合は、出力カウンタの値がビット数情報（この場合３）と同じになるまではオール‘０’を出力し、出力カウンタの値がビット数情報と同じ値になったら、２つのビットレジスタの内容を繋げて、ビット端数情報の値（この場合３１）だけ循環ビットシフトし、１番目のビットレジスタの値を出力し、出力カウンタを０クリアし、シフトカウンタを１カウントアップし、続いて、２番目のビットレジスタの値を出力して出力カウンタを１カウントアップする。
【００３７】
その後、シフトカウンタが０以外の場合は、出力カウンタの値がビット数情報＋１になるまではオール‘０’を出力し、出力カウンタの値がビット数情報＋１になったら、２つのビットレジスタの内容を繋げて、ビット端数情報の値（この場合３１）だけ循環ビットシフトし、１番目のビットレジスタの値を出力し、出力カウンタを０クリアし、シフトカウンタを１カウントアップし、シフトカウンタがマルチプレクサ５のチャネル数（この場合３２）になったら、シフトカウンタを０クリアする。続いて、２番目のビットレジスタの値を出力して出力カウンタを１カウントアップする。
【００３８】
このような処理を繰り返して、パターン同期ビット列発生部４は、パターン長の周期でパルス幅分のビットが１となるビット列を並列に出力する。
【００３９】
マルチプレクサ５のチャネル数（ビット幅）を超えたパルス幅とすることも可能であり、その場合、パルス幅分のビット‘１’を設定したビットレジスタの数の２倍のビットレジスタの初期値が必要となり、その初期値を繋げて循環ビットシフトしなければならない。
【００４０】
このように本実施形態においては、パターン同期ビット列発生部４でｍビット並列パルスパターン発生器１１のクロックに合わせて、パルスパターンのパターン長の周期で１となるビット列を並列に発生し、マルチプレクサ５で並列のビット列を多重化して出力しているので、ｍビット並列パルスパターン発生器１１のクロックに合わせた場合よりも周期の短いパターン同期信号を生成することができる。
【００４１】
また、パターン同期ビット列発生部４は、ビットレジスタに設定された初期値を循環ビットシフトして出力するだけなので、簡易な構成でパターン同期信号を生成することができる。
【００４２】
なお、本実施形態においては、パターン同期ビット列発生部４にｍビット並列パルスパターン発生器１１のクロックを入力したが、ｍビット並列パルスパターン発生器１１の出力データの１つを入力し、パターン同期ビット列発生部４でこのデータ信号に同期させるようにしてもよい。
【００４３】
図４は本発明の第２実施形態のパルス発生回路を示す図である。なお、本実施形態は、上述第１実施形態と略同様に構成されているので、図１を流用して特徴部分のみ説明する。
【００４４】
本実施形態は、パターン長がマルチプレクサ５のチャネル数よりも少ない場合の実施形態である。
【００４５】
図４は、パターン長が１５（２4−１）、マルチプレクサ５のチャネル数が３２の場合を説明する図である。図４に示すように、マルチプレクサ５のチャネル数（この場合３２）をパターン長（この場合１５）で割った商に１を足した値（この場合３）にパターン長を掛けた値（この場合４５）のビット長のビットレジスタを用意し、初期値としてパターン長の周期で１となるビット列を設定する。
【００４６】
そして、まず、このビットレジスタの上位のマルチプレクサ５のチャネル数分のビットを出力データとしてマルチプレクサ５に出力する。
【００４７】
次に、当該初期値からビットレジスタのビット長（この場合４５）からマルチプレクサ５のチャネル数（この場合３２）を引いた値（この場合１３）だけ循環ビットシフトした値の、上位のマルチプレクサ５のチャネル数分のビットを出力データとしてマルチプレクサ５に出力する。
【００４８】
このような処理を繰り返して、パターン同期ビット列発生部４は、マルチプレクサ５のチャネル数より小さいパターン長の周期で１となるビット列を並列に出力する。
【００４９】
このように本実施形態においては、ビットレジスタに設定された初期値を循環ビットシフトして出力するだけなので、簡易な構成でパターン同期信号を生成することができる。
【図面の簡単な説明】
【００５０】
【図１】本発明の第１実施形態のパルス発生回路を示す図であり、そのブロック図である。
【図２】その処理方法を説明するための図である。
【図３】そのパルス幅を拡張した場合の処理方法を説明するための図である。
【図４】本発明の第２実施形態のパルス発生回路を示す図であり、その処理方法を説明するための図である。
【図５】従来のパルスパターン発生器による試験の形態を示す図である。
【符号の説明】
【００５１】
１  パターン長情報保持部
２  ビット数情報保持部
３  ビット端数情報保持部
４  パターン同期ビット列発生部
５  マルチプレクサ
１０  パルスパターン発生器
１１  ｍビット並列パルスパターン発生器
１２  ｍ：１マルチプレクサ
【図１】
2005333199.tif 000003
【図２】
2005333199.tif 000004
【図３】
2005333199.tif 000005
【図４】
2005333199.tif 000006
【図５】
2005333199.tif 000007