(57)【要約】  【課題】  本発明は、デバイスシミュレーション装置において、低歪みデバイス構造設計に用いる出力を改善することを目的とするものである。  【解決手段】  本発明に係るデバイスシミュレーション装置は、周波数展開された電流密度分布を示す出力機能を備えたデバイスシミュレーション装置である。本発明に係るこのデバイスシミュレーション装置は、特に、高調波歪み、相互変調歪みに対応する電流密度分布を示すことを特徴とする。【選択図】  図４
2005072301.tif 000002
【特許請求の範囲】
【請求項１】
周波数展開された電流密度分布を示す出力機能を備えたデバイスシミュレーション装置。
【請求項２】
請求項１に記載のデバイスシミュレーション装置であって、周波数展開された電流密度をドリフト項と拡散項に分けて表示することを特徴としたデバイスシミュレーション装置。
【請求項３】
請求項１に記載のデバイスシミュレーション装置であって、高調波歪み、相互変調歪みに相当する周波数に対応する電流密度分布を表示することを特徴としたデバイスシミュレーション装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデバイスシミュレータに関する。
【背景技術】
【０００２】
半導体デバイス構造の設計手法の一つに、デバイスシミュレーション技術を用いたものがある。これは、半導体基本方程式であるポアソンの式と電流連続の方程式を差分法などの手法を用いて空間的に離散化して数値解法を用いて解いたもので、デバイスの構造や物性定数をもとに、電気的特性を求めることができるシミュレータである。
【０００３】
一般的にはDC解析、AC解析、過渡解析などをシミュレーションすることができ、内部分布として、各動作点におけるポテンシャル分布や電子密度分布、正孔密度分布や、これらに基づく電界や電流密度分布などを表示することができる。
【０００４】
近年、我々はこれらの解析に加えてハーモニックバランス法をデバイスシミュレータに適用し、歪み特性を周波数領域で求める手法を開発し、時間領域で解析する過渡解析に比べて計算時間を短縮することができるようになった（例えば、非特許文献１および２参照）。
【０００５】
たとえば、非特許文献１ではショットキー接合型電界効果トランジスタの歪み特性の解析をおこなっており、ゲートに隣接した二つの周波数f1、f2をもつ信号を入力したときのドレインからの出力の歪みをシミュレーションしている。このとき出力には入力した基本波f1、f2の整数倍の周波数の信号である高調波歪みと、基本波、高調波の差および和の周波数をもつ相互変調歪みがあらわれる(図１３)。通信用途の高周波デバイスでは、特に周波数が2xf1-f2、2xf2-f1の３次相互変調歪みや周波数がf2-f1の2次相互変調歪みを抑制することが要求されており、これらの特性とデバイス構造の関係が十分につかめないことが課題であった。
【０００６】
ハーモニックバランスデバイスシミュレーションでは、空間的に離散化された各場所における物理量（ポテンシャルやキャリア密度）を周波数領域にフーリエ級数展開しており、各周波数成分に対応した物理量を解として求めることができる。
【０００７】
図１５は前記非特許文献１に我々が記載したもので、図１４に示す構造をもつショットキー接合型電界効果トランジスタの2次相互変調歪みの成分に対応した電子密度の面内分布の鳥瞰図である。この結果によると、ゲート電極ドレイン端のドレイン側のチャネル内部に２次相互変調歪み周波数成分の電子密度の分布が認められる。図１６は同じく２次相互変調歪みのポテンシャルプロファイルである。また、３次相互変調歪みに関しても同様の分布を確認している。
【０００８】
我々はこの部分の不純物濃度を濃くすることで、このピークを低減させて、なおかつ歪み特性を改善することを発見している（例えば、特許文献１参照）。
【０００９】
このように、空間的に離散化された場所のポテンシャルやキャリア密度をフーリエ級数展開して求まるフーリエ係数をもとに、各周波数成分をぬきだして表示することで、歪みの原因となる場所を特定したり、改善策をたてる助けとなる。
【００１０】
図１４において、１０１はGaAs基板、１０２はn型GaAsチャネル、１０３はノンドープGaAsキャップ、１０４はn型GaAsからなるソースドレイン領域、１０５はソース電極、１０６はゲート電極、１０７はドレイン電極である。
【００１１】
図１７に従来のデバイスシミュレーション装置のフロー図を示す。
【００１２】
従来のデバイスシミュレーション装置は、物理定数および構造を設定する部分にはじまり、DC解を算出した後、周波数展開されたフーリエ係数を解いて、その解であるポテンシャル、電子密度、正孔密度といったフーリエ係数の分布を表示する機能を有している。
【特許文献１】特開平１０−３２１６４７号公報
【非特許文献１】R. W. Dutton, B. Troyanovsky, Z. Yu, T. Arnborg, F. Rotella, G. Ma,  J. Sato-Iwanaga, "Device Simulation for RF Applications," pp.301-304, Digest of IEDM 1997
【非特許文献２】Z. Yu, R.W. Dutton, B. Troyanovsky, and J. Sato-Iwanaga, "Large Signal Analysis of RF Circuits in Device Simulation," IEICE Trans. Electron. Vol. E82-C, No.6, pp. 908-916, 1999.
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、前記従来の構成では、ポテンシャル、電子密度、正孔密度の相互変調歪み成分のみの出力となるので、その電子や正孔がどのように歪み電流に寄与するのかがわかりにくいという課題を有していた。
【００１４】
本発明は、前記従来の課題を解決するもので、歪みの原因となる周波数の電流密度の面内分布を表示するデバイスシミュレーション装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
前記従来の課題を解決するために、本発明のデバイスシミュレーション装置は、所望の周波数に対応した電流密度、ドリフト電流密度および拡散電流密度の面内分布を表示する。
【００１６】
本構成によって、歪み電流の発生状況を確認すると同時に拡散電流密度成分とドリフト電流密度成分を分離して把握することが可能であり、歪みの発生原因の特定を容易にすることができる。
【００１７】
なお、本実施の形態においては、ハーモニックバランス法を適用したデバイスシミュレーション装置の出力例を示したが、時間領域で計算した結果の、内部ポテンシャル分布やキャリア分布を周波数展開して、本出力を作成してもよい。
【００１８】
また、本実施の形態においては、ドリフト・デフュージョンモデルでの結果を示したが、エネルギーバランス方程式に基づいた半導体基本方程式でもよい。
【発明の効果】
【００１９】
本発明のデバイスシミュレーション装置によれば、歪み電流が発生している場所を特定すると同時に、構成する電流がドリフト電流なのか拡散電流なのかを特定することができる。よって、歪み特性の改善に効果を発揮することができる。
【発明を実施するための最良の形態】
【００２０】
以下本発明の実施の形態について、図面を参照しながら説明する。
【００２１】
（実施の形態１）
図１および図２は我々がシミュレーションしたSiGeへテロ接合バイポーラトランジスタの電子密度(n)および正孔密度(p)の3次相互変調歪み成分の面内分布を示したもので、従来のデバイスシミュレーション装置による表示である。図３にこのSiGeHBTの構造図を示す。ベース・エミッタ接合部分に顕著なピークが現れており、この場所で歪みが発生していると考えられるが、それ以上のことをこの図から洞察することは困難である。
【００２２】
以下の数１から数３に従来のデバイスシミュレーション装置によって求められる物理量の計算式を示す。
【００２３】
【数１】
2005072301.tif 000003
【００２４】
【数２】
2005072301.tif 000004
【００２５】
【数３】
2005072301.tif 000005
【００２６】
Ψはポテンシャルであり、m,nは空間的なノードを示す。第一項目のΨdc,m,nは(m,n)の位置における、あるDCバイアス時のポテンシャルであり、第二項目は第一項目のDC成分にのるAC成分をあらわすもので、基本波、高調波、相互変調波などに代表される周波数に展開された項である。
【００２７】
図１および図２に記載の電子密度および正孔密度、図１５および図１６に記載の電子密度およびポテンシャル密度はそれぞれ、第二項目の所望の周波数に対応するフーリエ係数部分を表示したものである。
【００２８】
図４から図７は本発明における電流密度の3次相互変調歪み成分の面内分布を示したものである。図４は正孔拡散電流密度分布、図５は正孔ドリフト電流密度分布、図６は電子拡散電流密度分布、図７は電子ドリフト電流密度分布である。
電流密度は、例えば、以下の数４および数５を用いて求められる。
【００２９】
【数４】
2005072301.tif 000006
【００３０】
【数５】
2005072301.tif 000007
【００３１】
ここに、数４はトータルの電子電流密度（Jn）を求める式で、数５は正孔の電流密度（Jp）を求める式である。
【００３２】
第一項目が拡散電流密度、第二項目がドリフト電流密度を示す。
【００３３】
ここに、Dnはアインシュタインの電子の拡散係数、Dpはアインシュタインの正孔の拡散係数、μnは電子の移動度、μｐは正孔の移動度、ｑは電荷量である。
【００３４】
図４から図７に表示した各電流密度は、数１から数３に示すポテンシャル、電子密度、正孔密度を用いて数４および数５を用いて算出される。
【００３５】
これによると、電子電流、正孔電流ともに、ドリフト電流に比べて多量の拡散電流がベース・エミッタ接合付近に観測されており、ベース・エミッタ接合部分のキャリアの拡散をコントロールすることで歪み特性を変えることができることがわかる。
【００３６】
そこで、我々は、このシミュレーションの出力結果をもとにキャリアの拡散に関わる物理パラメータであるキャリアライフタイムをコントロールして歪み特性を調べてみた。
【００３７】
その結果、キャリアライフタイムを短くすると、2次相互変調歪み、3次相互変調歪みともに改善することを発見した（図8）。
【００３８】
図9から図12はキャリアライフタイムを1e-8cm-3に短くしたときの本発明における電流密度の3次相互変調歪み成分の面内分布を示したものである。図９は正孔拡散電流密度分布、図10は正孔ドリフト電流密度分布、図11は電子拡散電流密度分布、図12は電子ドリフト電流密度分布である。先に示した図4から図7はキャリアライフタイムが1e-７cm-3のときの結果である。これらを比較すると明らかにキャリアライフタイムの短いときに、本発明によるところの出力表示に示される電流密度分布が低減していることがわかる。
【００３９】
図１８に本発明のデバイスシミュレーション装置のフロー図を示す。
【００４０】
本発明のデバイスシミュレーション装置は、物理定数および構造を設定する部分にはじまり、DC解を算出した後、周波数展開されたフーリエ係数を解いて、その解であるポテンシャル、電子密度、正孔密度といったフーリエ係数の分布を表示する従来のデバイスシミュレータに加えて、電流密度のフーリエ係数を計算する部分とその電流密度のフーリエ係数を表示する機能を有している。
【００４１】
このように、本発明の電流密度表示をもってすれば、歪みの発生している場所や原因を特定することを容易にすることができ、歪み特性の良いデバイス構造設計を容易にすることができる。
【００４２】
なお、本実施例では、ハーモニックバランス法を用いて電子密度等のフーリエ級数を求めているが、過渡解析の結果を逆フーリエ変換して周波数展開した電子密度等のフーリエ級数をもとに、電子密度のフーリエ級数を計算することも可能である。
【産業上の利用可能性】
【００４３】
本発明にかかるデバイスシミュレーション装置は、周波数展開した電流密度成分を表示する機能を有し、また、ドリフト電流と拡散電流とに分けて表示する機能を有しており、低歪みデバイスを設計するためのシミュレーション装置として有用である。
【図面の簡単な説明】
【００４４】
【図１】従来のデバイスシミュレーション装置における出力である電子密度の３次相互変調歪み成分の分布を示す鳥瞰図
【図２】従来のデバイスシミュレーション装置における出力である正孔密度の３次相互変調歪み成分の分布を示す鳥瞰図
【図３】SiGeHBTの構造図
【図４】本発明の実施の形態１における出力である正孔拡散電流密度の３次相互変調歪み成分の分布を示す鳥瞰図（キャリアライフタイムを1e-７cm-3としたとき）
【図５】本発明の実施の形態１における出力である正孔ドリフト電流密度の３次相互変調歪み成分の分布を示す鳥瞰図（キャリアライフタイムを1e-７cm-3としたとき）
【図６】本発明の実施の形態１における出力である電子拡散電流密度の３次相互変調歪み成分の分布を示す鳥瞰図（キャリアライフタイムを1e-７cm-3としたとき）
【図７】本発明の実施の形態１における出力である電子ドリフト電流密度の３次相互変調歪み成分の分布を示す鳥瞰図（キャリアライフタイムを1e-７cm-3としたとき）
【図８】２次相互変調歪みおよび３次相互変調歪みのキャリアライフタイム依存性を示す図
【図９】本発明の実施の形態１における出力である正孔拡散電流密度の３次相互変調歪み成分の分布を示す鳥瞰図（キャリアライフタイムを1e-8cm-3としたとき）
【図１０】本発明の実施の形態１における出力である正孔ドリフト電流密度の３次相互変調歪み成分の分布を示す鳥瞰図（キャリアライフタイムを1e-8cm-3としたとき）
【図１１】本発明の実施の形態１における出力である電子拡散電流密度の３次相互変調歪み成分の分布を示す鳥瞰図（キャリアライフタイムを1e-8cm-3としたとき）
【図１２】本発明の実施の形態１における出力である電子ドリフト電流密度の３次相互変調歪み成分の分布を示す鳥瞰図（キャリアライフタイムを1e-8cm-3としたとき）
【図１３】２つの周波数を持つ2波を入力したときの出力における高調波歪みと相互変調歪みのスペクトル図
【図１４】従来のデバイスシミュレーション装置の出力例を構成するショットキー接合型電界効果トランジスタの構造図
【図１５】従来のデバイスシミュレーション装置の出力例である２次相互変調歪みの成分に対応した電子密度の面内分布の鳥瞰図
【図１６】従来のデバイスシミュレーション装置の出力例である２次相互変調歪みの成分に対応したポテンシャルの面内分布の鳥瞰図
【図１７】従来のデバイスシミュレーション装置のフロー図
【図１８】本発明の実施の形態１におけるデバイスシミュレーション装置のフロー図
【符号の説明】
【００４５】
１  Si基板
２  エミッタ
３  ベース
４  コレクタ
５  エミッタ電極
６  ベース電極
７  コレクタ電極
８  トレンチ分離領域
１０１  GaAs基板
１０２  n型GaAsチャネル
１０３  ノンドープGaAsキャップ
１０４  n型GaAsからなるソースドレイン領域
１０５  ソース電極
１０６  ゲート電極
１０７  ドレイン電極
【図１】
2005072301.tif 000008
【図２】
2005072301.tif 000009
【図３】
2005072301.tif 000010
【図４】
2005072301.tif 000011
【図５】
2005072301.tif 000012
【図６】
2005072301.tif 000013
【図７】
2005072301.tif 000014
【図８】
2005072301.tif 000015
【図９】
2005072301.tif 000016
【図１０】
2005072301.tif 000017
【図１１】
2005072301.tif 000018
【図１２】
2005072301.tif 000019
【図１３】
2005072301.tif 000020
【図１４】
2005072301.tif 000021
【図１５】
2005072301.tif 000022
【図１６】
2005072301.tif 000023
【図１７】
2005072301.tif 000024
【図１８】
2005072301.tif 000025