(57)【要約】【課題】  配線マスクパターン発生において、単一最小線幅データで発生させた配線パターンを半導体装置等で使用することに起因する配線の信頼性低下や製造歩留り低下を抑制する。【解決手段】  論理回路データに基づいて配置する機能素子同士を接続する配線のマスク上のレイアウト配線パターン発生する際に、最小線幅データに基づいた配線パターン２２を発生させるとともに、最小線間隔データに基づいた配線パターン２３を発生させ、これらの両者の中間に新たな配線境界を配置した配線パターン２４を発生させ、これを最終配線パターンとして用いることにより、配線パターン幅が適度に太くなり配線の信頼性が向上し、製造歩留り低下を抑制できる。【選択図】  図４
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【特許請求の範囲】
【請求項１】
回路データに基づいて、複数の素子間を接続する配線に対応するマスクレイアウトの配線パターンを発生させる配線パターン発生方法であって、
最小線幅のデータに応じた線幅の前記配線に対応する第一の配線パターンを発生させるステップと、最小線間隔のデータに応じた線間隔の前記配線に対応する第二の配線パターンを発生させるステップと、前記第一および第二の配線パターンを基に前記第一と第二の配線パターンの中間の線幅および中間の線間隔を有する前記配線に対応する第三の配線パターンを発生させて、前記第三の配線パターンを前記マスクレイアウトの配線パターンとするステップとを含むことを特徴とする、配線パターン発生方法。
【請求項２】
前記第三の配線パターンを発生させる際、前記第三の配線パターンの境界線がマスク作成に用いる電子ビーム描画用のグリッド上に載るように前記境界線を調整することを特徴とする、請求項１記載の配線パターン発生方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路等の配線パターン発生方法に関するものである。
【背景技術】
【０００２】
従来の自動配線パターン発生システムは半導体装置等の高集積化に主眼においている。このため論理回路データ等に基づき機能ブロック毎にトランジスタ等の機能素子の配置を行い、その後これらの結線をいくつかの配線層（フォトマスク上のレイヤ）で行っている。さらに機能ブロック間の結線も同様にいくつかの配線層で行っている。
【０００３】
通常、トランジスタ等の機能素子を稠密に配置すると最も半導体装置や液晶装置の面積が小さくなるが、それでも配線層レイアウトとしては配線間などに面積として余裕ができる場合がある。一方、通常の自動配線パターン発生システムにおいて各配線幅は、各配線層ごとに１種類の線幅データが用意され、その用意された線幅の配線を固定的に使用することによってパターン発生がなされていた。しかし、この方法では配線の長期使用時のエレクトロマイグレーションなどの信頼性を確保する為の許容電流密度に対する考慮がなされていない為に、多くの電流が流れる部分にも細い配線幅が自動的に配線されるなどによって、エレクトロマイグレーションや発熱等の弊害が発生していた。このため、例えば特許文献１では、負荷電流データ等を予め用意する事により配線幅を変更する方法が開示されている。
【特許文献１】特開平４−１０７９５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の技術では電流が多く流れる部分では配線幅が広くなるものの、許容電流密度に対して少ない電流しか流れない部分にも各配線層で予め規定された最小寸法を用いたパターン発生が行われる。このため、この配線パターン発生が行われた部分ではなお面積として余裕が有るにもかかわらず最小線幅が用いられる事があった。最小線幅ではパターン幅が小さいためにマスク作成精度が要求されマスク作成コストが高くなる事により半導体装置等のコスト上昇を招いていた。また最小寸法においてはフォトリソグラフィー工程での加工余裕度の減少による断線および配線幅細りが発生しやすくなり、半導体装置等の歩留りおよび品質を低下させる要因となっていた。
【０００５】
本発明は、上記従来の問題点を解決するものであり、最小線幅によるパターンと最小線間隔で規定されるパターンをそれぞれ発生させ、それぞれの中間の寸法に実際に使用するパターンを発生させる事により、不必要に最小線幅を使用することを減少し、半導体装置等の配線を歩留りよく製造するための配線パターン発生方法を提供する事を目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するための本発明の配線パターン発生方法は、回路図のような回路データに基づいて、トランジスタ、抵抗、容量のような複数の素子間を接続する配線に対応するマスクレイアウトの配線パターンを発生させる配線パターン発生方法であって、最小線幅のデータに応じた線幅の配線に対応する第一の配線パターンを発生させるステップと、最小線間隔のデータに応じた線間隔の配線に対応する第二の配線パターンを発生させるステップと、第一および第二の配線パターンを基に第一と第二の配線パターンの中間の線幅および中間の線間隔を有する配線に対応する第三の配線パターンを発生させて、第三の配線パターンをマスクレイアウトの配線パターンとするステップとを含むものである。
【０００７】
そしてこの方法においてさらに、第三の配線パターンを発生させる際、第三の配線パターンの境界線がマスク作成に用いる電子ビーム描画用のグリッド上に載るように境界線を調整するものである。
【発明の効果】
【０００８】
本発明によれば、最小線幅による第一の配線パターンと最小線間隔で規定される第二の配線パターンをそれぞれ発生させ、それぞれの中間の線幅および中間の線間隔を有する第三の配線パターンを発生させることにより、不必要な最小寸法で形成されないため、線幅が太くなり断線等を防止でき配線の信頼性が向上するとともに、線間隔が広くなりショートなども防止できる。その結果、半導体装置等の製造歩留りおよび品質の向上を図ることができる。また、線幅を太くすることで配線用スペースの面積を有効に使用できるし、マスク作成コストも抑えられ、半導体装置等のコストを抑えられる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について図面を参照しながら説明する。図１は本発明の実施の形態におけるコンピュータおよびデータベース等よりなる配線パターン発生装置1のシステム構成図である。
【００１０】
図1において、配線パターン発生装置1には、第一のパターン発生手段１０、第二のパターン発生手段１１、第三のパターン発生手段１２が含まれ、その外部もしくは内部に（ただし図１では外部の場合を示す）、論理回路データ記憶手段２、機能素子パターンデータ記憶手段３、最小線幅データ記憶手段４、最小線間隔データ記憶手段５、第一の配線パターンデータ記憶手段６、第二の配線パターンデータ記憶手段７および第三の配線パターンデータ記憶手段８を有し、これらの間で論理回路データ、機能素子パターンデータ、最小線幅データ、最小線間隔データ、第一の配線パターンデータ、第二の配線パターンデータおよび第三の配線パターンデータが入出力される。なお、半導体回路のパターン発生には異なる配線層間を結ぶコンタクトやトランジスタ等の機能素子の寸法制約データが含まれるが、図１では説明の簡略化のためにそれらを省略している。
【００１１】
一般に半導体装置等を製造するに際して機能素子の性能を実現することと製造歩留まりおよび高い品質を実現するために、パターンを発生させるための各種寸法制約データがあらかじめ規定されている。このなかで配線パターンを生成するために最小線幅データおよび最小線間隔データがあらかじめ規定されている。なお、その他としてコンタクトパターンとの重なり等の寸法データが規定されていることがある。
【００１２】
まず、図１において論理回路データ記憶手段２に格納された論理回路データおよび最小線幅データ記憶手段４に格納された最小線幅データが第一のパターン発生手段１０に入力される。この第一のパターン発生手段１０は論理回路データおよび最小線幅データに基づき、トランジスタ等の機能素子パターンおよび最小線幅を用いた第一の配線パターンを発生する処理を行い、その結果である機能素子パターンデータは機能素子パターンデータ記憶手段３へ、第一の配線パターンデータは第一の配線パターンデータ記憶手段６へ格納される。図２は、第一の配線パターン２２が最小線幅を用いた第一の配線パターンデータにあたる場合を示した図であるが、通常の場合は機能素子パターンを細密に配置した後にこれらを配線パターンにて結線することが多い。この場合に配線パターンは機能素子のノード同士を最短距離で結ぶことになるが、機能素子のノードの間隔が配線パターンの最小線幅＋最小線間隔よりも広い場合があり、ここに最小線幅の配線パターンを配置することにより配線間隔は自動的に最小線間隔よりも広く決定される。
【００１３】
次に、図１において第一のパターン発生手段１０で作成され、機能素子パターンデータ記憶手段３に格納されている機能素子パターンデータおよび最小線間隔データ記憶手段５に格納されている最小線間隔データを第二パターン発生手段１１に入力し、第二のパターン発生手段１１により最小線間隔を用いた第二の配線パターンを発生する処理を行い、その結果である第二の配線パターンデータは第二の配線パターンデータ記憶手段７へ格納される。図３は、第二の配線パターン２３が最小線間隔を用いた第二の配線パターンデータにあたるが、接続する機能素子のノードの間隔が配線パターンの最小線幅＋最小線間隔よりも広い場合、ここに最小線間隔の配線パターンを配置することにより配線線幅は自動的に最小線幅よりも広く決定される。
【００１４】
なお、第二パターン発生手段１１は、機能素子パターンデータ記憶手段３に格納されている機能素子パターンデータを入力する代わりに、論理回路データ記憶手段２に格納された論理回路データを入力して第二パターン発生手段１１で機能素子パターンデータを再度作成して用いるようにしても問題ない。
【００１５】
次に、図１において第一の配線パターンデータ記憶手段６および第二の配線パターンデータ記憶手段７に格納された２つの配線パターンデータが第三のパターン発生手段１２に入力される。第三のパターン発生手段１２では上記２つの配線パターンの両者を比較し、両者の中間に実際の配線パターンとなる第三の配線パターンを決定して第三の配線パターンデータ記憶手段８へ格納する。これを次に具体的に説明する。図４に示す第三の配線パターン２４が実際の配線パターンとなる第三の配線パターンデータであり、第一の配線パターンからの距離３１と第二の配線パターンからの距離３２が等しくなるように両者の中間に配線の境界を設定し、第３の配線パターンを発生した場合を示している。これにより最小線幅および最小線間隔の中間の幅、間隔を持った配線パターンを発生でき、従来のような最小線幅および最小線間隔の配線パターンを少なくする事ができる。
【００１６】
実際の配線パターン配置では、図５と図６に示すようにパターン配置制限位置（グリッド２７）がある。これはレチクルなどマスク作成に使用される電子ビーム描画装置の精度およびマスク作成方法から電子ビームのスポットサイズ以下のパターンが作成できない事に基づいている。従って第三の配線パターン２４の境界線をこのパターン配置制限を規定するグリッド２７上に載せ微調整する必要がある。
【００１７】
半導体集積回路装置の製造工程では一般的に最小配線幅と最小配線間隔が共存した際にいずれか一方に対する加工の余裕度が大きい。最小配線幅の加工余裕度が大きい場合、すなわち配線幅が比較的広い場合には、図５に示す様に第三のパターン発生手段１２において第三の配線パターン２４から配線間隔を広げる方向に移動させ、元の境界線にもっとも近いグリッド２７上に載せればよく、これによって形成された配線パターン２５が実際に半導体基板上に形成される配線パターンとなる。逆に最小配線間隔の加工余裕度が大きい場合、すなわち配線間隔が比較的広い場合には、図６に示す様に第三のパターン発生手段１２において第三の配線パターン２４から配線幅を広げる方向に移動させ、元の境界線に最も近いグリッド２７上に載せればよく、これにより形成された配線パターン２６が実際の配線パターンとなる。このグリッド２７上への微調整の操作は図１の設計システムのうち、例えば第三のパターン発生手段１２が自動で行う。
【００１８】
以上のように本実施の形態によれば、機能素子同士を接続する配線のマスク上のレイアウト配線パターン発生する際に、最小線幅による配線パターン２２と最小線間隔による配線パターン２３の両者の中間に新たな配線境界を配置した配線パターン２３を発生する事により、従来のような不必要な最小線幅で配線をレイアウトすることによる配線の信頼性を損なうことが無くなり、半導体装置の製造歩留まりおよび品質を向上させることができる。また、線幅を太くすることで配線用スペースの面積を有効に使用できるし、マスク作成コストも抑えられ、半導体装置のコストを抑えられる。
【００１９】
なお、本実施の形態では、始めに最小線幅に基づく配線パターンを発生させた後に最小線間隔に基づく配線パターンを発生させているが、順序が逆になっても構わない事は明らかである。
【００２０】
また、上記の実施の形態で述べたパターン発生方法は、半導体装置の配線パターン発生を例としたが、他の装置、例えば液晶装置等のパターン発生方法にも同様に適用できることは明らかである。したがって本発明は上記実施の形態で説明された態様に限られるものではない。
【産業上の利用可能性】
【００２１】
本発明にかかる配線パターン発生方法は、不必要な最小線幅で配線をレイアウトすることによる配線の信頼性を損なうことが無くなるという効果を有し、半導体装置や液晶装置等に有用である。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施の形態におけるパターン発生システムの構成図
【図２】本発明の実施の形態による最小線幅で発生させた第一の配線パターンを示す図
【図３】本発明の実施の形態による最小線間隔で発生させた第二の配線パターンを示す図
【図４】本発明の実施の形態により発生させた第三の配線パターンを示す図
【図５】本発明の実施の形態による境界線調整後の第三の配線パターンを示す図
【図６】本発明の実施の形態による境界線調整後の第三の配線パターンを示す図
【符号の説明】
【００２３】
１    配線パターン発生装置
２    論理回路データ記憶手段
３    機能素子パターンデータ記憶手段
４    最小線幅データ記憶手段
５    最小線間隔データ記憶手段
６    第一の配線パターンデータ記憶手段
７    第二の配線パターンデータ記憶手段
８    第三の配線パターンデータ記憶手段
１０    第一パターン発生手段
１１    第二パターン発生手段
１２    第三パターン発生手段
２２    第一の配線パターン
２３    第二の配線パターン
２４    第三の配線パターン
２５    グリッド上に調整された配線パターン
２６    グリッド上に調整された配線パターン
２７    グリッド
３１    第一の配線パターンからの距離
３２    第二の配線パターンからの距離
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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