(57)【要約】【課題】本発明は、ビアホールとメタルとの接触抵抗が小さく安定した銅配線の半導体装置及び半導体装置の製造方法に関する。【解決手段】半導体装置１は、ダマシン法で、ビアホール１２の下方に銅の第１メタル１４の配線を形成し、また、ビアホール層の上方に銅のメタル配線１５を形成するが、ビアホール１２と第１メタル１４を、バリアメタル１３を介することなく、同一の銅層で繋いでおり、また、ビアホール１２の上部のメタル配線であるＣｕ配線１６に対して、第２メタル１５が囲むように配線して、バリアメタル１３を介して接続している。したがって、接触抵抗を低くして、安定したビアホール１２を実現し、また、ボイドの発生を防止し、さらに、ビアホール１２の縦方向を同一材料として、膨張によるストレスに対して強くすることができる。【選択図】          図１
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【特許請求の範囲】
【請求項１】
ダマシン法で、ビアホール層の下方に銅の下層メタル配線の形成される半導体装置において、前記ビアホール層と前記下層メタルが、バリアメタル層を介することなく、同一の銅層で繋がれていることを特徴とする半導体装置。
【請求項２】
ダマシン法で、ビアホール層の上方に銅のメタル配線の形成される半導体装置において、前記ビアホール層の上部のメタル配線に対して、上層メタルが囲むように配線され、バリアメタルを介して接続されていることを特徴とする半導体装置。
【請求項３】
前記ビアホール層は、当該ビアホール層の側部にのみバリアメタルが形成されていることを特徴とする請求項１または請求項２記載の半導体装置。
【請求項４】
前記ビアホール層の銅は、前記下層メタルの銅を用いて生成されていることを特徴とする請求項１または請求項３記載の半導体装置。
【請求項５】
ダマシン法で、ビアホール層の下方に下層メタルの銅配線を形成する半導体装置の製造方法において、前記ビアホール層と前記下層メタルを、バリアメタル層を介することなく、同一の銅層で繋ぐことを特徴とする半導体装置の製造方法。
【請求項６】
ダマシン法で、ビアホール層の上方に銅のメタル配線を形成する半導体装置の製造方法において、前記ビアホール層の上部のメタル配線に対して囲むように上層メタルを配線し、バリアメタルを介して接続することを特徴とする半導体装置の製造方法。
【請求項７】
前記半導体の製造方法は、前記ビアホール層の側部にのみバリアメタルを形成することを特徴とする請求項５または請求項６記載の半導体装置の製造方法。
【請求項８】
前記半導体の製造方法は、前記下層メタルの銅を用いて前記ビアホール層を生成することを特徴とする請求項５または請求項７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関し、詳細には、ビアホールとメタルとの接触抵抗が小さく安定したＣｕ（銅）配線の半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置は、ますます高集積化が進み、微細化が要求されるようになり、配線は、抵抗の増加やＥＭ（エレクトロマイグレーション）劣化による歩留まりや信頼性の低下が懸念されるようになってきている。
【０００３】
そこで、従来から配線は、ＡＬ（アルミニウム）からＣｕ（銅）に変更が進んできているが、Ｃｕは、従来のエッチングによる形成は困難であるため、ダマシン法とよばれる方法で、絶縁膜中に埋め込まれる。
【０００４】
ダマシン法で埋め込まれたＣｕは、それ自身が、絶縁膜中へ拡散してしまうため、ＴｉＮやＴａのようなバリアメタルが必要となる。このバリアメタルは、溝の低部と側部にスパッタ法により形成される。また、Ｃｕ膜は、通常、電解メッキにより形成されるが、メッキの前にＣｕのシードメタル層が必要である。
【０００５】
すなわち、従来の半導体装置は、図１０に示すように、下層メタル１０１と上層メタル１０２を繋ぐビアホール１０３が形成されているが、以下に示すような原因で、図１１に示すように、ボイド（Ｖｏｉｄ）１０４が発生する可能性がある。
【０００６】
（１）Ｃｕ／ＴｉＮ／酸化膜の熱膨張係数の違いによりＣｕのストレスがかかる。
【０００７】
（２）Ｃｕシードメタルが十分デポジションされないため、電解メッキでＣｕが成長しない。
【０００８】
（３）ビア低部にＴｉＮ層があるため、Ｃｕが自由に動けず、アニール後にボイド（Ｖｏｉｄ）が発生する。
【０００９】
このようにボイドが発生すると、発生したボイドにより、ビアホールの抵抗が増加し、半導体装置の歩留まりや信頼性の低下を招く。
【００１０】
そこで、従来、ビアホール低部の密着性を向上させるために、Ｃｕの代わりにＺｒ等の中間層をビアホール部に埋め込む配線の形成方法が提案されている（特許文献１参照）。
【００１１】
また、従来、ビアホールを低抵抗化するために、ビアエッチ時に下層メタルの一部まで、エッチングして、ビアホールと下層メタルの銅を直接接合させ、低抵抗化させる半導体装置が提案されている（特許文献２参照）。
【００１２】
さらに、従来、ビアホールを下層メタルの低部までエッチングして、ビアホールと下層メタルの接触面積を増大させ、配線の断線や高抵抗の抑制を図った半導体装置の製造方法が提案されている（特許文献３参照）。
【００１３】
【特許文献１】特開平２００１−２３０２１９号公報
【特許文献２】特開２００２−２４６４６７号公報
【特許文献３】特開平２００２−６４１３９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、上記従来技術にあっては、ビアホール低部にバリアメタルを形成せずに、ボイドの発生を抑制した半導体装置を効果的に製造する上で、改良の必要があった。
【００１５】
すなわち、特許文献１記載の従来技術にあっては、ビアホール部に新たな中間層が必要になるとともに、ビアホールと下層メタル部及び上層メタル部のそれぞれの接触抵抗が大きくなるという問題がある。
【００１６】
また、特許文献２記載の従来技術にあっては、ビアホールと下層配線を同じ銅で繋ぐ構造は同じであるが、現状の技術では下層メタルをエッチングすることができず、また、下層メタル部のビアホール部にＣｕをメッキすることは、困難であり、現実性の困難な技術である。
【００１７】
さらに、特許文献３記載の従来技術にあっては、下層配線のＣｕをエッチングすることが困難であり、また、下層配線とビアホールがバリアメタルを介して接合されているため、高抵抗とマイグレーションが問題となる。
【００１８】
そこで、請求項１記載の発明は、ダマシン法で、ビアホール層の下方に銅の下層メタル配線を形成するに際して、ビアホール層と下層メタルを、バリアメタル層を介することなく、同一の銅層で繋ぐことにより、接触抵抗を低くして、安定したビアホールを実現し、また、熱によるＣｕ（銅）の移動があっても比較的自由に動くことができ、ボイド（Ｖｏｉｄ）の発生を防止し、さらに、ビアホールの縦方向を同一材料として、膨張によるストレスに対して強い半導体装置を提供することを目的としている。
【００１９】
請求項２記載の発明は、ダマシン法で、ビアホール層の上方に銅のメタル配線を形成するに際して、ビアホール層の上部のメタル配線に対して、メタルが囲むように配線し、バリアメタルを介して接続することにより、ビアホールの側面を取り囲むように上層メタルを接触させて、接触面積を大きくし、抵抗を低く、安定化させるとともに、写真製版のずれに対してもマージンを持たせて、容易に製造することのできる半導体装置を提供することを目的としている。
【００２０】
請求項３記載の発明は、ビアホール層を、当該ビアホール層の側部にのみバリアメタルが形成されたものとすることにより、エッチバックの技術をバリアメタルに応用して、新たな写真製版を追加することなく、ビアホールの側部にのみＣｕ拡散防止用のバリアメタルを形成し、安価かつ容易に、接触抵抗が低く膨張ストレスに対して強い半導体装置を提供することを目的としている。
【００２１】
請求項４記載の発明は、ビアホール層の銅を、下層メタルの銅を用いて生成することにより、ビアホールの低部において電解メッキの種になるシードメタルとして下層メタルのＣｕを使用して、確実に電解メッキによりＣｕが形成できるようにし、より一層安価かつ容易に、接触抵抗が低く膨張ストレスに対して強い半導体装置を提供することを目的としている。
【００２２】
請求項５記載の発明は、ダマシン法で、ビアホール層の下方に銅の下層メタル配線を形成するに際して、ビアホール層と下層メタルを、バリアメタル層を介することなく、同一の銅層で繋ぐことにより、新たな装置や材料を使用することなく、ボイドが発生せず、低抵抗で、安定した信頼性の高い半導体装置を製造する半導体装置の製造方法を提供することを目的としている。
【００２３】
請求項６記載の発明は、ダマシン法で、ビアホール層の上方に銅のメタル配線を形成するに際して、ビアホール層の上部のメタル配線に対して、メタルが囲むように配線し、バリアメタルを介して接続することにより、ビアホールの側面を取り囲むように上層メタルを接触させて、接触面積を大きくし、抵抗を低く、安定化させるとともに、写真製版のずれに対してもマージンを持たせて、ボイドが発生せず、低抵抗で、安定した信頼性の高い半導体装置を製造することのできる半導体装置の製造方法を提供することを目的としている。
【００２４】
請求項７記載の発明は、ビアホール層を、当該ビアホール層の側部にのみバリアメタルが形成されたものとすることにより、エッチバックの技術をバリアメタルに応用して、新たな写真製版を追加することなく、ビアホールの側部にのみＣｕ拡散防止用のバリアメタルを形成し、安価かつ容易に、接触抵抗が低く膨張ストレスに対して強い半導体装置を製造することのできる半導体装置の製造方法を提供することを目的としている。
【００２５】
請求項８記載の発明は、ビアホール層の銅を、下層メタルの銅を用いて生成することにより、ビアホールの低部において電解メッキの種になるシードメタルとして下層メタルのＣｕを使用して、確実に電解メッキによりＣｕが形成できるようにし、より一層安価かつ容易に、接触抵抗が低く膨張ストレスに対して強い半導体装置を製造する半導体装置の製造方法を提供することを目的としている。
【課題を解決するための手段】
【００２６】
請求項１記載の発明の半導体装置は、ダマシン法で、ビアホール層の下方に銅の下層メタル配線の形成される半導体装置において、前記ビアホール層と前記下層メタルが、バリアメタル層を介することなく、同一の銅層で繋がれていることにより、上記目的を達成している。
【００２７】
請求項２記載の発明の半導体装置は、ダマシン法で、ビアホール層の上方に銅のメタル配線の形成される半導体装置において、前記ビアホール層の上部のメタル配線に対して、上層メタルが囲むように配線され、バリアメタルを介して接続されていることにより、上記目的を達成している
上記各場合において、例えば、請求項３に記載するように、前記ビアホール層は、当該ビアホール層の側部にのみバリアメタルが形成されていてもよい。
【００２８】
また、請求項１及び請求項３の場合、例えば、請求項４に記載するように、前記ビアホール層の銅は、前記下層メタルの銅を用いて生成されていてもよい。
【００２９】
請求項５記載の発明の半導体装置の製造方法は、ダマシン法で、ビアホール層の下方に下層メタルの銅配線を形成する半導体装置の製造方法において、前記ビアホール層と前記下層メタルを、バリアメタル層を介することなく、同一の銅層で繋ぐことにより、上記目的を達成している。
【００３０】
請求項６記載の発明の半導体装置の製造方法は、ダマシン法で、ビアホール層の上方に銅のメタル配線を形成する半導体装置の製造方法において、前記ビアホール層の上部のメタル配線に対して囲むように上層メタルを配線し、バリアメタルを介して接続することにより、上記目的を達成している。
【００３１】
請求項５または請求項６の場合、例えば、請求項７に記載するように、前記半導体の製造方法は、前記ビアホール層の側部にのみバリアメタルを形成してもよい。
【００３２】
また、請求項５または請求項７の場合、例えば、請求項８に記載するように、前記半導体の製造方法は、前記下層メタルの銅を用いて前記ビアホール層を生成してもよい。
【発明の効果】
【００３３】
請求項１記載の発明の半導体装置によれば、ダマシン法で、ビアホール層の下方に銅の下層メタル配線を形成するに際して、ビアホール層と下層メタルを、バリアメタル層を介することなく、同一の銅層で繋いでいるので、接触抵抗を低くして、安定したビアホールを実現することができ、また、熱によるＣｕ（銅）の移動があっても比較的自由に動くことができて、ボイド（Ｖｏｉｄ）の発生を防止することができ、さらに、ビアホールの縦方向を同一材料として、膨張によるストレスに対して強くすることができる。
【００３４】
請求項２記載の発明の半導体装置によれば、ダマシン法で、ビアホール層の上方に銅のメタル配線を形成するに際して、ビアホール層の上部のメタル配線に対して、メタルが囲むように配線し、バリアメタルを介して接続しているので、ビアホールの側面を取り囲むように上層メタルを接触させて、接触面積を大きくすることができ、抵抗を低く、安定化させることができるとともに、写真製版のずれに対してもマージンを持たせて、容易に製造することができる。
【００３５】
請求項３記載の発明の半導体装置によれば、ビアホール層を、当該ビアホール層の側部にのみバリアメタルが形成されたものとしているので、エッチバックの技術をバリアメタルに応用して、新たな写真製版を追加することなく、ビアホールの側部にのみＣｕ拡散防止用のバリアメタルを形成することができ、安価かつ容易なものとすることができるとともに、接触抵抗が低く膨張ストレスに対して強くすることができる。
【００３６】
請求項４記載の発明の半導体装置によれば、ビアホール層の銅を、下層メタルの銅を用いて生成しているので、ビアホールの低部において電解メッキの種になるシードメタルとして下層メタルのＣｕを使用して、確実に電解メッキによりＣｕが形成できるようにすることができ、一層安価かつ容易なものとすることができるとともに、接触抵抗が低く膨張ストレスに対して強くすることができる。
【００３７】
請求項５記載の発明の半導体装置の製造方法によれば、ダマシン法で、ビアホール層の下方に銅の下層メタル配線を形成するに際して、ビアホール層と下層メタルを、バリアメタル層を介することなく、同一の銅層で繋いでいるので、新たな装置や材料を使用することなく、ボイドが発生せず、低抵抗で、安定した信頼性の高い半導体装置を製造することができる。
【００３８】
請求項６記載の発明の半導体装置の製造方法によれば、ダマシン法で、ビアホール層の上方に銅のメタル配線を形成するに際して、ビアホール層の上部のメタル配線に対して、メタルが囲むように配線し、バリアメタルを介して接続するので、ビアホールの側面を取り囲むように上層メタルを接触させて、接触面積を大きくすることができ、抵抗を低く、安定化させることができるとともに、写真製版のずれに対してもマージンを持たせて、ボイドが発生せず、低抵抗で、安定した信頼性の高い半導体装置を製造することができる。
【００３９】
請求項７記載の発明の半導体装置の製造方法によれば、ビアホール層を、当該ビアホール層の側部にのみバリアメタルが形成されたものとしているので、エッチバックの技術をバリアメタルに応用して、新たな写真製版を追加することなく、ビアホールの側部にのみＣｕ拡散防止用のバリアメタルを形成することができ、安価かつ容易に、接触抵抗が低く膨張ストレスに対して強い半導体装置を製造することができる。
【００４０】
請求項８記載の発明の半導体装置の製造方法によれば、ビアホール層の銅を、下層メタルの銅を用いて生成しているので、ビアホールの低部において電解メッキの種になるシードメタルとして下層メタルのＣｕを使用して、確実に電解メッキによりＣｕが形成できるようにすることができ、より一層安価かつ容易に、接触抵抗が低く膨張ストレスに対して強い半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００４１】
以下、本発明の好適な実施例を添付図面に基づいて詳細に説明する。なお、以下に述べる実施例は、本発明の好適な実施例であるから、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明において特に本発明を限定する旨の記載がない限り、これらの態様に限られるものではない。
【実施例１】
【００４２】
図１〜図９は、本発明の半導体装置及び半導体装置の製造方法の一実施例を示す図であり、図１は、本発明の半導体装置及び半導体装置の製造方法の一実施例を適用した半導体装置１の正面断面図である。
【００４３】
図１において、半導体装置１は、その最下部にトランジスタのゲート電極２が形成されており、ゲート電極２は、ポリ−メタル層間絶縁膜３で覆われている。ポリ−メタル層間絶縁膜３の上部には、エッチングストップ層４、層間膜５、キャップ層６、層間膜７、エッチングストップ層８、層間膜９及びキャップ層１０が順次形成されている。
【００４４】
また、半導体装置１は、層間絶縁膜３にコンタクトホール１１が形成されており、コンタクトホール１１の真上に、ビアホール１２が形成されている。ビアホール１２は、その周囲にＣｕ拡散防止用のバリアメタル１３が形成されており、ビアホール１２とコンタクトホール１１の間には、第１メタル（下層メタル）１４のＣｕが埋設されている。ビアホール１２の上部の層間膜９部分には、第２メタル（上層メタル）１５のＣｕ配線が形成されており、ビアホール１２内の中間の層間膜７部分には、ビアホール１２のＣｕ配線１６が充填されている。
【００４５】
上記コンタクトホール１１は、通常タングステンで埋め込まれており、上記エッチングストップ層４、８は、ＳｉＯＮ等で形成されている。また、上記層間膜５、７、９は、メタル配線間の層間膜であり、通常、Ｌｏｗ−Ｋ膜といわれるものが使用されている。キャップ層６、１０は、Ｃｕの拡散防止用のキャップ層であり、ＳｉＮが使用されている。
【００４６】
そして、上記半導体装置１は、図２〜図９に示すように製造される。すなわち、まず、図２に示すように、Ｓｉ基板２１上に、ＳＴＩ２２で素子分離を行なう。トランジスタ２を形成した後、ポリ−メタル層間膜３をデポジションし、コンタクトホール１１を形成する。
【００４７】
この後、エッチングストップ層４、Ｌｏｗ−Ｋ膜である層間膜５をデポジションし、通常のダマシン法で、第１メタル１４の配線として、バリアメタル２３とＣｕ２４を形成する。
【００４８】
次に、図３に示すように、第１メタル１４のＣｕ２４の拡散防止用のキャップ層６をＳｉ３Ｎ４で形成し、ＦＳＧやＳｉＯＣ等のＬｏｗ−Ｋ膜である層間膜５、７とエッチングストップ層８、８’を形成する。
【００４９】
次に、図４に示すように、写真製版技術により、ビアホール１２用のパターニングを行ない、層間膜７、９及びキャップ層６とエッチングストップ層８、８’を除去してビアホール１２を形成する。
【００５０】
次に、図５に示すように、ビアホール１２の第１メタル１４のＣｕ２４の拡散を防止するために、ＴｉＮ２５を５０ｎｍ〜１００ｎｍ程度の厚みでデポジションする。このとき、ＴｉＮ２５は、ビアホール１２の低部と側部を含む全面に形成される。
【００５１】
次に、図６に示すように、いわゆるエッチバック法で、ＴｉＮ２５を異方性のエッチングを行って、ビアホール１２の側部以外の部分のＴｉＮ２５を除去し、この後、Ｃｕシード層２６を５０ｎｍ〜２００ｎｍ程度スパッタにより形成する。このとき、ビアホール１２の低部１２ａは、第１メタル１４のＣｕとシードメタル（Ｃｕシード層２６）のＣｕが直接繋がっている。
【００５２】
次に、図７に示すように、電解メッキによりウェハの表面全てにＣｕ層を５００ｎｍ〜３０００ｎｍ程度形成し、ＣＭＰ（化学機械的研磨; Chemical Mechanical Polishing）により削って、ビアホール１２の内部にのみ、Ｃｕ層２７を形成する。
【００５３】
次に、図８に示すように、第２メタル１５の写真製版を行ない、配線部の絶縁膜を除去する。このとき、ビアホール１２の上部には、すでにメタルがあるので、エッチングされない。第２メタル１５の溝２８を形成した後、バリアメタル１３とＣｕシード層２９をそれぞれ５０ｎｍ〜２００ｎｍ程度デポジションする。
【００５４】
次に、図９に示すように、電解メッキにより、Ｃｕ層を５００ｎｍ〜３０００ｎｍ程度デポジションし、ＣＭＰにより削って、第２メタル１５のＣｕ配線を形成する。そして、拡散防止のためのキャップ（Ｃａｐ）層１０を５０ｎｍ〜２００ｎｍ程度の厚さに、Ｓｉ３Ｎ４でデポジションする。そして、上記同様の方法で、上層のメタル配線も形成する。
【００５５】
このように、本実施例の半導体装置１及び半導体装置１の製造方法は、ダマシン法で、ビアホール１２の下方に銅の第１メタル１４の配線を形成するに際して、ビアホール１２と第１メタル１４を、バリアメタル１３を介することなく、同一の銅層で繋いでいる。
【００５６】
したがって、接触抵抗を低くして、安定したビアホール１２を実現することができ、また、熱によるＣｕ（銅）の移動があっても比較的自由に動くことができて、ボイド（Ｖｏｉｄ）の発生を防止することができ、さらに、ビアホール１２の縦方向を同一材料として、膨張によるストレスに対して強くすることができる。
【００５７】
また、本実施例の半導体装置１は、ビアホール１２の上部のメタル配線であるＣｕ配線１６に対して、第２メタル１５が囲むように配線し、バリアメタル１３を介して接続している。
【００５８】
したがって、ビアホール１２の側面を取り囲むように第２メタル１５を接触させて、接触面積を大きくすることができ、抵抗を低く、安定化させることができるとともに、写真製版のずれに対してもマージンを持たせて、容易に製造することができる。
【００５９】
さらに、本実施例の半導体装置１は、ビアホール１２の側部にのみバリアメタル１３を形成し、ビアホール１２の底部にはバリアメタルはない。
【００６０】
したがって、エッチバックの技術をバリアメタル１３に応用して、新たな写真製版を追加することなく、ビアホール１２の側部にのみＣｕ拡散防止用のバリアメタル１３を形成することができ、安価かつ容易なものとすることができるとともに、接触抵抗が低く膨張ストレスに対して強くすることができる。
【００６１】
また、本実施例の半導体装置１は、ビアホール１２の銅２４を、第１メタル１４の銅を用いて生成している。
【００６２】
したがって、ビアホール１２の低部において電解メッキの種になるシードメタルとして第１メタル１４のＣｕ２４を使用して、確実に電解メッキによりＣｕが形成できるようにすることができ、一層安価かつ容易なものとすることができるとともに、接触抵抗が低く膨張ストレスに対して強くすることができる。
【００６３】
以上、本発明者によってなされた発明を好適な実施例に基づき具体的に説明したが、本発明は上記のものに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００６４】
ダマシン法で、ビアホールとメタルとの接触抵抗が小さく安定したＣｕ（銅）配線を形成する半導体装置及び半導体装置の製造方法に適用することができる。
【図面の簡単な説明】
【００６５】
【図１】本発明の半導体装置及び半導体装置の製造方法の一実施例を適用した半導体装置の正面断面図。
【図２】図１の半導体装置の製造方法の第１段階の基板上にトランジスタ、第１層目の層間膜から第２層目の層間膜までの製造手順を示す断面図。
【図３】図１の半導体装置の製造方法の第２段階の基板上にトランジスタ、第３層目の層間膜から第４層目の層間膜までの製造手順を示す断面図。
【図４】図１の半導体装置の製造方法の第３段階の図３の第１メタル上にビアホールを形成する製造手順を示す断面図。
【図５】図１の半導体装置の製造方法の第４段階のビアホールにＣｕ拡散防止用のＴｉＮを形成する製造手順を示す断面図。
【図６】図１の半導体装置の製造方法の第５段階の図５のビアホールにＣｕ層を形成する製造手順を示す断面図。
【図７】図１の半導体装置の製造方法の第６段階の図６のウェハの表面全てにＣｕ層を形成した後、ビアホールの内部以外を除去する製造手順を示す断面図。
【図８】図１の半導体装置の製造方法の第７段階の第２メタル用のエッチングを行う製造手順を示す断面図。
【図９】図１の半導体装置の製造方法の第８段階の第２メタルを形成する製造手順を示す断面図。
【図１０】従来の半導体装置の正面断面図。
【図１１】図１１の従来の半導体装置のボイドの発生している状態の正面断面図。
【符号の説明】
【００６６】
１  半導体装置
２  ゲート電極
３  ポリ−メタル層間絶縁膜
４  エッチングストップ層
５  層間膜
６  キャップ層
７  層間膜
８、８’  エッチングストップ層
９  層間膜
１０  キャップ層
１１  コンタクトホール
１２  ビアホール
１３  バリアメタル
１４  第１メタル
１５  第２メタル
１６  Ｃｕ配線
２１  Ｓｉ基板
２２  ＳＴＩ
２３  バリアメタル
２４  Ｃｕ
２５  ＴｉＮ
２６  Ｃｕシード層
２７  Ｃｕ層
２８  溝
２９  Ｃｕシード層
【図１】
2005183888.tif 000003
【図２】
2005183888.tif 000004
【図３】
2005183888.tif 000005
【図４】
2005183888.tif 000006
【図５】
2005183888.tif 000007
【図６】
2005183888.tif 000008
【図７】
2005183888.tif 000009
【図８】
2005183888.tif 000010
【図９】
2005183888.tif 000011
【図１０】
2005183888.tif 000012
【図１１】
2005183888.tif 000013