(57)【要約】      （修正有）【課題】同期バック・コンバータは、電力損失問題が存在する。このような損失は、ハイサイドおよびローサイド・スイッチ間のスイッチングにおける遅延に起因するが、それは双方のスイッチにおける同時導通を防ぐため、遅延時間を最適に制御するためのＤＣパワー調整システムおよび方法に対する要求がある。【解決手段】ＤＣ−ＤＣコンバータは、ハイサイド・スイッチ11およびロ−サイドスイッチ12を含む。センスＦＥＴデバイス31は、ローサイド・スイッチ12のボディー・ダイオード18内の電流の導通を検出する。センスＦＥＴ31に結合された電流検出／比較器回路32は、電流の導通における変化を検出する。電流検出／比較器回路32に結合された遅延回路33およびクロック／ロジック回路34は、ハイサイド・スイッチ11とローサイド・スイッチ12との間でスイッチングする際の遅延時間を予測し調整する。【選択図】図３
2005094994.tif 000002
【特許請求の範囲】
【請求項１】
第１ＤＣ電圧を第２ＤＣ電圧に変換するＤＣ−ＤＣコンバータにおいて、
前記第１ＤＣ電圧の入力に接続された第１スイッチと、
第２スイッチであって、前記第１および第２スイッチが入力信号によって制御されて前記第２ＤＣ電圧を生成する、第２スイッチと、
前記第２スイッチ中の電流レベル差を検出するための検出デバイスと、
前記電流レベル差をモニタすることによって前記入力信号の遅延を制御する制御回路と、
から構成されることを特徴とするＤＣ−ＤＣコンバータ。
【請求項２】
入力ＤＣ電圧に結合されたドレイン、およびスイッチ・ノードに結合されたソースを有するハイサイドＭＯＳＦＥＴスイッチと、
前記スイッチ・ノードに結合されたドレイン、および接地ノードに結合されたドレインを有するローサイドＭＯＳＦＥＴスイッチと、
前記ローサイドＭＯＳＦＥＴスイッチ中の電流を検出するために前記スイッチ・ノードに結合されたドレインを有する検出デバイスと、
前記ハイサイドＭＯＳＦＥＴスイッチおよび前記ローサイドＭＯＳＦＥＴスイッチのうちの１つをターンオンするために、検出された電流差をモニタし、かつ遅延時間を調整するために前記検出デバイスに結合された制御構造と、
から構成されることを特徴とする同期ＤＣ−ＤＣコンバータ構造。
【請求項３】
ローサイド・スイッチに結合されたハイサイド・スイッチを有する同期ＤＣ−ＤＣコンバータにおける遅延時間を制御する方法であって、
前記ローサイド・スイッチの電流レベル差を検出する段階と、
前記電流レベル差を用いて前記ハイサイド・スイッチおよび前記ローサイド・スイッチのうちの１つをターンオンする際の遅延時間を制御する段階と、
から構成されることを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般には電力供給および電力調整アプリケーションに関し、より詳しくは、同期電力整流を使用するＤＣ−ＤＣパワー・コンバータに関する。
【背景技術】
【０００２】
ＤＣ−ＤＣコンバータまたはスイッチング・レギュレータは、電子的なアプリケーションにおいて、あるＤＣ電圧を他の所要のＤＣ電圧に変換する効率的な手段として広く確立されているが、それは安定的な電力供給能力を必要とする。一般に、ＤＣ−ＤＣパワー・コンバータは、電子機器が必要とする電圧レベルよりも低いか、あるいは高い電圧レベルを有する入力電源に結合される。スイッチング・レギュレータは、インダクタ内のエネルギーをオン・オフに切り替えることによって、機器またはアプリケーションへの平均ＤＣ出力電圧を間接的に調整する。出力電圧を参照電圧と比較することによって、インダクタの電流が制御され、所要の出力電圧を提供することができる。
【０００３】
ブースト・コンバータは、入力電源によって供給される電圧よりも高い動作電圧を必要とするアプリケーション内で使用される。反対に、バック・コンバータは、入力電源によって供給される電圧よりも低い動作電圧を必要とするアプリケーション内で使用される。ショットキー・ダイオードのような整流回路素子は、一般にコンバータ内で使用され、入力電源から電子機器またはアプリケーションまで一方向のエネルギー・フローを可能にする。
【０００４】
同期バック・コンバータは、特定タイプのスイッチング・レギュレータであり、ショットキー・ダイオードをパワーＭＯＳＦＥＴデバイスのようなパワー・スイッチング・デバイスに置き換えることにより、従来のコンバータ以上に改善された電力効率を提供する。ハイサイド・スイッチ（制御スイッチ）は、インダクタを正の入力電源へ選択的に結合し、一方、ローサイド・スイッチ（同期スイッチ）は、インダクタを接地へ選択的に結合する。ハイサイドおよびローサイド・スイッチは、典型的にはパルス幅変調（ＰＷＭ）制御回路を使用して制御されるが、リプル・レギュレータおよびパルス周波数変調（ＰＦＭ）のような他の制御技術も同様に知られている。
【０００５】
電子機器およびアプリケーションが絶え間なく進歩するにつれて、電力設計者は電力消費および効率を改善し最適化することを強いられる。同期バック・コンバータは、従来のバック・コンバータに比べて改善された電力効率を提供するが、依然として電力損失問題が存在する。例えば、著しい電力損失が、ローサイド・パワーＭＯＳＦＥＴ内のボディー・ダイオードの導通および逆回復によって生じる。このような損失は、ハイサイドおよびローサイド・スイッチ間のスイッチングにおける遅延に起因するが、それは双方のスイッチにおける同時導通を防ぐために必要である。
【０００６】
従って、ハイサイド・スイッチからローサイド・スイッチへスイッチングするときの遅延時間を最適に制御するためのＤＣパワー調整システムおよび方法に対する要求がある。
【発明の開示】
【０００７】
一般に、本発明は、同期ＤＣ−ＤＣコンバータ内のスイッチング・デバイスがオン・オフする時間を制御するためのシステムおよび方法に関する。より詳しくは、本発明は、ローサイド・スイッチの電流差を検出して、ハイサイドまたはローサイド・スイッチのいずれかをターンオンにする前に要求されるパルス遅延の長さを決定する。これによって、最適にコンバータの電力損失が最小限になり、かつ電力効率が最大限になる。
【０００８】
図１は、ハイサイド・スイッチ１１およびローサイド・スイッチ１２を含む２つのパワーＭＯＳＦＥＴトランジスタを有する従来型のＤＣ−ＤＣバック・コンバータ回路１０を図示する。ハイサイド・スイッチ１１は、供給電圧、第１ＤＣ電圧、またはＶｉｎに結合されたドレイン、およびスイッチ・ノード１３に結合されたソースを含む。ローサイド・スイッチ１２は、スイッチ・ノード１３に結合されたドレイン、および接地ノード１９に結合されたソースを含む。
【０００９】
ハイサイド・スイッチ１１は、さらにボディー・ダイオード２０を含み、ローサイド・スイッチ１２は、ボディー・ダイオード１８を含む。各スイッチは、それぞれのゲート信号電圧Ｖｇｓ（ＨＳ）またはＶｇｓ（ＬＳ）によって駆動され、これが二者択一で適用されたときに、Ｖｉｎと比較されてスイッチ・ノード１３で低減された平均電圧を提供する。
【００１０】
インダクタ１４の一方の端子はスイッチ・ノード１３に結合され、他方の端子は、正の電圧出力または第２ＤＣ電圧（Ｖｏｕｔ）端子１５に結合される。雑音抑圧キャパシタ１６は、付加的にＶｏｕｔ端子１５および接地ノード１９に結合される。抵抗または負荷１７は、Ｖｏｕｔ端子１５および接地ノード１９に接続され、回路１０によって提供される低減平均電圧を利用する。
【００１１】
図２Ａ−図２Ｃは、過度または最適でない遅延時間の影響を説明するために、図１の同期バック・コンバータのタイミング図を示す。理想的な電圧応答の場合が、図２Ａ，図２Ｂ中の立ち上がり破線で示されるが、ここでは、ハイサイド・スイッチ１１およびローサイド・スイッチ１２が正確に同時２４でオフ・オンされる。図２Ａ，図２Ｂ中の立ち上がり実線は、ハイサイド・スイッチ１１およびローサイド・スイッチ１２間のスイッチングにおける過度の遅延２６に対する応答を示す。図２Ｃは時間関数としてスイッチ・ノード１３の電圧を示すが、ここでは破線がより望ましい電圧（Ｖｓｗ）応答を表わす。
【００１２】
本発明は、Ｖｇｓ（ＨＳ）およびＶｇｓ（ＬＳ）の双方に対して立ち上がりエッジまたはターンオン遅延２７を制御して、図２Ｃに示される望ましい、あるいはより最適な電圧（Ｖｓｗ）応答を提供する。特に、本発明は、ローサイド・スイッチ内の電流導通に基づくターンオン遅延時間を延長および短縮する。これによって、より効率的なＤＣパワー・コンバータを提供することができる。本発明は、以下の詳細な説明と共に図３から図１１を参照することによって良く理解される。理解を容易にするために、適切な場合には、詳細な説明および図面全体を通して、同様の要素または領域には同一番号が付されている。
【００１３】
図３は、図１の同期バックＤＣ−ＤＣコンバータの部分として、本発明に従った制御回路またはシステム３０の一般化したブロック図を示す。制御回路３０は、検出デバイスまたはセンスＦＥＴ３１、電流検出および比較器回路３２、時間遅延回路３３、およびクロック／ロジック回路３４を含む４つの機能ブロックを含む。好適な実施例では、時間遅延回路３３はデジタル制御遅延（ＤＣＤ）回路を含み、それは図７でより詳細に記述される。他の実施例では、時間遅延回路３３は、チャージ制御遅延（ＣＣＤ）回路を含み、それは図８でより詳細に記述される。好ましくは、時間遅延回路３３は、遅延時間を延長および短縮することができる。
【００１４】
例えば、バッファされたＰＷＭ信号を使用すると、クロック／ロジック回路３４は、ハイサイド１１およびローサイド１２のパワーＭＯＳＦＥＴスイッチ間でスイッチングする際の遅延時間を予測し調整する。センスＦＥＴ３１は、好ましくはＭＯＳＦＥＴデバイスを含む。あるいは、センスＦＥＴ３１はＪＦＥＴを含む。センスＦＥＴ３１の特性は、検出される電流（例えば導通またはクロス導通）の大きさ、選択されたＦＥＴ技術のタイプ、およびＶｇｓ（ＳＥＮＳＥ）に依存する。好ましくは、検出電流の限界は、電力損失を最小限にし、かつ電流比較器機能に十分な大きさを提供するようにセットされる。好ましくは、本発明は、ハイサイド・スイッチ１１およびローサイド・スイッチ１２のための制御回路３０を含み、それについては図４および５に関して記述する。
【００１５】
図４は、本発明に従ったハイサイド・パワーＭＯＳＦＥＴトランジスタ１１のターンオン時間遅延を制御するためのハイサイド・スイッチの制御構造、システム、または回路４０の機能図を示す。制御回路４０は、ローサイド・パワーＭＯＳＦＥＴトランジスタ１２からの電流を検出するセンスＦＥＴ４１を含む。センスＦＥＴ４１のドレインは、スイッチ・ノード１３に結合される。また、センスＦＥＴ４１のソースは、ハイサイド・スイッチの電流検出および比較器回路４３に結合される。電流検出および比較器回路４３は、電流検出デバイス５０（例えば電流ミラーまたは同種のもの）、スイッチング機能モジュール４４、トラック／ホールド・モジュール４６、第１電流比較器５１、および第２電流比較器５２を含む。
【００１６】
電流検出および比較器回路４３からのフィード・バック条件に基づいて、ハイサイド・スイッチ１１のターンオン時間遅延が遅延回路４２によって調整される。遅延回路４２への入力信号は、ＰＷＭ回路４５からのパルス幅変調（ＰＷＭ）入力であり、それが遅延回路４２へのデジタル・パルス幅を制御する。さらに、ＰＷＭ回路４５からの出力はインバータ４９へ入力され、それがＰＷＭ回路４５からの信号を反転し、ローサイド・スイッチ１２の制御電極へ信号を出力する。
【００１７】
ハイサイド・スイッチの制御方法または動作は、ハイサイド・スイッチ１１がオフ、ローサイド・スイッチ１２がオン、およびセンスＦＥＴ４１がオンで開始する。遅延回路４２は、最初に、ハイサイド・スイッチ１１のターンオンまたは立ち上がりエッジ遅延を最大レベルにセットまたはリセットする。これらの初期状態の下で、ローサイド・スイッチ１２から僅かな電流がセンスＦＥＴ４１を経由して導通するが、これはＩＳＥＮＳＥで示される。初期状態ＩＳＥＮＳＥは、電流検出モジュール５０を使用してＩ１およびＩ２で示される２つの電流出力に登録される。電流検出モジュール５０は、スイッチング機能モジュール４４を経由してトラック／ホールド・モジュール４６にＩ１とＩ２を出力する。これらの初期状態の下では、スイッチング機能モジュール４４内のスイッチ（Ｓ１）４７および（Ｓ２）４８が両方とも閉じている。その結果、トラック／ホールド・モジュール４６内の初期電流レベルは、Ｉ１＝Ｉ２＝ＩＳＥＮＳＥとなる。
【００１８】
トラック／ホールド・モジュール４６からの出力は、第１電流比較器５１および第２電流比較器５２に結合されており、Ｉ１は電流比較器５１のＩ＋入力、および反対に電流比較器５２のＩ−入力に結合される。同様に、Ｉ２は、電流比較器５１のＩ−入力、および反対に電流比較器５２のＩ＋入力に結合される。電流比較器５１，５２は、比較器への２つの入力が状態Ｉ＋ ＝ Ｉ−またはＩ＋ ＜ Ｉ−であるとき、比較器出力がロジック低になるように設計される。したがって、前述の初期状態の下では、電流比較器５１，５２はロジック低である。電流比較器５１の出力は第１ＲＳラッチ５３に結合される。電流比較器５２の出力は第２ＲＳラッチ５４に結合される。同様に、ＲＳラッチ５３，５４の初期状態はロジック低である。
【００１９】
ローサイド・スイッチ１２をターンオフするためにＰＷＭモジュール４５がＶｇｓ（ＬＳ）を低にスイッチングする直前に、クロック／ロジック回路３４がスイッチング機能モジュール４４内のスイッチ４８を開にスイッチする。これによって、Ｉ２がＩＳＥＮＳＥの追跡を停止し、トラック／ホールド・モジュール４６内でＩ２の格納レベルがセットされる。Ｖｇｓ（ＬＳ）が低にスイッチされた後であって、かつ、ローサイド・スイッチ１２に結合したボディー・ダイオード１８が電流の導通を開始する前は、回路４３がＩ１＝Ｉ２＝ＩＳＥＮＳＥを少しの間登録し続け、電流比較器５１，５２の出力はロジック低のままである。
【００２０】
ボディー・ダイオード１８が電流の導通を開始した後、電流がインダクタ１４からボディー・ダイオード１８を通って流れるために、スイッチング・ノード１３での電圧Ｖ（ｓｗ）は、より負の電圧に変わる。センスＦＥＴ４１がリニア領域でバイアスされ、また、センスＦＥＴ４１電流はＶＤＳ／ＲＤＳ（ＯＮ）に比例するので、Ｖ（ｓｗ）がより負であるほど、ＩＳＥＮＳＥはより大きくなる。ボディー・ダイオード１８が電流を導通するとき、センスＦＥＴ４１のより大きなＶＤＳにより、ＩＳＥＮＳＥが増大する。電流入力Ｉ１は、まだ閉じているスイッチ４７によってＩＳＥＮＳＥを追跡し続けるので、ＩＳＥＮＳＥの増大が登録される。Ｉ１がＩ２より大きくなると、電流比較器５１の出力がロジック高にスイッチされるが、一方で電流比較器５２の出力はロジック低のままである。
【００２１】
電流比較器５１からのロジック高信号は、ローサイド・スイッチ１２内のボディー・ダイオードの導通を示す。さらに、これは、ハイサイド・スイッチ１１に大きすぎるターンオン遅延があること、および、次の制御ループ・クロック・サイクルのために遅延をより小さく、または減少する必要があることを示す。この信号は、ＲＳラッチ５３を使用して遅延回路４２にラッチされる。制御シーケンスのこの時点では、ハイサイド・スイッチ１１をターンオンする直前は、センスＦＥＴ４１がボディー・ダイオード１８とパラレルに電流をまだ導通しており、Ｉ１はＩ２より大きいままである。
【００２２】
Ｖｇｓ（ＨＳ）を高にスイッチし、それがハイサイド・スイッチ１１をターンオンした後、スイッチング・ノード１３のＶ（ｓｗ）はハイサイド・スイッチ１１を経由して正の電圧へチャージを開始する。この時、ＩＳＥＮＳＥは、Ｖ（ｓｗ）が負の電圧である場合と比べて反対方向に流れる。Ｉ１はスイッチ４７を通ってＩＳＥＮＳＥを追跡し続けるので、その結果ロジック状態はＩ１＜Ｉ２となる。この状態が、電流比較器５２の出力をロジック高にセットする。電流比較器５２からのロジック高信号は、ＲＳラッチ５４、インバータ５５およびロジック・ゲート５６を通ってセンスＦＥＴ４１へラッチされ、その結果Ｖｇｓ（ＳＥＮＳＥ）がロジック低にスイッチされ、センスＦＥＴ４１がターンオフされる。
【００２３】
ハイサイド・スイッチ１１およびセンスＦＥＴ４１の両方が同時に電流を流す非常に短い時間が存在する。しかしながら、この状態中にセンスＦＥＴ４１へ流れる電流の量は、センスＦＥＴ４１の適切なサイズと選択によって数ミリアンペアに制限することができる。例えば、センスＦＥＴ４１は、約３０ボルト以上の定格の高電圧ＮＭＯＳデバイス（Ｗ＝６０ｕｍ／Ｌ＝３ｕｍ）より成る。このようなデバイスは、Ｖｇｓ（ＳＥＮＳＥ）＝５Ｖで約１ｍＡの導通電流を検出する。これは、センスＦＥＴ４１からの約０．６５ｍＷの電力損に対応するが、それは、センスＦＥＴ４１および制御フィード・バック回路４３に関連するいかなる電力損も最小限にする。Ｖｇｓ（ＨＳ）を低にスイッチしてハイサイド・スイッチ１１がターンオフされ、かつ、Ｖｇｓ（ＬＳ）を高にスイッチしてローサイド・スイッチ１２がターンオンされた後、クロック／ロジック回路３４がスイッチ４８を閉じ、さらに、電流比較器５１，５２、同様にＲＳラッチ５３，５４は、制御シーケンスの次のクロック・サイクルでロジック低にリセットされる。
【００２４】
上述の方法で、ハイサイド・スイッチ１１のターンオン遅延は、ローサイド・スイッチ１２に関連するボディー・ダイオードの導通が検出されるたびに、ＰＷＭ回路４５の各スイッチング・サイクルで低減されるであろう。ハイサイド・スイッチ１１のターンオン遅延は、最後には十分に小さくなるまで低減されるので、ボディー・ダイオード１８の著しい導通がなくなり、電流比較器５１は、ローサイド・スイッチ１２がターンオフされる前後におけるＩＳＥＮＳＥの差異を検出することができない。この特別なクロック・サイクルにおいて、遅延回路４２は、制御フィード・バック回路４３からロジック高信号の代わりにロジック低信号を受信する。これは、ハイサイド・スイッチ１１に小さすぎるターンオン遅延が存在し、制御ループの次のクロック・サイクルでは、より長い、または増大された遅延が必要であることを示す。この場合、遅延回路４２がターンオン遅延を増大させる。
【００２５】
ボディー・ダイオード１８の導通の検出に基づいて、遅延回路４２は絶えず適切にハイサイド・スイッチ１１のターンオン遅延を調整する。遅延回路４２が後述のようなＤＣＤ回路を含むとき、ターンオン遅延は、最終的には、理想よりもやや短い遅延と、理想よりもやや長い遅延との間でサイクルする。あるいは、遅延回路４２がＣＣＤ回路を含むとき、回路のリニア特性のために、ターンオン遅延は最終的に狭い領域内で安定するであろう。この方法で、ボディー・ダイオードの導通および逆回復損失は、最適なレベルに最小化され制御される。
【００２６】
図５は、ローサイド・パワーＭＯＳＦＥＴトランジスタ１２のターンオン時間遅延を制御するための、本発明に従ったローサイド制御構造、システム、または回路６０の機能図を示す。ローサイド・スイッチ１２のための制御フィード・バック回路６０の原理は、図４に示されたハイサイド・スイッチ１１の制御原理に類似する。好ましくは、センスＦＥＴ６１が、ローサイド・スイッチ１２のクロス導通電流を検出するために使用される。あるいは、センスＦＥＴ６１は、ローサイド・スイッチ１２のボディー・ダイオードの導通電流を検出するために使用される。
【００２７】
センスＦＥＴ６１のドレインは、スイッチ・ノード１３に結合され、また、センスＦＥＴ６１のソースは、電流検出および比較器回路６３に結合される。ローサイド・スイッチ１２のＶｇｓ（ＬＳ）ノードは、センスＦＥＴ６１のＶｇｓ（sense）ノードに結合され、その結果、センスＦＥＴ６１がローサイド・スイッチ１２によって、オン・オフにスイッチされる。フィード・バック状態に基づいて、ローサイド・スイッチ１２のターンオン遅延は、第２遅延回路６２によって調整される。第２遅延回路６２への入力信号は、ＰＷＭ回路４５およびインバータ４９からの逆転したＰＷＭ出力である。
【００２８】
ローサイド・スイッチ制御操作は、ハイサイド・スイッチ１１がオン、ローサイド・スイッチ１２がオフ、およびセンスＦＥＴ６１がオフである点を除き、上述のハイサイド・スイッチ制御操作と同様の方法で開始される。遅延回路６２は、最初に、ローサイド・スイッチ１２のターンオン立ち上がりエッジ遅延を最大レベルにセットまたはリセットする。さらに、スイッチング機能モジュール６４内のスイッチ（Ｓ３）６７およびスイッチ（Ｓ４）６８は、両方とも閉じている。これらの初期状態の下では、Ｉｘ（sense）で示されるセンスＦＥＴ６１のクロス導通電流はゼロである。従って、電流検出または電流ミラー回路７０は、Ｉ３，Ｉ４で表示される２つの電流出力がゼロに等しい初期状態であると登録する。
【００２９】
電流出力Ｉ３，Ｉ４は、スイッチング機能モジュール６４を経由してトラック・アンド・ホールド・モジュール６６に結合される。Ｉ３，Ｉ４に対応するトラック・アンド・ホールド・モジュール６６の出力は、電流比較器６９のＩ＋入力およびＩ−入力にそれぞれ結合される。上記の比較器でも述べたように、電流比較器６９は、２つの入力が状態Ｉ＋＝Ｉ−またはＩ＋＜Ｉ−であるときに、出力比較器６９がロジック低になるように設計されている。電流比較器６９の出力は、ＲＳラッチ７１に結合される。上述の初期状態（Ｉｘ（sense）＝Ｉ３＝Ｉ４＝０）の下では、電流比較器６９およびＲＳラッチ７１の出力は、ロジック・ステート低である。
【００３０】
Ｖｇｓ（ＨＳ）をスイッチングしてハイサイド・スイッチ１１をターンオフする直前に、クロック／ロジック回路３４がスイッチング機能モジュール６４内のスイッチ６８を開にスイッチする。これによって、Ｉ４がＩｘ（sense）の追跡を止めて、トラック・アンド・ホールド・モジュール６６内のＩ４の格納レベルがゼロにセットされる。Ｉ３はＩｘ（sense）の追跡を続け、電流比較器６９の出力は僅かの間ロジック低のままである。
【００３１】
ハイサイド・スイッチ１１がオフにスイッチされた後、最大遅延時間が経過する前に、ボディー・ダイオード１８が電流を導通する。その結果、Ｉｘ（sense）はゼロのままであるか、または、負になる（すなわち、ソースからドレインへ流れる）。電流比較器６９およびＲＳラッチ７１の出力は、これらの状態下では低のままであり、また、クロス導通電流はセンスＦＥＴ６１によって検出されない。一旦ローサイド・スイッチ１２がオンにスイッチされると、クロス導通電流が検知されない場合には、ローサイド・スイッチ１２がオンになった後もＩｘ（sense）は負のままであるが、それは、ローサイド・スイッチ１２がオンになる前のある期間に、ハイサイド・スイッチ１１がオフになることに対応する。ローサイド・スイッチ１２がオンになり、かつ、クロス導通が検出された後、Ｉｘ（sense）が正になる（すなわちドレインからソースへ流れる）。その結果Ｉ３＞Ｉ４になり、電流比較器６９およびＲＳラッチ７１の出力がロジック高にスイッチされる。
【００３２】
ＲＳラッチ７１の出力はインバータ７２に結合され、さらに遅延回路６２に結合される。クロス導通電流が検出されないとき、電流比較器６９のロジック低信号は、ラッチされ、ロジック高に反転されて遅延回路６２へ入力される。ロジック高信号は、ローサイド・スイッチ１２のターンオン遅延が大きすぎること、および、次のクロック・サイクルにはより短い遅延が必要であることを示す。従って、ローサイド・スイッチ１２のターンオン遅延は、ローサイド・スイッチ１２に関連するクロス電流の導通が検出されないときはいつでも、ＰＷＭ回路４５の各スイッチング・サイクルで低減される。クロス導通電流がセンスＦＥＴ６１によって検出されたとき、遅延回路６２がロジック低信号を受信する。これは、次のクロック・サイクルでターンオン遅延を増大させるという指示である。このように、ローサイド・スイッチ１２のターンオン遅延は、最適レベルに適切に調整される。
【００３３】
図６は、ハイサイド・パワーＭＯＳＦＥＴ１１およびローサイド・パワーＭＯＳＦＥＴ１２の両方のための、本発明に従ったターンオン遅延制御回路７０の機能図を示す。制御回路７０は、図４および図５に関して記述された制御回路４０，６０の重ね合せである。さらに、立ち下がりエッジ遅延回路７４，７６が、ハイサイド・スイッチ１１およびローサイド・スイッチ１２のゲート駆動信号経路にそれぞれ追加される。立ち下がりエッジ遅延回路７４，７６は、各回路に固定遅延を提供して、遅延回路４２，６２が最小の立ち上がりエッジまたはターンオン遅延にセットされる場合に現れる固有遅延を補う。この導入によって、ハイサイド・スイッチ１１およびローサイド・スイッチ１２により大きなレンジのターンオン遅延制御を提供する。立ち下がりエッジ回路７４，７６は、例えば、ＡＮＤゲートをＯＲゲートで置き換えた、図７に示されるＤＣＤ回路に類似するＤＣＤ回路含む。さらに、レベル・シフタ７７が、遅延回路４２とハイサイド・パワーＭＯＳＦＥＴ１１の制御電極との間に含まれ、浮遊ブートストラップ供給を提供する。
【００３４】
遅延回路４２，６２は、好ましくは、デジタル制御遅延（ＤＣＤ）またはチャージ制御遅延（ＣＣＤ）回路を含む。図７は、本発明に従った好適なデジタル制御遅延（ＤＣＤ）回路８１を示す。ＤＣＤ回路８１の入力８２からＤＣＤ回路８１の出力８３までの立ち上がりエッジまたはターンオン伝播遅延の大きさは、遅延線８６に接続された多数の負荷キャパシタ８４の数および容量によって決定される。立ち上がりエッジまたはターンオン遅延のみが変更される。ロジックＡＮＤゲート８８は、入力８２、出力８３、および遅延線８６に結合され、立ち下がりエッジまたはターンオフ遅延を最小にする。
【００３５】
好適な実施例では、ＤＣＤ回路８１は、約２０個の負荷コンデンサ８４を含む。各負荷コンデンサ８４は、伝播遅延中のステップ・インクリメントを構成する。各負荷コンデンサ８４によって寄与された遅延インクリメントは、キャパシタ値を変更することにより調整可能である。各負荷コンデンサ８４に関連するスイッチ８７が閉であるとき、各負荷コンデンサ８４の遅延インクリメントが活性化される。好適な実施例では、各負荷コンデンサ８４の遅延インクリメントは、約２ナノ秒の伝播遅延である。スイッチ８７がすべて閉であるとき、これは４０ナノ秒の最大伝播遅延を表わす。各スイッチ８７の高信号電圧がスイッチを閉じ、一方で各スイッチ８７の低信号電圧がスイッチを開く。
【００３６】
各スイッチ８７の信号電圧は、シフト・レジスタ９０内の関連するＤタイプ・フリップ・フロップ（ＤＦＦ）８９によって制御される。各ＤＦＦ８９は直列に結合され、また、ＤＣＤ回路８１のための制御信号９１は、シフト・レジスタ内の第１ＤＦＦ８９に結合される。制御信号９１は、前述のＲＳラッチ（例えばＲＳラッチ５３，７１）から入力され、高または低のいずれかである。クロック信号９２は、入力制御信号９１を第１ＤＦＦ８９の出力へシフトする役目を果たす。すべてのスイッチ８７は、最大伝播遅延を生成するために最初に閉にリセットされる。
【００３７】
ハイサイド・パワーＭＯＳＦＥＴ１１制御の場合は、ボディー・ダイオード１８導通が検出されたとき、制御信号９１がロジック高にラッチされる。このロジック高ステートは、各クロック・サイクルの後にシフト・レジスタに送られて個々のスイッチ８７を開くが、それがターンオン遅延を低減させる。ボディー・ダイオード１８の導通が検出されないとき、制御信号９１はロジック低にラッチされる。同様の方法で、このステートはシフト・レジスタに送られて個々のスイッチ８７を閉じ、ターンオン遅延を増大する。
【００３８】
図８は、本発明に従った、他のチャージ制御遅延（ＣＣＤ）回路９４の実施例を示す。ＣＣＤ回路９４の入力８２からＣＣＤ回路９４の出力８３までの立ち上がりエッジまたはターンオン伝播遅延の大きさは、電圧制御電流源（ＶＣＣＳ）９６によって決定される。ＶＣＣＳ９６の入力電流は、チャージ・ポンプの出力電圧Ｖ（pump）９７によって制御される。電圧入力（ＶＳ１）１０４，（ＶＳ２）１０５は、スイッチ（Ｓ５）９９，（Ｓ６）１０２をそれぞれ閉／開するために使用される。キャパシタ（Ｃｐｕｍｐ）１１３は出力電圧９７のために電荷を格納し、それによって、スイッチ９９，１０２の両方が開いているとき、出力電圧９７をより一定にすることができる。スイッチ１１４（ＭＰ１），１１６（ＭＮ１）は信号インバータとして機能する。容量（Ｃｌｏａｄ）１１７は、図７の負荷キャパシタに類似する固定容量負荷である。
【００３９】
ＶＣＣＳ９６への入力電流の量が増加すると、入力８２と出力８３との間のターンオン伝播遅延の立ち上がりエッジが低減する。チャージ・ポンプ制御回路９８は、チャージ・ポンプ出力電圧Ｖ（pump）９７を制御する。制御信号９１およびクロック信号９２は、チャージ・ポンプ制御回路９８に入力されてボディー・ダイオードの導通を示し、各特定のクロック・サイクル中にそれぞれターンオン遅延を調整する。ボディー・ダイオード１８の導通が検出されたとき、制御信号９１はロジック高にラッチされ、そしてスイッチ（Ｓ５）９９がある時間閉じられ、Ｖ（pump）９７は電流源１０１によってより高い電圧に充電することが可能になる。これによって、入力８２と出力８３との間のターンオン遅延が低減する。ボディー・ダイオードの導通が検出されないとき、スイッチ（Ｓ６）１０２は短時間閉じ、Ｖ（pump）９７は電流源１０３によってより低い電圧に放電される。これによって、入力８２と出力８３との間のターンオン遅延が増大する。
【００４０】
図９は、本発明以外のＤＣ−ＤＣコンバータ回路の電圧応答をシミュレートするためのタイミング図を示す。ＰＷＭ電圧信号１０６、Ｖ（ｓｗ）電圧１０７、ハイサイド・スイッチ信号電圧Ｖｇｓ（ＨＳ）１０８、およびローサイド・スイッチ信号電圧Ｖｇｓ（ＬＳ）１０９の時間に対する応答変化が、大きいターンオン遅延をシミュレートして示されるが、これは本発明以外の、または、ターンオン時間遅延が最大までセットされるＤＣ−ＤＣコンバータの代表である。
【００４１】
図１０は、本発明に従ったＤＣＤ回路の実施例８１を有するＤＣ−ＤＣコンバータの電圧応答をシミュレートしたタイミング図を示す。ＰＷＭ電圧信号１０６、Ｖ（ｓｗ）電圧１０７、ハイサイド・スイッチ信号電圧Ｖｇｓ（ＨＳ）１０８、およびローサイド・スイッチ信号電圧Ｖｇｓ（ＬＳ）１０９の応答変化が、最適な小さいターンオン遅延をシミュレートして示されるが、これは本発明のＤＣＤ実施例８１を有するＤＣ−ＤＣコンバータの代表である。このシミュレーションは、数回のＰＷＭ信号サイクル（つまりクロック・サイクル）の後、本発明によってターンオン遅延が最適な水準に適切に調整され、かつボディー・ダイオードの導通および逆回復損失が効果的に最小限になることを実証する。
【００４２】
図１１は、本発明に従った他のＣＣＤ回路の実施例９４を有するＤＣ−ＤＣコンバータの電圧応答をシミュレートしたタイミング図を示す。Ｖ（ｓｗ）電圧１０７、ハイサイド・スイッチ信号電圧Ｖｇｓ（ＨＳ）１０８、およびローサイド・スイッチ信号電圧Ｖｇｓ（ＬＳ）１０９、チャージ・ポンプ出力電圧Ｖ（pump）１１０、制御信号電圧１１１の時間に対する応答変化が、最適な小さなターンオン遅延を示しながら図示されるが、これは本発明によるＣＣＤ実施例９４を備えたＤＣ−ＤＣコンバータの代表である。このシミュレーションは、ハイサイドＭＯＳＦＥＴ１２のために、最小限のターンオン遅延を調整し達成するための、Ｖ（pump）１１０および制御１１１信号の使用を実証する。
【００４３】
したがって、同時のクロス導通を最小限にする間に、ハイサイドとローサイド・スイッチとの間のスイッチング遅延時間を適切に最小化することにより、ＤＣ−ＤＣバックまたはブースト・コンバータの出力効率を最大化するための新規な電流モード制御方法が、本発明に従って提供されたことは明白である。
【００４４】
本発明は特定の実施例に関して記述され図示されたが、本発明がこれらの実施例に制限されることを意図するものではない。当業者は、本発明の精神から逸脱することなく、修正および変更を行うことが可能であることを認識するであろう。例えば、他の時間遅延回路を、示されたＤＣＤおよびＣＣＤ実施例の代わりに組込むことも可能である。したがって、本発明は、添付の請求項の範囲に入るような変更および修正をすべて包含することを意図するものである。  
【図面の簡単な説明】
【００４５】
【図１】先行技術のＤＣ−ＤＣバック・コンバータ回路の回路図である。
【図２Ａ】図１のバック・コンバータ回路のためのハイサイドおよびローサイド・スイッチおよび応答する低減された平均電圧のタイミング図である。
【図２Ｂ】図１のバック・コンバータ回路のためのハイサイドおよびローサイド・スイッチおよび応答する低減された平均電圧のタイミング図である。
【図２Ｃ】図１のバック・コンバータ回路のためのハイサイドおよびローサイド・スイッチおよび応答する低減された平均電圧のタイミング図である。
【図３】図１のＤＣ−ＤＣコンバータで実行された本発明に従ったターンオン遅延制御構造の一般化されたブロック図である。
【図４】本発明に従ったハイサイド・パワーＭＯＳＦＥＴを制御するためのターンオン時間遅延制御構造の回路図である。
【図５】本発明に従ったローサイド・パワーＭＯＳＦＥＴを制御するためのターンオン時間遅延制御構造の回路図である。
【図６】本発明に従ったハイサイド・パワーＭＯＳＦＥＴおよびローサイド・パワーＭＯＳＦＥＴの双方のためのターンオン遅延制御回路の機能図インプリメンテーションである。
【図７】本発明従ったデジタル制御遅延（ＤＣＤ）回路の回路図である。
【図８】本発明に従った他のチャージ制御遅延（ＣＣＤ）回路の回路図である。
【図９】図１のＤＣ−ＤＣコンバータの電圧応答を示すタイミング図である。
【図１０】本発明従ったＤＣＤ遅延回路実施例を有するＤＣ−ＤＣコンバータの電圧応答を示すタイミング図である。
【図１１】本発明に従ったＣＣＤ遅延回路実施例を有するＤＣ−ＤＣコンバータの電圧応答を示すタイミング図である。
【符号の説明】
【００４６】
１１    ハイサイド・スイッチ
１２    ローサイド・スイッチ
１３    スイッチ・ノード
１５    Ｖｏｕｔ端子
１６    雑音抑圧キャパシタ
１７    抵抗または負荷
１８    ボディー・ダイオード
１９    接地ノード
３０    制御回路
３１    センスＦＥＴ
３２    電流検出／比較器回路
３３    遅延回路
３４    クロック／ロジック回路
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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