(57)【要約】【課題】精度の高い静電破壊回路の検証を可能にする回路検証方法を提供する。【解決手段】新規回路設計時（Ｓ１０１）、新規回路１０１の回路接続情報１０２を登録し（Ｓ１０２）、この回路接続情報１０２と、既に登録（Ｓ１０３）されている接続推奨パターン１０３の回路パターン情報とを、接続パターン照合工程で比較し（Ｓ１０４）、接続推奨パターン１０３のうち、どの回路接続パターンと一致したか、また一致する回路接続パターンがない場合は、各回路接続パターンと一致していない旨の内容を照合結果ファイルに出力する（Ｓ１０５）。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体集積回路の設計工程において、予め各製造プロセスごとに、静電破壊保護素子から構成される入出力ピン部分の静電破壊保護回路の接続パターンを登録し、前記接続パターンと新規回路の入出力部分の接続パターンとが合致しているか否かを計算機を用いて比較し、該比較結果およびエラー情報を画面表示または印刷出力することを特徴とする回路検証方法。
【請求項２】
登録済の前記各接続パターンに対して、内部回路の初段部またはさらに数段にわたり接続する可能性のある全ての素子種類についてのサイズ情報を登録しておき、新規回路のサイズが小さい場合には、請求項１に記載の比較結果に追加してエラー情報を出力することを特徴とする請求項１記載の回路検証方法。
【請求項３】
静電破壊が生じた回路接続情報を入力として、前記回路の接続パターンと請求項１および請求項２に記載の登録情報とを比較し、破壊が生じた回路の方が素子サイズが大きい場合に、登録情報を該素子サイズを所定の割合で大きくしたものに自動更新することを特徴とする請求項１または２記載の回路検証方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体の回路検証方法に係り、特に回路図の静電破壊検証に有効な検証方法に関する。
【背景技術】
【０００２】
特許文献１には、過去の回路図データに基づいて、新規回路図の静電破壊の検証を行う静電破壊検証ツールが記載されている。
【０００３】
従来、回路図の一般的な静電破壊検証の手法は、例えば図５のフローチャートに示す作業工程によって実施されている。まず、予め各製造プロセスごとに、静電破壊保護素子から構成される入出力ピン部分の静電破壊保護回路の接続パターンで、過去の耐静電破壊実績により静電破壊から十分に内部素子を保護できるものを、推奨パターン２０１としてルール化する（Ｓ２０１）。そして新規回路２０２の設計時（Ｓ２０２）、新規回路２０２がステップＳ２０１で作製した推奨パターン２０１と合致しているか否か設計者が目視で確認し（Ｓ２０３）、照合結果としてまとめる（Ｓ２０４）。また静電破壊事例回路図２０５が追加され（Ｓ２０５）、推奨パターン２０１を更新する必要がある場合、静電破壊事例回路図２０５の情報に基づき、ステップ（Ｓ２０１）において、作製した推奨パターン２０１を人手にて更新する（Ｓ２０６）。
【特許文献１】特開平１０−２８９２６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図５に示すような従来の静電破壊検証の手法では、新規回路設計時に新規回路が静電破壊保護回路の接続推奨パターンと一致しているか否かを設計者が目視で確認するため、検証ミスが生じやすく、また、接続推奨パターンの更新も人手にて実施するため、登録および更新ミスが生じやすい。
【０００５】
本発明の目的は、前記従来の課題を解決し、精度の高い静電破壊回路の検証を可能にする回路検証方法を提供することにある。
【課題を解決するための手段】
【０００６】
前記目的を達成するために、本発明の回路検証方法は、計算機上で静電破壊保護回路の接続推奨パターンを登録した上で、新規回路との比較を行い、差分の情報をファイル出力し、また接続推奨パターンの登録および更新を静電破壊事例の回路図データを入力として計算機上で行うようにしたものである。
【発明の効果】
【０００７】
本発明の回路検証方法によれば、静電破壊対策のため各製造プロセスごとに推奨回路の接続パターンが規定され、その規定に基づき入出力ピンの回路構成を決定し、規定通りに回路設計を行っているか否かが自動検証可能になり、回路設計段階で精度の高い静電破壊回路検証を実現できる。その結果、完成度の高いチップ設計が可能になる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施形態を図面を参照して説明する。
【０００９】
図１は本発明の実施形態である半導体回路検証の処理手順に係るフローチャート、図２（ａ），（ｂ）は静電破壊保護回路接続推奨パターン例の説明図、図３，図４は照合結果ファイルの例を示す説明図である。
【００１０】
図１において、１０１は新規に設計された回路図、１０２は回路図を基にした回路接続情報、１０３は製造プロセスごとに登録した静電破壊保護回路の接続推奨パターンを示している。
【００１１】
図２（ａ），（ｂ）は２例の静電破壊保護回路接続推奨パターンを示しており、図２（ａ）に示すパターン１である接続推奨パターン３０１は、電源ピン３０３，入出力ピン３０４，ＧＮＤピン３０５，保護ダイオード３０６と３０７，保護抵抗３０８，内部回路３０９から構成され、また、図２（ｂ）に示すパターン２である接続推奨パターン３０２は、電源ピン３１０、保護ＭＯＳトランジスタ３１１と３１３，入出力ピン３１２，ＧＮＤピン３１４，内部回路３１５から構成されている。
【００１２】
本実施形態では、新規回路１０１の設計時（Ｓ１０１）、新規回路１０１の回路接続情報１０２を登録し（Ｓ１０２）、この回路接続情報１０２と、既に登録（Ｓ１０３）されている接続推奨パターン１０３の回路パターン情報とを、接続パターン照合工程で比較し（Ｓ１０４）、接続推奨パターン１０３のうち、どの回路接続パターン（本例ではパターン１，２）と一致したか、また一致する回路接続パターンがない場合は、各回路接続パターンと一致していない旨の内容を照合結果ファイルに出力する（Ｓ１０５）。
【００１３】
図３は画面表示または印刷出力される照合結果ファイルの一例を示し、１番ピンはパターン１と、３番ピンはパターン２と一致するため、パターン名と「○」印を出力する。２番ピンはパターン１，２のいずれにも一致しないため、パターン１，２と一致しない旨の内容を出力する。
【００１４】
また、各静電破壊保護回路の接続推奨パターンから内部回路へ接続する経路に接続する素子に、最小サイズあるいは最小値の制約が存在する場合は、図２（ａ），（ｂ）に示す接続推奨パターン３０１，３０２に対して、サイズ情報を追加することもできる。この場合、図１のステップ（Ｓ１０４）の接続パターン照合工程において、回路接続情報１０２と接続推奨パターン１０３の情報が一致した場合に、次段の内部回路のサイズ情報も検証し、ステップ（Ｓ１０５）において、照合結果ファイルにサイズのエラー内容を追加し、図４に示すように照合結果ファイルを出力する。ここで接続推奨パターン１０３は、過去の耐静電破壊実績により登録するが、新しい製造プロセスにおいては実績となるデータが少ないため、データを蓄積していく必要がある。
【００１５】
なお、本実施形態では図１に示す処理手順において、静電破壊事例回路図１０６を登録しておき（Ｓ１０６）、この回路接続情報に基づいて（Ｓ１０７）、回路接続パターンおよび次段サイズ情報を、接続パターンの更新・登録、あるいは次段のサイズ情報（トランジスタサイズ，抵抗値など）の登録・更新処理で登録・更新することができる（Ｓ１０８）。登録済み次段サイズ情報が破壊事例よりも小さい場合は、破壊事例のサイズ情報にある割合を乗じた、または加えたサイズ情報に自動更新できる。
【００１６】
以上のように、本実施形態では、回路接続パターンの比較のみで容易かつ高速に静電破壊の回路検証が可能である。
【００１７】
また、本実施形態では、静電破壊保護回路の接続推奨パターンおよび次段サイズ情報を検証しているが、次段以降、複数段にわたってサイズ情報を登録し、検証することも可能である。
【産業上の利用可能性】
【００１８】
本発明は、半導体回路図の静電破壊検証に適用され、規定通りに回路設計を行われているか否かを自動検証し、回路設計段階で精度の高い静電破壊回路検証を行う際に有効である。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施形態における半導体回路検証装置の処理手順を示すフローチャート
【図２】本発明の実施形態において登録した静電破壊保護回路接続推奨パターンの説明図
【図３】本発明の実施形態において出力した新規回路のパターンのみの検証結果の説明図
【図４】本発明の一実施形態において出力した新規回路のパターンと次段素子サイズの検証結果の説明図
【図５】従来の半導体回路検証手法の処理手順を示すフローチャート
【符号の説明】
【００２０】
１０１  新規回路図
１０２  回路接続情報
１０３  接続推奨パターン
１０６  静電破壊事例回路図
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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