(57)【要約】【課題】  耐圧が得られるとともに、薄型化が可能な半導体装置を提供する。【解決手段】  第１導電型の高濃度の第１半導体層１と、第１の半導体層１表面上に形成され、第１半導体層より低濃度の第１導電型の第２半導体層２と、第２半導体層２表面に、離間して形成される第２導電型の第１及び第２半導体領域３ａ、３ｂと、第１半導体領域の表面の一部に形成される第１導電型の第３半導体領域４と、第３半導体領域と接続される第１の電極５と、第２半導体領域と接続される第２の電極６を備え、動作時に第１の半導体層１を厚さ方向に縦断する主電流が流れないことを特徴とする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１導電型の高濃度の第１半導体層と、
前記第１の半導体層表面上に形成され、前記第１半導体層より低濃度の第１導電型の第２半導体層と、
前記第２半導体層表面に、離間して形成される第２導電型の第１、第２半導体領域と、
前記第１半導体領域の表面の一部に形成される第１導電型の第３半導体領域と、
前記第３半導体領域と接続される第１の電極と、
前記第２半導体領域と接続される第２の電極を備え、
動作時に第１の半導体層を厚さ方向に縦断する主電流が流れないことを特徴とする半導体装置。
【請求項２】
前記第１半導体層裏面又は前記第１半導体領域と接続されるゲート電極を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１導電型の高濃度の第１半導体層と、
前記第１半導体層表面上に形成され、前記第１の半導体層より低濃度の第１導電型の第２半導体層と、
前記第２半導体層表面に離間して形成される第２導電型の第１、第２半導体領域と、
前記第１半導体領域の表面の一部に形成される第１導電型の第３半導体領域と、
前記第２半導体領域の表面の一部に形成される第１導電型の第４半導体領域と、
前記第２半導体層表面に前記第１半導体領域と離間して形成される第５半導体領域と、
前記第２半導体層表面に前記第２半導体領域と離間して形成される第６半導体領域と、
前記第３及び第５半導体領域と接続される第１の電極と、
前記第４及び第６半導体領域と接続される第２の電極を備え、
動作時に第１の半導体層を厚さ方向に縦断する主電流が流れないことを特徴とする半導体装置。
【請求項４】
前記第１半導体層裏面と接続されるゲート電極を備えることを特徴とする請求項３に記載の半導体装置。
【請求項５】
Ａｕ共晶マウントによりフレームと固着されていることを特徴とする請求項１乃至４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばスイッチング等に用いられるＳＣＲ（Ｓｉｌｉｃｏｎ  Ｃｏｎｔｒｏｌｌｅｄ  Ｒｅｃｔｉｆｉｅｒ）等の半導体装置に係り、特に薄型化を図った半導体素子に関する。
【背景技術】
【０００２】
回路切替、制御等に広く用いられている半導体素子であるＳＣＲ素子は、一般に図１４に示すような構造となっており、表面より深さ方向にｎ型半導体領域１０１／ｐ型半導体領域１０２／ｎ−半導体領域１０３／ｐ型半導体領域１０４が順次形成されている。そして、表面側のｐ領域１０２と接続するゲート１０５からのトリガ電流を制御することにより、表面に形成されるカソード電極１０６と、裏面に形成されるアノード電極１０７間の電流を制御することができる（例えば特許文献１参照）。
【特許文献１】特開平３−９９４７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
近年、携帯機器等への搭載や、さらにその小型化に伴い、ＳＣＲ（双方向ＳＣＲ：ＴＲＩＡＣを含む）素子の小型化、薄型化が要求されている。しかしながら、従来の構造においては、耐圧を確保するために薄型化が困難であるという問題があった。
【０００４】
すなわち、ＳＣＲ素子における２つのｐｎジャンクションの耐圧は、表面付近でのｐｎジャンクションのカーバチャにより決まるが、ｎ−層が狭くなると、逆バイアス印加時に、ｐｎジャンクションにより広がる空乏層が裏面側のｐ層に到達するパンチスルーを起こし、耐圧が決まってしまうため、要求される耐圧に応じたｎ−層厚が必要となる。
【０００５】
例えば、一般にｓｔｅｐジャンクションの場合、７００Ｖの耐圧を得るためには、比抵抗３５〜４５Ωｃｍのｎ−層厚は、１００μｍ程度必要で、安全係数を加味すると、１２０μｍ以上が必要となる。さらに、ｐ層も夫々４０μｍ程度必要となるため、ペレット厚として２００μｍが必要となる。しかしチッププロセス上２００μｍでの流品は難易度が高いため、通常２５０μｍ程度となっている。そして、これを２００μｍ厚のフレーム上に５０μｍ厚のＰｂ系ハンダを介してマウントし、ループ高さ３００μｍでボンディングし、これを５０μｍ厚の表面保護樹脂により封止して製品とした場合、８００μｍ厚が必要となる。
【０００６】
これを図１５に示すような横型素子とすることにより、裏面のｐ層分薄くすることができるが、十分とは言えない。さらに、通常用いられているＰｂ系ハンダは、信頼性を確保するためにこれ以上薄化することが困難であるため、薄化可能なＡｕ共晶を用いてフレームにマウントすることを検討したが、ペレット自体が厚いため、保証するべき温度サイクル評価においてクラックが発生する等、十分な信頼性が得られないという問題があった。
【０００７】
また、通常高耐圧デバイスに用いられるｄｏｐｅｄ−ＦＺ（Ｆｌｏａｔｉｎｇ  Ｚｏｎｅ）ウエハを用いると、ρの面内分布により局所的に空乏層の広がりが大きくなり、耐圧分布がばらつくことから、ばらつきを考慮した設計を行う必要があり、薄化を図るには、ρの面内ばらつきの小さい高価なＦＺ−ＮＴＤ（Ｎｅｕｔｒｏｎ  Ｔｒａｎｓｍｕｔａｔｉｏｎ  Ｄｏｐｉｎｇ）ウエハを用いる必要があった。
【０００８】
そこで、本発明は、従来の問題を取り除き、耐圧が得られるとともに、薄型化が可能な半導体装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、第１導電型の高濃度の第１半導体層と、前記第１の半導体層表面上に形成され、前記第１半導体層より低濃度の第１導電型の第２半導体層と、前記第２半導体層表面に、離間して形成される第２導電型の第１、第２半導体領域と、前記第１半導体領域の表面の一部に形成される第１導電型の第３半導体領域と、前記第３半導体領域と接続される第１の電極と、前記第２半導体領域と接続される第２の電極を備え、動作時に第１の半導体層を厚さ方向に縦断する主電流が流れないことを特徴とする半導体装置が提供される。
【００１０】
そして、本発明の一実施態様においては、さらに前記第２半導体層表面に、前記第１、第２半導体領域と離間して形成される第１導電型の第４半導体領域と、前記第４半導体領域と接続されるゲート電極を備えることを特徴とする半導体装置が提供される。
【００１１】
また、本発明の一態様によれば、第１導電型の高濃度の第１半導体層と、前記第１半導体層表面上に形成され、前記第１の半導体層より低濃度の第１導電型の第２半導体層と、記第２半導体層表面に離間して形成される第２導電型の第１、第２半導体領域と、前記第１半導体領域の表面の一部に形成される第１導電型の第３半導体領域と、前記第２半導体領域の表面の一部に形成される第１導電型の第４半導体領域と、前記第２半導体層表面に前記第１半導体領域と離間して形成される第５半導体領域と、前記第２半導体層表面に前記第２半導体領域と離間して形成される第６半導体領域と、前記第３及び第５半導体領域と接続される第１の電極と、前記第４及び第６半導体領域と接続される第２の電極を備え、動作時に第１の半導体層を厚さ方向に縦断する主電流が流れないことを特徴とする半導体装置が提供される。
【００１２】
そして、本発明の一実施態様においては、さらに前記第２の半導体層表面に第１乃至第４半導体層と離間して形成される第１導電型の第７、第８半導体領域と、前記第７、第８半導体領域と接続されるゲート電極を備えることを特徴とする半導体装置が提供される。
【００１３】
また、本発明の一実施態様においては、前記第１及び／又は第２の半導体層に、フローティングゾーン法により形成されたウエハを用いることを特徴とする半導体装置が提供される。
【００１４】
さらに、本発明の一実施態様においては、実効Ｉ層厚が８０μｍ以下であることを特徴とする半導体装置が提供される。
【発明の効果】
【００１５】
本発明の一実施態様によれば、耐圧が得られるとともに、薄型化が可能となる。
【発明を実施するための最良の形態】
【００１６】
以下本発明の実施形態について、図を参照して説明する。
【００１７】
（実施形態１）
図１に本実施形態の耐圧７００ＶのＳＣＲを示す。図に示すように、ｎ＋＋層１上にｎ−層２が形成されたＳｉウエハにおいて、ｎ−層２表面にｐ領域３ａ、３ｂが離間して形成され、ｐ領域３ａの表面の一部にｎ＋領域４が形成されている。そして、ｎ＋領域４と接続するカソード電極５、ｐ領域３ａと接続するアノード電極６と、ｐ領域３ｂと接続するゲート電極７が形成されている。電極との接続部を除くウエハ表面には酸化膜８が形成されている。さらに、ウエハ裏面側にはフレームに固定するための裏面電極９が形成されている。尚、ｎ領域１０ａは、チャンネルストッパである。
【００１８】
このような半導体装置は、以下のように形成される。先ず、図２に示すように、Ｓｉウエハ（ＲａｗＷａｆｅｒ）の片面からの拡散によりｎ＋＋層１／ｎ−層２を形成する。このとき、エピタキシャルウエハ又は拡散ウエハ（ＯＳＬウエハ）を用いることができる。そして、ｎ−層２表面を酸化し、１μｍ程度の酸化膜８を形成する。次いで、ｎ−層２表面の所定位置に、ＰＥＰ（Ｐｈｏｔｏ  Ｅｔｃｈｉｎｇ  Ｐｒｏｃｅｓｓ）法を用いて開口部を形成する。レジストを除去した後、０．１μｍ程度の酸化膜を形成し、イオン注入法によりｐ型不純物としてボロンを注入する。さらに酸化、拡散を行い、ｐ領域３ａ、３ｂを形成する。そして、ｐ領域３ａ、３ｂ表面の所定位置に、ＰＥＰ法を用いて開口部を形成する。レジストを除去した後、イオン注入法により、ｎ型不純物としてリン、ヒ素、アンチモン等を注入する。さらに酸化、拡散を行い、ｎ＋領域４を形成する。
【００１９】
次いで、図３に示すように、ｐ領域３ａ、３ｂ、ｎ＋領域４表面の所定位置に、ＰＥＰ法を用いて開口部を形成する。レジストを除去し、Ａｌ等の電極材料をスパッタ法等により形成した後、パターニングすることにより、カソード電極５、アノード電極６、ゲート電極７を夫々形成する。
【００２０】
そして、Ｓｉウエハの裏面側（ｎ＋＋層１側）を、グラインダ等によりＬａｐし、所定の厚さ（例えば１３５μｍ）とする。そして、スパッタ法等により例えばウエハ側よりＶ膜（５０ｎｍ）／Ｎｉ膜（０．８μｍ）／Ａｕ膜（５０ｎｍ）からなる裏面電極９を形成して、図１に示すようなＳＣＲが形成される。
【００２１】
このようにして形成されたＳＣＲは、ゲート電極７より電流を流すとＯＮし、電流は、アノード電極６→ｐ領域３ａ→ｎ−層２とｎ＋＋層１→ｐ領域３ｂ→ｎ＋領域４→カソード電極５と流れる。このように横方向に電流が流れ、ｎ＋＋層による電流の広がりにより、動作時の効率が改善される。そして、実効Ｉ層となるｎ−層の厚さ（ｎ＋＋層１と、ｐ領域４ａ、ｎ＋領域４間の距離：実効Ｉ層厚）を、５０μｍ以下まで薄化することができるため、スイッチング時のオンロス、オフロス（リカバリーロス）を低減することができる。尚、実効Ｉ層厚は、耐圧により最小値が表１に示すような値となる。
【表１】
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【００２２】
このように、耐圧が１０００Ｖのときで最小値が６０μｍと、安全係数を加味しても実効Ｉ層厚を８０μｍ以下とすることができる。尚、最大値は構造に応じて適宜設定することが可能である。
【００２３】
また、逆バイアス印加時にｐｎジャンクションにより広がる空乏層がｎ＋＋層に到達するリーチスルー設計であるため、空乏層がｎ＋＋層に到達した後、電界が一定値を越えたところで耐圧が決まるため、薄化しても耐圧を得ることが可能となるとともに、ウエハにおけるρの面内ばらつきを無視できるため、安価なＦＺウエハを用いることができる。
【００２４】
また、ペレット厚の薄化が図れるため、Ａｕ共晶マウントでも製品信頼性を得ることが可能となる。例えば、ｎ−層の比抵抗が３５〜４５Ω・ｃｍのとき、ｎ−層厚を５０μｍ以下まで薄化することが可能となるが、ｎ＋＋層に伸びる空乏層厚と裏面加工時のダメージ厚（夫々数μｍ程度）を考慮すると、ペレット厚として１３５μｍ程度以下とすることが可能となる。これを２００μｍ厚のフレーム上にＡｕ共晶（１μｍ程度）によりマウントし、ループ高さ３００μｍでボンディングし、これを５０μｍ厚の表面保護樹脂により封止して製品とした場合、６８５μｍ厚程度に抑えることが可能となる。
【００２５】
ペレット厚は、生産性等を考慮する必要があるが、例えば耐圧５００Ｖのとき、７０μｍ程度以上、耐圧７００Ｖのとき、８５μｍ程度以上であることが必要である。一方、薄化を図る上でＡｕ共晶マウントを適用するためには、２００μｍ未満であることが必要である。より好ましくは１５０μｍ以下である。
【００２６】
また、要求されるゲート感度や、耐圧により、図４に示すように、ｐ領域３ａ、３ｂ間に、チャンネルストッパｎ＋領域１０ｂを適宜設けることも可能である。
【００２７】
（実施形態２）
図５に本実施形態のｎゲートＳＣＲを示す。本実施形態のＳＣＲは、実施形態１と同様な層構成を採るが、ゲート電極がｐ領域ではなく、ｎ層に接続されている点で異なっている。
【００２８】
図に示すように、ｎ＋＋層１１上にｎ−層１２が形成されたＳｉウエハにおいて、ｎ−層１２表面にｐ領域１３ａ、１３ｂが離間して形成され、ｐ領域１３ａの表面の一部にｎ＋領域１４が形成されている。そして、ｎ＋領域１４と接続するカソード電極１５、ｐ領域１３ａと接続するアノード電極１６が形成され、電極との接続部を除くウエハ表面には酸化膜１８が形成されている。さらに、ウエハ裏面側にはゲート電極１７が形成されている。尚、ｎ領域２０ａは、チャンネルストッパである。
【００２９】
本実施形態のＳＣＲは、実施形態１と同様に形成され、裏面のゲート電極１７より電流を流すことによりＯＮさせることができる。そして、実施形態１と同様の効果を得ることができる。
【００３０】
また、図６に示すように、ｎ−層２表面にｎ＋＋領域１１’を設け、表面側からゲート電極１７’を接続しても良い。このとき、裏面電極１９は、実施形態１と同様にフレームに保持するために用いられる。さらに、図７に示すように、アノードとカソードを逆に配置しても良く、これによりＰＮＰをＯＮしやすくすることができる。また、図８、９、１０に示すように、実施形態１と同様に、チャンネルストッパ２０ｂを設けても良い。
【００３１】
（実施形態３）
図１１に本実施形態のＴＲＩＡＣを示す。図に示すように、ｎ＋＋層２１上にｎ−層２２が形成されたＳｉウエハにおいて、ｎ−層２２表面にｐ領域２３ａ、２３ｂ、２３ｃ、２３ｄが離間して形成され、ｐ領域２３ａ、２３ｃ間及び２３ｂ、２３ｄ間にはｐ−領域によるゲート電極間抵抗２３ｅ、２３ｆが形成されている。そして、ｐ領域２３ａの表面の一部にｎ＋領域２４ａが、ｐ領域２３ｂの表面の一部にｎ＋領域２４ｂが形成されている。さらに、ｎ＋領域２４ｂ、ｐ領域２３ｄと接続する電極（Ｔ１）２５、ｎ＋領域２４ａ、ｐ領域２３ｃと接続する電極（Ｔ２）２６が形成され、電極との接続部を除くウエハ表面には酸化膜２８が形成されている。ウエハ裏面側には共通ゲート電極２７が形成されている。
【００３２】
本実施形態のＴＲＩＡＣは、実施形態１と同様に形成され、裏面のゲート電極２７より電流を流すことによりＯＮさせることができる。そして、実施形態１と同様の効果を得ることができる。このとき、ｐ領域２３ａ、２３ｃにゲート電極を接続し、夫々ＭＯＳ−ＦＥＴ等を接続して電流制御を行っても良い。
【００３３】
また、図１２に示すように、実施形態２と同様に、ｎ−層２２表面にｎ＋＋領域２１’を設け、表面側からゲート電極２７’を接続しても良い。このとき、図１３に示すように、さらに実施形態１と同様に、チャンネルストッパ３０を設けても良い。
【００３４】
尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。    
【図面の簡単な説明】
【００３５】
【図１】本発明の一実施態様の半導体装置を示す図。
【図２】本発明の一実施態様の半導体装置の製造工程を示す図。
【図３】本発明の一実施態様の半導体装置の製造工程を示す図。
【図４】本発明の一実施態様の半導体装置を示す図。
【図５】本発明の一実施態様の半導体装置を示す図。
【図６】本発明の一実施態様の半導体装置を示す図。
【図７】本発明の一実施態様の半導体装置を示す図。
【図８】本発明の一実施態様の半導体装置を示す図。
【図９】本発明の一実施態様の半導体装置を示す図。
【図１０】本発明の一実施態様の半導体装置を示す図。
【図１１】本発明の一実施態様の半導体装置を示す図。
【図１２】本発明の一実施態様の半導体装置を示す図。
【図１３】本発明の一実施態様の半導体装置を示す図。
【図１４】従来のＳＣＲを示す図。
【図１５】従来のＳＣＲを示す図。
【符号の説明】
【００３６】
１、１１、２１  ｎ＋＋層
１１’、２１’  ｎ＋＋領域
２、１２、２２  ｎ−層
３、１３、２３、１０２、１０２’、１０４、１０４’  ｐ領域
４、１４、２４、１０１、１０１’、１０３、１０３’  ｎ＋領域
５、１５、１０６、１０６’  カソード電極
６、１６、１０７、１０７’  アノード電極
７、１７、１７’、２７、２７’、１０５  ゲート電極
８、１８、２８  酸化膜
９、１９、２９  裏面電極
１０、２０、３０  チャンネルストッパ
２５、２６  電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2005252077.tif 000012
【図１０】
2005252077.tif 000013
【図１１】
2005252077.tif 000014
【図１２】
2005252077.tif 000015
【図１３】
2005252077.tif 000016
【図１４】
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【図１５】
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