(57)【要約】【課題】  サージ耐圧を飛躍的に向上可能な保護回路及び半導体集積回路を提供を提供する。【解決手段】  入力端子１からの過電圧を第１高位電源ＶＣＣに伝達する第１の吸収回路、過電圧を第１低位電源ＧＮＤに伝達する第２の吸収回路、過電圧を第１高位電源ＶＣＣと電源系統が異なる第２高位電源ＶＤＤに伝達する第３の吸収回路３３ａを備える。【選択図】  図１  
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【特許請求の範囲】
【請求項１】
内部回路に信号を入力する入力端子に接続され、該入力端子に印加された過電圧を第１高位電源に伝達する第１の吸収回路と、
前記過電圧を第１低位電源に伝達する第２の吸収回路と、
前記第１高位電源と電源系統が異なる第２高位電源に前記過電圧を伝達する第３の吸収回路
とを備えることを特徴とする保護回路。
【請求項２】
前記過電圧を前記第１低位電源と電源系統が異なる第２低位電源に伝達する第４の吸収回路を更に備えることを特徴とする請求項１に記載の保護回路。
【請求項３】
前記第１の吸収回路は、前記入力端子と前記第１高位電源との間に接続された第１高位電源用双方向ダイオードを備えることを特徴とする請求項１に記載の保護回路。
【請求項４】
前記第３の吸収回路は、前記入力端子と前記第２高位電源との間に接続された第２高位電源用双方向ダイオードを備えることを特徴とする請求項３に記載の保護回路。
【請求項５】
前記第１高位電源用双方向ダイオードは、互いに逆方向に直列接続された第１及び第２高位電源用ダイオードを備えることを特徴とする請求項３に記載の保護回路。
【請求項６】
前記第３の吸収回路は、前記第２高位電源と前記第１及び第２高位電源用ダイオードの接続点との間に接続された第３高位電源用ダイオードを備えることを特徴とする請求項５に記載の保護回路。
【請求項７】
前記第３高位電源用ダイオードは、前記第２高位電源と前記第１及び第２高位電源用ダイオードの接続点との間に複数個接続されることを特徴とする請求項６に記載の保護回路。
【請求項８】
前記第２の吸収回路は、前記入力端子と前記第１低位電源との間に接続された第１低位電源用双方向ダイオードを備えることを特徴とする請求項２に記載の保護回路。
【請求項９】
前記第４の吸収回路は、前記入力端子と前記第２低位電源との間に接続された第２低位電源用双方向ダイオードを備えることを特徴とする請求項８に記載の保護回路。
【請求項１０】
前記第１低位電源用双方向ダイオードは、互いに逆方向に直列接続された第１及び第２低位電源用ダイオードを備えることを特徴とする請求項８に記載の保護回路。
【請求項１１】
前記第４の吸収回路は、前記第２低位電源と前記第１及び第２低位電源用ダイオードの接続点との間に接続された第３低位電源用ダイオードを備えることを特徴とする請求項１０に記載の保護回路。
【請求項１２】
前記第３低位電源用ダイオードは、前記第２低位電源と前記第１及び第２低位電源用ダイオードの接続点との間に複数個接続されることを特徴とする請求項１１に記載の保護回路。
【請求項１３】
入力端子からの過電圧を第１高位電源、第１低位電源、及び前記第１高位電源と電源系統が異なる第２高位電源にそれぞれ伝達する保護回路と、
該保護回路を介して外部と信号を送受信する内部回路
とを備えることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の静電破壊を防止する保護回路及びこの保護回路を搭載した半導体集積回路に関する。
【背景技術】
【０００２】
電子機器内部の半導体集積回路は、通信線や配電線等から入力端子を介して侵入するサ一ジ電圧及び静電気に起因して発生する静電サージ等により破壊される場合がある。このため、半導体集積回路の内部にサージ電圧及び静電サージ等の過電圧から内部回路を保護する保護回路が備えられる。高位電源にカソードが接続され、入力端子にアノードが接続された高位電源用ダイオードと、低位電源にアノードが接続され、入力端子にカソードが接続された低位電源用ダイオードとからなる「ダイオード型保護回路」が知られている（例えば、特許文献１参照。）。サージ電圧は、高位電源用ダイオード及び低位電源用ダイオードを介して高位電源及び低位電源にそれぞれ吸収される。
【特許文献１】特開平５−１０２４１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述したダイオード型保護回路は高位電源用及び低位電源用ダイオードによりそれぞれ構成される２つの電流経路を構成する。複数系統の高位電源及び低位電源を備える半導体集積回路においても電流経路は２つに限定される。電流経路が２つに限定されるため、ダイオード型保護回路のサージ耐圧を向上させることは困難である。
【０００４】
上記問題点を鑑み、本発明は、サージ耐圧を飛躍的に向上可能な保護回路及び半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成する為に、本発明の第１の特徴は、（イ）内部回路に信号を入力する入力端子に接続され、この入力端子に印加された過電圧を第１高位電源に伝達する第１の吸収回路；（ロ）過電圧を第１低位電源に伝達する第２の吸収回路；（ハ）第１高位電源と電源系統が異なる第２高位電源に過電圧を伝達する第３の吸収回路を備える保護回路であることを要旨とする。
【０００６】
本発明の第２の特徴は、（イ）入力端子からの過電圧を第１高位電源、第１低位電源、及び第１高位電源と電源系統が異なる第２高位電源にそれぞれ伝達する保護回路；（ロ）この保護回路を介して外部と信号を送受信する内部回路を備える半導体集積回路であることを要旨とする。  
【発明の効果】
【０００７】
本発明によれば、サージ耐圧を飛躍的に向上可能な保護回路及び半導体集積回路を提供できる。
【発明を実施するための最良の形態】
【０００８】
次に、図面を参照して、本発明の第１及び第２の実施の形態を説明する。この第１及び第２の実施の形態における図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
【０００９】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体集積回路４ａは、図１に示すように、入力端子１、入力端子１に接続された保護回路３ａ、保護回路３ａに接続された内部回路２を備える。保護回路３ａは、入力端子１からの過電圧を第１高位電源ＶＣＣ、第１低位電源ＧＮＤ、及び第１高位電源ＶＣＣと電源系統が異なる第２高位電源ＶＤＤにそれぞれ伝達する。内部回路２は、保護回路３ａを介して半導体集積回路４ａの外部と信号を送受信する。保護回路３ａは、入力端子１に接続された第１の吸収回路３１及び第２の吸収回路３２、第１の吸収回路３１に接続された第３の吸収回路３３ａを備える。第１の吸収回路３１は過電圧を第１高位電源ＶＣＣに伝達する。第２の吸収回路３２は過電圧を第１低位電源ＧＮＤに伝達する。第３の吸収回路３３ａは過電圧を第２高位電源ＶＤＤに伝達する。
【００１０】
更に、第１の吸収回路３１は、入力端子１と第１高位電源ＶＣＣとの間に接続された第１高位電源用双方向ダイオード３１ａを備える。第１高位電源用双方向ダイオード３１ａは、互いに逆方向に直列接続された第１高位電源用ダイオードｐＤ１及び第２高位電源用ダイオードｐＤ２を備える。第１高位電源用ダイオードｐＤ１は、第１高位電源ＶＣＣにアノードが接続される。第２高位電源用ダイオードｐＤ２は、入力端子１にアノードが接続され、第１高位電源用ダイオードｐＤ１のカソードにカソードが接続される。第２高位電源用ダイオードｐＤ２は、過電圧を第１高位電源用ダイオードｐＤ１に伝達する。第１高位電源用ダイオードｐＤ１は、第２高位電源用ダイオードｐＤ２のカソードからの過電圧を第１高位電源ＶＣＣに伝達する。この結果、第１高位電源用ダイオードｐＤ１及び第２高位電源用ダイオードｐＤ２により第１の電流経路が構成される。
【００１１】
また、第２の吸収回路３２は、入力端子１にカソードが接続され、第１低位電源ＧＮＤにアノードが接続された第１低位電源用ダイオードｎＤ１を備える。第１低位電源用ダイオードｎＤ１は、入力端子１からの過電圧を第１低位電源ＧＮＤに伝達する。第１低位電源用ダイオードｎＤ１により第２の電流経路が構成される。
【００１２】
第３の吸収回路３３ａは、第１及び第２高位電源用ダイオードｐＤ１、ｐＤ２と第２高位電源ＶＤＤとの間に接続された第３高位電源用ダイオードｐＤ３を備える。第３高位電源用ダイオードｐＤ３は、第１高位電源用ダイオードｐＤ１及び第２高位電源用ダイオードｐＤ２の接続点Ｐ１にカソードが接続され、第２高位電源ＶＤＤにアノードが接続される。第３高位電源用ダイオードｐＤ３は、第２高位電源用ダイオードｐＤ２のカソードからの過電圧を第２高位電源ＶＤＤに伝達する。よって、第２高位電源用ダイオードｐＤ２及び第３高位電源用ダイオードｐＤ３により第３の電流経路が構成される。
【００１３】
第１高位電源ＶＣＣの電源電圧値は、例えば＋５［Ｖ］程度に設定される。第２高位電源ＶＤＤの電源電圧値は、例えば＋１２〜＋１３［Ｖ］程度に設定される。或いは、第１高位電源ＶＣＣ及び第２高位電源ＶＤＤのそれぞれの電源電圧値は等しく設定されていてもよい。これに対して第１低位電源ＧＮＤの電源電圧値は、例えば０［Ｖ］程度に設定される。第１高位電源用ダイオードｐＤ１、第２高位電源用ダイオードｐＤ２、第３高位電源用ダイオードｐＤ３、及び第１低位電源用ダイオードｎＤ１は、それぞれ順バイアス時に１０［ｍＡ］以上の電流容量を有することが好ましい。
【００１４】
第１高位電源ＶＣＣ及び第２高位電源ＶＤＤの電源電圧値よりも電圧値が高い過電圧、即ち正の過電圧が入力端子１に印加される場合について図１を用いて説明する。但し、過電圧の非侵入時においては、外部から入力端子１に電流が供給されないとして説明する。
【００１５】
（イ）先ず、入力端子１に正の過電圧が印加されると、正の過電圧に起因する電流が、入力端子１を介して保護回路３ａに伝達される。また、第２高位電源用ダイオードｐＤ２は順バイアス状態となる。一方、第１低位電源用ダイオードｎＤ１は逆バイアス状態となる。第２高位電源用ダイオードｐＤ２が順バイアス状態となると、第２高位電源用ダイオードｐＤ２のアノードからカソードへ向けて順電流が流れる。
【００１６】
（ロ）第２高位電源用ダイオードｐＤ２のアノードからカソードへ向けて順電流が流れると、正の過電圧に起因する電流が、第２高位電源用ダイオードｐＤ２を介して第１高位電源用ダイオードｐＤ２及び第３高位電源用ダイオードｐＤ３のそれぞれのカソードに供給される。したがって、第１高位電源用ダイオードｐＤ１及び第３高位電源用ダイオードｐＤ３はそれぞれ逆バイアス状態となる。
【００１７】
（ハ）第１高位電源用ダイオードｐＤ１及び第３高位電源用ダイオードｐＤ３のカソードに一定値以上の過電圧が印加されると、第１高位電源用ダイオードｐＤ１及び第３高位電源用ダイオードｐＤ３が逆電圧降伏する。第１高位電源用ダイオードｐＤ１が逆電圧降伏すると、第１高位電源用ダイオードｐＤ１のカソードからアノードへ降伏電流が流れる。同様に、第３高位電源用ダイオードｐＤ３のカソードからアノードへ降伏電流が流れる。第１低位電源用ダイオードｎＤ１のカソードからアノードへ降伏電流が流れる。
【００１８】
（ニ）第１高位電源用ダイオードｐＤ１及び第３高位電源用ダイオードｐＤ３に降伏電流が流れると、入力端子１と第１及び第２高位電源ＶＣＣ、ＶＤＤとの間が短絡して正の過電圧が吸収される。第１低位電源用ダイオードｎＤ１に降伏電流が流れると、入力端子１と第１低位電源ＧＮＤとの間が短絡し、同様に正の過電圧が吸収される。
【００１９】
このように、第１の実施の形態に係る保護回路３ａは、過電圧が侵入した場合に３系統の電流経路を構成するので、従来のダイオード型保護回路と比してサージ耐圧の向上を実現できる。具体的には、日本電子機械工業会（ＥＩＡＪ）基準で入力端子１に電圧を印加した場合、従来のダイオード型保護回路のサージ耐圧は２５０［Ｖ］以下であるが、第１の実施の形態に係る保護回路３ａは５００［Ｖ］以上のサージ耐圧を達成できる。また、第１の実施の形態に係る保護回路３ａは、過電圧の非侵入時においては、第１〜第３高位電源用ダイオードｐＤ１〜ｐＤ３及び第１低位電源用ダイオードｎＤ１の整流作用により、第１高位電源ＶＣＣ、第２高位電源ＶＤＤ、及び第１低位電源ＧＮＤのそれぞれの電源間における短絡を防止できる。
【００２０】
なお、第１の実施の形態の第１の変形例に係る半導体集積回路４ｂとして、図２に示すように、保護回路３ｂが、図１に示した第３高位電源用ダイオードｐＤ３を複数個備える構成でも良い。即ち、図２に示す複数個の第３高位電源用ダイオードｐＤ３ａ〜ｐＤ３ｎは、第１及び第２高位電源用ダイオードｐＤ１、ｐＤ２の接続点Ｐ１と複数の第２高位電源ＶＤＤ１〜ＶＤＤｎとの間にそれぞれ接続される（ｎ；２以上の整数）。図２に示す保護回路３ｂによれば、入力端子１と複数の第２高位電源ＶＤＤ１〜ＶＤＤｎとの間に電流経路をそれぞれ構成できるので、第１高位電源ＶＣＣ及び複数の第２高位電源ＶＤＤ１〜ＶＤＤｎにより入力端子１に印加された過電圧を吸収できる。
【００２１】
更に、第１の実施の形態の第２の変形例に係る半導体集積回路４ｃとして、図３に示すように、第１高位電源用双方向ダイオード３１ｂが、第１高位電源ＶＤＤ１にカソードが接続された第１高位電源用ダイオードｐＤ１、入力端子１にカソードが接続され、第１高位電源用ダイオードｐＤ１のアノードにアノードが接続された第２高位電源用ダイオードｐＤ２を備える構成でも良い。図３に示す第３の吸収回路３３ｃは、図２と同様に複数個の第３高位電源用ダイオードｐＤ３ａ〜ｐＤ３ｎを備える。図３に示す複数個の第３高位電源用ダイオードｐＤ３ａ〜ｐＤ３ｎは、第１高位電源用ダイオードｐＤ１と第２高位電源用ダイオードｐＤ２との接続点Ｐ１にアノードが接続され、複数の第２高位電源ＶＤＤ１〜ＶＤＤｎにカソードがそれぞれ接続される。図３に示す保護回路３ｃによれば、図２に示す保護回路３ｂと同様に非常にサージ耐圧が高い保護回路３ｃを提供できる。
【００２２】
更に、第１の実施の形態の第３の変形例に係る半導体集積回路４ｄとして、図４に示すように、第３の吸収回路３３ｄが、入力端子１と第２高位電源ＶＤＤとの間に接続された第２高位電源用双方向ダイオード３６ａを備える構成でも良い。第２高位電源用双方向ダイオード３６ａは、第２高位電源ＶＤＤにアノードが接続された第３高位電源用ダイオードｐＤ３、入力端子１にアノードが接続され、第３高位電源用ダイオードｐＤ３のカソードにカソードが接続された第４高位電源用ダイオードｐＤ４を備える。図４に示す保護回路３ｄによれば、図１に示す保護回路３ａと同様に、入力端子１と第２高位電源ＶＤＤとの間に電流経路を構成できる。
【００２３】
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体集積回路４ｅは、図５に示すように、保護回路３ｅが、第１低位電源ＧＮＤと電源系統が異なる第２低位電源ＶＳＳに過電圧を伝達する第４の吸収回路３４ａを更に備える点が図１に示した半導体集積回路４ａと異なる。図５に示す第２の吸収回路３２は、入力端子１と第１低位電源ＧＮＤとの間に接続された第１低位電源用双方向ダイオード３２ａを備える。第１低位電源用双方向ダイオード３２ａは、第１低位電源ＧＮＤにアノードが接続された第１低位電源用ダイオードｎＤ１、入力端子１にアノードが接続され、第１低位電源用ダイオードｎＤ１のカソードにカソードが接続された第２低位電源用ダイオードｎＤ２を備える。第２低位電源ＶＳＳの電源電圧値は、例えば−１２〜−１３［Ｖ］程度に設定される。
【００２４】
更に、第４の吸収回路３４ａは、第１及び第２低位電源用ダイオードｎＤ１、ｎＤ２と第２低位電源ＶＳＳとの間に接続された第３低位電源用ダイオードｎＤ３を備える。第３低位電源用ダイオードｎＤ３は、第１低位電源用ダイオードｎＤ１と第２低位電源用ダイオードｎＤ２との接続点Ｐ２にカソードが接続され、第２低位電源ＶＳＳにアノードが接続される。その他の構成については図１に示す半導体集積回路４ａの構成と同様である。
【００２５】
次に、図５を用いて、第２の実施の形態に係る保護回路３ｅの動作を説明する。
【００２６】
但し、第１低位電源ＧＮＤ及び第２低位電源ＶＳＳの電源電圧値よりも電圧値が低い過電圧、即ち負の過電圧が入力端子１に印加される場合について説明する。
【００２７】
第１の実施の形態に係る保護回路３ａの動作と同様の動作については、重複する説明を省略する。
【００２８】
（イ）先ず、入力端子１に負の過電圧が印加されると、内部回路２から入力端子１へ流れる電流が発生する。また、第２低位電源用ダイオードｎＤ２のカソードからアノードに向けて降伏電流が流れる。第２低位電源用ダイオードｎＤ２のカソードからアノードへ向けて降伏電流が流れると、第１低位電源用ダイオードｎＤ１及び第３低位電源用ダイオードｎＤ３が順バイアス状態となる。
【００２９】
（ロ）第１低位電源用ダイオードｎＤ１が順バイアス状態となると、第１低位電源用ダイオードｎＤ１のアノードからカソードに向けて順電流が流れる。第１低位電源用ダイオードｎＤ１のアノードからカソードに向けて順電流が流れると、入力端子１及び第１低位電源ＧＮＤ間が短絡する。この結果、負の過電圧が第１低位電源ＧＮＤに吸収される。
【００３０】
（ハ）更に、第３低位電源用ダイオードｎＤ３が順バイアス状態となると、第３低位電源用ダイオードｎＤ３のアノードからカソードに向けて順電流が流れる。第３低位電源用ダイオードｎＤ３のアノードからカソードに向けて順電流が流れると、入力端子１及び第２低位電源ＶＳＳ間が短絡する。この結果、負の過電圧が第２低位電源ＶＳＳに吸収される。
【００３１】
このように、第２の実施の形態によれば、正の過電圧だけでなく負の過電圧に対してもサージ耐圧が高い保護回路３ｅを提供できる。したがって、第１の実施の形態に係る保護回路３ａと比してサージ耐圧が更に高い保護回路３ｅを構成できる。
【００３２】
なお、第２の実施の形態の第１の変形例に係る半導体集積回路４ｆとして、図６に示すように、保護回路３ｆが、図５に示した第３低位電源用ダイオードｎＤ３を複数個備える構成でも良い。即ち、図６に示す複数個の第３低位電源用ダイオードｎＤ３ａ〜ｎＤ３ｎは、第１及び第２低位電源用ダイオードｎＤ１、ｎＤ２の接続点Ｐ２と複数の第２低位電源ＶＳＳ１〜ＶＳＳｎとの間にそれぞれ接続される。一方、図６に示す第１の吸収回路３１及び第３の吸収回路３３ｂは図２と同様に構成されている。図６に示す保護回路３ｆによれば、入力端子１と複数の第２低位電源ＶＳＳ１〜ＶＳＳｎとの間に電流経路を構成できる  
また、第２の実施の形態の第２の変形例に係る半導体集積回路４ｇとして、図７に示すように、第１低位電源用双方向ダイオード３２ｂが、第１低位電源ＧＮＤにカソードが接続された第１低位電源用ダイオードｎＤ１、入力端子１にカソードが接続され、第１低位電源用ダイオードｎＤ１のアノードにアノードが接続された第２低位電源用ダイオードｎＤ２を備える構成でも良い。図７に示す複数個の第３低位電源用ダイオードｎＤ３ａ〜ｎＤ３ｎは、第１低位電源用ダイオードｎＤ１と第２低位電源用ダイオードｎＤ２との接続点Ｐ２にアノードが接続され、複数の第２低位電源ＶＳＳ１〜ＶＳＳｎにカソードがそれぞれ接続される。図７に示す第１の吸収回路３５及び第３の吸収回路３３ｃは図３と同様に構成されている。図７に示す保護回路３ｇによれば、複数の第２高位電源ＶＤＤ１〜ＶＤＤｎ及び複数の第２低位電源ＶＳＳ１〜ＶＳＳｎと入力端子１との間に電流経路を構成できる。  
更に、第２の実施の形態の第３の変形例に係る半導体集積回路４ｈとして、図８に示すように、第４の吸収回路３８が、入力端子１と複数の第２低位電源ＶＳＳ１〜ＶＳＳｎとの間にそれぞれ接続された複数個の第２低位電源用双方向ダイオード４２ａ〜４２ｎを備える構成でも良い。具体的には、第２低位電源用双方向ダイオード４２ａは、第２低位電源ＶＳＳ１にアノードが接続された第３低位電源用ダイオードｎＤ３、入力端子１にアノードが接続され、第３低位電源用ダイオードｎＤ３のカソードにカソードが接続された第４低位電源用ダイオードｎＤ４を備える。第３低位電源用双方向ダイオードは４２ｂは、第２低位電源ＶＳＳ２にアノードが接続された第５低位電源用ダイオードｎＤ５、入力端子１にアノードが接続され、第５低位電源用ダイオードｎＤ５のカソードにカソードが接続された第６低位電源用ダイオードｎＤ６を備える。第ｎ低位電源用双方向ダイオード４２ｎは、第２低位電源ＶＤＤｎにアノードが接続された第（２ｎ−１）低位電源用ダイオードｎＤ（２ｎ−１）、入力端子１にアノードが接続され、第（２ｎ−１）低位電源用ダイオードｎＤ（２ｎ−１）のカソードにカソードが接続された第２ｎ低位電源用ダイオードｎＤ２ｎを備える。
【００３３】
これに対して第３の吸収回路３３ｅは、図８に示すように、複数個の第２高位電源用双方向ダイオード３６ａ〜３６ｎを備えている。具体的には、第２高位電源用双方向ダイオード３６ａは、第２高位電源ＶＤＤ１にアノードが接続された第３高位電源用ダイオードｐＤ３、入力端子１にアノードが接続され、第３高位電源用ダイオードｐＤ３のカソードにカソードが接続された第４高位電源用ダイオードｐＤ４を備える。第３高位電源用双方向ダイオードは３６ｂは、第２高位電源ＶＤＤ２にアノードが接続された第５高位電源用ダイオードｐＤ５、入力端子１にアノードが接続され、第５高位電源用ダイオードｐＤ５のカソードにカソードが接続された第６高位電源用ダイオードｐＤ６を備える。第ｎ高位電源用双方向ダイオード３６ｎは、第２高位電源ＶＤＤｎにアノードが接続された第（２ｎ−１）高位電源用ダイオードｐＤ（２ｎ−１）、入力端子１にアノードが接続され、第（２ｎ−１）高位電源用ダイオードｐＤ（２ｎ−１）のカソードにカソードが接続された第２ｎ高位電源用ダイオードｐＤ２ｎを備える。図８に示す保護回路３ｈによれば、複数の第２高位電源ＶＤＤ１〜ＶＤＤｎ及び複数の第２低位電源ＶＳＳ１〜ＶＳＳｎと入力端子１との間に電流経路を構成できる。
【００３４】
（その他の実施の形態）
上記のように、本発明は第１及び第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００３５】
上述した第１及び第２の実施の形態においては、保護回路３ａ〜３ｈが、半導体集積回路４ａ〜４ｈの外部から侵入する過電圧から内部回路２を保護するとして説明した。しかし、保護回路３ａ〜３ｈは、半導体集積回路４ａ〜４ｈの内部で過電圧が発生した場合においても内部回路２を保護できる。
【００３６】
また、第１及び第２の実施の形態において、保護回路３ａ〜３ｈに使用するダイオードとして、通常のダイオードに代えてツェナーダイオードを利用しても良い。
【００３７】
このように本発明は、ここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。
【図面の簡単な説明】
【００３８】
【図１】第１の実施の形態に半導体集積回路の構成を示す回路ブロック図である。
【図２】第１の実施の形態の第１の変形例に係る半導体集積回路の構成を示す回路ブロック図である。
【図３】第１の実施の形態の第２の変形例に係る半導体集積回路の構成を示す回路ブロック図である。
【図４】第１の実施の形態の第３の変形例に係る半導体集積回路の構成を示す回路ブロック図である。
【図５】第２の実施の形態に係る半導体集積回路の構成を示す回路ブロック図である。
【図６】第２の実施の形態の第１の変形例に係る半導体集積回路の構成を示す回路ブロック図である。
【図７】第２の実施の形態の第２の変形例に係る半導体集積回路の構成を示す回路ブロック図である。
【図８】第２の実施の形態の第３の変形例に係る半導体集積回路の構成を示す回路ブロック図である。
【符号の説明】
【００３９】
１…入力端子
２…内部回路
３ａ〜３ｈ…保護回路
４ａ〜４ｈ…半導体集積回路
３１、３５…第１の吸収回路
３１ａ、３１ｂ…第１高位電源用双方向ダイオード
３２、３７…第２の吸収回路
３２ａ、３２ｂ…第１低位電源用双方向ダイオード
３３ａ〜３３ｅ…第３の吸収回路
３４ａ〜３４ｃ、３８…第４の吸収回路
３６ａ〜３６ｎ…第２高位電源用双方向ダイオード
４２ａ〜４２ｎ…第２低位電源用双方向ダイオード
ｐＤ１…第１高位電源用ダイオード
ｐＤ２…第２高位電源用ダイオード
ｐＤ３ａ〜ｐＤ３ｎ…第３高位電源用ダイオード
ｎＤ１…第１低位電源用ダイオード
ｎＤ２…第２低位電源用ダイオード
ｎＤ３ａ〜ｎＤ３ｎ…第３高位電源用ダイオード
【図１】
2005072177.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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