(57)【要約】      （修正有）【課題】  小型化を図ることができる半導体搭載装置を提供する。【解決手段】  層２〜層４が積層されキャビティを形成した多層基板１で、キャビティは層２、層３に二対の長辺を持つ長方形状の穴あけ部２ａ、３ａを形成するとともに、基板１の表面の所定領域から層間に一対の露出した段差面を形成しており、キャビティ底面に直角な角を有する半導体素子５を搭載する。段差面より深い層３の穴あけ部３ａの長辺と段差面より浅い層２の穴あけ部２ａの長辺が直交し、段差面より深い層３の穴あけ部３ａの四つ角が段差面より浅い層２の穴あけ領域外と積層される。これによりダイボンディング装置用認識マークが不要となり、半導体塔載装置を小型化することができる。【選択図】  図１
2005183680.tif 000002
【特許請求の範囲】
【請求項１】
複数層が積層された多層基板を備え、前記多層基板の表面の所定領域に前記複数層にまたがる深さに凹設され、かつ層間に一対の露出した段差面を形成したキャビティを有し、前記キャビティの底面に矩形の半導体素子が塔載される半導体塔載装置であって、
前記キャビティは、上面となる第１層に形成される一対の相対向する辺を有する第１の穴あけ部と、その下層となる第２層に形成され前記第１の穴あけ部の前記辺に直交する一対の相対向する辺を有する第２の穴あけ部とで構成され、前記第１の穴あけ部内に露出する前記第２層の表面を段差面とし、前記第２層の下層となる第３層を前記第２の穴あけ部の底面としたものであり、
前記半導体素子は、前記第１の穴あけ部の前記辺と前記第２の穴あけ部の前記辺とで形成される範囲内でかつ前記半導体素子の角と前記辺の直交する角が近接するように、前記第２の穴あけ部の前記底面に搭載された半導体搭載装置。
【請求項２】
第２の穴あけ部は４つ角が突出した四辺形状であり、前記第２の穴あけ部の第１の穴あけ部に露出しない辺を前記第１の穴あけ部から０．１ｍｍ〜０．５ｍｍまで近接させた請求項１記載の半導体搭載装置。
【請求項３】
複数層が積層された多層基板を備え、前記多層基板の表面の所定領域に前記複数層にまたがる深さに凹設され、かつ層間に一対の露出した段差面を形成したキャビティを有し、前記キャビティの底面に矩形の半導体素子が塔載される半導体塔載装置であって、
前記キャビティは、上面となる第１層に形成される一対の相対向する辺を有する第１の穴あけ部と、その下層となる第２層に形成され前記第１の穴あけ部の前記辺に交差する一対の相対向する辺を有する第２の穴あけ部とで構成され、前記第２の穴あけ部は前記辺に端に位置する対角の２つの角が突出した形状を有し、前記第１の穴あけ部の前記辺と前記第２の穴あけ部の前記辺の前記２つの角に近い交差部分が直交し、前記第１の穴あけ部内に露出する前記第２層の表面を段差面とし、前記第２層の下層となる第３層を前記第２の穴あけ部の底面としたものであり、
前記半導体素子は、前記第１の穴あけ部の前記辺と前記第２の穴あけ部の前記辺とで形成される範囲内でかつ前記半導体素子の角と前記辺の直交する角が近接するように、前記第２の穴あけ部の前記底面に搭載された半導体搭載装置。
【請求項４】
キャビティの底面に金属パターンが露出した請求項１から請求項３のいずれか１項記載の半導体搭載装置。
【請求項５】
段差面に金属パターンを形成し、半導体素子と前記複数の金属パターンとが金属線により電気的に接続されている請求項１から請求項３のいずれか１項記載の半導体搭載装置。
【請求項６】
半導体素子が樹脂により封止された請求項１から請求項５のいずれか１項記載の半導体搭載装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体搭載装置に関し、とくに半導体搭載装置のキャビティ構造の設計に関するものである。
【背景技術】
【０００２】
携帯電話などの移動体通信に用いられる半導体素子は、小型化、軽量化のために、多層配線を内蔵した多層基板に搭載されることが多い。小型化のため多層基板の表面の一部に凹部（キャビティ）を形成し、このキャビティに半導体が搭載されることもある。
【０００３】
従来の半導体搭載装置を図６および図７に示す。二対の平行な長辺を持つ長方形状の穴を形成した層２および層３と層４とで、段差面を形成したキャビティ７を形成し、キャビティ７の底面に半導体素子５を搭載した多層基板１となっている。キャビティ７の四つ角は曲線形状となる。そして、キャビティ７の底面に半導体素子５のダイボンディング装置用に直角的な角を有する位置認識マーク６を有する構成となっている。
【特許文献１】特開２０００−２６９４０６
【発明の開示】
【発明が解決しようとする課題】
【０００４】
キャビティ７の四つ角は、基板材料の粘度により型抜き過程において直角な角を形成することはできず、曲線形状となってしまう。また、半導体素子５をダイボンディングするためには装着領域をダイボンディング装置が認識するために、装着領域の少なくとも対角に２つ直角な角を形成したパターンが必要となる。このため、半導体素子５のダイボンディング装置用に直角的な角を有する位置認識マーク６が必要となる。このマーク６から設計上必要とされる距離を図８に示す。多層基板の製造過程においてキャビティ７の底面の位置認識マーク６は設計ＣＡＤ図面からＭＡＸ０．１００ｍｍ（Ｄ）ずれる。同様に層３と層４のずれから層３と位置認識マーク６は設計ＣＡＤ図面からさらにＭＡＸ０．１００ｍｍ（Ｄ）ずれてしまう。
【０００５】
また、キャビティ７の段差面より浅い穴あきの四つ角は曲線形状のため、四つ角が直角的な半導体素子５の角と層３の段差面が接しないための半導体素子５のダイボンディング時のマージンを余分に確保する必要がある。このマージンから設計上必要とされる距離を図９に示す。キャビティ７の四つ角は半径０．２ｍｍの曲線形状となる。キャビティ７の層３の四つ角と半導体素子５の角とが接しないためには０．０５９ｍｍ余分にキャビティを拡大する必要がある。
【０００６】
このように従来キャビティ構造では、半導体素子５のダイボンディングのコレット８を０．０７ｍｍだけ半導体素子５のサイズよりマージンを取ったものを用い、ダイボンディング装置のコレット８の位置ずれが±０．０５ｍｍ必要であるとすると、半導体素子５と層３の段差面が接しないために半導体素子５の側辺と段差面の距離は設計上０．３７９ｍｍ必要となり、半導体素子５のサイズを０．５ｍｍ×１．５ｍｍ，段差面の幅を０．４ｍｍとすると、層３の穴あけ部の設計上の面積は（０．５+０．３７９×２）×(１．５＋０．３７９×２)= １．２５８×２．２５８＝２．８４ｍｍ2となり、層２の穴あけ部の設計上の面積は（１．２５８+０．４×２）×２．２５８＝４．６５ｍｍ2となり、小型化の障害となっていた。
【０００７】
この発明の目的は、さらに小型化を可能にする半導体搭載装置を提供することである。
【課題を解決するための手段】
【０００８】
この目的を達成するために、本発明の半導体搭載装置は、複数層が積層された多層基板を備え、多層基板の表面の所定領域に複数層にまたがる深さに凹設され、かつ層間に一対の露出した段差面を形成したキャビティを有し、キャビティの底面に矩形の半導体素子が塔載される半導体塔載装置であって、
キャビティは、上面となる第１層に形成される一対の相対向する辺を有する第１の穴あけ部と、その下層となる第２層に形成され第１の穴あけ部の辺に直交する一対の相対向する辺を有する第２の穴あけ部とで構成され、第１の穴あけ部内に露出する第２層の表面を段差面とし、第２層の下層となる第３層を第２の穴あけ部の底面としたものであり、
半導体素子は、第１の穴あけ部の辺と第２の穴あけ部の辺とで形成される範囲内でかつ半導体素子の角と辺の直交する角が近接するように、第２の穴あけ部の底面に搭載されたものである。
【０００９】
上記構成において、第２の穴あけ部は４つ角が突出した四辺形状であり、第２の穴あけ部の第１の穴あけ部に露出しない辺を第１の穴あけ部から０．１ｍｍ〜０．５ｍｍまで近接させている。
【００１０】
この発明の別の半導体搭載装置は、複数層が積層された多層基板を備え、多層基板の表面の所定領域に複数層にまたがる深さに凹設され、かつ層間に一対の露出した段差面を形成したキャビティを有し、キャビティの底面に矩形の半導体素子が塔載される半導体塔載装置であって、
キャビティは、上面となる第１層に形成される一対の相対向する辺を有する第１の穴あけ部と、その下層となる第２層に形成され第１の穴あけ部の辺に交差する一対の相対向する辺を有する第２の穴あけ部とで構成され、第２の穴あけ部は辺の端に位置する対角の２つの角が突出した形状を有し、第１の穴あけ部の辺と第２の穴あけ部の辺の２つの角に近い交差部分が直交し、第１の穴あけ部内に露出する第２層の表面を段差面とし、第２層の下層となる第３層を第２の穴あけ部の底面としたものであり、
半導体素子は、第１の穴あけ部の辺と第２の穴あけ部の辺とで形成される範囲内でかつ半導体素子の角と辺の直交する角が近接するように、第２の穴あけ部の底面に搭載されたものである。
【００１１】
上記構成において、キャビティの底面に金属パターンが露出している。
【００１２】
上記構成において、段差面に金属パターンを形成し、半導体素子と複数の金属パターンとが金属線により電気的に接続されている。
【００１３】
上記構成において、半導体素子が樹脂により封止されている。
【発明の効果】
【００１４】
本発明の半導体搭載装置によれば、キャビティの段差面より深い層の穴あけ部の辺と段差面より浅い層の穴あけ部の辺が直交し、段差面より深い層の穴あけ部の少なくとも二つの対角の角が段差面より浅い層の穴あけ領域外と積層される構成を半導体搭載装置に設けることにより、半導体素子の少なくとも二つの対角の角と近接するキャビティの角が直角な角を有する構成となっているため、従来のダイボンディング装置用認識マークが不要となり、また、四つ角が直角的な半導体素子の角と層の段差面が接しないための半導体素子のダイボンディング時の余分なマージンが不要となる。この構成により半導体搭載装置のキャビティ面積を縮小させ、半導体搭載装置を小型にすることができる。さらに、基板の配線長および配線数の増加、半導体素子の大型化、VIA数増加による半導体素子のGND強化や熱放出の強化を図ることができる。
【発明を実施するための最良の形態】
【００１５】
（第１の実施の形態）
図１から図３に本発明の第１の実施の形態を示す。図１から図３に示すように、第１の実施の形態である半導体搭載装置は、二対の長辺を持つ長方形状の穴あけ部２ａ、３ａを形成した層２および層３と層４とが積層された多層基板１で、この基板１の表面の所定領域から、層間に一対な露出した段差面を有する凹部となるキャビティ７を形成し、キャビティ底面に直角な角を有する半導体素子５を搭載しており、段差面３ｂより深い層３の穴あけ部３の長辺と段差面３ｂより浅い層２の穴あけ部２ａの長辺が直交し、段差面３ｂより深い層３の穴あけ部３ａの四つ角が段差面３ｂより浅い層２の穴あけ領域外と積層される構成となっている。キャビティ７の穴あき部２ａ、３ａの四つ角は半径０．２ｍｍの曲線形状となり、層ずれＭＡＸ０．１００ｍｍにより段差面３ｂより深い層３の穴あけ部３ａの曲線形状が露出しないように段差面３ｂより浅い層２の穴あけ領域外と積層される長辺を０．３ｍｍまで段差面３ｂより浅い層２の穴あけ領域外へ広げている。この構成により、段差面３ｂより深い層３の穴あけ部３ａの曲線形状の四つ角が露出せず、半導体素子５と近接する段差面３ｂの角が直角な構成となる。この段差面３ｂの直角な角を半導体素子５のダイボンディング装置用の位置認識角９に利用することが可能となり、従来構成で必要であった半導体素子５のダイボンディング装置用認識マーク６が不要となる。また、四つ角が直角的な半導体素子５の角と段差面３ｂが接しないための半導体素子５のダイボンディング時のマージンを余分に確保する必要がなくなり、キャビティ７を縮小させ半導体搭載装置を小型化することができる。このように本発明の第１の実施の形態では、半導体装置のダイボンディングのコレット８を０．０７ｍｍだけ半導体素子５のサイズよりマージンを取ったものを用い、ダイボンディング装置の位置ずれが±０．０５ｍｍ必要であるとすると、半導体素子５と段差面３ｂが接しないための半導体素子５の側辺と段差面の距離は設計上０．１２ｍｍだけとなり、半導体素子５のサイズを０．５ｍｍ×１．５ｍｍ，段差面３ｂの幅を０．４ｍｍとすると、層３の穴あけ部３ａの設計上面積は（０．５+０．１２×２）×(１．５×０．４２０×２)= ０．７４×２．３４＝１．７３ｍｍ2となり、従来構造より３９％面積を削減すること可能となる。一方、層２の穴あけ部の設計上面積は（０．７４+０．４×２）×(１．５＋０．１２×２)= １．５４×１．７４＝２．６８ｍｍ2となり、従来構造より４２％面積を削減することが可能となる。
【００１６】
以上のように、本発明の第１の実施の形態によれば、段差面３ｂより深い層３の穴あけ部３ａの長辺と段差面３ｂより浅い層２の穴あけ部２ａの長辺が直交し、段差面３ｂより深い層３の穴あけ部３ａの四つ角が段差面３ｂより浅い層２の穴あけ領域外と積層され、段差面３ｂより深い層３の穴あけ部３ａの曲線形状を持つ四つ角が露出せず、半導体素子５と近接する段差面３ｂの角が直角な構成を半導体搭載装置に設けることにより、基板の配線長および配線数の増加、半導体素子の大型化、VIA数増加による半導体素子のGND強化、熱放出強化または半導体搭載装置の小型化を図ることができる。
【００１７】
（第２の実施の形態）
図４に本発明の第２の実施の形態を示す。図４に示すように、第２の実施の形態である半導体搭載装置は、二対の長辺を持つ長方形状の穴あけ部２ａ、３ａを形成した層２および層３と層４とが積層された多層基板１で、この基板１の表面の所定領域から、層間に一対の露出した段差面３ｂを有するキャビティ７を形成し、キャビティ底面に直角な角を有する半導体素子５を搭載しており、段差面３ｂより深い層３の穴あけ部３ａの長辺と段差面３ｂより浅い層２の穴あけ部２ａの長辺が直交し、段差面３ｂより深い層３の穴あけ部３ａの４つ角が突出した形状であり、段差面３ｂより深い層３の穴あけ部３ａの四つ角３ｃが段差面より浅い層２の穴あけ領域外と積層される構成となっている。キャビティ７の層３の穴あけ部３ａの四つ角３ｃは半径０．２ｍｍの曲線形状となり、層ずれＭＡＸ０．１００ｍｍにより、段差面３ｂより深い層３の穴あけ部３ａの突出した四つ角３ｃの曲線形状および段差面３ｂより浅い層２の穴あけ領域外と積層される辺３ｄが露出しないように、四つ角３ｃの頂点は０．５ｍｍまで段差面３ｂより浅い層２の穴あけ領域外へ広げ、段差面３ｂより浅い層２の穴あけ領域外と積層される辺３ｄを０．１ｍｍまで段差面３ｂより浅い層２の穴あけ領域外へ広げている。
【００１８】
この構成により、第１の実施の形態と同様、段差面３ｂより深い層３の穴あけ部３ａの曲線形状の四つ角３ｃが露出せず、半導体素子５と近接する段差面３ｂの角が直角な構成となる。この段差面３ｂの直角な角を半導体素子６のダイボンディング装置用の位置認識角９に利用することが可能となり、従来構成で必要であった半導体素子５のダイボンディング装置用認識マーク６が不要となる。また、四つ角が直角的な半導体素子５の角と段差面３ｂが接しないための半導体素子５のダイボンディング時のマージンを余分に確保する必要がなくなり、キャビティ７を縮小させ半導体搭載装置を小型化することができる。
【００１９】
以上のように、本発明の第２の実施の形態によれば、段差面３ｂより深い層３の穴あけ部３ａの長辺と段差面３ｂより浅い層２の穴あけ部２ａの長辺が直交し、段差面３ｂより深い層３の穴あけ部３ａの四つ角３ｃが突出した形状であり、段差面３ｂより深い層３の穴あけ部３ａの四つ角３ｃが段差面３ｂより浅い層２の穴あけ領域外と積層され、段差面３ｂより深い層３の穴あけ部３ａの曲線形状を持つ四つ角３ｃが露出せず、半導体素子５と近接する段差面３ｂの角が直角な構成を半導体搭載装置に設けることにより、基板の配線長および配線数の増加、半導体素子の大型化、VIA数増加による半導体素子のGND強化、熱放出強化または半導体塔載装置の小型化を図ることができる。
【００２０】
（第３の実施の形態）
次に本発明の第３の実施の形態について説明する。図５に示すように、第３の実施の形態である半導体搭載装置は、二対の長辺を持つ長方形状の穴あけ部２ａ、３ａを形成した層２および層３と層４とが積層された多層基板１で、この基板１の表面の所定領域から、層間に一対の露出した段差面３ｂを有するキャビティ７を形成し、キャビティ７の底面に直角な角を有する半導体素子５を搭載しており、段差面３ｂより深い層３の穴あけ部３ａの長辺と段差面３ｂより浅い層２の穴あけ部２ａの長辺が直交し、段差面３ｂより深い層３の穴あけ部３ａの対角の二つ角３ｅが突出した形状であり、その突出した二つ角３ｅが段差面３ｂより浅い層２の穴あけ領域外と積層される構成となっている。キャビティ７の各層の穴あけ部の四つ角は半径０．２ｍｍの曲線形状となり、層ずれＭＡＸ０．１００ｍｍにより段差面３ｂより深い層３の穴あけ部３ａの突出した二つの角３ｅの曲線形状および段差面３ｂより浅い層２の穴あけ領域外と積層される長辺３ｄが露出しないように、段差面３ｂより浅い層２の穴あけ領域外と積層される長辺３ｄを０．１ｍｍまで段差面３ｂより浅い層２の穴あけ領域外へ広げ、二つ角３ｅの頂点は０．５ｍｍまで段差面より浅い層２の穴あけ領域外へ広げている。
【００２１】
この構成により、段差面３ｂより深い層３の穴あけ部３ａの露出した領域の対角の二つの角１０に曲線形状が無くなり、半導体素子５と近接する段差面３ｂの対角な二つの角１０が直角な構成となる。この段差面３ｂの直角な角１０を半導体素子６のダイボンディング装置用の位置認識角９に利用することが可能となり、従来構成で必要であった半導体素子５のダイボンディング装置用認識マーク６が不要となり、キャビティ７を縮小させ半導体塔載装置を小型化することができる。
【００２２】
以上のように、本発明の第３の実施の形態によれば、段差面３ｂより深い層３の穴あけ部３ａの長辺と段差面３ｂより浅い層２の穴あけ部２ａの長辺を直交し、段差面３ｂより深い層３の穴あけ部３ａの対角の二つ角３ｅが突出した形状であり、その突出した二つ角３ｅが段差面３ｂより浅い層２の穴あけ領域外と積層され、半導体素子５と近接する段差面３ｂの対角な二つの角１０が直角な構成を半導体搭載装置に設けることにより、基板の配線長および配線数の増加、半導体素子の大型化、VIA数増加による半導体素子のGND強化、熱放出強化または半導体塔載装置の小型化を図ることができる。
【００２３】
なお、キャビティ７の底面に金属パターンを露出し、半導体素子５の接続等に利用してもよい。また段差面３ｂに金属パターンを形成し、半導体素子５と複数の金属パターンとが金属線により電気的に接続されるようにしてもよい。さらに半導体素子５が樹脂により封止されてもよい。
【００２４】
穴あけ部３ａは半導体素子５に合わせて長方形としたが、穴あけ部２ａは長方形に限らず正方形でもよい。
【産業上の利用可能性】
【００２５】
この発明にかかる半導体搭載装置は、小型化が図れるなどの効果を有し、半導体搭載装置等に有用である。
【図面の簡単な説明】
【００２６】
【図１】本発明の第１の実施形態における半導体搭載装置の平面図である。
【図２】そのＡ−Ａ線断面図である。
【図３】そのＢ−Ｂ線断面図である。
【図４】本発明の第２の実施形態における半導体搭載装置の平面図である。
【図５】本発明の第３の実施形態における半導体搭載装置の平面図である。
【図６】従来の半導体搭載装置の平面図である。
【図７】そのＣ−Ｃ線断面図である。
【図８】従来の半導体搭載装置の課題を説明する部分断面図である。
【図９】従来の半導体搭載装置の課題を説明する部分平面図である。
【符号の説明】
【００２７】
１  多層基板
２〜４  層
２ａ  穴あけ部
３ａ  穴あけ部
３ｂ  段差面
３ｃ  ４つ角
３ｄ  辺
３ｅ  ２つ角
５  半導体素子
６  位置認識マーク
７  キャビティ
８  コレット
９  位置認識角
【図１】
2005183680.tif 000003
【図２】
2005183680.tif 000004
【図３】
2005183680.tif 000005
【図４】
2005183680.tif 000006
【図５】
2005183680.tif 000007
【図６】
2005183680.tif 000008
【図７】
2005183680.tif 000009
【図８】
2005183680.tif 000010
【図９】
2005183680.tif 000011