(57)【要約】  【課題】  波長ロックによって生成されたチャンネルの温度変化に基づく利得減少を補償することができる、製造容易なファブリー・ペローレーザーを提供する。  【解決手段】  内部に注入された光波長と同一の波長を有する波長ロックされたチャンネルを生成するためのファブリー・ペローレーザーであって、半導体基板と、半導体基板の上に形成された下部クラッド層２２０と、下部クラッド層２２０の上に形成されており、半導体基板の長さ方向に従ってバンドギャップ分布が連続して変化される活性層３２０と、活性層３２０及び下部クラッド層２２０の上に形成された上部クラッド層と、を備える。【選択図】  図４
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【特許請求の範囲】
【請求項１】
内部に注入された光波長と同一の波長を有する波長ロックされたチャンネルを生成するためのファブリー・ペローレーザーであって、
半導体基板と、
前記半導体基板の上に形成された下部クラッド層と、
前記下部クラッド層の上に形成され、前記半導体基板の長さ方向に従ってバンドギャップ分布が連続して変化される活性層と、
前記活性層及び前記下部クラッド層の上に形成された上部クラッド層と、
を備えることを特徴とするファブリー・ペローレーザー。
【請求項２】
前記活性層は、前記ファブリー・ペローレーザーの一端から他端に進行するほど低くなるバンドギャップ分布を有する請求項１記載のファブリー・ペローレーザー。
【請求項３】
前記活性層の幅は、前記半導体基板の長さ方向に従って一定に保持される請求項２記載のファブリー・ペローレーザー。
【請求項４】
前記上部クラッド層の上に積層されたｐ＋-ＩｎＧａＡｓ材質のコンタクト層をさらに備える請求項３記載のファブリー・ペローレーザー。
【請求項５】
両端に相互に対向するように積層された無反射層及び高反射層をさらに備える請求項４記載のファブリー・ペローレーザー。
【請求項６】
両端に相互に対向するように積層された無反射層及び高反射層をさらに備える請求項３記載のファブリー・ペローレーザー。
【請求項７】
前記上部クラッド層の上に積層されたｐ＋-ＩｎＧａＡｓ材質のコンタクト層をさらに備える請求項２記載のファブリー・ペローレーザー。
【請求項８】
前記活性層の幅は、前記半導体基板の長さ方向に従って一定に保持される請求項１記載のファブリー・ペローレーザー。
【請求項９】
前記上部クラッド層の上に積層されたｐ＋-ＩｎＧａＡｓ材質のコンタクト層をさらに備える請求項１記載のファブリー・ペローレーザー。
【請求項１０】
両端に相互に対向するように積層された無反射層及び高反射層をさらに備える請求項１記載のファブリー・ペローレーザー。
【請求項１１】
前記上部クラッド層の上に積層されたｐ＋-ＩｎＧａＡｓ材質のコンタクト層をさらに備える請求項１０記載のファブリー・ペローレーザー。
【請求項１２】
前記活性層の幅は、前記半導体基板の長さ方向に従って一定に保持される請求項１１記載のファブリー・ペローレーザー。 
【請求項１３】
半導体基板の上に該半導体基板の長さ方向に従ってバンドギャップ分布が変化される活性層を成長させるための活性層の成長工程と、
前記半導体基板の長さ方向に従って前記活性層の幅が一定になるように、前記活性層の一部をエッチングさせるための活性層のエッチング工程と、を備えることを特徴とするファブリー・ペローレーザーの製造方法。
【請求項１４】
前記活性層の成長の以前に前記半導体基板の上に下部クラッド層を成長させる下部クラッドの成長工程をさらに備える請求項１３記載のファブリー・ペローレーザーの製造方法。
【請求項１５】
前記活性層の成長工程は、
前記下部クラッド層の上に前記半導体基板の長さ方向に従って一対のマスクを形成し、前記マスクが前記半導体基板の長さ方向に垂直するように相互に離隔した間隔を持たせるための第１ステップと、
前記マスクが離隔した間に前記活性層を成長させるための第２ステップと、を備える請求項１４記載のファブリー・ペローレーザーの製造方法。
【請求項１６】
前記マスクの相互に離隔した間隔は、前記半導体基板の長さ方向に従って連続して変化されるように形成される請求項１５記載のファブリー・ペローレーザーの製造方法。
【請求項１７】
前記活性層の上に上部クラッド層を成長させるための上部クラッド層の成長工程と、
前記上部クラッド層の上にコンタクト層を成長させるためのコンタクト層の成長工程と、をさらに備える請求項１４記載のファブリー・ペローレーザーの製造方法。
【請求項１８】
前記コンタクト層は、ｐ＋-ＩｎＧａＡｓ材質を含む請求項１７記載のファブリー・ペローレーザーの製造方法。
【請求項１９】
前記活性層の成長工程は、
前記下部クラッド層の上に前記半導体基板の長さ方向に従って一対のマスクを形成し、前記マスクが前記半導体基板の長さ方向に垂直するように相互に離隔した間隔を持たせるための第１ステップと、
前記マスクが離隔した間に前記活性層を成長させるための第２ステップと、を備える請求項１３記載のファブリー・ペローレーザーの製造方法。
【請求項２０】
前記マスク間の離隔間隔は、前記半導体基板の長さ方向に従って連続して変化される請求項１９記載のファブリー・ペローレーザーの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、干渉性光源に関し、特に、波長分割多重システムに使用可能な干渉性光源に関する。
【背景技術】
【０００２】
受動型波長分割多重システムの光通信方法では、単一の光ファイバの使用により、非常に多くの数の加入者に対して信号が伝送される。一般的な受動型波長分割多重システムの構造は、複数の加入者装置と、各加入者装置と隣接するように位置し、各加入者装置のそれぞれに連結された地域基地局と、この地域基地局及び単一光ファイバに連結された中央基地局を含むダブルスター構造となっている。
【０００３】
この受動型波長分割多重システムに対するより具体的な説明は、ロバートライト(Robert Wright)などによって２００２年特許登録された下記特許文献１に“WAVELENGTH-DIVISION  MULTIPLEXING IN PASSIVE OPTICAL NETWORK”という題名にて詳細に開示されている。受動型波長分割多重システムは、相互に異なる波長を有する複数の下向チャンネルを各加入者（装置）に伝送するための信号手段として使用される。中央基地局は、相互に異なる波長を有する下向チャンネルを下向光信号に多重化させて地域基地局に伝送し、地域基地局は、相互に異なる波長を有する複数の下向チャンネルのそれぞれに逆多重化させて該当加入者にさらに伝送する。
【０００４】
上記の下向チャンネルを生成するための光源は、半導体光増幅器及びファブリー・ペローレーザーなどを使用することができる。ここで、半導体光増幅器は、半導体光素子の一種であり、内部に入力された光を増幅させるための素子である。一方、ファブリー・ペローレーザーは、外部から注入された既設定の波長光によって波長ロックされた下向チャンネルを生成することができる。
【０００５】
図１は、従来のファブリー・ペローレーザーの断面図である。図１を参照すると、従来のファブリー・ペローレーザーは、半導体基板１１０と、この半導体基板１１０の上に形成（成長）された下部クラッド層１２０と、この下部クラッド層１２０の上に一定のバンドギャップ分布を有するように形成された活性層１３０と、この活性層１３０の上に成長された上部クラッド層１４０と、この上部クラッド層１４０の上に積層されたコンタクト層１５０とを含むメサ構造となっている。
【０００６】
一般に、ファブリー・ペローレーザーは、その活性層１３０が一定のバンドギャップ分布を有しているので、単一の波長に波長ロックされた下向チャンネルを生成することが可能となる。
【０００７】
しかしながら、ファブリー・ペローレーザーは、外部の温度変化によって活性層のバンドギャップが容易に変化され、この活性層のバンドギャップの変化は、ファブリー・ペローレーザーの内部で発振される利得波長を変化させるようになる。結果的に、温度に従う利得波長の変化は、ファブリー・ペローレーザーが波長ロックされた下向チャンネルを生成するために内部に入力された光波長と不整合を誘発し、これは、ファブリー・ペローレーザーで生成された下向チャンネルの利得を減少させる要因になる。
【０００８】
当該利得波長は、活性層のバンドギャップまたはファブリー・ペローレーザーに印加される駆動電流などによって決定され、ファブリー・ペローレーザーから波長ロックされた下向チャンネルを生成させるために印加される光波長に隣接するように調整される。従って、外部の温度変化による活性層のバンドギャップの変化は、その内部で自体的に生成される利得波長を変化させる問題がある。
【特許文献１】米国特許第６，４１１，４１０号
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記背景に鑑みて、本発明の目的は、製造が容易であり、生成された波長ロックのチャンネル(a mode-locked channel)における温度変化に基づく利得減少を補償することができ、受動型波長分割多重システムの光源として適用可能なファブリー・ペローレーザー及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
上述の目的を達成するため、本発明は、内部に注入された光波長と同一の波長を有する波長ロックされたチャンネルを生成するためのファブリー・ペローレーザーであって、半導体基板と、前記半導体基板の上に形成された下部クラッド層と、前記下部クラッド層の上に形成され、前記半導体基板の長さ方向に従ってバンドギャップ分布が連続して変化される活性層と、前記活性層及び前記下部クラッド層の上に形成された上部クラッド層と、を備えることを特徴とする。
【００１１】
また、本発明に係るファブリー・ペローレーザーの製造方法は、半導体基板の上に該半導体基板の長さ方向に従ってバンドギャップ分布が変化される活性層を成長させるための活性層の成長工程と、前記半導体基板の長さ方向に従って前記活性層の幅が一定になるように、前記活性層の一部をエッチングさせるための活性層のエッチング工程と、を備えることを特徴とする。
【発明の効果】
【００１２】
本発明は、活性層が連続して変化されるバンドギャップ分布及びその製造方法を提供することによって、別途の温度補償手段を必要とせず、容易に連続して変化されるバンドギャップ分布を実現することによって製造コストの低減が可能となる長所がある。また、活性層のバンドギャップ分布が連続して変化されることによって、本発明に従うファブリー・ペローレーザーで生成することができる波長ロックされたチャンネルの数を増加させることができる長所がある。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の好適な実施形態について添付図面を参照しつつ詳細に説明する。下記説明において、本発明の要旨のみを明瞭するために公知の機能又は構成に対する詳細な説明は省略する。なお、図面中、同一の構成要素及び部分には、可能な限り同一な符号及び番号を共通使用するものとする。
【００１４】
図２乃至図６は、本発明の実施形態に従う波長ロックされたチャンネルを生成するファブリー・ペローレーザーの製造方法を段階別に示す概略図である。本発明を適用したファブリー・ペローレーザーの製造方法は、下部クラッド層２２０を成長させるための下部クラッドの成長工程と、下部クラッド層２２０の上に活性層３２０を形成するための活性層の成長工程と、活性層３２０の一部分をエッチングさせるための活性層のエッチング工程と、上部クラッド層３３０の成長工程、及びコンタクト層３４０の成長工程とを備える。
【００１５】
図２を参照すると、下部クラッド層の成長工程は、半導体基板２１０の上に下部クラッド層２２０を成長させる工程であり、半導体基板２１０は、ｎ−ＩｎＰなどを使用し、下部クラッド層２２０は、ｐ-ＩｎＰなどを使用することができる。
【００１６】
図３を参照すると、活性層の形成工程は、下部クラッド層２２０の上に活性層３２０を形成するための工程であり、半導体基板２１０の長さ方向ｙ軸に従って相互に離隔した間隔Ｘ１−Ｘ２が連続して変化される一対のマスク３１０を形成する第１ステップと、マスク３１０が離隔した間に活性層３２０を成長させるための第２ステップとを備える。
【００１７】
第１ステップは、下部クラッド層２２０の上に通常のＰＥＣＶＤ(Plasma Enhanced Chemical Vapor Deposition)またはスパッターリング(Sputtering)などの方法にて、ＳｉＯ２またはＳｉ３Ｎ４などの誘電体層を蒸着させた後に、当該誘電体層を通常のリソグラフィー(Lithography)などの方法にてエッチングさせることによって、マスク３１０を形成するためのステップである。マスク３１０は、マスク３１０の間の間隔が半導体基板２１０の長さ方向ｙ軸に従って連続して変化されるように形成される。
【００１８】
図４を参照すると、次の第２ステップは、マスク３１０が離隔した間に活性層３２０を成長させるためのステップであり、この活性層３２０は、マスク３１０が離隔した間隔の変化に従って連続して変化されるバンドギャップ分布を有する。マスク３１０は、活性層３２０の成長工程の後に除去される。
【００１９】
図５を参照すると、活性層３２０のエッチング工程は、半導体基板２１０の長さ方向に従って活性層３２０の幅が一定になるように活性層３２０の一部分をエッチングさせる工程である。結果的に、活性層３２０は、半導体基板２１０の長さ方向に従ってその幅が一定に保持される一方、バンドギャップ分布は、半導体基板２１０の長さ方向に従って連続して変化される。
【００２０】
図６を参照すると、上部クラッド層３３０の成長工程は、活性層３２０が形成された下部クラッド層２２０の上に上部クラッド層３３０を成長させるための工程であり、コンタクト層３４０の成長工程は、上部クラッド３３０の上にｐ＋-ＩｎＧａＡｓなどのコンタクト層３４０を積層するための工程である。このコンタクト層の積層工程の以後に、その両端のそれぞれに無反射層３６０及び高反射層３５０を積層することによって、波長ロックされたチャンネルを出力するためのファブリー・ペローレーザーが製造される。
【００２１】
前述したようなファブリー・ペローレーザーは、ウェットエッチングまたは反応性イオンエッチング(ＲＩＥ)などの工程を通じて埋込みストリップ(Buried Stripe)の形態でエッチングさせることができる。エッチングされた部分には電流制限領域(図示せず)を形成し、この電流制限領域としては、ｎ-ＩｎＰ、Ｐ-ＩｎＰ、または半絶縁物質ＩｎＰなどが使用可能である。
【００２２】
図６を参照すると、内部に注入された光波長と同一の波長を有する波長ロックされたチャンネルを生成する本発明のファブリー・ペローレーザーは、半導体基板２１０と、半導体基板２１０の上に形成された下部クラッド層２２０と、下部クラッド層２２０の上に形成されており、その長さ方向に従ってバンドギャップ分布が連続して変化される活性層３２０と、活性層３２０及び下部クラッド層２２０の上に形成された上部クラッド層３３０と、上部クラッド層３３０の上に形成されたコンタクト層３４０とを備える。
【００２３】
特に、活性層３２０は、当該ファブリー・ペローレーザーの一端側から他端側に進行するにつれて、連続して変化されるバンドギャップ分布を有する。例えば、該活性層のバンドギャップ分布が一端から他端に進行するほど連続して低くなることもでき、その反対に連続して高くなるバンドギャップ分布を有することもできる。
【００２４】
また、このファブリー・ペローレーザーは、その一端面には無反射層３６０が積層され、その他端面には高反射層３５０が積層される。
【００２５】
このファブリー・ペローレーザーは、活性層が連続的なバンドギャップ分布を有するので、図７に示すように、外部温度の変化に応じて発生され得る所定の利得波長λ０の変化を補償することができる。すなわち、この活性層の連続的なバンドギャップ分布は、温度変化による利得波長の変化を補償することによって、当該ファブリー・ペローレーザーで生成される波長ロックされたチャンネルの温度変化に従う利得の損失を補償することができる長所がある。
【００２６】
以上、本発明の詳細について具体的な実施形態に基づき説明してきたが、本発明の範囲を逸脱しない限り、各種の変形が可能なのは明らかである。従って、本発明の範囲は、上記実施形態に限るものでなく、特許請求の範囲及び該範囲と均等なものにより定められるべきである。
【図面の簡単な説明】
【００２７】
【図１】従来のファブリー・ペローレーザーを示す断面図である。
【図２】本発明の第１実施形態に従う活性層のバンドギャップ分布が半導体基板の長さ方向に従って連続して変化されるファブリー・ペローレーザーの製造過程を示す概略図である。
【図３】本発明の第１実施形態に従う活性層のバンドギャップ分布が半導体基板の長さ方向に従って連続して変化されるファブリー・ペローレーザーの製造工程を示す概略図である。
【図４】本発明の第１実施形態に従う活性層のバンドギャップ分布が半導体基板の長さ方向に従って連続して変化されるファブリー・ペローレーザーの製造工程を示す概略図である。
【図５】本発明の第１実施形態に従う活性層のバンドギャップ分布が半導体基板の長さ方向に従って連続して変化されるファブリー・ペローレーザーの製造工程を示す概略図である。
【図６】本発明の第１実施形態に従う活性層のバンドギャップ分布が半導体基板の長さ方向に従って連続して変化されるファブリー・ペローレーザーの製造工程を示す概略図である。
【図７】連続して変化されるバンドギャップ分布を有する活性層から出力される利得波長の分布を示すグラフである。
【符号の説明】
【００２８】
２１０  半導体基板
２２０  下部クラッド層
３１０  マスク
３２０  活性層
３３０  上部クラッド層
３４０  コンタクト層
３５０  高反射層
３６０  無反射層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2005072580.tif 000007
【図６】
2005072580.tif 000008
【図７】
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