(57)【要約】      （修正有）【課題】  強誘電体メモリトランジスタのより高い動作電圧およびトラップされた電荷の問題の両方に対処すること。【解決手段】  本発明の強誘電体トランジスタは、基板に提供されるソースおよびドレイン領域と、該ソース領域Ｓと該ドレイン領域Ｄとの間の該基板上のゲートＧ構造であって、該基板を覆う導電性酸化物層１５１と、該導電性酸化物層を覆う強誘電体材料層１６２と、該強誘電体材料層を覆う上部電極導電性層１６３とを含む、ゲート構造とを含む。また本発明の強誘電体トランジスタを製造する方法は、半導体基板を準備する工程と、該基板上にゲートスタックを形成する工程であって、該ゲートスタックは、該基板を覆う導電性酸化物層と、該導電性酸化物層の上の強誘電体材料層と、該強誘電体材料層の上の上部電極導電性層とを含む、工程と、該ゲートスタックの反対側にドレインおよびソース領域を形成する工程とを包含する。【選択図】図５
2005086211.tif 000002
【特許請求の範囲】
【請求項１】
基板に提供されるソースおよびドレイン領域と、
該ソース領域と該ドレイン領域との間の該基板上のゲート構造であって、
該基板を覆う導電性酸化物層と、
該導電性酸化物層を覆う強誘電体材料層と、
該強誘電体材料層を覆う上部電極導電性層と
を含む、ゲート構造と
を含む、強誘電体トランジスタ。
【請求項２】
前記導電性酸化物層と前記強誘電体材料層との間に下部電極導電性層をさらに含む、請求項１に記載の強誘電体トランジスタ。
【請求項３】
前記電極導電性層は、金属の層、導電性酸化物の層、または、金属および導電性酸化物の多層である、請求項１に記載の強誘電体トランジスタ。
【請求項４】
前記導電性酸化物層は、導電性ペロブスカイト酸化物、高温超伝導酸化物、または、Ｍｏ、Ｗ、Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｉｎ、Ｚｎ、Ｓｎ、Ｎｄ、Ｎｂ、Ｓｍ、ＬａおよびＶからなる群から選択される任意の材料の酸化物膜を含む、請求項１に記載の強誘電体トランジスタ。
【請求項５】
強誘電体トランジスタを製造する方法であって、
半導体基板を準備する工程と、
該基板上にゲートスタックを形成する工程であって、該ゲートスタックは、
該基板を覆う導電性酸化物層と、
該導電性酸化物層の上の強誘電体材料層と、
該強誘電体材料層の上の上部電極導電性層と
を含む、工程と、
該ゲートスタックの反対側にドレインおよびソース領域を形成する工程と
を包含する、方法。
【請求項６】
前記ゲートスタックは、前記導電性酸化物層と前記強誘電体材料層との間に下部電極導電性層をさらに含む、請求項５に記載の方法。
【請求項７】
前記ゲートスタックを形成する工程は、前記多層のゲートスタックの堆積、該ゲートスタックのフォトリソグラフィパターニング、および、該ゲートスタックのエッチングを含む、請求項５に記載の方法。
【請求項８】
前記ドレインおよびソース領域を形成する工程は、高ドープ濃度の注入を含む、請求項５に記載の方法。
【請求項９】
前記ソースおよびドレイン領域へ前記ＬＤＤイオンを注入する工程をさらに包含する、請求項５に記載の方法。
【請求項１０】
前記ゲートスタックの側壁に誘電体スペーサを形成する工程をさらに包含する、請求項５に記載の方法。
【請求項１１】
前記電極導電性層は、金属の層、導電性酸化物の層、または、金属および導電性酸化物の多層である、請求項５に記載の方法。
【請求項１２】
前記導電性酸化物層は、導電性ペロブスカイト酸化物、高温超伝導酸化物、または、Ｍｏ、Ｗ、Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｉｎ、Ｚｎ、Ｓｎ、Ｎｄ、Ｎｂ、Ｓｍ、ＬａおよびＶからなる群から選択される任意の材料の酸化物膜を含む、請求項５に記載の方法。
【請求項１３】
強誘電体メモリトランジスタを製造する方法であって、
半導体基板を準備する工程と、
該基板上に置換ゲートスタックを形成する工程であって、該置換ゲートスタックは、
該基板を覆う導電性酸化物層と、
該導電性酸化物層の上の犠牲層と
を含む、工程と、
該置換ゲートスタックの反対側にドレインおよびソース領域を形成する工程と、
該置換ゲートスタックを囲む領域を充填しつつ、該置換ゲートスタックの上部部分を露出する工程と、
該置換ゲートスタックの該犠牲層部分を除去する工程と、
該ゲートスタックの残存部分を形成する工程であって、該ゲートスタックの残存部分は、
該導電性酸化物層の上の強誘電体材料層と、
該強誘電体材料層の上の上部電極導電性層と
を含む、工程と
を包含する、方法。
【請求項１４】
前記置換ゲートスタックは、前記導電性酸化物層と前記犠牲層との間に位置する下部電極導電性層をさらに含む、請求項１３に記載の方法。
【請求項１５】
前記犠牲層材料は、窒化シリコンまたは二酸化シリコンを含む、請求項１３に記載の方法。
【請求項１６】
前記置換ゲートスタックを囲む領域を充填しつつ、前記置換ゲートスタックの上部部分を露出する工程は、
誘電体膜の堆積と、
該置換ゲートスタックの該上部部分を露出するように、該堆積された誘電体膜の平坦化と
を含む、請求項１３に記載の方法。
【請求項１７】
前記ゲートスタックの残存部分を形成する工程は、
前記強誘電体材料層の堆積と、
該強誘電体材料層の平坦化と、
前記上部電極導電性層の堆積と、
前記上部電極導電性層のフォトリソグラフィパターニングと、
該上部電極導電性層のエッチングと
を含む、請求項１３に記載の方法。
【請求項１８】
前記置換ゲートスタックを形成する工程は、前記置換ゲートスタックの堆積、該置換ゲートスタックのフォトリソグラフィパターニング、および、該置換ゲートスタックのエッチングを含む、請求項１３に記載の方法。
【請求項１９】
前記電極導電性層は、金属の層、導電性酸化物の層、または、金属および導電性酸化物の多層である、請求項１３に記載の方法。
【請求項２０】
前記導電性酸化物層は、導電性ペロブスカイト酸化物、高温超伝導酸化物、または、Ｍｏ、Ｗ、Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｉｎ、Ｚｎ、Ｓｎ、Ｎｄ、Ｎｂ、Ｓｍ、ＬａおよびＶからなる群から選択される任意の材料の酸化物膜を含む、請求項１３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、半導体デバイスおよび不揮発性メモリトランジスタに関し、より詳細には、強誘電体ゲートトランジスタ構造およびその製造方法に関する。
【背景技術】
【０００２】
強誘電体材料は、多くのランダムに分散した永久分極領域から構成される。電界が印加されると、電界の方向の分極成分を有する領域が、アライメントされていない領域の支出（ｅｘｐｅｎｓｅ）において成長することにより、正味の分極が生じ得る。電界が減少する場合、分極もまた減少するが、比較的遅い速度であるので電界がゼロになる時さえも分極は残存する。分極をゼロにするためには、負の強力な電界が必要とされる。この強誘電体材料のヒステリシス挙動は、強誘電体不揮発性メモリデバイスに基づく。
【０００３】
現在、強誘電体不揮発性メモリデバイスには２つのタイプがある。トランジスタを用いて強誘電体キャパシタの分極を検出する強誘電体キャパシタと、強誘電体ゲートトランジスタ材料の分極により生じたトランジスタの導電性の変化を検出する強誘電体トランジスタである。強誘電体トランジスタは、表面領域がより小さいことによりメモリチップをより高密度にすることができ、かつ、破壊的でない読み出しにより疲労の問題を著しく低減するため、強誘電体キャパシタよりもはるかに有利である。
【０００４】
強誘電体トランジスタは、通常、強誘電体ゲート制御の半導体電界効果トランジスタ（ＦＥＴ）である。強誘電体ゲート制御の半導体電界効果トランジスタは、ＦＥＴのゲートスタック内の強誘電体膜を利用する。強誘電体ゲート制御半導体電界効果トランジスタにおいて、強誘電体膜の適切な分極は、トランジスタのチャネル領域に逆転層を生成し得る。基本的な強誘電体ゲート制御電界効果トランジスタは、金属強誘電体シリコン（ＭＦＳ）ＦＥＴである。用語ＭＦＳは、強誘電体トランジスタのゲートスタック内の層を表す。このように、ＭＦＳトランジスタのゲートスタックは、トランジスタのシリコン（Ｓ）チャネル上の強誘電体（Ｆ）ゲート誘電体上に堆積する金属（Ｍ）ゲート電極からなる。図１は、ｎチャネルＭＦＳトランジスタの概略を示す。強誘電体膜１２は、高濃度のｎ型不純物イオンを有するソース１４およびドレイン１５領域とともに、ｐ型シリコン基板１３上にゲート絶縁膜として形成される。金属ゲート電極１１は、強誘電体膜１２の上に形成される。ＭＦＳトランジスタは、分離トレンチ１６によって分離される。
【０００５】
しかしながら、上述のＭＦＳトランジスタの効果的なトランジスタ動作は、強誘電体／シリコン界面の要件により、達成することが困難である。強誘電体膜がシリコン基板上に直接堆積する場合、強誘電体層からの金属および酸素は、強誘電体シリコン界面内へと拡散し得、界面トラップ電荷を生成し、強誘電体膜の分極に影響を与え、全体的に、強誘電体トランジスタの動作を不安定にし得る。さらに、強誘電体膜の熱膨張係数および格子構造は、シリコンと整合しないので、シリコン基板上に直接クリーンな界面を有する高品質の強誘電体膜を形成することが非常に困難である。
【０００６】
直接的な強誘電体／シリコン界面によって引き起こされる欠点に対処するために、ゲート誘電体および浮遊金属ゲートが、強誘電体膜とシリコン構造との間に挿入され得る。この強誘電体トランジスタは、金属強誘電体酸化物（または絶縁体）シリコン（ＭＦＯＳまたはＭＦＩＳ）ＦＥＴ、あるいは、金属強誘電体金属酸化物（または絶縁体）シリコン（ＭＦＭＯＳまたはＭＦＭＩＳ）ＦＥＴと呼ばれる。図２Ａは、シリコン基板１３と強誘電体膜１２との間に形成されるゲート酸化物層２７を用いたＭＦＯＳメモリトランジスタを示す。あるいは、金属浮遊ゲート層２８が、ＭＦＭＯＳトランジスタの図２Ｂに示されるように、強誘電体膜１２とゲート酸化物層２７との間に加えられ得る。適切な導電性材料（例えば、ＰｔまたはＩｒ）が、通常、浮遊ゲート２８のために選択され、強誘電体薄膜の堆積を可能にし、強誘電体材料のゲート誘電体およびチャネルへの拡散を妨げる。浮遊ゲート層２８はまた、上部電極または上部ゲートと呼ばれる他方のゲート電極１１に関連して、下部電極または下部ゲートと呼ばれる。
【０００７】
このようなゲートスタック構造（金属強誘電体酸化物ゲートスタックまたは金属強誘電体金属酸化物ゲートスタック）は、シリコン基板と接触した強誘電体層の界面および表面状態の問題を乗り越える。しかしながら、これらの構造は、より高い動作電圧および下部浮遊ゲート層にトラップされた電荷のような他の困難をもたらす。これらのトランジスタの動作電圧は、ゲート誘電体間の電圧の量だけ、強誘電体層のプログラミング電圧よりも高い。電圧が強誘電体薄膜間に印加される場合、ゲートスタックに電流が流れ、この浮遊電極で電荷がトラップされる。トラップされた電荷は、下部電極と強誘電体膜との界面で分極電荷を中和し得、この構造の記憶保持時間を短くし得る。
【０００８】
本発明は、強誘電体メモリトランジスタのより高い動作電圧およびトラップされた電荷の問題の両方に対処し、改良された強誘電体メモリトランジスタ構造およびその製造方法を開示する。
【０００９】
浮遊下部電極にトラップされた電荷を補償する様々な従来の設計が開示されてきた。特許文献１は、トラップされた電荷を除去する下部浮遊ゲート電極とソース／ドレインとの間の抵抗器を開示する。この追加の抵抗器は、ある特定の遅延時間の後、浮遊ゲートの電位がソース／ドレイン領域の電位に近づくことを保証するが、これは、強誘電体メモリの高速スイッチング特性に影響を与え得る。特許文献２は、トラップされた電荷を除去する漏れゲート誘電体を開示する。この漏れ電流は、ショットキー放出またはフランケル−プール放出あるいはファウラ−ノルトハイムトンネル効果によって生成され、下部金属電極に束縛された電荷を減少させる。どちらの設計においても、ゲート誘電体の存在により、より高い動作電圧の問題が依然として残る。
【００１０】
下部電極にトラップされた電極を減少させる別の従来技術の設計は、特許文献３に開示される金属強誘電体金属シリコン（ＭＦＭＳ）デバイスのようなショットキーダイオードの形成である。ショットキーバリアは、ゲートユニット（または非常に浅い接合層）の下部金属電極とシリコン基板との間に形成される。ショットキー強誘電体ゲートメモリトランジスタは、下部電極とソースおよびドレイン領域との間の空間、あるいは、ゲート下に非常に浅いｎチャネルを必要とし、従って、ショットキー強誘電体ゲートメモリトランジスタの駆動電流は、比較的低くなり得る。特許文献４ならびにその継続出願および分割出願である特許文献５〜特許文献１２（本明細書中において参照として援用する）は、下部金属電極とソースおよびドレイン領域との間に５０〜３００ｎｍの距離を開示し、金属コンタクトの周辺のエッジが尖っているためにショットキーダイオードの金属エッジにおいて増加した電界強度による多量の漏れ電流の可能性を低減する。あるいは、特許文献１３は、ショットキー強誘電体ゲートメモリトランジスタの半導体表面の下のソースおよびドレインの凹部を開示する。
【特許文献１】米国特許第６，０６９，３８１号明細書
【特許文献２】米国特許第５，８１２，４４２号明細書
【特許文献３】米国特許第５，３０３，１８２号明細書
【特許文献４】米国特許第５，７３１，６０８号明細書
【特許文献５】米国特許第５，９６２，８８４号明細書
【特許文献６】米国特許第６，１１７，６９１号明細書
【特許文献７】米国特許第６，０１８，１７１号明細書
【特許文献８】米国特許第５，９４２，７７６号明細書
【特許文献９】米国特許第５，９３２，９０４号明細書
【特許文献１０】米国特許第６，１４６，９０４号明細書
【特許文献１１】米国特許第６，０１１，２８５号明細書
【特許文献１２】米国特許第６，５３１，３２５号明細書
【特許文献１３】米国特許第６，５３８，２７３号明細書
【特許文献１４】米国特許第６，１５１，２４０号明細書
【特許文献１５】米国特許第６，２７４，４２１号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１１】
従来のトランジスタの動作電圧は、ゲート誘電体間の電圧の量だけ、強誘電体層のプログラミング電圧よりも高い。電圧が強誘電体薄膜間に印加される場合、ゲートスタックに電流が流れ、この浮遊電極で電荷がトラップされる。トラップされた電荷は、下部電極と強誘電体膜との界面で分極電荷を中和し得、この構造の記憶保持時間を短くした。
【００１２】
また、強誘電体膜の熱膨張係数および格子構造は、シリコンと整合しないので、シリコン基板上に直接クリーンな界面を有する高品質の強誘電体膜を形成することが非常に困難であった。
【課題を解決するための手段】
【００１３】
（発明の要旨）
本発明は、ゲート誘電体の位置に導電性酸化物を有する強誘電体トランジスタを開示する。ゲート誘電体を導電性酸化物で置換することによって、強誘電体層の下部ゲートは、導電性酸化物からシリコン基板までを導電性にし、従って、浮遊ゲート効果をなくする。浮遊ゲート内にトラップされた電荷に関連する漏れ電流に関連する記憶保持能力の劣化は、排除される。さらに、強誘電体トランジスタの動作電圧は、ゲート誘電体が欠如しているために、強誘電体層のプログラミング電圧まで減少され得る。
【００１４】
本発明の強誘電体トランジスタは、金属強誘電体金属導電性酸化物シリコン（ＭＦＭＣＳ）ＦＥＴであり得る。ＭＦＭＣＳトランジスタのゲートスタックは、シリコン基板上の導電性酸化物層上に堆積した下部金属電極（または下部ゲート）上に堆積した強誘電体層上に堆積した上部金属電極（または上部ゲート）を有する。
【００１５】
本発明の強誘電体トランジスタはまた、金属強誘電体導電性酸化物シリコン（ＭＦＣＳ）ＦＥＴであり得る。ＭＦＣＳトランジスタのゲートスタックは、シリコン基板上の導電性酸化物層上に堆積した強誘電体層上に堆積した金属電極（または上部ゲート）を有する。
【００１６】
導電性酸化物はさらに、強誘電体層との格子整合の利点を有し得、強誘電体の界面において酸素の拡散問題を低減または排除して、強誘電体トランジスタを改良し得る。また、導電性酸化物は、他の誘電体および金属膜とともにエッチング選択性を改良し得るという利点を有し得る。
【００１７】
本発明の強誘電体トランジスタの製造プロセスは、ゲートエッチングプロセスまたは置換ゲートプロセスによって実行され得る。ゲートエッチングプロセスでは、多層ゲートスタックが堆積およびエッチングされ、一方、置換ゲートプロセスでは、置換ゲートスタックがデバイスの他の部分を製造するための代替物として堆積され、その後、置換ゲートスタックが除去され、機能的なゲートスタックが堆積される。
【００１８】
本発明の強誘電体トランジスタは、基板に提供されるソースおよびドレイン領域と、該ソース領域と該ドレイン領域との間の該基板上のゲート構造であって、該基板を覆う導電性酸化物層と、該導電性酸化物層を覆う強誘電体材料層と、該強誘電体材料層を覆う上部電極導電性層とを含む、ゲート構造とを含み、それにより上記目的が達成される。
【００１９】
前記導電性酸化物層と前記強誘電体材料層との間に下部電極導電性層をさらに含んでもよい。
【００２０】
前記電極導電性層は、金属の層、導電性酸化物の層、または、金属および導電性酸化物の多層であってもよい。
【００２１】
前記導電性酸化物層は、導電性ペロブスカイト酸化物、高温超伝導酸化物、または、Ｍｏ、Ｗ、Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｉｎ、Ｚｎ、Ｓｎ、Ｎｄ、Ｎｂ、Ｓｍ、ＬａおよびＶからなる群から選択される任意の材料の酸化物膜を含んでもよい。
【００２２】
本発明の強誘電体トランジスタを製造する方法は、半導体基板を準備する工程と、該基板上にゲートスタックを形成する工程であって、該ゲートスタックは、該基板を覆う導電性酸化物層と、該導電性酸化物層の上の強誘電体材料層と、該強誘電体材料層の上の上部電極導電性層とを含む、工程と、該ゲートスタックの反対側にドレインおよびソース領域を形成する工程とを包含し、それにより上記目的が達成される。
【００２３】
前記ゲートスタックは、前記導電性酸化物層と前記強誘電体材料層との間に下部電極導電性層をさらに含んでもよい。
【００２４】
前記ゲートスタックを形成する工程は、前記多層のゲートスタックの堆積、該ゲートスタックのフォトリソグラフィパターニング、および、該ゲートスタックのエッチングを含んでもよい。
【００２５】
前記ドレインおよびソース領域を形成する工程は、高ドープ濃度の注入を含んでもよい。
【００２６】
前記ソースおよびドレイン領域へ前記ＬＤＤイオンを注入する工程をさらに包含してもよい。
【００２７】
前記ゲートスタックの側壁に誘電体スペーサを形成する工程をさらに包含してもよい。
【００２８】
前記電極導電性層は、金属の層、導電性酸化物の層、または、金属および導電性酸化物の多層であってもよい。
【００２９】
前記導電性酸化物層は、導電性ペロブスカイト酸化物、高温超伝導酸化物、または、Ｍｏ、Ｗ、Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｉｎ、Ｚｎ、Ｓｎ、Ｎｄ、Ｎｂ、Ｓｍ、ＬａおよびＶからなる群から選択される任意の材料の酸化物膜を含んでもよい。
【００３０】
本発明の強誘電体メモリトランジスタを製造する方法は、半導体基板を準備する工程と、該基板上に置換ゲートスタックを形成する工程であって、該置換ゲートスタックは、該基板を覆う導電性酸化物層と、該導電性酸化物層の上の犠牲層とを含む、工程と、該置換ゲートスタックの反対側にドレインおよびソース領域を形成する工程と、該置換ゲートスタックを囲む領域を充填しつつ、該置換ゲートスタックの上部部分を露出する工程と、該置換ゲートスタックの該犠牲層部分を除去する工程と、該ゲートスタックの残存部分を形成する工程であって、該ゲートスタックの残存部分は、該導電性酸化物層の上の強誘電体材料層と、該強誘電体材料層の上の上部電極導電性層とを含む、工程とを包含し、それにより上記目的が達成される。
【００３１】
前記置換ゲートスタックは、前記導電性酸化物層と前記犠牲層との間に位置する下部電極導電性層をさらに含んでもよい。
【００３２】
前記犠牲層材料は、窒化シリコンまたは二酸化シリコンを含んでもよい。
【００３３】
前記置換ゲートスタックを囲む領域を充填しつつ、前記置換ゲートスタックの上部部分を露出する工程は、誘電体膜の堆積と、該置換ゲートスタックの該上部部分を露出するように、該堆積された誘電体膜の平坦化とを含んでもよい。
【００３４】
前記ゲートスタックの残存部分を形成する工程は、前記強誘電体材料層の堆積と、該強誘電体材料層の平坦化と、前記上部電極導電性層の堆積と、前記上部電極導電性層のフォトリソグラフィパターニングと、該上部電極導電性層のエッチングとを含んでもよい。
【００３５】
前記置換ゲートスタックを形成する工程は、前記置換ゲートスタックの堆積、該置換ゲートスタックのフォトリソグラフィパターニング、および、該置換ゲートスタックのエッチングを含んでもよい。
【００３６】
前記電極導電性層は、金属の層、導電性酸化物の層、または、金属および導電性酸化物の多層であってもよい。
【００３７】
前記導電性酸化物層は、導電性ペロブスカイト酸化物、高温超伝導酸化物、または、Ｍｏ、Ｗ、Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｉｎ、Ｚｎ、Ｓｎ、Ｎｄ、Ｎｂ、Ｓｍ、ＬａおよびＶからなる群から選択される任意の材料の酸化物膜を含んでもよい。
【発明の効果】
【００３８】
本発明により、強誘電体メモリトランジスタのより高い動作電圧およびトラップされた電荷の問題の両方に対処することができ、改良された強誘電体メモリトランジスタ構造およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００３９】
（本発明の詳細な説明）
本発明の強誘電体トランジスタは、ゲート誘電体を置換する導電性酸化物層を有する強誘電体電界効果トランジスタである。このように、本発明の強誘電体トランジスタは、導電性酸化物ゲート強誘電体トランジスタと呼ばれ、好ましくは、不揮発性メモリ用途で利用される。
【００４０】
本発明の第１の実施形態は、図３に示され、ｎチャネル導電性酸化物ゲート強誘電体トランジスタを示す。本発明のゲートスタックは、上部ゲート電極６３、強誘電体膜６２、下部ゲート電極６１および導電性酸化物ゲート５１を含み、ｐ型シリコン基板上に位置し、高濃度のｎ型不純物イオンを有するソース領域６４とゲート領域６５との間に配置される。強誘電体トランジスタは、分離トレンチ６６によって分離される。本発明のトランジスタのゲート絶縁体は、ＩｎＯ２またはＲｕＯ２のような導電性酸化物と置換され、浮遊ゲート効果を妨げる。
【００４１】
図４は、上記のｎチャネル導電性酸化物強誘電体トランジスタの動作を示す。図４Ａにおいて、正の電圧がゲート電極６３に印加される場合、強誘電体膜６２の分極が生じ、電子は、強誘電体膜の上部に引かれ、ホールは、強誘電体膜の下部に引かれる。電子は、その後、導電性酸化物における強誘電体ゲートスタックの下のシリコン表面に蓄積される。これは、高い導電性チャネル６７を形成する。従って、強誘電体トランジスタは、「オン」になり、すなわち、電圧バイアスがソース６４とドレイン６５との間に置かれた場合、電流がトランジスタを介して流れる。強誘電体トランジスタメモリは不揮発性であり、つまり、トランジスタは、強誘電体膜６２の残存する分極により、この正の電圧が除去された後でさえ、オン状態のままになる。
【００４２】
図４Ｂにおいて、負の電圧がゲート電極６１に印加される場合、逆の極性が強誘電体膜６２に生じ、ホールは、強誘電体ゲートの上部に引かれ、電子は、強誘電体膜の下部に引かれる。ホールは、その後、導電性酸化物における強誘電体ゲートスタックの下のシリコン表面に蓄積される。導電性チャネル６７は存在せず、強誘電体トランジスタは「オフ」になり、すなわち、非導電性状態がソース６４とドレイン６５との間に置かれ、この状態は、負の電圧が除去された後でさえ維持される。
【００４３】
導電性酸化物は、下部電極６１がｎ＋ソースとドレインとの接合部と直接接触することを妨げる。下部電極６１は、導電性酸化物５１を介してシリコンに接続されるので、下部電極６１は、電気的に絶縁され、従って、浮遊ゲートのように電荷を蓄積することができない。従って、このデバイスの電荷保持時間は、強誘電体薄膜を介する電流に依存しない。
【００４４】
本発明の第２の実施形態では、下部ゲート電極が省略される。このように、導電性酸化物ゲート強誘電体トランジスタのゲートスタックは、図５に示されるように、上部ゲート電極１６３、強誘電体膜１６２および導電性酸化物ゲート１５１を含む。
【００４５】
本発明の導電性酸化物は、好ましくは、導電性金属酸化物であるが、任意の金属成分のない導電性酸化物であってもよい。導電性酸化物は、シリコン基板と良好な界面を生成し得、堆積された強誘電体膜との良好な格子整合を有し、特にぺロブスカイト結晶構造を有する格子を有するように選択され得る。
【００４６】
さらに、強誘電体膜の電極として機能する導電性酸化物は、強誘電体膜の品質、結果として、強誘電体トランジスタの動作を改良し得る。強誘電体膜は、一般的に、反応ガスとしての酸素による堆積プロセスのような酸化雰囲気中、あるいは、堆積された強誘電体膜の安定性を改良するアニーリングプロセスの酸素雰囲気中で形成される。従って、強誘電体膜の電極材料は、好ましくは、ＰｔおよびＩｒのような酸化抵抗性貴金属である。導電性酸化物は、既に酸化抵抗を有し、さらに、高密度の酸素により、導電性酸化物膜は、強誘電体／導電性酸化物の界面における酸素の移動および蓄積を抑制し得、強誘電体の疲労のような信頼性および制御可能性を改良し、従って、その分極特性を改良する。
【００４７】
導電性金属酸化物のさらなる１つの利点は、エッチング選択性である。金属酸化物の蒸気圧は、通常非常に高いため、酸素は、導電性金属酸化物のエッチングガスとして用いられ得る。従って、導電性金属酸化物は、他の誘電体膜に対して高い選択性エッチング率でエッチングされ得る。さらに、導電性金属酸化物膜（例えば、ＲｕＯ２）は、通常、金属膜をエッチングするために用いられるＦおよびＣｌのようなハロゲンと容易に反応し得ないので、導電性金属酸化物および金属は、高い選択性エッチング率を有し得る。
【００４８】
導電性金属酸化物膜は、好ましくは、ＭＯ、Ｗ、Ｔｃ、Ｒｅ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ、Ｐｔ、Ｉｎ、Ｚｎ、Ｓｎ、Ｓｒ−ＲｕまたはＳｒ−Ｃｏの群から選択される任意の１つの金属の酸化物膜（例えば、ＩｒＯ２およびＲｕＯ２）か、または、ＮｄＯ、ＮｂＯ、ＳｍＯ、ＬａＯおよびＶＯのような岩塩（ＮａＣｌ）結晶構造の面心立方金属酸化物である。導電性酸化物を形成する好ましい方法は、堆積による。しかしながら、拡散およびイオン注入によるドーピングのような他の方法が用いられ得る。例えば、導電性酸化物は、ホウ素（Ｂ）ドープまたはフッ素（Ｆ）ドープしたＺｎＯ、および、アンチモン（Ｓｂ）ドープまたはフッ素（Ｆ）ドープしたＳｎＯ２であり得る。
【００４９】
導電性酸化物は、ランタンストロンチウムコバルト酸化物（ＬＳＣＯ）のような任意の数の導電性ぺロブスカイト酸化物から構成され得る。単純なぺロブスカイト酸化物の典型的な例は、通常、ＳｒＲｕＯ３またはＬａＮｉＯ３のような一般式ＡＢＯ３によって表される。ここで、ＡＢは、（Ａ＝Ｃａ，Ｓｒ）（Ｂ＝Ｖ，Ｃｒ，Ｆｅ，Ｒｕ）、（Ａ＝Ｌａ）（Ｂ＝Ｔｉ，Ｃｏ，Ｎｉ，Ｃｕ）、（Ａ＝Ｈ，Ｌｉ，Ｎａ，Ｋ）（Ｂ＝Ｒｅ，Ｍｏ，Ｎｂ）、（Ａ＝Ｌａ１−ｘＳｒｘ）（Ｂ＝Ｖ，Ｍｎ，Ｃｏ）の任意の組み合わせであり得る。導電性ペロブスカイト酸化物の別の例は、一般式Ａ２Ｂ２Ｏ７によって表される。ここで、（Ａ＝Ｂｉ，Ｐｄ）（Ｂ＝Ｒｕ１−ｘＢｉｘ，Ｒｕ１−ｘＰｂｘ）である。層状ペロブスカイト酸化物の例は、ＣａＴｉＯ、ＳｒＲｕＯ３、ＳｒＩｒＯ３、Ｓｒ２ＲｕＯ４、Ｓｒ２ＩｒＯ４のような（Ｓｒ（Ｒｕ，Ｉｒ，Ｃｒ）Ｏ３）（ＳｒＯ）ｎ、および、Ｂａ２ＲｕＯ４を含む。導電性酸化物膜はまた、Ｌａ１−ｘＳｒｘＣｕＯ４、Ｎｄ１−ｘＣｅｘＣｕＯ４、ＹＢａ２Ｃｕ３Ｏ７、Ｂｉ２Ｓｒ２Ｃａｎ−１ＣｕｎＯ２ｎ＋４、（Ｎｄ１−ｘＣｅｘ）２ＣｕＯ４のような高温超伝導酸化物を含み得る。例えば、本明細書中で参照として援用する特許文献１４を参照されたい。
【００５０】
本発明で開示される強誘電体材料は、好ましくは、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３（ＰＺＴ）、ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）、Ｐｂ５Ｇｅ３Ｏ１１（ＰＧＯ）、ＢａＴｉＯ３またはＬｉＮｂＯ３のいずれかであるが、導電性酸化物強誘電体トランジスタにおいて、ヒステリシス効果を示す任意の強誘電体材料が用いられ得る。好ましい強誘電体化合物は、好ましくは、ＰＧＯ、ＳＢＴおよびＰＺＴの順である。
【００５１】
下部電極および上部電極は、好ましくは、アルミニウム、プラチナまたはイリジウムのような金属層であり、より好ましくは、導電性層、導電性酸化物層、導電性金属酸化物層、あるいは、導電性酸化物／金属層または導電性金属酸化物／金属のような多層である。
【００５２】
本発明の範囲内では、開示される導電性酸化物強誘電体トランジスタ構造はまた、従来技術の状態の全ての有利な特徴を組み込み得る。従来技術の状態の全ての有利な特徴とは、例えば、ＳＯＩまたはＳＩＭＯＸ基板、ハロまたはＬＤＤソースおよびドレイン、ゲートスタックの側壁スペーサ、シャロートレンチ分離（ＳＴＩ）またはＬＯＣＯＳ分離、チタニウムシリサイド、コバルトシリサイドまたはニッケルシリサイドのようなシリサイド形成、隆起したソースおよびドレイン、パッシベーション、タングステンまたはアルミニウムの接触、アルミニウムまたは銅のメタライゼーションである。
【００５３】
本発明は、さらに、導電性酸化物強誘電体トランジスタの製造プロセスを開示する。導電性酸化物強誘電体トランジスタの製造プロセスは、ある特定のプロセスに関連して以下に説明および記載されるが、本発明は、示される細目に限定されることが意図されない。半導体製造の一般的なプロセスは、長年実用化されてきており、デバイスまたは構造を製造する多数の異なる方法により、本発明の範囲内であり、かつ、本発明の意味するところから逸脱することなく、製造プロセスの細目において、様々な改変がなされ得る。
【００５４】
導電性酸化物強誘電性トランジスタの１つの製造プロセスは、ゲートエッチングプロセスであり、このゲートエッチングプロセスは、ゲートスタックを形成するエッチングプロセスを利用し、
−半導体基板を準備する工程と、
−基板上に半導体スタックを形成する工程と、
−ゲートスタックの反対側にドレインおよびソース領域を形成する工程と
を包含する。
【００５５】
このデバイス製造プロセスは、その後、パッシベーションおよび相互接続メタライゼーション工程により完了する。
（半導体基板を準備する工程、図６Ａ）
この製造プロセスは、基板（ｐ型またはｎ型、バルクまたは絶縁体上のシリコン、ＳＯＩまたはＳＩＭＯＸ）ならびにウェル形成およびデバイス分離のための技術的に最適なプロセスの任意の状態で、開始する。図６Ａは、アクティブデバイス領域２１４を形成するｐ型基板２１０（適切な訂正および調整により、同様の製造プロセスがｎ型基板に適用され得る）とシャロートレンチ分離（ＳＴＩ）２１６とを示す。簡単のために、重要であるが関連性のない周辺デバイス、ウェル形成プロセスおよびアクティブ領域の閾値電圧の調整のような詳細は示されない。
（基板上にゲートスタックを形成する工程、図６Ｂ）
その後、導電性酸化物／下部電極／強誘電体膜／上部電極のゲートスタックの多層が堆積される。本発明の第２の実施形態では、下部電極が省略され、ゲートスタックの多層は、３つの層、すなわち、導電性酸化物、強誘電体膜および上部電極のみを有する。導電性酸化物は、好ましくは、１０〜３０ｎｍの厚さであり、好ましくは、ＩｎＯ２またはＲｕＯ２であるが、上述される任意の導電性酸化物材料であってもよい。下部電極は、好ましくは、５０〜２００ｎｍの厚さであり、好ましくは、プラチナまたはイリジウムであるが、任意の導電性金属または導電性酸化物材料であってもよい。強誘電体層は、好ましくは、５０〜３００ｎｍの厚さであり、好ましくは、ＰＧＯ、ＢＳＴまたはＰＺＴであるが、ヒステリシス効果を示す任意の強誘電体材料であってもよい。上部電極は、好ましくは、５０〜２００ｎｍの厚さであり、好ましくは、アルミニウム、プラチナまたはイリジウムであるが、任意の導電性材料または導電性酸化物材料であってもよい。さらに、電極層（下部または上部電極のどちらか）は、金属および導電性酸化物の多層であってもよい。
【００５６】
ゲートスタックの多層は、その後、図６Ｂに示されるように、上部電極２１３、強誘電体２１２、下部電極２１１および導電性酸化物２０１を含む強誘電体ゲートスタックにパターニングされる。ゲートスタックの多層のパターニングは、好ましくは、この場合、フォトリソグラフィによる。パターンマスクがゲートスタックの多層上に提供され、その後、ゲートスタックの多層がパターンマスクに応じてエッチングされ、その後、パターンマスクが除去される。パターンマスクは、好ましくは、フォトレジスト層であり、フォトレジスト層は、フォトマスクの下でＵＶ光に対してコーティングかつ露出され、フォトマスクからフォトレジストにパターンを移す。フォトレジストマスクは、エッチング工程の間にゲートスタックの多層を保護して、フォトレジストからゲートスタックの多層にパターンを移す。その後、フォトレジストマスクは、剥ぎ取られ得る。ゲートスタックの多層のエッチングは、好ましくは、反応性イオンエッチングまたはウェットエッチングによって達成される。
【００５７】
次の工程は、ソース２１８およびドレイン２１９領域への低ドーピングドレイン（ＬＤＤ）イオン注入であるが、強誘電体メモリトランジスタは、このＬＤＤイオン注入を必要としても、必要としなくてもよい。ＬＤＤ注入は、１５ｋｅＶ〜４０ｋｅＶのエネルギーレベルでのリンイオンの注入、または、３０ｋｅＶ〜６０ｋｅＶのエネルギーレベルでのヒ素イオンの注入を含む。ＬＤＤリンまたはヒ素注入のドーズ量は、約５ｘ１０１４ｃｍ−２〜１０１５ｃｍ−２であるが（図６Ｃ）、特定のエネルギーおよびドーズ量値は、強誘電体トランジスタ動作を最適化するために調整され得る。
【００５８】
次の工程は、側壁スペーサの形成である。窒化シリコンまたは二酸化シリコンのような誘電体材料の層は、ゲートスタック上に約２０〜８０ｎｍの厚さまで堆積され、その後、強誘電体ゲートスタック上に誘電体側壁スペーサ２２０を残すように異方性エッチングされる（図６Ｄ）。
（ドレインおよびソース領域をゲートスタックの反対側に形成する工程、図６Ｅ）
その後、ソース領域２２１およびドレイン領域２２２は、例えば、約１０１５ｃｍ−２〜５ｘ１０１５ｃｍ−２のドーズ量のヒ素、および、１５ｋｅＶ〜３０ｋｅＶのエネルギーレベルでの、ドープイオンの注入によって形成される（図６Ｅ）。
【００５９】
デバイス製造プロセスは、その後、パッシベーションおよび相互接続メタライゼーション工程により完了する（図６Ｆ）。二酸化シリコンのようなパッシベーション層２３５は、約１０００〜２０００ｎｍの厚さまで構造全体の上に堆積される。パッシベーション層は平坦化され、基板のトポロジーを改良し得る。この構造は、その後、約４００℃〜５００℃の温度で、約１５〜６０分間アニーリングされる。パッシベーション層は、その後、好ましくはフォトリソグラフィによってパターニングされコンタクトホールを形成し、その後、製造プロセスは、第１のレベルのメタライゼーションコンタクト２４１からソース２２１、コンタクト２４３からゲートスタック（上部電極２１３、強誘電体２１２、下部電極２１１および導電性酸化物２０１）、コンタクト２４２からドレイン２２２に継続する。
【００６０】
本発明の第２の実施形態（上部電極／強誘電体／導電性酸化物のゲートスタックによる強誘電体トランジスタ）のゲートエッチングプロセスは、下部ゲート電極工程を省略することを除き、上述のゲートエッチングプロセスと同様であり、つまり、下部ゲート電極の堆積がなく、下部ゲート電極のエッチングがない。
【００６１】
あるいは、強誘電体ゲートスタックは、本明細書中で参照として援用する特許文献１５と同様の置換ゲートプロセスによって製造され得る。製造プロセスは、置換プロセスを利用してゲートスタックを形成し、
−半導体基板を準備する工程と、
−犠牲層を含む置換ゲートスタックを形成する工程と、
−置換ゲートスタックの反対側にドレインおよびソース領域を形成する工程と、
−置換ゲートスタックを囲む領域を充填しつつ、置換ゲートスタックの上部部分を露出する工程と、
−置換ゲートスタックの犠牲層部分を除去する工程と、
−ゲートスタックの残存部分を形成する工程と
を包含する。
【００６２】
このデバイス製造プロセスは、その後、パッシベーションおよび相互接続メタライゼーション工程により完了する。
（半導体基板を準備する工程、図７Ａ）
ゲートエッチングプロセスと同様、製造プロセスは、基板（ｐ型またはｎ型、バルクまたは絶縁体上のシリコン、ＳＯＩまたはＳＩＭＯＸ）を準備する工程ならびにウェル形成およびデバイス分離のための技術的に最適なプロセスの任意の状態で、開始する。図７Ａは、アクティブデバイス領域３１４を形成するｐ型基板３１０（適切な訂正および調整により、同様の製造プロセスがｎ型基板に適用され得る）とシャロートレンチ分離（ＳＴＩ）３１６とを示す。簡単のために、重要であるが関連性のない周辺デバイス、ウェル形成プロセスおよびアクティブ領域の閾値電圧の調整のような詳細は示されない。
（基板上に犠牲層を含む置換ゲートスタックを形成する工程、図７Ｂ）
その後、多層置換ゲートスタックが堆積される。置換ゲートスタックは、デバイスの継続する製造のための代替物として機能し、機能的なゲートスタックの製造の前に除去される。このように、多層置換ゲートスタックは、多層ゲートスタックの第１の２つの層の導電性酸化物および下部電極と、犠牲ゲート置換層とを含む。ゲートスタックの下部電極が省略される本発明の第２の実施形態では、置換ゲートスタックは、導電性酸化物層と犠牲ゲート置換層とを含む。導電性酸化物は、好ましくは、１０〜３０ｎｍの厚さであり、好ましくは、ＩｎＯ２またはＲｕＯ２であるが、上述された任意の導電性材料であってもよい。下部電極は、好ましくは、５０〜２００ｎｍの厚さであり、好ましくは、プラチナまたはイリジウムであるが、上述の任意の導電性材料であってもよい。犠牲ゲート置換層は、好ましくは、約１００〜３００ｎｍの厚さであり、好ましくは、窒化シリコンまたは二酸化シリコンである。犠牲ゲート置換層は、機能的なゲートスタックの代替物として機能するので、犠牲層の厚さは、機能的なゲートスタックの残存部分の全厚さによって部分的に決定される。
【００６３】
置換ゲートスタックの多層は、その後、図７Ｂに示されるように、置換ゲート層３３０と、下部電極３１１と、導電性酸化物３０１とを含む強誘電体ゲートスタックにパターニングされる。ゲートスタックの多層のパターニングは、好ましくは、フォトリソグラフィおよび反応性イオンエッチングによる。
【００６４】
次の工程は、ソース領域３１８およびドレイン領域３１９への低ドープドレイン（ＬＤＤ）イオン注入であるが、強誘電体メモリトランジスタは、このＬＤＤイオン注入を必要としても、必要としなくてもよい。ＬＤＤ注入は、１５ｋｅＶ〜４０ｋｅＶのエネルギーレベルでのリンイオンの注入、または、３０ｋｅＶ〜６０ｋｅＶのエネルギーレベルでのヒ素イオンの注入を含む。ＬＤＤリンまたはヒ素注入のドーズ量は、約５ｘ１０１４ｃｍ−２〜１０１５ｃｍ−２である（図７Ｃ）。
【００６５】
窒化シリコンまたは二酸化シリコンのような誘電体材料の層は、約２０〜８０ｎｍの厚さまで置換ゲートスタック上に堆積され、強誘電体ゲートスタック上の誘電体側壁スペーサ３２０を残すように異方性エッチングされる（図７Ｄ）。
（置換ゲートスタックの反対側にドレインおよびソースを形成する工程、図７Ｅ）
その後、ソース領域３２１およびドレイン領域３２２は、例えば、約１０１５ｃｍ−２〜５ｘ１０１５ｃｍ−２のドーズ量のヒ素、および、１５ｋｅＶ〜３０ｋｅＶのエネルギーレベルでの、ドープイオンの注入によって形成される。
（置換ゲートスタックを囲む領域を充填しつつ、置換ゲートスタックの上部部分を露出する工程、図７Ｆ）
二酸化シリコンのような誘電体層３３５は、構造全体の上に堆積される。誘電体層は、その後、好ましくは、化学的機械的研磨（ＣＭＰ）プロセスによって、平坦化される。誘電体層の厚さは、好ましくは、置換ゲート層３３０よりも約５０％厚く、平坦化の間の破壊を妨げる。
（置換ゲートスタックの犠牲層部分を除去する工程、図７Ｇ）
置換ゲート層３３０は、好ましくはウェットエッチングプロセスによって、ゲートトレンチ３３７を露出するように除去され、周りの構造への損傷を妨げる。
【００６６】
オプションのスペーサ３４０は、ゲートトレンチの側壁に形成され得る。スペーサは、好ましくは、約１０〜３０ｎｍの厚さの窒化シリコンの層を堆積し、その後、異方性エッチングされることにより形成される（図７Ｈ）。
（ゲートスタックの残存部分を形成する工程、図７Ｉ）
強誘電体層は、その後、ゲートトレンチへと堆積される。強誘電体層は、好ましくは、ＰＧＯ、ＢＳＴまたはＰＺＴであるが、ヒステリシス効果を示す任意の強給電体材料であり得る。強誘電体層の厚さは、好ましくは、ゲートトレンチの深さよりも僅かに厚く、強誘電体層３１２を平坦化する後のＣＭＰプロセスの間の破壊効果を最小化する。
【００６７】
上部電極は、その後、強誘電体層３１２上に製造される。上部電極は、好ましくは、上部電極材料のブランケット層を堆積し、その後、好ましくは、フォトリソグラフィおよび反応性イオンエッチング技術によって上部電極へとパターニングされることにより形成される。上部電極は、好ましくは、５０〜２００ｎｍの厚さであり、好ましくは、アルミニウム、プラチナまたはイリジウムであるが、任意の導電性材料であってもよい。
【００６８】
デバイス製造プロセスは、その後、パッシベーションおよび相互接続メタライゼーション工程により完了する（図７Ｊ）。二酸化シリコンのようなパッシベーション層は、約３００〜５００ｎｍの厚さまで構造全体上に堆積される。この構造は、その後、約４００℃〜５００℃の温度で、約１５分〜６０分間、アニーリングされる。パッシベーション層は、その後、好ましくは、フォトリソグラフィによってパターニングされコンタクトホールを形成し、その後、製造プロエスは、第１のレベルのメタライゼーションコンタクト３４１からソース３２１、コンタクト２４３からゲートスタック（上部電極３１３、強誘電体３１２、下部電極３１１および導電性酸化物３０１）、コンタクト３４２からドレイン３２２に継続する。
【００６９】
本発明の第２の実施形態（上部電極／強誘電体／導電性酸化物のゲートスタックによる強誘電体トランジスタ）の置換ゲートプロセスは、下部ゲート電極工程を省略することを除き、上述の置換プロセスと同様であり、つまり、下部ゲート電極の堆積がなく、下部ゲート電極のエッチングがない。
【００７０】
以上のように、デバイス製造の方法とともに、新規性のある強誘電体トランジスタおよびそのメモリセル用途が開示された。本発明の好ましい実施形態が開示されたが、さらなるその変形および改変が添付の特許請求の範囲に記載される本発明の範囲内でなされ得ることが理解される。さらに、本発明は、不揮発性メモリ用途で利用する強誘電体トランジスタに関連して記載されたが、本明細書中に開示される本発明の概念の他の用途もまた、当業者に理解される。
【００７１】
（要約）
本発明は、ゲート誘電体の位置に導電性酸化物を有する強誘電体トランジスタを開示する。導電性酸化物ゲート強誘電体トランジスタは、金属／強誘電体／金属の３層、または、金属／強誘電体の２層を導電性酸化物ゲートの上部に有し得る。ゲート誘電体を導電性酸化物と置換することによって、強誘電体層の下部ゲートは、導電性酸化物からシリコン基板までを導電性にし、これにより、浮遊ゲート効果を最小化する。浮遊ゲート内にトラップされた電荷に関連する漏れ電流に関連する記憶保持能力の劣化は、排除される。ゲートエッチングプロセスまたは置換ゲートプロセスによる強誘電体トランジスタの製造もまた開示される。
【図面の簡単な説明】
【００７２】
【図１】図１は、金属強誘電体シリコン（ＭＦＳ）ＦＥＴである、典型的な強誘電体ゲート制御半導体電界効果トランジスタ（ＦＥＴ）を示す。
【図２Ａ】図２Ａは、金属強誘電体酸化物シリコンＭＦＯＳトランジスタの概略を示す。
【図２Ｂ】図２Ｂは、金属強誘電体金属酸化物シリコンＭＦＭＯＳトランジスタの概略を示す。
【図３】図３は、本発明の導電性酸化物強誘電体トランジスタの概略を示す。
【図４Ａ】図４Ａは、本発明の導電性酸化物強誘電体トランジスタの動作を示す。
【図４Ｂ】図４Ｂは、本発明の導電性酸化物強誘電体トランジスタの動作を示す。
【図５】図５は、本発明の導電性酸化物強誘電体トランジスタの別の実施形態を示す。
【図６Ａ】図６Ａは、ゲートエッチングプロセスの代表的な製造プロセスを示す。
【図６Ｂ】図６Ｂは、ゲートエッチングプロセスの代表的な製造プロセスを示す。
【図６Ｃ】図６Ｃは、ゲートエッチングプロセスの代表的な製造プロセスを示す。
【図６Ｄ】図６Ｄは、ゲートエッチングプロセスの代表的な製造プロセスを示す。
【図６Ｅ】図６Ｅは、ゲートエッチングプロセスの代表的な製造プロセスを示す。
【図６Ｆ】図６Ｆは、ゲートエッチングプロセスの代表的な製造プロセスを示す。
【図７Ａ】図７Ａは、置換ゲートプロセスの代表的な製造プロセスを示す。
【図７Ｂ】図７Ｂは、置換ゲートプロセスの代表的な製造プロセスを示す。
【図７Ｃ】図７Ｃは、置換ゲートプロセスの代表的な製造プロセスを示す。
【図７Ｄ】図７Ｄは、置換ゲートプロセスの代表的な製造プロセスを示す。
【図７Ｅ】図７Ｅは、置換ゲートプロセスの代表的な製造プロセスを示す。
【図７Ｆ】図７Ｆは、置換ゲートプロセスの代表的な製造プロセスを示す。
【図７Ｇ】図７Ｇは、置換ゲートプロセスの代表的な製造プロセスを示す。
【図７Ｈ】図７Ｈは、置換ゲートプロセスの代表的な製造プロセスを示す。
【図７Ｉ】図７Ｉは、置換ゲートプロセスの代表的な製造プロセスを示す。
【図７Ｊ】図７Ｊは、置換ゲートプロセスの代表的な製造プロセスを示す。
【図７Ｋ】図７Ｋは、置換ゲートプロセスの代表的な製造プロセスを示す。
【符号の説明】
【００７３】
１５１  導電性酸化物ゲート
１６２  強誘電体膜
１６３  上部ゲート電極
２０１  導電性酸化物
２１０  ｐ型基板
２１１  下部電極
２１２  強誘電体
２１３  上部電極
２１４  アクティブデバイス領域
２１６  シャロートレンチ分離（ＳＴＩ）
２１８  ソース
２１９  ドレイン
２２０  誘電体側壁スペーサ
３０１  導電性酸化物
３１０  ｐ型基板
３１１  下部電極
３１２  強誘電体
３１３  上部電極
３１４  アクティブデバイス領域
３１６  シャロートレンチ分離（ＳＴＩ）
【図１】
2005086211.tif 000003
【図２Ａ】
2005086211.tif 000004
【図２Ｂ】
2005086211.tif 000005
【図３】
2005086211.tif 000006
【図４Ａ】
2005086211.tif 000007
【図４Ｂ】
2005086211.tif 000008
【図５】
2005086211.tif 000009
【図６Ａ】
2005086211.tif 000010
【図６Ｂ】
2005086211.tif 000011
【図６Ｃ】
2005086211.tif 000012
【図６Ｄ】
2005086211.tif 000013
【図６Ｅ】
2005086211.tif 000014
【図６Ｆ】
2005086211.tif 000015
【図７Ａ】
2005086211.tif 000016
【図７Ｂ】
2005086211.tif 000017
【図７Ｃ】
2005086211.tif 000018
【図７Ｄ】
2005086211.tif 000019
【図７Ｅ】
2005086211.tif 000020
【図７Ｆ】
2005086211.tif 000021
【図７Ｇ】
2005086211.tif 000022
【図７Ｈ】
2005086211.tif 000023
【図７Ｉ】
2005086211.tif 000024
【図７Ｊ】
2005086211.tif 000025
【図７Ｋ】
2005086211.tif 000026