(57)【要約】【課題】  ジッタの少ない画像を出力可能なプリンタを提供する。【解決手段】  遅延素子３１を直列に接続した第１の遅延回路２１を用いて、水平同期信号φ２とクロック信号ＣＬＫとの位相差をデジタルな値ｍとして取得する判定回路２３と、値ｍとの和が一定になる値ｎを求める制御回路２５と、遅延素子３２を直列に接続した第２の遅延回路２２を用いて水平同期信号φ２とクロック信号ＣＬＫとの位相差を補償するように遅延した画像信号φ３を出力する出力回路２４とを有するＡＳＩＣ１４により画像データを出力する。これにより、クロック信号の周波数を高めなくても、クロック信号よりも高い分解能で水平同期信号φ２から一定時間だけ経過したタイミングで画像データφ３を出力し、ジッタの発生を抑制できる。【選択図】        図２
2005186530.tif 000002
【特許請求の範囲】
【請求項１】
複数の遅延素子が直列に接続された第１の遅延回路の第１の入力に供給された第１の信号を、前記複数の遅延素子のそれぞれの出力側でクロック信号によりサンプリングし、前記第１の信号が検出される、前記第１の入力から最大ｍ番目の遅延素子を判断する判定回路と、
前記値ｍとの和が一定になる値ｎを求める制御回路と、
前記第１の遅延回路と同じ特性の複数の遅延素子が直列に接続された第２の遅延回路の第２の入力に供給された第２の信号を、前記第２の入力から前記ｎ番目の遅延素子の出力側から出力する出力回路とを有するデータ処理装置。
【請求項２】
請求項１において、前記第１の遅延回路と前記第２の遅延回路とは、当該データ処理装置の熱影響および／または電源電圧のほぼ等しい領域に配置されているデータ処理装置。
【請求項３】
請求項１において、前記第１の遅延回路の近傍に前記第２の遅延回路が配置されているデータ処理装置。
【請求項４】
請求項１において、プリンタエンジンから得られる水平同期信号を前記第１の信号として前記第１の入力に供給する第１の供給手段と、
前記プリンタエンジンに供給する画像信号を前記第２の信号として前記第２の入力に供給する第２の供給手段とを有するデータ処理装置。
【請求項５】
請求項４に記載のデータ処理装置と、前記プリンタエンジンとを有するプリンタ。
【請求項６】
複数の遅延素子が直列に接続された第１の遅延回路の第１の入力に第１の信号を供給し、前記複数の遅延素子のそれぞれの出力側でクロック信号によってサンプリングすることにより、前記第１の信号が検出される、前記第１の入力から最大ｍ番目の遅延素子を判断する判定工程と、
前記値ｍとの和が一定になる値ｎを求める工程と、
前記第１の遅延回路と同じ特性の複数の遅延素子が直列に接続された第２の遅延回路の第２の入力に第２の信号を供給し、前記第２の入力から前記ｎ番目の遅延素子の出力側から出力する出力工程とを有するデータ処理方法。
【請求項７】
請求項６において、前記判定工程では、プリンタエンジンから得られた水平同期信号を前記第１の信号として供給し、
前記出力工程では、前記プリンタエンジンに供給される画像信号を前記第２の信号として供給するデータ処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はクロック信号により動作するデータ処理装置およびデータ処理方法に関するものである。
【背景技術】
【０００２】
ラスタスキャン方式のレーザプリンタにおいては、プリンタエンジンから出力される水平同期信号を制御系で検出すると、制御系から１ライン分の画像信号の出力が開始され、１ライン分の画像の記録が開始される。図５に示した例では、プリンタエンジンから供給される水平同期信号／ＨＳＹＮＣが立ち下がったことが検出されると、プリンタエンジンに対し画像の１ライン分の画像信号／ＶＯＵＴの供給が開始され、プリンタエンジンで１ライン分の画像の記録が開始される。したがって、水平同期信号は、感光ドラムなどの媒体に１ライン分の画像の記録を開始する記録開始位置を決定するトリガ信号としての機能も備えている。
【特許文献１】特開平８−９４９５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
クロック信号に同期して動作するデータ処理装置においては、信号のサンプリングもクロック信号に同期して行われる。したがって、水平同期信号もクロック信号に同期して検出され、検出されてから一定時間が経過したときに画像データの供給が始まる。一方、本来、水平同期信号は感光ドラムの所定の個所から反射されたレーザを検出するなどの方法により得られるものであり、メカ的な条件が整ったタイミングで生成されるものである。そして、メカ的な条件が整ったタイミングから一定時間後に画像データを供給して記録することにより、感光ドラムに記録される画像データの開始位置が揃うことになる。
【０００４】
メカ的に、あるいはアナログ的に生成される水平同期信号をクロック信号によりサンプリングすると、最長で１クロック分の遅れが発生する可能性があり、この遅れは画像データの開始位置の偏差となる。したがって、クロック信号に同期した処理を行う限り、画像データの開始位置は、１クロックに相当する幅の誤差が発生し、縦線を印刷した場合には縦線がギザギザになり、いわゆるジッタが発生する。このジッタが明確に見える程度になると印刷品質の劣化に繋がる。
【０００５】
クロック信号の周波数を高めることにより、ジッタは小さくなるので印刷品質は向上する。しかしながら、クロック信号の周波数を高くすることは、消費電力の増大につながり、また、高い周波数で動作するＡＳＩＣあるいはＬＳＩは高価である。したがって、画像処理などの主な印刷処理には必要とされないにもかかわらず、ジッタを抑制するためだけに高周波のクロック信号で動作するＡＳＩＣを製造することは経済的とはいえない。
【０００６】
特開平８−９４９５０号公報には、印刷処理を制御するクロック信号を逓倍することにより高い周波数のクロック信号を生成してジッタを防止する画像記録装置が開示されている。この画像記録装置では、画像データを画素単位で変調するために使用する画素クロック信号の逓倍関係にある高い周波数の基準クロック信号を発生させ、この基準クロック信号（正相基準クロック信号）と、この基準クロックの逆相のクロック信号（逆相基準クロック信号）を用意し、これらの基準クロック信号の立ち上がり時点のうち、画像の書き出し開始位置に相当する時刻に、より近い基準クロックを選択し、この基準クロック信号を画素クロックとして使用できる周波数に分周するようにしている。この方法であると、高周波のクロック信号で動作する回路を限定することは可能となる。しかしながら、高周波のクロック信号で動作する回路を組み込む必要があることには代わりなく、ＡＳＩＣを高周波クロック信号が取り扱えるベースで設計し、さらに、周波数の異なるクロック信号が混在した論理回路を設計する必要があるので、決して経済的な解であるとは言えない。
【０００７】
レーザプリンタのジッタを抑制する技術に限らず、クロック信号により動作するデータ処理装置において、クロック信号よりも高速に信号（トリガ信号）を検出し、その信号に同期した処理を行いたいという要望は常にあるが、クロック信号でデジタル的に動作する論理回路において、高周波数のクロック信号あるいはそれに類する高周波成分を含む信号を部分的にも用いないで、クロック信号より分解能の高い処理を行わせる技術を開示したものは見当たらない。
【０００８】
そこで、本発明においては、クロック信号から高周波のクロック信号を生成したりすることなく、外部から入力されるトリガ信号などの信号をクロック信号よりも高い分解能で検出し、それに同期した処理を行うことができるデータ処理装置およびデータ処理方法を提供することを目的としている。そして、レーザプリンタにおいて、高周波のクロック信号を用いてジッタを抑制するのと同等の効果を、部分的にも高周波のクロック信号を用いずに実現できるデータ処理装置およびデータ処理方法を提供することを目的としている。
【課題を解決するための手段】
【０００９】
本発明においては、複数の遅延素子が直列に接続された第１の遅延回路の第１の入力に供給された第１の信号を、複数の遅延素子のそれぞれの出力側でクロック信号によりサンプリングし、第１の信号が検出される、第１の入力から最大ｍ番目の遅延素子を判断する判定回路と、値ｍとの和が一定になる値ｎを求める制御回路と、第１の遅延回路と同じ特性の複数の遅延素子が直列に接続された第２の遅延回路の第２の入力に供給された第２の信号を、第２の入力からｎ番目の遅延素子の出力側から出力する出力回路と有するデータ処理装置を提供する。このデータ処理装置においては、第１の入力に供給された第１の信号とクロック信号との偏差（位相差）あるいは遅延は、判定回路において数値ｍとして得られる。そして、制御回路において、値ｍとの和が一定となる値ｎを求め、クロック信号に同期した第２の信号を出力回路のｎ番目の遅延素子の出力側から出力することにより、遅延素子１つの遅延時間をＴｄとすると、第１の信号が第１の遅延回路の第１の入力に入力されてから、第２の信号が出力回路から出力されるまでの時間Ｔｗは、以下の式（１）で表される。
Ｔｗ＝（ｍ＋ｎ）Ｔｄ＋Ｃｄ      ・・・（１）
【００１０】
Ｃｄは、判定回路において最大ｍ番目の遅延素子の出力側において第１の信号が検出されてから第２の信号が出力回路に入力されるまでに消費されるサイクル数であり、第１の信号を検出するタイミングとは無関係にクロック信号に同期して消費された時間（インターバル）である。インターバルＣｄは一定になるように回路が構成され、数値ｍと数値ｎとの和は一定になるので、第１の信号を検出する精度は最大で１つの遅延素子の遅延時間Ｔｄの範囲となる。遅延時間Ｔｄがクロック信号の１サイクルより小さな遅延素子は、そのクロック信号で動作する論理回路を作り込んだＡＳＩＣなどにおいて容易に作り込むことが可能である。したがって、本発明のデータ処理装置は、クロック信号よりも分解能の高い遅延時間Ｔｄで第１の信号を検出し、第１の信号に対し、クロック信号より分解能の高いタイミングで同期して第２の信号を出力することができる。
【００１１】
さらに、本発明のデータ処理装置においては、判定回路において第１の信号とクロック信号との偏差はクロック信号に同期してサンプリングされ、その結果は値ｍとしてクロック信号と同期して処理されるデジタルデータとなる。そして、出力回路においても、クロック信号と同期して処理されるデジタルデータの値ｎを使用し、クロック信号に同期して入力された第２の信号を、ｎ番目の遅延素子の出力から出力することによりクロック信号よりも高い分解能を得ている。したがって、本発明のデータ処理装置においては、クロック信号よりも高い分解能で、第１の信号を検出し、第２の信号を出力できるにも関わらず、制御する信号は全てクロック信号と同期して処理することが可能であり、データ処理装置を全てクロック信号の周波数で設計し、製造すること可能となる。すなわち、本発明のデータ処理装置により、クロック信号に同期した論理回路を用いて、クロック信号よりも高い周波数でデータあるいは信号の入出力を制御することが可能となる。したがって、本発明により、クロック信号よりも高い分解能で信号を検出し、それに同期した処理を行うことができる経済的なアーキテクチャを提供することができる。
【００１２】
また、本発明においては、複数の遅延素子が直列に接続された第１の遅延回路の第１の入力に第１の信号を供給し、複数の遅延素子のそれぞれの出力側でクロック信号によってサンプリングすることにより、第１の信号が検出される、第１の入力から最大ｍ番目の遅延素子を判断する判定工程と、値ｍとの和が一定になる値ｎを求める工程と、第１の遅延回路と同じ特性の複数の遅延素子が直列に接続された第２の遅延回路の第２の入力に第２の信号を供給し、第２の入力からｎ番目の遅延素子の出力側から出力する出力工程とを有するデータ処理方法を提供する。この制御方法により、第１の遅延回路と第２の遅延回路とを用いた低コストなデータ処理装置において、クロック信号よりも高い分解能で信号を検出し、それに同期した処理を行うことができる。
【００１３】
遅延素子による遅延時間は温度により変動する可能性がある。したがって、第１の遅延回路における遅延素子の遅延時間Ｔｄと、第２の遅延回路における遅延素子の遅延時間Ｔｄとの間のずれを最小限に止めるために、第１の遅延回路と第２の遅延回路とは、当該データ処理装置の熱影響および／または電源電圧のほぼ等しい領域に配置されていることが望ましい。例えば、第１の遅延回路の近傍に第２の遅延回路を配置することが望ましい。
【００１４】
本発明のデータ処理装置は、電気回路、ＡＳＩＣ、ＬＳＩなどのチップあるいはチップセット、それらを搭載したプリント基板、さらに適当な制御機能を備えた制御モジュールあるいは制御ユニットなどとして実現される。電気回路に限らず、光あるいは磁気などを媒体とする回路にも適用可能である。データ処理装置に、プリンタエンジンから得られる水平同期信号を第１の信号として第１の入力に供給する第１の供給手段と、プリンタエンジンに供給する画像信号を第２の信号として第２の入力に供給する第２の供給手段とを設けることにより、上述したジッタを抑制するために使用することが可能であり、ジッタが発生する時間差を遅延時間Ｔｄの範囲に止めることが可能となる。また、本発明のデータ処理方法は、判定工程では、プリンタエンジンから得られた水平同期信号を第１の信号として供給し、出力工程では、プリンタエンジンに供給される画像信号を第２の信号として供給することにより、ジッタを遅延素子の遅延時間Ｔｄに低減することができる。したがって、本発明のデータ処理装置およびデータ処理方法を用いることにより、プリンタエンジンから高画質の画像を印刷することが可能なプリンタを提供することができる。
【発明の効果】
【００１５】
本発明では、複数の遅延素子を備えた第１の遅延回路に供給された第１の信号とクロック信号との偏差あるいは遅延を数値ｍとして得て、この数値ｍとの和が一定となる値ｎを求めて出力回路のｎ番目の遅延素子の出力側からクロック信号に同期した第２の信号を出力するようにしている。これにより、第１の信号を検出する精度を、最大で１つの遅延素子の遅延時間の範囲まで高めることが可能であり、クロック信号よりも周期の短い遅延素子の遅延時間により、クロック信号よりも高い分解能で第１の信号を検出できる。このため、第１の信号に対し、クロック信号よりも周期が短く分解能の高いタイミングで同期して第２の信号を出力することが可能になる。また、クロック信号よりも高い分解能で、第１の信号を検出し、第２の信号を出力できるが、これらの処理は全てクロック信号と同期した処理として行うことが可能であり、データ処理装置を全てクロック信号の周波数で設計できる。したがって、本発明により、クロック信号よりも高い分解能で信号を検出し、それに同期した処理を行うことができる経済的なＡＳＩＣまたはＬＳＩを提供できる。このような本発明のデータ処理装置を用いれば、ジッタを遅延素子の遅延時間まで低減でき、プリンタエンジンから高画質の画像を印刷できる経済的なプリンタを提供できる。
【発明を実施するための最良の形態】
【００１６】
以下に図面を参照して本発明をさらに詳しく説明する。図１に、本発明に係るデータ処理装置を有するプリンタの概略を示してある。プリンタ１はラスタスキャン方式のレーザプリンタである。プリンタ１は、デジタルカメラなどの周辺機器やパーソナルコンピュータなどのホスト装置から印刷用のデータφ１をインターフェイス３から受け取る。印刷用データφ１はコンパクトフラッシュ（登録商標）やメモリスティックなどのストレージにより提供されても良い。このプリンタ１は、プリンタエンジン４から出力される水平同期信号（／ＮＳＹＮＣ）φ２の立下りからの時間により、ライン方向（表示方向または水平方向）の印刷開始位置が決定される。したがって、プリンタエンジン４から出力された水平同期信号φ２が検出されてから一定時間後に画像信号φ３がプリンタエンジン４に出力されて印刷が開始される。
【００１７】
プリンタ１は、制御用のモジュールとしてＣＰＵ１１、ＲＡＭ１２、ＲＯＭ１３およびＡＳＩＣ１４とを有しており、これらがバス１５により接続されている。プリンタ１は、さらに、クロック信号ＣＬＫを供給するクロック発生器１６を備えており、ＣＰＵ１１、ＡＳＩＣ１４、あるいはその他のモジュールは、クロック信号ＣＬＫに基づいて動作する。ＲＡＭ１２は、その一部の領域が１ページ分などの単位で画像を格納するフレームメモリ１２ａとして利用され、イメージコントローラとしての機能を備えたＡＳＩＣ１４は、プリンタエンジン４から水平同期信号φ２を受け取ると、フレームメモリ１２ａから１ライン分の画像信号φ３をプリンタエンジン４に出力し、１ライン単位の印刷が実行される。
【００１８】
図２にＡＳＩＣ１４のイメージコントローラとしての機能の概略構成を示してある。ＡＳＩＣ１４は、ｐ（ｐ≧２）個の遅延素子３１が直列に接続された第１の遅延回路２１と、第１の遅延回路２１と同じ特性のｐ個の遅延素子３２が直列に接続された第２の遅延回路２２と、第１の遅延回路２１の入力（第１の入力）２１ａに第１の信号としてプリンタエンジン４からの水平同期信号φ２を入力する配線（第１の供給手段）３５と、第２の遅延回路２２の入力（第２の入力）２２ａにフレームメモリ１２ａからの画像信号φ３を入力する配線（第２の供給手段）３６とを備えている。第１の遅延回路２１においては、直列に接続されたバッファゲートおよび配線が遅延素子３１として機能し、入力２１ａに供給された水平同期信号φ２は直列に接続された遅延素子３１を伝播することにより、各々の遅延素子３１の出力側に遅延素子による遅延時間Ｔｄだけ遅れた水平同期信号が表れる。以降では、水平同期信号φ２が入力２１ａに供給された後に、各々の遅延素子３１の出力２１ｂから得られる信号を遅延信号ＤＬＹＡ（ｋ）（１≦ｋ≦ｐ）で示す。１つの遅延素子３１による遅延時間をＴｄとすると、ｍ番目の遅延素子３１の出力側に表れる信号ＤＬＹＡ（ｍ）は水平同期信号φ２からｍ×Ｔｄだけ遅延した信号になる。
【００１９】
第２の遅延回路２２においては、フレームメモリ１２ａから画像信号φ３が入力２２ａに供給され、直列に接続された遅延素子３２を伝播する。したがって、各々の遅延素子３２の出力側に遅延素子による遅延時間Ｔｄだけ遅れた画像信号φ３が表れる。以降では、画像信号φ３が入力２２ａに供給された後、各々の遅延素子３２の出力２２ｂに表れた信号を遅延信号ＤＬＹＢ（ｋ）で示す。各々の遅延素子３２の特性は第１の遅延回路２１の遅延素子３１と同じになるように作られているので、理想的には、第２の遅延回路２２の遅延素子３２による遅延時間は第１の遅延回路２１と同様にＴｄである。したがって、ｎ番目の遅延素子３２の出力側に表れる信号ＤＬＹＢ（ｎ）は画像信号φ３をｎ×Ｔｄだけ遅延した信号になる。
【００２０】
ＡＳＩＣ１４は、さらに、第１の遅延回路２１の遅延信号ＤＬＹＡ（ｋ）をクロック信号ＣＬＫによりサンプリングする判定回路２３と、第２の遅延回路２２の遅延信号ＤＬＹＢ（ｋ）からいずれか１つの信号を選択して出力する出力回路２４と、出力回路２４において選択される信号ＤＬＹＢを選択する制御回路２５とを備えている。
【００２１】
判定回路２３は、クロック信号ＣＬＫの立ち上がりで各々の遅延信号ＤＬＹＡ（ｋ）をサンプリングする。判定回路２３の一例は、各々の遅延信号ＤＬＹＡ（ｋ）をアンドゲートでクロック信号ＣＬＫによりサンプリングし、その結果をＦＦにラッチする回路である。第１の遅延回路２１では、水平同期信号φ２を遅延素子毎に遅延時間Ｔｄだけ遅れた複数の遅延信号ＤＬＹＡが得られる。このため、少なくとも最終段のｐ番目の遅延素子３１から出力される信号の遅延時間（ｐ×Ｔｄ）が１クロック（クロック信号ＣＬＫの１サイクル）より長ければ、その前段の（ｐ−１）番目までの遅延素子３１から出力される複数の信号ＤＬＹＡにより、水平同期信号φ２を数分の１のクロックに分解した信号あるいはタイミングを得ることができる。したがって、信号ＤＬＹＡをクロック信号でサンプリングすることにより、水平同期信号φ２とクロック信号との位相差あるいは偏差を遅延時間Ｔｄの分解能の範囲で得ることができる。
【００２２】
たとえば、図３（ａ）に示すように、クロック信号ＣＬＫに対して偏差（位相差）Ｄだけ先行しているタイミングｔ１で、ローレベルに変化した水平同期信号φ２（／ＨＳＹＮＣ）が入力され、次のクロック信号ＣＬＫの立ち上がりのタイミングｔ２でサンプリングしたときに、ｍ番目の遅延素子３１の出力の遅延信号ＤＬＹＡ（ｍ）までローレベルに変化した水平同期信号φ２が得られたとする。このことは、クロック信号ＣＬＫと水平同期信号φ２の位相差Ｄがｍ×Ｔｄと、（ｍ＋１）×Ｔｄの間であることを意味する。したがって、判定回路２３によりクロック信号ＣＬＫでサンプリングされた最大の遅延信号ＤＬＹＡ（ｍ）を判断することにより、アナログ的な遅延素子の遅延時間Ｔｄの分解能の範囲で、クロック信号ＣＬＫと水平同期信号φ２の遅延または位相差Ｄを判断でき、その位相差Ｄをデジタル信号である数値ｍで出力することができる。
【００２３】
制御回路２５は、判定回路２３から得られた値ｍとの和を一定にする値ｎを算出する演算部２７と、その値ｎを出力回路２４に供給する制御信号φ５を保持するバッファ２８とを備えている。演算部２７には、値ｍと値ｎとの和Ｋが予め与えられており、判定回路２３によりデコードされた位相差Ｄに相当する値ｍに基づき、和Ｋが得られる値ｎを演算する。
【００２４】
出力回路２４は制御信号φ５により指定されたｎ番目の遅延素子３１の出力を選択し、画像信号φ３としてプリンタエンジン４に出力する。図３（ｂ）に示すように、画像信号φ３（／Ｖｘ０）は、配線などによる一定の遅延時間Ｔｄｗはあるとしてもフレームメモリ１２ａからクロック信号ＣＬＫに同期して第１の遅延回路２２の入力２２ａに供給される。このため、出力回路２４から出力される画像信号φ３は、クロック信号ＣＬＫの立ち上がりのタイミングｔ３に対して位相差ｎ×Ｔｄと一定の遅延時間Ｔｄｗだけ遅れたタイミングｔ４で出力され、プリンタエンジン４に供給される。
【００２５】
したがって、出力回路２４からプリンタエンジン４に供給される画像データφ３のタイミングｔ４は、水平同期信号φ２が第１の遅延回路２１に供給されたタイミングｔ１から以下の式（２）に示す時間Ｔｗだけ遅延したものになる。
Ｔｗ＝（ｍ＋ｎ）Ｔｄ＋Ｔｗｄ＋Ｃｄ      ・・・（２）
【００２６】
ここで、時間Ｃｄは、第１の遅延回路２１において水平同期信号φ２をクロック信号ＣＬＫによりサンプリングしたタイミングｔ２と、第２の遅延回路２２に対しクロック信号ＣＬＫにより映像信号φ３を出力したタイミングｔ３との時間差である。したがって、時間Ｃｄは、一定の機能のためにクロック信号ＣＬＫに同期した回路で消費される時間なのでサイクル数は一定になる。また、上述したように、値ｍと値ｎとの和は、値Ｋになるように制御回路２５により制御されており、時間Ｔｗｄは配線の遅延時間なので、一定と考えて良く、理想的には遅延時間は発生しないと理解しても良い。したがって、画像信号φ３は、水平同期信号φ２が第１の遅延回路２１に入力されてから一定時間Ｔｗの後に出力回路２４から出力される。そして、第１の遅延回路２１を用いた水平同期信号φ２の分解能は遅延素子３１による遅延時間Ｔｄになる。
【００２７】
クロック信号ＣＬＫで動作するように設計されたＡＳＩＣ１４において、遅延時間Ｔｄがクロック信号ＣＬＫの数分の１あるいはそれ以下になるように設計することは通常の設計範囲であり、極めて容易である。したがって、本例のＡＳＩＣ１４により、クロック信号ＣＬＫよりも高い分解能で水平同期信号φ２を検出でき、その分解能のレベルで一定の時間間隔を開けて、水平同期信号φ２に同期したタイミングで画像データφ３をプリンタエンジン４に供給できる。このため、本例のＡＳＩＣ１４を採用したプリンタ１においては、水平同期信号φ２に対する記録開始位置をクロック信号ＣＬＫよりも分解能の高いレベルで制御することが可能となり、水平方向の印刷開始位置が、目に見える、あるいは一目で分かるような程度に凸凹になるジッタの発生を防止することができる。
【００２８】
図４にＡＳＩＣ１４におけるイメージコントローラとしての処理の概要をフローチャートを用いて示してある。ステップ４１において、プリンタエンジン４が水平同期信号φ２を生成すると、ステップ４２において、判定回路２３は第１の遅延回路２１を用いて、その水平同期信号φ２とクロック信号ＣＬＫとの位相差をデジタルな値ｍに変換する。ステップ４３において、制御回路２５は、クロック信号ＣＬＫと水平同期信号φ２との位相差を補償する遅延時間を示すデジタルな値ｎを算出し、ステップ４４において、出力回路２４は第２の遅延回路２２を用いて、指示された時間だけクロック信号ＣＬＫから遅れた画像信号φ３を出力する。このような制御により、水平同期信号φ２が得られてから画像信号φ３が出力されるまでの時間をクロック信号ＣＬＫの１サイクルよりも短い遅延素子の遅延時間Ｔｄの単位で揃えることが可能となる。
【００２９】
さらに、上記の制御方法を採用した本例のＡＳＩＣ１４においては、水平同期信号φ２のタイミングをクロック信号ＣＬＫよりも高い周波数で検出し、それに同期してクロック信号ＣＬＫよりも高い分解能で時間調整された画像データφ３を出力する処理を、クロック信号ＣＬＫに同期した処理で行うことができる。判定回路２３においては、水平同期信号φ２とクロック信号ＣＬＫとの位相差はデジタルデータとして出力され、出力回路２４においては、位相差を補償する遅延を示すデータをデジタルデータとして受け取る。したがって、ＡＳＩＣ１４においては、クロック信号ＣＬＫで同期したロジック回路により、信号処理をクロック信号ＣＬＫよりも高い周波数で処理できている。このため、ＡＳＩＣ１４は、全体あるいは部分的にも実際に動作するクロック信号よりも高い周波数で動かす必要はなく、本例のＡＳＩＣ１４はクロック信号ＣＬＫの周波数で動くように設計するだけで、実質的にクロック信号ＣＬＫよりも高い周波数の信号処理を可能としている。したがって、レーザプリンタにおけるジッタをキャンセルするための対策が施されたＡＳＩＣの設計および製造の難易度は飛躍的に低減され、低コストで品質の良い印刷が可能なＡＳＩＣおよびそれを備えたプリンタを提供することができる。
【００３０】
式（２）に示した時間Ｔｗをより高い精度で一定にするには、値ｍを得る第１の遅延回路２１における遅延時間Ｔｄと、値ｎを使用する第２の遅延回路における遅延時間Ｔｄとを同一にすることが望ましい。遅延時間Ｔｄは、クロック周波数に比較すると小さいので、第１の遅延回路２１における遅延時間Ｔｄと第２の遅延回路２２における遅延時間Ｔｄとの差に起因する印刷開始位置の凸凹（ジッタ）は、１クロックの誤差として現れていたジッタと比較すれば非常に小さい。したがって、第１の遅延回路２１を構成する遅延素子の特性と、第２の遅延回路２２を構成する遅延素子の特性とを、それほど高い精度で一致させなくても十分にジッタを小さくすることができる。
【００３１】
しかしながら、遅延素子の特性は構造的な相違に加えて、電源電圧あるいは温度などによっても変化する。したがって、１クロックの誤差に比べれば非常に小さくても、上記のような遅延回路の条件の相違が相乗的に作用するとジッタを大きくする要因となる。このため、本例のＡＳＩＣ１４においては、第１の遅延回路２１と第２の遅延回路２２とをほとんど隣接した位置に配置し、電源電圧の格差、温度差による遅延時間の差ができるだけ発生しないようにしている。また、回路配置の都合上、第１の遅延回路２１と第２の遅延回路２２とを近くに配置できない場合は、ＡＩＳＣ１４において温度が同じになるような位置、例えば、対称な位置にこれらの遅延回路２１および２２を配置することが望ましい。さらに、各遅延素子３１および３２の間を接続する配線や、各遅延素子から出力を導く配線の遅延も遅延時間Ｔｄの差として検出されるので、配線による遅延もできるだけ一致するような配置を採用することが望ましい。
【００３２】
なお、上記の例においては、アナログ遅延素子としてバッファゲートを遅延素子として採用しているが、適当な遅延を発生するその他の公知の回路構成を採用しても良い。バッファゲートおよび配線により構成される１つの遅延素子は、作り込みが容易であり、複数の遅延素子を伝達する際に信号の減衰も防止できるので、本例の遅延回路を形成する遅延素子としては最も適している。また、配線による遅延が遅延時間に占める割合は決して少なくなく、各々のバッファゲートを単位とする遅延時間の精度を上げるには、レイアウト時に遅延時間を考慮して配線長の調整を適宜行うことが望ましい。
【００３３】
また、上記では、レーザプリンタにおいて水平同期信号に同期して画像データを出力する例を示しているが、本発明は、ターゲットの信号に同期して一定時間にデータを出力する必要のある処理においては印刷処理に限らず適用することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明に係るデータ処理装置を有するプリンタの概略構成を示す図である。
【図２】ＡＳＩＣのイメージコントローラとして機能の概略構成を示す図である。
【図３】図３（ａ）は第１の遅延回路を用いて水平同期信号とクロック信号との位相差を検出する様子を示すタイミングチャート、図３（ｂ）は第２の遅延回路を用いてクロック信号から遅延した画像データを出力する様子を示すタイミングチャートである。
【図４】ＡＳＩＣにおけるイメージコントローラとしての処理を示すフローチャートである。
【図５】水平同期信号が検出されてから画像信号が出力される様子を示す図である。
【符号の説明】
【００３５】
１    プリンタ
１４    ＡＳＩＣ
２１    第１の遅延回路
２１ａ    第１の入力
２２    第２の遅延回路
２２ａ    第２の入力
２３    判定回路
２４    出力回路
２５    制御回路
３１、３２    遅延素子
φ２    水平同期信号（第１の信号）
φ３    画像信号（第２の信号）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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