(57)【要約】【課題】  通常のウェハで製造でき、過電圧を抑制できるダイオードを内蔵し、かつ該ダイオードが同一素子内のＩＧＢＴと同等の電流を流せるダイオード内蔵型ＩＧＢＴを実現する。【構成】  ＩＧＢＴ１００は、ＩＧＢＴ領域１３０と過電圧抑制ダイオード領域１４０を備え、通常のウェハから製造される。ＩＧＢＴ領域１３０とダイオード領域１４０は、素子分離溝１１１ａとｐ型分離拡散層１１１ｂで構成される素子分離層１１１で分離されている。ＩＧＢＴ領域１３０のｎ型エミッタ層１０７とダイオード領域１４０のｎ型カソード層１１０は同時形成される。ｐ型層１０１の裏面全体には電極（不図示）が形成され、ＩＧＢＴ領域１３０のＩＧＢＴのコレクタとダイオード領域１４０のダイオードのアノードが電気的に接続される。【選択図】  図１           
2005243936.tif 000002
【特許請求の範囲】
【請求項１】
ＩＧＢＴ領域とダイオード領域を備えた半導体装置において、
前記ＩＧＢＴ領域は、
第１導電型の層と、
該第１導電型の層上に積層形成された第２導電型の層と、
該第２導電型の層の表層部に形成された第１導電型のウェル層と、
該各第１導電型ウェル層の表層部に形成された第２導電型のエミッタ層と、
前記第２導電型の層と前記ウェル層と前記エミッタ層に接するように形成されたゲート絶縁膜と、
該ゲート絶縁膜を介して前記ウェル層に対向するように形成されたゲートを備え、
前記ダイオード領域は、
前記第１導電型の層と、
前記第２導電型の層と、
前記第２導電型の層の表層部に形成された第２導電型のカソード層を備え、
前記ＩＧＢＴ領域の前記第１導電型の層はコレクタ層であり、前記ダイオード領域の前記第１導電型の層はアノード層であり、前記ＩＧＢＴ領域と前記ダイオード領域は前記第２導電型の層の表面から前記第１導電型の層の内部まで埋め込まれた素子分離層によって分離されていることを特徴とする半導体装置。
【請求項２】
ＩＧＢＴ領域とダイオード領域を備えた半導体装置において、
前記ＩＧＢＴ領域は、
第１導電型の層と、
該第１導電型の層上に積層形成された第2導電型の層と、
該第２導電型の層の表層部に形成された第1導電型のウェル層と、
該各第1導電型ウェル層の表層部に形成された第2導電型のエミッタ層と、
前記第２導電型の層と前記ウェル層と前記エミッタ層に接するように形成されたゲート絶縁膜と、
該ゲート絶縁膜を介して前記ウェル層に対向するように形成されたゲートを備え、
前記ダイオード領域は、
前記第１導電型の層と、
該第１導電型の層上に積層形成された第２導電型の層と、
該第２導電型の層の表層部に形成された第1導電型のアノード層と、
該第２導電型の層の表層部に形成された第２導電型のカソード層を備え、
前記ＩＧＢＴ領域の前記第１導電型の層はコレクタ層であり、前記ＩＧＢＴ領域と前記ダイオード領域は、前記第２導電型の層の表面から前記第１導電型の層まで埋め込まれた素子分離層によって分離されていることを特徴とする半導体装置。
【請求項３】
ＩＧＢＴ領域と第１及び第２のダイオード領域を備えた半導体装置において、
前記ＩＧＢＴ領域は、
第１導電型の層と、
該第１導電型の層上に積層形成された第2導電型の層と、
該第２導電型の層の表層部に形成された第1導電型のウェル層と、
該各第1導電型ウェル層の表層部に形成された第2導電型のエミッタ層と、
前記第２導電型の層と前記ウェル層と前記エミッタ層に接するように形成されたゲート絶縁膜と、
該ゲート絶縁膜を介して前記ウェル層に対向するように形成されたゲートを備え、
前記第1ダイオード領域は、
前記第１導電型の層と、
該第１導電型の層上に積層形成された第２導電型の層と、
該第２導電型の層の表層部に形成された第２導電型のカソード層を備え、
前記第２ダイオード領域は、
前記第１導電型の層と、
該第１導電型の層上に積層形成された第２導電型の層と、
該第２導電型の層の表層部に形成された第1導電型のアノード層と、
該第２導電型の層の表層部に形成された第２導電型のカソード層を備え、
前記ＩＧＢＴ領域の前記第１導電型の層はコレクタ層であり、前記第１ダイオード領域の前記第１導電型の層はアノード層であり、前記ＩＧＢＴ領域、前記第１のダイオード領域及び前記第２ダイオード領域は、前記第２導電型の層の表面から前記第１導電型の層まで埋め込まれた素子分離層によって分離されていることを特徴とする半導体装置。
【請求項４】
前記素子分離層は、
素子分離溝と、該素子分離溝の側面及び底部に形成された第１導電型の拡散層から構成されることを特徴とする請求項１、２または３記載の半導体装置。
【請求項５】
ＩＧＢＴとダイオードを備える半導体装置の製造方法であって、
第１導電型の層の上面に第２導電型の層を積層形成する工程と、
前記第２導電型の層の表面から前記第１導電型の層の内部にかけて素子分離層を形成し第１の領域と第２の領域に区画する工程と、
前記第１の領域と前記第２の領域で前記第２導電型の層の表面にフィールド絶縁膜を選択形成する工程と、
前記第１の領域で前記第２導電型の層の表面の前記フィールド絶縁膜が形成されていない部分にゲート絶縁膜を形成する工程と、
該ゲート絶縁膜の上部にゲートを形成する工程と、
前記第１の領域で前記第２導電型の層の表層部に第１導電型のウェル層を形成する工程と、
前記第１導電型のウェル層の表層部に第２導電型のエミッタ層を、前記第２の領域の前記第２導電型の層表層部に第２導電型のカソード層を同時形成する工程と、
前記フィールド絶縁膜と前記ゲートを覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜をエッチングして、第２導電型のエミッタ層に接続するエミッタ電極と第２導電型のカソード層に接続するカソード電極を同時形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項６】
ＩＧＢＴとダイオードを備える半導体装置の製造方法であって、
第１導電型の層の上面に第２導電型の層を積層形成する工程と、
前記第２導電型の層の表面から前記第１導電型の層の内部にかけて素子分離層を形成し第１の領域と第２の領域に区画する工程と、
前記第１の領域と前記第２の領域で前記第２導電型の層の表面にフィールド絶縁膜を選択形成する工程と、
前記第１の領域で前記第２導電型の層の表面の前記フィールド絶縁膜が形成されていない部分にゲート絶縁膜を形成する工程と、
該ゲート絶縁膜の上にゲートを形成する工程と、
前記第１の領域で前記第２導電型の層の表層部に第１導電型のウェル層を、前記第２の領域の前記第２導電型の層の表層部に第１導電型のアノード層を同時形成する工程と、
前記第１導電型のウェル層の表層部に第２導電型のエミッタ層を、前記第２の領域の前記第２導電型の層の表層部に第２導電型のカソード層を同時形成する工程と、
前記フィールド絶縁膜と前記ゲートを覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜をエッチングして、第２導電型のエミッタ層に接続するエミッタ電極、前記ダイオードの第1導電型のアノード層に接続するアノード電極及び第２導電型のカソード層に接続するカソード電極を同時形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項７】
ＩＧＢＴと第１及び第２のダイオードを備える半導体装置の製造方法であって、
第１導電型の層の上面に第２導電型の層を積層形成する工程と、
前記第２導電型の層の表面から前記第１導電型の層の内部にかけて素子分離層を形成し第１の領域と第２の領域と第３の領域に区画する工程と、
前記第１の領域と前記第２の領域及び前記第３の領域で前記第２導電型の層表面にフィールド絶縁膜を選択形成する工程と、
前記第１の領域で前記第２導電型の層の表面の前記フィールド絶縁膜が形成されていない部分にゲート絶縁膜を形成する工程と、
該ゲート絶縁膜の上にゲートを形成する工程と、
前記第１の領域で前記第２導電型の層の表層部に第１導電型のウェル層を、前記第３の領域の前記第２導電型の層の表層部に第１導電型のアノード層を同時形成する工程と、
前記第１導電型のウェル層の表層部に第２導電型のエミッタ層を、前記第２の領域の前記第２導電型の層の表層部に第２導電型の第１カソード層を、前記第３の領域の前記第２導電型の層の表層部に第２導電型の第２カソード層を同時形成する工程と、
前記フィールド絶縁膜と前記ゲートを覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜をエッチングして、第２導電型のエミッタ層に接続するエミッタ電極を、第２導電型の第１カソード層に接続する第１カソード電極を、第1導電型のアノード層に接続するアノード電極を、第２導電型の第２カソード層に接続する第２カソード電極を同時形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項８】
ＩＧＢＴとダイオードを備える半導体装置の製造方法であって、
第１導電型の層の上面に第２導電型の層を積層形成する工程と、
前記第２導電型の層の表面から前記第１導電型の層の内部にかけて素子分離層を形成し第１の領域と第２の領域に区画する工程と、
前記第１の領域と前記第２の領域で前記第２導電型の層の表面にフィールド絶縁膜を選択形成する工程と、
前記第１の領域で前記第２導電型の層の表層部に第１導電型のウェル層を形成する工程と、
前記ウェル層から前記第２導電型の層に達するようにトレンチを形成する工程と、
前記第１の領域で前記トレンチの側面及び底面にゲート絶縁膜を形成する工程と、
前記トレンチ内にゲートを形成する工程と、
前記第１の領域で前記第１導電型のウェル層の表層部に第２導電型のエミッタ層を、前記第２の領域で前記第２導電型の層表層部に第２導電型のカソード層を同時形成する工程と、
前記フィールド絶縁膜と前記ゲートを覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜をエッチングして、第２導電型のエミッタ層に接続するエミッタ電極と第２導電型のカソード層に接続するカソード電極を同時形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項９】
ＩＧＢＴとダイオードを備える半導体装置の製造方法であって、
第１導電型の層の上面に第２導電型の層を積層形成する工程と、
前記第２導電型の層の表面から前記第１導電型の層の内部にかけて素子分離層を形成し第１の領域と第２の領域に区画する工程と、
前記第１の領域と前記第２の領域で前記第２導電型の層の表面にフィールド絶縁膜を選択形成する工程と、
前記第１の領域の前記第２導電型の層の表層部に第１導電型のウェル層を、前記第２の領域で前記第２の導電型の層の表層部に第１導電型のアノード層を同時形成する工程と、
前記ウェル層から前記第２導電型の層に達するようにトレンチを形成する工程と、
前記第１の領域で前記トレンチの側面及び底面にゲート絶縁膜を形成する工程と、
前記トレンチ内にゲートを形成する工程と、
前記第１の領域で前記第１導電型のウェル層の表層部に第２導電型のエミッタ層を、前記第２の領域で前記第２導電型の層の表層部に第２導電型のカソード層を同時形成する工程と、
前記フィールド絶縁膜と前記ゲートを覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜をエッチングして、第２導電型のエミッタ層に接続するエミッタ電極、前記ダイオードの第1導電型のアノード層に接続するアノード電極及び第２導電型のカソード層に接続するカソード電極を同時形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項１０】
ＩＧＢＴと第１及び第２のダイオードを備える半導体装置の製造方法であって、
第１導電型の層の上面に第２導電型の層を積層形成する工程と、
前記第２導電型の層の表面から前記第１導電型の層の内部にかけて素子分離層を形成し第１の領域と第２の領域と第３の領域に区画する工程と、
前記第１の領域と前記第２の領域及び前記第３の領域で前記第２導電型の層表面にフィールド絶縁膜を選択形成する工程と、
前記第１の領域で前記第２導電型の層の表層部に第１導電型のウェル層を、前記第３の領域で前記第２導電型の層の表層部に第１導電型のアノード層を同時形成する工程と、
前記ウェル層から前記第２導電型の層に達するようにトレンチを形成する工程と、
前記第１の領域で前記トレンチの側面及び底面にゲート絶縁膜を形成する工程と、
前記トレンチ内にゲートを形成する工程と、
前記第１の領域で前記第１導電型のウェル層の表層部に第２導電型のエミッタ層を、前記第２の領域で前記第２導電型の層の表層部に第２導電型の第１カソード層を、前記第３の領域で前記第２導電型の層の表層部に第２導電型の第２カソード層を同時形成する工程と、
前記フィールド絶縁膜と前記ゲートを覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜をエッチングして、第２導電型のエミッタ層に接続するエミッタ電極を、第２導電型の第１カソード層に接続する第１カソード電極を、第1導電型のアノード層に接続するアノード電極を、第２導電型の第２カソード層に接続する第２カソード電極を同時形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）に係り、特にダイオードを内蔵するＩＧＢＴに関する。
【背景技術】
【０００２】
パワーエレクトロニクス用の半導体デバイスとして、最近では、パワーＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)やＩＧＢＴが主流になってきている。パワーＭＯＳＦＥＴは、高耐圧化すると損失が急増するという欠点がある。このため、高耐圧の分野においては、パワーＭＯＳＦＥＴよりもオン電圧が低いＩＧＢＴが使用される。
【０００３】
図３９は、従来の典型的なＩＧＢＴ１０００の断面構造図である。
図３９に示すＩＧＢＴ１０００は、ｐ型コレクタ層（ｐ型シリコン層）１００１、ｎ型ドリフト層（ｎ型シリコン層）１００２、フィールド絶縁膜（フィールドシリコン酸化膜）１００３、ゲート絶縁膜（ゲートシリコン酸化膜）１００４、ゲート１００５、ｐ型ベース層（ｐ型ウェル拡散層）１００６、ｎ型エミッタ層（ｎ型エミッタ拡散層）１００７、層間絶縁膜１００８及びエミッタ電極１００９から構成されている。ｐ型ベース層１００６は、ｎ型ドリフト層１００２の表面部に所定間隔だけ離れて形成されている。ｎ型エミッタ層１００７は、これらのｐ型ベース層１００６内の表面部に形成されており、各ｎ型エミッタ層１００７はエミッタ電極１００９と接続されている。
【０００４】
ゲート絶縁膜１００４は、ｎ型エミッタ層１００７の一部の上方とｐ型ベース層１００６の一部の上方及びｎ型ドリフト層１００２の上面のｐ型ベース層１００６に挟まれた部分の上方に形成されている。
ＩＧＢＴはインバータを中心にパワーエレクトロニクスへの応用が広がっている。
【０００５】
ところで、パワーＭＯＳＦＥＴでは、その構造上、ソース−ドレイン間にダイオードが自動的に形成される。このダイオードは、インバータなどのスイッチング素子として使用する場合に帰還ダイオード（逆並列ダイオード）として利用できる。しかしながら、ＩＧＢＴには、パワーＭＯＳＦＥＴのようなダイオードは自動的に形成されない。このため、ＩＧＢＴをパワー半導体デバイスとして使用する場合、帰還ダイオードを外付けするか、素子内に内蔵する必要がある。帰還ダイオード内蔵の横型ＩＧＢＴについては、従来からいろいろ考案されている（例えば、特許文献１、２参照）。
【０００６】
また、ＩＧＢＴのコレクタ−エミッタ間に加わる過電圧を抑制するダイオードを内部に形成するようにした縦型ＩＧＢＴも知られている（例えば、特許文献３参照）。この縦型ＩＧＢＴに内蔵された過電圧抑制用のダイオード（過電圧抑制ダイオード）は、ＩＧＢＴのコレクタ−エミッタ間に過電圧が印加されたときに降伏して該コレクタ−ゲート間に電流が流れるように作用する。該電流がＩＧＢＴのゲート−エミッタ間抵抗を流れるとＩＧＢＴのゲート電位が上昇してＩＧＢＴがオンとなり、ＩＧＢＴのコレクタ−エミッタ間に加わる電圧の上昇を抑制する。
【０００７】
また、最近では、耐圧の向上、損失の低減及び素子の小型化（素子の縦幅の薄膜化）を実現する新規な構成のＩＧＢＴも発表されている（例えば、非特許文献１参照）。これは、逆導通ＩＧＢＴ(Reverse Conducting ＩＧＢＴ)と呼ばれるもので、その断面構造図は図４０に示すようなものである。また、その回路構成は図４１に示す通りである。
【０００８】
図４０に示す逆導通ＩＧＢＴ２０００（以下、ＲＣ−ＩＧＢＴ２０００）の断面構造図においては、図３９に示すＩＧＢＴ１０００の構成要素と同一の構成要素には同じ符号を付与している。
ＩＧＢＴ２０００の構成上の特徴は、その裏面に複数のｐ型領域（ｐ型アノード層）２００１とｎ型領域（n型カソード層）２００２を交互に形成していることである。これらのｎ型領域２００２は、ｐ型ベース１００６と図４１に示す回路２１００における逆並列ダイオード（フリーホイールダイオード）２１０１を構成している。
【０００９】
ＲＣ−ＩＧＢＴ２０００は、コレクタ並びにゲートに正の電位をかけたときに、チャネルから電子が注入され、裏面のｐ型領域２００１からは正孔が注入されてオンするような構成となっている。また、エミッタに正の電位をかけたときには、裏面のｎ型領域２００２から電子が注入され、表面のｐ型ベース層１００６からは正孔が注入されて逆並列ダイオード２１０１がオンするような構成となっている。
【００１０】
しかしながら、ＲＣ−ＩＧＢＴ２０００は、ウェハ裏面にｐ型領域２００１とｎ型領域２００２を形成するため、以下に述べるような問題を有する。
（１）薄い厚さ（約百数十μｍ程度）のウェハでなければ製造できない。このため、製          造工程中の取り扱いも困難であり、製造装置も制約される。
【００１１】
（２）内蔵できるダイオードは、コレクタ−エミッタ間の逆並列ダイオードに限定され          る。このため、図４２に示すＩＧＢＴ３００１、ダイオード３００２、コイル          Ｌ及び電源Ｖから構成されるＬ負荷回路３０００において、該Ｌ負荷回路３０          ００のＩＧＢＴ３００１がオフになった時に、コイルＬからＩＧＢＴ３００１          に加わる過電圧を抑制するダイオード３００２を内蔵することはできない。
【００１２】
一方、特許文献３のＩＧＢＴは、帰還ダイオード（逆並列ダイオード）のみならず過電圧抑制ダイオード（但し、この過電圧抑制ダイオードは図４２の過電圧抑制ダイオード３００１と同じものではない）も内蔵している。特許文献３の過電圧抑制ダイオードはシリコン酸化膜上に設けられており、多結晶シリコンで形成されている。多結晶シリコンは単結晶シリコンよりも抵抗が大きい。したがって、特許文献３の過電圧抑制ダイオードは、その許容電流を大きくするためには層厚を大きくする必要がある。しかし、多結晶シリコンは、１μｍ程度の厚さまでしか形成できない。特許文献３の過電圧抑制ダイオードは、多結晶シリコンで形成されているのに加え、横方向に電流が流れる構造となっている。このため、特許文献３の過電圧抑制ダイオード領域の許容電流は、ｍＡ（ミリアンペア）のオーダーとなる。しかしながら、パワー半導体デバイスとして用いられる通常のＩＧＢＴでは約１００A〜２００Aの電流を流す必要がある。したがって、特許文献３の過電圧抑制ダイオードでは、通常のパワー半導体デバイスとして用いられるＩＧＢＴと同等の電流を流すことはできない。
【非特許文献１】三菱パワーデバイス技術セミナー講演資料「パワーデバイスの高性能・高機能化への進展」（２００３年１０月２３日に、三菱電機株式会社  名古屋製作所  ＦＡコミュニケーションセンターにて開催）
【特許文献１】特開平９−１４８５７９号公報
【特許文献２】特開２０００−５８８２１号公報
【特許文献３】特開平９−１８６３１５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、上記従来のダイオード内蔵ＩＧＢＴが抱える問題点に鑑み、
（１）通常のウェハ（例えば、５インチウェハの場合、厚さが５００〜６００μｍ程度）        で製造できる。
（２）Ｌ負荷回路のオフ時における過電圧を抑制できるダイオードを内蔵する。
（３）パワー半導体デバイスとして通常用いられるＩＧＢＴ素子と同等の電流が流せるダ        イオードを内蔵する。
という３つの条件を満足するダイオード内蔵型ＩＧＢＴを実現することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の第１態様の半導体装置は、ＩＧＢＴ領域とダイオード領域を備えた半導体装置を前提とする。
前記ＩＧＢＴ領域は、第１導電型の層と、該第１導電型の層上に積層形成された第２導電型の層と、該第２導電型の層の表層部に形成された第１導電型のウェル層と、該各第１導電型ウェル層の表層部に形成された第２導電型のエミッタ層と、前記第２導電型の層と前記ウェル層と前記エミッタ層に接するように形成されたゲート絶縁膜と、該ゲート絶縁膜を介して前記ウェル層に対向するように形成されたゲートを備える。
【００１５】
前記ダイオード領域は、前記第１導電型の層と、前記第２導電型の層と、前記第２導電型の層の表層部に形成された第２導電型のカソード層を備える。
本発明の第１態様の半導体装置は、上記構成において、前記ＩＧＢＴ領域の前記第１導電型の層はコレクタ層であり、前記ダイオード領域の前記第１導電型の層はアノード層であり、前記ＩＧＢＴ領域と前記ダイオード領域は前記第２導電型の層の表面から前記第１導電型の層の内部まで埋め込まれた素子分離層によって分離されていることを特徴とする。
【００１６】
本発明の第１態様の半導体装置によれば、ダイオード領域に形成されるダイオードは単結晶シリコンで構成され、素子の縦方向に電流が流れる。そして、第１導電型の層の裏面に電極を形成することによりＩＧＢＴ領域のコレクタ層とダイオード領域のアノード層を接続でき、ＩＧＢＴ領域のエミッタ層とダイオード領域のカソード層を同一工程で形成できる。したがって、ＩＧＢＴとそのＩＧＢＴのコレクタにアノードが接続される過電圧抑制用のダイオードとで構成される回路を１個の素子で実現でき、その素子の製造も容易である。
【００１７】
本発明の第２態様の半導体装置は、ＩＧＢＴ領域とダイオード領域を備えた半導体装置を前提とする。
前記ＩＧＢＴ領域は、第１導電型の層と、該第１導電型の層上に積層形成された第２導電型の層と、該第２導電型の層の表層部に形成された第１導電型のウェル層と、該各第１導電型ウェル層の表層部に形成された第２導電型のエミッタ層と、前記第２導電型の層と前記ウェル層と前記エミッタ層に接するように形成されたゲート絶縁膜と、該ゲート絶縁膜を介して前記ウェル層に対向するように形成されたゲートを備える。
【００１８】
前記ダイオード領域は、前記第１導電型の層と、該第１導電型の層上に積層形成された第２導電型の層と、該第２導電型の層の表層部に形成された第1導電型のアノード層と、該第２導電型の層の表層部に形成された第２導電型のカソード層を備える。
本発明の第２態様の半導体装置は、上記構成において、前記ＩＧＢＴ領域の前記第１導電型の層はコレクタ層であり、前記ＩＧＢＴ領域と前記ダイオード領域は、前記第２導電型の層の表面から前記第１導電型の層まで埋め込まれた素子分離層によって分離されていることを特徴とする。
【００１９】
本発明の第２態様の半導体装置によれば、ダイオード領域に単結晶シリコンで構成されるダイオードを形成できる。また、ＩＧＢＴ領域の第１導電型ウェル層とダイオード領域のアノード層を同一工程で形成できる共に、ＩＧＢＴ領域のエミッタ層とダイオード領域のカソード層を同一工程で形成できる。そして、ＩＧＢＴ領域のエミッタ層とダイオード領域のカソード層及びＩＧＢＴ領域のコレクタ層とダイオード領域のアノード層を、それぞれ、電気的に接続することにより、ＩＧＢＴとそのＩＧＢＴに逆並列接続されるダイオード（逆並列ダイオード）から構成される回路を１個の素子で実現でき、その製造も容易である。
【００２０】
本発明の第３態様の半導体装置は、ＩＧＢＴ領域と第１、第２ダイオード領域を備えた半導体装置を前提とする。
前記ＩＧＢＴ領域は、第１導電型の層と、該第１導電型の層上に積層形成された第２導電型の層と、該第２導電型の層の表層部に形成された第１導電型のウェル層と、該各第１導電型ウェル層の表層部に形成された第２導電型のエミッタ層と、前記第２導電型の層と前記ウェル層と前記エミッタ層に接するように形成されたゲート絶縁膜と、該ゲート絶縁膜を介して前記ウェル層に対向するように形成されたゲートを備える。
【００２１】
前記第１ダイオード領域は、前記第１導電型の層と、該第１導電型の層上に積層形成された第２導電型の層と、該第２導電型の層の表層部に形成された第２導電型のカソード層を備える。
前記第２ダイオード領域は、前記第１導電型の層と、該第１導電型の層上に積層形成された第２導電型の層と、該第２導電型の層の表層部に形成された第１導電型のアノード層と、該第２導電型の層の表層部に形成された第２導電型のカソード層を備える。
【００２２】
本発明の第３態様の半導体装置は、上記構成において、前記ＩＧＢＴ領域の前記第１導電型の層はコレクタ層であり、前記第１ダイオード領域の前記第１導電型の層はアノード層であり、前記ＩＧＢＴ領域のエミッタ層と前記第１ダイオード領域のカソード層は同時形成され、前記ＩＧＢＴ領域のウェル層と前記第２ダイオード領域のアノード層は同時形成され、前記ＩＧＢＴ領域、前記第１のダイオード領域及び前記第２ダイオード領域は、前記第２導電型の層の表面から前記第１導電型の層まで埋め込まれた素子分離層によって分離されていることを特徴とする。
【００２３】
本発明の第３態様の半導体装置によれば、上記第１態様の半導体装置が有する過電圧抑制用のダイオードと上記第２態様の半導体装置が有する逆並列ダイオードを内蔵するＩＧＢＴを１個の素子で実現でき、その製造も容易である。
本発明の第１、第２または第３態様の半導体装置において、前記素子分離層は、例えば、素子分離溝と、該素子分離溝の側面及び底部に形成された第１導電型の拡散層から構成される。素子分離層をこのような構成にすることにより、素子端部の等電位を確実に確保できる。また、素子内の寄生ｎｐｎトランジスタの動作を抑制でき、素子内部におけるＩＧＢＴとダイオード間または第１ダイオードと第２ダイオード間の漏れ電流も低減できる。
【００２４】
本発明の第１態様の半導体装置製造方法は、ＩＧＢＴとダイオードを備える半導体装置の製造方法を前提とし、第１導電型の層の上面に第２導電型の層を積層形成する工程と、前記第２導電型の層の表面から前記第１導電型の層の内部にかけて素子分離層を形成し第１の領域と第２の領域に区画する工程と、前記第１の領域と前記第２の領域で前記第２導電型の層の表面にフィールド絶縁膜を選択形成する工程と、前記第１の領域で前記第２導電型の層の表面の前記フィールド絶縁膜が形成されていない部分にゲート絶縁膜を形成する工程と、該ゲート絶縁膜の上部にゲートを形成する工程と、前記第１の領域で前記第２導電型の層の表層部に第１導電型のウェル層を形成する工程と、前記第１導電型のウェル層の表層部に第２導電型のエミッタ層を、前記第２の領域の前記第２導電型の層表層部に第２導電型のカソード層を同時形成する工程と、前記フィールド絶縁膜と前記ゲートを覆う層間絶縁膜を形成する工程と、前記層間絶縁膜をエッチングして、第２導電型のエミッタ層に接続するエミッタ電極と第２導電型のカソード層に接続するカソード電極を同時形成する工程とを備えることを特徴とする。
【００２５】
本発明の第１態様の半導体装置製造方法によれば、上記本発明の第１態様の半導体装置を製造できる。
本発明の第２態様の半導体装置製造方法は、ＩＧＢＴとダイオードを備える半導体装置の製造方法を前提とし、第１導電型の層の上面に第２導電型の層を積層形成する工程と、前記第２導電型の層の表面から前記第１導電型の層の内部にかけて素子分離層を形成し第１の領域と第２の領域に区画する工程と、前記第１の領域と前記第２の領域で前記第２導電型の層の表面にフィールド絶縁膜を選択形成する工程と、前記第１の領域で前記第２導電型の層の表面の前記フィールド絶縁膜が形成されていない部分にゲート絶縁膜を形成する工程と、該ゲート絶縁膜の上にゲートを形成する工程と、前記第１の領域で前記第２導電型の層の表層部に第１導電型のウェル層を、前記第２の領域の前記第２導電型の層の表層部に第１導電型のアノード層を同時形成する工程と、前記第１導電型のウェル層の表層部に第２導電型のエミッタ層を、前記第２の領域の前記第２導電型の層の表層部に第２導電型のカソード層を同時形成する工程と、前記フィールド絶縁膜と前記ゲートを覆う層間絶縁膜を形成する工程と、前記層間絶縁膜をエッチングして、第２導電型のエミッタ層に接続するエミッタ電極、前記ダイオードの第１導電型のアノード層に接続するアノード電極及び第２導電型のカソード層に接続するカソード電極を同時形成する工程とを備えることを特徴とする。
【００２６】
本発明の第２態様の半導体装置製造方法によれば、上記本発明の第２態様の半導体装置を製造できる。
本発明の第３態様の半導体装置製造方法は、ＩＧＢＴと第１及び第２のダイオードを備える半導体装置の製造方法を前提とし、第１導電型の層の上面に第２導電型の層を積層形成する工程と、前記第２導電型の層の表面から前記第１導電型の層の内部にかけて素子分離層を形成し第１の領域と第２の領域と第３の領域に区画する工程と、前記第１の領域と前記第２の領域及び前記第３の領域で前記第２導電型の層表面にフィールド絶縁膜を選択形成する工程と、前記第１の領域で前記第２導電型の層の表面の前記フィールド絶縁膜が形成されていない部分にゲート絶縁膜を形成する工程と、該ゲート絶縁膜の上にゲートを形成する工程と、前記第１の領域で前記第２導電型の層の表層部に第１導電型のウェル層を、前記第３の領域の前記第２導電型の層の表層部に第１導電型のアノード層を同時形成する工程と、前記第１導電型のウェル層の表層部に第２導電型のエミッタ層を、前記第２の領域の前記第２導電型の層の表層部に第２導電型の第１カソード層を、前記第３の領域の前記第２導電型の層の表層部に第２導電型の第２カソード層を同時形成する工程と、前記フィールド絶縁膜と前記ゲートを覆う層間絶縁膜を形成する工程と、前記層間絶縁膜をエッチングして、第２導電型のエミッタ層に接続するエミッタ電極を、第２導電型の第１カソード層に接続する第１カソード電極を、第１導電型のアノード層に接続するアノード電極を、第２導電型の第２カソード層に接続する第２カソード電極を同時形成する工程とを備えることを特徴とする。
【００２７】
本発明の第３態様の半導体装置製造方法によれば、上記本発明の第３態様の半導体装置を製造できる。
本発明の第４態様の半導体装置製造方法は、ＩＧＢＴとダイオードを備える半導体装置の製造方法を前提とし、第１導電型の層の上面に第２導電型の層を積層形成する工程と、前記第２導電型の層の表面から前記第１導電型の層の内部にかけて素子分離層を形成し第１の領域と第２の領域に区画する工程と、前記第１の領域と前記第２の領域で前記第２導電型の層の表面にフィールド絶縁膜を選択形成する工程と、前記第１の領域で前記第２導電型の層の表層部に第１導電型のウェル層を形成する工程と、前記ウェル層から前記第２導電型の層に達するようにトレンチを形成する工程と、前記第１の領域で前記トレンチの側面及び底面にゲート絶縁膜を形成する工程と、前記トレンチ内にゲートを形成する工程と、前記第１の領域で前記第１導電型のウェル層の表層部に第２導電型のエミッタ層を、前記第２の領域で前記第２導電型の層表層部に第２導電型のカソード層を同時形成する工程と、前記フィールド絶縁膜と前記ゲートを覆う層間絶縁膜を形成する工程と、前記層間絶縁膜をエッチングして、第２導電型のエミッタ層に接続するエミッタ電極と第２導電型のカソード層に接続するカソード電極を同時形成する工程とを備えることを特徴とする。
【００２８】
本発明の第４態様の半導体装置製造方法によれば、トレンチゲート構造を有する上記本発明の第１態様の半導体装置を製造できる。
本発明の第５態様の半導体装置製造方法は、ＩＧＢＴとダイオードを備える半導体装置の製造方法を前提とし、第１導電型の層の上面に第２導電型の層を積層形成する工程と、前記第２導電型の層の表面から前記第１導電型の層の内部にかけて素子分離層を形成し第１の領域と第２の領域に区画する工程と、前記第１の領域と前記第２の領域で前記第２導電型の層の表面にフィールド絶縁膜を選択形成する工程と、前記第１の領域の前記第２導電型の層の表層部に第１導電型のウェル層を、前記第２の領域で前記第２の導電型の層の表層部に第１導電型のアノード層を同時形成する工程と、前記ウェル層から前記第２導電型の層に達するようにトレンチを形成する工程と、前記第１の領域で前記トレンチの側面及び底面にゲート絶縁膜を形成する工程と、前記トレンチ内にゲートを形成する工程と、前記第１の領域で前記第１導電型のウェル層の表層部に第２導電型のエミッタ層を、前記第２の領域で前記第２導電型の層の表層部に第２導電型のカソード層を同時形成する工程と、前記フィールド絶縁膜と前記ゲートを覆う層間絶縁膜を形成する工程と、前記層間絶縁膜をエッチングして、第２導電型のエミッタ層に接続するエミッタ電極、前記ダイオードの第１導電型のアノード層に接続するアノード電極及び第２導電型のカソード層に接続するカソード電極を同時形成する工程とを備えることを特徴とする。
【００２９】
本発明の第５態様の半導体装置製造方法によれば、トレンチゲート構造を有する上記本発明の第２態様の半導体装置を製造できる。
本発明の第６態様の半導体装置製造方法は、ＩＧＢＴと第１及び第２のダイオードを備える半導体装置の製造方法を前提とし、第１導電型の層の上面に第２導電型の層を積層形成する工程と、前記第２導電型の層の表面から前記第１導電型の層の内部にかけて素子分離層を形成し第１の領域と第２の領域と第３の領域に区画する工程と、前記第１の領域と前記第２の領域及び前記第３の領域で前記第２導電型の層表面にフィールド絶縁膜を選択形成する工程と、前記第１の領域で前記第２導電型の層の表層部に第１導電型のウェル層を、前記第３の領域で前記第２導電型の層の表層部に第１導電型のアノード層を同時形成する工程と、前記ウェル層から前記第２導電型の層に達するようにトレンチを形成する工程と、前記第１の領域で前記トレンチの側面及び底面にゲート絶縁膜を形成する工程と、前記トレンチ内にゲートを形成する工程と、電極前記第１の領域で前記第１導電型のウェル層の表層部に第２導電型のエミッタ層を、前記第２の領域で前記第２導電型の層の表層部に第２導電型の第１カソード層を、前記第３の領域で前記第２導電型の層の表層部に第２導電型の第２カソード層を同時形成する工程と、前記フィールド絶縁膜と前記ゲートを覆う層間絶縁膜を形成する工程と、前記層間絶縁膜をエッチングして、第２導電型のエミッタ層に接続するエミッタ電極を、第２導電型の第１カソード層に接続する第１カソード電極を、第１導電型のアノード層に接続するアノード電極を、第２導電型の第２カソード層に接続する第２カソード電極を同時形成する工程とを備えることを特徴とする。
【００３０】
本発明の第６態様の半導体装置製造方法によれば、トレンチゲート構造を有する上記本発明の第３態様の半導体装置を製造できる。
【発明の効果】
【００３１】
本発明のＩＧＢＴは、通常のウェハで製造できるので製造時の取り扱いが容易である。しかも、ダイオードを単結晶シリコンで形成できるので、Ｌ負荷回路のオフ時における過電圧を抑制できるダイオードやパワー半導体デバイスとして通常用いられるＩＧＢＴ素子と同等の電流が流せるダイオードを内蔵できる。
【発明を実施するための最良の形態】
【００３２】
以下、図面を参照しながら本発明の実施形態を説明する。
【実施例１】
【００３３】
図１は、本発明の一実施例であるダイオード内蔵ＩＧＢＴ１００の断面構造図である。ＩＧＢＴ１００は、ＩＧＢＴ領域１３０とダイオード領域１４０を備えており、ｐ型基板１０１（以下、ｐ型層１０１）、ｎ型層１０２、フィールド絶縁膜１０３、ゲート絶縁膜１０４、ゲート１０５、ｐ型ウェル拡散層（ｐ型ベース層）１０６、n型エミッタ層１０７、層間絶縁膜１０８、エミッタ電極１０９、ｎ型カソード拡散層１１０、素子分離層１１１及びカソード電極１１３から構成されている。ＩＧＢＴ領域１３０とダイオード領域１４０は、素子分離層１１１によって分離されている。素子分離層１１１は、ｎ型層１０２の表面からｐ型層１０１の略中央部まで設けられており、素子分離溝１１１ａとｐ型分離拡散層１１１ｂから構成されている。ｐ型分離拡散層１１１ｂは、高不純物濃度であることが好ましい。尚、図１において、耐圧保持のための電界緩和構造であるＦＬＲ層(Field Limiting Ring)は省略している。
【００３４】
ＩＧＢＴ領域１３０は、ｐ型層１０１(コレクタ層)、ｎ型層１０２（ドリフト層）、ｐ型ベース層１０６、n型エミッタ層１０７及びゲート１０５から構成される。ダイオード領域１４０は、ｐ型層１０１（アノード層）、ｎ型層１０２（カソード層）、ｎ型カソード拡散層１１０及びカソード電極１１３から構成される。
【００３５】
ＩＧＢＴ領域１３０においては、ｐ型層１０１の上にｎ型層１０２が積層形成されている。ｎ型層１０２の表層部には所定間隔隔ててｐ型ウェル拡散層１０６が形成され、各ｐ型ウェル拡散層１０６の表層部にはｎ型エミッタ層１０７が形成されている。ｎ型エミッタ層１０７間の上部にはゲート絶縁膜１０４が形成され、そのゲート絶縁膜１０４の上部にゲート１０５が積層形成されている。ｎ型層１０２の露出面とｐ型ウェル拡散層１０６の端部上面にはフィールド絶縁膜１０３が形成され、そのフィールド絶縁膜１０３の上部、及びゲート絶縁膜１０４の端部とゲート１０５を覆って層間絶縁膜１０８が形成されている。また、ｎ型エミッタ層１０７は層間絶縁膜１０８に形成されたコンタクトホールを介してエミッタ電極１０９と接続されている。エミッタ電極１０９の上部は、層間絶縁膜１０８の表面上に形成されている。
【００３６】
ダイオード領域１４０においては、ｐ型層１０１の上にｎ型層１０２が積層形成され、ｎ型層１０２の表層部中央にｎ型カソード拡散層１１０が形成されている。ｎ型カソード拡散層１１０両端のｎ型層１０２表面にはフィールド絶縁膜１０３が形成されている。フィールド絶縁膜１０３上には層間絶縁膜１０８が積層形成されている。ｎ型カソード拡散層１１０は、フィールド絶縁膜１０３及び層間絶縁膜１０８に形成されたコンタクトホールを介してカソード電極１１３と接続されている。カソード電極１１３の上部は層間絶縁膜１０８の表面に形成されている。
【００３７】
ＩＧＢＴ１００においては、ｐ型層１０１の裏面全体に電極を形成することにより、ＩＧＢＴ領域１３０のコレクタとダイオード領域１４０のアノードが接続される。ＩＧＢＴ１００においては、内蔵ダイオード（ダイオード領域１４０内のダイオード）は素子の縦方向に電極が流れるため許容電流を大きくできる。このため、ＩＧＢＴ１００が内蔵するダイオードは、図４２に示すＬ負荷回路３０００の過電圧抑制用のダイオード３００２として使用できる。このため、ＩＧＢＴ１００は、図４２に示すＬ負荷回路３０００において破線枠３１００で囲まれた部分、すなわち、ＩＧＢＴ３００１とダイオード３００２を１個の素子で実現できる。
【００３８】
また、ＩＧＢＴ１００においては、素子分離層１１１においてｐ型分離拡散層１１１ｂを素子表面からｐ型層１０１まで形成したことにより、素子の表面から裏面までp型層が連続する。このため、下記の（１）〜（３）などのような効果が得られる。
（１）素子端部の等電位が確実に確保できる。
（２）素子分離溝１１１ａの下部に高不純物濃度のｐ型層（ｐ型分離拡散層１１１ｂ）が        入ることにより、寄生ｎｐｎトランジスタ（n型エミッタ層１０７、ｐ型ウェル        拡散層１０６及びｎ型層１０２で構成される）の動作が起こりにくい。
（３）素子分離溝１１１ａ内の充填材に低不純物濃度層（ｎ型層１０２）が接触しないた        め、漏れ電流を低減できる。
【００３９】
上記（１）〜（３）の効果は、後述するＩＧＢＴ２００、３００の素子分離層２１１、３１１においても共通である。
図２は、上記構成のＩＧＢＴ１００を適用した回路の一例を示す図である。
図２はL負荷回路１５０であり、この回路１５０においてＩＧＢＴ１００は破線の矩形枠で囲まれた部分を構成している。この回路１５０においてはＩＧＢＴ１００に内蔵されたダイオード（ダイオード領域１４０内のダイオード）はコイルＬと並列に接続されており、このダイオードは、コイルＬに発生する逆起電力によりＩＧＢＴ１００が素子破壊されることを防止するように機能する。
【００４０】
次に、上記構成のＩＧＢＴ１００の製造方法について図３〜図１０を参照しながら説明する。
［工程１−１］
ｐ型基板であるｐ型層１０１上にエピタキシャル層（ｎ型層１０２）を形成する(図３（ａ）参照)。
［工程１−２］
ｎ型層１０２とｐ型層１０１の上部を選択的にエッチングして素子分離溝１１１ａを形成する（図３（ｂ）参照）。
[工程１−３]
各素子分離溝１１１ａの周囲（側面及び底面）にｐ型分離拡散層１１１ｂを形成する（図３（ｃ）参照）。
[工程１−４]
素子分離溝１１１ａの内部に充填材（例えば、多結晶シリコンやシリコン酸化膜など）を充填し、素子分離層１１１を完成させる（図４参照）。
[工程１−５]
ｎ型層１０２の表面にフィールド絶縁膜１０３（例えば、シリコン酸化膜）とＦＬＲ層（不図示）を選択的に形成する（図５参照）。この工程において、ＩＧＢＴ領域１３０においてはｎ型層１０２の表面中央部は露出させる。一方、ダイオード領域１４０においても、ｎ型層１０２の表面中央部は露出させる。
[工程１−６]
ＩＧＢＴ領域１３０の上記露出しているｎ型層１０２表面の中央にゲート絶縁膜１０４を形成し、次に、そのゲート絶縁膜１０４上にゲート１０５を積層形成する（図６参照）。
[工程１−７]
ＩＧＢＴ領域１３０のｎ型層１０２の表層部に１対のｐ型ウェル拡散層１０６を所定間隔隔てて形成する（図７参照）。各ｐ型ウェル拡散層１０６は、ゲート絶縁膜１０４とフィールド絶縁膜１０３の端部間の下方に形成される。
[工程１−８]
ｎ型エミッタ層１０７とｎ型カソード拡散層１１０を、それぞれ、ＩＧＢＴ領域１３０とダイオード領域１４０に同時形成する。この形成は、例えば、イオン注入と熱拡散により行う。上記ｎ型エミッタ層１０７は、ｐ型ウェル拡散層１０６の上層に形成する。ｎ型カソード拡散層１１０は、ｎ型層１０２表層部のフィールド絶縁膜１０３に覆われていない部分に形成する（図８参照）。
[工程１−９]
フィールド絶縁膜１０３及びゲート１０５が形成されている素子表面全体に層間絶縁膜１０８を形成する（図９参照）。
[工程１−１０]
層間絶縁膜１０８にn型エミッタ層１０７及びｎ型カソード拡散層１１０の各上部に達するコンタクトホール（図中不指示）を形成した後、それらの各コンタクトホール内部を埋めるように素子表面全体に電極を形成する。そして、それらの各電極をエッチングしてエミッタ電極１０９とカソード電極１１３を形成する（図１０参照）。
【実施例２】
【００４１】
図１１は、本発明の他の実施例であるＩＧＢＴの断面構造図である。
ＩＧＢＴ２００は、ＩＧＢＴ領域２３０とダイオード領域２４０を備えており、ＩＧＢＴ領域２３０とダイオード領域２４０は素子分離層２１１で分離されている。素子分離層２１１は、素子分離溝２１１ａとｐ型分離拡散層２１１ｂから構成されている。ＩＧＢＴ領域２３０は、上述した実施例１のＩＧＢＴ１００のＩＧＢＴ領域１３０と同様な構成をしており、ｐ型層２０１（コレクタ層）、ｎ型層２０２（ドリフト層）、フィールド絶縁膜２０３、ゲート絶縁膜２０４、ゲート２０５、ｐ型ウェル拡散層（ｐ型ベース層）２０６、ｎ型エミッタ層２０７、層間絶縁膜２０８及びエミッタ電極２０９で構成されている。図１１には図示していないが、ＩＧＢＴ領域２３０のｐ型層２０１の裏面全体にはコレクタ電極が形成される。
【００４２】
ダイオード領域２４０は、ｐ型層２０１、ｎ型層２０２（カソード層）、フィールド絶縁膜２０３、層間絶縁膜２０８、ｎ型カソード拡散層２１０、ｐ型アノード拡散層２１３、カソード電極２１５及びアノード電極２１６から構成されている。ｎ型カソード拡散層２１０は、ダイオード領域２４０内のｎ型層２０２両端に設けられたｐ型分離拡散層２１１ｂに接続して、ｎ型層２０２の表層部に形成されている。ｐ型アノード拡散層２１３は、ダイオード領域２４０内のｎ型層２０２の表層部中央に形成されており、ｐ型アノード拡散層２１３とｎ型カソード拡散層２１０の間にはフィールド絶縁膜２０３が形成されている。ｐ型アノード拡散層２１３（アノード）とｎ型層２０２並びにｎ型カソード拡散層２１０（カソード）によりダイオードが構成される。
【００４３】
ＩＧＢＴ２００は、ＩＧＢＴ領域２３０のエミッタ電極２０９とダイオード領域２４０のアノード電極２１６を結線し、さらにＩＧＢＴ領域２３０のコレクタ電極（不図示）とダイオード領域２４０のカソード電極２１５を結線することにより、図４１に示す回路を１個の素子で構成できる。
【００４４】
次に、上記構成のＩＧＢＴ２００の製造方法を、図１２〜図１５を参照しながら説明する。
［工程２−１］
ｐ型基板であるp型層２０１上にエピタキシャル層（ｎ型層２０２）を形成する(図１２（ａ）参照)。
［工程２−２］
ｎ型層２０２とｐ型層２０１の上部を選択的にエッチングして素子分離溝２１１ａを形成する（図１２（ｂ）参照）。
[工程２−３]
各素子分離溝２１１ａの周囲にｐ型分離拡散層２１１ｂを形成する（図１２（ｃ）参照）。
[工程２−４]
素子分離溝２１１ａの内部に充填材（例えば、多結晶シリコンやシリコン酸化膜など）を充填し、素子分離層２１１を完成させる（図１３（ｄ）参照）。
[工程２−５]
ＩＧＢＴ領域２３０とダイオード領域２４０のｎ型層２０２の表面にフィールド絶縁膜２０３（便宜上、ＩＧＢＴ領域２３０のフィールド絶縁膜２０３を２０３ｉ、ダイオード領域２４０のフィールド絶縁膜２０３を２０３ｄと表記する）とＦＬＲ層（不図示）を選択的に形成する（図１３（ｅ）参照）。この工程において、ＩＧＢＴ領域２３０内のｎ型層２０２の表層部には第１の所定間隔だけ隔ててフィールド絶縁膜２０３ｉを形成する。一方、ダイオード領域２４０には第２の所定間隔だけ隔ててフィールド絶縁膜２０３ｄを形成する（フィールド絶縁膜２０３ｄに挟まれたｎ型層２０２表面は露出する）。ＩＧＢＴ領域２３０内のフィールド絶縁膜２０３ｉは、素子分離層２１１のダイオード領域２４０側のｐ型分離拡散層２１１ｂ上部が露出するように形成する。ダイオード領域２４０内のフィールド絶縁膜２０３ｄは、両端の素子分離層２１１から所定間隔隔てて形成する（ダイオード領域２４０内の素子分離層２１１とフィールド絶縁膜２０３に挟まれたｎ型層２０２表面は露出する）。
[工程２−６]
ＩＧＢＴ領域２３０のｎ型層２０２表面中央部にゲート絶縁膜２０４を形成し、次に、そのゲート絶縁膜２０４上にゲート２０５を積層形成する（図１３（ｆ）参照）。
[工程２−７]
ＩＧＢＴ領域２３０のｎ型層２０２の表層部に、ｐ型ウェル拡散層２０６を所定間隔隔てて形成すると共に、ダイオード領域２４０のｎ型層２０２の表層中央部（フィールド絶縁膜２０３ｄの端部間の下方に相当する領域）にｐ型アノード拡散層２１３を形成する。（図１４（ｇ）参照）。ＩＧＢＴ領域２３０において、各ｐ型ウェル拡散層２０６は、ゲート絶縁膜２０４とフィールド絶縁膜２０３の端部間の下方に形成される。この工程において、ＩＧＢＴ領域２３０のｐ型ウェル拡散層２０６とダイオード領域２４０のｐ型アノード拡散層２１３は、同時に形成される。
[工程２−８]
ＩＧＢＴ領域２３０のｎ型エミッタ層２０７とダイオード領域２４０のｎ型カソード拡散層２１０を同時形成する。ＩＧＢＴ領域２３０においては、各ｐ型ウェル拡散層２０６の上層部にn型エミッタ層２０７を形成する。ダイオード領域２４０においては、フィールド絶縁膜２０３ｄに覆われていないｎ型層２０２の表層部にｎ型カソード拡散層２１０を形成する（図１４（ｈ）参照）。
[工程２−９]
ゲート２０５及びフィールド絶縁膜２０３が形成されている素子表面全体に層間絶縁膜２０８を形成する（図１４（ｉ）参照）。
[工程２−１０]
ＩＧＢＴ領域２３０及びダイオード領域２４０において、層間絶縁膜２０８にn型エミッタ層２０７、ｎ型カソード拡散層２１０及びｐ型アノード拡散層２１３の各上部に達するコンタクトホール（図中不指示）を選択形成した後、それらの各コンタクトホール内部を埋めるように素子表面全体に電極を形成する。そして、それらの各電極をエッチングして、ＩＧＢＴ領域２３０にエミッタ電極２０９を、ダイオード領域２４０にカソード電極２１５とアノード電極２１６を形成する（図１５参照）。
【００４５】
図１６は、ＩＧＢＴ２００を適用した回路の一例を示す図である。図１６に示すインバータ回路２７０は、誘導電動機ＩMを駆動するためのものである。
インバータ回路２７０は並列接続された３個のモジュール２６０から構成されており、三相可変電圧を誘導電動機に出力する。各モジュール２６０は、２個の上下アームから構成されており、これら各アームにＩＧＢＴ２００を使用している。ＩＧＢＴ２００の帰還ダイオード（ダイオード領域２４０内のダイオード）は、ＩＧＢＴ（ＩＧＢＴ領域２３０内のＩＧＢＴ）がオフした際に発生する誘導電動機からの負荷電流を還流させてサージ電圧の発生を抑制する。つまり逆並列ダイオードはＩＧＢＴで上下アームを構成すると過電圧抑制ダイオードとして働く。
【実施例３】
【００４６】
図１７は、本発明の更に他の実施例であるＩＧＢＴ３００の断面構造図である。
図１７に示すＩＧＢＴ３００は、２つのダイオードを内蔵したＩＧＢＴであり、ＩＧＢＴ領域３３０、第１のダイオード領域３４０及び第２のダイオード領域３５０を備えている。
【００４７】
図１７に示すように、ＩＧＢＴ３００において、ＩＧＢＴ領域３３０、第１のダイオード領域３４０及び第２のダイオード領域３５０は、素子分離層３１１で分離されている。素子分離層３１１は、素子分離溝３１１ａとｐ型分離拡散層３１１ｂから構成されている。
【００４８】
ＩＧＢＴ領域３３０は、上述した実施例１のＩＧＢＴ１００のＩＧＢＴ領域１３０と同様な構成であり、ｐ型層３０１（コレクタ層）、ｎ型層３０２（ドリフト層）、フィールド絶縁膜３０３、ゲート絶縁膜３０４、ゲート３０５、ｐ型ウェル拡散層（p型ベース層）３０６、ｎ型エミッタ層３０７、層間絶縁膜３０８及びエミッタ電極３０９で構成されている。
【００４９】
第１のダイオード領域３４０は、実施例１のＩＧＢＴ１００のダイオード領域１４０と同様な構成であり、ｐ型層３０１（アノード層）、ｎ型層３０２（カソード層）、第１のｎ型カソード拡散層３１０及び第１のカソード電極３１２から構成されており、ｐ型層３０１（アノード）とｎ型層３０２並びにｎ型カソード拡散３１０（カソード）で第１ダイオードを構成している。
【００５０】
第２のダイオード領域３５０は、ＩＧＢＴ２００のダイオード領域２４０と同様な構成であり、ｐ型層３０１、ｎ型層３０２、フィールド絶縁膜３０３、層間絶縁膜３０８、p型アノード拡散層３１３、第２のｎ型カソード拡散層３１４、第２のカソード電極３１５及びアノード電極３１６から構成されており、ｐ型アノード拡散層３１３（アノード）とｎ型層３０２並びに第２のｎ型カソード拡散層３１４（カソード）で第２ダイオードを構成している。
【００５１】
ＩＧＢＴ３００においては、ＩＧＢＴ領域３３０のｐ型層３０１（コレクタ層）、素子分離層３１１下部のｐ型層３０１及び第１のダイオード領域３４０のｐ型層３０１（アノード層）が形成されている素子の裏面全体に電極（便宜上、コレクタ電極と呼ぶ）を形成することにより、ＩＧＢＴ領域３３０内のＩＧＢＴのコレクタと第１のダイオード領域３４０内の前記第１のダイオードのアノードを接続できる。このため、前記コレクタ電極と第２のダイオード領域３５０の第２のカソード電極３１５を結線し、ＩＧＢＴ領域３３０のエミッタ電極３０９と第２のダイオード領域３５０のアノード電極３１６を結線することにより、図１８に示す回路を構成できる。このように、ＩＧＢＴ３００は、過電圧抑制ダイオード（前記第１のダイオード）のみならず、帰還ダイオード（前記第２のダイオード）も内蔵できる。
【００５２】
次に、上記構成のＩＧＢＴ３００の製造方法を、図１９〜図２８を参照しながら説明する。
［工程３−１］
ｐ型基板であるp型層３０１上にエピタキシャル層（ｎ型層３０２）を形成する(図１９参照)。
［工程３−２］
ｎ型層３０２とｐ型層３０１の上部を選択的にエッチングして素子分離溝３１１ａを形成する（図２０）参照）。
[工程３−３]
各素子分離溝３１１ａの周囲にｐ型分離拡散層３１１ｂを形成する（図２１参照）。
[工程３−４]
素子分離溝３１１ａの内部に充填材（例えば、多結晶シリコンやシリコン酸化膜など）を充填し、素子分離層３１１を完成させる（図２２参照）
[工程３−５]
ＩＧＢＴ領域３３０、第１のダイオード領域３４０及び第２のダイオード領域３５０のｎ型層３０２の表面にフィールド絶縁膜３０３とＦＬＲ層（不図示）を選択的に形成する（図２３参照）。この工程において、ＩＧＢＴ領域３３０、第１のダイオード領域３４０及び第２のダイオード領域３５０においてはｎ型層３０２の表面中央部は露出させる。第２のダイオード領域３５０においては、さらに、ｎ型層３０２の両端部も露出させる。
[工程３−６]
ＩＧＢＴ領域３３０のｎ型層３０２表面中央部にゲート絶縁膜３０４を形成し、次に、そのゲート絶縁膜３０４上にゲート３０５を積層形成する（図２４参照）。
[工程３−７]
ＩＧＢＴ領域３３０と第２のダイオード領域３５０に、それぞれ、ｐ型ウェル拡散層３０６とｐ型アノード拡散層３１３を同時形成する（図２５参照）。各ｐ型ウェル拡散層３０６は、ゲート絶縁膜３０４とフィールド絶縁膜３０３の端部間の下方に形成される。
[工程３−８]
ＩＧＢＴ領域３３０のｎ型エミッタ層３０７、第１のダイオード領域３４０の第１のｎ型カソード層３１０及び第２のダイオード領域３５０の第２のｎ型カソード拡散層３１４を同時形成する（図２６参照）。ＩＧＢＴ領域３３０においては、各ｐ型ウェル拡散層３０６の上層部にn型エミッタ層３０７を形成する。第１のダイオード領域３４０においては、ｎ型層３０２表層部のフィールド絶縁膜３０３に覆われていない部分に第１のｎ型カソード層３１０を形成する。第２のダイオード領域３５０においては、フィールド絶縁膜３０３に覆われていないｎ型層３０２の表層部に第２のｎ型カソード拡散層３１４を形成する。
[工程３−９]
ゲート３０５及びフィールド絶縁膜３０３が形成されている素子表面全体に層間絶縁膜３０８を形成する（図２７参照）。
[工程３−１０]
ＩＧＢＴ領域３３０、第１のダイオード領域３４０及び第２のダイオード領域３５０において、層間絶縁膜３０８にn型エミッタ層３０７及び第１のｎ型カソード拡散層３１０、第２のｎ型カソード拡散層３１４、ｐ型アノード拡散層３１３の上部に達するコンタクトホール（図中不指示）を選択形成した後、そのコンタクトホール内部を埋めるように素子表面全体に電極を形成する。そして、その電極をエッチングして、ＩＧＢＴ領域３３０にエミッタ電極３０９を、第１のダイオード領域３４０に第１のカソード電極３１２を、第２のダイオード領域３５０において、第２のカソード電極３１５とアノード電極３１６を形成する（図２８参照）。
【００５３】
本実施例のＩＧＢＴは、通常のＩＧＢＴの製造に使用するウェハと同一のウェハを用いて製造できる。したがって、製造工程中の取り扱いが容易であり、Ｌ負荷回路におけるスイッチング素子オフ時における過電圧抑制用のダイオード（帰還ダイオードまたは過電圧抑制ダイオード）を内蔵可能である。しかも、その内蔵ダイオードは本体素子（ＩＧＢＴ）と同等の電流を流すことができる。
【実施例４】
【００５４】
図２９は、本発明のさらに他の実施例であるＩＧＢＴの断面構造図である。
ＩＧＢＴ４００の構成は、基本的には実施例２のＩＧＢＴ２００と同様である。異なるのは、ゲート４０５の形状がプレーナ構造ではなくトレンチゲート構造である点である。また、ゲート４０５がトレンチゲート構造であるため、ゲート絶縁膜４０４もゲート４０５の側面と底面を覆うように形成されている。ＩＧＢＴ４００は、ＩＧＢＴ領域４３０とダイオード領域４４０を備えており、ＩＧＢＴ領域４３０とダイオード領域４４０は素子分離層４１１で分離されている。素子分離層４１１は、素子分離溝４１１ａとｐ型分離拡散層４１１ｂから構成されている。ＩＧＢＴ領域４３０は、ｐ型層４０１（コレクタ層）、ｎ型層４０２（ドリフト層）、フィールド絶縁膜４０３、ゲート絶縁膜４０４、ゲート４０５、ｐ型ウェル拡散層（ｐ型ベース層）４０６、ｎ型エミッタ層４０７、層間絶縁膜４０８及びエミッタ電極４０９で構成されている。図２９には図示していないが、ＩＧＢＴ領域４３０のｐ型層４０１の裏面全体にはコレクタ電極が形成される。
【００５５】
ダイオード領域４４０の構成は、実施例２のＩＧＢＴ２００のダイオード領域２４０と全く同様な構成をしており、ｐ型４０１、ｎ型層４０２（カソード層）、フィールド絶縁膜４０３、層間絶縁膜４０８、ｎ型カソード拡散層４１０、ｐ型アノード拡散層４１３、カソード電極４１５及びアノード電極４１６から構成されている。ｎ型カソード拡散層４１０は、ダイオード領域４４０内のｎ型層４０２両端に設けられたｐ型分離拡散層４１１ｂに接続して、ｎ型層４０２の表層部に形成されている。ｐ型アノード拡散層４１３は、ダイオード領域４４０内のｎ型層４０２の表層部中央に形成されており、ｐ型アノード拡散層４１３とｎ型カソード拡散層４１０の間にはフィールド絶縁膜４０３が形成されている。ｐ型アノード拡散層４１３（アノード）とｎ型層４０２並びにｎ型カソード拡散層４１０（カソード）によりダイオードが構成される。
【００５６】
ＩＧＢＴ４００は、ＩＧＢＴ領域４３０のエミッタ電極４０９とダイオード領域４４０のアノード電極４１６を結線し、さらにＩＧＢＴ領域４３０のコレクタ電極（不図示）とダイオード領域４４０のカソード電極４１５を結線することにより、図４１に示す回路を１個の素子で構成できる。
【００５７】
次に、上記構成のＩＧＢＴ４００の製造方法を、図３０〜図３８を参照しながら説明する。
［工程４−１］
ｐ型基板であるp型層４０１上にエピタキシャル層（ｎ型層４０２）を形成する(図３０（ａ）参照)。
［工程４−２］
ｎ型層４０２とｐ型層４０１の上部を選択的にエッチングして素子分離溝４１１ａを形成する（図３０（ｂ）参照）。
［工程４−３］
各素子分離溝４１１ａの周囲にｐ型分離拡散層４１１ｂを形成する（図３０（ｃ）参照）。
［工程４−４］
素子分離溝４１１ａの内部に充填材（例えば、多結晶シリコンやシリコン酸化膜など）を充填し、素子分離層４１１を完成させる（図３１（ｄ）参照）。
［工程４−５］
ＩＧＢＴ領域４３０とダイオード領域４４０のｎ型層４０２の表面にフィールド絶縁膜４０３（便宜上、ＩＧＢＴ領域４３０のフィールド絶縁膜４０３を４０３ｉ、ダイオード領域４４０のフィールド絶縁膜４０３を４０３ｄと表記する）とＦＬＲ層（不図示）を選択的に形成する（図３１（ｅ）参照）。この工程において、ＩＧＢＴ領域４３０内のｎ型層４０２の表層部には第１の所定間隔だけ隔ててフィールド絶縁膜４０３ｉを形成する。一方、ダイオード領域４４０には第２の所定間隔だけ隔ててフィールド絶縁膜４０３ｄを形成する（フィールド絶縁膜４０３ｄに挟まれたｎ型層４０２表面は露出する）。ＩＧＢＴ領域４３０内のフィールド絶縁膜４０３ｉは、素子分離層４１１のダイオード領域４４０側のｐ型分離拡散４１１ｂ上部が露出するように形成する。ダイオード領域４４０内のフィールド絶縁膜４０３ｄは、両端の素子分離層４１１から所定間隔隔てて形成する（ダイオード領域４４０内の素子分離層４１１とフィールド絶縁膜４０３に挟まれたｎ型層４０２表面は露出する）。
[工程４−７]
ＩＧＢＴ領域４３０のｎ型層４０２の表層部に、ｐ型ウェル拡散層４０６を形成すると共に、ダイオード領域４４０のｎ型層４０２の表層中央部（フィールド絶縁膜４０３ｄの端部間の下方に相当する領域）にｐ型アノード拡散層４１３を形成する。（図３２参照）。ＩＧＢＴ領域４３０において、各ｐ型ウェル拡散層４０６は、フィールド絶縁膜４０３ｉの端部間の下方に形成される。この工程において、ｐ型ウェル拡散層４０６とｐ型アノード拡散層４１３は、同時に形成される。
［工程４−８］
ＩＧＢＴ領域４３０のｐ型ウェル拡散層４０６に溝４２１を形成する（図３３参照）。溝４２１の深さは、ｐ型ウェル拡散層４０６よりも若干深めに形成する。
【００５８】
[工程４−９]
ＩＧＢＴ領域４３０の溝４２１の周囲にゲート絶縁膜４０４を形成する（図３４参照）。
［工程４−１０］
ＩＧＢＴ領域４３０の溝４２１内にゲート４０５を形成する（図３５参照）。
［工程４−１１］
ＩＧＢＴ領域４３０のｎ型エミッタ層４０７とダイオード領域４４０のｎ型カソード拡散層４１０を同時形成する。ＩＧＢＴ領域４３０においては、各ｐ型ウェル拡散層４０６の上層部にn型エミッタ層４０７を形成する。ダイオード領域４４０においては、フィールド絶縁膜４０３ｄに覆われていないｎ型層４０２の表層部にｎ型カソード拡散層４１０を形成する（図３６参照）。
[工程４−１２]
フィールド絶縁膜４０３、ゲート絶縁膜４０４、ゲート４０５、ｐ型ウェル拡散層４０６、ｎ型カソード領域４１０及びｐ型アノード拡散層４１３が形成されている素子表面全体に層間絶縁膜４０８を形成する（図３７参照）。
[工程４−１３]
ＩＧＢＴ領域４３０及びダイオード領域４４０において、層間絶縁膜４０８にn型エミッタ層４０７、ｎ型カソード拡散層４１０及びｐ型アノード拡散層４１３の各上部に達するコンタクトホール（図中不指示）を選択形成した後、それらの各コンタクトホール内部を埋めるように素子表面全体に電極を形成する。そして、それらの各電極をエッチングして、ＩＧＢＴ領域４３０にエミッタ電極４０９を、ダイオード領域４４０にカソード電極４１５とアノード電極４１６を形成する（図３８参照）。
【００５９】
ＩＧＢＴ４００は、ＩＧＢＴ２００と同様に、図１６に示すインバータ回路２７０の上下アームを構成するパワー半導体デバイスとして使用可能である。
実施例４では実施例２のＩＧＢＴ２００のゲート２０４をトレンチゲート構造に変形した実施例を示したが、当業者であれば、実施例４の構成を参考にして、実施例１のＩＧＢＴ１００や実施例３のＩＧＢＴ３００のゲートをトレンチゲート構造にしたＩＧＢＴの構成及びその製造方法について容易に着想できるであろう。
【００６０】
本発明は上記実施例１〜４のＩＧＢＴに限定されるものではなく、本発明の技術思想の範疇を逸脱しない範囲内でその他の各種構成が可能である。例えば、素子分離層は、コレクタ層の底面まで達する構成にしてもよい。さらに、本発明の第１ダイオード領域及び第２ダイオード領域を内蔵するＩＧＢＴにおいては、ＩＧＢＴ領域、過電圧抑制ダイオード領域及び帰還ダイオード領域の配置構成は実施例３に限定されるものではない。例えば、ＩＧＢＴ領域の左端に第１ダイオード領域を、右端に第２ダイオード領域を配置するような構成としてもよい。
【産業上の利用可能性】
【００６１】
本発明は、パワーエレクトロニクス分野における多岐の回路に使用できる。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施例であるＩＧＢＴの断面構造図である。（実施例１）
【図２】実施例１のＩＧＢＴを適用したＬ負荷回路図である。
【図３】（ａ）〜（ｃ）は、実施例１のＩＧＢＴの製造工程図（その１）である。
【図４】実施例１のＩＧＢＴの製造工程図（その２）である。
【図５】実施例１のＩＧＢＴの製造工程図（その３）である。
【図６】実施例１のＩＧＢＴの製造工程図（その４）である。
【図７】実施例１のＩＧＢＴの製造工程図（その５）である。
【図８】実施例１のＩＧＢＴの製造工程図（その６）である。
【図９】実施例１のＩＧＢＴの製造工程図（その７）である。
【図１０】実施例１のＩＧＢＴの製造工程図（その８）である。
【図１１】本発明の他の実施例であるＩＧＢＴの断面構造図である。（実施例２）
【図１２】（ａ）〜（ｃ）は、実施例２のＩＧＢＴの製造工程図（その１）である。
【図１３】（ｄ）〜（ｆ）は、実施例２のＩＧＢＴの製造工程図（その２）である。
【図１４】（ｇ）〜（ｉ）は、実施例２のＩＧＢＴの製造工程図（その３）である。
【図１５】実施例２のＩＧＢＴの製造工程図（その４）である。
【図１６】実施例２のＩＧＢＴを適用した回路の一例である。
【図１７】本発明の更に他の実施例であるＩＧＢＴの断面構造図である。（実施例３）
【図１８】実施例３のＩＧＢＴの回路図である。
【図１９】実施例３のＩＧＢＴの製造工程図（その１）である。
【図２０】実施例３のＩＧＢＴの製造工程図（その２）である。
【図２１】実施例３のＩＧＢＴの製造工程図（その３）である。
【図２２】実施例３のＩＧＢＴの製造工程図（その４）である。
【図２３】実施例３のＩＧＢＴの製造工程図（その５）である。
【図２４】実施例３のＩＧＢＴの製造工程図（その６）である。
【図２５】実施例３のＩＧＢＴの製造工程図（その７）である。
【図２６】実施例３のＩＧＢＴの製造工程図（その８）である。
【図２７】実施例３のＩＧＢＴの製造工程図（その９）である。
【図２８】実施例３のＩＧＢＴの製造工程図（その１０）である。
【図２９】本発明の更に他の実施例であるＩＧＢＴの断面構造図である。（実施例４）
【図３０】（a）〜(c)は実施例４のＩＧＢＴの製造工程図（その１）である。
【図３１】(d)〜(e)は実施例４のＩＧＢＴの製造工程図（その２）である。
【図３２】実施例４のＩＧＢＴの製造工程図（その３）である。
【図３３】実施例４のＩＧＢＴの製造工程図（その４）である。
【図３４】実施例４のＩＧＢＴの製造工程図（その５）である。
【図３５】実施例４のＩＧＢＴの製造工程図（その６）である。
【図３６】実施例４のＩＧＢＴの製造工程図（その７）である。
【図３７】実施例４のＩＧＢＴの製造工程図（その８）である。
【図３８】実施例３のＩＧＢＴの製造工程図（その９）である。
【図３９】従来のダイオードを内蔵していないＩＧＢＴの断面構造図である。
【図４０】従来のダイオードを内蔵したＩＧＢＴの断面構造図である。
【図４１】図４０に示す従来のＩＧＢＴの回路構成図である。
【図４２】ＩＧＢＴを用いたＬ負荷回路の一例を示す図である。
【符号の説明】
【００６３】
１００  ＩＧＢＴ（実施例１）
１０１  p型層
１０２  ｎ型層
１０３  フィールド絶縁膜
１０４  ゲート絶縁膜
１０５  ゲート
１０６  ｐ型ウェル拡散層
１０７  ｎ型エミッタ層
１０８  層間絶縁膜
１０９  エミッタ電極
１１０  ｎ型カソード拡散層
１１１  素子分離層
１１１ａ  素子分離溝
１１１ｂ  ｐ型分離拡散層
１１３  カソード電極
１３０  ＩＧＢＴ領域
１４０  ダイオード領域
２００  ＩＧＢＴ（実施例２）
２０１  p型層
２０２  ｎ型層
２０３  フィールド絶縁膜
２０４  ゲート絶縁膜
２０５  ゲート
２０６  ｐ型ウェル拡散層
２０７  ｎ型エミッタ層
２０８  層間絶縁膜
２０９  エミッタ電極
２１０  ｎ型カソード拡散層
２１１  素子分離層
２１１ａ  素子分離溝
２１１ｂ  ｐ型分離拡散層
２１３  ｐ型アノード拡散層
２１５  カソード電極
２１６  アノード電極
２３０  ＩＧＢＴ領域
２４０  ダイオード領域
３００  ＩＧＢＴ（実施例３）
３０１  p型層
３０２  ｎ型層
３０３  フィールド絶縁膜
３０４  ゲート絶縁膜
３０５  ゲート
３０６  ｐ型ウェル拡散層
３０７  ｎ型エミッタ層
３０８  層間絶縁膜
３０９  エミッタ電極
３１０  第１のｎ型カソード拡散層
３１１  素子分離層
３１１ａ  素子分離溝
３１１ｂ  ｐ型分離拡散層
３１２
３１３  ｐ型アノード拡散層
３１４  第２のｎ型カソード拡散層
３１５  第２のカソード電極
３１６  アノード電極
３３０  ＩＧＢＴ領域
３４０  第１のダイオード領域
３５０  第２のダイオード領域
４００  ＩＧＢＴ（実施例４）
４０１  ｐ型層
４０２  ｎ型層
４０３  フィールド絶縁膜
４０４  ゲート絶縁膜
４０５  ゲート
４０６  ｐ型ウェル拡散層
４０７  ｎ型エミッタ層
４０８  層間絶縁膜
４０９  エミッタ電極
４１０  ｎ型カソード拡散層
４１１  素子分離層
４１１a 素子分離溝
４１１b ｐ型分離拡散層
４１３  ｐ型アノード拡散層
４１６  アノード電極
４３０  ＩＧＢＴ領域
４４０  ダイオード領域
【図１】
2005243936.tif 000003
【図２】
2005243936.tif 000004
【図３】
2005243936.tif 000005
【図４】
2005243936.tif 000006
【図５】
2005243936.tif 000007
【図６】
2005243936.tif 000008
【図７】
2005243936.tif 000009
【図８】
2005243936.tif 000010
【図９】
2005243936.tif 000011
【図１０】
2005243936.tif 000012
【図１１】
2005243936.tif 000013
【図１２】
2005243936.tif 000014
【図１３】
2005243936.tif 000015
【図１４】
2005243936.tif 000016
【図１５】
2005243936.tif 000017
【図１６】
2005243936.tif 000018
【図１７】
2005243936.tif 000019
【図１８】
2005243936.tif 000020
【図１９】
2005243936.tif 000021
【図２０】
2005243936.tif 000022
【図２１】
2005243936.tif 000023
【図２２】
2005243936.tif 000024
【図２３】
2005243936.tif 000025
【図２４】
2005243936.tif 000026
【図２５】
2005243936.tif 000027
【図２６】
2005243936.tif 000028
【図２７】
2005243936.tif 000029
【図２８】
2005243936.tif 000030
【図２９】
2005243936.tif 000031
【図３０】
2005243936.tif 000032
【図３１】
2005243936.tif 000033
【図３２】
2005243936.tif 000034
【図３３】
2005243936.tif 000035
【図３４】
2005243936.tif 000036
【図３５】
2005243936.tif 000037
【図３６】
2005243936.tif 000038
【図３７】
2005243936.tif 000039
【図３８】
2005243936.tif 000040
【図３９】
2005243936.tif 000041
【図４０】
2005243936.tif 000042
【図４１】
2005243936.tif 000043
【図４２】
2005243936.tif 000044