(57)【要約】  【課題】高速なビデオ処理を可能にするか、またはビデオ処理回路に対するクロック要件を大幅に減少させることのできるビデオ処理装置を提供する。  【解決手段】ビデオ処理装置は、システムバス１２と、少なくとも１つのビデオ処理パス１４ｘで、各ビデオ処理パスが、システムバスを横断する非列状ピクセルデータに対応する入力ビデオコードの集合を受信するＤＭＡメモリ読取装置１６と、出力ビデオコードを生成する入力ビデオコードの集合の各々を受信するパラレルビデオプロセッサ１８ｘと、出力ビデオコードに対応する画像を生成する出力ビデオコードを並列に受信するビデオ信号生成装置２０ｘとを備えるビデオ処理パス１４ｘとを備える。【選択図】図２
2005243022.tif 000002
【特許請求の範囲】
【請求項１】
ビデオ処理装置であって、
システムバスと、
少なくとも１つのビデオ処理パスで、各ビデオ処理パスが、
システムバスを横断する非列状ピクセルデータに対応する入力ビデオコードの集合を受信するＤＭＡメモリ読取装置と、
出力ビデオコードを生成する入力ビデオコードの集合の各々を受信するパラレルビデオプロセッサと、
出力ビデオコードに対応する画像を生成する出力ビデオコードをパラレルに受信するビデオ信号生成装置とを備えるビデオ処理パスとを備えることを特徴とする装置。
【請求項２】
前記パラレルビデオプロセッサが、
一連の３Ｎ個の２ビット／ピクセル入力レジスタで、Ｎが整数であり、Ｎ≧１であるレジスタと、
集合の上の半分を受信し、出力が数列の上の３分の１に接続される第１マルチプレクサと、
数列の上の３分の１、集合の上の半分、および集合の下の半分を受信し、出力が数列の中間３分の１に接続される第２マルチプレクサと、
集合の下の半分および数列の中間３分の１を受信し、出力が数列の下の３分の１に接続される第３マルチプレクサと、
数列の出力を受信し、レジスタ「０」に接続され、レジスタ「０」が単一の２ビット／ピクセルレジスタである第４マルチプレクサと、
Ｎ個のロジックブロックで、各ロジックブロックｍが、数列のｍ−１番目、ｍ番目およびｍ＋１番目のレジスタおよびレジスタ０の出力を受信し、ｍが整数であり、１≦ｍ≦ＮであるＮ個のロジックブロックとを備えることを特徴とする、請求項１に記載の装置。
【請求項３】
パラレルビデオプロセッサが、各々のレジスタが４ビットレジスタであるＮ個のレジスタをさらに備え、各レジスタｍがｍ番目のロジックブロックの出力を受信することを特徴とする、請求項２に記載の装置。
【請求項４】
入力ビデオコードの集合が１６個の入力ビデオコードを含むことを特徴とする、請求項２に記載の装置。
【請求項５】
非列状ピクセルが隣接して同一行内にあることを特徴とする、請求項２に記載の装置。
【請求項６】
Ｎ＝４であることを特徴とする、請求項２に記載の装置。
【請求項７】
少なくとも１個のレーザドライバと、
印刷制御エンジンと、
システムバスを介して印刷制御エンジンおよび少なくとも１個のレーザドライバに双方向に接続され、ビデオブロックを有するビデオ制御装置であって、前記ビデオブロックが、
ダイレクトメモリアクセス（ＤＭＡ）制御装置と、
少なくとも１個のパラレルビデオプロセッサと、
前記ＤＭＡ制御装置を前記ビデオプロセッサに電気的に接続する第１データバスおよび制御バスと、
前記ビデオプロセッサに接続されたビデオ信号生成器と、
前記ビデオプロセッサをビデオ信号生成器に接続する第２データバスおよび制御バスと、
前記ビデオ信号生成器に接続された周波数合成器と、
前記ＤＭＡ制御装置、ビデオプロセッサ、ビデオ信号生成器および周波数合成器に双方向に接続された構成レジスタと、
前記ＤＭＡ制御装置および前記構成レジスタをシステムバスに電気的に接続するデータバスおよび制御バスとを備えるビデオ制御装置とを備えることを特徴とするプリンタ。
【請求項８】
パラレルビデオプロセッサが、
一連の３Ｎ個の２ビット／ピクセル入力レジスタで、Ｎが整数であり、Ｎ≧１である入力レジスタと、
集合の上の半分を受信し、出力が数列の上の３分の１に接続された第１マルチプレクサと、
数列の上の３分の１を受信し、集合の上の半分および集合の下の半分を受信し、出力が数列の中間３分の１に接続される第２マルチプレクサと、
集合の下の半分および数列の中間３分の１を受信し、出力が数列の下の３分の１に接続される、第３マルチプレクサと、
数列の出力を受信し、レジスタ「０」に接続され、レジスタ「０」が単一の２ビット／ピクセルレジスタである第４マルチプレクサと、
Ｎ個のロジックブロックで、各ロジックブロックｍは、数列のｍ−１番目、ｍ番目およびｍ＋１番目のレジスタおよびレジスタ０の出力を受信し、ｍが整数であり、１≦ｍ≦ＮであるＮ個のロジックブロックとを備えることを特徴とする、請求項７に記載の装置。
【請求項９】
パラレルビデオプロセッサが、各々のレジスタが４ビットレジスタであるＮ個のレジスタをさらに備え、各々のレジスタｍがｍ番目のロジックブロックの出力を受信することを特徴とする、請求項８に記載の装置。
【請求項１０】
入力ビデオコードの集合が１６個の入力ビデオコードを含むことを特徴とする、請求項８に記載のプリンタ。
【請求項１１】
非列状ピクセルが隣接して同一行内にあることを特徴とする、請求項８に記載のプリンタ。
【請求項１２】
Ｎ＝４であることを特徴とする、請求項８に記載のプリンタ。
【請求項１３】
ビデオ処理の方法であって、
非列状ピクセルデータに対応する入力ビデオコードの集合を受信するステップと、
入力ビデオコードの集合から出力ビデオコードをパラレルに生成するステップと、
出力ビデオコードに対応する画像を生成するステップとを有することを特徴とする方法。
【発明の詳細な説明】
【背景技術】
【０００１】
レーザプリンタでは、印刷は、先ず、ディジタル画像を光伝導体上に走査することにより行なわれる。一般に、走査は、ダイオード、たとえばエネルギーのビームを光伝導体上にパルスするレーザダイオードまたは発光ダイオードを使って行なわれる。光伝導体は、一般に、局所的な電荷を維持できる光伝導材料を塗布された移動可能な表面を備える。光伝導体の表面は、ピクセルと呼ばれる小さい単位に分割される。各ピクセルは、周囲の各ピクセルの電荷に関係なく、一定の電位まで帯電可能である。
【０００２】
動作時、ピクセルは、最初に、光伝導体が回転するごとに、ピクセルが帯電ユニットを通過して移動する時にベース電荷まで帯電される。次に、ピクセルがダイオードを通過して移動する時、エネルギーのビーム、たとえばレーザは、選択したピクセルに追加の電荷を提供するようにパルスされる。したがって、変更されないか、または変更されたピクセルは、光伝導体上に画像を形成する。トナーの電位などの様々な要因に基づいて、ピクセルの一部分はトナーを引き付けるが、他の部分は引き付けない。
【０００３】
次に、トナーは、完成製品媒体、たとえば紙、スライド、布地に転写される。トナーは、完成製品媒体に転写された後、完成製品媒体に付着する。次に、機器上の残留トナーは、清掃ステーションによって除去される。
【０００４】
ディジタル画像は、本質的にラスター内の２次元マトリックス状に構成される。画像は、多数のライン状にディジタル化される。各ラインは、多数の別個の点から成る。点の各々は、光伝導体上のピクセルに対応する。各点には、色、潜在的にその他の属性、たとえば密度に関する情報に関連する２進値が割り当てられる。点のマトリックスは、結果として得られ、ディジタルで記憶される画像を構成する。ディジタル画像は、コンピュータが読み取り可能なメモリ内にラスター画像として記憶される。ビデオブロックまたは走査制御回路構成は、ラスター画像データを読み取り、ピクセルの彩色の有無および彩色の程度に基づいて、レーザを作動させて特定のピクセルを選択的に露光する。
【０００５】
４色レーザプリンタの場合、少なくとも１個のレーザスキャナがプリンタに備えられ、静電潜像を光伝導体上に生成するために使用される。一般に、１つの静電潜像が、各々の色平面、印刷されるたとえばシアン、イエロー、マゼンタおよびブラックに生成される。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
現在のビデオブロックは、１種類のプリンタのために設計される。したがって、単一ビームインラインプリンタ用に設計されたビデオブロックは、二重ビームビデオレーザプリンタには応用されない。二重ビームビデオブロックは単一ビーム用途に使用できるが、シリコンという実質的な資源を浪費する。各々のレーザプリンタのビデオブロックは、一度に１個のピクセルを処理する。ビデオハードウェアは、ピクセルを順次処理し、たとえばクロックごとに１個のピクセル出力を処理する。これは、ビデオ処理速度を制限するか、または所望のピクセル速度を生成するためにより高速度クロックを必要とする。
【０００７】
図１は、先行技術のプリンタにおけるビデオ処理経路を開示する。ダイレクトメモリアクセス（ＤＭＡ）は、システムバスを介してメインメモリからピクセルデータを読み込む。このピクセルデータは大型マルチラインバッファ内に記憶されるため、データを複数回読み込む必要はない。シリアルビデオプロセッサには、処理されるライン、たとえば列ごとにデータの上下の行からのデータがなければならない。このバッファをできるだけ小さくするため、バッファは２つのビデオチャネル間で共用され、追加のビデオチャネルは、バッファのサイズを単一ラインだけ増加させるに過ぎない。
【０００８】
マルチラインバッファは１列のピクセルを保持するので、このバッファは、可能な最長走査ライン、たとえばページ幅だけ広くなければならない。８．５インチ幅（縦方向）の１インチ当たり６００ピクセルのシステムの場合、バッファは、５１００ピクセルの幅を必要とする。もう１台のプリンタが１１インチ幅（横方向）の１２００ｐｐｉプリンタに印刷できる場合、バッファは１３，２００ピクセル幅でなければならない。ＡＳＩＣは、ハードウェア内のこのバッファを使って設計されるため、サポートされる最大プリンタがこのバッファのサイズを決定する。あるいは、バッファは、プリンタの最大サイズ／解像度を決定する。
【０００９】
シリアルビデオプロセッサは、５×５ウィンドウのピクセルのデータを取り入れて、ウィンドウ内の中心ピクセルを表現する単一ＰＣＯＤＥを出力する。次のピクセルを生成するには、ウィンドウは１個のピクセル上をスライドして、新しい５×５ウィンドウをシリアルプロセッサに提示する。ＰＣＯＤＥは、パルス幅情報（１個の完全なピクセルの部分）、および行端揃え情報（左右の中心、分割）の両方を含む特殊コードである。
【００１０】
２つのビデオチャネルは、バッファを共用するため、シリアルビデオプロセッサが同一列上で動作することを必要とする。実際のプリンタのレーザは同一列上で動作しないので、１つのシリアルビデオプロセッサの出力は遅延して、実際のハードウェアと整列しなければならない。これは、もう１つのバッファ、ＰＣＯＤＥ遅延ＦＩＦＯを必要とする。このバッファは、実際のハードウェア内に存在する列内の分離をスパンするのに十分な大きさでなければならない。サイズの一例としては、１２８ピクセル（１２８×８ビットメモリバッファ）が挙げられるであろう。
【課題を解決するための手段】
【００１１】
本発明は、ビデオ処理装置であって、システムバスと、少なくとも１つのビデオ処理パスで、各ビデオ処理パスが、システムバスを横断する非列状ピクセルデータに対応する入力ビデオコードの集合を受信するＤＭＡメモリ読取装置と、出力ビデオコードを生成する入力ビデオコードの集合の各々を受信するパラレルビデオプロセッサと、出力ビデオコードに対応する画像を生成する出力ビデオコードをパラレル（並列）に受信するビデオ信号生成装置とを備えるビデオ処理パスとを備えることを特徴とする装置を提供する。
【００１２】
パラレルビデオプロセッサは、一連の３Ｎ個の２ビット／ピクセル入力レジスタで、Ｎが整数であり、Ｎ≧１であるレジスタと、集合の上の半分を受信し、出力が数列の上の３分の１に接続される第１マルチプレクサと、数列の上の３分の１、集合の上の半分、および集合の下の半分を受信し、出力が数列の中間３分の１に接続される第２マルチプレクサと、集合の下の半分および数列の中間３分の１を受信し、出力が数列の下の３分の１に接続される第３マルチプレクサと、数列の出力を受信し、レジスタ「０」に接続され、レジスタ「０」が単一の２ビット／ピクセルレジスタである第４マルチプレクサと、Ｎ個のロジックブロックで、各ロジックブロックｍが、数列のｍ−１番目、ｍ番目およびｍ＋１番目のレジスタおよびレジスタ０の出力を受信し、ｍが整数であり、１≦ｍ≦ＮであるＮ個のロジックブロックとを備えることができる。
【００１３】
さらに、本発明は、少なくとも１個のレーザドライバと、印刷制御エンジンと、システムバスを介して印刷制御エンジンおよび少なくとも１個のレーザドライバに双方向に接続され、ビデオブロックを有するビデオ制御装置であって、ビデオブロックが、ダイレクトメモリアクセス（ＤＭＡ）制御装置と、少なくとも１個のパラレルビデオプロセッサと、ＤＭＡ制御装置をビデオプロセッサに電気的に接続する第１データバスおよび制御バスと、ビデオプロセッサに接続されたビデオ信号生成器２０ｘと、ビデオプロセッサをビデオ信号生成器に接続する第２データバスおよび制御バスと、ビデオ信号生成器に接続された周波数合成器と、ＤＭＡ制御装置、ビデオプロセッサ、ビデオ信号生成器および周波数合成器に双方向に接続された構成レジスタと、ＤＭＡ制御装置および構成レジスタをシステムバスに電気的に接続するデータバスおよび制御バスとを備えるビデオ制御装置とを備えることを特徴とするプリンタを提供する。
【００１４】
さらに本発明は、ビデオ処理の方法であって、非列状ピクセルデータに対応する入力ビデオコードの集合を受信するステップと、入力ビデオコードの集合から出力ビデオコードをパラレルに生成するステップと、出力ビデオコードに対応する画像を生成するステップとを有することを特徴とする方法を提供する。
【００１５】
本発明によれば、ビデオデータはパラレル処理され、非常に高速なビデオ処理を可能にするか、またはビデオ処理回路に対するクロック要件を大幅に減少させることを可能にする。
【００１６】
動作時、各ビデオチャネルはメインメモリから読み取る。これは、各ビデオチャネルがレーザを直接追跡することを可能にする。その結果、データを取得してレーザの実際の位置を追跡するために、先行技術で使用されていた遅延ＦＩＦＯの必要性をなくす。
【００１７】
パラレルビデオプロセッサは、隣接ライン、たとえば列からデータを取り入れないため、マルチラインバッファは不要である。このビデオは、システムのサイズを著しく増加させずに、どの幅のプリンタでもサポートする。この実施態様では、幅は、幅を追跡するカウンタのサイズによって制限される。
【００１８】
パラレルビデオプロセッサに提示されるデータは、単一ライン、たとえば行上の８個の隣接ピクセルである。これは、データをメモリ内に記憶させる（直線的に隣接して）自然な方法であり、先行技術で使用されていた配列と同じメモリ配列である。プロセッサは、４つのＶＣＯＤＥを一度に（シングルクロックで）生成し、それらをＶＳＧブロック上に渡す。
【００１９】
ＶＣＯＤＥは、ピクセルに使用される波形を特定する一意のトークンである。ＶＣＯＤＥは、ピクセル期間の一意のパルス列、またはプログラム可能な位置にある２つのパルスを指示することができる。
【００２０】
全体のビデオパス（ＤＭＡ、ビデオプロセッサおよびＶＳＧ）が占める空間は、単なる先行技術のマルチラインバッファよりも少なくて済む。
【発明を実施するための最良の形態】
【００２１】
以下に添付図面を参照して本発明の最良となる好適実施形態について詳細に説明する。図２は、本発明によるパラレルビデオ処理パスを示す。この実施例では、４つの４ビット出力ＶＣＯＤＥは、シングルクロック期間に同時に生成される。
【００２２】
システムバス１２は、２つの処理ブロック１４１、１４２に接続される。各処理ブロック１４ｘは、システム１２に双方向に接続されたダイレクトメモリアクセス（ＤＭＡ）メモリ１６を備える。パラレルビデオプロセッサ１８ｘは、８個の隣接ピクセルをパラレルに単一ラインで受信する。これは、これらのピクセルをメモリ内に記憶する（直線的に隣接して）方法に相当する。パラレルビデオプロセッサ１８ｘは、４つのＶＣＯＤＥを一度に（シングルクロックで）生成し、これらのＶＣＯＤＥをビデオ信号生成器２０ｘに送信する。
【００２３】
ＶＣＯＤＥは、ピクセルに使用される波形を特定する一意のトークンである。ＶＣＯＤＥは、ピクセル期間の一意のパルス列、またはプログラム可能な位置にある２つのパルスを指示することができる。
【００２４】
動作時、各チャネルはメインメモリから読み取る。各ビデオチャネルは、レーザを直接読み取ることができるので、データを取得してレーザの実際の位置を追跡するための遅延ＦＩＦＯは不要である。パラレルビデオプロセッサ１６ｘは、隣接ラインからデータを受信しないため、先行技術に使用されるマルチラインバッファは不要である。このビデオは、システムのサイズを著しく増加させずに、どの幅のプリンタでもサポートする。幅は、幅を追跡するカウンタのサイズにより制限される。したがって、全体のビデオパス（ＤＭＡ、ビデオプロセッサおよびＶＳＧ）は、先行技術に比べて小型である。
【００２５】
入出力データは、１６ビット幅である。入力ピクセルは２ビット／ピクセル（ｂｐｐ）であり、出力ピクセルは４ｂｐｐである。
【００２６】
動作時、入力レジスタは、様々なソース、たとえば入力ピクセルからデータを受信する。マルチプレクサは、有限状態マシンを制御する特定シーケンスのイベントに基づいてソースを選択する。データは、一度に１６ビットまたは８ピクセル転送される。
【００２７】
図３は、図２に示したパラレルビデオプロセッサを示す。この実施態様の具体的な実施例は、入力として８個の２ビット入力ピクセルの集合を受信し、４個の４ビット出力ＶＣＯＤＥを生成するが、当業者は、提示された本発明の原理を拡張して、任意の数の４ビット出力ＶＣＯＤＥを生成することができる。
【００２８】
パラレルビデオプロセッサ１８ｘは、一連の３Ｎ個の２ビット／ピクセル入力レジスタ２２ｙを備え、ここで１≦ｙ≦３Ｎである。本明細書では、Ｎは整数４である。第１マルチプレクサ２４は、入力ピクセルの集合の上の半分および「０」を受信し、出力を数列２２９．．．．、２２１２（２２２Ｎ＋１．．．．、２２３Ｎ）の上の３分の１に接続する。第２マルチプレクサ２６は、数列２２９．．．．、２２１２（２２２Ｎ＋１．．．．、２２３Ｎ）の上の３分の１の出力、入力ピクセルの集合の上の半分、および入力ピクセルの集合の下の半分を受信し、出力を数列２２５．．．．、２２８（２２Ｎ＋１．．．．、２２２Ｎ）の中間の３分の１に接続する。第３マルチプレクサ２８は、入力ピクセルの集合の下の半分、および数列２２５．．．．、２２８（２２Ｎ＋１．．．．、２２２Ｎ）の中間の３分の１の出力を受信し、出力を数列２２１．．．．、２２４（２２１．．．．、２２Ｎ）の下の３分の１に接続する。第４マルチプレクサ３０は、数列２２４（２２Ｎ）および「０」の下の３分の１の出力を受信する。第４マルチプレクサ３０の出力は、レジスタ「０」２２０に接続される。レジスタ「０」は、単一の２ビット／ピクセルレジスタである。
【００２９】
Ｎ個のロジックブロック３２ｍで、各ロジックブロックｍは、数列（Ｐｉｘｉｎ２２ｍ−１、２２ｍ、２２ｍ＋１）のｍ−１番目、ｍ番目およびｍ＋１番目のレジスタの出力を受信する。したがって、ｍは整数であり、１≦ｍ≦Ｎである。各ロジックブロック３２ｍは、受信する入力ピクセルに基づいて出力ＶＣＯＤＥを生成する。
【００３０】
パラレルビデオプロセッサ１８ｘは、Ｎ個のレジスタ３４ｍの任意の列を含む。各レジスタ３４ｍは、ｍ番目のロジックブロック出力を受信する４ビットレジスタである。
【００３１】
ビデオのこの実施例では、４ｂｐｐのＶＣＯＤＥを生成するために、現在のピクセルの両側にあるピクセルを評価する。その結果、レジスタは、着信するビットよりも多くなる。４個の出力ＶＣＯＤＥの実施態様では、出力データの幅は、入力データの幅と同じであることが好ましい。これはテストを単純化し、ブロックをよりモジュール化する。別法によると、ブロックは省略することができ、ＤＭＡは、インターフェースが同じであるため、次のブロックに接続される。追加のブロックは、パラレルビデオプロセッサブロックの両側に追加される。４ｂｐｐの４個の出力ピクセルは、２ｂｐｐの８個のピクセルの入力と同じ１６ビットである。
【００３２】
動作時、第１クロックサイクルでは、ある行内の入力ピクセルの第１の集合は、レジスタＰｉｘｉｎ２２１〜Ｐｉｘｉｎ２２８にロードされる。その他のＰｉｘｉｎレジスタはクリアされ、たとえばゼロをロードされる。出力ピクセルの機能は非常に高速であり、次のクロックサイクルで次のブロックに転送するために使用可能である。４個の出力ピクセルのみが生成される。
【００３３】
第２クロックサイクルでは、ある行内にある入力ピクセルの次の集合が、レジスタＰｉｘｉｎ２２５〜２２１２にロードされる。同時に、レジスタＰｉｘｉｎ２２４〜２２８からのデータが、レジスタＰｉｘｉｎ２２０〜Ｐｉｘｉｎ２２４に転送される。４個の出力ピクセルが生成される。
【００３４】
第３クロックサイクルでは、Ｐｉｘｉｎレジスタ内のデータは４個のピクセルだけシフトダウンされ、Ｐｉｘｉｎ２２４〜Ｐｉｘｉｎ２２１２は、Ｐｉｘｉｎ２２０〜Ｐｉｘｉｎ２２８にシフトされる。上の４個のピクセル（Ｐｉｘｉｎ２２９〜２２１２）はクリアされる。さらに４個の出力ピクセルが生成される。
【００３５】
第２および第３クロックサイクルで行なわれる動作は、ある行内にある入力ピクセルの集合ごとに繰り返される。したがって、８個のピクセルの各入力では、４個のピクセルの連続する２つの集合が生成される。
【００３６】
当該行の入力ピクセルの最後の集合が処理された後、データは、次のクロックサイクルで４個のピクセルだけ再度シフトダウンされ、Ｐｉｘｉｎ２２４〜Ｐｉｘｉｎ２２１２はＰｉｘｉｎ２２０〜２２８にシフトされる。上の４個のピクセル（Ｐｉｘｉｎ２２９〜２２１２）はクリアされる。さらに４個の出力ピクセルが生成される。これは、当該行の入力ピクセルのまさに最初の集合であって、受信されて４個の出力ピクセルだけを生成した集合を補足する。
【００３７】
図４は、本発明のパラレル処理回路を使用するプリンタ実施態様３６を示す。少なくとも１個のパラレルビデオプロセッサ１８ｘを備えるビデオ制御装置３８は、制御エンジン４０およびレーザ４２に接続する。固定ユニット４４は、制御エンジン４０に双方向に接続する。制御エンジン４０は、トナーカートリッジ４６および用紙搬送組立体４８に接続する。
【００３８】
上述の実施形態に即して本発明を説明すると、本発明は、ビデオ処理装置であって、システムバス１２と、少なくとも１つのビデオ処理パス１４ｘで、各ビデオ処理パスが、システムバスを横断する非列状ピクセルデータに対応する入力ビデオコードの集合を受信するＤＭＡメモリ読取装置１６と、出力ビデオコードを生成する入力ビデオコードの集合の各々を受信するパラレルビデオプロセッサ１８ｘと、出力ビデオコードに対応する画像を生成する出力ビデオコードをパラレルに受信するビデオ信号生成装置２０ｘとを備えるビデオ処理パス１４ｘとを備えることを特徴とする装置を提供する。
【００３９】
好ましくは、前記パラレルビデオプロセッサ１８ｘが、一連の３Ｎ個の２ビット／ピクセル入力レジスタ２２ｙで、Ｎが整数であり、Ｎ≧１であるレジスタ２２ｙと、集合の上の半分を受信し、出力が数列の上の３分の１に接続される第１マルチプレクサ２４と、数列の上の３分の１、集合の上の半分、および集合の下の半分を受信し、出力が数列の中間３分の１に接続される第２マルチプレクサ２６と、集合の下の半分および数列の中間３分の１を受信し、出力が数列の下の３分の１に接続される第３マルチプレクサ２８と、数列の出力を受信し、レジスタ「０」に接続され、レジスタ「０」が単一の２ビット／ピクセルレジスタである第４マルチプレクサ３０と、Ｎ個のロジックブロック３２ｍで、各ロジックブロックｍが、数列のｍ−１番目、ｍ番目およびｍ＋１番目のレジスタおよびレジスタ０の出力を受信し、ｍが整数であり、１≦ｍ≦ＮであるＮ個のロジックブロック３２ｍとを備える。
【００４０】
好ましくは、パラレルビデオプロセッサ１８ｘが、各々のレジスタが４ビットレジスタであるＮ個のレジスタ３４ｍをさらに備え、各レジスタｍがｍ番目のロジックブロックの出力を受信する。
【００４１】
好ましくは、入力ビデオコードの集合が１６個の入力ビデオコードを含む。
【００４２】
好ましくは、非列状ピクセルが隣接して同一行内にある。
【００４３】
好ましくは、Ｎ＝４とされる。
【００４４】
さらに、本発明は、少なくとも１個のレーザドライバ４２と、印刷制御エンジン４０と、システムバスを介して印刷制御エンジンおよび少なくとも１個のレーザドライバに双方向に接続され、ビデオブロックを有するビデオ制御装置３８であって、前記ビデオブロックが、ダイレクトメモリアクセス（ＤＭＡ）制御装置１６と、少なくとも１個のパラレルビデオプロセッサ１８ｘと、前記ＤＭＡ制御装置を前記ビデオプロセッサに電気的に接続する第１データバスおよび制御バスと、前記ビデオプロセッサに接続されたビデオ信号生成器２０ｘと、前記ビデオプロセッサをビデオ信号生成器に接続する第２データバスおよび制御バスと、前記ビデオ信号生成器に接続された周波数合成器と、前記ＤＭＡ制御装置、ビデオプロセッサ、ビデオ信号生成器および周波数合成器に双方向に接続された構成レジスタと、前記ＤＭＡ制御装置および前記構成レジスタをシステムバスに電気的に接続するデータバスおよび制御バスとを備えるビデオ制御装置３８とを備えることを特徴とするプリンタを提供する。
【００４５】
好ましくは、パラレルビデオプロセッサ１８ｘが、一連の３Ｎ個の２ビット／ピクセル入力レジスタ２２ｙで、Ｎが整数であり、Ｎ≧１である入力レジスタ２２ｙと、集合の上の半分を受信し、出力が数列の上の３分の１に接続された第１マルチプレクサ２４と、数列の上の３分の１を受信し、集合の上の半分および集合の下の半分を受信し、出力が数列の中間３分の１に接続される第２マルチプレクサ２６と、集合の下の半分および数列の中間３分の１を受信し、出力が数列の下の３分の１に接続される、第３マルチプレクサ２８と、
数列の出力を受信し、レジスタ「０」に接続され、レジスタ「０」が単一の２ビット／ピクセルレジスタである第４マルチプレクサ３０と、Ｎ個のロジックブロック３２ｍで、各ロジックブロックｍは、数列のｍ−１番目、ｍ番目およびｍ＋１番目のレジスタおよびレジスタ０の出力を受信し、ｍが整数であり、１≦ｍ≦ＮであるＮ個のロジックブロック３２ｍとを備える。
【００４６】
好ましくは、パラレルビデオプロセッサ１８ｘが、各々のレジスタが４ビットレジスタであるＮ個のレジスタ３４ｍをさらに備え、各々のレジスタｍがｍ番目のロジックブロックの出力を受信する。
【００４７】
好ましくは、入力ビデオコードの集合が１６個の入力ビデオコードを含む。
【００４８】
好ましくは、非列状ピクセルが隣接して同一行内にある。
【００４９】
好ましくは、Ｎ＝４とされる。
【００５０】
さらに本発明は、ビデオ処理の方法であって、非列状ピクセルデータに対応する入力ビデオコードの集合を受信するステップと、入力ビデオコードの集合から出力ビデオコードをパラレルに生成するステップと、出力ビデオコードに対応する画像を生成するステップとを有することを特徴とする方法を提供する。
【００５１】
上述した実施形態はあくまでも例示的なものであり、本発明を制限するものではなく当業者によってさらに様々な変形・変更が可能である。
【図面の簡単な説明】
【００５２】
【図１】先行技術のプリンタのビデオ処理パスを示す図である。
【図２】本発明によるパラレルビデオ処理パスを示す図である。
【図３】本発明のパラレル処理ビデオ回路を示す図である。
【図４】図３に示すパラレル処理ビデオ回路を使用したプリンタを示す図である。
【符号の説明】
【００５３】
１２  システムバス
１４ｘ  ビデオ処理パス
１６  ＤＭＡメモリ読取装置、ダイレクトメモリアクセス（ＤＭＡ）制御装置
１８ｘ  パラレルビデオプロセッサ
２０ｘ  ビデオ信号生成装置
２２ｙ  レジスタ
２４  第１マルチプレクサ
２６  第２マルチプレクサ
２８  第３マルチプレクサ
３０  第４マルチプレクサ
３２ｍ  ロジックブロック
３４ｍ  レジスタ
３８  ビデオ制御装置
４０  印刷制御エンジン
４２  レーザドライバ
【図１】
2005243022.tif 000003
【図２】
2005243022.tif 000004
【図３】
2005243022.tif 000005
【図４】
2005243022.tif 000006