(57)【要約】【課題】  炭化珪素を用いた半導体素子において、高い電気特性を実現する。【解決手段】  本発明の半導体素子では、炭化珪素基板１１の上に設けられたｎ型の炭化珪素層１２は、（０００１）面から＜１１−２０＞方向にオフカットされた上面を有している。そして、チャネル領域１４において、オフカット方向に沿って流れる電流が支配的となるようにゲート電極１７やソース電極１８が配置されている。  本発明では、ゲート絶縁膜１７を形成した後に、Ｖ族元素を含む雰囲気下で熱処理を行う。これにより、炭化珪素層１２とゲート絶縁膜の界面において界面準位密度が低下するため、オフカット方向Ａに垂直な方向よりもオフカット方向Ａのほうが電子移動度が高くなる。【選択図】  図１
2005183943.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
上記半導体基板の上に設けられ、結晶面から１０度以下の角度だけオフカット方向に傾いた上面を有する炭化珪素層と、
上記炭化珪素層の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極と、
上記炭化珪素層の上のうち上記ゲート電極の側方に設けられたソース電極と、
上記半導体基板の下方に設けられたドレイン電極と、
上記炭化珪素層のうち少なくとも上記ソース電極の下に位置する領域に設けられたソース領域とを備え、
平面視して、上記ソース領域のうち最も長い辺は、上記オフカット方向に垂直な方向に沿っている、半導体素子。
【請求項２】
請求項１に記載の半導体素子であって、
上記炭化珪素層のうち上記ソース領域の側方および下方に設けられた第２導電型のウェル領域と、
上記ウェル領域と電気的に接続されるベース電極とをさらに備える、半導体素子。
【請求項３】
請求項１または２に記載の半導体素子であって、
上記オフカット方向に垂直な方向に沿った方向とは、上記オフカット方向に垂直な方向からの傾きが５度以内の方向である、半導体素子。
【請求項４】
請求項１〜３のうちいずれか１項に記載の半導体素子であって、
上記炭化珪素層のうち上記ゲート絶縁膜の下に位置する領域にチャネル層が設けられている、半導体素子。
【請求項５】
請求項４に記載の半導体素子であって、
上記チャネル領域には、少なくとも１層の第１炭化珪素層と、第１炭化珪素層よりも第１導電型の不純物濃度が高くかつ第１炭化珪素層の膜厚よりも薄い、少なくとも１層の第２炭化珪素層とを有する積層構造が設けられている、半導体素子。
【請求項６】
請求項１〜５のうちいずれか１項に記載の半導体素子であって、
上記炭化珪素層では、結晶面の面内方向における電子移動度よりも、上記結晶面に対する垂直方向における電子移動度の方が大きい、半導体素子。
【請求項７】
請求項１〜６のうちいずれか１項に記載の半導体素子であって、
上記炭化珪素層は、４Ｈ−ＳｉＣである、半導体素子。
【請求項８】
請求項１〜７のうちいずれか１項に記載の半導体素子であって、
上記炭化珪素層の上面は、（０００１）面から＜１１−２０＞方向に傾いた面である、半導体素子。
【請求項９】
請求項１〜７のうちいずれか１項に記載の半導体素子であって、
上記炭化珪素層の上面は、（０００１）面から＜１−１００＞方向に傾いた面である、半導体素子。
【請求項１０】
請求項１〜９のうちいずれか１項に記載の半導体素子であって、
上記ゲート絶縁膜は、上記炭化珪素層の上部を熱酸化した後に、Ｖ族元素を含む化合物
を含む雰囲気で熱処理することにより形成された、半導体素子。
【請求項１１】
請求項１０に記載の半導体素子であって
上記Ｖ族元素を含む化合物は、酸化窒素である、半導体素子。
【請求項１２】
請求項１０または１１に記載の半導体素子であって、
上記炭化珪素層と上記ゲート絶縁膜との界面において、窒素濃度の最大値が１×１０20ｃｍ-3以上で１×１０22ｃｍ-3以下である、半導体素子。
【請求項１３】
請求項１〜１２のうちいずれか１項に記載の半導体素子であって、
上記ソース電極は、上記ベース電極と同一の膜で設けられている、半導体素子。
【請求項１４】
請求項１〜１３のうちいずれか１項に記載の半導体素子であって、
上記ゲート電極は、平面視して多角形がくり抜かれた形状で設けられ、
上記多角形におけるくり抜かれた部分の辺のうち最も長い辺は、上記オフカット方向に垂直な方向に沿っている、半導体素子。
【請求項１５】
請求項１４に記載の半導体素子であって、
平面視して、上記ソース電極は多角形の形状で配置し、上記ゲート電極は上記ソース電極と離間して、かつ上記ソース電極の側方を囲む形状で配置している、半導体素子。
【請求項１６】
請求項１〜１３のうちいずれか１項に記載の半導体素子であって、
上記ゲート電極は、平面視して多角形の形状で設けられ、
上記多角形の辺のうち最も長い辺は、上記オフカット方向に垂直な方向に沿っている、半導体素子。
【請求項１７】
請求項１６に記載の半導体素子であって、
平面視して、上記ソース電極は、ストライプ状に並ぶ複数の第１矩形部と、上記複数の第１矩形部の端部を接続する第１接続部とを有する櫛形に配置し、上記ゲート電極は、上記複数の第１矩形部のそれぞれと交互に配置するストライプ状の複数の第２矩形部と、上記第２矩形部の端部を接続する第２接続部とを有する櫛形に配置している、半導体素子。
【請求項１８】
半導体基板と、
上記半導体基板の上に設けられ、結晶面から１０度以下の角度だけオフカット方向に傾いた上面を有する炭化珪素層と、
上記炭化珪素層の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極と、
上記炭化珪素層の上のうち上記ゲート電極の側方に設けられたソース電極と、
上記炭化珪素層の上のうち上記ゲート電極の側方に設けられたドレイン電極と、
上記炭化珪素層のうち少なくとも上記ソース電極および上記ドレイン電極の下に位置する領域に互いに離間して設けられたソース・ドレイン領域とを備え、
平面視して、上記ソース・ドレイン領域の辺のうち互いに対向する辺は、上記オフカット方向に垂直な方向に沿っている、半導体素子。
【請求項１９】
請求項１８に記載の半導体素子であって、
上記炭化珪素層内に設けられ、第１導電型の不純物を含むベース領域と、
上記ベース領域と電気的に接続されるベース電極とをさらに備える、半導体素子。
【請求項２０】
請求項１８または１９に記載の半導体素子であって、
上記ゲート電極は多角形の形状で設けられ、
上記多角形の辺のうち最も長い辺は、上記オフカット方向に垂直な方向に沿っている、半導体素子。
【請求項２１】
請求項１８〜２０のうちいずれか１項に記載の半導体素子であって、
上記オフカット方向に垂直な方向に沿った方向とは、上記オフカット方向に垂直な方向からの傾きが５度以内の方向である、半導体素子。
【請求項２２】
請求項１８〜２１のうちいずれか１項に記載の半導体素子であって、
上記炭化珪素層のうち上記ゲート絶縁膜の下に位置する領域にチャネル層が設けられている、半導体素子。
【請求項２３】
請求項２２に記載の半導体素子であって、
上記チャネル領域には、少なくとも１層の第１炭化珪素層と、第１炭化珪素層よりも第１導電型の不純物濃度が高くかつ第１炭化珪素層の膜厚よりも薄い、少なくとも１層の第２炭化珪素層とを有する積層構造が設けられている、半導体素子。
【請求項２４】
請求項１８〜２３のうちいずれか１項に記載の半導体素子であって、
上記炭化珪素層では、結晶面の面内方向における電子移動度よりも、上記結晶面に対する垂直方向における電子移動度の方が大きい、半導体素子。
【請求項２５】
請求項１８〜２４のうちいずれか１項に記載の半導体素子であって、
上記炭化珪素層は、４Ｈ−ＳｉＣである、半導体素子。
【請求項２６】
請求項１８〜２５のうちいずれか１項に記載の半導体素子であって、
上記炭化珪素層の上面は、（０００１）面から＜１１−２０＞方向に傾いた面である、半導体素子。
【請求項２７】
請求項１８〜２５のうちいずれか１項に記載の半導体素子であって、
上記炭化珪素層の上面は、（０００１）面から＜１−１００＞方向に傾いた面である、半導体素子。
【請求項２８】
請求項１８〜２７のうちいずれか１項に記載の半導体素子であって、
上記ゲート絶縁膜は、上記炭化珪素層の上部を熱酸化した後に、Ｖ族元素を含む化合物
を含む雰囲気で熱処理することにより形成された、半導体素子。
【請求項２９】
請求項２８に記載の半導体素子であって、
上記Ｖ族元素を含む化合物は、酸化窒素である、半導体素子。
【請求項３０】
請求項２８または２９のうちいずれか１項に記載の半導体素子であって、
上記炭化珪素層と上記ゲート絶縁膜との界面において、窒素濃度の最大値が１×１０20ｃｍ-3以上で１×１０22ｃｍ-3以下である、半導体素子。
【請求項３１】
請求項１８〜３０のうちいずれか１項に記載の半導体素子であって、
上記ソース電極は、上記ベース電極と同一の膜で設けられている、半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は高耐圧、炭化珪素を用いた絶縁ゲート型半導体素子に関するものであり、特に、大電流のスイッチング素子を実現するＭＯＳＦＥＴに関するものである。
【背景技術】
【０００２】
炭化珪素（シリコンカーバイド、ＳｉＣ）は、珪素（Ｓｉ）に比べて高硬度でワイドバンドギャップを有する半導体であり、パワー素子や耐環境素子、高温動作素子、高周波素子等へ応用されている。
【０００３】
ＳｉＣを用いたスイッチング素子の代表的なものとして、例えば以下の特許文献１に開示されるようなＭＯＳＦＥＴが知られている。図１４（ａ）, （ｂ）は、ＳｉＣを用いた一般的な縦型蓄積型ＭＯＳＦＥＴを示す図である。なお、一般的な縦型のＭＯＳＦＥＴにおいて、ユニットセルとは、ソース電極を中心とした電極の配置をいうのに対し、図１４（ａ）, （ｂ）では、ゲート電極を中心とした電極の配置を示している。つまり、図１４（ａ）, （ｂ）では、２つのユニットセルの結合部を示している。ここで、図１４（ａ）は、ＭＯＳＦＥＴの電極の一部を上方から見た平面図であり、図１４（ｂ）は、図１４（ａ）に示すXI-XI線における断面図である。
【０００４】
図１４（ａ）, （ｂ）に示すように、従来の縦型蓄積型ＭＯＳＦＥＴでは、ｎ+ 型の４Ｈ−ＳｉＣからなる半導体基板１０１と、半導体基板１０１の上に設けられ、ｎ型の４Ｈ−ＳｉＣからなるｎ型炭化珪素層１０２と、ｎ型炭化珪素層１０２の上部のうち２つのユニットセルの結合部の両側方に位置する領域に設けられ、例えばアルミニウムが注入されたｐ型ウェル領域１０３と、ｎ型炭化珪素層１０２のうち２つのｐ型ウェル領域１０３に挟まれる領域の上から、その２つのｐ型ウェル領域１０３の上に亘って延びる、例えばｎ型の４Ｈ−ＳｉＣからなるチャネル層１０４と、ｐ型ウェル領域１０３の上部に、チャネル層１０４の外側方と接するように設けられ、例えば窒素が注入されたソース領域１０５と、チャネル層１０４の上から、ソース領域１０５の一部の上に亘って設けられたゲート絶縁膜１０６と、ゲート絶縁膜１０６の上に設けられたゲート電極１０７と、ソース領域１０５の上から、ｎ型炭化珪素層１０２のうちソース領域１０５の外側方に位置する部分の上に亘って設けられたソース電極１０８と、半導体基板１０１の下面上に設けられたドレイン電極１０９とを備えている。
【０００５】
ソース電極１０８は、ｐ型ウェル領域１０３と電気的に接続されるベース電極としての役割を兼ね備えた構造を有している。
【０００６】
ＭＯＳＦＥＴをＯＮの状態にするためには、ドレイン電極１０９にプラスの電圧を印加し、ソース電極１０８を接地し、ゲート電極１０７にプラスの電圧を印加する。これにより、ＭＯＳＦＥＴのスイッチング動作が可能となる。
【０００７】
ここで、ＭＯＳＦＥＴがＯＮの状態になると、キャリアである電子は、図１４（ａ）, （ｂ）に示すように、まず、基板面に平行な方向に流れる。その後に、電子は、図１４（ｂ）に示すように、基板面に垂直な方向に流れる。なお、図１４（ａ）, （ｂ）に示す矢印は、キャリアである電子の進む方向を示しており、電流はこの矢印と逆の向きに流れる。ここで注目すべきなのが、図１４（ａ）に示す電子の進行方向である。ソース電極１０８やゲート電極１０７が、基板のオフカット方向Ａと垂直な方向にキャリアが移動するように配置されている。なお、「オフカット方向」とは、結晶面から数度傾いたオフカット面がある場合に、オフカット面内の方向であって、結晶面に対する法線ベクトルからオフカット面に対する法線ベクトルに向かう方向をいう。以下に、電極の配置の理由について、図１５を参照しながら説明する。図１５は、炭化珪素基板の表面および断面の概略を示す斜視図である。
【０００８】
図１５に示す炭化珪素基板は、（０００１）面に対して所定角度だけオフカットされた基板面を有している。図１５では、基板面、すなわちオフカット面を水平に示している。一般的に、炭化珪素基板を用いて素子を形成する場合には（０００１）面のオフカット基板が用いられる。その理由は、（０００１）面に対する所定のオフカット面をエピタキシャル成長によって形成するときには、ポリタイプ制御が容易であるからである。なお、オフカット面としては、例えば、４Ｈ−ＳｉＣ（０００１）に対して、＜１１−２０＞方向（ここでは１１２バー０という意味である。）に約８度オフカットされた面を形成する。
【０００９】
ただし、オフカット面を基板面に有する基板に対して、エピタキシャル成長や不純物活性化のための熱処理などの高温の処理を適用すると、基板面にはオフカット方向に対して垂直な方向にステップバンチングが形成されてしまうことがある。例えば、オフカット方向が＜１１−２０＞方向である場合には、ステップバンチングが、＜１１−２０＞方向に対して垂直な方向である＜１−１００＞方向に形成される。ステップバンチングは、５０〜１００ｎｍ程度の凹凸になり、これが原因となって電気特性の異方性が生じることがある。従来では、オフカット方向（ステップバンチングを横切る方向）と、オフカット方向に垂直な方向（ステップバンチングと平行な方向）とで、電子移動度は例えば１桁以上異なる。
【００１０】
以上の理由から、電流量の大きい半導体装置を製造するためには、オフカット方向に対して垂直な方向に電流を流すように電極の方向を設計する必要があった。チャネル層１０４において、複数の方向に電流が流れる場合には、それらの方向のうち最も電流量の多い方向をオフカット方向に対して垂直な方向に合わせて設計する必要があった（例えば、特許文献１参照）。
【特許文献１】特開２００１−１４４２８８号公報
【特許文献２】ＰＣＴ／ＪＰ９８／０１１８５
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上述したように、従来では、ステップバンチングが形成されることによって、ステップバンチングに平行な方向の電子移動度が大きくなり、ステップバンチングに対して垂直な方向の電子移動度が小さくなるという前提で、素子の配置が決定されていた。また、表面にステップバンチングが形成されていない場合であっても、炭化珪素内部に積層欠陥などの結晶欠陥が内在し、オフカット方向に対して平行な方向の電子移動度が、オフカット方向に対して垂直な方向の電子移動度よりも小さくなることがあった。しかしながら、電流方向の異方性が逆転する場合があり、その場合には、素子の電気特性をより低くしてしまうことがあった。
【００１２】
本発明の目的は、上述の課題を解決する手段を講ずることにより、より電気特性が優れた炭化珪素半導体素子を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の第１の半導体素子は、半導体基板と、上記半導体基板の上に設けられ、結晶面から１０度以下の角度だけオフカット方向に傾いた上面を有する炭化珪素層と、上記炭化珪素層の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極と、上記炭化珪素層の上のうち上記ゲート電極の側方に設けられたソース電極と、上記半導体基板の下方に設けられたドレイン電極と、上記炭化珪素層のうち少なくとも上記ソース電極の下に位置する領域に設けられたソース領域とを備え、平面視して、上記ソース領域のうち最も長い辺は、上記オフカット方向に垂直な方向に沿っている。
【００１４】
このように、オフカット方向に沿った方向に電流が流れるようにソース領域を配置することにより、より電気特性を向上させることができる。また、電流方向の異方性が逆転するおそれもなくなる。これらは、以下の理由による。従来では、高温の熱処理の際に炭化珪素層のオフカット方向に垂直な方向にステップバンチングが形成され、ステップバンチングに平行な方向の電子移動度が大きかった。これに対し、本発明の半導体素子はＶ族元
素を含む化合物を用いて熱処理を行う工程を経て形成されるので、炭化珪素層の上面にステップバンチングが形成されていても、チャネル層が形成されるゲート絶縁膜と炭化珪素層の界面において、界面準位密度が低減され、オフカット方向に沿った方向の電子移動度が向上する。これにより、オフカット方向に沿った方向の電子移動度が、オフカット方向に垂直な方向の電子移動度よりも高くなりやすい。
【００１５】
上記炭化珪素層のうち上記ソース領域の側方および下方に設けられた第２導電型のウェル領域と、上記ウェル領域と電気的に接続されるベース電極とをさらに備えていてもよい。
【００１６】
上記オフカット方向に垂直な方向に沿った方向とは、上記オフカット方向に垂直な方向からの傾きが５度以内の方向であることにより、高い電子移動度を得ることができる。
【００１７】
上記炭化珪素層のうち上記ゲート絶縁膜の下に位置する領域にチャネル層が設けられていてもよい。
【００１８】
上記チャネル領域には、少なくとも１層の第１炭化珪素層と、第１炭化珪素層よりも第１導電型の不純物濃度が高くかつ第１炭化珪素層の膜厚よりも薄い、少なくとも１層の第２炭化珪素層とを有する積層構造が設けられていてもよい。この場合には、さらに高い電子移動度を得ることができる。
【００１９】
上記炭化珪素層において、結晶面の面内方向における電子移動度よりも、上記結晶面に対する垂直方向における電子移動度の方が大きい場合に、本発明は有効である。
【００２０】
上記炭化珪素層は、４Ｈ−ＳｉＣであってもよい。
【００２１】
上記炭化珪素層の上面は、（０００１）面から＜１１−２０＞方向に傾いた面であってもよい。
【００２２】
上記炭化珪素層の上面は、（０００１）面から＜１−１００＞方向に傾いた面であってもよい。
【００２３】
上記ゲート絶縁膜が、上記炭化珪素層の上部を熱酸化した後に、Ｖ族元素を含む化合物
を含む雰囲気で熱処理することにより形成された場合には、上記界面準位密度を低下させることができ、その結果、オフカット方向における電子移動度が高くなる。
【００２４】
上記Ｖ族元素を含む化合物が、酸化窒素（ＮxＯy（ｘ, ｙ＝１, ２, ・・・））であ
る場合には、高い効果を得ることができる。
【００２５】
上記炭化珪素層と上記ゲート絶縁膜との界面において、上記チャネル層と上記ゲート絶縁膜との界面において、窒素濃度の最大値が１×１０20ｃｍ-3以上で１×１０22ｃｍ-3以下であることが好ましい。この場合には、各バンド端付近のポテンシャル範囲において界面密度を十分低くすることができるため、炭化珪素層の上面部とゲート酸化膜との間にステップバンチングが発生していても発生していなくても良好な界面が形成される。
【００２６】
ここで、上記ゲート絶縁膜が、上記炭化珪素層の上部をＶ族元素を含む化合物を含む雰
囲気で熱酸化することにより形成された場合であっても、ゲート絶縁膜と炭化珪素層の界面は良好なものが得られ、特に上記の酸化窒素を含む雰囲気で熱酸化して形成されたゲート絶縁膜も本発明に対して有効に働く。
【００２７】
上記炭化珪素層が第１導電型の不純物を含み、上記炭化珪素層の上のうち上記ゲート電極の側方に設けられたソース電極と、上記半導体基板の下方に設けられたドレイン電極と、上記炭化珪素層のうち少なくとも上記ソース電極の下に位置する領域に設けられ、上記チャネル層に接する第１導電型のソース領域と、上記炭化珪素層のうち上記ソース領域の側方および下方を囲む第２導電型のウェル領域と、上記ウェル領域と電気的に接続されるベース電極とをさらに備える場合には、縦型のＭＯＳＦＥＴにおいて、高い電子移動度を得ることができる。
【００２８】
上記ソース電極は、上記ベース電極と同一の膜で設けられていてもよい。
【００２９】
上記ゲート電極は、平面視して多角形がくり抜かれた形状で設けられている場合があり、この場合には、上記多角形におけるくり抜かれた部分の辺のうち最も長い辺は、上記オフカット方向に垂直な方向に沿っていることが好ましい。
【００３０】
この場合には、平面視して、上記ソース電極は多角形の形状で配置し、上記ゲート電極は上記ソース電極と離間して、かつ上記ソース電極の側方を囲む形状で配置していてもよい。
【００３１】
また、上記ゲート電極が、平面視して多角形の形状で設けられている場合もあり、この場合には、上記多角形の辺のうち最も長い辺は、上記オフカット方向に垂直な方向に沿っていることが好ましい。
【００３２】
この場合には、平面視して、上記ソース電極は、ストライプ状に並ぶ複数の第１矩形部と、上記複数の第１矩形部の端部を接続する第１接続部とを有する櫛形に配置し、上記ゲート電極は、上記複数の第１矩形部のそれぞれと交互に配置するストライプ状の複数の第２矩形部と、上記第２矩形部の端部を接続する第２接続部とを有する櫛形に配置していてもよい。
【００３３】
なお、本明細書中において、「多角形」や「櫛形」といった形には、角部が丸まっているものや、辺が曲線であるものを含むものとする。また、ソース領域が例えば楕円形である場合において、「ソース領域のうち最も長い辺は、上記オフカット方向に垂直な方向である」とは、楕円形の長軸がオフカット方向に垂直な方向に伸びていることをいうものとする。
【００３４】
本発明の第２の半導体素子は、半導体基板と、上記半導体基板の上に設けられ、結晶面から１０度以下の角度だけオフカット方向に傾いた上面を有する炭化珪素層と、上記炭化珪素層の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極と、上記炭化珪素層の上のうち上記ゲート電極の側方に設けられたソース電極と、上記炭化珪素層の上のうち上記ゲート電極の側方に設けられたドレイン電極と、上記炭化珪素層のうち少なくとも上記ソース電極および上記ドレイン電極の下に位置する領域に互いに離間して設けられたソース・ドレイン領域とを備え、平面視して、上記ソース・ドレイン領域の辺のうち互いに対向する辺は、上記オフカット方向に垂直な方向に沿っている。
【００３５】
このように、オフカット方向に沿った方向に電流が流れるようにソース・ドレイン領域を配置することにより、より電気特性を向上させることができる。これらは、以下の理由による。従来では、高温の熱処理の際に炭化珪素層のオフカット方向に垂直な方向にステップバンチングが形成され、ステップバンチングに平行な方向の電子移動度が大きかった。これに対し、本発明の半導体素子はＶ族元素を含む化合物を用いて熱処理を行う工程を
経て形成されるので、炭化珪素層の上面にステップバンチングが形成されていても、チャネル層が形成されるゲート絶縁膜と炭化珪素層の界面において、界面準位密度が低減され、オフカット方向に沿った方向の電子移動度が向上する。これにより、オフカット方向に沿った方向の電子移動度が、オフカット方向に垂直な方向の電子移動度よりも高くなりやすい。
【００３６】
上記炭化珪素層内に設けられ、第１導電型の不純物を含むベース領域と、上記ベース領域と電気的に接続されるベース電極とをさらに備えていてもよい。
【００３７】
上記ゲート電極は多角形の形状で設けられている場合もあり、この場合には、上記多角形の辺のうち最も長い辺は、上記オフカット方向に垂直な方向に沿っていることが好ましい。
【００３８】
上記オフカット方向に垂直な方向に沿った方向とは、上記オフカット方向に垂直な方向からの傾きが５度以内の方向であることにより、高い電子移動度を得ることができる。
【００３９】
上記炭化珪素層のうち上記ゲート絶縁膜の下に位置する領域にチャネル層が設けられていてもよい。
【００４０】
上記チャネル領域には、少なくとも１層の第１炭化珪素層と、第１炭化珪素層よりも第１導電型の不純物濃度が高くかつ第１炭化珪素層の膜厚よりも薄い、少なくとも１層の第２炭化珪素層とを有する積層構造が設けられていてもよい。この場合には、さらに高い電子移動度を得ることができる。
【００４１】
上記炭化珪素層において、結晶面の面内方向における電子移動度よりも、上記結晶面に対する垂直方向における電子移動度の方が大きい場合に、本発明は有効である。
【００４２】
上記炭化珪素層は、４Ｈ−ＳｉＣであってもよい。
【００４３】
上記炭化珪素層の上面は、（０００１）面から＜１１−２０＞方向に傾いた面であってもよい。
【００４４】
上記炭化珪素層の上面は、（０００１）面から＜１−１００＞方向に傾いた面であってもよい。
【００４５】
上記ゲート絶縁膜が、上記炭化珪素層の上部を熱酸化した後に、Ｖ族元素を含む化合物
を含む雰囲気で熱処理することにより形成された場合には、上記界面準位密度を低下させることができ、その結果、オフカット方向における電子移動度が高くなる。
【００４６】
上記Ｖ族元素を含む化合物が、酸化窒素（ＮxＯy（ｘ, ｙ＝１, ２, ・・・））であ
る場合には、高い効果を得ることができる。
【００４７】
上記炭化珪素層と上記ゲート絶縁膜との界面において、窒素濃度の最大値が１×１０20ｃｍ-3以上で１×１０22ｃｍ-3以下であることが好ましい。この場合には、各バンド端付近のポテンシャル範囲において界面密度を十分低くすることができるため、炭化珪素層の上面部とゲート酸化膜との間にステップバンチングが発生していても発生していなくても良好な界面が形成される。
【００４８】
上記ソース電極は、上記ベース電極と同一の膜で設けられていてもよい。
【発明の効果】
【００４９】
本発明の半導体素子では、ステップバンチングやその他の良好でない界面状態によって低下した炭化珪素層の電子移動度が改善された場合に、従来の構造に比べて優れた電気特性を得ることができる。
【発明を実施するための最良の形態】
【００５０】
以下に、本発明の実施の形態について図面を参照しながら説明する。
【００５１】
（第１の実施形態）
図１（ａ）, （ｂ）は、第１の実施形態において、炭化珪素層を用いた一般的な縦型蓄積型ＭＯＳＦＥＴの２つのユニットセルの結合部を示す断面図である。ここで、図１（ａ）は、ＭＯＳＦＥＴの電極の一部を上方から見た平面図であり、図１（ｂ）は、図１（ａ）のI−I線における断面図である。
【００５２】
図１（ａ）, （ｂ）に示すように、本実施形態の半導体装置は、ｎ+ 型の４Ｈ−ＳｉＣ（０００１）の半導体基板１１を有している。半導体基板１１は、＜１１−２０＞方向に約８度オフカットした表面を有しており、その抵抗率は約０．０２Ωｃｍ2である。半導体基板１１の上には、４Ｈ−ＳｉＣ（０００１）のｎ型炭化珪素層１２が設けられている。その厚さは約１５μｍであり、濃度３ｘ１０15ｃｍ-3の窒素がドープされている。ｎ型炭化珪素層１２は、半導体基板１１の上にエピタキシャル成長により形成されたものであり、ｎ型炭化珪素層１２の上面も、半導体基板１１の影響を受けて＜１１−２０＞方向にオフ角を有している。
【００５３】
ｎ型炭化珪素層１２の上部のうち２つのユニットセルの結合部の両側方に位置する領域には、ｐ型のウェル領域１３が設けられている。ｐ型ウェル領域１３は、例えばアルミニウムが約２×１０18ｃｍ-3の濃度で０．８μｍ程度の深さだけ注入した後に、約１７００度の高温でアニールすることにより形成する。
【００５４】
ｎ型炭化珪素層１２のうち２つのｐ型ウェル領域に挟まれる領域の上から、その２つのｐ型ウェル領域の上に延びるように、ｎ型４Ｈ−ＳｉＣからなるチャネル層１４が形成されている。ここでは、チャネル層１４は、アンドープ層と約５ｘ１０17Cｍ-3のｎ型不純物を含むドープ層とを交互に積層したデルタドープ層である。チャネル層１４の厚さは約０．２μｍとなる。
【００５５】
ｐ型ウェル領域１３の上部にはソース領域１５が形成されている。ソース領域１５は、チャネル層１４の外側方と接するように設けられている。ソース領域１５は、例えば、窒素が約１ｘ１０19ｃｍ-3の濃度で０．３μｍ程度の深さだけ注入した後に、約１７００度の高温でアニールすることにより形成する。
【００５６】
基本的には、ソース領域１５は、ｐ型ウェル領域の一部にｎ型不純物を注入することにより形成され、ＭＯＳＦＥＴ１０は、いわゆる二重注入型のＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）である。  また、図１においては、ソース領域はチャネル層を挟んだ構成となっており、ｐ型ウェル領域を形成した上からチャネル層を堆積し、さらにチャネル層の上からｎ型不純物注入を行うことでソース領域を形成するが、例えばｐ型ウェル領域とソース領域を形成した後にチャネル層を形成したような半導体素子であっても構わない。
【００５７】
チャネル層１４の上からソース領域１５の一部の上には、厚さ約６０ｎｍのゲート絶縁膜１６が設けられている。ゲート絶縁膜１６は、ソース領域１５およびチャネル層１４の上部を熱酸化した後、Ｖ族元素を含む雰囲気下で熱処理することにより形成される。この熱処理の方法については後述する。
【００５８】
ゲート絶縁膜１６の上には、アルミニウムからなるゲート電極１７が設けられている。
【００５９】
ソース領域１５の上から、ｎ型炭化珪素層１２のうちソース領域１５の外側方に位置する部分の上に亘って、ニッケルからなるソース電極１８が設けられている。ソース電極１８は、ニッケル膜を形成した後に約１０００度の温度で熱処理することにより形成する。この熱処理により、ソース電極１８とソース領域１５とはオーム接触となる。ソース電極１８は、ｐ型ウェル領域１３に電気的に接続されるベース電極としての役割を兼ね備えた構造を有している。ここで、ソース電極１８とｐ型ウェル領域１３との間の電気抵抗を低減するために、ｐ型ウェル領域１３のうち界面に位置する部分に、他の領域よりも高い濃度のアルミニウムをイオン注入してｐ+形のイオン注入領域を形成していてもよい。
【００６０】
半導体基板１１の裏面上には、ニッケルからなるドレイン電極１９が設けられている。ドレイン電極１９は、ニッケル膜を形成した後に約１０００度の温度で熱処理することにより形成する。この熱処理により、ドレイン電極１９と半導体基板１１とはオーム接触となる。
【００６１】
ゲート電極１７の上は層間絶縁膜１Ａに覆われており、層間絶縁膜１Ａおよびソース電極１８の上は、上部配線電極１Ｂに覆われている。
【００６２】
本実施形態のＭＯＳＦＥＴ１０をＯＮの状態にするためには、ドレイン電極１９にプラスの電圧を印加し、ソース電極１８を接地し、ゲート電極１７にプラスの電圧を印加する。これにより、ＭＯＳＦＥＴ１０のスイッチング動作が可能となる。
【００６３】
ＭＯＳＦＥＴ１０がＯＮの状態になると、キャリアである電子は、図１（ａ）, （ｂ）に示すように、まず、基板面に平行な方向に流れる。ここで、本実施形態では、オフカット方向Ａに対して平行な方向に電子が流れる点が従来と異なる。その後に、電子は、図１（ｂ）に示すように、基板面に垂直な方向に流れる。なお、図１（ａ）, （ｂ）に示す矢印は、キャリアである電子の進む方向を示しており、電流は、この矢印と逆の向きに流れる。
【００６４】
ここで、ゲート絶縁膜１６を形成した後に熱処理を行う方法について、図面を参照しながら詳細に説明する。なお、この方法は、本出願人による先願の特願２００３−３５０２４４および特願２００４−２７１３２１に記載された発明であり、本明細書では、上記出願の内容を援用することとする。
【００６５】
図２（ａ）〜（ｃ）は、ＳｉＣ−酸化物積層体を形成する手順を示す断面図である。本実施形態においては、Ｖ族元素として窒素を用いるが、リン（Ｐ），砒素（Ａｓ）等の他のＶ族元素を用いてもよい。
【００６６】
まず、図２（ａ）に示す工程で、４Ｈ−ＳｉＣ（０００１）基板であるＳｉＣ基板２０を準備する。ＳｉＣ基板２０の上部（同図に示す破線よりも上方の部分）は、エピタキシャル成長により形成された４Ｈ−ＳｉＣ（０００１）層である。そして、ＳｉＣ基板２０（エピタキシャル成長されたＳｉＣ層）の主面は、ＭＣＰ（メカノケミカル研磨）によって、凹凸（最大表面粗さＲmax）が１０ｎｍ以下になるように平滑化される。ただし、この平滑化処理は必ずしも必要ではない。
【００６７】
次に、図２（ｂ）に示す工程で、ＳｉＣ基板２０をチャンバ３０内に設置して、酸化性雰囲気下でＳｉＣ基板２０を加熱することにより、ＳｉＣ基板２０上に、平均厚さ約６０ｎｍの酸化物層２１（主としてＳｉＯ2を含む層）を形成する。この場合、酸化温度は１０００℃以上であり、好ましくは１０５０℃〜１３００℃である。酸化性雰囲気を生じさせるためには、チャンバ３０内に、酸素，水蒸気のうち少なくともいずれか１つを含むガスを流せばよい。その後、不活性ガス（Ａｒ，Ｎ2，Ｈｅ，Ｎｅ等）雰囲気中で、１０００℃以上の温度（例えば、１０００℃〜１１５０℃）でアニールする。このアニール処理によって、酸化物層２１が前もって緻密化される。
【００６８】
次に、図２（ｃ）に示す工程で、ＳｉＣ基板２０を、除害装置（図示せず）及び減圧装置である真空ポンプ３１が付設されたチャンバ３０内に移動させて、チャンバ３０内を真空ポンプ３１によって約１５０Ｔｏｒｒ（２．０×１０4Ｐａ）に減圧しつつ、チャンバ３０内に流量５００（ｍｌ／min）のＮＯガス（又は、リン（Ｐ）などの窒素以外のＶ族元素含有ガス）を流し、チャンバ３０内を窒素（Ｎ）（又は窒素以外のＶ族元素）が酸化物層１１中に拡散するのに十分に高い温度（約１１５０℃）に加熱する。このとき、減圧下で、酸化物層２１を窒素などのＶ族元素を含むガスに暴露することにより、酸化物層２１内に窒素などのＶ族元素が拡散し、比誘電率が大きく、より緻密なＶ族元素含有酸化物層２２が形成される。暴露は、緻密なＶ族元素含有酸化物層２２を形成するのに充分な、そして、Ｖ族元素含有酸化物層２２の特性が改良となるのに充分な時間（例えば１Ｈｒ）行なう。以上の工程により、熱処理が終了する。
【００６９】
図３は、本実施形態の製造方法によって形成されたＶ族元素含有酸化物層２２の厚さ方向における窒素濃度プロファイルをＳＩＭＳにより実測した結果を示すグラフ図である。なお、図３では、窒素濃度のピーク部（ＳｉＯ2−ＳｉＣ界面付近の領域）の濃度分布を抜き出して示している。同図に示すデータは、ＳｉＯ2−ＳｉＣ界面での窒素をＣｓＮ147で定量して得られたものである。同図に示すように、このピーク部の半値幅は３ｎｍであり、非常に狭い領域に窒素が集中的に高濃度で導入されていることがわかる。
【００７０】
図４（ａ）, （ｂ）は、図３に示すデータに基づいて、High-Low法で計算した界面準位密度を示す図である。図４（ａ）, （ｂ）において、横軸は価電子帯Ｅｖとのポテンシャル差（Ｅ−Ｅｖ（ｅＶ））を表し、縦軸は界面準位密度Ｄｉｔ（ｃｍ-2ｅＶ-1）を表している。ＭＯＳＦＥＴにおけるキャリアが電子である場合には、トラップとして作用する界面準位は伝導帯端付近のポテンシャル範囲（Ｅ−Ｅｖ＝２．９５ｅＶ〜３．０５ｅＶ）の界面準位であり、キャリアがホールである場合には、ホールトラップとして作用する界面準位は価電子帯端付近のポテンシャル範囲（Ｅ−Ｅｖ＝０．３ｅＶ〜０．４ｅＶ）の界面準位であるが、図４（ａ）, （ｂ）に示すように、本実施形態においては、各バンド端付近のポテンシャル範囲において１×１０12ｃｍ-2・ｅＶ-1以下の界面準位密度が得られている。また、Ｖ族元素含有酸化物層２２全体における窒素の平均濃度は、８．３×１０19ｃｍ-3 である。
【００７１】
このように、Ｖ族元素含有酸化物層２２に窒素等のＶ族元素を含めることにより、キャリアのトラップとなる界面準位密度を低減させることができ、キャリア移動度の向上を図ることができる。
【００７２】
特に、Ｖ族元素含有酸化物層２２の下部における窒素濃度の最大値が、１×１０20ｃｍ-3以上で１×１０22ｃｍ-3以下であることにより、比誘電率の向上作用と、界面準位密度の低減作用とが顕著に得られる。
【００７３】
次に、本実施形態の半導体素子の配置について、従来と比較しながら説明する。
【００７４】
従来では、図１４に示すように、基板の上面にはステップバンチングが形成されている。このステップバンチングは、層内にイオン注入された不純物を活性化するための高温熱処理の影響で生じた。ステップバンチングは、オフカット方向に対して垂直な方向に形成されるため、従来では、オフカット方向に垂直な方向により多くのキャリアが流れるように電極等の配置を決定していた。
【００７５】
それに対し、本実施形態では、オフカット方向にほぼ平行により多くのキャリアが流れるように素子を配置している。図５は、図１に示す半導体装置において、キャリアの移動する方向と素子の配置との関係を示す平面図である。図５では、ゲート電極１７およびソース電極１８等の図示を省略し、ｎ型炭化珪素層１２、ｐ型ウェル領域１３およびｎ型ソース領域１５のみを示している。チャネル層１４の図示は省略しているが、チャネル層１４は、ｐ型ウェル領域１３のうち斜線を付して示す領域の上に位置している。図５に示すように、縦型のＭＯＳＦＥＴでは、キャリアが、ソース領域１５からｎ型炭化珪素層１２の方に向かって流れる。この方向がオフカット方向Ａとほぼ平行になるように素子を配置する。
【００７６】
−オフカット方向において電子移動度が大きくなる原理−
従来の半導体素子は、オフカット方向に平行な方向よりも垂直な方向の方が電子移動度が大きいという異方性を有していた。それに対し、本実施形態の半導体装置ではこの異方性が逆転している。これは、本実施形態では、窒素と酸素とを含むガスを用いた熱処理を行うことにより、炭化珪素層とゲート絶縁膜の界面における界面準位密度が低下し、オフカット方向に沿った方向の電子移動度が向上する。以下に、炭化珪素基板の電子移動度が、オフカット方向において大きいという理由について考察する。
【００７７】
図６（ａ）は、（０００１）面を上面とする炭化珪素基板において、電子の移動する向きと大きさをベクトルにして示す図である。図６（ａ）では、（０００１）面（指定された結晶面Ｓ）および紙面に平行なベクトルをａベクトル、（０００１）面に平行であって紙面に垂直なベクトルをｂベクトル、（０００１）面に垂直なベクトルをｃベクトルとしている。
【００７８】
ここで、（０００１）面を上面とする炭化珪素層においては、電子移動度は、基板面内方向よりも基板面に対して垂直な方向で大きくなる。つまり、図６（ａ）に示すｃベクトルの方が、ベクトルａおよびベクトルｂよりも大きい。また、ａベクトルとｂベクトルとは同じ大きさとなる。
【００７９】
次に、炭化珪素基板がオフカット基板の場合を考える。図６（ｂ）は、（０００１）面に対して角度θだけ傾いた面を上面とする炭化珪素基板において、電子の移動する向きと大きさをベクトルにして示す図である。
【００８０】
図６（ｂ）では、ａベクトルおよびｃベクトルを、オフカット方向とオフカット方向に垂直な方向とに分解して、それぞれ、ａ１, ａ２, ｃ１, ｃ２ベクトルとして示す。このとき、オフカット方向の電子移動度を表すベクトルをｄベクトルとすると、ｄベクトルは、ａ１ベクトルとｃ１ベクトルとの和で表される。
【００８１】
ここで、ｃベクトルはａベクトルよりも大きいので、ｄベクトルはａベクトルより大きくなる。それに対し、ｂベクトルはオフカット方向に対して垂直であるため、炭化珪素層の上面が（０００１）面であっても、オフカット面であっても、その方向の電子移動度の大きさは変化しない。ａベクトルとｂベクトルとは同じ大きさであるから、ｄベクトルとｂベクトルの大きさを比べると、明らかにｄベクトルの方が大きくなる。
【００８２】
以上のことから、オフカット基板において、オフカット方向の電子移動度（ベクトルｄ）は、オフカット方向に垂直な方向の電子移動度（ベクトルｂ）よりも大きくなる。
【００８３】
もちろん、オフカット基板面内において、ｂベクトルとｄベクトル以外の方向のベクトルを考慮しても、オフカット基板面内ではオフカット方向の電子移動度が一番大きくなることは明白である。
【００８４】
以上のベクトルの効果、および、窒素と酸素とを含むガスを用いた熱処理を行うことによる炭化珪素層／ゲート絶縁膜界面の界面準位密度低下効果の相乗効果により、オフカット方向に沿った方向の電子移動度が向上する。
【００８５】
−電極の配置例−
図１に示す２つのユニットセルの結合部では、オフカット方向Ａに平行な方向にのみ電流を流す例を示した。しかし実際には、縦型の半導体素子では複数の方向に電流を流す場合が多い。この場合には、複数の方向の中で最も電流量の多い方向がオフカット方向と平行になるように素子を配置する。以下に、その構造について説明する。
【００８６】
（第１の配置例）
縦型のＭＯＳＦＥＴにおいては、ソース電極１８およびゲート電極１７がストライプ状（または櫛形）に配置されている場合がある。そのような場合について、図７（ａ）, （ｂ）を参照しながら説明する。
【００８７】
図７（ａ）, （ｂ）は、ゲート電極およびソース電極が櫛形の形状で配置される場合の構造を示す図である。図７（ａ）はゲート電極１７およびソース電極１８の配置を示し、図７（ｂ）は、ｎ型炭化珪素層１２、ｐ型ウェル領域１３およびｎ型ソース領域１５の配置を示している。図７（ａ）に示すように、ソース電極１７では、複数の矩形部がストライプ状に配置し、矩形部のうちの一端は、矩形部の伸びる方向とは垂直な方向に伸びる接続部に接することにより互いに電気的に接続されている。また、ゲート電極１７においても、複数の矩形部が、ソース電極１７における矩形部と交互にストライプ状に配置し、矩形部のうちの一端は、矩形部の伸びる方向とは垂直な方向に伸びる接続部に接することにより互いに電気的に接続されている。チャネル領域は、図７（ｂ）の斜線で示す領域に配置している。この場合には、キャリアの移動する方向は方向Ａと方向Ｂとの２通りある。そして、チャネル領域は、主に方向Ａに対して垂直な方向に延びている。つまり、チャネル領域において、方向Ａに沿う電流を流すチャネル領域の幅Ｗ１が、その他の方向のチャネル領域の幅Ｗ２以上となるように素子を構成する。また、ｎ型ソース領域１５の最も長い辺も、オフカット方向Ａに垂直な方向に配置している。
【００８８】
（第２の配置例）
縦型のＭＯＳＦＥＴは、多角形のユニットセルごとに配置され、各ユニットセルでは、ソース電極の側方がゲート電極によって囲まれている場合がある。そのような場合について、図８（ａ）, （ｂ）を参照しながら説明する。
【００８９】
図８（ａ）, （ｂ）は、四角形のユニットセルが配置される場合の構造を示す図である。図８（ａ）はゲート電極１７およびソース電極１８の配置を示し、図８（ｂ）は、ｎ型炭化珪素層１２、ｐ型ウェル領域１３およびｎ型ソース領域１５の配置を示している。チャネル領域は、図８（ｂ）の斜線で示す領域に配置している。
【００９０】
この場合には、キャリアの移動する方向は、主に方向Ａと方向Ｂとの２通りある。そして、ユニットセルの長手方向を方向Ａに対して垂直に配置すると、方向Ａに対して垂直な方向に延びるチャネル領域の方が平行な方向にのびるチャネル領域よりも長くなる。つまり、図８（ｂ）に示すように、チャネル領域において、方向Ａに沿う電流を流すチャネル領域の幅Ｗ１が、その他の方向のチャネル領域の幅Ｗ２以上となるように素子を構成する。また、ｎ型ソース領域１５の最も長い辺も、オフカット方向Ａに垂直な方向に配置している。
【００９１】
なお、ここではユニットセルが長方形の場合について説明したが、ユニットセルが平行四辺形や菱形など他の多角形であっても構わない。図９（ａ）, （ｂ）は、六角形のユニットセルが配置される場合の構造を示す図である。図９（ａ）は、ゲート電極１７およびソース電極１８の配置を示し、図９（ｂ）は、ｎ型炭化珪素層１２、ｐ型ウェル領域１３およびｎ型ソース領域１５の配置を示している。チャネル領域は、図９（ｂ）の斜線で示す領域に配置している。
【００９２】
この場合には、キャリアの移動する方向は、主に方向Ａ、方向Ｃおよび方向Ｄの３通りある。そして、六角形のユニットセルの辺のうち最も長い辺を方向Ａに対して垂直に配置すると、方向Ａに対して垂直な方向に延びるチャネル領域が、方向Ｃや方向Ｄに対して垂直な方向に伸びるチャネル層よりも長くなる。つまり、図９（ｂ）に示すように、チャネル領域において、方向Ａに沿う電流を流すチャネル領域の幅Ｗ１が、その他の方向のチャネル領域の幅Ｗ２以上となるように素子を構成する。また、ｎ型ソース領域１５の最も長い辺も、オフカット方向Ａに垂直な方向に配置している。
【００９３】
なお、本実施形態で述べた方法は、チャネル層としてデルタドープ層を有する場合だけでなく、チャネル層が通常のｎ型不純物層である場合にも適用できる。
【００９４】
また、本実施形態で述べた方法は縦型反転型ＭＯＳＦＥＴ６０にも適用できる。図１０は、縦型反転型ＭＯＳＦＥＴの構造を示す断面図である。図１０のうち図１と異なる点は、チャネル層１４（図１に示す）が形成されていない点である。その他の構造は図１と同様であるので説明を省略する。
【００９５】
（第２の実施形態）
図１１（ａ）, （ｂ）は、第２の実施形態において、炭化珪素層を用いた一般的な横型蓄積型ＭＯＳＦＥＴを示す断面図である。ここで、図１１（ａ）は、ＭＯＳＦＥＴの電極の一部を上方から見た平面図であり、図１１（ｂ）は、図１１（ａ）のVII−VII線における断面図である。
【００９６】
図１１（ａ）, （ｂ）に示すように、本実施形態の半導体装置は、半絶縁性の４Ｈ−ＳｉＣ（０００１）の半導体基板７１を有している。半導体基板７１は、＜１１−２０＞方向に約８度オフカットした表面を有している。半導体基板７１の上には、４Ｈ−ＳｉＣ（０００１）のｐ型炭化珪素層７２が設けられている。その厚さは約５μｍであり、濃度５×１０15ｃｍ-3のアルミニウムがドープされている。
【００９７】
ｐ型炭化珪素層７２の上部のうちの中央部には、ｎ型のチャネル層７４が設けられている。ここでは、チャネル層７４は、アンドープ層と、約５ｘ１０17Cｍ-3のｎ型不純物を含むドープ層とを交互に積層したデルタドープ層であるとする。チャネル層７４の厚さは約０．２μｍとなる。
【００９８】
ｐ型炭化珪素層７２のうちチャネル層７４の両側方に位置する領域には、ソース領域７５ｓおよびドレイン領域７５ｄが設けられている。ソース領域７５ｓおよびドレイン領域７５ｄは、例えば、窒素を約１ｘ１０19ｃｍ-3の濃度で０．３μｍ程度の深さだけ注入した後に、約１７００度の高温でアニールすることにより形成する。
【００９９】
基本的には、ソース領域７５ｓおよびドレイン領域７５ｄは、ｐ型ウェル領域の一部にｎ型不純物を注入することにより形成され、ＭＯＳＦＥＴ７０は、いわゆる二重注入型のＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）である。
【０１００】
また、図１１（ａ）, （ｂ）においては、ソース領域とドレイン領域がチャネル層を挟んだ構成となっており、ｐ型ウェル領域を形成した上からチャネル層を堆積し、さらにチャネル層の上からｎ型不純物注入を行うことでソース領域とドレイン領域を形成するが、例えばｐ型ウェル領域とソース領域およびドレイン領域を形成した後にチャネル層を形成したような半導体素子であっても構わない。
【０１０１】
チャネル層７４の上からソース領域７５ｓおよびドレイン領域７５ｄのうちの端部の上に亘って、厚さ約６０ｎｍのゲート絶縁膜７６が設けられている。ゲート絶縁膜７６は、チャネル層７４、ソース領域７５ｓおよびドレイン領域７５ｄの上部を熱酸化した後に、Ｖ族元素を含む雰囲気下で熱処理することにより形成される。
【０１０２】
ゲート絶縁膜７６の上には、アルミニウムからなるゲート電極７７が設けられている。      
【０１０３】
ソース領域７５ｓの上にはニッケルからなるソース電極７８が設けられ、ドレイン領域７５ｄの上にはニッケルからなるドレイン電極７９が設けられている。ソース電極７８およびドレイン電極７９は、ニッケル膜を形成した後に約１０００度の温度で熱処理することにより形成する。この熱処理により、ソース領域７５ｓとソース電極７８およびドレイン領域７５ｄとドレイン電極７９とは、それぞれオーム接触となる。
【０１０４】
ｐ型炭化珪素層７２のうちソース領域７５ｓの外側方に位置する領域の上には、ベース電極７Ｃが設けられている。ベース電極７Ｃは、ｐ型炭化珪素層７２を外部と電気的に接続するために設けられている。ベース電極７Ｃとｐ型炭化珪素層７２との間の電気抵抗を低減するために、ｐ型炭化珪素層７２のうち界面に位置する部分に、他の領域よりも高い濃度のアルミニウムをイオン注入してｐ+型のイオン注入領域を形成していてもよい。また、ソース電極７８とベース電極７Ｃとが、電気的に接合されていてもよいし、同一の導体膜からなっていてもよい。
【０１０５】
本実施形態のＭＯＳＦＥＴ７０をＯＮの状態にするためには、ドレイン電極７９にプラスの電圧を印加し、ソース電極７８およびベース電極７Ｃを接地し、ゲート電極７７にプラスの電圧を印加する。これにより、ＭＯＳＦＥＴ７０のスイッチング動作が可能となる。
【０１０６】
ＭＯＳＦＥＴ７０がＯＮの状態になると、キャリアである電子は、図１１（ａ）, （ｂ）に示すように、ソース領域７５ｓからドレイン領域７５ｄの方に向かって、基板面にほぼ平行に流れる。ここで、本実施形態では、オフカット方向Ａに対して平行な方向に電子が流れる点が従来と異なる。以下に、本実施形態の半導体素子の配置について、図１２を参照しながら説明する。図１２は、図１１（ｂ）に示す半導体装置において、キャリアの移動する方向と素子の配置との関係を示す平面図である。図１２では、ゲート電極７７、ソース電極７８およびドレイン電極７９等の図示を省略し、ｐ型炭化珪素層７２、ｎ型ソース領域７５ｓおよびｎ型ドレイン領域７５ｄのみを示している。チャネル層７４の図示は省略しているが、チャネル層７４は、ｐ型炭化珪素層７２のうち斜線を付して示す領域の上に位置している。図１２に示すように、横型のＭＯＳＦＥＴでは、キャリアが、ソース領域７５ｓからドレイン領域７５ｄの方に向かって流れる。この方向がオフカット方向Ａとほぼ平行になるように素子を配置する。
【０１０７】
横型素子において流れる電流の方向は１方向である場合が多い。横型素子においても、電流方向が１方向だけでない場合もあるが、その時は、基板のオフカット方向Ａに平行な方向に流れる電流が支配的となるように素子を配置する。つまり、チャネル層７４の幅のうち、方向Ａに沿う電流を流すチャネル領域の幅Ｗ１が、チャネル層７４の幅のうち他の方向の幅以上となるように素子を配置する。いいかえると、ソース領域７５ｓとドレイン領域７５ｄとの辺のうち互いに対向する辺（チャネル層７４と接する辺）がオフカット方向Ａと垂直になるように素子を配置する。
【０１０８】
なお、本実施形態で述べた方法は、チャネル層としてデルタドープ層を有する場合だけでなく、チャネル層が通常のｎ型不純物層である場合にも適用できる。
【０１０９】
また、本実施形態で述べた方法は横型反転型ＭＯＳＦＥＴにも適用できる。図１３は、横型反転型ＭＯＳＦＥＴの構造を示す断面図である。図１３のうち図１１（ｂ）と異なる点は、チャネル層７４（図１１（ｂ）に示す）が形成されていない点である。その他の構造は図１１（ｂ）と同様であるので説明を省略する。
【０１１０】
（その他の実施形態）
なお、上述の実施形態においては、半導体基板として４Ｈ−ＳｉＣから約８度オフカットされた表面を有する基板を用いた。しかしながら、本発明では、指定された結晶面Ｓから所定の方向Ａに１０度以下の角度だけ傾いた表面を具備した基板であれば、他の基板を用いてもよい。
【０１１１】
また、本発明では、例えば、オフカットされたＳｉ基板の上にヘテロエピタキシャル成長させた炭化珪素層を用いてもよい。
【０１１２】
また、上述の実施形態においては、４Ｈ−ＳｉＣの炭化珪素層を用いた。しかしながら、本発明では、結晶面の面内方向よりも、結晶面に対する垂直方向の方が電子移動度が大きいという性質を有している他のポリタイプの炭化珪素層を用いてもよい。
【０１１３】
ここで、結晶面の面内方向よりも結晶面に対する垂直方向の方が電子移動度が小さいという性質を有するポリタイプであっても、そのポリタイプのオフカット基板において、オフカット方向に垂直な方向よりもオフカット方向の方が電子移動度が大きくなる場合があれば、そのようなオフカット基板を用いてもかまわない。
【０１１４】
また、上述の実施形態では、４Ｈ−ＳｉＣ（０００１）基板を、＜１１−２０＞方向にオフカットした半導体基板を用いた。しかしながら、本発明では、半導体基板として、＜１１−２０＞方向、または＜１−１００＞方向にオフカットした基板を用いてもよい。この場合に、半導体基板の上に炭化珪素層をエピタキシャル成長すると、炭化珪素層の上面は（０００１）面から＜１１−２０＞方向、または＜１−１００＞方向にオフカットした面となる。ただし、炭化珪素層の上面に所望の面が現れるのであれば、炭化珪素層の下に位置する半導体基板の面方位やオフカット方向は特に限定しない。すなわち、ソース領域のうち最も長い辺がオフカット方向に垂直な方向に沿っている構成を有していれば、上記以外のいかなるオフカット方向であってもかまわない。
【０１１５】
また、炭化珪素の（０００１）面は、一般にはシリコン面を表している。しかし、本発明では、（０００１）面の代わりに（０００−１）面として表記されるカーボン面を用いても差し支えない。
【０１１６】
また、炭化珪素において、オフカット方向の電子移動度がその他の方向の電子移動度より大きくなる状態は、ＭＯＳＦＥＴのチャネル領域とゲート絶縁膜との界面において、炭化珪素の伝導体の準位より０．１ｅＶ小さい準位における界面準位密度が５ｘ１０12ｃｍ-2・ｅＶ-1以下である場合に実現できる。より好ましくは、上記の界面における界面準位密度は１ｘ１０12ｃｍ-2・ｅＶ-1以下とする。逆に、界面準位密度が５ｘ１０12ｃｍ-2・ｅＶ-1より大きい場合には、上記界面に発生するステップバンチングの影響を受けて、従来の炭化珪素半導体素子のようにオフカット方向（ステップバンチングに対して垂直な方向）の電子移動度はステップバンチングに対して平行な方向の電子移動度より小さくなる。
【０１１７】
また、上述の実施形態では、炭化珪素層とゲート絶縁膜との間の界面における界面準位密度を低減するために、ゲート絶縁膜を形成した後に酸化窒素（ＮＯ）を含む雰囲気下で熱処理を行った。しかし、本発明では、酸化窒素（ＮＯ）に限らず、Ｖ族元素を含む雰囲気で熱処理することにより、同様の効果を得ることができる。また、界面準位密度を低減できるのであれば、他の雰囲気で熱処理を行ってもよいし、他の処理方法を行ってもよい。
【０１１８】
また、上述の実施形態では、電極材料としてニッケルやアルミニウムを用いたが、本発明では、電極材料はそれらの材料に限定されるものではないし、電極を積層構造にしていてもかまわない。
【０１１９】
また、本発明の炭化珪素半導体素子の製造方法においては、実施の形態で示した製造方法以外の方法であってももちろんかまわないし、特に指定しない限り、説明に用いたプロセスの条件やガス種に制限されることはなく、他の条件であってももちろんかまわない。
【０１２０】
もちろん、本発明の炭化珪素半導体素子においては、発明の範囲内における基本構造が異ならない限りの種々の変形が可能である。
【産業上の利用可能性】
【０１２１】
本発明の半導体素子は、ステップバンチングやその他の良好でない界面状態によって低下した炭化珪素層の電子移動度が改善されるため高い電気特性を得ることができる点で産業上の利用可能性は高い。
【図面の簡単な説明】
【０１２２】
【図１】（ａ）, （ｂ）は、第１の実施形態において、炭化珪素層を用いた一般的な縦型蓄積型ＭＯＳＦＥＴの２つのユニットセルの結合部を示す断面図である。
【図２】（ａ）〜（ｃ）は、ＳｉＣ−酸化物積層体を形成する手順を示す断面図である。
【図３】本実施形態の製造方法によって形成されたＶ族元素含有酸化物層２２の厚さ方向における窒素濃度プロファイルをＳＩＭＳにより実測した結果を示すグラフ図である。
【図４】（ａ）, （ｂ）は、図３に示すデータに基づいて、High-Low法で計算した界面準位密度を示す図である。
【図５】図１に示す半導体装置において、キャリアの移動する方向と素子の配置との関係を示す平面図である。
【図６】（ａ）は、（０００１）面を上面とする炭化珪素基板において、電子の移動する向きと大きさをベクトルにして示す図であり、（ｂ）は、（０００１）面に対して角度θだけ傾いた面を上面とする炭化珪素基板において、電子の移動する向きと大きさをベクトルにして示す図である。
【図７】（ａ）, （ｂ）は、ゲート電極およびソース電極が櫛形の形状で配置される場合の構造を示す図である。
【図８】（ａ）, （ｂ）は、四角形のユニットセルが配置される場合の構造を示す図である。
【図９】（ａ）, （ｂ）は、六角形のユニットセルが配置される場合の構造を示す図である。
【図１０】縦型反転型ＭＯＳＦＥＴの構造を示す断面図である。
【図１１】（ａ）, （ｂ）は、第２の実施形態において、炭化珪素層を用いた一般的な横型蓄積型ＭＯＳＦＥＴを示す断面図である。
【図１２】図１１（ｂ）に示す半導体装置において、キャリアの移動する方向と素子の配置との関係を示す平面図である。
【図１３】横型反転型ＭＯＳＦＥＴの構造を示す断面図である。
【図１４】（ａ）, （ｂ）は、ＳｉＣを用いた一般的な縦型蓄積型ＭＯＳＦＥＴの２つのユニットセルの結合部を示す図である。
【図１５】炭化珪素基板の表面および断面の概略を示す斜視図である。
【符号の説明】
【０１２３】
１Ａ    層間絶縁膜
１Ｂ    上部配線電極
７Ｃ    ベース電極
１０      縦型蓄積型ＭＯＳＦＥＴ
１１      半導体基板
１２      ｎ型炭化珪素層
１３      ｐ型ウェル領域
１４      チャネル層
１５      ｎ型ソース領域
１６      ゲート絶縁膜
１７      ゲート電極
１８      ソース電極
１９      ドレイン電極
２０      ＳｉＣ基板
２１      酸化物層
３０      チャンバ
３１      真空ポンプ
６０      縦型反転型ＭＯＳＦＥＴ
７０      横型蓄積型ＭＯＳＦＥＴ
７１      半導体基板
７２      ｐ型炭化珪素層
７４      チャネル層
７５ｄ    ドレイン領域
７５ｓ    ソース領域
７６      ゲート絶縁膜
７７      ゲート電極
７８      ソース電極
７９      ドレイン電極
９０      横型反転型ＭＯＳＦＥＴ
１０１      半導体基板
１０２      ｎ型炭化珪素層
１０３      ｐ型ウェル領域
１０４      チャネル層
１０５      ソース領域
１０６      ゲート絶縁膜
１０７      ゲート電極
１０８      ソース電極
１０９      ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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