(57)【要約】【課題】  コンタクトプラグとゲート電極との間の耐圧が十分に確保された高い信頼性を有する半導体装置およびその製造方法を提供する。【解決手段】  半導体装置は、主表面１ａを含むシリコン基板１と、主表面１ａ上に形成され、頂面４ａを含むゲート電極と、頂面４ａ上に形成され、頂面４ａの面積よりも小さい面積で形成された頂面５ａを含むワードライン５ｍおよび５ｎと、頂面５ａと、ゲート電極およびワードライン５ｍおよび５ｎの側壁とを覆うゲート保護膜６ｍおよび６ｎと、ゲート保護膜６ｍおよび６ｎを覆うように主表面１ａ上に形成され、主表面１ａに達するコンタクトホール７を含む層間絶縁膜８と、ゲート保護膜６ｍおよび６ｎに接触する部分９ｐを含み、コンタクトホール７を充填するコンタクトプラグ９とを備える。層間絶縁膜８は、所定のエッチング条件に対してゲート保護膜６ｍおよび６ｎよりエッチングされやすい。【選択図】        図１
2005072167.tif 000002
【特許請求の範囲】
【請求項１】
主表面を含む半導体基板と、
前記主表面上に形成され、第１の頂面を含むゲート電極と、
前記第１の頂面上に形成され、前記第１の頂面の面積よりも小さい面積で形成された第２の頂面を含む金属配線と、
前記第２の頂面と、前記ゲート電極および前記金属配線の側壁とを覆うゲート保護膜と、
前記ゲート保護膜を覆うように前記主表面上に形成され、前記主表面に達する孔を含み、所定のエッチング条件に対して前記ゲート保護膜よりエッチングされやすい層間絶縁膜と、
前記ゲート保護膜に接触する部分を含み、前記孔を充填する導電層とを備える、半導体装置。
【請求項２】
前記ゲート電極および前記金属配線は、一方向に延在しており、前記第１の頂面は、前記金属配線の両側において前記金属配線から露出し、前記ゲート電極および前記金属配線が延在する方向に延びる露出部を有する、請求項１に記載の半導体装置。
【請求項３】
前記導電層から前記金属配線までの距離は、０を超え９０ｎｍ以下である、請求項１または２に記載の半導体装置。
【請求項４】
前記ゲート電極は、前記主表面上に形成されたフローティングゲート電極と、前記フローティングゲート電極上に形成された誘電体膜と、前記誘電体膜上に形成され、前記第１の頂面を有するコントロールゲート電極とから構成されている、請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記金属配線は、タングステンシリサイドおよびタングステンの少なくとも一方を含む、請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
半導体基板の主表面上に、シリコンを含む導電体膜と、金属膜とを順次形成する工程と、
前記金属膜上に、窒化シリコンおよび酸化シリコンの少なくとも一方を含むマスク膜を形成する工程と、
前記マスク膜をマスクとして、前記導電体膜の一部分および前記金属膜の一部分をエッチングするとともに他の部分を残存させることによって、一方向に延在するゲート電極および金属配線を形成する工程と、
硫酸を含むエッチャントを用いて前記金属配線の周縁を等方性エッチングする工程と、
前記ゲート電極、前記金属配線および前記マスク膜の側壁に接触するように、窒化シリコンおよび酸化シリコンの少なくとも一方を含む側壁保護膜を形成する工程とを備える、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、一般的には、半導体装置およびその製造方法に関し、より特定的には、ＳＡＣ（self align contact）構造を用いた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の集積度が向上し、メモリセルの微細化が進むに伴い、ゲート電極間の距離が短くなっている。このような状況下で、ゲート電極に短絡させることなくフォトレジストマスクのみでゲート電極間にコンタクトを形成することが困難となってきている。そこで、短絡を発生させないコンタクトの形成方法が様々考えられており、その１つの方法としてＳＡＣ（self align contact）構造を用いた方法がある。
【０００３】
このＳＡＣ構造を用いた場合、ゲート電極およびゲート電極上に形成されるワードラインを覆うように、たとえばシリコン窒化膜からなるサイドウォールが形成される。そして、ゲート電極間に形成されるコンタクトは、一部がそのサイドウォールに達するように形成される。
【０００４】
また別に、高耐圧のゲート電極を有する電界効果型トランジスタを得ることを目的とした半導体装置の製造方法が、特開昭６１−１４７５７９号公報に開示されている（特許文献１）。
【０００５】
特許文献１に開示されている半導体装置の製造方法によれば、ポリシリコン層とタングステンシリサイド層とからなるゲート電極を形成するため、異方性ドライエッチングを行なう。その後さらに、過酸化水素水およびアンモニア水の混合液を用いてウェットエッチングを行なう。このウェットエッチングにより、タングステンシリサイド層のみにエッチングがなされ、ゲート電極の断面形状が凸型に形成される。ウェットエッチング工程時、タングステンシリサイド層の頂面上にはレジスト膜がマスクとして形成されている。
【０００６】
さらに別に、フォトレジストのアライメントマージンを大きくすることを目的とした半導体記憶装置の製造方法が、特開平９−２７５１５２号公報に開示されている（特許文献２）。さらに別に、層間絶縁膜等の平坦化を容易にするとともに、ポケット層等の間隔をゲート長に対する所定値にすることを目的とした電界効果型半導体装置およびその製造方法が、特開平８−２８８５１０号公報に開示されている（特許文献３）。
【特許文献１】特開昭６１−１４７５７９号公報
【特許文献２】特開平９−２７５１５２号公報
【特許文献３】特開平８−２８８５１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
既に説明したように、ＳＡＣ構造では、コンタクトの一部がゲート電極およびワードラインを覆うサイドウォールに達している。このため、そのコンタクトを充填するコンタクトプラグは、サイドウォールに接触して形成される。しかしこの場合、サイドウォールを挟んだコンタクトプラグとワードラインとの間の距離が小さいため、その部分で耐圧が低下するという問題が生じる。このため、半導体装置を動作させた時にリーク電流が発生し、動作不良を引き起こす原因となる。
【０００８】
そこでこの発明の目的は、上記の課題を解決することであり、コンタクトプラグとゲート電極との間の耐圧が十分に確保された高い信頼性を有する半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
この発明に従った半導体装置は、主表面を含む半導体基板と、主表面上に形成され、第１の頂面を含むゲート電極と、第１の頂面上に形成され、第１の頂面の面積よりも小さい面積で形成された第２の頂面を含む金属配線と、第２の頂面と、ゲート電極および金属配線の側壁とを覆うゲート保護膜と、ゲート保護膜を覆うように主表面上に形成され、主表面に達する孔を含む層間絶縁膜と、ゲート保護膜に接触する部分を含み、孔を充填する導電層とを備える。層間絶縁膜は、所定のエッチング条件に対してゲート保護膜よりエッチングされやすい。
【発明の効果】
【００１０】
この発明に従えば、コンタクトプラグとゲート電極との間の耐圧が十分に確保された高い信頼性を有する半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１１】
この発明の実施の形態について、図面を参照して説明する。
【００１２】
（実施の形態１）
図１は、この発明の実施の形態１における半導体装置を示す断面図である。図２は、図１中の半導体装置を示す平面図であり、上層に位置する構造が省略されて描かれている。図１は、図２中のＩ−Ｉ線上に沿った断面図である。
【００１３】
図１および図２を参照して、半導体装置は、主表面１ａを有するシリコン基板１と、主表面１ａ上に下から順に積層されたフローティングゲート電極２ｍおよび２ｎ、ＯＮＯ膜３ｍおよび３ｎ、コントロールゲート電極４ｍおよび４ｎならびにワードライン５ｍおよび５ｎと、これらの積層体を覆うように主表面１ａ上に形成されたゲート保護膜６ｍおよび６ｎと、主表面１ａ上に形成され、コンタクトホール７を有する層間絶縁膜８と、コンタクトホール７を充填するコンタクトプラグ９とを備える。このような構造を備える半導体装置は、不揮発性半導体記憶装置のフラッシュメモリを構成している。
【００１４】
シリコン基板１の主表面１ａには、素子が形成される能動領域３１が一方向に延在している。能動領域３１の両側には、隣り合う能動領域３１を互いに分離する分離領域３４が形成されている。
【００１５】
主表面１ａ上には、シリコン酸化膜からなるトンネル酸化膜４１ｍおよび４１ｎが形成されている。トンネル酸化膜４１ｍおよび４１ｎ上には、ポリシリコンからなるフローティングゲート電極２ｍおよび２ｎが互いに距離を隔てて形成されている。フローティングゲート電極２ｍおよび２ｎは、それぞれ能動領域３１が延在する方向に交差するように形成されている。
【００１６】
フローティングゲート電極２ｍおよび２ｎの間に位置する主表面１ａには、ドレイン領域３２が形成されている。フローティングゲート電極２ｍおよび２ｎを挟んでドレイン領域３２の反対側の主表面１ａには、それぞれソース領域３３が形成されている。ドレイン領域３２およびソース領域３３は、不純物領域によって構成されており、シリコン基板１にドープされている不純物と逆導電型の不純物がドープされて形成されている。
【００１７】
フローティングゲート電極２ｍおよび２ｎ上には、酸化膜、窒化膜および酸化膜の３層構造からなるＯＮＯ膜３ｍおよび３ｎが形成されている。さらに、ＯＮＯ膜３ｍおよび３ｎ上には、ポリシリコンからなるコントロールゲート電極４ｍおよび４ｎが形成されている。コントロールゲート電極４ｍおよび４ｎは、能動領域３１に交差しており、能動領域３１が延在する方向にほぼ直交する方向に延在している。コントロールゲート電極４（４ｍおよび４ｎ）は、ＯＮＯ膜３ｍおよび３ｎに接触する表面とは反対側に、頂面４ａを有する。
【００１８】
ドレイン領域３２からソース領域３３へと向かうチャネル長方向（コントロールゲート電極４ｍおよび４ｎが延在する方向に直交する方向）において、コントロールゲート電極４の頂面４ａは、幅Ｂ１で形成されている。幅Ｂ１は、たとえば、１６０ｎｍから１７０ｎｍ程度である。同様の方向において、コントロールゲート電極４ｍおよび４ｎ、ＯＮＯ膜３ｍおよび３ｎならびにフローティングゲート電極２ｍおよび２ｎは、後に説明する図６中のシリコン窒化膜１１ｍおよび１１ｎとほぼ同じ幅か少し広い幅で形成されている。コントロールゲート電極４ｍおよび４ｎ、ＯＮＯ膜３ｍおよび３ｎならびにフローティングゲート電極２ｍおよび２ｎの側壁には、側壁酸化膜４２が薄く形成されている。
【００１９】
コントロールゲート電極４の頂面４ａ上には、タングステンシリサイド（ＷＳｉ）からなるワードライン５ｍおよび５ｎが形成されている。また、タングステンシリサイドにかえて、ワードライン５ｍおよび５ｎをタングステン（Ｗ）から形成しても良い。抵抗率が低いタングステンシリサイドやタングステンを用いることによって、ワードライン５ｍおよび５ｎの低抵抗化を図ることができる。ワードライン５ｍおよび５ｎは、コントロールゲート電極４ｍおよび４ｎが延在する方向に延在している。ワードライン５（５ｍおよび５ｎ）は、頂面４ａに接触する表面とは反対側に、頂面５ａを有する。頂面５ａは、コントロールゲート電極４の頂面４ａよりも小さい面積で形成されている。
【００２０】
チャネル長方向において、ワードライン５の頂面５ａは、幅Ｂ１よりも小さい幅Ｂ２で形成されている。幅Ｂ２は、たとえば、７５ｎｍから８５ｎｍ程度である。同様の方向において、ワードライン５ｍおよび５ｎは幅Ｂ２で形成されている。
【００２１】
ワードライン５の両側に位置するコントロールゲート電極４の頂面４ａには、ワードライン５から露出する露出部４ｙが形成されている。露出部４ｙは、頂面４ａの周縁から、頂面４ａがワードライン５の側壁に連なるまでの部分にあたる。露出部４ｙは、コントロールゲート電極４ｍおよび４ｎが延在する方向に延在している。いずれの露出部４ｙもほぼ同じ幅で形成されている。
【００２２】
主表面１ａ上には、シリコン窒化膜からなるゲート保護膜６ｍおよび６ｎが距離を隔てて形成されている。ゲート保護膜６ｍは、ワードライン５の頂面５ａと、コントロールゲート電極４ｍの露出部４ｙと、コントロールゲート電極４ｍ、ＯＮＯ膜３ｍおよびフローティングゲート電極２ｍの側壁に設けられた側壁酸化膜４２とを覆っている。ゲート保護膜６ｎは、ワードライン５の頂面５ａと、コントロールゲート電極４ｎの露出部４ｙと、コントロールゲート電極４ｎ、ＯＮＯ膜３ｎおよびフローティングゲート電極２ｎの側壁に設けられた側壁酸化膜４２とを覆っている。
【００２３】
ゲート保護膜６ｍおよび６ｎの表面は、頂面側で直線状に形成されており、その頂面側から主表面１ａに向けて弧状に延びている。ゲート保護膜６ｍおよび６ｎは、接触する各ゲート電極の側壁からゲート保護膜６ｍおよび６ｎの表面までの距離が主表面１ａから遠ざかるに従って小さくなるように形成されている。フローティングゲート電極２ｍおよび２ｎの間に位置する主表面１ａの一部は、ゲート保護膜６ｍおよび６ｎから露出している。ゲート保護膜６ｍおよび６ｎの表面の一部を覆うように、シリコン窒化膜４３ｍおよび４３ｎが薄く形成されている。
【００２４】
主表面１ａ上には、シリコン窒化膜４３ｍおよび４３ｎを覆うように、シリコン酸化膜からなる層間絶縁膜８が形成されている。ゲート保護膜６ｍおよび６ｎを形成するシリコン窒化膜は、層間絶縁膜８をエッチングする際の所定のエッチング条件に対して一定以上の選択比を有する。
【００２５】
層間絶縁膜８には、フローティングゲート電極２ｍおよび２ｎの間に位置する主表面１ａに達するコンタクトホール７が形成されている。コンタクトホール７の一部は、ゲート保護膜６ｍおよび６ｎによって規定されている。コンタクトホール７を充填するように、タングステン（Ｗ）からなるコンタクトプラグ９が形成されている。コンタクトプラグ９は、主表面１ａに形成されたドレイン領域３２に接触している。コンタクトプラグ９の部分９ｐは、ゲート保護膜６ｍおよび６ｎに接触している。
【００２６】
ゲート保護膜６ｍおよび６ｎを介して形成されたコンタクトプラグ９とワードライン５との間の距離Ｌ（コンタクトプラグ９と頂面５ａの周縁との間の距離）は、０＜Ｌ≦９０ｎｍの関係を満たしている。
【００２７】
この発明の実施の形態１に従った半導体装置は、主表面１ａを含む半導体基板としてのシリコン基板１と、主表面１ａ上に形成され、第１の頂面としての頂面４ａを含むゲート電極と、頂面４ａ上に形成され、頂面４ａの面積よりも小さい面積で形成された第２の頂面としての頂面５ａを含む金属配線としてのワードライン５ｍおよび５ｎと、頂面５ａと、ゲート電極およびワードライン５ｍおよび５ｎの側壁とを覆うゲート保護膜６ｍおよび６ｎと、ゲート保護膜６ｍおよび６ｎを覆うように主表面１ａ上に形成され、主表面１ａに達する孔としてのコンタクトホール７を含む層間絶縁膜８と、ゲート保護膜６ｍおよび６ｎに接触する部分９ｐを含み、コンタクトホール７を充填する導電層としてのコンタクトプラグ９とを備える。層間絶縁膜８は、所定のエッチング条件に対してゲート保護膜６ｍおよび６ｎよりエッチングされやすい。
【００２８】
ゲート電極およびワードライン５は、一方向に延在している。頂面４ａは、ワードライン５の両側においてワードライン５から露出し、ゲート電極およびワードライン５が延在する方向に延びる露出部４ｙを有する。言い換えれば、ゲート電極は、チャネル長方向に第１の幅で形成されており、ワードライン５は、チャネル長方向に第１の幅よりも小さい第２の幅で形成されている。
【００２９】
コンタクトプラグ９からワードライン５までの距離Ｌは、０を超え９０ｎｍ以下である。より好ましくは、コンタクトプラグ９からワードライン５までの距離Ｌは、７０ｎｍ以上９０ｎｍ以下である。ワードライン５ｍおよび５ｎは、タングステンシリサイドおよびタングステンの少なくとも一方を含む。
【００３０】
ゲート電極は、主表面１ａ上に形成されたフローティングゲート電極２ｍおよび２ｎと、フローティングゲート電極２ｍおよび２ｎ上に形成された誘電体膜としてのＯＮＯ膜３ｍおよび３ｎと、ＯＮＯ膜３ｍおよび３ｎ上に形成され、頂面４ａを有するコントロールゲート電極４ｍおよび４ｎとから構成されている。
【００３１】
図３から図１１は、図１中の半導体装置の製造方法の工程を示す断面図である。以下、図１および図３から図１１を用いて、図１中の半導体装置の製造方法について説明を行なう。
【００３２】
図３を参照して、シリコン基板１の主表面１ａ上に、トンネル酸化膜４１ｎおよび４１ｍとなるシリコン酸化膜４１を形成する。次に、シリコン酸化膜４１上に、フローティングゲート電極２（２ｍおよび２ｎ）、ＯＮＯ膜３（３ｍおよび３ｎ）、コントロールゲート電極４およびワードライン５を形成するためのポリシリコン膜、ＯＮＯ膜、ポリシリコン膜およびタングステンシリサイド膜を順次堆積する。さらに、コントロールゲート電極４を形成するためのポリシリコン膜上に、シリコン窒化膜１１を堆積する。
【００３３】
図４を参照して、シリコン窒化膜１１上に所定の開口パターンを有するレジスト膜１３を形成する。図５を参照して、レジスト膜１３をマスクとして、シリコン窒化膜１１を異方性エッチングする。これにより、レジスト膜１３から露出するシリコン窒化膜１１の部分が除去され、間隔を隔てた位置にシリコン窒化膜１１ｍおよび１１ｎが残存する。その後、レジスト膜１３を除去する。
【００３４】
図６を参照して、シリコン窒化膜１１ｍおよび１１ｎをマスクとして、タングステンシリサイド膜、ポリシリコン膜、ＯＮＯ膜およびポリシリコン膜を順次異方性エッチングする。これにより、それぞれの膜の一部が除去され、残存する部分によって、ワードライン５ｍおよび５ｎ、コントロールゲート電極４ｍおよび４ｎ、ＯＮＯ膜３ｍおよび３ｎならびにフローティングゲート電極２ｍおよび２ｎが形成される。
【００３５】
この際、マスクとしてレジスト膜ではなくシリコン窒化膜１１ｍおよび１１ｎを用いているため、エッチングに対するマスクの耐性を向上させることができる。これにより、マスクのすぐ下層に位置するワードライン５ｍおよび５ｎが上述の異方性エッチング時にダメージを受けることを防止できる。
【００３６】
図７を参照して、金属を溶解する作用のある酸系の硫酸（Ｈ２ＳＯ４）を含むエッチャントを用いて、ワードライン５ｍおよび５ｎをウェットエッチングする。具体的には、ＳＰＭ（Ｈ２ＳＯ４：Ｈ２Ｏ２＝５：１、温度１３０℃±５℃）のエッチャントを用いて、ワードライン５ｍおよび５ｎをまずウェットエッチングする。続いて、ＡＰＭ（ＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ＝１：１：５、温度４５℃±５℃）のエッチャントを用いて、ワードライン５ｍおよび５ｎをウェットエッチングする。さらに、この２つのエッチャントを用いた一連のウェットエッチングを５回繰り返す。
【００３７】
このウェットエッチングによって、周縁から中心に向けてワードライン５ｍおよび５ｎのエッチングが進行する。そして、ワードライン５ｍおよび５ｎは、チャネル長方向の幅がＢ２になるまで後退する。一方、ポリシリコン等からなるフローティングゲート電極２ｍおよび２ｎ等は、２つのエッチャントからほとんど影響を受けることなく、フローティングゲート電極２ｍおよび２ｎ等のチャネル長方向の幅はＢ１となる。
【００３８】
図８を参照して、コントロールゲート電極４ｍおよび４ｎ、ＯＮＯ膜３ｍおよび３ｎならびにフローティングゲート電極２ｍおよび２ｎに側壁酸化の工程を行なう。これにより、所定位置に側壁酸化膜４２が薄く形成される。主表面１ａ上の構造物の表面を覆うように、シリコン窒化膜からなるサイドウォール１５を堆積する。図９を参照して、主表面１ａが露出するまでサイドウォール１５を異方性エッチングするとともに、フローティングゲート電極２ｍおよび２ｎ等からなるゲート電極の両側にサイドウォール１５ｍおよび１５ｎを残存させる。一方、この異方性エッチングによって、シリコン窒化膜１１ｍおよび１１ｎ上のサイドウォール１５が除去され、シリコン窒化膜１１ｍおよび１１ｎの頂面側が露出する。結果、サイドウォール１５ｍおよびシリコン窒化膜１１ｍによって、シリコン窒化膜からなるゲート保護膜６ｍが形成される。また、サイドウォール１５ｎおよびシリコン窒化膜１１ｎによって、シリコン窒化膜からなるゲート保護膜６ｎが形成される。
【００３９】
図１０を参照して、主表面１ａとゲート保護膜６ｍおよび６ｎとを覆うように、シリコン窒化膜４３を、たとえば厚み１５ｎｍで形成する。シリコン窒化膜４３を覆うように、層間絶縁膜８を形成するためのシリコン酸化膜を堆積する。図１１を参照して、層間絶縁膜８上に図示しないレジスト膜を形成する。そのレジスト膜をマスクとして、所定のエッチング条件で層間絶縁膜８をエッチングする。このエッチングは、シリコン窒化膜４３上で止まり、その後、所定のエッチングを行なうことによって主表面１ａ上のシリコン窒化膜４３を除去する。これにより、主表面１ａに達するコンタクトホール７を形成する。その後、図示しないレジスト膜を除去する。図１を参照して、コンタクトプラグ９を形成するために、コンタクトホール７をポリシリコンによって充填する。以上の工程によって、図１中の半導体装置が完成する。
【００４０】
図１１に示す工程において、層間絶縁膜８のエッチング時の所定のエッチング条件に対して、シリコン窒化膜は一定以上の選択比を有する。このため、コンタクトホール７を形成する際の写真製版の精度にかかわらず、コンタクトホール７がシリコン窒化膜からなるゲート保護膜６ｍおよび６ｎを貫くことがない。これにより、そのコンタクトホール７を充填するコンタクトプラグ９が、ワードライン５ｍおよび５ｎ等に接触することを防止できる。結果、短絡の発生のおそれなくゲート電極間にコンタクトを形成することができるため、ゲート電極間の距離を積極的に短くし、メモリセルの微細化を図ることができる。
【００４１】
この発明の実施の形態１に従った半導体装置の製造方法は、シリコン基板１の主表面１ａ上に、シリコンを含む導電体膜としてのポリシリコン膜と、金属膜としてのタングステンシリサイド膜とを順次形成する工程と、タングステンシリサイド膜上に、窒化シリコンおよび酸化シリコンの少なくとも一方を含むマスク膜としてのシリコン窒化膜１１ｍおよび１１ｎを形成する工程と、シリコン窒化膜１１ｍおよび１１ｎをマスクとして、ポリシリコン膜の一部分およびタングステンシリサイド膜の一部分をエッチングするとともに他の部分を残存させることによって、一方向に延在するゲート電極およびワードライン５ｍおよび５ｎを形成する工程と、硫酸を含むエッチャントを用いてワードライン５ｍおよび５ｎの周縁を等方性エッチングする工程と、ゲート電極、ワードライン５ｍおよび５ｎおよびシリコン窒化膜１１ｍおよび１１ｎの側壁に接触するように、窒化シリコンおよび酸化シリコンの少なくとも一方を含む側壁保護膜としてのサイドウォール１５ｍおよび１５ｎを形成する工程とを備える。
【００４２】
このように構成された半導体装置およびその製造方法によれば、ワードライン５ｍおよび５ｎの頂面５ａは、その下層に位置するコントロールゲート電極４ｍおよび４ｎの頂面４ａよりも小さい面積で形成されている。このため、頂面５ａが頂面４ａと同じ面積で形成されている場合と比較して、頂面５ａの周縁からゲート保護膜６ｍおよび６ｎの表面までの距離を大きくすることができる。これにより、ゲート保護膜６ｍおよび６ｎの表面に接触して形成されるコンタクトプラグ９とワードライン５との間の距離が大きくなるため、これらの間の耐圧をより高い値とし、信頼性の高い半導体装置を実現することができる。
【００４３】
また、頂面４ａは、ゲート電極およびワードライン５が延在する方向に延びる露出部４ｙを有する。このため、ゲート電極およびワードライン５が延在する方向のいずれの位置にコンタクトプラグ９を形成する場合にも、上述の効果を得ることができる。
【００４４】
また、コンタクトプラグ９とワードライン５との間の距離Ｌは、０を超え９０ｎｍ以下に設定されている。距離Ｌが０である場合、コンタクトプラグ９およびワードライン５が接触しているため、両者が短絡する。また、距離Ｌが９０ｎｍよりも大きい場合、ゲート保護膜６ｍおよび６ｎの膜厚が大きくなりすぎるため、フローティングゲート電極２ｍおよび２ｎの間でゲート保護膜６ｍおよび６ｎから露出する主表面１ａを十分な面積で得ることができない。したがって、距離Ｌを上述の範囲に設定することによって、このような事態を回避することができる。
【００４５】
また、タングステンシリサイドからなるワードライン５ｍおよび５ｎをウェットエッチングする際、硫酸を含むエッチャントを用いている。このため、ポリシリコンからなるフローティングゲート電極２ｍおよび２ｎ等にほとんど影響を与えることなく、ワードライン５ｍおよび５ｎのみを効率的に後退させることができる。
【００４６】
さらに、このウェットエッチング時、ワードライン５ｍおよび５ｎ上にはレジスト膜ではなくシリコン窒化膜１１ｍおよび１１ｎがマスクとして用いられている。シリコン窒化膜１１ｍおよび１１ｎは、硫酸を含むエッチャントを用いたウェットエッチングによってほとんど溶解されない。
【００４７】
ウェットエッチングに使用されるＳＰＭおよびＡＰＭのエッチャントは、通常、成膜工程前などの洗浄工程にも使用される。マスクとしてレジスト膜を用いた場合、硫酸を含むエッチャントによってレジスト膜が溶解されるため、エッチャントが汚染されてしまう。そして、その汚染されたエッチャントを洗浄液として使用した場合、洗浄したシリコン基板等に汚染が広がってしまう。このため、本実施の形態では、エッチャントを汚染させることがないシリコン窒化膜１１ｍおよび１１ｎをマスクとして用いている。
【００４８】
なお、本実施の形態では、ゲート電極をフローティングゲート電極、誘電体膜およびコントロールゲート電極から構成し、これらを備えるフラッシュメモリにおいて上述の効果が得られるものとして説明を行なった。しかし、本発明の半導体装置はフラッシュメモリに限定されるものではなく、ＳＡＣ構造を用いたトランジスタ全般に適用することが可能である。
【００４９】
（実施の形態２）
図１２は、この発明の実施の形態２における半導体装置を示す断面図である。図１２を参照して、この発明の実施の形態２における半導体装置は、実施の形態１における半導体装置と基本的には同様の構造を備える。以下において、重複する構造の説明は省略する。
【００５０】
主表面１ａ上には、シリコン酸化膜からなるゲート保護膜２３ｍおよび２３ｎが距離を隔てて形成されている。ゲート保護膜２３ｍは、ワードライン５の頂面５ａと、コントロールゲート電極４ｍの露出部４ｙと、コントロールゲート電極４ｍ、ＯＮＯ膜３ｍおよびフローティングゲート電極２ｍの側壁に設けられた側壁酸化膜４２とを覆っている。ゲート保護膜２３ｎは、ワードライン５の頂面５ａと、コントロールゲート電極４ｎの露出部４ｙと、コントロールゲート電極４ｎ、ＯＮＯ膜３ｎおよびフローティングゲート電極２ｎの側壁に設けられた側壁酸化膜４２とを覆っている。ゲート保護膜２３ｍおよび２３ｎを形成するシリコン酸化膜は、ドープされている不純物濃度の違いなどから、層間絶縁膜８をエッチングする所定のエッチング条件に対して一定以上の選択比を有する。
【００５１】
ゲート保護膜２３ｍおよび２３ｎの表面の一部を覆うように、シリコン窒化膜４３ｍおよび４３ｎが薄く形成されている。シリコン窒化膜４３ｍおよび４３ｎは、コンタクトホール７が達する部分を除く主表面１ａの他の部分をも覆っている。シリコン窒化膜４３ｍおよび４３ｎは、主に、コンタクトホール７を形成するためのエッチング時に、エッチングがシリコン基板１に突き抜けることを防止するために形成されている。
【００５２】
図１２中の半導体装置の製造方法は、実施の形態１における半導体装置の製造方法と基本的には同様の工程を備える。但し、実施の形態１の図３に示す工程において、ワードライン５を形成するためのタングステンシリサイド膜上に、マスク膜としてのシリコン酸化膜を形成する。また、図８に示す工程において、シリコン酸化膜からなるサイドウォールを形成する。
【００５３】
このように構成された半導体装置およびその製造方法によれば、実施の形態１に記載の効果と同様の効果を奏することができる。また、窒化膜から放出されるイオンガスは、フラッシュメモリのＥ（消去）／Ｗ（書き込み）の特性に悪影響を与える。本実施の形態では、シリコン酸化膜からなるゲート保護膜２３ｍおよび２３ｎ上にシリコン窒化膜４３ｍおよび４３ｎを薄く形成するだけであるため、上述のイオンガスによる影響を小さくすることができる。
【００５４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００５５】
【図１】この発明の実施の形態１における半導体装置を示す断面図である。
【図２】図１中の半導体装置を示す平面図である。
【図３】図１中の半導体装置の製造方法の第１工程を示す断面図である。
【図４】図１中の半導体装置の製造方法の第２工程を示す断面図である。
【図５】図１中の半導体装置の製造方法の第３工程を示す断面図である。
【図６】図１中の半導体装置の製造方法の第４工程を示す断面図である。
【図７】図１中の半導体装置の製造方法の第５工程を示す断面図である。
【図８】図１中の半導体装置の製造方法の第６工程を示す断面図である。
【図９】図１中の半導体装置の製造方法の第７工程を示す断面図である。
【図１０】図１中の半導体装置の製造方法の第８工程を示す断面図である。
【図１１】図１中の半導体装置の製造方法の第９工程を示す断面図である。
【図１２】この発明の実施の形態２における半導体装置を示す断面図である。
【符号の説明】
【００５６】
１  シリコン基板、１ａ  主表面、２ｍ，２ｎ  フローティングゲート電極、３ｍ，３ｎ  ＯＮＯ膜、４ａ，５ａ  頂面、４ｍ，４ｎ  コントロールゲート電極、４ｙ  露出部、５ｍ，５ｎ  ワードライン、６ｍ，６ｎ，２３ｍ，２３ｎ  ゲート保護膜、７  コンタクトホール、８  層間絶縁膜、９  コンタクトプラグ、９ｐ  部分、１１ｍ，１１ｎ  シリコン窒化膜、１５ｍ，１５ｎ  サイドウォール。
【図１】
2005072167.tif 000003
【図２】
2005072167.tif 000004
【図３】
2005072167.tif 000005
【図４】
2005072167.tif 000006
【図５】
2005072167.tif 000007
【図６】
2005072167.tif 000008
【図７】
2005072167.tif 000009
【図８】
2005072167.tif 000010
【図９】
2005072167.tif 000011
【図１０】
2005072167.tif 000012
【図１１】
2005072167.tif 000013
【図１２】
2005072167.tif 000014