(57)【要約】  【課題】  遅延回路の駆動能力を小さくできて回路面積が削減でき、消費電流も低減でき、さらに遅延ステップも小さくでき、クロック信号ジッタを改善できるようにしたクロック信号生成回路を提供する。  【解決手段】  複数の入力端子を有しその入力端子のそれぞれから入力される信号を異なる遅延時間だけ遅延させて出力端子から出力する遅延回路１０と、クロック信号を入力して遅延回路１０の複数の入力端子の１つに選択的に出力させる選択回路２０と、選択回路２０の選択動作を切り替える制御回路３０とを具備する。制御回路３０によって選択回路２０の選択動作を順次切り替えることにより遅延回路１０の出力端子からクロック信号の周期が増大又は減少され周波数変調された変調クロック信号を出力させる。【選択図】  図１
2005148972.tif 000002
【特許請求の範囲】
【請求項１】
複数の入力端子を有し該複数の入力端子のそれぞれから入力される信号を異なる遅延時間だけ遅延させて出力端子から出力する遅延回路と、
クロック信号を入力して前記遅延回路の前記複数の入力端子の１つに選択的に出力させる選択回路と、
該選択回路の選択動作を切り替える制御回路とを具備し、
該制御回路によって前記選択回路の選択動作を順次切り替えることにより前記遅延回路の前記出力端子から前記クロック信号の周期が増大又は減少され周波数変調された変調クロック信号が出力するようにしたことを特徴とするクロック信号生成回路。
【請求項２】
請求項１に記載のクロック信号生成回路において、
前記遅延回路は、遅延素子としての論理ゲートを複数個縦続接続してなり、該複数の論理ゲートの内の特定の２以上の論理ゲートのそれぞれの１つの入力端子を前記複数の入力端子のそれぞれとしたことを特徴とするクロック信号生成回路。
【請求項３】
請求項１又は２に記載のクロック信号生成回路において、
前記選択回路は、前記入力するクロック信号に同期して前記選択動作を切り替えることを特徴とするクロック信号生成回路。
【請求項４】
請求項２に記載のクロック信号生成回路において、
前記遅延回路の前記複数の論理ゲートは同一の遅延時間をもち、
前記選択回路は、前記遅延回路の前記複数の入力端子の内から１つを選択する素子として、前記遅延回路の前記論理ゲートと同じ論理ゲートを使用することを特徴とするクロック信号生成回路。
【請求項５】
請求項４に記載のクロック信号生成回路において、
前記論理ゲートは２入力のＮＡＮＤゲート又は２入力のＮＯＲゲートであることを特徴とするクロック信号生成回路。
【請求項６】
請求項１乃至５のいずれか１つに記載のクロック信号生成回路において、
前記制御回路は、前記選択回路が前記遅延回路の前記複数の入力端子を所定の順序で一巡しこれを所定の周期で繰り返すように切り替えることを特徴とするクロック信号生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＥＭＩノイズ低減を目的としたスペクトル拡散型のクロック信号生成回路に関するものである。
【背景技術】
【０００２】
ＥＭＩノイズとは、電子機器から放射される電磁波ノイズであって、これが大きくなると周辺機器に悪影響を与えるところから、周波数帯毎にその規制レベルが定められている。一般的なデジタル電子機器は、一定の周波数のクロック信号で動作し、そのクロック信号は通常は矩形波であるので、ＥＭＩノイズとしては基本波の他に一次、二次等の高調波成分のノイズも発生し、特に対策が必要となる。
【０００３】
このようなＥＭＩノイズ対策用のスペクトル拡散型のクロック信号生成回路として、従来ではアナログＰＬＬ回路が使用されていたが、周波数変動の周期が大きくなり、基本波に対する累積遅延が大きくなって、半導体集積回路には不向きであった。
【０００４】
そこで、ASIC等に適用することを考慮して、図４に示すようなスペクトル拡散型のクロック信号生成回路が提案されている（例えば、特許文献１参照）。図４において、５０は入力するクロック信号ＣＬＫＩＮに対して遅延バッファ５１〜５４が縦続接続された遅延回路、６０はこの遅延回路５０の各遅延バッファ５１〜５４の出力クロック信号を取り込みその内から１つを選択して出力クロック信号ＣＬＫＯＵＴとする選択回路、７０は終段の遅延バッファ５４の出力クロック信号を選択回路６０における遅延分だけ遅らせる遅延バッファ７１を介して取り込み、所定ビット信号で選択回路６０の選択動作を制御する制御回路である。
【０００５】
このクロック信号生成回路では、制御回路７０から所定の周期で一巡する組み合わせのビット出力信号を選択回路６０に供給し、クロック信号周期をビット出力信号との組み合わせに対応して増加又は減少させることにより、出力クロック信号ＣＬＫＯＵＴの周期を増減させて周波数変調させることができ、周波数分布を拡散させることができ、ＥＭＩノイズを低減できる。
【特許文献１】国際公開  ＷＯ００／４５２４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところが、図４のクロック信号生成回路では、複数の出力端子を有する遅延回路５０を使用するので、それを選択するための選択回路６０の入力スイッチ部分後段の加算点（出力点）の寄生容量負荷が大きくなり、それを駆動するため遅延回路５０の駆動能力を大きくしなければならない。その結果、回路面積が増大する、消費電流が増大する、最小遅延ステップが増大しジッタ（ＥＭＩノイズ防止の為の周波数変調の範囲を超え要求されるクロック性能に影響を及ぼす程に変調がかかること）が増大する、等の種々の問題が発生していた。
【０００７】
本発明の目的は、遅延回路の駆動能力を小さくできて回路面積が削減でき、消費電流も低減でき、さらに遅延ステップも小さくでき、クロック信号のジッタを改善できるようにしたクロック信号生成回路を提供することである。
【課題を解決するための手段】
【０００８】
上記した目的達成のため、請求項１にかかる発明は、複数の入力端子を有し該複数の入力端子のそれぞれから入力される信号を異なる遅延時間だけ遅延させて出力端子から出力する遅延回路と、クロック信号を入力して前記遅延回路の前記複数の入力端子の１つに選択的に出力させる選択回路と、該選択回路の選択動作を切り替える制御回路とを具備し、該制御回路によって前記選択回路の選択動作を順次切り替えることにより前記遅延回路の前記出力端子から前記クロック信号の周期が増大又は減少され周波数変調された変調クロック信号が出力するようにしたことを特徴とするクロック信号生成回路とした。
請求項２にかかる発明は、請求項１に記載のクロック信号生成回路において、前記遅延回路は、遅延素子としての論理ゲートを複数個縦続接続してなり、該複数の論理ゲートの内の特定の２以上の論理ゲートのそれぞれの１つの入力端子を前記複数の入力端子のそれぞれとしたことを特徴とするクロック信号生成回路とした。
請求項３にかかる発明は、請求項１又は２に記載のクロック信号生成回路において、前記選択回路は、前記入力するクロック信号に同期して前記選択動作を切り替えることを特徴とするクロック信号生成回路とした。
請求項４にかかる発明は、請求項２に記載のクロック信号生成回路において、前記遅延回路の前記複数の論理ゲートは同一の遅延時間をもち、前記選択回路は、前記遅延回路の前記複数の入力端子の内から１つを選択する素子として、前記遅延回路の前記論理ゲートと同じ論理ゲートを使用することを特徴とするクロック信号生成回路とした。
請求項５にかかる発明は、請求項４に記載のクロック信号生成回路において、前記論理ゲートは２入力のＮＡＮＤゲート又は２入力のＮＯＲゲートであることを特徴とするクロック信号生成回路とした。
請求項６にかかる発明は、請求項１乃至５のいずれか１つに記載のクロック信号生成回路において、前記制御回路は、前記選択回路が前記遅延回路の前記複数の入力端子を所定の順序で一巡しこれを所定の周期で繰り返すように切り替えることを特徴とするクロック信号生成回路とした。
【発明の効果】
【０００９】
請求項１乃至６にかかる発明によれば、クロック信号の遅延時間の選択は、遅延回路の入力側で選択し、出力側では選択しないので、遅延回路の駆動能力を小さくできる。このため、回路面積の削減、消費電流の低減、最小遅延ステップの低減が可能となり、ジッタの問題も起こさずに周波数変調させることができるという利点がある。
【発明を実施するための最良の形態】
【００１０】
図１は本発明のクロック信号生成回路の原理説明図である。１０は遅延回路であって、複数の入力端子を有し該各入力端子のそれぞれから入力される信号を異なる遅延時間だけ遅延させて１つの出力端子から出力する。２０は選択回路であって、クロック信号を入力して遅延回路１０の前記複数の入力端子の１つに選択的に出力させる。３０は制御回路であって、選択回路１０の選択動作を切り替える。ここでは、制御回路３０によって選択回路１０の選択動作を順次切り替えることにより、遅延回路１０の出力端子から、クロック信号の周期が増大又は減少され周波数変調された変調クロック信号が出力する。
【００１１】
このように、本発明の遅延回路１０は、入力側で選択回路２０によってクロック信号を切り替えられるようにしておき、その遅延回路１０からは１つの出力端子から周波数変調したクロック信号を出力するので、出力端子の寄生容量負荷は必要最低限に抑えられ、その遅延回路１０の駆動能力を小さくできる。つまり、クロック信号を要求する後段の回路に合わせるだけでよい。以下、実施例で詳しく説明する。
【実施例１】
【００１２】
図２は本発明の実施例１のクロック信号生成回路の具体的な回路図である。遅延回路１０は縦続接続された９個の２入力ＮＡＮＤゲート１１〜１９からなり、選択回路２０は４個の２入力ＮＡＮＤゲート２１〜２４からなる。選択回路２０のＮＡＮＤゲート２１〜２４の出力は遅延回路１０のＮＡＮＤゲート１１，１３，１７，１９の一方の入力端子に接続されている。そして、選択回路２０のＮＡＮＤゲート２１〜２４の一方の入力端子にはクロック信号ＣＬＫＩＮが入力し、他方の入力端子にはそれぞれ制御回路３０（図２では図示しなかったが、シフトレジスタやバイナリカウンタ等から構成される）からの制御信号ＩＮ１〜ＩＮ４が入力する。このクロック信号生成回路では、遅延回路１０のＮＡＮＤゲート１１〜１９は遅延素子として働くが、そのうちのＮＡＮＤゲート１１，１３，１７，１９はスイッチとしても働く。また、選択回路２０のＮＡＮＤゲート２１〜２４も遅延素子およびスイッチとして働く。
【００１３】
なお、各ＮＡＮＤゲート１１〜１９，２１〜２４はその遅延時間が同一である。また、スイッチとして機能しないＮＡＮＤゲート１２，１４，１５，１６，１８は出力信号のデューティを考慮して残りの入力端子を「Ｈ」レベル（VDD)にしているが、両入力端子を前段のＮＡＮＤゲートの出力端子に接続してもよい。つまり、これらのＮＡＮＤゲート１２，１４，１５，１６，１８はインバータであってもよい。
【００１４】
さて、制御信号ＩＮ１〜ＩＮ４のいずれか１つが「Ｈ」レベル（VDD)、残りが「Ｌ」レベル(GND)のとき、選択回路２０内の当該「Ｈ」レベルの制御信号が入力したＮＡＮＤゲートが開くので、クロック信号がそのＮＡＮＤゲートを経由して遅延回路１０の対応するＮＡＮＤゲートに入力して出力端子から出力する。このとき、経由するＮＡＮＤゲートの段数は偶数であり、出力クロック信号ＣＬＫＯＵＴは経由するＮＡＮＤゲートの段数分の遅延を受ける。
【００１５】
例えば、制御信号ＩＮ２が「Ｈ」レベルで、残りの制御信号ＩＮ１，ＩＮ３，ＩＮ４が「Ｌ」レベルのときは、クロック信号はＮＡＮＤゲート２２→１３→１２→１１を経由して、つまり４個のＮＡＮＤゲートを経由して出力クロック信号ＣＬＫＯＵＴとなる。また、制御信号ＩＮ１が「Ｈ」レベルで残りの制御信号ＩＮ２〜ＩＮ４が「Ｌ」レベルのときは、クロック信号はＮＡＮＤゲート２１→１１を経由して、つまり２個のＮＡＮＤゲートを経由して出力クロック信号ＣＬＫＯＵＴとなる。前者の場合は４個のＮＡＮＤゲートを経由しているので、２個のＮＡＮＤゲートを経由した後者の場合に比較して、２個のＮＡＮＤゲートの遅延分だけクロック信号が遅れることになる。
【００１６】
このように、制御信号ＩＮ１〜ＩＮ４に応じて、出力クロック信号ＣＬＫＯＵＴの位相が異なる。１個のＮＡＮＤゲートの遅延時間をｔとすると、制御信号ＩＮ１を選択したときは２ｔの遅延時間、制御信号ＩＮ２を選択したときは４ｔの遅延時間、制御信号ＩＮ３を選択したときは８ｔの遅延時間、制御信号ＩＮ４を選択したときは１０ｔの遅延時間となる。
【００１７】
そこで、この位相の異なるクロック信号を用いて周波数変調を行うには、制御信号ＩＮ１〜ＩＮ４を入力クロック信号ＣＬＫＩＮの立ち上がりに同期して切り替えればよい。例えば、ＩＮ１→ＩＮ２→ＩＮ３→ＩＮ４→ＩＮ４→ＩＮ３→ＩＮ２→ＩＮ１→ＩＮ１・・・・の順で繰り返し切り替えれば、そのタイムチャートは図３に示すようになる。Ｔは入力クロック信号ＣＬＫＩＮの周期である。この場合、クロック毎の周期の変化幅（遅延ステップ）が２ｔで一定であり、出力クロック信号ＣＬＫＯＵＴの周期の変化（この逆数が周波数の変化）つまりプロファイルが三角波となっているが、そのステップを異ならせることにより、鋸波、正弦波等の所望の周波数変調プロファイルを実現できる。
【００１８】
この実施例１によれば、遅延回路１０の出力端子を選択する方法ではないので、遅延回路１０の出力端子の寄生容量負荷を最低限に抑えられ、遅延回路１０の駆動能力を特別増強する必要はなく、その回路面積が増大することはない。また、このため消費電流も低減できる。さらに、駆動能力が小さくできるので最小遅延ステップも小さくできるため、クロックジッタの問題を回避できる。
【実施例２】
【００１９】
なお、実施例１では遅延素子として２入力ＮＡＮＤゲートを使用したがこれに限られるものではなく、ＮＯＲゲート等の論理ゲートが使用できる。２入力ＮＯＲゲートを使用するときは、制御信号ＩＮ１〜ＩＮ４を「Ｌ」レベルにすることで、当該制御信号が入力するゲートが開いて他方の入力端子の入力信号を反転して出力する。また、実施例１では選択回路２０内のＮＡＮＤゲート２１〜２４にも遅延回路１０内のＮＡＮＤゲート１１〜１９と同等の遅延時間を付与し、遅延回路１０内の遅延素子の段数削減を図っていたが、その段数削減を考慮する必要のない場合は、この選択回路２０内のＮＡＮＤゲート２１〜２４はその遅延時間が互いに同一であれば、どのような遅延時間であっても良く、またそれらを通常のアナログスイッチに置き換えてもよい。
【図面の簡単な説明】
【００２０】
【図１】本発明のクロック信号生成回路の原理説明用のブロック図である。
【図２】実施例１のクロック信号生成回路のブロック図である。
【図３】図２のクロック信号生成回路のタイムチャートである。
【図４】従来のクロック信号生成回路のブロック図である。
【符号の説明】
【００２１】
１０：遅延回路、１１〜１９：ＮＡＮＤゲート
２０：選択回路、２１〜２４：ＮＡＮＤゲート
３０：制御回路
【図１】
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【図２】
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【図３】
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【図４】
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