(57)【要約】【課題】  誤動作が生じにくい一致検出回路、これを用いたパルス幅変調信号生成回路、表示ドライバ、及び電気光学装置を提供すること。【解決手段】  一致検出回路は、ゲート電極に信号ＣＡ０〜ＣＡ５が入力されるトランジスタＴＲ１〜ＴＲ６と、ゲート電極に信号ＤＩ０〜ＤＩ５が入力され、ソース端子及びドレイン端子がＴＲ１〜ＴＲ６のソース端子及びドレイン端子に接続されるトランジスタＴＲ７〜ＴＲ１２と、ノードＮＤ１に接続され、プリチャージ信号ＰＲＥがアクティブの場合にＮＤ１をプリチャージする第１のプリチャージ回路１０と、信号ＰＲＥが非アクティブの場合にＮＤ２とＶＳＳとの間の接続を行う接続回路２０と、ＮＤ１の電位を保持する保持回路３０と、中間ノードＭＤに接続され、信号ＰＲＥがアクティブの場合に中間ノードＭＤをプリチャージする第２のプリチャージ回路４０を含む。【選択図】        図１
2005072855.tif 000002
【特許請求の範囲】
【請求項１】
Ｎ（Ｎは自然数）ビットの第１のデジタル信号とＮビットの第２のデジタル信号とを比較し、前記第１のデジタル信号と前記第２のデジタル信号とが所定の関係になった状態を検出する一致検出回路であって、
各トランジスタのゲート電極に前記第１のデジタル信号の各ビットの信号が入力される、直列接続された第１導電型の第１〜第Ｎのトランジスタと、
各トランジスタのゲート電極に前記第２のデジタル信号の各ビットの信号が入力され、各トランジスタのソース端子及びドレイン端子が前記第１〜第Ｎの各トランジスタのソース端子及びドレイン端子に接続される、直列接続された第１導電型の第Ｎ＋１〜第２Ｎのトランジスタと、
前記第１、第Ｎ＋１のトランジスタのドレイン端子が接続される第１のノードに接続され、プリチャージ信号がアクティブになった場合に、前記第１のノードを第１の電源電位側にプリチャージする第１のプリチャージ回路と、
前記第Ｎ、第２Ｎのトランジスタのドレイン端子が接続される第２のノードに接続され、前記プリチャージ信号が非アクティブになった場合に、前記第２のノードと第２の電源電位との間の接続を行う接続回路と、
前記第１のノードの電位を保持する保持回路と、
第Ｋ、第Ｋ＋Ｎ（Ｋは１＜Ｋ＜Ｎとなる自然数）のトランジスタのソース端子が接続される中間ノードに接続され、前記プリチャージ信号がアクティブになった場合に、前記中間ノードを前記第１の電源電位側にプリチャージする少なくとも１つの第２のプリチャージ回路と、
を含むことを特徴とする一致検出回路。
【請求項２】
請求項１において、
少なくとも１つの前記第２のプリチャージ回路が、
Ｋが２≦Ｋ≦Ｎ−２という関係になる中間ノードに接続されていることを特徴とする一致検出回路。
【請求項３】
Ｎ（Ｎは自然数）ビットの第１のデジタル信号とＮビットの第２のデジタル信号とを比較し、前記第１のデジタル信号と前記第２のデジタル信号とが所定の関係になった状態を検出する一致検出回路であって、
各トランジスタのゲート電極に前記第１のデジタル信号の各ビットの信号が入力される、直列接続された第１導電型の第１〜第Ｎのトランジスタと、
各トランジスタのゲート電極に前記第２のデジタル信号の各ビットの信号が入力され、各トランジスタのソース端子及びドレイン端子が前記第１〜第Ｎの各トランジスタのソース端子及びドレイン端子に接続される、直列接続された第１導電型の第Ｎ＋１〜第２Ｎのトランジスタと、
前記第１、第Ｎ＋１のトランジスタのドレイン端子が接続される第１のノードに接続され、プリチャージ信号がアクティブになった場合に、前記第１のノードを第１の電源電位側にプリチャージするプリチャージ回路と、
前記第Ｎ、第２Ｎのトランジスタのドレイン端子が接続される第２のノードに接続され、前記プリチャージ信号が非アクティブになった場合に、前記第２のノードと第２の電源電位との間の接続を行う接続回路と、
前記第１のノードの電位を保持する保持回路と、
前記第１のデジタル信号を生成する回路であって、前記プリチャージ信号がアクティブとなる期間において、前記第１〜第Ｎのトランジスタの全てがオンになるように前記第１のデジタル信号の全てのビットの信号をアクティブにする信号生成回路と、
を含むことを特徴とする一致検出回路。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記第１のノードでの容量が、前記第１〜第２Ｎのトランジスタのドレイン端子及びソース端子の容量の合計以上であることを特徴とする一致検出回路。
【請求項５】
前記第１のデジタル信号と、階調データにより生成される前記第２のデジタル信号とが所定の関係になった状態を検出する請求項１乃至４のいずれかの一致検出回路と、
前記第１のデジタル信号を生成するためのカウント値をカウントするカウンタと、
を含むことを特徴とするパルス幅変調信号生成回路。
【請求項６】
複数の走査線と複数のデータ線と複数の画素を有する表示パネルを駆動する表示ドライバであって、
階調データに基づいてパルス幅変調信号を生成する請求項５のパルス幅変調信号生成回路と、
生成されたパルス幅変調信号に基づいて前記表示パネルのデータ線を駆動する駆動回路と、
を含むことを特徴とする表示ドライバ。
【請求項７】
請求項６の表示ドライバと、
複数の走査線と複数のデータ線と複数の画素とを有し、前記表示ドライバにより駆動される表示パネルと、
を含むことを特徴とする電気光学装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一致検出回路、パルス幅変調信号生成回路、表示ドライバ、及び電気光学装置に関する。
【背景技術】
【０００２】
従来より、Ｎビットの第１のデジタル信号とＮビットの第２のデジタル信号とを比較し、第１のデジタル信号と第２のデジタル信号とが所定の関係になった状態を検出する一致検出回路が知られている。この一致検出回路によれば、第１のデジタル信号としてカウンタから出力されるカウント値信号を入力し、第２のデジタル信号として階調データに基づき生成される信号（例えば階調データ信号を反転した信号）を入力し、第１、第２のデジタル信号が相補的な関係になった状態を検出することで、パルス幅変調（Pulse Width Modulation：以下、ＰＷＭと略す）方式の信号を生成できる。
【０００３】
しかしながら上記従来技術では、電源電圧が高い場合（例えば５Ｖ）には、適正な動作を保証できるが、電源電圧が低い場合（例えば２Ｖ以下）には、誤動作が生じるおそれがあることが判明した。
【特許文献１】特公平８−２４２６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、誤動作が生じにくい一致検出回路、これを用いたパルス幅変調信号生成回路、表示ドライバ、及び電気光学装置を提供することにある。
【課題を解決するための手段】
【０００５】
本発明は、Ｎ（Ｎは自然数）ビットの第１のデジタル信号とＮビットの第２のデジタル信号とを比較し、前記第１のデジタル信号と前記第２のデジタル信号とが所定の関係になった状態を検出する一致検出回路であって、各トランジスタのゲート電極に前記第１のデジタル信号の各ビットの信号が入力される、直列接続された第１導電型の第１〜第Ｎのトランジスタと、各トランジスタのゲート電極に前記第２のデジタル信号の各ビットの信号が入力され、各トランジスタのソース端子及びドレイン端子が前記第１〜第Ｎの各トランジスタのソース端子及びドレイン端子に接続される、直列接続された第１導電型の第Ｎ＋１〜第２Ｎのトランジスタと、前記第１、第Ｎ＋１のトランジスタのドレイン端子が接続される第１のノードに接続され、プリチャージ信号がアクティブになった場合に、前記第１のノードを第１の電源電位側にプリチャージする第１のプリチャージ回路と、前記第Ｎ、第２Ｎのトランジスタのドレイン端子が接続される第２のノードに接続され、前記プリチャージ信号が非アクティブになった場合に、前記第２のノードと第２の電源電位との間の接続を行う接続回路と、前記第１のノードの電位を保持する保持回路と、第Ｋ、第Ｋ＋Ｎ（Ｋは１＜Ｋ＜Ｎとなる自然数）のトランジスタのソース端子が接続される中間ノードに接続され、前記プリチャージ信号がアクティブになった場合に、前記中間ノードを前記第１の電源電位側にプリチャージする少なくとも１つの第２のプリチャージ回路とを含む一致検出回路に関係する。
【０００６】
本発明では、第１のプリチャージ回路が第１のノードに接続されるのみならず、第２のプリチャージ回路が、直列接続されたトランジスタの中間ノードに接続される。そしてプリチャージ信号がアクティブになると、この第２のプリチャージ回路により中間ノードがプリチャージされる。従って、第１、第２のデジタル信号が所定の関係になっていないのに第１のノードの電位が変化してしまうという誤動作を、効果的に防止できる。
【０００７】
また本発明では、少なくとも１つの前記第２のプリチャージ回路が、Ｋが２≦Ｋ≦Ｎ−２という関係になる中間ノードに接続されているようにしてもよい。このようにすることで、一致検出回路の誤動作を確実に防止することが可能になる。なお２≦Ｋ≦Ｎ−２という関係になる中間ノードに、例えば１つの第２のプリチャージ回路を接続すると共に、２≦Ｋ≦Ｎ−２という関係にならない中間ノードに、他の第２のプリチャージ回路を接続するようにしてもよい。
【０００８】
また本発明は、Ｎ（Ｎは自然数）ビットの第１のデジタル信号とＮビットの第２のデジタル信号とを比較し、前記第１のデジタル信号と前記第２のデジタル信号とが所定の関係になった状態を検出する一致検出回路であって、各トランジスタのゲート電極に前記第１のデジタル信号の各ビットの信号が入力される、直列接続された第１導電型の第１〜第Ｎのトランジスタと、各トランジスタのゲート電極に前記第２のデジタル信号の各ビットの信号が入力され、各トランジスタのソース端子及びドレイン端子が前記第１〜第Ｎの各トランジスタのソース端子及びドレイン端子に接続される、直列接続された第１導電型の第Ｎ＋１〜第２Ｎのトランジスタと、前記第１、第Ｎ＋１のトランジスタのドレイン端子が接続される第１のノードに接続され、プリチャージ信号がアクティブになった場合に、前記第１のノードを第１の電源電位側にプリチャージするプリチャージ回路と、前記第Ｎ、第２Ｎのトランジスタのドレイン端子が接続される第２のノードに接続され、前記プリチャージ信号が非アクティブになった場合に、前記第２のノードと第２の電源電位との間の接続を行う接続回路と、前記第１のノードの電位を保持する保持回路と、前記第１のデジタル信号を生成する回路であって、前記プリチャージ信号がアクティブとなる期間において、前記第１〜第Ｎのトランジスタの全てがオンになるように前記第１のデジタル信号の全てのビットの信号をアクティブにする信号生成回路とを含む一致検出回路に関係する。
【０００９】
本発明によれば、プリチャージ信号がアクティブになる期間において、第１〜第Ｎのトランジスタの全てをオンにして、直列接続されたトランジスタの中間ノードを、プリチャージ回路によりプリチャージすることが可能になる。従って、第１、第２のデジタル信号が所定の関係になっていないのに第１のノードの電位が変化してしまうという誤動作を、効果的に防止できる。
【００１０】
また本発明は、前記第１のノードでの容量が、前記第１〜第２Ｎのトランジスタのドレイン端子及びソース端子の容量の合計以上であってもよい。このようにすれば、容量分割による第１のノードの電位変化を少なくすることが可能となり、より確実に誤動作を防止できる。
【００１１】
また本発明は、前記第１のデジタル信号と、階調データにより生成される前記第２のデジタル信号とが所定の関係になった状態を検出する上記のいずれかの一致検出回路と、前記第１のデジタル信号を生成するためのカウント値をカウントするカウンタとを含むパルス幅変調信号生成回路に関係する。
【００１２】
また本発明は、複数の走査線と複数のデータ線と複数の画素を有する表示パネルを駆動する表示ドライバであって、階調データに基づいてパルス幅変調信号を生成する請求項５のパルス幅変調信号生成回路と、生成されたパルス幅変調信号に基づいて前記表示パネルのデータ線を駆動する駆動回路とを含む表示ドライバに関係する。
【００１３】
また本発明は上記の表示ドライバと、複数の走査線と複数のデータ線と複数の画素とを有し、前記表示ドライバにより駆動される表示パネルとを含む電気光学装置に関係する。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００１５】
１．一致検出回路の第１の構成例
図１に本実施形態の一致検出回路の第１の構成例を示す。この一致検出回路は直列接続されたＮ型（広義には第１導電型）のトランジスタＴＲ１〜ＴＲ６（広義には複数の第１〜第Ｎのトランジスタ。Ｎは自然数）を含む。具体的にはＴＲ１（第１のトランジスタ）のドレイン端子が第１のノードＮＤ１に接続される。またＴＲ１、ＴＲ２、ＴＲ３、ＴＲ４、ＴＲ５のソース端子が、各々、ＴＲ２、ＴＲ３、ＴＲ４、ＴＲ５、ＴＲ６のドレイン端子に接続される。またＴＲ６（第Ｎのトランジスタ）のソース端子が第２のノードＮＤ２に接続される。なお図１ではトランジスタＴＲ１〜ＴＲ６の個数が６個となっているが、２〜５個、或いは７個以上としてもよい。
【００１６】
トランジスタＴＲ１〜ＴＲ６の各ゲート電極には第１のデジタル信号の各ビットの信号ＣＡ０〜ＣＡ５（以下、単にデジタル信号ＣＡ０〜ＣＡ５と呼ぶ）が入力される。このデジタル信号ＣＡ０〜ＣＡ５は、後述するカウンタによりカウントされるカウント値により生成できる。具体的にはカウント値信号そのもの或いはカウント値信号をバッファリングした信号をＣＡ０〜ＣＡ５とすることができる。
【００１７】
一致検出回路は直列接続されたＮ型のトランジスタＴＲ７〜ＴＲ１２（広義には複数の第Ｎ＋１〜第２Ｎのトランジスタ）を含む。具体的にはＴＲ７（第Ｎ＋１のトランジスタ）のドレイン端子が第１のノードＮＤ１に接続される。またＴＲ７、ＴＲ８、ＴＲ９、ＴＲ１０、ＴＲ１１のソース端子が、各々、ＴＲ８、ＴＲ９、ＴＲ１０、ＴＲ１１、ＴＲ１２のドレイン端子に接続される。またＴＲ１２（第２Ｎのトランジスタ）のソース端子が第２のノードＮＤ２に接続される。またトランジスタＴＲ７〜ＴＲ１２のソース端子及びドレイン端子が、トランジスタＴＲ１〜ＴＲ６のソース端子及びドレイン端子に接続される。なお図１ではトランジスタＴＲ７〜ＴＲ１２の個数が６個となっているが、２〜５個、或いは７個以上としてもよい。
【００１８】
トランジスタＴＲ７〜ＴＲ１２の各ゲート電極には第２のデジタル信号の各ビットの信号ＤＩ０〜ＤＩ５（以下、単にデジタル信号ＤＩ０〜ＤＩ５と呼ぶ）が入力される。デジタル信号ＤＩ０〜ＤＩ５は、後述するように階調データにより生成できる。具体的には階調データの信号を反転した信号をＤＩ０〜ＤＩ５とすることができる。
【００１９】
一致検出回路はノードＮＤ１に接続されるプリチャージ回路１０（第１のプリチャージ回路）を含む。このプリチャージ回路１０は、プリチャージ（リセット）信号ＰＲＥがアクティブ（Ｌレベル）になった場合に、ノードＮＤ１をＶＤＤ（広義には第１の電源電位）側にプリチャージする回路である。具体的にはプリチャージ回路１０は、そのゲート端子が信号ＰＲＥに接続され、そのドレイン端子がノードＮＤ１に接続され、そのソース端子がＶＤＤに接続されるＰ型（広義には第２導電型）のトランジスタＴＲ１３を含み、プリチャージ信号ＰＲＥがアクティブになるとノードＮＤ１とＶＤＤを接続する。なおプリチャージ回路１０に、他の機能を有するトランジスタや抵抗等の回路素子を含めてもよい。
【００２０】
一致検出回路はノードＮＤ２に接続される接続回路２０を含む。この接続回路２０は、プリチャージ信号ＰＲＥがアクティブ（Ｌレベル）になった場合に、ノードＮＤ２とＶＳＳ（広義には第２の電源電位）との電気的な接続を遮断する。また接続回路２０はプリチャージ信号ＰＲＥが非アクティブ（Ｈレベル）の場合にはノードＮＤ２をＶＳＳに電気的に接続する（接続されない期間があってもよい）。具体的には接続回路２０は、そのゲート端子が信号ＰＲＥに接続され、そのドレイン端子がノードＮＤ２に接続され、そのソース端子がＶＳＳに接続されるＮ型のトランジスタＴＲ１４を含む。なお接続回路２０に、他の機能を有するトランジスタや抵抗等の回路素子を含めてもよい。
【００２１】
一致検出回路はノードＮＤ１の電位を保持する保持（ラッチ）回路３０を含む。具体的には保持回路３０は、その入力がノードＮＤ１に接続され、その出力がノードＮＤＱに接続されるインバータ回路ＩＮＶ１と、その入力がノードＮＤＱに接続され、その出力がノードＮＤ１に接続されるインバータ回路ＩＮＶ２を含む。そしてノードＮＤＱの信号（電位）がインバータ回路ＩＮＶ３により反転されて、パルス幅変調信号ＰＷＭＳとして出力される。なお保持回路３０は少なくともノードＮＤ１の電位を保持する回路であればよく、図１の構成に限定されない。
【００２２】
一致検出回路はプリチャージ回路４０（第２のプリチャージ回路）を含む。このプリチャージ回路４０は、トランジスタＴＲ３、ＴＲ９（広義には第Ｋ、第Ｋ＋Ｎのトランジスタ。但しＫは１＜Ｋ＜Ｎとなる自然数）のソース端子（ＴＲ４、ＴＲ１０のドレイン端子）が接続される中間ノードＭＤに接続される。そしてプリチャージ回路４０は、プリチャージ信号ＰＲＥがアクティブになった場合に、中間ノードＭＤをＶＤＤ（第１の電源電位）側にプリチャージする。具体的にはプリチャージ回路４０は、そのゲート端子が信号ＰＲＥに接続され、そのドレイン端子が中間ノードＭＤが接続され、そのソース端子がＶＤＤに接続されるＰ型のトランジスタＴＲ１５を含み、プリチャージ信号ＰＲＥがアクティブになると、中間ノードＭＤとＶＤＤを接続する。なおプリチャージ回路４０に、他の機能を有するトランジスタや抵抗等の回路素子を含めてもよい。
【００２３】
なお図１では、ノードＮＤ１に容量ＣＰが接続されている。この容量ＣＰの他端には例えばＶＳＳ（電源電位）が接続されている。この容量ＣＰは、例えば拡散領域とサブストレート領域との接合容量や、第１、第２のポリシリコン膜と第１、第２のポリシリコン膜間の酸化膜とにより構成されるキャパシタの容量などにより実現できる。或いはノードＮＤ１の寄生容量もＣＰに含めることもできる。そして、このノードＮＤ１の容量ＣＰは、トランジスタＴＲ１〜ＴＲ１２（第１〜第２Ｎのトランジスタ）のドレイン端子及びソース端子の容量（寄生容量）の合計以上にすることが望ましい。このようにすることで、後述する容量分割の現象が生じた場合にも、ノードＮＤ１の電位がＶＤＤの電圧の例えば半分以下に低下することなどを効果的に防止できる。
【００２４】
２．一致検出回路の動作
次に本実施形態の一致検出回路の動作について図２の波形図を用いて説明する。図２のＡ１に示すようにプリチャージ信号ＰＲＥ（ラッチパルス信号）は、例えば水平走査期間１Ｈ（或いは０．５Ｈ）毎にアクティブ（Ｌレベル）になる。プリチャージ信号ＰＲＥがアクティブになると、図１のトランジスタＴＲ１３がオンになり、ノードＮＤ１がプリチャージされると共に、トランジスタＴＲ１５がオンになり、中間ノードＭＤがプリチャージされる。またトランジスタＴＲ１３がオフになり、ノードＮＤ１とＶＳＳが非接続になる。そしてこのプリチャージによりノードＮＤ１がＨレベル（ＶＤＤ）になり、このＨレベルが保持回路３０により保持されて、図２のＡ２に示すようにパルス幅変調信号ＰＷＭＳはＨレベルに維持される。なおプリチャージ信号ＰＲＥがアクティブになると、ＣＡ５〜ＣＡ０を生成する後述するカウンタがリセットされ、カウント値に相当する信号ＣＡ５〜ＣＡ０が（００００００）にリセットされる。
【００２５】
次に図２のＡ３に示すようにプリチャージ信号ＰＲＥが非アクティブ（Ｈレベル）になると、トランジスタＴＲ１３、ＴＲ１５がオフになり、プリチャージ動作が停止する。またトランジスタＴＲ１４がオンになり、ノードＮＤ２がＶＳＳに接続される。
【００２６】
次にクロックパルス信号ＧＣＰがアクティブ（Ｈレベル）になる毎に、図２のＡ４に示すように、カウンタからのカウント値に相当する信号ＣＡ０〜ＣＡ５が（００００００）、（１０００００）、（０１００００）、（１１００００）、（００１０００）、（１０１０００）・・・・というように順次カウントアップされる。なお本実施形態ではＣＡ０がＬＳＢになり、ＣＡ５がＭＳＢになっている。
【００２７】
ここで、階調データが「８」＝（０００１００）であるとすると、階調データ信号の反転信号に相当するＤＩ０〜ＤＩ５は（１１１０１１）となる。従って、信号ＤＩ３がゲート電極に入力されるトランジスタＴＲ１０だけがオフになり、ＴＲ７〜ＴＲ９、ＴＲ１１、ＴＲ１２はオンになる。なお本実施形態ではＤＩ０がＬＳＢになり、ＤＩ５がＭＳＢになっている。
【００２８】
このように信号ＤＩ０〜ＤＩ５が（１１１０１１）に設定されている状態で、図２のＡ５に示すように信号ＣＡ０〜ＣＡ５が（０００１００）になると、ノードＮＤ１からノードＮＤ２に至る経路が電気的に導通する。即ち信号ＤＩ０〜ＤＩ５が（１１１０１１）であることから、トランジスタＴＲ７〜ＴＲ９、ＴＲ１１、ＴＲ１２がオンになり、信号ＣＡ５〜ＣＡ０が（００１０００）であることから、トランジスタＴＲ４がオンになり、ノードＮＤ１からＴＲ７、ＴＲ８、ＴＲ９、ＴＲ４、ＴＲ１１、ＴＲ１２、ノードＮＤ２に至る経路が電気的に導通される。そしてトランジスタＴＲ１４がオンしており、ノードＮＤ２がＬレベル（ＶＳＳ）になっているため、Ａ６に示すように信号ＰＷＭＳはＬレベルになる。従って、プリチャージ信号ＰＲＥがアクティブになることによりＨレベルになり、階調データの大きさに応じた期間（タイミング）でＬレベルになるパルス幅変調信号ＰＷＭＳを生成できる。
【００２９】
以上のように本実施形態の一致検出回路は、第１のデジタル信号ＣＡ０〜ＣＡ５と第２のデジタル信号ＤＩ０〜ＤＩ５が所定の関係になった状態を検出して、両者の一致が検出され、出力信号ＰＷＭＳ（ノードＮＤ１の電位）が変化する。この場合に図１、図２における「所定の関係になった状態」とは、例えば第１、第２のデジタル信号の各ビットの２つの値が互いに相補的である状態である。即ち各ビットの一方の値が「１」である場合には他方の値が「０」となり、一方の値が「０」である場合には他方の値が「１」となる相補的な関係である。例えば信号ＣＡ０〜ＣＡ５が（１０００００）である場合には信号ＤＩ０〜ＤＩ５が（０１１１１１）の時に、両者が相補的に一致したと検出され、信号ＣＡ０〜ＣＡ５が（１１００００）である場合には信号ＤＩ０〜ＤＩ５が（００１１１１）の時に、両者が相補的に一致したと検出される。
【００３０】
３．従来例との比較
図３に従来例の一致検出回路を示す。この従来例では図１の本実施形態の一致検出回路とは異なり、プリチャージ回路４０が設けられていない。このため従来例では、以下に説明するような誤動作が生じるおそれがある。
【００３１】
例えば図３の従来例において、階調データに対応した信号ＤＩ０〜ＤＩ５が（０１１１１０）に設定されていたとする。そして図２のクロックパルス信号ＧＣＰがアクティブになり、信号ＣＡ０〜ＣＡ５がカウントアップされて（００００００）から（１０００００）に変化したとする。この場合に図３に示すように、トランジスタＴＲ１、ＴＲ８〜ＴＲ１１はオンしているが、ＴＲ６、ＴＲ１２はオフしているため、ノードＮＤ１からＮＤ２に至る経路は導通せず、ノードＮＤ１の電圧はＨレベルに維持されるはずである。即ち信号ＣＡ０〜ＣＡ５、ＤＩ０〜ＤＩ５は、各々、（１０００００）、（０１１１１０）であり、相補的な関係ではないため、これらの信号の一致（相補的な関係での一致）は検出されないはずである。
【００３２】
ところが従来例では、トランジスタＴＲ１、ＴＲ８〜ＴＲ１１のドレイン端子及びソース端子に溜まっていた負電荷が、図３のＢ１に示す経路でノードＮＤ１に放電されて、ノードＮＤ１の電圧が下がり、一致検出回路の誤動作を引き起こすおそれがる。即ち、トランジスタＴＲ１、ＴＲ８〜ＴＲ１１のドレイン端子及びソース端子の寄生容量とノードＮＤ１の容量ＣＰとの容量分割により、ノードＮＤ１の電圧が下がり、信号ＰＷＭＳがＬレベルに反転してしまう。
【００３３】
例えば図４（Ａ）はプリチャージ信号ＰＲＥの波形であり、図４（Ｂ）は図３の従来例でのノードＮＤ１の電圧の波形である。図４（Ｂ）のＣ１に示すタイミングでクロックパルス信号ＧＣＰがアクティブになっているが、この時に従来例ではＣ２に示すようにノードＮＤ１の電圧がＬレベル（０Ｖ）に反転してしまう。具体的には、図３のＢ１の経路での負電荷の放電によりノードＮＤ１の電圧が降下する。すると、この電圧降下によりインバータ回路ＩＮＶ１の出力ノードＮＤＱの電圧がＨレベルに反転し、インバータ回路ＩＮＶ２の駆動によって、ノードＮＤ１の電圧がＬレベルに反転してしまう。即ち本来ならば、信号ＣＡ０〜ＣＡ５が（１００００１）になった時に初めて、ノードＮＤ１の電圧がＬレベルに反転しなければならないのに、信号ＣＡ０〜ＣＡ５が（１０００００）になった時に、ノードＮＤ１の電圧がＬレベルに反転してしまい、一致検出回路が誤動作してしまう。
【００３４】
このような従来例においても、例えばノードＮＤ１に設けられる容量ＣＰの大きさを十分に大きくすれば、図４（Ｃ）に示すように、ノードＮＤ１の電圧がＬレベルに反転してしまう誤動作を防止することも可能である。
【００３５】
しかしながら、電源電圧（ＶＤＤ）が低くなり、例えば２Ｖ以下になった場合などには、容量ＣＰを大きくしても、誤動作が発生する可能性がある。また容量ＣＰをあまりにも大きくすると、一致検出回路のレイアウト面積が大きくなり、回路の大規模化を招く。
【００３６】
そこで本実施形態では、図１に示すような中間ノードＭＤに接続された第２のプリチャージ回路４０を設けることで、このような誤動作発生の防止に成功している。例えば図４（Ｄ）は図１の本実施形態でのノードＮＤ１の電圧波形である。本実施形態ではプリチャージ信号ＰＲＥがアクティブ（Ｌレベル）になった時に、プリチャージ回路４０により中間ノードＭＤがプリチャージされる。従って図３のＢ１に示す経路での負電荷の放電現象が緩和され、図４（Ｄ）のＣ４に示すように、ノードＮＤ１の電圧はＬレベルに反転せず、一致検出回路の誤動作を防止できる。
【００３７】
例えば図５に従来例での中間ノードＭＤの電圧波形を示し、図６に本実施形態での中間ノードＭＤの電圧波形を示す。図５の従来例では、プリチャージ信号ＰＲＥがアクティブになると、Ｄ１に示すように中間ノードＭＤの電圧が負になってしまう。従ってクロックパルス信号ＧＣＰがアクティブになった時に、Ｄ２に示すように中間ノードＭＤの電圧が上がりきらず、Ｄ３に示すようにノードＮＤ１の電圧がＬレベルに反転してしまう。
【００３８】
これに対して図６の本実施形態では、プリチャージ信号ＰＲＥがアクティブになっても、Ｅ１に示すように中間ノードＭＤの電圧が負にならない。即ちプリチャージ回路４０によるプリチャージにより、中間ノードＭＤが正の電圧に維持される。従ってクロックパルス信号ＧＣＰがアクティブになった時に、Ｅ２に示すようにノードＮＤ１の電圧が反転しない。従って、省電力等のために電源（ＶＤＤ）を例えば２Ｖ以下に低電圧化した場合にも、一致検出回路の正常動作を保証できる。またノードＮＤ１に付加する容量ＣＰを小さくすることも可能になり、回路の小規模化を図れる。
【００３９】
なお図１の本実施形態において、プリチャージ回路４０は、Ｋが２≦Ｋ≦Ｎ−２という関係になる中間ノードに接続することが望ましい。具体的には図１ではＮ＝６であるため、２≦Ｋ≦４の関係となる中間ノードにプリチャージ回路４０を接続する。即ちトランジスタＴＲ２、ＴＲ８のソース端子や、ＴＲ３、ＴＲ９のソース端子や、ＴＲ４、ＴＲ１０のソース端子を中間ノードＭＤとして、プリチャージ回路４０を接続する。このようにすることで、一致検出回路の誤動作を確実に防止できる。
【００４０】
即ち図３の従来例で誤動作が生じるのは、信号ＤＩ０〜ＤＩ５が例えば（０１１１１０）というような特定のパターンである場合である。具体的にはトランジスタＴＲ７〜ＴＲ１２のうち隣り合う３つ以上のトランジスタがオンになるようなパターンの信号ＤＩ０〜ＤＩ５が入力された場合である。例えば信号ＤＩ０〜ＤＩ５が（０１１１００）、（００１１１０）、（０１１１１０）などのパターンである場合である。このようなパターンの時に、容量分割による一致検出回路の誤動作を効果的に防止するためには、プリチャージ回路４０を、真ん中付近の中間ノードに接続することが望ましく、より具体的には、Ｋが２≦Ｋ≦Ｎ−２という関係になる中間ノードに接続することが望ましい。
【００４１】
なお図１では１つの中間ノードＭＤのみにプリチャージ回路４０を接続しているが、複数の中間ノードにプリチャージ回路４０を接続してもよい。例えば２≦Ｋ≦Ｎ−２の関係となる中間ノードに、１つの第２のプリチャージ回路を接続すると共に、２≦Ｋ≦Ｎ−２の関係とならない中間ノードに、他の第２のプリチャージ回路を接続するようにしてもよい。
【００４２】
４．一致検出回路の第２の構成例
図７に一致検出回路の第２の構成例を示す。図１の第１の構成例では中間ノードＭＤをプリチャージするプリチャージ回路４０が設けられていたが、図７の第２の構成例では、その代わりに、信号ＣＡ０〜ＣＡ５を生成する回路であって、プリチャージ信号ＰＲＥがアクティブとなる期間において、トランジスタＴＲ１〜ＴＲ６（第１〜第Ｎのトランジスタ）の全てがオンになるように、ＣＡ０〜ＣＡ５の全てのビットの信号をアクティブ（Ｈレベル）にする信号生成回路５０を設けられている。その他の構成については図１の第１の構成例と同様である。なお信号生成回路５０は、後述するように、信号ＣＡ０〜ＣＡ５をカウント値として出力するカウンタにより構成できる。
【００４３】
例えば本実施形態の一致検出回路を、６４階調（６ビット）の階調データに基づいてＰＷＭ信号を生成する回路に適用したとする。そうすると、階調データが「６１」の時には図８（Ａ）のＦ１に示すタイミングで信号ＰＷＭＳがＬレベルに変化し、階調データが「６２」の時にはＦ２に示すタイミングで信号ＰＷＭＳがＬレベルに変化する。そして階調データが「６３」の時にはＦ３に示すように信号ＰＷＭＳはＬレベルに変化せず、常にＨレベルになる。
【００４４】
階調データが「６３」ということは、対応する画素が例えば白表示であることを意味する。そして表示パネルにおいては、通常、白表示の画素が多くを占める。従って図８（Ａ）のＦ３のように階調データが「６３」の時に信号ＰＷＭＳを変化させないようにすれば、多くを占める白表示の画素に対応する信号ＰＷＭＳについては、電圧レベルが変化しないようになる。これにより省電力化を図れる。このため図３の従来例では、図８（Ｂ）のＦ４、Ｆ５に示すように、信号ＣＡ０〜ＣＡ５に対応するカウント値が、「６２」の後に「６３」にカウントアップされず、「０」に戻る。このようにすれば、階調データ＝「６３」に対応する信号ＤＩ０〜ＤＩ５が入力された場合に、信号ＰＷＭＳが図８（Ａ）のＦ３に示すようにＬレベルに変化しないようになり、省電力化を図れる。
【００４５】
このように図３の従来例においては、カウント値が「６２」から「６３」にカウントアップしないため、トランジスタＴＲ１〜ＴＲ６の全てがオンになるようにＣＡ０〜ＣＡ５の全てのビットがアクティブ（Ｈレベル）になることは無かった。
【００４６】
これに対して図７の本実施形態の第２の構成例では、図８（Ｂ）の従来例とは異なり、図９のＧ１に示すように、プリチャージ信号ＰＲＥがアクティブ（Ｌレベル）になる期間においてカウント値＝「６３」に対応する信号ＣＡ０〜ＣＡ５を信号生成回路５０が出力する。即ちＧ１のタイミングで信号ＣＡ０〜ＣＡ５を６３＝（１１１１１１）に設定する。このようにすることで、図９のＧ１のタイミングにおいて、図７のトランジスタＴＲ１〜ＴＲ６が全てオンになり、ＴＲ１〜ＴＲ６のドレイン端子及びソース端子により構成される中間ノードが、プリチャージ回路１０によりプリチャージされるようになる。これにより、プリチャージ信号ＰＲＥがアクティブになった時に図５のＤ１のように中間ノードＭＤが負電位になってしまいＤ３のようにノードＮＤ１が反転してしまうという誤動作を防止できる。
【００４７】
なお図９のＧ１に示す信号設定は例えば次のようにして実現できる。即ち信号ＣＡ０〜ＣＡ５の各ラインに例えばＯＲ回路（ＯＲ回路と論理的に等価な回路でもよい）を設け、ＯＲ回路の一方の端子にカウンタの出力を入力し、他方の端子に制御信号を入力する。そして図９のＧ１のタイミングで、制御信号を「１」に設定して、信号ＣＡ０〜ＣＡ５を（１１１１１１）に設定する。この場合に、図９のＧ２に示す信号ＰＲＥの立ち下がりエッジから所定の遅延時間だけ遅れて信号ＣＡ０〜ＣＡ５が「６２」から「６３」に変化するように、遅延回路を用いて制御信号を遅延させることが望ましい。このような遅延回路を用いることで、信号ＰＷＭＳが不正にＬレベルに変化してしまう事態を防止できる。或いは図９のＧ１に示すタイミングで、カウンタ（信号生成回路５０）のレジスタを「１」にセットしたり、カウンタのカウント値を「６２」から「６３」にカウントアップすることで、Ｇ１に示す信号設定を実現してもよい。
【００４８】
なお図７の第２の構成例では、プリチャージ信号ＰＲＥがアクティブになる期間において、上記した遅延回路などを用いて図９のＧ１に示すような信号設定を行わなければならず、タイミング設計が難しいという不利点がある。この意味においては図１の第１の構成例の方が有利となる。特に階調数が多くなるなどしてクロックパルス信号ＧＣＰの周波数が高くなったり、電源が更に低電圧化した場合などには、図１の第１の構成例の方が図７の第２の構成例よりも有利となる。
【００４９】
５．ＰＷＭ信号生成回路、表示ドライバ、電気光学装置
図１０に、上述した本実施形態の一致検出回路を含むＰＷＭ信号生成回路、ＰＷＭ信号生成回路を含む表示ドライバ、及び表示ドライバを含む電気光学装置の例を示す。
【００５０】
電気光学装置１９０（狭義には液晶表示装置）は、表示パネル１００（狭義には液晶パネル）と表示ドライバ１１０を含む。表示パネル１００は、複数のデータ線（セグメント）と、複数の走査線（コモン）と、データ線及び走査線により特定される複数の画素を有する。そして、各画素領域における電気光学素子（狭義には、液晶素子）の光学特性を変化させることで、表示動作を実現する。なお表示パネル１００は、２端子型非線形素子（２端子型スイッチング素子）としての薄膜ダイオードＴＦＤ（Thin Film Diode）や、或いは薄膜トランジスタＴＦＴ（Thin Film Transistor）を有するアクティブマトリックス型パネルであってもよい。或いは、マルチライン駆動法などで駆動されるパッシブマトリックス型パネルであってもよい。また電気光学素子は液晶素子以外の素子であってもよい。
【００５１】
表示ドライバ１１０は、表示パネル１００を駆動するものであり、データドライバ１２０と走査ドライバ１３０を含む。データドライバ１２０は、表示データ（階調データ）に基づいて表示パネル１００のデータ線を駆動する。走査ドライバ１３０は、表示パネル１００の走査線を走査駆動する。
【００５２】
表示ドライバ１１０は表示コントローラ１４０（制御部）を含む。表示コントローラ１４０は、データドライバ１２０、走査ドライバ１３０、電源回路１５０の制御等を行う。より具体的には、表示コントローラ１４０は、データドライバ１２０や走査ドライバ１３０に対しては、各種の制御信号（フレーム信号、ラッチパルス等）を供給する。また電源回路１４０に対しては電源設定についての指示を行う。この表示コントローラ１４０の機能は例えばＡＳＩＣであるコントローラ回路、或いは汎用プロセッサ（ＣＰＵ）により実現できる。
【００５３】
データドライバ１２０（表示ドライバ）は、ＲＡＭ１６０、ラッチ１６２、ＰＷＭ信号生成回路１７０、駆動回路１８０を含む。なおこれらの一部を省略する構成としてもよい。ＲＡＭ１６０は、図示しない制御回路により書き込み及び読み出しが制御されて、６ビット（広義にはＬビット）の階調データ（表示データ）を記憶する。ラッチ１６２は、所与のラッチ信号により、ＲＡＭ１６０から読み出された階調データをラッチする。ラッチされた階調データの信号は例えば反転されて、信号ＤＩ０〜ＤＩ５としてＰＷＭ信号生成回路１７０に供給される。
【００５４】
ＰＷＭ（パルス幅変調）信号生成回路１７０はカウンタ１７２（広義には信号生成回路）と一致検出回路１７４を含む。一致検出回路１７４は、カウンタ１７２からの信号ＣＡ０〜ＣＡ５と、信号ＤＩ０〜ＤＩ５との一致検出（所定の関係になった状態の検出）を行い、パルス幅変調信号ＰＷＭＳを生成する。駆動回路１８０は、生成された信号ＰＷＭＳに基づいてＰＷＭ方式でデータ線を駆動する。具体的には信号ＰＷＭＳをラッチし、電圧のレベル変換等を行い、データ線駆動電圧をデータ線に出力する。
【００５５】
電源回路１５０は、外部から供給される基準電圧に基づいて、表示パネル１００の駆動に必要な各種の電源電圧を生成する。そして生成された電源電圧をデータドライバ１２０や走査ドライバ１３０に供給する。
【００５６】
なお表示ドライバ１１０は図１０の全ての構成要素を含む必要はなく、その一部を省略してもよい。例えば走査ドライバ１３０や表示コントローラ１４０や電源回路１５０を表示ドライバ１１０に含ませない構成としてもよい。
【００５７】
６．変形例
図１１に一致検出回路及び一致検出回路を含むＰＷＭ信号生成回路の変形例を示す。図１１では図１０とは異なりＰＷＭ信号生成回路が、一致検出回路１７４と、一致検出回路１７４にカウント値に応じた信号ＣＡ０〜ＣＡ５、ＣＢ０〜ＣＢ５を供給する第１、第２のカウンタ１７２−１、１７２−２と、一致検出回路１７４に選択信号ＳＥＬを供給するデコード回路１７６を含む。
【００５８】
図１１のＰＷＭ信号生成回路ではパルス幅変調方式ＰＷＭ（Pulse Width Modulation）とフレーム変調方式ＦＲＭ（Frame Rate Modulation）とを組み合わせて階調表示を行っている。例えば、６４（＝２6）階調表示を実現するために、ＰＷＭにより１６（＝２4）階調表示を行うとともに、ＦＲＭにより４（＝２2）階調表示を行う。即ち６（＝ａ＋ｂ）ビットの階調データのうちの上位４（＝ａ）ビット（ＤＩ０〜ＤＩ５）を用いたＰＷＭによる階調表示と、６ビットの階調データの下位２（＝ｂ）ビット（ＤＬ０、ＤＬ１）を用いたＦＲＭによる階調表示とを行う。こうすることで、ＰＷＭによる１６階調表示と同程度の消費電力で、ＰＷＭによる６４階調表示と同程度の表示品位を得ることができる。
【００５９】
例えば６ビットの階調データが「１１１０１１」である場合、上位４ビット「１１１０」により、各フレームでのパルス幅変調信号の変化点（図２のＡ６）が特定され、下位２ビット「１１」で決まる４つのパターンの信号がフレーム毎に順次切り替えて出力される。同様に例えば６ビットの階調データが「０００００１」である場合、上位４ビット「００００」により各フレームでのパルス幅変調信号の変化点が特定され、下位２ビット「０１」で決まる４つのパターンの信号がフレーム毎に順次切り替えて出力される。
【００６０】
具体的には図１１において一致検出回路１７４は、第１のカウンタ１７２−１からの第１のカウント値（ＣＡ０〜ＣＡ５）と、階調データの上位４ビット（ＤＩ０〜ＤＩ５）との第１の一致検出を行うと共に、第２のカウンタ１７２−２からの第２のカウント値（ＣＢ０〜ＣＢ５）と、階調データの上位４ビット（ＤＩ０〜ＤＩ５）との第２の一致検出を行う。そして一致検出回路１７４は、デコード回路１７６（選択信号生成回路）でのデコード結果に応じて、第１、第２の一致検出の結果のいずれか一方に基づいて変化点が特定されるパルス幅変調信号を生成する。またデコード回路１７６は、フレームを識別するための番号であってフレーム毎に更新されるフレーム番号の信号ＦＲＡＭＥ１〜ＦＲＡＭＥ４と、階調データの下位２ビット（ＤＬ０、ＤＬ１）により、第１、第２の一致検出の結果のいずれか一方を選択するための選択信号ＳＥＬをデコード結果として供給する。このようなデコード回路１７６は例えばＲＯＭにより実現できる。
【００６１】
なお図１２（Ａ）に示すように、第２のカウンタ１７２−２から出力される第２のカウント値（ＣＢ０〜ＣＢ５）は、第１のカウンタ１７２−１から出力される第１のカウント値（ＣＡ０〜ＣＡ５）を１だけ減算したカウント値に相当する。
【００６２】
また図１２（Ｂ）に、デコード回路１７６により行われるデコード処理の真理値表の例を示す。図１２（Ｂ）に示すようにデコード回路１７６は、階調データの下位２ビットの信号ＤＬ０、ＤＬ１が（１１）の場合には、１フレーム目（ＦＲＡＭＥ１＝１）で第１のカウント値（ＣＡ０〜ＣＡ５：以下、適宜ＣＡと略す）を選択するようにデコード処理を行う。同様に、２フレーム目（ＦＲＡＭＥ２＝１）で第１のカウント値（ＣＡ）、３フレーム目（ＦＲＡＭＥ３＝１）で第１のカウント値（ＣＡ）、４フレーム目（ＦＲＡＭＥ４＝１）で第１のカウント値（ＣＡ）をそれぞれ選択するようにデコード処理を行い、そのデコード結果を選択信号ＳＥＬとして一致検出回路１７４に供給する。また信号ＤＬ０、ＤＬ１が（０１）の場合には、１フレーム目（ＦＲＡＭＥ１＝１）で第２のカウント値（ＣＢ０〜ＣＢ５：以下、適宜ＣＢと略す）、２フレーム目（ＦＲＡＭＥ２＝１）で第１のカウント値（ＣＡ）、３フレーム目（ＦＲＡＭＥ３＝１）で第１のカウント値（ＣＡ）、４フレーム目（ＦＲＡＭＥ４＝１）で第１のカウント値（ＣＡ）をそれぞれ選択するようにデコード処理を行い、そのデコード結果を選択信号ＳＥＬとして一致検出回路１７４に供給する。信号ＤＬ０、ＤＬ１が（１０）、（００）の場合も同様である。このようにして供給された選択信号ＳＥＬにしたがって、パルス幅変調信号を出力することで、ＰＷＭとＦＲＭとを組み合わせた階調表示を実現できる。
【００６３】
図１３に図１１の一致検出回路１７４の具体的な構成例を示す。この一致検出回路１７４は、左側の第１の一致検出回路１７４−１と右側の第２の一致検出回路１７４−２を有する。これらの第１、第２の一致検出回路１７４−１、１７４−２は図１の一致検出回路とほぼ同様の構成となっている。即ち第１の一致検出回路１７４−１は、直列接続されたトランジスタＴＲ１〜ＴＲ６と、直列接続されたトランジスタＴＲ７〜ＴＲ１２を含み、各ＴＲ１〜ＴＲ６のドレイン端子及びソース端子は各ＴＲ７〜ＴＲ１２のドレイン端子及びソース端子に接続される。そしてトランジスタＴＲ１〜ＴＲ６のゲート電極には信号ＣＡ０〜ＣＡ５（第１のカウント値）が入力され、トランジスタＴＲ７〜ＴＲ１２には、階調データの上位４ビットに相当する信号ＤＩ０〜ＤＩ５が入力される。
【００６４】
同様に第２の一致検出回路１７４−２は、直列接続されたトランジスタＴＬ１〜ＴＬ６と、直列接続されたトランジスタＴＬ７〜ＴＬ１２を含み、各ＴＬ１〜ＴＬ６のドレイン端子及びソース端子は各ＴＬ７〜ＴＬ１２のドレイン端子及びソース端子に接続される。そしてトランジスタＴＬ１〜ＴＬ６のゲート電極には信号ＣＢ０〜ＣＢ５（第２のカウント値）が入力され、トランジスタＴＬ７〜ＴＬ１２には、階調データの上位４ビットに相当する信号ＤＩ０〜ＤＩ５が入力される。
【００６５】
また第１の一致検出回路１７４−１が含む接続回路２０−１は、直列接続されたトランジスタＴＲ１４、ＴＲ１６を含み、ＴＲ１４のゲート電極には信号ＰＲＥが、ＴＲ１６のゲート電極には選択信号ＳＥＬの反転信号が入力される。また第２の一致検出回路１７４−２が含む接続回路２０−２は、直列接続されたトランジスタＴＬ１４、ＴＬ１６を含み、ＴＬ１４のゲート電極には信号ＰＲＥが、ＴＬ１６のゲート電極には選択信号ＳＥＬが入力される。
【００６６】
またトランジスタＴＲ１及びＴＲ７のドレイン端子が接続されるノードＮＤ１−１と、トランジスタＴＬ１及びＴＬ７のドレイン端子が接続されるノードＮＤ１−２は、プリチャージ回路１０及び保持回路３０に共通接続される。また第１の一致検出回路１７４−１の中間ノードＭＤ１と第２の一致検出回路１７４−２の中間ノードＭＤ２は、それぞれプリチャージ回路４０−１、４０−２（第２のプリチャージ回路）に接続される。プリチャージ回路４０−１、４０−２は、各々、ゲート電極にプリチャージ信号ＰＲＥが入力され、ソース端子にＶＤＤが接続されたＰ型のトランジスタＴＲ１５、ＴＬ１５を含む。
【００６７】
図１３の構成の一致検出回路によれば、選択信号ＳＥＬがＨレベル（「１」）の場合には、接続回路２０−１のトランジスタＴＲ１６がオフになることにより第１の一致検出回路１７４−１の動作が停止し、第２の一致検出回路１７４−２の一致検出結果が保持回路３０に保持されるようになる。一方、選択信号ＳＥＬがＬレベル（「０」）の場合には、接続回路２０−２のトランジスタＴＬ１６がオフになることにより第２の一致検出回路１７４−２の動作が停止し、第１の一致検出回路１７４−１の一致検出結果が保持回路３０に保持されるようになる。従って例えば図１２（Ｂ）の真理値表にしたがった選択信号ＳＥＬを図１３の一致検出回路に対して供給することで、ＰＷＭとＦＲＭとを組み合わせた階調表示を実現できるようになる。
【００６８】
なお本発明は、上記実施形態で説明したものに限らず、種々の変形実施が可能である。例えば、明細書又は図面中の記載において広義や同義な用語（第１導電型、第２導電型、第１の電源電位、第２の電源電位、第１〜第Ｎのトランジスタ、第Ｎ＋１〜第２Ｎのトランジスタ、信号生成回路等）として引用された用語（Ｎ型、Ｐ型、ＶＤＤ、ＶＳＳ、ＴＲ１〜ＴＲ６、ＴＲ７〜ＴＲ１２、カウンタ等）は、明細書又は図面中の他の記載においても広義や同義な用語に置き換えることができる。
【００６９】
また第１、第２のプリチャージ回路や接続回路の構成も図１、図１３等で説明した構成に限定されず、種々の変形実施が可能である。また本発明の一致検出回路をパルス幅変調信号生成回路とは異なる回路に利用することも可能である。
【図面の簡単な説明】
【００７０】
【図１】本実施形態の一致検出回路の第１の構成例である。
【図２】一致検出回路の動作を説明する波形図である。
【図３】従来例の一致検出回路の構成例である。
【図４】図４（Ａ）〜（Ｄ）はプリチャージ信号や各ノードの電圧の波形図である。
【図５】従来例での各信号や各ノードの電圧の波形図である。
【図６】本実施形態での各信号や各ノードの電圧波形図である。
【図７】本実施形態の一致検出回路の第２の構成例である。
【図８】図８（Ａ）（Ｂ）は階調データとパルス幅変調信号の関係を示す図である。
【図９】第２の構成例の動作を説明する波形図である。
【図１０】パルス幅変調信号生成回路、表示ドライバ、電気光学装置の構成例である。
【図１１】一致検出回路、パルス幅変調信号生成回路の変形例である。
【図１２】図１２（Ａ）（Ｂ）は変形例の動作を説明する波形図、真理値表である。
【図１３】変形例の具体的な構成例である。
【符号の説明】
【００７１】
ＰＲＥ  プリチャージ信号、ＣＡ０〜ＣＡ５  第１のデジタル信号、
ＤＩ０〜ＤＩ５  第２のデジタル信号、ＰＷＭＳ  パルス幅変調信号、
ＶＤＤ  第１の電源電位、ＶＳＳ  第２の電源電位、
ＴＲ１〜ＴＲ６  第１〜第Ｎのトランジスタ、ＣＰ  容量、
ＴＲ７〜ＴＲ１２  第Ｎ＋１〜第２Ｎのトランジスタ、
ＮＤ１  第１のノード、ＮＤ２  第２のノード、ＭＤ  中間ノード、
１０  第１のプリチャージ回路、２０  接続回路、３０  保持回路、
４０  第２のプリチャージ回路、５０  信号生成回路（カウンタ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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