(57)【要約】【課題】  比較的回路規模の小さいノイズリダクション制御が容易なＰＬＬを提供する。【解決手段】  電圧制御発振器２、プリスケーラ回路３、第１カウンタ回路４、素数と定数との積和演算結果で周期値を除算した余りの値を乱数として発生させる乱数発生回路７、量子化器５、乱数発生回路７から供給される乱数と量子化器５から供給される量子化値との比較結果に基づくスワローカウンタ制御信号をスワローカウンタ回路６へ出力する制御回路８、基準周波数発振器９、第２カウンタ回路１０、第２カウンタ回路１０から第１のクロック信号Ｉを受信し、第１カウンタ回路４から第２のクロック信号Ｊを受信し、チャージポンプ回路１１に対して位相差信号Ｋを出力する位相比較器１２と、位相誤差信号Ｌを電圧制御信号Ｍに変換し電圧制御発振器２へ供給するループフィルタ回路１６と、を備える。【選択図】      図１
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【特許請求の範囲】
【請求項１】
Ｎを分周数として電圧制御発振器からプリスケーラ回路を経由して被電圧制御クロックをＮ分周した分周クロック信号を受信する第１カウンタ回路と、
前記第１カウンタ回路に接続し、素数と定数との積和演算結果で周期値を除算した余りの値を乱数として発生させる乱数発生回路と、
前記周期値と分子との積を分母で除算した値を量子化値として生成する量子化器と、
スワローカウンタ回路と前記第１カウンタ回路との間に配置され、前記乱数発生回路から供給される乱数と前記量子化器から供給される量子化値との比較結果に基づくスワローカウンタ制御信号を前記スワローカウンタ回路へ出力する制御回路と、
基準周波数発振器が出力する基準クロックを受信する第２カウンタ回路と、
前記第２カウンタ回路から第１のクロック信号を受信し、前記第１カウンタ回路から第２のクロック信号を受信し、チャージポンプ回路に対して位相差信号を出力する位相比較器と、
前記チャージポンプ回路から出力する位相誤差信号を電圧制御信号に変換し前記電圧制御発振器へ供給するループフィルタ回路と、
を備えることを特徴とする位相同期ループ回路。
【請求項２】
前記量子化器は、周期値、分子、及び分母の各値を外部の入出力部から中央演算処理装置を通して設定し、前記量子化値を生成することを特徴とする請求項１に記載の位相同期ループ回路。
【請求項３】
前記量子化器は、ランダム周期では乱数の量子化値を生成すると共に、前記ランダム周期を連続して繰り返すことにより規則的に並んだ乱数の量子化値を生成することを特徴とする請求項１又は請求項２に記載の位相同期ループ回路。
【請求項４】
第１カウンタ回路の出力クロックに同期して、素数部の素数と定数部の定数との積和演算結果で周期決定部の周期値を除算した余りの値を乱数として発生させる工程と、
前記周期値と分子との積を分母で除算した値を量子化値として生成する工程と、
前記第１カウンタ回路の出力クロックに同期して、前記乱数と前記量子化器から供給される量子化値との比較結果に基づきスワローカウンタ回路を制御する工程と、
を備える位相同期ループ回路の制御方法。
【請求項５】
前記スワローカウンタを制御する工程は、前記乱数が前記量子化値より大きな値である比較結果を出力した段階で、前記スワローカウンタ回路へ供給する制御信号の論理値を反転させることを特徴とする請求項４に記載の位相同期ループ回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、分周数が周期的に変化するフラクショナル方式の位相同期ループ回路（Phase Locked Loop）及び位相同期ループ回路の制御方法に関する。
【背景技術】
【０００２】
従来は、出力信号の周波数を基準信号の周波数より小さい間隔で切り換える分周数がＮのフラクショナルＮ周波数シンセサイザに、アキュムレータとスプリアスキャンセル回路とを追加した位相同期ループ回路によりスプリアスを除去していた（特許文献１参照。）。
【特許文献１】特開平１０−１５４９３５号公報（第７頁、図５）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、フラクショナルＮ周波数シンセサイザでは、ロック状態でも位相誤差が発生し、チャージポンプからクロック電流が出力されているため、ループフィルタによるノイズの減衰が不十分な場合、電圧制御発振器が変調されてフラクショナルノイズが発生するという問題がある。
【０００４】
また、ロックアップの高速化を目的として、フラクショナルＮ周波数シンセサイザを採用する場合、ループフィルタのカットオフ周波数が高く設定されるため、大きなフラクショナルノイズ（スプリアス）が発生するという問題もある。
【０００５】
そこで、高速ロックアップ、位相雑音の改善に有利なフラクショナル方式であって、比較的回路規模の小さいノイズリダクション制御が容易な位相同期ループ回路及び位相同期ループ回路の制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の第１の特徴は、Ｎを分周数として電圧制御発振器からプリスケーラ回路を経由して被電圧制御クロックをＮ分周した分周クロック信号を受信する第１カウンタ回路と、第１カウンタ回路に接続し、素数と定数との積和演算結果で周期値を除算した余りの値を乱数として発生させる乱数発生回路と、周期値と分子との積を分母で除算した値を量子化値として生成する量子化器と、スワローカウンタ回路と第１カウンタ回路との間に配置され、乱数発生回路から供給される乱数と量子化器から供給される量子化値との比較結果に基づくスワローカウンタ制御信号をスワローカウンタ回路へ出力する制御回路と、基準周波数発振器が出力する基準クロックを受信する第２カウンタ回路と、第２カウンタ回路から第１のクロック信号を受信し、第１カウンタ回路から第２のクロック信号を受信し、チャージポンプ回路に対して位相差信号を出力する位相比較器と、チャージポンプ回路から出力する位相誤差信号を電圧制御信号に変換し電圧制御発振器へ供給するループフィルタ回路と、を備える位相同期ループ回路であることを要旨とする。
【０００７】
本発明の第２の特徴は、第１カウンタ回路の出力クロックに同期して、素数部の素数と定数部の定数との積和演算結果で周期決定部の周期値を除算した余りの値を乱数として発生させる工程と、周期値と分子との積を分母で除算した値を量子化値として生成する工程と、第１カウンタ回路の出力クロックに同期して、乱数と量子化器から供給される量子化値との比較結果に基づきスワローカウンタ回路を制御する工程と、を備える位相同期ループ回路の制御方法であることを要旨とする。
【発明の効果】
【０００８】
本発明によれば、比較的回路規模の小さいノイズリダクション制御が容易な位相同期ループ回路及び位相同期ループ回路の制御方法を提供することができる。
【発明を実施するための最良の形態】
【０００９】
次に、図面を参照して、本発明の第１及び第２の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
【００１０】
また、以下に示す第１、第２、及び他の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１１】
（第１の実施の形態）
図１の位相同期ループ回路のブロック図を参照して、本発明の第１の実施形態に係る位相同期ループ回路の構成を説明する。
【００１２】
位相同期ループ回路１（以下、単に「ＰＬＬ」と略記する）は、半導体基板上に形成され、内部に電圧制御発振器２（以下、単に「ＶＣＯ」と略記する）、プリスケーラ回路３、第１カウンタ回路（Ｎカウンタ回路）４、第１カウンタ回路４に接続する乱数発生回路７、量子化器５、制御回路８、スワローカウンタ回路６、基準周波数発振器９、第２カウンタ回路（Ｒカウンタ回路）１０、位相比較器１２、チャージポンプ回路１１、ループフィルタ回路１６と、を備える。
【００１３】
また、ＰＬＬ１は、ＶＣＯ２から出力端子１４へ出力信号を出力することができ、乱数発生回路７や量子化器５の動作パラメータを外部に設けた中央演算処理装置１５（以下、単に「ＣＰＵ」と略記する）を通して入出力部１３から変更することができる。
【００１４】
図１のブロック図を参照して、ＰＬＬ１の動作を説明する。ＰＬＬ１の内部に設けたＶＣＯ２から、例えば、周波数１ＧＨｚの正弦波の基準クロックを出力し、ＶＣＯ２に接続されたプリスケーラ回路３により基準クロックが分周された分周クロック信号を第１カウンタ回路４とスワローカウンタ回路６へ受信させる。
【００１５】
プリスケーラ回路３は、外部信号によって分周数が切り替えられる多モジュラスプリスケーラで、例えば２モジュラスプリスケーラ構成で分周数がＭ＋１である場合、第１カウンタ回路４への入力（Ｎ回のサイクル）を、Ａ回を（Ｍ＋１）分周、（Ｎ−Ａ）回をＭ分周するようにスワローカウンタ回路６から制御することができる。
【００１６】
制御回路８は、スワローカウンタ回路６と第１カウンタ回路４との間に配置され、「１」、「３」、「７」、「１１」、「１３」、「１７」、「１９」等の任意な素数と、「０」、「１」、「２」等の任意な定数との積和演算結果を算出し、デジタル処理が容易な数値として「２５６」、「５１２」、「１０２４」等の任意な周期値を積和演算結果で除算した余りの値を乱数として発生する乱数発生回路７と、周期値と分子（例えば、「１」）との積を分母（例えば、「８」）で除算した値を量子化値として生成する量子化器５とを有する。
【００１７】
また、制御回路８は、乱数発生回路７から供給される乱数と量子化器５から供給される量子化値との比較結果に基づくスワローカウンタ制御信号（例えば、「０」又は「１」の論理信号）をスワローカウンタ回路６へ出力する。
【００１８】
さらに、ＰＬＬ１は、ＰＬＬ１の内部に基準周波数発振器９（例えば、温度補償型クリスタルオシレータ）が出力する基準クロック（例えば、２０ＭＨｚ）を第２カウンタ回路１０で分周（例えば、１／２〜１／４）させる。
【００１９】
位相比較器１２は、第２カウンタ回路１０から分周させた第１のクロック信号Ｉを受信し、第１カウンタ回路４から第２のクロック信号Ｊを受信し、下流に接続されたチャージポンプ回路１１に対して位相差信号Ｋを出力する。
【００２０】
チャージポンプ回路１１は、位相差信号Ｋに対応する位相誤差信号Ｌをループフィルタ回路１６へ出力し、ループフィルタ回路１６が位相誤差信号Ｌの帯域を制限し、広域雑音を除去し、例えば、電流制御型のチャージポンプ回路１１から出力される電流信号を電圧信号の電圧制御信号Ｍに変換してから、電圧制御信号ＭをＶＣＯ２へ供給するように構成する。
【００２１】
また、位相誤差信号Ｌは、位相差信号Ｋに対応して、電流を出力し、電流を引き込み、又は電流を流さないハイ・インピーダンス状態の信号を用いることができる。
【００２２】
さらに、チャージポンプ回路１１が電圧制御型の場合、チャージポンプ回路１１から出力される電圧信号を電流信号に変換し電圧制御信号ＭとしてＶＣＯ２へ供給できることは勿論である。
【００２３】
図２は、本発明の第１の実施形態に係るＰＬＬ１に用いる制御回路８のブロック図である。図１に示した実施の形態と同一の構成要件については重複する説明を省略する。制御回路８は、量子化器５と乱数発生回路７と比較器２７で構成し、スワローカウンタ回路６へ「０」又は「１」の論理信号を出力することができる。
【００２４】
制御回路８は、第１カウンタ回路４に接続し、内部に素数部２０と、素数部２０の下流に接続された定数部２３と、定数部２３の下流に接続された周期決定部２５と、素数部２０の前段に接続された初期化部１９と、周期と分子を乗じた値を分母で除算する量子化器５と、量子化器５の出力と周期決定部２５の出力に接続した比較器２７と、を備え、第１カウンタ回路４から出力する１つのパルス信号に同期して動作する。
【００２５】
また、ＰＬＬ１の外部に設けられたＣＰＵ１５を経由して入出力部１３からＰＬＬ１の動作パラメータを変更できることは上述の如くである。
【００２６】
さらに、素数部２０は乗算器２１と同期回路としてのラッチ２２ａで構成し、定数部２３は加算器２４と同期回路としてのラッチ２２ｂで構成し、周期決定部２５はＭＯＤ演算回路２６で構成し、ラッチ２２ａとラッチ２２ｂに記憶する動作パラメータとＭＯＤ演算回路２６に用いる演算パラメータをＣＰＵ１５で任意に設定することができる。
【００２７】
ただし、本発明は同期回路をラッチに限定するものではなく、例えば、フリップフロップ回路を同期回路として用いてもよいことは勿論である。
【００２８】
ここで、ＭＯＤ演算回路２６は、周期値を入力値で除算した余りの値を算出する論理回路である。典型的には、ビジュアルベーシックプログラムに使用されるＭＯＤ命令（Modulo  Out  Divided  Instruction）を実行する回路を用いることができる。
【００２９】
図２の制御回路８のブロック図を参照して、制御回路８の動作を説明する。初期化部１９は第１カウンタ回路の出力クロックに同期させて初期パラメータをラッチ２２ａ、ラッチ２２ｂ、へ夫々記憶させる。
【００３０】
また、ＣＰＵ１５から各ラッチ２２ａ、ラッチ２２ｂに初期パラメータを記憶させることができることは勿論である。
【００３１】
乗算器２１は、周期決定部２５の出力値とラッチ２２ａに記憶したパラメータとを乗算した積を求めへ加算器２４へ送信する。加算器２４は、受信した積とラッチ２２ｂに記憶したパラメータとを加算した和を求めＭＯＤ演算回路２６へ送信する。
【００３２】
ＭＯＤ演算回路２６は、内部に設定された周期値を受信した和で除算（周期値／和）した余りの値を素数部２０の乗算器２１へフィードバックするように構成する。
【００３３】
比較器２７は、ＭＯＤ演算回路２６から乗算器２１へフィードバックするＭＯＤ演算結果と量子化器５から出力される量子化値とを比較し、量子化値以下のＭＯＤ演算結果を検出したときは論理「１」の信号をスワローカウンタ回路６へ出力する。
【００３４】
一方、ＭＯＤ演算結果と量子化器５から出力される量子化値とを比較し、量子化値を超えるＭＯＤ演算結果を検出したときは、論理「０」の信号をスワローカウンタ回路６へ出力する。ただし、本発明は、この判定出力値に限定されず、スワローカウンタ回路６の形式により比較器２７の比較結果の論理値が反転してもよいことは勿論である。
【００３５】
図２及び図３のフロー図を参照して、ＰＬＬ１の動作を説明する。ＰＬＬ１は、初期化値処理ステップＳＴ３０（以下、ステップを「ＳＴ」と略記する）でフィードバックするＭＯＤ演算結果を初期値に設定し、第１カウンタ回路４の出力クロックを出力するクロック処理ＳＴ３１と、素数部２０の素数３７と初期値とを乗算し積を求める積算出ＳＴ３３と、定数部２３の定数３８と積算出ＳＴで求めた積との和を求める和算出ＳＴ３３と、周期決定部２５の周期値３９を積算出ＳＴ３３及び和算出ＳＴ３３で演算した積和演算結果で除算した余りの値を乱数として発生させる乱数発生ＳＴ３４を備える。
【００３６】
また、ＰＬＬ１は、量子化器５が周期値３９と分子４０との積を分母４１で除算した値を量子化値として生成する量子化値生成ＳＴ３５と、比較器２７が第１カウンタ回路４の出力クロックに同期して、乱数と量子化器５から供給される量子化値との比較結果に基づきスワローカウンタ回路６を制御するスワローカウンタ制御ＳＴ３６と、を備える。
【００３７】
ここで、乱数発生ＳＴ３４で発生させる乱数は、電子計算機を使って乱数を発生させる場合に使われるもので、一定の周期性を有しない完全な乱数ではなく、所定の周期を有する数字の組合せをランダムに発生させる複数の数値の組み合わせを用いることができる。
【００３８】
乱数発生ＳＴ３４は、ランダム周期ではランダムの数値を生成するが、ランダム周期より長い、例えばランダム周期の整数倍の大きな周期では規則的にランダムの数値を繰り返すように構成することができる。図３に示すように、乱数発生ＳＴ３４で乱数を発生させ、その乱数から所望の分数を作り出し、スワローカウンタ回路６を制御することができる。
【００３９】
スワローカウンタ維持ＳＴ４２では、ＭＯＤ演算結果が量子化値より大きく、比較器２７から論理「０」の信号を出力する。一方、スワローカウンタ更新ＳＴ４３は、量子化値以下のＭＯＤ演算結果が検出された場合に、比較器２７から論理「１」の信号を出力する。
【００４０】
図４（ａ）のＰＬＬ１の位相誤差を示す図を参照して、乱数を発生させる乱数発生回路７（図２参照）を使用してランダムに位相をずらしたＰＬＬ１の位相誤差について説明をする。
【００４１】
図示した横軸の位相比較回数４６は、第１カウンタ回路４（図２参照）から出力する第１のクロック信号のクロック回数、縦軸の位相誤差４５は、第１のクロック信号と第２カウンタ回路１０から出力する第２のクロック信号との位相誤差であり、第１の実施形態による擬似乱数（混合合同法）によるフラクショナル動作確認結果を示すものである。
【００４２】
第１及び第２のクロック信号の位相誤差は、約５００回の位相比較をしたシミュレーションにおいて、プリスケーラ回路３（図１参照）の１カウント以内の時間誤差に収まっている。ここで用いた擬似乱数は、例えば、連続する「５１２」回のクロック周期の中で、クロック毎に「０」~「５１１」までの乱数を発生し、乱数が「６４」以下のときに論理「１」を出力するフラクショナル動作の結果である。
【００４３】
フラクショナル動作の結果は、例えば「５１２」回の第１カウンタ回路４（図１参照）出力の中からランダムに「６４」個を選択し、その時だけスワローカウンタ回路６（図１参照）がプリスケーラ回路３（図１参照）に対し、例えばＭ分周から（Ｍ＋１）分周にするように制御をする。「５１２」分の「６４」の確率（１／８）で、プリスケーラ回路３がスワローカウンタ回路から分周数を「＋１」するよう制御され、全体的に平均の分周数が「＋１／８」される。
【００４４】
図４（ｂ）のスプリアス計算結果を示す図を参照して、擬似乱数（混合合同法）によるフラクショナル動作結果をＤＦＴ（離散フーリエ変換）処理をし、ＶＣＯ２（図１参照）の出力をスペクトル解析したＰＬＬ１のスプリアスレベルの計算結果を説明する。
【００４５】
図中の横軸は、ＶＣＯ２から出力する基準クロックに対する周波数の差を示すオフセット周波数４９を示している。また、図中の縦軸には基準クロックに含まれる位相ノイズ４８をキャリアレベル基準（ｄＢｃ）で示している。
【００４６】
図４（ｃ）に第１の実施形態の雑音４７と周期的に位相比較した結果の周期的雑音５０ａ〜５０ｇのスプリアス計算結果を示す。
【００４７】
ＰＬＬ１は、第２カウンタ回路１０及び第１カウンタ回路４の出力を周期的に位相比較した場合、オフセット周波数４９が「２．５ＭＨｚ」で−６０ｄＢｃの周期的雑音５０ａ、オフセット周波数４９が「５．０ＭＨｚ」で−７０ｄＢｃの周期的雑音５０ｂ、オフセット周波数４９が「７．５ＭＨｚ」以上で略−８０ｄＢｃの周期的雑音５０ｃ〜５０ｇが発生する。
【００４８】
これに対し、擬似乱数によるＰＬＬ１でのスプリアスレベル（フラクショナルノイズレベル）は、例えば位相比較周波数を２０ＭＨｚ、フラクショナル動作を「１／８」とした場合、ＶＣＯ２の出力周波数に２．５ＭＨｚ毎に発生するスプリアス（フラクショナルノイズ）を低減できるという利点がある。
【００４９】
なお、図示した周期的雑音５０ａ〜５０ｇの各雑音の間に存在する雑音は、規則的に位相がずれているため、スプリアス以外の部分は計算上−∞になるが、ＶＣＯ２が出力する被電圧制御クロックや、チャージポンプ回路１１から出力する位相誤差信号の電流の揺らぎにより、フロアノイズが発生する。
【００５０】
以上のように、本発明の第１の実施形態に係るＰＬＬによれば、チャージポンプ回路１１に電流補正用のサブチャージポンプ回路を設ける必要がなく回路規模を小さくでき、スワローカウンタ回路６の制御も二値（論理「０」、「１」）で実行するため、従来の複雑なΔ-Σ量子化器や、多数の積分器も必要としない点でも半導体集積回路のセル面積を小さくできる。
【００５１】
（第２の実施の形態）
図５は、本発明の第２の実施形態に係るＰＬＬ１のブロック図である。ＰＬＬ１は、制御回路８の制御によりロック状態の位相誤差を決定することができる。制御回路８は、簡単な数式として、例えば、（分子／分母）の演算処理によりフラクショナルＮ方式のＰＬＬ１を実施することができる。なお、第１の実施形態と同一の構成要素については重複する説明を省略する。
【００５２】
第２の実施形態のＰＬＬ１は、位相比較器１２から出力する位相差信号Ｋを受信し、位相差発生を検知する電流補正回路１７を設け、チャージポンプ回路１１から出力する位相誤差信号Ｌの雑音を低減させている点で第１の実施形態と相違する。
【００５３】
ＰＬＬ１は、制御回路８が「０」〜「４」までの十進数に対応する二進数をスワローカウンタ回路６へ出力し、位相比較周波数を高く設定して、高速ロックアップと、低ノイズのロックアップの高速化と、位相雑音の低減を実現している。
【００５４】
ＰＬＬ１は、位相比較周波数とＶＣＯ２の収束期間との関係を次のように決定している。例えば、位相比較周波数をＮ倍に設定し場合、ロックアップ時間を１／Ｎに制御し、位相雑音が１／√Ｎになるように構成することができる。また、ＰＬＬ１は位相比較周波数がＮ倍になると、ＶＣＯ２の制御周波数ステップがＮ倍になるように制御回路８で位相比較制御を実行している。
【００５５】
また、ＰＬＬ１は、内部的に１／Ｎ分周のクロックを作り出すことによって位相比較周波数を高く設定し、ＶＣＯ２の制御周波数ステップを位相比較周波数の１／Ｎにするフラクショナル方式のＰＬＬ１を提供することができる。
【００５６】
図５及び図６の制御回路のタイミングチャートを参照して、ＰＬＬ１の動作を説明する。フラクショナル動作を実現するために、フラクショナルＮ方式を用いて第１カウンタ回路４と第２カウンタ回路１０が出力する信号を位相比較５７の立上り信号のタイミングで位相比較する。
【００５７】
ＰＬＬ１は、スワローカウンタ回路６の入力段に制御回路８を接続し、第１カウンタ回路４の出力をカウントさせてスワローカウンタ回路６の値を周期的に制御し、平均的にＶＣＯの出力を分数分周するように構成することができる。
【００５８】
例えば、ＰＬＬ１は、スワローカウンタ回路６の内部に設けたアキュムレータの値５８を「０」、５から２を減算した「３」、３から２を減算した「１」、１から２を減算して負になると５から負の数値「−１」を減算した「４」、４から２を減算した「２」の順番に、位相比較５７の立上り信号の各タイミングで変化させる。
【００５９】
この場合、位相比較５７の立上りのタイミングで５回の中で２回が負の数値（「０」を跨ぐタイミング）となるので５分の２で構成するスワローカウンタ回路６を制御することができる。ＰＬＬ１は、アキュムレータの値５８が「０」及び「１」の期間にプリスケーラ制御信号５９を論理「１」にセットすると共に、アキュムレータの値５８が「２」、「３」、及び「４」の期間ではプリスケーラ制御信号５９を論理「０」にセットするように構成している。
【００６０】
また、スワローカウンタ回路６を８分の３で構成した場合、「０」、「５」、「２」、「７」、「４」、「１」、「６」、「３」、「０」の順にアキュムレータの値５８を変化させ、「２」から「７」に変化したタイミング、「１」から「６」に変化したタイミング、及び「０」から「５」に変化したタイミングの８分の３のタイミングでスワローカウンタ回路６に論理「１」の信号を出力する。
【００６１】
このように、加算と減算によるスワローカウンタ回路６のオーバーフローのタイミングでスワローカウンタ回路６を制御し、分数と分周を達成し定期的に位相がずれるフラクショナルＮのＰＬＬを提供することができる。
【００６２】
図５及び図７の補正電流のタイミングチャートを参照して、ＰＬＬ１の動作を説明する。
【００６３】
電流補正回路１７は、チャージポンプ回路１１及び位相比較器１２に接続し、第１のクロック信号Ｉと第２のクロック信号Ｊの位相差を検知し、位相差に比例する被電圧制御信号６３を打ち消すように補正電流信号６４をチャージポンプ回路１１へ出力する。
【００６４】
ＰＬＬ１は、フラクショナルノイズをチャージポンプ回路１１の内部で消去させ位相誤差信号Ｌをループフィルタ回路１６へ出力し、ループフィルタ回路１６経由で電圧制御信号ＭをＶＣＯ２へ出力するので、ＶＣＯ２から低雑音の出力信号を出力端子１４へ出力させることができる。
【００６５】
以上のように、本発明の第２の実施形態に係るＰＬＬ１によれば、電流補正回路１７により被電圧制御クロックのパルス幅を調整し、フラクショナルノイズを低減若しくは消去することができる。
【００６６】
（その他の実施の形態）
上記のように、本発明は第１及び第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００６７】
既に述べた第１及び第２の実施の形態の説明においては、基準周波数発振器９から出力する基準クロックを分周した第１のクロック信号Ｉと周波数や位相のズレのない高精度でフラクショナルノイズが少ないＶＣＯ２の出力信号を生成することができる。
【００６８】
ＰＬＬ１は、基準周波数発振器９の第１の出力パルス信号と、第１カウンタ回路４から出力される第２の出力パルス信号を位相比較器１２で比較して、周波数や位相の誤差分を検出し、ＶＣＯ２にフィードバックすることで第１と第２の出力パルス信号を一致させ、ＰＬＬ１が、基準クロックとズレのない出力信号を出力端子１４へ出力することができる。
【００６９】
図２及び図８のフローチャートを参照して、本発明のその他の実施形態に係るＰＬＬ１の動作を説明する。
【００７０】
初期化部１９は、初期化ＳＴ６６で素数部２０のラッチ２２ａ、定数部２３のラッチ２２ｂに記憶するパラメータ値を初期化し、積和演算処理ＳＴ６７へ移行する。
【００７１】
素数部２０と定数部２３は、ラッチ２２ａから素数を読出しＭＯＤ演算回路２６から出力する値と乗算し積を求めてから、この積とラッチ２２ｂから読み出した定数とを加算器２４で加算し積和演算結果を生成する積和演算処理ＳＴ６７を実行し、ＭＯＤ演算処理ＳＴ６８へ移行する。
【００７２】
周期決定部２５は、予め記憶した周期値を加算器２４から出力する積和演算結果で除算した余りの値を算出するＭＯＤ演算処理ＳＴ６８を実行し、量子化演算処理ＳＴ６９に移行する。
【００７３】
量子化器５は、周期と分子の値を乗算した結果を分母の値で除算して量子化値を算出する量子化演算処理ＳＴ６９を実行し、ＭＯＤ演算結果と量子化値とを比較するスワローカウンタ回路制御ＳＴ７０に移行する。
【００７４】
比較器２７は、ＭＯＤ演算結果と量子化値とを比較し、量子化値以下のＭＯＤ演算結果を検出したときは、是の判定結果（ＹＥＳ）により論理「１」出力ＳＴ７１へ分岐する。一方、量子化値を超えるＭＯＤ演算結果を検出したときは、否の判定結果（ＮＯ）により論理「０」出力ＳＴ７３へ分岐する。
【００７５】
次に、位相同期ループ終了判定ＳＴ７２に移行し、ＣＰＵ１５からのリセット信号やＰＬＬ停止命令による位相同期ループ終了判定を実行し、位相同期ループ処理の継続判定（ＮＯ）によりフィードバック処理ＳＴ７４を経由して積和演算処理ＳＴ６７へ復帰し、位相同期ループ終了の判定結果を得るまで処理ＳＴ６７から処理ＳＴ７３を繰り返すように制御されている。
【００７６】
また、周期決定部２５は、ＭＯＤ演算回路２６からＭＯＤ演算結果を素数部２０の乗算器２１へフィードバックするフィードバック処理ＳＴ７４を実行する。
【００７７】
本発明は、上述したシーケンスに限定するものではなく、例えば、量子化演算処理ＳＴ６９をＭＯＤ演算処理ＳＴ６９の前に実行してもよく、量子化演算処理ＳＴ６９を積和演算処理ＳＴ６７の前に実行してもよいことは勿論である。
【００７８】
以上のその他の実施形態によれば、従来の回路規模が大きなΔ-Σ量子化器を備えるＰＬＬに比して、回路規模か小さくすることができ、消費電力も減少させるＰＬＬを提供することができる。
【００７９】
また、ＰＬＬを利用し、ＦＭ信号またはＡＭ信号の復変調や、特定周波数の信号の検出、周波数の変換に応用させることができる。
【００８０】
さらに、ＰＬＬは、デジタル式の制御方法を用いているので、アナログ式より信号一致性能がよく、信頼性や安定性、並びに集積化による量産のし易さでも優れており、一般社会に広く普及させることができる。
【００８１】
またさらに、ＰＬＬは、パーソナルコンピュータでも随所に使用することができ、例えば、マザーボード上では、ＣＰＵや半導体チップセットに供給するクロック信号を生成する回路にＰＬＬを組み込むとよい。
【００８２】
さらに、ＰＬＬ１は、フラクショナルＮ方式での補正電流制御が不要となり、Δ-Σ方式のような大規模な回路が不要となり、フラクショナル動作の周期を設定及び変更できるため、ノイズの特性に応じて使用することができるという多くの利点がある。さらに、フラクショナル動作の分母の値は最大で周期と同じ値に設定できるため、チャージポンプ回路１１の動作ステップを小さく設定することもできる。
【００８３】
なお、単一のＶＣＯ２から、ジャンパ設定でさまざまな周波数のクロック信号を選択して出力するように構成することもでき、モデムの中でも、アナログ信号の復変調にＰＬＬを使用することができる。
【００８４】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００８５】
【図１】第１の実施形態のＰＬＬのブロック図。
【図２】第１の実施形態のＰＬＬのフローチャート。
【図３】第１の実施形態のＰＬＬの位相誤差を示す図。
【図４】第１の実施形態のＰＬＬの位相誤差を示す図。
【図５】第２の実施形態のフラクショナル方式ＰＬＬのブロック図。
【図６】第２の実施形態の制御回路のタイミングチャート。
【図７】第２の実施形態の補正電流のタイミングチャート。
【図８】その他の実施形態のＰＬＬのフローチャート。
【符号の説明】
【００８６】
１…位相同期ループ回路
２…電圧制御発振器
３…プリスケーラ回路
４…第１カウンタ回路
５…量子化器
６…スワローカウンタ回路
７…乱数発生回路
８…制御回路
９…基準周波数発振器
１０…第２カウンタ回路
１１…チャージポンプ回路
１２…位相比較器
１３…入出力部
１４…出力端子
１５…中央演算処理装置
１６…ループフィルタ回路
１７…電流補正回路
１９…初期化部
２０…素数部
２１…乗算器
２２ａ…ラッチ
２２ｂ…ラッチ
２３…定数部
２４…加算器
２５…周期決定部
２６…ＭＯＤ演算回路
２７…比較器
３７…素数
３８…定数
３９…周期値
４０…分子
４１…分母
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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