(57)【要約】【課題】ＭＩＭ容量素子の製造工程において、アッシング処理時にレジスト除去残りが発生せず、さらにＴｉＮ膜表面をエッチングしない処理方法を提供する。【解決手段】容量絶縁膜のエッチング工程ではエッチングガスにＣＨＦ3を含まずＣＦ4のみを用いて行い、その後のアッシング工程では基板温度を１００℃以下で室温以上に制御して行う。この構成により、エッチング時に導電体膜表面に堆積するフロロカーボン膜を減少させ、さらにアッシング時にフロロカーボン膜から発生するフッ素ラジカルを減少させるので、導電体膜表面のエッチングを発生させることなく、導電体膜上の容量絶縁膜のパターニングを実現できる。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板上の絶縁膜上に導電体膜を形成する工程と、
前記導電体膜上に容量絶縁膜を形成する工程と、
前記容量絶縁膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクにして前記容量絶縁膜をエッチングする工程と、
前記エッチング工程の後に前記レジストパターンをアッシングする工程と、
前記アッシング工程の後に前記容量絶縁膜をマスクにして前記導電体膜をエッチングして下部電極を形成する工程と、
前記下部電極の形成工程の後に前記容量絶縁膜上に金属層からなる上部電極を形成する工程とを備え、
前記容量絶縁膜のエッチング工程はエッチングガスにＣＦ4のみを用いて行い、
前記アッシング工程は基板温度を１００℃以下で室温以上に制御して行うことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上の絶縁膜上に導電体膜を形成する工程と、
前記導電体膜上に容量絶縁膜を形成する工程と、
前記容量絶縁膜上に金属層からなる上部電極を形成する工程と、
前記上部電極を含む前記容量絶縁膜上に第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクにして前記容量絶縁膜をエッチングする工程と、
前記エッチング工程の後に前記第１のレジストパターンをアッシングする工程と、
前記アッシング工程の後に前記容量絶縁膜を含む前記導電体膜上に第２のレジストパターンを形成する工程と、
前記第２のレジストパターンをマスクにして前記導電体膜をエッチングして下部電極を形成する工程とを備え、
前記容量絶縁膜のエッチング工程はエッチングガスにＣＦ4のみを用いて行い、
前記アッシング工程は基板温度を１００℃以下で室温以上に制御して行うことを特徴とする半導体装置の製造方法。
【請求項３】
前記導電体膜は少なくとも最上層に窒化チタン膜またはチタン膜を有することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記容量絶縁膜は窒化シリコン膜または酸窒化シリコン膜であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に金属−絶縁膜−金属（以下、ＭＩＭと言う）容量素子を搭載した半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体集積回路の高周波化の進展により、衛星放送や携帯電話用の高周波用集積回路に大容量のＭＩＭ容量素子が搭載されている（例えば、特許文献１参照）。
【０００３】
ＭＩＭ容量素子の製造工程においてＴｉＮ膜上に形成したＳｉＮ膜をレジストマスクに用いたドライエッチによりパターニングする場合がある。以下、従来のＭＩＭ型容量の製造方法について図面を参照しながら説明する。図７〜図８は、従来のＭＩＭ型容量を有する半導体装置の製造工程を示す断面図である。
【０００４】
まず、図７（ａ）に示すように、ＭＩＭ容量素子の下部電極となる最上層がＴｉＮ膜３００となる構造の導電体膜３０１を形成した後、容量絶縁膜となるＳｉＮ膜３０２を形成し、フォトリソグラフィー技術によりレジストパターン３０３を形成する。
【０００５】
次に、図７（ｂ）に示すように、ＣＦ4とＣＨＦ3の混合ガスをエッチングガスに用いたドライエッチングを行い、ＳｉＮ膜３０２をレジストパターン３０３に沿ってパターニングする。
【０００６】
エッチング処理後、図８（ａ）に示すように、レジストを除去するためにアッシング処理を行う。このアッシング処理では露出したＴｉＮ膜３００上やレジストパターン３０３上に堆積した炭素とフッ素の重合膜であるフロロカーボン膜３０４も併せて除去する。通常、レジスト除去で用いるアッシング処理装置では基板の温度を１５０〜２５０℃程度に制御しながら処理を行う。
【特許文献１】特開２００２−３５３３２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記のエッチング方法では、エッチングガスにＣＨＦ3を用いているためエッチング時にフロロカーボン膜３０４が多く発生し、またそのフロロカーボン膜３０４は被エッチング膜のＳｉＮ膜３０２の窒素や下地のＴｉＮ膜３００のチタンを含んだ重合膜となりアッシング処理で除去されにくくなる。その結果、アッシング後は図８（ａ）に示したようにならず、図８（ｂ）に示すように、堆積したフロロカーボン膜３０４に覆われたレジストが除去できずにレジスト除去残り３０５が発生する課題があった。
【０００８】
さらに、同じく図８（ｂ）に示すように、アッシング処理時の基板温度が高温に制御されているためＴｉＮ膜３００上に堆積したフロロカーボン膜３０４からフッ素ラジカルが発生してＴｉＮ膜３００表面をエッチングしてしまう課題もあった。
【０００９】
本発明は上記の問題点を解決するもので、アッシング処理時にレジスト除去残りが発生せず、さらにＴｉＮ膜表面をエッチングしない処理方法を提供することを目的としている。
【課題を解決するための手段】
【００１０】
上記の目的を達成するために、本発明による第１の半導体装置の製造方法は、半導体基板上の絶縁膜上に導電体膜を形成する工程と、導電体膜上に容量絶縁膜を形成する工程と、容量絶縁膜上にレジストパターンを形成する工程と、レジストパターンをマスクにして容量絶縁膜をエッチングする工程と、エッチング工程の後にレジストパターンをアッシングする工程と、アッシング工程の後に容量絶縁膜をマスクにして導電体膜をエッチングして下部電極を形成する工程と、下部電極の形成工程の後に容量絶縁膜上に金属層からなる上部電極を形成する工程とを備え、容量絶縁膜のエッチング工程はエッチングガスにＣＨＦ3を含まずＣＦ4のみを用いて行い、アッシング工程は基板温度を１００℃以下で室温以上に制御して行うことを特徴とする。
【００１１】
次に、本発明による第２の半導体装置の製造方法は、半導体基板上の絶縁膜上に導電体膜を形成する工程と、導電体膜上に容量絶縁膜を形成する工程と、容量絶縁膜上に金属層からなる上部電極を形成する工程と、上部電極を含む容量絶縁膜上に第１のレジストパターンを形成する工程と、第１のレジストパターンをマスクにして容量絶縁膜をエッチングする工程と、エッチング工程の後に第１のレジストパターンをアッシングする工程と、アッシング工程の後に容量絶縁膜を含む導電体膜上に第２のレジストパターンを形成する工程と、第２のレジストパターンをマスクにして導電体膜をエッチングして下部電極を形成する工程とを備え、容量絶縁膜のエッチング工程はエッチングガスにＣＨＦ3を含まずＣＦ4のみを用いて行い、アッシング工程は基板温度を１００℃以下で室温以上に制御して行うことを特徴とする。
【００１２】
上記の半導体装置の製造方法において、導電体膜は少なくとも最上層に窒化チタン膜またはチタン膜を有することが好ましい。
【００１３】
上記の半導体装置の製造方法において、容量絶縁膜は窒化シリコン膜または酸窒化シリコン膜であることが好ましい。
【００１４】
上記の構成によると、エッチング処理時に堆積するフロロカーボン膜を低減することができ、アッシング処理時のレジスト除去残りを発生させない。また、アッシング処理時のフロロカーボン膜から発生するフッ素ラジカルによる容量絶縁膜表面のエッチングを低減することができ、導電体膜表面を平滑なままフロロカーボン膜を除去することができる。
【発明の効果】
【００１５】
以上のように、本発明の半導体装置の製造方法によれば、エッチングガスにＣＨＦ3を含まずＣＦ4のみを用いて、エッチング時にレジストパターンおよび導電体膜表面に堆積するフロロカーボン膜を減少させ、さらにレジストパターンおよび導電体膜表面に堆積したフロロカーボン膜を酸素プラズマ処理で除去する際、基板温度を１００℃以下で室温以上に制御して、フロロカーボン膜から発生するフッ素ラジカルを減少させることによって、導電体膜表面のエッチングを発生させることなく、導電体膜上の容量絶縁膜のパターニングを実現できる。従って、ＭＩＭ容量素子を搭載した半導体装置を簡便な工程で、しかも歩留まり良く製造することができる。
【発明を実施するための最良の形態】
【００１６】
（第１の実施形態）
以下、本発明による第１の実施形態について、図面を参照しながら説明する。図１〜図３は、本実施形態におけるＭＩＭ型容量の製造工程を示す断面図である。
【００１７】
まず、図１（ａ）に示すように、半導体素子が形成された半導体基板１００にＳｉＯ2膜からなる絶縁膜１０１と半導体素子と配線を接続するタングステンからなる金属プラグ１０２とを形成する。
【００１８】
次に、図１（ｂ）に示すように、ＭＩＭ容量素子の下部電極あるいは下層配線となる、最上層がＴｉＮ膜１０３からなる導電体膜１０４を形成し、その上に容量絶縁膜となるＳｉＮ膜１０５を形成する。続いてフォトリソグラフィーを行うことによりＳｉＮ膜１０５上にレジストパターン１０６を形成する。
【００１９】
次に、ＣＦ4のみをエッチングガスとした異方性のドライエッチングを行うことにより、ＳｉＮ膜１０５をレジストパターン１０６に沿って選択的に除去する。この時、従来技術のＣＦ4とＣＨＦ3を用いたエッチングと比較した場合には少ないが、図２（ａ）に示すように、レジストパターン１０６および露出したＴｉＮ膜１０３上にフロロカーボン膜１０７が堆積する。
【００２０】
次に、図２（ｂ）に示すように、レジストパターン１０６およびＴｉＮ膜１０３上に堆積したフロロカーボン膜１０７を１００℃以下で室温以上に電極温度を制御したアッシング処理により除去する。
【００２１】
次に、図３（ａ）に示すように、ＳｉＮ膜１０５をマスクとして下部電極あるいは下層配線となる導電体膜１０４を異方性のエッチングによりＳｉＮ膜１０５に沿って除去する。
【００２２】
次に、図３（ｂ）に示すように、ＭＩＭ容量素子の上部電極あるいは上層配線となる、金属膜１０８を形成し、フォトリソグラフィーと異方性のエッチングを用いて金属膜１０８をパターニングして上部電極を形成する。以上により、ＭＩＭ容量素子が形成される。
【００２３】
以上のような本実施形態によれば、ＳｉＮ膜１０５のエッチング処理時に発生するフロロカーボン膜１０７を低減することができるので、アッシング処理時のレジスト除去残りを発生させず、また、アッシング処理時のフロロカーボン膜１０７から発生するフッ素ラジカルによるＴｉＮ膜１０３表面のエッチングを低減することができ、ＴｉＮ膜１０３表面を平滑なままフロロカーボン膜を除去することが可能となる。
【００２４】
（第２の実施形態）
以下、本発明による第２の実施形態について、図面を参照しながら説明する。図４〜図６は本実施形態におけるＭＩＭ容量素子形成工程を示す断面図である。
【００２５】
まず、図４（ａ）に示すように、半導体基板上に形成したＳｉＯ2膜からなる絶縁膜２００上にＭＩＭ容量の下部電極となる、最上層がＴｉＮ膜２０１からなる導電体膜２０２を形成し、その上に容量絶縁膜となるＳｉＮ膜２０３を形成する。続いて上部電極となる金属膜２０４を堆積する。なお、第１の実施形態と同様に、半導体基板に半導体素子と、絶縁膜２００にタングステンからなる金属プラグとを形成するがここでは省略している（図示せず）。
【００２６】
次に、図４（ｂ）に示すように、フォトリソグラフィーと異方性のエッチングを用いて金属膜２０４をパターニングして上部電極を形成する。
【００２７】
次に、図５（ａ）に示すように、フォトリソグラフィーを用いてＳｉＮ膜２０３上にレジストパターン２０５を形成し、その後、ＣＦ4のみをエッチングガスとした異方性のドライエッチングを行うことにより、ＳｉＮ膜２０３をレジストパターン２０５に沿って選択的に除去する。この時、従来技術のＣＦ4とＣＨＦ3を用いたエッチングと比較した場合には少ないが、図５（ｂ）に示すように、レジストパターン２０５および露出したＴｉＮ膜２０１上にフロロカーボン膜２０６が堆積する。
【００２８】
次に、図６（ａ）に示すように、レジストパターン２０５およびＴｉＮ膜２０１上に堆積したフロロカーボン膜２０６を１００℃以下で室温以上に電極温度を制御したアッシング処理により除去する。
【００２９】
次に、図６（ｂ）に示すように、フォトリソグラフィーと異方性のエッチングを用いて第１の導電体膜２０２をパターニングして下部電極を形成する。以上により、第２の実施形態のＭＩＭ容量素子が形成される。
【００３０】
以上のような本実施形態によれば、ＳｉＮ膜２０３のエッチング処理時に発生するフロロカーボン膜２０６を低減することができるので、アッシング処理時のレジスト除去残りを発生させず、また、アッシング処理時のフロロカーボン膜２０６から発生するフッ素ラジカルによるＴｉＮ膜２０１表面のエッチングを低減することができ、ＴｉＮ膜２０１表面を平滑なままフロロカーボン膜を除去することが可能となる。
【００３１】
なお、上記の実施形態において、被エッチング膜の容量絶縁膜にＳｉＮ膜を用いたが、これに代えてＳｉＯＮ膜を用いても良い。また、被エッチング膜の下地の導電体膜にＴｉＮ膜を用いたが、これに代えてＴｉ膜を用いても良い。
【産業上の利用可能性】
【００３２】
本発明に係る半導体装置の製造方法は、ＭＩＭ型容量を簡便な工程でしかも歩留まり良く製造するものであり、衛星放送や携帯電話用の高周波集積回路等に有用である。
【図面の簡単な説明】
【００３３】
【図１】本発明の第１の実施形態におけるＭＩＭ型容量素子の製造工程を示す断面図
【図２】本発明の第１の実施形態におけるＭＩＭ型容量素子の製造工程を示す断面図
【図３】本発明の第１の実施形態におけるＭＩＭ型容量素子の製造工程を示す断面図
【図４】本発明の第２の実施形態におけるＭＩＭ型容量素子の製造工程を示す断面図
【図５】本発明の第２の実施形態におけるＭＩＭ型容量素子の製造工程を示す断面図
【図６】本発明の第２の実施形態におけるＭＩＭ型容量素子の製造工程を示す断面図
【図７】従来のＭＩＭ型容量の製造工程を示す断面図
【図８】従来のＭＩＭ型容量の製造工程を示す断面図
【符号の説明】
【００３４】
１００  半導体基板
１０１  絶縁膜
１０２  金属プラグ
１０３  ＴｉＮ膜
１０４  導電体膜
１０５  ＳｉＮ膜（容量絶縁膜）
１０６  レジストパターン
１０７  フロロカーボン膜
１０８  金属膜
２００  絶縁膜
２０１  ＴｉＮ膜
２０２  導電体膜
２０３  ＳｉＮ膜（容量絶縁膜）
２０４  金属膜
２０５  レジストパターン
２０６  フロロカーボン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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