(57)【要約】【課題】ＦＢＭ検証用のサンプル作成の労力を軽減し、ＦＢＭの検証のために必要な期間を短縮する。【解決手段】冗長メモリセル部５０に、意図的に不良メモリセルＲＭ１を作り込む。そして、正規のメモリセル部４０における所定アドレスのメモリセルＭ１（正常／不良を問わない）を、不良冗長メモリセルＲＭ１に置換する。これによって、正規のメモリセル部４０における所定アドレスのメモリセルを、意図的に不良セル化させることができる。すなわち、不良位置が明確なＦＢＭ検証用半導体メモリサンプルを作成することができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
フェイルビットマップ（ＦＢＭ）の表示と実際の不良位置が一致することを検証するための半導体メモリ製造方法であって、
正規のメモリセル部のメモリセルを、冗長メモリセル部のメモリセルに置換することが可能な構成をもち、かつ、前記冗長メモリセル部に不良メモリセルが含まれる半導体メモリサンプルを用意する第１のステップと、
前記正規のメモリセル部の所定位置のメモリセルを、前記冗長メモリセル部における前記不良メモリセルに置換し、前記メモリセル部の前記所定位置のメモリセルを不良メモリセルとする第２のステップと、
を含む半導体メモリの製造方法。
【請求項２】
請求項１記載の半導体メモリの製造方法であって、
前記第１のステップにおいて、製造用マスクに修正を加え、前記冗長メモリセル部における冗長メモリセルを、意図的に不良メモリセルとする半導体メモリ製造方法。
【請求項３】
請求項１記載の半導体メモリ製造方法であって、
前記半導体メモリサンプルが、前記冗長メモリセル部におけるデータの入出力と、前記正規のメモリセル部におけるデータの入出力の各々を個別に制御可能であり、
前記第１のステップは、前記冗長メモリセル部の少なくとも一部の冗長メモリセルについてのデータ入出力を不可能にして、前記冗長メモリセルを意図的に不良メモリセルとする半導体メモリ製造方法。
【請求項４】
請求項２または請求項３記載の半導体メモリ製造方法により製造された半導体メモリを用いて取得したフェイルビットマップデータと、前記半導体メモリの実際の不良位置との比較によりフェイルビットマップを検証するフェイルビットマップ検証方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フェイルビットマップ検証に用いられる用半導体メモリ製造方法およびフェイルビットマップ検証方法に関する。
【背景技術】
【０００２】
システムＬＳＩ等の半導体デバイスにおいては、共通の半導体基板上に複数のメモリが搭載されている。近年、この種の半導体デバイスの微細化に伴い、各メモリを構成するメモリセルサイズも小さくなる傾向にあるため、製造工程において不良が発生するおそれが高まっている。したがって、半導体デバイスを製品出荷する前に、これらのメモリを構成する各メモリセルの不良の有無を、高精度に検査することが必要となる。
【０００３】
メモリセルの不良発生箇所を視覚的に解析する手法としては、フェイルビットマップ（ＦＢＭ）を利用する方法がある。すなわち、検査対象の半導体メモリの所定のアドレスに所定のデータを書き込み、次に、その半導体メモリからデータを読み出し、その読み出したデータを期待値（つまり、半導体メモリに実際に書き込んだデータのパターン）と比較し、これにより、各メモリセル単位で不良の有無を判断し、不良が生じているメモリセル（フェイルビット）のアドレスを特定し、この検査結果に基づいて、フェイルビットマップ （ＦＢＭ）を作成する。
【０００４】
フェイルビットマップ（ＦＢＭ）によれば、メモリ内の不良ビット位置や不良集中傾向を視覚的に確認できる。すなわち、ＬＳＩテスタで取得したメモリの不良データを物理的な不良位置情報に変換して表示でき、したがって、ＦＢＭを用いて、製造プロセス上の問題等を解析することができる。フェイルビットマップの作成手順については、例えば、特許文献１に記載されている。
【０００５】
【特許文献１】特開平１０−２２２９９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
フェイルビットマップ（ＦＢＭ）は、種々の解析の基礎となるものであり、したがって、その解析の精度を保障するためには、ＦＢＭによって表示されるメモリの不良位置が実際のメモリの不良位置と一致している必要がある。フェイルビットマップ（ＦＢＭ）の表示が実際のメモリ不良位置と一致していることを検証する方法としては、不良位置が明確なサンプルを用いてＦＢＭを表示させ、この表示が実際のメモリ不良位置と比較し、その一致を確認する手法が考えられる。不良位置が明確なサンプル（ＦＢＭ検証用半導体メモリサンプル）を準備する際は、実際にメモリを物理的に加工し不良を作り込む必要がある。
【０００７】
しかし、メモリの大規模化や製造工程の微細化に伴い、半導体メモリサンプルの所定位置のメモリセルを、正確に不良メモリセル化することは、困難となってきている。すなわち、ＦＢＭ検証用のサンプルの加工に多くの工数を要し、サンプル完成には多くの労力が必要となる。したがって、ＦＢＭの検証のために必要な期間が長くなってしまう。
【０００８】
本発明は、ＦＢＭ検証用のサンプル作成の労力を軽減し、ＦＢＭの検証のために必要な期間を短縮することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の半導体メモリ製造方法は、フェイルビットマップ（ＦＢＭ）の表示と実際の不良位置が一致することを検証するための半導体メモリ製造方法であって、正規のメモリセル部のメモリセルを、冗長メモリセル部のメモリセルに置換することが可能な構成をもち、かつ、前記冗長メモリセル部に不良メモリセルが含まれる半導体メモリサンプルを用意する第１のステップと、前記正規のメモリセル部の所定位置のメモリセルを、前記冗長メモリセル部における前記不良メモリセルに置換し、前記メモリセル部の前記所定位置のメモリセルを不良メモリセルとする第２のステップとを含む。
【００１０】
本発明では、半導体メモリに一般的に適用されているメモリ救済手法（不良のメモリセルを正常な冗長セルに置換する手法）を逆利用する。つまり、本発明では、冗長メモリセルを不良化させておき、正規のメモリセル部のメモリセル（不良／正常を問わない）を、不良の冗長メモリセルに強制的に置換することで、正規のメモリセル部の所定位置に、不良を意図的に作り込む。これによって、不良位置が明確なサンプルを作成することができる。冗長メモリセル部を用いたメモリ救済手法は、メモリ搭載デバイスで標準的に用いられている歩留改善のための手法であり、このメモリ救済を実施できる半導体メモリサンプルを準備するのは容易であり、また、メモリセルの置換は電気的に簡単に行うことができる。よって、ＦＢＭ検証用半導体メモリサンプルを作成するための労力を軽減することができる。
【００１１】
本発明において、前記第１のステップにおいて、製造用マスクに修正を加え、前記冗長メモリセル部における冗長メモリセルを、意図的に不良メモリセルとする
【００１２】
上記構成は、マスク修正によって、冗長メモリセル部に意図的に不良を導入するものである。この後、メモリセルの置換処理（メモリ救済処理）を行うと、冗長メモリセル部に導入された不良が、結果的に、正規のメモリセル部の所定位置に移されることになり、不良位置が明確なサンプルを作成することができる。
【００１３】
また、本発明において、前記半導体メモリサンプルが、前記冗長メモリセル部におけるデータの入出力と、前記正規のメモリセル部におけるデータの入出力の各々を個別に制御可能であり、前記第１のステップは、前記冗長メモリセル部の少なくとも一部の冗長メモリセルについてのデータ入出力を不可能にして、前記冗長メモリセルを意図的に不良メモリセルとする。
【００１４】
上記構成は、電気的な手法により、冗長メモリセル部において不良メモリセルを作り込むものである。つまり、冗長メモリセル部におけるデータの入出力を独立に制御できるようにしておき、例えば、所定位置の冗長メモリセルについてのデータの入出力を強制的に禁止する。その冗長メモリセルにデータを書き込めない（および、その冗長メモリセルからデータを読み出せない）ということは、すなわち、その冗長メモリセルが不良メモリセル化したことを意味する。これにより、冗長メモリセル部への不良メモリセルの作り込み作業を、極めて簡略化することが可能となる。
【００１５】
本発明のフェイルビットマップ検証方法では、本発明のフェイルビットマップ検証用導体メモリサンプルを用いて取得したフェイルビットマップデータと、前記半導体メモリサンプルの実際の不良位置とを比較することによりフェイルビットマップを検証する。
【００１６】
上記構成により、半導体メモリサンプルの作成に要する時間が短縮されることから、フェイルビットマップ（ＦＢＭ）の検証に要する時間も短縮される。また、半導体メモリサンプルにおける不良位置は明確かつ正確であるため、ＦＢＭの検証精度が保障されることになる。
【発明の効果】
【００１７】
本発明によれば、半導体メモリデバイスに標準的に搭載されている冗長セルを用いたメモリセル救済構造を活用することによって、容易に、不良位置の明確な半導体メモリサンプルを作成することができ、ＦＢＭ検証用の半導体メモリサンプルの作成の労力を軽減することができる。また、そのサンプルの作成に要する期間を短縮することができる。これに伴い、ＦＢＭの検証にかかる期間も、従来に比べ短縮される。
【発明を実施するための最良の形態】
【００１８】
（第１の実施形態）
図１は、本発明のＦＢＭ検証用半導体メモリの製造方法の特徴を説明するための図である。図示されるように、ＦＢＭ検証用半導体メモリには、正規のメモリセル部４０の他に冗長メモリセル部５０が設けられており、メモリセルの置換によるメモリ救済が可能である。“メモリ救済”とは、一般に、正規のメモリセル部４０に含まれる「不良メモリセル」を、冗長メモリセル部５０における「正常な冗長メモリセル」に置換することで、欠陥が生じたメモリセルを救済することを意味する。
【００１９】
本発明では、このメモリ救済のための構成を逆に利用する。すなわち、本発明では、一般的なメモリ救済手法とは逆に、「冗長メモリセル部５０に不良メモリセルＲＭ１が含まれていること」を前提とする。そして、正規のメモリセル部４０における所定アドレスのメモリセルＭ１（正常／不良を問わない）を、不良冗長メモリセルＲＭ１に置換する。これによって、正規のメモリセル部４０における所定アドレスのメモリセルを、意図的に不良セル化させることができる。すなわち、不良位置が明確なＦＢＭ検証用半導体メモリサンプルを作成することができる。
【００２０】
冗長メモリセル部を用いたメモリ救済手法は、メモリ搭載デバイスで標準的に用いられている歩留改善のための手法であり、このメモリ救済を実施できる半導体メモリセルを準備するのは容易であり、また、メモリの置換は簡単にできるため、ＦＢＭ検証用半導体メモリサンプルを作成するための労力を軽減することができる。
【００２１】
冗長メモリセル部５０に不良メモリセルＲＭ１をもつサンプルを得る方法としては、以下の３つの方法が考えられる。第１の方法は、メモリ検査によって、冗長メモリセル部５０に不良メモリセルを持つサンプルを発見し、そのサンプルを、そのままＦＢＭ検証用のメモリサンプルとして利用する方法である。第２の方法は、製造工程で用いるマスクを修正し、これによって、冗長メモリセル部５０の一部の冗長メモリセルを、意図的に不良化する方法である。第３の方法は、冗長メモリセル部５０におけるデータの入出力（Ｉ／Ｏ）を制御し、電気的に、冗長メモリセル部において不良メモリセルを作り込む方法である。  すなわち、冗長メモリセル部５０におけるデータの入出力を、正規のメモリセル部４０とは独立に制御できるようにしておき、所定位置の冗長メモリセルについてのデータの入出力を強制的に禁止する。その冗長メモリセルにデータを書き込めない（および、その冗長メモリセルからデータを読み出せない）ということは、すなわち、その冗長メモリセルが不良メモリセル化したことを意味する。この方法は、製造過程で不良を作り込む必要がないため、最も簡単にでき、冗長メモリセル部における不良メモリセルの作り込み作業の労力削減効果が、最も期待できる。
【００２２】
以下、ＦＢＭ検証用半導体メモリの構成とその製造方法について、図２を用いて具体的に説明する。図２は、本発明のＦＢＭ検証用半導体メモリの構成とその製造方法を説明するためのブロック図である。なお、図２のＦＢＭ検証用半導体メモリでは、上記の第３の方法（冗長メモリセル部におけるデータの入出力（Ｉ／Ｏ）を制御して、電気的に不良メモリセルを作り込む方法）を採用する。
【００２３】
図示されるように、ＦＢＭ検証用半導体メモリは、各種の制御信号をラッチするための制御信号バッファ１０と、コマンドデコーダ１２と、行制御回路１４と、行プリデコーダ１６と、冗長行デコーダ１８と、行デコーダ２０と、列制御回路２２と、列プリデコーダ２４と、冗長列デコーダ２６と、列デコーダ２８と、正規のメモリセル部４０と、冗長メモリセル部５０と、正規のメモリセル部４０に対応したデータ入出力部（Ｉ／Ｏ）３０と、冗長メモリセル部５０に対応したデータ入出力部（Ｉ／Ｏ）３２と、複数のデータ入出力端子（Ｄ０〜Ｄｎ）と、を有する。図中、ＣＬはビット線、ＷＬはワード線である。  また、ＲＣＬは冗長ビット線、ＲＷＬは冗長ワード線である。
【００２４】
コマンドデコーダ１２と、行制御回路１４と、冗長行デコーダ１８と、列制御回路２２と、冗長列デコーダ２６は、救済回路部４０を構成する。また、冗長行デコーダ１８および冗長列デコーダ２６は、メモリセルを置換するための一種のアドレス変換器であり、電気的なプログラム回路と、そのプログラム回路におけるプログラムの有無を記憶するレジスタと、を内蔵している（図２中では、これらの回路は図示されていない）。
【００２５】
正規のメモリセル部４０に対応したデータ入出力部（Ｉ／Ｏ）３０と、冗長メモリセル部５０に対応したデータ入出力部（Ｉ／Ｏ）３２の各動作は、コマンドデコーダからの制御信号Ｓ２０、Ｓ２２によって制御される。また、制御信号バッファ１０に与えられる各種の信号のうち、ＣＳはチップセレクト信号であり、ＲＡＳ、ＣＡＳは各々、行ストローブおよび列ストローブ信号である。ＷＥはライトイネーブル信号であり、ＤＱＭは、データ入出力部（Ｉ／Ｏ）３０、３２の動作を制御するための制御信号である。また、ＤＱＣは、メモリセルの置換（メモリ救済）動作を制御するための信号である。
【００２６】
ＦＢＭ検証用半導体メモリの作成処理は、冗長メモリセル部に不良を意図的に作り込む処理と、正規のメモリセル部のメモリセルを冗長メモリセルに置換する置換処理と、に大別される。まず、冗長メモリセル部に不良を意図的に作り込む処理について説明する。
【００２７】
図２のＦＢＭ検証用半導体メモリにおいて、データ入出力部（Ｉ／Ｏ）３０、３２の動作を制御するための制御信号ＤＱＭを、制御信号バッファ１０に与える。コマンドデコーダ１２は、入力された制御信号ＤＱＭをデコードし、Ｉ／Ｏ制御信号Ｓ２２（およびＳ２０）を出力する。
【００２８】
Ｉ／Ｏ制御信号Ｓ２２により、冗長メモリセル部５０用のデータ入出力部（Ｉ／Ｏ）３２における、所定アドレスの冗長メモリセル（ＲＭ１）についてのデータの入出力が不可能となる。その冗長メモリセル（ＲＭ１）にデータを書き込めない（および、その冗長メモリセル（ＲＭ１）からデータを読み出せない）ということは、すなわち、その冗長メモリセル（ＲＭ１）が不良メモリセル化したことを意味する。このようにして、冗長メモリセル部５０において、電気的な手法を用いて、意図的に不良を作り込むことができる。
【００２９】
次に、メモリセルの置換処理（メモリ救済処理）について説明する。本発明におけるメモリ置換処理は、正規のメモリセル部４０における所定アドレス（この半導体メモリの設計者が任意に指定する）のメモリセル（Ｍ１）を、不良冗長メモリセル（ＲＭ１）に置き換え、これにより、正規のメモリセル４０の所定位置のメモリセルを、意図的に不良メモリセル化する処理である。
【００３０】
このようなメモリセルの置換は、プログラム回路を利用した、行アドレスおよび列アドレスのアドレス変換により達成される。すなわち、行プリデコーダ１６および列プリデコーダ２４に、メモリセル（Ｍ１）を指定するアドレス信号が与えられたとする。このとき、冗長行デコーダ１８および冗長列デコーダ２６は、内蔵するプログラム回路（不図示）の働きにより、指定されたメモリセル（Ｍ１）が置換対象のメモリセルであることを認識する。
【００３１】
冗長行デコーダ１８および冗長列デコーダ２６は各々、制御信号Ｓ５、Ｓ８を行デコーダ２０および列デコーダ２６に与え、アドレスデコード動作を禁止する。同時に、冗長行デコーダ１８および冗長列デコーダ２６は各々、アドレス信号Ｓ６およびＳ９を出力し、冗長メモリセル部５０における不良冗長メモリセル（ＲＭ１）を指定する。つまり、外部から与えられた、メモリセル（Ｍ１）を指定するアドレス信号は、半導体メモリの内部で、冗長メモリセル部５０における不良冗長メモリセル（ＲＭ１）を指定するアドレス信号に変換される。これにより、メモリセルの置換が行われる。
【００３２】
このようなアドレス変換動作を行わせるためには、予め、冗長行デコーダ１８および冗長列デコーダ２６をプログラミングしておく必要がある。このプログラムは、以下のように行われる。すなわち、制御信号バッファ１０から、メモリセルの置換（メモリ救済）動作を制御するための信号ＤＱＣを入力する。
【００３３】
コマンドデコーダ１２は、入力された信号ＤＱＣをデコードし、制御信号Ｓ１、Ｓ２を生成し、各々を、行制御回路１４および列制御回路２２に与える。行制御回路１４および列制御回路２２は、プログラム制御信号Ｓ３、Ｓ７を発生させ、これを冗長行デコーダ１８および冗長列デコーダ２６に与える。この状態で、行プリデコーダ１６および列プリデコーダ２４にアドレス信号を与え、これにより、冗長行デコーダ１８および冗長列デコーダ２６の内部のプログラム回路（不図示）をプログラムし、上記のアドレス変換を実現させる。
【００３４】
このように、本実施形態では、半導体メモリデバイスに標準的に搭載されている冗長セルを用いたメモリセル救済構造を活用することによって、容易に、不良位置の明確なサンプルを準備することができる。したがって、ＦＢＭ検証用半導体メモリサンプルの作成の労力を軽減することができる。
【００３５】
（第２の実施形態）
本実施形態では、第１の実施形態の方法により作成されたＦＢＭ検証用半導体メモリサンプルを用いて、ＦＢＭの検証を行う方法について説明する。先に説明したように、検証用半導体メモリサンプルの作成方法としては３つの方法がある。したがって、これに対応して、ＦＢＭ検証方法も３つの方法があることになる。
【００３６】
図３の方法では、冗長セル部に不良メモリセルをもつサンプルを用意し（Ｓ１００）、メモリセルの置換処理（メモリ救済処理）を実施して正規のメモリセル部の所定アドレスのメモリセルを不良セル化し（Ｓ１０１）、そして、ＦＢＭの検証を行う（Ｓ１０２）。
【００３７】
図４の方法では、製造用マスク（レチクル）を修正することにより、冗長メモリセル部の所定アドレスの冗長メモリセルを不良化し（Ｓ２００）、続いて、メモリセルの置換処理（メモリ救済処理）を実施して正規のメモリセル部の所定アドレスのメモリセルを不良セル化し（Ｓ２０１）、そして、ＦＢＭの検証を行う（Ｓ２０２）。
【００３８】
図５の方法では、冗長メモリセル部の所定のアドレスの冗長メモリセルについて、データの入出力を不可能とすることで不良を意図的に導入し（Ｓ３００）、続いて、メモリセルの置換処理（メモリ救済処理）を実施して正規のメモリセル部の所定アドレスのメモリセルを不良セル化し（Ｓ３０１）、そして、ＦＢＭの検証を行う（Ｓ３０２）。
【００３９】
図６は、ＦＢＭの検証処理（表示アドレスと実アドレスの一致検証処理）の手順を説明するためのブロック図である。図示されるように、まず、パターン発生器６０からパターンデータ（ＰＤ）を発生させ、これを受けて波形発生器６２が、テストパターン波形（ＷＤ）を生成する。テストパターン波形（ＷＤ）は、被検査対象（ＤＵＴ：すなわち、上記検証用半導体メモリである）６４に入力され、記憶される。
【００４０】
次に、ＤＵＴ６４から、記憶されているデータを読み出し、その読み出されたデータ（ＳＤ）は、論理比較器６６に入力される。この論理比較器６６には、パターン発生器（ＰＤ）から期待値データ（ＫＤ）が与えられている。論理比較器は、読み出されたデータ（ＳＤ）と、期待値データ（ＫＤ）との一致／不一致を判定する。その判定結果（ＴＤ）は、不良解析メモリ６８に送られる。
【００４１】
不良解析メモリ６８は、パターン発生器６０から与えられる信号（ＱＤ）に基づきアドレスを変化させながら、一致／不一致の判定結果（ＴＤ）を順次、蓄積していく。ここで、パターン発生器６０から与えられる信号（ＱＤ）は、ＤＵＴ６４上における、Ｘ，Ｙアドレスを示す情報として機能する。
【００４２】
次に、不良解析メモリ６８に蓄積されたデータを読み出し、演算装置７０が、所定の演算を行って、不良個所や不良の種類等を判定し、フェイルビットデータ７４を作成し、これを、蓄積部７２に保存する。
【００４３】
画像制御部７６は、作成されたフェイルビットデータ７４に基づいて、フェイルビットマップ（ＦＢＭ）８０を、ディスプレイ７８上に表示する。一致判定回路７８は、フェイルビットデータ７４が示すフェイルビットの位置と、ＤＵＴ（検証用半導体メモリ）６４における実際の不良位置とが一致しているか否かを判定する。これにより、フェイルビットマップ（ＦＢＭ）の検証が行われる。
【００４４】
この検証の結果、誤差が認められれば、その原因を解明して、ＦＢＭにおける不良位置と実際の不良位置とが一致するように、ＦＢＭシステムを修正する。また、得られた検証結果は、フェイルビットマップ（ＦＢＭ）のアドレス修正情報としても利用することができる。
【００４５】
以上の検証を行うことで、ＦＢＭの精度を検証することができる。また、検証用半導体メモリサンプルの作成に要する時間が短縮されることから、フェイルビットマップ（ＦＢＭ）の検証に要する時間も短縮される。また、検証用半導体メモリサンプルにおける不良位置は明確かつ正確であるため、ＦＢＭの検証の精度も保障されることになる。
【００４６】
本実施形態発明によれば、半導体メモリデバイスに標準的に搭載されている冗長セルを用いたメモリセル救済構造を活用することによって、容易に、不良位置の明確なサンプルを準備することができる。したがって、ＦＢＭ検証用の半導体メモリサンプルの作成の労力を軽減することができ、また、そのサンプル作成に要する期間を短縮することができる。これに伴い、ＦＢＭの検証にかかる期間も、従来に比べ短縮される。したがって、本発明によれば、ＦＢＭツールの検証を容易化し、また、精度の良いＦＢＭツールの構築の短期化を図ることが可能となる。
【産業上の利用可能性】
【００４７】
本発明の半導体メモリ製造方法は、半導体メモリデバイスに標準的に搭載されている冗長セルを用いたメモリセル救済構造を活用することによって、容易に、不良位置の明確な半導体メモリサンプルを作成することができ、ＦＢＭ検証用の半導体メモリサンプルの作成の労力を軽減することができるという効果を有し、また、本発明のフェイルビットマップ検証方法は、サンプルの作成に要する期間を短縮することができるため、ＦＢＭの検証にかかる期間も、従来に比べ短縮できるという効果を有し、フェイルビットマップ検証技術等として有用である。
【図面の簡単な説明】
【００４８】
【図１】本発明のＦＢＭ検証用半導体メモリの製造方法の特徴を説明するための図
【図２】本発明のＦＢＭ検証用半導体メモリの構成とその製造方法を説明するためのブロック図
【図３】ＦＢＭ検証方法の一例を示すフロー図
【図４】ＦＢＭ検証方法の他の例を示すフロー図
【図５】ＦＢＭ検証方法の他の例を示すフロー図
【図６】ＦＢＭの検証処理（表示アドレスと実アドレスの一致検証処理）の手順を説明するためのブロック図
【符号の説明】
【００４９】
１０  制御信号バッファ
１２  コマンドデコーダ
１４  行制御回路
１６  行プリデコーダ
１８  冗長行デコーダ
２０  行デコーダ
２２  列制御回路
２４  列プリデコーダ
２６  冗長列デコーダ
２８  列デコーダ
４０  正規のメモリセル部
５０  冗長メモリセル部
４０  正規のメモリセル部
３０  正規のメモリセル部に対応したデータ入出力部（Ｉ／Ｏ）
３２  冗長メモリセル部５０に対応したデータ入出力部（Ｉ／Ｏ）
Ｄ０〜Ｄｎ  データ入出力端子
【図１】
2005243101.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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