(57)【要約】【課題】リカバリ不良を防止し、リカバリ時間を減少させ、素子の電気的特性及び回路の信頼性を向上させることが可能なフラッシュメモリセル及びその消去方法を提供する。 【解決手段】 Ｐ型半導体基板からなるドレインと、トリプルｎウェルからなるチャンネル領域と、前記トリプルｎウェル領域に形成されたｐウェルからなるソースと、前記チャンネル領域上に形成されたフローティングゲートと、前記フローティングゲートの下部に形成されたトンネル酸化膜と、前記フローティングゲートを含んだ全体構造上に所定のパターで形成されたコントロールゲートと、前記コントロールゲートの下部に形成された誘電体膜とを含む。【選択図】図３
2005183915.tif 000002
【特許請求の範囲】
【請求項１】
Ｐ型半導体基板からなるドレインと、
トリプルｎウェルからなるチャネル領域と、
前記トリプルｎウェル領域に形成されたｐウェルからなるソースと、
前記チャネル領域上に形成されたフローティングゲートと、
前記フローティングゲートの下部に形成されたトンネル酸化膜と、
前記フローティングゲートを含んだ全体構造上に所定のパターで形成されたコントロールゲートと、
前記コントロールゲートの下部に形成された誘電体膜とを含むフラッシュメモリセル。
【請求項２】
前記フローティングゲートの縁部が前記ソース及び前記ドレインと重畳する請求項１記載のフラッシュメモリセル。
【請求項３】
前記ｐウェル上の前記トンネル酸化膜と前記誘電体膜との間に形成されたポリシリコン層をさらに含む請求項１記載のフラッシュメモリセル。
【請求項４】
前記ドレイン上の前記トンネル酸化膜と前記誘電体膜との間に形成されたポリシリコン層をさらに含む請求項１記載のフラッシュメモリセル。
【請求項５】
前記トンネル酸化膜として、ＬＯＣＯＳ工程で形成された素子分離膜またはＳＴＩ構造の素子分離膜が使用される請求項１記載のフラッシュメモリセル。
【請求項６】
前記素子分離膜の厚さが２００ｎｍ〜３００ｎｍである請求項５記載のフラッシュメモリセル。
【請求項７】
請求項１記載のフラッシュメモリセルの前記フローティングゲートに蓄積された電荷がＦＮトンネリング方式で放出されるように、前記コントロールゲートに陰電位消去電圧を印加し、前記ｐウェルに陽電位消去電圧を印加するフラッシュメモリセルの消去方法。
【請求項８】
前記陰電位消去電圧として−５Ｖ〜−２０Ｖの電圧が印加される請求項７記載のフラッシュメモリセルの消去方法。
【請求項９】
前記陽電位消去電圧として５Ｖ〜２０Ｖの電圧が印加される請求項７記載のフラッシュメモリセルの消去方法。
【請求項１０】
前記消去電圧印加時に前記ｐウェルに印加される前記陽電位消去電圧をＰ−Ｎダイオードモードとして保存するために、前記トリプルｎウェルに陽電圧を印加する請求項７記載のフラッシュメモリセルの消去方法。
【請求項１１】
前記トリプルｎウェルには前記ｐウェルに印加される電圧より高い電圧が印加される請求項１０記載のフラッシュメモリセルの消去方法。
【請求項１２】
前記トリプルｎウェルには前記ｐウェルに印加される電圧より０Ｖ〜５Ｖ高い電圧が印加される請求項１１記載のフラッシュメモリセルの消去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリセル及びその消去方法に係り、特に、消去特性を向上させることが可能なフラッシュメモリセル及びその消去方法に関する。
【背景技術】
【０００２】
一般に、フラッシュメモリセルは、トンネル酸化膜、フローティングゲート、誘電体膜、コントロールゲート及びソース／ドレインからなり、プログラム動作または消去動作によって電子がフローティングゲートにトラップされる程度に応じてフラッシュメモリセルのしきい値電圧が変わる。読み出し(Read)動作時にセルのしきい値に応じてセルへのドレイン電流の量が変わり、ドレイン電流の量によって、フラッシュメモリセルに記憶されたデータが「１」と「０」に区分される。
【０００３】
図１（ａ）及び図１（ｂ）はプログラム動作及び消去動作によるフラッシュメモリセルのしきい値電圧変化を示すグラフである。
【０００４】
図１（ａ）を参照すると、プログラム動作を行う場合、フラッシュメモリセルのしきい値電圧は１〜３Ｖから６〜８Ｖに高くなる。セルのしきい値電圧が高くなると、コントロールゲートに読み出し電圧が印加されても、ドレイン電流は流れない。このような状態はフラッシュメモリセルに０というデータが記憶された状態であって、プログラム状態という。
【０００５】
図１（ｂ）を参照すると、消去動作を行う場合、フラッシュメモリセルのしきい値電圧は６〜８Ｖから１Ｖ〜３Ｖに低くなる。セルのしきい値電圧が低くなった状態でコントロールゲートに読み出し電圧が印加されると、ドレイン電流が流れる。このような状態はフラッシュメモリセルに１というデータが記憶された状態であって、消去状態という。
【０００６】
前述したように、プログラム動作は、読み出し動作時にフラッシュメモリセルにドレイン電流が流れないようにするために、セルのしきい値電圧を上昇させる動作である。したがって、読み出し電圧が印加されても、ドレイン電流が流れないようにセルのしきい値電圧が特定の電圧より高くなると、セルの特性上、問題が発生しない。
【０００７】
一方、消去動作は読み出し動作時にフラッシュメモリセルに所定のドレイン電流が流れるようにセルのしきい値電圧を低める動作である。ところが、消去動作は、セルのしきい値電圧を低くしてもしきい値電圧が一定のレベルに保たれるように行われるべきである。すなわち、消去動作が過度に行われてセルのしきい値電圧があまりに低くなる場合（以下、「過消去」という）には、セルに読み出し電圧が印加されなくてもドレイン電流が流れてセルの電気的特性に問題が発生する。
【０００８】
次に、図２を参照して、過消去されたセルによって誤動作が発生する場合を説明する。図２を参照すると、一般に、ビットラインＢＬには多数のフラッシュメモリセルＣ３０１、Ｃ３０２、・・・、Ｃ３０ｎのドレインが共通に接続され、フラッシュメモリセルＣ３０１、Ｃ３０２、・・・、Ｃ３０ｎはワードラインＷＬ３０１、ＷＬ３０２、・・・、ＷＬ３０ｎに印加されるアドレス信号によって選択される。ここで、第１フラッシュメモリセルＣ３０１はプログラム状態であり、第２フラッシュメモリセルＣ３０２は過消去状態であり、第３フラッシュメモリセルＣ３０ｎは正常消去状態の場合を例として説明する。
【０００９】
たとえば、第１フラッシュメモリセルＣ３０１に記憶されたデータを読み出すために第１ワードラインＷＬ３０１を介して第１フラッシュメモリセルＣ３０１のコントロールゲートに読み出し電圧を印加する場合、第１フラッシュメモリセルＣ３０１は、プログラム状態なので、読み出し電圧が印加されても、しきい値電圧が高くて第１フラッシュメモリセルＣ３０１にはドレイン電流が流れない。一方、第２及び第３フラッシュメモリセルＣ３０２及びＣ３０ｎには読み出し電圧が印加されないので、正常的な場合、第２及び第３フラッシュメモリセルＣ３０２及びＣ３０ｎにもドレイン電流が流れない。したがって、ビットラインＢＬを介して検出される電流の量は０Ａになり、第１フラッシュメモリセルＣ３０１に記憶されたデータは「０」と判明される。
【００１０】
ところが、第２フラッシュメモリセルＣ３０２が過消去された状態なので、読み出し電圧が印加されなくても、第２フラッシュメモリセルＣ３０２にはドレイン電流Ｉが流れてビットラインＢＬを介して検出される。したがって、第１フラッシュメモリセルＣ３０１に記憶されたデータは０であるが、過消去された第２フラッシュメモリセルＣ３０２を介して流れるドレイン電流Ｉによって第１フラッシュメモリセルＣ３０１に記憶されたデータは「１」と判明され、誤りが発生する。
【００１１】
かかる問題点を解決するために、消去動作を行った後には、過消去されたセルのしきい値電圧を目標の電圧まで上昇させるためにポストプログラム(Post Program)を行う。ところが、ポストプログラムを行っても、しきい値電圧が目標の電圧まで上昇せず、過消去されたセルが存在する可能性があるので、ポストプログラムに対する信頼性が高くなく、誤動作が発生する可能性は依然として存在する。したがって、過消去されたセルが存在しないようにするための適正の動作または条件が要求される。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
そこで、本発明に係るフラッシュメモリセル及びその消去方法は、Ｐ型半導体基板からなるドレインと、トリプルｎウェルからなるチャネル領域と、トリプルｎウェル領域に形成されたｐウェルからなるソースと、チャネル領域上に形成されたフローティングゲートと、フローティングゲートの下部に形成されたトンネル酸化膜と、フローティングゲートを含んだ全体構造上に所定のパターで形成されたコントロールゲートと、コントロールゲートの下部に形成された誘電体膜とを含んだ構造を有するＰ型ウェルフィールドフラッシュセルが所定のしきい値電圧でターンオンされてｐウェルバイアスが降下(drop)すると、メモリフラッシュセルのフローティングゲートと半導体基板間の電気場が弱化してＦＮ(Fowler-Nordheim)トンネリングによる電子放出(Electron ejection)が中断し、消去しきい値電圧が目標電圧に収束することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明の実施例に係るＰ型ウェルフィールドフラッシュセルは、Ｐ型半導体基板からなるドレインと、トリプルｎウェルからなるチャネル領域と、トリプルｎウェル領域に形成されたｐウェルからなるソースと、チャネル領域上に形成されたフローティングゲートと、フローティングゲートの下部に形成されたトンネル酸化膜と、フローティングゲートを含んだ構造上にチャネル方向のパターンで形成されたコントロールゲート、及びコントロールゲートの下部に形成された誘電体膜とを含む。
【００１４】
また、前記において、フローティングゲートの縁部がソース及びドレインと重畳できる。一方、ワードラインは、ｐウェル方向ではメモリフラッシュセルのコントロールゲートと連結されており、Ｐ型基板としてのドレイン上部ではワードラインのコンタクトと連結されている。
【００１５】
また、トンネル酸化膜として、ＬＯＣＯＳ工程（local oxidation of silicon）で形成された素子分離膜またはＳＴＩ構造の素子分離膜を使用することができ、この素子分離膜の厚さは２００ｎｍ〜３００ｎｍとすることが好ましい。
【００１６】
また、本発明の実施例に係るＰ型ウェルフィールドフラッシュセルの消去方法は、前記のフラッシュメモリセルのフローティングゲートに蓄積された電荷がＦＮトンネリング方式で放出されるように、コントロールゲートに陰電位消去電圧を印加し、ｐウェルに陽電位消去電圧を印加する。
【００１７】
また、陰電位消去電圧として−５Ｖ〜−２０Ｖの電圧が印加でき、陽電位消去電圧としては５Ｖ〜２０Ｖの電圧が印加できる。
【００１８】
また、消去電圧印加時にｐウェルに印加される陽電位消去電圧をＰＮダイオードモードとして保存するため、ｐウェルに印加される陽電位消去電圧より高い電圧をトリプルｎウェルに印加することが好ましい。この際、トリプルｎウェルに陽電位消去電圧より０Ｖ〜５Ｖ程度高い電圧を印加することができる。
【発明の効果】
【００１９】
本発明は、過消去を防止し、消去されたセルのしきい値電圧が目標電圧に収束するようにすることにより、リカバリ不良を防止し、リカバリ時間を減少させ、素子の電気的特性及び回路の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００２０】
以下、添付図面を参照して本発明に係る実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるもので、本発明の範囲は本願の特許請求の範囲によって理解されるべきである。
【００２１】
一方、ある膜が他の膜又は半導体基板の「上」にあると記載される場合、前記ある膜は前記他の膜又は半導体基板に直接接触して存在することもあり、或いはその間に第３の膜が介在されることもある。また、図面における膜の厚さ又は大きさは説明の便宜及び明確性のために誇張された。図面上において、同一の符号は同一の要素を意味する。
【００２２】
図３は本発明の実施例に係るＰ型ウェルフィールドフラッシュセルを説明するためのレイアウト図、図４は図３の線Ａ−Ａ’に沿った断面図、図５は本発明の実施例に係るＰ型ウェルフィールドフラッシュセルの動作を説明するための概念図である。
【００２３】
図３及び図４を参照すると、本発明のＰ型ウェルフィールドフラッシュセルは、Ｐ基板からなるドレイン301と、トリプルｎウェル302からなるチャネル領域302ａと、トリプルｎウェル302に形成されたｐウェルからなるソース303と、チャネル領域上に形成されたフローティングゲート305ａ（Ｐ型メモリセル）と、フローティングゲート305ａの下部に形成されたトンネル酸化膜304と、フローティングゲート305ｂ（メモリセル）を含んだ構造上にチャネル方向のパターンで形成されたコントロールゲート307と、コントロールゲート307の下部に形成された誘電体膜306とを含む。
【００２４】
ここで、図に示すように、前記フローティングゲート305ａの縁部がソース303及びドレイン301と重畳されることもできる。
【００２５】
一方、ワードラインは、ｐウェル方向ではメモリフラッシュセルのコントロールゲート307と連結されており、Ｐ型基板であるドレイン301の上部ではワードラインのコンタクトが連結されている。
【００２６】
トンネル酸化膜304として、ＬＯＣＯＳ工程で形成された素子分離膜またはＳＴＩ構造の素子分離膜を使用することができ、素子分離膜の厚さは２００ｎｍ〜３００ｎｍであることが好ましい。コントロールゲート307はｐウェル（ソース303）からＰ型基板301に延長させて形成する。
【００２７】
次に、前記の構造を有する本発明のＰ型ウェルフィールドフラッシュセルの消去動作方法を説明する。
【００２８】
前記の構造を有するＰ型ウェルフィールドフラッシュセルは、ゲートカップリング比が約０.９程度となるように形成されるが、Ｎ型ＮＯＲフラッシュ素子のチャネル消去方式では、コントロールゲート307に−５Ｖ〜−２０Ｖの陰電圧（好ましくは−８Ｖ）を印加し、ｐウェル（ソース303）に５Ｖ〜２０Ｖの陽電圧（好ましくは８Ｖ）を印加すると、これにより形成される電気場によってフローティングゲート305ａからチャネル領域302ａにＦＮトンネリングによって電子が放出されて消去動作が行われるが、本発明ではＰ型ウェルフィールドフラッシュセルも同時に動作する。
【００２９】
この際、チャネル領域302ａに相当するトリプルｎウェル302には、ｐウェル（ソース303）に印加される電圧をＰ−Ｎダイオードモードとして保存するために、ｐウェル（ソース303）に印加する電圧より高い電圧を印加することが好ましい。すると、ゲートカップリング比だけ低下したポテンシャルがフローティングゲート305ａに誘起され、厚いトンネル酸化膜304によって高いガンマ値を有することを用いて、トリプルｎウェル302に印加される電圧を調節する、すなわちバックゲートバイアスイフェクト(Back gate bias effect)を用いてしきい値電圧を調節し、しきい値電圧が目標電圧になると、Ｐ型ウェルフィールドフラッシュセルがターンオンされ、ソース役割のｐウェル（ソース303）からドレイン役割のＰ型基板（トリプルｎウェル302）に電流が流れてｐウェル電圧が降下するので、メモリフラッシュセルのトンネル酸化膜304における電気場が減少する。これにより、フローティングゲート305ａから放出される電子の量が指数関数的に減少してフラッシュメモリセルのしきい値電圧が目標電圧に収束する。したがって、過消去が発生することを防止することができる。
【００３０】
Ｐ型ウェルフィールドフラッシュセルにおいて、しきい値電圧が目標電圧に動くように動作を行う他の方法として、ｐウェルの電流駆動能力(Current driving capability)を増加させてホットキャリアインジェクション方式(Hot carrier injection mechanism)でしきい値電圧を増加させる方法もある。
【００３１】
別の方法として、チャネル幅(Channel length)を変化させるか、チャネル長(Channel length)が形成されるトリプルｎウェルを調節してしきい値電圧を調節することもできる。
【００３２】
図５は本発明の実施例に係るＰ型ウェルフィールドフラッシュセルの動作を説明するための概念図であって、本発明のＰ型ウェルフィールドフラッシュセル構造を一般的なセル構造と比較して示した。
【００３３】
図６はＰ型ウェルフィールドフラッシュセル動作によるメモリフラッシュセルのしきい値電圧が収束することを説明するための特性グラフである。
【００３４】
図６を参照すると、従来の技術の場合には、消去時間が長くなるほど、セルのしきい値電圧が引き続き低くなって過消去が発生することが分る。ところが、本発明の場合には、消去時間が長くなってもしきい値電圧が目標の電圧（たとえば、０.３Ｖ〜１.４Ｖ）以下に低くならず、目標の電圧に収束して過消去が発生しないことがわかる。
【図面の簡単な説明】
【００３５】
【図１】プログラム動作及び消去動作によるフラッシュメモリセルのしきい値電圧変化を示すグラフである。
【図２】過消去されたセルによって誤動作が発生する場合を説明するための回路図である。
【図３】本発明の実施例に係るＰ型ウェルフィールドフラッシュセルを説明するためのレイアウト図である。
【図４】図３の線Ａ−Ａ’に沿った断面図である。
【図５】本発明の実施例に係るＰ型ウェルフィールドフラッシュセルの動作を説明するための概念図である。
【図６】Ｐ型ウェルフィールドフラッシュセル動作によるメモリフラッシュセルのしきい値電圧が収束することを説明するための特性グラフである。
【符号の説明】
【００３６】
ＢＬ  …ビットライン
Ｃ３０１〜Ｃ３０ｎ …フラッシュメモリセル
ＷＬ３０１〜ＷＬ３０ｎ …ワードライン
301   …ドレイン
302   …トリプルｎウェル
302ａ …チャネル領域
303   …ソース
304   …トンネル酸化膜
305ａ …フローティングゲート
305ｂ …フローティングゲート
306   …誘電体膜
307   …コントロールゲート
【図１】
2005183915.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2005183915.tif 000007
【図６】
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