(57)【要約】【課題】  欠陥などのない均質なシリコン薄膜を歩留り良く形成することができる複合半導体基板の製造方法、およびその製造方法により製造された複合半導体基板、電気光学装置、電子機器を提供する。【解決手段】  支持基板５００の表面に半導体基板を貼り合わせる接合工程と、半導体基板を薄膜化して、支持基板５００の表面に半導体層２２０を形成する薄膜化工程と、を有する複合半導体基板６００の製造方法であって、薄膜化工程において、半導体基板と化学反応を起こし得るエッチャントを用いて、半導体基板をプラズマレスドライエッチングにより薄膜化することを特徴とする。【選択図】  図２
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【特許請求の範囲】
【請求項１】
支持基板の表面に半導体基板を貼り合わせる接合工程と、
前記半導体基板を薄膜化して、前記支持基板の表面に半導体層を形成する薄膜化工程と、を有する複合半導体基板の製造方法であって、
前記薄膜化工程において、前記半導体基板と化学反応を起こし得るエッチャントを用いて、前記半導体基板をプラズマレスドライエッチングにより薄膜化することを特徴とする複合半導体基板の製造方法。
【請求項２】
前記エッチャントが、前記半導体基板に対して等方性エッチング可能なエッチャントであることを特徴とする請求項１記載の複合半導体基板の製造方法。
【請求項３】
前記半導体基板が、少なくともシリコンからなる基板であって、
前記エッチャントが、２フッ化キセノンであることを特徴とする請求項１または２に記載の複合半導体基板の製造方法。
【請求項４】
前記半導体層の表面を、鏡面加工することを特徴とする請求項１から３のいずれかに記載の複合半導体基板の製造方法。
【請求項５】
鏡面加工した前記半導体層を２フッ化キセノンによりドライエッチングし、鏡面加工することを特徴とする請求項４記載の複合半導体基板の製造方法。
【請求項６】
前記薄膜化工程において、前記半導体基板に所定形状のレジストを形成してプラズマレスドライエッチングを行い、
異なる膜厚の前記半導体層を形成することを特徴とする請求項１から５のいずれかに記載の複合半導体基板の製造方法。
【請求項７】
前記薄膜化工程において、前記半導体基板に所定形状のレジストを形成してプラズマレスドライエッチングを行い、
所定形状の前記半導体層を形成することを特徴とする請求項１から５のいずれかに記載の複合半導体基板の製造方法。
【請求項８】
請求項１から請求項７のいずれかに記載の複合半導体基板の製造方法により製造されたことを特徴とする複合半導体基板。
【請求項９】
請求項８記載の複合半導体基板を備えていることを特徴とする電気光学装置。
【請求項１０】
請求項９記載の電気光学装置を備えていることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複合半導体基板の製造方法、複合半導体基板、電気光学装置および電子機器に関する。
【背景技術】
【０００２】
絶縁体層上に設けられたシリコン層を半導体装置の形成に利用するＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  ｌｎｓｕｌａｔｏｒ）技術は、α線耐性、ラッチアップ特性、あるいはショートチャネルの抑制効果など、通常の単結晶シリコン基板では達成し得ない、優れた特性を示すため、半導体装置の高集積化等を目的としてその開発が進められている。
【０００３】
このようなＳＯＩ構造（絶縁体層上にシリコン層を形成した構造）を形成する方法としては、例えば単結晶シリコン基板の貼り合わせによる方法がある。一般に貼り合わせ法と呼ばれるこの方法は、シリコン層としての単結晶シリコン基板と絶縁体層としての支持基板とを酸化膜を介して重ね合わせ、基板表面のＯＨ基を利用して室温程度で貼り合わせた後、単結晶シリコン基板を研削や研磨、またはエッチングによって薄膜化し、続いて６００℃〜１２００℃程度の熱処理によってシロキサン結合（Ｓｉ−Ｏ−Ｓｉ）させ、貼り合わせ強度を上げて単結晶シリコン層を支持基板上に形成するものである。
この手法によれば、単結晶シリコン基板を直接薄膜化するので、シリコン薄膜が結晶性に優れたものとなり、したがって高性能のデバイスを作製することが可能となる。
【０００４】
また、ＳＯＩ構造基板において、単結晶シリコン層の厚さを調節するために、単結晶シリコン層を犠牲酸化してＳｉＯ２酸化膜を形成し、この酸化膜をドライエッチング、ウエットエッチングなどにより剥離し、所定膜厚の単結晶シリコン層を得る方法など、さまざまな薄膜化技術が知られている（例えば、特許文献１または２参照。）。
【特許文献１】特開平０７−３３５８４７号公報
【特許文献２】特開２０００−１７３９７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述したように、単結晶シリコン層の厚さを犠牲酸化により薄くする方法では、単結晶シリコン層を酸化して酸化膜を形成すると、酸化膜の体積が単結晶シリコンより大きくなるため、残された単結晶シリコン層に応力がかかっていた。そのため、単結晶シリコン層に格子欠陥などの欠陥が導入されてしまい、ＳＯＩ構造を有する複合半導体基板の品質が低下するという問題があった。または欠陥のない複合半導体基板の歩留りが低下するという問題があった。
【０００６】
また、特許文献１に公開されているような反応性ガスを用いたプラズマエッチングなどによる単結晶シリコン層の薄膜化方法では、プラズマによるダメージが単結晶シリコン層に導入されるという現象が生じやすく、この単結晶シリコン層を能動層とするスイッチング素子の歩留りを低下させるという問題があり、ＳＯＩ構造を有する複合半導体基板の歩留りを向上させるのが困難であった。
【０００７】
また、特許文献２に公開されているようなウエットエッチングなどによる単結晶シリコン層の薄膜化方法では、エッチング処理の終了後に流水によるエッチャントの除去、ＳＯＩ基板の洗浄を行う必要があり、ＳＯＩ構造を有する複合半導体基板の歩留り向上を図りにくいという問題があった。また、エッチャントの除去、ＳＯＩ基板の洗浄が不十分だと複合半導体基板の品質が低下するという問題があった。
【０００８】
本発明は、上記の課題を解決するためになされたものであって、欠陥などのない均質なシリコン薄膜を歩留り良く形成することができる複合半導体基板の製造方法、およびその製造方法により製造された複合半導体基板、電気光学装置、電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の複合半導体基板の製造方法は、支持基板の表面に半導体基板を貼り合わせる接合工程と、半導体基板を薄膜化して、支持基板の表面に半導体層を形成する薄膜化工程と、を有する複合半導体基板の製造方法であって、薄膜化工程において、半導体基板と化学反応を起こし得るエッチャントを用いて、半導体基板をプラズマレスドライエッチングにより薄膜化することを特徴とする。
【００１０】
すなわち、本発明の複合半導体基板の製造方法は、半導体基板と化学反応を起こし得るエッチャントを用いて半導体基板をプラズマレスドライエッチングするため、格子欠陥などの欠陥が少ない半導体膜を有する複合半導体基板を得ることができる。つまり、半導体基板を犠牲酸化させることなく、薄膜化することができるため、犠牲酸化膜を形成に起因する半導体層の格子欠陥などの欠陥発生を防止することができる。
また、プラズマによるアシストを用いないエッチングであるので、プラズマ処理によるダメージが半導体膜に導入されるという現象は発生せず、この半導体膜を能動層とするスイッチング素子の歩留りを低下させることがない。
また、ドライエッチングによる薄膜化であるので、ウエットエッチングと比較して、エッチング処理の終了後に流水によるエッチャントの除去、ＳＯＩ基板の洗浄を行う必要がなく、半導体基板の薄膜化効率を向上させることができる。
【００１１】
上記の構成を実現するために、より具体的には、エッチャントが半導体基板に対して等方性エッチング可能なエッチャントであることが望ましい。
この構成によれば、半導体基板を構成する半導体の面方位に影響されることなく、半導体基板をエッチングすることができるため、より膜厚の均一性が良い半導体膜を形成しやすくなる。
【００１２】
上記の構成を実現するために、より具体的には、半導体基板が少なくともシリコンからなる基板であって、エッチャントが２フッ化キセノンであることが望ましい。
この構成によれば、半導体基板がシリコン（Ｓｉ）から形成されているので、半導体基板と、２フッ化キセノン（ＸｅＦ２）とが化学反応して、キセノン（Ｘｅ）ガスと、４フッ化シリコン（ＳｉＦ４）ガスとが発生する。そのため、プラズマのアシストを用いることなく半導体基板をドライエッチングすることができる。また、２フッ化キセノンはシリコンに対して等方性エッチング可能であるので、より膜厚の均一性が良い半導体膜を形成しやすくなる。
【００１３】
上記の構成を実現するために、より具体的には、半導体層の表面を鏡面加工してもよい。
この構成によれば、薄膜化した半導体層の表面の上記プラズマレスドライエッチングによる微小な凹凸を取り除き、半導体層の表面をより平坦化することができる。
【００１４】
上記の構成を実現するために、より具体的には、鏡面加工した半導体層を２フッ化キセノンによりドライエッチングし、鏡面加工してもよい。
この構成によれば、鏡面加工された半導体層をさらに薄膜化して、その後鏡面加工しているため、欠陥などを導入することなく半導体層をさらに均一な膜厚のまま薄膜化することができる。
【００１５】
上記の構成を実現するために、より具体的には、薄膜化工程において、半導体基板に所定形状のレジストを形成してプラズマレスドライエッチングを行い、異なる膜厚の半導体層を形成してもよい。
この構成によれば、１枚の複合半導体基板に部分的に異なる膜厚の半導体層を、１回の薄膜化工程で形成することができ、複合半導体基板の製造効率を向上させることができる。
【００１６】
上記の構成を実現するために、より具体的には、薄膜化工程において、半導体基板に所定形状のレジストを形成してプラズマレスドライエッチングを行い、所定形状の半導体層を形成してもよい。
この構成によれば、１回の薄膜化工程により、所定形状に形成された半導体層を形成することができ、複合半導体基板の製造効率を向上させることができる。
【００１７】
本発明の複合半導体基板は、上記本発明の複合半導体基板の製造方法により製造されたことを特徴とする。
すなわち、本発明の複合半導体基板は、上記本発明の製造方法により製造されているため、半導体膜の格子欠陥などの欠陥が少なく、膜厚の均一性が良い。
【００１８】
本発明の電気光学装置は、上記本発明の複合半導体基板を備えていることを特徴とする。
すなわち、本発明の電気光学装置は、上記本発明の複合半導体基板を備えているため、格子欠陥などの欠陥が少なく、膜厚の均一性が良い半導体膜を用いることができる。その結果、半導体膜から形成された素子の欠陥も少なくなり、その性能も向上、均一化され、電気光学装置としても欠陥が少なくなり、その性能も向上、均一化される。
【００１９】
本発明の電子機器は、上記本発明の電気光学装置を備えていることを特徴とする。
すなわち、本発明の電子機器は、上記本発明の電気光学装置を備えているため、表示される画像をより高品質化することができる。
【発明を実施するための最良の形態】
【００２０】
〔第１の実施の形態〕
図１から図２は、それぞれ本発明の第１実施形態に係るＳＯＩ構造の複合半導体基板（貼り合わせ基板）の製造方法を示す工程断面図である。なお、各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を適宜異ならせてある。
【００２１】
（接合工程）
本実施形態では、まず図１（Ａ）に示すように、厚さが例えば７５０μｍの単結晶シリコン基板（半導体基板）２００を用意し、その第１の面２０１および第２の面２０２を鏡面研磨加工する。その後、単結晶シリコン基板２００の第１の面２０１および第２の面２０２を熱酸化して、シリコン酸化膜２１０、２１１を形成する。このシリコン酸化膜２１０、２１１の厚さは、後述する接合工程において貼り合わせ面が親水性となる厚さ以上であればよいが、本例では２００ｎｍ程度に形成する。
【００２２】
次に、図１（Ｂ）に示すように、シリコン酸化膜２１０を介して単結晶シリコン基板２００に水素イオンを注入する。その結果、単結晶シリコン基板２００の内部には、図１（Ｂ）中に破線で示すような進入深さ分布を示す水素イオン注入層２０５が形成される。このときの水素イオン注入条件としては、例えば加速エネルギを６０〜１５０ｋｅＶ、ドーズ量を５×１０１６ａｔｏｍｓ／ｃｍ２〜１５×１０１６ａｔｏｍｓ／ｃｍ２とする。なお、水素イオンの加速電圧を変えて水素イオンの注入深さを変えることで、膜厚の異なる単結晶シリコン層を有する複合半導体基板を得ることができる。
【００２３】
次に、図１（Ｃ）に示すように、単結晶シリコン基板２００を貼り合わせる支持基板５００を準備する。支持基板５００として、ガラスや石英などの光透過性材料からなる基板を採用した場合には、得られた複合半導体基板を、透過型の電気光学装置、例えば透過型の液晶装置（ライトバルブ）などに応用することができる。
続いて、支持基板５００の表面全体に、スパッタリング法やＣＶＤ法などにより、シリコン酸化膜やＮＳＧ（ノンドープトシリケートガラス）などの酸化膜５１０を形成する。次いで、この酸化膜５１０の表面５０１を、ＣＭＰ法などによって研磨することにより平坦化する。
ここで、酸化膜５１０の厚さは、例えば、約４００〜１０００ｎｍ、より好ましくは８００ｎｍ程度とする。なお、支持基板５００として石英などのＳｉ０２を主成分とする基板を用いた場合には、この酸化膜５１０の形成工程を省くこともできる。
【００２４】
次に、図１（Ｄ）に示すように、単結晶シリコン基板２００の酸化膜２１０側の表面と、支持基板５００のシリコン酸化膜２１０側の表面とを接合させ、酸化膜２１０、５１０を介して単結晶シリコン基板２００を支持基板５００上に室温〜２００℃程度で貼り合わせる。
ここで、前記酸化膜２１０、５１０は、単結晶シリコン基板２００と支持基板５００との密着性を確保するために形成されたものである。すなわち、基板表面のＯＨ基の作用により、図１（Ｅ）に示すように単結晶シリコン基板２００と支持基板５００とが絶縁層５５０（酸化膜２１０、５１０）を介して貼り合わされ、これにより複合半導体基板６００が形成される。
【００２５】
なお、支持基板５００と絶縁層５５０との間に、モリブデン、タングステンなどの膜（図示せず）を形成しておいてもよい。このような膜は熱伝導性膜として機能するので、支持基板５００の温度分布を改善することができる。したがって、支持基板５００と単結晶シリコン基板２００とを貼り合わせる工程においては、この熱伝導性膜によって貼り合わせ界面の温度分布を均一化することが可能になり、貼り合わせ界面における密着性が均一化されて、貼り合わせ強度を向上させることができる。さらに、透過型の液晶装置などに用いる場合には、モリブデン、タングステンなどの膜は、遮光層として機能させることができる。なお、このような膜に用いることができる材料として、上記に挙げたもの以外にも、タンタル、コバルト、チタン等の高融点金属またはそれらを含む合金、もしくは多結晶シリコン、タングステンシリサイド、モリブデンシリサイド等に代表されるシリサイド膜などを挙げることができる。
【００２６】
（薄膜化工程）
次に、貼り合わせ後の複合半導体基板６００につき、単結晶シリコン基板２００を例えば２００ｎｍ程度に薄膜化して、単結晶シリコン層を形成する。
この薄膜化は、図２（Ａ）に示すように、貼り合わされた単結晶シリコン基板２００と支持基板５００とを、窒素、アルゴンなどの不活性ガス雰囲気中で３５０℃〜７００℃の熱処理を施すことにより、水素イオン注入層２０５の位置で単結晶シリコン基板２００を剥離する。これにより、支持基板５００の上にはシリコン酸化膜２１０を介して単結晶シリコン層（半導体層）２２０が形成され、複合半導体基板６００が形成される。
【００２７】
この剥離現象は、水素イオン注入層２０５に形成された欠陥層領域に注入されたイオンによりマイクロキャビティが生じ、半導体結晶の結合が分断されるために生じるものであり、水素イオン注入層２０５におけるイオン濃度のピーク位置でより顕著なものとなる。そのため、熱処理によって剥離される位置は、前記イオン濃度のピーク位置、つまり水素イオン注入層２０５と略一致する。
なお、剥離した後の単結晶シリコン基板２００については、そのまま別のＳＯＩ基板作製に用いることができる。
複合半導体基板６００には、その後７００℃から１２００℃の熱処理が施され、支持基板５００と単結晶シリコン層２２０との接合強度が高められる。
【００２８】
次に、図２（Ｂ）に示すように、複合半導体基板６００の単結晶シリコン層２２０を２フッ化キセノン（ＸｅＦ２）（エッチャント）にて所定の厚さになるまで、ケミカルドライエッチング（プラズマレスドライエッチング）を行う。
このケミカルドライエッチングは、複合半導体基板６００をチャンバ内に入れ、このチャンバにＸｅＦ２と窒素ガス（Ｎ２）との混合ガスを導入することで行われる。単結晶シリコン層２２０とＸｅＦ２とは、次式のような化学反応を起こしてキセノンガス（Ｘｅ）と４フッ化シリコンガス（ＳｉＦ４）を生成するため、単結晶シリコン層２２０がエッチングされる。
２ＸｅＦ２＋Ｓｉ  →  ２Ｘｅ（ｇ）↑＋ＳｉＦ４（ｇ）↑
単結晶シリコン層２２０が所定の層厚にまでエッチングされたら、チャンバ内の残ったＸｅＦ２や生成されたキセノンガスや４フッ化シリコンガスなどを排気してエッチングを終了させる。
【００２９】
なお、このケミカルドライエッチングのエッチングレートの調節は、ＸｅＦ２とＮ２との混合比率により調節してもよい。
なお、単結晶シリコン層２２０のエッチング量の調節（層厚の調節）は、エッチング時間により調節してもよいし、混合ガス中のＸｅＦ２の分圧により調節してもよいし、チャンバ内にＸｅＦ２とＮ２との混合ガスを導入して排気するエッチングサイクルの数により調節してもよい。
【００３０】
ＸｅＦ２によるケミカルドライエッチングが終了した単結晶シリコン層２２０の表面は、エッチングによる微小な凹凸を有するため、鏡面研磨加工（いわゆるタッチポリッシュ）により微小な凹凸を除去し、マイクロラフネスを向上させる平滑化工程が行われる。この鏡面研磨加工を行うことにより、単結晶シリコン層２２０の平坦性が向上し、単結晶シリコン層２２０に直接、薄膜トランジスタなどの素子を形成することができる。
なお、この後、複合半導体基板６００に直接デバイスを形成しない場合には、上述の鏡面研磨加工を省略することもできる。
【００３１】
上記の構成によれば、単結晶シリコン基板２００と化学反応を起こすＸｅＦ２を用いて、単結晶シリコン基板２００のエッチングを行うため、格子欠陥などの欠陥が少ない単結晶シリコン層２２０を有する複合半導体基板６００を得ることができる。つまり、単結晶シリコン基板２００を犠牲酸化させることなく、薄膜化することができるため、高温の熱処理や酸化反応による体積増大による応力などの犠牲酸化膜形成に起因する単結晶シリコン層２２０の格子欠陥などの不具合居発生を防止することができる。
【００３２】
また、プラズマによるアシストを用いないエッチングであるので、プラズマ処理によるダメージが半導体膜に導入されるという現象を防止することもできる。そのため、本発明による単結晶シリコン層２２０に形成されたスイッチング素子は、プラズマを用いたエッチングと比較して高い歩留りが得られる。
【００３３】
また、ドライエッチングによる薄膜化であるので、ウエットエッチングと比較して、エッチング処理の終了後に流水によるエッチャントの除去、ＳＯＩ基板の洗浄を行う必要がなく、単結晶シリコン基板２００の薄膜化効率を向上させることができる。
また、２フッ化キセノンはシリコンの面方位に影響されることなく、等方性エッチング可能であるので、より膜厚の均一性が良い単結晶シリコン層２２０を形成しやすくなる。
【００３４】
なお、上述のように、単結晶シリコン層２２０に対してＸｅＦ２によるケミカルドライエッチングおよび鏡面研磨加工を１回ずつ行って薄膜化してもよいし、さらに、ＸｅＦ２によるケミカルドライエッチングおよび鏡面研磨加工を１回ずつ追加して行ってもよい。ケミカルドライエッチングおよび鏡面研磨加工をさらに追加することにより、単結晶シリコン層２２０に格子欠陥などを導入することなく、かつ、層厚の不均一を起こすことなく薄膜化することができる。
【００３５】
〔第２の実施の形態〕
次に、本発明の第２の実施形態について図３を参照して説明する。
本実施の形態におけるＳＯＩ構造の複合半導体基板の製造方法は、第１の実施の形態と同様であるが、第１の実施の形態とは、薄膜化工程が異なっている。よって、本実施の形態においては、図３を用いて薄膜化工程の周辺のみを説明し、接合工程などの説明を省略する。
図３は、本発明の第２実施形態に係るＳＯＩ構造の複合半導体基板の製造方法を示す工程断面図である。
接合工程および薄膜化工程における単結晶シリコン基板の剥離までは第１の実施の形態と同じであるため、その説明を省略する。
【００３６】
複合半導体基板６００に７００℃から１２００℃の熱処理が施され、支持基板５００と単結晶シリコン層２２０との接合強度が高められた後、単結晶シリコン層２２０の上には、図３に示すように、ＸｅＦ２に対するレジスト２３０を所定のパターンに形成する。
レジスト２３０の形成後には、レジスト２３０に覆われていない領域の単結晶シリコン層２２０が所定の厚さになるまで、ＸｅＦ２にてケミカルドライエッチングを行う。ＸｅＦ２によるケミカルドライエッチングの詳細は、第１の実施の形態と同様であるのでその説明を省略する。
【００３７】
なお、上述のように、レジスト２３０に覆われていない領域の単結晶シリコン層２２０が所定の厚さになるまでケミカルドライエッチングを行ってもよいし、レジスト２３０に覆われていない領域の単結晶シリコン層２２０がなくなるまでエッチングケミカルドライエッチングを行ってもよい。この方法によれば、１回のケミカルドライエッチングにより、所定形状に形成された単結晶シリコン層２２０を形成することができ、複合半導体基板６００の製造効率を向上させることができる。
【００３８】
上記の方法によれば、１枚の複合半導体基板６００に部分的に異なる層厚の単結晶シリコン層２２０を、１回のケミカルドライエッチングで形成することができ、複合半導体基板６００の製造効率を向上させることができる。
また、単結晶シリコン層２２０に対して選択的犠牲酸化を行う方法と比較すると、工程数が少ないため、複合半導体基板６００の製造効率を向上させることができる。さらに、犠牲酸化膜の端にＬＯＣＯＳ酸化におけるバーズビークが形成されることによる応力集中部が形成されることがないため、複合半導体基板６００に部分的に異なる層厚の単結晶シリコン層２２０を形成することができる。
【００３９】
例えば、単結晶シリコン層２２０の層厚の厚い領域に液晶パネルトランジスタを形成すると、ドライバに適した能力の高い挙動が安定したトランジスタを形成することができる。また、単結晶シリコン層２２０の層厚の厚い領域に液晶パネルのトランジスタを形成すると、画素スイッチングトランジスタに適した光リーク電流の少ないトランジスタを形成することができる。
【００４０】
（液晶装置の全体構成）
図４は、液晶装置を対向基板側から見た場合の平面図であり、図５は、対向基板を含めて示す図４のＨ−Ｈ′断面図である。
図４において、液晶装置１００のアクティブマトリクス基板１０の上には、シール材５２がその縁に沿って設けられており、その内側領域には、遮光性材料からなる額縁５３が形成されている。シール材５２の外側の領域には、データ線駆動回路１０１および外部入力端子１０２がアクティブマトリクス基板１０の一辺に沿って設けられており、走査線駆動回路１０４が、この一辺に隣接する２辺に沿って形成されている。
【００４１】
走査線に供給される走査信号の遅延が問題にならない場合には、走査線駆動回路１０４は片側だけでもよいことは言うまでもない。また、データ線駆動回路１０１を画像表示領域１０ａの辺に沿って両側に配列してもよい。
例えば、奇数列のデータ線は画像表示領域１０ａの一方の辺に沿って配設されたデータ線駆動回路から画像信号を供給し、偶数列のデータ線は画像表示領域１０ａの反対側の辺に沿って配設されたデータ線駆動回路から画像信号を供給するようにしてもよい。このようにデータ線を櫛歯状に駆動するようにすれば、データ線駆動回路１０１の形成面積を拡張することが出来るため、複雑な回路を構成することが可能となる。
さらにアクティブマトリクス基板１０の残る一辺には、画像表示領域１０ａの両側に設けられた走査線駆動回路１０４間をつなぐための複数の配線１０５が設けられており、さらに、額縁５３の下などを利用して、プリチャージ回路や検査回路が設けられることもある。また、対向基板２０のコーナー部の少なくとも１箇所においては、アクティブマトリクス基板１０と対向基板２０との間で電気的導通をとるための上下導通材１０６が形成されている。
【００４２】
そして、図５に示すように、シール材５２とほぼ同じ輪郭をもつ対向基板２０が、このシール材５２によりアクティブマトリクス基板１０に固着されている。なお、シール材５２は、アクティブマトリクス基板１０と対向基板２０とをそれらの周辺で貼り合わせるための光硬化性樹脂や熱硬化性樹脂などからなる接着剤であり、両基板間の距離を所定値とするため、グラスファイバーやガラスビーズ等のギャップ材が配合されている。
【００４３】
詳しくは後述するが、アクティブマトリクス基板１０には、画素電極９ａがマトリクス状に形成されている。これに対して、対向基板２０には、アクティブマトリクス基板１０に形成されている画素電極（後述する）の周辺領域と対向する領域に、ブラックマトリクスやブラックストライプなどと呼ばれる遮光膜２３が形成され、その上層側には、ＩＴＯ膜からなる対向電極が形成されている。
【００４４】
このように形成した液晶装置は、例えば、後述する投射型液晶表示装置（液晶プロジェクタ）において使用される。この場合、３枚の液晶装置１００がＲＧＢ用のライトバルブとして各々使用され、各液晶装置１００の各々には、ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになる。したがって、本実施形態の液晶装置１００にはカラーフィルタが形成されていない。
【００４５】
ただし、対向基板２０において各画素電極９ａに対向する領域にＲＧＢのカラーフィルタをその保護膜とともに形成することにより、投射型液晶表示装置以外にも、後述するモバイルコンピュータ、携帯電話機、液晶テレビなどといった電子機器のカラー液晶表示装置として用いることができる。
【００４６】
さらに、対向基板２０において、各画素に対応してマイクロレンズを形成することにより、入射光の画素電極９ａに対する集光効率を高めることができるので、明るい表示を行うことができる。
さらにまた、対向基板２０に何層もの屈折率の異なる干渉層を積層することにより、光の干渉作用を利用して、ＲＧＢ色をつくり出すダイクロイックフィルタを形成してもよい。このダイクロイックフィルタ付きの対向基板によれば、より明るいカラー表示を行うことができる。
【００４７】
（液晶装置の構成および動作）
次に、アクティブマトリクス型の液晶装置（電気光学装置）の電気的構成および動作について、図６ないし図８を参照して説明する。
【００４８】
図６は、液晶装置の画像表示領域を構成するためにマトリクス状に形成された複数の画素における各種素子、および配線などの等価回路図である。図７は、データ線、走査線、画素電極などが形成されたアクティブマトリクス基板において相隣接する画素の平面図である。図８は、図７のＡ−Ａ'線に相当する位置での断面、およびアクティブマトリクス基板と対向基板との間に電気光学物質としての液晶を封入した状態の断面を示す説明図である。なお、これらの図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００４９】
図６に示すように、液晶装置の画像表示領域において、マトリクス状に形成された複数の画素の各々には、画素電極９ａ、および画素電極９ａを制御するための画素スイッチング用のＭＩＳ形トランジスタ３０が形成されている。また、画素信号を供給するデータ線６ａが、該ＭＩＳ形トランジスタ３０のソースに電気的に接続されている。
データ線６ａに書き込む画素信号Ｓ１、Ｓ２・・・Ｓｎは、この順に線順次に供給する。また、ＭＩＳ形トランジスタ３０のゲートには走査線３ａが電気的に接続されており、所定のタイミングで、走査線３ａにパルス的に走査信号Ｇ１、Ｇ２・・・Ｇｍを、この順に線順次で印加するように構成されている。
画素電極９ａは、ＭＩＳ形トランジスタ３０のドレインに電気的に接続されており、スイッチング素子であるＭＩＳ形トランジスタ３０を一定期間だけオン状態とすることにより、データ線６ａから供給される画素信号Ｓ１、Ｓ２・・・Ｓｎが各画素に所定のタイミングで書き込まれる。このようにして画素電極９ａを介して液晶に書き込まれた所定レベルの画素信号Ｓ１、Ｓ２、・・・Ｓｎは、後述する対向基板に形成された対向電極との間で一定期間保持される。
【００５０】
ここで、保持された画素信号がリークするのを防ぐことを目的に、画素電極９ａと対向電極との間に形成される液晶容量と並列に蓄積容量７０（キャパシタ）を付加することがある。この蓄積容量７０によって、画素電極９ａの電圧は、例えば、ソース電圧が印加された時間よりも３桁も長い時間だけ保持される。
これにより、電荷の保持特性は改善され、コントラスト比の高い表示を行うことのできる液晶装置が実現できる。なお、蓄積容量７０は、容量を形成するための配線である容量線３ｂとの間に形成してもよく、あるいは前段の走査線３ａとの間に形成してもよい。
【００５１】
図７において、液晶装置のアクティブマトリクス基板上には、複数の透明な画素電極９ａ（点線で囲まれた領域）がマトリクス状の画素毎に形成され、画素電極９ａの縦横の境界領域に沿ってデータ線６ａ、走査線３ａ、容量線３ｂおよびＭＩＳ形トランジスタ３０が形成されている。
【００５２】
図８に示すように、液晶装置は、アクティブマトリクス基板１０と、これに対向配置される対向基板２０とを備えている。
アクティブマトリクス基板１０の基体は、石英基板や耐熱性ガラス板などの透明基板１０ｂからなる。その基体の表面側には層間絶縁膜１２が形成され、この層間絶縁膜１２の表面側には、各画素電極９ａをスイッチング制御する画素スイッチング用のＭＩＳ形トランジスタ３０が形成されている。アクティブマトリクス基板１０における以上の構成は、前述した複合半導体基板６００を採用することによって実現されている。すなわち、図８の透明基板１０ｂが図２（Ｂ）の支持基板５００に対応し、図８の層間絶縁膜１２が図２（Ｂ）の絶縁層５５０に対応し、図８の半導体層１ａが図２（Ｂ）の単結晶シリコン層２２０に対応している。なお図８に示すように、透明基板１０ｂと層間絶縁膜１２との間には、クロム膜などからなる遮光膜１１ａが形成されている。この遮光膜１１ａは、ＭＩＳ形トランジスタ３０と平面的に重なる領域に形成され、ＭＩＳ形トランジスタ３０に対する戻り光の入射を防止しうるようになっている。
【００５３】
図８に示すように、上述したＭＩＳ形トランジスタ３０は、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を有しており、半導体層１ａには、走査線３ａからの電界によりチャネルが形成されるチャネル領域１ａ′、低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃ、高濃度ソース領域１ｄ、並びに高濃度ドレイン領域１ｅが形成されている。また、半導体層１ａの上層側には、この半導体層１ａと走査線３ａとを絶縁するゲート絶縁膜２が形成されている。
【００５４】
このように構成したＭＩＳ形トランジスタ３０の表面側には、シリコン酸化膜からなる層間絶縁膜４、７が形成されている。層間絶縁膜４の表面には、データ線６ａが形成され、このデータ線６ａは、層間絶縁膜４に形成されたコンタクトホールを介して高濃度ソース領域１ｄに電気的に接続されている。
層間絶縁膜７の表面には、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）膜等の透明な導電性薄膜からなる画素電極９ａが形成されている。この画素電極９ａは、層間絶縁膜４、７およびゲート絶縁膜２に形成されたコンタクトホールを介して高濃度ドレイン領域１ｅに電気的に接続されている。この画素電極９ａの表面側には、ポリイミド膜に対してラビング処理を施した配向膜１６が形成されている。
なお、高濃度ドレイン領域１ｅからの延設部分１ｆ（下電極）に対して、走査線３ａと同層の容量線３ｂ（上電極）が、ゲート絶縁膜２と同時形成された絶縁膜（誘電体膜）を介して対向配置されている。これにより、蓄積容量７０が構成されている。
【００５５】
一方、対向基板２０の基体は、石英基板や耐熱性ガラス板などの透明基板２０ｂからなる。この透明基板２０ｂの表面側には遮光膜２３が形成され、遮光膜２３の表面側にはＩＴＯ等からなる対向電極２１が形成されている。この対向電極２１の上層側にも、ポリイミド膜に対してラビング処理を施した配向膜２２が形成されている。
【００５６】
このように構成したアクティブマトリクス基板１０と対向基板２０とは、画素電極９ａと対向電極２１とが対面するように配置されている。そして、これらの各基板と前記のシール材とにより囲まれた空間内には、電気光学物質としての液晶５０が封入されている。この液晶５０は、例えば一種または数種のネマティック液晶を混合したものなどからなり、画素電極９ａからの電界が印加されていない状態で、配向膜１６、２２により所定の配向状態をとる。
【００５７】
なお、対向基板２０およびアクティブマトリクス基板１０の外側には、使用する液晶５０の種類、すなわち、ＴＮ（ツイステッドネマティック）モード、ＳＴＮ（スーパーＴＮ）モード等々の動作モードや、ノーマリホワイトモード／ノーマリブラックモードの別に応じて、偏光フィルムや位相差フィルム、偏光板などが所定の向きに配置される。
【００５８】
上記の構成によれば、液晶装置のアクティブマトリクス基板１０が、複合半導体基板６００から形成されているため、格子欠陥などの欠陥が少なく、膜厚の均一性が良い半導体層１ａ（単結晶シリコン層２２０）を用いることができる。
その結果、半導体層１ａを用いて形成された画素スイッチング用のＭＩＳ形トランジスタ３０の欠陥も少なくなり、その性能も向上、均一化され、液晶装置としても欠陥が少なくなり、その性能も向上、均一化される。
【００５９】
［電子機器］
次に、電気光学装置を備えた電子機器の一例である投射型液晶表示装置を、図９、図１０を参照して説明する。
まず図９には、第２実施形態に係る電気光学装置と同様に構成された液晶装置１００を備えた電子機器の構成をブロック図で示してある。
【００６０】
図９における電子機器は、表示情報出力源１０００、表示情報処理回路１００２、駆動回路１００４、液晶装置１００、クロック発生回路１００８、および電源回路１０１０を含んで構成される。表示情報出力源１０００は、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）やＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、光ディスクなどのメモリ、テレビ信号の画信号を同調して出力する同調回路などを含んで構成され、クロック発生回路１００８からのクロック信号に基づいて、所定フォーマットの画像信号を処理して表示情報処理回路１００２に出力する。
【００６１】
この表示情報処理回路１００２は、例えば増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路、あるいはクランプ回路等の周知の各種処理回路を含んで構成され、クロック信号に基づいて入力された表示情報からデジタル信号を順次生成し、クロック信号ＣＬＫとともに駆動回路１００４に出力する。駆動回路１００４は、液晶装置１００を駆動する。電源回路１０１０は、上述の各回路に所定の電源を供給する。なお、液晶装置１００を構成するアクティブマトリクス基板の上に、駆動回路１００４や表示情報処理回路１００２を形成してもよい。
【００６２】
このような構成の電子機器として、図１０に示す投射型液晶表示装置（液晶プロジェクタ）を挙げることができる。図１０に示す投射型液晶表示装置（電子機器）１１００では、上述した液晶装置１００を含む液晶モジュールが、ＲＧＢ用のライトバルブ１００Ｒ、１００Ｇ、１００Ｂとして採用されている。
この液晶プロジェクタ１１００では、メタルハライドランプなどの白色光源のランプユニット１１０２から光が出射されると、３枚のミラー１１０６および２枚のダイクロイックミラー１１０８によって、Ｒ、Ｇ、Ｂの３原色に対応する光成分Ｒ、Ｇ、Ｂに分離され（光分離手段）、対応するライトバルブ１００Ｒ、１００Ｇ、１００Ｂ（液晶装置１００／液晶ライトバルブ）に各々導かれる。この際に、光成分Ｂは、光路が長いので、光損失を防ぐために入射レンズ１１２２、リレーレンズ１１２３、および出射レンズ１１２４からなるリレーレンズ系１１２１を介して導かれる。そして、ライトバルブ１００Ｒ、１００Ｇ、１００Ｂによって各々変調された３原色に対応する光成分Ｒ、Ｇ、Ｂは、ダイクロイックプリズム１１１２（光合成手段）に３方向から入射して再度合成された後、投射レンズ１１１４を介してスクリーン１１２０などにカラー画像として投射される。
【００６３】
上記の構成によれば、本発明の複合半導体基板６００から形成された液晶装置１００からなるＲＧＢ用のライトバルブ１００Ｒ、１００Ｇ、１００Ｂを備えているため、投射型液晶表示装置は表示する画像をより高品質化することができる。
【００６４】
なお、本発明の技術範囲は上記の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば、実施形態として説明した液晶装置の具体的な構成はほんの一例に過ぎず、これ以外の種々の構成を有する液晶装置に本発明を適用することができる。また本発明は、エレクトロルミネッセンス（ＥＬ）、デジタルマイクロミラーデバイス（ＤＭＤ、登録商標）、あるいはプラズマ発光や電子放出による蛍光等を用いた、さまざまな電気光学素子を用いた電気光学装置および該電気光学装置を備えた電子機器に対しても適用可能であるということは言うまでもない。さらに本発明は、光スイッチ等の光学素子に適用することも可能である。
【図面の簡単な説明】
【００６５】
【図１】本発明の第１実施形態に係る複合半導体基板の製造方法を示す工程断面図である。
【図２】同、複合半導体基板の製造方法を示す工程断面図である。
【図３】本発明の第２実施形態に係る複合半導体基板の製造方法を示す工程断面図である。
【図４】液晶装置を対向基板側から見た場合の平面図である。
【図５】対向基板を含めて示す図４のＨ−Ｈ'断面図である。
【図６】液晶装置の画像表示領域における等価回路図である。
【図７】アクティブマトリクス基板において相隣接する画素の平面図である。
【図８】図７のＡ−Ａ′線に相当する位置での側面断面図である。
【図９】液晶装置を備えた電子機器のブロック図である。
【図１０】電子機器の一例である投射型液晶表示装置の概略構成図である。
【符号の説明】
【００６６】
２００・・・単結晶シリコン基板（半導体基板）、  ２２０・・・単結晶シリコン層（半導体層）、  ２３０・・・レジスト、  ５００・・・支持基板、  ６００・・・複合半導体基板、  １１００・・・投射型液晶表示装置（電子機器）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2005251912.tif 000008
【図７】
2005251912.tif 000009
【図８】
2005251912.tif 000010
【図９】
2005251912.tif 000011
【図１０】
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