(57)【要約】【課題】  高速用途素子と高耐圧用途素子など、異なる特性のデバイスをより安定して混載させることのできるＳＯＩ構造を有する半導体基板及びその製造方法及び半導体装置を提供する。【解決手段】  ＳＯＩ構造を有する半導体基板１０は、実質的なデバイス形成に用いられる領域として、第１領域Ａ、第２領域Ｂを有する。第１領域Ａ、第２領域Ｂの両者は同一平坦化面にある。第１領域Ａは、第１の絶縁層１１１、第２の絶縁層１１２と二重に設けられ、第２の絶縁層１１２上のシリコン単結晶層１２２が実質的なデバイス形成に用いられる。第２領域Ｂは、第２の絶縁層１１２が選択的に除去され、第１の絶縁層１１１上のシリコン単結晶層（１２１、１２３を含む）が実質的なデバイス形成に用いられる。第１の絶縁層１１１上、第２の絶縁層１１２上における各シリコン単結晶層の厚さは、形成される素子の特性に応じて決められる。【選択図】  図２
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【特許請求の範囲】
【請求項１】
絶縁層上にデバイス形成用のシリコン単結晶層が設けられるＳＯＩ構造を有する半導体基板に関し、
前記絶縁層が前記シリコン単結晶層の間に第１の絶縁層、第２の絶縁層と二重に構成されている領域を含むことを特徴としたＳＯＩ構造を有する半導体基板。
【請求項２】
絶縁層上にデバイス形成用のシリコン単結晶層が設けられるＳＯＩ構造を有する半導体基板に関し、
前記絶縁層が前記シリコン単結晶層の間に第１の絶縁層、第２の絶縁層と二重に設けられ、前記第２の絶縁層上の前記シリコン単結晶層が実質的なデバイス形成に用いられる第１領域と、
前記第２の絶縁層が選択的に除去され前記第１の絶縁層上の前記シリコン単結晶層が実質的なデバイス形成に用いられる第２領域と、
を具備し、
前記第１領域及び第２領域は同一平坦化面にあることを特徴とするＳＯＩ構造を有する半導体基板。
【請求項３】
少なくとも第１の絶縁層及び第１のシリコン単結晶層の第１積層を形成する工程と、
少なくとも第２の絶縁層及び第２のシリコン単結晶層の第２積層を形成する工程と、
前記第１積層及び前記第２積層をはり合わせ、支持基板上において前記第１の絶縁層、前記第２の絶縁層と絶縁層を二重に有するＳＯＩ構造を形成する工程と、
を具備したことを特徴とするＳＯＩ構造を有する半導体基板の製造方法。
【請求項４】
前記第２積層の一部領域を選択的に除去して前記第１積層の前記第１のシリコン単結晶層を露出させる工程と、
露出させた前記第１のシリコン単結晶層からエピタキシャル成長させ、少なくとも前記第２のシリコン単結晶層と同一平坦化面以上の厚さにまで第３のシリコン単結晶層を形成する工程と、
前記第１のシリコン単結晶層及び前記第３のシリコン単結晶層を含むシリコン単結晶層を同一平坦化面にする工程と、
をさらに具備したことを特徴とする請求項３記載のＳＯＩ構造を有する半導体基板の製造方法。
【請求項５】
第１のシリコン単結晶基板、及び第２のシリコン単結晶基板を準備する工程と、
前記第１のシリコン単結晶基板上に第１の絶縁層を形成する熱処理工程及び前記第２のシリコン単結晶基板上に第２の絶縁層を形成する熱処理工程と、
支持基板を準備し、前記支持基板と前記第１のシリコン単結晶基板における前記第１の絶縁層側とをはり合わせる第１接着工程と、
前記第１のシリコン単結晶基板を薄膜化かつ平坦化し、第１のシリコン単結晶層を形成する工程と、
前記第１のシリコン単結晶層の主表面と前記第２のシリコン単結晶基板における前記第２の絶縁層側とをはり合わせる第２接着工程と、
前記第２のシリコン単結晶基板を薄膜化かつ平坦化し、第２のシリコン単結晶層を形成する工程と、
を具備したことを特徴とするＳＯＩ構造を有する半導体基板の製造方法。
【請求項６】
第１のシリコン単結晶基板、及び第２のシリコン単結晶基板を準備する工程と、
前記第１のシリコン単結晶基板上に第１の絶縁層を形成する熱処理工程及び前記第２のシリコン単結晶基板上に第２の絶縁層を形成する熱処理工程と、
支持基板を準備し、前記支持基板と前記第１のシリコン単結晶基板における前記第１の絶縁層側とをはり合わせる第１接着工程と、
前記第１のシリコン単結晶基板を薄膜化かつ平坦化し、第１のシリコン単結晶層を形成する工程と、
前記第１のシリコン単結晶層の主表面と前記第２のシリコン単結晶基板における前記第２の絶縁層側とをはり合わせる第２接着工程と、
前記第２のシリコン単結晶基板を薄膜化かつ平坦化し、第２のシリコン単結晶層を形成する工程と、
前記第２のシリコン単結晶層及び前記第２の絶縁層からなる積層の一部を選択的に除去して前記第１のシリコン単結晶層を露出させる工程と、
露出させた前記第１のシリコン単結晶層からエピタキシャル成長させ、少なくとも前記第２のシリコン単結晶層と同一平坦化面以上の厚さにまで第３のシリコン単結晶層を形成する工程と、
前記第１のシリコン単結晶層及び前記第３のシリコン単結晶層を含むシリコン単結晶層を同一平坦化面にする工程と、
をさらに具備したことを特徴とするＳＯＩ構造を有する半導体基板の製造方法。
【請求項７】
絶縁層上にデバイス形成用のシリコン単結晶層が設けられるＳＯＩ構造を有する半導体基板上に構成される半導体装置であって、
前記絶縁層が前記シリコン単結晶層の間に第１の絶縁層、第２の絶縁層と二重に設けられ第２の絶縁層上の前記シリコン単結晶層が実質的なデバイス形成に用いられる第１領域と、
前記第２の絶縁層の一部が除去されかつ隣り合う前記第２の絶縁層上の前記シリコン単結晶層と同一平坦化面にある前記第１の絶縁層上の前記シリコン単結晶層が実質的なデバイス形成に用いられる第２領域と、
前記第１領域に形成される第１のトランジスタ素子と、
前記第２領域に形成される第２のトランジスタ素子と、
を具備したことを特徴とする半導体装置。
【請求項８】
前記第１のトランジスタ素子は完全空乏型のＭＯＳ型トランジスタを含むことを特徴とする請求項７記載の半導体装置。
【請求項９】
前記第２のトランジスタ素子は部分空乏型のＭＯＳ型トランジスタを含むことを特徴とする請求項７または８記載の半導体装置。
【請求項１０】
前記第２のトランジスタ素子は前記第１のトランジスタ素子よりも高耐圧のＭＯＳ型トランジスタを含むことを特徴とする請求項７または８記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Silicon On Insulator）基板に関しＳｉ層の厚さを異ならせたデバイスが混載されたＳＯＩ構造を有する半導体基板及びその製造方法及び半導体装置に関する。
【背景技術】
【０００２】
ＳＯＩ（Silicon On Insulator）技術は、埋め込み絶縁膜上に形成されたシリコン単結晶にＭＯＳＦＥＴなどの集積回路デバイスを構成する技術として知られている。ＳＯＩ構造ＭＯＳデバイスは、バルク技術に比べてソース・ドレインの接合容量が小さく抑えられる利点を有する。このため、通常のバルクシリコン基板上に作製したＭＯＳＦＥＴ（バルクＭＯＳＦＥＴ）より高速で動作する。また、低電圧電源でも高速に動作するため、低消費電力ＬＳＩへの応用が検討されている。
【０００３】
ＳＯＩトランジスタの集積回路において、低消費電力性能と高速動作性能、及び動作時の安定性を考慮して、高速用途素子と高耐圧用途素子を同一基板に混載させる場合がある。その際、高耐圧途素子領域ではドリフト層の存在及びオン抵抗の低抵抗化のため、比較的厚いＳｉ層が必要となっている。そこで、高速用途素子はトランジスタのチャネル領域が全て空乏化する完全空乏化トランジスタを用いるようにし、高耐圧用途素子はトランジスタのチャネル領域の空乏層が埋め込み絶縁膜まで及ばないトランジスタ、例えば部分空乏化トランジスタを用いるようにする。従来、このようなＦＤタイプ（完全空乏型）とそれ以外、例えばＰＤタイプ（部分空乏型）の混載デバイスに関する技術は知られており、例えば、［特許文献１］に記載されている。
【特許文献１】特開平９−２６０６７９号公報（第６−８頁、図１，２）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＳＯＩ層の厚さはデバイス特性に大きく影響する。従来、目的とするデバイスごとに均一なＳｉ層の厚さを制御することが困難であった。また、同一ＳＯＩ基板上で隣り合う、異なるデバイス間の段差のため、ゲート寸法の制御が困難であり、また後の配線工程に悪影響を与える懸念もある。
【０００５】
本発明は上記のような事情を考慮してなされたもので、高速用途素子と高耐圧用途素子など、異なる特性のデバイスをより安定して混載させることのできるＳＯＩ構造を有する半導体基板及びその製造方法及び半導体装置を提供しようとするものである。
【課題を解決するための手段】
【０００６】
本発明に係るＳＯＩ構造を有する半導体基板は、絶縁層上にデバイス形成用のシリコン単結晶層が設けられるＳＯＩ構造を有する半導体基板に関し、前記絶縁層が前記シリコン単結晶層の間に第１の絶縁層、第２の絶縁層と二重に構成されている領域を含むことを特徴とする。
【０００７】
本発明に係るより好ましい実施態様としてのＳＯＩ構造を有する半導体基板は、絶縁層上にデバイス形成用のシリコン単結晶層が設けられるＳＯＩ構造を有する半導体基板に関し、前記絶縁層が前記シリコン単結晶層の間に第１の絶縁層、第２の絶縁層と二重に設けられ、前記第２の絶縁層上の前記シリコン単結晶層が実質的なデバイス形成に用いられる第１領域と、前記第２の絶縁層が選択的に除去され前記第１の絶縁層上の前記シリコン単結晶層が実質的なデバイス形成に用いられる第２領域と、を具備し、前記第１領域及び第２領域は同一平坦化面にあることを特徴とする。
【０００８】
上記それぞれ本発明に係るＳＯＩ構造を有する半導体基板によれば、第１の絶縁層上のシリコン単結晶層をデバイス形成に用いるか、第２の絶縁層上のシリコン単結晶層をデバイス形成に用いるか、必要に応じて選択可能である。また、第１領域及び第２領域は同一平坦化面にあり、第１領域及び第２領域に跨るゲート寸法の制御、及び多層配線構造も信頼性を伴い容易に構成できる。
なお、上記本発明に係るＳＯＩ構造を有する半導体基板は、少なくとも前記第１領域と前記第２領域の境には前記第２の絶縁層に達する素子分離絶縁膜を具備することが好ましい。
【０００９】
本発明に係るＳＯＩ構造を有する半導体基板の製造方法は、少なくとも第１の絶縁層及び第１のシリコン単結晶層の第１積層を形成する工程と、少なくとも第２の絶縁層及び第２のシリコン単結晶層の第２積層を形成する工程と、前記第１積層及び前記第２積層をはり合わせ、支持基板上において前記第１の絶縁層、前記第２の絶縁層と絶縁層を二重に有するＳＯＩ構造を形成する工程と、を具備したことを特徴とする。
【００１０】
上記本発明に係るＳＯＩ構造を有する半導体基板の製造方法によれば、第１積層及び前記第２積層をはり合わせることで、容易に絶縁層を二重に有するＳＯＩ構造を形成する。第１の絶縁層上のシリコン単結晶層をデバイス形成に用いるか、第２の絶縁層上のシリコン単結晶層をデバイス形成に用いるか、必要に応じて選択可能である。
【００１１】
そこで、より好ましくは、上記本発明に係るＳＯＩ構造を有する半導体基板の製造方法において、前記第２積層の一部領域を選択的に除去して前記第１積層の前記第１のシリコン単結晶層を露出させる工程と、露出させた前記第１のシリコン単結晶層からエピタキシャル成長させ、少なくとも前記第２のシリコン単結晶層と同一平坦化面以上の厚さにまで第３のシリコン単結晶層を形成する工程と、前記第１のシリコン単結晶層及び前記第３のシリコン単結晶層を含むシリコン単結晶層を同一平坦化面にする工程と、をさらに具備したことを特徴とする。
【００１２】
また、より好ましくは、上記本発明に係るＳＯＩ構造を有する半導体基板の製造方法において、前記第２積層の一部領域を選択的に除去して前記第１積層の前記第１のシリコン単結晶層を露出させる工程と、露出させた前記第１のシリコン単結晶層からエピタキシャル成長させ、少なくとも前記第２のシリコン単結晶層と同一平坦化面以上の厚さにまで第３のシリコン単結晶層を形成する工程と、前記第１のシリコン単結晶層及び前記第３のシリコン単結晶層を含むシリコン単結晶層を同一平坦化面にする工程と、前記シリコン単結晶層を同一平坦化面にする工程の前か後に素子分離領域を形成する工程と、をさらに具備したことを特徴とする。
【００１３】
また、本発明に係るＳＯＩ構造を有する半導体基板の製造方法は、第１のシリコン単結晶基板、及び第２のシリコン単結晶基板を準備する工程と、前記第１のシリコン単結晶基板上に第１の絶縁層を形成する熱処理工程及び前記第２のシリコン単結晶基板上に第２の絶縁層を形成する熱処理工程と、支持基板を準備し、前記支持基板と前記第１のシリコン単結晶基板における前記第１の絶縁層側とをはり合わせる第１接着工程と、前記第１のシリコン単結晶基板を薄膜化かつ平坦化し、第１のシリコン単結晶層を形成する工程と、前記第１のシリコン単結晶層の主表面と前記第２のシリコン単結晶基板における前記第２の絶縁層側とをはり合わせる第２接着工程と、前記第２のシリコン単結晶基板を薄膜化かつ平坦化し、第２のシリコン単結晶層を形成する工程と、を具備したことを特徴とする。
【００１４】
また、より好ましい実施態様として、本発明に係るＳＯＩ構造を有する半導体基板の製造方法は、第１のシリコン単結晶基板、及び第２のシリコン単結晶基板を準備する工程と、前記第１のシリコン単結晶基板上に第１の絶縁層を形成する熱処理工程及び前記第２のシリコン単結晶基板上に第２の絶縁層を形成する熱処理工程と、支持基板を準備し、前記支持基板と前記第１のシリコン単結晶基板における前記第１の絶縁層側とをはり合わせる第１接着工程と、前記第１のシリコン単結晶基板を薄膜化かつ平坦化し、第１のシリコン単結晶層を形成する工程と、前記第１のシリコン単結晶層の主表面と前記第２のシリコン単結晶基板における前記第２の絶縁層側とをはり合わせる第２接着工程と、前記第２のシリコン単結晶基板を薄膜化かつ平坦化し、第２のシリコン単結晶層を形成する工程と、前記第２のシリコン単結晶層及び前記第２の絶縁層からなる積層の一部を選択的に除去して前記第１のシリコン単結晶層を露出させる工程と、露出させた前記第１のシリコン単結晶層からエピタキシャル成長させ、少なくとも前記第２のシリコン単結晶層と同一平坦化面以上の厚さにまで第３のシリコン単結晶層を形成する工程と、前記第１のシリコン単結晶層及び前記第３のシリコン単結晶層を含むシリコン単結晶層を同一平坦化面にする工程と、をさらに具備したことを特徴とする。
【００１５】
上記それぞれ本発明に係るＳＯＩ構造を有する半導体基板の製造方法によれば、各シリコン単結晶基板に絶縁層を形成しておき、第１接着工程及び第２接着工程によって、容易に絶縁層を二重に有するＳＯＩ構造を形成することができる。第１の絶縁層上のシリコン単結晶層をデバイス形成に用いるか、第２の絶縁層上のシリコン単結晶層をデバイス形成に用いるか、必要に応じて選択可能である。デバイスが形成されるシリコン単結晶層を同一平坦化面にする工程によって、安定したゲート寸法の制御、配線工程、配線構造の達成に寄与する。
なお、本発明に係るＳＯＩ構造を有する半導体基板の製造方法において、シリコン単結晶層を同一平坦化面にする工程の前か後に素子分離領域を形成する工程と、をさらに具備したことを特徴とする。
【００１６】
本発明に係る半導体装置は、絶縁層上にデバイス形成用のシリコン単結晶層が設けられるＳＯＩ構造を有する半導体基板上に構成される半導体装置であって、前記絶縁層が前記シリコン単結晶層の間に第１の絶縁層、第２の絶縁層と二重に設けられ第２の絶縁層上の前記シリコン単結晶層が実質的なデバイス形成に用いられる第１領域と、前記第２の絶縁層の一部が除去されかつ隣り合う前記第２の絶縁層上の前記シリコン単結晶層と同一平坦化面にある前記第１の絶縁層上の前記シリコン単結晶層が実質的なデバイス形成に用いられる第２領域と、前記第１領域に形成される第１のトランジスタ素子と、前記第２領域に形成される第２のトランジスタ素子と、を具備したことを特徴とする。
【００１７】
本発明に係る半導体装置によれば、第１のトランジスタ素子と第２のトランジスタ素子は、同一平坦化面上に構成され、それぞれ第１の絶縁層上または第２の絶縁層上で厚みの異なるシリコン単結晶層が利用される。
なお、上記本発明に係る半導体装置において、特性の異なった素子を構成するにあたり、実現し易いものとして好ましくは次のような特徴を有する。
前記第１のトランジスタ素子は完全空乏型のＭＯＳ型トランジスタを含むことを特徴とする。
前記第２のトランジスタ素子は部分空乏型のＭＯＳ型トランジスタを含むことを特徴とする。
前記第２のトランジスタ素子は前記第１のトランジスタ素子よりも高耐圧のＭＯＳ型トランジスタを含むことを特徴とする。
【発明を実施するための形態】
【００１８】
図１は、本発明の第１実施形態に係るＳＯＩ構造を有する半導体基板の要部構成図である。ＳＯＩ構造を有する半導体基板１０は、絶縁層１１がシリコン単結晶層１２の間に第１の絶縁層１１１、第２の絶縁層１１２と二重に構成されている領域を含む。このような構成は、第１の絶縁層１１１及びシリコン単結晶層１２１の積層１０１と第２の絶縁層１１２及びシリコン単結晶層１２２の積層１０２を別々に形成し、支持基板１００上に順次はり合わせて製造する。
【００１９】
図２は、本発明の第２実施形態に係るＳＯＩ構造を有する半導体基板の要部構成図である。第１実施形態をさらに発展させ、実質的なデバイスを形成し易いような構成が示されている。図１と同様の箇所には同一の符号を付して説明する。実質的なデバイス形成に用いられる領域として、第１領域Ａ、第２領域Ｂを有する。第１領域Ａ、第２領域Ｂの両者は同一平坦化面にある。第１領域Ａは、第１の絶縁層１１１、第２の絶縁層１１２と二重に設けられ、第２の絶縁層１１２上のシリコン単結晶層１２２が実質的なデバイス形成に用いられる。第２領域Ｂは、第２の絶縁層１１２が選択的に除去され、第１の絶縁層１１１上のシリコン単結晶層（１２１、１２３を含む）が実質的なデバイス形成に用いられる。第１の絶縁層１１１上、第２の絶縁層１１２上における各シリコン単結晶層の厚さは、形成される素子の特性に応じて決められる。
【００２０】
このような第２領域Ｂの構成は、例えば次のように形成される。図１の構成から、フォトリソグラフィ工程を経て所定領域のシリコン単結晶層１２２及び第２の絶縁層１１２を選択的に除去する。これにより露出した第１の絶縁層１１１上のシリコン単結晶層１２１からエピタキシャル成長させ、少なくともシリコン単結晶層１２２と同一平坦化面以上の厚さにまでシリコン単結晶層１２３を形成し、ＣＭＰ（化学的機械的研磨）技術を用いて平坦化する。
【００２１】
上記それぞれ第１、第２実施形態によれば、第１の絶縁層１１１上のシリコン単結晶層をデバイス形成に用いるか、第２の絶縁層１１２上のシリコン単結晶層をデバイス形成に用いるか、必要に応じて選択可能である。また、第１領域Ａ及び第２領域Ｂは同一平坦化面にあり、第１領域Ａ及び第２領域Ｂに跨るゲート配線、多層配線構造があったとしても、信頼性を伴い容易に構成できる。
【００２２】
図３〜図９は、それぞれ本発明の第３実施形態に係るＳＯＩ構造を有する半導体基板の製造方法の要部を工程順に示す断面図である。ここでは例として、はり合わせＳＯＩの製法としてＥＬＴＲＡＮの製法を用いている。また、第１、第２実施形態と同様の箇所には同一の符号を付して説明する。
図３（ａ），（ｂ）に示すように、ＳＯＩ構造を実現する基礎となるシリコン単結晶基板３１１、３１２を準備し、それぞれ多孔質シリコン層３２１，３２２を形成する。その上にそれぞれデバイス形成用として、所定導電型、例えば低濃度Ｐ型（Ｐ−型）のシリコン単結晶層１２１，１２２をエピタキシャル成長させる。各シリコン単結晶層１２１，１２２の厚さはそれぞれ形成される素子に応じて決められる。その後、熱酸化処理してさらに絶縁層（酸化膜）１１１，１１２を形成する。
【００２３】
一方、図４に示すように、所定導電型、例えばＰ型の支持基板（シリコン基板）１００を準備する。この支持基板１００とシリコン単結晶基板３１１の絶縁層１１１側とをはり合わせる。はり合わせは熱処理を伴い互いの基板が接着される（第１接着工程）。その後、シリコン単結晶基板３１１を分離する。例えばＥＬＴＲＡＮの製法による、多孔質シリコン層３２１端面へのウォータージェットの噴射による切り離し技術が用いられる。その後、シリコン単結晶層１２１上に残された多孔質シリコン層３２１を選択的に除去し、水素アニール工程によってシリコン単結晶層１２１表面を平坦化する。
【００２４】
次に、図５に示すように、さらに上記シリコン単結晶層１２１とシリコン単結晶基板３１２の絶縁層１１２側とをはり合わせる。はり合わせは熱処理を伴い互いの基板が接着される（第２接着工程）。その後、上述と同様にシリコン単結晶基板３１２を分離する（ＥＬＴＲＡＮの製法による）。シリコン単結晶層１２２側に残された多孔質シリコン層３２２は選択的に除去され、水素アニール工程によってシリコン単結晶層１２２表面が平坦化される。この図４の形態で前記図１の構成が実現される。
【００２５】
さらに、図６に示すように、フォトリソグラフィ工程を用い、第１領域Ａを例えば窒化チタン膜４１／シリコン窒化膜４２の積層でマスクし、第２領域Ｂのシリコン単結晶層１２２及び第２の絶縁層１１２を選択的に除去する。
次に、図７に示すように、シリコン窒化膜４２を除去後、露出している第１の絶縁層１１１上のシリコン単結晶層１２１からエピタキシャル成長させ、少なくともシリコン単結晶層１２２と同一平坦化面以上の厚さにまでシリコン単結晶層１２３を形成する。
次に、図８に示すように、ＣＭＰ（化学的機械的研磨）技術を用いて平坦化する。研磨中に窒化チタン膜４１の検出後、さらに所定時間研磨し続け、窒化チタン膜４１を完全に除去する。洗浄工程、水素アニール工程を経てシリコン単結晶層（１２２，１２３）表面が平坦化される。この図８の形態で前記図２の構成が実現される。
【００２６】
次に、図９に示すように、トレンチ素子分離法によって、素子分離絶縁膜４３を形成する。素子分離絶縁膜４３は、第１領域Ａと第２領域Ｂの間では少なくとも第２の絶縁層１１２に達するようにする。もちろん、分離領域４５に示すように、一部が第１の絶縁層１１１に達するように形成してもよい。このような素子分離絶縁膜４３の構成は、シリコン単結晶層のエッチングマスク（図示せず）に依存する。また、素子分離絶縁膜４３の形成は、ＣＭＰによるシリコン単結晶層平坦化工程前に達成しておくことも考えられる。
このようにして、シリコン単結晶層の厚さの異なる第１素子領域Ａ、第２領域Ｂ、さらに素子分離絶縁膜４３まで構成されているＳＯＩ構造を有する基板を提供することもできる。
【００２７】
上記実施形態の方法によれば、各シリコン単結晶基板３１１，３１２にシリコン単結晶層１２１，１２２及び絶縁層１１１，１１２を形成しておき、第１接着工程及び第２接着工程によって、容易に絶縁層を二重に有するＳＯＩ構造を形成することができる。絶縁層１１１上のシリコン単結晶層１２１をデバイス形成に用いるか、絶縁層１１２上のシリコン単結晶層１２２をデバイス形成に用いるか、必要に応じて選択可能である。デバイスが形成されるシリコン単結晶層（１２１，１２２，１２３）を同一平坦化面にする工程によって、安定したゲート寸法の制御、配線工程、配線構造の達成に寄与する。
【００２８】
なお、基板のはり合わせ技術において、その他スマートカットと呼ばれる製法もある。スマートカットの場合、例えば図３（ａ）におけるシリコン単結晶基板上の多孔質シリコン層（３２１，３２２）は不要で、図４や図５における、はり合わせの後、シリコンの結合が所定の深さの領域で切れるように、所定のエネルギーと濃度で水素を導入する。これにより、各シリコン単結晶基板（３１１，３１２）とシリコン単結晶層（１２１，１２２）の境を脆い状態にして、熱処理することにより各シリコン単結晶基板を分離することもできる。また、このような分離処理を経ずに各シリコン単結晶基板（３１１，３１２）を完全研磨除去する方法もある。
【００２９】
図１０は、本発明の第４実施形態に係るＳＯＩ構造を有する半導体装置の要部構成を示す断面図である。前記第１〜第３実施形態いずれかで示した箇所と同様の箇所には同一の符号を付して説明する。前記図９に示したＳＯＩ構造を有する基板上に、ＭＯＳ型素子が形成されている。ここでは、第１領域Ａには、完全空乏型（ＦＤ）のＮチャネルＭＯＳＦＥＴ５０１が形成されている。第２領域Ｂには、部分空乏型（ＰＤ）のＮチャネルＭＯＳＦＥＴ５０２が形成されている。
【００３０】
ＮチャネルＭＯＳＦＥＴ５０１は、１００ｎｍ以下、好ましくは１０〜５０ｎｍ程度の厚さに制御されたシリコン単結晶層１２２のＰ−型基体にゲート絶縁膜５１１、ゲート電極５２１が形成されている。ゲート電極５２１の側部にはソース・ドレイン領域よりも低濃度のエクステンション領域（Ｎ−領域５３１）形成後に設けられるサイドウォール（スペーサ）５４１が形成されている。ソース・ドレイン領域のＮ＋領域５５１では図示しない部分で所定のコンタクト配線が取られる。
【００３１】
ＮチャネルＭＯＳＦＥＴ５０２は、１００ｎｍ以上、好ましくは１００〜２００ｎｍ程度の厚さに制御されたシリコン単結晶層１２３（１２１を含む）のＰ−型基体にゲート絶縁膜５１２、ゲート電極５２２が形成されている。ゲート電極５２２の側部にはソース・ドレイン領域よりも低濃度のエクステンション領域（Ｎ−領域５３２）形成後に設けられるサイドウォール（スペーサ）５４２が形成されている。ソース・ドレイン領域のＮ＋領域５５２では図示しない部分で所定のコンタクト配線が取られる。
【００３２】
図１１は、本発明の第５実施形態に係るＳＯＩ構造を有する半導体装置の要部構成を示す断面図である。前記第１〜第３実施形態いずれかで示した箇所と同様の箇所には同一の符号を付して説明する。前記図９に示したＳＯＩ構造を有する基板上に、ＭＯＳ型素子が形成されている。ここでは、第１領域Ａには、完全空乏型（ＦＤ）のＮチャネルＭＯＳＦＥＴ５０１が形成されている。第２領域Ｂには、部分空乏型（ＰＤ）で高耐圧タイプのＮチャネルＭＯＳＦＥＴ６０２が形成されている。
【００３３】
ＮチャネルＭＯＳＦＥＴ５０１は、前記図１０の第１領域Ａに形成されている構成と同様であり、同一の符号を付し説明は省略する。
ＮチャネルＭＯＳＦＥＴ６０２は、２００ｎｍ以上、好ましくは５００〜５０００ｎｍ程度の厚さに制御されたシリコン単結晶層１２３（１２２を含む）のＰ−型基体に高耐圧用のゲート絶縁膜６１２、ゲート電極６２２が形成されている。ゲート電極６２２の側部にはソース・ドレイン領域よりも低濃度のＮ−領域６３２形成後に設けられるサイドウォール（スペーサ）６４２が形成されている。Ｎ−領域６３２は絶縁層１１１に到達する深さで形成されている。Ｎ−領域６３２内にソース・ドレイン領域のＮ＋領域６５２が形成されている。Ｎ＋領域６５２では図示しない部分で所定のコンタクト配線が取られる。
【００３４】
上記第４、第５実施形態によれば、それぞれのＭＯＳＦＥＴ５０１、５０２（または６０２）は、同一平坦化面上に構成され、それぞれ絶縁層１１２上または絶縁層１１１上で厚みの異なるシリコン単結晶層１２２、１２１（１２３を含む）が利用される。耐圧性、高速性等、必要に応じて特性の異なった素子が形成可能である。しかも、大きな段差が生じないため、安定したゲート寸法の制御、配線工程、配線構造の実現に寄与する。
【００３５】
以上説明したように本発明によれば、はり合わせ工程を用いるなどして、容易に絶縁層を二重に有するＳＯＩ構造を形成することができる。これにより、第１の絶縁層上のシリコン単結晶層をデバイス形成に用いるか、第２の絶縁層上のシリコン単結晶層をデバイス形成に用いるか、必要に応じて選択可能である。厚みの異なるシリコン単結晶層の基体上に特性の異なる素子が形成できる。しかも、厚みの異なるシリコン単結晶層の基体は同一平坦化面に構成されている。これにより、安定したゲート寸法の制御、配線工程、配線構造の達成に寄与する。この結果、高速用途素子と高耐圧用途素子など、異なる特性のデバイスをより安定して混載させることのできるＳＯＩ構造を有する半導体基板及びその製造方法及び半導体装置を提供することができる。
【図面の簡単な説明】
【００３６】
【図１】第１実施形態のＳＯＩ構造を有する半導体基板の要部構成図。
【図２】第２実施形態のＳＯＩ構造を有する半導体基板の要部構成図。
【図３】第３実施形態に係るＳＯＩ構造を有する半導体基板の製造方法の要部を工程順に示す第１の断面図。
【図４】図３に続く第２の断面図。
【図５】図４に続く第３の断面図。
【図６】図５に続く第４の断面図。
【図７】図６に続く第５の断面図。
【図８】図７に続く第６の断面図。
【図９】図８に続く第７の断面図。
【図１０】第４実施形態に係る半導体装置の要部を示す断面図。
【図１１】第５実施形態に係る半導体装置の要部を示す断面図。
【符号の説明】
【００３７】
１０…ＳＯＩ構造を有する半導体基板、１００…支持基板、１０１，１０２…積層、１１，１１１，１１２…絶縁層、１２，１２１，１２２，１２３…シリコン単結晶層、３１１，３１２…シリコン単結晶基板、３２１，３２２…多孔質シリコン層、４１…窒化チタン膜、４２…シリコン窒化膜、４３…素子分離絶縁膜、４５…分離領域、５０１，５０２，６０２…ＭＯＳＦＥＴ、５１１，５１２，６１２…ゲート絶縁膜、５２１，５２２，６２２…ゲート電極、５３１，５３２，６３２…Ｎ−領域、５４１，５４２，６４２…サイドウォール（スペーサ）、５５１，５５２，６５２…Ｎ＋領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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