(57)【要約】【課題】  高耐圧ＭＩＳトランジスタと低耐圧ＭＩＳトランジスタとを同一基板上に集積した半導体集積回路の低コスト化及び高性能化を図る。【解決手段】  Ｐ型シリコン基板上の同一工程で形成される１００〜２００ナのゲート酸化膜を各々有する高耐圧ＭＩＳＦＥＴと低低圧ＭＩＳＦＥＴとが形成される。各々のトランジスタの閾値電圧はＰ型不純物のチャネルドープにより０．７Ｖ以上に制御され互いに等しい値に制御される。高耐圧ＭＩＳＦＥＴの低濃度ドレイン領域の端部のＮ型領域がチャネルドープによりＰ型化することをチャネルドープの最適化により防止した。【選択図】    図１
2005094042.tif 000002
【特許請求の範囲】
【請求項１】
膜厚を１００〜２００Åに間に設定されたゲート絶縁膜を有する高ドレイン耐圧絶縁ゲート電界効果トランジスタ（ＨＶＭＩＳＦＥＴと略す）と、前記ＨＶＭＩＳＦＥＴと同じ導電型で、かつ、同一の閾値電圧及びゲート絶縁膜を有する低ドレイン耐圧絶縁ゲート電界効果トランジスタ（ＬＶＭＩＳＦＥＴと略す）とを同一の半導体領域の上に構成した半導体集積回路において、前記閾値電圧が０．７Ｖ以上になるように前記ゲート絶縁膜の直下の前記半導体領域の表面濃度を部分的に高くするとともに、前記ＨＶＭＩＳＦＥＴ及び前記ＬＶＭＩＳＦＥＴの各々のドレイン領域及びソース領域がリンの不純物領域から構成されていることを特徴とする半導体集積回路。
【請求項２】
前記ＬＶＭＩＳＦＥＴのチャネル長方向に沿ったゲート電極の最小長さが１．５〜２．５μｍの間に構成されていることを特徴とする第１項記載の半導体集積回路。
【請求項３】
前記ＨＶＭＩＳＦＥＴは、第１導電型の半導体領域の表面にお互いに離れて設けられた第２導電型の前記ソース領域とドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体領域の表面であるチャネル形成領域と、前記チャネル形成領域の上に前記ゲート絶縁膜を介して設けられた前記ゲート電極とから構成されるとともに、前記ドレイン領域が低濃度ドレイン領域と高濃度ドレインとの接続により構成され、前記チャネル領域と前記高濃度ドレイン領域との間に前記低濃度ドレイン領域が配置され、前記低濃度ドレイン領域の上部には前記ゲート絶縁膜に比一桁以上厚いフィールド絶縁膜が自己整合的に構成されたことを特徴とする第１項記載の半導体集積回路。
【請求項４】
第２導電型のＨＶＭＩＳＦＥＴと同じ導電型のＬＶＭＩＳＦＥＴとを第１導電型の半導体領域の上に構成した半導体集積回路の製造方法において、前記半導体領域の上に酸化マスク膜を形成する工程と、分離領域と前記ＨＶＭＩＳＦＥＴの低濃度ドレイン領域になるべき前記酸化マスク膜の領域を感光膜をマスクにしてエッチング除去する工程と、前記酸化マスク膜をマスクとして前記低濃度ドレイン領域となるべき前記半導体領域に第２導電型の不純物をイオン注入する工程と、前記酸化マスク膜をマスクとして前記半導体領域の表面を選択酸化することによりフィールド絶縁膜を形成する工程と、前記酸化マスク膜を除去した後に前記半導体領域上に１００〜２００Åの絶縁膜を形成し前記ＨＶＭＩＳＦＥＴと前記ＬＶＭＩＳＦＥＴのゲート絶縁膜を同時に形成する工程と、前記ＨＶＭＩＳＦＥＴと前記ＬＶＭＩＳＦＥＴの前記ゲート絶縁膜を介した下の前記半導体領域の表面に閾値電圧設定のための第１導電型の不純物を前記フィールド絶縁膜をマスクとしてイオン注入する工程と、前記ゲート絶縁膜の上にゲート電極となる導電膜をパターニングに設ける工程と、前記ゲート電極及び前記フィールド絶縁膜をマスクにして第２導電型の不純物をイオン注入することにより前記ＨＶＭＩＳＦＥＴの高濃度ドレイン領域と前記ＨＶＭＩＳＦＥＴのソース領域と前記ＬＶＭＩＳＦＥＴのドレイン領域と前記ＬＶＭＩＳＦＥＴのソース領域とを形成する工程とから成る半導体集積回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、高耐圧構造の絶縁ゲート電界効果型の半導体装置およびしに製造方法に関し、特に液晶駆動用、感熱紙抵抗駆動用等のドライバーＩＣに用いる半導体集積回路およびその製造方法に関する。
【背景技術】
【０００２】
例えば、感熱紙タイプのプリンターにおいて、発熱抵抗を駆動するＩＣには図２に示すような構造の高耐圧ＭＯＳトランジスタが用いられている。Ｐ型シリコン単結晶基板１の表面にＮ+型ソース領域４とドレイン領域５が設けられている。高耐圧特性を得るために、ドレイン領域５に接続した低濃度ドレイン領域２１をフィールド絶縁膜７の下に設けている。チャネル形成領域はソース領域４とドレイン領域２１との間の基板１の表面になる。チャネル形成領域のインピーダンスがゲート絶縁膜６を介して設けられたゲート電極によって制御される。
【０００３】
発熱抵抗駆動ＩＣの場合、ドレイン耐圧が３０〜５０Ｖである。従って、ゲート絶縁膜の膜圧は５００〜１５００Åのシリコン酸化膜である。ゲート絶縁膜を薄膜化したＩＣについては、従来我々が開発し、特許に出願している（特開平７−２２６５０５号公報参照）。
【特許文献１】特開平７−２２６５０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、図２に示すような従来の高耐圧ＭＯＳトランジスタにおいては、高耐圧特性を得るための低濃度ドレイン領域の拡散深さが浅いために、そこでの抵抗増により大きな電流を流すためには大きな面積のトランジスタが必要であった。また、ドレイン領域２１の抵抗を減らすために濃度を高くするとドレイン耐圧が１０Ｖ以下に低くなってしまった。さらに、別の方法として、低濃度のまま拡散の深さを深くするとドレイン領域２１が横方向にも大きくなり大きなトランジスタになってしまった。さらに、図２に示したような高耐圧ＭＯＳＦＥＴ（ゲート絶縁膜が薄く、かつ、低濃度ドレイン領域が自己整合的にフィールド絶縁膜下に形成されたＮ型フィールドドープである高耐圧ＭＯＳＦＥＴ）の場合には、チャネル領域と低濃度ドレインとの接する領域において、オフセット領域が形成され電流駆動能力が逆に低下することがあった。
【０００５】
そこで、この発明の目的は、ドレイン領域に１０Ｖ以上の高電圧が印加される高電圧ＭＯＳトランジスタにおいて、小さな面積で大きな電流を流すことができ、電流駆動能力が低下しない、半導体装置を得ることにある。  さらに、この発明の目的は、簡単な製造方法で安く製造できる半導体装置を得ることにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために以下の手段を用いた。
【０００７】
（１）膜厚を１００〜２００Åに間に設定されたゲート絶縁膜を有する高ドレイン耐圧絶縁ゲート電界効果トランジスタ（以後ＨＶＭＩＳＦＥＴと略す）と、ＨＶＭＩＳＦＥＴと同じ導電型で、かつ、同一の閾値電圧及びゲート絶縁膜を有する低ドレイン耐圧絶縁ゲート電界効果トランジスタ（以後ＬＶＭＩＳＦＥＴと略す）とを同一の半導体領域の上に構成した半導体集積回路において、閾値電圧が０．７Ｖ以上になるようにゲート絶縁膜の直下の半導体領域の表面濃度を部分的に高くするとともにＨＶＭＩＳＦＥＴ及びＬＶＭＩＳＦＥＴの各々のドレイン領域及びソース領域がリンの不純物領域から構成されている半導体集積回路とした。
【０００８】
（２）ＬＶＭＩＳＦＥＴのチャネル長方向に沿ったゲート電極の最小長さが１．５〜２．５μｍの間に構成されている（１）の半導体集積回路とした。
【０００９】
（３）ＨＶＭＩＳＦＥＴは、第１導電型の半導体領域の表面にお互いに離れて設けられた第２導電型のソース領域とドレイン領域と、ソース領域とドレイン領域との間の半導体領域の表面であるチャネル形成領域と、チャネル形成領域の上にゲート絶縁膜を介して設けられたゲート電極とから構成されるとともに、ドレイン領域が低濃度ドレイン領域と高濃度ドレインとの接続により構成され、チャネル領域と高濃度ドレイン領域との間に低濃度ドレイン領域が配置され、低濃度ドレイン領域の上部にはゲート絶縁膜に比一桁以上厚いフィールド絶縁膜が自己整合的に構成された（１）の半導体集積回路とした。
【００１０】
（４）第２導電型のＨＶＭＩＳＦＥＴと同じ導電型のＬＶＭＩＳＦＥＴとを第１導電型の半導体領域の上に構成した半導体集積回路の製造方法において、半導体領域の上に酸化マスク膜を形成する工程と、分離領域とＨＶＭＩＳＦＥＴの低濃度ドレイン領域になるべき酸化マスク膜の領域を感光膜をマスクにしてエッチング除去する工程と、酸化マスク膜をマスクとして低濃度ドレイン領域となるべき半導体領域に第２導電型の不純物をイオン注入する工程と、酸化マスク膜をマスクとして半導体領域の表面を選択酸化することによりフィールド絶縁膜を形成する工程と、酸化マスク膜を除去した後に半導体領域上に１００〜２００Åの絶縁膜を形成しＨＶＭＩＳＦＥＴとＬＶＭＩＳＦＥＴのゲート絶縁膜を同時に形成する工程と、ＨＶＭＩＳＦＥＴとＬＶＭＩＳＦＥＴのゲート絶縁膜を介した下の半導体領域の表面に閾値電圧設定のための第１導電型の不純物をフィールド絶縁膜をマスクとしてイオン注入する工程と、ゲート絶縁膜の上にゲート電極となる導電膜をパターニングに設ける工程と、ゲート電極及び前記フィールド絶縁膜をマスクにして第２導電型の不純物をイオン注入することによりＨＶＭＩＳＦＥＴの高濃度ドレイン領域とＨＶＭＩＳＦＥＴのソース領域とＬＶＭＩＳＦＥＴのドレイン領域とＬＶＭＩＳＦＥＴのソース領域とを形成する工程とから成る半導体集積回路の製造方法とした。
【発明の効果】
【００１１】
この発明は、以上説明したように、フィールド絶縁膜に対して自己整合的にチャネルドープと高耐圧用低濃度ドレイン領域を設け高耐圧トランジスタの電流駆動能力を向上することができる。ゲート絶縁膜を薄くするとともに、その場合に限って発生しやすい高閾値化現象を防ぐことにより、高駆動化することができる。閾値電圧として異常が発生しない場合においても、従来よりトランジスタよりも電流駆動能力（具体的にはチャネルコンダクタンス）が増加する。
【発明を実施するための最良の形態】
【００１２】
【実施例】
【００１３】
以下に、図面を用いて本発明の半導体集積回路とその製造方法の実施例を説明する。
図１は、本発明の半導体集積回路の製造方法を示した高ドレイン耐圧絶縁ゲート電界効果トランジスタ（ＨＶＭＩＳＦＥＴ）部分の工程順断面図である。
【００１４】
図１（ａ）に示すように、Ｐ型シリコン基板の表面に５００Åの酸化膜１１を介して１５００Åのチッ化シリコン膜１２をＬＰＣＶＤ法により形成する。１５００Åのチッ化シリコン膜には、後工程で酸化マスク膜として作用する。トランジスタ同志の電気的分離をするための分離領域とＨＶＭＩＳＦＥＴの低濃度ドレイン領域を形成するべきチッ化シリコン膜１２の部分を感光膜であるレジスト膜１３をマスクにエッチング除去する。レジスト膜１３は、ステッパーなどの露光装置により部分的に感光されパターニングされる。
【００１５】
チッ化シリコン膜１２がパターニングされた後に、チッ化シリコン膜１２をマスクにして低濃度ドレイン領域を形成するためのＮ型不純物リンがイオン注入される。ＨＶＭＩＳＦＥＴのＯＦＦ時のドレイン耐圧を３０Ｖ以上にするために、ドーズ量は２×１０13ｃｍ-2以下にする。
【００１６】
リンをイオン注入する時、図１のようにレジスト膜１３が残っている状態でイオン注入してもよい。また、Ｎ型トランジスタ間の分離領域には図１には図示してないが、Ｐ型不純物であるボロンをイオン注入する。分離領域にＰ型不純物を、ＨＶＭＩＳＦＥＴの低濃度ドレイン領域に対応した基板表面にＮ型不純物をイオン注入した後に、図１（ｂ）に示すように、チッ化シリコン膜１２をマスクとして基板１を選択酸化する。９００°Ｃ以上の高温の熱酸化により５０００Å〜１００００Åの膜厚のフィールド酸化膜７を形成する。この膜厚は、この後の工程で形成されるゲート酸化膜の１０倍以上厚い膜である。図１（ｂ）のようにＨＶＭＩＳＦＥＴの低濃度ドレイン領域２１の上にフィールド酸化膜７が形成される。図示しないが分離領域にもフィールド酸化膜７が同時に形成され、その下の半導体基板１の表面にはＰ型のフィールドドープ領域が形成される。
【００１７】
次に、チッ化シリコン膜１２及び酸化膜１１をエッチング除去して、フィールド酸化膜以外の部分の基板１の表面を露出する。露出した表面を８００°Ｃ〜１０００°Ｃの高温熱酸化により酸化して１００〜２００Åのゲート酸化膜１４を形成する。ゲート酸化膜１４を形成した後に、図１（ｃ）に示すように、閾値制御用のチャネルドープとして、フィールド酸化膜７をマスクとしてＰ型不純物のボロンをイオン注入する。ゲート絶縁膜が１００〜２００Åと薄く、基板１も１０15ａｔｏｍｓ／ｃｍ3 以下の低濃度の場合、閾値電圧を０．７Ｖ以上にするためには、１０12ｃｍ-2以上のドーズ量を必要とする。チャネルドープの深さを浅くできるので好ましい。チャネルドープの加速エネルギーも、ピーク濃度が基板１とゲート酸化膜６と界面位置、もしくは、少し基板側になるように選択する。
【００１８】
次に、ゲート電極となる多結晶シリコン膜をＬＰＣＶＤ法により、ゲート酸化膜６及びフィールド酸化膜７の上全面に形成する。多結晶シリコン膜は、通常のフォト工程によりパターニングされて、図１（ｄ）に示すように、ゲート電極８となる。さらに、ゲート電極８とフィールド酸化膜７をマスクとして、Ｎ型不純物であるリンをイオン注入してＮ型高濃度領域のソース領域４とＮ型高濃度領域のドレイン領域５を形成する。これらの高濃度領域は、イオン注入後の不純物活性のためのアニール処理により電気的に低抵抗になる。不純物元素としてリンを用いることにより、９５０°Ｃ以下の温度で充分活性化することができる。Ｎ型の高高濃度のドレイン領域５及びソース領域４を形成後、基板１の表面に中間絶縁膜としてＢＰＳＧ膜を形成する。ソース領域、ドレイン領域及びゲート電極の電極を取る場所の中間絶縁膜に通常のフォト工程を用いてコンタクトホールを形成する。次に、配線として機能するアルミ膜をコンタクト上にパターニングする。最後に、最終保護膜のチッ化シリコン膜をプラズマＣＶＤにより完成する。
【００１９】
本発明の半導体集積回路のＨＶＭＩＳＦＥＴの部分について図１（ｄ）を用いて説明する。１０15ａｔｏｍｓ／ｃｍ3 以下の低濃度のＰ型シリコン基板の表面に間隔を置いて１０19ａｔｏｍｓ／ｃｍ3 以上のリン元素を含む高濃度のドレイン領域５とソース領域４が配置されている。高濃度ソース領域４と高濃度ドレイン領域５との間の基板１の表面は、ゲート絶縁膜６を介してゲート電極８によって表面電位を制御されるチャネル形成領域１０と、チャネル形成領域１０と高濃度ドレイン領域５との間に低濃度ドレイン領域２１が配置されている。低濃度ドレイン領域２１は１０19ａｔｏｍｓ／ｃｍ3 より低濃度になっている。低濃度ドレイン領域２１は、フィールド酸化膜７の直下に自己整合的に設けられている。チャネル形成領域１０の表面には、Ｐ型不純物のボロン元素がフィールド酸化膜７に対し自己整合的にチャネルドープ工程により表面近傍に注入されている。高濃度のソース領域４と低濃度ドレイン領域との間の基板１の表面であるチャネル形成領域１０の長さ（チャネル長）は、ゲート絶縁膜を１００〜２００Åと薄膜化したことにより２．５μｍ以下にすることができた。ＨＶＭＩＳＦＥＴの閾値電圧派、充分な量のチャネルドープにより０．７Ｖ以上の値になっている。従って、チャネル形成領域１０の表面においては、表面程ボロン濃度が高くなっている。
【００２０】
図３は、本発明の半導体集積回路のＨＶＭＩＳＦＥＴ部分の別の実施例の断面図である。図３のＨＶＭＩＳＦＥＴは、ソース領域がドレイン領域と同様に高耐構造で形成されている。即ち、チャネル形成領域１０と高濃度ソース領域４との間に低濃度ソース領域２１が配置されている。低濃度ソース領域２１の上には自己整合的にフィールド酸化膜７が設けられている。図３のソース領域はドレイン領域とゲート電極８を中心に線対象に配置されている。製造方法は、図１と同様にして形成することができる。
【００２１】
図４は、同じ基板１の表面に配置された低ドレイン耐圧絶縁ゲート電界効果トランジスタ（ＬＶＭＩＳＦＥＴ）の断面図である。Ｐ型シリコン基板１の表面に互いに離れて高濃度のソース領域４と高濃度のドレイン領域５が配置されている。ソース領域４とドレイン領域５との間の基板１の表面であるチャネル形成領域１０Ａには、ＨＶＭＩＳＦＥＴと同じ工程で導入された閾値制御用ボロンが分布している。チャネル形成領域１０Ａの上には、ゲート酸化膜６を介してゲート電極８が配置されている。ゲート酸化膜６及びゲート電極８は、ＨＶＭＩＳＦＥＴと同じ工程で同時に形成されている。高濃度領域４、５もＨＶＭＩＳＦＥＴと同じ工程で、ゲート電極８とフィールド酸化膜７とをマスクにイオン注入されて形成されている。フィールド酸化膜７の下の基板１の表面には各々のトランジスタの間の電気的分離をするためのＰ型不純物領域２２が設けられている。ゲート電極８のチャネル方向の最小長さは、ホットエレクトロンの発生量を減らすために、１．５μｍ〜２．５μｍ程度長く加工されている。高濃度領域４、５は、ＨＶＭＩＳＦＥＴと同じ工程で形成されており、表面濃度が１０19ａｔｏｍｓ／ｃｍ3 以上のリン元素を含む領域である。ＨＶＭＩＳＦＥＴのＯＦＦ時のドレイン耐圧は、ＩＣの電源電圧の少なくとも４倍以上高い電圧になるように形成する。
【００２２】
図５は、本発明の効果を示す実験データである。図５の横軸は、ＨＶＭＩＳＦＥＴとＬＶＭＩＳＦＥＴのゲート酸化膜６の膜厚である。縦軸のΔＶTHはＨＶＭＩＳＦＥＴの閾値電圧とＬＶＭＩＳＦＥＴの閾値電圧との差である。本発明の半導体集積回路の製造方法によれば、ゲート酸化膜６の膜厚にかかわらず同一工程で形成したＨＶＭＩＳＦＥＴとＬＶＭＩＳＦＥＴとの閾値電圧は同じ値になる。しかし、ゲート酸化膜６の形成前に閾値制御のためのチャネルドープを行った場合には、ゲート酸化膜６の膜厚が２００Åより薄い場合、ΔＶTHが急激に増加してしまう。２００Åより薄膜化した場合、ＬＶＭＩＳＦＥＴ自体は正常に形成されているが、ＨＶＭＩＳＦＥＴの閾値電圧が急激に増加してしまう現象を発見した。即ち、図１、図３に示したようなＨＶＭＩＳＦＥＴの場合、高濃度のＰ型不純物をチャネル形成領域１０に導入することにより、チャネル形成領域１０と低濃度領域２１との交わる部分にゲート酸化膜６の直下に比べ高い閾値電圧となる領域が局部的に生じる。
【００２３】
高濃度のＰ型チャネルドープにより、フィールド酸化膜７に対して自己整合的に導入された低濃度ドレイン領域２１の端部のＮ型不純物領域をＰ型化してしまう。従って、フィールド酸化膜７の端部のゲートバースビーク直下の基板１の表面がＰ型化して閾値電圧を高くしてしまう。この現象は、ＨＶＭＩＳＦＥＴに特有な現象である。チャネルドープ及び低濃度領域２１が互いにフィールド酸化膜に対して自己整合的に交わるように配置されるために、この特有な異常現象が現れる。言いかえれば、ゲート酸化膜６が２００Åより薄膜化した場合に現れる現象である。電源電圧として３Ｖで動作する場合、ゲート電極８には最大３Ｖ印加される。従って、ゲート酸化膜６は１００Åまで薄膜化できる。
【００２４】
以上説明したように、ＨＶＭＩＳＦＥＴのチャネルドープのＰ型不純物分布を表面近傍に浅く形成することにより、ＨＶＭＩＳＦＥＴとＬＶＭＩＳＦＥＴの閾値電圧を同じ値に制御して形成できる。チャネルドープのＰ型不純物を浅く形成するためには、ゲート酸化後に非常に浅くイオン注入するだけでなく、イオン注入後の熱処理も低温にする必要がある。チャネルドープの不純物分布を浅く維持するには、短時間熱処理が可能なランプアニールが好ましい。また、高濃度のＮ型ソース領域、ドレイン領域の活性化を低温で行うために、Ｎ型不純物としてヒ素でなくリンを用いる必要がある。リンを用いることにより、チャネルドープ後のアニール処理の最高温度を９００°Ｃ以下にできる。通常の炉を用いた活性化の場合には、少なくともチャネルドープ後の最高温度は９５０°Ｃより低温にすべきである。
【図面の簡単な説明】
【００２５】
【図１】本発明の半導体集積回路の高耐圧ＭＩＳＦＥＴの部分の工程順断面図である。
【図２】従来の半導体集積回路の高耐圧ＭＩＳＦＥＴの構造を示す断面図である。
【図３】本発明の別の実施例である半導体集積回路の高耐圧ＭＩＳＦＥＴの断面図である。
【図４】本発明の半導体集積回路の低耐圧ＭＩＳＦＥＴの断面図である。
【図５】本発明の半導体集積回路とその製造方法によって得られたトランジスタの閾値電圧のゲート絶縁膜厚依存性の特性図である。
【符号の説明】
【００２６】
１  Ｐ型シリコン基板
４  高濃度Ｎ型ソース領域
５  高濃度Ｎ型ドレイン領域
６  ゲート絶縁膜
７  フィールド絶縁膜
８  ゲート電極
１０  チャネル形成領域
２１  低濃度Ｎ型領域
【図１】
2005094042.tif 000003
【図２】
2005094042.tif 000004
【図３】
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【図４】
2005094042.tif 000006
【図５】
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