(57)【要約】【課題】  直流領域から交流領域にかけてほぼ一定のゲインを示す低雑音・低バイアス電流・低オフセットの信号入力回路を提供する。【解決手段】  少なくとも一方がボルテージフォロワの非反転型の第１オペアンプＡ２１と第２オペアンプＡ２２とをＣＲ時定数回路を介して接続してなり、第１オペアンプＡ２１に測定信号が入力されるオフセット補償回路２０と、第１，第２オペアンプＡ２１，Ａ２２からの出力信号を受けて動作する一対のＦＥＴ１，ＦＥＴ２を有する差動増幅回路１０と、差動増幅回路１０に接続された出力用第３オペアンプＡ１とを含み、一方のＦＥＴ１のゲートを第１オペアンプＡ２１の非反転入力端子に接続し、他方のＦＥＴ２のゲートを第２オペアンプＡ２２の非反転入力端子に接続する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
少なくとも一方がボルテージフォロワの非反転型である第１オペアンプと第２オペアンプとをそれらの出力端子間をＣＲ時定数回路を介して接続してなり、少なくとも上記第１オペアンプに測定信号が入力されるオフセット補償回路と、上記第１および第２オペアンプからの出力信号を受けて動作する第１および第２の２つの電界効果トランジスタを有する差動増幅回路と、上記差動増幅回路に接続された出力用の第３オペアンプとを含み、
上記第１電界効果トランジスタのゲートが上記第１オペアンプの非反転入力端子に接続され、上記第２電界効果トランジスタのゲートが上記第２オペアンプの非反転入力端子に接続されていることを特徴とする電気測定器の信号入力回路。
【請求項２】
上記第２電界効果トランジスタのゲートには上記第３オペアンプの出力電圧を所定に分圧した分圧電圧が印加されることを特徴とする請求項１に記載の電気測定器の信号入力回路。
【請求項３】
上記第１オペアンプと上記第２オペアンプとにチョッパ型オペアンプを用いることを特徴とする請求項１または２に記載の電気測定器の信号入力回路。
【請求項４】
上記第１電界効果トランジスタと上記第２オペアンプ間および上記第２電界効果トランジスタと上記第１オペアンプ間には、それぞれ抵抗値もしくは抵抗比の等しい抵抗素子が接続されていることを特徴とする請求項１ないし３のいずれか１項に記載の電気測定器の信号入力回路。
【請求項５】
上記第１オペアンプの非反転入力端子が接地され、上記第３オペアンプの出力側に測定信号の入力端子が接続されることを特徴とする請求項１ないし４のいずれか１項に記載の電気測定器の信号入力回路。
【請求項６】
上記第１オペアンプと上記第２オペアンプの各出力信号が入力される差動オペアンプを備え、上記差動オペアンプの出力信号が所定の分圧抵抗回路を介して上記差動増幅回路に与えられることを特徴とする請求項１ないし３のいずれか１項に記載の電気測定器の信号入力回路。
【請求項７】
当該信号入力回路の測定信号入力ラインには、理想リミッタとローパスフィルタとが含まれることを特徴とする請求項１ないし６のいずれか１項に記載の電気測定器の信号入力回路。
【請求項８】
上記ローパスフィルタは、高抵抗と小容量コンデンサの組み合わせからなる第１時定数回路と、低抵抗と大容量コンデンサの組み合わせからなる第２時定数回路と、測定レンジに応じて上記第１時定数回路と上記第２時定数回路のいずれか一方を選択する切替手段とを備えていることを特徴とする請求項７に記載の電気測定器の信号入力回路。
【請求項９】
上記第３オペアンプの出力段にはレンジ切替回路が設けられているとともに、上記第１オペアンプと上記第２オペアンプの各反転端子間には上記ＣＲ時定数回路に対して並列的に常開スイッチと抵抗とが直列に接続されており、レンジ切替時には上記常開スイッチが一時的に閉じられることを特徴とする請求項１ないし８のいずれか１項に記載の電気測定器の信号入力回路。
【請求項１０】
上記第１オペアンプ自体が非反転入力端子もしくは反転入力端子のいずれか一方の入力端子として用いられ、上記第２オペアンプ自体がいずれか他方の入力端子として用いられることを特徴とする請求項１，３，４，７，８のいずれか１項に記載の電気測定器の信号入力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧を測定する抵抗計やデジタルマルチメータ，記録計などの電気測定器に用いられる信号入力回路に関し、さらに詳しく言えば、信号入力回路の低雑音・低バイアス電流・低オフセット化を図る技術に関するものである。
【背景技術】
【０００２】
電気測定器において、その信号入力回路の性能は測定系全体の信頼性に影響をおよぼすため、特に高精度が要求される測定系では入念に設計される。まず、雑音が少ないことが条件に挙げられる。低雑音化するには通常バイポーラのオペアンプが選択されるが、バイポーラのオペアンプではバイアス電流が大きくなる。低バイアス電流化を図るにはＦＥＴ（電界効果トランジスタ）入力のオペアンプが好ましいが、通常のＦＥＴ入力のオペアンプではオフセット電圧が大きく、また、チョッパタイプのオペアンプの場合には雑音が大きくなる。
【０００３】
そこで、図９に示すように、オペアンプＡ１の入力段に一対のＦＥＴ１，ＦＥＴ２を有する差動増幅回路１０を追加し、この差動増幅回路１０で入力信号を増幅してオペアンプＡ１に与えることにより、オペアンプＡ１の雑音を低く抑えることが知られている。この場合、ＦＥＴの選択によっては雑音１ｎＶ／ｒｔ（Ｈｚ），バイアス電流１ｐＡのアンプを実現することができる。しかしながら、実際にはＦＥＴのばらつきでオフセット電圧がきわめて大きくなることがあるためトリマ１０ａで調整する必要がある。
【０００４】
この点を解決するため、図１０に示すように、入力側に抵抗Ｒ１，コンデンサＣ１の時定数回路を持ち、帰還系に抵抗Ｒ２，コンデンサＣ２の時定数回路を有する低ドリフトのチョッパ型オペアンプＡ２からなるオートゼロ回路を追加した信号入力回路が提案されている（下記非特許文献１参照）。
【０００５】
この信号入力回路では、オペアンプＡ２の非反転端子に入力される測定電圧Ｖｐを差動増幅回路１０の一方のＦＥＴ１のゲートにも加える。他方のＦＥＴ２のゲートには出力用オペアンプＡ１の出力電圧Ｖｏを抵抗Ｒｓ，Ｒｆで分圧した電圧ＶＮを印加するとともに、ＦＥＴ２のゲートを抵抗Ｒ２を介してオペアンプＡ２の反転端子に接続する。また、装置内電源の電圧ＶＣＣを抵抗ＲＰを介して一方のＦＥＴ１のドレインに加え、他方のＦＥＴ２のドレインにはオペアンプＡ２の出力電圧を抵抗ＲＮ１〜ＲＮ３を含む抵抗分圧回路を介して印加する。
【０００６】
動作としては、出力用オペアンプＡ１の出力電圧Ｖｏが増大すると、これに伴って分圧電圧ＶＮおよびオペアンプＡ２の反転端子電圧も増加するため、オペアンプＡ２の出力電圧は減少する。これにより、出力用オペアンプＡ１の非反転端子電圧が減少するため、その出力電圧Ｖｏも減少に転ずる。
【０００７】
ここで、図１１に上記信号入力回路の差動増幅回路１０の等価回路を示し、その動作を数学的に解析する。なお、ＲＮは抵抗ＲＮ１〜ＲＮ３の合成抵抗，ＩＤＰはＦＥＴ１のドレインに流れ込む電流，ＩＤＮはＦＥＴ２のドレインに流れ込む電流，ＶＡはＦＥＴ１，ＦＥＴ２の電流吸い込み側（ソース側）の電圧で、オペアンプＡ２の出力電圧を示す式に含まれているｓはｊωを意味している。また、下記式中に含まれているＴ１はＲ１，Ｃ１の時定数，Ｔ２はＲ２，Ｃ２の時定数，ｇｍはコンダクタンスである。
【０００８】
まず、ＦＥＴ１，ＦＥＴ２に対する供給電流と吸い込み電流との関係を（数１）にまとめて示す。
【数１】
2005072815.tif 000003
次に、バイポーラの出力用オペアンプＡ１に入力される差電圧の展開式を（数２）に示す。
【数２】
2005072815.tif 000004
【０００９】
上記（数２）において、交流領域では差電圧に含まれる交流分は０であるため、ＶＮとＶＰは（数３）の関係となる。
【数３】
2005072815.tif 000005
【００１０】
一般的に、１／ＴＣ≪１／Ｔ１であるから、
（１）０Ｈｚ〜１／２πＴＣでは
ＶＮ＝ＶＰ
（２）１／２πＴＣ〜１／２πＴ１では（数４）
【数４】
2005072815.tif 000006
（３）１／２πＴ１〜では
ＶＮ＝ＶＰ
となる。ただし、ＲＦ≪Ｒ２の条件が満たされない場合、１／２πＴ１〜では（数５）
【数５】
2005072815.tif 000007
となる。
【００１１】
ここで、ｇｍ＝０．０２，ＲＰ＝１ｋΩ，ＲＮ１＝１５０Ω，ＲＮ２＝８．４ｋΩ，ＲＮ３＝８００Ω（ＲＮ＝９４７Ω），Ｔ１＝Ｔ２＝１とするとＴｃ＝１１１０となり、Ｔ１＝Ｔ２であるため、上記（数４）はＶＮ＝ＶＰとなる。
【００１２】
上記信号入力回路によれば、オペアンプＡ２に低ドリフトのチョッパ型オペアンプを採用していることにより、低雑音，低バイアス電流，低ドリフトのアンプが実現できるが、次のような問題がある。
【００１３】
すなわち、オペアンプＡ２がチョッパ型であるため、そのチョッパ雑音を除去するためとして、入力側に抵抗Ｒ１，コンデンサＣ１の時定数回路が入れられている。そのため、特に高抵抗測定時においては、コンデンサＣ１にチャージされる時間分だけ応答速度が遅くなることがある。
【００１４】
また、交流領域での入力インピーダンスも抵抗Ｒ１，コンデンサＣ１の時定数に支配されるが、特にインピーダンスの高い場合、交流領域で誤差を生ずる確率が高くなる。これはコンデンサＣ１に起因する。
【００１５】
すなわち、上記ではＴ１＝Ｔ２としたが、一般的にコンデンサは約±５％程度の容量誤差を持っており、最悪の場合でＴ１＝０．９５，Ｔ２＝１．０５（Ｔｃ＝１１６５）となる。この値を上記（数４）に代入すると、１／２πＴＣ〜１／２πＴ１の領域で、
ＶＮ＝１．００００８６ＶＰ
となる。これは例えば１００００００カウントで最大８６カウントの誤差が生ずることに相当し、図１１に示すように、１／２πＴＣ〜１／２πＴ１の領域でゲインに段差（オーバーシュートもしくはアンダーシュート）ができ、一定に達するまでにかなりの時間を要することを意味する。
【非特許文献１】ＬＩＮＥＡＲ  ＴＥＣＨＮＯＬＯＧＹ社，Ａｐｐｌｉｃａｔｉｏｎ  Ｎｏｔｅ６１（ＡＮ６１−１３）
【発明の開示】
【発明が解決しようとする課題】
【００１６】
したがって、本発明の課題は、直流領域から交流領域にかけてほぼ一定のゲインを示す低雑音・低バイアス電流・低オフセットである信号入力回路を提供することにある。
【課題を解決するための手段】
【００１７】
上記課題を解決するため、本発明の信号入力回路は、少なくとも一方がボルテージフォロワの非反転型である第１オペアンプと第２オペアンプとをそれらの出力端子間をＣＲ時定数回路を介して接続してなり、少なくとも上記第１オペアンプに測定信号が入力されるオフセット補償回路（ＤＣサーボ回路）と、上記第１および第２オペアンプからの出力信号を受けて動作する第１および第２の２つの電界効果トランジスタを有する差動増幅回路と、上記差動増幅回路に接続された出力用の第３オペアンプとを含み、上記第１電界効果トランジスタのゲートが上記第１オペアンプの非反転入力端子に接続され、上記第２電界効果トランジスタのゲートが上記第２オペアンプの非反転入力端子に接続されていることを特徴としている。
【００１８】
本発明の好ましい態様によれば、上記第２電界効果トランジスタのゲートには上記第３オペアンプの出力電圧を所定に分圧した分圧電圧が印加される。なお、この信号入力回路は、上記第１オペアンプ自体が非反転入力端子もしくは反転入力端子のいずれか一方の入力端子で、上記第２オペアンプ自体がいずれか他方の入力端子であるオペアンプ回路としても用いることができる。
【００１９】
低オフセット化を図るうえで、上記第１オペアンプと上記第２オペアンプとにチョッパ型オペアンプを用いることが好ましい。また、雑音を低減するうえで、上記第１電界効果トランジスタと上記第２オペアンプ間および上記第２電界効果トランジスタと上記第１オペアンプ間には、それぞれ抵抗値の等しい抵抗素子が接続されてることが好ましい。
【００２０】
本発明には、上記第１オペアンプの非反転入力端子が接地され、上記第３オペアンプの出力側に測定信号の入力端子が接続される態様も含まれる。また、上記第１オペアンプと上記第２オペアンプの各出力信号が入力される差動オペアンプを備え、上記差動オペアンプの出力信号が所定の分圧抵抗回路を介して上記差動増幅回路に与えられる態様も本発明に含まれる。
【００２１】
上記オフセット補償回路に規定以上の電圧が入力されないように、当該信号入力回路の測定信号入力ラインに理想リミッタとローパスフィルタとを含ませることが好ましい。さらに好ましくは、上記ローパスフィルタに高抵抗と小容量コンデンサの組み合わせからなる第１時定数回路と、低抵抗と大容量コンデンサの組み合わせからなる第２時定数回路とを含ませ、測定レンジに応じていずれか一方の時定数回路を選択するとよい。
【００２２】
また、上記第３オペアンプの出力段にレンジ切替回路が設けられている場合、上記第１オペアンプと上記第２オペアンプの各反転端子間に上記ＣＲ時定数回路に対して並列的に常開スイッチと抵抗とを直列に接続し、レンジ切替時には上記常開スイッチを一時的に閉じて上記ＣＲ時定数回路をキャンセルすることにより、上記第２オペアンプを短時間で安定させることができる。
【発明の効果】
【００２３】
本発明によれば、測定信号の入力側からコンデンサを排除し、その代わりに上記第１オペアンプと上記第２オペアンプとを含むオフセット補償回路を設けたことにより、直流領域から交流領域にかけてのゲインがほぼ一定であるとともに、低雑音・低バイアス電流・低オフセットの信号入力回路を実現することができる。
【発明を実施するための最良の形態】
【００２４】
次に、図１ないし図７により、本発明のいくつかの実施形態について説明するが、本発明はこれに限定されるものではない。なお、この実施形態の説明において、先の図９により説明した従来例と同一もしくは同一とみなされてよい構成要素には、それと同じ参照符号を用いる。
【００２５】
まず、図１を参照して、本発明による信号入力回路において、出力用のオペアンプＡ１には広帯域のバイポーラオペアンプが用いられ、また、一対のＦＥＴ１，ＦＥＴ２を含む差動増幅回路１０についても、その抵抗分圧回路を除いて基本的には上記従来例と同じであってよい。なお、この実施形態の説明において、出力用のオペアンプＡ１を第３オペアンプという。
【００２６】
本発明は信号入力側にオフセット補償回路２０を用いることを特徴としている。このオフセット補償回路２０は、第１オペアンブＡ２１と第２オペアンブＡ２２とを備え、それらの各出力端子間は高周波領域での雑音を抑圧するための抵抗ＲとコンデンサＣの時定数回路を介して接続されている。
【００２７】
この例において、第１オペアンブＡ２１はボルテージフォロワの非反転型であり、第１オペアンブＡ２２はその帰還回路内にコンデンサＣを含むため、直流領域においては積分器として動作し、交流領域においてはボルテージフォロワとして動作する。
【００２８】
なお、コンデンサＣを第２オペアンブＡ２２側でなく、第１オペアンブＡ２１側に入れてもよい。なお、この例においては、第１オペアンブＡ２１の非反転端子に図示しないセンサからの測定電圧ＶＰが入力される。
【００２９】
差動増幅回路１０の一方のＦＥＴ１のゲートは第１オペアンブＡ２１の非反転端子に接続されており、したがってＦＥＴ１のゲートにも測定電圧ＶＰが印加される。ＦＥＴ１のドレインは抵抗ＲＰ１，ＲＰ２，ＲＰ３を含む抵抗分圧回路１１を介して第２オペアンブＡ２２の出力端子に接続されている。
【００３０】
他方のＦＥＴ２のゲートには、出力用の第３オペアンプＡ１の出力電圧Ｖｏを抵抗Ｒｓ，Ｒｆで分圧した電圧ＶＮが印加される。また、ＦＥＴ２のゲートは第２オペアンプＡ２２の非反転端子に接続されている。ＦＥＴ２のドレインは抵抗ＲＮ１，ＲＮ２，ＲＮ３を含む抵抗分圧回路１２を介して第１オペアンプＡ２１の出力端子に接続されている。
【００３１】
抵抗分圧回路１１と抵抗分圧回路１２は、全周波数領域で一定のゲインが得られるように対称形として装置内電源ＶＣＣに接続されている。すなわち、抵抗分圧回路１１において、抵抗ＲＰ１と抵抗ＲＰ３とが装置内電源ＶＣＣとＦＥＴ１のドレインとの間に直列に接続され、抵抗ＲＰ２は抵抗ＲＰ１と抵抗ＲＰ３の接続点と第２オペアンブＡ２２の出力端子との間に接続されている。同様に、抵抗分圧回路１２においては、抵抗ＲＮ１と抵抗ＲＮ３とが装置内電源ＶＣＣとＦＥＴ２のドレインとの間に直列に接続され、抵抗ＲＮ２は抵抗ＲＮ１と抵抗ＲＮ３の接続点と第１オペアンブＡ２１の出力端子との間に接続されている。
【００３２】
ここで、図２に本発明の信号入力回路における差動増幅回路１０の等価回路を示し、その動作を数学的に解析する。なお、ＲＮは抵抗ＲＮ１〜ＲＮ３の合成抵抗，ＲＰは抵抗ＲＰ１〜ＲＰ３の合成抵抗，ＩＤＰはＦＥＴ１のドレインに流れ込む電流，ＩＤＮはＦＥＴ２のドレインに流れ込む電流，ＶＡはＦＥＴ１，ＦＥＴ２の電流吸い込み側（ソース側）の電圧で、第２オペアンプＡ２２の出力電圧を示す式に含まれているｓはｊωを意味している。下記式中に含まれているｇｍはコンダクタンスである。なお、ＦＥＴ１，ＦＥＴ２に対する供給電流と吸い込み電流との関係を先に示した（数１）と同じである。
【００３３】
まず、第３オペアンプＡ１の開ループゲインＡｏが十分大きければ、ＦＥＴ１とＦＥＴ２の各ドレイン間の差電圧は０となる。したがって、差電圧は次式（Ａ）で示される。
【数６】
2005072815.tif 000008
【００３４】
（ａ）ω→０（ｓ＝ｊω→０）の直流領域では、上記式（Ａ）の両辺にｓをかけて次式（Ｂ）とし、その極限をとると次式（Ｃ）が得られる。
【数７】
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【数８】
2005072815.tif 000010
【００３５】
よって、ＶＰ＝ＶＮ＝ＲＳ×ＶＯ／（ＲＳ＋ＲＦ）…（Ｄ）
となる。
【００３６】
次に、上記式（Ａ）にＶＰ＝ＶＮ＝０を代入すると次式（Ｅ）となり、すなわち上記式（Ａ）は次式（Ｆ）のように書き表せる。
【数９】
2005072815.tif 000011
【数１０】
2005072815.tif 000012
【００３７】
（ｂ）上記式（Ｆ）においてωが十分に大きいとき、すなわちｓＣＲ→∞のとき式（Ｆ）は次式（Ｇ）となる。
【数１１】
2005072815.tif 000013
【００３８】
よって、ｓＣＲ→∞の高周波領域において、ＶＮとＶＰは次式（Ｈ）で表される。
【数１２】
2005072815.tif 000014
【００３９】
本発明において、ゲインの安定性は上記従来例のようにコンデンサではなく上記抵抗分圧回路１１，１２の抵抗値の誤差に依存する。抵抗はコンデンサに比べてはるかにマッチングをとりやすいため、ゲインをばらつきを大幅に小さくできる。その効果を検証するため、一例としてｇｍ＝０．０２，
ＲＮ１＝２００．２Ω，ＲＮ２＝９．９９ｋΩ，ＲＮ３＝１ｋΩ，
ＲＰ１＝１９９．８Ω，ＲＮ２＝１０．０１ｋΩ，ＲＮ３＝１ｋΩ
を上記式（Ｈ）に代入すると、
ＶＮ＝１．０００００４ＶＰ
となり、上記従来例の
ＶＮ＝１．００００８６ＶＰ
よりもゲインの安定性が大幅に改善されることが分かる。
【００４０】
次に、図１に示す本発明の信号入力回路の動作について説明する。まず、雑音抑制について説明すると、ＦＥＴ１およびその抵抗分圧回路１１，ＦＥＴ２およびその抵抗分圧回路１２からなる差動増幅回路１０で各ゲート電圧ＶＰ，ＶＮが数倍〜数１０倍の利得Ｇで増幅されて出力用第３オペアンプＡ１に入力される。これにより、出力用第３オペアンプＡ１の電圧ノイズは１／Ｇに抑えられる。ここで、ＲＰ３＝ＲＮ３＝０，ＲＰ１＝ＲＮ１＝Ｒ１，ＲＰ２＝ＲＮ２＝Ｒ２とすると、差動増幅回路１０の利得Ｇは、
Ｇ＝ｇｍ（Ｒ１／／Ｒ２）
となる。
【００４１】
第１オペアンプＡ２１はボルテージフォロワとして動作し、また、第２オペアンプＡ２２も交流領域ではボルテージフォロワとして動作するため、その入力雑音はそのまま出力雑音となる。しかしながら、第１オペアンプＡ２１および第２オペアンプＡ２２の出力雑音はＦＥＴ１，ＦＥＴ２のドレイン電圧に比べて、
Ｒ１／（Ｒ１＋Ｒ２）
であり、これに対して出力用第３オペアンプＡ１に入力される信号電圧はＧ倍されるため、第１オペアンプＡ２１と第２オペアンプＡ２２の出力雑音は、
｛Ｒ１／（Ｒ１＋Ｒ２）｝／Ｇ
に抑圧されることになる。なお、一方のＦＥＴ１にバイアス電流が小さく、かつ、雑音の小さなＦＥＴを選択することにより、全体として低雑音・低バイアスのアンプを構築することができる。
【００４２】
次に、低オフセット電圧化について説明すると、第１オペアンプＡ２１の非反転端子と反転端子は同電位で、また、第２オペアンプＡ２２の非反転端子と反転端子も同電位である。直流領域ではコンデンサＣにより第１オペアンプＡ２１から抵抗Ｒに向けて電流は流れない。このため、第１オペアンプＡ２１の反転端子と第２オペアンプＡ２２の反転端子は同電位となる。
【００４３】
したがって、第１オペアンプＡ２１の非反転端子と第２オペアンプＡ２２の非反転端子も同電位となるが、厳密には第１オペアンプＡ２１のオフセット電圧ＶＯＦＦ１と第２オペアンプＡ２２のオフセット電圧ＶＯＦＦ２を加算した誤差（ＶＯＦＦ１＋ＶＯＦＦ２）が存在するため、第１オペアンプＡ２１と第２オペアンプＡ２２には、オフセット電圧の小さな例えばチョッパ型アンプを用いることが好ましい。
【００４４】
ＶＰ＞ＶＮのとき、第２ペアンプＡ２２の出力電圧は下降し、これに伴ってＦＥＴ１のドレイン電圧も下降する。ＦＥＴ１のドレインは出力用第３ペアンプＡ１の反転端子に接続されているため、出力用第３ペアンプＡ１の出力電圧ＶＯが上昇し、これに伴ってＶＮも上昇する。
【００４５】
ＶＰ＜ＶＮのときは逆で、第２ペアンプＡ２２の出力電圧は上昇し、これに伴ってＦＥＴ１のドレイン電圧も上昇する。ＦＥＴ１のドレインは出力用第３ペアンプＡ１の反転端子に接続されているため、出力用第３ペアンプＡ１の出力電圧ＶＯが下降し、これに伴ってＶＮも下降する。このようにしてＶＰ＝ＶＮの平衡となるように動作する。
【００４６】
交流領域ではコンデンサＣが短絡され、第１オペアンプＡ２１および第２オペアンプＡ２２はともにボルテージフォロワとして動作する。図１において、ＲＰ３＝ＲＮ３＝０とすると、ＦＥＴ１のドレイン電圧とＦＥＴ２のドレイン電圧は次式（Ｉａ），（Ｉｂ）で表される。なお式中、ｋＰ＝ｇｍＰＲＰ１，ｋＮ＝ｇｍＮＲＮ１。
【数１３】
2005072815.tif 000015
【００４７】
出力用第３ペアンプＡ１の負帰還効果により、ＦＥＴ１，ＦＥＴ２の両ドレイン電圧は等しくなるため（Ｉａ＝Ｉｂ）、ＶＰとＶＮとの間には次式（Ｊ）が成立する。
【数１４】
2005072815.tif 000016
この式（Ｊ）は上記式（Ｈ）をＶＰとして解いたもので、ＲＰ１＝ＲＮ１，ＲＰ２＝ＲＮ２とすることによりＶＰ＝ＶＮになる。
【００４８】
本発明の別の実施形態として、図３に示すように、第１オペアンプＡ２１の非反転端子をグランドに接続し、測定信号を分圧抵抗ＲＳ，ＲＦを介して出力用第３オペアンプＡ１の出力端子側に入力するようにすれば、この信号入力回路を反転増幅器として使用することができる。
【００４９】
また、上記実施形態ではＦＥＴ１，ＦＥＴ２にＮチャネル・ジャンクションＦＥＴを用いているが、図４に示すようにＦＥＴ１，ＦＥＴ２にＰチャネル・ジャンクションＦＥＴを用いることもできる。なお、上記各実施形態の共通事項として、図４に示すように抵抗分圧回路１１，１２からＲＰ３，ＲＮ３を取り去ってもよい。
【００５０】
さらには、図５に示すように、第１オペアンプＡ２１と第２オペアンプＡ２２の各出力を差動オペアンプＡ２３で受けて、その出力電圧を差動増幅回路１０に与えるようにしてもよい。この場合、差動増幅回路１０は先の図９で説明した従来例と同じ構成とする。
【００５１】
また、図６に示すように、出力用第３オペアンプＡ１から抵抗ＲＳとＲＦとを取り去ることにより、この信号入力回路自体を例えば第１オペアンプＡ２１側が非反転入力端子であり、第２オペアンプＡ２２側が反転入力端子であるオペアンプ回路とすることができる。実際に、このオペアンプ回路を使用する場合には、所定の増幅率を得るため第３オペアンプＡ１の出力端子といずれかの入力端子との間に帰還抵抗が入れられる。
【００５２】
次に図７に示すように、出力用第３オペアンプＡ１の出力段にレンジ（ゲイン）切替回路３０が接続されている実施形態について説明する。この例において、レンジ切替回路３０は３つの抵抗３１ａ，３２ａ，３３ａの直列回路と、その各々を選択するレンジ切替スイッチ３１ｂ，３２ｂ，３３ｂとを有し、例えばスイッチ３１ｂがオンのとき１倍，スイッチ３２ｂがオンのとき１０倍，スイッチ３３ｂがオンのとき１００倍となるようにそれぞれゲインが切り替えられる。
【００５３】
オフセット補償回路２０の第２オペアンプＡ２２の出力電圧は、レンジ切替回路３０によって切り替えられるゲインに依存して変化するが、オフセット補償回路２０に含まれている抵抗ＲとコンデンサＣとからなるＣＲ時定数回路（高周波領域での雑音抑圧用フィルタ）の時定数が遅いため、これが原因で測定値が安定するまで例えば数秒の時間がかかることがある。
【００５４】
これを防止するため、この実施形態においては、第１オペアンプＡ２１と第２オペアンプＡ２２の各反転端子間に、上記ＣＲ時定数回路に対して並列的に、抵抗３４ａと常開スイッチ３４ｂとを直列に含む時定数切替回路３４を接続し、スイッチ切替制御手段としてのＣＰＵ３５により、レンジ切替スイッチ３１ｂ，３２ｂ，３３ｂとともに常開スイッチ３４ｂを制御するようにしている。
【００５５】
すなわち、レンジ切替に伴って、常開スイッチ３４ｂを一時的に閉じることにより、第２オペアンプ２２の出力電圧を数秒間待つことなく短時間で安定させることができる。なお、上記時定数切替回路３４に含まれる常開スイッチ３４ｂは機械式スイッチ，電子式スイッチのいずれであってもよい。
【００５６】
ところで、この信号入力回路に対して出力用第３オペアンプＡ１の出力振幅が振り切れるほどの過大電圧が入力されると、オフセット補償回路２０のＤＣサーボが機能しなくなる。一旦この状態に陥ると、その後に正常な測定電圧が入力されても数秒間は正しい値が得られなくなることがある。
【００５７】
これを防止するため、図８（ａ）に示すように、この信号入力回路の入力ラインに理想リミッタ４１とローパスフィルタ４２とを直列的に接続する。理想リミッタとは理想ダイオードを用いたリミッタである。ダイオードによる単純なリミッタの場合、入力は６００ｍＶ程度までしか制限できない。本発明ではゲインを大きくとり入力を６００ｍＶ以下に制限したいとの理由から理想リミッタ４１を用いる。
【００５８】
しかしながら、理想リミッタといえどもそれに含まれているオペアンプによっては過渡的にリミット電圧を超えてしまうことがあるため、理想リミッタ４１の後段にローパスフィルタ４２を入れるようにしている。
【００５９】
本発明の好ましい態様として、ローパスフィルタ４２は、図８（ｂ）に示すように、高抵抗４２ａと小容量コンデンサ４２ｂとを含む第１時定数回路４２と、低抵抗４３ａと大容量コンデンサ４３ｂとを含む第２時定数回路４３と、そのいずれか一方を選択する切替スイッチ４４とを備えている。
【００６０】
切替スイッチ４４は、例えば図７に示されている上記制御手段３５により測定レンジに応じて切り換えられる。すなわち、高抵抗測定時には応答時間を短くするため高抵抗・小容量の第１時定数回路４２が選択される。これに対して、微小電流での低抵抗測定時にはローパスフィルタ４２で使用する抵抗によるノイズが測定値にばらつきを与えることがあるため低抵抗・大容量の第２時定数回路４３が選択される。
【産業上の利用可能性】
【００６１】
本発明によれば、直流領域から交流領域にかけてのゲインがほぼ一定であるとともに、低雑音・低バイアス電流・低オフセットの信号入力回路が得られるため、この信号入力回路を採用することにより電気測定器の測定系全体の信頼性を高めることができる。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１実施形態を示す回路図。
【図２】上記第１実施形態における差動増幅器の等価回路図。
【図３】本発明の第２実施形態を示す回路図。
【図４】本発明の第３実施形態を示す回路図。
【図５】本発明の第４実施形態を示す回路図。
【図６】本発明の第５実施形態を示す回路図。
【図７】本発明の第６実施形態を示す回路図。
【図８】（ａ）本発明の第７実施形態の要部を示すブロック図，（ｂ）ローパスフィルタを示す回路図。
【図９】第１従来例を示す回路図。
【図１０】第２従来例を示す回路図。
【図１１】上記第２従来例における差動増幅器の等価回路図。
【図１２】上記第２従来例のゲイン特性を示すグラフ。
【符号の説明】
【００６３】
１０  差動増幅回路
１１，１２  抵抗分圧回路
２０  オフセット補償回路
３０  レンジ切替回路
３４  時定数切替回路
３５  ＣＰＵ
４１  理想リミッタ
４２  ローパスフィルタ
Ａ２１  第１オペアンプ
Ａ２２  第２オペアンプ
Ａ１  出力用第３オペアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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