(57)【要約】【課題】  駆動回路の動作速度の向上と、信号源の負荷および消費電力の低減とを図りながら、液晶表示部と液晶ドライバとの接続の信頼性を向上させた液晶表示装置を提供する。【解決手段】  液晶表示装置は、液晶表示部４４と、コントロール回路４５からの階調表示用データ信号Ｒ・Ｇ・Ｂをサンプリングして出力端に所定時間保持する入力ラッチ回路４８および回路３３〜３７・３９を含むソースドライバ３０とを備え、回路３３〜３７・３９は、ｐ−Ｓｉ薄膜を用いてガラス基板４３上に液晶表示部４４と共に形成されている一方、入力ラッチ回路４８は、単結晶シリコン基板上に形成されたロジック回路４１内に形成されている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
液晶画素、および該液晶画素への電圧の印加をＯＮ／ＯＦＦ制御するスイッチング手段を含む液晶表示部と、外部のコントロール回路からの階調表示用データ信号を含む信号群に基づいて該液晶画素へ印加する階調表示用アナログ電圧を生成しスイッチング手段へ供給する駆動回路とを備える液晶表示装置において、
上記駆動回路は、コントロール回路からの階調表示用データ信号をサンプリングして出力端に所定時間保持する入力ラッチ回路と、該入力ラッチ回路でサンプリングされた階調表示用データ信号に基づいて階調表示用アナログ電圧を生成する階調表示用電圧生成回路とを含み、
上記階調表示用電圧生成回路は、第１の半導体材料を用いて上記基板上に上記液晶表示部と共に形成されている一方、上記入力ラッチ回路は、第１の半導体材料と異なる第２の半導体材料で形成されたロジック回路内に形成されていることを特徴とする液晶表示装置。
【請求項２】
上記ロジック回路は、コントロール回路からの信号群の少なくとも一部を増幅する増幅回路をさらに含むことを特徴とする請求項１記載の液晶表示装置。
【請求項３】
上記コントロール回路は、階調表示用データ信号およびクロック信号をロジック回路へ出力するようになっており、
上記増幅回路は、上記階調表示用データ信号を増幅する第１のバッファ回路と、上記クロック信号を増幅する第２のバッファ回路とを含むことを特徴とする請求項２記載の液晶表示装置。
【請求項４】
上記ロジック回路は、第１のクロック信号に従って動作するようになっており、
上記階調表示用電圧生成回路は、第２のクロック信号に従って動作するようになっていおり、
上記第２のクロック信号の周波数が、上記第１のクロック信号の周波数より低いことを特徴とする請求項１または２に記載の液晶表示装置。
【請求項５】
上記コントロール回路は、上記第１のクロック信号を出力するようになっており、
上記ロジック回路は、上記コントロール回路からの第１のクロック信号を、該第１のクロック信号より低い周波数の第２のクロック信号に変換して上記階調表示用電圧生成回路に出力するクロック信号変換回路をさらに含むことを特徴とする請求項４記載の液晶表示装置。
【請求項６】
上記ロジック回路は、上記コントロール回路からの階調表示用データ信号を、その１／Ｎ（Ｎは２以上の整数）のサンプリング周波数を持ち、かつ、上記コントロール回路からの表示用データ信号に対してＮ倍の数の階調表示用データ信号に変換するデータ信号変換回路をさらに含むことを特徴とする請求項１または４記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＴＦＴ（薄膜トランジスタ）方式等のアクティブマトリックス方式の液晶表示装置に関するものであり、より詳細には、液晶画素へ階調表示用アナログ電圧を印加する液晶駆動回路の少なくとも一部を、ＴＦＴ等のスイッチング手段や液晶と共にガラス基板等の基板上に形成したアクティブマトリックス方式の液晶表示装置に関する。
【背景技術】
【０００２】
従来、アクティブマトリックス方式の液晶表示装置においては、液晶やスイッチング手段等からなる液晶表示部はガラス基板上に形成されている一方、液晶表示部を駆動する液晶駆動回路は、ガラス基板から分離したシリコン基板上に形成され、液晶表示部と液晶駆動回路とを配線で接続した構成が一般的である。
【０００３】
図４は、アクティブマトリックス方式の代表例であるＴＦＴ方式の液晶表示装置のブロック構成を示す。この液晶表示装置は、液晶表示部と、それを駆動する液晶駆動回路（液晶駆動部）とに分かれている。上記液晶表示部は、ＴＦＴ方式の液晶パネル１を有している。そして、液晶パネル１内には、液晶表示素子（図示せず）と後に詳述する対向電極（共通電極）２とが設けられている。
【０００４】
一方、上記液晶駆動回路には、ＩＣ（集積回路）で形成されたソースドライバ３およびゲートドライバ４と、コントローラ５と、液晶駆動電源６が搭載されている。そして、コントローラ５は、ソースドライバ３に表示データ信号Ｄおよび制御信号Ｓ１を入力する一方、ゲートドライバ４には垂直同期信号Ｓ２を入力する。さらに、ソースドライバ３およびゲートドライバ４に水平同期信号を入力する。
【０００５】
上記構成において、外部から入力された表示データは、上記コントローラ５を介してデジタル信号である表示データ信号Ｄとしてソースドライバ３に入力される。そうすると、ソースドライバ３は、入力された表示データ信号Ｄを時分割して第１ソースドライバ〜第ｎソースドライバにラッチし、その後、コントローラ５から入力される上記水平同期信号に同期して、時分割された表示データ信号ＤをＤ／Ａ（デジタル−アナログ）変換する。これにより、階調表示用のアナログ電圧（以下、階調表示電圧と言う）が得られる。そして、ソースドライバ３は、この階調表示電圧を、液晶パネル１内のソース信号線（図示せず）を介して、液晶パネル１内の対応する上記液晶表示素子に出力する。
【０００６】
図５は、上記液晶パネル１の構成を示す。液晶パネル１には、画素電極１１、画素容量１２、画素電極１１への電圧印加をオン・オフ制御するＴＦＴ１３、ソース信号線１４、ゲート信号線１５、対向電極１６（図４における対向電極２に相当）が設けられている。ここで、画素電極１１、画素容量１２、およびＴＦＴ１３によって１画素分の上記液晶表示素子Ａが構成される。
【０００７】
上記ソース信号線１４には、図４におけるソースドライバ３から、表示対象画素の明るさに応じた上記階調表示電圧が与えられる。一方、ゲート信号線１５には、ゲートドライバ４から、列方向に並んだＴＦＴ１３を順次オンするような走査信号が与えられる。そして、オン状態のＴＦＴ１３を介して、当該ＴＦＴ１３のドレイン電極に接続された画素電極１１にソース信号線１４の階調表示電圧が印加され、画素電極１１と対向電極１６との間の画素容量１２に電荷が蓄積される。これにより、画素電極１１と対向電極１６との間の液晶の光透過率が上記階調表示電圧に応じて変化されて、画素の階調表示が行われる。
【０００８】
図６および図７に、液晶駆動電圧の波形の例を示す。図６および図７において、２１，２５はソースドライバ３からソース信号線１４に与えられる階調表示電圧の波形を示し、２２，２６はゲートドライバ４からゲート信号線１５に与えられる走査信号の波形である。また、図６および図７において、２３，２７は対向電極１６の電位であり、２４，２８は画素電極１１に印加される電圧波形である。ここで、液晶に印加される電圧は、画素電極１１と対向電極１６との電位差であり、図中においては斜線で示している。
【０００９】
例えば、図６の場合は、上記ゲートドライバ４からの走査信号２２のレベルが「Ｈ」の期間だけＴＦＴ１３がオンし、ソースドライバ３からの階調表示電圧２１と対向電極１６の電位２３との差の電圧が液晶（画素容量１２）に印加される。その後、ゲートドライバ４からの走査信号２２のレベルは「Ｌ」となり、ＴＦＴ１３はオフ状態となる。その場合に、画素には画素容量１２が存在するために、上述の電圧が維持されるのである。
【００１０】
図７の場合も同様である。但し、図６と図７とは液晶に印加される電圧が異なる場合を示しており、図６の場合は、図７の場合と比べて液晶に印加する電圧が高くなっている。このように、液晶に印加する電圧をアナログ的に変化させることによって、液晶の光透過率をアナログ的に変え、多階調表示を実現している。なお、表示可能な階調数は、液晶に印加されるアナログ電圧の選択肢の数によって決定される。
【００１１】
図８は、図４におけるソースドライバ３を構成する第ｎソースドライバのブロック図の一例を示す。入力されたデジタル信号である表示データＤは、Ｒ（赤）の表示データＤＲ、Ｇ（緑）の表示データＤＧ、およびＢ（青）の表示データＤＢを有している。そして、この表示データＤは、一旦、入力ラッチ回路３１にラッチされた後、図４のコントローラ５からのスタートパルスＳＰおよびクロック信号ＣＫによってシフトするシフトレジスタ回路３２の動作に合わせて、時分割によってサンプリングメモリ回路３３に記憶される。その後、サンプリングメモリ回路３３に記憶された表示データは、コントローラ５からの水平同期信号（図示せず）に基づいてホールドメモリ回路３４に一括転送される。なお、シフトレジスタ回路３２からは、次段のシフトレジスタ回路へカスケード出力信号Ｓが出力される。
【００１２】
基準電圧発生回路３９は、外部基準電圧発生回路（図４における液晶駆動電源６に相当）から供給される電圧ＶＲに基づいて、階調表示用の各レベルの基準電圧を発生する。ホールドメモリ回路３４のデータは、レベルシフタ回路３５を介してＤ／Ａ変換回路（デジタル・アナログ変換回路）３６に送出され、基準電圧発生回路３９からの各レベルの基準電圧に基づいてアナログ電圧に変換される。そして、このアナログ電圧は、出力回路３７によって、液晶駆動電圧出力端子３８から上記階調表示電圧として、図４の各液晶表示素子Ａのソース信号線１４に出力される。
【００１３】
しかしながら、従来の一般的なアクティブマトリックス方式の液晶表示装置は、画素数を多くした場合に、液晶表示部と液晶駆動回路とを接続するために必要な配線数が多くなり、液晶駆動回路の出力端子数および液晶表示部の入力端子数も多くなることから、。液晶表示部と液晶駆動回路との接続が困難になるという問題を有している。
【００１４】
すなわち、液晶駆動電圧出力端子３８はソース信号線１４と１対１で対応しているので、例えばソース信号線１４が１００本あれば、液晶駆動電圧出力端子３８も１００本必要になる。カラーの液晶表示装置であれば、ソース信号線１４をＲ（赤）画素、Ｇ（緑）画素、Ｂ（青）画素のそれぞれに対応させて設ける必要があるため、３本のソース信号線１４で画面上の１ライン（表示データ上の１ライン）を駆動する構成となる。そのため、上記の例では、液晶駆動電圧出力端子３８は３倍の３００本必要になる。
【００１５】
この様に、液晶表示装置の画素数を増やす為には、表示を駆動するソースドライバ３の液晶駆動電圧出力端子３８を画素数を増大させた分だけ増やす必要があり、液晶表示部と液晶駆動回路との接続が困難になるという問題が発生する。
【００１６】
上記の問題を解決するために、液晶パネルのソース信号線を数本まとめて時分割にて液晶駆動回路の１本の駆動電圧出力端子にて駆動することにより液晶駆動回路の駆動電圧出力端子を少なくする方法が、特許文献１や特許文献２に開示されている。この方法では、ＴＦＴ液晶パネルにも使用されるＴＦＴを、数本のソース信号線から１本のソース信号線を選択する選択スイッチとして用いて、１本の駆動電圧出力端子にて複数のソース信号線を駆動している。
【００１７】
また、上記の問題を解決するために、液晶表示部と液晶駆動回路とを同一のガラス基板上に形成した構成も開示されている。例えば、特許文献３には、液晶表示部と、垂直駆動回路および水平駆動回路を含む液晶駆動回路と、タイミング発生回路等の周辺回路とを同一のガラス基板上に同時に作り込むことが開示されている。ガラス基板上に液晶駆動回路を構成する素子を形成する方法は、特許文献３には開示されていないが、シリコン薄膜をガラス基板上に形成する方法が用いられている。シリコン薄膜をガラス基板上に形成する方法としては、例えば、ガラス基板上にプラズマ気相成長法により成膜したａ−Ｓｉ（アモルファスシリコン）膜を高出力のレーザ照射で溶融し、凝固させることによりｐ−Ｓｉ（ポリシリコン）膜を形成する方法がある。
【００１８】
上記構成では、液晶駆動回路全てがガラス基板上に形成されているので、画素数を増大させてソース信号線やゲート信号線の本数が増大しても、液晶表示部と液晶ドライバとの接続が困難になるという問題が生じない。
【特許文献１】特開昭６１−２２３７９１号公報（１９８６年１０月４日公開）
【特許文献２】特開平６−１３８８５１号公報（１９９４年５月２０日公開）
【特許文献３】特開２００２−１７５０２６公報（２００２年６月２１日公開）
【非特許文献１】安部正幸、岡部正博、“ポリシリコンTFT液晶ディスプレイ”、［online］、１９９７年、株式会社富士通研究所、［２００４年１月１５日検索］、インターネット＜URL：http://magazine.fujitsu.com/vol48-3/7-2.html＞
【非特許文献２】斎藤健二、“Mobile：低温ポリシリコンTFTの本当のメリットとは？”、［online］、２００３年７月４日、ソフトバンク・アイティメディア株式会社、［２００４年１月１５日検索］、インターネット＜URL：http://www.itmedia.co.jp/mobile/0307/04/n＿ltpn.html＞
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかしながら、特許文献１や特許文献２の駆動方法は、画素数をさらに増大させてソース信号線やゲート信号線の本数がさらに増大した場合には、液晶表示部と液晶ドライバとの接続が困難になるという問題点を有している。
【００２０】
また、特許文献３のように全ての駆動回路をガラス基板上へ形成した場合、次の問題を生じる。
【００２１】
単結晶のシリコン基板上に形成された半導体装置（ＬＳＩ）では、電子の移動度は１５００ｃm2／Ｖ・ｓであるのに対し、ガラス基板上に形成されたシリコン薄膜上での電子の移動度は、シリコン薄膜がａ−Ｓｉからなる場合では０．５〜１ｃm2／Ｖ・ｓ、シリコン薄膜がｐ−Ｓｉからなる場合では１００〜４００ｃm2／Ｖ・ｓである（非特許文献１参照）。このため、ガラス基板上に形成された液晶駆動回路は、シリコン基板上に形成された液晶駆動回路（ＬＳＩ）にくらべ、動作速度が遅く、駆動能力が劣る。液晶駆動回路は、動作速度が遅いと、所定のサンプリング速度でデータ信号を処理できない。また、液晶駆動回路の駆動能力が劣ると、液晶を駆動するために必要な駆動電圧を液晶表示部に印加するために、信号源の出力電圧を高電圧にする必要がある。そのため、信号源の負荷が大きい。
【００２２】
また、シリコン基板上に形成された液晶駆動回路（ＬＳＩ）は駆動電圧が３．３〜５Ｖ程度で液晶を駆動できるのに対し、ガラス基板上に形成されたｐ−Ｓｉ薄膜等の半導体薄膜からなる液晶駆動回路では、液晶を駆動するために８〜１２Ｖの駆動電圧を出力する必要があるため、消費電力が増大する（非特許文献２参照）。
【００２３】
特許文献３の発明では、これらの問題を発生させることなく全ての駆動回路をガラス基板上へ構成することはできない。そのため、特許文献３の発明では、前述のドライバ液晶駆動電圧の出力端子数が増大する問題は十分に解決されていない。
【００２４】
本願発明は、上記の問題点に鑑みなされたものであり、その目的は、駆動回路の動作速度の向上と、信号源の負荷および消費電力の低減とを図りながら、液晶表示部と液晶ドライバとの接続の信頼性を向上させた液晶表示装置を提供することにある。
【課題を解決するための手段】
【００２５】
本発明の液晶表示装置は、上記の課題を解決するために、液晶画素、および該液晶画素への電圧の印加をＯＮ／ＯＦＦ制御するスイッチング手段を含む液晶表示部と、外部のコントロール回路からの階調表示用データ信号を含む信号群に基づいて該液晶画素へ印加する階調表示用アナログ電圧を生成しスイッチング手段へ供給する駆動回路とを備える液晶表示装置において、上記駆動回路は、コントロール回路からの階調表示用データ信号をサンプリングして出力端に所定時間保持する入力ラッチ回路と、該入力ラッチ回路でサンプリングされた階調表示用データ信号に基づいて階調表示用アナログ電圧を生成する階調表示用電圧生成回路とを含み、上記階調表示用電圧生成回路は、第１の半導体材料を用いて上記基板上に上記液晶表示部と共に形成されている一方、上記入力ラッチ回路は、第１の半導体材料と異なる第２の半導体材料で形成されたロジック回路内に形成されていることを特徴としている。
【００２６】
上記構成によれば、上記階調表示用電圧生成回路が液晶表示部と共に第１の半導体材料からなる薄膜を用いて基板上に形成されているので、階調表示用電圧生成回路と液晶表示部との接続の問題が生じることはない。
【００２７】
また、ロジック回路から階調表示用電圧生成回路へ供給される階調表示用データ信号は、液晶表示部の信号線の１本（あるいは数本に）対して１つずつ必要であり、例えば数百個も必要な階調表示用アナログ電圧と異なり、白黒の場合には１つだけ、ＲＧＢカラーの場合には３つだけしか必要ない。そのため、基板外の回路（ロジック回路）と基板上の回路（階調表示用電圧生成回路）とを接続するための配線や端子（ロジック回路の出力端子および階調表示用電圧生成回路の入力端子）の数を少なくできるので、接続の信頼性が向上する。
【００２８】
さらに、入力ラッチ回路は、ロジック回路内に、階調表示用電圧生成回路を形成する第１の半導体材料と異なる第２の半導体材料で形成されているので、第２の半導体材料として単結晶シリコンを使用して、入力ラッチ回路の動作速度を向上させることができる。これにより、表示速度を向上させることができる。また、第２の半導体材料として単結晶シリコンを使用して、入力ラッチ回路の駆動能力を高めることができる。これにより、消費電力を削減すると共に、信号源の負荷を低減できる。
【００２９】
動作速度に対する問題を解決する構成としては、駆動回路における入力ラッチ回路以外の何らかの構成要素（例えばシフトレジスタ）を液晶パネルとは別に設け、駆動回路の残りの構成要素（例えばシフトレジスタ以外の構成要素）を液晶パネル上へ形成することが考えられる。しかしながら、その場合、従来の一般的なアクティブマトリックス方式の液晶表示装置と同様に、画素数を多くした場合に、液晶表示部と液晶駆動回路とを接続するために必要な配線数が多くなり、液晶駆動回路の出力端子数および液晶表示部の入力端子数も多くなることから、液晶表示部と液晶駆動回路との接続が困難になるという問題が発生する。
【００３０】
上記ロジック回路は、コントロール回路からの信号群の少なくとも一部を増幅する増幅回路をさらに含むことが好ましい。
【００３１】
上記構成によれば、コントロール回路からの信号群の少なくとも一部を増幅することにより、コントロール回路と階調表示用電圧生成回路とを繋ぐ配線の負荷に起因する信号の鈍りの発生を抑制できる。その結果、コントロール回路からの出力信号の鈍りに起因する表示特性の低下（例えば表示速度の低下）等を抑制できる。なお、配線の負荷に起因する信号の鈍りの発生を抑制するために、コントロール回路とロジック回路とを繋ぐ配線は短くすることが好ましい。
【００３２】
上記コントロール回路は、階調表示用データ信号およびクロック信号をロジック回路へ出力するようになっており、上記増幅回路は、上記階調表示用データ信号を増幅する第１のバッファ回路と、上記クロック信号を増幅する第２のバッファ回路とを含むことが好ましい。
【００３３】
上記構成によれば、コントロール回路からの階調表示用データ信号およびクロック信号をそれぞれ第１のバッファ回路および第２のバッファ回路で増幅することにより、コントロール回路と階調表示用電圧生成回路とを繋ぐ配線の負荷に起因する階調表示用データ信号およびクロック信号の鈍りの発生を抑制できる。その結果、階調表示用データ信号の鈍りに起因する表示特性の低下（例えば応答特性の低下）や、クロック信号の鈍りによる表示の遅れ等を抑制できる。なお、配線の負荷に起因する信号の鈍りの発生を抑制するために、コントロール回路とロジック回路とを繋ぐ配線は短くすることが好ましい。
【００３４】
また、上記ロジック回路は、第１のクロック信号に従って動作するようになっており、上記階調表示用電圧生成回路は、第２のクロック信号に従って動作するようになっていおり、上記第２のクロック信号の周波数が、上記第１のクロック信号の周波数より低くてもよい。
【００３５】
上記構成によれば、階調表示用電圧生成回路の動作を制御する第２のクロック信号の周波数をより低くしたことで、動作速度の遅い上記基板上の階調表示用電圧生成回路において、第１のクロック信号に応じた所定の動作速度でコントロール回路からの信号を処理することが可能になる。したがって、例えばコントロール回路からの階調表示用データ信号等を、第１のクロック信号に応じた所定のサンプリング速度でサンプリングすることができるので、表示の遅れ等を防止できる。
【００３６】
なお、上記第１のクロック信号および第２のクロック信号を供給する手段は、各々、コントロール回路、ロジック回路、階調表示用電圧生成回路、これら回路の外部の何れに設けられていてもよい。
【００３７】
上記コントロール回路は、上記第１のクロック信号を出力するようになっており、上記ロジック回路は、上記コントロール回路からの第１のクロック信号を、該第１のクロック信号より低い周波数の第２のクロック信号に変換して上記階調表示用電圧生成回路に出力するクロック信号変換回路をさらに含んでいてもよい。
【００３８】
上記構成によれば、入力ラッチ回路の動作を制御する第１のクロック信号の生成源をコントロール回路に設けるのみでよいので、構成を簡素化でき、また、既存のコントロール回路が使用可能となる。
【００３９】
なお、上記信号変換回路は、上記第１のクロック信号を１／Ｎ（Ｎは２以上の整数）に分周する分周回路であることが、信号変換回路の回路構成を簡素化できる点で好ましい。
【００４０】
上記ロジック回路は、上記コントロール回路からの階調表示用データ信号を、その１／Ｎ（Ｎは２以上の整数）のサンプリング周波数を持ち、かつ、上記コントロール回路からの表示用データ信号に対してＮ倍の数の階調表示用データ信号に変換するデータ信号変換回路をさらに含んでいてもよい。
【００４１】
上記構成によれば、ロジック回路内でサンプリング周波数を低く（サンプリング速度を遅く）したことにより、動作速度の遅い基板上の階調表示用電圧生成回路でも、階調表示用データ信号のサンプリング周波数に応じた所定の速度でサンプリングすることができる。その結果、表示の遅れ等を防止できる。
【００４２】
本発明の液晶表示装置において、ロジック回路は、第２の半導体材料として単結晶シリコンを用いて単結晶シリコン基板上に形成されていることが好ましい。これにより、単結晶シリコン基板はａ−Ｓｉ薄膜やｐ−Ｓｉ薄膜と比較して電子移動度が高いことから、入力ラッチ回路の動作速度を向上させることができる。
【００４３】
なお、上記基板としては、ガラス基板等の透光性基板が好適である。また、上記階調表示用電圧生成回路を形成する第１の半導体材料は、ｐ−Ｓｉであることが好ましい。これにより、ｐ−Ｓｉ薄膜はａ−Ｓｉ薄膜と比較して電子移動度が高いことから、階調表示用電圧生成回路の動作速度および駆動能力を向上させることができる。
【発明の効果】
【００４４】
本発明によれば、基板外の回路（ドライバＩＣ等）と基板（ガラス基板等）上の回路とを接続するための配線や端子の数を少なくできるので、接続の信頼性が向上するという効果を奏する。また、入力ラッチ回路は、ロジック回路内に、基板上の回路を形成するｐ−Ｓｉやａ−Ｓｉ等の第１の半導体材料と異なる第２の半導体材料で形成されているので、第２の半導体材料として単結晶シリコンを使用して、入力ラッチ回路の動作速度および駆動能力を向上させることができる。その結果、本発明は、駆動回路の動作速度の向上と、信号源の負荷および消費電力の低減とを図れるという効果を奏する。
【発明を実施するための最良の形態】
【００４５】
〔実施の形態１〕
本発明の実施の一形態について、図面に基づいて説明すれば以下の通りである。図１は、本発明にかかる液晶表示装置の実施の一形態としての表示データをＬＳＩにて駆動して表示を行うＴＦＴ方式の液晶表示装置の構成を示すブロック図である。
【００４６】
図８に示される各ブロックの機能を実現する回路を全てガラス基板上に形成した場合、前述したように、種々の問題が生じる。すなわち、ガラス基板上の回路の入力バッファの入力容量が大きく、また、図４の回路構成のように表示データＤがｎ個のソースドライバに並列に入力することから、表示データＤを出力するコントローラ５の出力部の駆動能力は大きくなくてはならない。また、コントローラ５からガラス基板上の回路への転送速度が高速であることから、コントローラ５からのデータ信号をそのままガラス基板上の回路へ転送すると、データ信号に鈍りや遅延が発生し、表示データのサンプリングに問題が発生する。これら問題を解決するため、本実施形態に係る液晶表示装置では、入力ラッチ回路をガラス基板上の回路ではなく外付けのＬＳＩにて構成している。
【００４７】
本実施形態に係る液晶表示装置は、液晶画素（図示しない）、および該液晶画素への電圧の印加をＯＮ／ＯＦＦ制御するスイッチング手段としてのＴＦＴ（図示しない）を含む液晶表示部４４と、外部のコントロール回路４５からのスタートパルス信号ＳＰ、クロック信号ＣＫ、赤色の階調表示用データ信号Ｒ、緑色の階調表示用データ信号Ｇ、青色の階調表示用データ信号Ｂ、および水平同期信号（ラッチ信号）に基づいて、上記液晶画素へ印加する階調表示用アナログ電圧を生成し液晶表示部４４のソース信号線へ（ＴＦＴへ）供給するソースドライバ（駆動回路）３０とを備えている。また、液晶表示装置の外部には、スタートパルス信号ＳＰ、クロック信号ＣＫ、階調表示用データ信号Ｒ・Ｇ・Ｂ、水平同期信号（ラッチ信号）等を生成するコントロール回路４５が設けられている。
【００４８】
そして、ソースドライバ３０は、コントロール回路４５からの階調表示用データ信号Ｒ・Ｇ・Ｂをサンプリングして出力端に所定時間保持する入力ラッチ回路４８を含むロジック回路４１と、該入力ラッチ回路４８でサンプリングされた階調表示用データ信号ＤＲ・ＤＧ・ＤＢに基づいて階調表示用アナログ電圧を生成する階調表示用電圧生成回路（後述する）とを備えている。
【００４９】
上記階調表示用電圧生成回路は、ｐ−Ｓｉシリコン薄膜を用いた素子（例えば薄膜トランジスタ）を含む複数の素子（図示しない）で構成され、ガラス基板（基板）４３上に液晶表示部４４と共に形成されている。上記階調表示用電圧生成回路、液晶表示部４４、およびガラス基板４３によって、液晶表示パネル４２が構成されている。なお、上記素子を形成する半導体薄膜は、例えば、ガラス基板４３上にプラズマ気相成長法によりａ−Ｓｉ膜を成膜し、次いでａ−Ｓｉ膜を高出力のレーザ照射で溶融し、凝固させる方法で形成できる。
【００５０】
一方、入力ラッチ回路４８は、ガラス基板４３から分離された外付けのＬＳＩであるロジック回路４１内に形成されており、ロジック回路４１は、単結晶シリコン基板上に形成されている。
【００５１】
なお、上記階調表示用電圧生成回路は、ｐ−Ｓｉシリコン以外の半導体材料、例えばａ−Ｓｉシリコンからなる薄膜で形成されていてもよい。また、ロジック回路４１は、上記階調表示用電圧生成回路を構成する半導体材料（第１の半導体材料）と異なる半導体材料（第２の半導体材料）で形成されていればよい。
【００５２】
次に、ロジック回路４１についてより詳細に説明する。ロジック回路４１は、前述したように、ソースドライバ３０の一部である入力ラッチ回路４８を備えている。入力ラッチ回路４８には、コントロール回路４５から、デジタル信号である階調表示用データ信号Ｒ・Ｇ・Ｂが各６ビットで入力されると共に、クロック信号ＣＫ及びデータサンプリング開始を示すスタートパルス信号ＳＰが入力される。入力ラッチ回路４８は、階調表示用データ信号Ｒ・Ｇ・Ｂをクロック信号ＣＫに同期したタイミング（例えばクロック信号ＣＫの立ちあがりのタイミング）にてサンプリングし、次のクロック信号ＣＫに同期したタイミング（例えば、次のクロック信号ＣＫの立ちあがりのタイミング）まで取りこんだデータを保持する機能を持つ。
【００５３】
ロジック回路４１は、入力ラッチ回路４８から出力された階調表示用データ信号ＤＲ・ＤＧ・ＤＢを増幅して上記階調表示用電圧生成回路へ出力する駆動用バッファ（増幅回路、第１のバッファ回路）４７Ｒ・４７Ｇ・４７Ｂと、スタートパルス信号ＳＰおよびクロック信号ＣＫを増幅して上記階調表示用電圧生成回路へ出力する駆動用バッファ（増幅回路、第２のバッファ回路）４６Ｃ・４６Ｓとを備えている。駆動用バッファ４７Ｒ・４７Ｇ・４７Ｂ・４６Ｃ・４６Ｓは、上記階調表示用電圧生成回路へ入力される信号（階調表示用データ信号ＤＲ・ＤＧ・ＤＢ、スタートパルス信号ＳＰ、およびクロック信号ＣＫ）に遅延や鈍りが発生しないように、十分に信号を増幅する能力を有している。このように、ロジック回路４１が、上記階調表示用電圧生成回路へ入力される信号を増幅する駆動用バッファ４７Ｒ・４７Ｇ・４７Ｂ・４６Ｃ・４６Ｓを備えているため、ロジック回路４１と液晶表示パネル４２とを繋ぐ配線の抵抗（ロジック回路４１を液晶表示パネル４２に実装した時の配線抵抗）や、液晶表示パネル４２の入力容量（上記階調表示用電圧生成回路の入力容量）に係わらず、上記階調表示用電圧生成回路へ入力される信号（階調表示用データ信号ＤＲ・ＤＧ・ＤＢ、スタートパルス信号ＳＰ、およびクロック信号ＣＫ）に遅延や鈍りが発生することを抑制できる。したがって、配線抵抗や入力容量を考慮する必要がない。
【００５４】
ロジック回路４１と液晶表示パネル４２とは、ガラス基板４３上の配線で接続するＣＯＧ（Chip On Glass）実装や、テープ状の基材に導電性の配線を形成してなるテープキャリアを用いてロジック回路４１の出力端子と液晶表示パネル４２の入力端子（接続部）とを接続する方法にて接続される。
【００５５】
なお、図示しないが、コントロール回路４５からのゲートパルス信号に応じて液晶表示部４４のゲート信号線を動作させ、階調表示用電圧の各液晶画素への書き込みを制御するゲートドライバ（図示しない）が、液晶表示装置の内部または外部に設けられている。
【００５６】
液晶表示部４４は、図５に示すように、液晶からなる画素容量（液晶画素）１２、画素容量１２の両端（液晶層の両面）間に電界を形成するための画素電極１１、画素電極１１への電圧印加（画素容量１２への電界形成）をオン／オフ制御するスイッチング手段としてのＴＦＴ１３、ＴＦＴ１３のドレイン電極に階調表示用電圧（ソース信号）を供給するためのソース信号線１４、ＴＦＴ１３のゲート電極にゲート信号を供給するためのゲート信号線１５、画素電極１１に対向する図示しない１つの対向電極（図６における対向電極２に相当）を備えている。ここで、１つの画素電極１１、１つの画素容量１２、および１つのＴＦＴ１３によって１画素分の液晶表示素子Ａが構成される。
【００５７】
ソース信号線１４には、図１におけるソースドライバ３０から、表示対象画素の明るさに応じた階調表示用のアナログ電圧が与えられる。一方、ゲート信号線１５には、ゲートドライバ４から、列方向に並んだＴＦＴ１３を順次オンするような走査信号が与えられる。そして、オン状態のＴＦＴ１３を介して、当該ＴＦＴ１３のドレイン電極に接続された画素電極１１にソース信号線１４を介してソースドライバ３０から階調表示用のアナログ電圧が印加され、画素電極１１と対向電極１６との間の画素容量１２、すなわち液晶に電荷が蓄積される。これにより、画素電極１１と対向電極１６との間の液晶の光透過率が上記階調表示用アナログ電圧に応じて変化されて、画素の階調表示が行われる。
【００５８】
以下では、主に、本発明の階調表示用電圧発生装置をなすソースドライバ３０について説明を行う。
【００５９】
ソースドライバ３０は、図１にその概略回路構成を示すように、前述した入力ラッチ回路４８に加えて、階調表示用アナログ電圧を生成する前記階調表示用電圧生成回路として、シフトレジスタ回路３２と、サンプリングメモリ回路３３と、ホールドメモリ回路３４と、レベルシフタ回路３５と、基準電圧発生回路３９と、Ｄ／Ａ変換回路３６と、出力回路３７とを備えている。
【００６０】
シフトレジスタ回路３２は、ロジック回路４１にて駆動され、スタートパルス信号ＳＰおよびクロック信号ＣＫによってシフトする。ロジック回路４１から転送されてきたスタートパルス信号ＳＰは、クロック信号ＣＫに同期を取り、シフトレジスタ回路３２内を転送され、該シフトレジスタ回路３２の最終段から次段のソースドライバにカスケード出力信号（次段のソースドライバ用のスタートパルス信号ＳＰ）として出力される。
【００６１】
入力ラッチ回路４８から液晶表示パネル４２へ入力された階調表示用データ信号ＤＲ・ＤＧ・ＤＢは、シフトレジスタ回路３２の動作に合わせて、すなわちシフトレジスタ回路３２からの出力信号に同期して、時分割でサンプリングメモリ回路３３内に一旦記憶された後、コントロール回路４５からの水平同期信号(図示せず)に基づいてホールドメモリ回路３４に一括転送される。
【００６２】
１水平同期期間の表示データがサンプリングメモリ回路３３に記憶されると、ホールドメモリ回路３４は、コントロール回路４５から供給される水平同期信号（ラッチ信号）に基づいてサンプリングメモリ回路３３からの出力信号を取り込み、次のレベルシフタ回路３５に出力すると共に、次の水平同期信号ＬＳが入力されるまでその表示データを維持する。
【００６３】
レベルシフタ回路３５は、液晶パネルへの印加電圧レベルを処理する次段のＤ／Ａ変換回路３６に適合させるため、ホールドメモリ回路３４から供給された出力信号の信号レベルを昇圧等により変換する回路である。基準電圧発生回路３９は、図示しない電源からの複数の参照電圧ＶＲに基づき、異なる複数のアナログ電圧を発生させ、Ｄ／Ａ変換回路３６に出力する。
【００６４】
基準電圧発生回路３９は、外部基準電圧発生回路(図６における液晶駆動電源６に相当)から供給される電圧（ＶＲ）に基づいて、各レベルのアナログ基準電圧を発生する。Ｄ／Ａ変換回路３６は、基準電圧発生回路３９から供給される各レベルのアナログ基準電圧に基づいて、表示データ信号をアナログ電圧に変換する。すなわち、Ｄ／Ａ変換回路３６は、基準電圧発生回路３９から供給される各レベルのアナログ基準電圧から、レベルシフタ回路３５にてレベル変換された表示データ信号に応じたアナログ基準電圧を選択する。この階調表示を表すアナログ基準電圧は、出力回路３７によって、各液晶駆動電圧出力端子３８から、液晶表示部４４の各ソース信号線（図５の各液晶表示素子Ａのソース信号線１４）へ上記階調表示用アナログ電圧として出力される。出力回路３７は、バッファ回路として機能し、例えば差動増幅回路を用いたボルテージフォロア回路で構成されるものである。
【００６５】
以上のように、本実施形態に係る液晶表示装置は、液晶画素と液晶画素に電圧を与えるスイッチング手段を有する液晶パネル上に、外部のコントロール回路からの制御信号と階調表示用データにより該液晶画素への階調表示用電圧を生成し供給する駆動回路が薄膜トランジスタにより形成されている液晶表示装置において、上記液晶パネル上に形成された該駆動回路と、外部コントロール回路との間に、該駆動回路とは別の基材にて形成したロジック回路を構成し、該駆動回路に入力する一部の信号を変換するものである。
【００６６】
このように、液晶表示部の駆動を行う駆動回路のうち、ガラス基板上に形成した場合に、信号系の負荷が大きい、動作速度が遅い等の特性の問題が生じる部分を外付のロジック回路（ＬＳＩ）にて代用することで、信号系の負荷を低減し、動作速度を高めることができる。
【００６７】
また、以上のように、本実施形態に係る液晶表示装置では、前記ロジック回路は、前記階調表示用データ信号のバッファ回路と、クロック信号のバッファ回路とを含んでいる。これにより、動作入力の鈍りが問題になる入力信号に対し、ロジック回路（ＬＳＩ）にて増幅（駆動動作）することができる。それゆえ、さらに、コントロール回路と駆動回路とを繋ぐ配線の負荷に起因する信号の鈍りの発生を抑制できる。
【００６８】
〔実施の形態２〕
本発明の他の実施の一形態について、図面に基づいて説明すれば以下の通りである。なお、説明の便宜上、前記実施の形態１にて示した各部材と同一の機能を有する部材には、同一の符号を付記し、その説明を省略する。
【００６９】
前述したように、ガラス基板上の回路（液晶表示パネル内蔵の回路）の動作は、単結晶シリコン基板上の回路の動作と比較して遅い。そのため、表示データをサンプリングするのに必要なクロック信号ＣＫの速度に、液晶パネル内蔵の回路の動作が追いつかず、表示データを正しくサンプリングできないことがある。
【００７０】
本実施形態に係る液晶表示装置は、このような問題を解消するために、液晶パネル内蔵の回路のデータサンプリング速度を、コントロール回路から供給されるクロック信号に従ったデータサンプリング速度の１／２にしたものである。
【００７１】
図２は、本発明にかかる液晶表示装置の実施の一形態としてのＴＦＴ方式の液晶表示装置の構成を示すブロック図である。本実施形態に係る液晶表示装置は、図２に示すように、実施の形態１で述べた液晶表示部４４と、ソースドライバ（駆動回路）１３０とを備えている。また、液晶表示装置の外部には、実施の形態１で述べたコントロール回路４５が設けられている。ソースドライバ１３０は、ガラス基板４３から分離された単結晶シリコン基板上に形成された外付けのＬＳＩとしてロジック回路４１に代えてロジック回路５１を備え、６ビット入力のサンプリングメモリ回路３３に代えて１２ビット入力のサンプリングメモリ回路５３を備えている以外は、実施の形態１のソースドライバ３０と同様の構成を備えている。
【００７２】
ロジック回路５１内には、入力ラッチ回路４８と同様の機能に加えて、後述する他の機能を有するタイミングコントロール回路５４が設けられている。タイミングコントロール回路５４には、コントロール回路４５から、デジタル信号である階調表示用データ信号Ｒ・Ｇ・Ｂが各６ビットで入力されると共に、クロック信号ＣＫ及びデータサンプリング開始を示すスタートパルス信号ＳＰが入力される。タイミングコントロール回路５４は、階調表示用データ信号Ｒ・Ｇ・Ｂをクロック信号ＣＫに基づいてサンプリングする。
【００７３】
図３にデータサンプリングのタイミングを示す。タイミングコントロール回路５４は、スタートパルス信号ＳＰに同期して、データサンプリングの開始を始めると共に、シフトレジスタ回路３２の転送クロックであるクロック信号ＣＫ２の作成を開始し始める。
【００７４】
タイミングコントロール回路５４は、回路は図示しないが、コントロール回路４５からのクロック信号（第１のクロック信号）ＣＫを２分周してクロック信号ＣＫの１／２の周波数のクロック信号（第２のクロック信号）ＣＫ２を作成してシフトレジスタ回路３２に出力する分周回路（クロック信号変換回路）をさらに含んでいる。
【００７５】
タイミングコントロール回路５４は、回路は図示しないがコントロール回路４５からの３個の階調表示用データ信号Ｒ・Ｇ・Ｂを、その１／２のサンプリング周波数を持つ６個の階調表示用データ信号ＤＲ１・ＤＲ２・ＤＧ１・ＤＧ２・ＤＢ１・ＤＢ２に変換するデータ信号変換回路をさらに含んでいる。データ信号変換回路は、階調表示用データ信号Ｒ・Ｇ・Ｂをクロック信号ＣＫに基づいてサンプリングし、各色６ビットずつの階調表示用データ信号Ｒ・Ｇ・Ｂを、図３に示すように各色１２ビットずつのＤＲ１・ＤＲ２・ＤＧ１・ＤＧ２・ＤＢ１・ＤＢ２へ変換する。なお、図３では赤色信号（Ｒ、ＤＲ１、ＤＲ２）のみを図示しているが、他の色の信号も同様である。Ｄ１はシリアルに入力される表示データの第１番目の値（ビット）を示し、順に、Ｄ２が第２番目の値、Ｄ３が第３番目の値、・・・・Ｄ１６が第１６番目の値を示す。
【００７６】
データ信号変換回路は、例えば、回路は図示しないが、クロック信号ＣＫ２の立ち上がりに同期を取り階調表示用データ信号Ｒ・Ｇ・Ｂをラッチする（Ｄ１，Ｄ３，…をラッチする）入力ラッチ回路と、クロック信号ＣＫ２を反転させてクロック信号／ＣＫ２を生成するインバータ回路と、クロック信号／ＣＫ２の立ち上がりに同期を取りデータをラッチする（Ｄ２，Ｄ４  …をラッチする）入力ラッチ回路とによって容易に実現できる。
【００７７】
液晶表示パネル４２へ入力された階調表示用データ信号ＤＲ１，ＤＲ２，ＤＧ１，ＤＧ２，ＤＢ１，ＤＢ２は、クロック信号ＣＫ２によってシフトするシフトレジスタ回路３２の動作に合わせて、時分割によってサンプリングメモリ回路５３に記憶される。サンプリングメモリ回路５３には、図３に示すＬａｔｃｈ１、Ｌａｔｃｈ２、Ｌａｔｃｈ３、・・・が、データ取り込みタイミングを示す取りこみ信号として入力されており、これら信号に同期して階調表示用データ信号ＤＲ１・ＤＲ２・ＤＧ１・ＤＧ２・ＤＢ１・ＤＢ２が取り込まれる。
【００７８】
このとき、クロック信号ＣＫ２はクロック信号ＣＫに対して２分周のクロック信号になっている。すなわち、液晶表示パネル４２内の回路の動作を制御するクロック信号ＣＫの周波数（液晶表示パネル４２内の回路の動作周波数）が、ロジック回路５１の動作を制御するクロック信号ＣＫの周波数（ロジック回路５１の動作周波数）の１／２になっている。そのため、液晶表示パネル４２内の回路の動作速度はロジック回路４１の動作速度に対して１／２になる。このため、動作速度の遅い液晶表示パネル４２内の回路でもクロック信号の速度に対応できる。
【００７９】
なお、ホールドメモリ回路３４、レベルシフタ回路３５、Ｄ／Ａ変換回路３６、出力回路３７、および基準電圧発生回路３９の動作については、実施の形態１と同様であるので、その説明を省略する。
【００８０】
ロジック回路５１は、タイミングコントロール回路５４から出力された階調表示用データ信号ＤＲ１・ＤＲ２・ＤＧ１・ＤＧ２・ＤＢ１・ＤＢ２を増幅してサンプリングメモリ回路５３へ出力する駆動用バッファ４７Ｒ１・４７Ｒ２・４７Ｇ１・４７Ｇ２・４７Ｂ１・４７Ｂ２と、クロック信号ＣＫ２を増幅してシフトレジスタ回路３２へ出力する駆動用バッファ５６Ｃとを備えている。駆動用バッファ４７Ｒ１・４７Ｒ２・４７Ｇ１・４７Ｇ２・４７Ｂ１・４７Ｂ２は、シフトレジスタ回路３２およびサンプリングメモリ回路５３へ入力される信号（階調表示用データ信号ＤＲ１・ＤＲ２・ＤＧ１・ＤＧ２・ＤＢ１・ＤＢ２、およびクロック信号ＣＫ２）に遅延や鈍りが発生しないように、十分に信号を増幅する能力を有している。このように、ロジック回路５１が、シフトレジスタ回路３２およびサンプリングメモリ回路５３へ入力される信号を増幅する駆動用バッファ４７Ｒ１・４７Ｒ２・４７Ｇ１・４７Ｇ２・４７Ｂ１・４７Ｂ２・５６Ｃを備えているため、ロジック回路５１と液晶表示パネル４２とを繋ぐ配線の抵抗や、液晶表示パネル４２の入力容量に係わらず、シフトレジスタ回路３２およびサンプリングメモリ回路５３へ入力される信号に遅延や鈍りが発生することを抑制できる。したがって、配線抵抗や入力容量を考慮する必要がない。
【００８１】
また、液晶表示パネル４２に入力される信号のうち、高速信号であるクロック信号ＣＫ及び階調表示用データ信号ＤＲ・ＤＧ・ＤＢが特に波形鈍りの影響を受けやすいことから、ロジック回路５１では、液晶表示パネル４２に入力される信号のうち、クロック信号ＣＫ及び階調表示用データ信号ＤＲ・ＤＧ・ＤＢのみを増幅している。これにより、高速化が可能となり、表示画面の大画面化および微細化が容易になる。
【００８２】
また、図６のように階調表示用データＤがｎ個のソースドライバの各入力端子に並列に入力する構成の場合、クロック信号ＣＫ及び階調表示用データ信号ＤＲ・ＤＧ・ＤＢの波形鈍りの発生が抑制されることは、信号系の負荷の増大を抑制することにも大きな効果をもたらす。
【００８３】
ロジック回路５１と液晶表示パネル４２とは、ガラス基板４３上の配線で接続するＣＯＧ（Chip On Glass）実装や、テープ状の基材に導電性の配線を形成してなるテープキャリアを用いてロジック回路５１の出力端子と液晶表示パネル４２の入力端子（接続部）とを接続する方法にて接続される。これにより、コントロール回路４５として既存のコントロール回路ＬＳＩを使用できる。
【００８４】
以上のように、本実施形態では、クロック信号および階調表示用データ信号を液晶表示パネル４２の動作速度に対応させる為、クロック信号を２分周し、階調表示用データ信号の数（ビット数；データ本数）を２倍にして液晶表示パネル４２の動作速度に対応させている。すなわち、動作速度に関しては、液晶表示を行う上で最も動作速度の要求される、サンプリングメモリ回路５３でのデータのサンプリング速度を、ガラス基板４３上の回路で対応できる速度まで遅くしている。そして、サンプリング速度の遅くなった分は、外付のロジック回路５１（ＬＳＩ）にて階調表示用データ信号を変換し、ガラス基板４３上のサンプリングメモリ回路５３に一定時間当たりに取りこまれる階調表示用データ信号の数（ビット数；データ本数）を増加させることにより対応している。
【００８５】
サンプリングメモリ回路５３に一定時間当たりに取りこまれる階調表示用データ信号の数（ビット数；データ本数）を増加させるのは、以下の理由からである。階調表示用データ信号は、サンプリングメモリ回路５３の動作を制御するクロック信号に同期してサンプリングメモリ回路５３に入力される。そのため、本実施形態では、実施の形態１に対して、サンプリングメモリ回路５３の動作を制御するクロック信号を遅くした分、サンプリングメモリ回路５３へのデータの読み込みが遅くなる。そのため、見かけの表示速度を実施の形態１と同じにするためには、クロック信号を１／２に遅くしたとすれば、一定時間当たりにおけるサンプリングメモリ回路５３へのデータの取り込み量を２倍にする必要がある。
【００８６】
なお、同様に、クロック信号をｎ分周し（ｎは３以上の整数）、階調表示用データ信号の数（ビット数；データ本数）をｎ倍にすることで、液晶表示パネル４２内の回路の動作周波数をさらに低速に制御できる。
【００８７】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。例えば、上記各実施形態では、スイッチング手段としてＴＦＴを用いていたが、スイッチング手段としてＭＩＭ(Metal-Insulator-Metal)素子等を用いてもよい。また、本発明の技術的範囲には、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態も含まれる。
【産業上の利用可能性】
【００８８】
本発明は、ＴＦＴ（薄膜トランジスタ）方式等のアクティブマトリックス方式の液晶表示装置の製造業に利用でき、特に画素数の多いアクティブマトリックス方式の液晶表示装置の製造業に好適に利用できる。
【図面の簡単な説明】
【００８９】
【図１】本発明の実施の一形態に係る液晶表示装置の構成を示すブロック図である。
【図２】本発明の他の実施の形態に係る液晶表示装置の構成を示すブロック図である。
【図３】本発明の他の実施の形態に係る液晶表示装置における各種信号の波形およびデータ転送タイミングを示す図である。
【図４】本発明の技術的背景を説明するための図であり、従来のＴＦＴ方式の液晶表示装置の全体構成を示すブロック図である。
【図５】本発明および従来の液晶表示装置が備える液晶表示部（液晶パネル）の構成を示す図である。
【図６】本発明の技術的背景を説明するための図であり、従来のＴＦＴ方式の液晶表示装置における液晶駆動電圧の波形の一例を示す波形図である。
【図７】本発明の技術的背景を説明するための図であり、従来のＴＦＴ方式の液晶表示装置における液晶駆動電圧の波形の他の一例を示す波形図である。
【図８】本発明の技術的背景を説明するための図であり、従来のＴＦＴ方式の液晶表示装置の第ｎソースドライバの構成を示すブロック図である。
【符号の説明】
【００９０】
１２  画素容量（液晶画素）
１３  ＴＦＴ（スイッチング手段）
３０  ソースドライバ（駆動回路）
３２  シフトレジスタ回路（階調表示用電圧生成回路）
３３  サンプリングメモリ回路（階調表示用電圧生成回路）
３４  ホールドメモリ回路（階調表示用電圧生成回路）
３５  レベルシフタ回路（階調表示用電圧生成回路）
３６  Ｄ／Ａ変換回路（階調表示用電圧生成回路）
３７  出力回路（階調表示用電圧生成回路）
３８  液晶駆動電圧出力端子
３９  基準電圧発生回路（階調表示用電圧生成回路）
４１  ロジック回路
４２  液晶表示パネル
４３  ガラス基板（基板）
４４  液晶表示部
４５  コントロール回路
４６Ｃ・４６Ｓ  駆動用バッファ（増幅回路、第２のバッファ回路）
４７Ｒ・４７Ｇ・４７Ｂ  駆動用バッファ（増幅回路、第１のバッファ回路）
４７Ｒ１・４７Ｒ２・４７Ｇ１・４７Ｇ２・４７Ｂ１・４７Ｂ２
駆動用バッファ（増幅回路、第１のバッファ回路）
４８  入力ラッチ回路
５１  ロジック回路
５３  サンプリングメモリ回路
５４  タイミングコントロール回路
５６Ｃ  駆動用バッファ（増幅回路、第２のバッファ回路）
１３０  ソースドライバ（駆動回路）
ＣＫ  クロック信号（第１のクロック信号）
ＣＫ２  クロック信号（第２のクロック信号）
ＤＲ・ＤＧ・ＤＢ  階調表示用データ信号
ＤＲ１・ＤＲ２・ＤＧ１・ＤＧ２・ＤＢ１・ＤＢ２  階調表示用データ信号
Ｒ・Ｇ・Ｂ  階調表示用データ信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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