(57)【要約】【課題】  主に高周波半導体に集積化されるインダクタにおいて、周波数特性を劣化させることなく直列抵抗成分を低減して高性能化を図る。【解決手段】  Ｐ型Ｓｉ基板４と、Ｐ型Ｓｉ基板４の上に形成される素子領域５と、素子領域５上に形成される第１配線層１１及び第２配線層７と、第１配線層１１と第２配線層７の層間及び第１配線層１１と素子領域５間を電気的に絶縁する絶縁層６と、回路ブロックへ接続される２つの電極である第１，第２電極を有し、最上層である第２配線層７によってスパイラル状のインダクタおよびインダクタの電極を形成し、第１配線層１１によってスパイラル状のインダクタを形成し、第１配線層１１によるインダクタの電極を第２配線層７による電極とし、第２配線層７によるインダクタの下方に第１配線層１１によるインダクタを並列配置する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
Ｐ型Ｓｉ基板と、前記Ｐ型Ｓｉ基板の上に形成される素子領域と、前記素子領域上に形成される第１配線層及び第２配線層を含む少なくとも２つの配線層と、前記第１配線層と前記第２配線層の層間及び前記第１配線層と前記素子領域間を電気的に絶縁する絶縁層から構成し、前記第１配線層および前記第２配線層によってインダクタを形成して半導体に集積化されたインダクタ装置において、
前記第１配線層によるインダクタを複数の配線による配線群として構成し、前記第２配線層によるインダクタと前記第１配線層によるインダクタとを上下並列に配置し、前記第１配線層および前記第２配線層によるインダクタの電極を共通としたことを特徴とするインダクタ装置。
【請求項２】
前記第２配線層と前記第１配線層は、前記電極以外に複数箇所で電気的に接続されていることを特徴とする請求項１記載のインダクタ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主に高周波半導体に集積化されるインダクタ装置に関する。
【背景技術】
【０００２】
図４は従来の高周波半導体に用いられるインダクタ装置の構成を示す断面図、図５は図４の第２配線層の平面図である、
図４に示すように、Ｐ型Ｓｉ基板４、Ｐ型Ｓｉ基板４上に形成された素子領域５、素子領域５上に形成された絶縁層６、更に絶縁層６上に最上層として第２配線層７が形成されており、第２配線層７の配線パターンとして、図５に示すようなスパイラル状のインダクタ１および第１，第２電極２，３が形成されている。インダクタ１の外周側に位置する一端部には第１電極２が形成され、中心付近に位置する他端部には第２電極３が形成されており、第１，第２電極２，３は回路ブロックに接続される。
【０００３】
また、インダクタ１の周波数特性を劣化させる原因となるインダクタ１とＰ型Ｓｉ基板４間に寄生する容量を増加させることがないようにするため、インダクタ１は、必ず最上層の配線層、すなわち第２配線層７で構成している。
【特許文献１】特開平８−９７３７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
主に高周波半導体に用いられる集積化されたインダクタ１は、配線層で構成される場合が多いが、高性能を実現するためには、インダクタ１の直列抵抗の低減と周波数特性の劣化防止を両立させる必要がある。このため、第２配線層７における線高さＨを高くすることがあるが、隣接する配線とのショートを避けるために、同時に線幅Ｗ及び線間隔Ｓを大きくする必要が発生したり、直列抵抗を低減するために線幅Ｗを大きくすると、インダクタ１の周波数特性が劣化し、十分な効果が得られないことがあった。
【０００５】
本発明は、このような問題点を解決し、インダクタの直列抵抗の低減と周波数特性の劣化防止との両立を確実に実現したインダクタ装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
前記目的を達成するため、本発明は、Ｐ型Ｓｉ基板と、前記Ｐ型Ｓｉ基板の上に形成される素子領域と、前記素子領域上に形成される第１配線層及び第２配線層を含む少なくとも２つの配線層と、前記第１配線層と前記第２配線層の層間及び前記第１配線層と前記素子領域間を電気的に絶縁する絶縁層から構成し、前記第１配線層および前記第２配線層によってインダクタを形成して半導体に集積化されたインダクタ装置において、前記第１配線層によるインダクタを複数の配線による配線群として構成し、前記第２配線層によるインダクタと前記第１配線層によるインダクタとを上下並列に配置し、前記第１配線層および前記第２配線層によるインダクタの電極を共通としたことを特徴とする。
【０００７】
また本発明は、前記第２配線層と前記第１配線層は、前記電極以外に複数箇所で電気的に接続されていることを特徴とする。
【０００８】
本発明によれば、インダクタを形成する配線断面の外周が増えることにより、電流の表皮効果の影響を避けインダクタの直列抵抗の低減ができる。また、第１配線層が複数の配線からなる配線群で形成されているため、配線群とＰ型Ｓｉ基板に対して寄生する容量を大きく増加させることがなく、インダクタの周波数特性を劣化させることがない。
【発明の効果】
【０００９】
以上のように、高周波半導体に集積化されるインダクタの高性能化を図ることができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、図４，図５に示す従来の部材と同一の部材には同一の符号が付してある。
【００１１】
図１は本発明の第１の実施形態における高周波半導体に用いられるインダクタ装置の構成を示す断面図、図２は図１における第２配線層の平面図、図３は図１における第１配線層の平面図である。
【００１２】
本実施形態のインダクタ装置は。図１〜３に示すように、Ｐ型Ｓｉ基板４と、Ｐ型Ｓｉ基板４の上に形成される素子領域５と、素子領域５上に形成される第１配線層１１及び第２配線層７と、第１配線層１１と第２配線層７の層間及び第１配線層１１と素子領域５間を電気的に絶縁する絶縁層６と、回路ブロックへ接続される２つの電極である第１電極２、第２電極３とから構成されている。
【００１３】
本実施形態において図４，５に示した従来のインダクタ装置と異なる点は、最上層の第２配線層７の下層に絶縁層６を介して第１配線層１１を設けた点にあり、図２に示すように本実施形態におけるインダクタ１は、図５に示した従来のインダクタの構成と同様である。
【００１４】
第１配線層１１によって構成されるインダクタ１’について図１，３を用いて説明する。
【００１５】
インダクタ１’は、図２に示すインダクタ１を、第１電極２、第２電極３を除いて図３に示すようにスリット状にした構成となっており、巻き方向もインダクタ１と同様であって、第２配線層７によって構成されたインダクタ１の直下に配置されている。また、第２配線層７と第１配線層１１は、インダクタ１の第１電極２、第２電極３のみにおいて電気的に接続されている。
【００１６】
すなわち、図４〜５に示す従来技術では、最上層配線である第２配線層７によってインダクタ１を形成していたが、図１〜３に示した本実施形態によれば、従来の構成に加えて、スリット状に形成された複数の配線群１２によって構成されたインダクタ１’を有する第１配線層１１を用い、第１配線層１１と第２配線層７とを上下に並列に配置したものである。
【００１７】
このようにインダクタ１’を設けたことにより、インダクタ１を形成する配線断面の外周が増え、電流の表皮効果の影響を避けるとともにインダクタの直列抵抗を低減できる。また、第１配線層１１によるインダクタ１’の形状がスリット状であるため、第１配線層１１とＰ型Ｓｉ基板４に対して寄生する容量を大きく増加させることがなく、インダクタ１の周波数特性を劣化させることがない。
【００１８】
以下、本発明の第２の実施形態を、図６を参照しながら簡単に説明する。まず、第２配線層７の平面図は、図１と同様である。図１〜３に示した第１の実施形態の構成図では、インダクタ１の第１電極２、第２電極３のみにおいて電気的に接続されているが、それは、必須ではなく、図６に示した様に、複数の第１−第２層間コンタクト１３によって第１配線層１１と第２配線層７が複数箇所で電気的に接続されていても良い。それ以外の構成は、図１〜３に示した第１の実施形態と同様である。
【産業上の利用可能性】
【００１９】
本発明は、高周波半導体集積回路に利用可能である。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１の実施形態における高周波半導体に用いられるインダクタ装置の構成を示す断面図
【図２】図１における第２配線層によるインダクタの平面図
【図３】図１における第１配線層によるインダクタの平面図
【図４】従来の高周波半導体に用いられるインダクタ装置の構成を示す断面図
【図５】図４の第２配線層の平面図
【図６】本発明の第２の実施形態における第１配線層によるインダクタの平面図
【符号の説明】
【００２１】
１，１’  インダクタ
２  第１電極
３  第２電極
４  Ｐ型Ｓｉ基板
５  素子領域
６  絶縁層
７  第２配線層
１１  第１配線層
１２  配線群
１３  第１−第２層間コンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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