(57)【要約】【課題】  電荷伝送素子のための信号電荷コンバータを提供する。【解決手段】  信号電荷を受ける第１ステージの第１ドライバＦＥＴを含み、信号電荷を電圧に変換させる信号コンバータ。後続ドライバＦＥＴは、第１ドライバＦＥＴの出力に連結され、その後続ドライバのゲート絶縁膜は減少した厚さを有する。後続ドライバＦＥＴは、第２ステージまたは第３ステージを構成する。後続ドライバＦＥＴのゲート絶縁膜の厚さの減少は、電荷伝達効率を減少させずに電圧利得ＡＶｔｏｔａｌを増加させて、信号コンバータの全体感度を増加させる。【選択図】  図６
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【特許請求の範囲】
【請求項１】
信号電荷を電圧に変換させる信号コンバータにおいて、
前記信号電荷を受ける第１ドライバＦＥＴと、
前記第１ドライバＦＥＴの出力に連結されるが、前記信号コンバータの少なくともいずれか一つの他のＦＥＴのゲート絶縁膜の厚さより薄い厚さのゲート絶縁膜を有する、前記第１ドライバＦＥＴに連結される後続ドライバＦＥＴと、を備えることを特徴とする信号コンバータ。
【請求項２】
前記第１ドライバＦＥＴは第１ステージに配置され、前記後続ドライバＦＥＴは前記第１ステージの次の第２ステージに配置されることを特徴とする請求項１に記載の信号コンバータ。
【請求項３】
前記後続ドライバＦＥＴのゲート絶縁膜の厚さは、前記第１ドライバＦＥＴのゲート絶縁膜の厚さより薄いことを特徴とする請求項２に記載の信号コンバータ。
【請求項４】
前記後続ドライバＦＥＴのゲート絶縁膜の厚さは、前記第１ドライバＦＥＴのゲート絶縁膜の厚さと同じであることを特徴とする請求項２に記載の信号コンバータ。
【請求項５】
前記第１ドライバＦＥＴのゲート絶縁膜の厚さは、前記後続ドライバＦＥＴのゲート絶縁膜の厚さより薄いことを特徴とする請求項２に記載の信号コンバータ。
【請求項６】
前記第１ドライバＦＥＴは第１ステージに配置され、前記後続ドライバＦＥＴは、第２ドライバＦＥＴを有する第２ステージを介して前記第１ステージに連結される第３ステージに配置されることを特徴とする請求項１に記載の信号コンバータ。
【請求項７】
前記後続ドライバＦＥＴのゲート絶縁膜の厚さは、前記第１ドライバＦＥＴのゲート絶縁膜の厚さより薄いことを特徴とする請求項６に記載の信号コンバータ。
【請求項８】
前記後続ドライバＦＥＴのゲート絶縁膜の厚さは、前記第１ドライバＦＥＴのゲート絶縁膜の厚さと同じであることを特徴とする請求項６に記載の信号コンバータ。
【請求項９】
前記第１ドライバＦＥＴのゲート絶縁膜の厚さは、前記後続ドライバＦＥＴのゲート絶縁膜の厚さより薄いことを特徴とする請求項６に記載の信号コンバータ。
【請求項１０】
前記後続ドライバＦＥＴのゲート絶縁膜の厚さは、前記第１及び第２ドライバＦＥＴの同じゲート絶縁膜の厚さより薄いことを特徴とする請求項６に記載の信号コンバータ。
【請求項１１】
前記後続ドライバＦＥＴに連結されて出力電圧を発生させる最終ドライバＦＥＴを更に備えることを特徴とする請求項１に記載の信号コンバータ。
【請求項１２】
前記後続ドライバＦＥＴのゲート絶縁膜の厚さは、前記最終ドライバＦＥＴのゲート絶縁膜の厚さより薄いことを特徴とする請求項１１に記載の信号コンバータ。
【請求項１３】
前記後続ドライバＦＥＴのゲート絶縁膜の厚さは、前記最終ドライバＦＥＴのゲート絶縁膜の厚さと同じであることを特徴とする請求項１１に記載の信号コンバータ。
【請求項１４】
前記最終ドライバＦＥＴのゲート絶縁膜の厚さは、前記後続ドライバＦＥＴのゲート絶縁膜の厚さより薄いことを特徴とする請求項１１に記載の信号コンバータ。
【請求項１５】
前記後続ドライバＦＥＴのゲート絶縁膜の厚さは、前記第１及び最終ドライバＦＥＴの同じゲート絶縁膜の厚さより薄いことを特徴とする請求項１１に記載の信号コンバータ。
【請求項１６】
前記それぞれのドライバＦＥＴは、それぞれのロードＦＥＴに連結されることを特徴とする請求項１１に記載の信号コンバータ。
【請求項１７】
前記それぞれのドライバＦＥＴは、前記ロードＦＥＴの少なくともいずれか一つのゲート絶縁膜の厚さより薄い、同じゲート絶縁膜の厚さを有することを特徴とする請求項１６に記載の信号コンバータ。
【請求項１８】
前記それぞれのドライバＦＥＴは、それぞれのロードＦＥＴに連結されることを特徴とする請求項１に記載の信号コンバータ。
【請求項１９】
前記後続ドライバＦＥＴのゲート絶縁膜の厚さは、前記ロードＦＥＴの少なくともいずれか一つのゲート絶縁膜の厚さより薄いことを特徴とする請求項１８に記載の信号コンバータ。
【請求項２０】
前記後続ドライバＦＥＴのゲート絶縁膜の厚さは、あらゆる前記ロードＦＥＴのそれぞれのゲート絶縁膜の厚さより薄いことを特徴とする請求項１８に記載の信号コンバータ。
【請求項２１】
それぞれのロードＦＥＴは、それぞれの抵抗器を介してグラウンドに連結されることを特徴とする請求項１８に記載の信号コンバータ。
【請求項２２】
それぞれのロードＦＥＴは、同じ抵抗器を介してグラウンドに共に連結されることを特徴とする請求項１８に記載の信号コンバータ。
【請求項２３】
前記後続ドライバＦＥＴのゲート絶縁膜の厚さは、前記信号コンバータのあらゆる他のＦＥＴのそれぞれのゲート絶縁膜の厚さより薄いことを特徴とする請求項１に記載の信号コンバータ。
【請求項２４】
前記第１ドライバＦＥＴはエンハンスメント型ＭＯＳＦＥＴであり、前記信号コンバータのあらゆる他のＦＥＴはディプリーション型ＭＯＳＦＥＴであることを特徴とする請求項１に記載の信号コンバータ。
【請求項２５】
前記ドライバＦＥＴは、それぞれソースフォロアを構成することを特徴とする請求項１に記載の信号コンバータ。
【請求項２６】
前記第１ドライバＦＥＴは、隔離されたウエル内に形成されることを特徴とする請求項１に記載の信号コンバータ。
【請求項２７】
前記信号電荷は、電荷結合素子から出力されることを特徴とする請求項１に記載の信号コンバータ。
【請求項２８】
信号電荷を電圧に変換させる信号コンバータにおいて、
ドライバＦＥＴ及びロードＦＥＴを備えて、最初のステージからは信号電荷を受け、それぞれの後続ステージは前のステージから電圧を受けるように構成された複数個のステージと、
前記信号コンバータの電荷伝達効率を減少させずに電圧利得を増加させる電圧利得増加手段と、を備えることを特徴とする信号コンバータ。
【請求項２９】
前記ドライバＦＥＴは、それぞれソースフォロアを構成することを特徴とする請求項２８に記載の信号コンバータ。
【請求項３０】
前記各ステージのロードＦＥＴのソースは、それぞれの抵抗器を介してグラウンドに連結されることを特徴とする請求項２８に記載の信号コンバータ。
【請求項３１】
前記各ステージのロードＦＥＴのソースは、同じ抵抗器を介してグラウンドに連結されることを特徴とする請求項２８に記載の信号コンバータ。
【請求項３２】
前記最初のステージのドライバＦＥＴは、孤立したウエル内に形成されることを特徴とする請求項２８に記載の信号コンバータ。
【請求項３３】
前記最初のステージのドライバＦＥＴは、ゲートキャパシタンスを最小化する大きさを有し、最終ステージのドライバＦＥＴは、前記最終ステージの出力に連結されたロードを駆動するに十分な電流を供給できる大きさを有し、また中間ステージのドライバＦＥＴは、前記最初のステージ及び最終ステージのドライバＦＥＴの間で、電流増幅が行われるようにする大きさを有することを特徴とする請求項２８に記載の信号コンバータ。
【請求項３４】
信号伝達素子の出力回路において、
前記信号伝達素子からの電荷を蓄積して信号電荷を発生させる信号蓄積領域と、
前記信号電荷を受ける第１ドライバＦＥＴ及び、前記第１ドライバＦＥＴの出力に連結され、前記信号コンバータの少なくともいずれか一つの他のＦＥＴのゲート絶縁膜の厚さより薄いゲート絶縁膜の厚さを有する後続ドライバＦＥＴを備えて、前記信号電荷を電圧に変換させる信号コンバータと、
前記信号蓄積領域をリセット電圧にリセットさせるようにターンオンされるリセットＦＥＴと、
前記電荷伝達素子から前記信号蓄積領域に電荷を伝達するようにターンオンされる出力ＦＥＴと、を含むことを特徴とする出力回路。
【請求項３５】
前記第１ドライバＦＥＴは第１ステージを構成し、前記後続ドライバＦＥＴは前記第１ステージの次の第２ステージを構成することを特徴とする請求項３４に記載の出力回路。
【請求項３６】
前記第１ドライバＦＥＴは第１ステージを構成し、前記後続ドライバＦＥＴは、第２ステージを介して前記第１ステージと連結される第３ステージを構成することを特徴とする請求項３４に記載の出力回路。
【請求項３７】
前記後続ドライバＦＥＴの出力に連結されて出力電圧を発生させる最終ドライバＦＥＴを更に備えることを特徴とする請求項３４に記載の出力回路。
【請求項３８】
前記それぞれのドライバＦＥＴは、それぞれのロードＦＥＴに連結されることを特徴とする請求項３７に記載の出力回路。
【請求項３９】
前記それぞれのドライバＦＥＴは、前記ロードＦＥＴの少なくともいずれか一つのゲート絶縁膜の厚さより薄い、同じゲート絶縁膜の厚さを有することを特徴とする請求項３８に記載の出力回路。
【請求項４０】
前記ドライバＦＥＴは、それぞれソースフォロアを構成することを特徴とする請求項３４に記載の出力回路。
【請求項４１】
前記それぞれのドライバＦＥＴは、それぞれのロードＦＥＴに連結されることを特徴とする請求項３４に記載の出力回路。
【請求項４２】
前記後続ドライバＦＥＴのゲート絶縁膜の厚さは、前記ロードＦＥＴの少なくともいずれか一つのゲート絶縁膜の厚さより薄いことを特徴とする請求項４１に記載の出力回路。
【請求項４３】
それぞれのロードＦＥＴは、それぞれの抵抗器を介してグラウンドに連結されることを特徴とする請求項４１に記載の出力回路。
【請求項４４】
それぞれのロードＦＥＴは、同じ抵抗器を介してグラウンドに共に連結されることを特徴とする請求項４１に記載の出力回路。
【請求項４５】
前記第１ドライバＦＥＴはエンハンスメント型ＭＯＳＦＥＴであり、前記信号コンバータの他のあらゆるＦＥＴはディプリーション型ＭＯＳＦＥＴであることを特徴とする請求項３４に記載の出力回路。
【請求項４６】
前記第１ドライバＦＥＴは、孤立したウエル内に形成されることを特徴とする請求項３４に記載の出力回路。
【請求項４７】
前記電荷伝達素子は電荷結合素子であることを特徴とする請求項３４に記載の出力回路。
【請求項４８】
それぞれの信号電荷を蓄積する、それぞれのフォトダイオードよりなるフォトダイオードアレイと、
前記フォトダイオードアレイに連結されて、それぞれのフォトダイオードからそれぞれの信号電荷をシフトする少なくともいずれか一つの信号伝達素子と、
前記電荷伝達素子からシフトされた、それぞれの信号電荷を蓄積する信号蓄積領域と、
前記それぞれの信号電荷を受ける第１ドライバＦＥＴ及び、前記第１ドライバＦＥＴの出力に連結され、前記信号コンバータの少なくともいずれか一つの他のＦＥＴのゲート絶縁膜の厚さより薄いゲート絶縁膜の厚さを有する後続ドライバＦＥＴを備えて、前記信号蓄積領域に蓄積されたそれぞれの信号電荷を電圧に変換させる信号コンバータを含みつつ、少なくともいずれか一つの信号伝達素子に連結される出力回路と、を含むことを特徴とするイメージングシステム。
【請求項４９】
前記第１ドライバＦＥＴは第１ステージを構成し、前記後続ドライバＦＥＴは前記第１ステージの次の第２ステージを構成することを特徴とする請求項４８に記載のイメージングシステム。
【請求項５０】
前記第１ドライバＦＥＴは、第２ステージを介して前記第１ステージに連結される第３ステージを構成することを特徴とする請求項４８に記載のイメージングシステム。
【請求項５１】
前記信号コンバータは、前記後続ドライバＦＥＴの出力に連結されて出力電圧を発生させる最終ドライバＦＥＴを更に備えることを特徴とする請求項４８に記載のイメージングシステム。
【請求項５２】
前記それぞれのドライバＦＥＴは、それぞれのロードＦＥＴに連結されることを特徴とする請求項５１に記載のイメージングシステム。
【請求項５３】
前記それぞれのドライバＦＥＴは、前記ロードＦＥＴの少なくともいずれか一つのゲート絶縁膜の厚さより薄い、同じゲート絶縁膜の厚さを有することを特徴とする請求項５２に記載のイメージングシステム。
【請求項５４】
前記それぞれのドライバＦＥＴは、それぞれのロードＦＥＴに連結されることを特徴とする請求項４８に記載のイメージングシステム。
【請求項５５】
前記後続ドライバＦＥＴのゲート絶縁膜の厚さは、前記ロードＦＥＴの少なくともいずれか一つのゲート絶縁膜の厚さより薄いことを特徴とする請求項５４に記載のイメージングシステム。
【請求項５６】
それぞれのロードＦＥＴは、抵抗器を介してグラウンドに連結されることを特徴とする請求項５４に記載のイメージングシステム。
【請求項５７】
それぞれのロードＦＥＴは、同じ抵抗器を介してグラウンドに共に連結されることを特徴とする請求項５４に記載のイメージングシステム。
【請求項５８】
前記ドライバＦＥＴは、それぞれソースフォロアを構成することを特徴とする請求項４８に記載のイメージングシステム。
【請求項５９】
第１ドライバＦＥＴはエンハンスメント型ＭＯＳＦＥＴであり、前記信号コンバータのあらゆる他のＦＥＴはディプリーション型ＭＯＳＦＥＴであることを特徴とする請求項４８に記載のイメージングシステム。
【請求項６０】
前記第１ドライバＦＥＴは、孤立したウエル内に形成されることを特徴とする請求項４８に記載のイメージングシステム。
【請求項６１】
前記電荷伝達素子は、電荷結合素子であることを特徴とする請求項４８に記載のイメージングシステム。
【請求項６２】
前記出力回路は、
前記電荷蓄積領域をリセット電圧にリセットさせるようにターンオンされるリセットＦＥＴと、
前記電荷伝達素子からのそれぞれの信号電荷を前記電荷蓄積領域に伝達するようにターンオンされつつ、前記リセットＦＥＴをターンオフさせる出力ＦＥＴと、を更に備えることを特徴とする請求項４８に記載のイメージングシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージングシステムでのＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）のような電荷伝送素子に係り、更に詳しくは、高い感度で電荷伝送素子からの信号電荷を電圧に変換させる信号電荷コンバータに関する。
【背景技術】
【０００２】
図１は、フォトダイオード１０２のようなフォトダイオードアレイを含むイメージングシステム１００を示す図面である。
【０００３】
図１を参照すれば、各フォトダイオードは、フォトダイオードのピクセル位置での照度を示す信号電荷を蓄積する。垂直型の埋め込まれた電荷結合素子（ｂｕｒｉｅｄ  ｃｈａｒｇｅ  ｃｏｕｐｌｅｄ  ｄｅｖｉｃｅ：以下、ＢＣＣＤ）は、フォトダイオードの各列に沿って配置されるが、例えば、第１列には第１垂直型ＢＣＣＤが、第２列には第２垂直型ＢＣＣＤが、最後の列には最後の垂直型ＢＣＣＤが配置される。
【０００４】
各垂直型ＢＣＣＤは、フォトダイオードの列からの信号電荷を水平型ＢＣＣＤ１１０に伝達する。水平型ＢＣＣＤ１１０は、垂直型ＢＣＣＤからの信号電荷を、図１で点線で示した出力回路１１２に伝達する。出力回路１１２は水平型ＢＣＣＤ１１０からの信号電荷を電圧Ｖｏｕｔに変化させる。
【０００５】
出力回路１１２の内部には、出力ＭＯＳ電界効果トランジスタ（ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ：以下、ＭＯＳＦＥＴ）１１４が水平型ＢＣＣＤ１１０及び電荷蓄積領域１１６の間に連結される。その他にも、リセットＭＯＳＦＥＴ１１８がリセット電圧Ｖｒｅｓｅｔソース及び電荷蓄積領域１１６の間に連結される。電荷蓄積領域１１６は、通常的に、水平型ＢＣＣＤ１１０からの信号電荷を蓄積する高濃度にドープされた接合である。出力ＭＯＳＦＥＴ１１４には、水平型ＢＣＣＤの最後の段からの信号電荷を電荷蓄積領域１１６の電荷ロード１２０に伝達するためのバイアスが印加される。
【０００６】
リセットＭＯＳＦＥＴ１１８は、電荷蓄積領域１１６の電荷ロード１２０をリセット電圧Ｖｒｅｓｅｔにリセットさせるためにターンオンされる。リセットコントロール信号ＲＥＳＥＴは、リセットＭＯＳＦＥＴ１１８のゲートに印加される。通常的に、リセットＭＯＳＦＥＴ１１８は、水平型ＢＣＣＤ１１０からの信号電荷が電荷蓄積領域１１６によって蓄積されている時にターンオフ状態を維持する。
【０００７】
信号コンバータ１２２は、電荷蓄積領域１１６に連結されるが、電荷蓄積領域１１６で蓄積された信号電荷を、対応する電圧Ｖｏｕｔに変換させるためのものである。そのような電圧Ｖｏｕｔレベルは、電荷蓄積領域１１６で蓄積された信号電荷の量を示し、したがって、そのような信号電荷に対応する照度の強度を示す。
【０００８】
図２は、従来技術に係り、点線で示した信号コンバータ１２２の一例を示した図である。図２で、図１と同じ参照符号を有する要素は同様の構造及び機能を有する。
【０００９】
図２を参照すれば、信号コンバータ１２２は、第１ソースフォロアステージ１３３を構成する第１ドライバＭＯＳＦＥＴ１３２及び第１ロードＭＯＳＦＥＴ１３４を含む。その他にも、第２ソースフォロアステージ１３９を構成する第２ドライバＭＯＳＦＥＴ１３６及び第２ロードＭＯＳＦＥＴ１３８を含む。更に、第３ソースフォロアステージ１４３を構成する第３ドライバＭＯＳＦＥＴ１４０及び第３ロードＭＯＳＦＥＴ１４２を含む。
【００１０】
各ソースフォロアステージ内には、それぞれのドライバＭＯＳＦＥＴのソースがそれぞれのロードＭＯＳＦＥＴのドレインに連結される。ドライバＭＯＳＦＥＴ１３２、１３６、１４０のドレインは高いバイアス電圧ＶＤＤに連結され、ロードＭＯＳＦＥＴ１３４、１３８、１４２のソースは低いバイアス電圧ＧＮＤに連結される。ロードＭＯＳＦＥＴ１３４、１３８、１４２のゲートは、図２の例ではＧＮＤで示したゲートバイアス電圧に連結される。
【００１１】
第１ドライバＭＯＳＦＥＴ１３２のゲートは電荷蓄積領域１１６に連結される。次のドライバＭＯＳＦＥＴのゲートは前のドライバＭＯＳＦＥＴのソースに連結される。したがって、第２ドライバＭＯＳＦＥＴ１３６のゲートは第１ドライバＭＯＳＦＥＴ１３２のソースに連結され、第３ドライバＭＯＳＦＥＴ１４０のゲートは第２ドライバＭＯＳＦＥＴ１３２のソースに連結される。それぞれのドライバＭＯＳＦＥＴのゲート及びドライバＭＯＳＦＥＴのソースは、それぞれ対応するソースフォロアステージの入力及び出力である。
【００１２】
第１ドライバＭＯＳＦＥＴ１３２は、エンハンスメント型ＭＯＳＦＥＴで具現されるに対し、他のＭＯＳＦＥＴ１３４、１３６、１３８、１４０、１４２はディプリーション型ＭＯＳＦＥＴで具現される。通常的は、エンハンスメント型ＭＯＳＦＥＴは、ゲート−ソース間の電圧ＶＧＳが０Ｖである時に導電が発生しないことに対し、ディプリーション型ＭＯＳＦＥＴは、ゲート−ソース間の電圧ＶＧＳが０Ｖである時にソースとドレインとの間に導電チャンネルを有する。
【００１３】
信号コンバータ１２２の感度Ｓｖは、信号コンバータ１２２の質を示す性質である。信号コンバータ１２２の感度Ｓｖは次の数式１で示す。
【００１４】
［数１］
Ｓｖ＝ＣＥ×ＡＶｔｏｔａｌ
【００１５】
前記数式１で、ＣＥは電荷伝送効率を示し、またＡＶｔｏｔａｌは信号コンバータ１２２の３つのソースフォロアステージ１３３、１３９、１４２を通じる全体電圧利得を示す。このＡＶｔｏｔａｌは次に数式２で示す。
【００１６】
［数２］
ＡＶｔｏｔａｌ＝ＡＶ１ｓｔ×ＡＶ２ｎｄ×ＡＶ３ｒｄ
【００１７】
前記数式２で、ＡＶ１ｓｔは第１ソースフォロアステージ１３３の電圧利得を示し、ＡＶ２ｎｄは第２ソースフォロアステージ１３９の電圧利得を示し、またＡＶ３ｒｄは第３ソースフォロアステージ１４３の電圧利得を示す。各ソースフォロアステージの電圧利得ＡＶは下記の数式３で示す。
【００１８】
［数３］
ＡＶ＝ｇｍ／（ｇｍ＋ｇｄｓ＋ｇｍｂ）
【００１９】
前記数式３で、ｇｍはトランスコンダクタンスを示し、ｇｄｓはチャンネルを通じるコンダクタンスを示し、またｇｍｂはソースフォロアステージのドライバＭＯＳＦＥＴに対するバックゲートトランスコンダクタンスを示す。ドライバＭＯＳＦＥＴに対するトランスコンダクタンスｇｍは下記の数式４で示す。
【００２０】
［数４］
ｇｍ＝［２μＯＸＣＯＸ（Ｗ／Ｌ）ＩＤ］１／２
【００２１】
前記数式４で、μＯＸは電荷移動度を示し、ＣＯＸはゲートキャパシタンスを示し、Ｗはゲート幅を示し、Ｌはゲート長を示し、またＩＤはドレイン電流を示す。その他にも、電荷伝送効率ＣＥは下記の数式５で示す。
【００２２】
［数５］
ＣＥ＝ｑ／ＣＳ［ＣＦＤ＋ＣＧＳ＋ＣＧＤ＋ＣＧ］
【００２３】
前記数式５で、ｑは電子電荷を示し、ＣＳは電荷蓄積領域１１６のストレージロード１２０での全体キャパシタンスを示す。
【００２４】
図３は出力ＭＯＳＦＥＴ１１４、電荷蓄積領域１１６、リセットＭＯＳＦＥＴ１１８及び第１ドライバＭＯＳＦＥＴ１３２のレイアウト図である。
【００２５】
図３を参照すれば、各構成要素は、電荷蓄積領域１１６のストレージロード１２０に連結される。出力ＭＯＳＦＥＴ１１４は、ドレイン１５４及びソース１５６の間に配置されるゲート１５２を含む。リセットＭＯＳＦＥＴ１１８は、ドレイン１６０及びソース１５４の間に配置されるゲート１５８を含む。その他にも、第１ドライバＭＯＳＦＥＴ１３２は、ドレイン１６４及びソース１６６の間に配置されるゲート１６２を含む。したがって、ストレージロード１２０での全体キャパシタンスＣＳは、フローティング拡散ジャンクション１１６のキャパシタンスＣＦＤと、リセットＭＯＳＦＥＴ１１８のゲート１５８とソース１５４との間、すなわち、図３で点線で示したオーバーラップ領域１７２内のオーバーラップキャパシタンスＣＧＳと、出力ＭＯＳＦＥＴ１１４のゲート１５２とドレイン１５４との間、すなわち、図３で点線で示したオーバーラップ領域１７４内のオーバーラップキャパシタンスＣＧＤと、また第１ドライバＭＯＳＦＥＴ１３２のゲートキャパシタンスＣＧと、を含む。
【００２６】
図４は、特許文献１に開示されている信号コンバータの実施例１２２Ａを示した図面である。
【特許文献１】米国特許第５，４３２，３６４号公報
【００２７】
図４を参照すれば、前記信号コンバータ１２２Ａは、３つのソースフォロアステージのための３つのドライバＭＯＳＦＥＴ１３２、１３６、１４０と、それに対応する３つのロードＭＯＳＦＥＴ１３４、１３８、１４２と、を用いる。第１ドライバＭＯＳＦＥＴ１３２のドレインは、抵抗器１８２を介して電源ＶＤＤに連結され、第２ロードＭＯＳＦＥＴ１３８のソースは、レジスタ１８４を介して接地ＧＮＤに連結される。ゲートバイアス電圧ソース１８８及びゲートバイアスキャパシタ１９０は、ロードＭＯＳＦＥＴ１３４、１３８、１４２のゲートに連結される。
【００２８】
図４の信号コンバータ１２２Ａの動作は、図２の信号コンバータ１２２の動作と類似している。しかし、図４及び図５に示されたように、第１ドライバＭＯＳＦＥＴ１３２のゲート絶縁膜１９２が第２ドライバＭＯＳＦＥＴ１３６のゲート絶縁膜１９４より更に薄い。
【００２９】
図５は、特許文献に開示されている第１及び第２ドライバＭＯＳＦＥＴ１３２、１３６の断面図である。
【００３０】
図５を参照すれば、第１及び第２ドライバＭＯＳＦＥＴ１３２、１３６はＰウエル１９６内に形成される。第１ドライバＭＯＳＦＥＴ１３２はゲート１３２Ａ、ドレイン１３２Ｂ及びソース１３２Ｃを含み、第２ドライバＭＯＳＦＥＴ１３６はゲート１３６Ａ、ドレイン１３６Ｂ及びソース１３６Ｃを含む。配線構造体１９８は、第１ドライバＭＯＳＦＥＴ１３２のソース１３２Ｃと第３ドライバＭＯＳＦＥＴ１３６のゲート１３６Ａとを連結する。
【００３１】
図４及び図５を共に参照すれば、第１ドライバＭＯＳＦＥＴ１３２のゲート絶縁膜１９２の厚さは、第２ドライバＭＯＳＦＥＴ１３６のように信号コンバータ１２２Ａ内の他のＭＯＳＦＥＴの厚さより薄く、それによって１／ｆノイズが減少する。その他にも、第１ドライバＭＯＳＦＥＴ１３２のトランスコンダクタンスｇｍが増加するにつれて、第１ソースフォロアステージの電圧利得ＡＶ１ｓｔも増加する。
【００３２】
しかし、減少されたゲート絶縁膜１９２の厚さは、第１ドライバＭＯＳＦＥＴ１３２のゲートキャパシタンスＣＧを増加させるため、電荷伝送効率を減少させてしまう。その結果、従来技術に係る信号コンバータ１２２Ａの全体感度が必ずしも増加するものではなく、単に第１ドライバＭＯＳＦＥＴ１３２のゲート絶縁膜１９２の厚さの減少だけでも更に悪化することもある。
【００３３】
それにも拘わらず、信号コンバータの全体感度が増加することは、イメージングシステムを更に高品質にする。したがって、信号コンバータは、イメージングシステムの品質向上のために、増加した全体感度を有することが要求される。
【発明の開示】
【発明が解決しようとする課題】
【００３４】
本発明が達成しようとする技術的課題は、第１ドライバＦＥＴの後続の少なくともいずれか一つのドライバＦＥＴのゲート絶縁膜の厚さを減少させて、信号コンバータの全体感度を増加させることである。
【課題を解決するための手段】
【００３５】
前記技術的課題を達成するために、本発明の一実施例に係る信号コンバータは、信号電荷を電圧に変換させる信号コンバータにおいて、前記信号電荷を受ける第１ドライバＦＥＴと、前記第１ドライバＦＥＴの出力に連結されるが、前記信号コンバータの少なくともいずれか一つの他のＦＥＴのゲート絶縁膜の厚さより薄い厚さのゲート絶縁膜を有する前記第１ドライバＦＥＴに連結される後続ドライバＦＥＴと、を備えることを特徴とする。
【００３６】
前記第１ドライバＦＥＴは第１ステージに配置され、前記後続ドライバＦＥＴは前記第１ステージの次の第２ステージに配置されることが好ましい。
【００３７】
その場合、前記後続ドライバＦＥＴのゲート絶縁膜の厚さは、前記第１ドライバＦＥＴのゲート絶縁膜の厚さより薄いこともある。前記後続ドライバＦＥＴのゲート絶縁膜の厚さは、前記第１ドライバＦＥＴのゲート絶縁膜の厚さと同じであることもある。そして、前記後続ドライバＦＥＴのゲート絶縁膜の厚さは、前記第１ドライバＦＥＴのゲート絶縁膜の厚さより厚いこともある。
【００３８】
前記第１ドライバＦＥＴは第１ステージに配置され、前記後続ドライバＦＥＴは、第２ドライバＦＥＴを有する第２ステージを介して前記第１ステージに連結される第３ステージに配置されることが好ましい。
【００３９】
その場合、前記後続ドライバＦＥＴのゲート絶縁膜の厚さは、前記第１ドライバＦＥＴのゲート絶縁膜の厚さより薄いこともある。前記後続ドライバＦＥＴのゲート絶縁膜の厚さは、前記第１ドライバＦＥＴのゲート絶縁膜の厚さと同じであることもある。前記後続ドライバＦＥＴのゲート絶縁膜の厚さは、前記第１ドライバＦＥＴのゲート絶縁膜の厚さより厚いこともある。そして、前記後続ドライバＦＥＴのゲート絶縁膜の厚さは、前記第１及び第２ドライバＦＥＴの同じゲート絶縁膜の厚さより薄いこともある。
【００４０】
本実施例において、前記後続ドライバＦＥＴに連結されて出力電圧を発生させる最終ドライバＦＥＴを更に備え得る。
【００４１】
その場合、前記後続ドライバＦＥＴのゲート絶縁膜の厚さは、前記最終ドライバＦＥＴのゲート絶縁膜の厚さより薄いこともある。前記後続ドライバＦＥＴのゲート絶縁膜の厚さは、前記最終ドライバＦＥＴのゲート絶縁膜の厚さと同じであることもある。前記最終ドライバＦＥＴのゲート絶縁膜の厚さは、前記後続ドライバＦＥＴのゲート絶縁膜の厚さより薄いこともある。前記後続ドライバＦＥＴのゲート絶縁膜の厚さは、前記第１及び最終ドライバＦＥＴの同じゲート絶縁膜の厚さより薄いこともある。そして、前記それぞれのドライバＦＥＴは、それぞれのロードＦＥＴに連結され得る。その時、前記それぞれのドライバＦＥＴは、前記ロードＦＥＴの少なくともいずれか一つのゲート絶縁膜の厚さより薄い、同じゲート絶縁膜の厚さを有することもある。
【００４２】
前記それぞれのドライバＦＥＴは、それぞれのロードＦＥＴに連結され得る。
【００４３】
その場合、前記後続ドライバＦＥＴのゲート絶縁膜の厚さは、前記ロードＦＥＴの少なくともいずれか一つのゲート絶縁膜の厚さより薄いこともある。前記後続ドライバＦＥＴのゲート絶縁膜の厚さは、あらゆる前記ロードＦＥＴのそれぞれのゲート絶縁膜の厚さより薄いこともある。それぞれのロードＦＥＴは、それぞれの抵抗器を介してグラウンドに連結され得る。それぞれのロードＦＥＴは、同じ抵抗器を介してグラウンドに共に連結され得る。
【００４４】
前記後続ドライバＦＥＴのゲート絶縁膜の厚さは、前記信号コンバータのあらゆる他のＦＥＴのそれぞれのゲート絶縁膜の厚さより薄いこともある。
【００４５】
前記第１ドライバＦＥＴはエンハンスメント型ＭＯＳＦＥＴであり、前記信号コンバータのあらゆる他のＦＥＴはディプリーション型ＭＯＳＦＥＴであることが好ましい。
【００４６】
前記ドライバＦＥＴはそれぞれソースフォロアより構成できる。
【００４７】
前記第１ドライバＦＥＴは隔離されたウエル内に形成され得る。
【００４８】
前記信号電荷は電荷結合素子から出力され得る。
【００４９】
前記技術的課題を達成するために、本発明の他の実施例に係る信号コンバータは、信号電荷を電圧に変換させる信号コンバータにおいて、ドライバＦＥＴ及びロードＦＥＴを備え、最初のステージからは信号電荷を受け、それぞれの後続ステージは以前ステージから電圧を受けるように構成された複数個のステージと、前記信号コンバータの電荷伝達効率を減少させずに電圧利得を増加させる電圧利得増加手段と、を備えることを特徴とする。
【００５０】
前記ドライバＦＥＴは、それぞれソースフォロアを構成することが好ましい。
【００５１】
前記各ステージのロードＦＥＴのソースは、それぞれの抵抗器を介してグラウンドに連結され得る。
【００５２】
前記各ステージのロードＦＥＴのソースは、同じ抵抗器を介してグラウンドに連結され得る。
【００５３】
前記最初のステージのドライバＦＥＴは、孤立したウエル内に形成され得る。
【００５４】
前記最初のステージのドライバＦＥＴは、ゲートキャパシタンスを最小化する大きさを有し、最終ステージのドライバＦＥＴは、前記最終ステージの出力に連結されるロードを駆動するに十分な電流を供給できる大きさを有し、また中間ステージのドライバＦＥＴは、前記最初のステージ及び最終ステージのドライバＦＥＴ間での電流を増幅させる大きさを有することが好ましい。
【００５５】
前記技術的課題を達成するために、本発明に係る信号伝達素子の出力回路は、前記信号伝達素子からの電荷を蓄積して信号電荷を発生させる信号蓄積領域と、前記信号電荷を受ける第１ドライバＦＥＴ及び、前記第１ドライバＦＥＴの出力に連結され、前記信号コンバータの少なくともいずれか一つの他のＦＥＴのゲート絶縁膜の厚さより薄いゲート絶縁膜の厚さを有する後続ドライバＦＥＴを備えて、前記信号電荷を電圧に変換させる信号コンバータと、前記信号蓄積領域をリセット電圧にリセットさせるようにターンオンされるリセットＦＥＴと、前記電荷伝達素子から前記信号蓄積領域に電荷を伝達するようにターンオンされる出力ＦＥＴと、を含むことを特徴とする。
【００５６】
前記第１ドライバＦＥＴは第１ステージを構成し、前記後続ドライバＦＥＴは前記第１ステージの次の第２ステージを構成できる。
【００５７】
前記第１ドライバＦＥＴは第１ステージを構成し、前記後続ドライバＦＥＴは、第２ステージを介して前記第１ステージと連結される第３ステージを構成できる。
【００５８】
本発明において、前記後続ドライバＦＥＴの出力に連結されて出力電圧を発生させる最終ドライバＦＥＴを更に備え得る。
【００５９】
その場合、前記それぞれのドライバＦＥＴは、それぞれのロードＦＥＴに連結され得る。その時、前記それぞれのドライバＦＥＴは、前記ロードＦＥＴの少なくともいずれか一つのゲート絶縁膜の厚さより薄い、同じゲート絶縁膜の厚さを有し得る。
【００６０】
前記ドライバＦＥＴはそれぞれソースフォロアを構成できる。
【００６１】
前記それぞれのドライバＦＥＴは、それぞれのロードＦＥＴに連結され得る。その場合、前記後続ドライバＦＥＴのゲート絶縁膜の厚さは、前記ロードＦＥＴの少なくともいずれか一つのゲート絶縁膜の厚さより薄いこともある。それぞれのロードＦＥＴは、それぞれの抵抗器を介してグラウンドに連結され得る。それぞれのロードＦＥＴは、同じ抵抗器を介してグラウンドに共に連結され得る。
【００６２】
前記第１ドライバＦＥＴはエンハンスメント型ＭＯＳＦＥＴであり、前記信号コンバータの他のあらゆるＦＥＴはディプリーション型ＭＯＳＦＥＴであることが好ましい。
【００６３】
前記第１ドライバＦＥＴは孤立したウエル内に形成され得る。
【００６４】
前記電荷伝達素子は電荷結合素子であり得る。
【００６５】
前記技術的課題を達成するために、本発明に係るイメージングシステムは、それぞれの信号電荷を蓄積するそれぞれのフォトダイオードよりなるフォトダイオードアレイと、前記フォトダイオードアレイに連結されて、それぞれのフォトダイオードからのそれぞれの信号電荷をシフトする少なくともいずれか一つの信号伝達素子と、前記電荷伝達素子からシフトされたそれぞれの信号電荷を蓄積する信号蓄積領域と、前記それぞれの信号電荷を受ける第１ドライバＦＥＴ、及び前記第１ドライバＦＥＴの出力に連結され、前記信号コンバータの少なくともいずれか一つの他のＦＥＴのゲート絶縁膜の厚さより薄いゲート絶縁膜の厚さを有する後続ドライバＦＥＴを備えて、前記信号蓄積領域に蓄積されたそれぞれの信号電荷を電圧に変換させる信号コンバータを含みつつ、少なくともいずれか一つの信号伝達素子に連結される出力回路と、を含むことを特徴とする。
【００６６】
前記第１ドライバＦＥＴは第１ステージを構成し、前記後続ドライバＦＥＴは、前記第１ステージの次の第２ステージを構成できる。
【００６７】
前記第１ドライバＦＥＴは、第２ステージを介して前記第１ステージに連結される第３ステージを構成することもある。
【００６８】
前記信号コンバータは、前記後続ドライバＦＥＴの出力に連結されて、出力電圧を発生させる最終ドライバＦＥＴを更に備え得る。
【００６９】
その場合、前記それぞれのドライバＦＥＴは、それぞれのロードＦＥＴに連結され得る。その時、前記ドライバＦＥＴのそれぞれは、前記ロードＦＥＴの少なくともいずれか一つのゲート絶縁膜の厚さより薄い、同じゲート絶縁膜の厚さを有し得る。
【００７０】
前記各ドライバＦＥＴは。それぞれのロードＦＥＴに連結され得る。
【００７１】
その場合、前記後続ドライバＦＥＴのゲート絶縁膜の厚さは、前記ロードＦＥＴの少なくともいずれか一つのゲート絶縁膜の厚さより薄いこともある。それぞれのロードＦＥＴは、抵抗器を介してグラウンドに連結され得る。そして、それぞれのロードＦＥＴは、同じ抵抗器を介してグラウンドに共に連結されることもある。
【００７２】
前記ドライバＦＥＴはそれぞれソースフォロアを構成できる。
【００７３】
第１ドライバＦＥＴはエンハンスメント型ＭＯＳＦＥＴであり、前記信号コンバータのあらゆる他のＦＥＴはディプリーション型ＭＯＳＦＥＴであることが好ましい。
【００７４】
前記第１ドライバＦＥＴは孤立したウエル内に形成され得る。
【００７５】
前記電荷伝達素子は電荷結合素子であり得る。
【００７６】
前記出力回路は、前記電荷蓄積領域をリセット電圧にリセットさせるようにターンオンされるリセットＦＥＴと、前記電荷伝達素子からのそれぞれの信号電荷を前記電荷蓄積領域に伝達するようにターンオンされつつ、前記リセットＦＥＴをターンオフさせる出力ＦＥＴと、を更に備え得る。
【発明の効果】
【００７７】
本発明に係る電荷伝送素子のための信号電荷コンバータによれば、第１ドライバＦＥＴの後続の少なくともいずれか一つのドライバＦＥＴのゲート絶縁膜の厚さを減少させて、信号コンバータの全体感度を増加させ得る信号コンバータを提供できる。
【発明を実施するための最良の形態】
【００７８】
以下、添付図面を参照して本発明の好ましい実施例を詳細に説明する。しかし、本発明の実施例は、多様な形態に変形でき、本発明の範囲が下記で詳述する実施例に限られるものではない。
【００７９】
図６を参照すれば、信号コンバータ２０２は、電荷蓄積領域２０４に蓄積された信号電荷を電圧Ｖｏｕｔに変換しつつ感度を増加させる。本発明の一実施例で、図６の電荷蓄積領域１１６は、図１ないし図４の電荷蓄積領域１１６と同様に高濃度にドープされた接合で形成される。その他に、本発明は他の形態の電荷蓄積領域で具現され得る。
【００８０】
前記信号コンバータ２０２は、第１ソースフォロアステージ２０６、第２ソースフォロアステージ２０８及び第３ソースフォロアステージ２１０を含む。第１ソースフォロアステージ２０６は、第１ドライバＭＯＳＦＥＴ２１２及び第１ロードＭＯＳＦＥＴ２１４を含む。第２ソースフォロアステージ２０８は、第２ドライバＭＯＳＦＥＴ２１６及び第２ロードＭＯＳＦＥＴ２１８を含む。第３ソースフォロアステージ２１０は、第３ドライバＭＯＳＦＥＴ２２０及び第３ロードＭＯＳＦＥＴ２２２を含む。
【００８１】
第１ドライバＭＯＳＦＥＴ２１２は高いバイアス電圧ＶＤＤに連結されるドレインと、第１ロードＭＯＳＦＥＴ２１４のドレインに連結されるソースと、また電荷蓄積領域２０４に連結されるゲートと、を有する。第１ロードＭＯＳＦＥＴ２１４は、ゲートバイアス電圧ＶＧＧに連結されるゲートと、第１ロード抵抗器Ｒ１を介してグラウンドに連結されるソースと、を有する。
【００８２】
同様に、第２ドライバＭＯＳＦＥＴ２１６は、高いバイアス電圧ＶＤＤに連結されるドレインと、第２ロードＭＯＳＦＥＴ２１８のドレインに連結されるソースと、を有する。第２ドライバＭＯＳＦＥＴ２２０のゲートは、第１ソースフォロアステージ２０６の出力、すなわち、第１ドライバＭＯＳＦＥＴ２１２のソースと連結される。第２ロードＭＯＳＦＥＴ２１８は、ゲートバイアス電圧ＶＧＧに連結されるゲートと、第２ロード抵抗器Ｒ２を介してグラウンドに連結されるソースと、を有する。
【００８３】
第３ドライバＭＯＳＦＥＴ２２０は、高いバイアス電圧ＶＤＤに連結されるドレインと、第３ロードＭＯＳＦＥＴ２２２のドレインに連結されるソースと、を有する。第３ドライバＭＯＳＦＥＴ２２０のゲートは、第２ソースフォロアステージ２０６の出力、すなわち、第２ドライバＭＯＳＦＥＴ２１６のソースと連結される。第３ロードＭＯＳＦＥＴ２２２は、ゲートバイアス電圧ＶＧＧに連結されるゲートと、第３ロード抵抗器Ｒ３を介してグラウンドに連結されるソースと、を有する。第３ソースフォロアステージ２１０の出力は出力電圧Ｖｏｕｔを提供する。
【００８４】
３つのソースフォロアステージ２０６、２０８、２１０が用いられる理由は、最終ステージ２１０の第３ドライバＭＯＳＦＥＴ２２０が、十分な速度を有するロードキャパシタ２２４を駆動させる程度の大きさを有するためである。例えば、通常的なロードキャパシタンスＣＬは約１０ｐＦであるが、そのようなロードキャパシタンスを十分な速度で駆動するための第３ドライバＭＯＳＦＥＴ２２０の幅は約１，０００μｍである。
【００８５】
一方、最初のステージ２０６の第１ドライバＭＯＳＦＥＴ２１２の大きさ及び、それによるゲートキャパシタンスは、信号コンバータ２０２の電荷伝送効率を最大化できるように最小化することが要求される。第２ドライバＭＯＳＦＥＴ２１６は、第１ドライバＭＯＳＦＥＴ２１２から第３ドライバＭＯＳＦＥＴ２２０までの電流増幅を提供することで、第１ドライバＭＯＳＦＥＴ２１２と第３ドライバＭＯＳＦＥＴ２２０との間で円滑に遷移される。
【００８６】
第１ドライバＭＯＳＦＥＴ２１２はエンハンスメント型ＭＯＳＦＥＴで具現するに対し、他のＭＯＳＦＥＴ２１４、２１６、２１８、２２０、２２２はそれぞれディプリーション型ＭＯＳＦＥＴで具現する。通常的に、エンハンスメント型ＭＯＳＦＥＴは、ゲート−ソース間の電圧ＶＧＳが０Ｖである時に導電が発生しないことに対し、ディプリーション型ＭＯＳＦＥＴはゲート−ソース間の電圧ＶＧＳが０Ｖである時、ソースとドレインとの間に導電チャンネルを有する。
【００８７】
図７は、図６の信号コンバータ２０２のＭＯＳＦＥＴ２１２、２１４、２１６、２１８、２２０、２２２の断面図である。ＭＯＳＦＥＴ２１２、２１４、２１６、２１８、２２０、２２２は、例えば、シリコンウエハーの半導体基板２３２のＰウエル２３０内に形成されるＮチャンネルＭＯＳＦＥＴである。
【００８８】
第１ドライバＭＯＳＦＥＴ２１２は、ゲート２１２Ａ、ゲート絶縁膜２１２Ｂ、ドレイン２１２Ｃ及びソース２１２Ｄを含む。第１ロードＭＯＳＦＥＴ２１４は、ゲート２１４Ａ、ゲート絶縁膜２１４Ｂ、ドレイン２１４Ｃ、ソース２１４Ｄ、及びディプリーション型ＭＯＳＦＥＴとしてイオン注入された導電チャンネル２１４Ｅを含む。配線構造体２３４は、第１ドライバＭＯＳＦＥＴ２１２のソース２１２Ｄと第１ロードＭＯＳＦＥＴ２１４のドレイン２１４Ｃとを連結する。
【００８９】
同様に、第２ドライバＭＯＳＦＥＴ２１６は、ゲート２１６Ａ、ゲート絶縁膜２１６Ｂ、ドレイン２１６Ｃ、ソース２１６Ｄ及びディプリーション型ＭＯＳＦＥＴとしてイオン注入された導電チャンネル２１６Ｅを含む。第２ロードＭＯＳＦＥＴ２１８は、ゲート２１８Ａ、ゲート絶縁膜２１８Ｂ、ドレイン２１８Ｃ、ソース２１８Ｄ及びディプリーション型ＭＯＳＦＥＴとしてイオン注入された導電チャンネル２１８Ｅを含む。配線構造体２３６は、第２ドライバＭＯＳＦＥＴ２１６のソース２１６Ｄと第２ロードＭＯＳＦＥＴ２１８のドレイン２１８Ｃとを連結する。
【００９０】
第３ドライバＭＯＳＦＥＴ２２０は、ゲート２２０Ａ、ゲート絶縁膜２２０Ｂ、ドレイン２２０Ｃ、ソース２２０Ｄ及びディプリーション型ＭＯＳＦＥＴとしてイオン注入された導電チャンネル２２０Ｅを含む。第３ロードＭＯＳＦＥＴ２２２は、ゲート２２２Ａ、ゲート絶縁膜２２２Ｂ、ドレイン２２２Ｃ、ソース２２２Ｄ及びディプリーション型ＭＯＳＦＥＴとしてイオン注入された導電チャンネル２２２Ｅを含む。配線構造体２３８は、第３ドライバＭＯＳＦＥＴ２２０のソース２２０Ｄと第３ロードＭＯＳＦＥＴ２２２のドレイン２２２Ｃとを連結する。
【００９１】
第２ドライバＭＯＳＦＥＴ２１６のゲート絶縁膜２１６Ｂの厚さは、他のＭＯＳＦＥＴ２１２、２１４、２１８、２２０、２２２のそれぞれのゲート絶縁膜の厚さより薄い。図２の信号コンバータ１２２を参照して説明したように、信号コンバータ２０２の感度は次の数式６で示す。
【００９２】
［数６］
Ｓｖ＝ＣＥ×ＡＶｔｏｔａｌ
【００９３】
前記数式６で、ＣＥは電荷伝送効率を示し、またＡＶｔｏｔａｌは、３つのソースフォロアステージ２０６、２０８、２１０を通じる全体電圧利得を示す。このＡＶｔｏｔａｌを次に数式７で示す。
【００９４】
［数７］
ＡＶｔｏｔａｌ＝ＡＶ１ｓｔ×ＡＶ２ｎｄ×ＡＶ３ｒｄ
【００９５】
前記数式７で、ＡＶ１ｓｔは第１ソースフォロアステージ２０６の電圧利得を示し、ＡＶ２ｎｄは第２ソースフォロアステージ２０８の電圧利得を示し、またＡＶ３ｒｄは第３ソースフォロアステージ２１０の電圧利得を示す。各ソースフォロアステージの電圧利得ＡＶは下記の数式８で示す。
【００９６】
［数８］
ＡＶ＝ｇｍ／（ｇｍ＋ｇｄｓ＋ｇｍｂ）
【００９７】
前記数式８で、ｇｍはトランスコンダクタンスを示し、ｇｄｓはチャンネルによるコンダクタンスを示し、またｇｍｂはソースフォロアステージのドライバＭＯＳＦＥＴに対するバックゲートを示す。ドライバＭＯＳＦＥＴに対するトランスコンダクタンスｇｍは下記の数式９で示す。
【００９８】
［数９］
ｇｍ＝［２μＯＸＣＯＸ（Ｗ／Ｌ）ＩＤ］１／２
【００９９】
前記数式９で、μＯＸはドライバＭＯＳＦＥＴの電荷移動度を示し、ＣＯＸはゲートキャパシタンスを示し、Ｗはゲート幅を示し、Ｌはゲート長を示し、またＩＤはドレイン電流を示す。
【０１００】
更に、図６及び図１９を参照すれば、信号コンバータ２０２は、イメージングシステム３００内で用いられる出力回路３０２の一部である。図１及び図１９を参照すれば、フォトダイオードアレイ１０２及び電荷結合素子ＣＣＤ（図１９の１０４、１０６、１０８、１１）は、図１を参照して説明したものと同様に動作する。その他に、図１９の出力回路３０２の出力ＭＯＳＦＥＴ１１４及びリセットＭＯＳＦＥＴ１１８も図１を参照して説明したものと同様に動作する。
【０１０１】
信号コンバータ２０２の電荷伝送効率ＣＥは、下記の数式１０で示す。
【０１０２】
［数１０］
ＣＥ＝ｑ／ＣＳ［ＣＦＤ＋ＣＧＳ＋ＣＧＤ＋ＣＧ］
【０１０３】
前記数式１０で、ｑは電子電荷を示し、図６及び図１９に示したように、ＣＳは電荷蓄積領域２０４のストレージロード２０５での全体キャパシタンスを示す。図１及び図４を参照して説明したものと同様に、ストレージロード（図６及び図１９）の全体キャパシタンスＣｓは、フローティング拡散ジャンクション２０４のキャパシタンスＣＦＤと、リセットＭＯＳＦＥＴ１１８のゲート１５８とソース１５４との間のオーバーラップキャパシタンスＣＧＳと、出力ＭＯＳＦＥＴ１１４のゲート１５２とドレイン１５４との間のオーバーラップキャパシタンスＣＧＤと、また第１ドライバＭＯＳＦＥＴ２１２のゲートキャパシタンスＣＧと、を含む。
【０１０４】
本実施例で、第２ドライバＭＯＳＦＥＴ２１６のゲート絶縁膜２１６Ｂの厚さは、第２ソースフォロアステージ２０８の電圧利得ＡＶ２ｎｄを増加させるように減少する。したがって、信号コンバータ２０２の全体電圧利得ＡＶｔｏｔａｌは増加する。しかし、第２ドライバＭＯＳＦＥＴ２１６のゲート絶縁膜の厚さの減少は、信号コンバータ２０２の電荷伝達効率ＣＥに影響を与えない。結果的に、信号コンバータ２０２の全体感度（ＳＶ＝ＡＶｔｏｔａｌ×ＣＥ）は図７の実施例のように従来技術から増加する。
【０１０５】
本発明の他の実施例である図８を参照すれば、第１ドライバＭＯＳＦＥＴ２１２のゲート絶縁膜２１２Ｂの厚さも、第２ドライバＭＯＳＦＥＴ２１６のゲート絶縁膜２１６Ｂの厚さと同様に減少する。したがって、第１及び第２ドライバＭＯＳＦＥＴ２１２、２１６のゲート絶縁膜の厚さは、他のＭＯＳＦＥＴ２１４、２１８、２２０、２２２のそれぞれのゲート絶縁膜の厚さと実質的に同じであるか、またはそれより更に薄い。
【０１０６】
そのような場合、第１及び第２ステージ２０６、２０８の電圧利得ＡＶ１ｓｔ、ＡＶ２ｎｄはそれぞれ増加して、信号コンバータ２０２の全体電圧利得ＡＶｔｏｔａｌを順に増加させる。第１ドライバＭＯＳＦＥＴ２１２のゲート絶縁膜２１２Ｂの厚さが増加するにつれて、信号コンバータ２０２の電荷伝達効率ＣＥも減少する。しかし、全体電圧利得ＡＶｔｏｔａｌの増加は、信号コンバータ２０２の全体感度（ＳＶ＝ＡＶｔｏｔａｌ×ＣＥ）が図８の実施例のように従来技術から依然として増加し、電荷伝達効率ＣＥの減少としてのオフセット量を超える。
【０１０７】
本発明の更に他の実施例である図９を参照すれば、第１ドライバＭＯＳＦＥＴ２１２のゲート絶縁膜２１２Ｂの厚さは更に薄く、第２ドライバＭＯＳＦＥＴ２１６のゲート絶縁膜２１６Ｂの厚さよりも更に薄い。したがって、第１及び第２ドライバＭＯＳＦＥＴ２１２、２１６のゲート絶縁膜の厚さは、他のＭＯＳＦＥＴ２１４、２１８、２２０、２２０のそれぞれのゲート絶縁膜の厚さより薄い。その他にも、第１ドライバＭＯＳＦＥＴ２１２のゲート絶縁膜２１２Ｂの厚さは、第２ドライバＭＯＳＦＥＴ２１６のゲート絶縁膜の厚さよりも更に減少する。
【０１０８】
そのような場合、図９の第１ステージ２０６の電圧利得は、図８の実施例よりも更に増加する。したがって、図９の信号コンバータ２０２の全体電圧利得ＡＶｔｏｔａｌは図８の実施例より更に増加する。しかし、第１ドライバＭＯＳＦＥＴ２１２のゲート絶縁膜２１２Ｂの厚さの更なる減少によって、信号コンバータ２０２の電荷伝達効率ＣＥは図８の実施例より更に減少する。それにも拘わらず、全体電圧利得ＡＶｔｏｔａｌの更なる増加は、信号コンバータ２０２の全体感度（ＳＶ＝ＡＶｔｏｔａｌ×ＣＥ）が、図９の実施例のように従来技術から依然として増加し、電荷伝達効率ＣＥの減少としてのオフセット量を超える。
【０１０９】
本発明の更に他の実施例である図１０を参照すれば、第３ドライバＭＯＳＦＥＴ２２０のゲート絶縁膜２２０Ｂの厚さは、他のＭＯＳＦＥＴ２１２、２１４、２１６、２１８、２２２のそれぞれのゲート絶縁膜の厚さより更に薄くなるように減少する。そのような場合、第３ステージ２１０の電圧利得ＡＶ３ｒｄが増加して、信号コンバータ２０２の全体電圧利得ＡＶｔｏｔａｌを順次増加させる。
【０１１０】
しかし、第３ドライバＭＯＳＦＥＴ２２０のゲート絶縁膜の厚さを減少させることは、信号コンバータ２０２の電荷伝達効率ＣＥに何らの影響を与えない。結果的に、信号コンバータ２０２の全体感度（ＳＶ＝ＡＶｔｏｔａｌ×ＣＥ）は、図１０の実施例のように従来技術から増加する。
【０１１１】
本発明の更に他の実施例である図１１を参照すれば、第１ドライバＭＯＳＦＥＴ２１２のゲート絶縁膜２１２Ｂの厚さは、第３ドライバＭＯＳＦＥＴ２２０のゲート絶縁膜２２０Ｂの厚さと実質的に同一となるように減少する。したがって、第１及び第３ドライバＭＯＳＦＥＴ２１２、２２０のゲート絶縁膜の厚さは実質的に同じであり、他のＭＯＳＦＥＴ２１４、２１６、２１８、２２２のそれぞれのゲート絶縁膜の厚さよりは薄い。
【０１１２】
そのような場合、第１及び第３ステージ２０６、２１０の電圧利得ＡＶ１ｓｔ、ＡＶ３ｒｄはそれぞれ増加して、信号コンバータ２０２の全体電圧利得ＡＶｔｏｔａｌを順次に増加させる。第１ドライバＭＯＳＦＥＴ２１２のゲート絶縁膜２１２Ｂの厚さの減少によって、信号コンバータ２０２の電荷伝達効率ＣＥも減少する。しかし、全体電圧利得ＡＶｔｏｔａｌの増加は、信号コンバータ２０２の全体感度（ＳＶ＝ＡＶｔｏｔａｌ×ＣＥ）が図１１の実施例のように従来技術から依然として増加し、電荷伝達効率ＣＥの減少としてのオフセット量を超える。
【０１１３】
本発明の更に他の実施例である図１２を参照すれば、第１ドライバＭＯＳＦＥＴ２１２のゲート絶縁膜２１２Ｂの厚さは更に減少し、第３ドライバＭＯＳＦＥＴ２２０のゲート絶縁膜２２０Ｂの厚さよりも更に薄い。したがって、第１及び第３ドライバＭＯＳＦＥＴ２１２、２２０のゲート絶縁膜の厚さは、他のＭＯＳＦＥＴ２１４、２１６、２１８、２２２のそれぞれのゲート絶縁膜の厚さより薄い。
【０１１４】
そのような場合、図１２の第１ステージ２０６の電圧利得は図１１の実施例よりも更に増加する。したがって、図１２の信号コンバータ２０２の全体電圧利得ＡＶｔｏｔａｌは、図１１の実施例より更に増加する。しかし、第１ドライバＭＯＳＦＥＴ２１２のゲート絶縁膜２１２Ｂの厚さの減少によって、信号コンバータ２０２の電荷伝達効率ＣＥも図１１の実施例より更に減少する。それにも拘わらず、全体電圧利得ＡＶｔｏｔａｌの更なる増加は、信号コンバータ２０２の全体感度（ＳＶ＝ＡＶｔｏｔａｌ×ＣＥ）が図１２の実施例のように従来技術から依然として増加し、電荷伝達効率ＣＥの更なる減少としてのオフセット量を超える。
【０１１５】
本発明の更に他の実施例である図１３を参照すれば、第２ドライバＭＯＳＦＥＴ２１６のゲート絶縁膜２１６Ｂの厚さと、第３ドライバＭＯＳＦＥＴ２２０のゲート絶縁膜２２０Ｂの厚さとは実質的に同じであり、他のＭＯＳＦＥＴ２１２、２１４、２１８、２２２のそれぞれのゲート絶縁膜の厚さよりは薄い。そのような場合、第２及び第３ステージ２０８、２１０の電圧利得ＡＶ２ｎｄ、ＡＶ３ｒｄはそれぞれ増加して、信号コンバータ２０２の全体電圧利得ＡＶｔｏｔａｌを順次に増加させる。
【０１１６】
しかし、第２及び第３ドライバＭＯＳＦＥＴ２１６、２２０のゲート絶縁膜の厚さの減少は、信号コンバータ２０２の電荷伝達効率ＣＥに影響を与えない。結果的に、信号コンバータ２０２の全体感度（ＳＶ＝ＡＶｔｏｔａｌ×ＣＥ）は、図１３の実施例のように従来技術から増加する。その他にも、第２及び第３ドライバＭＯＳＦＥＴ２１６、２２０のゲート絶縁膜の厚さがいずれも減少して、第２及び第３ドライバＭＯＳＦＥＴ２１６、２２０のち一つのゲート絶縁膜の厚さが減少する図７または図１０の実施例よりは、信号コンバータ２０２の全体感度が更に増加する。
【０１１７】
本発明の更に他の実施例である図１４を参照すれば、第１、第２及び第３ドライバＭＯＳＦＥＴ２１２、２１６、２２０のゲート絶縁膜２１２Ｂ、２１６Ｂ、２２０Ｂの厚さは実質的に同じであり、ロードＭＯＳＦＥＴ２１４、２１８、２２２のそれぞれのゲート導電膜の厚さより更に薄い。そのような場合、第１、第２及び第３ステージ２０６、２０８、２１０の電圧利得ＡＶ１ｓｔ、ＡＶ２ｎｄ、ＡＶ３ｒｄはそれぞれ増加して、信号コンバータ２０２の全体電圧利得ＡＶｔｏｔａｌを順次に増加させる。
【０１１８】
第１ドライバＭＯＳＦＥＴ２１２のゲート絶縁膜２１２Ｂの厚さの減少によって、信号コンバータ２０２の電荷伝達効率ＣＥも減少する。しかし、全体電圧利得ＡＶｔｏｔａｌの増加は、信号コンバータ２０２の全体感度（ＳＶ＝ＡＶｔｏｔａｌ×ＣＥ）が図１４の実施例のように従来技術から依然として増加し、電荷伝達効率ＣＥの減少としてのオフセット量を超える。
【０１１９】
本発明の更に他の実施例である図１５を参照すれば、第１ドライバＭＯＳＦＥＴ２１２のゲート絶縁膜２１２Ｂの厚さは、図１４の場合より更に減少する。したがって、第１ドライバＭＯＳＦＥＴ２１２のゲート絶縁膜の厚さは、第２及び第３ドライバＭＯＳＦＥＴ２１６、２２０の同じゲート絶縁膜の厚さより更に薄い。第２及び第３ドライバＭＯＳＦＥＴ２１６、２２０のゲート絶縁膜の厚さは、図１５のロードＭＯＳＦＥＴ２１４、２１８、２２２のそれぞれのゲート絶縁膜の厚さより依然として薄い。その他にも、第１ドライバＭＯＳＦＥＴ２１２のゲート絶縁膜２１２Ｂの厚さは、第２及び第３ドライバＭＯＳＦＥＴ２１６、２２０のゲート絶縁膜の厚さより更に減少する。
【０１２０】
そのような場合、図１５の第１ステージ２０６の電圧利得は、図１４の実施例より更に増加する。したがって、図１５の信号コンバータ２０２の全体電圧利得ＡＶｔｏｔａｌは、図４の実施例より更に増加する。しかし、第１ドライバＭＯＳＦＥＴ２１２のゲート絶縁膜２１２Ｂの厚さの更なる減少によって、信号コンバータ２０２の電荷伝達効率ＣＥも図１４の実施例より更に減少する。それにも拘わらず、全体電圧利得ＡＶｔｏｔａｌの更なる増加は、信号コンバータ２０２の全体感度（ＳＶ＝ＡＶｔｏｔａｌ×ＣＥ）が図１５の実施例のように従来技術から依然として増加し、電荷伝達効率ＣＥの更なる減少としてのオフセット量を超える。
【０１２１】
そのような方式で、図７ないし図１５に示したような本発明の実施例で、ゲート絶縁膜の厚さは、信号コンバータ２０２で第１ドライバＭＯＳＦＥＴ２１２の次に配置される、少なくともいずれか一つの後続ドライバＭＯＳＦＥＴ２１６且つ／または２２０で減少する。そのようなゲート絶縁膜の厚さを減少させることで、全体電圧利得ＡＶｔｏｔａｌは増加するが、信号コンバータ２０２の全体感度（ＳＶ＝ＡＶｔｏｔａｌ×ＣＥ）が従来技術から有利に増加し、電荷伝達効率ＣＥには影響を与えない。したがって、少なくともいずれか一つの後続のドライバＭＯＳＦＥＴ２１６且つ／または２２０のゲート絶縁膜の厚さは、薄いゲート絶縁膜のブレークダウン電圧によって制限されない限度内で、なるべく薄いことが好ましい。
【０１２２】
更に、本発明は、図７ないし図１５に示したような多様な実施例とは異なるゲート絶縁膜の厚さの関係で具現できる。例えば、第３ドライバＭＯＳＦＥＴ２２０のゲート絶縁膜の厚さは、第２ドライバＭＯＳＦＥＴ２１６のゲート絶縁膜の厚さより更に薄くてもその逆でもよい。いずれの場合でも、ＭＯＳＦＥＴ２１６、２２０のゲート絶縁膜の厚さは、他のＭＯＳＦＥＴ２１２、２１４、２１８、２２２のそれぞれのゲート絶縁膜の厚さより薄い。本発明において、ゲート絶縁膜の厚さは、第１ドライバＭＯＳＦＥＴ２１２の次に配置される、少なくともいずれか一つの後続ドライバＭＯＳＦＥＴ２１６且つ／または２２０に対して減少する。
【０１２３】
その他に、図７ないし図１５の本発明の実施例のうち一部の実施例で、ゲート絶縁膜の厚さは第１ドライバＭＯＳＦＥＴ２１２で減少するが、減少するほど電荷伝達効率ＣＥも減少する。しかし、ゲート絶縁膜の厚さは、少なくともいずれか一つの後続ドライバＭＯＳＦＥＴ２１６且つ／または２２０でも減少するため、全体電圧利得ＡＶｔｏｔａｌの増加は、信号コンバータ２０２の全体感度（ＳＶ＝ＡＶｔｏｔａｌ×ＣＥ）が従来技術から依然として増加し、電荷伝達効率ＣＥの減少としてのオフセット量を超える。
【０１２４】
図６ないし図１５に３つのソースフォロアステージ２０６、２０８、２１０を示したが、例えばその間に介されるステージと共に具現することもできる。本発明は、第１ソースフォロアステージ２０６の次に配置される、少なくともいずれか一つの後続ドライバＭＯＳＦＥＴのゲート絶縁膜の厚さが、信号コンバータの全体感度を増加させ得るように減少する時に具現できる。
【０１２５】
その他にも、本発明によって増加した全体感度を有する信号コンバータは、図６ないし図１５に示したような実施例とは異なる方法で具現できる。例えば、本発明の更に他の実施例である図１６を参照すれば、第１ドライバＭＯＳＦＥＴ２１２が孤立したＰウエル４０２内に形成される。孤立したＰウエル４０２は、他のＭＯＳＦＥＴ２１４、２１６、２１８、２２０、２２２を有するＰウエル２３０から分離される。
【０１２６】
図１６の実施例において、孤立したＰウエル４０２は信号コンバータ２０２のノイズを減少させる。その理由は、電荷蓄積領域２０４に連結される第１ドライバＭＯＳＦＥＴ２１２が他のＭＯＳＦＥＴ２１４、２１６、２１８、２２、２２２から孤立しるためである。その他に、孤立したＰウエル４０２のドーパント濃度は、第１ドライバＭＯＳＦＥＴ２１２のバックゲートトランスコンダクタンスｇｍｂを減少させ、それによって信号コンバータ２０２の全体電圧利得ＡＶｔｏｔａｌを増加させるように減少することもある。図１６の実施例は、第１ドライバＭＯＳＦＥＴ２１２が孤立したＰウエル４０２にあることを除いては、図７の実施例と類似している。その他に、第１ドライバＭＯＳＦＥＴ２１２のための孤立したＰウエル４０２を、図８ないし図１５の他の実施例のうちいかなる実施例でも形成できる。
【０１２７】
本発明の更に他の実施例である図１７を参照すれば、ドライバＭＯＳＦＥＴのソースは、ソースフォロアステージ２０６、２０８、２１０のそれぞれのロードＭＯＳＦＥＴのドレインに結合される。したがって、図７及び図１７を参照すれば、第１ドライバＭＯＳＦＥＴ２１２のソース２１２Ｄと、第１ロードＭＯＳＦＥＴ２１４のドレイン２１４Ｃとは、一つの接合４０４で共に結合される。同様に、第２ドライバＭＯＳＦＥＴ２１６のソース２１６Ｄと、第２ロードＭＯＳＦＥＴ２１８のドレイン２１８Ｃとも、一つの接合４０６で共に結合される。また、第３ドライバＭＯＳＦＥＴ２２０のソース２２０Ｄと、第３ロードＭＯＳＦＥＴ２２２のドレイン２２２Ｃとも、一つの接合４０６で共に結合される。
【０１２８】
そのような図１７の実施例で、配線構造体２３４、２３６、２３８は、各ソースフォロアステージ２０６、２０８、２１０のそれぞれのドライバＭＯＳＦＥＴのソースをロードＭＯＳＦＥＴのドレインに連結するに当たって、必ずしも有利に用いられるものではない。また、ドライバＭＯＳＦＥＴのソース及びロードＭＯＳＦＥＴのドレインによって占有される領域は、そのような結合が、図１７に示されたように、有利に減少することもある。
【０１２９】
図１８は、本発明の更に他の実施例に係る信号コンバータ４１０を示す。
【０１３０】
図１８を参照すれば、信号コンバータ４１０は、図６の信号コンバータ２０２と類似している。ただし、本実施例で、ロードＭＯＳＦＥＴ２１４、２１８、２２２のソースは同じ抵抗器ＲＳを介してグラウンドに共に連結される。それに対し、図６の場合では、ロードＭＯＳＦＥＴ２１４、２１８、２２２の各ソースがそれぞれの抵抗器Ｒ１、Ｒ２、Ｒ３を介してグラウンドに連結される。いずれの場合でも、ロードＭＯＳＦＥＴのソースでの抵抗器は、ロードＭＯＳＦＥＴのドレインでの有効ロード抵抗を増加させる。
【０１３１】
一つの抵抗器ＲＳの抵抗値は、ソースフォロアステージのそれぞれの更に一致した動作のために更に容易に調節できる。一方、ソースフォロアステージが共通抵抗器ＲＳを介して連結されるため、図１８の信号コンバータ４１０は更にノイズに影響を受けやすい。したがって、ノイズのある環境で動作させるためには、図６の信号コンバータ２０２が更に望ましい。
【０１３２】
以上、本発明を好ましい実施例を挙げて詳細に説明したが、本発明は前記実施例に限られず、本発明の技術的思想の範囲内で、当業者によって多様な変形が可能である。
【産業上の利用可能性】
【０１３３】
本発明は、イメージングシステムでの電荷結合素子のような電荷伝達素子を用いる応用分野に適用できる。
【図面の簡単な説明】
【０１３４】
【図１】従来のフォトダイオードイメージングシステムのブロック図である。
【図２】図１のフォトダイオードイメージングシステムの出力回路内の信号コンバータの一例を示した回路図である。
【図３】図１のフォトダイオードイメージングシステムの出力回路の構成要素を示したレイアウト図である。
【図４】図１のフォトダイオードイメージングシステムの出力回路内の信号コンバータの他の例を示した回路図である。
【図５】図４の信号コンバータ内の第１及び第２ドライバＭＯＳＦＥＴを示した断面図である。
【図６】本発明の一実施例に係る向上された感度を有する信号コンバータを示した回路図である。
【図７】本発明の一実施例に係る、図６の信号コンバータ内のＭＯＳＦＥＴが可能な、多様なゲート絶縁膜の厚さを有することを説明するために示した断面図である。
【図８】本発明の一実施例に係る、図６の信号コンバータ内のＭＯＳＦＥＴが可能な多様な、ゲート絶縁膜の厚さを有することを説明するために示した断面図である。
【図９】本発明の一実施例に係る、図６の信号コンバータ内のＭＯＳＦＥＴが可能な多様な、ゲート絶縁膜の厚さを有することを説明するために示した断面図である。
【図１０】本発明の一実施例に係る、図６の信号コンバータ内のＭＯＳＦＥＴが可能な多様な、ゲート絶縁膜の厚さを有することを説明するために示した断面図である。
【図１１】本発明の一実施例に係る、図６の信号コンバータ内のＭＯＳＦＥＴが可能な多様な、ゲート絶縁膜の厚さを有することを説明するために示した断面図である。
【図１２】本発明の一実施例に係る、図６の信号コンバータ内のＭＯＳＦＥＴが可能な多様な、ゲート絶縁膜の厚さを有することを説明するために示した断面図である。
【図１３】本発明の一実施例に係る、図６の信号コンバータ内のＭＯＳＦＥＴが可能な多様な、ゲート絶縁膜の厚さを有することを説明するために示した断面図である。
【図１４】本発明の一実施例に係る、図６の信号コンバータ内のＭＯＳＦＥＴが可能な多様な、ゲート絶縁膜の厚さを有することを説明するために示した断面図である。
【図１５】本発明の一実施例に係る、図６の信号コンバータ内のＭＯＳＦＥＴが可能な多様な、ゲート絶縁膜の厚さを有することを説明するために示した断面図である。
【図１６】本発明の他の実施例に係る、分離されたＰウエル内に形成された第１ドライバＭＯＳＦＥＴを有する図６の信号コンバータ内のＭＯＳＦＥＴを示す断面図である。
【図１７】本発明の更に他の実施例に係る、ドライバＭＯＳＦＥＴのソース及び、ロードＭＯＳＦＥＴのドレインを有する、図６の信号コンバータ内のＭＯＳＦＥＴを示す断面図である。
【図１８】本発明の更に他の実施例に係る、向上された感度を有する信号コンバータを示した回路図である。
【図１９】本発明の更に他の実施例に係る、図６の信号コンバータを用いたイメージングシステムを示した図面である。
【符号の説明】
【０１３５】
２０２  信号コンバータ
２０４  電荷蓄積領域
２０５  ストレージロード
２０６  第１ソースフォロアステージ
２０８  第２ソースフォロアステージ
２１０  第３ソースフォロアステージ
２１２  第１ドライバＭＯＳＦＥＴ
２１４  第１ロードＭＯＳＦＥＴ
２１６  第２ドライバＭＯＳＦＥＴ
２１８  第２ロードＭＯＳＦＥＴ
２２０  第３ドライバＭＯＳＦＥＴ
２２２  第３ロードＭＯＳＦＥＴ
２２４  ロードキャパシタ
ＶＤＤ  バイアス電圧
ＶＧＧ  ゲートバイアス電圧
Ｖｏｕｔ  電圧
ＣＬ  ロードキャパシタンス
Ｒ１  第１ロード抵抗器
Ｒ２  第２ロード抵抗器
Ｒ３  第３ロード抵抗器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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