(57)【要約】【課題】電圧制御発振器の特性を改善するのみならず、制御電圧生成回路の負荷を軽減できる共振回路およびこれを用いた電圧制御発振器を提供する。【解決手段】電圧制御発振器は、負性抵抗回路を構成するＭＯＳトランジスタＱ１，Ｑ２（およびＱ３，Ｑ４）と、共振回路とからなる。共振回路は、誘導素子Ｌ２，Ｌ２とこの誘導素子に並列接続されるＭＯＳ可変容量素子とからなる。ＭＯＳ可変容量素子は、複数個に分割され互いに並列に接続された複数の分割ＭＯＳトランジスタＱ５１〜Ｑ５４，Ｑ６１〜Ｑ６４からなる。分圧回路（Ｒ９〜Ｒ１１，Ｑ１３）は、複数個の分割ＭＯＳトランジスタのゲートに対して印加する段階的に異なる直流バイアス電圧Ｖ１〜Ｖ４を生成する。複数の分割ＭＯＳ可変容量素子は共通の制御電圧Ｖtuneを印加する共通の端子を有する。【選択図】図１１
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【特許請求の範囲】
【請求項１】
誘導素子とこの誘導素子に並列接続されるＭＯＳ可変容量素子とを備えた共振回路において、
前記ＭＯＳ可変容量素子を複数個に分割して互いに並列に接続するとともに、これら複数個の分割ＭＯＳ可変容量素子を構成するＭＯＳトランジスタのゲートに対して段階的に異なる直流バイアス電圧を印加する複数のバイアス端子を備え、前記複数のＭＯＳ可変容量素子は共通の制御電圧を印加する共通の端子を有することを特徴とする共振回路。
【請求項２】
前記各分割ＭＯＳ可変容量素子は、ドレイン・ソースを共通接続した１対のＭＯＳトランジスタからなり、ドレイン・ソース接続点に前記共通の制御電圧を印加することを特徴とする請求項１記載の共振回路。
【請求項３】
誘導素子とこの誘導素子に並列接続されるＭＯＳ可変容量素子とを備えた共振回路と、差動構成の負性抵抗回路とを接続して構成される電圧制御発振器において、
前記ＭＯＳ可変容量素子は、複数個に分割され互いに並列に接続された複数の分割ＭＯＳ可変容量素子からなり、共通の制御電圧を印加する共通の端子とを有し、
複数個の分割ＭＯＳ可変容量素子を構成するＭＯＳトランジスタのゲートに対して印加する段階的に異なる直流バイアス電圧を生成する手段を備えた
ことを特徴とする電圧制御発振器。
【請求項４】
前記各分割ＭＯＳ可変容量素子は、ドレイン・ソースを共通接続した１対のＭＯＳトランジスタからなり、ドレイン・ソース接続点に前記共通の制御電圧を印加することを特徴とする請求項３記載の電圧制御発振器。
【請求項５】
前記差動構成の負性抵抗回路に加わる直流電圧から前記各分割ＭＯＳ可変容量素子を分離するために、前記各分割ＭＯＳ可変容量素子の前記負性抵抗回路との接続点と前記各分割ＭＯＳ可変容量素子のゲートとの間に固定容量を挿入したことを特徴とする請求項３または４記載の電圧制御発振器。
【請求項６】
前記段階的に異なる直流バイアス電圧を生成する手段は、電源電圧を分圧する複数の直列接続された抵抗を有する分圧回路により構成されることを特徴とする請求項３記載の電圧制御発振器。
【請求項７】
前記負性抵抗回路は、１対のＭＯＳトランジスタを有し、互いに一方のＭＯＳトランジスタのドレインを他方のＭＯＳトランジスタのゲートに接続し、両ＭＯＳトランジスタのドレインを前記共振回路の差動出力端に接続したことを特徴とする請求項３記載の電圧制御発振器。
【請求項８】
電源と前記共振回路との間に接続された第２の負性抵抗回路をさらに備えたことを特徴とする請求項７記載の電圧制御発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、誘導素子とこの誘導素子に並列接続されるＭＯＳ(Metal Oxide Semiconductor)可変容量素子とを備えた共振回路、およびこれを用いた電圧制御発振器に関するものである。
【背景技術】
【０００２】
図１に、通常使用されるＬＣ共振型電圧制御発振器の回路構成を示す。ｎＭＯＳトランジスタＱ１，Ｑ２で構成される第１の負性抵抗回路およびｐＭＯＳトランジスタＱ３，Ｑ４で構成される第２の負性抵抗回路に対して、ｎＭＯＳトランジスタＱ５，Ｑ６および誘導素子Ｌ１，Ｌ２から成るＬＣ共振回路１０が接続される。これにより、この電圧制御発振器を、共振回路の共振周波数にて発振させることが出来る。ＭＯＳトランジスタＱ５，Ｑ６は、そのゲートの直流（ＤＣ）電圧を制御することで容量値が変化する可変容量素子を構成する。ＭＯＳトランジスタＱ５，Ｑ６のドレイン・ソースは共通接続され、制御端子Ｖtuneに接続されている。このＭＯＳトランジスタの特性を利用して、Ｖtune端子のＤＣ電圧を変化させることで容量を変化させ、発振器の発振周波数を制御することができる。
【特許文献１】特開２００２−４３８４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
図１に示した発振器の各部の容量（キャパシタンス）および誘導成分（インダクタンス）について図２に示す。ｐＭＯＳトランジスタＱ３，Ｑ４はそれぞれ、図示のようにゲート・ソース間容量およびドレイン・ソース間容量を足しあわせた容量Ｃgs_p＋Ｃds_pを有する。誘導素子Ｌ１，Ｌ２はそれぞれ誘導成分Ｌ０を有する。ｎトランジスタＱ５，Ｑ６は、ゲートとドレイン・ソースとの間に可変容量Ｃｖ０を有する。ｎＭＯＳトランジスタＱ５，Ｑ６はそれぞれ、ゲート・ソース間容量およびドレイン・ソース間容量を足しあわせた容量Ｃｇｓ＋Ｃｄｓを有するとともに、配線による対接地容量としての寄生容量Ｃparasiticを有する。
【０００４】
図３に、図２の発振器における共振回路の等価回路を示す。図３に示すとおり、共振回路は、Ｌ１とＬ２による誘導成分Ｌ０と、回路の配線によって生じる寄生容量および負性抵抗回路を構成するＭＯＳトランジスタに付随する容量成分からなる容量Ｃｐ０と、ＭＯＳトランジスタによって構成される可変容量Ｃｖと、共振回路１０の等価並列抵抗成分Ｒｐとを有する。
【０００５】
図３の等価回路は、図４に示すように簡略化される。ここに、
Ｃｖ＝Ｃｖ０／２
Ｌｐ＝２・Ｌ０
Ｃｐ＝（Ｃｇｓ＋Ｃｄｓ）／２＋（Ｃgs_p＋Ｃds_p）／２＋Ｃparasitic／２
である。
【０００６】
図５は、直流制御電圧Ｖtuneに応じて変化する、ＭＯＳトランジスタによる可変容量Ｃｖと、等価並列抵抗成分Ｒｐの特性例を示すグラフである。このグラフに示すように、等価並列抵抗成分Ｒｐが直流制御電圧Ｖtuneの値により著しく変化し、また、制御電圧範囲内での容量変化曲線の傾きも急峻である。特に、この可変容量素子の等価並列抵抗成分Ｒｐは，共振回路のＱに大きく影響し、Ｑ値が制御電圧によって変化すると、発振回路の特性も変化する。一般に、発振器の位相雑音は共振回路のＱが低いと悪化するので、図５の特性の意味するところは、電圧制御発振器の位相雑音特性が周波数によって極端に悪化するポイントがあるということになる。図５の例では、等価並列抵抗成分Ｒｐの最小値Ｒｐｍｉｎを得る制御電圧で発振する周波数において、このＣｖのＱ劣化に起因する位相雑音の悪化が最大となる。
【０００７】
なお、特許文献１には、並列接続された電圧制御可変容量素子であるＭＯＳ型バラクタを用意するとともに制御電圧を分圧して段階的な制御電圧を生成し、これらの制御電圧をそれぞれ複数のＭＯＳ型バラクタの制御電極に印加するＬＣ共振回路およびこれを用いた電圧制御発振器が開示されている。この構成によれば、制御電圧の変化に対する容量の変化を緩やかにし、電圧制御発振器の制御電圧の振幅を広く取ることができるようになる。
【０００８】
しかしながら、この特許文献１に記載の従来技術では外部の制御電圧生成回路の出力端と接地との間に、電圧降下手段である複数のＭＯＳトランジスタおよび抵抗を直列接続したものを接続して、その接続の各中間点から段階的な制御電圧を生成している。したがって、制御電圧生成回路からは常時、電圧降下手段に電流が流れる構成となる。通常、制御電圧生成回路としてはチャージポンプ回路が用いられる。したがって、このような段階的な制御電圧を生成するための電圧降下手段は、チャージポンプ回路にとって重い負荷となるという問題がある。すなわち、チャージポンプ回路の出力端からみた制御対象回路の直流的な入力インピーダンスは無限大であることが理想であるが、上記従来技術の構成ではそのようにはならないという問題があった。
【０００９】
本発明はこのような背景においてなされたものであり、その目的は、前記Ｑの劣化ポイントの劣化量を抑えるとともに、可変容量曲線の傾きを比較的平坦にすることにより、電圧制御発振器の特性を改善するのみならず、制御電圧生成回路の負荷を軽減できる共振回路およびこれを用いた電圧制御発振器を提供することにある。
【課題を解決するための手段】
【００１０】
本発明による共振回路は、誘導素子とこの誘導素子に並列接続されるＭＯＳ可変容量素子とを備えた共振回路において、前記ＭＯＳ可変容量素子を複数個に分割して互いに並列に接続するとともに、これら複数個の分割ＭＯＳ可変容量素子を構成するＭＯＳトランジスタのゲートに対して段階的に異なる直流バイアス電圧を印加する複数のバイアス端子を備え、前記複数のＭＯＳ可変容量素子は共通の制御電圧を印加する共通の端子を有することを特徴とする。
【００１１】
ＭＯＳ可変容量素子は複数個に分割され、これら複数個の分割ＭＯＳ可変容量素子を構成するＭＯＳトランジスタのゲートに対して段階的に異なる直流バイアス電圧を印加することにより、個々の分割ＭＯＳトランジスタによる容量の変化特性が制御電圧に対してオフセットする。その結果、制御電圧に対する容量の急峻な変化を緩和し、可変電圧範囲を広くすることができる。また、個々の分割ＭＯＳトランジスタによるＭＯＳ可変容量素子の等価並列抵抗成分の変化特性も制御電圧に対してオフセットする。その結果、等価並列抵抗成分の最小値を大きくし、これにより、Ｑを改善することができる。
【００１２】
前記各分割ＭＯＳ可変容量素子は、ドレイン・ソースを共通接続した１対のＭＯＳトランジスタからなり、ドレイン・ソース接続点に前記共通の制御電圧を印加する。制御電圧は、上記特許文献１に記載の技術と異なり、分圧手段を介さずに直接ドレイン・ソースの共通接続点に印加するので、制御電圧生成回路側から見た共振回路の直流的な入力インピーダンスがほぼ無限大となり直流電流は流れず、従来技術のように制御電圧生成回路の負荷が重くなることが防止される。
【００１３】
本発明による電圧制御発振器は、誘導素子とこの誘導素子に並列接続されるＭＯＳ可変容量素子とを備えた共振回路と、差動構成の負性抵抗回路とを接続して構成される電圧制御発振器において、前記ＭＯＳ可変容量素子は、複数個に分割され互いに並列に接続された複数の分割ＭＯＳ可変容量素子からなり、共通の制御電圧を印加する共通の端子とを有し、複数個の分割ＭＯＳ可変容量素子を構成するＭＯＳトランジスタのゲートに対して印加する段階的に異なる直流バイアス電圧を生成する手段を備えたことを特徴とする。
【００１４】
この電圧制御発振器は、上記共振回路に対して差動構成の負性抵抗回路を接続して構成されるものであり、複数個の分割ＭＯＳ可変容量素子を構成するＭＯＳトランジスタのゲートに対して印加する段階的に異なる直流バイアス電圧を生成する手段がさらに設けられる。共振回路の作用は上記のとおりであり、制御電圧に対する容量の急峻な変化を緩和し、可変電圧範囲を広くすることができる。また、等価並列抵抗成分の最小値を大きくし、これにより、Ｑを改善することができる。
【００１５】
前記各分割ＭＯＳ可変容量素子の前記負性抵抗回路との接続点と前記各分割ＭＯＳ可変容量素子のゲートとの間に固定容量を挿入する必要がある。これにより、前記負性抵抗回路に加わる直流電圧から前記各分割ＭＯＳ可変容量素子を分離する。
【００１６】
前記負性抵抗回路は、例えば１対のＭＯＳトランジスタを有し、互いに一方のＭＯＳトランジスタのドレインを他方のＭＯＳトランジスタのゲートに接続し、両ＭＯＳトランジスタのドレインを前記共振回路の差動出力端に接続して構成することができる。これに対して、電源と前記共振回路との間に接続された第２の負性抵抗回路をさらに備えてもよい。これにより、発振条件をより強力とすることができる。
【発明の効果】
【００１７】
本発明によれば、次のような効果が得られる。
（１）電圧制御発振器の位相雑音改善が改善される。
（２）ＭＯＳ可変容量素子の物理的特性に依存していた電圧制御発振器の電圧制御感度（Ｋｖ）が、バイアス電圧の選び方で、調整可能になる。
（３）本発明に使用される可変容量素子は、ＭＯＳトランジスタで構成できるのでＩＣチップ内で容易に構成でき、かつ著しい消費電力の増加無しで実現可能である。
（４）分割ＭＯＳ可変容量素子の直流バイアスの多段階の調整のために、段階的な直流バイアス電圧をＭＯＳトランジスタのゲートに印加し、制御電圧は分圧手段を介さずＭＯＳトランジスタのドレイン・ソース接続点に直接印加することにより、制御電圧生成回路側から見た共振回路の直流的な入力インピーダンスがほぼ無限大となり、従来技術のように制御電圧生成回路の負荷が重くなることが防止される。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の好適な実施の形態について図面により詳細に説明する。
【００１９】
図５に示したように、ＭＯＳトランジスタＱ５，Ｑ６（図１）で構成されるＭＯＳ可変容量素子の容量値は、ゲートとドレイン・ソース間の電位差がトランジスタの閾値電圧（Ｖｔｈ）直前までは非常に緩慢に変化し、閾値電圧Ｖｔｈ付近で急峻に減少する。
【００２０】
図６にＭＯＳトランジスタの構造図を示す。一般に、図５に示した可変容量特性を有する一つのＭＯＳトランジスタ（図６（ａ））を小さいサイズのｎＭＯＳトランジスタ群（図６（ｂ））に分割し、それら全てを並列接続することによりほぼ同等の可変容量回路を構成することが出来る。図７（ａ）（ｂ）は、それぞれ、図６（ａ）（ｂ）の構造を回路構成で示したものである。すなわち、ＭＯＳトランジスタ対Ｑ５，Ｑ６は、並列接続された４つのＭＯＳトランジスタ対Ｑ５１，Ｑ６１；Ｑ５２，Ｑ６２；Ｑ５３，Ｑ６３；Ｑ５４，Ｑ６４に分割しうる。
【００２１】
図８−Ａは、単一のトランジスタにより構成される可変容量回路（ａ）および細分化したトランジスタにより構成される可変容量回路（ｂ）を示している。ここに、ｗはゲート幅、ｌ（スモールエル）はチャネル長を表している。図８−Ｂは、図８−Ａの両トランジスタの容量特性を表したグラフを示している。上記したように、ＭＯＳ容量の容量が減少に転じる変化点はゲートとソース間の電位差で決定されるので、図８−Ａ（ｂ）の細分化したそれぞれのトランジスタの各ゲートに異なるＤＣバイアス電圧をあらかじめ印加しておけば、４分割した各トランジスタの制御電圧（＝Ｖtune）による容量変化開始電圧はそれぞれ異なる。例えば、あらかじめ印加しておく直流電位を段階的に増やすことによって、図９（ａ）に示すように個々のトランジスタによる容量Ｃｖの変化特性がＶtuneに対してオフセットする。これらのトランジスタを並列接続すると、
Ｃｖ’＝Ｃｖ１＋Ｃｖ２＋Ｃｖ３＋Ｃｖ４
となり、図９（ｂ）のグラフＣｖ’に示すように可変電圧範囲を広くすることができる。
【００２２】
かつ、図９（ａ）に示すように個々のトランジスタによる抵抗Ｒｐの変化特性もＶtuneに対してオフセットする。等価並列抵抗成分は、
Ｒｐ’＝１／｛１／Ｒｐ１ ＋ １／Ｒｐ２ ＋ １／Ｒｐ３ ＋ １／Ｒｐ４｝
となり、トランジスタを多数個使用しゲートバイアスオフセットした等価並列抵抗成分Ｒｐ’の方がゲートバイアスオフセットのない場合のＲｐと比較して、図９（ｂ）に示すように、その最小値をＲｐｍｉｎからＲｐｍｉｎ’へ大きくすることが可能になる。これにより、Ｑが改善される。
【００２３】
このような改善を実現する共振回路のバイアスの接続例を図１０に示す。図１０（ａ）の端子１と端子２の間でＭＯＳトランジスタによる可変容量回路の容量が変化する。すなわち、Ｖtune端子が低いＤＣ電位から高いＤＣ電位の値に変化すると、容量は大から小へと変化する。端子１，２には、図１に示したように、発振回路のＤＣバイアス電圧が印加されるので、このＤＣバイアス電圧を各トランジスタのゲートからカットするための直列容量Ｃｓが接続され、各ＭＯＳトランジスタＱ５１〜Ｑ５４（およびＱ６１〜Ｑ６４）の各ゲートには各々異なるＤＣバイアス電圧Ｖ１〜Ｖ４が印加される。このときの直列容量Ｃｓは、可変容量値Ｃｖに影響を与えないよう、Ｃｖ＜＜Ｃｓの関係を保つ。
【００２４】
段階的なＤＣ電圧Ｖ１〜Ｖ４を生成するための回路は、図１０（ｂ）に示すとおり、低電圧源Ｖｄｄ，Ｖｒと抵抗分割回路Ｒ９〜Ｒ１１により容易に実現できる。この回路で生成したＤＣ電圧Ｖ１〜Ｖ４は、抵抗Ｒ１〜Ｒ８を介して可変容量回路を構成する各ＭＯＳトランジスタのゲートに接続される。これらの各ＭＯＳトランジスタのゲートには殆ど直流電流は流れない。よって、抵抗Ｒ１〜Ｒ８の抵抗値は、交流的にＭＯＳ容量のＱを下げないように、充分に大きな値にすることが出来る。図１０（ａ）の回路の等価回路は図１０（ｃ）に示すようになる。
【００２５】
図１１に、本発明による電圧制御発振器の回路例を示す。図１で説明したＭＯＳトランジスタＱ１〜Ｑ４で構成される第１および第２の差動構成の負性抵抗回路に、図１０で説明した、多数のＭＯＳ容量を並列平衡接続した可変容量回路（ＭＯＳトランジスタＱ５１〜Ｑ５４，Ｑ６１〜Ｑ６４）が接続され、これに、誘導素子Ｌ１，Ｌ２で構成される固定誘導素子が並列接続される。第１の負性抵抗回路において、ｎＭＯＳトランジスタＱ１のソースは接地され、ドレインは非反転出力端ＯＵＴおよびｎＭＯＳトランジスタＱ２のゲートに接続される。ｎＭＯＳトランジスタＱ２のソースは接地され、ドレインは反転出力端ＯＵＴＸおよびｎＭＯＳトランジスタＱ１のゲートに接続される。第２の負性抵抗回路において、ｐＭＯＳトランジスタＱ３のドレインは非反転出力端ＯＵＴに接続されるとともにｐＭＯＳトランジスタＱ４のゲートに接続され、ソースは電源Ｖｄｄに接続される。ｐＭＯＳトランジスタＱ４のドレインは反転出力端ＯＵＴＸに接続されるとともにｐＭＯＳトランジスタＱ３のゲートに接続され、ソースは電源Ｖｄｄに接続される。また、図１０（ｂ）で説明したような分圧回路で分割された直流電圧Ｖ１〜Ｖ４が、それぞれ、ｎＭＯＳトランジスタ対Ｑ５１，Ｑ６１からｎＭＯＳトランジスタ対Ｑ５４，Ｑ６４までの各ｎＭＯＳトランジスタのゲートに固定バイアスとして印加される。なお、図１１の例では電源ＶｒはｎＭＯＳトランジスタＱ１３による定電圧回路で構成している。
【００２６】
これらの回路素子と、負性抵抗回路の容量成分および配線容量、出力端子に接続されるバッファアンプ入力容量等により定まる並列共振周波数が、発振器の発振周波数を決定する。発振出力は、非反転出力端ＯＵＴおよび反転出力端ＯＵＴＸから得られる。
【００２７】
図１１の構成において、電圧Ｖ１の値は、抵抗Ｒ９〜Ｒ１１の抵抗値の総和と電源電圧値ＶｄｄとＭＯＳトランジスタＱ１３のトランジスタサイズで決定されるため、特にＭＯＳトランジスタＱ１３のサイズを適当な値に設定することにより、図９に示したＶtuneによる容量の変化開始点を大小に制御できる。また、制御電圧ＶtuneはＭＯＳトランジスタＱ５１〜Ｑ５４，Ｑ６１〜Ｑ６４のドレイン・ソース共通接続点に接続されているので、制御電圧を生成するチャージポンプ回路のような制御電圧生成回路（図示せず）から見た共振回路の直流的な入力インピーダンスはほぼ無限大となる。よって、チャージポンプ回路にとっての負荷が軽減される。可変容量素子としてのＭＯＳトランジスタ対の分割数を５以上に増やしていけば、容量変化カーブをより滑らかにすることができる。但し、その場合、バイアス用に接続する高抵抗値の抵抗（図１１のＲ１〜Ｒ８に相当）が多数並列接続されることにより、可変容量回路のＱが低下していくので、両者の兼ね合いを考慮する必要がある。
【００２８】
図１５に示すように、共振回路の可変容量素子を構成するＭＯＳトランジスタはｐＭＯＳトランジスタＱ５１’〜Ｑ５４’、Ｑ６１’〜Ｑ６４’で構成することも可能である。さらに、定電流回路を構成するＭＯＳトランジスタもｐＭＯＳトランジスタＱ１３’で構成することが可能である。
【００２９】
図１１等に示した電圧制御発振器のＭＯＳトランジスタＱ３，Ｑ４による第２の負性抵抗回路は、図１２に示したＭＯＳトランジスタＱ３’，Ｑ４’からなる電流源に置き換えてもよい。図１０に示した本発明による共振回路を図１２の共振回路部分に適用することができる。図１の構成の方が第１の負性抵抗回路に加えて第２の負性抵抗回路を用いるので、より強い発振条件が作れる効果がある。
【００３０】
また、図１１等に示した電圧制御回路のＭＯＳトランジスタＱ３，Ｑ４による負性抵抗回路は、図１３に示すように抵抗Ｒ３および容量Ｃ３からなるバイアス回路に置き換えることもできる。この場合も、図１０に示した本発明による共振回路を図１３の共振回路部分に適用することができる。
【００３１】
さらに、図１1等に示した電圧制御回路のＭＯＳトランジスタＱ１，Ｑ２による負性抵抗回路は、図１４に示すようにトランジスタＱ２１，Ｑ２２、抵抗Ｒ２１，Ｒ２２および容量Ｃ２１，Ｃ２２からなるバイポーラトランジスタによる差動構成の負性抵抗回路に置き換えてもよい。この場合も、図１０に示した本発明による共振回路を図１４の共振回路部分に適用することができる。なお、抵抗Ｒ２１，Ｒ２２および容量Ｃ２１，Ｃ２２はトランジスタに直流バイアスを提供する回路を構成している。このような直流バイアス回路は、上述したＭＯＳトランジスタによる負性抵抗回路においても必要であるが、当業者には既知であり交流的な発振動作の理解には不要なので図示省略してある。
【図面の簡単な説明】
【００３２】
【図１】従来、通常使用されるＬＣ共振型電圧制御発振器の回路構成を示す回路図である。
【図２】図１に示した発振器の各部の容量（キャパシタンス）および誘導成分（インダクタンス）についての説明図である。
【図３】図２の発振器における共振回路の等価回路である。
【図４】図３の等価回路を簡略化した回路図である。
【図５】直流制御電圧Ｖtuneに応じて変化する、ＭＯＳトランジスタによる可変容量Ｃｖと、等価並列抵抗成分Ｒｐの特性例を示すグラフである。
【図６】単一構造（ａ）および多数接続構造（ｂ）のＭＯＳトランジスタの構造図である。
【図７】図６（ａ）（ｂ）の構造を回路構成で示した回路図である。
【図８−Ａ】単一のトランジスタにより構成される可変容量回路（ａ）および細分化したトランジスタにより構成される可変容量回路（ｂ）を示す回路図である。
【図８−Ｂ】図８−Ａの両トランジスタの容量特性を表したグラフである。
【図９】ＭＯＳトランジスタを細分化したときの個々のトランジスタの特性がＶtuneに対してオフセットする様子を示すグラフ（ａ）およびその合成特性を示すグラフ（ｂ）である。
【図１０】図９で説明した改善を実現する共振回路のバイアスの接続例を示す回路図である。
【図１１】本発明による電圧制御発振器の回路図である。
【図１２】本発明による電圧制御発振器の変形例を説明するための回路図である。
【図１３】本発明による電圧制御発振器の他の変形例を説明するための回路図である。
【図１４】本発明による電圧制御発振器の更に他の変形例を説明するための回路図である。
【図１５】本発明による電圧制御発振器の別の変形例を説明するための回路図である。
【符号の説明】
【００３３】
１０…ＬＣ共振回路、Ｑ１，Ｑ２…負性抵抗回路を構成するｎＭＯＳトランジスタ、Ｑ３，Ｑ４…負性抵抗回路を構成するｐＭＯＳトランジスタ、Ｑ５，Ｑ６…ｎＭＯＳトランジスタ対（可変容量素子）、Ｌ１，Ｌ２…誘導素子、Ｑ５１〜Ｑ５４およびＱ６１〜Ｑ６４…細分化されたＭＯＳトランジスタ対（可変容量素子）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８−Ａ】
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【図８−Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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