(57)【要約】【課題】  本発明は、中央に内部回路が形成されるとともに周縁に外部との接続用のパッドが配置されてなる半導体集積回路装置に関し、従来と比べＩ／Ｏパッドの数を格段に増やす。【解決手段】  周縁１３に沿ってパッド１２２ａ，１２２ｂ，１２２ｃの配列からなる複数の帯が延びるように配列されるとともに各帯ごとに異なる配線層に形成された複数のパッドを備え、さらにその内側に延びるＩ／Ｏ回路１２１ａ，１２１ｂ，１２１ｃからなる複数の帯を備えた。【選択図】        図５
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【特許請求の範囲】
【請求項１】
中央に内部回路が形成されるとともに周縁に外部との接続用のパッドが配置されてなる半導体集積回路装置において、
パッドの配列からなる帯が周縁に沿って複数延びるように配列されるとともに各帯ごとに異なる配線層に形成された複数のパッドを備えたことを特徴とする半導体集積回路装置。
【請求項２】
前記複数の帯の内側に、該複数の帯の延びる方向に延びる、Ｉ／Ｏ回路の配列からなる複数の帯を備えたことを特徴とする請求項１記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、中央に内部回路が形成されるとともに周縁に外部との接続用のパッドが配置されてなる半導体集積回路装置に関する。
【背景技術】
【０００２】
近年の半導体集積回路装置の益々の微細化、高密度化に伴い、外部との配線のためのＩ／Ｏパッドの数がネックとなり、周縁部に所定数のＩ／Ｏパッドを並べると中央部のコア領域の使用効率の悪いレイアウトが高い頻度で出現し、多数のＩ／Ｏパッドを効率良く配置することが大きな課題の１つとなっている。
【０００３】
図１は、従来の一般的な半導体チップのレイアウトを示す図、図２は、従来の一般的なＩ／Ｏパッドの配置例を示す図、図３は、半導体チップの、従来の一般的なＩ／Ｏパッドの断面図である。
【０００４】
図１に示すように、半導体チップ１０は、中央部にその半導体チップの機能に応じた様々な回路素子が作り込まれたコア領域１１を有し、その周囲にはＩ／Ｏ部１２が形成されている。このＩ／Ｏ部１２には、図２に示すように、中央に近い側にＩ／Ｏ回路１２１が配置され、半導体チップの周縁に沿ってＩ／Ｏパッド１２２が配置された多数Ｉ／Ｏセル１２０が配列されている。
【０００５】
ボンディングによりＩ／Ｏセル１２０を構成するＩ／Ｏパッド１２２が外部との接続を担う外部ピン（図示せず）と接続されてパッケージ内に封入されることにより、半導体集積回路装置が完成する。
【０００６】
図３に示すように、ここに示す例では第２配線層３３にＩ／Ｏパッド１２２が配置されており、また、基板３０上に形成されたポリシリコン層３１に作り込まれたトランジスタ素子３１が第１配線層３２や第２配線層３３を使って配線されるによりＩ／Ｏ回路１２１（図２参照）が形成されている。
【０００７】
従来、一般的には、図１〜図３に示すように、Ｉ／Ｏ部１２にＩ／Ｏセル１２０が配置されているが、上述のように、Ｉ／Ｏパッド１２２を含むＩ／Ｏセル１２が不足する場合があり、これを解消するための一解決手段として、特許文献１には、Ｉ／Ｏパッドを千鳥状に配置することが提案されている。
【０００８】
図４は、Ｉ／Ｏパッドが千鳥状に配列されたＩ／Ｏセルを示す図である。
【０００９】
Ｉ／Ｏパッド１２２を千鳥状に配置すると、Ｉ／Ｏパッドの一辺の長さがＩ／Ｏ回路１２１の配列方向の寸法よりも大きい場合は、同一寸法の半導体チップ一辺あたりのＩ／Ｏセル１２０の配列数を多少は増やすことができるが、この程度の対策ではまだまだＩ／Ｏセルの不足には対応できないという問題がある。また、Ｉ／Ｏパッドの寸法をそれほど大きくする必要がない場合は、半導体チップ一辺あたりのＩ／Ｏパッド１２２の数は、Ｉ／Ｏ回路１２１の配列方向の寸法がネックとなり、Ｉ／Ｏパッドを千鳥状に配置したことによってＩ／Ｏセルの数を必ずしも増やすことはできない。
【００１０】
また、特許文献２，３には、Ｉ／Ｏ回路の上に重なった位置にＩ／Ｏパッドを配置することが提案されている。しかしながらこのレイアウトの場合、Ｉ／Ｏ回路上には、通常、電源リングやＩ／Ｏ回路素子を接続する信号配線等が通るので、その同じ場所にメタル配線や別の配線層の配線どうしを接続するためのビアを設けるのは不利である。また、このレイアウトの場合、ボンディング時にＩ／Ｏパッドの下のＩ／Ｏ回路にもストレスがかかり、Ｉ／Ｏ回路の破壊や、その時点で破壊にまでは至らなくとも使用中に故障が生じる原因となる。さらに、Ｉ／Ｏ回路の上部にＩ／Ｏパッドを配置したとしても各Ｉ／Ｏセル１つにつきＩ／Ｏパッドは１つあればよく集積度はさほど向上しない。
【００１１】
さらに、特許文献４には、Ｉ／Ｏ回路とＩ／ＯパッドだけでなくＩ／Ｏ回路も、半導体チップの縁に沿う方向に並べることが提案されている。しかしながら、半導体チップの縁に沿う部分にはＩ／Ｏパッドのみを並べる方がボンディングの効率がよい。また、半導体チップは半導体ウェハ上に多数並べて形成した半導体回路をダイシングすることにより形成されるが、ダイシングの際に半導体チップの周縁部分には大きなストレスがかかり、この観点からも半導体チップの周縁にはＩ／Ｏパッドのみを並べＩ／Ｏ回路は周縁からＩ／Ｏパッドの分だけでも奥まったところに形成することが好ましい。
【特許文献１】特許第３４７２４５５号公報
【特許文献２】特開平５−６７６１６号公報
【特許文献３】特開平１１−８７５２０号公報
【特許文献４】特開２００２−１９０５２６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、上記事情に鑑み、従来と比べＩ／Ｏパッドの数を格段に増やすことのできる半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成する本発明の半導体集積回路装置は、中央に内部回路が形成されるとともに周縁に外部との接続用のパッドが配置されてなる半導体集積回路装置において、パッドの配列からなる帯が周縁に沿って複数延びるように配列されるとともに各帯ごとに異なる配線層に形成された複数のパッドを備えたことを特徴とする。
【００１４】
ここで、本発明の半導体集積回路装置において、上記複数の帯の内側に、それらＩ／Ｏパッドからなる複数の帯の延びる方向に延びる、Ｉ／Ｏ回路の配列からなる複数の帯を備えることが好ましい。
【発明の効果】
【００１５】
従来は、Ｉ／Ｏパッドの帯は１つあるいは、図４に示す千鳥状配列の場合は２つ等であるが、それらのＩ／Ｏパッドは全て同一の配線層に配置されるものである。これでは、半導体チップの周縁部に配列可能なＩ／Ｏパッドの数が大きく制限される。これに対し、本発明の半導体集積回路装置は、周縁に沿ってパッドの配列からなる複数の帯が延びるようにパッドの複数の帯を形成し、しかもそれらのパッドを各帯ごとに異なる配線層に形成したものであり、こうすることにより、従来と比べ極めて多数のＩ／Ｏパッドを周縁部に配置することができる。
【００１６】
ここで、それらＩ／Ｏパッドの配列からなる複数の帯の内側に、それらのＩ／Ｏパッドに接続されるＩ／Ｏ回路の配列からなる複数の帯が形成されるようにＩ／Ｏ回路を配置すると、Ｉ／ＯパッドとＩ／Ｏ回路とが上下には重ならずにＩ／Ｏ回路が配置され、ダイシングやＩ／Ｏパッドへのボンディングの際にそれらのＩ／Ｏ回路に過大なストレスがかかるのを避けることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態について説明する。
【００１８】
図５は、本実施形態の半導体集積回路装置内部の半導体チップの周縁部の一部を示す平面図、図６は、その部分の断面図である。
【００１９】
図５に示すように半導体チップの一辺１３に沿って、Ｉ／Ｏパッド１２２ａ，１２２ｂ，１２２ｃが帯状に３列に配列されている。
【００２０】
図６に示すように、この半導体チップには、基板３０上にトランジスタ等が作り込まれて形成されたポリシリコン層３１が配置され、その上に順次、間に絶縁層を挟みながら、第１配線層３２、第２配線層３３、第３配線層３４、第４配線層３５、および第５配線層３６が形成されている。
【００２１】
ここで、図５に示すＩ／Ｏパッドの３つの帯のうちの辺１３に一番近い外側の帯を形成するＩ／Ｏパッド１２２ａは、第１配線層３２に形成されており、中央の帯を形成するＩ／Ｏパッド１２２ｂは、第３配線層３４に形成されており、辺１３から離れた内側の帯を形成するＩ／Ｏパッド１２２ｃは、第５配線層３６に形成されている。このように各帯を形成するＩ／Ｏパッドは、各帯ごとに別々の配線層に形成されている。したがって辺１３に沿ってＩ／Ｏパッドを無理なく３本の帯状に配置することができ、Ｉ／Ｏパッドの数を大幅に増やすことができる。また、３本の帯状に形成されたＩ／Ｏパッド１２２ａ，１２２ｂ，１２２ｃの内側には、Ｉ／Ｏパッドの配列からなる帯と平行に延びる、Ｉ／Ｏ回路１２１ａ，１２１ｂ，１２１ｃの配列からなる３本の帯が形成されている。
【００２２】
これらの３本の帯を形成するＩ／Ｏ回路１２１ａ，１２１ｂ，１２１ｃのうち、辺１３に一番近い外側の帯を構成するＩ／Ｏ回路１２１ａは図６に示す領域Ｄ１に形成されて対応するＩ／Ｏパッド１２２ａに接続され、中央の帯を構成するＩ／Ｏ回路１２１ｂは図６に示す領域Ｄ２に形成されて対応するＩ／Ｏパッド１２２ｂに接続され、内側の帯を構成するＩ／Ｏ回路１２１ｃは、図６に示す領域Ｄ３に形成されて対応するＩ／Ｏパッド１２２ｃに接続されている。
【００２３】
このように、Ｉ／Ｏ回路１２１ａ，１２１ｂ，１２１ｃは、Ｉ／Ｏパッド１２２ａ，１２２ｂ，１２２ｃよりも内側に配置されている。したがってダイシングやボンディングの際にＩ／Ｏ回路１２１ａ，１２１ｂ，１２１ｃに過大なストレスがかかることは回避される。
【００２４】
また、この図６には、Ｉ／Ｏパッド１２２ａ，１２２ｂ，１２２ｃにボンディング接続されたボンディングワイヤも模式的に示されている。
【００２５】
ここでは、Ｉ／Ｏパッド１２２ａ，１２２ｂ，１２２ｃとの間でボンディング接続されるリード５１ａ，５１ｂ，５１ｃは、図示のように高さを変えた３段に構成されており、周縁に最も近いＩ／Ｏパッド１２２ａは、最下段かつ最も近くのリード５１ａとの間でボンディングワイヤ５２ａで接続され、中央のＩ／Ｏパッド１２２ｂは、２段目かつ中央のリード５１ｂとの間でボンディングワイヤ５２ｂで接続され、最も内側のＩ／Ｏパッド１２２ｃは、最上段かつ最も離れた位置にあるリード５１ｃとの間でボンディングワイヤ５２ｃで接続されている。このように段を変えて接続することにより、Ｉ／Ｏパッドを図５に示すように複数の帯状に形成してもボンディングワイヤ同士が互いに接するおそれなく、確実にボンディング接続することができる。
【００２６】
尚、本実施形態では、Ｉ／Ｏパッドの帯およびＩ／Ｏ回路の帯それぞれ３本備えたが、３本である必要はなく、２本あるいは４本以上備えてもよい。
【図面の簡単な説明】
【００２７】
【図１】従来の一般的な半導体チップのレイアウトを示す図である。
【図２】従来の一般的なＩ／Ｏパッドの配置例を示す図である。
【図３】半導体チップの、従来の一般的なＩ／Ｏパッドの断面図である。
【図４】Ｉ／Ｏパッドが千鳥状に配列されたＩ／Ｏセルを示す図である。
【図５】本実施形態の半導体集積回路装置内部の半導体チップの周縁部の一部を示す平面図である。
【図６】本実施形態の半導体集積回路装置内部の半導体チップの周縁部の一部の断面図である。
【符号の説明】
【００２８】
１０    半導体チップ
１１    コア領域
１２    Ｉ／Ｏ部
１３    一辺
３０    基板
３１    ポリシリコン層
３２    第１配線層
３３    第２配線層
３４    第３配線層
３５    第４配線層
３６    第５配線層
５１ａ，５１ｂ，５１ｃ    リード
５２ａ，５２ｂ，５２ｃ    ボンディングワイヤ
１２０    Ｉ／Ｏセル
１２１，１２１ａ，１２１ｂ，１２１ｃ    Ｉ／Ｏ回路
１２２，１２２ａ，１２２ｂ，１２２ｃ    Ｉ／Ｏパッド
【図１】
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【図２】
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【図３】
2005252095.tif 000005
【図４】
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【図５】
2005252095.tif 000007
【図６】
2005252095.tif 000008