(57)【要約】【課題】出力短絡時の大電流発生を防止する。【解決手段】一端を電源に接続したＮＭＯＳ１０の出力にコンデンサ１２を接続するとともにＰＭＯＳ１４を接続し、このＰＭＯＳ１４の出力を出力端１８にコンデンサ１６を接続するとともに接続する。ＮＭＯＳ１０と、ＰＭＯＳ１４を交互にオンするとともに、コンデンサ１２を介しパルスを供給して、ＮＭＯＳ１０の出力をシフトして、昇圧する。そして、ＮＭＯＳ１０のバックゲートをオン状態のＰＭＯＳ２０を介し電源に接続する。これによって、出力端が短絡した際において、ＰＭＯＳ２０が抵抗成分となる。【選択図】図６
2005072353.tif 000002
【特許請求の範囲】
【請求項１】
Ｐウェル内に一対のＮ領域を形成しソース電極が接続されたソース領域およびドレイン電極が接続されたドレイン領域とし、ソース、ドレイン領域間のチャネル領域に絶縁膜を介し対向するゲート電極を形成して形成したＮＭＯＳトランジスタを有するトランジスタ回路であって、
前記ソース電極を電源に接続するとともに、前記Ｐウェルは、電気的抵抗素子を介し、電源に接続することを特徴とするトランジスタ回路。
【請求項２】
Ｎウェル内にＰウェルを形成し、このＰウェル内に一対のＮ領域を形成しソース電極が接続されたソース領域およびドレイン電極が接続されたドレイン領域とし、ソース、ドレイン領域間のチャネル領域に絶縁膜を介し対向するゲート電極を形成して形成したＮＭＯＳトランジスタを有するトランジスタ回路であって、
前記Ｎウェルを電気的抵抗素子を介し回路出力に接続することを特徴とするトランジスタ回路。
【請求項３】
請求項１または２に記載の回路において、
前記電気的抵抗素子は、オン状態のＰＭＯＳであることを特徴とするトランジスタ回路。
【請求項４】
請求項１または２に記載の回路において、
前記電気的抵抗素子は、抵抗素子であることを特徴とするトランジスタ回路。
【請求項５】
一端が入力電源に接続された第１ＭＯＳトランジスタと、
この第１ＭＯＳトランジスタの他端に一端が接続された第２ＭＯＳトランジスタと、
第１および第２ＭＯＳトランジスタの接続点に第１コンデンサを介し接続されたパルス信号供給手段と、
前記第２ＭＯＳトランジスタの他端に接続され、電圧を保持する第２コンデンサと、
を有し、第１ＭＯＳトランジスタをオンして入力電源の電圧を第１コンデンサに保持し、第１ＭＯＳトランジスタをオフして、パルス信号によって、第１および第２ＭＯＳトランジスタの接続点の電位をシフトさせ、その状態で第２ＭＯＳトランジスタをオンしてシフトした電圧を第２コンデンサに保持して出力する昇圧回路であって、
前記第１ＭＯＳトランジスタは、Ｐウェルを形成し、このＰウェル中に一対のＮ領域を形成しソース電極が接続されたソース領域およびドレイン電極が接続されたドレイン領域とし、ソース、ドレイン領域間のチャネル領域に絶縁膜を介し対向するゲート電極を形成して形成したＮＭＯＳトランジスタであって、前記ソース電極を電源に接続するとともに、前記Ｐウェルは、電気的抵抗素子を介し、電源に接続することを特徴とする昇圧回路。
【請求項６】
一端が入力電源に接続された第１ＭＯＳトランジスタと、
この第１ＭＯＳトランジスタの他端に一端が接続された第２ＭＯＳトランジスタと、
第１および第２ＭＯＳトランジスタの接続点に第１コンデンサを介し接続されたパルス信号供給手段と、
前記第２ＭＯＳトランジスタの他端に接続され、電圧を保持する第２コンデンサと、
を有し、第１ＭＯＳトランジスタをオンして入力電源の電圧を第１コンデンサに保持し、第１ＭＯＳトランジスタをオフして、パルス信号によって、第１および第２ＭＯＳトランジスタの接続点の電位をシフトさせ、その状態で第２ＭＯＳトランジスタをオンしてシフトした電圧を第２コンデンサに保持して出力する昇圧回路であって、
前記第１ＭＯＳトランジスタは、Ｎウェル内にＰウェルを形成し、このＰウェル中に一対のＮ領域を形成しソース電極が接続されたソース領域およびドレイン電極が接続されたドレイン領域とし、ソース、ドレイン領域間のチャネル領域に絶縁膜を介し対向するゲート電極を形成して形成したＮＭＯＳトランジスタであって、
前記Ｎウェルを電気的抵抗素子を介し前記第２ＭＯＳトランジスタの第２コンデンサが接続された出力端に接続することを特徴とする昇圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
ＭＯＳトランジスタを利用するトランジスタ回路における大電流抑制に関する。
【背景技術】
【０００２】
従来より、電池を電源として動作する回路においては、電源の低電圧化が望まれており、３Ｖや１．５Ｖの電池電源により動作する回路も実用化されるようになってきている。一方、回路の中には、高電圧が必要になる場合も多い。そこで、チャージポンプ回路（昇圧回路）やレベルシフト回路が利用され、電池電源より高電圧を作成している。
【０００３】
このような昇圧回路は、例えば特許文献１などに記載されている。
【０００４】
【特許文献１】特開平７−２９８６０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところが、従来の昇圧回路において、出力先において、短絡が発生すると、大電流が流れてしまうという問題があった。これについて、検討したところ、昇圧回路において使用しているトランジスタに生じる寄生ダイオードを介し、電源から大電流が流れることが分かった。
【０００６】
例えば、図１に示すＣＭＯＳを利用した昇圧を考える。入力側の電源電圧ＶＤＤには、ＮＭＯＳ１０のソースが接続され、このＮＭＯＳ１０のドレインには、他端からパルス電圧が供給されるシフト用コンデンサ１２が接続される。また、ＮＭＯＳ１０のドレインにはＰＭＯＳ１４のドレインが接続され、このＰＭＯＳ１４のソースには電圧保持用のコンデンサ１６が接続されるとともに、出力端１８が接続されている。
【０００７】
そして、ＮＭＯＳ１０と、ＰＭＯＳ１４のゲートには、同一のクロック信号が供給されている。
【０００８】
このような回路において、クロック信号のＨにより、ＮＭＯＳ１０がオンし、ＰＭＯＳ１４がオフして、電圧ＶＤＤがシフト用コンデンサ１２に保持される。また、クロック信号のＬにより、ＮＭＯＳ１０がオフし、ＰＭＯＳ１４がオンした状態で、電圧シフト用のパルス信号により例えば電圧ＶＤＤだけシフト用コンデンサの電圧をシフトすることで、保持用コンデンサ１６に２ＶＤＤの電圧ＶＤＤが保持され、これが出力される。
【０００９】
ここで、図２には、ＮＭＯＳの構成が示されている。このように、Ｐウェル内に一対のＮ領域が形成されこれらがソースＳおよびドレインＤとなり、これらソースＳおよびドレインＤの間のチャネル領域に絶縁膜を介しゲート電極Ｇが形成される。さらに、Ｐウェルには、Ｐ＋＋領域が形成されこれがバックゲートＢＧとなっている。これによって、バックゲートＢＧからソースＳ、ドレインＤに向けてＰＮ接合に起因する寄生ダイオードが生じる。
【００１０】
また、図３には、ＰＭＯＳの構成が示されて、Ｎウェル内に一対のＰ領域が形成されこれらがソースＳおよびドレインＤとなり、これらソースＳおよびドレインＤの間のチャネル領域にゲート絶縁膜を介しゲート電極Ｇが形成される。さらに、Ｎウェルには、Ｎ＋＋領域が形成されこれがバックゲートＢＧとなっている。これによって、ソースＳ、ドレインＤからバックゲートＢＧに向けてＰＮ接合に起因する寄生ダイオードが生じる。
【００１１】
さらに、図４には、上述のＰウェルをＮウェル内に収容したトリプルウェル構造のＮＭＯＳの構成を示してある。この構成では、バックゲートＢＧからＮウェルに向けての寄生ダイオードが付加される。
【００１２】
この図４のトリプルウェル構造のＮＭＯＳと図３のＰＭＯＳが図１の昇圧回路に適用され、出力が短絡された場合の電流経路について、図５に示す。
【００１３】
ここで、この昇圧回路では、両ＭＯＳは、通常の用い方としてソースＳとバックゲートＢＧが短絡され、また高電位とするために出力端１８がＮウェルに接続されている。
【００１４】
昇圧回路は、出力側が高電圧であることを基本としており、その場合には寄生ダイオードは問題はないが、出力がグランドに短絡された場合には、電源から寄生ダイオードを介しての短絡電流が流れる。すなわち、１つの短絡経路は、電源ＶＤＤ→ＮＭＯＳのソースＳ→バックゲートＢＧ→Ｎウェル→出力端１８という経路（ｉ）である。また、もう１つの短絡経路として、電源ＶＤＤ→ＮＭＯＳのソース→ＮＭＯＳのバックゲートＢＧ→ＮＭＯＳのドレイン→ＰＭＯＳのドレイン→ＰＭＯＳのバックゲートＢＧ→ＰＭＯＳのソース→出力端１８という経路（ｉｉ）である。
【００１５】
特に、経路（ｉ）では、ダイオード１つだけの短絡経路であり、大電流が流れ、回路として大きな問題となる。また、経路（ｉｉ）の場合には、ダイオード２つを通るため経路（ｉｉ）よりは、問題は少ないが、対策を講じた方がよい。
【００１６】
本発明は、出力端おける短絡発生時において、大電流の発生を抑えることを目的とする。
【課題を解決するための手段】
【００１７】
本発明は、Ｐウェル内に一対のＮ領域を形成しソース電極が接続されたソース領域およびドレイン電極が接続されたドレイン領域とし、ソース、ドレイン領域間のチャネル領域に絶縁膜を介し対向するゲート電極を形成して形成したＮＭＯＳトランジスタを有するトランジスタ回路であって、前記ソース電極を電源に接続するとともに、前記Ｐウェルは、電気的抵抗素子を介し、電源に接続することを特徴とする。
【００１８】
また、本発明は、Ｎウェル内にＰウェルを形成し、このＰウェル内に一対のＮ領域を形成しソース電極が接続されたソース領域およびドレイン電極が接続されたドレイン領域とし、ソース、ドレイン領域間のチャネル領域に絶縁膜を介し対向するゲート電極を形成して形成したＮＭＯＳトランジスタを有するトランジスタ回路であって、前記Ｎウェルを電気的抵抗素子を介し高電圧部に接続することを特徴とする。
【００１９】
また、前記電気的抵抗素子は、オン状態のＰＭＯＳであることが好適である。
【００２０】
また、前記電気的抵抗素子は、抵抗素子であることが好適である。
【００２１】
本発明は、一端が入力電源に接続された第１ＭＯＳトランジスタと、この第１ＭＯＳトランジスタの他端に一端が接続された第２ＭＯＳトランジスタと、第１および第２ＭＯＳトランジスタの接続点に第１コンデンサを介し接続されたパルス信号供給手段と、前記第２ＭＯＳトランジスタの他端に接続され、電圧を保持する第２コンデンサと、を有し、第１ＭＯＳトランジスタをオンして入力電源の電圧を第１コンデンサに保持し、第１ＭＯＳトランジスタをオフして、パルス信号によって、第１および第２ＭＯＳトランジスタの接続点の電位をシフトさせ、その状態で第２ＭＯＳトランジスタをオンしてシフトした電圧を第２コンデンサに保持して出力する昇圧回路であって、前記第１ＭＯＳトランジスタは、Ｐウェルを形成し、このＰウェル中に一対のＮ領域を形成しソース電極が接続されたソース領域およびドレイン電極が接続されたドレイン領域とし、ソース、ドレイン領域間のチャネル領域に絶縁膜を介し対向するゲート電極を形成して形成したＮＭＯＳトランジスタであって、前記ソース電極を電源に接続するとともに、前記Ｐウェルは、電気的抵抗素子を介し、電源に接続することを特徴とする。
【００２２】
また、一端が入力電源に接続された第１ＭＯＳトランジスタと、この第１ＭＯＳトランジスタの他端に一端が接続された第２ＭＯＳトランジスタと、第１および第２ＭＯＳトランジスタの接続点に第１コンデンサを介し接続されたパルス信号供給手段と、前記第２ＭＯＳトランジスタの他端に接続され、電圧を保持する第２コンデンサと、を有し、第１ＭＯＳトランジスタをオンして入力電源の電圧を第１コンデンサに保持し、第１ＭＯＳトランジスタをオフして、パルス信号によって、第１および第２ＭＯＳトランジスタの接続点の電位をシフトさせ、その状態で第２ＭＯＳトランジスタをオンしてシフトした電圧を第２コンデンサに保持して出力する昇圧回路であって、前記第１ＭＯＳトランジスタは、Ｎウェル内にＰウェルを形成し、このＰウェル中に一対のＮ領域を形成しソース電極が接続されたソース領域およびドレイン電極が接続されたドレイン領域とし、ソース、ドレイン領域間のチャネル領域に絶縁膜を介し対向するゲート電極を形成して形成したＮＭＯＳトランジスタであって、前記Ｎウェルを電気的抵抗素子を介し前記第２ＭＯＳトランジスタの第２コンデンサが接続された出力端に接続することを特徴とする。
【発明の効果】
【００２３】
ＮＭＯＳトランジスタにおいて、ＰウェルからＮ領域に向けて寄生ダイオードが生じる。また、通常は、ソースおよびＰウェルは入力側の電源に共通接続される。そこで、出力側が高電位の場合には問題ないが、出力側がグランドに短絡した場合には、入力側の電源から寄生ダイオードを介し電流が流れることになる。本発明によれば、電源とＮウェルの間に、オン状態のＰＭＯＳ抵抗や、通常の抵抗素子を配することで、短絡電流を減少することができる。
【００２４】
また、ＮウェルをＰウェル内に収容したトリプルウェル構造のＮＭＯＳの場合、ＰウェルからＮウェルに向けて寄生ダイオードが生じる。この場合に、Ｎウェルは回路出力に接続される。そこで、出力側が短絡した場合には、入力側電源からＮウェル、寄生ダイオード、Ｐウェルの順で電流が流れてしまう。本発明によれば、電源とＮウェルの間またはＮウェルと回路出力の間にオン状態のＰＭＯＳ抵抗や、通常の抵抗素子を配することで、短絡電流を減少することができる。
【００２５】
特に、昇圧回路の場合には、出力側が高電圧となることを前提としており、出力が短絡した場合に上述のような問題が発生する。そこで、本発明の回路が特に好適である。
【発明を実施するための最良の形態】
【００２６】
図６は、本発明の一実施形態の構成を示す図である。図１と同様のＣＭＯＳを利用した昇圧であり、入力側の電源電圧ＶＤＤには、ＮＭＯＳ１０のソースが接続され、このＮＭＯＳ１０のドレインには、他端からパルス電圧が供給されるシフト用コンデンサ１２が接続される。また、ＮＭＯＳ１０のドレインにはＰＭＯＳ１４のドレインが接続され、このＰＭＯＳ１４のソースには電圧保持用のコンデンサ１６が接続されるとともに、出力端１８が接続されている。そして、ＮＭＯＳ１０と、ＰＭＯＳ１４のゲートには、同一のパルス信号が供給されている。
【００２７】
このような回路において、クロックにより、ＮＭＯＳ１０がオンし、ＰＭＯＳ１４がオフすることによって、電圧ＶＤＤがシフト用コンデンサ１２に保持され、ＮＭＯＳ１０がオフし、ＰＭＯＳ１４がオンした状態で、パルス信号により例えば電圧ＶＤＤだけシフト用コンデンサの電圧をシフトすることで、保持用コンデンサ１６に２ＶＤＤの電圧ＶＤＤが保持され、これが出力される。
【００２８】
そして、本実施形態では、ＮＭＯＳ１０のソースＳ、バックゲートＢＧ間は短絡されていない。そして、バックゲートＢＧは、電源ＶＤＤに抵抗用のＰＭＯＳ２０を介し接続されている。このＰＭＯＳ２０はそのゲートがＬに固定されており、オン状態であり、電気的抵抗素子として作用する。すなわち、等価回路に示すように、電源ＶＤＤと寄生ダイオードとの間にＰＭＯＳ２０のオン抵抗が配置される。
【００２９】
従って、図に示すように出力端１８がグランドへ短絡した場合に、ＮＭＯＳ１０のバックゲートＢＧ、Ｎウェル間のダイオードに加え、抵抗成分としてのＰＭＯＳ２０を介し、短絡電流が流れる。そこで、短絡電流を大きく減少することができる。
【００３０】
図７には、ＮＭＯＳ１０と、ＰＭＯＳ２０の構成についての模式図を示す。このように、ＮＭＯＳ１０のバックゲートＢＧをＰＭＯＳ２０を介し、電源ＶＤＤに接続する。このように、ＰＭＯＳ２０は、他のＣＭＯＳと同一プロセスで構成することができる。
【００３１】
図８は、他の実施形態の構成例を示す。この例では、ＮＭＯＳ１０のＮウェルと出力端１８との間に抵抗素子２２を配置する。この構成によって、図に示したように、ＮＭＯＳ１０の寄生抵抗の後に抵抗素子２２が位置し、Ｎウェルから出力端１８に流れる電流量を減少することができる。なお、抵抗素子２２は、拡散抵抗でも配線抵抗でもよく、電源電圧を３Ｖとした場合に、１００ｋΩ程度のものが用いられる。
【００３２】
なお、図５の例において、ＰＭＯＳ２０に代えて抵抗素子２２を利用することもできるし、また図８の例において抵抗素子２２の代えてＰＭＯＳ２０のオン抵抗を利用することもできる。
【００３３】
さらに、図５において、ＮＭＯＳとして、トリプルウェル構成のものを採用したが、これに限定されない。すなわち、図５において、図２の構成のＮＭＯＳを利用した場合、Ｎウェルがないため、寄生ダイオードが１つ減り、経路（ｉ）の短絡はなくなる。しかし、ＰＭＯＳ２０（あるいは抵抗素子）を配置することによって、経路（ｉｉ）に対する抵抗になり、出力短絡時の大電流を抑制することができる。
【００３４】
なお、本実施形態の構成によって、出力短絡時の大電流を抑制できる。しかし、短絡電流を停止できるわけではない。そこで、出力端１８の電圧をモニタしておき、昇圧回路が動作しているにもかかわらず電圧が上昇しないことで、短絡を検出し、出力端を切り離す等の手段をとることが好適である。また、大電流の検出には、各種の手法が知られており、適宜採用することができる。
【図面の簡単な説明】
【００３５】
【図１】昇圧回路の構成を示す図である。
【図２】ＮＭＯＳの構成を示す図である。
【図３】ＰＭＯＳの構成を示す図である。
【図４】トリプルウェルのＮＭＯＳの構成を示す図である。
【図５】昇圧回路の出力端短絡時の電流経路を示す図である。
【図６】実施形態の構成を示す図である。
【図７】図６の構成を示す図である。
【図８】他の実施形態の構成を示す図である。
【符号の説明】
【００３６】
１０  ＮＭＯＳ、１２，１６  コンデンサ、１４  ＰＭＯＳ、１６  保持用コンデンサ、１８  出力端、２０  ＰＭＯＳ、２２  抵抗素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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