(57)【要約】【課題】  柱状構造の下部電極を有する容量素子において、高段差パターン上に上部電極を加工精度良く形成する。【解決手段】  半導体基板１上に、柱状構造を有する複数の下部電極６を形成する工程と、複数の下部電極の各々の上面および側面を覆うように容量絶縁膜８を形成する工程と、容量絶縁膜を覆うように導電膜９を形成する工程と、隣接する下部電極間における導電膜の段差を埋め込むように、導電膜上に埋め込み絶縁膜１１を形成する工程と、少なくとも埋め込み絶縁膜および導電膜をパターニングして、導電膜からなる上部電極１３を形成する工程とを含む。これにより上部電極をパターニングする際のレジスト膜厚を薄膜化でき、ＣＤシフトの抑制により、容量素子間の上部電極のテーパー角度が大きく（傾斜が緩やかに）なることを抑制し、加工精度の向上や微細加工を実現することができる。【選択図】  図１
2005251985.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、柱状構造を有する複数の下部電極を形成する工程と、
前記複数の下部電極の各々の上面および側面を覆うように容量絶縁膜を形成する工程と、
前記容量絶縁膜を覆うように導電膜を形成する工程と、
隣接する前記下部電極間における前記導電膜の段差を埋め込むように、前記導電膜上に埋め込み絶縁膜を形成する工程と、
少なくとも前記埋め込み絶縁膜および導電膜をパターニングして、前記導電膜からなる上部電極を形成する工程とを含む半導体記憶装置の製造方法。
【請求項２】
前記埋め込み絶縁膜および導電膜をパターニングして、前記導電膜からなる上部電極を形成する工程は、前記埋め込み絶縁膜上に形成されたレジストパターンをマスクとして、前記埋め込み絶縁膜および導電膜をパターニングして形成する請求項１記載の半導体記憶装置の製造方法。
【請求項３】
半導体基板上に、柱状構造を有する複数の下部電極を形成する工程と、
前記複数の下部電極の各々の上面および側面を覆うように容量絶縁膜を形成する工程と、
前記容量絶縁膜を覆うように導電膜を形成する工程と、
隣接する前記下部電極間における前記導電膜の段差を埋め込むように、前記導電膜上に埋め込み絶縁膜を形成する工程と、
前記埋め込み絶縁膜上にマスク絶縁膜を形成する工程と、
前記マスク絶縁膜をパターニングして、ハードマスクパターンを形成する工程と、
前記ハードマスクパターンをマスクとして、少なくとも前記埋め込み絶縁膜および導電膜をパターニングして、前記導電膜からなる上部電極を形成する工程とを含む半導体記憶装置の製造方法。
【請求項４】
前記マスク絶縁膜は、窒化シリコンからなる請求項３記載の半導体記憶装置の製造方法。
【請求項５】
前記埋め込み絶縁膜を形成する工程の後に、前記埋め込み絶縁膜の上面を平坦化する工程を行う請求項１，２，３または４記載の半導体記憶装置の製造方法。
【請求項６】
前記容量絶縁膜は、ビスマス層状ペロブスカイト構造を有する強誘電体、チタン酸ジルコン鉛、チタン酸バリウムストロンチウムまたは五酸化タンタルのうちいずれか１つからなる請求項１，２，３，４または５記載の半導体記憶装置の製造方法。
【請求項７】
前記柱状構造が、円柱構造、四角柱構造、三角柱構造、または円錐台構造からなる請求項１，２，３，４，５または６記載の半導体記憶装置の製造方法。
【請求項８】
前記埋め込み絶縁膜は、酸化シリコンまたは窒化シリコンからなる請求項１，２，３，４，５，６または７記載の半導体記憶装置の製造方法。
【請求項９】
半導体基板上に形成された、柱状構造を有する複数の下部電極と、
前記複数の下部電極の各々の上面および側面を覆うように形成された容量絶縁膜と、
前記容量絶縁膜を覆うように形成された上部電極と、
隣接する前記下部電極間における前記上部電極の段差を埋め込むように、前記上部電極上に形成された埋め込み絶縁膜とを備え、
少なくとも前記埋め込み絶縁膜および上部電極が同一形状にパターニングされていることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、強誘電体膜または高誘電率膜等の絶縁性金属酸化物からなる容量絶縁膜を有する容量素子を備えた半導体記憶装置の製造方法および半導体記憶装置に関する。
【背景技術】
【０００２】
近年、電子機器におけるデジタル技術の進展に伴い、大容量のデータを処理し且つ保存する傾向が促進されるなか、電子機器に対して要求される機能が一段と高度化し、電子機器に使用される半導体記憶装置及び該半導体記憶装置を構成する半導体素子の微細化が急速に進んでいる。これに伴い、例えばダイナミックＲＡＭ装置の高集積化を実現するために、従来の珪素酸化物または珪素窒化物の代わりに高誘電体を容量絶縁膜として用いる技術が広く研究され、また開発されている。
【０００３】
さらに、従来にはない低動作電圧で且つ高速な書き込み及び読み出し動作が可能な不揮発性ＲＡＭ装置の実用化を目指して、自発分極特性を持つ強誘電体膜に関する研究及び開発が盛んに行なわれている。これら高誘電体または強誘電体を容量絶縁膜に用いた半導体装置において、記憶容量がメガビット級の高集積メモリ素子には、従来のプレーナー型メモリセルに代わり、立体型のメモリセルが用いられるようになってきている。
【０００４】
以下、絶縁性金属酸化物からなる容量絶縁膜を有する容量素子を備えた従来の半導体記憶装置の製造方法について図３（ａ）〜（ｄ）を参照しながら説明する（例えば、特許文献１参照）。
【０００５】
まず、図３（ａ）において、従来公知の方法により、シリコン基板１上に、トランジスタ（図３中には図示せず）を形成する。その後、シリコン基板１の全面に、例えば化学気相成長（ＣＶＤ）法によりＢＰＳＧを成膜して平坦化する。これにより、層間絶縁膜２が形成される。次に、トランジスタのソース領域（図３中には図示せず）の上方の層間絶縁膜２の部分に、選択的にコンタクトホールを形成する。その後、コンタクトホールの内部に、多結晶シリコンを埋め込む。これにより、プラグ電極３が形成される。次に、シリコン基板１上に、例えばスパッタリング法により、通常の条件で、後に第１の下部電極層４となるＩｒＯ2膜を成膜する。次に、ＩｒＯ2膜上に、例えばスパッタリング法により、通常の条件で、後に第２の下部電極層５となるＰｔ膜を形成する。次に、Ｐｔ膜上に、例えばスパッタリング法により、低誘電率材料のＴｉＯ2膜を成膜する。次に、リソグラフィ工程を経て、例えばＲＩＥ法により、ＴｉＯ2膜を下部電極６の形状にパターニングする。このＲＩＥ法によりパターニングされたＴｉＯ2膜は、後に上述した低誘電率層７として用いられる。次に、例えばＲＩＥ法により、パターニングされたＴｉＯ2膜をハードマスクとして、Ｐｔ膜およびＩｒＯ2膜を順次エッチングする。これにより、Ｐｔ膜およびＩｒＯ2膜を順次エッチングする。これにより、Ｐｔ膜およびＩｒＯ2膜を台座型の柱状に形成する。このＰｔ膜およびＩｒＯ2膜のエッチングにより、それぞれ第２の下部電極層５および第１の下部電極層４が形成され、この両者から下部電極６が形成される。このとき、下部電極６上にはハードマスクとして用いられたＩｒＯ2からなる低誘電率層７が、例えば２０ｎｍ程度の膜厚で残される。
【０００６】
次に、図３（ｂ）に示すように、有機金属化学気相成長（ＭＯＣＶＤ）法により、下部電極６および低誘電率層７を覆うようにしてＢａ、Ｓｒ、ＴｉおよびＯからなる非晶質（アモルファス）層８が形成される。その後、例えば、酸素雰囲気中において高温アニール処理を行なう。次に、シリコン基板１の全面にＰｔを成膜する。これによりＰｔからなる金属薄膜９が形成される。
【０００７】
次に、図３（ｃ）に示すように、リソグラフィ工程により、容量素子の形状のレジストパターン１０を形成した後、このレジストパターン１０をマスクとして、例えば、ＲＩＥ法により、金属薄膜９および非晶質層８を、層間絶縁膜２表面が露出するまで、順次エッチングする。これにより、金属薄膜９が上部電極１３の形状にパターニングされるとともに、非晶質層８が高誘電体薄膜１２の形状にパターニングされ、容量素子が形成される。次に、例えば、常圧下の酸素雰囲気中において、高温アニール処理を行なう。これにより、パターニングされた非晶質層８がペロブスカイト構造のＳＢＴ膜に変化される。以上の工程により、所望の容量素子を形成する。
【特許文献１】特開２００２−１９８４９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来の半導体記憶装置の製造方法において、高段差パターン上に上部電極をパターニングするためには段差と同程度の厚いレジスト膜が必要である。従って、厚いレジスト膜を使用する際、ＣＤ(Critical Dimension)シフトにより、上部電極のテーパー角度が大きく（傾斜が緩やかに）なり、容量素子間の距離が小さくなるといった加工精度の低下、さらにその結果として、微細加工が困難であるという課題が生じる。特に、強誘電体容量素子で使用されるＰｔや金属酸化物などからなる強誘電体はエッチングされ難いため、前述の課題が顕著に発生し易くなる。
【０００９】
したがって、この発明の目的は、上記課題に鑑みてなされたものであり、柱状構造の下部電極を有する容量素子において、高段差パターン上に上部電極を形成する場合であっても、上部電極をパターニングするためのレジスト膜を厚膜化する必要がなく、ＣＤシフトを抑制し、上部電極のテーパー角度が大きく（傾斜が緩やかに）なる現象を抑えることができ、加工精度の低下抑制や微細加工を可能にする半導体記憶装置の製造方法および半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１０】
上記課題を解決するためにこの発明の請求項１記載の半導体記憶装置の製造方法は、半導体基板上に、柱状構造を有する複数の下部電極を形成する工程と、前記複数の下部電極の各々の上面および側面を覆うように容量絶縁膜を形成する工程と、前記容量絶縁膜を覆うように導電膜を形成する工程と、隣接する前記下部電極間における前記導電膜の段差を埋め込むように、前記導電膜上に埋め込み絶縁膜を形成する工程と、少なくとも前記埋め込み絶縁膜および導電膜をパターニングして、前記導電膜からなる上部電極を形成する工程とを含む。
【００１１】
請求項２記載の半導体記憶装置の製造方法は、請求項１記載の半導体記憶装置の製造方法において、前記埋め込み絶縁膜および導電膜をパターニングして、前記導電膜からなる上部電極を形成する工程は、前記埋め込み絶縁膜上に形成されたレジストパターンをマスクとして、前記埋め込み絶縁膜および導電膜をパターニングして形成する。
【００１２】
請求項３記載の半導体記憶装置の製造方法は、半導体基板上に、柱状構造を有する複数の下部電極を形成する工程と、前記複数の下部電極の各々の上面および側面を覆うように容量絶縁膜を形成する工程と、前記容量絶縁膜を覆うように導電膜を形成する工程と、隣接する前記下部電極間における前記導電膜の段差を埋め込むように、前記導電膜上に埋め込み絶縁膜を形成する工程と、前記埋め込み絶縁膜上にマスク絶縁膜を形成する工程と、前記マスク絶縁膜をパターニングして、ハードマスクパターンを形成する工程と、前記ハードマスクパターンをマスクとして、少なくとも前記埋め込み絶縁膜および導電膜をパターニングして、前記導電膜からなる上部電極を形成する工程とを含む。
【００１３】
請求項４記載の半導体記憶装置の製造方法は、請求項３記載の半導体記憶装置の製造方法において、前記マスク絶縁膜は、窒化シリコンからなる。
【００１４】
請求項５記載の半導体記憶装置の製造方法は、請求項１，２，３または４記載の半導体記憶装置の製造方法において、前記埋め込み絶縁膜を形成する工程の後に、前記埋め込み絶縁膜の上面を平坦化する工程を行う。
【００１５】
請求項６記載の半導体記憶装置の製造方法は、請求項１，２，３，４または５記載の半導体記憶装置の製造方法において、前記容量絶縁膜は、ビスマス層状ペロブスカイト構造を有する強誘電体、チタン酸ジルコン鉛、チタン酸バリウムストロンチウムまたは五酸化タンタルのうちいずれか１つからなる。
【００１６】
請求項７記載の半導体記憶装置の製造方法は、請求項１，２，３，４，５または６記載の半導体記憶装置の製造方法において、前記柱状構造が、円柱構造、四角柱構造、三角柱構造、または円錐台構造からなる。
【００１７】
請求項８記載の半導体記憶装置の製造方法は、請求項１，２，３，４，５，６または７記載の半導体記憶装置の製造方法において、前記埋め込み絶縁膜は、酸化シリコンまたは窒化シリコンからなる。
【００１８】
請求項９記載の半導体記憶装置は、半導体基板上に形成された、柱状構造を有する複数の下部電極と、前記複数の下部電極の各々の上面および側面を覆うように形成された容量絶縁膜と、前記容量絶縁膜を覆うように形成された上部電極と、隣接する前記下部電極間における前記上部電極の段差を埋め込むように、前記上部電極上に形成された埋め込み絶縁膜とを備え、少なくとも前記埋め込み絶縁膜および上部電極が同一形状にパターニングされている。
【発明の効果】
【００１９】
この発明の請求項１記載の半導体記憶装置の製造方法によれば、隣接する下部電極間における導電膜の段差を埋め込むように、導電膜上に埋め込み絶縁膜を形成する工程と、少なくとも埋め込み絶縁膜および導電膜をパターニングして、導電膜からなる上部電極を形成する工程とを含むので、上部電極をパターニングする際のレジスト膜厚を薄膜化でき、ＣＤシフトの抑制により、容量素子間の上部電極のテーパー角度が大きく（傾斜が緩やかに）なることを抑制し、加工精度の向上や微細加工を実現することができる。
【００２０】
請求項２では、請求項１記載の半導体記憶装置の製造方法において、埋め込み絶縁膜および導電膜をパターニングして、導電膜からなる上部電極を形成する工程は、埋め込み絶縁膜上に形成されたレジストパターンをマスクとして、埋め込み絶縁膜および導電膜をパターニングして形成することが好ましい。これにより、導電膜の段差の深さと同程度の厚いレジスト膜を用いる必要がなくなる。
【００２１】
この発明の請求項３記載の半導体記憶装置の製造方法によれば、隣接する下部電極間における導電膜の段差を埋め込むように、導電膜上に埋め込み絶縁膜を形成する工程と、埋め込み絶縁膜上にマスク絶縁膜を形成する工程と、マスク絶縁膜をパターニングして、ハードマスクパターンを形成する工程と、ハードマスクパターンをマスクとして、少なくとも埋め込み絶縁膜および導電膜をパターニングして、導電膜からなる上部電極を形成する工程とを含むので、上部電極をパターニングする際にハードマスクを使用することで、ＣＤシフトの抑制により、容量素子間の上部電極のテーパー角度が大きく（傾斜が緩やかに）なることをさらに抑制し、加工精度をさらに向上させ微細加工の実現がさらに容易にすることができる。
【００２２】
請求項４では、請求項３記載の半導体記憶装置の製造方法において、マスク絶縁膜は、窒化シリコンからなることが好ましい。これにより、レジスト膜を用いる必要がなくなる。
【００２３】
請求項５では、請求項１ないし４のいずれかに記載の半導体記憶装置の製造方法において、埋め込み絶縁膜を形成する工程の後に、埋め込み絶縁膜の上面を平坦化する工程を行うことが好ましい。これにより、平坦化された埋め込み絶縁膜上にレジストパターンまたはハードマスクパターンを形成することができる。
【００２４】
請求項６では、請求項１ないし５のいずれかに記載の半導体記憶装置の製造方法において、容量絶縁膜は、ビスマス層状ペロブスカイト構造を有する強誘電体、チタン酸ジルコン鉛、チタン酸バリウムストロンチウムまたは五酸化タンタルのうちいずれか１つからなることが好ましい。これにより、強誘電体または高誘電体を容量絶縁膜に用いた半導体装置を構成できる。
【００２５】
請求項７では、請求項１ないし６のいずれかに記載の半導体記憶装置の製造方法において、柱状構造が、円柱構造、四角柱構造、三角柱構造、または円錐台構造からなることが好ましい。これにより、立体型のメモリセルを形成することができる。
【００２６】
請求項８では、請求項１ないし７のいずれかに記載の半導体記憶装置の製造方法において、埋め込み絶縁膜は、酸化シリコンまたは窒化シリコンからなることが好ましい。これにより、導電膜の段差を埋め込むことができる。
【００２７】
この発明の請求項９記載の半導体記憶装置によれば、半導体基板上に形成された、柱状構造を有する複数の下部電極と、複数の下部電極の各々の上面および側面を覆うように形成された容量絶縁膜と、容量絶縁膜を覆うように形成された上部電極と、隣接する下部電極間における上部電極の段差を埋め込むように、上部電極上に形成された埋め込み絶縁膜とを備え、少なくとも埋め込み絶縁膜および上部電極が同一形状にパターニングされているので、上部電極をパターニングする際に、上部電極の段差と同程度の厚いレジスト膜を用いる必要がなくなり、エッチングによる容量素子間の上部電極テーパー角度が大きくなる現象を抑制でき、加工精度の低下防止や、微細加工を容易に実現することができる。
【発明を実施するための最良の形態】
【００２８】
この発明の第１の実施の形態を図１に基づいて説明する。図１（ａ）〜（ｅ）は、本発明の第１の実施形態に係る半導体記憶装置の製造方法に関し、各工程を示す断面図である。
【００２９】
まず、図１（ａ）に示すように、従来公知の方法により、シリコン基板（半導体基板）１上に、トランジスタ（図１中には図示せず）を形成する。その後、シリコン基板１の全面に、例えば化学気相成長（ＣＶＤ）法によりＢＰＳＧを成膜して平坦化する。これにより、層間絶縁膜２が形成される。次に、トランジスタのソース領域（図１中には図示せず）の上方の層間絶縁膜２の部分に、選択的にコンタクトホールを形成する。その後、コンタクトホールの内部に、多結晶シリコンを埋め込む。これにより、プラグ電極３が形成される。次に、シリコン基板１上に、例えばスパッタリング法により、通常の条件で、後に第１の下部電極層４となるＩｒＯ2膜を成膜する。次に、ＩｒＯ2膜上に、例えばスパッタリング法により、通常の条件で、後に第２の下部電極層５となるＰｔ膜を形成する。次に、リソグラフィ工程を経て、例えばＲＩＥ法により、Ｐｔ膜およびＩｒＯ2膜を順次エッチングする。これにより、Ｐｔ膜およびＩｒＯ2膜を台座型の柱状に形成する。このＰｔ膜およびＩｒＯ2膜のエッチングにより、それぞれ第２の下部電極層５および第１の下部電極層４が形成され、この両者から積層構造（柱状構造）の下部電極６が形成される。
【００３０】
次に、図１（ｂ）に示すように、下部電極６の各々の上面および側面を覆うように容量絶縁膜を形成する。すなわち、有機金属化学気相成長（ＭＯＣＶＤ）法により、下部電極６を覆うようにしてＢａ、Ｓｒ、ＴｉおよびＯからなる非晶質（アモルファス）層８が形成される。その後、例えば、酸素雰囲気中において高温アニール処理を行なう。次に、シリコン基板１の全面にＰｔを成膜する。これによりＰｔからなる金属薄膜（導電膜）９が形成される。
【００３１】
次に、図１（ｃ）に示すように、金属薄膜９の段差のある表面上の全面に段差埋め込み材料（埋め込み絶縁膜）１１としてＳｉＯ2膜を成膜して段差を埋め込んだ後、例えば化学機械研磨（ＣＭＰ）法により、その表面を平坦化する。
【００３２】
次に、図１（ｄ）に示すように、表面平坦化されたＳｉＯ2上に有機材料からなるレジスト膜を塗布し、リソグラフィ工程を経て、レジスト膜をパターニングする。そして、パターニングされたレジスト膜をマスクとして、例えばＲＩＥ法により、絶縁膜１１、金属薄膜（Ｐｔ膜）９および非晶質（アモルファス）層８を層間絶縁膜２表面が露出するまで、順次エッチングする。これにより、金属薄膜９が上部電極１３の形状にパターニングされるとともに、非晶質層８が強誘電体薄膜１２の形状にパターニングされ、容量素子が形成される。ただし、非晶質層８は必ずしもエッチングでパターニングする必要はなく、連続していても容量素子は形成される。
【００３３】
次に、図１（ｅ）に示すように、レジスト膜除去後、例えば、常圧下の酸素雰囲気中において、高温アニール処理を行なう。これにより、パターニングされた非晶質層８がペロブスカイト構造のＳＢＴ膜１２に変化される。以上の工程により、所望の容量素子を形成する。
【００３４】
本実施形態によれば、高段差パターン上で上部電極をパターニングする際に、上部電極層の表面上の高段差パターンを、埋め込み材料であるＳｉＯ2で埋め込み、上部電極層の表面上を一旦平坦化した後、上部電極をパターニングすることで、高段差の深さと同程度の厚いレジスト膜を用いる必要がなくなり、エッチングによる容量素子間の上部電極テーパー角度が大きく（傾斜が緩やかに）なる現象を抑制できることにより、加工精度の低下防止や微細加工を容易に実現することができる。
【００３５】
また、本実施形態においては、トランジスタのソース領域の上方に位置する層間絶縁膜２の部分に選択して形成したコンタクトホールの内部に、多結晶シリコンを埋め込むことによりプラグ電極３を形成したが、これに代えて、タングステンを用いても同様の効果が得られる。
【００３６】
また、本実施形態においては、強誘電体膜または高誘電率膜等の絶縁性金属酸化物からなる容量絶縁膜の一例としてＳＢＴ膜を取り上げて説明したが、この材料に限るものではなく、強誘電体膜または高誘電率膜等の絶縁性金属酸化物すべてに対して成り立つものである。
【００３７】
例えば、容量絶縁膜は、ビスマス層状ペロブスカイト構造を有する強誘電体の他、チタン酸ジルコン鉛、チタン酸バリウムストロンチウムまたは五酸化タンタルのうちいずれか１つからなる構成でもよい。また、下部電極の柱状構造は、円柱構造、四角柱構造、三角柱構造、または円錐台構造からなる。埋め込み絶縁膜は、酸化シリコンの他、窒化シリコンからなる構成でもよい。
【００３８】
この発明の第２の実施の形態を図２に基づいて説明する。図２（ａ）〜（ｅ）は、本発明の第２に実施形態に係る半導体記憶装置の製造方法に関し、各工程を示す断面図である。
【００３９】
まず、図２（ａ）に示すように、従来公知の方法により、シリコン基板（半導体基板）１上に、トランジスタ（図２中には図示せず）を形成する。その後、シリコン基板１の全面に、例えば化学気相成長（ＣＶＤ）法によりＢＰＳＧを成膜して平坦化する。これにより、層間絶縁膜２が形成される。次に、トランジスタのソース領域（図２中には図示せず）の上方の層間絶縁膜２の部分に、選択的にコンタクトホールを形成する。その後、コンタクトホールの内部に、多結晶シリコンを埋め込む。これにより、プラグ電極３が形成される。次に、シリコン基板１上に、例えばスパッタリング法により、通常の条件で、後に第１の下部電極層４となるＩｒＯ2膜を成膜する。次に、ＩｒＯ2膜上に、例えばスパッタリング法により、通常の条件で、後に第２の下部電極層５となるＰｔ膜を形成する。次に、リソグラフィ工程を経て、例えばＲＩＥ法により、Ｐｔ膜およびＩｒＯ2膜を順次エッチングする。これにより、Ｐｔ膜およびＩｒＯ2膜を台座型の柱状に形成する。このＰｔ膜およびＩｒＯ2膜のエッチングにより、それぞれ第２の下部電極層５および第１の下部電極層４が形成され、この両者から積層構造（柱状構造）の下部電極６が形成される。
【００４０】
次に、図２（ｂ）に示すように、下部電極６の各々の上面および側面を覆うように容量絶縁膜を形成する。すなわち、有機金属化学気相成長（ＭＯＣＶＤ）法により、下部電極６を覆うようにしてＢａ、Ｓｒ、ＴｉおよびＯからなる非晶質（アモルファス）層８が形成される。その後、例えば、酸素雰囲気中において高温アニール処理を行なう。次に、シリコン基板１の全面にＰｔを成膜する。これによりＰｔからなる金属薄膜（導電膜）９が形成される。次に、金属薄膜９の表面上の高段差を埋め込み材料（埋め込み絶縁膜）１１としてＳｉＯ2膜を用いて成膜して埋め込んだ後、例えば化学機械研磨（ＣＭＰ）法により、その表面を平坦化する。次に、このＳｉＯ2膜上に窒化シリコン（マスク絶縁膜）１４を成膜する。
【００４１】
図２（ｃ）に示すように、リソグラフィ工程を経て、窒化シリコン膜１４をパターニングする。
【００４２】
次に、図２（ｄ）に示すように、パターニングされた窒化シリコン膜１４をハードマスクとして用い、例えばＲＩＥ法により、絶縁膜１１、金属薄膜（Ｐｔ膜）９および非晶質（アモルファス）層８を層間絶縁膜２の表面が露出するまで、順次エッチングする。これにより、金属薄膜９が上部電極１３の形状にパターニングされるとともに、非晶質層８が強誘電体薄膜１２の形状にパターニングされる。次に、窒化シリコン膜１４をエッチングにて除去することにより容量素子が形成される。ただし、非晶質層８は必ずしもエッチングでパターニングする必要はなく、連続していても容量素子は形成される。
【００４３】
次に、例えば、常圧下の酸素雰囲気中において、高温アニール処理を行なう。これにより、パターニングされた非晶質層８がペロブスカイト構造のＳＢＴ膜１２に変化される。以上の工程により、所望の容量素子を形成する。
【００４４】
本実施形態によれば、上部電極をパターニングする際に、有機材料からなるレジスト膜に代えて、窒化シリコンをハードマスクとして用いることで、エッチングによる上部電極のテーパー角度が大きく（傾斜が緩やかに）なる現象をさらに抑制できるため、加工精度をさらに向上させ、微細加工の実現がさらに容易にすることができる。
【００４５】
また、本実施形態においては、トランジスタのソース領域の上方に位置する層間絶縁膜２の部分に選択して形成したコンタクトホールの内部に、多結晶シリコンを埋め込むことによりプラグ電極３を形成したが、これに代えて、タングステンを用いても同様の効果が得られる。
【００４６】
また、本実施形態においては、強誘電体膜または高誘電率膜等の絶縁性金属酸化物からなる容量絶縁膜の一例としてＳＢＴ膜を取り上げて説明したが、この材料に限るものではなく、強誘電体膜または高誘電率膜等の絶縁性金属酸化物すべてに対して成り立つものである。
【００４７】
例えば、容量絶縁膜は、ビスマス層状ペロブスカイト構造を有する強誘電体の他、チタン酸ジルコン鉛、チタン酸バリウムストロンチウムまたは五酸化タンタルのうちいずれか１つからなる構成でもよい。また、下部電極の柱状構造は、円柱構造、四角柱構造、三角柱構造、または円錐台構造からなる。埋め込み絶縁膜は、酸化シリコンの他、窒化シリコンからなる構成でもよい。
【００４８】
また、本実施形態においては、上部電極を形成する際にハードマスクとして用いた窒化シリコンをエッチングにより除去したが、そのまま残しておいても良い。
【産業上の利用可能性】
【００４９】
本発明に係る半導体記憶装置およびその製造方法は、高段差の深さと同程度の厚いレジスト膜が必要なくなり、エッチングによる容量素子間の上部電極テーパー角度の増大を抑制できることにより、加工精度の低下の防止や微細加工を容易に実現することができるものであり、柱状構造の下部電極を有し、その上に強誘電体膜または高誘電率膜等の絶縁性金属酸化物からなる容量絶縁膜を有する容量素子を備えた半導体記憶装置の製造方法に有効である。
【図面の簡単な説明】
【００５０】
【図１】（ａ）〜（ｅ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。
【図２】（ａ）〜（ｅ）は本発明の第２の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。
【図３】（ａ）〜（ｄ）は従来の半導体記憶装置の製造方法を示す工程断面図である。
【符号の説明】
【００５１】
１  シリコン基板
２  層間絶縁膜
３  コンタクトプラグ
４  第１の下部電極層
５  第２の下部電極層
６  下部電極層
７  低誘電率層
８  非晶質層
９  Ｐｔ膜
１０  レジストパターン
１１  絶縁膜
１２  強誘電体薄膜または高誘電体薄膜
１３  上部電極
１４  窒化シリコン膜
【図１】
2005251985.tif 000003
【図２】
2005251985.tif 000004
【図３】
2005251985.tif 000005