(57)【要約】      （修正有）【課題】高速データ読み出しを可能とした半導体記憶装置とこれを用いた電子装置を提供する。【解決手段】複数のセルブロックと、センスアンプ回路と、前記センスアンプ回路によりセルデータ読み出しが行われている間、チップ外部にビジー信号を出力するビジー信号発生回路とを備え、第１の読み出しサイクルにおいて、第１セルブロック第１領域のセルデータ読み出しと第２セルブロック第２領域のセルデータ読み出し動作とが同時に実行され、その間前記ビジー信号発生回路は真のビジー信号を出力し、その後前記センスアンプ回路が保持する第１領域の読み出しデータをチップ外部に出力し、第１の読み出しサイクルに続く第２の読み出しサイクルにおいて、前記ビジー信号発生回路が前記真のビジー信号より短いダミービジー信号を出力した後、セルデータ読み出し動作を行うことなく、前記センスアンプ回路が保持する第２領域の読み出しデータを出力する。【選択図】  図２
2005025819.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ複数のメモリセルが配列された複数のセルアレイブロックと、
前記セルアレイブロックのメモリセル選択を行うアドレスデコード回路と、
前記セルアレイブロックのセルデータ読み出しを行うセンスアンプ回路と、
前記センスアンプ回路によりセルデータ読み出しが行われている間、チップ外部にビジー信号を出力するビジー信号発生回路とを備え、
第１セルアレイブロック内の第１領域を選択する第１の読み出しサイクルにおいて、第１セルアレイブロックの第１領域についてのセルデータ読み出しと第２セルアレイブロックの第２領域についてのセルデータ読み出し動作とが同時に実行され、その間前記ビジー信号発生回路は真のビジー信号を出力し、その後前記センスアンプ回路が保持する前記第１領域の読み出しデータをチップ外部に出力する読み出しデータ出力動作が実行され、
第１の読み出しサイクルに続く第２セルブロックの前記第２領域を選択する第２の読み出しサイクルにおいて、セルデータ読み出し動作を行うことなく、前記ビジー信号発生回路が前記真のビジー信号より短いダミービジー信号を出力した後、前記センスアンプ回路が保持する前記第２領域の読み出しデータについて読み出しデータ出力動作が実行される
ことを特徴とする半導体記憶装置。
【請求項２】
それぞれ複数のメモリセルが配列されて物理的に互いに独立して配置され且つ同じページアドレスが割り付けられた複数のセルアレイブロックと、
各セルアレイブロック毎に配置されてメモリセル選択を行うアドレスデコード回路と、
各セルアレイブロック毎に配置されて選択されたメモリセルのデータ読み出し及び書き込みを行うセンスアンプ回路と、
データ読み出し及び書き込みの制御を行うコントローラとを有し、
第１セルアレイブロック内のあるページを選択する第１の読み出しサイクルにおいて、前記複数のセルアレイブロック内の同じページのデータを読み出すセルデータ読み出し動作が同時に実行され、続いて前記第１セルアレイブロックのセンスアンプ回路の読み出しデータをチップ外部に出力する読み出しデータ出力動作が実行され、
第１の読み出しサイクルに続く第２セルアレイブロックの同じページを選択する第２の読み出しサイクルにおいて、セルデータ読み出し動作を行うことなく第２セルアレイブロックのセンスアンプ回路が保持する読み出しデータについて読み出しデータ出力動作が実行される
ことを特徴とする半導体記憶装置。
【請求項３】
前記セルデータ読み出し動作が行われている間、チップ外部に真のビジー信号を出力するビジー信号発生回路を有し、
前記第２の読み出しサイクルでは、前記ビジー信号発生回路が前記真のビジー信号より短時間のダミービジー信号を出力した後、前記読み出しデータ出力動作が実行される
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
入力されたアドレス信号を前記各アドレスデコード回路に転送すると共に次の読み出しサイクルまで保持するアドレス転送回路と、入力されたアドレス信号のうちページアドレス対応のビットデータをタイミング信号によりラッチするアドレスラッチと、このアドレスラッチに保持されたビットデータと次の読み出しサイクルの入力アドレス信号のページアドレス対応のビットデータとの一致検出を行うアドレス一致検出回路とを有し、
前記アドレス一致検出回路の検出出力に基づいて前記第２の読み出しサイクルの動作制御がなされる
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項５】
前記アドレス一致検出回路の検出出力に基づいて、前記ビジー信号発生回路が真のビジー信号を出力するか、ダミービジー信号を出力するかが決定される
ことを特徴とする請求項３記載の半導体記憶装置。
【請求項６】
前記各セルアレイブロックは、電気的書き換え可能な不揮発性メモリセルを配列して構成されている
ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項７】
前記各セルアレイブロックは、
複数のワード線と、
ワード線と交差する複数のビット線と、
それぞれ異なるワード線に制御ゲートが接続されて直列接続された複数のメモリセルからなるセルストリング、このセルストリングの一端と対応するビット線との間に介在しゲートがワード線と並行する第１の選択ゲート線に接続された第１の選択ゲートトランジスタ及び、セルストリングの他端と共通ソース線の間に介在しゲートがワード線と並行する第２の選択ゲート線に接続された第２の選択ゲートトランジスタを有する複数のＮＡＮＤセルユニットとを備え、
各ワード線に沿って配列されたメモリセルの集合がデータ読み出しの単位及びデータ書き込みの単位となる１ページを構成する
ことを特徴とする請求項６記載の半導体記憶装置。
【請求項８】
それぞれ複数の電気的書き換え可能な不揮発性メモリセルが配列されて物理的に互いに独立して配置され且つ同じページアドレスが割り付けられた複数のセルアレイブロックと、
各セルアレイブロック毎に配置されて、データ読み出し時に全セルアレイブロックの同じページのメモリセルを同時に選択可能なアドレスデコード回路と、
各セルアレイブロック毎に配置されて選択されたページのセルデータ読み出し及び書き込みを行うセンスアンプ回路と、
第１セルアレイブロック内のあるページを選択する第１の読み出しサイクルにおいて、全セルアレイブロック内の同じページのデータを読み出すセルデータ読み出し動作及び前記第１セルアレイブロックのセンスアンプ回路の読み出しデータをチップ外部に出力する読み出しデータ出力動作を実行し、第１の読み出しサイクルに続く第２セルアレイブロックの同じページを選択する第２の読み出しサイクルにおいて、セルデータ読み出し動作を行うことなく第２セルアレイブロックのセンスアンプ回路が保持する読み出しデータについて読み出しデータ出力動作を実行するコントローラと、
前記第１の読み出しサイクルでセルデータ読み出し動作が行われている間、チップ外部に真のビジー信号を出力すると共に、前記第２の読み出しサイクルで読み出しデータ出力動作の前に前記真のビジー信号より短時間のダミービジー信号を出力するビジー信号発生回路と、
を有することを特徴とする半導体記憶装置。
【請求項９】
入力されたアドレス信号を前記各アドレスデコード回路に転送すると共に次の読み出しサイクルまで保持するアドレス転送回路、入力されたアドレス信号のうちページアドレス対応のビットデータをタイミング信号によりラッチするアドレスラッチ及び、このアドレスラッチに保持されたビットデータと次の読み出しサイクルの入力アドレス信号のページアドレス対応のビットデータとの一致検出を行うアドレス一致検出回路を有するアドレス保持回路を備えたことを特徴とする請求項８記載の半導体記憶装置。
【請求項１０】
前記ビジー信号発生回路は、前記アドレス一致検出回路の検出出力に基づいて前記ダミービジー信号を出力する
ことを特徴とする請求項９記載の半導体記憶装置。
【請求項１１】
前記各セルアレイブロックは、
複数のワード線と、
ワード線と交差する複数のビット線と、
それぞれ異なるワード線に制御ゲートが接続されて直列接続された複数のメモリセルからなるセルストリング、このセルストリングの一端と対応するビット線との間に介在しゲートがワード線と並行する第１の選択ゲート線に接続された第１の選択ゲートトランジスタ及び、セルストリングの他端と共通ソース線の間に介在しゲートがワード線と並行する第２の選択ゲート線に接続された第２の選択ゲートトランジスタを有する複数のＮＡＮＤセルユニットとを備え、
各ワード線に沿って配列されたメモリセルの集合がデータ読み出しの単位及びデータ書き込みの単位となる１ページを構成する
ことを特徴とする請求項８記載の半導体記憶装置。
【請求項１２】
請求項１乃至１１のいずれかに記載の半導体記憶装置が搭載された電子カード。
【請求項１３】
カードインタフェースと、
前記カードインタフェースに接続されたカードスロットと、
前記カードスロットに電気的に接続可能な請求項１２記載の前記電子カードと、
を有する電子装置。
【請求項１４】
前記電子装置は、ディジタルカメラである
請求項１３記載の電子装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置とこれを用いた電子装置に関する。
【０００２】
【従来の技術】
現在知られているＥＥＰＲＯＭの多くは、浮遊ゲートに電荷を蓄積するタイプのメモリセルを用いている。その１つであるＮＡＮＤ型フラッシュメモリのセルアレイは、複数のメモリセルを直列接続したＭＡＮＤセルユニットを配列して構成される。ＮＡＮＤセルユニット内のメモリセルは、隣接するもの同士でソース，ドレイン拡散層を共有する。従って、ＮＡＮＤ型フラッシュメモリは、ＮＡＮＤセルユニット内のメモリセル数を増やすことで、比較的小さいチップ面積で大容量化ができるという利点を有する。
【０００３】
ＮＡＮＤ型フラッシュメモリは上述のように、複数のメモリセルが直列接続されてＮＡＮＤセルユニットが構成され、これがビット線に接続される。データ読み出し動作は、ＮＡＮＤセルユニット内の選択されたセルによるビット線の放電の有無又は大小を検出することにより行われる。ＮＡＮＤセルユニット内の非選択セルには、データによらず、セルがオンするパス電圧が印加される。しかし、複数のセルが直列接続されるためにＮＡＮＤセルユニットのチャネル抵抗は大きく、従って読み出しセル電流は小さい。
【０００４】
このため、セルデータに応じてビット線電圧に一定の差がつくまでに時間がかかり、２０〜２５μｓｅｃ程度のデータ読み出し時間が必要になる。この間、メモリチップは、外部にチップが読み出し動作中であることを示すビジー信号を出力する。
【０００５】
図１３は、従来のＮＡＮＤフラッシュメモリにおけるデータ読み出し動作を示している。チップ外部から、書き込みイネーブル信号ＷＥｎ、アドレスラッチイネーブル信号ＡＬＥ＝“Ｈ”が入力され、Ｉ／Ｏ端子からアドレスか入力されると、セルアレイのデータ読み出しが開始される。ＮＡＮＤフラッシュメモリでは通常、１ページ単位のデータ読み出しが行われる。データ読み出しが開始されると、ビジー信号Ｒ／Ｂ＝“Ｌ”（Ｔｒｕｅ  Ｂｕｓｙ）がチップ外部に出力される。
【０００６】
一定時間の読み出し動作の後、読み出しイネーブル信号ＲＥｎに基づいて、センスアンプに読み出された１ページ分のデータは、Ｉ／Ｏバッファを介してＩ／Ｏ端子に出力される。ここまでが、データ読み出しの１サイクルである。即ちデータ読み出し動作の１サイクルは、セルアレイからセンスアンプへのデータ読み出し動作（以下、“セルデータ読み出し”動作という）と、センスアンプに読み出されたデータのチップ外部への出力動作（以下、“読み出しデータ出力”動作という）を含む。複数ページにわたるデータを連続して読み出すには、以下同様の読み出しサイクルが繰り返される。
【０００７】
図１４は、チップ内部でアドレスインクリメントを行うことにより、データ読み出し時間の短縮を図ったデータ読み出し動作例を示している。この場合には、ページ毎にアドレスを入力する動作が省略される。即ち、最初の読み出しサイクルで先頭ページアドレスを入力すれば、以後のサイクルでは、自動的に内部アドレスを発生してデータ読み出しを行うことができる。
【０００８】
図１３及び図１４のいずれの場合も、Ｒ／Ｂ＝“Ｌ”のビジー期間、セルデータ読み出しはできない。今後更にＮＡＮＤセルユニット内のメモリセル数を増やして大容量化した場合には、セル電流が一層小さくなり、セルデータ読み出しに時間がかかる。
【０００９】
ＮＡＮＤ型フラッシュメモリに、セルアレイからの読み出しデータを一時保持するシフトレジスタ等のデータ回路を備えて、読み出しや書き込みの高速化を図る技術は提案されている（特許文献１参照）。
【００１０】
【特許文献１】
特開２００２−１５５８５公報
【００１１】
【発明が解決しようとする課題】
ＮＡＮＤ型フラッシュメモリの仕様を変更することなく、容量を増大するためには、同じ容量のセルアレイブロックを複数個配置することが行われる。この場合、各セルアレイブロックは、独立にアクセス可能とするために、それぞれロウデコーダやセンスアンプ回路を備える。
この様な大容量ＮＡＮＤ型フラッシュメモリにおいて、複数セルアレイブロックのデータを順次読み出し場合に、各データ読み出し毎にアドレス入力を行い、セルデータ読み出し動作の間ビジー信号を出力することは、高速のデータ読み出しを難しくする。例えば、メモリチップのパワーオン時、全てのセルアレイブロックに書かれている各種ステータスデータ（不良アドレス情報、プロテクト情報等、履歴情報、ＩＤ情報等）を読み出してチェックするような場合に、データ量が小さいにも拘わらず、長い読み出し時間が必要となる。
【００１２】
この発明は、高速のデータ読み出しを可能とした半導体記憶装置とこれを用いた電子装置を提供することを目的としている。
【００１３】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、それぞれ複数のメモリセルが配列された複数のセルアレイブロックと、前記セルアレイブロックのメモリセル選択を行うアドレスデコード回路と、前記セルアレイブロックのセルデータ読み出しを行うセンスアンプ回路と、前記センスアンプ回路によりセルデータ読み出しが行われている間、チップ外部にビジー信号を出力するビジー信号発生回路とを備え、第１セルアレイブロック内の第１領域を選択する第１の読み出しサイクルにおいて、第１セルアレイブロックの第１領域についてのセルデータ読み出しと第２セルアレイブロックの第２領域についてのセルデータ読み出し動作とが同時に実行され、その間前記ビジー信号発生回路は真のビジー信号を出力し、その後前記センスアンプ回路が保持する前記第１領域の読み出しデータをチップ外部に出力する読み出しデータ出力動作が実行され、第１の読み出しサイクルに続く第２セルブロックの前記第２領域を選択する第２の読み出しサイクルにおいて、セルデータ読み出し動作を行うことなく、前記ビジー信号発生回路が前記真のビジー信号より短いダミービジー信号を出力した後、前記センスアンプ回路が保持する前記第２領域の読み出しデータについて読み出しデータ出力動作が実行される。
【００１４】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１は、この発明の実施の形態によるＮＡＮＤ型フラッシュメモリの機能ブロック構成を示している。セルアレイ１は、複数の浮遊ゲート型メモリセルＭＣをマトリクス配列して構成される。ロウデコーダ（ワード線ドライバを含む）２は、セルアレイ１のブロック選択及びワード線や選択ゲート線の選択駆動を行う。センスアンプ回路３は、セルアレイ１のビット線データをセンスする１ページ分のセンスアンプを備えてページバッファを構成する。
【００１５】
１ページ分の読み出しデータは、カラムデコーダ（カラムゲート）４により選択されて、Ｉ／Ｏバッファ５を介して外部Ｉ／Ｏ端子に出力される。Ｉ／Ｏ端子から供給される書き込みデータは、カラムデコーダ４により選択されてセンスアンプ回路３にロードされる。アドレス信号ＡｄｄはＩ／Ｏバッファ５を介してアドレス保持回路６に入力され、ロウ及びカラムアドレスがそれぞれ、ロウデコーダ２及びカラムデコーダ４に転送される。
【００１６】
コントローラ７は、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の制御信号に基づいて、読み出し、書き込み及び消去動作の内部タイミング信号を出力する。またこれらのタイミング信号に基づいてデータ書き込み及び消去のシーケンス制御を行い、データ読み出し動作制御を行う。高電圧発生回路９は、コントローラ７により制御されて、データ書き込みや消去に用いられる種々の高電圧を発生する。ビジー信号発生回路８は、動作モードに応じて、セルアレイのアクセス状態をチップ外部に知らせるためのビジー信号Ｒ／Ｂを出力する。
【００１７】
実際のメモリチップ上では、セルアレイ１は、互いに物理的に独立した複数のセルアレイブロックにより構成される。図２は、４つのセルアレイブロックＰＧｉ（ｉ＝０〜３）が配置された例を示している。各セルアレイブロックＰＢｉはそれぞれ、ロウデコーダ３、カラムデコーダ４及びセンスアンプ回路３を備えて、原理的には互いに独立にアクセス可能なメモリバンクＢＡＮＫ０〜ＢＡＮＫ３を構成する。アドレスバス１１及びデータバス１２は、全バンクに共通に配設される。各バンクには、バンクアドレスＢＡにより制御されるバンクスイッチ１０が配置され、これにより各バンクとデータバス１２との間のデータ転送が制御される。
【００１８】
図３は、セルアレイ１の詳細な構成を示している。セルアレイ１は、互いに交差する複数ずつのワード線ＷＬとビット線ＢＬを有する。各ワード線ＷＬとビット線ＢＬの交差部にメモリセルＭＣが配置される。複数個（図の例では１６個）の浮遊ゲート型メモリセルＭＣ０〜ＭＣ１５は直列接続されてセルストリングを構成する。セルストリングの一端側セルのソースと共通ソース線ＣＥＬＳＲＣの間には選択ゲートトランジスタＳＧ１が介在し、他端側セルのドレインとビット線ＢＬとの間には選択ゲートトランジスタＳＧ２が介在する。一つのセルストリングとその両端に接続された二つの選択トランジスタにより、ＮＡＮＤセルユニットＮＵが構成される。
【００１９】
各メモリセルＭＣ０〜ＭＣ１５の制御ゲートは、ワード線ＷＬ０〜ＷＬ１５に接続され、選択ゲートトランジスタＳＧ１，ＳＧ２のゲートはワード線と並行する選択ゲート線ＳＧＳ，ＳＧＤに接続される。一本のワード線に沿った複数のメモリセルの集合がデータ読み出し及び書き込みの単位である１ページとなる。前述のように、ワード線方向に並ぶ複数のＮＡＮＤセルユニットの集合は、通常データ消去の単位となる１ブロックとなり、ビット線方向に複数のブロックＢＬＫ０〜ＢＬＫｎが配置される。
【００２０】
図４は、ページバッファを構成するセンスアンプ回路３のセンスユニット構成を示している。センスユニットは、読み出しデータをセンスし、書き込みデータを保持するためのデータラッチ３１を有する。データラッチ３１の二つのデータノードＮ１，Ｎ２の一方Ｎ１は、転送ゲートであるＮＭＯＳトランジスタＭＮ３を介してセンスノードＳＮに接続され、センスノードＳＮは更にクランプ用ＮＭＯＳトランジスタＭＮ１を介してビット線ＢＬに接続されている。センスノードＳＮには、このセンスノードＳＮ及びビット線ＢＬをプリチャージするためのＮＭＯＳトランジスタＭＮ２が接続されている。
【００２１】
データノードＮ１には、書き込みデータを一時記憶し、これを修正してデータラッチ３１に書き戻しすためのデータ記憶回路３２が接続されている。具体的にデータ書き込みは、書き込みパルス印加とベリファイ読み出しの繰り返しにより行われる。この様な書き込み方式において、ある書き込みサイクルの書き込みデータは、ロードされた書き込みデータと直前の書き込みサイクルのセンスデータとに基づいて、書き戻す必要がある。データ記憶回路３２は、その様な書き込みデータの書き戻しに用いられる。
データノードＮ１は、カラムゲートであるＮＭＯＳトランジスタＭＮ４を介してデータバス１２の一つに接続される。
【００２２】
この様なセンスアンプ回路３によるデータ書き込み及び読み出しの動作を簡単に説明する。データ書き込みに先だって、予め選択ブロック内のデータ消去が行われ、選択ブロック内のセルはしきい値が負の“１”データ状態（消去状態）に設定される。二値データ記憶の場合の“０”，“１”データのしきい値分布は、図６にようになる。データ書き込みはページ単位で行われる。書き込みデータ“０”，“１”に応じて、ビット線ＢＬにはＶｓｓ，Ｖｄｄが与えられ、これがＮＡＮＤセルユニット内の選択セルのチャネルまで転送される。データ“１”の場合、ＮＡＮＤセルチャネルがＶｄｄ−Ｖｔｈ（Ｖｔｈは選択ゲートトランジスタのしきい値）まで充電されて、フローティングになる。
【００２３】
この状態で選択ワード線に昇圧された書き込み電圧Ｖｐｇｍを与えることにより、“０”書き込みセルではＦＮトンネリングによりチャネルから浮遊ゲートに電子が注入される。これにより、“０”書き込みセルでは、しきい値が正の“０”データ状態が得られる。“１”書き込みセル（書き込み禁止セル）ではチャネルが容量カップリングにより昇圧されて、電子注入が生じない。
【００２４】
実際のデータ書き込みでは、データしきい値分布を一定範囲に追い込むために、図７に示すように、書き込みパルス印加と、書き込み状態を確認するベリファイ読み出しとが複数回繰り返される。センスアンプ回路３では、各書き込みサイクルのベリファイ読み出しにより、“０”書き込みが完了したセルは以後書き込み禁止（“１”書き込み）とし、“０”書き込みが不十分のセルについて再度“０”書き込みを行うという、書き込みデータの修正が行われる。
【００２５】
データ読み出し時はまず、プリチャージ用ＮＭＯＳトランジスタＭＮ２及びクランプ用ＮＭＯＳトランジスタＭＮ１により、センスノードＳＮ及びビット線ＢＬをＶｄｄにプリチャージする。その後、選択ワード線に０Ｖを与え、非選択ワード線にはセルデータによらずオンするパス電圧Ｖｒｅａｄを与えて、選択セルによりビット線を放電させる。データに応じてビット線放電の有無又は大小が決まる。従ってビット線電圧をクランプ用ＮＭＯＳトランジスタＭＮ１及び転送用ＮＭＯＳトランジスタＭＮ３を介してデータノードＮ１に転送することにより、データ“０”，“１”がセンスされる。ベリファイ読み出し動作は、選択ワード線に与える電圧を、図６に示すベリファイ判定電圧Ｖｖとするほか、通常のデータ読み出しと変わらない。
【００２６】
図５は、アドレス保持回路６の中の特にページ選択を行うためのロウアドレス系の構成を示している。クロックＣＬＫにより駆動される４つのＣＭＯＳ転送ゲートＴＧ１〜ＴＧ４が直列接続されて、アドレス入力ノードＡｉｎに供給されるアドレスビットを転送，保持するアドレス転送回路５１が構成されている。転送ゲートＴＧ１及びＴＧ４は、クロックＣＬＫが“Ｈ”で導通し、転送ゲートＴＧ２及びＴＧ３は、クロックＣＬＫが“Ｌ”で導通する。転送ゲートＴＧ１とＴＧ２の接続ノードＮａのデータは、リセット信号ＲＥＳＥＴｎが“Ｈ”で活性化されるＮＡＮＤゲートＧ１を介して、転送ゲートＴＧ２とＴＧ３の接続ノードＮｂに転送可能である。同様に、転送ゲートＴＧ３とＴＧ４の接続ノードＮｃのデータは、リセット信号ＲＥＳＥＴｎが“Ｈ”で活性化されるＮＡＮＤゲートＧ２を介して、アドレス出力ノードＡｏｕｔに転送可能である。
【００２７】
従って、リセット信号ＲＥＳＥＮＴｎ＝“Ｈ”であり、クロックがＣＬＫ＝“Ｈ”のとき、入力ノードＡｉｎに供給されたアドレスビットデータは、転送ゲートＴＧ１を介してノードＮａに転送される。このとき転送ゲートＴＧ２はオフであるが、ノードＮａのアドレスデータはＮＡＮＤゲートＧ１を介してノードＮｂに転送される。クロックがＣＬＫ＝“Ｌ”になると、転送ゲートＴＧ１，ＴＧ４がオフ、ＴＧ２，ＴＧ３がオンになり、ノードＮａ，Ｎｂ，Ｎｃが転送されたアドレスビットデータを保持すると同時に、そのビットデータはＮＡＮＤゲートＧ２を介して出力ノードＡｏｕｔに出力される。
【００２８】
アドレス出力ノードＡｏｕｔには、出力されたアドレスデータを、次のアドレスが入力されるまで保持するためのアドレスラッチ５２が接続されている。アドレスラッチ５２は、入出力を交差接続したＮＡＮＤゲートＧ３，Ｇ４により構成される。即ち出力ノードＡｏｕｔに出力されたアドレスビットデータは、セット信号ＳＥＴにより活性化されるＮＡＮＤゲートＧ５を介して、アドレスラッチ５２にラッチされる。セット信号ＳＥＴは、セルデータ読み出し終了時に出力されるタイミング信号である。
【００２９】
アドレス出力ノードＡｏｕｔには、この出力ノードＡｏｕｔに出力されたアドレスデータとアドレスラッチ５３が保持する前読み出しサイクルのアドレスデータの一致を検出する一致検出回路５３が接続されている。この一致検出回路５３は例えば排他的論理和ゲートにより構成することができる。一致検出回路５３の検出出力は、コントローラ７に転送されて、後述するように、短いダミービジー信号を出力してセルデータ読み出し動作をスキップする制御に用いられる。
【００３０】
次にこの実施の形態のＮＡＮＤ型フラッシュメモリのデータ読み出し動作を説明する。図１０は、バンクＢＡＮＫ０−３のアドレス割り付けを示している。図示のように、アドレスの例えば下位２ビットＡ０，Ａ１がバンクアドレスＢＡとして、割り付けられる。上位ビットＡ３−Ａｎは、各バンク共通にページアドレスとして割り付けられている。例えば図１０に示すように、各バンク内の対応するページＰＡＧＥｉは、バンクアドレスＢＡ以外は同じアドレスか割り付けられる。
【００３１】
この実施の形態では、前述のように、データ読み出し動作において、全バンクが同時に活性化される、“全バンク選択モード”を前提としている。即ち、全バンクにおいて、ロウデコーダ２が同時に活性化され、セルデータ読み出しが行われる。なお、この全バンク選択モードは、チップに固定的に設定されたものでもよいし、或いはコマンドにより設定されるものでもよい。全バンク選択モードにおいて、各バンク内の対応するページを順次読み出す場合に、この実施の形態では、アドレス一致検出に基づいて、セルデータ読み出し動作を行うことなく、読み出しデータ出力動作を行うという動作制御が行われる。
【００３２】
図１１は、複数の読み出しサイクルが連続する場合の動作タイミングを示している。前述のように、１サイクルのデータ読み出し動作は、セルアレイからセンスアンプ回路にデータを読み出す“セルデータ読み出し”と、センスアンプ回路に読み出されたデータをチップ外部に出力する“読み出しデータ出力”動作とを有する。読み出しサイクル１では、通常通り、書き込みイネーブル信号ＷＥｎとアドレスラッチイネーブル信号ＡＬＥに基づいて、例えばバンクＢＡＮＫ０のページＰＡＧＥｉを指定するアドレスが入力され、全バンクでセルデータ読み出し動作が開始される。セルデータがセンスアンプ回路に読み出されている間、ビジー信号Ｒ／Ｂ＝“Ｌ”（Ｔｒｕｅ  Ｂｕｓｙ）が出力される。このセルデータ読み出しが終了すると、Ｒ／Ｂ＝“Ｈ”となり、読み出しイネーブル信号ＲＥｎの入力により、選択されたバンクについて読み出しデータ出力動作が行われる。
【００３３】
次の読み出しサイクル２では、同様にアドレスが入力される。その入力アドレスが先の読み出しサイクル１とはバンクアドレスＢＡが異なるのみで、バンクＢＡＮＫ１の同じページＰＡＧＥｉを選択するものであるとすると、そのセルデータは先の読み出しサイクル１で既にセンスアンプ回路に読み出されている。従って、ページアドレスの一致が検出されると、セルデータ読み出し動作をスキップする制御が行われる。このとき、誤動作防止のために、短い期間、ビジー信号Ｒ／Ｂ＝“Ｌ”（Ｄｕｍｍｙ  Ｂｕｓｙ）が出力される。その後、バンクアドレスＢＡで選択されたバンクＢＡＮＫ１について、読み出しデータ出力動作が行われる。
【００３４】
次の読み出しサイクル３で同様に、バンクＢＡＮＫ２のページＰＡＧＥｉを選択するアドレスが入力されたとすると、読み出しサイクル２と同様に、セルデータ読み出し動作を行うことなく、バンクＢＡＮＫ２のセンスアンプ回路の読み出しデータ出力動作が行われる。読み出しサイクル４では、前サイクル３とは異なるページアドレスが入力された場合を示しており、通常通りセルデータ読み出し動作と、読み出しデータ出力動作とが行われる。
【００３５】
図８は、以上のようなデータ読み出しサイクルのコントローラ７による動作制御フローを示している。アドレス信号が入力されると、図５に示したアドレス保持回路６内で、そのアドレスと前読み出しサイクルでのアドレスとの一致検出が行われる（ステップＳ１）。具体的にアドレス一致検出が行われるのは、全アドレスビットの中のページアドレスについてである。ページアドレスの一致が検出されなければ、リセット信号ＲＥＳＥＴｎが出力され（ステップＳ２）、通常通りセルデータ読み出し動作が実行され、同時にチップ外部にビジー信号Ｒ／Ｂ＝“Ｌ”が出力される（ステップＳ３）。ステップＳ２、Ｓ３の前後はいずれでもよい。
【００３６】
セルデータ読み出しが終了すると、セット信号ＳＥＴが出力される（ステップＳ４）。これにより、ページアドレスは、図５に示したアドレスラッチ５２に保持される。そして引き続き読み出しデータ出力動作が行われる（ステップＳ５）。ステップＳ１でアドレス一致が検出された場合には、ダミービジー信号Ｒ／Ｂ＝“Ｌ”が出力され（ステップＳ６）、セルデータ読み出し動作を行うことなく、アドレスにより指示されているバンクのセンスアンプ回路が保持するデータの出力動作が行われる（Ｓ５）。
【００３７】
以上のようにこの実施の形態によると、全バンク選択モードを有するＮＡＮＤフラッシュメモリであって且つ、複数の読み出しサイクルが異なるバンク内の対応するページを順次読み出すという要求に対して、セルデータ読み出し動作を省くことにより、高速読み出しが可能になる。しかも、外部からの制御方法は、従来の仕様を変更することなくそのまま用いることができる。
例えば、ＮＡＮＤフラッシュメモリの全てのバンクの先頭ページに各種ステータスデータが書き込まれるものとする。この様なＮＡＮＤフラッシュメモリにおいて、チップのパワーオン時に各バンクのステータスデータを読み出してチェックする場合に、高速のチェックが可能になる。
また、多値記憶を行う場合には、書き込みの高速化のためにアドレス割付けの如何に拘らず、“全バンク選択モード”での書き込みが行われる。この場合には、読み出しも“全バンク選択モード”とする可能性が高いので、この実施の形態は有効になる。
【００３８】
ところで、図１０に示すように、下位２ビットがバンクアドレスＢＡとして割り付けられた場合、チップ内部でのアドレスインクリメントにより、順次バンクを選択することができる。従って、各バンク内の同じページＰＡＧＥｉを順次アクセスする連続読み出しの要求に対しては、後続のアドレス入力を省いて更に高速化を図ることができる。
【００３９】
図１２は、その様なデータ読み出し動作タイミングを、図１１に対応させて示している。最初の読み出しサイクル１では、アドレス初期値を入力して、図１１の場合と同様のデータ読み出し動作が行われる。連続読み出しが指示されていると、次の読み出しサイクル２では、短いダミービジー信号Ｒ／Ｂ＝“Ｌ”が出力され、アドレスがインクリメントされて、読み出しイネーブル信号ＲＥｎの入力のみで次のバンクの読み出しデータ出力動作が実行される。以下同様であり、図１２では、サイクル１〜４までの連続読み出しが指示されている例を示している。これにより、図１０に示すバンクＢＡＮＫ０−３の対応ページＰＡＧＥｉのデータを連続的に高速で読み出すことができる。
【００４０】
図９は、この様な連続読み出しの場合の動作フローを示している。一定範囲のアドレスの連続アクセスであるか否かの判断（ステップＳ１１）は、例えばコマンドにより行われる。連続アクセスであることが判定され、バンクＢＡＮＫ０のページＰＡＧＥｉを指定するアドレス（ＢＡ＝＜０，０＞）が入力されると、ビジー信号Ｒ／Ｂ＝“Ｌ”が出力され、セルデータ読み出しが行われる（ステップＳ１２）。そして、読み出しイネーブル信号ＲＥｎを受けて、バンクＢＡＮＫ０の読み出しデータ出力動作が行われる（ステップＳ１３）。
【００４１】
この読み出しデータ出力動作が終わると、指定された全アドレスの読み出しが終了したか否かが判断される（ステップＳ１４）。判定結果がＮＯであれば、アドレスがインクリメントされて、ＢＡ＝＜１，０＞となる内部アドレスが出力される（ステップＳ１５）。そして、ダミービジー信号Ｒ／Ｂ＝“Ｌ”が出力され（ステップＳ１６）、自動的に次のバンクＢＡＮＫ１の既にセンスアンプに読み出されているページＰＡＧＥｉのデータ出力動作が行われる（ステップＳ１３）。以下同様に、指定された全アドレスのデータ読み出しが終了するまで、順次各バンクの読み出しデータ出力動作が繰り返される。
【００４２】
連続アクセス要求でない場合には、通常通り、入力アドレスに従ってセルデータ読み出し動作（ステップＳ１７）、読み出しデータ出力動作（ステップＳ１８）が行われる。
この実施の形態によると、複数バンクについて、同一ブロック及びページアドレスのデータを、より高速に読み出すことができる。
【００４３】
次に、上記実施の形態による不揮発性半導体記憶装置を搭載した電子カードと、その電子カードを用いた電子装置の実施の形態を説明する。
図１５は、この実施の形態による電子カードと、この電子カードを用いた電子装置の構成を示す。ここでは電子装置は、携帯電子機器の一例としてのディジタルスチルカメラ１０１を示す。電子カードは、ディジタルスチルカメラ１０１の記録媒体として用いられるメモリカード６１である。メモリカード６１は、先の各実施の形態で説明した不揮発性半導体装置或いはメモリシステムが集積化され封止されたＩＣパッケージＰＫ１を有する。
【００４４】
ディジタルスチルカメラ１０１のケースには、カードスロット１０２と、このカードスロット１０２に接続された、図示しない回路基板が収納されている。メモリカード６１は、カードスロット１０２に取り外し可能に装着される。メモリカード６１は、カードスロット１０２に装着されると、回路基板上の電気回路に電気的に接続される。
電子カードが例えば、非接触型のＩＣカードである場合、カードスロット１０２に収納し、或いは近づけることによって、回路基板上の電気回路に無線信号により接続される。
【００４５】
図１６は、ディジタルスチルカメラの基本的な構成を示す。被写体からの光は、レンズ１０３により集光されて撮像装置１０４に入力される。撮像装置１０４は例えばＣＭＯＳイメージセンサであり、入力された光を光電変換し、アナログ信号を出力する。このアナログ信号は、アナログ増幅器（ＡＭＰ）により増幅された後、Ａ／Ｄコンバータによりディジタル変換される。変換された信号は、カメラ信号処理回路１０５に入力され、例えば自動露出制御（ＡＥ）、自動ホワイトバランス制御（ＡＷＢ）、及び色分離処理を行った後、輝度信号と色差信号に変換される。
【００４６】
画像をモニターする場合、カメラ信号処理回路１０５から出力された信号はビデオ信号処理回路１０６に入力され、ビデオ信号に変換される。ビデオ信号の方式としては、例えばＮＴＳＣ（Ｎａｔｉｏｎａｌ  Ｔｅｌｅｖｉｓｉｏｎ  Ｓｙｓｔｅｍ  Ｃｏｍｍｉｔｔｅｅ）を挙げることができる。ビデオ信号は、表示信号処理回路１０７を介して、ディジタルスチルカメラ１０１に取り付けられた表示部１０８に出力される。表示部１０８は例えば液晶モニターである。
【００４７】
ビデオ信号は、ビデオドライバ１０９を介してビデオ出力端子１１０に与えられる。ディジタルスチルカメラ１０１により撮像された画像は、ビデオ出力端子１１０を介して、例えばテレビジョン等の画像機器に出力することができる。これにより、撮像した画像を表示部１０８以外でも表示することができる。撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５は、マイクロコンピュータ１１１により制御される。
【００４８】
画像をキャプチャする場合、操作ボタン例えばシャッタボタン１１２を操作者が押す。これにより、マイクロコンピュータ１１１が、メモリコントローラ１１３を制御し、カメラ信号処理回路１０５から出力された信号がフレーム画像としてビデオメモリ１１４に書き込まれる。ビデオメモリ１１４に書き込まれたフレーム画像は、圧縮／伸張処理回路１１５により、所定の圧縮フォーマットに基づいて圧縮され、カードインタフェース１１６を介してカードスロット１０２に装着されているメモリカード６１に記録される。
【００４９】
記録した画像を再生する場合、メモリカード６１に記録されている画像を、カードインタフェース１１６を介して読み出し、圧縮／伸張処理回路１１５により伸張した後、ビデオメモリ１１４に書き込む。書き込まれた画像はビデオ信号処理回路１０６に入力され、画像をモニターする場合と同様に、表示部１０８や画像機器に映し出される。
【００５０】
なおこの構成では、回路基板１００上に、カードスロット１０２、撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５、ビデオ信号処理回路１０６、メモリコントローラ１１３、ビデオメモリ１１４、圧縮／伸張処理回路１１５、及びカードインタフェース１１６が実装される。
但しカードスロット１０２については、回路基板１００上に実装される必要はなく、コネクタケーブル等により回路基板１００に接続されるようにしてもよい。
【００５１】
回路基板１００上には更に、電源回路１１７が実装される。電源回路１１７は、外部電源、或いは電池からの電源の供給を受け、ディジタルスチルカメラの内部で使用する内部電源電圧を発生する。電源回路１１７として、ＤＣ−ＤＣコンバータを用いてもよい。内部電源電圧は、上述した各回路に供給される他、ストロボ１１８、表示部１０８にも供給される。
【００５２】
以上のようにこの実施の形態の電子カードは、ディジタルスチルカメラ等の携帯電子機器に用いることが可能である。更にこの電子カードは、携帯電子機器だけでなく、図１７Ａ−１７Ｊに示すような他の各種電子機器に適用することができる。即ち、図１７Ａに示すビデオカメラ、図１７Ｂに示すテレビジョン、図１７Ｃに示すオーディオ機器、図１７Ｄに示すゲーム機器、図１７Ｅに示す電子楽器、図１７Ｆに示す携帯電話、図１７Ｇに示すパーソナルコンピュータ、図１７Ｈに示すパーソナルディジタルアシスタント（ＰＤＡ）、図１７Ｉに示すヴォイスレコーダ、図１７Ｊに示すＰＣカード等に、上記電子カードを用いることができる。
【００５３】
この発明は上記実施の形態に限定されない。例えば上記実施の形態では、ＮＡＮＤ型フラッシュメモリを説明したが、ＮＯＲ型，ＤＩＮＯＲ型等の他の不揮発性半導体記憶装置、更にＤＲＡＭ等にも同様にこの発明を適用することができる。
【００５４】
【発明の効果】
以上述べたようにこの発明によれば、データ読み出しの高速化を図った半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるＮＡＮＤ型フラッシュメモリの機能ブロック構成を示す図である。
【図２】同実施の形態のバンク構成を示す図である。
【図３】同実施の形態のセルアレイの構成を示す図である。
【図４】同実施の形態のセンスアンプ回路のセンスユニット構成を示す図である。
【図５】同実施の形態のアドレス保持回路の構成を示す図である。
【図６】同実施の形態のデータしきい値分布を示す図である。
【図７】同実施の形態の書き込み動作を説明するための図である。
【図８】同実施の形態の読み出し動作フローを示す図である。
【図９】他の読み出し動作フローを示す図である。
【図１０】同実施の形態のバンクアドレス割り付けを示す図である。
【図１１】図８の動作フローによるデータ読み出し動作タイミング図である。
【図１２】図９の動作フローによるデータ読み出し動作タイミング図である。
【図１３】従来のＮＡＮＤ型フラッシュメモリのデータ読み出し動作タイミング図である。
【図１４】従来のＮＡＮＤ型フラッシュメモリの他のデータ読み出し動作タイミング図である。
【図１５】ディジタルスチルカメラに適用した実施の形態を示す図である。
【図１６】同ディジタルスチルカメラの内部構成を示す図である。
【図１７Ａ】ビデオカメラに適用した実施の形態を示す図である。
【図１７Ｂ】テレビジョンに適用した実施の形態を示す図である。
【図１７Ｃ】オーディオ機器に適用した実施の形態を示す図である。
【図１７Ｄ】ゲーム機器に適用した実施の形態を示す図である。
【図１７Ｅ】電子楽器に適用した実施の形態を示す図である。
【図１７Ｆ】携帯電話に適用した実施の形態を示す図である。
【図１７Ｇ】パーソナルコンピュータに適用した実施の形態を示す図である。
【図１７Ｈ】パーソナルディジタルアシスタント（ＰＤＡ）に適用した実施の形態を示す図である。
【図１７Ｉ】ヴォイスレコーダに適用した実施の形態を示す図である。
【図１７Ｊ】ＰＣカードに適用した実施の形態を示す図である。
【符号の説明】
１…セルアレイ、２…ロウデコーダ、３…センスアンプ回路、４…カラムデコーダ、５…Ｉ／Ｏバッファ、６…アドレス保持回路、７…コントローラ、８…ビジー信号発生回路、９…高電圧発生回路、５１…アドレス転送回路、５２…アドレスラッチ、５３…アドレス一致検出回路、ＰＢｉ（ｉ＝０〜３）…セルアレイブロック、ＮＵ…ＮＡＮＤセルユニット。
【図１】
2005025819.tif 000003
【図２】
2005025819.tif 000004
【図３】
2005025819.tif 000005
【図４】
2005025819.tif 000006
【図５】
2005025819.tif 000007
【図６】
2005025819.tif 000008
【図７】
2005025819.tif 000009
【図８】
2005025819.tif 000010
【図９】
2005025819.tif 000011
【図１０】
2005025819.tif 000012
【図１１】
2005025819.tif 000013
【図１２】
2005025819.tif 000014
【図１３】
2005025819.tif 000015
【図１４】
2005025819.tif 000016
【図１５】
2005025819.tif 000017
【図１６】
2005025819.tif 000018
【図１７Ａ】
2005025819.tif 000019
【図１７Ｂ】
2005025819.tif 000020
【図１７Ｃ】
2005025819.tif 000021
【図１７Ｄ】
2005025819.tif 000022
【図１７Ｅ】
2005025819.tif 000023
【図１７Ｆ】
2005025819.tif 000024
【図１７Ｇ】
2005025819.tif 000025
【図１７Ｈ】
2005025819.tif 000026
【図１７Ｉ】
2005025819.tif 000027
【図１７Ｊ】
2005025819.tif 000028