(57)【要約】【課題】チップサイズを低減できる半導体記憶装置及びそのデータ書き込み方法を提供すること。【解決手段】第１強磁性膜と、前記第１強磁性膜上に形成された絶縁膜と、前記絶縁膜上に形成された第２強磁性膜とを備える磁気抵抗素子２０を含む複数のメモリセルと、前記メモリセルに含まれる前記磁気抵抗素子２０と近接しつつ離隔して設けられた第１配線ＷＷＬと、書き込み動作時において、前記第１配線ＷＷＬに第１電流を供給して、前記磁気抵抗素子２０の周囲に磁場を形成する第１電流ドライバ回路１８、１９と、書き込み動作時及び読み出し動作時において、前記絶縁膜を介して前記第１、第２強磁性膜間に第２電流を供給する第２電流ドライバ回路１４、１７とを具備することを特徴としている。【選択図】    図１
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【特許請求の範囲】
【請求項１】
第１強磁性膜と、前記第１強磁性膜上に形成された絶縁膜と、前記絶縁膜上に形成された第２強磁性膜とを備える磁気抵抗素子を含む複数のメモリセルと、
前記メモリセルに含まれる前記磁気抵抗素子と近接しつつ離隔して設けられた第１配線と、
書き込み動作時において、前記第１配線に第１電流を供給して、前記磁気抵抗素子の周囲に磁場を形成する第１電流ドライバ回路と、
書き込み動作時及び読み出し動作時において、前記絶縁膜を介して前記第１、第２強磁性膜間に第２電流を供給する第２電流ドライバ回路とを具備することを特徴とする半導体記憶装置。
【請求項２】
前記第２電流の大きさは、前記第１電流の１／３以下である
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
書き込み動作の終了時において、前記第１電流ドライバ回路は、前記第２電流ドライバ回路が前記第２電流の供給を停止した後に、前記第１電流の供給を停止することを特徴とする請求項１または２記載の半導体記憶装置。
【請求項４】
前記第２電流ドライバ回路は、前記第２電流を供給する際、記録層として機能する前記第１、第２強磁性膜のいずれか一方を、固着層として機能するいずれか他方に対して高電位にすることを特徴とする請求項１乃至３いずれか１項記載の半導体記憶装置。
【請求項５】
前記メモリセルは、ゲートと、前記第１、第２強磁性膜のいずれか一方に接続された電流経路の一端と、第１電位ノードに接続された電流経路の他端とを備えるスイッチングトランジスタを更に備え、
前記第２電流ドライバ回路は、第１カレントソース及び電圧源を含み、前記書き込み動作時において、前記第１カレントソースが前記第１、第２強磁性膜のいずれか他方から前記第２電流を供給し、前記電圧源が前記スイッチングトランジスタのゲートに電圧を供給することにより、前記第２電流を前記第１、第２強磁性膜間に流すことを特徴とする請求項１乃至４いずれか１項記載の半導体記憶装置。
【請求項６】
前記メモリセルがマトリクス状に配置されたメモリセルアレイと、
同一行の前記メモリセルの前記磁気抵抗素子に近接して設けられた前記第１配線を共通接続する書き込みワード線と、
同一行の前記メモリセルの前記スイッチングトランジスタの前記ゲートを共通接続する選択用ワード線と、
同一列の前記メモリセルの前記第１、第２強磁性膜のいずれか他方を共通接続しするビット線と、
前記書き込みワード線及び選択用ワード線を選択するロウデコーダと、
前記ビット線を選択するカラムデコーダと
を更に備え、前記第１電流ドライバ回路は、前記ロウデコーダによって選択された前記書き込みワード線に前記第１電流を供給し、
前記第１カレントソースは、前記カラムデコーダによって選択された前記ビット線に前記第２電流を供給し、
前記第２電圧源は、前記ロウデコーダによって選択された前記選択用ワード線に前記電圧を供給することを特徴とする請求項５記載の半導体記憶装置。
【請求項７】
前記メモリセルがマトリクス状に配置されたメモリセルアレイと、
同一行の前記メモリセルの前記磁気抵抗素子に近接して設けられた前記第１配線を共通接続する書き込みワード線と、
同一行の前記メモリセルの前記第１、第２強磁性膜のいずれか一方を共通接続する選択用ワード線と、
同一列の前記メモリセルの前記第１、第２強磁性膜のいずれか他方を共通接続しするビット線と、
前記書き込みワード線及び選択用ワード線を選択するロウデコーダと、
前記ビット線を選択するカラムデコーダと
を更に備え、前記第１電流ドライバ回路は、前記ロウデコーダによって選択された前記書き込みワード線に前記第１電流を供給し、
前記第２電流ドライバ回路は、第１カレントソース及びカレントシンクを含み、前記第１カレントソースと前記カレントシンクのいずれか一方は、前記カラムデコーダによって選択された前記ビット線に接続され、いずれか他方は、前記ロウデコーダによって選択された前記選択用ワード線に接続されることを特徴とする請求項１乃至４いずれか１項記載の半導体記憶装置。
【請求項８】
前記メモリセルがマトリクス状に配置されたメモリセルアレイと、
同一列の前記メモリセルの前記磁気抵抗素子に近接して設けられた前記第１配線を共通接続する書き込みビット線と、
同一列の前記メモリセルの前記第１、第２強磁性膜のいずれか一方を共通接続する選択用ビット線と、
同一行の前記メモリセルの前記第１、第２強磁性膜のいずれか他方を共通接続しするワード線と、
前記ワード線を選択するロウデコーダと、
前記書き込みビット線及び前記選択用ビット線を選択するカラムデコーダと
を更に備え、前記第１電流ドライバ回路は、前記カラムデコーダによって選択された前記書き込みビット線に前記第１電流を供給し、
前記第２電流ドライバ回路は、第１カレントソース及びカレントシンクを含み、前記第１カレントソースと前記カレントシンクのいずれか一方は、前記ロウデコーダによって選択された前記ワード線に接続され、いずれか他方は、前記カラムデコーダによって選択された前記選択用ビット線に接続される
ことを特徴とする請求項１乃至４いずれか１項記載の半導体記憶装置。
【請求項９】
前記第１、第２強磁性膜のいずれか一方と、前記スイッチングトランジスタの前記電流経路の一端とを接続する第１引き出し配線及び第１コンタクトプラグと、
前記第１、第２強磁性膜のいずれか他方と、前記ビット線とを接続する第２引き出し配線及び第２コンタクトプラグと
を更に備え、前記第１、第２コンタクトプラグは、前記磁気抵抗素子の直下及び直上以外の領域に形成されることを特徴とする請求項６記載の半導体記憶装置。
【請求項１０】
前記第１、第２強磁性膜のいずれか一方と前記選択用ワード線とを接続する第１引き出し配線及び第１コンタクトプラグと、
前記第１、第２強磁性膜のいずれか他方と前記ビット線とを接続する第２引き出し配線及び第２コンタクトプラグと
を更に備え、前記第１、第２コンタクトプラグは、前記磁気抵抗素子の直下及び直上以外の領域に形成されることを特徴とする請求項７記載の半導体記憶装置。
【請求項１１】
前記第１、第２強磁性膜のいずれか一方と前記選択用ビット線とを接続する第１引き出し配線及び第１コンタクトプラグと、
前記第１、第２強磁性膜のいずれか他方と前記ワード線とを接続する第２引き出し配線及び第２コンタクトプラグと
を更に備え、前記第１、第２コンタクトプラグは、前記磁気抵抗素子の直下及び直上以外の領域に形成されることを特徴とする請求項８記載の半導体記憶装置。
【請求項１２】
前記第１、第２強磁性膜のいずれか一方に接するようにして形成された引き出し配線を更に備え、
前記第２電流ドライバ回路は、前記第２電流を供給する際、前記第１、第２強磁性膜のいずれか一方を、いずれか他方に対して高電位にすることを特徴とする請求項１乃至９いずれか１項記載の半導体記憶装置。
【請求項１３】
前記メモリセルは、半導体基板の表面内に互いに離隔して形成されたソース・ドレイン領域と、前記ソース・ドレイン領域間の前記半導体基板上に、ゲート絶縁膜を介在して形成されたゲート電極とを備え、前記半導体基板上に形成された第１層間絶縁膜に被覆される前記スイッチングトランジスタと、
前記第１層間絶縁膜上に形成された引き出し配線層と、
前記第１層間絶縁膜中に形成され、前記スイッチングトランジスタのドレイン領域と前記引き出し配線層とを接続する第１コンタクトプラグと、
前記引き出し配線層上に形成された前記磁気抵抗素子と、
前記第１層間絶縁膜中において、前記磁気抵抗素子の直下の領域に形成された前記第１配線と
を備え、前記第１配線は、前記第１層間絶縁膜中において、最下層に位置する金属配線層によって形成されることを特徴とする請求項６記載の半導体記憶装置。
【請求項１４】
前記第１層間絶縁膜中に形成され、同一行の前記メモリセルに含まれる前記スイッチングトランジスタのソース領域を共通接続する第２コンタクトプラグを更に備えることを特徴とする請求項１３記載の半導体記憶装置。
【請求項１５】
複数の前記メモリセルを被覆するようにして形成された第２層間絶縁膜と、
前記第２層間絶縁膜中において、隣接する前記メモリセルの磁気抵抗素子間に形成され、前記第２層間絶縁膜より熱伝導率の低い熱伝導防止領域とを更に備えることを特徴とする請求項１乃至１４いずれか１項記載の半導体記憶装置。
【請求項１６】
前記熱伝導防止領域は、前記第２層間絶縁膜中に設けられた空洞であることを特徴とする請求項１５記載の半導体記憶装置。
【請求項１７】
記録層として機能する前記第１、第２強磁性膜のいずれか一方を介在して前記絶縁膜と対向するようにして形成された応力印加層を更に備え、
前記記録層は、正の値の磁歪定数を有し、且つ熱膨張係数が前記応力印加層よりも小さいことを特徴とする請求項１乃至１６いずれか１項記載の半導体記憶装置。
【請求項１８】
記録層として機能する前記第１、第２強磁性膜のいずれか一方を介在して前記絶縁膜と対向するようにして形成された応力印加層を更に備え、
前記記録層は、負の値の磁歪定数を有し、且つ熱膨張率係数が前記応力印加層よりも大きいことを特徴とする請求項１乃至１６いずれか１項記載の半導体記憶装置。
【請求項１９】
前記磁歪定数の絶対値が、５×１０−６よりも大きいことを特徴とする請求項１７または１８記載の半導体記憶装置。
【請求項２０】
前記応力印加層は、前記記録層の一部として機能することを特徴とする請求項１７乃至１９いずれか１項記載の半導体記憶装置。
【請求項２１】
記録層として機能する前記第１、第２強磁性膜のいずれか一方は、前記絶縁膜との界面から膜厚方向に沿って低くなるように熱膨張係数が変化していることを特徴とする請求項１乃至１６いずれか１項記載の半導体記憶装置。
【請求項２２】
前記記録層は、Ｎｉ及びＦｅを含む合金であり、前記絶縁膜との界面から膜厚方向に沿って減少するようにＮｉ含有率が変化していることを特徴とする請求項２１記載の半導体記憶装置。
【請求項２３】
記録層として機能する前記第１、第２強磁性膜のいずれか一方を介在して前記絶縁膜と対向するようにして形成されたピエゾ効果膜を更に備えることを特徴とする請求項１乃至１６いずれか１項記載の半導体記憶装置。
【請求項２４】
前記第１カレントソースは、前記メモリセルアレイを介在して前記ビット線に沿った方向に対向するように配置された第２、第３カレントソースを含み、
前記第２カレントソースは、偶数列の前記ビット線に前記第２電流を供給し、前記第３カレントソースは、奇数列の前記ビット線に前記第２電流を供給することを特徴とする請求項６記載の半導体記憶装置。
【請求項２５】
前記第１カレントソースは、前記メモリセルアレイを介在して前記ビット線に沿った方向に対向するように配置された第２、第３カレントソースを含み、
前記第２カレントソースは、偶数列の前記ビット線と偶数行の前記選択用ワード線とのいずれか一方に接続され、
前記第３カレントソースは、前記第２カレントソースが前記偶数列の前記ビット線に接続される場合には奇数列の前記ビット線に接続され、前記第２カレントソースが前記偶数行の前記選択用ワード線に接続される場合には奇数行の前記選択用ワード線に接続されることを特徴とする請求項７記載の半導体記憶装置。
【請求項２６】
前記第１カレントソースは、前記メモリセルアレイを介在して前記ビット線に沿った方向に対向するように配置された第２、第３カレントソースを含み、
前記第２カレントソースは、偶数行の前記ワード線と偶数列の前記選択用ビット線とのいずれか一方に接続され、
前記第３カレントソースは、前記第２カレントソースが前記偶数行の前記ワード線に接続される場合には奇数行の前記ワード線に接続され、前記第２カレントソースが前記偶数列の前記選択用ビット線に接続される場合には奇数列の前記選択用ビット線に接続されることを特徴とする請求項８記載の半導体記憶装置。
【請求項２７】
第１強磁性膜と、前記第１強磁性膜上に形成された絶縁膜と、前記絶縁膜上に形成された第２強磁性膜とを備える磁気抵抗素子を含むメモリセルがマトリクス状に配置された半導体記憶装置のデータ書き込み方法であって、
第１選択メモリセルに含まれる前記磁気抵抗素子の前記第１、第２強磁性膜間に、前記絶縁膜を介して第１電流を流すステップと、
前記第１選択メモリセルの前記磁気抵抗素子に前記第１電流を流した状態で、前記磁気抵抗素子の近傍に配置された配線に第２電流を流すことにより、前記磁気抵抗素子に磁場を印加するステップと、
前記第１電流の供給を停止するステップと、
前記第１電流の供給を停止した後に、前記第２電流の供給を停止するステップとを具備することを特徴とする半導体記憶装置のデータ書き込み方法。
【請求項２８】
前記第１電流を流すステップにおいて、前記第１電流は、同一行に配置され、第１のデータを書き込むべき複数の前記第１選択メモリセルに含まれる前記磁気抵抗素子に供給され、
前記磁気抵抗素子に磁場を印加するステップにおいて、前記第２電流は、前記配線の一端から他端に向かって流れるように供給され、
前記第２電流の供給を停止するステップの後、前記第１選択メモリセルと同一行に配置され、第２のデータを書き込むべき複数の第２選択メモリセルに含まれる前記磁気抵抗素子の前記第１、第２強磁性膜間に、前記絶縁膜を介して第３電流を流すステップと、
前記第２選択メモリセルの前記磁気抵抗素子に前記第３電流を流した状態で、前記磁気抵抗素子の近傍に配置された前記配線に、該配線の前記他端から前記一端に向かって第４電流を流すことにより、前記磁気抵抗素子に磁場を印加するステップと、
前記第３電流の供給を停止するステップと、
前記第３電流の供給を停止した後に、前記第４電流の供給を停止するステップとを更に備えることを特徴とする請求項２７記載の半導体記憶装置のデータ書き込み方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置及びそのデータ書き込み方法に関する。例えば、磁気ランダムアクセスメモリ（ＭＲＡＭ：Ｍａｇｎｅｔｏ  ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の書き込み動作に関するものである。
【０００２】
【従来の技術】
ＭＲＡＭは、情報の記録担体として強磁性体の磁化方向を利用した、記録情報を随時、書き換え、保持、読み出すことができる固体メモリの総称である。
【０００３】
ＭＲＡＭのメモリセルは、通常複数の強磁性体を積層した構造を有する。情報の記録は、メモリセルを構成する複数の強磁性体の磁化の相対配置が、平行か、反平行であるかを２進の情報“１”、“０”に対応させて行う。記録情報の書き込みは、各メモリセルの強磁性体の磁化方向を、電流磁界によって反転させることによって行われる。
【０００４】
ＭＲＡＭは、完全な不揮発性であり、また１０１５回以上の書き換えが可能である。更に、非破壊読み出しが可能であり、リフレッシュ動作を必要としない。
従って、読み出しサイクルを短くすることが可能である。また、電荷蓄積型のメモリセルに比べ、放射線に対する耐性が強い。このように、ＭＲＡＭは従来の誘電体を用いた半導体メモリとその機能を比較すると、多くの利点を有している。
ＭＲＡＭの単位面積あたりの集積度、書き込み、読みだし時間は、おおむねＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）と同程度となりうることが予想される。
従って不揮発性という大きな特色を生かし、携帯機器用の外部記録装置、ＬＳＩ混載用途、さらにはパーソナルコンピューターの主記憶メモリへの応用が期待されている。
【０００５】
現在実用化の検討が進められているＭＲＡＭでは、メモリセルに強磁性トンネル接合（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｎｃｔｉｏｎ  ：  以下ＭＴＪと略記）を用いている（例えば、非特許文献１参照）。ＭＴＪは、主として強磁性層／絶縁層／強磁性層からなる三層膜で構成され、電流は絶縁層をトンネルして流れる。接合の抵抗値は、両強磁性金属層の磁化の相対角の余弦に比例して変化する。そして、接合の抵抗値は、両強磁性層の磁化の向き反平行の場合に極大値をとる。これがトンネル磁気抵抗効果である。ＭＴＪの構造としては、両方の強磁性体の保持力の差を利用してデータを保持するタイプがある。更には、磁界感度改善あるいは書き込み電流低減を目的として、一方の強磁性体に隣接して反強磁性体を配置し、磁化方向を固着させたいわゆるスピンバルブ構造のタイプ（例えば非特許文献２参照）が知られている。
【０００６】
上記従来のＭＲＡＭでは、直交する２本の配線の交点にＭＴＪ素子が配置される。そして、２本の配線に１ｍＡ程度の電流を流し、それぞれの配線から生じる磁場の合成磁場によって、ＭＴＪ素子にデータを書き込む。
【０００７】
また、ＦｅＭｎを記録層の材料に用いたＧＭＲ素子においては、記録層の温度を上げつつ、直交する２本の配線に電流を流して、ＧＭＲ素子にデータを書き込む方法も開示されている（例えば非特許文献３参照）。本方法では、センス線に５ｍＡ程度の電流を流すことで、記録層の温度はＮｅｅｌ温度以上に上昇される。すると、反強磁性材料であるＦｅＭｎは、反強磁性から強磁性を有するように転移する。その状態で、ワード線に２００ｍＡ程度の電流を流す。その結果、センス線とワード線とから生じる磁場によって、記録層のスピンの向きが反転され、ＧＭＲ素子にデータが書き込まれる。
【０００８】
【非特許文献１】
“ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ  ２０００  Ｄｉｇｅｓｔ
Ｐａｐａｒ”，  ＴＡ７．２
【０００９】
【非特許文献２】
“Ｊａｐａｎｅｓｅ  Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ”，  １９９７年，  ３６号，  ｐ．２００
【００１０】
【非特許文献３】
“Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ”，  ２０００年，８７号，ｐ．６４０３
【００１１】
【発明が解決しようとする課題】
上記のように、ＭＲＡＭは次世代のメモリデバイスとして活発な研究が為されている。しかし、上記従来のＭＲＡＭであると、チップサイズが大きくなるという問題点があった。
【００１２】
まず、直交する２本の配線に電流を流すために、２本の配線の両端に電流ドライバ回路が必要である。このため、電流ドライバ回路のチップに占める面積が増大し、チップサイズが大きくなる。
【００１３】
また、書き込み時において、選択メモリセルに隣接する半選択状態のメモリセルは、外部からの僅かな擾乱によってデータを失う可能性がある。これを防ぐためには、従来は記録層の膜厚を大きくする等の対策を施して、擾乱に対する耐性を向上させる必要があった。しかし、このような対策は反転磁界の増大を招く原因ともなり、書き込み電流が増大する傾向があった。そのため、電流ドライバ回路のサイズを大きくする必要が生じ、チップサイズが大きくなるという問題があった。
【００１４】
この発明は、上記事情に鑑みてなされたもので、その目的は、チップサイズを低減できる半導体記憶装置及びそのデータ書き込み方法を提供することにある。
【００１５】
【課題を解決するための手段】
この発明の一態様に係る半導体記憶装置は、第１強磁性膜と、前記第１強磁性膜上に形成された絶縁膜と、前記絶縁膜上に形成された第２強磁性膜とを備える磁気抵抗素子を含む複数のメモリセルと、前記メモリセルに含まれる前記磁気抵抗素子と近接しつつ離隔して設けられた第１配線と、書き込み動作時において、前記第１配線に第１電流を供給して、前記磁気抵抗素子の周囲に磁場を形成する第１電流ドライバ回路と、前記絶縁膜を介して前記第１、第２強磁性膜間に第２電流を供給する第２電流ドライバ回路とを具備することを特徴としている。
【００１６】
この発明の一態様に係る半導体記憶装置のデータ書き込み方法は、第１強磁性膜と、前記第１強磁性膜上に形成された絶縁膜と、前記絶縁膜上に形成された第２強磁性膜とを備える磁気抵抗素子を含むメモリセルがマトリクス状に配置された半導体記憶装置のデータ書き込み方法であって、第１選択メモリセルに含まれる前記磁気抵抗素子の前記第１、第２強磁性膜間に、前記絶縁膜を介して第１電流を流すステップと、前記第１電流を前記第１選択メモリセルの前記磁気抵抗素子に流した状態で、前記磁気抵抗素子の近傍に配置された配線に第２電流を流すことにより、前記磁気抵抗素子に磁場を印加するステップと、前記第１電流の供給を停止するステップと、前記第１電流の供給を停止した後に、前記第２電流の供給を停止するステップとを具備することを特徴としている。
【００１７】
上記のような構成及び方法によれば、磁気抵抗素子に電流を流した状態で、磁気抵抗素子の周囲に磁場を発生させて、データの書き込みを行っている。磁気抵抗素子に電流を流すことで、磁気抵抗素子の書き込み閾値を低減することが出来るので、書き込みに必要な電流を削減できる。従って、電流ドライバ回路のサイズを縮小化でき、チップサイズを削減できる。また、選択メモリセルのみが、その書き込み閾値を低下されるので、誤書き込みの発生を抑制でき、書き込み動作信頼性を向上できる。
【００１８】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１９】
この発明の第１の実施形態に係る半導体記憶装置について図１を用いて説明する。図１は本実施形態に係るＭＲＡＭのブロック図である。
【００２０】
図示するように、ＭＲＡＭ１０は、メモリセルアレイ１１、カラムデコーダ１２、センスアンプ１３、ビット線ドライバ１４、ロウデコーダ１５、１６、選択用ワード線ドライバ１７、及び書き込みワード線ドライバ１８、１９を備えている。
【００２１】
メモリセルアレイ１１は、マトリクス状に配置された複数個（（ｍ＋１）×（ｎ＋１）個、但しｍ、ｎは自然数であり、図１では（３×３）個のみ示す）のメモリセルＭＣを有している。メモリセルＭＣの各々は、磁気抵抗素子２０及びスイッチングトランジスタ２１を含んでいる。磁気抵抗素子２０は、例えばＭＴＪ素子である。磁気抵抗素子２０の一端は、ビット線ＢＬ０〜ＢＬｎのいずれかに接続され、他端はスイッチングトランジスタ２１の電流経路の一端に接続されている。スイッチングトランジスタ２１のゲートは選択用ワード線ＳＷＬ０〜ＳＷＬｍのいずれかに接続され、電流経路の他端は接地電位に接続されている。そして、磁気抵抗素子２０に近接して、書き込みワード線ＷＷＬ０〜ＷＷＬｍのいずれかが設けられている。同一行に配置されたメモリセルのスイッチングトランジスタ２１のゲートは、選択用ワード線ＳＷＬ０〜ＳＷＬｍのいずれかに共通接続されている。また、同一行に配置されたメモリセルの磁気抵抗素子２０の近傍に、書き込みワード線ＷＷＬ０〜ＷＷＬｍのいずれかが配線されている。更に同一列に配置されたメモリセルの磁気抵抗素子２０の一端は、ビット線ＢＬ０〜ＢＬｎのいずれかに共通接続されている。なお、書き込みワード線ＷＷＬ０〜ＷＷＬｍとビット線ＢＬ０〜ＢＬｎとは、互いに直交するように配置されている。
【００２２】
カラムデコーダ１２は、カラムアドレス信号をデコードして、カラムアドレスデコード信号を得る。
【００２３】
ビット線ドライバ１４は、書き込み時及び読み出し時において、カラムアドレスデコード信号に基づいて、ビット線ＢＬ０〜ＢＬｎのいずれかを選択する。そして、選択したビット線に電流を供給する。
【００２４】
ロウデコーダ１５、１６は、ロウアドレス信号をデコードして、ロウアドレスデコード信号を得る。
【００２５】
選択用ワード線ドライバ１７は電圧源を含み、書き込み時及び読み出し時において、ロウアドレスデコード信号に基づいて、選択用ワード線ＳＷＬ０〜ＳＷＬｍのいずれかを選択する。そして、選択した選択用ワード線に電圧を供給する。
【００２６】
書き込みワード線ドライバ１８、１９は、書き込み時において、ロウアドレスデコード信号に基づいて、書き込みワード線ＷＷＬ０〜ＷＷＬｍのいずれかを選択する。そして、書き込みワード線ドライバ１８、１９のいずれか一方がカレントソースとして機能し、選択した書き込みワード線に電流を供給する。この際、他方はカレントシンクとして機能する。書き込みワード線ドライバ１８、１９のいずれが電流を供給するかによって、メモリセルへの書き込みデータを制御できる。
【００２７】
センスアンプ１３は、ロウデコーダ１５、１６及びカラムデコーダ１２によって選択されたメモリセルから読み出したデータを増幅する。
【００２８】
次に、メモリセルアレイ１１の平面パターンについて、図２を用いて説明する。図２はメモリセルアレイ１１の平面図であり、簡単化の為に、スイッチングトランジスタの図示を省略している。なお、図中に示す方向を、それぞれ困難軸方向及び容易軸方向と定義づけることとする。
【００２９】
図示するように、困難軸方向に沿って（１＋ｎ）本のビット線ＢＬ０〜ＢＬｎが、容易軸方向に沿ったストライプ形状に形成されている（図２ではビット線ＢＬ０〜ＢＬ２のみ示す）。また、困難軸方向に直交する容易軸方向に沿って（１＋ｍ）本の書き込みワード線ＷＷＬ０〜ＷＷＬｍが困難軸方向に沿ったストライプ形状に形成されている（図２では書き込みワード線ＷＷＬ０〜ＷＷＬ２のみ示す）。そして、ビット線ＢＬ０〜ＢＬｎと書き込みワード線ＷＷＬ０〜ＷＷＬｍとの交点部分に磁気抵抗素子２０が配置されている。ビット線ＢＬ０〜ＢＬｎは磁気抵抗素子２０の一端と接続されている。他方、書き込みワード線ＷＷＬ０〜ＷＷＬｍは磁気抵抗素子２０と電気的に分離されつつ、近接配置されている。また、書き込みワード線ＷＷＬ０〜ＷＷＬｍの直下には、容易軸方向に沿って、選択用ワード線ＳＷＬ０〜ＳＷＬｍが、困難軸方向に沿ったストライプ形状に形成されている。この選択用ワード線ＳＷＬ０〜ＳＷＬｍは、スイッチングトランジスタ２１のゲート電極として機能するものである。磁気抵抗素子２０の他端は、引き出し配線２２及びコンタクトプラグ２３を介して、スイッチングトランジスタ２１のドレインに電気的に接続されている。そして、隣接する選択用ワード線ＳＷＬ０〜ＳＷＬｍ間には、同一列のスイッチングトランジスタ２１のソースを共通接続するようにして、ソース線２４が困難軸方向に沿って設けられている。
【００３０】
磁気抵抗素子２０は、長手方向が容易軸方向に沿い、短手方向が困難軸方向に沿った略長方形の形状を有している。そして、磁気抵抗素子２０の他端は、スイッチングトランジスタ２１に接続される。なお、図２において磁気抵抗素子２０は長方形の形状を有しているが、長軸が容易軸方向に沿い、短軸が困難軸方向に沿った楕円形状を有していても良い。
【００３１】
次に、メモリセルアレイ１１の断面構造について、図３を用いて説明する。図３は図２におけるＸ１−Ｘ１’線に沿った断面図である。
【００３２】
図示するように、半導体基板２５中には素子分離領域ＳＴＩが形成されており、素子分離領域ＳＴＩによって周囲を取り囲まれた素子領域ＡＡ内に、スイッチングトランジスタ２１が形成されている。スイッチングトランジスタ２１は、半導体基板２５の表面内に形成された不純物拡散層２６、図示せぬゲート絶縁膜、及びゲート電極２７を備えている。前述のようにゲート電極２７は選択用ワード線ＳＷＬ０〜ＳＷＬｍのいずれかとして機能するものであり、困難軸方向（紙面に対して垂直方向）に沿ってストライプ状に形成されている。
【００３３】
不純物拡散層２６上にはシリサイド膜２８が形成されており、また半導体基板２５上には層間絶縁膜２９が形成されている。ソース領域２６上のシリサイド膜２８はソース線として機能するものであり、前述の通り、困難軸方向（紙面に対して垂直方向）に沿ったストライプ状に形成されている。層間絶縁膜２９は、スイッチングトランジスタ２１を被覆しており、また層間絶縁膜２９内には、コンタクトプラグ３０が形成されている。コンタクトプラグ３０は、スイッチングトランジスタ２１の不純物拡散層２６の一方（ドレイン領域）に接続されている。
【００３４】
層間絶縁膜２９上には、コンタクトプラグ３０に接続された金属配線層３１、金属配線層３１と電気的に分離された金属配線層３２が形成されている。金属配線層３２は書き込みワード線ＷＷＬ０〜ＷＷＬｍのいずれかとして機能するものであり、困難軸方向に沿ってストライプ状に形成されている。また、金属配線層３２は、スイッチングトランジスタ２１のゲート電極２７と、ほぼ重なるようにして形成されている。更に、層間絶縁膜３３が層間絶縁膜２９上に形成されている。層間絶縁膜３３は金属配線層３１、３２を被覆しており、また層間絶縁膜３３内にはコンタクトプラグ３４が形成されている。コンタクトプラグ３４は、金属配線層３１と接続されている。
【００３５】
層間絶縁膜３３上には、コンタクトプラグ３４に接続された金属配線層２２が形成されている。この金属配線層２２は、磁気抵抗素子２０の引き出し配線２２として機能するものである。そして、引き出し配線２２上には磁気抵抗素子２０が形成されている。磁気抵抗素子２０は、層間絶縁膜３３及び引き出し配線２２を挟んで金属配線層３２と重なるようにして形成されている。磁気抵抗素子２０は、絶縁膜を磁性体膜で挟み込んだ構造を有する例えばＭＴＪ素子である。すなわち、引き出し配線２２上に強磁性層３５が形成され、強磁性層３５上に絶縁膜（トンネルバリア膜）３６が形成され、強磁性層３７が絶縁膜３６上に形成されている。これらの強磁性層３５、３７、及び絶縁膜３６を含んでＭＴＪ素子が形成されている。強磁性層３５、３７のいずれか一方（固着層３５）のスピンの向きは、予め所定の方向に向くよう設定されている。その上で、強磁性層３５、３７のいずれか他方（記録層３７）のスピンの向きを一方に対して平行、または反平行として２つの状態を作り出すことにより、“０”データ、または“１”データが書き込まれる。更に、層間絶縁膜３８が層間絶縁膜３３上に形成されている。層間絶縁膜３８は引き出し配線２２及び磁気抵抗素子２０の周辺を被覆している。また層間絶縁膜３８上には、強磁性層３７に接続されるようにして金属配線層３９が形成されている。金属配線層３９はビット線ＢＬ０〜ＢＬｎのいずれかとして機能するものであり、容易軸方向（紙面内の左右方向）に沿ってストライプ状に形成されている。
【００３６】
次に上記構成のＭＲＡＭの動作について、図１、図４を用いて説明する。まず、書き込み動作について、ビット線ＢＬ１と選択用ワード線ＳＷＬ１（書き込みワード線ＷＷＬ１）との交点に配置されたメモリセルＭＣ１１にデータを書き込む場合を例に挙げて説明する。図４は、本実施形態に係るＭＲＡＭにおける書き込み動作のフローチャートである。
【００３７】
まず、選択用ワード線ドライバ１７が、ロウアドレスデコード信号に基づいて選択用ワード線ＳＷＬ１を選択する。そして、選択用ワード線ドライバ１７は、選択用ワード線ＳＷＬ１に電圧を供給する。これにより、メモリセルＭＣ１０、ＭＣ１１、ＭＣ１２、…、ＭＣ１ｎのスイッチングトランジスタ２１がオン状態とされる（ステップＳ１）。
【００３８】
次に、ビット線ドライバ１４がカラムアドレスデコード信号に基づいてビット線ＢＬ１を選択する。そして、ビット線ドライバ１４が、ビット線ＢＬ１に１００μＡ程度の電流Ｉｓｅｌｅｃｔを供給する（ステップＳ２）。この様子を示しているのが図５である。図５はメモリセルアレイ１１の一部領域の回路図である。
【００３９】
図示するように、選択用ワード線ＳＷＬ１が選択された状態で、ビット線ＢＬ１に電流Ｉｓｅｌｅｃｔが供給されている。なお、ビット線ＢＬ０〜ＢＬｎの一端はビット線ドライバ１４に接続されているが、他端は、メモリセルＭＣｍ０〜ＭＣｍｎの磁気抵抗素子２０に接続されているか、若しくはフローティングの状態とされている。従って、電流Ｉｓｅｌｅｃｔは、メモリセルＭＣ１１の磁気抵抗素子２０及びスイッチングトランジスタ２１の電流経路を通って接地電位に流れ込む。
【００４０】
すると、メモリセルＭＣ１１の磁気抵抗素子２０では、絶縁膜を介して強磁性層間で電流が流れるため、ジュール熱が発生する。その結果、磁気抵抗素子２０は高温状態となり、その書き込み磁界（電流）閾値が低下する（ステップＳ３）。
【００４１】
次に、書き込みワード線ドライバ１８、１９が、ロウアドレスデコード信号に基づいて書き込みワード線ＷＷＬ１を選択する。そして、書き込みワード線ドライバ１８が書き込みワード線ＷＷＬ１に５００μＡ程度の電流Ｉｗｒｉｔｅを供給する（ステップＳ４）。電流Ｉｗｒｉｔｅは、書き込みワード線ＷＷＬ１を通って書き込みワード線ドライバ１９に流れ込む。この際、書き込みワード線ドライバ１８はカレントソース、書き込みワード線ドライバ１９はカレントシンクとして機能する。この様子を示しているのが図６である。図６はメモリセルアレイ１１の一部領域の回路図である。
【００４２】
図示するように、メモリセルＭＣ１１の磁気抵抗素子２０に電流Ｉｓｅｌｅｃｔを流した状態で、書き込みワード線ＷＷＬ１に電流Ｉｗｒｉｔｅを流す。すると、書き込みワード線ＷＷＬ１の周囲に磁場が形成され、この磁場の影響によってメモリセルＭＣ１１の磁気抵抗素子２０にデータが書き込まれる（ステップＳ５）。本例では、書き込みワード線ドライバ１８から書き込みワード線ドライバ１９に向かって電流Ｉｗｒｉｔｅを流す場合を例に挙げて説明した。しかし、勿論、書き込みワード線ドライバ１９から書き込みワード線ドライバ１８に向かって電流Ｉｗｒｉｔｅを流しても良い。すなわち、電流Ｉｗｒｉｔｅの向きは、書き込みデータに依存する。
【００４３】
その後は、選択用ワード線ＳＷＬ１を非選択として、メモリセルＭＣ１１のスイッチングトランジスタ２１をオフ状態とする。そして、ビット線ＢＬ１を非選択として、電流Ｉｓｅｌｅｃｔの供給を停止する（ステップＳ６）。
【００４４】
電流Ｉｓｅｌｅｃｔの供給が停止されることで、メモリセルＭＣ１１の磁気抵抗素子２０は高温状態から冷まされる。高温状態から冷めると、磁気抵抗素子２０の書き込み磁界閾値は元に戻る（ステップＳ７）。なお、磁気抵抗素子２０の熱は、主にビット線ＢＬ１を通じて放熱される。
【００４５】
そして、書き込みワード線ＷＷＬ１を非選択として、電流Ｉｗｒｉｔｅの供給を停止する（ステップＳ８）。
以上のようにして、データの書き込みが行われる。
【００４６】
次に、読み出し動作について、メモリセルＭＣ１１からデータを読み出す場合を例に挙げて説明する。データの読み出し方法は従来とほぼ同様であるので、ここでは簡単に説明する。図７は、データの読み出し時におけるメモリセルアレイ１１の一部領域の回路図である。
【００４７】
図示するように、選択用ワード線ドライバ１７が、選択用ワード線ＳＷＬ１を選択する。これにより、メモリセルＭＣ１０、ＭＣ１１、ＭＣ１２、…、ＭＣ１ｎのスイッチングトランジスタ２１がオン状態とされる。また、ビット線ドライバ１４がビット線ＢＬ１を選択する。これにより、ビット線ＢＬ１に電流Ｉｒｅａｄが供給される。そして、センスアンプ１３が、ビット線ＢＬ１の電位変化を増幅し、読み出し電圧として出力する。
【００４８】
上記本実施形態に係るＭＲＡＭであると、以下に示す効果が得られる。
（１）チップサイズを縮小出来る。この点につき以下詳細に説明する。
【００４９】
本効果は磁気抵抗素子２０への書き込み閾値を低減出来ることにより得られる効果である。従来のＭＲＡＭであると、データの書き込みは、直交する２本の配線に電流を供給して、それらの電流によって発生する合成磁界によって行っていた。図８は磁気抵抗素子の書き込み閾値を示すグラフ（アステロイド曲線）である。横軸は容易軸方向磁界Ｈｘ、縦軸は困難軸方向磁界Ｈｙである。なお、発生磁界は電流に依存する。従って、容易軸方向磁界Ｈｘ及び困難軸方向磁界Ｈｙを、それぞれ従来のＭＲＡＭにおけるビット線及びワード線に流す電流に置き換えても良い。書き込み閾値Ｈｓは、下記の所謂Ｓｔｏｎｅｒ−Ｗｏｌｆａｒｔｈの関係式から導き出せる。
Ｈｘ（２／３）＋Ｈｙ（２／３）＝Ｈｓ（２／３）
そして、Ｈｘ（２／３）＋Ｈｙ（２／３）＞Ｈｓ（２／３）が満たされた場合に、磁気抵抗素子のスピンの向きが変化し、データが書き込まれる。すなわち、図８中に示す領域のそれぞれが、書き込み領域、非書き込み領域となる。
【００５０】
図示するように、従来では、ビット線に１ｍＡ程度の電流Ｉｂｌを流し、書き込みワード線に１ｍＡ程度のＩｗｌを流す。そしてこの２つの電流Ｉｂｌ、Ｉｗｌによって形成される合成磁界によってデータを書き込んでいる。従って、データの書き込みには約１ｍＡ×２＝約２ｍＡの電流が必要である。
【００５１】
これに対して本実施例に係る方法であると、磁気抵抗素子２０に１００μＡ程度のトンネル電流を流した状態で、書き込みワード線に５００μＡ程度の電流Ｉｗｒｉｔｅを流すことによって、データの書き込みを行っている。すなわち、データの書き込みに必要な総電流量は、従来方法の１／３以下の約６００μＡである。従って、ドライバ回路のサイズを小さくすることが出来る。この点につき、以下詳細に説明する。
【００５２】
トンネル電流Ｉｓｅｌｅｃｔが流される磁気抵抗素子ではジュール熱が発生し、高温状態となる。より具体的には、磁気抵抗素子の望ましい抵抗値は１０ｋΩ程度であり、トンネル電流Ｉｓｅｌｅｃｔとして１００μＡを流したとすると、約０．１ｍＷのジュール熱を発生させることができる。すると、その発熱によって当該磁気抵抗素子のアステロイド曲線は図９に示すように縮小する。すなわち、書き込み磁界閾値が低下する。図９は、トンネル電流Ｉｓｅｌｅｃｔ供給後のアステロイド曲線を示しており、図中の点線はトンネル電流供給前のアステロイド曲線である。その結果、図８、図９を対比することで明らかなように、５００μＡの電流Ｉｗｒｉｔｅで発生する容易軸方向磁界Ｈｘは、トンネル電流Ｉｓｅｌｅｃｔ供給前では書き込み閾値以下であったのに対し、トンネル電流Ｉｓｅｌｅｃｔ供給後では書き込み閾値以上である。これは、発熱によりアステロイド曲線が縮小したためであり、その結果、容易軸方向磁界Ｈｘのみによって書き込みが可能となる。更に、書き込みに必要な容易軸方向磁界Ｈｘの値も、従来に比べて小さくなる。
【００５３】
すると、書き込みに必要な電流量が低減されるのであるから、ビット線ドライバ１４及び書き込みワード線ドライバ１８、１９を構成するトランジスタのサイズを小さくできる。より具体的には、必要な電流量が約１／３になるから、トランジスタのゲート幅も１／３で足りる。また、容易軸方向磁界Ｈｘによってのみ書き込みが可能であり、困難軸方向磁界Ｈｙを発生させる必要がないため、ビット線の他端はフローティングでも良い。すなわち、従来は必須であったビット線カレントシンクが不要となる。従って、ドライバ回路を小さくでき、ドライバ回路が半導体記憶装置内に占める占有面積を大幅に縮小出来る。その結果、チップ面積が小さく安価なＭＲＡＭが提供できる。
【００５４】
（２）書き込み信頼性を向上できる。この点につき以下詳細に説明する。
本実施形態に係るＭＲＡＭでは、選択メモリセルの磁気抵抗素子のみにトンネル電流Ｉｓｅｌｅｃｔが供給される。すなわち、選択メモリセルの磁気抵抗素子のみの書き込み磁界閾値が低下する。その他の磁気抵抗素子の書き込み閾値は変化しない。すなわち、図１において、例えばメモリセルＭＣ１１にデータを書き込む場合には、メモリセルＭＣ１１の磁気抵抗素子のみが、図９に示すアステロイド曲線を有し、その他の全てのメモリセルの磁気抵抗素子は、図８に示すアステロイド曲線を有する。すると、書き込みの際は書き込みワード線ＷＷＬ１に電流Ｉｗｒｉｔｅが供給されるから、メモリセルＭＣ１１と同一行のメモリセルも、書き込みワード線ＷＷＬ１によって生成される容易軸方向磁界Ｈｘを受ける。しかし、アステロイド曲線が縮小したメモリセルＭＣ１１にデータを書き込むために流す電流Ｉｗｒｉｔｅで発生する磁界は、選択メモリセルＭＣ１１以外のメモリセルの書き込み磁界閾値よりも十分に小さいため、誤書き込みが発生する虞が殆ど無い。すなわち、書き込み時のメモリセルの選択性が大幅に向上され、誤書き込みに対する動作マージンを大幅に向上できる。
【００５５】
（３）低温時の動作信頼性を向上できる。
磁気抵抗素子の書き込み閾値は、高温になると低下するが、逆に低温になると上昇するという特徴を有している。従って、低温下では、書き込み電流が十分でなく、書き込み不良が発生する場合がある。そこで従来、ＭＲＡＭを搭載したシステムを低温下で使用する場合には、低温時に必要な書き込み電流値に合わせてドライバ回路を設計する必要があった。この場合には、同時にチップ面積が増大するという問題もあった。
【００５６】
しかし本実施形態に係るＭＲＡＭによれば、上記問題を解決することが出来る。すなわち、本実施形態に係るデータの書き込み方法であると、選択メモリセルの磁気抵抗素子は、トンネル電流によって強制的に高温状態とされる。従って、低温下であっても誤動作が生じ難く、信頼性の高い書き込み動作が可能となる。
またその結果、システムにおいて温度に対する対策等が不要となり、システムを簡略化することが出来る。
【００５７】
（４）層間膜の低誘電率化と磁気抵抗素子の高温化を両立出来る。
近年のシステムＬＳＩに用いられる層間絶縁膜には、高速動作のために低誘電率材料が用いられつつある。そして低誘電率化の要求は、上層の配線層を覆う層間絶縁膜に対して厳しい。他方、本実施形態に係るＭＲＡＭであると、書き込みの際、磁気抵抗素子は瞬間的に高温状態とされる。従って、磁気抵抗素子の周辺の層間絶縁膜には、高温に対して耐性の有る材料を用いることが望ましい。しかしながら、低誘電率材料は必ずしも熱的に安定ではなく、例えば高温下で脱ガスを生じたり、構造が変化したりするものが多い。
【００５８】
しかし、本実施形態に係る構造であると、図３に示すように、ゲート電極２７の直上の配線層を用いて書き込みワード線３２を形成し、書き込みワード線３２の直上の配線層を用いて磁気抵抗素子２０を形成している。すなわち、磁気抵抗素子２０を可能な限り低い位置に形成している。従って、上層の層間絶縁膜には熱的に安定な材料は必要とされず、低誘電率材料を用いることが出来る。そして下層の層間絶縁膜では、低誘電率化の要求はそれ程厳しくないので、誘電率が比較的高くとも熱的に安定な材料を用いることが出来る。その結果、高温下における層間絶縁膜の信頼性劣化防止と、ＬＳＩの高速動作とを両立できる。
【００５９】
（５）磁気抵抗素子を効率よく高温化出来る。
本実施形態に係るＭＲＡＭであると、スイッチングトランジスタ２１は隣接するもの同士でソース領域２６を共有している。そして、ソース領域２６表面はシリサイド化されている。そしてシリサイド膜２８は、同一列のスイッチングトランジスタ２１、２１、…のソース領域を共通に接続している。シリサイド膜２８は、例えばコバルトシリサイドである。この場合、そのシート抵抗は約１０Ω程度である。例えば２５６ｋビットクラスのメモリセルアレイの場合、シリサイド膜２８によってソース領域を電源（例えばＧＮＤ）に接続するとすれば、その抵抗値は約１ｋΩ程度である。この値は磁気抵抗素子のトンネル抵抗値１０ｋΩの１／１０であり、トンネル抵抗値に比べて十分に小さい。従って、電流Ｉｗｒｉｔｅによって発生する熱の殆どは磁気抵抗素子において発生するため、磁気抵抗素子を効果的に高温化させることが出来る。
【００６０】
次にこの発明の第２の実施形態に係る半導体記憶装置について説明する。本実施形態に係る半導体記憶装置は、上記第１の実施形態において、ソース線をシリサイド膜２８の代わりにコンタクトプラグによって形成したものである。図１０は、本実施形態に係るＭＲＡＭのメモリセルアレイの断面図であり、図２におけるＸ１−Ｘ１’線に沿った方向に対応する断面構造を示している。
【００６１】
図示するように、隣接するスイッチングトランジスタ２１、２１で共用するソース領域２６上のシリサイド膜２８上に、コンタクトプラグ２４が形成されている。コンタクトプラグ２４は、ソース線として機能するものであり、困難軸方向（紙面に対して垂直方向）に沿ったストライプ状に形成されている。そして、同一行にあるメモリセルのソース領域を共通接続する。その他の構造は上記第１の実施形態で説明した図３の構造と同様であるので説明を省略する。また、平面構造も上記第１の実施形態で説明した図２の構造において、ソース線２４をコンタクトプラグ２４で形成したのみであるので説明は省略する。
【００６２】
次に本実施形態に係るＭＲＡＭの動作について、図１、図１１を用いて説明する。本実施形態に係るＭＲＡＭでは、複数のメモリセルに対して同時に書き込みまたは読み出しが行われる。まず、書き込み動作について、選択用ワード線ＳＷＬ１（書き込みワード線ＷＷＬ１）に接続されたメモリセルにデータを書き込む場合を例に挙げて説明する。図１１は、本実施形態に係るＭＲＡＭの書き込み動作のフローチャートである。
【００６３】
まず、“０”データの書き込みを行う。すなわち、選択用ワード線ドライバ１７が、ロウアドレスデコード信号に基づいて選択用ワード線ＳＷＬ１を選択する。そして、選択用ワード線ドライバ１７が、選択用ワード線ＳＷＬ１に電圧を供給する。これにより、メモリセルＭＣ１０、ＭＣ１１、ＭＣ１２、…、ＭＣ１ｎのスイッチングトランジスタ２１がオン状態とされる（ステップＳ１１）。
【００６４】
次に、ビット線ドライバ１４が、カラムアドレスデコード信号に基づいて、“０”データを書き込むべきメモリセルの接続されているビット線を選択する。ここでは、メモリセルＭＣ１０及びＭＣ１２に“０”データを書き込む場合を仮定する。すると、ビット線ドライバ１４はビット線ＢＬ０、ＢＬ２を選択する。そして、ビット線ドライバ１４が、ビット線ＢＬ０、ＢＬ２に１００μＡ程度の電流Ｉｓｅｌｅｃｔを供給する（ステップＳ１２）。この様子を示しているのが図１２である。図１２はメモリセルアレイ１１の一部領域の回路図である。
【００６５】
図示するように、選択用ワード線ＳＷＬ１が選択された状態で、ビット線ＢＬ０、ＢＬ２に電流Ｉｓｅｌｅｃｔが供給されている。電流Ｉｓｅｌｅｃｔは、メモリセルＭＣ１０及びＭＣ１２の磁気抵抗素子２０及びスイッチングトランジスタ２１の電流経路を通って接地電位に流れ込む。
【００６６】
すると、メモリセルＭＣ１０及びＭＣ１２の磁気抵抗素子２０では、絶縁膜を介して強磁性層間で電流が流れるため、ジュール熱が発生する。その結果、磁気抵抗素子２０は高温状態となり、その書き込み磁界（電流）閾値が低下する（ステップＳ１３）。すなわち、メモリセルＭＣ１０及びＭＣ１２のアステロイド曲線は、図８に示したアステロイド曲線から図９に示したアステロイド曲線に変化する。その他のメモリセルのアステロイド曲線は、図８に示した形状を維持している。
【００６７】
次に、書き込みワード線ドライバ１８、１９が、ロウアドレスデコード信号に基づいて書き込みワード線ＷＷＬ１を選択する。そして、ワード線ＷＷＬ１に電流−Ｉｗｒｉｔｅが供給される。すなわち、書き込みワード線ドライバ１９が書き込みワード線ＷＷＬ１に５００μＡ程度の電流Ｉｗｒｉｔｅを供給する（ステップＳ１４）。電流Ｉｗｒｉｔｅは、書き込みワード線ＷＷＬ１を通って書き込みワード線ドライバ１８に流れ込む。この様子を示しているのが図１３である。図１３はメモリセルアレイ１１の一部領域の回路図である。
【００６８】
図示するように、メモリセルＭＣ１０及びＭＣ１２の磁気抵抗素子２０に電流Ｉｓｅｌｅｃｔを流した状態で、書き込みワード線ＷＷＬ１に電流−Ｉｗｒｉｔｅが供給される。すると、書き込みワード線ＷＷＬ１の周囲に磁場が形成され、この磁場の影響によってメモリセルＭＣ１０及びＭＣ１２の磁気抵抗素子２０に“０”データが書き込まれる（ステップＳ１５）。
次に、ビット線ＢＬ０、ＢＬ２を非選択として、電流Ｉｓｅｌｅｃｔの供給を停止する（ステップＳ１６）。電流Ｉｓｅｌｅｃｔの供給が停止されることで、メモリセルＭＣ１０及びＭＣ１２の磁気抵抗素子２０は高温状態から冷まされる。高温状態から冷めると、磁気抵抗素子２０の書き込み磁界閾値は元に戻る（ステップＳ１７）。すなわち、アステロイド曲線は、図９に示す形状から図８に示す形状に戻る。そして、書き込みワード線ＷＷＬ１を非選択として、電流−Ｉｗｒｉｔｅの供給を停止する（ステップＳ１９）。
以上のようにして、“０”データの書き込みが完了する。
【００６９】
次に“１”データの書き込みを行う。すなわち、ビット線ドライバ１４が、カラムアドレスデコード信号に基づいて、“１”データを書き込むべきメモリセルの接続されているビット線を選択する。ここでは、メモリセルＭＣ１１及びＭＣ１３に“１”データを書き込む場合を仮定する。すると、ビット線ドライバ１４はビット線ＢＬ１、ＢＬ３を選択する。そして、ビット線ドライバ１４が、ビット線ＢＬ１、ＢＬ３に１００μＡ程度の電流Ｉｓｅｌｅｃｔを供給する（ステップＳ１９）。この様子を示しているのが図１４である。図１４はメモリセルアレイ１１の一部領域の回路図である。
【００７０】
図示するように、選択用ワード線ＳＷＬ１が選択された状態で、ビット線ＢＬ１、ＢＬ３に電流Ｉｓｅｌｅｃｔが供給される。電流Ｉｓｅｌｅｃｔは、メモリセルＭＣ１１及びＭＣ１３の磁気抵抗素子２０及びスイッチングトランジスタ２１の電流経路を通って接地電位に流れ込む。
【００７１】
すると、メモリセルＭＣ１１及びＭＣ１３の磁気抵抗素子２０ではジュール熱が発生する。その結果、磁気抵抗素子２０は高温状態となり、その書き込み磁界（電流）閾値が低下する（ステップＳ２０）。すなわち、メモリセルＭＣ１１及びＭＣ１３のアステロイド曲線は、図８に示したアステロイド曲線から図９に示したアステロイド曲線に変化する。その他のメモリセルのアステロイド曲線は、図８に示した形状を維持している。
【００７２】
次に、書き込みワード線ドライバ１８、１９が、ロウアドレスデコード信号に基づいて書き込みワード線ＷＷＬ１を選択する。そして、ワード線ＷＷＬ１に電流＋Ｉｗｒｉｔｅが供給される。すなわち、書き込みワード線ドライバ１８が、書き込みワード線ＷＷＬ１に５００μＡ程度の電流Ｉｗｒｉｔｅを供給する（ステップＳ２１）。電流Ｉｗｒｉｔｅは、書き込みワード線ＷＷＬ１を通って書き込みワード線ドライバ１９に流れ込む。この様子を示しているのが図１５である。図１５はメモリセルアレイ１１の一部領域の回路図である。
【００７３】
図示するように、メモリセルＭＣ１１及びＭＣ１３の磁気抵抗素子２０に電流Ｉｓｅｌｅｃｔを流した状態で、書き込みワード線ＷＷＬ１に電流＋Ｉｗｒｉｔｅが供給される。すると、書き込みワード線ＷＷＬ１の周囲に磁場が形成され、この磁場の影響によってメモリセルＭＣ１１及びＭＣ１３の磁気抵抗素子２０に“１”データが書き込まれる（ステップＳ２２）。
その後は、選択用ワード線ＳＷＬ１を非選択として、メモリセルＭＣ１０、ＭＣ１１、ＭＣ１２、ＭＣ１３、…、ＭＣ１ｎのスイッチングトランジスタ２１をオフ状態とする。そして、ビット線ＢＬ１、ＢＬ３を非選択として、電流Ｉｓｅｌｅｃｔの供給を停止する（ステップＳ２３）。
【００７４】
電流Ｉｓｅｌｅｃｔの供給が停止されることで、メモリセルＭＣ１１、ＭＣ１３の磁気抵抗素子２０は高温状態から冷まされる。高温状態から冷めると、磁気抵抗素子２０の書き込み磁界閾値は元に戻る（ステップＳ２４）。すなわち、アステロイド曲線は、図９に示す形状から図８に示す形状に戻る。
【００７５】
そして、書き込みワード線ＷＷＬ１を非選択として、電流＋Ｉｗｒｉｔｅの供給を停止する（ステップＳ２５）。
以上のようにして、“１”データの書き込みが完了する。
【００７６】
次に、読み出し動作について、図１６を用いて説明する。図１６は、データの読み出し時におけるメモリセルアレイ１１の一部領域の回路図である。なお、ここではメモリセルＭＣ１０、ＭＣ１１、ＭＣ１２から同時にデータを読み出す場合を例に挙げて説明する。
【００７７】
図示するように、選択用ワード線ドライバ１７が選択用ワード線ＳＷＬ１を選択する。これにより、メモリセルＭＣ１０、ＭＣ１１、ＭＣ１２、…、ＭＣ１ｎのスイッチングトランジスタ２１がオン状態とされる。また、ビット線ドライバ１４が、ビット線ＢＬ０、ＢＬ１、ＢＬ２を選択する。これにより、ビット線ＢＬ０、ＢＬ１、ＢＬ２に電流Ｉｒｅａｄが供給される。そして、センスアンプが、各ビット線ＢＬ０、ＢＬ１、ＢＬ２の電位変化を増幅して、読み出し電圧として出力する。
【００７８】
上記本実施形態に係るＭＲＡＭであると、第１の実施形態で説明した（１）乃至（４）の効果が得られると同時に、下記（６）、（７）の効果が得られる。
【００７９】
（６）高速動作可能なＭＲＡＭが実現できる。本実施形態に係るデータの書き込み方法であると、書き込み選択用ワード線を選択した後、“０”データを書き込むべきメモリセルが接続されたビット線にトンネル電流を流した状態で、書き込みワード線に電流を流して“０”データを書き込んでいる。そして引き続き、“１”データを書き込むべきメモリセルが接続されたビット線にトンネル電流を流した状態で、書き込みワード線に逆方向の電流を流して“１”データを書き込んでいる。この一連の処理によって、同一の書き込み選択用ワード線に接続された全てのメモリセルへのデータの書き込みが完了する。
【００８０】
また読み出し時には、同一の選択用ワード線に接続された全てのメモリセルに保持されるデータを、複数（全て）のビット線に電流を流すことで、一度に読み出すことが出来る。
【００８１】
従って、複数のデータを一度に処理することが出来、高速動作が可能となる。
また、画像データ等を取り扱う場合には、複数のデータを１つのまとまりとして扱って、書き込み及び読み出しを行うことが望ましいので、本方法は特に有効であるということが出来る。
【００８２】
（７）磁気抵抗素子を効率よく高温化出来る。本効果は、上記第１の実施形態で説明した効果（５）と同じであるが、本実施形態では、ソース線をコンタクトプラグ２４で形成することで本効果が得られるものである。
【００８３】
上記第１の実施形態では、ソース線をシリサイド膜で形成している。この場合、ソース領域を電源に接続する際に発生する抵抗は、前述の通り約１ｋΩ程度であり、磁気抵抗素子の抵抗値の約１／１０である。この値は、１つのメモリセルにのみデータを書き込む場合には十分であるが、本実施形態のように複数のメモリセルに同時にデータを書き込む場合には不十分であるおそれがある。例えば３２個のメモリセルに同時にデータを書き込む場合、並列接続されている３２個の磁気抵抗素子の合成抵抗値は約０．３ｋΩとなる。すると、ソース領域を電源に接続する際に発生する抵抗値１ｋΩよりも小さくなる。従って、磁気抵抗素子を効率的に高温にすることが困難となる。
【００８４】
しかし本実施形態によれば、ソース線をシリサイド膜２８上に形成したコンタクトプラグ２４を利用して形成している。例えばコンタクトプラグ２４の材料としてタングステンを使用し、そのサイズを幅０．１μｍ、高さ０．３μｍとすれば、そのシート抵抗は０．５Ω程度である。従って、ソース領域を電源に接続する際に発生する抵抗値は０．１ｋΩ以下である。この値は、複数の磁気抵抗素子の合成抵抗よりも十分に低いため、磁気抵抗素子を効率的に高温にすることが出来る。よって、書き込み不良の発生を抑制できる。
【００８５】
なお、ソース線をコンタクトプラグ２４で形成せずとも磁気抵抗素子を高温にできる場合には、勿論、シリサイド膜２８でソース線を形成しても良い。逆に、第１の実施形態において、ソース線をコンタクトプラグ２４で形成しても良い。
また、本実施形態では“０”データを書き込んだ後で“１”データを書き込んでいるが、先に“１”データを書き込んで、その後で“０”データを書き込んでも良いことは言うまでもない。
【００８６】
次にこの発明の第３の実施形態に係る半導体記憶装置について、図１７を用いて説明する。図１７は本実施形態に係るＭＲＡＭのブロック図である。本実施形態は、上記第１の実施形態を、クロスポイント型のメモリセルを有するＭＲＡＭに適用したものである。従って、メモリセルアレイ以外の構成は第１の実施形態と同様であるので、その説明は省略する。
【００８７】
図示するように、メモリセルアレイ１１は、マトリクス状に配置された複数個（（ｍ＋１）×（ｎ＋１）個、但しｍ、ｎは自然数であり、図１７では（３×３）個のみ示す）のメモリセルＭＣを有している。メモリセルＭＣの各々は、例えばＭＴＪ素子等の磁気抵抗素子２０を含んでいる。磁気抵抗素子２０の一端は、ビット線ＢＬ０〜ＢＬｎのいずれかに接続され、他端は選択用ワード線ＳＷＬ０〜ＳＷＬｍのいずれかに接続されている。そして、磁気抵抗素子２０に近接して、書き込みワード線ＷＷＬ０〜ＷＷＬｍのいずれかが配置されている。同一行に配置された磁気抵抗素子２０の他端は、選択用ワード線ＳＷＬ０〜ＳＷＬｍのいずれかに共通接続されている。また、同一行に配置された磁気抵抗素子２０の近傍に、書き込みワード線ＷＷＬ０〜ＷＷＬｍのいずれかが配線されている。更に同一列に配置された磁気抵抗素子２０の一端は、ビット線ＢＬ０〜ＢＬｎのいずれかに共通接続されている。なお、書き込みワード線ＷＷＬ０〜ＷＷＬｍとビット線ＢＬ０〜ＢＬｎとは、互いに直交するように配置されている。
【００８８】
次に、メモリセルアレイ１１の平面パターンについて、図１８を用いて説明する。図１８はメモリセルアレイ１１の平面図である。本実施形態に係る構造は、上記第１の実施形態において、スイッチングトランジスタを廃し、選択用ワード線の位置を変えたものに相当する。なお、図中に示す方向を、それぞれ困難軸方向及び容易軸方向と定義づけることとする。
【００８９】
図示するように、困難軸方向に沿って（１＋ｎ）本のビット線ＢＬ０〜ＢＬｎが、容易軸方向に沿ったストライプ形状に形成されている（図１８ではビット線ＢＬ０〜ＢＬ２のみ示す）。また、容易軸方向に沿って（１＋ｍ）本の書き込みワード線ＷＷＬ０〜ＷＷＬｍが、困難軸方向に沿ったストライプ形状に形成されている（図１８では書き込みワード線ＷＷＬ０〜ＷＷＬ２のみ示す）。そして、ビット線ＢＬ０〜ＢＬｎと書き込みワード線ＷＷＬ０〜ＷＷＬｍとの交点部分に磁気抵抗素子２０が配置されている。ビット線ＢＬ０〜ＢＬｎは磁気抵抗素子２０の一端と接続されている。他方、書き込みワード線ＷＷＬ０〜ＷＷＬｍは磁気抵抗素子２０と電気的に分離されつつ、近接配置されている。また、書き込みワード線ＷＷＬ０〜ＷＷＬｍと平行に、（１＋ｍ）本の選択用ワード線ＳＷＬ０〜ＳＷＬｍが設けられている（図１８では選択用ワード線ＳＷＬ０〜ＳＷＬ２のみ示す）。そして磁気抵抗素子２０の他端は、引き出し配線２２及びコンタクトプラグ４０を介して、選択用ワード線ＳＷＬ０〜ＳＷＬｍに接続されている。磁気抵抗素子２０の形状は、上記第１、第２の実施形態と同様である。
【００９０】
次に、メモリセルアレイ１１の断面構造について、図１９を用いて説明する。図１９は図１８におけるＸ２−Ｘ２’線に沿った断面図である。
【００９１】
図示するように、層間絶縁膜２９上には、書き込みワード線ＷＷＬ０〜ＷＷＬｍ、及び選択用ワード線ＳＷＬ０〜ＳＷＬｍとして機能する金属配線層３２、４１が、困難軸方向（紙面に対して垂直方向）に沿ってストライプ状に形成されている。
【００９２】
層間絶縁膜２９上には更に層間絶縁膜３３が形成されており、層間絶縁膜３３中にコンタクトプラグ４０が形成されている。コンタクトプラグ４０は金属配線層４１に接続されている。層間絶縁膜３３上には、コンタクトプラグ４０に接続された金属配線層２２が形成されている。この金属配線層２２は、磁気抵抗素子２０の引き出し配線２２として機能するものである。
その他の構成は、上記第１の実施形態と同様であるので説明は省略する。
【００９３】
次に上記構成のＭＲＡＭの動作について、図１７、図２０を用いて説明する。まず、書き込み動作について、ビット線ＢＬ１と選択用ワード線ＳＷＬ１（書き込みワード線ＷＷＬ１）との交点に配置されたメモリセルＭＣ１１にデータを書き込む場合を例に挙げて説明する。図２０は、本実施形態に係るＭＲＡＭの書き込み動作のフローチャートである。
【００９４】
まず図２０のステップＳ３１において、選択メモリセルＭＣ１１が接続されているビット線ＢＬ１から、磁気抵抗素子２０のトンネル接合を介して、選択用ワード線ＳＷＬ１に電流Ｉｓｅｌｅｃｔを流す。すなわち、まず、選択用ワード線ドライバ１７が、ロウアドレスデコード信号に基づいて、選択用ワード線ＳＷＬ１を選択する。この際、選択用ワード線ドライバ１７はカレントシンクとして機能する。次に、ビット線ドライバ１４がカラムアドレスデコード信号に基づいてビット線ＢＬ１を選択する。そして、ビット線ドライバ１４が、ビット線ＢＬ１に１００μＡ程度の電流Ｉｓｅｌｅｃｔを供給する。この様子を示しているのが図２１である。図２１はメモリセルアレイ１１の一部領域の回路図である。
【００９５】
図示するように、選択用ワード線ＳＷＬ１が選択された状態で、ビット線ＢＬ１に電流Ｉｓｅｌｅｃｔが供給されている。なお前述の通り、ビット線ＢＬ０〜ＢＬｎの一端はビット線ドライバ１４に接続されているが、他端は、メモリセルＭＣｍ０〜ＭＣｍｎの磁気抵抗素子２０に接続されているか、若しくはフローティングの状態とされている。従って、電流Ｉｓｅｌｅｃｔは、ビット線ドライバ１４、からメモリセルＭＣ１１の磁気抵抗素子２０のトンネル接合を通って、選択用ワード線ドライバ１７に流れ込む。
【００９６】
すると、第１の実施形態で説明したように、メモリセルＭＣ１１の磁気抵抗素子でジュール熱が発生し、その書き込み磁界（電流）閾値が低下する（ステップＳ３２）。
【００９７】
次に、上記第１の実施形態で説明したステップＳ４、Ｓ５の動作を行う。すなわち、書き込みワード線ドライバ１８、１９が書き込みワード線ＷＷＬ１を選択する。そして、書き込みワード線ドライバ１８、１９が、書き込みワード線ＷＷＬ１に５００μＡ程度の電流Ｉｗｒｉｔｅを供給する（ステップＳ３３）。この様子を示しているのが図２２である。図２２はメモリセルアレイ１１の一部領域の回路図である。
【００９８】
図示するように、メモリセルＭＣ１１の磁気抵抗素子２０に電流Ｉｓｅｌｅｃｔを流した状態で、書き込みワード線ＷＷＬ１に電流Ｉｗｒｉｔｅを流す。すると、Ｉｗｒｉｔｅによって形成された磁場によってメモリセルＭＣ１１の磁気抵抗素子２０にデータが書き込まれる（ステップＳ３４）。
【００９９】
その後は、選択用ワード線ＳＷＬ１及びビット線ＢＬ１を非選択として、電流Ｉｓｅｌｅｃｔの供給を停止する（ステップＳ３５）。その結果、メモリセルＭＣ１１の磁気抵抗素子２０の書き込み磁界閾値は元に戻る（ステップＳ３６）。そして、書き込みワード線ＷＷＬ１を非選択として、電流Ｉｗｒｉｔｅの供給を停止する（ステップＳ３７）。
以上のようにして、データの書き込みが行われる。
【０１００】
次に、読み出し動作について、メモリセルＭＣ１１からデータを読み出す場合を例に挙げて説明する。データの読み出し方法は従来とほぼ同じであるので、ここでは簡単に説明する。図２３は、データの読み出し時におけるメモリセルアレイ１１の一部領域の回路図である。
【０１０１】
図示するように、選択用ワード線ドライバ１７が選択用ワード線ＳＷＬ１を選択する。この際、選択用ワード線ドライバ１７はカレントシンクとして機能する。また、ビット線ドライバ１４がビット線ＢＬ１を選択する。これにより、ビット線ＢＬ１に電流Ｉｒｅａｄが供給される。そして、センスアンプ１３が、ビット線ＢＬ１の電位変化を増幅し、読み出し電圧として出力する。
【０１０２】
上記本実施形態に係るＭＲＡＭであると、クロスポイント型のメモリセルを有するＭＲＡＭにおいても、上記第１の実施形態で説明した（１）乃至（５）の効果が得られる。また、本実施形態においても、上記第２の実施形態で説明した書き込み方法及び読み出し方法が適用できる。すなわち、複数のビット線を選択することによって、複数のデータを同時に書き込むこと、及び読み出すことが可能である。本方法によって、第２の実施形態で説明した（６）の効果を併せて得ることが出来る。
【０１０３】
なお、本実施形態では電流Ｉｓｅｌｅｃｔをビット線ドライバ１４が供給している。しかし、電流Ｉｓｅｌｅｃｔを磁気抵抗素子のトンネル接合に流せる構成であれば良く、例えば電流Ｉｓｅｌｅｃｔを選択用ワード線ドライバ１７が供給しても良い。
【０１０４】
次にこの発明の第４の実施形態に係る半導体記憶装置について、図２４を用いて説明する。図２４は本実施形態に係るＭＲＡＭのブロック図である。本実施形態は、上記第１の実施形態を、クロスポイント型のメモリセルを有するＭＲＡＭに適用し、且つデータの書き込みを書き込みビット線により行うものである。
【０１０５】
図示するように、ＭＲＡＭ１０は、メモリセルアレイ１１、カラムデコーダ１２、１００、センスアンプ１３、選択用ビット線ドライバ１１０、書き込みビット線ドライバ１２０、１３０、ロウデコーダ１４０、及びワード線ドライバ１５０を備えている。
【０１０６】
メモリセルアレイ１１は、マトリクス状に配置された複数個（（ｍ＋１）×（ｎ＋１）個、但しｍ、ｎは自然数であり、図２４では（３×３）個のみ示す）のメモリセルＭＣを有している。メモリセルＭＣの各々は、例えばＭＴＪ素子等の磁気抵抗素子２０を含んでいる。磁気抵抗素子２０の一端は、選択用ビット線ＳＢＬ０〜ＳＢＬｎのいずれかに接続され、他端はワード線ＷＬ０〜ＷＬｍのいずれかに接続されている。そして、磁気抵抗素子２０に近接して、書き込みビット線ＷＢＬ０〜ＷＢＬｎのいずれかが配置されている。同一行に配置された磁気抵抗素子２０の他端は、ワード線ＷＬ０〜ＷＬｍのいずれかに共通接続されている。また、同一列に配置された磁気抵抗素子２０の一端は、選択用ビット線ＳＢＬ０〜ＳＢＬｎのいずれかに共通接続されている。更に、同一列に配置された磁気抵抗素子２０の近傍に、書き込みビット線ＷＢＬ０〜ＷＢＬｎのいずれかが配線されている。なお、ワード線ＷＬ０〜ＷＬｍと選択用ビット線ＳＢＬ０〜ＳＢＬｎとは、互いに直交するように配置されている。
【０１０７】
カラムデコーダ１２、１００は、カラムアドレス信号をデコードして、カラムアドレスデコード信号を得る。
【０１０８】
選択用ビット線ドライバ１１０は、書き込み時及び読み出し時において、カラムアドレスデコード信号に基づいて、選択用ビット線ＳＢＬ０〜ＳＢＬｎのいずれかを選択する。
【０１０９】
書き込みビット線ドライバ１２０、１３０は、書き込み時において、カラムアドレスデコード信号に基づいて、書き込みビット線ＷＢＬ０〜ＷＢＬｎのいずれかを選択する。そして、書き込みビット線ドライバ１２０、１３０のいずれか一方がカレントソースとして機能し、選択した書き込みビット線に電流を供給する。この際、他方はカレントシンクとして機能する。書き込みビット線ドライバ１２０、１３０のいずれが電流を供給するかによって、メモリセルへの書き込みデータを制御できる。
【０１１０】
ロウデコーダ１４０は、ロウアドレス信号をデコードして、ロウアドレスデコード信号を得る。
【０１１１】
ワード線ドライバ１５０は、書き込み時及び読み出し時において、ロウアドレスデコード信号に基づいて、ワード線ＷＬ０〜ＷＬｎのいずれかを選択する。
【０１１２】
センスアンプ１３は、ロウデコーダ１４０及びカラムデコーダ１２、１００によって選択されたメモリセルから読み出したデータを増幅する。
【０１１３】
次に、メモリセルアレイ１１の平面パターンについて、図２５を用いて説明する。図２５はメモリセルアレイ１１の平面図である。なお、図中に示す方向を、それぞれ困難軸方向及び容易軸方向と定義づけることとする。
【０１１４】
図示するように、困難軸方向に沿って（１＋ｍ）本のワード線ＷＬ０〜ＷＬｍが、容易軸方向に沿ったストライプ形状に形成されている（図２５ではワード線ＷＬ０〜ＷＬ２のみ示す）。また、容易軸方向に沿って（１＋ｎ）本の書き込みビット線ＷＢＬ０〜ＷＢＬｎが、困難軸方向に沿ったストライプ形状に形成されている（図２５では書き込みビット線ＷＢＬ０〜ＷＢＬ２のみ示す）。そして、ワード線ＷＬ０〜ＷＬｍと書き込みビット線ＷＢＬ０〜ＷＢＬｎとの交点部分に磁気抵抗素子２０が配置されている。ワード線ＷＬ０〜ＷＬｍは磁気抵抗素子２０の他端と接続されている。他方、書き込みビット線ＷＢＬ０〜ＷＢＬｎは磁気抵抗素子２０と電気的に分離されつつ、近接配置されている。また、書き込みビット線ＷＢＬ０〜ＷＢＬｎと平行に、（１＋ｎ）本の選択用ビット線ＳＢＬ０〜ＳＢＬｎが設けられている（図２５では選択用ビット線ＳＢＬ０〜ＳＢＬ２のみ示す）。そして磁気抵抗素子２０の一端は、引き出し配線２２及びコンタクトプラグ５０を介して、選択用ビット線ＳＢＬ０〜ＳＢＬｎに接続されている。磁気抵抗素子２０の形状は、上記第１、第２の実施形態と同様である。
【０１１５】
次に、メモリセルアレイ１１の断面構造について、図２６を用いて説明する。図２６は図２５におけるＸ３−Ｘ３’線に沿った断面図である。
【０１１６】
図示するように、層間絶縁膜２９上には、ワード線ＷＬ０〜ＷＬｍとして機能する金属配線層５１が、容易軸方向に沿ったストライプ状に形成されている。そして、金属配線層５１上には、磁気抵抗素子２０が複数形成されている。磁気抵抗素子２０の形状は、上記第１の実施形態で説明したとおりである。層間絶縁膜２９上には、金属配線層５１及び磁気抵抗素子２０を被覆する層間絶縁膜５２が形成されている。
【０１１７】
層間絶縁膜５２上には、磁気抵抗素子２０の強磁性層３５に接続された金属配線層２２が形成されている。金属配線層２２は、磁気抵抗素子２０の引き出し配線として機能するものである。そして、層間絶縁膜５２上に更に層間絶縁膜５３が、金属配線層２２を被覆するようにして形成されている。
【０１１８】
層間絶縁膜５３中には、金属配線層２２と接続されたコンタクトプラグ５０が形成されている。そして、層間絶縁膜５３上には、コンタクトプラグ５０に接続された金属配線層５４及び金属配線層５４と分離された金属配線層５５が、困難軸方向（紙面に対して垂直方向）に沿ったストライプ状に形成されている。金属配線層５４、５５は、それぞれ選択用ビット線ＳＢＬ０〜ＳＢＬｎ、及び書き込みビット線ＷＢＬ０〜ＷＢＬｎとして機能する。そして、金属配線層５５は、磁気抵抗素子２０の略直上に位置するように形成されている。更に、層間絶縁膜５３上には層間絶縁膜５６が形成されている。
【０１１９】
次に上記構成のＭＲＡＭの動作について、図２４、図２７を用いて説明する。
まず、書き込み動作について、ワード線ＷＬ１と選択用ビット線ＳＢＬ１（書き込みビット線ＷＢＬ１）との交点に配置されたメモリセルＭＣ１１にデータを書き込む場合を例に挙げて説明する。図２７は、本実施形態に係るＭＲＡＭの書き込み動作のフローチャートである。
【０１２０】
まず図２７のステップＳ４１において、選択メモリセルＭＣ１１が接続されているワード線ＷＬ１から、磁気抵抗素子２０のトンネル接合を介して、選択用ビット線ＳＢＬ１に電流Ｉｓｅｌｅｃｔを流す。すなわち、まず、選択用ビット線ドライバ１１０が、カラムアドレスデコード信号に基づいて、選択用ビット線ＳＢＬ１を選択する。この際、選択用ビット線ドライバ１１０は、カレントシンクとして機能する。次に、ワード線ドライバ１５０がロウアドレスデコード信号に基づいてワード線ＷＬ１を選択する。そして、ワード線ドライバ１５０が、ワード線ＷＬ１に１００μＡ程度の電流Ｉｓｅｌｅｃｔを供給する。この様子を示しているのが図２８である。図２８はメモリセルアレイ１１の一部領域の回路図である。
【０１２１】
図示するように、選択用ビット線ＳＢＬ１が選択された状態で、ワード線ＷＬ１に電流Ｉｓｅｌｅｃｔが供給されている。なお、ワード線ＷＬ０〜ＷＬｍの一端はワード線ドライバ１５０に接続されているが、他端は例えばメモリセルＭＣｍ０〜ＭＣｍｎに接続されているか、またはフローティングの状態である。従って、電流Ｉｓｅｌｅｃｔは、ワード線ドライバ１５０からメモリセルＭＣ１１の磁気抵抗素子２０のトンネル接合を通って、選択用ビット線ドライバ１１０に流れ込む。
【０１２２】
すると、第１の実施形態で説明したように、メモリセルＭＣ１１の磁気抵抗素子でジュール熱が発生し、その書き込み磁界（電流）閾値が低下する（ステップＳ４２）。
【０１２３】
次に、書き込みビット線ドライバ１２０、１３０が書き込みビット線ＷＢＬ１を選択する。そして、書き込みビット線ドライバ１２０が、書き込みビット線ＷＢＬ１に５００μＡ程度の電流Ｉｗｒｉｔｅを供給する（ステップＳ４３）。この様子を示しているのが図２９である。図２９はメモリセルアレイ１１の一部領域の回路図である。
【０１２４】
図示するように、メモリセルＭＣ１１の磁気抵抗素子２０に電流Ｉｓｅｌｅｃｔを流した状態で、書き込みビット線ＷＢＬ１に電流Ｉｗｒｉｔｅを流す。すると、Ｉｗｒｉｔｅによって形成された磁場によってメモリセルＭＣ１１の磁気抵抗素子２０にデータが書き込まれる（ステップＳ４４）。
【０１２５】
その後は、選択用ビット線ＳＢＬ１及びワード線ＷＬ１を非選択として、電流Ｉｓｅｌｅｃｔの供給を停止する（ステップＳ４５）。その結果、メモリセルＭＣ１１の磁気抵抗素子２０の書き込み磁界閾値は元に戻る（ステップＳ４６）。そして、書き込みビット線ＷＢＬ１を非選択として、電流Ｉｗｒｉｔｅの供給を停止する（ステップＳ４７）。
以上のようにして、データの書き込みが行われる。
【０１２６】
次に、読み出し動作について、メモリセルＭＣ１１からデータを読み出す場合を例に挙げて説明する。データの読み出し方法は従来とほぼ同じであるので、ここでは簡単に説明する。図３０は、データの読み出し時におけるメモリセルアレイ１１の一部領域の回路図である。
【０１２７】
図示するように、ワード線ドライバ１５０がワード線ＷＬ１を選択する。この際、ワード線ドライバ１５０はカレントシンクとして機能する。また、選択用ビット線ドライバ１１０が選択用ビット線ＳＢＬ１を選択する。これにより、選択用ビット線ドライバ１１０から選択用ビット線ＢＬ１に電流Ｉｒｅａｄが供給される。そして、センスアンプ１３が、ビット線ＢＬ１の電位変化を増幅して、読み出し電圧として出力する。
【０１２８】
上記本実施形態に係るＭＲＡＭであると、ビット線に流す電流によって書き込みデータを制御するクロスポイント型のメモリセルを有するＭＲＡＭにおいても、上記第１の実施形態で説明した（１）乃至（５）の効果が得られる。また、本実施形態においても、上記第２の実施形態で説明した書き込み方法及び読み出し方法が適用できる。すなわち、複数のビット線を選択することによって、複数のデータを同時に書き込むこと、及び読み出すことが可能である。本方法によって、第２の実施形態で説明した（６）の効果を併せて得ることが出来る。
【０１２９】
なお、本実施形態では電流Ｉｓｅｌｅｃｔをワード線ドライバ１５０が供給している。しかし、電流Ｉｓｅｌｅｃｔを磁気抵抗素子のトンネル接合に流せる構成であれば良く、例えば電流Ｉｓｅｌｅｃｔを選択用ビット線ドライバ１１０が供給しても良い。
【０１３０】
次にこの発明の第５の実施形態に係る半導体記憶装置について、図３１を用いて説明する。本実施形態は、上記第１乃至第４の実施形態において、磁気抵抗素子２０の直上及び直下にコンタクトプラグを形成しない構造を提供するものである。図３１は、本実施形態に係るＭＲＡＭのメモリセルアレイの断面図であり、第１、第２の実施形態で説明した図２におけるＸ１−Ｘ１’線方向に沿った断面図である。
【０１３１】
図示するように、本実施形態に係る構造は、図２に示す構造において、引き出し配線６０を用いて、磁気抵抗素子２０の強磁性層（記録層）３７とビット線３９とを接続している。すなわち、図２の構成において、層間絶縁膜３８上に金属配線層６０が形成されている。この金属配線層６０は、磁気抵抗素子２０の強磁性層３７と接続されており、コンタクトプラグ３４、３０直上の領域まで形成されている。そして、層間絶縁膜３８上に層間絶縁膜６２が形成されている。層間絶縁膜６２上には、ビット線として機能する金属配線層３９が形成されている。層間絶縁膜６２中にはコンタクトプラグ６１が形成され、コンタクトプラグ６１を介在して、引き出し配線６０とビット線３９とが接続されている。なお、コンタクトプラグ６１は、磁気抵抗素子２０の直上の領域には存在せず、例えばコンタクトプラグ３０、３４の直上の領域に形成されている。
【０１３２】
図３２も、本実施形態に係るＭＲＡＭのメモリセルアレイの断面図であり、第３の実施形態で説明した図１８におけるＸ２−Ｘ２’線方向に沿った断面図である。
【０１３３】
図示するように、本構造も図３１と同様に、図１８に示す構造において、引き出し配線６０を用いて、磁気抵抗素子２０の強磁性層（記録層）３７とビット線３９とを接続している。
【０１３４】
図３３も、本実施形態に係るＭＲＡＭのメモリセルアレイの断面図であり、第４の実施形態で説明した図２５におけるＸ３−Ｘ３’線方向に沿った断面図である。
【０１３５】
図示するように、本実施形態に係る構造は、図１８に示す構造において、引き出し配線６０を用いて、磁気抵抗素子２０の強磁性層（記録層）３７とワード線５１とを接続している。すなわち、図１８の構成において、ワード線５１上に層間絶縁膜６２が形成されている。そして層間絶縁膜中に、コンタクトプラグ６１が形成されている。コンタクトプラグ６１は、ワード線５１に接続され、且つ例えばコンタクトプラグ５０の直下の領域に位置する。層間絶縁膜６２上には、金属配線層６０が形成されている。そして、金属配線層６０上に、磁気抵抗素子２０が形成されている。すなわち、コンタクトプラグ６１は、磁気抵抗素子２０の直下の領域には存在しない。
【０１３６】
本実施形態に係る構成を有するＭＲＡＭであると、上記第１乃至第４の実施形態で説明した（１）乃至（７）の効果と共に、下記（８）の効果が得られる。
【０１３７】
（８）磁気抵抗素子を効果的に発熱させることが出来る。
磁気抵抗素子に電流を流すことによりジュール熱を発生させ、その結果として高温化させる場合、その熱は、熱伝導率の高い配線部分から逃げていく。従って、磁気抵抗素子と金属配線層（ワード線またはビット線）とのコンタクトを、磁気抵抗素子の直上または直下の領域で取った場合、容易に熱が逃げて行きやすい。その結果、熱の大部分が散逸してしまい、効果的に磁気抵抗素子を高温化させることが難しくなる。すると、電流Ｉｓｅｌｅｃｔの値を大きくしなければならない可能性がある。
【０１３８】
しかし、本実施形態に係る構成であると、磁気抵抗素子とワード線またはビット線とのコンタクトを、磁気抵抗素子の直上及び直下の領域以外の部分で取っている。すなわち、磁気抵抗素子の直上及び直下の領域には、コンタクトプラグも存在しないし、ワード線及びビット線とのコンタクト部も存在しない。従って、磁気抵抗素子のトンネルバリアで発生した熱は逃げにくく、効果的に磁気抵抗素子を高温化出来る。その結果、電流Ｉｓｅｌｅｃｔを低減出来、ＭＲＡＭの消費電力を更に低減出来る。
【０１３９】
次にこの発明の第６の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１乃至第５の実施形態において、磁気抵抗素子の周囲の層間絶縁膜中に空洞を設けたものである。
【０１４０】
図３４乃至図３９は、本実施形態に係るＭＲＡＭのメモリセルアレイの断面図である。図３４は、第１、第２の実施形態で説明した構造に対応するものであり、図２におけるＸ４−Ｘ４’線方向に沿ったの断面図である。図３５は、第３の実施形態で説明した構造に対応し、図１８におけるＸ５−Ｘ５’線方向に沿った断面図である。図３６は、第４の実施形態で説明した構造に対応し、図２５におけるＸ６−Ｘ６’線方向に沿った断面図である。図３７乃至図３９は、第５の実施形態で説明した構造に対応し、それぞれ図２におけるＸ４−Ｘ４’線方向、図１８におけるＸ５−Ｘ５’線方向、図２５におけるＸ６−Ｘ６’線方向に沿った断面図である。
【０１４１】
図示するように、上記第１乃至第５の実施形態で説明した構造において、隣接する磁気抵抗素子２０、２０間の層間絶縁膜中に、空洞６３が形成されている。
【０１４２】
本実施形態に係るＭＲＡＭであると、上記第１乃至第５の実施形態で説明した（１）乃至（８）の効果と共に、下記（９）、（１０）の効果が得られる。
【０１４３】
（９）磁気抵抗素子をより効果的に発熱させることが出来る。
前述の通り、磁気抵抗素子で発生した熱は、金属配線層を通って逃げていく。
しかしそれだけではなく、熱は周囲の層間絶縁膜を介しても散逸する。この点、本実施形態に係る構成であると、磁気抵抗素子の周囲に空洞６３が形成されている。空洞は、通常、熱伝導率が極めて低い。従って、熱が層間絶縁膜を介して散逸することを抑制出来る。その結果、効果的に磁気抵抗素子を高温化出来、ＭＲＡＭの消費電力を更に低減出来る。
【０１４４】
（１０）書き込み動作の信頼性を向上できる。
微細化の特に進んだＭＲＡＭの場合、非選択メモリセルが、隣接する選択メモリセルにおいて発生した熱を受けて、書き込み閾値が低下し、その結果誤書き込みが発生する虞がある。しかし、本実施形態に係る構成で有れば、熱が隣接する非選択メモリセルに伝わることを、空洞６３によって効果的に抑制できる。従って、誤書き込みの発生を抑制し、書き込み動作の信頼性を向上出来る。
【０１４５】
上記のように、空洞６３は熱の伝導を阻害する、言うなれば熱伝導防止領域とも言えるものである。従って、熱の伝導を阻害できるものであれば、特に空洞である必要は無く、空洞の代わりに、層間絶縁膜よりも熱伝導率の低い材料でこの領域を形成しても良い。
【０１４６】
次に、この発明の第７の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１乃至第６の実施形態において、記録層の材料を工夫することにより、磁気抵抗素子の書き込み閾値をより低下させたものである。図４０は、本実施形態に係るＭＲＡＭの、特に磁気抵抗素子及びその周囲の構成の断面図である。なお図４０では、上記第１乃至第６の実施形態で説明した断面図において、引き出し配線２２より上層の領域のみ図示している。
【０１４７】
図示するように、引き出し配線２２上には、磁気抵抗素子２０が形成されている。引き出し配線２２は、例えば膜厚３ｎｍのＴａ層、膜厚３０ｎｍのＡｌ層、及び膜厚３０ｎｍのＴａ層が順次形成された積層膜で形成されている。磁気抵抗素子２０は、固着層３５、トンネルバリア膜３６、及び記録層３７とを含んでいる。固着層３５は、例えば３ｎｍのパーマロイ層（Ｐｙ：８０％ＮｉＦｅ合金）、１５ｎｍのＩｒＭｎ層、及び膜厚５ｎｍのＣｏＦｅ層が、引き出し配線２２上に順次形成された積層膜で形成されている。トンネルバリア膜３６は、例えば膜厚１．５ｎｍのＡｌ２Ｏ３膜で形成されている。記録層３７は、例えば１０ｎｍの４５％ＮｉＦｅ層７０及び１０ｎｍの３５％ＮｉＦｅ層７１が、トンネルバリア膜３６上に順次形成された積層膜で形成されている。なお、２つのＮｉＦｅ層７０、７１のうち、ＮｉＦｅ層７０が、実質的な記録層として機能する。更に、記録層３７上にはキャップ層７２が形成されている。キャップ層７２は、例えば膜厚２０ｎｍのＴａ層、膜厚５０ｎｍのＡｌ層、及び膜厚１０ｎｍのＴａ層が順次形成された積層膜で形成されている。そして、キャップ層７２の上面は、ビット線となる金属配線層３９に接続されている。
【０１４８】
図４１は、図４０におけるＸ７−Ｘ７’線方向に沿って、各層の熱膨張率を示したグラフである。
図示するように、トンネルバリア膜３６と、トンネルバリア膜３６に接する４５％ＮｉＦｅ層７０は、同様の熱膨張率を有しており、その値は例えば６．５×１０−６／Ｋである。そして、４５％ＮｉＦｅ層７０は、正の磁歪定数を有しており、その値は例えば２×１０−５である。他方、４５％ＮｉＦｅ層７０上に形成され、キャップ層７２に接する３５％ＮｉＦｅ層７１は、４５％ＮｉＦｅ層７０よりも小さい熱膨張率を有しており、その値は例えば１×１０−７／Ｋである。
【０１４９】
本実施形態に係る構成によれば、上記第１乃至第６の実施形態で説明した（１）乃至（１０）の効果に加えて、下記（１１）の効果が得られる。
【０１５０】
（１１）磁気抵抗素子の書き込み閾値をより効果的に低減できる。以下、本効果について詳細に説明する。
上記第１乃至第６の実施形態では、磁気抵抗素子に電流を流すことにより高温化し、その結果、磁気抵抗素子の書き込み閾値磁界を低下させている。すると、次のような懸念が考え得る。すなわち、磁気抵抗素子の耐熱性が低いような場合には、例えば４００℃程度以上の温度において、反強磁性膜中のＩｒ等のメタル原子が拡散して、磁気抵抗素子の素子特性が劣化する虞がある。従って、ＭＲＡＭの構成上、磁気抵抗素子の書き込み閾値を低下させるために必要な温度が４００℃程度以上となってしまう場合には、長時間の使用により磁気抵抗素子の特性が劣化し、ひいてはＭＲＡＭの信頼性不良の原因ともなりうる。
【０１５１】
しかしながら、本実施形態に係る構成であると、記録層３７を、共にＮｉ及びＦｅ元素を含みつつ、互いのＮｉ含有率が異なる合金を積層させて形成している。そして、熱膨張率の高い一方をトンネルバリア膜に接するように形成し、熱膨張率の低い他方をキャップ層に接するように形成している。図４２は、磁気抵抗素子に電流Ｉｓｅｌｅｃｔを供給した際の様子を模式的に表した図である。書き込み時において、電流Ｉｓｅｌｅｃｔを磁気抵抗素子に流すと、磁気抵抗素子を構成する各層は、材質に応じたそれぞれの熱膨張率に応じて膨張する。すると、記録層３７においては、ＮｉＦｅ層７０はトンネルバリア膜３６と同程度の熱膨張率を有するので、膨張する度合いもトンネルバリア膜と同程度である。しかし、ＮｉＦｅ層７１は、熱膨張率が小さいので、ＮｉＦｅ層７０に比べて膨張の度合いは小さい。従って、ＮｉＦｅ層７１に接するＮｉＦｅ層７０には、圧縮応力が生じる。すると、ＮｉＦｅ層７０は正の磁歪定数を有するから、磁歪の逆効果によって、ＮｉＦｅ層７０中のスピンの向きは、容易軸方向から逸れるように回転する。この結果、書き込み閾値磁界が低下する。すなわち、単にジュール発熱によるだけでなく、磁歪の逆効果によっても書き込み閾値磁界が低下する。その結果、より小さな書き込み電流Ｉｗｒｉｔｅによる書き込み動作が可能となる。
【０１５２】
なお、書き込み閾値磁界の低下を有効に実現するには、磁歪定数の値として、その絶対値が５×１０−６よりも大きいことが望ましい。より好ましくは、本実施形態のように、２×１０−５程度であることが望ましい。
【０１５３】
なお、選択メモリセルに対する電流Ｉｓｅｌｅｃｔの供給を停止すれば、選択メモリセルの温度は低下し、記録層に生じる応力も緩和される。従って、書き込み閾値磁界は再び増大し（元に戻り）、誤書き込みを防止できる。
【０１５４】
図４３は、本実施形態の変形例に係るＭＲＡＭの磁気抵抗素子の熱膨張率を示すグラフであり、図４０におけるＸ７−Ｘ７’線方向に沿って、各層の熱膨張率を示したグラフである。
図示するように、ＮｉＦｅ層７０の磁歪定数が負の場合には、ＮｉＦｅ層７１の熱膨張率をＮｉＦｅ層７０よりも大きくしても、上記実施形態と同様の効果が得られる。
【０１５５】
なお、実質的に記録層として機能するＮｉＦｅ層７０の磁歪定数は、十分な書き込み閾値の変化、すなわちスピンの向きの変化を得るために、その絶対値が１×１０−５程度以上であることが望ましい。
【０１５６】
また、上記第７の実施形態では、ＮｉＦｅ層７１が記録層の一部である場合を例に挙げて説明した。しかし、前述の通り実質的な記録層として機能するのはＮｉＦｅ層７０であり、ＮｉＦｅ層７１はＮｉＦｅ層７０に対して応力を印加するための、言うなれば応力印加層と呼ぶべきものである。従って、記録層３７の磁歪定数が正の場合、記録層３７よりも熱膨張率の低い層を記録層３７上に新たに形成しても良い。勿論、記録層３７の磁歪定数が負の場合には、記録層３７上に新たに形成されるべき層は、熱膨張率が記録層３７よりも大きい材料で形成される。またこの場合、記録層３７上の応力印加層は、非磁性体等でも良く、その材料は限定されるものではない。
【０１５７】
更に、トンネルバリア膜３６に接している層（上記実施例ではＮｉＦｅ層７０）の熱膨張率は、トンネルバリア膜３６の熱膨張率と同程度であることが望ましい。これにより、トンネルバリア膜３６にかかる応力を低減することが出来、長期使用に対するＭＲＡＭの信頼性を向上できる。
【０１５８】
次に、この発明の第８の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第７の実施形態と同様に記録層に工夫を施すことにより、磁歪の影響を利用して書き込み閾値を低減するものである。図４４は、本実施形態に係るＭＲＡＭの、特に磁気抵抗素子及びその周囲の構成の断面図である。なお図４４では、引き出し配線２２より上層の領域のみ図示している。
【０１５９】
図示するように、引き出し配線２２上に磁気抵抗素子２０が形成されている。磁気抵抗素子２０は、固着層３５、トンネルバリア膜３６、及び記録層７３を含んでいる。第７の実施形態で説明したとおり、固着層３５は、例えばＣｏＦｅ／ＩｒＭｎ／Ｐｙ積層膜で形成されている。トンネルバリア膜３６は、例えばＡｌ２Ｏ３膜で形成されている。また記録層７３は、例えばＮｉＦｅ合金で形成されている。そして、記録層７３上にキャップ層７１が形成され、キャップ層７１上に金属配線層３９が形成されている。なお、記録層７３は正の磁歪定数を有しており、記録層７３を形成するＮｉＦｅ合金は、トンネルバリア膜３６からキャップ層７１に向かう方向に従って、Ｎｉの含有率は連続的に変化し、低下していく。
【０１６０】
図４５（ａ）は、図４４におけるＸ８−Ｘ８’線方向に沿って、記録層７３の熱膨張率を示したグラフである。
図示するように、記録層７３の熱膨張率は、トンネルバリア膜３６との界面からキャップ層７１との界面に向かって連続的に変化し、１次関数またはｎ次の関数に従って低下していく。これは、ＮｉＦｅ合金におけるＮｉの含有率が減少するためである。
【０１６１】
本実施形態に係る構成によれば、上記第７の実施形態と同様の効果（１１）が得られる。上記第７の実施形態のように熱膨張率の異なる２つの層を重ねることなく、記録層７３の内部において、熱膨張率を変化させても、第７の実施形態と同様の作用効果が得られる。
【０１６２】
図４５（ｂ）は、本実施形態の変形例に係るＭＲＡＭの磁気抵抗素子の熱膨張率を示すグラフであり、図４４におけるＸ８−Ｘ８’線方向に沿って、各層の熱膨張率を示したグラフである。
図示するように、記録層７３の磁歪定数が負の場合には、Ｎｉ含有率をトンネルバリア膜３６の界面からキャップ層７１の界面に向かって増加させても、上記実施形態と同様の効果が得られる。
【０１６３】
なお前述の通り、トンネルバリア膜３６との界面における記録層７３の熱膨張率は、トンネルバリア膜３６と同程度であることが望ましい。
【０１６４】
次に、この発明の第９の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１乃至第６の実施形態において、記録層上にピエゾ効果膜を形成したものである。図４６は、本実施形態に係るＭＲＡＭの、特に磁気抵抗素子及びその周囲の構成の断面図である。なお図４６では、引き出し配線２２より上層の領域のみ図示している。
【０１６５】
図示するように、引き出し配線２２上に磁気抵抗素子２０が形成されている。磁気抵抗素子２０は、固着層３５、トンネルバリア膜３６、及び記録層３７を含んでいる。第７の実施形態で説明したとおり、固着層３５は、例えばＣｏＦｅ／ＩｒＭｎ／Ｐｙ積層膜で形成されている。トンネルバリア膜３６は、例えばＡｌ２Ｏ３膜で形成されている。また記録層３７は、例えばＮｉＦｅ合金で形成されている。そして、記録層３７上にピエゾ効果素子７４が形成され、ピエゾ効果膜７４上にキャップ層７１が形成されている。ピエゾ効果膜は、例えばＰｂ（Ｚｒ，Ｔｉ）Ｏ３やＰＺＴ等を用いることが出来、ピエゾ効果を生じさせる材料で有れば限定されない。
【０１６６】
本実施形態に係る構成によれば、上記第１乃至第６の実施形態で説明した（１）乃至（１０）の効果に加えて、下記（１２）の効果が得られる。
【０１６７】
（１２）磁気抵抗素子の書き込み閾値をより効果的に低減できる。
本効果は、上記（１１）とほぼ同様の作用によって得られるものである。本実施形態に係る構成であると、記録層３７上にピエゾ効果膜７４が形成されている。ピエゾ効果膜は、電界が与えられることで歪みを生ずる。従って、書き込み時に電流Ｉｓｅｌｅｃｔを磁気抵抗素子２０に流すことでピエゾ効果膜７４は歪みを生じる。この歪みの影響を受けて、記録層３７では、上記第７、第８の実施形態と同様に、磁歪の逆効果によって、スピンの向きが容易軸方向から逸れるように回転する。この結果、書き込み閾値磁界が低下する。すなわち、ジュール発熱による効果と併せて、書き込み閾値磁界が低下し、その結果、より小さな書き込み電流Ｉｗｒｉｔｅによる書き込み動作が可能となる。
【０１６８】
なお、選択メモリセルに対する電流Ｉｓｅｌｅｃｔの供給を停止すれば、選択メモリセルの温度は低下し、記録層に生じる歪みも緩和される。従って、書き込み閾値磁界は再び増大し（元に戻り）、誤書き込みを防止できる。
【０１６９】
また、本実施形態と上記第７、第８の実施形態とを組み合わせても良い。すなわち、記録層の熱膨張率を上記第７、第８の実施形態で説明したような分布とし、更に記録層上にピエゾ効果膜を形成しても良い。
【０１７０】
次に、この発明の第１０の実施形態に係る半導体記憶装置について、図４７を用いて説明する。本実施形態は、上記第１、第２の実施形態で説明したＭＲＡＭの構成において、ビット線ドライバとビット線との接続関係を工夫したものである。図４７は、本実施形態に係るＭＲＡＭのブロック図である。
【０１７１】
図示するように、本実施形態に係るＭＲＡＭの構成は、図１において、カラムデコーダ１２を２つのカラムデコーダ１６０、１７０に分割し、センスアンプ１３を２つのセンスアンプ１８０、１９０に分割し、ビット線ドライバ１４を２つのビット線ドライバ２００、２１０に分割したものである。カラムデコーダ１６０、センスアンプ１８０、及びビット線ドライバ２００は、メモリセルアレイ１１を挟んで、カラムデコーダ１７０、センスアンプ１９０、及びビット線ドライバ２１０と対向するように配置されている。
【０１７２】
ビット線ドライバ２００は、カラムデコーダ１６０で得られたカラムアドレスデコード信号に基づいて、偶数列のビット線ＢＬ０、ＢＬ２、ＢＬ４、…ＢＬ（ｎ−１）に電流を供給する。センスアンプ１８０は、偶数列のビット線ＢＬ０、ＢＬ２、ＢＬ４、…ＢＬ（ｎ−１）に読み出されたデータを増幅する。
【０１７３】
ビット線ドライバ２１０は、カラムデコーダ１７０で得られたカラムアドレスデコード信号に基づいて、奇数列のビット線ＢＬ１、ＢＬ３、ＢＬ５、…ＢＬｎに電流を供給する。センスアンプ１９０は、奇数列のビット線ＢＬ１、ＢＬ３、ＢＬ５、…ＢＬｎに読み出されたデータを増幅する。
【０１７４】
上記構成のＭＲＡＭによれば、更に下記（１３）の効果が併せて得られる。  （１３）ＭＲＡＭのセル面積を縮小できる。すなわち、本実施形態に係る構造によれば、偶数列及び奇数列のビット線毎に、ビット線ドライバ及びセンスアンプをメモリセルアレイの上下に分けて配置している。ビット線ドライバ及びセンスアンプの幅が大きいことによりメモリセルアレイを小さくできない場合には、本構成のようにビット線ドライバ及びセンスアンプを分散して配置することで、メモリセルアレイを小さく出来る。その結果、ＭＲＡＭの占有面積を削減でき、高密度なＭＲＡＭが実現できる。
【０１７５】
図４８は、本実施形態の第１変形例に係るＭＲＡＭのブロック図である。本変形例は、上記第１０の実施形態を第３の実施形態で説明したＭＲＡＭに適用したものである。図示するように、クロスポイント型のメモリセルを有する場合にも、本実施形態は適用出来る。
【０１７６】
図４９は、本実施形態の第２変形例に係るＭＲＡＭのブロック図である。本変形例は、上記第１０の実施形態を第４の実施形態で説明したＭＲＡＭに適用したものである。図示するように、本変形例に係るＭＲＡＭの構成は、図２４において、ロウデコーダ１４０を２つのロウデコーダ２５０、２７０に分割し、ワード線ドライバ１５０を２つのワード線ドライバ２６０、２８０に分割したものである。ロウデコーダ２５０、及びワード線ドライバ２６０は、メモリセルアレイ１１を挟んで、ロウデコーダ２７０、及びワード線ドライバ２８０と対向して配置されている。
【０１７７】
ワード線ドライバ２６０は、ロウデコーダ２５０で得られたロウアドレスデコード信号に基づいて、偶数行のワード線ＷＬ０、ＷＬ２、ＷＬ４、…ＷＬ（ｍ−１）に電流を供給する。ワード線ドライバ２８０は、ロウデコーダ２７０で得られたロウアドレスデコード信号に基づいて、奇数行のワード線ＷＬ１、ＷＬ３、ＷＬ５、…ＷＬｍに電流を供給する。
【０１７８】
本変形例によっても、上記（１３）の効果が得られる。すなわち、本変形例に係る構造によれば、偶数行及び奇数行のワード線毎に、ワード線ドライバをメモリセルアレイの上下に分けて配置している。ワード線ドライバの幅が大きいことによりメモリセルアレイを小さくできない場合には、本構成のようにワード線ドライバを分散して配置することで、メモリセルアレイを小さく出来る。その結果、ＭＲＡＭの占有面積を削減でき、高密度なＭＲＡＭが実現できる。
【０１７９】
なお、本実施形態及びその変形例は、上記第１乃至第４の実施形態を例に挙げて説明したが、メモリセル及びその周囲の構成が、上記第５乃至第９の実施形態で説明した構造である場合にも適用できるのは言うまでもない。
【０１８０】
次に、この発明の第１１の実施形態に係る半導体記憶装置について、図５０を用いて説明する。本実施形態は、上記第１乃至第３の実施形態で説明したＭＲＡＭにおいて、カラムデコーダ、センスアンプ、及びビット線ドライバ等を、複数のメモリセルアレイ間で共用するものである。図５０は、本実施形態に係るＭＲＡＭのブロック図である。
【０１８１】
図示するように、ビット線に沿った方向で隣接する２つのメモリセルアレイ１１、１１を備えている。そして、隣接する２つのメモリセルアレイ１１、１１間の領域に、カラムデコーダ２２０、センスアンプ２３０、及びビット線ドライバ２４０が配置されている。ビット線ドライバ２４０は、カラムデコーダ２２０で得たカラムアドレスデコード信号に基づいて、いずれか（または両方）のメモリセルアレイ１１のビット線に電流を供給する。センスアンプ２３０は、カラムデコーダ２２０で得たカラムアドレスデコード信号に基づいて、２つのメモリセルアレイ１１のいずれかにおけるビット線に読み出したデータを増幅する。
【０１８２】
上記構成のＭＲＡＭによれば、更に下記（１４）の効果が併せて得られる。  （１４）読み出し精度を向上できる。すなわち、本実施形態に係る構成であると、隣接するメモリセルアレイ間にカラムデコーダ、センスアンプ、及びビット線ドライバを配置し、これらを２つのメモリセルアレイ間で共用している。この点、上記第１乃至第３の実施形態で説明した図１及び図１７に示す構成と比較すると、上記第１乃至第４の実施形態において単にメモリセルアレイ１１の規模をビット線方向に２倍した場合に比べて、本実施形態に係る構成の方が、ビット線ドライバ及びセンスアンプからメモリセルまでの距離が短くなる。従って、ビット線配線抵抗による電位低下の影響が小さくなるため、データの読み出し精度を向上できる。また、センスアンプ及びビット線ドライバを２つのメモリセルアレイで共用するから、センスアンプ及びビット線ドライバの占有面積を削減できる。その結果、信頼性が高く、且つ安価なＭＲＡＭが実現できる。
【０１８３】
図５１は、本実施形態の変形例に係るＭＲＡＭのブロック図である。本変形例は、上記第１１の実施形態を、第４の実施形態で説明した図２４の構成に適用したものである。図示するように、ビット線に沿った方向で隣接する２つのメモリセルアレイ１１、１１間の領域に、カラムデコーダ２９０、センスアンプ３００、選択用ビット線ドライバ３１０、及び書き込み用ビット線ドライバ３２０が配置されている。これらは、２つのメモリセルアレイ１１、１１間で共用される。すなわち、選択用ビット線ドライバ３１０は、カラムデコーダ２９０で得たカラムアドレスデコード信号に基づいて、いずれか（または両方）のメモリセルアレイ１１の選択用ビット線ＳＢＬに電流を供給する。書き込み用ビット線ドライバ３２０は、カラムアドレスデコード信号に基づいて、いずれか（または両方）のメモリセルアレイ１１の書き込み用ビット線ＷＢＬに電流を供給する。センスアンプ３００は、カラムアドレスデコード信号に基づいて、２つのメモリセルアレイ１１のいずれかにおけるビット線ＳＢＬに読み出したデータを増幅する。
【０１８４】
上記構成によっても、上記（１３）の効果が得られる。なお、本実施形態及びその変形例は、上記第１乃至第４の実施形態を例に挙げて説明したが、メモリセル及びその周囲の構成が、上記第５乃至第９の実施形態で説明した構造である場合にも適用できるのは言うまでもない。また上記第１０の実施形態と第１１の実施形態とを組み合わせても良い。
【０１８５】
上記のように、この発明の第１乃至第１１の実施形態に係るＭＲＡＭによれば書き込み時において、２つの強磁性体膜でトンネルバリア膜を挟んだ構造を有する磁気抵抗素子に、一方の強磁性体膜からトンネルバリア膜を貫通して他方の強磁性体膜に流れる電流Ｉｓｅｌｅｃｔを供給している。その結果、選択メモリセルに含まれる磁気抵抗素子が高温化され、書き込み閾値が低下する。従って、１本の配線によって形成した磁場によって、データの書き込みが可能となる。またその際。高温化されることによって磁気抵抗素子の書き込み閾値が低下しているので、必要な書き込み電流は従来に比べて大幅に少なくて済む。その結果、電流ドライバ回路を小さくできる。更に、書き込み時においては、選択メモリセルの磁気抵抗素子のみが高温化され、非選択メモリセルの磁気抵抗素子は高温化されない。すなわち、選択メモリセルのみが、書き込み閾値を低下される。従って、誤書き込みの発生を効果的に防止出来、ＭＲＡＭの書き込み動作の信頼性を向上できる。
【０１８６】
また、上記第１乃至第１１の実施形態に係るＭＲＡＭによれば、従来技術で説明した、ＦｅＭｎを記録層として用いたＧＭＲ素子に比べて、下記のような効果が得られる。従来技術で説明したＧＭＲ素子においては、反強磁性膜であるＦｅＭｎがＮｅｅｌ温度以上に熱せられることで、反強磁性−強磁性転移が生じる。更に、センス線とワード線の２軸によって発生された磁場によって、ＦｅＭｎのスピンの向きが逆転される。文献中では、センス線を流れる電流が５ｍＡ程度、ワード線を流れる電流が２００ｍＡであり、電流値が非常に大きい。ところで、微細化が進行した場合、ＭＴＪ素子の記録層の形状を制御することは困難となる。従って、製造工程の管理上、例えば短軸方向の長さのみを管理するのが現実的であり、長軸方向の長さには有る程度のバラツキを許容しておく必要がある。この場合、容易軸方向の反転磁界は良くコントロールされるが、困難軸方向の特性をコントロールすることは至難である。すなわち、ワード線とビット線の２軸によって発生された磁場によって書き込み動作を行う際に、その動作マージンの確保が困難となる。しかし、この発明の第１乃至第１１の実施形態によれば、メモリセルにＭＴＪ素子を用い、トンネルバリア膜に垂直にトンネル電流を流すことでＭＴＪ素子を加熱している。この電流は、記録層に対して有効な磁場を発生するものではない。すなわち、１本の配線によって発生される磁場によって、書き込みが行われ、完全な１軸磁場による書き込み動作が実現されている。そして、ＭＴＪ素子の加熱は、上記ＧＭＲ素子を用いた場合のセンス線に流れる電流量よりも大幅に小さいトンネル電流で有効に行われる。従って、微細化が進行した場合であっても、書き込み時の動作マージンを十分に確保することが出来、ＭＲＡＭの動作信頼性が向上される。
【０１８７】
なお、電流Ｉｓｅｌｅｃｔによって発生する磁場により非選択メモリセルが半選択状態となることを防止するため、電流Ｉｓｅｌｅｃｔの大きさは、書き込み電流Ｉｗｒｉｔｅの１／３程度以下であることが望ましい。
【０１８８】
また、磁気抵抗素子としてＭＴＪ素子を用いた場合、その抵抗値は１０ｋΩ程度であり、ＧＭＲ（Ｇｉａｎｔ  Ｍａｇｎｅｔｏ  Ｒｅｓｉｓｔｉｖｅ）素子等を用いる場合に比べて高抵抗が得られる。発熱量は、（抵抗値）×（電流値）２で表される。従って、磁気抵抗素子としてＭＴＪ素子を用いることにより、磁気抵抗素子を効率的に発熱させることが出来、電流Ｉｓｅｌｅｃｔを大幅に低減できる。
【０１８９】
また、回路アーキテクチャ上、電流Ｉｓｅｌｅｃｔの向きと読み出し電流Ｉｒｅａｄの向きとを、上記実施形態とは逆向きにした方が、回路面積を縮小出来る場合がある。この場合には、図５２に示すように、メモリセルに含まれる選択トランジスタを、ｐチャネルＭＯＳトランジスタとすることで実現できる。このような構成とすることにより、電流Ｉｓｅｌｅｃｔ及び読み出し電流Ｉｒｅａｄを上記実施形態と逆向きにした場合であっても、基板バイアス効果を抑制出来、読み出し動作及び書き込み動作の安定したＭＲＡＭが得られる。
【０１９０】
なお、材料やアーキテクチャの都合上、電流Ｉｓｅｌｅｃｔと書き込み電流Ｉｗｒｉｔｅとが同程度となってしまう場合には、Ｉｓｅｌｅｃｔを供給する配線と記録層との距離を、磁場を形成するためのＩｗｒｉｔｅを供給する配線と記録層との距離よりも大きくすることが有効である。配線から発生する磁界の強さは、近似的に距離に反比例するため、前者を後者の３倍程度以上とすることが望ましい。
【０１９１】
更に、上記第１乃至第４の実施形態では、電流Ｉｓｅｌｅｃｔを供給した後に書き込み電流Ｉｗｒｉｔｅを供給する場合について説明した。しかし、先に書き込み電流Ｉｗｒｉｔｅを供給した状態で、電流Ｉｓｅｌｅｃｔを供給しても良い。この場合、常温での書き込み閾値以下の磁界を印加した状態で、選択メモリセルを高温に上げることで書き込み閾値を下げて書き込みを行う。なお、この場合でも、磁気抵抗素子の温度を下げるのは磁界の印加を停止する前であることが望ましい。
【０１９２】
また、電流Ｉｓｅｌｅｃｔの向きに関しては、トンネルバリア膜を貫通する電子が固着層から記録層に向かって流れる場合に、効果的に書き込み閾値が反転する。換言すれば、トンネルバリア膜を介在して設けられた２つの強磁性体膜のうち、記録層を高電位として電流Ｉｓｅｌｅｃｔを供給することが望ましい。すなわち、トンネルバリア膜をトンネルして来た電子が、記録層に衝突することでエネルギーを失う。そして、その結果記録層が加熱されていると考えられる。また、第６の実施形態を除く実施形態のように、引き出し配線が記録層と固着層とのいずれか一方にのみ接して形成される場合には、引き出し配線に接する側を高電位とすることが望ましい。
【０１９３】
また、上記第１乃至第１１の実施形態及びその変形例では、磁気抵抗素子としてＭＴＪ素子を用いたメモリセルの場合を例に挙げて説明したが、例えばＧＭＲ素子や、ＣＭＲ（Ｃｏｌｏｓｓａｌ  Ｍａｇｎｅｔｏ  Ｒｅｓｉｓｔｉｖｅ）素子を用いる場合であっても良い。
【０１９４】
本発明の第１乃至１１の実施の形態に係る磁気ランダムアクセスメモリ（半導体記憶装置）においては、様々な適用例が可能である。これらの適用例のいくつかを図５３乃至図５９に示す。
【０１９５】
（適用例１）
一例として、図５３はデジタル加入者線（ＤＳＬ）用モデムのＤＳＬデータパス部分を示す。このモデムは、プログラマブルデジタルシグナルプロセッサ（ＤＳＰ）４００と、アナログ−デジタルコンバータ４１０と、デジタル−アナログコンバータ４２０と、フィルタ４３０、４４０と、送信ドライバ４５０と、受信機増幅器４６０とを含む。図５３では、バンドパスフィルタを省略している。その代わり、回線コードプログラムをホールドできる種々のタイプの、オプションのメモリとして、本発明の第１乃至第１１の実施形態に係る磁気ランダムアクセスメモリ４７０とＥＥＰＲＯＭ４８０を示している。
【０１９６】
なお、本適用例では、回線コードプログラムをホールドするためのメモリとして磁気ランダムアクセスメモリ、ＥＥＰＲＯＭの二種類のメモリを用いている。しかし、ＥＥＰＲＯＭを磁気ランダムアクセスメモリに置き換えてもよく、また二種類のメモリを用いず、磁気ランダムアクセスメモリのみを用いるようにしてもよい。
【０１９７】
（適用例２）
別の例として、図５４は、携帯電話端末における、通信機能を実現する部分を示す。図５４に示すように、通信機能を実現する部分は、送受信アンテナ５０１、アンテナ共用器５０２、受信部５０３、ベースバンド処理部５０４、音声コーデックとし用いられるＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）５０５、スピーカ（受話器）５０６、マイクロホン（送話器）５０７、送信部５０８、周波数シンセサイザ５０９を備えている。
【０１９８】
また、図５４に示すように、携帯電話端末６００には、当該携帯電話端末の各部を制御する制御部５００が設けられている。制御部５００は、ＣＰＵ５２１と、ＲＯＭ５２２と、本発明の第１乃至第１１の実施形態に係る磁気ランダムアクセスメモリ（ＭＲＡＭ）５２３と、フラッシュメモリ５２４とが、ＣＰＵバス５２５を通じて接続されて形成されたマイクロコンピュータである。
【０１９９】
ここで、ＲＯＭ５２２は、ＣＰＵ５２１において実行されるプログラムや、表示用のフォント等の必要となるデータが予め記憶されたものである。また、ＭＲＡＭ５２３は、主に作業領域として用いられるものであり、ＣＰＵ５２１がプログラム実行中において、必要に応じて計算途中のデータなどを必要に応じて記憶したり、制御部５００と、各部との間でやり取りするデータを一時記憶したりするなどの場合に用いられる。また、フラッシュメモリ５２４は、携帯電話端末６００の電源がオフされても例えば直前の設定条件などを記憶しておき、次の電源オン時に同じ設定にするような使用方法をする場合に、それらの設定パラメータを記憶しておくものである。すなわち、フラッシュメモリ５２４は、携帯電話端末の電源がオフにされてもこれに記憶されているデータが消滅してしまうことのない不揮発性メモリである。
【０２００】
なお、本適用例では、ＲＯＭ５２２、ＭＲＡＭ５２３、フラッシュメモリ５２４を用いているが、フラッシュメモリ５２４を本発明の第１乃至第１１の実施形態に係る磁気ランダムアクセスメモリに置き換えてもよいし、さらに、ＲＯＭ５２２も本発明の第１乃至第１１の実施形態に係る磁気ランダムアクセスメモリに置き換えることも可能である。
【０２０１】
（適用例３）
図５５乃至５９は、本発明の第１乃至第１１の実施形態に係る磁気ランダムアクセスメモリをスマートメディア等のメディアコンテンツを収納するカード（ＭＲＡＭカード）に適用した例を示す。
【０２０２】
図５５において、ＭＲＡＭカード７００は、ＭＲＡＭチップ７０１、開口部７０２、シャッター７０３、外部端子７０４を備えている。ＭＲＡＭチップ７０１はカード本体７００内部に収納されており、開口部７０２により、外部に露出している。ＭＲＡＭカード携帯時には、ＭＲＡＭチップ７０１はシャッター７０３で被覆されている。シャッター７０３は外部磁場を遮蔽する効果のある材料、例えばセラミックからなっている。データを転写する場合には、シャッター７０３を開放してＭＲＡＭチップ７０１を露出させて行う。外部端子７０４はＭＲＡＭカードに記憶されたコンテンツデータを外部に取り出すためのものである。
【０２０３】
図５６、図５７は、ＭＲＡＭカードにデータを転写するための転写装置を示す。この転写装置はカード挿入型の転写装置の上面図、及び断面図である。エンドユーザの使用する第２ＭＲＡＭカード７５０を転写装置８００の挿入部８１０より挿入し、ストッパ８２０で止まるまで押し込む。ストッパ８２０は第１ＭＲＡＭ８５０と第２ＭＲＡＭカードを位置あわせするための部材としても用いられる。第２ＭＲＡＭカード７５０が所定位置に配置されると同時に第１ＭＲＡＭに記憶されたデータが第２ＭＲＡＭカードに転写される。
【０２０４】
図５８は、はめ込み型の転写装置を示す。これは、図の矢印で示すように、ストッパ８２０を目標に、第１ＭＲＡＭ上に第２ＭＲＡＭカードをはめ込みように載置するタイプである。転写方法についてはカード挿入型と同一であるので、説明を省略する。
【０２０５】
図５９は、スライド型の転写装置を示す。これは、ＣＤ−ＲＯＭドライブ、ＤＶＤドライブと同様、転写装置８００に受け皿スライド８６０が設けられており、この受け皿スライド８６０が図の矢印で示すように動作する。受け皿スライド８６０が図の点線の状態に移動したときに第２ＭＲＡＭカード７５０を受け皿スライド８６０に載置し、第２ＭＲＡＭカードを転写装置８００内部へ搬送する。ストッパ８２０に第２ＭＲＡＭカード先端部が当接するように搬送される点、および転写方法についてはカード挿入型と同一であるので、説明を省略する。
【０２０６】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【０２０７】
【発明の効果】
以上説明したように、この発明によれば、チップサイズを低減できる半導体記憶装置及びそのデータ書き込み方法を提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係るＭＲＡＭのブロック図。
【図２】この発明の第１の実施形態に係るＭＲＡＭの平面図。
【図３】図２におけるＸ１−Ｘ１’線に沿った断面図。
【図４】この発明の第１の実施形態に係るＭＲＡＭの書き込み方法のフローチャート。
【図５】この発明の第１の実施形態に係るＭＲＡＭの、書き込み時におけるメモリセルアレイの回路図。
【図６】この発明の第１の実施形態に係るＭＲＡＭの、書き込み時におけるメモリセルアレイの回路図。
【図７】この発明の第１の実施形態に係るＭＲＡＭの、読み出し時におけるメモリセルアレイの回路図。
【図８】この発明の第１の実施形態に係るＭＲＡＭの備える磁気抵抗素子のアステロイド曲線を示すグラフ。
【図９】この発明の第１の実施形態に係るＭＲＡＭの備える磁気抵抗素子のアステロイド曲線を示すグラフ。
【図１０】この発明の第２の実施形態に係るＭＲＡＭの断面図であり、図２におけるＸ１−Ｘ１’線に沿った断面図。
【図１１】この発明の第２の実施形態に係るＭＲＡＭの書き込み方法のフローチャート。
【図１２】この発明の第２の実施形態に係るＭＲＡＭの、書き込み時におけるメモリセルアレイの回路図。
【図１３】この発明の第２の実施形態に係るＭＲＡＭの、書き込み時におけるメモリセルアレイの回路図。
【図１４】この発明の第２の実施形態に係るＭＲＡＭの、書き込み時におけるメモリセルアレイの回路図。
【図１５】この発明の第２の実施形態に係るＭＲＡＭの、書き込み時におけるメモリセルアレイの回路図。
【図１６】この発明の第２の実施形態に係るＭＲＡＭの、読み出し時におけるメモリセルアレイの回路図。
【図１７】この発明の第３の実施形態に係るＭＲＡＭのブロック図。
【図１８】この発明の第３の実施形態に係るＭＲＡＭの平面図。
【図１９】図１８におけるＸ２−Ｘ２’線に沿った断面図。
【図２０】この発明の第３の実施形態に係るＭＲＡＭの書き込み方法のフローチャート。
【図２１】この発明の第３の実施形態に係るＭＲＡＭの、書き込み時におけるメモリセルアレイの回路図。
【図２２】この発明の第３の実施形態に係るＭＲＡＭの、書き込み時におけるメモリセルアレイの回路図。
【図２３】この発明の第３の実施形態に係るＭＲＡＭの、読み出し時におけるメモリセルアレイの回路図。
【図２４】この発明の第４の実施形態に係るＭＲＡＭのブロック図。
【図２５】この発明の第４の実施形態に係るＭＲＡＭの平面図。
【図２６】図２５におけるＸ３−Ｘ３’線に沿った断面図。
【図２７】この発明の第４の実施形態に係るＭＲＡＭの書き込み方法のフローチャート。
【図２８】この発明の第４の実施形態に係るＭＲＡＭの、書き込み時におけるメモリセルアレイの回路図。
【図２９】この発明の第４の実施形態に係るＭＲＡＭの、書き込み時におけるメモリセルアレイの回路図。
【図３０】この発明の第４の実施形態に係るＭＲＡＭの、読み出し時におけるメモリセルアレイの回路図。
【図３１】この発明の第５の実施形態に係るＭＲＡＭの断面図であり、図２におけるＸ１−Ｘ１’線に沿った断面図。
【図３２】この発明の第５の実施形態に係るＭＲＡＭの断面図であり、図１８におけるＸ２−Ｘ２’線に沿った断面図。
【図３３】この発明の第５の実施形態に係るＭＲＡＭの断面図であり、図２５におけるＸ３−Ｘ３’線に沿った断面図。
【図３４】この発明の第６の実施形態に係るＭＲＡＭの断面図であり、図２におけるＸ４−Ｘ４’線に沿った断面図。
【図３５】この発明の第６の実施形態に係るＭＲＡＭの断面図であり、図１８におけるＸ５−Ｘ５’線に沿った断面図。
【図３６】この発明の第６の実施形態に係るＭＲＡＭの断面図であり、図２５におけるＸ６−Ｘ６’線に沿った断面図。
【図３７】この発明の第６の実施形態に係るＭＲＡＭの断面図であり、図２におけるＸ４−Ｘ４’線方向に沿った断面図。
【図３８】この発明の第６の実施形態に係るＭＲＡＭの断面図であり、図１８におけるＸ５−Ｘ５’線方向に沿った断面図。
【図３９】この発明の第６の実施形態に係るＭＲＡＭの断面図であり、図２５におけるＸ６−Ｘ６’線方向に沿った断面図。
【図４０】この発明の第７の実施形態に係るＭＲＡＭの備えるメモリセルの一部断面図。
【図４１】この発明の第７の実施形態に係るＭＲＡＭの備える磁気抵抗素子のトンネルバリア膜及び記録層の熱膨張率を示すグラフ。
【図４２】この発明の第７の実施形態に係るＭＲＡＭの備えるメモリセルの一部断面図。
【図４３】この発明の第７の実施形態の変形例に係るＭＲＡＭの備える磁気抵抗素子のトンネルバリア膜及び記録層の熱膨張率を示すグラフ。
【図４４】この発明の第８の実施形態に係るＭＲＡＭの備えるメモリセルの一部断面図。
【図４５】この発明の第８の実施形態に係るＭＲＡＭの備える磁気抵抗素子の記録層の熱膨張率を示すグラフであり、（ａ）図は磁歪定数が正の場合、（ｂ）図は磁歪定数が負の場合を示す図。
【図４６】この発明の第９の実施形態に係るＭＲＡＭの備えるメモリセルの一部断面図。
【図４７】この発明の第１０の実施形態に係るＭＲＡＭのブロック図。
【図４８】この発明の第１０の実施形態の第１変形例に係るＭＲＡＭのブロック図。
【図４９】この発明の第１０の実施形態の第２変形例に係るＭＲＡＭのブロック図。
【図５０】この発明の第１１の実施形態に係るＭＲＡＭのブロック図。
【図５１】この発明の第１１の実施形態の変形例に係るＭＲＡＭのブロック図。
【図５２】この発明の第１乃至第１１の実施形態の変形例に係るＭＲＡＭのメモリセルの回路図。
【図５３】この発明の第１乃至第１１の実施形態に係るＭＲＡＭを備えたモデムのブロック図。
【図５４】この発明の第１乃至第１１の実施形態に係るＭＲＡＭを備えた携帯電話端末のブロック図。
【図５５】この発明の第１乃至第１１の実施形態に係るＭＲＡＭを備えたカードのブロック図。
【図５６】この発明の第１乃至第１１の実施形態に係るＭＲＡＭを備えたカードのデータを転写する転写装置の上面図。
【図５７】この発明の第１乃至第１１の実施形態に係るＭＲＡＭを備えたカードのデータを転写する転写装置の断面図。
【図５８】この発明の第１乃至第１１の実施形態に係るＭＲＡＭを備えたカードのデータを転写する転写装置の断面図。
【図５９】この発明の第１乃至第１１の実施形態に係るＭＲＡＭを備えたカードのデータを転写する転写装置の断面図。
【符号の説明】
１０…ＭＲＡＭ、１１…メモリセルアレイ、１２、１００、１６０、１７０、２２０、２９０…カラムデコーダ、１３、１８０、１９０、２３０、３００…センスアンプ、１４、２００、２１０、２４０…ビット線ドライバ、１５、１６、１４０、２５０、２７０…ロウデコーダ、１７…選択用ワード線ドライバ、１８、１９…書き込みワード線ドライバ、２０…磁気抵抗素子、２１…スイッチングトランジスタ、２２、６０…引き出し配線、２３、２４、３０、３４、４０、５０、６１…コンタクトプラグ、２５…半導体基板、２６…不純物拡散層、２７…ゲート電極、２８…シリサイド膜、２９、３３、３８、５２、５３、５６、６２…層間絶縁膜、３１、３２、３９、４１、５１、５４、５５…金属配線層、３５…強磁性層（固着層）、３６…トンネルバリア膜、３７、７２…強磁性層（記録層）、１１０、３１０…選択用ビット線ドライバ、１２０、１３０、３２０…書き込みビット線ドライバ、１５０、２６０、２８０…ワード線ドライバ、６３…空洞、７０、７１、７３…ＮｉＦｅ膜、７２…キャップ層、７４…ピエゾ効果膜、４００、５０５…ＤＳＰ、４１０…Ａ／Ｄコンバータ、４２０…Ｄ／Ａコンバータ、４３０、４４０…フィルタ、４５０…送信ドライバ、４６０…受信機増幅器、４７０、５２３、７０１、８５０…ＭＲＡＭ、４８０…ＥＥＰＲＯＭ、５００…制御部、５０１…送受信アンテナ、５０２…アンテナ共用器、５０３…受信部、５０４…ベースバンド処理部、５０６…スピーカ、５０７…マイクロホン、５０８…送信部、５０９…周波数シンセサイザ、５１１…音声データ再生処理部、５１３…ＬＣＤコントローラ、５１４…ＬＣＤ、５１５…リンガ、５２１…ＣＰＵ、５２２…ＲＯＭ、５２４…フラッシュメモリ、５２５…ＣＰＵバス、５３１、５３３、５３５…インターフェース、５３２…外部メモリスロット、５３４…キー操作部、６００…携帯電話端末、７００…ＭＲＡＭカード、７０２…開口部、７０３…シャッター、７０４、８３０…外部端子、８００…転写装置、８１０…挿入部、８２０…ストッパ、８６０…受け皿スライド
【図１】
2005064050.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2005064050.tif 000011
【図１０】
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【図１１】
2005064050.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
2005064050.tif 000020
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
2005064050.tif 000026
【図２５】
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【図２６】
2005064050.tif 000028
【図２７】
2005064050.tif 000029
【図２８】
2005064050.tif 000030
【図２９】
2005064050.tif 000031
【図３０】
2005064050.tif 000032
【図３１】
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【図３２】
2005064050.tif 000034
【図３３】
2005064050.tif 000035
【図３４】
2005064050.tif 000036
【図３５】
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【図３６】
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【図３７】
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【図３８】
2005064050.tif 000040
【図３９】
2005064050.tif 000041
【図４０】
2005064050.tif 000042
【図４１】
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【図４２】
2005064050.tif 000044
【図４３】
2005064050.tif 000045
【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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