(57)【要約】【課題】ビットライン電極の面積を減少させて低いビットラインキャパシタンスを具現することができる半導体素子のビットライン形成方法を提供すること。【解決手段】半導体素子のディーラムでビットラインを形成するためのラインパターニング工程を行うとき、コンタクトホール３０，３２を備えた層間絶縁膜の上部にバリアーメタル層３４及び化学気相蒸着法によるタングステン層３６を順次形成して前記コンタクトホール３０，３２を埋め込み、層間絶縁膜が露出するまで前述の二つの層を除去した後、露出した層間絶縁膜の上部に対し物理的気相蒸着法で薄い厚さのタングステン層を再形成する。【選択図】図５
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【特許請求の範囲】
【請求項１】
半導体素子のビットライン形成方法であって、
素子分離膜が形成された半導体基板の上部にゲート電極を形成する段階と、
前記ゲート電極を含む半導体基板上に層間絶縁膜を形成する段階と、
前記層間絶縁膜を選択的に食刻して前記ゲート電極の上部及び前記半導体基板が露出したビットラインコンタクトホールを形成する段階と、
前記ビットラインコンタクトホールを備えた層間絶縁膜パターンの上部にバリアーメタル層を形成する段階と、
前記バリアーメタル層の上部にＣＶＤタングステン層を形成して前記コンタクトホールを埋め込む段階と、
前記層間絶縁膜パターンが露出するまで、前記ＣＶＤタングステン層及び前記バリアーメタル層を研磨してビットラインコンタクトプラグを形成する段階と、
前記露出された層間絶縁膜及び前記ビットラインコンタクトプラグの上部にＰＶＤタングステン層を形成する段階と、
前記ＰＶＤタングステン層に対する選択的食刻工程を行ってタングステンビットラインを形成する段階とを含むことを特徴とする半導体素子のビットライン形成方法。
【請求項２】
前記ＰＶＤタングステン層は、５００〜７００Åの厚さを有することを特徴とする請求項１に記載の半導体素子のビットライン形成方法。
【請求項３】
前記バリアーメタル層は、チタニウム／チタニウムナイトリドを含むことを特徴とする請求項１に記載の半導体素子のビットライン形成方法。
【請求項４】
前記バリアーメタル層は、１００〜２００Åの厚さを有することを特徴とする請求項１に記載の半導体素子のビットライン形成方法。
【請求項５】
前記ＣＶＤタングステン層は、２０００〜３０００Åの厚さを有することを特徴とする請求項１に記載の半導体素子のビットライン形成方法。
【請求項６】
前記バリアーメタル層及びＣＶＤタングステン層に対する研磨工程は、スルファーヘキサフルオリドガスを利用したエッチバック工程を含むことを特徴とする請求項１に記載の半導体素子のビットライン形成方法。
【請求項７】
前記ＰＶＤタングステン層の形成前に、スパッタ食刻工程を層間絶縁膜及びビットラインコンタクトプラグの上部に対し行う段階をさらに含むことを特徴とする請求項１に記載の半導体素子のビットライン形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子のビットライン形成方法に関し、具体的には、半導体素子のディーラム（Dynamic Random Access Memory：以下、ＤＲＡＭと記す）でビットラインを形成するためのラインパターニング工程を行うとき、コンタクトホールを備えた層間絶縁膜の上部にバリアーメタル層及び化学気相蒸着（Chemical Vapor Deposition：以下、ＣＶＤと記す）法によるタングステン層を順次形成して前記コンタクトホールを埋め込んだ後、層間絶縁膜が露出するまで前述の二つの層を除去し、露出した層間絶縁膜の上部に対し物理的気相蒸着（Physical Vapor Deposition：以下、ＰＶＤと記す）法で薄い厚さのタングステン層を再形成することにより、層間絶縁膜の上部から除去されたバリアーメタル層分のビットライン電極の面積が減少し、低いビットラインキャパシタンスを具現することができる半導体素子のビットライン形成方法に関する。
【背景技術】
【０００２】
現在、半導体メモリ装置が高集積化と大容量化されるに伴い、充電又は放電されるビットラインの数を増加しながらメモリ装置のＤＲＡＭの容量も増加したところ、半導体メモリのセルの大きさが縮小されて素子の動作に必要な最小限のキャパシタの静電容量を確保するのが困難になった。前記静電容量（Ｃ）は、下記式（１）のように誘電率（ε）と貯蔵電極の表面積（Ａ）に比例し、誘電膜の厚さ（ｄ）に反比例する。
【数１】
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【０００３】
前述したように、素子の静電容量を確保できなければセルアレイを構成する各種配線のカップリングキャパシタンスが増加し、次いで後続センス増幅器のセンシングマージンが減少するので、セルキャパシタンス（Ｃｓ）を増加させるか、ビットラインキャパシタンス（Ｃｂ）を減少させる方法を利用して静電容量を確保しようとした。
【０００４】
しかし、セルキャパシタンスを増加させる方法を利用するためには誘電定数の大きい誘電体物質を用いるか、キャップ酸化膜の高さを形成させなければならない等工程方法が複雑である。そこで、最近は低い抵抗を有するタングステンとチタニウムナイトリド（ＴｉＮ）でビットラインの配線を構成してビットラインのキャパシタンスを減少させる方法が多用されている。しかし、このような方法でもビットラインキャパシタンスを効果的に減少させることができないので、これを解決するための研究が続けられている。
【０００５】
このような従来の半導体素子のビットライン形成方法は、図８〜図１１を挙げて説明することができる。
【０００６】
図８に示されているように、素子分離膜２を備えた半導体基板１の上部に多結晶シリコン層（図示省略）、ゲート電極用導電体層（図示省略）及びハードマスク窒化膜（図示省略）を順次形成する。
【０００７】
前述の形成されたハードマスク窒化膜（図示省略）、ゲート電極用導電体層（図示省略）及び多結晶シリコン層（図示省略）に対する選択的食刻工程を行い、多結晶シリコンパターン３、ゲート電極用導電体パターン４及びハードマスク窒化膜パターン５が順次積層されているゲートライン６を形成する。
【０００８】
図８に基づき形成されたゲートライン６を含む結果物の全面に、図９に示されているように層間絶縁膜（図示省略）を形成した後、ハードマスク窒化膜パターン５の上部または半導体基板１が露出するまで選択的食刻工程を行い、セル領域のビットラインコンタクトホール１０とペリフェリ（periphery）領域のビットラインコンタクトホール１２が形成された層間絶縁膜パターン８を形成する。
【０００９】
図９に基づき形成されたビットラインコンタクトホール１０、１２を含む結果物の全面に、図１０に示されているようにチタニウム／チタニウムナイトリド（Ｔｉ／ＴｉＮ）を利用したバリアーメタル層１４とＣＶＤタングステン層１６を順次形成する。
【００１０】
このとき、前記バリアーメタル層は層間絶縁膜の上部から１００〜２００Åの厚さに形成し、前記ＣＶＤタングステン層はバリアーメタル層の上部から１０００Åの厚さ以下に形成される。
【００１１】
前記したような図１０に基づき形成されたＣＶＤタングステン層１６の上部に露光及び現像工程でフォトレジストパターン１８を形成した後、前記フォトレジストパターン１８を食刻マスクに、図１１に示されているようにＣＶＤタングステン層を食刻してＣＶＤタングステンパターン１６−１を形成する。
【００１２】
しかし、このとき前記層間絶縁膜の上部にはビットライン伝導体のバリアーメタル層とＣＶＤタングステン層が厚い厚さに積層されているため、後続キャパシタを形成するときビットラインの面積が大きく、キャパシタンスが高いので後続ディーラム動作のセンシングマージンが低くなる。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
そこで、本発明は前述した点に鑑みてなされたもので、層間絶縁膜の上部に形成されたバリアーメタル層を除去したあと薄い厚さのタングステン層を再形成することにより、ビットライン電極の面積を減少させて低いビットラインキャパシタンスを具現することができる半導体素子のビットライン形成方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
前記課題を解決するため、請求項１に記載の発明に係るビットライン形成方法は、
半導体素子のビットライン形成方法であって、
素子分離膜が形成された半導体基板の上部にゲート電極を形成する段階と、
前記ゲート電極を含む半導体基板上に層間絶縁膜を形成する段階と、
前記層間絶縁膜を選択的に食刻して前記ゲート電極の上部及び前記半導体基板が露出したビットラインコンタクトホールを形成する段階と、
前記ビットラインコンタクトホールを備えた層間絶縁膜パターンの上部にバリアーメタル層を形成する段階と、
前記バリアーメタル層の上部にＣＶＤタングステン層を形成して前記コンタクトホールを埋め込む段階と、
前記層間絶縁膜パターンが露出するまで、前記ＣＶＤタングステン層及び前記バリアーメタル層を研磨してビットラインコンタクトプラグを形成する段階と、
前記露出された層間絶縁膜及び前記ビットラインコンタクトプラグの上部にＰＶＤタングステン層を形成する段階と、
前記ＰＶＤタングステン層に対する選択的食刻工程を行ってタングステンビットラインを形成する段階とを含むことを特徴とする。
【００１５】
請求項２に記載の半導体素子のビットライン形成方法は、
請求項１において、
前記ＰＶＤタングステン層は、５００〜７００Åの厚さを有することを特徴とする。
【００１６】
請求項３に記載の半導体素子のビットライン形成方法は、
請求項１において、
前記バリアーメタル層は、チタニウム／チタニウムナイトリドを含むことを特徴とする。
【００１７】
請求項４に記載の半導体素子のビットライン形成方法は、
請求項１において、
前記バリアーメタル層は、１００〜２００Åの厚さを有することを特徴とする。
【００１８】
請求項５に記載の半導体素子のビットライン形成方法は、
請求項１において、
前記ＣＶＤタングステン層は、２０００〜３０００Åの厚さを有することを特徴とする。
【００１９】
請求項６に記載の半導体素子のビットライン形成方法は、
請求項１において、
前記バリアーメタル層及びＣＶＤタングステン層に対する研磨工程は、スルファーヘキサフルオリドガスを利用したエッチバック工程を含むことを特徴とする。
【００２０】
請求項７に記載の半導体素子のビットライン形成方法は、
請求項１において、
前記ＰＶＤタングステン層の形成前に、スパッタ食刻工程を層間絶縁膜及びビットラインコンタクトプラグの上部に対し行う段階をさらに含むことを特徴とする。
【００２１】
請求項１〜７に記載の発明によれば、従来のビットライン電極の形成工程では層間絶縁膜の上部にバリアーメタル層とＣＶＤタングステン層が厚く積層して形成されビットラインコンタクトプラグを形成するのに対し、本発明では層間絶縁膜の上部に形成されたバリアーメタル層を全て除去した後、その上部に薄い厚さのＰＶＤタングステン層を再び形成するので、面積が減少したビットラインコンタクトプラグを形成して低いビットラインキャパシタンスを具現することができ、後続ディーラム動作でセンシングマージンを増加させることができる。
【発明の効果】
【００２２】
請求項１〜７に記載の発明によれば、層間絶縁膜の上部の金属蒸着層を薄い厚さに形成してビットライン電極の面積を減少させるので、電極のキャパシタンスが減少し、これにより後続ディーラム動作のセンシングマージンを増加させることができるという利点がある。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の発明の具体的な実施形態を図１〜図７を参照して説明する。
【００２４】
図１に示されているように、素子分離膜２２を備えた半導体基板２１の上部に多結晶シリコン層（図示省略）、ゲート電極用導電体層（図示省略）及びハードマスク窒化膜（図示省略）を順次形成する。
【００２５】
前述の形成されたハードマスク窒化膜（図示省略）、ゲート電極用導電体層（図示省略）及び多結晶シリコン層（図示省略）に対する選択的食刻工程を行い、多結晶シリコンパターン２３、ゲート電極用導電体パターン２４及びハードマスク窒化膜パターン２５が順次積層されているゲートライン２６を形成する。
【００２６】
前述の図１に基づき形成されたゲートライン２６を含む結果物の全面に、図２に示されているように層間絶縁膜（図示省略）を形成した後、ハードマスク窒化膜パターン２５の上部と半導体基板２１が露出するまで選択的食刻工程を行い、セル領域のビットラインコンタクトホール３０とペリフェリ領域のビットラインコンタクトホール３２を備えた層間絶縁膜パターン２８を形成する。
【００２７】
このとき、前記層間絶縁膜はハードマスク窒化膜の上部から１０００〜２０００Åの厚さに形成される。
【００２８】
前述の図２に基づき形成されたビットラインコンタクトホール３０，３２を含む結果物の全面に、図３に示されているようにバリアーメタル層３４とＣＶＤタングステン層３６を順次形成して前記ビットラインコンタクトホール３０，３２を埋め込む。
【００２９】
このとき、前記バリアーメタル層３４はＴｉ／ＴｉＮを利用して１００〜２００Åの厚さに形成されるのが好ましく、前記ＣＶＤタングステン層３６はバリアーメタル層３４の上部から２０００〜３０００Åの厚さに形成されるのが好ましい。
【００３０】
前述の図３に基づき形成されたＣＶＤタングステン層３６とバリアーメタル層３４を層間絶縁膜が露出するまで食刻工程及び研磨工程を行い、図４に示されているようにビットラインコンタクトプラグと層間絶縁膜の上部に形成されたバリアーメタル層とタングステン層を全て除去する。
【００３１】
前記食刻工程はスルファーヘキサフルオリド（sulphur hexafluoride：ＳＦ6）、Ｃｌ2及びＢＣｌ3ガスを利用したエッチバック工程で行われ、層間絶縁膜が露出するまでバリアーメタル層とＣＶＤタングステン層を同時に除去する方法を利用するか、バリアーメタル層が露出するまでＣＶＤタングステン層をエッチバックして食刻した後、一般的な金属スラリーを用いる後続研磨工程で層間絶縁膜が露出するまでバリアーメタル層を除去する方法を利用することもできる。
【００３２】
図５に示されているように、バリアーメタル層とＣＶＤタングステン層の除去工程時にＴｉ／ＴｉＮ残留物が残る問題点を解決するため、前記露出した層間絶縁膜パターン２８の上部に対するスパッタ食刻工程を行うのが好ましい。
【００３３】
次に、前記露出した層間絶縁膜パターン２８及びビットラインコンタクトプラグの上部に５００〜７００Åの厚さにＰＶＤタングステン層（図示省略）を形成する。
【００３４】
このとき、ＰＶＤタングステン層をＣＶＤ方法を利用して形成する場合、酸化膜の層間絶縁膜の上部に均一に形成されるのが難しいので、ＰＶＤ方法を利用して形成しなければならない。
【００３５】
また、ＣＶＤタングステン層３６とバリアーメタル層３４を除去した後、ＰＶＤタングステン層を形成する工程は２時間以内に行うことにより、工程遅延による汚染でコンタクト抵抗が増加することを防止するのが好ましい。
【００３６】
その後、ＰＶＤタングステン層の上部にフォトレジストパターン３８を形成し、前記フォトレジストパターン３８を食刻マスクとしてＰＶＤタングステン層を食刻してＰＶＤタングステン層パターン３７を形成する。
【実施例】
【００３７】
以下、本発明のビットラインの効果を従来例と対比することによって説明する。
【００３８】
実施例１．リフレッシュ特性試験
前記したような本発明の方法により形成されたビットライン電極と従来のビットライン電極とを用いて、ポーズリフレッシュ及びＹＭＣ（Ｙ−March Column）リフレッシュを測定した。その結果、本発明の方法により形成されたビットライン電極は、図６に示されているようにポーズリフレッシュが２３４（ｍｓ）から２８３（ｍｓ）に改善され、ＹＭＣリフレッシュが２９７（ｍｓ）から３７４（ｍｓ）に改善されたので、リフレッシュ特性度が３０ｍｓ改善された。
【００３９】
実施例２．ビットラインキャパシタンス試験
前記したような本発明の方法により形成されたビットライン電極と従来のビットライン電極とを用いて、ビットラインキャパシタンスを測定した。その結果、図７に示されているように従来のビットラインキャパシタンスが８５ｆＦ／２５６ｃｅｌｌであるのに対し、本発明に係るビットラインキャパシタンスは７０ｆＦ／２５６ｃｅｌｌ程度でＲｓが１５％改善されたので、センシングマージンが３０ｍＶ程度改善される効果を得ることができた。
【００４０】
以上により、本発明における半導体素子のビットライン形成方法では、半導体素子のディーラムでビットラインを形成するためのラインパターニング工程を行うとき、コンタクトホールを備えた層間絶縁膜の上部にバリアーメタル層及び化学気相蒸着法によるタングステン層を順次形成して前記コンタクトホールを埋め込み、層間絶縁膜が露出するまで前述の二つの層を除去した後、露出した層間絶縁膜の上部に対し物理的気相蒸着法で薄い厚さのタングステン層を再形成することにより、前記層間絶縁膜の上部から除去されたバリアーメタル層に相当する分のビットライン電極の面積が減少し、低いビットラインキャパシタンスを具現することができる。
【００４１】
なお、本発明のような方法は、ストレージノードコンタクト形成方法中でライン型ＳＡＣ（self-align contact：以下、ＳＡＣと記す）工程だけでなく、ホール型ＳＡＣ工程にも適用することができる。
【図面の簡単な説明】
【００４２】
【図１】本発明に係るビットライン形成方法に基づくビットライン形成工程のうち、基板にハードマスク窒化膜が形成されたときの断面図である。
【図２】本発明に係るビットライン形成方法に基づくビットライン形成工程のうち、層間絶縁膜にビットラインコンタクトホールが形成されたときの断面図である。
【図３】本発明に係るビットライン形成方法に基づくビットライン形成工程のうち、バリアーメタル層とＣＶＤタングステン層が形成されたときの断面図である。
【図４】本発明に係るビットライン形成方法に基づくビットライン形成工程のうち、層間絶縁膜が露出されるまでビットラインコンタクトプラグと層間絶縁膜の上部に形成されたバリアーメタル層とタングステン層とを食刻・研磨したときの断面図である。
【図５】本発明に係るビットライン形成方法に基づくビットライン形成工程のうち、フォトレジストパターンを食刻マスクとしてＰＶＤタングステン層パターンが形成されたときの断面図である。
【図６】本発明の方法に基づき形成されたビットラインのリフレッュを示すグラフである。
【図７】本発明の方法に基づき形成されたビットラインのキャパシタンスを示すグラフである。
【図８】従来の方法に基づくビットライン形成工程のうち、基板にハードマスク窒化膜が形成されたときの断面図である。
【図９】従来の方法に基づくビットライン形成工程のうち、層間絶縁膜にビットラインコンタクトホールが形成されたときの断面図である。
【図１０】従来の方法に基づくビットライン形成工程のうち、バリアーメタル層とＣＶＤタングステン層が形成されたときの断面図である。断面図である。
【図１１】従来の方法に基づきビットライン形成工程のうち、フォトレジストパターンを食刻マスクとしてＣＶＤタングステン層を食刻し、ＣＶＤタングステンパターンが形成されたときの断面図である。
【符号の説明】
【００４３】
２１   半導体基板
２２   素子分離膜
２３   多結晶シリコン層パターン
２４   導電体パターン
２５   ハードマスク窒化膜パターン
２６   ゲートライン
２８   層間絶縁膜パターン
３０   セル領域のビットラインコンタクトホール
３２   ペリフェリ領域のビットラインコンタクトホール
３４   バリアーメタル層
３６   ＣＶＤタングステン層
３８   フォトレジストパターン
３７   ＰＶＤタングステン層パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2005183918.tif 000009
【図７】
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【図８】
2005183918.tif 000011
【図９】
2005183918.tif 000012
【図１０】
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【図１１】
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