(57)【要約】【課題】  高速ＤＣ−ＤＣコンバータ用途等のパワーＭＯＳＦＥＴでは、ストライプ構造にすることで容量を低減し高速化を実現しているが、性能指数を向上するためには、さらなる容量の低減と、オン抵抗の低減も実現する必要がある。【解決手段】  チャネル層を貫通しない浅いトレンチを形成し、トレンチ側壁にサイドウォール形状のゲート電極を形成する。トレンチ底部にはｎ型不純物領域を設けて、ドレイン領域とコンタクトさせる。トレンチ底部およびトレンチ側面で、ゲート酸化膜とゲート電極との接触する面積を低減することにより、オン抵抗のチャネル抵抗成分の低減と、Ｃｇｄ、Ｃｇｓの低減が実現し、性能指数が向上する。【選択図】    図１
2005072356.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に設けた一導電型のドレイン領域と、
前記ドレイン領域表面に設けた逆導電型のチャネル層と、
前記チャネル層に設けられ前記ドレイン領域まで達しない深さのトレンチと、
前記トレンチ内壁に設けた絶縁膜と、
前記トレンチ側壁に設けたサイドウォールからなるゲート電極と、
前記トレンチ底部に設けた一導電型不純物領域と、
前記ゲート電極を少なくとも覆う層間絶縁膜と、
前記トレンチに隣接して前記チャネル層表面に設けた一導電型のソース領域と、
隣り合う前記ソース領域間の前記チャネル層表面に設けた逆導電型のボディコンタクト領域とを具備することを特徴とする絶縁ゲート型電界効果半導体装置。
【請求項２】
前記一導電型不純物領域は一部が前記ドレイン領域に達することを特徴とする請求項１に記載の絶縁ゲート型電界効果半導体装置。
【請求項３】
前記一導電型不純物領域の幅は、前記ゲート電極の開口部の幅よりも広いことを特徴とする請求項１に記載の絶縁ゲート型電界効果半導体装置。
【請求項４】
前記一導電型不純物領域は、前記ソース領域と同程度の不純物濃度を有することを特徴とする請求項１に記載の絶縁ゲート型電界効果半導体装置。
【請求項５】
前記一導電型不純物領域は、前記ソース領域より低濃度で、前記ドレイン領域よりも高濃度の不純物濃度を有することを特徴とする請求項１に記載の絶縁ゲート型電界効果半導体装置。
【請求項６】
半導体基板上に一導電型のドレイン領域を形成し、該ドレイン領域表面に逆導電型のチャネル層を形成する工程と、
前記チャネル層に前記ドレイン領域に達しないトレンチを形成し、該トレンチ内壁に薄い絶縁膜を形成する工程と、
前記トレンチ側壁にサイドウォール形状のゲート電極を形成する工程と、
前記トレンチ底部に一導電型不純物領域を形成し、前記トレンチに隣接する前記チャネル層表面に一導電型のソース領域を形成する工程と、
隣り合う前記ソース領域間の前記チャネル層表面に逆導電型のボディコンタクト領域を形成する工程と、
前記ゲート電極表面を少なくとも覆う層間絶縁膜を形成する工程とを具備することを特徴とする絶縁ゲート型電界効果半導体装置の製造方法。
【請求項７】
前記一導電型不純物領域は、前記ゲート電極をマスクとして不純物を注入して形成することを特徴とする請求項６に記載の絶縁ゲート型電界効果半導体装置の製造方法。
【請求項８】
前記ソース領域と前記一導電型不純物領域を同一工程で形成することを特徴とする請求項６に記載の絶縁ゲート型電界効果半導体装置の製造方法。
【請求項９】
前記一導電型不純物領域を形成した後、前記ソース領域を形成することを特徴とする請求項６に記載の絶縁ゲート型電界効果半導体装置の製造方法。
【請求項１０】
前記一導電型不純物領域は前記ドレイン領域に達するように形成されることを特徴とする請求項６に記載の絶縁ゲート型電界効果半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁ゲート型電界効果半導体装置およびその製造方法に係り、特に容量とオン抵抗を低減することにより性能指数を向上できる絶縁ゲート型電界効果半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ストライプ構造のトレンチにゲート電極を埋設した絶縁ゲート型電界効果半導体装置では、ソース領域もトレンチに沿って、均一な幅に形成されている（例えば特許文献１参照。）。
【０００３】
図８および図９を参照して、従来の絶縁ゲート型電界効果半導体装置としてトレンチ型パワーＭＯＳＦＥＴを例に示す。
【０００４】
図８に従来のＭＯＳＦＥＴの断面構造をｎチャネル型を例に示す。ｎ＋型のシリコン半導体基板２１の上にｎ−型のエピタキシャル層からなるドレイン領域２２を設け、その表面にｐ型のチャネル層２３を設ける。トレンチは、チャネル層２３を貫通し、ドレイン領域２２まで到達しており、トレンチ２７の内壁はゲート酸化膜３１で被膜される。ゲート電極はトレンチ２７に充填されたポリシリコンよりなり、トレンチ２７に隣接したチャネル層２３表面にはｎ＋型のソース領域３５が形成され、隣り合う２つのセルのソース領域３５間のチャネル層２３表面にはｐ＋型のボディコンタクト領域３４が設けられる。ゲート電極３３にゲート電圧が印加されると、チャネル層２３にはソース領域３５からトレンチ２７に沿ってチャネル領域ＣＨが形成される。ゲート電極３３上は層間絶縁膜３６で覆い、ソース領域３５およびボディコンタクト領域３４にコンタクトするソース電極３７を設ける（例えば特許文献１参照）。
【０００５】
図９を参照して、上記のＭＯＳＦＥＴの製造方法を説明する。
【０００６】
まず、ｎ＋型シリコン半導体基板２１にｎ−型のエピタキシャル層を積層してドレイン領域２２を形成し、表面にボロンを注入した後、拡散してｐ型のチャネル層２３を形成する。更に、全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）のＣＶＤ酸化膜２５を生成し、ＣＶＤ酸化膜２５をドライエッチングして部分的に除去し、チャネル領域２３が露出したトレンチ開口部２６を形成する（図９（Ａ））。
【０００７】
次に、ＣＶＤ酸化膜２５をマスクとしてトレンチ開口部２６のシリコン半導体基板をドライエッチングし、チャネル層２３を貫通してドレイン領域２２まで達する深さのトレンチ２７を形成する。その後ダミー酸化をしてドライエッチングの際のエッチングダメージを除去し、その後、全面を熱酸化してゲート酸化膜３１を形成する（図９（Ｂ））。
【０００８】
更にトレンチ２７に埋設されるゲート電極３３を形成する。すなわち、全面にノンドープのポリシリコンを堆積後、不純物を導入するかまたは不純物を導入したポリシリコン層を堆積して、ポリシリコン層をマスクなしでドライエッチし、トレンチ２７に埋設したゲート電極３３を形成する（図９（Ｃ））。
【０００９】
その後レジストＰＲによるマスクにより選択的にボロンをイオン注入し、ｐ＋型のボディ領域３４を形成した後、レジストＰＲを除去する。また、新たなレジストＰＲで予定のソース領域３５およびゲート電極３３を露出する様にマスクして、砒素をドーズ量５．０×１０１５でイオン注入し、ｎ＋型のソース領域３５をトレンチ２７に隣接するチャネル層２３表面に形成した後、レジストＰＲを除去する（図９（Ｄ））。
【００１０】
その後、全面にＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）層をＣＶＤ法により付着して、層間絶縁膜３６を形成する。その後、レジスト膜をマスクにして少なくともゲート電極３３上に層間絶縁膜３６を残す。その後アルミニウムをスパッタ装置で全面に付着して、ソース領域３５およびボディ領域３４にコンタクトするソース電極３７を形成して、図８に示す最終構造を得る。
【特許文献１】米国特許第６０６０７４７号明細書  ＦＩＧ．１
【発明の開示】
【発明が解決しようとする課題】
【００１１】
図１０は、上記のＭＯＳＦＥＴの一部の平面図を示す。なお、ソース電極および層間絶縁膜は省略してある。例えばチップサイズの大きいＤＣ−ＤＣコンバータ用途などのＭＯＳＦＥＴではトレンチ２７およびゲート電極３３が図の如くストライプ状に設けられている。この構造は、トレンチを格子状に設けた構造と比較して単位セル面積あたりのゲート酸化膜３１の面積が低減できるため、ゲート−ドレイン間の寄生容量を低減できる。つまりチップサイズが大きくてもスイッチング時に電荷をためず、スイッチングスピードが向上できるので、一般的にチップサイズが大きいスイッチング素子に対して採用されるものである。
【００１２】
しかし、高速のＤＣ−ＤＣコンバータ用途の場合、性能指数向上が必要である。性能指数は装置のオン抵抗と容量の積であるので、容量のみならずオン抵抗の低減も望まれている。
【００１３】
ゲート酸化膜３１の面積を低減し、ゲート−ドレイン間の寄生容量を低減するためには、トレンチ２７深さを浅くすることも考えられる。しかし、トレンチ２７を浅くすることはチャネル層２３も浅くすることになる。特に高耐圧が要求される装置では、耐圧はドレイン領域であるエピタキシャル層２２の厚みおよびその不純物濃度に依存するため、チャネル層２３が浅過ぎると耐圧が劣化してしまう問題がある。
【課題を解決するための手段】
【００１４】
本発明はかかる課題に鑑みてなされ、第１に、半導体基板に設けた一導電型のドレイン領域と、前記ドレイン領域表面に設けた逆導電型のチャネル層と、前記チャネル層に設けられ前記ドレイン領域まで達しない深さのトレンチと、前記トレンチ内壁に設けた絶縁膜と、前記トレンチ側壁に設けたサイドウォールからなるゲート電極と、前記トレンチ底部に設けた一導電型不純物領域と、前記ゲート電極を少なくとも覆う層間絶縁膜と、前記トレンチに隣接して前記チャネル層表面に設けた一導電型のソース領域と、隣り合う前記ソース領域間の前記チャネル層表面に設けた逆導電型のボディコンタクト領域とを具備することにより解決するものである。
【００１５】
また、前記一導電型不純物領域は一部が前記ドレイン領域に達することを特徴とするものである。
【００１６】
また、前記一導電型不純物領域の幅は、前記ゲート電極の開口部の幅よりも広いことを特徴とするものである。
【００１７】
また、前記一導電型不純物領域は、前記ソース領域と同程度の不純物濃度を有することを特徴とするものである。
【００１８】
また、前記一導電型不純物領域は、前記ソース領域より低濃度で、前記ドレイン領域よりも高濃度の不純物濃度を有することを特徴とするものである。
【００１９】
第２に、半導体基板上に一導電型のドレイン領域を形成し、該ドレイン領域表面に逆導電型のチャネル層を形成する工程と、前記チャネル層に前記ドレイン領域に達しないトレンチを形成し、該トレンチ内壁に薄い絶縁膜を形成する工程と、前記トレンチ側壁にサイドウォール形状のゲート電極を形成する工程と、前記トレンチ底部に一導電型不純物領域を形成し、前記トレンチに隣接する前記チャネル層表面に一導電型のソース領域を形成する工程と、隣り合う前記ソース領域間の前記チャネル層表面に逆導電型のボディコンタクト領域を形成する工程と、前記ゲート電極表面を少なくとも覆う層間絶縁膜を形成する工程とを具備することにより解決するものである。
【００２０】
また、前記一導電型不純物領域は、前記ゲート電極をマスクとして不純物を注入して形成することを特徴とするものである。
【００２１】
また、前記ソース領域と前記一導電型不純物領域を同一工程で形成することを特徴とするものである。
【００２２】
また、前記一導電型不純物領域を形成した後、前記ソース領域を形成することを特徴とするものである。
【００２３】
また、前記一導電型不純物領域は前記ドレイン領域に達するように形成されることを特徴とするものである。
【発明の効果】
【００２４】
本発明によれば、以下の効果が得られる。第１に、トレンチを浅く形成できるのでトレンチ側面でゲート電極に接するゲート酸化膜の面積を小さくできる。トレンチ構造のＭＯＳＦＥＴではソース電極がボディコンタクト領域を介してチャネル層ともコンタクトしており、チャネルとゲート電極間の容量を低減することでゲート−ソース間容量Ｃｇｓを低減できる。またゲート電極がサイドウォール形状であるため、トレンチ底部でゲート酸化膜に接するゲート電極の面積を低減でき、ゲート−ドレイン間容量Ｃｇｄを低減することもできる。すなわち、ＣｇｓおよびＣｇｄを低減できるので、トランジスタのスイッチング速度を向上させることができる。
【００２５】
第２に、トレンチに沿って形成されるチャネルの長さを低減することができるので、オン抵抗のチャネル抵抗成分を低減することができる。これにより、容量およびオン抵抗が共に低減し、性能指数が大幅に向上する。
【００２６】
第３に、従来構造と異なり、チャネル層を貫通するトレンチを形成する必要がない。トレンチ底部の一導電型不純物領域をドレイン領域に達するように設けることでチャネルが形成されるので、深いチャネル層の形成も可能である。すなわち、深いチャネル層で耐圧を確保しつつ、浅いトレンチで容量およびオン抵抗を低減することができる。
【００２７】
また、本発明の製造方法によれば、ｎ型（ｎ＋型）不純物領域をソース領域と同一工程にて形成できるため、製造工程を増加させることなく、容量およびオン抵抗を低減する絶縁ゲート型半導体装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【００２８】
本発明の実施の形態を、図１から図７を用いてｎチャネル型のトレンチ構造のＭＯＳＦＥＴを例に詳細に説明する。
【００２９】
図１は、本発明のＭＯＳＦＥＴを示す断面図である。本発明のＭＯＳＦＥＴは、ドレイン領域２と、チャネル層３と、トレンチ４と、ゲート酸化膜５と、ゲート電極７と、一導電型不純物領域８と、ソース領域９と、ボディコンタクト領域１０と、層間絶縁膜１１と、ソース電極１２と、ドレイン電極１３とから構成される。
【００３０】
ｎ＋型のシリコン半導体基板１の上にｎ−型のエピタキシャル層からなるドレイン領域２を設け、その表面にｐ型の不純物を拡散してチャネル層３を設ける。  
【００３１】
トレンチ４は、チャネル層３のドレイン領域２まで達しない深さに設けられ、すなわちチャネル層３を貫通しない。また、図示は省略するが、平面形状においては図１０と同様に複数のストライプ状に設けられる。トレンチ４内壁には、ゲート酸化膜５が駆動電圧に応じて数百Å程度に設けられる。
【００３２】
トレンチ４側壁にはポリシリコンでサイドウォールを形成し、これをゲート電極７とする。サイドウォール形状であるのでトレンチ４底部の一部は露出し、ゲート電極７の開口部ＯＰが形成される。
【００３３】
ｎ型不純物領域８は、開口部ＯＰ直下の、トレンチ４とドレイン領域２間に設けられ、一部はドレイン領域２に達している。ドレイン領域２よりも不純物濃度が高く且つソース領域９と同等かそれ以下の、例えば、２×１０１４ｃｍ−３程度の不純物濃度を有する。また、ｎ型不純物領域８は、開口部ＯＰよりも広く設けられる。さらに、図示は省略するがトレンチ４底部からトレンチ４側壁まで覆って設けられてもよい。
【００３４】
ソース領域９は、トレンチ４に隣接したチャネル層３表面に設けられたｎ＋型領域であり、ボディコンタクト領域１０は、隣り合うソース領域９間のチャネル層３表面に設けられたｐ＋型領域である。
【００３５】
層間絶縁膜１１は、開口部ＯＰおよびトレンチ４内部に埋設された絶縁膜であり、ゲート電極７上を覆って設けられる。基板表面にはソース領域９およびボディコンタクト領域１０にコンタクトするソース電極１２が設けられ、基板裏面には金属蒸着によりドレイン電極１３が設けられる。
【００３６】
図１（Ｂ）には、トレンチ４付近の拡大図を示す。図の如く、本実施形態ではチャネル層３よりも浅いトレンチ４底部にｎ型不純物領域８が設けられ、ｎ型不純物領域８がドレイン領域２に達している。また、ｎ型不純物領域８の端部は、ゲート絶縁膜５を介してゲート電極７の一部と重畳して形成される。これにより、ゲート電極７にゲート電圧が印加されると、ソース領域９からｎ型不純物領域８のチャネル層３に、トレンチ４に沿って破線のごとくチャネルＣＨが形成される。
【００３７】
チャネル層３の深さおよびトレンチ４の幅を従来構造（図８）と同じと仮定すると、本実施形態ではトレンチ４が浅い分、チャネルＣＨの長さを低減できる。すなわち、ＭＯＳＦＥＴのオン抵抗のチャネル抵抗成分を低減できる。
【００３８】
また、トレンチ４を浅くすることで、ゲート−ソース間容量Ｃｇｓも低減できる。図１（Ａ）の如くソース電極１２はボディコンタクト領域１０を介してチャネル層３ともコンタクトしているので、ゲート−ソース間容量Ｃｇｓは、チャネルＣＨとゲート電極７間の容量として考えられる。つまり、チャネルＣＨの長さが短くなることで、ゲート−ソース間容量Ｃｇｓを低減できる。更に、トレンチ４の底部で発生するゲート−ドレイン間容量Ｃｇｄも、ゲート電極７の開口部ＯＰ部分の容量が無くなるため、低減することができる。
【００３９】
上述の如く、ＤＣ−ＤＣコンバータ用途などでは高速スイッチングが要求され、トレンチ４をストライプ構造にすることにより容量を低減しているが、本実施形態によれば更に容量を低減することができる。
【００４０】
ここで、トレンチ４について説明する。本実施形態では、トレンチ４底部に設けたｎ型不純物領域８をドレイン領域２とコンタクトさせる必要がある。ｎ型不純物領域８は、後に詳述するが、ゲート電極７である幅（厚み）Ｗｇのサイドウォールをマスクにして、トレンチ４底部にイオン注入した後、拡散形成する領域である。
【００４１】
シリコン基板では（１００）面を基板表面とした場合に、結晶軸、すなわちトレンチ側面から７°（図１（Ｂ）α）傾けた方向からイオン注入する場合が最もチャネリングを防止できることが知られている。すなわち、ゲート電極７の開口部ＯＰはトレンチ深さｄ＝ゲート電極幅Ｗｇ／ｔａｎ７°の条件を満たすように設ければよい。
【００４２】
さらに、トレンチ４深さは、チャネル層３の深さよりも浅く形成する。例えばトレンチ４底部とチャネル層３との離間距離が、ソース領域９の深さよりも狭くなるように設ける。これは後述するが、ｎ型不純物領域８は、ソース領域９と同時に形成してもよいからである（なお、この場合、不純物濃度はソース領域９と同程度となる）。
【００４３】
また、ｎ型不純物領域８はイオン注入の際の加速電圧を大きくすることでその深さを深くできる。トレンチ４深さおよびｎ型不純物領域８の深さは、素子としての特性や加速電圧の限界等を考慮して、ｎ型不純物領域８がチャネル層３に到達できるように設ける。
【００４４】
上記の如く、本実施形態によればゲート−ソース間容量Ｃｇｓおよびゲート−ドレイン間容量Ｃｇｄを低減し、更にオン抵抗のチャネル抵抗成分を低減できるので、トランジスタの性能指数向上に大きく寄与できる。また、トレンチ４を浅くしても、チャネル層３は従来程度あるいはそれ以上の深さを確保できるため、高耐圧の設計が可能となる利点を有する。
【００４５】
次に、図２から図６を参照して、図１に示すＭＯＳＦＥＴの製造方法を説明する。
【００４６】
ＭＯＳＦＥＴは、半導体基板上に一導電型のドレイン領域を形成し、該ドレイン領域表面に逆導電型のチャネル層を形成する工程と、前記チャネル層に前記ドレイン領域に達しないトレンチを形成し、該トレンチ内壁に薄い絶縁膜を形成する工程と、前記トレンチ側壁にサイドウォール形状にゲート電極を形成する工程と、前記ゲート電極の開口部となる前記トレンチ底部に一導電型不純物領域を形成し、前記トレンチに隣接する前記チャネル層表面に一導電型のソース領域を形成する工程と、隣り合う前記ソース領域間の前記チャネル層表面に逆導電型のボディコンタクト領域を形成する工程と、前記ゲート電極表面を少なくとも覆う層間絶縁膜を形成する工程とから構成される。
【００４７】
第１工程（図２参照）：半導体基板上に一導電型のドレイン領域を形成し、ドレイン領域表面に逆導電型のチャネル層を形成する工程。
【００４８】
ｎ＋型シリコン半導体基板１にｎ−型のエピタキシャル層を積層してドレイン領域２を形成する。表面に酸化膜（不図示）を形成した後、予定のチャネル層部分の酸化膜を開口し、酸化膜をマスクとして全面に例えばドーズ量１．０×１０１３ｃｍ−３程度でボロンを注入した後、拡散してｐ型のチャネル層３を形成する。
【００４９】
第２工程（図３参照）：チャネル層にドレイン領域に達しないトレンチを形成し、トレンチ内壁に薄い絶縁膜を形成する工程。
【００５０】
全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）のＣＶＤ酸化膜（不図示）を生成する。そのＣＶＤ酸化膜を部分的に除去してトレンチ開口部を形成し、トレンチ開口部のシリコン半導体基板をＣＦ系およびＨＢｒ系ガスによりドライエッチングしてトレンチ４を形成する。トレンチ４の深さは、チャネル層３より浅くドレイン領域２に達しない深さに形成する。
【００５１】
更に、トレンチ４内部をダミー酸化してドライエッチングの際のエッチングダメージを除去する。このダミー酸化で形成されたダミー酸化膜とトレンチ４形成のマスクとなったＣＶＤ酸化膜を同時にフッ酸などの酸化膜エッチャントにより除去する。これは後の工程で安定したゲート酸化膜を形成するためである。また、高温で熱酸化することによるトレンチ４開口部に丸みをつけ、トレンチ４開口部での電界集中を避ける効果もある。その後、全面を熱酸化してゲート酸化膜５を駆動電圧に応じて例えば数百Åの膜厚に形成する。
【００５２】
第３工程（図４参照）：トレンチ側壁にサイドウォール形状にゲート電極を形成する工程。
【００５３】
まず、図４（Ａ）の如く、全面にノンドープのポリシリコン６を堆積し、リンを高濃度に注入・拡散して高導電率化を図る。または不純物を含んだポリシリコン６の堆積でもよい。ポリシリコン６の膜厚は、トレンチ４の幅の１／２以下とし、トレンチ４内に形成する。
【００５４】
次に図４（Ｂ）の如く、その後全面に堆積したポリシリコン層６をマスクなしでドライエッチして、トレンチ４側壁にサイドウォールを形成する。本実施形態ではこれをゲート電極７とする。サイドウォールであるので、トレンチ４底部は一部が露出し、ゲート電極７の開口部ＯＰが形成される。
【００５５】
第４工程（図５参照）：ゲート電極の開口部となるトレンチ底部に一導電型不純物領域を形成し、トレンチに隣接するチャネル層表面に一導電型のソース領域を形成する工程。
【００５６】
まず図５（Ａ）の如く、全面に、例えばヒ素を２×１０１４ｃｍ−３程度でｎ型イオンを注入・拡散する。このときゲート電極７がマスクとなり、開口部ＯＰからイオンが注入され、トレンチ４底部にｎ型不純物領域８が形成される。
【００５７】
その後、図５（Ｂ）の如く、ソース領域９のみが露出するようにレジストＰＲによるマスクをかけて、例えばヒ素をドーズ量５．０×１０１５ｃｍ−３程度でイオン注入・拡散し、ｎ＋型のソース領域９をトレンチ４に隣接するチャネル層３表面に形成した後、レジストＰＲを除去する。
【００５８】
ｎ型不純物領域８は、その不純物濃度が高すぎると他のドレイン領域２部分との空乏層の延び方が変わり電界集中を起こしやすくなるため、耐圧が劣化する。また、不純物濃度が低すぎると、アキュムレーション抵抗が上がりオン抵抗が上昇してしまう。そのため、上述の如く、ドレイン領域２より高濃度でソース領域９の不純物濃度以下の範囲で形成すると良い。
【００５９】
また、図５（Ｃ）の如く、ｎ型不純物領域８とソース領域９とを同時に形成してもよい。すなわち、図の如くトレンチ４およびトレンチ４に隣接したチャネル層３表面が露出するようにレジストＰＲによるマスクをかけて、例えばヒ素をドーズ量
５．０×１０１５ｃｍ−３程度でイオン注入・拡散し、ｎ＋型のソース領域９を形成すると共に、開口部ＯＰにもイオンを注入・拡散してトレンチ４底部にｎ型不純物領域８を形成する。この場合ソース領域９と同一工程での形成であるので、不純物濃度は高く（図ではｎ＋型不純物領域８）なるが、本実施形態ではｎ型（ｎ＋型）不純物領域８は、ドレイン領域２と同導電型であれば実施でき、またドレイン領域２の不純物濃度よりも高濃度でソース領域９程度までの不純物濃度であれば問題はない。
【００６０】
この場合は、トレンチ４底部からチャネル層３までの深さが、ソース領域９深さよりも浅くなるように、トレンチ４を形成する。これにより、ソース領域９とｎ＋型不純物領域８を同時に形成しても、ｎ＋型不純物領域はドレイン領域２に達することができる。
【００６１】
図５（Ｂ）の如く別工程で形成する場合においてもｎ型不純物領域８がドレイン領域２まで達するようにトレンチ４、チャネル層３、ｎ型不純物領域８の深さを適宜選択して形成する。
【００６２】
第５工程（図６参照）：隣り合うソース領域間のチャネル層表面に逆導電型のボディコンタクト領域を形成する工程。
【００６３】
ボディコンタクト領域部分が露出するようにレジストＰＲによるマスクを形成し、選択的に例えばボロンをドーズ量５．０×１０１４ｃｍ−３でイオン注入し、ｐ＋型のボディコンタクト領域１０を形成した後、レジストＰＲを除去する。ボディコンタクト領域１０は、隣り合うソース領域９間のチャネル層３表面に形成され、基板の電位を安定化させる。
【００６４】
第６工程（図７参照）：ゲート電極表面を少なくとも覆う層間絶縁膜を形成し、ソース電極を形成する工程。
【００６５】
全面にＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）層をＣＶＤ法により堆積してゲート電極７および開口部ＯＰを覆うようにパターニングし、層間絶縁膜１１を形成する。その後アルミニウムをスパッタ装置で全面に付着して、ソース領域９およびボディコンタクト領域１０にコンタクトするソース電極１２を形成する。
【００６６】
更に、基板裏面には、蒸着金属によるドレイン電極１３を形成し、図１に示す最終構造を得る。
【００６７】
上記の如く、本発明の実施の形態は、ｎチャネル型ＭＯＳＦＥＴで説明したが、ｐチャネル型ＭＯＳＦＥＴにも適用でき、同様の効果が得られる。またバイポーラトランジスタとパワーＭＯＳＦＥＴを１チップ内にモノシリックで複合化したＩＧＢＴであっても同様に実施できる。
【図面の簡単な説明】
【００６８】
【図１】本発明の絶縁ゲート型電界効果半導体装置を説明する断面図である。
【図２】本発明の絶縁ゲート型電界効果半導体装置の製造方法を説明する断面図である。
【図３】本発明の絶縁ゲート型電界効果半導体装置の製造方法を説明する断面図である。
【図４】本発明の絶縁ゲート型電界効果半導体装置の製造方法を説明する断面図である。
【図５】本発明の絶縁ゲート型電界効果半導体装置の製造方法を説明する断面図である。
【図６】本発明の絶縁ゲート型電界効果半導体装置の製造方法を説明する断面図である。
【図７】本発明の絶縁ゲート型電界効果半導体装置の製造方法を説明する断面図である。
【図８】従来の絶縁ゲート型電界効果半導体装置を説明する断面図である。
【図９】従来の絶縁ゲート型電界効果半導体装置の製造方法を説明する断面図である。
【図１０】従来および本発明の絶縁ゲート型電界効果半導体装置を説明する平面図である。
【符号の説明】
【００６９】
１      ｎ＋型半導体基板  
２      ドレイン領域
３      チャネル層
４      トレンチ
５      ゲート酸化膜
６      ポリシリコン
７      ゲート電極
８      ｎ型不純物領域
９      ソース領域
１０    ボディコンタクト領域
１１    層間絶縁膜
１２    ソース電極  
１３    ドレイン電極
２１      ｎ＋型半導体基板  
２２      ドレイン領域
２３      チャネル層
２７      トレンチ
３１      ゲート酸化膜
３３      ゲート電極
３４    ボディコンタクト領域
３５      ソース領域
３６    層間絶縁膜
３７    ソース電極  
ＯＰ    開口部
ＣＨ    チャネル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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