(57)【要約】【課題】  十分な静電破壊耐性を有し、半導体装置を高集積化・高速化するのに好適な構造の静電破壊保護回路を有する半導体装置およびその製造方法を提供する。【解決手段】  半導体基板１１の第１素子形成領域ＡにＭＯＳトランジスタＭ１、Ｍ２を有し、ゲートＧ１、Ｇ２が入力端子１９に接続された入力回路と、第２素子形成領域Ｂに、対向、且つ離間して配置された不純物拡散層Ｓ３、Ｄ３を備えた静電破壊保護素子Ｍ３を有し、不純物拡散層Ｄ３が外部入力端子１９に接続され、不純物拡散層Ｓ３が接地された静電破壊保護回路を具備する。【選択図】  図１
2005243692.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型半導体基板の第１素子形成領域に、絶縁ゲート電界効果トランジスタを有し、前記絶縁ゲート電界効果トランジスタのゲートが外部入力端子に接続された入力回路と、
前記半導体基板の第２素子形成領域に、対向、且つ離間して配置され、第２導電型の第１および第２不純物拡散層と、前記第１および第２不純物拡散層上に形成された金属シリサイド層とを備えた静電破壊保護素子を有し、前記第１不純物拡散層が前記外部入力端子に接続され、前記第２不純物拡散層が接地された静電破壊保護回路と、
を具備したことを特徴とする半導体装置。
【請求項２】
第１導電型半導体基板の第１素子形成領域に、絶縁ゲート電界効果トランジスタを有し、前記絶縁ゲート電界効果トランジスタのゲートが外部入力端子に接続された入力回路と、
前記半導体基板の第２素子形成領域に、対向、且つ離間して配置され、第２導電型で前記絶縁ゲート電界効果トランジスタのソース・ドレイン不純物拡散層より濃度の高い第１および第２不純物拡散層を備えた静電破壊保護素子を有し、前記第１不純物拡散層が前記外部入力端子に接続され、前記第２不純物拡散層が接地された静電破壊保護回路と、
を具備したことを特徴とする半導体装置。
【請求項３】
前記第１不純物拡散層と第２不純物拡散層の離間距離が、前記絶縁ゲート電界効果トランジスタのソース不純物拡散層とドレイン不純物拡散層の離間距離より大きいことを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
半導体基板内の第１素子形成領域と第２素子形成領域を電気的に絶縁分離する工程と、
前記第１素子形成領域にゲート絶縁膜を介してゲート電極を形成する工程と、
前記半導体基板全面にシリコン酸化膜とシリコン窒化膜の積層構造の絶縁膜を形成した後、前記絶縁膜を選択的に除去することにより、前記ゲート電極の側面にサイドウォールと、前記第２素子形成領域に所定幅の前記絶縁膜パターンを同時に形成する工程と、
前記第１素子形成領域に、前記サイドウォールが形成された前記ゲート電極をマスクとして自己整合的にソース・ドレイン不純物拡散層を形成し、前記第２素子形成領域に、前記所定幅の前記絶縁膜パターンをマスクとして自己整合的に前記第２素子形成領域と反対の導電型の第１および第２不純物拡散層を形成する工程と、
前記ソース・ドレイン不純物拡散層上、前記ゲート電極上、前記第１および第２不純物拡散層上に、金属シリサイド層を選択的に形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板内の第１素子形成領域と第２素子形成領域を電気的に絶縁分離する工程と、
前記第１素子形成領域にゲート絶縁膜を介してゲート電極を形成する工程と、
前記半導体基板全面にシリコン酸化膜とシリコン窒化膜の積層構造の絶縁膜を形成した後、前記第１素子形成領域の前記絶縁膜を選択的に除去することにより、前記ゲート電極の側面にサイドウォールを形成する工程と、
前記第１素子形成領域に、前記サイドウォールが形成された前記ゲート電極をマスクとして自己整合的にソース・ドレイン不純物拡散層を形成する工程と、
前記ソース・ドレイン不純物拡散層上および前記ゲート電極上に金属シリサイド層を選択的に形成する工程と、
前記第２素子形成領域の前記絶縁膜を選択的に除去することにより、所定幅の前記絶縁膜パターンを形成した後、前記所定幅の前記絶縁膜パターンをマスクとして自己整合的に前記第２素子形成領域と反対の導電型で前記ソース・ドレイン不純物拡散層より濃度の高い第１および第２不純物拡散層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電破壊保護回路を有する半導体装置およびその製造方法に係り、特に十分な静電破壊耐性を有し、半導体装置を高集積化・高速化するのに好適な構造の静電破壊保護回路を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、ＣＭＯＳ（相補型ＭＯＳ）トランジスタを有する半導体装置においては、特に外部からの静電気による静電放電（ＥＳＤ：Electrostatic Discharge）から半導体素子を保護するために、静電破壊保護素子としてソースとゲートを短絡したＭＯＳトランジスタを有する静電破壊保護回路が設けられている（例えば、特許文献１参照。）。
【０００３】
静電破壊保護素子としてソースとゲートを短絡したＭＯＳトランジスタを用いた静電破壊保護回路を有する半導体装置について図を用いて説明する。図１４はこの半導体装置を示す図で、図１４（ａ）は半導体装置の構造を示す断面図、図１４（ｂ）はその等価回路を示す回路図である。
【０００４】
図１４に示すように、本実施例の半導体装置１００では、ｐ型シリコン基板１０１の主面に、入力回路が形成される第１素子形成領域Ｃと静電破壊保護回路が形成される第２素子形成領域Ｄが互いに離間形成され、第１素子形成領域Ｃと第２素子形成領域Ｄは、トレンチ素子分離法によってｐ型シリコン基板１０１に形成した絶縁分離膜を有する絶縁分離領域１０２によって電気的に絶縁分離されている。
【０００５】
第１素子形成領域Ｃは、更に絶縁分離領域１０３によってｐ−ＭＯＳトランジスタＭ１１が形成されるｎウェル領域１０４とｎ−ＭＯＳトランジスタＭ１２が形成されるｐウェル領域１０５に電気的絶縁分離されている。第２素子形成領域Ｄは、ｎ−ＭＯＳトランジスタＭ１３が形成されるｐウェル領域１０６を有している。
【０００６】
ｐ−ＭＯＳトランジスタＭ１１とｎ−ＭＯＳトランジスタＭ１２はＣＭＯＳインバータを構成しており、ゲートＧ１１とゲートＧ１２の接続部が外部入力端子１０９に接続され、ソースＳ１１とドレインＤ１２の接続部が出力端子Ｏｕｔに接続されている。
【０００７】
そして、ドレインＤ１１が電源Ｖｄｄに接続され、ソースＳ１２が電源Ｖｓｓに接続されている。ｎ−ＭＯＳトランジスタＭ１３のドレイインＤ１３は外部入力端子１０９に接続され、ソースＳ１３は接地されている。ｎ−ＭＯＳトランジスタＭ１３のバックゲートＢ１３は接地されている。
【０００８】
ｎ−ＭＯＳトランジスタＭ１３はＭＯＳトランジスタＭ１１、Ｍ１２を形成する際に同時に形成されるので、ｎ−ＭＯＳトランジスタＭ１３のゲートＧ１３、ソースＳ１３およびドレインＤ１３は、例えばｎ−ＭＯＳトランジスタＭ１２のゲートＧ１２、ソースＳ１２およびドレインＤ１２と同じ構造を有している。
【０００９】
入力端子１０９に陽極性信号電圧が印加されるとｎ−ＭＯＳトランジスタＭ１３は、ゲートＧ１３のリーク電流により徐々にゲート電位が上昇してオン状態となり、オン抵抗負荷として動作する。
【００１０】
この状態で、入力端子１０９にｎ−ＭＯＳトランジスタＭ１３のドレインＤ１３とｐウェル領域１０６とのｐｎ接合の１次ブレークダウン電圧より大きい陽極性静電気が印加されると、ｐｎ接合がブレークダウンしてドレインＤ１３からｐウェル領域１０７を通って接地に至る電流路が形成される。
【００１１】
その結果、ＭＯＳトランジスタＭ１１、Ｍ１２のゲートＧ１１、Ｇ１２に印加される最大電圧は、ｎ−ＭＯＳトランジスタＭ１３のドレインＤ１３とｐウェル領域１０６とのｐｎ接合の１次ブレークダウン電圧に制限される。
【００１２】
静電破壊保護素子は、入力回路のＭＯＳトランジスタのゲート酸化膜破壊電圧よりも低い電圧で作動し、同時に静電破壊保護素子自身が静電放電により破壊されないことが必要である。
【００１３】
従来の静電破壊保護回路のゲートとソースを短絡したＭＯＳトランジスタは、入力回路のＭＯＳトランジスタを形成する際に同時に形成されるので、ゲート酸化膜の絶縁破壊電圧は入力回路のＭＯＳトランジスタのゲート絶縁膜破壊電圧に等しい。
【００１４】
最近の半導体装置においては、高集積化のためにゲート絶縁膜を薄くしているので、ゲート絶縁膜破壊電圧が低下している。例えば、従来のゲート絶縁膜破壊電圧は数十ボルト程度あったが、ゲート酸化膜が６ｎｍ程度になると、ゲート絶縁膜破壊電圧は９Ｖ程度に低下する。
【００１５】
その結果、静電破壊保護回路のＭＯＳトランジスタのゲート絶縁膜破壊電圧が、一次ブレークダウン電圧（凡そ、９〜１１Ｖ）より低下し、ゲート酸化膜が絶縁破壊される問題がある。
【００１６】
また、高速化のためにソース・ドレイン不純物拡散層上に金属シリサイド層を形成しているので、ソース・ドレイン不純物拡散層の表面側の抵抗が低く、静電放電時のサージ電流がソース・ドレイン不純物拡散層間チャネルの表面側に集中する傾向がある。
【００１７】
その結果、サージ電流密度が増加し、サージ電流による局所的な発熱によりゲート酸化膜が熱破壊される問題がある。
【特許文献１】特開平９−１８６２４７号公報（３頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【００１８】
本発明は、十分な静電破壊耐性を有し、半導体装置を高集積化・高速化するのに好適な構造の静電破壊保護回路を有する半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、本発明の一態様の半導体装置では、第１導電型半導体基板の第１素子形成領域に、絶縁ゲート電界効果トランジスタを有し、前記絶縁ゲート電界効果トランジスタのゲートが外部入力端子に接続された入力回路と、前記半導体基板の第２素子形成領域に、対向、且つ離間して配置され、第２導電型の第１および第２不純物拡散層と、前記第１および第２不純物拡散層上に形成された金属シリサイド層とを備えた静電破壊保護素子を有し、前記第１不純物拡散層が前記外部入力端子に接続され、前記第２不純物拡散層が接地された静電破壊保護回路と、を具備したことを特徴としている。
【００２０】
また、上記目的を達成するために、本発明の別態様の半導体装置の製造方法では、半導体基板内の第１素子形成領域と第２素子形成領域を電気的に絶縁分離する工程と、前記第１素子形成領域にゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体基板全面にシリコン酸化膜とシリコン窒化膜の積層構造の絶縁膜を形成した後、前記絶縁膜を選択的に除去することにより、前記ゲート電極の側面にサイドウォールと、前記第２素子形成領域に所定幅の前記絶縁膜パターンを同時に形成する工程と、前記第１素子形成領域に、前記サイドウォールが形成された前記ゲート電極をマスクとして自己整合的にソース・ドレイン不純物拡散層を形成し、前記第２素子形成領域に、前記所定幅の前記絶縁膜パターンをマスクとして自己整合的に前記第２素子形成領域と反対の導電型の第１および第２不純物拡散層を形成する工程と、前記ソース・ドレイン不純物拡散層上、前記ゲート電極上、前記第１および第２不純物拡散層上に、金属シリサイド層を選択的に形成する工程と、を有することを特徴としている。
【発明の効果】
【００２１】
本発明によれば、静電破壊保護素子の第１および第２不純物拡散層を対向、且つ離間して配置したので、十分な静電破壊耐性が得られる。
【００２２】
これにより、入力回路のＭＯＳトランジスタを形成する際に、静電破壊保護素子を同時に形成することができる。従って、集積度が高く、高速な半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００２４】
図１は本発明の実施例１に係る半導体装置の要部を示す図で、図１（ａ）はその断面図、図１（ｂ）はその等価回路、図２乃至図７は半導体装置の製造工程を示す断面図で、半導体装置の入力回路を形成する際に同時に静電破壊保護回路を形成する工程を順に示す断面図である。本実施例は陽極性静電放電から入力回路のＣＭＯＳインバータを保護する静電破壊保護回路を有する半導体装置の例である。
【００２５】
図１に示すように、本実施例の半導体装置１０では、ｐ型シリコン基板１１の主面に、入力回路が形成される第１素子形成領域Ａと静電破壊保護回路が形成される第２素子形成領域Ｂが互いに離間形成され、第１素子形成領域Ａと第２素子形成領域Ｂは、トレンチ素子分離法によってｐ型シリコン基板１１に形成した絶縁分離膜を有する絶縁分離領域１２によって電気的に絶縁分離されている。
【００２６】
第１素子形成領域Ａは、更に絶縁分離領域１３によってｐ−ＭＯＳトランジスタＭ１が形成されるｎウェル領域１４とｎ−ＭＯＳトランジスタＭ２が形成されるｐウェル領域１５に電気的絶縁分離されている。第２素子形成領域Ｂは、静電破壊保護素子Ｍ３が形成されるｐウェル領域１６を有している。
【００２７】
ｐ−ＭＯＳトランジスタＭ１はゲート電極Ｇ１の両側面が絶縁膜で被覆されたサイドウォール１７ａ、１７ｂを有し、同様にｎ−ＭＯＳトランジスタＭ２はゲート電極Ｇ２の両側面が絶縁膜で被覆されたサイドウォール１７ｃ、１７ｄを有している。
【００２８】
サイドウォール１７ａ〜１７ｄを形成する絶縁膜の厚さはＭＯＳトランジスタＭ１、Ｍ２のゲート酸化膜より十分厚く、例えば１００ｎｍ程度に形成されている。
【００２９】
ｐ−ＭＯＳトランジスタＭ１はゲート電極Ｇ１上およびソース・ドレイン拡散層Ｓ１、Ｄ１上に形成された金属シリサイド層１８ａ〜１８ｃを有し、同様にｎ−ＭＯＳトランジスタＭ２はゲート電極Ｇ２上およびソース・ドレイン拡散層Ｓ２、Ｄ２上に形成された金属シリサイド層１８ｄ〜１８ｆを有している。
【００３０】
静電破壊保護素子Ｍ３はサイドウォールを形成する絶縁膜が所定幅Ｗ、例えば８μｍ程度に加工された絶縁膜パターン１７ｅと、絶縁膜パターン１７ｅの両側に、対向、且つ離間して配置されたｎ型不純物拡散層Ｓ３、Ｄ３と、ｎ型不純物拡散層Ｓ３、Ｄ３上に形成された金属シリサイド層１８ｇ、１８ｈを有している。
【００３１】
ｐ−ＭＯＳトランジスタＭ１とｎ−ＭＯＳトランジスタＭ２はＣＭＯＳインバータを構成しており、ゲートＧ１とゲートＧ２の接続部が外部入力端子１９に接続され、ソースＳ１とドレインＤ２の接続部が出力端子Ｏｕｔに接続されている。そして、ドレインＤ１が電源Ｖｄｄに接続され、ソースＳ２が電源Ｖｓｓに接続されている。  
静電破壊保護素子Ｍ３のｎ型不純物拡散層Ｄ３は外部入力端子１９に接続され、ｎ型不純物拡散層Ｓ３は接地されている。
【００３２】
外部入力端子１９を通して不純物拡散層Ｄ３とｐウェル領域１６のｐｎ接合の１次ブレークダウン電圧以上の陽極性静電放電電圧が印加されると、静電破壊保護素子Ｍ３は導通状態になる。
【００３３】
即ち、不純物拡散層Ｄ３からｐウェル領域１６にキャリアが注入されると、ｐウェル領域１６と不純物拡散層Ｓ３のｐｎ接合は順バイアスになるので、サージ電流の多くは不純物拡散層Ｄ３と不純物拡散層Ｓ３との間のチャネルを経由して不純物拡散層Ｓ３から接地側に流れる。また、サージ電流の一部はｐウェル領域１６を経由してｐ型シリコン基板１１から接地側に流れる。
【００３４】
この時、絶縁膜パターン１７ｅが絶縁物なので、従来のソースとドレインを短絡したＭＯＳトランジスタのようにドレインからゲート酸化膜を突き抜けてゲート電極へ至る電流路が形成されない。従って、静電破壊保護素子Ｍ３が静電放電電圧により絶縁破壊されるのを防止することが可能である。
【００３５】
更に、絶縁膜パターン１７ｅは従来のソースとドレインを短絡したＭＯＳトランジスタのゲート酸化膜より十分厚いので、耐熱性が高い。従って、サージ電流による発熱により静電破壊保護素子Ｍ３が熱破壊されるのを防止することが可能である。
【００３６】
次に、半導体装置１０の製造方法について図２乃至図７を参照しながら説明する。図２に示すように、トレンチ素子分離法により、ｐ型シリコン基板１１の所定領域に絶縁分離領域１２、１３を形成し、互いに離間された第１素子形成領域Ａと第２素子形成領域Ｂを形成する。
【００３７】
次に、イオン注入法により、第１素子形成領域Ａにｎウェル領域１４およびｐウェル領域１５を形成し、第２素子形成領域Ｂにｐウェル領域１６を形成する。
【００３８】
次に、ゲート絶縁膜として、例えば熱酸化法により厚さ６ｎｍのシリコン酸化膜３１と、ゲート電極として、例えば、熱ＣＶＤ（Chemical Vapor Deposition）法により厚さ１００ｎｍの不純物を添加したポリシリコン膜３２を形成した後、フォトリソグラフィー法により、ＭＯＳトランジスタのゲートを形成するためのレジストパターン３３ａ、３３ｂを形成する。
【００３９】
次に、図３に示すように、レジストパターン３３ａ、３３ｂをマスクとしてシリコン酸化膜３１とポリシリコン膜３２をＲＩＥ（Reactive Ion Etching）法により選択的に除去してゲート絶縁膜３４ａ、３４ｂとゲート電極Ｇ１、Ｇ２を形成する。ここで、ゲート長は、例えば０．１３μｍ程度である。
【００４０】
次に、図４に示すように、絶縁膜３６として、例えば熱ＣＶＤ法により厚さ１５ｎｍのシリコン酸化膜３７とプラズマＣＶＤ法により厚さ８０ｎｍのシリコン窒化膜３８を積層して半導体基板１１の全面に形成する。
【００４１】
次に、フォトリソグラフィー法により、静電破壊保護素子Ｍ３を形成するためのレジストパターン３９を形成する。ここで、レジストパターン３９の幅Ｗは、静電破壊保護素子Ｍ３に要求される静電破壊耐性、および入力回路のＭＯＳトランジスタのソース・ドレイン不純物拡散層濃度に依存するが、例えば８μｍ程度にしている。
【００４２】
次に、図５に示すように、レジストパターン３９をマスクとしてシリコン酸化膜３７とシリコン窒化膜３８をＲＩＥ法により選択的に除去して、ゲート電極Ｇ１、Ｇ２の側面が絶縁膜３６で被覆されたサイドウォール１７ａ〜１７ｄと、絶縁膜３６が所定幅Ｗに加工された絶縁膜パターン１７ｅを形成する。
【００４３】
次に、図６に示すように、サイドウォール１７ａ、１７ｂで被覆されたゲート電極Ｇ１をマスクとしてイオン注入法により自己整合的に、ｎウェル領域１３にｐ型不純物、例えばホウ素（Ｂ）をドーズ量１Ｅ１５ａｔｏｍｓ／ｃｍ２程度注入してソース・ドレイン不純物拡散層Ｓ１、Ｄ１を形成する。
【００４４】
次に、サイドウォール１７ｃ、１７ｄで被覆されたゲート電極Ｇ２および絶縁膜パターン１７ｅをマスクとしてイオン注入法により自己整合的に、ｐウェル領域１２、１４にｎ型不純物、例えば燐（Ｐ）をドーズ量１Ｅ１５／ｃｍ２程度注入してソース・ドレイン不純物拡散層Ｓ２、Ｄ２と不純物拡散層Ｓ３、Ｄ３を同時に形成する。
【００４５】
次に、図７に示すように、ＭＯＳトランジスタＭ１、Ｍ２のゲート電極Ｇ１、Ｇ２上、ソース・ドレイン不純物拡散層Ｓ１、Ｓ２、Ｄ１、Ｄ２上および不純物拡散層Ｓ３、Ｄ３上に選択的に高融点金属膜を、例えスパッタリング法によりコバルトまたはチタンを厚さ３５ｎｍ程度形成して熱処理することにより、金属シリサイド層１８ａ〜１８ｈを形成する。
【００４６】
次に、金属シリサイド層１８ａ〜１８ｈ上にコンタクト電極（図示せず）、例えばＡｌ電極を形成して配線することにより、図１に示した静電破壊保護素子Ｍ３を有する半導体装置１０が得られる。
【００４７】
以上説明したように、本発明の実施例１に係る半導体装置１０によれば、静電破壊保護素子の不純物拡散層Ｄ３と不純物拡散層Ｓ３を対向、且つ離間して配置したので、十分な静電破壊耐性が得られる。
【００４８】
これにより、入力回路のＭＯＳトランジスタを形成する際に、静電破壊保護素子を同時に形成することができる。従って、集積度が高く、高速な半導体装置を提供することができる。
【実施例２】
【００４９】
図８は本発明の実施例２に係る半導体装置の要部を示す断面図、図９乃至図１３は半導体装置の製造工程を示す断面図で、半導体装置の入力回路を形成する際に同時に静電破壊保護回路を形成する工程を順に示す断面図である。
【００５０】
本実施例において、上記実施例１と同一の構成部分には同一の符号を付してその説明を省略し、異なる部分についてのみ説明する。
【００５１】
本実施例が実施例１と異なる点は、静電破壊保護素子の不純物拡散層の不純物濃度を入力回路のＭＯＳトランジスタのソース・ドレイン不純物拡散層の不純物濃度より高くしたことにある。
【００５２】
即ち、図８に示すように、実施例２に係る半導体装置５０は静電破壊保護素子Ｍ４の不純物拡散層Ｓ４、Ｄ４の不純物濃度をＭＯＳトランジスタＭ２の不純物濃度より高くしたので、不純物拡散層Ｄ４とｐウェル領域１６のｐｎ接合の１次ブレークダウン電圧が低下し、外部入力端子１９を通してＭＯＳトランジスタＭ１、Ｍ２のゲートＧ１、Ｇ２に印加される静電放電電圧の最大値を下げることが可能である。
【００５３】
次に、半導体装置５０の製造方法について図９乃至図１３を参照しながら説明する。始めに、図２および図３と同様にして、ｐ型シリコン基板１１にゲート電極Ｇ１、Ｇ２を形成する。
【００５４】
次に、図９に示すように、絶縁膜３６を半導体基板１１の全面に形成した後、第２素子形成領域Ｂの絶縁膜３６の全面を覆うようにレジストパターン５１を形成する。
【００５５】
次に、図１０に示すように、レジストパターン５１をマスクとして、絶縁膜３６を選択的に除去して、ゲート電極Ｇ１、Ｇ２の側面にサイドウォール１７ａ〜１７ｄを形成し、第２素子形成領域Ｂの絶縁膜３６を露出させる。
【００５６】
次に、図１１に示すように、ＭＯＳトランジスタＭ１、Ｍ２のソース・ドレイン不純物拡散層Ｓ１、Ｄ１、Ｓ２、Ｄ２を形成した後、フォトリソグラフィー法により、静電破壊保護素子Ｍ４を形成するためのレジストパターン５２を形成する。ここで、レジストパターン５２の幅Ｗは、例えば８μｍ程度にしている。
【００５７】
次に、図１２に示すように、ゲート電極Ｇ１、Ｇ２上およびソース・ドレイン不純物拡散層Ｓ１、Ｄ１、Ｓ２、Ｄ２上に金属シリサイド層１８ａ〜１８ｆを形成する。
【００５８】
次に、図１３に示すように、レジストパターン５２をマスクとして絶縁膜３６を選択的に除去して、所定幅Ｗの絶縁膜パターン１７ｅを形成した後、絶縁膜パターン１７ｅをマスクとしてイオン注入法により自己整合的に、ｐウェル領域１６にｎ型不純物、例えば燐（Ｐ）をドーズ量５Ｅ１５ａｔｏｍｓ／ｃｍ２程度注入してｎ型不純物拡散層Ｓ４、Ｄ４を形成する。
【００５９】
これにより、不純物濃度がソース・ドレイン不純物拡散層Ｓ２、Ｄ２より高い不純物拡散層Ｓ４、Ｄ４が得られ、不純物拡散層Ｄ４とｐウェル領域１６のｐｎ接合の１次ブレークダウン電圧を下げることが可能である。
【００６０】
また、不純物拡散層Ｓ４、Ｄ４の不純物濃度が高いので、不純物拡散層Ｓ４、Ｄ４の抵抗が低くなり、低抵抗化のための金属シリサイド層の形成は不要である。
【００６１】
次に、コンタクト電極（図示せず）を形成して配線することにより、図８に示した静電破壊保護素子Ｍ４を有する半導体装置５０が得られる。
【００６２】
以上説明したように、本発明の実施例２に係る半導体装置５０によれば、静電破壊保護素子Ｍ４の不純物拡散層Ｓ４、Ｄ４の不純物濃度をＭＯＳトランジスタＭ２のソース・ドレイン不純物拡散層Ｓ２、Ｄ２より高くしたので、不純物拡散層Ｄ４とｐウェル領域１６のｐｎ接合の１次ブレークダウン電圧が小さくなる。
【００６３】
その結果、外部入力端子１９を通してＭＯＳトランジスタＭ１、Ｍ２のゲートＧ１、Ｇ２に印加される静電放電電圧の最大値を下げることができるので、半導体装置５０の信頼性が向上する。
【００６４】
上述した実施例において、入力回路がＣＭＯＳインバータの場合について説明したが、本発明はこれに限定されるものではなく、ＭＯＳトランジスタを有するどのような構成の入力回路であっても構わない。また、出力回路であっても構わない。
【００６５】
更に、入力回路のＭＯＳトランジスタを陽極性静電放電から保護する場合について説明したが、同様にｎウェル領域にｐ型の不純物拡散層を有する静電破壊保護素子を設けて、負極性静電放電から保護するようにしても構わない。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施例１に係る半導体装置の要部の構成を示す図で、図１（ａ）はその断面図、図１（ｂ）はその等価回路を示す回路図。
【図２】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図３】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図４】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図５】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図６】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図７】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図８】本発明の実施例２に係る半導体装置の要部の構成を示す断面図。
【図９】本発明の実施例２に係る半導体装置の製造工程を示す断面図。
【図１０】本発明の実施例２に係る半導体装置の製造工程を示す断面図。
【図１１】本発明の実施例２に係る半導体装置の製造工程を示す断面図。
【図１２】本発明の実施例２に係る半導体装置の製造工程を示す断面図。
【図１３】本発明の実施例２に係る半導体装置の製造工程を示す断面図。
【図１４】従来の半導体装置の要部の構成を示す図で、図１０（ａ）はその断面図、図１０（ｂ）はその等価回路を示す回路図。
【符号の説明】
【００６７】
１０、５０  半導体装置
１１  ｐ型シリコン基板
１２、１３  素子分離領域
１４  ｎウェル領域
１５、１６  ｐウェル領域
１７ａ、１７ｂ、１７ｃ、１７ｄ  サイドウォール
１７ｅ  絶縁膜パターン
１８ａ、18ｂ、18ｃ、１８ｄ、１８ｅ、１８ｆ、１８ｇ、１８ｈ  金属シリサイド層
１９  外部入力端子
３１、３７  シリコン酸化膜
３２  ポリシリコン膜
３３ａ、３３ｂ、３９、５１、５２  レジストパターン
３４ａ、３４ｂ  ゲート絶縁膜
３６  絶縁膜
３８  シリコン窒化膜
Ｍ１  ｐ−ＭＯＳトランジスタ
Ｍ２  ｎ−ＭＯＳトランジスタ
Ｍ３、Ｍ４  静電破壊保護素子
Ｇ１、Ｇ２  ゲート電極
Ｓ１、Ｓ２  ソース不純物拡散層
Ｄ１、Ｄ２  ドレイン不純物拡散層
Ｓ３、Ｄ３、Ｓ４、Ｄ４  不純物拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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