(57)【要約】【課題】メタルレイヤの変更を最小限に抑えることが可能なセルレイアウト、それを用いた半導体集積回路装置、半導体集積回路の設計方法並びに半導体集積回路の半導体製造方法を提供する。【解決手段】半導体集積回路の設計に用いられ、入力用セル端子４ａと、出力用セル端子４ｂと、連続配置された複数のセルユニット（Delay１〜４）とを有するスタンダードセルまたはマクロセルに関するセルレイアウトであって、前記セルユニットのメタルレイヤに、該メタルレイヤを横断し、隣接するセルユニットとの間で相互に接続可能な入力用ダミーメタル配線１ａと、該入力用ダミーメタル配線１ａと同様に配線される出力用ダミーメタル配線１ｂと、入力用ダミーメタル配線１ａと出力用ダミーメタル配線１ｂとの間に設けられる入力端子１１及び出力端子１２とが配置される。【選択図】図４
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【特許請求の範囲】
【請求項１】
半導体集積回路の設計に用いられるスタンダードセルまたはマクロセルに含まれる少なくとも１つのセルユニットは、内部配線のためのメタルレイヤが積層され、上下メタルレイヤ間で接続された構造をもち、該積層されたメタルレイヤの中から選択されたメタルレイヤで内部配線されることを特徴とするセルレイアウト。
【請求項２】
半導体集積回路の設計に用いられ、入力用セル端子と、出力用セル端子と、連続配置された複数のセルユニットとを有するスタンダードセルまたはマクロセルに関するセルレイアウトであって、
前記セルユニットのメタルレイヤに、該メタルレイヤを横断し、隣接するセルユニットとの間で相互に接続可能な入力用ダミーメタル配線と、該入力用ダミーメタル配線と同様に配線される出力用ダミーメタル配線と、前記入力用ダミーメタル配線と出力用ダミーメタル配線との間に設けられる入力端子及び出力端子とが配置されることを特徴とするセルレイアウト。
【請求項３】
前記セルユニットの入力端子は入力用セル端子が接続された入力用ダミーメタル配線または出力用ダミーメタル配線に接続され、出力端子は出力用ダミーメタル配線または隣接する出力用セル端子に接続され、さらに前記出力用ダミーメタル配線は前記入力端子及び出力端子が接続される場合には該接続部分の間で削除されることにより、該セルユニットの機能が用いられることを特徴とする請求項２に記載のセルレイアウト。
【請求項４】
前記セルユニットは前記メタルレイヤが積層され、前記入力端子，出力端子それぞれが上下メタルレイヤ間で接続された構造をもち、積層されたメタルレイヤのうち、選択されたいずれか一のメタルレイヤで一のセルユニットの出力端子と他のセルユニットの入力端子とが出力用ダミーメタル配線で接続されることを特徴とする請求項２に記載のセルレイアウト。
【請求項５】
前記メタルレイヤの選択が、前記一のセルユニットの出力端子及び他のセルユニットの入力端子の選択されるメタルレイヤとその上層のメタルレイヤとの間の接続の切断によるものであることを特徴とする請求項４に記載のセルレイアウト。
【請求項６】
前記セルユニットの少なくとも１つは、ディレイセルユニットであることを特徴とする請求項１〜５のいずれか一に記載のセルレイアウト。
【請求項７】
前記スタンダードセルまたはマクロセルは、ディレイセルユニットとその他の機能セルユニットとの組み合わせからなることを特徴とする請求項１〜６のいずれか一に記載のセルレイアウト。
【請求項８】
請求項１〜７のいずれか一に記載のセルレイアウトを有するスタンダードセルまたはマクロセルを少なくとも１つ搭載した半導体集積回路装置。
【請求項９】
請求項１〜７のいずれか一に記載のセルレイアウトを用いることを特徴とする半導体集積回路の設計方法。
【請求項１０】
請求項１〜７のいずれか一に記載のセルレイアウトを用いて２つの半導体集積回路の半導体製造を行い、一方は途中のメタルレイヤの段階で半導体製造を止めておき、ついで他方の最終まで製造された半導体集積回路の評価結果に基いて止めておいたメタルレイヤ以降のメタルレイヤの変更を行うことを特徴とする半導体集積回路の半導体製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置設計に用いられる、スタンダードセルまたはマクロセルに関するセルレイアウト、とくにディレイセルのセルレイアウトに関する。また、そのセルレイアウトを用いた半導体集積回路装置、半導体集積回路の設計方法並びに半導体集積回路の半導体製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路は、高速・高集積化が進み、ますます微細なプロセスへ移行する傾向にある。近年の微細プロセスにおいて、光近接効果補正（OPC）等の処理等の複雑なデータ処理過程や、配線メタル層の増加によるなど、プロセスの進化とともにますます製造費用が増加する傾向にある。
また、複雑なマスク製造工程や半導体製造プロセスにおいては、設計者が、レイアウトデータを出してから、実チップとなるまでの製造期間が増大する傾向にある。
【０００３】
一方、半導体集積回路では、動作周波数の高速化、微細プロセスの複雑な寄生抵抗・容量により設計がますます困難になってきている。この問題に対応するためにディレイセル（バッファセル）を用いる事は、すでに多くの半導体集積回路の設計者に既知の手法である（例えば、特許文献１参照。）。
【０００４】
従来用いられるバッファ（Buffer）セル（ディレイ（Delay）セル）の一般的なセルレイアウトを図１２に示す。図１２（ａ）がセルレイアウト、図１２（ｂ）が回路図を表している。９４ａはセルの入力端子、９４ｂは出力端子を示す。バッファセルは、入出力の論理が同等になるため、文字どおりバッファとして使用したり、または、配線の遅延調整のために使用したりする事が多い。自動配置配線では、インバータやナンドゲートなどのその他の機能セルが配置され、それらのセルの入出力端子が、メタル配線される事により回路図からレイアウトを生成していく。これらの小規模な機能セルのレイアウトは、同じ高さまたは、基本の高さの整数倍であり、スタンダードセルとよばれる。
【０００５】
これらのスタンダードセルは、自動配置配線ツールによって、配置され、そのスタンダードセルの端子間を配線する事により、所望のネットリストのレイアウトを生成する。図１３は自動配置配線の一例である。
【０００６】
図１４にディレイ調整の例を示す。スタンダードセルに接続されるフリップ・フロップ回路（ＦＦ）のセルを全て同期させたいときに、スタンダードセルの出力セル前段に複数個ディレイセルを挿入しておき、回路動作検証時に、遅延調整を行う。回路動作検証とは、レイアウト生成後に、実際のレイアウト形状を加味して行うポストレイアウトシミュレーションや実際にチップとなった半導体集積回路を評価することである。例えば、図１４（ａ）に示す回路構成において、セルＣＫＢＦ１の動作により点ａにおける動作波形ＣＫ２に時間ｔｎｓの遅れがある場合（図１４（ｂ））、セルＣＫＢＦ１の前段にディレイセルを時間ｔｎｓ遅れる様に付加する手法を用いる。図１４（ｃ）はその手法を適用した回路構成であり、ディレイセルは、セルＣＫＢＦ２の出力セル前段２段が時間ｔｎｓの遅延を発生させる回路となり、動作波形ＣＫ１とＣＫ２とのタイミングが一致する（図１４（ｄ））。この場合のディレイセル２段で構成しているが、１つのディレイセルで時間ｔｎｓの遅延が得られる場合や、２段以上のディレイセルを用いるケースもある。
また、ディレイセルは、セットアップやホールドといったタイミングエラーの修正においていても用いられ、それらの手法は、半導体設計者の間で広く用いられるものである。
【０００７】
この時、図１４（ｃ）に関連するレイアウトは、図１５に示す様に改善される。すなわち、まず図１５（ａ）のようにあらかじめ、Delay１〜Delay３のように、ディレイセルを配置しておく（図中、説明の便宜上、下層のレイアウトはなくし、ディレイセルの端子のみを示す。）。ディレイ値は、設計予測に基づき任意のディレイ値を得られるようディレイセルの特性を考慮しておくことが好ましい。設計改善時に、それらのディレイセルを用いて、所望の結果を得るよう、配線を変更する事により改善を行う。
【０００８】
【特許文献１】特開平４−７４４５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、このような設計改善を行う場合、複数のメタル配線または、ビアホールの変更、すなわち複数のマスクレイヤの変更が必要となり、コストの増大に直結していた。
また、遅延調整以外の箇所で改定が必要となった場合、それに伴って遅延調整のためのメタル配線の大幅な変更が必要となっていた。
一方、遅延調整の修正は、ダミーとなるセルを使用する場合においても半導体製造過程を繰り返し行うことになり、ＴＡＴの増大につながっていた。
【００１０】
本発明は、以上の従来技術における問題に鑑みてなされたものであり、メタルレイヤの変更を最小限に抑えることが可能なセルレイアウト、それを用いた半導体集積回路装置、半導体集積回路の設計方法並びに半導体集積回路の半導体製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
前記課題を解決するために提供する本発明は、半導体集積回路の設計に用いられるスタンダードセルまたはマクロセルに含まれる少なくとも１つのセルユニットは、内部配線のためのメタルレイヤが積層され、上下メタルレイヤ間で接続された構造をもち、該積層されたメタルレイヤの中から選択されたメタルレイヤで内部配線されることを特徴とするセルレイアウトである。
【００１２】
前記課題を解決するために提供する本発明は、半導体集積回路の設計に用いられ、入力用セル端子と、出力用セル端子と、連続配置された複数のセルユニットとを有するスタンダードセルまたはマクロセルに関するセルレイアウトであって、前記セルユニットのメタルレイヤに、該メタルレイヤを横断し、隣接するセルユニットとの間で相互に接続可能な入力用ダミーメタル配線と、該入力用ダミーメタル配線と同様に配線される出力用ダミーメタル配線と、前記入力用ダミーメタル配線と出力用ダミーメタル配線との間に設けられる入力端子及び出力端子とが配置されることを特徴とするセルレイアウトである。
説明の便宜上、入力用ダミーメタル配線と出力用ダミーメタル配線とするが、明確な分類があるわけではなく、両ダミーメタル配線を用いて所望の回路構成を得ることを目的に配線されている。
【００１３】
ここで、前記セルユニットの入力端子は入力用セル端子が接続された入力用ダミーメタル配線または出力用ダミーメタル配線に接続され、出力端子は出力用ダミーメタル配線または隣接する出力用セル端子に接続され、さらに前記出力用ダミーメタル配線は前記入力端子及び出力端子が接続される場合には該接続部分の間で削除されることにより、該セルユニットの機能が用いられることが好ましい。
【００１４】
また、前記セルユニットは前記メタルレイヤが積層され、前記入力端子，出力端子それぞれが上下メタルレイヤ間で接続された構造をもち、積層されたメタルレイヤのうち、選択されたいずれか一のメタルレイヤで一のセルユニットの出力端子と他のセルユニットの入力端子とが出力用ダミーメタル配線で接続されることが好ましい。
このとき、前記メタルレイヤの選択が、前記一のセルユニットの出力端子及び他のセルユニットの入力端子の選択されるメタルレイヤとその上層のメタルレイヤとの間の接続の切断によるものであることがよい。
【００１５】
また、前記セルユニットの少なくとも１つは、ディレイセルユニットであることが好ましい。
【００１６】
さらに、前記スタンダードセルまたはマクロセルは、ディレイセルユニットとその他の機能セルユニットとの組み合わせからなることが好適である。
【００１７】
前記課題を解決するために提供する本発明は、請求項１〜７のいずれか一に記載のセルレイアウトを有するスタンダードセルまたはマクロセルを少なくとも１つ搭載した半導体集積回路装置である。
【００１８】
前記課題を解決するために提供する本発明は、請求項１〜７のいずれか一に記載のセルレイアウトを用いることを特徴とする半導体集積回路の設計方法である。
【００１９】
また、前記課題を解決するために提供する本発明は、請求項１〜７のいずれか一に記載のセルレイアウトを用いて２つの半導体集積回路の半導体製造を行い、一方は途中のメタルレイヤの段階で半導体製造を止めておき、ついで他方の最終まで製造された半導体集積回路の評価結果に基いて止めておいたメタルレイヤ以降のメタルレイヤの変更を行うことを特徴とする半導体集積回路の半導体製造方法である。
【発明の効果】
【００２０】
本発明の効果として、本発明によれば、例えば、ディレイセルの場合、メタルレイヤの選択により、遅延時間を変更することができる。すなわち、少ないメタルレイヤにて、容易に、タイミングエラーを修正する事が可能である。近年、その複雑な処理工程からますます高騰するマスク製造において、最も少ないメタルレイヤを変更する事が可能である。また、本特許を用いれば、例えば遅延調整以外の箇所で、メタルレイヤの改定が必要となった場合、その改定レイヤに合わせて、本発明のディレイセルの遅延を変更する事が可能となる。また、本発明のセルレイアウトを用いると、メタル配線のコンディションは必要最小限しか変更されず、この改定により、その他の部分に与える影響はほとんどない。
例えば、クロックバッファなどは、その前段に遅延調整用のディレイセルを備える事が多く、それらを一体化する事により、セル間の無駄な配線が生じる事なく、精度の良い遅延調整を行う事が出来る。
また、製造工程において、任意のメタルまで製造しておいた半導体集積回路を、完全に製造した半導体集積回路の評価結果より、未製造の配線メタルで改定する事により、半導体集積回路の製造期間を大幅に短縮できる。
特に、最上層付近のメタルレイヤで修正すると、ＴＡＴの減少に大いに役立つ。
【発明を実施するための最良の形態】
【００２１】
以下に、本発明の実施の形態について説明する。
本発明のセルレイアウトを適用したディレイセルの一例を図１に示す。この時、拡散やポリといったメタル以前の下層構造においては、図１２に示す一般的なディレイセルとなんら変わりがない。基本構造としては、複数の種類のディレイセルを並べて配置した形状となる。
【００２２】
図１に示すディレイセルは、入力用セル端子４ａと、出力用セル端子４ｂと、連続配置された複数のディレイセルユニット（Delay１,Delay2,Delay3,Delay4）とを有する。また、ディレイセルユニットはそれぞれ入力端子１１、出力端子１２を有する。
ここで各ディレイユニットは、各々異なるディレイ値が得られるように、トランジスタのゲート幅（Ｗ）とゲート長（Ｌ）とを調整したディレイ素子があり、例えば図１においてDelay１では０．４ｎｓ、Delay2では０．２ｎｓ、Delay3では０．１５ｎｓ、Delay4では０．１ｎｓのディレイ値を有する。なお、本発明では、１つのディレイセルユニットを１セルとして、複数セルが連続配置された構成でもよいし、図１のように複数のディレイセルユニットを備えたものが、ディレイセルとなった構成でもよい。
【００２３】
本発明に係るセルレイアウトに関して、基本セルユニット内で用いられるメタルレイヤであるメタル１層に関しては、図２のようになる。すなわち、図２（ａ）に示すように、各配線グリッドを電源の接続・スルーメタル・トランジスタの接続・端子といった具合に分類された構成となり、図２（ｂ）に示すようなセルレイアウトとなる。本発明では、メタルレイヤ（メタル１層）に該メタルレイヤを横断するメタル配線１を有することに特徴があり、このメタル配線１は、ディレイセルユニットを並べる事によって、隣接するセルユニットとの間でメタル配線１が相互に接続される事になる。この配線利用方法は、後述する。
なお、メタル配線１は、図２（ｂ）では直線形状としているが、それに限定されるものでなく、曲った形状であっても良い。
【００２４】
図３に、本発明に係るセルレイアウトとして、ディレイセルユニットの入力端子１１および／または出力端子１２の断面構造を示す。図３（ａ）は、ディレイセルユニットの端子としてメタルレイヤ（メタル１層）上の端子マスクパターンmetal1から最上層のメタルレイヤ上の端子マスクパターンmetal8までが積み上げられ、それぞれの端子マスクパターンが上下メタルレイヤ間でビアホール（via1〜via7）で接続された構造を持つ。
図３（ｂ）は、図３（ａ）と同様にディレイセルユニットの端子としてメタルレイヤ（メタル１層）上の端子マスクパターンmetal1から最上層のメタルレイヤ上の端子マスクパターンmetal8までが積み上げられ、それぞれの端子マスクパターンが上下メタルレイヤ間でビアホール（via1〜via7）で接続された構造を持つが、さらに図中斜線部分Ａで切断可能な形状を持つ。ここでは、本発明の２種類の積状メタル構造を挙げたが、変更を加えたい形状によって設計者が自由に選択使用すれば良い。
【００２５】
図４に、本発明に係るセルレイアウトの基本形を、図３に示す積層構造の入力端子１１および／または出力端子１２を有するディレイセルのメタルレイヤを例にとり説明する。
図４に示すディレイセルは、入力用セル端子４ａと、出力用セル端子４ｂと、連続配置された複数のディレイセルユニット（Delay１,Delay2,Delay3,Delay4）とを有するセルレイアウトとなっている。
【００２６】
それぞれのディレイセルユニットのメタルレイヤは、該メタルレイヤを横断し、隣接するセルユニットとの間で相互に接続される独立したメタル配線である入力用ダミーメタル配線Delay In（１ａ）と、該入力用ダミーメタル配線Delay In（１ａ）と同様に配線される出力用ダミーメタル配線Delay Out（１ｂ）と、前記入力用ダミーメタル配線Delay In（１ａ）と出力用ダミーメタル配線Delay Out（１ｂ）との間に設けられる入力端子１１及び出力端子１２とが配置されたレイアウトとなっている。図４のディレイセルは、あくまで基本形であり、本発明はこれに限定されるものではない。
【００２７】
入力端子１１は、最終ディレイセルユニットの入力端子まで、出力端子１２は初段のディレイセルユニットの出力端子まで、メタルレイヤごとに設けられ、積層された構造となる。
【００２８】
このとき、入力用ダミーメタル配線Delay In（１ａ）と出力用ダミーメタル配線Delay Out（１ｂ）とは入力端子１１、出力端子１２から、最小スペースで配線しておくと、端子１１，１２と入力用ダミーメタル配線Delay In（１ａ）、出力用ダミーメタル配線Delay Out（１ｂ）との間に配線がなされることがない。具体的には、デザインルールで決められた最小スペースが０．２μｍ、最小幅が０．３μｍの場合、（最小スペース×２）＋最小幅＝０．７μｍより小さい間隔で配線することが好ましい。
【００２９】
前記セルユニットの入力端子１１は入力用セル端子４ａが接続された入力用ダミーメタル配線Delay In（１ａ）または出力用ダミーメタル配線Delay Out（１ｂ）に接続され、出力端子１２は出力用ダミーメタル配線Delay Out（１ｂ）または隣接する出力用セル端子４ｂに接続され、さらに前記出力用ダミーメタル配線Delay Out（１ｂ）は前記入力端子１１及び出力端子１２が接続される場合には該接続部分の間で削除されることにより、該セルユニットの機能が用いられる。
図５に、図４の基本形のセルレイアウトを基に、ディレイセルユニットDelay１,Delay３,Delay４を使用するように変更した例を示す。
入力用セル端子４ａは、入力用ダミーメタル配線Delay In（１ａ）と接続されている（図中Ｃ部分）。これにより、入力用セル端子４ａとDelay１の入力端子１１とは入力用ダミーメタル配線Delay In（１ａ）を介して接続される。また、Delay１の出力端子１２はDelay３の入力端子１１に、Delay３の出力端子１２はDelay４の入力端子１１に出力用ダミーメタル配線Delay Out（１ｂ）を介して接続されるように配線される（図中Ｃ部分）。このとき、Delay１における出力用ダミーメタル配線Delay Out（１ｂ）は出力端子１２との接続部分まで削除され、Delay３、Delay４それぞれの入力端子１１は入力用ダミーメタル配線Delay In（１ａ）との接続が削除されている（図中Ｂ部分）。また、Delay３における出力用ダミーメタル配線Delay Out（１ｂ）は、Delay３の入力端子１１との接続部分と出力端子１２との接続部分との間で切断されるようにメタル配線が削除される（図中Ｂ部分）。さらに、Delay４の出力端子１２は出力用セル端子４ｂと接続されている（図中Ｃ部分）。Delay４における出力用ダミーメタル配線Delay Out（１ｂ）は、その出力端子１２との接続以降の部分は削除される（図中Ｂ部分）。
【００３０】
また、図６に、図４の基本形のセルレイアウトを基に、ディレイセルユニットDelay２,Delay３を使用するように変更した例を示す。
入力用セル端子４ａは入力用ダミーメタル配線Delay In（１ａ）に接続されている（図中Ｃ部分）。また、ディレイセルユニットDelay２において、出力端子１２は出力用ダミーメタル配線Delay Out（１ｂ）に接続され（図中Ｃ部分）、出力用ダミーメタル配線Delay Out（１ｂ）はその出力端子１２との接続部分の手前で切断されるようにメタル配線が削除される（図中Ｂ部分）。また、ディレイセルユニットDelay３において、入力端子１１は入力用ダミーメタル配線Delay In（１ａ）との接続が削除され（図中Ｂ部分）、出力用ダミーメタル配線Delay Out（１ｂ）に接続されている（図中Ｃ部分）。このとき、Delay３における出力用ダミーメタル配線Delay Out（１ｂ）は、入力端子１１との接続部分と出力端子１２との接続部分との間で切断されるようにメタル配線が削除される（図中Ｂ部分）。また、出力用セル端子４ｂは出力用ダミーメタル配線Delay Out（１ｂ）と接続されている（図中Ｃ部分）。
【００３１】
通常、ディレイセルは、入力が固定（Tie  Cell・Tie-down（up））されているが、本発明のディレイセルは、基本形の時点でのセル端子とディレイセルユニットの入力端子の状態は変わりがない。つまり、本発明は、不使用のディレイセルユニットの入力端子１１の配線をそのままの状態にしておいて、メタルレイヤを変更することなしに遅延調整を行う事が可能となる。
【００３２】
一方、ディレイ値の制御を行いたい場合には、例えば図３（ｂ）のようにディレイセルユニットにおける出力端子１２の積層端子のうち、所定の階層の部位Ａで切断する事によって、メタルレイヤを変更することなしに所望のディレイ値を実現することができる。この場合、あらかじめ積層端子構造として最上層メタルまで経由しておけば、任意の階層のメタルレイヤでの切断が可能となる。
【００３３】
なお、これまでの説明図は、製造プロセスにおける全てのメタルレイヤに対して変更可能なディレイセルのレイアウトを説明したが、全てのメタルレイヤが必要でなければそれに合わせて、自由に構成を変更すれば良い。
【００３４】
図７に、本発明に係るセルレイアウトとして、ディレイセルの別の例を示す。ディレイセルは、CLKBUF等のセルといっしょにスタンダードセル化されており、図４の構成を図７に当てはめても実現可能である。
【００３５】
図８に、本発明のセルレイアウトを用いた、半導体集積回路の設計方法のフローを示す。ここでは、本発明に関連する部分に関し説明する。
【００３６】
まず、ステップaにて、論理設計を行い、ステップbにてレイアウト設計を行う。ステップbのレイアウト設計では、図４に示した基本形のディレイセルレイアウトを用いて設計を行う。この場合、基本形のディレイセルレイアウトは複数パターン準備されており、所望のディレイセルレイアウトを設計者が選択して使用する事が出来る。
【００３７】
レイアウト設計を行った後、レイアウトの形状を加味したポストレイアウトシミュレーションを行う（ステップｃ）。その際に検出された部分に関しては、ディレイセルの調整を含め、レイアウト改定される。ここで、ディレイセルに関しては、図４の基本形以外のセルレイアウトを用意しておき、それと差し替えるのが好ましい。例えば、図４の基本形のディレイセルレイアウトを図５のような、ディレイセルユニットDelay１，３，４を使用したディレイセルレイアウトとおきかえる変更を行う。
【００３８】
また、このディレイセルレイアウトは、半導体集積回路の試作（ステップｅ）後に、その評価を行い（ステップｆ）、そこで検出された不具合に対しても置き換える事が可能となる。このとき、遅延調整以外の箇所の改定により、必要となったメタルレイヤのみを用いて、ディレイセルのディレイ値を変更する事が可能となる（ステップｇ）。例えば、ディレイ調整以外のところで、メタルレイヤとしてメタル２の変更が必要となった際には、本発明のディレイセルを用いた改定は、そのメタル２のみを用いれば良いし、メタル３のみ変更となる場合は、メタル３のみを変更して改定を行えば良い。
【００３９】
図９に、本発明のセルレイアウトを用いた、半導体集積回路の半導体製造方法のフローを示す。
半導体集積回路の試作において、本発明のセルレイアウトを用いて２つの半導体集積回路の半導体製造を行い、一方は途中のメタルレイヤの段階で半導体製造を止めておき（ステップｉ）、ついで他方の最終まで製造された半導体集積回路を製造して（ステップｈ）、その評価を行う（ステップｌ）。ついで、その評価結果に基いて止めておいたメタルレイヤ以降のメタルレイヤの変更（改定）を行い（ステップｊ）、半導体集積回路の半導体を製造する（ステップｋ）。
【００４０】
本発明は、端子上のメタル積層構造とダミー配線メタルを有する構造に特徴であり、上記で説明したディレイセルに限定されるものではなく、通常の機能セルに対しても同等の制御が可能となる。
すなわち例えば、図１０に示すように、入力端子と出力端子が１対１の関係にあるインバータ５１においても、インバータ５１の入出力を積層端子形状とする事で、本発明のセルレイアウト加工を加える事で、インバータの追加・削除を自由に行う事が可能となる。
【００４１】
また、入出力が１対１でないナンドゲート５２の例を図１１に示す。不要となった入力端子は、固定の電位を与える事が好ましいが、その場合、電源配線から積状メタル構造を引き出し接続すれば良い。積層電源メタルは、電源レール上にある事を特に限定するものではない。
【図面の簡単な説明】
【００４２】
【図１】本発明のセルレイアウトを適用したディレイセル構成例を示す図である。
【図２】本発明のセルレイアウトを適用したセルユニット内の配線グリッド使用例を示す図である。
【図３】本発明のセルレイアウトを適用したディレイセルユニットの入力端子および／または出力端子の断面構造図である。
【図４】本発明に係るセルレイアウトの基本形を示す図である。
【図５】図４のセルレイアウトを基に、ディレイセルユニットDelay１,Delay３,Delay４を使用するように変更した例を示す図である。
【図６】図４のセルレイアウトを基に、ディレイセルユニットDelay２,Delay３を使用するように変更した例を示す図である。
【図７】本発明のセルレイアウトを適用したディレイセルのその他の構成例を示す図である。
【図８】本発明のセルレイアウトを用いた、半導体集積回路の設計方法のフローである。
【図９】本発明のセルレイアウトを用いた、半導体集積回路の半導体製造方法のフローである。
【図１０】本発明のセルレイアウトをインバータに適用した構成例を示す図である。
【図１１】本発明のセルレイアウトをナンドゲートに適用した構成例を示す図である。
【図１２】従来のディレイセルのセルレイアウト及び回路構成を示す図である。
【図１３】従来のスタンダードセルの自動配置配線の一例を示す図である。
【図１４】従来のディレイ調整例（１）である。
【図１５】従来のディレイ調整例（２）である。
【符号の説明】
【００４３】
１    メタル配線
１ａ    入力用ダミーメタル配線Delay In
１ｂ    出力用ダミーメタル配線Delay Out
２，９２    コンタクトホール
３ａ，９３ａ    メタル１層（ＶＤＤ）
３ｂ，９３ｂ    メタル１層（ＧＮＤ）
４ａ，９４ａ    入力用セル端子
４ｂ，９４ｂ    出力用セル端子
５，９５    Ｎ拡散
６，９６    Ｐ拡散
７，９７    Ｐｏｌｙ
８，９８    セル枠
９，９９    Ｎウェル
１１    入力端子
１２    出力端子
５１    インバータ
５２    ナンドゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2005183895.tif 000008
【図７】
2005183895.tif 000009
【図８】
2005183895.tif 000010
【図９】
2005183895.tif 000011
【図１０】
2005183895.tif 000012
【図１１】
2005183895.tif 000013
【図１２】
2005183895.tif 000014
【図１３】
2005183895.tif 000015
【図１４】
2005183895.tif 000016
【図１５】
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