(57)【要約】【課題】  新たな工程を追加することなくコンタクトホールを形成することができる半導体装置の製造方法を提供する。【解決手段】  半導体装置の製造方法は、半導体基板１上に、キャパシタ層間絶縁膜１５を形成する工程と、キャパシタ層間絶縁膜１５上にキャパシタ６０を形成する工程と、キャパシタ６０を覆うシリコン窒化膜１８を形成する工程と、シリコン窒化膜１８をマスクとしてキャパシタ６０の一部分をエッチングする工程と、シリコン窒化膜１８をマスクとしてキャパシタ層間絶縁膜１５がシリコン窒化膜１８よりもエッチングされやすい条件でキャパシタ層間絶縁膜１５をエッチングすることにより、コンタクトホール１５ｂを形成する工程とを備える。【選択図】        図１
2005086150.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上にキャパシタを形成する工程と、
前記キャパシタを覆う第２の絶縁膜を形成する工程と、
前記第２の絶縁膜をマスクとして前記キャパシタの一部分をエッチングする工程と、
前記キャパシタをエッチングした後、前記第２の絶縁膜をマスクとして前記第１の絶縁膜が前記第２の絶縁膜よりもエッチングされやすい条件で前記第１の絶縁膜をエッチングすることにより、前記第１の絶縁膜にコンタクトホールを形成する工程とを備えた、半導体装置の製造方法。
【請求項２】
前記第１の絶縁膜を形成する工程は、側壁により規定される孔を有する前記第１の絶縁膜を形成する工程を含み、前記キャパシタを形成する工程は、前記孔の側壁に沿うように前記キャパシタを形成する工程を含む、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記コンタクトホールの側壁に第３の絶縁膜を形成する工程を前記第３の絶縁膜に接触するように前記コンタクトホールを充填するプラグ層を形成する工程とをさらに備えた、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
エッチングされた前記キャパシタの部分を覆い、かつ前記第１の絶縁膜の一部分を露出させる第４の絶縁膜を形成する工程をさらに備え、前記コンタクトホールを形成する工程は、前記第４の絶縁膜を前記第２の絶縁膜をマスクとして前記第１の絶縁膜をエッチングすることにより前記コンタクトホールを形成する工程を含み、前記第４の絶縁膜に接触するように前記コンタクトホールを充填するプラグ層を形成する工程をさらに備えた、請求項１または２に記載の半導体装置の製造方法。
【請求項５】
半導体基板と、
前記半導体基板の上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成されたキャパシタと、
前記キャパシタを覆い、前記第１の絶縁膜と異なる組成の第２の絶縁膜とを備え、前記第１の絶縁膜には、前記第２の絶縁膜をマスクとして前記第１の絶縁膜をエッチングすることでコンタクトホールが形成されている、半導体装置。
【請求項６】
前記コンタクトホールの側壁に形成された第３の絶縁膜と、前記第３の絶縁膜に接触し、かつ前記コンタクトホールを充填するプラグ層とをさらに備えた、請求項５に記載の半導体装置。
【請求項７】
前記第２の絶縁膜と前記キャパシタとには、前記コンタクトホールに連なる開口が形成されており、前記開口を覆う第４の絶縁膜と、前記第４の絶縁膜に接触し、かつ前記コンタクトホールと開口を充填するプラグ層をさらに備えた、請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置およびその製造方法に関し、特に、キャパシタを有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
ダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）およびＤＲＡＭを混載したロジックデバイスの半導体装置において、コンタクトホールを形成するには、コンタクトホールを支持する層間絶縁膜を成膜した後、写真製版を行ないこの層間絶縁膜をエッチングすることでコンタクトホールを形成している。このような技術は、たとえば特開２０００−４９３０１号公報（特許文献１）に開示されている。
【特許文献１】特開２０００−４９３０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来の方法でコンタクトホールを形成するには、写真製版のためにマスクが必要となる。特に、ＤＲＡＭ混載ロジックデバイスの半導体装置では、キャパシタ部分を形成するためのマスクが必要であり、マスクの枚数が増え工程が増大するという問題があった。そこで、この発明は上述のような問題点を解決するためになされたものであり、製造工程を増加させずに確実にコンタクトホールを形成することができる、半導体装置の製造方法およびその方法で製造した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００４】
この発明に従った半導体装置の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、第１の絶縁膜上にキャパシタを形成する工程と、キャパシタを覆う第２の絶縁膜を形成する工程と、第２の絶縁膜をマスクとしてキャパシタの一部分をエッチングする工程と、キャパシタをエッチングした後第２の絶縁膜をマスクとして第１の絶縁膜が第２の絶縁膜よりもエッチングされやすい条件で第１の絶縁膜をエッチングすることにより、第１の絶縁膜にコンタクトホールを形成する工程とを備える。
【０００５】
このような工程を備えた半導体装置の製造方法では、第２の絶縁膜をマスクとして第１の絶縁膜が第２の絶縁膜よりもエッチングされやすい条件で第１の絶縁膜をエッチングすることにより、第１の絶縁膜にコンタクトホールを形成するため、新たなマスクを追加することなくコンタクトホールを形成することができる。すなわち、この発明では、キャパシタをエッチングするマスク（第２の絶縁膜）を用いてコンタクトホールを形成するため、余分な工程を追加することなくコンタクトホールを形成することができる。さらに、コンタクトホールを形成する条件では、第１の絶縁膜が第２の絶縁膜よりもエッチングされやすい条件で第１の絶縁膜をエッチングするため、第１の絶縁膜を確実にエッチングしてコンタクトホールを形成することができる。
【発明の効果】
【０００６】
この発明では、キャパシタをエッチングするマスク（第２の絶縁膜）を用いてコンタクトホールを形成するため、余分な工程を追加することなく確実にコンタクトホールを形成することができる。
【発明を実施するための最良の形態】
【０００７】
以下、この発明の実施の形態について、図面を参照して説明する。なお、以下の実施の形態において、同一または相当する部分については同一の参照符号を付し、その説明については繰返さない。
【０００８】
（実施の形態１）
図１は、この発明の実施の形態１に従った半導体装置の断面図である。図１を参照して、この発明の実施の形態１に従った半導体装置は、半導体基板１と、半導体基板１の上に形成された第１の絶縁膜としてのキャパシタ層間絶縁膜１５と、キャパシタ層間絶縁膜１５の上に形成されたキャパシタ６０と、キャパシタ６０を覆い、キャパシタ層間絶縁膜１５と異なる組成の第２の絶縁膜としてのシリコン窒化膜１８とを備える。キャパシタ層間絶縁膜１５には、シリコン窒化膜１８をマスクとしてキャパシタ層間絶縁膜１５をエッチングすることでコンタクトホール１５ｂが形成されている。
【０００９】
半導体装置は、コンタクトホール１５ｂの側壁に形成された第３の絶縁膜としてのシリコン窒化膜２２と、シリコン窒化膜２２に接触し、かつコンタクトホール１５ｂを充填するプラグ層２０をさらに備える。
【００１０】
メモリセル領域１００およびロジック領域２００では、シリコン基板により構成される半導体基板１にトレンチ１ａが形成され、トレンチ１ａは分離絶縁膜２で充填されている。
【００１１】
メモリセル領域１００では、半導体基板１表面にソースおよびドレイン領域４が形成されており、ソースおよびドレイン領域４の間には、ゲート絶縁膜３を介在させてゲート電極５が形成されている。ゲート電極５には側壁絶縁膜６が形成されている。ゲート電極５を覆うように層間絶縁膜７が形成されている。さらに層間絶縁膜７を覆うようにシリコン窒化膜２５が形成され、その上にさらに別の層間絶縁膜１１が形成されている。層間絶縁膜１１、シリコン窒化膜２５および層間絶縁膜７には、半導体基板１に達するコンタクトホール１１ａが形成されている。
【００１２】
層間絶縁膜１１上にエッチングストッパとしてのシリコン窒化膜１４が形成されており、シリコン窒化膜１４上にはキャパシタ層間絶縁膜１５が形成されている。キャパシタ層間絶縁膜１５はコンタクトホール１１ａに達する孔１５ａを有し、この孔には下部電極１６、粗面化層１６ａ、誘電体膜４８および上部電極１７が形成されている。下部電極１６および粗面化層１６ａ（これらを合せてストレージノードともいう）、誘電体膜４８ならびに上部電極（ストレージノード）１７がキャパシタ６０を構成する。
【００１３】
キャパシタ６０を覆うようにシリコン窒化膜１８が形成されている。キャパシタ層間絶縁膜１５にはコンタクトホール１５ｂが形成されている。コンタクトホール１５ｂの側壁には枠付け絶縁膜としてのシリコン窒化膜２２が形成されている。シリコン窒化膜２２に接触するようにプラグ層２０が設けられており、プラグ層２０は別のプラグ層１２と接触する。プラグ層２０に接触するように配線層１９が形成されている。
【００１４】
ロジック領域２００では、半導体基板１の表面にシリサイド化されたソースおよびドレイン領域４４が形成されている。ソースおよびドレイン領域４４上にゲート絶縁膜３を介在させてゲート電極５が形成されている。ゲート電極５の上部にはシリサイド領域４５が形成されている。ゲート電極５には側壁絶縁膜６が形成されている。ゲート電極５はシリコン窒化膜２５で覆われる。シリコン窒化膜２５を覆うように層間絶縁膜１１が形成されている。層間絶縁膜１１上にキャパシタ層間絶縁膜１５が形成されている。キャパシタ層間絶縁膜１５上には誘電体膜４８および上部電極１７およびシリコン窒化膜１８が形成されている。キャパシタ層間絶縁膜１５および層間絶縁膜１１には、半導体基板１に達するコンタクトホール１５ｂが形成されている。コンタクトホール１５ｂの側壁には枠付け絶縁膜としてのシリコン窒化膜２２が形成されている。シリコン窒化膜２２に接触するようにコンタクトホール１５ｂを充填するプラグ層２０が形成されている。プラグ層２０はソースおよびドレイン領域４４に接触する。プラグ層２０に接触するように配線層１９が形成されている。
【００１５】
次に、図１で示す半導体装置の製造方法について説明する。図２から図１６は、図１で示す半導体装置の製造方法を説明するための断面図である。図２を参照して、半導体基板１の表面にシリコン酸化膜３１を形成し、その上にさらにポリシリコン膜３２およびシリコン窒化膜３３を形成する。その後、写真製版を行ない、ドライエッチングおよびウエットエッチングによりシリコン窒化膜３３、ポリシリコン膜３２およびシリコン酸化膜３１を除去する。その後ドライエッチングにより半導体基板１を深さ３００ｎｍ程度エッチングすることによりトレンチ１ａを形成する。
【００１６】
図３を参照して、トレンチ１ａを充填するように厚みが約５００ｎｍのシリコン酸化膜を形成する。このシリコン酸化膜上に写真製版でレジストパターンを形成し、シリコン酸化膜の一部を除去した後ＣＭＰ（化学的機械的研磨法）により半導体基板１の表面上のシリコン酸化膜、シリコン窒化膜などを取除く。これにより分離絶縁膜２を形成する。
【００１７】
図４を参照して、半導体基板１の所定領域にイオン注入を行ない活性領域にウェルを形成する。活性領域形成後、半導体基板１表面を酸化してシリコン酸化膜を形成する。このシリコン酸化膜上にポリシリコンを成膜する。その後、写真製版でポリシリコン上にレジストパターンを形成し、レジストパターンに従ってポリシリコンおよびシリコン酸化膜をドライエッチングすることにより、ポリシリコンにより構成されるゲート電極５と、ゲート絶縁膜３を形成する。
【００１８】
図５を参照して、ゲート電極５を覆うようにシリコン酸化膜を形成し、このシリコン酸化膜を全面エッチバックすることにより側壁絶縁膜６を形成する。ゲート電極５および側壁絶縁膜６をマスクとして半導体基板１に不純物イオンを注入することによりソースおよびドレイン領域４を形成する。次に、メモリセル領域１００をレジストパターンで覆い、ロジック領域２００表面に金属膜（たとえばチタン膜）を形成し、この金属膜と半導体基板１およびゲート電極５を反応させる。これにより、チタンシリサイドにより構成されるソースおよびドレイン領域４４およびシリサイド領域４５を形成する。
【００１９】
図６を参照して、メモリセル領域１００にのみ層間絶縁膜７を形成する。次に、メモリセル領域１００およびロジック領域２００上にシリコン窒化膜２５および層間絶縁膜１１を堆積する。層間絶縁膜１１上に写真製版でレジストパターンを形成し、レジストパターンをマスクとして層間絶縁膜１１、シリコン窒化膜２５および層間絶縁膜７をエッチングすることによりコンタクトホール１１ａを形成する。コンタクトホール１１ａを充填するようにプラグ層（ＢＳコンタクトプラグ）１２を形成する。
【００２０】
図７を参照して、層間絶縁膜１１上でメモリセル領域１００にストッパ膜となるシリコン窒化膜１４を気相成長法などにより形成する。
【００２１】
図８を参照して、コーンケープ型のキャパシタの層間絶縁膜である、キャパシタ層間絶縁膜１５を、ＢＰＳＧ（ボロンリンシリケートガラス）により形成する。
【００２２】
図９を参照して、キャパシタ層間絶縁膜１５上に写真製版によりレジストパターン９１を形成する。レジストパターン９１をマスクとしてキャパシタ層間絶縁膜１５をエッチングすることにより孔１５ａを形成する。
【００２３】
図１０を参照して、孔１５ａに沿うようにポリシリコンからなる下部電極１６を形成する。下部電極１６上にアモルファスシリコンを成膜し、これを粗面化することにより粗面化層１６ａを形成する。写真製版により孔１５ａにレジストを埋込む。このレジストをマスクとしてキャパシタ層間絶縁膜１５表面に形成された下部電極および粗面化層をエッチバックで除去することにより下部電極を形成する。
【００２４】
図１１を参照して、タンタル膜を粗面化層１６ａおよび誘電体膜４８上に成膜し、それを酸化して、タンタルオキサイド（Ｔａ2Ｏ5）により構成される誘電体膜４８を形成する。誘電体膜４８上に上部電極（ＴｉＮ）１７を気相成長法などにより成膜する。さらに、その上にシリコン窒化膜１８を形成する。
【００２５】
図１２を参照して、シリコン窒化膜１８上に写真製版によりレジストパターン４９を形成し、レジストパターン４９をマスクとしてシリコン窒化膜１８、上部電極１７および誘電体膜４８をエッチングする。これにより開口１８ａを形成する。
【００２６】
図１３を参照して、シリコン窒化膜１８をマスクとしてキャパシタ層間絶縁膜１５をエッチングする。このとき、キャパシタ層間絶縁膜１５がシリコン窒化膜１８よりもエッチングされやすい条件でエッチングする。これによりコンタクトホール１５ｂを形成する。なお、メモリセル領域１００ではコンタクトホール１５ｂがシリコン窒化膜１４までしか達せずロジック領域２００ではコンタクトホール１５ｂが半導体基板１直近のシリコン窒化膜２５に達する。
【００２７】
図１４を参照して、プラグ層と上部電極１７とのショートを防ぐため、枠付け絶縁膜としてのシリコン窒化膜２２をコンタクトホール１５ｂに形成する。
【００２８】
図１５を参照して、枠付けの後コンタクトホール１５ｂ低部のシリコン窒化膜１４および２５をエッチングする。これにより、メモリセル領域１００ではコンタクトホール１５ｂがプラグ層１２に達する。また、ロジック領域２００ではコンタクトホール１５ｂがソースおよびドレイン領域４４に達する。
【００２９】
図１６を参照して、コンタクトホール１５ｂにタングステン（Ｗ）を充填する。シリコン窒化膜１８上に形成されたタングステンをＣＭＰで取除くことによりプラグ層２０を形成する。
【００３０】
図１を参照して、プラグ層２０上に配線層１９を形成する。
【００３１】
実施の形態１では、半導体装置の製造方法は、半導体基板１上に第１の絶縁膜としてのキャパシタ層間絶縁膜１５を形成する工程と、キャパシタ層間絶縁膜１５上にキャパシタ６０を形成する工程と、キャパシタ６０を覆う第２の絶縁膜としてのシリコン窒化膜１８を形成する工程と、シリコン窒化膜１８をマスクとしてキャパシタ６０の一部分をエッチングする工程と、キャパシタをエッチングした後シリコン窒化膜１８をマスクとしてキャパシタ層間絶縁膜１５がシリコン窒化膜１８よりもエッチングされやすい条件でキャパシタ層間絶縁膜１５をエッチングすることにより、キャパシタ層間絶縁膜１５にコンタクトホール１５ｂを形成する工程を備える。キャパシタ層間絶縁膜１５に、側壁により規定される孔１５ａを形成する工程を半導体装置の製造方法は含む。キャパシタ６０を形成する工程は、孔１５ａの側壁に沿うようにキャパシタ６０を形成する工程を含む。半導体装置の製造方法は、コンタクトホール１５ｂの側壁に第３の絶縁膜としてのシリコン窒化膜２２を形成する工程と、シリコン窒化膜２２に接触し、かつコンタクトホール１５ｂを充填するプラグ層２０を形成する工程とをさらに備える。
【００３２】
このような工程を備えた半導体装置の製造方法では、キャパシタ６０をエッチングするためのマスク層となるシリコン窒化膜１８を用いてキャパシタ層間絶縁膜１５をエッチングすることでコンタクトホール１５ｂを形成する。その結果、新たなマスクを付与することなくコンタクトホール１５ｂを形成することができる。さらに、このエッチングの際にはキャパシタ層間絶縁膜１５がシリコン窒化膜１８よりもエッチングされやすい条件でエッチングするため確実にエッチングを行なうことができる。
【００３３】
（実施の形態２）
図１７は、この発明の実施の形態２に従った半導体装置の断面図である。図１７を参照して、この発明の実施の形態２に従った半導体装置では、キャパシタ層間絶縁膜２７がプラズマ酸化膜により構成されている点で、実施の形態１に従った半導体装置と異なる。
【００３４】
このように構成された実施の形態２に従った半導体装置でも、実施の形態１に従った半導体装置と同様の効果がある。
【００３５】
（実施の形態３）
図１８は、この発明の実施の形態３に従った半導体装置の断面図である。図１８を参照して、この発明の実施の形態３に従った半導体装置では、コンタクトホール１５ｂにシリコン窒化膜が形成されておらず、その上部の開口１８ａに側壁絶縁膜１３１が形成されている点で、実施の形態１に従った半導体装置と異なる。すなわち、実施の形態３に従った半導体装置では、第２の絶縁膜としてのシリコン窒化膜１８とキャパシタ６０とには、コンタクトホール１５ｂに連なる開口１８ａが形成されている。開口１８ａの側壁を覆う第４の絶縁膜としての、シリコン窒化膜からなる側壁絶縁膜１３１を半導体装置はさらに備えている。
【００３６】
実施の形態１では、コンタクトホールを開口した後のシリコン窒化膜２２での枠付けのための成膜時に、コンタクトホール１５ｂのアスペクト比が大きくシリコン窒化膜２２の成膜が十分でなく、キャパシタ６０の上部電極１７とプラグ層２０がショートする恐れがある場合がある。そのため、実施の形態３では、シリコン窒化膜１８と上部電極１７をエッチングした後、もう１度シリコン窒化膜を形成し、全面エッチバックを行ない、開口１８ａの縁にサイドウォールを形成し、上部電極１７とプラグ層２０とのショートを防ぐ。次に、キャパシタ層間絶縁膜１５をエッチングすることによりコンタクトホール１５ｂを形成できる。これにより、シリコン窒化膜２２による枠付けを行なわずに半導体装置を形成できる。
【００３７】
次に、図１８で示す半導体装置の製造方法について説明する。図１９から図２２は、図１８で示す半導体装置の製造方法を説明するための断面図である。図１９を参照して、粗面化層１６ａを形成するまでは実施の形態１と同様の工程を採用する。
【００３８】
図２０を参照して、粗面化層１６ａ上に誘電体膜４８および上部電極１７を形成する。上部電極１７上にシリコン窒化膜１８を形成する。シリコン窒化膜１８上に写真製版によりレジストパターンを形成し、このレジストパターンに従ってシリコン窒化膜１８、上部電極１７および誘電体膜４８をエッチングすることにより開口１８ａを形成する。この開口１８ａを覆うようにシリコン窒化膜を形成し、これを全面エッチバックすることによりシリコン窒化膜により構成される側壁絶縁膜１３１を形成する。この側壁絶縁膜１３１を形成することで、プラグ層と上部電極１７とのショートを防ぐことが可能となる。
【００３９】
図２１を参照して、側壁絶縁膜１３１およびシリコン窒化膜１８をマスクとしてキャパシタ層間絶縁膜１５をエッチングすることでコンタクトホール１５ｂを形成する。
【００４０】
図２２を参照して、コンタクトホール１５ｂを充填した後、シリコン窒化膜１８上のタングステンをＣＭＰで除去する。これによりプラグ層２０を形成する。
【００４１】
図１８を参照して、プラグ層２０上に配線層１９を形成することで、実施の形態３に従った半導体装置が完成する。
【００４２】
実施の形態３は、エッチングされたキャパシタ６０の部分を覆い、かつキャパシタ層間絶縁膜１５の一部を露出させる第４の絶縁膜としての側壁絶縁膜１３１を形成する工程をさらに備える。コンタクトホール１５ｂを形成する工程は、側壁絶縁膜１３１とシリコン窒化膜１８とをマスクとしてキャパシタ層間絶縁膜１５をエッチングすることによりコンタクトホール１５ｂを形成する工程と、コンタクトホール１５ｂを充填し、かつ側壁絶縁膜１３１と接触するプラグ層２０を形成する工程とを含む。
【００４３】
また実施の形態３に従った半導体装置では、開口１８ａの側壁が側壁絶縁膜１３１で覆われている。
【００４４】
このような実施の形態３に従った半導体装置およびその製造方法では、実施の形態１に従った半導体装置およびその製造方法と同様の効果がある。さらに、コンタクトホール１５ｂ内に絶縁膜を形成しないため、コンタクトホール１５ｂの内径を十分に確保することができる。
【００４５】
（実施の形態４）
図２３は、この発明の実施の形態４に従った半導体装置の断面図である。図２３を参照して、この発明の実施の形態４に従った半導体装置では、キャパシタ層間絶縁膜１２７がプラズマＴＥＯＳ（テトラエチルオルソシリケート）により構成されている点で、実施の形態３に従った半導体装置と異なる。
【００４６】
このように構成された、この発明の実施の形態４に従った半導体装置でも、実施の形態１に従った半導体装置と同様の効果がある。
【００４７】
上述の実施の形態１では、上部電極１７を形成した後にシリコン窒化膜１８を成膜してエッチングすることで、上部電極１７上のシリコン窒化膜１８と、キャパシタ層間絶縁膜１５を構成するＢＰＳＧとのエッチングレートの差を利用するＳＡＣ（セルフアラインコンタクト）構造を用いている。これにより、コンタクトホール１５ｂのための写真製版を用いることなく、コンタクトホール１５ｂを開口することができる。
【００４８】
実施の形態２では、キャパシタ層間絶縁膜がプラズマＴＥＯＳにより構成される。プラズマＴＥＯＳとシリコン窒化膜とのエッチングレートの差が大きいので、実施の形態１と同様の効果が得られる。
【００４９】
実施の形態３では、側壁絶縁膜を形成することで、キャパシタ６０の上部電極１７とプラグ層２０とのショートを防ぐことができる。そのため、実施の形態１で必要とされたシリコン窒化膜２２の枠付けが不要となる。
【００５０】
実施の形態４では、実施の形態３と同様の構造で、実施の形態３のキャパシタ層間絶縁膜をプラズマＴＥＯＳに変更したものであり、実施の形態３と同様の効果が得られる。
【００５１】
この発明に従った半導体装置では、コーンケープ型のキャパシタ６０を有するＤＲＡＭにおいて、キャパシタ６０の上部電極１７となるセルプレートを成膜した後、ハードマスクとなるシリコン窒化膜１８の成膜を行なう。セルプレートの写真製版後、窒化膜エッチングによりシリコン窒化膜１８、上部電極１７をエッチングしてホールを形成し、その後酸化膜エッチングによりシリコン窒化膜と、キャパシタ層間絶縁膜１５であるＢＰＳＧとのエッチングレートの差を利用してコンタクトホール１５ｂを形成するセルフアライン構造を利用してコンタクトホールの写真製版をせずにコンタクトホールを形成する。
【００５２】
また、別の局面では、セルプレートを成膜した後、ハードマスクとなるシリコン窒化膜１８を形成した後、窒化膜エッチングによりシリコン窒化膜１８をエッチングする。エッチング後再度シリコン窒化膜を堆積し、全面エッチバックすることにより側壁絶縁膜１３１を形成する。次にコンタクトホール形成のための酸化膜エッチングを行ない、ＳＡＣ構造を利用してコンタクトの製版をせずにコンタクトホール１５ｂを形成する。
【００５３】
以上この発明の実施の形態について説明したが、この発明はさまざまに変更することが可能である。まず、実施の形態１から４ではＤＲＡＭとロジックデバイスを混載した半導体装置を示したが、これに限られるものではなく、ＤＲＡＭのみに本発明を適用してもよい。また、ＤＲＡＭのキャパシタ構造では、コーンケープ型を示したが、これに限られるものではなく円筒キャパシタ、フィン型キャパシタおよび平面型キャパシタなどのさまざまなキャパシタに本発明を適用することができる。
【００５４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００５５】
【図１】この発明の実施の形態１に従った半導体装置の断面図である。
【図２】図１で示す半導体装置の製造方法の第１工程を示す断面図である。
【図３】図１で示す半導体装置の製造方法の第２工程を示す断面図である。
【図４】図１で示す半導体装置の製造方法の第３工程を示す断面図である。
【図５】図１で示す半導体装置の製造方法の第４工程を示す断面図である。
【図６】図１で示す半導体装置の製造方法の第５工程を示す断面図である。
【図７】図１で示す半導体装置の製造方法の第６工程を示す断面図である。
【図８】図１で示す半導体装置の製造方法の第７工程を示す断面図である。
【図９】図１で示す半導体装置の製造方法の第８工程を示す断面図である。
【図１０】図１で示す半導体装置の製造方法の第９工程を示す断面図である。
【図１１】図１で示す半導体装置の製造方法の第１０工程を示す断面図である。
【図１２】図１で示す半導体装置の製造方法の第１１工程を示す断面図である。
【図１３】図１で示す半導体装置の製造方法の第１２工程を示す断面図である。
【図１４】図１で示す半導体装置の製造方法の第１３工程を示す断面図である。
【図１５】図１で示す半導体装置の製造方法の第１４工程を示す断面図である。
【図１６】図１で示す半導体装置の製造方法の第１５工程を示す断面図である。
【図１７】この発明の実施の形態２に従った半導体装置の断面図である。
【図１８】この発明の実施の形態３に従った半導体装置の断面図である。
【図１９】図１８で示す半導体装置の製造方法の第１工程を示す断面図である。
【図２０】図１８で示す半導体装置の製造方法の第２工程を示す断面図である。
【図２１】図１８で示す半導体装置の製造方法の第３工程を示す断面図である。
【図２２】図１８で示す半導体装置の製造方法の第４工程を示す断面図である。
【図２３】この発明の実施の形態４に従った半導体装置の断面図である。
【符号の説明】
【００５６】
１  半導体基板、２  分離絶縁膜、３  ゲート絶縁膜、４，４４  ソースおよびドレイン領域、５  ゲート電極、６，１３１  側壁絶縁膜、７，１１  層間絶縁膜、１５  キャパシタ層間絶縁膜、１６  下部電極、１７  上部電極、１８，２２  シリコン窒化膜、２０  プラグ層、６０  キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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