(57)【要約】  【課題】  Ｄ−ＭＯＳＦＥＴのオフ耐圧を維持しながら、より動作抵抗を低減する半導体装置の提供を目的とする。  【解決手段】  Ｄ−ＭＯＳＦＥＴ１では、Ｐ-型半導体基盤３上にＮ+型埋め込み層５、さらにその上にＮ-型エピタキシャル層７が形成されている。さらに、Ｎ-型エピタキシャル層７には、Ｎ+型ドレイン領域９、島型のＰ型ボディ１１が形成されている。Ｐ型ボディ１１の中には、Ｎ+型ソース領域１３ａ、１３ｂが形成されている。Ｐ型ボディ１１上には、ゲート電極１５が形成されている。そして、Ｎ+型埋め込み層５とＮ+型ドレイン領域９との接続をＮ+型埋没ドレイン領域１７を介して行なう。【選択図】    図１
2005252299.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の高濃度不純物含有層、
前記第１導電型の高濃度不純物含有層上に形成される第１導電型の低濃度不純物含有層、
を有する半導体装置であって、
前記半導体装置は、
前記第１導電型の低濃度不純物含有層の中に形成される島型の第２導電型の不純物含有領域、
前記第１導電型の低濃度不純物含有層の中に形成される第１導電型の第１高濃度不純物含有領域、
前記第２導電型の不純物含有領域の中に形成される第１導電型の第２高濃度不純物含有領域、
前記第２導電型の不純物含有領域上に形成されるゲート電極、
を有する単位半導体部を前記第１低濃度不純物含有層に複数有し、
前記高濃度不純物含有層と前記各第１高濃度不純物含有領域とが接続されており、
各単位半導体部が有する前記第１高濃度不純物含有領域同志、前記第２高濃度不純物含有領域同志および前記ゲート電極同志が接続されており、
前記各ゲート電極にかかる電圧によって、前記第１高濃度不純物含有領域と前記第２高濃度不純物含有領域との間に流れる電流を制御する、
ことを特徴とする半導体装置。
【請求項２】
請求項１にかかる半導体装置において、
前記高濃度不純物含有層および前記第１高濃度不純物含有領域のシート抵抗値は、前記低濃度不純物含有層のシート抵抗値よりも小さい、
ことを特徴とする。
【請求項３】
第１導電型の高濃度不純物含有層の上に第１導電型の低濃度不純物含有層を形成し、
前記低濃度不純物含有層の所定の場所に、第１導電型の不純物を所定の拡散方法で拡散させ、前記高濃度不純物含有層と接するように第１導電型の接続用高濃度不純物含有領域を形成し、
前記低濃度不純物含有層の上部であって、前記接続用高濃度不純物含有領域に対応した場所に第１導電型の第１高濃度不純物含有領域を形成し、
前記低濃度不純物含有層の所定の場所に、第２導電型の不純物含有領域を形成し、
前記第２導電型の不純物含有領域に第１導電型の第２高濃度不純物含有領域を形成する、
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関するものであって、特に半導体装置の動作抵抗の値を小さくする半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来の二重拡散構造を有するＭＯＳＦＥＴ（以下、Ｄ−ＭＯＳＦＥＴとする）を用いた半導体装置について以下で説明する。図９は、Ｄ−ＭＯＳＦＥＴを用いた半導体装置１００の一般的な構造を示した断面図である。
【０００３】
半導体装置１００は、Ｐ型基盤１１１、Ｎ+型埋め込み層１１３、Ｎ-型エピタキシャル層１１５、Ｐ型接合分離層１１７、ゲート酸化膜１１９、ゲートポリシリコン１２１、Ｐ型ボディ１２３、Ｎ+型ソース１２５ｘ、Ｎ+型ドレイン１２５ｙ、層間膜１２７、ソース電極１２９ｘ、およびドレイン電極１２９ｙを有している。
【０００４】
なお、ソース電極１２９ｘの電位はドレイン電極１２９ｙの電位より低いとする。このとき、ゲートポリシリコン１２１にある値以上の正の電圧をかけると、Ｄ−ＭＯＳＦＥＴはオン状態となり矢印ａ９１、矢印ａ９２、矢印ａ９３、矢印ａ９４方向への電流が生じる。
【０００５】
このようなＤ−ＭＯＳＦＥＴを用いた半導体装置１００は、一般に電気回路内でスイッチとして用いられる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前述の半導体装置１００には、次のような問題点があった。図１０は、図９に示す半導体装置１００が有するＤ−ＭＯＳＦＥＴの電流経路に沿って寄生する抵抗成分を示した図である。
【０００７】
図１０に示すように、Ｎ+型ソース１２５ｘ−Ｎ+型ドレイン１２５ｙ間の電流経路には、４種類の抵抗成分が存在する。Ｎ+型ソース１２５ｘに存在する抵抗成分Ｒs、Ｐ型ボディ１２３に存在する抵抗成分Ｒch、Ｎ-型エピタキシャル層１１５に存在する抵抗成分ＲepiおよびＮ+型ドレイン１２５ｙに存在する抵抗成分Ｒdである。
【０００８】
よって、Ｄ−ＭＯＳＦＥＴにおける動作時の全体の抵抗（以下、動作抵抗とする）Ｒonは、
Ｒon＝Ｒs＋Ｒch＋Ｒepi＋Ｒd
となる。このなかで、特に大きな抵抗をもつものが抵抗成分Ｒepiである。この抵抗成分Ｒepiは動作抵抗Ｒonの半分以上を占めている。
【０００９】
前述のように、Ｄ−ＭＯＳＦＥＴを用いた半導体装置１００はスイッチとして用いられることから、動作抵抗はできるだけ少ない方がよい。なぜなら、スイッチの動作抵抗が大きくなればなるほど、Ｄ−ＭＯＳＦＥＴのスイッチング動作が鈍くなるからである。したがって、抵抗成分Ｒepiの値を下げることが必要である。
【００１０】
この抵抗成分Ｒepiを下げるためには、Ｐ型ボディ１２３とＮ+型ドレイン１２５ｙとの間の距離Ｌ（図１０参照）を短くする方法がある。これにより、両者の間に存在するＮ-型エピタキシャル層１１５が少なくなり、抵抗成分Ｒepiは小さくなる。
【００１１】
しかし、Ｄ−ＭＯＳＦＥＴのオフ状態（ゲート−ソース間の電圧差が０の状態）におけるドレイン−ソース間の耐圧（以下、オフ耐圧とする）との関係から距離Ｌを短くすることは難しい。
【００１２】
つまり、従来のＤ−ＭＯＳＦＥＴを用いた半導体装置１００では、半導体装置全体のサイズを大きくすることなく、オフ耐圧を維持しながら、より動作抵抗を低減することは難しいという問題があった。
【００１３】
そこで、本発明は、全体のサイズを大きくすることなく、Ｄ−ＭＯＳＦＥＴのオフ耐圧を維持しながら、より動作抵抗を低減する半導体装置の提供を目的とする。
【課題を解決するための手段】
【００１４】
請求項１にかかる半導体装置は、
第１導電型の高濃度不純物含有層、
前記第１導電型の高濃度不純物含有層上に形成される第１導電型の低濃度不純物含有層、
を有する半導体装置であって、
前記半導体装置は、
前記第１導電型の低濃度不純物含有層の中に形成される島型の第２導電型の不純物含有領域、
前記第１導電型の低濃度不純物含有層の中に形成される第１導電型の第１高濃度不純物含有領域、
前記第２導電型の不純物含有領域の中に形成される第１導電型の第２高濃度不純物含有領域、
前記第２導電型の不純物含有領域上に形成されるゲート電極、
を有する単位半導体部を前記第１低濃度不純物含有層に複数有し、
前記高濃度不純物含有層と前記各第１高濃度不純物含有領域とが接続されており、
各単位半導体部が有する前記第１高濃度不純物含有領域同志、前記第２高濃度不純物含有領域同志および前記ゲート電極同志が接続されており、
前記各ゲート電極にかかる電圧によって、前記第１高濃度不純物含有領域と前記第２高濃度不純物含有領域との間に流れる電流を制御する、
ことを特徴とする。
【００１５】
請求項２にかかる半導体装置は、
請求項１にかかる半導体装置において、
前記高濃度不純物含有層および前記第１高濃度不純物含有領域のシート抵抗値は、前記低濃度不純物含有層のシート抵抗値よりも小さい、
ことを特徴とする。
【００１６】
請求項３にかかる半導体装置の製造方法は、
第１導電型の高濃度不純物含有層の上に第１導電型の低濃度不純物含有層を形成し、
前記低濃度不純物含有層の所定の場所に、第１導電型の不純物を所定の拡散方法で拡散させ、前記高濃度不純物含有層と接するように第１導電型の接続用高濃度不純物含有領域を形成し、
前記低濃度不純物含有層の上部であって、前記接続用高濃度不純物含有領域に対応した場所に第１導電型の第１高濃度不純物含有領域を形成し、
前記低濃度不純物含有層の所定の場所に、第２導電型の不純物含有領域を形成し、
前記第２導電型の不純物含有領域に第１導電型の第２高濃度不純物含有領域を形成する、
ことを特徴とする。
【発明の効果】
【００１７】
請求項１にかかる半導体装置では、高濃度不純物含有層と各第１高濃度不純物含有領域とが接続されている。これにより、第１高濃度不純物含有領域と第２高濃度不純物含有領域との間に流れる動作電流は、第２高濃度不純物含有領域、第２導電型の不純物含有領域、低濃度不純物含有層および第１高濃度不純物含有領域を流れる第１経路と、第２高濃度不純物含有領域、第２導電型の不純物含有領域、低濃度不純物含有層、高濃度不純物含有層および第１高濃度不純物含有領域を流れる第２経路とに分れてながれる。
【００１８】
したがって、第１経路が有する抵抗よりも第１経路が有する抵抗と第２経路が有する抵抗とを合わせた合成抵抗のほうが小さくなる。つまり、第１高濃度不純物含有領域と第２高濃度不純物含有領域との間に動作電流が流れた場合、第１経路のみに操作電流が流れる場合に比べて、第１経路と第２経路を有する場合の方が抵抗による損失を小さくすることができる。したがって、より動作抵抗を低減することができる半導体装置を提供することができる。
【００１９】
請求項２にかかる半導体装置では、高濃度不純物含有層および第１高濃度不純物含有領域のシート抵抗値は、低濃度不純物含有層のシート抵抗値よりも小さい。これにより、第２経路の抵抗をより小さくすることができる。したがって、より動作抵抗を低減することができる半導体装置を提供することができる。
【００２０】
請求項３にかかる半導体装置の製造方法は、第１導電型の高濃度不純物含有層の上に第１導電型の低濃度不純物含有層を形成し、低濃度不純物含有層の所定の場所に、第１導電型の不純物を所定の拡散方法で拡散させ、高濃度不純物含有層と接するように第１導電型の接続用高濃度不純物含有領域を形成し、低濃度不純物含有層の上部であって、接続用高濃度不純物含有領域に対応した場所に第１導電型の第１高濃度不純物含有領域を形成し、低濃度不純物含有層の所定の場所に、第２導電型の不純物含有領域を形成し、第２導電型の不純物含有領域に第１導電型の第２高濃度不純物含有領域を形成する。
【００２１】
これにより、半導体チップ上に第１導電型の不純物を所定の拡散方法で拡散させる他の半導体装置を生成する場合、接続用高濃度不純物含有領域を低濃度不純物含有層に形成することに対して特別な工程を必要としない。したがって、これまでの半導体装置製造方法を用いて、動作抵抗を低減することができる半導体装置を容易に形成することができる。
【発明を実施するための最良の形態】
【００２２】
本発明にかかる半導体装置の実施例を以下において説明する。
【実施例１】
【００２３】
１．Ｄ−ＭＯＳＦＥＴの構成
本発明にかかる半導体装置の第１の実施形態について図１を用いて説明する。図１は、Ｄ−ＭＯＳＦＥＴ１の斜視断面図である。
【００２４】
図１に示すように、Ｄ−ＭＯＳＦＥＴ１には、Ｐ-型半導体基盤３上にＮ+型埋め込み層５、さらにその上にＮ-型エピタキシャル層７が形成されている。
【００２５】
Ｎ-型エピタキシャル層７には、Ｎ+型ドレイン領域９、島型のＰ型ボディ１１が形成されている。Ｐ型ボディ１１の中には、Ｎ+型ソース領域１３ａ、１３ｂ（Ｎ+型ソース領域１３はドーナツ状に形成されている）が形成されている。Ｐ型ボディ１１上には、ゲート電極１５が形成されている。
【００２６】
また、Ｎ+型ドレイン領域９同志、Ｎ+型ソース領域１３同志およびゲート電極１５同志が接続されている。Ｄ−ＭＯＳＦＥＴ１では、各ゲート電極１５にかかる電圧によって、Ｎ+型ドレイン領域９とＮ+型ソース領域１３との間に流れる電流が制御される。
【００２７】
図１における矢印ａ１方向からみたＤ−ＭＯＳＦＥＴ１の断面図を図２に示す。本実施形態においては、図中の一点鎖線間領域の各々に存在するＮ+型ドレイン領域９ａ、Ｐ型ボディ１１ａ、Ｎ+型ソース領域１３ａおよびゲート電極１５（またはＮ+型ドレイン領域９ｂ、Ｐ型ボディ１１ｂ、Ｎ+型ソース領域１３ｂおよびゲート電極１５）が単位半導体部を構成している。
【００２８】
なお、図２に示すように、各単位半導体部は、隣接する単位半導体部と各一点鎖線を対称軸とする鏡像関係を形成している。このように各半導体部に鏡像関係を持たせることによって、Ｎ+型ドレイン領域９ａ、９ｂおよびＰ型ボディ１１ａ、１１ｂを一体として形成できるので、Ｄ−ＭＯＳＦＥＴ全体としての面積を小さくすることができる。Ｄ−ＭＯＳＦＥＴ１は、前述の単位半導体部をＮ-型エピタキシャル層５に複数有している。
【００２９】
また、Ｎ+型埋め込み層５とＮ+型ドレイン領域９とが接続されている。この接続は、Ｎ+型埋没ドレイン領域１７を介して行なわれる。
【００３０】
このような構成を有するＤ−ＭＯＳＦＥＴ１は、Ｎ+型ドレイン領域９とＮ+型ソース領域１３との間に流れる動作電流が、Ｎ+型ソース領域１３、Ｐ型ボディ１１、Ｎ-型エピタキシャル層７およびＮ+型ドレイン領域９を流れる第１経路と、Ｎ+型ソース領域１３、Ｐ型ボディ１１、Ｎ-型エピタキシャル層７、Ｎ+型埋め込み層５、Ｎ+型埋没ドレイン領域１７およびＮ+型ドレイン領域９を流れる第２経路とを有することになる。
【００３１】
なお、Ｄ−ＭＯＳＦＥＴ１は、さらに、Ｐ+型接合分離層２１、ゲート熱酸化膜２３、層間膜、Ｎ+型ドレイン領域９およびＮ+型ソース領域１３に形成されるアルミ電極を有している。ただし、図１および図２においては、Ｎ+型ドレイン領域９およびＮ+型ソース領域１３に形成されるアルミ電極、および層間膜の描写は省略している。
【００３２】
ここで、各請求項における構成要素と実施形態における構成要素との対応関係を示す。請求項１および請求項２において、第１導電型の高濃度不純物含有層はＮ+型埋め込み層５に、第１導電型の低濃度不純物含有層はＮ-型エピタキシャル層７に、第２導電型の不純物含有領域はＰ型ボディ１１に、第１導電型の第１高濃度不純物含有領域はＮ+型ドレイン領域９およびＮ+型埋没ドレイン領域１７に、第１導電型の第２高濃度不純物含有領域はＮ+型ソース領域１３に、それぞれ対応する。
【００３３】
また、請求項３において、第１導電型の高濃度不純物含有層はＮ+型埋め込み層５に、第１導電型の低濃度不純物含有層はＮ-型エピタキシャル層７に、第２導電型の不純物含有領域はＰ型ボディ１１に、第１導電型の第１高濃度不純物含有領域はＮ+型ドレイン領域９に、接続用高濃度不純物含有領域はＮ+型埋没ドレイン領域１７に、第１導電型の第２高濃度不純物含有領域はＮ+型ソース領域１３に、それぞれ対応する。
【００３４】
２．Ｄ−ＭＯＳＦＥＴの製造方法
続いて、図３および図４を用いてＤ−ＭＯＳＦＥＴ１の製造方法を説明する。
【００３５】
図３Αに示すように、Ｐ-型半導体基盤３の所定の位置にイオン注入および熱拡散によりＮ+型埋め込み層５を形成する。このとき形成するＮ+型埋め込み層５のシート抵抗は可能な限り低い方がよい。
【００３６】
ただし、シート抵抗を低くするためにＮ型不純物を多く注入すると、このＮ+型埋め込み層５の厚さが厚くなってしまう。これは、オートドーピング現象によるものである。オートドーピング現象とは、Ｎ+型埋め込み層５のような高濃度不純物拡散層の上にＮ-型エピタキシャル層７のような低濃度不純物成長層を形成する場合に、高濃度不純物拡散層中の不純物が成長層中に混入する現象である。
【００３７】
したがって、最終的に目標とする半導体の大きさにこのオートドーピングによる影響を考え合わせて、シート抵抗の値を決定する必要がある。本実施形態においては、このシート抵抗の値を、１７Ω／□程度に設定している。
【００３８】
続いて、図３Ｂに示すように、Ｎ-層をエピタキシャル成長させ、Ｎ-型エピタキシャル層７を形成する。このとき形成するＮ-型エピタキシャル層７の厚さは、Ｄ−ＭＯＳＦＥＴ１のオフ耐圧を決定する要因となる。したがって、自由に厚さを決定することができない。
【００３９】
つまり、オフ耐圧を上げようとすればＮ-型エピタキシャル層７の厚さを厚くしなければならないし、オフ耐圧を下げようとすればＮ-型エピタキシャル層７の厚さを薄くしなければならない。本実施形態においては、Ｎ-型エピタキシャル層７の厚さを１．５μｍ〜６．０μｍ程度として、予定のオフ耐圧に応じて厚さを決定している。
【００４０】
Ｎ-型エピタキシャル層７の厚さを１．５μｍ〜６．０μｍ程度としたのは、本実施形態においてはオフ耐圧を１００Ｖ以下に設定したからである。なお、このＮ-型エピタキシャル層７のシート抵抗の値は、数ｋΩ／□程度である。
【００４１】
図３Ｃに示すように、フォトレジストＰ１を用いて、Ｐ型不純物のドープを行ない、その後Ｐ-型半導体基盤に十分接するように、押し込み拡散を行なう。そして、Ｐ+型接合分離層２１を形成する。同様の方法を用いて、図３Ｄに示すように、Ｎ+型埋没ドレイン領域１７を形成する。
【００４２】
このＮ+型埋没ドレイン領域１７のシート抵抗も可能な限り低く押さえなければならない。本実施形態においては、Ｎ+型埋没ドレイン領域１７のシート抵抗の値を１０Ω／□としている。
【００４３】
続いて、図４Αに示すように、Ｎ-型エピタキシャル層の上にゲート熱酸化膜２３を成長させる。このゲート熱酸化膜２３上に減圧ＣＶＤ法によりポリシリコン３３を４００ｎｍ程度堆積させる。このポリシリコン３３をフォトリソグラフィー技術によりフォトレジストＰ２でゲートポリシリコンのパターンを形成した後、フォトレジストの開孔部をエッチングで取除く。
【００４４】
図４Ｂに示すように、ゲートポリシリコン１５が形成されれば、そのゲートポリシリコン１５をマスクの一部として用いて、イオン打ち込み法および押し込み拡散によってＰ型ボディ１１を形成する。同様の手法によって、Ｎ+型ソース領域１３ａ、１３ｂおよびＮ+型ドレイン領域９を形成する。
【００４５】
その後、図４Ｃに示すように、全面に熱酸化膜を形成した後、層間膜３５を形成する。そして、フォトリソグラフィー技術によってソース電極用およびドレイン電極用の開孔部を形成する。その開孔部にアルミニウム電極であるソース電極３７およびドレイン電極３９を形成する。これにより、Ｄ−ＭＯＳＦＥＴ１が形成することができる。
【００４６】
このように、本実施形態にかかるＤ−ＭＯＳＦＥＴ１を製造する際には、なんら特別な方法を使用していない。これまでのＤ−ＭＯＳＦＥＴに比べて、Ｎ+型埋没ドレイン領域１７を設けるための工程が増えているように一見感じられる。  しかし、実際は、Ｄ−ＭＯＳＦＥＴだけを半導体チップ上に形成することは少なく、その他のデバイスが同時に形成される。他のデバイスでは、Ｎ-型エピタキシャル層７を形成した後に、Ｎ+型領域を形成しなければならないことがある。
【００４７】
つまり、半導体チップ全体の製造という観点からみると、Ｎ+型埋没ドレイン領域１７を設けるための工程というのは特別に追加される工程ではなくなる。このように、本実施形態にかかるＤ−ＭＯＳＦＥＴ１は、これまで行なわれてきた半導体チップの製造工程になんら特別な工程を付け加えることなく製造することができる。
【００４８】
３．動作電流の経路
本実施形態においては、既に示したように、Ｎ+型埋め込み層５のシート抵抗の値は１７Ω／□、Ｎ-型エピタキシャル層７のシート抵抗の値は数ｋΩ／□、Ｎ+型埋没ドレイン領域１７のシート抵抗の値は１０Ω／□と設定している。
【００４９】
Ｐ型ボディ１１からＮ+型ドレイン領域９までの距離Ｌ１とＰ型ボディ１１からＮ+型埋め込み層５までの距離Ｌ２とでは、距離Ｌ２の方が距離Ｌ１より短くなるように設定している（図２参照）。したがって、距離Ｌ２間の抵抗値は、距離Ｌ１間の抵抗値より小さい。また、前述のように、Ｎ+型埋め込み層５とＮ+型埋没ドレイン層１７のシート抵抗の値は、Ｎ-型エピタキシャル層７のシート抵抗の値よりも２桁も小さい。
【００５０】
このことから、Ｎ+型ソース領域１３ａからＮ+型ドレイン領域９へ動作電流は、従来のようにＮ+型ソース領域１３ａ、Ｐ型ボディ１１、Ｎ-型エピタキシャル層７、Ｎ+型ドレイン領域９と流れる経路以外に、Ｎ+型ソース領域１３ａ、Ｐ型ボディ１１、Ｎ-型エピタキシャル層７、Ｎ+型埋め込み層５、Ｎ+型埋没ドレイン領域１７と流れる経路が存在することになる。前者の経路を第１経路、後者の経路を第２経路とすると、本実施形態にかかるＤ−ＭＯＳＦＥＴ１では、動作電流が、第１経路と第２経路とに分れて流れることになる。
【００５１】
次に、各経路に生じる抵抗を図５に示す。図５において、Ｎ+型ソース領域１３ａにおける抵抗値をＲs、Ｐ型ボディにおける抵抗値をＲch、Ｎ-型エピタキシャル層７における抵抗値をＲepi、Ｒbk、Ｎ+型ドレイン領域９における抵抗値をＲd、Ｎ+型埋め込み層５における抵抗値をＲb、Ｎ+型埋没ドレイン領域１７における抵抗値をＲcとする。
【００５２】
本実施形態のにおいては、主に、Ｎ+型ソース領域１３ａ、Ｐ型ボディ１１、Ｎ-型エピタキシャル層７、Ｎ+型ドレイン領域９とたどる第１経路とＮ+型ソース領域１３ａ、Ｐ型ボディ１１、Ｎ-型エピタキシャル層７、Ｎ+型埋め込み層５、Ｎ+型埋没ドレイン領域１７とたどる第２経路とに分れて、動作電流が流れることになる。
【００５３】
ここで、Ｎ+型ソース領域１３ａとＰ型ボディ１１は第１経路および第２経路において共通であることを考慮した第１経路と第２経路の抵抗成分の等価回路を図６示す。この等価回路全体の抵抗成分（＝動作抵抗）Ｒonは、
Ｒon＝Ｒs＋Ｒch＋（（１/（Ｒbk＋Ｒb＋Ｒc））＋（１/（Ｒepi＋Ｒd）））-1
となる。
【００５４】
従来のＤ−ＭＯＳＦＥＴにおける動作抵抗Ｒonは、
Ｒon＝Ｒs＋Ｒch＋Ｒepi＋Ｒd
であることから、両者を比較してみても、本実施形態にかかるＤ−ＭＯＳＦＥＴ１は動作抵抗を低減できることがわかる。
【００５５】
実際に、本実施形態にかかるＤ−ＭＯＳＦＥＴ１を使用することによって、これまでのＤ−ＭＯＳＦＥＴと比べて、３割増しの電流値を得ることが可能となっている。
【実施例２】
【００５６】
本発明にかかる半導体装置の第２の実施形態を図７に示す。図７は、Ｄ−ＭＯＳＦＥＴ５１の斜視断面図である。Ｄ−ＭＯＳＦＥＴ５１は、第１の実施形態であるＤ−ＭＯＳＦＥＴ１と同じ構成を有している。ただし、Ｐ型ボディ１１の中には、中実のＮ+型ソース領域５３が一つ形成されている。
【００５７】
図８に図７における矢印ａ５１方向からみた断面図を示す。本実施形態においても、第１の実施形態と同様に、一点鎖線間領域の各々に存在するＮ+型ドレイン領域９ａ、Ｐ型ボディ１１、Ｎ+型ソース領域５３ａおよびゲート電極１５（またはＮ+型ドレイン領域９ｂ、Ｐ型ボディ１１、Ｎ+型ソース領域５３ｂおよびゲート電極１５）が単位半導体部を構成している。
【００５８】
なお、この断面図に示すように本実施形態においても、隣り合う単位半導体部間に、鏡像関係が成立している。
【００５９】
［その他の実施形態］
前記第１の実施形態および前記第２の実施形態において、Ｎ型を第１導電型、Ｐ型を第２導電型としたが、逆であってもよい。つまり、Ｐ型を第１の導電型、Ｎ型を第２の導電型としてもよい。
【００６０】
前記第１の実施形態および前記第２の実施形態において、Ｎ+型埋め込み層５、Ｎ-型エピタキシャル層７およびＮ+型埋没ドレイン領域１７のシート抵抗の値を例示したが、これに限定されない。
【００６１】
また、前記第１の実施形態および前記第２の実施形態において、オフ耐圧を１００Ｖ以下と設定したが、これに限定されない。本実施形態にかかるＤ−ＭＯＳＦＥＴ１は、オフ耐圧の値が低くかつ動作抵抗が小さいという半導体装置がなかった点からすれば、動作抵抗が低い範囲で特に有効ではあるが、その範囲に限定されるわけではない。つまり、Ｄ−ＭＯＳＦＥＴ１の最終的な大きさと使用条件とを考え合わせて、オフ耐圧を設定すればよい。
【００６２】
さらに、前記第１の実施形態および前記第２の実施形態において、第１導電型の第１高濃度不純物含有領域はＮ+型ドレイン領域９およびＮ+型埋没ドレイン領域１７に対応するとしたが、第１導電型の第１高濃度不純物含有領域はＮ+型ドレイン領域９に対応するとしてもよい。この場合、Ｎ+型ドレイン領域９は、直接Ｎ+型埋め込み層５に接する用に形成されることになる。つまり、Ｎ+型ドレイン領域９とＮ+型埋め込み層５との接続は、直接的および間接的を問わず、接続されていればよい。
【図面の簡単な説明】
【００６３】
【図１】本発明にかかる半導体装置の第１の実施形態であるＤ−ＭＯＳＦＥＴ１の斜視断面図である。
【図２】図１における矢印ａ１方向から見たＤ−ＭＯＳＦＥＴ１の断面図である。
【図３】Ｄ−ＭＯＳＦＥＴ１の製造過程を示した図である。
【図４】Ｄ−ＭＯＳＦＥＴ１の製造過程を示した図である。
【図５】Ｄ−ＭＯＳＦＥＴ１に寄生する抵抗成分を示した図である。
【図６】図５にかかる抵抗成分の等価回路を示した図である。
【図７】本発明にかかる半導体装置の第２の実施形態であるＤ−ＭＯＳＦＥＴ５１の斜視断面図である。
【図８】図７における矢印ａ５１方向から見たＤ−ＭＯＳＦＥＴ５１の断面図である。
【図９】従来のＤ−ＭＯＳＦＥＴ１００を示す図である。
【図１０】従来のＤ−ＭＯＳＦＥＴ１００に寄生する抵抗成分を示す図である。
【符号の説明】
【００６４】
１・・・・・Ｄ−ＭＯＳＦＥＴ
５・・・・・Ｎ+型埋め込み層
７・・・・・Ｎ-型エピタキシャル層
９・・・・・Ｎ+型ドレイン領域
１１・・・・・Ｐ型ボディ
１３・・・・・Ｎ+型ソース領域
１５・・・・・ゲート電極
１７・・・・・Ｎ+型埋没ドレイン領域
５３・・・・・Ｎ+型ソース領域
【図１】
2005252299.tif 000003
【図２】
2005252299.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2005252299.tif 000010
【図９】
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【図１０】
2005252299.tif 000012
【手続補正書】
【提出日】平成17年5月17日(2005.5.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１導電型の高濃度不純物含有層、
前記第１導電型の高濃度不純物含有層上に形成される第１導電型の低濃度不純物含有層、
を有する半導体装置であって、
前記半導体装置は、
前記第１導電型の低濃度不純物含有層の中に形成される島型の第２導電型の不純物含有領域、
前記第１導電型の低濃度不純物含有層の中に形成される第１導電型の第１高濃度不純物含有領域、
前記第２導電型の不純物含有領域の中に形成される第１導電型の第２高濃度不純物含有領域、
前記第２導電型の不純物含有領域上に形成されるゲート電極、
を有する単位半導体部を前記第１低濃度不純物含有層に複数有し、
各単位半導体部は、隣接する単位半導体部と鏡像関係を形成しており、
前記高濃度不純物含有層と前記各第１高濃度不純物含有領域とが接続されており、
前記第２導電型の不純物含有領域から前記第１導電型の第１高濃度不純物含有領域までの距離より前記第２導電型の不純物含有領域から第１導電型の高濃度不純物含有層までの距離の方が短く、
各単位半導体部が有する前記第１高濃度不純物含有領域同志、前記第２高濃度不純物含有領域同志および前記ゲート電極同志が接続されており、
前記各ゲート電極にかかる電圧によって、前記第１高濃度不純物含有領域と前記第２高濃度不純物含有領域との間に流れる電流を制御すること、
を特徴とする半導体装置。
【請求項２】
第１導電型の高濃度不純物含有層、
前記第１導電型の高濃度不純物含有層上に形成される第１導電型の低濃度不純物含有層、
を有する半導体装置であって、
前記半導体装置は、
前記第１導電型の低濃度不純物含有層の中に形成される島型の第２導電型の不純物含有領域、
前記第１導電型の低濃度不純物含有層の中に形成される第１導電型の第１高濃度不純物含有領域、
前記第２導電型の不純物含有領域の中に形成される第１導電型の第２高濃度不純物含有領域、
前記第２導電型の不純物含有領域上に形成されるゲート電極、
を有する単位半導体部を前記第１低濃度不純物含有層に複数有し、
前記第２導電型の不純物含有領域から前記第１導電型の第１高濃度不純物含有領域までの距離より前記第２導電型の不純物含有領域から第１導電型の高濃度不純物含有層までの距離の方が短く、
各単位半導体部が有する前記第１高濃度不純物含有領域同志、前記第２高濃度不純物含有領域同志および前記ゲート電極同志が接続されており、
前記各ゲート電極にかかる電圧によって、前記第１高濃度不純物含有領域と前記第２高濃度不純物含有領域との間に流れる電流を制御し、
さらに、一の単位半導体部は、
当該単位半導体部の前記第２導電型の不純物含有領域と、当該単位半導体部に隣接して位置する他の前記単位半導体部の前記第２導電型の不純物含有領域とが、一体として形成されており、
当該単位半導体部の前記第１導電型の第１高濃度不純物含有領域と、当該単位半導体部に隣接して位置する前記単位半導体部であって前記他の単位半導体部とは異なる単位半導体部の前記第１導電型の第１高濃度不純物含有領域とが、一体として形成されていること、
を特徴とする半導体装置。
【請求項３】
請求項１又は請求項２に係る半導体装置のいずれかにおいて、
前記半導体装置は、さらに、
前記第１導電型の低濃度不純物含有層の中に形成される第１導電型の接続用高濃度不純物含有領域を有しており、
前記高濃度不純物含有層と前記各第１高濃度不純物含有領域とは、前記接続用高濃度不純物含有領域を介して接続されていること、
を特徴とする半導体装置。
【請求項４】
請求項１又は請求項２に係る半導体装置のいずれかにおいて、
前記高濃度不純物含有層と前記各第１高濃度不純物含有領域とは、直接的に接続されていること、
を特徴とする半導体装置。
【請求項５】
請求項３に係る半導体装置において、
前記半導体装置は、Ｄ−ＭＯＳＦＥＴであり、
前記第１導電型の高濃度不純物含有層は、埋め込み層であり、
前記第１導電型の低濃度不純物含有層は、エピタキシャル層であり、
前記第２導電型の不純物含有領域は、ボディ領域であり、
前記第１導電型の第１高濃度不純物含有領域は、ドレイン領域であり、
前記第１導電型の第２高濃度不純物含有領域は、ソース領域であり、
前記第１導電型の接続用高濃度不純物含有領域は、埋没ドレイン領域であること、
を特徴とする半導体装置。
【請求項６】
請求項１〜５にかかる半導体装置のいずれかにおいて、
前記高濃度不純物含有層および前記第１高濃度不純物含有領域のシート抵抗値は、前記低濃度不純物含有層のシート抵抗値よりも小さいこと、
を特徴とする半導体装置。
【請求項７】
複数の単位半導体部を有する半導体装置の製造方法において、
前記半導体部を、
第１導電型の高濃度不純物含有層の上に第１導電型の低濃度不純物含有層を形成し、
前記低濃度不純物含有層の所定の場所に、第１導電型の不純物を所定の拡散方法で拡散させ、
前記高濃度不純物含有層と接するように第１導電型の接続用高濃度不純物含有領域を形成し、
前記低濃度不純物含有層の上部であって、前記接続用高濃度不純物含有領域に対応した場所に第１導電型の第１高濃度不純物含有領域を形成し、
前記低濃度不純物含有層の所定の場所に、第２導電型の不純物含有領域を形成し、
前記第２導電型の不純物含有領域に第１導電型の第２高濃度不純物含有領域を形成することによって形成し、
さらに、
前記各単位半導体部が、隣接する単位半導体部と鏡像関係を有するように形成し、
前記第２導電型の不純物含有領域から前記第１導電型の第１高濃度不純物含有領域までの距離より前記第２導電型の不純物含有領域から第１導電型の高濃度不純物含有層までの距離の方が短くなるように形成すること、
を特徴とする半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
本発明にかかる半導体装置は、第１導電型の高濃度不純物含有層、前記第１導電型の高濃度不純物含有層上に形成される第１導電型の低濃度不純物含有層、を有する半導体装置であって、前記半導体装置は、前記第１導電型の低濃度不純物含有層の中に形成される島型の第２導電型の不純物含有領域、前記第１導電型の低濃度不純物含有層の中に形成される第１導電型の第１高濃度不純物含有領域、前記第２導電型の不純物含有領域の中に形成される第１導電型の第２高濃度不純物含有領域、前記第２導電型の不純物含有領域上に形成されるゲート電極、を有する単位半導体部を前記第１低濃度不純物含有層に複数有し、各単位半導体部は、隣接する単位半導体部と鏡像関係を形成しており、前記高濃度不純物含有層と前記各第１高濃度不純物含有領域とが接続されており、前記第２導電型の不純物含有領域から前記第１導電型の第１高濃度不純物含有領域までの距離より前記第２導電型の不純物含有領域から第１導電型の高濃度不純物含有層までの距離の方が短く、各単位半導体部が有する前記第１高濃度不純物含有領域同志、前記第２高濃度不純物含有領域同志および前記ゲート電極同志が接続されており、前記各ゲート電極にかかる電圧によって、前記第１高濃度不純物含有領域と前記第２高濃度不純物含有領域との間に流れる電流を制御する、ことを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
本発明にかかる半導体装置は、前記高濃度不純物含有層および前記第１高濃度不純物含有領域のシート抵抗値は、前記低濃度不純物含有層のシート抵抗値よりも小さい、ことを特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
本発明にかかる半導体装置の製造方法は、第１導電型の高濃度不純物含有層の上に第１導電型の低濃度不純物含有層を形成し、前記低濃度不純物含有層の所定の場所に、第１導電型の不純物を所定の拡散方法で拡散させ、前記高濃度不純物含有層と接するように第１導電型の接続用高濃度不純物含有領域を形成し、前記低濃度不純物含有層の上部であって、前記接続用高濃度不純物含有領域に対応した場所に第１導電型の第１高濃度不純物含有領域を形成し、前記低濃度不純物含有層の所定の場所に、第２導電型の不純物含有領域を形成し、前記第２導電型の不純物含有領域に第１導電型の第２高濃度不純物含有領域を形成することによって前記半導体部を形成し、さらに、前記各単位半導体部が、隣接する単位半導体部と鏡像関係を有するように形成し、前記第２導電型の不純物含有領域から前記第１導電型の第１高濃度不純物含有領域までの距離より前記第２導電型の不純物含有領域から第１導電型の高濃度不純物含有層までの距離の方が短くなるように形成すること、を特徴とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
本発明にかかる半導体装置では、高濃度不純物含有層と各第１高濃度不純物含有領域とが接続されている。これにより、第１高濃度不純物含有領域と第２高濃度不純物含有領域との間に流れる動作電流は、第２高濃度不純物含有領域、第２導電型の不純物含有領域、低濃度不純物含有層および第１高濃度不純物含有領域を流れる第１経路と、第２高濃度不純物含有領域、第２導電型の不純物含有領域、低濃度不純物含有層、高濃度不純物含有層および第１高濃度不純物含有領域を流れる第２経路とに分れてながれる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
本発明にかかる半導体装置では、高濃度不純物含有層および第１高濃度不純物含有領域のシート抵抗値は、低濃度不純物含有層のシート抵抗値よりも小さい。これにより、第２経路の抵抗をより小さくすることができる。したがって、より動作抵抗を低減することができる半導体装置を提供することができる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
本発明にかかる半導体装置の製造方法は、第１導電型の高濃度不純物含有層の上に第１導電型の低濃度不純物含有層を形成し、低濃度不純物含有層の所定の場所に、第１導電型の不純物を所定の拡散方法で拡散させ、高濃度不純物含有層と接するように第１導電型の接続用高濃度不純物含有領域を形成し、低濃度不純物含有層の上部であって、接続用高濃度不純物含有領域に対応した場所に第１導電型の第１高濃度不純物含有領域を形成し、低濃度不純物含有層の所定の場所に、第２導電型の不純物含有領域を形成し、第２導電型の不純物含有領域に第１導電型の第２高濃度不純物含有領域を形成することによって前記半導体部を形成し、さらに、前記各単位半導体部が、隣接する単位半導体部と鏡像関係を有するように形成し、前記第２導電型の不純物含有領域から前記第１導電型の第１高濃度不純物含有領域までの距離より前記第２導電型の不純物含有領域から第１導電型の高濃度不純物含有層までの距離の方が短くなるように形成する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
ここで、各請求項における構成要素と実施形態における構成要素との対応関係を示す。請求項１〜６において、第１導電型の高濃度不純物含有層はＮ＋型埋め込み層５に、第１導電型の低濃度不純物含有層はＮ−型エピタキシャル層７に、第２導電型の不純物含有領域はＰ型ボディ１１に、第１導電型の第１高濃度不純物含有領域はＮ＋型ドレイン領域９に、第１導電型の第２高濃度不純物含有領域はＮ＋型ソース領域１３に、それぞれ対応する。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
また、請求項７において、第１導電型の高濃度不純物含有層はＮ＋型埋め込み層５に、第１導電型の低濃度不純物含有層はＮ−型エピタキシャル層７に、第２導電型の不純物含有領域はＰ型ボディ１１に、第１導電型の第１高濃度不純物含有領域はＮ＋型ドレイン領域９に、接続用高濃度不純物含有領域はＮ＋型埋没ドレイン領域１７に、第１導電型の第２高濃度不純物含有領域はＮ＋型ソース領域１３に、それぞれ対応する。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正の内容】
【００５１】
本実施形態においては、主に、Ｎ+型ソース領域１３ａ、Ｐ型ボディ１１、Ｎ-型エピタキシャル層７、Ｎ+型ドレイン領域９とたどる第１経路とＮ+型ソース領域１３ａ、Ｐ型ボディ１１、Ｎ-型エピタキシャル層７、Ｎ+型埋め込み層５、Ｎ+型埋没ドレイン領域１７とたどる第２経路とに分れて、動作電流が流れることになる。