(57)【要約】【課題】自己整列型１ビットＳＯＮＯＳセル及びその形成方法を提供する。【解決手段】１ビットＳＯＮＯＳセルのワードラインエッチング時に発生しうるミスアラインによる窒化膜長さの差のために発生する奇数／偶数ＳＯＮＯＳセル間の均一性不良が改善できる自己整列型１ビットＳＯＮＯＳセル及びその形成方法である。このために本発明は半導体基板上に側壁ワードライン形成用の絶縁膜パターンを作ってその側壁にゲート用ワードラインを形成し、ＯＮＯ膜をエッチングする時に自己整列型エッチング用スペーサを使用する。        【選択図】図１３
2005064506.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に四角形状の側壁ワードライン形成用の絶縁膜パターンを形成する段階と、
前記側壁ワードライン形成用の絶縁膜パターンが形成された半導体基板上に均一な厚さを有するＯＮＯ膜を形成する段階と、
前記ＯＮＯ膜が形成された半導体基板で前記側壁ワードライン形成用の絶縁膜パターンの両側壁に自己整列型エッチング用スペーサを形成する段階と、
前記自己整列型エッチング用スペーサを利用してエッチングを進行し、前記自己整列型エッチング用スペーサ領域以外に存在する上部酸化膜と窒化膜とを除去する段階と、
前記自己整列型エッチング用スペーサを除去する段階と、
前記自己整列型エッチング用スペーサ下部に存在する上部酸化膜及び半導体基板表面に存在する下部酸化膜を除去するためのウェットエッチングを進行する段階と、
前記ウェットエッチングが進行された半導体基板前面に化学気相蒸着法による酸化膜を形成する段階と、
前記側壁ワードライン形成用の絶縁膜パターン側壁にポリシリコンを使用したＳＯＮＯＳセルのゲート用ワードラインを形成する段階と、を具備することを特徴とする自己整列型１ビットＳＯＮＯＳセルの形成方法。
【請求項２】
前記側壁ワードライン形成用の絶縁膜パターンを形成する段階は、
前記半導体基板にトレンチ部を有する第１絶縁膜パターンを形成する工程と、
前記トレンチ部側壁に第２絶縁膜スペーサを形成する工程と、
前記トレンチ部内部を第３絶縁膜で充填して平坦化する工程と、
前記第１絶縁膜を除去して第２及び第３絶縁膜よりなった側壁ワードライン形成用の絶縁膜パターンを形成する工程と、を具備することを特徴とする請求項１に記載の
自己整列型１ビットＳＯＮＯＳセルの形成方法。
【請求項３】
前記第２絶縁膜スペーサを形成する工程後に、
前記トレンチ下部の半導体基板にドレイン用ｎ＋ドープされた領域形成のためのイオン注入工程をさらに進行することを特徴とする請求項２に記載の自己整列型１ビットＳＯＮＯＳセルの形成方法。
【請求項４】
前記第１絶縁膜は窒化膜であることを特徴とする請求項２に記載の自己整列型１ビットＳＯＮＯＳセルの形成方法。
【請求項５】
前記第２絶縁膜は酸化膜であることを特徴とする請求項２に記載の自己整列型１ビットＳＯＮＯＳセルの形成方法。
【請求項６】
前記第３絶縁膜は酸化膜であることを特徴とする請求項２に記載の自己整列型１ビットＳＯＮＯＳセルの形成方法。
【請求項７】
前記第２絶縁膜スペーサを形成する方法は反応性イオンエッチング方式であることを特徴とする請求項２に記載の自己整列型１ビットＳＯＮＯＳセルの形成方法。
【請求項８】
前記第３絶縁膜を平坦化させる方法は化学機械的研磨工程であることを特徴とする請求項２に記載の自己整列型１ビットＳＯＮＯＳセルの形成方法。
【請求項９】
前記自己整列型エッチング用スペーサはポリシリコンを材質とすることを特徴とする請求項１に記載の自己整列型１ビットＳＯＮＯＳセルの形成方法。
【請求項１０】
前記自己整列型エッチング用スペーサを形成する方法は反応性イオンエッチング方式であることを特徴とする請求項１に記載の自己整列型１ビットＳＯＮＯＳセルの形成方法。
【請求項１１】
前記自己整列型エッチング用スペーサの厚さは前記ゲート用ワードラインの厚さより薄いことを特徴とする請求項１に記載の自己整列型１ビットＳＯＮＯＳセルの形成方法。
【請求項１２】
前記化学気相蒸着による酸化膜形成工程後に、熱処理工程をさらに進行することを特徴とする請求項１に記載の自己整列型１ビットＳＯＮＯＳセルの形成方法。
【請求項１３】
前記ＳＯＮＯＳセルのゲート用ワードラインを形成する段階は、
前記化学気相蒸着による酸化膜が形成された半導体基板上に導電性ポリシリコン層を蒸着する工程と、
前記ポリシリコン層を反応性イオンエッチングでエッチングする工程と、を含むことを特徴とする請求項１に記載の自己整列型１ビットＳＯＮＯＳセルの形成方法。
【請求項１４】
前記ＳＯＮＯＳセルのゲート用ワードラインを形成する段階後に、
前記側壁ワードライン形成用の絶縁膜パターンと前記ＳＯＮＯＳセルのゲート用ワードラインとをイオン注入マスクとしてイオン注入を進行し、ソース用ｎ＋ドープされた領域を形成する段階をさらに進行することを特徴とする請求項１に記載の自己整列型１ビットＳＯＮＯＳセルの形成方法。
【請求項１５】
半導体基板と、
前記半導体基板の所定領域に形成されたドレイン用ｎ＋ドープされた領域と、
前記ドレイン用ｎ＋ドープされた領域上に形成された側壁ワードライン形成用の絶縁膜パターンと、
前記ドレイン用ｎ＋ドープされた領域とチャンネル領域を介在して一定間隔離隔された半導体基板の所定領域に形成されたソース用ｎ＋ドープされた領域と、
前記側壁ワードライン形成用の絶縁膜パターンの一側壁と前記チャンネル領域の一部とに形成されたＯＮＯ膜と、
前記チャンネル領域でＯＮＯ膜が形成された領域を除外した残りの領域に形成されたゲート絶縁膜と、
前記ＯＮＯ膜が形成された側壁ワードライン形成用の絶縁膜パターンの一側壁と前記ＯＮＯ膜及びゲート絶縁膜上部にスペーサ形態に形成されたゲート用ワードラインと、を具備することを特徴とする自己整列型１ビットＳＯＮＯＳセル。
【請求項１６】
前記側壁ワードライン形成用の絶縁膜パターンは第２絶縁膜スペーサと前記第２絶縁膜スペーサ間を充填する第３絶縁膜よりなったことを特徴とする請求項１５に記載の自己整列型１ビットＳＯＮＯＳセル。
【請求項１７】
前記ＯＮＯ膜の窒化膜はＬ字型であることを特徴とする請求項１５に記載の自己整列型１ビットＳＯＮＯＳセル。
【請求項１８】
前記自己整列型１ビットＳＯＮＯＳセルは前記側壁ワードライン形成用の絶縁膜パターンを基準として対称形に形成された自己整列型１ビットＳＯＮＯＳセルを有することを特徴とする請求項１５に記載の自己整列型１ビットＳＯＮＯＳセル。
【請求項１９】
前記ドレイン用ｎ＋ドープされた領域は前記第２絶縁膜スペーサをイオン注入マスクとして形成された領域であることを特徴とする請求項１６に記載の自己整列型１ビットＳＯＮＯＳセル。
【請求項２０】
前記側壁ワードライン形成用の絶縁膜パターンは上部に前記ゲート絶縁膜と同一材質の酸化膜をさらに具備することを特徴とする請求項１５に記載の自己整列型１ビットＳＯＮＯＳセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子に係り、より詳細には、不揮発性メモリ素子（ＮＶＭ：Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ）のローカルＳＯＮＯＳ（ＳＯＮＯＳ：Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ）セル及びその形成方法に関する。        
【背景技術】
【０００２】
半導体メモリ素子は電源供給によるメモリデータの消失如何によって揮発性メモリと不揮発性メモリとに区分する。ＤＲＡＭのような揮発性メモリは電源供給が中断されれば、保存しているデータを消失するが、フラッシュメモリのような不揮発性メモリ素子は電源供給が中断されても保存しているデータは失われない。
【０００３】
このため、不揮発性メモリ素子は、携帯電話システム、音楽及び映像データを保存するためのメモリカードのように電源を持続的に使用できないか、あるいは電源が中断されうる可能性がある電子装置に幅広く使われている。
【０００４】
一般的に、不揮発性メモリ素子のメモリセルは積層型ゲート構造を有する。かかる積層型メモリセル構造のうちＳＯＮＯＳセル構造がある。前記ＳＯＮＯＳセル構造は、半導体基板上にチャンネル領域が形成される酸化膜、電荷トラップ層として使われる窒化膜、遮蔽層として使われる酸化膜及びコントロールゲート電極として使われるシリコン膜が順次に積層された構造を有する。
【０００５】
一般的な技術による１ビットＳＯＮＯＳセルの形成方法は、フォトリソグラフィ工程により形成される電荷トラップ層、すなわち窒化膜長が不揮発性メモリ素子の特性に大きい影響をおよぼす。前記電荷トラップ層として使われる窒化膜はフォトリソグラフィ工程で２回エッチングを実施して形成される、この時のミスアラインメントにより発生する窒化膜長の散布はローカルＳＯＮＯＳセルの均一度特性を悪化させる原因になる。
【０００６】
図１ないし図８は、一般的な不揮発性メモリ素子のローカルＳＯＮＯＳセルの形成方法を説明するために示した断面図である。
【０００７】
図１ないし図４を参照すれば、半導体基板１００上に酸化膜−窒化膜−酸化膜が順次に積層されたＯＮＯ膜１０１、１０２、１０３を形成する（図１）。次いで、前記ＯＮＯ膜１０１、１０２、１０３が形成された半導体基板上に第１フォトレジストパターン１０４を形成した（図２）後、前記第１フォトレジストパターン１０４を利用して下部のＯＮＯ膜１０１、１０２、１０３膜をエッチングする（図３）。次いで、前記第１フォトレジストパターン１０４を除去した後、上部酸化膜１０５を形成する（図４）。
【０００８】
図５ないし図８を参考すれば、前記上部酸化膜１０５が形成された半導体基板上に導電性ポリシリコン膜１０６を形成した（図５）後、前記導電性ポリシリコン膜１０６をエッチングするための第２フォトレジストパターン１１１を形成する（図６）。前記第２フォトレジストパターン１１１をエッチングマスクとして下部膜質をエッチングする（図７）。次いで、前記エッチングマスクとして使われた第２フォトレジストパターン１１１を除去し、不純物接合領域１０９、１１０を形成する（図８）。
【０００９】
しかし、従来技術による不揮発性メモリ素子のローカルＳＯＮＯＳセルの形成方法は、次のような観点で改善を必要とする。
【００１０】
第１に、第１フォトレジストパターン１０４を形成するか、これを利用して下部膜質をエッチングする時にミスアラインメントが発生すれば、電荷トラップ層として使われる窒化膜１０８の長さ１０７ａ、１０７ｂに対する散布が隣接する１ビットＳＯＮＯＳセルで発生しうる。
【００１１】
第２に、第２フォトレジストパターン１１１を形成するか、これを利用して下部膜質をエッチングする時にミスアラインが発生すれば、電荷トラップ層として使われる窒化膜１０８長に対する散布が発生する。
かかるミスアラインによって隣接する１ビットＳＯＮＯＳセルで窒化膜１０８の長さにバラツキ（偏差）が発生すれば、１ビットＳＯＮＯＳセルの均一度を落とし、結果的に不揮発性メモリ素子の特性を低下させる結果を招く。一例として、電荷トラップ層として使われる窒化膜１０８が長くなれば、１ビットＳＯＮＯＳセルのデータ保存特性は改善されるが、データを消す特性はかえって落ちる。逆に、窒化膜１０８が短くなれば、反対の特性を示す。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明が解決しようとする技術的課題は、１ビットＳＯＮＯＳセルを形成する過程で自己整列式エッチングを使用して電荷トラップ層として使われる窒化膜の長さ散布を抑制して、不揮発性メモリ素子の均一度特性が改善できる自己整列型１ビットＳＯＮＯＳセルを提供するところにある。        
【００１３】
本発明が解決しようとする他の技術的課題は、前記自己整列型１ビットＳＯＮＯＳセルの形成方法を提供するところにある。
【課題を解決するための手段】
【００１４】
前記技術的課題を達成するための本発明による自己整列型１ビットＳＯＮＯＳセルは、半導体基板と、前記半導体基板の所定領域に形成されたドレイン用のｎ＋ドープされた領域と、前記ドレイン用ｎ＋ドープされた領域上に形成された側壁ワードライン形成用の絶縁膜パターンと、前記ドレイン用ｎ＋ドープされた領域とチャンネル領域を介在して一定間隔離隔された半導体基板の所定領域に形成されたソース用ｎ＋ドープされた領域と、前記側壁ワードライン形成用の絶縁膜パターンの一側壁と前記チャンネル領域の一部とに形成されたＯＮＯ膜と、前記チャンネル領域でＯＮＯ膜が形成された領域を除外した残りの領域に形成されたゲート絶縁膜及び前記ＯＮＯ膜が形成された側壁ワードライン形成用の絶縁膜パターンの一側壁と前記ＯＮＯ膜及びゲート絶縁膜の上部にスペーサ形態に形成されたゲート用ワードラインを具備することを特徴とする。
【００１５】
本発明の望ましい実施例によれば、前記側壁ワードライン形成用の絶縁膜パターンは第２絶縁膜スペーサと前記第２絶縁膜スペーサ間を充填する第３絶縁膜よりなったことが適している。
【００１６】
前記ＯＮＯ膜の窒化膜はＬ字型であることが適しており、前記自己整列型１ビットＳＯＮＯＳセルは前記側壁ワードライン形成用の絶縁膜パターンを基準として対称形に形成された自己整列型１ビットＳＯＮＯＳセルを有する。
【００１７】
前記他の技術的課題を達成するための本発明による自己整列型１ビットＳＯＮＯＳセルの形成方法は、半導体基板上に四角形状の側壁ワードライン形成用の絶縁膜パターンを形成する段階と、前記側壁ワードライン形成用の絶縁膜パターンが形成された半導体基板上に均一な厚さのＯＮＯ膜を形成する段階と、前記ＯＮＯ膜が形成された半導体基板で前記側壁ワードライン形成用の絶縁膜パターンの両側壁に自己整列型エッチング用スペーサを形成する段階と、前記自己整列型エッチング用スペーサを利用してエッチングを進行し、前記自己整列型エッチング用スペーサ領域以外に存在する上部酸化膜と窒化膜とを除去する段階と、前記自己整列型エッチング用スペーサを除去する段階と、前記自己整列型エッチング用スペーサ下部に存在する上部酸化膜及び半導体基板表面に存在する下部酸化膜を除去するためのウェットエッチングを進行する段階と、前記ウェットエッチングが進行された半導体基板の前面に化学気相蒸着（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）による酸化膜を形成する段階と、前記側壁ワードライン形成用の絶縁膜パターン側壁にポリシリコンを使用したＳＯＮＯＳセルのゲート用ワードラインを形成する段階と、を具備することを特徴とする。
【００１８】
本発明の望ましい実施例によれば、前記側壁ワードライン形成用の絶縁膜パターンを形成する段階は、前記半導体基板にトレンチ部を有する第１絶縁膜パターンを形成する工程と、前記トレンチ部の側壁に第２絶縁膜スペーサを形成する工程と、前記トレンチ部内部を第３絶縁膜で充填して平坦化する工程と、前記第１絶縁膜を除去して第２及び第３絶縁膜よりなった側壁ワードライン形成用の絶縁膜パターンを形成する工程と、を具備することが適している。
【００１９】
前記側壁ワードライン形成用の絶縁膜パターンを形成する段階で、前記第２絶縁膜スペーサを形成する工程後に、前記トレンチ下部の半導体基板にドレイン用ｎ＋ドープされた領域形成のためのイオン注入工程をさらに進行できる。
【００２０】
また、本発明の望ましい実施例によれば、前記第１絶縁膜は窒化膜であり、前記第２及び第３絶縁膜は酸化膜であることが適し、前記自己整列型エッチング用スペーサはポリシリコンを材質とすることが適している。
【００２１】
望ましくは、前記自己整列型エッチング用スペーサの厚さは前記ゲート用ワードラインの厚さより薄いことが適している。また、前記ＣＶＤによる酸化膜形成工程後に、熱処理工程をさらに進行できる。また、前記ＳＯＮＯＳセルのゲート用ワードラインを形成する段階後に、前記側壁ワードライン形成用の絶縁膜パターンと前記ＳＯＮＯＳセルのゲート用ワードラインとをイオン注入マスクとしてイオン注入を進行し、ソース用ｎ＋ドープされた領域を形成する段階をさらに進行することが望ましい。
【００２２】
本発明によれば、不揮発性メモリ素子の１ビットＳＯＮＯＳセルで電荷トラップ層として使われる窒化膜の長さを均一に形成して不揮発性メモリ素子の均一度特性が改善できる。
【発明の効果】
【００２３】
本発明によれば、不揮発性メモリ素子の１ビットＳＯＮＯＳセルで側壁ワードライン形成用の絶縁膜パターンと自己整列型エッチング用スペーサとを使用することによって、電荷トラップ層として使われる窒化膜の長さを均一に形成して不揮発性メモリ素子の均一度特性が改善できる。
【発明を実施するための最良の形態】
【００２４】
以下、図面を参照して本発明の望ましい実施例を詳細に説明する。しかし、後述する詳細なる説明で開示される実施例は本発明を限定しようとする意味でなく、本発明が属した技術分野で当業者に本発明の開示が実施可能な形態で完全になるように発明の範疇を知らせるために提供されるものである。        
【００２５】
図９ないし図１７は、本発明による不揮発性メモリ素子のローカルＳＯＮＯＳセルの形成方法を説明するために示した断面図である。
【００２６】
図９を参照すれば、半導体基板２００上に素子分離工程を進行して素子分離膜（図示せず）を通常の方法によって形成する。次いで、前記半導体基板２００上に第１絶縁膜、例えば窒化膜をＣＶＤ方式によって１０００〜３０００Åの厚さに沈積する。前記第１絶縁膜にフォトリソグラフィ工程を進行して中央にトレンチ２０２を有する第１絶縁膜パターン２０１を形成する。
【００２７】
図１０を参照すれば、前記第１絶縁膜パターン２０１が形成された半導体基板上に第２絶縁膜、例えば酸化膜を形成した後、前記酸化膜に対して反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ）を進行して、前記トレンチの側壁に第２絶縁膜スペーサ２０４を形成する。その後、前記第１絶縁膜パターン２０１と第２絶縁膜スペーサ２０４とをイオン注入マスクとしてイオン注入工程を進行してドレイン用ｎ＋ドープされた領域２０５を形成する。この時、前記第２絶縁膜スペーサ２０４を形成する目的は、後続工程で形成されるワードライントランジスタの接合領域の重複を制御するための目的であり、不要な場合、省略されうる。
【００２８】
図１１を参照すれば、前記第２絶縁膜スペーサ２０４が形成された半導体基板上に第３絶縁膜２０６、例えば酸化膜を１０００〜５０００Åの厚さに形成するものの、内部にボイドがないようにＣＶＤ方式で形成する。その後、前記第１絶縁膜パターン２０１を研磨阻止層として化学機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程を進行して前記第３絶縁膜２０６が第２絶縁膜スペーサ２０４が形成されたトレンチ間を充填するようにする。この時、前記トレンチを充填する第２絶縁膜スペーサ２０４と第３絶縁膜とは本発明で側壁ワードライン形成用の絶縁膜パターン２２０として使われる。
【００２９】
図１２を参照すれば、燐酸（Ｈ３ＰＯ４）液をエッチング液として使用してウェットエッチングを１００〜３００分の時間範囲で進行して前記第１絶縁膜パターン２０１を除去する。次いで、前記側壁ワードライン形成用の絶縁膜パターン２２０が残っている半導体基板上にＯＮＯ膜２０７、２０８、２０９をブランケット方式で形成する。前記ＯＮＯ膜のうち下部酸化膜２０７はトンネリング層として６０〜１３０Åの厚さに形成し、熱酸化方式を通じて形成できる。前記ＯＮＯ膜のうち窒化膜２０８は電荷トラップ層としてＣＶＤ法を使用して４０〜１２０Åの厚さに形成できる。前記ＯＮＯ膜のうち上部酸化膜２０９は遮蔽層として５０〜８０Åの厚さにＣＶＤ法を通じて形成できる。
【００３０】
次いで、前記ＯＮＯ膜２０７、２０８、２０９が形成された半導体基板上に不純物が添加されていないポリシリコン膜を２００〜１０００Å厚さに堆積した後、ＲＩＥを進行してＯＮＯ膜２０７、２０８、２０９が形成された側壁ワードライン形成用の絶縁膜パターン２２０の側壁に自己整列型エッチング用スペーサ２１０を形成する。ここで、前記自己整列型エッチング用スペーサ２１０を形成するための材質は隣接する膜質とエッチング選択比を有し、反応性イオンエッチングを通じてスペーサが形成できる材質であれば、不純物が添加されていないポリシリコン膜でない、他の材質に代替できる。
【００３１】
前記自己整列型エッチング用スペーサ２１０を形成するための不純物が添加されていないポリシリコン膜の厚さは、ＲＩＥを進行した後、自己整列型エッチング用スペーサ２１０の幅を決定し、その下部に存在する電荷トラップ層である窒化膜２０８の最終長さを決定する。すなわち、電荷トラップ層として使われる窒化膜２０８の最終長さは前記不純物が添加されていないポリシリコン膜の厚さに依存する。したがって、前記不純物が添加されていないポリシリコン膜の厚さは後続工程で使われるゲート用ワードライン形成のための導電性ポリシリコン膜の厚さよりは薄く形成する。
【００３２】
図１３を参照すれば、前記自己整列型エッチング用スペーサ２１０をエッチングマスクとして半導体基板上に露出されたＯＮＯ膜２０７、２０８、２０９のうち上部酸化膜２０９及び窒化膜２０８を自己整列方式でエッチングして除去する。したがって、側壁ワードライン形成用の絶縁膜パターン２２０を中心として両側に同じ長さを有する窒化膜２０８、例えば電荷トラップ層が形成できる。
【００３３】
したがって、前記自己整列型エッチング用スペーサ２１０は側壁ワードライン形成用の絶縁膜パターン２２０を中心として同じ長さの電荷トラップ層である窒化膜２０８が形成できる手段であり、これによって隣接するワードライントランジスタで電荷トラップ層として使われる窒化膜２０８の長さ偏差を縮められる。したがって、均一な特性を有する不揮発性メモリ素子の１ビットＳＯＮＯＳセルを形成することが可能となる。
【００３４】
図１４を参照すれば、前記ＯＮＯ膜のうち上部酸化膜２０９と窒化膜２０８とが除去された半導体基板に自己整列型エッチング用スペーサ２１０を除去するためのウェットエッチングを進行する。この時、前記ウェットエッチングによって半導体基板２００上に残っていた上部酸化膜２０９及び側壁ワードライン形成用の絶縁膜パターン２２０上の下部酸化膜２０７も共に除去される。
【００３５】
図１５を参照すれば、前記自己整列型エッチング用スペーサ２１０を除去するためのウェットエッチングが進行された半導体基板上にＣＶＤによる酸化膜２１１を２０〜１００Åの厚さに堆積する。その後、熱処理工程を９５０〜１１００℃で２０〜３０秒間進行する。前記熱処理工程によって側壁ワードライン形成用の絶縁膜パターン２２０の下部に形成されたドレイン用ｎ＋ドープされた領域２０５が活性化される。
【００３６】
図１６を参照すれば、前記熱処理が完了した半導体基板上に不純物が添加されて導電性を有するポリシリコン膜を１０００〜３０００Åの厚さに堆積する。その後、前記導電性ポリシリコン膜をＲＩＥしてワードライントランジスタの役割を果たすゲート用ワードライン２１２を形成する。前記ゲート用ワードライン２１２は側壁ワードライン形成用の絶縁膜パターン２２０の両側にそれぞれ１つずつ対に形成されるが、それぞれが１ビットＳＯＮＯＳセルの役割をする。次いで、前記ゲート用ワードライン２１２及び側壁ワードライン形成用の絶縁膜パターン２２０をイオン注入マスクとしてイオン注入工程を進行して、ソース用ｎ＋ドープされた領域２１３を形成する。
【００３７】
以下、図１６を参照して本発明による自己整列型１ビットＳＯＮＯＳセルの構造及び特徴を説明する。
【００３８】
本発明による自己整列型１ビットＳＯＮＯＳセルは、半導体基板２００と、前記半導体基板２００の所定領域に形成されたドレイン用ｎ＋ドープされた領域２０５と、前記ドレイン用ｎ＋ドープされた領域２０５上に形成された側壁ワードライン形成用の絶縁膜パターン２２０と、前記ドレイン用ｎ＋ドープされた領域２０５とチャンネル領域を介在して一定間隔離隔された半導体基板２００の所定領域に形成されたソース用ｎ＋ドープされた領域２１３と、前記側壁ワードライン形成用の絶縁膜パターン２２０の一側壁と前記チャンネル領域の一部に形成されたＯＮＯ膜２３０と、前記チャンネル領域でＯＮＯ膜２３０が形成された領域を除外した残りの領域に形成されたゲート絶縁膜２１１及び前記ＯＮＯ膜２３０が形成された側壁ワードライン形成用の絶縁膜パターン２２０の一側壁と前記ＯＮＯ膜２３０及びゲート絶縁膜２１１上部にスペーサ形態に形成されたゲート用ワードライン２１２を具備する。
【００３９】
前述した自己整列型１ビットＳＯＮＯＳセルの特徴は、隣接する１ビットＳＯＮＯＳセルに対して同じ長さの電荷トラップ層としての窒化膜長を確保するために、側壁ワードライン形成用の絶縁膜パターン２２０を形成し、その側壁にゲート用ワードライン２１２を形成する特徴がある。また、自己整列型エッチング用スペーサ（図１２の２１０）を使用するために、隣接する１ビットＳＯＮＯＳセルでミスアラインの発生なしに同じ長さのＬ字型の窒化膜２０８が形成できる特徴がある。前記Ｌ字型の窒化膜２０８はソース用ｎ＋ドープされた領域２１３の縁で電荷が保存できる電荷トラップ層の機能をはたす。
【００４０】
図１７を参照すれば、前記ゲート用ワードライン２１２が形成された半導体基板上に層間絶縁膜２１４、例えば酸化膜系列の複合膜を使用して形成する。次いで、前記層間絶縁膜２１４にコンタクトホールを形成し、タングステン、あるいはアルミニウムよりなったコンタクトプラグを使用してビットラインコンタクト２１５を形成する。最後に、前記ビットラインコンタクト２１５が形成された層間絶縁膜２１４上にビットライン２１６として使われるアルミニウム配線を前記ビットラインコンタクト２１５と連結されて形成する。
【００４１】
本発明は前記実施例に限定されず、本発明が属した技術的思想内で、当業者により多くの変形が可能であることが明白である。
【産業上の利用可能性】
【００４２】
本発明は、半導体集積回路に関わり、例えば不揮発性メモリの構造及び製造方法に適用可能である。
【図面の簡単な説明】
【００４３】
【図１】一般的な不揮発性メモリ素子のローカルＳＯＮＯＳセルの形成方法を説明するために示した断面図であって、最初の段階を示すものである。
【図２】一般的な不揮発性メモリ素子のローカルＳＯＮＯＳセルの形成方法を説明するために示した断面図であって、図１の次の段階を示すものである。
【図３】一般的な不揮発性メモリ素子のローカルＳＯＮＯＳセルの形成方法を説明するために示した断面図であって、図２の次の段階を示すものである。
【図４】一般的な不揮発性メモリ素子のローカルＳＯＮＯＳセルの形成方法を説明するために示した断面図であって、図３の次の段階を示すものである。
【図５】一般的な不揮発性メモリ素子のローカルＳＯＮＯＳセルの形成方法を説明するために示した断面図であって、図４の次の段階を示すものである。
【図６】一般的な不揮発性メモリ素子のローカルＳＯＮＯＳセルの形成方法を説明するために示した断面図であって、図５の次の段階を示すものである。
【図７】一般的な不揮発性メモリ素子のローカルＳＯＮＯＳセルの形成方法を説明するために示した断面図であって、図６の次の段階を示すものである。
【図８】一般的な不揮発性メモリ素子のローカルＳＯＮＯＳセルの形成方法を説明するために示した断面図であって、図７の次の段階を示すものである。
【図９】本発明による不揮発性メモリ素子のローカルＳＯＮＯＳセルの形成方法を説明するために示した断面図であって、最初の段階を示す図である。
【図１０】本発明による不揮発性メモリ素子のローカルＳＯＮＯＳセルの形成方法を説明するために示した断面図であって、図９の次の段階を示す図である。
【図１１】本発明による不揮発性メモリ素子のローカルＳＯＮＯＳセルの形成方法を説明するために示した断面図であって、図１０の次の段階を示す図である。
【図１２】本発明による不揮発性メモリ素子のローカルＳＯＮＯＳセルの形成方法を説明するために示した断面図であって、図１１の次の段階を示す図である。
【図１３】本発明による不揮発性メモリ素子のローカルＳＯＮＯＳセルの形成方法を説明するために示した断面図であって、図１２の次の段階を示す図である。
【図１４】本発明による不揮発性メモリ素子のローカルＳＯＮＯＳセルの形成方法を説明するために示した断面図であって、図１３の次の段階を示す図である。
【図１５】本発明による不揮発性メモリ素子のローカルＳＯＮＯＳセルの形成方法を説明するために示した断面図であって、図１４の次の段階を示す図である。
【図１６】本発明による不揮発性メモリ素子のローカルＳＯＮＯＳセルの形成方法を説明するために示した断面図であって、図１５の次の段階を示す図である。
【図１７】本発明による不揮発性メモリ素子のローカルＳＯＮＯＳセルの形成方法を説明するために示した断面図であって、図１６の次の段階を示す図である。
【符号の説明】
【００４４】
２００    半導体基板
２０１    第１絶縁膜パターン
２０２    トレンチ
２０４    第２絶縁膜スペーサ
２０５    ドレイン用ｎ＋ドープされた領域
２０６    第３絶縁膜
２０７    下部酸化膜
２０８    窒化膜
２０９    上部酸化膜
２１０    自己整列型エッチング用スペーサ
２１１    ＣＶＤによる酸化膜
２１２    ゲート用ワードライン
２１３    ソース用ｎ＋ドープされた領域
２１４    第４絶縁膜
２１５    ビットラインコンタクト
２１６    ビットライン
２２０    側壁ワードライン形成用の絶縁膜パターン
２３０    ＯＮＯ膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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