(57)【要約】【課題】オフセット電圧を印加してアナログ電圧信号を出力する電流セルマトリクス型ディジタル・アナログ変換器を提供。【解決手段】電流セルマトリクス型ディジタル・アナログ変換器装置10は、入力コード102に応じて複数の単位電流セル16、18、20および22のうち所望の単位電流セルを選択し、選択された単位電流セルからの電流を負荷抵抗24に供給してアナログ電圧Vdacを発生させるもので、選択された単位電流セルからの電流と、選択されなかった単位電流セルからの電流とからなる一定の電流を、オフセット調整抵抗28を備えたオフセット調整回路26に供給してオフセット電圧Vosを発生させることにより、アナログ電圧Vdacにオフセット電圧Vosを印加した出力電圧Voutを出力することができる。【選択図】図１
2005252663.tif 000002
【特許請求の範囲】
【請求項１】
ディジタル信号に応じて選択または未選択がそれぞれなされ、マトリクス状に配置される複数の単位電流セルと、
該複数の単位電流セルのうち、選択されたすべての単位電流セルから第１の電流が供給される第１の接続線と、
第１の接続線と接続して、第１の電流が供給される第１の負荷抵抗とを含む電流セルマトリクス型ディジタル・アナログ変換器において、該変換器は、
前記複数の単位電流セルのうち、選択されなかったすべての単位電流セルから第１の電流の反転出力である第２の電流が供給される第２の接続線と、
第１の負荷抵抗を介して第１の接続線と接続し、かつ第２の接続線と接続するオフセット調整回路とを含み、
該オフセット調整回路は、前記複数の単位電流セルの選択または未選択にかかわらず、第１の接続線から供給される第１の電流と、第２の接続線から供給される第２の電流とに基づく一定の電流を得て、オフセット電圧を発生させ、
前記変換器は、第１の負荷抵抗において第１の電流により発生する第１の電位、および前記オフセット電圧に基づいて第１のアナログ電圧信号を出力することを特徴とする電流セルマトリクス型ディジタル・アナログ変換器。
【請求項２】
請求項１に記載の電流セルマトリクス型ディジタル・アナログ変換器において、前記オフセット調整回路は、一端を接地して、他の一端から第１の電流および第２の電流が供給されるオフセット調整抵抗を含むことを特徴とする電流セルマトリクス型ディジタル・アナログ変換器。
【請求項３】
請求項２に記載の電流セルマトリクス型ディジタル・アナログ変換器において、前記オフセット調整回路は、前記オフセット調整抵抗と並列にコンデンサを接続することを特徴とする電流セルマトリクス型ディジタル・アナログ変換器。
【請求項４】
請求項２または３に記載の電流セルマトリクス型ディジタル・アナログ変換器において、前記オフセット調整回路は、前記オフセット調整抵抗として、複数の調整抵抗を有することを特徴とする電流セルマトリクス型ディジタル・アナログ変換器。
【請求項５】
請求項４に記載の電流セルマトリクス型ディジタル・アナログ変換器において、前記オフセット調整回路は、前記オフセット調整抵抗として、前記複数の調整抵抗を直列に接続することを特徴とする電流セルマトリクス型ディジタル・アナログ変換器。
【請求項６】
請求項４または５に記載の電流セルマトリクス型ディジタル・アナログ変換器において、前記オフセット調整回路は、前記複数の調整抵抗のそれぞれに、オフセット電圧調整信号により調節可能であるスイッチを並列に接続することを特徴とする電流セルマトリクス型ディジタル・アナログ変換器。
【請求項７】
請求項１ないし６のいずれかに記載の電流セルマトリクス型ディジタル・アナログ変換器において、該変換器は、第２の電流が供給される第２の負荷抵抗を含み、第２の電流を第２の負荷抵抗を介してオフセット調整回路に供給し、
第２の負荷抵抗において第２の電流により発生する第２の電位、および前記オフセット電圧に基づいて第２のアナログ電圧信号を第１のアナログ電圧信号の反転信号として差動出力することを特徴とする電流セルマトリクス型ディジタル・アナログ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力のディジタル信号に対応するアナログ信号を出力する電流セルマトリクス型ディジタル・アナログ変換器に関するものである。
【背景技術】
【０００２】
従来から、電流セルマトリクス型ディジタル・アナログ（D/A）変換器は、そのアナログ出力を受信する回路やLSI（Large Scale Integration）などと、たとえば、コンデンサを介さないで、直接接続する場合で、この回路やLSIがオフセット電圧を有するとき、このオフセット電圧に合わせて、アナログ出力にオフセット電圧を印加し、調整するものがある。
【０００３】
たとえば、ディジタル通信の送信部などは、図４に示すように、ベースバンド信号を生成する変調部１と、ベースバンド信号に対してアナログの直交変調を行い直交変調信号を出力する直交変調器２とを備えている。これらの変調部１と直交変調器２とでは、異なるプロセスを用いた半導体集積回路により構成されるため、信号／雑音比、変調精度等の性能を最良にする信号電位が異なる場合があり、変調部１からのベースバンド信号I(t)およびQ(t)の直流レベルの電位、すなわちシグナルグランド電位を直交変調器２の性能に最適なシグナルグランド電位に合わせるように、ベースバンド信号I(t)およびQ(t)にオフセット電圧を印加して調整する必要がある。
【０００４】
この変調部１は、論理回路部３において、２値送信データをシリアル／パラレル変換し、さらに差動符号化して信号波形発生装置４および５に出力し、信号波形発生装置４および５において、それぞれ、ベースバンド信号I(t)およびQ(t)を直交変調器２に出力するものである。ここで、たとえば、信号波形発生装置４は、図14に示すように、ROM（Read Only Memory）６からのディジタル信号を電流セルマトリクス型D/A変換器910に入力して処理し、レベルシフト回路920でオフセット電圧を印加してローパスフィルタ７を介してベースバンド信号を出力するものである。
【０００５】
たとえば、特許文献１に記載の電流セルマトリクス型D/A変換器910は、図12に示すように、レベルシフト回路920と接続して、アナログ信号Voutをレベルシフト回路920に出力するもので、レベルシフト回路920は、第１の信号レベルシフタ930によりアナログ信号Voutにレベルシフト電圧をアナログ加算してオフセット電圧を印加したベースバンド信号Vlsを出力する。
【０００６】
レベルシフト回路920は、図12に示すように、第１の信号レベルシフタ930、第１の基準電位生成手段であるシグナルグランド電位決定回路940、第２の基準電位生成手段である信号中心電位参照回路950、第２の信号レベルシフタ960および演算増幅器970を含んで構成される。電流セルマトリクス型D/A変換器910は、行デコーダ12、列デコーダ14、負荷抵抗24、ならびに複数の単位電流セル912、914、916および918を備えて、信号波形を表わす10ビットの入力コード102に従って単位電流セルを選択し、選択した単位電流セルから流れる電流を負荷抵抗24に供給することによりアナログ信号Voutの電位を決定する。
【０００７】
複数の単位電流セル912、914、916および918は、それぞれ、図13に示すように構成され、たとえば、単位電流セル912は、行デコード信号および列デコード信号が共に“Ｈ”の時、所定の電流を出力する。この電流値は、定電流トランジスタ36のゲート幅を調整することにより設定可能である。また、外部から電流セルマトリクス型D/A変換器910に入力するバイアス電圧104が各単位電流セルに供給される。
【０００８】
電流セルマトリクス型D/A変換器910には、（26-1）個の電流値I0/27の電流セル912がアレイ上に並べられており、さらに電流値I0/28の単位電流セル914、電流値I0/29の単位電流セル916、および電流値I0/210の単位電流セル918がそれぞれ１個ずつ並べられている。入力コード102の上位６ビットは、電流値I0/27の単位電流セル912が選択された個数によってD/A変換され、下位３ビットは、電流値が重み付けされた単位電流セル914、916および918を選択するか否かによってD/A変換され、併せて９ビットのD/A変換が実現される。
【０００９】
第１の信号レベルシフタ930は、PMOS（P-channel Metal-Oxide Semiconductor）トランジスタ932および934からなるソースフォロワ回路で、電流セルマトリクス型D/A変換器910から出力されるアナログ信号Voutにレベルシフト電圧をアナログ加算してベースバンド信号Vlsを出力する。このとき、PMOS 932のゲートにはアナログ信号Voutが印加され、一方、PMOS 934のゲートには演算増幅器970の出力電位Vblsが印加されて、PMOS 932のソース（PMOS 934のドレイン）から信号Vlsを出力する。
【００１０】
シグナルグランド電位決定回路940は、電源−接地間に直列に接続された複数の抵抗942およびセレクタ回路944で構成され、入力するオフセット電圧調整信号980に従ってセレクタ回路944が複数の抵抗942から１つの接続点の電位を選択することにより、第１の基準電位としてのシグナルグランド電位Vsgを決定する。
【００１１】
信号中心電位参照回路950は、電源−接地間に直列に接続された抵抗952および954で構成され、第２の基準電位である信号中心電位Vmとして、２つの抵抗の接続点の電位を出力する。抵抗952および954の抵抗値は、電位Vmが電流セルマトリクス型D/A変換器910から出力されるアナログ信号Voutの中心電位Vctと等しくなるように設定される。
【００１２】
第２の信号レベルシフタ960は、第１の信号レベルシフタ930と同一の構成か、PMOSトランジスタ962とPMOSトランジスタ964との素子サイズ比が第１の信号レベルシフタ930を構成するPMOS 932とPMOS 934との素子サイズに等しくなるように構成される。PMOS 962のゲートには、信号中心電位参照回路950からの信号中心電位Vmが印加され、一方、PMOS 964のゲートには、演算増幅器970からのバイアス電位信号Vblsが印加されて、PMOS 962のソース（PMOS 964のドレイン）から電位Vrplを出力する。
【００１３】
たとえば、直交変調器２にベースバンド信号を供給する信号波形発生装置４および５では、上記のような電流セルマトリクス型D/A変換器910を備えて、ベースバンド信号のシグナルグランド電位を直交変調器２の性能に最適なシグナルグランド電位に合わせるために、ベースバンド信号に印加されるオフセット電圧を調整することができる。
【特許文献１】特開平9-51360号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上記の特許文献１に記載の技術では、電流セルマトリクス型D/A変換器は、レベルシフト回路と接続して、アナログ信号にオフセット電圧を印加し、および調整することができる。
【００１５】
しかし、特許文献１に記載のレベルシフト回路は、その回路規模が大きいために、電流セルマトリクス型D/A変換器を含むチップ面積などの回路規模が増大してしまう。また、電流セルマトリクス型D/A変換器からアナログ信号を差動で出力する場合、このレベルシフト回路が２つ必要となり、さらに回路規模が増大することになる。
【００１６】
また、電流セルマトリクス型D/A変換器から出力されるアナログ信号をレベルシフト回路で電圧変換してベースバンド信号を出力する場合、第１の信号レベルシフタでは、特にトランジスタ12ａにおける電圧−電流（V-I）特性の影響を受けてベースバンド信号の出力のリニアリティ（直線性）特性が悪くなる。
【００１７】
本発明はこのような従来技術の欠点を解消し、入力のディジタル信号に対応するアナログ電圧信号にオフセット電圧を印加する電流セルマトリクス型ディジタル・アナログ変換器を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明は上述の課題を解決するために、ディジタル信号に応じて選択または未選択がそれぞれなされ、マトリクス状に配置される複数の単位電流セルと、この複数の単位電流セルのうち、選択されたすべての単位電流セルから第１の電流が供給される第１の接続線と、第１の接続線と接続して、第１の電流が供給される第１の負荷抵抗とを含む電流セルマトリクス型ディジタル・アナログ変換器は、この複数の単位電流セルのうち、選択されなかったすべての単位電流セルから第１の電流の反転出力である第２の電流が供給される第２の接続線と、第１の負荷抵抗を介して第１の接続線と接続し、かつ第２の接続線と接続するオフセット調整回路とを含み、このオフセット調整回路は、この複数の単位電流セルの選択または未選択にかかわらず、第１の接続線から供給される第１の電流と、第２の接続線から供給される第２の電流とに基づく一定の電流を得て、オフセット電圧を発生させ、この変換器は、第１の負荷抵抗において第１の電流により発生する第１の電位、およびこのオフセット電圧に基づいて第１のアナログ電圧信号を出力することを特徴とする。
【発明の効果】
【００１９】
本発明の電流セルマトリクス型D/A変換器によれば、選択された単位電流セルからの電流と選択されなかった単位電流セルからの電流とをオフセット調整抵抗に接続することにより、単位電流セルの選択にかかわらず一定のオフセット電圧を、回路規模を大きくすることなく発生することができ、さらに、そのオフセット電圧のリニアリティを悪くすることなく出力することができる。
【００２０】
また、本発明によれば、電流セルマトリクス型D/A変換器において、オフセット調整抵抗にコンデンサを接続することにより、各単位電流セルの選択の切り替えにより発生する電流変動を、オフセット調整抵抗において抑えることができ、これによりオフセット電圧の変動を抑えて、出力電圧の波形をきれいにすることができる。
【００２１】
また、本発明によれば、電流セルマトリクス型D/A変換器において、複数のオフセット調整抵抗を備え、複数のオフセット調整抵抗のそれぞれに対応するスイッチをオフセット電圧調整信号で切り替えることにより、オフセット電圧を調整することができる。
【００２２】
また、本発明によれば、電流セルマトリクス型D/A変換器において、選択された単位電流セルからの電流が供給される負荷抵抗と、選択されなかった単位電流セルからの電流が供給される負荷抵抗とを備え、それぞれをオフセット調整抵抗に供給することにより、差動電圧を出力するときにもオフセット電圧を発生することができ、かつ、オフセット電圧値を調整することができる。
【発明を実施するための最良の形態】
【００２３】
次に添付図面を参照して、本発明による電流セルマトリクス型D/A変換器の実施例を詳細に説明する。たとえば、本発明の電流セルマトリクス型D/A変換器10は、図４に示すように、信号波形発生装置４に適用して、ROM ６からのディジタル信号を処理してローパスフィルタ７を介してベースバンド信号を出力する。また、図５に示すように、この信号波形発生装置４を適用した変調部１は、論理回路部３において、２値送信データをシリアル／パラレル変換し、さらに差動符号化して電流セルマトリクス型D/A変換器10を備えた信号波形発生装置４および５に出力し、信号波形発生装置４および５では、それぞれ、ベースバンド信号I(t)およびQ(t)を直交変調器２に出力する。
【００２４】
これらの変調部１と直交変調器２とでは、異なるプロセスを用いた半導体集積回路により構成されるため、信号／雑音比、変調精度等の性能を最良にする信号電位が異なる場合がある。特に、信号波形発生装置４および５のそれぞれのD/A変換器10から直交変調器２まではアナログ回路により構成されるため、変調部１からのベースバンド信号I(t)およびQ(t)の直流レベルの電位、すなわちシグナルグランド電位を直交変調器２の性能に最適なシグナルグランド電位に合わせるように、ベースバンド信号I(t)およびQ(t)にオフセット電圧を印加して調整する。
【００２５】
図１を参照すると、本発明による電流セルマトリクス型D/A変換器10の実施例は、ディジタル信号である入力コード102を行デコーダ12および列デコーダ14を介して複数の単位電流セル16、18、20および22に供給し、所望の単位電流セルを選択して、選択した単位電流セルからの電流を、負荷抵抗24を介してオフセット調整回路26に供給し、選択されなかった単位電流セルからの電流をオフセット調整回路26に供給してオフセット電圧Vosを発生させ、アナログ電圧Voutを出力する装置である。なお、本発明の理解に直接関係のない部分は、図示を省略し、冗長な説明を避ける。
【００２６】
本実施例では、行デコーダ12および列デコーダ14は、それぞれ、入力コード102に応じた行デコード信号および列デコード信号を、複数の単位電流セル16、18、20および22に供給して所望の単位電流セルを選択する。なお、以下の説明において、各信号はその現れる接続線の参照番号で特定する。
【００２７】
たとえば、９ビットの入力コード102が供給される電流セルマトリクス型D/A変換器10では、入力コード102の上位６ビットをD/A変換する単位電流セル16、ならびに入力コード102の下位３ビットをD/A変換する単位電流セル18、20および22を含む複数の単位電流セルがマトリクスを構成する。ここで、単位電流セル16は、上位６ビットを変換するため、マトリクス上でアレイ状に（26-1）個配列され、単位電流セル18、20および22は、それぞれ下位ビットを示すため個々に配列される。また、単位電流セル18、20および22は、単位電流セル16に対して上位ビットから、それぞれ1/21、1/22および1/23の重み付けがされ、選択された単位電流セル16がI0/27の電流値を接続線108に出力する場合、選択された単位電流セル18、20および22は、それぞれ、I0/28、I0/29およびI0/210の電流値を接続線108に出力する。この電流値I0は、複数の単位電流セルの出力電流のすべてが負荷抵抗24に流れた場合のフルスケール電流値である。また、選択されなかった単位電流セルは、選択された場合の電流値と同等の電流値を接続線110に出力する。
【００２８】
たとえば、単位電流セル16は、図２に示すように、行デコード信号入力端子202および列デコード信号入力端子204と接続するスイッチ論理回路32を有し、定電流トランジスタ34、36および38を備えて、スイッチ論理回路32、電源40ならびにバイアス電圧入力端子206および208から供給される信号を処理して出力端子210または出力反転端子212に出力するものである。また、単位電流セル18、20および22も、この単位電流セル16と同様に構成されてよい。
【００２９】
これらの行デコード信号入力端子202および列デコード信号入力端子204には、それぞれ、行デコーダ12から供給される行デコード信号、および列デコーダ14から供給される列デコード信号が入力する。また、バイアス電圧入力端子206および208には、外部から電流セルマトリクス型D/A変換器10に入力するバイアス電圧が供給される。
【００３０】
ここで、単位電流セル16において、たとえば、スイッチ論理回路32は、インバータ構成で出力するもので、トランジスタ38は、そのゲートにバイアス電圧としてスイッチ論理回路32におけるインバータの閾値の電圧を印加する。このとき、インバータの出力がＨレベルのとき、トランジスタ38がオンとなり、トランジスタ34がオフとなるため、トランジスタ36で作成された電流は、すべて、トランジスタ38を経由して出力端子210に流れる。他方、インバータの出力がＬレベルのとき、トランジスタ38がオフとなり、トランジスタ34がオンとなるため、トランジスタ36で作成された電流は、すべて、トランジスタ34を経由して出力端子212に流れる。また、トランジスタ38は、そのゲートにスイッチ論理回路32の出力を反転して接続してもよい。
【００３１】
本実施例の単位電流セル16、18、20および22は、行デコード信号および列デコード信号が共にＨレベルを示す場合、所定の電流を出力端子210から出力するものである。他方、行デコード信号および列デコード信号が共にＨレベルを示さない場合、たとえば、行デコード信号がＬレベルで、かつ列デコード信号がＬレベルの場合、行デコード信号がＬレベルで、かつ列デコード信号がＨレベルの場合、または行デコード信号がＨレベルで、かつ列デコード信号がＬレベルの場合、単位電流セル16、18、20および22は、所定の電流を出力反転端子212から出力する。
【００３２】
本実施例では、トランジスタ34、36および38は、図２に示すように、PMOSトランジスタを用いるが、NMOS（N-channel Metal-Oxide Semiconductor）トランジスタを用いてもよく、また、MOSトランジスタでなくパイボーラトランジスタを用いてもよい。また、出力端子210または出力反転端子212から出力される電流値は、トランジスタ36におけるゲート幅の調整に応じて設定することができる。
【００３３】
また、本実施例の負荷抵抗24は、たとえば、抵抗値Rdacの抵抗でよく、選択された単位電流セルからの電流Idacが供給されて、アナログ波形を示す電圧Vdac=Idac×Rdacを発生する。
【００３４】
オフセット調整回路26は、オフセット電圧、すなわち基準電圧を生成する回路で、たとえば、抵抗値Rosの抵抗を有するオフセット調整抵抗28およびグランドGNDを有する。また、選択された単位電流セルからの電流と、選択されなかった単位電流セルからの電流とを接続点106で接続し、これらの電流の総和Iosをオフセット調整抵抗28に供給してオフセット電圧Vosを発生させる。したがって、接続点106における電位は、このオフセット電圧Vosとなる。また、オフセット調整抵抗28を外付けにして、抵抗値Rosを変更することにより、オフセット電圧を変更可能にしてもよい。
【００３５】
次に、本実施例における電流セルマトリクス型D/A変換器10の動作を説明する。
【００３６】
本実施例では、まず、９ビットのディジタル信号である入力コード102が電流セルマトリクス型D/A変換器10に入力し、行デコーダ12および列デコーダ14に供給される。
【００３７】
行デコーダ12および列デコーダ14では、この入力コード102のうち、上位６ビットが複数の単位電流セル16に供給され、下位３ビットが単位電流セル18、20および22に供給されて、各単位電流セルにおいて、その単位電流セルが選択されるか否かが入力コード102に応じて決定する。
【００３８】
この決定に応じて、選択された単位電流セルからの電流が接続線108に供給され、選択されなかった単位電流セルからの電流が接続線110に供給される。
【００３９】
本実施例では、接続線108を介して、選択されたすべての単位電流セルからの電流Idacが負荷抵抗24に供給され、抵抗値Rdacを有する負荷抵抗24における電圧Vdac＝Idac×Rdacが発生する。この電流Idacは、接続点106にも供給される。
【００４０】
他方、選択されなかったすべての単位電流セルからの電流は、接続線110を介して接続点106に供給される。接続点106において、接続線110から供給される電流の値は、常に、接続線108から供給される電流を反転した値である。
【００４１】
ここで、接続点106に供給される電流は、接続線108および接続線110から供給される電流の総和、すなわち、選択されたすべての単位電流セル、および選択されなかったすべての単位電流セルが出力する電流の総和Iosで示される。この総電流Iosは、どの単位電流セルが選択されるかにかかわらず、Ios＝（I0／27×（26-1））＋（I0/28）＋（I0/29）＋（I0/210）であり、一定の電流が得られる。
【００４２】
したがって、オフセット調整抵抗28が抵抗値Rosを有するとき、オフセット調整抵抗28において、オフセット電圧Vos＝Ios×Rosが発生し、接続点106におけるオフセット電位Vosが示される。
【００４３】
この結果、負荷抵抗24における電圧Vdacに、接続点106における電位Vosをオフセットした電圧Vout＝Vdac＋Vosが出力される。
【００４４】
たとえば、９ビットの入力コードに振幅vaの正弦波のデータを入力した場合、図３に示すように、Voutの出力波形304は、電圧Vdacが示す振幅vaの正弦波の波形302がオフセット電圧Vosをゼロスケール（Zero Scale：ZS）、すなわち基準電位とするように表わすことができる。
【００４５】
本発明の電流セルマトリクス型D/A変換器10は、ｎビット（ｎ：自然数）のディジタル信号を入力コード102として入力してもよいが、本実施例では、複雑化を避けるため、９ビットのディジタル信号を入力する。また、本実施例では、単位電流セルを９ビットのマトリクス型に構成しているが、各行に流す電流が等しければｎビットのマトリクス型に構成してもよい。
【００４６】
また、他の実施例として、電流セルマトリクス型D/A変換器10は、図６に示すように、オフセット調整回路26に容量Cosのコンデンサ50を備えて、その両端をオフセット調整抵抗28の両端に接続して構成する。
【００４７】
一般に、各単位電流セルでは、その選択および未選択が切り替わる場合、短い期間ではあるが所定の電流が流れないオフ期間が生じる。このため、オフセット調整回路26に供給される総電流Iosが減少し、オフセット電圧Vosが減少してしまう。
【００４８】
たとえば、この所定の電流は、行デコード信号および列デコード信号が、少なくともいずれかがＬレベルである状態（それぞれが、ＬレベルおよびＬレベル、ＬレベルおよびＨレベル、またはＨレベルおよびＬレベルである状態）から、両方がＨレベルである状態（それぞれがＨレベルおよびＨレベルである状態）に切り替わる場合、出力反転端子への供給を終えた後、オフ期間経過後に出力端子に供給され、また、両方がＨレベルである状態から、少なくともいずれかがＬレベルである状態に切り替わる場合、出力端子への供給を終えた後、オフ期間経過後に出力反転端子に供給される。
【００４９】
さらに、単位電流セル16における選択および未選択が切り替わると、トランジスタ36の寄生容量を介して過渡電流が流れるため、オフセット調整回路26における総電流Iosが増減してオフセット電圧Vosが変動し、この結果、出力電圧Voutの波形が乱れてしまう。
【００５０】
本実施例の電流セルマトリクス型D/A変換器10におけるコンデンサ50は、選択および未選択の切り替えにより発生する総電流Iosの増減を吸収するもので、これによってオフセット電圧Vosの変動を抑えて出力電圧Voutの波形をきれいに出力することができる。また、本実施例のコンデンサ50にスイッチ等を備えて、この増減吸収動作を切り替え可能にしてもよい。
【００５１】
さらに他の実施例として、電流セルマトリクス型D/A変換器10は、図７に示すように、オフセット調整回路26において、直列に接続したオフセット調整抵抗62、64および66、コンデンサ50、ならびにスイッチ72、74および76を備えて構成される。
【００５２】
本実施例において、オフセット調整回路26におけるオフセット調整抵抗62、64および66と、スイッチ72、74および76とは、たとえば、LSIに内蔵してよく、また、外付け回路で実現してもよい。
【００５３】
オフセット調整抵抗62、64および66は、それぞれ、抵抗値Ros1、Ros2およびRos3を有し、また、それぞれ対応するスイッチ72、74および76を接続している。
【００５４】
これらのスイッチ72、74および76は、それぞれ、オフセット電圧調整信号502、504および506に応じて動作し、たとえば、オフセット電圧調整信号がＨレベルのときにスイッチがオンとなり、対応するオフセット調整抵抗をオフにする。たとえば、本実施例のスイッチ72、74および76は、PMOSトランジスタ、NMOSトランジスタまたはパイボーラトランジスタなどが用いられてよい。
【００５５】
たとえば、本実施例の電流セルマトリクス型D/A変換器10において、入力コード102に振幅vaの正弦波を示すディジタルデータを入力した場合、出力電圧Voutは、図８に示すように、オフセット電圧調整信号に応じてオフセット電圧が発生する波形を表わす。
【００５６】
このとき、オフセット電圧調整信号502、504および506がすべてＨレベルの場合、スイッチ72、74および76は、すべてオンとなり、オフセット調整抵抗62、64および66は、すべてオフとなる。この結果、オフセット調整回路26におけるオフセット電圧Vosは、０Ｖとなり、出力電圧Voutは、図８における波形602のように出力される。また、調整信号502および504がＨレベル、かつ調整信号506がＬレベルの場合、スイッチ72および74がオン、かつスイッチ76がオフとなり、調整抵抗62および64をオフ、かつ調整抵抗66をオンにして、オフセット電圧Vos＝Ros3×Iosとなり、出力電圧Voutは、図８における波形604のように出力される。また、調整信号502がＨレベル、かつ調整信号504および506がＬレベルの場合、スイッチ72がオン、かつスイッチ74および76がオフとなり、調整抵抗62をオフ、かつ調整抵抗64および66をオンにして、オフセット電圧Vos＝（Ros2＋Ros3）×Iosとなり、出力電圧Voutは、図８における波形606のように出力される。また、調整信号502、504および506がすべてＬレベルの場合、スイッチ72、74および76がすべてオフとなり、調整抵抗62、64および66をすべてオンにして、オフセット電圧Vos＝（Ros1＋Ros2＋Ros3）×Iosとなり、出力電圧Voutは、図８における波形608のように出力される。
【００５７】
また、オフセット電圧調整回路28は、２つ以上の多数のオフセット調整抵抗を含んでよいが、図８においては、複雑化を避けるため、少数のオフセット調整抵抗62、64および66しか図示しない。このとき、オフセット電圧調整回路28は、多数のオフセット調整抵抗に対応して、オフセット調整抵抗と同数のスイッチを含んでよく、このスイッチに対応するオフセット電圧調整信号が供給される。
【００５８】
さらに他の実施例として、電流セルマトリクス型D/A変換器10は、図９に示すように、選択された単位電流セルのすべてからの電流Idac1を、接続線108を介して負荷抵抗82に供給して電圧Vout1を出力し、選択されない単位電流セルのすべてからの電流Idac2を、接続線110を介して負荷抵抗84に供給して電圧Vout2を出力することにより、差動出力する。
【００５９】
本実施例において、負荷抵抗82および84は、それぞれ、抵抗値Rdac1およびRdac2を有し、並列に接続点702で接続され、さらに、この接続点702を介してオフセット調整回路26と接続している。
【００６０】
ここで、接続点702に供給される電流値、すなわちオフセット調整回路26に供給される電流値Iosは、負荷抵抗82に供給される電流値Idac1と、負荷抵抗84に供給される電流値Idac2との総和で求められるが、この総電流Iosは、上記に示すように、どの単位電流セルが選択されるかにかかわらず一定で、Ios＝（I0／27×（26-1））＋（I0/28）＋（I0/29）＋（I0/210）が算出される。したがって、本実施例の電流セルマトリクス型D/A変換器10は、電圧Vout1および電圧Vout2を差動出力しても、負荷抵抗82および84に影響を受けずにオフセット電圧Vosを発生することができる。
【００６１】
また、本実施例において、電流値Idac1およびIdac2は、それぞれ、すべての単位電流セルが選択された場合、最大値Iosおよび最小値０が検出され、すべての単位電流セルが選択されない場合、最小値０および最大値Iosが検出されて、Iosを最大値として、Idac1の増加に応じてIdac2が減少し、Idac1の減少に応じてIdac2が増加する関係を有する。すなわち、電流値Idac1およびIdac2は、互いに反転する関係を有する。
【００６２】
このとき、負荷抵抗82および84において、抵抗値Rdac1＝Rdac2の関係を有する場合、電流値Idac1およびIdac2が互いに反転するため、負荷抵抗82における電圧Vdac1と、負荷抵抗84における電圧Vdac2とは、互いに反転する。
【００６３】
たとえば、入力コード102に振幅vaの正弦波を示すディジタルデータを入力した場合、選択された単位電流セルからの出力電圧Vout1は、図10に示すように、オフセット電圧に応じて波形802、804、806および808のように表され、また、選択されない単位電流セルからの出力電圧Vout2は、図11に示すように、オフセット電圧に応じて波形812、814、816および818のように表されて、互いに反転する波形が示される。
【００６４】
このように、本実施例の電流セルマトリクス型D/A変換器10は、差動電圧を出力する場合でも、オフセット電圧を発生させ、さらに、このオフセット電圧値を調整することができる。
【図面の簡単な説明】
【００６５】
【図１】本発明に係る電流セルマトリクス型D/A変換器の一実施例を示すブロック図である。
【図２】図１に示す電流セルマトリクス型D/A変換器における単位電流セルを例示したブロック図である。
【図３】図１に示す電流セルマトリクス型D/A変換器における出力電圧の概略波形を示す図である。
【図４】ディジタル通信の送信部を示すブロック図である。
【図５】本発明に係る電流セルマトリクス型D/A変換器を図４に示す通信部における信号波形発生装置に適用した構成例を示すブロック図である。
【図６】本発明に係る電流セルマトリクス型D/A変換器の他の実施例を示すブロック図である。
【図７】本発明に係る電流セルマトリクス型D/A変換器の他の実施例を示すブロック図である。
【図８】図５に示す電流セルマトリクス型D/A変換器における出力電圧の概略波形を示す図である。
【図９】本発明に係る電流セルマトリクス型D/A変換器の他の実施例を示すブロック図である。
【図１０】図６に示す電流セルマトリクス型D/A変換器における出力電圧の概略波形を示す図である。
【図１１】図６に示す電流セルマトリクス型D/A変換器における反転出力電圧の概略波形を示す図である。
【図１２】従来の電流セルマトリクス型D/A変換器を示す図である。
【図１３】図９に示す従来の電流セルマトリクス型D/A変換器における単位電流セルを例示したブロック図である。
【図１４】従来の電流セルマトリクス型D/A変換器を図４に示す通信部における信号波形発生装置に適用した構成例を示すブロック図である。
【符号の説明】
【００６６】
10  電流セルマトリクス型D/A変換器
12  行デコーダ
14  列デコーダ
16、18、20、22  単位電流セル
24  負荷抵抗
26  オフセット調整回路
28  オフセット調整抵抗
【図１】
2005252663.tif 000003
【図２】
2005252663.tif 000004
【図３】
2005252663.tif 000005
【図４】
2005252663.tif 000006
【図５】
2005252663.tif 000007
【図６】
2005252663.tif 000008
【図７】
2005252663.tif 000009
【図８】
2005252663.tif 000010
【図９】
2005252663.tif 000011
【図１０】
2005252663.tif 000012
【図１１】
2005252663.tif 000013
【図１２】
2005252663.tif 000014
【図１３】
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【図１４】
2005252663.tif 000016