(57)【要約】【課題】フレーム読出速度及び階調の細かさを、個々の用途ないしその時々の状況に応じて適切に選択することのできる固体撮像素子を提供する。【解決手段】入射光量をアナログ電気信号に変換する複数の画素１２と、アナログ・デジタル・コンバータ（ＡＤＣ）２０と、画素からＡＤＣへアナログ信号を転送する転送制御回路と、ＡＤＣによる変換後のデジタル信号を出力バス上へ出力させる出力制御回路とを備えたＣＭＯＳイメージセンサ１０である。ＡＤＣは、アナログ信号をデジタル信号に変換する際に実行する比較動作の回数を切り替えることで、変換後のデジタル信号のビット数を、ｎビットと、ｎ／ｍビットとの間で切り替えることができる。転送制御回路は、画素からＡＤＣへ入力させるアナログ信号の転送速度を変更することができる。【選択図】図１
2005333316.tif 000002
【特許請求の範囲】
【請求項１】
入射光量をアナログ電気信号に変換する複数の画素と、複数のアナログ・デジタル・コンバータ（ＡＤＣ）と、前記画素から前記ＡＤＣへアナログ信号を転送する転送制御回路と、前記ＡＤＣによる変換後のデジタル信号を出力バス上へ出力させる出力制御回路とを備えた固体撮像素子において、
前記ＡＤＣは、アナログ信号をデジタル信号に変換する際に実行する比較動作の回数を切り替えることで、変換後のデジタル信号のビット数を少なくとも２つの所定ビット数の間で切替可能なように構成されており、
前記転送制御回路は、前記画素から前記ＡＤＣへ入力させるアナログ信号の転送速度を変更可能なように構成されている、
ことを特徴とする固体撮像素子。
【請求項２】
前記少なくとも２つの所定ビット数が、ｎビットと、ｎ／ｍビット（ｍはｎの約数）とを含むことを特徴とする請求項１記載の固体撮像素子。
【請求項３】
前記出力制御回路は、前記ＡＤＣによる変換後のデジタル信号の出力速度を変更可能なように構成されていることを特徴とする請求項１記載の固体撮像素子。
【請求項４】
前記出力バスはｎ本の出力線から成るｎビット幅の出力バスであり、
前記出力制御回路は、前記ＡＤＣによる変換後のデジタル信号のビット数がｎ／ｍビットであるときに、前記出力バス上へｍ個のデジタル信号を同時に送出するように構成されていることを特徴とする請求項３記載の固体撮像素子。
【請求項５】
前記ＡＤＣが出力可能なデジタル信号の最大ビット数はｎビットであり、前記出力バスはｎ本の出力線から成るｎビット幅の出力バスであることを特徴とする請求項１記載の個体撮像素子。
【請求項６】
前記少なくとも２つの所定ビット数が、ｎビットと、ｎ／ｍビット（ｍはｎの約数）とを含み、
前記ＡＤＣによる変換後のデジタル信号のビット数がｎ／ｍビットであるときに、前記出力バス上へｍ個のデジタル信号を同時に送出することで、前記ｎ本の出力線のすべてからデジタル信号が出力されるように構成されていることを特徴とする請求項５記載の固体撮像素子。
【請求項７】
複数の行と複数の列とを有するマトリクス状に配置された入射光量をアナログ電気信号に変換する複数の画素と、
前記マトリクスの各列に対して１つずつ設けられ、対応する列の前記画素から入力されるアナログ信号をデジタル信号に変換する複数のアナログ・デジタル・コンバータ（ＡＤＣ）と、
前記複数のＡＤＣの各々に対して１つずつ設けられ、対応するＡＤＣから出力されるデジタル信号を記憶する複数のメモリ装置と、
前記複数のメモリ装置に記憶されたデジタル信号を出力するための出力バスと、
前記マトリクスの１つの行の複数の画素から前記複数のＡＤＣへ一斉にアナログ信号を転送し、その際の転送元の行を順次変えて行くことで行走査を行う転送制御回路と、
前記複数のメモリ装置に記憶されたデジタル信号を順次前記出力バス上へ送出することで列走査を行う出力制御回路と、
を備えた固体撮像素子において、
前記ＡＤＣは、アナログ信号をデジタル信号に変換する際に実行する比較動作の回数を切り替えることで、変換後のデジタル信号のビット数を少なくとも２つの所定ビット数の間で切替可能なように構成されており、
前記転送制御回路は、前記画素から前記ＡＤＣへ入力させるアナログ信号の転送速度を変更可能なように構成されている、
ことを特徴とする固体撮像素子。
【請求項８】
前記少なくとも２つの所定ビット数が、ｎビットと、ｎ／ｍビット（ｍはｎの約数）とを含むことを特徴とする請求項７記載の固体撮像素子。
【請求項９】
前記転送制御回路は、行走査速度を変更可能なように構成されていることを特徴とする請求項７記載の固体撮像素子。
【請求項１０】
前記転送制御回路は、前記画素から前記ＡＤＣへアナログ信号を読み込ませる時間を変更可能なように構成されていることを特徴とする請求項７記載の固体撮像素子。
【請求項１１】
前記出力制御回路は、前記ＡＤＣによる変換後のデジタル信号の出力速度を変更可能なように構成されていることを特徴とする請求項７記載の固体撮像素子。
【請求項１２】
前記出力バスはｎ本の出力線から成るｎビット幅の出力バスであり、
前記出力制御回路は、前記ＡＤＣによる変換後のデジタル信号のビット数がｎ／ｍビットであるときに、前記出力バス上へｍ個のデジタル信号を同時に送出するように構成されていることを特徴とする請求項１１記載の固体撮像素子。
【請求項１３】
前記ＡＤＣが出力可能なデジタル信号の最大ビット数はｎビットであり、前記出力バスはｎ本の出力線から成るｎビット幅の出力バスであることを特徴とする請求項１１記載の個体撮像素子。
【請求項１４】
前記少なくとも２つの所定ビット数が、ｎビットと、ｎ／ｍビット（ｍはｎの約数）とを含み、
前記ＡＤＣによる変換後のデジタル信号のビット数がｎ／ｍビットであるときに、前記出力バス上へｍ個のデジタル信号を同時に送出することで、前記ｎ本の出力線のすべてからデジタル信号が出力されるように構成されていることを特徴とする請求項１３記載の固体撮像素子。  
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＣＭＯＳイメージセンサなどの固体撮像装置に関する。
【背景技術】
【０００２】
固体撮像素子は、単に画像を記録する用途ばかりでなく、画像認識をはじめとする幅広い用途に利用されている。特に、動体の画像認識のためのイメージセンサとして用いるときには、高速で運動する動体を認識するために、視野内のどこに何があるかを瞬間的に判断しなければならないことがあり、その場合には、固体撮像素子に高速のフレーム読出速度が要求される。様々な種類の固体撮像素子がある中で、フレーム読出速度が高速であるという点では、ＣＭＯＳイメージセンサなどが優れている。後述する本発明の実施の形態の構成に近い構成を有する従来のＣＭＯＳイメージセンサを開示した文献としては、例えばZ. Zhouらによる下記の非特許文献がある。
【非特許文献１】Z. Zhou et al., “CMOS Active Pixel Sensor with On-Chip Successive Approximation Analog-To-Digital Converter,” IEEE Trans. Electron Devices, vol. 44, No. 10, pp. 1759-1763, Oct, 1997
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述したように、高速で運動する動体の画像認識のためには、高速のフレーム読出速度が必要とされるが、一方、その物体の輝度や色調が、背景の輝度や色調と同程度であって見分けにくい場合には、誤認識を回避するために、細かな階調を有する出力信号が要求される。細かな階調を得るためには、固体撮像素子が出力するデジタル信号のビット数を大きなものとする必要があるが、出力デジタル信号のビット数が大きくなるほど、画素から読出されるアナログ信号をデジタル信号に変換するアナログ・デジタル・コンバータの変換動作に要する時間が長くなるため、フレーム読出速度が低下せざるを得ない。
【０００４】
そのため、従来、動体の画像認識のためのイメージセンサとして使用する固体撮像素子では、ほどほどに速いフレーム読出速度と、ほどほどに細かい階調とが得られるように、両者の折り合いをつけるようにして、出力デジタル信号のビット数が定められていた。しかしながら、そのようなものでは、イメージセンサの検出対象シーンによっては、階調が不必要なほど細かい一方で、フレーム読出速度が遅すぎて使用に耐えないこともあれば、逆に、フレーム読出速度が不必要に高速であるばかりで、階調が粗すぎるために、認識不能、若しくは誤認識が生じるという不都合を生じることもあった。
【０００５】
本発明はかかる事情に鑑み成されたものであり、本発明の目的は、フレーム読出速度及び階調の細かさを、個々の用途ないしその時々の状況に応じて適切に選択することのできる固体撮像素子を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明に係る固体撮像素子は、入射光量をアナログ電気信号に変換する複数の画素と、複数のアナログ・デジタル・コンバータ（ＡＤＣ）と、前記画素から前記ＡＤＣへアナログ信号を転送する転送制御回路と、前記ＡＤＣによる変換後のデジタル信号を出力バス上へ出力させる出力制御回路とを備えた固体撮像素子において、前記ＡＤＣは、アナログ信号をデジタル信号に変換する際に実行する比較動作の回数を切り替えることで、変換後のデジタル信号のビット数を少なくとも２つの所定ビット数の間で切替可能なように構成されており、前記転送制御回路は、前記画素から前記ＡＤＣへ入力させるアナログ信号の転送速度を変更可能なように構成されていることを特徴とする。
【０００７】
また、本発明に係る固体撮像素子は、複数の行と複数の列とを有するマトリクス状に配置された入射光量をアナログ電気信号に変換する複数の画素と、前記マトリクスの各列に対して１つずつ設けられ、対応する列の前記画素から入力されるアナログ信号をデジタル信号に変換する複数のアナログ・デジタル・コンバータ（ＡＤＣ）と、前記複数のＡＤＣの各々に対して１つずつ設けられ、対応するＡＤＣから出力されるデジタル信号を記憶する複数のメモリ装置と、前記複数のメモリ装置に記憶されたデジタル信号を出力するための出力バスと、前記マトリクスの１つの行の複数の画素から前記複数のＡＤＣへ一斉にアナログ信号を転送し、その際の転送元の行を順次変えて行くことで行走査を行う転送制御回路と、前記複数のメモリ装置に記憶されたデジタル信号を順次前記出力バス上へ送出することで列走査を行う出力制御回路とを備えた固体撮像素子において、前記ＡＤＣは、アナログ信号をデジタル信号に変換する際に実行する比較動作の回数を切り替えることで、変換後のデジタル信号のビット数を少なくとも２つの所定ビット数の間で切替可能なように構成されており、前記転送制御回路は、前記画素から前記ＡＤＣへ入力させるアナログ信号の転送速度を変更可能なように構成されていることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、ＡＤＣによる変換後のデジタル信号のビット数として、より多いビット数を選択することで、より細かな階調が得られ、また、より少ないビット数を選択することで、より高速のフレーム読出速度が得られる。従って本発明に係る固体撮像素子は、個々の用途ないしその時々の状況に応じて、フレーム読出速度及び階調の細かさを適切に選択することができる。
【発明を実施するための最良の形態】
【０００９】
以下に本発明の実施の形態について図面を参照して説明する。図１は本発明の好適な実施の形態に係るＣＭＯＳイメージセンサの構成を説明するための一部をブロック図とした模式的回路図、図２は図１のＣＭＯＳイメージセンサの画素及び転送制御回路の一部を示した回路図、図３は図１のＣＭＯＳイメージセンサのアナログ・デジタル・コンバータの構成を示したブロック図、図４は図１のＣＭＯＳイメージセンサの動作を説明するためのタイミングチャートである。
【００１０】
図１に示したのは、本発明の好適な実施の形態に係る固体撮像装置であるＣＭＯＳイメージセンサ１０の構成を説明するための模式的回路図である。イメージセンサ１０は、入射光量をアナログ電気信号に変換する複数の画素１２を備えており、それら画素１２は、複数の行と複数の列とを有するマトリクス状に配置されて、画素アレイ１４を構成している。画素アレイ１４の実際の行数及び列数は、一般的には数十から数百、また場合によってはそれ以上の多数に亘るのであるが、図１では、イメージセンサ１０の構成を説明する上で都合のよいように、４個の画素１２から成る２行×２列の画素アレイ１４を示した。図示の如く、各画素１２は、フォトダイオード１６と画素内アンプ１８とを備えており、画素１２から得られるアナログ信号は、画素アレイ１４の各列に対して１本ずつ設けられた列読み出し線ＶＬ０、ＶＬ１を介して読み出される。
【００１１】
イメージセンサ１０は、複数のアナログ・デジタル・コンバータ（ＡＤＣ）を備えており、それらＡＤＣは、画素アレイ１４の各列に対して１つずつ設けられている。ここでは第０列に設けたＡＤＣを「ＡＤＣ０」、第１列に設けたＡＤＣを「ＡＤＣ１」、そして、複数のＡＤＣの任意のものを参照符号「２０」で示すことにする。ＡＤＣ２０は、画素アレイ１４の各列に対応した列読み出し線ＶＬ０、ＶＬ１を介して、夫々に対応した列の画素１２に接続されている。即ち、ＡＤＣ０は、列読み出し線ＶＬ０を介して、第０列の複数の画素１２に接続されており、この列読み出し線ＶＬ０を介して第０列の複数の画素１２から順次入力されるアナログ信号をデジタル信号に変換する。ＡＤＣ１も同様であり、列読み出し線ＶＬ１を介して第１列の複数の画素１２から順次入力されるアナログ信号をデジタル信号に変換する。
【００１２】
ここで図２を参照して、画素１２及び列読み出し線の詳細構造について説明する。図２に示した画素１２において、フォトダイオード１６で光電変換され、ゲートがリセット線ＲＳＴ０に接続されたリセット・トランジスタ２４により蓄積時間制御されたアナログ信号が、トランジスタ２６のゲートに入力するようにしてあり、このトランジスタ２６のソースは、セレクト・トランジスタ２８を介して列読み出し線ＶＬ０に接続されている。列読み出し線ＶＬ０には、電流源３０が接続されているとともに、この電流源３０と並列なもう１つの電流源３２が、スイッチ３４を介して選択的に接続できるようにしてある。トランジスタ２６と、電流源３０（ないしは、更に電流源３２）とで構成されるソースフォロワアンプが、上述した画素内アンプ１８に相当しており、セレクト・トランジスタ２８が活性化されると、画素１２のアナログ信号が、列読み出し線ＶＬ０に接続されているＡＤＣ２０に転送され、即ち読み出される。スイッチ３４が活性化されていない場合と比べて、スイッチ３４を活性化した場合には、列読み出し線ＶＬ０を流れる電流量が大きくなり、ソースフォロワアンプによるアナログ信号の充放電が高速で行われるようになることから、アナログ信号の転送速度、即ち読出速度が高速化される。
【００１３】
イメージセンサ１０は、複数のメモリ装置を備えており、それらメモリ装置は、複数のＡＤＣ２０の各々に対して１つずつ設けられている。ここではＡＤＣ０に設けたメモリ装置を「メモリ０」、ＡＤＣ１に設けたメモリ装置を「メモリ１」、そして、複数のメモリ装置の任意のものを参照符号「３６」で示すことにする。メモリ装置３６は、対応するＡＤＣ２０から出力されるデジタル信号を、一時的に記憶するものである。イメージセンサ１０は更に、出力ブロック３８を備えており、この出力ブロック３８は、ｎ本の出力線ＯＵＴ０〜ＯＵＴ（ｎ−１）から成るｎビット幅の出力バスと、それら出力線の夫々に対応したｎ個の出力バッファとで構成されている。それら出力バッファは、複数のメモリ装置３６に記憶されたデジタル信号を、順次、出力線ＯＵＴ０〜ＯＵＴ（ｎ−１）上へ送出するものである。
【００１４】
イメージセンサ１０は、内部クロックを生成するタイミング制御回路４２、アドレス制御を行うアドレスデコーダ４４、行走査を制御する行走査回路４６、それに、列走査を制御する列走査回路４８を備えている。タイミング制御回路４２はアドレスデコーダ４４、行走査回路４６、及び列走査回路４８へ内部クロックを供給している。
【００１５】
行走査回路４６は、画素アレイ１４の各行に対して１本ずつ設けられた複数の行読み出し線ＨＬ０、ＨＬ１を介して、夫々の行の複数の画素１２に接続されており、それら行読み出し線は、夫々の画素１２のセレクト・トランジスタ２８（図２）のゲートに接続されている。行走査回路４６は、アドレスデコーダ４４の制御の下に、それら行読み出し線を順次選択的に活性化することにより、その活性化した行読み出し線に対応した行の複数の画素１２から、それら画素１２の夫々に対応した複数のＡＤＣ２０へ一斉にアナログ信号を転送する。この行走査回路４６は、複数の行読み出し線を順次活性化して、転送元の行を順次変えて行くことによって行走査を行う。
【００１６】
列走査回路４８は、画素アレイ１４の各列に対して１組ずつ設けられた複数組のバッファ駆動線５２を介して、出力ブロック３８のｎ個の出力バッファに接続されている。列走査回路４８は、アドレスデコーダ４４の制御の下に、それらバッファ駆動線５２を順次選択的に活性化して、複数のメモリ装置３６に記憶されているデジタル信号を順次出力バス上へ送出するこによって列走査を行う。
【００１７】
イメージセンサ１０は更に、出力信号ビット数変更制御回路５４を備えている。出力信号ビット数変更制御回路５４は、複数のＡＤＣ２０の各々と、アドレスデコーダ４４と、上述した電流源３２に付随するスイッチ３４（図２）とに接続されており、外部からの信号に応答してそれらを制御するものである。その制御について説明すると、まず、出力信号ビット数変更制御回路５４は、ＡＤＣ２０を制御して、ＡＤＣ２０による変換後のデジタル信号のビット数を変化させる。そして、これを可能にするために、ＡＤＣ２０は、アナログ信号をデジタル信号に変換する際に実行する比較動作の回数を切り替えることで、変換後のデジタル信号のビット数を、少なくとも２つの所定ビット数の間で切り替え可能なように構成されている。そのようにしたＡＤＣ２０の具体的な１つの構成例を図３に示した。
【００１８】
図３に示したのは、逐次変換型ＡＤＣとして構成した場合の構成例である。ＡＤＣ２０は、コンパレータ６２、制御回路６４、逐次比較レジスタ６６、及びデジタル・アナログ・コンバータ（ＤＡＣ）６８で構成されている。逐次比較レジスタ６６はｎビットのレジスタから成り、制御回路６４がこの逐次比較レジスタ６６を制御して、コンパレータ６２においてｎ回の比較動作を行わせることにより、入力アナログ信号をｎビットのデジタル信号に変換することができる。ただし、制御回路６４へは、上述した出力信号ビット数変更制御回路５４から制御信号が入力しており、制御回路６４はその制御信号に従って、入力アナログ信号を、ｎビットのデジタル信号と、ｎ／２ビットのデジタル信号との、いずれかに変換する。
【００１９】
例えばｎ＝８であるとするならば、出力信号ビット数変更制御回路５４からの制御信号は、８ビットのデジタル信号への変換を命令する信号か、或いは、４ビットのデジタル信号への変換を命令する信号かの、いずれかである。前者の場合には、制御回路６４は、コンパレータ６２において８回の比較動作を行わせて、入力アナログ信号を８ビットのデジタル信号に変換する。一方、その制御信号が、４ビットのデジタル信号への変換を命令するものであったならば、制御回路６４は、コンパレータ６２における比較動作を４回で打ち切らせることによって、入力アナログ信号を４ビットのデジタル信号に変換する。
【００２０】
以上の説明から明らかなように、「ｎ」は、ＡＤＣ２０が出力することのできるデジタル信号の最大ビット数を表すものであり、必ずしも「８」に限られず、イメージセンサの設計時に様々な数に選定される。また、上の構成例では、ＡＤＣ２０が出力することのできるデジタル信号のビット数は８ビットと、その半分の４ビットとであったが、これに限られず、出力デジタル信号のビット数の切り替えは様々に定め得るものである。一般化して述べるならば、ＡＤＣを構成する際に、このＡＤＣ２０による変換後のデジタル信号のビット数を、少なくとも２つの所定ビット数の間で切り替え可能にすればよい。その具体例として、８ビットと６ビットとの間で切り替え可能としてもよく、８ビットと１ビットとの間で切り替え可能としてもよく、また、８ビットから１ビットまでの８通りに切り替え可能とすることも考えられる。特に有用な具体例は、切り替えを行う少なくとも２つの所定ビット数が、ｎビットと、ｎ／ｍビットとを含むようにするというものであり、ここでｍは、ｎの約数である。その場合、出力デジタル信号をｎ／ｍビットとしたときには、コンパレータ６２における比較動作をｍ回で打ち切ることができ、従って、ＡＤＣ２０によるアナログ−デジタル変換に要する時間を、出力デジタル信号をｎビットとしたときと比べて、１／ｍに短縮することができる。
【００２１】
また、ＡＤＣ２０の別の構成例として、スロープ型ＡＤＣとして構成することも可能である。スロープ型ＡＤＣとする場合には、そのＡＤＣに使用するＤＡＣの出力を階段波とし、入力アナログ信号をｎビットのデジタル信号に変換するためには、コンパレータにおいて２ｎ回の比較動作を行わせることになる。従って、この場合にも、出力デジタル信号をｎ／ｍビットとすることによって、その比較動作を２（ｎ／ｍ）回で打ち切ることができ、アナログ−デジタル変換に要する時間を短縮することができる。
【００２２】
出力信号ビット数変更制御回路５４は更に、アドレスデコーダ４４と、上述した電流源３２に付随するスイッチ３４（図２）とを制御することで、画素１２からＡＤＣ２０へ入力させるアナログ信号の転送速度を変更させ、また、アドレスデコーダ４４を制御することで、ＡＤＣ２０による変換後のデジタル信号の出力速度を変更させる。これら制御について以下に説明する。
【００２３】
図１示したイメージセンサ１０についての以上の説明から明らかなように、タイミング制御回路４２、アドレスデコーダ４４、行走査回路４６、列読み出し線ＶＬ０、ＶＬ１、電流源２６、２８、スイッチ３０、及び出力信号ビット数変更制御回路５４によって、画素アレイ１４の１つの行の複数の画素１２から複数のＡＤＣ２０へ一斉にアナログ信号を転送するとともに、その際の転送元の行を順次変えて行くことで行走査を行う転送制御回路が構成されている。そして、この転送制御回路は、画素１２からＡＤＣ２０へ入力させるアナログ信号の転送速度を、次の２つの方法で変更可能にしている。その１つは、出力信号ビット数変更制御回路５４がアドレスデコーダ４４を制御して、行走査速度を変更させるというものであり、もう１つは、出力信号ビット数変更制御回路５４が、電流源３２に付随するスイッチ３４を制御することで、画素１２からのアナログ信号読出速度を高速化するというものである。これらの機能をどのように利用するかについては、後に図４を参照して説明する。
【００２４】
また更に、図１のイメージセンサ１０においては、タイミング制御回路４２、列走査回路４８、バッファ駆動線５２、出力ブロック３８の出力バッファ、及び出力信号ビット数変更制御回路５４によって、複数のメモリ装置３６に記憶されたデジタル信号を順次出力バスの出力線ＯＵＴ０〜ＯＵＴ（ｎ−１）上へ送出することで列走査を行う出力制御回路が構成されている。そして、この出力制御回路は、ＡＤＣ２０による変換後のデジタル信号の出力速度を、次の方法で変更可能にしている。その方法とは、ＡＤＣ２０の出力デジタル信号のビット数をｎ／ｍビットにしたときに、ｎ本の出力線を、各々がｎ／ｍ本ずつの、ｍ個の出力線グループに分け、１つのメモリ装置３６から読み出すデジタル信号を１つの出力線グループに割り当てることによって、ｎ本の出力線上に、同時にｍ個のデジタル信号を送出できるようにするというものである。これは、出力信号ビット数変更制御回路５４から制御信号を受取った列走査回路４８が、バッファ駆動線５２による出力バッファの駆動タイミングを適宜調整することによって行われる。例えば図１の構成において、ｎ＝８、ｍ＝２である場合には、第０番出力線〜第３番出力線をメモリ０に割り当て、第４番出力線〜第７番出力線をメモリ１に割り当てることによって、それらメモリから同時にデジタル信号を出力させることができる。この方式によれば、ｎ本の出力線のすべてからデジタル信号が出力され、全ての列を走査するのに要する時間を１／ｍに低減することができる。従って、デジタル信号の出力速度（即ち、各々が１つずつの画素に対応したデジタル信号の、単位時間当たりの送出個数）を高速化することができることから、フレーム読出速度を高速化することができる。
【００２５】
図４は、以上に説明した機能をどのように利用するかを例示したタイミングチャートである。（ａ）に示したのは、高速のフレーム読出速度よりも階調の細かさの方が重視される場合のイメージセンサ１０の動作であり、ＡＤＣ２０による変換後のデジタル信号のビット数が、ｎビットに設定されている。また、高速のフレーム読出速度が要求されないため、スイッチ３４（図２）がオフに設定されて、アナログ信号の読出しが通常速度で行われるようにしてある。この場合、まず、行走査回路４６により行読み出し線ＨＬ０が活性化されることで、この行読み出し線に接続された第０行の画素１２のアナログ信号が、列読み出し線ＶＬ０及びＶＬ１に同時に読み出され、そしてＡＤＣ０及びＡＤＣ１に入力される（ＯＰ１０）。ＡＤＣ０及びＡＤＣ１では、入力アナログ信号がｎビットのデジタル信号に変換され、変換されたデジタル信号は、それらＡＤＣに対応したメモリ０及びメモリ１に蓄積される（ＯＰ１２）。メモリ０及びメモリ１に蓄積されたデジタル信号は、順次、列走査回路４８により出力バッファを経て出力バスの出力線ＯＵＴ０〜ＯＵＴ（ｎ−１）から出力される（ＯＰ１４）。
【００２６】
図４の（ａ）の上段にアナログ信号読出動作（ＯＰ１０）とアナログ−デジタル変換動作（ＯＰ１２）とを示し、下段にデジタル信号出力動作（ＯＰ１４）を示したことからも分かるように、これら３つの単位動作のうち、上段に示した２つの単位動作と、下段に示した１つの単位動作とは、並列動作が可能である。そのため、第０行についてのデジタル信号出力動作（ＯＰ１４）が実行されているときに、行読み出し線ＨＬ１が活性化されることで、第１行の画素１２からのアナログ信号読出し動作（ＯＰ１６）が実行され、それに続いて、アナログ−デジタル変換動作（ＯＰ１８）が実行される。そして、それに続いて、それら変換されたデジタル信号を出力するためのデジタル信号出力動作（不図示）が実行される。
【００２７】
図４の（ｂ）に示したのは、階調の細かさよりも高速のフレーム読出速度の方が重視される場合のイメージセンサ１０の動作であり、ＡＤＣ２０による変換後のデジタル信号のビット数がｎ／ｍビットに設定されている。また、スイッチ３４（図２）が活性化されていて、アナログ信号の読出しが高速で行われるようにしてあり、行走査回路４６による行走査速度も高速化されている。更に、上述した出力線ＯＵＴ０〜ＯＵＴ（ｎ−１）のグループ分けによって、デジタル信号の出力速度も高速化されている。その結果、アナログ信号読出動作（ＯＰ１０’、ＯＰ１６’、ＯＰ２２’、ＯＰ２４’）、アナログ−デジタル変換動作（ＯＰ１２’、ＯＰ１８’、ＯＰ２４’、ＯＰ３０’）、デジタル信号出力動作（ＯＰ１４’、ＯＰ２０’ＯＰ２６’）の動作時間が、いずれも、（ａ）に示した対応する単位動作と比べて、おおむね１／ｍになっており、その結果、フレーム読出速度がおおむねｍ倍に高速化されている。
【００２８】
図４に例示したタイミングチャートは、アナログ信号読出動作の所要時間とアナログ−デジタル変換動作の所要時間との和が、デジタル信号出力動作の所要時間に略々等しい場合を示したものであるが、一般的には、それらが略々等しくなることは少なく、どちらか一方が他方より長い。そのため、アナログ信号読出動作及びアナログ−デジタル変換動作だけを高速化するだけでも、フレーム読出速度を高速化できることもあり、また、デジタル信号出力動作を向上させるだけでも、フレーム読出速度を高速化できることがある。また、アナログ信号読出動作は、雑音に敏感なアナログ信号を扱うものであるため、これを実行している間は、デジタル信号出力動作を実行しないようにし、アナログ−デジタル変換動作とデジタル信号出力動作との２つの単位動作だけを並列動作とすると、雑音低減の面で利点が得られることがある。
【００２９】
通常は、フレーム読出速度を高速化する上で、ＡＤＣによる変換後のデジタル信号のビット数を減少させてアナログ−デジタル変換動作の所要時間を短縮することが非常に効果的である。ただし、この単位動作の所要時間の短縮を、フレーム読出速度の高速化につなげるためには、この単位動作の所要時間の短縮に合わせて、行走査速度を高速化することも必要である。そうした上で、アナログ信号読出動作の所要時間とアナログ−デジタル変換動作の所要時間との和よりも、デジタル信号出力動作の所要時間の方が短い場合には、スイッチ３４を活性化して、アナログ信号読出動作を更に高速化するとよい。一方、画素アレイ１４の列数が非常に多い場合などには、デジタル信号出力動作の所要時間が、フレーム読出速度を高速化する上でのボトルネックになる場合がある。その場合に、もし列走査速度を高速化できる余地があるならば、それを行うようにするのもよい。また、本来の出力線に加えて高速読出用の補助的出力線を設け、一度に並列的に出力できるデジタル信号の個数を増大できるようにしておくのも有効である。従って、以上に説明した、アナログ信号読出動作、アナログ−デジタル変換動作、及びデジタル信号出力動作の、３つの単位動作のタイミングは、図４に例示したものに限られず、様々に設定し得るものである。
【図面の簡単な説明】
【００３０】
【図１】本発明の好適な実施の形態に係るＣＭＯＳイメージセンサの構成を説明するための一部をブロック図とした模式的回路図である。
【図２】図１のＣＭＯＳイメージセンサの画素及び転送制御回路の一部を示した回路図である。
【図３】図１のＣＭＯＳイメージセンサのアナログ・デジタル・コンバータの構成を示したブロック図である。
【図４】図１のＣＭＯＳイメージセンサの動作を説明するためのタイミングチャートである。
【符号の説明】
【００３１】
１０……ＣＭＯＳイメージセンサ、１２……画素、１４……画素アレイ、２０……アナログ・デジタル・コンバータ（ＡＤＣ）、３６……メモリ装置、３８……出力ブロック、４２……タイミング制御回路、４４……アドレスデコーダ、４６……行走査回路、４８……列走査回路、５２……バッファ駆動線、ＯＵＴ０〜ＯＵＴ（ｎ−１）……出力線。
【図１】
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【図２】
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【図３】
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【図４】
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