(57)【要約】      （修正有）【課題】高速動作可能で、デューティ比５０％の分周クロックを生成するためのトリガ信号発生回路を提供する。【解決手段】それぞれクロックをＭカウント可能で且つ並列に設けられた第１〜第Ｐ（Ｐは整数）のサブカウンタ（ＳＣ１〜Ｐ）を有し、各サブカウンタには基準クロックと同じ周期を有し且つ基準クロック周期の１／Ｐずつ順次位相をずらした第１〜第Ｐのクロック（ＩＣ１〜Ｐ）が供給される。そして、第１〜第Ｐのサブカウンタのうち第Ｎ（Ｎは１〜Ｐの任意の値）のサブカウンタが所定数Ｍのカウント終了時に、他の全てのサブカウンタを初期化、または、少なくとも第Ｎ＋１のサブカウンタを初期化する。この初期化の後、第Ｎ＋１のサブカウンタは、第Ｎのクロックよりクロック周期の１／Ｐだけ位相が遅れた第Ｎ＋１のクロックをＭカウントし、Ｍカウント終了するとその次のサブカウンタを初期化する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
基準クロックを分周したトリガ信号を生成するトリガ信号発生回路において、
クロックを少なくとも所定数Ｍ＋１までカウント可能で且つ並列に設けられた第１〜第Ｐ（Ｐは整数）のサブカウンタと、
前記サブカウンタが前記Ｍカウントした時に生成する第１〜第Ｐの出力信号を合成してトリガ信号を生成する合成回路とを有し、
前記各サブカウンタには、前記基準クロックと同じ周期を有し且つ基準クロック周期の１／Ｐずつ順次位相をずらした第１〜第Ｐのクロックがそれぞれ供給され、
前記第１〜第Ｐのサブカウンタのうち第Ｎ（Ｎは１〜Ｐの任意の値）のサブカウンタが前記Ｍのカウント終了時に、当該第Nのサブカウンタを除いて少なくとも第Ｎ＋１のサブカウンタを初期化し、当該初期化の後、前記第Ｎ＋１のサブカウンタは、第Ｎのクロックより基準クロック周期の１／Ｐだけ位相が遅れた第Ｎ＋１のクロックを前記Ｍカウントし、該Ｍカウント終了時にその次段のサブカウンタを初期化し、
前記トリガ信号が基準クロックの（Ｍ＋１／Ｐ）周期毎に生成されることを特徴とするトリガ信号発生回路。
【請求項２】
請求項１において、
前記サブカウンタは、それぞれ、前記Ｍカウントしたことを判定して前記第１〜第Ｐの出力信号を生成する計数終了判定回路を有することを特徴とするトリガ信号発生回路。
【請求項３】
請求項２において、
分周比設定信号に応じて、前記計数終了判定回路が前記所定値Ｍを変更設定することを特徴とするトリガ信号発生回路。
【請求項４】
請求項１において、
前記サブカウンタは、それぞれ、前段のサブカウンタの出力信号に応答して、初期値をサブカウンタにセットする初期化回路を有することを特徴とするトリガ信号発生回路。
【請求項５】
請求項４において、
分周比設定信号に応じて、前記初期化回路が前記初期値を変更設定することを特徴とするクロック分周器。
【請求項６】
請求項４において、
前記サブカウンタの出力信号が第１のレベルの期間中、前記初期化回路が前記サブカウンタを初期値にセットし、
前記サブカウンタの出力信号の第１のレベルの期間の長さを調整するタイミング調整回路を有することを特徴とするトリガ信号発生回路。
【請求項７】
請求項１において、
前記サブカウンタの出力信号のタイミングをそれぞれ個別に調整する可変遅延回路を有することを特徴とするトリガ信号発生回路。
【請求項８】
請求項１において、
前記Ｐ個のサブカウンタのうち第Ｎ（Ｎは１〜Ｐ）のサブカウンタを、少なくとも、第Ｎ−１のサブカウンタの出力信号により初期化されてから、当該第Ｎのサブカウンタが前記Ｍカウント終了するまでの期間は、動作状態にし、それ以外の任意の期間において停止状態にする起動／停止制御回路を有することを特徴とするトリガ信号発生回路。
【請求項９】
請求項１乃至８のいずれかのトリガ信号発生回路と、
前記トリガ信号を所定数分周して、前記基準クロックを分周した分周クロックを生成する分周回路とを有することを特徴とするクロック分周器。
【請求項１０】
請求項１乃至８のいずれかのトリガ信号発生回路と、
前記トリガ信号に同期して、４相クロック信号を順次生成する４相信号発生器とを有することを特徴とするクロック生成器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、奇数を含む任意の値でクロックを分周するクロック分周器と、そのクロック分周器にクロックを分数分周したタイミング信号を供給するトリガ信号発生回路に関し、特に、フリップフロップの段数を少なくして高速動作を可能にしたクロック分周器とそのトリガ発生回路に関する。
【背景技術】
【０００２】
クロック分周器は、基準クロックを所定の分周比で分周し、基準クロック周期の分周値倍の周期を有する分周クロックを生成する。一般のクロック分周器は、フリップフロップを複数段接続したリングカウンタ回路を有し、設定された分周値の基準クロックをカウントしたタイミングで分周クロックを出力する。このような構成にすると、フリップフロップの段数が多くなり、基準クロックの変化に応答してカウンタ回路の出力状態が確定するまでの時間が長くなり、高速クロックには対応することができない。
【０００３】
従来のクロック分周器として、基準クロックをＮまでカウントできるカウンタ２つと、それぞれの出力を選択する切換回路で構成され、（Ｎ＋０．５）分の１の分周比で分周クロックを生成するものが提案されている。例えば、特許文献１である。
【０００４】
更に、クロック分周器として、単一のカウンタ回路と１／２分周回路とを接続し、カウンタ回路の異なるカウント出力と分周回路の出力の論理演算によりカウンタをリセットして、奇数値で分周された分周クロックを生成するものが提案されている。例えば、特許文献２である。
【０００５】
更に、クロック分周器として、基準クロックをカウントする第１のカウンタと、基準クロックの反転クロックをカウントする第２のカウンタとを有し、両カウンタ出力を利用して、奇数分周されたデューティ比５０％の分周クロックを生成するものが提案されている。例えば、特許文献３である。
【０００６】
更に、クロック分周器として、２つの補助カウンタ回路を設け、両補助カウンタのデータ出力端子を論理合成して出力クロックを生成すると共に、その出力クロックにより補助カウンタをリセットするものが提案されている。このクロック分周器では比較的大きな数の分周比を実現することができる。例えば、特許文献４である。
【０００７】
更に、クロック分周器として、Ｎまでカウントするカウンタを用いてＮまでカウントし、出力信号によりリセットをかけるものが提案されている。例えば、特許文献５である。
【０００８】
更に、クロック分周器として、Ｎまでカウントするカウンタの最終段に正相、逆相のクロックで動作する２つのフリップフロップを設けたものが提案されている。例えば、特許文献６である。
【特許文献１】特開昭５３−７６７３１号公報（１９７８年７月７日公開）
【特許文献２】特開昭６０−８６９１８号公報（１９８５年５月１６日公開）
【特許文献３】特開昭６３−３５１４号公報（１９８８年１月８日公開）
【特許文献４】特開平７−５０５７６号公報（１９９５年２月２１日公開）
【特許文献５】特開平５−３４７５５５号公報（１９９３年１２月２７日公開）
【特許文献６】特開平５−２５９８９５号公報（１９９３年１０月８日公開）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従来提案されているクロック分周器は、高速の基準クロックに対応できる動作速度を有し、基準クロックを任意の分数分周比の分周クロックを生成することができない。例えば、分周比を２より大きくする場合は、フリップフロップを複数段接続したカウント回路を利用する必要がある。このようなカウンタは、高速クロックに応答して、複数段の出力状態を確定することでカウンタ動作を行う。そのため、段数が多くなるとそれだけ基準クロックの変化から出力状態確定までの時間が長くなる。従って、フリップフロップの段数が多いカウンタ回路は、高速クロックに応答して動作することが困難になり、カウンタ回路のフリップフロップの段数はできるだけ小さくすることが望まれる。
【００１０】
一方、分周比よりも最大カウント値の小さいカウンタ回路を利用してトリガ信号を生成し、そのトリガ信号を加工して分周クロックを生成するクロック分周器がある。例えば特許文献２である。ところが、かかるクロック分周器で奇数分周する場合は、基準クロックをＮ回カウントしたタイミングのトリガ信号とＮ＋１回カウントしたタイミングのトリガ信号を生成し、そのトリガ信号を利用して奇数（２Ｎ＋１）分周された分周クロックを生成することが行われる。しかし、このような分周クロックはデューティ比が５０％にならない。デューティ比を５０％の分周クロックが様々な用途に適しているので、クロック分周器はデューティ比５０％の分周クロックを生成することが望ましい。
【００１１】
そこで、本発明の目的は、高速クロックに対応可能なクロック周波数及びそのトリガ信号発生回路を提供することにある。
【００１２】
更に、本発明の目的は、基準クロックに対して所望の分数分周比のトリガ信号を生成するトリガ信号発生回路と、それを利用したクロック分周器を提供することにある。
【００１３】
また、本発明の目的は、基準クロックに対して任意の分周比を持ちデューティ比５０％の分周クロックを生成することができるクロック分周器とそのトリガ信号発生回路とを提供することにある。
【課題を解決するための手段】
【００１４】
上記の目的を達成するために、本発明の第１の側面によれば、クロック分周器は、それぞれクロックをＭ＋１カウント可能で且つ並列に設けられた第１〜第Ｐ（Ｐは整数）のサブカウンタを有し、各サブカウンタには基準クロックと同じ周期を有し且つ基準クロック周期の１／Ｐずつ順次位相をずらした第１〜第Ｐのクロックが供給される。そして、第１〜第Ｐのサブカウンタのうち第Ｎ（Ｎは１〜Ｐの任意の値）のサブカウンタが所定数Ｍのカウント終了時に、他の全てのサブカウンタを初期化、または、少なくとも第Ｎ＋１のサブカウンタを初期化する。この初期化の後、第Ｎ＋１のサブカウンタは、第Ｎのクロックよりクロック周期の１／Ｐだけ位相が遅れた第Ｎ＋１のクロックをＭカウントし、Ｍカウント終了するとその次のサブカウンタを初期化する。このように各サブカウンタが、基準クロックから１／Ｐずつ位相がずれたクロックをＭカウントし後段を初期化するという動作を繰り返すことで、Ｐ個のサブカウンタは、基準クロックを（Ｍ＋１／Ｐ）分周したタイミングのトリガ信号を生成することができる。このトリガ信号は、基準クロックの（Ｍ＋１／Ｐ）周期を有するので、このトリガ信号を利用して分周クロックを生成することにより、任意の奇数値に分周されたデューティ比５０％の分周クロックを生成することができる。更に、９０°ずれた４相クロック信号を生成することもできる。
【発明を実施するための最良の形態】
【００１５】
以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【００１６】
図１は、第１の実施の形態におけるクロック分周器の概略構成図である。このクロック分周器は、基準クロックＲＣＬＫに基づいて、基準クロックの周期の１／Ｐずつ順次位相を遅らせたＰ個のサブクロックＩＣ１〜ＩＣＰを生成するサブクロック生成器３００と、基準クロックを（Ｍ＋１／Ｐ）分周したトリガ信号ＴＲＧを生成するトリガ信号発生器１００と、トリガ信号ＴＲＧに基づいて所定数の分周比の分周クロックＤＣＬＫを生成する分周器２００とを有する。
【００１７】
トリガ信号発生器１００は、並列に設けられたＰ個のサブカウンタＳＣ１〜ＳＣＰを有し、各サブカウンタには、サブカウンタのカウントの終了を判定してサブカウンタ出力信号ＳＲ１〜ＳＲＰを生成する計数終了判定回路ＥＮＤ１〜ＥＮＤＰと、他のサブカウンタのサブカウンタ出力信号ＲＳ１〜ＳＲＰに応答して自らのサブカウンタに初期値を設定する初期化制御回路ＳＴ１〜ＳＴＰとを有する。また、トリガ発生回路１００は、各サブカウンタ出力信号ＲＳ１〜ＳＲＰを論理合成してトリガ信号ＴＲＧを出力する合成回路１０を有する。この合成回路１０は、例えば、サブカウンタ出力信号ＳＲ１〜ＳＲＰがＨレベルのクロック信号であれば、論理ＯＲ回路である。
【００１８】
このクロック分周器の概略動作は、次の通りである。各サブカウンタＳＣ１〜ＳＣＰは、初期状態からそれぞれのサブクロックＩＣ１〜ＩＣＰを所定数Ｍカウントすると計数終了し、計数終了判定回路ＥＮＤ１〜ＥＮＤＰがサブカウンタ出力信号ＳＲ１〜ＳＲＰを出力する。このサブカウンタ出力信号ＳＲ１〜ＳＲＰは、それぞれ他のサブカウンタの初期化制御回路ＳＴ１〜ＳＴＰに供給され、いずれかのサブカウンタ出力信号ＳＲ１〜ＳＲＰに応答して、対応するサブカウンタを初期値に設定する。例えば、初期値が「０」であればカウント値がＭになるとカウント終了になる。または、初期値が「Ｎ」であればカウント値がＮ＋Ｍになるとカウント終了になる。このように、初期値と終了値を任意に設定することで、任意の数Ｍカウントするたびにサブカウンタが出力信号ＳＲ１〜ＳＲＰをそれぞれ出力させることができる。
【００１９】
更に、各サブカウンタがカウントするサブクロックＩＣ１〜ＩＣＰは、基準クロックＲＣＬＫに対してその周期の１／Ｐ倍ずつ遅延した位相を有する。従って、任意のタイミングで全てのサブカウンタが初期値にリセットされると、その後、各サブカウンタは、それぞれ１／Ｐずつ位相が遅れたサブクロックのカウントを開始する。従って、仮に第Ｎのサブカウンタ（Ｎは１〜Ｐのいずれか）がカウント終了してサブカウンタ出力信号ＳＲＮを出力すると、そのサブカウンタ出力信号ＳＲＮに応答して、そのサブカウンタＳＣＮを除く他の全てのサブカウンタが、または少なくとも後段のサブカウンタＳＣＮ＋１が初期値にリセットされる。そして、第Ｎ＋１のサブカウンタが、他のサブクロックより最初に立ち上がるサブクロックを、他のサブカウンタに先駆けて最初にカウントする。それに続いて、第Ｎ＋２、Ｎ＋３のサブカウンタが順次、対応するサブクロックのカウントを開始する。このように、第Ｎ＋１のサブカウンタが他のサブカウンタに先駆けて最初に所定値Ｍのカウントを終了し、サブカウンタ出力ＳＲＮ＋１を出力する。
【００２０】
つまり、第１〜第ＰのサブカウンタＳＣ１〜ＳＣＰは、基準クロックＲＣＬＫの周期の（Ｍ＋１／Ｐ）倍の期間間隔で、順番にサブカウンタ出力信号ＳＲ１〜ＳＲＰを生成する。このサブカウンタ出力信号ＳＲ１〜ＳＲＰを合成回路１０で合成することで、基準クロックＲＣＬＫを（Ｍ＋１／Ｐ）分周したトリガ信号ＴＲＧを生成することができる。しかも、サブカウンタのＭカウント時間が共通であるので、トリガ信号ＴＲＧの周期は一定になる。つまり、Ｍ＝３でＰ＝２であれば、トリガ信号ＴＲＧの周期は基準クロック周期の３．５倍になり（分周比１／３．５）、分周器２００がそれを２分周することで、基準クロックを７分周した分周クロックＤＣＬＫを生成することができる。或いは、Ｍ＝３でＰ＝４であれば、トリガ信号ＴＲＧの周期は基準クロックの３．２５倍になり（分周比１／３．２５）、分周器２００がそれを４分周することで、基準クロックを１３分周した分周クロックＤＣＬＫを生成することができる。つまり、トリガ信号ＴＲＧをＰ分周すると基準クロックの任意数分周した分周クロックを生成することができる。
【００２１】
このように、サブカウンタの数Ｐと各サブカウンタのカウント値Ｍとを任意に選択することで、任意の奇数分周比の分周クロックを生成することができる。しかも、各サブカウンタのカウント値はＭと小さくすることができ、高速クロックに対応して動作可能である。また、トリガ信号ＴＲＧは、一定の周期を有するので、それから生成される分周クロックＤＣＬＫのデューティ比は簡単に５０％にすることができる。以下、具体的な回路でクロック分周器について説明する。
【００２２】
図２は、本実施の形態におけるクロック分周器の具体的回路図である。この例は、Ｍ＝３、Ｐ＝２の例である。この例では、２ビットのカウンタであるために、各サブカウンタは計数終了値３に対して、Ｍ＋１、すなわち４まで計数できる。最大カウント数Ｍ＝３であるので、各サブカウンタＳＣ１、ＳＣ２は、それぞれ２個のフリップフロップＣＩＢ１，ＣＩＢ２、ＣＸＢ１，ＣＸＢ２で構成され、各サブカウンタは、基準クロックの周期の１／２（Ｐ＝２）だけ位相をずらしたサブクロックＩＣ１（ＣＬＫ），ＩＣ２（ＣＬＫＸ）を、それぞれカウントする。各フリップフロップは、クロック端子Ｃの立ち上がりに応答してデータ入力端子Ｄのデータをラッチし、出力端子Ｑ，＾ＱにラッチしたデータＤの非反転信号と反転信号を出力する。そして、反転出力＾Ｑがデータ入力端子Ｄにフィードバックされている。
【００２３】
また、サブカウンタＳＣ１、ＳＣ２を構成するフリップフロップの出力端子Ｑの信号が計数終了判定回路ＥＮＤ１，ＥＮＤ２に供給される。これらの計数終了判定回路ＥＮＤ１，ＥＮＤ２は、ＡＮＤ回路で構成され、フリップフロップの出力が全て１になったことを検出して、サブカウンタ出力信号ＳＲ１，ＳＲＸを出力する。これらサブカウンタ出力信号ＳＲ１，ＳＲ２は、他のサブカウンタのフリップフロップのリセット端子に供給され、他のサブカウンタを初期値「０」に初期化する。つまり、この例では、初期化制御回路はリセット端子への信号配線により実現される。更に、合成回路１０は、論理ＯＲ回路で構成され、サブカウンタ出力信号ＳＲ１，ＳＲ２を合成してトリガ信号ＴＲＧを生成する。
【００２４】
図３は、図２のクロック分周器の動作波形図である。サブクロックＣＬＫ，ＣＬＫＸは、基準クロック周期の半分（１８０°）だけずれているので、逆相クロックになっている。まず、時間ｔ１でサブカウンタＳＣ１がカウントを終了してサブカウンタ出力信号ＳＲ１がＨレベルになると、それに応答して、サブカウンタＳＣ２が初期値「００」にリセットされる。このリセット状態は、サブカウンタＳＣ１のカウント値「１１」が終了する時間ｔ２まで継続する。時間ｔ２でリセット状態が解除されると、サブカウンタＳＣ２は、サブクロックＣＬＫＸの次の立ち上がりに応答してカウントアップ開始する。時間ｔ２で初期化状態が解除されてから、１／２周期後に最初のサブクロックＣＬＫＸの立ち上がりが発生し、そこでサブカウンタＳＣ２は「０１」にカウントアップする。一方、サブクロックＳＣ１は、時間ｔ２でカウント値「００」になり、その次のサブクロックＣＬＫの立ち上がりに応答してカウントアップ開始する。つまり、サブカウンタＳＣ２が先にカウントを開始し、それから１／２周期遅れてサブカウンタＳＣ１がカウントを開始する。
【００２５】
サブカウンタＳＣ２は、サブクロックＣＬＫＸの立ち上がりを「０１」「１０」「１１」と順次カウントし、時間ｔ３で計数終了判定回路ＥＮＤ２が終了カウント「１１」を検出し、サブカウンタ出力信号ＳＲ２をＨレベルにする。この時点でサブカウンタＳＣ１は未だカウント終了していない。そして、このサブカウンタ出力信号ＳＲ２に応答して、サブカウンタＳＣ１は初期値「００」にリセットされる。このリセット状態は時間ｔ４まで継続する。そして、時間ｔ４以降にサブカウンタＳＣ１は、サブクロックＣＬＫの立ち上がりエッジをカウント開始する。この時も、時間ｔ４で初期化状態が解除されてから、１／２周期後に最初のサブクロックＣＬＫの立ち上がりが発生し、サブカウンタＳＣ１は「０１」にカウントアップする。また、サブカウンタＳＣ２は、サブカウンタＳＣ１よりも１／２周期遅れてカウントアップを開始する。従って、今度は、サブカウンタＳＣ１が「１１」までのカウントを終了して、サブカウンタ出力信号ＳＲ１をＨレベルにし、他のサブカウンタＳＣ２を初期化する。
【００２６】
このように、２つのサブカウンタＳＣ１，ＳＣ２が交互に（または順番に）初期化、カウントアップ、カウント終了という動作を繰り返す。また、各サブカウンタは、他のサブクロックに同期した他のサブカウンタの出力信号により初期化され、自分のサブクロックに同期してカウントアップ動作を行うので、初期化されてから（時間ｔ１，ｔ３）、カウント終了まで（時間ｔ２，ｔ５）、基準クロックの周期の３．５倍（Ｍ＋１／Ｐ）になっている。つまり、サブカウンタ出力信号ＳＲ１，ＳＲ２は、交互にクロックの３．５周期毎に生成され、その間隔は同じ３．５周期である。
【００２７】
そこで、論理ＯＲ演算する合成回路１０が、これらのサブカウンタ出力信号ＳＲ１，ＳＲ２を合成して基準クロックを３．５分周したトリガ信号ＴＲＧを生成する。このトリガ信号ＴＲＧは、分周器２００により、例えば２分周されると、７分周された分周クロックＤＣＬＫが生成される。４分周されれば、１４分周された分周クロックＤＣＬＫが生成される。つまり、トリガ信号発生回路１００は、クロックを７までカウント可能な多段構成のカウンタを設けることなく、３カウント可能なわずか２段のカウンタを２組並列に設けることにより、７分周された分周クロックを生成するためのトリガ信号ＴＲＧを生成することができる。しかも、その分周クロックＤＣＬＫはデューティ比５０％になる。
【００２８】
図４は、図２のクロック分周器の回路図である。図４では、分周器が１個のフリップフロップ１２で構成された２分周回路である。
【００２９】
図５は、本実施の形態におけるクロック分周器の具体的回路図である。図６は、その動作波形図である。このクロック分周器は、図１のＭ＝３、Ｐ＝４の場合に対応する。つまり、クロック分周器は、４つのサブカウンタＳＣ１〜ＳＣ４を並列に備え、各サブカウンタには、基準クロックの１／４周期ずつ順次ずらしたサブクロックＩＣ１〜ＩＣ４が供給される。各サブカウンタＳＣ１〜ＳＣ４には、サブカウンタがＭ＝３（カウント値「１１」）をカウントすると計数終了を判定してサブカウンタ出力信号ＳＲ１〜ＳＲ４を生成する計数終了判定回路ＥＮＤ１〜４と、他のサブカウンタのいずれかのサブカウンタ出力信号に応答してカウント値を「００」に初期化する初期化制御回路ＳＴ１〜４を有する。それ以外の構成は、図２と同じである。
【００３０】
図６の波形図に示されるように、時間ｔ１にてサブカウンタＳＣ１がカウント値「１１」になり計数終了判定回路ＥＮＤ１がサブカウンタ出力信号ＳＲ１をＨレベルにする。図中、丸印で示される。これに応答して、他のサブカウンタＳＣ２〜４が全て初期値「００」に初期化される。そして、初期化状態が解除される時間ｔ２の後、次段のサブカウンタＳＣ２が最初にサブクロックＩＣ２の立ち上がりエッジに応答してカウントを開始する。つまり、時間ｔ２の後、１／４周期経過したサブクロックＩＣ２の立ち上がりエッジが最初にカウントされる。
【００３１】
時間ｔ３にてサブカウンタＳＣ２がカウント値「１１」になると、その計数終了判定回路ＥＮＤ２がサブカウンタ出力信号ＳＲ２をＨレベルにする。図中、丸印で示される。これに応答して、他のサブカウンタＳＣ１、ＳＣ３，ＳＣ４が初期値「００」にリセットされる。そして、今度は、時間ｔ４の後、１／４周期後のサブクロックＩＣ３の立ち上がりエッジに応答して、サブカウンタＳＣ３が最初にカウントを開始する。サブカウンタＳＣ３がカウント終了すると、今度は、サブカウンタＳＣ４がカウントを最初に開始する。
【００３２】
このように、４つのサブカウンタＳＣ１〜ＳＣ４が順次カウントを終了して、（３＋１／４）周期毎にサブカウンタ出力信号ＳＲ１〜ＳＲ４（図中丸印）を生成する。従って、合成回路１０が、これらサブカウンタ出力信号ＳＲ１〜ＳＲ４を合成することで、基準クロック周期の３．２５倍の周期を有するトリガ信号ＴＲＧが生成される。そして、分周器２００が、このトリガ信号ＴＲＧを４分周することで、基準クロックを１３分周（３．２５×４）した分周クロックＤＣＬＫが生成される。
【００３３】
以上のように、図１に示されたクロック分周器のトリガ信号発生回路は、Ｐ個のサブカウンタにそれぞれＭカウントさせることで、基準クロック周期の（Ｍ＋１／Ｐ）倍の周期を有するトリガ信号を生成することができる。そこで、このＭとＰを任意の数に設計することで、任意の奇数分周されたデューティ比５０％の分周クロックを生成することが可能になる。しかも、サブカウンタの数Ｐを大きくすることにより、各サブカウンタの段数を小さくすることができ、段数の小さいカウンタであれば高速クロックに対応して動作可能であるので、高速クロックに対応したクロック分周器が実現できる。最も典型的な例でいうと、基準クロックのＬ分周した分周クロックを生成する場合は、（Ｌ−１）／Ｐ＝Ｍカウント可能なサブカウンタをＰ個並列に設ける。ここで、Ｐは、（Ｌ−１）の約数のいずれかが選択され、Ｍはできるだけ１，３，７，１５などの２n−１に近い値にすることで、サブカウンタを有効に利用でき好ましい。
【００３４】
図７は、第２の実施の形態におけるクロック分周器の構成図である。図１と同じ構成要素には同じ引用番号を与えている。このクロック分周器は、トリガ発生回路１００において、サブカウンタ出力信号ＳＲＩ，ＳＲＸのパルス幅を調整するためのタイミング調整回路１２−１〜１２−Ｐを有する。図３のタイミングチャートによれば、各サブカウンタＳＣ１，ＳＣ２がリセットされた後、１／Ｐ周期後にカウントを開始する。しかしながら、クロックが高速になる場合や、サブカウンタの数Ｐが大きくなると、１／Ｐ周期の時間が短くなり誤動作を招くおそれがある。そこで、このクロック分周器では、サブクロックＩＣ１〜ＩＣＰに基づいて適切なパルス幅のゲート信号を生成するタイミング調整回路１２−１〜１２−Ｐを設けている。そして、計数終了判定回路ＥＮＤ１〜ＥＮＤＰは、タイミング調整回路が生成するゲート信号に応じたパルス幅のサブクロック出力信号ＳＲ１〜ＳＲＰを生成する。それにより、次段のサブカウンタがリセット状態から解放された後最初のクロックをカウントするまでの期間を、１／Ｐより長い十分な期間にすることができる。
【００３５】
図８は、図７のクロック分周器の具体的回路図である。また、図９は、その動作波形図である。このクロック分周器は、図２の回路とは、タイミング調整回路１２−１，１２−２が設けられている点と、サブカウンタＳＣ１，ＳＣ２に供給されるサブクロックＣＬＫ，ＣＬＫＸを遅延させる遅延回路１４−１，１４−２が設けられている点、サブカウンタＳＣ１，ＳＣ２のクロック入力が反転論理になっている点、それに伴って、計数終了判定回路ＥＮＤ１，２がＮＡＮＤ回路で構成され、それにカウンタの反転出力＾Ｑが供給されている点、それにより、サブカウンタ出力信号ＳＲＩ，ＳＲＸがＬレベルでアクティブ状態になるので、合成回路１０はＮＡＮＤ回路で構成されている点で、それぞれ異なる。但し、タイミング調整回路を設けた以外の機能は、図２の回路と同じである。
【００３６】
図９の動作波形図に示されるように、期間ｔ１０において、タイミング調整回路１２−２にて、ゲート信号ＣＧＡＴＥＸがサブクロックＣＬＫとサブクロックＣＬＫＸの遅延クロックＤＬＣＬＫＸとから生成される。このゲート信号ＣＧＡＴＥＸと、サブカウンタＳＣ２のカウンタ値ＣＸＢ１ＱＸとＣＸＢ２ＱＸとが全てＨレベルの時にＬレベルになるサブカウンタ出力信号ＳＲＸが生成される。このサブカウンタ出力信号ＳＲＸのパルス幅は、ゲート信号ＣＣＧＡＴＥＸのゲート幅により調整される。そして、このサブカウンタ出力信号ＳＲＸがＬレベルの間、サブカウンタＳＣ１のフリップフロップがリセット状態になる。そして、リセット状態が解除された後に、クロックＦＦＣＫがＬレベルにたち下がることに応答して、サブカウンタＳＣ１がカウントを開始する。期間ｔ１１でも、上記と同様の動作により、サブカウンタＳＣ２が初期化され、カウントを開始する。
【００３７】
このように、タイミング調整回路１２−１、１２−２により、ゲート信号が生成されて、サブカウンタ出力信号ＳＲＩ，ＳＲＸのパルス幅が調整されているので、初期化後にカウント開始するまでの時間を十分確保することができる。
【００３８】
図１０は、第３の実施の形態におけるクロック分周器の構成図である。第１及び第２の実施の形態で示したクロック分周器のトリガ信号発生回路１００は、サブカウンタの数Ｐが固定され、計数終了判定回路のカウント終了のカウント値Ｍが固定されている。そこで、第３の実施の形態では、分周比設定信号ＢＤを計数終了判定回路ＥＮＤ１〜ＥＮＤＰに供給して、各サブカウンタのカウント終了値Ｍを可変設定することができるようにした。これにより、各サブカウンタは、初期化制御回路により所定の初期値にリセットされ、その後分周比設定信号ＢＤで設定された最終カウント値までカウントすると、計数終了判定回路ＥＮＤ１〜ＥＮＤＰにより計数終了を判定され、サブカウンタ出力信号ＳＲ１〜ＳＲＰが生成される。このように、分周比設定信号ＢＤが計数終了判定回路の終了カウント値を可変設定する方法は、初期化制御回路により各サブカウンタがカウント値「０」に初期化される場合に有効である。
【００３９】
逆に、計数終了判定回路がサブカウンタの最大カウント値を計数終了カウント値とする場合は、分周比設定信号ＢＤが初期化制御回路ＳＴ１〜ＳＴＰを可変設定する方法が有効である。または、初期化制御回路と計数終了判定回路の両方を、分周比設定信号ＢＤにより可変設定してもよい。いずれの場合も、各サブカウンタのカウント値Ｍを可変設定することで、サブカウンタ出力信号ＳＲ１〜ＳＲＰの周期である（Ｍ＋１／Ｐ）を可変設定することができ、分周クロックの分周比を任意の値に変更することができる。
【００４０】
図１１は、第３の実施の形態のクロック分周器の具体的回路図である。このクロック分周器は、図２のクロック分周器と比較すると、サブカウンタＳＣ１，ＳＣ２が、３段のフリップフロップで構成されている点と、タイミング調整回路１２−１，１２−２が設けられている点で異なる。タイミング調整回路１２−１，１２−２は、図８と異なり、それぞれのサブクロックＣＬＫ，ＣＬＫＸとそれを遅延させた信号の論理ＯＲをとることによりゲート信号ＣＧＡＴＥ，ＣＧＡＴＥＸをそれぞれ生成している。従って、サブクロックを遅延する回路は設けられていない。
【００４１】
さて、図１１の具体例は、３ビットの分周比設定信号ＢＤ１〜ＢＤ３が、初期化制御回路ＳＴ１，ＳＴ２に供給されるタイプである。初期化制御回路ＳＴ１は、３つのフリップフロップからなり、それぞれのフリップフロップが、他のサブカウンタ出力信号ＳＲＸに応答して、分周比設定信号ＢＤ１〜３をデータ信号として入力し、その分周比設定信号ＢＤ１〜３に応じた初期値にサブクロックＣＳ１の各フリップフロップを初期化する。図１１の例では、分周比設定信号ＢＤ１〜ＢＤ３が「１００」であるので、初期化制御回路ＳＴ１は「１００」に対応して、サブカウンタＣＳ１の初期カウント値を「１００」にセットする。そして、計数終了判定回路ＥＮＤ１がサブカウンタＳＣ１の最大カウント値「１１１」を検出すると、サブカウンタ出力信号ＳＲ１を生成するので、サブカウンタＳＣ１は、初期化されてからクロックＣＬＫを３回カウントするとカウント終了と判定されることになる。初期化制御回路ＳＴ２とサブカウンタＳＣ２も同じ動作である。
【００４２】
このように、初期カウント値を任意の値に設定することで、サブカウンタのカウント数Ｍを任意の値に変更することができる。それに伴って、分周比を任意の値に設定することができる。但し、高速化の要請から、カウント値Ｍはできるだけサブカウンタのカウント可能な最大カウント値に近い値であることが望ましい。例えば、サブカウンタが３ビットであるなら、カウント値Ｍは、「７」「６」「５」「４」のいずれか、サブカウンタが２ビットであるなら、カウント値Ｍは、「３」「２」のいずれかであることが望ましい。
【００４３】
図１１において、計数終了判定回路ＥＮＤ１，ＥＮＤ２を分周比設定信号ＢＤで設定する場合は、サブカウンタのカウント値を分周比設定信号ＢＤでデコードして、所望のカウント値Ｍで最大カウント値になるように変換すれば良い。
【００４４】
図１２、図１３は、第４の実施の形態におけるクロック分周器の構成図である。また、図１４は、このクロック分周器の動作波形図である。クロック分周器をＬＳＩで構成した場合、トランジスタの閾値などの特性ばらつきを避けることができない。かかるトランジスタの特性ばらつきに伴い、各サブカウンタの計数終了判定回路の判定タイミングが微妙に異なることになる。その結果、図１４（Ａ）に示されるように、各サブカウンタ出力信号ＳＲ１〜ＳＲ４のタイミングにずれが発生する。その結果、各サブカウンタ出力信号ＳＲ１〜４の周期は一定であっても、それを合成したトリガ信号ＴＲＧの周期にはばらつきが含まれる。そこで、第４の実施の形態では、このサブカウンタ出力信号間のタイミングのずれをキャリブレーションするための可変遅延器１６−１〜１６−Ｐを設ける。
【００４５】
図１２の例では、サブクロックＩＣ１〜ＩＣＰに対して可変遅延器１６−１〜１６−Ｐを設けて、遅延調整信号ＤＣにより、それらの可変遅延器の遅延量を調整できるようにしている。また、図１３の例では、サブカウンタ出力信号ＳＲ１〜ＳＲＰに対して可変遅延器１６−１〜１６−Ｐを設けて、遅延調整信号ＤＣにより、それらの可変遅延器の遅延量を調整できるようにしている。
【００４６】
図１４（Ｂ）に示されるように、遅延調整することで、サブカウンタ出力信号ＳＲ１〜ＳＲ４のタイミングを微調整して、トリガ信号ＴＲＧの周期を一定にすることができる。
【００４７】
図１５は、第４の実施の形態の変形例を示す図である。この変形例は、可変遅延器１６−１〜１６−Ｐの遅延量を、合成回路１０のトリガ信号のタイミングを検出するタイミング検出回路１８によって自動調整する。
【００４８】
図１６は、図１５の具体的回路図である。この具体的回路では、図１５と異なり、可変遅延器１６−１，１６−２がサブカウンタ出力信号ＳＲＩ，ＳＲＸを遅延させている。つまり、図１３の可変遅延回路と同じである。タイミング検出回路１８の２分周回路２０は、合成回路１０のトリガ信号ＴＲＧを２分周する。その結果、２分周回路２０の出力Ｓ２０は、サブカウンタ出力信号ＳＲＩに応答して立ち上がり、サブカウンタ出力信号ＳＲＸに応答して立ち下がるクロックとなる。このクロックＳ２０が、抵抗とキャパシタからなるローパスフィルタ回路２２により鋸波Ｓ２２に変換され、比較器２４により基準電位ＶＲと比較される。鋸波Ｓ２２は、サブカウンタ出力信号ＳＲＩが遅延するとより高い電位に推移し、それに応じて比較器２４の非反転出力はより高くなる。この非反転出力により可変遅延回路１６−１が遅延量を少なくされ、サブカウンタ出力信号ＳＲＩの遅延が修正される。一方、鋸波Ｓ２２は、サブカウンタ出力信号ＳＲＸが遅延するとより低い電位に推移し、それに応じて比較器２４の反転出力はより高くなる。この反転出力により可変遅延回路１６−２が遅延量を少なくされ、サブカウンタ出力信号ＳＲＸの遅延が修正される。
【００４９】
このように、トリガ信号ＴＲＧのタイミングのずれが検出され、そのずれに応じてサブカウンタ出力信号ＳＲＩ，ＳＲＸの遅延量が自動的に修正される。その結果、トリガ信号ＴＲＧのパルス間隔が一定になるように調整される。
【００５０】
図１７は、第５の実施の形態におけるクロック分周器のトリガ発生回路の構成図である。クロック分周器の分周器２００が省略されている。このトリガ発生回路１００は、各サブカウンタ（図中はサブカウンタと初期化制御回路と計数終了判定回路を合わせてサブカウンタユニットとしている）毎に、その動作起動と停止を制御する起動／停止制御回路２６−１〜２６−Ｐを有する。起動／停止制御回路２６−１〜２６−Ｐは、全てのサブカウンタ出力信号ＳＲ１〜ＳＲＰを入力し、必要な期間のみサブカウンタユニットを起動し、不必要な期間は停止する。
【００５１】
図１〜図４の実施の形態におけるトリガ発生回路では、全てのサブカウンタが同時に動作しているが、Ｐ個のサブカウンタのうち、最初にカウントを開始する１個のサブカウンタの出力のみが有効化されている。従って、有効化されているサブカウンタの動作は必要であるが、それ以外のサブカウンタの動作は不要である。そこで、起動／停止制御回路２６−１〜２６−Ｐは、他のサブカウンタ出力信号を監視して、動作が必要な期間を検出し、その期間のみパワーセーブ信号ＰＳ１〜ＰＳＰにより対応するサブカウンタユニットを起動させる。それ以外の期間は、必要に応じてサブカウンタユニットの動作を停止させる。
【００５２】
図１８は、図１７の具体的な回路図である。また、図１９は、その動作波形図である。図１８の具体例では、起動／停止制御回路２６−１〜２６−Ｐが、フリップフロップで構成されている。起動／停止制御回路２６−１の場合は、フリップフロップのデータ入力端子ＤにはＨレベルが接続され、前段のサブカウンタ出力信号ＳＲＰがクリア入力端子に、次段のサブカウンタ出力信号ＳＲ２がクロック入力端子にそれぞれ供給される。他の起動／停止制御回路２６−Ｎ（Ｎは１〜Ｐ）においては、図１９に示されるように、前段のサブカウンタ出力信号ＳＲＮ−１がクリア入力端子に、次段のサブカウンタ出力信号ＳＲＮ＋１がクロック入力端子に供給される。
【００５３】
その動作は、図１９に示されるように、前段のサブカウンタ出力信号ＳＲＮ−１が供給されるとフリップフロップがクリアされ、パワーセーブ信号ＰＳＮがＬレベルにされ、対応するサブカウンタユニットのパワーセーブモードを解除する。これにより、サブカウンタユニットは動作を起動する。そして、そのサブカウンタユニットがカウントを終了すると、自らのサブカウンタ出力信号ＳＲＮを出力する。この時点でサブカウンタユニットの動作を停止することは可能であるが、タイミングのずれなどによる誤動作を防止するために、次段のサブカウンタ出力信号ＳＲＮ＋１に応答して、フリップフロップがＨレベルデータ入力を取り込み、パワーセーブ信号ＰＳＮをＨレベルにし、対応するサブカウンタユニットをパワーセーブモードにする。この時点以降は、そのサブカウンタユニットは動作停止し、無駄に電力を消費することは避けられる。
【００５４】
このように、第５の実施の形態によれば、各サブカウンタユニットは、前段のサブカウンタ出力信号に応答して動作を開始し、有効なサブカウンタ出力を生成した後、次段のサブカウンタ出力信号に応答して動作を停止する。動作開始のタイミングと動作停止のタイミングは、回路構成に応じて任意に選択可能であり、前々段のサブカウンタ出力信号で動作開始しても良いし、自分のサブカウンタ出力信号に応答して動作停止しても良い。このように、Ｐ個のサブカウンタのうち、必要なサブカウンタのみを順次動作させることで、消費電力を削減することができる。
【００５５】
第５の実施の形態におけるトリガ信号発生回路では、必要なサブカウンタユニットのみが動作しているので、各サブカウンタはＭカウント終了した時に生成されるサブカウンタ出力信号により、例えば前段と次段のサブカウンタのみを初期化すれば良い。また、前段のサブカウンタの動作が既に停止している場合は、少なくとも次段のサブカウンタのみを初期化すればよい。つまり、動作中の他のサブカウンタの動作を初期化すればよい。その分、初期化に伴う消費電力を削減することができる。
【００５６】
図２０は、第６の実施の形態におけるトリガ信号発生回路の応用例を示す図である。このトリガ信号発生回路１００は、図８の回路例に可変遅延回路１６−１，１６−２を設けたものである。第１〜第５の実施の形態では、トリガ発生回路をクロック分周器に利用している。しかしながら、トリガ発生回路は、基準クロックを（Ｍ＋１／Ｐ）分周したトリガ信号を生成するので、様々な応用が考えられる。
【００５７】
図２０はその一例であり、４相信号発生器４００がトリガ信号ＴＲＧを利用して４相信号Ｉ，ＩＸ，Ｑ，ＱＸを生成する例である。通信回路において直交変調回路または直交復調回路では、位相が９０°ずれた４相クロック信号が必要である。そこで、図２０の例では、基準クロックを（Ｍ＋１／Ｐ）分周したトリガ信号ＴＲＧから、４相クロック信号を生成する。つまり、トリガ信号ＴＲＧに同期した４相クロック信号を生成する。そして、位相ずれ検出回路１８Ａにより、４相クロック信号の位相ずれを検出し、トリガ信号発生回路１００の可変遅延回路１６−１，１６−２の遅延時間を制御する。
【００５８】
位相ずれ検出回路１８Ａは、４相クロック信号Ｉ，ＩＸ，Ｑ，ＱＸを混合するミキサ２６を有し、４相クロック信号の位相が完全に９０°ずれていれば、ミキサのＤＣ成分出力Ｓ２６のレベルは「０」になるが、９０°から位相ずれが発生すると、いずれかのタイミングでミキサのＤＣ成分出力Ｓ２６のレベルがプラス側またはマイナス側にシフトする。この変化を、ローパスフィルタ２２により電圧に変換し、比較器２４で検出し、トリガ発生回路１０内のサブカウンタ出力信号ＳＲＩ，ＳＲＸのタイミングを調整する。その遅延調整動作は、図１６のタイミング検出回路と同様である。
【００５９】
本実施の形態によれば、トリガ信号発生回路１００は、Ｐ個のサブカウンタを並列の設け、それぞれ基準クロックの１／Ｐ周期ずらしたサブクロックＩＣ１〜ＩＣＰをカウントし、前段のサブカウンタ出力信号ＳＲにより他のサブカウンタを初期化することで、Ｐ個のサブカウンタを順次カウント動作とカウント終了動作を行わせ、基準クロックを分数分周したトリガ信号を生成することができる。そして、サブカウンタの段数をできるだけ小さくしても、大きな分周比のクロックを生成することができる。
以上の実施の形態をまとめると次の付記の通りである。
【００６０】
（付記１）基準クロックを分周したトリガ信号を生成するトリガ信号発生回路において、
クロックを少なくとも所定数Ｍ＋１までカウント可能で且つ並列に設けられた第１〜第Ｐ（Ｐは整数）のサブカウンタと、
前記サブカウンタが前記Ｍカウントした時に生成する第１〜第Ｐの出力信号を合成してトリガ信号を生成する合成回路とを有し、
前記各サブカウンタには、前記基準クロックと同じ周期を有し且つ基準クロック周期の１／Ｐずつ順次位相をずらした第１〜第Ｐのクロックがそれぞれ供給され、
前記第１〜第Ｐのサブカウンタのうち第Ｎ（Ｎは１〜Ｐの任意の値）のサブカウンタが前記Ｍのカウント終了時に、当該第Ｎのサブカウンタを除いて少なくとも第Ｎ＋１のサブカウンタを初期化し、当該初期化の後、前記第Ｎ＋１のサブカウンタは、第Ｎのクロックより基準クロック周期の１／Ｐだけ位相が遅れた第Ｎ＋１のクロックを前記Ｍカウントし、該Ｍカウント終了時にその次段のサブカウンタを初期化し、
前記トリガ信号が基準クロックの（Ｍ＋１／Ｐ）周期毎に生成されることを特徴とするトリガ信号発生回路。
【００６１】
（付記２）付記１において、
前記サブカウンタは、それぞれ、前記Ｍカウントしたことを判定して前記第１〜第Ｐの出力信号を生成する計数終了判定回路を有することを特徴とするトリガ信号発生回路。
【００６２】
（付記３）付記２において、
分周比設定信号に応じて、前記計数終了判定回路が前記所定値Ｍを変更設定することを特徴とするトリガ信号発生回路。
【００６３】
（付記４）付記１において、
前記サブカウンタは、それぞれ、前段のサブカウンタの出力信号に応答して、初期値をサブカウンタにセットする初期化回路を有することを特徴とするトリガ信号発生回路。
【００６４】
（付記５）付記４において、
分周比設定信号に応じて、前記初期化回路が前記初期値を変更設定することを特徴とするクロック分周器。
【００６５】
（付記６）付記４または５において、
前記計数終了判定回路は、前記サブクロックが最大カウント値になった時に終了判定することを特徴とするトリガ信号発生回路。
【００６６】
（付記７）付記４において、
前記サブカウンタの出力信号が第１のレベルの期間中、前記初期化回路が前記サブカウンタを初期値にセットし、
前記サブカウンタの出力信号の第１のレベルの期間の長さを調整するタイミング調整回路を有することを特徴とするトリガ信号発生回路。
【００６７】
（付記８）付記１において、
前記サブカウンタの出力信号のタイミングをそれぞれ個別に調整する可変遅延回路を有することを特徴とするトリガ信号発生回路。
【００６８】
（付記９）付記８において、
前記トリガ信号のエッジタイミングを検出するタイミング検出回路を有し、当該タイミング検出回路は、当該タイミング検出に応じて、前記トリガ信号の周期と略一定にするよう前記可変遅延回路の遅延時間を調整することを特徴とするトリガ信号発生回路。
【００６９】
（付記１０）付記１において、
前記Ｐ個のサブカウンタのうち第Ｎ（Ｎは１〜Ｐ）のサブカウンタを、少なくとも、第Ｎ−１のサブカウンタの出力信号により初期化されてから、当該第Ｎのサブカウンタが前記Ｍカウント終了するまでの期間は、動作状態にし、それ以外の任意の期間において停止状態にする起動／停止制御回路を有することを特徴とするトリガ信号発生回路。
【００７０】
（付記１１）付記１０において、
起動／停止制御回路は、前記第Ｎ−１のサブカウンタの出力信号に応答して、前記第Ｎのサブカウンタを起動し、前記第Ｎ＋１のサブカウンタの出力信号に応答して、前記第Ｎのサブカウンタを停止することを特徴とするトリガ信号発生回路。
【００７１】
（付記１２）付記１乃至１０のいずれかのトリガ信号発生回路と、
前記トリガ信号を所定数分周して、前記基準クロックを分周した分周クロックを生成する分周回路とを有することを特徴とするクロック分周器。
【００７２】
（付記１３）付記１乃至１０のいずれかのトリガ信号発生回路と、
前記トリガ信号に同期して、４相クロック信号を順次生成する４相信号発生器とを有することを特徴とするクロック生成器。
【図面の簡単な説明】
【００７３】
【図１】第１の実施の形態におけるクロック分周器の概略構成図である。
【図２】第１の実施の形態におけるクロック分周器の具体的回路図である。
【図３】図２のクロック分周器の動作波形図である。
【図４】図２のクロック分周器の回路図である。
【図５】第１の実施の形態におけるクロック分周器の具体的回路図である。
【図６】図５のクロック分周器の動作波形図である。
【図７】第２の実施の形態におけるクロック分周器の構成図である。
【図８】図７のクロック分周器の具体的回路図である。
【図９】図８のクロック分周器の動作波形図である。
【図１０】第３の実施の形態におけるクロック分周器の構成図である。
【図１１】第３の実施の形態のクロック分周器の具体的回路図である。
【図１２】第４の実施の形態におけるクロック分周器の構成図である。
【図１３】第４の実施の形態におけるクロック分周器の構成図である。
【図１４】図１２，図１３のクロック分周器の動作波形図である。
【図１５】第４の実施の形態の変形例を示す図である。
【図１６】図１５の動作波形図である。
【図１７】第５の実施の形態におけるクロック分周器のトリガ発生回路の構成図である。
【図１８】図１７の具体的な回路図である。
【図１９】図１８の動作波形図である。
【図２０】第６の実施の形態におけるトリガ信号発生回路の応用例を示す図である。
【符号の説明】
【００７４】
１００：トリガ信号発生回路、２００：分周器
ＩＣ１〜ＩＣＰ：サブクロック、ＳＣ１〜ＳＣＰ：サブカウンタ
ＥＮＤ１〜ＥＮＤＰ：計数終了判定回路、ＳＴ１〜ＳＴＰ：初期化制御回路
ＳＲ１〜ＳＲＰ：サブカウンタ出力信号、１０：合成回路
ＴＲＧ：トリガ信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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