(57)【要約】【課題】本発明は、シェアードセンスアンプ方式のＦｅＲＡＭにおいて、ファティーグ試験に要するテスト時間を短縮できるようにすることを最も主要な特徴とする。【解決手段】たとえば、セルアレイ選択トランジスタ１２ａ，１２ｂの各ゲートにつながるセルアレイ選択信号線ＳＴ０、および、セルアレイ選択トランジスタ１３ａ，１３ｂの各ゲートにつながるセルアレイ選択信号線ＳＴ１は、オア回路１５ａ，１５ｂを介して、セルアレイ選択回路１６に接続されている。オア回路１５ａ，１５ｂの一方の入力端には、それぞれセルアレイ選択回路１６の出力が供給される。また、他方の入力端には、それぞれテスト制御信号ＦＴＧが供給される。これにより、ファティーグ試験時には、センスアンプ１１の両側のセルアレイＣＡ，ＣＡが同時に動作される構成とされている。【選択図】    図１
2005025878.tif 000002
【特許請求の範囲】
【請求項１】
センスアンプと、
前記センスアンプに接続されたビット線と、
前記ビット線に、前記センスアンプを挟んでそれぞれ接続された第１，第２の選択トランジスタと、
前記第１の選択トランジスタを介して前記ビット線に接続された、セルトランジスタおよび強誘電体キャパシタを用いた複数のメモリセルを含む第１のメモリセルアレイと、
前記第２の選択トランジスタを介して前記ビット線に接続された、セルトランジスタおよび強誘電体キャパシタを用いた複数のメモリセルを含む第２のメモリセルアレイと、
前記第１，第２の選択トランジスタをそれぞれ制御して、前記第１，第２のメモリセルアレイを同時に動作状態に設定する設定回路と、
前記ビット線の電位を制御する制御回路と
を具備したことを特徴とする半導体記憶装置。
【請求項２】
ファティーグ試験時に、前記制御回路により前記強誘電体キャパシタの電位差を制御することによって、前記設定回路により同時に動作状態に設定された前記第１，第２のメモリセルアレイに対して同時にテストを実施することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ビット線は、信号線対からなることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記セルトランジスタの各ゲート端子にはワード線がそれぞれ接続されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記第１，第２のメモリセルアレイは、それぞれ、前記複数のメモリセルが所定個づつ直列に接続された複数のメモリブロックを含み、前記複数のメモリブロックの一端が、ブロック選択トランジスタをそれぞれ介して前記ビット線に接続され、他端が、プレート線にそれぞれ接続されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
前記複数のメモリセルは、それぞれ、前記セルトランジスタのソース・ドレイン端子間に、前記強誘電体キャパシタが接続されていることを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記第１，第２のメモリセルアレイは、それぞれ、ゲート端子にワード線が接続された前記セルトランジスタのソース・ドレイン端子の一方に前記強誘電体キャパシタの一端を接続してなる前記複数のメモリセルを備え、
前記複数のメモリセルは、それぞれ、前記セルトランジスタのソース・ドレイン端子の他方が前記ビット線に接続され、前記強誘電体キャパシタの他端がプレート線に接続されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項８】
センスアンプと、
前記センスアンプに接続されたビット線と、
前記ビット線に、前記センスアンプを挟んでそれぞれ接続された第１，第２の選択トランジスタと、
前記第１の選択トランジスタを介して前記ビット線に接続された、セルトランジスタおよび強誘電体キャパシタを用いた複数のメモリセルを含む第１のメモリセルアレイと、
前記第２の選択トランジスタを介して前記ビット線に接続された、セルトランジスタおよび強誘電体キャパシタを用いた複数のメモリセルを含む第２のメモリセルアレイと、
前記第１，第２の選択トランジスタをそれぞれ制御して、前記第１，第２のメモリセルアレイを同時に動作状態に設定する設定回路と、
前記ビット線の電位を制御する制御回路と
を具備し、
前記制御回路により前記強誘電体キャパシタの電位差を制御することによって、前記設定回路により同時に動作状態に設定された前記第１，第２のメモリセルアレイに対して同時にテストを実施するようにしたことを特徴とする半導体記憶装置の試験方法。
【請求項９】
前記第１，第２のメモリセルアレイに対して同時に実施されるテストはファティーグ試験であることを特徴とする請求項８に記載の半導体記憶装置の試験方法。
【請求項１０】
前記ビット線は、信号線対からなることを特徴とする請求項８に記載の半導体記憶装置の試験方法。
【請求項１１】
前記第１，第２のメモリセルアレイは、それぞれ、ゲート端子にワード線が接続された前記セルトランジスタのソース・ドレイン端子間に、前記強誘電体キャパシタを接続してなる前記複数のメモリセルが、所定個づつ直列に接続された複数のメモリブロックを含み、前記複数のメモリブロックの一端がブロック選択トランジスタをそれぞれ介して前記ビット線に接続され、他端がプレート線にそれぞれ接続されていることを特徴とする請求項８に記載の半導体記憶装置の試験方法。
【請求項１２】
前記第１，第２のメモリセルアレイに対し、ファティーグ試験時には、所定の前記ワード線を選択し、全ての前記ブロック選択トランジスタを選択した状態において、前記ビット線の電位と前記プレート線の電位とを交互に繰り返し変化させることを特徴とする請求項１１に記載の半導体記憶装置の試験方法。
【請求項１３】
前記ファティーグ試験時、前記制御回路が前記ビット線に接続された第１の制御トランジスタを制御信号により導通状態とし、そのソースにパルス信号を印加することによって、前記ビット線の電位を制御することを特徴とする請求項１２に記載の半導体記憶装置の試験方法。
【請求項１４】
前記ファティーグ試験時には、前記ビット線に接続された第２の制御トランジスタを用いて前記ビット線の電位を電源電位まで上昇させ、かつ、前記ビット線に接続された第３の制御トランジスタを用いて前記ビット線の電位をグランド電位に下降させることを特徴とする請求項１２に記載の半導体記憶装置の試験方法。
【請求項１５】
前記第１，第２のメモリセルアレイに対し、ファティーグ試験時には、所定の前記ワード線を選択し、所定の前記ブロック選択トランジスタを選択した状態において、リード動作を実行させることを特徴とする請求項１１に記載の半導体記憶装置の試験方法。
【請求項１６】
前記ファティーグ試験時、前記制御回路が前記ビット線に接続された第１の制御トランジスタを制御信号により導通状態とし、そのソースにパルス信号を印加することによって、前記ビット線の電位を制御することを特徴とする請求項１５に記載の半導体記憶装置の試験方法。
【請求項１７】
前記ファティーグ試験時には、前記ビット線に接続された第２の制御トランジスタを用いて前記ビット線の電位を電源電位まで上昇させ、かつ、前記ビット線に接続された第３の制御トランジスタを用いて前記ビット線の電位をグランド電位に下降させることを特徴とする請求項１５に記載の半導体記憶装置の試験方法。
【請求項１８】
前記第１，第２のメモリセルアレイは、それぞれ、ゲート端子にワード線が接続された前記セルトランジスタのソース・ドレイン端子の一方に前記強誘電体キャパシタの一端を接続してなる前記複数のメモリセルを備え、
前記複数のメモリセルは、それぞれ、前記セルトランジスタのソース・ドレイン端子の他方が前記ビット線に接続され、前記強誘電体キャパシタの他端がプレート線に接続されていることを特徴とする請求項８に記載の半導体記憶装置の試験方法。
【請求項１９】
前記第１，第２のメモリセルアレイに対し、ファティーグ試験時には、全ての前記ワード線を選択した状態において、前記ビット線の電位と前記プレート線の電位とを交互に繰り返し変化させることを特徴とする請求項１８に記載の半導体記憶装置の試験方法。
【請求項２０】
前記ファティーグ試験時、前記制御回路が前記ビット線に接続された第１の制御トランジスタを制御信号により導通状態とし、そのソースにパルス信号を印加することによって、前記ビット線の電位を制御することを特徴とする請求項１９に記載の半導体記憶装置の試験方法。
【請求項２１】
前記ファティーグ試験時には、前記ビット線に接続された第２の制御トランジスタを用いて前記ビット線の電位を電源電位まで上昇させ、かつ、前記ビット線に接続された第３の制御トランジスタを用いて前記ビット線の電位をグランド電位に下降させることを特徴とする請求項１９に記載の半導体記憶装置の試験方法。
【請求項２２】
前記第１，第２のメモリセルアレイに対し、ファティーグ試験時には、所定の前記ワード線を選択した状態において、リード動作を実行させることを特徴とする請求項１８に記載の半導体記憶装置の試験方法。
【請求項２３】
前記ファティーグ試験時、前記制御回路が前記ビット線に接続された第１の制御トランジスタを制御信号により導通状態とし、そのソースにパルス信号を印加することによって、前記ビット線の電位を制御することを特徴とする請求項２２に記載の半導体記憶装置の試験方法。
【請求項２４】
前記ファティーグ試験時には、前記ビット線に接続された第２の制御トランジスタを用いて前記ビット線の電位を電源電位まで上昇させ、かつ、前記ビット線に接続された第３の制御トランジスタを用いて前記ビット線の電位をグランド電位に下降させることを特徴とする請求項２２に記載の半導体記憶装置の試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置およびその試験方法に関するもので、特に、強誘電体キャパシタ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｃａｐａｃｉｔｏｒ）を用いた不揮発性の半導体記憶装置（ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ））に関する。
【０００２】
【従来の技術】
近年、半導体記憶装置の一つとして、強誘電体キャパシタを用いたＦｅＲＡＭが注目されている。ＦｅＲＡＭには、ＴＣ並列ユニット直列接続型強誘電体メモリが用いられている。ＴＣ並列ユニット直列接続型強誘電体メモリとは、セルトランジスタ（Ｔ）のソース・ドレイン端子間に強誘電体キャパシタ（Ｃ）の両端をそれぞれ接続してセルユニット（メモリセル）とし、このセルユニットを複数直列に接続したものである。このような構成のＦｅＲＡＭは、不揮発性であり、しかも書き換え回数が１０の１２乗、読み出し時間，書き込み時間がＤＲＡＭ（Ｄｙｎａｍｉｃ  ＲＡＭ）程度、２．５Ｖから５Ｖの低電圧動作が可能などの長所がある。そのため、全メモリ市場を席巻する可能性がある（たとえば、特許文献１参照）。
【０００３】
図１１は、従来のＦｅＲＡＭの構成例を示すものである。なお、ここでは、２つのセルアレイがセンスアンプの両側にそれぞれ接続される、シェアードセンスアンプ方式を採用するＦｅＲＡＭを例に説明する。
【０００４】
図１１に示すように、このＦｅＲＡＭの各セルアレイＣＡは、セルトランジスタ（Ｔ）１０１と強誘電体キャパシタ（Ｃ）１０２とが並列に接続された複数のメモリセル（セルユニット）ＭＣを直列に接続したＴＣ並列ユニット直列接続型強誘電体メモリを含む、複数のメモリブロックＭＢを有している。各メモリブロックＭＢの一方の端子はプレート線ＰＬ（この例の場合、ＰＬ０またはＰＬ１）に接続され、他方の端子はブロック選択トランジスタ１０３を介して、ビット線ＢＬまたは／ＢＬに接続されている。ブロック選択トランジスタ１０３の各ゲートは、ブロック選択信号線ＢＳ（この例の場合、ＢＳ００，ＢＳ０１，ＢＳ１０，ＢＳ１１）に接続されている。
【０００５】
セルトランジスタ１０１の各ゲートには、ワード線ＷＬ（この例の場合、ＷＬ００，ＷＬ０１，〜，ＷＬ０ｎまたはＷＬ１０，ＷＬ１１，〜，ＷＬ１ｎ）が接続されている。ビット線ＢＬおよび／ＢＬは、それぞれ、セルアレイ選択トランジスタ１０４を介して、シェアード方式のセンスアンプ（Ｓ／Ａ）１０５に接続されている。セルアレイ選択トランジスタ１０４の各ゲートには、セルアレイ選択信号線ＳＴ０またはＳＴ１が接続されている。セルアレイ選択信号線ＳＴ０またはＳＴ１の各ゲートは、セルアレイ選択回路１０７に接続されている。
【０００６】
セルアレイ選択回路１０７には、Ｎ＋１本のアドレス信号線ＡＤｘ（ｘ＝０，〜，ｎ）が接続されている。このセルアレイ選択回路１０７は、たとえば、アドレス信号線ＡＤｘを介して供給されるアドレス信号に応じて、対応するセルアレイ選択信号線ＳＴ０，ＳＴ１のいずれか一方を選択するように構成されている。
【０００７】
また、ビット線ＢＬには、ｎＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ１０６ａのドレインが接続されている。ｎＭＯＳトランジスタ１０６ａのソースは信号線ＶＢＬＲ０に接続され、ゲートは信号線ＢＥＱＬに接続されている。ビット線／ＢＬには、ｎＭＯＳトランジスタ１０６ｂのドレインが接続されている。ｎＭＯＳトランジスタ１０６ｂのソースは信号線ＶＢＬＲ１に接続され、ゲートは信号線ＢＥＱＬに接続されている。
【０００８】
このような構成において、所定のメモリセルＭＣａにアクセスするノーマルアクセス時においては、たとえば図１２に示すように、選択したメモリセルＭＣａに接続されているワード線ＷＬ０１の電位をロウレベル“Ｌ（ＬＯＷ）”にする。それ以外のワード線ＷＬの電位はハイレベル“Ｈ（ＨＩＧＨ）”のままである。また、ブロック選択信号線ＢＳ００，ＢＳ０１の電位を“Ｈ”にする。このとき、他のブロック選択信号線ＢＳ１０，ＢＳ１１の電位は“Ｌ”のままである。さらに、セルアレイ選択回路１０７により、セルアレイ選択信号線ＳＴ０の電位を“Ｈ”にする。このとき、セルアレイ選択信号線ＳＴ１の電位は“Ｌ”のままである。こうして、選択した所定のメモリセルＭＣａへのアクセスが行われる。
【０００９】
上記のように、ノーマルアクセス時においては、データ破壊を防ぐため、セルアレイ選択信号線ＳＴ０およびＳＴ１が同時に“Ｈ”になることはない。つまり、ＦｅＲＡＭの場合、センスアンプ１０５にシェアード接続される２つのセルアレイＣＡに対して、同時にアクセスすることは禁止されている。
【００１０】
一方、耐久（疲労）テストであるファティーグ試験においては、たとえば図１３（ａ）に示すように、テストするメモリセルＭＣのワード線ＷＬの電位を“Ｌ”にする。また、セルアレイ選択回路１０７により、対応するセルアレイ選択信号線ＳＴ０またはＳＴ１（図１１参照）の電位を“Ｈ”にする。さらに、選択したセルアレイＣＡのブロック選択信号線ＢＳの電位を全て“Ｈ”にする（図１３（ｂ）参照）。そして、対応するプレート線ＰＬ０またはＰＬ１の電位、および、ビット線ＢＬ，／ＢＬの電位を交互に繰り返しスイングさせる（図１３（ｃ），図１３（ｄ）参照）。
【００１１】
このように、ファティーグ試験時においても、ノーマルアクセス時の場合と同様に、センスアンプ１０５にシェアード接続される２つのセルアレイＣＡのうち、一方のセルアレイＣＡだけを動作させるようになっている。
【００１２】
図１４は、従来のＦｅＲＡＭの他の構成例を示すものである。なお、ここでは、２つのセルアレイがセンスアンプの両側にそれぞれ接続される、シェアードセンスアンプ方式を採用するＦｅＲＡＭを例に説明する。
【００１３】
図１４に示すように、このＦｅＲＡＭの各セルアレイＣＡは、それぞれ、セルトランジスタ（Ｔ）２０１と強誘電体キャパシタ（Ｃ）２０２とが直列に接続された複数のメモリセル（セルユニット）ＭＣを有している。各メモリセルＭＣにおいて、強誘電体キャパシタ２０２の一方の端子はプレート線ＰＬ（この例の場合、ＰＬ０，ＰＬ１，ＰＬ２，ＰＬ３のいずれか）に接続され、他方の端子はセルトランジスタ２０１を介して、ビット線ＢＬまたは／ＢＬに接続されている。
【００１４】
セルトランジスタ２０１の各ゲートには、ワード線ＷＬ（この例の場合、ＷＬ００，ＷＬ０１，ＷＬ０２またはＷＬ１０，ＷＬ１１，ＷＬ１２）が接続されている。ビット線ＢＬおよび／ＢＬは、それぞれ、セルアレイ選択トランジスタ２０４を介して、シェアード方式のセンスアンプ２０５に接続されている。セルアレイ選択トランジスタ２０４の各ゲートには、セルアレイ選択信号線ＳＴ０またはＳＴ１が接続されている。セルアレイ選択信号線ＳＴ０またはＳＴ１は、セルアレイ選択回路２０７に接続されている。
【００１５】
セルアレイ選択回路２０７には、Ｎ＋１本のアドレス信号線ＡＤｘ（ｘ＝０〜ｎ）が接続されている。このセルアレイ選択回路２０７は、たとえば、アドレス信号線ＡＤｘを介して供給されるアドレス信号に応じて、対応するセルアレイ選択信号線ＳＴ０，ＳＴ１のいずれか一方を選択するように構成されている。
【００１６】
また、ビット線ＢＬには、ｎＭＯＳトランジスタ２０６ａのドレインが接続されている。ｎＭＯＳトランジスタ２０６ａのソースは信号線ＶＢＬＲ０に接続され、ゲートは信号線ＢＥＱＬに接続されている。ビット線／ＢＬには、ｎＭＯＳトランジスタ２０６ｂのドレインが接続されている。ｎＭＯＳトランジスタ２０６ｂのソースは信号線ＶＢＬＲ１に接続され、ゲートは信号線ＢＥＱＬに接続されている。
【００１７】
このような構成において、所定のメモリセルＭＣｂにアクセスするノーマルアクセス時においては、たとえば図１５に示すように、選択したメモリセルＭＣｂに接続されているワード線ＷＬ０１の電位を“Ｈ”にする。また、セルアレイ選択回路２０７により、セルアレイ選択信号線ＳＴ０の電位を“Ｈ”にする。こうして、選択した所定のメモリセルＭＣｂへのアクセスが行われる。
【００１８】
上記のように、ノーマルアクセス時においては、データ破壊を防ぐため、セルアレイ選択信号線ＳＴ０およびＳＴ１が同時に“Ｈ”になることはない。つまり、この構成のＦｅＲＡＭの場合にも、センスアンプ２０５にシェアード接続される２つのセルアレイＣＡに対して、同時にアクセスすることは禁止されている。
【００１９】
一方、ファティーグ試験においては、たとえば図１６（ａ）に示すように、テストするメモリセルＭＣのワード線ＷＬの電位を“Ｈ”にする。また、セルアレイ選択回路２０７により、対応するセルアレイ選択信号線ＳＴ０またはＳＴ１（図１４参照）の電位を“Ｈ”にする。そして、対応するプレート線ＰＬの電位およびビット線ＢＬ，／ＢＬの電位を交互に繰り返しスイングさせる（図１６（ｂ），図１６（ｃ）参照）。
【００２０】
このＦｅＲＡＭの場合も、ファティーグ試験時においては、ノーマルアクセス時の場合と同様に、センスアンプ２０５にシェアード接続される２つのセルアレイＣＡのうち、一方のセルアレイＣＡだけを動作させるようになっている。
【００２１】
【特許文献１】
特開平１０−２５５４８３
【００２２】
【発明が解決しようとする課題】
上記したように、シェアードセンスアンプ方式を採用するＦｅＲＡＭの場合、ファティーグ試験時にも、センスアンプにシェアード接続される２つのセルアレイのうちの一方のセルアレイしか動作させていないため、２つのセルアレイを個々にテストしなければならず、これがテスト時間を増加させる要因となっていた。
【００２３】
そこで、この発明は、センスアンプに接続される２つのセルアレイを同時にテストでき、テスト時間を短縮することが可能な半導体記憶装置およびその試験方法を提供することを目的としている。
【００２４】
【課題を解決するための手段】
本願発明の一態様によれば、センスアンプと、前記センスアンプに接続されたビット線と、前記ビット線に、前記センスアンプを挟んでそれぞれ接続された第１，第２の選択トランジスタと、前記第１の選択トランジスタを介して前記ビット線に接続された、セルトランジスタおよび強誘電体キャパシタを用いた複数のメモリセルを含む第１のメモリセルアレイと、前記第２の選択トランジスタを介して前記ビット線に接続された、セルトランジスタおよび強誘電体キャパシタを用いた複数のメモリセルを含む第２のメモリセルアレイと、前記第１，第２の選択トランジスタをそれぞれ制御して、前記第１，第２のメモリセルアレイを同時に動作状態に設定する設定回路と、前記ビット線の電位を制御する制御回路とを具備したことを特徴とする半導体記憶装置が提供される。
【００２５】
また、本願発明の一態様によれば、センスアンプと、前記センスアンプに接続されたビット線と、前記ビット線に、前記センスアンプを挟んでそれぞれ接続された第１，第２の選択トランジスタと、前記第１の選択トランジスタを介して前記ビット線に接続された、セルトランジスタおよび強誘電体キャパシタを用いた複数のメモリセルを含む第１のメモリセルアレイと、前記第２の選択トランジスタを介して前記ビット線に接続された、セルトランジスタおよび強誘電体キャパシタを用いた複数のメモリセルを含む第２のメモリセルアレイと、前記第１，第２の選択トランジスタをそれぞれ制御して、前記第１，第２のメモリセルアレイを同時に動作状態に設定する設定回路と、前記ビット線の電位を制御する制御回路とを具備し、前記制御回路により前記強誘電体キャパシタの電位差を制御することによって、前記設定回路により同時に動作状態に設定された前記第１，第２のメモリセルアレイに対して同時にテストを実施するようにしたことを特徴とする半導体記憶装置の試験方法が提供される。
【００２６】
上記した構成によれば、センスアンプにシェアード接続された２つのセルアレイを同時に動作させることが可能になる。これにより、テスト時間を従来の半分程度に短縮できるようになるものである。
【００２７】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００２８】
（第１の実施形態）
図１は、本発明の第１の実施形態にしたがったＦｅＲＡＭの構成例を示すものである。このＦｅＲＡＭの場合、センスアンプ１１に対して２つのセルアレイＣＡがシェアード接続される、シェアードセンスアンプ方式が用いられている。
【００２９】
すなわち、シェアード方式のセンスアンプ（Ｓ／Ａ）１１には、相補の信号線対であるビット線ＢＬおよび／ＢＬが接続されている。上記ビット線ＢＬおよび／ＢＬには、セルアレイ選択トランジスタ１２ａ，１２ｂを介して、セルアレイＣＡが接続されている。また、上記ビット線ＢＬおよび／ＢＬには、セルアレイ選択トランジスタ１３ａ，１３ｂを介して、セルアレイＣＡが接続されている。このように、各セルアレイＣＡは、センスアンプ１１を挟んで、その両側にそれぞれ配置されている（シェアードセンスアンプ方式）。
【００３０】
各セルアレイＣＡは、複数のメモリブロックＭＢを有している。メモリブロックＭＢのそれぞれは、セルトランジスタ（Ｔ）１と強誘電体キャパシタ（Ｃ）２とが並列に接続された複数のメモリセル（セルユニット）ＭＣを直列に接続したＴＣ並列ユニット直列接続型強誘電体メモリを含んでいる。各メモリブロックＭＢの一方の端子はプレート線ＰＬｋ（ｋ＝０，〜，ｋ）のいずれかに接続され、他方の端子はブロック選択トランジスタ１４をそれぞれ介して、ビット線ＢＬまたは／ＢＬに接続されている。ブロック選択トランジスタ１４の各ゲートは、ブロック選択信号線ＢＳ（この例の場合、ＢＳ００〜ＢＳｋ０，ＢＳ０１〜ＢＳｋ１およびＢＳ１０〜，ＢＳ１１〜）に接続されている。
【００３１】
セルトランジスタ１の各ゲートには、ワード線ＷＬ（この例の場合、ＷＬ００〜ＷＬ０ｎ，ＷＬｋ０〜ＷＬｋｎ，ＷＬ１０〜ＷＬ１ｎ）が接続されている。セルアレイ選択トランジスタ１２ａ，１２ｂの各ゲートにはセルアレイ選択信号線ＳＴ０が、また、セルアレイ選択トランジスタ１３ａ，１３ｂの各ゲートにはセルアレイ選択信号線ＳＴ１が、それぞれ接続されている。セルアレイ選択信号線ＳＴ０，ＳＴ１は、それぞれ、オア回路１５ａ，１５ｂを介して、セルアレイ選択回路１６に接続されている。
【００３２】
セルアレイ選択回路１６には、Ｎ＋１本のアドレス信号線ＡＤｘ（ｘ＝０，〜，ｎ）が接続されている。このセルアレイ選択回路１６は、アドレス信号線ＡＤｘを介して供給されるアドレス信号に応じて、対応するセルアレイ選択信号線ＳＴ０またはＳＴ１のいずれか一方を選択するもので、たとえば図２に示すように、アドレス信号線ＡＤｘの電位の少なくとも１つが一定期間ハイレベル“Ｈ”になると、セルアレイ選択信号線ＳＴ０を選択する、つまり、セルアレイ選択信号線ＳＴ０の電位を“Ｈ”に、セルアレイ選択信号線ＳＴ１の電位をロウレベル“Ｌ”に設定するように構成されている。
【００３３】
オア回路１５ａ，１５ｂの一方の入力端には、それぞれ上記セルアレイ選択回路１６の出力が供給されている。また、他方の入力端には、それぞれファティーグ試験を示すテスト制御信号ＦＴＧが供給されるようになっている。テスト制御信号ＦＴＧが“Ｈ”になっている間は、たとえば図３に示すように、アドレス信号に関わらず、セルアレイ選択信号線ＳＴ０およびＳＴ１の電位が共に“Ｈ”になる。これにより、ファティーグ試験時には、センスアンプ１１の両側のセルアレイＣＡ，ＣＡが同時に動作状態に設定されることになる。
【００３４】
なお、テスト制御信号ＦＴＧが“Ｌ”の間は、セルアレイ選択信号線ＳＴ０またはＳＴ１のいずれか一方が“Ｌ（または、両方とも“Ｌ”）”になる。これにより、たとえばノーマルアクセス時には、センスアンプ１１のどちらか一方のセルアレイＣＡだけが動作状態に設定されることになる。
【００３５】
ビット線ＢＬには、ｎＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ１７ａのドレインが接続されている。ｎＭＯＳトランジスタ１７ａのソースは信号線ＶＢＬＲ０に接続され、ゲートは信号線ＢＥＱＬに接続されている。ビット線／ＢＬには、ｎＭＯＳトランジスタ１７ｂのドレインが接続されている。ｎＭＯＳトランジスタ１７ｂのソースは信号線ＶＢＬＲ１に接続され、ゲートは信号線ＢＥＱＬに接続されている。なお、各信号線ＢＥＱＬ，ＶＢＬＲ０，ＶＢＬＲ１は、制御回路３１によって制御されるようになっている。
【００３６】
このような構成において、上記ファティーグ試験（たとえば、メモリセルＭＣａのテスト）時には、所定のワード線ＷＬ０１，ＷＬｋ１，ＷＬ１１，〜の電位を“Ｌ”にする。また、全てのブロック選択信号線ＢＳ００，ＢＳ０１，ＢＳｋ０，ＢＳｋ１，ＢＳ１０，ＢＳ１１，〜の電位を“Ｈ”にする。また、テスト制御信号ＦＴＧを“Ｈ”にし、オア回路１５ａ，１５ｂの出力であるセルアレイ選択信号線ＳＴ０およびＳＴ１の電位を共に“Ｈ”にする。これにより、センスアンプ１１にシェアード接続される、２つのセルアレイＣＡ，ＣＡを同時に動作させる。そして、動作する２つのセルアレイＣＡ，ＣＡの、プレート線ＰＬ０，ＰＬ１，〜，ＰＬｋの電位をスイングさせる。また、制御回路３１によって信号線ＢＥＱＬを制御し、ｎＭＯＳトランジスタ１７ａ，１７ｂの各ゲートに装置の外部からのパルス信号を印加（“Ｈ”に固定）して、ビット線ＢＬおよび／ＢＬの電位をスイングさせる。こうして、ビット線ＢＬ，／ＢＬの電位とプレート線ＰＬｋ（ｋ＝０，〜，ｋ）の電位とを交互に繰り返し変化させることにより、動作する２つのセルアレイＣＡ，ＣＡに対し、所望のファティーグ試験が同時に実施される。
【００３７】
こうすることにより、ファティーグ試験時にのみ、センスアンプ１１にシェアード接続される２つのセルアレイＣＡ，ＣＡを同時に動作させることが可能となり、ノーマルアクセス時のデータ破壊を防ぎつつ、ファティーグ試験に要するテスト時間を半減させることが可能となる。
【００３８】
なお、上記した第１の実施形態においては、プレート線ＰＬｋ（ｋ＝０，〜，ｋ）の電位とビット線ＢＬおよび／ＢＬの電位とを交互に繰り返しスイングさせることによって、ファティーグ試験を実施するようにした場合を例に説明した。これに限らず、たとえば図４に示すように、センスアンプ１１にシェアード接続される２つのセルアレイＣＡ，ＣＡを同時に動作させた状態において、さらに通常のリード動作と同様の動作を実行させることによっても、ファティーグ試験を実施することは可能である。
【００３９】
すなわち、ファティーグ試験を行う場合において、テスト制御信号ＦＴＧを“Ｈ”にし、オア回路１５ａ，１５ｂの出力であるセルアレイ選択信号線ＳＴ０およびＳＴ１の電位を共に“Ｈ”にする。また、選択するメモリセルＭＣａのワード線ＷＬ０１，ＷＬ１１の電位を“Ｌ”にする。また、選択するブロック選択信号線ＢＳ００，ＢＳ０１，ＢＳ１０，ＢＳ１１の電位だけを“Ｈ”にする。こうして、センスアンプ１１にシェアード接続される２つのセルアレイＣＡ，ＣＡを同時に動作させた状態において、通常のリード動作と同様の動作を実行させる。
【００４０】
このように、図１に示した構成において、同時に動作する２つのセルアレイＣＡ，ＣＡに対し、上記のファティーグ試験を実施するとともに、通常のリード動作と同様の動作を実行させることによっても、テスト時間を短縮させることが可能である。
【００４１】
（第２の実施形態）
図５は、本発明の第２の実施形態にしたがったＦｅＲＡＭの構成例を示すものである。ここでは、上記ファティーグ試験時において、電源電位２１に接続されたｎＭＯＳトランジスタ２２ａ，２２ｂ、および、グランド電位２３に接続されたｐＭＯＳトランジスタ２４ａ，２４ｂを用いて、ビット線ＢＬおよび／ＢＬの電位をスイングさせるように構成した場合について説明する。なお、図１と同一部分には同一符号を付し、詳しい説明は割愛する。
【００４２】
この実施形態の場合、ビット線ＢＬおよび／ＢＬには、上記ｎＭＯＳトランジスタ１７ａ，１７ｂに代えて、ｎＭＯＳトランジスタ２２ａ，２２ｂおよびｐＭＯＳトランジスタ２４ａ，２４ｂが接続されている。すなわち、ｎＭＯＳトランジスタ２２ａ，２２ｂの各ゲートには、信号線ＢＥＱＬが共通に接続されている。各ソースは電源電位２１に接続され、各ドレインはビット線ＢＬまたは／ＢＬのいずれかに接続されている。ｐＭＯＳトランジスタ２４ａ，２４ｂの各ゲートには、信号線ＢＥＱＬＰが共通に接続されている。各ソースはグランド電位２３に接続され、各ドレインはビット線ＢＬまたは／ＢＬのいずれかに接続されている。なお、各信号線ＢＥＱＬ，ＢＥＱＬＰは、制御回路３２によって制御されるようになっている。
【００４３】
このような構成において、上記ファティーグ試験（たとえば、メモリセルＭＣａのテスト）を行う場合、テスト制御信号ＦＴＧを“Ｈ”にし、オア回路１５ａ，１５ｂの出力であるセルアレイ選択信号線ＳＴ０およびＳＴ１の電位を共に“Ｈ”にする。また、テストするメモリセルＭＣａのワード線ＷＬ０１，ＷＬｋ１，ＷＬ１１，〜の電位を“Ｌ”に、全てのブロック選択信号線ＢＳ００，ＢＳ０１，ＢＳｋ０，ＢＳｋ１，ＢＳ１０，ＢＳ１１，〜の電位を“Ｈ”にする。そして、動作する２つのセルアレイＣＡ，ＣＡに対し、プレート線ＰＬ０，ＰＬ１，〜，ＰＬｋの電位をスイングさせる。
【００４４】
また、制御回路３２によって、ｎＭＯＳトランジスタ２２ａ，２２ｂの各ゲートにつながる信号線ＢＥＱＬ、および、ｐＭＯＳトランジスタ２４ａ，２４ｂの各ゲートにつながる信号線ＢＥＱＬＰを制御して、ビット線ＢＬおよび／ＢＬの電位をスイングさせる。この場合、制御回路３２は、ｎＭＯＳトランジスタ２２ａ，２２ｂを用いてビット線ＢＬ，／ＢＬの電位を電源電位２１まで上昇させ、ｐＭＯＳトランジスタ２４ａ，２４ｂを用いてビット線ＢＬ，／ＢＬの電位をグランド電位２３に下降させる。こうして、ビット線ＢＬ，／ＢＬの電位とプレート線ＰＬｋ（ｋ＝０，〜，ｋ）の電位とを交互に繰り返し変化させることにより、動作する２つのセルアレイＣＡ，ＣＡに対し、所望のファティーグ試験が同時に実施される。
【００４５】
このような構成によっても、第１の実施形態の場合と同様に、ノーマルアクセス時のデータ破壊を防ぎつつ、ファティーグ試験に要するテスト時間を半減させることが可能である。
【００４６】
なお、上記した第２の実施形態においては、プレート線ＰＬｋ（ｋ＝０，〜，ｋ）の電位とビット線ＢＬおよび／ＢＬの電位とを交互に繰り返しスイングさせることによって、ファティーグ試験を実施するようにした場合を例に説明した。これに限らず、たとえば図６に示すように、センスアンプ１１にシェアード接続される２つのセルアレイＣＡ，ＣＡを同時に動作させた状態において、さらに通常のリード動作と同様の動作を実行させることによっても、ファティーグ試験を実施することは可能である。
【００４７】
すなわち、ファティーグ試験を行う場合において、テスト制御信号ＦＴＧを“Ｈ”にし、オア回路１５ａ，１５ｂの出力であるセルアレイ選択信号線ＳＴ０およびＳＴ１の電位を共に“Ｈ”にする。また、選択するメモリセルＭＣａのワード線ＷＬ０１，ＷＬ１１の電位を“Ｌ”にする。また、選択するブロック選択信号線ＢＳ００，ＢＳ０１，ＢＳ１０，ＢＳ１１の電位だけを“Ｈ”にする。こうして、センスアンプ１１にシェアード接続される２つのセルアレイＣＡ，ＣＡを同時に動作させた状態において、通常のリード動作と同様の動作を実行させる。
【００４８】
このように、図５に示した構成において、同時に動作する２つのセルアレイＣＡ，ＣＡに対し、上記のファティーグ試験を実施するとともに、通常のリード動作と同様の動作を実行させることによっても、テスト時間を短縮させることが可能である。
【００４９】
（第３の実施形態）
図７は、本発明の第３の実施形態にしたがったＦｅＲＡＭの構成例を示すものである。ここでは、メモリセルアレイＣＡのそれぞれが、セルトランジスタ（Ｔ）１と強誘電体キャパシタ（Ｃ）２とが直列に接続された複数のメモリセル（セルユニット）ＭＣにより構成されてなる場合を例に説明する。なお、図１と同一部分には同一符号を付し、詳しい説明は割愛する。
【００５０】
すなわち、シェアード方式のセンスアンプ（Ｓ／Ａ）１１には、相補の信号線対であるビット線ＢＬおよび／ＢＬが接続されている。上記ビット線ＢＬおよび／ＢＬには、セルアレイ選択トランジスタ１２ａ，１２ｂを介して、セルアレイＣＡが接続されている。また、上記ビット線ＢＬおよび／ＢＬには、セルアレイ選択トランジスタ１３ａ，１３ｂを介して、セルアレイＣＡが接続されている。このように、各セルアレイＣＡは、センスアンプ１１を挟んで、その両側にそれぞれ配置されている（シェアードセンスアンプ方式）
各セルアレイＣＡは、１つのセルトランジスタ１と１つの強誘電体キャパシタ２とを含む、複数のメモリセル（セルユニット）ＭＣを有して構成されている。各メモリセルＭＣにおいて、強誘電体キャパシタ２の一方の端子はプレート線ＰＬｋ（ｋ＝０，〜，ｋ）のいずれかに接続され、他方の端子はセルトランジスタ１をそれぞれ介して、ビット線ＢＬまたは／ＢＬに接続されている。
【００５１】
セルトランジスタ１の各ゲートには、ワード線ＷＬ（この例の場合、ＷＬ００〜ＷＬ０ｋ，ＷＬ１０〜）が接続されている。セルアレイ選択トランジスタ１２ａ，１２ｂの各ゲートにはセルアレイ選択信号線ＳＴ０が、また、セルアレイ選択トランジスタ１３ａ，１３ｂの各ゲートにはセルアレイ選択信号線ＳＴ１が、それぞれ接続されている。セルアレイ選択信号線ＳＴ０，ＳＴ１は、それぞれ、オア回路１５ａ，１５ｂを介して、セルアレイ選択回路１６に接続されている。
【００５２】
このような構成において、上記ファティーグ試験（たとえば、メモリセルＭＣａのテスト）時には、全てのワード線ＷＬ００〜ＷＬ０ｋ，ＷＬ１０〜の電位を“Ｈ”にする。また、テスト制御信号ＦＴＧを“Ｈ”にし、オア回路１５ａ，１５ｂの出力であるセルアレイ選択信号線ＳＴ０およびＳＴ１の電位を共に“Ｈ”にする。これにより、センスアンプ１１にシェアード接続される、２つのセルアレイＣＡ，ＣＡを同時に動作させる。そして、動作する２つのセルアレイＣＡ，ＣＡの、プレート線ＰＬ０，ＰＬ１，ＰＬ２，ＰＬ３，〜，ＰＬｋの電位をスイングさせる。
【００５３】
また、制御回路３１によって信号線ＢＥＱＬを制御し、ｎＭＯＳトランジスタ１７ａ，１７ｂの各ゲートに装置の外部からのパルス信号を印加（“Ｈ”に固定）して、ビット線ＢＬおよび／ＢＬの電位をスイングさせる。こうして、ビット線ＢＬ，／ＢＬの電位とプレート線ＰＬｋ（ｋ＝０，〜，ｋ）の電位とを交互に繰り返し変化させることにより、動作する２つのセルアレイＣＡ，ＣＡに対し、所望のファティーグ試験が同時に実施される。
【００５４】
こうすることにより、ファティーグ試験時にのみ、センスアンプ１１にシェアード接続される２つのセルアレイＣＡ，ＣＡを同時に動作させることが可能となり、ノーマルアクセス時のデータ破壊を防ぎつつ、ファティーグ試験に要するテスト時間を半減させることが可能となる。
【００５５】
なお、上記した第３の実施形態においては、プレート線ＰＬｋ（ｋ＝０，〜，ｋ）の電位とビット線ＢＬおよび／ＢＬの電位とを交互に繰り返しスイングさせることによって、ファティーグ試験を実施するようにした場合を例に説明した。これに限らず、たとえば図８に示すように、センスアンプ１１にシェアード接続される２つのセルアレイＣＡ，ＣＡを同時に動作させた状態において、さらに通常のリード動作と同様の動作を実行させることによっても、ファティーグ試験を実施することは可能である。
【００５６】
すなわち、ファティーグ試験を行う場合において、テスト制御信号ＦＴＧを“Ｈ”にし、オア回路１５ａ，１５ｂの出力であるセルアレイ選択信号線ＳＴ０およびＳＴ１の電位を共に“Ｈ”にする。また、選択するメモリセルＭＣａのワード線ＷＬ０１，ＷＬ１１の電位を“Ｌ”にする。こうして、センスアンプ１１にシェアード接続される２つのセルアレイＣＡ，ＣＡを同時に動作させた状態において、通常のリード動作と同様の動作を実行させる。
【００５７】
このように、図７に示した構成において、同時に動作する２つのセルアレイＣＡ，ＣＡに対し、上記のファティーグ試験を実施するとともに、通常のリード動作と同様の動作を実行させることによっても、テスト時間を短縮させることが可能である。
【００５８】
（第４の実施形態）
図９は、本発明の第４の実施形態にしたがったＦｅＲＡＭの構成例を示すものである。ここでは、上記ファティーグ試験時において、電源電位２１に接続されたｎＭＯＳトランジスタ２２ａ，２２ｂ、および、グランド電位２３に接続されたｐＭＯＳトランジスタ２４ａ，２４ｂを用いて、ビット線ＢＬおよび／ＢＬの電位をスイングさせるように構成した場合について説明する。なお、図７と同一部分には同一符号を付し、詳しい説明は割愛する。
【００５９】
この実施形態の場合、ビット線ＢＬおよび／ＢＬには、上記ｎＭＯＳトランジスタ１７ａ，１７ｂに代えて、ｎＭＯＳトランジスタ２２ａ，２２ｂおよびｐＭＯＳトランジスタ２４ａ，２４ｂが接続されている。すなわち、ｎＭＯＳトランジスタ２２ａ，２２ｂの各ゲートには、信号線ＢＥＱＬが共通に接続されている。各ソースは電源電位２１に接続され、各ドレインはビット線ＢＬまたは／ＢＬのいずれかに接続されている。ｐＭＯＳトランジスタ２４ａ，２４ｂの各ゲートには、信号線ＢＥＱＬＰが共通に接続されている。各ソースはグランド電位２３に接続され、各ドレインはビット線ＢＬまたは／ＢＬのいずれかに接続されている。なお、各信号線ＢＥＱＬ，ＢＥＱＬＰは、制御回路３２によって制御されるようになっている。
【００６０】
このような構成において、上記ファティーグ試験（たとえば、メモリセルＭＣａのテスト）を行う場合、テスト制御信号ＦＴＧを“Ｈ”にし、オア回路１５ａ，１５ｂの出力であるセルアレイ選択信号線ＳＴ０およびＳＴ１の電位を共に“Ｈ”にする。また、全てのワード線ＷＬ００〜ＷＬ０ｋ，ＷＬ１０〜の電位を“Ｈ”にする。そして、動作する２つのセルアレイＣＡ，ＣＡに対し、プレート線ＰＬ０，ＰＬ１，〜，ＰＬｋの電位をスイングさせる。
【００６１】
また、制御回路３２によって、ｎＭＯＳトランジスタ２２ａ，２２ｂの各ゲートにつながる信号線ＢＥＱＬ、および、ｐＭＯＳトランジスタ２４ａ，２４ｂの各ゲートにつながる信号線ＢＥＱＬＰを制御して、ビット線ＢＬおよび／ＢＬの電位をスイングさせる。この場合、制御回路３２は、ｎＭＯＳトランジスタ２２ａ，２２ｂを用いてビット線ＢＬ，／ＢＬの電位を電源電位２１まで上昇させ、ｐＭＯＳトランジスタ２４ａ，２４ｂを用いてビット線ＢＬ，／ＢＬの電位をグランド電位２３に下降させる。こうして、ビット線ＢＬ，／ＢＬの電位とプレート線ＰＬｋ（ｋ＝０，〜，ｋ）の電位とを交互に繰り返し変化させることにより、動作する２つのセルアレイＣＡ，ＣＡに対し、所望のファティーグ試験が同時に実施される。
【００６２】
このような構成によっても、第３の実施形態の場合と同様に、ノーマルアクセス時のデータ破壊を防ぎつつ、ファティーグ試験に要するテスト時間を半減させることが可能である。
【００６３】
なお、上記した第４の実施形態においては、プレート線ＰＬｋ（ｋ＝０，〜，ｋ）の電位とビット線ＢＬおよび／ＢＬの電位とを交互に繰り返しスイングさせることによって、ファティーグ試験を実施するようにした場合を例に説明した。これに限らず、たとえば図１０に示すように、センスアンプ１１にシェアード接続される２つのセルアレイＣＡ，ＣＡを同時に動作させた状態において、さらに通常のリード動作と同様の動作を実行させることによっても、ファティーグ試験を実施することは可能である。
【００６４】
すなわち、ファティーグ試験を行う場合において、テスト制御信号ＦＴＧを“Ｈ”にし、オア回路１５ａ，１５ｂの出力であるセルアレイ選択信号線ＳＴ０およびＳＴ１の電位を共に“Ｈ”にする。また、選択するメモリセルＭＣａのワード線ＷＬ０１，ＷＬ１１の電位を“Ｌ”にする。こうして、センスアンプ１１にシェアード接続される２つのセルアレイＣＡ，ＣＡを同時に動作させた状態において、通常のリード動作と同様の動作を実行させる。
【００６５】
このように、図９に示した構成において、同時に動作する２つのセルアレイＣＡ，ＣＡに対し、上記のファティーグ試験を実施するとともに、通常のリード動作と同様の動作を実行させることによっても、テスト時間を短縮させることが可能である。
【００６６】
その他、本発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【００６７】
【発明の効果】
以上、詳述したようにこの発明によれば、センスアンプに接続される２つのセルアレイを同時にテストでき、テスト時間を短縮することが可能な半導体記憶装置およびその試験方法を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態にしたがったＦｅＲＡＭの構成例を示す回路図。
【図２】図１のＦｅＲＡＭにおいて、ノーマルアクセス時のセルアレイ選択動作を説明するために示す信号波形図。
【図３】図１のＦｅＲＡＭにおいて、ファティーグ試験時のセルアレイ選択動作を説明するために示す信号波形図。
【図４】図１のＦｅＲＡＭにおいて、ファティーグ試験時の動作の一例を説明するために示す回路図。
【図５】本発明の第２の実施形態にしたがったＦｅＲＡＭの構成例を示す回路図。
【図６】図５のＦｅＲＡＭにおいて、ファティーグ試験時の動作の一例を説明するために示す回路図。
【図７】本発明の第３の実施形態にしたがったＦｅＲＡＭの構成例を示す回路図。
【図８】図７のＦｅＲＡＭにおいて、ファティーグ試験時の動作の一例を説明するために示す回路図。
【図９】本発明の第４の実施形態にしたがったＦｅＲＡＭの構成例を示す回路図。
【図１０】図９のＦｅＲＡＭにおいて、ファティーグ試験時の動作の一例を説明するために示す回路図。
【図１１】従来技術とその問題点を説明するために示す、ＦｅＲＡＭの回路構成図。
【図１２】図１１のＦｅＲＡＭにおいて、ノーマルアクセス時の動作を説明するために示す回路図。
【図１３】図１１のＦｅＲＡＭにおいて、ファティーグ試験時の動作を説明するために示す信号波形図。
【図１４】従来のＦｅＲＡＭの他の構成例を示す回路図。
【図１５】図１４のＦｅＲＡＭにおいて、ノーマルアクセス時の動作を説明するために示す回路図。
【図１６】図１４のＦｅＲＡＭにおいて、ファティーグ試験時の動作を説明するために示す信号波形図。
【符号の説明】
１…セルトランジスタ（Ｔ）、２…強誘電体キャパシタ（Ｃ）、１１…センスアンプ、１２ａ，１２ｂ，１３ａ，１３ｂ…セルアレイ選択トランジスタ、１４…ブロック選択トランジスタ、１５ａ，１５ｂ…オア回路、１６…セルアレイ選択回路、１７ａ，１７ｂ…ｎＭＯＳトランジスタ、２１…電源電位、２２ａ，２２ｂ…ｎＭＯＳトランジスタ、２３…グランド電位、２４ａ，２４ｂ…ｐＭＯＳトランジスタ、３１，３２…制御回路、ＢＬ，／ＢＬ…ビット線、ＣＡ…セルアレイ、ＭＢ…メモリブロック、ＭＣ，ＭＣａ…メモリセル（セルユニット）、ＰＬ…プレート線、ＢＳ…ブロック選択信号線、ＷＬ…ワード線、ＳＴ０，ＳＴ１…セルアレイ選択信号線、ＡＤｘ…アドレス信号線、ＦＴＧ…テスト制御信号、ＶＢＬＲ０，ＶＢＬＲ１，ＢＥＱＬ，ＢＥＱＬＰ…信号線。
【図１】
2005025878.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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