(57)【要約】      （修正有）【課題】貫通電流防止、遅延時間短縮、出力スルーレートの調整を可能とするドライバ回路を提供する。【解決手段】貫通電流を低減する必要のある上下出力トランジスタのそれぞれのゲートを充放電するスイッチトランジスタ３１，３７とその充放電スピードを決定する抵抗器１１，１７の組み合わせ回路と、出力電圧変化時にオンして前記上下出力トランジスタ５３，５４のそれぞれのゲートを放電するスイッチトランジスタとその放電スピードを決定する抵抗器の組み合わせ回路と、前記上下出力トランジスタがオフする時に、それぞれの出力トランジスタのゲートを充電するスイッチトランジスタと抵抗の組み合わせ回路とを、入力パルスＶＩＮに基づいてタイミングパルス発生器が発生する信号（ＶＤ，ＶＤ￣，ＶＥ，ＶＦ，ＶＦ￣，ＶＧ）によって制御するので、貫通電流を大幅に低減して、遅延時間の短い、所望の出力スルーレートを実現できる優れたドライバ特性を実現できる。【選択図】図１
2005086380.tif 000002
【特許請求の範囲】
【請求項１】
直列接続された上下出力トランジスタのそれぞれのゲートを充放電するスイッチトランジスタとその充放電スピードを決定する電流制限手段の組み合わせ回路と、
出力電圧変化時にオンして前記上下出力トランジスタのそれぞれのゲートを放電するスイッチトランジスタとその放電スピードを決定する電流制限手段の組み合わせ回路と、
前記上下出力トランジスタがオフする時に、それぞれの出力トランジスタのゲートを充電する組み合わせ回路が飽和から非飽和へ遷移することにより生じるスイッチング電流を流すスイッチトランジスタと電流制限手段の組み合わせ回路と、
前記スイッチング電流を流す組み合わせ回路が上下出力トランジスタのそれぞれのゲートを放電するスピードに影響を与えないように間に介装された整流手段と、
上記の各回路を駆動するパルスを指令信号である入力パルスから生成するタイミングパルス発生器と
を備えたプリドライバ回路。
【請求項２】
前記入力パルスからの指令によって上下出力トランジスタのそれぞれのゲートを充放電するスイッチトランジスタとその充放電スピードを決定する電流制限手段の組み合わせ回路を複数個備え、出力トランジスタのデバイス特性に起因する出力波形の非直線性を補正するよう構成した
請求項１記載のプリドライバ回路。
【請求項３】
前記出力トランジスタがパワーＮチャネルＤＭＯＳトランジスタであり、上側出力トランジスタのゲートを放電するスイッチトランジスタとその放電スピードを決定する電流制限手段の組み合わせ回路の他端をグランドへ接続し、上側出力トランジスタのゲート・ソース間逆バイアスを１個あるいは複数個のダイオードでクランプした
請求項１または請求項２に記載のプリドライバ回路。
【請求項４】
前記出力トランジスタがパワーＮチャネルＤＭＯＳトランジスタであり、上側出力トランジスタのゲートを放電するスイッチトランジスタとその放電スピードを決定する電流制限手段の組み合わせ回路の他端を上側出力トランジスタのソース側に接続した
請求項１または請求項２に記載のプリドライバ回路。
【請求項５】
出力電圧を時系列にモニターし、その電圧値から波形の非直線性を読み取り、そのデータをデジタル信号として前記タイミングパルス発生器へフィードバックして波形の補正を行うよう構成した
請求項２記載のプリドライバ回路。
【請求項６】
直列接続された上下出力トランジスタの少なくとも一方のゲートを充放電するスイッチトランジスタとその充放電スピードを決定する電流制限手段の組み合わせ回路と、
出力電圧変化時にオンして前記上下出力トランジスタの少なくとも一方のゲートを放電するスイッチトランジスタとその放電スピードを決定する電流制限手段の組み合わせ回路と、
前記上下出力トランジスタがオフする時に、少なくとも一方の出力トランジスタのゲートを充電する組み合わせ回路が飽和から非飽和へ遷移することにより生じるスイッチング電流を流すスイッチトランジスタと電流制限手段の組み合わせ回路と、
前記スイッチング電流を流す組み合わせ回路が上下出力トランジスタの少なくとも一方のゲートを放電するスピードに影響を与えないように間に介装された整流手段と、
上記の各回路を駆動するパルスを指令信号である入力パルスから生成するタイミングパルス発生器と
を備えたプリドライバ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はスピンドルモータドライバ、チャネルドライバ、ボイスコイルモータドライバ等に使用するプリドライバ回路に関するものである。更に詳細には出力ドライバの貫通電流防止と出力スルーレートの調整回路技術に関する。
【背景技術】
【０００２】
従来、この種のプリドライバ回路は（特許文献１）などに見られる。
例えば、図５に示すように構成されている。
図６に示す入力パルスＶＩＮに基づいて負荷５５を駆動するプリドライバ回路は、入力パルスＶＩＮから上側ゲート充放電パルスＶＡ￣と下側ゲート充放電パルスＶＢ￣を発生させるタイミングパルス発生器１と、上側ゲート充放電パルスＶＡ￣によってスイッチングされるＰ型スイッチトランジスタ３１とＮ型スイッチトランジスタ３４と、下側ゲート充放電パルスＶＢ￣によってスイッチングされるＰ型スイッチトランジスタ３７とＮ型スイッチトランジスタ４０と、出力トランジスタ５３，５４を有している。
【０００３】
Ｐ型スイッチトランジスタ３１とＮ型スイッチトランジスタ３４の出力回路は直列接続され、一端が抵抗器１１を介して第１の電源電圧Ｖｐｕｍｐに接続され、他端は抵抗器１４を介して接地されている。
【０００４】
Ｐ型スイッチトランジスタ３７とＮ型スイッチトランジスタ４０の出力回路は直列接続され、一端が抵抗器１７を介して第２の電源電圧Ｖｃｃに接続され、他端は抵抗器２０を介して接地されている。
【０００５】
Ｐ型スイッチトランジスタ３１とＮ型スイッチトランジスタ３４の接続点から発生する信号でスイッチングが制御される前記出力トランジスタ５３と、Ｐ型スイッチトランジスタ３７とＮ型スイッチトランジスタ４０の接続点から発生する信号でスイッチングが制御される前記出力トランジスタ５４とは、それぞれの出力回路が直列に接続され、出力トランジスタ５３の出力回路の一端は第２の電源電圧ＶＣＣに接続され、出力トランジスタ５４の出力回路の一端は接地されている。
【０００６】
前記負荷５５は、出力トランジスタ５３と出力トランジスタ５４との接続点と、例えば接地との間に介装されている。
なお、抵抗器１１，１４，１７，２０はゲートを充放電する速度を決めるためのもので電流源であってもよい。６１，６２は出力トランジスタ５３のゲート・ソース間逆電圧が出力トランジスタ５３の耐圧を超えないように制限するダイオードである。
【０００７】
図６は図５のプリドライブ回路を駆動するタイミングチャートで、入力パルスＶＩＮから上側ゲート充放電パルスＶＡ￣と下側ゲート充放電パルスＶＢ￣のように、両者間にデッドタイムＴを有する遅延パルスをタイミングパルス発生器１が作成し、上側出力トランジスタ５３と下側出力トランジスタ５４を制御している。
【０００８】
図６の第１グループＧ１に示す４つの波形は、負荷５５の一端を接地した場合の出力電圧波形、上側出力トランジスタ５３のゲート・ソース間電圧波形、下側出力トランジスタ５４のゲート・ソース間電圧波形、上側出力トランジスタ５３と下側出力トランジスタ５４を流れる貫通電流波形である。
【０００９】
なお、負荷５５の一端を接地せずに、第２の電源電圧ＶＣＣに接続する場合もある。図６の第２グループＧ２に示す４つの波形は、この場合を表している。
このように、負荷５５の一端はグランド（ＧＮＤ）あるいは電源Ｖｃｃに接続するが、デッドタイムがあるので、図６に示すように、他端子の電圧によって出力波形は異なる。機能としては入力パルスをそのまま出力端子へ出力するバッファあるいはレベルシフトであり、負荷５５は抵抗器、コイル、容量等である。
【特許文献１】特開平６−９０５８９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
このようなプリドライバ回路では、出力電圧が変化する場合の貫通電流の防止、及び入力パルスから出力パルスまでの遅延時間の短縮、且つ所望の出力スルーレートを得るのが課題である。
【００１１】
貫通電流が生じると、電源からグランドへ大電流が流れ、発熱を引き起こすため、非常に危険である。遅延時間については指令を司る入力信号に対して負荷を駆動するタイミングが遅れるので極力小さくしないと制御指令に対する実際の動作誤差が大きくなってしまう。また、出力スルーレートについては高すぎると不要輻射の問題を引き起こし、低すぎるとデッドタイムの間に出力波形の変化が終了せず、貫通電流を引き起こす。
【００１２】
本発明は上記従来の課題を解決するものであり、貫通電流のない、また入力パルスから出力パルスまでの遅延時間の短縮を実現する。また、所望の出力スルーレートを得られるプリドライバ回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
この目的を達成するために本発明のプリドライバ回路は、直列接続された上下出力トランジスタのそれぞれのゲートを充放電するスイッチトランジスタとその充放電スピードを決定する電流制限手段の組み合わせ回路と、出力電圧変化時にオンして前記上下出力トランジスタのそれぞれのゲートを放電するスイッチトランジスタとその放電スピードを決定する電流制限手段の組み合わせ回路と、前記上下出力トランジスタがオフする時に、それぞれの出力トランジスタのゲートを充電する組み合わせ回路が飽和から非飽和へ遷移することにより生じるスイッチング電流を流すスイッチトランジスタと電流制限手段の組み合わせ回路と、前記スイッチング電流を流す組み合わせ回路が上下出力トランジスタのそれぞれのゲートを放電するスピードに影響を与えないように間に介装された整流手段と、上記の各回路を駆動するパルスを指令信号である入力パルスから生成するタイミングパルス発生器とを備えたことを特徴とする。
【００１４】
また、前記入力パルスからの指令によって上下出力トランジスタのそれぞれのゲートを充放電するスイッチトランジスタとその充放電スピードを決定する電流制限手段の組み合わせ回路を複数個備え、出力トランジスタのデバイス特性に起因する出力波形の非直線性を補正するよう構成したことを特徴とする。
【００１５】
また、前記出力トランジスタがパワーＮチャネルＤＭＯＳトランジスタであり、上側出力トランジスタのゲートを放電するスイッチトランジスタとその放電スピードを決定する電流制限手段の組み合わせ回路の他端をグランドへ接続し、上側出力トランジスタのゲート・ソース間逆バイアスを１個あるいは複数個のダイオードでクランプしたことを特徴とする。
【００１６】
また、前記出力トランジスタがパワーＮチャネルＤＭＯＳトランジスタであり、上側出力トランジスタのゲートを放電するスイッチトランジスタとその放電スピードを決定する電流制限手段の組み合わせ回路の他端を上側出力トランジスタのソース側に接続したことを特徴とする。
【００１７】
また、出力電圧を時系列にモニターし、その電圧値から波形の非直線性を読み取り、そのデータをデジタル信号として前記タイミングパルス発生器へフィードバックして波形の補正を行うよう構成したことを特徴とする。
【００１８】
また、上下出力トランジスタの上側あるいは下側出力トランジスタの少なくとも片側のみのゲートを制御して、立ち上がり時と立下り時の少なくとも一方の場合に貫通電流を大幅に低減して、遅延時間の短い、所望の出力スルーレートを実現できる。
【発明の効果】
【００１９】
本発明によると、貫通電流を低減する必要のある上下出力トランジスタのそれぞれのゲートを充放電するスイッチトランジスタとその充放電スピードを決定する電流制限手段の組み合わせ回路と、出力電圧変化時にオンして前記上下出力トランジスタのそれぞれのゲートを放電するスイッチトランジスタとその放電スピードを決定する電流制限手段の組み合わせ回路と、前記上下出力トランジスタがオフする時に、それぞれの出力トランジスタのゲートを充電する組み合わせ回路が飽和から非飽和へ遷移することにより生じるスイッチング電流を流すスイッチトランジスタと電流制限手段の組み合わせ回路とを、入力パルスに基づいてタイミングパルス発生器が発生する信号によって制御するので、貫通電流を大幅に低減して、遅延時間の短い、所望の出力スルーレートを実現できる優れたドライバ特性を実現できる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の各実施の形態を図１〜図４に基づいて説明する。
（実施の形態１）
図１と図２は本発明の（実施の形態１）を示す。
【００２１】
図１は（実施の形態１）におけるプリドライバ回路を示し、入力パルスＶＩＮに基づいて駆動パルス及び貫通防止パルスである、図２に示す下側ゲート放電パルスＶＤ，下側ゲート放電パルスＶＤを反転した上側ゲート充電パルスＶＤ￣，上側ゲート放電パルスＶＥ，上側ゲート放電パルスＶＦ，上側ゲート放電パルスＶＦを反転した下側ゲート充電パルスＶＦ￣ ，下側ゲート放電パルスＶＧを生成するタイミングパルス発生器１と、上側ゲート充電パルスＶＤ￣によってスイッチングされるＰ型スイッチトランジスタ３１と、上側ゲート放電パルスＶＥによってスイッチングされるＮ型スイッチトランジスタ３３，３４と、上側ゲート放電パルスＶＦによってスイッチングされるＮ型スイッチトランジスタ３６と、下側ゲート充電パルスＶＦ￣によってスイッチングされるＰ型スイッチトランジスタ３７と、下側ゲート放電パルスＶＧによってスイッチングされるＮ型スイッチトランジスタ３９，４０と、下側ゲート放電パルスＶＤによってスイッチングされるＮ型スイッチトランジスタ４２と、出力トランジスタ５３，５４を有している。
【００２２】
Ｐ型スイッチトランジスタ３１とＮ型スイッチトランジスタ３３の出力回路は直列接続され、一端が電流制限手段としての抵抗器１１を介して第１の電源電圧ＶＰＵＭＰに接続され、他端は電流制限手段としての抵抗器１３を介して接地されている。
【００２３】
Ｐ型スイッチトランジスタ３１とＮ型スイッチトランジスタ３３の接続点と接地との間には、Ｎ型スイッチトランジスタ３４と電流制限手段としての抵抗器１４との直列回路がダイオード５１を介して並列接続されている。また、Ｎ型スイッチトランジスタ３４と抵抗器１４との直列回路には、Ｎ型スイッチトランジスタ３６と電流制限手段としての抵抗器１６との直列回路が並列接続されている。
【００２４】
Ｐ型スイッチトランジスタ３７とＮ型スイッチトランジスタ３９の出力回路は直列接続され、一端が電流制限手段としての抵抗器１７を介して第２の電源電圧ＶＣＣに接続され、他端は電流制限手段としての抵抗器１９を介して接地されている。
【００２５】
Ｐ型スイッチトランジスタ３７とＮ型スイッチトランジスタ３９の接続点と接地との間には、Ｎ型スイッチトランジスタ４０と電流制限手段としての抵抗器２０との直列回路がダイオード５２を介して並列接続されている。また、Ｎ型スイッチトランジスタ４０と抵抗器２０との直列回路には、Ｎ型スイッチトランジスタ４２と電流制限手段としての抵抗器２２との直列回路が並列接続されている。
【００２６】
ダイオード５１とトランジスタ３４，３６との接続点から発生する信号でスイッチングが制御される前記出力トランジスタ５３と、ダイオード５２とトランジスタ４０，４２との接続点から発生する信号でスイッチングが制御される前記出力トランジスタ５４とは、それぞれの出力回路が直列に接続され、出力トランジスタ５３の出力回路の一端は第２の電源電圧ＶＣＣに接続され、出力トランジスタ５４の出力回路の一端は接地されている。
【００２７】
前記負荷５５は、出力トランジスタ５３と出力トランジスタ５４との接続点と、例えば接地との間に介装されている。６１，６２は出力トランジスタ５３のゲート・ソース間逆電圧が出力トランジスタ５３の耐圧を超えないように制限するダイオードである。
【００２８】
なお、抵抗器１１，１３，１４，１６，１７，１９，２０，２２はゲートを充放電する速度を決めるためのもので、電流源であってもよい。ダイオード５１，５２は、スイッチング電流をグランドへ流す回路が上下出力トランジスタ５３，５４のそれぞれのゲートを放電するスピードに影響を与えないように間に介装された整流手段で、具体的には、抵抗器あるいは電流源である１３，１９の電流が出力トランジスタ５３，５４のゲートを放電することに寄与することを防止する。
尚、Ｖｃｃとしては例えば１２Ｖ、Ｖｐｕｍｐとしては例えば１７Ｖが印加されている。負荷５５としてはコイル、抵抗器、容量等が考えられ、その他端はグランドあるいはＶｃｃに接続される。
【００２９】
このように構成された（実施の形態１）のプリドライバ回路について以下、図２を用いてその動作を説明する。
図２において、ＶＤの反転パルスは上側の出力トランジスタ５３のゲートを充電する駆動パルスで、ＶＥは上側の出力トランジスタ５３のゲートを放電する駆動パルスで、ＶＦの反転パルスは下側の出力トランジスタ５４のゲートを充電する駆動パルスで、ＶＧは下側の出力トランジスタ５４のゲートを放電する駆動パルスで、これらのパルスは指令パルスである入力パルスから抵抗器と容量からなる遅延回路あるいはクロックとフリップフロップから構成される遅延回路と組み合わせロジックにより簡便に生成できる。
【００３０】
負荷５５の他端をグランドに接続した場合と電源Ｖｃｃに接続した場合では、デッドタイムがあるので、図２に示すように出力波形は異なる。
一般に出力トランジスタ５３，５４はサイズが大きいので、ゲートを充放電するには時間がかかり、デッドタイムが短いと貫通電流を引き起こす。
【００３１】
この（実施の形態１）では、上側ゲート放電パルスＶＥが切れるタイミングを、入力パルスＶＩＮが“Ｈ”になるタイミングとほぼ同期させており、上側ゲート放電パルスＶＥが“Ｌ”になってから、下側ゲート放電パルスＶＤが“Ｈ”になるまでのデッドタイムＴを利用して、上側出力トランジスタ５３のゲートの充放電を、プリドライバ部分の貫通を起こさずに切り替えている。
【００３２】
これにより、下側ゲート放電パルスＶＤが立ち上がってから、出力トランジスタ５３のゲートを充電するまでの時間を短くすることができ、結果として負荷５５をグランドに接続した場合に入力パルスから出力パルスの立ち上がり遅延時間を低減することが可能になる。
【００３３】
下側についても同様に、下側ゲート放電パルスＶＧが切れるタイミングを入力パルスが“Ｌ”になるタイミングとほぼ同期させており、ＶＧが“Ｌ”になってから、ＶＦが“Ｈ”になるまでのデッドタイムを利用して、下側の出力トランジスタ５４のゲートの充放電をプリドライバ部分の貫通を起こさずに切り替えている。
【００３４】
これにより、ＶＦが立ち上がってから、出力トランジスタ５３のゲートを充電するまでの時間を短くすることができ、結果として負荷を電源Ｖｃｃに接続した場合に入力パルスから出力パルスの立ち下がり遅延時間を低減することが可能になる。
【００３５】
更に、通常であれば上側出力トランジスタ５３のゲートを放電する時には、ＶＤの立下りとＶＥの立ち上がりがほぼ同期しているので、プリドライバ部分に貫通を引き起こし、上側の出力トランジスタ５３のゲートを放電するのに時間がかかり、負荷をグランドに接続した場合の立下り遅延時間に悪影響を与える。図６の従来例にその遅延を示しており、駆動パルスＶＡの反転パルス、ＶＢの反転パルスに対して出力の立ち上がり、立ち下がりの始まるタイミングは遅れる。
【００３６】
本発明では、ＶＤが“Ｌ”になった時に抵抗器１１から流れるスイッチング電流をスイッチトランジスタ３３を上側ゲート放電パルスＶＥのパルスでオンにすることにより吸収し、プリドライブ部分での貫通電流を防止している。
【００３７】
ダイオード５１はこの時にスイッチトランジスタ３３に流れる電流が上側の出力トランジスタ５３のゲートを放電するのを防ぐ役割を果たし、通常のスイッチトランジスタを用いて、ダイオードと同じ機能を持たせても良い。
【００３８】
この作用により、負荷をグランドに接続した場合の立下り遅延時間を低減することができる。下側についても同様に、ＶＦが“Ｌ”になった時に抵抗器１７から流れるスイッチング電流を３９のスイッチトランジスタをＶＧのパルスでオンにすることにより吸収し、プリドライブ部分での貫通電流を防止している。ダイオード５２はこの時にスイッチトランジスタ３９に流れる電流が下側の出力トランジスタ５４のゲートを放電するのを防ぐ役割を果たし、通常のスイッチトランジスタを用いて、ダイオードと同じ機能を持たせても良い。この作用により、負荷５５を電源に接続した場合の立ち上がり遅延時間を低減することができる。
【００３９】
出力電圧が変動する時に流れる貫通電流に対しては、スイッチトランジスタ４２を上側出力トランジスタ５３のゲートを充電するパルスの反転パルスのＶＤでオンさせて、負荷をグランドに接続した場合に、出力が“Ｌ”から“Ｈ”へ遷移する時の下側出力トランジスタ５３のゲートの電圧の持ち上がりを抑えて、貫通電流を防止する。
【００４０】
同様に、スイッチトランジスタ３６を下側出力トランジスタ５４のゲートを充電するパルスの反転パルスのＶＦでオンさせて、負荷５５を電源に接続した場合に、出力が“Ｈ”から“Ｌ”へ遷移する時の上側出力トランジスタ５４のゲート・ソース間の電圧の増大を抑えて、貫通電流を防止する。
【００４１】
本発明の回路方式によれば、負荷５５をグランドに接続した場合の立ち上がりのスルーレートは抵抗器１１の値を、立下りのスルーレートは抵抗器１４の値を、負荷を電源に接続した場合の立ち上がりのスルーレートは抵抗器２０の値を、立下りのスルーレートは抵抗器１７の値を、それぞれ調整すれば所望のスルーレートが得られる。すなわち、出力トランジスタのゲートの充放電時間を調整することにより、出力のスルーレートを決定している。
【００４２】
（実施の形態２）
図３と図４は本発明の（実施の形態２）を示す。
図３は（実施の形態２）におけるプリドライバ回路を示し、（実施の形態１）とは次の点が異なっている。
【００４３】
図１でのＰ型スイッチトランジスタ３１と抵抗器１１との直列回路が、この（実施の形態２）では、Ｐ型スイッチトランジスタ３１１と電流制限手段としての抵抗器１１１の直列回路，・・・・・，Ｐ型スイッチトランジスタ３１ｎと電流制限手段としての抵抗器１１ｎの直列回路との、複数個ｎの並列回路で構成されている。
【００４４】
図１でのＮ型スイッチトランジスタ３４と抵抗器１４との直列回路が、この（実施の形態２）では、Ｎ型スイッチトランジスタ３４１と電流制限手段としての抵抗器１４１の直列回路，・・・・・，Ｎ型スイッチトランジスタ３４ｎと電流制限手段としての抵抗器１４ｎの直列回路との、複数個ｎの並列回路で構成されている。さらに、この抵抗器１４１〜１４ｎの一端が出力トランジスタ５３と出力トランジスタ５４との接続点に接続されていて直接には接地されてはいない。電流制限手段としての抵抗器１６の一端も出力トランジスタ５３と出力トランジスタ５４との接続点に接続されていて直接には接地されてはいない。
【００４５】
図１でのＰ型スイッチトランジスタ３７と抵抗器１７との直列回路が、この（実施の形態２）では、Ｐ型スイッチトランジスタ３７１と電流制限手段としての抵抗器１７１の直列回路，・・・・・，Ｐ型スイッチトランジスタ３７ｎと電流制限手段としての抵抗器１７ｎの直列回路との、複数個ｎの並列回路で構成されている。
【００４６】
さらに、上記の変更に伴って、タイミングパルス発生器１は、上側ゲート充電パルスＶＤ，ＶＤ￣に代わって、トランジスタ４２の制御用のＶＤ＝ＶＤ１，トランジスタ３１１〜３１ｎの制御用のＶＤ１￣，・・・・，ＶＤｎ￣を発生し、上側ゲート放電パルスＶＥに代わって、トランジスタ３４１〜３４ｎの制御用のＶＥ１，・・・・，ＶＥｎを発生する。
【００４７】
さらに、タイミングパルス発生器１は、下側ゲート充電パルスＶＦ，ＶＦ￣に代わって、トランジスタ３６の制御用のＶＦ＝ＶＦ１，トランジスタ３７１〜３７ｎの制御用のＶＦ１￣，・・・・，ＶＦｎ￣を発生し、下側ゲート放電パルスＶＧに代わって、トランジスタ４０１〜４０ｎの制御用のＶＧ１，・・・・，ＶＧｎを発生する。
【００４８】
なお、この形式では上側の出力トランジスタ５３のゲートを放電するパスが上側出力トランジスタ５３のソース、すなわち出力へ接続されているため、上側出力トランジスタ５４のゲート・ソース間に逆バイアスがかかることがなく、（実施の形態１）で用いていたクランプダイオード６１，６２は必要ない。
【００４９】
このように構成された（実施の形態２）のプリドライバ回路について、図４を用いてその動作を説明する。（実施の形態１）と重複するところは説明を割愛する。
図３において、ＶＤ１〜ＶＤｎの反転パルスは上側出力トランジスタ５３のゲートを充電する駆動パルスである。ＶＥ１〜ＶＥｎは上側出力トランジスタ５３のゲートを放電する駆動パルスである。ＶＦ１〜ＶＦｎの反転パルスは下側出力トランジスタ５４のゲートを充電する駆動パルスである。ＶＧ１〜ＶＧｎは下側出力トランジスタ５４のゲートを放電する駆動パルスである。
【００５０】
従来例の図６に示した出力トランジスタのゲート・ソース間電圧から明らかなように、出力のトランジスタはそのデバイス特性から、同じ電流値でゲートを充電してもその電圧値は直線的には上昇せず、出力電圧波形も必ずしも直線的に変化しない。この（実施の形態２）ではその出力波形の補正を複数の出力トランジスタのゲート充放電パルスを用いることにより実現しようとするものであり、この図４ではｎ＝２の場合について記載されており、図４に示すＶＤ２の反転パルス、ＶＥ２、ＶＦ２の反転パルス、ＶＧ２、それぞれはその補正パルスである。
【００５１】
この補正パルスの数を増やせば、出力の波形補正をさらに正確に行うことができる。また、出力電圧を時系列にモニターし、その電圧値から波形の非直線性を読み取り、そのデータをデジタル信号としてタイミングパルス発生器１へフィードバックして波形の補正を行うことでより改善を期待できる。具体的には、出力電圧をサンプリングしてマイクロプロセッサに計算させ、デジタル信号をタイミングパルス発生器にフィードバックさせることによりオンするスイッチトランジスタを選択し、より正確な波形補正及びスルーレートコントロールを行うことができる。
【００５２】
なお、上記の各実施の形態においては、出力トランジスタとしてパワーＮチャネルＤＭＯＳトランジスタを使用しているが、Ｐチャネルトランジスタを用いても、本発明の充放電の構成を全く逆にすれば、本発明が有効なことは自明である。また、本発明のタイミングチャートは簡単化のために、全てのタイミングを同期させて記述しているが、実際には充放電のタイミングのずれを鑑みて、微小の時間のずれを設けても良い。
【００５３】
また、上記の各実施の形態においては、上下出力トランジスタの両側のゲートを制御しているが、上側あるいは下側出力トランジスタ片側のみのゲートを制御しても、立ち上がり時あるいは立下り時のどちらかの場合に所望の効果を得られる。具体的には、直列接続された上下出力トランジスタの少なくとも一方のゲートを充放電するスイッチトランジスタとその充放電スピードを決定する電流制限手段の組み合わせ回路と、出力電圧変化時にオンして前記上下出力トランジスタの少なくとも一方のゲートを放電するスイッチトランジスタとその放電スピードを決定する電流制限手段の組み合わせ回路と、前記上下出力トランジスタがオフする時に、少なくとも一方の出力トランジスタのゲートを充電する組み合わせ回路が飽和から非飽和へ遷移することにより生じるスイッチング電流を流すスイッチトランジスタと電流制限手段の組み合わせ回路と、前記スイッチング電流を流す組み合わせ回路が上下出力トランジスタの少なくとも一方のゲートを放電するスピードに影響を与えないように間に介装された整流手段と、上記の各回路を駆動するパルスを指令信号である入力パルスから生成するタイミングパルス発生器とを備えることによって、立ち上がり時あるいは立下り時の少なくとも一方の場合に所望の効果を得ることができる。
【００５４】
また、上記各実施の形態の上下出力トランジスタとしては二重拡散（Double-diffused）ＭＯＳ（ＤＭＯＳ）を使用することができる。
上記の各実施の形態において、電流制限手段は抵抗器だけで構成されていたが、電流源だけの場合、電流源と抵抗器の両方を使った場合の何れを使用しても実現できる。
【産業上の利用可能性】
【００５５】
本発明は各種プリドライバ回路の貫通電流防止と出力スルーレートの改善に利用できる。
【図面の簡単な説明】
【００５６】
【図１】本発明の（実施の形態１）におけるプリドライバ部分の回路図
【図２】図１の動作を説明するタイミングチャート図
【図３】本発明の（実施の形態１）におけるプリドライバ部分の回路図
【図４】図３の動作を説明するタイミングチャート図
【図５】従来のプリドライバ部分の回路図
【図６】図５の動作を説明するタイミングチャート図
【符号の説明】
【００５７】
１  タイミングパルス発生器
１１〜２２  抵抗器（電流制限手段）
３１，３７  Ｐ型スイッチトランジスタ
３２〜３６，３８〜４２  Ｎ型スイッチトランジスタ
５１，５２  ダイオード    
５３  上側出力トランジスタ
５４  下側出力トランジスタ
５５  負荷
６１，６２  クランプ用ダイオード
【図１】
2005086380.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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