(57)【要約】【課題】半導体基板上にゲート絶縁膜を形成した後、このゲート絶縁膜上に仕事関数の異なる導電材料を有するゲート電極を形成することが可能な半導体装置の製造方法を提供する。【解決手段】半導体基板上に第１導電材料膜をゲート絶縁膜を介して形成する工程と、前記第１導電材料膜上にこの導電膜を還元し得る第２導電材料膜を選択的に形成する工程と、前記第２導電材料膜で選択的に覆われた前記第１導電材料膜部分をその第２導電材料膜で還元反応させることにより組成を変えて第１導電材料膜と仕事関数が異なる第３導電材料膜に変換する工程と、前記第１導電材料膜を有する第１ゲート電極および前記第３導電材料膜を少なくとも有し、前記第１ゲート電極と仕事関数の異なる第２ゲート電極をそれぞれ形成する工程とを含むことを特徴とする。【選択図】      図１
2005072316.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１導電材料膜をゲート絶縁膜を介して形成する工程と、
前記第１導電材料膜上にこの導電膜を還元し得る第２導電材料膜を選択的に形成する工程と、
前記第２導電材料膜で選択的に覆われた前記第１導電材料膜部分をその第２導電材料膜で還元反応させることにより組成を変えて第１導電材料膜と仕事関数が異なる第３導電材料膜に変換する工程と、
前記第１導電材料膜を有する第１ゲート電極および前記第３導電材料膜を少なくとも有し、前記第１ゲート電極と仕事関数の異なる第２ゲート電極をそれぞれ形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上に第１導電材料膜をゲート絶縁膜を介して形成する工程と、
前記第１導電材料膜に反応阻止層を選択的に形成する工程と、
前記反射防止層を含む前記第１導電材料膜上にこの導電膜を還元し得る第２導電材料膜を選択的に形成する工程と、
前記第２導電材料膜が直接する前記第１導電材料膜部分をその第２導電材料膜で還元反応させることにより組成を変えて第１導電材料膜と仕事関数が異なる第３導電材料膜に変換する工程と、
前記第１導電材料膜を少なくとも有する第１ゲート電極および前記第３導電材料膜を少なくとも有し、前記第１ゲート電極と仕事関数の異なる第２ゲート電極をそれぞれ形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項３】
前記ゲート絶縁膜は、金属酸化物膜またはシリケート膜であることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記第１導電材料膜は、窒化金属膜であり、前記第２導電材料膜は金属膜であることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項５】
前記第１導電材料膜は、窒化タングステン膜であり、前記第２導電材料膜はチタン膜であることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項６】
前記反応阻止層は、カーボンを含む層であることを特徴とする請求項１または２記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、詳しくは仕事関数の異なるゲート電極を有する半導体装置の製造方法に係わる。
【背景技術】
【０００２】
近年、サブμｍのＭＯＳＦＥＴ素子の開発に伴ってゲート電極の低抵抗化が重要な課題となっている。従来、ゲート電極として不純物をドープした多結晶シリコンが採用されている。しかしながら、不純物ドープ多結晶シリコンからなるゲート電極のゲート絶縁膜界面に生じる空乏層によって、絶縁膜が膜厚が実効的に増加し、駆動力の低下を生じる。この駆動力の低下は、ゲート絶縁膜の微細化が進むと無視できない問題になる。
【０００３】
このような多結晶シリコンに代えて金属からなるゲート電極を採用することによりゲート電極の空乏層を抑えることが有効である。また、金属ゲート電極はシリコンのミッドバンドギャップに相当する仕事関数を有するために、例えばＮＭＯＳおよびＰＭＯＳの領域で対称的しきい値電圧を形成することができる単一ゲート電極として適用することができる。
【０００４】
しかしながら、例えば金属ゲート電極を単一ゲート電極とするＣＭＯＳにおいて、ＮＭＯＳおよびＰＭＯＳの素子領域でのフラットバンド電圧が減少されて、しきい値電圧が増加する現象が生じる。しきい値電圧を下げるために、カウンタドーピングを用いて埋め込みチャンネルを形成することができるが、その場合にはＭＯＳＦＥＴ素子の短チャンネル効果が増加し、微細な素子が実現できない。
【０００５】
このようなことから、例えばＣＭＯＳにおいてＮＭＯＳおよびＰＭＯＳの素子領域に互いに異なる仕事関数を持つ金属ゲートを各々形成することが行われている。特許文献１には、半導体素子のデュアル金属ゲートの形成方法が開示されている。このデュアル金属ゲート形成方法は、ＰＭＯＳ領域およびＮＭＯＳ領域を有し、かつ前記ＰＭＯＳ領域およびＮＭＯＳ領域の各々の上にダミーゲートが形成された半導体基板を供する工程と、前記ダミーゲートを覆うように前記半導体基板上に層間絶縁膜を形成する工程と、前記ダミーゲートが露出されるまで前記層間絶縁膜を研磨する工程と、前記ＰＭＯＳ領域とＮＭＯＳ領域とに形成されたダミーゲートからいずれか一つを選択的に除去して、第１金属ゲート領域を特定する第１溝を形成する工程と、前記第１溝を含んだ半導体基板の全領域上に第１ゲート絶縁膜と第１金属膜を順次形成する工程と、前記層間絶縁膜が露出されるまで前記第１金属膜と第１ゲート絶縁膜とをエッチングして前記第１溝内に第１金属ゲートを形成する工程と、残りのダミーゲートを除去して第２金属ゲート領域を特定する第２溝を形成する工程と、前記第２溝を含んだ半導体基板の全領域上に第２ゲート絶縁膜と第２金属膜を順次形成する工程と、前記層間絶縁膜が露出されるまで前記第２金属膜と第２ゲート絶縁膜とをエッチングして前記第２溝内に第２金属ゲートを形成する工程とを含む。
【０００６】
しかしながら、前記特許文献１の方法では１つのダミーゲートを除去して第１溝を形成し、この第１溝に第１ゲート絶縁膜および第１金属ゲートを埋め込んだ後、別の(残りの)ダミーゲートを除去して第２溝を形成し、この第２溝に第２ゲート絶縁膜および第２金属ゲートを埋め込んでデュアル金属ゲートを形成するため、ゲート絶縁膜の成膜工程が２回必要で、工程が煩雑になる。また、第２ゲート絶縁膜を成膜する工程において第１金属ゲートが露出しているため、第２ゲート絶縁膜の信頼性を低下させる。さらに、第２ゲート絶縁膜を６００℃以上の高温で成膜すると、露出した第２金属ゲートが劣化する虞がある。
【特許文献１】特開２００２−１９８４４１
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、半導体基板上に１回のみの成膜工程でゲート絶縁膜を形成した後、このゲート絶縁膜上に仕事関数の異なる導電材料を有するゲート電極をそれぞれ形成することが可能な半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の第１形態によると、半導体基板上に第１導電材料膜をゲート絶縁膜を介して形成する工程と、
前記第１導電材料膜上にこの導電膜を還元し得る第２導電材料膜を選択的に形成する工程と、
前記第２導電材料膜で選択的に覆われた前記第１導電材料膜部分をその第２導電材料膜で還元反応させることにより組成を変えて第１導電材料膜と仕事関数が異なる第３導電材料膜に変換する工程と、
前記第１導電材料膜を有する第１ゲート電極および前記第３導電材料膜を少なくとも有し、前記第１ゲート電極と仕事関数の異なる第２ゲート電極をそれぞれ形成する工程と
を含むことを特徴とする半導体装置の製造方法が提供される。
【０００９】
本発明の第２形態によると、半導体基板上に第１導電材料膜をゲート絶縁膜を介して形成する工程と、
前記第１導電材料膜に反応阻止層を選択的に形成する工程と、
前記反射防止層を含む前記第１導電材料膜上にこの導電膜を還元し得る第２導電材料膜を選択的に形成する工程と、
前記第２導電材料膜が直接する前記第１導電材料膜部分をその第２導電材料膜で還元反応させることにより組成を変えて第１導電材料膜と仕事関数が異なる第３導電材料膜に変換する工程と、
前記第１導電材料膜を少なくとも有する第１ゲート電極および前記第３導電材料膜を少なくとも有し、前記第１ゲート電極と仕事関数の異なる第２ゲート電極をそれぞれ形成する工程と
を含むことを特徴とする半導体装置の製造方法が提供される。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態を図面を参照して説明する。
【００１１】
(第１実施形態)
図１の（Ａ）〜（Ｄ）は、この第１実施形態のおける半導体装置の製造工程を示す断面図である。
【００１２】
(第１工程)
図１の（Ａ）に示すように半導体基板１上にゲート絶縁膜２を形成した後、このゲート絶縁膜２上に第１導電材料膜３およびこの第１導電材料膜３を還元し得る第２導電材料膜４をこの順序で堆積する。つづいて、マスク材、例えばレジストパターン５を前記第２導電材料膜４上に選択的に形成する。ひきつづき、図１の(Ｂ)に示すようにレジストパターン５をマスクにして前記第２導電材料膜４を選択的にエッチング除去することにより前記第１導電材料膜３上にパターン状の第２導電材料膜６を形成する。
【００１３】
前記第１、第２の導電材料は、還元反応時の自由エネルギーの差が下記式（１）の関係を満たすものを選択することが好ましい。
【００１４】
ΔＧ（Ｍ１Ｎx＋Ｍ２）＜ΔＧ（Ｍ２Ｎx＋Ｍ１）      …（１）
ここで、Ｍ１，Ｍ２は金属、Ｍ１Ｎx、Ｍ２Ｎxはそれぞれ窒化物である。
【００１５】
すなわち、前記第１導電材料はＭ１Ｎx、前記第２導電材料はＭ２であることが好ましい。具体的には、前記第１導電材料としてはＷＮx（ｘは０．５≦ｘ≦２）が用いられ、前記第２導電材料としてはＴｉが用いられる。
【００１６】
(第２工程)
レジストパターン５を剥離除去した後、還元反応可能な温度で熱処理を施す。この時、前記パターン状の第２導電材料膜６で覆われた前記第１導電材料膜３部分において、その第２導電材料膜６との間で還元反応がなされる。その結果、図１の(Ｃ)に示すように前記パターン状の第２導電材料膜６で覆われた前記第１導電材料膜３部分は組成が変化して第１導電材料膜３と仕事関数が異なる第３導電材料膜７に変換される。また、前記パターン状の第２導電材料膜６自体も組成が変化してパターン状の第４導電材料膜８になる。具体的には、前記第１、第２の導電材料がそれぞれＷＮx、Ｔｉである場合、前記(１)式の関係からＷＮxからなる第１導電材料膜３部分はＮが脱離してＷからなる第３導電材料膜７に、Ｔｉからなるパターン状の第２導電材料膜６は脱離したＮが導入されてＴｉＮxからなるパターン状の第４導電材料膜８になる。
【００１７】
前記熱処理は、Ａｒ、Ｎｅ，Ｎ2のような不活性ガス雰囲気中、４００〜６００℃の温度で行うことが好ましい。
【００１８】
(第３工程)
前記第１導電材料膜３および積層されたパターン状の第４導電材料膜８と第３導電材料膜７をそれぞれパターニングすることにより図１の(Ｄ)に示すように前記ゲート絶縁膜２上に第１導電材料膜３からなる第１ゲート電極９と、前記第３導電材料膜７および第４導電材料膜８からなり、前記第１ゲート電極９と仕事関数の異なる第２ゲート電極１０とをそれぞれ形成する。形成された第２ゲート電極１０は、積層構造を有するが、その仕事関数はゲート絶縁膜２に接する第３導電材料膜(例えばＷ膜)により決定される。
【００１９】
なお、前記第１、第２のゲート電極を形成するためのパターニングにおいて、１）第３導電材料膜７上の第４導電材料膜８を除去した後に第１導電材料膜３および第３導電材料膜７をそれぞれパターニングする方法、２）第３導電材料膜７上の第４導電材料膜８を除去した後に全面に別の導電材料膜(第５導電材料膜）、例えばＷ膜を堆積し、第５導電材料膜が積層された第１導電材料膜３および第３導電材料膜７をそれぞれパターニングする方法、を採用することを許容する。
【００２０】
以上、第１実施形態によれば仕事関数の異なる導電材料を有するゲート電極９，１０、例えばＷＮxからなる第１ゲート電極９と、ゲート絶縁膜２側に位置するＷ膜を有する第２ゲート電極１０を備えた半導体装置を製造することができる。
【００２１】
また、仕事関数の異なる第１、第２のゲート電極９、１０下のゲート絶縁膜２は１回のみの成膜工程により形成できるため、従来のように仕事関数の異なる第１、第２の金属ゲートを形成する毎にゲート絶縁膜を形成、つまり２回のゲート絶縁膜の成膜工程が必要である場合に比べて、半導体装置の製造工程の簡略化、量産化が可能になる。
【００２２】
さらに、ゲート絶縁膜２を例えば６００℃以上の高温で成膜しても、仕事関数の異なる第１、第２のゲート電極９、１０はこのゲート絶縁膜２の成膜後に形成するため、その成膜工程でのゲート電極９、１０への熱影響を回避でき、信頼性の高い半導体装置を製造できる。
【００２３】
(第２実施形態)
図２の（Ａ）〜（Ｄ）は、この第２実施形態のおける半導体装置の製造工程を示す断面図である。
【００２４】
(第１工程)
図２の（Ａ）に示すように半導体基板１１上にゲート絶縁膜１２を形成した後、このゲート絶縁膜１２上に第１導電材料膜１３を堆積する。つづいて、全面に反応阻止層１４を堆積した後、マスク材、例えばレジストパターン１５を前記反応阻止層１４上に選択的に形成する。ひきつづき、図２の(Ｂ)に示すようにレジストパターン１５をマスクにして前記反応阻止層１４を選択的にエッチング除去することにより前記第１導電材料膜１３上にパターン状の反応阻止層１６を形成する。この後、前記レジストパターン１５を剥離除去し、全面に前記第１導電材料膜１３を還元し得る第２導電材料膜１７を堆積する。
【００２５】
前記第１、第２の導電材料は、前述した第１実施形態と同様に式（１）の関係を満たすもの、具体的には前記第１導電材料としてはＷＮx（ｘは０．５≦ｘ≦２）、前記第２導電材料としてはＴｉ、がそれぞれ用いられる。
【００２６】
前記反応阻止層は、前記第１導電材料膜１３の所望の領域に形成し、その領域において前記第１導電材料膜１３と第２導電材料膜１７との直接的な接触を回避してそれらの間での還元反応を阻止する役目をなす。この反応阻止層は、例えばシリコン酸化膜、カーボンから作られる。
【００２７】
(第２工程)
還元可能な温度で熱処理を施す。この時、前記第２導電材料膜１７が前記パターン状の反応阻止層１６を介さずに直接接する前記第１導電材料膜１３部分において、その第２導電材料膜１７との間で還元反応させる。その結果、図２の(Ｃ)に示すように前記第２導電材料膜１７と直接接する前記第１導電材料膜１３部分は組成が変化して第１導電材料膜３と仕事関数が異なる第３導電材料膜１８に変換される。また、前記第１導電材料膜１３部分に対応する前記第２導電材料膜１７自体も組成が変化してパターン状の第４導電材料膜１９になる。具体的には、前記第１、第２の導電材料がそれぞれＷＮx、Ｔｉである場合、前記(１)式の関係から第２導電材料膜１７と直接接するＷＮxからなる第１導電材料膜１３部分はＮが脱離してＷからなる第３導電材料膜１８に、この第１導電材料膜１３部分に対応するＴｉからなる第２導電材料膜１７部分は脱離したＮが導入されてＴｉＮxからなる第４導電材料膜１９になる。
【００２８】
前記熱処理は、Ａｒ、Ｎｅ、Ｎ2のような不活性ガス雰囲気中、４５０〜６００℃の温度で行うことが好ましい。
【００２９】
(第３工程)
積層された前記第１導電材料膜１３、パターン状の反応阻止層１６および第２導電材料膜１７と、積層された第４導電材料膜１９および第３導電材料膜１８をそれぞれパターニングすることにより図２の(Ｄ)に示すように前記ゲート絶縁膜１２上に第１導電材料膜１３、パターン状の反応阻止層１６および第２導電材料膜１７からなる第１ゲート電極２０と、前記第３導電材料膜１８および第４導電材料膜１９からなり、前記第１ゲート電極２０と仕事関数の異なる第２ゲート電極２１とをそれぞれ形成する。形成された第１、第２ゲート電極２０、２１は、それぞれ積層構造を有するが、それらの仕事関数はゲート絶縁膜１２に接する第１導電材料膜（例えばＷＮx膜）１３、第３導電材料膜(例えばＷ膜)１８により決定される。
【００３０】
なお、前記第１、第２のゲート電極を形成するためのパターニングにおいて、１）第１導電材料膜１２上のパターン状の反応阻止層１６および第２導電材料膜１７を除去するとともに、第３導電材料膜１８上の第４導電材料膜１９を除去した後に第１導電材料膜１３および第３導電材料膜１８をそれぞれパターニングする方法、２）第１導電材料膜１２上のパターン状の反応阻止層１６および第２導電材料膜１７を除去するとともに、第３導電材料膜１８上の第４導電材料膜１９を除去した後に全面に別の導電材料膜(第５導電材料膜）、例えばＷ膜を堆積し、第５導電材料膜が積層された第１導電材料膜１３および第３導電材料膜１８をそれぞれパターニングする方法、を採用することを許容する。
【００３１】
以上、第２実施形態によれば仕事関数の異なる導電材料を有するゲート電極２０，２１、例えばゲート絶縁膜１２に接するＷＮx膜を有する第１ゲート電極２０、ゲート絶縁膜１２に接するＷ膜を有する第２ゲート電極２１を備えた半導体装置を製造することができる。
【００３２】
また、仕事関数の異なる第１、第２のゲート電極２０，２１下のゲート絶縁膜１２は１回のみの成膜工程により形成できるため、従来のように仕事関数の異なる第１、第２の金属ゲートを形成する毎にゲート絶縁膜を形成、つまり２回のゲート絶縁膜の成膜工程が必要である場合に比べて、半導体装置の製造工程の簡略化、量産化が可能になる。
【００３３】
さらに、ゲート絶縁膜１２を例えば６００℃以上の高温で成膜しても、仕事関数の異なる第１、第２のゲート電極２０、２１はこのゲート絶縁膜１２の成膜後に形成するため、その成膜工程でのゲート電極２０、２１への熱影響を回避でき、信頼性の高い半導体装置を製造できる。
【００３４】
以下、本発明の実施例を図面を参照して説明する。
【００３５】
（実施例１）
まず、図３の(Ａ)に示すようにＮ型の半導体基板(例えばＮ型シリコンウェハ）３１にバッファ酸化膜、窒化シリコン膜(いずれも図示せず)を形成し、この窒化シリコン膜上にレジストパンを形成し、このレジストパターンをマスクとして窒化シリコン膜を選択的にエッチングして前記バッファ酸化膜の素子領域に窒化シリコン膜パターンを形成した。この窒化シリコン膜パターンをマスクとしてリアクティブイオンエッチングにより前記バッファ酸化膜およびシリコンウェハ３１をエッチングして溝を形成した。つづいて、全面の酸化シリコン膜を堆積し、ＣＭＰ（Chemical Mechanical Polishing）処理を施して窒化シリコン膜パターン上面まで平坦化する。その後、窒化シリコン膜パターンとバッファ酸化膜を除去することにより図３の（Ａ）の右側から素子領域３２、３３に分離するための浅溝型素子分離(ＳＴＩ)領域３４を形成した。つづいて、前記素子領域３２にＰ型不純物、例えばボロンをイオン注入し、活性化することによりＰ型素子領域とした。なお、前記素子領域３３はＮ型素子領域となる。必要に応じて、シリコンウェハ３１の各素子領域３２，３３にチャンネル制御のためのＰ型不純物、例えばボロンのイオン注入、活性化アニールを実施して各素子領域３２，３３の不純物濃度の調整を行った。ひきつづき、前記バッファ酸化膜を除去し、ＣＶＤ法により例えば厚さ４〜８ｎｍのＴａ2Ｏ5からなるゲート酸化膜３５を前記シリコンウェハ３１の各素子領域３２，３３上に形成した。なお、Ｔａと各素子領域のシリコンとの反応を防ぐためにゲート絶縁膜の形成に先立って、例えば各素子領域のシリコン表面を窒化処理して界面層を形成することが好ましい。これらのゲート絶縁膜の形成後に必要に応じて膜質を改善するためポストアニールを行うことを許容する。ひきつづき、全面にＣＶＤ法により例えば厚さ１０ｎｍの窒化タングステン(ＷＮｘ)膜３６を堆積した。その後、全面にＣＶＤ法により例えば厚さ１０〜５０ｎｍのＴｉ膜を堆積し、さらにこのＴｉ膜上にマスク材、例えばレジストパターンを形成し、このレジストパターンをマスクとして前記Ｔｉ膜をパターニングしてパターン状のＴｉ膜３７を前記Ｎ型素子領域３３側のＷＮｘ膜３６上に形成した。
【００３６】
次いで、レジストパターンを剥離、除去した後、不活性ガス中にて、６００℃、約３０分間の熱処理を施した。この時、図３の(Ｂ)に示すようにパターン状のＴｉ膜３７と接するＷＮｘ膜３６部分において、ＷＮxからＮが離脱することによりＷ膜３８に変換された。つまり、Ｐ型素子領域３２に位置するゲート絶縁膜３５上にＷＮｘ膜３６が形成され、Ｎ型素子領域３３に位置するゲート絶縁膜３５上に前記ＷＮｘ膜３６と仕事関数の異なるＷ膜３８が形成された。なお、パターン状のＴｉ膜３７は窒化されてＴｉＮｘ膜３９に変化した。
【００３７】
次いで、図３の(Ｃ)に示すように前記ＴｉＮｘ膜３９を除去した後、全面にスパッタ法により厚さ２５０ｎｍのタングステン（Ｗ）膜４０を堆積した。つづいて、各素子領域３２，３３に位置するＷ膜４０上にゲート電極形状のレジストパターン(図示せず)をそれぞれ形成し、これらレジストパターンをマスクとして前記ＷＮｘ膜３６およびＷ膜４０とＷ膜３８，４０をリアクティブイオンエッチング(ＲＩＥ)のような異方性エッチングにより選択的に除去してＰ型素子領域３２のゲート絶縁膜３５上にＷＮｘ膜３６およびＷ膜４０からなる第１ゲート電極４１を形成した。同時に、Ｎ型素子領域３３のゲート絶縁膜３５上にＷ膜３８，４０からなる第２ゲート電極４２を形成した。この後、レジストパターンを剥離、除去し、再度、図示しないレジストパターンをＮ型素子領域３３に形成し、このレジストパターンおよび第１ゲート電極４１をマスクとしてＮ型不純物、例えば砒素をＰ型素子領域３２にイオン注入し、活性化してＮ型のソース、ドレイン拡散層４３，４４を形成した。ひきつづき、レジストパターンを剥離、除去し、再度、図示しないレジストパターンをＰ型素子領域３２に形成し、このレジストパターンおよび第２ゲート電極４２をマスクとしてＰ型不純物、例えばボロンをＮ型素子領域３３にイオン注入し、活性化してＰ型のソース、ドレイン拡散層４５，４６を形成した。その後、図示しないが、全面に酸化シリコン膜のような層間絶縁膜を堆積し、前記Ｎ型のソース、ドレイン拡散層４３，４４およびＰ型のソース、ドレイン拡散層４５，４６に対応する層間絶縁膜部分にコンタクトホールを開口した。Ｔｉ／ＴｉＮをコンタクトホールから露出するシリコンウェハに堆積し、アニールして前記ウェハと反応させ、シリサイド化させて接触抵抗を低減した。ひきつづき、Ａｌ膜の堆積、パターニングにより前記コンタクトホールを通して前記Ｎ型のソース、ドレイン拡散層およびＰ型のソース、ドレイン拡散層に接続される配線を前記層間絶縁膜上に形成することにより、ＷＮｘを主たるゲート材料とする第１ゲート電極４１を有するＮＭＯＳとＷを主たるゲート材料とする第２ゲート電極４２を有するＰＭＯＳを備えた相補型ＭＯＳ半導体装置（ＣＭＯＳ）を製造した。
【００３８】
このような実施例１によれば、窒化タングステン(ＷＮｘ)を主たるゲート材料とする第１ゲート電極４１を有するＮＭＯＳとタングステン(Ｗ）を主たるゲート材料とする第２ゲート電極４２を有するＰＭＯＳとを１チップ上に形成することができるため、しきい値スイングのような性能を犠牲にすることなく、低しきい値を持つ高性能のＣＭＯＳを製造できた。
【００３９】
また、仕事関数の異なる第１、第２のゲート電極４１，４２下のゲート絶縁膜３５を１回のみの成膜工程により形成できるため、従来のように仕事関数の異なる第１、第２の金属ゲートを形成する毎にゲート絶縁膜を形成する、つまり２回のゲート絶縁膜の成膜工程、が必要である、場合に比べてＣＭＯＳを量産的に製造できた。
【００４０】
(実施例２)
前述した実施例１において、Ｐ型素子領域３２およびＮ型素子領域３３に位置するゲート絶縁膜３５上にＷＮｘ膜３６およびこれと仕事関数の異なるＷ膜３８を形成する工程はパターン状のＴｉ膜３７をＮ型素子領域３３側の窒化タングステン(ＷＮｘ)膜３６上に形成し、所望の熱処理を施すことにより行なった。この実施例２では、シリコン酸化膜やカーボンのような反応阻止層をＰ型素子領域３２側の窒化タングステン(ＷＮｘ)膜３６上に形成し、全面にＴｉ膜を堆積した後、実施例１と同様な熱処理を施すことによりＰ型素子領域３２およびＮ型素子領域３３に位置するゲート絶縁膜３５上にＷＮｘ膜３６およびこれと仕事関数の異なるＷ膜３８をそれぞれ形成することできた。
【００４１】
(実施例３)
まず、図４の(Ａ)に示すようにＮ型の半導体基板(例えばＮ型シリコンウェハ）５１に前述した実施例１と同様な方法で右側から素子領域５２、５３に分離するための浅溝型素子分離(ＳＴＩ)領域５４を形成した。つづいて、前記素子領域３２にＰ型不純物、例えばボロンをイオン注入し、活性化することによりＰ型素子領域とした。なお、前記素子領域３３はＮ型素子領域となる。必要に応じて、シリコンウェハ５１の各素子領域５２，５３にチャンネル制御のためのＰ型不純物、例えばボロンのイオン注入、活性化アニールを実施して各素子領域５２，５３の不純物濃度の調整を行った。なお、チャンネルイオン注入は通常、ゲート電極の形成前に行なわれるが、ダマシンゲートプロセスでは後述するゲート溝を形成した後での実施できるために必ずしもこの段階で行わなくてもよい。つづいて、バッファ酸化膜を残存させた状態で全面にＣＶＤ法により厚さ２００ｎｍの多結晶シリコン膜、厚さ４０ｎｍの窒化シリコン膜のこの順序で堆積した。ひきつづき、図示しないレジストパターンを前記窒化シリコン膜上に形成し、ＲＩＥ等の異方性エッチングにより前記窒化シリコン膜および多結晶シリコン膜をエッチングし、前記各素子領域５２，５３に多結晶シリコン膜５５および窒化シリコン膜５６の積層膜からなる第１、第２のダミーゲート５７、５８をそれぞれ形成した。レジストパターンを剥離、除去し、再度、図示しないレジストパターンをＮ型素子領域５３に形成し、このレジストパターンおよび第１ダミーゲート５７をマスクとしてＮ型不純物、例えば砒素をＰ型素子領域５２にイオン注入し、活性化して低濃度のＮ型のソース、ドレイン拡散層５９，６０を形成した。ひきつづき、レジストパターンを剥離、除去し、再度、図示しないレジストパターンをＰＭＯＳ領域５２に形成し、このレジストパターンおよび第２ダミーゲート５８をマスクとしてＰ型不純物、例えばボロンをＮ型素子領域５３にイオン注入し、活性化して低濃度のＰ型のソース、ドレイン拡散層６１，６２を形成した。
【００４２】
次いで、前記第１、第２のダミーゲート５７、５８を含むシリコンウェハ５１上に厚さ２０ｎｍの窒化シリコン膜６３、厚さ７０ｎｍの酸化シリコン膜を順次堆積した後、酸化シリコン膜をＲＩＥなどの異方性エッチングを施した。この時、図４の（Ｂ）に示すように前記第１、第２のダミーゲート５７、５８の側面に酸化シリコンからなる側壁６４，６５がそれぞれ形成された。つづいて、図示しないレジストパターンをＮ型素子領域５３に形成し、このレジストパターン、第１ダミーゲート５７および側壁６４をマスクとしてＮ型不純物、例えば砒素をＰ型素子領域５２にイオン注入し、活性化して高濃度のＮ型のソース、ドレイン拡散層６６，６７を形成した。ひきつづき、レジストパターンを剥離、除去し、再度、図示しないレジストパターンをＰ型素子領域５２に形成し、このレジストパターン、第２ダミーゲート５８および側壁６５をマスクとしてＰ型不純物、例えばボロンをＮ型素子領域５３にイオン注入し、活性化して高濃度のＰ型のソース、ドレイン拡散層６８，６９を形成した。このような工程によりＰ型素子領域５２およびＮ型素子領域５３にＬＤＤ構造のソース、ドレインがそれぞれ形成された。なお、Ｔｉ，Ｃｏなどのシリサイドを前記ソース、ドレインに形成して低抵抗化することを許容する。
【００４３】
次いで、図４の(Ｃ)に示すように第１、第２のダミーゲート５７、５８を含むシリコンウェハ５１全面に例えば厚さ３００ｎｍの酸化シリコン膜を堆積させた後、前記酸化シリコン膜を各ダミーゲート５７，５８上面の窒化シリコン膜６３部分が露出するまでＣＭＰ処理を施して表面が平坦な層間絶縁膜７０を形成した。つづいて、各ダミーゲート５７、５８上に露出した窒化シリコン膜６３および各ダミーゲート５７、５８を構成する窒化シリコン膜５６を熱リン酸処理でそれぞれ除去し、多結晶シリコン膜５５をケミカルドライエッチング（ＣＤＥ）で除去し、図示しないバッファ酸化膜を希フッ酸処理によりエッチングして各ダミーゲート５７，５８を除去することにより図４の(Ｄ)に示すようにＰ型素子領域５２に第１ゲート溝７１、Ｎ型素子領域５３に第２ゲート溝７２を形成した。チャネル部分の不純物濃度調整のイオン注入をダミーゲート形成前に行わなかった場合にはこの時点でチャネル領域に不純物を導入することが可能である。
【００４４】
次いで、図５の(Ｅ)に示すように前記各ゲート溝７１，７２底面に露出したＰ型素子領域５２、Ｎ型素子領域５３に酸化シリコンからなるゲート絶縁膜７３、７４をそれぞれ形成した。つづいて、前記ゲート溝７１，７２内を含む層間絶縁膜７０に厚さ１０ｎｍの窒化タングステン(ＷＮｘ)膜７５を堆積した。窒化タングステン(ＷＮｘ)膜７５は形成すべきゲート電極のしきい値を決めるだけであるので、必ずしもその厚さを厚くする必要はない。
【００４５】
次いで、図５の(Ｆ)に示すように前記窒化タングステン(ＷＮｘ)膜７５上に厚さ１０〜５０ｎｍのＴｉ膜を堆積した。つづいて、このＴｉ膜上にマスク材、例えばレジストパターン７６を形成し、このレジストパターン７６をマスクとしてＣｌ系エッチャントを含むエッチングで前記Ｔｉ膜をパターニングしてパターン状のＴｉ膜７７を前記Ｎ型素子領域５３側のＷＮｘ膜７５上に形成した。
【００４６】
次いで、レジストパターンを剥離、除去した後、例えばＡｒ雰囲気中にて、６００℃、約３０分間の熱処理を施した。この時、図５の(Ｇ)に示すようにパターン状のＴｉ膜７７と接するＷＮｘ膜７５部分において、ＷＮxからＮが離脱することによりＷ膜７８に変換された。つまり、Ｐ型素子領域５２に位置するゲート絶縁膜７３上にＷＮｘ膜７５が形成され、Ｎ型素子領域５３に位置するゲート絶縁膜７４上に前記ＷＮｘ膜７５と仕事関数の異なるＷ膜７８が形成された。なお、パターン状のＴｉ膜７６は窒化されてＴｉＮｘ膜７９に変化した。つづいて、全面に上層のゲート電極材料である厚さ２５０ｎｍのタングスタン（Ｗ）膜８０を堆積した。仕事関数は、下層のゲート電極材料により決定されるため、上層のゲート電極材料の仕事関数に影響されることはない。
【００４７】
次いで、前記Ｗ膜８０および前記層間絶縁膜７０上のＷＮｘ膜７５、Ｗ膜７８およびＴｉＮｘ膜７９をＣＭＰ処理することにより図５の(Ｈ)に示すようにして平坦化し、第１ゲート溝７１にＷＮｘ膜７５およびＷ膜８０からなる第１ゲート８１を埋め込み、第２ゲート溝７２にＷ膜７８，ＴｉＮｘ膜７９およびＷ膜８０からなる第２ゲート電極８２を埋め込んだ。
【００４８】
この後、図示しないが全面に酸化シリコン膜のような２層目の層間絶縁膜を堆積し、第１、第２のゲート電極、ソース、ドレインの部分に異方性エッチングによりコンタクトホールを開口した。Ｔｉ／ＴｉＮをコンタクトホールから露出するシリコンウェハに堆積し、アニールして前記ウェハと反応させ、シリサイド化させて接触抵抗を低減した。ひきつづき、Ａｌ膜の堆積、パターニングにより前記コンタクトホールを通して前記ソース、ドレイン拡散層に接続される配線を前記２層目の層間絶縁膜上に形成することにより、ＷＮｘを主たるゲート材料とする第１ゲート電極８１を有するＮＭＯＳとＷを主たるゲート材料とする第２ゲート電極４２を有するＰＭＯＳを備えた相補型ＭＯＳ半導体装置（ＣＭＯＳ）を製造した。
【００４９】
このような実施例３によれば、仕事関数の異なる窒化タングステン(ＷＮｘ)を主たるゲート材料とする第１ゲート電極８１およびタングステン(Ｗ）を主たるゲート材料とする第２ゲート電極８２が埋め込まれたＰＭＯＳとＮＭＯＳとを１チップ上に形成することができ、しきい値スイングのような性能を犠牲にすることなく、低しきい値を持つ高性能で表面が平坦なＣＭＯＳを製造できた。
【００５０】
また、仕事関数の異なる第１、第２のゲート電極８１，８２下のゲート絶縁膜７３，７４を１回のみの成膜工程により形成できるため、従来のように仕事関数の異なる第１、第２の金属ゲートを形成する毎にゲート絶縁膜を形成する、つまり２回のゲート絶縁膜の成膜工程が必要である、場合に比べてＣＭＯＳを量産的に製造できた。
【００５１】
(実施例４)
前述した実施例３において、Ｐ型素子領域５２に位置するゲート絶縁膜７３上にＷＮｘ膜７５、Ｎ型素子領域５３に位置するゲート絶縁膜７４上にＷＮｘ膜７５と仕事関数の異なるＷ膜７８を形成する工程は、パターン状のＴｉ膜７７をＮ型素子領域５３側の窒化タングステン(ＷＮｘ)膜７５上に形成し、所望の熱処理を施すことにより行なった。この実施例４では、シリコン酸化膜やカーボンのような反応阻止層をＰ型素子領域５２側の窒化タングステン(ＷＮｘ)膜７５上に形成し、全面にＴｉ膜を堆積した後、実施例３と同様な熱処理を施すことによりＰ型素子領域５２およびＮ型素子領域５３に位置するゲート絶縁膜７３，７４上にそれぞれＷＮｘ膜７５およびこれと仕事関数の異なるＷ膜７８を形成することできた。
【００５２】
なお、本発明は前述した実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々に変形して実施することができる。
【００５３】
特にゲート電極の組合せについてはＷ、ＴｉＮに限定されるものではない。
【００５４】
また、ゲート絶縁膜もＴａ2Ｏ5の他、シリコン酸化膜、シリコン窒化膜、高誘電体とシリコンとのシリケートなど限定されるものではない。
【００５５】
また、反応防止膜についてもカーボン、シリコン酸化膜のほか、熱反応を遮断する物質であれば限定されるものではない。
【産業上の利用可能性】
【００５６】
以上詳述したように、本発明によれば互いに仕事関数の異なる窒化タングステン(ＷＮｘ)を主たるゲート材料とする第１ゲート電極およびタングステン(Ｗ）を主たるゲート材料とする第２ゲート電極をそれぞれ有するＰＭＯＳとＮＭＯＳとを１チップ上に形成することができるため、しきい値スイングのような性能を犠牲にすることなく、低しきい値を持つ高性能の相補型ＭＯＳ半導体装置のような半導体装置を量産的に製造し得る方法を提供できる。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１実施形態における半導体装置の製造工程を示す断面図。
【図２】本発明の第２実施形態における半導体装置の製造工程を示す断面図。
【図３】本発明の実施例１における相補型半導体装置の製造工程を示す断面図。
【図４】本発明の実施例３における相補型半導体装置の製造工程を示す断面図。
【図５】本発明の実施例３における相補型半導体装置の製造工程を示す断面図。
【符号の説明】
【００５８】
１，１１…半導体基板、２，１２，３５，７３，７４…ゲート絶縁膜、３，１３…第１導電材料膜、４，１５…第２導電材料膜、７、１８…第３導電材料膜、９，１０、２０，２１、４１，４２，８１，８２…ゲート電極、３１、５１…シリコンウェハ、３２，５２…Ｐ型素子領域、３３，５３…Ｎ型素子領域、３４，５４…素子分離領域、３６，７５…窒化タングステン(ＷＮｘ)膜、３７、７７…パターン状のＴｉ膜、３８、７８…タングステン（Ｗ）膜、４３、５９，６６…Ｎ型ソース拡散層、４４，６０，６７…Ｎ型ドレイン拡散層、４５，６１，６８…Ｐ型ソース拡散層、４６，６２，６９…Ｐ型ドレイン拡散層、５７、５８…ダミーゲート、７１，７２…ゲート溝。
【図１】
2005072316.tif 000003
【図２】
2005072316.tif 000004
【図３】
2005072316.tif 000005
【図４】
2005072316.tif 000006
【図５】
2005072316.tif 000007
【手続補正書】
【提出日】平成15年8月27日(2003.8.27)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正の内容】
【図５】
2005072316.tif 000008
【手続補正書】
【提出日】平成15年10月2日(2003.10.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項２
【補正方法】変更
【補正の内容】
【請求項２】
半導体基板上に第１導電材料膜をゲート絶縁膜を介して形成する工程と、
前記第１導電材料膜に反応阻止層を選択的に形成する工程と、
前記反応阻止層を含む前記第１導電材料膜上にこの導電膜を還元し得る第２導電材料膜を形成する工程と、
前記第２導電材料膜が直接する前記第１導電材料膜部分をその第２導電材料膜で還元反応させることにより組成を変えて第１導電材料膜と仕事関数が異なる第３導電材料膜に変換する工程と、
前記第１導電材料膜を少なくとも有する第１ゲート電極および前記第３導電材料膜を少なくとも有し、前記第１ゲート電極と仕事関数の異なる第２ゲート電極をそれぞれ形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
本発明の第２形態によると、半導体基板上に第１導電材料膜をゲート絶縁膜を介して形成する工程と、
前記第１導電材料膜に反応阻止層を選択的に形成する工程と、
前記反応阻止層を含む前記第１導電材料膜上にこの導電膜を還元し得る第２導電材料膜を形成する工程と、
前記第２導電材料膜が直接する前記第１導電材料膜部分をその第２導電材料膜で還元反応させることにより組成を変えて第１導電材料膜と仕事関数が異なる第３導電材料膜に変換する工程と、
前記第１導電材料膜を少なくとも有する第１ゲート電極および前記第３導電材料膜を少なくとも有し、前記第１ゲート電極と仕事関数の異なる第２ゲート電極をそれぞれ形成する工程と
を含むことを特徴とする半導体装置の製造方法が提供される。