(57)【要約】【課題】４Ｍの蓄積容量を有する高密度ダイナミックランダムアクセスメモリ（ＤＲＡＭ）回路を提供する。【解決手段】４ＭのＤＲＡＭ半導体メモリ装置は、イ）半導体ダイ上に形成された多重メモリアレイに配置された総数が４，０００，０００個から４，５００，０００個までの機能し且つアドレス指定可能に動作するメモリセルと、ロ）データを一つ又はそれ以上のメモリセルに書き込み、及び一つ又はそれ以上のメモリセルから読み出すことを可能にする、半導体ダイ上に形成された回路とを含む。ダイ上に形成されたすべての機能し且つ動作上アドレス指定可能なメモリセルが占める領域が結合した総領域は、３．３ｍｍ２より大きくない。【選択図】図３５
2005064527.tif 000002
【特許請求の範囲】
【請求項１】
４Ｍ半導体メモリ装置であって、該装置は、
封止体と該封止体から外方に延びる導電性接続ピンとを有するパッケージに封止された半導体ダイと、
個々の機能し且つ動作上アドレス指定可能なメモリセルがメモリアレイ内のダイの上の領域を占め、ダイの上で全ての機能し且つ動作上アドレス指定可能なメモリセルが占める領域が結合した総領域において３．３ｍｍ２より大きくない領域となるような、ダイに形成された多重メモリアレイに配置された４，０００，０００個から４，５００，０００個までの機能し且つ動作上アドレス指定可能なメモリセルと、
メモリアレイに関連してダイの上に形成された周辺回路及びピッチ回路であって、該周辺回路が、ピンに電気的に相互接続されており、作動的に相互接続された制御及びタイミング回路、アドレス及び冗長回路、データ及びテスト経路回路、及び電圧供給回路を含み、それらが協働してメモリアレイの全てのアドレス指定可能なメモリに全アクセスを可能とするようになっている、周辺回路及びピッチ回路と、
からなる４Ｍ半導体メモリ装置。
【請求項２】
請求項１に記載の半導体メモリ装置であって、前記周辺回路、ピッチ回路及びメモリアレイが全体で４個以下のコンポジット導電性線層を含むように製造されている、半導体メモリ装置。
【請求項３】
請求項１１に記載の半導体メモリ装置であって、前記周辺回路、ピッチ回路及びメモリアレイがダイの上に１１．０ｍｍ２と同一又はそれ以下の、結合した連続の総表面領域を有する、半導体メモリ装置。
【請求項４】
請求項１に記載の半導体メモリ装置であって、前記周辺回路、ピッチ回路及びメモリアレイが少なくとも５個のコンポジット導電性線層を含むように製造されており、ダイの上で全ての機能し且つ動作上アドレス指定可能なメモリセルが占める領域が結合した総領域において２．５ｍｍ２より大きくない領域となるような、半導体メモリ装置。
【請求項５】
請求項１に記載の半導体メモリ装置であって、前記周辺回路、ピッチ回路及びメモリアレイが少なくとも５個のコンポジット導電性線層を含むように製造されており、前記周辺回路、ピッチ回路及びメモリアレイがダイの上に１０．２ｍｍ２と同一又はそれ以下の、結合した連続の総表面領域を有する、半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積度レベルが６４Ｍ、１６Ｍ、４Ｍの半導体メモリの製造に関する。
【背景技術】
【０００２】
高密度集積回路は、主に半導体ウェーハから製造される。製造が完了すると、ウェーハは複数個の同一の個別ダイ領域を有することになり、これは最終的には個別のチップを形成するようにウェーハから切り離される。ダイ領域又は分離されたダイはその機能がテストされ、良品ダイは、最終製品又は装置に使用される別個の収容パッケージに封止される。
【０００３】
集積回路の一つの形式はメモリである。半導体メモリの基本ユニットはメモリセルである。１ビットの情報を蓄積することができるメモリセルは、半導体基板又はウェーハの単位領域当たりに、より多くのメモリセルが設けられるために、どんどんそのサイズが小さくなってきている。これにより、集積メモリ回路はより小さくなり、また動作速度はより速くなっている。
【０００４】
例えば、半導体メモリには、ＲＯＭ，ＲＡＭ，ＰＲＯＭ，ＥＰＲＯＭ、ＥＥＰＲＯＭが含まれる。ある者は動作速度よりも小ささ及び経済性を強調する。また他の者は、電光のような動作速度の速さに焦点を合わせる。メモリのある種の物はデータを無期限に記憶し、また他のメモリはデータを一時的に記憶するものであり、その結果、毎秒数百回、データの更新が行われなければならない。最も小さいメモリセルは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）の単一トランジスタと単一コンデンサからなる。
【０００５】
メモリチップを分類する方法で産業上認められている方法の一つは、単一チップ上に搭載される、最終的に機能し且つ動作上アドレス指定可能なメモリセルの数の多少による方法である。蓄積度を最大とするには、各セルは、多重的に反復されたメモリアレイとして配列される。ＤＲＡＭの製造技術は、何百万もの機能的であって動作上アドレス指定可能なメモリセルを、単一チップ上に搭載することができる段階にまで発展してきた。半導体メモリの製造において、単一トランジスタと他のメモリセルの蓄積度を最大限とする努力が現在も続けられている。
【０００６】
新しい製造方法の各世代により、単位ダイ当たりのメモリセルの数は、四つの世代を経て歴史的に増加した。例えば、一般的に２５６Ｋ（１チップ当たり２６２，１４４個のアドレス可能なＤＲＡＭセル）の世代と言われるものは、１Ｍ（１チップ当たり１，０４８，５７６個のアドレス可能なＤＲＡＭセル）の世代になった。１Ｍ世代のものは次に４Ｍ（１チップ当たり４，１９４，３０４個のアドレス可能なＤＲＡＭセル）の世代となった。４Ｍ世代のものは１６Ｍ（１チップ当たり１６，７７７，２１６個のアドレス可能なＤＲＡＭセル）世代となり、これは更に６４Ｍ（１チップ当たり６７，１０８，８６４個のアドレス可能なＤＲＡＭセル）の世代となった。これら四世代の次の世代として、メモリセルのピッチが０．６ミクロンである２５６Ｍ（１チップ当たり２６８，４３５，４５６個のアドレス可能なＤＲＡＭセル）と言われるものに現在は産業が進んできている。歴史的には各世代において、１チップ当たりのアドレス指定可能なメモリセルの数は、チップエリアの増加に伴って、正確に四つの段階を経て増加している。しかしながら、チップエリアの増加はセル数の増加に正比例的なものではなかった。これは、メモリセルのサイズを小さくすることにより、集積の密度を増すことを可能とする改良された製造技術によるものである。それにもかかわらず、それぞれ次の世代により、一つのチップ上において、メモリセルの数を前の世代から４倍にした。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
メモリ及び他の電子回路を実施することには、絶縁されているデバイスを、特別な電気経路を介して結合することが含まれる。さらに、基板内に形成されているデバイス同士を互いに電気的に絶縁することも必要である。回路の集積密度が増すことに伴うデバイス間の電気的絶縁の問題は、現在もその研究開発が続けられている事項である。
【０００８】
デバイスを絶縁する方法の一つには、基板の非活性（フィールド）領域内の半窪み或いは全窪み酸化膜の形成が含まれる。これらの領域は、典型的に“フィールド酸化膜”と呼ばれ、露出したシリコンの局所酸化、即ち、所謂ＬＯＣＯＳによって形成される。このような酸化膜の形成方法の一つに、それらの下に発生する酸化を阻止するシリコン窒化膜の薄い層で活性領域を覆う方法がある。犠牲パッド酸化膜の薄い介在層は、後の窒化膜の除去の間にストレスを軽減し、基板をダメージから保護するために、シリコン基板と窒化層との間に設けられる。次に基板のマスクされていない或いは露出しているフィールド領域は、典型的には大気圧のもと、温度が約１０００℃で、２〜４時間、湿式Ｈ２Ｏ酸化される。これにより、マスキング窒化膜がない場所にフィールド酸化成長が生ずる。
【０００９】
しかしながら窒化膜のエッジ部分では、多少の酸化物質が横方向にも拡散する。これは酸化膜が窒化膜のエッジの下に成長し、それを持ち上げることの原因となる。窒化膜のエッジにおける酸化膜の形状は、あらかじめ形成された他の酸化膜の層に対して徐々に先細になって同化していく酸化膜のくさび状の形状であるため、一般的には“バーズビーク”と呼ばれている。バーズビークは、デバイスが形成される活性領域へのフィールド酸化膜の横からの拡張又は侵食である。バーズビークの長さは、多数あるパラメータにもよるが、一辺あたり典型的には０．１５ミクロンから０．５ミクロンである。
【００１０】
このバーズビークによって生ずる酸化膜の薄い領域は、有効な絶縁性を提供できないという不都合があり、その上半導体ウェーハ上で、貴重な領域を無駄に消費する。更に、回路密度（一般的に最小デバイスピッチと呼ばれる）は１．０ミクロン以下になっているため、従来のＬＯＣＯＳ技術では、マスキングスタックの下の酸化膜の極端な侵食のために目的を達成できない。このような場合に、マスキングブロックスタックが密であれば、隣接するバーズビークが効果的に結合する結果となり、従って、効果的にスタックを持ち上げ、酸化に対してはマスキング効果をもたらさないこととなる。
【課題を解決するための手段】
【００１１】
本発明による開示は、バーズビークの侵食を最小限にするため、酸化状態のために乾式高圧力Ｏ２酸化雰囲気を用いることができるようにする、改善された技術を提供する。この開示はまた、バーズビークの大きさを都合よく最小限にするような方法で、フィールド酸化領域を形成する、改善された技術を提供する。本発明による開示はまた、一定の隣接するメモリセル間のフィールド酸化領域を不要とすることを可能とする、改善された技術を提供する。
【００１２】
更に、高密度ＤＲＡＭに要求されるメモリセルの大きさの縮小は、メモリセル容量の蓄積ノードに使われる領域を、その縮小に応じて減少させる。更に、設計及び動作上のパラメータは、セル領域が減少するにも関わらず、メモリセルの信頼できる動作のために要求される最小電荷を決定する。セル領域に著しく影響を及ぼすことなくセル容量の総電荷容量を増やすために、いくつかの技術が開発されている。これらには、トレンチ型でコンテナ型のスタックコンデンサを用いる構造が含まれる。
【００１３】
本発明による開示は、与えられた領域内で容量を最大にすることが可能な、改善された技術を提供する。この開示はまた、隣接するデバイス間のマスクのミスアライメントを減少することによって、より密なマスク開口の許容量を可能とする、改善された技術を提供する。
【００１４】
メモリ集積回路に使用される基板上の領域は、回路を構成するために設けられる導電層の数に影響を受ける。一般的に、導電性線層の数が少なければ少ないほど製造処理は簡単になるが、メモリセルにより使用される領域は大きくなる。メモリセルに使用される基板領域は、より多くの導電性線層を設けることにより減らすことができるが、製造処理が複雑となってしまう。
【００１５】
本発明の開示は、上で言及したように、一定の隣接するメモリセル間のフィールド酸化領域の除去の利点を最大に利用することが可能な比較的大きい数の導電性線層を用いる、改善された技術を提供する。
【発明を実施するための最良の形態】
【００１６】
上述した技術の一つ以上、又は他の技術は、均等の原則に基づいて適当に解釈される添付請求の範囲のみにより限定される発明に基づいて６４Ｍ，１６Ｍ，４Ｍメモリチップの製造に利用することができる。
【００１７】
基板活性領域へのバーズビークの侵食を最小限にするような方法でフィールド酸化領域を形成するための製造処理の詳細をまず述べる。図１は、一般的に参照符号１０により示される、０．７ミクロン以下の最小ピッチを有する一対の隣接フィールド酸化領域の形成処理における半導体ウェーハ片を示す。これは、一番下にバルク半導体シリコン基板１２を有する。犠牲パッド酸化層１４は、２０Åから１００Åの厚さで、半導体基板１２上に熱成長する。好ましくはＳｉ３Ｎ４であるマスキング層１５は、５００Åから３０００Åの厚さで、犠牲パッド酸化層１４上に設けられる。酸化層１４は、シリコン基板１２と窒化層１５の間のストレスの変化のクッションの働きをする。窒化層１５は、後のフィールド酸化領域の形成のためのマスキング層として機能する。
【００１８】
図２を参照すると、第一窒化膜１５は、窒化マスキングブロック１６，１７，１８を形成するために、図示のようにパターンニングされエッチングされている。チャンネルストップ注入は、図示されたマスキングブロックを除去する前に行われる。窒化ブロック１６，１７，１８を作るためのエッチングは、実質上酸化層１４に対して選択的なものである。しかし、エッチングは、酸化層１４自体が本来的に薄いことにも一部起因して、パッド酸化層１４の一部を不均一な態様で除去することとなる。ブロック１６，１７，１８は、基板上に所望の活性領域を画定し、そしてその上に横たわるように設けられる。図示するマスキングブロックは、０．７ミクロンと同等又はそれ以下の、そして特定の例では０．６ミクロンである隣接ブロックの最小ピッチ２０の一例を示す。
【００１９】
図３を参照すると、ウェーハは、露出している犠牲酸化層１４の残りの部分を基板から除去するために、好ましくは湿式等方性エッチングが行われる。これにより、窒化ブロック１６，１７，１８の下方に、酸化層１４のアンダーカットエッチングが図示のように生じる。
【００２０】
図４を参照すると、ウェーハは、６０Åから１２０Åの厚さを有する好ましい第二犠牲酸化層１３を成長させるために、酸化される。酸化層１３は、後で明らかとなるシリコンエッチストップとして機能する。酸化層１３の厚さは、結果として生ずるバーズビークの大きさに影響する。酸化層１３が厚くなればなるほど、フィールド酸化後のバーズビークの大きさが大きくなる。
【００２１】
図５を参照すると、シリコンの層３０は、パターンニングされたマスキング窒化ブロック１６，１７，１８上、及び第二犠牲酸化層１３上に設けられる。層３０の材料としては、２００Åから１０００Åの範囲の厚さで堆積されたポリシリコンが好ましい。代わりの材料は、例としてのみ挙げると、非結晶シリコンと多孔性シリコンである。次に、第二マスキング層３２がシリコン層３０上に設けられ、その厚さは２００Åから１０００Åが望ましい。マスキング層３２は、好ましくは、その下に横たわるシリコン材料３０に対して選択的にエッチング可能な材料からなる。好ましい材料の例にＳｉＯ２やＳｉ３Ｎ４があるが、ＳｉＯ２がより好ましい。マスキング層３２の厚さは、後の説明で明らかなように、そのフット部の長さを、第一スペーサの高さとは独立して設定するように用いられる。
【００２２】
図６を参照すると、第二マスキング層３２は、シリコン層３０上の第二マスキング層の側壁スペーサの対３３，３４，３１を画定するように、またシリコン層３０を部分的に外側方向に露出するように異方性エッチングされる。異方性エッチングは、図示のように好ましくはシリコン層３０に対して選択的に行われる。第二マスキング側壁スペーサの対３３，３４，３１は、それぞれ横方向に向かい合い、シリコン層３０のフット部を外側に突き出すようにマスクされた、それぞれ繋がっている対３５，３６，３７を画定する。
【００２３】
図７を参照すると、シリコン層３０の露出している部分は、シリコン側壁スペーサの対３８，４０，４２をそれぞれ形成するように、第二犠牲酸化層１３に対して選択的に異方性エッチングされる。シリコン側壁スペーサ対３８は、横方向に向かい合い、横方向に外側へ突き出ているフット部対３５を有する。シリコン側壁スペーサ対４０は、横方向に向かい合い、横方向に外側へ突き出ているフット部対３６を有する。シリコン側壁スペーサ対４２は、横方向に向かい合い、横方向に外側へ突き出ているフット部対３７を有する。
【００２４】
図８を参照すると、第二マスキング層側壁スペーサ３３，３４，３１は基板から取り除かれる。代わりに、これらのスペーサは、製造処理のこの段階では残しておき、フィールド酸化の後に取り除かれてもよい。更にこれに代えて、スペーサ３３，３４，３１は、フィールド酸化の後に残っていてもよい。最も望ましくは、図８に示すように、この段階でこれらのスペーサが取り除かれる。
【００２５】
図９を参照すると、ウェーハは、図示のフィールド酸化領域の対４４，４５を形成するように、バルク基板１２とシリコン側壁スペーサ３８，４０，４２のシリコンが酸化される。多数の酸化方法の何れを用いても構わない。一例としては、少なくとも１５気圧の圧力でＯ２雰囲気中で酸化することが含まれる。酸化中、雰囲気は基本的にＨ２Ｏが無いことが好ましく、基本的に純粋なＯ２雰囲気、又はＮ２もしくはＡｒのようなキャリアガスと共に反応室内に導入されたＯ２雰囲気を構成する。このような酸化のための好ましい圧力の上限は、５０気圧であり、より好ましくは２５気圧である。このような酸化中の好ましい温度範囲は、９５０℃から１３００℃の間である。２５気圧、１０００℃におけるこのような乾燥酸素雰囲気中での成長率は、７０分間に４０００Åである。このような酸化は、１５００Åから３０００Åの最大厚さの部分を有するフィールド酸化領域４４，４５を形成するために行われることが好ましい。図示の通り、フィールド酸化領域４４，４５は、それらの間に、基板活性領域２５を画定する。フィールド酸化中、Ｓｉ３Ｎ４からＳｉＯ２への変化により、マスキングブロック１６，１７，１８の上部に非常に薄い酸化層（２０−２００Å、図示せず）が形成されることもある。
【００２６】
酸化中にはまた、基板１２と同様なシリコン材料からなるシリコン側壁スペーサ３８，４０，４２も酸化され、元の大きさのおよそ二倍に成長する。その結果、“ミッキーマウス”の耳４６と呼ばれるものが形成される。しかしながら、シリコンスペーサ３５，３６，３７を最終的に形成するシリコン層３０が、好ましくは２００Åから１０００Åと薄いが故に、ミッキーマウスの耳４６は結果的に小さく（薄く）なる。これは、最終的に形成されるフィールド酸化領域の上部トポグラフィーを最小限にするという次の特徴を提供する。更に、フット部３５，３６，３７（図８参照）の延在していることは、窒化ブロック１６，１７，１８の下側のバーズビークの形成が最小限になるように、大きな酸素侵食を防ぐための適度な横方向へのずれを有利に提供することとなる。
【００２７】
図１０は、図９に示されるフィールド酸化領域４４，４５及びそれらの間の活性領域２５を強調した上面図を示す。ピッチ２０が最も隣接するフィールド酸化領域間の最小ピッチであるような状態で、活性領域がジグザグに配置されることが好ましい。ジグザグ配置は、図示のように更に離れて隣接しているフィールド酸化領域間により広いピッチ２１（図１０にのみ示す）を提供する。フィールド酸化の最中、最もフィールド酸化膜が厚くなる場所は、より広いピッチ線２１に沿った領域のそれぞれの幅に対して、中心部分に典型的に生じる。酸化膜の厚さは、典型的には隣接する窒化マスクの接近によって基板ストレスが大きいところのピッチ線２０に沿って小さくなる。
【００２８】
図１１は、基板から第一マスキング層材料ブロック１６，１７，１８を取り除き、それに続いて第二犠牲酸化層材料１３を取り除いた状態を示す。更に、残っていても構わない第一犠牲酸化層１４の全ての残物も基本的には除去される。このような除去の間、ブロック１６，１７，１８上に形成された全ての酸化膜は除去され、その結果５０Åから２５０Åの量で、フィールド酸化領域４４，４５の上から酸化膜が除去される。更に、層１３の除去は、フィールド領域から酸化膜を更に５０Åから５００Å除去することが好ましい。これも耳４６ａを少なくするのに有利な結果となる。その後、第三犠牲酸化層４８は、フィールド酸化中（一般的にコーイ効果（Ｋｏｏｉ  ｅｆｆｅｃｔ）と言われている）、好ましくない酸化−窒化膜形成を無くするために成長される（シリコン基板上に１５０Åから３５０Å）ことが好ましい。このような酸化膜成長の結果、フィールド酸化領域４４，４５が５０Åから２００Åに成長することが見込まれる。
【００２９】
図１２を参照すると、第三犠牲酸化層４８が基板から取り除かれる。フィールド酸化領域４４，４５が２００Åから４００Åに同様にエッチングされ、望ましくは、このようなフィールド酸化領域の上面を滑らかな形状にするために、残っている鋭角なポイント４６ａを本質的に除去する効果を有する。従って、活性領域へのバーズビークの侵食は最小限になる。フィールド酸化領域４４，４５は、バルク基板１２に対して窪むような関係で設けられてもよい。
【００３０】
次に、コンデンサの構造において、容量を増加するのに用いられる、ポリシリコンの表面を荒くするための技術について説明する。最初に図１３から図１５を参照してより詳しく説明すると、製造処理における半導体ウェーハ片は、参照符号５０で一般的に示されている。これらは、ｎ型拡散層５４がその中に設けられているバルク半導体基板５２（典型的にはｐドープされた単結晶シリコン）からなる。拡散領域５４は、コンデンサ板への電気的接続が行われるためのノードを有する。絶縁二酸化シリコン層５６は、バルク基板５２上に設けられ、更にその中に拡散領域５４へのコンテナ開口５８が設けられている。ウェーハは化学気相成長反応室内に置かれ、導電性にドープされた非結晶シリコンの層６０が、図示した基板上に６００℃以下である第一温度で化学気相成長される。
【００３１】
層６０を設けるための好ましい処理の一例は、ウェーハを、５６０℃で、反応室の圧力を８０Ｔｏｒｒに保った状態で６リットルの反応室内に置くことである。ＳｉＨ４とホスフィンは、それぞれ５００ｓｃｃｍ及び３００ｓｃｃｍの流量で４００秒間、反応室に供給される。これにより、おおよそ１，０００Åの厚さの層６０が形成される。一つの例として、ＳｉＨ４に代えて、他のパラメータは一定で流量が３００ｓｃｃｍの条件で、ジシランを用いることができる。これにより層６０が１５秒間でおおよそ１，０００Åになる。後の説明の都合上、ドープされた非結晶シリコン層６０は、第一程度の粗さの外表面６２を有するものとする。
【００３２】
図１４を参照すると、反応室内の基板温度は、５５０℃から９５０℃の間の第二アニール温度に、選定された割合で上げられる。基板は、ドープされた非結晶シリコン層６０が、第一程度の粗さよりもより粗い第二程度の粗さの外表面６４を有するドープされたポリシリコン層６５に変化するのに十分な時間の間、第二アニール温度に維持される。基板５０は、非結晶シリコン層６０の堆積時からポリシリコン層６５への変化の間は、基板５０は、反応室から取り出されないと共に、いかなる酸化条件にもさらされない。
【００３３】
温度上昇のために選定されるランプレートは、好ましくは１０℃／秒以下である。３０℃と４０℃のランプレートも使用され、この場合、表面６２から表面６４への粗さの増加が観測されたが、ランプレートが１０℃／秒またはそれよりも下の低い率に維持されている場合に比較して、増加は意味のあるものではなかった。第二アニール温度も、処理中のウェーハ上の加熱のための費用を最小限にするため、７００℃よりも下に維持することが望ましい。
【００３４】
アニール処理中の反応室内は、真空圧力に保たれることが好ましい。これに代えて、例えばＮ２の不活性ガスを利用することもできる。好ましくは、非結晶シリコン堆積及びアニール処理中の反応室の圧力は、０．０１Ｔｏｒｒよりも大きい同一圧力である。アニール処理中に反応室内に不活性ガスが供給されたときは、反応室内の圧力として７６０Ｔｏｒｒと同等かそれ以上の圧力を利用することができる。
【００３５】
実際のアニール処理の例では、６５０℃，６６０℃，６７０℃，６８０℃，７００℃，７５０℃，８００℃，８５０℃のウェーハ温度で行われる。反応室の圧力は、Ｎ２がある状態又はＮ２が無い状態で、４００ｍＴｏｒｒから８０Ｔｏｒｒのように変化された。堆積時間は３０秒から９００秒の範囲である。非結晶シリコン堆積とアニール処理との間の温度ランプレートは４℃／秒から１０℃／秒の範囲である。最初の表面６２と比較して表面６４の表面粗さを最大とするための最も良い結果は、６７０℃において３０秒から６０秒の間に生まれ、その時の堆積とアニール処理との間のランプレートはおおよそ５℃／秒であった。
【００３６】
こうすることにより得られる表面は、メモリ回路内のコンデンサ構造の形成において有利に使用される。図１５は、誘電体層６７と、コンデンサ構造５９の形成を完全にするために、その後に堆積される外側コンデンサ板６８（導電性ドープポリシリコン）を示す。
【００３７】
図１６−１８は、図１３−１５に表わされたものに更に少なくとも一つの追加の処理過程が組み入れられた、他の実施例による構成及び製造方法を示す図である。図１３−１５の実施例で用いた参照番号は、適当である限りそのまま用いることとし、異なるものについては、記号“ａ”を付記して表わすか、又は異なる参照番号を用いて表わすものとする。図１６は、図１３と同一の基本的ウェーハ片５０ａを示し、これは、追加的な特徴を取り入れていると共に、図１３が示す過程より更に一つ進んだ製造過程におけるウェーハ片を示すものである。特に、そしてドープされた非結晶シリコン層６０を設けた後、基板の温度は、選定された割合のもとに、中間のシリコン種付け温度にまで上昇させられる。種付け温度では、シリコン粒体６９からなる不連続層が、ドープされた非結晶シリコン層６０の上に設けられる。この過程は、非結晶シリコン層の堆積時と不連続種付け粒体が設けられる間に、同一の反応室内で、しかも基板を酸化条件に途中さらすことなく行われる。種は、シリコン原子の分離した集まりを構成する。
【００３８】
シリコン粒体を提供する好ましい方法は、化学式ＳｉｎＨ２ｎ＋２（但し、“ｎ”は１若しくはそれ以上の整数）のガス状化合物を含むシリコンソースガスを反応室に供給する方法である。上記実施例に従った例示的方法としては、反応室にジシランガスを、流量５ｓｃｃｍから１０ｓｃｃｍで、３０秒から６０秒間供給する方法がある。不連続シリコン粒体６９は、粒径が約１０Åから５０Åであるように設けられることが好ましい。例示的な種付け温度は６００℃であり、その時に選定される、種付け温度への最初の上昇割合は１０℃／秒又はそれ以下である。シリコン種付け温度は、好ましくは６００℃又はそれ以下である。結果として、前の実施例の層６２よりも、より粗い外表面６２ａとなる。
【００３９】
図１７を参照すると、基板はその温度が、再び同一化学気相成長反応室に置かれ、ウェーハを酸化条件に何ら曝すことなく、５５０℃と９５０℃の間であるアニール温度まで、第二の選定された割合で上昇される。ここでも、好ましい温度上昇割合は、１０℃／秒又はこれ以下である。基板は、ドープされた非結晶層を、第一程度の粗さを有する非結晶シリコン層の外表面６２ａよりもさらに粗い第二程度の粗さを有する外表面６４ａを有するドープされたポリシリコン層６５ａに変換するのに十分な時間、アニール温度に維持される。
【００４０】
シリコン粒体６９を用いることで、好ましい現象が起こる。層６０の非結晶シリコンは表面６２ａに移動し、シリコン種／粒体６９上で塊となり、バンプ及び谷を形成し、それにより、ポリシリコン外表面をよりその粗さが粗いものとする。図１７は、アニール過程の結果、分離した粒体６９ができたものとして示したものである。より典型的には、そのような粒体はもはや分離した粒体としては存在するのではなく、むしろ、層６５ａのポリシリコン結晶格子と一体化しその一部を構成するものである。６００℃のシリコン種付け温度が用いられる場合、例示的なアニール温度は６３０℃となるであろう。本発明によれば、第二の選定された温度ランプレートを０℃／秒とすることにより、アニール温度と種付け温度とを同一温度とすることも可能である。
【００４１】
図１８を参照すれば分かる通り、コンデンサ誘電体層６７ａとセル板層６８ａが、結果としてのコンデンサ構造体５９ａを形成するように設けられる。層６７ａと６８ａは、シリコン種付け過程によって生ずる増大された粗面化処理により、最初の実施例よりも僅かにより粗いものとなっている。
【００４２】
メモリ回路の密度最大化に伴うさらにもう一つの問題は、隣接する装置間、例えばビット線コンタクトとコンデンサ構造体との間にスペースが必要なことである。この問題は、図１９及び図２０を参照することにより最も良く理解できる。
【００４３】
図１９は、間に垂直に延びたビットコンタクトプラグ７５を有した、一組のＤＲＡＭコンテナコンデンサ構造体７２，７４を有する半導体ウェーハ片を示す。他の典型的な回路要素である、フィールド酸化領域、バルク基板、上に横たわるビット線は、ここで説明することと特には関係が無いので、図示もせず又は説明もしない。各コンデンサ７２，７４は、それ以前に形成された絶縁誘電体層内の各コンテナ開口７６の中に形成される。各コンデンサは、蓄積ノード板７８とその上に横たわるコンデンサ誘電体層８０を有する。両コンデンサに対して共通のコンデンサセル板は、典型的には、導電性ドープポリシリコン層８２の形状で設けられる。層８２は、堆積されたままのシートであって、基本的には、コンデンサの全てのセル板はこのシートの一部に電気的に接続されると共に、このシートの一部を形成する。
【００４４】
しかしながら、例えば図示されているビットプラグ７５のような、基板内の下部の領域と電気的な接続を可能とするために、コンタクト用開口又は孔が、シートの所定の位置に開口される。マスク開口外形線８４によって示されるように、シート８２に開口を設けることによりそれは達成される。次に、ビットコンタクトが、シートの開口８４内に垂直に設けられる。したがって、ビット線プラグ７５は、セル板８２から電気的に有効に絶縁されることになる。
【００４５】
図示の開口７６，８４，８６は、三つの異なる分離したフォトリソグラフィーマスクによって形成される。マスクのミスアライメントが起こる可能性から、マスクミスアライメントのための許容量が、各マスクに対して、マスク同士が互いに重なり合わないように与えられなければならない。例えば、スペース“ｘ”は、開口８４と８６を形成するためのマスク相互間に相対的ミスアライメントのための領域を提供する。さらに、セル板シート開口８４のエッチングに対する蓄積ノードコンテナ７６のエッチングのためのミスアライメント許容量を確保するために、スペース“ｙ”が設けられている。典型的には、スペース“ｘ”及び“ｙ”のためのミスアライメント許容量は０．１５ミクロンであり、これにより、ビットプラグ７５と蓄積ノード層７８との間に、０．３ミクロンの実際のスペースが形成されることになる。しかしながら、０．３ミクロンは、コンタクトプラグと隣のコンデンサとの間に十分な電気的絶縁を提供するために必要な値よりも大きいものであり、その結果、隣り合う一組のメモリセルのために実際に必要な領域より広い領域が消費されてしまうことになる。
【００４６】
そのような余分なスペースは、図２１から図２３を参照して説明するような方法によって、ある程度は克服することができる。図１９及び図２０の実施例で用いた参照番号は、適当である限りそのまま用いることとし、違いがあるものについては、記号“ｂ”を付記して表わすか、又は異なる参照番号を用いて表わすものとする。具体的には、各コンテナ開口７６と隣のシートコンタクト開口８４との間の横方向又は水平方向のミスアライメント許容量は、ビットプラグ開口８６の各サイド部分で“ｙ”スペース分だけ減少する。したがって、上で説明した実施例に関して言えば、隣り合う組のコンテナ７６は、相互に０．３ミクロン接近して設けることができ、その結果、回路密度が増すことになる。これは、スペース“ｙ”のミスアライメント許容量を水平方向ではなく、垂直方向に設けることによって基本的には可能である。
【００４７】
具体的には、コンデンサ蓄積ノードコンテナ７８ｂは、コンテナ誘電体層の上面に対して、少なくともミスアライメント許容量の距離“ｙ”だけ窪ませて形成されている。したがって、マスク用開口８４のための正確なマスクミスアライメント許容量は、コンデンサセル板層８２と誘電体層８０の厚さの合計の二倍に等しいことになる。図２１は、マスク開口８４がコンテナ７６間の距離に対して、マスク開口８４がコンテナ７６間の最も接近した距離に横方向線上に一致した状態である、基本的に完全に整合した状態を示している。
【００４８】
図２１は、セル板層８２に対してマスク開口８４を介して異方性エッチングが実施されたら生ずるであろうセル板層８２のエッチングの例を示すものである。しかしながら、図２３に示すように、マスク用開口８４を介したエッチングは等方性エッチングとなるように行われる。これはフォトレジスト膜の下のエッチング層８２を削ってしまい、ビットコンタクト用開口８６の端部に対するセル板層８２の端部のずれを更に大きくする。したがって、“ｙ”方向ミスアライメント許容量を水平ではなく実質的に垂直に延ばすことにより、適度な“ｘ”及び“ｙ”方向ミスアライメントスペースが、蓄積ノード、シート開口及びビット線コンタクトに与えられることになる。蓄積ノードコンデンサ板７８ｂのサイズを効率的に縮小することができる板７８ｂの窪みにより、これに関連してコンデンサの蓄積容量にロスが生じるであろう。
【００４９】
図２４及び図２５を参照して、一つ又はそれ以上の上記処理過程の集積方法の実例を説明する。図２４及び図２５は、バルク基板９２及びフィールド酸化領域９４からなる半導体ウェーハ片９０を示す。フィールド酸化領域９４は、バーズビークの形成が最小となるように、上で説明した処理過程に従って形成されることが好ましい。フィールド酸化領域９４の間の領域は活性領域を構成する。図２４には、四つのワード線９６，９７，９８，９９が示されている。各ワード線は、五つの層、即ち、ゲート酸化層、導電性ドープポリシリコン層、ＷＳｉｘＳ層、酸化層、及びＳｉ３Ｎ４キャップ層の組み合わせからなる。典型的にはＳｉ３Ｎ４で形成される電気的に絶縁性のサイドウォールスぺーサが、各ワード線に対して図示のように設けられる。
【００５０】
典型的にはボロフォスフォシリケイトガラス（ＢＰＳＧ）からなる絶縁性誘電体層１００が、図示したワード線の外側に設けられる。一組のコンテナコンデンサ構造体１０２及び１０４が、図に示すように設けられる。コンデンサ１０２と１０４の間には、中間のビットコンタクトプラグ１０６が垂直に延びている。図示の構成は、ＤＲＡＭアレイの二つのメモリセルを構成し、そのような二つのセルは、ビットコンタクトと、間に介在する基板拡散領域（図示せず）を分かち合っている。バルク基板９２に対する、各構成要素のコンタクト１０７，１０８，１０９が図示のように設けられる。
【００５１】
各コンデンサ１０２及び１０４は、上に記載した処理過程の組み合わせによって構成されることが好ましい。例えば、各コンデンサは、上で説明したように好ましくは粗い外表面となるように堆積された、導電性ドープポリシリコンを形成する蓄積ノード１１０を有する。さらに、各蓄積ノード層１１０は、絶縁誘電体層１００の外表面に対して、窪んで形成されることが好ましく、そうすることによって、マスクミスアライメント許容量のために消費される縦方向の所要空間を、上で説明したように減らすことができる。そうすることにより、コンデンサ１０２，１０４及びビットコンタクトを互いにより接近して設けることができる。コンデンサ誘電体層１１２及び外側導電性セルポリシリコン層１１４は図示のように設けられる。
【００５２】
典型的にはＢＰＳＧからなる絶縁誘電体層１１６が、コンデンサ構造体１０２，１０４の外側に向けて設けられる。ビットコンタクト１０６が、そこ及び絶縁誘電体層１００を通って、ビットコンタクト１０８まで設けられる。ビットプラグ１０６は、好ましくは、チタン層１１８、バリア層としてのＴｉＮ層１２０及びタングステン層１２２の図示した組み合わせからなる。層１１８がバルクシリコン基板９２と接するところには、導電性ＷＳｉｘが形成される。
【００５３】
絶縁誘電体層１１６は平滑化された外表面を有しており、その上にデジット線１２４が設けられる。図２５には図の簡潔化のために、単純な線で示されている。デジット線１２４は、典型的には、チタンからなる下部接着層１２６、アルミニウム又はアルミニウム合金からなるバルク塊導電性層１２８及びＴｉＮからなる外側無反射被覆層１３０の組み合わせからなる。この実施例では、アレイの全てのデジット線は、デジット線１２４として同一基本レベルに設けられる。
【００５４】
デジット線１２４の外側には、平滑外表面を有するもう一つの絶縁誘電体層１３２が設けられる。組み合わせからなるパターン化された電気的に導電性のランナー１３６が、層１３２の外側に示されている（図２４参照）。そのような導電性ランナーは典型的にはＤＲＡＭメモリアレイの一部分としては用いられないが、そのようなアレイのピッチ回路及び周辺回路において使用される。
【００５５】
図２５は、本実施例による単一のメモリセルによって占有される領域を点線１４０で示す。そのような領域は、最小フォトリソグラフィー可能寸法“Ｆ”に相関すると考えることができ、且つ説明することができる。図示の通り、単一メモリ領域１４０は、幅が４Ｆで深さが２Ｆであり、従って、単一のメモリセルによって消費される領域は８Ｆ２となる。
【００５６】
図２４の回路は、四つの組み合わせ導電性線層を有するように形成されるダイを構成する。これらの層の内で最初のものは、同一基本処理過程により集合的に形成されるワード線９６，９７，９８，９９である。二番目の導電性線層はセル板ポリシリコン層１１４を構成する。メモリアレイの中では、そのような層は、そこを通して絶縁されたビットプラグ１０６を設けるための絶縁されたワッフル状の開口（即ち、前に述べた実施例の開口８４）が設けられたシートを構成するものと考えることができる。さらに、メモリアレイに対する周辺回路又はピッチ回路の領域においては、層１１４は、所望の電気配線を提供するために、一つ又はそれ以上の導電性の線を形成するようにパターン化されてもよい。
【００５７】
三番目のコンポジット又は組み合わせ導電性線層はデジット線１２４であり、また、四番目の導電性線層はコンポジット周辺導体１３６である。
【００５８】
本発明は更に、メモリアレイ内のフィールド酸化領域を無くすことを可能とする他の処理を提供するものであり、これにより、回路密度は更に高まることになる。背景として説明すれば、フィールド酸化領域は、アレイ内の隣り合ったメモリセルバンク間を電気的に分離又は絶縁するためのものである。フィールド酸化領域は、バルク基板内で隣り合ったセル間に形成される活性領域の区切りを画定するものと定義することができる。例えば、図２５は、二つの隣り合った活性領域９５間の区切りを示す。それらの間にフィールド酸化領域を設けることによってそうなるのであり、アレイ内で互い違いに設けられたメモリセルをゲートするための図示したワード線９９，９６がそのフィールド酸化領域の上を走ることになる。フィールド酸化領域の横の広がりと互い違いに設けられた活性領域アレイのためのワード線９６，９９は、半導体基板上で消費される回路領域を形成する。具体的には、ＤＲＡＭアレイの各メモリセルは、フィールド酸化領域及びワード線９６，９９のための領域によって消費される横方向の幅は、最小フォトリソグラフィー寸法Ｆの１．５倍である。本発明の好ましい態様においては、隣接するセルから及びワード線９６，９９に対して電気的に絶縁するために必要なメモリセル領域は、１．５Ｆから０．５Ｆに減少させることができる。
【００５９】
図２６は、関連的に横たわっているビット線２２４に対して、バルク基板内に設けられた連続的活性領域２９５を示すものである。一連のコンデンサコンタクト２０７及び一連のビット線コンタクト２０８が、連続した活性領域２９５に関連して設けられる。ワード線対２９７及び２９８は、隣り合ったメモリセル対の中間に位置するビットコンタクトを分かち合い、また更に、バルク基板内の拡散領域を分かち合う。隣り合った組となったメモリセル間の電気的絶縁は、ワード線２９７及び２９８の形成に関連して形成される、間の絶縁のための導電性線２２５によって行われる。実際の動作においては、線２２５は、接地線、又は適当な電源ＶＳＳ又はＶＢＢ等の負電圧に接続され、従来はフィールド酸化膜によって達成されていた電気的絶縁に効率的に置き換わることになる。
【００６０】
フィールド酸化膜が無くなることはまた、アレイ内において従来活性領域が互い違いになっていたことを無くすことができ、それにより、図２５の実施例のワード線９６及び９９で消費されていた領域を無くすことができる。従って、図２５図のメモリセルで占有されていた横方向の空間４Ｆは、図２６の実施例では３Ｆにまで減少させることができる（図２６の点線３４０で示す部分参照）。こうすることにより、図２５の実施例では８Ｆ２であった単一のセルによって占有される領域が、６Ｆ２となった。
【００６１】
しかしながら、ビット線回路の要件及び関連したビット線スペースはまた、アレイ内における個々のメモリセル領域を６Ｆ２レベルに縮小する役割を果たす。具体的には、実際のビット線又はデータ線構造は、一対のデジット線、即ちＤ及びＤ＊（“デジットバー”としても表わされる）からなり、これらは一つのセンスアンプに接続される。２５６Ｋの集積度メモリセル以前のものでは、Ｄ及びＤ＊が、アレイ間にセンスアンプを介在して、二つの分離した、しかし隣り合ったアレイを走っていた。この構成は、後に、“開放型アーキテクチャー”と呼ばれた。しかしながら、ＤＲＡＭの集積密度が２５６Ｋに達すると、この開放型アーキテクチャーは、信号対雑音性能が貧弱であるがために、適当なものでないことが分かった。
【００６２】
その結果、“折り曲げ型ビット線アーキテクチャー”及び改良されたセル設計技術が、許容し得ない雑音レベルの問題を克服するために開発された。折り曲げ型アーキテクチャーによれば、デジット線Ｄ及びＤ＊は、同一水平面内を並んで、しかし一つのアレイ内の様々な場所で水平方向に位置を変えながら走っており、そのために、ノイズ相殺効果が得られることになる。
【００６３】
しかしながら、６Ｆ２という、より少ないメモリセルサイズ又はこれより更に小さくすることはできるが、デジット線Ｄ，Ｄ＊及びこれに関連した回路によって消費されるスペースが、６Ｆ２サイズとするための制限となり妨げとなってきている。他の好適態様によれば、デジット線Ｄ及びＤ＊は、折り曲げ型アーキテクチャー及び蓄積密度の最大化を容易にするために、共通垂直面内で互いに隣り合って横たわるように形成される。
【００６４】
例えば、図２７は、上位レベルと下位レベルで同一ビット線長となるように、垂直方向に三つのレベルでもってデジット線Ｄ及びＤ＊をツイスト又はスワップして設けた実施例を示すものである。図２７の左側に示されている通り、デジットＤ線３１０はレベル１にあり、また、相補デジットＤ＊線３１２はレベル２にあり、これはＤ線３１０の直下にある。Ｄ線３１０は、３１４の所で一旦レベル２まで落ち、更にレベル３まで落ち、ここで導電性領域３１６によってＤ＊線の周辺を迂回し、そして、３１５の所で再びレベル２まで持ち上げられる。このように、デジット線３１０は、垂直方向又はＺ軸方向に、レベル１からレベル２にツイスト又はスワップされる。これに似た垂直方向のツイスト又はスワップがデジットＤ＊線３１２についても行われる。デジットＤ＊線３１２は、レベル２からレベル３になり、ここで、導電性領域３１８によってデジットＤ線３１０及び領域３１６の周辺を迂回し、そして３１３の所でレベル２まで持ち上げられ、さらに最終的に３２２の所でレベル１に持ち上げられる。したがって、ツイスト及びスワップは“ｚ”軸方向に相対的に行われ、これに付随した“ｘ”及び“ｙ”方向の領域が、レベル３において、領域３１６及び３１８のために消費される。
【００６５】
図２８は、他の四つのレベルを有したツイスト及びスワップ構成を示すものである。導電経路３１９がサブレベル４に設けられている。レベル４は基板埋込体、ポリシリコン、金属等である。しかしながら、領域３１６及び３１９からトランジスタを形成することは非常に好ましくないことである。
【００６６】
図２９は他の三つのレベルを有する構成を示すものである。図示の通り、Ｄ線３１０及びＤ＊線３１２のツイスト及びスワップは、レベル２及びレベル３に対して、レベル１の中で行われている。
【００６７】
図３０は更に他の構成を示すものである。デジットＤ線３３０は、３３２及び３３４を介して３３６まで一レベル下げられ、一方、デジット線Ｄ＊は３４２を介して３４０まで上方にツイストされる。領域３４２は、ｘ−ｙ平面内で外側に向かって延びており、また、Ｄ線３３０／３３６は同一ｘ−ｙ平面構成内に止まっている。領域３４２はまた、隣のデジット線対Ｄ３４６及びＤ＊３４８の垂直面内に又は垂直面に向かって延びている。領域３４２のこの延長部を収容するために、底部Ｄ＊線３４８は、領域３５０に沿ってレベル３に一旦下げられ、そして再びレベル２まで持ち上げられている。
【００６８】
図３１は、好適実施例のメモリアレイの概略図である。水平方向に走っている線は、主にＤ及びＤ＊デジット線の対であり、各対が割り当てられたセンスアンプ３７０に対して延びている。ワード線３７３は、それぞれの行デコーダから延びている。中間に位置する電気的分離線３７４が図示のように設けられており、メモリアレイの図示した上部及び下部の間の共通接地ノード線３７６に対して接続されている。
【００６９】
図３１では図面を簡単にするために、各センスアンプに接続されたデジット線対は、それらがあたかも互いに水平方向に並んで離れて設けられているように見える。実際には、そのデジット線対は、上に説明した好適実施例のように、互いに垂直方向に位置して設けられている。例えば、図３１の一番上に示されたデジット線対に関しては、デジットＤ線３６０とデジットＤ＊線３６４が図示されている。垂直面に対するツイストとスワップは、３６８の位置の“ｘ”交差によって示されている。他のデジット線対の他のスワップも図示されている。最も好ましくは、各デジット線対のそれぞれの線は、垂直に揃った方向の上部及び下部のそれぞれにおいてその長さの５０％を消費するのが好ましい。
【００７０】
図３２を参照すると、好ましい二重層ツイストデジット線を有するＤＲＡＭアレイの一部の配置が示されている。六つのデジット線対（ＤＰ０，ＤＰ２，ＤＰ３，ＤＰ４，ＤＰ５）が、この略図化されたレイアウトに示されている。Ｄ線及びＤ＊線からなる各対は、共通垂直面内に揃っている。最上部のデジット線と最下部のデジット線は、図面では明確化のために、異なる幅を有するものとして示されている。実際には、それらは同一の幅を有するものである。図示されている点線で四角に囲んだ部分は活性領域を含み、参照符号３８３は上に説明したフィールド酸化膜に代わる分離線を表わす。垂直コンタクト孔（ＣＶ）は、“Ｘ”を付した四角で表わされている。
【００７１】
アレイの図示されている部分では、デジット線対ＤＰ０，ＤＰ２，ＤＰ４は、Ｓ１，ＣＶ３，ＣＶ４及びＳ２，ＣＶ１，ＣＶ２によって領域３７１内で適当なツイスト及びスワップが行われる。デジット線対ＤＰ１，ＤＰ３，ＤＰ５は、アレイのこの領域ではツイストされない。交互にあるツイストパターンは、隣接するデジット線対との間の容量結合の効率的な減少に役立つばかりでなく、ツイスト作用のための余地を提供するものである。
【００７２】
第１導電体ストリップＳ１と第２導電体ストリップＳ２のそれぞれ一部は、隣のデジット線対の一部と垂直方向に揃っている。第１及び第２導電体ストリップＳ１及びＳ２は隣に位置する二重層デジット線の何れとも同一レベルにないので、これが可能なのである。接続パターンは、図２７乃至図３１に示すような何れの形状でも、またこれ以外の異なるパターンであってもよい。
【００７３】
垂直にツイスト又はスワップを行った実施例では、信号対雑音比を十分高く維持することができる。より好ましくは、垂直に行う構成及びデジット線の交差を、上部及び下部方向において等しくして適当なメモリセルにアクセスすることができるようにすることが好ましい。これに加えて、信号対雑音の問題を少なくするために、近接して設けられているデジット線対は適当に切替えられている。さらに、垂直面でスワップを行うことは、セル占有サイズを６Ｆ２又はこれより小さくするのに役立つ。
【００７４】
好ましくは、アレイ内においてツイストが行われる場所は、アレイの４分割マークの点であり、第一及び第三マーク、或いは中間マークの点とすればよい。こうすることにより、異なるデジット線対構成を互いに隣に位置させることができる。さらに、メモリセルが設けられる場所は、ビット線の間であっても、その横に沿っても、その上であっても、又はその下であってもよく、したがって、トレンチ、スタック、又は縦形設計とすることができる。
【００７５】
図３３は、図２６のビット線を通って及びビット線に沿った、ウェーハ片３９０の断面図である。図２４に類似しているが、図２４とは明らかに異なる点が二つある。適当である限り、図２４で用いた参照番号と同じ参照番号を用い、異なるもの及び重要なものについては異なる参照番号を用いて示されている。最初の明らかな相違は、アレイ内にフィールド酸化領域が無いことであり、その代わりに導電性分離線３８３が設けられていることである。
【００７６】
二番目の明らかな相違は、デジット線が、絶縁性誘電体層３９３によって分離された二つのコンポジット線である、デジットＤ線３９４とデジットＤ＊線３９５として設けられている点である。各コンポジットデジット線は、図２４のコンポジット線１２４と同じ構成であることが好ましい。絶縁性誘電体層３９７は、パターン化された線１３６の間で、デジットＤ＊線３９５上に横設される。従って、本実施例の回路は、五つのコンポジット導電性線層を有するように形成されたダイを構成する。これらの層の中で最初のものは、同一基本処理過程で選択的に形成されるコンポジット線３８２及び３８３である。第二番目のコンポジット導電性線層は、アレイの周辺領域に線を形成するようにパターン化される、セル板ポリシリコン層１１４である。
【００７７】
第三番目及び第四番目のコンポジット導電性線層は、それぞれ、デジット線Ｄ３９４及びデジット線Ｄ＊３９５である。第五番目の導電性線層は、コンポジット周辺導体１３６である。
【００７８】
上記した構成は、例えば図３４及び図３５に示されるような半導体メモリ装置を製造するのに都合よく用いられる。具体的には、半導体ダイ１５０（図３５参照）はパッケージ１５２（図３４参照）内に封止される。一連の電気的導電性接続ピン１５６が外方に延びたセラミック製封止ボディー１５４を有する、デュアルインラインパッケージ（ＤＩＰ）の形態として図示されている（図３４参照）。
【００７９】
ダイ１５０（図３５参照）は、図のように配列された６４個のメモリアレイ１６０からなる。アレイ領域１６０を直に包囲している領域、即ち図面上では参照番号１６２で示されている領域には、関連したメモリアレイ１６０から外方に延びている導電性線と“オンピッチ”の関係をもって設けられるが故に、所謂ピッチ回路と言われているものが設けられる。このピッチ回路は、そのようなピッチ回路１６２は、例えば、センスアンプ回路、平衡回路、バイアス装置、Ｉ／Ｏデコーダ、その他の回路を含むものである。
【００８０】
ダイ領域１６４，１６６，１６８，１７０，１７２，１７４は、周辺回路と言われるものを構成する。ピッチ回路領域１６２は周辺回路領域と電気的に接続され、周辺回路は図示されている一連のボンドパッド（又はプローブパッド）１７５と電気的に接続されている。ボンドパッド１７５と図３４のピン１５６との電気的接続には、適当なワイヤリング又は他の手段を用いればよい。周辺回路は、作動的に接続された制御及びタイミング回路、アドレス及び冗長回路、データ及びテストパス回路、及び電圧供給回路を含むことが好ましい。これらの回路は、メモリアレイ内の全てのアドレス可能なメモリセルに対して、選択的に全てアクセス可能なものである。例えば、周辺回路領域１６４は典型的には、全体列デコード及び行アドレス回路を含むものである。セクション１７４には、セクション論理回路、ＤＣセンスアンプ及び書き込みドライバ回路が含まれる。周辺回路領域１７０及び１７２は、パワーアンプ、パワーバス及びチップコンデンサが含まれる。領域１６６及び１６８には、他の論理回路が含まれる。
【００８１】
上に説明した処理過程の一つ又はそれ以上の過程及びダイ構成を用いることにより、従来のもので達成し得ていたよりもより小さいサイズの、又はダイ領域として消費される領域が小さい、６４Ｍ，１６Ｍ，及び４Ｍメモリダイ又は装置を形成することが可能となった。例えば、６４Ｍのメモリセルの集積レベルでは、総数が６８，０００，０００個（典型的且つ正確には、６７，１０８，８６４個）より多くない機能的且つ作動上アドレス可能なメモリセルが、集合的多重メモリアレイ１６０内に配置される。多重メモリアレイ内でダイ上に消費される、全ての機能的且つ作動上アドレス可能なメモリセルによって占有される領域は、５３ｍｍ２よりも大きくない合計領域となるであろう。
【００８２】
通常の半導体メモリの製造方法によれば、各メモリアレイには冗長メモリセルが設けられており、これは、製造中に生じた動作しないメモリセルと置換えるために、テストの後、作動的に溶断することができるものである。テストにおいて正常に動作しないメモリセルであると判断された場合、各行全体（ワード線）又は各列全体（ビット線）は動作から切り離され、そして、正常に動作する冗長行又は冗長列が所定の場所に置換えられる。従って、製造中には、例えば図３５の例であって１６Ｍの集積度のメモリアレイのそれぞれは、アレイ内に不本意に生じてしまう動作しない回路に対処するために、最終メモリ装置が有する正常に動作する全メモリアレイに含まれるメモリセルの総数の１／６４の数よりも多い数のメモリセルを余計に含んで製造されるようになっている。
【００８３】
しかしながら、最終的な製造及び組み立てが完了すると、各メモリアレイは、メモリ装置／チップのメモリセルの総数の１／６４を含むように提供される。従って、各メモリアレイ１６０は、それぞれのサブアレイの中で機能し且つ動作上アドレス可能な全メモリセルによって占有される、全体の領域の合計の１／６４よりも広い領域を有することになる。それにもかかわらず、最終的溶断又は他の手段を介して最終的に機能的且つ動作上アドレス可能なメモリセルによって消費される、ダイの表面領域は、この新規な例においては総合組み合わせ領域（もし内部的に動作しないセルは溶断されれば、多分切り離されるであろうが）が５３ｍｍ２より広くはない領域となるであろう。しかしながら、各アレイ１６０によって消費される領域は、冗長回路のせいで、前述した５３ｍｍ２の１／６４倍よりも広くはなるであろう。６４個のサブアレイ数が１６Ｍの集積密度には好ましい数であるが、６４Ｍの集積密度のものでは、２５６個のサブアレイ数がより好ましく且つ典型的である。
【００８４】
少なくとも１００平方ミクロンの連続したダイ表面領域が全ての正常に動作するメモリセルの集合を有すると共に、正常に動作しないメモリセルは上記１００平方ミクロンの領域に含まれない領域が、少なくとも一つのアレイ１６０内のダイ１５０上にあることになる。本発明の一態様によれば、上記したような１００平方ミクロンの連続したダイ表面領域内に少なくとも１２８個のメモリセルを設けることができる。
【００８５】
集積度が６４Ｍのダイ上に最終的に機能し且つアドレス可能なメモリセルによって占有される上で説明した好ましい５３ｍｍ２の最大領域は、上で説明した図２４に示した、四つ又はそれ以下のコンポジット導電性線層の構造に関するものである。そのような四つの導電性線層によれば、周辺回路、ピッチ回路及びメモリアレイは、ダイ上に、１０６ｍｍ２と同一又はそれ以下の、結合した連続の総表面領域となるであろう。
【００８６】
五つのコンポジット導電性線層が用いられた場合、機能し且つ動作上アドレス可能な全てのメモリセルによって消費されるダイ領域は、集積度が６４Ｍのものにあっては、４０ｍｍ２より大きくない、小さくなった総結合領域（また、大抵、非連続／切り離された状態であろうが）となるであろう。さらに、その場合、周辺回路、ピッチ回路及びメモリアレイは、ダイ上に、９３ｍｍ２に等しいか又はこれよりも小さい結合した連続の総表面領域を有することになろう。
【００８７】
さらに、例としての五つのコンポジット導電性線層の構造のものにあっては、少なくとも１００平方ミクロンの連続したダイ表面領域が全ての正常に動作するメモリセルの集合を有すると共に、正常に動作しないメモリセルは上記１００平方ミクロンの領域に含まれない領域が、少なくとも一つのアレイ１６０内のダイ１５０上にあることになる。本発明の一態様によれば、上記したような１００平方ミクロンの連続したダイ表面領域内に少なくとも１７０個のメモリセルを設けることができる。
【００８８】
本発明の他の態様であって、メモリセルの集積度レベルが１６Ｍのものによれば、総数が１７，０００，０００個（典型的且つ正確には、１６，７７７，２１６個）より多くない機能し且つ動作上アドレス可能なメモリセルが、多重メモリアレイ１６０によって提供される。多重メモリアレイ内でダイ上で消費される、機能し且つ動作上アドレス可能な全てのメモリセルによって占有される領域は、１４ｍｍ２よりも大きくない合計領域となるであろう。そのようなことは、例としてだけであって、それによって限定されるものではない、図２４及び図２５に関連して説明した四つ又はそれ以下の数のコンポジット導電性線層の構造によって達成し得るものである。その場合、周辺回路、ピッチ回路及びメモリアレイは、ダイ上に、３５ｍｍ２と同等又はこれ以下の広さの、結合した連続した総表面領域を有する。また、少なくとも１００平方ミクロンの連続したダイ表面領域を有するメモリアレイの少なくとも一つは、少なくとも１２８個の機能し且つ動作上アドレス可能なメモリセルを有することになる。
【００８９】
五つのコンポジット導電性線層が用いられる場合、機能し且つ動作上アドレス可能な全てのメモリセルによって消費されるダイ領域は、集積度が１６Ｍのものにあっては、１１ｍｍ２より大きくない、小さくなった総結合領域（また、大抵、非連続／切り離された状態であろうが）となるであろう。さらに、その場合、周辺回路、ピッチ回路及びメモリアレイは、ダイ上に、３２ｍｍ２に等しいか又はこれよりも小さい結合した連続の総表面領域を有することになろう。さらに、少なくとも１００平方ミクロンの連続したダイ表面領域を有するメモリアレイの内の少なくとも一つは、少なくとも１７０個の機能し且つアドレス可能に動作するメモリセルを有するものである。
【００９０】
例えば、上で説明した図３５に示したもので、五つのコンポジット導電性線層の構造のもので、集積密度が１６Ｍのものについて言えば、６４個のメモリアレイ１６０のそれぞれは、２５６Ｋ（正確には２６２，１４４個）の機能し且つアドレス可能に動作するメモリセルを有することになる。チップ１５０の例として最良の寸法は、３．７８ｍｍ×８．２０ｍｍであり、その結果、全体の連続したダイ領域は３１．０ｍｍ２となる。
【００９１】
本発明の他の態様であって、集積密度が４Ｍのメモリセルによれば、４，５００，０００個（典型的で正確には４，１９４，３９４個）よりは多くない総数の機能し且つアドレス可能に動作するメモリセルが、多重メモリアレイ１６０によって提供される。多重メモリアレイ内でダイ上で消費される、機能し且つ動作上アドレス可能な全てのメモリセルによって占有される領域は、３．３ｍｍ２よりも大きくない合計領域となるであろう。そのようなことは、例としてだけであって、それによって限定されるものではない、図２４及び図２５に関連して説明した四つ又はそれ以下の数のコンポジット導電性線層の構造によって達成し得るものである。その場合、周辺回路、ピッチ回路及びメモリアレイは、ダイ上に、１１ｍｍ２と同等又はこれ以下の広さの、結合した連続した総表面領域を有する。また、少なくとも１００平方ミクロンの連続したダイ表面領域を有するメモリアレイの少なくとも一つは、少なくとも１２８個の機能し且つ動作上アドレス可能なメモリセルを有することになる。
【００９２】
五つのコンポジット導電性線層が用いられる場合、機能し且つ動作上アドレス可能な全てのメモリセルによって消費されるダイ領域は、集積度が４Ｍのものにあっては、２．５ｍｍ２より大きくない、減少した総結合領域（また、大抵、非連続／切り離された状態であろうが）となるであろう。さらに、その場合、周辺回路、ピッチ回路及びメモリアレイは、ダイ上に、１０．２ｍｍ２に等しいか又はこれよりも小さい結合した連続の総表面領域を有することになろう。さらに、少なくとも１００平方ミクロンの連続したダイ表面領域を有するメモリアレイの内の少なくとも一つは、少なくとも１７０個の機能し且つアドレス可能に動作するメモリセルを有するものである。
【００９３】
上述した通り、本発明によれば、同一の集積レベルの従前のメモリ回路のものよりも、より少ないダイ表面領域を使用した、集積レベルが６４Ｍ，１６Ｍ及び４Ｍの例としてのメモリ回路が提供される。集積されるダイをより小さくすることにより、結果としてのパッケージの最適サイズをさらに小さくすることに役立つ。さらに、製造者にとっては、ウェーハ当たりのダイ数を多くすることが可能となり、これにより歩留まりが向上し、従って製造コストが下がり且つ利益が増すことになる。さらに、メモリセルの集積密度が高くなれば、より低い電力での動作が可能となり、また小さい浮遊容量により、より速い動作が可能となる。さらに、ワード線及びデジット線はより短くすることができ、また、より低い電圧を全体に使用することが可能となる。
【図面の簡単な説明】
【００９４】
【図１】図１は、半導体ウェーハ片の略断面図である。
【図２】図２は、図１により示されるものの次の製造処理における図１のウェーハの図である。
【図３】図３は、図２により示されるものの次の製造処理における図１のウェーハの図である。
【図４】図４は、図３により示されるものの次の製造処理における図１のウェーハの図である。
【図５】図５は、図４により示されるものの次の製造処理における図１のウェーハの図である。
【図６】図６は、図５により示されるものの次の製造処理における図１のウェーハの図である。
【図７】図７は、図６により示されるものの次の製造処理における図１のウェーハの図である。
【図８】図８は、図７により示されるものの次の製造処理における図１のウェーハの図である。
【図９】図９は、図８により示されるものの次の製造処理における図１のウェーハの図である。
【図１０】図１０は、図９の略上面図である。
【図１１】図１１は、図９により示されるものの次の製造処理における図１のウェーハの図である。
【図１２】図１２は、図１１により示されるものの次の製造処理における図１のウェーハの図である。
【図１３】図１３は、他の半導体ウェーハ片の略断面図である。
【図１４】図１４は、図１３により示されるものの次の製造処理における図１３のウェーハの図である。
【図１５】図１５は、図１４により示されるものの次の製造処理における図１３のウェーハの図である。
【図１６】図１６は、更に他の半導体ウェーハ片の略断面図である。
【図１７】図１７は、図１６により示されるものの次の製造処理における図１６のウェーハの図である。
【図１８】図１８は、図１７により示されるものの次の製造処理における図１６のウェーハの図である。
【図１９】図１９は、更に他の半導体ウェーハ片の略断面図である。
【図２０】図２０は、図１９の略上面図である。
【図２１】図２１は、更に他の半導体ウェーハ片の略断面図である。
【図２２】図２２は、図２１の略上面図である。
【図２３】図２３は、図２１により示されるものの次の製造処理における図２１のウェーハの図である。
【図２４】図２４は、他の半導体ウェーハの略断面図である。
【図２５】図２５は、図２４の略上面図である。
【図２６】図２６は、他の実施例のレイアウトの略断面図である。
【図２７】図２７は、垂直面でツイスト又はスワップしたデジット線の略斜視図である。
【図２８】図２８は、垂直面でツイスト又はスワップした他の実施例のデジット線の略斜視図である。
【図２９】図２９は、垂直面でツイスト又はスワップした更に他の実施例のデジット線の斜視図である。
【図３０】図３０は、垂直面でツイスト又はスワップした更に他の実施例のデジット線の斜視図である。
【図３１】図３１は、メモリ回路レイアウトの上面概略図である。
【図３２】図３２は、メモリ回路レイアウトの上面概略図である。
【図３３】図３３は、図２６のデジット線に沿って切り取った半導体ウェーハ片の略断面図である。
【図３４】図３４は、半導体パッケージの斜視図である。
【図３５】図３５は半導体メモリ装置の回路レイアウトの略図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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