(57)【要約】 【課題】  鏡面対象チップを揃えることなく、アクセス主体にアドレスやデータの上位・下位反転などの処理負担をかけずに済むマルチチップパッケージ構造の半導体装置を実現する。【解決手段】  半導体メモリチップが備える切り換え回路（４Ａ，１８Ａ）は、ボンディングオプションにより第１の外部接続電極に印加される電位状態に応じて所定の第２の外部接続電極のインタフェース機能を切り換える。インタフェース機能の切り換え対象とされる第２の外部接続電極は、複数ビット並列入出力用の電極と、制御信号入力用の電極である。例えば前記切り換え回路は、所定の第２の外部接続電極間でインタフェース機能を入れ換え、また、所定の第２の外部接続電極のインタフェース機能の有効と無効を切り換える。入れ換え対象とされる第２の外部接続電極は、一対の半導体メモリチップを裏面同士重ねた状態で相互に表裏方向でほぼ一致する配置を有するのがよい。【選択図】        図１
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【特許請求の範囲】
【請求項１】
複数個の半導体素子と複数個の外部接続電極が形成された半導体メモリチップに切り換え回路を有し、
前記切り換え回路は、ボンディングオプションにより第１の外部接続電極に印加される電位状態に応じて所定の第２の外部接続電極のインタフェース機能を切り換える、半導体装置。
【請求項２】
インタフェース機能の切り換え対象とされる第２の外部接続電極は、複数ビット並列入出力用の電極と、制御信号入力用の電極である、請求項１記載の半導体装置。
【請求項３】
電源を供給する外部接続電極はインタフェース機能の切り換え対象から除外される、請求項２記載の半導体装置。
【請求項４】
前記切り換え回路は、所定の第２の外部接続電極のインタフェース機能の有効と無効を切り換える、請求項１記載の半導体装置。
【請求項５】
前記切り換え回路は、所定の第２の外部接続電極間でインタフェース機能を入れ換える、請求項１記載の半導体装置。
【請求項６】
インタフェース機能の入れ換え対象とされる第２の外部接続電極は、一対の半導体メモリチップを裏面同士重ねた状態で相互に表裏方向でほぼ一致する配置を有する請求項５記載の半導体装置。
【請求項７】
インタフェース機能の入れ換え対象とされる第２の外部接続電極は、チップの１辺側に配列された外部接続電極の内の所定の外部接続電極を中心に対称な配置を有する、請求項５記載の半導体装置。
【請求項８】
前記半導体メモリチップは、ボンディングオプションにより第３の外部接続電極に印加される電位状態に応じて所定の外部接続電極からの入力に対する制御機能を切り換える制御回路を更に含む、請求項１記載の半導体装置。
【請求項９】
前記制御回路は、前記第３の外部接続電極が第１電位状態のとき、アドレス入力サイクルで入力した半導体メモリチップのアドレス最上位ビットの一つ上位のビットが第１の論理値であるとき前記アドレス入力サイクルに係るコマンド入力を無効と判断し、前記一つ上位のビットが第２の論理値であるときアドレス入力サイクルに係るコマンド入力を有効と判断し、
前記第３の外部接続電極が第２電位状態のとき、アドレス入力サイクルで入力した半導体メモリチップのアドレス最上位ビットの一つ上位のビットを無視する、請求項８記載の半導体装置。
【請求項１０】
前記制御回路は、アドレス入力を伴わないリード動作の指示が有ったとき、前記第３の外部接続電極が第１電位状態にあるときは、そのリード動作の開始を抑止する、請求項９記載の半導体装置。
【請求項１１】
縁辺部分に複数個のボンディングパッドが配置された一対の半導体メモリチップが積層され、パッケージの端子と対応するボンディングパッドとがボンディングワイヤで接続された半導体装置であって、
前記半導体メモリチップは、ボンディングオプションによる第１のボンディングパッドの第１電位状態又は第２電位状態に応じて所定の第２のボンディングパッド間でインタフェース機能を入れ換える切り換え回路を含み、
前記インタフェース機能の入れ換え対象とされる第２のボンディングパッドは、複数ビット並列入出力用のボンディングパッドと、制御信号入力用のボンディングパッドから選ばれた所定のボンディングパッドであり、
インタフェース機能の入れ換え対象とされるボンディングパッドは、一対の半導体メモリチップを裏面同士重ねた状態で相互に表裏方向でほぼ一致する配置を有し、
一対の半導体メモリチップの一方は前記第１のボンディングパッドが第１電位状態となるようにボンディングされ、他方の半導体メモリチップは前記第１のボンディングパッドが第２の電位状態となるようにボンディングされた、半導体装置。
【請求項１２】
前記パッケージの構造としてＴＳＯＰパッケージ構造を有し、前記パッケージの端子はリード端子である、請求項１１記載の半導体装置。
【請求項１３】
前記パッケージの構造としてＣＳＰパッケージ構造を有し、前記パッケージの端子はパッケージ基板の表面に形成されているボンディングパッドである、請求項１１記載の半導体装置。
【請求項１４】
縁辺部分に複数個のボンディングパッドが配置された半導体メモリチップを有し、実装基板の端子とこれに対応する前記ボンディングパッドとがボンディングワイヤで接続された半導体装置であって、
前記半導体メモリチップは、第１のボンディングパッドの第１電位状態により半導体メモリチップの所定の一辺の縁辺部分に配置された第２のボンディングパッドの信号インタフェース機能を有効とし、半導体メモリチップの所定の他辺の縁辺部分に配置された第３のボンディングパッドの信号インタフェース機能を無効とする切り換え回路を含み、
前記第１のボンディングパッドはこれを第１電位状態にするための実装基板上の端子にボンディングされた、半導体装置。
【請求項１５】
前記半導体メモリチップをアクセス制御するコントローラチップを有し、前記半導体メモリチップにおいて前記信号インタフェース機能が有効とされる第２のボンディングパッドは前記コントローラチップのメモリインタフェース端子に接続され、前記コントローラチップの外部インタフェース端子は実装基板の外部インタフェース端子に接続される、請求項１４記載の半導体装置。
【請求項１６】
前記コントローラチップは所定のメモリカード仕様に準拠したカードホストインタフェース機能を有する、請求項１５記載の半導体装置。
【請求項１７】
複数個の回路素子と複数個の外部接続電極が形成された半導体メモリチップに出力切り換え回路を有し、
前記出力切り換え回路は、第１の外部接続電極に第１電圧が印加される状態に応答して、所定の回路素子から成る第１回路で形成された第１信号を第２の外部接続電極に出力する出力経路と所定の回路素子から成る第２回路で形成された第２信号を第３の外部接続電極に出力する出力経路とを選択し、
前記第１の外部接続電極に第２電圧が印加される状態に応答して、前記第１信号を前記第３の外部接続電極に出力する出力経路と前記第２信号を第２の外部接続電極に出力する出力経路とを選択する、半導体装置。
【請求項１８】
複数個の回路素子と複数個の外部接続電極が形成された半導体メモリチップに入力切り換え回路を有し、
前記入力切り換え回路は、第１の外部接続電極に第１電圧が印加された状態に応答して、第２の外部接続電極から入力された第１信号を所定の回路素子から成る第１回路に与える入力経路と第３の外部接続電極から入力された第２信号を所定の回路素子から成る第２回路に与える入力経路とを選択し、
前記第１の外部接続電極に第２電圧が印加される状態に応答して、第２の外部接続電極から入力された第１信号を前記第２回路に与える入力経路と前記第３の外部接続電極から入力された第２信号を前記第１回路に与える入力経路とを選択する、半導体装置。
【請求項１９】
複数個の回路素子と複数個の外部接続電極が形成された半導体チップに切り換え回路を有し、
前記切り換え回路は、ヒューズに対するプログラム状態により外部接続電極のインタフェース機能を切り換える、半導体装置。
【請求項２０】
前記ヒューズは、レーザによる切断の有無に応じた情報記憶を行なうレーザヒューズ、ジュール熱による切断の有無に応じた情報記憶を行なう電気ヒューズ、又は電気的に消去・書き込み可能なフラッシュヒューズとされる、請求項１９記載の半導体装置。
【請求項２１】
前記フラッシュヒューズは、リセット動作の指示を入力するリセット用外部接続電極のインタフェース機能切り換え用途から除外されている、請求項２０記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリチップを有する半導体装置に関し、例えばＴＳＯＰ（Thin Small Outline Package）で半導体メモリチップを積層して搭載したＭＣＰ（Multi Chip Package）構造の半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
２枚の同種の半導体メモリチップを積層してＭＣＰを実現する場合、双方の半導体メモリチップでアドレス入力やデータ入出力などの同一インタフェース機能を有するボンディングパッドは同じリード端子にボンディングするのが一般的である。このとき、２枚の同種の半導体メモリチップを裏面を向かい合わせで積層する場合、２枚の半導体メモリチップのボンディングパッドの配置が全く同じ場合、同一インタフェース機能を有するほとんどのボンディングパッドの位置は離れることになる。そうすると、相互に離れた位置のボンディングパッドを共通のリード端子にワイヤーボンディングしなければならず、他のボンディングワイヤと短絡せずに交差させることは実質的に困難になる。
【０００３】
これを解消するには、全層のマスクパターンを鏡面反転させた新たなマスクパターンを用いて鏡面対象のチップを形成し、あるいはボンディングパッドだけ鏡面対称にするために配線層を変更したチップを形成して対処することができる。
【０００４】
特許文献１には、２枚の同じ半導体メモリチップを裏面を向かい合わせで積層した場合に、同一インタフェース機能を有するボンディングパッド同士を接続することにこだわらず、アドレス入力同士、データ入出力同士というように、同種のインタフェース機能同士を接続するようにし、チップ選択を別々にして、信号衝突の虞なく、２倍のメモリ容量を持つメモリ装置を実現することについて記載される。
【０００５】
【特許文献１】特開平７−８６５２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、全層のマスクパターンを鏡面反転させたり、配線層を変更した新たな鏡面対象チップを形成して対処する場合には、半導体装置のコストが上昇し、また半導体装置の納期が長くなり、チップ管理も煩雑になる、という新たな問題を生ずる。
【０００７】
特許文献１記載の技術では、メモリ装置をアクセス制御するアクセス主体は２枚の半導体メモリチップの間でアドレス及びデータの上位と下位を入れ換えてアクセスしなければならず、それに対処する新たなハードウェア若しくはソフトウェアの開発が必要になる。
【０００８】
本発明者は同種半導体メモリチップのＭＣＰ構造のみならず、並列入出力データビット数のバリエーション、他の形式のメモリチップとの積層、更には半導体メモリチップとこれをアクセス制御するコントローラチップとをカード基板に搭載するときも、その半導体メモリチップにおけるボンディングパッドのインタフェース機能を変更することが得策になる場合のあることに着目した。このときも、上記同様に、全層のマスクパターンを反転させたり、配線層を変更した新たなチップを形成したのでは、コストが上昇し、納期が長くなり、チップ管理も煩雑になる。
【０００９】
本発明の目的は、全層の鏡面反転マスクパターンやメタル配線のオプションマスクを用いる鏡面対象チップを揃えることなく、しかもアクセス主体にアドレスやデータの上位・下位反転などの処理負担をかけずに、複数の半導体メモリチップを用いたマルチチップパッケージ構造の半導体装置を提供することにある。
【００１０】
本発明の他の目的は、並列入出力データビット数のバリエーション、他の形式のメモリチップとの積層、更には半導体メモリチップとこれをアクセス制御するコントローラチップとをカード基板に搭載するときも、その半導体メモリチップにおけるボンディングパッドのインタフェース機能を変更するのに、全層のマスクパターンを反転させたり、配線層を変更した新たなチップを形成せずに済む、半導体装置を提供することにある。
【００１１】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１３】
〔１〕半導体装置は、複数個の半導体素子と複数個の外部接続電極が形成された半導体メモリチップ（１）に切り換え回路（４Ａ、１８Ａ、５０、５４、６０、７０）をする。前記切り換え回路は、ボンディングオプションにより第１の外部接続電極（Ｂ．Ｏ．ＳＴＤ、Ｂ．Ｏ．ＭＩＲ、…、ＢＯＰ）に印加される電位状態に応じて所定の第２の外部接続電極（Ｉ／Ｏ１〜Ｉ／Ｏ１６、／ＣＥ、／ＷＥ、…、ＩＮＡ、ＩＮＢ、ＯＵＴＡ’、ＯＵＴＢ’）のインタフェース機能を切り換える。ここでは、パッケージングされた形態又はされていないチップの形態の何れの半導体装置をも対象とする。
【００１４】
第１の外部接続電極に対するボンディングオプションによって第２の外部接続電極に対するインタフェース機能を切り換えるから、複数の半導体メモリチップを用いたマルチチップパッケージ構造の半導体装置を実現するとき、全層の鏡面反転マスクパターンやメタル配線のオプションマスクを用いる鏡面対象チップを揃えることを要せず、また、アクセス主体にアドレスやデータの上位・下位反転などの処理負担をかえることもない。
【００１５】
本発明の具体的な形態として、インタフェース機能の切り換え対象とされる第２の外部接続電極は、複数ビット並列入出力用の電極（Ｉ／Ｏ１〜Ｉ／Ｏ１６、…）と、制御信号入力用の電極（／ＣＥ、／ＷＥ、…）である。電源を供給する外部接続電極（ＶＣＣ，ＶＳＳ、ＶＣＣＱ）はインタフェース機能の切り換え対象から除外される。インタフェース機能の切り換えにはスイッチや論理ゲートを用いることになり、電源供給電極の切り換えには、前記スイッチなどには極めて大きな電流供給能力が必要になるので、電源供給用外部接続電極をインタフェース機能の切り換え対象とすることは現実的ではないからである。
【００１６】
本発明の別の具体的な形態として、前記切り換え回路（５０、５４）は、所定の第２の外部接続電極のインタフェース機能の有効と無効を切り換える。例えば並列データ入出力ビット数が最大１６ビットであるとき、選択的に８ビットにするような場合である。
【００１７】
本発明の別の具体的な形態として、前記切り換え回路（６０，７０）は、所定の第２の外部接続電極間でインタフェース機能を入れ換える。例えば並列データ入出力ビット数が８ビットのとき、選択的に、第１ビットと第８ビット、第２ビットと第７ビット、第３ビットと第６ビット、第４ビットと第５ビットを入れ換える。この入れ換え機能を用いて、同じ半導体メモリチップを裏面突合せで重ねてマルチチップパッケージ構造を実現することを考慮すると、インタフェース機能の入れ換え対象とされる第２の外部接続電極は、一対の半導体メモリチップを裏面同士重ねた状態で相互に表裏方向でほぼ一致する配置を有するのがよい。換言すれば、インタフェース機能の入れ換え対象とされる第２の外部接続電極は、チップの１辺側に配列された外部接続電極の内の所定の外部接続電極を中心に対称な配置を有するのがよい。これにより、同じ半導体メモリチップを裏面突合せて重ねたとき、同一機能を有する所定の第２の外部接続電極が表裏でほぼ同じ位置を採り、当該同一機能の第２の外部接続電極を同じリード端子に共通接続するボンディングワイヤが他のワイヤに接触するのを回避することが可能になる。
【００１８】
本発明の更に別の形態として、前記半導体メモリチップは、ボンディングオプションにより第３の外部接続電極に印加される電位状態に応じて所定の外部接続電極からの入力に対する制御機能を切り換える制御回路（１０Ａ）を更に含んでもよい。
【００１９】
例えば前記制御回路は、前記第３の外部接続電極（Ｂ．Ｏ．ＡｄＵ）が第１電位状態のとき、アドレス入力サイクルで入力した半導体メモリチップのアドレス最上位ビットの一つ上位のビット（Ｉ／Ｏ７）が第１の論理値であるとき前記アドレス入力サイクルに係るコマンド入力を無効と判断し、前記一つ上位のビットが第２の論理値であるときアドレス入力サイクルに係るコマンド入力を有効と判断し、前記第３の外部接続電極が第２電位状態のとき、アドレス入力サイクルで入力した半導体メモリチップのアドレス最上位ビットの一つ上位のビットを無視する。これは、アドレス、データ、及びチップ選択の外部接続電極を同種の半導体メモリチップ間で共通接続してＭＣＰ構造化するとき、当該同種の半導体メモリチップを選択してアクセス可能とする事によって、半導体装置の外部から見えるアドレス空間を拡張することができる。同種の半導体メモリチップを個別的にチップ選択する利用形態では前記第３の外部接続電極を第２電位状態とする。前記ＭＣＰ構造において同種の半導体メモリチップのチップ選択とアドレス入力を夫々共通化する利用形態では、一の半導体メモリチップについて前記第３の外部接続電極を第１電位状態とし、他の半導体メモリチップについて前記第３の外部接続電極を第２電位状態とし、アドレス最上位ビットの一つ上位のビットが第１の論理であるとき前記他の半導体メモリチップのアクセス動作が可能にされ、前記一つ上位のビットが第２の論理であるとき前記一の半導体メモリチップの動作が可能にされる。
【００２０】
上記において、アドレス入力を伴わないリード動作の指示が有ったとき、前記第３の外部接続電極が第１電位状態にあるときは、そのリード動作の開始を抑止する。要するに、半導体メモリチップのパワーオン時にその不揮発性記憶素子に記憶されている初期設定用データなどを外部に出力してイニシャルロード可能にしたりするパワー・オン・リードなどが指示されたとき、前記一の半導体メモリチップと他の半導体メモリチップの双方が動作してリードデータが衝突することによる不都合を未然に防止するため、一方のみがパワー・オン・リードなどを行うようにすることができる。
【００２１】
〔２〕本発明に係る別の半導体装置は特にパッケージングされた形態を対象とし、縁辺部分に複数個のボンディングパッドが配置された一対の半導体メモリチップが積層され、パッケージの端子と対応するボンディングパッドとがボンディングワイヤで接続された構造を有する。前記半導体メモリチップは、ボンディングオプションによる第１のボンディングパッドの第１電位状態又は第２電位状態に応じて所定の第２のボンディングパッド間でインタフェース機能を入れ換える切り換え回路を含む。前記インタフェース機能の入れ換え対象とされる第２のボンディングパッドは、複数ビット並列入出力用のボンディングパッドと、制御信号入力用のボンディングパッドから選ばれた所定のボンディングパッドであり、前記インタフェース機能の入れ換え対象とされるボンディングパッドは、一対の半導体メモリチップを裏面同士重ねた状態で相互に表裏方向で一致する配置を有する。一対の半導体メモリチップの一方は前記第１のボンディングパッドが第１電位状態となるようにボンディングされ、他方の半導体メモリチップは前記第１のボンディングパッドが第２の電位状態となるようにボンディングされる。
【００２２】
例えば並列データ入出力ビット数が８ビットのとき、所定の第２のボンディングパッド間でインタフェース機能を入れ換える前記切り換え回路は、選択的に、第１ビットと第８ビット、第２ビットと第７ビット、第３ビットと第６ビット、第４ビットと第５ビットを入れ換える。この入れ換え機能を用いて、上記一対の半導体メモリチップを裏面突合せで重ねてマルチチップパッケージ構造を実現すると、インタフェース機能の入れ換え対象とされる第２のボンディングパッドは、同一機能を有するもの同士、一対の半導体メモリチップを裏面同士重ねた状態で相互に表裏方向でほぼ一致するように配置されるから、当該同一機能の第２のボンディングパッドを同じリード端子に共通接続するボンディングワイヤが他のワイヤに接触するのを回避することが可能になる。
【００２３】
本発明の具体的な形態として、前記パッケージの構造としてＴＳＯＰパッケージ構造を採用し、このとき前記パッケージの端子はリード端子（３１）とされる。ＴＳＯＰパッケージ構造においては、ボンディングワイヤ（３２）相互間の接触回避にはボンディングパッドの配置で対策することを必須とされる。
【００２４】
本発明の別の具体的な形態として、前記パッケージの構造にＣＳＰ（Chip Size Package）構造を有し、前記パッケージの端子はパッケージ基板（４１）の表面に形成されているボンディングパッド（４２）とされる。信号配線層が単層のパッケージ基板の両面に同種の半導体メモリチップを搭載する場合には上記と同様である。多層配線基板を用いてその両面に同種の半導体メモリチップを搭載する場合には多層配線基板の配線層の構成を複雑にすればボンディングパッドの配置構成が全く同じ２個のメモリチップを用いても対処することができるが、そのような多層配線基板のコストは単層配線基板に比べて格段に高くなる。
【００２５】
〔３〕本発明に係る更に別の半導体装置は、縁辺部分に複数個のボンディングパッドが配置された半導体メモリチップを有し、実装基板の端子と対応するボンディングパッドとがボンディングワイヤで接続される。前記半導体メモリチップは、第１のボンディングパッドの第１電位状態により半導体メモリチップの所定の一辺の縁辺部分に配置されたボンディングパッドの信号インタフェース機能を有効とし、半導体メモリチップの所定の他辺の縁辺部分に配置されたボンディングパッドの信号インタフェース機能を無効とする切り換え回路を含み、前記第１のボンディングパッドはこれを第１電位状態にするための実装基板上の端子にボンディングされる。これは、半導体メモリチップをその一辺側のボンディングパッドを用いて実装基板の端子に結合する用途に好適である。
【００２６】
本発明の具体的な形態として、前記半導体チップをアクセス制御するコントローラチップ（２０）を有し、前記半導体メモリチップにおいて前記インタフェース機能が有効とされる第２のボンディングパッドは前記コントローラチップのメモリインタフェース端子に接続される。コントローラチップの外部インタフェース端子は実装基板（２２）の外部インタフェース端子（２４）に接続される。前記コントローラチップは例えば所定のメモリカード仕様に準拠したカードホストインタフェース機能を有し、半導体装置はメモリカードに好適な形態とされる。
【００２７】
〔４〕出力経路の選択に着目した切り換え回路の観点による本発明の半導体装置は、複数個の回路素子と複数個の外部接続電極が形成された半導体メモリチップに出力切り換え回路（７０）を有し、前記出力切り換え回路は、第１の外部接続電極（ＢＯＰ）に第１電圧が印加される状態に応答して、所定の回路素子から成る第１回路（７１）で形成された第１信号（ＯＵＴＡ）を第２の外部接続電極（ＯＵＴＡ’）に出力する出力経路と所定の回路素子から成る第２回路（７２）で形成された第２信号（ＯＵＴＢ）を第３の外部接続電極（ＯＵＴＢ’）に出力する出力経路とを選択し、前記第１の外部接続電極に第２電圧が印加される状態に応答して、前記第１信号を前記第３の外部接続電極に出力する出力経路と前記第２信号を第２の外部接続電極に出力する出力経路とを選択する。
【００２８】
入力経路の選択に着目した切り換え回路の観点による本発明の半導体装置は、複数個の回路素子と複数個の外部接続電極が形成された半導体メモリチップに入力切り換え回路（６０）を有し、前記入力切り換え回路は、第１の外部接続電極（ＢＯＰ）に第１電圧が印加された状態に応答して、第２の外部接続電極（ＩＮＡ）から入力された第１信号を所定の回路素子から成る第１回路（６５）に与える入力経路と第３の外部接続電極（ＩＮＢ）から入力された第２信号を所定の回路素子から成る第２回路（６６）に与える入力経路とを選択し、前記第１の外部接続電極に第２電圧が印加される状態に応答して、第２の外部接続電極から入力された第１信号を前記第２回路に与える入力経路と前記第３の外部接続電極から入力された第２信号を前記第１回路に与える入力経路とを選択する。
【００２９】
〔５〕切り換え回路の更に別の観点による半導体装置では、複数個の回路素子と複数個の外部接続電極が形成された半導体チップに切り換え回路を有し、前記切り換え回路は、ヒューズに対するプログラム状態により外部接続電極のインタフェース機能を切り換える。前記ヒューズは、レーザによる切断の有無に応じた情報記憶を行なうレーザヒューズ、ジュール熱による切断の有無に応じた情報記憶を行なう電気ヒューズ、又は電気的に消去・書き込み可能なフラッシュヒューズとされる。
【００３０】
前記フラッシュヒューズは、リセット動作の指示を入力するリセット用外部接続電極のインタフェース機能切り換え用途から除外されている。通常フラッシュヒューズの記憶情報はリセット動作の指示に応答して読み出されることによって内部レジスタなどに初期設定されるから、そのリセット動作の指示を入力するリセット用外部接続電極のインタフェース機能切り換え用途にフラッシュヒューズを用いることは不都合だからである。
【発明の効果】
【００３１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００３２】
すなわち、全層の鏡面反転マスクパターンやメタル配線のオプションマスクを用いる鏡面対象チップを揃えることなく、しかもアクセス主体にアドレスやデータの上位・下位反転などの処理負担をかけずに、複数の半導体メモリチップを用いたマルチチップパッケージ構造の半導体装置を実現することができる。
【００３３】
また、並列入出力データビット数のバリエーション、他の形式のメモリチップとの積層、更には半導体メモリチップとこれをアクセス制御するコントローラチップとをカード基板に搭載するときも、その半導体メモリチップにおけるボンディングパッドのインタフェース機能を変更するのに、全層のマスクパターンを反転させたり、配線層を変更した新たなチップを形成せずに済すませることができる。
【発明を実施するための最良の形態】
【００３４】
《フラッシュメモリチップ》
図１には本発明に係る半導体装置の半導体メモリチップとしてフラッシュメモリチップが例示される。半導体メモリチップ１は単結晶シリコンなどの１個の半導体基板に形成される。
【００３５】
３で示されるものはメモリアレイ（ＭＲＹ）であり、メモリマット及びセンスラッチ回路を有する。メモリマット３は電気的に消去及び書き込み可能な不揮発性のメモリセルトランジスタを多数有する。メモリセルトランジスタは、特に図示はしないが、フローティングゲートに絶縁膜を介してコントロールゲートを重ねたスタックドゲート構造、或いは選択トランジスタとシリコン窒化膜を有する記憶トランジスタとを直列配置したスプリットゲート構造など適宜のメモリセル構造を採用可能である。例えばスタックドゲート構造の不揮発性メモリセルトランジスタの場合、コントロールゲートはワード線に、ドレインはビット線に、ソースはソース線に接続される。スタックドゲート構造の不揮発性メモリセルトランジスタに対する消去動作は、特に制限されないが、コントロールゲートに高電圧を印加してフローティングゲートの電子を放出する方向に移動させることで閾値電圧を低くする動作とされる。スタックドゲート構造の不揮発性メモリセルトランジスタに対する書き込み動作は、特に制限されないが、ドレインに高電圧を印加してフローティングゲートに電子を注入することで閾値電圧を高くする動作とされる。読み出し動作は、消去動作による低い閾値電圧と書込み動作による高い閾値電圧との間の所定の電圧をワード線選択レベルとしてメモリセルトランジスタを選択したときビット線に流れる電流変化若しくはビット線のレベル変化を検出して記憶情報を読み出す動作とされる。
【００３６】
外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６は、アドレス入力端子、データ入力端子、データ出力端子、コマンド入力端子に兼用され、マルチプレクサ４に接続される。外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に入力されたセクタアドレスはマルチプレクサ（ＭＰＸ）４からセクタアドレスバッファ（ＳＡＢＵＦ）５に入力され、Ｙアドレス（カラムアドレス）はマルチプレクサ４からＹアドレスカウンタ（ＹＡＣＵＮＴ）６にプリセットされる。外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に入力された書き込みデータはマルチプレクサ４からデータ入力バッファ７（ＤＩＢＵＦ）に供給され、データ出力バッファ（ＤＯＢＵＦ）８から出力されるリードデータはマルチプレクサ４を介して外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６から出力される。
【００３７】
外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に供給されたコマンドコードとアドレス信号の一部はマルチプレクサ４から内部制御回路（ＩＰＣＮＴ）１０に供給される。
【００３８】
セクタアドレスバッファ５に供給されたセクタアドレスはＸデコーダ（ＸＤＥＣ）９でデコードされ、そのデコード結果にしたがってメモリアレイ３からワード線を選択する。ＹアドレスがプリセットされるＹアドレスカウンタ６は、特に制限されないが、１１ビットのカウンタとされ、プリセット値を起点にアドレスカウントを行なって、Ｙデコーダ（ＹＤＥＣ）１１にＹゲート（ＹＧＡＴ）１２の選択信号を順次出力させる。Ｙゲート１２は２０４８バイトのデータレジスタ（ＤＲＥＧ）１３をバイト単位で入力データコントローラ（ＩＤＣＮＴ）１５のバイト出力に、またはデータ出力バッファ８のバイト入力に導通させる。例えばセクタの途中のアドレスがＹアドレスカウンタ６にプリセットされた場合、データ出力動作では、データレジスタ１３に読み出されたセクタデータがその先頭アドレスを起点に順次バイト単位でＹゲート１２からデータ出力バッファ８に供給され、また、データ入力動作では入力データバッファ７から入力データコントローラ１５に与えられるデータがその先頭アドレスを起点にＹゲート１２からバイト単位でデータレジスタ１３にラッチされる。
【００３９】
制御信号バッファ（ＣＳＢＵＦ）１８には、外部からのアクセス制御信号としてチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ライトプロテクト信号／ＷＰ、パワー・オン・リードイネーブル信号ＰＲＥ、及びリセット信号／ＲＥＳが供給される。信号の先頭に付された記号“／”はその信号がローイネーブルであることを意味する。
【００４０】
チップイネーブル信号／ＣＥはフラッシュメモリチップ１の選択を行なう信号であり、ローレベルでフラッシュメモリチップ（デバイス）１をアクティブに、ハイレベルでフラッシュメモリチップ１をスタンバイ状態にする。リードイネーブル信号ＲＥｂは外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６からのデータ出力タイミングを制御し、当該信号のクロック変化に同期してデータが読み出される。ライトイネーブル信号／ＷＥはその立ち上がりエッジで、コマンド、アドレス、及びデータをフラッシュメモリチップ１に取込み指示する。コマンドラッチイネーブル信号ＣＬＥは外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に外部から供給されるデータをコマンドデータとして指定する信号であり、出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６のデータがＣＬＥ＝“Ｈ”（ハイレベル）の状態時に／ＷＥの立ち上がりエッジに同期して採りこまれ、コマンドとして認識される。アドレスラッチイネーブル信号ＡＬＥは外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に外部から供給されるデータをアドレスとして指定する信号であり、出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６のデータがＡＬＥ＝“Ｈ”（ハイレベル）の状態時に／ＷＥの立ち上がりエッジに同期して採りこまれ、アドレスとして認識される。ライトプロテクト信号／ＷＰはローレベルによりフラッシュメモリチップ1は消去及び書き込み禁止とされる。パワー・オン・リードイネーブル信号ＰＲＥは電源投入後にコマンド及びアドレスを入力すること無く所定セクタのデータを読み出すパワーオンリード機能を使用するときイネーブルにされる。リセット信号／ＲＥＳは電源投入後ローレベルからハイレベルに遷移されることによりフラッシュメモリチップ１に初期化動作を指示する。
【００４１】
上記アクセス制御信号によって指示されるフラッシュメモリチップ１のアドレス入力、コマンド入力、データ入力／出力動作の各動作モードを整理して示せば図２に示される通りとされる。
【００４２】
内部制御回路１０は図２に示される動作モードにしたがったインタフェース制御を行なうと共に、コマンドコードに従った消去、書き込み及び読み出しなどの内部動作を制御する。図３にはフラッシュメモリチップ１がサポートするコマンドの定義が例示される。内部制御回路１０はレディー・ビジー信号Ｒ／Ｂ、マスタリセット信号／ＭＲＥＳを出力する。レディー・ビジー信号Ｒ／Ｂはフラッシュメモリチップ１の動作中にそのローレベルによりビジー状態を外部に通知する。マスタリセット信号／ＭＲＥＳはパワー・オン・リード機能使用時に外部のＣＰＵ（中央処理装置）もしくはフラッシュメモリコントローラへのリセット信号として使用可能な信号であり、ローレベルからハイレベルへの変化により、パワー・オン・リードによる読み出しデータの外部出力が可能になったことを通知する。パワー・オン・リードによる読み出しデータをＣＰＵなどが初期化データとして利用する場合の便に供することができる。
【００４３】
図４には内部制御回路１０の制御によるリード動作サイクルが例示される。コマンドインプットモードによりリードモードコマンド“００Ｈ”が入力され、続いてアドレスインプットモードによりカラムアドレスＣＡ１，ＣＡ２が入力され、セクタアドレスＳＡ１，ＳＡ２が入力される。入力セクタアドレスＳＡ１，ＳＡ２にしたがってそのセクタのデータがメモリアレイ３からデータレジスタ１３に内部転送され、転送されたデータがカラムアドレスを起点にＹゲート１２で選択され、順次リードイネーブル信号ＲＥｂのクロック変化に同期して、リードデータが出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６から出力される。
【００４４】
《ボンディングオプションによるインタフェース機能の切り換え》
フラッシュメモリチップ１が備えるボンディングオプションによるインタフェース機能の切り換えについて説明する。この切替機能は例えばマルチプレクサ４や制御信号バッファ１８が保有する切り換え回路によって実現され、切り換え回路はボンディングオプションにより第１のボンディングパッドに印加される電位状態に応じて所定の第２のボンディングパッドのインタフェース機能を切り換える。先ず数種類の切替態様について説明する。
【００４５】
《インタフェース機能の切り換え態様》
図５及び図６にはフラッシュメモリチップ１におけるボンディングパッドのインタフェース機能の切り換え態様が例示される。同図には１１態様が例示され、図面の大きさとの関係で、夫々に態様は図５及び図６にまたがって示されている。ボンディングパッドの番号はＰＡＤ＃として１〜６３番まで示される。ＰＡＤ＃１〜ＰＡＤ＃３０まではフラッシュメモリチップ１の左側長辺に沿って一列に配置され、ＰＡＤ＃３１〜ＰＡＤ＃６３まではフラッシュメモリチップ１の右側長辺に沿って一列に配置される。ボンディングオプションに利用されるボンディングパッド（ボンディングオプションパッド）は、ＰＡＤ＃１１のＢ．Ｏ．ＮＡＮＤ、ＰＡＤ＃１３のＢ．Ｏ．１．８、ＰＡＤ“１５のＢ．Ｏ．ＳＴＤ、ＰＡＤ＃１７のＰＲＯＢＥ、ＰＡＤ＃３４のＢ．Ｏ．ＭＩＲ、ＰＡＤ＃４５のＢ．Ｏ．Ｘ８、ＰＡＤ＃４７のＢ．Ｏ．１．８、ＰＡＤ＃５９のＢ．Ｏ．ＡｄＵ、ＰＡＤ＃６１のＢ．Ｏ．ＣＥ１とされる。図７にはボンディングオプションパッドの機能と設定方法が一覧で示される。ボンディングオプションＢ．Ｏ．１．８は外部インタフェース回路の動作電源を３．３Ｖにするか１．８にするかを決定する。Ｂ．Ｏ．ＣＥは／ＣＥ１を有効とするか／ＣＥ２を有効とするかを決定する。Ｂ．Ｏ．Ｘ８はＩ／Ｏを１６ビット並列又は８ビット並列の何れで用いるかを決定する。Ｂ．Ｏ．ＮＡＮＤはＥＣＣ機能とウェアレベリング機能をフラッシュメモリチップでサポートするか（ｓｕｐｅｒ＿ＡＮＤ）、サポートしないか（ＮＡＮＤ）を決定する。ボンディングオプションパッドによるその他の機能設定の詳細は以下に説明する。
【００４６】
図５及び図６においてインタフェース機能の切り換え対象にされる第２のボンディングパッドは、Ｉ／Ｏ１〜Ｉ／Ｏ１６で示される複数ビット並列入出力用の電極と、／ＲＥや／ＣＥなどで代表される制御信号入力用のボンディングパッドとされる。ＶＣＣ，ＶＳＳなどで代表される電源を供給するボンディングパッドはインタフェース機能の切り換え対象から除外される。インタフェース機能の切り換えにはスイッチや論理ゲートを用いることになり、電源供給用ボンディングパッドの切り換えには、前記スイッチなどには極めて大きな電流供給能力が必要になるので、電源供給用ボンディングパッドをインタフェース機能の切り換え対象とすることは現実的ではないからである。図５及び図６において電源電圧ＶＣＣ，電源電圧ＶＣＣＱ（外部入出力インタフェース用電源電圧）及び回路の接地電圧ＶＳＳのボンディングパッドの機能は何れの態様においても変わらない。図５及び図６の標記では二重枠で囲まれた信号のボンディングパッドがその時のインタフェース機能で利用可能なボンディングパッドであることを意味する。その他のボンディングパッドは利用不可能であることを意味する。
【００４７】
図５及び図６に示される態様は、ＭＭＣ、ＮＡＮＤ１６、ＮＡＮＤ８、ＣＯＲＥ１６（ＭＣＰ−Ａ）、ＣＯＲＥ１６（ＭＣＰ−Ｂ）、ＣＯＲＥ８（ＭＣＰ−Ａ）、ＣＯＲＥ８（ＭＣＰ−Ｂ）、ＭＩＲＲＯＲ１６（ＭＣＰ−Ａ）、ＭＩＲＲＯＲ１６（ＭＣＰ−Ｂ）、ＭＩＲＲＯＲ８（ＭＣＰ−Ａ）、ＭＩＲＲＯＲ８（ＭＣＰ−Ｂ）とされる。
【００４８】
ＭＭＣ態様はＭｕｌｔｉＭｅｄｉａＣａｒｄ（ＭｕｌｔｉＭｅｄｉａＣａｒｄは、ＩｎｆｉｎｅｏｎＴｅｃｈｎｏｌｏｇｉｅｓＡＧの登録商標である。以下、「マルチメディアカード」と略記する。）への搭載に最適化する態様であり、ＰＡＤ＃１７のＰＲＯＢＥが接地電位ＶＳＳのボンディングパッドに接続されることにより左辺片側のボンディングパッドが利用可能にされる。右辺の電源パッドは上述の通り常時使用可能であるが、このときは実際に利用することを要しない。電源パッドはチップの左辺及び右辺の夫々に必要な個数が配置されているからである。図８にはＭＭＣ態様においてフラッシュメモリチップ１をマルチメディアカードに搭載した状態が例示される。２０は前記フラッシュメモリチップ１をアクセス制御するコントローラチップであり、前記フラッシュメモリチップ１のボンディングパッド１９のうち前記インタフェース機能が有効とされる片側左辺に配置されたボンディングパッド１９はメモリカードの基板２２上のボンディングパッド２１にワイヤボンディングされる。このボンディングパッド２１はメモリカード基板２２上の図示を省略する配線を介して前記コントローラチップ２０のメモリインタフェース端子に接続される。コントローラチップ２０の外部インタフェース用ボンディングパッド２３はメモリカード基板２２の外部インタフェース端子２４にワイヤボンディングされる。コントローラチップ２０はマルチメディアカードのメモリカード仕様に準拠したカードホストインタフェース機能を有する。
【００４９】
ＮＡＮＤ１６態様、ＮＡＮＤ８態様はＰＡＤ＃１５のボンディングオプションパッドＢ．Ｏ．ＳＴＤがＶＳＳに接続される事によって選択されるフラッシュメモリ標準インタフェースを選択したときのインタフェース機能（ＳＴＡＮＤＡＲＤ）を有する。特に、ボンディングオプションパッドＢ．Ｏ．Ｘ８がオープン（フローティング）にされる事によってＩ／Ｏ１〜Ｉ／Ｏ１６による１６ビット並列インタフェース機能が選択された態様がＮＡＮＤ１６であり、ボンディングオプションパッドＢ．Ｏ．Ｘ８がＶＣＣに接続される事によってＩ／Ｏ１〜Ｉ／Ｏ８による８ビット並列インタフェース機能が選択された態様がＮＡＮＤ８である。
【００５０】
図５及び図６のＭＣＰコア態様とＭＣＰミラー態様はフラッシュメモリチップ１をＭＣＰ構造に適用する場合の形態であり、ボンディングパッドの機能は、一方のＭＣＰコア態様に対して他方のＭＣＰミラー態様は、裏面を突き合せたとき同一機能端子が表裏でほぼ同じ位置になるように対象配置とされる。例えばＣＯＲＥ１６（ＭＣＰ−Ａ）態様とＭＩＲＲＯＲ１６（ＭＣＰ−Ａ）態様が相互に対応され、図６のチップ右辺のボンディングパッド配列においてＩ／Ｏ１〜Ｉ／Ｏ１６の配列は、ＰＡＤ＃４６とＰＡＤ＃４７の境に対して線対象で配置される。図５のチップ左辺のボンディングパッド配列においてＣＬＥ、／ＷＥ、／ＷＰ、／ＣＥ２、ＡＬＥの配列は、ＰＡＤ＃１４とＰＡＤ＃１５の境に対してほぼ線対象で配置される。態様ＣＯＲＥ１６とＣＯＲＥ８の相違はＩ／Ｏ１〜Ｉ／Ｏ１６による１６ビット並列インタフェース機能とするか、Ｉ／Ｏ１〜Ｉ／Ｏ８による８ビット並列インタフェース機能とすかの違いである。態様ＭＣＰ−ＡとＭＣＰ−Ｂの相違はチップイネーブルに／ＣＥ１を用いるか／ＣＥ２を用いるかの違いである。尚、各図においてＶｍｏｎｉ１〜Ｖｍｏｎｉ４はテスト専用パッドであり、ボンディング対象とされない。
【００５１】
図９乃至図１９には図５及び図６に示される切り換え態様によって選択されたフラッシュメモリチップ１におけるボンディングパッドのインタフェース機能とそのボンディングオプションパッドの設定状態が示される。二重枠の端子が当該切り換え態様において利用可能なボンディングパッドである。図９はＭＭＣ態様に対応される。図１０及び図１１はスタンダードの態様であるＮＡＮＤ８，ＮＡＮＤ１６に対応される。図１２と図１３はＭＣＰ−Ａの８ビットＭＣＰコアと８ビットＭＣＰミラーの形態を示す。図１４と図１５はＭＣＰ−Ｂの８ビットＭＣＰコアと８ビットＭＣＰミラーの形態を示す。図１６と図１７はＭＣＰ−Ａの１６ビットＭＣＰコアと１６ビットＭＣＰミラーの形態を示す。図１８と図１９はＭＣＰ−Ｂの１６ビットＭＣＰコアと１６ビットＭＣＰミラーの形態を示す。
【００５２】
《ＭＣＰ構造の半導体装置》
図２０にはＭＣＰ構造を有する半導体装置の概略縦断面図が示される。これはＴＳＯＰ用のリードフレームを用いて組み立てられ、アイランド３０の両面に裏面を向かい合わせて一対にフラッシュメモリチップ１を搭載している。３１は代表的に示されたリード端子、３２は代表的に示されたボンディングワイヤ、３３は封止樹脂である。図２１にはＴＳＯＰ用のリードフレームを用いて組み立てたときの平面構造の参考例が示される。図２１の参考例は作図を簡略化するためにボンディングパッド及びリード端子の数を実際よりも少なく図示している。
【００５３】
前述の如く、インタフェース機能の入れ換え対象とされるボンディングパッドは、一対の半導体メモリチップを裏面同士重ねた状態で相互に表裏方向でほぼ一致する配置を有する。換言すれば、インタフェース機能の入れ換え対象とされるボンディングパッドは、チップの１辺側に配列されたボンディングパッドの内の所定のボンディングパッドを中心に対称な配置を有する。これにより、同種のフラッシュメモリチップ１を裏面突合せて重ねたとき、同一機能を有するＩ／Ｏ１〜Ｉ／Ｏ１６のようなボンディングパッドが表裏でほぼ同じ位置を採り、当該同一機能のボンディングパッドを同じリード端子に共通接続するボンディングワイヤが他のワイヤに接触するの回避することが可能になる。ＴＳＯＰを主体とするパッケージ構造の場合にはＣＳＰのように複数信号配線層のパッケージ基板を用いることがで出来ないので、ボンディングワイヤの経路が複数交差しないようにすることが必須である。これにより、複数のフラッシュメモリチップ１を用いたマルチチップパッケージ構造の半導体装置を実現するとき、全配線層の鏡面反転マスクパターンやメタル配線のオプションマスクを用いる鏡面対象チップを揃えることを要せず、また、アクセス主体にアドレスやデータの上位・下位反転などの処理負担をかけることを要しない。
【００５４】
図２２にはＭＣＰ構造を有する別の半導体装置の概略縦断面図が示される。図２０との相違点は一方のフラッシュメモリチップに更に別のメモリチップ４０をスタックした点である。例えばフラッシュメモリチップ１をＡＮＤ型としたとき、メモリチップ４０をＮＯＲ（ノア）型フラッシュメモリチップとする。ＡＮＤ（アンド）型による大容量化と、ＮＯＲ型によるランダムアクセス性能の向上とを、記憶情報の種類に応じて使い分け可能になる。
【００５５】
《ＣＳＰ構造の半導体装置》
図２３にはパッケージの構造にＣＳＰ構造を採用したときの半導体装置の平面構造が例示される。４１はＣＳＰ基板であり、フラッシュメモリチップ１の搭載面にはチップ１のボンディングパッド１９とワイヤボンディングされる多数のボンディングパッド４２が形成される。１個のフラッシュメモリチップ１を搭載する場合にはＣＳＰ基板４１の裏面にボンディングパッド４２に接続する半田バンプ電極（図示せず）が形成され、半田バンプ電極を介して実装基板に搭載される。ＣＳＰ基板には信号配線層が単層又は複数層の何れの構造も採用可能である。信号配線層が多ければＣＳＰ基板内で配線を自由に引き回しすることが出来るので半田バンプ電極とボンディングパッド４２の位置は自由にレイアウトすることが出来るが、ＣＳＰ基板のコストは著しく上昇する。ＣＳＰ基板の両面に同種のメモリチップを搭載する場合にもＣＯＲＥ８（ＭＣＰ−Ａ）とＭＩＲＲＯＲ８（ＭＣＰ−Ａ）のようにインタフェース機能を切り換えた一対のフラッシュメモリチップ１を用いるのが得策である。ＣＰＳ基板には単層の信号配線基板を用いることができるからである。
【００５６】
図３３にはＣＳＰ構造を採用した別の半導体装置の縦断面講構造が例示され、図３４にはその平面構造が例示される。８０はＣＳＰ基板であり、その上に２個のフラッシュメモリチップ１ａ、１ｂと、それとは別品種の半導体チップ８３が搭載されている。ＣＳＰ基板８０の裏面には半田ボール電極８５が形成され、表面には一方のフラッシュメモリチップ１ａのバンプ電極８６が搭載されるランド８７と他のチップ１ｂ，８３に接続するボンディングパッド８８が形成され、前記ランド８７及びボンディングパッド８８と半田ボール電極８５は図示を省略するＣＳＰ基板８０内の配線層を介して所要の接続状態が達成されている。
【００５７】
フラッシュメモリチップ１ａ，１ｂは双方ともに前記ＭＣＰコア形態のフラッシュメモリチップ（コアチップ）１であっても、或いは一方１ａがコアチップ１、他方１ｂが前記ＭＣＰミラー形態のフラッシュメモリチップ（ミラーチップ）であってもよい。コアチップとミラーチップを採用すればＣＳＰ基板８０の配線を簡素化することができる。ＣＳＰ基板８０の性質上、その配線を複雑にすれば双方のチップ１ａ，１ｂを共にコアチップとすることは妨げられない。他の半導体チップ８３は例えばその他の回路形式、例えばＮＯＲ型フラッシュメモリチップとされる。チップ１ｂ、８３に形成されたボンディングパッド９０，９１は前記ボンディングパッド８８にワイヤボンディングされる。例えばチップ１ｂ、８３のボンディングパッド９０，９１が共通接続されているボンディングパッド８８ａがアドレスパッドのとき、チップ選択はチップ１ｂ、８３毎に個別に行なわれる。特に図示はしないが、チップ１ａもアドレス入力を他のチップ１ｂ、８３と共通化され、チップ選択が個別化されている。
【００５８】
《切り換え回路の具体例》
ここで切り換え回路の具体例を説明する。前記切り換え回路は、ボンディングオプションパッドに印加される電位状態に応じて所定の信号用ボンディングパッドのインタフェース機能を切り換える。図７のボンディングオプション電極の機能説明より明らかなように、切り換え回路による第１の切り換え態様は、所定の信号用ボンディングパッドのインタフェース機能の有効と無効の切り換えである。例えば選択的にＩ／Ｏ９〜Ｉ／Ｏ１６を使用不可能にするような場合である。第２の切り換え態様は、複数の信号用ボンディングパッド間でインタフェース機能を入れ換えることである。例えば並列データ入出力ビット数が８ビットのとき、選択的に、Ｉ／Ｏ１とＩ／Ｏ８、Ｉ／Ｏ２とＩ／Ｏ７、Ｉ／Ｏ３とＩ／Ｏ６、Ｉ／Ｏ４とＩ／Ｏ５を入れ換える場合である。
【００５９】
図２４には第１の切り換え態様に係る切り換え回路の一例が示される。同図の例は信号入力用パッドを選択する回路とされる。ＩＮＡ，ＩＮＢは信号入力パッド、ＢＯＰはボンディングオプションパッドである。信号入力パッドＩＮＡ，ＩＮＢからの入力は／ＣＥによるチップ選択状態で後段に伝達可能にされる。ボンディングオプションパッドＢＯＰからの入力は相補信号ＳＥＬ１、／ＳＥＬ１として入力切り換え回路５０に供給される。入力切り換え回路５０は、信号ＳＥＬ１がハイレベルのときに信号入力パッドＩＮＡからの入力信号を取り込む入力ゲート回路５１と、信号／ＳＥＬ１がハイレベルのときに信号入力パッドＩＮＢからの入力信号を取り込む入力ゲート回路５２とを有し、入力ゲート回路５１に出力と入力ゲート回路５２の出力がワイヤード・オア結合されて内部回路５３に接続される。ボンディングオプションパッドＢＯＰのプルアップ状態では信号入力パッドＩＮＡの入力機能が有効にされ、信号入力パッドＩＮＢの入力機能が無効にされる。ボンディングオプションパッドＢＯＰのプルダウン状態では信号入力機能はその逆になる。
【００６０】
図２５には第１の切り換え態様に係る切り換え回路の別の例が示される。同図の例は信号出力用パッドを選択する回路とされる。ボンディングオプションパッドＢＯＰからの入力は相補信号ＳＥＬ２、／ＳＥＬ２として出力切り換え回路５４に供給される。出力切り換え回路５４は、信号ＳＥＬ２がハイレベルのときにリードイネーブル信号ＲＥを後段に伝達する出力ゲート回路５５と、信号／ＳＥＬ２がハイレベルのときにリードイネーブル信号ＲＥを後段に伝達する出力ゲート回路５６とを有する。ＯＵＴＡ’ＯＵＴＢ’は信号出力パッド、ＢＯＰはボンディングオプションパッドである。信号出力パッドＯＵＴＡ’，ＯＵＴＢ’には出力バッファ回路５７，５８の出力端子が結合される。出力バッファ回路５７は出力ゲート回路５５の出力がハイレベルのとき内部回路５９から供給される出力データＯＵＴを信号出力パッドＯＵＴＡ’に出力する。出力バッファ回路５８は出力ゲート回路５６の出力がハイレベルのとき内部回路５９から供給される出力データＯＵＴを信号出力パッドＯＵＴＢ’に出力する。ボンディングオプションパッドＢＯＰのプルアップ状態では信号出力パッドＯＵＴＡ’の出力機能が有効にされ、信号出力パッドＯＵＴＢ’の出力機能が無効にされる。ボンディングオプションパッドＢＯＰのプルダウン状態では信号出力機能はその逆になる。
【００６１】
図２６には第２の切り換え態様に係る切り換え回路の一例が示される。同図の例は信号入力用パッドの機能を入れ換える回路とされる。ＩＮＡ，ＩＮＢは信号入力パッド、ＢＯＰはボンディングオプションパッドである。信号入力パッドＩＮＡ，ＩＮＢからの入力は／ＣＥによるチップ選択状態で後段に伝達可能にされる。ボンディングオプションパッドＢＯＰからの入力は相補信号ＳＥＬ１、／ＳＥＬ１として入力切り換え回路６０に供給される。入力切り換え回路６０は、信号ＳＥＬ１がハイレベルのときに信号入力パッドＩＮＡからの入力信号を取り込む入力ゲート回路６１と、信号／ＳＥＬ１がハイレベルのときに信号入力パッドＩＮＡからの入力信号を取り込む入力ゲート回路６２と、信号／ＳＥＬ１がハイレベルのときに信号入力パッドＩＮＢからの入力信号を取り込む入力ゲート回路６３と、信号ＳＥＬ１がハイレベルのときに信号入力パッドＩＮＢからの入力信号を取り込む入力ゲート回路６４とを有する。入力ゲート回路６１の出力と入力ゲート回路６３の出力がワイヤード・オア結合されて内部回路６５に接続される。入力ゲート回路６２の出力と入力ゲート回路６４の出力がワイヤード・オア結合されて内部回路６６に接続される。ボンディングオプションパッドＢＯＰのプルアップ状態では、信号入力パッドＩＮＡからの入力は入力ゲート回路６１を介して内部回路６５に入力可能にされ、信号入力パッドＩＮＢからの入力は入力ゲート回路６４を介して内部回路６６に入力可能にされる。ボンディングオプションパッドＢＯＰのプルダウン状態では信号入力機能が切り換えられ、信号入力パッドＩＮＡからの入力は入力ゲート回路６２を介して内部回路６６に入力可能にされ、信号入力パッドＩＮＢからの入力は入力ゲート回路６３を介して内部回路６５に入力可能にされる。
【００６２】
図２７には第２の切り換え態様に係る切り換え回路の別の例が示される。同図の例は信号出力用パッドの出力機能を入れ換える回路とされる。ボンディングオプションパッドＢＯＰからの入力は相補信号ＳＥＬ２、／ＳＥＬ２として出力切り換え回路７０に供給される。出力切り換え回路７０は、信号ＳＥＬ２がハイレベルのときに内部回路７１の出力ＯＵＴＡを選択し、信号ＳＥＬ２がローレベルのときに内部回路７２の出力ＯＵＴＢを選択して後段に伝達する出力ゲート回路（出力選択回路）７３と、信号／ＳＥＬ２がハイレベルのときに内部回路７１の出力ＯＵＴＡを選択し、信号／ＳＥＬ２がローレベルのときに内部回路７２の出力ＯＵＴＢを選択して、後段に伝達する出力ゲート回路（出力選択回路）７４とを有する。出力ゲート回路７３，７４は共にｐチャンネル型ＭＯＳトランジスタＭＰ１〜ＭＰ４とｎチャンネル型ＭＯＳトランジスタＭＮ１〜ＭＮ４から成り、ＭＰ３，ＮＭ４は信号ＯＵＴＢの伝達経路を選択的に遮断し、ＭＰ２とＭＮ２は信号ＯＵＴＡの伝達経路を選択的に遮断するように構成される。ＯＵＴＡ’ＯＵＴＢ’は信号出力パッドである。信号出力パッドＯＵＴＡ’，ＯＵＴＢ’には出力バッファ回路７５，７６の出力端子が結合される。出力バッファ回路７５はリードイネーブル信号ＲＥが活性状態（ハイレベル）のとき、出力ゲート回路７３の出力を信号出力パッドＯＵＴＡ’に出力する。出力バッファ回路７６はリードイネーブル信号ＲＥが活性状態（ハイレベル）のとき、出力ゲート回路７４の出力を信号出力パッドＯＵＴＢ’に出力する。ボンディングオプションパッドＢＯＰのプルアップ状態ではＳＥＬ２がハイレベル、／ＳＥＬ２がローレベルにされるので、出力パッドＯＵＴＡ’は内部回路７１の出力信号ＯＵＴＡの出力に、出力パッドＯＵＴＢ’は内部回路７２の出力信号ＯＵＴＢの出力に割り当てられる。ボンディングオプションパッドＢＯＰのプルダウン状態では、上記とは逆にＳＥＬ２がローレベル、／ＳＥＬ２がハイレベルにされるので、出力パッドＯＵＴＡ’は内部回路７２の出力信号ＯＵＴＢの出力に、出力パッドＯＵＴＢ’は内部回路７１の出力信号ＯＵＴＡの出力に割り当てられる。
【００６３】
《ボンディングオプションによる制御機能の切り換え》
次にボンディングオプションによる制御機能の切り換えについて説明する。ここでは、図７のボンディングオプションパッドＢ．Ｏ．ＡｄＵによる切り換え機能について説明する。この機能は前記内部制御回路１０が保有する制御部（ＣＮＴ）１０Ａ（図１参照）により実現される。
【００６４】
図２０で説明した一対のフラッシュメモリチップ１を搭載したとき、アドレス、データ、及びチップ選択のボンディングパッドはフラッシュメモリチップ１間で共通接続されてＭＣＰ構造化される。このとき、フラッシュメモリチップ１を別々に選択してアクセス動作させるには、図２８に例示されるように、一方のフラッシュメモリチップには００００〜３ＦＦＦのアドレス空間を割り当て、他方のフラッシュメモリチップには４０００〜７ＦＦＦのアドレス空間を割り当てる、というように、別々のアドレス空間を割当てることが必要になる。そのままでは、双方のフラッシュメモリチップ１は同じ空間に配置され、単に並列動作されるに過ぎない。
【００６５】
そこで、ボンディングオプションパッドＢ．Ｏ．ＡｄＵをオープンにしたときはそのフラッシュメモリチップに下位側アドレス空間を割り当て、ボンディングオプションパッドＢ．Ｏ．ＡｄＵを接地電位ＶＳＳにしたときはそのフラッシュメモリチップに上位側アドレス空間を割り当てるようにする。チップに対する上記アドレス空間の割り当ては、図４で説明したＳＡ２のアドレス入力サイクルにおけるＩ／Ｏ７の値を用いる。即ち、ボンディングオプションパッドＢ．Ｏ．ＡｄＵが接地電位ＶＳＳにされている場合、ＳＡ２のアドレス入力サイクルにおけるＩ／Ｏ７の値がハイレベルであることを条件にそのアドレス入力サイクルに係るコマンド入力を有効とする。Ｉ／Ｏ７の値がローレベルであればそのアドレス入力サイクルに係るコマンド入力が無効になり、アクセス動作は行なわれない。ボンディングオプションパッドＢ．Ｏ．ＡｄＵがオープンにされている場合には、ＳＡ２のアドレス入力サイクルにおけるＩ／Ｏ７の値は無視される。
【００６６】
ここで、ＳＡ２のアドレス入力サイクルにおけるＩ／Ｏ７の入力は、フラッシュメモリチップ１のアドレス最上位ビットの一つ上位のビットと位置付けられる。Ｉ／Ｏ１〜Ｉ／Ｏ８を用いる×８デバイスとしての動作が選択されたフラッシュメモリチップの場合、アドレス入力サイクルによるアドレス入力形態は図２９に例示されるようにカラムアドレスが１１ビット、セクタアドレスが１４ビットとされる。セクタアドレスＳＡ１、ＳＡ２の最上位ビットＡ２４はＩ／Ｏ６に入力され、その一つ上位のＩ／Ｏ７からのハイレベル入力を上位空間へのアクセス要求とみなす。Ｉ／Ｏ１〜Ｉ／Ｏ１６を用いる×１６デバイスとしての動作が選択されたフラッシュメモリチップの場合、アドレス入力サイクルによるアドレス入力形態は図３０に例示されるようにカラムアドレスが１０ビット、セクタアドレスが１４ビットとされる。セクタアドレスＳＡ１、ＳＡ２の最上位ビットＡ２３はＩ／Ｏ６に入力され、その一つ上位のＩ／Ｏ７からのハイレベル入力を上位空間へのアクセス要求とみなす。尚、図２９及び図３０において記号Ｌ＊は、ローレベル固定で使用されることを意味する。また、記号Ｌ／Ｈはローレベル又はハイレベルに設定可能であることを意味する。
【００６７】
図２０で説明したような前記ＭＣＰ構造においてフラッシュメモリチップ１のチップ選択とアドレス入力を夫々共通化する利用形態では、一のフラッシュメモリチップ１についてボンディングオプションパッドＢ．Ｏ．ＡｄＵをオープンとし、他のフラッシュメモリチップ１についてボンディングオプションパッドＢ．Ｏ．ＡｄＵを接地電位ＶＳＳにプルダウンとし、アドレス入力サイクルＳＡ２におけるＩ／Ｏ７からの入力がハイレベルであるとき前記他のフラッシュメモリチップ１のアクセス動作が可能にされ、Ｉ／Ｏ７からの入力がローレベルであるとき前記一のフラッシュメモリチップの動作が可能にされる。これにより、アドレス、データ、及びチップ選択の外部接続電極をフラッシュメモリチップ１間で共通接続してＭＣＰ構造化するとき、当該フラッシュメモリチップ１を選択してアクセス可能になり、半導体装置の外部から見えるアドレス空間を拡張することができる。
【００６８】
図２０で説明したような前記ＭＣＰ構造においてフラッシュメモリチップ１のチップ選択とアドレス入力を夫々共通化する利用形態において、パワー・オン・リードの指示に対して、ボンディングオプションパッドＢ．Ｏ．ＡｄＵが接地電位にプルダウンされたフラッシュメモリチップ１についてパワーオンリード動作を抑止する。これにより、パワー・オン・リードが指示されたとき、ＭＣＰ形態で搭載されている一対のフラッシュメモリチップの双方が動作してリードデータが衝突することによる不都合を未然に防止することができる。図３１にはパワーオンリードの動作タイミングチャートが例示される。
【００６９】
インタフェース機能の切り換え回路に関する更に別の観点による発明の形態を説明する。複数個の回路素子と複数個の外部接続電極が形成された半導体チップが有する上記切り換え回路は、ヒューズに対するプログラム状態により外部接続電極のインタフェース機能を切り換えるようにしてもよい。前記ヒューズは、レーザによる切断の有無に応じた情報記憶を行なうレーザヒューズ、ジュール熱による切断の有無に応じた情報記憶を行なう電気ヒューズ、又は電気的に消去・書き込み可能なフラッシュヒューズとされる。フラッシュヒューズはリセットの指示に応答して記憶情報が読み出しされなければならない。したがって、フラッシュヒューズは、リセット動作の指示を入力するリセット用外部接続電極のインタフェース機能切り換え用途から除外されなければならない。通常フラッシュヒューズの記憶情報はリセット動作の指示に応答して読み出されることによって内部レジスタなどに初期設定されるから、そのリセット動作の指示を入力するリセット用外部接続電極のインタフェース機能切り換え用途にフラッシュヒューズを用いることは不都合だからである。要するに、フラッシュヒューズの読み出し前にリセット端子及び電源端子の割り当ては確定していなければならないということである。これを考慮すれば、フラッシュヒューズを用いた場合における電源立ち上げ時の内部動作シーケンスは例えば図３２に示されるようになる。
【００７０】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００７１】
例えば、半導体メモリチップはフラッシュメモリチップに限定されず、ＳＲＡＭ、シンクロナスＤＲＡＭ、ＥＥＰＲＯＭなどその他も記憶形式のメモリチップであってもよい。ＭＣＰ構造の場合にチップの搭載数は２個に限定されずそれ以上であってもよい。ボンディングパッドの機能や配列は上記説明に限定されず適宜変更可能である。また、信号インタフェース機能が入れ換え可能にされるボンディングパッド相互間の配置はチップの長手辺に交差する線に対してほぼ対象である構成に限定されず、長手辺に沿った線に対してほぼ対象に構成することも可能である。但し、インタフェース切り換えに要するチップ内部の配線引き回しなどの構成は後者に比べて前者の方が簡単になる。更に、メモリカードはＭＭＣに限定されずその他のメモリカード仕様のメモリカードにも適用可能である。本発明は半導体メモリチップそれ自体として把握することが出来る。
【図面の簡単な説明】
【００７２】
【図１】本発明に係る半導体装置の半導体メモリチップとしてフラッシュメモリチップを例示するブロック図である。
【図２】アクセス制御信号によって指示されるフラッシュメモリチップのアドレス入力、コマンド入力、データ入力／出力動作の各動作モードを整理して示した説明図である。
【図３】フラッシュメモリチップがサポートするコマンドの定義を例示する説明図である。
【図４】内部制御回路の制御によるリード動作サイクルを例示するタイミングチャートである。
【図５】フラッシュメモリチップにおけるボンディングパッドのインタフェース機能の切り換え態様を図６とともに示す説明図である。
【図６】フラッシュメモリチップにおけるボンディングパッドのインタフェース機能の切り換え態様を図５とともに示す説明図である。
【図７】ボンディングオプションパッドの機能と設定方法を一覧で示す説明図である。
【図８】ＭＭＣ態様においてフラッシュメモリチップをマルチメディアカードに搭載した状態を例示する平面図である。
【図９】ＭＭＣ態様におけるボンディングパッドのインタフェース機能とそのボンディングオプションパッドの設定状態を示す説明図である。
【図１０】スタンダードの態様であるＮＡＮＤ８形態に対応されるボンディングパッドのインタフェース機能とそのボンディングオプションパッドの設定状態を示す説明図である。
【図１１】スタンダードの態様であるＮＡＮＤ１６形態に対応されるボンディングパッドのインタフェース機能とそのボンディングオプションパッドの設定状態を示す説明図である。
【図１２】ＭＣＰ−Ａの８ビットＭＣＰコア形態に対応されるボンディングパッドのインタフェース機能とそのボンディングオプションパッドの設定状態を示す説明図である。
【図１３】ＭＣＰ−Ａの８ビットＭＣＰミラー形態に対応されるボンディングパッドのインタフェース機能とそのボンディングオプションパッドの設定状態を示す説明図である。
【図１４】ＭＣＰ−Ｂの８ビットＭＣＰコア形態に対応されるボンディングパッドのインタフェース機能とそのボンディングオプションパッドの設定状態を示す説明図である。
【図１５】ＭＣＰ−Ｂの８ビットＭＣＰミラー形態に対応されるボンディングパッドのインタフェース機能とそのボンディングオプションパッドの設定状態を示す説明図である。
【図１６】ＭＣＰ−Ａの１６ビットＭＣＰコア形態に対応されるボンディングパッドのインタフェース機能とそのボンディングオプションパッドの設定状態を示す説明図である。
【図１７】ＭＣＰ−Ａの１６ビットＭＣＰミラー形態に対応されるボンディングパッドのインタフェース機能とそのボンディングオプションパッドの設定状態を示す説明図である。
【図１８】ＭＣＰ−Ｂの１６ビットＭＣＰコア形態に対応されるボンディングパッドのインタフェース機能とそのボンディングオプションパッドの設定状態を示す説明図である。
【図１９】ＭＣＰ−Ｂの１６ビットＭＣＰミラー形態に対応されるボンディングパッドのインタフェース機能とそのボンディングオプションパッドの設定状態を示す説明図である。
【図２０】ＭＣＰ構造を有する半導体装置の概略縦断面図である。
【図２１】ＴＳＯＰ用のリードフレームを用いて組み立てたときの平面構造の参考例を示す説明図である。
【図２２】ＭＣＰ構造を有する別の半導体装置の概略縦断面図である。
【図２３】パッケージの構造にＣＳＰ構造を採用したときの半導体装置の平面構造を例示する説明図である。
【図２４】第１の切り換え態様に係る切り換え回路の一例を示す回路図である。
【図２５】第１の切り換え態様に係る切り換え回路の別の例を示す回路図である。
【図２６】第２の切り換え態様に係る切り換え回路の一例を示す回路図である。
【図２７】第２の切り換え態様に係る切り換え回路の別の例を示す回路図である。
【図２８】フラッシュメモリチップを別々に選択してアクセス動作させるために別々のアドレス空間を割り当てた状態を示すアドレスマップである。
【図２９】Ｉ／Ｏ１〜Ｉ／Ｏ８を用いる×８デバイスとしての動作が選択されたフラッシュメモリチップにおけるアドレス入力サイクルによるアドレス入力状態を示す説明図である。
【図３０】Ｉ／Ｏ１〜Ｉ／Ｏ１６を用いる×１６デバイスとしての動作が選択されたフラッシュメモリチップにおけるアドレス入力サイクルによるアドレス入力状態を示す説明図である。
【図３１】パワーオンリードの動作タイミングチャートである。
【図３２】フラッシュヒューズを用いた場合における電源立ち上げ時の内部動作シーケンスを例示するフローチャートである。
【図３３】ＣＳＰ構造を採用した別の半導体装置の縦断面図である。
【図３４】図３３の半導体装置の平面図である。
【符号の説明】
【００７３】
１  フラッシュメモリチップ
３  メモリアレイ
４  マルチプレクサ
１０  内部制御回路
１８  制御信号バッファ
１９  ボンディングパッド
２０  コントローラチップ
３１  リード端子
３２  ボンディングワイヤ
５０  入力切り換え回路
５４  出力切り換え回路
６０  入力切り換え回路
７０  出力切り換え回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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