(57)【要約】【課題】  多結晶シリコン膜およびタングステンシリサイド膜の積層構造を有するゲート電極を備えた半導体装置の信頼性を向上させる。【解決手段】  半導体基板１の主面のゲート絶縁膜４上に、多結晶シリコン膜５、タングステンシリサイド膜６および絶縁膜７を順に形成し、それらをパターニングして多結晶シリコン膜５およびタングステンシリサイド膜６の積層構造を有するゲート電極８を形成する。多結晶シリコン膜５のうち、多結晶シリコン領域５ａは不純物をドープした多結晶シリコンにより形成し、多結晶シリコン領域５ｂはノンドープの多結晶シリコンにより形成する。また、タングステンシリサイド膜６の成膜時の抵抗率が１０００μΩｃｍ以上になるようにタングステンシリサイド膜６を堆積する。【選択図】  図７ 
2005072237.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板上に絶縁膜を形成する工程、
（ｃ）前記絶縁膜上に、多結晶シリコン膜を形成する工程、
（ｄ）前記多結晶シリコン膜上に金属シリサイド膜を形成する工程、
（ｅ）前記金属シリサイド膜および前記多結晶シリコン膜をパターニングする工程、
（ｆ）前記（ｅ）工程後に、熱処理を行う工程、
を有し、
前記（ｃ）工程では、前記多結晶シリコン膜の上面近傍の第１領域における不純物濃度が、前記第１領域よりも内部側の第２領域における不純物濃度よりも低くなるように、前記多結晶シリコン膜を形成し、
前記（ｄ）工程で形成された前記金属シリサイド膜の抵抗率は１０００μΩｃｍ以上であり、前記（ｆ）工程の前記熱処理後の前記金属シリサイド膜の抵抗率は４００μΩｃｍ以下であることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｆ）工程の熱処理後の前記金属シリサイド膜の抵抗率は２００〜３００μΩｃｍの範囲内であることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記金属シリサイド膜はタングステンシリサイド膜であることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記（ｅ）工程では、パターニングされた前記金属シリサイド膜および前記多結晶シリコン膜を有するゲート電極が形成されることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記（ｆ）工程の前記熱処理は、酸素を含む雰囲気中で行われることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記（ｆ）工程の前記熱処理により、前記多結晶シリコン膜および前記金属シリサイド膜の露出面に酸化シリコンを含む膜が形成されることを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法は更に、
前記多結晶シリコン膜および前記金属シリサイド膜の側壁に、前記酸化シリコンを含む膜を介してサイドウォールスペーサを形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、
前記多結晶シリコン膜の前記第２領域は、不純物をドープした多結晶シリコンからなり、前記多結晶シリコン膜の前記第１領域は、ノンドープの多結晶シリコンからなることを特徴とする半導体装置の製造方法。
【請求項９】
請求項１記載の半導体装置の製造方法において、
前記第２領域よりも前記絶縁膜に近い前記多結晶シリコン膜の第３領域は、前記第２領域よりも不純物濃度の低い多結晶シリコン膜からなることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記第３領域の多結晶シリコン膜は、ノンドープの多結晶シリコンからなることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１記載の半導体装置の製造方法において、
前記多結晶シリコン膜の前記第１領域の厚みは、前記多結晶シリコン膜の厚みの１〜６％の範囲内にあることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１記載の半導体装置の製造方法において、
前記半導体装置は、マイコン、フラッシュメモリ内蔵マイコン、ＤＲＡＭまたはＬＣＤドライバに用いられる半導体装置であり、
前記（ｆ）工程後に、
（ｇ）前記半導体基板を切断して半導体チップに分離する工程、
（ｈ）前記半導体チップをパッケージ化する工程、
を更に有し、
前記（ｈ）工程後には、パッケージ化された半導体装置に対してバーンインを行わないことを特徴とする半導体装置の製造方法。
【請求項１３】
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板上に絶縁膜を形成する工程、
（ｃ）前記絶縁膜上に、不純物を含む第１多結晶シリコン膜を形成する工程、
（ｄ）前記第１多結晶シリコン膜上に、前記第１多結晶シリコン膜よりも不純物濃度が低い第２多結晶シリコン膜を形成する工程、
（ｅ）前記第２多結晶シリコン膜上にｙ／ｘ≧２となるようにＷxＳｉy膜を形成する工程、
（ｆ）前記ＷxＳｉy膜、前記第２多結晶シリコン膜および前記第１多結晶シリコン膜をパターニングする工程、
（ｇ）前記（ｆ）工程後に、熱処理を行う工程、
を有することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記（ｅ）工程で形成された前記ＷxＳｉy膜の抵抗率は１０００μΩｃｍ以上であり、前記（ｇ）工程の前記熱処理後の前記ＷxＳｉy膜の抵抗率は４００μΩｃｍ以下であることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記（ｇ）工程の前記熱処理後の前記ＷxＳｉy膜の抵抗率は２００〜３００μΩｃｍの範囲内であることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１３記載の半導体装置の製造方法において、
前記（ｆ）工程では、パターニングされた前記ＷxＳｉy膜、前記第２多結晶シリコン膜および前記第１多結晶シリコン膜を有するゲート電極が形成されることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１３記載の半導体装置の製造方法において、
前記（ｇ）工程の前記熱処理は、酸素を含む雰囲気中で行われることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１３記載の半導体装置の製造方法において、
前記（ｇ）工程の前記熱処理により、前記第１多結晶シリコン膜、前記第２多結晶シリコン膜および前記ＷxＳｉy膜の露出面に酸化シリコンを含む膜が形成されることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法は更に、
前記多結晶シリコン膜および前記ＷxＳｉy膜の側壁に、前記酸化シリコンを含む膜を介してサイドウォールスペーサを形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１３記載の半導体装置の製造方法において、
前記第１多結晶シリコン膜は、不純物をドープした多結晶シリコン膜であり、前記第２多結晶シリコン膜は、ノンドープの多結晶シリコン膜であることを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１３記載の半導体装置の製造方法において、
前記（ｂ）工程後であって前記（ｃ）工程前に、前記絶縁膜上に前記第１多結晶シリコン膜よりも不純物濃度が低い第３多結晶シリコン膜を形成する工程を有し、
前記（ｃ）工程で、前記第１多結晶シリコン膜は前記第３多結晶シリコン膜を介して前記絶縁膜上に形成されることを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２１記載の半導体装置の製造方法において、
前記第３多結晶シリコン膜は、ノンドープの多結晶シリコンからなることを特徴とする半導体装置の製造方法。
【請求項２３】
請求項１３記載の半導体装置の製造方法において、
前記第１多結晶シリコン膜の厚みは、前記第１および第２多結晶シリコン膜の合計の厚みの１〜６％の範囲内にあることを特徴とする半導体装置の製造方法。
【請求項２４】
請求項１３記載の半導体装置の製造方法において、
前記半導体装置は、マイコン、フラッシュメモリ内蔵マイコン、ＤＲＡＭまたはＬＣＤドライバに用いられる半導体装置であり、
前記（ｇ）工程後に、
（ｈ）前記半導体基板を切断して半導体チップに分離する工程、
（ｉ）前記半導体チップをパッケージ化する工程、
を更に有し、
前記（ｉ）工程後には、パッケージ化された半導体装置に対してバーンインを行わないことを特徴とする半導体装置の製造方法。
【請求項２５】
メモリセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴの上部に前記ＭＩＳＦＥＴのソース／ドレイン領域に電気的に接続するビット線および情報蓄積用容量素子とを配置するメモリセルを備えたＤＲＡＭを有する半導体装置の製造方法であって、
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板上に絶縁膜を形成する工程、
（ｃ）前記絶縁膜上に、多結晶シリコン膜を形成する工程、
（ｄ）前記多結晶シリコン膜上に、金属シリサイド膜を形成する工程、
（ｅ）前記金属シリサイド膜および前記多結晶シリコン膜をパターニングすることで前記ＭＩＳＦＥＴのゲート電極を形成する工程、
（ｆ）前記（ｅ）工程後に、熱処理を行う工程、
（ｇ）前記半導体基板に不純物をイオン注入することで、前記ＭＩＳＦＥＴのソース／ドレイン領域を形成する工程、
を有し、
前記（ｃ）工程では、前記多結晶シリコン膜のうち前記金属シリサイド膜に近い第１領域における不純物濃度が、前記第１領域よりも前記絶縁膜に近い第２領域における不純物濃度よりも低くなるように、前記多結晶シリコン膜を形成すること、および、
前記（ｄ）工程で形成された前記金属シリサイド膜の抵抗率は１０００μΩｃｍ以上であり、前記（ｆ）工程の前記熱処理後の前記金属シリサイド膜の抵抗率は４００μΩｃｍ以下であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、多結晶シリコン膜とタングステンシリサイド膜とを積層したゲート電極を有するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備えた半導体装置の製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上に多結晶シリコン膜およびタングステンシリサイド膜を順に形成してからパターニングすることで、多結晶シリコン膜およびタングステンシリサイド膜からなる積層構造を有するゲート電極が形成される。
【０００３】
特開平７−７８９９１号公報には、多結晶シリコン膜上にタングステンシリサイド膜を積層してなるタングステンポリサイド膜を有する半導体装置において、タングステンシリサイド膜を、多結晶シリコン膜との界面近傍の高シリコン組成部、中央の低シリコン組成部および表面近傍の高シリコン組成部により構成する技術が記載されている（特許文献１参照）。
【０００４】
また、特開平５−３４３３５２号公報には、ゲート酸化膜上にポリシリコン膜を形成し、その上にポリシリコン薄膜などのシード層を介してＷＳｉx膜を堆積させ、ポリシリコン膜の表面の自然酸化膜が内部に埋め込まれ、ＷＳｉx膜との界面は理想的な状態となり、ＷＳｉx膜の密着性が向上し、ポリサイドの低抵抗化を達成する技術が記載されている（特許文献２参照）。
【特許文献１】特開平７−７８９９１号公報
【特許文献２】特開平５−３４３３５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者の検討によれば、次のような問題があることを見出した。
【０００６】
半導体基板上のゲート絶縁膜上に形成した多結晶シリコン膜およびタングステンシリサイド膜をパターニングしてゲート電極を形成した後に、酸素雰囲気中で熱処理（ライト酸化）を行うと、ゲート電極の側壁でタングステンシリサイド膜中のタングステンが酸化する恐れがある。このゲート電極側壁でのタングステンの酸化は、ゲート絶縁膜の絶縁破壊耐性を低下し、半導体装置の信頼性を低下させる恐れがある。
【０００７】
本発明の目的は、半導体装置の信頼性を向上させることができる半導体装置の製造方法を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
本発明の半導体装置の製造方法は、半導体基板上の絶縁膜上に多結晶シリコン膜をその内部領域よりも上面近傍領域の方が不純物濃度が低くなるように形成し、多結晶シリコン膜上に金属シリサイド膜を形成し、それらをパターニングしてから、熱処理を行うものである。
【００１１】
また、本発明の半導体装置の製造方法は、半導体基板上の絶縁膜上に、第１多結晶シリコン膜と、第１多結晶シリコン膜よりも不純物濃度が低い第２多結晶シリコン膜と、金属シリサイド膜とを順に形成し、それらをパターニングしてから、熱処理を行うものである。
【００１２】
また、金属シリサイド膜の堆積時の抵抗率は１０００μΩｃｍ以上であり、上記の熱処理後の金属シリサイド膜の抵抗率は４００μΩｃｍ以下であることを特徴とするものである。
【発明の効果】
【００１３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１４】
半導体装置の性能を向上させることができる。
【００１５】
また、半導体装置の電気的特性および信頼性をより向上することができる。
【００１６】
また、製造歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１８】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１９】
（実施の形態１）
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図１および図２は、本発明の一実施の形態である半導体装置、例えばＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）、の製造工程中の要部断面図である。
【００２０】
図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１の主面に素子分離領域２が形成される。素子分離領域２は酸化シリコンなどからなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成される。本実施の形態では、ＳＴＩ法を用いて形成した場合を記す。すなわち、半導体基板１に形成された溝内に酸化シリコン膜を埋め込むことで素子分離領域２が形成されている。
【００２１】
次に、半導体基板１のｎチャネル型ＭＩＳＦＥＴを形成する領域にｐ型ウエル３を形成する。ｐ型ウエル３は、例えばホウ素（Ｂ）などの不純物をイオン注入することなどによって形成される。
【００２２】
次に、ｐ型ウエル３の表面にゲート絶縁膜４が形成される。ゲート絶縁膜４は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。
【００２３】
次に、図２に示されるように、半導体基板１上に、すなわちゲート絶縁膜４上に、多結晶シリコン膜５を形成する。多結晶シリコン膜５は、例えばＣＶＤ法などにより形成することができる。
【００２４】
図３は、形成（堆積）された多結晶シリコン膜５の厚み方向（半導体基板１の主面に垂直な方向）における不純物濃度分布を模式的に示すグラフである。図３のグラフの横軸は、ゲート絶縁膜４に接する多結晶シリコン膜５の下面から多結晶シリコン膜５の上面にかけての多結晶シリコン膜５の厚み（膜厚）方向の位置（arbitrary unit：任意単位）に対応し、図３のグラフの縦軸は、多結晶シリコン膜５中の不純物濃度（arbitrary unit：任意単位）、ここではリン（Ｐ）の濃度に対応する。また、図３のグラフには、多結晶シリコン膜５を形成する際に成膜装置に導入するガスの種類についても記載してある。
【００２５】
図３からも分かるように、多結晶シリコン膜５の成膜の初期段階では、成膜装置（例えばＣＶＤ装置）にモノシラン（ＳｉＨ4）ガスとホスフィン（ＰＨ3）ガスとを導入し、多結晶シリコン膜５中に不純物（例えばリン（Ｐ））が導入（ドープ）されるように多結晶シリコン膜５の成膜を行う。そして、所定の膜厚の多結晶シリコン膜５（すなわち多結晶シリコン領域５ａ）が成膜された段階で成膜装置へのホスフィン（ＰＨ3）ガスの導入を停止し、成膜ガスとしてモノシラン（ＳｉＨ4）ガスのみを導入することで、多結晶シリコン膜５中に不純物（例えばリン（Ｐ））が導入されないように多結晶シリコン膜５（すなわち多結晶シリコン領域５ｂ）の成膜を行う。
【００２６】
これにより、図３に示されるように、モノシラン（ＳｉＨ4）ガスとホスフィン（ＰＨ3）ガスとを導入している段階で形成された不純物濃度が相対的に高い多結晶シリコン領域（ドープト（doped）ポリシリコン領域）５ａと、多結晶シリコン領域５ａ上にホスフィン（ＰＨ3）ガスの導入を停止してから形成された多結晶シリコン領域５ａよりも不純物濃度が相対的に低い多結晶シリコン領域（アンドープまたはノンドープのポリシリコン領域）５ｂとにより、多結晶シリコン膜５が構成されることになる。モノシラン（ＳｉＨ4）ガスおよびホスフィン（ＰＨ3）ガスを導入しながら行う多結晶シリコン領域５ａの成膜時間は、例えば１０分程度であり、ホスフィン（ＰＨ3）ガスを導入せずにモノシラン（ＳｉＨ4）ガスを導入しながら行う多結晶シリコン領域５ｂの成膜時間は、例えば１分程度とすることができる。多結晶シリコン領域５ａの厚み（半導体基板１の主面に垂直な方向の厚み、堆積厚み）は、例えば５０ｎｍ程度であり、多結晶シリコン領域５ｂの厚み（半導体基板１の主面に垂直な方向の厚み、堆積厚み）は、例えば数ｎｍ程度である。
【００２７】
図３に示されるように、形成された多結晶シリコン膜５の表層または上層部分（すなわち多結晶シリコン膜５の上面近傍領域）に対応する多結晶シリコン領域５ｂの不純物濃度は、多結晶シリコン膜５の下層（すなわち多結晶シリコン膜５の下面近傍領域）および内部領域（すなわち多結晶シリコン領域５ｂよりも内部側の領域）に対応する多結晶シリコン領域５ａの不純物濃度よりも小さい。成膜装置へのホスフィン（ＰＨ3）ガスの導入を停止しても、成膜室中にはホスフィン（ＰＨ3）ガスが残存しており、成膜室中のホスフィン（ＰＨ3）ガス濃度は排気により徐々に減少することになるので、ホスフィン（ＰＨ3）ガスの導入を停止してもすぐには成膜される多結晶シリコン膜の不純物濃度がゼロにはならず、徐々に不純物濃度が低下し、最終的には実質的に不純物が導入されない（ノンドープの）多結晶シリコン膜が成膜されることになる。本実施の形態では、多結晶シリコン膜５の上層部分（多結晶シリコン領域５ｂに対応）の不純物濃度を、多結晶シリコン膜５の下層および内部領域（多結晶シリコン領域５ａに対応）の不純物濃度よりも小さくし、より好ましくは、多結晶シリコン膜５の下層および内部領域（多結晶シリコン領域５ａに対応）を不純物を導入（ドープ）した多結晶シリコン（ドープト（doped）ポリシリコン）により構成し、多結晶シリコン膜５の上層部分（多結晶シリコン領域５ｂに対応）を不純物を導入していない多結晶シリコン（ノンドープの多結晶シリコン）により構成することが好ましい。
【００２８】
図４〜図１１は、図２に続く半導体装置の製造工程中における要部断面図である。
【００２９】
上記のようにして多結晶シリコン膜５を成膜した後、図４に示されるように、半導体基板１上に、すなわち多結晶シリコン膜５上に、金属シリサイド膜（高融点金属シリサイド膜）として例えばタングステンシリサイド（ＷxＳｉy）膜６を形成する。タングステンシリサイド膜６は、例えばＣＶＤ法により形成することができる。他の形態として、スパッタリング法などによりタングステンシリサイド膜６を形成することもできる。
【００３０】
本実施の形態では、比較的Ｓｉ−ｒｉｃｈであるタングステンシリサイド膜（ＷxＳｉy膜、ＷxＳｉy層）膜６を形成する。タングステンシリサイド膜６の抵抗率は、タングステンシリサイド膜６のＳｉ比（すなわちＷxＳｉyのｙ／ｘ）が大きい程、大きくなる。従って、堆積または成膜時（as-deposition）のタングステンシリサイド膜６の抵抗率を調整することで、タングステンシリサイド膜６のＳｉ比（すなわちＷxＳｉyのｙ／ｘ）を制御することが可能である。本実施の形態では、タングステンシリサイド膜６の堆積または成膜時（as-deposition）の抵抗率が１０００μΩｃｍ以上になるようにタングステンシリサイド膜６を形成する。これにより、タングステンシリサイド膜６のＳｉ比（すなわちＷxＳｉyのｙ／ｘ）を比較的大きな値に制御することができる。すなわちＷxＳｉyの比率（組成比）がｙ／ｘ≧２となるようにタングステンシリサイド膜（ＷxＳｉy膜）６を成膜する。
【００３１】
タングステンシリサイド膜６のＳｉ比は、例えば成膜装置（例えばＣＶＤ装置）に導入するガスの流量などを調節することにより、調整することができる。タングステンシリサイド膜６の成膜の際には、成膜装置に例えば六フッ化タングステン（ＷＦ6）ガスおよびジクロロシラン（ＳｉＨ2Ｃｌ2）ガスを導入する。この際、六フッ化タングステン（ＷＦ6）ガスの流量を増大すれば（あるいはジクロロシラン（ＳｉＨ2Ｃｌ2）ガスの流量を減少すれば）、成膜されるタングステンシリサイド膜６のＳｉ比は相対的に低下し、六フッ化タングステン（ＷＦ6）ガスの流量を減少すれば（あるいはジクロロシラン（ＳｉＨ2Ｃｌ2）ガスの流量を増大すれば）、成膜されるタングステンシリサイド膜６のＳｉ比は相対的に増加する。なお、タングステンシリサイド膜６の成膜の際には、上記六フッ化タングステン（ＷＦ6）ガスおよびジクロロシラン（ＳｉＨ2Ｃｌ2）ガスに加えて、更に、希釈ガスまたはキャリアガスとして、例えばアルゴン（Ａｒ）ガスなども導入することができる。例えば、成膜装置の成膜室中に配置された半導体基板１の設定温度を５６５℃程度、成膜室中の圧力を１００Ｐａ程度、成膜室中に導入する六フッ化タングステン（ＷＦ6）ガス、ジクロロシラン（ＳｉＨ2Ｃｌ2）ガスおよびアルゴン（Ａｒ）ガスの流量をそれぞれ２．６ｓｃｃｍ（standard cubic centimeters per minute）、１５０ｓｃｃｍおよび３８０ｓｃｃｍとした成膜条件を用いて、タングステンシリサイド膜６を成膜することができる。
【００３２】
上記のようにしてタングステンシリサイド膜６を成膜した後、図５に示されるように、半導体基板１上に、すなわちタングステンシリサイド膜６上に、保護膜として酸化シリコン膜（例えばＴＥＯＳ（Tetraethoxysilane）酸化膜）などからなる絶縁膜７を形成する。
【００３３】
次に、半導体基板１上に、すなわち絶縁膜７上に、フォトレジスト膜（図示せず）を形成しフォトレジスト膜の露光および現像を行うことでフォトレジストパターン（図示せず）を形成し、このフォトレジストパターンをエッチングマスクとして用いて、図６に示されるように、絶縁膜７をドライエッチングによりパターニング（パターン化、加工、選択的に除去）する。フォトレジストパターンはアッシングなどにより除去される。
【００３４】
次に、図７に示されるように、パターニングされた絶縁膜７をエッチングマスクとして用いて、タングステンシリサイド膜６および多結晶シリコン膜５をドライエッチングによりパターニング（パターン化、加工、選択的に除去）する。これにより、多結晶シリコン膜５とタングステンシリサイド膜６との積層構造を有するゲート電極８（いわゆるポリサイドゲート）が形成される。他の形態として、絶縁膜７の形成を省略してタングステンシリサイド膜６上にフォトレジストパターンを形成し、そのフォトレジストパターンをエッチングマスクとして用いて、タングステンシリサイド膜６および多結晶シリコン膜５をドライエッチングによりパターニングすることもできる。
【００３５】
次に、半導体基板１に対して熱処理（ライト酸化）を行う。この熱処理は、酸素を含む雰囲気中（例えば酸素（Ｏ2）ガス雰囲気中）で行われる。この熱処理（ライト酸化）により、図８に示されるように、ゲート電極８の露出部分（ここでは側壁）、すなわちパターニングされたタングステンシリサイド膜６および多結晶シリコン膜５の露出部分（ここでは側壁）に薄い酸化シリコン膜（酸化膜）１０が形成される。
【００３６】
このゲート電極８の形成後の熱処理（ライト酸化）によりゲート電極８の露出部分（側壁）に形成された酸化シリコン膜１０は、その後の種々の熱処理工程、例えば不純物拡散層（例えばｎ-型半導体領域１１やｎ+型半導体領域１３）を形成する際のイオン注入後の熱処理（アニール）工程で、ゲート電極８の露出部分の異常酸化を防止する保護膜として機能することができる。また、酸化シリコン膜１０は、イオン注入の際の保護膜として機能することもできる。また、酸化シリコン膜１０は、後でゲート電極８を覆うように形成される絶縁膜（例えばサイドウォールスペーサ１２形成用の絶縁膜または層間絶縁膜）とゲート電極８との密着性を向上するように機能することができる。
【００３７】
また、このゲート電極８の形成（パターニング）後の熱処理（ライト酸化）により、タングステンシリサイド膜６および多結晶シリコン膜５のパターニングの際にドライエッチングによってダメージを受けたゲート絶縁膜４が修復される。タングステンシリサイド膜６および多結晶シリコン膜５のパターニング（ドライエッチング）が完了した段階では、各界面は鋭角であるが、この熱処理（ライト酸化）によりラウンド形状化してゲート絶縁膜４と多結晶シリコン膜５の界面のエッジ部（ゲート電極８の側壁近傍領域）での電界集中を緩和することができる。
【００３８】
また、このゲート電極８の形成（パターニング）後の熱処理（ライト酸化）により、タングステンシリサイド膜６は再結晶化されて、その抵抗率が減少する。本実施の形態では、この熱処理（ライト酸化）により、タングステンシリサイド膜６の抵抗率は、上記の成膜時の抵抗率１０００μΩｃｍ以上から４００μΩｃｍ以下になり、より好ましくは２００〜３００μΩｃｍになる。これにより、ゲート電極８の抵抗を低減し、半導体装置の電気的特性を向上することができる。
【００３９】
次に、図９に示されるように、ｐ型ウエル３のゲート電極８の両側の領域にリン（Ｐ）などの不純物をイオン注入すること（およびその後の熱処理）により、ｎ-型半導体領域１１が形成される。
【００４０】
次に、図１０に示されるように、ゲート電極８の側壁上に、例えば酸化シリコンなどからなるサイドウォールまたはサイドウォールスペーサ（側壁スペーサ）１２が形成される。サイドウォールスペーサ１２は、例えば、半導体基板１上に酸化シリコン膜を堆積し、この酸化シリコン膜を異方性エッチングすることによって形成することができる。なお、図１０以降では、理解を簡単にするために、酸化シリコン膜１０はサイドウォールスペーサ１２に含めるものとし、酸化シリコン膜１０の図示を省略している。
【００４１】
サイドウォールスペーサ１２の形成後、ｎ+型半導体領域１３（ソース、ドレイン）が、例えば、ｐ型ウエル３のゲート電極８およびサイドウォールスペーサ１２の両側の領域にリン（Ｐ）などの不純物をイオン注入すること（およびその後の熱処理）により形成される。ｎ+型半導体領域１３は、ｎ-型半導体領域１１よりも不純物濃度が高い。
【００４２】
このようにして、ｐ型ウエル３にｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）１４が形成される。
【００４３】
次に、図１１に示されるように、半導体基板１上に、酸化シリコン膜、または窒化シリコン膜と酸化シリコン膜との積層膜などからなる絶縁膜１５を形成する。それから、フォトリソグラフィ法を用いて絶縁膜１５をドライエッチングすることにより、ｎ+型半導体領域（ソース、ドレイン）１３の上部などにコンタクトホール（スルーホール）１６を形成する。コンタクトホール１６の底部では、半導体基板１の主面の一部、例えばｎ+型半導体領域１３の一部、やゲート電極８の一部などが露出される。
【００４４】
次に、コンタクトホール１６内に、タングステン（Ｗ）などからなるプラグ１７が形成される。プラグ１７は、例えば、コンタクトホール１６の内部を含む絶縁膜１５上にバリア膜として例えば窒化チタン膜１７ａを形成した後、タングステン膜をＣＶＤ（Chemical Vapor Deposition）法などによって窒化チタン膜１７ａ上にコンタクトホール１６を埋めるように形成し、絶縁膜１５上の不要なタングステン膜および窒化チタン膜１７ａをＣＭＰ（Chemical Mechanical Polishing）法またはエッチバック法などによって除去することにより形成することができる。
【００４５】
次に、プラグ１７が埋め込まれた絶縁膜１５上に、配線（第１配線層）１８が形成される。例えば、プラグ１７が埋め込まれた絶縁膜１５上に、チタン膜のような高融点金属膜１８ａと、窒化チタン膜のような高融点金属窒化膜１８ｂと、相対的に厚いアルミニウム（Ａｌ）単体またはアルミニウム合金などのアルミニウムを主成分とする導電体膜（アルミニウム膜）１８ｃと、チタン膜のような高融点金属膜１８ｄと、窒化チタン膜のような高融点金属窒化膜１８ｅとを順に形成し、フォトリソグラフィ法などによって所定のパターンに加工して配線１８を形成する。配線１８は、プラグ１７を介してｎ+型半導体領域１３またはゲート電極８などと電気的に接続されている。配線１８は、上記のようなアルミニウム配線に限定されず種々変更可能であり、例えばアルミニウム（Ａｌ）またはアルミニウム合金などの単体膜からなるアルミニウム配線や、タングステン配線、あるいは銅配線（例えばダマシン法で形成した埋込銅配線）とすることもできる。その後、更に層間絶縁膜や上層の配線層などが形成されるが、ここではその説明は省略する。
【００４６】
図１２は、比較例のゲート電極２１を形成（パターニング）した状態を示す要部断面図である。
【００４７】
図１２に示される比較例のゲート電極２１は、ゲート絶縁膜４上に形成された不純物（ここではリン（Ｐ））をドープした多結晶シリコン膜２２とタングステンシリサイド膜２３との積層構造を有している。
【００４８】
図１３は、比較例のゲート電極２１の多結晶シリコン膜２２の堆積時の厚み方向（半導体基板１の主面に垂直な方向）における不純物濃度分布を示すグラフであり、本実施の形態の図３に対応する。図１３のグラフの横軸は、ゲート絶縁膜４に接する多結晶シリコン膜２２の下面から多結晶シリコン膜２２の上面にかけての多結晶シリコン膜２２の厚み（膜厚）方向の位置（arbitrary unit：任意単位）に対応し、図１３のグラフの縦軸は、多結晶シリコン膜２２中の不純物濃度（arbitrary unit：任意単位）、ここではリン（Ｐ）の濃度に対応する。
【００４９】
図１３からも分かるように、本実施の形態の多結晶シリコン膜５とは異なり、比較例のゲート電極２１の多結晶シリコン膜２２は膜厚方向の不純物濃度分布はほぼ均一である。
【００５０】
図１４は、図１２のような比較例のゲート電極２１を形成（パターニング）した後に酸素を含む雰囲気中で熱処理（ライト酸化処理）を行った状態を示す要部断面図であり、本実施の形態の図８に対応する。
【００５１】
上記のような構成の比較例のゲート電極２１を形成（パターニング）した後に酸素を含む雰囲気（例えば酸素雰囲気）中で熱処理（ライト酸化処理）を行うと、多結晶シリコン膜２２中のシリコン（Ｓｉ）がタングステンシリサイド膜２３中に拡散するが、多結晶シリコン膜２２の多結晶シリコン膜２２とタングステンシリサイド膜２３との界面近傍の領域においてリン（Ｐ）の濃度が高くなってしまい、多結晶シリコン膜２２からタングステンシリサイド膜２３へのシリコン（Ｓｉ）の供給が妨害（阻害）されるようになる。このため、タングステンシリサイド膜２３中のシリコン（Ｓｉ）濃度が減少し、タングステンシリサイド膜２３中からタングステンシリサイド膜２３の露出面（側壁）へのシリコン（Ｓｉ）の供給が少なくなる（不足する）。タングステンシリサイド膜２３の露出面（側壁）へのシリコン（Ｓｉ）の供給が少なくなり、タングステンシリサイド膜２３の露出面（側壁）近傍領域がＷ−ｒｉｃｈの状態になると、タングステンシリサイド膜２３の露出面（側壁）で酸化シリコン（ＳｉＯ2）膜が形成されずにタングステン（Ｗ）の酸化（Ｗ酸化、異常酸化）が発生する（促進される）ようになる。このため、ゲート電極２１の側壁のうち、多結晶シリコン膜２２の露出面（側壁）には酸化シリコン膜２４が形成されるが、タングステンシリサイド膜２３の露出面（側壁）にはタングステンの酸化（異常酸化）によって生じたタングステン酸化物２５が形成されることになる。
【００５２】
このように、ゲート電極２１の側壁においてタングステン（Ｗ）の酸化（異常酸化）が生じると、ゲート絶縁膜４破壊が発生しやすくなる恐れがある。また、タングステン酸化物２５はウィスカ状（針状）に異常成長しやすく、隣り合うゲート電極間などにおいてショートを発生させる恐れがある。また、半導体装置の製造工程中の汚染物の原因になる恐れがある。これらは半導体装置の信頼性を低下させ、半導体装置の製造歩留りを低減させる。
【００５３】
それに対して、本実施の形態では、上記のようにゲート電極８を構成する多結晶シリコン膜５の上層部分（上面近傍領域）に対応する多結晶シリコン領域５ｂの不純物濃度は、多結晶シリコン膜５の下層（下面近傍領域）および内部領域（多結晶シリコン領域５ｂよりも内部側の領域）に対応する多結晶シリコン領域５ａの不純物濃度よりも小さく、より好ましくは、多結晶シリコン領域５ａを不純物を導入（ドープ）した多結晶シリコンにより形成し、多結晶シリコン領域５ｂを不純物を導入しないノンドープの多結晶シリコンにより形成する。多結晶シリコン膜５の多結晶シリコン膜５とタングステンシリサイド膜６との界面近傍の領域である多結晶シリコン領域５ｂの不純物濃度（ここではリン（Ｐ）濃度）を低くしている。すなわち、多結晶シリコン膜５のうちのタングステンシリサイド膜６に近い領域の不純物濃度を、ゲート絶縁膜４に近い領域の不純物濃度よりも低くなるように形成しているので、ゲート電極８を形成（パターニング）した後に酸素を含む雰囲気中で熱処理（ライト酸化処理）を行った際に、多結晶シリコン膜５中のシリコン（Ｓｉ）がタングステンシリサイド膜６中に拡散しても、多結晶シリコン膜５の多結晶シリコン膜５とタングステンシリサイド膜６との界面近傍の領域（すなわち多結晶シリコン領域５ｂ）においてリン（Ｐ）の濃度が高濃度とならず、多結晶シリコン膜５からタングステンシリサイド膜６へのシリコン（Ｓｉ）の供給が妨害（阻害）されない。このため、タングステンシリサイド膜６中からタングステンシリサイド膜６表面（側壁）へシリコン（Ｓｉ）が供給され、タングステンシリサイド膜６表面（側壁）で酸化シリコン（ＳｉＯ2）膜１０が形成され、ゲート電極８の露出面（側壁）でのタングステン（Ｗ）の酸化（異常酸化）が抑制される。
【００５４】
更に本実施の形態では、上記のように、タングステンシリサイド膜６の成膜時（堆積時）の抵抗率が１０００μΩｃｍ以上となるようにタングステンシリサイド膜６を成膜することで、タングステンシリサイド膜６のＳｉ比（ＷxＳｉyのｙ／ｘ）を比較的大きくしているので、すなわちＷxＳｉyの比率（組成比）をｙ／ｘ≧２となるように形成しているので、タングステンシリサイド膜６中からタングステンシリサイド膜６表面（側壁）へシリコン（Ｓｉ）が十分に供給されるようになり、タングステンシリサイド膜６表面（側壁）での酸化シリコン（ＳｉＯ2）膜１０の形成が促進される。本発明者の検討によれば、タングステンシリサイド膜６の成膜時（堆積時）の抵抗率を１０００μΩｃｍ以上としたときに、タングステンシリサイド膜６表面（側壁）での酸化シリコン（ＳｉＯ2）膜１０の形成が促進されるようになり、ゲート電極８の露出面（側壁）でのタングステン（Ｗ）の酸化（異常酸化）の極めて高い抑制効果を得ることができる。また、タングステンシリサイド膜６中のタングステンの組成比を小さくしているため、タングステンの酸化を抑制することができ、したがってタングステンシリサイド膜６の異常酸化の発生を防止することができる。
【００５５】
このように、本実施の形態では、ゲート電極８の露出面（側壁）でのタングステンの酸化（異常酸化）を抑制または防止することができる。このため、ゲート絶縁膜４の破壊を抑制または防止することができる。また、半導体装置の信頼性を向上（劣化性不良を低減）し、製造歩留まりを向上することができる。また、信頼性の向上により、信頼性評価テストの時間短縮が可能となる。
【００５６】
また、本実施の形態では、上記のように成膜時（堆積時）のタングステンシリサイド膜６の抵抗率を１０００μΩｃｍ以上にすることで、タングステンシリサイド膜６のＳｉ比を比較的大きくして、ゲート電極８の側壁でのタングステンの酸化（異常酸化）を抑制しているが、タングステンシリサイド膜６の抵抗率を１０００μΩｃｍ以上としたままでは、ゲート電極８の抵抗が大きくなり、半導体装置の性能が低下する恐れがある。本実施の形態では、ゲート電極８を形成（パターニング）した後に熱処理（ライト酸化処理）を行った際に、タングステンシリサイド膜６は再結晶化されて、その抵抗率が減少する。本実施の形態では、この熱処理（ライト酸化）により、タングステンシリサイド膜６の抵抗率は４００μΩｃｍ以下になり、より好ましくは２００〜３００μΩｃｍになる。これにより、ゲート電極８の抵抗を低減し、半導体装置の電気的特性を向上することができる。
【００５７】
また、本実施の形態では、不純物濃度が相対的に低い多結晶シリコン領域５ｂの厚み（半導体基板１の主面に垂直な方向の厚み、堆積厚み）は、多結晶シリコン膜５全体の厚み（半導体基板１の主面に垂直な方向の厚み、堆積厚み）の１％〜６％の範囲内であればより好ましい。これにより、ゲート電極８の抵抗値を抑制して半導体装置の性能を向上するとともに、ゲート電極８の側壁でのタングステンの酸化（異常酸化）を十分に抑制することが可能となる。このため、半導体装置の電気時特性および信頼性をより向上することができる。
【００５８】
（実施の形態２）
図１５は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。図１までの製造工程は上記実施の形態１と同様であるので、ここではその説明は省略し、図１に続く製造工程について説明する。
【００５９】
図１に示される構造が得られた後、図１５に示されるように、半導体基板１上に、すなわちゲート絶縁膜４上に、多結晶シリコン膜５ｃを形成する。多結晶シリコン膜５ｃは、不純物（例えばリン（Ｐ））を導入した多結晶シリコン（ドープトポリシリコン）からなる。多結晶シリコン膜５ｃは、例えばＣＶＤ法などにより形成することができ、成膜装置の成膜室に例えばモノシラン（ＳｉＨ4）ガスとホスフィン（ＰＨ3）ガスとを導入することで多結晶シリコン膜５ｃの成膜を行うことができる。それから、多結晶シリコン膜５ｃ上に、多結晶シリコン膜５ｄを形成する。多結晶シリコン膜５ｄは、多結晶シリコン膜５ｃよりも不純物濃度が低く、より好ましくは不純物を導入していない（すなわちアンドープまたはノンドープの）多結晶シリコン膜からなる。多結晶シリコン膜５ｄは、例えばＣＶＤ法などにより形成することができ、成膜装置の成膜室に例えばモノシラン（ＳｉＨ4）ガスを導入することで多結晶シリコン膜５ｃの成膜を行うことができる。
【００６０】
図１６は、形成（堆積）された多結晶シリコン膜５ｃ，５ｄの厚み方向（半導体基板１の主面に垂直な方向）における不純物濃度分布を模式的に示すグラフであり、上記実施の形態１の図３に対応する。図１６のグラフの横軸は、ゲート絶縁膜４に接する多結晶シリコン膜５ｃの下面から多結晶シリコン膜５ｄの上面にかけての多結晶シリコン膜５ｃ，５ｄの厚み（膜厚）方向の位置（arbitrary unit：任意単位）に対応し、図１６のグラフの縦軸は、多結晶シリコン膜５ｃ，５ｄ中の不純物濃度（arbitrary unit：任意単位）、ここではリン（Ｐ）の濃度に対応する。また、図１６のグラフには、多結晶シリコン膜５ｃ，５ｄを形成する際に成膜装置に導入するガスの種類についても記載してある。
【００６１】
本実施の形態における多結晶シリコン膜５ｃは、上記実施の形態１における多結晶シリコン膜５の多結晶シリコン領域５ａに対応し、多結晶シリコン膜５ｄは、上記実施の形態１における多結晶シリコン領域５ｂに対応する。多結晶シリコン膜５ｃおよび多結晶シリコン膜５ｄの各膜厚は、多結晶シリコン領域５ａおよび多結晶シリコン領域５ｂの各厚みに対応する。上記実施の形態１では、多結晶シリコン膜５の多結晶シリコン領域５ａと多結晶シリコン領域５ｂとを連続的に形成しているのに対して、本実施の形態では、多結晶シリコン膜５ｃを形成した後に、多結晶シリコン膜５ｄを形成する。
【００６２】
図１６に示されるように、本実施の形態では、上層側の多結晶シリコン膜５ｄの不純物濃度は、下層側の多結晶シリコン膜５ｃの不純物濃度よりも小さい。また、下層側の多結晶シリコン膜５ｃを、不純物を導入（ドープ）した多結晶シリコン（ドープト（doped）ポリシリコン）により形成し、上層側の多結晶シリコン膜５ｄを不純物を導入していない多結晶シリコン（ノンドープの多結晶シリコン）により形成すれば、より好ましい。
【００６３】
その後の製造工程は、上記実施の形態１と同様である。図１７〜図１９は、図１５に続く半導体装置の製造工程中における要部断面図である。
【００６４】
図１７に示されるように、半導体基板１上に（多結晶シリコン膜５ｄ上に）、タングステンシリサイド（ＷxＳｉy）膜６を形成する。この際、上記実施の形態１と同様に、タングステンシリサイド膜６の成膜時（as-deposition）の抵抗率が１０００μΩｃｍ以上になるようにする。それから、半導体基板１上に（タングステンシリサイド膜６上に）、絶縁膜７を形成する。そして、フォトリソグラフィ法およびドライエッチング法を用いて絶縁膜７をパターニングする。その後、パターニングされた絶縁膜７をエッチングマスクとして用いて、タングステンシリサイド膜６および多結晶シリコン膜５ｄおよび多結晶シリコン膜５ｃをドライエッチングによりパターニングする。これにより、図１８に示されるように、多結晶シリコン膜５ｃと多結晶シリコン膜５ｄとタングステンシリサイド膜６との積層構造を有するゲート電極（いわゆるポリサイドゲート）８ａが形成される。
【００６５】
その後、上記実施の形態１と同様に、半導体基板１に対して熱処理（ライト酸化）を行う。この熱処理は、酸素を含む雰囲気中（例えば酸素（Ｏ2）ガス雰囲気中）で行われる。この熱処理（ライト酸化）により、図１９に示されるように、ゲート電極８ａの側壁、すなわちパターニングされたタングステンシリサイド膜６および多結晶シリコン膜５ｃ，５ｄの側壁に薄い酸化シリコン膜１０ａが形成され、また、タングステンシリサイド膜６および多結晶シリコン膜５ｃ，５ｄのパターニング（加工）の際のドライエッチングによってダメージを受けたゲート絶縁膜４が修復される。また、ゲート電極８ａの形成後の熱処理（ライト酸化）により、タングステンシリサイド膜６は再結晶化されて、その抵抗率が減少し、タングステンシリサイド膜６の抵抗率は４００μΩｃｍ以下になり、より好ましくは２００〜３００μΩｃｍになる。以降の製造工程は、上記実施の形態１（図９〜図１１）と同様であるので、ここではその説明は省略する。
【００６６】
本実施の形態においても、上記実施の形態１と同様の効果を得ることができる。すなわち、本実施の形態では、上層側の多結晶シリコン膜５ｄの不純物濃度は、下層側の多結晶シリコン膜５ｃの不純物濃度よりも小さく、より好ましくは、多結晶シリコン膜５ｃを不純物を導入（ドープ）した多結晶シリコンにより形成し、多結晶シリコン膜５ｄを不純物を導入しないノンドープの多結晶シリコンにより形成する。多結晶シリコン膜５ｃとタングステンシリサイド膜６との間の多結晶シリコン領域５ｄの不純物濃度（ここではリン（Ｐ）濃度）を低くしているので、ゲート電極８ａを形成（パターニング）した後に酸素を含む雰囲気中で熱処理（ライト酸化処理）を行った際に、多結晶シリコン膜５ｃ，５ｄ中のシリコン（Ｓｉ）がタングステンシリサイド膜６中に拡散しても、多結晶シリコン膜５ｄ中のリン（Ｐ）の濃度が高濃度とならず、多結晶シリコン膜５ｃ，５ｄからタングステンシリサイド膜６へのシリコン（Ｓｉ）の供給が妨害（阻害）されない。このため、タングステンシリサイド膜６中からタングステンシリサイド膜６表面（側壁）へシリコン（Ｓｉ）が供給される。また、タングステンシリサイド膜６の成膜時（as-deposition）の抵抗率が１０００μΩｃｍ以上になるようにすることで、タングステンシリサイド膜６のＳｉ比（すなわちＷxＳｉyのｘ／ｙ）を比較的大きくしているので、タングステンシリサイド膜６中からタングステンシリサイド膜６表面（側壁）へのシリコン（Ｓｉ）の供給が十分に行われる。これにより、タングステンシリサイド膜６表面（側壁）で酸化シリコン（ＳｉＯ2）膜１０が形成され、ゲート電極８ａの露出面（側壁）でのタングステンの酸化（Ｗ酸化、異常酸化）を抑制または防止することができる。
【００６７】
このように、本実施の形態では、上記実施の形態１と同様に、ゲート電極８ａの露出面（側壁）でのタングステンの酸化（異常酸化）を抑制または防止することができるので、ゲート絶縁膜４の破壊を抑制または防止することができる。また、半導体装置の信頼性を向上（劣化性不良を低減）し、製造歩留まりを向上することができる。また、信頼性の向上により、信頼性評価テストの時間短縮が可能となる。
【００６８】
また、本実施の形態においても、上記実施の形態１と同様に、ゲート電極８ａを形成（パターニング）した後に熱処理（ライト酸化）を行った際に、タングステンシリサイド膜６は再結晶化されて、その抵抗率が減少し、タングステンシリサイド膜６の抵抗率は４００μΩｃｍ以下になり、より好ましくは２００〜３００μΩｃｍになる。これにより、ゲート電極８ａの抵抗を低減し、半導体装置の電気的特性を向上することができる。
【００６９】
また、本実施の形態では、不純物濃度が相対的に低い多結晶シリコン領域５ｄの厚み（半導体基板１の主面に垂直な方向の厚み、堆積厚み）は、多結晶シリコン膜５ｃ，５ｄの合計膜厚（半導体基板１の主面に垂直な方向の厚み、堆積厚み）の１％〜６％の範囲内であればより好ましい。これにより、ゲート電極８ａの抵抗値を抑制して半導体装置の性能を向上するとともに、ゲート電極８ａの側壁でのタングステンの酸化（異常酸化）を十分に抑制することが可能となる。このため、半導体装置の電気時特性および信頼性をより向上することができる。
【００７０】
（実施の形態３）
図２０は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。図１までの製造工程は上記実施の形態１と同様であるので、ここではその説明は省略し、図１に続く製造工程について説明する。
【００７１】
図１に示される構造が得られた後、図２０に示されるように、半導体基板１上に、すなわちゲート絶縁膜４上に、多結晶シリコン膜５ｅを形成する。多結晶シリコン膜５ｅは、例えばＣＶＤ法などにより形成することができる。
【００７２】
図２１は、形成（堆積）された多結晶シリコン膜５ｅの厚み方向（半導体基板１の主面に垂直な方向）における不純物濃度分布を模式的に示すグラフであり、上記実施の形態１の図３に対応する。図２１のグラフの横軸は、ゲート絶縁膜４に接する多結晶シリコン膜５ｅの下面から多結晶シリコン膜５ｅの上面にかけての多結晶シリコン膜５ｅの厚み（膜厚）方向の位置（arbitrary unit：任意単位）に対応し、図２１のグラフの縦軸は、多結晶シリコン膜５ｅ中の不純物濃度（arbitrary unit：任意単位）、ここではリン（Ｐ）の濃度に対応する。また、図２１のグラフには、多結晶シリコン膜５ｅを形成する際に成膜装置に導入するガスの種類についても記載してある。
【００７３】
図２１からも分かるように、多結晶シリコン膜５ｅの成膜の初期段階では、成膜装置（例えばＣＶＤ装置）にモノシラン（ＳｉＨ4）ガスを導入し、多結晶シリコン膜５ｅ中に不純物が導入（ドープ）されないように多結晶シリコン膜５ｅの成膜を行う。それから、所定の膜厚の多結晶シリコン膜５ｅ（すなわち多結晶シリコン領域５ｆ）が成膜された段階で、成膜装置へのホスフィン（ＰＨ3）ガスの導入を開始する（すなわち成膜装置にモノシラン（ＳｉＨ4）ガスおよびホスフィン（ＰＨ3）ガスを導入する）。これにより、多結晶シリコン膜５ｅ中に不純物（例えばリン（Ｐ））が導入（ドープ）されるように多結晶シリコン膜５ｅの成膜が行われる。そして、所定の膜厚の多結晶シリコン膜５ｅ（すなわち多結晶シリコン領域５ｇ）が成膜された段階で、成膜装置へのホスフィン（ＰＨ3）ガスの導入を停止し、成膜ガスとしてモノシラン（ＳｉＨ4）ガスのみを導入することで、多結晶シリコン膜５ｅ中に不純物が導入（ドープ）されないように多結晶シリコン膜５ｅ（すなわち多結晶シリコン領域５ｈ）の成膜を行う。
【００７４】
これにより、図２１に示されるように、（ホスフィン（ＰＨ3）ガスを導入することなく）モノシラン（ＳｉＨ4）ガスを導入している段階で形成された不純物濃度が相対的に低い多結晶シリコン領域（アンドープまたはノンドープのポリシリコン領域）５ｆと、多結晶シリコン領域５ｆ上にモノシラン（ＳｉＨ4）ガスとホスフィン（ＰＨ3）ガスとを導入している段階で形成された不純物濃度が相対的に高い多結晶シリコン領域（ドープト（doped）ポリシリコン領域）５ｇと、多結晶シリコン領域５ｇ上にホスフィン（ＰＨ3）ガスの導入を停止してから形成された不純物濃度が相対的に低い多結晶シリコン領域（アンドープまたはノンドープのポリシリコン領域）５ｈとにより、多結晶シリコン膜５ｅが構成されることになる。ホスフィン（ＰＨ3）ガスを導入せずにモノシラン（ＳｉＨ4）ガスを導入しながら行う多結晶シリコン領域５ｆの成膜時間は、例えば１分程度であり、モノシラン（ＳｉＨ4）ガスおよびホスフィン（ＰＨ3）ガスを導入しながら行う多結晶シリコン領域５ｇの成膜時間は、例えば１０分程度であり、ホスフィン（ＰＨ3）ガスを導入せずにモノシラン（ＳｉＨ4）ガスを導入しながら行う多結晶シリコン領域５ｈの成膜時間は、例えば１分程度とすることができる。多結晶シリコン領域５ｆの厚み（半導体基板１の主面に垂直な方向の厚み、堆積厚み）は、例えば数ｎｍ程度であり、多結晶シリコン領域５ｇの厚み（半導体基板１の主面に垂直な方向の厚み）は、例えば５０ｎｍ程度であり、多結晶シリコン領域５ｈの厚み（半導体基板１の主面に垂直な方向の厚み、堆積厚み）は、例えば数ｎｍ程度である。本実施の形態における多結晶シリコン領域５ｇが、上記実施の形態１における多結晶シリコン領域５ａに対応し、多結晶シリコン膜５ｈが、上記実施の形態１における多結晶シリコン領域５ｂに対応する。
【００７５】
図２１に示されるように、形成された多結晶シリコン膜５ｅの上層部分（すなわち多結晶シリコン膜５ｅの上面近傍領域）に対応する多結晶シリコン領域５ｈの不純物濃度は、多結晶シリコン膜５ｅの内部領域（すなわち多結晶シリコン領域５ｈよりも内部側の領域）に対応する多結晶シリコン領域５ｇの不純物濃度よりも小さい。成膜装置へのホスフィン（ＰＨ3）ガスの導入を停止しても、成膜室中にはホスフィン（ＰＨ3）ガスが残存しており、成膜室中のホスフィン（ＰＨ3）ガス濃度は排気により徐々に減少することになるので、ホスフィン（ＰＨ3）ガスの導入を停止してもすぐには成膜される多結晶シリコン膜の不純物濃度がゼロにはならず、徐々に不純物濃度が低下し、最終的には実質的に不純物が導入されない（ノンドープの）多結晶シリコン膜が成膜されることになる。本実施の形態では、多結晶シリコン膜５ｅの上層部分（多結晶シリコン領域５ｈに対応）の不純物濃度を、多結晶シリコン膜５ｅの内部領域（多結晶シリコン領域５ｇに対応）の不純物濃度よりも小さくし、より好ましくは、多結晶シリコン膜５ｅの内部領域（多結晶シリコン領域５ｇに対応）を不純物を導入（ドープ）した多結晶シリコンにより構成し、多結晶シリコン膜５ｅの上層部分（多結晶シリコン領域５ｈに対応）を不純物を導入していない（ノンドープの）多結晶シリコンにより構成することが好ましい。
【００７６】
更に、本実施の形態では、図２１に示されるように、多結晶シリコン膜５ｅの下層部分（すなわち多結晶シリコン膜５ｅの下面（ゲート絶縁膜４との界面）近傍領域）に対応する多結晶シリコン領域５ｆの不純物濃度は、多結晶シリコン膜５ｅの内部領域に対応する多結晶シリコン領域５ｇの不純物濃度よりも小さく、より好ましくは、多結晶シリコン膜５ｅの下層部分（多結晶シリコン領域５ｆに対応）を不純物を導入していない（ノンドープの）多結晶シリコンにより構成する。すなわち、不純物濃度の高い多結晶シリコン領域（膜）５ｇよりもゲート絶縁膜４に近い前記多結晶シリコン領域（膜）５ｆを、多結晶シリコン領域（膜）５ｇの不純物濃度よりも低い不純物濃度の多結晶シリコン（膜）で形成する。
【００７７】
その後の製造工程は、上記実施の形態１と同様である。図２２〜図２４は、図２０に続く半導体装置の製造工程中における要部断面図である。
【００７８】
図２２に示されるように、半導体基板１上に（多結晶シリコン膜５ｅ上に）、タングステンシリサイド（ＷxＳｉy）膜６を形成する。この際、上記実施の形態１と同様に、タングステンシリサイド膜６の成膜時（as-deposition）の抵抗率が１０００μΩｃｍ以上になるようにする。それから、半導体基板１上に（タングステンシリサイド膜６上に）、絶縁膜７を形成する。そして、フォトリソグラフィ法およびドライエッチング法を用いて絶縁膜７をパターニングする。その後、パターニングされた絶縁膜７をエッチングマスクとして用いて、タングステンシリサイド膜６および多結晶シリコン膜５ｅをドライエッチングによりパターニングする。これにより、図２３に示されるように、多結晶シリコン膜５ｅとタングステンシリサイド膜６との積層構造を有するゲート電極（いわゆるポリサイドゲート）８ｂが形成される。
【００７９】
その後、上記実施の形態１と同様に、半導体基板１に対して熱処理（ライト酸化）を行う。この熱処理は、酸素を含む雰囲気中（例えば酸素（Ｏ2）ガス雰囲気中）で行われる。この熱処理（ライト酸化処理）により、図２４に示されるように、ゲート電極８ｂの側壁、すなわちパターニングされたタングステンシリサイド膜６および多結晶シリコン膜５の側壁に薄い酸化シリコン膜１０ｂが形成され、また、タングステンシリサイド膜６および多結晶シリコン膜５のパターニング（加工）の際のドライエッチングによってダメージを受けたゲート絶縁膜４が修復される。また、ゲート電極８ｂの形成後の熱処理により、タングステンシリサイド膜６は再結晶化されて、その抵抗率が減少し、タングステンシリサイド膜６の抵抗率は４００μΩｃｍ以下になり、より好ましくは２００〜３００μΩｃｍになる。以降の製造工程は、上記実施の形態１（図９〜図１１）と同様であるので、ここではその説明は省略する。
【００８０】
本実施の形態においても、上記実施の形態１と同様の効果を得ることができる。すなわち、多結晶シリコン膜５ｅの多結晶シリコン膜５ｅとタングステンシリサイド膜６との界面近傍の領域である多結晶シリコン領域５ｈの不純物濃度（ここではリン（Ｐ）濃度）を低くし、かつタングステンシリサイド膜６の成膜時（as-deposition）の抵抗率が１０００μΩｃｍ以上になるようにすることでタングステンシリサイド膜６のＳｉ比（すなわちＷxＳｉyのｙ／ｘ）を比較的大きくしていることにより、ゲート電極８ｂを形成（パターニング）した後に酸素を含む雰囲気中で熱処理（ライト酸化）を行った際に、ゲート電極８ｂの側壁でのタングステンの酸化（Ｗ酸化、異常酸化）を抑制または防止することができる。このため、ゲート絶縁膜４の破壊を抑制または防止することができる。また、半導体装置の信頼性を向上（劣化性不良を低減）し、製造歩留まりを向上することができる。また、信頼性の向上により、信頼性評価テストの時間短縮が可能となる。
【００８１】
更に、本実施の形態では、多結晶シリコン膜５ｅのゲート絶縁膜４と多結晶シリコン膜５ｅとの界面近傍領域である多結晶シリコン領域５ｆを、低不純物濃度の多結晶シリコン、ここではノンドープの多結晶シリコンにより形成することで、多結晶シリコン膜５ｅの成膜工程や種々の熱処理工程（例えばゲート電極８ｂのパターニング後の熱処理（ライト酸化）工程など）において、多結晶シリコン膜５ｅからゲート絶縁膜４中への不純物（例えばリン（Ｐ））の拡散を抑制または防止することができる。これにより、ゲート絶縁膜４の信頼性（例えば絶縁破壊耐性など）をより向上することができ、半導体装置の信頼性をより向上することが可能になる。
【００８２】
また、本実施の形態を上記実施の形態２に適用することもできる。この場合、上記実施の形態２における多結晶シリコン膜５ｃのうちゲート絶縁膜４との界面近傍の領域を、本実施の形態の多結晶シリコン領域５ｆと同様に不純物を導入しないノンドープの多結晶シリコンにより形成すればよい。あるいは、本実施の形態における多結晶シリコン領域５ｆ，５ｇ，５ｈをそれぞれ独立の多結晶シリコン膜とし、ゲート絶縁膜４上にノンドープの多結晶シリコン膜（多結晶シリコン領域５ｆに対応）、不純物をドープした多結晶シリコン膜（多結晶シリコン領域５ｇに対応）およびノンドープの多結晶シリコン膜（多結晶シリコン領域５ｈに対応）を形成してからタングステンシリサイド膜６を形成することもできる。
【００８３】
（実施の形態４）
図２５〜図２９は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。本実施の形態では、フラッシュメモリを有する半導体装置（例えばフラッシュメモリ内蔵マイコン）の製造工程について説明する。
【００８４】
図２５に示されるように、本実施の形態の半導体装置が形成される半導体基板４１は、たとえば３．３Ｖ系のｎチャネル型ＭＩＳＦＥＴ（ｎＭＩＳＦＥＴ）が形成される領域４１Ａ（低耐圧ｎＭＩＳＦＥＴ形成領域４１Ａ）、３．３Ｖ系のｐチャネル型ＭＩＳＦＥＴ（ｐＭＩＳＦＥＴ）が形成される領域４１Ｂ（低耐圧ｐＭＩＳＦＥＴ形成領域４１Ｂ）、フラッシュメモリのメモリセルとなるＭＩＳＦＥＴが形成される領域４１Ｃ（メモリセル形成領域４１Ｃ）および高耐圧系昇圧ｎチャネル型ＭＩＳＦＥＴが形成される領域４１Ｄ（高耐圧ｎＭＩＳＦＥＴ形成領域４１Ｄ）を有している。
【００８５】
まず、図２４に示されるように、例えばｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）４１の主面に、選択酸化法などを用いて素子分離用のフィールド絶縁膜４２を形成し、イオン注入法などを用いてｎ型アイソレーション領域（ｎ型半導体領域）４３、ｎ型ウエル（ｎ型半導体領域）４４およびｐ型ウエル（ｐ型半導体領域）４５を形成する。
【００８６】
次に、ｎ型ウエル４４、ｐ型ウエル４５および半導体基板４１の露出部分の表面に薄い酸化シリコン膜からなるゲート絶縁膜４６を形成する。絶縁膜４６は、例えば、熱酸化法などによって形成することができる。この際、領域４１Ｃにおけるゲート絶縁膜４６の膜厚は、他の領域４１ａ，４１Ｂ，４１Ｄにおけるゲート絶縁膜４６の膜厚よりも相対的に薄くなっており、これは領域４１Ｃにおいてゲート絶縁膜４６をエッチングすること、あるいは、領域４１Ｃにおけるゲート絶縁膜４６を他の領域４１ａ，４１Ｂ，４１Ｄのゲート絶縁膜４６とは別の酸化シリコン膜により形成することなどにより実現できる。
【００８７】
次に、半導体基板１の主面上にノンドープの多結晶シリコン膜４７を形成する。それから、例えばイオン注入などを用いて、多結晶シリコン膜４７中にリン（Ｐ）などの不純物を導入する。そして、フォトリソグラフィ法およびドライエッチング法などを用いて多結晶シリコン膜４７をパターニングする。
【００８８】
次に、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜からなる積層構造を有する絶縁膜４８を、半導体基板４１上に（すなわち多結晶シリコン膜４７上に）形成する。絶縁膜４８のうち、酸化シリコン膜は、例えば酸化処理（熱酸化処理）により形成することができ、窒化シリコン膜は、例えばＣＶＤ法により形成することができる。それから、図２６に示されるように、フォトリソグラフィ法およびドライエッチング法などを用いて、領域４１Ａ，４１Ｂにおける絶縁膜４８および多結晶シリコン膜４７を除去する。その後、領域４１Ａにおけるｐ型ウェル４５および領域１Ｂにおけるｎ型ウェル４４に、たとえばＢＦ2などを導入（イオン注入）する。
【００８９】
次に、図２７に示されるように、領域４１Ａ，４１Ｂにおけるゲート絶縁膜４６を除去した後、半導体基板４１の表面に酸化処理を施すことなどにより、領域４１Ａにおけるｐ型ウェル４５の表面および領域４１Ｂにおけるｎ型ウェル４４の表面に、薄い酸化シリコン膜などからなるゲート絶縁膜４９を形成する。
【００９０】
それから、半導体基板４１の主面上に、多結晶シリコン膜５０、タングステンシリサイド膜５１および酸化シリコン膜５２を順次堆積する。
【００９１】
本実施の形態においては、多結晶シリコン膜５０およびタングステンシリサイド膜５１は、上記実施の形態１における多結晶シリコン膜５およびタングステンシリサイド膜６と同様にして形成する。すなわち、多結晶シリコン膜５０の下層部分および内部領域を不純物（例えばリン（Ｐ））を導入（ドープ）した多結晶シリコンにより形成し、多結晶シリコン膜５０の上層部分（上面近傍領域）を不純物を導入しないノンドープの多結晶シリコンにより形成して、多結晶シリコン膜５０の膜厚方向の不純物（例えばリン（Ｐ））濃度分布を上記実施の形態１の図３のグラフような分布とする。また、タングステンシリサイド膜５１の成膜時（as-deposition）の抵抗率が１０００μΩｃｍ以上になるようにする。なお、多結晶シリコン膜５０は、上記実施の形態２における多結晶シリコン膜５ｃ，５ｄの積層膜、あるいは上記実施の形態３における多結晶シリコン膜５ｅと同様にして形成することもできる。
【００９２】
次に、フォトリソグラフィ法およびドライエッチング法などを用いて、酸化シリコン膜５２をパターニングする。それから、パターニングされた酸化シリコン膜５２をエッチングマスクとして用いて、ドライエッチングにより、タングステンシリサイド膜５１および多結晶シリコン膜５０をパターニングする。これにより、図２７の構造が得られる。
【００９３】
それから、領域４１Ａ，４１Ｂを図示しないフォトレジストパターンで覆った後、図２８に示されるように、領域４１Ｃ，４１Ｄにおいて、パターニングされた酸化シリコン膜５２をエッチングマスクとして用いて、絶縁膜４８および多結晶シリコン膜４７の露出する部分をドライエッチングなどにより除去する。これにより、領域４１Ａ，４１Ｂにおいては、多結晶シリコン膜５０およびタングステンシリサイド膜５１からなるゲート電極５４ａ，５４ｂが形成され、領域４１Ｃにおいては、多結晶シリコン膜５０およびタングステンシリサイド膜５１からなる制御ゲート電極５５ａと多結晶シリコン膜４７からなる浮遊ゲート電極５５ｂとが形成され、領域４１Ｄにおいては、多結晶シリコン膜５０およびタングステンシリサイド膜５１からなるゲート電極５４ｄが形成される。ここで、浮遊ゲート電極５５ｂ、制御ゲート電極５５ａおよびそれらの間の絶縁膜４８をまとめてゲート電極５５と称する。その後、半導体基板４１に対して、酸素を含む雰囲気（例えば乾燥酸素雰囲気）中で熱処理（ライト酸化）を行う。
【００９４】
本実施の形態では、上記実施の形態１〜３と同様に、多結晶シリコン膜５０のタングステンシリサイド膜５１との界面近傍の領域を、不純物を導入しないノンドープの多結晶シリコンにより形成し、また、タングステンシリサイド膜５１の成膜時（as-deposition）の抵抗率が１０００μΩｃｍ以上になるようにタングステンシリサイド膜６を成膜しているので、この熱処理（ライト酸化）の際のゲート電極５４ａ，５４ｂ，５４ｄ，５５の側壁でのタングステンの酸化（Ｗ酸化、異常酸化）を抑制または防止することができる。このため、上記実施の形態１〜３と同様の効果を得ることができ、半導体装置の信頼性を向上することができる。また、この熱処理（ライト酸化）を行った際に、タングステンシリサイド膜５１は再結晶化されて、その抵抗率が減少し、タングステンシリサイド膜５１の抵抗率は４００μΩｃｍ以下、より好ましくは２００〜３００μΩｃｍになり、ゲート電極の抵抗を低減することができる。
【００９５】
次に、図２９に示されるように、領域４１Ｃのゲート電極５５の片側の領域にｎ型不純物（たとえばリン（Ｐ））をイオン注入することなどによりｎ型半導体領域６１を形成し、領域４１Ｂのゲート電極５４ｂの両側の領域にｐ型不純物（例えばＢＦ2）をイオン注入することなどによりｐ-型半導体領域６２を形成し、領域４１Ａ，４１Ｄのゲート電極５４ａ，５４ｄの両側の領域と領域４１Ｃのゲート電極５５の他の片側の領域（ｎ型半導体領域６１を形成していない側の領域）にｎ型不純物（例えばＰ）をイオン注入することなどによりｎ-型半導体領域６３を形成する。それから、半導体基板４１上に酸化シリコン膜を堆積し、その酸化シリコン膜を異方的にエッチングすることなどにより、その酸化シリコン膜をゲート電極５４ａ，５４ｂ，５４ｄ，５５の側壁に残し、サイドウォールスペーサ６４を形成する。
【００９６】
サイドウォールスペーサ６４の形成後、領域４１Ｂのゲート電極５４ｂおよびそのサイドウォールスペーサ６４の両側の領域にｐ型不純物（例えばＢＦ2）をイオン注入することなどによりｐ+型半導体領域（ソース、ドレイン）６５を形成し、領域４１Ａ，４１Ｄのゲート電極５４ａ，５４ｄおよびそのサイドウォールスペーサ６４の両側の領域と領域４１Ｃのゲート電極５５およびそのサイドウォールスペーサ６４の他の片側の領域（ｎ型半導体領域６１を形成していない側の領域）にｎ型不純物（例えばＰ）をイオン注入することなどにより、ｎ+型半導体領域（ソース、ドレイン）６６を形成する。ｐ+型半導体領域６５はｐ-型半導体領域６２よりも不純物濃度が高く、ｎ+型半導体領域６６は、ｎ-型半導体領域６３よりも不純物濃度が高い。
【００９７】
このようにして、領域４１Ａにおいては３．３Ｖ系ｎチャネル型ＭＩＳＦＥＴ７０ａ、領域４１Ｂにおいては３．３Ｖ系ｐチャネル型ＭＩＳＦＥＴ７０ｂ、領域４１ＣにおいてはフラッシュメモリのメモリセルとなるＭＩＳＦＥＴ７０ｃ、および領域４１Ｄにおいては高耐圧系昇圧ｎチャネル型ＭＩＳＦＥＴ７０ｄが形成される。
【００９８】
次に、例えばＣＶＤ法により、半導体基板４１上に酸化シリコン膜７１を堆積し、フォトリソグラフィ法およびドライエッチング法を用いて、その酸化シリコン膜７１にｎ型半導体領域６１に達するコンタクトホール７１ａを形成する。それから、例えばＣＶＤ法を用いて、半導体基板４１上に不純物（例えばリン（Ｐ）など）を導入（ドープ）した多結晶シリコン膜７２を堆積し、コンタクトホール７１ａ内をその多結晶シリコン膜７２で埋め込む。そして、フォトリソグラフィ法およびドライエッチング法を用いて、多結晶シリコン膜７２をパターニングする。パターニングされた多結晶シリコン膜７２は、配線として機能することができる。
【００９９】
次に、半導体基板４１上に、例えばＣＶＤ法によりＢＰＳＧ（Boro-Phospho Silicate Glass）膜７３を形成し、熱処理などによりその上面を平坦化する。それから、ＢＰＳＧ膜７３にコンタクトホール（スルーホール）７４を形成し、コンタクトホール７４を埋め込むプラグ（例えばタングステンプラグ）７５を形成し、プラグ７５が埋め込まれたＢＰＳＧ膜７３上に配線（例えばアルミニウム配線）７６を形成する。
【０１００】
次に、配線７６を覆うようにＢＰＳＧ膜７３上に、酸化シリコン膜などからなる層間絶縁膜７７を形成し、層間絶縁膜７７にスルーホール７８を形成し、スルーホール７８を埋め込むプラグ（例えばタングステンプラグ）７９を形成し、プラグ７９が埋め込まれた層間絶縁膜７７上に配線（例えばアルミニウム配線）８０を形成する。その後、更に層間絶縁膜や上層の配線層などが形成されるが、ここではその説明は省略する。
【０１０１】
本実施の形態においても、上記実施の形態１〜３と同様の効果を得ることができる。例えば、ゲート電極の側壁でのタングステンの酸化（異常酸化）を抑制または防止することができるので、ゲート絶縁膜の破壊を抑制または防止することができる。また、半導体装置の信頼性を向上（劣化性不良を低減）し、製造歩留まりを向上することができる。また、信頼性の向上により、信頼性評価テストの時間短縮が可能となる。
【０１０２】
（実施の形態５）
図３０〜図３３は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。本実施の形態では、ＤＲＡＭ（Dynamic Random Access Memory）の製造工程について説明する。なお、半導体基板の断面を示す図３０〜図３３の各図の左側部分はＤＲＡＭのメモリセルが形成される領域（メモリセル形成領域（ＭＣＦＡ））を示し、右側部分は論理回路等が形成される論理回路形成領域（ＬＣＦＡ）を示している。
【０１０３】
このメモリセル形成領域には、情報転送用ＭＩＳＦＥＴ（メモリセル選択用ＭＩＳＦＥＴ）と情報蓄積用容量素子（キャパシタ）から成るメモリセルが形成され、論理回路形成領域には、論理回路を構成するｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴが形成される。
【０１０４】
まず、図３０に示されるように、例えばｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１０１に、例えばＳＴＩ（Shallow Trench Isolation）法により、酸化シリコンなどからなる素子分離領域１０２を形成する。それから、半導体基板１０１にｐ型不純物（例えば、ホウ素（Ｂ））およびｎ型不純物（例えば、リン（Ｐ））をイオン打ち込みした後、熱処理でこれらの不純物を拡散させることによって、メモリセル形成領域の半導体基板１０１にｐ型ウエル１０３を形成し、論理回路形成領域の半導体基板１０１にｐ型ウエル１０３およびｎ型ウエル１０４を形成する。
【０１０５】
次に、フッ酸系の洗浄液を用いて半導体基板基板１０１（ｐ型ウエル１０３およびｎ型ウエル１０４）の表面をウェット洗浄した後、熱酸化法などによりｐ型ウエル１０３およびｎ型ウエル１０４の表面に清浄な酸化シリコン膜などからなるゲート絶縁膜１０５を形成する。
【０１０６】
次に、半導体基板１０１上に、すなわちゲート絶縁膜１０５上に、多結晶シリコン膜１０６、タングステンシリサイド膜１０７および窒化シリコン膜１０８を順次形成する。
【０１０７】
本実施の形態においては、多結晶シリコン膜１０６およびタングステンシリサイド膜１０７は、上記実施の形態１における多結晶シリコン膜５およびタングステンシリサイド膜６と同様にして形成する。すなわち、多結晶シリコン膜１０６の下層部分および内部領域を不純物（例えばリン（Ｐ））を導入（ドープ）した多結晶シリコンにより形成し、多結晶シリコン膜１０６の上層部分（上面近傍領域）を不純物を導入しないノンドープの多結晶シリコンにより形成して、多結晶シリコン膜１０６の膜厚方向の不純物（例えばリン（Ｐ））濃度分布を上記実施の形態１の図３のグラフような分布とする。また、タングステンシリサイド膜１０７の成膜時（as-deposition）の抵抗率が１０００μΩｃｍ以上になるようにする。なお、多結晶シリコン膜１０６は、上記実施の形態２における多結晶シリコン膜５ｃ，５ｄの積層膜、あるいは上記実施の形態３における多結晶シリコン膜５ｅと同様にして形成することもできる。
【０１０８】
次に、フォトリソグラフィ法およびドライエッチング法などを用いて、窒化シリコン膜１０８、タングステンシリサイド膜１０７および多結晶シリコン膜１０６をパターニングし、多結晶シリコン膜１０６およびタングステンシリサイド膜１０７からなるゲート電極１０９ａ，１０９ｂ，１０９ｃを形成する。すなわち、論理回路形成領域のｎ型ウエル１０４上にはゲート電極１０９ａが形成され、論理回路形成領域のｐ型ウエル１０３上にはゲート電極１０９ｂが形成され、メモリセル形成領域のｐ型ウエル１０３上にはゲート電極１０９ｃが形成される。また、これらのゲート電極１０９ａ，１０９ｂ，１０９ｃの上部には、窒化シリコン膜１０８からなるキャップ絶縁膜が形成される。なお、メモリセル形成領域に形成されたゲート電極１０９ｃは、ワード線ＷＬとして機能する。その後、酸素を含む雰囲気（例えば乾燥酸素雰囲気）中で熱処理（ライト酸化）を行う。
【０１０９】
本実施の形態では、上記実施の形態１〜３と同様に、多結晶シリコン膜１０６のタングステンシリサイド膜１０７との界面近傍の領域を、不純物を導入しないノンドープの多結晶シリコンにより形成し、また、タングステンシリサイド膜１０７の成膜時（as-deposition）の抵抗率が１０００μΩｃｍ以上になるようにタングステンシリサイド膜１０７を成膜しているので、この熱処理（ライト酸化）の際のゲート電極１０９ａ，１０９ｂ，１０９ｃの側壁でのタングステンの酸化（Ｗ酸化、異常酸化）を抑制または防止することができる。このため、上記実施の形態１〜３と同様の効果を得ることができ、半導体装置の信頼性を向上することができる。また、この熱処理（ライト酸化）を行った際に、タングステンシリサイド膜１０７は再結晶化されて、その抵抗率が減少し、タングステンシリサイド膜１０７の抵抗率は４００μΩｃｍ以下、より好ましくは２００〜３００μΩｃｍになり、ゲート電極の抵抗を低減することができる。
【０１１０】
次に、図３１に示されるように、ｐ型ウエル１０３のゲート電極１０９ｂ，１０９ｃの両側の領域にリン（Ｐ）イオンなどをイオン打ち込みすることによって、ｎ-型半導体領域１１１（ソース、ドレイン）を形成し、ｎ型ウエル１０４のゲート電極１０９ａの両側の領域にフッ化ホウ素（ＢＦ）イオンなどをイオン打ち込みすることによってｐ-型半導体領域１１２（ソース、ドレイン）を形成する。
【０１１１】
それから、半導体基板１０１上にＣＶＤ法などを用いて窒化シリコン膜１１３を堆積した後、メモリセル形成領域の半導体基板１０１の上部をレジスト膜（図示せず）で覆い、論理回路形成領域の窒化シリコン膜１１３を異方的にエッチングすることによって、論理回路形成領域のゲート電極１０９ａ，１０９ｂの側壁にサイドウォールスペーサを形成する。そして、論理回路形成領域のｐ型ウエル１０３のゲート電極１０９ｂの両側の領域にヒ素（Ａｓ）イオンなどをイオン打ち込みすることによってｎ+型半導体領域１１４（ソース、ドレイン）を形成し、論理回路形成領域のｎ型ウエル１０４のゲート電極１０９ａの両側の領域にフッ化ホウ素（ＢＦ）イオンなどをイオン打ち込みすることによってｐ+型半導体領域１１５（ソース、ドレイン）を形成する。
【０１１２】
このようにして、論理回路形成領域にＬＤＤ(Lightly Doped Drain)構造のソース、ドレインを備えたｐチャネル型ＭＩＳＦＥＴ１１７ａおよびｎチャネル型ＭＩＳＦＥＴ１１７ｂが形成され、メモリセル形成領域にｎチャネル型ＭＩＳＦＥＴで構成される情報転送用ＭＩＳＦＥＴ１１７ｃ（メモリセル選択用ＭＩＳＦＥＴ）が形成される。
【０１１３】
次に、図３２に示されるように、半導体基板１０１上に、例えばＳＯＧ（Spin On Glass）膜とＴＥＯＳ酸化膜との積層膜からなる酸化シリコン膜１２０を形成する。それから、レジスト膜（図示せず）をエッチングマスクにしてメモリセル形成領域のｎ-型半導体領域１１１上の酸化シリコン膜１２０をドライエッチングし、窒化シリコン膜１１３表面を露出させ、その後、露出した窒化シリコン膜１１３をドライエッチングすることによって、ｎ-型半導体領域１１１の上部にコンタクトホール１２１ａ，１２１ｂを形成する。それから、コンタクトホール１２１ａ、１２１ｂを介してヒ素（Ａｓ）イオンなどをイオン打ち込みすることによってｎ+型半導体領域１２２（ソース、ドレイン）を形成する。そして、コンタクトホール１２１ａ，１２１ｂの内部に不純物（例えばリン（Ｐ）など）をドープした多結晶シリコンからなるプラグ１２３を形成する。また、このプラグ１２３は、窒化チタンや窒化タングステン等の窒化金属膜と、タングステン等の高融点金属膜との積層膜で形成することも可能である。または、コンタクトホール１２１ａ、１２１ｂ内の途中までを多結晶シリコン膜で形成されたプラグ１２３で埋め込み、その上に、後述するプラグ１２６を形成する工程で、上記のような窒化金属膜と高融点金属膜との積層膜を形成して、コンタクトホール１２１ａ、１２１ｂ内埋め込むことも可能である。
【０１１４】
次に、図３３に示されるように、酸化シリコン膜１２０上に酸化シリコン膜１２４を堆積した後、論理回路形成領域の酸化シリコン膜１２４およびその下層の酸化シリコン膜１２０をドライエッチングすることによって、ｎ+型半導体領域１１４およびｐ+型半導体領域１１５の上部にコンタクトホール１２５を形成し、コンタクトホール１２５の内部に、窒化チタンや窒化タングステン等の窒化金属膜と、タングステンなどの高融点金属膜との積層膜からなるプラグ１２６を形成する。それから、メモリセル形成領域の酸化シリコン膜１２４の上部にビット線ＢＬを形成し、論理回路形成領域の酸化シリコン膜１２４の上部に第１層目の配線１３０を形成する。ビット線ＢＬおよび配線１３０は、例えばタングステンなどからなる。また、このビット線ＢＬは、窒化チタンや窒化タングステン等の窒化金属膜と、タングステン等の高融点金属膜との積層膜で形成することも可能である。ビット線ＢＬは、情報転送用ＭＩＳＦＥＴ１１７ｃ（メモリセル選択用ＭＩＳＦＥＴ）の上部に配置され、プラグ１２３を介して情報転送用ＭＩＳＦＥＴ１１７ｃ（メモリセル選択用ＭＩＳＦＥＴ）のソース／ドレイン領域（ソースまたはドレインとして機能する領域、ここではｎ-型半導体領域１１１およびｎ+型半導体領域１２２）に電気的に接続されている。
【０１１５】
次に、半導体基板１０１上に酸化シリコン膜１３１を形成する。それから、メモリセル形成領域の酸化シリコン膜１３１およびその下層の酸化シリコン膜１２４をドライエッチングすることによって、コンタクトホール１２１ｂ内のプラグ１２３の上部にスルーホール１３２を形成し、そのスルーホール１３２の内部に不純物（例えばリン（Ｐ）など）をドープした多結晶シリコンからなるプラグ１３３を形成する。また、このプラグ１３３を窒化チタンや窒化タングステン等の窒化金属膜と、タングステン等の高融点金属膜との積層膜で形成することも可能である。
【０１１６】
次に、半導体基板１０１上に窒化シリコン膜１４０および酸化シリコン膜１４１を順に形成し、メモリセル形成領域の酸化シリコン膜１４１および窒化シリコン膜１４０をドライエッチングしてプラグ１３３の上部に溝１４２を形成する。それから、溝１４２の内壁に上に不純物（例えばリン（Ｐ）など）をドープした多結晶シリコン膜１４３を形成する。例えば、溝１４２の内部を含む酸化シリコン膜４１上に、多結晶シリコン膜１４３を形成し、溝１４２の内部にレジスト膜を埋め込み、酸化シリコン膜１４１の上部の多結晶シリコン膜１４３をエッチバックしてからレジスト膜を除去することで、溝１４２の内壁に沿って多結晶シリコン膜１４３を残すことができる。この多結晶シリコン膜１４３は、キャパシタの下部電極として使用される。また、下部電極１４３には多結晶シリコン膜に代えて窒化チタンや窒化タングステン等の窒化金属膜を用いて形成することも可能である。
【０１１７】
次に、溝１４２の内部を含む酸化シリコン膜１４１上に、キャパシタの容量絶縁膜として使用される酸化タンタル(Ｔａ2Ｏ5)膜１４４を形成する。それから、溝１４２の内部を含む酸化タンタル膜１４４上に窒化チタン（ＴｉＮ）膜１４５を堆積し、窒化チタン膜４５および酸化タンタル膜１４４をパターニングすることにより、窒化チタン膜１４５からなる上部電極、酸化タンタル膜１４４からなる容量絶縁膜および多結晶シリコン膜１４３からなる下部電極で構成されるキャパシタ（情報蓄積用容量素子）１５０を形成する。キャパシタ１５０は、情報転送用ＭＩＳＦＥＴ１１７ｃ（メモリセル選択用ＭＩＳＦＥＴ）の上部に配置され、キャパシタ１５０の下部電極１４３はプラグ１２３，１３３を介して情報転送用ＭＩＳＦＥＴ１１７ｃ（メモリセル選択用ＭＩＳＦＥＴ）のソース／ドレイン領域（ソースまたはドレインとして機能する領域、ここではｎ-型半導体領域１１１およびｎ+型半導体領域１２２）に電気的に接続されている。
【０１１８】
このようにして、情報転送用ＭＩＳＦＥＴ１１７ｃとこれに直列に接続されたキャパシタ１５０とからなるＤＲＡＭのメモリセルが完成する。
【０１１９】
次に、半導体基板１上に酸化シリコン膜１５１を形成し、論理回路形成領域の配線１３０の上部の酸化シリコン膜１５１，１４１、窒化シリコン膜１４０および酸化シリコン膜１３１をドライエッチングすることによってスルーホール１５２を形成した後、スルーホール１５２の内部にプラグ１５３を形成する。それから、酸化シリコン膜１５１およびプラグ１５３の上部に第２層目の配線１５４を形成する。その後、更に絶縁膜や上層配線が形成されるが、ここではその説明は省略する。
【０１２０】
本実施の形態においても、上記実施の形態１〜４と同様の効果を得ることができる。例えば、ゲート電極の側壁でのタングステンの酸化（異常酸化）を抑制または防止することができるので、ゲート絶縁膜の破壊を抑制または防止することができる。また、半導体装置の信頼性を向上（劣化性不良を低減）し、製造歩留まりを向上することができる。また、信頼性の向上により、信頼性評価テストの時間短縮が可能となる。
【０１２１】
（実施の形態６）
図３４〜図３７は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。本実施の形態では、液晶表示装置（ＬＣＤ：Liquid Crystal Display）を駆動するＬＣＤドライバ回路が形成された半導体装置の製造工程について説明する。
【０１２２】
図３４に示すように、本実施の形態の半導体装置が形成される半導体基板１７１は、たとえば３Ｖ系のｎチャネル型ＭＩＳＦＥＴが形成される領域１７１Ａ（３Ｖ系ｎＭＩＳＦＥＴ形成領域１７１Ａ）、３Ｖ系のｐチャネル型ＭＩＳＦＥＴが形成される領域１７１Ｂ（３Ｖ系ｐＭＩＳＦＥＴ形成領域１７１Ｂ）、５Ｖ系のｎチャネル型ＭＩＳＦＥＴが形成される領域１７１Ｃ（５Ｖ系ｎＭＩＳＦＥＴ形成領域１７１Ｃ）、５Ｖ系のｐチャネル型ＭＩＳＦＥＴが形成される領域１７１Ｄ（５Ｖ系ｐＭＩＳＦＥＴ形成領域１７１Ｄ）、４８Ｖ系のｎチャネル型ＭＩＳＦＥＴが形成される領域１７１Ｅ（４８Ｖ系ｎＭＩＳＦＥＴ形成領域１７１Ｅ）および４８Ｖ系のｐチャネル型ＭＩＳＦＥＴが形成される領域１７１Ｆ（４８Ｖ系ｐＭＩＳＦＥＴ形成領域１７１Ｆ）を有している。
【０１２３】
まず、図３４に示されるように、例えばｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１７１の主面に、選択酸化法などを用いて素子分離用のフィールド絶縁膜（フィールド酸化膜）１７２を形成し、イオン注入法などを用いてｎ型アイソレーション領域（ｎ型半導体領域）１７３、高耐圧のｐ型ウエル（ｐ型半導体領域）１７４、ｐ型半導体領域１７５、ｎ型半導体領域１７６、ｎ型ウエル１７７およびｐ型ウエル１７８を形成する。
【０１２４】
次に、熱酸化法などによって半導体基板１７１の主面のフィールド絶縁膜１７２以外の部分（シリコン領域が露出している部分）に熱酸化膜（酸化シリコン膜）を形成し、その上に更に酸化シリコン膜を堆積することによりゲート絶縁膜１８１を形成し、フォトリソグラフィ法およびドライエッチング法を用いて、領域１７１Ｅ，１７１Ｆのゲート電極形成領域以外の領域のゲート絶縁膜１８１を除去する。それから、図３５に示されるように、半導体基板１７１上に不純物（例えばリン（Ｐ）など）をドープした多結晶シリコン膜１８３を堆積し、フォトリソグラフィ法およびドライエッチング法を用いて、領域１７１Ｅ，１７１Ｆのゲート電極形成領域以外の領域の多結晶シリコン膜１８３を除去する。これにより、領域１７１Ｅ，１７１Ｆに多結晶シリコン膜１８３からなるゲート電極１８５ｅ、１８５ｆが形成される。なお、多結晶シリコン膜１８３の堆積後、多結晶シリコン膜１８３上に酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を形成した後に、上記ドライエッチングを行うこともできる。
【０１２５】
次に、必要に応じて洗浄処理を行った後、ｎ型ウエル１７７およびｐ型ウエル１７８の表面に清浄な酸化シリコン膜などからなるゲート絶縁膜１９１を形成する。ゲート絶縁膜１９１の膜厚は、ゲート絶縁膜１８１の膜厚よりも薄い。それから、半導体基板１７１上に、多結晶シリコン膜１９２、タングステンシリサイド膜１９３を順次形成する。
【０１２６】
本実施の形態においては、多結晶シリコン膜１９２およびタングステンシリサイド膜１９３は、上記実施の形態１における多結晶シリコン膜５およびタングステンシリサイド膜６と同様にして形成する。すなわち、多結晶シリコン膜１９２の下層部分および内部領域を不純物（例えばリン（Ｐ））を導入（ドープ）した多結晶シリコンにより形成し、多結晶シリコン膜１９２の上層部分（上面近傍領域）を不純物を導入しないノンドープの多結晶シリコンにより形成して、多結晶シリコン膜１９２の膜厚方向の不純物（例えばリン（Ｐ））濃度分布を上記実施の形態１の図３のグラフような分布とする。また、タングステンシリサイド膜１９３の成膜時（as-deposition）の抵抗率が１０００μΩｃｍ以上になるようにする。なお、多結晶シリコン膜１９２は、上記実施の形態２における多結晶シリコン膜５ｃ，５ｄの積層膜、あるいは上記実施の形態３における多結晶シリコン膜５ｅと同様にして形成することもできる。
【０１２７】
次に、図３６に示されるように、フォトリソグラフィ法およびドライエッチング法などを用いて、タングステンシリサイド膜１９３および多結晶シリコン膜１９２をパターニングし、多結晶シリコン膜１９２およびタングステンシリサイド膜１９３からなるゲート電極１９５ａ，１９５ｂ，１９５ｃ，１９５ｄを領域１７１Ａ，１７１Ｂ，１７１Ｃ，１７１Ｄにそれぞれ形成する。なお、タングステンシリサイド膜１９３上に酸化シリコン膜などからなる保護膜（図示せず）を形成し、この保護膜の形成後に、上記パターニングを行うこともできる。この場合、ゲート電極１９５ａ，１９５ｂ，１９５ｃ，１９５ｄの上部には、保護膜からなるキャップ絶縁膜（図示せず）が形成されることになる。
【０１２８】
その後、酸素を含む雰囲気（例えば乾燥酸素雰囲気）中で熱処理（ライト酸化）を行う。本実施の形態では、上記実施の形態１〜３と同様に、多結晶シリコン膜１９２のタングステンシリサイド膜１９３との界面近傍の領域を、不純物を導入しないノンドープの多結晶シリコンにより形成し、また、タングステンシリサイド膜１９３の成膜時（as-deposition）の抵抗率が１０００μΩｃｍ以上になるようにタングステンシリサイド膜１９３を成膜しているので、この熱処理（ライト酸化）の際のゲート電極１９５ａ，１９５ｂ，１９５ｃの側壁でのタングステンの酸化（Ｗ酸化、異常酸化）を抑制または防止することができる。このため、上記実施の形態１〜３と同様の効果を得ることができ、半導体装置の信頼性を向上することができる。また、この熱処理（ライト酸化）を行った際に、タングステンシリサイド膜１９３は再結晶化されて、その抵抗率が減少し、タングステンシリサイド膜１９３の抵抗率は４００μΩｃｍ以下、より好ましくは２００〜３００μΩｃｍになり、ゲート電極の抵抗を低減することができる。
【０１２９】
次に、図３７に示されるように、領域１７１Ａ，１７１Ｃのゲート電極１９５ａ，１９５ｃの両側の領域にｎ型不純物をイオン注入することなどにより、ｎ-型半導体領域１９６を形成し、領域１７１Ｂ，１７１Ｄのゲート電極１９５ｂ，１９５ｄの両側の領域にｐ型不純物をイオン注入することなどにより、ｐ-型半導体領域１９７を形成する。それから、半導体基板１７１上に酸化シリコン膜を堆積し、その酸化シリコン膜を異方的にエッチングすることなどにより、その酸化シリコン膜をゲート電極１７１ａ，１７１ｂ，１７１ｃ，１７１ｄの側壁に残し、サイドウォールスペーサ１９８を形成する。
【０１３０】
次に、領域１７１Ａ，１７１Ｃのゲート電極１９５ａ，１９５ｃおよびそのサイドウォールスペーサ１９８の両側の領域と領域１７１Ｅのゲート電極１８５ｅの両側の領域とにｎ型不純物をイオン注入することなどにより、ｎ+型半導体領域（ソース、ドレイン）１９９を形成し、領域１７１Ｂ，１７１Ｄのゲート電極１９５ｂ，１９５ｄおよびそのサイドウォールスペーサ１９８の両側の領域と領域１７１Ｆのゲート電極１８５ｆの両側の領域とにｐ型不純物をイオン注入することなどにより、ｐ+型半導体領域（ソース、ドレイン）２００を形成する。
【０１３１】
このようにして、領域１７１Ａにおいては３Ｖ系ｎチャネル型ＭＩＳＦＥＴ２０１ａ、領域１７１Ｂにおいては３Ｖ系ｐチャネル型ＭＩＳＦＥＴ２０１ｂ、領域１７１Ｃにおいては５Ｖ系ｎチャネル型ＭＩＳＦＥＴ２０１ｃ、領域１７１Ｄにおいては５Ｖ系ｐチャネル型ＭＩＳＦＥＴ２０１ｄ、領域１７１Ｅにおいては４８Ｖ系（高耐圧系）ｎチャネル型ＭＩＳＦＥＴ２０１ｅ、および領域１７１Ｆにおいては４８Ｖ系（高耐圧系）ｐチャネル型ＭＩＳＦＥＴ２０１ｆが形成される。
【０１３２】
次に、半導体基板１７１上に、窒化シリコン膜およびＢＰＳＧ（Boro-Phospho Silicate Glass）膜の積層膜などからなる絶縁膜（層間絶縁膜）２０２を形成し、フォトリソグラフィ法およびドライエッチング法を用いて、絶縁膜２０２にｎ+型半導体領域１９９、ｐ+型半導体領域２００、またはゲート電極１８５ｅ，１８５ｆ，１９５ａ，１９５ｂ，１９５ｃ，１９５ｄに達するコンタクトホール２０３を形成する。それから、コンタクトホール２０３を埋め込むプラグ（例えばタングステンプラグ）２０４を形成し、プラグ２０４が埋め込まれた絶縁膜２０２上に配線（例えばアルミニウム配線）２０５を形成する。その後、更に層間絶縁膜や上層の配線層などが形成されるが、ここではその説明は省略する。
【０１３３】
本実施の形態においても、上記実施の形態１〜５と同様の効果を得ることができる。例えば、ゲート電極の側壁でのタングステンの酸化（異常酸化）を抑制または防止することができるので、ゲート絶縁膜の破壊を抑制または防止することができる。また、半導体装置の信頼性を向上（劣化性不良を低減）し、製造歩留まりを向上することができる。また、信頼性の向上により、信頼性評価テストの時間短縮が可能となる。
【０１３４】
（実施の形態７）
本実施の形態では、半導体ウエハ（半導体基板）に種々の半導体素子または半導体集積回路を形成した後の検査工程について説明する。
【０１３５】
図３８〜図４０は、半導体ウエハ（半導体基板）に種々の半導体素子または半導体集積回路を形成した後の検査工程の説明図である。
【０１３６】
上記実施の形態１〜６のようにして、半導体ウエハ（半導体基板）に種々の半導体素子または半導体集積回路を形成した後、半導体ウエハのテスト用のパッド電極などにテスト用のプローブを当てて行うプローブ（PROBE）検査（電気的特性試験）を行う。このウエハ状態で行うプローブ検査は、常温試験（例えば室温環境下で行うプローブ検査）と高温試験（例えば８０〜１３０℃程度の高温環境下で行うプローブ検査）または低温試験（例えば−４０℃程度の低温環境下で行うプローブ検査）等がある。またプローブ検査にはスクリーニング判定（温度および電圧ストレスを印加し、ストレスを加速して初期劣化性不良を除去する）が含まれ、半導体ウエハの各チップ領域（ダイシングによりチップ化したときに各半導体チップとなる基板領域）の劣化性モードの良、不良が判定される。
【０１３７】
ウエハ状態で行うスクリーニング判定の際に、不良率（半導体ウエハの全チップ領域のうちの不良と判定されたチップ領域の割合）が飽和した場合、または不良率が低い場合は、その半導体ウエハにおいては、不良のチップ領域がまだ潜在的に含まれている可能性は相対的に低く、サイクル数が増大するほど不良率が増大していく。不良率（半導体ウエハの全チップ領域のうちの不良と判定されたチップ領域の割合）が飽和しなかった場合、または不良率が高い場合は、その半導体ウエハにおいて、不良のチップ領域がまだ潜在的に含まれている可能性が相対的に高いものと推定される。
【０１３８】
ウエハ状態で行うスクリーニング判定の後、半導体ウエハ（半導体基板）をダイシングなどにより切断して各半導体チップに分離（チップ化）する。このとき、ウエハ状態で行うスクリーニング判定の際に不良と判定されたチップ領域から得られた半導体チップは不良品として除去される。それから、ウエハ状態で行うスクリーニング判定の際に良品と判定されたチップ領域から得られた半導体チップをパッケージ化（パッケージング）する。これにより、パッケージ化された半導体装置、すなわち半導体パッケージとしての製品（完成品）が得られる。その後、バーンイン（Burn-In）を行ってから最終検査を行う。バーンイン（Burn-In）は、対象製品（ここではパッケージ化された半導体装置）に温度および電圧ストレスを印加し、ストレスを加速して、不良品を除去することである。例えば、バーンインとして、高温環境下（または低温環境下）で製品（パッケージ化された半導体装置）に電圧印加する高温バイアス試験を行い、不良となった製品（パッケージ化された半導体装置）を除去する。このようなバーンインを行った後に、最終（FINAL）検査としての電気的試験を行う。
【０１３９】
検査対象の製品（パッケージ化された半導体装置）が、高い信頼性が要求される高信頼度品としてマイコン、フラッシュメモリ内蔵マイコン（フラッシュ内蔵マイコン）等（例えば自動車用途品や産業用途品など、例えば上記実施の形態４の半導体装置など）の場合は、図３８に示されるように、ウエハ状態で行うスクリーニング判定の際に不良率が飽和した半導体ウエハから製造された製品（パッケージ化された半導体装置）については、バーンインの時間を相対的に短くし、ウエハ状態で行うスクリーニング判定の際に不良率が飽和しなかった半導体ウエハから製造された製品（パッケージ化された半導体装置）については、バーンインの時間を相対的に長くする。また、検査対象の製品（パッケージ化された半導体装置）が、上記高信頼度品ほど高い信頼性が要求されない一般品の場合、例えば上記実施の形態５の半導体装置（ＤＲＡＭ）や上記実施の形態６の半導体装置（ＬＣＤドライバ用の半導体装置）の場合は、図３９に示されるように、ウエハ状態で行うスクリーニング判定の際に不良率が飽和した半導体ウエハから製造された製品（パッケージ化された半導体装置）についてはバーンインを省略し、ウエハ状態で行うスクリーニング判定の際に不良率が飽和しなかった半導体ウエハから製造された製品（パッケージ化された半導体装置）については、バーンインを（比較的短い時間）行う。このようにして、出荷される製品（パッケージ化された半導体装置）の潜在的な不良率を低減することができる。
【０１４０】
上記実施の形態１〜６のようにして製造された半導体装置では、上記のように信頼性を向上することができるので、従来技術で製造された半導体装置に比べて、バーンインの時間を低減することが可能である。本発明者の検討によれば、上記実施の形態１〜６に従って半導体装置を製造することで、高い信頼性を有する半導体装置を製造でき、特にバーンインで発生するような劣化性不良を低減することができる。このため、バーンインの時間を低減したとしても、良品として出荷される製品（パッケージ化された半導体装置）の潜在的な不良率を、顧客の要求値内に抑えることが可能である。これにより、半導体装置の検査工程に要する時間を低減でき、また、半導体装置の製造コストを低減できる。
【０１４１】
また、本実施の形態では、検査対象の製品（パッケージ化された半導体装置）が、上記高信頼度品ほど高い信頼性が要求されない一般品の場合、例えば上記実施の形態５の半導体装置であるＤＲＡＭや上記実施の形態６の半導体装置であるＬＣＤドライバ用の半導体装置の場合は、図４０に示されるように、パッケージ化された半導体装置に対してバーンインを省略する（バーンインを行わない）ことも可能である。すなわち、図４０は、上記実施の形態５や上記実施の形態６のようにして製造したＤＲＡＭやＬＣＤドライバ用の半導体装置について、バーンインを省略した場合の検査工程に対応する。
【０１４２】
本発明者の実験によれば、上記実施の形態５，６のようにして半導体装置を製造することで、高い信頼性を有する半導体装置（ＤＲＡＭやＬＣＤドライバ用の半導体装置）を製造でき、特にバーンインで発生するような劣化性不良を低減することができる。このため、図４０に示されるように、パッケージ化された半導体装置に対するバーンインを省略した（バーンインを行わなかった）としても、良品として出荷される製品（パッケージ化された半導体装置）の潜在的な不良率を、顧客の要求値内に抑えることが可能である。これにより、半導体装置の検査工程に要する時間を低減でき、また、半導体装置の製造コストを低減できる。また、上記実施の形態４の半導体装置（マイコン、フラッシュメモリ内蔵マイコン（フラッシュ内蔵マイコン））であっても、高い信頼度を必要とせず、上記のＤＲＡＭやＬＣＤドライバと同程度の信頼性で良い場合には、ＤＲＡＭやＬＣＤドライバと同様にバーンインを省略することが可能である。
【０１４３】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１４４】
本発明の半導体装置の製造方法は、多結晶シリコン膜とタングステンシリサイド膜とを積層したゲート電極を有するＭＩＳＦＥＴを備えた半導体装置の製造技術に適用して有効である。
【図面の簡単な説明】
【０１４５】
【図１】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図２】図１に続く半導体装置の製造工程中における要部断面図である。
【図３】多結晶シリコン膜の厚み方向における不純物濃度分布を模式的に示すグラフである。
【図４】図２に続く半導体装置の製造工程中における要部断面図である。
【図５】図４に続く半導体装置の製造工程中における要部断面図である。
【図６】図５に続く半導体装置の製造工程中における要部断面図である。
【図７】図６に続く半導体装置の製造工程中における要部断面図である。
【図８】図７に続く半導体装置の製造工程中における要部断面図である。
【図９】図８に続く半導体装置の製造工程中における要部断面図である。
【図１０】図９に続く半導体装置の製造工程中における要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中における要部断面図である。
【図１２】比較例のゲート電極を形成した状態を示す要部断面図である。
【図１３】比較例のゲート電極の多結晶シリコン膜の厚み方向における不純物濃度分布を示すグラフである。
【図１４】比較例のゲート電極を形成した後に酸素を含む雰囲気中で熱処理を行った状態を示す要部断面図である。
【図１５】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図１６】多結晶シリコン膜の厚み方向における不純物濃度分布を模式的に示すグラフである。
【図１７】図１５に続く半導体装置の製造工程中における要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中における要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中における要部断面図である。
【図２０】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図２１】多結晶シリコン膜の厚み方向における不純物濃度分布を模式的に示すグラフである。
【図２２】図２０に続く半導体装置の製造工程中における要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中における要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中における要部断面図である。
【図２５】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中における要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中における要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中における要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中における要部断面図である。
【図３０】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中における要部断面図である。
【図３２】図３１に続く半導体装置の製造工程中における要部断面図である。
【図３３】図３２に続く半導体装置の製造工程中における要部断面図である。
【図３４】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図３５】図３４に続く半導体装置の製造工程中における要部断面図である。
【図３６】図３５に続く半導体装置の製造工程中における要部断面図である。
【図３７】図３６に続く半導体装置の製造工程中における要部断面図である。
【図３８】半導体ウエハに半導体集積回路を形成した後の検査工程の説明図である。
【図３９】半導体ウエハに半導体集積回路を形成した後の検査工程の説明図である。
【図４０】半導体ウエハに半導体集積回路を形成した後の検査工程の説明図である。
【符号の説明】
【０１４６】
１  半導体基板
２  素子分離領域
３  ｐ型ウエル
４  ゲート絶縁膜
５  多結晶シリコン膜
５ａ  多結晶シリコン領域
５ｂ  多結晶シリコン領域
５ｃ  多結晶シリコン膜
５ｄ  多結晶シリコン膜
５ｅ  多結晶シリコン膜
５ｆ  多結晶シリコン領域
５ｇ  多結晶シリコン領域
５ｈ  多結晶シリコン領域
６  タングステンシリサイド膜
７  絶縁膜
８  ゲート電極
８ａ  ゲート電極
８ｂ  ゲート電極
１０  酸化シリコン膜
１１  ｎ-型半導体領域
１２  サイドウォール
１３  ｎ+型半導体領域
１４  ｎチャネル型ＭＩＳＦＥＴ
１５  絶縁膜
１６  コンタクトホール
１７  プラグ
１７ａ  窒化チタン膜
１８  配線
１８ａ  高融点金属膜
１８ｂ  高融点金属窒化膜
１８ｃ  導電体膜（アルミニウム膜）
１８ｄ  高融点金属膜
１８ｅ  高融点金属窒化膜
２１  ゲート電極
２２  多結晶シリコン膜
２３  タングステンシリサイド膜
２４  酸化シリコン膜
２５  タングステン酸化物
４１  半導体基板
４１Ａ  領域
４１Ｂ  領域
４１Ｃ  領域
４１Ｄ  領域
４２  フィールド絶縁膜
４３  ｎ型アイソレーション領域
４４  ｎ型ウエル
４５  ｐ型ウエル
４６  ゲート絶縁膜
４７  多結晶シリコン膜
４８  絶縁膜
４９  ゲート絶縁膜
５０  多結晶シリコン膜
５１  タングステンシリサイド膜
５２  酸化シリコン膜
５４ａ  ゲート電極
５４ｂ  ゲート電極
５４ｄ  ゲート電極
５５  ゲート電極
５５ａ  制御ゲート電極
５５ｂ  浮遊ゲート電極
６１  ｎ型半導体領域
６２  ｐ-型半導体領域
６３  ｎ-型半導体領域
６４  サイドウォールスペーサ
６５  ｐ+型半導体領域
６６  ｎ+型半導体領域
７０ａ  ３．３Ｖ系ｎチャネル型ＭＩＳＦＥＴ
７０ｂ  ３．３Ｖ系ｐチャネル型ＭＩＳＦＥＴ
７０ｃ  ＭＩＳＦＥＴ
７０ｄ  高耐圧系昇圧ｎチャネル型ＭＩＳＦＥＴ
７１  酸化シリコン膜
７１ａ  コンタクトホール
７２  多結晶シリコン膜
７３  ＢＰＳＧ膜
７４  コンタクトホール
７５  プラグ
７６  配線
７７  層間絶縁膜
７８  スルーホール
７９  プラグ
８０  配線
１０１  半導体基板
１０２  素子分離領域
１０３  ｐ型ウエル
１０４  ｎ型ウエル
１０５  ゲート絶縁膜
１０６  多結晶シリコン膜
１０７  タングステンシリサイド膜
１０８  窒化シリコン膜
１０９ａ  ゲート電極
１０９ｂ  ゲート電極
１０９ｃ  ゲート電極
１１１  ｎ-型半導体領域
１１２  ｐ-型半導体領域
１１３  窒化シリコン膜
１１４  ｎ+型半導体領域
１１５  ｐ+型半導体領域
１１７ａ  ｐチャネル型ＭＩＳＦＥＴ
１１７ｂ  ｎチャネル型ＭＩＳＦＥＴ
１１７ｃ  情報転送用ＭＩＳＦＥＴ
１２０  酸化シリコン膜
１２１ａ  コンタクトホール
１２１ｂ  コンタクトホール
１２２  ｎ+型半導体領域
１２３  プラグ
１２４  酸化シリコン膜
１２５  コンタクトホール
１３０  配線
１３１  酸化シリコン膜
１３２  スルーホール
１３３  プラグ
１４０  窒化シリコン膜
１４１  酸化シリコン膜
１４２  溝
１４３  多結晶シリコン膜
１４４  酸化タンタル膜
１４５  窒化チタン膜
１５０  キャパシタ
１５１  酸化シリコン膜
１５２  スルーホール
１５３  プラグ
１５４  配線
１７１  半導体基板
１７１Ａ  領域
１７１Ｂ  領域
１７１Ｃ  領域
１７１Ｄ  領域
１７１Ｅ  領域
１７１Ｆ  領域
１７２  フィールド絶縁膜
１７３  ｎ型アイソレーション領域
１７４  ｐ型ウエル
１７５  ｐ型半導体領域
１７６  ｎ型半導体領域
１７７  ｎ型ウエル
１７８  ｐ型ウエル
１８１  ゲート絶縁膜
１８３  多結晶シリコン膜
１８５ｅ  ゲート電極
１８５ｆ  ゲート電極
１９１  ゲート絶縁膜
１９２  多結晶シリコン膜
１９３  タングステンシリサイド膜
１９５ａ  ゲート電極
１９５ｂ  ゲート電極
１９５ｃ  ゲート電極
１９５ｄ  ゲート電極
１９６  ｎ-型半導体領域
１９７  ｐ-型半導体領域
１９８  サイドウォールスペーサ
１９９  ｎ+型半導体領域
２００  ｐ+型半導体領域
２０１ａ  ３Ｖ系ｎチャネル型ＭＩＳＦＥＴ
２０１ｂ  ３Ｖ系ｐチャネル型ＭＩＳＦＥＴ
２０１ｃ  ５Ｖ系ｎチャネル型ＭＩＳＦＥＴ
２０１ｄ  ５Ｖ系ｐチャネル型ＭＩＳＦＥＴ
２０１ｅ  ４８Ｖ系ｎチャネル型ＭＩＳＦＥＴ
２０１ｆ  ４８Ｖ系ｐチャネル型ＭＩＳＦＥＴ
２０２  絶縁膜
２０３  コンタクトホール
２０４  プラグ
２０５  配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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