(57)【要約】【課題】  メモリセルの密度を大きくしかつ周辺回路やロジック回路の占有面積を小さくすることによって、メモリセルの占有率を向上させた半導体記憶装置を提供する。【解決手段】  半導体記憶装置１００は、半導体基板１０と、半導体基板上に設けられた絶縁層２０と、絶縁層上に設けられ、半導体基板から絶縁された半導体層３０と、半導体層に形成されたソース領域３１およびドレイン領域３３、および、それらの間に設けられたボディ領域３５を含み、該ボディ領域３５に電荷を蓄積／放出することによりデータを記憶するメモリセルＭＣと、複数のメモリセルＭＣがそのチャネル長方向に配列したメモリセルラインＭＣＬと、複数のメモリセルラインがメモリセルのチャネル幅方向に配列したメモリセルアレイＭＣＡと、複数のメモリセルＭＣの各々の周囲を取り囲む素子分離領域とを備えている。【選択図】  図１
2005251791.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた絶縁層と、
前記絶縁層上に設けられ、前記半導体基板から絶縁された第１の半導体層と、
前記第１の半導体層に形成された第１導電型のソース領域および第１導電型のドレイン領域、および、該ソース領域と該ドレイン領域との間の前記第１の半導体層に設けられた第２導電型のボディ領域を含み、該ボディ領域に電荷を蓄積または放出することによってデータを記憶することができるメモリセルと、
複数の前記メモリセルが該メモリセルのチャネル長方向に配列して形成されたメモリセルラインと、
複数の前記メモリセルラインが前記メモリセルのチャネル幅方向に配列して形成されたメモリセルアレイとを備え、
同一メモリセルラインにおいては前記メモリセルはソース領域からドレイン領域への方向が同一方向になるように配列され、隣り合うメモリセルラインにおいては前記メモリセルはソース領域からドレイン領域への方向が反対方向になるように配列されていることを特徴とする半導体記憶装置。
【請求項２】
半導体基板と、
前記半導体基板上に設けられた絶縁層と、
前記絶縁層上に設けられ、前記半導体基板から絶縁された第１の半導体層と、
前記第１の半導体層に形成された第１導電型のソース領域および第１導電型のドレイン領域、および、該ソース領域と該ドレイン領域との間の前記第１の半導体層に設けられた第２導電型のボディ領域を含み、該ボディ領域に電荷を蓄積または放出することによってデータを記憶することができるメモリセルと、
複数の前記メモリセルが該メモリセルのチャネル長方向に配列して形成されたメモリセルラインと、
複数の前記メモリセルラインが前記メモリセルのチャネル幅方向に配列して形成されたメモリセルアレイと、
前記複数のメモリセルの各々の周囲を取り囲む素子分離領域とを備えた半導体記憶装置。
【請求項３】
前記メモリセルアレイ内で隣り合う前記メモリセルラインにおいて前記メモリセルは１／２ピッチずれていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記複数のメモリセルの各々の周囲を取り囲む素子分離領域とを備えたことを特徴とする請求項１または請求項３に記載の半導体記憶装置。
【請求項５】
前記センスアンプを含み、前記メモリセルを制御するロジック回路であって、前記半導体基板に形成されたロジック回路とをさらに備えたことを特徴とする請求項１から請求項４のいずれかに記載の半導体記憶装置。
【請求項６】
前記第１の半導体層に形成されているロジック回路を含むことを特徴とする請求項５に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関する。
【背景技術】
【０００２】
従来の１Ｔ−１Ｃ（one transistor - one capacitor）型ＤＲＡＭセルは微細化に伴ってその作製が困難になってきている。これに替わるメモリセルとして、ＦＢＣメモリセルが提案されている。ＦＢＣメモリセルは、１ビットの情報を記憶する素子単位が1個のＭＩＳ(Metal Insulator Semiconductor)ＦＥＴから構成されているため１セルの占有面積が小さい。よって、ＦＢＣメモリセルによれば、単位面積内に大容量の記憶素子を形成することができる（特許文献１から特許文献３参照）。
【０００３】
しかし、従来のＦＢＣメモリセルにおいては、ワード線とビット線の交点に各メモリセルが配置されているので、1本のワード線が活性化されると全てのビット線にメモリセル内のデータが読み出される。従って、従来のＦＢＣメモリセルは、オープンビット線構成を採用せざるを得なかった。
【０００４】
オープンビット線構成では、ビット線と同一間隔でセンスアンプを配置する必要がある。ビット線の間隔が狭くなると、センスアンプを配置することがレイアウト的に困難になるという問題がある。また、オープンビット線構成では、センスアンプ領域（即ち、メモリセルアレイ間の間隔）が大きくなるため、メモリセルの占有率を低減させるという問題がある。
【０００５】
オープンビット線構成のうち、ダブルエンド型にビット線を構成する手法がある（図７参照）。ダブルエンド型の構成では、センスアンプは、或るメモリセルアレイ内の２本のビット線ごとに１個配置すれば足りる。よって、ある程度メモリセルの占有率を改善できるが、それでもメモリセルの占有率の問題を根本的に解決するに至っていない。また、ダブルエンド型の構成では、複数のメモリセルアレイからなるアレイ群の両端のメモリセルアレイにおいてビット線数がそれ以外のメモリセルアレイのビット線数の半分になってしまうという問題がある（図７参照）。これは、メモリセルの密度を低下させる。
【特許文献１】特開２００３−６８８７７号公報
【特許文献２】特開２００２−２４６５７１号公報
【特許文献３】特開２００３−３１６９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明は、メモリセルの密度を大きくし、かつ、センスアンプの占有面積を小さくすることによって、メモリセルの占有率を向上させた半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明に係る実施形態に従った半導体記憶装置は、半導体基板と、前記半導体基板上に設けられた絶縁層と、前記絶縁層上に設けられ、前記半導体基板から絶縁された第１の半導体層と、前記第１の半導体層に形成された第１導電型のソース領域および第１導電型のドレイン領域、および、該ソース領域と該ドレイン領域との間の前記第１の半導体層に設けられた第２導電型のボディ領域を含み、該ボディ領域に電荷を蓄積または放出することによってデータを記憶することができるメモリセルと、複数の前記メモリセルが該メモリセルのチャネル長方向に配列して形成されたメモリセルラインと、複数の前記メモリセルラインが前記メモリセルのチャネル幅方向に配列して形成されたメモリセルアレイとを備え、同一メモリセルラインにおいては前記メモリセルはソース領域からドレイン領域への方向が同一方向になるように配列され、隣り合うメモリセルラインにおいては前記メモリセルはソース領域からドレイン領域への方向が反対方向になるように配列されていることを特徴とする。
【０００８】
本発明に係る他の実施形態に従った半導体記憶装置は、半導体基板と、前記半導体基板上に設けられた絶縁層と、前記絶縁層上に設けられ、前記半導体基板から絶縁された第１の半導体層と、前記第１の半導体層に形成された第１導電型のソース領域および第１導電型のドレイン領域、および、該ソース領域と該ドレイン領域との間の前記第１の半導体層に設けられた第２導電型のボディ領域を含み、該ボディ領域に電荷を蓄積または放出することによってデータを記憶することができるメモリセルと、複数の前記メモリセルが該メモリセルのチャネル長方向に配列して形成されたメモリセルラインと、複数の前記メモリセルラインが前記メモリセルのチャネル幅方向に配列して形成されたメモリセルアレイと、前記複数のメモリセルの各々の周囲を取り囲む素子分離領域とを備えている。
【発明の効果】
【０００９】
本発明による半導体記憶装置は、メモリセルの密度を大きくし、かつ、周辺回路やロジック回路の占有面積を小さくすることによって、メモリセルの占有率を向上させることができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して、本発明に係る実施形態を説明する。これらの実施形態は、本発明を限定するものではない。
【００１１】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＦＢＣメモリ装置１００の平面図である。図１には、４つのＦＢＣメモリセルアレイＭＣＡからなる１つのメモリアレイ群ＭＣＧが示されている。メモリセルアレイＭＣＡは、複数のメモリセルＭＣを備えている。隣り合うメモリセルアレイＭＣＡ間、並びに、メモリアレイ群ＭＣＧの両端には、センスアンプＳ／Ａが配置されている。センスアンプＳ／Ａは、同一メモリセルアレイ内の隣り合う２本のビット線ＢＬからなるビット線対ＢＬＰに接続されている。さらに、隣り合うメモリセルアレイＭＣＡ間に配置されたセンスアンプＳ／Ａは、両側のメモリセルアレイＭＣＡのビット線対ＢＬＰに接続されている。即ち、各センスアンプＳ／Ａには、４本のビット線ＢＬ（２つのビット線対ＢＬＰ）が接続されている。センスアンプＳ／Ａは、互いに異なるタイミングで２つのビット線対ＢＬＰの一方と接続することができるようにトランスファゲートを有する。
【００１２】
本実施形態では、１本のワード線ＷＬは、ビット線対ＢＬＰのうち一方のビット線ＢＬに接続されたメモリセルＭＣのみを駆動し、このメモリセルＭＣのみに格納されたデータを読み出し、あるいは、このメモリセルＭＣのみにデータを書き込むことができる。
【００１３】
その結果、ＦＢＣメモリセル装置１００をフォールデッド（folded）型のビット線構成にすることができる。フォールデッド型のビット線構成とは、センスアンプがその片側に配置されたメモリセルアレイ内の隣り合うカラムにあるビット線対ＢＬＰに接続された構成をいう。フォールデッド型のビット線構成における読出し動作では、センスアンプは、ビット線対ＢＬＰのうち一方のビット線ＢＬからデータを読み出し、他方のビット線ＢＬからのデータを基準信号（リファレンス）として用いて一方のビット線ＢＬからのデータの “０”または“１”を判別する。
【００１４】
図２は、図１に示す破線枠Ｃの部分の拡大図である。メモリセルアレイＭＣＡは、複数のメモリセルＭＣを備えている。各メモリセルＭＣは、ソース領域およびドレイン領域のそれぞれに接続されるソースコンタクトＳＣおよびドレインコンタクトＤＣを有する。メモリセルＭＣは、ソース−ドレイン方向、即ち、チャネル長方向（Ｘ方向）に配列されており、一列のメモリセルラインＭＣＬを構成する。さらに、メモリセルラインＭＣＬはチャネル幅方向（Ｙ方向）に複数配列されており、１つのメモリセルアレイＭＣＡを構成する。
【００１５】
本実施形態では、隣り合うメモリセルラインＭＣＬにおいて、メモリセルＭＣは１／２ピッチずれている。このセル配置を便宜的に“ピッチずれ配置”という。また、同一のメモリセルラインＭＣＬでは各メモリセルＭＣは、ソース領域からドレイン領域へ向かう方向が同一方向（例えば、Ｘ方向）になるように配列されており、尚且つ、隣り合うメモリセルラインＭＣＬではメモリセルＭＣは、ソース領域からドレイン領域への方向が互いに反対方向になるように配列されている。このセル配置を便宜的に“対向配置”という。さらに、各メモリセルＭＣは、ＳＴＩ（Shallow Trench Isolation）等の素子分離領域ＩＲでその周囲を囲まれており、互いに分離されている。この構成を便宜的に“個別分離構成”という。
【００１６】
ビット線ＢＬは、メモリセルラインＭＣＬごとにメモリセルラインＭＣＬに沿ってＸ方向に延在し、同一のメモリセルラインＭＣＬ内にあるメモリセルＭＣのドレイン領域と電気的に接続されている。ワード線ＷＬは、ソース−ドレイン間を通過するように設けられ、メモリセルラインＭＣＬおよびビット線ＢＬと交差するＹ方向に延在している。また、メモリセルＭＣは“ピッチずれ配置”で配置されているので、ワード線ＷＬは、メモリセルＭＣのチャネル上と素子分離領域上とを交互に通過するようにメモリセルラインＭＣＬと交差している。ソース線ＳＬは、ソース領域上にワード線ＷＬと平行して延在しており、メモリセルＭＣのソース領域に電気的に接続されている。
【００１７】
メモリセルＭＣは“ピッチずれ配置”および“対向配置”で配置されているので、同一のソース線ＳＬがソース領域に接続され尚且つ同一のワード線ＷＬがチャネルを通過するメモリセルＭＣは、隣り合う２本のメモリセルラインＭＣＬのうち一方のみに存在するだけである。即ち、１本のワード線ＷＬの駆動によって、隣り合うメモリセルラインＭＣＬ内の２つのメモリセルＭＣの両方が同時にオン状態になることはなく、一方のセルがオン状態となり、他方のセルはオフ状態を維持する。これは、１本のワード線ＷＬを駆動した場合に、隣り合う２本のビット線ＢＬからなるビット線対ＢＬＰごとに１つのデータが読み出されることを意味する。これにより、ＦＢＣメモリセル装置１００を図１に示すようにフォールデッド型のビット線構成にすることができる。つまり、メモリセルＭＣが“ピッチずれ配置”および“対向配置”で構成されていることによって、ＦＢＣメモリセル装置１００をフォールデッド型のビット線構成にすることができる。尚、“個別分離構成”は、 “対向配置” および“ピッチずれ配置”の実現するために必要な構成である。
【００１８】
図３は、図２に示すＡ−Ａ線に沿ったメモリセルアレイＭＣＡの断面図である。メモリセルアレイＭＣＡは、ｐ型の半導体基板１０と、半導体基板１０上に設けられた絶縁膜２０と、絶縁膜２０上に設けられ、半導体基板１０から電気的に絶縁された半導体層３０を備えている。半導体基板１０および半導体層３０は、例えば、シリコン単結晶からなり、絶縁膜２０は、例えば、シリコン酸化膜からなる。半導体基板１０、絶縁膜２０および半導体層３０は、以下それぞれバルク（Bulk）１０、ＢＯＸ（Buried Oxide）層２０およびＳＯＩ層３０とも呼ぶ。
【００１９】
ＳＯＩ層３０には、ｎ＋型のソース領域３１、ｎ＋型のドレイン領域３３およびｐ型のフローティングボディ領域３５（以下、単に、ボディ領域３５という）が形成されている。ボディ領域３５は、電気的にフローティング状態である。メモリセルＭＣは、各々、ソース領域３１、ドレイン領域３３およびフローティングボディ領域３５を含む。隣り合うメモリセルＭＣ間のＳＯＩ部分にはＢＯＸ層２０に達するように素子分離領域４０が形成されている。これにより、各メモリセルＭＣは、電気的に絶縁されている。
【００２０】
ボディ領域３５上には、ゲート絶縁膜５０が設けられており、ゲート絶縁膜５０上にワード線ＷＬが設けられている。ソース領域３１上には、ソースコンタクトＳＣが設けられ、ソースコンタクトＳＣ上にソース線ＳＬが延在している。ワード線ＷＬおよびソース線ＳＬ上には、層間絶縁膜６０が堆積されている。平坦化された層間絶縁膜６０上にはビット線ＢＬが設けられている。ビット線ＢＬは、ドレインコンタクトＤＣを介してドレイン領域３３に電気的に接続されている。
【００２１】
また、バルク１０の表面には、ｎ型のプレート層７０が形成されている。プレート層７０は、図示していないプレート線ＰＬと接続されており、バルク１０の電位を決定する。
【００２２】
次に、ＦＢＣメモリセルの動作原理を説明する。例えば、図３に示すようにＮ型のＭＩＳＦＥＴからなるメモリセルの書込み／読出しの原理を説明する。ボディ領域３５に正孔が多い状態をデータ”１”とし、逆にボディ領域３５に正孔が少ない状態をデータ”０”と定義する。
【００２３】
データ“１”を書き込むときには、ワード線ＷＬをゲートとするトランジスタ（メモリセルＭＣ）を飽和状態で動作させる。例えば、ワード線ＷＬを約１．５Ｖにし、ビット線ＢＬを約１．５Ｖにする。これにより、ドレイン領域３３とボディ領域３５との境界近傍においてインパクトイオン化が生じ、電子−正孔対が大量に発生する。これらのうち、電子はドレイン領域３３に吸い込まれて行くが、正孔はポテンシャルの低いボディ領域３５に蓄積される。インパクトイオン化によってホールが発生するときの電流とボディ領域３５とソース領域３１との間のｐｎ接合におけるフォワード電流とが等しくなったときにボディ電圧は平衡状態になる。このとき、ボディ電圧は約０．７Ｖである。
【００２４】
データ”０”を書き込むときには、ビット線ＢＬを負の電圧（例えば、約−１．５Ｖ）に引き下げる。これにより、ｐ型のボディ領域３５とｎ型のドレイン領域３３との間のｐｎ接合が順バイアスされるので、ボディ領域３５に蓄えられていた正孔はドレイン領域３３に排出される。これにより、メモリセルＭＣは、データ”０”の状態になる。
【００２５】
データを読み出すときには、ワード線ＷＬを、例えば、約１．５Ｖに設定し、ビット線ＢＬを、例えば、約０．２Ｖに設定する。これにより、トランジスタ（メモリセルＭＣ）を線形領域で動作させ、ボディ効果を利用して電流差を検知する。この電流差によって、メモリセルＭＣに格納されていたデータが“１”であるか”０”であるかを識別することができる。ボディ効果は、ボディ領域３５に蓄えられている正孔数の相違によってトランジスタの閾値電圧(Ｖｔｈ)を変化させる効果である。
【００２６】
本実施形態は、フォールデッド型のビット線構成を有する。よって、読出し動作においては、まず、或る１本のワード線ＷＬを駆動することによって、図１に示すセンスアンプＳ／Ａはビット線対ＢＬＰのうち一方のビット線ＢＬからデータを読み出すことができる。次に、他のワード線ＷＬを駆動することによって、センスアンプＳ／Ａは他方のビット線ＢＬからのデータを基準信号（リファレンス）として読み出すことができる。一方のビット線ＢＬからのデータが基準信号よりも大きいときにデータは“１”であると判断し、このデータが基準信号よりも小さいときにデータ“０”であると判断する。
【００２７】
書込み動作においては、１本のワード線ＷＬを駆動することによって、センスアンプＳ／Ａはビット線対ＢＬＰのうち書込み対象であるビット線ＢＬに接続されたメモリセルＭＣにのみデータを書き込むことができる。
【００２８】
本実施形態によるＦＢＣメモリセル装置１００は、フォールデッド型のビット線構成を有する。これにより、センスアンプＳ／Ａは４本のビット線ＢＬ毎に１個配置すれば足りるので、センスアンプＳ／Ａを含む周辺回路またはロジック回路の占有面積が低減し、ＦＢＣメモリセルのレイアウトの設計が容易になる。また、周辺回路またはロジック回路の占有面積が低減するので、チップ面積全体に対するメモリセルの占有率が上昇する。
【００２９】
図７に示すオープンビット線方式のダブルエンド型ＦＢＣメモリセルにおいては、両端のメモリセルアレイＭＣＡのセル密度が低かったが、本実施形態では、総てのメモリセルアレイＭＣＡのセル密度を等しくするようにメモリセルＭＣを配置することができる。
【００３０】
本実施形態では、隣り合うメモリセルＭＣのソースが共通化されていないものの、センスアンプＳ／Ａは４本のビット線ＢＬ毎に１個配置すれば足り、さらに、両端のメモリセルアレイＭＣＡのセル密度が半減することもないので、センスアンプＳ／Ａが２本のビット線ＢＬ毎に必要なオープンビット線方式のダブルエンド型ＦＢＣメモリセルに比べ、セル占有率が高い。
【００３１】
尚、ＤＲＡＭでは、フォールデッド型のビット線構造は一般に用いられている。しかし、ＦＣＢメモリセルは、ＤＲＡＭのメモリセルとは構成において大きく異なるため、従来、フォールデッド型に構成することができず、オープンビット線構成を採用せざるを得なかった。
【００３２】
オープンビット線構成とは、センスアンプがその両側に配置されたメモリセルアレイ内の同一カラムにあるビット線対に接続された構成をいう。オープンビット線構成における読出し動作では、センスアンプは、両側のメモリセルアレイの各ビット線からデータを読み出し、一方のデータを基準信号（リファレンス）として用いて他方データの “０”または“１”を判別する。
【００３３】
本発明の発明者は、ＦＢＣの各メモリセルＭＣを“個別分離構成”にし、さらに、メモリセルＭＣの配置を“ピッチずれ配置”かつ“対向配置”にすることによって、ＦＣＢメモリセルにフォールデッド型のビット線構造を導入可能であることを見出した。
【００３４】
（第２の実施形態）
図４は、本発明に係る第２の実施形態に従ったＦＢＣメモリ装置２００の断面図である。ＦＢＣメモリ装置２００の平面図は、図１および図２と同様であるので省略する。第２の実施形態は、ワード線が２層に亘って設けられている点で第１の実施形態と異なる。ＦＢＣメモリ装置２００は、第１層目のワード線ＷＬ１および第２層目のワード線ＷＬ２を備えている。ワード線ＷＬ１は、ボディ領域３５上に形成され、ワード線ＷＬ２は、ビット線ＢＬ上にワード線ＷＬ１と平行して設けられている。ワード線ＷＬ２は、ワード線ＷＬ１と所定の距離ごとに電気的に接続されている。
【００３５】
ワード線ＷＬ１とＳＯＩ層３０との仕事関数差を小さくするために、ワード線ＷＬ１はＳＯＩ層３０と同質の材料からなることが好ましい。例えば、ＳＯＩ層３０がシリコン単結晶である場合には、ワード線ＷＬ１はドープトポリシリコンであることが好ましい。
【００３６】
しかし、ドープトポリシリコンは金属よりも高抵抗であるため、ワード線ＷＬ１の時定数が大きくなってしまう。これは、メモリセルＭＣの読出し／書込みなどの動作を遅延させる原因となる。
【００３７】
そこで、本実施形態では、金属から成るワード線ＷＬ２をワード線ＷＬ１とは別層に設けることによって、ワード線全体の時定数を低下させている。これにより、メモリセルＭＣの読出し／書込みなどの動作を高速化させることができる。
【００３８】
（第３の実施形態）
図５は、本発明に係る第３の実施形態に従ったＦＢＣメモリ装置３００の断面図である。第３の実施形態は、ＦＢＣメモリセル部がＳＯＩに形成され、その周辺回路またはロジック部がバルクに設けられている。第３の実施形態において、ＦＢＣメモリセル部は第１または第２の実施形態に従った構成を有してよい。
【００３９】
ＦＢＣメモリセル部では、バルク１０上にＢＯＸ層２０が設けられ、ＢＯＸ層２０上にＳＯＩ層３０が設けられている。ＳＯＩ層３０にメモリセルＭＣが形成されるので、メモリセルＭＣはバルク１０から電気的に絶縁されている。これにより、ボディ領域３５が電気的にフローティング状態となり得る。
【００４０】
一方で、周辺回路またはロジック部では、ＢＯＸ層２０が形成されておらず、ｐ型ＦＥＴおよびｎ型ＦＥＴは、バルク１０に設けられたウェル拡散層内に形成されている。尚、図５では、ｐ型ＦＥＴおよびｎ型ＦＥＴを各１つずつだけ示しているが、これらを多数組み合せることによって、周辺回路またはロジック部に必要な論理回路が形成され得る。
【００４１】
部分的にＳＯＩ層を有する半導体基板（以下、部分ＳＯＩ基板という）を製造する方法は、例えば、ＳＩＭＯＸ（Separation by IMplanted OXygen）法でよい（方法１）。あるいは、貼り合せ法によりＳＯＩ基板を形成した後、周辺回路またはロジック部の形成領域のみＢＯＸ層を取り除き、その部分にエピタキシャル成長によってシリコン単結晶を成長させてもよい（方法２）。
【００４２】
通常、周辺回路またはロジック部におけるシリコンの結晶性の品質のスペックはメモリセル部のそれよりも緩い。よって、周辺回路またはロジック部にシリコンをエピタキシャル成長させる方法２は、比較的採用し易いと考えられる。
【００４３】
次に、第３の実施形態の効果を説明する。ＦＢＣメモリは、通常、ＳＯＩ基板上に形成されているので、ＦＢＣメモリを制御するロジック回路やＦＢＣメモリの周辺回路も同一のＳＯＩ基板上に形成することが好ましい。しかし、メモリセルを制御するロジック回路あるいはその周辺回路の多くは、通常、バルクシリコン上に形成することを前提に設計されている。これらのレイアウトの設計情報は、ライブラリ化され、製品の仕様に適合した動作を実現するように選択される。
【００４４】
バルクシリコン用の設計情報をＳＯＩ基板に適用すると、ロジック回路あるいは周辺回路にフローティングボディが形成され、このフローティングボディに電荷が貯まることによって特性が不安定になる。即ち、ロジック回路あるいは周辺回路の特性に履歴現象(Hysteresis)が生じる。例えば、トランジスタの３端子(ドレイン、ソース、ゲート)にある電圧を印加したときのこのトランジスタの応答は、この電圧を印加する前に３端子に印加された電圧に依存する。
【００４５】
従って、ＳＯＩ基板上に周辺回路やロジック回路を形成する場合には、回路設計者は、このような履歴現象をも考慮して、正しく回路が動作するように設計しなければならない。あるいは、ボディ領域３０を一定の電圧に固定するようにボディコンタクトを設ける必要が生じる。その結果、回路設計の際に、従来のレイアウトライブラリは使用不可能となり、ロジック回路や周辺回路をＳＯＩ基板上に形成するためにレイアウトライブラリの設計情報を変更しなければならない。
【００４６】
本実施形態によれば、周辺回路またはロジック部がバルク１０に形成されているので、回路設計者は、履歴現象を考慮する必要がなく、既存のレイアウトライブラリを用いて回路を設計することができる。これにより、例えば、ＳｏＣ(System On Chip)のレイアウトを比較的容易に設計することができる。
【００４７】
（第４の実施形態）
図６は、本発明に係る第４の実施形態に従ったＦＢＣメモリ装置４００の断面図である。第４の実施形態は、周辺回路またはロジック部の一部がＳＯＩ層３０上に設けられている点で第３の実施形態と異なる。第４の実施形態において、ＦＢＣメモリセル部は第１または第２の実施形態に従った構成を有してよい。
【００４８】
周辺回路またはロジック部の一部がＳＯＩ層３０に形成されているので、この一部の周辺回路またはロジック部の設計は既存のレイアウトライブラリとは異なる設計情報に変更する必要がある。しかし、ＳＯＩ層３０上に形成された周辺回路またはロジック部は非常に高速に動作することが可能となる。また、周辺回路またはロジック部の他の部分については、バルク１０に形成されるので、回路設計の際に既存のレイアウトライブラリを用いることができる。
【００４９】
このように、第４の実施形態では、例えば、ＳｏＣ(System On Chip)の周辺回路またはロジック部の一部を選択的にＳＯＩ層３０またはバルク１０に形成することができる。
【図面の簡単な説明】
【００５０】
【図１】本発明に係る第１の実施形態に従ったＦＢＣメモリ装置１００の平面図。
【図２】図１に示す破線枠Ｃの部分の拡大図。
【図３】図２に示すＡ−Ａ線に沿ったメモリセルアレイＭＣＡの断面図。
【図４】本発明に係る第２の実施形態に従ったＦＢＣメモリ装置２００の断面図。
【図５】本発明に係る第３の実施形態に従ったＦＢＣメモリ装置３００の断面図。
【図６】本発明に係る第４の実施形態に従ったＦＢＣメモリ装置４００の断面図。
【図７】オープンビット線構成を有し、かつ、ダブルエンド型のＦＢＣメモリ装置の平面図。
【符号の説明】
【００５１】
１００  ＦＢＣメモリ装置
ＭＣＧ  メモリアレイ群
ＭＣＡ  メモリセルアレイ
ＭＣＬ  メモリセルライン
ＭＣ  メモリセル
ＢＬ  ビット線
ＷＬ  ワード線
ＳＬ  ソース線
１０  バルク
２０  ＢＯＸ層
３０  ＳＯＩ層
３１  ソース領域
３３  ドレイン領域
３５  ボディ領域
【図１】
2005251791.tif 000003
【図２】
2005251791.tif 000004
【図３】
2005251791.tif 000005
【図４】
2005251791.tif 000006
【図５】
2005251791.tif 000007
【図６】
2005251791.tif 000008
【図７】
2005251791.tif 000009