(57)【要約】【課題】  ＳＲＡＭにキャパシタを付設した際のノード配線におけるパターン変更や製造工程数の増加を防止する一方で、ノード配線での信頼性を高めた半導体集積回路装置を提供する。【解決手段】  半導体基板１００上に形成された層間絶縁膜１２１に形成された溝内に埋め込まれ、表面が当該層間絶縁膜の表面と同一面に形成されたノード配線Ｎ１（下部容量電極）と、層間絶縁膜１２１の表面上に平坦に形成された容量絶縁膜１３１と、その上に平坦に形成された上部容量電極１３２とで構成されるキャパシタＣ１（Ｃ２）を備える。ノード配線Ｎ１の表面が平坦であるため、容量絶縁膜１３１と上部容量電極１３２の薄膜化が実現でき、キャパシタの信頼性を向上し、かつ上層配線の平坦化を図って微細化が可能になる。【選択図】  図７
2005183420.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された層間絶縁膜に形成された溝内に埋め込まれ、表面が前記層間絶縁膜の表面と同一面に形成された下部容量電極と、前記下部容量電極を含む前記層間絶縁膜の表面上に平坦に形成された容量絶縁膜と、前記容量絶縁膜上に平坦に形成された上部容量電極とで構成されるキャパシタを備えることを特徴とする半導体集積回路装置。
【請求項２】
前記下部容量電極は、前記層間絶縁膜の下層に形成された回路素子に接続された配線の少なくとも一部で構成され、前記キャパシタの静電容量を前記回路素子の配線に寄生させる構成であることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記回路素子はメモリセルを構成するトランジスタであり、前記下部容量電極は当該メモリセルの配線で構成されていることを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
前記メモリセルはＳＲＡＭであり、当該ＳＲＡＭは少なくともゲートとドレインとを一対のノード配線によって交差接続した一対の駆動トランジスタを備えており、前記キャパシタは前記一対のノード配線にそれぞれ接続される一対のキャパシタであり、前記キャパシタの前記下部容量電極は前記各ノード配線で構成されていることを特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】
前記ＳＲＡＭは、前記一対のノード配線と一対のデジット線との間にそれぞれ接続される一対の転送トランジスタと、前記一対の駆動トランジスタにそれぞれ接続される一対の負荷トランジスタとを備える６トランジスタ構成のＳＲＡＭで構成されていることを特徴とする請求項４に記載の半導体集積回路装置。
【請求項６】
前記上部容量電極は、前記ノード配線を覆う領域に形成されていることを特徴とする請求項４又は５に記載の半導体集積回路装置。
【請求項７】
前記上部容量電極はメモリセル領域のうち、上層配線との電気接続を行う領域以外の領域にわたって形成されていることを特徴とする請求項３ないし６のいずれかに記載の半導体集積回路装置。
【請求項８】
前記上層配線はデジット線であることを特徴とする請求項７に記載の半導体集積回路装置。
【請求項９】
前記ＳＲＡＭは、少なくとも１つ以上のメモリセルと、前記メモリセルを上層の電源線及び接地線に電気接続するための吊り部とを配列した構成とされ、前記上部容量電極は前記吊り部の一部領域にまで延長され、この一部領域において前記電源線又は接地線に電気接続されていることを特徴とする請求項３ないし８のいずれかに記載の半導体集積回路装置。
【請求項１０】
前記上部容量電極は厚みがほぼ１０〜２００ｎｍであることを特徴とする請求項１ないし９のいずれかに記載の半導体集積回路装置。
【請求項１１】
前記メモリセルを構成するトランジスタ上に順次第１配線層、第２配線層、第３配線層が多層に形成され、前記第１配線層で前記ノード配線、電源線、接地線が構成され、前記第２配線層で前記上部容量電極が構成され、前記第３配線層で前記上層配線としてのデジット線が構成されていることを特徴とする請求項７ないし１０のいずれかに記載の半導体集積回路装置。
【請求項１２】
前記一対のキャパシタの各上部容量電極は接地電位に固定されることを特徴とする請求項４ないし１１のいずれかに記載の半導体集積回路装置。
【請求項１３】
前記一対のキャパシタの各上部容量電極は相互に接続されるとともにフローティング状態であることを特徴とする請求項４ないし１１のいずれかに記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は配線構造内に容量素子としてのキャパシタを備える半導体集積回路装置に関し、特にキャパシタを備えるＳＲＡＭ（Static Random Access Memory ）に適用して好適な半導体集積回路装置に関するものである。
【背景技術】
【０００２】
近年の半導体集積回路装置では電源電圧を1.0 〜2.1 Ｖ程度に低電圧化することが進められており、これに伴い各種素子サイズや配線幅サイズの微細化が図られている。例えばＳＲＡＭではメモリセルサイズの縮小化やこれに接続される配線幅サイズの縮小化が図られている。このように配線幅サイズやメモリセルサイズが縮小化されると、素子間を接続する配線の抵抗が低減されるため高速動作の点では有効になるが、逆に配線容量が増加して素子特性上の不利が生じることがある。例えば、図１０に示す６個のＭＯＳトランジスタＱ１〜Ｑ６で構成されるＳＲＡＭセルでは、相反的にオン・オフ動作する一対の駆動トランジスタＱ３，Ｑ４のゲートとドレインとを交差接続する配線Ｎ１，Ｎ２（以下、本明細書ではこれらの配線Ｎ１，Ｎ２をノード配線と称しており、このノード配線とは負荷トランジスタＱ１と駆動トランジスタＱ３の各ドレインが接続されるノードと、負荷トランジスタＱ２と駆動トランジスタＱ４の各ドレインが接続されるノードのそれぞれに接続される配線のことを意味する）に寄生する容量（以下、ノード容量と称する）を利用してデータの蓄積を行っている。しかしながら、メモリセルサイズや配線幅サイズの縮小に伴ってノード容量を形成する拡散層（ゲート面積）が小さくなり、ノード容量も低下されることになってソフトエラーの問題が生じる。このソフトエラーはメモリセルに対してα線や中性子線が照射されたときに、ノード容量によって蓄積されていたデータ電荷が半導体基板側に逃げてしまい、データが消失してしまうことである。
【０００３】
このようなソフトエラーに対し、特許文献１に記載の技術では、メモリセルを構成している対をなす駆動トランジスタの各ノード配線（図１０の例ではノード配線Ｎ１，Ｎ２）を一部において絶縁層を介して積層する構造とし、この積層した部分においてキャパシタを構成し、このキャパシタによりノード配線に寄生する容量、すなわちノード容量を増加させるというものである。ノード容量の増加によって蓄積されるデータ電荷も増加されるため、メモリサイズを大きくすることなく、ソフトエラー耐性の高いＳＲＡＭを得ることが可能になる。
【０００４】
また、同様にメモリセルのノード容量を増加するために特許文献２の技術では、半導体基板上に形成した絶縁膜に溝を形成してこの溝内に導電膜を埋め込んでノード配線を形成するとともに、このノード配線の一部にプラグ状の第１電極を形成し、この第１電極の上端部を所要の高さにわたって露出した上で、この露出した部分を覆うように容量絶縁膜と第２電極とを順次形成する技術を提案している。この特許文献２では、第１電極の上面と側面を利用してキャパシタを構成しているので、第２電極との対向面積を大きくできノード容量を増加する上で有利になる。また、第１電極上においては容量絶縁膜及び第２電極が平坦となっているため、キャパシタを構成する容量絶縁膜を均一な膜厚に形成でき、キャパシタの信頼性を向上することが可能になる。
【特許文献１】特開平１０−１６３４４０号公報
【特許文献２】特開２００２−３２４８５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１の技術では、対をなす駆動トランジスタの各ノード配線を積層構造にする必要があるため、ノード配線を２層に形成しなければならない。そのため、両ノード配線を同一層で形成しているこれまでのＳＲＡＭに比較すると、ノード配線のパターンを変更しなければならず、また、上層側に形成したノード配線をトランジスタと接続するためのコンタクトを製造する工程が必要となり、製造工程数が増加してしまうという問題が生じる。さらに、両ノード配線の交差領域でのみキャパシタが構成されるため、対向する電極の面積を大きくとることが難しく、ノード容量の増加には限界がある。
【０００６】
特許文献２の技術では、対をなす駆動トランジスタの両ノード電極を同一層で形成しているため、従来のＳＲＡＭのノード配線のパターンを変更することなくノード容量の増加が可能になる。しかしながら、形成されたキャパシタは、第１電極の上面においては容量絶縁膜や第２電極が平坦に形成されているものの、ノード容量を増加させるために第１電極の上端部を所要の高さにわたって露出しているため、第１電極の側面及びその周囲に沿って容量絶縁膜及び第２電極に段部が生じてしまう。そのため、メモリセルやノード配線の配線幅のサイズを縮小化し、これに伴って容量絶縁膜やノード配線の膜厚を薄膜化した場合に、当該段部において容量絶縁膜や第２電極に段切れが発生し易くなり、メモリセルの製造歩留り低下や、信頼性低下の原因となる。
【０００７】
本発明の目的は、キャパシタをＳＲＡＭに付設したときに、キャパシタが接続されるノード配線におけるパターン変更や製造工程数の増加を防止する一方で、ノード配線における信頼性を高めた半導体集積回路装置を提供するものである。
【課題を解決するための手段】
【０００８】
本発明は、半導体基板上に形成された層間絶縁膜に形成された溝内に埋め込まれ、表面が当該層間絶縁膜の表面と同一面に形成された下部容量電極と、この下部容量電極を含む層間絶縁膜の表面上に平坦に形成された容量絶縁膜と、この容量絶縁膜上に平坦に形成された上部容量電極とで構成されるキャパシタを備えることを特徴とする。ここで、下部容量電極は層間絶縁膜の下層に形成された回路素子に接続された配線の少なくとも一部で構成され、キャパシタの静電容量を当該回路素子の配線に寄生させる構成とする。
【０００９】
また、本発明においては、回路素子はＳＲＡＭのメモリセルを構成するトランジスタであり、下部容量電極は当該メモリセルの配線で構成されることが好ましい。特に、ＳＲＡＭは少なくともゲートとソースとを一対のノード配線によって交差接続した一対の駆動トランジスタを備えており、キャパシタは各ノード配線に接続される一対のキャパシタとして構成され、各キャパシタの下部容量電極は当該ノード配線で構成されることが好ましい。
【発明の効果】
【００１０】
本発明の半導体集積回路装置によれば、キャパシタの下部容量電極はその下層の層間絶縁膜に形成された埋め込み配線として構成され、しかも下部容量電極の表面は当該層間絶縁膜の表面と同一面となるように平坦化されているので、その上に形成される容量絶縁膜及び上部容量電極も平坦に形成でき、容量絶縁膜及び上部容量電極を薄く形成した場合でも段切れ等の不具合が生じるおそれはなく、信頼性の高いキャパシタを得ることができるとともに、容量絶縁膜のさらなる薄型化が実現でき、容量値を増大する上で有効になる。さらに、容量絶縁膜及び上部容量電極を薄く形成することで、その上に形成される上層の層間絶縁膜の表面の平坦性への影響は殆どなく、その上に形成される上層配線層の平坦性も確保され、信頼性のある上層配線層が形成可能になる。
【００１１】
また、本発明の半導体集積回路装置をＳＲＡＭに適用した場合には、ノード配線で下部容量電極が構成されるため、キャパシタの容量を当該ノード配線に寄生させることができる。ノード配線のパターンを変更し、あるいは多層化する必要はなくなり、しかもＳＲＡＭのセルサイズを縮小し、配線幅サイズを縮小した場合でも、接続されたキャパシタの容量によってＳＲＡＭの両ノード配線でのノード容量が増加され、データ蓄積電荷が増加され、α線等に対するソフトエラー耐性が向上できる。
【発明を実施するための最良の形態】
【００１２】
本発明にかかるＳＲＡＭは、一対の駆動トランジスタと、一対のノード配線と一対のデジット線との間にそれぞれ接続される一対の転送トランジスタと、一対の駆動トランジスタにそれぞれ接続される一対の負荷トランジスタとを備える６トランジスタ構成のＳＲＡＭで構成されることが好ましい。
【００１３】
また、本発明における上部容量電極は、ＳＲＡＭのノード配線を覆う領域に形成されており、特に、メモリセル領域のうち、上層配線との電気接続を行う領域以外の領域にわたって形成されていることが好ましい。この場合、キャパシタの上部容量電極は接地電位に固定され、あるいは一対のキャパシタの上部容量電極が相互に接続されてフローティング状態とされることが好ましい。また、上層配線は例えばデジット線である。
【００１４】
また、本発明にかかるＳＲＡＭは、少なくとも１つ以上のメモリセルと、当該メモリセルを上層の電源線及び接地線に電気接続するための吊り部とを配列した構成とされ、上部容量電極は吊り部の一部領域にまで延長され、この一部領域において電源線又は接地線に電気接続される構成とする。
【実施例１】
【００１５】
次に、本発明の実施例を図面を参照して説明する。図１は本発明を６個のＭＯＳトランジスタＱ１〜Ｑ６で構成したＳＲＡＭに適用した実施例の等価回路図である。同図に示すように、１本のワード線ＷＬに対し２本のデジット線ＤＬ１，ＤＬ２が交差されており、これらの交差領域にメモリセルＭＣが構成されている。メモリセルＭＣはＰチャネルＭＯＳトランジスタからなる負荷トランジスタＱ１，Ｑ２と、ＮチャネルＭＯＳトランジスタからなる駆動トランジスタＱ３，Ｑ４と、データをデジット線ＤＬ１，ＤＬ２に対して転送するＮチャネルＭＯＳトランジスタからなる転送トランジスタＱ５，Ｑ６とで構成されている。そして、負荷トランジスタＱ１，Ｑ２のソースは電源ＶＤＤに接続され、ドレインは駆動トランジスタＱ３，Ｑ４のドレインに接続され、ゲートは駆動トランジスタＱ３，Ｑ４のゲートに接続される。また、駆動トランジスタＱ３，Ｑ４のソースは接地ＧＮＤに接続される。前記駆動トランジスタＱ３，Ｑ４のドレインはそれぞれノード配線Ｎ１，Ｎ２によって対向する駆動トランジスタＱ４，Ｑ３のゲートに接続される。また、各駆動トランジスタＱ３，Ｑ４のドレインは転送トランジスタＱ５，Ｑ６を介してそれぞれデジット線ＤＬ１，ＤＬ２に接続されている。これら転送トランジスタＱ５，Ｑ６の各ゲートはワード線ＷＬに接続されている。さらに、前記ノード配線Ｎ１，Ｎ２には接地ＧＮＤとの間に構成されるキャパシタＣ１，Ｃ２が接続されている。
【００１６】
図２は本発明のＳＲＡＭのレイアウト図であり、図１に示したメモリセルＭＣは図２に破線で区画して示すように、多数個のメモリセルＭＣがＸ方向及びＹ方向にマトリクス状に配列されているが、Ｘ方向には複数のメモリセル単位置きに各メモリセルを電源ＶＤＤ、接地ＧＮＤに接続するための吊り部ＴＵが配置されている。そして、前記各メモリセルＭＣ上にはデジット線ＤＬ１，ＤＬ２がそれぞれ対をなしてＹ方向に延長され、前記吊り部ＴＵ上にはＹ方向に延びる電源線ＶＤＤＬと、接地線ＧＮＤＬが各１本ずつ配列される。なお、図１に示した前記ワード線ＷＬは、図２には表れないが、下層領域においてポリシリコンからなるワード線がＸ方向に延長されるとともに、上層領域には下層のワード線に導通されているメタルからなるワード線がＸ方向に延長されている。
【００１７】
前記ＳＲＡＭのうち、図２に一点鎖線で囲った領域の１つのメモリセルＭＣと１つの吊り部ＴＵについて説明する。図３〜図６はそれぞれメリセルＭＣと吊り部ＴＵにおける、拡散層及びゲート層、第１配線層、容量電極層、第２配線層のレイアウトである。また、図７及び図８は図６のＡ−Ａ’線、Ｂ−Ｂ’線に沿う断面図である。
【００１８】
図３は拡散層及びゲート層を示す平面図である。Ｎ型拡散層１０３とＰ型拡散層１０４とゲート電極１０６とでメモリセルＭＣにトランジスタＱ１〜Ｑ６が形成される。なお、吊り部ＴＵではＮ型拡散層１０３上に交差するようにゲート電極１０６の一部が形成されているが、ここにはトランジスタは形成されていない。図３の断面構造について図７及び図８を参照すると、シリコン基板１００にフィールド絶縁膜１０１が形成され、このフィールド絶縁膜１０１で囲まれる領域に前記Ｎ型拡散層１０３と、Ｐ型拡散層１０４が形成される。この実施例ではＮ型シリコン基板１００の一部にＰ型ウェル１０２が形成され、このＰ型ウェル１０２内に前記Ｎ型拡散層１０３が形成される。前記シリコン基板１００の表面には薄いシリコン酸化膜が形成され、その上にポリシリコン膜が形成され、これらの膜を所要のパターンに形成することでゲート絶縁膜１０５と前記ゲート電極１０６が形成される。また、この実施例ではゲート電極１０６の両側面にはサイドウォール１０７が形成されており、ＭＯＳトランジスタはＬＤＤ構造のＭＯＳトランジスタとして構成されているが、ここでは説明を簡略化するためにＬＤＤ層の図示は省略している。これにより、メモリセルＭＣでは、前記各拡散層とゲート電極とで前記６個のトランジスタＱ１〜Ｑ６が形成される。また、転送トランジスタＱ５，Ｑ６のゲート電極はＸ方向に延長されてワード線ＷＬとして構成される。このワード線ＷＬは吊り部をＸ方向に横切るように延長されている。
【００１９】
図４は第１配線層を示す平面図である。前記トランジスタＱ１〜Ｑ６につながる第１ビアＶ１が複数箇所に形成され、この第１ビアＶ１により接続される第１配線層Ｈ１が所要のパターンに形成される。すなわち、図４の断面構造について図７及び図８を参照すると、図３に示した前記ゲート電極１０６上には全面にわたって第１層間絶縁膜１１１が形成され、この第１層間絶縁膜１１１には前記各拡散層１０３，１０４及び吊り部ＴＵでのゲート電極につながる複数の第１ビアＶ１が形成される。この第１ビアＶ１は前記第１層間絶縁膜１１１に開口したスルーホール内にＴｉＮ（窒化チタン）等のバリア金属膜１１２を形成し、その内部にＷ（タングステン）等の配線金属１１３を埋設し、表面をＣＭＰ法（化学的機械研磨法）によって第１層間絶縁膜１１１の表面と同一面になるように平坦化処理して形成する。さらに、その上に第２層間絶縁膜１２１が形成され、この第２層間絶縁膜１２１に図４に示した第１配線層Ｈ１が形成される。
【００２０】
前記第１配線層Ｈ１はいわゆる埋め込み配線として形成されており、前記第２層間絶縁膜１２１のほぼ全厚さにわたって所要パターンの溝を形成し、この溝内にＴｉＮ等のバリア金属膜１２２を形成し、その内部にＷ等の配線金属１２３を埋設し、表面をＣＭＰ法によって第２層間絶縁膜１２１の表面と同一面となるように平坦化処理して形成される。したがって、この第１配線層Ｈ１では、上面が第２層間絶縁膜１２１の表面から上方に突出されることはない。
【００２１】
再度図４を参照すると、この第１配線層Ｈ１は、一部においてメモリセルＭＣにおいては前記各トランジスタＱ１〜Ｑ６のソース、ドレイン及びゲートを相互に接続するノード配線Ｎ１，Ｎ２として形成される。すなわち、負荷トランジスタＱ１のソースと駆動トランジスタＱ３のソースと転送トランジスタＱ５のソースをそれぞれ駆動トランジスタＱ４のゲートに接続する第１のノード配線Ｎ１と、負荷トランジスタＱ２のソースと駆動トランジスタＱ４のソースと転送トランジスタＱ６のソースをそれぞれ駆動トランジスタＱ３のゲートに接続する第２のノード配線Ｎ２として形成される。また、第１配線層Ｈ１の他の一部は下層電源線ＵＶＤＤＬとして、及び下層接地線ＵＧＮＤＬとして構成される。さらに、第１配線層Ｈ１のさらに他の一部は、後述するように最上層に形成されるデジット線ＤＬ１，ＤＬ２に電気接続する中継電極Ｔ１１として構成される。
【００２２】
一方、図４に示すように、吊り部ＴＵにおいては、前記第１配線層Ｈ１は前記メモリセルＭＣから延長されている下層電源線ＵＶＤＤＬと下層接地線ＵＧＮＤＬが配設され、他の一部は図には表れない上層のメタルワード線に電気接続する中継電極Ｔ１２として構成される。
【００２３】
図５は第２配線層を示す平面図である。図５の断面構造について図７及び図８を参照すると、第２層間絶縁膜１２１の表面上で前記埋め込み配線としての第１配線層Ｈ１の表面上に薄く平坦な容量絶縁膜１３１が形成され、その上に薄い膜厚の平坦な第２配線層Ｈ２からなる上部容量電極１３２が形成される。この第２配線層Ｈ２、すなわち上部容量電極１３２は、メモリセルＭＣにおいては前記中継配線Ｔ１１が存在する領域を除くほぼメモリセルＭＣの全領域を覆うように形成される。また、吊り部ＴＵでは後述するように最上層の電源線ＶＤＤＬにつながる第２ビアＶ２と干渉することがない領域に形成される。そして、第１配線層Ｈ１、容量絶縁膜１３１、第２配線層Ｈ２（上部容量電極１３２）が厚み方向に重畳される領域ではこれらでキャパシタＣ１，Ｃ２が構成される。すなわち、第１配線層Ｈ１のうちノード配線Ｎ１，Ｎ２として形成された部分が下部容量電極として構成され、その上に設けられた容量絶縁膜１３１と、さらに厚み方向に重ねられた上部容量電極１３２とでキャパシタＣ１，Ｃ２が構成されることになり、これらのキャパシタＣ１，Ｃ２は図１に示したＳＲＡＭの両ノード配線Ｎ１，Ｎ２に接続された構成とされる。
【００２４】
再度図５を参照すると、前記第２配線層Ｈ２上には第２ビアＶ２が形成される。この第２ビアＶ２は、前記メモリセルＭＣにおいては前記中継電極Ｔ１１上の位置に配設され、前記吊り部ＴＵにおいては前記中継電極Ｔ１２上、電源線ＶＤＤＬ上、接地線ＧＮＤＬ上、及び前記上部容量電極１３２上にそれぞれ配設される。図７及び図８に示すように、第２配線層Ｈ２上に第３層間絶縁膜１４１が形成され、この第３層間絶縁膜１４１に第２ビアＶ２が形成される。この第２ビアＶ２は第３層間絶縁膜１４１に開口したスルーホール内にＴｉＮ等のバリア金属膜１４２を形成し、その内部にＷ等の配線金属１４３を埋設し、表面を第３層間絶縁膜１４１の表面と同一面となるように平坦化処理する。
【００２５】
図６は第３配線層を示す平面図である。この第３配線層Ｈ３は、メモリセルＭＣにおいてはデジット線ＤＬ１，ＤＬ２が形成される。また、吊り部ＴＵにおいては電源線ＶＤＤＬ、接地線ＧＮＤＬ、さらに図には示されないが上層のメタルワード線に接続される中継電極Ｔ３が形成される。これらの配線層はそれぞれ前記第２ビアＶ２を介して下層の配線に電気接続されており、メモリセルＭＣにおいては、デジット線ＤＬ１，ＤＬ２は第２ビアＶ２、中継電極Ｔ１１、第１ビアＶ１を介して転送トランジスタＱ５，Ｑ６の各ドレインに接続される。すなわち、図６の断面構造について図７及び図８を参照すると、前記第３層間絶縁膜１４１の表面上にＴｉＮ／Ａｌ（アルミニウム）／ＴｉＮ等の多層構造の第３配線層Ｈ３を所要のパターンに形成する。電源線ＶＤＤＬは第２ビアＶ２、下層電源線ＵＶＤＤＬ、第１ビアＶ１を介して負荷トランジスタＱ１，Ｑ２の各ソースに接続される。接地線ＧＮＤＬは第２ビアＶ２を介して上部容量電極１３２に接続され、あるいは第２ビアＶ２、下層接地線ＵＧＮＤＬ、第１ビアＶ１を介して駆動トランジスタＱ３，Ｑ４のソースに接続される。第３配線層Ｈ３の中継電極Ｔ３は第２ビアＶ２、中継電極Ｔ１１、第１ビアＶ１を介してワード線ＷＬに接続され、ワード線ＷＬを上層のメタルワード線ＭＷＬに接続してその低抵抗化を行っている。
【００２６】
以上の構成のＳＲＡＭでは、ノード配線Ｎ１，Ｎ２を形成している下部容量電極としての第１配線層Ｈ１と、その直上に重ねられた容量絶縁膜１３１と、第２配線層Ｈ２で構成される上部容量電極１３２とでキャパシタＣ１，Ｃ２が構成され、また上部容量電極１３２は接地線ＧＮＤＬに接続されているため両駆動トランジスタＱ３，Ｑ４の各ソースにつながるノード配線Ｎ１，Ｎ２にキャパシタＣ１，Ｃ２が並列に接続された構成となる。そのため、ＳＲＡＭのセルサイズを縮小し、配線幅サイズを縮小した場合でも、接続されたキャパシタの容量によってＳＲＡＭの両ノード配線Ｎ１，Ｎ２でのノード容量が増加され、データ蓄積電荷が増加され、α線等に対するソフトエラー耐性が向上できる。また、対をなすノード配線Ｎ１，Ｎ２は特許文献１の技術のように２層に形成する必要がなく、単一層で構成できるためノード配線の製造が複雑化するようなことはない。
【００２７】
その一方で、キャパシタＣ１，Ｃ２の下部容量電極を構成している第１配線層はＨ１、第２層間絶縁膜１２１に形成した埋め込み配線で形成されており、しかも第１配線層Ｈ１の表面は第２層間絶縁膜１２１の表面と同一面となるように平坦化されている。そのため、その上に形成する容量絶縁膜１３１及び第２配線層Ｈ２の上部容量電極１３２も平坦に形成でき、これら容量絶縁膜１３１及び上部容量電極１３２を薄く形成した場合でも特許文献２の技術のように段切れ等の不具合が生じるおそれはなく、信頼性の高いキャパシタを得ることができるとともに、容量絶縁膜１３１のさらなる薄型化が実現でき、容量値を増大する上で有効になる。
【００２８】
さらに、容量絶縁膜１３１及び上部容量電極１３２を薄く形成することで、その上に形成される第３層間絶縁膜１４１の表面の平坦性への影響は殆どなく、その上に形成される第３配線層Ｈ３の平坦性も確保され、第３配線層Ｈ３の配線幅サイズを縮小した場合でも信頼性のある配線層が形成可能になる。実施例１では、容量絶縁膜１３１の膜厚は１０〜２０ｎｍ、上部容量電極１３２の膜厚は５０〜２５００ｎｍ、好ましくは１０〜２００ｎｍであり、第３層間絶縁膜１２１の表面における第３配線層Ｈ３の段差をほぼ０にでき、平坦性を向上することが可能である。
【００２９】
前記実施例１では、キャパシタＣ１，Ｃ２の上部容量電極１３２を接地した例を示したが、図９に示すように、上部容量電極１３２をフローティングにした回路構成としてもよい。上部容量電極１３２をフローティングにするためには、図５及び図６に示した第２ビアＶ２のうち、吊り部ＴＵにおいて接地線ＧＮＤＬと上部容量電極１３２とを接続する第２ビアＶ２を取り除くようにすればよい。あるいは吊り部ＴＵにおいて上部電極配線１３２を形成しないようにすればよい。この実施例の場合にはキャパシタＣ１，Ｃ２の各上部容量電極１３２は共通であるから、２つのキャパシタＣ１，Ｃ２はノード配線Ｎ１，Ｎ２間に直列に接続されることになる。このようにすることで付加容量値を低減できるという効果が得られる。
【００３０】
実施例１では本発明のキャパシタをＳＲＡＭに適用した例を示したが、半導体集積回路装置のキャパシタであればＳＲＡＭに限定されるものではない。
【図面の簡単な説明】
【００３１】
【図１】本発明を適用したＳＲＡＭの等価回路図である。
【図２】実施例のＳＲＡＭのレイアウト図である。
【図３】メリセルと吊り部の拡散層及びゲート電極のレイアウト図である。
【図４】メモリセルと吊り部の第１配線層のレイアウト図である。
【図５】メモリセルと吊り部の容量電極層のレイアウト図である。
【図６】メモリセルと吊り部の第２配線層のレイアウト図である。
【図７】図６のＡ−Ａ’線に沿う断面図である。
【図８】図６のＢ−Ｂ’線に沿う断面図である。
【図９】本発明の他の実施例の等価回路図である。
【図１０】従来のＳＲＡＭの等価回路図である。
【符号の説明】
【００３２】
１００  半導体基板
１０１  フィールド絶縁膜
１０３  Ｎ型拡散層
１０４  Ｐ型拡散層
１０６  ゲート電極
１１１  第１層間絶縁膜
１２１  第２層間絶縁膜
１３１  容量絶縁膜
１３２  上部容量電極
１４１  第３層間絶縁膜
ＭＣ  メモリセル
ＴＵ  吊り部
Ｑ１，Ｑ２  負荷トランジスタ
Ｑ３，Ｑ４  駆動トランジスタ
Ｑ５，Ｑ６  転送トランジスタ
Ｎ１，Ｎ２  ノード配線
Ｃ１，Ｃ２  キャパシタ
ＤＬ１，ＤＬ２  デジット線
ＷＬ  ワード線
ＶＤＤＬ  電源線
ＧＮＤＬ  接地線
Ｈ１  第１配線層
Ｈ２  第２配線層
Ｈ３  第３配線層
Ｖ１  第１ビア
Ｖ２  第２ビア
Ｔ１１，Ｔ１２  中継電極（第１配線層）
Ｔ３  中継電極（第３配線層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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