(57)【要約】【課題】ＴＦＴを使用するディスプレイの電力を減らすことができるＴＦＴ及びその製造方法を提供する。【解決手段】本発明は低いしきい電圧で高いドレーン電流を提供する薄膜トランジスタ及びその製造方法とこれを利用したディスプレイ装置に関する。本発明の特徴による薄膜トランジスタは、第１極性を有する不純物でドーピングされたボディー層４１０;第２極性を有する不純物でドーピングされたソース領域３００ａ及びドレーン領域３００ｂ;前記ソース領域３００ａとドレーン領域３００ｂの間に形成された半導体層４００;前記ゲート金属層１００と前記半導体層４００の間に形成された酸化膜層２００;及び前記ゲート金属層１００と前記ボディー層４１０を電気的を接続するコンタクターを含む。ここで、前記ボディー層４１０は前記ソース領域３００ａとドレーン領域３００ｂの間を接続するチャンネルと離隔して形成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
薄膜トランジスタにおいて、
ゲート金属層と、
第１極性を有する不純物でドーピングされたボディー層と、
第２極性を有する不純物でドーピングされたソース領域と、
前記第２極性を有する不純物でドーピングされたドレーン領域と、
前記ソース領域とドレーン領域の間に形成された半導体層と、
前記ゲート金属層と前記半導体層の間に形成された酸化膜層と、
前記ゲート金属層と前記ボディー層を電気的を接続するコンタクターと、
を有することを特徴とする薄膜トランジスタ。
【請求項２】
前記ボディー層は前記半導体層と同一層に形成され、前記ソース領域とドレーン領域を接続するチャンネルと離隔して形成されたことを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
前記ゲート金属層にゲート電圧が印加されると、前記ボディー層は前記ソース領域に対して順方向バイアスを形成することを特徴とする請求項２に記載の薄膜トランジスタ。
【請求項４】
前記半導体層は多結晶シリコンで形成されたことを特徴とする請求項２に記載の薄膜トランジスタ。
【請求項５】
前記半導体層下にガラス基板層をさらに有することを特徴とする請求項３及び４に記載の薄膜トランジスタ。
【請求項６】
前記ガラス基板層と前記半導体層の間にバッファー酸化膜をさらに有することを特徴とする請求項５に記載の薄膜トランジスタ。
【請求項７】
薄膜トランジスタ製造方法において、
第１部分及び第２部分を有する半導体層を形成する段階と、
前記第１部分に第１極性を有する不純物を注入する段階と、
前記第１部分に電気的に接続可能な第１コンタクターを形成する段階と、
前記第１コンタクター及び前記第２部分を除いた半導体層に酸化膜を積層する段階と、
前記第１コンタクターと接続されるように前記酸化膜上にゲート金属層を形成する段階と、
前記第２部分に第２極性を有する不純物を注入する段階と、
前記第２部分に第２コンタクターを形成する段階と、
を有することを特徴とする薄膜トランジスタ製造方法。
【請求項８】
前記第２部分はソース部とドレーン部を含み、前記第１部分は前記ソース部とドレーン部の間のチャンネルと離隔して形成されることを特徴とする請求項７に記載の薄膜トランジスタ製造方法。
【請求項９】
前記半導体層は多結晶シリコンで形成されることを特徴とする請求項７に記載の薄膜トランジスタ製造方法。
【請求項１０】
前記ソース部とドレーン部各々の第２コンタクターＥ配線を接続する配線段階をさらに有することを特徴とする請求項８に記載の薄膜トランジスタ製造方法。
【請求項１１】
データドライバーと接続された複数のデータラインと、スキャンラインドライバーに接続されたスキャンラインに接続された薄膜トランジスタで構成された複数のピクセルを含むディスプレイ装置において、
前記薄膜トランジスタは
ゲート金属層と、
第１極性を有する不純物でドーピングされたボディー層と、
第２極性を有する不純物でドーピングされたソース領域と、
前記第２極性を有する不純物でドーピングされたドレーン領域と、
前記ソース領域とドレーン領域の間に形成された半導体層と、
前記ゲート金属層と前記半導体層の間に形成された酸化膜層と、
前記ゲート金属層と前記ボディー層を電気的を接続するコンタクターと、
を有することを特徴とするディスプレイ装置。
【請求項１２】
前記ボディー層は前記半導体層と同一層に形成され、前記ソース領域とドレーン領域を接続するチャンネルと離隔して形成されることを特徴とする請求項１１に記載のディスプレイ装置。
【請求項１３】
前記ゲート金属層にゲート電圧が印加されると、前記ボディー層は前記ソース領域に対して順方向バイアスを形成することを特徴とする請求項１２に記載のディスプレイ装置。
【請求項１４】
前記半導体層は多結晶シリコンで形成されることを特徴とする請求項１２に記載のディスプレイ装置。
【請求項１５】
前記半導体層下にガラス基板層をさらに有することを特徴とする請求項１２に記載のディスプレイ装置。
【請求項１６】
前記ガラス基板層と前記半導体層の間にバッファー酸化膜をさらに有することを特徴とする請求項１５に記載のディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は改善された薄膜トランジスタ（以下、ＴＦＴ）及びその製造方法に関する。さらに詳しくは本発明は低い電圧で高いドレーン電流が得られる薄膜トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
図１１は従来のｎチャンネルＭＯＳ電界効果トランジスタ（以下、NMOSFETと記す。）の構成を示した図面である。
【０００３】
前記ＴＦＴはＭＯＳ電界効果トランジスタ（ＦＥＴ）の一種で、ガラス基板上に非晶質シリコンや多結晶シリコンなどの半導体薄膜を形成して、ここにＦＥＴ構造を作ったことを意味する。
【０００４】
図１１に示すように、NMOSFETは、低電位領域になるソースと高電位領域になるドレーンの間を電流通路（チャンネル）に使い、その電気伝導がチャンネル表面に形成された絶縁膜上に配置されたゲートの電位、一般的に言えば、ゲート・ソース間電圧（ＶＧＳ）によって制御される。
【０００５】
ソースとドレーンはｐ型シリコン基板６１０の表面近くに２個のｎ型領域６２０ａ、６２０ｂを作って形成される。ゲート・チャンネル部分は金属-酸化膜-半導体の３層からなり、ソースとドレーンの間にある基板表面の酸化膜６４０上にゲート電極６３０が形成される。
【０００６】
前記ＴＦＴは基本的にドレーンとソースの二つの端子の間の導電性を第３の電極であるゲートに供給する電圧によって制御する素子である。オフ動作時にはドレーンとソース間に電流の流れがなく、オン動作時にはドレーン・ソース間電圧（ＶＤＳ）に応じて電流が流れる。ゲート・ソース間電圧（ＶＧＳ）が特定電圧（しきい電圧）より低いとオフ状態であるが、高くなれば、トランジスタはオン（導通）状態に変化する。
【０００７】
前記ＴＦＴの動作領域は既存の単結晶ＭＯＳＦＥＴと同様に、線形領域と飽和領域の二つの領域に区分される。ＶＤＳが小さい時はドレーン・ソース間の特性が基本的に抵抗特性を示すので、ドレーン電流（Ｉd）はＶＤＳに比例する。ドレーン電圧が大きくなって、チャンネル端がドレーンから離れると（Pinch Off状態）、ドレーン電流がそれ以上増加せずドレーン電圧の大小に関係なく一定値に制限される特性を示す。
【０００８】
ここで、ソース６２０ｂの電位を０とすれば、ドレーン電流が飽和する時のドレーン電圧（ＶＤＳ）は印加されたゲート電圧（ＶＧＳ）としきい電圧（Ｖｔｈ）の差と同一である。
【０００９】
したがって、ガラス基板上の多結晶シリコンＴＦＴにおいて、ドレーン領域の安定な飽和電流を得るためには、高いドレーン電圧（ＶＤＳ）を必要とする。しかし、ドレーン電圧（ＶＤＳ）が高くなることによって電力消耗もまた増加するという問題点がある。
【００１０】
これに対し、携帯電話機やＰＤＡなどの携帯用機器では、低い電力消費が販売面での重要技術課題であり、携帯用機器に多用される見込みの有機ＥＬディスプレイ駆動に必要な電力を節減することが必須である。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
前述した課題を解決するために本発明は、ＴＦＴを使用するディスプレイ装置の消費電力を低減できるＴＦＴ及びその製造方法を提供する。  
さらに詳しくは、本発明は従来技術よりさらに低いしきい電圧と向上したドレーン電流特性を有するＴＦＴ及びその製造方法を提供する。
【課題を解決するための手段】
【００１２】
前述した課題を解決するために本発明の一つの特徴による薄膜トランジスタは、ゲート金属層;第１極性を有する不純物をドープしたボディー領域;第２極性を有する不純物をドープしたソース領域;前記第２極性を有する不純物をドープしたドレーン領域;前記ソース領域とドレーン領域の間にある半導体層;前記ゲート金属層と前記半導体層の層間にある酸化膜層;及び前記ゲート金属層と前記ボディー領域を電気的に連結するコンタクターを含む。
【００１３】
また、本発明の特徴による薄膜トランジスタにおいて前記ボディー領域は、前記半導体層の内部にあり、前記ソース領域とドレーン領域を連結するチャンネルから離れて存在する。ここで、前記半導体層は多結晶シリコン層であってもよい。
【００１４】
また、本発明の特徴による薄膜トランジスタ製造方法は、第１部分及び第２部分を有する半導体層を形成する段階と;前記第１部分に第１極性を有する不純物を注入する段階と;前記第１部分に電気的に連結可能な第１コンタクターを形成する段階と;前記第１コンタクター及び前記第２部分を除いた半導体層に酸化膜を積層する段階と;前記第１コンタクターと接続されるように前記酸化膜上にゲート金属層を形成する段階と;前記第２部分に第２極性を有する不純物を注入する段階と;前記第２部分に第２コンタクターを形成する段階を含む。ここで、前記第２部分はソース部とドレーン部を含み、前記第１部分は前記ソース部とドレーン部を連結するチャンネルから離れて配置される。
【発明の効果】
【００１５】
本発明の構成によると、不純物を含むボディー部分がゲートと電気的に接続されることによって、ソースに対するボディーのバイアスを変化させて、しきい電圧を動的に制御することができる。したがって、本発明の構成によると、導通時に低いゲート電圧で高いドレーン電流が得られて電力の消耗を最少化することができ、ＴＦＴが用いられる電子機器に低い電源装置を使用することができるので、費用節減の効果がある。また、遮断時にはドレーン電流が低くなるので漏れ電流を最少化し、それによってディスプレイ装置で一定の画像レベルを維持することができる。
【発明を実施するための最良の形態】
【００１６】
以下、添付した図面を参照して本発明の実施の形態について本発明の属する技術分野における通常の知識を有する者が容易に実施できるように詳細に説明する。しかし、本発明は多様な相異なる形態で実現することができ、ここで説明する実施例に限定されない。
【００１７】
図面で本発明を明確に説明するために説明と関係ない部分は省略した。明細書全体にかけて類似な部分については同一の図面符号を付けた（ある部分が他の部分と接続されているとする時、これは直接的に接続（連結）されている場合だけでなく、他の素子を隔てて電気的に接続されている場合も含み、層、膜、領域、板などの部分が他の部分の“上”にあるとする時、これは他の部分“直上”にある場合だけでなく、その中間に他の部分がある場合も含む）。
【００１８】
次に、本発明の実施例について図面を参照して詳細に説明する。図１は本発明の実施例によるＴＦＴの構造を示した側面図である。
【００１９】
本発明の実施例によるＴＦＴは、ガラス基板１００、バッファー酸化膜層２００、ｎ+半導体領域３００ａ、３００ｂ、真性半導体領域４００、ｐ+半導体領域４１０、絶縁酸化膜層２１０、ドレーン電極３１０ａ、ソース電極３２０ａ、ゲート電極５００を含む。ここで、真性半導体領域４００とは、基板上に形成された薄膜多結晶層などの半導体層のうち、不純物が導入されていない部分をいう。また、最小限のトランジスタ構造では隣接トランジスタ間の分離が不十分なこともあるので、必要ならば、トランジスタを取り囲む枠状のｎ+半導体領域を作って高電位電源に接続し、接合分離構造にしてもよい。この他、半導体層に凹凸が生じてもよければ、枠状のｎ+半導体領域を作る替わりに、この枠状部分の半導体層を堀状に除去してもよい。このような堀状部は、トランジスタ上に保護膜を形成すれば平坦に埋められるので、配線形成の問題にはならない。
【００２０】
ここで、ｎ+半導体領域３００ａはドレーンを、ｎ+半導体領域３００ｂはソースを形成する。また、ゲート電極はｐ+半導体領域４１０として形成されたボディーと電気的に接続される。ゲートとボディー４１０との接続はコンタクターを通じて行われることが好ましい。
【００２１】
前記ボディー４１０は真性半導体領域４００内に形成されており、図２には示さなかったが、ソース・ドレーン間のチャンネルを遮らないように形成されなければならない。また、ゲートのしきい電圧を低くするために、真性半導体領域４００の下端（底部）にｐ+半導体領域４１０を形成し、上端（チャンネル部）は真性またはｐ−程度の不純物濃度にすることが望ましい。更に、ｐ型不純物としては、通常はボロン（Ｂ）を用いるが、富士通がＩＥＤＭ２０００で発表した単結晶ＤＴＭＯＳに実施したように、原子量の多い（重い）インジウム（In）を用いることも可能である。
【００２２】
図１に示された半導体層は多結晶シリコンを例として説明するが、発明の趣旨によれば非晶質シリコンも適用できることは当業者に自明なことである。また、ディスプレイ用ＴＦＴを実現するために、ガラス基板１００と、バッファー酸化膜層２００を含んでいるが、これは当業者により容易に採用選択できる要素である。
【００２３】
本発明の実施例の特性を知るために、まずＴＦＴでは基板（またはボディー）の電位がソース電位と相異なることを考慮する。一般にＭＯＳ ＦＥＴ構造でソースに対してボディーバイアスは逆方向バイアスであり、数１のようにソース-ボディー間電圧（ＶＳＢ）の大きさが増加することによって、しきい電圧（Ｖｔｈ）は増加する。
【数１】
2005064477.tif 000003
【００２４】
したがって、図１に示された本発明の実施例は、ゲート電極５００と、ｐ+半導体領域のボディー４１０を接続することによって、しきい電圧（Ｖｔｈ）を動的に変化させる。つまり、ゲート電圧（ＶＧ）が０である場合にしきい電圧（Ｖｔｈ）は高い値を有するが、ゲート電圧（ＶＧ）に正の電圧を印加する場合にはしきい電圧（Ｖｔｈ）は低い値になる。
【００２５】
言い換えると、ＴＦＴを導通させる場合にはソース-ボディーバイアスは順方向バイアスを形成して障壁をなくすことによって、しきい電圧（Ｖｔｈ）を低くして、低いゲート電圧で高いドレーン電流が得られる。
【００２６】
これに反し、ＴＦＴを遮断させる場合にはゲート電圧が０になり、ソース-ボディーバイアスは０または逆方向バイアスを形成してしきい電圧（Ｖｔｈ）が増加して低いドレーン電流特性を示す。したがって、漏れ電流量を減少させてオフ（遮断）特性を向上させる。
【００２７】
図２（Ａ）及び図２（Ｂ）は従来技術のＴＦＴと本発明の実施例によるＴＦＴの特性を比較したグラフ図である。
【００２８】
図２（Ａ）はｎタイプＴＦＴ特性を比較した実験データを示したグラフ図であり、図２（Ｂ）はｐタイプＴＦＴ特性を比較した実験データを示したグラフ図である。
【００２９】
曲線（Ａ、Ｃ）は本発明の実施例によるＴＦＴ構造でゲート電圧（ＶＧ）によるドレーン電流（ＩＤ）の変化を示したものであり、曲線（Ｂ、Ｄ）は既存の浮遊ボディーＴＦＴでゲート電圧（ＶＧ）によるドレーン電流（ＩＤ）の変化を示したものである。
【００３０】
図２（Ａ）及び図２（Ｂ）で示されているように本発明の実施例によるＴＦＴでは急峻な立上がり曲線を描いて小さい（絶対値が低い）しきい電圧で飽和状態になることが分かる。また、小さいゲート電圧でも従来技術より高いドレーン電流が得られる。
【００３１】
したがって、ゲート電圧供給用の電源電圧を下げられる効果があり、ＴＦＴを駆動するのに必要な電力を減らすことができる。また、前述したようにオフ特性を向上させて多結晶シリコンＴＦＴで問題となる漏れ電流を減らすことができる。
【００３２】
以下に説明するが、本発明の実施例によるＴＦＴは別途の追加工程なく既存の工程中に製作することができるので、追加的な工程費用が不必要な長所も有している。
【００３３】
図３乃至図９は本発明の実施例によってＴＦＴを形成する過程を段階別に示した図面である。
【００３４】
図３のように、まず、ピクセル部と回路部に必要な半導体活性層４００を形成する。ここで、半導体活性層とは多結晶シリコン薄膜のことであって、これを製作する方法としては、６００℃以上でＣＶＤ方法によって基板上に多結晶シリコンを蒸着させるＬＰＣＶＤ方法、非晶質シリコン薄膜を製作した後に、５５０℃以上の温度で長時間熱処理して結晶化させる固状結晶化（ＳＰＣ）方法、非晶質シリコン膜を６０ｎｍ程度蒸着した後、レーザー光を照射して瞬間的にＳｉを溶かして再結晶化させるエキシマーレーザーアニーリング（ＥＬＡ）方法などがあり、このような活性層形成工程は工程条件に合うように当業者が選択できる。
【００３５】
前記半導体活性層が形成されれば、次に各領域を形成するために、図４に示すようなドーピング工程を行なう。形成された半導体層４００にマスク４２０を被せて露出された半導体層４１０に所望の不純物を注入してドーピングを行なう。ここで、マスクから露出された部分はｐ+またはｎ+ボディー４１０を形成する。
【００３６】
不純物注入が終わるとボディー４１０が形成され、図５で示すようにボディー４１０とゲートを接続するコンタクター５１０が形成される。前記コンタクト部５１０を除いた部分にはゲート絶縁膜が形成される。多結晶シリコンＴＦＴに一般に用いられるゲート絶縁膜はＰＥＣＶＤSiO２である。また、これとは異なり、ボディー上に絶縁膜を形成し、この膜にコンタクト孔を、ｐ+ボディー領域に達するように、明けてもよい。この孔は、チャンネルから少し離して、動作に悪影響を与えないようにする。
【００３７】
前記ゲート絶縁膜とボディーコンタクターが形成されれば図６に示されているように、ゲート金属層５００が形成される。このゲート金属層５００は前記ボディーコンタクター部５１０と電気的に接続される。
【００３８】
前記ゲート金属層５００が形成されると、図７に示されているようにボディー４１０部分はマスク５２０が被されて金属層５００とマスク層を除いた絶縁膜をエッチングさせ、斜線で表示された半導体活性層３００ａ、３００ｂを露出させる。
【００３９】
前記斜線で表示された半導体活性層３００ａ、３００ｂは前記エッチング工程の代わりに図５に示された工程でマスクを利用して絶縁膜を選択的に積層して最初から絶縁膜を積まない方法で露出させることもできる。
【００４０】
露出された活性層部分３００ａ、３００ｂに不純物を注入してドーピングを行なう。ここで、注入される不純物は図４に示された注入された不純物と反対極性の不純物、例えばｎ型には燐（Ｐ）または砒素（As）、ｐ型にはボロン（Ｂ）である。前記ドーピング工程でソースとドレーン部分が各々形成される。
【００４１】
前記ドーピング工程によってソースとドレーンが形成されれば、図８に示されているように、前記ソースとドレーンのコンタクター３１０ａ、３２０ａが形成される。前記コンタクター３１０ａ、３２０ａはスキャンラインと駆動ラインと接続されてオン-オフ動作を行う。
【００４２】
前述したように、図３乃至図８に示された工程の前にガラス基板１００とバッファー酸化膜２００を形成する工程をさらに含むことができ、これは当業者がＴＦＴ製作目的に合うように選択できる。また、図３乃至図８に示された平面図で分かるように、ドーピングされたボディー４１０はソースとドレーン間のチャンネルを妨害しないようにゲートと接続される。
【００４３】
前述したように、本発明の実施例による製造方法においても、追加的な工程が必要なく通常のＴＦＴ製造工程を利用して低いしきい電圧を有するＴＦＴを製作することができる。
【００４４】
図９は本発明の実施例によって完成されたピクセル部と回路部を各々示した図面である。図３乃至８に示した工程によって製造されたピクセル部にはスキャンライン、データライン、電源ラインおよび発光素子がさらに接続される。
【００４５】
本発明の実施例によって形成されたピクセル部において、ＴＦＴは各々スイッチングトランジスタＰ１及びドライバートランジスタＰ２で動作する。スキャンラインを通じたスキャン信号によってスイッチングトランジスタＰ１が選択されると、データラインに印加されたキャパシタＣｓに蓄積される。キャパシタＣｓに蓄積された電圧により発光素子に流れる電流が決められる。
【００４６】
本発明の実施例による回路部は第１電源及び第２電源と入力ラインが接続される。図９に示した回路部はディスプレイ装置のドライバーでインバーターとして使用できる。
【００４７】
図１０は本発明の実施例によるディスプレイ装置を示した図面である。本発明の実施例によるディスプレイ装置３はデータドライバー１と接続された複数のデータラインと、スキャンドライバー２に接続された薄膜トランジスタＰ１、Ｐ２で構成された複数のピクセルを含む。
【００４８】
図１０は２個のＴＦＴからなるピクセルを含むディスプレイ装置を示しているが、前記ピクセル構造は図１０に示した構造に限られるわけではない。
【００４９】
以上、本発明の好ましい実施例について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求の範囲で定義している本発明の基本概念を利用した当業者の多様な変形及び改良形態もまた本発明の権利の範囲に属する。
【図面の簡単な説明】
【００５０】
添付した図面は本発明の明細書の一部として併合されたものであり、本発明の詳細な説明と共に本発明の原理と実施例を説明している。
【図１】本発明の実施例によるｎチャンネルＴＦＴの構造を示した側面図である。
【図２】従来技術のＴＦＴと本発明の実施例によるＴＦＴの特性を比較したグラフ図である。
【図３】本発明の実施例によってＴＦＴを形成する過程を段階別に示した図面である。
【図４】本発明の実施例によってＴＦＴを形成する過程を段階別に示した図面である。
【図５】本発明の実施例によってＴＦＴを形成する過程を段階別に示した図面である。
【図６】本発明の実施例によってＴＦＴを形成する過程を段階別に示した図面である。
【図７】本発明の実施例によってＴＦＴを形成する過程を段階別に示した図面である。
【図８】本発明の実施例によってＴＦＴを形成する過程を段階別に示した図面である。
【図９】本発明の実施例によって完成されたピクセル部と回路部を各々示した図面である。
【図１０】本発明の実施例によるディスプレイ装置を示した図面である。
【図１１】従来のｎチャンネルの電界効果トランジスタ構造を示した図面である。
【符号の説明】
【００５１】
１００  ガラス基板
２００  バッファー酸化膜層
２１０  絶縁酸化膜層
３００ａ、３００ｂ  ｎ＋半導体層
３１０ａ  ドレイン電極
３２０ａ  ソース電極
４００  真性半導体層
４１０  ｐ＋半導体層
５００  ゲート電極
５１０  コンタクト部
５２０  マスク
ＩＤ  ドレイン電流
ＶＧ  ゲート電圧
Ｖｔｈ  しきい電圧
【図１】
2005064477.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2005064477.tif 000012
【図１０】
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【図１１】
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