(57)【要約】【課題】本発明は、サンプリング期間におけるコンパレータ部分の消費電力を削減した逐次比較型ＡＤ変換器を提供することを目的とする。【解決手段】ＡＤ変換器は、第１の期間で入力アナログ電位をサンプリングしてホールドし、第２の期間でホールド状態の入力アナログ電位と参照電位との大小関係を示す信号を出力するサンプル＆ホールド回路と、サンプル＆ホールド回路の出力を増幅する多段接続された複数の増幅器と、複数の増幅器の駆動タイミングを制御し複数の増幅器の少なくとも１つを第１の期間の途中から駆動開始する制御回路を含むことを特徴とする。【選択図】図９
2005086550.tif 000002
【特許請求の範囲】
【請求項１】
第１の期間で入力アナログ電位をサンプリングしてホールドし、第２の期間でホールド状態の該入力アナログ電位と参照電位との大小関係を示す信号を出力するサンプル＆ホールド回路と、
該サンプル＆ホールド回路の出力を増幅する多段接続された複数の増幅器と、
該複数の増幅器の駆動タイミングを制御し該複数の増幅器の少なくとも１つを該第１の期間の途中から駆動開始する制御回路
を含むことを特徴とするＡＤ変換器。
【請求項２】
該複数の増幅器の各々について入出力を短絡するスイッチ回路を更に含み、該制御回路は該第１の期間中において該スイッチ回路を閉じて該入出力を短絡することを特徴とする請求項１記載のＡＤ変換器。
【請求項３】
該制御回路は、該複数の増幅器のうちで該サンプル＆ホールド回路の出力を直接に受け取る増幅器のみ該第１の期間の最初から駆動開始することを特徴とする請求項２記載のＡＤ変換器。
【請求項４】
該制御回路は、該複数の増幅器のうち後段の増幅器ほど駆動開始タイミングを遅らせることを特徴とする請求項２記載のＡＤ変換器。
【請求項５】
該サンプル＆ホールド回路は、複数のコンデンサと複数のスイッチを含むことを特徴とする請求項１記載のＡＤ変換器。
【請求項６】
該制御回路は該サンプル＆ホールド回路を制御することにより、該第２の期間において該参照電位を変化させながら該大小関係を示す信号を逐次出力させることを特徴とする請求項５記載のＡＤ変換器。
【請求項７】
該複数の増幅器はインバータ回路であることを特徴とする請求項１記載のＡＤ変換器。
【請求項８】
該複数の増幅器は差動増幅回路であることを特徴とする請求項１記載のＡＤ変換器。
【請求項９】
該複数の増幅器は該第１の期間において駆動状態になると内部を定常電流が流れることを特徴とする請求項１記載のＡＤ変換器。
【請求項１０】
第１の期間で入力アナログ電位をサンプリングし第２の期間で該入力アナログ電位に応じた信号を出力するサンプリング回路と、
該サンプリング回路の出力を増幅する多段接続された複数の増幅器と、
該複数の増幅器の少なくとも１つは該第１の期間のうちの後ろの一部の期間だけ電流を流す制御回路
を含むことを特徴とするＡＤ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にアナログ信号をデジタル信号に変換するＡＤ変換器に関し、詳しくはリファレンス電位と入力電位との比較動作を逐次的に実行する逐次比較型ＡＤ変換器に関する。
【背景技術】
【０００２】
逐次比較型ＡＤ変換器は、比較的簡単な回路構成で実現することができ、安価に製造できるＣＭＯＳプロセスとの整合性が高く、かつ比較的高速な変換時間を実現できる。このような逐次比較型ＡＤ変換器の構成例が、例えば特許文献１や特許文献２に示される。
【０００３】
図１は、容量ＤＡＣを用いた従来の逐次比較型ＡＤ変換器の例として４ビットＡＤ変換器の構成を示す回路図である。図１に示す逐次比較型ＡＤ変換器は、特許文献２に開示されるものである。なお実際の逐次比較型ＡＤ変換器では、８から１０ビットの精度が一般的だが、図示及び説明の便宜上、４ビットＡＤ変換器を例として説明する。
【０００４】
図１の逐次比較型ＡＤ変換器は、容量Ｃ１乃至Ｃ７、スイッチＳＷ１及びＳＷ２、ＮＭＯＳトランジスタＮＭ１乃至ＮＭ９、及びＰＭＯＳトランジスタＰＭ１乃至ＰＭ３を含む。Ｖｒｅｆはリファレンス電位であり、Ｖｉｎはアナログ入力端子に印加される入力アナログ電位である。またＳＰＬはサンプリングの制御信号、ＣＮＴＬは電流の制御信号、ＯＵＴは逐次比較型ＡＤ変換器の出力である。更に、容量ＤＡＣの出力ノードＤＡＣＯＵＴ、逐次比較型ＡＤ変換器の内部ノード３０乃至３４、グラウンド端子ＧＮＤを示してある。
【０００５】
図２は、図１の逐次比較型ＡＤ変換器の動作を説明するための図である。
【０００６】
図２に示すように、ＡＤ変換動作開始前は、電流制御信号ＣＮＴＬがＨＩＧＨであり、サンプリング制御信号ＳＰＬがＬＯＷとなっている。電流制御信号ＣＮＴＬがＨＩＧＨの状態では、ＮＭＯＳトランジスタＮＭ７乃至ＮＭ９が導通し、容量ＤＡＣ出力ノードＤＡＣＯＵＴ並びに内部ノード３２及び３４がＬＯＷとなる。その結果、ＮＭＯＳトランジスタＮＭ４乃至ＮＭ６が非導通状態となっている。
【０００７】
ＡＤ変換動作を開始すると、まずアナログ信号をサンプリングするために、サンプリング制御信号ＳＰＬをＨＩＧＨ、電流制御信号ＣＮＴＬをＬＯＷとする。電流制御信号ＣＮＴＬをＬＯＷとすることにより、ＮＭＯＳトランジスタＮＭ７乃至ＮＭ９が非導通となる。またサンプリング制御信号ＳＰＬをＨＩＧＨとすることで、ＮＭＯＳトランジスタＮＭ１乃至ＮＭ３が導通する。
【０００８】
ＮＭ１がＯＮすることで、ノードＤＡＣＯＵＴの電位とノード３１の電位とが等しくなる。ＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスタＮＭ４とはコンパレータ１段目のインバータを構成しており、その入出力を上記のように短絡することで、ノードＤＡＣＯＵＴとノード３１の電位はコンパレータ１段目の論理閾値（ＶＴＬ）に設定される。
【０００９】
同様にＮＭ２がＯＮとなることで、コンパレータ２段目（ＰＭＯＳトランジスタＰＭ２とＮＭＯＳトランジスタＮＭ５）の入出力ノード３２及び３３が論理閾値ＶＴＬに設定される。またＮＭ３がＯＮとなることで、コンパレータ３段目（ＰＭＯＳトランジスタＰＭ３とＮＭＯＳトランジスタＮＭ６）の入出力ノード３４及びＯＵＴが論理閾値ＶＴＬに設定される。このときＰＭＯＳトランジスタＰＭ１乃至ＰＭ３並びにＮＭＯＳトランジスタＮＭ４乃至ＮＭ６には、ゲートに電圧ＶＴＬが印加され、定常電流が流れる状態となる。
【００１０】
このようにしてノードＤＡＣＯＵＴの電位を論理閾値ＶＴＬに保った状態で、サンプリング容量Ｃ１乃至Ｃ５がスイッチＳＷ１及びＳＷ２を介してアナログ入力端子に接続され、入力電位Ｖｉｎに充電される。
【００１１】
サンプリング容量Ｃ１乃至Ｃ５とスイッチＳＷ１は４ビットＤＡＣを構成する。ここでサンプリング容量Ｃ１及びＣ２の容量値をＣｘとすると、サンプリング容量Ｃ３が２Ｃｘ、サンプリング容量Ｃ４が４Ｃｘ、及びサンプリング容量Ｃ５が８Ｃｘの容量値を有するように構成される。サンプリング容量Ｃ３乃至Ｃ５は相対精度を確保するために、サンプリング容量Ｃ１及びＣ２の単位容量Ｃｘを例えば２個、４個、８個並列に接続することで実現されることが一般的である。
【００１２】
サンプリング終了後に比較動作を実行し、最上位ビットから順番にデジタルデータを決定していく。このとき電流制御信号ＣＮＴＬ及びサンプリング制御信号ＳＰＬは共にＬＯＷとなっている。
【００１３】
具体的には、サンプリング容量Ｃ１乃至Ｃ５の一方のノードを、スイッチＳＷ１及びＳＷ２を制御することで、グラウンド電位或いはリファレンス電位Ｖｒｅｆの何れかに接続する。例えばサンプリング容量Ｃ１乃至Ｃ４をグラウンド電位に接続し、サンプリング容量Ｃ５をリファレンス電位Ｖｒｅｆに接続する。これによりノードＤＡＣＯＵＴの電位は、Ｖｒｅｆ/２−Ｖｉｎ＋ＶＴＬとなる。このノードＤＡＣＯＵＴの電位が３段構成のコンパレータに入力されることで、アナログ入力電位Ｖｉｎとリファレンス電位Ｖｒｅｆの１/２との大小関係が判定される。これにより最上位ビットを決定できる。
【００１４】
同様にして、Ｖｒｅｆ/４−Ｖｉｎ＋ＶＴＬ或いは３Ｖｒｅｆ/４−Ｖｉｎ＋ＶＴＬの電位をスイッチＳＷ１及びＳＷ２を制御することにより生成し、最上位から２番目のビットのデジタルデータを決定することができる。以下同様にして、上位から順番に下位のビットを決定していく。例えばサンプリング容量Ｃ１及びサンプリング容量Ｃ３乃至Ｃ５をグラウンド電位に接続し、サンプリング容量Ｃ２をリファレンス電位Ｖｒｅｆに接続すると、ノードＤＡＣＯＵＴの電位はＶｒｅｆ/１６−Ｖｉｎ＋ＶＴＬとなる。
【００１５】
このようにして、総容量１６Ｃｘ（Ｃ１乃至Ｃ５）に対して、１/１６の大きさの容量Ｃｘを単位として接続を切り替えることで、Ｖｒｅｆ/１６刻みでノードＤＡＣＯＵＴの電位を変化させることができる。これにより、４ビットのデジタルデータを決定することができる。
【特許文献１】特開２０００−４０９６４号公報
【特許文献２】特開平４−２２００１６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
上記のような逐次比較型ＡＤ変換器により、比較的簡単な回路構成で、高速且つ高分解能のＡＤ変換を実現することができる。ＡＤ変換器等のアナログ回路に対する低電力化の要求はますます強くなっており、逐次比較型ＡＤ変換器の低電力化も強く望まれている。
【００１７】
上記の逐次比較型ＡＤ変換器において、複数段のコンパレータは、容量ＤＡＣの出力ノードＤＡＣＯＵＴに現れる微弱な電位を所定の信号レベルまで増幅するために設けられる。これらの複数段のコンパレータには、図２に示すように、サンプリング期間であっても常時貫通電流が流れるので、サンプリング期間における電力消費が大きくなってしまう。
【００１８】
以上を鑑みて、本発明は、サンプリング期間におけるコンパレータ部分の消費電力を削減した逐次比較型ＡＤ変換器を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明によるＡＤ変換器は、第１の期間で入力アナログ電位をサンプリングしてホールドし、第２の期間でホールド状態の該入力アナログ電位と参照電位との大小関係を示す信号を出力するサンプル＆ホールド回路と、該サンプル＆ホールド回路の出力を増幅する多段接続された複数の増幅器と、該複数の増幅器の駆動タイミングを制御し該複数の増幅器の少なくとも１つを該第１の期間の途中から駆動開始する制御回路を含むことを特徴とする。
【発明の効果】
【００２０】
上記のように本発明においては、逐次比較型ＡＤ変換器のコンパレータを複数段の増幅回路で構成し、それぞれの増幅回路の電流ＯＮ/ＯＦＦを制御するための制御回路を設ける。この制御回路の制御機能により、複数の増幅器の少なくとも１つを第１の期間の途中から駆動開始することで、例えばサンプル＆ホールド回路の出力を受け取る１段目の増幅器ではサンプリング期間の全期間に渡り電流を流し、２段目以降の増幅器にはサンプリング期間の後の方の所定期間のみ電流を流す。これにより、サンプリング期間中にコンパレータで消費される平均電流を削減することができる。
【発明を実施するための最良の形態】
【００２１】
以下において、本発明の実施例を添付の図面を用いて詳細に説明する。
【００２２】
従来の逐次比較型ＡＤ変換器において、サンプリング中に各段のコンパレータに定常電流を流す目的は、コンパレータ（インバータ）の入出力の電位を論理閾値ＶＴＬに設定することで、その後の比較動作を可能とすることにある。またサンプリング期間中、ノードＤＡＣＯＵＴの電位を一定電位に維持しておかないと、サンプリング容量に正しい電位を記憶できなくなる。従って、サンプリング期間の全期間に渡って、ノードＤＡＣＯＵＴの電位をＶＴＬに設定しておく必要がある。しかし現実の回路動作では、ノードＤＡＣＯＵＴの電位は完全には論理閾値ＶＴＬとはならず、実用上問題ない程度にＶＴＬに近い値となればよい。
【００２３】
従来の逐次比較型ＡＤ変換器を示す図１において、ＮＭＯＳトランジスタＮＭ４に電流を流している状態で、ノード３２の電位が変動した場合、容量Ｃ６を介してノードＤＡＣＯＵＴに影響が現れる。同様に、ノード３４の電位が変動した場合にも、容量Ｃ７及びＣ６を介してノードＤＡＣＯＵＴに影響が現れる。しかしながら例えば、サンプリング容量Ｃ１乃至Ｃ５の総容量が１０ｐＦであるとして、容量Ｃ６の値は０．１ｐＦ程度と小さいことが一般的なので、ノード３２の電位変動がＤＡＣＯＵＴに与える影響は小さい。
【００２４】
このようにサンプリング途中にノード３２の電位が変化したとしても、ノードＤＡＣＯＵＴの電位の理想値ＶＴＬからのずれが実用上問題ない程度であれば、ＡＤ変換器の動作としては問題ないことになる。
【００２５】
本発明においては、逐次比較型ＡＤ変換器のコンパレータを複数段の増幅回路で構成し、それぞれの増幅回路の電流ＯＮ/ＯＦＦを制御するための制御回路を設ける。容量ＤＡＣの出力を受け取る１段目の増幅回路では、サンプリング期間の全期間に渡り電流を流し、２段目以降の増幅回路には、サンプリング期間の後の方の所定期間のみ電流を流す。これにより、サンプリング期間中にコンパレータで消費される平均電流を削減することができる。
【００２６】
図３は、本発明による逐次比較型ＡＤ変換器の第１の実施例の構成を示す回路図である。
【００２７】
図３の逐次比較型ＡＤ変換器は、容量Ｃ１乃至Ｃ７、スイッチＳＷ１及びＳＷ２、ＮＭＯＳトランジスタＮＭ１乃至ＮＭ３、ＮＭＯＳトランジスタＮＭ１０乃至ＮＭ１５、ＰＭＯＳトランジスタＰＭ４乃至ＰＭ９、及びインバータＩＮＶ１乃至ＩＮＶ３を含む。Ｖｒｅｆはリファレンス電位であり、Ｖｉｎはアナログ入力端子に印加される入力アナログ電位である。またＳＰＬはサンプリングの制御信号、Ｓ１、Ｓ２、Ｓ３は電流の制御信号、ＯＵＴは逐次比較型ＡＤ変換器の出力である。更に、容量ＤＡＣの出力ノードＤＡＣＯＵＴ、逐次比較型ＡＤ変換器の内部ノード３０乃至３４、グラウンド端子ＧＮＤを示してある。
【００２８】
またＳ１、Ｓ２、及びＳ３は、それぞれコンパレータの第１段、第２段、及び第３段の電流の制御信号である。
【００２９】
図４は、図３の逐次比較型ＡＤ変換器の動作を説明するための図である。
【００３０】
図４に示すように、ＡＤ変換動作開始前は、電流制御信号Ｓ１乃至Ｓ３はＬＯＷであり、サンプリング制御信号ＳＰＬはＬＯＷとなっている。電流制御信号Ｓ１乃至Ｓ３がＬＯＷの状態では、ＮＭＯＳトランジスタＮＭ１３乃至ＮＭ１５は非導通であり、第１段乃至第３段のコンパレータに電流は流れていない。
【００３１】
ＡＤ変換動作を開始すると、まずアナログ信号をサンプリングするために、サンプリング制御信号ＳＰＬをＨＩＧＨ、電流制御信号Ｓ１をＨＩＧＨとする。電流制御信号Ｓ１をＨＩＧＨにすることにより、ＮＭＯＳトランジスタＮＭ１３及びＰＭＯＳトランジスタＰＭ４が導通する。またサンプリング制御信号ＳＰＬをＨＩＧＨとすることで、ＮＭＯＳトランジスタＮＭ１乃至ＮＭ３が導通する。
【００３２】
ＮＭ１がＯＮすることで、ノードＤＡＣＯＵＴの電位とノード３１の電位とが等しくなる。ＰＭＯＳトランジスタＰＭ４及びＰＭ７並びにＮＭＯＳトランジスタＮＭ１０及びＮＭ１３がコンパレータ１段目を構成しており、その入出力を上記のように短絡することで、ノードＤＡＣＯＵＴとノード３１の電位はコンパレータ１段目の論理閾値（ＶＴＬ）に設定される。
【００３３】
電流制御信号Ｓ２及びＳ３はこのときまだＬＯＷである。従って、ＰＭＯＳトランジスタＰＭ５及びＰＭ８並びにＮＭＯＳトランジスタＮＭ１１及びＮＭ１４からなるコンパレータ２段目には定常電流（貫通電流）は流れない。ＮＭＯＳトランジスタＮＭ２が導通することで、コンパレータ２段目の入出力ノード３２及び３３が短絡されて電位は等しくはなるが、その値が論理閾値ＶＴＬであることは保証されない。またＰＭＯＳトランジスタＰＭ６及びＰＭ９並びにＮＭＯＳトランジスタＮＭ１２及びＮＭ１５からなるコンパレータ３段目にも定常電流（貫通電流）は流れない。ＮＭＯＳトランジスタＮＭ３が導通することで、コンパレータ３段目の入出力ノード３４及びＯＵＴが短絡されて電位は等しくはなるが、その値が論理閾値ＶＴＬであることは保証されない。
【００３４】
このようにサンプリングの初期の段階においては、電流制御信号Ｓ２及びＳ３をＬＯＷに保っているので、コンパレータ２段目及びコンパレータ３段目に定常電流が流れることはなく、従来の構成と比較して低消費電力とすることができる。
【００３５】
上記のようにノードＤＡＣＯＵＴの電位を論理閾値ＶＴＬに保った状態で、サンプリング容量Ｃ１乃至Ｃ５がスイッチＳＷ１及びＳＷ２を介してアナログ入力端子に接続され、入力電位Ｖｉｎに充電される。
【００３６】
サンプリング容量Ｃ１乃至Ｃ５とスイッチＳＷ１は４ビットＤＡＣを構成する。ここでサンプリング容量Ｃ１及びＣ２の容量値をＣｘとすると、サンプリング容量Ｃ３が２Ｃｘ、サンプリング容量Ｃ４が４Ｃｘ、及びサンプリング容量Ｃ５が８Ｃｘの容量値を有するように構成される。サンプリング容量Ｃ３乃至Ｃ５は相対精度を確保するために、サンプリング容量Ｃ１及びＣ２の単位容量Ｃｘを例えば２個、４個、８個並列に接続することで実現されることが一般的である。
【００３７】
サンプリング容量Ｃ１乃至Ｃ５の充電がある程度進行した時点で、コンパレータ２段目の電流制御信号Ｓ２をＨＩＧＨにする。これによりＮＭＯＳトランジスタＮＭ１４及びＰＭＯＳトランジスタＰＭ５がＯＮし、コンパレータ２段目には定常電流が流れはじめる。サンプリング制御信号ＳＰＬはサンプリングの期間中ＨＩＧＨに保たれるので、ＮＭＯＳトランジスタＮＭ２はＯＮしており、ノード３２及び３３の電位はコンパレータ２段目の論理閾値ＶＴＬとなる。
【００３８】
ここで電流制御信号Ｓ２をＬＯＷからＨＩＧＨに変化させたときに、ノードＤＡＣＯＵＴにおいて生じる電位変動について考える。まず電流制御信号Ｓ２がＬＯＷの状態においてはトランジスタＰＭ５及びＮＭ１４がＯＦＦであり、ノード３２の電位はＶｄｄ/２程度の中間電位となっている。この状態から電流制御信号Ｓ２がＨＩＧＨになると、ノード３２の電位が論理閾値ＶＴＬに設定される。上記中間電位と論理閾値ＶＴＬとの差は小さいので、この電位変化量を例えば５００ｍＶとする。この電位変化により、容量Ｃ６からノードＤＡＣＯＵＴに電荷が供給されて、ノードＤＡＣＯＵＴの電位が変化する。容量Ｃ６を０．１ｐＦ、サンプリング容量Ｃ１乃至Ｃ５の合計を１０ｐＦとすると、ノード３２の電位が５００ｍＶ変動したときのノードＤＡＣＯＵＴの電位変動は０．１ｐＦ/１０ｐＦ×５００ｍＶ＝０．５ｍＶと概算できる。このようにサンプリング期間の途中に電流制御信号Ｓ２をＨＩＧＨに変化させても、ノードＤＡＣＯＵＴに与える電位変動の影響は小さいことが分かる。アナログ入力電圧範囲を５Ｖとし、ＡＤ変換精度を１０ビットとすると、最小ビットは４．９ｍＶに対応するので、上記電圧変動０．５ｍＶは十分に小さい値である。
【００３９】
なお電流制御信号Ｓ２をＨＩＧＨに変化させるタイミングは、サンプリング期間の終了までに、各ノードＤＡＣＯＵＴ及び３１乃至３３の電位が最終目標値ＶＴＬからの必要な精度範囲内におさまるようなタイミングとすればよい。
【００４０】
コンパレータ２段目の電流制御信号Ｓ２をＨＩＧＨにした後、同様にして、コンパレータ３段目の電流制御信号Ｓ３をＨＩＧＨにする。これによりコンパレータ３段目に定常電流が流れはじめ、入出力ノード３４及びＯＵＴの電位がコンパレータ３段目の論理閾値ＶＴＬに設定される。
【００４１】
電流制御信号Ｓ３をＬＯＷからＨＩＧＨに変化させたときにノード３４に生じる電圧変動は、２つの容量Ｃ７及びＣ６を介してノードＤＡＣＯＵＴに伝えられる。従ってこのときノードＤＡＣＯＵＴに生じる電位変動は、電流制御信号Ｓ２をＬＯＷからＨＩＧＨにした場合よりも更に小さい。また電流制御信号Ｓ３をＨＩＧＨに変化させるタイミングは、サンプリング期間の終了までに、各ノードＤＡＣＯＵＴ及び３１乃至３４及びＯＵＴの電位が最終目標値ＶＴＬからの必要な精度範囲内におさまるようなタイミングとすればよい。
【００４２】
このように本発明では、逐次比較型ＡＤ変換器のコンパレータを複数段の増幅回路で構成し、それぞれの増幅回路の電流ＯＮ/ＯＦＦを制御するための制御回路を設ける。容量ＤＡＣの出力を受け取る１段目の増幅回路では、サンプリング期間の全期間に渡り電流を流し、２段目以降の増幅回路には、サンプリング期間の後の方の所定期間のみ電流を流す。これにより、サンプリング期間中にコンパレータで消費される平均電流を削減することができる。図４にコンパレータの合計電流が従来回路に比して削減される様子を示した。
【００４３】
各ノードＤＡＣＯＵＴ及び３１乃至３４及びＯＵＴの電位が最終目標値ＶＴＬからの必要な精度範囲内に近づいたタイミングで、サンプリング動作を終了して比較動作を開始する。この比較動作により、最上位ビットから順番にデジタルデータを決定していく。このとき電流制御信号Ｓ１乃至Ｓ３はＨＩＧＨ、サンプリング制御信号ＳＰＬはＬＯＷとなっている。
【００４４】
具体的には、サンプリング容量Ｃ１乃至Ｃ５の一方のノードを、スイッチＳＷ１及びＳＷ２を制御することで、グラウンド電位或いはリファレンス電位Ｖｒｅｆの何れかに接続する。例えばサンプリング容量Ｃ１乃至Ｃ４をグラウンド電位に接続し、サンプリング容量Ｃ５をリファレンス電位Ｖｒｅｆに接続する。これによりノードＤＡＣＯＵＴの電位は、Ｖｒｅｆ/２−Ｖｉｎ＋ＶＴＬとなる。このノードＤＡＣＯＵＴの電位が３段構成のコンパレータに入力されることで、アナログ入力電位Ｖｉｎとリファレンス電位Ｖｒｅｆの１/２との大小関係が判定される。これにより最上位ビットを決定できる。
【００４５】
同様にして、Ｖｒｅｆ/４−Ｖｉｎ＋ＶＴＬ或いは３Ｖｒｅｆ/４−Ｖｉｎ＋ＶＴＬの電位をスイッチＳＷ１及びＳＷ２を制御することにより生成し、最上位から２番目のビットのデジタルデータを決定することができる。以下同様にして、上位から順番に下位のビットを決定していく。例えばサンプリング容量Ｃ１及びサンプリング容量Ｃ３乃至Ｃ５をグラウンド電位に接続し、サンプリング容量Ｃ２をリファレンス電位Ｖｒｅｆに接続すると、ノードＤＡＣＯＵＴの電位はＶｒｅｆ/１６−Ｖｉｎ＋ＶＴＬとなる。
【００４６】
このようにして、総容量１６Ｃｘ（Ｃ１乃至Ｃ５）に対して、１/１６の大きさの容量Ｃｘを単位として接続を切り替えることで、Ｖｒｅｆ/１６刻みでノードＤＡＣＯＵＴの電位を変化させることができる。これにより、４ビットのデジタルデータを決定することができる。
【００４７】
図５は、電流制御信号Ｓ１乃至Ｓ３を発生する電流制御信号発生回路の一例を示す回路図である。（ａ）が電流制御信号Ｓ１を生成する回路部分、（ｂ）が電流制御信号Ｓ２を生成する回路部分、（ｃ）が電流制御信号Ｓ３を生成する回路部分を示す。
【００４８】
図５の電流制御信号発生回路は、リセット機能付きのＤフリップフロップＤＦＲ１乃至ＤＦＲ７、インバータＩＮＶ４乃至ＩＮＶ１１、ＮＡＮＤ回路ＮＡＮＤ１、及びバッファＢＵＦ１及びＢＵＦ２を含む。ＤフリップフロップＤＦＲ１乃至ＤＦＲ７においては、端子ＲがＨＩＧＨのときに非同期に出力ＱがＬＯＷとなり、端子ＣＫの立ち上がりで端子Ｄのデータが記憶される。図５の電流制御信号発生回路には、制御信号ＥＮ及びクロック信号ＣＫＩＮが入力される。また内部ノード７０乃至８４が、説明の便宜上示されている。
【００４９】
図６は、図５の電流制御信号発生回路の動作を説明するための信号タイミング図である。
【００５０】
クロック信号ＣＫＩＮの周期は１２０ｎｓ、サンプリング期間は１８００ｎｓ、比較期間は１２００ｎｓであるとして説明する。サンプリング制御信号ＳＰＬは図６に示すようなタイミングで発生されるものとする。クロック信号ＣＫＩＮの波形の上の数字はクロック立ち上がりの回数を示している。サンプリング期間１８００ｎｓはクロック信号ＣＫＩＮの１５周期に相当し、比較期間１２００ｎｓはクロック信号ＣＫＩＮの１０周期に相当する。従って、外部から入力されるクロック信号ＣＫＩＮのクロックをカウントすることで、サンプリング期間及び比較期間を所望の長さに設定できる。
【００５１】
図５のＤフリップフロップＤＦＲ２乃至ＤＦＲ５及びインバータＩＮＶ６乃至ＩＮＶ９は分周回路を構成している。制御信号ＥＮは変換動作を示す信号であり、この信号がＨＩＧＨのときＡ／Ｄ変換動作が実行される。電流制御信号Ｓ１は、図４に示すように変換動作の期間全体にわたってＨＩＧＨを維持する信号であるので、この制御信号ＥＮをバッファＢＵＦ１を介して電流制御信号Ｓ１として出力すればよい。
【００５２】
図６において、クロック信号ＣＫＩＮの１クロック目の立ち上がりで制御信号ＥＮがＨＩＧＨとなる。それ以前のＥＮがＬＯＷの状態では、ノード７０はＨＩＧＨであり、ＤフリップフロップＤＦＲ１の出力７３はＬとなっている。従って、ノード７５はＨＩＧＨであり、ＤフリップフロップＤＦＲ２乃至ＤＦＲ７の出力７７乃至８０並びにＳ２及びＳ３はＬＯＷとなっている。
【００５３】
制御信号ＥＮがＨＩＧＨになると電流制御信号Ｓ１がＨＩＧＨになると共に、ノード７０がＬＯＷ、ノード７２がＨＩＧＨとなる。その後クロック信号ＣＫＩＮが立ち下がると、ノード７１が立ち上がり、ＤフリップフロップＤＦＲ１はノード７２のＨＩＧＨを記憶する。その結果ノード７３がＨＩＧＨとなり、ノード７５はＬＯＷとなる。これによりＤフリップフロップＤＦＲ２乃至ＤＦＲ７のリセット状態が解除される。クロック信号ＣＫＩＮの次の立ち上がりで、ノード８１のＨＩＧＨデータがＤＦＲ２に記憶され、ノード７７がＨＩＧＨ、ノード８１がＬＯＷとなる。ノード８１はクロック信号ＣＫＩＮの立ち上がりに同期して値が変化し、クロック信号ＣＫＩＮを１／２分周した信号となる。
【００５４】
同様に、ノード８２は、ノード８１の立ち上がりに同期して値が変化し、ノード８１の信号を１／２分周した信号になる。またノード８３は、ノード８２の立ち上がりに同期して値が変化し、ノード８２の信号を１／２分周した信号になる。またノード８３は、ノード８２の立ち上がりに同期して値が変化し、ノード８２の信号を１／２分周した信号になる。またノード８４は、ノード８３の立ち上がりに同期して値が変化し、ノード８３の信号を１／２分周した信号になる。
【００５５】
このようにクロック信号ＣＫＩＮを分周してカウントした信号をノード８１乃至８４に生成し、それらのうちから所望のタイミングの信号を選び出すことで、所望のタイミングの電流制御信号Ｓ２及びＳ３を生成することができる。図５及び図６の例では、９クロック目の立ち上がりに電流制御信号Ｓ２をＨＩＧＨとし、１３クロック目の立ち上がりに電流制御信号Ｓ３をＨＩＧＨとする回路構成及び動作を示している。
【００５６】
図７は、本発明の第２の実施例によるコンパレータ部分の構成を示す回路図である。また図８は、図７の回路の動作を説明するためのタイミング図である。
【００５７】
図３に示す第１の実施例の構成においては、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとをコンパレータ各段の増幅器（インバータ）の電源電位側とグラウンド電位側に設けることで電流制御を行っていた。それに対して図７に示す第２の実施例においては、コンパレータ各段の増幅器（インバータ）を構成するトランジスタのゲート電位を制御することで、増幅器に流れる電流の制御を行う。
【００５８】
図７において、サンプリングの制御信号ＳＰＬ１、ＳＰＬ２、及びＳＰＬ３は、それぞれ独立にＮＭＯＳトランジスタＮＭ１乃至３を制御する。これにより、コンパレータの各段に対して、独立に入出力短絡の制御を行うことができる。また電流制御信号Ｓ１乃至Ｓ３は、インバータＩＮＶ１乃至ＩＮＶ３を介して、それぞれ独立にＮＭＯＳトランジスタＮＭ１６乃至ＮＭ１８のＯＮ／ＯＦＦを制御する。電流制御信号Ｓ１乃至Ｓ３がＬＯＷの場合にＮＭＯＳトランジスタＮＭ１６乃至ＮＭ１８が導通し、それぞれ対応するコンパレータ各段の増幅器において、ＮＭＯＳトランジスタＮＭ４乃至ＮＭ６がＯＦＦとなる。従って、増幅器に定常電流が流れない。
【００５９】
これらの制御機能により、コンパレータの各段に対して、独立に入出力短絡及び定常電流の制御を行うことができる。
【００６０】
図８に示すように、サンプリング期間の開始と同時に、コンパレータ１段目に対するサンプリング制御信号ＳＰＬ１と電流制御信号Ｓ１とが同時にＨＩＧＨになる。サンプリング期間が終了するタイミングでサンプリング制御信号ＳＰＬ１はＬＯＷとなるが、電流制御信号Ｓ１は比較期間が終了するまでＨＩＧＨを維持する。サンプリング期間の途中で、コンパレータ２段目に対するサンプリング制御信号ＳＰＬ２と電流制御信号Ｓ２とが同時にＨＩＧＨになる。サンプリング期間が終了するタイミングでサンプリング制御信号ＳＰＬ２はＬＯＷとなるが、電流制御信号Ｓ２は比較期間が終了するまでＨＩＧＨを維持する。サンプリング期間の途中でサンプリング制御信号ＳＰＬ２と電流制御信号Ｓ２とが同時にＨＩＧＨになった更にその後、コンパレータ３段目に対するサンプリング制御信号ＳＰＬ３と電流制御信号Ｓ３とが同時にＨＩＧＨになる。サンプリング期間が終了するタイミングでサンプリング制御信号ＳＰＬ３はＬＯＷとなるが、電流制御信号Ｓ３は比較期間が終了するまでＨＩＧＨを維持する。
【００６１】
サンプリング期間中に電流制御信号Ｓ２をＬＯＷからＨＩＧＨに変化させたときに、ノードＤＡＣＯＵＴにおいて生じる電位変動について考える。まず電流制御信号Ｓ２がＬＯＷの状態においてはＮＭＯＳトランジスタＮＭ１７がＯＮであり、ノード３２の電位はＬＯＷとなっている。この状態から電流制御信号Ｓ２がＨＩＧＨになると、ノード３２の電位が論理閾値ＶＴＬに設定され、例えば２５００ｍＶ程度電位が上昇することになる。この電位変化により、容量Ｃ６からノードＤＡＣＯＵＴに電荷が供給されて、ノードＤＡＣＯＵＴの電位が変化する。容量Ｃ６を０．１ｐＦ、サンプリング容量Ｃ１乃至Ｃ５の合計を１０ｐＦとすると、ノード３２の電位が２５００ｍＶ変動したときのノードＤＡＣＯＵＴの電位変動は０．１ｐＦ/１０ｐＦ×２５００ｍＶ＝２．５ｍＶと概算できる。このようにサンプリング期間の途中に電流制御信号Ｓ２をＨＩＧＨに変化させても、ノードＤＡＣＯＵＴに与える電位変動の影響は小さいことが分かる。アナログ入力電圧範囲を５Ｖとし、ＡＤ変換精度を１０ビットとすると、最小ビットは４．９ｍＶに対応するので、上記電圧変動２．５ｍＶは十分に小さい値である。
【００６２】
なおサンプリング期間中に電流制御信号Ｓ３をＬＯＷからＨＩＧＨに変化させたときにノードＤＡＣＯＵＴにおいて生じる電位変動は、電流制御信号Ｓ２をＬＯＷからＨＩＧＨに変化させたときに生じる電位変動よりも更に小さい。
【００６３】
以上、実施例に基づいて本発明による逐次比較型ＡＤ変換器の動作を説明したが、コンパレータの具体的な回路構成は図３や図７の構成に限るものではなく、チョッパ型の多段コンパレータであれば同様にして本発明を適用することができる。
【００６４】
図９は、本発明による逐次比較型ＡＤ変換器の原理構成を示すブロック図である。
【００６５】
図９の逐次比較型ＡＤ変換器は、サンプル＆ホールド回路（局部ＤＡＣ回路）１００、制御回路１０１、増幅器ＡＭＰ１乃至ＡＭＰ３、及びスイッチＳＷ３乃至ＳＷ５を含む。サンプル＆ホールド回路１００は、制御回路１０１の制御の下で動作し、サンプリング期間において入力電位Ｖｉｎをサンプル＆ホールドし、比較期間において入力電位Ｖｉｎと参照電位とを比較判定するための判定対象電位を生成する。また制御回路１０１は、サンプリング信号ＳＰＬによりスイッチＳＷ３乃至ＳＷ５の開閉を制御する。スイッチＳＷ３乃至ＳＷ５を閉じることにより、各増幅器ＡＭＰ１乃至ＡＭＰ３の入出力が短絡される。また制御回路１０１は、電流制御信号Ｓ１乃至Ｓ３により、それぞれ対応する増幅器ＡＭＰ１乃至ＡＭＰ３の動作／非動作を制御する。入出力が短絡された状態で増幅器が駆動されると、その入出力ノードの電位は当該増幅器の論理閾値に設定される。このとき増幅器は定常電流（貫通電流）が流れる状態となる。
【００６６】
本発明においては、制御回路１０１がコンパレータ２段目の増幅器ＡＭＰ２及びコンパレータ３段目の増幅器ＡＭＰ３の駆動期間を制御する。これにより、増幅器ＡＭＰ２及び増幅器ＡＭＰ３は、サンプリング期間の全期間ではなく後の方の一部の期間のみ駆動することになり、全増幅器に流れる合計の定常電流を削減することができる。
【００６７】
図１０は、図９の逐次比較型ＡＤ変換器の変形例を示すブロック図である。
【００６８】
図１０の逐次比較型ＡＤ変換器は、サンプル＆ホールド回路（局部ＤＡＣ回路）１００Ａ、制御回路１０１Ａ、差動増幅器ＡＭＰ４乃至ＡＭＰ６、及びスイッチＳＷ３乃至ＳＷ８を含む。
【００６９】
図９ではインバータである増幅器を多段に接続してコンパレータを構成しているが、図１０の逐次比較型ＡＤ変換器においては、差動増幅器ＡＭＰ４乃至ＡＭＰ６を多段に接続してコンパレータを構成している。２つの差動入力と２つの差動出力とを短絡するために、差動増幅器ＡＭＰ４乃至ＡＭＰ６の各々について２つのスイッチ回路が設けられている。制御回路１０１がコンパレータ２段目の増幅器ＡＭＰ５及びコンパレータ３段目の増幅器ＡＭＰ６の駆動期間を制御する。これにより図９の構成の場合と同様に、増幅器ＡＭＰ５及び増幅器ＡＭＰ６は、サンプリング期間の全期間ではなく後の方の一部の期間のみ駆動することになり、全増幅器に流れる合計の定常電流を削減することができる。
【００７０】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【図面の簡単な説明】
【００７１】
【図１】従来の逐次比較型ＡＤ変換器の例として４ビットＡＤ変換器の構成を示す回路図である。
【図２】図１の逐次比較型ＡＤ変換器の動作を説明するための図である。
【図３】本発明による逐次比較型ＡＤ変換器の第１の実施例の構成を示す回路図である。
【図４】図３の逐次比較型ＡＤ変換器の動作を説明するための図である。
【図５】電流制御信号を発生する電流制御信号発生回路の一例を示す回路図である。
【図６】図５の電流制御信号発生回路の動作を説明するための信号タイミング図である。
【図７】本発明の第２の実施例によるコンパレータ部分の構成を示す回路図である。
【図８】図７の回路の動作を説明するためのタイミング図である。
【図９】本発明による逐次比較型ＡＤ変換器の原理構成を示すブロック図である。
【図１０】図９の逐次比較型ＡＤ変換器の変形例を示すブロック図である。
【符号の説明】
【００７２】
Ｃ１−Ｃ７  容量
ＳＷ１、ＳＷ２  スイッチ
ＮＭ１−ＮＭ３  ＮＭＯＳトランジスタ
ＮＭ１０−ＮＭ１５  ＮＭＯＳトランジスタ
ＰＭ４−ＰＭ９  ＰＭＯＳトランジスタ
ＩＮＶ１−ＩＮＶ３  インバータ
【図１】
2005086550.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2005086550.tif 000008
【図７】
2005086550.tif 000009
【図８】
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【図９】
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【図１０】
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