(57)【要約】【課題】半導体記憶装置にて生じた方向性を有する短絡などの不良を容易に検出できるようにする。【解決手段】複数のビット線ＢＬ０〜ＢＬ３とワード線ＷＬ０、ＷＬ１の交差部にそれぞれ配置されるとともに、ドレインがビット線に接続され、ゲートがワード線に接続された電気的にデータの書き込み及び消去が可能な不揮発性のメモリセルＭ００〜Ｍ０３、Ｍ１０〜Ｍ１３とを備え、試験時には、試験対象のビット線に隣り合うビット線に基準電位ＶＳＳを供給するようにして、ビット線間にて生じた短絡ＳＨ１が方向性を有していてもビット線間にて電流が流れるように試験対象のビット線に隣り合うビット線を基準電位にプルダウンし、容易に不良を検出することができるようにする。【選択図】  図１
2005025800.tif 000002
【特許請求の範囲】
【請求項１】
複数のビット線と、
上記複数のビット線に対して交差するように配置されたワード線と、
上記ビット線と上記ワード線の交差部にそれぞれ配置されるとともに、ドレインが上記ビット線に接続され、ゲートが上記ワード線に接続された電気的にデータの書き込み及び消去が可能な不揮発性のメモリセルとを備え、
試験時には、試験対象の上記ビット線に隣り合って配置されたビット線に、基準電位を供給することを特徴とする半導体記憶装置。
【請求項２】
上記各ビット線にそれぞれ設けられ、一方の端子に基準電位が供給され、他方の端子が上記ビット線の一端に接続されたスイッチング素子をさらに備えることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
上記スイッチング素子は、ソースに基準電位が供給され、ドレインが上記ビット線の一端に接続されたトランジスタであることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
試験時には、上記複数のビット線の１本おきで上記試験対象のビット線に隣り合って配置されたビット線を含むビット線に上記基準電位を供給することを特徴とする請求項２又は３に記載の半導体記憶装置。
【請求項５】
上記複数のビット線にそれぞれ設けられ、上記ビット線を選択するための当該ビット線の一端にソースが接続された選択トランジスタをさらに備え、
試験時には、上記試験対象のビット線に隣り合って配置されたビット線の上記選択トランジスタのドレインに基準電位を供給し、当該選択トランジスタを介してビット線に基準電位を供給することを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、電気的にデータの書き込み及び消去が可能な不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
図５は、不揮発性半導体記憶装置の１つである従来のフラッシュメモリの構成を示す図であり、図５においてはＮＯＲ型フラッシュメモリを示している。従来のフラッシュメモリは、図５に示すようにメモリセルアレイ５０と、列デコーダ５１と、行デコーダ５２と、センスアンプ（センス増幅器）５３とを有する。
【０００３】
メモリセルアレイ５０は、ビット線ＢＬｉ（ｉは添え字であり、ｉ＝０〜ｎの整数、以下についても同様。）とワード線ＷＬ０、ＷＬ１の交差部にそれぞれ配置された複数のメモリセルＭ０ｉ、Ｍ１ｉを有する。メモリセルＭ０ｉ、Ｍ１ｉは、ドレインがビット線ＢＬｉに接続され、ソースに基準電位ＶＳＳ（例えば、グランドレベル）が供給されている。メモリセルＭ０ｉのゲートはワード線ＷＬ０に接続され、メモリセルＭ１ｉのゲートはワード線ＷＬ１に接続されている。
【０００４】
また、ビット線ＢＬｉの一端は、２つのビット線を１組として選択トランジスタを介してグローバルビット線の一端に共通接続されている。例えば、ビット線ＢＬ０、ＢＬ１の一端は、ゲートが制御信号線ＳＧ０、ＳＧ１に接続された選択トランジスタＴＲ５０、ＴＲ５１を介して、グローバルビット線ＧＢＬ０の一端に共通接続されている。同様に、ビット線ＢＬ２、ＢＬ３の一端は、ゲートが制御信号線ＳＧ０、ＳＧ１に接続された選択トランジスタＴＲ５２、ＴＲ５３を介して、グローバルビット線ＧＢＬ１の一端に共通接続されている。なお、ビット線ＢＬｉの他端は開放されている。
【０００５】
列デコーダ５１及び行デコーダ５２は、制御信号線ＳＧ０、ＳＧ１、及びワード線ＷＬ０、ＷＬ１をそれぞれ駆動するためのものであり、供給されるアドレス信号等に基づいて、制御信号線ＳＧ０、ＳＧ１、及びワード線ＷＬ０、ＷＬ１を選択的に活性化する。また、センスアンプ５３は、グローバルビット線ＧＢＬ０、ＧＢＬ１、…の他端がそれぞれ接続されており、制御信号線ＳＧ０、ＳＧ１とワード線ＷＬ０、ＷＬ１により選択されたメモリセルに基づくグローバルビット線ＧＢＬ０、ＧＢＬ１、…（ビット線ＢＬｉ）の振幅を増幅して出力する。
【０００６】
図６は、フラッシュメモリのメモリセルの構造を示す模式図である。フラッシュメモリのメモリセルは、半導体（シリコン）基板６１と、浮遊ゲート（フローティングゲート：ＦＧ）６２と、制御ゲート（コントロールゲート：ＣＧ）６３と、第１の拡散層６４と、第２の拡散層６５とを有する。
【０００７】
浮遊ゲート６２及び制御ゲート６３は、例えばポリシリコンからなり、図示していない絶縁層を介して半導体基板６１上の所定領域に順次積層形成される。また、拡散層６４、６５は、例えば半導体基板６１がｐ型シリコン基板であれば、半導体基板６１の所定領域にｎ型不純物を導入して形成され、例えば第１の拡散層６４がドレイン（Ｄ）、第２の拡散層６５がソース（Ｓ）になる。
【０００８】
上記図５及び図６に示したフラッシュメモリにおいて、メモリセルにデータ“０”を書き込むプログラム動作では、例えばメモリセルのゲート（制御ゲート）６３を第１の正電位、ドレイン６４を第１の正電位より低い第２の正電位、ソース６５をグランドレベルにする。これにより、電子が浮遊ゲート６２に注入され、メモリセルの閾値（Ｖｔｈ）が高くなる。すなわち、データ“０”の書き込みが行われる。
【０００９】
また、メモリセルに記憶しているデータを読み出すリード動作では、制御ゲート６３に正電位を印加することで、メモリセルであるトランジスタが浮遊ゲート６２の電荷（電子）に応じてオン（導通）状態（データ“１”）あるいはオフ（非導通）状態（データ“０”）になる。これにより、メモリセルに記憶しているデータに応じてビット線の電位が変化し、データが読み出される。
【００１０】
また、メモリセルのデータを消去するイレース（消去）動作では、例えばメモリセルの制御ゲート６３を負電位、ドレイン６４をフローティング状態、ソース６５を正電位にする。これにより、浮遊ゲート６２からソース６５に電子が引き抜かれ、データが消去される。
なお、上記各動作におけるメモリセルの制御ゲート６３、ドレイン６４、及びソース６５の電位は、ワード線ＷＬ０、ＷＬ１、ビット線ＢＬｉ等を適宜駆動し印加する。
【００１１】
ここで従来、上述したフラッシュメモリにおける初期故障を除去するためのウエハレベルでの不良検出試験、いわゆるスクリーニングは、フラッシュメモリの基本動作であるプログラム動作、消去動作、及びリード動作を通して行っていた。また、例えばデータ消去後のメモリセルがオーバーイレース（過消去）状態にあるか否かをテストするような試験では、試験用の特殊な状態にして動作させるテストモードを用いているものがあった（例えば、特許文献１参照。）。
【００１２】
【特許文献１】
特開平６−８４４００号公報
【００１３】
【発明が解決しようとする課題】
しかしながら、例えば従来のフラッシュメモリにおいて、隣り合うビット線間にて方向性を有する短絡（例えば、ＰＮ接合のような短絡）が生じた場合には、その短絡を介して流れる電流に方向性があるために、スクリーニングでは一方のビット線については不良と判定されるが、他方のビット線については不良と判定されないことがあった。このとき、不良と判定された一方のビット線は、通常冗長され実際の使用状態（実使用状態）では使用されないが、不良と判定されなかった他方のビット線は冗長されない。
【００１４】
また、フラッシュメモリにおいては、不良と判定されていない正常なビット線については、メモリセルのオーバーイレースを防止するためのアルゴリズムが具備される。一方、不良と判定され冗長されたビット線については、メモリセルのオーバーイレースを防止するためのアルゴリズムは具備されない。
【００１５】
したがって、実使用状態にて、プログラム動作と消去動作が繰り返し実行されると、冗長されたビット線に接続されたメモリセルにてオーバーイレース状態が生じ、このとき初めて他方のビット線が不良となる。すなわち、他のビット線と短絡しているにもかかわらず、方向性を有する短絡であるためにスクリーニングでは不良と判定されなかったビット線は、市場での実使用状態で初めて不良となることになる。
【００１６】
以下、図７（Ａ）〜（Ｃ）を参照して上述した問題点を具体的に説明する。
図７（Ａ）〜（Ｃ）は、従来のフラッシュメモリでの上述した問題点を説明するための図であり、説明の便宜上、メモリセルアレイのみを示している。また、図７（Ａ）〜（Ｃ）においては、選択トランジスタＴＲ７２にゲート短絡ＳＨ７１が生じているとともに、ビット線ＢＬ１とＢＬ２の間に方向性を有する短絡（ビット線ＢＬ１からビット線ＢＬ２の方向のみに電流が流れる短絡）ＳＨ７２が生じているものとする。また、メモリセルは、データが書き込まれており常にオフ（非導通）状態であるとする。
【００１７】
まず、図７（Ａ）は、選択信号線ＳＧ０が活性化されたときを示している。このとき、選択トランジスタＴＲ７０、ＴＲ７２はオン状態になるが、選択トランジスタＴＲ７２にゲート短絡ＳＨ７１が生じているため、ビット線ＢＬ２については不良と判定される。したがって、ビット線ＢＬ２とＢＬ３が共通接続されているグローバルビット線ＧＢＬ１は冗長される。
【００１８】
ここで、仮にビット線ＢＬ１とＢＬ２の間の短絡ＳＨ７２が通常の短絡であり方向性がなければ、ビット線ＢＬ２の電位変化（電位上昇）にともなって、ビット線ＢＬ１の電位も変化する（上昇する）のでビット線ＢＬ１も不良と判定され、グローバルビット線ＧＢＬ０は冗長される。しかしながら、図７に示す例では、ビット線ＢＬ１とＢＬ２の間の短絡ＳＨ７２は方向性を有するため、ビット線ＢＬ１の電位は変化しない。したがって、ビット線ＢＬ１は不良と判定されず冗長されない。
【００１９】
図７（Ｂ）は、選択信号線ＳＧ１が活性化されたときを示している。このとき、ビット線ＢＬ２はフローティング状態であるので、ビット線ＢＬ１に対しては何ら影響を及ぼさない。したがって、ビット線ＢＬ１は正常であると判定され冗長されない。
【００２０】
図７（Ｃ）は、メモリセルＭＣ１がオーバーイレースとなった状態で、選択信号線ＳＧ１が活性化されたときを示している。このとき、メモリセルＭＣ１は、オーバーイレース状態であるのでデプレッション型（ノーマリオン型）トランジスタとして作動し、ワード線ＷＬ０が活性化されていなくともオン（導通）状態になる。そのため、ビット線ＢＬ２は基準電位ＶＳＳに対して接続されている状態となり、ビット線ＢＬ１から短絡ＳＨ７２している部分を介してビット線ＢＬ２に電流が流れる。したがって、ビット線ＢＬ１が不良となる。
【００２１】
このように、従来のフラッシュメモリにおいて、隣り合うビット線間にて生じた方向性を有する短絡のような潜在的な不良は、プログラム動作と消去動作を繰り返し実行し、冗長されたビット線に接続されているメモリセルがオーバーイレース状態にならないと検出することができなかった。したがって、このような不良をスクリーニングにて検出するためには、多大な工数を要するという問題があった。
【００２２】
本発明は、このような問題に鑑みて成されたものであり、半導体記憶装置にて生じた方向性を有する短絡などの不良を容易に検出できるようにすることを目的とする。
【００２３】
【課題を解決するための手段】
本発明の半導体記憶装置は、複数のビット線とワード線の交差部にそれぞれ配置されるとともに、ドレインがビット線に接続され、ゲートがワード線に接続された電気的にデータの書き込み及び消去が可能な不揮発性のメモリセルとを備える。そして、試験時には、試験対象のビット線に隣り合って配置されたビット線に基準電位を供給する。
これにより、試験時には試験対象のビット線に隣り合うビット線がフローティング状態ではなく基準電位にプルダウンされるので、ビット線間にて生じた短絡が方向性を有していてもビット線間にて電流が流れ、容易に不良を検出することができるようになる。
【００２４】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
なお、以下の説明では、説明の便宜上、メモリセルアレイにおけるビット線を４本あるいは７本のみ示して説明するが、本発明はこれに限定されずビット線の数は任意である。また、１つのビット線に対して接続されるメモリセルの数も２つ（２セルトランジスタ）としているが２つに限らず任意であり、１つのビット線に対して接続するメモリセルの数に応じてワード線が設けられる。
【００２５】
図１は、本実施形態による半導体記憶装置の原理を説明するための図である。図１において、１０はメモリセルアレイであり、ビット線ＢＬ０〜ＢＬ３とそれに対して交差するように配置されたワード線ＷＬ０、ＷＬ１との交差部にそれぞれ配置された複数のメモリセルＭ００〜Ｍ０３、Ｍ１０〜Ｍ１３を有する。各メモリセルＭ００〜Ｍ０３、Ｍ１０〜Ｍ１３は、上記図６に示したように構成され、電気的にデータの書き込み及び消去が可能、つまり電気的にデータの書き換えが可能な不揮発性のメモリセルである。
【００２６】
メモリセルＭ００、Ｍ１０は、ドレインがビット線ＢＬ０に接続され、ソースに基準電位ＶＳＳ（例えば、グランドレベル）が供給される。また、メモリセルＭ００のゲート（制御ゲート）はワード線ＷＬ０に接続され、メモリセルＭ１０のゲート（制御ゲート）はワード線ＷＬ１に接続される。同様に、メモリセルＭ０ｊ、Ｍ１ｊ（ｊは添え字であり、ｊ＝１〜３）は、ソースに基準電位ＶＳＳが供給され、ドレインがビット線ＢＬｊに接続され、ゲート（制御ゲート）がそれぞれワード線ＷＬ０、ＷＬ１に接続される。
【００２７】
ビット線ＢＬ０、ＢＬ１の一端は、それぞれ選択トランジスタＳＴ０、ＳＴ１を介して、グローバルビット線ＧＢＬ０の一端に共通接続される。また、ビット線ＢＬ０、ＢＬ１の他端は、それぞれスイッチング素子ＰＴ０、ＰＴ１を介して基準電圧ＶＳＳが供給されている信号線ＧＬに接続される。
【００２８】
同様に、ビット線ＢＬ２、ＢＬ３の一端は、選択トランジスタＳＴ２、ＳＴ３を介してグローバルビット線ＧＢＬ１の一端に共通接続され、他端はスイッチング素子ＰＴ２、ＰＴ３を介して信号線ＧＬに接続される。
【００２９】
スイッチング素子ＰＴ０〜ＰＴ３は、制御信号線ＣＴＬ０〜ＣＴＬ３により供給される信号に応じてビット線ＢＬ０〜ＢＬ３の他端の電位を基準電位ＶＳＳにする（プルダウンする）ための回路である。スイッチング素子ＰＴ０〜ＰＴ３は、例えば図１に示すように、ドレインがビット線ＢＬ０〜ＢＬ３の他端に接続され、ソースが信号線ＧＬに接続され、ゲートが制御信号線ＣＴＬ０〜ＣＴＬ３に接続されたトランジスタ（ＭＯＳトランジスタ）で構成される。
【００３０】
また、選択トランジスタＳＴ０、ＳＴ２は、ゲートが制御信号線ＳＧ０にそれぞれ接続され、選択トランジスタＳＴ１、ＳＴ３は、ゲートが制御信号線ＳＧ１にそれぞれ接続される。
【００３１】
１１は制御信号線ＳＧ０、ＳＧ１を駆動する列デコーダであり、供給されるアドレス信号等に基づいて、制御信号線ＳＧ０、ＳＧ１を選択的に活性化する。また、１２はワード線ＷＬ０、ＷＬ１を駆動する行デコーダであり、供給されるアドレス信号等に基づいて、ワード線ＷＬ０、ＷＬ１を選択的に活性化する。
【００３２】
１３は制御信号線ＣＴＬ０〜ＣＴＬ３を駆動する制御回路であり、半導体記憶装置の試験（スクリーニング）を行う際に制御信号線ＣＴＬ０〜ＣＴＬ３を適宜活性化する。具体的には、制御回路１３は、図３に示すように試験対象としてあるビット線ＢＬ（ｎ）（ｎは整数）が選択されたとき、少なくともそれに対して隣り合った両側のビット線ＢＬ（ｎ−１）、ＢＬ（ｎ＋１）に係るスイッチング素子ＴＲ３３、ＴＲ３５をオン（導通）状態にするように制御信号線ＣＴＬ（ｎ−１）、ＣＴＬ（ｎ＋１）を駆動する。このとき、選択されたビット線ＢＬ（ｎ）に係るスイッチング素子ＴＲ３４は、オフ（非導通）状態にする。なお、図３において、トランジスタＴＲ３０〜ＴＲ３２は選択トランジスタであり、ＭＣはメモリセルである。
【００３３】
図１に戻り、１４はセンスアンプであり、グローバルビット線ＧＢＬ０、ＧＢＬ１の他端がそれぞれ接続される。センスアンプ１４は、制御信号線ＳＧ０、ＳＧ１とワード線ＷＬ０、ＷＬ１により選択されたメモリセルに記憶されているデータに応じたグローバルビット線ＧＢＬ０、ＧＢＬ１（ビット線ＢＬ０〜ＢＬ３）の振幅（電位変化）を増幅して出力する。
【００３４】
図１に示した半導体記憶装置における動作について説明する。
なお、通常時の動作（プログラム動作、消去動作及びリード動作）は、制御回路１３により制御信号線ＣＴＬ０〜ＣＴＬ３のすべてを不活性状態にしてスイッチング素子（トランジスタ）ＰＴ０〜ＰＴ３をオフ（非導通）状態にするだけで、従来と同様であるので説明は省略し、試験（スクリーニング）を行う際の動作についてのみ説明する。
【００３５】
また、メモリセルＭ００〜Ｍ０３、Ｍ１０〜Ｍ１３は、プログラム動作により予めデータ“０”が書き込まれているものとする。すなわち、メモリセルＭ００〜Ｍ０３、Ｍ１０〜Ｍ１３は、ワード線ＷＬ０、ＷＬ１により選択されても非導通状態である。
列デコーダ１１は、制御信号線ＳＧ０を不活性状態に維持するとともに、制御信号線ＳＧ１を活性化する。また、制御回路１３は、制御信号線ＣＴＬ０、ＣＴＬ２を活性化する。なお、制御信号線ＣＴＬ１、ＣＴＬ３は不活性状態である。
【００３６】
これにより、選択トランジスタＳＴ０、ＳＴ２はオフ状態となり、選択トランジスタＳＴ１、ＳＴ３はオン状態となる。同様に、スイッチング素子（トランジスタ）ＰＴ０、ＰＴ２はオン（導通）状態となり、スイッチング素子（トランジスタ）ＰＴ１、ＰＴ３はオフ（非導通）状態となる。したがって、選択されたビット線ＢＬ１に隣り合うビット線ＢＬ０及びＢＬ２は、基準電位ＶＳＳにプルダウンされる。
【００３７】
このとき、隣り合うビット線との短絡やゲート短絡等の不良がビット線ＢＬ１にて生じていなければ、センスアンプ１４からの電流は、グローバルビット線ＧＢＬ０、ビット線ＢＬ１を介して流れることがない。したがって、センスアンプ１４による電流と他の電流源によるリファレンス電流との比較に基づいて、ビット線ＢＬ１は、不良がなく正常であると判定される。
【００３８】
一方、図１に示したようにビット線ＢＬ１とＢＬ２の間に短絡、例えば従来の問題点として説明したようなビット線ＢＬ１からビット線ＢＬ２の方向のみに電流が流れる方向性を有する短絡ＳＨ１があったとする。この場合には、センスアンプ１４からの電流は、ビット線ＢＬ１とＢＬ２との間でリークし、グローバルビット線ＧＢＬ０及びビット線ＢＬ１、さらにはビット線ＢＬ２及びスイッチング素子ＰＴ２を介して基準電位ＶＳＳである信号線ＧＬに対して流れる。その結果、ビット線ＢＬ１は不良であると判定され、グローバルビット線ＧＢＬ０は冗長される。
【００３９】
このようなビット線ＢＬ１とＢＬ２の間に生じた方向性を有する短絡ＳＨ１は、従来の試験（スクリーニング）ではビット線ＢＬ０、ＢＬ２がフローティング状態であるために検出することができず、検出するにはプログラム動作と消去動作を繰り返し実行してメモリセルをオーバーイレース状態にする必要があった。それに対して、本実施形態では試験（スクリーニング）にて、方向性を有する短絡ＳＨ１のような潜在的な不良であっても非常に容易に検出することができる。
【００４０】
以下、具体的な構成例について説明する。なお、以下の説明では、メモリセルアレイのみを図示して説明する。
（第１の実施形態）
図２は、本発明の第１の実施形態による半導体記憶装置の構成例を示す図である。この図２において、図１に示した構成要素と同じ構成要素には同一の符号を付しており、その説明は省略する。
【００４１】
図２において、トランジスタ（ＭＯＳトランジスタ）ＴＲ０、ＴＲ１、ＴＲ２、ＴＲ３は、図１に示した選択トランジスタＳＴ０、ＳＴ１、ＳＴ２、ＳＴ３にそれぞれ対応する。トランジスタＴＲ０、ＴＲ２のゲートは制御信号線ＳＧ０に接続され、トランジスタＴＲ１、ＴＲ３のゲートは制御信号線ＳＧ１に接続される。
【００４２】
トランジスタ（ＭＯＳトランジスタ）ＴＲ４、ＴＲ５、ＴＲ６、ＴＲ７は、図１に示したスイッチング素子（トランジスタ）ＰＴ０、ＰＴ１、ＰＴ２、ＰＴ３にそれぞれ対応する。トランジスタＴＲ４、ＴＲ６のゲートは制御信号線ＳＥＶに接続され、トランジスタＴＲ５、ＴＲ７のゲートは制御信号線ＳＯＤに接続されている。
【００４３】
また、制御信号線ＳＥＶ及びＳＯＤは制御回路１３の出力端に接続され、通常時は上述したのと同様にトランジスタＴＲ４〜ＴＲ７をオフ状態にし、試験を行う際は制御信号線ＳＥＶとＳＯＤは逆相の信号を出力するように制御されている。
【００４４】
このように第１の実施形態においては、偶数番目のビット線ＢＬ０、ＢＬ２をプルダウンするためのトランジスタＴＲ４、ＴＲ６は、制御信号線ＳＥＶにより制御される。奇数番目のビット線ＢＬ１、ＢＬ３をプルダウンするためのトランジスタＴＲ５、ＴＲ７は、制御信号線ＳＯＤにより制御される。
【００４５】
これにより試験（スクリーニング）を行う際、試験対象として奇数番目のあるビット線が選択されたときには、トランジスタＴＲ４、ＴＲ６をオン状態にして偶数番目のビット線をすべてプルダウンすることにより、選択されたビット線に隣り合う両側のビット線は基準電位ＶＳＳにプルダウンされる。なお、このとき奇数番目のビット線に係るトランジスタＴＲ５、ＴＲ７はオフ状態である。
【００４６】
逆に、試験対象として偶数番目のあるビット線が選択されたときには、トランジスタＴＲ５、ＴＲ７をオン状態にして奇数番目のビット線をすべてプルダウンし、選択されたビット線に隣り合う両側のビット線を基準電位ＶＳＳにプルダウンする。このとき偶数番目のビット線に係るトランジスタＴＲ５、ＴＲ７はオフ状態である。
【００４７】
つまり、第１の実施形態では、試験（スクリーニング）対象としてあるビット線が選択されたとき、当該ビット線を含まないようにして１本おきにビット線を基準電位ＶＳＳにプルダウンする。
なお、動作については図１に示した半導体記憶装置と同様である。
【００４８】
第１の実施形態によれば、スクリーニングにて試験対象として選択されたビット線の両側のビット線を基準電位ＶＳＳにプルダウンすることができ、選択されたビット線とそれに隣り合うビット線の間に方向性を有する短絡が生じていたとしても、プログラム動作と消去動作を繰り返し実行したりすることなく、その短絡（不良）を容易に検出することができる。また、制御信号線ＳＥＶ、ＳＯＤを介して供給する信号のみを用いて、試験対象として選択されたビット線を含まないように１本おきにビット線を基準電位ＶＳＳにプルダウンするので制御も非常に容易である。
【００４９】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
上述した第１の実施形態による半導体記憶装置においては、ビット線ＢＬ０〜ＢＬ３を基準電位ＶＳＳにプルダウンするためのトランジスタは、各ビット線に対して１つずつ新たに設けなければならず、回路面積が増加する（面積ペナルティが生じる。）。
【００５０】
以下に説明する第２の実施形態による半導体記憶装置は、グローバルビット線に接続されるビット線対を例えば図４に示すように適切に配置することで、既に備えている選択トランジスタを用いてビット線を基準電位ＶＳＳにプルダウンできるようにするものである。
【００５１】
図４は、本発明の第２の実施形態による半導体記憶装置の構成例を示す図である。
図４に示すようにメモリセルアレイ１０’において、メモリセルＭ０ｋ、Ｍ１ｋ（ｋは添え字であり、ｋ＝０〜６の整数）は、ドレインがビット線ＢＬｋに接続され、ゲートがビット線ＢＬｋと交差するように配置されたワード線ＷＬ０、ＷＬ１に接続される。また、メモリセルＭ０ｋ、Ｍ１ｋはソースに基準電位ＶＳＳが供給される。
【００５２】
ビット線ＢＬｋの一端は、選択トランジスタＴＲ１ｋを介してグローバルビット線の一端に接続される。ビット線ＢＬ０とＢＬ２がグローバルビット線ＧＢＬ０に対して共通接続され、ビット線ＢＬ１とＢＬ４がグローバルビット線ＧＢＬ１に対して共通接続される。また、ビット線ＢＬ３とＢＬ６がグローバルビット線ＧＢＬ２に対して共通接続され、ビット線ＢＬ５がグローバルビット線ＧＢＬ３に対して接続される。なお、ビット線ＢＬｋの他端は、開放されている。
【００５３】
また、選択トランジスタＴＲ１０、ＴＲ１３のゲートが制御信号線ＳＧ０に接続され、選択トランジスタＴＲ１２、ＴＲ１６のゲートが制御信号線ＳＧ１に接続される。選択トランジスタＴＲ１４のゲートが制御信号線ＳＧ２に接続され、選択トランジスタＴＲ１１、ＴＲ１５のゲートが制御信号線ＳＧ３に接続される。
【００５４】
グローバルビット線ＧＢＬ０〜ＧＢＬ３（選択トランジスタＴＲ１ｋのドレイン）は、スイッチ回路４０〜４３を介してグローバルビット線ＧＢ０〜ＧＢ３又は基準電位ＶＳＳが供給されている信号線に接続される。なお、スイッチ回路４０〜４３は、図示しない制御回路１３により互いに独立して制御される。また、グローバルビット線ＧＢ０〜ＧＢ３は、図示しないセンスアンプにそれぞれ接続されている。
【００５５】
次に、図４に示した半導体記憶装置における動作について説明する。
なお、通常時の動作は、スイッチ回路４０〜４３を介してグローバルビット線ＧＢＬ０〜ＧＢＬ３とグローバルビット線ＧＢ０〜ＧＢ３とを接続すれば良く、従来と同様であるので説明は省略し、試験（スクリーニング）を行う際の動作についてのみ説明する。
【００５６】
例えば、ビット線ＢＬ２が試験対象として選択されるビット線であるとする。なお、メモリセルＭ０ｋ、Ｍ１ｋには予めデータ“０”が書き込まれている。
このとき、制御回路１３は、選択されたビット線ＢＬ２が接続されているグローバルビット線ＧＢＬ０は、グローバルビット線ＧＢ０に接続されるようにスイッチ回路４０を制御する。また、制御回路１３は、その他（非選択）のグローバルビット線ＧＢＬ１〜ＧＢＬ３には、基準電位ＶＳＳが供給されるようにスイッチ回路４１〜４３を制御する。また、図示しない列デコーダにより少なくとも制御信号線ＳＧ０、ＳＧ１、ＳＧ３は活性化される。なお、制御信号線ＳＧ２も活性化しても良い。
【００５７】
これにより、選択されたビット線ＢＬ２はグローバルビット線ＧＢＬ０、ＧＢ０を介してセンスアンプに接続し、ビット線ＢＬ２に隣り合うビット線ＢＬ１及びＢＬ３は基準電位ＶＳＳにプルダウンすることができる。
【００５８】
つまり、第２の実施形態では、試験（スクリーニング）対象として選択されるビット線が接続されているグローバルビット線ＧＢＬ０〜ＧＢＬ３はセンスアンプに対して接続し、他のグローバルビット線ＧＢＬ０〜ＧＢＬ３は基準電位ＶＳＳが供給されるようにスイッチ回路４０〜４３を制御する。そして、選択トランジスタＴＲ１ｋをオン状態にすることで、選択されたビット線の両側のビット線を基準電位ＶＳＳにプルダウンすることができる。したがって、選択されたビット線とそれに隣り合うビット線の間に方向性を有する短絡が生じていたとしても、各ビット線に対して新たなトランジスタを設けることなく、その短絡（不良）を容易に検出することができる。
【００５９】
なお、上記図４に示した第２の実施形態における半導体記憶装置の構成は一例であり、試験時に試験対象として選択されたビット線の両側のビット線を基準電位ＶＳＳにプルダウンすることができるようにビット線が配置されていれば良い。
【００６０】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
【００６１】
（付記１）複数のビット線と、
上記複数のビット線に対して交差するように配置されたワード線と、
上記ビット線と上記ワード線の交差部にそれぞれ配置されるとともに、ドレインが上記ビット線に接続され、ゲートが上記ワード線に接続された電気的にデータの書き込み及び消去が可能な不揮発性のメモリセルとを備え、
試験時には、試験対象の上記ビット線に隣り合って配置されたビット線に、基準電位を供給することを特徴とする半導体記憶装置。
（付記２）上記各ビット線にそれぞれ設けられ、一方の端子に基準電位が供給され、他方の端子が上記ビット線の一端に接続されたスイッチング素子をさらに備えることを特徴とする付記１記載の半導体記憶装置。
（付記３）上記スイッチング素子は、ソースに基準電位が供給され、ドレインが上記ビット線の一端に接続されたトランジスタであることを特徴とする付記２記載の半導体記憶装置。
（付記４）試験時には、上記複数のビット線の１本おきで上記試験対象のビット線に隣り合って配置されたビット線を含むビット線に上記基準電位を供給することを特徴とする付記２又は３に記載の半導体記憶装置。
（付記５）上記複数のビット線の偶数番目のビット線に接続された上記スイッチング素子は、第１の制御信号により制御され、
上記複数のビット線の奇数番目のビット線に接続された上記スイッチング素子は、上記第１の制御信号とは異なる第２の制御信号により制御されることを特徴とする付記４記載の半導体記憶装置。
（付記６）上記第２の制御信号は、上記第１の制御信号の逆相信号であることを特徴とする付記５記載の半導体記憶装置。
（付記７）上記複数のビット線にそれぞれ設けられ、上記ビット線を選択するための当該ビット線の一端にソースが接続された選択トランジスタをさらに備え、
試験時には、上記試験対象のビット線に隣り合って配置されたビット線の上記選択トランジスタのドレインに基準電位を供給し、当該選択トランジスタを介してビット線に基準電位を供給することを特徴とする付記１記載の半導体記憶装置。
（付記８）上記選択トランジスタのドレインに基準電位を供給するか、あるいは当該ドレインをセンスアンプに対して接続するかを選択的に切り換えるスイッチ回路をさらに備えることを特徴とする付記７記載の半導体記憶装置。
（付記９）上記基準電位は、グランドレベルであることを特徴とする付記１〜８の何れか１項に記載の半導体記憶装置。
【００６２】
【発明の効果】
以上、説明したように本発明によれば、複数のビット線とワード線の交差部にそれぞれ配置された電気的にデータの書き込み及び消去が可能な不揮発性のメモリセルを備えた半導体記憶装置にて、試験時には、試験対象のビット線に隣り合うビット線に基準電位を供給する。これにより、試験時には試験対象のビット線に隣り合うビット線を基準電位にプルダウンすることができ、半導体記憶装置のビット線間にて生じた方向性を有する短絡であっても、プログラム動作と消去動作を繰り返し実行することなく、容易に不良を検出することができる。したがって、少ない工数で潜在的な不良を検出することができる。
【図面の簡単な説明】
【図１】本実施形態による半導体記憶装置の原理を説明するための図である。
【図２】第１の実施形態による半導体記憶装置の構成例を示す図である。
【図３】本実施形態による半導体記憶装置のスクリーニング時の制御原理を示す図である。
【図４】第２の実施形態による半導体記憶装置の構成例を示す図である。
【図５】従来のフラッシュメモリの構成を示す図である。
【図６】フラッシュメモリのメモリセルの構造を示す模式図である。
【図７】従来のフラッシュメモリにおける問題点を説明するための図である。
【符号の説明】
１０  メモリセルアレイ
１１  列デコーダ
１２  行デコーダ
１３  制御回路
１４  センスアンプ
ＳＧ０、ＳＧ１  制御信号線
ＷＬ０、ＷＬ１  ワード線
ＢＬ０〜ＢＬ３  ビット線
Ｍ００〜Ｍ０３、Ｍ１０〜Ｍ１３  メモリセル
ＳＴ０〜ＳＴ３  選択トランジスタ
ＰＴ０〜ＰＴ３  スイッチング素子（プルダウン用トランジスタ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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