(57)【要約】【課題】  一部の複数の画素制御線を容易に同時制御することができる画像表示装置を提供する。【解決手段】  パーシャル表示モード時、ソースＩＣ１８は、時刻Ｔ１前〜Ｔ８後の複数周期にわたって、垂直走査の開始を指示するスタート信号ＳＴを垂直走査回路１４へＨレベルで出力する。シフトレジスタ１４２．１，１４２．２…は、クロック信号ＣＬＯＣＫに同期してスタート信号ＳＴを順次シフトすることによって、活性可能信号ＳＲ１，ＳＲ２，…をそれぞれ順次Ｈレベルにする。そして、ソースＩＣ１８は、活性可能信号ＳＲ１〜ＳＲ４が同時にＨレベルとなる時刻Ｔ８後に、許可信号ＥＮＡＢを垂直走査回路１４へＨレベルで出力する。これに応じて、垂直走査回路１４は、活性可能信号ＳＲ１〜ＳＲ４にそれぞれ対応するゲート線Ｇ１〜Ｇ４を一斉に活性化する。【選択図】        図７
2005234029.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置された複数の画像表示素子を含む画像表示部と、
前記複数の画像表示素子の行に対応して配置される複数の画素制御線と、
前記複数の画素制御線に接続される垂直走査回路と、
垂直走査の開始を指示するための走査開始信号、および活性化対象の画素制御線の活性化を指示するための許可信号を発生し、その発生した各信号を前記垂直走査回路へ出力する制御装置とを備え、
前記画像表示部に画像を部分的に表示する部分表示モード時、または、前記複数の画像表示素子内においてデータの退避および再書込みが行なわれるセルフリフレッシュ動作を前記画像表示部において複数のブロックに分割して行なう部分セルフリフレッシュ動作時、
前記垂直走査回路は、前記走査開始信号の活性期間に応じた数の画素制御線を同時に活性可能状態にし、前記活性可能状態にある画素制御線に対応する領域を非表示領域またはリフレッシュ領域として、前記活性可能状態にある画素制御線を前記許可信号の活性化に応じて同時に活性化する、画像表示装置。
【請求項２】
前記垂直走査回路は、
前記複数の画素制御線に対応して設けられ、走査方向に沿って直列に接続される複数のシフトレジスタと、
前記許可信号が活性化されているとき、出力が活性化されたシフトレジスタに対応する前記活性可能状態の画素制御線を活性化する出力制御回路とを含み、
前記複数のシフトレジスタは、第１段目のシフトレジスタに前記走査開始信号を受け、クロック信号に同期して前記走査開始信号を後段のシフトレジスタに順次シフトする、請求項１に記載の画像表示装置。
【請求項３】
前記制御装置は、
通常動作時、前記クロック信号の１周期だけ前記走査開始信号を活性化し、前記クロック信号に同期して前記許可信号を活性化し、
前記部分表示モード時、前記画像表示部に表示される画像の１フレーム内において前記クロック信号の複数周期分だけ前記走査開始信号を活性化し、前記非表示領域に対応する各シフトレジスタの出力が同時に活性化されるタイミングで前記許可信号を活性化する、請求項２に記載の画像表示装置。
【請求項４】
前記画像表示部は、フレーム反転駆動され、
前記制御装置は、前記部分表示モード時、前記クロック信号の連続する複数周期にわたって前記走査開始信号を活性化する、請求項３に記載の画像表示装置。
【請求項５】
前記制御装置は、前記複数のシフトレジスタの各々の内部状態をリセットするためのリセット信号をさらに出力し、前記部分表示モード時、前記許可信号の活性化後に前記リセット信号を活性化し、
前記複数のシフトレジスタの各々は、前記リセット信号の活性化に応じて内部状態をリセットする、請求項３に記載の画像表示装置。
【請求項６】
前記画像表示部は、ライン反転駆動され、
前記制御装置は、前記部分表示モード時、前記クロック信号に同期して前記走査開始信号の活性化／不活性化を複数回交互に繰返す、請求項３に記載の画像表示装置。
【請求項７】
前記複数の画素制御線の各々は、対応する画像表示素子に前記セルフリフレッシュ動作を指示するための制御信号線を含み、
前記制御装置は、
通常動作時、前記クロック信号の１周期だけ前記走査開始信号を活性化し、前記クロック信号に同期して前記許可信号を活性化し、
前記部分セルフリフレッシュ動作時、前記画像表示部に表示される画像の１フレーム内において前記クロック信号の複数周期分だけ前記走査開始信号を活性化し、前記リフレッシュ領域に対応する各シフトレジスタの出力が同時に活性化されるタイミングで前記許可信号を活性化する、請求項２に記載の画像表示装置。
【請求項８】
前記画像表示部は、フレーム反転駆動され、
前記制御装置は、前記部分セルフリフレッシュ動作時、前記クロック信号の連続する複数周期にわたって前記走査開始信号を活性化する、請求項７に記載の画像表示装置。
【請求項９】
前記画像表示部は、ライン反転駆動され、
前記制御装置は、前記部分セルフリフレッシュ動作時、前記クロック信号に同期して前記走査開始信号の活性化／不活性化を複数回交互に繰返す、請求項７に記載の画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、画像表示装置に関し、特に、画像表示部に行列状に配置された複数の画素が駆動されることによって画像が表示される画像表示装置に関する。
【背景技術】
【０００２】
携帯電話機に代表される携帯機器においては、低消費電力の表示デバイスとして液晶表示装置が広く用いられている。液晶表示装置は、一般に、複数の画素が行列状に配置された画像表示部と、画素に対応して列方向に設けられた複数のソース線に表示データに対応した表示電圧を供給する水平走査回路と、画素に対応して行方向に設けられた複数のゲート線を活性化する垂直走査回路とを備える。そして、垂直走査回路によって順次ゲート線が活性化され、走査対象行に接続される画素に表示データに対応した表示電圧が水平走査回路によりソース線を介して供給されることによって、各画素に含まれる液晶セルが表示電圧に対応した表示輝度で発光し、画像表示部全体に所望の画像が表示される。
【０００３】
携帯機器においては、さらなる低消費電力化を目的として、待機モード時に画像表示部の一部の領域のみ画像を表示し、その他の領域は非表示とするパーシャル表示機能が知られている。そして、このパーシャル表示機能においては、非表示領域に特定の色（たとえば白または黒）を表示するのが一般的であるところ、その特定色を表示するために非表示領域においても水平走査回路および垂直走査回路が表示領域と同様に動作し、消費電力を十分に低減できないという問題が従来よりあった。
【０００４】
これに対して、特開２００１−３４３９２８号公報では、パーシャル表示機能を有する画像表示装置において、各走査信号線（ゲート線に相当）へのＯＮ信号の出力を順次出力から一括出力に移行するためのゲート制御信号に基づいて、非表示領域に対応する複数の走査信号線に対して一括して表示用走査信号が出力されるように、各走査信号線へのＯＮ信号の出力を制御する出力制御ブロックが設けられた画像表示回路が開示されている（特許文献１参照）。
【０００５】
この画像表示装置によると、パーシャル表示時、特定色が表示される非表示領域が一括して表示されるので、一括表示後に走査信号線駆動部を停止する期間を確保でき、その期間における走査信号線駆動部の消費電力が低減される。
【０００６】
また、携帯機器においては、パーシャル表示機能と同様に低消費電力化を目的として、リフレッシュ動作時、表示データに対応する表示電圧を水平走査回路から供給することなく、各画素内で表示データ（表示電圧）を一旦退避させ、その退避データを用いて表示データの再書き込みを行なう、いわゆるセルフリフレッシュ機能が知られている。
【０００７】
このセルフリフレッシュ機能においては、画像表示部における全画素に対して一斉にデータの再書込みを行なうことも可能であるが、全画素に対して一斉にデータの再書込みを行なうには、全画素を駆動できるだけの大きなドライバが必要となり、また、一斉駆動により発生するノイズによる誤動作を防止するために配線を太くする必要があり、装置が大型化する。
【０００８】
これに対して、画像表示部をブロック分割して部分的にセルフリフレッシュ動作を行なう部分セルフリフレッシュ機能が知られている。この部分セルフリフレッシュ機能においては、たとえば、複数のゲート線ごとに画像表示部がブロック分割される。そして、この部分セルフリフレッシュ機能によれば、同時に再書込みされる画素数がブロックサイズに限られるので、全画素同時にセルフリフレッシュ動作を行なう場合のドライバサイズや配線サイズの問題は発生しない。
【特許文献１】特開２００１−３４３９２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述した特開２００１−３４３９２８号公報に開示されたパーシャル表示機能および従来の部分セルフリフレッシュ機能においては、いずれも、一部の複数の画素制御線を同時に制御する必要がある。すなわち、特開２００１−３４３９２８号公報に開示されたパーシャル表示機能においては、非表示領域に対応する複数のゲート線を一括して活性化する必要があり、上述した従来の部分セルフリフレッシュ機能においては、リフレッシュ対象のブロックに対応する複数のゲート線を同時に活性化する必要がある。
【００１０】
しかしながら、上述した特開２００１−３４３９２８号公報で開示される画像表示装置は、パーシャル表示機能を実現するために別途出力制御ブロックが設けられるため、装置面積が増大するという問題がある。
【００１１】
また、上述した従来の部分セルフリフレッシュ機能は、その機能を実現するために複数の制御信号線およびその制御信号線に対応した複数のバッファ回路が別途必要であり、制御回路が複雑になるという問題がある。
【００１２】
そこで、この発明は、かかる課題を解決するためになされたものであり、その目的は、一部の複数の画素制御線を容易に同時制御することができる画像表示装置を提供することである。
【課題を解決するための手段】
【００１３】
この発明によれば、画像表示装置は、行列状に配置された複数の画像表示素子を含む画像表示部と、複数の画像表示素子の行に対応して配置される複数の画素制御線と、複数の画素制御線に接続される垂直走査回路と、垂直走査の開始を指示するための走査開始信号、および活性化対象の画素制御線の活性化を指示するための許可信号を発生し、その発生した各信号を垂直走査回路へ出力する制御装置とを備え、画像表示部に画像を部分的に表示する部分表示モード時、または、複数の画像表示素子内においてデータの退避および再書込みが行なわれるセルフリフレッシュ動作を画像表示部において複数のブロックに分割して行なう部分セルフリフレッシュ動作時、垂直走査回路は、走査開始信号の活性期間に応じた数の画素制御線を同時に活性可能状態にし、活性可能状態にある画素制御線に対応する領域を非表示領域またはリフレッシュ領域として、活性可能状態にある画素制御線を許可信号の活性化に応じて同時に活性化する。
【発明の効果】
【００１４】
この発明による画像表示装置においては、垂直走査の開始を指示する走査開始信号が可変とされ、部分表示モード時または部分セルフリフレッシュ動作時、走査開始信号の活性期間に応じた数の画素制御線が同時に活性化する。
【００１５】
したがって、この発明によれば、新たな回路を追加することなく、複数の画素制御線を容易に同時制御できる。その結果、パーシャル表示機能および部分セルフリフレッシュ機能を簡易な構成で実現できる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００１７】
実施の形態１．
実施の形態１では、待機モード時にパーシャル表示機能を有する液晶表示装置について示される。
【００１８】
図１は、この発明の実施の形態１による液晶表示装置１００の全体構成を示す概略ブロック図である。図１を参照して、この液晶表示装置１００は、液晶表示部１０と、１：３デマルチプレクサ１２と、垂直走査回路１４と、基板１６と、ソースＩＣ１８とを備える。
【００１９】
液晶表示部１０は、行列状に配置された複数の画素（図示せず）を含む。各画素には、Ｒ（赤）、Ｇ（緑）およびＢ（青）の３原色のいずれかのカラーフィルタが設けられており、列方向に隣接する画素（Ｒ）、画素（Ｇ）および画素（Ｂ）で１つの表示単位が構成される。また、画素の行に対応して複数のゲート線が配置され、画素の列に対応して複数のソース線が配置される。
【００２０】
１：３デマルチプレクサ１２は、表示データに対応する表示電圧ＤＡＴＡ０〜ＤＡＴＡｎをソースＩＣ１８から受け、その受けた表示電圧を対応するソース線に出力する。具体的には、１：３デマルチプレクサ１２は、選択されたゲート線の各表示単位に対してソースＩＣ１８からシリアルに出力される、画素（Ｒ）、画素（Ｇ）および画素（Ｂ）に対応する表示電圧ＤＡＴＡｉ（ｉは０〜ｎの整数）をソースＩＣ１８から受け、各表示単位の画素（Ｒ）、画素（Ｇ）および画素（Ｂ）にそれぞれ対応する各ソース線にその受けた表示電圧ＤＡＴＡｉを時分割して出力する。
【００２１】
垂直走査回路１４は、スタート信号ＳＴ、許可信号ＥＮＡＢおよびクロック信号ＣＬＯＣＫ，／ＣＬＯＣＫをソースＩＣ１８から受け、行方向に配置された複数のゲート線をこれらの信号に基づいて所定のタイミングで活性化する。具体的には、通常動作時、垂直走査回路１４は、スタート信号ＳＴの活性化を起因として、クロック信号ＣＬＯＣＫ，／ＣＬＯＣＫに同期して複数のゲート線を順次活性化する。一方、後述するパーシャル表示モード時、垂直走査回路１４は、画像表示部１０の表示領域においては、通常動作時と同様に、その表示領域に対応するゲート線をクロック信号ＣＬＯＣＫ，／ＣＬＯＣＫに同期して順次活性化する。これに対して非表示領域においては、ソースＩＣ１８から許可信号ＥＮＡＢを受けたタイミングでその非表示領域に対応するゲート線を一斉に活性化する。
【００２２】
ソースＩＣ１８は、スタート信号ＳＴ、許可信号ＥＮＡＢおよびクロック信号ＣＬＯＣＫ，／ＣＬＯＣＫを生成して垂直走査回路１４に出力する。ここで、スタート信号ＳＴは、ゲート線の走査開始を垂直走査回路１４に指示するための信号であり、フレームの最初に活性化される。許可信号ＥＮＡＢは、垂直走査回路１４によって活性可能状態にされているゲート線の活性化タイミングを与える信号である。
【００２３】
また、ソースＩＣ１８は、垂直走査回路１４によって選択されるゲート線の各表示単位にそれぞれ対応する表示電圧ＤＡＴＡ０〜ＤＡＴＡｎを発生し、その発生した表示電圧ＤＡＴＡ０〜ＤＡＴＡｎを１：３デマルチプレクサ１２に出力する。さらに、ソースＩＣ１８は、各表示電圧ＤＡＴＡ０〜ＤＡＴＡｎを各画素ごとに時分割するための切換信号ＲＳＷ，ＧＳＷ，ＢＳＷを１：３デマルチプレクサ１２に出力する。ここで、切換信号ＲＳＷ，ＧＳＷ，ＢＳＷは、各表示単位の画素（Ｒ）、画素（Ｇ）および画素（Ｂ）にそれぞれ対応する各ソース線をそれぞれ選択するための信号である。また、さらに、ソースＩＣ１８は、対向電極電圧ＶＣＯＭを液晶表示部１０に出力する。
【００２４】
なお、液晶表示部１０は、「画像表示部」を構成し、ソースＩＣ１８は、「制御装置」を構成する。
【００２５】
図２は、図１に示した液晶表示装置１００のパーシャル表示モード時の表示状態を示す図である。図２を参照して、この液晶表示装置１００は、待機時、一部の領域２２のみ画像表示を行ない、その他の領域２０では画像表示を行わない「パーシャル表示モード」に移行する。実際には、パーシャル表示モードでは、領域２０に特定の色（たとえば、白または黒）が表示される。
【００２６】
図３は、図１に示した液晶表示部１０の構成を示す回路図である。なお、図３では、図示の関係上、液晶表示部１０の一部のみが示される。図３を参照して、液晶表示部１０は、複数の画素ＰＸと、複数のゲート線ＧＬと、複数のソース線ＳＬとを含む。複数の画素ＰＸの各々は、Ｎチャネル薄膜トランジスタ１０２と、キャパシタ１０４と、液晶表示素子１０６とからなる。なお、以下では、薄膜トランジスタを「ＴＦＴ（Thin Film Transistor）」とも称する。
【００２７】
複数の画素ＰＸは、行列状に配置され、その行に沿って複数のゲート線ＧＬが配置され、列に沿って複数のソース線ＳＬが配置される。そして、複数の画素ＰＸの各々は、対応するソース線ＳＬおよびゲート線ＧＬに接続される。また、複数の画素ＰＸの各々は、対向電極電圧ＶＣＯＭを共通に受ける。
【００２８】
画素ＰＸ（ｉ，ｊ）におけるＮチャネルＴＦＴ１０２は、ソースＩＣ１８（図示せず）に接続されるソース線ＳＬ（ｊ）とノード１０８との間に接続され、垂直走査回路１４（図示せず）に接続されるゲート線ＧＬ（ｉ）にゲートが接続される。液晶表示素子１０６は、ノード１０８に接続される画素電極と、対向電極電圧ＶＣＯＭが印加される対向電極とを有している。キャパシタ１０４は、一方がノード１０８に接続され、他方が対向電極電圧ＶＣＯＭに固定される。
【００２９】
画素ＰＸ（ｉ，ｊ）においては、画素電極と対向電極との間の電位差に応じて液晶表示素子１０６における液晶の配向性が変化することにより、液晶表示素子１０６の輝度（反射率）が変化する。これによって、ソースＩＣ１８からソース線ＳＬ（ｊ）およびＮチャネルＴＦＴ１０２を介して印加される表示電圧に応じた輝度（反射率）を液晶表示素子１０６に表示することができる。
【００３０】
そして、垂直走査回路１４によりゲート線ＧＬ（ｉ）が活性化されてソース線ＳＬ（ｊ）から液晶表示素子１０６に表示電圧が印加された後、ゲート線ＧＬ（ｉ）は不活性化されてＮチャネルＴＦＴ１０２はＯＦＦされるが、ＮチャネルＴＦＴ１０２のＯＦＦ期間においても、キャパシタ１０４が画素電極の電位を保持するので、液晶表示素子１０６は、印加された表示電圧に応じた輝度（反射率）を維持することができる。
【００３１】
なお、その他の画素ＰＸについても、構成は同じであるので、その説明は繰返さない。また、複数のゲート線ＧＬは、「複数の画素制御線」を構成する。
【００３２】
図４は、図１に示した１：３デマルチプレクサ１２の構成を示す機能ブロック図である。図４を参照して、１：３デマルチプレクサ１２は、アナログスイッチ部１２２と、アナログスイッチ制御回路１２４とを含む。
【００３３】
アナログスイッチ部１２２は、ソースＩＣ１８（図示せず）から外部ソース線１２６を介して各表示単位の表示電圧を受ける。ここで、上述したように、各表示単位の各画素に対応する表示電圧は、ソースＩＣ１８からシリアルに出力される。そして、アナログスイッチ部１２２は、アナログスイッチ制御回路１２４から切換信号ＲＳＷ，ＧＳＷ，ＢＳＷおよびそれらにそれぞれ相補な信号／ＲＳＷ，／ＧＳＷ，／ＢＳＷを受け、各表示単位における各画素の表示電圧をこれらの信号に応じて時分割してソース線１２８へ順次出力する。
【００３４】
アナログスイッチ制御回路１２４は、ソースＩＣ１８から切換信号ＲＳＷ，ＧＳＷ，ＢＳＷを受け、その受けた切換信号ＲＳＷ，ＧＳＷ，ＢＳＷ、およびそれらにそれぞれ相補な信号／ＲＳＷ，／ＧＳＷ，／ＢＳＷをアナログスイッチ部１２２へ出力する。
【００３５】
図５は、図４に示したアナログスイッチ部１２２の構成を示す回路図である。なお、図５では、図示の関係上、アナログスイッチ部１２２の一部のみが示される。図５を参照して、アナログスイッチ部１２２は、ＰチャネルＭＯＳトランジスタ１３１，１３３，１３５と、ＮチャネルＭＯＳトランジスタ１３２，１３４，１３６とからなる。
【００３６】
ＰチャネルＭＯＳトランジスタ１３１およびＮチャネルＭＯＳトランジスタ１３２は、ソース線ＳＬ（ｊ−１）と外部ソース線１２６との間に接続され、それぞれ切換信号ＲＳＷ，／ＲＳＷをゲートに受ける。ＰチャネルＭＯＳトランジスタ１３３およびＮチャネルＭＯＳトランジスタ１３４は、ソース線ＳＬ（ｊ）と外部ソース線１２６との間に接続され、それぞれ切換信号ＧＳＷ，／ＧＳＷをゲートに受ける。ＰチャネルＭＯＳトランジスタ１３５およびＮチャネルＭＯＳトランジスタ１３６は、ソース線ＳＬ（ｊ＋１）と外部ソース線１２６との間に接続され、それぞれ切換信号ＢＳＷ，／ＢＳＷをゲートに受ける。
【００３７】
このアナログスイッチ部１２２においては、ソースＩＣ１８（図示せず）によって赤表示用の表示電圧が外部ソース線１２６に供給され、切換信号ＲＳＷが活性化されると、赤表示用の画素が接続されるソース線ＳＬ（ｊ−１）に対するトランスファゲートを構成するＰチャネルＭＯＳトランジスタ１３１およびＮチャネルＭＯＳトランジスタ１３２がＯＮする。そうすると、赤表示用の表示電圧が外部ソース線１２６からソース線ＳＬ（ｊ−１）に供給される。
【００３８】
続いて、ソースＩＣ１８によって緑表示用の表示電圧が外部ソース線１２６に供給され、切換信号ＧＳＷが活性化されると、緑表示用の画素が接続されるソース線ＳＬ（ｊ）に対するトランスファゲートを構成するＰチャネルＭＯＳトランジスタ１３３およびＮチャネルＭＯＳトランジスタ１３４がＯＮする。そうすると、緑表示用の表示電圧が外部ソース線１２６からソース線ＳＬ（ｊ）に供給される。
【００３９】
さらに続いて、ソースＩＣ１８によって青表示用の表示電圧が外部ソース線１２６に供給され、切換信号ＢＳＷが活性化されると、青表示用の画素が接続されるソース線ＳＬ（ｊ＋１）に対するトランスファゲートを構成するＰチャネルＭＯＳトランジスタ１３５およびＮチャネルＭＯＳトランジスタ１３６がＯＮする。そうすると、青表示用の表示電圧が外部ソース線１２６からソース線ＳＬ（ｊ＋１）に供給される。
【００４０】
図６は、図１に示した垂直走査回路１４の構成を示す回路図である。なお、図６では、図示の関係上、垂直走査回路１４の一部のみが示される。図６を参照して、垂直走査回路１４は、シフトレジスタ１４２．１，１４２．２，１４２．３，…と、出力制御回路１４８とを含む。シフトレジスタ１４２．１，１４２．２，１４２．３，…の各々は、インバータＩｖ１〜Ｉｖ６からなる。出力制御回路１４８は、ＮＡＮＤゲート１５０，１５３，１５６と、レベルシフタ１５１，１５４，１５７と、出力バッファ１５２，１５５，１５８とからなる。
【００４１】
シフトレジスタ１４２．１，１４２．２，１４２．３，…は、直列に接続され、ソースＩＣ１８（図示せず）から受けるクロック信号ＣＬＯＣＫ，／ＣＬＯＣＫに同期して動作する。シフトレジスタ１４２．１において、インバータＩｖ１は、ソースＩＣ１８からスタート信号ＳＴを受け、クロック信号ＣＬＯＣＫの立上がりタイミングに同期してスタート信号ＳＴの反転信号を出力する。インバータＩｖ２は、インバータＩｖ１からの出力信号を受け、その受けた信号を反転した信号を出力する。インバータＩｖ３，Ｉｖ４は、インバータＩｖ２からの出力信号を受け、その受けた信号の反転信号をクロック信号ＣＬＯＣＫの立下がりタイミングに同期して出力する。インバータＩｖ５は、インバータＩｖ４からの出力信号を受け、その受けた信号の反転信号を活性可能信号ＳＲ１として出力する。インバータＩｖ６は、インバータＩｖ５からの出力信号を受け、その受けた信号の反転信号をクロック信号ＣＬＯＣＫの立上がりタイミングに同期して出力する。
【００４２】
シフトレジスタ１４２．２，１４２．３の回路構成は、シフトレジスタ１４２．１と同じであり、シフトレジスタ１４２．２，１４２．３は、スタート信号ＳＴに代えて前段のシフトレジスタからの出力信号をインバータＩｖ１が受ける点においてシフトレジスタ１４２．１と異なる。そして、シフトレジスタ１４２．２，１４２．３は、それぞれ活性可能信号ＳＲ２，ＳＲ３を出力する。
【００４３】
出力制御回路１４８において、ＮＡＮＤゲート１５０は、シフトレジスタ１４２．１から出力される活性可能信号ＳＲ１およびソースＩＣ１８から出力される許可信号ＥＮＡＢの論理積を演算し、その演算結果を反転した信号を出力する。レベルシフタ１５１は、ＮＡＮＤゲート１５０から受ける出力信号の信号レベルをシフトし、出力バッファ１５２は、レベルシフタ１５１から受ける信号をゲート信号Ｇ１としてゲート線ＧＬ１に出力する。
【００４４】
また、ＮＡＮＤゲート１５３は、シフトレジスタ１４２．２から出力される活性可能信号ＳＲ２および許可信号ＥＮＡＢの論理積を演算し、その演算結果を反転した信号をレベルシフタ１５４へ出力する。そして、出力バッファ１５５は、レベルシフタ１５４から受ける信号をゲート信号Ｇ２としてゲート線ＧＬ２に出力する。ＮＡＮＤゲート１５６は、シフトレジスタ１４２．３から出力される活性可能信号ＳＲ３および許可信号ＥＮＡＢの論理積を演算し、その演算結果を反転した信号をレベルシフタ１５７出力する。そして、出力バッファ１５８は、レベルシフタ１５７から受ける信号をゲート信号Ｇ３としてゲート線ＧＬ３に出力する。
【００４５】
この垂直走査回路１４においては、シフトレジスタ１４２．１，１４２．２，１４２．３，…は、ソースＩＣ１８から受けるスタート信号ＳＴをクロック信号ＣＬＯＣＫの立下がりタイミングに同期して順次シフトする。そして、出力制御回路１４８は、ソースＩＣ１８から受ける許可信号ＥＮＡＢがＨ（論理ハイ）レベルになったタイミングで、そのときにＨレベルである活性可能信号ＳＲに対応するゲート線ＧＬを活性化する。
【００４６】
図７は、この実施の形態１による液晶表示装置１００における主な信号のパーシャル表示モード時の動作波形図である。ここで、この実施の形態１による液晶表示装置１００は、フレーム反転駆動を行なう。フレーム反転駆動とは、液晶の信頼性の観点から液晶表示素子に印加される表示電圧の極性を反転させることが一般に行なわれているところ、画像の１フレームごとに表示電圧の極性を切換えることをいう。なお、この図７では、全１２本のゲート線のうち上段の４本のゲート線に対応する領域を非表示領域とする場合について示されるが、ゲート線の数は、これに限られるものではない。
【００４７】
図７を参照して、時刻Ｔ１前に、ソースＩＣ１８は、垂直走査回路１４に出力するスタート信号ＳＴをＨレベルとし、時刻Ｔ８後まで複数周期にわたってＨレベルを保持する。シフトレジスタ１４２．１，１４２．２，１４２．３，…は、クロック信号ＣＬＯＣＫ，／ＣＬＯＣＫに同期してスタート信号ＳＴを順次シフトし、時刻Ｔ２，Ｔ４，Ｔ６，…において、それぞれ活性可能信号ＳＲ１，ＳＲ２，ＳＲ３，…を順次Ｈレベルにする。
【００４８】
そして、時刻Ｔ８において活性可能信号ＳＲ１〜ＳＲ４が同時にＨレベルになると、ソースＩＣ１８は、垂直走査回路１４に出力する許可信号ＥＮＡＢをＨレベルにする。そうすると、垂直走査回路１４の出力制御回路１４８は、ゲート信号Ｇ１〜Ｇ４をＨレベルにし、ゲート線ＧＬ１〜ＧＬ４が一斉に活性化される。
【００４９】
一方、ソースＩＣ１８は、許可信号ＥＮＡＢをＨレベルで出力するとともに、特定の色表示（たとえば白または黒）に対応する表示電圧ＤＡＴＡ０〜ＤＡＴＡｎを１：３デマルチプレクサ１２へ出力し、各表示電圧ＤＡＴＡ０〜ＤＡＴＡｎを各画素ごとに時分割するための切換信号ＲＳＷ，ＧＳＷ，ＢＳＷを１：３デマルチプレクサ１２へ順次出力する。
【００５０】
これによって、ゲート線ＧＬ１〜ＧＬ４に対応する全ての画素に上記の色表示に対応する表示電圧が印加され、非表示領域が構成される。
【００５１】
次のフレームの開始タイミングである時刻Ｔ２３前に、ソースＩＣ１８は、スタート信号ＳＴを再びＨレベルにするが、今度は、時刻Ｔ２４後に直ちにスタート信号ＳＴをＬ（論理ロー）レベルにする。シフトレジスタ１４２．１，１４２．２，１４２．３，…は、クロック信号ＣＬＯＣＫ，／ＣＬＯＣＫに同期してこのスタート信号ＳＴを順次シフトし、それぞれ時刻Ｔ２４，Ｔ２６，Ｔ２８，…において活性可能信号ＳＲ１，ＳＲ２，ＳＲ３，…を１周期だけＨレベルにする。
【００５２】
そして、時刻Ｔ３２において活性可能信号ＳＲ５がＨレベルになると、ソースＩＣ１８は、垂直走査回路１４に出力する許可信号ＥＮＡＢをＨレベルにする。そうすると、出力制御回路１４８は、ゲート信号Ｇ５をＨレベルにし、ゲート線ＧＬ５が活性化される。その後、ソースＩＣ１８は、各周期ごとに許可信号ＥＮＡＢをＨレベルにし、ゲート線ＧＬ６以降のゲート線がクロック信号ＣＬＯＣＫに同期して順次活性化される。
【００５３】
一方、ソースＩＣ１８は、許可信号ＥＮＡＢをＨレベルで出力するとともに、活性化されるゲート線に接続される各画素に対応する表示電圧ＤＡＴＡ０〜ＤＡＴＡｎを１：３デマルチプレクサ１２へ出力し、切換信号ＲＳＷ，ＧＳＷ，ＢＳＷを１：３デマルチプレクサ１２へ順次出力する。
【００５４】
これによって、ゲート線ＧＬ５以降のゲート線に対応する各画素においては、画像データに対応する表示電圧が印加され、表示領域が構成される。
【００５５】
なお、時刻Ｔ２３から開始されるフレームでは、時刻Ｔ１から開始されるフレームに対して表示電圧の極性が反転される。または、時刻Ｔ２３では極性の反転は行なわず、次の時刻Ｔ１からのサイクルで極性反転されるようにしてもよい。
【００５６】
一方、図８は、この実施の形態１による液晶表示装置１００における主な信号の通常動作時の動作波形図である。図８を参照して、ソースＩＣ１８は、時刻Ｔ１前にスタート信号ＳＴをＨレベルにし、時刻Ｔ２後にそのスタート信号ＳＴをＬレベルにする。シフトレジスタ１４２．１，１４２．２，…は、クロック信号ＣＬＯＣＫ，／ＣＬＯＣＫに同期してスタート信号ＳＴを順次シフトし、それぞれ時刻Ｔ２，Ｔ４，…において活性可能信号ＳＲ１，ＳＲ２，…を１周期だけＨレベルにする。
【００５７】
そして、活性可能信号ＳＲ１，ＳＲ２，…が順次Ｈレベルになるタイミングで、ソースＩＣ１８は、その都度、許可信号ＥＮＡＢをＨレベルにする。これにより、クロック信号ＣＬＯＣＫに同期してゲート信号Ｇ１，Ｇ２，…が順次Ｈレベルとなり、ゲート線ＧＬ１，ＧＬ２，…が順次活性化される。
【００５８】
一方、ソースＩＣ１８は、許可信号ＥＮＡＢをＨレベルで出力するとともに、活性化されるゲート線に接続される各画素に対応する表示電圧ＤＡＴＡ０〜ＤＡＴＡｎを１：３デマルチプレクサ１２へ出力し、切換信号ＲＳＷ，ＧＳＷ，ＢＳＷを１：３デマルチプレクサ１２へ順次出力する。
【００５９】
これにより、図１に示される画像表示部１０において、クロック信号ＣＬＯＣＫに同期して行方向（垂直走査方向）に画像データが順次画素に書き込まれ、画像表示部１０全面に所望の画像データが表示される。
【００６０】
このように、この液晶表示装置１００においては、スタート信号ＳＴが可変長であり、パーシャル表示モード時は、クロック信号ＣＬＯＣＫの複数サイクルにわたってスタート信号ＳＴをＨレベルとすることによって、その期間に対応する領域を非表示領域とすることができる。
【００６１】
なお、上記においては、パーシャル表示モード時におけるスタート信号ＳＴは、図７において時刻Ｔ１〜Ｔ８までＨレベルに保持され、これに応じてゲート線ＧＬ１〜ＧＬ４に対応する領域を非表示領域としたが、スタート信号ＳＴをＨレベルに保持する期間をさらに長くすることによって非表示領域を拡大でき、Ｈレベルの期間を短くすることによって非表示領域を縮小できる。
【００６２】
また、上記においては、活性可能信号ＳＲ１〜ＳＲ４が同時にＨレベルのときに許可信号ＥＮＡＢをＨレベルにすることによってゲート線ＧＬ１〜ＧＬ４が同時に活性化されるが、許可信号ＥＮＡＢをＨレベルにするタイミングを変えることによって、非表示領域を画像表示部１０の他の領域に設定することができる。
【００６３】
なお、パーシャル表示モード時においては、複数のゲート線によって選択される複数の画素に同時に特定の色表示に対応するデータが書込まれる。そこで、データの書込時間が不足する場合には、図７における時刻Ｔ８〜Ｔ１０において、クロック信号ＣＬＯＣＫの周期を長くしてもよい。
【００６４】
以上のように、この実施の形態１による液晶表示装置１００によれば、スタート信号ＳＴを可変長としたので、新たな回路を追加することなく、複数のゲート線を容易に同時制御できる。したがって、パーシャル表示モードを簡易な構成で実現できる。また、スタート信号ＳＴの長さを変えることによって、非表示領域と表示領域との割合を容易に変更でき、許可信号ＥＮＡＢの出力タイミングを変えることによって、画像表示部１０における非表示領域の位置を任意に変えることもできる。
【００６５】
そして、パーシャル表示モード時は、非表示領域に対応する複数の画素に一斉に表示電圧が印加されるので、ソースＩＣ１８および１：３デマルチプレクサ１２の動作回数を抑制でき、その結果、液晶表示装置１００の消費電力を低減できる。
【００６６】
なお、図７に示されるように、パーシャル表示モード時における各画素へのデータ書込みは２フレームごとになるところ、データの書込みが行なわれない期間（図７におけるＴ１〜Ｔ８およびＴ１０〜Ｔ３２）においてクロック信号ＣＬＯＣＫの周波数を大きくすることにより、データ書込周期を短縮することができる。しかしながら、この場合は、ソースＩＣ１８および１：３デマルチプレクサ１２の非動作期間が短くなるので、低消費電力化は、若干阻害される。
【００６７】
実施の形態２．
実施の形態１では、パーシャル表示モード時、図７に示したように、非表示領域にデータを書込んだ後、表示領域にデータが書込まれるまで、一定のタイムラグが発生する。実施の形態２では、このタイムラグを低減し、表示動作の高速化が図られる。
【００６８】
図９は、この発明の実施の形態２による液晶表示装置の全体構成を示す概略ブロック図である。図９を参照して、この液晶表示装置１００Ａは、図１に示した実施の形態１による液晶表示装置１００の構成において、垂直走査回路１４およびソースＩＣ１８に代えて垂直走査回路１４ＡおよびソースＩＣ１８Ａをそれぞれ備える。
【００６９】
垂直走査回路１４Ａは、リセット信号ＲＥＳＥＴをさらに受ける点において垂直走査回路１４と異なる。リセット信号ＲＥＳＥＴは、垂直走査回路１４Ａの内部状態をリセットするための信号であって、リセット信号ＲＥＳＥＴがＨレベルになると、垂直走査回路１４Ａは、その内部状態をリセットする。
【００７０】
ソースＩＣ１８Ａは、垂直走査回路１４Ａへリセット信号ＲＥＳＥＴをさらに出力する点においてソースＩＣ１８と異なる。そして、ソースＩＣ１８Ａは、後述するように、パーシャル表示モード時、非表示領域に対応するゲート線を同時活性化するための許可信号ＥＮＡＢをＨレベルにすると、続いてリセット信号ＲＥＳＥＴをＨレベルにする。
【００７１】
図１０は、図９に示した垂直走査回路１４Ａの構成を示す回路図である。なお、図１０では、図示の関係上、垂直走査回路１４Ａの一部のみが示される。図１０を参照して、垂直走査回路１４Ａは、図６に示した実施の形態１における垂直走査回路１４の構成において、シフトレジスタ１４２．１，１４２．２，１４２．３，…に代えてシフトレジスタ２４２．１，２４２．２，２４２．３，…を含む。シフトレジスタ２４２．１，２４２．２，２４２．３，…の各々は、シフトレジスタ１４２．１，１４２．２，１４２．３，…の各々の構成において、インバータＩｖ２，Ｉｖ５に代えてそれぞれＮＯＲゲート２５０，２５２からなる。
【００７２】
ＮＯＲゲート２５０は、インバータＩｖ１の出力信号およびソースＩＣ１８Ａ（図示せず）から受けるリセット信号ＲＥＳＥＴの論理和を演算し、その演算結果を反転した信号をインバータＩｖ３，Ｉｖ４へ出力する。ＮＯＲゲート２５２は、インバータＩｖ４の出力信号およびリセット信号ＲＥＳＥＴの論理和を演算し、その演算結果の反転信号を活性可能信号ＳＲ１として出力する。
【００７３】
シフトレジスタ２４２．１，２４２．２，２４２．３，…の各々におけるその他の構成は、シフトレジスタ１４２．１，１４２．２，１４２．３，…の各々の構成と同じであるので、説明は繰り返さない。また、出力制御回路１４８については、既に説明したとおりである。
【００７４】
この垂直走査回路１４Ａにおいては、リセット信号ＲＥＳＥＴがＨレベルになると、各シフトレジスタ２４２．１，２４２．２，２４２．３，…におけるＮＯＲゲート２５０，２５２の出力がＬレベルとなり、各シフトレジスタ２４２．１，２４２．２，２４２．３，…の内部状態がリセットされる。その結果、活性可能信号ＳＲ１，ＳＲ２，…が全てＬレベルとなってリセットされる。
【００７５】
図１１は、この実施の形態２による液晶表示装置１００Ａにおける主な信号のパーシャル表示モード時の動作波形図である。ここで、この実施の形態２による液晶表示装置１００Ａも、フレーム反転駆動を行なう。なお、この図１１においても、全１２本のゲート線のうち上段の４本のゲート線に対応する領域を非表示領域とする場合について示されるが、ゲート線の数は、これに限られるものではない。
【００７６】
図１１を参照して、時刻Ｔ１〜Ｔ９においては、実施の形態１による液晶表示装置１００と同じ動作を行なう。そして、ゲート線ＧＬ１〜ＧＬ４が一斉に活性化されると、時刻Ｔ１０において、ソースＩＣ１８Ａは、リセット信号ＲＥＳＥＴをＨレベルにする。そうすると、各シフトレジスタ２４２．１，２４２．２，２４２．３，…は、その内部状態がリセットされ、時刻Ｔ１から入力されたスタート信号ＳＴに関する情報は、シフトレジスタ２４２．１，２４２．２，…から消去される。そして、シフトレジスタ２４２．１〜２４２．４においてＨレベルであった活性可能信号ＳＲ１〜ＳＲ４は、いずれもＬレベルとなる。
【００７７】
これによって、時刻Ｔ１からＨレベルとして入力されたスタート信号ＳＴが最後段のシフトレジスタまでシフトされて消滅するのを待つことなく、直ちに次のフレームに対応する動作が開始される。
【００７８】
なお、時刻Ｔ１２以降の動作は、図７に示した実施の形態１による液晶表示装置１００における時刻Ｔ２２以降の動作と同じであるので、時刻Ｔ１２以降の動作波形については、説明を繰り返さない。
【００７９】
以上のように、この実施の形態２による液晶表示装置１００Ａによれば、シフトレジスタの内部状態をリセットするリセット信号ＲＥＳＥＴを設けたので、パーシャル表示モード時におけるデータ書込周期を短縮することができる。したがって、パーシャル表示モードにおける表示領域の表示動作が改善する。
【００８０】
実施の形態３．
実施の形態３では、実施の形態１による液晶表示装置１００がライン反転駆動する場合について示される。ライン反転駆動とは、フレーム反転駆動が１フレームごとに表示電圧の極性を切換えるのに対し、１水平期間ごと（ゲート線ごと）に表示電圧の極性を切換えることをいう。
【００８１】
実施の形態３による液晶表示装置の構成は、実施の形態１による液晶表示装置１００の構成と同じであるので、その説明は繰り返さない。
【００８２】
図１２は、この実施の形態３による液晶表示装置における主な信号のパーシャル表示モード時の動作波形図である。なお、この図１２においても、全１２本のゲート線のうち上段の４本のゲート線に対応する領域を非表示領域とする場合について示されるが、ゲート線の数は、これに限られるものではない。
【００８３】
図１２を参照して、時刻Ｔ１前に、ソースＩＣ１８は、垂直走査回路１４に出力するスタート信号ＳＴをＨレベルとする。そして、時刻Ｔ２後には、ソースＩＣ１８は、スタート信号ＳＴをＬレベルにする。そうすると、シフトレジスタ１４２．１，１４２．２，１４２．３，…は、クロック信号ＣＬＯＣＫ，／ＣＬＯＣＫに同期してこのスタート信号ＳＴを順次シフトし、時刻Ｔ２，Ｔ４，Ｔ６，…にそれぞれ活性可能信号ＳＲ１，ＳＲ２，ＳＲ３，…を順次Ｈレベルにする。
【００８４】
また、時刻Ｔ５前に、ソースＩＣ１８は、スタート信号ＳＴを再びＨレベルにする。そして、時刻Ｔ６後には、ソースＩＣ１８は、スタート信号ＳＴをＬレベルにする。そうすると、シフトレジスタ１４２．１，１４２．２，１４２．３，…は、クロック信号ＣＬＯＣＫ，／ＣＬＯＣＫに同期してこのスタート信号ＳＴを順次シフトし、時刻Ｔ６，Ｔ８，Ｔ１０，…にそれぞれ活性可能信号ＳＲ１，ＳＲ２，ＳＲ３，…を順次Ｈレベルにする。
【００８５】
そして、時刻Ｔ６において、活性可能信号ＳＲ１，ＳＲ３が同時にＨレベルになり、活性可能信号ＳＲ２，ＳＲ４がＬレベルになると、ソースＩＣ１８は、垂直走査回路１４に出力する許可信号ＥＮＡＢをＨレベルにする。そうすると、出力制御回路１４８は、ゲート信号Ｇ１，Ｇ３をＨレベルにし、ゲート線ＧＬ１，ＧＬ３が同時に活性化される。一方、ゲート線ＧＬ２，ＧＬ４は、活性化されない。ここで、時刻Ｔ６おいては、対向電極電圧ＶＣＯＭとして、たとえば５Ｖが印加される。
【００８６】
また、時刻Ｔ８において、活性可能信号ＳＲ２，ＳＲ４が同時にＨレベルになり、活性可能信号ＳＲ１，ＳＲ３がＬレベルになると、ソースＩＣ１８は、許可信号ＥＮＡＢをＨレベルにする。そうすると、出力制御回路１４８は、ゲート信号Ｇ２，Ｇ４をＨレベルにする。したがって、今度は、ゲート線ＧＬ２，ＧＬ４が同時に活性化され、ゲート線ＧＬ１，ＧＬ３は、不活性化される。ここで、時刻Ｔ８おいては、対向電極電圧ＶＣＯＭは０Ｖにされ、表示電圧の極性が切換えられる。
【００８７】
なお、特に図示しないが、ソースＩＣ１８は、時刻Ｔ６後および時刻Ｔ８後の各々において、許可信号ＥＮＡＢをＨレベルで出力するとともに、特定の色表示（たとえば白または黒）に対応する表示電圧ＤＡＴＡ０〜ＤＡＴＡｎを１：３デマルチプレクサ１２へ出力し、各表示電圧ＤＡＴＡ０〜ＤＡＴＡｎを各画素ごとに時分割するための切換信号ＲＳＷ，ＧＳＷ，ＢＳＷを１：３デマルチプレクサ１２へ順次出力する。
【００８８】
これによって、ライン反転駆動を行ないつつ、ゲート線ＧＬ１〜ＧＬ４に対応する全ての画素に上記の色表示に対応する表示電圧が印加され、非表示領域が構成される。
【００８９】
時刻Ｔ２２以降の動作については、対向電極電圧ＶＣＯＭがラインごとに切換わることを除いては、基本的には、図７に示した実施の形態１による液晶表示装置１００における時刻Ｔ２２以降の動作と同じである。したがって、時刻Ｔ２４以降の動作波形については、説明を繰り返さない。これによって、ゲート線ＧＬ５以降に対応する画素においては、画像データに対応する表示電圧が印加され、表示領域が構成される。
【００９０】
なお、上記においては、パーシャル表示モード時におけるスタート信号ＳＴは、時刻Ｔ１〜Ｔ２および時刻Ｔ５〜Ｔ６においてＨレベルとされ、これに応じてゲート線ＧＬ１〜ＧＬ４に対応する領域を非表示領域としたが、スタート信号ＳＴをＨレベルにする回数を増やすことによって非表示領域をさらに拡大できる。たとえば、時刻Ｔ９〜Ｔ１０においてスタート信号ＳＴをさらにＨレベルにすることによって、非表示領域をゲート線ＧＬ１〜ＧＬ６に対応する領域に拡大できる。
【００９１】
また、上記においては、活性可能信号ＳＲ１，ＳＲ３が同時にＨレベルのとき、および活性可能信号ＳＲ２，ＳＲ４が同時にＨレベルのときに信号ＥＮＡＢをＨレベルにすることによってゲート線ＧＬ１〜ＧＬ４に対応する領域を非表示領域としたが、許可信号ＥＮＡＢをＨレベルにするタイミングを変えることによって、非表示領域を画像表示部１０の他の領域に設定することができる。
【００９２】
また、特に図示しないが、この実施の形態３においても、実施の形態２のようにシフトレジスタの内部状態をリセットするリセット信号ＲＥＳＥＴを設けることができる。
【００９３】
以上のように、ライン反転駆動を行なうこの実施の形態３によっても、新たな回路を追加することなく、複数のゲート線を容易に同時制御できる。したがって、パーシャル表示モードを簡易な構成で実現できる。また、スタート信号ＳＴの活性化回数を変えることによって、非表示領域と表示領域との割合を容易に変更できる。さらに、許可信号ＥＮＡＢの出力タイミングを変えることによって、画像表示部１０における非表示領域の位置を任意に変えることもできる。
【００９４】
実施の形態４．
実施の形態４では、部分セルフリフレッシュ機能を有する液晶表示装置について示される。
【００９５】
図１３は、この発明の実施の形態４による液晶表示装置１００Ｂの全体構成を示す概略ブロック図である。図１３を参照して、この液晶表示装置１００Ｂは、図１に示した実施の形態１による液晶表示装置１００の構成において、液晶表示部１０、垂直走査回路１４およびソースＩＣ１８に代えて、液晶表示部１０Ｂ、垂直走査回路１４ＢおよびソースＩＣ１８Ｂをそれぞれ備える。
【００９６】
液晶表示部１０Ｂは、行列状に配置された複数の画素（図示せず）を含む。各画素には、Ｒ（赤）、Ｇ（緑）およびＢ（青）の３原色のいずれかのカラーフィルタが設けられており、列方向に隣接する画素（Ｒ）、画素（Ｇ）および画素（Ｂ）で１つの表示単位が構成される。そして、液晶表示部１０Ｂにおける各画素は、ソースＩＣ１８Ｂから与えられる制御信号ＣＯＮＴＡ，ＣＯＮＴＢに応じてセルフリフレッシュ動作を行なう。また、画素の行に対応して、複数のゲート線、および各画素におけるセルフリフレッシュ動作を制御するための複数の制御信号線が配置され、画素の列に対応して複数のソース線が配置される。
【００９７】
垂直走査回路１４Ｂは、スタート信号ＳＴ、許可信号ＥＮＡＢおよびクロック信号ＣＬＯＣＫ，／ＣＬＯＣＫをソースＩＣ１８Ｂから受け、これらの信号に基づいて複数のゲート線を所定のタイミングで活性化する。また、垂直走査回路１４Ｂは、制御信号ＣＯＮＴＡ，ＣＯＮＴＢをソースＩＣ１８Ｂから受け、これらの信号に基づいて複数の制御信号線を所定のタイミングで活性化する。
【００９８】
ソースＩＣ１８Ｂは、セルフリフレッシュ動作時に垂直走査回路１４Ｂへ制御信号ＣＯＮＴＡ，ＣＯＮＴＢをさらに出力する点で、実施の形態１におけるソースＩＣ１８と異なる。ソースＩＣ１８Ｂにおけるその他の構成は、ソースＩＣ１８と同じである。
【００９９】
図１４は、図１３に示した液晶表示部１０Ｂの構成を示す回路図である。なお、図１４では、図示の関係上、液晶表示部１０Ｂの一部のみが示される。図１４を参照して、液晶表示部１０Ｂは、行列状に配置される複数の画素ＰＸＢと、複数のゲート線ＧＬと、複数の制御信号線ＣＯＮＴＡ＿ＧＬ，ＣＯＮＴＢ＿ＧＬと、複数のソース線ＳＬとを含む。
【０１００】
画素ＰＸＢ（ｉ，ｊ）は、ソース線ＳＬ（ｊ）、ゲート線ＧＬ（ｉ）、制御信号線ＣＯＮＴＡ＿ＧＬ（ｉ），ＣＯＮＴＢ＿ＧＬ（ｉ）、および対向電極電圧ＶＣＯＭが印加される電圧線に接続される。そして、垂直走査回路１４Ｂ（図示せず）によりゲート線ＧＬ（ｉ）が活性化されてソース線ＳＬ（ｊ）から液晶表示素子（図示せず）に表示電圧が印加されると、液晶表示素子は、その表示電圧に応じた輝度で表示する。その後、ゲート線ＧＬ（ｉ）は不活性化されるが、内部のキャパシタ（図示せず）が画素電極の電位を保持するので、液晶表示素子は、印加された表示電圧に応じた輝度（反射率）を維持できる。
【０１０１】
また、画素ＰＸＢ（ｉ，ｊ）は、垂直走査回路１４Ｂにより制御信号線ＣＯＮＴＡ＿ＧＬ，ＣＯＮＴＢ＿ＧＬが活性化されると、セルフリフレッシュ動作を行なう。すなわち、画素ＰＸＢ（ｉ，ｊ）は、制御信号線ＣＯＮＴＡ＿ＧＬが活性化されると、書込まれているデータを画素ＰＸＢ（ｉ，ｊ）内の所定の領域に一旦退避させ、制御信号線ＣＯＮＴＢ＿ＧＬが活性化されると、その退避させたデータに基づいて再書込みを行なう。
【０１０２】
なお、その他の画素ＰＸＢについても、構成は同じであるので、その説明は繰返さない。また、複数のゲート線ＧＬおよび複数の制御信号線ＣＯＮＴＡ＿ＧＬ，ＣＯＮＴＢ＿ＧＬは、「複数の画素制御線」を構成する。
【０１０３】
図１５は、図１３に示した垂直走査回路１４Ｂの構成を示す回路図である。なお、図１５では、図示の関係上、垂直走査回路１４Ｂの一部のみが示される。図１５を参照して、垂直走査回路１４Ｂは、図６に示した実施の形態１における垂直走査回路１４の構成において、出力制御回路１４８に代えて出力制御回路２４８を含む。出力制御回路２４８は、出力制御回路１４８の構成に加えて、ＮＡＮＤゲート１６０，１６３，１６６，１７０，１７３，１７６と、レベルシフタ１６１，１６４，１６７，１７１，１７４，１７７と、出力バッファ１６２，１６５，１６８，１７２，１７５，１７８とをさらに含む。
【０１０４】
ＮＡＮＤゲート１６０は、シフトレジスタ１４２．１から出力される活性可能信号ＳＲ１およびソースＩＣ１８Ｂから出力される制御信号ＣＯＮＴＡの論理積を演算し、その演算結果を反転した信号をレベルシフタ１６１へ出力する。そして、出力バッファ１６２は、レベルシフタ１６１から受ける信号をセルフリフレッシュ制御信号ＣＯＮＴＡ＿Ｇ１として制御信号線ＣＯＮＴＡ＿ＧＬ１に出力する。ＮＡＮＤゲート１７０は、活性可能信号ＳＲ１およびソースＩＣ１８Ｂから出力される制御信号ＣＯＮＴＢの論理積を演算し、その演算結果を反転した信号をレベルシフタ１７１へ出力する。そして、出力バッファ１７２は、レベルシフタ１７１から受ける信号をセルフリフレッシュ制御信号ＣＯＮＴＢ＿Ｇ１として制御信号線ＣＯＮＴＢ＿ＧＬ１に出力する。
【０１０５】
ＮＡＮＤゲート１６３は、シフトレジスタ１４２．２から出力される活性可能信号ＳＲ２および制御信号ＣＯＮＴＡの論理積を演算し、その演算結果を反転した信号をレベルシフタ１６４へ出力する。そして、出力バッファ１６５は、レベルシフタ１６４から受ける信号をセルフリフレッシュ制御信号ＣＯＮＴＡ＿Ｇ２として制御信号線ＣＯＮＴＡ＿ＧＬ２に出力する。ＮＡＮＤゲート１７３は、活性可能信号ＳＲ２および制御信号ＣＯＮＴＢの論理積を演算し、その演算結果を反転した信号をレベルシフタ１７４へ出力する。そして、出力バッファ１７５は、レベルシフタ１７４から受ける信号をセルフリフレッシュ制御信号ＣＯＮＴＢ＿Ｇ２として制御信号線ＣＯＮＴＢ＿ＧＬ２に出力する。
【０１０６】
ＮＡＮＤゲート１６６は、シフトレジスタ１４２．３から出力される活性可能信号ＳＲ３および制御信号ＣＯＮＴＡの論理積を演算し、その演算結果を反転した信号をレベルシフタ１６７へ出力する。そして、出力バッファ１６８は、レベルシフタ１６７から受ける信号をセルフリフレッシュ制御信号ＣＯＮＴＡ＿Ｇ３として制御信号線ＣＯＮＴＡ＿ＧＬ３に出力する。ＮＡＮＤゲート１７６は、活性可能信号ＳＲ３および制御信号ＣＯＮＴＢの論理積を演算し、その演算結果を反転した信号をレベルシフタ１７７へ出力する。そして、出力バッファ１７８は、レベルシフタ１７７から受ける信号をセルフリフレッシュ制御信号ＣＯＮＴＢ＿Ｇ３として制御信号線ＣＯＮＴＢ＿ＧＬ３に出力する。
【０１０７】
垂直走査回路１４Ｂのその他の構成は、図６に示した実施の形態１における垂直走査回路１４の構成と同じであるので、説明は繰返さない。
【０１０８】
この垂直走査回路１４Ｂにおいては、シフトレジスタ１４２．１，１４２．２，１４２．３，…は、ソースＩＣ１８Ｂから受けるスタート信号ＳＴをクロック信号ＣＬＯＣＫの立下がりタイミングに同期して順次シフトする。そして、出力制御回路２４８は、ソースＩＣ１８Ｂから受ける許可信号ＥＮＡＢがＨレベルになったタイミングで、そのときにＨレベルである活性可能信号ＳＲに対応するゲート線ＧＬを活性化する。
【０１０９】
また、出力制御回路２４８は、ソースＩＣ１８Ｂから受ける制御信号ＣＯＮＴＡがＨレベルになったタイミングで、そのときにＨレベルである活性可能信号ＳＲに対応する制御信号線ＣＯＮＴＡ＿ＧＬを活性化する。さらに、出力制御回路２４８は、ソースＩＣ１８Ｂから受ける制御信号ＣＯＮＴＢがＨレベルになったタイミングで、そのときにＨレベルである活性可能信号ＳＲに対応する制御信号線ＣＯＮＴＢ＿ＧＬを活性化する。
【０１１０】
この液晶表示装置１００Ｂにおける通常時の動作は、実施の形態１による液晶表示装置１００における通常時の動作と同じであり、主な信号の動作波形は、図８に示した動作波形のようになる。
【０１１１】
図１６は、この実施の形態４による液晶表示装置１００Ｂにおける主な信号のセルフリフレッシュ動作時の動作波形図である。ここで、この実施の形態４による液晶表示装置１００Ｂは、フレーム反転駆動を行なう。図１６を参照して、時刻Ｔ１前に、ソースＩＣ１８Ｂは、垂直走査回路１４Ｂに出力するスタート信号ＳＴをＨレベルとし、時刻Ｔ８後まで複数周期にわたってＨレベルを保持する。シフトレジスタ１４２．１，１４２．２，１４２．３，…は、クロック信号ＣＬＯＣＫ，／ＣＬＯＣＫに同期してスタート信号ＳＴを順次シフトし、時刻Ｔ２，Ｔ４，Ｔ６，…において、それぞれ活性可能信号ＳＲ１，ＳＲ２，ＳＲ３，…を順次Ｈレベルにする。
【０１１２】
そして、時刻Ｔ８において、活性可能信号ＳＲ１〜ＳＲ４が同時にＨレベルになると、ソースＩＣ１８Ｂは、まず、垂直走査回路１４Ｂに出力する制御信号ＣＯＮＴＡをＨレベルにする。そうすると、垂直走査回路１４Ｂの出力制御回路２４８は、リフレッシュ制御信号ＣＯＮＴＡ＿Ｇ１〜ＣＯＮＴＡ＿Ｇ４をＨレベルにし、制御信号線ＣＯＮＴＡ＿ＧＬ１〜ＣＯＮＴＡ＿ＧＬ４が一斉に活性化される。これによって、制御信号線ＣＯＮＴＡ＿ＧＬ１〜ＣＯＮＴＡ＿ＧＬ４に接続される第１のブロックの各画素ＰＸＢは、一斉にセルフリフレッシュ動作を開始する。
【０１１３】
続いて、時刻Ｔ９において、ソースＩＣ１８Ｂは、制御信号ＣＯＮＴＢをＨレベルにする。そうすると、出力制御回路２４８は、リフレッシュ制御信号ＣＯＮＴＢ＿Ｇ１〜ＣＯＮＴＢ＿Ｇ４をＨレベルにし、制御信号線ＣＯＮＴＢ＿ＧＬ１〜ＣＯＮＴＢ＿ＧＬ４が一斉に活性化される。これによって、セルフリフレッシュ動作を開始している上記第１のブロックの各画素は、データの再書込みを行い、セルフリフレッシュ動作を終了する。
【０１１４】
次に、時刻Ｔ１６において、活性可能信号ＳＲ５〜ＳＲ８が同時にＨレベルになると、ソースＩＣ１８Ｂは、制御信号ＣＯＮＴＡを再びＨレベルにする。そうすると、出力制御回路２４８は、リフレッシュ制御信号ＣＯＮＴＡ＿Ｇ５〜ＣＯＮＴＡ＿Ｇ８をＨレベルにし、制御信号線ＣＯＮＴＡ＿ＧＬ５〜ＣＯＮＴＡ＿ＧＬ８が一斉に活性化される。これによって、制御信号線ＣＯＮＴＡ＿ＧＬ５〜ＣＯＮＴＡ＿ＧＬ８に接続される第２のブロックの各画素ＰＸＢが一斉にセルフリフレッシュ動作を開始する。
【０１１５】
なお、特に図示しないが、その後、ソースＩＣ１８Ｂは、制御信号ＣＯＮＴＢをＨレベルにし、上記第２のブロックにおいてデータの再書込みが行なわれる。
【０１１６】
このように、この液晶表示装置１００Ｂにおいては、スタート信号ＳＴが可変長であり、セルフリフレッシュ動作時は、クロック信号ＣＬＯＣＫの複数サイクルにわたってスタート信号ＳＴをＨレベルとすることによって、その期間に対応するブロック単位で部分セルフリフレッシュ動作を行なうことができる。
【０１１７】
なお、上記においては、セルフリフレッシュ動作時におけるスタート信号ＳＴは、時刻Ｔ１〜Ｔ８までＨレベルに保持され、これに応じて４ライン分のブロックごとにセルフリフレッシュ動作を行なうものとしたが、スタート信号ＳＴをＨレベルに保持する期間をさらに長くすることによってブロックサイズを拡大でき、Ｈレベルの期間を短くすることによってブロックサイズを縮小できる。
【０１１８】
以上のように、この実施の形態４による液晶表示装置１００Ｂによれば、スタート信号ＳＴを可変長としたので、新たな回路を追加することなく、セルフリフレッシュ動作を制御する複数の制御信号線を容易に同時制御できる。したがって、セルフリフレッシュ動作をブロックごとに分割して行なう部分セルフリフレッシュ動作を簡易な構成で実現できる。また、スタート信号ＳＴの長さを変えることによって、部分セルフリフレッシュ時のブロックサイズを容易に変更でき、この液晶表示装置１００Ｂにおけるドライバ能力に応じたブロックサイズの設定を容易に行なうことができる。
【０１１９】
実施の形態５．
実施の形態５では、実施の形態４による液晶表示装置１００Ｂがライン反転駆動する場合について示される。
【０１２０】
実施の形態５による液晶表示装置の構成は、実施の形態４による液晶表示装置１００Ｂの構成と同じであるので、その説明は繰り返さない。
【０１２１】
図１７は、この実施の形態５による液晶表示装置における主な信号のセルフリフレッシュ動作時の動作波形図である。図１７を参照して、時刻Ｔ１前に、ソースＩＣ１８Ｂは、垂直走査回路１４Ｂに出力するスタート信号ＳＴをＨレベルとする。そして、時刻Ｔ２後には、ソースＩＣ１８Ｂは、スタート信号ＳＴをＬレベルにする。そうすると、シフトレジスタ１４２．１，１４２．２，１４２．３，…は、クロック信号ＣＬＯＣＫ，／ＣＬＯＣＫに同期してこのスタート信号ＳＴを順次シフトし、時刻Ｔ２，Ｔ４，Ｔ６，…にそれぞれ活性可能信号ＳＲ１，ＳＲ２，ＳＲ３，…を順次Ｈレベルにする。
【０１２２】
また、時刻Ｔ５前に、ソースＩＣ１８Ｂは、スタート信号ＳＴを再びＨレベルとする。そして、時刻Ｔ６後には、ソースＩＣ１８Ｂは、スタート信号ＳＴをＬレベルにする。そうすると、シフトレジスタ１４２．１，１４２．２，１４２．３，…は、クロック信号ＣＬＯＣＫ，／ＣＬＯＣＫに同期してこのスタート信号ＳＴを順次シフトし、時刻Ｔ６，Ｔ８，Ｔ１０，…にそれぞれ活性可能信号ＳＲ１，ＳＲ２，ＳＲ３，…を順次Ｈレベルにする。
【０１２３】
そして、時刻Ｔ６において、活性可能信号ＳＲ１，ＳＲ３が同時にＨレベルになり、活性可能信号ＳＲ２，ＳＲ４がＬレベルになると、ソースＩＣ１８Ｂは、まず、制御信号ＣＯＮＴＡをＨレベルにする。そうすると、出力制御回路２４８は、制御信号ＣＯＮＴＡ＿Ｇ１，ＣＯＮＴＡ＿Ｇ３をＨレベルにし、制御信号線ＣＯＮＴＡ＿ＧＬ１，ＣＯＮＴＡ＿ＧＬ３が同時に活性化される。
【０１２４】
続いて、時刻Ｔ７において、ソースＩＣ１８Ｂは、制御信号ＣＯＮＴＢをＨレベルにする。そうすると、出力制御回路２４８は、制御信号ＣＯＮＴＢ＿Ｇ１，ＣＯＮＴＢ＿Ｇ３をＨレベルにし、制御信号線ＣＯＮＴＢ＿ＧＬ１，ＣＯＮＴＢ＿ＧＬ３が同時に活性化される。すなわち、時刻Ｔ６〜Ｔ８では、制御信号線ＣＯＮＴＡ＿ＧＬ１，ＣＯＮＴＡ＿ＧＬ３（制御信号線ＣＯＮＴＢ＿ＧＬ１，ＣＯＮＴＢ＿ＧＬ３）に接続される各画素においてセルフリフレッシュ動作が一斉に行なわれる。
【０１２５】
一方、この期間においては、制御信号線ＣＯＮＴＡ＿ＧＬ２，ＣＯＮＴＢ＿ＧＬ２，ＣＯＮＴＡ＿ＧＬ４，ＣＯＮＴＢ＿ＧＬ４は、活性化されない。なお、図示しないが、時刻Ｔ６おいては、対向電極電圧ＶＣＯＭとして、たとえば５Ｖが印加される。
【０１２６】
次に、時刻Ｔ８において、活性可能信号ＳＲ２，ＳＲ４が同時にＨレベルになり、活性可能信号ＳＲ１，ＳＲ３がＬレベルになると、ソースＩＣ１８Ｂは、再び、制御信号ＣＯＮＴＡをＨレベルにする。そうすると、出力制御回路２４８は、今度は制御信号ＣＯＮＴＡ＿Ｇ２，ＣＯＮＴＡ＿Ｇ４をＨレベルにし、制御信号線ＣＯＮＴＡ＿ＧＬ２，ＣＯＮＴＡ＿ＧＬ４が同時に活性化される。
【０１２７】
続いて、時刻Ｔ９において、ソースＩＣ１８Ｂは、制御信号ＣＯＮＴＢをＨレベルにする。そうすると、出力制御回路２４８は、制御信号ＣＯＮＴＢ＿Ｇ２，ＣＯＮＴＢ＿Ｇ４をＨレベルにし、制御信号線ＣＯＮＴＢ＿ＧＬ２，ＣＯＮＴＢ＿ＧＬ４が同時に活性化される。すなわち、時刻Ｔ８〜Ｔ１０では、制御信号線ＣＯＮＴＡ＿ＧＬ２，ＣＯＮＴＡ＿ＧＬ４（制御信号線ＣＯＮＴＢ＿ＧＬ２，ＣＯＮＴＢ＿ＧＬ４）に接続される各画素においてセルフリフレッシュ動作が一斉に行なわれる。なお、図示しないが、時刻Ｔ８おいて、対向電極電圧ＶＣＯＭは０Ｖにされ、表示電圧の極性が切換えられる。
【０１２８】
時刻Ｔ１４において、活性可能信号ＳＲ５，ＳＲ７が同時にＨレベルになり、活性可能信号ＳＲ６，ＳＲ８がＬレベルになると、ソースＩＣ１８Ｂは、制御信号ＣＯＮＴＡをＨレベルにする。そうすると、出力制御回路２４８は、制御信号ＣＯＮＴＡ＿Ｇ５，ＣＯＮＴＡ＿Ｇ７をＨレベルにし、制御信号線ＣＯＮＴＡ＿ＧＬ５，ＣＯＮＴＡ＿ＧＬ７が同時に活性化される。
【０１２９】
続いて、時刻Ｔ１５において、ソースＩＣ１８Ｂは、制御信号ＣＯＮＴＢをＨレベルにする。そうすると、出力制御回路２４８は、制御信号ＣＯＮＴＢ＿Ｇ５，ＣＯＮＴＢ＿Ｇ７をＨレベルにし、制御信号線ＣＯＮＴＢ＿ＧＬ５，ＣＯＮＴＢ＿ＧＬ７が同時に活性化される（図示せず）。すなわち、時刻Ｔ１４〜Ｔ１６では、制御信号線ＣＯＮＴＡ＿ＧＬ５，ＣＯＮＴＡ＿ＧＬ７（制御信号線ＣＯＮＴＢ＿ＧＬ５，ＣＯＮＴＢ＿ＧＬ７）に接続される各画素においてセルフリフレッシュ動作が一斉に行なわれる。一方、この期間においては、制御信号線ＣＯＮＴＡ＿ＧＬ６，ＣＯＮＴＢ＿ＧＬ６，ＣＯＮＴＡ＿ＧＬ８，ＣＯＮＴＢ＿ＧＬ８は、活性化されない。
【０１３０】
次に、時刻Ｔ１６において、活性可能信号ＳＲ６，ＳＲ８が同時にＨレベルになり、活性可能信号ＳＲ５，ＳＲ７がＬレベルになると、ソースＩＣ１８Ｂは、再び、制御信号ＣＯＮＴＡをＨレベルにする。そうすると、出力制御回路２４８は、今度は制御信号ＣＯＮＴＡ＿Ｇ６，ＣＯＮＴＡ＿Ｇ８をＨレベルにし、制御信号線ＣＯＮＴＡ＿ＧＬ６，ＣＯＮＴＡ＿ＧＬ８が同時に活性化される。
【０１３１】
続いて、時刻Ｔ１７において、ソースＩＣ１８Ｂは、制御信号ＣＯＮＴＢをＨレベルにする。そうすると、出力制御回路２４８は、制御信号ＣＯＮＴＢ＿Ｇ６，ＣＯＮＴＢ＿Ｇ８をＨレベルにし、制御信号線ＣＯＮＴＢ＿ＧＬ６，ＣＯＮＴＢ＿ＧＬ８が同時に活性化される（図示せず）。すなわち、時刻Ｔ１６〜Ｔ１８では、制御信号線ＣＯＮＴＡ＿ＧＬ６，ＣＯＮＴＡ＿ＧＬ８（制御信号線ＣＯＮＴＢ＿ＧＬ６，ＣＯＮＴＢ＿ＧＬ８）に接続される各画素においてセルフリフレッシュ動作が一斉に行なわれる。
【０１３２】
以上のように、ライン反転駆動を行なうこの実施の形態５によっても、フレーム反転駆動を行なう実施の形態４と同様の効果を得ることができる。
【０１３３】
なお、上記の各実施の形態においては、フレーム反転駆動またはライン反転駆動の場合について示されたが、この発明の適用範囲は、これらの反転駆動方式に限られるものではなく、他の駆動方式、たとえば、複数ラインおきに書込みが行なわれる駆動方式などについても適用することができる。
【０１３４】
また、上記の各実施の形態においては、この発明による画像表示装置として液晶表示装置の場合を代表的に例示して説明したが、この発明の適用範囲は、液晶表示装置に限られるものではなく、画素ごとに設けられた電流駆動型発光素子である有機発光ダイオードに供給する電流を変化させることによって有機発光ダイオードの表示輝度を変化させるエレクトロルミネッセンス表示装置などにおいても、この発明を適用することができる。
【０１３５】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１３６】
【図１】この発明の実施の形態１による液晶表示装置の全体構成を示す概略ブロック図である。
【図２】図１に示す液晶表示装置のパーシャル表示モード時の表示状態を示す図である。
【図３】図１に示す液晶表示部の構成を示す回路図である。
【図４】図１に示す１：３デマルチプレクサの構成を示す機能ブロック図である。
【図５】図４に示すアナログスイッチ部の構成を示す回路図である。
【図６】図１に示す垂直走査回路の構成を示す回路図である。
【図７】この実施の形態１による液晶表示装置における主な信号のパーシャル表示モード時の動作波形図である。
【図８】この実施の形態１による液晶表示装置における主な信号の通常動作時の動作波形図である。
【図９】この発明の実施の形態２による液晶表示装置の全体構成を示す概略ブロック図である。
【図１０】図９に示す垂直走査回路の構成を示す回路図である。
【図１１】実施の形態２による液晶表示装置における主な信号のパーシャル表示モード時の動作波形図である。
【図１２】実施の形態３による液晶表示装置における主な信号のパーシャル表示モード時の動作波形図である。
【図１３】この発明の実施の形態４による液晶表示装置の全体構成を示す概略ブロック図である。
【図１４】図１３に示す液晶表示部の構成を示す回路図である。
【図１５】図１３に示す垂直走査回路の構成を示す回路図である。
【図１６】実施の形態４による液晶表示装置における主な信号のセルフリフレッシュ動作時の動作波形図である。
【図１７】実施の形態５による液晶表示装置における主な信号のセルフリフレッシュ動作時の動作波形図である。
【符号の説明】
【０１３７】
１０，１０Ｂ  液晶表示部、１２  １：３デマルチプレクサ、１４，１４Ａ，１４Ｂ  垂直走査回路、１６  基板、１８，１８Ａ，１８Ｂ  ソースＩＣ、２０，２２  領域、１００，１００Ａ，１００Ｂ  液晶表示装置、１０２  ＮチャネルＴＦＴ、１０４  キャパシタ、１０６  液晶表示素子、１０８  ノード、１２２  アナログスイッチ部、１２４  アナログスイッチ制御回路、１２６  外部ソース線、１２８  ソース線、１３１，１３３，１３５  ＰチャネルＭＯＳトランジスタ、１３２，１３４，１３６  ＮチャネルＭＯＳトランジスタ、１４２．１，１４２．２，１４２．３，２４２．１，２４２．２，２４２．３  シフトレジスタ、１４８，２４８  出力制御回路、１５０，１５３，１５６，１６０，１６３，１６６，１７０，１７３，１７６  ＮＡＮＤゲート、１５１，１５４，１５７，１６１，１６４，１６７，１７１，１７４，１７７  レベルシフタ、１５２，１５５，１５８，１６２，１６５，１６８，１７２，１７５，１７８  出力バッファ、２５０，２５２  ＮＯＲゲート、ＰＸ，ＰＸＢ  画素、ＳＬ  ソース線、ＧＬ  ゲート線、Ｉｖ１〜Ｉｖ６  インバータ、ＣＯＮＴＡ＿ＧＬ，ＣＯＮＴＢ＿ＧＬ  制御信号線、ＶＣＯＭ  対向電極電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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