(57)【要約】【課題】  オフセットの検出に必要なコンデンサの小容量化が図れるようにし、集積回路化の際に小面積化が可能な増幅回路の提供。【解決手段】  オフセット制御回路１３は、ピークホールド回路１４と、差動対からなるトランジスタＭ１３、Ｍ１４と、定電流回路Ｉ１２とからなる。ピークホールド回路１４は、負の出力端子１７の出力信号のピーク値に追従する第１信号を生成してＭＯＳトランジスタＭ１３のゲートに供給し、正の出力端子１６の出力信号のピーク値に追従する第２信号を生成してＭＯＳトランジスタＭ１４のゲートに供給する。ピークホールド回路１４は、負の出力端子１７の出力信号を受けて動作するバッファ回路１５Ａと、正の出力端子１６の出力信号を受けて動作するバッファ回路１５Ｂと、バッファ回路１５Ａの出力端子とバッファ回路１５Ｂの出力端子の両端に接続されるコンデンサＣ１１とからなる。【選択図】  図１
2005086489.tif 000002
【特許請求の範囲】
【請求項１】
正負の入力端子と正負の出力端子を有し、入力信号の差動増幅が可能な増幅回路において、
前記負の出力端子の出力信号のピーク値に追従する第１信号を生成するとともに、前記正の出力端子の出力信号のピーク値に追従する第２信号を生成するピークホールド回路と、
差動対からなる第１トランジスタおよび第２トランジスタを含む差動増幅回路とを備え、
前記第１トランジスタの入力制御端子に前記ピークホールド回路の生成する第１信号を供給するとともに、前記第１トランジスタの出力を前記増幅回路の正の入力端子に供給するように構成し、前記第２トランジスタの入力制御端子に前記ピークホールド回路の生成する第２信号を供給するとともに、前記第２トランジスタの出力を前記増幅回路の負の入力端子に供給するように構成し、
かつ、前記ピークホールド回路は、
前記増幅回路の負の出力端子の出力信号を受けて動作する第１バッファ回路と、
前記増幅回路の正の出力端子の出力信号を受けて動作する第２バッファ回路と、
前記第１バッファ回路の出力端子と前記第２バッファ回路の出力端子の両端に接続されるコンデンサと、を備え、
前記第１バッファ回路の出力端子の出力を前記第１信号として取り出し、前記第２バッファ回路の出力端子の出力を前記第２信号として取り出すように構成したことを特徴とする増幅回路。
【請求項２】
前記第１バッファ回路は、第１ＭＯＳトランジスタおよび第１定電流回路を電源とグランドとの間に直列に接続し、前記第１ＭＯＳトランジスタの入力端子に前記増幅回路の負の出力端子の出力信号を入力させ、かつ前記第１ＭＯＳトランジスタと前記第１定電流回路の共通接続部から出力を取り出すようにし、
前記第２バッファ回路は、第２ＭＯＳトランジスタおよび第２定電流回路を電源とグランドとの間に直列に接続し、前記第１ＭＯＳトランジスタの入力端子に前記増幅回路の正の出力端子の出力信号を入力させ、かつ前記第２ＭＯＳトランジスタと前記第２定電流回路の共通接続部から出力を取り出すようにしたことを特徴とする請求項１に記載の増幅回路。
【請求項３】
前記第１定電流回路および前記第２定電流回路は、ＭＯＳトランジスタをカスケード接続する回路、またはＭＯＳトランジスタをカスケード接続する回路と増幅器とを組み合わせた回路により、それぞれ構成したことを特徴とする請求項２記載の増幅回路。
【請求項４】
前記第１定電流回路および前記第２定電流回路を、それぞれ抵抗に置き換えたことを特徴とする請求項２に記載の増幅回路。
【請求項５】
正負の入力端子と正負の出力端子を有し、入力信号の差動増幅が可能な増幅回路において、
前記負の出力端子の出力信号のボトム値に追従する第１信号を生成するとともに、前記正の出力端子の出力信号のボトム値に追従する第２信号を生成するボトムホールド回路と、
差動対からなる第１トランジスタおよび第２トランジスタを含む差動増幅回路とを備え、
前記第１トランジスタの入力制御端子に前記ボトムホールド回路の生成する第１信号を供給するとともに、前記第１トランジスタの出力を前記増幅回路の正の入力端子に供給するように構成し、前記第２トランジスタの入力制御端子に前記ボトムホールド回路の生成する第２信号を供給するとともに、前記第２トランジスタの出力を前記増幅回路の負の入力端子に供給するように構成し、
かつ、前記ボトムホールド回路は、
前記増幅回路の負の出力端子の出力信号を受けて動作する第１バッファ回路と、
前記増幅回路の正の出力端子の出力信号を受けて動作する第２バッファ回路と、
前記第１バッファ回路の出力端子と前記第２バッファ回路の出力端子の両端に接続されるコンデンサと、を備え、
前記第１バッファ回路の出力端子の出力を前記第１信号として取り出し、前記第２バッファ回路の出力端子の出力を前記第２信号として取り出すように構成したことを特徴とする増幅回路。
【請求項６】
前記第１バッファ回路は、第１ＭＯＳトランジスタおよび第１定電流回路を電源とグランドとの間に直列に接続し、前記第１ＭＯＳトランジスタの入力端子に前記増幅回路の負の出力端子の出力信号を入力させ、かつ前記第１ＭＯＳトランジスタと前記第１定電流回路の共通接続部から出力を取り出すようにし、
前記第２バッファ回路は、第２ＭＯＳトランジスタおよび第２定電流回路を電源とグランドとの間に直列に接続し、前記第１ＭＯＳトランジスタの入力端子に前記増幅回路の正の出力端子の出力信号を入力させ、かつ前記第２ＭＯＳトランジスタと前記第２定電流回路の共通接続部から出力を取り出すようにしたことを特徴とする請求項５に記載の増幅回路。
【請求項７】
前記第１定電流回路および前記第２定電流回路は、ＭＯＳトランジスタをカスケード接続する回路、またはＭＯＳトランジスタをカスケード接続する回路と増幅器とを組み合わせた回路により、それぞれ構成したことを特徴とする請求項６記載の増幅回路。
【請求項８】
前記第１定電流回路および前記第２定電流回路を、それぞれ抵抗に置き換えたことを特徴とする請求項６に記載の増幅回路。
【請求項９】
請求項１乃至請求項８のうちのいずれかに記載の増幅回路からなる１増幅回路と、
前記第１増幅回路の前段側に設け、入力信号の差動増幅が可能な第２増幅回路と、を備えたことを特徴とする半導体集積装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動信号を取り扱うことができる増幅回路、およびその増幅回路を用いた半導体集積装置に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路（ＬＳＩ）では高速に信号処理ができるようになり、それに伴い、半導体集積回路間の通信で使用される信号またはネットワークで伝送される信号として差動信号を使用するケースが多くなってきた。また、その差動信号は、ＥＭＣ（電磁気妨害）の影響などを考慮して小振幅であり、伝送経路において劣化などの影響を受けるので、受信側で増幅する必要がある。
【０００３】
このような理由から、信号の伝送系では差動増幅回路を使用するのが一般的になってきたが、差動増幅回路はオフセットが生じると利得が大幅に低下し、良い増幅特性が得られない。
差動増幅回路は、デバイスのパラメータ等のばらつきにより、一般にオフセット成分を持っている。また、通信する信号によってもオフセット成分が発生する。それは、通信データの内容は「０」または「１」が連続する場合があり、ＬＳＩ間の通信などでＡＣカップリング（交流結合）した後はオフセットが生じやすいからである。そこで、通信においては、信号の品質を向上させるために信号変換し、「０」や「１」が連続しないようにしているが、それでもオフセットが生じてしまう。
【０００４】
そこで、図７に示すような入力バッファ回路１、プリアンプ回路２、および出力バッファ回路３からなる従来の差動増幅回路では、図示のように、オフセット制御回路４を設けている。
このオフセット制御回路４は、通常、抵抗とコンデンサからなる低域通過フィルタを用いてプリアンプ回路２の出力信号に含まれるオフセット成分の差を取り出し、これを入力バッファ回路１に帰還することにより、オフセット成分を抑制するようになっている。
【０００５】
ここで、抵抗ＲとコンデンサＣとからなる低域通過フィルタのカットオフ周波数ｆｃは、次の（１）式となる。
ｆｃ＝１／（２π・Ｒ・Ｃ）・・・・（１）
ところで、オフセット成分は直流成分に近いため、高域の交流成分（高周波成分）である通信信号に影響を与えないようにするためには、低域通過フィルタのカットオフ周波数を低くする必要がある。このためには、（１）式によれば、抵抗とコンデンサの各値で決まる時定数を大きくする必要がある。
【０００６】
しかし、図６に示す差動増幅回路を集積回路化する場合において、上記の低域通過フィルタを構成するコンデンサや抵抗の各値を大きくするためには、集積回路の面積も大きくなるという不具合がある。
このような不具合を解消する差動増幅回路として、例えば、図８に示すもの（非特許文献１参照）と、図９に示すもの（特許文献１参照）とが知られている。
【０００７】
図８に示す差動増幅回路は、図示のように、差動増幅回路５と、差動増幅回路６とからなり、オフセット制御回路７を備えている。
差動増幅回路５は、差動対のＭＯＳトランジスタＭ１、Ｍ２と、出力抵抗Ｒ１、Ｒ２と、電流源Ｉ１とからなる。オフセット制御回路７は、抵抗Ｒ３、Ｒ４およびコンデンサＣ１からなる低域通過フィルタ８と、ＭＯＳトランジスタＭ３、Ｍ４と、定電流源Ｉ２とから構成される。
【０００８】
このような構成からなるオフセット制御回路７では、低域通過フィルタ８で差動増幅回路６の出力信号に含まれるオフセット成分を取り出し、これをＭＯＳトランジスタＭ３、Ｍ４を介して差動増幅回路６の入力側に負帰還させて、オフセットを抑制するようになっている。
一方、図９に示す差動増幅回路は、図８に示すオフセット制御回路７を、図示のようにオフセット制御回路９に置き換えたものである。
【０００９】
このオフセット制御回路９は、低域通過フィルタ１０Ａと、低域通過フィルタ１０Ｂと、ＭＯＳトランジスタＭ３、Ｍ４と、定電流源Ｉ２とを備えている。低域通過フィルタ１０Ａは、抵抗Ｒ５、コンデンサＣ２、およびＰ型のＭＯＳトランジスタＭ５、Ｍ６からなり、低域通過フィルタ１０Ｂは、抵抗Ｒ６、コンデンサＣ３、およびＰ型のＭＯＳトランジスタＭ７、Ｍ８からなる。
【特許文献１】特開２００１−２７４６４０号公報（図１参照）
【非特許文献１】T.Hu and P.R.Gray,「 A Monolithic-480Mb/sec Parallel AGC/Decision /Clock-Recovery Circuit in 1.2u CMOS 」 Digest of Technical Papers,1993  International Solid-State Circuits Conference,February,1993.
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところが、図８のオフセット制御回路７では、低域通過フィルタ８が抵抗Ｒ３、Ｒ４およびコンデンサＣ１からなり、コンデンサＣ１が１つで構成されるために効率的なフィルタを構成している。
しかし、それでも、低域通過フィルタ８でカットする信号の周波数が低いために、抵抗Ｒ３、Ｒ４が高抵抗になる上に、コンデンサＣ１が大容量になってしまう。このため、抵抗Ｒ３、Ｒ４やコンデンサＣ１を集積回路化する場合には、これらが回路全体のうちの相当の面積を占有して大型化してしまう。その大型化を避ける場合には、コンデンサを外付けとしている。
【００１１】
一方、図９のオフセット制御回路９では、低域通過フィルタ１０Ａ、１０Ｂにおいてミラー効果を利用して大きな容量を実現でき、同じ時定数を得るためには、低域通過フィルタ１０Ａ、１０Ｂのコンデンサの容量値と抵抗の抵抗値とを小さくすることができる。
しかし、これを実現するために、ＭＯＳトランジスタを使用するが、ＭＯＳトランジスタの相互コンダクタンス（ｇｍ）はバイポーラトランジスタなどに比べると小さい。このため、ミラー容量を大きくするためにＭＯＳトランジスタの利得を大きくしようとすると、そのＭＯＳトランジスタのサイズを大きくしなければならず、この結果、回路構成が大きくなりその面積が大きくなるという不具合がある。
【００１２】
ところで、オフセットの検出制御を行うために、上記のように低域通過フィルタを使用せずに新たな回路の出現が望まれるが、その場合に簡易な構成により実現することが望まれる。
そこで、本発明の目的は、上記の点に鑑み、オフセットの検出制御のための回路を簡易な構成で実現できる増幅回路、およびそれを利用した半導体集積装置を提供することにある。
【００１３】
さらに、本発明の他の目的は、オフセットの検出に必要な回路において、コンデンサの小容量化が図れ、集積回路化の際に全体として小面積化が実現可能な増幅回路、およびそれを利用した半導体集積装置を提供することにある。
【課題を解決するための手段】
【００１４】
上記の課題を解決し本発明の目的を達成するために、各発明は、以下のように構成した。
すなわち、第１の発明は、正負の入力端子と正負の出力端子を有し、入力信号の差動増幅が可能な増幅回路において、前記負の出力端子の出力信号のピーク値に追従する第１信号を生成するとともに、前記正の出力端子の出力信号のピーク値に追従する第２信号を生成するピークホールド回路と、差動対からなる第１トランジスタおよび第２トランジスタを含む差動増幅回路とを備え、前記第１トランジスタの入力制御端子に前記ピークホールド回路の生成する第１信号を供給するとともに、前記第１トランジスタの出力を前記増幅回路の正の入力端子に供給するように構成し、前記第２トランジスタの入力制御端子に前記ピークホールド回路の生成する第２信号を供給するとともに、前記第２トランジスタの出力を前記増幅回路の負の入力端子に供給するように構成し、かつ、前記ピークホールド回路は、前記増幅回路の負の出力端子の出力信号を受けて動作する第１バッファ回路と、前記増幅回路の正の出力端子の出力信号を受けて動作する第２バッファ回路と、前記第１バッファ回路の出力端子と前記第２バッファ回路の出力端子の両端に接続されるコンデンサと、を備え、前記第１バッファ回路の出力端子の出力を前記第１信号として取り出し、前記第２バッファ回路の出力端子の出力を前記第２信号として取り出すように構成した。
【００１５】
第２の発明は、第１の発明の増幅回路において、前記第１バッファ回路は、第１ＭＯＳトランジスタおよび第１定電流回路を電源とグランドとの間に直列に接続し、前記第１ＭＯＳトランジスタの入力端子に前記増幅回路の負の出力端子の出力信号を入力させ、かつ前記第１ＭＯＳトランジスタと前記第１定電流回路の共通接続部から出力を取り出すようにし、前記第２バッファ回路は、第２ＭＯＳトランジスタおよび第２定電流回路を電源とグランドとの間に直列に接続し、前記第１ＭＯＳトランジスタの入力端子に前記増幅回路の正の出力端子の出力信号を入力させ、かつ前記第２ＭＯＳトランジスタと前記第２定電流回路の共通接続部から出力を取り出すようにした。
【００１６】
第３の発明は、第２の発明の増幅回路において、前記第１定電流回路および前記第２定電流回路は、ＭＯＳトランジスタをカスケード接続する回路、またはＭＯＳトランジスタをカスケード接続する回路と増幅器とを組み合わせた回路により、それぞれ構成するようにした。
第４の発明は、第２の発明の増幅回路において、  前記第１定電流回路および前記第２定電流回路を、それぞれ抵抗に置き換えるようにした。
【００１７】
第５の発明は、正負の入力端子と正負の出力端子を有し、入力信号の差動増幅が可能な増幅回路において、前記負の出力端子の出力信号のボトム値に追従する第１信号を生成するとともに、前記正の出力端子の出力信号のボトム値に追従する第２信号を生成するボトムホールド回路と、差動対からなる第１トランジスタおよび第２トランジスタを含む差動増幅回路とを備え、前記第１トランジスタの入力制御端子に前記ボトムホールド回路の生成する第１信号を供給するとともに、前記第１トランジスタの出力を前記増幅回路の正の入力端子に供給するように構成し、前記第２トランジスタの入力制御端子に前記ボトムホールド回路の生成する第２信号を供給するとともに、前記第２トランジスタの出力を前記増幅回路の負の入力端子に供給するように構成し、かつ、前記ボトムホールド回路は、前記増幅回路の負の出力端子の出力信号を受けて動作する第１バッファ回路と、前記増幅回路の正の出力端子の出力信号を受けて動作する第２バッファ回路と、前記第１バッファ回路の出力端子と前記第２バッファ回路の出力端子の両端に接続されるコンデンサと、を備え、前記第１バッファ回路の出力端子の出力を前記第１信号として取り出し、前記第２バッファ回路の出力端子の出力を前記第２信号として取り出すように構成した。
【００１８】
第６の発明は、第５の発明の増幅回路において、前記第１バッファ回路は、第１ＭＯＳトランジスタおよび第１定電流回路を電源とグランドとの間に直列に接続し、前記第１ＭＯＳトランジスタの入力端子に前記増幅回路の負の出力端子の出力信号を入力させ、かつ前記第１ＭＯＳトランジスタと前記第１定電流回路の共通接続部から出力を取り出すようにし、前記第２バッファ回路は、第２ＭＯＳトランジスタおよび第２定電流回路を電源とグランドとの間に直列に接続し、前記第１ＭＯＳトランジスタの入力端子に前記増幅回路の正の出力端子の出力信号を入力させ、かつ前記第２ＭＯＳトランジスタと前記第２定電流回路の共通接続部から出力を取り出すようにした。
【００１９】
第７の発明は、第６の発明の増幅回路において、前記第１定電流回路および前記第２定電流回路は、ＭＯＳトランジスタをカスケード接続する回路、またはＭＯＳトランジスタをカスケード接続する回路と増幅器とを組み合わせた回路により、それぞれ構成するようにした。
第８の発明は、第６の発明の増幅回路において、  前記第１定電流回路および前記第２定電流回路を、それぞれ抵抗に置き換えるようにした。
【００２０】
第９の発明は、第１乃至第８の発明からなる第１増幅回路と、前記第１増幅回路の前段側に設け、入力信号の差動増幅が可能な第２増幅回路と、を備えたものからなる。
このような構成からなる本発明によれば、オフセットの検出制御に使用するピークホールド回路やボトムホールド回路を簡易な構成で実現できる。
また、本発明によれば、オフセットの検出に必要なコンデンサの容量を小さくすることができるようになり、集積回路化が容易になる上に、集積回路化の際に全体として小面積化を実現できる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態について説明する。
本発明の第１実施形態が適用される差動増幅回路の構成について、図１を参照して説明する。
この第１実施形態に係る差動増幅回路は、図１に示すように、差動増幅回路１１と差動増幅回路１２とを縦続接続するとともに、オフセット制御回路１３が、差動増幅回路１２の出力信号のピーク値に追従する信号を生成し、この生成信号を差動増幅回路１２の入力側に負帰還することにより、差動増幅回路１１、１２などで発生するオフセットを抑制するようにしたものである。
【００２２】
差動増幅回路１１は、差動対を構成するＮ型のＭＯＳトランジスタＭ１１、Ｍ１２と、出力抵抗Ｒ１１、Ｒ１２と、定電流源Ｉ１１とを備え、ＭＯＳトランジスタＭ１１、Ｍ１２の各ゲートに入力される正負（正相と逆相）の入力信号の差動増幅を行うようになっている。
さらに具体的に説明すると、ＭＯＳトランジスタＭ１１、１２の各ゲートは、正負の入力信号がそれぞれ入力されるようになっている。また、そのＭＯＳトランジスタＭ１１、１２の各ソースは共通接続され、その共通接続部が定電流回路Ｉ１１を介してグランドに接続されている。さらに、ＭＯＳトランジスタＭ１１、Ｍ１２の各ドレインは、抵抗Ｒ１１、Ｒ１２を介して電源にそれぞれ接続されている。また、ＭＯＳトランジスタＭ１１のドレインは差動増幅回路１２の正の入力端子に接続され、ＭＯＳトランジスタＭ１２のドレインは差動増幅回路１２の負の入力端子に接続されている。
【００２３】
差動増幅回路１２は、上記のように差動増幅回路１１からの各出力信号を正負の入力信号として受け取る正負の入力端子を備えるとともに、正負の出力信号を取り出すための正負の出力端子１６、１７を備え、その正負の入力信号の差動増幅ができるようになっている。
オフセット制御回路１３は、図１に示すように、ピークホールド回路１４と、差動対を構成するＮ型のＭＯＳトランジスタＭ１３、Ｍ１４と、定電流回路Ｉ１２と、を備えている。
【００２４】
ピークホールド回路１４は、差動増幅回路１２の負の出力端子１７から出力される負の出力信号のピーク値に追従する信号を生成し、その生成信号をＭＯＳトランジスタＭ１３のゲートに供給するとともに、差動増幅回路１２の正の出力端子１６から出力される正の出力信号のピーク値に追従する信号を生成し、その生成信号をＭＯＳトランジスタＭ１４のゲートに供給するようになっている。
【００２５】
このために、ピークホールド回路１４は、差動増幅回路１２の負の出力端子１７から出力される負の出力信号を受けて動作する第１バッファ回路１５Ａと、差動増幅回路１２の正の出力端子１６から出力される正の出力信号を受けて動作する第２バッファ回路１５Ｂと、第１バッファ回路１５Ａの出力端子と第２バッファ回路１５Ｂの出力端子の両端に接続されるコンデンサＣ１１とからなる。そして、第１バッファ回路１５Ａの出力端子の出力をＭＯＳトランジスタＭ１３のゲートに供給し、第２バッファ回路１５Ｂの出力端子の出力をＭＯＳトランジスタＭ１４のゲートに供給するようになっている。
【００２６】
さらに詳述すると、第１バッファ回路１５Ａは、図１に示すように、Ｎ型のＭＯＳトランジスタＭ１５および定電流回路２１からなり、これを電源とグランドとの間に直列に接続させている。また、ＭＯＳトランジスタＭ１５のゲートに、差動増幅回路１２の負の出力端子１７から出力される負の出力信号が供給されるようになっている。さらに、ＭＯＳトランジスタＭ１５と定電流回路２１の共通接続部が、コンデンサＣ１１の一端側とＭＯＳトランジスタＭ１３のゲートにそれぞれ接続されている。
【００２７】
第２バッファ回路１５Ｂは、図１に示すように、Ｎ型のＭＯＳトランジスタＭ１６および定電流回路２２からなり、これを電源とグランドとの間に直列に接続させている。また、ＭＯＳトランジスタＭ１６のゲートに、差動増幅回路１２の正の出力端子１６から出力される正の出力信号が供給されるようになっている。さらに、ＭＯＳトランジスタＭ１６と定電流回路２２の共通接続部が、コンデンサＣ１１の他端側とＭＯＳトランジスタＭ１４のゲートにそれぞれ接続されている。
【００２８】
ＭＯＳトランジスタＱ１３、Ｑ１４の各ゲートは、上記のようにピークホールド回路１４の２つの出力がそれぞれ供給されるようになっている。また、そのＭＯＳトランジスタＭ１３、１４の各ソースは共通接続され、その共通接続部が定電流回路Ｉ１２を介してグランドに接続されている。さらに、ＭＯＳトランジスタＭ１３のドレインは差動増幅回路１２の正の入力端子に接続され、ＭＯＳトランジスタＭ１４のドレインは差動増幅回路１２の負の入力端子に接続されている。
【００２９】
次に、図１に示す定電流回路２１、２２の具体的な構成について、図２および図３を参照して説明する。
定電流回路２１、２２は同一の構成からなるので、ここでは定電流回路２１の具体的な構成について説明する。
図２に示す定電流回路２１は、図示のように、ＭＯＳトランジスタＭ２１、Ｍ２２をカスケード接続させて構成し、定電流動作する領域において、高抵抗成分となることを利用するようにし、比較的小面積で高抵抗を実現するようにしたものである。ここで、ＭＯＳトランジスタＭ２１、Ｍ２２の各ゲートには所定のバイアス電圧を供給するようにしている。
【００３０】
また、図３に示す定電流回路２１は、図示のように、ＭＯＳトランジスタＭ２１とＭＯＳトランジスタＭ２２とをカスケード接続するようにした。そして、増幅器２３は、ＭＯＳトランジスタＭ２１とＭＯＳトランジスタＭ２２との共通接続部の電位を、基準電圧Ｖｒｅｆと比較し、その差に応じた出力信号をＭＯＳトランジスタＭ２１のゲートに供給するように構成した。
【００３１】
定電流回路２１を図３に示す回路から構成すると、図５に示す定電流回路２１に比べてより高抵抗な回路を実現できるので、相対的にコンデンサＣ１１の容量値をより小さくできる。
次に、このように構成される第１実施形態の動作について、図１、図４、および図５を参照して説明する。
【００３２】
いま、図１の差動増幅回路１２の負の出力端子１７からの出力信号（出力電圧）が図４（Ａ）に示すような高周波信号Ｓ１（例えば周波数が１０００ＭＨｚ程度である）であり、その差動増幅回路１２の正の出力端子１６からの出力信号が図４（Ｂ）に示すような高周波信号Ｓ２であるとする。
その高周波信号Ｓ１は，図１に示すＭＯＳトランジスタＭ１５のゲートに供給される。このとき、その高周波信号Ｓ１が正方向に大きくなり、ＭＯＳトランジスタＭ１５のゲートとソースとの電位差がＭＯＳトランジスタＭ１５のしきい値電圧（スレッショルド電圧）以上の場合には、ＭＯＳトランジスタＭ１５、コンデンサＣ１１、および定電流回路２２に電流が流れる。
【００３３】
これによりコンデンサＣ１１に電荷が充電されるので、ＭＯＳトランジスタＭ１５のソース電位が上昇する。このため、ＭＯＳトランジスタＭ１５のゲートとソース間の電位が小さくなり、その電位がしきい値電圧以下になると、ＭＯＳトランジスタＭ１５に電流が流れなくなり、コンデンサＣ１１の充電動作が停止する。
ＭＯＳトランジスタＭ１５が動作を停止すると、コンデンサＣ１１の充電電荷は定電流回路２１を経由して徐々に放電していき、ＭＯＳトランジスタＭ１５のソース電位は、ＭＯＳトランジスタＭ１５のゲートとソース間の電圧がしきい値電圧になるまで下がる。
【００３４】
このように、ピークホールド回路１４は、ＭＯＳトランジスタＭ１５のオンによる充電と、コンデンサＣ１１および定電流回路２１の時定数で決まる放電とを繰り返すことにより、高周波信号Ｓ１の上側（ピーク値）に追従する出力電圧Ｖ１を生成するピークホールド動作を行う（図４（Ａ）の波形を参照）。
このため、ピークホールド回路１４の出力電圧Ｖ１は、差動増幅回路１２の負の出力端子１７の出力信号に含まれるオフセット成分に類似するので、そのオフセット成分の制御（調整）に使用できると考えられる。
【００３５】
すなわち、直差動増幅回路１２の負の出力端子１７からの出力信号が、図５（Ａ）に示すように、本来の信号成分とオフセット成分（直流成分）とからなる場合に、そのオフセット成分は図５（Ｂ）に示すようなピークホールド回路１４の出力電圧Ｖ１のピークホールド波形に類似するからである。
一方、図４（Ｂ）に示す高周波信号Ｓ２は，図１に示すＭＯＳトランジスタＭ１６のゲートに供給される。このとき、その高周波信号Ｓ２が正方向に大きくなり、ＭＯＳトランジスタＭ１６のゲートとソースとの電位差がＭＯＳトランジスタＭ１６のしきい値電圧以上の場合には、ＭＯＳトランジスタＭ１６、コンデンサＣ１１、および定電流回路２１に電流が流れる。
【００３６】
これによりコンデンサＣ１１に電荷が充電されるので、ＭＯＳトランジスタＭ１６のソース電位が上昇する。このため、ＭＯＳトランジスタＭ１６のゲートとソース間の電位が小さくなり、その電位がしきい値電圧以下になると、ＭＯＳトランジスタＭ１６に電流が流れなくなり、コンデンサＣ１１の充電動作が停止する。
ＭＯＳトランジスタＭ１６が動作を停止すると、コンデンサＣ１１の充電電荷は定電流回路２２を経由して徐々に放電していき、ＭＯＳトランジスタＭ１６のソース電位は、ＭＯＳトランジスタＭ１６のゲートとソース間の電圧がしきい値電圧になるまで下がる。
【００３７】
このように、ピークホールド回路１４は、ＭＯＳトランジスタＭ１６のオンによる充電と、コンデンサＣ１１および定電流回路２２の時定数で決まる放電とを繰り返すことにより、高周波信号Ｓ２のピーク値に追従する出力電圧Ｖ２を生成するピークホールド動作を行う（図４（Ｂ）の波形を参照）。
このため、ピークホ−ルド回路１４の出力電圧Ｖ２は、差動増幅回路１２の正の出力端子１６の出力信号に含まれるオフセット成分に類似するので、そのオフセット成分の制御に使用できると考えられる。
【００３８】
そこで、ピークホールド回路１４の出力電圧Ｖ１は、ＭＯＳトランジスタＭ１３のゲートに印加されるので、ＭＯＳトランジスタＭ１３は差動増幅回路１２の正の入力端子の直流電位を変化させる。一方、ピークホールド回路１４の出力電圧Ｖ２は、ＭＯＳトランジスタＭ１４のゲートに印加されるので、ＭＯＳトランジスタＭ１４は差動増幅回路１２の負の入力端子の直流電位を変化させる。そして、これらの変化の方向は、オフセットを低減させる方向である。
【００３９】
この結果、差動増幅回路１２の正負の出力端子１６、１７から出力される正負の出力信号に含まれる各オフセット成分が低減される。
以上説明したように、この第１実施形態では、ピークホールド回路１４をバッファ回路１５Ａ，１５ＢとコンデンサＣ１１で構成し、バッファ回路１５Ａ，１５Ｂの定電流回路２１、２２を高抵抗の得られるＭＯＳトランジスタを利用するようにした。
【００４０】
このため、第１実施形態では、コンデンサＣ１１の容量値を小さくすることができ、コンデンサの集積回路化が容易になる上に、集積回路化する場合に全体としてその面積を小さくすることができる。
次に、本発明の第２実施形態について、図６を参照して説明する。
この第４実施形態に係る差動増幅回路は、図６に示すように、差動増幅回路１１と差動増幅回路１２とを縦続接続するとともに、オフセット制御回路３３が、差動増幅回路１２の出力信号のボトム値に追従する信号を生成し、この生成信号を差動増幅回路１２の入力側に負帰還することにより、差動増幅回路１１、１２などで発生するオフセットを抑制するようにしたものである。
【００４１】
差動増幅回路１１、１２は、図１に示す差動増幅回路１１、１２と同様に構成するので、その説明は省略する。
オフセット制御回路３３は、図６に示すように、ボトムホールド回路３４と、差動対を構成するＮ型のＭＯＳトランジスタＭ１３、Ｍ１４と、定電流回路Ｉ１２と、を備えている。
【００４２】
ボトムホールド回路３４は、差動増幅回路１２の負の出力端子１７から出力される負の出力信号のボトム値に追従する信号を生成し、その生成信号をＭＯＳトランジスタＭ１３のゲートに供給するとともに、差動増幅回路１２の正の出力端子１６から出力される正の出力信号のボトム値に追従する信号を生成し、その生成信号をＭＯＳトランジスタＭ１４のゲートに供給するようになっている。
【００４３】
このために、ボトムホールド回路３４は、差動増幅回路１２の負の出力端子１７から出力される負の出力信号を受けて動作する第１バッファ回路３５Ａと、差動増幅回路１２の正の出力端子１６から出力される正の出力信号を受けて動作する第２バッファ回路３５Ｂと、第１バッファ回路３５Ａの出力端子と第２バッファ回路３５Ｂの出力端子の両端に接続されるコンデンサＣ１１とからなる。そして、第１バッファ回路３５Ａの出力端子の出力をＭＯＳトランジスタＭ１３のゲートに供給し、第２バッファ回路３５Ｂの出力端子の出力をＭＯＳトランジスタＭ１４のゲートに供給するようになっている。
【００４４】
さらに詳述すると、第１バッファ回路３５Ａは、図６に示すように、定電流回路４１およびＰ型のＭＯＳトランジスタＭ２５からなり、これを電源とグランドとの間に直列に接続させている。また、ＭＯＳトランジスタＭ２５のゲートに、差動増幅回路１２の負の出力端子１７から出力される負の出力信号が供給されるようになっている。さらに、ＭＯＳトランジスタＭ２５と定電流回路４１の共通接続部が、コンデンサＣ１１の一端側とＭＯＳトランジスタＭ１３のゲートにそれぞれ接続されている。
【００４５】
第２バッファ回路３５Ｂは、図６に示すように、定電流回路４２およびＰ型のＭＯＳトランジスタＭ２６からなり、これを電源とグランドとの間に直列に接続させている。また、ＭＯＳトランジスタＭ２６のゲートに、差動増幅回路１２の正の出力端子１６から出力される正の出力信号が供給されるようになっている。さらに、ＭＯＳトランジスタＭ２６と定電流回路４２の共通接続部が、コンデンサ１１の他端側とＭＯＳトランジスタＭ１４のゲートにそれぞれ接続されている。
【００４６】
ＭＯＳトランジスタＱ１３、Ｑ１４の各ゲートは、上記のようにボトムホールド回路３４の２つの出力がそれぞれ供給されるようになっている。また、そのＭＯＳトランジスタＭ１３、１４の各ソースは共通接続され、その共通接続部が定電流回路Ｉ１２を介してグランドに接続されている。さらに、ＭＯＳトランジスタＭ１３のドレインは差動増幅回路１２の正の入力端子に接続され、ＭＯＳトランジスタＭ１４のドレインは差動増幅回路１２の負の入力端子に接続されている。
【００４７】
なお、定電流回路４１、４２は、図２に示す定電流回路２１または図３に示す定電流回路２１と同様に構成されている。
次に、このように構成される第２実施形態の動作について、図６を参照しながら説明する。
ボトムホールド回路３４は、上述したピークホールド回路１４と同様の原理により、差動増幅回路１２の正負の出力端子１６、１７から出力される正負の出力信号のボトム値に追従する電圧をそれぞれ生成する。そして、これらの各生成電圧は、差動増幅回路１２の正負の出力端子１６、１７の正負の出力信号の各オフセット成分に類似するので、その各オフセット成分の制御に使用できると考えられる。
【００４８】
そして、ボトムホールド回路３４の出力電圧Ｖ３は、ＭＯＳトランジスタＭ１３のゲートに印加されるので、ＭＯＳトランジスタＭ１３は差動増幅回路１２の正の入力端子の直流電位を変化させる。一方、ボトムホールド回路３４の出力電圧Ｖ４は、ＭＯＳトランジスタＭ１４のゲートに印加されるので、ＭＯＳトランジスタＭ１４は差動増幅回路１２の負の入力端子の直流電位を変化させる。そして、これらの変化の方向は、オフセットを低減させる方向である。
【００４９】
この結果、差動増幅回路１２の正負の出力端子１６、１７から出力される正負の出力信号に含まれる各オフセット成分が低減される。
以上説明したように、この第２実施形態では、ボトムホールド回路３４をバッファ回路３５Ａ，３５ＢとコンデンサＣ１１で構成し、バッファ回路３５Ａ，３５Ｂの定電流回路４１、４２を高抵抗の得られるＭＯＳトランジスタを利用するようにした。
【００５０】
このため、第２実施形態では、コンデンサＣ１１の容量値を小さくすることができ、コンデンサの集積回路化が容易になる上に、集積回路化する場合に全体としてその面積を小さくすることができる。
なお、上記の第１実施形態では、ピークホールド回路１４のバッファ回路１５Ａ，１５Ｂの構成要素として定電流回路２１、２２を使用するようにしたが、この定電流回路２１、２２を抵抗に置き換えるようにしても良い。
【００５１】
また、上記の第２実施形態では、ボトムホールド回路３４のバッファ回路３５Ａ，３５Ｂの構成要素として定電流回路４１、４２を使用するようにしたが、この定電流回路４１、４２を抵抗に置き換えるようにしても良い。
【図面の簡単な説明】
【００５２】
【図１】本発明の第１実施形態の構成例を示す回路図である。
【図２】図１の定電流回路の具体的な構成を示す回路図である。
【図３】図１の定電流回路の他の具体的な構成を示す回路図である。
【図４】図１のピークホールド回路に入力される高周波信号とその出力電圧の波形例を示す図である。
【図５】オフセット成分とピークホールド波形の関係を説明する説明図である。
【図６】本発明の第２実施形態の構成例を示す回路図である。
【図７】従来回路の構成を示す回路図である。
【図８】従来回路の他の構成を示す回路図である。
【図９】従来回路のさらに他の構成を示す回路図である。
【符号の説明】
【００５３】
１１、１２・・・差動増幅回路、１３、３３・・・オフセット制御回路、１４・・・ピークホールド回路、１５Ａ，１５Ｂ・・・バッファ回路、１６・・・正の出力端子、１７・・・負の出力端子、２１、２２、４１、４２・・・定電流回路、３４・・・ボトムホード回路、３５Ａ，３５Ｂ・・・バッファ回路、Ｍ１５，Ｍ１６，Ｍ２５，Ｍ２６・・・ＭＯＳトランジスタ、Ｃ１１・・・コンデンサ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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