(57)【要約】【課題】  半導体装置の小型化を図る。【解決手段】  主面３ａの周縁部に配置された複数のボンディング電極３ｃとこのボンディング電極３ｃに接続する配線とが形成されており、かつ前記配線に無電解メッキが施されたパッケージ基板３と、パッケージ基板３に搭載された半導体チップ１と、半導体チップ１のパッド１ａとボンディング電極３ｃとを接続する複数のワイヤ４と、半導体チップ１とワイヤ４を樹脂封止する封止体６と、パッケージ基板３に設けられた複数のはんだボール８とからなり、パッケージ基板３の主面３ａにおいて前記配線は複数のボンディング電極３ｃの内側のみに形成され、かつ複数のボンディング電極３ｃの外側にはソルダレジスト膜３ｅが形成されていないことにより、ボンディング電極３ｃの外側の領域を限界まで少なくして、搭載されるチップサイズを変えることなく半導体装置の小型化を図る。【選択図】      図１ 
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【特許請求の範囲】
【請求項１】
主面とその反対側の裏面とを有しており、前記主面の中央部のチップ搭載領域の外側に並んで配置された複数のボンディング電極と前記ボンディング電極に接続する配線とが形成され、前記配線に無電解メッキが施された配線基板と、
前記配線基板の前記主面の前記チップ搭載領域に搭載された半導体チップと、
前記半導体チップの電極とこれに対応する前記ボンディング電極とをそれぞれ接続する複数の導電性のワイヤと、
前記配線基板の前記裏面に設けられた複数の外部端子とを有し、
前記配線基板の前記主面において前記配線は前記複数のボンディング電極の内側のみに形成されており、前記複数のボンディング電極の外側には前記主面の絶縁膜は形成されずにチップ下部に前記絶縁膜が形成されていることを特徴とする半導体装置。
【請求項２】
主面とその反対側の裏面とを有しており、前記主面の中央部のチップ搭載領域の外側に並んで配置された複数のボンディング電極と前記ボンディング電極に接続する配線とが形成され、前記配線に電解メッキが施された配線基板と、
前記配線基板の前記主面の前記チップ搭載領域に搭載された半導体チップと、
前記半導体チップの電極とこれに対応する前記ボンディング電極とをそれぞれ接続する複数の導電性のワイヤと、
前記配線基板の前記裏面に設けられた複数の外部端子とを有し、
前記配線基板の前記主面において前記配線は前記複数のボンディング電極の内側のみに形成されており、前記複数のボンディング電極の外側には前記主面の絶縁膜は形成されずにチップ下部に前記絶縁膜が形成されていることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置であって、前記配線基板の前記主面において前記半導体チップと前記ボンディング電極列との間に前記絶縁膜からなる凸部または凹部が形成されていることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置であって、前記配線基板に複数のスルーホールが形成されており、前記チップ下部に配置された前記スルーホール上に前記絶縁膜が形成されていることを特徴とする半導体装置。
【請求項５】
主面とその反対側の裏面とを有しており、前記主面の中央部のチップ搭載領域の外側に並んで配置された複数のボンディング電極と前記ボンディング電極に接続する配線とが形成され、前記配線に無電解メッキが施された配線基板と、
前記配線基板の前記主面の前記チップ搭載領域に搭載された半導体チップと、
前記半導体チップの電極とこれに対応する前記ボンディング電極とをそれぞれ接続する複数の導電性のワイヤと、
前記配線基板の前記裏面に設けられた複数の外部端子とを有し、
前記配線基板の前記主面において前記配線は前記複数のボンディング電極の内側のみに形成されており、前記複数のボンディング電極の外側には前記主面の絶縁膜は形成されずに前記半導体チップと前記ボンディング電極列との間に前記絶縁膜からなる凸部または凹部が形成されていることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置であって、前記配線基板に複数のスルーホールが形成されており、チップ下部に配置された前記スルーホール上に前記絶縁膜が形成されていることを特徴とする半導体装置。
【請求項７】
主面とその反対側の裏面とを有しており、前記主面の中央部のチップ搭載領域の外側に並んで配置された複数のボンディング電極と、前記ボンディング電極に接続する配線と、複数のスルーホールとが形成され、前記配線に無電解メッキが施された配線基板と、
前記配線基板の前記主面の前記チップ搭載領域に搭載された半導体チップと、
前記半導体チップの電極とこれに対応する前記ボンディング電極とをそれぞれ接続する複数の導電性のワイヤと、
前記配線基板の前記裏面に設けられた複数の外部端子とを有し、
前記配線基板の前記主面において前記配線は前記複数のボンディング電極の内側のみに形成されており、前記複数のボンディング電極の外側には前記主面の絶縁膜は形成されずにチップ下部に配置された前記スルーホール上に前記絶縁膜が形成されていることを特徴とする半導体装置。
【請求項８】
主面とその反対側の裏面とを有しており、前記主面の中央部のチップ搭載領域の外側に複数のボンディング電極が並んで配置された配線基板と、
前記配線基板の前記主面の前記チップ搭載領域に搭載された半導体チップと、
前記半導体チップの電極とこれに対応する前記ボンディング電極とをそれぞれ接続する複数の導電性のワイヤと、
前記配線基板の前記裏面に設けられた複数の外部端子とを有し、
前記複数のボンディング電極それぞれにおいて、前記配線基板の中央から外方に延在する第１の方向に沿った方向の長さをＡとし、これに直角な第２の方向の長さをＢとすると、前記複数のボンディング電極それぞれは、Ａ≦Ｂで形成されていることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置であって、前記複数のボンディング電極のうち何れかの電極において２本の前記ワイヤが接続されており、前記２本のワイヤの接続ポイント間の前記第１の方向に沿った方向の長さをＹとし、前記第２の方向に沿った方向の長さをＸとすると、Ｘ＞Ｙであることを特徴とする半導体装置。
【請求項１０】
請求項８記載の半導体装置であって、前記配線基板の前記主面において前記複数のボンディング電極の外側には前記主面の絶縁膜は形成されずに前記複数のボンディング電極それぞれに接続する配線は、前記複数のボンディング電極の内側のみに形成されていることを特徴とする半導体装置。
【請求項１１】
主面とその反対側の裏面とを有しており、前記主面の中央部のチップ搭載領域の外側に並んで配置された複数のボンディング電極と前記主面に配置された複数の配線とを有する配線基板と、
前記配線基板の前記主面の前記チップ搭載領域に搭載された半導体チップと、
前記半導体チップの電極とこれに対応する前記ボンディング電極とをそれぞれ接続する複数の導電性のワイヤと、
前記配線基板の前記裏面に設けられた複数の外部端子とを有し、
前記配線基板の前記主面において前記配線上に絶縁膜が形成されていないことを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置であって、前記配線基板の前記主面の中央部に前記絶縁膜が形成されており、前記配線基板の前記裏面にはその全体に亘って前記絶縁膜が形成されていることを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置であって、前記配線基板の前記主面の中央部に複数のダミー導体部が形成されており、前記複数のダミー導体部が前記絶縁膜によって覆われていることを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置であって、前記配線基板の前記裏面の中央部に複数のダミー導体部が形成されており、前記裏面の複数のダミー導体部が前記絶縁膜によって覆われていることを特徴とする半導体装置。
【請求項１５】
請求項１２記載の半導体装置であって、前記配線基板の中央部に複数のダミースルーホールが形成されており、前記複数のダミースルーホールが前記主面と前記裏面において前記絶縁膜によって覆われていることを特徴とする半導体装置。
【請求項１６】
請求項１１記載の半導体装置であって、前記配線基板に複数のスルーホールが形成されており、前記配線基板の前記主面において前記複数のスルーホール上のみに前記絶縁膜が配置されていることを特徴とする半導体装置。
【請求項１７】
請求項１１記載の半導体装置であって、前記配線基板に複数のスルーホールが形成されており、前記配線基板の前記主面において前記複数のスルーホール上のみに前記絶縁膜が配置され、前記主面の中央部に複数のダミー導体部が形成されていることを特徴とする半導体装置。
【請求項１８】
請求項１７記載の半導体装置であって、前記配線基板の前記主面において前記複数のボンディング電極の外側には前記主面の絶縁膜は形成されずに前記配線は前記複数のボンディング電極の内側のみに形成されていることを特徴とする半導体装置。
【請求項１９】
請求項１１記載の半導体装置であって、前記配線基板の前記配線は、銅配線にＮｉ−Ａｕメッキが施されて形成された配線であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、配線基板上に半導体チップが搭載された半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体搭載用基板（配線基板）を有した従来の半導体パッケージ（半導体装置）では、基板の接続ランド側に絶縁被覆（絶縁膜）である厚さ３０μｍの感光性カバーレイフィルムをラミネートし、外部接続端子を現像開口させ、配線導体の表面に無電解のニッケル、パラジウム、金めっきを順次施している（例えば、特許文献１参照）。
【特許文献１】特開２００２−２６１１８６号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明者は、配線基板を有した小型の半導体装置の更なる小型化について検討した結果、以下のような問題点を見い出した。
【０００４】
すなわち、現状の小型の半導体装置では、その半導体装置本体を小型化してもチップサイズが同時にシュリンクされることは少なく、チップサイズは半導体装置の大きさに極めて近い。したがって、半導体チップのサイズと半導体装置のサイズに差が生じない構造となる。
【０００５】
このような構造では、導電性のワイヤと接続するボンディング電極の端部から半導体装置外周端までの距離がほとんど取れない構造設計となる。
【０００６】
その結果、封止用樹脂の密着性や耐湿性の確保が困難となり、半導体装置の信頼性の低下が問題となる。
【０００７】
本発明の目的は、小型化を図る半導体装置を提供することにある。
【０００８】
さらに、本発明のその他の目的は、信頼性の向上を図る半導体装置を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１１】
すなわち、本発明は、主面とその反対側の裏面とを有しており、前記主面の中央部のチップ搭載領域の外側に並んで配置された複数のボンディング電極と前記ボンディング電極に接続する配線とが形成され、前記配線に無電解メッキが施された配線基板と、前記配線基板の前記主面の前記チップ搭載領域に搭載された半導体チップと、前記半導体チップの電極とこれに対応する前記ボンディング電極とをそれぞれ接続する複数の導電性のワイヤと、前記配線基板の前記裏面に設けられた複数の外部端子とを有し、前記配線基板の前記主面において前記配線は前記複数のボンディング電極の内側のみに形成されており、前記複数のボンディング電極の外側には前記主面の絶縁膜は形成されずにチップ下部に前記絶縁膜が形成されているものである。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００１３】
配線基板の配線に無電解メッキを施すことにより、給電用配線が不要となるため、配線をボンディング電極の内側のみに形成することが可能となり、ボンディング電極の外側には絶縁膜は形成せずに済む。これにより、ボンディング電極を配線基板の端部ぎりぎりに配置することが可能になり、配線基板の小型化を図ることができ、その結果、チップサイズを変えることなく半導体装置の小型化を図ることができる。
【発明を実施するための最良の形態】
【００１４】
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１５】
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
【００１６】
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
［実施の形態］
（実施の形態１）
図１は本発明の実施の形態１の半導体装置の構造の一例を示す断面図、図２は図１に示す半導体装置に組み込まれる配線基板の主面側の導体パターンの一例を示す平面図、図３は図２に示す配線基板の裏面側の導体パターンの一例を示す底面図、図４は図２に示すＡ部の構造の一例を示す拡大部分平面図、図５は図２に示すＡ部の構造の変形例を示す拡大部分平面図、図６は変形例の配線基板の主面側の絶縁膜の形成状態を示す平面図、図７は図２に示すＢ部の導体パターンの形状の一例を示す拡大部分平面図、図８は図２に示すＢ部の導体パターンの変形例を示す拡大部分平面図、図９は図１に示す半導体装置の組み立てにおけるダイボンド材の塗布方法の一例を示す断面図、図１０は図９に示す塗布方法によって塗布されたダイボンド材の塗布状態の一例を示す平面図、図１１は図１に示す半導体装置の組み立てにおけるダイボンディング方法の一例を示す断面図、図１２は図１１に示すダイボンディング方法によって搭載された半導体チップのマウント構造の一例を示す平面図である。
【００１８】
本実施の形態１の半導体装置は、配線基板上に半導体チップ１が搭載された樹脂封止形の半導体パッケージであり、本実施の形態１ではその一例として、図１に示すようなＢＧＡ（Ball Grid Array)７を取り上げて説明する。
【００１９】
ＢＧＡ７の構造について説明すると、主面３ａとその反対側の裏面３ｂとを有しており、かつ主面３ａの中央部のチップ搭載領域の外側の周縁部に並んで配置された複数のボンディング電極３ｃとこのボンディング電極３ｃに接続する配線３ｄとが形成されているとともに、配線３ｄに無電解メッキが施された配線基板であるパッケージ基板３と、パッケージ基板３の主面３ａの前記チップ搭載領域に接着材などのダイボンド材２を介して搭載された半導体チップ１と、半導体チップ１の主面１ｂに形成された電極であるパッド１ａとこれに対応するボンディング電極３ｃとをそれぞれ接続する複数の導電性のワイヤ４と、半導体チップ１と複数のワイヤ４を樹脂封止する封止体６と、パッケージ基板３の裏面３ｂに設けられた複数の外部端子であるはんだボール８とからなり、パッケージ基板３の主面３ａにおいて配線３ｄは複数のボンディング電極３ｃの内側のみに形成されており、かつ複数のボンディング電極３ｃの外側には主面３ａのソルダレジスト膜（絶縁膜）３ｅは形成されておらず、チップ下部にソルダレジスト膜３ｅが形成されている。
【００２０】
すなわち、本実施の形態１のＢＧＡ７では、パッケージ基板３の主面３ａの周縁部に並んで配置された複数のボンディング電極３ｃの外側にはソルダレジスト膜３ｅは設けない構造としたものであり、これによって、パッケージ基板３のボンディング電極３ｃの外側の領域を限界まで少なくして、搭載されるチップサイズを変えることなくＢＧＡ７の小型化を図ることができる。
【００２１】
言い換えると、小型の半導体装置においても、搭載されるチップサイズの拡大化を図ることができる。
【００２２】
なお、ボンディング電極３ｃの外側にソルダレジスト膜３ｅを配置しないため、ボンディング電極３ｃの外側にはメッキ給電用配線も配置しない構造とし、したがって、ＢＧＡ７のパッケージ基板３では、その配線３ｄに対して無電解メッキを施してメッキを形成している。
【００２３】
この構造により、ＢＧＡ７のパッケージサイズをチップサイズに近づけることが可能になる。
【００２４】
さらに、ボンディング電極３ｃの外側において、封止体６とパッケージ基板３の基材３ｍとが直接接触するため、両者の密着性を向上させることができるとともに、水分浸入経路の排除や耐湿性の向上を図ることができ、製品の信頼性を向上させることができる。
【００２５】
なお、予めパッケージ基板３のボンディング電極３ｃの外側にメッキ給電用配線を形成しておき、配線３ｄに対してメッキ用給電を行い、その後、前記メッキ給電用配線をエッチング加工によって除去してもよいが、加工精度を考慮すると、無電解メッキを施す方が好ましい。
【００２６】
パッケージ基板３は、例えば、ガラス繊維入りエポキシ基板などからなり、その主面３ａ側には、図２に示すように複数のスルーホール３ｈが配置され、かつ裏面３ｂ側には、図３に示すように各スルーホール３ｈと接続する複数のバンプランド３ｋが形成されている。
【００２７】
また、ワイヤ４は、例えば、金線である。
【００２８】
本実施の形態１のＢＧＡ７では、パッケージ基板３の主面３ａ上のチップ下部に対応した領域の少なくとも１箇所に絶縁膜であるソルダレジスト膜３ｅが配置されている。図１に示すＢＧＡ７の場合、チップ下部に配置されたスルーホール３ｈを含む主面３ａ上の全てのスルーホール３ｈ上にソルダレジスト膜３ｅが配置されている。
【００２９】
なお、図２〜図６および図８における斜線部は、ソルダレジスト膜３ｅが形成されている箇所を示している。
【００３０】
したがって、本実施の形態１のＢＧＡ７のパッケージ基板３では、図２に示すように、その主面３ａにおいて、全てのスルーホール３ｈ上にソルダレジスト膜３ｅが形成されているとともに、中央部のチップ搭載領域にはダミー導体部であるダミーパターン３ｉが複数個格子状配列で形成されており、さらにこれら複数のダミーパターン３ｉを覆うようにソルダレジスト膜３ｅが形成されて絶縁されている。
【００３１】
これにより、チップ下部にソルダレジスト膜３ｅが配置されるため、半導体チップ１と配線３ｄとを絶縁することができ、半導体チップ１と配線３ｄの電気的ショートの発生を防止できる。
【００３２】
さらに、主面３ａにおける全てのスルーホール３ｈ上にソルダレジスト膜３ｅを形成していることにより、スルーホール３ｈの孔部を、ソルダレジスト膜３ｅによって充填することができ、特にチップ下部においてスルーホール３ｈの孔部に気泡が形成されることを防ぐことができる。
【００３３】
これにより、リフロー時に前記気泡がパンクしてパッケージ基板３や半導体チップ１にクラックが形成されることを防止できる。
【００３４】
一方、図３に示すように裏面３ｂには、主面３ａ側に対応してその中央部に複数のダミーパターン３ｉが格子状配列で形成されており、さらに、バンプランド３ｋの接続部を除く裏面３ｂ全体に亘ってソルダレジスト膜３ｅが形成され、中央部の複数のダミーパターン３ｉがソルダレジスト膜３ｅによって覆われて絶縁されている。
【００３５】
したがって、主面３ａと裏面３ｂのそれぞれの中央部に複数のダミーパターン３ｉが形成されて基板の剛性を高めるとともに、スルーホール３ｈおよびバンプランド３ｋを含めて導体パターンとソルダレジスト膜３ｅとが主面３ａも裏面３ｂもほぼ全体に亘って設けられているため、パッケージ基板３の反りを防止できる。
【００３６】
さらに、主面３ａ側のチップ搭載領域に複数のダミーパターン３ｉがほぼ均等に格子状配列で設けられているため、パッケージ基板３のチップ搭載領域の平坦度を向上させることができる。その結果、ダイボンディングの際のチップ加圧時の荷重受けも複数のダミーパターン３ｉによって行うことができ、ダイボンディング時のチップ割れの発生を防ぐことが可能になる。
【００３７】
なお、パッケージ基板３のスルーホール３ｈ上にソルダレジスト膜３ｅを形成する場合、図４に示すようにスルーホールランド３ｎの表面からはみ出さないように形成してもよいし、また、図５に示すように、スルーホール３ｈと配線３ｄとがテーパ形状で徐々に幅狭となるようにティアドロップ状に形成されている場合には、導体パターンの前記テーパ形状箇所をソルダレジスト膜３ｅの終端が横切るようにしてスルーホールランド３ｎ全体を覆うように形成してもよい。
【００３８】
ソルダレジスト膜３ｅの熱膨張係数が、パッケージ基板３の基材３ｍの熱膨張係数に比較して大きな場合、ＢＧＡ７に熱ストレスが生じた場合に、ソルダレジスト膜３ｅの端部において熱ストレスに伴って生じる内部応力が集中するが、図４または図５の構造により、配線３ｄの最も幅が狭くなる箇所でソルダレジスト膜３ｅが終端する箇所を形成せずに済むため、配線３ｄとソルダレジスト膜３ｅとの熱膨張係数の差による配線３ｄの断線を防止することができる。
【００３９】
また、ＢＧＡ７のパッケージ基板３の主面３ａには、図１および図２に示すように、半導体チップ１とボンディング電極３ｃ列との間に絶縁膜からなるソルダレジスト膜３ｅの凸部である壁部３ｆが形成されている。
【００４０】
すなわち、半導体チップ１の各辺とこれに対応したボンディング電極３ｃ列との間に細長く形成され、かつ上方に突出した凸部である壁部３ｆがソルダレジスト膜３ｅによって形成されている。
【００４１】
これにより、ダイボンディング時のダイボンド材２（ペースト材）のボンディング電極３ｃ側への流れ出し（ブリード）や濡れ広がりを阻止することができ、ボンディング電極３ｃへの付着や汚染を防いでボンディング時の接続不良の発生を防止できる。その結果、ワイヤボンディング性やボンディングの圧着性の安定化を図ることができ、製品の信頼性と品質の向上を図ることができる。
【００４２】
なお、壁部３ｆの代わりに、図６の変形例に示すように、ソルダレジスト膜３ｅによる溝部（凹部）３ｇを形成してもよい。
【００４３】
すなわち、半導体チップ１の各辺とこれに対応したボンディング電極３ｃ列との間のソルダレジスト膜３ｅに細長く形成され、かつ下方に窪んだ凹部である溝部３ｇが形成されていてもよい。
【００４４】
溝部３ｇによっても壁部３ｆの場合と同様に、ダイボンディング時のダイボンド材２のボンディング電極３ｃ側への流れ出しや濡れ広がりをこの溝部３ｇで阻止することができ、ボンディング電極３ｃへの付着や汚染を防いでボンディング時の接続不良の発生を防止できる。その結果、前記同様、ワイヤボンディング性やボンディングの圧着性の安定化を図ることができ、製品の信頼性と品質の向上を図ることができる。
【００４５】
また、本実施の形態１のＢＧＡ７では、そのパッケージ基板３のボンディング電極３ｃそれぞれにおいて、図７に示すように、パッケージ基板３の中央から外方に延在する第１の方向９に沿った方向の長さをＡとし、これに直角な第２の方向１０の長さをＢとすると、複数のボンディング電極３ｃそれぞれの平面形状は、Ａ≦Ｂで形成されている。
【００４６】
すなわち、ボンディング電極３ｃにおける配線３ｄの延在方向でもある第１の方向９と同じ方向の長さ（Ａ）と、これに直角な第２の方向１０と同じ方向の長さ（Ｂ）とで、Ａ≦Ｂの関係となっており、複数のボンディング電極３ｃの配列方向への長さの方が長くなっている。
【００４７】
したがって、１つのボンディング電極３ｃに対して２本のワイヤ４を接続する際に、２本のワイヤ４の接続ポイントＰ間の第１の方向９に沿った方向の長さをＹとし、第２の方向１０に沿った方向の長さをＸとすると、Ｘ＞Ｙの関係となるように接続できる。
【００４８】
これにより、１つのボンディング電極３ｃに２本のワイヤ４を接続するダブルボンディングを行う際に、ボンディング電極３ｃ上に対してその電極配列方向に２本のワイヤ４を配置し易くなる。さらに、ボンディング電極３ｃに接続されるワイヤ４のボンディング電極３ｃへの進入角度が大きい場合であってもボンディングツールの滑走用のスペースを確保できるため、ワイヤボンディングの接続条件の許容範囲を広げることができる。
【００４９】
その結果、ワイヤボンディングの圧着性の確保やワイヤボンディングの稼動の安定性を図ることができる。
【００５０】
また、パッケージ基板３におけるボンディング電極３ｃの外側の空き領域の面積を非常に小さくすることができ、ＢＧＡ７の小型化を図ることができる。
【００５１】
なお、図８の変形例に示すように、ボンディング電極３ｃにおける第１の方向９の内側箇所を基板中央寄りに延ばして長くし、ボンディング電極３ｃの中央寄りの一部を絶縁膜であるソルダレジスト膜３ｅで覆ってもよい。この場合であっても、電極配列方向に対して２本のワイヤ４を接続することが可能である。
【００５２】
次に、本実施の形態１の半導体装置の組み立てにおけるダイボンディング方法について説明する。
【００５３】
図９はダイボンディングにおけるダイボンド材２（ペースト材）の塗布方法を示したものであり、例えば、多点式ノズル１１を用いてダイボンド材２を塗布する。その際、図１０に示すように四角形のチップ搭載領域に対してその対角線上にダイボンド材２を塗布することが好ましい。
【００５４】
対角線上に塗布することにより、図１１に示すように例えば、角錐コレット５あるいは平面コレットで半導体チップ１を加圧した際に、チップ搭載領域の中央から外方に向けて空気を押し出すことができ、ボイドが形成されることを防止できる。
【００５５】
さらに、本実施の形態１のＢＧＡ７の場合、パッケージ基板３のボンディング電極３ｃ列の内側にソルダレジスト膜３ｅからなる壁部３ｆが形成されているため、ダイボンド材２の流出をこの壁部３ｆによって阻止することができ、ダイボンド材２のボンディング電極３ｃへの付着や汚染の発生を防ぐことができる。
【００５６】
図１２はダイボンディング完了後のチップ実装構造を示すものである。
（実施の形態２）
図１３は本発明の実施の形態２の配線基板の主面側の導体パターンの一例を示す平面図、図１４は図１３の配線基板の裏面側の導体パターンを示す底面図、図１５は本発明の実施の形態２の変形例の配線基板の主面側の導体パターンを示す平面図、図１６は図１５の配線基板の裏面側の導体パターンを示す底面図、図１７は本発明の実施の形態２の変形例の配線基板の主面側の導体パターンを示す平面図、図１８は図１７の配線基板の裏面側の導体パターンを示す底面図、図１９は本発明の実施の形態２の変形例の配線基板の主面側の導体パターンを示す平面図、図２０は図１９の配線基板の裏面側の導体パターンを示す底面図、図２１は本発明の実施の形態２の変形例の配線基板の主面側の導体パターンを示す平面図、図２２は図２１の配線基板の裏面側の導体パターンを示す底面図である。
【００５７】
本実施の形態２の半導体装置は、実施の形態１のＢＧＡ７と同様に、配線基板上に半導体チップ１が搭載された樹脂封止形のＢＧＡタイプのものである。実施の形態１のＢＧＡ７と異なる点は、パッケージ基板３の主面３ａに形成された配線３ｄ上に絶縁膜であるソルダレジスト膜３ｅを配置していないことである。
【００５８】
なお、図１３〜図２２における斜線部は、ソルダレジスト膜３ｅが形成されている箇所を示している。
【００５９】
図１３に示す本実施の形態２の半導体装置に組み込まれる配線基板であるパッケージ基板３は、その主面３ａにおいて配線３ｄ上にソルダレジスト膜３ｅが全く形成されていないものである。
【００６０】
このように配線３ｄ上にソルダレジスト膜３ｅが形成されていないため、配線３ｄの断線を防止することができる。
【００６１】
すなわち、ソルダレジスト膜３ｅが配線３ｄ上に全面塗布してあると、ソルダレジスト膜３ｅが受ける熱ストレスの応力によってその下部に配置されている配線３ｄが直接応力を受けて配線３ｄの断線に至る。配線幅が狭く、強度確保が困難な配線３ｄに対しては、特に影響力が高く、配線断線が発生し易い。
【００６２】
そこで、図１３に示す本実施の形態２のパッケージ基板３では、配線３ｄ上にソルダレジスト膜３ｅを配置しないことにより、配線３ｄはソルダレジスト膜３ｅからの熱ストレスの応力を受けることがなくなる。これは、配線３ｄにはＡｕメッキを施すため、封止用樹脂と配線３ｄとの接着がなくなるためである。すなわち、封止用樹脂と配線３ｄとの間で滑りが生じ、配線３ｄの一箇所に応力が集中しないためであり、その結果、配線断線を防ぐことができる。
【００６３】
また、配線３ｄ上にソルダレジスト膜３ｅが配置されないことより、配線３ｄ上にメッキを施すことが可能になる。例えば、銅配線にＮｉ−Ａｕメッキを施すことが好ましく、これにより、配線３ｄの剛性を高めることができ、配線断線を防ぐことができる。
【００６４】
なお、熱膨張係数の大きいソルダレジスト膜３ｅからの熱応力が配線３ｄに付与されないため、本実施の形態２のパッケージ基板３は、配線幅がより細かくなってファインピッチになる基板に対して有効である。
【００６５】
したがって、ファインピッチ配線であっても温度サイクルなどの熱応力に対する信頼性を向上させることができる。また、配線幅を細く設計しなければならない基板であってもＮｉ−Ａｕメッキなどを施すことにより、配線３ｄの剛性を高めることが可能である。
【００６６】
さらに、配線幅を基板メーカ側が形成可能なＭｉｎ値に設定できる。
【００６７】
なお、図１３に示す本実施の形態２のパッケージ基板３においても、実施の形態１のパッケージ基板３と同様に、複数のボンディング電極３ｃの外側にはソルダレジスト膜３ｅは形成されておらず、配線３ｄは複数のボンディング電極３ｃの内側の領域のみに形成されている。
【００６８】
これにより、パッケージ基板３のボンディング電極３ｃの外側の領域を可能な限り少なくして半導体装置の小型化を図ることができる。
【００６９】
また、図１３に示すパッケージ基板３には、その主面３ａの中央部の空き領域にソルダレジスト膜３ｅが形成されている。一方、図１４に示すように、パッケージ基板３の裏面３ｂには、各バンプランド３ｋの接続部を除いて裏面全体に亘ってソルダレジスト膜３ｅが形成されている。
【００７０】
これにより、主面３ａと裏面３ｂのそれぞれの中央部にソルダレジスト膜３ｅが設けられているため、パッケージ基板３の反りを防止できる。
【００７１】
次に、図１５に示す変形例のパッケージ基板３は、実施の形態１の図２に示すパッケージ基板３とほぼ同様の構造であるが、図２のパッケージ基板３と異なる点は、本実施の形態２のパッケージ基板３は、配線３ｄ上にソルダレジスト膜３ｅが形成されていない基板であるため、図２のパッケージ基板３のようにソルダレジスト膜３ｅによる壁部３ｆが形成されていない点である。
【００７２】
これにより、配線３ｄ上にソルダレジスト膜３ｅが配置されないため、配線３ｄの断線を防止できる。
【００７３】
なお、図１５および図１６に示す本実施の形態２のパッケージ基板３のその他の構造については、実施の形態１の図２および図３に示すパッケージ基板３と同様である。
【００７４】
次に、図１７、図１９および図２１にそれぞれ示す変形例のパッケージ基板３について説明する。
【００７５】
図１７、図１９および図２１に示すパッケージ基板３は、それぞれにおいて中央部より外側の領域は、図１３に示すパッケージ基板３と同様の構造であるため、それぞれ中央部の構造のみについて説明する。
【００７６】
まず、図１７に示すパッケージ基板３は、その主面３ａと裏面３ｂそれぞれの中央部に複数のダミースルーホール３ｊが格子状配列で形成されている。すなわち、主面３ａには複数のスルーホール３ｈとダミースルーホール３ｊとが形成されており、一方、裏面３ｂには、図１８に示すように複数のバンプランド３ｋと複数のダミースルーホール３ｊとが形成されている。
【００７７】
その際、主面３ａでは、ダミースルーホール３ｊを含む全てのスルーホール３ｈにおいて、各スルーホール３ｈ上のみにソルダレジスト膜３ｅが形成されており、また、裏面３ｂでは、バンプランド３ｋの接続部を除いて複数のダミースルーホール３ｊを含む裏面全体にソルダレジスト膜３ｅが形成されている。
【００７８】
これにより、主面３ａと裏面３ｂのそれぞれの中央部の複数のダミースルーホール３ｊによって基板の剛性を高めるとともに、ソルダレジスト膜３ｅがほぼ全体に亘って設けられているため、パッケージ基板３の反りを防止できる。
【００７９】
さらに、主面３ａ側のチップ搭載領域に複数のダミースルーホール３ｊがほぼ均等に格子状配列で設けられているため、パッケージ基板３のチップ搭載領域の平坦度を向上させることができる。
【００８０】
次に、図１９に示すパッケージ基板３は、その主面３ａと裏面３ｂそれぞれの中央部に複数のダミーパターン３ｉが格子状配列で形成されている。すなわち、主面３ａには複数のスルーホール３ｈとダミーパターン３ｉとが形成されており、一方、裏面３ｂには、図２０に示すように複数のバンプランド３ｋと複数のダミーパターン３ｉとが形成されている。
【００８１】
その際、主面３ａでは、全てのスルーホール３ｈにおいて、各スルーホール３ｈ上のみにソルダレジスト膜３ｅが形成されており、また、裏面３ｂでは、バンプランド３ｋの接続部を除いて裏面全体にソルダレジスト膜３ｅが形成されている。
【００８２】
これにより、主面３ａと裏面３ｂのそれぞれの中央部の複数のダミーパターン３ｉによって基板の剛性を高めることができ、パッケージ基板３の反りを防止できる。
【００８３】
さらに、主面３ａ側のチップ搭載領域に複数のダミーパターン３ｉがほぼ均等に格子状配列で設けられているため、パッケージ基板３のチップ搭載領域の平坦度を向上させることができる。
【００８４】
次に、図２１に示すパッケージ基板３は、その主面３ａと裏面３ｂそれぞれの中央部に複数のダミースルーホール３ｊが格子状配列で形成されている。すなわち、主面３ａには複数のスルーホール３ｈとダミースルーホール３ｊとが形成されており、一方、裏面３ｂには、図２２に示すように複数のバンプランド３ｋと複数のダミースルーホール３ｊとが形成されている。
【００８５】
その際、主面３ａには、中央部の複数のダミースルーホール３ｊを覆うソルダレジスト膜３ｅが形成されており、さらにその周囲のスルーホール３ｈにおいては、各スルーホール３ｈ上のみにソルダレジスト膜３ｅが形成されている。また、裏面３ｂでは、バンプランド３ｋの接続部を除いて複数のダミースルーホール３ｊを含む裏面全体にソルダレジスト膜３ｅが形成されている。
【００８６】
これにより、主面３ａと裏面３ｂのそれぞれの中央部の複数のダミースルーホール３ｊによって基板の剛性を高めるとともに、ソルダレジスト膜３ｅがほぼ全体に亘って設けられているため、パッケージ基板３の反りを防止できる。
【００８７】
さらに、主面３ａ側のチップ搭載領域に複数のダミースルーホール３ｊがほぼ均等に格子状配列で設けられているため、パッケージ基板３のチップ搭載領域の平坦度を向上させることができる。
【００８８】
なお、図１７、図１９および図２１にそれぞれ示す変形例のパッケージ基板３のその他の構造によって得られる効果は、図１３に示すパッケージ基板３のものと同様である。
【００８９】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００９０】
例えば、前記実施の形態１，２では、半導体装置の一例として、ＢＧＡ７を取り上げて説明したが、前記半導体装置は、配線基板を用いて組み立てられるものであれば、ＢＧＡ７に限定されるものではなく、ＬＧＡ（Land Grid Array)などの他の半導体装置であってもよい。
【産業上の利用可能性】
【００９１】
本発明は、配線基板を有した電子装置および半導体装置に好適である。
【図面の簡単な説明】
【００９２】
【図１】本発明の実施の形態１の半導体装置の構造の一例を示す断面図である。
【図２】図１に示す半導体装置に組み込まれる配線基板の主面側の導体パターンの一例を示す平面図である。
【図３】図２に示す配線基板の裏面側の導体パターンの一例を示す底面図である。
【図４】図２に示すＡ部の構造の一例を示す拡大部分平面図である。
【図５】図２に示すＡ部の構造の変形例を示す拡大部分平面図である。
【図６】変形例の配線基板の主面側の絶縁膜の形成状態を示す平面図である。
【図７】図２に示すＢ部の導体パターンの形状の一例を示す拡大部分平面図である。
【図８】図２に示すＢ部の導体パターンの変形例を示す拡大部分平面図である。
【図９】図１に示す半導体装置の組み立てにおけるダイボンド材の塗布方法の一例を示す断面図である。
【図１０】図９に示す塗布方法によって塗布されたダイボンド材の塗布状態の一例を示す平面図である。
【図１１】図１に示す半導体装置の組み立てにおけるダイボンディング方法の一例を示す断面図である。
【図１２】図１１に示すダイボンディング方法によって搭載された半導体チップのマウント構造の一例を示す平面図である。
【図１３】本発明の実施の形態２の配線基板の主面側の導体パターンの一例を示す平面図である。
【図１４】図１３に示す配線基板の裏面側の導体パターンの一例を示す底面図である。
【図１５】本発明の実施の形態２の変形例の配線基板の主面側の導体パターンを示す平面図である。
【図１６】図１５に示す配線基板の裏面側の導体パターンの一例を示す底面図である。
【図１７】本発明の実施の形態２の変形例の配線基板の主面側の導体パターンを示す平面図である。
【図１８】図１７に示す配線基板の裏面側の導体パターンの一例を示す底面図である。
【図１９】本発明の実施の形態２の変形例の配線基板の主面側の導体パターンを示す平面図である。
【図２０】図１９に示す配線基板の裏面側の導体パターンの一例を示す底面図である。
【図２１】本発明の実施の形態２の変形例の配線基板の主面側の導体パターンを示す平面図である。
【図２２】図２１に示す配線基板の裏面側の導体パターンの一例を示す底面図である。
【符号の説明】
【００９３】
１  半導体チップ
１ａ  パッド（電極）
１ｂ  主面
２  ダイボンド材
３  パッケージ基板（配線基板）
３ａ  主面
３ｂ  裏面
３ｃ  ボンディング電極
３ｄ  配線
３ｅ  ソルダレジスト膜（絶縁膜）
３ｆ  壁部（凸部）
３ｇ  溝部（凹部）
３ｈ  スルーホール
３ｉ  ダミーパターン（ダミー導体部）
３ｊ  ダミースルーホール
３ｋ  バンプランド
３ｍ  基材
３ｎ  スルーホールランド
４  ワイヤ
５  角錐コレット
６  封止体
７  ＢＧＡ（半導体装置）
８  はんだボール（外部端子）
９  第１の方向
１０  第２の方向
１１  多点式ノズル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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