(57)【要約】【課題】複数個の半導体メモリチップからなる半導体メモリ装置について、付加的な半導体チップなしにチップ選択信号線の本数を削減可能とし、かつ半導体メモリチップ数が増えても歩留まりの悪化しにくい半導体メモリ装置の構成を提供する。【解決手段】半導体メモリ装置を構成する各半導体メモリチップ１上にチップ識別番号とチップ選択信号の一致を検出する比較回路部３を設けることにより、チップ選択信号の各ビットの組み合わせで半導体メモリチップを選択するようにし、チップ識別番号を除く全ての信号を各半導体メモリチップ間で共有接続可能とする。さらに、それぞれ異なるチップ識別番号を設定した半導体メモリチップ１をそれぞれ積層可能なパッケージに組み立て、相互に信号接続することでモジュール化する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
あらかじめ自己に設定されたチップ識別番号と複数ビットからなるチップ選択信号入力値との一致を検出して自己が選択されていることを判別する比較回路を有する半導体メモリチップを複数個接続し、単一のモジュールとしたことを特徴とする半導体メモリ装置。
【請求項２】
請求項１に記載の半導体メモリ装置において、上記半導体メモリチップは、チップ識別番号設定用の複数の信号端子を備え、これらの信号端子を電源またはＧＮＤに接続することによりチップ識別番号を設定するようにしたことを特徴とする半導体メモリ装置。
【請求項３】
請求項１または２に記載の半導体メモリ装置において、積層した際に上下のパッケージ間の信号接続がなされる形態を有する半導体メモリパッケージに半導体メモリチップを収め、上記半導体メモリパッケージを複数個積層することにより単一のモジュールとしたことを特徴とする半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、複数個の半導体メモリチップからなる半導体メモリ装置に関するものであり、特に複数個の半導体メモリチップから特定のチップを選択する際に必要な信号線の本数を削減可能とした半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
従来の半導体メモリ装置、特に複数個の半導体メモリチップからなるメモリモジュールにおいては、複数個の半導体メモリとその半導体メモリのチップ選択を行うためのデコーダとを同一ＩＣパッケージに搭載する構成にしている。（例えば、特許文献１参照）
【０００３】
【特許文献１】
特開昭６２−１４６４８２号公報（第３頁、第２図）
【０００４】
【発明が解決しようとする課題】
従来の半導体メモリ装置は以上のように構成されているので、同一のパッケージ内に半導体メモリチップとは別に、半導体メモリチップの選択を行うためのデコーダを集積する専用の半導体チップが必要となりコストが嵩むという問題があった。また、複数の半導体メモリチップとデコーダチップを相互に接続して同一のパッケージに収める必要があり、パッケージ組み立て工程が複雑になるという問題もあった。さらに、複数の半導体メモリチップ及びデコーダチップを同一パッケージに組み立てるため、パッケージに組み立てた段階で１チップでも不良があれば、残りのチップが全て無駄となる。このため、チップ数が増えるほど歩留まりが低下するという問題があった。
【０００５】
この発明は上記のような問題点を解消するためになされたものであり、複数個の半導体メモリチップからなる半導体メモリ装置において、半導体メモリチップのチップ選択を行うデコーダチップを別途必要とせず、チップ選択信号線の削減が可能であり、かつ半導体メモリチップ数が増えても歩留まりの確保を容易にする半導体メモリ装置を提供するものである。
【０００６】
【課題を解決するための手段】
この発明に係る半導体メモリ装置は、あらかじめ自己に設定されたチップ識別番号と、複数ビットからなるチップ選択信号入力値の一致を検出して自己が選択されていることを判別する比較回路を有する半導体メモリチップを複数個接続し、単一のモジュールとしたものである。
【０００７】
【発明の実施の形態】
実施の形態１．
図１はこの発明の実施の形態１に係る半導体メモリ装置を構成する半導体メモリチップの構成を示したものである。図１において、半導体メモリチップ１上にメモリ回路部２と比較回路部３が形成されている。比較回路部３には半導体メモリチップの選択に使用される２ビットのチップ選択信号ＣＥ０、ＣＥ１の各ビットを入力する選択信号端子４、５が接続されている。また、比較回路部３には、半導体メモリチップ１に対して固有の番号（以下、チップ識別番号と呼ぶ）の入力端子６、７が接続され、この端子により、チップ識別番号を設定するためのチップ識別信号ＲＥＦ０、ＲＥＦ１が、チップ選択信号ＣＥ０、ＣＥ１の比較対象として入力される。メモリ回路部２には、比較回路部３の出力端子８からの出力信号ＣＥが加えられる。メモリ回路部２には、アドレス信号群Ａの入力端子９、データ信号群Ｄの入出力端子１０、書き込み制御信号ＷＥの入力端子１１、及び出力制御信号ＯＥの入力端子１２がそれぞれ接続されている。
【０００８】
次に、図１の半導体メモリチップ１の動作を説明する。選択信号端子４、５からのチップ選択信号ＣＥ０、ＣＥ１と、識別番号端子６、７からのチップ識別番号ＲＥＦ０、ＲＥＦ１との対応するビット同士、すなわち、本例の場合はチップ選択信号ＣＥ０とチップ識別番号ＲＥＦ０、チップ選択信号ＣＥ１とチップ識別番号ＲＥＦ１の入力信号値が比較回路部３にて比較され、すべてのビットが一致した場合、比較回路部３の出力端子８から出力信号ＣＥがＬレベルで出力される。
【０００９】
比較回路部３の出力信号ＣＥがＬレベルとなることでメモリ回路部２に対するアクセスが可能となり、この半導体メモリチップ１が選択された状態となる。この状態のとき、入力端子１１からの書き込み制御信号ＷＥがＨレベル、入力端子１２からの出力制御信号ＯＥがＬレベルで入力されると、メモリ回路部２は読み出し状態となり、入力端子９からのアドレス信号群Ａでアドレスを指定されたメモリ回路部２の情報が入出力端子１０にデータ信号群Ｄとして出力される。また、入力端子１１からの書き込み制御信号ＷＥがＬレベル、入力端子１２からの出力制御信号ＯＥがＨレベルとなれば、メモリ回路部２が書き込み状態となり、入出力端子１０からデータ信号群Ｄとして与えられた情報が入力端子９からのアドレス信号群Ａで指定されたメモリ回路部２のアドレスに対して書き込まれる。なお、比較回路部３の出力信号ＣＥがＨレベル、すなわちチップ選択されていない場合、入力端子９からのアドレス信号群Ａ、入力端子１１からの書き込み制御信号ＷＥ、入力端子１２からの出力制御信号ＯＥの入力値に関わらずメモリ回路部２に対する書き込み、読み出しともに行われず、入出力端子１０のデータ信号群ＤはＨｉ−Ｚ固定となる。
【００１０】
従って、半導体メモリチップ１の識別番号端子６、７からのチップ識別番号ＲＥＦ０、ＲＥＦ１をそれぞれＨまたはＬレベルの任意の信号値に固定してやることにより、選択信号端子４、５からのチップ選択信号ＣＥ０、ＣＥ１によるチップ選択が可能となる。識別番号端子６、７からのチップ識別番号ＲＥＦ０、ＲＥＦ１の２ビットでＬＬ、ＬＨ、ＨＬ、ＨＨレベルの４つの値が実現可能であり、これらの値を個別の半導体メモリチップに割り当てることにより、選択信号端子４、５からのチップ選択信号ＣＥ０、ＣＥ１の２ビットで４チップまでの識別、指定が可能となる。
【００１１】
図２に、図１の半導体メモリチップ１上に設けられた比較回路部３の回路構成例を示す。比較回路部３はＥｘ−ＮＯＲ回路１３ａ、１３ｂ及びＮＡＮＤ回路１４で構成される。Ｅｘ−ＮＯＲ回路１３ａ、１３ｂはそれぞれの選択信号端子４と識別番号端子６、選択信号端子５と識別番号端子７の入力が一致した場合Ｈレベル、一致しない場合Ｌレベルを出力する回路であり、チップ選択信号入力とチップ識別番号入力の対応するビット同士の一致検出を行う。それらの出力をＮＡＮＤ回路１４で受けることにより、チップ選択信号入力とチップ識別番号入力の全てのビットが一致した場合に比較回路部３の出力端子８に出力信号ＣＥをＬレベルで出力する構成となっている。
【００１２】
本実施の形態では、２ビットのチップ選択信号入力とチップ識別番号入力の一致検出を行っているが、Ｅｘ−ＮＯＲ回路を必要数用意し同様の構成を採ることで容易に多ビットに拡張可能であることは言うまでもない。
【００１３】
図３は、パッケージに組み立てた図１の半導体メモリチップを複数個接続して一つのモジュールとした、半導体メモリ装置の回路構成を示す図である。なお、図中符号に付されたａ、ｂ、ｃは各パッケージを識別する便宜上のサフィックスである。ここで、１ａ、１ｂ、１ｃは図１の半導体メモリチップ１を１個ずつパッケージに組み立てた半導体メモリパッケージであり、パッケージ組み立ての際に半導体メモリチップ１の識別番号端子６、７のチップ識別番号をパッケージ内部でそれぞれＬＬレベル（１ａの場合）、ＬＨレベル（１ｂの場合）、ＨＬレベル（１ｃの場合）に固定するように電源（ＶＣＣ）またはＧＮＤに接続している。
【００１４】
選択信号端子４ａと選択信号端子５ａ、選択信号端子４ｂと選択信号端子５ｂ、選択信号端子４ｃと選択信号端子５ｃはそれぞれ半導体メモリパッケージ１ａ、１ｂ、１ｃのチップ選択信号端子であり、選択信号端子４ａ、４ｂ、４ｃと選択信号端子５ａ、５ｂ、５ｃはそれぞれ共通のチップ選択信号線４ｘ、５ｘに接続されている。同じく半導体メモリパッケージ１ａ、１ｂ、１ｃのアドレス信号群の入力端子９ａ、９ｂ、９ｃはアドレス信号線９ｘに、データ信号群の入出力端子１０ａ、１０ｂ、１０ｃはデータ信号線１０ｘに、書き込み制御信号の入力端子１１ａ、１１ｂ、１１ｃは書き込み制御信号線１１ｘに、また、出力制御信号の入力端子１２ａ、１２ｂ、１２ｃは出力制御信号線１２ｘにそれぞれ共通に接続されている。
【００１５】
図３の構成において、チップ選択信号線４ｘ、５ｘのそれぞれに対してＬレベルを与えることにより、半導体メモリチップ１の識別番号端子６、７のチップ識別番号に共にＬレベルが設定されている半導体メモリパッケージ１ａが選択される。同様にチップ選択信号線４ｘにＬレベル、チップ選択信号線５ｘにＨレベルを与えることにより半導体メモリパッケージ１ｂが、チップ選択信号線４ｘにＨレベル、チップ選択信号線５ｘにＬレベルを与えることにより半導体メモリパッケージ１ｃが選択される。選択された半導体メモリパッケージの読み出し、書き込み動作は、図１を参照して説明した前述の半導体メモリチップ１の読み出し、書き込み動作と同じである。
【００１６】
なお、各半導体メモリパッケージ１ａ、１ｂ、１ｃは共通の信号線に接続されているが、チップ選択されていない半導体メモリは、前述の通り、アドレス信号線９ｘ、書き込み制御信号線１１ｘ、出力制御信号線１２ｘの信号値によらずメモリ部のデータの書き換えは発生せず、データ信号端子はＨｉ−Ｚ固定となるため、チップ選択された半導体メモリのデータ書き込み、読み出し動作に影響を受けることも、影響を与えることもない。また、各半導体メモリパッケージ１ａ、１ｂ、１ｃのいずれも選択されない状態を実現するため、チップ選択信号線４ｘ、５ｘの双方に対してＨレベルを与える場合をこの状態に割り当てており、この組み合わせに対応するチップ識別番号端子６、７の設定（６、７ともにＨレベル固定）を持つ半導体メモリは接続されない。
【００１７】
図１の半導体メモリチップでは、チップ選択信号入力及びチップ識別番号入力が２ビットであり、２ビットで表現可能な４チップまでの識別が可能であるが、実際の使用においては上述の通り、どの半導体メモリチップも選択されない状態を設ける必要があるため、接続可能な半導体メモリの数は３個までとなる。
【００１８】
図４は、半導体メモリパッケージの構造の代表例を示す半導体メモリパッケージ１ａの側断面図である。図６、図７、図８はそれぞれ半導体メモリパッケージ１ａ、１ｂ、１ｃの平面図（上面）である。ただし、簡略化のため、半導体メモリチップ１は図示を省略し、その配置枠を破線２６で示している。一例として、ＣＳＰ（Ｃｈｉｐ  Ｓｃａｌｅ  Ｐａｃｋａｇｅ）タイプのパッケージにおいて、半導体メモリチップ１の選択信号端子４、５、アドレス信号群入力端子９、データ信号群入力端子１０、書き込み制御信号入力端子１１、出力制御信号入力端子１２、電源端子、およびＧＮＤ端子上に突起状の接続端子であるバンプ２０ａが形成されている。これらのバンプ２０ａを介してＣＳＰ基板２１ａにフリップチップ実装された半導体メモリチップ１の上記各端子がＣＰＳ基板２１ａ上に形成された信号配線２２ａを介して接続端子２４ａに接続されている。接続端子２４ａはＣＳＰ基板２１ａの上下の導体層を電気的に接続するためのビア２５ａを介してＣＳＰ基板２１ａの下側のはんだボール２３ａに接続されている。上記ビア２５ａはＣＳＰ基板２１ａに開けられた穴とこの穴を通して上下の導体層を電気的に接続するメッキ層または穴に充填された導体ペーストからなるものである。すなわち、ＣＳＰ基板２１ａ下面の半田ボール２３ａとパッケージ上面の接続端子２４ａはＣＳＰ基板２１ａを挟んで同じ座標上に位置し、ビア２５ａを介して相互に信号接続されている。
【００１９】
また、半導体メモリチップ１のチップ識別番号端子６、７については同じくバンプを介してＣＳＰ基板２１ａに接続されるが、他の信号線端子と異なり信号伝達用のパッケージ端子ではなく電源（ＶＣＣ）またはＧＮＤに接続され、半導体メモリチップ１に対して任意のチップ識別番号が設定される。半導体メモリパッケージ１ａでは、図６に示すようにＲＥＦ０、ＲＥＦ１ともＧＮＤに接続され、半導体メモリパッケージ１ｂでは、図７に示すように、ＲＥＦ０はＧＮＤにＲＥＦ１は電源（ＶＣＣ）に接続され、半導体メモリパッケージ１ｃでは、図８に示すように、ＲＥＦ０は電源（ＶＣＣ）に、ＲＥＦ１はＧＮＤに接続されている。
【００２０】
図５は図４、図６に示す半導体メモリパッケージ１ａとこれらと同様な半導体メモリパッケージ１ｂ、１ｃを積層したモジュールを示す側断面図、図９はこのモジュールの平面図（下面）である。図５に示すように、それぞれ異なるチップ識別番号が設定された図６〜図８の構造の半導体メモリパッケージ１ａ、１ｂ、１ｃを、はんだボール２３ａ、２３ｂ、２３ｃを介して単純に上下に積層して実装する。はんだボール２３ａ上に半導体メモリパッケージ１ａが配置され、半導体メモリパッケージ１ａのＣＳＰ基板２１ａ上面の接続端子２４ａと半導体メモリパッケージ１ｂの半田ボール２３ｂ、半導体メモリパッケージ１ｂのＣＳＰ基板２１ｂ上面の接続端子２４ｂと半導体メモリパッケージ１ｃの半田ボール２３ｃがそれぞれ接続され、バンプ２０ａ、２０ｂ、２０ｃで各ＣＳＰ基板と接続される、半導体メモリパッケージ１ａ、１ｂ、１ｃの各半導体メモリチップ１上のそれぞれの信号端子について同一信号線上への接続が実現される。半導体メモリパッケージ１ａ、１ｂ、１ｃの信号端子配列は全て共通であるため、各パッケージの対応する信号端子同士は全て同一の信号線上に接続されることとなり、図３の回路構成を実現したモジュールとなる。
【００２１】
以上のように、複数の半導体メモリチップにより構成される半導体メモリ装置において、個々の半導体メモリチップに割り当てられたチップ識別番号に基づき、複数ビットからなるチップ選択信号の各ビット信号値の組み合わせにより特定の半導体メモリチップを指定するようにし、各メモリチップ上にチップ識別番号とチップ選択信号入力値の一致検出を行う比較回路を集積したため、複数のビットで構成されるチップ選択信号に対するデコーダ回路を集積した半導体チップを別途必要とせず、半導体メモリ装置のチップ選択信号線の削減が可能である。各半導体メモリチップに対して専用のチップ選択信号線を１本割り当てる一般的な方法では、Ｎ本のチップ選択信号線でＮ個のチップ選択しかできないが、本発明によるチップ選択の方法によれば、Ｎ本のチップ選択信号線で可能な組み合わせ数からどのチップも選択されない一状態を除いた（２Ｎ−１）個のチップ選択が可能であり、チップ数が増える程チップ選択信号線の削減効果が大きくなる。なお、本実施の形態では、半導体メモリ装置を構成する半導体メモリチップを３つとしているが、半導体メモリチップの数はこれに限定されるものではないことは明らかである。また、パッケージ形態をＣＳＰとして説明しているが、積層可能な端子形状を有していれば、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）でもＴＳＯＰ（Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ）でもよい。
【００２２】
また、半導体メモリ装置を構成する各メモリチップに対して従来は専用のチップ選択信号線各１本割り当てていたが、本発明では半導体メモリチップ数に応じた複数のビットからなるチップ選択信号線を各半導体メモリチップで共有するようにしたので、本発明特有のチップ識別番号入力を除いて、各メモリチップの全ての信号端子がメモリチップ間で共有接続可能である。従って、個々の半導体メモリチップに対してチップ識別番号を割り当てた状態でパッケージに組み立て、各パッケージの対応する信号端子同士を接続して一つのモジュールとして構成することが可能となる。個々にテストの完了した半導体メモリパッケージをモジュールに組み立てることにより、半導体メモリチップの数が増えても歩留まりの悪くならない、複数の半導体メモリチップからなる半導体メモリ装置を得ることができる。また、パッケージを積層して実装することにより、複数のパッケージからなるモジュールでも単体のパッケージと同様の実装面積で実現可能である。
【００２３】
【発明の効果】
以上のように、この発明によれば、複数個の半導体メモリチップからなる半導体メモリ装置において、半導体メモリチップのチップ選択を行うデコーダチップを別途必要とせず、チップ選択信号線の削減が可能であり、かつ半導体メモリチップ数が増えても歩留まりの確保を容易にする半導体メモリ装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体メモリ装置に使用される半導体メモリチップの構成図である。
【図２】本発明の実施の形態１における半導体メモリチップ上に集積された比較回路部の回路例を示す模式図である。
【図３】本発明の実施の形態１に係る半導体メモリ装置を示す構成図である。
【図４】本発明の実施の形態１におけるパッケージに組み立てられた半導体メモリを示す断面図である。
【図５】本発明の実施の形態１に係る半導体メモリ装置を示す側断面図である。
【図６】本発明の実施の形態１に係る半導体メモリのＣＳＰ基板平面図（上面）である。
【図７】本発明の実施の形態１に係る半導体メモリのＣＳＰ基板平面図（上面）である。
【図８】本発明の実施の形態１に係る半導体メモリのＣＳＰ基板平面図（上面）である。
【図９】本発明の実施の形態１に係る半導体メモリのＣＳＰ基板平面図（下面）である。
【符号の説明】
１  半導体メモリチップ、
１ａ，１ｂ，１ｃ  半導体メモリパッケージ、
２  メモリ回路部、
３  比較回路部、
４，５  チップ選択信号端子、
４ａ，４ｂ，４ｃ，５ａ，５ｂ，５ｃ  チップ選択信号端子、
４ｘ，５ｘ  チップ選択信号線、
６，７  チップ識別番号端子、
８  比較回路部出力信号端子、
９  アドレス信号群入力端子、
９ａ，９ｂ，９ｃ  アドレス信号群入力端子、
９ｘ  アドレス信号線群、
１０  データ信号群入出力端子、
１０ａ，１０ｂ，１０ｃ  データ信号群入出力端子、
１０ｘ  データ信号線群、
１１  書き込み制御信号入力端子、
１１ａ，１１ｂ，１１ｃ  書き込み制御信号入力端子、
１１ｘ  書き込み制御信号線、
１２  出力制御信号入力端子、
１２ａ，１２ｂ，１２ｃ  出力制御信号入力端子、
１２ｘ  出力制御信号線、
１３ａ，１３ｂ  Ｅｘ−ＮＯＲ回路、
１４  ＮＡＮＤ回路、
２０ａ，２０ｂ，２０ｃ  バンプ、
２１ａ，２１ｂ，２１ｃ  ＣＳＰ基板、
２２ａ，２２ｂ，２２ｃ  信号配線、
２３ａ，２３ｂ，２３ｃ  はんだボール、
２４ａ，２４ｂ，２４ｃ  接続端子、
２５ａ，２５ｂ，２５ｃ  ビア、
２６  半導体メモリチップの配置枠。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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