(57)【要約】【課題】所定のタイミングで所定のクロックの供給を停止させること可能な電子機器を提供することを目的とする。【解決手段】本発明に係る電子機器は、クロックスキュー調整を終え、動作状態にある。この状態において、１ＭＨｚのクロックを供給するのを停止する場合、分周部１１にＨｉｇｈ状態であるＣＬＫ＿ＥＮ２３ｂを入力する。再度、ビットストリーム処理部３に、１ＭＨｚのクロックの供給を開始する場合、分周部１１の負論理のＡＮＤ回路２６にＬｏｗ状態であるＣＬＫ＿ＥＮ２３ｂを入力する。このとき、本発明に係る電子機器は、クロックスキュー調整を終え、動作状態にあるので、ＲＥＳＥＴ信号４２がＨｉｇｈ状態でクロック比較部１２に入力されており、クロックスキュー調整が終了した状態で保存されているので、再度、クロックスキュー調整を行うことなく、ビットストリーム処理部３に１ＭＨｚのクロックを供給することが可能である。【選択図】  図２
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【特許請求の範囲】
【請求項１】
第１のクロックを生成するクロック生成部と、
前記第１のクロックを分周することで第２のクロックを生成する分周部と、
前記クロック生成部で生成される前記第１のクロックと前記分周部で分周される前記第２のクロックとのスキューを比較することで、前記第１のクロックに挿入される所定の遅延時間量を生成する遅延素子と、
前記分周部に入力されるとともに、前記第２のクロックの生成を停止させる停止信号とを有し、
前記遅延素子によって生成される前記所定の遅延時間量を前記第１のクロックに挿入することで、前記第２のクロックとのスキューを調整した後、前記分周部に前記停止信号を入力することで、前記第２のクロックの生成を停止させることを特徴とするクロック供給装置。
【請求項２】
前記分周部に入力されるとともに、前記第２のクロックの生成を開始させる開始信号と、
前記分周部に前記停止信号を入力することで、前記第２のクロックの生成を停止させた後、前記分周部に前記開始信号を入力することで、前記第２のクロックの生成を開始させることを特徴とする請求項１記載のクロック供給装置。
【請求項３】
第１のクロックを生成するクロック生成部と、
前記第１のクロックを分周することで第２のクロックを生成する分周部と、
前記クロック生成部で生成される前記第１のクロックと前記分周部で分周される前記第２のクロックとのスキューを比較するクロック比較部と、
前記クロック比較部で前記第１のクロックと前記第２のクロックとを比較した結果に基いて、前記第１のクロックに挿入される所定の時間量を生成する遅延素子と、
前記分周部に入力されるとともに、前記第２のクロックの生成を停止させる第１の停止信号と、
前記クロック比較部に入力されるとともに、前記第１のクロックと前記第２のクロックとの比較を停止させる第２の停止信号とを有し、
前記遅延素子によって生成される前記所定の遅延時間量を前記第１のクロックに挿入することで、前記第２のクロックとのスキューを調整した後、前記クロック比較部に前記第２の停止信号を入力することで前記第１のクロックと前記第２のクロックとの比較を停止させ、さらに前記分周部に前記第１の停止信号を入力することで、前記第２のクロックの生成を停止させることを特徴とするクロック供給装置。
【請求項４】
前記分周部に入力されるとともに、前記第２のクロックの生成を開始させる開始信号と、
前記分周部に前記第１の停止信号を入力することで、前記第２のクロックの生成を停止させた後、前記分周部に前記開始信号を入力することで、前記第２のクロックの生成を開始させることを特徴とする請求項３記載のクロック供給装置。
【請求項５】
第１のクロックを生成し、
前記第１のクロックを分周することで第２のクロックを生成し、
前記第１のクロックと前記第２のクロックとのスキューを比較することで、前記第１のクロックに挿入される所定の遅延時間量を生成し、
前記生成された所定の遅延時間量を前記第１のクロックに挿入することで、前記第１のクロックと前記第２のクロックとのスキューを調整し、
前記第１のクロックと前記第２のクロックとのスキューを調整後、前記第２のクロックの生成を停止させることを特徴とするクロック生成制御方法。
【請求項６】
第１のクロックを生成し、
前記第１のクロックを分周することで第２のクロックを生成し、
前記第１のクロックと前記第２のクロックとのスキューを比較することで、前記第１のクロックに挿入される所定の遅延時間量を生成し、
前記生成された所定の遅延時間量を前記第１のクロックに挿入することで、前記第１のクロックと前記第２のクロックとのスキューを調整し、
調整後、前記第１のクロックと前記第２のクロックとのスキュー比較を停止させ、さらに前記第２のクロックの生成を停止させることを特徴とするクロック生成制御方法。
【請求項７】
前記第２のクロックの生成を停止させた後、前記第２のクロックの生成を開始させることを特徴とする請求項５又は請求項６記載のクロック供給装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロック供給装置に関し、特に基準クロックを分周するクロック供給装置に関する。
【０００２】
【従来の技術】
従来、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）等の可搬型電子機器において、回路全体を同一のクロック周波数を用いて動作させると、消費電力量が増大し、その結果、バッテリ動作時間が短くなる、という問題があった。
【０００３】
そこで、回路全体を同一クロック周波数を用いて動作させるのではなく、基準クロック周波数（以下、基準クロックと称す。）よりも低いクロック周波数で動作可能な回路は、基準クロックを分周したクロック周波数（以下、分周クロックと称す。）を用いて動作させるとよい。また、不使用状態にある回路へのクロック周波数の供給を停止させると、さらに消費電力量の減少を図ることが可能となる。
【０００４】
このクロック周波数を停止させる先行技術として、クロック停止信号をクロックのロウレベルでラッチすることで、クロックの停止及び開始時のハザードを防止する技術があった。（特許文献１参照。）。
【０００５】
【特許文献１】
特開２０００−９９１８９号公報（第３頁、第１図）
【０００６】
【発明が解決しようとする課題】
しかし、特許文献１には、クロックの停止及び開始のタイミングに関する記載がなされていない。
【０００７】
そこで、本発明は、所定のタイミングで所定のクロックの供給を停止させることが可能なクロック供給装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、請求項１に係る発明では、第１のクロックを生成するクロック生成部と、第１のクロックを分周することで第２のクロックを生成する分周部と、クロック生成部で生成される第１のクロックと分周部で分周される第２のクロックとのスキューを比較することで、第１のクロックに挿入される所定の遅延時間量を生成する遅延素子と、分周部に入力されるとともに、第２のクロックの生成を停止させる停止信号とを有し、遅延素子によって生成される所定の遅延時間量を第１のクロックに挿入することで、第２のクロックとのスキューを調整した後、分周部に前記停止信号を入力することで、第２のクロックの生成を停止させることを特徴とする。
【０００９】
このような構成により、クロックの供給を停止させることが可能となる。
【００１０】
また、請求項３に係る発明では、第１のクロックを生成するクロック生成部と、第１のクロックを分周することで第２のクロックを生成する分周部と、クロック生成部で生成される第１のクロックと分周部で分周される第２のクロックとのスキューを比較するクロック比較部と、クロック比較部で第１のクロックと第２のクロックとを比較した結果に基いて、第１のクロックに挿入される所定の時間量を生成する遅延素子と、分周部に入力されるとともに、第２のクロックの生成を停止させる第１の停止信号と、クロック比較部に入力されるとともに、第１のクロックと第２のクロックとの比較を停止させる第２の停止信号とを有し、遅延素子によって生成される所定の遅延時間量を第１のクロックに挿入することで、第２のクロックとのスキューを調整した後、クロック比較部に第２の停止信号を入力することで第１のクロックと第２のクロックとの比較を停止させ、さらに分周部に第１の停止信号を入力することで、第２のクロックの生成を停止させることを特徴とする。
【００１１】
このような構成により、基準クロックと分周クロックとのスキュー調整後、基準クロックと分周クロックとのスキューの比較動作を停止し、クロックの供給を停止させることが可能となる。
【００１２】
また、請求項５に係る発明では、第１のクロックを生成し、第１のクロックを分周することで第２のクロックを生成し、第１のクロックと第２のクロックとのスキューを比較することで、第１のクロックに挿入される所定の遅延時間量を生成し、生成された所定の遅延時間量を第１のクロックに挿入することで、第１のクロックと第２のクロックとのスキューを調整し、第１のクロックと第２のクロックとのスキューを調整後、第２のクロックの生成を停止させることを特徴とする。
【００１３】
このような構成により、クロックの供給を停止させることが可能となる。
【００１４】
また、請求項６に係る発明では、第１のクロックを生成し、第１のクロックを分周することで第２のクロックを生成し、第１のクロックと第２のクロックとのスキューを比較することで、第１のクロックに挿入される所定の遅延時間量を生成し、生成された所定の遅延時間量を第１のクロックに挿入することで、第１のクロックと第２のクロックとのスキューを調整し、調整後、第１のクロックと第２のクロックとのスキュー比較を停止させ、さらに第２のクロックの生成を停止させることを特徴とする。
【００１５】
このような構成により、基準クロックと分周クロックとのスキュー調整後、基準クロックと分周クロックとのスキューの比較動作を停止し、クロックの供給を停止させることが可能となる。
【００１６】
【発明の実施の形態】
以下本発明に係る実施の形態を、図面を参照して説明する。
【００１７】
図１は、本発明に係る電子機器のハードウェアブロック図を示す。
【００１８】
本電子機器は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｏｒ  Ｕｎｉｔ）１、メモリ２、ビットストリーム処理部３、ＤＭＡＣ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌｌｅｒ）４、クロック供給部５及び無線モジュール６から構成される。
【００１９】
ＣＰＵ１は、本電子機器全体の制御及びデータの演算等を行う。メモリ２は、プログラム命令及び処理データ等を格納する。ビットストリーム処理部３は、転送等を行うデータに対し、順次ビット単位でアクセスし、ビット処理を行う。ＤＭＡＣ４は、ＣＰＵ１を介すことなくメモリ２とビットストリーム処理部３との間でデータを伝送させる。無線モジュール６は、ビットストリーム処理部３で処理されたデータを変調し、又は、アンテナ（図示せず）で受信した電波を復調しビットストリーム処理部３に送信等を行う。クロック供給部５は、例えば、ＣＰＵ１とメモリ２及びＤＭＡＣ４に対し１３ＭＨｚの動作クロックを供給し、ビットストリーム処理部３に対し１ＭＨｚの動作クロックを供給する。
【００２０】
図２は、クロック供給部のハードウェア構成を示す図である。
【００２１】
クロック供給部５は、原発振部１０、分周部１１、クロック比較部１２、アップダウンカウンタ１３、マルチプレクサ１４及び遅延素子１５から構成される。
【００２２】
原発振部（クロック生成部）１０は、１３ＭＨｚである原クロックＣＬＫ＿ＯＲＧ（第１のクロック）１０ａを生成する。
【００２３】
分周部１１は、１３ＭＨｚであるＣＬＫ＿ＯＲＧ１０ａを分周した１ＭＨｚのクロック（第２のクロック）１１ｂ及び信号ＤＬＹ＿ＥＮ１１ａを生成する。さらに、分周部１１には、１ＭＨｚのクロック１１ｂの生成を制御する信号であるＣＬＫ＿ＥＮ２３ｂが入力される。
【００２４】
クロック比較部（遅延制御信号生成部）１２は、分周部１１で分周された１ＭＨｚのクロック１１ｂと、後述で説明する遅延が挿入された１３ＭＨｚのクロック１４ａの位相差（スキュー）を比較する。クロック比較部１２における比較結果として、アップカウントクロックＵＣＬＫ（第１の遅延制御信号）１２ａ及びダウンカウントクロックＤＣＬＫ（第２の遅延制御信号）１２ｂが出力される。さらに、クロック比較部１２には、ＵＣＬＫ１２ａ及びＤＣＬＫ１２ｂの生成を制御する信号であるＲＥＳＥＴ信号４２が入力される。
【００２５】
アップダウンカウンタ（遅延時間量指定部）１３は、アップカウントクロックＵＣＬＫ１２ａが入力されることでカウントアップし、ダウンカウントクロックＤＣＬＫ１２ｂが入力されることでカウントダウンを行う。アップダウンカウンタ１３におけるカウントアップ動作又はカウントダウン動作に基いて、セレクト信号１３ａが出力される。
【００２６】
遅延素子１５は、素子Ｄ１乃至ＤＮで構成される。遅延素子１５を構成する各素子は、ＣＬＫ＿ＯＲＧ１０ａに挿入される遅延時間を有する。
【００２７】
マルチプレクサ（遅延挿入部）１４には、セレクタ信号１３ａが入力される。セレクタ信号１３ａに基いて、ＣＬＫ＿ＯＲＧ１０ａに入力される遅延を有する素子群が決定される。マルチプレクサ１４は、ＣＬＫ＿ＯＲＧ１０ａに遅延を入力した１３ＭＨｚのクロック１４ａを出力する。
【００２８】
図３は、分周部のハードウェア構成を示す図である。
【００２９】
図４は、１ＭＨｚのクロックを生成する過程を示す図である。
【００３０】
図５は、１ＭＨｚのクロックである信号ＤＬＹ＿ＥＮを生成する過程を示す図である。
【００３１】
分周部１１は、同期クリアカウンタ２０、ＮＯＴ回路２１、ＮＡＮＤ回路２２、負論理のＡＮＤ回路２３，２５，２６及びフリップフロップ（ＦＦ）２４から構成される。
【００３２】
同期クリアカウンタ２０は、入力ＣＬＫ＿ＯＲＧ１０ａの立ち上がりでアップカウントされる。また、ＣＬＫ＿ＯＲＧ１０ａの立ち上がりをもって、後述で詳細に説明するＣＬＹ＿ＰＬＳ２２ａのＬｏｗ状態が入力されると、同期クリアカウンタ２０のカウンタ値はゼロにリセットされる。
【００３３】
同期クリアカウンタ２０は、配線２０ａ，２０ｂ，２０ｃ，２０ｄを介して出力を行う。配線２０ａは２の０乗の桁を表し、配線２０ｂは２の１乗の桁を表し、配線２０ｃは２の２乗の桁を表し、配線２０ｄは２の３乗の桁を表す。例えば、同期クリアカウンタ２０の値が３ならば、配線２０ａへ出力される信号の状態は１（Ｈｉｇｈ）、配線２０ｂへ出力される信号の状態は１（Ｈｉｇｈ）、配線２０ｃへ出力される信号の状態は０（Ｌｏｗ）及び配線２０ｄへ出力される信号の状態は０（Ｌｏｗ）となる。
【００３４】
ＮＯＴ回路２１及びＮＡＮＤ回路２２には、同期クリアカウンタ２０から出力された信号が入力され、クリアパルスＣＬＲ＿ＰＬＳ２２ａを出力する。同期クリアカウンタ２０の値が０から１１の場合、信号ＣＬＲ＿ＰＬＳ２２ａの状態は１（Ｈｉｇｈ）である。しかし、同期クリアカウンタ２０の値が１２の場合、信号ＣＬＲ＿ＰＬＳ２２ａの状態は０（Ｌｏｗ）となる。このＣＬＲ＿ＰＬＳ２２ａのＬｏｗ状態が同期クリアカウンタ２０に入力されて、同期クリアカウンタ２０の値はゼロにリセットされる。上記で説明した方法に従って、ＮＯＴ回路２１及びＮＡＮＤ回路２２は、同期クリアカウンタ２０を１３進数カウンタとして動作させる。
【００３５】
ＦＦ２４には、ＣＬＲ＿ＰＬＳ２２ａ及びＣＬＫ＿ＯＲＧ１０ａが入力され、ＣＬＲ＿ＰＬＳ２２ａを１周期遅らせた信号２４ａを出力する。
【００３６】
以下、図４を参照して説明する。負論理のＡＮＤ回路２３には、ＣＬＲ＿ＰＬＳ２２ａ及びＣＬＫ＿ＯＲＧ１０ａが入力され、１ＭＨｚのクロックである１ＭＨｚ＿ＯＲＧ２３ａが生成される。
【００３７】
さらに、負論理のＡＮＤ回路２６には、負論理のＡＮＤ回路２３の出力である１ＭＨｚ＿ＯＲＧ２３ａと例えばＣＰＵ１によって制御されるＣＬＫ＿ＥＮ２３ｂとが入力され、１ＭＨｚのクロックが出力信号１１ｂとして生成される。
【００３８】
ＣＬＫ＿ＥＮ２３ｂの状態が０（Ｌｏｗ）である場合、出力信号１１ｂは、負のパルスを発生する。つまり、１ＭＨｚのクロックを生成する。一方、ＣＬＫ＿ＥＮ２３ｂの状態が１（Ｈｉｇｈ）である場合、１ＭＨｚ＿ＯＲＧ２３ａが如何なる状態であろうとも、出力信号１１ｂの状態は１（Ｈｉｇｈ）となり、１ＭＨｚのクロックを生成しない。
【００３９】
ＣＰＵ１が、ＣＬＫ＿ＥＮ２３ｂの状態をＨｉｇｈ又はＬｏｗの何れかの状態に制御することによって、１ＭＨｚのクロック１１ｂの生成制御を行うことが可能となる。例えば、無線通信機能を使用しない場合、ビットストリーム処理部３に１ＭＨｚのクロックを供給する必要が無い。そこで、ＣＬＫ＿ＥＮ２３ｂの状態をＨｉｇｈに保つことによって、ビットストリーム処理部３への１ＭＨｚのクロック供給を停止させることが可能となり、消費電力を軽減することが可能となる。
【００４０】
また、ビットストリーム処理部３への１ＭＨｚのクロック供給を再開させる場合、ＣＬＫ＿ＥＮ２３ｂの状態をＨｉｇｈからＬｏｗに変更する。
【００４１】
負論理のＡＮＤ回路２５には、ＣＬＲ＿ＰＬＳ２２ａを１周期遅らせた信号２４ａ及びＣＬＫ＿ＯＲＧ１０ａが入力され、図５に示すように出力信号１１ａとして１ＭＨｚのクロックであるＤＬＹ＿ＥＮが生成される。このＤＬＹ＿ＥＮは、後述で詳細に説明するＤＣＬＫ１２ａ及びＵＣＬＫ１２ｂの出力タイミングを決定する信号である。
【００４２】
図６は、クロック比較部のハードウェア構成を示す図である。
【００４３】
以下、クロック比較部１２の構成を説明する。ＦＦ３０は、後述で詳細に説明するＣＬＫ＿ＯＲＧ１０ａに遅延を入力した１３ＭＨｚのクロック１４ａの立ち上がりに基いて、ＦＦ３０自身の出力信号３０ａをＮＯＴ回路３１で反転した信号３１ａを取り込むことでトグルを持続する。
【００４４】
ＦＦ３２は、分周部１１ｂで生成された１ＭＨｚのクロック１１ｂの立ち上がりで、信号３０ａを取り込み、出力信号３２ａを生成する。
【００４５】
ＥＸＯＲ回路３３には、ＦＦ３０の出力信号３０ａ及びＦＦ３２の出力信号３２ａが入力され、信号３３ａが出力される。
【００４６】
負論理のＡＮＤ回路３４には、ＤＬＹ＿ＥＮ１１ａ及びＥＸＯＲ回路３３の出力信号３３ａが入力され、信号３４ａが出力される。
【００４７】
負論理のＡＮＤ回路４０には、負論理のＡＮＤ回路３４の出力信号である３４ａ及び装置全体を初期化する信号であるＲＥＳＥＴ信号４２が入力され、ＵＣＬＫ１２ａが出力される。
【００４８】
また、ＦＦ３５は、分周部１１ｂで生成された１ＭＨｚのクロック１１ｂの立ち上がりで、ＦＦ３５自身の出力信号３５ａをＮＯＴ回路３１で反転した信号３６ａを取り込むことでトグルを持続する。
【００４９】
ＦＦ３７は、後述で詳細に説明するＣＬＫ＿ＯＲＧ１０ａに遅延を入力した１３ＭＨｚのクロック１４ａの立ち上がりに基いて、信号３５ａを取り込み、出力信号３７ａを生成する。
【００５０】
ＥＸＯＲ回路３８には、ＦＦ３５の出力信号３５ａ及びＦＦ３７の出力信号３７ａが入力され、信号３８ａが出力される。
【００５１】
負論理のＡＮＤ回路３９には、ＤＬＹ＿ＥＮ１１ａ及びＥＸＯＲ回路３８の出力信号３８ａが入力され、信号３９ａが出力される。
【００５２】
負論理のＡＮＤ回路４１には、負論理のＡＮＤ回路３９の出力信号である３９ａ及び装置全体を初期化する際に使用されるＲＥＳＥＴ信号４２が入力され、ＤＣＬＫ１２ｂが出力される。
【００５３】
図７は、１３ＭＨｚクロックの信号の波形と１ＭＨｚクロックの信号の波形とを比較した図である。
【００５４】
図８は、ＦＦを用いて比較される信号を生成することを示す図である。
【００５５】
図９は、ＥＸＯＲ回路によって信号を比較することを示す図である。
【００５６】
図１０は、負論理のＡＮＤ回路によって信号を生成することを示す図である。
【００５７】
図１１は、ＲＥＳＥＴ信号がＬｏｗ状態の場合におけるＵＣＬＫを生成することを示す図である。
【００５８】
図１２は、ＲＥＳＥＴ信号がＨｉｇｈ状態の場合におけるＵＣＬＫを生成することを示す図である。
【００５９】
以下、１３ＭＨｚクロックの信号１４ａと比較して１ＭＨｚクロックの信号１１ｂが遅れている場合におけるＵＣＬＫの生成を、図７乃至図１２を用いて説明する。
【００６０】
図７に示すように、信号１４ａは１３ＭＨｚクロックの信号の波形である。信号１１ｃは１ＭＨｚクロックの信号の波形であり、この信号１１ｃは信号１４ａと比較して遅れていない状態にある。従って信号１１ｃを右側にスライドさせた信号１１ｂは、信号１４ａと比較して遅れている状態にある。
【００６１】
図８に示すように、ＦＦ３２は１ＭＨｚクロックの信号１１ｂの立ち上がり動作に基いて、ＦＦ３０の出力信号３０ａの状態（Ｈｉｇｈ）を取り込む。この取り込まれた状態を用いて、ＦＦ３２の出力信号である信号３２ａが生成される。
【００６２】
図９に示すように、ＦＦ３０の出力信号である信号３０ａとＦＦ３２の出力信号である信号３２ａとをＥＸＯＲ回路３３によって比較することで、ＥＸＯＲ回路３３の出力信号である信号３３ａが生成される。
【００６３】
図１０に示すように、分周部１１で生成されたＤＬＹ＿ＥＮ１１ａ及びＥＸＯＲ回路３３の出力信号である信号３３ａとが負論理のＡＮＤ回路３４に入力されることで、負論理のＡＮＤ回路３４の出力信号である信号３４ａが生成される。
【００６４】
図１１に示すように、負論理のＡＮＤ回路３４の出力信号である信号３４ａとＬｏｗ状態のＲＥＳＥＴ信号４２とが負論理のＡＮＤ回路４０に入力されることで、負論理のＡＮＤ回路４０の出力信号１２ａが生成される。この信号１２ａは、期間ａにおいてＬｏｗ状態のＵＣＬＫ１２ａである。
【００６５】
さらに、図１２に示すように、負論理のＡＮＤ回路３４の出力信号である信号３４ａとＨｉｇｈ状態のＲＥＳＥＴ信号４２とが負論理のＡＮＤ回路４０に入力されることで、負論理のＡＮＤ回路４０の出力信号１２ａが生成される。この信号１２ａは、Ｈｉｇｈ状態の信号である。
【００６６】
図１３は、ＦＦを用いて比較される信号を生成することを示す図である。
【００６７】
図１４は、ＥＸＯＲ回路によって信号を比較することを示す図である。
【００６８】
図１５は、負論理のＡＮＤ回路によって信号を生成することを示す図である。
【００６９】
図１６は、ＲＥＳＥＴ信号がＬｏｗ状態の場合におけるＤＣＬＫを生成することを示す図である。
【００７０】
図１７は、ＲＥＳＥＴ信号がＨｉｇｈ状態の場合におけるＤＣＬＫを生成することを示す図である。
【００７１】
以下、１３ＭＨｚクロックの信号１４ａと比較して１ＭＨｚクロックの信号１１ｂが遅れている場合におけるＤＣＬＫの生成を、図１３乃至図１７を用いて説明する。
【００７２】
図１３に示すように、ＦＦ３７は１３ＭＨｚクロックの信号１４ａの立ち上がり動作に基いて、ＦＦ３５の出力信号３５ａの状態（Ｈｉｇｈ）を取り込む。この取り込まれた状態を用いて、ＦＦ３７の出力信号である信号３７ａが生成される。
【００７３】
図１４に示すように、ＦＦ３５の出力信号である信号３５ａとＦＦ３７の出力信号である信号３７ａとをＥＸＯＲ回路３８によって比較することで、ＥＸＯＲ回路３８の出力信号である信号３８ａが生成される。
【００７４】
図１５に示すように、分周部１１で生成されたＤＬＹ＿ＥＮ１１ａ及びＥＸＯＲ回路３８の出力信号である信号３８ａとが負論理のＡＮＤ回路３９に入力されることで、負論理のＡＮＤ回路３９の出力信号である信号３９ａが生成される。
【００７５】
図１６に示すように、負論理のＡＮＤ回路３９の出力信号である信号３９ａとＬｏｗ状態のＲＥＳＥＴ信号４２とが負論理のＡＮＤ回路４１に入力されることで、負論理のＡＮＤ回路４１の出力信号１２ｂが生成される。この信号１２ｂは、Ｈｉｇｈ状態の信号である。
【００７６】
さらに、図１７に示すように、負論理のＡＮＤ回路３９の出力信号である信号３９ａ及びＨｉｇｈ状態のＲＥＳＥＴ信号４２とが負論理のＡＮＤ回路４１に入力されることで、負論理のＡＮＤ回路４１の出力信号１２ｂが生成される。この信号１２ｂは、Ｈｉｇｈ状態の信号である。
【００７７】
図７乃至図１７を用いて説明したように、１３ＭＨｚクロックの信号１４ａと比較して１ＭＨｚクロックの信号１１ｂが遅れている場合、ＲＥＳＥＴ信号４２がＬｏｗ状態で負論理のＡＮＤ回路４０に入力される時に、負論理のＡＮＤ回路４０の出力信号１２ａは負のパルス（図１１における期間ａのＬｏｗ状態）を発生することで、ＵＣＬＫ１２ａを生成する。また、ＲＥＳＥＴ信号４２がＬｏｗ状態又はＨｉｇｈ状態の何れかで負論理のＡＮＤ回路４１に入力されようとも、負論理のＡＮＤ回路４１の出力信号１２ｂは、Ｈｉｇｈ状態の信号であるので、ＤＣＬＫ１２ｂは生成されない。
【００７８】
図１８は、１３ＭＨｚクロックの信号の波形と１ＭＨｚクロックの信号の波形とを比較した図である。
【００７９】
図１９は、ＦＦを用いて比較される信号を生成することを示す図である。
【００８０】
図２０は、ＥＸＯＲ回路によって信号を比較することを示す図である。
【００８１】
図２１は、負論理のＡＮＤ回路によって信号を生成することを示す図である。
【００８２】
図２２は、ＲＥＳＥＴ信号がＬｏｗ状態の場合におけるＵＣＬＫを生成することを示す図である。
【００８３】
図２３は、ＲＥＳＥＴ信号がＨｉｇｈ状態の場合におけるＵＣＬＫを生成することを示図である。
【００８４】
以下、１ＭＨｚクロックの信号１１ｂと比較して１３ＭＨｚクロックの信号１４ａが遅れている場合におけるＵＣＬＫの生成を、図１８乃至図２３を用いて説明する。
【００８５】
図１８に示すように、信号１４ａは１３ＭＨｚクロックの信号の波形である。信号１１ｃは１ＭＨｚクロックの信号の波形であり、この信号１１ｃは信号１４ａと比較して遅れていない状態にある。従って信号１１ｃを左側にスライドさせた信号１１ｂと比較して、信号１４ａは遅れている状態にある。
【００８６】
図１９に示すように、ＦＦ３２は１ＭＨｚクロックの信号１１ｂの立ち上がり動作に基いて、ＦＦ３０の出力信号３０ａの状態（Ｌｏｗ）を取り込む。この取り込まれた状態を用いて、ＦＦ３２の出力信号である信号３２ａが生成される。
【００８７】
図２０に示すように、ＦＦ３０の出力信号である信号３０ａとＦＦ３２の出力信号である信号３２ａとをＥＸＯＲ回路３３によって比較することで、ＥＸＯＲ回路３３の出力信号である信号３３ａが生成される。
【００８８】
図２１に示すように、分周部１１で生成されたＤＬＹ＿ＥＮ１１ａ及びＥＸＯＲ回路３３の出力信号である信号３３ａとが負論理のＡＮＤ回路３４に入力されることで、負論理のＡＮＤ回路３４の出力信号である信号３４ａが生成される。
【００８９】
図２２に示すように、負論理のＡＮＤ回路３４の出力信号である信号３４ａとＬｏｗ状態のＲＥＳＥＴ信号４２とが負論理のＡＮＤ回路４０に入力されることで、負論理のＡＮＤ回路４０の出力信号１２ａが生成される。この信号１２ａは、Ｈｉｇｈ状態の信号である。
【００９０】
さらに、図２３に示すように、負論理のＡＮＤ回路３４の出力信号である信号３４ａとＨｉｇｈ状態のＲＥＳＥＴ信号４２とが負論理のＡＮＤ回路４０に入力されることで、負論理のＡＮＤ回路４０の出力信号１２ａが生成される。この信号１２ａは、Ｈｉｇｈ状態の信号である。
【００９１】
図２４は、ＦＦを用いて比較される信号を生成することを示す図である。
【００９２】
図２５は、ＥＸＯＲ回路によって信号を比較することを示す図である。
【００９３】
図２６は、負論理のＡＮＤ回路によって信号を生成することを示す図である。
【００９４】
図２７は、ＲＥＳＥＴ信号がＬｏｗ状態の場合におけるＤＣＬＫを生成することを示す図である。
【００９５】
図２８は、ＲＥＳＥＴ信号がＨｉｇｈ状態の場合におけるＤＣＬＫを生成することを示図である。
【００９６】
以下、１ＭＨｚクロックの信号１１ｂと比較して１３ＭＨｚクロックの信号１４ａが遅れている場合におけるＤＣＬＫの生成を、図２４乃至図２８を用いて説明する。
【００９７】
図２４に示すように、ＦＦ３７は１３ＭＨｚクロックの信号１４ａの立ち上がり動作に基いて、ＦＦ３５の出力信号３５ａの状態（Ｌｏｗ）を取り込む。この取り込まれた状態を用いて、ＦＦ３７の出力信号である信号３７ａが生成される。
【００９８】
図２５に示すように、ＦＦ３５の出力信号である信号３５ａとＦＦ３７の出力信号である信号３７ａとをＥＸＯＲ回路３８によって比較することで、ＥＸＯＲ回路３８の出力信号である信号３８ａが生成される。
【００９９】
図２６に示すように、分周部１１で生成されたＤＬＹ＿ＥＮ１１ａ及びＥＸＯＲ回路３８の出力信号である信号３８ａとが負論理のＡＮＤ回路３９に入力されることで、負論理のＡＮＤ回路３９の出力信号である信号３９ａが生成される。
【０１００】
図２７に示すように、負論理のＡＮＤ回路３９の出力信号である信号３９ａとＬｏｗ状態のＲＥＳＥＴ信号４２とが負論理のＡＮＤ回路４１に入力されることで、負論理のＡＮＤ回路４１の出力信号１２ｂが生成される。この信号１２ｂは、期間ｂにおいてＬｏｗ状態のＤＣＬＫ１２ｂである。
【０１０１】
さらに、図２８に示すように、負論理のＡＮＤ回路３９の出力信号である信号３９ａとＨｉｇｈ状態のＲＥＳＥＴ信号４２とが負論理のＡＮＤ回路４１に入力されることで、負論理のＡＮＤ回路４１の出力信号１２ｂが生成される。この信号１２ｂは、Ｈｉｇｈ状態の信号である。
【０１０２】
図１８乃至図２８を用いて説明したように、１ＭＨｚクロックの信号１１ｂと比較して１３ＭＨｚクロックの信号１４ａが遅れている場合、ＲＥＳＥＴ信号４２がＬｏｗ状態又はＨｉｇｈ状態の何れの状態かで負論理のＡＮＤ回路４０に入力されようとも、負論理のＡＮＤ回路４０の出力信号１２ａは、Ｈｉｇｈ状態の信号であるので、ＵＣＬＫ１２ａは生成されない。ＲＥＳＥＴ信号４２がＬｏｗ状態で負論理のＡＮＤ回路４１に入力される時に、負論理のＡＮＤ回路４１の出力信号１２ｂは、負のパルスを発生（図２７における期間ｂのＬｏｗ状態）することで、ＤＣＬＫ１２ｂを生成する。
【０１０３】
以上の説明より、負論理のＡＮＤ回路４０及び負論理のＡＮＤ回路４１にＲＥＳＥＴ信号４２がＬｏｗ状態で入力される場合、ＵＣＬＫ１２ａ又はＤＣＬＫ１２ｂが生成される。そして、アップダウンカウンタ１３にＵＣＬＫ１２ａ又はＤＣＬＫ１２ｂが入力され、クロックスキュー調整が行われる。
【０１０４】
一方、負論理のＡＮＤ回路４０及び負論理のＡＮＤ回路４１にＲＥＳＥＴ信号４２がＨｉｇｈ状態で入力される場合、信号１２ａ及び信号１２ｂはパルスを発生しない。つまり、ＵＣＬＫ１２ａ又はＤＣＬＫ１２ｂは生成されない。そして、アップダウンカウンタ１３にＵＣＬＫ１２ａ又はＤＣＬＫ１２ｂが入力されることは無く、クロックスキュー調整が行われない。
【０１０５】
従って、クロックスキュー調整が完了し、その後、クロックスキュー調整を行う必要がない場合、アップダウンカウンタ１３にＵＣＬＫ１２ａ又はＤＣＬＫ１２ｂが入力されることで、原クロックに入力される遅延時間量を決定する必要はない。そこで、クロックスキュー調整を行う必要がない場合、負論理のＡＮＤ回路４０及び負論理のＡＮＤ回路４１に、Ｈｉｇｈ状態のＲＥＳＥＴ信号４２を入力するとよい。
【０１０６】
図２９は、クロックスキューの調整手順を説明するフローチャートである。
【０１０７】
クロック比較部１２に入力されるＲＥＳＥＴ信号４２がＬｏｗ状態である場合（Ｓ１  Ｙｅｓ）、１３ＭＨｚのクロックと当該１３ＭＨｚのクロックを分周した１ＭＨｚのクロックとのクロックスキュー調整が行われる（Ｓ２）。このクロックスキュー調整が行われる場合とは、例えば、本発明に係る電子機器が初期化状態にある場合等である。
【０１０８】
一方、クロック比較部１２に入力されるＲＥＳＥＴ信号４２がＨｉｇｈ状態である場合（Ｓ１  Ｎｏ）、１３ＭＨｚのクロックと１ＭＨｚのクロックとのクロックスキュー調整は行われない（Ｓ３）。このクロックスキュー調整が行われない場合とは、例えば、本発明に係る電子機器が初期化状態においてクロックスキュー調整を終了させ、初期化状態から移行した動作状態にある場合等である。次に、ＲＥＳＥＴ信号４２がＬｏｗ状態である場合に行われるクロックスキューの調整手順を説明する。
【０１０９】
図３０は、クロックスキューの調整手順を説明するフローチャートである。
【０１１０】
クロック比較部１２には、所定の遅延が挿入された１３ＭＨｚの信号１４ａ及び１ＭＨｚの信号１１ｂとが入力される（Ｓ４）。クロック比較部１２は、信号１４ａと信号１１ｂとを比較する（Ｓ５）。
【０１１１】
クロック比較部１２が信号１４ａと信号１１ｂとを比較した結果、信号１１ｂが信号１４ａより遅れている場合、クロック比較部１２は比較結果として、ＵＣＬＫ１２ａを出力する（Ｓ６）。このＵＣＬＫ１２ａはアップダウンカウンタ１３に入力され、カウンタの値がアップカウントされる（Ｓ７）。アップダウンカウンタ１３は、カウンタの値に基きセレクト信号１３ａを出力する（Ｓ８）。このセレクト信号１３ａがマルチプレクサ１４に入力されることで、ＣＬＫ＿ＯＲＧに挿入される遅延を発生させる素子の数を増加させる（Ｓ９）。
【０１１２】
また、クロック比較部１２が、信号１４ａと信号１１ｂとを比較した結果、信号１４ａが信号１１ｂより遅れている場合、クロック比較部１２は比較結果として、ＤＣＬＫ１２ｂを出力する（Ｓ１０）。このＤＣＬＫ１２ｂはアップダウンカウンタ１３に入力され、カウンタの値がダウンカウントされる（Ｓ１１）。アップダウンカウンタ１３は、カウンタの値に基きセレクト信号１３ａを出力する（Ｓ１２）。このセレクト信号１３ａがマルチプレクサ１４に入力されることで、ＣＬＫ＿ＯＲＧ１０ａに挿入される遅延を発生させる素子の数を減少させる（Ｓ１３）。
【０１１３】
マルチプレクサ１４が遅延素子の数を増加又は減少させ、その結果に基いてＣＬＫ＿ＯＲＧ１０ａに遅延が挿入され（Ｓ１４）、信号１４ａが生成される（Ｓ１５）。生成された信号１４ａは、再度クロック比較部１２へ入力される、つまりフィードバックされる。
【０１１４】
クロック比較部１２で、使用される１３ＭＨｚのクロック信号１４ａ及び１ＭＨｚのクロック信号１１ｂを比較し、その結果に基いて１３ＭＨｚの原クロック信号１０ａに挿入される遅延を調整することで、使用される１３ＭＨｚのクロック信号１４ａと１ＭＨｚのクロック信号１１ｂとのスキューを調整することが可能となる。
【０１１５】
図３１は、本発明に係る電子機器が動作状態にある場合における、１ＭＨｚのクロックの生成を制御する手順を説明するフローチャートである。
【０１１６】
本発明に係る電子機器は、クロックスキュー調整を終え、初期化状態から移行した動作状態にある。この状態において、無線通信機能を停止する、すなわちビットストリーム処理部３に１ＭＨｚのクロックを供給するのを停止する場合（Ｓ１６  Ｙｅｓ）、図３を用いて説明した分周部１１の負論理のＡＮＤ回路２６にＨｉｇｈ状態であるＣＬＫ＿ＥＮ２３ｂを入力する（Ｓ１７）。一方、ビットストリーム処理部３に１ＭＨｚのクロックを供給するのを停止しない場合（Ｓ１６Ｎｏ）、図３を用いて説明した分周部１１の負論理のＡＮＤ回路２６にＬｏｗ状態であるＣＬＫ＿ＥＮ２３ｂを入力する（Ｓ１７）。
【０１１７】
ビットストリーム処理部３に１ＭＨｚのクロックを供給するのを停止した後、再び、１ＭＨｚのクロックを供給するのを開始する場合（Ｓ１８  Ｙｅｓ）、分周部１１の負論理のＡＮＤ回路２６にＬｏｗ状態であるＣＬＫ＿ＥＮ２３ｂを入力する（Ｓ１９）。このとき、本発明に係る電子機器は、クロックスキュー調整を終え、動作状態にあるので、ＲＥＳＥＴ信号４２がＨｉｇｈ状態でクロック比較部１２に入力されており、クロックスキュー調整が終了した状態で保存されている。従って、再度、クロックスキュー調整を行うことなく、分周部１１の負論理のＡＮＤ回路２６に、Ｌｏｗ状態であるＣＬＫ＿ＥＮ２３ｂを入力することで、１ＭＨｚのクロックをビットストリーム処理部３へ供給することが可能となる。一方、ビットストリーム処理部３に１ＭＨｚのクロックを供給するのを停止した後、再び、ビットストリーム処理部３に対し、１ＭＨｚのクロックの供給を開始しない場合（Ｓ１８  Ｎｏ）、分周部１１の負論理のＡＮＤ回路２６にＨｉｇｈ状態であるＣＬＫ＿ＥＮ２３ｂを入力する（Ｓ１７）。
【０１１８】
以上説明した内容により、本発明に係る電子機器の初期状態において、クロックスキューの調整を行い、クロックスキューの調整後、スキューの比較を停止させることで、カウンタの値を保存し、本発明に係る電子機器の動作状態において、分周されたクロック周波数の供給を停止させることが可能となる。さらに、クロックスキュー調整後のカウンタの値を保存しておくことで、クロックスキューの調整を再度行う必要が無く、当該分周されたクロック周波数の供給を再開することが可能となる。
【０１１９】
【発明の効果】
以上詳述した発明によれば、所定のタイミングで所定のクロックの供給を停止させることが可能である。
【図面の簡単な説明】
【図１】可搬型電子機器のハードウェアブロック図。
【図２】クロック供給部のハードウェア構成を示す図。
【図３】分周部のハードウェア構成を示す図。
【図４】１ＭＨｚのクロックを生成する過程を示す図。
【図５】１ＭＨｚのクロックである信号ＤＬＹ＿ＥＮを生成する過程を示す図。
【図６】クロック比較部のハードウェア構成を示す図。
【図７】１３ＭＨｚクロックの信号の波形と１ＭＨｚクロックの信号の波形とを比較した図。
【図８】ＦＦを用いて比較される信号を生成することを示す図。
【図９】ＥＸＯＲ回路によって信号を比較することを示す図。
【図１０】負論理のＡＮＤ回路によって信号を生成することを示す図。
【図１１】ＲＥＳＥＴ信号がＬｏｗ状態の場合におけるＵＣＬＫを生成することを示す図。
【図１２】ＲＥＳＥＴ信号がＨｉｇｈ状態の場合におけるＵＣＬＫを生成することを示す図。
【図１３】ＦＦを用いて比較される信号を生成することを示す図。
【図１４】ＥＸＯＲ回路によって信号を比較することを示す図。
【図１５】負論理のＡＮＤ回路によって信号を生成することを示す図。
【図１６】ＲＥＳＥＴ信号がＬｏｗ状態の場合におけるＤＣＬＫを生成することを示す図。
【図１７】ＲＥＳＥＴ信号がＨｉｇｈ状態の場合におけるＤＣＬＫを生成することを示図。
【図１８】１３ＭＨｚクロックの信号の波形と１ＭＨｚクロックの信号の波形とを比較した図。
【図１９】ＦＦを用いて比較される信号を生成することを示す図。
【図２０】ＥＸＯＲ回路によって信号を比較することを示す図。
【図２１】負論理のＡＮＤ回路によって信号を生成することを示す図。
【図２２】ＲＥＳＥＴ信号がＬｏｗ状態の場合におけるＵＣＬＫを生成することを示す図。
【図２３】ＲＥＳＥＴ信号がＨｉｇｈ状態の場合におけるＵＣＬＫを生成することを示す図。
【図２４】ＦＦを用いて比較される信号を生成することを示す図。
【図２５】ＥＸＯＲ回路によって信号を比較することを示す図。
【図２６】負論理のＡＮＤ回路によって信号を生成することを示す図。
【図２７】ＲＥＳＥＴ信号がＬｏｗ状態の場合におけるＤＣＬＫを生成することを示す図。
【図２８】ＲＥＳＥＴ信号がＨｉｇｈ状態の場合におけるＤＣＬＫを生成することを示す図。
【図２９】クロックスキューの調整手順を説明するフローチャート。
【図３０】クロックスキューを調整する手順を説明するフローチャート。
【図３１】本発明に係る電子機器が動作状態にある場合に、１ＭＨｚのクロックの生成を制御する手順を説明するフローチャート。
【符号の説明】
１…ＣＰＵ、２…メモリ、３…ビットストリーム生成部、４…ＤＭＡＣ、
５…クロック供給部、６…無線モジュール、１０…原発振部、１１…分周部、
１２…クロック比較部、１３…アップダウンカウンタ、１４…マルチプレクサ、
１５…遅延素子、２０…同期クリアカウンタ、
２１，３１，３６…ＮＯＴ回路、２２…ＮＡＮＤ回路、
２３，２５，２６，３４，３９，４０，４１，…負論理のＡＮＤ回路、
２４，３０，３２，３５，３７…フリップフロップ（ＦＦ）、
３３，３８…ＥＸＯＲ回路、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005025411.tif 000009
【図８】
2005025411.tif 000010
【図９】
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【図１０】
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【図１１】
2005025411.tif 000013
【図１２】
2005025411.tif 000014
【図１３】
2005025411.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
2005025411.tif 000019
【図１８】
2005025411.tif 000020
【図１９】
2005025411.tif 000021
【図２０】
2005025411.tif 000022
【図２１】
2005025411.tif 000023
【図２２】
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【図２３】
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【図２４】
2005025411.tif 000026
【図２５】
2005025411.tif 000027
【図２６】
2005025411.tif 000028
【図２７】
2005025411.tif 000029
【図２８】
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【図２９】
2005025411.tif 000031
【図３０】
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【図３１】
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