(57)【要約】      （修正有）【課題】製造プロセスを複雑化することなく、異なる構造を有する複数のＴＦＴを同一基板上に形成する。【解決手段】第１及び第２半導体層４Ａ、４Ｂと、第１及び第２半導体層４Ａ、４Ｂを覆うゲート絶縁層と、ゲート絶縁層の上に形成された第１及び第２ゲート電極２０Ａ、２０Ｂとを備え、第１半導体層４Ａは、チャネル領域とソース領域及びドレイン領域との間に、ソース領域及びドレイン領域よりも低い不純物濃度を有する第１低濃度不純物領域１３８、１３９を更に備え、第１ゲート電極２０Ａは、第１下層電極と、第１上層電極とを含んでおり、第１上層電極のチャネル方向の長さは第１下層電極のチャネル方向の長さよりも小さく、第１下層電極は第１低濃度不純物領域１３８、１３９の一部と重なっており、第２ゲート電極２０Ｂは、第２下層電極と、第２上層電極とを含んでおり、第２下層電極の上面及び第２上層電極の下面は整合している。【選択図】図３
2005243938.tif 000002
【特許請求の範囲】
【請求項１】
基板の表面に形成され、それぞれチャネル領域、ソース領域およびドレイン領域を有する第１および第２半導体層と、
前記第１および第２半導体層を覆うゲート絶縁層と、
前記ゲート絶縁層の上に形成され、それぞれ前記第１および第２半導体層のチャネル領域を覆う第１および第２ゲート電極と
を備えた装置であって、
前記第１半導体層は、前記チャネル領域と前記ソース領域との間および前記チャネル領域と前記ドレイン領域との間に、前記ソース領域及び前記ドレイン領域の不純物濃度よりも低い不純物濃度を有する第１低濃度不純物領域をさらに備え、
前記第１ゲート電極は、第１下層電極と、前記第１下層電極の上に形成された第１上層電極とを含んでおり、前記第１上層電極のチャネル方向のサイズは前記第１下層電極のチャネル方向のサイズよりも小さく、前記第１下層電極は前記第１低濃度不純物領域の少なくとも一部と重なっており、
前記第２ゲート電極は、第２下層電極と、前記第２下層電極の上に形成された第２上層電極とを含んでおり、前記第２下層電極の上面および第２上層電極の下面は整合している、装置。
【請求項２】
前記第２半導体層は、前記チャネル領域と前記ソース領域との間および前記チャネル領域と前記ドレイン領域との間に、前記ソース領域及び前記ドレイン領域の不純物濃度よりも低い不純物濃度を有する第２低濃度不純物領域をさらに備え、前記第２ゲート電極は前記第２濃度不純物領域と重なっていない、請求項１に記載の装置。
【請求項３】
前記第１半導体層および前記第２半導体層はそれぞれ複数あり、前記第１半導体層および前記第２半導体層のうち少なくとも１つはｐチャネル型トランジスタを構成し、他の前記第１半導体層および前記第２半導体層のうち少なくとも１つはｎチャネル型トランジスタを構成する、請求項１または２に記載の装置。
【請求項４】
複数のトランジスタを含む装置の製造方法であって、
（ａ）第１および第２半導体層と、前記第１および第２半導体層を覆うゲート絶縁層と、前記ゲート絶縁層の上に設けられ、それぞれが対応する第１半導体層の少なくとも一部を覆う第１ゲート電極と、前記ゲート絶縁層の上に設けられ、それぞれが対応する第２半導体層のすくなくとも一部を覆う第２ゲート電極とを備えた基板を用意する工程であって、各ゲート電極は、下層電極と、前記下層電極の上に形成され、前記下層電極のチャネル方向のサイズよりも小さいチャネル方向のサイズを有する上層電極とを含んでいる、工程と、
（ｂ）前記第１ゲート電極をマスクとして前記第１半導体層に不純物元素をドープすることにより、前記第１半導体層のうち前記第１ゲート電極の前記上層電極と重なる領域にチャネル領域、前記第１ゲート電極の前記下層電極と重なるが前記上層電極と重ならない領域に低濃度不純物領域、前記第１ゲート電極と重ならない領域にソースおよびドレイン領域をそれぞれ形成する工程と、
（ｃ）前記第２ゲート電極の前記上層電極をマスクとして、前記第２ゲート電極の前記下層電極をエッチングする工程と
を包含する、方法。
【請求項５】
前記工程（ａ）は、
前記ゲート絶縁層の上に下層導電膜を形成する工程（ａ１）と、
前記下層導電膜の上に上層導電膜を形成する工程（ａ２）と、
前記上層導電膜の上にマスクを設け、第１のエッチング条件で、前記上層導電膜および前記下層導電膜をエッチングする工程（ａ３）と、
第２のエッチング条件で、前記マスク、前記上層導電膜および前記下層導電膜をエッチングして、これにより、前記マスクの面積が前記下層導電膜の面積よりも小さくなるとともに、上面および下面が前記マスクの下面および前記下層導電膜の上面とそれぞれ整合するように前記上層導電膜がエッチングされる、工程（ａ４）と、
第３のエッチング条件で、前記上層導電膜をエッチングする工程（ａ５）と
を包含する、請求項４に記載の方法。
【請求項６】
前記工程（ｂ）は、
前記第１半導体層の少なくとも１つに、前記第１ゲート電極の前記上層電極をマスクとして第１導電型の不純物をドープする工程（ｂ１）と、
前記少なくとも１つの第１半導体層に、前記第１ゲート電極の前記下層電極をマスクとして第１導電型の不純物をドープする工程（ｂ２）と
をさらに含み、前記工程（ｂ２）における前記第１導電型の不純物のドーズ量は前記工程（ｂ１）における前記第１導電型の不純物のドーズ量よりも高い、請求項４または５に記載の方法。
【請求項７】
前記工程（ｃ）の前に、
前記第２ゲート電極をマスクとして前記第２半導体層に第１導電型の不純物元素をドープすることにより、前記第２半導体層のうち前記第２ゲート電極の前記上層電極と重なる領域にチャネル領域、前記第２ゲート電極の前記下層電極と重なるが前記上層電極と重ならない領域に低濃度不純物領域、前記第２ゲート電極と重ならない領域にソースおよびドレイン領域をそれぞれ形成する工程（ｂ’）
をさらに含み、前記工程（ｂ’）は前記工程（ｂ）と同時に行われる、請求項４から６のいずれかに記載の方法。
【請求項８】
前記工程（ｃ）の後に、前記第２半導体層の少なくとも１つに、前記第２ゲート電極をマスクとして第２導電型の不純物元素をドープし、前記少なくとも１つの第２半導体層のうち前記第２ゲート電極と重ならない領域の導電型を反転させる工程（ｄ）をさらに含む、請求項７に記載の方法。
【請求項９】
前記工程（ｂ）の後に、
前記第１半導体層の少なくとも１つに、前記第１ゲート電極の前記上層電極をマスクとして第２導電型の不純物をドープする工程（ｅ１）と、
前記少なくとも１つの第１半導体層に、前記第１ゲート電極の前記下層電極をマスクとして第２導電型の不純物をドープする工程（ｅ２）と
をさらに含み、前記工程（ｅ２）における前記第２導電型の不純物のドーズ量は前記工程（ｅ１）における前記第２導電型の不純物のドーズ量よりも高い、請求項４から８のいずれかに記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
アクティブマトリクス駆動の表示装置では、多数の薄膜トランジスタ（ＴＦＴ）がマトリクス状に配列されたアクティブマトリクス基板が使用される。このようなＴＦＴは、薄膜堆積やフォトリソグラフィなどの半導体集積回路製造技術と同様の製造技術により、ガラスなどの絶縁基板上に集積される。より具体的には、ＣＶＤ法などにより、シリコン薄膜を基板上に堆積した後、このシリコン薄膜をアイランド状にパターニングし、個々のＴＦＴの活性領域として用いる。
【０００３】
このようにして形成されるＴＦＴは、使用するシリコン薄膜の結晶性に応じて、非晶質シリコンＴＦＴおよび多結晶シリコンＴＦＴに大別される。一般に、多結晶シリコン膜の電界効果移動度は非晶質シリコン膜の電界効果移動度よりも高いため、多結晶シリコンＴＦＴは、非晶質シリコンＴＦＴよりも高速に動作することが可能である。
【０００４】
このように高速動作可能な多結晶シリコンＴＦＴを用いると、同一基板上に、表示領域におけるスイッチング素子だけでなく、表示領域周辺の駆動回路をも構成することが可能になる。さらに、それらと同一基板上に、多結晶シリコンＴＦＴを用いて機能回路を構成することにより、従来より高精細な画像表示を実現することが可能である。
【０００５】
アクティブマトリクス型液晶表示装置を構成するためには、表示領域に形成されるスイッチング素子用のＴＦＴ（以下、「画素用ＴＦＴ」と呼ぶ）として、１００〜２００万個のＴＦＴが用いられる。これに加えて、表示領域周辺に形成される駆動回路や機能回路などの周辺回路に用いられるＴＦＴが必要である。これらのＴＦＴは、通常、その用途に応じて要求される特性がそれぞれ異なっている。
【０００６】
例えば、画素用ＴＦＴは、一般にｎチャネル型ＴＦＴである。画素用ＴＦＴには、通常、振幅が１５〜２０Ｖ程度のゲート電圧が印加されるため、画素用ＴＦＴはオン領域のみでなく、オフ領域においても良好な特性を有する必要がある。特に、オフ領域におけるリーク電流（オフリーク電流）が小さいことが重要である。一方、周辺回路はＣＭＯＳ回路を基本として構成されることから、周辺回路に用いられるＴＦＴは、主に良好なオン特性を有することが重要である。また、周辺回路のうち駆動回路に用いられる駆動回路用ＴＦＴには、特に高いオン電流特性（電流駆動力）や信頼性が要求される。さらに、周辺回路のなかには、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴの両方を用いて構成されるものもあることから、同一基板上にこれらの２つのタイプのＴＦＴを形成できると有利である。
【０００７】
従って、同一の構造を有する複数の多結晶シリコンＴＦＴを用いて、アクティブマトリクス型液晶表示装置、有機ＥＬ表示装置または他の機能回路を構成しようとすると、それらの多結晶シリコンＴＦＴは、種々の電源電圧に対応でき、電流駆動力に優れ、オフ電流の抑制が可能で、しかも信頼性に優れたトランジスタ特性を有していなければいけない。
【０００８】
しかし、要求されるトランジスタ特性を全て満足し、様々な用途に適用できる共通のＴＦＴを形成することは極めて困難である。以下に詳しく説明するように、従来から提案されている種々の構造を有する多結晶シリコンＴＦＴには、それぞれ長所と短所とがある。
【０００９】
従来のシングルドレイン構造を有する多結晶シリコンＴＦＴは、電流駆動力が比較的大きいといった利点がある一方で、オフリーク電流が大きいという問題点がある。また、結晶質ＴＦＴを長期間駆動させると、移動度やオン電流が低下したり、オフ電流が増加するといった劣化現象が生じる。この原因の一つは、いわゆる「ホットキャリア注入現象」にあると考えられている。「ホットキャリア注入現象」とは、ドレイン近傍の電界集中によって生じたホットキャリアの一部がゲート絶縁膜の中に注入されたり、シリコン膜中に欠陥準位が形成されることをいう。
【００１０】
ＭＯＳトランジスタの分野では、上記問題を解決するトランジスタ構造として、チャネル領域とソース領域／ドレイン領域との間の少なくとも一方に低濃度不純物領域（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ、以下「ＬＤＤ領域」と略すことがある）を形成した構造が知られている。このような構造は、「ＬＤＤ構造」と称されている。
【００１１】
このＬＤＤ構造を多結晶シリコンＴＦＴに適用すると、ＬＤＤ領域によってドレイン近傍の電界集中を緩和することができるので、上記シングルドレイン構造のＴＦＴと比べて、ホットキャリア注入現象による劣化（すなわち長期信頼性の低下）を抑制でき、かつオフリーク電流を低減できる。しかし、ＬＤＤ構造の多結晶シリコンＴＦＴでは、ＬＤＤ領域が抵抗となるので、上記シングルドレイン構造のＴＦＴと比べて、電流駆動力が低下するという問題がある。また、ホットキャリア劣化耐性は改善されているが、十分とは言えない。例えば、ＬＤＤ構造のＴＦＴを１０数ボルトの電源電圧で長期間使用すると、大きなオン電流劣化が生じるおそれがある。さらに、ＬＤＤ構造のＴＦＴの製造方法に関して、以下のような問題もある。
【００１２】
結晶質シリコン集積回路で一般的に行われているように、サイドウォール形成を利用してＬＤＤ構造のＴＦＴを製造することができる。しかし、この方法ではＬＤＤ領域のチャネル方向の長さ（ＬＤＤ長）を１μｍ以上とすることが困難であることから、例えば液晶ディスプレイを駆動させる駆動回路用ＴＦＴには適用できない。駆動回路用ＴＦＴは、電源電圧１０数ボルトに耐えうることが要求されるため、ＬＤＤ長が少なくとも１μｍ程度以上のＬＤＤ構造を有する必要があるからである。
【００１３】
また、フォトリソグラフィ技術を利用して、ＬＤＤ構造の結晶質ＴＦＴを製造する方法が知られている。まず、ゲート電極をマスクとして半導体層に不純物を添加することによりＬＤＤ領域（低濃度不純物領域）を形成する。次いで、フォトレジストをマスクとして半導体層に不純物を添加することにより高濃度不純物領域を形成する。この方法では、ＬＤＤ長を１μｍ以上とすることが可能であり、レーザー結晶化プロセスを利用した低温プロセスで形成されるＴＦＴにおいても、液晶ディスプレイ駆動に必要な電源電圧１０数ボルトに耐えうるＬＤＤ構造ＴＦＴが形成可能となる。しかし、自己整合的にＬＤＤ領域を形成できないため、フォトリソグラフィの位置合せ精度を考慮すると、ＬＤＤ長を２μｍ程度と大きくする必要がある。そのため、ＴＦＴの電流駆動力がさらに低下してしまうという問題がある。
【００１４】
この問題を解決し、ＬＤＤ長を最適化できるＬＤＤ構造のＴＦＴを製造するために、例えば特許文献１は、自己整合的にＬＤＤ領域を形成する方法を開示している。この方法では、まず、テーパー形状を有するゲート電極を形成した後、ゲート電極をマスクとして半導体層に不純物を添加することにより、高濃度不純物領域を形成する。続いて、ゲート電極のテーパー形状を有する部分をエッチングして、ゲート電極の幅を小さくする。そして、幅を小さくしたゲート電極をマスクとして半導体層に不純物を添加することにより、低濃度不純物領域を形成する。特許文献１の方法を用いると、自己整合的にＬＤＤ領域を形成できるので、フォトリソグラフィの位置合わせ精度を考慮する必要がない。
【００１５】
特許文献１に開示されている方法によると、ＬＤＤ長を最適化できるため、従来の方法によるＬＤＤ構造のＴＦＴよりも、電流駆動力の低下を改善することができる。しかし、例えば駆動回路用ＴＦＴに適用するためには、電流駆動力およびホットキャリア劣化耐性をさらに向上させる必要がある。
【００１６】
そこで、ＬＤＤ構造のＴＦＴにおける電流駆動力やホットキャリア劣化耐性をさらに向上させるためのＴＦＴ構造として、ゲート電極がＬＤＤ領域をオーバーラップする構造が提案されている。このような構造は、「ゲートオーバーラップＬＤＤ（Ｇａｔｅ−ｄｒａｉｎ Ｏｖｅｒｌａｐｐｅｄ ＬＤＤ）構造（またはＧＯＬＤ構造）」と称されている。
【００１７】
ゲートオーバーラップＬＤＤ構造のＴＦＴは、例えば特許文献２に記載されている。この文献では、まず、下層および上層からなる２層のゲート電極を形成する。次に、上層におけるチャネル方向の長さが下層のチャネル方向の長さよりも小さくなるように、上層のみを自己整合的にエッチングする。この後、上層をマスクとして半導体層に不純物を添加することにより、低濃度不純物領域を形成する。続いて、下層をマスクとして半導体層に不純物を添加することにより、高濃度不純物領域を形成する。このようにして、自己整合的にゲート電極とオーバーラップするＬＤＤ領域を形成できる。
【００１８】
ゲートオーバーラップＬＤＤ構造のＴＦＴでは、ゲート電極に電圧を印加すると、ゲート電極とオーバーラップしたＬＤＤ領域でキャリアとなる電子が蓄積する。よって、ＬＤＤ領域の不純物濃度を高めることなく、ＬＤＤ領域の抵抗を小さくすることができるので、ＴＦＴの電流駆動力の低下を抑えると同時に、ホットキャリア注入現象による劣化を抑制できる。
【００１９】
しかしながら、ゲートオーバーラップＬＤＤ構造のＴＦＴは、前述したＬＤＤ構造（ゲート電極とＬＤＤ領域とがオーバーラップしていない構造）のＴＦＴと比べると、オフリーク電流が大きくなるという欠点がある。これは、ＴＦＴのオフの時においても、ゲート電極とオーバーラップしたＬＤＤ領域に反転層が形成されるためであると考えられている。また、この構造では、ゲート電極とＬＤＤ領域とをオーバーラップさせるため、いわゆるゲート／ドレイン重なり容量が生じる。その結果、ゲート容量を大きくすることが必要となる。ゲート容量が大きくなると、このＴＦＴを含む回路における動作時の負荷容量が増大することから、回路動作に悪影響を及ぼす可能性もある。この悪影響は、特にＴＦＴのチャネル長が短い場合に顕著である。
【００２０】
以上のように従来の各ＴＦＴ構造はそれぞれ長所および短所を有しており、これらのうちのいずれかの構造を有するＴＦＴを用途の異なる種々の回路に適用しても、高性能で信頼性の高い回路や装置は得られない。
【００２１】
そこで、異なる構造を有するＴＦＴを組み合せることによって、それぞれのＴＦＴ構造の長所を生かして所望の回路特性を得るといった試みも行われている。しかし、同一基板の上に異なる構造を有するＴＦＴを形成しようとすると、製造プロセスは極めて複雑になるという問題がある。
【特許文献１】特開平７−２３５６８０号公報
【特許文献２】特開平８−２７４３３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
本発明の目的は、製造プロセスを複雑化することなく、異なる構造を有する複数のＴＦＴを同一基板上に形成することである。
【課題を解決するための手段】
【００２３】
本発明の装置は、基板の表面に形成され、それぞれチャネル領域、ソース領域およびドレイン領域を有する第１および第２半導体層と、前記第１および第２半導体層を覆うゲート絶縁層と、前記ゲート絶縁層の上に形成され、それぞれ前記第１および第２半導体層のチャネル領域を覆う第１および第２ゲート電極とを備えた装置であって、前記第１半導体層は、前記チャネル領域と前記ソース領域との間および前記チャネル領域と前記ドレイン領域との間に、前記ソース領域及び前記ドレイン領域の不純物濃度よりも低い不純物濃度を有する第１低濃度不純物領域をさらに備え、前記第１ゲート電極は、第１下層電極と、前記第１下層電極の上に形成された第１上層電極とを含んでおり、前記第１上層電極のチャネル方向のサイズは前記第１下層電極のチャネル方向のサイズよりも小さく、前記第１下層電極は前記第１低濃度不純物領域の少なくとも一部と重なっており、前記第２ゲート電極は、第２下層電極と、前記第２下層電極の上に形成された第２上層電極とを含んでおり、前記第２下層電極の上面および第２上層電極の下面は整合している。
【００２４】
ある好ましい実施形態において、前記第２半導体層は、前記チャネル領域と前記ソース領域との間および前記チャネル領域と前記ドレイン領域との間に、前記ソース領域及び前記ドレイン領域の不純物濃度よりも低い不純物濃度を有する第２低濃度不純物領域をさらに備え、前記第２ゲート電極は前記第２濃度不純物領域と重なっていない。
【００２５】
ある好ましい実施形態において、前記第１半導体層および前記第２半導体層はそれぞれ複数あり、前記第１半導体層および前記第２半導体層のうち少なくとも１つはｐチャネル型トランジスタを構成し、他の前記第１半導体層および前記第２半導体層のうち少なくとも１つはｎチャネル型トランジスタを構成する。
【００２６】
本発明の複数のトランジスタを含む装置の製造方法は、（ａ）第１および第２半導体層と、前記第１および第２半導体層を覆うゲート絶縁層と、前記ゲート絶縁層の上に設けられ、それぞれが対応する第１半導体層の少なくとも一部を覆う第１ゲート電極と、前記ゲート絶縁層の上に設けられ、それぞれが対応する第２半導体層のすくなくとも一部を覆う第２ゲート電極とを備えた基板を用意する工程であって、各ゲート電極は、下層電極と、前記下層電極の上に形成され、前記下層電極のチャネル方向のサイズよりも小さいチャネル方向のサイズを有する上層電極とを含んでいる、工程と、（ｂ）前記第１ゲート電極をマスクとして前記第１半導体層に不純物元素をドープすることにより、前記第１半導体層のうち前記第１ゲート電極の前記上層電極と重なる領域にチャネル領域、前記第１ゲート電極の前記下層電極と重なるが前記上層電極と重ならない領域に低濃度不純物領域、前記第１ゲート電極と重ならない領域にソースおよびドレイン領域をそれぞれ形成する工程と、（ｃ）前記第２ゲート電極の前記上層電極をマスクとして、前記第２ゲート電極の前記下層電極をエッチングする工程とを包含する。
【００２７】
ある好ましい実施形態において、前記工程（ａ）は、前記ゲート絶縁層の上に下層導電膜を形成する工程（ａ１）と、前記下層導電膜の上に上層導電膜を形成する工程（ａ２）と、前記上層導電膜の上にマスクを設け、第１のエッチング条件で、前記上層導電膜および前記下層導電膜をエッチングする工程（ａ３）と、第２のエッチング条件で、前記マスク、前記上層導電膜および前記下層導電膜をエッチングして、これにより、前記マスクの面積が前記下層導電膜の面積よりも小さくなるとともに、上面および下面が前記マスクの下面および前記下層導電膜の上面とそれぞれ整合するように前記上層導電膜がエッチングされる、工程（ａ４）と、第３のエッチング条件で、前記上層導電膜をエッチングする工程（ａ５）とを包含する。
【００２８】
ある好ましい実施形態において、前記工程（ｂ）は、前記第１半導体層の少なくとも１つに、前記第１ゲート電極の前記上層電極をマスクとして第１導電型の不純物をドープする工程（ｂ１）と、前記少なくとも１つの第１半導体層に、前記第１ゲート電極の前記下層電極をマスクとして第１導電型の不純物をドープする工程（ｂ２）とをさらに含み、前記工程（ｂ２）における前記第１導電型の不純物のドーズ量は前記工程（ｂ１）における前記第１導電型の不純物のドーズ量よりも高い。
【００２９】
ある好ましい実施形態において、前記工程（ｃ）の前に、前記第２ゲート電極をマスクとして前記第２半導体層に第１導電型の不純物元素をドープすることにより、前記第２半導体層のうち前記第２ゲート電極の前記上層電極と重なる領域にチャネル領域、前記第２ゲート電極の前記下層電極と重なるが前記上層電極と重ならない領域に低濃度不純物領域、前記第２ゲート電極と重ならない領域にソースおよびドレイン領域をそれぞれ形成する工程（ｂ’）をさらに含み、前記工程（ｂ’）は前記工程（ｂ）と同時に行われる。
【００３０】
ある好ましい実施形態において、前記工程（ｃ）の後に、前記第２半導体層の少なくとも１つに、前記第２ゲート電極をマスクとして第２導電型の不純物元素をドープし、前記少なくとも１つの第２半導体層のうち前記第２ゲート電極と重ならない領域の導電型を反転させる工程（ｄ）をさらに含む。
【００３１】
ある好ましい実施形態において、前記工程（ｂ）の後に、前記第１半導体層の少なくとも１つに、前記第１ゲート電極の前記上層電極をマスクとして第２導電型の不純物をドープする工程（ｅ１）と、前記少なくとも１つの第１半導体層に、前記第１ゲート電極の前記下層電極をマスクとして第２導電型の不純物をドープする工程（ｅ２）とをさらに含み、前記工程（ｅ２）における前記第２導電型の不純物のドーズ量は前記工程（ｅ１）における前記第２導電型の不純物のドーズ量よりも高い。
【発明の効果】
【００３２】
本発明によれば、異なる構造を有する複数のＴＦＴを同一基板上に備えた装置が提供される。本発明の装置では、回路の機能に応じて選択された最適な構造を有するＴＦＴが同一基板上に形成されているので、動作性能および信頼性を向上できる。
【００３３】
また、本発明の製造方法によれば、製造プロセスを複雑化することなく上記装置を製造できる。
【発明を実施するための最良の形態】
【００３４】
本発明では、異なる構造のゲート電極を有する複数のＴＦＴが同一基板上に形成される。そのようなＴＦＴの形成方法を、図１を参照しながら簡単に説明しておく。
【００３５】
まず、図１に示すように、基板１の上に形成された複数の半導体層４を覆うように、ゲート絶縁層５を形成する。ゲート絶縁層５の上には、２層以上の積層構造を有する複数のゲート電極２０を設ける。これらのゲート電極２０はそれぞれ、対応する半導体層４の一部とオーバーラップするように設けられている。また、本発明では、これらのゲート電極は、下層電極９と、下層電極９の上に設けられた上層電極８とを有している。下層電極９のチャネル方向の長さは、上層電極８のチャネル方向の長さよりも大きい。すなわち、これらのゲート電極２０は、ステップ形状の断面を有している。本発明では、このような積層構造のゲート電極２０を、互いに異なる構造のＴＦＴを形成する複数の領域に形成する。例えば、ＬＤＤ構造のＴＦＴを形成する領域にも、ゲートオーバーラップＬＤＤ構造のＴＦＴを形成する領域にも、上記積層構造のゲート電極を形成しておく。
【００３６】
次いで、図１（ｂ）に示すように、複数のゲート電極２０のうち一部のゲート電極２０をレジストマスク３０で覆う。残りのゲート電極２０については、上層電極８をマスクとして下層電極９をエッチングする。これにより、上層電極８の下面と下層電極９の上面とが自己整合されたゲート電極２０’が形成される。
【００３７】
上記方法により形成されるＴＦＴは、例えば、ゲート電極２０を有するゲートオーバーラップＬＤＤ構造のＴＦＴ、およびゲート電極２０’を有するシングルドレイン構造やＬＤＤ構造のＴＦＴ等である。なお、ＬＤＤ領域を備えたＴＦＴを形成する場合には、ゲート電極２０の上層電極８および下層電極９を利用して、自己整合的にＬＤＤ領域を形成すると、特に有利である。また、回路によっては、ｐチャネル型ＴＦＴおよびｎチャネル型ＴＦＴが必要とされるため、導電型の異なるＴＦＴを共存させる場合もある。
【００３８】
以下、図面を参照しながら、本発明による各実施形態を説明する。
【００３９】
（実施形態１）
図２(ａ)〜（ｅ）を参照しながら、本発明による装置の第１の実施形態を説明する。
【００４０】
本実施形態の装置は、ｎチャネル型ゲートオーバーラップＬＤＤ構造のＴＦＴ（薄膜トランジスタＡ１）、ｎチャネル型ＬＤＤ構造のＴＦＴ（薄膜トランジスタＢ１）、およびｐチャネル型シングルドレイン構造のＴＦＴ（薄膜トランジスタＣ１）を同一基板上に備えている。
【００４１】
本実施形態の装置は、例えばアクティブマトリクス基板に好適に適用できる。その場合、ゲートオーバーラップＬＤＤ構造の薄膜トランジスタＡ１は、例えばシフトレジスタやバッファなどの駆動回路のＴＦＴ（以下、駆動回路用ＴＦＴ）として用いることができる。また、ＬＤＤ構造の薄膜トランジスタＢ１は、サンプリング回路を構成するｎチャネル型ＴＦＴ（以下、サンプリングスイッチ）として、あるいは画素用ＴＦＴとして好適に用いられる。ｐチャネル型シングルドレイン構造を有する薄膜トランジスタＣ１は、薄膜トランジスタＡ１とともに、上記駆動回路等に用いることができる。
【００４２】
本実施形態の装置は、例えば以下の方法で製造される。
【００４３】
まず、薄膜トランジスタＡ１〜Ｃ１を形成する全ての領域に、図２（ａ）〜（ｅ）に示す方法で半導体層、ゲート絶縁膜およびゲート電極を形成する。
【００４４】
図２（ａ）に示すように、基板１の上に、下地絶縁膜２を形成する。基板１は絶縁性表面を有していればよく、基板１としてガラス基板、石英基板、シリコン基板など絶縁性基板や、表面に絶縁膜を形成した導電性基板（金属基板、ステンレス基板など）を用いても良い。代わりに、処理温度に耐えうる程度の耐熱性を有するプラスチック基板を用いてもよい。下地絶縁膜２は、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの単層膜であってもよいし、それらを２層以上積層させた積層膜であってもよい。なお、下地絶縁膜２は形成しなくてもよい。
【００４５】
次に、下地絶縁膜２の上に非晶質構造を有する非晶質半導体膜（厚さ：例えば１０〜１００ｎｍ）３を形成する。非晶質半導体膜３ａは、例えばシリコンを主成分とする半導体材料から形成され、代表的には、非晶質シリコン膜または非晶質シリコンゲルマニウム膜などである。非晶質半導体膜３ａは、例えばプラズマＣＶＤ法で形成される。
【００４６】
続いて、非晶質半導体膜３ａを結晶化させて、結晶質半導体膜３ｐを形成する。結晶化は、例えば特許文献１に記載された技術を用いて行うことができる。この技術では、まず、結晶化を助長する金属元素を非晶質シリコン膜（アモルファスシリコン膜）に選択的に添加する。その後、加熱処理を行うことにより、金属元素を添加した領域を起点として非晶質シリコン膜の結晶化を進める。
【００４７】
本実施形態では、まず、非晶質半導体膜３ａの表面に、結晶化を促進する触媒作用のある金属元素（例えばニッケル）を含む金属元素含有層を形成する。金属元素含有層は、例えば酢酸ニッケル塩溶液（濃度：１〜１００重量ｐｐｍ）を、非晶質半導体膜３ａの表面にスピナーで塗布することにより形成できる。代わりに、スパッタ法、蒸着法、またはプラズマ処理などにより、極めて薄い金属元素含有層を形成してもよい。また、本実施形態では、非晶質半導体膜３の表面全体に塗布により金属元素含有層を形成するが、マスクを用いて非晶質半導体膜３ａの表面のうち選択された領域のみにニッケル含有層を形成してもよい。
【００４８】
この後、金属元素含有層を有する非晶質半導体膜３ａに加熱処理を施して、非晶質半導体膜３ａを結晶化させる。結晶化は、非晶質半導体膜３ａのうち金属元素含有層と接する部分に形成されたシリサイドを核として進行する。こうして、結晶構造を有する結晶質半導体膜３ｐが形成される。なお、結晶質半導体膜３ｐに含まれる酸素濃度は、５×１０18／ｃｍ3以下であることが望ましい。
【００４９】
結晶化のための熱処理は、非晶質半導体膜３ａを強光で照射することによって行ってもよい。この場合は、赤外光、可視光、紫外光のいずれか、またはそれらを組み合わせて用いることが可能である。代表的なランプ光源は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、または高圧水銀ランプである。このようなランプ光源を１〜６０秒、好ましくは３０〜６０秒点灯させることを１回〜１０回繰り返すことにより、非晶質半導体膜３ａを瞬間的に６００〜１０００℃程度まで加熱すればよい。なお、必要であれば、非晶質半導体膜３ａを強光で照射する前に、非晶質半導体膜３ａに含有する水素を放出させるための熱処理を行ってもよい。また、水素を放出させるための熱処理と結晶化のための熱処理とを同時に行ってもよい。生産性を考慮すると、非晶質半導体膜３ａの結晶化は、強光の照射により行うことが望ましい。本実施形態では、脱水素化のための熱処理（４５０℃、１時間）を行った後、強光を用いて結晶化のための熱処理（５５０℃〜６５０℃、４〜２４時間）を行う。
【００５０】
上記方法によって得られる結晶質半導体膜３ｐには、金属元素（ニッケル）が残存している。金属元素は結晶質半導体膜３ｐに一様に分布していないものの、平均して１×１０19／ｃｍ3を越える濃度で残存している。金属元素が残存していても、結晶質半導体膜３ｐからＴＦＴをはじめ各種半導体素子を形成することが可能であるが、後述するゲッタリング方法により、残存する金属元素を除去することが好ましい。
【００５１】
上記結晶化のための熱処理を行うと、結晶質半導体膜３ｐの表面に酸化膜が形成されるので、その酸化膜を除去する。この後、結晶化率（膜の全体積における結晶成分の割合）を高め、かつ結晶粒内に残される欠陥を補修するために、大気または酸素雰囲気中、結晶質半導体膜３ｐをレーザー光（第１のレーザー光）で照射する。第１のレーザー光の照射により、結晶質半導体膜３ｐの表面に凹凸が形成されるとともに薄い酸化膜が形成される。なお、第１のレーザー光として、例えば波長４００ｎｍ以下のエキシマレーザー光、ＹＡＧレーザーの第２高調波、第３高調波などを用いることができる。この後、第１のレーザー光の照射により形成された酸化膜を除去する。
【００５２】
続いて、窒素雰囲気または真空中、結晶質半導体膜３ｐをレーザー光（第２のレーザー光）で照射する。第２のレーザー光を照射すると、第１のレーザー光の照射により形成された凹凸（リッジ）が低減され、結晶質半導体膜３ｐの表面が平坦化される。代わりに、他の平坦化処理を行うこともできる。例えば、結晶質半導体膜３ｐの表面に塗布膜（代表的にはレジスト膜）を形成した後、エッチングなどを行って平坦化するエッチバック法を用いてもよい。または、機械的化学的研磨法（ＣＭＰ法）を用いてもよい。なお、ニッケルなどの金属元素を添加することによって結晶化させた結晶質半導体膜３ｐは、一般的に、ニッケルを添加せずに結晶化させた結晶質半導体膜よりも平坦な表面を有する。
【００５３】
次に、結晶質半導体膜３ｐの上に、フォトリソグラフィ技術を用いてレジストパターンを形成した後、ドライエッチングを行う。これにより、島状の半導体層４が得られる。半導体層４の全面に、ｐ型を付与する不純物元素を添加してもよい。これにより、半導体層４を用いたＴＦＴのしきい値電圧を制御できる。
【００５４】
この後、図２（ｂ）に示すように、結晶質シリコン膜４を覆う保護膜として、第１の層間絶縁膜（厚さ：例えば１００〜２００ｎｍ）５を形成する。第１の層間絶縁膜５は、例えば窒化酸化シリコン膜または酸化シリコン膜等である。第１の層間絶縁膜５は、後述する結晶質シリコン膜４に対する不純物添加工程において、結晶質シリコン膜４が直接プラズマに曝されることを防止するとともに、結晶質シリコン膜４の不純物濃度の微妙な制御を可能にする。
【００５５】
第１の層間絶縁膜５の上に、第１の導電膜６（厚さ：例えば２０〜１００ｎｍ）と第２の導電膜７（厚さ：例えば１００〜５００ｎｍ）とを積層することにより、電極層を形成する。本実施形態では、スパッタ法を用いて、ＴａＮ膜からなる第１の導電膜６と、Ｗ膜からなる第２の導電膜７とを形成する。なお、第１および第２の導電膜６、７の材料は、上記材料に限定されず、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕからなる群から選ばれた金属、または前記金属を主成分とする合金や化合物であってもよい。また、第１および第２の導電膜６、７は、リン等の不純物元素をドープした多結晶シリコン膜などの半導体膜から形成されてもよい。なお、第１の層間絶縁膜５の上に形成される電極層は、第１および第２の導電膜６、７の２層構造に限らず、３層以上の積層構造を有していてもよい。
【００５６】
次に、第２の導電膜７の上にレジストによるマスク１０を形成し、ゲート電極を形成するための第１のエッチング処理を行う（図２（ｃ））。第１のエッチング処理により、第１および第２の導電膜６、７から、下層電極８および上層電極９がそれぞれ形成される。エッチング方法は特に限定しないが、好適にはＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ ｏｕｐｌｅｄ ｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いる。この場合、エッチング用ガスとしてＣＦ4とＣｌ2との混合ガスを用い、０．５〜２Ｐａ、好ましくは１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成する。基板側（試料ステージ）にも１００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。なお、ＣＦ4とＣｌ2との混合ガスを用いると、図２（ｃ）に示すように、第１および第２の導電膜（ＴａＮ膜、Ｗ膜）６、７の両方が同程度にエッチングされる。
【００５７】
上記エッチング条件では、レジストによるマスク１０の形状を最適化すると、基板側に印加するバイアス電圧の効果により、図２（ｄ）に示すように、上層電極９の端部は基板表面に対して１５〜４５°の角度をなすテーパー形状となる。図２（ｄ）では、下層電極８の端部は基板に略垂直な側面を有しているが、下層電極８の端部にもテーパー形状が形成される場合もある。なお、第１の層間絶縁膜５の上に残渣を残すことなく導電膜６、７をエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【００５８】
続いて、ステップ形状の断面を有するゲート電極を形成するために、第２のエッチング処理を行う。第２のエッチング処理は、例えばＩＣＰエッチング法によって行うことができる。その場合、エッチングガスとしてＣＦ4、Ｃｌ2およびＯ2の混合ガスを用いて、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ電力（１３．５６ＭＨｚ）を供給することにより、プラズマを生成する。基板側（試料ステージ）には５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入して、第１のエッチング処理における自己バイアス電圧よりも低い自己バイアス電圧を印加する。このようなエッチング条件により、上層電極（Ｗ膜）９を異方的にエッチングし、かつ、上層電極９のエッチング速度より小さいエッチング速度で下層電極（ＴａＮ膜）８を異方的にエッチングすると、図２（ｅ）に示すようなステップ形状の断面を有するゲート電極２０が形成される。本明細書中では、上層電極９と、上層電極のチャネル方向の長さよりも大きいチャネル方向の長さを有する下層電極８とを含む積層構造を有するゲート電極２０を、「第１構造ゲート電極」と称する。
【００５９】
なお、第１構造ゲート電極における上層電極９および下層電極８は、それぞれ積層構造を有していてもよい。また、図２（ｅ）に示す上層および下層電極８、９はいずれも基板表面に略垂直な側面を有しているが、これらの側面は基板表面に対して傾斜していてもよい。すなわち、これらの電極８、９は、テーパー形状を有していてもよい。上層および下層電極８、９のチャネル方向の長さはそれぞれ、形成しようとするＴＦＴの機能に応じて適宜設定でき、ＴＦＴ毎に異なっていてもよい。上層電極８のチャネル方向の長さは、例えば１μｍ以上５μｍ以下であり、下層電極９のチャネル方向の長さは、例えば１．５μｍ以上７μｍ以下である。
【００６０】
次に、上記方法により形成した半導体層４およびゲート電極２０を用いて、基板上に複数種類のＴＦＴを形成する。本実施形態では、上述したように、薄膜トランジスタＡ１〜Ｃ１の３種類のＴＦＴを、薄膜トランジスタＡ１〜Ｃ１のそれぞれの形成領域に形成する。図３（ａ）〜（ｄ）は、薄膜トランジスタＡ１〜Ｃ１のそれぞれの形成領域における、各ＴＦＴの形成工程を示す模式的な断面図である。
【００６１】
図３では、薄膜トランジスタＡ１の形成領域における半導体層４、ゲート電極２０および第１の層間絶縁膜５を、それぞれ半導体層４Ａ、ゲート電極２０Ａおよび第１の層間絶縁膜５Ａとして表している。同様に、薄膜トランジスタＢ１の形成領域では、半導体層４Ｂ、ゲート電極２０Ｂおよび第１の層間絶縁膜５Ｂと表し、薄膜トランジスタＣ１の形成領域では、半導体層４Ｃ、ゲート電極２０Ｃおよび第１の層間絶縁膜５Ｃと表している。図３では、ゲート電極２０Ａ〜２０Ｃはいずれも、テーパー形状を有する上層電極を有しているが、前述したように、本発明におけるゲート電極はこの構造に限定されない。
【００６２】
まず、図３（ａ）に示すように、全ての薄膜トランジスタ形成領域において、ゲート電極２０Ａ、２０Ｂ、２０Ｃをマスクとして半導体層４Ａ、４Ｂ、４Ｃにｎ型不純物元素をドープすることにより（第１のドーピング）、ｎ型を呈する不純物領域１１３〜１１８を形成する。ｎ型不純物元素としては、代表的には周期表の１５族に属する元素、典型的にはリンまたはヒ素を用いることができる。第１のドーピングは、例えば５０ｋeＶの加速エネルギーおよび５×１０13／ｃｍ2のドーズ量で行う。なお、加速エネルギーが大きいと、不純物元素はゲート電極２０Ａの下層電極を通過して、その下の半導体層４Ａにドープされるおそれがあるため、加速エネルギーは例えば６０ｋeＶ以下に設定される。また、この工程は、薄膜トランジスタＢ１の低濃度不純物領域となる領域を形成するために行われることから、ドーズ量は例えば１×１０13／ｃｍ2以上１×１０14／ｃｍ2以下である。
【００６３】
次に、図３（ｂ）に示すように、薄膜トランジスタＢ１および薄膜トンラジスタＣ１の形成領域において、ゲート電極２０Ｂ、２０Ｃおよび第１の層間絶縁膜５Ｂ、５Ｃの上に、半導体層４Ｂ、４Ｃのうちチャネル領域およびＬＤＤ領域となる領域を覆うように、レジストマスク１３０、１３１を形成する。
【００６４】
この後、図３（ｃ）に示すように、半導体層４Ａにｎ型不純物をドープする（第２および第３のドーピング）。第２のドーピングでは、半導体層４Ａのうち、ゲート電極２０Ａの下層電極と重なっているが上層電極と重なっていない領域に、薄膜トランジスタＡ１の低濃度不純物領域１３８、１３９となる領域を形成する。第２のドーピングは、例えば
７０ｋeＶの加速エネルギーおよび５×１０13／ｃｍ2のドーズ量で行う。なお、加速エネルギーが小さいと、不純物元素はゲート電極２０Ａの下層電極を通過せず、下層電極の下にドープされないため、加速エネルギーは例えば６０ｋeＶ以上に設定される。また、この工程は、薄膜トランジスタＡ１の低濃度不純物領域となる領域を形成するために行われることから、ドーズ量は例えば１×１０13／ｃｍ2以上１×１０14／ｃｍ2以下である。
【００６５】
次いで、第３のドーピングを行い、半導体層４Ａのうちゲート電極２０Ａ（下層電極）と重なっていない領域と、半導体層４Ｂ、４Ｃのうちレジストマスク１３０、１３１と重なっていない領域とに、高濃度不純物領域１３２〜１３７を形成するとともに、チャネル領域となる領域１１９、１１１、１１２に含まれる金属元素のゲッタリングを行う。第３のドーピングは、例えば４０ｋeＶの加速エネルギーおよび５×１０15／ｃｍ2のドーズ量で行う。なお、加速エネルギーは、不純物元素がゲート電極２０Ａの下層電極を通過しない程度に十分小さいことが好ましい。また、この工程は、薄膜トランジスタＡ１、Ｂ１の高濃度不純物領域となる領域を形成するために行われることから、ドーズ量は例えば１×１０15／ｃｍ2以上１×１０16／ｃｍ2以下である。
【００６６】
レジストマスク１３０、１３１を除去した後、図３（ｄ）に示すように、半導体層４Ａ、４Ｂをそれぞれ覆う新たなレジストマスク１４０、１４１を形成する。続いて、薄膜トランジスタＣ１のゲート電極２０Ｃにおける上層電極をマスクとして、下層電極５Ｃのエッチングを行う。これにより、チャネル方向に沿って略台形状の断面を有するゲート電極２０Ｃ’が得られる。このエッチングの目的は、ｐチャネル型ＴＦＴのシングルドレイン構造において従来から問題であったゲート／ドレインオーバーラップ容量をなくすことにより、高速駆動かつ低消費電力の薄膜トランジスタＣ１を提供することにある。本明細書中では、上層電極および下層電極を含む積層構造を有し、下層電極の上面が上層電極の下面に自己整合しているゲート電極２０Ｃ’を「第２構造ゲート電極」と称する。従って、第２構造ゲート電極では、下層電極の上面におけるチャネル方向のサイズは上層電極の下面におけるチャネル方向のサイズと略等しい。
【００６７】
この後、第２構造を有するゲート電極２０Ｃ’をマスクとして、半導体層４Ｃにｐ型を付与する不純物元素をドープすることにより、薄膜トランジスタＣ１の高濃度不純物領域１４５、１４６を形成する。ｐ型不純物元素としては、代表的には周期表の１３族に属する元素、典型的にはボロンまたはガリウムを用いることができる。この工程におけるドーピングは、例えば６０ｋeＶの加速エネルギーおよび５×１０15／ｃｍ2のドーズ量で行う。なお、この工程におけるドーズ量は、半導体層４Ｃのうち高濃度および低濃度でｎ型不純物元素をドープされた領域を、ｐ型の高濃度不純物領域に変えることができるように設定される。
【００６８】
レジストマスク１４０、１４１を除去した後、半導体層４Ａ〜４Ｃに添加された不純物元素の活性化を行う。この活性化によって、全ての不純物領域１３２〜１３５、１３８、１３９、１４５、１４６に含まれた不純物元素が拡散する。その結果、半導体層４Ａ〜４Ｃにおける各領域間でより滑らかなカーブを描く不純物濃度勾配が形成されるので、各領域間の境界における不純物濃度の急激な変化を抑制できる。
【００６９】
続いて、雰囲気ガスを変化させて、例えば３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、半導体層４Ａ〜４Ｃを水素化する（図示せず）。代わりに、プラズマにより励起された水素を用いたプラズマ水素化を行っても良い。
【００７０】
この後の工程（図示しない）を以下に説明する。
【００７１】
上述したような活性化および水素化が終了したら、第１の層間絶縁膜５Ａ〜５Ｃおよびゲート電極２０Ａ〜２０Ｃを覆うように、有機絶縁物材料からなる第２の層間絶縁膜（平均厚さ：例えば１．０〜２．０μｍ）を形成する。有機樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。
【００７２】
このように、有機樹脂材料などの有機絶縁材料を用いて第２の層間絶縁膜を形成することにより、薄膜トランジスタＡ１〜Ｃ１の表面を良好に平坦化できる。また、有機樹脂材料は一般に誘電率が小さいので、寄生容量を低減できる。だたし、有機樹脂材料は吸湿性を有するため保護膜としては適さない。そのため、保護膜として機能する第１の層間絶縁膜（酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜など）５Ａ〜５Ｃと、平坦化膜として機能する第２の層間絶縁膜（有機樹脂材料）とを組み合わせて用いることが好ましい。
【００７３】
次に、第１および第２の層間絶縁膜に、それぞれの半導体層４Ａ〜４Ｃに形成されたソース領域またはドレイン領域に達するコンタクトホールを形成する。コンタクトホールの形成は例えばドライエッチング法により行う。この場合、エッチングガスとしてＣＦ4、Ｏ2およびＨｅの混合ガスを用いて、有機樹脂材料からなる第２の層間絶縁膜をまずエッチングする。続いて、エッチングガスとしてＣＦ4およびＯ2の混合ガスを用いて第１の層間絶縁膜５Ａ〜５Ｃをエッチングする。
【００７４】
続いて、第２の層間絶縁膜の上に導電性の金属膜をスパッタ法や真空蒸着法で形成した後、レジストマスクパターンを形成して金属膜をエッチングする。これにより、ソース配線及びドレイン配線を形成する。
【００７５】
次に、第２の層間絶縁膜の上に透明導電膜を形成し、公知のパターニング処理およびエッチング処理により画素電極を形成する。画素電極のそれぞれを、薄膜トランジスタＢ１のドレイン配線と部分的に接触するように配置し、対応する薄膜トランジスタＢ１と電気的に接続させる。
【００７６】
透明導電膜の材料は、酸化インジウム（Ｉｎ2Ｏ3）や酸化インジウム酸化スズ合金（Ｉｎ2Ｏ3―ＳｎＯ2；ＩＴＯ）などを用いることができる。このような材料のエッチング処理は塩酸系の溶液を用いて行ってもよい。ＩＴＯからなる透明導電膜を形成する際には、スパッタガスとして水素やＨ2Ｏを添加し、基板温度を室温程度に保持することにより、ＩＴＯからなる非晶質な透明導電膜を形成できる。非晶質なＩＴＯ導電膜は、フッ酸など酸系の溶液によってエッチングされ得る。この場合、エッチング後に、基板温度：１６０〜３００℃で１時間以上熱処理を行うことにより、ＩＴＯを結晶化させて、画素電極の透過率を上げることができる。
【００７７】
本実施形態では、要求される回路仕様に応じて、各回路を構成するＴＦＴ構造を最適化している。そのため、それらの回路を備えた装置全体の動作性能および信頼性を向上させることができる。
【００７８】
具体的には、薄膜トランジスタＡ１は、ゲート電極２０Ａの下層電極とオーバーラップしているＬＤＤ領域１３８、１３９を有する（ゲートオーバーラップＬＤＤ構造）ｎチャネル型ＴＦＴである。従って、電流駆動力が大きいので高速動作を実現でき、かつホットキャリア劣化耐性が極めて高いので信頼性に優れている。また、シングルドレイン構造のＴＦＴと比べて、低オフ電流動作を実現できる。そのため、例えば駆動回路用ＴＦＴとして好適に用いられる。なお、薄膜トランジスタＡ１におけるＬＤＤ領域のチャネル方向のサイズは、ゲート電極２０Ａの上層および下層電極のチャネル方向の長さを変更することにより、回路仕様に応じて適宜選択できる。薄膜トランジスタＡ１を液晶表示装置の駆動回路用ＴＦＴとして用いる場合、ＬＤＤ領域のチャネル方向のサイズは、例えば１μｍ以上３μｍ以下である。
【００７９】
薄膜トランジスタＢ１は、ゲート電極２０ＢとオーバーラップしていないＬＤＤ領域１２６、１２７を有する（ＬＤＤ構造）ｎチャネル型ＴＦＴである。従って、オフリーク電流が大幅に低減されるのでオフ特性に優れているとともに、ホットキャリアによる劣化が抑制されるので信頼性が高い。そのため、例えば画素用ＴＦＴやサンプリングスイッチとして好適に用いられる。なお、薄膜トランジスタＢ１におけるＬＤＤ領域のチャネル方向のサイズは、図３（ｂ）に示すレジストマスク１３０の形状を変更することにより、回路仕様に応じて適宜選択できる。薄膜トランジスタＢ１を液晶表示装置の画素用ＴＦＴとして用いる場合、ＬＤＤ領域のチャネル方向のサイズは、例えば１μｍ以上３μｍ以下である。
【００８０】
また、薄膜トランジスタＣ１は、ゲート電極２０Ｃ’と自己整合的に形成されたチャネル領域１４４と、高純度不純物領域１４５、１４６とを有しており、ＬＤＤ領域を備えていない（シングルドレイン構造）ｐチャネル型ＴＦＴである。従って、ゲートオーバーラップＬＤＤ構造のＴＦＴと比べると、ゲート／ドレインオーバーラップ容量が実質的にないので、消費電力が小さい。また、電流駆動力が高いので高速駆動が可能である。そのため、ｐチャネル型ＴＦＴを必要とする種々の周辺回路に適用できる。
【００８１】
上記各ＬＤＤ領域および高純度不純物領域の不純物濃度は適宜選択できる。ただし、本実施形態では、薄膜トランジスタＢ１のＬＤＤ領域１２６、１２７の不純物濃度（例えば
１×１０18／ｃｍ3）は、薄膜トランジスタＡ１のＬＤＤ領域１３８、１３９の不純物濃度（例えば５×１０18／ｃｍ3）よりも低い。薄膜トランジスタＡ１、Ｂ１の高濃度不純物領域１３２〜１３５の不純物濃度は略等しく、例えば２×１０20／ｃｍ3である。
【００８２】
（実施形態２）
以下、図面を参照しながら、本発明による装置の第２の実施形態を説明する。本実施形態の装置は、実施形態１と同様に、ｎチャネル型ゲートオーバーラップＬＤＤ構造のＴＦＴ（薄膜トランジスタＡ２）、ｎチャネル型ＬＤＤ構造のＴＦＴ（薄膜トランジスタＢ２）、およびｐチャネル型シングルドレイン構造のＴＦＴ（薄膜トランジスタＣ２）を同一基板上に備えている。
【００８３】
本実施形態では、上記３種類の薄膜トランジスタＡ２、Ｂ２、Ｃ２を、薄膜トランジスタＡ２、Ｂ２およびＣ２の形成領域にそれぞれ形成する。
【００８４】
まず、図２（ａ）〜（ｅ）を参照して説明した方法と同様の方法で、薄膜トランジスタＡ２〜Ｃ２の形成領域に、第１構造を有するゲート電極２０Ａ〜２０Ｃを形成する。
【００８５】
次に、図４（ａ）に示すように、ゲート電極２０Ａ〜２０Ｃをマスクとして、ｎ型を付与する不純物元素をドープする（第４、第５のドーピング）。これによりゲート電極２０Ａ〜２０Ｃの下層電極と重なるが上層電極と重なっていない領域に低濃度不純物領域２１３〜２１８が形成されるとともに、ゲート電極２０Ａ〜２０Ｃと重なっていない領域に高濃度不純物領域２１９〜２２４が形成される。ｎ型不純物元素としては、代表的には周期表の１５族に属する元素、典型的にはリンまたはヒ素を用いることができる。
【００８６】
第４および第５のドーピングは、図３（ｃ）を参照しながら説明した第２および第３のドーピングと同様の条件で行うことができる。第４のドーピングは、ゲート電極２０Ａ〜２０Ｃの上層電極をマスクとして、例えば５０ｋeＶの加速エネルギーおよび５×１０13／ｃｍ2のドーズ量で行う。一方、第５のドーピングは、ゲート電極２０Ａ〜２０Ｃの下層電極をマスクとして、例えば７０ｋeＶの加速エネルギーおよび５×１０13／ｃｍ2のドーズ量で行う。第４および第５のドーピングのうちいずれのドーピングを先に行ってもよい。なお、第５のドーピング工程の他の目的は、半導体層４Ａ〜４Ｃのうちチャネル領域となる領域に含まれる金属元素のゲッタリングを行うことである。
【００８７】
次に、図４（ｂ）に示すように、ゲート電極２０Ａおよび第１の層間絶縁膜５ａの上に、半導体層４Ａを覆うレジストマスク２２５を形成する。この後、ゲート電極２０Ｂ、２０Ｃの下層電極をエッチングすることにより、薄膜トランジスタＢ２、Ｃ２の形成領域において、第２構造を有するゲート電極２０Ｂ’、２０Ｃ’を形成する。これにより、薄膜トランジスタＢ２の形成領域においては、低濃度不純物領域を自己整合的に形成できるとともに、薄膜トランジスタＣ２の形成領域においては、ゲート／ドレインオーバーラップ容量をなくすことができる。
【００８８】
レジストマスク２２５を除去した後、図４（ｃ）に示すように、半導体層４Ａ、４Ｂを覆う新たなレジストマスク２３０、２３１を形成する。この後、半導体層４Ｃのうちゲート電極２０Ｃ’と重なっていない領域にｐ型不純物元素を添加する。これにより、薄膜トランジスタＣ２の高濃度不純物領域２３２、２３３が得られる。ｐ型不純物元素としては、代表的には周期表の１３族に属する元素、典型的にはボロンまたはガリウムを用いることができる。この工程におけるドーピングは、例えば６０ｋeＶの加速エネルギーおよび５×１０15／ｃｍ2のドーズ量で行う。なお、ドーズ量は、半導体層４Ｃのうち高濃度および低濃度でｎ型不純物元素をドープされた領域を、ｐ型の高濃度不純物領域に変えることができるように設定される。
【００８９】
次に、実施形態１で説明した方法と同様の方法で、半導体層に添加された不純物元素の活性化、半導体層の水素化、第２層間絶縁膜の形成、コンタクトホールの形成、ソース・ドレイン配線および画素電極の形成を行う。
【００９０】
本実施形態では、要求される回路仕様に応じて各回路を構成するＴＦＴ構造を最適化しているので、それらの回路を備えた装置の動作性能および信頼性を向上できる。
【００９１】
具体的には、薄膜トランジスタＡ２は、ゲート電極２０Ａの下層電極とオーバーラップしているＬＤＤ領域２１３、２１４を有する（ゲートオーバーラップＬＤＤ構造）ｎチャネル型ＴＦＴである。従って、電流駆動力が大きいので高速動作を実現でき、かつホットキャリア劣化耐性が極めて高いので信頼性に優れている。また、シングルドレイン構造のＴＦＴと比べて、低オフ電流動作を実現できる。そのため、例えば駆動回路用ＴＦＴとして好適に用いられる。なお、薄膜トランジスタＡ２におけるＬＤＤ領域のチャネル方向のサイズは、ゲート電極２０Ａの下層電極のチャネル方向の長さを変更することにより、回路仕様に応じて適宜選択できる。
【００９２】
薄膜トランジスタＢ２は、ゲート電極２０ＢとオーバーラップしていないＬＤＤ領域２１５、２１６を有する（ＬＤＤ構造）ｎチャネル型ＴＦＴである。従って、オフリーク電流が大幅に低減されるのでオフ特性に優れているとともに、ホットキャリアによる劣化が抑制されるので信頼性が高い。そのため、例えば画素用ＴＦＴやサンプリングスイッチとして好適に用いられる。なお、薄膜トランジスタＢ２におけるＬＤＤ領域のチャネル方向のサイズは、ゲート電極２０Ａの下層電極のチャネル方向の長さを変更することにより、回路仕様に応じて適宜選択できる。薄膜トランジスタＢ２を液晶表示装置の画素用ＴＦＴとして用いる場合、ＬＤＤ領域のチャネル方向のサイズは、例えば１μｍ以上３μｍ以下である。
【００９３】
また、薄膜トランジスタＣ１は、ゲート電極２０Ｃ’と自己整合的に形成されたチャネル領域２１２と、高純度不純物領域２３２、２３３とを有しており、ＬＤＤ領域を備えていない（シングルドレイン構造）ｐチャネル型ＴＦＴである。従って、ゲートオーバーラップＬＤＤ構造のＴＦＴと比べると、ゲート／ドレインオーバーラップ容量が実質的にないので、消費電力が小さい。また、電流駆動力が高いので高速駆動が可能である。そのため、ｐチャネル型ＴＦＴを必要とする種々の周辺回路に適用できる。
【００９４】
上記各ＬＤＤ領域および高純度不純物領域の不純物濃度は適宜選択できる。ただし、本実施形態では、薄膜トランジスタＡ２、Ｂ２のＬＤＤ領域２１３〜２１６の不純物濃度は略等しく、例えば５×１０18／ｃｍ3である。また、薄膜トランジスタＡ２、Ｂ２の高濃度不純物領域２１９〜２２２の不純物濃度は略等しく、例えば２×１０20／ｃｍ3である。
【００９５】
なお、本実施形態では、ＬＤＤ領域および高濃度不純物領域は、上層電極および下層電極をそれぞれマスクとする２回のドーピングによって形成しているが、例えば不純物元素の一部のみが下層電極を通過するような加速エネルギーを設定することにより、１回のドーピングで、ＬＤＤ領域および高濃度不純物領域を同時に形成してもよい。
【００９６】
（実施形態３）
以下、図面を参照しながら、本発明による装置の第３の実施形態を説明する。本実施形態の装置は、ｎチャネル型ゲートオーバーラップＬＤＤ構造のＴＦＴ（薄膜トランジスタＡ３）、ｎチャネル型ＬＤＤ構造のＴＦＴ（薄膜トランジスタＢ３、Ｃ３）、およびｐチャネル型シングルドレイン構造のＴＦＴ（薄膜トランジスタＤ３）を同一基板上に備えている。薄膜トランジスタＢ３は第２構造ゲート電極を有し、薄膜トランジスタＣ３は第１構造ゲート電極を有している。
【００９７】
本実施形態では、上記４種類の薄膜トランジスタＡ３〜Ｄ３を、薄膜トランジスタＡ３〜Ｄ３の形成領域にそれぞれ形成する。
【００９８】
まず、図２（ａ）〜（ｅ）を参照して説明した方法と同様の方法で、薄膜トランジスタＡ３〜Ｄ３の形成領域に、第１構造を有するゲート電極２０Ａ〜２０Ｄを形成する。
【００９９】
次に、図５（ａ）に示すように、各薄膜トランジスタ形成領域におけるゲート電極２０Ａ〜２０Ｄをマスクとして、半導体層４Ａ〜４Ｄにｎ型不純物元素をドープする（第６のドーピング）。これにより、ｎ型を呈する不純物領域３１７〜３２４が形成される。ｎ型不純物元素としては、代表的には周期表の１５族に属する元素、典型的にはリンまたはヒ素を用いることができる。第６のドーピングは、例えば５０ｋeＶの加速エネルギーおよび５×１０13／ｃｍ2のドーズ量で行う。なお、加速エネルギーは、不純物元素がゲート電極２０Ａ〜２０Ｄの下層電極を通過しない程度に十分小さいことが好ましい。この工程は、薄膜トランジスタＣ３の低濃度不純物領域となる領域を形成するために行われることから、ドーズ量は例えば１×１０13／ｃｍ2以上１×１０14／ｃｍ2以下である。
【０１００】
次に、半導体層４Ｃ、４Ｄのうち、チャネル領域および低濃度不純物領域となる領域を覆うように、ゲート電極２０Ｃ、２０Ｄおよび第１の層間絶縁膜５Ｃ、５Ｄの上にレジストマスク３３９、３４０を形成する（図５（ｂ））。この後、第７および第８のｎ型不純物のドーピングを行う。
【０１０１】
第７のドーピングでは、図５（ｂ）に示すように、ゲート電極２０Ａ、２０Ｂの上層電極およびレジストマスク３３９、３４０をマスクとして、半導体層４Ａ〜４Ｄに不純物をドープする。第７のドーピングは、例えば７０ｋeＶの加速エネルギーおよび５×１０13／ｃｍ2のドーズ量で行う。なお、加速エネルギーは、不純物元素がゲート電極２０Ａ、２０Ｂの下層電極を通過して下層電極の下にドープされるように、十分に大きいことが好ましい。また、この工程は、薄膜トランジスタＡ３、Ｂ３の低濃度不純物領域となる領域を形成するために行われることから、ドーズ量は例えば１×１０13／ｃｍ2以上１×１０14／ｃｍ2以下である。
【０１０２】
続いて、図５（ｃ）に示すように、ゲート電極２０Ａ、２０Ｂ（下層電極）およびレジストマスク３３９、３４０をマスクとして、半導体層４Ａ〜４Ｄにｎ型不純物元素をドープする（第８のドーピング）。第８のドーピングは、例えば４０ｋeＶの加速エネルギーおよび５×１０15／ｃｍ2のドーズ量で行う。なお、加速エネルギーは、不純物元素がゲート電極２０Ａ、２０Ｂの下層電極を通過しない程度に十分小さいことが好ましい。また、この工程は、薄膜トランジスタＡ３、Ｂ３の高濃度不純物領域となる領域を形成するために行われることから、ドーズ量は例えば１×１０15／ｃｍ2以上１×１０16／ｃｍ2以下である。なお、第８のドーピングの他の目的は、半導体層４Ａ〜４Ｄのうちチャネル領域となる領域３２５、３２６、３１５、３１６に含まれる金属元素のゲッタリングを行うことである。
【０１０３】
上記第７および第８のドーピングにより、ゲート電極２０Ａ、２０Ｂのうち下層電極と重なるが上層電極と重ならない領域にＬＤＤ領域３４９〜３５２が形成されるとともに、半導体層４Ａ〜４Ｄに高濃度不純物領域３４１〜３４８が形成される。
【０１０４】
レジストマスク３３９、３４０を除去した後、図５（ｄ）に示すように、半導体層４Ａ〜４Ｃをそれぞれ覆う新たなレジストマスク３５３〜３５５を形成する。続いて、ゲート電極２０Ｄの上層電極をマスクとして、半導体層４Ｄにｐ型不純物元素をドープする。これにより、半導体層４Ｄに高濃度不純物領域３５７、３５８が形成される。ｐ型不純物元素としては、代表的には周期表の１３族に属する元素、典型的にはボロンまたはガリウムを用いることができる。この工程におけるドーピングは、例えば６０ｋeＶの加速エネルギーおよび５×１０15／ｃｍ2のドーズ量で行う。
【０１０５】
レジストマスク３５３〜３５５を除去した後、半導体層４Ａ、４Ｃを覆うレジストマスク３５９、３６０を形成する。続いて、ゲート電極２０Ｂ、２０Ｄの上層電極をマスクとして、それらのゲート電極の下層電極をエッチングすることにより、第２構造を有するゲート電極２０Ｂ’、２０Ｄ’を形成する。これにより、薄膜トランジスタＢ３、Ｄ３において、ゲート／ドレインオーバーラップ容量を実質的になくすことができる。
【０１０６】
次に、実施形態１で説明した方法と同様の方法を用いて、半導体層４Ａ〜４Ｄに添加された不純物元素の活性化、半導体層の水素化、第２層間絶縁膜の形成、コンタクトホールの形成、ソース・ドレイン配線およびＩＴＯの形成を行う。
【０１０７】
本実施形態では、要求される回路仕様に応じて、各回路を形成するＴＦＴ構造を最適化しているので、それらの回路を備えた装置の動作性能および信頼性を向上できる。
【０１０８】
具体的には、薄膜トランジスタＡ３は、ゲート電極２０Ａの下層電極とオーバーラップしているＬＤＤ領域３４９、３５０を有する（ゲートオーバーラップＬＤＤ構造）ｎチャネル型ＴＦＴである。従って、電流駆動力が大きいので高速動作を実現でき、かつホットキャリア劣化耐性が極めて高いので信頼性に優れている。また、シングルドレイン構造のＴＦＴと比べて、低オフ電流動作を実現できる。そのため、例えば駆動回路用ＴＦＴとして好適に用いられる。なお、薄膜トランジスタＡ１におけるＬＤＤ領域のチャネル方向のサイズは、ゲート電極２０Ａの上層および下層電極のチャネル方向の長さを変更することにより、回路仕様に応じて適宜選択できる。
【０１０９】
薄膜トランジスタＢ３、Ｃ３は、ゲート電極２０ＢとオーバーラップしていないＬＤＤ領域３５１、３５２を有する（ＬＤＤ構造）ｎチャネル型ＴＦＴである。従って、オフリーク電流が低減されるのでオフ特性に優れているとともに、ホットキャリアによる劣化が抑制されるので信頼性が高い。また、いずれの薄膜トランジスタのＬＤＤ領域も自己整合的に形成されているので、電流駆動力の低下を抑制できる。
【０１１０】
上記に加えて、薄膜トランジスタＢ３は、薄膜トランジスタＣ３と比べると、短いチャネル領域を有し、かつ不純物濃度の大きいＬＤＤ領域を有しているので、薄膜トランジスタＢ３の抵抗は比較的低い。そのため、薄膜トランジスタＢ３は、薄膜トランジスタＣ３よりも高速な動作が可能である。薄膜トランジスタＢ３は、例えばサンプリングスイッチとして好適に用いられる。なお、薄膜トランジスタＢ３におけるＬＤＤ領域のチャネル方向のサイズは、ゲート電極２０Ａの下層電極のチャネル方向の長さを変更することにより、回路仕様に応じて適宜選択できる。
【０１１１】
一方、薄膜トランジスタＣ３は、薄膜トランジスタＢ３と比べると、長いチャネル領域を有し、かつ不純物濃度の小さいＬＤＤ領域を有しているので、薄膜トランジスタＢ３の抵抗は比較的高い。そのため、オフリーク電流をより効果的に低減できる。薄膜トランジスタＣ３は、例えば画素用ＴＦＴとして好適に用いられる。なお、薄膜トランジスタＣ３におけるＬＤＤ領域のチャネル方向のサイズは、図５（ｂ）に示すレジストマスク３３９の形状を変更することにより、回路仕様に応じて適宜選択できる。
【０１１２】
薄膜トランジスタＤ３は、ゲート電極２０Ｄ’と自己整合的に形成されたチャネル領域３５６と、高純度不純物領域３５７、３５８とを有しており、ＬＤＤ領域を備えていない（シングルドレイン構造）ｐチャネル型ＴＦＴである。従って、ゲートオーバーラップＬＤＤ構造のＴＦＴと比べると、ゲート／ドレインオーバーラップ容量が実質的にないので、消費電力が小さい。また、電流駆動力が高いので高速駆動が可能である。そのため、ｐチャネル型ＴＦＴを必要とする種々の周辺回路に適用できる。
【０１１３】
上記各ＬＤＤ領域および高純度不純物領域の不純物濃度は適宜選択できる。ただし、本実施形態では、薄膜トランジスタＣ３のＬＤＤ領域３３５、３３６の不純物濃度（例えば１×１０18／ｃｍ3）は、薄膜トランジスタＡ３、Ｂ３のＬＤＤ領域３４９〜３５２の不純物濃度（例えば５×１０18／ｃｍ3）よりも低い。薄膜トランジスタＡ３〜Ｃ３の高濃度不純物領域３４１〜３４６の不純物濃度は略等しく、例えば２×１０20／ｃｍ3である。
【０１１４】
（実施形態４）
以下、図面を参照しながら、本発明による装置の第４の実施形態を説明する。本実施形態の装置は、ｎチャネル型ゲートオーバーラップＬＤＤ構造のＴＦＴ（薄膜トランジスタＡ４）、ｎチャネル型ＬＤＤ構造のＴＦＴ（薄膜トランジスタＢ４）、ｐチャネル型ゲートオーバーラップＬＤＤ構造のＴＦＴ（薄膜トランジスタＣ４）、およびｐチャネル型ＬＤＤ構造のＴＦＴ（薄膜トランジスタＤ４）を同一基板上に備えている。
【０１１５】
本実施形態では、上記４種類の薄膜トランジスタＡ４〜Ｄ４を、薄膜トランジスタＡ４〜Ｄ４の形成領域にそれぞれ形成する。
【０１１６】
まず、図２（ａ）〜（ｅ）を参照して説明した方法と同様の方法で、薄膜トランジスタＡ４〜Ｄ４の形成領域に、第１構造を有するゲート電極２０Ａ〜２０Ｄを形成する。
【０１１７】
次に、図６（ａ）に示すように、半導体層４Ｃ、４Ｄを覆うレジストマスク４２５、４２６を形成する。この後、図４（ａ）を参照しながら説明した第４および第５のドーピングと同様の条件（加速エネルギー、ドーズ量）で、半導体層４Ａ、４Ｂにｎ型不純物元素をドープする。これにより、半導体層４Ａ、４Ｂのうち下層電極と重なるが上層電極と重ならない領域にｎ型を呈する低濃度不純物領域４１７〜４２０を形成するとともに、ゲート電極２０Ａ、２０Ｂと重ならない領域に高濃度不純物領域４２１〜４２４を形成する。ｎ型不純物元素としては、代表的には周期表の１５族に属する元素、典型的にはリンまたはヒ素を用いることができる。なお、この工程の他の目的は、半導体層４Ａ、４Ｂのうちチャネル領域となる領域４１３、４１４に含まれる金属元素のゲッタリングを行うことである。
【０１１８】
レジストマスク４２５、４２６を除去した後、図６（ｂ）に示すように、半導体層４Ａ、４Ｂを覆う新たなレジストマスク４２７、４２８を形成する。続いて、半導体層４Ｃ、４Ｄに、ｐ型不純物元素をドープする。これにより、半導体層４Ｃ、４Ｄのうち下層電極と重なるが上層電極と重ならない領域にｐ型を呈する低濃度不純物領域４３５〜４３８を形成するとともに、ゲート電極２０Ｃ、２０Ｄと重ならない領域に高濃度不純物領域４３１〜４３４を形成する。ｐ型不純物元素としては、代表的には周期表の１３族に属する元素、典型的にはボロンまたはガリウムを用いることができる。
【０１１９】
このドーピングも、図３（ｃ）を参照しながら説明した第２および第３のドーピングと同様に２段階で行うことができる。例えば、ゲート電極２０Ｃ、２０Ｄの上層電極をマスクとして、５０ｋeＶの加速エネルギーおよび５×１０13／ｃｍ2のドーズ量でドーピングを行い、続いて、ゲート電極２０Ｃ，２０Ｄの下層電極をマスクとして、７０ｋeＶの加速エネルギーおよび５×１０13／ｃｍ2のドーズ量でドーピングを行うことができる。
【０１２０】
レジストマスク４２７、４２８を除去した後、図６（ｃ）に示すように、半導体層４Ａ、４Ｃを覆うレジストマスク４３９、４４０を形成する。続いて、薄膜トランジスタＢ４、Ｄ４の形成領域において、ゲート電極２０Ｂ、２０Ｄの上層電極をマスクとして、下層電極をエッチングする。この結果、第２構造を有するゲート電極２０Ｂ’、２０Ｄ’を形成できる。これにより、薄膜トランジスタＢ４の低濃度不純物領域４１９、４２０を自己整合的に形成するとともに、薄膜トランジスタＢ４、Ｄ４においてゲート／ドレインオーバーラップ容量を実質的になくすことができる。この後、レジストマスク４２７，４２８を除去する。
【０１２１】
次に、実施形態１で説明した方法と同様の方法で、半導体層４Ａ〜４Ｄに添加された不純物元素の活性化、半導体層の水素化の工程、第２層間絶縁膜の形成、コンタクトホールの形成、ソース・ドレイン配線および画素電極の形成を行う。
【０１２２】
本実施形態では、要求される回路仕様に応じて、各回路を形成するＴＦＴ構造を最適化しているので、それらの回路を備えた装置の動作性能および信頼性を向上できる。
【０１２３】
具体的には、薄膜トランジスタＡ４は、ゲート電極２０Ａの下層電極とオーバーラップしているＬＤＤ領域４１７、４１８を有する（ゲートオーバーラップＬＤＤ構造）ｎチャネル型ＴＦＴである。従って、電流駆動力が大きいので高速動作を実現でき、かつホットキャリア劣化耐性が極めて高いので信頼性に優れている。また、シングルドレイン構造のＴＦＴと比べて、低オフ電流動作を実現できる。そのため、例えば駆動回路用ＴＦＴとして好適に用いられる。
【０１２４】
薄膜トランジスタＢ１は、ゲート電極２０ＢとオーバーラップしていないＬＤＤ領域４１９、４２０を有する（ＬＤＤ構造）ｎチャネル型ＴＦＴである。従って、オフリーク電流が大幅に低減されるのでオフ特性に優れているとともに、ホットキャリアによる劣化が抑制されるので信頼性が高い。そのため、例えば画素用ＴＦＴやサンプリングスイッチとして好適に用いられる。
【０１２５】
また、薄膜トランジスタＣ４は、ゲート電極２０Ａの下層電極とオーバーラップしているＬＤＤ領域４３５、４４６を有する（ゲートオーバーラップＬＤＤ構造）ｐチャネル型ＴＦＴである。従って、電流駆動力が大きいので高速動作を実現でき、かつホットキャリア劣化耐性が極めて高いので信頼性に優れている。一方、薄膜トランジスタＤ４は、ゲート電極２０ＢとオーバーラップしていないＬＤＤ領域４３７、４３８を有する（ＬＤＤ構造）ｐチャネル型ＴＦＴである。従って、オフリーク電流が大幅に低減されるのでオフ特性に優れているとともに、ホットキャリアによる劣化が抑制されるので信頼性が高い。また、ｐチャネル型ＴＦＴにおいて問題となるゲート／ドレインオーバーラップ容量を実質的になくすことができるので、消費電力を小さくでき、より高速で駆動できる。薄膜トランジスタＣ４およびＤ４は、上述したそれぞれの特性を活かして、種々の周辺回路に適用される。
【０１２６】
なお、薄膜トランジスタＡ４〜Ｄ４におけるＬＤＤ領域のチャネル方向のサイズは、対応するゲート電極２０Ａ〜２０Ｄの下層電極のチャネル方向の長さを変更することにより、回路仕様に応じて適宜選択できる。
【０１２７】
上記各ＬＤＤ領域および高純度不純物領域の不純物濃度は適宜選択できる。ただし、本実施形態では、薄膜トランジスタＡ４、Ｂ４のＬＤＤ領域４１７〜４２０のｎ型不純物元素の濃度は略等しく、例えば５×１０18／ｃｍ3である。また、薄膜トランジスタＡ４、Ｂ４の高濃度不純物領域４２１〜４２４におけるｎ型不純物元素の濃度は略等しく、例えば２×１０20／ｃｍ3である。一方、薄膜トランジスタＣ４、Ｄ４のＬＤＤ領域４３５〜４３８におけるｐ型不純物元素の濃度は略等しく、例えば２×１０20／ｃｍ3である。さらに、薄膜トランジスタＣ４、Ｄ４の高濃度不純物領域４２１〜４３４におけるｐ型不純物元素の濃度は略等しく、例えば５×１０20／ｃｍ3である。
【０１２８】
（実施形態５）
以下、図面を参照しながら、本発明による装置の第５の実施形態を説明する。本実施形態の装置は、ｎチャネル型ゲートオーバーラップＬＤＤ構造のＴＦＴ（薄膜トランジスタＡ５）、ｎチャネル型ＬＤＤ構造のＴＦＴ（薄膜トランジスタＢ５）、ｐチャネル型ゲートオーバーラップＬＤＤ構造のＴＦＴ（薄膜トランジスタＣ５）、およびｐチャネル型シングルドレイン構造のＴＦＴ（薄膜トランジスタＤ５）を同一基板上に備えている。
【０１２９】
本実施形態では、上記４種類の薄膜トランジスタＡ５〜Ｄ５を、薄膜トランジスタＡ５〜Ｄ５の形成領域にそれぞれ形成する。
【０１３０】
まず、図２（ａ）〜（ｅ）を参照して説明した方法と同様の方法で、薄膜トランジスタＡ５〜Ｄ５の形成領域に、第１構造を有するゲート電極２０Ａ〜２０Ｄを形成する。
【０１３１】
次に、図７（ａ）に示すように、ゲート電極２０Ａ〜２０Ｄをマスクとして、半導体層４Ａ〜４Ｄにｎ型不純物元素をドープする。このドーピングにおける条件（加速エネルギー、ドーズ量）は、図４（ａ）を参照しながら説明した第４および第５のドーピングにおける条件と同様であってもよい。これにより、半導体層４Ａ〜４Ｄのうち下層電極と重なるが上層電極と重ならない領域に、ｎ型を呈する低濃度不純物領域５１７〜５２４が形成されるとともに、ゲート電極２０Ａ〜２０Ｄと重ならない領域に高濃度不純物領域５２５〜５３２が形成される。ｎ型不純物元素としては、代表的には周期表の１５族に属する元素、典型的にはリンまたはヒ素を用いることができる。この工程の他の目的は、半導体層４Ａ〜４Ｄのうちチャネル領域となる領域５１３〜５１６に含まれる金属元素のゲッタリングを行うことである。
【０１３２】
続いて、図７（ｂ）に示すように、半導体層４Ａ、４Ｃを覆うようにレジストマスク５３３、５３４を形成する。この後、薄膜トランジスタＢ５、Ｄ５の形成領域において、ゲート電極２０Ｂ、２０Ｄの上層電極をマスクとして、下層電極をエッチングすると、第２構造を有するゲート電極２０Ｂ’、２０Ｄ’が得られる。これにより、薄膜トランジスタＢ５の形成領域において、低濃度不純物領域を自己整合的に形成できるとともに、薄膜トランジスタＢ５、Ｄ５の形成領域において、ゲート／ドレインオーバーラップ容量を実質的になくすことができる。
【０１３３】
レジストマスク５３３、５３４を除去した後、図７（ｃ）に示すように、半導体層４Ａ、４Ｂを覆う新たなレジストマスク５３９、５４０を形成する。続いて、ゲート電極２０Ｃ、２０Ｄ’をマスクとして、半導体層４Ｃ、４Ｄにｐ型不純物元素をドープする。このドーピングにおける加速エネルギーは、不純物元素がゲート電極２０Ｃの下層電極を通過しないように、十分小さく設定されることが好ましい。また、このドーピングより、半導体層４Ｃ、４Ｄのうちゲート電極２０Ｃ、２０Ｄ’と重ならない領域に、ｐ型を呈する高濃度不純物領域５４１〜５４４が形成される。それとともに、半導体層４Ｃのうち下層電極と重なるが上層電極と重ならない領域に、ｐ型を呈する低濃度不純物領域５４５、５４６が形成される。ｐ型不純物元素としては、代表的には周期表の１３族に属する元素、典型的にはボロンまたはガリウムを用いることができる。この後、レジストマスク５３９、５４０を除去する。
【０１３４】
次いで、実施形態１で説明した方法と同様の方法で、半導体層４Ａ〜４Ｄに添加された不純物元素の活性化、半導体層の水素化、第２層間絶縁膜の形成、コンタクトホールの形成、ソース・ドレイン配線および画素電極の形成を行う。
【０１３５】
本実施形態では、要求される回路仕様に応じて、各回路を構成するＴＦＴ構造を最適化しているので、それらの回路を備えた装置の動作性能および信頼性を向上できる。
【０１３６】
具体的には、薄膜トランジスタＡ５は、ゲート電極２０Ａの下層電極とオーバーラップしているＬＤＤ領域５１７、５１８を有する（ゲートオーバーラップＬＤＤ構造）ｎチャネル型ＴＦＴである。従って、電流駆動力が大きいので高速動作を実現でき、かつホットキャリア劣化耐性が極めて高いので信頼性に優れている。また、シングルドレイン構造のＴＦＴと比べて、低オフ電流動作を実現できる。そのため、例えば駆動回路用ＴＦＴとして好適に用いられる。
【０１３７】
薄膜トランジスタＢ５は、ゲート電極２０ＢとオーバーラップしていないＬＤＤ領域５１９、５２０を有する（ＬＤＤ構造）ｎチャネル型ＴＦＴである。従って、オフリーク電流が大幅に低減されるのでオフ特性に優れているとともに、ホットキャリアによる劣化が抑制されるので信頼性が高い。そのため、例えば画素用ＴＦＴやサンプリングスイッチとして好適に用いられる。
【０１３８】
また、薄膜トランジスタＣ５は、ゲート電極２０Ｃの下層電極とオーバーラップしているＬＤＤ領域５３５、５４６を有する（ゲートオーバーラップＬＤＤ構造）ｐチャネル型ＴＦＴである。従って、電流駆動力が大きいので高速動作を実現でき、かつホットキャリア劣化耐性が極めて高いので信頼性に優れている。一方、薄膜トランジスタＤ５は、ＬＤＤ領域を有していない（シングルドレイン構造）ｐチャネル型ＴＦＴである。従って、ゲートオーバーラップＬＤＤ構造のＴＦＴと比べると、ゲート／ドレインオーバーラップ容量が実質的にないので、消費電力が小さい。また、電流駆動力が高いので高速駆動が可能である。薄膜トランジスタＣ５およびＤ５は、上述のそれぞれの特性を活かして、ｐチャネル型ＴＦＴを必要とする種々の周辺回路に適用できる。
【０１３９】
なお、薄膜トランジスタＡ５〜Ｃ５におけるＬＤＤ領域のチャネル方向のサイズは、対応するゲート電極２０Ａ〜２０Ｃの下層電極のチャネル方向の長さを変更することにより、回路仕様に応じて適宜選択できる。
【０１４０】
上記各ＬＤＤ領域および高純度不純物領域の不純物濃度は適宜選択できる。ただし、本実施形態では、薄膜トランジスタＡ５、Ｂ５のＬＤＤ領域５１７〜５２０のｎ型不純物元素の濃度は略等しく、例えば５×１０18／ｃｍ3である。また、薄膜トランジスタＡ５、Ｂ５の高濃度不純物領域５２５〜５２８におけるｎ型不純物元素の濃度は略等しく、例えば２×１０20／ｃｍ3である。一方、薄膜トランジスタＣ５のＬＤＤ領域５４５、５４６におけるｐ型不純物元素の濃度は例えば２×１０20／ｃｍ3である。また、薄膜トランジスタＣ４、Ｄ４の高濃度不純物領域５４１〜５４４におけるｐ型不純物元素の濃度は略等しく、例えば５×１０20／ｃｍ3である。
【産業上の利用可能性】
【０１４１】
本発明によれば、同一の基板上に複数の機能回路が形成された装置（例えば表示装置、アクティブマトリクス基板などの電気光学装置）において、それぞれの機能回路に要求される仕様に応じて適切な機能を発揮できるＴＦＴを配置することができる。そのため、優れた動作性能や信頼性を有する装置を提供できる。例えば、電源電圧が高く、特に高い信頼性が要求される回路には、ゲートオーバーラップＬＤＤ構造を有するＴＦＴを適用できる。また、オフリーク電流の抑制が特に必要とされる回路、或いは負荷容量の低減が特に必要な回路には、ＬＤＤ構造またはシングルドレイン構造を有するＴＦＴを適用できる。
【０１４２】
本発明によれば、上記装置を製造するための簡便な方法が提供される。この方法では、異なる構造を有するＴＦＴを同時に形成できるので、工程数を少なく抑えることができる。また、ゲートオーバーラップＬＤＤ構造またはＬＤＤ構造のＴＦＴにおいて、ＬＤＤ領域を自己整合的に形成できる。そのため、ＬＤＤ領域のチャネル方向のサイズを小さくできるので、電流駆動力を大きくできる。また、ＬＤＤ領域のチャネル方向のサイズを高精度に制御できるので、ＴＦＴ間における電流のばらつきを低減できる。
【０１４３】
本発明は、アクティブマトリクス基板、各種表示装置、ＬＳＩなどに広く適用できる。本発明をアクティブマトリクス型表示装置に適用すると、表示領域、および表示領域周辺に設けられる駆動回路や各種機能回路（例えばイメージプロセッサやタイミングコントローラ等）を同一基板上に形成できるので、特に有利である。
【図面の簡単な説明】
【０１４４】
【図１】本発明における薄膜トランジスタの製造方法を説明するための断面工程図である。
【図２】（ａ）〜（ｅ）は、本発明における第１の実施形態の製造方法を説明するための断面工程図である。
【図３】（ａ）〜（ｄ）は本発明による第１の実施形態の製造方法を説明するための断面工程図である。
【図４】（ａ）〜（ｃ）は本発明による第２の実施形態の製造方法を説明するための断面工程図である。
【図５】（ａ）〜（ｅ）は本発明による第３の実施形態の製造方法を説明するための断面工程図である。
【図６】（ａ）〜（ｃ）は本発明による第４の実施形態の製造方法を説明するための断面工程図である。
【図７】（ａ）〜（ｃ）は本発明による第５の実施形態の製造方法を説明するための断面工程図である。
【符号の説明】
【０１４５】
１      基板
２      下地絶縁膜
３ａ    非晶質半導体膜
３ｐ    結晶質半導体膜
４、４Ａ、４Ｂ、４Ｃ、４Ｄ        半導体層
５、５Ａ、５Ｂ、５Ｃ、５Ｄ        第１の層間絶縁層
６、７  導電膜
８      下層電極
９      上層電極
１０    レジストマスク
２０、２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ      第１構造ゲート電極
２０Ｂ’、２０Ｃ’、２０Ｄ’                第２構造ゲート電極
１１０、１１１、１４４                    チャネル領域
１３８、１３９、１２６、１２７            ＬＤＤ領域
１３２、１３３、１３４、１３５、１４５、１４６    高純度不純物領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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