(57)【要約】【課題】  局部的な長さを有する窒化膜ＳＯＮＯＳ素子及びその形成方法を提供する。【解決手段】  局部的な長さを有する導電体である窒化膜からなるコントロールゲート２６０は、コントロールゲート２６０内の電子の横方向移動を緩和または防止する。このような構造物は低いしきい電圧を有する素子に誘導する薄膜のゲート酸化膜を含む。また、局部的な長さを有する窒化膜は窒化膜の誤整列が防止されるように自己整列され、これにより、デバイス間のしきい電圧の移動が減少する。【選択図】  図３Ｈ
2005094007.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成されて互いに離隔している第１接合領域及び第２接合領域と、
前記第１接合領域と前記第２接合領域との間の半導体基板上に形成される第１絶縁膜と、
前記第１絶縁膜の上部に形成される第２絶縁膜と、
前記第１絶縁膜の一方の側の前記半導体基板の上部に形成される本体、及び前記第２絶縁膜上に形成される側部延長部を有する導電体とを備え、
前記側部延長部は、前記本体の第１側壁から延び、前記本体及び前記側壁延長部分は第２絶縁膜から離隔していることを特徴とする半導体デバイス。
【請求項２】
前記本体は前記第１側壁と対向して曲げられた第２外側壁を有することを特徴とする請求項１に記載の半導体デバイス。
【請求項３】
前記本体は異方性エッチング工程により形成されることを特徴とする請求項２に記載の半導体デバイス。
【請求項４】
前記第２絶縁膜は前記導電体の側壁部分を覆い包むことを特徴とする請求項１に記載の半導体デバイス。
【請求項５】
前記第２絶縁膜は前記導電体の側壁部の下部領域、前記導電体の側壁部の側壁、及び前記導電体の側壁部の上部領域に沿って延びることを特徴とする請求項１に記載の半導体デバイス。
【請求項６】
前記第２絶縁膜は前記導電体の前記第１側壁に沿ってさらに延びることを特徴とする請求項５に記載の半導体デバイス。
【請求項７】
前記側部延長部は前記第１側壁の下部領域から延びることを特徴とする請求項１に記載の半導体デバイス。
【請求項８】
前記第１絶縁膜はシリコン酸化膜であることを特徴とする請求項１に記載の半導体デバイス。
【請求項９】
前記第２絶縁膜はチャージトラッピング層を含むことを特徴とする請求項１に記載の半導体デバイス。
【請求項１０】
前記第２絶縁膜はシリコン窒化膜を含むことを特徴とする請求項１に記載の半導体デバイス。
【請求項１１】
前記導電体はコントロールゲートを含むことを特徴とする請求項１に記載の半導体デバイス。
【請求項１２】
前記導電体はポリシリコン膜を含むことを特徴とする請求項１に記載の半導体デバイス。
【請求項１３】
前記第２絶縁膜はフローティングゲートを含むことを特徴とする請求項１に記載の半導体デバイス。
【請求項１４】
前記第１接合領域はソース及びドレイン領域のうちいずれか１つであり、前記第２接合領域はソース及びドレイン領域のうち他の１つであることを特徴とする請求項１に記載の半導体デバイス。
【請求項１５】
前記本体と、前記側部延長部と、前記第２絶縁膜との間に第３絶縁膜がさらに介在することを特徴とする請求項１に記載の半導体デバイス。
【請求項１６】
前記第３絶縁膜は前記第１絶縁膜と同じ物質を含むことを特徴とする請求項１５に記載の半導体デバイス。
【請求項１７】
前記第１絶縁膜は酸化膜を含み、前記第２絶縁膜は窒化膜を含み、前記第３絶縁膜は酸化膜を含み、
前記第１絶縁膜、前記第２絶縁膜及び第３絶縁膜は前記基板の上部表面と前記導電体の前記側部延長部の下部表面との間に位置したＯＮＯ構造物を形成することを特徴とする請求項１５に記載の半導体デバイス。
【請求項１８】
前記ＯＮＯ構造物は１００Å〜３００Åの厚さを有し、前記導電体の前記側壁延長部はＯＮＯ構造物の上部に位置することを特徴とする請求項１７に記載の半導体デバイス。
【請求項１９】
前記ＯＮＯ構造物の厚さは１４０Åであることを特徴とする請求項１８に記載の半導体デバイス。
【請求項２０】
前記導電体の前記側部延長部は１０００Å〜２０００Åの長さを有することを特徴とする請求項１に記載の半導体デバイス。
【請求項２１】
前記導電体の前記側部延長部は１５００Åの長さを有することを特徴とする請求項２０に記載の半導体デバイス。
【請求項２２】
半導体基板上に第１犠牲層を形成する段階と、
前記第１犠牲層の上部に第２犠牲層を形成する段階と、
前記第２犠牲層をパターニングして、前記第２犠牲層の領域内に前記第１犠牲層の所定部分が露出する開口を形成する段階と、
前記第２犠牲層に形成した前記開口の側壁に第１絶縁物質でスペーサを形成する段階と、
前記半導体基板の所定部分が露出するように前記第２犠牲層及び前記スペーサをマスクとして用いて前記第１犠牲層をエッチングする段階と、
前記スペーサの間に露出した領域を前記第１絶縁物質で充填し、前記半導体基板上に前記第１絶縁物質でなるＴ字型構造物を形成する段階と、
前記基板上に前記Ｔ字形構造物が残留するように前記第１犠牲層及び前記第２犠牲層を除去する段階と、
前記半導体基板上に第１酸化膜を形成する段階と、
前記第１酸化膜上に窒化膜を形成する段階と、
前記Ｔ字形構造物をマスクとして用いて前記窒化膜及び前記第１酸化膜をエッチングして、前記Ｔ字形構造物の上部オーバーラップ領域（頭部分）の下部に窒化膜パターン及び第１酸化膜パターンを残留させる段階と、
前記半導体基板及び前記窒化膜パターン上に第２酸化膜を形成する段階と、
前記第２酸化膜に隣接するようにコントロールゲートを形成する段階と、
前記コントロールゲート電極をマスクとして用いて前記半導体基板に第１接合領域を形成する段階と、
を含むことを特徴とする半導体素子の形成方法。
【請求項２３】
前記コントロールゲートの間の絶縁物質内にコンタクトホールを形成する段階と、
前記半導体基板の上部表面がコンタクトされるようにコンタクトホール内に金属スタッドを提供する段階と、
をさらに含むことを特徴とする請求項２２に記載の半導体素子の形成方法。
【請求項２４】
前記コンタクトホールを形成する段階と前記コンタクトホール内に金属スタッドを形成する段階との間に、前記半導体基板の上部表面に接合領域を形成する段階をさらに含むことを特徴とする請求項２３に記載の半導体素子の形成方法。
【請求項２５】
前記第１絶縁物質は酸化物質を含むことを特徴とする請求項２２に記載の半導体素子の形成方法。
【請求項２６】
前記第１絶縁物質は窒化物質を含むことを特徴とする請求項２２に記載の半導体素子の形成方法。
【請求項２７】
前記コントロールゲートはポリシリコン物質を含むことを特徴とする請求項２２に半導体素子の形成方法。
【請求項２８】
それぞれの前記コントロールゲートは前記第２酸化膜上に形成される本体、及び前記窒化膜パターン上部の前記第２酸化膜上部の側部延長部を備え、前記側部延長部は前記本体の第１側壁から延びて、前記本体及び前記側部延長部は前記第２酸化膜によって前記窒化膜から離隔していることを特徴とする請求項２２に記載の半導体素子の形成方法。
【請求項２９】
前記窒化膜は前記コントロールゲートの前記側部延長部の下部、側壁部、及び上部に沿って延びることを特徴とする請求項２８に記載の半導体素子の形成方法。
【請求項３０】
前記コントロールゲートを提供する段階は、
前記第２酸化膜を提供する段階以後に、前記半導体基板及び前記Ｔ字形構造物の上部に導電物質層を形成する段階と、
前記導電物質層を異方性エッチングして前記Ｔ字形構造物の側部にコントロールゲートを形成する段階と、を含むことを特徴とする請求項２２に記載の半導体素子の形成方法。
【請求項３１】
前記第１酸化膜は前記Ｔ字形構造物の上部及び側壁にさらに形成されることを特徴とする請求項２２に記載の半導体素子の形成方法。
【請求項３２】
前記第１犠牲層は絶縁物質を含むことを特徴とする請求項２２に記載の半導体素子の形成方法。
【請求項３３】
前記第１犠牲層の絶縁物は窒化膜を含むことを特徴とする請求項３２に記載の半導体素子の形成方法。
【請求項３４】
前記第１犠牲層の絶縁物は酸化膜を含むことを特徴とする請求項３２に記載の半導体素子の形成方法。
【請求項３５】
前記第２犠牲層はポリシリコン物質を含むことを特徴とする請求項２２に記載の半導体素子の形成方法。
【請求項３６】
前記第１犠牲層をエッチングする段階の次に、前記半導体基板の露出した領域に接合領域を形成する段階を含むことを特徴とする請求項２２に記載の半導体素子の形成方法。
【請求項３７】
前記コントロールゲートを形成する段階の次に、前記コントロールゲート間の前記半導体基板が露出するように前記Ｔ字形構造物を除去する段階をさらに含むことを特徴とする請求項２２に記載の半導体素子の形成方法。
【請求項３８】
前記Ｔ字形構造物を除去する段階の次に、前記コントロールゲート間に露出した前記半導体基板に前記第１接合領域を形成する段階をさらに含むことを特徴とする請求項３７に記載の半導体素子の形成方法。
【請求項３９】
前記第１接合領域を形成する段階と同時に、前記コントロールゲートの外側壁に隣接した前記半導体基板に第２接合領域を形成する段階をさらに含むことを特徴とする請求項３８に記載の半導体素子の形成方法。
【請求項４０】
前記窒化膜は前記コントロールゲートの側部延長部の下部、側部及び上部に沿って延びることを特徴とする請求項２２に記載の半導体素子の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性メモリ素子及びその製造方法に係り、より具体的には自己整列方式によって形成されるローカルＳＯＮＯＳ型不揮発性メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリ素子は持続的に電力が供給されなくても良い電子システム、例えば電力を持続的に利用できないか、電力供給が頻繁に中断されるか、低い電力使用が要求される製品に広範囲に適用されている。例えば、このような製品は携帯電話システム、音楽及び／またはイメージデータを保存するメモリカード、プロセシングユニット及びメモリユニットを含むシステムオンチップ製品を含む。
【０００３】
不揮発性メモリ素子のセルトランジスタは、一般的にソース／ドレイン領域間の基板のチャンネル領域上に形成される積層されたゲート構造物を用いる。積層されたゲート構造物は、順次積層されたゲート絶縁層またはチャンネル上部に形成されたトンネリング層、フローティングゲート、インターゲート絶縁層またはブロックキング層、及びコントロールゲートを含む。フローティングゲート（電極）とコントロールゲート（電極）とはフローティングゲートのプログラムを許容するようにトランジスタのプログラミングステージの間に容量的に結合する。この時、プログラミングステージ以後のトランジスタ動作の間、フローティングゲートから基板まで、またはフローティングゲートからコントロールゲートまでの電荷移動を防止するために、フローティングゲート電極はゲート絶縁層及びインターゲート絶縁層によって隔離される。
【０００４】
不揮発性メモリ素子のタイプのうち１つとして、シリコン−酸化膜−窒化膜−酸化膜−シリコンの積層膜で形成されるＳＯＮＯＳがある。ＳＯＮＯＳ構造の一例は図１に示した。チャンネル領域はソースとドレイン領域３０ａ及び３０ｂとの間のシリコン基板１０に形成される。酸化膜、例えばＳｉＯ2でなるトンネリング層１２は基板１０の上部に形成される。窒化膜１４はトンネリング層１２の上部に形成され、フローティングゲートとして電荷トラッピング層の役割をする。第２酸化膜１６は、シリコン窒化膜１４の上部に形成されて電荷の移動を遮断する遮断層として動作する。酸化膜でなるトンネリング層１２、窒化膜フローティングゲート層１４及び酸化膜でなる電荷遮断層１６は、ＯＮＯ（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）構造２０を構成する。シリコン層２５は第２酸化膜１６の上部に提供され、コントロールゲート電極の役割を果たす。ＳＯＮＯＳ型不揮発性メモリ素子は比較的に薄膜セルを有して製造コストが少なく、集積回路の周辺領域及び／またはロジック領域全てに容易に集積されうる。
【０００５】
電荷をチャージする間に基板に加えられる電圧より大きい正の電圧がコントロールゲートに印加される。電子は反転されたチャンネル領域またはドレイン領域からチャンネル領域を通じて移動し、トンネリング層（トンネリング酸化膜）を通じて窒化膜フローティングゲートに侵入する。これにより、基板から移動した電子は窒化膜フローティングゲート（窒化膜トラッピング層）にトラップされる。プログラミング動作の間にソースに比べて高いバイアス電圧がドレインに印加されることによって、高濃度の電子は高くバイアスされたドレインに隣接する領域の窒化膜トラッピング層に蓄積される。一方、電荷をディスチャージする動作において、負の電圧がコントロールゲートに印加され、正の電圧は基板に印加される。ディスチャージ動作の間にフローティングゲートに予め保存された電子はゲート絶縁膜を通じて基板に放出される。これにより、基板内のホールはトラッピング層にトラップされる。放電動作の間にソースより高いバイアス電圧がドレインに印加されるので、高濃度のホールは前記高くバイアスされたドレインに隣接する領域の窒化膜トラッピング領域に蓄積される。窒化膜フローティングゲートトラッピング層の電子またはホールの量はトランジスタのしきい電圧を変化させる。このような方式によって、トランジスタの読出し動作時にチャージされたトランジスタは第１バイナリ値、例えば「１」と解釈され、ディスチャージされたトランジスタは第２バイナリ値、例えば「０」と解釈される。
【０００６】
この時、ＯＮＯ構造が全体チャンネル領域にわたって存在することにより、前記図１のＳＯＮＯＳトランジスタは相応する高い電力消耗を誘導する高い初期しきい電圧、及び高いプログラミング電流を有する。その結果、このような形態は、バッテリパワーに依存する携帯用製品のように低い電力消耗を要求するシステムオンチップ製品にあまり適合していない。さらに、窒化膜フローティングゲートにトラップされた電子は窒化膜の横方向に沿って移動することがあって、消去動作時にフローティングゲート内にある電子を完全に除去できず、連続される読出し動作中にトランジスタのしきい電圧に不利な影響を及ぼしかねない。
【０００７】
このような問題を解決するために、図２に示したような局部的な長さを有する窒化膜及び薄膜ゲート酸化膜トランジスタが開発された。このような構造でドレイン領域６８ｂは、各ソース領域６８ａの一方の半導体基板５０に位置される。２つのゲート構造物は中央のソース領域６８ａの両側のチャンネル領域に隣接した所に連続的に形成される。薄膜のゲート酸化膜５２はソース６８ａ及びドレイン６８ｂ間のチャンネル領域に提供される。局部的な長さを有する窒化膜５４は、ゲート酸化膜５２上部に、かつドレイン６８ｂに隣接した領域に位置する。ブロックキング酸化膜５８は局部的な長さを有する窒化膜５４上にある。例えばポリシリコン膜で形成されたコントロールゲート６５は、ＯＮＯ構造物６２を覆うように形成される。
【０００８】
このような形態において局部的な長さを有する窒化膜トラッピング層５４は、ディスチャージ動作の間に電子の横方向移動を防止してしきい電圧の信頼性が改善される。また、薄膜ゲート酸化膜５２は低いしきい電圧を維持しうる。しかし、ＳＯＮＯＳセルの動作特性は窒化膜の長さに大きく依存する。例えば、しきい電圧は窒化膜の長さの変化によって大きく変化することがある。従来の工程は窒化膜トラッピング層の長さを限定するためのフォトリソグラフィ工程に依存するので、誤整列が発生する恐れがある。図２Ｂに示したように、窒化膜トラッピング層５２を形成するためのフォトリソグラフィマスクの誤整列が発生すれば、隣接するデバイスは急激に相異なる窒化膜の長さＬ１及びＬ２を有する。これはトランジスタの特性においてしきい電圧の変化などのような重要な変化を次々と招く恐れがある。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明が解決しようとする技術的課題は、均一な窒化膜の長さを有するＳＯＮＯＳデバイスを提供することにある。
また、本発明が解決しようとする他の技術的課題は、誤整列による窒化膜の長さ変動を防止するＳＯＮＯＳデバイスの製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明は局部的な長さを有する窒化膜ＳＯＮＯＳ素子及びその製造方法を開示する。局部的な長さを有する窒化膜フローティングゲート構造物は、窒化膜フローティングゲート内で電子の横方向移動を緩和または防止する。このような構造物は、低いしきい電圧を有する素子へ誘導する薄膜のゲート酸化膜を含む。また、局部的な長さを有する窒化膜は窒化膜の誤整列を防止するように自己整列され、これにより、デバイス間のしきい電圧の移動が減少する。
【００１１】
一側面において、本発明は半導体デバイスを開示する。素子は半導体基板と、前記半導体基板に提供されて互いに離隔する第１及び第２接合領域と、を含む。第１絶縁膜は、第１と第２接合領域間の半導体基板上に形成される。第１絶縁膜に第２絶縁膜が形成される。第１絶縁膜上に形成される本体と、前記第２絶縁膜上に形成される側部延長部を有する導電体を形成する。前記側部延長部は前記第１側壁の前記本体から延びて、前記本体及び側壁延長部分は第２絶縁膜から離隔している。
【００１２】
本実施例において、前記導電体の本体は前記第１側壁と対向し、曲げられた第２外側壁を含む。導電体の本体は異方性エッチング工程によって形成される。
本発明の他の実施例において、前記第２絶縁膜は前記導電体の側壁部分を覆い包むように形成される。第２絶縁膜は前記導電体の側壁部の下部領域、側部領域及び上部領域に沿って延びる。本発明の他の実施例において、第２絶縁膜は前記導電体の第１側壁部分に沿ってさらに延びる。前記側部延長部は前記第１側壁の下部領域から延びる。
【００１３】
本発明の他の実施例において、前記第１絶縁膜はシリコン酸化膜であり、前記第２絶縁膜はチャージトラッピング層またはフローティングゲートを含め、例えばシリコン窒化膜でありうる。前記第１接合領域はソース及びドレイン領域のうちいずれか１つであり、第２接合領域はソース及びドレイン領域のうち他の１つでありうる。
【００１４】
本発明の他の実施例において、前記導電体の本体、側部延長部、及び前記第２絶縁膜間に第３絶縁膜がさらに介在しうる。前記第３絶縁膜は第１絶縁膜と同じ物質を含める。
本発明の他の実施例によれば、前記第１絶縁膜は酸化膜を、第２絶縁膜は窒化膜を、前記第３絶縁膜は酸化膜を、それぞれ含み、前記第１、第２及び第３絶縁膜は前記基板の上部表面と前記導電体の側部延長部の下部表面間でＯＮＯ構造物を形成する。
前記ＯＮＯ構造物は１００Å〜３００Å程度範囲、例えば１４０Åの厚さを有し、前記導電体の側壁延長部分はＯＮＯ構造物の上部に位置する。前記導電体の側部延長部は１０００Å〜２０００Å程度の長さ、例えば約１５００Å程度の長さを有する。
本発明の他の側面において、本発明は半導体素子の形成方法を開示する。半導体基板上に第１犠牲層を形成する。前記第１犠牲層の上部に第２犠牲層を形成する。前記第２犠牲層をパターニングして、前記第２犠牲層内に前記第１犠牲層の所定部分を露出させる開口を形成する。第２犠牲層の開口側壁に第１絶縁物質でスペーサを形成する。前記半導体基板の所定部分が露出されるように第２犠牲層及びスペーサをマスクとして用いて第１犠牲層をエッチングする。前記スペーサ間の露出された領域を第１絶縁物質で充填し、前記半導体基板上に第１絶縁物でなるＴ字形構造物を形成する。前記基板上にＴ字形構造物が残留するように前記第１及び第２犠牲層を除去する。前記半導体基板上に第１酸化膜を提供した後、前記第１酸化膜上に窒化膜を提供する。前記Ｔ字形構造物をマスクとして用いて前記窒化膜及び第１酸化膜をエッチングし、前記Ｔ字形構造物の上部オーバーラップ領域（頭部分）の下部に窒化膜パターン及び第１酸化膜パターンを残留させる。前記半導体基板及び前記窒化膜パターンの上に第２酸化膜を提供する。前記第２酸化膜に隣接するようにコントロールゲートを提供する。前記コントロールゲート電極をマスクとして用いて半導体基板内に第１接合領域を形成する。
【００１５】
本発明の一実施例によれば、前記方法は前記コントロールゲート間の絶縁物質内にコンタクトホールを形成する段階と、前記半導体基板の上部表面がコンタクトされるようにコンタクトホール内に金属スタッドを提供する段階と、をさらに含む。
前記コンタクトホールを形成する段階と前記ホール内に金属スタッドを形成する段階間に、前記半導体基板の上部表面に接合領域を形成する段階をさらに含む。
【００１６】
さらに本発明の他の実施例によれば、前記第１絶縁物質は酸化物質または窒化物質を含む。前記コントロールゲートはポリシリコン物質を含む。前記それぞれのコントロールゲートは第２酸化膜上に形成される本体、及び前記窒化膜パターン上部の第２酸化膜上部に側部延長部を備え、前記側部延長部は前記第１側壁部の上端下部分にある前記本体の第１側壁から延びて、本体及び側部延長部は第２酸化膜により前記窒化膜から離隔している。前記窒化膜は前記コントロールゲートの側部延長部の下部、側壁部、及び上部に沿って延びる。
【００１７】
他の実施例において前記コントロールゲートを提供する段階は、前記第２酸化膜を提供する段階の次に、前記半導体基板及びＴ字形構造物の上部に導電物質層を提供する段階と、前記導電物質層を異方性エッチングして前記Ｔ字形構造物の側部にコントロールゲートを形成する段階と、を含む。
前記第１酸化膜は、前記Ｔ字形構造物の上部及び側壁にさらに提供される。前記第１犠牲層は絶縁物質、例えば窒化膜または酸化膜を含む。第２犠牲層はポリシリコン物質を含む。
【００１８】
本発明の他の実施例によれば、前記第１犠牲層をエッチングする段階の次に、前記半導体基板の露出された領域に接合領域を形成する段階をさらに含む。
本発明の他の実施例によれば、前記コントロールゲート電極を形成する段階の次に、前記コントロールゲート間の半導体基板が露出されるようにＴ字形構造物を除去する段階をさらに含む。前記Ｔ字形構造物を除去する段階の次に、前記コントロールゲート間の露出された半導体基板に第１接合領域を形成する段階をさらに含む。前記第１接合領域を形成する段階と同時に、前記コントロールゲートの外側壁に隣接した半導体基板に第２接合領域を形成する段階をさらに含む。
また、前記窒化膜は前記コントロールゲートの側部延長部の下部、側部、及び上部に沿って延びる。
【００１９】
本実施例によれば、Ｔ字形構造物の形態及び対称は対称的なスペーサの形成能力に基づいて決定される。このようなスペーサの長さは一般的な半導体工程によってその長さを正確に制御しうる。このような方法によって局部的な長さを有する窒化膜の最終水平長さを予測でき、且つ対称をなしうる。局部的な長さを有する窒化膜構造物の結果、側方向への電子の移動が緩和または防止される。窒化膜構造物が自己整列されることによって、その長さはさらに一定となり、且つ予測しうる。これにより、結果デバイスのしきい電圧の変化が緩和される。
【発明を実施するための最良の形態】
【００２０】
以下、添付された図面を参照して本発明の望ましい実施例を説明する。しかし、本発明の実施例は様々な他の形態に変形でき、本発明の範囲が以下で詳述する実施例によって限定されるものと解釈されてはならない。本発明の実施例は当業者に本発明をより完全に説明するために提供されるものである。従って、図面の要素の形状などはより明確な説明を強調するために誇張されたものであり、図面上の同じ符号で表示された要素は同じ要素を意味する。また、ある層が他の層または半導体基板の「上」にあると記載される場合に、ある層は前記他の層または半導体基板に直接接触して存在することもあり、または、その間に第３の層が介在されることもありうる。
【００２１】
図３Ａ〜図３Ｈは本発明の一実施例による自己整列された窒化膜を有する局部的な長さを有する窒化膜ＳＯＮＯＳ素子を形成するための第１工程を示した断面図である。
図３Ａに示すように、半導体基板２００上に第１犠牲層２０５を形成する。本実施例で、半導体基板２００はシリコン基板を含み、第１犠牲層２０５は絶縁層、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）方式によって１０００Å〜２０００Å厚さに形成されたシリコン窒化膜（ＳｉＮ）でありうる。第１犠牲層２０５の上部に第２犠牲層２１０が形成される。本実施例で、第２犠牲層２１０はＣＶＤ方式によって１０００Å〜３０００Å厚さに形成されたポリシリコン膜でありうる。第２犠牲層２１０を構成する物質は、前記第１犠牲層２０５を構成する物質に対して高いエッチング選択比を有することが望ましい。第２犠牲層２１０内に、例えば０．６μｍ〜０．８μｍ幅の相対的に大きい上部開口を提供するために第２犠牲層２１０がパターニングされるように第２犠牲層２１０の上部にフォトレジスト層を形成する。
【００２２】
図３Ｂに示すように、結果物の上部に第１絶縁物質層が形成される。本実施例で、前記絶縁物質層はＣＶＤ方式によって１０００Å〜４０００Åの厚さに形成されるシリコン酸化膜を含みうる。その後、前記第１絶縁物質層を異方性エッチングして前記上部開口２２２の内側壁に側壁スペーサ２２０を形成する。スペーサ２２０の厚さ及びそれによるスペーサ２２０間の開口の直径は前記スペーサ２２０のエッチング条件によって決定される。その後、第２犠牲層２１０及びスペーサ２２０をマスクとして用いて第１犠牲層２０５をエッチングする。その結果、第２犠牲層２１０内に形成された相対的に広い上部開口部２２２の下部に、相対的に狭い、例えば０．３μｍ〜０．６μｍの直径を有する下部開口部が前記第１犠牲層２０５内に形成される。その後、露出された基板２００領域に、例えばヒ素（Ａｓ）または燐（Ｐ）のイオン注入によってドレイン領域２２５を形成する。
【００２３】
図３Ｃにおいて、スペーサ２２０間の上部広い開口及び下部の狭い開口は、例えばＣＶＤ酸化膜でなる第１絶縁物質の蒸着により充填される。その次に、結果物を、例えばエッチングまたはＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）方式によって平坦化する。その結果、充填された第１絶縁物２３０及びスペーサで構成されるＴ字形構造物２３５が半導体基板２００上に提供される。
【００２４】
図３Ｄに示すように、絶縁物質でなるＴ字形構造物２３５が露出するように第１犠牲層２０５及び第２犠牲層２１０を除去する。これは一般的な乾式または湿式方式、例えば多次元等方性ウェットエッチングによって達成される。次に、半導体基板２００が露出された表面に薄膜の第１酸化膜２４０を形成する。本実施例で、第１酸化膜２４０は４０Å〜８０Åの厚さに熱的成長したシリコン酸化膜（ＳｉＯ2）である。Ｔ字形構造物２３５の上面及び側面２３５ａを含む結果物の露出した表面に窒化膜２４５を形成する。本実施例で、窒化膜２４５は４０Å〜１２０Åの厚さを有し、ＣＶＤ方式またはＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）方式で形成されたシリコン窒化膜を含む。
【００２５】
図３Ｅに示したように、窒化膜２４５及び基板２００表面の第１酸化膜２４０の所定部分を除去するために、Ｔ字形構造物２３５をマスクとして前記結果物を異方性エッチングする。前記エッチングステップ中にＴ字形構造物２３５の絶縁物質の上部表面の小さな部分もエッチングされる。次に、絶縁Ｔ字形構造物２３５の上部表面、窒化膜２４５を有するＴ字形構造物２３５の側部表面２３５ａ、第１酸化膜２４０上に形成された窒化膜２４５の水平部分の上部表面、及び残留する露出された半導体基板２００表面を含む結果物表面に第２酸化膜２５０を形成する。本実施例で、第２酸化膜２５０は６５０℃〜７００℃の温度でＣＶＤ方式によって形成されたシリコン酸化膜を含み、この第２酸化膜２５０は９００℃〜１１００℃の温度で急速熱処理（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ：以下、ＲＴＡ）される。第１酸化膜２４０及び第２酸化膜２５０はそれぞれの厚さは相異なり、それらの形成に用いる各工程に依存する。
【００２６】
図３Ｆに示したように、Ｔ字形構造物２３５の結果物の両側壁に導電体であるコントロールゲート２６０を形成する。結果物の上部に導電物質層を形成する。本実施例で導電物質層は２０００Å〜４０００Åの厚さを有し、ＣＶＤ方式によって形成されたポリシリコン膜を含む。Ｔ字形構造物の外側壁に側部導電ゲート２６０（コントロールゲート）を形成するために、ポリシリコンを異方性エッチングする。最終導電ゲート２６０（コントロールゲート）は本体２６０ａ、外側表面２６０ｂ、及び側部延長部２６０ｃを含む。側部延長部２６０ｃは、Ｔ字形構造物２３５の相対的に広い上部部分の下部と窒化膜２４５及び第１酸化膜２４０の上にある第２酸化膜２５０の水平部分上とに延びて、以下に説明するようなＳＯＮＯＳ構造を形成する。
【００２７】
図３Ｇに示したように、結果物をマスクとして用いて第２酸化膜２５０を除去した後、コントロールゲート２６０に隣接する露出された半導体基板２００にヒ素（Ａｓ）または燐（Ｐ）をイオン注入してソース領域２６５を形成する。
図３Ｈに示したように、結果物の上部に層間絶縁膜２７０を蒸着する。本実施例で層間絶縁膜２７０は、結果物が十分に塗布されうる厚さにＣＶＤ方式により形成されたシリコン酸化膜を含む。その後、ドレイン領域２２５及びソース領域２６５に接近するための開口を形成するために、層間絶縁膜２７０をエッチングし、前記開口に金属プラグ２７６を形成するために金属蒸着が行われる。一般的な手段を用いて金属プラグ（または金属スタッド）２７６の上部及び層間絶縁膜２７０上に金属コンタクト２７５がパターニングされる。
【００２８】
前記のように、ＳＯＮＯＳ構造物を含む結果デバイスは図３Ｈに示されている。ＳＯＮＯＳ構造物は半導体基板２００のシリコン、第１トンネリング酸化膜２４０の酸化膜、電荷トラッピング層として動作する局部的な長さを有する窒化膜２４５の窒化膜、第２酸化膜２４０の酸化膜、及びポリシリコンコントロールゲート２６０の側部延長部２６０ｃを含む。Ｔ字形構造物２３５の反対面上の最終局部的な長さを有する窒化膜２４５のそれぞれの水平長さは、Ｔ字形構造物２３５自体の形態によって調節される。Ｔ字形構造物の形態及び対称は、対称的なスペーサ２２０の形成能力に基づいて決定される。このようなスペーサ２２０の長さは一般的な半導体工程によってその長さを正確に制御しうる。このような方法において、局部的な長さを有する窒化膜層２４５に対する最終水平長さは予測でき、且つ対称的である。局部的な長さを有する窒化膜構造物の結果、側方向への電子の移動が緩和または防止される。窒化膜構造物が自己整列されることにより、その長さはさらに一定となり、予測しうる。これにより、結果デバイスのしきい電圧の変化が緩和される。
【００２９】
図４Ａ〜図４Ｊは、本発明の他の実施例による自己整列された窒化膜を有する局部的な長さの窒化膜ＳＯＮＯＳ素子を形成する第２工程を示す断面図である。
図４ａに示したように、半導体基板１００上に第１犠牲層１０５を形成する。本実施例で半導体基板１００はシリコン基板を含む。第１犠牲層１０５は絶縁層、例えばＣＶＤ方式によって１０００Å〜２０００Å厚さに形成されたシリコン酸化膜（ＳｉＯ2）である。第１犠牲層１０５の上部に第２犠牲層１１０が形成される。本実施例で、第２犠牲層１１０はＣＶＤ方式によって１０００Å〜３０００Å厚さに形成されたポリシリコン膜である。第２犠牲層１１０を構成する物質は、前記第１犠牲層１０５を構成する物質に対して高いエッチング選択比を有することが望ましい。第２犠牲層１１０内に、例えば０．６μｍ〜０．８μｍ幅の相対的に大きい上部開口を提供するために、第２犠牲層１１０がパターニングされるように第２犠牲層１１０の上部にフォトレジスト層１１５を形成する。
【００３０】
図４Ｂを参照して、結果物上部に第１絶縁物質層が形成される。本実施例で、前記絶縁物質層はＣＶＤ方式によって１０００Å〜４０００Åの厚さに形成されたシリコン窒化膜（ＳｉＮ）を含む。その後、前記第１絶縁物質層を異方性エッチングし、前記上部開口１２２の内側壁に側壁スペーサ１２０を形成する。スペーサ１２０の厚さ及びそれによるスペーサ１２０の間の開口の幅は前記スペーサ１２０のエッチング条件によって決定される。その後、第２犠牲層１１０及びスペーサ１２０をマスクとして用いて、第１犠牲層１０５をエッチングする。その結果、第２犠牲層１１０内に形成された相対的に広い上部開口部１２２の下部に、相対的に狭い、例えば０．３μｍ〜０．６μｍの直径を有する下部開口部が前記第１犠牲層１０５内に形成される。
【００３１】
図４Ｃにおいて、スペーサ１２０間の上部広い開口及び下部狭い開口は、例えばＣＶＤ方式による窒化膜でなる第１絶縁物質の蒸着によって充填される。その次に、結果物を、例えばエッチングまたはＣＭＰ方式によって平坦化する。その結果、充填された第１絶縁物１３０及びスペーサ１２０で構成されるＴ字形構造物１３５が半導体基板１００上に提供される。
【００３２】
図４Ｄを参照して、絶縁物質でなるＴ字形構造物１３５が露出されるように第１犠牲層１０５及び第２犠牲層１１０を除去する。これは一般的な乾式または湿式方式、例えば多次元等方性ウェットエッチングによって達成される。次に、半導体基板１００の露出した表面に薄膜の第１酸化膜１４０を形成する。第１酸化膜１４０はＴ字形構造物１３５の上面及び側面１３５ａを含む結果物が露出された表面に形成される。本実施例で第１酸化膜１４０は、４０Å〜８０Åの厚さにＣＶＤまたはＡＬＤ方式によって形成されたシリコン酸化膜を含む。その後、露出された結果物の表面、すなわちＴ字形構造物１３５の上部表面及び側表面１３５ａに窒化膜１４５を形成する。本実施例で窒化膜１４５は、１２０Åの厚さを有し、ＣＶＤ方式またはＡＬＤ方式によって形成されたシリコン窒化膜を含む。
【００３３】
図４Ｅに示したように、窒化膜１４５及び基板１００表面の第１酸化膜１４０の所定部分を除去するために、Ｔ字形構造物１３５をマスクとして前記結果物を異方性エッチングする。前記エッチングステップ中にＴ字形構造物１３５の絶縁物質の上部表面の部分もまたエッチングされる。
図４Ｆに示したように、露出された絶縁Ｔ字形構造物１３５の上部表面、窒化膜１４５を有するＴ字形構造物１３５の側部表面１３５ａ、第１酸化膜１４０上に形成された窒化膜１４５の水平部分の上部表面、及び残留する露出された半導体基板１００の表面を含む結果物表面に第２酸化膜１５０を形成する。本実施例で、第２酸化膜１５０は６５０℃〜７００℃の温度でＣＶＤ方式によって形成されたシリコン酸化膜を含み、９００℃〜１１００℃の温度でＲＴＡされる。第１酸化膜１４０及び第２酸化膜１５０それぞれの厚さは相異なり、それらの形成に用いる各工程に依存する。
【００３４】
図４Ｇに示したように、Ｔ字形構造物１３５の結果物の両側壁にコントロールゲート１６０を形成する。これについて詳細に説明すれば、結果物の上部に導電物質層を形成する。本実施例で導電物質層は、２０００Å〜４０００Åの厚さを有してＣＶＤ方式によって形成されたポリシリコン膜を含む。Ｔ字形構造物の外側壁に側部導電ゲート１６０（コントロールゲート）を形成するために、ポリシリコンを異方性エッチングする。最終導電ゲート１６０（コントロールゲート）は本体１６０ａ、外側表面１６０ｂ及び側部延長部１６０ｃを含む。側部延長部１６０ｃはＴ字形構造物１３５の相対的に広い上部部分の下部と窒化膜１４５及び第１酸化膜１４０の上にある第２酸化膜１５０の水平部分の上部とに延びて、以下で説明するようなＳＯＮＯＳ構造を形成する。
【００３５】
図４Ｈに示したように、結果物をエッチングマスクとして用いて第２酸化膜１５０を除去する。半導体基板１００から第２酸化膜１５０を除去する間にＴ字形構造物１３５の上部表面上の層の一部分も除去される。
図４Ｉに示したように、Ｔ字形構造物１３５の絶縁物質を除去する。本実施例で、Ｔ字形構造物はＨ3ＰＯ4溶液を用いてウェットエッチングする。その結果、最終ゲート電極構造物１６０間のボイド内の半導体基板１００が露出する。露出した半導体基板１００に、例えばヒ素（Ａｓ）またはＩＮ（Ｐ）をイオン注入してソース領域１６５ａ及びドレイン領域１６５ｂを形成する。本実施例の利点は単一のイオン注入工程によって同時にソース領域１６５ａ及びドレイン領域１６５ｂが形成されるので、製造工程面で優れた効果を奏する。
【００３６】
図４Ｊに示したように、結果物上部に層間絶縁膜１７０を蒸着して、コントロールゲート１６０間のＴ字形ボイド内に層間絶縁膜１７０を充填させる。一例として、層間絶縁膜１７０は結果物が十分に塗布されうる厚さにＣＶＤ方式によって形成されたシリコン酸化膜を含む。その後、ドレイン領域１６５ｂ及びソース領域１６５ａに接近するための開口を形成するために層間絶縁膜１７０をエッチングし、前記開口部に金属プラグ１７６を形成するために金属蒸着が行われる。一般的な手段を用いて金属プラグ１７６の上部及び層間絶縁膜１７０上に金属コンタクトがパターニングされる。
【００３７】
上述のようにＳＯＮＯＳ構造物を含む結果デバイスは図４Ｊに示されている。ＳＯＮＯＳ構造物は半導体基板１００のシリコン、第１トンネリング酸化膜１４０の酸化膜、電荷トラッピング層として動作する局部的な長さを有する窒化膜１４５の窒化膜、第２酸化膜１４０の酸化膜、及びポリシリコンコントロールゲート１６０の側部延長部１６０ｃを含む。Ｔ字形構造物１３５の反対面上の最終局部的な長さを有する窒化膜１４５のそれぞれの水平の長さはそれぞれＴ字形構造物１３５自らの形態によって調節される。また、コントロールゲート延長部１６０ｃの当該長さＬ、及びＯＮＯ層１５５の組合わせられた厚さＨもまたＴ字形構造物１３５の形態によって決定される。
【００３８】
以上、本発明を望ましい実施例を挙げて詳細に説明したが、本発明は前記実施例に限定されず、本発明の技術的思想の範囲内で当業者によって様々な変形が可能である。
本発明は自己整列方式によって形成されるローカルＳＯＮＯＳ型不揮発性メモリ素子に適用しうる。
【図面の簡単な説明】
【００３９】
【図１】従来のＳＯＮＯＳデバイスの断面図である。
【図２Ａ】従来の半導体装置において、窒化膜の長さを限定するためのフォトリソグラフィマスクの誤整列による窒化膜長さの変化を説明する一般的な局部的な長さを有する窒化膜ＳＯＮＯＳデバイスの断面図である。
【図２Ｂ】従来の半導体装置において、窒化膜の長さを限定するためのフォトリソグラフィマスクの誤整列による窒化膜長さの変化を説明する一般的な局部的な長さを有する窒化膜ＳＯＮＯＳデバイスの断面図である。
【図３Ａ】本発明の第１実施例による局部的な長さを有する窒化膜ＳＯＮＯＳ素子を示す断面図である。
【図３Ｂ】本発明の第１実施例による局部的な長さを有する窒化膜ＳＯＮＯＳ素子の製造工程を示す断面図である。
【図３Ｃ】本発明の第１実施例による局部的な長さを有する窒化膜ＳＯＮＯＳ素子の製造工程を示す断面図である。
【図３Ｄ】本発明の第１実施例による局部的な長さを有する窒化膜ＳＯＮＯＳ素子の製造工程を示す断面図である。
【図３Ｅ】本発明の第１実施例による局部的な長さを有する窒化膜ＳＯＮＯＳ素子の製造工程を示す断面図である。
【図３Ｆ】本発明の第１実施例による局部的な長さを有する窒化膜ＳＯＮＯＳ素子の製造工程を示す断面図である。
【図３Ｇ】本発明の第１実施例による局部的な長さを有する窒化膜ＳＯＮＯＳ素子の製造工程を示す断面図である。
【図３Ｈ】本発明の第１実施例による局部的な長さを有する窒化膜ＳＯＮＯＳ素子の製造工程を示す断面図である。
【図４Ａ】本発明の他の実施例による局部的な長さを有する窒化膜ＳＯＮＯＳ素子の製造工程を示す断面図である。
【図４Ｂ】本発明の他の実施例による局部的な長さを有する窒化膜ＳＯＮＯＳ素子の製造工程を示す断面図である。
【図４Ｃ】本発明の他の実施例による局部的な長さを有する窒化膜ＳＯＮＯＳ素子の製造工程を示す断面図である。
【図４Ｄ】本発明の他の実施例による局部的な長さを有する窒化膜ＳＯＮＯＳ素子の製造工程を示す断面図である。
【図４Ｅ】本発明の他の実施例による局部的な長さを有する窒化膜ＳＯＮＯＳ素子の製造工程を示す断面図である。
【図４Ｆ】本発明の他の実施例による局部的な長さを有する窒化膜ＳＯＮＯＳ素子の製造工程を示す断面図である。
【図４Ｇ】本発明の他の実施例による局部的な長さを有する窒化膜ＳＯＮＯＳ素子の製造工程を示す断面図である。
【図４Ｈ】本発明の他の実施例による局部的な長さを有する窒化膜ＳＯＮＯＳ素子の製造工程を示す断面図である。
【図４Ｉ】本発明の他の実施例による局部的な長さを有する窒化膜ＳＯＮＯＳ素子の製造工程を示す断面図である。
【図４Ｊ】本発明の他の実施例による局部的な長さを有する窒化膜ＳＯＮＯＳ素子の製造工程を示す断面図である。
【符号の説明】
【００４０】
２００  半導体基板、２２５  ドレイン領域、２４０  第１酸化膜、２４５  窒化膜、２５０  第２酸化膜、２５５  ＯＮＯ層、２６０  コントロールゲート、２６０ａ  本体、２６０ｂ  外側表面、２６０ｃ  側部延長部、２６５  ソース領域、２７０  層間絶縁膜、２７６  金属プラグ
【図１】
2005094007.tif 000003
【図２Ａ】
2005094007.tif 000004
【図２Ｂ】
2005094007.tif 000005
【図３Ａ】
2005094007.tif 000006
【図３Ｂ】
2005094007.tif 000007
【図３Ｃ】
2005094007.tif 000008
【図３Ｄ】
2005094007.tif 000009
【図３Ｅ】
2005094007.tif 000010
【図３Ｆ】
2005094007.tif 000011
【図３Ｇ】
2005094007.tif 000012
【図３Ｈ】
2005094007.tif 000013
【図４Ａ】
2005094007.tif 000014
【図４Ｂ】
2005094007.tif 000015
【図４Ｃ】
2005094007.tif 000016
【図４Ｄ】
2005094007.tif 000017
【図４Ｅ】
2005094007.tif 000018
【図４Ｆ】
2005094007.tif 000019
【図４Ｇ】
2005094007.tif 000020
【図４Ｈ】
2005094007.tif 000021
【図４Ｉ】
2005094007.tif 000022
【図４Ｊ】
2005094007.tif 000023