(57)【要約】【課題】  遮蔽層の熱膨張による応力を緩和しつつ、不正行為目的の解析が行われることのできない半導体集積回路を提供する。【解決手段】  半導体基板４と層間絶縁膜１７の少なくとも何れか一方と熱膨張率の異なる材質で形成されてなる遮蔽膜１を有する半導体集積回路１００において、遮蔽膜１は遮蔽部９と開口部１２を有し、更に、遮蔽部９に周囲を囲まれた独立開口部、及び、開口部１２に周囲を囲まれた独立遮蔽部の少なくとも何れか一方が、複数存在し、チップ表面全体に分散して配置されている。或いは、遮蔽部９の内の回路素子２１と回路配線１６を遮蔽する部分を通過する半導体基板４の表面４ａと平行な任意の直線上に開口部１２が複数存在する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板と層間絶縁膜の少なくとも何れか一方と熱膨張率の異なる材質で形成されてなる遮蔽膜を有する半導体集積回路において、
前記遮蔽膜は遮蔽部と開口部を有し、更に、前記遮蔽部に周囲を囲まれた独立開口部、及び、前記開口部に周囲を囲まれた独立遮蔽部の少なくとも何れか一方が、複数存在し、チップ表面全体に分散して配置されていることを特徴とする半導体集積回路。
【請求項２】
半導体基板と層間絶縁膜の少なくとも何れか一方と熱膨張率の異なる材質で形成されてなる遮蔽膜を有する半導体集積回路において、
前記遮蔽膜は遮蔽部と開口部を有し、前記遮蔽部の内の回路素子と回路配線を遮蔽する部分を通過する前記半導体基板の表面と平行な任意の直線上に前記開口部が複数存在することを特徴とする半導体集積回路。
【請求項３】
前記直線上に存在する前記遮蔽部の長さが２００μｍ以下であることを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記遮蔽部のチップ表面に占める割合が６１％以下であることを特徴とする請求項１〜３の何れか１項に記載の半導体集積回路。
【請求項５】
前記遮蔽部のチップ表面に占める割合が４０％以上であることを特徴とする請求項４に記載の半導体集積回路。
【請求項６】
前記遮蔽部が導電性の金属材料で形成され、
前記遮蔽部の少なくとも一部が、固定電位に電気的に接続されていることを特徴とする請求項１〜５の何れか１項に記載の半導体集積回路。
【請求項７】
前記遮蔽膜は、前記遮蔽部が導電性の金属材料で形成され、且つ、前記半導体基板の表面側に少なくとも２層存在し、
各層の前記遮蔽部の少なくとも一部が、固定電位に電気的に接続され、
最上層以外の前記遮蔽膜は、前記開口部に周囲を囲まれた独立遮蔽部が１つ以上存在するようにパターン成形されていることを特徴とする請求項１〜６の何れか１項に記載の半導体集積回路。
【請求項８】
前記遮蔽膜は、前記半導体基板の表面側に少なくとも２層存在し、上層側の前記遮蔽膜は、前記遮蔽部が下層側の前記遮蔽膜の前記開口部を遮蔽するようにパターン成形されていることを特徴とする請求項１〜７の何れか１項に記載の半導体集積回路。
【請求項９】
上層側の前記遮蔽膜が、前記遮蔽部に周囲を囲まれた独立開口部、及び、前記開口部に周囲を囲まれた独立遮蔽部の少なくとも何れか一方が、直交する２方向に周期的に繰り返し配置された周期的パターンにパターン成形されており、
下層側の前記遮蔽膜が、前記周期的パターンを前記２方向に夫々の繰り返しピッチの半分だけずらした周期的パターンにパターン成形されていることを特徴とする請求項８に記載の半導体集積回路。
【請求項１０】
前記半導体基板の表面側に回路部が形成され、
前記半導体基板の裏面に、前記裏面から前記半導体基板の表面側に向けて入射する赤外線を乱反射させる粗面が形成されていることを特徴とする請求項１〜９の何れか１項に記載の半導体集積回路。
【請求項１１】
前記半導体基板の表面側と裏面側の両方に、前記遮蔽膜を少なくとも１層ずつ有することを特徴とする請求項１〜１０の何れか１項に記載の半導体集積回路。
【請求項１２】
前記半導体基板の裏面側に結晶欠陥密度を増大させる処理が施されていることを特徴とする請求項１〜１１の何れか１項に記載の半導体集積回路。
【請求項１３】
請求項１〜１２の何れか１項に記載の半導体集積回路を実装したＩＣカード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に、多層配線構造を有する半導体集積回路に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体集積回路では、微細加工技術と回路技術の進歩により、半導体基板の表面側に大規模な回路素子群を形成すると共に、絶縁層及び電気的に接続される配線層を交互に積み上げた多層配線構造を有する製品が生まれている。この半導体集積回路の中には、重要な機密情報が記憶されている記憶素子があるものや、高度な知的財産を含む回路が構成されているものもあるため、第三者により情報の改ざんや解析等が行われないような対策を施しておくことが望ましい場合がある。
【０００３】
また、半導体集積回路内のクロック信号等の振幅により、半導体集積回路の外側に電磁ノイズを輻射し、他の半導体集積回路を誤動作させる等の問題や、逆に他からの電磁ノイズにより半導体集積回路が誤動作してしまう危険性があった。従来、それらを防止するために、例えば、下記の特許文献１に開示されている手法が採られている。下記の特許文献１に開示された構造では、図１８および図１９に示すように、多層配線構造を有し、信号入出力用の端子２ａを避けて半導体集積回路の表面のほぼ全面を覆うように遮蔽膜１が設けられている。
【特許文献１】特開平５−７４７７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記のように半導体チップ表面のほぼ全面に遮蔽膜１を設ける事により、遮蔽膜１と遮蔽膜下の層間絶縁膜７との熱膨張率の違い、また遮蔽膜１と半導体基板４の熱膨張率の違いから生じる応力がより大きくなり、遮蔽膜１と層間絶縁膜７とのズレ、また、半導体チップの薄型時に反りが大きくなるという問題が生じる。
【０００５】
例えば、遮蔽膜として用いたアルミ膜と層間絶縁膜に用いた窒化珪素膜では、遮蔽膜として用いたアルミ膜の方が、熱膨張率が大きい。従って、半導体製造工程内の熱処理工程を通過する際に、遮蔽膜の方が層間絶縁膜より膨張してしまう。この膨張をアルミ膜で吸収できればよいが、ほぼ全面にアルミ膜が覆っているため熱膨張を吸収できず、ウェハ中央部が突出した凸状態の反りを生じ、更には遮蔽膜と層間絶縁膜にズレが生じてしまい、デバイスを動作不良に至らしめる結果となる。
【０００６】
また、ＩＣカード等の薄型の半導体装置では、実装する半導体チップの厚みを２００μｍ未満とするものもあり、この場合、例えば遮蔽膜のアルミ膜と半導体基板の単結晶シリコンの熱膨張率では前者の方が大きく、より顕著に反りが生じてしまう。
【０００７】
また、半導体基板裏面側からの赤外線照射による解析を防止する方法として、半導体基板裏面側に基板表面と非平行な面を形成した場合、半導体基板の表面側中央部が凸状態となる反りが生じる。これらの半導体基板の表面に、遮蔽膜を全面に覆った場合、当該反りはより顕著に大きくなるので、全面の遮蔽膜を使用することは困難である。
【０００８】
本発明は、上記問題点に鑑みてなされたもので、その目的は、遮蔽層の熱膨張による応力を緩和しつつ、不正行為目的の解析が行われることのできない半導体集積回路及びＩＣカードを提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するための本発明に係る半導体集積回路は、半導体基板と層間絶縁膜の少なくとも何れか一方と熱膨張率の異なる材質で形成されてなる遮蔽膜を有する半導体集積回路において、前記遮蔽膜は遮蔽部と開口部を有し、更に、前記遮蔽部に周囲を囲まれた独立開口部、及び、前記開口部に周囲を囲まれた独立遮蔽部の少なくとも何れか一方が、複数存在し、チップ表面全体に分散して配置されていることを第１の特徴とする。
【００１０】
同半導体集積回路は、また、半導体基板と層間絶縁膜の少なくとも何れか一方と熱膨張率の異なる材質で形成されてなる遮蔽膜を有する半導体集積回路において、前記遮蔽膜は遮蔽部と開口部を有し、前記遮蔽部の内の回路素子と回路配線を遮蔽する部分を通過する前記半導体基板の表面と平行な任意の直線上に前記開口部が複数存在することを第２の特徴とする。
【００１１】
同半導体集積回路は、更に、上記第２の特徴に加え、前記直線上に存在する前記遮蔽部の長さが２００μｍ以下であることを第３の特徴とする。
【００１２】
同半導体集積回路は、更に、上記何れかの特徴に加え、前記遮蔽部のチップ表面に占める割合が６１％以下であることを第４の特徴とする。
【００１３】
同半導体集積回路は、更に、上記第４の特徴に加え、前記遮蔽部のチップ表面に占める割合が４０％以上であることを第５の特徴とする。
【００１４】
上記第１〜第５の何れかの特徴を備えた本発明に係る半導体集積回路は、遮蔽膜がチップ全面を一定の遮蔽率で覆うため、半導体集積回路を封止する樹脂を開封して、半導体基板表面側を露出させても、半導体基板上に形成された回路素子や回路配線のチップ外からの視認観測や電子ビーム等の探針による回路解析が極めて困難となる。特に、開口部の幅を狭くすることで、物理的、或いは、電子ビーム等による電磁的な探針（プロービング）が極めて困難或いは不能となる。開口部の幅は、例えば、１０μｍ程度或いはそれ以下が好ましい。この場合、開口部の長さは幅より長くても構わない。この結果、不正の目的で、半導体集積回路内の情報を取り出されるのを効果的に防止できる。
【００１５】
更に、遮蔽膜が金属配線層に用いるアルミ等の金属である場合は、その上記効果が顕著であるが、半導体基板や層間絶縁膜との熱膨張率の差によりウェハの反りが問題となるところ、遮蔽膜の開口部、つまり、遮蔽膜の遮蔽部と開口部との境界部分がチップ全面に渡って、一様に分散して存在するので、半導体集積回路の製造工程途中の熱処理により遮蔽膜が膨張しても、遮蔽部と開口部との境界部分で当該膨張をチップ全面に渡って吸収できるので、ウェハの反りの発生が抑制でき、デバイスの電気的特性が損なわれる虞もない。
【００１６】
特に、第２の特徴において、回路素子や回路配線は、チップ面積の有効利用を考慮すると、一般にチップ端部を除いてチップ全面に分散して形成されるので、これを遮蔽する部分を通過する任意の直線は、チップ全面に渡って存在し、かかる直線上に複数の開口部が存在することは、チップ全面に開口部が一様に分散していることを担保する。また、当該直線の何れもが複数の開口部を有するため、遮蔽部が一塊として長い直線部分を有しないことになり、上記熱膨張吸収による応力を緩和する効果が確実に担保される。特に、第３の特徴では、その直線部分が２００μｍ以下に確実に制限され、上記応力緩和効果が顕著となる。
【００１７】
また、第４の特徴を有することでも、チップ全面に一様に分散した開口部の面積を３９％以上確保できるため、上記応力緩和効果を確実に奏することができる。更に、第５の特徴によって、開口部面積が偏って不必要に大きくなるのを防止することができ、遮蔽部による回路遮蔽効果が損なわれるのを抑制するとともに、遮蔽膜パターンのエッチング時のマイクロローディング効果（大きなパターン部分に比べ、微細なパターン部分のエッチングレートが低くなる現象）を抑制でき、更には、ウェハ（半導体基板）の裏面研磨後のチップ厚の均一性を向上できる。
【００１８】
同半導体集積回路は、更に、上記何れかの特徴に加え、前記遮蔽部が導電性の金属材料で形成され、前記遮蔽部の少なくとも一部が、固定電位に電気的に接続されていることを第６の特徴とする。
【００１９】
同半導体集積回路は、更に、上記何れかの特徴に加え、前記遮蔽膜は、前記遮蔽部が導電性の金属材料で形成され、且つ、前記半導体基板の表面側に少なくとも２層存在し、各層の前記遮蔽部の少なくとも一部が、固定電位に電気的に接続され、最上層以外の前記遮蔽膜は、前記開口部に周囲を囲まれた独立遮蔽部が１つ以上存在するようにパターン成形されていることを第７の特徴とする。
【００２０】
上記第６または第７の特徴を備えた同半導体集積回路によれば、遮蔽部を電気的にフローティング状態にしているより、より効果的な電磁気学的な遮蔽が可能となり、更に、半導体集積回路より放出される電磁輻射ノイズや外部からの電磁ノイズの影響を軽減できる。更に、遮蔽部を半導体集積回路の回路素子に接続するグランド電位や電源電位を供給する電源供給線とした場合、回路配線用の金属配線層から電源線を省くことが可能となり半導体チップの面積を小さくできるという利点もある。更に、チップ全体に亘る電源線の引き廻しが、他の回路配線の制約を受けずにチップ全面に及ぼすことが可能なため、電源線の配線抵抗成分や誘導成分を大幅に低減でき、電源電位の変動を抑制でき、電気的特性の向上が期待できる。
【００２１】
特に、第７の特徴によれば、少なくとも２層の遮蔽膜を異なる電位の電源線として使用でき、上記チップ面積の縮小効果がより顕著となる。また、遮蔽膜の２層以上を電源線として使用する場合に、上層側の電源線の電位を、最下層の遮蔽膜より下層の金属配線層に連絡する必要が生じるが、最上層以外の遮蔽膜の独立遮蔽部をその中継点として用いることで、全ての遮蔽膜の固定電位を、回路素子に供給することが可能となる。特に、独立遮蔽部を一様に分散して配置することで、全ての回路素子に自由に固定電位の供給が可能となる。また、回路素子部のレイアウト設計の自由度も向上し、結果として回路の電気的特性の向上が期待できる。
【００２２】
同半導体集積回路は、更に、上記何れかの特徴に加え、前記遮蔽膜は、前記半導体基板の表面側に少なくとも２層存在し、上層側の前記遮蔽膜は、前記遮蔽部が下層側の前記遮蔽膜の前記開口部を遮蔽するようにパターン成形されていることを第８の特徴とする。
【００２３】
同半導体集積回路は、更に、上記第８の特徴に加え、上層側の前記遮蔽膜が、前記遮蔽部に周囲を囲まれた独立開口部、及び、前記開口部に周囲を囲まれた独立遮蔽部の少なくとも何れか一方が、直交する２方向に周期的に繰り返し配置された周期的パターンにパターン成形されており、下層側の前記遮蔽膜が、前記周期的パターンを前記２方向に夫々の繰り返しピッチの半分だけずらした周期的パターンにパターン成形されていることを第９の特徴とする。
【００２４】
上記第８または第９の特徴を備えた同半導体集積回路によれば、一層の遮蔽膜パターンのみでも不正行為目的の解析を防止できるが、更に、複数層の遮蔽膜が重なり合って、半導体集積回路のほぼ全面を遮蔽することが可能となり、遮蔽膜下の回路素子部の解析がより一層困難となり機密性が向上する。ここで、各層の遮蔽膜のパターン形状は相互に同一形状である必要はない。
【００２５】
しかし、第９の特徴のように、２つの層の遮蔽膜をパターン成形することで、半導体集積回路のほぼ全面を遮蔽できるだけでなく、遮蔽膜のパターン形状を個々に設計する時間を省くことができ、遮蔽膜のパターン設計に費やす時間を短縮することが可能となる。
【００２６】
同半導体集積回路は、更に、上記何れかの特徴に加え、前記半導体基板の表面側に回路部が形成され、前記半導体基板の裏面に、前記裏面から前記半導体基板の表面側に向けて入射する赤外線を乱反射させる粗面が形成されていることを第１０の特徴とする。
【００２７】
同半導体集積回路は、更に、上記何れかの特徴に加え、前記半導体基板の表面側と裏面側の両方に、前記遮蔽膜を少なくとも１層ずつ有することを第１１の特徴とする。
【００２８】
同半導体集積回路は、更に、上記何れかの特徴に加え、前記半導体基板の裏面側に結晶欠陥密度を増大させる処理が施されていることを第１２の特徴とする。
【００２９】
上記第１０、第１１または第１２の特徴を備えた同半導体集積回路によれば、半導体基板の裏面側から赤外線を入射して、半導体基板表面側に形成された回路素子部の解析を防止することができる。
【００３０】
特に、第１０の特徴によれば、半導体基板の裏面に赤外線を乱反射させる粗面が形成されているので、半導体基板表面側の回路素子部の裏面側からの観測を防止することが可能となる。また、半導体基板表面と非平行な面等を半導体基板裏面側に形成して上記粗面とした場合に、半導体基板にストレスが付与されて、半導体基板に凸状態の反りが生じ、更に、従来のように遮蔽膜をチップ全面に形成した場合、凸状態の反りは更に顕著となるところが、上記各特徴のように遮蔽膜をパターン成形することで、遮蔽膜と半導体基板または層間絶縁膜の熱膨張率の違いによる応力が緩和され、半導体基板の裏面に赤外線を乱反射させる粗面を形成することが可能となり、上記裏面からの観測を防止する効果を享受できる。
【００３１】
また、第１１の特徴の場合は、半導体基板の裏面側にも表面側と同じようにパターン成形された遮蔽膜が設けられているので、半導体基板裏面側から入射した赤外線の乱反射を促し、半導体基板表面側の回路素子部の裏面側からの観測を防止することが可能となる。また、半導体基板表面側に形成された遮蔽膜により、半導体基板はある程度の凸状態の反りが発生するが、半導体基板裏面側に形成された遮蔽膜により、逆に半導体基板は凹状態の反りが生じるので、半導体基板両側の遮蔽膜の存在により、両者の曲げ応力が相殺され、半導体基板の反りは軽減される。
【００３２】
また、第１２の特徴の場合は、半導体基板の裏面側の欠陥密度が通常の良品ウェハの結晶欠陥密度より多くなるため、半導体基板裏面側から入射した赤外線は半導体基板中の結晶欠陥により乱反射され、半導体基板表面側の回路素子部の裏面側からの観測を防止することが可能となる。
【００３３】
上記目的を達成するための本発明に係るＩＣカードは、上記何れかの特徴を備えた本発明に係る半導体集積回路を実装したことを特徴とする。
【００３４】
上記特徴を備えた本発明に係るＩＣカードによれば、実装される半導体集積回路が上記各特徴による作用効果を奏するため、結果として同様の作用効果を有するＩＣカードが得られる。
【発明を実施するための最良の形態】
【００３５】
本発明に係る半導体集積回路（以下、適宜「本発明回路」という。）の一実施の形態につき、図面に基づいて説明する。尚、図面の符号は、説明の簡単のため、特許文献１に開示された従来技術と同じ部位には同じ符号を付している。
【００３６】
〈第１実施形態〉
図１に、第１実施形態に係る本発明回路１００の断面構造を模式的に示す。図１に示すように、本発明回路１００は、単結晶シリコン基板等の半導体基板４の表面４ａ側に、通常の半導体製造プロセスを用いて、例えば、ＭＯＳＦＥＴ、ダイオード、抵抗等で構成される回路素子部２１を形成し、更に、回路素子部２１相互間の信号配線や、本発明回路１００の外部との信号の入出力のための信号配線を、金属配線１６を用いて形成する。金属配線１６は、半導体基板４の表面４ａ側の回路素子部２１より上層部に形成され、更に、回路素子部２１と金属配線１６からなる回路構造部２０の上層に金属配線１６と同じ金属層による遮蔽膜１が形成されている。遮蔽膜１は、後述するように、遮蔽部９と開口部１２を有している。図１の例では、金属配線１６及び遮蔽膜１の遮蔽部９は、３層金属配線プロセスを用いて実現されているが、金属配線の層数は３層に限定されるものではない。各金属配線１６と遮蔽部９は、層間絶縁膜７により相互に電気的に絶縁されている。尚、上下間で、各金属配線１６と遮蔽部９を電気的に接続する場合は、接続層１４を介して接続される。また、遮蔽膜１の上部には保護膜１９が形成され、後述する遮蔽膜１の開口部１２は保護膜１９で充填される。
【００３７】
本実施形態では、例えば、信号配線用の金属配線１６及び遮蔽膜１の遮蔽部９は、上側からＴｉＮ／Ｔｉ／ＡｌＣｕ／ＴｉＮ／Ｔｉの５層の金属材料で形成され、夫々の膜厚は、金属配線１６が０．５３５μｍで、遮蔽部９が０．７６μｍである。金属配線１６間、及び、金属配線１６と遮蔽膜１間の各層間絶縁膜７は、膜厚約１μｍのＰ−ＴＥＯＳ／ＨＤＰ膜である。
【００３８】
本実施形態では、遮蔽膜１は、チップ表面全体を遮蔽部９の上記金属材料で１００％被覆するのではなく、チップ表面全体に一様に分散した開口部１２を設け、本発明回路の製造工程（ウェハ段階）途中での熱処理による半導体基板４及び層間絶縁膜７との熱膨張率の違いによる応力を緩和する対策が取られている。つまり、遮蔽膜１の遮蔽部９以外の部分が開口部１２となる。ここで、開口部１２は、１）遮蔽部９に周囲を囲まれた独立開口部１２ａ、及び、遮蔽部９の内の開口部１２に周囲を囲まれた独立遮蔽部１１の少なくとも何れか一方を、チップ表面全体に複数分散して配置すること、或いは、２）遮蔽部９の内の回路素子部１と回路配線を遮蔽する部分を通過する半導体基板４の表面と平行な任意の直線（仮に「判定直線」と称す。）上に開口部１２が複数存在することを基準として作成する。ここで、２）は、判定直線としてチップコーナー部のみを横切る直線ではなく、チップの中央部を横切る直線を想定し、該判定直線上に開口部１２が複数存在することで、チップ表面全体に一様に分散した開口部１２を実現するものである。更に、本実施形態では、開口部１２の作成において、好ましくは、上記２）の判定直線と遮蔽部９の重畳部分の長さが２００μｍを越えないようにし、遮蔽部９のチップ表面全体に占める割合（遮蔽率）を４０％〜６１％の範囲、より好ましくは、５０％〜６０％の範囲に収まるようにする。
【００３９】
具体的な遮蔽膜１のパターン例（部分）を、図２及び図３に示す。図２に示す遮蔽膜パターンでは、図中、Ｘ方向、Ｙ方向、斜め方向の直線上に、遮蔽部９が連続して繋がっている連続遮蔽部１０、開口部１２、開口部１２に周囲を囲まれた独立遮蔽部１１、開口部１２の順番で、遮蔽部９と開口部１２が交互に繰り返される。図２のパターン例では、開口部１２は全て遮蔽部９（連続遮蔽部１０、独立遮蔽部１１）に周囲を囲まれた独立開口部１２ａとなっている。図２に示す遮蔽膜パターンは、Ｘ方向及びＹ方向に繰り返しピッチＬ（例えば、４０μｍ）で、開口部１２が交互に繰り返されている。菱形状の開口部１２と独立遮蔽部１１は同じ大きさで、対角線の長さは１０μｍである。独立遮蔽部１１の周りには環状の開口部１２が形成されている。従って、図２に示す遮蔽膜パターンでは、判定直線と遮蔽部９の重畳部分の長さは最大で約４３μｍで２００μｍ以下であり、また、遮蔽率は５６．２５％である。
【００４０】
図３に示すパターン例は、図２のパターン例の変形例である。矩形または八角形を円形にして変更している。尚、図２と図３では、繰り返しピッチＬは同じである。このように開口部１２の直線要素を曲線化することで、直線と直線の交差する角部分での応力集中が緩和でき、遮蔽膜１に亀裂が生じ難くなる。図３に示す遮蔽膜パターンでは、判定直線と遮蔽部９の重畳部分の長さは最大で約５７μｍで、また、遮蔽率は６０．７６％である。
【００４１】
遮蔽膜１は、遮蔽部９が電気的にフローティング状態のままでも、本来の遮蔽効果は発揮するが、更に好ましくは、遮蔽部９の連続遮蔽部１０を、本発明回路の回路素子部２１で使用するグランド電位または電源電位等の固定電位に電気的に接続するのがよい。この結果、電磁ノイズの輻射と他からのノイズの影響による誤動作を防止するシールド効果をより良く奏することになる。
【００４２】
更に、図４に示すように、遮蔽膜１の遮蔽部９をグランド電位または電源電位を供給する電源配線として使用することで、上記シールド効果に加えて、金属配線１６による電源配線の引き回しが不要となり、電源配線の低抵抗化、低インダクタンス化による電源ノイズの低減が図れるとともに、チップサイズの縮小化も可能となる。図４の場合、グランド電位または電源電位は、必要箇所において、遮蔽部９から接続層１４を介して順次下層の金属配線１６に供給し、最終的に回路素子部２１に供給される。尚、遮蔽部９の電源配線として使用される部分は、図２または図３に示す遮蔽膜パターンでは、連続遮蔽部１０が相当する。
【００４３】
〈第２実施形態〉
図５に、第２実施形態に係る本発明回路１００の遮蔽膜１のパターン例（部分）及び平面視構造を示す。本発明回路１００の断面構造は第１実施形態と同じである。第１実施形態との相違点は、遮蔽膜１のパターン形状である。第１実施形態では、遮蔽膜パターンは、１つの大きな連続遮蔽部１０の中に、開口部１２と独立遮蔽部１１が形成されていたが、第２実施形態では、連続遮蔽部１０が、分離用スペース３５で、２つの連続遮蔽部１０ａ，１０ｂに分断されている。このように、連続遮蔽部１０が電気的に分離されて複数存在する場合は、各連続遮蔽部１０ａ，１０ｂを電位レベルの異なる種類の電源配線として使用することができる。この場合、各連続遮蔽部１０ａ，１０ｂは、夫々別々の電位の違う電源パッド３３，３４と接続することで、遮蔽効果及び電磁ノイズの輻射と他からのノイズの影響による誤動作を防止するシールド効果を持たせつつ、複数種の電源配線として使用できる。尚、電源パッド３３，３４は同じ電位（例えば、グランド電位）であっても構わない。何れにせよ、各連続遮蔽部１０ａ，１０ｂは固定電位に接続され、上述のシールド効果を発揮する。
【００４４】
従来は、図６の平面図、または、図７の断面図に簡略的に示すように、第１の回路ブロック４０及び第２の回路ブロック４１には、第１の電源供給線４３及び第２の電源供給線４４が必要となり、第１の回路ブロック４０及び第２の回路ブロック４１の周辺部、または、第１と第２の回路ブロック間スペース４７ａに、各電源供給線４３、４４の配線スペースを必要としていた。
【００４５】
しかし、本実施形態のように、遮蔽部９を電源供給線として使用した場合、図８の平面図、または、図９の断面図に例示するように、第１の連続遮蔽部１０ａは第１の接続層４５を介し、第１の回路ブロック４０及び第２の回路ブロック４１へ接続される。同様に、第２の連続遮蔽部１０ｂは第２の接続層４６を介し、第１の回路ブロック４０及び第２の回路ブロック４１へ接続される。これにより、第１の回路ブロック４０及び第２の回路ブロック４１の周辺部等に設けていた、信号配線と同層の金属配線を使用した第１及び第２の電源配線の引き回しを省くことが可能となり、第１の回路ブロック４０と第２の回路ブロック４１の回路ブロック間スペース４７を、図８及び図９に示すように、従来例の回路ブロック間スペース４７ａに比べて小さくすることができる。その結果、本発明回路のチップサイズを縮小することが可能となる。本内容は、多電源を必要とする半導体集積回路には特に有効である。尚、電源は電源パッドを介して外部から供給される場合と、内部回路（例えばレギュレーター出力）から供給される場合の何れであっても、遮蔽部９を電源供給線として使用できる。
【００４６】
〈第３実施形態〉
図１０に、第３実施形態に係る本発明回路１０１の断面構造を模式的に示す。第１実施形態に係る本発明回路１００との相違点は、遮蔽膜１が２層で構成され、上層遮蔽膜１ａと下層遮蔽膜１ｂを備えている点である。回路素子部２１、信号配線、各遮蔽膜１ａ、１ｂ、層間絶縁膜７の形成方法及び使用する材料、膜厚等は、第１実施形態と同じである。但し、下層遮蔽膜１ｂは、金属配線１６と同じ膜厚とする。
【００４７】
第３実施形態では、上層遮蔽膜１ａと下層遮蔽膜１ｂの２層の遮蔽膜１を使用することで、完全に回路構造部２０を遮蔽することが可能となり、光学顕微鏡等の光学的な観測や、電子ビームテスタによる観測等から回路構造部２０を防御できる。２層の遮蔽膜１の夫々は、第１実施形態と同様に、応力緩和対策を施すため、チップ表面全体に一様に分散した開口部１２を設けるが、その開口部１２の作成基準は、基本的に第１実施形態で説明したものと同様である。
【００４８】
上層遮蔽膜１ａの遮蔽膜パターンは、例えば、図２及び図３に示した第１実施形態の遮蔽膜１のパターン例を使用すればよい。下層遮蔽膜１ｂの遮蔽膜パターンは、上層遮蔽膜１ａと下層遮蔽膜１ｂの２層を通して回路構造部２０が観測できなければよい。例えば、上層遮蔽膜１ａの遮蔽膜パターンとして、図２の遮蔽膜パターンを用いる場合、下層遮蔽膜１ｂの遮蔽膜パターンとしては、図１１に示す遮蔽膜パターンを使用すればよい。図１１に示す遮蔽膜パターンは、丁度図２の遮蔽膜パターンの反転パターンとなっている。つまり、下層遮蔽膜１ｂの遮蔽部９の上に、上層遮蔽膜１ａの開口部１２が位置し、また、下層遮蔽膜１ｂの開口部１２の上に、上層遮蔽膜１ａの遮蔽部９が位置して、両者の関係が相補関係になっており、Ｘ方向及びＹ方向に繰り返しピッチＬも上層遮蔽膜１ａと下層遮蔽膜１ｂで同じである。図１１に示す遮蔽膜パターンでは、判定直線と下層遮蔽膜１ｂの重畳部分の長さは最大で約２９μｍであり、遮蔽率は４３．７５％である。上層遮蔽膜１ａと下層遮蔽膜１ｂの遮蔽率を足し合わせると丁度１００％になる。
【００４９】
図１１に示す遮蔽膜パターンでは、全てが、開口部１２に周囲を囲まれた独立遮蔽部１１で構成されているため、第１実施形態で示したように、下層遮蔽膜１ｂの遮蔽部９を固定電位に接続したり、電源配線として使用することができない。また、図１１に示す遮蔽膜パターンの開口部１２は、独立開口部とは成らず、開口部１２が連続して繋がっている連続開口部１２ｂとなっている。そこで、下層遮蔽膜１ｂを、図１２に示すような連続遮蔽部１０で構成される遮蔽膜パターンとするのも好ましい。図１２に示す遮蔽膜パターンでは、判定直線と下層遮蔽膜１ｂの遮蔽部９との重畳部分の長さは最大で約５０μｍであり、遮蔽率は５３．１２％である。図１２に示す遮蔽膜パターンでは、図示しないが、端部で各連続遮蔽部１０でジグザク状に連結することで、１つまたは複数の連続遮蔽部１０を形成することができ、電源配線としての使用に好適となる。
【００５０】
下層遮蔽膜１ｂの遮蔽膜パターンとして、例えば、図２または図３の上層遮蔽膜１ａの遮蔽膜パターンを、Ｘ方向及びＹ方向に夫々Ｌ／２シフトさせた遮蔽膜パターンを用いてもよい。図２の例では、上層遮蔽膜１ａの遮蔽膜パターン上の菱形の独立開口部１２ａが、下層遮蔽膜１ｂの遮蔽膜パターンの菱形の独立遮蔽部１１に丁度重なり合い、上層遮蔽膜１ａの遮蔽膜パターン上の環状の独立開口部１２ａが、下層遮蔽膜１ｂの遮蔽膜パターンの連続遮蔽部１０に丁度重なり合い、上層遮蔽膜１ａと下層遮蔽膜１ｂで１００％の遮蔽率が実現する。このように、上層遮蔽膜１ａと下層遮蔽膜１ｂで同じ遮蔽膜パターンを利用できるので、新たな遮蔽膜パターン設計に要する時間が不要となり、回路設計時間の短縮が図られる。
【００５１】
〈第４実施形態〉
図１３に、第４実施形態に係る本発明回路１０２の断面構造を模式的に示す。第３実施形態に係る本発明回路１０１との相違点は、上層遮蔽膜１ａと下層遮蔽膜１ｂの遮蔽部９を電源配線として利用している点である。上層遮蔽膜１ａと下層遮蔽膜１ｂの各連続遮蔽部１０と回路構造部２０の金属配線１６とを接続層１４を介して電気的に接続する。尚、上層遮蔽膜１ａの連続遮蔽部１０を金属配線１６に接続する場合は、下層遮蔽膜１ｂの独立遮蔽部１１を中継して、一旦、下層遮蔽膜１ｂの独立遮蔽部１１と接続層１４を介して電気的に接続し、下層遮蔽膜１ｂの独立遮蔽部１１が接続層１４を介して金属配線１６に接続するようにする。従って、下層遮蔽膜１ｂの遮蔽膜パターンには、電源配線として使用する連続遮蔽部１０と中継用の独立遮蔽部１１の２種類の遮蔽部が必要となり、両遮蔽部１０，１１は相互に電気的に独立分離している必要がある。
【００５２】
〈第５実施形態〉
図１４に、第５実施形態に係る本発明回路１０３の断面構造を模式的に示す。図１４では、遮蔽膜１が１層の場合を例示しているが、２層以上であってもよい。第１実施形態乃至第４実施形態との相違点は、半導体基板４の裏面４ｂに、裏面４ｂから半導体基板４の表面４ａ側に向けて入射する赤外線を乱反射させる粗面が形成されている点である。従って、半導体基板４の表面４ａ側の構成は、第１実施形態乃至第４実施形態の何れかと同じである。
【００５３】
第１実施形態乃至第４実施形態の何れかの本発明回路１００〜１０２がウェハ段階で形成された後に、ウェハ状態の本発明回路１００〜１０２をチップ状態に切断する。その後、チップ状態の本発明回路１００〜１０２の厚みが２００μｍ未満となるように、裏面４ｂ側から半導体基板４を研磨する。この研磨時に、図１４に示すように、半導体基板４の表面４ａとは、非平行な面で構成される粗面を形成する。粗面の形成は、ダイシングによる研削、サンドブラストによる研削、紙やすりによる研削、または、レーザービームによる研削等の何れかの研削手法を用いて実施する。これにより、半導体基板４の表面４ａ側での遮蔽効果に加えて、半導体基板４の裏面４ｂ側から赤外線を入射させて行う不正行為目的の半導体基板４の表面４ａ側の回路構造部２０の観測を防止することが可能となる。
【００５４】
〈第６実施形態〉
図１５に、第６実施形態に係る本発明回路１０４の断面構造を模式的に示す。図１５では、遮蔽膜１が１層の場合を例示しているが、２層以上であってもよい。第１実施形態乃至第４実施形態との相違点は、半導体基板４の裏面４ｂに、裏面遮蔽膜１ｃが形成されている点である。従って、半導体基板４の表面４ａ側の構成は、第１実施形態乃至第４実施形態の何れかと同じである。
【００５５】
裏面遮蔽膜１ｃの遮蔽膜パターンは、第１実施形態乃至第４実施形態における遮蔽膜１と同じものを用いればよい。半導体基板４の裏面４ｂ側を研磨した後に、裏面遮蔽膜１ｃの蒸着及びパターン成形を行う。これにより、半導体基板４の表面４ａ側での遮蔽効果に加えて、半導体基板４の裏面４Ｂ側から赤外線を入射させて行う不正行為目的の半導体基板４の表面４ａ側の回路構造部２０の観測を防止することが可能となる。また、半導体基板の表面４ａ側に形成された遮蔽膜１と半導体基板４の熱膨張率の違いにより、半導体基板４はある程度はウェハ中央部が上方に凸状態となる反りが発生するが、半導体基板４の裏面４ｂ側に裏面遮蔽膜１ｃを形成することで、裏面遮蔽膜１ｃと半導体基板４の熱膨張率の違いにより、半導体基板４は逆に凹状態の反りが生じようとする。これにより、ウェハに作用する曲げ応力が相殺され、半導体基板４の反りは軽減される。
【００５６】
〈第７実施形態〉
図１６に、第７実施形態に係る本発明回路１０５の断面構造を模式的に示す。図１６では、遮蔽膜１が１層の場合を例示しているが、２層以上であってもよい。第１実施形態乃至第４実施形態との相違点は、半導体基板４の裏面４ｂ側の回路素子部２１に達しない領域に、結晶欠陥密度を増大させる処理が施され、結晶欠陥密度が通常の良品の半導体基板の結晶欠陥密度より大きくなっている点である。従って、半導体基板４の表面４ａ側の構成は、第１実施形態乃至第４実施形態の何れかと同じである。
【００５７】
第１実施形態乃至第４実施形態の何れかの本発明回路１００〜１０２がウェハ段階で形成された後に、半導体基板４の裏面４ｂ側だけに、アルゴンガスを接触させる。この時、高温の熱処理（例えば、７５０℃、１６８時間の熱処理）を行うことで、半導体基板４中の結晶欠陥５５（例えば、欠陥密度１０１３／ｃｍ３以上の欠陥）を人工的に生成でき、裏面４ｂから入射する赤外線を生成した結晶欠陥５５で乱反射させることができる。この結果、半導体基板４の表面４ａ側での遮蔽効果に加えて、半導体基板４の裏面４Ｂ側から赤外線を入射させて行う不正行為目的の半導体基板４の表面４ａ側の回路構造部２０の観測を防止することが可能となる。
【００５８】
以上説明したように、第１実施形態乃至第４実施形態の本発明回路１００〜１０２に対して、第５乃至第７の実施形態における半導体基板４の裏面４ｂ側の赤外線入射対策の何れか１つを、個別に適用しても良いが、これらを任意に組み合わせて、適用しても構わない。
【００５９】
〈第８実施形態〉
図１７に、本発明の第８実施形態に係るＩＣカード５０の平面視構成の一例を示す。ＩＣカード５０は、上記第１乃至第７実施形態に係る本発明装置１００〜１０５を含むＩＣカードモジュール５２をＩＣカード５０の筐体内に封止して形成されている。尚、図１７に例示したＩＣカードは非接触インターフェースを具備するためにアンテナ５１も該筐体内に封止されている。かかる構成によって、上記第１乃至第７実施形態に係る本発明装置１００〜１０５を用いることで、本発明装置１００〜１０５自体の不正行為目的の回路解析を防止するとともに、ウウェハの反りを抑制した電気的特性の劣化を伴わずに薄型化が可能となるため、薄型高性能で、回路情報の読み出しが極めて困難なＩＣカード５０の提供が可能となる。
【００６０】
以上、詳細に本発明に係る半導体集積回路に説明したが、上記各実施形態で例示した遮光膜パターンは一例であり、各実施形態のパターン形状に限定されるものではない。また、半導体集積回路の構造において、膜厚等の各部の寸法や、材質等は、上記各実施形態で例示したものに限定されるものではなく、適宜、本発明の技術的思想の範囲内で変更可能である。
【図面の簡単な説明】
【００６１】
【図１】本発明に係る半導体集積回路の第１実施形態における断面構造例を模式的に示す部分断面図
【図２】本発明に係る半導体集積回路の第１実施形態における遮蔽膜パターンの一例を示す部分平面図
【図３】本発明に係る半導体集積回路の第１実施形態における遮蔽膜パターンの他の一例を示す部分平面図
【図４】本発明に係る半導体集積回路の第１実施形態における他の断面構造例を模式的に示す断面図
【図５】本発明に係る半導体集積回路の第２実施形態における遮蔽膜パターンの一例と平面視構造を示す部分平面図
【図６】従来の半導体集積回路における平面視構造例を模式的に示す部分平面図
【図７】従来の半導体集積回路における断面構造例を模式的に示す部分断面図
【図８】本発明に係る半導体集積回路の第２実施形態における平面視構造例を模式的に示す部分平面図
【図９】本発明に係る半導体集積回路の第２実施形態における断面構造例を模式的に示す部分断面図
【図１０】本発明に係る半導体集積回路の第３実施形態における断面構造例を模式的に示す部分断面図
【図１１】本発明に係る半導体集積回路の第３実施形態における下層遮蔽膜の遮蔽膜パターンの一例を示す部分平面図
【図１２】本発明に係る半導体集積回路の第３実施形態における下層遮蔽膜の遮蔽膜パターンの他の一例を示す部分平面図
【図１３】本発明に係る半導体集積回路の第４実施形態における断面構造例を模式的に示す部分断面図
【図１４】本発明に係る半導体集積回路の第５実施形態における断面構造例を模式的に示す部分断面図
【図１５】本発明に係る半導体集積回路の第６実施形態における断面構造例を模式的に示す部分断面図
【図１６】本発明に係る半導体集積回路の第７実施形態における断面構造例を模式的に示す部分断面図
【図１７】本発明に係るＩＣカードの一実施形態における平面視構成の一例を模式的に示す部分平面図
【図１８】従来の半導体集積回路における平面視構造の一例を示す平面図
【図１９】従来の半導体集積回路における断面構造の一例を示す断面図
【符号の説明】
【００６２】
１      遮蔽膜
１ａ    上層遮蔽膜
１ｂ    下層遮蔽膜
１ｃ    裏面遮蔽膜
２ａ    信号出力用のボンディングパッド
２ｂ    電源電圧供給用ボンディングパッド
２ｃ    設置電位供給ボンディングパッド
４      半導体基板
４ａ    半導体基板の表面（主面）
４ｂ    半導体基板の裏面
７      層間絶縁膜
９      遮蔽部
１０    連続遮蔽部
１０ａ  第１の連続遮蔽部
１０ｂ  第２の連続遮蔽部
１１    独立遮蔽部
１２    開口部
１２ａ  独立開口部
１２ｂ  連続開口部
１４    接続層
１６    金属配線
１９    保護膜
２０    回路構造部
２１    回路素子部
３３    第１の電源パッド
３４    第２の電源パッド
３５    分離用スペース
４０    第１の回路ブロック
４１    第２の回路ブロック
４３    第１の電源配線
４４    第２の電源配線
４５    第１の接続層
４６    第２の接続層
４７    回路ブロック間スペース
４７ａ  従来例における回路ブロック間スペース
５０    ＩＣカード
５１    アンテナ
５２    ＩＣカードモジュール
５５    結晶欠陥
１００〜１０５  本発明に係る半導体集積回路
Ｌ      繰り返しパターンのピッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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