(57)【要約】【課題】ウエハレベルで製造できる小型の半導体装置において、半導体素子とプリント回路基板との熱膨張差による歪みに対し、外部端子の信頼性が高く、かつ配線の静電容量を低減して電気的性能に優れた半導体装置を実現する。【解決手段】低弾性で厚い応力緩和層５が半導体素子１と配線７及びランド６との間に介在することにより半導体素子１とプリント回路基板１０との熱膨張差による歪みを吸収して外部端子９の信頼性を向上し、厚い応力緩和層５が介在することにより配線７と半導体素子１の内部配線との間の静電容量を低減して電気的性能を向上する。応力緩和層５が形成されない素子電極２周囲も、配線７と半導体素子１との間に絶縁膜４が介在することでこの部分の静電容量を低減する。プリント回路基板１０側のランド１１が外部端子９内部に突出しランド１１を小型化することで外部端子９の信頼性をさらに向上し外部端子９を狭ピッチ化できる。【選択図】      図５
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【特許請求の範囲】
【請求項１】
半導体素子と、この半導体素子と外部との電気的接続を行うための導電性のランドと、このランド上に開口部を有し、最表面に形成される表面保護膜と、上記ランドに接合される外部端子を少なくとも有する半導体装置を、外部端子接合用の導電性のランドと、このランド上に開口部を有する表面保護膜を少なくとも有するプリント回路基板に、上記外部端子を介して接続した半導体装置の実装構造体において、
上記半導体装置側では、上記表面保護膜の開口部が上記ランドの端部よりも内側に形成され、上記プリント回路基板では、上記ランドが上記表面保護膜の開口部端部よりも内側に形成され、かつ半導体装置側の表面保護膜の開口部の径よりも、プリント回路基板側のランドの径の方が小さいことを特徴とする半導体装置の実装構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に電気的に接続した外部端子を有する小型の半導体装置と、その半導体装置をプリント回路基板に実装した半導体装置の実装構造体とに関する。
【背景技術】
【０００２】
近年、携帯端末の普及などにより半導体装置を搭載した機器の小型軽量化が進む中で、小型化に対応した半導体装置の開発が必要になっている。
【０００３】
そのため、半導体装置のサイズを、できるだけ半導体素子のサイズに近づけようとする技術がある。このような技術による半導体装置のパッケージを一般にＣＳＰ（チップサイズパッケージまたはチップスケールパッケージの略称）と呼ぶ。
【０００４】
ＣＳＰの代表的な構造においては、半導体素子の面内に金属バンプを配置し、この金属バンプを介してプリント回路基板に半導体素子が実装される。金属バンプの材質としては、はんだが最も一般的である。
【０００５】
このように、ＣＳＰを基板に実装した実装構造体では、温度変化が与えられると、半導体素子と基板との線膨張係数差に起因した熱変形量差が生じ、半導体素子と基板とに挟まれたはんだバンプに熱歪みが繰り返し発生して、はんだバンプが疲労破壊してしまう。そのため、温度サイクル試験におけるはんだ接続部の寿命確保が問題となる。
【０００６】
はんだの寿命について考慮されたＣＳＰの従来例としては、例えば、特許文献１において、半導体素子の回路形成面に柔軟材（エラストマ樹脂）を介して外部端子付きのテープを設け、外部端子と半導体素子の電極とを電気的に接続した構造のＣＳＰが記載されている。柔軟なエラストマ樹脂が変形することにより熱歪みを吸収するため、はんだバンプに発生する歪みを低減し、寿命を向上することができる。
【０００７】
また、特許文献２では、スルーホールを設けたセラミック基板に半導体素子を搭載し、セラミック基板の反対面に電極を設け、プリント回路基板に実装する構造が記載されている。実装するプリント回路基板に比べて線膨張係数が小さいセラミック基板を介することにより、半導体素子とプリント回路基板との間の線膨張係数差を吸収し、はんだバンプの寿命を確保する。
【０００８】
半導体素子は一枚のウエハ上に一度に多数形成されるが、上記のＣＳＰの例は、いずれもウエハから切り出した後の、一つ一つの半導体素子ごとに加工することを前提としたものである。
【０００９】
近年、ウエハの状態のままで、多数の半導体素子に対してパッケージングを行うことにより、より低コストで、半導体素子と同サイズの小型の半導体装置を製造するための技術開発が行われてきている。
【００１０】
ウエハ状態のままで製造できるＣＳＰの例が、非特許文献１に提案されている。この文献に記載の半導体装置は、半導体素子上に再配線を形成し、再配線上に約１００μｍの高さの金属製のビヤポストを形成し、ビヤポストの周囲を樹脂で封止し、ビヤポスト上面にバリヤーメタル層を介して金属バンプを形成している。封止樹脂が半導体素子とプリント回路基板との線膨張係数差を緩和し、金属バンプ接続部に発生する応力を低減する。
【００１１】
また、特許文献３において開示されている半導体装置では、半導体素子主面上に、素子電極が配置されている電極配置領域を開口させた低弾性率層を形成し、低弾性率層上に外部電極となるランドを形成し、素子電極の上のパッドとランドと両者を接続する金属配線とを一体化した金属配線パターンが構成され、表面をソルダーレジストで覆い、ランド上を開口して金属ボールを接合している。
【００１２】
上記構成においては、低弾性率層の変形により熱応力を吸収できる。また、低弾性率層の開口部付近の端部が斜面状になるように加工されているため、金属配線への応力集中を回避し、断線を防止できる。
【００１３】
また、半導体素子主面上のパッド以外の領域に、半導体素子を保護するためのパッシベーション膜をさらに設けても良い。この従来技術は、十分に低弾性で厚い低弾性率層を用いれば、上述の封止樹脂を用いた構造に比べて応力緩和機能が高いと考えられる。
【００１４】
なお、同様の構造で、半導体素子と低弾性率層との間に、両者の線膨張係数の間の線膨張係数を有する樹脂層を介在させることにより、半導体素子と低弾性率層との間の剥離を防止する構造について、特許文献４に記載がある。
【００１５】
【特許文献１】特表平６−５０４４０８号公報
【特許文献２】特開平６−２２４２５９号公報
【特許文献３】特開平１１−５４６４９号公報
【特許文献４】特開平１１―２０４５６０号公報
【非特許文献１】日経マイクロデバイス１９９８年４月号「チップサイズ実装の本命候補ＣＳＰを安く作る方法が登場」（１６４ページ〜１６７ページ）
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、上記従来の半導体装置においては、以下のような問題があると考えられる。
【００１７】
上記特許文献３に記載の従来の半導体装置では、低弾性率層の弾性変形によって、半導体素子と実装基板との熱膨張差による応力を吸収するが、これにより金属バンプの信頼性を十分に確保するには、低弾性率層は十分に厚くする必要があると考えられる。
【００１８】
上記従来の半導体装置においては、厚さは１０〜１５０μｍであることが望ましいとしている。また、開口部の形成は、低弾性率層を平坦に形成した後に、例えば、散乱光を用いて露光を行い、開口部の側面が垂直では無く斜面状になるようにする。
【００１９】
しかしながら、こうした加工を、例えば、厚さ１００μｍ以上の厚い膜に対して行おうとすると、側面の形状を制御し、また底部の開口端を微細な素子電極の端部に近い寸法に制御するためには、非常に高精度な加工技術を要する。
【００２０】
この従来における半導体装置をウエハレベルで製造することを考えると、厚い低弾性率層をウエハ全面に形成した段階で、ウエハが大きく反ってしまい、反ったウエハ上の全てのチップに対して、上述した高精度な加工を施すのは困難である。
【００２１】
また、ウエハレベルで製造するＣＳＰにおける別の課題として、電気的特性の問題がある、ウエハレベルで製造する場合、ウエハの反りの問題などから、あまり厚い樹脂膜を形成しにくいため、パッケージの配線と半導体素子との間に介在する絶縁層の厚さが薄くなりやすく、配線容量が大きくなりやすい。
【００２２】
配線容量が増大すると、信号線に大きなノイズが発生し、デバイスが誤動作する恐れがある。よって、いかにパッケージ配線と半導体素子表面との間の絶縁層の厚さを確保するかが課題となる。
【００２３】
また、特許文献４記載の技術は、半導体チップと低弾性率層との間に樹脂層が介在する半導体装置についてのものであり、半導体チップと低弾性率層との弾性率および線膨張係数の差が大きいために、両者の界面に応力が集中して、亀裂や剥離が起こるのを防ぐために、半導体チップと低弾性率層との間の弾性率および線膨張係数を有する樹脂膜を介在させて、応力を緩和するというものである。
【００２４】
上記特許文献４記載の半導体装置における樹脂膜は、素子電極配置領域に開口部を有し、その開口部端部は、低弾性率層の開口部端部と比較して、素子電極中央部から見てほぼ同じ位置か、あるいは遠い位置にあるため、素子電極周囲で配線がパッシベーション膜上に直接形成されている。
【００２５】
このように、配線がパッシベーション膜上に直接形成されると、パッシベーション膜は、無機の膜であり厚く形成することは困難であるため、この配線とパッケージ配線との間の静電容量が大となってしまう。
【００２６】
これでは、今後、半導体装置の動作が高速となった場合に、半導体装置の配線とパッケージ配線との間の静電容量により、誤動作が生じる恐れがある。
【００２７】
また、上記従来の半導体装置では、外縁部において、半導体素子端部と低弾性率層およびソルダーレジストの端部とが一致した形状となっている。そのため、この半導体装置をウエハレベルで製造したときに、最後にダイシングをしてウエハから一つ一つの半導体装置に切り出す際に、硬さが大きく異なる樹脂膜と半導体素子とを同時に切断することになる。すると、樹脂膜と半導体素子との界面付近がダメージを受け、半導体素子にクラックが発生したり、界面が剥離したりする恐れがある。
【００２８】
本発明の目的は、上記課題を解決し、信頼性が高く、かつ電気的特性にも優れ、ウエハレベルで製造可能な半導体装置および半導体装置の実装構造体を実現することである。
【課題を解決するための手段】
【００２９】
上記目的を達成するため、本発明の半導体装置は基本的に以下のように構成される。
（１）半導体素子と、この半導体素子と外部との電気的接続を行うための導電性のランドと、このランド上に開口部を有し、最表面に形成される表面保護膜と、上記ランドに接合される外部端子を少なくとも有する半導体装置を、外部端子接合用の導電性のランドと、このランド上に開口部を有する表面保護膜を少なくと有するプリント回路基板に、上記外部端子を介して接続した半導体装置の実装構造体において、上記半導体装置側では、上記表面保護膜の開口部が上記ランドの端部よりも内側に形成され、上記プリント回路基板では、上記ランドが上記表面保護膜の開口部端部よりも内側に形成され、かつ半導体装置側の表面保護膜の開口部の径よりも、プリント回路基板側のランドの径の方が小さい。
【００３０】
上記本発明の半導体装置において、パッシベーション膜は半導体素子を保護するために形成される、ＳｉＮ、ＳｉＯ２等の無機の膜であり、厚さはせいぜい１μｍである。
【００３１】
応力緩和層は、縦弾性係数が２０００ＭＰａ程度以下の低弾性の樹脂材料を用い、厚さを４０μｍ程度以上に厚く形成する。半導体装置をプリント回路基板に実装した際の、半導体素子とプリント回路基板との熱膨張差による歪みを、この応力緩和層により吸収できるため、外部端子に発生する歪みを低減し、高い信頼性を実現することができる。
【００３２】
応力緩和層は、印刷法を用いて、素子電極上を除いた部分に塗布して形成する。塗布された段階で既に開口部が形成されているため、開口部を除去する工程が必要なく、よって、上述したような、反ったウエハに対する加工が困難であるといった問題が発生しない。
【００３３】
また、塗布された応力緩和層の開口部の端部は、流動してなだらかな斜面状になる。端部が斜面状になることにより、応力緩和層が厚くても、その段差に配線を形成することが容易となり、また段差部に形成される配線への応力集中が低減して、配線の信頼性が高い。
【００３４】
一方で、端部が流動して斜面状になる部分は比較的距離が大きいので、開口部の寸法を高精度に制御することは困難である。素子電極上を確実に開口するため、応力緩和層の開口部端部は、素子電極から十分に離れた位置に形成する必要がある。
【００３５】
このとき、素子電極付近の応力緩和層が形成されない部分、および応力層緩和層の斜面の比較的裾野に近い部分では、配線と半導体素子表面との距離が小さくなるため、この部分の配線の静電容量の増大が懸念される。
【００３６】
そこで、本発明では、応力緩和層とパッシベーション膜との間に介在する絶縁膜を形成し、素子電極付近においても、配線と半導体素子表面との間にこの絶縁膜を介在させることにより、配線容量の増大を防ぎ、電気的特性に優れた半導体装置を実現する。
【００３７】
絶縁膜の厚さは、半導体装置に要求される電気的特性レベルに合わせて調整すればよく、３〜２０μｍ程度にする。素子電極上において、絶縁膜の開口部はパッシベーション膜の開口部よりも内側に形成する。
【００３８】
これにより、素子電極上から引出される配線は、パッシベーション膜上を経ずに、すぐに絶縁膜上に立ち上がるため、電気的特性上有利である。また、パッシベーション膜の開口部を内側にすると、パッシベーション膜の端部が絶縁膜の端部から突き出た形状となるため、この部分で配線に応力集中が起こり、断線することが懸念されるためである。また、微細な素子電極上に開口部を形成する必要があるため、絶縁膜の開口部には、例えばフォトリソグラフィなどの高精度な加工法を用いる。
【００３９】
本発明の半導体装置における絶縁膜は、素子電極付近の配線と半導体素子表面との間に介在し、配線の静電容量を低減するために形成されるものである。
【００４０】
本発明の半導体装置はウエハレベルでの製造を可能にするものであり、例えば、次のようなプロセスにより製造することができる。
【００４１】
多数の半導体素子が形成されたウエハ表面に、パッシベーション膜が形成され、素子電極上が開口している。その上に、まず、絶縁膜となる感光性の樹脂材料をスピンコートによりウエハ一面に塗布し、素子電極上にフォトリソグラフィを用いて開口部を形成する。
【００４２】
次に、応力緩和層となる樹脂材料を、印刷によりウエハ一面に塗布する。印刷時に用いるスクリーンマスクは、素子電極形成領域をマスクするパターンを有し、印刷と同時に素子電極形成領域に開口部が形成される。応力緩和層の端部が流動して斜面状になるまで放置した後、乾燥する。
【００４３】
次に、応力緩和層上のランドおよび素子電極からランドに連なる配線を、薄膜プロセスを用いてウエハ一面に一括して形成する。ウエハ一面にスパッタリングにより金属種膜を形成し、その上にフォトレジストをスピンコートで塗布して、フォトリソグラフィにより配線およびランドのパターンを開口し、そのレジストパターンをガイドに、電気メッキにより配線およびランドを形成し、フォトレジストを剥離して、金属種膜をエッチングにより除去すると、電気メッキした部分が残り、配線とランドとが形成される。
【００４４】
次に、表面保護膜となる感光性の樹脂材料を、ウエハ一面にスピンコートや印刷等により形成し、フォトリソグラフィでランド上に開口部を形成する。次に、はんだボールをランド上の開口部にマスクを用いて搭載し、リフローにより溶かして、ランドに接合する。最後に、ダイシングして、一つ一つの半導体装置に切り出す。
【００４５】
このように、本発明の半導体装置をウエハプロセスにより形成する場合、最後にダイサーによりウエハを切断し、一つ一つの半導体装置に切り離す必要があるが、カッターで切断するライン（スクライブラインと呼ぶ）上に、絶縁膜、応力緩和層、表面保護膜などの樹脂膜が存在すると、硬さが大きく異なる樹脂膜と半導体素子とを同時に切断することになる。すると、樹脂膜と半導体素子との界面が剥離したり、界面付近で半導体素子にクラックが入るなどのダメージが発生する恐れがある。
【００４６】
そこで、本発明の半導体装置では、好ましくは、半導体装置の端部において、絶縁膜、応力緩和層、表面保護膜の端部が、半導体素子の端部よりも内側になるように形成する。こうすることにより、スクライブエリアに樹脂膜が存在しないようにして、ダイシング時のダメージを低減することができる。
【００４７】
本発明の半導体装置は、半導体素子主表面が、厚い応力緩和層により覆われているため、半導体デバイスの誤動作の原因となる恐れのある、はんだバンプから発生するα線や、外部から侵入してくる光を遮ることができ、α線や光に対して信頼性の高い半導体装置である。
【００４８】
しかしながら、素子電極形成領域付近には応力緩和層がないため、この部分からのα線および光の侵入が問題になる。本発明の半導体装置では、素子電極形成領域には絶縁膜が形成されているため、絶縁膜によってある程度α腺および光を遮ることができる。
【００４９】
また、絶縁膜の厚さが不十分な場合には、好ましくは、表面保護膜の厚さを、素子電極形成領域上において、応力緩和層の平坦部上よりも厚く形成することにより、絶縁膜と表面保護膜とを合わせて、α線および光を遮るのに必要な厚さを確保する。
【発明の効果】
【００５０】
本発明によれば、信頼性が高く、かつ電気的特性にも優れ、ウエハレベルで製造可能な半導体装置の実装構造体を実現することができる。
【００５１】
つまり、本発明は、ウエハ状態のまま製造することが可能な小型の半導体装置の構造に関するものであり、低弾性で厚い応力緩和層が半導体素子と配線およびランドとの間に介在することにより、温度サイクルにおける半導体素子とプリント回路基板との熱膨張差によるひずみを吸収して外部端子の信頼性を向上するとともに、配線と半導体素子内部配線との間の静電容量を低減して電気的性能を向上することができる。
【００５２】
さらに、応力緩和層が形成されない素子電極周囲においても、配線と半導体素子との間に絶縁膜が介在することにより、この部分の静電容量を低減するよう考慮されている。
【００５３】
また、本発明の半導体装置をプリント回路基板に実装した実装構造体において、プリント回路基板側のランドが外部端子の内部に突出した構造とし、このランドを小径化することにより、外部端子の信頼性をさらに向上し、かつ外部端子を狭ピッチ化できる。
【発明を実施するための最良の形態】
【００５４】
以下、本発明の実施形態を添付図面を用いて説明する。  
本発明の半導体装置の第１の実施形態を、図１、図２を用いて説明する。図１は第１の実施形態を示す断面図、図２は第１の実施形態において、部分的に外部端子と表面保護膜を取り除いた状態を示す平面図である。
【００５５】
本発明の第１の実施形態の半導体装置１４は、半導体素子１と、半導体素子１の表面に形成されている素子電極２と、半導体素子１の表面に形成され素子電極２上に開口部を有するパッシベーション膜３と、パッシベーション膜３上に、素子電極２表面が露出するように形成された絶縁膜４と、素子電極２が露出するように絶縁膜４上に形成された応力緩和層５と、応力緩和層５上に形成された導電性のランド６と、素子電極２とランド６とを接続する導電性の配線７と、半導体装置１４の最表面に形成され、ランド６上に開口部を有する表面保護膜８と、ランド６に接合された導電性の外部端子９とを備えている。
【００５６】
パッシベーション膜３、絶縁膜４、応力緩和層５にそれぞれ形成される開口部の端部は、素子電極２の中央からの距離において、絶縁膜４、パッシベーション膜３、応力緩和層５の順に近くになるように形成される。
【００５７】
半導体素子１は、内部にキャパシタなどのデバイス構造やそれらを接続する配線層や絶縁層などが多数形成されているもので、外部と電気的接続をするための素子電極２を表面に有し、素子電極２上に開口部を有する薄い無機のパッシベーション膜３で覆われている。
【００５８】
本発明の第１の実施形態は、素子電極２が半導体素子１の中央部に１列に配列されている場合の例で示している。
【００５９】
本発明の半導体装置では、外部端子９の接続用のランド６は、応力緩和層５の上に形成されており、すべての外部端子９の直下には、半導体素子１との間に応力緩和層５が介在する。応力緩和層５は、弾性率が小さい材料で、厚く形成されており、これにより、本発明の第１の実施形態の半導体装置をプリント回路基板に実装して使用したときの、半導体素子１とプリント回路基板との熱膨張差に起因する熱歪みを、応力緩和層５の変形により吸収し、外部端子９の、温度サイクルに対する寿命を向上することができる。
【００６０】
また、応力緩和層５の開口部端部は、なだらかな斜面状に形成されている。そのため、端部が垂直な場合と比べて、厚い応力緩和層５の段差への配線形成が容易であり、かつ段差部に形成された配線への応力集中を低減できるので、配線の信頼性が高い。
【００６１】
厚い応力緩和層５に開口部を形成し、かつ開口部端部を斜面状にするために、本発明の半導体装置では、応力緩和層を印刷法を用いて形成する。印刷時に用いるスクリーンマスクに、素子電極２の形成領域上をマスクするパターンを形成しておくことで、印刷と同時に開口部が形成され、かつ、端部は印刷後に流動して、自然に斜面状になる。
【００６２】
本発明の半導体装置をウエハレベルで製造する場合、例えば、応力緩和層をウエハ一面に平坦に形成した後、開口部をフォトリソグラフィなどで除去加工する方法を用いると、平坦に形成した段階でウエハが大きく反ることが懸念され、除去加工を高い精度で行うことが困難である。また、端部をなだらかな斜面状に形成するのは難しい。
【００６３】
そこで、印刷法を用いることにより、材料の塗布と同時に開口部が形成されるために、上述のウエハの反りの問題がなく、斜面も効率的に形成できる。また、除去加工の工程が省けるために、コスト低減が図れる。
【００６４】
絶縁膜４は、絶縁性の樹脂材料からなり、配線７と半導体素子１表面との間に介在して、両者の間の静電容量を低減する目的のために形成される。
本発明の半導体装置のように、半導体素子上に薄膜を積層して作る半導体装置では、半導体装置の配線と半導体素子内部の配線との近接により、両者の間の静電容量が増大し、信号線に発生するノイズが大きくなり、デバイスが誤動作を起こすことが懸念される。
【００６５】
本発明の半導体装置においては、配線７の大部分は、半導体素子１との間に厚い応力緩和層５が介在するため、この部分の静電容量は小さくすることができる。しかしながら、応力緩和層５を上述のように印刷法により形成するため、端部が流動して斜面状になる部分が比較的大きく、端部の位置を高精度に制御することが難しいため、素子電極２上を確実に開口するために、応力緩和層５の端部は素子電極２から十分に離れた位置に形成することになる。
【００６６】
そのため、素子電極２付近の、応力緩和層５が形成されない部分と、応力緩和層５の斜面の裾野に近い部分においては、配線７と半導体素子１との距離が小さくなり、この部分の配線容量の増大が懸念される。
【００６７】
そこで、素子電極２付近において、配線７と半導体素子１との間に介在するように絶縁膜４を形成することにより、この部分の配線容量を低減し、電気的特性に優れた半導体装置を実現することができる。
【００６８】
絶縁膜４の開口部は、パッシベーシション膜３の開口部よりも内側に形成する。これにより、素子電極上から引き出される配線は、パッシべーション膜３上を経ずに、すぐに絶縁膜４上に立ち上がるため、電気的特性上有利である。また、パッシベーション膜３の開口部を内側にすると、パッシベーション膜３の端部が絶縁膜４の端部から突き出た形状となるため、この部分で配線７に応力集中が起こり、断線することが懸念されるためである。
【００６９】
絶縁膜４は、厚いほど静電容量の低減効果が高いが、微細な素子電極２上に開口部を加工する必要があり、例えば、フォトリソグラフィのような高精度の加工法を用いるため、応力緩和層５ほどには厚く形成しない。半導体装置に要求される電気的特性のレベルに応じて、例えば３〜２０μｍ程度の間で厚さを調整すればよい。
【００７０】
ここで、外部端子から発生するα線や、外部環境から侵入する光が、半導体素子に到達すると、デバイスの誤動作の原因になる場合がある。本発明の半導体装置では、厚い応力緩和層５によって、α線や光を十分に遮蔽することができる。
素子電極２付近では、応力緩和層５が無いか、斜面状で薄くなっているが、この部分では、絶縁膜４が形成されており、表面保護膜８と合わせた厚さでα線及び光を遮蔽する。
【００７１】
ここで、表面保護膜８の形成工程において、スピンコートや印刷などによって材料を塗布する方法を採用すると、素子電極２付近の開口部には、応力緩和層５の平坦部よりも多めに材料が流れ込んで、応力緩和層５の平坦部上よりも、表面保護膜８の厚さが厚くなり、素子電極２付近の樹脂膜の薄さを補うことができる。
【００７２】
以上のように、α線と光の遮蔽効果の高い半導体装置を実現することができる。
【００７３】
本発明の半導体装置は、外部端子９の形成までの製造プロセスを、ウエハレベルで行うことが可能であり、それにより、製造プロセスのコストを低減することができる。
【００７４】
ウエハレベルでの製造プロセスを用いる場合、外部端子９まで形成してから、ウエハを切断する必要がある。半導体素子１は、材料としては、例えば、Ｓｉを主とするもの、あるいは、ＧａＡｓ、ＩｎＰのような化合物半導体の場合があるが、こうした半導体素子を切断する際に、切断するスクライブライン上に、絶縁膜４、応力緩和層５、表面保護膜８といった樹脂膜が存在して、これらを硬い半導体素子１と同時に切断すると、端部に切断時のダメージが発生し、半導体素子１の端部にクラックが発生したり、半導体素子１と樹脂膜との間に剥離が起こるなどの恐れがある。そのため、好ましくは、半導体装置の端部において、絶縁膜４、応力緩和層５、表面保護膜８を、半導体素子１の端部よりも内側に形成し、スクライブライン上にこれらの樹脂膜が存在しないようにする。
【００７５】
本願発明者等は、第１の実施形態の構造を有する半導体装置が、ウエハ状態での製造が可能で、また高い信頼性を有することを確かめるため、実際に試作を行った。
【００７６】
試作した半導体装置の製造プロセスは、次のようなものである。  
多数の半導体素子を形成したＳｉウエハ上に、感光性の樹脂材料をスピンコートにより塗布した後、フォトリソグラフィを用いて素子電極２上の開口部と、スクライブライン上の樹脂を除去して、絶縁膜４を形成した。
【００７７】
次に、応力緩和層５を、素子電極２付近と、スクライブライン上をマスキングするスクリーンマスクを用いて印刷により塗布し、少し放置した後に乾燥させて、端部に斜面を有する形状に形成した。
【００７８】
次に、前面に金属種膜をＣｒおよびＣｕのスパッタにより形成し、その上に感光性のメッキレジストをスピンコートで塗布して、フォトリソグラフィで配線７およびランド６のパターン部分のレジストを除去し、ＣｕおよびＮｉの電気メッキで配線７およびランド６を形成し、メッキレジストを剥離して、更に配線７およびランド６のパターン部分以外に残った金属種膜をエッチングによって除去する方法により、配線７およびランド６を形成した。
【００７９】
次に、感光性の樹脂材料をスピンコートにより塗布して表面保護膜を形成し、ランド６上の開口部とスクライブライン上の樹脂を除去した。
次に、ランド６上の開口部にフラックスを塗布し、その上に外部端子９としてボール状のはんだ材を置き、リフロー炉によって加熱して、はんだ材を溶融させて、ランド６と接合した。
【００８０】
最後に、ダイシング装置により、ウエハのスクライブライン上を切断し、個々の半導体装置を得た。
【００８１】
なお、製造プロセスおよび構成部材の材料については、上記したものに限られるものではなく、各構成部材を形成する目的が達成でき、その形状が形成できる範囲では、異なる材料およびプロセスが選択される場合もある。
【００８２】
例えば、半導体素子を形成したウエハは、Ｓｉに限らず、ＳｉＧａなどのＳｉ系の化合物や、ＧａＡｓ、ＩｎＰなどの化合物半導体が用いられる場合もある。
【００８３】
素子電極２、第１のランド６、第１の配線７には、銅（Ｃｕ）やアルミ（Ａｌ）、クロム（Ｃｒ）などの材料が単独もしくは複数の材料を用いた合金の状態で用いられ、表面にニッケル（Ｎｉ）、金（Ａｕ）などのメッキを施す場合もある。
【００８４】
絶縁膜４、応力緩和層５、表面保護膜８の材料としては、例えばポリイミド樹脂、ポリイミドアミド樹脂、ポリエーテルイミド樹脂、ポリエーテルアミドイミド樹脂、アクリル変成エポキシ樹脂、ゴムを配合したエポキシ樹脂、シリコーン樹脂などがある。
【００８５】
外部端子９には、例えばＳｎ-Ｐｂ系、Ｓｎ-Ａｇ-Ｃｕ系、Ｓｎ-Ａｇ-Ｃｕ-Ｂｉ系などのはんだ材料を用いる。
【００８６】
図３は、本発明の第１の実施形態の半導体装置を、プリント回路基板に実装した状態での断面図である。  
図３において、プリント回路基板１０は外部端子９の接合用のランド１１を有し、最表面に表面保護膜１３が形成されており、この表面保護膜１３はランド１１上に開口部を有する。導電性の配線１２（図３では大部分を省略して描いている）によって、プリント回路基板１０の内部で、ランド１１間が配線されている。
【００８７】
本願発明者等は、試作評価に先立って、有限要素法によるシミュレーションを用いて、外部端子９の温度サイクル寿命と、応力緩和層５の厚さおよび弾性率との関係を調べた。
【００８８】
その結果を図４のグラフに示す。図４の横軸は応力緩和層５の厚さを示し、応力緩和層５の厚さと縦弾性係数とを変えたときの、外部端子９に発生する相当塑性ひずみ範囲（縦軸）の最大値の変化を示している。
【００８９】
図４から分かるように、応力緩和層５の弾性率を小さく、厚さを厚くするほど外部端子９に発生する歪みは低減し、寿命が長くなることが分かる。ただし、ある一定の信頼性レベルを得るために必要な応力緩和層５の仕様は、半導体素子１のサイズおよび材質、外部端子９のサイズおよび材質、プリント回路基板１０の線膨張係数などによって変わってくる。
【００９０】
半導体素子１のサイズが大きくなるほど、また半導体素子１とプリント回路基板１０との線膨張係数の差が大きくなるほど、また外部端子９のサイズが小さくなるほど、応力緩和層５は、厚くするか、あるいは弾性率を小さくすることが望ましい。
【００９１】
本願発明者等は、試作した半導体装置を試験用の基板に搭載して温度サイクル試験を行い、本発明の半導体装置の信頼性を評価した。半導体素子のサイズは約１０ｍｍ角、外部端子であるはんだボールのサイズは直径約４００μｍ、基板は汎用のＦＲ-４基板を使用し、その線膨張係数は約１５×１０−６／℃である。
【００９２】
−５５〜１２５℃の温度サイクル試験を行った結果、常温（２５℃）での縦弾性係数が約２０００ＭＰａで、平坦部での厚さが約７５μｍの仕様、および縦弾性係数が約９００ＭＰａで厚さが約４０μｍの仕様において、外部端子の寿命が約１０００回となった。
【００９３】
また、縦弾性係数約９００ＭＰａ、厚さ約７０μｍの仕様では、寿命は２５００回程度であった。さらに、応力緩和層５を形成しなかった仕様では、寿命は３５０回程度であった。
【００９４】
これらの結果により、応力緩和層５を形成したことにより、外部端子９の寿命を向上する効果があることが分かり、本発明の半導体装置が高い信頼性を有することが分かった。また、１０００回以上の寿命を得るためには、応力緩和層５の平坦部において４０μｍ程度以上の厚さが必要である。
【００９５】
なお、柔軟な応力緩和層５上に配線７およびランド６が形成される本発明の半導体装置では、応力緩和層５を低弾性にするほど、配線７およびランド６が応力緩和層５の変形に追従して変形するため、これらが破壊することが懸念されるが、上記した試作の仕様では、配線７やランド６の断線は発生せず、本発明の半導体装置によって、配線７およびランド６の信頼性も確保できることが確認できた。  
なお、試作品を実装した基板は、一般に用いられている安価なものである。
【００９６】
本発明の半導体装置は、ピッチの狭い素子電極２から、配線７を引き出すことによりピッチを広げているため、狭ピッチの基板を必要とせず、また応力緩和層５が熱歪みを吸収することにより外部端子９の寿命を向上するため、低熱膨張の基板や、あるいは基板実装後のアンダーフィルなども必要とせず、すなわち、一般的な安価な基板を用いて、はんだリフローのみで実装しても、高い信頼性を有するという特徴がある。
【００９７】
図５は本発明の第２の実施形態である半導体装置を基板に実装した実装構造の断面図である。
【００９８】
この第２の実施形態の構造と図３に示した例の構造との異なるところは、プリント回路基板１０側において、表面保護膜１３に形成した開口部の径が、ランド１１の径よりも大きく、このランド１１に外部端子９を接合した状態では、ランド１１が外部端子９の内部に突出した形状になっていることである。
【００９９】
図６は、ランド１１と表面保護膜１３との関係を示す平面図である。そして、図６の（Ａ）が半導体装置１４側の平面であり、図６の（Ｂ）がプリント回路基板１０側の平面である。図６に示すように、配線７および配線１２は、ランド６およびランド１１との接続部を補強するため、通常、接続部付近を太くする。ここでは、ランドとは円形の部分を示している。
【０１００】
図６の（Ａ）に示すように、半導体装置１４側では、表面保護膜８の開口部８ａは、ランド６上に、ランド６端部よりも内側に形成され、表面保護膜８の開口部の径８ｂはランド６の径６ｂよりも小さい。
【０１０１】
一方、図６の（Ｂ）に示すように、プリント回路基板１０側では、ランド１１が表面保護膜１３の開口部１３ａの端部よりも内側に形成され、ランド１１の径１１ｂは、表面保護膜１３の開口部の径１３ｂよりも小さい。
【０１０２】
温度サイクルによる外部端子９の破壊は、外部端子９の内部において、歪みの集中するランド６あるいはランド１１との接続部付近で発生する。図５に示した第２の実施形態のように、プリント回路基板１０側でランド１１が外部端子９内に突出する形状にすると、その接続部付近の剛性は、半導体装置１４側のランド６との接続部付近よりも相対的に高くなる。
【０１０３】
半導体装置１４側とプリント回路基板１０側との接続部付近の剛性のバランスが悪いと、一方に歪みが集中して破壊までの寿命が低下してしまうため、両側の剛性のバランスをとることが望ましい。
【０１０４】
そのため、プリント回路基板１０側のランド１１の径１１ｂを、半導体装置１４側の表面保護膜８の開口部の径８ｂよりも小さくし、両接続部の剛性のバランスをとる。
【０１０５】
以上の構成により、図３に示すような、半導体装置１４側とプリント回路基板１０側ともにランドが外部端子９内に突出しない構造よりも、外部端子９の寿命が向上する。
【０１０６】
本願発明者等の実験によれば、試作品の温度サイクル試験における外部端子９の寿命は、複数の仕様において１０％ほど向上した。
【０１０７】
また、本発明の第２の実施形態における構成では、図３の例の構成に比べて、基板１０側のランド１１の径１１ｂを小さくすることができるため、隣接するランド１３間の距離を大きくでき、隣接するランド１３間を通る配線１２の本数を増加できる、あるいは配線本数が同じであれば、ランド間隔を狭め、狭ピッチにできるという特徴がある。
【０１０８】
本発明の半導体装置では、配線形成にウエハ工程の延長である薄膜配線形成プロセスを用いるため、微細な加工により狭ピッチ化が可能であるが、プリント回路基板１０側でそれに対応するためには、高価な基板を使わざるを得ないという問題が起きる。本発明の構成は、微細な加工に限界のある安価な基板でも、ピッチをより狭くできる特徴がある。
【０１０９】
図７は本発明の第３の実施形態の半導体装置を示す平面図である。基本的な構造、材料は第１の実施形態と同様であり、この第３の実施形態と第１の実施形態との異なる部分は、図２で示した配線の平面構造であり、図７の例では第１の実施形態との相違を明確に示すために、図２で示した最表面の表面保護膜８、及び外部端子９は省略してある。
【０１１０】
本発明の第３の実施形態における特徴は、半導体素子１上に設けられた電源パッド１７、あるいはグランドパッド１５からそれぞれ引き出された電源配線１８、あるいはグランド配線１６の太さが信号パッド１９から引き出された信号配線２０と比較して著しく太く、かつ図２の例と比較しても両配線領域が占める占有面積が著しく増加している点である。
【０１１１】
この太線化の主たる目的は、電源、グランド配線抵抗の低減ばかりでなく、両配線の少なくとも一方が必ず各信号配線２０と近接することにある。これにより、信号線に数百ＭＨｚ以上の高周波信号が流れた場合に発生する同時切り替えノイズ等の各種電磁ノイズを低減できる効果がある。
【０１１２】
図８は本発明の第４の実施形態である半導体装置を示す平面図である。基本的な構造、材料は第１の実施形態と同様であり、第１の実施形態と異なる部分は、図２に示す第１の実施形態では、素子電極２が半導体素子の中央部に配列されていたのに対し、第４の実施形態では、素子電極２が半導体素子の周辺部に配置されていることである。
【０１１３】
第１の実施形態の構造は、外部端子９の数が数十程度で相対的に少ないメモリ系製品に適しており、一方、本発明の第４の実施形態の構造は、外部端子９の数が数百以上のマイコンやロジックＬＳＩ系製品に適している。
【０１１４】
本発明の第４の実施形態においても、素子電極２付近のパッシベーション膜３、絶縁膜４、応力緩和層５の開口部の位置関係は、第１の実施形態の場合と同様である。また、応力緩和層５は周囲が斜面状になるように形成され、斜面の端部が素子電極２にかからないように離した位置に形成する。
【０１１５】
絶縁膜４の開口部は、パッシベーション膜３の開口部よりも内側に形成し、素子電極２から引き出される配線７が、すぐに絶縁膜４上に立ち上がるようにする。
【０１１６】
また、本発明の第４の実施形態においても、第１の実施形態の場合と同様に、樹脂層の端部を半導体素子１の端部より内側に形成することにより、ダイシングのダメージを低減できる。また、表面保護膜８を素子電極２周辺で厚く形成することにより、α線および光の遮蔽に対して優れた半導体装置を実現することができる。
【０１１７】
また、プリント回路基板１０に実装する際に、ランドと表面保護膜との関係を第２の実施形態のように構成することにより、外部端子９の信頼性を向上し、かつ外部端子９を狭ピッチ化することができる。
【０１１８】
さらに、第３の実施形態のように、電源配線およびグランド配線を太線化することにより、電磁ノイズに対する信頼性を向上することができる。
図９は本発明の第５の実施形態による半導体装置を示す平面図である。この第５の実施形態は、第４の実施形態と同様に、素子電極２が半導体素子の周辺部に配置されているが、第４の実施形態と異なるのは周辺の４辺のうち対向する２辺に素子電極２が配置されている点である。その他の部分は第４の実施形態と第５の実施形態とは同様となっている。
【０１１９】
以上のように、本発明の第１、第４、第５の実施形態において、素子電極２の配置が、それぞれ異なる構造について説明したが、本発明の半導体装置において、素子電極２の配置は、これら第１、第４、第５の実施形態に限られるものではない。
【０１２０】
上述した以外の配置の場合においても、第１の実施形態の説明において述べたように、素子電極２の付近で、配線７とパッシベーション３との間に絶縁膜４が介在するように構成しても、本発明の効果を得ることができる。
【０１２１】
また、本発明の半導体装置は、プリント回路基板に複数実装されてもよい。例えば、本発明の半導体装置の構造を適用したメモリー製品を複数個実装して、より容量の大きいメモリーモジュールを構成したり、また、メモリーやマイコンなど、異なる機能を持つ半導体装置を複数実装することにより、より複雑な機能を持ったモジュールを実現することができる。
【０１２２】
その一例として、図１０に本発明の第６の実施形態である半導体装置の実装構造の平面図を示す。これは、プリント基板上に同種のメモリー製品を８個実装した場合の例であり、単体のメモリー容量の８倍の容量を持つメモリーモジュールを実現する。
【０１２３】
このように、本発明の半導体装置を複数実装した実装構造においては、それぞれの半導体装置が内部に応力緩和層を有するため、温度サイクルに対する外部端子の信頼性が高い。そのため、半導体装置とプリント回路基板との間をアンダーフィル樹脂で封止して外部端子を補強する必要がない。
【０１２４】
アンダーフィル実装を用いると、アンダーフィルした半導体装置が不良であった場合、取り替える（リペアする）ことができないため、実装した基板に加え、その前に実装した他の良品チップをも無駄にしてしまう恐れがある。
【０１２５】
これに対して、本発明の半導体装置によってモジュールを構成すると、半導体装置がリペア可能なので、上述したような問題がない。
【図面の簡単な説明】
【０１２６】
【図１】本発明の第１の実施形態の半導体装置を示す概略断面図である。
【図２】本発明の第１の実施形態の半導体装置の概略平面図である。
【図３】本発明の第１の実施形態の半導体装置をプリント回路基板に実装した実装構造体を示す概略断面図である。
【図４】応力緩和層の縦弾性係数および厚さと、外部端子に発生する歪みとの関係を示すグラフである。
【図５】本発明の第２の実施形態である半導体装置の基板実装構造を示す概略断面図である。
【図６】本発明の第２の実施形態において、ランドと表面保護膜の開口部との関係を示す平面図である。
【図７】本発明の第３の実施形態である半導体装置を示す平面図である。
【図８】本発明の第４の実施形態である半導体装置を示す平面図である。
【図９】本発明の第５の実施形態である半導体装置を示す平面図である。
【図１０】本発明の第６の実施形態である半導体装置の基板実装構造を示す平面図である。
【符号の説明】
【０１２７】
１              半導体素子
２              半導体素子の素子電極
３              パッシベーション膜
４              絶縁膜
５              応力緩和層
６              ランド
６ｂ            ランドの径
７              配線
８              表面保護膜
８ａ            表面保護膜の開口部
８ｂ            表面保護膜の開口部の径
９              外部端子
１０            プリント回路基板
１１            ランド
１１ｂ          ランドの径
１２            配線
１３            表面保護膜
１３ａ          表面保護膜の開口部
１３ｂ          表面保護膜の開口部の径
１４            半導体装置
１５            グランドパッド
１６            グランド配線
１７            電源パッド
１８            電源配線
１９            信号パッド
２０            信号配線
【図１】
2005094040.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005094040.tif 000009
【図８】
2005094040.tif 000010
【図９】
2005094040.tif 000011
【図１０】
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