(57)【要約】【課題】クロックスキューを低減することができ、又、配線リソースを有効に活用することができる半導体集積回路装置及びその製造方法を提供すること【解決手段】半導体集積回路装置１００は、クロック信号ＣＬＫが入力されるクロック入力部３１と、マトリックス状に配置される複数の単位チップ領域４０と、そのクロック入力部３１と複数の単位チップ領域４０を接続する第一クロック配線網３０とを備える。また、その複数の単位チップ領域４０の各々は、異なる遅延量だけ信号を遅延させる複数の遅延調整セル５５を備える。クロック信号ＣＬＫは、第一クロック配線網３０を介して複数の単位チップ領域４０のそれぞれへ分配され、複数の遅延調整セル５５を介して複数の機能回路７０、１３０に同位相で分配される。【選択図】      図３
2005252048.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号が入力されるクロック入力部と、
マトリックス状に配置される複数の単位チップ領域と、
前記クロック入力部と前記複数の単位チップ領域を接続する第一クロック配線網と
を具備し、
前記複数の単位チップ領域の各々は、異なる遅延量だけ信号を遅延させる複数の遅延調整セルを備え、
前記クロック信号は、前記第一クロック配線網を介して前記複数の単位チップ領域のそれぞれへ分配され、前記複数の遅延調整セルを介して複数の機能回路に同位相で分配される
半導体集積回路装置。
【請求項２】
複数の機能回路とクロック信号が供給されるクロック配線とを備える第一配線層と、
前記複数の機能回路と前記クロック配線とを接続する接続配線を備える第二配線層と
を具備し、
前記第一配線層は、
マトリックス状に配置される複数の単位チップ領域と、
前記複数の単位チップ領域に接続された前記クロック配線としての第一クロック配線網と
を備え、
前記複数の単位チップ領域の各々は、異なる遅延量だけ信号を遅延させる複数の遅延調整セルを備え、
前記クロック信号は、前記第一クロック配線網を介して前記複数の単位チップ領域のそれぞれへ分配され、前記複数の遅延調整セル及び前記接続配線を介して前記複数の機能回路に同位相で分配される
半導体集積回路装置。
【請求項３】
請求項２に記載の半導体集積回路装置において、
前記第二配線層は、前記第一配線層の上方に積み重なる
半導体集積回路装置。
【請求項４】
請求項１乃至３のいずれかに記載の半導体集積回路装置において、
前記第一クロック配線網は、前記複数の単位チップ領域間の境界に沿って配置される
半導体集積回路装置。
【請求項５】
請求項４に記載の半導体集積回路装置において、
前記第一クロック配線網の配線パターンは対称的である
半導体集積回路装置。
【請求項６】
請求項４又は５に記載の半導体集積回路装置において、
前記第一クロック配線網の各配線の長さは等しい
半導体集積回路装置。
【請求項７】
請求項１乃至６のいずれかに記載の半導体集積回路装置において、
前記複数の単位チップ領域の各々は、前記第一クロック配線網に接続する第二クロック配線網を備え、
前記複数の遅延調整セルは、前記第二クロック配線網上に分布し、
前記クロック信号は、前記第二クロック配線網及び前記複数の遅延調整セルを介して、前記複数の機能回路に同位相で分配される
半導体集積回路装置。
【請求項８】
請求項７に記載の半導体集積回路装置において、
前記複数の遅延調整セルは、前記各々の単位チップ領域において対称的に配置される
半導体集積回路装置。
【請求項９】
請求項７又は８に記載の半導体集積回路装置において、
前記第二クロック配線網の配線パターンは対称的である
半導体集積回路装置。
【請求項１０】
（Ａ）クロック信号を機能回路に分配する複数の単位チップ領域を、マトリックス状に配置するステップと、
（Ｂ）前記複数の単位チップ領域の各々において、前記クロック信号を第一遅延時間だけ遅延させる複数の第一遅延調整セルを配置するステップと、
（Ｃ）前記クロック信号を第二遅延時間だけ遅延させる第二遅延調整セルによって、前記複数の第一遅延調整セルのいずれかを置換するステップと
を具備し、
前記第二遅延調整セルの大きさは、前記第一遅延調整セルの大きさと同一であり、
前記第二遅延調整セルにおける端子の配置は、前記第一遅延調整セルにおける端子の配置と同一である
半導体集積回路装置の製造方法。
【請求項１１】
請求項１０に記載の半導体集積回路装置の製造方法において、
（Ｄ）前記複数の単位チップ領域から出力される複数の前記クロック信号が同期するまで、前記（Ｃ）置換するステップを繰り返すステップ
を更に具備する
半導体集積回路装置の製造方法。
【請求項１２】
請求項１０又は１１に記載の半導体集積回路装置の製造方法において、
前記（Ｂ）配置するステップにおいて、
前記複数の第一遅延調整セルは、前記各々の単位チップ領域において対称的に配置される
半導体集積回路装置の製造方法。
【請求項１３】
請求項１０乃至１２のいずれかに記載の半導体集積回路装置の製造方法において、
（Ｅ）前記クロック信号を前記複数の単位チップ領域へ供給する第一クロック配線網を、前記複数の単位チップ領域間の境界に沿って配置するステップ
を更に具備する
半導体集積回路装置の製造方法。
【請求項１４】
請求項１３に記載の半導体集積回路装置の製造方法において、
前記第一クロック配線網は、配線パターンが対称的になるように配置される
半導体集積回路装置の製造方法。
【請求項１５】
請求項１３又は１４に記載の半導体集積回路装置の製造方法において、
前記第一クロック配線網は、各配線の長さが等しくなるように配置される
半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、半導体集積回路装置においてクロック信号を分配する構成及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路は、大きく分けてシリコン等の基板上に形成されるＭＯＳトランジスタと、それらを接続する金属配線で構成される。ＬＳＩ（Large-Scale Integrated circuit）の高性能化および高集積化の要求に伴い、トランジスタ寸法の微細化は進み、一つのＬＳＩチップに搭載するトランジスタ数は増加の一途を辿っている。トランジスタ数が増加すると（例えば１０００個）、一層に形成された金属配線で全ての接続を行うことは困難になる。また、チップサイズの増大に伴い、回路ブロック間の配線は長くなり、配線を通した電気信号の伝播遅延（配線遅延時間）が大きくなる。
【０００３】
このような半導体集積回路において、「多層配線技術」が周知である。多層配線技術によれば、半導体集積回路は、立体的に積み重なった複数の配線層を備える。例えば、５〜６層の配線層が基板上に形成される。そして、一つの配線層は、ビアホールを介して隣接する配線層と相互に接続される。このような多層配線技術によって、ＬＳＩチップの面積が縮小され、また配線遅延がある程度抑制される。
【０００４】
クロック信号は、専用の配線（以下、クロック配線と参照される）を介して、所定の回路ブロックに供給される。このクロック信号の到達時間の差は、クロックスキューと呼ばれる。クロックスキューの原因として、配線の長さ（以下、配線長と参照される）や配線容量の相違が挙げられる。半導体集積回路、特に多層配線を有する半導体集積回路において、クロックスキューの更なる低減が望まれている。
【０００５】
また、特許文献１には、遅延調整用のセルが開示されている。この遅延調整用セルは、素子のみからなるトランジスタセルと、配線のみからなる配線セルとから構成される。トランジスタセルは、遅延調整用セルの入力端子に接続する第一基本セル、その出力端子に接続する第二基本セル、及び第一基本セルと第二基本セルの間に配置された複数の第三基本セルとを有する。その複数の第三基本セルは、遅延を調整するために用いられる。一方、配線セルは、複数種の配線パターンを有し、その複数種の配線パターンは、入出力端子と基本セルとの間の配線や、基本セル間の配線などに対応する。この配線セルを変更することによって、つまり基本セル間の配線パターンを変更することによって、遅延調整用セルにおける遅延時間の調整が行われる。
【０００６】
【特許文献１】特開２００１−２３０３２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、配線リソースを有効に活用することができる半導体集積回路装置及びその製造方法を提供することにある。
【０００８】
本発明の他の目的は、クロックスキューを低減することができる半導体集積回路装置及びその製造方法を提供することにある。
【０００９】
本発明の更に他の目的は、クロック配線層が効率的に形成された多層配線構造を有する半導体集積回路装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１１】
本発明に係る半導体集積回路装置（１００）は、クロック信号（ＣＬＫ）が入力されるクロック入力部（３１）と、マトリックス状に配置される複数の単位チップ領域（４０）と、そのクロック入力部（３１）と複数の単位チップ領域（４０）を接続する第一クロック配線網（３０）とを備える。また、その複数の単位チップ領域（４０）の各々は、異なる遅延量だけ信号を遅延させる複数の遅延調整セル（５５）を備える。クロック信号（ＣＬＫ）は、第一クロック配線網（３０）を介して複数の単位チップ領域（４０）のそれぞれへ分配され、複数の遅延調整セル（５５）を介して複数の機能回路（７０、１３０）に同位相で分配される。
【００１２】
本発明に係る半導体集積回路装置（１００）は、複数の機能回路（７０、１３０）とクロック信号（ＣＬＫ）が供給されるクロック配線（１１０）とを有する第一配線層（１０）と、その複数の機能回路（７０、１３０）とクロック配線（１１０）とを接続する接続配線（１２０）を有する第二配線層（２０）とを備える。この第二配線層（２０）は、第一配線層（１０）の上方に積み重なるように形成される。そして、上記第一配線層（１０）は、更に、マトリックス状に配置される複数の単位チップ領域（４０）と、その複数の単位チップ領域（４０）に接続されたクロック配線（１１０）としての第一クロック配線網（３０）とを備える。また、複数の単位チップ領域（４０）の各々は、異なる遅延量だけ信号を遅延させる複数の遅延調整セル（５５）を備える。クロック信号（ＣＬＫ）は、第一クロック配線網（３０）を介して複数の単位チップ領域（４０）のそれぞれへ分配され、複数の遅延調整セル（５５）及び接続配線（１２０）を介して複数の機能回路（７０、１３０）に同位相で分配される。
【００１３】
第一クロック配線網（３０）は、複数の単位チップ領域（４０）間の境界（４１）に沿って配置される。また、第一クロック配線網（３０）の配線パターンは対称的であると好ましい。また、第一クロック配線網（３０）の各配線（３０ａ、３０ｂ、３０ｃ）の長さは等しいことが好適である。
【００１４】
複数の単位チップ領域（４０）の各々は、上記第一クロック配線網（３０）に接続する第二クロック配線網（５０）を備える。そして、上記複数の遅延調整セル（５５）は、この第二クロック配線網（５０）上に分布する。この時、クロック信号（ＣＬＫ）は、第二クロック配線網（５０）及び複数の遅延調整セル（５５）を介して、複数の機能回路（７０、１３０）に同位相で分配される。また、複数の遅延調整セル（５５）は、各々の単位チップ領域（４０）において対称的に配置されると好ましい。また、第二クロック配線網（５０）の配線パターンは対称的であると好ましい。
【００１５】
このように、本発明に係る半導体集積回路装置（１００）によれば、単位チップ領域（４０）においては、複数の遅延調整セル（５５）によってクロック信号（ＣＬＫ）の遅延が調節される。従って、単位チップ領域（４０）内で、等配線長構造では解消しきれないクロックスキューが低減される。また、複数の単位チップ領域（４０）はマトリックス状に規則的に配置される。ここで、第一クロック配線網（３０）を単位チップ領域（４０）間の境界（４１）に沿って配置することによって、等配線長構造を実現し易くなる。すなわち、マクロな領域においては、等配線長構造（第一クロック配線網３０）によってクロックスキューが抑制され、ミクロな領域においては、遅延調整セル（５５）によってクロックスキューが抑制される。
【００１６】
また、単位チップ領域（４０）において、第二クロック配線網（５０）の各配線（５０ａ、５０ｂ、５０ｃ）の長さを等しく設定する必要がない。つまり、配線長を合わせるために冗長部を配線（５０ａ、５０ｂ、５０ｃ）に加える必要がない。更に、ＲＡＭ（６０）は単位チップ領域（４０）内に配置される。つまり、単位チップ領域（４０）間の境界（４１）には、ＲＡＭ（６０）が存在しないことが保障される。従って、第一クロック配線網（３０）の各配線（３０ａ、３０ｂ、３０ｃ）に冗長部を加える必要がない。このように、クロック配線のリソースが有効に活用される。
【００１７】
本発明に係る半導体集積回路（１００）の製造方法は、（Ａ）クロック信号（ＣＬＫ）を機能回路（７０、１３０）に分配する複数の単位チップ領域（４０）を、マトリックス状に配置するステップと、（Ｂ）複数の単位チップ領域（４０）の各々において、クロック信号（ＣＬＫ）を第一遅延時間だけ遅延させる複数の第一遅延調整セル（５５ａ、５５ｂ、５５ｃ）を配置するステップと、（Ｃ）クロック信号（ＣＬＫ）を第二遅延時間だけ遅延させる第二遅延調整セル（５５ａ、５５ｂ、５５ｃ）によって、上記複数の第一遅延調整セルのいずれか（５５ａ、５５ｂ、５５ｃ）を置換するステップとを備える。ここで、第二遅延調整セル（５５ａ、５５ｂ、５５ｃ）の大きさは、第一遅延調整セル（５５ａ、５５ｂ、５５ｃ）の大きさと同一である。また、第二遅延調整セル（５５ａ、５５ｂ、５５ｃ）における端子の配置は、第一遅延調整セル（５５ａ、５５ｂ、５５ｃ）における端子の配置と同一である。
【００１８】
本発明に係る半導体集積回路（１００）の製造方法において、上記（Ｃ）置換するステップは、複数の単位チップ領域（４０）から出力される複数のクロック信号（ＣＬＫ）が同期するまで繰り返される。
【００１９】
また、上記（Ｂ）配置するステップにおいて、複数の第一遅延調整セル（５５ａ、５５ｂ、５５ｃ）は、各々の単位チップ領域（４０）において対称的に配置されると好適である。
【００２０】
本発明に係る半導体集積回路（１００）の製造方法は、（Ｅ）クロック信号（ＣＬＫ）を複数の単位チップ領域（４０）へ供給する第一クロック配線網（３０）を、複数の単位チップ領域（４０）間の境界（４１）に沿って配置するステップを更に備える。ここで、この第一クロック配線網（３０）は、その配線パターンが対称的になるように配置されると好ましい。また、この第一クロック配線網（３０）は、各配線（３０ａ、３０ｂ、３０ｃ）の長さが等しくなるように配置されると好適である。
【発明の効果】
【００２１】
本発明に係る半導体集積回路装置及びその製造方法によれば、配線リソースが有効に活用される。
【００２２】
本発明に係る半導体集積回路装置及びその製造方法によれば、クロックスキューが低減される。
【００２３】
本発明に係る半導体集積回路装置及びその製造方法によれば、クロック配線層が効率的に形成された多層配線構造が提供される。
【発明を実施するための最良の形態】
【００２４】
添付図面を参照して、本発明による半導体集積回路装置を説明する。
【００２５】
図１は、本発明に係る半導体集積回路装置の構造を概略的に示す断面図である。図１において、ＬＳＩチップ１００は、シリコン等による基板１０１と、その基板１０１上に積み重なるように形成された多層の配線層とを有する。基板１０１には複数の素子１０２が形成され、素子１０２の間には素子分離領域１０３が形成される。多層の配線層（Ｍ１〜Ｍ５）の各々において、配線が張り巡らされる。その配線の材料として銅（Ｃｕ）が例示される。また、複数の配線層の間には、層間絶縁膜１０５が形成される。そして、ある層における配線と、隣接する層における配線とは、層間絶縁膜１０５を貫通するように形成されたビア１１１によって互いに接続される。
【００２６】
本発明に係る半導体集積回路装置において、上述の多層配線層は、下地層１０と上地層２０とに更に分類される。下地層１０は、基板１０１の上に形成され、上地層２０は、下地層１０の上方に更に積み重なるように形成される。例えば、図１に示されるように、下地層１０は、配線層Ｍ１〜Ｍ３の三層により構成され、上地層２０は、配線層Ｍ４、Ｍ５…により構成される。クロック信号を所定の回路に分配するためのクロック配線１１０は、この下地層１０に形成される。また、機能回路１３０などの回路も、この下地層１０に形成される。一方、上地層２０には、クロック配線１１０と機能回路１３０とを接続する接続配線１２０が形成される。
【００２７】
ここで、このＬＳＩチップ１００の製造工程において、共通の下地層１０が予め作りおきされ、上地層２０は、所望のチップに合わせてフレキシブルに形成される。つまり、下地層１０の構造は、後述されるようにクロックスキューが調節された後は、固定される。一方、上地層２０において、接続配線（ユーザー配線）１２０のパターンはフレキシブルに設定される、すなわち、下地層１０からの端子間の接続は任意に変更される。これにより、所望のＬＳＩチップ１００が構成される。クロック配線１１０が下地層１０において予め固定されて形成されるこのような構造は、以下、「埋め込みクロック構造」と参照される。この埋め込みクロック構造は、ＬＳＩチップ１００の設計時間が短縮できるという点で優れている。
【００２８】
以下、本発明に係る半導体集積回路装置における「埋め込みクロック構造」について更に詳しく説明する。
【００２９】
図２は、本発明に係る半導体集積回路装置におけるクロック配線の模式的な構造を示す斜視図である。上述されたように、本発明に係るクロック配線１１０は、下地層１０（Ｍ１〜Ｍ３）において構築される。このクロック配線１１０は、まず、第一クロック配線網３０を備える。この第一クロック配線網３０は、複数の配線層（Ｍ１〜Ｍ３）にわたって立体的に構築される。図２に示されるように、１つの配線層における配線は、同じ方向に延びるように形成され、隣接する配線層における配線は、互いに直交するように形成されると好ましい。例えば、図２で示されるＸ方向に沿う配線は、配線層Ｍ３（図１参照）に形成され、Ｙ方向に沿う配線は、配線層Ｍ２に形成される。隣接する層に形成された配線は、ビア１１１によって互いに接続される（図１参照）。
【００３０】
クロック信号ＣＬＫは、ＰＬＬ（Phase Locked Loop）回路からクロック入力部３１に供給され、この第一クロック配線網３０に分配される。このクロック入力部３１は、アクセス可能な下地層１０（配線層Ｍ３）、あるいは、上地層２０に形成される。また、次に説明されるように、本発明に係るＬＳＩチップ１００は、複数の単位チップ領域４０に区分けされる。
【００３１】
図３は、本発明に係る半導体集積回路装置におけるクロック配線の構成を示す概念図であり、図２に示された構造を上から見た場合の模様を示す。図３に示されるように、本発明において、ＬＳＩチップ１００は、複数の単位チップ領域４０に区分けされる。そして、この複数の単位チップ領域４０は、マトリックス状に配置される。例えば、ＬＳＩチップ１００は、６４個（８×８）の単位チップ領域４０に区分けされる。尚、後述されるように、ＲＡＭなどの素子は、この単位チップ領域４０内に配置される。つまり、単位チップ領域４０間の境界４１に、ＲＡＭは配置されない。
【００３２】
バッファ３２は、入力されたクロック信号ＣＬＫを複数の配線に分配する。このようなバッファ３２と複数の配線により、図３に示されるように、第一クロック配線網３０が構築される。この第一クロック配線網３０は、クロック入力部３１と複数の単位チップ領域４０を接続する。そして、クロック入力部３１に入力されたクロック信号ＣＬＫは、この第一クロック配線網３０を介して、複数の単位チップ領域４０のそれぞれへ分配される。例えば、クロック信号ＣＬＫは、クロック入力部３１から、図３に示された単位チップ領域４０ａに伝達され、接続部５１からその単位チップ領域４０ａ内に供給される。
【００３３】
図４は、より一般化された第一クロック配線網３０のパターンを示す概念図である。ここでは、例として、第一クロック配線網３０を構成する配線３０ａ、３０ｂ、３０ｃが示されている。この図４に示されるように、本発明に係るＬＳＩチップ１００において、配線３０ａ、３０ｂ、３０ｃは、複数の単位チップ領域４０間の境界４１に沿って配置される。つまり、第一クロック配線網３０は、複数の単位チップ領域４０間の境界４１に沿って配置される。後に詳しく解説されるように、このような配置方法によって、クロック配線が無駄に引き回されることが防止される。
【００３４】
また、配線長の差に起因するクロックスキューを低減するため、第一クロック配線網３０の各配線３０ａ〜３０ｃは、配線長が等しくなるように配線されると好適である。更に、この第一クロック配線網３０は、その配線パターンが対称的になるように配置されることがより好ましい。つまり、図３に示されたような第一クロック配線網３０の配線パターンが好適である。
【００３５】
図５は、上述の単位チップ領域４０の各々における構成を示す概念図である。この図５において、例えば、図３で示された単位チップ領域４０ａの構成が示され、クロック信号ＣＬＫは、接続部５１を介して第一クロック配線網３０からこの単位チップ領域４０ａ内に供給される。ＲＡＭ（Random Access Memory）６０は、この単位チップ領域４０の中に形成されている。尚、一つのＲＡＭ６０は、複数の配線層にわたって存在し、例えば３層の配線層を突き抜けるように形成される。従って、クロック配線１１０を配置する際に、このＲＡＭ６０は「障害物」となり得る。
【００３６】
本発明に係る半導体集積回路装置において、複数の単位チップ領域４０の各々は、複数の遅延調整セル５５を備える。この遅延調整セル５５は、入力されるクロック信号ＣＬＫを、所定の遅延量だけ遅延させて出力する。また、本発明において、複数種の遅延調整セル５５が用意される。例えば、図５において、セルＡ（５５ａ）、セルＢ（５５ｂ）、セルＣ（５５ｃ）の３種類の遅延調整セル５５が示されている。この複数種の遅延調整セル５５（５５ａ、５５ｂ、５５ｃ）のそれぞれは、異なる遅延量だけクロック信号ＣＬＫを遅延させる。
【００３７】
また、本発明に係る半導体集積回路装置によれば、クロック配線１１０は、単位チップ領域４０内に第二クロック配線網５０を備える。この第二クロック配線網５０は、接続部５１を介して第一クロック配線網３０に接続する。そして、上記複数の遅延調整セル５５は、この第二クロック配線網５０上に分布する。また、図５において、複数の遅延調整セル５５は、同一方向（例えば、Ｘ方向；図２参照）に沿ったクロック配線に接続するように配置されている。
【００３８】
図６は、より一般化された第二クロック配線網５０のパターンを示す概念図である。ここでは、例として、第二クロック配線網５０を構成する配線５０ａ、５０ｂ、５０ｃが示されている。図６において、配線長は、配線５０ａ、５０ｂ、５０ｃの順で長くなる。また、配線５０ａには、遅延調整セルＡ（５５ａ）が接続されている。配線５０ｂには、遅延調整セルＢ（５５ｂ）が接続されている。配線５０ｃには、遅延調整セルＡ（５５ａ）及び遅延調整セルＣ（５５ｃ）が接続されている。
【００３９】
第二クロック配線網５０の配線５０ａ、５０ｂ、５０ｃは、単位チップ領域４０内において、ＲＡＭ６０を避けるように配線される。本発明において、第二クロック配線網５０の各配線の長さは、必ずしも等しくなくてもよい。その代わり、配線長の差によるクロックスキューを防止するために、上述の複数種の遅延調整セル５５（５５ａ、５５ｂ、５５ｃ）が、第二クロック配線網５０に配置されている。複数の遅延調整セル５５における遅延量を調節することによって、クロック信号ＣＬＫは、単位チップ領域４０から複数の機能回路１３０へ同位相で分配される。
【００４０】
図７は、本発明における遅延調整セル５０の種類を示す図表である。図７に示されるように、遅延量は、遅延調整セルＡ（５５ａ）、Ｂ（５５ｂ）、Ｃ（５５ｃ）の順番で小さくなるように設定される。このような遅延量の異なる複数種の遅延調整セル５０を用意することは、例えば、特許文献１に開示された技術を用いることによって実現される。これら複数種の遅延調整セルＡ、Ｂ、Ｃは、大きさが同一になるように形成される。また、これら複数種の遅延調整セルＡ、Ｂ、Ｃは、端子の配置が同一になるように形成される。すなわち、本発明に係る単位チップ領域４０において、ある遅延調整セル５０は、他の適当な遅延調整セル５０を用いて置換可能である。
【００４１】
図６において、配線長が最も短い配線５０ａに、遅延量が最も大きい遅延調整セルＡ（５５ａ）が接続されている。また、配線長が次に短い配線５０ｂに、遅延量が次に大きい遅延調整セルＢ（５５ｂ）が接続されている。そして、配線長が最も長い配線５０ｃの中程に、遅延調整セルＡ（５５ａ）が接続され、その端部に遅延量が最も小さい遅延調整セルＣ（５５ｃ）が接続されている。従って、接続部５１から供給されたクロック信号ＣＬＫは、複数の遅延調整セル５５のそれぞれから同位相で（同期して）出力され得る。すなわち、本発明によれば、配線長を揃えても解消しきれないクロックスキューは、異なる遅延量を有する遅延調整セル５５を利用することによって解消される。
【００４２】
本発明に係る単位チップ領域４０において、クロックスキューは遅延調整セル５５により抑制され得るが、クロックスキューの原因となる配線容量のばらつきは可能な限り低減された方が好ましい。よって、単位チップ領域４０における第二クロック配線５０は、その配線パターンが図５に示されるように対称的に配置されることが好適である。同様に、複数の遅延調整セル５５も、図５に示されるように対称的に配置されることが好適である。また、ＲＡＭ６０も、図５に示されるように、単位チップ領域４０において規則的に配置されるのが好ましい。これにより、第二クロック配線５０及び複数の遅延調整セル５５の配置が容易になる。
【００４３】
図８は、本発明に係る半導体集積回路装置の構造の一部を示す。図８に示されるように、遅延調整セル５５は、上地層２０に形成される接続配線１２０を介して、例えばフリップフロップ回路７０に接続される（図１参照）。上述されたように、このような埋め込みクロック構造は、ＬＳＩチップ１００の設計時間が短縮できるという点で優れている。以上に説明されたように、クロック信号ＣＬＫは、第一クロック配線網３０を介して複数の単位チップ領域４０のそれぞれへ分配され、また、第二クロック配線網５０、複数の遅延調整セル５５及び接続配線１２０を介して、機能回路７０、１３０に同位相で分配される。
【００４４】
以上に説明された本発明に係る半導体集積回路装置による効果は以下の通りである。
【００４５】
一般に、半導体集積回路の構造の微細化に伴い、クロック配線のパターンは複雑になり、また配線容量は増大する傾向にある。この時、クロックスキューを低減するためにクロック配線の長さを統一することは困難になる傾向にある。たとえクロック配線の長さが等しくても、増大した配線容量によるクロックスキューを抑制することは困難である。配線容量のばらつきによるクロックスキューへの影響は、領域が小さいほど顕著になる。本発明によれば、ＬＳＩチップ１００は、複数の単位チップ領域４０に区分けされ、その小さい単位チップ領域４０においては、複数の遅延調整セル５５によってクロック信号ＣＬＫの遅延が調節される。従って、等配線長構造では解消しきれないクロックスキュー、例えば配線容量のばらつきに起因するクロックスキューが低減される。
【００４６】
複数の単位チップ領域４０へのクロック信号ＣＬＫの分配は、第一クロック配線網３０を用いて行われる。この第一クロック配線網３０の各配線の長さは、等しく設定されるのが好適である。すなわち、本発明によれば、マクロな領域においては、等配線長構造（第一クロック配線網３０）によってクロックスキューが抑制され、ミクロな領域においては、遅延調整セル５５によってクロックスキューが抑制される。
【００４７】
更に、この複数の単位チップ領域４０はマトリックス状に配置される。そして、第一クロック配線網３０は、単位チップ領域４０間の境界４１に沿って配置される。このように、複数の単位チップ領域４０の配置が規則的であるので、すなわち、単位チップ領域４０が幾何学的に均等に配置されるので、等配線長構造を実現し易くなる。つまり、第一クロック配線網３０の各配線（３０ａ、３０ｂ、３０ｃ）の長さを等しく設定し易くなる。また、ＬＳＩチップ１００の製造工程において、クロック配線１１０を構築することが容易になる。
【００４８】
このように、本発明に係る半導体集積回路装置によれば、第一クロック配線３０と遅延調整セル５５との「組み合わせ」によって、クロックスキューが低減される。
【００４９】
また、単位チップ領域４０において、クロック信号ＣＬＫの遅延量は遅延調整セル５５によって調節されるため、第二クロック配線網５０の各配線（５０ａ、５０ｂ、５０ｃ）の長さを等しく設定する必要がない。つまり、「障害物」であるＲＡＭ６０を避けるためにある配線がそのＲＡＭ６０を迂回するように設置された場合でも、配線長を合わせるために他の配線に冗長部を加える必要がない。
【００５０】
更に、ＲＡＭ６０は単位チップ領域４０内に配置される。つまり、単位チップ領域４０間の境界４１には、ＲＡＭ６０が存在しないことが保障されている。そして、第一クロック配線網３０は、その境界４１に沿って配置される。従って、第一クロック配線網３０の配線工程においても、ＲＡＭ６０を迂回するために、各配線（３０ａ、３０ｂ、３０ｃ）に冗長部を加える必要がない。このように、本発明に係る半導体集積回路装置によれば、クロック配線のリソースが有効に活用される。
【００５１】
以上のような構成は、上述の「埋め込みクロック構造」において特に有効である。それは、埋め込みクロック構造において、クロック配線１１０が構築される配線層の数は限られているからである。例えば、図１において、クロック配線１１０が構築される下地層１０は、３層（Ｍ１〜Ｍ３）の配線層から構成される。本発明に係る半導体集積回路装置によれば、配線領域が限られている場合においても、上述の理由により、その配線領域が有効に活用される。すなわち、クロック配線層が効率的に形成された多層配線構造が提供される。
【００５２】
次に、本発明に係る半導体集積回路装置の製造方法について説明する。
【００５３】
図９は、本発明に係る半導体集積回路装置の製造方法を示すフローチャートである。まず、製造したいＬＳＩチップ１００が、複数の単位チップ領域４０に区分けされる（ステップＳ１；図３参照）。この複数の単位チップ領域４０は、マトリクッス状に配置される。このステップは、例えばコンピュータを利用して仮想的に実行される。
【００５４】
次に、複数の単位チップ領域４０の各々において、フロアプランが決定される（ステップＳ２）。具体的には、ＲＡＭ６０や遅延調整セル５５の配置、第二クロック配線網５０の配線パターンなどが決定される。このステップは、例えばコンピュータを利用して仮想的に実行される。ここで、ＲＡＭ６０は、図５に示されるように規則的に配置されることが好ましい。そして、決定されたフロアプランに従い、基板１０１上にＲＡＭ６０等が実際に形成される。
【００５５】
また、決定されたフロアプランに従い、各単位チップ領域４０に、第二クロック配線網５０が形成され、複数の遅延調整セル５５が配置される（ステップＳ３）。ここで、配置される複数の遅延調整セル５５は、複数種の遅延調整セル５５（図７参照）を含んでもよい。
【００５６】
図１０は、ステップＳ３が終了した後の、ある単位チップ領域４０の構造の例を示す概念図である。図１０において、図５に示された構成と同様の構成には同一の符号が付され、その説明は適宜省略される。図１０に示されるように、複数種の遅延調整セル５５（５５ａ〜５５ｄ）が、その単位チップ領域４０に配置されている。ここで、この複数種の遅延調整セル５５（５５ａ〜５５ｄ）によってクロック信号ＣＬＫに与えられる遅延量は、それぞれ異なる。また、図１０や図５に示されるように、複数の遅延調整セル５５は、各単位チップ領域４０において対称的に配置されることが好適である。
【００５７】
用意される複数種の遅延調整セル５５（５５ａ〜５５ｄ）の大きさや端子の配置は同一である。つまり、ある種類の遅延調整セル５５を、他の種類の遅延調整セル５５によって物理的に置き換えることが可能である。これに従い、本発明に係る製造方法によれば、配置されている複数の遅延調整セル５５のいずれかが、別の遅延調整セル５５によって置換される（ステップＳ４）。例えば、遅延調整セルＡ（５５ａ）が、遅延調整セルＢ（５５ｂ）によって置換される。このようにして、複数の単位チップ領域４０の各々において、クロック信号ＣＬＫの遅延時間が調節される。
【００５８】
このステップＳ４は、複数の単位チップ領域４０から出力される全てのクロック信号ＣＬＫの位相が同じになるまで、繰り返される。図１１は、出力される全てのクロック信号ＣＬＫの位相が揃った時の、上記単位チップ領域４０の構造の例を示す概念図である。図１１において、図５に示された構成と同様の構成には同一の符号が付され、その説明は適宜省略される。図１１に示されるように、配置されている複数の遅延調整セル５５は、複数種の遅延調整セル５５ａ、５５ｂ、５５ｃ（図７参照）を含む。そして、図５における場合と同様に、接続部５１からの距離に応じて、適当な遅延調整セル５５が配置されている。このようにして、複数の単位チップ領域４０の各々において、出力されるクロック信号ＣＬＫが同期するように調整される。
【００５９】
複数の単位チップ領域４０から出力される全てのクロック信号ＣＬＫが同期すると（ステップＳ５；Ｙｅｓ）、次に、第一クロック配線網３０が形成される（ステップＳ６）。ここで、この第一クロック配線網３０は、単位チップ領域４０間の境界４１に沿って配置される（図３、図４参照）。また、この第一クロック配線網３０は、各配線の長さが等しくなるように配置される。更に、この第一クロック配線網３０は、その配線パターンが対称的になるように配置されると好適である（図３参照）。
【００６０】
以上のようにして、ＬＳＩチップ１００の下地層１０が形成される。つまり、「埋め込みクロック構造」が形成される。最後に、下地層１０からの複数の端子が、上地層２０において接続配線１２０を用いて接続される（図１、図８参照）。このようにして、所望のＬＳＩチップ１００が得られる。
【００６１】
このような製造方法により製造された半導体集積回路装置によれば、上述のように、クロックスキューが低減される。また、配線リソースが有効に活用される。更に、クロック配線層が効率的に形成された多層配線構造が提供される。この製造方法は、クロック埋め込み構造を備える半導体集積回路装置の製造において、特に有効である。
【図面の簡単な説明】
【００６２】
【図１】図１は、本発明に係る半導体集積回路装置の構造を概略的に示す断面図である。
【図２】図２は、本発明に係る半導体集積回路装置におけるクロック配線の模式的な構造を示す斜視図である。
【図３】図３は、本発明に係る半導体集積回路装置におけるクロック配線の構成を示す概念図である。
【図４】図４は、本発明に係る半導体集積回路装置におけるクロック配線の構成を示す概念図である。
【図５】図５は、本発明に係る単位チップ領域におけるクロック配線の構成を示す概念図である。
【図６】図６は、本発明に係る単位チップ領域におけるクロック配線の構成を示す概念図である。
【図７】図７は、本発明に係る半導体集積回路装置における遅延調整セルの種類を示す図表である。
【図８】図８は、本発明に係る半導体集積回路装置の構造の一部を示す模式図である。
【図９】図９は、本発明に係る半導体集積回路装置の製造方法を示すフローチャートである。
【図１０】図１０は、本発明に係る半導体集積回路装置の製造方法を示す概念図である。
【図１１】図１１は、本発明に係る半導体集積回路装置の製造方法を示す概念図である。
【符号の説明】
【００６３】
１０    下地層
２０    上地層
３０    第一クロック配線網
３１    クロック入力部
３２    バッファ
４０    単位チップ領域
４１    境界
５０    第二クロック配線網
５１    接続部
５５    遅延調整セル
６０    ＲＡＭ
７０    フリップフロップ回路
１００    ＬＳＩチップ
１１０    クロック配線
１１１    ビア
１２０    接続配線
１３０    機能回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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