(57)【要約】【課題】本発明はＳＯＮＥＴ／ＳＤＨ装置の監視制御通信方式に関し，小規模なハードウェアだけでＨＤＬＣパケットの切替えを行い，多重化によるパケットの分割が発生せず，パケットのトラヒックを増大しないことを目的とする。【解決手段】複数の伝送路のそれぞれに端局セクションオーバヘッドを付加・終端するＯＨ付加・終端部と，各ＯＨ付加・終端部からのＨＤＬＣフレームのオーバヘッドを複数個受信するＤＣＣ信号受信部と，ＤＣＣ信号受信部からの各ＨＤＬＣフレームをＭＡＣフレームに変換してバッファメモリに格納し，バッファメモリからのＭＡＣフレームを監視装置に送信し，監視装置から相手へ送信するＭＡＣフレームをバッファメモリに格納するイーサネット送受信部を備える。相手へ送るＭＡＣフレームをＨＤＬＣフレームにカプセル化し，それを複数の各ＯＨ付加・終端部へ出力するＤＣＣ信号送信部を備えるよう構成する。【選択図】図１
2005086619.tif 000002
【特許請求の範囲】
【請求項１】
セクションオーバヘッドを用いたＳＯＮＥＴ／ＳＤＨ装置の監視制御通信方式において，
複数の伝送路のそれぞれに端局セクションオーバヘッドを付加・終端するＯＨ付加・終端部を設け，前記各ＯＨ付加・終端部で終端されたそれぞれの相手装置からのＨＤＬＣフレームの端局セクションオーバヘッドを複数個受信する一つのＤＣＣ（データ・コミュニケーション・チャネル）信号受信部と，前記ＤＣＣ信号受信部から順次出力される各ＨＤＬＣフレームをＭＡＣフレームに変換してバッファメモリに格納するＨＤＬＣ終端部と，
前記バッファメモリから読出したＭＡＣフレームを監視装置に送信すると共に前記監視装置から相手装置へ送信する端局セクションオーバヘッドを含むＭＡＣフレームをバッファメモリに格納するイーサネット送受信部と，
前記相手装置へ送る前記ＭＡＣフレームをバッファメモリから取り出してＨＤＬＣフレームにカプセル化する一つのＨＤＬＣ生成部と，
前記ＨＤＬＣ生成部で生成したＨＤＬＣフレームを前記複数の各ＯＨ付加・終端部へ出力して対応する伝送路の端局セクションオーバヘッドへ付加する一つのＤＣＣ信号送信部を備えることを特徴とするＳＯＮＥＴ／ＳＤＨ装置の監視制御通信方式。
【請求項２】
請求項１において，
前記ＤＣＣ信号受信部は，各ＯＨ付加・終端部から終端した端局セクションオーバヘッドのデータを蓄積する複数のデータ蓄積部と，複数のデータ蓄積部からの読出し要求の中から一つを選択して前記ＨＤＬＣ終端部に読出しを行うデータ選択部とを備えることを特徴とするＳＯＮＥＴ／ＳＤＨ装置の監視制御通信方式。
【請求項３】
請求項２において，
前記データ蓄積部は，データの蓄積の動作を伝送路の主信号のクロックに同期して行い，データの読出し動作は前記監視装置が設けられたネットワークのクロックに同期して行うことを特徴とするＳＯＮＥＴ／ＳＤＨ装置の監視制御通信方式。
【請求項４】
請求項１において，
前記ＤＣＣ信号送信部は，前記複数の各ＯＨ付加・終端部から発生する相手装置へのＤＣＣのデータ要求を受け取るとそれぞれ書込要求を発生する複数のクロック乗換部と，各クロック乗換部からの書込要求を受け取ると前記ＨＤＬＣパケット生成部に対し書込要求を発生して，前記各クロック乗換部へＨＤＬＣパケットの書込を実行させる書込要求部とを備えることを特徴とするＳＯＮＥＴ／ＳＤＨ装置の監視制御通信方式。
【請求項５】
請求項４において，                                                              前記クロック乗換部は，前記ＨＤＬＣパケット生成部からのデータを記憶するメモリを備え，前記メモリへの前記データの書込みを監視装置側のクロックにより行う書込制御部と，前記メモリからのデータの読出しを伝送路の主信号のクロックに同期して行う読出制御部とを備えることを特徴とするＳＯＮＥＴ／ＳＤＨ装置の監視制御通信方式。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，ＳＯＮＥＴ／ＳＤＨ装置の監視制御通信方式に関する。
【０００２】
近年，ＩＴＵ−ＴＳ（国際電気通信連合の電気通信標準化部門）の勧告Ｇ．７０７によりディジタル多重化技術が標準化され，米国のＳＯＮＥＴ（Synchronous Optical Network)と欧州，日本等のＳＤＨ(Synchronous Digital Hierarchy) として知られており，そのＳＯＮＥＴ／ＳＤＨの技術では複数局の遠隔監視制御の通信をセクションオーバヘッド（ＳＯＨ：同期信号，保守情報，状態モニタ等の運用上の諸機能を備える）のＳＤＣＣ（Section Data Communication Channel) バイトによりＨＤＬＣ（High-level Data Link Control) でカプセル化したＭＡＣ(Media Access Control)フレームを用いて行われ，本発明はそのような監視制御の通信方式に関する。
【背景技術】
【０００３】
ＳＯＮＥＴ／ＳＤＨのシステム構成の例を図１６に示す。図中，８０は中継器，８１は基幹伝送路，８２は集合型複数加入者対応多重伝送装置（以下，集合型多重伝送装置という），８３は監視装置，８４はＳＴＭ−１（Synchronous Transfer Mode Level One:１５５Ｍｂｐｓの速度) 対応の光伝送路，８５は単体型複数加入者対応多重伝送装置（以下，単体型多重伝送装置という），８６は例えば，１．５Ｍｂｐｓの速度の加入者向け多重回線である。８７は集合型多重伝送装置８２と中継器の区間のセクションを表し中継セクションまたはＲ（Regenerator)セクションと呼ばれ，８８は集合型多重伝送装置８２と単体型多重伝送装置８５の間のセクションを表し端局セクションまたはＭ（Multiplex)セクションと呼ばれる。なお，光伝送路８４はＳＴＭ−０（５１．８４Ｍｂｐｓ）やＳＴＭ−４（６２２．０８Ｍｂｐｓ）等で構成される場合もある。
【０００４】
図１６に示すシステム構成で，ＳＯＮＥＴ／ＳＤＨの各レベルに対応した速度の多重化単位とするフレームによりディジタル信号が伝送される。このフレーム構造では，管理ユニットまたは管理ユニットグループからなるペイロードに付加されるセクションオーバーヘッド（ＳＯＨ）が保守のために付加される。
【０００５】
図１７はＳＤＨの基本形態であるＳＴＭ−１（１５５Ｍｂ／ｓ）フレームフォーマットを示す。このフォーマットでは９行×２７０（バイト）列で１フレームを構成し，その中の９行×９（バイト）列でセクション管理情報（ＳＯＨ：セクションオーバーヘッド），９行×１（バイト）列がパス管理情報（ＰＯＨ：パスオーバーヘッド）を構成し，Ａ１，Ａ２，……の各符号はそれぞれの機能が定義されている。セクションオーバーヘッドの先頭の９行９列のうち第４行目のＡＵ−４ポインタを除いた部分について，上３行が中継セクション（Ｒセクション）オーバーヘッド（ＲＳＯＨ），下５行が端局セクション（Ｍセクション）オーバーヘッド（ＭＳＯＨ）と呼ばれる。
【０００６】
図１７に示すＤ１〜Ｄ３の３バイトは，中継セクションオーバーヘッド（ＲＳＯＨ）であり中継器相互間，中継器８０と集合型多重伝送装置８２の間の監視制御情報の転送を行うデータ通信チャネル（ＤＣＣ）のデータリンクであり，Ｄ４〜Ｄ１２の９バイトは端局セクションオーバーヘッド（ＭＳＯＨ）であり，集合型多重伝送装置８２と単体型多重伝送装置８５の間の監視制御情報の転送を行うデータ通信チャネルのデータリンクであり，ＬＡＰ−ＤによるＨＤＬＣプロトコルを基本とする。
【０００７】
図１６に示すシステム構成の集合型多重伝送装置８２には多数のＳＴＭ−１光伝送路８４が収容され，監視装置８３と複数の単体型多重伝送装置８５は相互に端局セクションのＤＣＣ（図１７のＤ４〜Ｄ１２）によるＨＤＬＣのパケットを送受信して，監視装置８３による各単体型多重伝送装置８５の監視制御が行われる。
【０００８】
複数局の遠隔監視制御をＨＤＬＣパケットと端局セクションＤＣＣのバイトを用いて行う場合の従来例１の構成を図１８に示す。図１８において，８３は監視装置，９０〜９３，９６，９７の各部は集合型多重伝送装置８２（上記図１６参照）の内部に設けられた構成要素であり，９０はレイヤ１の物理層（ＰＨＹで表示）とレイヤ２のＭＡＣ（Media Access Control) の相互のインタフェース，９１はネットワークのＴＣＰ／ＩＰのプロトコル及びＨＤＬＣの通信制御等の処理を行うＣＰＵ，９２はＤＭＡ転送制御のためのメモリ，９３はＨＤＬＣ（High Level Data Link Control) のプロトコル制御を行うＨＤＬＣコントローラ，９６は相手側へ送るＳＤＣＣ（セクションＤＣＣ）を生成するＳＤＣＣ生成部，９７は相手側からのＳＤＣＣを終端するＳＤＣＣ終端部である。ＨＤＬＣコントローラ９３には制御部９４が備えられ，制御部９４はＣＰＵバスを制御するバス（ＢＵＳ）制御部９４０，メモリ制御部９４１及びパケットバッファメモリ９４２とを含む。ＨＤＬＣコントローラ９３には，ＨＤＬＣパケットを生成するＨＤＬＣ生成部９５０及びＨＤＬＣパケットを終端するＨＤＬＣ終端部９５３，及びＨＤＬＣコントローラ９３と伝送路側とのクロック乗換えを行うクロック乗換部９５１，９５２とを備える。
【０００９】
ＨＤＬＣコントローラ９３は，ＨＤＬＣパケットをＨＤＣＬ生成部９５０で生成し，そのパケットに対しＳＤＣＣ生成部９６でセクションＤＣＣを生成し，伝送路からのセクションＤＣＣを終端し，クロック乗換えをしてＨＤＬＣ終端部９５３でＨＤＬＣを終端する。
【００１０】
そして，ＣＰＵ９１は内部にＴＣＰ／ＩＰ，通信ファームウェア等のドライバを備え，ＨＤＬＣコントローラ９３とメモリ９２を介してＤＭＡによりデータ転送を行って，ＬＡＮにより接続された監視装置８３とＨＤＬＣコントローラ９３とデータ転送を行って，ＳＤＣＣのチャンネルデータが監視装置８３と相手側の単体型多重伝送装置との間で送・受信される。具体的には，ＣＰＵ９１のマイコン制御によって，チャネル毎にＨＤＬＣパケットを生成・終端する制御を行っている。
【００１１】
次に図１９は従来例２の構成である。図中，８３は監視装置，８５は単体型多重伝送装置，９８はポーリング手段である。この従来例２は監視装置８３と接続したポーリング手段９８を複数の単体型多重伝送装置８５に対向して設け，ポーリング手段９８から各単体型多重伝送装置８５に対して順番に問い合わせをし，相手に送信すべきデータがあると送信を許可することで，複数の装置からの同時送信を防止する。
【００１２】
また，従来の通信網を管理するネットワーク管理システムとイーサネット（登録商標）で接続された対向局とＳＤＣＣを介して接続されたＳＤＨ装置の技術において，通信のスループットを低下させないため，ＳＤＨ装置を主装置とＳＤＣＣに対応する従装置とに分離し，従装置にイーサネットとＳＤＣＣの両者に対応するレイヤ１（物理リンク制御）のインタフェース機能を付加し，それぞれのインタフェース機能にレイヤ２（データリンク制御），レイヤ３（ネットワーク制御）を設け，ネットワーク管理システムからの送信アドレスが他装置の場合，主装置のレイヤ３でそれを検出して，他装置と接続経路を有する従装置の１つへパケットをルーティングし，従装置はレイヤ３でその他装置へ向けてルーティングして，ＳＤＣＣインタフェースを介してその他装置が接続された対応ＳＤＣＣへパケットを送出する技術がある（特許文献１参照）。
【特許文献１】特開平９−５５７３４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上記図１８の従来例１に示すＨＤＬＣコントローラを用いたマイコン制御によるＨＤＬＣのパケット切替を行う方法では，マイコンバスのアーキテクチャをＨＤＬＣコントローラの仕様に合わせる必要があり，そのためのコストがかかり，ＨＤＬＣコントローラがサポートするアーキテクチャ以外のプラットフォームでは制御のために独自のファームウェア（またはミドルウェア）の開発が必要である。更にＨＤＬＣコントローラはＤＭＡコントロールのため等で一定時間マイコンバスを占有する可能性があり，その間ＣＰＵを停止しなければならない点で処理効率が悪い。更にＨＤＬＣコントローラの動作がファームウェアに負荷を与えるという問題がある。また，上記のＣＰＵの処理効率及びファームウェアに負荷を与えるという理由により，ＤＣＣ処理のための専用のＣＰＵが必要になることがあり，その場合はハードウェアの規模が増大するという問題がある。
【００１４】
また，上記図１９に示すポーリングにより複数局を順番にアクセスする場合, パケット受信タイミングを調停するためと，監視対象の状態変化を検出するためのパケットを常時送信する必要があり，パケットのトラヒックが増大するという問題があり，パケットの常時送信の制御を行うためにファームウェアの処理が圧迫されるという問題がある。
【００１５】
なお，上記特許文献１に示す技術は，主装置を各ＳＤＣＣに対応した複数の従装置を設け，各従装置にイーサネットとＳＤＣＣの両者に対応するインタフェース機能を設けたものであって遠隔監視制御のために同時に複数局のパケットを送受するという目的には対応しない。
【００１６】
本発明は小規模なハードウェアだけでＨＤＬＣパケットの切替えを行い，多重化によるパケットの分割が発生せず，パケットのトラヒックを増大しないＳＯＮＥＴ／ＳＤＨ装置の監視制御通信方式を提供することを目的とする。
【課題を解決するための手段】
【００１７】
図１は本発明の原理構成を示す図である。図中，１はＤＣＣ信号送信部，２はＤＣＣ信号受信部，３ａはＨＤＬＣ生成部，３ｂはＨＤＬＣ終端部，４はパケットバッファメモリ，５はＬＡＮのイーサネット(Ethernet)プロトコルのＭＡＣフレームの送受信を行うイーサネット送受信部，６は監視装置，７は複数の各伝送路にそれぞれ設けられたＯＨ付加・終端部である。
【００１８】
本発明はＳＯＮＥＴ／ＳＤＨ装置の端局装置（多重伝送装置）間（Ｍセクション）の多数の伝送路のＤＣＣチャネルによる監視制御用のＯＨ信号を効率的に処理するために，ＤＣＣ信号送信部とＤＣＣ信号受信部により効率的に処理するようにしたものである。
【００１９】
図１において，複数の伝送路に接続する複数のＯＨ付加・終端部７は，各伝送路のそれぞれの主信号（ユーザ信号）と制御信号からなるＳＯＮＥＴ／ＳＤＨのフレームに対して，監視装置６からのＯＨ（特に端局セクションオーバーヘッド（ＭＳＯＨ：Ｄ４〜Ｄ１２））をＳＯＮＥＴ／ＳＤＨのフレームのＤＣＣチャネルに付加（出力）すると共に伝送路の相手装置からのＯＨをフレームのＤＣＣチャネルから終端（抽出）する。
【００２０】
監視装置６から相手装置との間のセクション管理のためのオーバーヘッド信号（ＭＳＯＨ）はＭＡＣフレームの形式でＬＡＮにより接続するイーサネット送受信部５に送信される。
ーサネット送受信部５でこれを受信するとパケットバッファメモリ４に格納する。パケットバッファメモリ４に格納されたＭＡＣフレームは次にＨＤＬＣ生成部３ａでＨＤＬＣフレームにカプセル化されＤＣＣ信号送信部１に出力する。ＤＣＣ信号送信部１は，ＨＤＬＣのフレームを複数の伝送路に対応して設けられたＯＨ付加・終端部７に対して同じ内容を同時に送信し，各ＯＨ付加・終端部７から各伝送路のフレームのＤＣＣのチャネル（Ｄ４〜Ｄ１２用のチャネル）に順に付加される。                                      
【００２１】
各伝送路のＯＨ付加・終端部７でＤＣＣのチャネルから抽出した各ＨＤＬＣのフレームを構成する信号は，ＤＣＣ信号受信部２で直並列変換されて保持されて，各ＨＤＬＣのフレーム信号が順に取り出されてＨＤＬＣ終端部３ｂでＭＡＣフレームに変換され，パケットバッファメモリ４に格納され，イーサネット送受信部５からＬＡＮを経由して監視装置６へ転送される。
【発明の効果】
【００２２】
本発明によれば一つのＨＤＬＣ生成手段とＨＤＬＣ終端手段により複数のＤＣＣチャネルの通信ができるので，低コストであり，端局間のセクション管理のための監視制御の通信がマイコン回路やファームウェアに負荷を与えることなく実現することができる。
【００２３】
また，一つのＦＰＧＡ（Field Programmable Gate Array)またはＡＳＩＣにより回路を構成することが可能となり，回路規模を小さくすることができる。
【００２４】
具体的には，１本の１０ベース（Base) のイーサネットに対して８チャネルのＤＣＣからの同時パケット到着を許容し，正常に伝送することができる（１０Mbps/2倍のパケット長／576Kbps ＝8.68チャネル）。イーサネット１００ベースならば，８６チャネルを接続できる。
【発明を実施するための最良の形態】
【００２５】
図２は実施例のシステム構成である。図中，１，２は上記図１の同じ符号に対応し，１はＤＣＣ信号送信部，２はＤＣＣ信号受信部，３ａはＨＤＬＣパケット生成部（以下ＨＤＬＣ生成部という），３ｂはＨＤＬＣパケット終端部（以下ＨＤＬＣ終端部という），４ａ，４ｂはバッファメモリ，５ａはイーサ(Ether) パケット受信部，５ｂはイーサ(Ether) パケット送信部，６はイーサパケット受信部５ａ及びイーサパケット送信部５ｂとイーサネットのＬＡＮで接続した端局間のセクションの監視制御を行う監視装置，６は端局セクションオーバヘッド（ＭＳＯＨ）を送受信して端局装置のセクションの監視制御を行う監視制御部，７ａはオーバヘッド（端局セクションオーバヘッド）をＳＯＮＥＴ／ＳＤＨのフレームの決められたＤＣＣのチャネルに付加するＯＨ付加部，７ｂは伝送路側から送られてきたＳＯＮＥＴ／ＳＤＨのフレームのＤＣＣチャネルから端局セクションオーバヘッドを終端して取り出すＯＨ終端部，８ａは並・直列変換部，８ｂは直・並列変換部，９は電気信号を光信号に変換する電気・光変換の機構と光伝送路からの光信号を電気信号に変換する機構を含む光／電気変換部である。
【００２６】
また，３０〜３５は主信号及び中継セクションオーバーヘッド（ＲＳＯＨ）を送受信するための構成であり，３０は中継線へ送信するための信号多重と，中継線からの受信信号の分離を行う信号多重部，３１は信号多重部３０側のクロックから端局側の装置（光／電気変換部９）のクロックへ乗換えるクロック乗換部，３２は３１と逆方向のクロック乗換えを行うクロック乗換部，３３ａは中継線からの中継セクションオーバーヘッド（ＲＳＯＨ）のＤＣＣ信号（Ｄ１〜Ｄ３）を終端するＯＨ終端部，３３ｂは中継線への中継セクションオーバーヘッドを付加するＯＨ付加部，３４ａは直・並列変換部，３４ｂは並・直列変換部，３５は上記符号９と同様の機構を備える光／電気変換部，３６は中継器（図示省略）に接続する基幹線光伝送路である。
【００２７】
図３はフレームフォーマットの構成例である。図２に示す実施例について，上記図１に示す構成を中心として図３を参照しながら説明する。監視装置６からの端局セクションのオーバーヘッドを含むＭＡＣフレームをイーサネットのＬＡＮを介してイーサパケット受信部５ａに出力すると，そのフレームはバッファメモリ４ａに格納される。ＭＡＣフレームは従来から知られており，図３のＡ．に周知のＭＡＣフレームの例を示し，具体的にはＤＩＸイーサフォーマットである。このフォーマットは，プレアンブル(Preamble)，宛先アドレス(Destination Address) ，送信元アドレス(Source Address)，ペイロード，ＦＣＳ(Frame Check Seaquence) とで構成する。
【００２８】
このＭＡＣフレームは，バッファメモリ４ａから読み出されるとＨＤＬＣパケット生成部３ａにおいて，ＨＤＬＣフレームにカプセル化されてＤＣＣ信号送信部１（内部の構成と動作は後述する図１１〜図１５に示す）に入力される。図３のＢ．にＨＤＬＣパケットフォーマットが示され，この例ではＭＡＣフレームがカプセル化された状態を示す。また，図３のＣ．にＨＤＬＣカプセリングフォーマットのデータ構成を示す。このＨＤＬＣパケットは，先頭と最後に“01111110”(7E H)：Ｈは１６進表示) のフラグを付加する。また，フラグ以外の位置に“７Ｅ”Ｈのデータが存在する時は，そのデータバイトに“７Ｄ”Ｈ（エスケープシーケンス符号）の１バイトを余分に付加してから，データに“２０”Ｈとの排他的論理和で変換を行うことで，エスケープシーケンス符号との識別を行う。イーサパケットが無く，ＨＤＬＣパケットの送信が必要ない時も，“７Ｅ”ＨをＨＤＬＣに代わり送信する。
【００２９】
ＤＣＣ信号送信部１は，入力したＨＤＬＣフレームを多数の伝送路の各端局セクションオーバーヘッドとしてＯＨ付加部７ａに出力（同じ内容を並行して出力）すると，複数の各伝送路に対応するＤＣＣのチャネルにバイト単位（８ビットの並列信号）で付加される。この並列信号は並・直列変換部８ａにおいては直列信号に変換され，光／電気変換部９において光信号に変換されて光伝送路に出力される。
【００３０】
また，ＳＴＭ−１光伝送路から入力する光信号は光／電気変換部９において電気信号に変換され，直・並列変換部８ｂで並列信号に変換され，ＯＨ終端部７ｂで中継セクションオーバヘッド（ＨＤＬＣフレーム）を終端して，ＤＣＣ信号受信部２に出力する。複数のＯＨ終端部７ｂからの各中継セクションのオーバヘッドは，ＤＣＣ信号受信部２（内部の構成と動作は後述する図４〜図１０に示す）に入力して内部に蓄積され，ここから順次ＨＤＬＣパケット終端部３ｂでＭＡＣフレームに戻され，バッファメモリ４ｂに格納される。バッファメモリ４ｂから読み出した各ＭＡＣフレームはイーサパケット送信部５ｂからイーサネットのＬＡＮを介して監視装置６に送信される。
【００３１】
図４はＤＣＣ信号受信部（図２の２）の構成図である。図中，２はＤＣＣ信号受信部，２０はデータ選択部，２１はデータ蓄積部であり，３ｂ，７ｂは上記図２の同じ符号に対応し３ｂはＨＤＬＣパケット終端部，７ｂはＯＨ終端部である。
【００３２】
ＤＣＣ信号受信部２は，各伝送路の主信号のＯＨより抽出したＤＣＣバイトを受信し，ＤＣＣバイトのチャネルを選択切替えすることで，１本のＨＤＬＣ信号を抽出する。一つのＯＨ終端部７ｂは，各主信号のチャネル毎にＳＴＭ−１フレームのＯＨを終端し，Ｄ４〜Ｄ１２のＤＣＣバイトを抽出してＤＣＣ信号受信部２に出力する。主信号からＤＣＣを抽出できない時は，“７Ｅ”Ｈのデータを出力する。データ蓄積部２１はＯＨ終端部７ｂから入力したＤＣＣ受信信号を蓄積し，データが入力されたことをデータ選択部２０に通知する。データ蓄積部２１の詳細な構成と動作は後述する図５〜図７に示す。
【００３３】
データ選択部２０はデータ蓄積部２１に蓄積されたデータを１チャネルずつ読み出して，ＨＤＬＣパケットをＨＤＬＣパケット終端部３ｂに出力する。このように，ＨＤＬＣパケットの入力を単純に切り替えることにより，一つのＨＤＬＣパケット終端部３ｂで複数チャネルからの受信パケットを終端する。
【００３４】
図５はデータ蓄積部（図４の２１）の構成図である。図中，２１０はＤＣＣ位置検出部，２１１は直・並列変換部，２１２はデータ検出部，２１３は書込み制御部，２１４はメモリ，２１５は読出し要求生成部，２１６は読出し制御部である。
【００３５】
図６はＤＣＣ信号受信のタイミングチャートであり，図７はメモリアクセスのタイミングチャートであり，図５の動作を図６，図７を参照しながら説明する。
【００３６】
図５のＤＣＣ位置検出部２１０は，ＤＣＣ信号の挿入された位置を示すデータイネーブルパルスによりＤＣＣ信号データの入力線からＤＣＣデータを抽出する。図６のａに示すＤＣＣ信号データイネーブルパルスとｂに示すＤＣＣ信号データは１２５μｓ（ＳＤＨフレーム周期）の周期内に３バイト×３回，すなわＤ４−Ｄ６，Ｄ７−Ｄ９，Ｄ１０−Ｄ１２のタイミングで発生する。この中のＤ４−Ｄ６の時間を拡大した場合の，ＤＣＣ信号データイネーブルパルスと，ＤＣＣ信号データをａ’，ｂ’として示す。更に，ａ’とｂ’に示すＤ４バイトを構成するビット列を拡大して，ビット単位のタイミングチャートについて，図６のｃの主信号タイミングクロック（１９．４４ＭＨｚの例）と，ａ”のＤＣＣ信号データイネーブルパルス及びｂ”のＤＣＣ信号データとして示す。
【００３７】
図５の直・並列変換部２１１は，ＤＣＣ位置検出部２１０で受信したシリアル信号をバイト（８ビット）で処理可能なパラレル信号に変換し，データ検出部２１２は，受信データが“７Ｅ”の１６進データが無くなる（空き時間に連続して７Ｅを受信している）と，パケットの先頭フラグ検出として書込み制御部２１３に通知する。書込み制御部２１３は，データ検出部２１２がデータの先頭フラグを検出したら，以降のデータをメモリ２１４に書込む。
【００３８】
メモリ２１４はＤＣＣ位置検出部２１０，直・並列変換部２１１，データ検出部２１２及び書込み制御部２１３が動作する主信号クロックと読出し制御部２１６が動作するイーサネットクロックの間でのデータのクロック乗換えと，データ検出部２１２が検出したパケットデータの蓄積を行い，メモリ容量は，ＨＤＬＣパケットの最大長（約１６００バイト）の２倍程度となる。読出し要求生成部２１５は，書込み制御部２１３からの書込み終了が通知されると読出し要求信号をデータ選択部２０（図４）に出力する。また，読出し制御部２１６からの読み出しアドレスと，書込み制御部２１３からの書き込みアドレスを比較し，等しくなると，読み出し完了として読出し要求を解除する。読出し制御部２１６はデータ選択部２０（図４）から読出し許可信号が入力すると，メモリ２１４の読み出しを行い，読出し許可が解除されると停止する。こうして，ＨＤＬＣパケットデータがイーサネットのタイミングクロックでデータ選択部２０へ出力される。
【００３９】
上記に説明したメモリ２１４の書込みと読出しのタイミングチャートを図７に示す。ＤＣＣ信号は１２５μｓのＳＤＨフレーム周期の中のＤ４〜Ｄ１２に対応するＤＣＣ信号データイネーブルパルス（図７のａ）のタイミングでＤＣＣ信号データ（図７のｂ）がメモリに書き込まれる。図７のｃ．に複数のフレームの時間を圧縮してＤＣＣ信号データ発生のタイミングが示され，ＨＤＬＣパケットを構成する有効データの範囲を示す。この有効データの期間に図７のｄ．に示すメモリ書き込みが行われて，書き込み終了により読出し要求生成部２１５から読み出し要求信号が発生し（図７のｅ．），読み出し許可信号がデータ選択部（図４の２０）から発生すると（図７のｆ．），メモリ読み出しにより読出しデータが出力される（図７のｇ．）。なお，メモリの読出しは，イーサネットのクロック（５０ＭＨｚとする）を４分周した１２．５ＭＨｚクロックで連続的に行い，その転送速度は１００Ｍｂｐｓ（＝８ビット並列×１２．５ＭＨｚ）になる。
【００４０】
図８はデータ選択部（図４の２０）の構成図である。図中，２００は実装判定部，２０１は切替選択部，２０２はデータ切替部，２０３は初期状態信号発生部である。
【００４１】
実装判定部２００は，データ蓄積部２１（図４）からのメモリ読出し要求に対して，要求信号の有効と無効を判定する。この場合，実装判定部２００に入力される主信号盤実装情報が「実装」を表すか否かを識別することにより行われる。主信号盤実装情報は，対応するＤＣＣ信号が発生する源となるインタフェース盤（図２のクロック乗換部３１，３２，ＯＨ付加部７ａ，ＯＨ終端部７ｂ，並・直列変換部８ａ，直・並列変換部８ｂ，光／電気変換部９とで構成する盤）が伝送装置に実装されているか否かを表す情報である。装置のメンテナンス等により，チャネル（インタフェース盤）毎に信号が切り離されることがあり，その際に切り離されたチャネルからの読出し要求を破棄するために読出し要求信号と主信号盤実装情報の論理積をとる。
【００４２】
図８の切替選択部２０１は各チャネルからのメモリ要求に対して読出し許可信号を生成し，読出し要求の終了で，読出し許可を解除する。図９はデータ切替選択のタイミングチャートであり，ａ．に示す読出し要求信号に対し，ｂ．に示すように読出し許可信号を発生し，読出し許可としてチャネルからはデータ蓄積部（図４の２１，図５のメモリ２１４）からＨＤＬＣパケット（ＤＣＣデータ）が出力され，データ切替部２０２に対し切替えるチャネル情報を出力する。図９のｃ．は，データ切替部２０２へ出力されるＨＤＬＣパケットデータを表し，図の例ではチャネル１（ｃｈ１），チャネル２（ｃｈ２），……，チャネルｎ（ｃｈｎ）が出力される。
【００４３】
複数のチャネルから同時に読出し要求があるときは，要求の調停を行い，いずれか一つのチャネルに対し読出しを許可し，そのチャネルからの読出し要求が解除された後で，次のチャネルに対して読出しを許可する。また，どのチャネルにも読出し許可を出力していないとき（ＨＤＬＣパケットを受信していないとき）は，初期状態信号発生部２０３から出力する“７Ｅ”Ｈを選択するよう切替える。データ切替部２０２は切替選択部２０１からのチャネル切替指示によりデータの切替を行いＨＤＬＣパケットをＨＤＬＣ終端部（図４の３ｂ）に出力する。初期状態信号発生部２０３は常時“７Ｅ”の１６進データを生成する。
【００４４】
図１０はデータ切替選択処理のテーブルである。切替選択部２０１は優先順位のテーブルを備え，各チャネルからの読出し要求は任意のタイミングで発生し，読出し応答は即座にそのチャネルに対して読出し許可を行う。ただし，読出し許可中に他のチャネルから読出し要求があったときは，読出しが完了してから他のチャネルに読出し許可を与える。また，読出し要求が複数同時に発生したときは，優先順位で調停し，ひとつのチャネルにのみ読出し許可を与え，他のチャネルに対しては読出しを待たせる。優先順位は，各チャネルを任意を順位で並べることで与え，図１０のテーブルの状態の変化を示すように，読出し許可を与えるとそのチャネルが最下位となるように変化する。
【００４５】
以上のように，ＤＣＣ受信信号がＨＤＬＣパケットを生成し，ＨＤＬＣ終端部３ｂ（図４）に出力するが，ＨＤＬＣパケットの開始フラグと終了フラグである“７Ｅ”Ｈのデータの有無によってのみ，パケットの検出を行っているため，ＨＤＬＣパケットの誤検出が発生することがある。
【００４６】
しかし，ＨＤＬＣ終端部３ｂ（図４）は，パケット長，制御バイト及びアドレスバイトの値をさらにＦＣＳチェックを行って不正パケットの破棄を行うことで，正常なＨＤＬＣパケットのみを受信する。
【００４７】
図１１はＤＣＣ信号送信部（図２の１）の構成図である。図中，１はＤＣＣ信号送信部，１０は書込要求部，１１はクロック乗換部であり，３ａ，７ａは上記図２の同じ符号に対応し，３ａはＨＤＬＣパケット生成部，７ａはＯＨ付加部である。
【００４８】
ＤＣＣ信号送信部１のパケット生成部３ａは，ＤＣＣ信号送信部１からの書込み要求があると，ＨＤＬＣパケット生成部３ａ内のバッファメモリに蓄積されたＭＡＣフレームの信号を１パケット分読出し，ＨＤＬＣパケットにカプセル化を行ってＤＣＣ信号送信部１に書込む。クロック乗換部１１は，書込まれたデータを蓄積し，イーサネットクロックから送信側の主信号クロックへクロック乗換を行う。クロック乗換部１１は，各チャネル毎に個別にあり，ＨＤＬＣパケット生成部３ａからのデータ書込みは全チャネルに同時に行う。また，書込みが行われていない時（イーサネットパケットが無く，ＨＤＬＣパケットの送信が必要ない時）は“７Ｅ”の１６進データをＨＤＬＣパケットに代わって送信する。ＯＨ付加部７ａは，ＤＣＣ信号送信部１からのＤＣＣデータを端局セクションオーバヘッド（ＭＳＯＨ）のＤ４〜Ｄ１２バイトに挿入し，ＳＴＭ−１フレームのマッピングを行う。書込要求部１０は，クロック乗換部１１からの書込要求を確認し，全チャネルからの送信要求があればパケット送信が可能と判断して，ＨＤＬＣパケット生成部３ａに１パケットの書込みを要求する。このような構成により，ＨＤＬＣパケットは全チャネル（各伝送路）のＤＣＣバイトに同時に共通（同じパケット）に送信する。
【００４９】
こうして，監視装置（図２の６）から受信したイーサパケットを終端し，ＨＤＬＣパケットにカプセル化して，全チャネルのＤＣＣバイトに分配する。
【００５０】
図１２は書込要求部（図１１の１０）の構成図である。図中，１００は書込調停部，１０１は各伝送路に対応する実装判定部である。
【００５１】
実装判定部１０１はクロック乗換部（図１１の１１）からの送信要求に対して，要求信号の有効か無効かを判断する。この実装判定部１０１へ入力する主信号盤実装情報は，上記図８に示す実装判定部２００と同様のインタフェース盤が実装されているか否かを表す情報であり，実装情報と送信要求信号の論理積をとって判定する。書込調停部１００は，クロック乗換部（図１１の１１）からの書込要求が全チャネルから来ているかを判定し，全チャネルが書込み要求状態になったときにＨＤＬＣパケットデータの書込み要求を出力する。全チャネルからの書込み要求の判定には実装判定部１０１の情報も用い，実装の無いチャネルについては判定時に除外する。
【００５２】
図１３は書込要求調停のタイミングチャートである。図１３のａ．に示すように各チャネルのクロック乗換部（図１１の１１）からの書込み要求は任意のタイミングで発生し，書込制御は，ｂ．に示すように全チャネルからの要求が揃った時点で行われ，ｃ．に示すようにＨＤＬＣパケットデータの書込みが行われる。
【００５３】
図１４はクロック乗換部（図１１の１１）の構成図である。図中，１１０は書込み制御部，１１１はメモリ，１１２は送信データ検出部，１１３は読出し制御部，１１４は初期状態信号発生部，１１５は切替選択部，１１６は並・直列変換部である。
【００５４】
書込み制御部１１０は，書込み要求の信号の発生に対するＨＤＬＣパケット生成部３ａ（図１１）からの書込み制御信号の発生により動作し，メモリ１１１にＨＤＬＣパケット生成部３ａのＨＤＬＣパケットデータを書込む。メモリ１１１への書込み速度は，任意であるがイーサネットクロックの５０ＭＨｚを４分周した１２．５ＭＨｚクロックで連続的に行う方法が回路の効率が良く転送速度は１００Ｍｂｐｓとなる。メモリ１１１はイーサネットクロックから主信号クロックへデータのクロック乗換を行う働きをし，１パケットのデータを蓄積する。メモリ容量は，最大ＨＤＬＣパケット長以上とし，それはイーサネットパケットの最大長の２倍となる。
【００５５】
送信データ検出部１１２はメモリ１１１の書込み側と読出し側のアドレスを比較し，メモリにデータがあるときは読出し制御部１１３に対し読出し制御を行い，データが無い時は書込み要求を書込み要求部１０（図１１）への出力と，切替選択部１１５に対し初期状態信号発生部１１４の出力への切替指示を行う。読出し制御部１１３はメモリ１１１から主信号クロックでＤＣＣバイトの送信タイミングで読出して出力する。初期状態信号発生部１１４は，パケットを送信しないときにＤＣＣに出力する固定値“７Ｅ”の１６進データを生成する。
【００５６】
切替選択部１１５は，送信データ検出部１１２からの指示によりパケットデータの出力があるときは，読出し制御部１１３からのデータ出力を選択し，無いときは初期状態信号発生部１１４からの出力を切替選択する。並・直列変換部１１６は，パラレルのＤＣＣデータをシリアルに変換し，主信号クロックとデータ要求パルスに同期して出力する。
【００５７】
図１５はＤＣＣ信号の送信タイミングチャートであり，上記図１１（及び図１４）に示す構成におけるＤＣＣ信号送信のタイミングを示す。図１５のａ．及びｂ．は１２５μｓのＳＤＨフレーム周期内に，端局セクションオーバヘッド（ＭＳＯＨ）であるＤ４−６，Ｄ７−９，Ｄ１０−１２の３バイトが３回発生し，それらの各タイミングでＤＣＣ信号データ要求パルスとＤＣＣ信号データが発生することを示す。この中のＤ４−６の３バイトの時間を拡大した場合の，ＤＣＣ信号データ要求パルスとＤＣＣ信号データのタイミングをａ’，ｂ’として示す。また，図１５のｃ，ａ”，ｂ”は上記ａ’，ｂ’に示すＤ４−６の中のＤ４バイトの時間を拡大したもので，ｃ．は主信号（伝送路側）タイミングクロックを示し，そのクロックに同期して発生するＤＣＣ信号データ要求パルスとＤＣＣ信号データのタイミングをａ”，ｂ”として示す。
【００５８】
（付記１）  セクションオーバヘッドを用いたＳＯＮＥＴ／ＳＤＨ装置の監視制御通信方式において，複数の伝送路のそれぞれに端局セクションオーバヘッドを付加・終端するＯＨ付加・終端部を設け，前記各ＯＨ付加・終端部で終端されたそれぞれの相手装置からのＨＤＬＣフレームの端局セクションオーバヘッドを複数個受信する一つのＤＣＣ（データ・コミュニケーション・チャネル）信号受信部と，前記ＤＣＣ信号受信部から順次出力される各ＨＤＬＣフレームをＭＡＣフレームに変換してバッファメモリに格納するＨＤＬＣ終端部と，前記バッファメモリから読出したＭＡＣフレームを監視装置に送信すると共に前記監視装置から相手装置へ送信する端局セクションオーバヘッドを含むＭＡＣフレームをバッファメモリに格納するイーサネット送受信部と，前記相手装置へ送る前記ＭＡＣフレームをバッファメモリから取り出してＨＤＬＣフレームにカプセル化する一つのＨＤＬＣ生成部と，前記ＨＤＬＣ生成部で生成したＨＤＬＣフレームを前記複数の各ＯＨ付加・終端部へ出力して対応する伝送路の端局セクションオーバヘッドへ付加する一つのＤＣＣ信号送信部を備えることを特徴とするＳＯＮＥＴ／ＳＤＨ装置の監視制御通信方式。
【００５９】
（付記２）  付記１において，前記端局セクションオーバヘッドは，フレーム中の予め端局セクションオーバヘッドのために割り当てられたセクション・データ・コミュニケーション・チャネル（ＳＤＣＣ）の複数バイト（Ｄ４〜Ｄ１２）であることを特徴とするＳＯＮＥＴ／ＳＤＨ装置の監視制御通信方式。
【００６０】
（付記３）  付記１において，前記ＤＣＣ信号受信部は，各ＯＨ付加・終端部から終端した端局セクションオーバヘッドのデータを蓄積する複数のデータ蓄積部と，複数のデータ蓄積部からの読出し要求の中から一つを選択して前記ＨＤＬＣ終端部に読出しを行うデータ選択部とを備えることを特徴とするＳＯＮＥＴ／ＳＤＨ装置の監視制御通信方式。
【００６１】
（付記４）  付記３において，前記データ蓄積部は，データの蓄積の動作を伝送路の主信号のクロックに同期して行い，データの読出し動作は前記監視装置が設けられたネットワークのクロックに同期して行うことを特徴とするＳＯＮＥＴ／ＳＤＨ装置の監視制御通信方式。
【００６２】
（付記５）  付記３において，前記ＤＣＣ信号受信部のデータ選択部は，前記データ蓄積部からの読出し要求が発生すると，前記読出し要求が前記ＯＨ付加・終端部を含む伝送路に対応した主信号盤が実装されているか否かを表す信号と共に有効であるかを判定する実装判定部を備えることを特徴とするＳＯＮＥＴ／ＳＤＨ装置の監視制御通信方式。
【００６３】
（付記６）  付記１において，前記ＤＣＣ信号送信部は，前記複数の各ＯＨ付加・終端部から発生する相手装置へのＤＣＣのデータ要求を受け取るとそれぞれ書込要求を発生する複数のクロック乗換部と，各クロック乗換部からの書込要求を受け取ると前記ＨＤＬＣパケット生成部に対し書込要求を発生して，前記各クロック乗換部へＨＤＬＣパケットの書込を実行させる書込要求部とを備えることを特徴とするＳＯＮＥＴ／ＳＤＨ装置の監視制御通信方式。
【００６４】
（付記７）  付記６において，前記書込要求部は，前記クロック乗換部からの書込要求が，前記ＯＨ付加・終端部を含む伝送路に対応した主信号盤が実装されているか否かを表す信号と共に有効であるかを判定する実装判定部を備えることを特徴とするＳＯＮＥＴ／ＳＤＨ装置の監視制御通信方式。
【００６５】
（付記８）  付記６において，前記クロック乗換部は，前記ＨＤＬＣパケット生成部からのデータを記憶するメモリを備え，前記メモリへの前記データの書込むは監視装置側のクロックにより書込み制御を行う書込み制御部と，前記メモリからのデータの読出しは伝送路の主信号のクロックに同期して行う読出し制御部とを備えることを特徴とするＳＯＮＥＴ／ＳＤＨ装置の監視制御通信方式。
【図面の簡単な説明】
【００６６】
【図１】本発明の原理構成を示す図である。
【図２】実施例のシステム構成を示す図である。
【図３】フレームフォーマットの構成例を示す図である。
【図４】ＤＣＣ信号受信部の構成図である。
【図５】データ蓄積部の構成図である。
【図６】ＤＣＣ信号受信のタイミングチャートを示す図である。
【図７】メモリアクセスのタイミングチャートを示す図である。
【図８】データ選択部の構成図である。
【図９】データ切替選択のタイミングチャートを示す図である。
【図１０】データ切替選択処理のテーブルを示す図である。
【図１１】ＤＣＣ信号送信部の構成図である。
【図１２】書込要求部の構成図である。
【図１３】書込要求調停のタイミングチャートを示す図である。
【図１４】クロック乗換部の構成図である。
【図１５】ＤＣＣ信号の送信タイミングチャートを示す図である。
【図１６】ＳＯＮＥＴ／ＳＤＨのシステム構成の例を示す図である。
【図１７】ＳＤＨの基本形態であるＳＴＭ−１のフレームフォーマットを示す図である。
【図１８】従来例１の構成を示す図である。
【図１９】従来例２の構成を示す図である。
【符号の説明】
【００６７】
１      ＤＣＣ信号送信部
２      ＤＣＣ信号受信部
３ａ    ＨＤＬＣ生成部
３ｂ    ＨＤＬＣ終端部
４      パケットバッファメモリ
５      イーサネット送受信部
６      監視装置
７      ＯＨ付加・終端部
【図１】
2005086619.tif 000003
【図２】
2005086619.tif 000004
【図３】
2005086619.tif 000005
【図４】
2005086619.tif 000006
【図５】
2005086619.tif 000007
【図６】
2005086619.tif 000008
【図７】
2005086619.tif 000009
【図８】
2005086619.tif 000010
【図９】
2005086619.tif 000011
【図１０】
2005086619.tif 000012
【図１１】
2005086619.tif 000013
【図１２】
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【図１３】
2005086619.tif 000015
【図１４】
2005086619.tif 000016
【図１５】
2005086619.tif 000017
【図１６】
2005086619.tif 000018
【図１７】
2005086619.tif 000019
【図１８】
2005086619.tif 000020
【図１９】
2005086619.tif 000021