(57)【要約】【課題】  フォトダイオードと、ヘテロ接合バイポーラトランジスタと、を含む、高周波特性の良好な光電子集積素子およびその製造方法を提供する。【解決手段】  本発明にかかる光電子集積素子１００は，基板１０の上方に、基板１０側から配置された、第１半導体多層膜２０と、光吸収層２２と、コンタクト層２４と、を含むフォトダイオード１１０と、基板１０の上方に、基板１０側から配置された、第２半導体多層膜３０と、コレクタ層３２と、ベース層３４と、エミッタ層３６と、を含むヘテロ接合バイポーラトランジスタ１２０と、を含み、第１半導体多層膜２０は、分布ブラッグ反射型ミラーとして機能し、フォトダイオード１１０を駆動するための第１電極５０は、第１半導体多層膜２０の上面２０ａに接しており、へテロ接合バイポーラトランジスタ１２０を駆動するための第２電極６０は、第２半導体多層膜３０の上面３０ａに接している。【選択図】      図１
2005243917.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上方に、該基板側から配置された、第１半導体多層膜と、光吸収層と、コンタクト層と、を含むフォトダイオードと、
前記基板の上方に、該基板側から配置された、第２半導体多層膜と、コレクタ層と、ベース層と、エミッタ層と、を含むヘテロ接合バイポーラトランジスタと、
前記フォトダイオードを駆動するための第１電極と、
前記へテロ接合バイポーラトランジスタを駆動するための第２電極と、を含み、
前記第１半導体多層膜は、分布ブラッグ反射型ミラーとして機能し、
前記第１電極は、前記第１半導体多層膜の上面に接しており、
前記第２電極は、前記第２半導体多層膜の上面に接している、光電子集積素子。
【請求項２】
請求項１において、
前記第１半導体多層膜は、Ａｌ組成の異なる少なくとも２層のＡｌＧａＡｓ層からなり、
少なくとも前記第１電極の形成されている領域における、前記第１半導体多層膜の最上層のＡｌ組成は、該第１半導体多層膜の第２層のＡｌ組成より小さく、
前記第２半導体多層膜は、Ａｌ組成の異なる少なくとも２層のＡｌＧａＡｓ層からなり、
少なくとも前記第２電極の形成されている領域における、前記第２半導体多層膜の最上層のＡｌ組成は、該第２半導体多層膜の第２層のＡｌ組成より小さい、光電子集積素子。
【請求項３】
フォトダイオードと、ヘテロ接合バイポーラトランジスタと、を含む光電子集積素子の製造方法において、
基板の上方に、少なくとも、第１半導体多層膜および第２半導体多層膜、光吸収層およびコレクタ層、コンタクト層およびベース層、ならびにエミッタ層を構成するための半導体層を積層する工程と、
前記半導体層をパターニングすることにより、前記エミッタ層を形成する工程と、
前記半導体層をパターニングすることにより、前記コンタクト層、前記ベース層、前記光吸収層、および前記コレクタ層を形成する工程と、
前記半導体層をパターニングすることにより、前記第１半導体多層膜、および前記第２半導体多層膜を形成する工程と、
前記第１半導体多層膜の上面に接するように、前記フォトダイオードを駆動するための第１電極を形成する工程と、
前記第２半導体多層膜の上面に接するように、前記ヘテロ接合バイポーラトランジスタを駆動するための第２電極を形成する工程と、を含み、
前記第１半導体多層膜は、分布ブラッグ反射型ミラーとして機能するように形成する、光電子集積素子の製造方法。
【請求項４】
請求項３において、
前記第１半導体多層膜は、Ａｌ組成の異なる少なくとも２層のＡｌＧａＡｓ層からなるように形成し、
少なくとも前記第１電極の形成領域における、前記第１半導体多層膜の最上層のＡｌ組成は、該第１半導体多層膜の第２層のＡｌ組成より小さくなるように形成し、
前記第２半導体多層膜は、Ａｌ組成の異なる少なくとも２層のＡｌＧａＡｓ層からなるように形成し、
少なくとも前記第２電極の形成領域における、前記第２半導体多層膜の最上層のＡｌ組成は、該第２半導体多層膜の第２層のＡｌ組成より小さくなるように形成する、光電子集積素子の製造方法。
【請求項５】
請求項４において、
前記第１半導体多層膜の少なくとも前記第１電極の形成領域を表面処理する第１表面処理工程と、
前記第２半導体多層膜の少なくとも前記第２電極の形成領域を表面処理する第２表面処理工程と、を有し、
前記第１表面処理工程によって露出する、前記第１半導体多層膜の前記最上層のＡｌ組成は、前記第１半導体多層膜の第２層のＡｌ組成より小さくなるように表面処理し、
前記第２表面処理工程によって露出する、前記第２半導体多層膜の前記最上層のＡｌ組成は、前記第２半導体多層膜の第２層のＡｌ組成より小さくなるように表面処理する、光電子集積素子の製造方法。
【請求項６】
請求項５において、
前記第１表面処理工程および前記第２表面処理工程のうち少なくとも一方は、フッ化水素水溶液またはフッ化水素酸系緩衝溶液を用いたウェットエッチング法により行われる、光電子集積素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電子集積素子およびその製造方法に関する。
【背景技術】
【０００２】
フォトダイオードを光通信用トランシーバの受信モジュールなどに組み込んで使用する際に、フォトダイオードの後段に、ヘテロ接合バイポーラトランジスタを含むＴＩＡ（Ｔｒａｎｓ Ｉｍｐｅｄａｎｃｅ Ａｍｐｌｉｆｉｅｒ）などの増幅器を設けて、光電流を増幅させる場合がある。この場合、フォトダイオードと、ヘテロ接合バイポーラトランジスタとを同一半導体基板上に形成する、いわゆるモノリシック集積を行うことができる。
【０００３】
モノリシック集積を行う場合には、フォトダイオードの光吸収層と、ヘテロ接合バイポーラトランジスタのコレクタ層とを同一工程により形成することができる。この場合に、ヘテロ接合バイポーラトランジスタを高速駆動するためにコレクタ層の膜厚を小さくすると、フォトダイオードの光吸収層の膜厚も小さくなり、十分な受光感度が得られなくなる場合がある。そこで、フォトダイオードの光吸収層の下にＤＢＲ（分布ブラッグ反射型）ミラーを設けることにより、入射光を光吸収層内で多重反射させて、受光感度を向上させる場合がある（たとえば、特許文献１参照）。
【特許文献１】特開平８−２６４７４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、フォトダイオードと、ヘテロ接合バイポーラトランジスタと、を含む、高周波特性の良好な光電子集積素子およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明にかかる光電子集積素子は、
基板の上方に、該基板側から配置された、第１半導体多層膜と、光吸収層と、コンタクト層と、を含むフォトダイオードと、
前記基板の上方に、該基板側から配置された、第２半導体多層膜と、コレクタ層と、ベース層と、エミッタ層と、を含むヘテロ接合バイポーラトランジスタと、を含み、
前記第１半導体多層膜は、分布ブラッグ反射型ミラーとして機能し、
前記フォトダイオードを駆動するための第１電極は、前記第１半導体多層膜の上面に接しており、
前記へテロ接合バイポーラトランジスタを駆動するための第２電極は、前記第２半導体多層膜の上面に接している。
【０００６】
本発明にかかる光電子集積素子において、特定のもの（以下、「Ａ」という）の「上方」に配置された他の特定のもの（以下、「Ｂ」という）とは、Ａ上に直接配置されたＢと、Ａ上に、Ａ上の他のものを介して配置されたＢと、を含む。この「上方」の定義については、本発明にかかる光電子集積素子の製造方法においても同様である。
【０００７】
この光電子集積素子によれば、前記第１電極は、前記第１半導体多層膜の上面に接しており、前記第２電極は、前記第２半導体多層膜の上面に接している。すなわち、この光電子集積素子によれば、前記第１電極および前記第２電極が前記基板の上面に接している場合にくらべ、高周波特性が良好である。
【０００８】
本発明にかかる光電子集積素子において、
前記第１半導体多層膜は、Ａｌ組成の異なる少なくとも２層のＡｌＧａＡｓ層からなり、
少なくとも前記第１電極の形成されている領域における、前記第１半導体多層膜の最上層のＡｌ組成は、該第１半導体多層膜の第２層のＡｌ組成より小さく、
前記第２半導体多層膜は、Ａｌ組成の異なる少なくとも２層のＡｌＧａＡｓ層からなり、
少なくとも前記第２電極の形成されている領域における、前記第２半導体多層膜の最上層のＡｌ組成は、該第２半導体多層膜の第２層のＡｌ組成より小さいことができる。
【０００９】
この光電子集積素子によれば、前記第１電極の形成領域における、前記第１半導体多層膜の最上層のＡｌ組成は、該第１半導体多層膜の第２層のＡｌ組成より小さいことができる。これにより、前記第１半導体多層膜の最上層のＡｌ組成が、該第１半導体多層膜の第２層のＡｌ組成より大きい場合に比べ、前記第１電極と、前記第１半導体多層膜の最上層との接触抵抗を低くすることができる。
【００１０】
また、同様に、この光電子集積素子１００によれば、前記第２電極の形成領域における、前記第２半導体多層膜の最上層のＡｌ組成は、該第２半導体多層膜の第２層のＡｌ組成より小さいことができる。これにより、前記第２半導体多層膜の最上層のＡｌ組成が、該第２半導体多層膜の第２層のＡｌ組成より大きい場合に比べ、前記第２電極と、前記第２半導体多層膜の最上層との接触抵抗を低くすることができる。
【００１１】
なお、本発明にかかる光電子集積素子およびその製造方法において、ＡｌＧａＡｓ層のＡｌ組成とは、ガリウム（Ｇａ）に対するアルミニウム（Ａｌ）の組成である。本発明にかかる光電子集積素子およびその製造方法において、ＡｌＧａＡｓ層のＡｌ組成は、０から１までである。すなわち、ＡｌＧａＡｓ層は、ＧａＡｓ層（Ａｌ組成が０の場合）およびＡｌＡｓ層（Ａｌ組成が１の場合）を含む。
【００１２】
本発明にかかる光電子集積素子の製造方法は、
フォトダイオードと、ヘテロ接合バイポーラトランジスタと、を含む光電子集積素子の製造方法において、
基板の上方に、少なくとも、第１半導体多層膜および第２半導体多層膜、光吸収層およびコレクタ層、コンタクト層およびベース層、ならびにエミッタ層を構成するための半導体層を積層する工程と、
前記半導体層をパターニングすることにより、前記エミッタ層を形成する工程と、
前記半導体層をパターニングすることにより、前記コンタクト層、前記ベース層、前記光吸収層、および前記コレクタ層を形成する工程と、
前記半導体層をパターニングすることにより、前記第１半導体多層膜、および前記第２半導体多層膜を形成する工程と、
前記第１半導体多層膜の上面に接するように、前記フォトダイオードを駆動するための第１電極を形成する工程と、
前記第２半導体多層膜の上面に接するように、前記ヘテロ接合バイポーラトランジスタを駆動するための第２電極を形成する工程と、を含み、
前記第１半導体多層膜は、分布ブラッグ反射型ミラーとして機能するように形成する。
【００１３】
この光電子集積素子の製造方法によれば、前記第１半導体多層膜の上面に接するように前記第１電極を形成し、前記第２半導体多層膜の上面に接するように前記第２電極を形成する。すなわち、この光電子集積素子の製造方法によれば、前記第１電極および前記第２電極が前記基板の上面に接している場合にくらべ、高周波特性が良好な光電子集積素子を提供することができる。
【００１４】
この光電子集積素子の製造方法において、
前記第１電極を形成する工程と、前記第２電極を形成する工程とは、同一のプロセスで行われることができる。
【００１５】
この光電子集積素子の製造方法によれば、製造工程を簡素化することができる。
【００１６】
本発明にかかる光電子集積素子の製造方法において、
前記第１半導体多層膜は、Ａｌ組成の異なる少なくとも２層のＡｌＧａＡｓ層からなるように形成し、
少なくとも前記第１電極の形成領域における、前記第１半導体多層膜の最上層のＡｌ組成は、該第１半導体多層膜の第２層のＡｌ組成より小さくなるように形成し、
前記第２半導体多層膜は、Ａｌ組成の異なる少なくとも２層のＡｌＧａＡｓ層からなるように形成し、
少なくとも前記第２電極の形成領域における、前記第２半導体多層膜の最上層のＡｌ組成は、該第２半導体多層膜の第２層のＡｌ組成より小さくなるように形成することができる。
【００１７】
この光電子集積素子の製造方法によれば、前記第１電極の形成領域における、前記第１半導体多層膜の最上層のＡｌ組成は、該第１半導体多層膜の第２層のＡｌ組成より小さくなるように形成することができる。これにより、前記第１半導体多層膜の最上層のＡｌ組成が、該第１半導体多層膜の第２層のＡｌ組成より大きい場合に比べ、前記第１電極と、前記第１半導体多層膜の最上層との接触抵抗が低い光電子集積素子を提供することができる。
【００１８】
また、同様に、この光電子集積素子１００の製造方法によれば、前記第２電極の形成領域における、前記第２半導体多層膜の最上層のＡｌ組成は、該第２半導体多層膜の第２層のＡｌ組成より小さくなるように形成することができる。これにより、前記第２半導体多層膜の最上層のＡｌ組成が、該第２半導体多層膜の第２層のＡｌ組成より大きい場合に比べ、前記第２電極と、前記第２半導体多層膜の最上層との接触抵抗が低い光電子集積素子を提供することができる。
【００１９】
本発明にかかる光電子集積素子の製造方法において、
前記第１半導体多層膜の少なくとも前記第１電極の形成領域を表面処理する第１表面処理工程と、
前記第２半導体多層膜の少なくとも前記第２電極の形成領域を表面処理する第２表面処理工程と、を有し、
前記第１表面処理工程によって露出する、前記第１半導体多層膜の前記最上層のＡｌ組成は、前記第１半導体多層膜の第２層のＡｌ組成より小さくなるように表面処理し、
前記第２表面処理工程によって露出する、前記第２半導体多層膜の前記最上層のＡｌ組成は、前記第２半導体多層膜の第２層のＡｌ組成より小さくなるように表面処理することができる。
【００２０】
この光電子集積素子の製造方法によれば、前記第１電極の形成領域における、前記第１半導体多層膜の最上層のＡｌ組成は、該第１半導体多層膜の第２層のＡｌ組成より小さくなるように表面処理することができる。これにより、前記第１半導体多層膜の最上層のＡｌ組成が、該第１半導体多層膜の第２層のＡｌ組成より大きい場合に比べ、前記第１電極と、前記第１半導体多層膜の最上層との接触抵抗が低い光電子集積素子を提供することができる。
【００２１】
また、同様に、この光電子集積素子１００の製造方法によれば、前記第２電極の形成領域における、前記第２半導体多層膜の最上層のＡｌ組成は、該第２半導体多層膜の第２層のＡｌ組成より小さくなるように表面処理することができる。これにより、前記第２半導体多層膜の最上層のＡｌ組成が、該第２半導体多層膜の第２層のＡｌ組成より大きい場合に比べ、前記第２電極と、前記第２半導体多層膜の最上層との接触抵抗が低い光電子集積素子を提供することができる。
【００２２】
本発明にかかる光電子集積素子の製造方法において、
前記第１表面処理工程および前記第２表面処理工程のうち少なくとも一方は、フッ化水素水溶液またはフッ化水素酸系緩衝溶液を用いたウェットエッチング法により行われることができる。
【００２３】
この光電子集積素子の製造方法によれば、前記第１電極の形成領域における、前記第１半導体多層膜の最上層のＡｌ組成は、該第１半導体多層膜の第２層のＡｌ組成より小さくなるようにウェットエッチングすることができる。また、同様に、前記第２電極の形成領域における、前記第２半導体多層膜の最上層のＡｌ組成は、該第２半導体多層膜の第２層のＡｌ組成より小さくなるようにウェットエッチングすることができる。
【００２４】
本発明にかかる光電子集積素子の製造方法において、
前記第１表面処理工程と、前記第２表面処理工程とは、同一のプロセスで行われることができる。
【００２５】
この光電子集積素子の製造方法によれば、製造工程を簡素化することができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の好適な実施の形態について、図面を参照しながら説明する。
【００２７】
１．光電子集積素子の構造
図１は、本発明を適用した実施の形態に係る光電子集積素子１００を模式的に示す断面図である。また、図２は、図１に示す光電子集積素子１００を模式的に示す平面図である。
【００２８】
本実施の形態に係る光電子集積素子１００は、図１に示すように、フォトダイオード１１０およびヘテロ接合バイポーラトランジスタ１２０を含む。以下、フォトダイオード１１０、およびヘテロ接合バイポーラトランジスタ１２０について説明する。
【００２９】
１−１．フォトダイオード
フォトダイオード１１０は、半導体基板（本実施形態では半絶縁性ＧａＡｓ基板）１０上に設けられている。フォトダイオード１１０は、入射面８０を有する。フォトダイオード１１０は、たとえば、ｎ型Ａｌ０．１５Ｇａ０．８５Ａｓ層とｎ型Ａｌ０．９Ｇａ０．１Ａｓ層とを交互に積層した１５ペアの第１半導体多層膜（以下、「第１多層膜」ともいう）２０と、不純物がドーピングされていないＧａＡｓ層からなる光吸収層２２と、ｐ型ＧａＡｓからなるコンタクト層２４と、が順次積層されて構成されている。第１多層膜２０は、分布ブラッグ反射型ミラーとして機能することができる。なお、第１多層膜２０を構成する各層の組成および層数はこれに限定されるわけではない。
【００３０】
第１多層膜２０は、たとえばケイ素（Ｓｉ）またはセレン（Ｓｅ）などがドーピングされることによりｎ型にされ、コンタクト層２４は、たとえば炭素（Ｃ）または亜鉛（Ｚｎ）などがドーピングされることによりｐ型にされている。したがって、ｐ型のコンタクト層２４、不純物がドーピングされていない光吸収層２２、およびｎ型の第１多層膜２０により、ｐｉｎダイオードが構成される。
【００３１】
第１多層膜２０は、半導体基板１０上に形成された柱状の半導体堆積体である。第１多層膜２０は、図２に示すように、矩形の平面形状を有する。なお、このフォトダイオード１１０では、第１多層膜２０の平面形状を矩形としたが、この形状は任意の形状をとることができる。
【００３２】
光吸収層２２およびコンタクト層２４は、第１多層膜２０上に形成された柱状の半導体堆積体である。光吸収層２２と、コンタクト層２４とは、図２に示すように、同一の平面形状を有する。光吸収層２２およびコンタクト層２４は、円形の平面形状を有する。なお、このフォトダイオード１１０では、光吸収層２２およびコンタクト層２４の平面形状は、同一であるが、異なることもできる。また、このフォトダイオード１１０では、光吸収層２２およびコンタクト層２４の平面形状を円形としたが、この形状は任意の形状をとることができる。
【００３３】
第１多層膜２０は、光吸収層２２に接している。さらに、このフォトダイオード１１０においては、図１および図２に示すように、半導体基板１０の表面１０ａと平行な面で切断した場合、第１多層膜２０の断面積が、光吸収層２２の断面積よりも大きい。また、フォトダイオード１１０において、第１多層膜２０と、光吸収層２２およびコンタクト層２４と、によって段差が形成されている。すなわち、光吸収層２２およびコンタクト層２４は、第１多層膜２０の上面２０ａの一部に設けられている。
【００３４】
さらに、フォトダイオード１１０には第１電極５０および第３電極５２が設けられている。この第１電極５０および第３電極５２は、フォトダイオード１１０に電圧を印加して駆動させるために使用される。具体的には、第１電極５０は、図１に示すように、フォトダイオード１１０の第１多層膜２０の上面２０ａに設けられている。より具体的には、第１電極５０は、第１電極５０の形成されている領域における第１多層膜２０の最上層４０と接している。第１電極５０は、第１多層膜２０の最上層４０とオーミック接触することができる。図２に示すように、第１電極５０は、矩形の平面形状を有する。第１電極５０は、図１および図２に示すように、第１多層膜２０上であって、光吸収層２２の側方に形成されている。
【００３５】
フォトダイオード１１０のコンタクト層２４の上面２４ａには、第３電極５２が設けられている。図２に示すように、第３電極５２は、円形のリング状の平面形状を有する。第３電極５２には開口部８２が設けられている。この開口部８２によって露出したコンタクト層２４の上面２４ａが入射面８０である。したがって、開口部８２の平面形状および大きさを適宜設定することにより、入射面８０の形状および大きさを適宜設定することができる。本実施の形態においては、図２に示すように、出射面８０が円形である場合を示す。
【００３６】
第１電極５０には、第１電極５０の形成されている領域における第１多層膜２０の最上層４０と、オーミック接触する材料を用いることができる。第１電極５０は、たとえば、クロム（Ｃｒ）と、金（Ａｕ）およびゲルマニウム（Ｇｅ）の合金と、ニッケル（Ｎｉ）と、金との積層膜からなることができる。また、第３電極５２は、たとえば、白金（Ｐｔ）と、チタン（Ｔｉ）と、白金と、金との積層膜からなることができる。第１電極５０と第３電極５２とによって光吸収層２２に電圧が印加される。なお、第１電極５０および第３電極５２を形成するための材料は、前述したものに限定されるわけではない。第３電極５２は、たとえば、クロムと、金および亜鉛（Ｚｎ）の合金と、金との積層膜、または、クロムと、マンガン（Ｍｎ）と、金との積層膜などからなることができる。
【００３７】
１−２．ヘテロ接合バイポーラトランジスタ
ヘテロ接合バイポーラトランジスタ（以下、「バイポーラトランジスタ」ともいう）１２０は、半導体基板１０上に設けられている。バイポーラトランジスタ１２０は、たとえば、ｎ型Ａｌ０．１５Ｇａ０．８５Ａｓ層とｎ型Ａｌ０．９Ｇａ０．１Ａｓ層とを交互に積層した１５ペアの第２半導体多層膜（以下、「第２多層膜」ともいう）３０と、不純物がドーピングされていないＧａＡｓ層からなるコレクタ層３２と、ｐ型ＧａＡｓからなるベース層３４と、ｎ型ＡｌＧａＡｓ層からなるエミッタ層３６と、ｎ型ＧａＡｓからなるキャップ層３８とが順次積層されて構成されている。なお、第２多層膜３０を構成する各層の組成および層数はこれに限定されるわけではない。
【００３８】
第２多層膜３０、エミッタ層３６、およびキャップ層３８は、たとえばケイ素（Ｓｉ）またはセレン（Ｓｅ）などがドーピングされることによりｎ型にされ、ベース層３４は、たとえば炭素（Ｃ）または亜鉛（Ｚｎ）などがドーピングされることによりｐ型にされている。したがって、ｎ型のエミッタ層３６、ｐ型のベース層３４、不純物がドーピングされていないコレクタ層３２、およびｎ型の第２多層膜３０により、ｎｐｉｎ構造を有するバイポーラトランジスタが構成される。
【００３９】
第２多層膜３０は、半導体基板１０上に形成された柱状の半導体堆積体である。第２多層膜３０は、図２に示すように、矩形の平面形状を有する。なお、このバイポーラトランジスタ１２０では、第２多層膜３０の平面形状を矩形としたが、この形状は任意の形状をとることができる。
【００４０】
コレクタ層３２およびベース層３４は、第２多層膜３０上に形成された柱状の半導体堆積体である。コレクタ層３２と、ベース層３４とは、図２に示すように、同一の平面形状を有する。コレクタ層３２およびベース層３４は、矩形の平面形状を有する。なお、このバイポーラトランジスタ１２０では、コレクタ層３２およびベース層３４の平面形状は、同一であるが、異なることもできる。また、このバイポーラトランジスタ１２０では、コレクタ層３２およびベース層３４の平面形状を矩形としたが、この形状は任意の形状をとることができる。
【００４１】
第２多層膜３０は、コレクタ層３２に接している。さらに、このバイポーラトランジスタ１２０においては、図１および図２に示すように、半導体基板１０の表面１０ａと平行な面で切断した場合、第２多層膜３０の断面積が、コレクタ層３２の断面積よりも大きい。また、バイポーラトランジスタ１２０において、第２多層膜３０と、コレクタ層３２およびベース層３４と、によって段差が形成されている。すなわち、コレクタ層３２およびベース層３４は、第２多層膜３０の上面３０ａの一部に設けられている。
【００４２】
エミッタ層３６およびキャップ層３８は、ベース層３４上に形成された柱状の半導体堆積体である。エミッタ層３６と、キャップ層３８とは、図２に示すように、同一の平面形状を有する。エミッタ層３６およびキャップ層３８は、矩形の平面形状を有する。なお、このバイポーラトランジスタ１２０では、エミッタ層３６およびキャップ層３８の平面形状は、同一であるが、異なることもできる。また、このバイポーラトランジスタ１２０では、エミッタ層３６およびキャップ層３８の平面形状を矩形としたが、この形状は任意の形状をとることができる。
【００４３】
ベース層３４は、エミッタ層３６に接している。さらに、このバイポーラトランジスタ１２０においては、図１および図２に示すように、半導体基板１０の表面１０ａと平行な面で切断した場合、ベース層３４の断面積が、エミッタ層３６の断面積よりも大きい。また、バイポーラトランジスタ１２０において、ベース層３４と、エミッタ層３６およびキャップ層３８と、によって段差が形成されている。すなわち、エミッタ層３６およびキャップ層３８は、ベース層３４の上面３４ａの一部に設けられている。
【００４４】
バイポーラトランジスタ１２０には、第２電極６０、第４電極６２、および第５電極６４が設けられている。この第２電極６０、第４電極６２、および第５電極６４は、バイポーラトランジスタ１２０を駆動するために使用される。具体的には、第２電極６０は、図１に示すように、バイポーラトランジスタ１２０の第２多層膜３０の上面３０ａに設けられている。より具体的には、第２電極６０は、第２電極６０の形成されている領域における第２多層膜３０の最上層４２と接している。第２電極６０は、第２電極６０の形成されている領域における第２多層膜３０の最上層４２と、オーミック接触することができる。
【００４５】
バイポーラトランジスタ１２０のベース層３４の上面３４ａには、第４電極６２が設けられている。バイポーラトランジスタ１２０のキャップ層３８の上面３８ａには、第５電極６４が設けられている。また、図２に示すように、第２電極６０、第４電極６２、および第５電極６４は、矩形の平面形状を有する。第２電極６０は、図１および図２に示すように、第２多層膜３０上であって、コレクタ層３２の側方に形成されている。第４電極６２は、ベース層３４上であって、エミッタ層３６の側方に形成されている。このバイポーラトランジスタ１２０においては、図１および図２に示すように、半導体基板１０の表面１０ａと平行な面で切断した場合、第５電極６４の断面積を、キャップ層３８の断面積よりも小さく形成することができる。
【００４６】
第２電極６０には、第２電極６０の形成されている領域における第２多層膜３０の最上層４２と、オーミック接触する材料を用いることができる。具体的には、第２電極６０は、第１電極５０と同じ材質にて形成することができる。また、第４電極６２は、第３電極５２と同じ材質にて形成することができ、第５電極６４は、第１電極５０と同じ材質にて形成することができる。
【００４７】
２．光電子集積素子の動作
本実施の形態にかかる光電子集積素子１００の一般的な動作について、図１〜図３を参照して説明する。図３は、図１および図２に示す光電子集積素子１００の駆動回路（要部）の一例を模式的に示す図である。なお、下記の光電子集積素子１００の駆動方法は一例であり、本発明の趣旨を逸脱しない限り、種々の変更が可能である。
【００４８】
まず、図３に示すように、光信号Ｐｉｎがフォトダイオード１１０に入力される。具体的には、図１に示すように、フォトダイオード１１０において、光は、フォトダイオード１１０の入射面８０からコンタクト層２４へと入射される。コンタクト層２４へ入射した光は、次に光吸収層２２へと入射する。この入射光の一部が光吸収層２２にて吸収される結果、光吸収層２２において光励起が生じ、電子および正孔が生じる。そして、素子外部から印加された電界により、電子は第１電極５０に、正孔は第３電極５２にそれぞれ移動する。その結果、フォトダイオード１１０において、第１電極５０から第３電極５２の方向に電流（光電流）が生じる。
【００４９】
次に、この光電流による信号（光電流信号）が、バイポーラトランジスタ（以下、「第１バイポーラトランジスタ」ともいう）１２０のベースに入力される。光電流信号は、この第１バイポーラトランジスタ１２０によって増幅されてコレクタから出力される。次に、第１バイポーラトランジスタ１２０のコレクタから出力された信号は、第２バイポーラトランジスタ１２２のベースに入力される。次に、第２バイポーラトランジスタ１２２のベースに入力された信号は、エミッタから出力される。第２バイポーラトランジスタ１２２のエミッタから出力された信号は、帰還抵抗ＲＦを通じて負帰還が行われる。その結果、光電子集積素子の周波数特性が安定する。また、第２バイポーラトランジスタ１２２のエミッタから出力された信号は、第３バイポーラトランジスタ１２４を含むエミッタフォロア回路１６０に入力される。次に、エミッタフォロア回路１６０から出力信号Ｖｏｕｔが出力される。
【００５０】
なお、第２バイポーラトランジスタ１２２および第３バイポーラトランジスタ１２４のうち少なくとも一方をモノリシックに集積して、光電子集積素子を形成することができる。
【００５１】
３．光電子集積素子の製造方法
次に、本発明を適用した実施の形態にかかる光電子集積素子１００の製造方法の一例について、図４〜図９を用いて説明する。図４〜図９は、図１および図２に示す光電子集積素子１００の一製造工程を模式的に示す断面図であり、それぞれ図１に示す断面図に対応している。
【００５２】
（１）まず、半絶縁性ＧａＡｓからなる半導体基板１０の表面１０ａに、組成を変調させながらエピタキシャル成長させることにより、図４に示すように、半導体層９０が形成される。ここで、半導体層９０は、たとえば、ｎ型Ａｌ０．１５Ｇａ０．８５Ａｓ層とｎ型Ａｌ０．９Ｇａ０．１Ａｓ層とを交互に積層した１５ペアの第１多層膜２０および第２多層膜３０と、不純物がドーピングされていないＧａＡｓ層からなる光吸収層２２およびコレクタ層３２と、ｐ型ＧａＡｓからなるコンタクト層２４およびベース層３４と、ｎ型ＡｌＧａＡｓ層からなるエミッタ層３６と、ｎ型ＧａＡｓからなるキャップ層３８とからなる。これらの層を順に半導体基板１０上に積層させることにより、半導体層９０が形成される。
【００５３】
エピタキシャル成長を行う際の温度は、成長方法や原料、半導体基板１０の種類、あるいは形成する半導体層９０の種類、厚さ、およびキャリア密度などによって適宜決定されるが、一般に、４５０℃〜８００℃であるのが好ましい。また、エピタキシャル成長を行う際の所要時間も、温度と同様に適宜決定される。また、エピタキシャル成長させる方法としては、有機金属気相成長（ＭＯＶＰＥ：Ｍｅｔａｌ−Ｏｒｇａｎｉｃ  Ｖａｐｏｒ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ）法や、ＭＢＥ法（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、あるいはＬＰＥ法（Ｌｉｑｕｉｄ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ）を用いることができる。
【００５４】
（２）次に、半導体層９０を所定の形状にパターニングして、キャップ層３８およびエミッタ層３６が形成される（図５参照）。具体的には、まず、半導体層９０上にレジストを塗布する。次に、リソグラフィ法により該レジストをパターニングすることにより、所定のパターンのレジスト層Ｒ１が形成される。
【００５５】
ついで、レジスト層Ｒ１をマスクとして、たとえばドライエッチング法またはウェットエッチング法により、半導体層９０をエッチングする。これにより、キャップ層３８と、キャップ層３８と同じ平面形状を有するエミッタ層３６とが形成される。その後、レジスト層Ｒ１が除去される。
【００５６】
（３）次いで、半導体層９０（図４参照）を所定の形状にパターニングして、コンタクト層２４、光吸収層２２、ベース層３４、およびコレクタ層３２が形成される（図６参照）。具体的には、まず、少なくともコンタクト層２４、ベース層３４、およびキャップ層３８上にレジストを塗布した後、リソグラフィ法により該レジストをパターニングすることにより、所定のパターンのレジスト層Ｒ２が形成される。
【００５７】
次いで、レジスト層Ｒ２をマスクとして、たとえばドライエッチング法またはウェットエッチング法により、半導体層９０をエッチングする。以上の工程により、図６に示すように、コンタクト層２４、光吸収層２２、ベース層３４、およびコレクタ層３２が形成される。また、平面視において、ベース層３４およびコレクタ層３２の平面形状の面積は、キャップ層３８およびエミッタ層３６の平面形状の面積よりも大きく形成することができる。その後、レジスト層Ｒ２が除去される。
【００５８】
（４）次いで、半導体層９０（図４参照）を所定の形状にパターニングして、第１多層膜２０および第２多層膜３０が形成される（図７参照）。具体的には、まず、少なくとも第１多層膜２０、コンタクト層２４、第２多層膜３０、ベース層３４、およびキャップ層３８上にレジストを塗布する。次に、リソグラフィ法により該レジストをパターニングすることにより、所定のパターンのレジスト層Ｒ３が形成される。
【００５９】
次いで、レジスト層Ｒ３をマスクとして、たとえばドライエッチング法またはウェットエッチング法により、半導体層９０をエッチングする。これにより、図７に示すように、第１多層膜２０および第２多層膜３０が形成される。その後、レジスト層Ｒ３が除去される。
【００６０】
なお、本実施の形態においては、まず、キャップ層３８およびエミッタ層３６を形成し、次に、コンタクト層２４、光吸収層２２、ベース層３４、およびコレクタ層３２を形成し、次に、第１多層膜２０および第２多層膜３０を形成する場合について説明したが、これらの形成順番は特に限定されない。すなわち、たとえば、第１多層膜２０および第２多層膜３０を形成し、次に、コンタクト層２４、光吸収層２２、ベース層３４、およびコレクタ層３２を形成し、次に、キャップ層３８およびエミッタ層３６を形成することができる。
【００６１】
（５）次に、第１多層膜２０の上面２０ａにおける第１電極５０（図９参照）の形成領域、および、第２多層膜３０の上面３０ａにおける第２電極６０（図９参照）の形成領域を表面処理する。具体的には、まず、半導体基板１０上の全面にレジストを塗布する。次に、リソグラフィ法により該レジストをパターニングすることにより、所定のパターンのレジスト層Ｒ４が形成される。
【００６２】
次に、レジスト層Ｒ４をマスクとして、たとえばウェットエッチング法により、第１多層膜２０の上面２０ａにおける第１電極５０の形成領域、および、第２多層膜３０の上面３０ａにおける第２電極６０の形成領域を表面処理する。これにより、第１電極５０の形成領域において、第１多層膜２０を構成する層のうち、Ａｌ組成の小さな方のＡｌＧａＡｓ層、すなわち、Ａｌ０．１５Ｇａ０．８５Ａｓ層が露出する。言い換えるならば、露出する第１多層膜５０の最上層４０のＡｌ組成は、第１多層膜５０の第２層４２（最上層４０の直下の層）のＡｌ組成より小さくなるようにエッチングを行うことができる。より具体的には、以下の通りである。
【００６３】
たとえば、上述のコンタクト層２４および光吸収層２２を形成する工程（図６参照）において、半導体層９０（図４参照）をエッチングする際に、第１多層膜２０をエッチングしないこともできるし、第１多層膜２０の一部をエッチングすることもできる。すなわち、コンタクト層２４および光吸収層２２の形成工程において、半導体層９０をエッチングすることによって、Ａｌ組成の大きな方のＡｌ０．９Ｇａ０．１Ａｓ層を露出させることもできるし、Ａｌ組成の小さな方のＡｌ０．１５Ｇａ０．８５Ａｓ層を露出させることもできる。たとえば、図６では、Ａｌ組成の大きな方のＡｌ０．９Ｇａ０．１Ａｓ層を露出させる例について示している。
【００６４】
たとえば、半導体層９０をエッチングしてＡｌ０．９Ｇａ０．１Ａｓ層が露出している場合には、上述の表面処理を行うことによって、Ａｌ０．９Ｇａ０．１Ａｓ層はエッチングされる。その結果、Ａｌ組成の小さな方のＡｌ０．１５Ｇａ０．８５Ａｓ層を露出させることができる。また、たとえば、半導体層９０をエッチングしてＡｌ０．１５Ｇａ０．８５Ａｓ層が露出している場合には、上述の表面処理では、Ａｌ０．１５Ｇａ０．８５Ａｓ層のエッチングを抑制することができる。その結果、Ａｌ組成の小さな方のＡｌ０．１５Ｇａ０．８５Ａｓ層を露出させたままにすることができる。
【００６５】
したがって、半導体層９０をエッチングしてＡｌ０．９Ｇａ０．１Ａｓ層を露出させた場合、あるいは、Ａｌ０．１５Ｇａ０．８５Ａｓ層を露出させた場合のいずれの場合においても、上述の表面処理を行うことによって、確実にＡｌ組成の小さな方のＡｌＧａＡｓ層、すなわち、Ａｌ０．１５Ｇａ０．８５Ａｓ層を露出させることができる。
【００６６】
また、上述の表面処理により、第２電極６０の形成領域において、第２多層膜３０を構成する層のうち、Ａｌ組成の小さな方のＡｌＧａＡｓ層、すなわち、Ａｌ０．１５Ｇａ０．８５Ａｓ層が露出する。言い換えるならば、露出する第２多層膜３０の最上層４２のＡｌ組成は、第２多層膜３０の第２層４６（最上層４２の直下の層）のＡｌ組成より小さくなるようにエッチングを行うことができる。より具体的には、以下の通りである。
【００６７】
たとえば、上述のベース層３４およびコレクタ層３２を形成する工程（図６参照）において、半導体層９０（図４参照）をエッチングする際に、第２多層膜３０をエッチングしないこともできるし、第２多層膜３０の一部をエッチングすることもできる。すなわち、ベース層３４およびコレクタ層３２の形成工程において、半導体層９０をエッチングすることによって、Ａｌ組成の大きな方のＡｌ０．９Ｇａ０．１Ａｓ層を露出させることもできるし、Ａｌ組成の小さな方のＡｌ０．１５Ｇａ０．８５Ａｓ層を露出させることもできる。たとえば、図６では、Ａｌ組成の大きな方のＡｌ０．９Ｇａ０．１Ａｓ層を露出させる例について示している。
【００６８】
たとえば、半導体層９０をエッチングしてＡｌ０．９Ｇａ０．１Ａｓ層が露出している場合には、上述の表面処理を行うことによって、Ａｌ０．９Ｇａ０．１Ａｓ層はエッチングされる。その結果、Ａｌ組成の小さな方のＡｌ０．１５Ｇａ０．８５Ａｓ層を露出させることができる。また、たとえば、半導体層９０をエッチングしてＡｌ０．１５Ｇａ０．８５Ａｓ層が露出している場合には、上述の表面処理では、Ａｌ０．１５Ｇａ０．８５Ａｓ層のエッチングを抑制することができる。その結果、Ａｌ組成の小さな方のＡｌ０．１５Ｇａ０．８５Ａｓ層を露出させたままにすることができる。
【００６９】
したがって、半導体層９０をエッチングしてＡｌ０．９Ｇａ０．１Ａｓ層を露出させた場合、あるいは、Ａｌ０．１５Ｇａ０．８５Ａｓ層を露出させた場合のいずれの場合においても、上述の表面処理を行うことによって、確実にＡｌ組成の小さな方のＡｌＧａＡｓ層、すなわち、Ａｌ０．１５Ｇａ０．８５Ａｓ層を露出させることができる。
【００７０】
ウェットエッチング法は、たとえばフッ化水素水溶液、または、いわゆるフッ化水素酸系緩衝溶液などを用いることができる。たとえば、エッチャントとしてフッ化水素酸系緩衝溶液を用いることにより、第１多層膜２０および第２多層膜３０の表面でのエッチャントのＰＨ変化を和らげることができる。その結果、エッチング速度の制御を容易に行うことができる。フッ化水素酸系緩衝溶液としては、たとえば、フッ化水素水溶液（ＨＦ）と、弱アルカリのフッ化アンモニウム（ＮＨ４Ｆ）との混合溶液を用いることができる。
【００７１】
また、本実施の形態においては、第１多層膜２０の上面２０ａにおける第１電極５０の形成領域、および、第２多層膜３０の上面３０ａにおける第２電極６０の形成領域の表面処理を、同一のプロセスによって行う例について説明したが、第１電極の形成領域５０の表面処理と、第２電極６０の形成領域の表面処理とは、異なるプロセスによって行うこともできる。また、本実施の形態においては、第１多層膜２０の上面２０ａにおける第１電極５０の形成領域、および、第２多層膜３０の上面３０ａにおける第２電極６０の形成領域の表面処理を、図８の状態で行う例について説明したが、図６の状態、または図６の状態からレジストＲ２を除去した状態で行うこともできる。
【００７２】
（６）次に、図９に示すように、第１多層膜２０の上面２０ａ上に第１電極５０が形成され、第２多層膜３０の上面３０ａ上に第２電極６０が形成され、キャップ層の上面３８ａ上に第５電極が形成される。具体的には、たとえば真空蒸着法、スパッタリング法、またはメッキ法などにより、たとえば、クロムと、金およびゲルマニウムの合金と、ニッケルと、金との積層膜（図示せず）を形成する。次いで、たとえばリフトオフ法、またはドライエッチング法などにより、所定の位置以外の積層膜を除去することにより、第１電極５０、第２電極６０、および第５電極６４が形成される。
【００７３】
なお、前記工程においては、第１電極５０、第２電極６０、および第５電極６４を同時にパターニングしているが、たとえば、第１電極５０、第２電極６０、および第５電極６４を個々に形成することができる。また、第１電極５０、第２電極６０、および第５電極６４のうち、少なくとも２つの電極を同時にパターニングすることができる。
【００７４】
上述では、クロムと、金およびゲルマニウムの合金と、ニッケルと、金との積層膜を形成する例について説明したが、第１電極５０、第２電極６０、および第５電極６４を形成するための材料は、上述したものに限定されるわけではない。次いで、アニール処理を行う。アニール処理の温度は電極材料に依存する。本実施の形態で用いる電極材料の場合は、通常４００℃前後で行う。
【００７５】
（７）次に、同様の方法で、たとえば白金と、チタンと、白金と、金との積層膜をパターニングすることで、フォトダイオード１１０のコンタクト層２４上に第３電極５２が形成され、バイポーラトランジスタ１２０のベース層３４上に第４電極６２が形成される（図１参照）。次いで、アニール処理を行う。アニール処理の温度は電極材料に依存する。本実施の形態で用いる電極材料の場合は、通常３００〜３３０℃程度で行う。以上の工程により、第３電極５２および第４電極６２が形成される。
【００７６】
ここで、第３電極５２および第４電極６２を同時にパターニングして形成してもよいし、あるいは第３電極５２および第４電極６２を個々に形成してもかまわない。上述では、白金と、チタンと、白金と、金との積層膜を形成する例について説明したが、たとえば、クロムと、金および亜鉛の合金と、金との積層膜、または、クロムと、マンガンと、金との積層膜などを形成することもできる。
【００７７】
なお、上述では、第１〜第５電極の形成工程において、熱処理を行う例について説明したが、熱処理を行わないこともできる。たとえば、ｎ型ＧａＡｓ層からなるキャップ層３８上にＩｎＧａＡｓ層を形成して、該ＩｎＧａＡｓ層上にノンアロイ金属、たとえば、タングステンシリサイド（ＷＳｉｘ）などを用いて、第５電極６４を形成することができる。この場合、第５電極６４は、ＩｎＧａＡｓ層とオーミック接触することができる。
【００７８】
以上の工程により、フォトダイオード１１０およびバイポーラトランジスタ１２０を含む光電子集積素子１００が得られる（図１および図２参照）。
【００７９】
４．作用効果
本実施の形態にかかる光電子集積素子１００は、以下に示す作用および効果を有する。
【００８０】
本実施の形態にかかる光電子集積素子１００によれば、第１電極５０は、第１多層膜２０の上面２０ａに接しており、第２電極６０は、第２多層膜３０の上面３０ａに接している。すなわち、本実施の形態にかかる光電子集積素子１００によれば、第１電極５０および第２電極６０が半導体基板１０の上面１０ａに接している場合にくらべ、高周波特性が良好である。具体的な理由は、以下の通りである。
【００８１】
第１電極５０が半導体基板１０の上面１０ａに接している場合、フォトダイオード１１０を駆動する際に、第１多層膜２０の全層が寄生抵抗となる。同様に、第２電極６０が半導体基板１０の上面１０ａに接している場合、バイポーラトランジスタ１２０を駆動する際に、第２多層膜３０の全層が寄生抵抗になる。これに対し、本実施の形態にかかる光電子集積素子１００によれば、第１電極５０は、第１多層膜２０の上面２０ａに接している。すなわち、フォトダイオード１１０を駆動する際に、第１電極５０が形成されている領域における第１多層膜２０の最上層４０を、第１電極５０のコンタクト層として用いることができる。したがって、フォトダイオード１１０を駆動する際に、第１多層膜２０の全層が寄生抵抗になることはない。
【００８２】
同様に、本実施の形態にかかる光電子集積素子１００によれば、バイポーラトランジスタ１２０を駆動する際に、第２電極６０が形成されている領域における第２多層膜３０の最上層４２を第２電極６０のコンタクト層として用いることができる。したがって、バイポーラトランジスタ１２０を駆動する際に、第２多層膜３０の全層が寄生抵抗になることはない。
【００８３】
したがって、第１電極５０および第２電極６０が半導体基板１０の上面１０ａに接している場合にくらべ、より寄生抵抗の低い光電子集積素子１００を得ることができる。その結果、光電子集積素子１００をより高速に駆動させることができる。すなわち、高周波特性の良好な光電子集積素子１００を得ることができる。
【００８４】
また、本実施の形態にかかる光電子集積素子１００によれば、上述したように、第１電極５０および第２電極６０が半導体基板１０に接している場合にくらべ、より寄生抵抗の低い光電子集積素子１００を得ることができる。その結果、フォトダイオード１１０のダイオード特性、および、バイポーラトランジスタ１２０の電流−電圧特性の良好な光電子集積素子１００を得ることができる。すなわち、本実施の形態にかかる光電子集積素子１００によれば、第１電極５０および第２電極６０が半導体基板１０の上面１０ａに接している場合にくらべ、フォトダイオード１１０の感度が向上し、バイポーラトランジスタ１２０の低消費電力化が可能である。
【００８５】
また、本実施の形態にかかる光電子集積素子１００によれば、上述したように、第１電極５０および第２電極６０が半導体基板１０の上面１０ａに接している場合にくらべ、より寄生抵抗の低い光電子集積素子１００を得ることができる。その結果、光電子集積素子１００の素子温度の上昇を抑えることができる。
【００８６】
また、本実施の形態にかかる光電子集積素子１００によれば、フォトダイオード１１０の光吸収層２２の直下に、分布ブラッグ反射型ミラーとして機能する第１多層膜２０が形成されている。すなわち、フォトダイオード１１０の光吸収層２２は、第１多層膜２０と接している。これにより、フォトダイオード１１０に入射する光は、光吸収層２２の直下で反射される。その結果、フォトダイオード１１０は、良好な受光特性を有することができる。
【００８７】
本実施の形態にかかる光電子集積素子１００の製造方法によれば、第１多層膜２０の上面２０ａにおける第１電極５０の形成領域を表面処理する。これにより、第１電極５０の形成領域において、第１多層膜２０を構成する層のうち、Ａｌ組成の小さな方のＡｌＧａＡｓ層、すなわち、Ａｌ０．１５Ｇａ０．８５Ａｓ層が露出する。そして、この第１電極５０の形成領域に第１電極５０を形成することによって、第１多層膜２０を構成する層のうち、Ａｌ組成の大きな方のＡｌＧａＡｓ層、すなわち、Ａｌ０．９Ｇａ０．１Ａｓ層に接して第１電極５０を形成する場合に比べ、第１電極５０と、第１多層膜２０の最上層４０との接触抵抗を低くすることができる。
【００８８】
また、同様に、本実施の形態にかかる光電子集積素子１００の製造方法によれば、第２多層膜３０の上面３０ａにおける第２電極６０の形成領域を表面処理する。これにより、第２電極６０の形成領域において、第２多層膜３０を構成する層のうち、Ａｌ組成の小さな方のＡｌＧａＡｓ層、すなわち、Ａｌ０．１５Ｇａ０．８５Ａｓ層が露出する。そして、この第２電極６０の形成領域に第２電極６０を形成することによって、第２多層膜３０を構成する層のうち、Ａｌ組成の大きな方のＡｌＧａＡｓ層、すなわち、Ａｌ０．９Ｇａ０．１Ａｓ層に接して第２電極６０を形成する場合に比べ、第２電極６０と、第２多層膜３０の最上層４２との接触抵抗を低くすることができる。
【００８９】
また、第１多層膜２０および第２多層膜３０を構成する層のうち、Ａｌ組成の大きな方のＡｌ０．９Ｇａ０．１Ａｓ層が露出する場合に比べ、Ａｌ組成の小さな方のＡｌ０．１５Ｇａ０．８５Ａｓ層が露出する場合の方が、露出面の酸化を抑制することができる。その結果、この露出面が酸化することによって起こる素子特性の悪化および素子の信頼性の低下などを防止することができる。
【００９０】
５．実験例
次に、実験例について説明する。まず、図１０に示すように、本実施の形態にかかる光電子集積素子１００の構造を有するフォトダイオード１１０を作製した。また、比較例として、図１１に示すように、第１電極５０が半導体基板１０に接しているフォトダイオード２１０を作製した。図１０は、本実験例にかかるフォトダイオード１１０を模式的に示す断面図であり、図１１は、比較例にかかるフォトダイオード２１０を模式的に示す断面図である。
【００９１】
本実験例においては、第１多層膜２０は、ｎ型Ａｌ０．１５Ｇａ０．８５Ａｓ層と、第１グレーデッドインデックス層と、ｎ型Ａｌ０．９Ｇａ０．１Ａｓ層と、第２グレーデッドインデックス層とからなる積層構造（１ペア）を１５ペア積層した。なお、第１グレーデッドインデックス層とは、積層方向に、Ａｌ組成を０．１５から０．９へと連続的に変化させたＡｌＧａＡｓ層である。また、第２グレーデッドインデックス層とは、積層方向に、Ａｌ組成を０．９から０．１５へと連続的に変化させたＡｌＧａＡｓ層である。
【００９２】
ｎ型Ａｌ０．１５Ｇａ０．８５Ａｓ層の膜厚は、３９．４５ｎｍとし、第１グレーデッドインデックス層の膜厚は、２０．００ｎｍとし、ｎ型Ａｌ０．９Ｇａ０．１Ａｓ層の膜厚は、４８．７８ｎｍとし、第２グレーデッドインデックス層の膜厚は、２０．００ｎｍとした。
【００９３】
図１２は、本実験例と比較例における電流−電圧特性の測定結果である。比較例に比べ、本実験例の方が、良好な電流−電圧特性を有することを確認することができた。なお、上述の実験例は、本発明の一例であり、本発明はこの実験例に特に限定されるわけではない。
【００９４】
以上、本発明の好適な実施の形態について述べたが、本発明はこれらに限定されず、各種の態様を取りうる。たとえば、上記実施の形態において、各半導体層におけるｐ型とｎ型とを入れ替えても本発明の趣旨を逸脱するものではない。
【００９５】
また、たとえば、複数の光電子集積素子１００がアレイ化されている場合、複数のフォトダイオード１１０がアレイ化されている場合、あるいは、複数のバイポーラトランジスタ１２０がアレイ化されている場合でも、同様の作用および効果を有する。
【００９６】
また、たとえば、上記実施の形態では、ＡｌＧａＡｓ系のものについて説明したが、発振波長に応じてその他の材料系、たとえば、ＡｌＧａＰ系、ＧａＩｎＰ系、ＺｎＳＳｅ系、ＩｎＧａＮ系、ＡｌＧａＮ系、ＩｎＧａＡｓ系、ＧａＩｎＮＡｓ系、ＧａＡｓＳｂ系の半導体材料を用いることも可能である。なお、ＩｎＧａＡｓ系のものなどに比べ、ＡｌＧａＡｓ系のものは、バイポーラトランジスタ１２０のコレクタ耐圧を高くすることができる。
【図面の簡単な説明】
【００９７】
【図１】実施の形態にかかる光電子集積素子を模式的に示す断面図。
【図２】実施の形態にかかる光電子集積素子を模式的に示す平面図。
【図３】実施の形態にかかる光電子集積素子の駆動回路（要部）の一例を模式的に示す図。
【図４】実施の形態にかかる光電子集積素子の一製造工程を模式的に示す断面図。
【図５】実施の形態にかかる光電子集積素子の一製造工程を模式的に示す断面図。
【図６】実施の形態にかかる光電子集積素子の一製造工程を模式的に示す断面図。
【図７】実施の形態にかかる光電子集積素子の一製造工程を模式的に示す断面図。
【図８】実施の形態にかかる光電子集積素子の一製造工程を模式的に示す断面図。
【図９】実施の形態にかかる光電子集積素子の一製造工程を模式的に示す断面図。
【図１０】実験例にかかるフォトダイオードを模式的に示す断面図。
【図１１】比較例にかかるフォトダイオードを模式的に示す断面図。
【図１２】本実験例と比較例における電流−電圧特性の測定結果。
【符号の説明】
【００９８】
１０  半導体基板、２０  第１半導体多層膜、２２  光吸収層、２４  コンタクト層、３０  第２半導体多層膜、３２  コレクタ層、３４  ベース層、３６  エミッタ層、３８  キャップ層、４０  最上層、４２  最上層、４４  第２層、４６  第２層、５０  第１電極、５２  第３電極、６０  第２電極、６２  第４電極、６４  第５電極、８０  入射面、８２  開口部、９０  半導体多層膜、１００  光電子集積素子、１１０  フォトダイオード、１２０  バイポーラトランジスタ、１２２  第１バイポーラトランジスタ、１２４  第２バイポーラトランジスタ、１６０  エミッタフォロア、２１０  フォトダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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