(57)【要約】【課題】  半導体装置の製造方法を提供する。【解決手段】  半導体基板をエッチングして底と側壁を具備するトレンチ及び予備アクティブパターンを形成する。前記トレンチの底と側壁上に絶縁膜を形成する。前記トレンチの側壁及び底の一部にスペーサが位置するように前記絶縁膜上にスペーサを形成する。前記トレンチの底及び前記スペーサ下部の絶縁膜を除去して前記底の一部を露出し前記底と前記スペーサとを離隔させ前記予備アクティブパターンの一部を露出する、露出された前記予備アクティブパターンの一部を部分的に除去して前記スペーサの下部に凹部を具備するアクティブパターンを提供する。前記アクティブパターンの凹部にベリード絶縁膜を形成する。【選択図】  図２７
2005252268.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板をエッチングして底と側壁を具備するトレンチ及び予備アクティブパターンを形成する段階と、
前記トレンチの底と側壁上に絶縁膜を形成する段階と、
前記トレンチの側壁及び底の一部にスペーサが位置するように前記絶縁膜上にスペーサを形成する段階と、
前記トレンチの底及び前記スペーサの下部の絶縁膜を除去して前記底部の一部を露出し、前記底と前記スペーサとを離隔させ前記予備アクティブパターンの一部を露出する段階と、
露出された前記予備アクティブパターンの一部を部分的に除去して前記スペーサの下部に凹部を具備するアクティブパターンを提供する段階と、
前記アクティブパターンの凹部にベリード絶縁膜を形成する段階と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記アクティブパターンは、上面が２種類以上の幅を有するように形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記半導体基板をエッチングする段階は、前記基板を前記トレンチ下部の本体部と前記アクティブパターンとで区分し、前記アクティブパターンは第１幅を有する第１領域及び前記第１幅より大きい第２幅を有する第２領域を含み、前記ベリード絶縁膜は前記第１領域を前記基板の本体部と絶縁させ前記第２領域を前記本体部と電気的に連結することを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記予備アクティブパターンは、第１領域と前記第１領域と異なる幅を有する第２領域を含み、露出された前記予備アクティブパターンの一部を除去する段階は前記第１領域の下部を異方性食刻する段階を含むことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項５】
前記ベリード絶縁膜は、熱酸化工程または化学気相蒸着工程によって形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記基板をエッチングする段階は、
前記基板上にバッファ絶縁膜を形成する段階と、
前記バッファ絶縁膜上にシリコン窒化膜を形成する段階と、
前記シリコン窒化膜をパターニングしてフィールド領域を露出するシリコン窒化膜パターンを形成する段階と、
前記シリコン窒化膜パターンをエッチングマスクとして用いて前記バッファ絶縁膜及び半導体基板をエッチングして前記トレンチ及び予備アクティブパターンを提供する段階と、
を含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
前記トレンチの底及び前記スペーサの下部の絶縁膜を除去する段階は、前記スペーサをエッチングマスクとして用いる等方性食刻工程を含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項８】
前記トレンチの底と側壁上に絶縁膜を形成する段階は、前記予備アクティブパターンを含む前記基板を熱酸化させる段階を含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項９】
前記絶縁膜は、シリコン酸化物を含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１０】
前記スペーサは、シリコン窒化物を含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１１】
前記スペーサは、前記絶縁膜に対してエッチング選択比の高い物質から形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１２】
露出された前記予備アクティブパターンを部分的に除去する段階は、化学乾式エッチング工程によって実施することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１３】
集積回路基板をエッチングしてトレンチ、アクティブ領域及び本体部を画定する段階と、
前記トレンチの底と前記基板のアクティブ領域と本体部との間に延長するベリード絶縁パターンを形成する段階と、
前記基板のアクティブ領域上にゲートを形成する段階と、
前記ゲートの第１側壁及び第２側壁にそれぞれ位置し、前記ベリード絶縁パターンと電気的に連結されるソース及びドレイン領域を形成する段階と、
を含むことを特徴とするトランジスタの形成方法。
【請求項１４】
前記アクティブ領域の上面は、少なくとも２つ以上の幅を有し、前記幅のうちの一つは、前記幅のうち他の一つと互いに相異することを特徴とする請求項１３記載のトランジスタの形成方法。
【請求項１５】
前記アクティブ領域は、第１幅を有し前記トランジスタのゲート下部に位置する第１サブ領域と、前記第１幅より大きい第２幅を有し前記トランジスタのソース/ドレイン領域下部に位置する第２サブ領域とを含み、前記ベリード絶縁パターンは前記第１サブ領域を前記基板の本体部と絶縁させ前記第２サブ領域を前記本体部と電気的に連結することを特徴とする請求項１４記載のトランジスタの形成方法。
【請求項１６】
前記ベリード絶縁パターンは、前記ゲート下部のチャンネル領域に延長することを特徴とする請求項１３記載のトランジスタの形成方法。
【請求項１７】
前記トランジスタは、少なくとも一つのＤＲＡＭ装置またはフィン型電界効果トランジスタを含むことを特徴とする請求項１３記載のトランジスタの形成方法。
【請求項１８】
底と側壁を具備するトレンチ及び予備アクティブパターンを含む半導体基板と、
前記トレンチの底と側壁上に形成される絶縁膜と、
前記トレンチの側壁及び底の一部にスペーサが位置するように前記絶縁膜上に形成されたスペーサと、
前記スペーサの下部に凹部を具備するアクティブパターンと、
前記アクティブパターンの凹部に形成されたベリード絶縁膜と、
を含むことを特徴とする半導体装置。
【請求項１９】
前記予備アクティブパターンは、上面は２種類以上の幅を有することを特徴とする請求項１８記載の半導体装置。
【請求項２０】
前記半導体基板は、前記トレンチ下部の本体部及び前記アクティブパターンを含み、前記アクティブパターンは第１幅を有する第１領域及び前記第１幅より大きい第２幅を有する第２領域を含み、前記ベリード絶縁膜は、前記第１領域を前記基板の本体部と絶縁させ前記第２領域を前記本体部と電気的に連結することを特徴とする請求項１９記載の半導体装置。
【請求項２１】
予備アクティブパターンは、第１領域及び前記第１領域と異なる他の幅を有する第２領域を含むことを特徴とする請求項１９記載の半導体装置。
【請求項２２】
前記絶縁膜は、シリコン酸化物を含むことを特徴とする請求項１８記載の半導体装置。
【請求項２３】
前記スペーサは、シリコン窒化物を含むことを特徴とする請求項１８記載の半導体装置。
【請求項２４】
前記スペーサは、前記絶縁膜に対してエッチング選択比の高い物質から形成することを特徴とする請求項１８記載の半導体装置。
【請求項２５】
トレンチ、アクティブ領域及び本体部を具備する集積回路基板と、
前記トレンチの底と前記基板のアクティブ領域及び本体部との間に延長するベリード絶縁パターンと、
前記基板のアクティブ領域上に形成されたゲートと、
前記ゲートの第１側部及び第２側部にそれぞれ位置し、前記ベリード絶縁層と電気的に連結されるソース及びドレイン領域と、
を含むことを特徴とするトランジスタ。
【請求項２６】
前記アクティブ領域の上面は、少なくとも２つ以上の幅を有し、前記幅のうち一つは前記幅のうちの他の一つと互いに相異することを特徴とする請求項２５記載のトランジスタ。
【請求項２７】
前記アクティブ領域は、第１幅を有し、前記トランジスタのゲート下部に位置する第１サブ領域、及び前記第１幅より大きい第２幅を有し前記トランジスタのソース/ドレイン領域下部に位置する第２サブ領域を含み、前記ベリード絶縁パターンは前記第１サブ領域を前記基板の本体部と絶縁させ前記第２サブ領域を前記本体部と電気的に連結することを特徴とする請求項２６記載のトランジスタ。
【請求項２８】
前記ベリード絶縁パターンは、前記ゲート下部のチャンネル領域に延長することを特徴とする請求項２５記載のトランジスタ。
【請求項２９】
前記トランジスタは、少なくとも一つのＤＲＡＭ装置またはフィン型電界効果トランジスタを含むことを特徴とする請求項２５記載のトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路装置及びこれの製造方法に関し、より詳細には、集積回路装置のアクティブ領域を絶縁する方法及びこれを具現することができる集積回路装置に関する。
【背景技術】
【０００２】
最近、半導体装置は、低電圧で高速動作ができる方向に発展している。また、半導体装置の製造工程は集積度が向上される方向に発展している。前記半導体装置として使用される電界効果ＭＯＳトランジスタ（以下、ＭＯＳＦＥＴ）の場合、高速動作のために前記ＭＯＳＦＥＴのチャンネル長さを減少させなければならない。しかし、一般のプレーナー（Ｐｌａｎｅｒ）型のＭＯＳＦＥＴの場合、前記チャンネル長さが縮小されることによってドレイン電圧による電気フィールド（ｅｌｅｃｔｒｉｃ  ｆｉｅｌｄ）影響性が増加しゲート電極によるチャンネル駆動能力が劣化しショートチャンネル効果が発生する。また、チャンネル濃度増加によりキャリヤの移動度及び電流駆動力が減少し、ソース/ドレイン接合深さの減少による接合漏洩電流が増加している。
【０００３】
前記ＭＯＳＦＥＴ素子の限界を克服するために、ＳＯＩ基板上に素子を形成する方法が開発されている。前記ＳＯＩ基板に形成される素子の場合、前記素子のアクティブ領域が基板本体部分と絶縁される形態を有する。
前記ＳＯＩ基板に半導体素子を形成する場合、接合容量の減少、集積度の増加、駆動電流の増加などの長所を有する。しかし、一方、上部シリコン層の膜厚さ不均一性によるしきい電圧変化、不動チャンネル効果、基板下面との絶縁によるセルフ・ヒーティング効果（ｓｅｌｆ-ｈｅａｔｉｎｇ）効果による駆動電流の劣化などの問題がある。
これを解決するために、前記基板の下にベリード酸化膜パターンを形成する工程が開発されつつある。例えば、ソース/ドレインコンタクト領域の下に選択的にベリード絶縁膜（ｂｕｒｉｅｄ  ｉｎｓｕｌａｔｉｏｎ  ｌａｙｅｒ）パターンが形成されているトランジスタが特許文献１に開示されている。しかし、前記工程によると、ソース／ドレインとのコンタクト面積が減少されコンタクト抵抗が増加される。また、前記ソース／ドレインとウエル領域と間が互いに接触する構成を有するので、接合漏洩電流を充分に減少できなくなる。
【０００４】
他の方法で、エピタキシャル成長工程を使用してシリコン及びシリコンゲルマニウム層をそれぞれ形成し、前記シリコンゲルマニウム層を選択的にエッチングする。また、前記ゲルマニウム層がエッチングされた部位に選択的に前記ベリード酸化膜パターンを形成する。しかし、前記方法は後続工程の部分的な変更を必須的に要求する。また、高費用が要求される前記エピタキシャル成長工程を使用するので量産性の問題がある。
従って、量産性の観点で競争力を有し、接合漏洩電流及び接合容量を減少させることができる半導体装置を形成する方法が要求される。
【特許文献１】米国特許第6,403,482号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従って、本発明の第１目的は接合漏洩電流及び接合容量を減少させることができる半導体装置を提供することにある。
本発明の第２目的は、前記半導体装置を形成することができる方法を提供することにある。
【課題を解決するための手段】
【０００６】
前記第１目的を達成するための本発明は、底と側壁を具備するトレンチ及び予備アクティブパターン（ｐｒｅｌｉｍｉｎａｒｙ  ａｃｔｉｖｅ ｐａｔｔｅｒｎ）を含む半導体基板と、前記トレンチの底と側壁上に形成される絶縁膜と、前記トレンチの側壁及び底の一部にスペーサが位置するように前記絶縁膜上に形成されたスペーサと、前記スペーサの下部に凹部を具備するアクティブパターンと、前記アクティブパターンの凹部に形成されたベリード絶縁膜とを含む半導体装置を提供する。一例として、前記予備アクティブパターンでは上面は２種類以上の幅を有する。また、一実施形態として、前記半導体基板は前記トレンチの下部の本体部と前記アクティブパターンを含み、前記アクティブパターンは第１幅を有する第１領域及び前記第１幅より大きい第２幅を有する第２領域を含み、前記ベリード絶縁膜は前記第１領域を前記基板の本体部と絶縁させ前記第２領域を前記本体部と電気的に連結する。前記予備アクティブパターンは第１領域及び前記第１領域と異なる幅を有する第２領域を含む。または前記絶縁膜はシリコン酸化物を含む。または前記スペーサはシリコン窒化物を含む。または前記絶縁膜に対してエッチング選択比の高い物質から形成する。
【０００７】
前記第１目的を達成するためにトレンチ、アクティブ領域及び本体部を具備する集積回路基板と、前記トレンチの底と前記基板のアクティブ領域と本体部との間に延長するベリード絶縁パターンと、前記基板のアクティブ領域上に形成されたゲートと、前記ゲートの第１側部及び第２側部にそれぞれ位置し、前記ベリード絶縁層と電気的に連結するソース及びドレイン領域とを含むトランジスタを提供する。一実施形態として、前記アクティブ領域の上面は少なくとも２つ以上の幅を有し、前記幅のうちの一つは前記幅のうちの他の一つと互いに相異する。前記アクティブ領域は、第１幅を有し前記トランジスタのゲート下部に位置する第１サブ領域、及び前記第１幅より大きい第２幅を有し前記トランジスタのソース／ドレイン領域下部に位置する第２サブ領域を含み、前記ベリード絶縁パターンは前記第１サブ領域を前記基板の本体部と絶縁させ前記第２サブ領域を前記本体部と電気的に連結する。前記ベリード絶縁パターンは前記ゲート下部のチャンネル領域に延長する。または前記トランジスタは少なくとも一つのＤＲＡＭ装置またはフィン型電界効果トランジスタを含む。
【０００８】
前記した第２目的を達成するために、本発明は半導体装置の製造方法を提供する。半導体基板をエッチングして底と側壁を具備するトレンチ及び予備アクティブパターンを形成する。前記トレンチの底と側壁上に絶縁膜を形成し、前記トレンチの側壁及び底の一部にスペーサが位置するように前記絶縁膜上にスペーサを形成する。前記トレンチの底及び前記スペーサの下部の絶縁膜を除去して前記底の一部を露出し前記底及び前記スペーサの下部の絶縁膜を除去して前記底の一部を露出し、露出された前記予備パターンの一部を部分的に除去して前記スペーサの下部に凹部を具備するアクティブパターンを提供する。前記アクティブパターンの凹部にベリード絶縁膜を形成する。前記予備アクティブパターンは上面が２種類以上の幅を有するように形成する。または、前記半導体基板をエッチングする段階は前記基板を前記トレンチ下部の本体部と前記アクティブパターンとで区分し、前記アクティブパターンは第１幅を有する第１領域及び前記第１幅より大きい第２幅を有する第２領域を含み、前記ベリード絶縁膜は前記第１領域を前記基板の本体部と絶縁させ前記第２領域を前記本体部と電気的に連結する。前記予備アクティブパターンは第１領域及び前記第１領域と異なる幅を有する第２領域を含み、露出された前記予備アクティブパターンの一部を除去する段階は前記第１領域の下部を異方性食刻する段階を含む。前記ベリード絶縁膜は熱酸化工程また化学気相蒸着工程によって形成する。前記基板をエッチングする段階は前記基板上にバッファ絶縁膜を形成する段階、前記バッファ絶縁膜上にシリコン窒化膜を形成する段階、前記シリコン窒化膜をパターニングしてフィールド領域を露出するシリコン窒化膜パターンを形成する段階、及び前記シリコン窒化膜パターンをエッチングマスクとして用いて前記バッファ絶縁膜及び半導体基板をエッチングして前記トレンチ及び予備アクティブパターンを提供する段階を含む。前記トレンチの底及び前記スペーサの下部の絶縁膜を除去する段階は前記スペーサをエッチングマスクとして用いる等方性食刻工程を含む。前記トレンチの底と側壁上に絶縁膜を形成する段階は、前記予備アクティブパターンを含む前記基板を熱酸化させる段階を含む。前記絶縁膜はシリコン酸化物を含む。または前記スペーサはシリコン窒化物を含む。または前記絶縁膜に対してエッチング選択比の高い物質から形成する。露出された前記予備アクティブパターンを部分的に除去する段階は化学乾式エッチング工程によって遂行する。
【０００９】
前記第２目的を達成するために、本発明は集積回路基板をエッチングしてトレンチ、アクティブ領域及び本体部を画定する。前記トレンチの底と前記基板のアクティブ領域及び本体部との間に延長するベリード絶縁パターンを形成した後、前記基板のアクティブ領域上にゲートを形成する段階及び前記ゲートの第１側部及び第２側部にそれぞれ位置し、前記ベリード絶縁パターンと電気的に連結されるソース及びドレイン領域を形成する。前記アクティブ領域の上面は少なくとも２つ以上の幅を有し、前記幅のうちの一つは前記幅のうち他の一つと互いに相異に形成される。前記アクティブ領域は第１幅を有し前記トランジスタのゲート下部に位置する第１サブ領域及び前記第１幅より大きい第２幅を有し前記トランジスタのソース／ドレイン領域下部に位置する第２サブ領域を含み、前記ベリード絶縁パターンは前記第１サブ領域を前記基板の本体部と絶縁させ前記第２サブ領域を前記本体部と電気的に連結するように形成される。前記ベリード絶縁パターンは前記ゲート下部のチャンネル領域に延長する。または前記トランジスタは少なくとも一つのＤＲＡＭ装置またはフィン型電界効果トランジスタ（ＦＩＮ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を含む。
【発明の効果】
【００１０】
前記アクティブパターンに形成される半導体素子は、所定部位で基板の本体部分と絶縁され接合容量の減少、接合漏洩電流の減少、駆動電流の増加などの長所を有する。また、前記アクティブパターンの所定部位は基板の本体部分と連結されセルフ・ヒーティング効果を抑制することができる。
また、前記アクティブパターンは一般の熱酸化工程及び窒化膜蒸着工程などを適用して形成することができ、前記アクティブパターンの形成の際、所要とされる費用を節減することができる。
特に、前記アクティブパターン上に形成されるトランジスタは接合容量の減少、接合漏洩電流の減少、駆動電流の増加などの優秀な特性を有することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明の望ましい第１の実施形態をより詳細に説明する。
図１ないし図９は本発明の第１の実施形態によるアクティブ領域形成方法を示す斜視図である。図１０ないし図１８は本発明の第１の実施形態によるアクティブ領域形成方法の各段階別断面図である。
図１０ないし図１８の各左側の図はアクティブパターンの広い線幅部位を切断した断面図であり、各右側の図はアクティブパターンの狭い線幅部位を切断した断面図である。即ち、図１０ないし図１８の各左側の図は図１のＩ−Ｉ’方向に切断した断面図であり、各右側の図はＩＩ−ＩＩ’方向に切断した断面図である。
【００１２】
図１及び図１０に示すように、バルクシリコン基板１０上にバッファ酸化膜を形成する。前記バッファ酸化膜は以後シリコン窒化膜を形成する際ストレスを緩和させるための膜である。続いて、前記バッファ酸化膜上にシリコン窒化膜を形成する。
続いて、フォトリソグラフィ工程によって前記窒化膜を乾式エッチングして窒化膜パターン１４を形成する。前記窒化膜パターン１４をエッチングマスクとして用いて前記バッファ酸化膜を乾式エッチングしてバッファ酸化膜パターン１２を形成する。続けて、前記窒化膜パターン１４をエッチングマスクとして用いて露出された基板１０を所定深さにエッチングしてトレンチ１６を形成する。
【００１３】
ここで、前記フォトリソグラフィ工程のマージンを高めるために前記窒化膜上に反射防止層ＡＲＬ(図示せず)を形成することもできる。
以下、前記シリコン基板で、トレンチを形成することによって突出される基板部位を予備アクティブパターンとし、前記予備アクティブパターン及びトレンチ下の基板部位を本体部分とする。
前記トレンチ１６によって画定される予備アクティブパターン２０は上面が平坦であり、中心部分の両側が膨らんだタイプ（Ｂｕｌｇｅｄ  ｔｙｐｅ）を有するようにする。
図２及び図１１に示すように、前記トレンチエッチング工程の間、高エネルギーのイオン衝撃から惹起されたシリコン損傷をキュアリングするためにトレンチ１６の露出された部分が酸化雰囲気で熱処理される。それにより、露出されたシリコンと酸化剤との酸化反応によって、トレンチ１６の底面と側壁を含む内面上にトレンチ内壁酸化膜２２が形成される。
【００１４】
図３及び図１２に示すように、前記窒化膜パターン１４及びトレンチ内側酸化膜２２上にシリコン窒化物からなるライナー２４を形成する。前記シリコン窒化物は、前記トレンチ内壁酸化膜２２とのエッチング選択比の高い物質として選択されたものである。前記ライナー２４はＣＶＤ法によって蒸着する。
また、前記ライナー２４は後続酸化工程で酸素Ｏ2がトレンチ内壁酸化膜２２に浸透してトレンチ１６の内壁を追加酸化させることを防止するための役割もする。
図４及び図１３に示すように、前記トレンチ１６底面に形成されているトレンチ内壁酸化膜２２が露出されるように前記ライナー２４を異方性食刻して、前記トレンチ内壁酸化膜上に窒化膜スペーサ２６を形成する。前記窒化膜スペーサ２６は前記予備アクティブパターン２０の表面を完全に取り囲む形態を有する。
【００１５】
図５及び図１４に示すように、前記トレンチ１６底に形成されているトレンチ内壁酸化膜２２を等方性食刻して除去する。前記トレンチ内壁酸化膜２２を等方性食刻する場合、前記窒化膜スペーサ２６の下端に位置するトレンチ内壁酸化膜２２まで除去される。それにより、前記窒化膜スペーサ２６は前記トレンチ底から前記トレンチ内壁酸化膜２２の厚さ分だけ離隔された状態に位置するようになる。そして、前記窒化膜スペーサ２６の下端部におけるシリコン基板１０部分まで露出される。即ち、前記トレンチ内壁酸化膜２２の厚さ分だけ前記予備アクティブパターン２０の下部側壁が露出される。
【００１６】
図６及び図１５に示すように、前記露出されたシリコン基板１０を等方性食刻する。前記等方性食刻工程を実施すると、前記トレンチ１６底面に位置するシリコン基板だけではなく、前記予備アクティブパターン２０の下部側壁から前記予備アクティブパターン内部にエッチングが行われ、前記予備アクティブパターンの下部の端部にリセス（凹部）を有するアクティブパターン２０ａが形成される。
前記等方性食刻は化学乾式エッチ（Ｃｈｅｍｉｃａｌ  ｄｒｙ  ｅｔｃｈ、ＣＤＥ）工程によって実施することができる。
しかし、以前の工程で、前記アクティブパターン２０ａの下部側壁の露出面積が充分に確保される場合には前記基板の等方性食刻工程を省略することもできる。
図７及び図１６に示すように、前記アクティブパターン２０ａ及びトレンチ１６底面に露出されたシリコン基板を熱酸化させアクティブパターン下部側面にアクティブベリード酸化膜パターン３０を形成する。
【００１７】
具体的に、前記アクティブパターン２０ａで相対的に小さい幅を有する第１領域は、前記アクティブパターン２０ａの下部が完全に酸化され基板の本体部分２１と絶縁され、前記アクティブパターン２０ａで相対的に大きい幅を有する第２領域は前記アクティブパターン２０ａ下部の端部のみが部分的に酸化され基板の本体部分２１と連結されるように前記熱酸化工程を実施する。即ち、前記熱酸化工程条件を調節することで、前記アクティブパターン２０ａの下部の端部には部分的に基板の本体部分２１と絶縁されるアクティブベリード酸化膜パターン３０を形成することができる。
他の方法では、前記アクティブベリード絶縁膜パターンは化学気相蒸着工程によっても形成されることができる。しかし、この場合には、以前の工程で基板の等方性食刻工程を必ず実施してリセスされたアクティブパターンに形成されなければならない。このとき、前記アクティブパターンは前記第１領域の下部は基板本体部分と離隔され、前記第２領域の下部は本体と連結されるように形成することが望ましい。
【００１８】
図８及び図１７に示すように、前記トレンチ１６を満たすようにギャップ埋立特性の優れた酸化膜をＣＶＤ方式で蒸着させトレンチ埋立酸化膜３２を形成する。例えば、前記トレンチ埋立酸化膜は非ドープシリケートグラス（ｕｎｄｏｐｅｄ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ、ＵＳＧ）、オゾン−テトラエチルオルトシリケート（ｏｚｏｎｅ−ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅＵＳＧ；Ｏ3−ＴＥＯＳ  ＵＳＧ）または高密度プラズマＨＤＰ酸化膜を使用することができる。
【００１９】
続いて、前記窒化膜パターン１４の上部表面まで前記トレンチ埋立酸化膜３２を化学機械的研摩ＣＭＰまたはエッチバック方法で除去する。望ましくは、ＣＭＰ工程を使用する。前記した工程の結果、前記トレンチ１６の内部のみにトレンチ埋立酸化膜３２が残留するようになる。
続いて、燐酸のような窒化物エッチャントを用いて湿式エッチング工程で前記窒化膜パターン１４を除去した後、ふっ酸（ＨＦ）のような酸化物をエッチャントを用いた湿式エッチング工程で前記バッファ酸化膜パターン１２を除去して、フィールド領域とアクティブ領域を区分する。
図９及び図１８に示すように、燐酸水溶液のような窒化物系列エッチャントを用いたエッチング工程によって前記窒化膜パターン１４を除去し、ＨＦ水溶液のような酸化物系列エッチャントを用いたエッチング工程によって前記バッファ酸化膜パターン１２を除去する。これにより、前記フィールド領域とアクティブ領域が前記基板１０上に互いに分離される。
【００２０】
図１９は前記工程によって形成されたアクティブ領域の平面図である。
示されたように、アクティブ領域で相対的に小さい幅を有する第１領域は下部のアクティブベリード酸化膜パターンによって基板の本体部分と絶縁され、前記アクティブパターンで相対的に大きい幅を有する第２領域は基板の本体部分と連結される。
従って、前記アクティブパターンに形成される半導体素子は、所定部位で基板の本体部分と絶縁されている接合容量の減少、接合漏洩電流の減少、駆動電流の増加などの長所を有する。また、前記アクティブパターンの所定部位には基板の本体部分と連結されているセルフ・ヒーティング効果を抑制することができる。
図２０は本発明の第２の実施形態によるアクティブ領域の平面図である。
第２の実施形態はアクティブパターンの形状を除いては前記第１の実施形態と同一である。第２の実施形態は前記アクティブパターンを形成するためのマスク形成工程を除いては第１の実施形態で説明したのと同一の工程で形成することができる。第２の実施形態のアクティブパターン２０ａの上面は平坦であり、予備アクティブパターンの中心部分のうちで一方の方のみ脹らんだ形状を有する。
また、前記第１の実施形態と同様に前記アクティブパターンで相対的に小さい幅を有する第１領域は下部のアクティブベリード酸化膜パターンによって基板の本体部分と絶縁され、前記アクティブパターンで相対的に大きい幅を有する第２領域は基板の本体部分と連結される。
【００２１】
他にも、前記アクティブパターンは同一のパターンに２種類以上の幅を有するように多様に具現することができる。
図２１ないし図２７は本発明の第３の実施形態によるＤＲＡＭのセルトランジスタ形成方法を示す断面図である。図２８は本発明の第３の実施形態によるＤＲＡＭのセルトランジスタの形成方法を示す平面図である。
図２１に示すように、バルクシリコン基板１０上にバッファ酸化膜を形成する。前記バッファ酸化膜は以後シリコン窒化膜を形成する際ストレスを緩和させるための膜である。続いて、前記バッファ酸化膜上にシリコン窒化膜を形成する。
続いて、予備アクティブパターン２０を形成するためのフォトリソグラフィ工程によって前記窒化膜を乾式エッチングして窒化膜パターン１４を形成する。前記窒化膜パターン１４をエッチングマスクとして用いて前記バッファ酸化膜を乾式エッチングしてバッファ酸化膜パターン１２を形成する。続けて、窒化膜パターン１４をエッチングマスクとして用いて露出された基板１０を所定深さにエッチングしてトレンチ１６を形成する。
【００２２】
このとき、前記トレンチ１６の深さは以後の工程で形成されるセルトランジスタソース／ドレインの深さよりさらに深く形成する。また、前記トレンチ１６は通常の素子分離のために要求されるトレンチ１６深さに比べて薄い厚さに形成することが望ましい。
ここで、前記予備アクティブパターンを形成するためのフォトリソグラフィ工程のマージンを高めるために前記窒化膜上に反射防止装置ＡＲＬ(図示せず)を形成することもできる。
以下、前記シリコン基板１０で、トレンチ１６を形成することによって突出される基板部位を予備アクティブパターン２０とし、前記予備アクティブパターン２０及びトレンチの下の基板部位を本体部分２１とする。
一方、ＤＲＡＭの場合、セルトランジスタのソース／ドレインにそれぞれビットライン及びキャパシタが連結されなければならないので、これらが互いにオーバーラップしないように連結し設計しなければならない。
【００２３】
前記一つのアクティブパターンには２つのセルトランジスタが形成される。そして、前記セルトランジスタが形成されるアクティブパターンで、前記アクティブパターンの両側の端部に形成される不純物領域にはキャパシタが連結され、前記アクティブパターンの中心部位に形成される不純物領域にはビットラインが連結される。前記アクティブパターンの中心部位に形成される不純物領域は２つのセルトランジスタに共通に作用する不純物領域になる。
前記キャパシタ及びビットラインが互いにオーバーラップされないようにするために、前記予備アクティブパターン２０の上面は少なくとも２つの幅を有するように形成する。望ましくは、前記予備アクティブパターン２０はビットラインと連結される不純物が形成されるパターン中心部分の線幅が拡張された形状を有するように形成する。即ち、第１の実施形態のように、前記予備アクティブパターン２０は上面が平坦であり、中心部分の両側が脹らんだ形状を有するようにする。このとき、前記予備アクティブパターン２０は相対的に脹らんだ部位の線幅がさらに大きい。
【００２４】
図２２に示すように、図２ないし図６に説明した工程を同一に実施し、予備アクティブパターンの端部に位置する半導体基板を一定厚さにトリミングし下部がリセスされた形態のアクティブパターンを形成する。
前記トリミング工程の際、前記トレンチ１６の下面に露出された基板が一定厚さにエッチングされる。従って、以前のトレンチ１６形成工程で素子分離のために要求されるトレンチ深さに比べて薄い厚さでエッチングが行われても、前記トリミング工程でトレンチ下部基板のエッチングが行われ素子分離に要求される充分なトレンチ深さを有するようになる。
図２３に示すように、前記アクティブパターン２０ａ及びトレンチ底面に露出されたシリコン基板を熱酸化させ前記アクティブパターン下部の端部からアクティブパターン内側に延長されるアクティブベリード絶縁膜パターン５０を形成する。
【００２５】
前記アクティブベリード酸化膜パターン５０は、前記アクティブパターン２０ａの下部の端部からキャパシタと連結される不純物領域が形成される部位及びチャンネルが形成される領域まで延長されるように形成する。また、前記アクティブベリード酸化膜パターン５０は後続工程で形成されるキャパシタと連結される不純物領域下面のすぐ下まで位置するように形成する。
具体的に、前記アクティブパターン２０ａは、前記ビットラインと連結される不純物領域の形成される部位は相対的に大きい線幅を有し、前記キャパシタと連結される不純物領域が形成される部位は相対的に小さい線幅を有する。従って、相対的に小さい線幅を有する前記キャパシタと連結される不純物領域が形成される部位は、前記アクティブパターン２０ａ下部が完全に酸化され基板の本体部分２１と絶縁されるようにする。また、前記ビットラインと連結される不純物領域と、前記キャパシタと連結される不純物領域との間に該当するチャンネル形成領域下部に位置する基板も酸化され、基板の本体部分２１と垂直方向に絶縁されるようにする。そして、相対的に大きい線幅を有する前記ビットラインと連結される不純物領域が形成される部位は、前記アクティブパターン２０ａ下部が部分的に酸化され本体部分２１と連結されるようにする。
【００２６】
前記工程によってアクティブパターン及び前記アクティブパターン下部側面にアクティブベリード酸化膜パターン５０で構成されるアクティブ構造物を完成する。
図２４に示すように、前記トレンチ１６を満たせるようにギャップ埋立特性の優秀な酸化膜をＣＶＤ方式で蒸着させトレンチ埋立酸化膜３２を形成する。続いて、前記窒化膜パターン１４の上部表面まで前記トレンチ埋立酸化膜３２を科学機械的研摩ＣＭＰまたはエッチバック方法で除去する。続いて、燐酸のような窒化物エッチャントを用いて湿式エッチング工程で前記窒化膜パターン１４を除去した後、前記バッファ酸化膜パターン１２を除去して、フィールド領域とアクティブ領域とを区分する。
【００２７】
図２５に示すように、前記アクティブ領域及びフィールド領域が区分された基板１０上にインプラント工程の際、基板損傷を防止するための酸化膜(図示せず)を形成した後、しきい電圧を調節するためのチャンネルインプラント工程を実施する。ＤＲＡＭのセルトランジスタはＮＭＯＳトランジスタであるので前記チャンネル形成のためにはＰ型不純物をドーピングする。
ところで、前記チャンネルが形成される領域の下部にはアクティブベリード酸化膜パターン５０が形成され垂直方向に基板本体部分２１と絶縁されている。また、前記キャパシタと接続する不純物領域が形成される部位の下部にもアクティブベリード酸化膜パターン５０が形成されている。従って、後続工程によって形成されるセルトランジスタは接合漏洩電流が減少される効果がある。従って、従来に比べて前記しきい電圧調節のためのインプラント工程の際前記Ｐ型不純物を高濃度に注入することが可能となる。前記Ｐ型不純物はホウ素またはＢＦ２を含み、１×１０13ｃｍ-2以上に注入することができる。前記のように、チャンネル領域が高濃度にイオン注入されることによって前記セルトランジスタのショートチャンネル効果を改善することができる。
【００２８】
前記インプラント工程以後、前記損傷防止用酸化膜を除去する。
図２６に示すように、前記チャンネル領域が形成されている基板１０上にゲート絶縁膜を形成する。前記ゲート絶縁膜上にゲート電極膜及びハードマスク膜を形成する。続いて、前記ハードマスクを通常のフォトリソグラフィ工程によってパターニングしてハードマスクを形成し、前記ハードマスクをエッチングマスクとして前記ゲート電極膜及びゲート絶縁膜をエッチングする。
前記工程によって、ゲート絶縁膜パターン６２、ゲート電極膜パターン６４及びハードマスクパターン６６で構成されるゲート構造物が形成される。
【００２９】
図２７及び図２８に示すように、前記ゲート構造物及び基板１０上にシリコン窒化膜を蒸着させ、前記シリコン窒化膜を異方性食刻する。前記工程によって、前記ゲート構造物側壁にゲートスペーサ６８が形成される。
続いて、前記ゲートスペーサ６８が形成されたゲート構造物をイオン注入マスクとしてイオン注入工程を実施してトランジスタのソース／ドレイン７０を形成する。前記ソース／ドレイン７０はキャパシタと接続するための不純物７０ａ及びビットラインと接続するための不純物領域７０ｂを含む。
【００３０】
前記イオン注入工程はキャパシタと接続するための不純物領域７０ａが前記アクティブベリード酸化膜パターン５０上面まで延長されるように実施する。従って、ソース／ドレイン領域７０と基板１０と間の接合キャパシタンスを最小化することができる。
前記工程によってＤＲＡＭのセルトランジスタが形成される。
示されたように、本発明の第２の実施形態によるＤＲＡＭのセルトランジスタは一つの単位アクティブパターンに２個の有効トランジスタが形成される。そして、前記ビットラインと接続する不純物領域７０ｂは前記アクティブパターン２０ａ中心部位に形成され各トランジスタに共通に使用され、前記キャパシタと接続する不純物領域７０ａは前記アクティブパターン２０ａ両側の端部にそれぞれ形成される。
前記アクティブパターン２０ａにより、前記ビットラインと接続する不純物７０ｂは下部の基板１０に連結されている。従って、基板本体２１からバイアスを加えることができ、バックバイアスによるしきい電圧調整が可能である。
【００３１】
一方、前記アクティブパターン２０ａで前記チャンネル形成領域及びキャパシタと接続する不純物領域７０ａは下部基板と絶縁され、トランジスタの接合漏洩電流が減少されショートチャンネル効果を最少化することができる。従って、前記ＤＲＡＭ装置はデータリテンション時間が増加されるという効果がある。
さらに、部分的に基板本体と絶縁されているアクティブパターンを形成する過程を通常の熱酸化工程及び窒化膜蒸着工程などを適用して遂行することができるので低費用で前記工程を実施することができるという長所がある。
【００３２】
図２９は本発明の第４の実施形態によるＤＲＡＭのセルトランジスタを示す断面図である。
第４の実施形態はアクティブベリード酸化膜パターンがトランジスタでキャパシタと接続する不純物領域下部までのみ延長されることを除いては前記第３の実施形態と同一である。従って、各工程順序や進行過程は前記第３の実施形態と非常に類似している。前記第３の実施形態との工程的差異を中心に説明すると次のようである。
前記予備アクティブパターン内部に拡張されるアクティブベリード酸化膜パターンの大きさが小さくなるので、前記アクティブベリード酸化膜パターンの上面のすぐ上にキャパシタと接続する不純物領域が形成されるようにするためにはトレンチ厚さを減少させなければならない。このとき、前記トレンチは素子分離のために要求されるフィールド酸化膜厚さに比べて小さく形成しなければならない。具体的に、前記トレンチは前記素子分離のために要求されるフィールド酸化膜厚さから前記トレンチの下にアクティブベリード酸化膜パターンが形成される厚さを引いた厚さに形成することができる。
【００３３】
また、前記アクティブベリード酸化膜パターンを形成する以前に前記予備アクティブパターンの端部の下部に位置する半導体基板を一定厚さにトリミングし下部がリセスされた形態のアクティブパターンを形成する工程で、エッチングされる基板の厚さが第３の実施形態に比べて小さくなる。また、アクティブベリード酸化膜パターンを形成するための熱酸化工程の際、工程時間が減少される。
前記第４の実施形態は、アクティブパターンで領域別に線幅の差異が大きくない場合に適用することができる。これは前記アクティブパターンで領域別に線幅の差異が大きくない場合には前記第３の実施形態のようにビットラインと接続する不純物領域部位のみが基板と連結されるように工程条件を合わせることが容易ではないためである。即ち、前記基板等方性食刻工程及び酸化工程によって前記アクティブベリード酸化膜パターンが過度に形成される場合、ビットラインと接続する不純物領域部位も基板と絶縁される可能性が非常に大きいためである。
【００３４】
前記第４の実施形態によると、前記アクティブベリード酸化膜パターンが前記トランジスタでキャパシタと接続される不純物領域下面の下に形成され、接合漏洩電流が減少される効果がある。
図３０ないし図３３は本発明の第５の実施形態によるプレーナー・トランジスタの製造方法を説明するための断面図である。図３４は本発明の第５の実施形態によるプレーナー・トランジスタの平面図である。
【００３５】
図３０に示すように、図１ないし図６に説明した工程などを同一に遂行し、バルク半導体基板の所定部位に予備アクティブパターンを形成するためのフィールド用トレンチ１７を形成する。
前記第１の実施形態のように、予備アクティブパターン２０は上面が平坦で、中心部分の両側が脹らんでいる形状を有するようにする。このとき、前記予備アクティブパターンは相対的に脹らんでいる部位の線幅がさらに大きい。
次に、前記予備アクティブパターンの端部に位置する基板１０を一定厚さにエッチングして前記アクティブパターン４１を形成する。
本実施形態において、前記アクティブパターン４１で線幅が相対的に大きい部位はゲートが形成される領域になり、アクティブパターン４１で線幅が相対的に小さい部位はソース／ドレインが形成される領域になる。
【００３６】
図３１に示すように、前記トリミングされたアクティブパターン４１及びトレンチ１７底面に露出されたシリコン基板を熱酸化させ前記アクティブパターン４１下部の端部からアクティブパターン４１の内部に延長されるアクティブベリード酸化膜パターン５３を形成する。
前記アクティブベリード酸化膜パターン５３は少なくとも前記ソース／ドレインが形成される領域の下部までは延長されるように形成する。また、前記アクティブベリード酸化膜パターン５３は前記ソース／ドレインの下面のすぐ下に形成され前記ソース／ドレイン下面と接触するように形成する。
即ち、相対的に大きい線幅を有する前記チャンネル形成部位の前記アクティブパターン４１の下部は部分的に酸化され、基板の本体部分と連結されるようにする。そして、相対的に小さい線幅を有する前記ソース／ドレインが形成される部位に該当する前記アクティブパターン４１下部は全部酸化され本体部分と絶縁されるようにする。
【００３７】
図３２に示すように、前記トレンチ１７を満たすようにギャップ埋立特性の優れた酸化膜をＣＶＤ方式で蒸着させトレンチ埋立酸化膜３２を形成する。続いて、前記窒化膜パターン１４の上部表面まで前記トレンチ埋立酸化膜３２を化学機械的研摩ＣＭＰまたはエッチバック方法で除去する。続いて、燐酸のような窒化物エッチャントを用いた湿式エッチング工程で前記窒化膜パターン１４を除去した後、前記バッファ酸化膜パターン１２を除去し、フィールド領域とアクティブ領域とを区分する。
前記アクティブ領域及びフィールド領域が区分された基板上に以後のインプラント工程の際、基板の損傷を防止するための酸化膜(図示せず)を形成した後、しきい電圧調節及びチャンネル形成のためのインプラント工程を実施する。前記インプラント工程の後、前記損傷防止用酸化膜を除去する。
【００３８】
続いて、図３３及び図３４に示すように、前記チャンネル領域が形成されている基板上にゲート絶縁膜を形成する。前記ゲート絶縁膜上にゲート電極膜及びハードマスク膜を形成する。続いて、前記ハードマスク膜を通常のフォトリソグラフィ工程によってパターニングしてハードマスクを形成し、前記ハードマスクをエッチングマスクとして用いて前記ゲート電極膜及びゲート絶縁膜をエッチングする。前記工程によって、ゲート絶縁膜パターン８２、ゲート電極膜パターン８４及びハードマスクパターン８６からなるゲート構造物８７が形成される。
続いて、前記ゲート構造物８７及び基板上にシリコン窒化膜を蒸着させ前記シリコン窒化膜を異方性エッチングする。前記工程によって、前記ゲート構造物側壁にゲートスペーサ８８が形成される。
【００３９】
続いて、前記ゲートスペーサ８８が形成されたゲート構造物８７をイオン注入マスクとして用いてイオン注入工程を実施してトランジスタのソース／ドレイン９０を形成する。前記イオン注入工程は前記ソース／ドレイン９０が前記アクティブベリード酸化膜パターン５３上面まで延長されるように実施する。従って、ソース／ドレイン９０領域と基板と間の接合キャパシタンスを最小化することができる。
図３５ないし図４０は本発明の第６の実施形態によるＤＲＡＭのセルトランジスタの形成方法を示す断面図である。以下、説明するセルトランジスタはリセス型トランジスタである。
【００４０】
図３５に示すように、図１ないし図６に示された工程を同一に遂行し、バルク半導体基板１０の所定部位に予備アクティブパターン４２を形成するためのフィールド用トレンチ１６を形成する。
ところで、ＤＲＡＭの場合、セルトランジスタのソース／ドレインにそれぞれビットライン及びキャパシタが連結されなければならないので、これらが互いにオーバーラップしないように連結し設計しなければならない。前記セルトランジスタが形成される前記アクティブパターンで、前記アクティブパターンの両側の端部に形成される不純物領域にはキャパシタが連結され、前記アクティブパターンの中心部位に形成される不純物領域にはビットラインが連結される。
【００４１】
前記キャパシタとビットラインとが互いにオーバーラップされず前記不純物領域と連結されるために、前記予備アクティブパターン４２は少なくとも２つの幅を有するように形成する。望ましくは、前記予備アクティブパターン４２は、ビットラインと連結される不純物領域が形成されるパターン中心部分の線幅が拡張された形状を有するように形成する。即ち、第１の実施形態のように、予備アクティブパターン２０は上面が平坦で、中心部分の両側が脹らんだ形状を有するようにする。このとき、前記予備アクティブパターンは相対的に脹らんだ部位の線幅より大きい。
次に、前記予備アクティブパターンの端部に位置する半導体基板が一定厚さ分だけエッチングされるようにトリミングしてアクティブパターンを形成する。
【００４２】
図３６に示すように、前記トリミングされたアクティブパターン４２及びトレンチ１６底面に露出されたシリコン基板を熱酸化させ前記アクティブパターンの下部の端部からアクティブ内側に延長されるアクティブベリード酸化膜５４を形成する。
前記アクティブベリード酸化膜パターン５４は前記アクティブパターン４２下部の端部から、セルチャンネルでキャパシタと連結される不純物領域の下部までのみ延長されるように形成される。即ち、前記アクティブベリード酸化膜パターン５４はチャンネルが形成される領域までは延長されないように形成する。
具体的に、前記アクティブパターン４２は前記ビットラインと連結される不純物領域が形成される部位は相対的に大きい線幅を有し、前記キャパシタと連結される不純物領域が形成される部位は相対的に小さい線幅を有する。従って、相対的に小さい線幅を有する前記キャパシタと連結される不純物領域が形成される部位は、前記アクティブパターン下部が完全に酸化され基板の本体部分と絶縁されるようにする。また、相対的に大きい線幅を有する前記ビットラインと連結される不純物領域が形成される部位は、前記アクティブパターン下部が部分的に酸化され本体部分と連結されるようにする。このとき、前記チャンネルが形成される部位は酸化されないようにする。
【００４３】
図３７に示すように、前記トレンチを満たせるようにギャップ埋立特性の優れた酸化膜をＣＶＤ方式で蒸着させトレンチ埋立酸化膜３２を形成する。続いて、前記窒化膜パターン１４の上部表面まで前記トレンチ埋立酸化膜３２を化学機械的研摩ＣＭＰまたはエッチバック方法で除去する。続いて、燐酸のような窒化物エッチャントを用いた湿式エッチング工程で前記窒化膜パターン１４を除去した後、前記バッファ酸化膜パターン１２を除去して、フィールド領域とアクティブ領域とを区分する。
前記アクティブ領域及びフィールド領域が区分された基板１０上に以後のインプラント工程の際基板損傷を防止するための酸化膜（図示せず）を形成した後、しきい電圧調節及びチャンネル形成のためのインプラント工程を実施する。ＤＲＡＭのセルトランジスタはＮＭＯＳトランジスタであるので前記チャンネル形成のためにはＰ型不純物をドーピングする。続いて、前記損傷防止用酸化膜を除去する。
【００４４】
図３８に示すように、前記基板１０でゲートが形成される部位のアクティブ領域を選択的にエッチングしリセス１００を形成する。前記リセス１００は前記アクティブベリード酸化膜パターン５４と接触しないように形成する。
図３９に示すように、前記リセス１００の内部表面及びアクティブ領域表面上にゲート絶縁膜を形成する。前記ゲート絶縁膜上にゲート電極膜及びハードマスク膜を形成する。続いて、前記ハードマスク膜を通常のフォトリソグラフィ工程によってパターニングしてハードマスク１０６を形成し、前記ハードマスク１０６をエッチングマスクとして用いて前記ゲート電極膜及びゲート絶縁膜をエッチングする。前記工程によって、ゲート絶縁膜パターン１０２、ゲート電極膜パターン１０４及びハードマスク１０６からなるゲート構造物１０８が形成される。
【００４５】
図４０に示すように、前記ゲート構造物１０８及び基板１０上にシリコン窒化膜を蒸着させ、前記シリコン窒化膜を異方性食刻する。前記工程によって、前記ゲート構造物側壁に窒化膜スペーサ１１０が形成される。
続いて、前記窒化膜スペーサ１１０が形成されたゲート構造物１０８をイオン注入マスクとして用いてイオン注入工程を遂行してトランジスタのソース／ドレイン１１２を形成する。前記イオン注入工程はキャパシタと接続するための不純物領域１１２ａ下面が前記アクティブベリード酸化膜パターン５４上面と接触するように実施する。従って、ソース／ドレイン領域１１２と基板１０と間の接合キャパシタンスを最小化することができる。
示されたように、本発明の第６の実施形態によるＤＲＡＭのセルトランジスタはリセスチャンネルを有する。従って、前記セルトランジスタのチャンネル長さが増加されショートチャンネル効果を最小化することができる。
【００４６】
図４１ないし図４４は本発明の第７の実施形態によるＤＲＡＭのセルトランジスタ形成方法を示す断面図である。
図４１に示すように、バルク半導体基板１０の所定部位に予備アクティブパターンを形成するためのフィールド用トレンチ１６を形成する。このとき、前記フィールド用トレンチ深さは少なくとも形成しようとするトランジスタのゲートリセスの深さより深く形成しなければならない。
ところで、ＤＲＡＭの場合、キャパシタ及びビットラインが互いにオーバーラップされないように連結させるために、前記予備アクティブパターンは少なくとも２種類の幅を有するように形成する。望ましくは、前記予備アクティブパターンは、ビットラインと連結される不純物領域が形成されるパターン中心部分の線幅が、拡張された形状を有するように形成する。即ち、第１の実施形態のように、予備アクティブパターン２０は上面が平坦であり、中心部分の両側が脹らんだ形状を有するようにする。このとき、前記予備アクティブパターンは相対的に脹らんだ部位の線幅がより大きい。
【００４７】
次に、前記予備アクティブパターンの端部に位置する半導体基板を一定厚さ分だけトリミングしアクティブパターンを形成する。
前記アクティブパターン４３及びトレンチ底面に露出されたシリコン基板を熱酸化させ前記アクティブパターン下部の端部からアクティブ内側に延長されるアクティブベリード酸化膜パターン５５を形成する。
前記アクティブベリード酸化膜パターン５５は前記アクティブパターン４３下部の端部からセルトランジスタでキャパシタと連結される不純物領域及びチャンネルが形成される部位まで延長されるように形成される。即ち、前記第６の実施形態に比べて前記アクティブベリード酸化膜パターン５５が前記アクティブパターン４３の内部に侵入する長さが増加される。
【００４８】
図４２に示すように、前記トレンチ１６を満たすようにギャップ埋立特性の優れた酸化膜をＣＶＤ方式で蒸着させトレンチ埋立酸化膜３２を形成する。続いて、前記窒化膜パターン１４の上部表面まで前記トレンチ埋立酸化膜を化学機械的研摩ＣＭＰまたはエッチバック方法で除去する。続いて、燐酸のような窒化物エッチャントを用いた湿式エッチング工程で前記窒化膜パターン１４を除去した後、前記バッファ酸化膜パターン１２を除去して、フィールド領域とアクティブ領域とを区分する。
前記アクティブ領域及びフィールド領域が区分された基板１０上にインプラント工程の際基板損傷を防止するための酸化膜（図示せず）を形成した後、しきい電圧調節及びチャンネル形成のためのインプラント工程を実施する。ＤＲＡＭのセルトランジスタはＮＭＯＳトランジスタであるので、前記チャンネル形成のためにはＰ型不純物をドーピングする。インプラント工程後前記損傷防止用酸化膜を除去する。
【００４９】
続いて、図４３に示すように、前記基板１０でゲートが形成される部位のアクティブ領域を選択的にエッチングしてゲート形成用リセス１２０を形成する。前記ゲート形成用リセス１２０は下部のアクティブベリード酸化膜パターン５５が露出されない程度の深さに形成する。
図４４に示すように、前記ゲート形成用リセス１２０の内部表面及びアクティブ領域表面上にゲート絶縁膜を形成する。前記ゲート絶縁膜上にゲート電極膜及びハードマスク膜を形成する。続いて、前記ハードマスク膜を通常のフォトリソグラフィ工程によってパターニングしてハードマスク１２６を形成し、前記ハードマスク１２６をエッチングマスクとして前記ゲート電極膜及びゲート絶縁膜をエッチングする。前記工程によって、ゲート絶縁膜パターン１２２、ゲート電極膜パターン１２４及びハードマスク１２６からなるゲート構造物１２８が形成される。
【００５０】
続いて、前記ゲート構造物１２８及び基板１０上にシリコン窒化膜を蒸着させ、前記シリコン窒化膜を異方性エッチングする。前記工程によって、前記ゲート構造物側壁に窒化膜スペーサ１３０が形成される。
続いて、前記窒化膜スペーサ１３０が形成されたゲート構造物１２８をイオン注入マスクとして用いてイオン注入工程を実施してトランジスタのソース／ドレイン１３２を形成する。
前記工程によってＤＲＡＭのセルトランジスタが形成される。
【００５１】
図４５ないし図４８は本発明の第８の実施形態によるリセストランジスタの形成方法を示す断面図である。
図４５に示すように、バルク半導体基板１０の所定部位に予備アクティブパターンを形成するためのフィールド用トレンチ１６を形成する。前記予備アクティブパターン４４の上面は中心部分が脹らんだ形状を有するように形成することができる。このとき、前記予備アクティブパターン４４は相対的に脹らんだ部位の線幅がより多きい。
次に、前記予備アクティブパターンの端の下部に位置する半導体基板を一定厚さ分だけトリミングしてアクティブパターンを形成する。
本実施形態において、前記アクティブパターンの線幅が相対的に大きい部位はゲート形成領域となり、アクティブパターン４４の線幅が相対的に小さい部位はソース／ドレイン形成領域になる。
【００５２】
次に、前記アクティブパターン４４及びトレンチ底面に露出されたシリコン基板を熱酸化させ前記アクティブパターン４４下部の端部からアクティブパターン内部に延長されるアクティブベリード酸化膜パターン５５を形成する。
前記アクティブベリード酸化膜５５は前記ソース／ドレインが形成される領域の下部まで延長されるように形成する。
即ち、相対的に大きい線幅を有する前記チャンネル形成部位に該当する前記アクティブパターン４４下部は、部分的に酸化され基板の本体部分２１と連結されるようにする。そして、相対的に小さい線幅を有する前記ソース／ドレインが形成される部位に該当する前記アクティブパターン４４の下部は、全部酸化され本体部分２１と絶縁されるようにする。
【００５３】
図４６に示すように、前記トレンチ１６を満たすようにギャップ埋立特性の優れた酸化膜をＣＶＤ方式で蒸着させトレンチ埋立酸化膜３２を形成する。続いて、前記窒化膜パターン１４の上部表面まで前記トレンチ埋立酸化膜３２を化学機械的研摩ＣＭＰまたはエッチバック方法で除去する。続いて、燐酸のような窒化物エッチャントを用いた湿式エッチング工程で前記窒化膜パターン１４を除去した後、前記バッファ酸化膜パターン１２を除去して、フィールド領域とアクティブ領域とを区分する。
前記アクティブ領域及びフィールド領域が区分された基板上にインプラント工程の際の基板損傷を防止するための酸化膜（図示せず）を形成した後、しきい電圧調節及びチャンネル形成のためのインプラント工程を実施する。前記インプラント工程以後、前記損傷防止用酸化膜を除去する。
【００５４】
図４７に示すように、前記基板でゲートが形成される部位のアクティブ領域を選択的にエッチングしてリセス１４０を形成する。前記リセス形成工程の際、前記リセス１４０と前記アクティブベリード酸化膜パターンと接触しないようにする。
図４８に示すように、前記リセス１４０の内部表面及びアクティブ領域表面上にゲート絶縁膜を形成する。前記ゲート絶縁膜上にゲート電極膜及びハードマスク膜を形成する。続いて、前記ハードマスク膜を通常のフォトリソグラフィ工程によってパターニングしてハードマスク１４６を形成し、前記ハードマスク１４６をエッチングマスクとして用いて前記ゲート電極膜及びゲート絶縁膜をエッチングする。前記工程によって、ゲート絶縁膜パターン１４２、ゲート電極膜パターン１４４及びハードマスク１４６からなるゲート構造物１４８が形成される。
【００５５】
続いて、前記ゲート構造物１４８及び基板１０上にシリコン窒化膜を蒸着させ、前記シリコン窒化膜を異方性食刻する。前記工程によって、前記ゲート構造物１４８側壁に窒化膜スペーサ１５０が形成される。
続いて、前記窒化膜スペーサ１５０が形成されたゲート構造物１４８をイオン注入マスクを用いてイオン注入工程を実施しトランジスタのソース／ドレインを形成する。前記イオン注入工程はキャパシタと接続するための不純物領域下面が前記アクティブベリード酸化膜パターン上面と接触するように実施する。前記ソース／ドレイン領域と基板と間の接合キャパシタンスを最小化することができる。
【００５６】
図４９ないし図５５は本発明の第９の実施形態によるフィン型ＭＯＳトランジスタの形成方法を説明するための斜視図である。
図４９に示すように、バルクシリコン基板２００上にバッファ酸化膜を形成する。前記バッファ酸化膜は以後シリコン窒化膜を形成する際、ストレスを緩和させるための膜である。続いて、バッファ酸化膜上にシリコン窒化膜を形成する。
続いて、予備アクティブフィンを形成するためのフォトリソグラフィ工程によって前記窒化膜を乾式エッチングして窒化膜パターン２０４を形成する。前記窒化膜パターン２０４をエッチングマスクとして用いて前記バッファ酸化膜を乾式エッチングしてバッファ酸化膜パターン２０２を形成する。続いて、前記窒化膜パターン２０４をエッチングマスクとして前記露出された基板１００を所定深さにエッチングしてトレンチ２０６を形成する。前記トレンチ２０６によって画定される予備アクティブフィン２１０が後続工程を通じてトランジスタのアクティブフィンとして提供される。従って、形成しようとするアクティブフィンの高さよりさらに深く前記トレンチ２０６を形成しなければならない。
【００５７】
ここで、前記予備アクティブフィンの形成の際フォトリソグラフィ工程のマージンを高めるために前記窒化膜上に反射防止層ＡＲＬ(図示せず)を形成することもできる。
前記トレンチ２０６によって形成される予備アクティブパターン２１０もやはり少なくとも２つの線幅を有するように形成される。
図５０に示すように、前記第１の実施形態の図２ないし図７に示されたような同一の工程を遂行する。簡単に説明すると、前記トレンチ２０６に内壁酸化膜２０８を形成し、その後窒化膜スペーサ２２０を形成する。続いて、前記トレンチ２０６下部に露出された内壁酸化膜２０８を除去した後、前記予備アクティブフィン２１０の端部を一定厚さにトリミング（ｔｒｉｍｍｉｎｇ）し、アクティブフィンを形成する。
【００５８】
図５１に示すように、前記アクティブフィン２１０ａ及びトレンチ２０６底面に露出されたシリコン基板を熱酸化させる。前記工程によって前記アクティブフィンのトリミングされた部位にアクティブベリード酸化膜パターンが形成される。
このとき、前記アクティブフィンの線幅が相対的に広い部位は前記基板本体部分と連結され、前記アクティブフィンの線幅が相対的に狭い部位は前記基板本体部分と絶縁されるように前記酸化条件を調節する。
【００５９】
図５２に示すように、前記アクティブフィン２１０ａの側面に形成されている窒化膜スペーサ２２０を異方性食刻工程によって除去する。前記窒化膜スペーサ２０８を除去する際、前記ハードマスク２０４も一部エッチングされる。
図５３に示すように、前記トレンチ１０６を満たすようにギャップ埋立特性の優れた酸化膜をＣＶＤ方式で蒸着させトレンチ埋立酸化膜２３０を形成する。続いて、前記窒化膜パターン１０４の上面まで前記トレンチ埋立酸化膜２３０を化学機械的研摩ＣＭＰまたはエッチバック方法で除去する。続いて、燐酸のような窒化物エッチャントを用いた湿式エッチング工程で前記窒化膜パターン２０４を除去した後、前記バッファ酸化膜パターン２０２を除去して、フィールド領域とアクティブ領域を区分する。
図５４に示すように、トレンチ埋立酸化膜２３０及び前記内壁酸化膜２０８をエッチングし、周辺に比べて突出された形状のアクティブフィン２４０を形成する。このとき、前記アクティブベリード酸化膜パターン２２２が一部エッチングされてもよい。しかし、前記アクティブフィン２４０は基板の本体部分と絶縁されなければならないので、前記アクティブベリード酸化膜パターンが一部エッチングされても前記基板の本体部分は露出されてはいけない。
または、前記トレンチ埋立酸化膜が一部のみエッチングされてもよい。即ち、前記アクティブフィンの有効厚さは前記トレンチ埋立酸化膜のエッチング厚さによって調節することができる。
【００６０】
図５５に示すように、前記アクティブフィン２４０の表面にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極膜及びハードマスク膜を形成する。続いて、前記ハードマスク膜を通常のフォトリソグラフィ工程によってパターニングしハードマスク２４６を形成し、前記ハードマスク２４６を用いて前記ゲート電極膜及びゲート絶縁膜をエッチングする。前記工程によって、ゲート絶縁膜パターン２４２、ゲート電極膜パターン２４４及びハードマスク２４６からなるゲート構造物が形成される。
続いて、通常のイオン注入工程によって前記ゲート構造物両側にソース／ドレイン領域を形成する。
【００６１】
前記工程によると、熱酸化工程及び窒化膜形成工程のような単純な工程を実施しバルクシリコン基板にフィン型トランジスタを形成することができる。従って、従来のＳＯＩ基板にフィン型トランジスタを形成する場合に比べて低費用でフィン型トランジスタを形成することができる。
【００６２】
前述したように、本発明によると、一般の熱酸化工程及び窒化膜蒸着工程を適用し、特定部位では基板の本体部分と絶縁されているアクティブパターンを形成することができる。従って、前記アクティブパターン形成の際、所要とされる費用を節減することができる。
また、前記アクティブパターンに半導体素子を形成する場合、接合容量の減少、接合漏洩電流の減少、駆動電流の増加などの長所を有する。従って、前記アクティブパターンにＤＲＡＭ装置のセルトランジスタを形成する場合、データリテンション時間（Ｄａｔａ  ｒｅｔｅｎｔｉｏｎ  ｔｉｍｅ）が増加できる効果がある。
さらに、前記アクティブパターンの所定部位には基板の本体部分が連結されているので、前記半導体素子駆動によるセルフ・ヒーティング効果を抑制することができる。そして、トランジスタ形成の際バックバイアス印加が可能で、しきい電圧を調整することができる。
以上、本発明の各実施形態によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有する者であれば、本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１の実施形態によるアクティブ領域形成方法を示す斜視図である。
【図２】本発明の第１の実施形態によるアクティブ領域形成方法を示す斜視図である。
【図３】本発明の第１の実施形態によるアクティブ領域形成方法を示す斜視図である。
【図４】本発明の第１の実施形態によるアクティブ領域形成方法を示す斜視図である。
【図５】本発明の第１の実施形態によるアクティブ領域形成方法を示す斜視図である。
【図６】本発明の第１の実施形態によるアクティブ領域形成方法を示す斜視図である。
【図７】本発明の第１の実施形態によるアクティブ領域形成方法を示す斜視図である。
【図８】本発明の第１の実施形態によるアクティブ領域形成方法を示す斜視図である。
【図９】本発明の第１の実施形態によるアクティブ領域形成方法を示す斜視図である。
【図１０】本発明の第１の実施形態によるアクティブ領域の形成方法の各段階別断面図である。
【図１１】本発明の第１の実施形態によるアクティブ領域の形成方法の各段階別断面図である。
【図１２】本発明の第１の実施形態によるアクティブ領域の形成方法の各段階別断面図である。
【図１３】本発明の第１の実施形態によるアクティブ領域の形成方法の各段階別断面図である。
【図１４】本発明の第１の実施形態によるアクティブ領域の形成方法の各段階別断面図である。
【図１５】本発明の第１の実施形態によるアクティブ領域の形成方法の各段階別断面図である。
【図１６】本発明の第１の実施形態によるアクティブ領域の形成方法の各段階別断面図である。
【図１７】本発明の第１の実施形態によるアクティブ領域の形成方法の各段階別断面図である。
【図１８】本発明の第１の実施形態によるアクティブ領域の形成方法の各段階別断面図である。
【図１９】本発明の第１の実施形態によるアクティブ領域の平面図である。
【図２０】本発明の第２の実施形態によるアクティブ領域の平面図である。
【図２１】本発明の第３の実施形態によるセルトランジスタの形成方法を示す断面図である。
【図２２】本発明の第３の実施形態によるセルトランジスタの形成方法を示す断面図である。
【図２３】本発明の第３の実施形態によるセルトランジスタの形成方法を示す断面図である。
【図２４】本発明の第３の実施形態によるセルトランジスタの形成方法を示す断面図である。
【図２５】本発明の第３の実施形態によるセルトランジスタの形成方法を示す断面図である。
【図２６】本発明の第３の実施形態によるセルトランジスタの形成方法を示す断面図である。
【図２７】本発明の第３の実施形態によるセルトランジスタの形成方法を示す断面図である。
【図２８】本発明の第３の実施形態によるＤＲＡＭのセルトランジスタ形成方法を示す平面図である。
【図２９】本発明の第４の実施形態によるＤＲＡＭのセルトランジスタを示す断面図である。
【図３０】本発明の第５の実施形態によるプレーナー・トランジスタの形成方法を説明するための断面図である。
【図３１】本発明の第５の実施形態によるプレーナー・トランジスタの形成方法を説明するための断面図である。
【図３２】本発明の第５の実施形態によるプレーナー・トランジスタの形成方法を説明するための断面図である。
【図３３】本発明の第５の実施形態によるプレーナー・トランジスタの形成方法を説明するための断面図である。
【図３４】本発明の第５の実施形態によるプレーナー・トランジスタの平面図である。
【図３５】本発明の第６の実施形態によるＤＲＡＭのセルトランジスタ形成方法を示す断面図である。
【図３６】本発明の第６の実施形態によるＤＲＡＭのセルトランジスタ形成方法を示す断面図である。
【図３７】本発明の第６の実施形態によるＤＲＡＭのセルトランジスタ形成方法を示す断面図である。
【図３８】本発明の第６の実施形態によるＤＲＡＭのセルトランジスタ形成方法を示す断面図である。
【図３９】本発明の第６の実施形態によるＤＲＡＭのセルトランジスタ形成方法を示す断面図である。
【図４０】本発明の第６の実施形態によるＤＲＡＭのセルトランジスタ形成方法を示す断面図である。
【図４１】本発明の第７の実施形態によるＤＲＡＭのセルトランジスタの形成方法を示す断面図である。
【図４２】本発明の第７の実施形態によるＤＲＡＭのセルトランジスタの形成方法を示す断面図である。
【図４３】本発明の第７の実施形態によるＤＲＡＭのセルトランジスタの形成方法を示す断面図である。
【図４４】本発明の第７の実施形態によるＤＲＡＭのセルトランジスタの形成方法を示す断面図である。
【図４５】本発明の第８の実施形態によるリセストランジスタの形成方法を示す断面図である。
【図４６】本発明の第８の実施形態によるリセストランジスタの形成方法を示す断面図である。
【図４７】本発明の第８の実施形態によるリセストランジスタの形成方法を示す断面図である。
【図４８】本発明の第８の実施形態によるリセストランジスタの形成方法を示す断面図である。
【図４９】本発明の第９の実施形態によるフィン型ＭＯＳトランジスタの形成方法を説明するための斜視図である。
【図５０】本発明の第９の実施形態によるフィン型ＭＯＳトランジスタの形成方法を説明するための斜視図である。
【図５１】本発明の第９の実施形態によるフィン型ＭＯＳトランジスタの形成方法を説明するための斜視図である。
【図５２】本発明の第９の実施形態によるフィン型ＭＯＳトランジスタの形成方法を説明するための斜視図である。
【図５３】本発明の第９の実施形態によるフィン型ＭＯＳトランジスタの形成方法を説明するための斜視図である。
【図５４】本発明の第９の実施形態によるフィン型ＭＯＳトランジスタの形成方法を説明するための斜視図である。
【図５５】本発明の第９の実施形態によるフィン型ＭＯＳトランジスタの形成方法を説明するための斜視図である。
【符号の説明】
【００６４】
１０  基板
１２  バッファ酸化膜パターン
１４  窒化膜パターン
１６  トレンチ
２０  予備アクティブパターン
２０ａ  アクティブパターン
２２  トレンチ内壁酸化膜
２４  ライナー
２６  窒化膜スペーサ
３０  アクティブベリード酸化膜パターン
３２  トレンチ埋立酸化膜
【図１】
2005252268.tif 000003
【図２】
2005252268.tif 000004
【図３】
2005252268.tif 000005
【図４】
2005252268.tif 000006
【図５】
2005252268.tif 000007
【図６】
2005252268.tif 000008
【図７】
2005252268.tif 000009
【図８】
2005252268.tif 000010
【図９】
2005252268.tif 000011
【図１０】
2005252268.tif 000012
【図１１】
2005252268.tif 000013
【図１２】
2005252268.tif 000014
【図１３】
2005252268.tif 000015
【図１４】
2005252268.tif 000016
【図１５】
2005252268.tif 000017
【図１６】
2005252268.tif 000018
【図１７】
2005252268.tif 000019
【図１８】
2005252268.tif 000020
【図１９】
2005252268.tif 000021
【図２０】
2005252268.tif 000022
【図２１】
2005252268.tif 000023
【図２２】
2005252268.tif 000024
【図２３】
2005252268.tif 000025
【図２４】
2005252268.tif 000026
【図２５】
2005252268.tif 000027
【図２６】
2005252268.tif 000028
【図２７】
2005252268.tif 000029
【図２８】
2005252268.tif 000030
【図２９】
2005252268.tif 000031
【図３０】
2005252268.tif 000032
【図３１】
2005252268.tif 000033
【図３２】
2005252268.tif 000034
【図３３】
2005252268.tif 000035
【図３４】
2005252268.tif 000036
【図３５】
2005252268.tif 000037
【図３６】
2005252268.tif 000038
【図３７】
2005252268.tif 000039
【図３８】
2005252268.tif 000040
【図３９】
2005252268.tif 000041
【図４０】
2005252268.tif 000042
【図４１】
2005252268.tif 000043
【図４２】
2005252268.tif 000044
【図４３】
2005252268.tif 000045
【図４４】
2005252268.tif 000046
【図４５】
2005252268.tif 000047
【図４６】
2005252268.tif 000048
【図４７】
2005252268.tif 000049
【図４８】
2005252268.tif 000050
【図４９】
2005252268.tif 000051
【図５０】
2005252268.tif 000052
【図５１】
2005252268.tif 000053
【図５２】
2005252268.tif 000054
【図５３】
2005252268.tif 000055
【図５４】
2005252268.tif 000056
【図５５】
2005252268.tif 000057