(57)【要約】【課題】  高電源電圧ＶＤＤ１に対応した論理電圧レベルを有する入力信号を、低電源電圧ＶＤＤ２に対応した論理電圧レベルを有する信号に変換して出力する電圧レベル変換回路を、より低い低電源電圧ＶＤＤ２で動作可能なものとする。【解決手段】  電源レベル変換回路１０１において、ＶＤＤ１系の入力信号をＶＤＤ２系の信号に変換するレベル変換部１０１ａと、レベル変換した入力信号を反転して出力する否定回路３０とを備え、レベル変換部１０１ａを構成するＶＤＤ１系の否定回路２１ａ及び２１ｂの出力は、レベル変換部１０１ａにおける高耐圧トランジスタＱｈｎ１及びＱｈｐ２にのみ入力し、レベル変換部１０１ａにおける低耐圧トランジスタＱｌｎ１とＱｌｐ２には、低電源電圧ＶＤＤ２に対応した論理電圧レベルを有する信号を入力し、さらにレベル変換部１０１ａ後段の否定回路３０には、レベル変換部１０１ａでレベル変換した入力信号のみを入力する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
第１の電源電圧に対応した論理電圧レベルを有する入力信号を、前記第１の電源電圧より低い第２の電源電圧に対応した論理電圧レベルを有する出力信号に変換して出力する回路であって、
前記第２の電源電圧と接地電圧との間に、第２の電源電圧を耐圧とする第１のＰチャネル型ＭＯＳトランジスタと第１の電源電圧を耐圧とする第１のＮチャネル型ＭＯＳトランジスタとを直列に接続してなる第１の回路と、
前記第２の電源電圧と接地電圧との間に、第２の電源電圧を耐圧とする第２のＰチャネル型ＭＯＳトランジスタと第１の電源電圧を耐圧とする第２のＮチャネル型ＭＯＳトランジスタとを直列に接続してなる第２の回路とを備え、
前記第１のＰチャネル型ＭＯＳトランジスタと前記第１のＮチャネル型ＭＯＳトランジスタとの第１の接続点を前記第２のＰチャネル型ＭＯＳトランジスタのゲートに接続し、
前記第２のＰチャネル型ＭＯＳトランジスタと前記第２のＮチャネル型ＭＯＳトランジスタとの第２の接続点を前記第１のＰチャネル型ＭＯＳトランジスタのゲートに接続し、
前記出力信号を前記第２の接続点から、前記第２の電源電圧により駆動される回路に供給する、
ことを特徴とする電圧レベル変換回路。
【請求項２】
請求項１記載の電圧レベル変換回路において、
前記第１のＰチャネル型ＭＯＳトランジスタおよび前記第２のＰチャネル型ＭＯＳトランジスタの駆動能力が、前記第１のＮチャネル型ＭＯＳトランジスタおよび前記第２のＮチャネル型ＭＯＳトランジスタの駆動能力より小さい、
ことを特徴とする電圧レベル変換回路。
【請求項３】
請求項１記載の電圧レベル変換回路において、
第２の電源電圧を耐圧とする第３のＰチャネル型ＭＯＳトランジスタと第２の電源電圧を耐圧とする第３のＮチャネル型ＭＯＳトランジスタとで構成され、前記第３のＮチャネル型ＭＯＳトランジスタの駆動能力が前記第３のＰチャネル型ＭＯＳトランジスタの駆動能力より小さい否定回路を有し、
前記出力信号を該否定回路を介して、前記第２の電源電圧により駆動される回路に供給する、
ことを特徴とする電圧レベル変換回路。
【請求項４】
請求項１記載の電圧レベル変換回路において、
前記第１の回路は、前記第１のＰチャネル型ＭＯＳトランジスタと前記第１のＮチャネル型ＭＯＳトランジスタとの間に挿入された第１の抵抗体を有し、
前記第２の回路は、前記第２のＰチャネル型ＭＯＳトランジスタと前記第２のＮチャネル型ＭＯＳトランジスタとの間に挿入された第２の抵抗体を有する、
ことを特徴とする電圧レベル変換回路。
【請求項５】
請求項１記載の電圧レベル変換回路において、
前記第１の接続点と前記第２の電源電圧との間に接続された第５のＰチャネル型ＭＯＳトランジスタと、
前記第２の接続点と前記第２の電源電圧との間に接続された第６のＰチャネル型ＭＯＳトランジスタと、
前記第１の接続点に発生するＬレベル論理電圧を検知したとき、前記第６のＰチャネル型ＭＯＳトランジスタのゲートに、該トランジスタをオンさせる１ショットパルス電圧を印加する第１の信号発生回路と、
前記第２の接続点に発生するＬレベル論理電圧を検知したとき、前記第５のＰチャネル型ＭＯＳトランジスタのゲートに、該トランジスタをオンさせる１ショットパルス電圧を印加する第２の信号発生回路とを有する、
ことを特徴とする電圧レベル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧レベル変換回路に関し、特に第１の電源電圧に対応した論理電圧レベルを有する入力信号を、第１の電源電圧より低い第２の電源電圧に対応した論理電圧レベルを有する出力信号に変換して出力する電圧レベル変換回路に関するものである。
【背景技術】
【０００２】
近年、半導体装置の微細化にともなって、半導体装置では外部電圧と内部電圧との２種類の電圧を用い、内部電圧を外部電圧より低く設定している。このため、外部電圧により駆動される回路と、内部電圧により駆動される回路との間で、信号の論理電圧レベルを変換する回路が必要となる。
【０００３】
以下、高電源電圧に対応した論理電圧レベルを低電源電圧に対応した論理電圧レベルに変換する回路（以下、電圧レベル変換回路という。）について従来技術の説明を行う。
【０００４】
このような電圧レベル変換回路は一般に２段の否定回路で構成されており、図６は、この電圧レベル変換回路の具体的な回路構成を示している。
【０００５】
この電圧レベル変換回路２０１は、高電源電圧ＶＤＤ１により駆動され、入力信号ＩＮを反転する前段の否定回路２０１ａと、低電源電圧ＶＤＤ２により駆動され、該否定回路２０１ａの出力信号ＯＵＴ１を反転する後段の否定回路２０１ｂとから構成されている。
【０００６】
前段の否定回路２０１ａは、高電源電圧ＶＤＤ１と接地電圧ＶＳＳとの間にＰチャネル型ＭＯＳトランジスタＱｈｐ１１とＮチャネル型ＭＯＳトランジスタＱｈｎ１１とを直列に接続し、電源側トランジスタＱｈｐ１１のゲートと接地側トランジスタＱｈｎ１１のゲートを共通接続してなるものである。この否定回路２０１ａでは、上記ゲートの共通接続点が、上記入力信号ＩＮが入力される入力ノードＮ１ａとなっており、電源側トランジスタＱｈｐ１１と接地側トランジスタＱｈｎ１１の接続点は、出力ノードＮ１ｂとなっている。
【０００７】
後段の否定回路２０１ｂは、高電源電圧ＶＤＤ１と接地電圧ＶＳＳとの間にＰチャネル型ＭＯＳトランジスタＱｈｐ１２とＮチャネル型ＭＯＳトランジスタＱｈｎ１２とを直列に接続し、電源側トランジスタＱｈｐ１２のゲートと接地側トランジスタＱｈｎ１２のゲートを共通接続してなるものである。この否定回路２０１ｂでは、上記ゲートの共通接続点が、上記前段の否定回路２０１ａの出力信号ＯＵＴ１が入力される入力ノードＮ２ａとなっており、電源トランジスタＱｈｐ１２と接地側トランジスタＱｈｎ１２の接続点は出力ノードＮ２ｂとなっている。
【０００８】
このような電圧レベル変換回路２０１では、入力信号ＩＮが入力されると、前段の否定回路２０１ａは入力信号ＩＮを反転して後段の否定回路２０１ｂに出力する。すると、後段の否定回路２０１ｂは、反転された入力信号をさらに反転して出力する。
【０００９】
このとき、後段の否定回路２０１ｂの電源電圧ＶＤＤ２が、前段の否定回路２０１ａの電源電圧ＶＤＤ１より低いことから、後段の否定回路２０１ｂの出力信号ＯＵＴの論理電圧レベルは、前段の否定回路２０１ａの出力信号ＯＵＴ１の論理電圧レベルより低いものとなり、これにより入力信号の論理電圧レベルが、高電源電圧に対応する論理電圧レベルから低電源電圧に対応する論理電圧レベルに変換されることとなる。
【００１０】
このように２段の否定回路により入力信号の論理電圧レベルを変換する電圧レベル変換回路２０１は、各否定回路２０１ａ、２０１ｂを、高電源電圧を耐圧とするＶＤＤ１耐圧系トランジスタで構成し、後段の否定回路２０１ｂを、前段の否定回路２０１ａを駆動する電源電圧ＶＤＤ１よりも低い電源電圧ＶＤＤ２により駆動する回路構成とするのが一般的であり、その回路構成も簡単なものとなっている。
【００１１】
ところが、このような２段の否定回路により構成した電源レベル変換回路２０１では、否定回路を構成するＶＤＤ１耐圧系トランジスタのしきい値は高く設定されているため、後段の否定回路２０１ｂを、ＶＤＤ１耐圧系トランジスタのしきい値電圧より低い電源電圧で動作させることが困難である。なお、後段の否定回路２０１ｂを構成するトランジスタに、しきい値電圧の低いトランジスタを用いることにより、後段の否定回路２０１ｂを、ＶＤＤ１耐圧系トランジスタのしきい値電圧より低い電源電圧で動作させることが可能となるが、その場合は、後段の否定回路２０１ｂを構成するトランジスタの耐圧が低下するため、回路の破損などを招く恐れがある。
【００１２】
また、特開平５−１４１７４号公報（特許文献１）には、ハイインピーダンス入出力を含めた３値の入出力変換が可能なレベルシフタ回路が開示されている。
【００１３】
図７は上記特許文献１に開示のレベルシフタ回路を説明する図である。
この電圧レベル変換回路は、低電源電圧に対応した論理電圧レベルを高電源電圧に対応した論理電圧レベルに変換する電圧レベル変換回路であると考えられるが、仮に、高電源電圧に対応した論理電圧レベルを低電源電圧に対応した論理電圧レベルに変換する電圧レベル変換回路であるとして説明する。
【００１４】
このレベルシフタ回路２０２は、入力端子１に入力された入力信号をレベル変換して出力端子１４から出力する回路である。
【００１５】
このレベルシフタ回路２０２は、電源電圧ＶＤＤ１と接地電圧ＶＳＳとの間に直列に接続された第１の抵抗２及び第２の抵抗３と、該両抵抗の接続点ｎ１にそれぞれ入力ノードが接続された第１，第２のインバータ４，５と、第１のインバータ４の出力をレベル変換するレベルシフタ６とを有している。上記第２のインバータ５は、第１のインバータ４に比べて閾値が低いものである。また、レベルシフタ回路２０２は、電源電圧ＶＤＤ２と接地電圧ＶＳＳとの間に直列に接続されたＰチャネル型ＭＯＳトランジスタ１２及びＮチャネル型ＭＯＳトランジスタ１３を有し、上記レベルシフタ６の出力ノードが電源側トランジスタ１２のゲートに、上記インバータ５の出力ノードが接地側トランジスタ１３のゲートに接続されている。そして、レベルシフタ回路２０２の入力端子１は上記両抵抗の接続点ｎ１に接続され、その出力端子１４は、上記２つのトランジスタ１２及び１３の接続点ｎ２に接続されている。
【００１６】
ここで、上記レベルシフタ６は、上記インバータ４の出力信号が入力されるインバータ７と、電源電圧ＶＤＤ２と接地電圧ＶＳＳとの間に直列に接続された第１のＰチャネル型ＭＯＳトランジスタ８及び第１のＮチャネル型ＭＯＳトランジスタ１０と、電源電圧ＶＤＤ２と接地電圧ＶＳＳとの間に直列に接続された第２のＰチャネル型ＭＯＳトランジスタ９及び第２のＮチャネル型ＭＯＳトランジスタ１１とを有し、トランジスタ８及びトランジスタ１０の接続ノードｎ３をトランジスタ９のゲートに接続し、トランジスタ９及びトランジスタ１１の接続ノードｎ４をトランジスタ８のゲートに接続したものである。そして、このレベルシフタ６は、インバータ４から出力される、高電源電圧ＶＤＤ１に対応した論理電圧レベルを有するＶＤＤ１系信号を、低電源電圧ＶＤＤ２に対応した論理電圧レベルを有するＶＤＤ２系信号に変換するものである。
【００１７】
次に上記レベルシフタ回路２０２の動作について簡単に説明する。
このレベルシフタ回路２０２では、入力端子１に印加される入力電圧がロウレベルであるとき、インバータ４の出力電圧はハイレベル、インバータ５の出力電圧はほぼハイレベルとなる。このとき、インバータ４の出力電圧は、レベルシフタ６によりＶＤＤ１系信号のハイレベル論理電圧からＶＤＤ２系信号のハイレベル論理電圧に変換される。従って、Ｐチャンネルトランジスタ１２のゲート電圧ＶＧＰは低電源電圧ＶＤＤ２、Ｎチャンネルトランジスタ１３のゲート電圧ＶＧＮは高電源電圧ＶＤＤ１となり、出力端子１４からはローレベル論理電圧（接地電圧）ＶＳＳが出力される。
【００１８】
また、入力端子１に印加される電圧がハイレベルであるとき、インバータ４の出力はほぼローレベル、インバータ５の出力はローレベルになる。このようにインバータ４の出力電圧がほぼローレベルである場合は、インバータ４の出力電圧をレベルシフタ６によって変換しても、ローレベル論理電圧は接地電圧のままである。従って、Ｐチャンネルトランジスタ１２のゲート電圧ＶＧＰは接地電圧ＶＳＳ、Ｎチャンネルトランジスタ１３のゲート電圧ＶＧＮは接地電圧ＶＳＳとなり、出力端子１４からは、ＶＤＤ２系信号のハイレベル論理電圧ＶＤＤ２が出力される。
【００１９】
また、入力端子１に印加される入力電圧が、ハイレベルとローレベルの間の中間的なレベルであるときは、インバータ４の出力電圧がハイレベルとなり、インバータ５の出力電圧がほぼローレベルになる。このとき、インバータ４の出力電圧は、レベルシフタ６によりＶＤＤ１系信号のハイレベル論理電圧からＶＤＤ２系信号のハイレベル論理電圧に変換される。従って、Ｐチャンネルトランジスタ１２のゲート電圧ＶＧＰは低電源電圧ＶＤＤ２、Ｎチャンネルトランジスタ１３のゲート電圧ＶＧＮは接地電圧ＶＳＳとなる。つまりこのときは、電源側トランジスタ１２及び接地側トランジスタ１３が両方ともオフ状態であり、出力端子１４はハイインピーダンス状態となる。
【００２０】
この文献では、レベルシフタ回路２０２における電源電圧ＶＤＤ１及び電源電圧ＶＤＤ２について具体的な記載はないが、図６に示す電圧レベル変換回路２０１と同様、電源電圧ＶＤＤ２が電源電圧ＶＤＤ１より低いとした場合、インバータ５が高電源電圧ＶＤＤ１により駆動され、トランジスタ１３のゲートには、ＶＤＤ１系信号のハイレベル論理電圧あるいはローレベル論理電圧が印加されることとなるため、このトランジスタ１３は、高電源電圧ＶＤＤ１により駆動される回路（ＶＤＤ１系回路）を構成するトランジスタと同じ耐圧を持つよう、ゲート酸化膜の膜厚を厚くするといった工夫をする必要がある。ところがその場合、ゲート酸化膜を厚くしたトランジスタ１３が、低電源電圧ＶＤＤ２で駆動されることとなるため、低電源電圧ＶＤＤ２を、トランジスタ１３のしきい値、つまりＶＤＤ１系回路のトランジスタのしきい値より低く設定することができない。
【００２１】
このようなことから、この文献開示のレベルシフタ回路２０２は、図６に示す電圧レベル変換回路２０１とは異なり、電源電圧ＶＤＤ２が電源電圧ＶＤＤ１より高いもの、つまり、低電源電圧に対応した論理電圧レベルを高電源電圧に対応した論理電圧レベルに変換する電圧レベル変換回路であると考えられる。
【特許文献１】特開平０５−０１４１７４号公報（第２−３頁  図１）
【発明の開示】
【発明が解決しようとする課題】
【００２２】
以上説明したように、図６に示す、２段の否定回路で構成された従来の電圧レベル変換回路２０１では、低電源電圧ＶＤＤ２を電源電圧とする後段の否定回路を、ＶＤＤ１耐圧系（高耐圧系）トランジスタで構成しているため、トランジスタのしきい値電圧が高く、この高耐圧系トランジスタを、そのしきい値より低い低電源電圧で動作させることが困難である。このため、このような電圧レベル変換回路２０１は、半導体装置における低電圧駆動による低消費電力化やトランジスタの微細化を阻害する要因となるという課題があった。
【００２３】
また、図７に示すレベルシフタ回路２０２は、上述したように、低電源電圧に対応した論理電圧レベルを高電源電圧に対応した論理電圧レベルに変換する回路であると考えられ、このレベルシフタ回路２０２の回路構成を、高電源電圧に対応した論理電圧レベルを低電源電圧に対応した論理電圧レベルに変換する電圧レベル変換回路に適用した場合、高電源電圧に対応した論理電圧が印加されるトランジスタ１３は、ゲート酸化膜の厚い高耐圧のものとなり、低電源電圧を、高電源電圧を耐圧とするトランジスタのしきい値より低電圧化することができないという問題がある。
【００２４】
本発明は、上記のような課題を解決するためになされたものであり、入力信号の論理電圧レベルを高電源電圧に対応した論理電圧レベルから低電源電圧に対応した論理電圧レベルに変換する、より低い内部電圧により動作可能な電圧レベル変換回路を提供することを目的とする。
【課題を解決するための手段】
【００２５】
本願請求項１に係る発明は、第１の電源電圧に対応した論理電圧レベルを有する入力信号を、前記第１の電源電圧より低い第２の電源電圧に対応した論理電圧レベルを有する出力信号に変換して出力する回路であって、前記第２の電源電圧と接地電圧との間に、第２の電源電圧を耐圧とする第１のＰチャネル型ＭＯＳトランジスタと第１の電源電圧を耐圧とする第１のＮチャネル型ＭＯＳトランジスタとを直列に接続してなる第１の回路と、前記第２の電源電圧と接地電圧との間に、第２の電源電圧を耐圧とする第２のＰチャネル型ＭＯＳトランジスタと第１の電源電圧を耐圧とする第２のＮチャネル型ＭＯＳトランジスタとを直列に接続してなる第２の回路とを備え、前記第１のＰチャネル型ＭＯＳトランジスタと前記第１のＮチャネル型ＭＯＳトランジスタとの第１の接続点を前記第２のＰチャネル型ＭＯＳトランジスタのゲートに接続し、前記第２のＰチャネル型ＭＯＳトランジスタと前記第２のＮチャネル型ＭＯＳトランジスタとの第２の接続点を前記第１のＰチャネル型ＭＯＳトランジスタのゲートに接続し、前記出力信号を前記第２の接続点から、前記第２の電源電圧により駆動される回路に供給する、ものである。
【００２６】
本願請求項２に係る発明は、請求項１記載の電圧レベル変換回路において、前記第１のＰチャネル型ＭＯＳトランジスタおよび前記第２のＰチャネル型ＭＯＳトランジスタの駆動能力が、前記第１のＮチャネル型ＭＯＳトランジスタおよび前記第２のＮチャネル型ＭＯＳトランジスタの駆動能力より小さい、ものである。
【００２７】
本願請求項３に係る発明は、請求項１記載の電圧レベル変換回路において、第２の電源電圧を耐圧とする第３のＰチャネル型ＭＯＳトランジスタと第２の電源電圧を耐圧とする第３のＮチャネル型ＭＯＳトランジスタとで構成され、前記第３のＮチャネル型ＭＯＳトランジスタの駆動能力が前記第３のＰチャネル型ＭＯＳトランジスタの駆動能力より小さい否定回路を有し、前記出力信号を該否定回路を介して、前記第２の電源電圧により駆動される回路に供給する、ものである。
【００２８】
本願請求項４に係る発明は、請求項１記載の電圧レベル変換回路において、前記第１の回路は、前記第１のＰチャネル型ＭＯＳトランジスタと前記第１のＮチャネル型ＭＯＳトランジスタとの間に挿入された第１の抵抗体を有し、前記第２の回路は、前記第２のＰチャネル型ＭＯＳトランジスタと前記第２のＮチャネル型ＭＯＳトランジスタとの間に挿入された第２の抵抗体を有する、ものである。
【００２９】
本願請求項５に係る発明は、請求項１記載の電圧レベル変換回路において、前記第１の接続点と前記第２の電源電圧との間に接続された第５のＰチャネル型ＭＯＳトランジスタと、前記第２の接続点と前記第２の電源電圧との間に接続された第６のＰチャネル型ＭＯＳトランジスタと、前記第１の接続点に発生するＬレベル論理電圧を検知したとき、前記第６のＰチャネル型ＭＯＳトランジスタのゲートに、該トランジスタをオンさせる１ショットパルス電圧を印加する第１の信号発生回路と、前記第２の接続点に発生するＬレベル論理電圧を検知したとき、前記第５のＰチャネル型ＭＯＳトランジスタのゲートに、該トランジスタをオンさせる１ショットパルス電圧を印加する第２の信号発生回路とを有する、ものである。
【発明の効果】
【００３０】
本願請求項１の発明によれば、入力信号の論理電圧レベルを変換する電圧レベル変換回路において、低電源電圧により駆動され、高電源電圧に対応した論理電圧レベルを有する入力信号を低電源電圧に対応した論理電圧レベルを有する出力信号に変換するレベル変換部を備え、レベル変換部でレベル変換した入力信号である出力信号を、低電源電圧により駆動される回路に供給するので、該レベル変換部後段の回路を構成するトランジスタには、低電源電圧を耐圧とするトランジスタを用いることができる。これにより、レベル変換部の低電源電圧を、高電源電圧を耐圧とするトランジスタのしきい値以下に設定することが可能となり、より低い内部電圧により動作可能な電圧レベル変換回路を実現することができる。
【００３１】
本願請求項２の発明によれば、請求項１記載の電圧レベル変換回路において、前記第１のＰチャネル型ＭＯＳトランジスタおよび前記第２のＰチャネル型ＭＯＳトランジスタの駆動能力を、前記第１のＮチャネル型ＭＯＳトランジスタおよび前記第２のＮチャネル型ＭＯＳトランジスタの駆動能力より小さく設定したので、レベル変換部の、Ｎチャネル型ＭＯＳトランジスタのオン時の動作を、より高速化することが可能となる。
【００３２】
本願請求項３の発明によれば、請求項１記載の電圧レベル変換回路において、第３のＮチャネル型ＭＯＳトランジスタと、第３のＰチャネル型ＭＯＳトランジスタの駆動能力より小さい駆動能力を有する第３のＮチャネル型ＭＯＳトランジスタとで構成した否定回路を備え、前記出力信号を該否定回路を介して、前記第２の電源電圧により駆動される回路に供給するので、レベル変換部にてＮチャネル型ＭＯＳトランジスタの駆動能力がＰチャネル型ＭＯＳトランジスタの駆動能力より低くなっているのを、上記レベル変換部後段の否定回路により補償することができ、電圧レベル変換回路全体としての動作速度をより高速にすることが可能となる。
【００３３】
本願請求項４の発明によれば、請求項１記載の電圧レベル変換回路において、レベル変換部を構成するＰチャネル型ＭＯＳトランジスタに直列に抵抗体を接続してこのトランジスタの駆動能力を抑えているので、レベル変換部を構成するＮチャネル型トランジスタの駆動能力が実質的に高められることとなり、レベル変換部の、Ｎチャネル型ＭＯＳトランジスタのオン時の動作を、より高速化することが可能となる。
【００３４】
本願請求項５の発明によれば、請求項１記載の電圧レベル変換回路において、レベル変換部におけるＰチャネル型ＭＯＳトランジスタの動作を補助する補助Ｐチャネル型ＭＯＳトランジスタを備え、該補助Ｐチャネル型ＭＯＳトランジスタをワンショットパルスにより駆動するので、電圧レベル変換回路の動作をより安定な高速動作とすることができる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の実施の形態について説明する。
（実施の形態１）
図１は、本発明の実施の形態１による電圧レベル変換回路を説明する回路図である。
【００３６】
この実施の形態１の電圧レベル変換回路１０１は、高電源電圧系（ＶＤＤ１系）の論理電圧レベルを有する入力信号を、低電源電圧系（ＶＤＤ２系）の論理電圧レベルを有する出力信号に変換して出力する回路である。この電圧レベル変換回路１０１は、高耐圧Ｎチャネル型ＭＯＳトランジスタと、該トランジスタに比べてしきい値の低い低耐圧Ｐチャネル型ＭＯＳトランジスタとからなり、ＶＤＤ１系入力信号が高耐圧Ｎチャネル型ＭＯＳトランジスタのゲートにのみ入力されるレベル変換部を有し、該レベル変換部でレベル変換された入力信号を、低電源電圧により駆動される回路に出力するもので、これによりＶＤＤ２系の電源電圧を低電圧化可能としたものである。
【００３７】
以下詳述すると、この実施の形態１の電圧レベル変換回路１０１は、ＶＤＤ１系の入力信号をＶＤＤ２系の信号に変換するレベル変換部１０１ａと、レベル変換した入力信号を反転して出力する否定回路３０とを有している。
【００３８】
上記レベル変換部１０１ａは、入力信号ＩＮを反転する第１の否定回路２１ａと、第２の電源電圧である低電源電圧ＶＤＤ２と接地電圧ＶＳＳとの間に第１のＰチャネル型ＭＯＳトランジスタＱｌｐ１及び第１のＮチャネル型ＭＯＳトランジスタＱｈｎ１を直列に接続してなる第１の直列回路と、低電源電圧ＶＤＤ２と接地電圧ＶＳＳとの間に第２のＰチャネル型ＭＯＳトランジスタＱｌｐ２及び第２のＮチャネル型ＭＯＳトランジスタＱｈｎ２とを直列に接続してなる第２の直列回路と、上記第１の否定回路２１ａの出力信号を反転して、第２のＰチャネル型ＭＯＳトランジスタＱｌｐ２のゲートに印加する否定回路２１ｂとを有している。上記トランジスタＱｌｐ１とトランジスタＱｈｎ１の接続ノードＮ１１は、トランジスタＱｌｐ２のゲートに接続され、上記トランジスタＱｌｐ２とトランジスタＱｈｎ２の接続ノードＮ１２は、トランジスタＱｌｐ１のゲートに接続されている。なお、図中、Ｎ１３は、否定回路２１ａの出力ノードであり、トランジスタＱｈｎ１のゲート及び否定回路２１ｂの入力ノードに接続されている。また、Ｎ１４は、否定回路２１ｂの出力ノードであり、トランジスタＱｈｎ２のゲートに接続されている。
【００３９】
そして、この電圧レベル変換回路１０１は、否定回路２１ａの入力ノードに入力された入力信号ＩＮをレベル変換し、レベル変換した入力信号ＩＮを上記トランジスタＱｌｐ２とトランジスタＱｈｎ２の接続ノードＮ１２から、低電源電圧ＶＤＤ２により駆動される回路に出力するものである。
【００４０】
ここで、第１のＰチャネル型ＭＯＳトランジスタＱｌｐ１及び第２のＰチャネル型ＭＯＳトランジスタＱｌｐ２、並びに否定回路３０を構成するＭＯＳトランジスタは、しきい値の低い低耐圧トランジスタであり、低電源電圧ＶＤＤ２により駆動される回路系（ＶＤＤ２系）Ａ２に属している。また、第１のＮチャネル型ＭＯＳトランジスタＱｈｎ１及び第２のＮチャネル型ＭＯＳトランジスタＱｈｎ２、並びにインバータ２１ａ及び２１ｂを構成するＭＯＳトランジスタ（図示せず）は、しきい値の高い高耐圧トランジスタであり、高電源電圧ＶＤＤ１により駆動される回路系（ＶＤＤ１系）Ａ１に属している。またここでは、第１、第２のＮチャネル型ＭＯＳトランジスタＱｌｎ１、Ｑｌｎ２の駆動能力は、第１、第２のＰチャネル型ＭＯＳトランジスタＱｈｐ１、Ｑｈｐ２の駆動能力より小さくなっている。
【００４１】
次に動作について説明する。
この実施の形態１の電圧レベル変換回路１０１に、ＶＤＤ１系の入力信号ＩＮが入力されると、該入力信号ＩＮは、否定回路２１ａにより反転され、入力信号ＩＮの否定信号が第１のＮチャネル型ＭＯＳトランジスタＱｈｎ１のゲート及び否定回路２１ｂに入力される。この入力信号ＩＮの否定信号は、否定回路２１ｂにより反転されて第２のＮチャネル型ＭＯＳトランジスタＱｈｎ２のゲートに入力される。
【００４２】
例えば、入力信号ＩＮの電圧がＬレベル論理電圧であるとき、第１のＮチャネル型トランジスタＱｈｎ１のゲート電圧はＨレベル論理電圧、第２のＮチャネル型トランジスタＱｈｎ２のゲート電圧はＬレベル論理電圧となり、Ｎチャネル型トランジスタＱｈｎ１はオン状態、Ｎチャネル型トランジスタＱｈｎ２はオフ状態となる。すると、第１の接続ノードＮ１１の電圧はＬレベル論理電圧となり、第２のＰチャネル型ＭＯＳトランジスタＱｌｐ２がオン状態となって、第２の接続ノードＮ１２の電圧はＨレベル論理電圧となる。この第２の接続ノードＮ１２の電圧は第１のＰチャネル型ＭＯＳトランジスタＱｌｐ１のゲート電圧となるため、このトランジスタＱｌｐ１はオフ状態であり、第１の接続ノードＮ１１の電圧はＬレベル論理電圧に確定される。
【００４３】
一方、入力信号ＩＮの電圧がＨレベル論理電圧であるとき、上記第１のＰチャネル型トランジスタＱｌｐ１及び第２のＮチャネル型トランジスタＱｈｎ２がオン状態、上記第２のＰチャネル型トランジスタＱｈｐ２及び第１のＮチャネル型トランジスタＱｈｎ１がオフ状態となって、第１の接続ノードＮ１１の電圧はＨレベル論理電圧となり、第２の接続ノードＮ１２の電圧はＬレベル論理電圧となる。
【００４４】
そして、第２の接続ノードＮ１２の論理電圧が、低電源電圧ＶＤＤ２により駆動される否定回路３０で反転され、この否定回路３０の反転出力がこの電圧レベル変換回路１０１の出力信号ＯＵＴとしてＶＤＤ２系の回路に出力される。
【００４５】
このように本実施の形態１の電圧レベル変換回路１０１では、ＶＤＤ１系の否定回路２１ａ及び２１ｂの出力は、高耐圧トランジスタＱｈｎ１及びＱｈｐ２にのみ入力され、低電源電圧ＶＤＤ２を電源電圧とする低耐圧トランジスタＱｌｎ１とＱｌｐ２には、低電源電圧ＶＤＤ２に対応した論理電圧レベルを有する信号が入力されるので、低電源電圧ＶＤＤ２を電源電圧とするトランジスタＱｌｎ１とＱｌｐ２にはしきい値の低い低耐圧のトランジスタを用いることができる。また、レベル変換部１０１ａの後段の否定回路３０には、レベル変換部１０１ａでレベル変換した入力信号のみを入力しているので、否定回路３０を構成するトランジスタにも、しきい値の低い低耐圧のトランジスタを用いることができる。これにより、ＶＤＤ２系の電源電圧である低電源電圧ＶＤＤ２を、ＶＤＤ１系の高耐圧トランジスタのしきい値より低くすることができ、低電源電圧ＶＤＤ２のさらなる低電圧化が可能となる。
【００４６】
なお、上記実施の形態１では、第１，第２のＮチャネル型ＭＯＳトランジスタＱｌｎ１，Ｑｌｎ２の駆動能力は、第１，第２のＰチャネル型ＭＯＳトランジスタＱｈｐ１，Ｑｈｐ２の駆動能力より小さくなっているが、第１，第２のＰチャネル型ＭＯＳトランジスタＱｌｐ１，Ｑｌｐ２の駆動能力を、第１，第２のＮチャネル型ＭＯＳトランジスタＱｈｎ１，Ｑｈｎ２の駆動能力より小さくなるよう設定してもよい。
【００４７】
この場合、Ｎチャネル型ＭＯＳトランジスタＱｈｎ１あるいはＱｈｎ２がオンして、Ｎチャネル型ＭＯＳトランジスタＱｈｎ１あるいはＱｈｎ２により接続ノードＮ１あるいはＮ２から電荷が引き抜かれる際に、Ｐチャネル型ＭＯＳトランジスタＱｌｐ１あるいはＱｌｐ２から接続ノードＮ１あるいはＮ２に流れ込む電荷が少なくなり、Ｎチャネル型ＭＯＳトランジスタＱｈｎ１及びＱｈｎ２のオン時には、電圧レベル変換回路をより高速に動作させることが可能となる。
【００４８】
（実施の形態２）
図２は、本発明の実施の形態２による電圧レベル変換回路を説明する回路図である。
この実施の形態２の電圧レベル変換回路１０２は、実施の形態１の否定回路３０に代わる、レベル変換部１０１ａにおけるトランジスタ能力のバランスを調整する否定回路３１を備え、該否定回路３１の出力信号を、波形整形のための出力回路４１を介して出力するものである。
【００４９】
つまり、この電圧レベル変換回路１０２は、実施の形態１と同一構成のレベル変換部１０１ａと、該レベル変換部１０１ａから出力された信号を反転する否定回路３１と、該否定回路３１から出力された否定信号を波形整形して出力する出力回路４１とを有している。
【００５０】
上記否定回路３１は、高電源電圧ＶＤＤ２と接地電圧ＶＳＳとの間に直列に接続された第３のＰチャネル型ＭＯＳトランジスタＱｌｐ７及び第３のＮチャネル型ＭＯＳトランジスタＱｌｎ７とからなり、電源側トランジスタＱｌｐ７のゲートと接地側トランジスタＱｌｎ７のゲートを上記レベル変換部１０１ａの第２の接続ノードＮ１２に共通接続したものである。ここで、上記第３のＰチャネル型ＭＯＳトランジスタＱｌｐ７と第３のＮチャネル型ＭＯＳトランジスタＱｌｎ７との駆動能力比は、接続ノードＮ１２の電圧がＨレベル論理電圧からＬレベル論理電圧になるときに出力信号ＯＵＴのレベルが高速で遷移するよう、Ｐチャネル型ＭＯＳトランジスタの駆動能力をＮチャネル型ＭＯＳトランジスタの駆動能力より大きいものとしている。
【００５１】
また、上記出力回路４１は、上記否定回路３１を構成する直列接続の２つのＭＯＳトランジスタＱｌｐ７及びＱｌｎ７の接続ノードＮ１５を入力ノードとし、２段の否定回路４１ａ及び４１ｂからなるものである。
【００５２】
ここでは、上記否定回路３１を構成するトランジスタＱｌｐ７及びＱｌｎ７、並びに出力回路４１の２段の否定回路４１ａ，４１ｂを構成するトランジスタ（図示せず）は、しきい値の低い低耐圧トランジスタであり、第１のＮチャネル型ＭＯＳトランジスタＱｌｐ１及び第２のＮチャネル型ＭＯＳトランジスタＱｌｐ２とともに、低電源電圧ＶＤＤ２により駆動されるＶＤＤ２系Ａ２に属している。
【００５３】
次に動作について説明する。
この実施の形態２の電圧レベル変換回路１０２では、レベル変換部１０１ａの動作は、実施の形態１のものと同一であり、このレベル変換部１０１ａでレベル変換された入力信号ＩＮが、レベル変換部１０１ａの第２の接続ノードＮ１２から否定回路３１に出力される。
【００５４】
この否定回路３１では、電源側Ｐチャネル型ＭＯＳトランジスタＱｌｐ７の駆動能力が接地側Ｎチャネル型ＭＯＳトランジスタＱｌｎ７の駆動能力より大きくなっているので、接続ノードＮ１２の電圧がＨレベル論理電圧からＬレベル論理電圧になるときに、その出力ノードＮ１５の電位が高速で遷移することとなる。
【００５５】
即ち、Ｎチャネル型ＭＯＳトランジスタＱｈｎ２には、一般にＶＤＤ１系の高耐圧トランジスタが用いられているため、このトランジスタＱｈｎ２の駆動能力は低くなっており、このため、接続ノードＮ１２の電位レベルがＨレベルからＬレベルへ遷移する動作が遅くなる。本実施の形態２では、このようなＶＤＤ１系トランジスタの駆動能力の低いことによる電圧レベル変換回路全体としての動作速度の低下を、レベル変換部１０１ａの次段の否定回路を構成するＰチャネル型ＭＯＳトランジスタＱｌｎ７の駆動能力を大きくすることによって解消し、電圧レベル変換回路の高速動作が実現される。
【００５６】
このように本実施の形態２の電圧レベル変換回路１０２では、実施の形態１と同様、高電源電圧ＶＤＤ１に対応した論理電圧レベルを有するＶＤＤ１系信号は、高耐圧トランジスタＱｈｎ１及びＱｈｐ２にのみ入力され、低耐圧トランジスタＱｌｎ１とＱｌｐ２には、低電源電圧ＶＤＤ２に対応した論理電圧レベルを有するＶＤＤ２系信号が入力されるので、低電源電圧ＶＤＤ２を電源電圧とするトランジスタＱｌｎ１とＱｌｐ２にはしきい値の低い低耐圧のトランジスタを用いることができる。また、レベル変換部１０１ａの後段の否定回路３１には、レベル変換部１０１ａでレベル変換したＶＤＤ２系信号のみを入力しているので、否定回路３１を構成するトランジスタにも、しきい値の低い低耐圧のトランジスタを用いることができる。これにより、ＶＤＤ２系電源電圧である低電源電圧ＶＤＤ２を、ＶＤＤ１系の高耐圧トランジスタのしきい値より低くすることができ、低電源電圧ＶＤＤ２のさらなる低電圧化が可能となる。
【００５７】
また、否定回路３１を構成するＰチャネル型ＭＯＳトランジスタおよびＮチャネル型ＭＯＳトランジスタのうち、電源側のＰチャネル型ＭＯＳトランジスタの駆動能力を大きく設定するようにしたので、レベル変換部１０１ａにおける、ＶＤＤ１系Ｎチャネル型ＭＯＳトランジスタＱｈｎ２の駆動能力が低くその動作が遅いのを、レベル変換部１０１ａ後段の否定回路３１でもって補うことができ、電圧レベル変換回路全体の動作を高速化できるという効果がある。
【００５８】
（実施の形態３）
図３は、本発明の実施の形態３による電圧レベル変換回路を説明する回路図である。
この実施の形態３の電圧レベル変換回路１０３は、実施の形態１のレベル変換部１０１ａに代わるレベル変換部１０３ａを備えたものである。
【００５９】
このレベル変換部１０３ａは、実施の形態１のレベル変換部１０１ａにおける第１の直列回路を、第１の接続ノードＮ１１と第１のＰチャネル型ＭＯＳトランジスタＱｌｐ１との間に抵抗体Ｒ１を挿入した直列回路とし、該レベル変換部１０１ａにおける第２の直列回路を、第２の接続ノードＮ１２と第２のＰチャネル型ＭＯＳトランジスタＱｌｐ２との間に抵抗体Ｒ２を挿入した直列回路としたものである。
【００６０】
ここで、抵抗体Ｒ１は、第１の接続ノードＮ１１と第１のＰチャネル型ＭＯＳトランジスタＱｌｐ１との間に直列に接続され、ゲートが接地電圧ＶＳＳに接続されたＰチャネル型ＭＯＳトランジスタＱｌｐ３からなる。また、抵抗体Ｒ２は、第２の接続ノードＮ１２と第２のＰチャネル型ＭＯＳトランジスタＱｌｐ２との間に直列に接続され、ゲートが接地電圧ＶＳＳに接続されたＰチャネル型ＭＯＳトランジスタＱｌｐ４からなる。
【００６１】
次に動作について説明する。
この実施の形態３の電圧レベル変換回路１０３の本質的な動作は、実施の形態１のものと同一である。
【００６２】
但し、この実施の形態３では、第１の接続ノードＮ１１と第１のＰチャネル型ＭＯＳトランジスタＱｌｐ１との間に抵抗体Ｒ１が挿入され、第２の接続ノードＮ１２と第２のＰチャネル型ＭＯＳトランジスタＱｌｐ２との間に抵抗体Ｒ２が挿入していることから、これらのＰチャネル型ＭＯＳトランジスタが接続ノードＮ１１及びＮ１２を駆動する能力が抑えられている。このため、Ｎチャネル型ＭＯＳトランジスタＱｈｎ１及びＱｈｎ２が接続ノードＮ１１及びＮ１２を駆動する能力が実質的に高くなっている。
【００６３】
このように本実施の形態３では、実施の形態１と同様、高電源電圧ＶＤＤ１に対応した論理電圧レベルを有するＶＤＤ１系信号は、高耐圧トランジスタＱｈｎ１及びＱｈｐ２にのみ入力され、低耐圧トランジスタＱｌｎ１とＱｌｐ２及び否定回路３０には、低電源電圧ＶＤＤ２に対応した論理電圧レベルを有するＶＤＤ２系信号が入力されるので、レベル変換部１０１ａを構成するＶＤＤ２系トランジスタＱｌｎ１とＱｌｐ２、及び否定回路３０を構成するトランジスタには、しきい値の低い低耐圧のトランジスタを用いることができ、これにより、ＶＤＤ２系電源電圧である低電源電圧ＶＤＤ２を、ＶＤＤ１系の高耐圧トランジスタのしきい値より低くすることができ、低電源電圧ＶＤＤ２のさらなる低電圧化が可能となる。
【００６４】
また、レベル変換部１０３ａを構成する電源側Ｐチャネル型トランジスタＱｌｐ１及びＱｌｐ２に直列に抵抗体を接続してこれらのトランジスタの駆動能力を抑えているので、接地側Ｎチャネル型トランジスタＱｈｎ１及びＱｈｎ２の駆動能力が実質的に高められることとなり、否定回路３０から出力信号の接地電位レベルを高速に確定することができる。
【００６５】
（実施の形態４）
図４は、本発明の実施の形態４による電圧レベル変換回路を説明する回路図である。
この実施の形態４の電圧レベル変換回路１０４は、実施の形態１の電圧レベル変換回路１０１に加えて、そのレベル変換部１０１ａを構成する電源側トランジスタＱｌｐ１及びＱｌｐ２の動作を補助する回路構成を備えたものである。
【００６６】
詳述すると、本実施の形態４の電圧レベル変換回路１０４は、実施の形態１の電圧レベル変換回路１０１と同様、高電源電圧系（ＶＤＤ１系）の論理電圧レベルを有する入力信号を、低電源電圧系（ＶＤＤ２系）の論理電圧レベルを有する出力信号に変換して出力するレベル変換部１０１ａと、レベル変換した入力信号を反転して出力する否定回路３０とを有している。
【００６７】
そして、この電圧レベル変換回路１０４は、上記レベル変換部１０１ａにおける電源側Ｐチャネル型ＭＯＳトランジスタＱｌｐ１に並列に接続され、該トランジスタＱｌｐ１が接続ノードＮ１１を充電する動作を補助する第５のＰチャネル型ＭＯＳトランジスタＱｌｐ５と、上記レベル変換部１０１ａにおける電源側Ｐチャネル型ＭＯＳトランジスタＱｌｐ２に並列に接続され、該トランジスタＱｌｐ２が接続ノードＮ１２を充電する動作を補助する第６のＰチャネル型ＭＯＳトランジスタＱｌｐ６と、これらの補助トランジスタＱｌｐ５及びＱｌｐ６をそれぞれパルス信号により駆動する第１及び第２のパルス信号発生回路Ｐ１及びＰ２とを備えている。
【００６８】
上記トランジスタＱｌｐ６を駆動するパルス信号発生回路Ｐ１は、レベル変換部１０１ａの接続ノードＮ１１の電圧レベルを順次反転する４段の否定回路Ｐ１ａ〜Ｐ１ｄと、第１段の否定回路Ｐ１ａの出力と第４段の否定回路Ｐ１ｄの出力をそれぞれ入力とする２入力ＮＡＮＤ回路Ｐ１ｅとからなり、該２入力ＮＡＮＤ回路Ｐ１ｅの出力ノードＮ１６を上記Ｐチャネル型ＭＯＳトランジスタＱｌｐ６のゲートに接続したものである。
【００６９】
上記トランジスタＱｌｐ５を駆動するパルス信号発生回路Ｐ２は、レベル変換部１０１ａの接続ノードＮ１２の電圧レベルを順次反転する４段の否定回路Ｐ２ａ〜Ｐ２ｄと、第１段の否定回路Ｐ２ａの出力と第４段の否定回路Ｐ２ｄの出力をそれぞれ入力とする２入力ＮＡＮＤ回路Ｐ２ｅとからなり、該２入力ＮＡＮＤ回路Ｐ２ｅの出力ノードＮ１５を上記Ｐチャネル型ＭＯＳトランジスタＱｌｐ５のゲートに接続したものである。
【００７０】
ここで、上記補助トランジスタＱｌｐ５及びＱｌｐ６、並びにパルス信号発生回路Ｐ１及びＰ２を構成するトランジスタは、しきい値電圧の低い低耐圧トランジスタであり、低電源電圧ＶＤＤ２により駆動される回路系（ＶＤＤ２系）Ａ２に属するものである。
【００７１】
次に動作について説明する。
この実施の形態４の電圧レベル変換回路１０４に、ＶＤＤ１系入力信号ＩＮが入力されると、該入力信号ＩＮは、否定回路２１ａにより反転され、入力信号ＩＮの否定信号が第１のＮチャネル型ＭＯＳトランジスタＱｈｎ１のゲート及び否定回路２１ｂに入力される。この入力信号ＩＮの否定信号は、否定回路２１ｂにより反転されて第２のＮチャネル型ＭＯＳトランジスタＱｈｎ２のゲートに入力される。
【００７２】
例えば、入力信号ＩＮの電圧がＬレベル論理電圧であるとき、第１のＮチャネル型トランジスタＱｈｎ１のゲート電圧はＨレベル論理電圧、第２のＮチャネル型トランジスタＱｈｎ２のゲート電圧はＬレベル論理電圧となり、Ｎチャネル型トランジスタＱｈｎ１はオン状態、Ｎチャネル型トランジスタＱｈｎ２はオフ状態となる。
【００７３】
すると、第１の接続ノードＮ１１の電圧はＬレベル論理電圧となり、第２のＰチャネル型ＭＯＳトランジスタＱｌｐ２がオン状態となって、該トランジスタＱｌｐ２が第２の接続ノードＮ１２の充電を開始する。またこのとき、第１の接続ノードＮ１１の電圧は、第１のパルス発生回路Ｐ１に入力され、該パルス発生回路Ｐ１からは、その否定回路Ｐ１ａ〜Ｐ１ｄの段数に応じたパルス幅を有するワンショットパルス信号がＰチャネル型ＭＯＳトランジスタＱｌｐ６のゲートに印加されて、このトランジスタＱｌｐ６が第２の接続ノードＮ１２の充電を開始する。これにより、第２のＰチャネル型ＭＯＳトランジスタＱｌｐ２の動作がＰチャネル型ＭＯＳトランジスタＱｌｐ６により補助されることとなる。
【００７４】
また、第２の接続ノードＮ１２の電圧は第１のＰチャネル型ＭＯＳトランジスタＱｌｐ１のゲート電圧であるため、このトランジスタＱｌｐ１はオフ状態であり、第１の接続ノードＮ１１の電圧はＬレベル論理電圧に確定される。
【００７５】
一方、入力信号ＩＮの電圧がＨレベル論理電圧であるとき、第１のＮチャネル型トランジスタＱｈｎ１のゲート電圧はＬレベル論理電圧、第２のＮチャネル型トランジスタＱｈｎ２のゲート電圧はＨレベル論理電圧となり、Ｎチャネル型トランジスタＱｈｎ１はオフ状態、Ｎチャネル型トランジスタＱｈｎ２はオン状態となる。
【００７６】
すると、第２の接続ノードＮ１２の電圧はＬレベル論理電圧となり、第１のＰチャネル型ＭＯＳトランジスタＱｌｐ1がオン状態となって、該トランジスタＱｌｐ１が第１の接続ノードＮ１１の充電を開始する。またこのとき、第２の接続ノードＮ１２の電圧は、第２のパルス信号発生回路Ｐ２に入力され、該パルス信号発生回路Ｐ２からは、その否定回路Ｐ２ａ〜Ｐ２ｄの段数に応じたパルス幅を有するワンショットパルス信号がＰチャネル型ＭＯＳトランジスタＱｌｐ５のゲートに印加されて、このトランジスタＱｌｐ５が第１の接続ノードＮ１１の充電を開始する。これにより、第１のＰチャネル型ＭＯＳトランジスタＱｌｐ１の動作がＰチャネル型ＭＯＳトランジスタＱｌｐ５により補助されることとなる。
【００７７】
また、第１の接続ノードＮ１１の電圧は第２のＰチャネル型ＭＯＳトランジスタＱｌｐ２のゲート電圧であるため、このトランジスタＱｌｐ２はオフ状態であり、第２の接続ノードＮ１２の電圧はＬレベル論理電圧に確定される。
【００７８】
そして、第２の接続ノードＮ１２の論理電圧が、低電源電圧ＶＤＤ２により駆動される否定回路３０で反転され、この否定回路３０の反転出力がこの電圧レベル変換回路１０４の出力信号ＯＵＴとしてＶＤＤ２系の回路に出力される。
【００７９】
このように本実施の形態４では、実施の形態１と同様、高電源電圧ＶＤＤ１に対応した論理電圧レベルを有するＶＤＤ１系信号は、高耐圧トランジスタＱｈｎ１及びＱｈｐ２にのみ入力され、低耐圧トランジスタＱｌｎ１とＱｌｐ２及び否定回路３０には、低電源電圧ＶＤＤ２に対応した論理電圧レベルを有するＶＤＤ２系信号が入力されるので、レベル変換部１０１ａを構成するＶＤＤ２系トランジスタＱｌｎ１とＱｌｐ２、及び否定回路３０を構成するトランジスタには、しきい値の低い低耐圧のトランジスタを用いることができ、これにより、ＶＤＤ２系電源電圧である低電源電圧ＶＤＤ２を、ＶＤＤ１系の高耐圧トランジスタのしきい値より低くすることができ、低電源電圧ＶＤＤ２のさらなる低電圧化が可能となる。
【００８０】
また、この実施の形態４では、上記レベル変換部１０１ａにおける電源側Ｐチャネル型トランジスタＱｌｐ１が接続ノードＮ１１を充電する動作を補助するＰチャネル型トランジスタＱｌｐ５と、上記レベル変換部１０１ａにおける電源側Ｐチャネル型トランジスタＱｌｐ２が接続ノードＮ１２を充電する動作を補助するＰチャネル型トランジスタＱｌｐ６とを備え、これらの補助トランジスタＱｌｐ５及びＱｌｐ６を、パルス信号発生回路Ｐ１及びＰ２が出力するワンショットパルスにより駆動するので、実施の形態１に比べてより安定した高速動作が可能な電圧レベル変換回路を実現することができる。
【００８１】
（実施の形態５）
図５は、本発明の実施の形態５による電圧レベル変換回路を説明する回路図である。
この実施の形態５の電圧レベル変換回路１０５は、実施の形態４のレベル変換部１０１ａに代わる、実施の形態３のレベル変換部１０３ａと同一構成のレベル変換部１０５ａを備えたものであり、言い換えると、この実施の形態５の電圧レベル変換回路１０５は、実施の形態３と実施の形態４とを組み合わせた回路構成を有するものである。
【００８２】
つまり、このレベル変換部１０５ａは、実施の形態４のレベル変換部１０１ａにおける第１の直列回路を、第１の接続ノードＮ１１と第１のＰチャネル型ＭＯＳトランジスタＱｌｐ１との間に抵抗体Ｒ１を挿入した直列回路とし、該レベル変換部１０１ａにおける第２の直列回路を、第２の接続ノードＮ１２と第２のＰチャネル型ＭＯＳトランジスタＱｌｐ２との間に抵抗体Ｒ２を挿入した直列回路としたものである。
【００８３】
ここで、抵抗体Ｒ１は、第１の接続ノードＮ１１と第１のＰチャネル型ＭＯＳトランジスタＱｌｐ１との間に直列に接続され、ゲートが接地電圧ＶＳＳに接続されたＰチャネル型ＭＯＳトランジスタＱｌｐ３からなる。また、抵抗体Ｒ２は、第２の接続ノードＮ１２と第２のＰチャネル型ＭＯＳトランジスタＱｌｐ２との間に直列に接続され、ゲートが接地電圧ＶＳＳに接続されたＰチャネル型ＭＯＳトランジスタＱｌｐ４からなる。
【００８４】
次に動作について説明する。
この実施の形態５の電圧レベル変換回路１０５の本質的な動作は、実施の形態４のものと同一である。
【００８５】
但し、この実施の形態５では、第１の接続ノードＮ１１と第１のＰチャネル型ＭＯＳトランジスタＱｌｐ１との間に抵抗体Ｒ１が挿入され、第２の接続ノードＮ１２と第２のＰチャネル型ＭＯＳトランジスタＱｌｐ２との間に抵抗体Ｒ２が挿入していることから、これらのＰチャネル型ＭＯＳトランジスタが接続ノードＮ１１及びＮ１２を駆動する能力が抑えられており、これにより、Ｎチャネル型ＭＯＳトランジスタＱｈｎ１及びＱｈｎ２が接続ノードＮ１１及びＮ１２を駆動する能力が実質的に高くなっている。
【００８６】
このように本実施の形態５では、実施の形態１と同様、高電源電圧ＶＤＤ１に対応した論理電圧レベルを有するＶＤＤ１系信号は、高耐圧トランジスタＱｈｎ１及びＱｈｐ２にのみ入力され、低耐圧トランジスタＱｌｎ１とＱｌｐ２及び否定回路３０には、低電源電圧ＶＤＤ２に対応した論理電圧レベルを有するＶＤＤ２系信号が入力されるので、レベル変換部１０１ａを構成するＶＤＤ２系トランジスタＱｌｎ１とＱｌｐ２、及び否定回路３０を構成するトランジスタには、しきい値の低い低耐圧のトランジスタを用いることができ、これにより、ＶＤＤ２系電源電圧である低電源電圧ＶＤＤ２を、ＶＤＤ１系の高耐圧トランジスタのしきい値より低くすることができ、低電源電圧ＶＤＤ２のさらなる低電圧化が可能となる。
【００８７】
また、この実施の形態５では、実施の形態３と同様、レベル変換部１０５ａを構成する電源側Ｐチャネル型トランジスタＱｌｐ１及びＱｌｐ２に直列に抵抗体を接続してこれらのトランジスタの駆動能力を抑えているので、接地側Ｎチャネル型トランジスタＱｈｎ１及びＱｈｎ２の駆動能力が実質的に高められることとなり、否定回路３０から出力信号の接地電位レベルを高速に確定することができる。
【００８８】
また、この実施の形態５では、実施の形態４と同様、上記レベル変換部１０５ａでの、電源側Ｐチャネル型ＭＯＳトランジスタＱｌｐ１が接続ノードＮ１１を充電する動作をＰチャネル型ＭＯＳトランジスタＱｌｐ５により補助し、上記レベル変換部１０１ａでの、電源側Ｐチャネル型ＭＯＳトランジスタＱｌｐ２が接続ノードＮ１２を充電する動作をＰチャネル型ＭＯＳトランジスタＱｌｐ６により補助するので、実施の形態１に比べてより安定した高速動作が可能な電圧レベル変換回路を実現することができる。
【産業上の利用可能性】
【００８９】
本発明に係る電圧レベル変換回路は、論理電圧レベルを高電源電圧に対応した論理電圧レベルから低電源電圧に対応した論理電圧レベルに変換する回路において、より低い内部電圧による動作を可能としたものであり、電圧レベル変換回路を駆動する低電源電圧を低電圧化する上で有用なものである。
【図面の簡単な説明】
【００９０】
【図１】本発明の実施の形態１による電圧レベル変換回路を説明する図である。
【図２】本発明の実施の形態２による電圧レベル変換回路を説明する図である。
【図３】本発明の実施の形態３による電圧レベル変換回路を説明する図である。
【図４】本発明の実施の形態４による電圧レベル変換回路を説明する図である。
【図５】本発明の実施の形態５による電圧レベル変換回路を説明する図である。
【図６】従来の電圧レベル変換回路を説明する図である。
【図７】文献１記載のレベルシフト回路を説明する図である。
【符号の説明】
【００９１】
１０１ａ，１０３ａ，１０５ａ    レベル変換部
２１ａ，２１ｂ，３０，３１    否定回路
１０１，１０２，１０３，１０４，１０５    電圧レベル変換回路
Ａ１    ＶＤＤ１系
Ａ２    ＶＤＤ２系
Ｎ１１〜Ｎ１６    ノード
Ｐ１，Ｐ２    第１，第２のパルス信号発生回路
Ｑｌｎ１，Ｑｌｎ２，Ｑｌｎ７    第１の電源電圧系のＮチャネル型ＭＯＳトランジスタ
Ｑｌｐ１〜Ｑｌｐ７    第２の電源電圧系のＰチャネル型ＭＯＳトランジスタ
Ｒ１，Ｒ２    抵抗体
ＶＤＤ１    高電源電圧
ＶＤＤ２    低電源電圧
ＶＳＳ    接地電圧
【図１】
2005333595.tif 000003
【図２】
2005333595.tif 000004
【図３】
2005333595.tif 000005
【図４】
2005333595.tif 000006
【図５】
2005333595.tif 000007
【図６】
2005333595.tif 000008
【図７】
2005333595.tif 000009