(57)【要約】【課題】基準電圧入力端子に付随する配線寄生抵抗により、基準電圧のずれが生じる。それを抑制することを目的として、精度よく基準電圧を入力することができる基準電圧入力回路を提供する。【解決手段】基準電圧入力端子に流れる電流を相殺する回路を基準電圧入力端子に設けることにより、基準電圧入力端子に付随する配線寄生抵抗の影響を受けずに精度よく基準電圧を入力することができ、アナログ−デジタル変換器、デジタル−アナログ変換器の精度を改善でき、所望の特性を得ることができる。【選択図】図７
2005252935.tif 000002
【特許請求の範囲】
【請求項１】
１つ以上の外部からの基準電圧の入力端子を持つ半導体集積回路において、１つの基準電圧入力端子に対して２つ以上の抵抗を接続し、
その少なくとも１つの抵抗に対して差動アンプを用いて電圧を印加することにより、基準電圧端子より外部に流出、侵入する電流を消去し、基準電圧端子に付随する配線寄生抵抗の影響を受けずに正確に基準電圧を入力することができることを特徴とする高精度基準電圧入力回路。
【請求項２】
１つ以上の外部からの基準電圧の入力端子を持つ半導体集積回路において、１つの基準電圧入力端子に対して1つ以上の抵抗と1つ以上のトランジスタのコレクタを接続し、
前記抵抗に流れる電流と前記トランジスタのコレクタに流れる電流を等しくすることにより、外部基準電圧端子に流れる電流を消去し、基準電圧端子に付随する配線寄生抵抗の影響を受けずに正確に基準電圧を入力することができることを特徴とする基準電圧入力回路。
【請求項３】
請求項２に記載のトランジスタのコレクタの代わりにMOSトランジスタのドレインを用いて外部基準電圧端子の電流を消去することを特徴とする基準電圧入力回路。
【請求項４】
請求項２に記載のコレクタと基準電圧入力端子の間に抵抗を設置することを特徴とする基準電圧入力回路。
【請求項５】
外部電圧基準端子を半導体集積回路内部にて２つ以上に分割して基準電圧として用いる構成において、少なくとも１つの内部ブロックにおいて、請求項１，２，３もしくは４に記載の基準電圧入力回路を実施することを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路の構成に関し、集積回路がもつ基準電圧の入力回路に関わるものである。特にデジタル−アナログ変換器、アナログ−デジタル変換器での高精度に基準電圧を入力させる回路に用いることで大きな効果を得るものである。
【背景技術】
【０００２】
半導体集積回路で実用化されているアナログ−デジタル変換器では、高精度化の市場のニーズにより、多値化を進めることで高精度化がなされてきた。多値化により分解能が向上し、ビット間での相対精度は向上されてきたが、絶対精度は入力される基準電圧、電流に依存するもので、その精度はレーザートリミングを実施する等のことで向上がなされてきた。しかしながら、その方法は高コスト化、信頼性の低下があり、充分に満足することができなかった。その一方、特許文献１ではデジタル処理により補正を行っているものもあったが、回路規模が大きく、複雑になるといった問題があった。本発明では、その基準電圧の精度の改善にかかわるものであり、本発明を実施することで高精度に基準電圧を半導体集積回路に入力し、レーザートリミングを行わなくてもアナログ−デジタル変換器、デジタル−アナログ変換器の精度の向上に大きく貢献するものである。
【０００３】
また、外部より基準電圧を入力させる端子をもつ半導体集積回路は多い。本発明はアナログ−デジタル変換器、デジタル−アナログ変換器に限定されず、基準電圧端子をもつ半導体集積回路に広く用いることができる。
【特許文献１】特開平０６−７７８２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
デジタル−アナログ変換器では、出力されるアナログ電圧が所望の電圧よりずれることは問題となっている。そのため、正確な基準電圧を用いることは、それが出力されるアナログ電圧の精度に大きく関わっているため非常に重要である。本発明ではこの問題を解決するために、高精度に基準電圧を入力することを目的とするものである。
【０００５】
図１は、基準電圧入力端子としてVREF端子を持つアナログ−デジタル変換器の従来例を示したものである。Vin、VREF 端子は外部よりDC電圧が供給され、Vout端子へDC電圧を出力する。図１中に示されるVTH1, VTH2, VTH3は抵抗Rにより基準電圧VREFを分圧したときの電圧値である。ある入力電圧Vinに対して、VTH*の電圧をアンプ１で比較し、入力電圧VinがVTH*より高い場合ではVoutに高い電圧を出力し、入力電圧VinがVTH*より低い場合ではVoutに低い電圧を出力する。スイッチSW1,2,3を切り替えることにより、入力電圧を知ることができる。
【０００６】
しかしながら、これらを半導体集積回路にて実現したしたとき、図２にて示される集積回路内部の配線材料(Al配線、ボンディングパッド、金線）および集積回路外部のプリント基板での配線（銅配線)により配線寄生抵抗２(Rx)が生じるため、図１にて示される基準電圧入力端子(VREF)に余分な寄生抵抗が生じ、回路図は図３に示されるようになる。
【０００７】
しかしながら、VTH*の電圧は外部の基準電圧VREFをRx, Rにより分圧されて得られるためRxの有無によりVTH*の電圧は誤差を生じ、図４に示されるように所望の特性に対してずれるようになる。高い分解能をもつアナログ−デジタル変換器ではこのずれが問題になっている。
【０００８】
図５(a)は、従来のデジタル−アナログ変換器の出力回路の一部を示している。アナログ電圧に変換された信号をVin端子に入力して所望のスケールに出力変換してVout端子に出力するものである。
【０００９】
入力端子(Vin), 出力端子(Vout), 基準電圧入力端子(VREF)に対して、次式の入出力特性を持つ半導体回路である。
【００１０】
【数１】
2005252935.tif 000003
【００１１】
しかしながら、配線寄生抵抗が存在するために、図５(a)にて示される回路は図５(b)にて示されるようになる。配線寄生抵抗Rxにより外部基準電圧VREFはIREF * Rxのずれを生じるため、回路の入出力特性は次式で表される特性に変化する。
【００１２】
【数２】
2005252935.tif 000004
【００１３】
それらを模式的に表すと図６のようになる。抵抗Rxの存在により誤差ΔVが生じてお
り、それは高精度なデジタル−アナログ変換器では大きな問題になっていた。
【課題を解決するための手段】
【００１４】
アナログ−デジタル変換器、デジタル−アナログ変換器の基準電圧の入力部に対して、本発明による基準電圧入力回路を用いることで、精度の改善を行うことができる。
【発明の効果】
【００１５】
本発明を実施することにより、基準電圧端子に付随する寄生抵抗の影響を受けないようにすることができ、高精度に基準電圧を入力することができる。その結果、アナログ−デジタル変換器、デジタル−アナログ変換器の精度を改善でき、所望の特性を得ることができる。
【発明を実施するための最良の形態】
【００１６】
（第１の実施形態）
以下、本発明の第１の実施形態に係る高精度基準電圧入力回路について、図面を参照しながら説明する。
【００１７】
図７は図３、４にて示される従来例に対して本発明の回路を実施した例である。図７中に示される抵抗R, R1は任意の設定値であり、Rxは配線寄生抵抗によるものである。ここではSW1, SW2, SW3のうちSW1のみが選択されているものとする。仮にRx=0として所望のVTHを見積もる。
【００１８】
Rx=0であることから図７中にて示されるVxの電圧はVx=VREFとなる。VTH1はVxを抵抗Rにて分圧されて得られることから
【００１９】
【数３】
2005252935.tif 000005
【００２０】
となる。本発明の効果を説明するために、Rxが0でない有限の値であったときを説明する。
【００２１】
図７中にて示されるamp2の仮想接地の効果により
【００２２】
【数４】
2005252935.tif 000006
【００２３】
となる。ここで図７中にて示されるIR, IR'は次式にて表される。
【００２４】
【数５】
2005252935.tif 000007
【００２５】
ここで、IREF≒IR-IR'であることからIREF≒0となる。したがって、Vx≒VREFとなりVTH1は所望の設定である。
【００２６】
【数６】
2005252935.tif 000008
【００２７】
となり、配線寄生抵抗の値に依存せず誤差のない出力電圧を得ることができる。
【００２８】
（第２の実施形態）
図８は、図５、６にて示される従来例に対して、本発明の効果を得ることの出来る回路を実施したものである。図８にて示されるR1, R2は既定の設計値となる値でここではR1=2kΩ, R2=3kΩとする。図中に示されるアンプは入力インピーダンスは非常に大きく入力端子に電流は流れないものとする。図８中に示されるR1’, R2’, R3’はそれぞれR1’=A * R1, R2’=A * R2, R3’=A * R3 (Aは任意の実数)となっており、ここではA=1としてR1’=1*R1=2kΩ、R2’=1*R2=3kΩ、R3=R3’、R3'=5kΩとする。所望の特性は入力電圧Vinに対してVREFを中心として利得=(2k+3k)/2k=2.5の傾きでVout出力を持つ特性を実現することを目的とする。図８中のRxは配線寄生抵抗であり、抵抗R1’は抵抗R1と共に基準電圧入力端子VREFに接続し、接続位置は抵抗R1に近いことが望ましい。
【００２９】
ここで抵抗R1, R1’を接続しているノードの電圧をVxとする。このとき出力端子Voutには、
【００３０】
【数７】
2005252935.tif 000009
【００３１】
となる電圧の出力を得ることができる。抵抗R3, R3’の中間の電圧をV3とするとamp1の仮想接地の効果により
【００３２】
【数８】
2005252935.tif 000010
【００３３】
となる。一方  Vout’部分の電圧はV3を用いて表すと
【００３４】
【数９】
2005252935.tif 000011
【００３５】
となる。したがって、Vout’は次式で表される。
【００３６】
【数１０】
2005252935.tif 000012
【００３７】
抵抗R1, R1’を流れる電流をそれぞれIR1, IR1'とすると、IR1, IR1'は次式のように表される。
【００３８】
【数１１】
2005252935.tif 000013
【００３９】
IR1=IR1'になるため、IREF=0となり、基準電圧入力端子VREFより流出、流入する電流は無くなる。したがって
【００４０】
【数１２】
2005252935.tif 000014
【００４１】
となり、端子Vin、Voutの入出力特性は電圧は次式にて示す所望の特性を得ることができる。
【００４２】
【数１３】
2005252935.tif 000015
【００４３】
（第３の実施形態）
図９は図５、６にて示される従来例に対して本発明の回路を実施した第3実施形態である。図９にて示されるR1, R2はそれぞれR1=2kΩ、R2=3kΩとして、アンプとしての所望の設定利得は2.5倍となるものである。抵抗R1と配線寄生抵抗Rxが接続される点の電圧をVxとすると、R2, R1を介して流れる電流をIR1は以下のようになる。
【００４４】
【数１４】
2005252935.tif 000016
【００４５】
このとき、図９にて示されるトランジスタTr1, Tr2のベースに入力される電圧はそれぞれVxとVoutになることから、R3=2*(R1+R2)とすると抵抗R3に流れる電流IR3は次式で示されるようになる。
【００４６】
【数１５】
2005252935.tif 000017
【００４７】
したがって、I1,I2は次式のようになる。
【００４８】
【数１６】
2005252935.tif 000018
【００４９】
図９中に示されるI3はI1, I2の差電流となることから次式のようになる。
【００５０】
【数１７】
2005252935.tif 000019
【００５１】
したがってTr3, Tr4にて示されるカレントミラーの出力電流は
【００５２】
【数１８】
2005252935.tif 000020
【００５３】
となる。このとき図９中にIREFにて示される電流は
【００５４】
【数１９】
2005252935.tif 000021
【００５５】
を満たすことから、IREF≒0となり、基準電圧端子VREFより外部に流出、流入する電流がなくなる。したがって、Vx≒VREFとなり、出力電圧は
【００５６】
【数２０】
2005252935.tif 000022
【００５７】
となり配線寄生抵抗Rxの値には関係が無く所望の入出力特性を得ることができる。本実施例にて用いているバイポーラトランジスタはMOSトランジスタを用いても得られる効果はまったく同じである。
【００５８】
また、本実施形態１，２，３ともに基準電圧として直流電圧の例を説明しているが、本発明は変化する交流の基準電圧についてもまったく同じ形態で利用することができる。その場合では、実施形態３では基準電圧入力端子にトランジスタTr4のコレクタ容量が寄生容量として付加されてしまう。そのため、交流の基準電圧の利用にはトランジスタ(Tr4)のコレクタと基準電圧入力端子(VREF)の間に抵抗を挿入すると容量による影響が低減される。
【００５９】
（第４の実施形態）
図１０は、本発明の第４の実施形態を示したものである。集積回路内部にて基準電圧を端子を４分割して用いているときには、基準電圧端子に流れる電流は、１つのときと比較して４倍の電流が流れるため、基準電圧のずれは４倍に大きくなってしまう。しかしながら、４つの基準電圧入力回路の半数のブロックに本発明を実施することで、基準電圧端子に流れる電流を抑制でき、基準電圧端子を増やさずに精度改善の効果を期待することができる。
【産業上の利用可能性】
【００６０】
以上説明したように、本発明を基準電圧入力回路に実施することで、アナログ−デジタル変換器、デジタル−アナログ変換器の利用において、精度の改善に有用である。
【図面の簡単な説明】
【００６１】
【図１】基準電圧入力端子をもつアナログ−デジタル変換器の従来例を示す図
【図２】半導体集積回路での基準電圧入力端子の構造と、抵抗の構成を示す図
【図３】基準電圧入力端子に配線寄生抵抗を含むアナログ−デジタル変換器の従来例を示す図
【図４】従来のアナログ−デジタル変換器の特性誤差を示す図
【図５】（ａ）従来のデジタル−アナログ変換器の出力回路図、（ｂ）その配線寄生抵抗を含む場合の回路図
【図６】従来のデジタル−アナログ変換器の出力回路の特性を示す図
【図７】本発明の第１実施形態を示す図
【図８】本発明の第２実施形態を示す図
【図９】本発明の第３実施形態を示す図
【図１０】本発明の第４実施形態を示す図
【符号の説明】
【００６２】
１  差動アンプ
２  配線寄生抵抗
【図１】
2005252935.tif 000023
【図２】
2005252935.tif 000024
【図３】
2005252935.tif 000025
【図４】
2005252935.tif 000026
【図５】
2005252935.tif 000027
【図６】
2005252935.tif 000028
【図７】
2005252935.tif 000029
【図８】
2005252935.tif 000030
【図９】
2005252935.tif 000031
【図１０】
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