(57)【要約】【課題】  低誘電率膜内に孤立ビアを形成する際に、レジストポイゾニングの発生を抑制する。【解決手段】  基板１上に形成されたｐ−ＳｉＯＣ膜１２内に、第１配線１５と、第１ダミー配線１５ａを形成する。次に、ｐ−ＳｉＯＣ膜２２を形成し、ｐ−ＳｉＯＣ膜２２上にキャップ膜２３を形成する。キャップ膜２３及びｐ−ＳｉＯＣ膜２２内に、第１配線１５と接続するビア２８と第２配線２９とからなるデュアルダマシン配線を形成するとともに、孤立したビア２８の周辺にダミービア２８ａを形成する。【選択図】        図２
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【特許請求の範囲】
【請求項１】
基板上に形成された第１配線と、
前記第１配線上に形成され、３以下の比誘電率を有する低誘電率膜と、
前記低誘電率膜内に形成され、前記第１配線と接続されたビアと、
前記ビア上に形成され、該ビアと接続された第２配線と、
孤立した前記ビアの周辺に形成されたダミービアと、
を備えたことを特徴とする配線構造。
【請求項２】
請求項１に記載の配線構造において、
前記低誘電率膜上に形成されたキャップ膜を更に備え、
前記第２配線は、前記キャップ膜及び前記低誘電率膜内に形成されたことを特徴とする配線構造。
【請求項３】
請求項１又は２に記載の配線構造において、
前記第１配線の周辺に形成された第１ダミー配線と、
前記第２配線の周辺に形成された第２ダミー配線とを更に備え、
前記ダミービアは前記第１及び第２ダミー配線と接続され、且つ、前記ダミービアと接続された前記第１又は第２ダミー配線がグランド電位に接続されたことを特徴とする配線構造。
【請求項４】
請求項１から３の何れかに記載の配線構造において、
前記ダミービアがスリット形状であることを特徴とする配線構造。
【請求項５】
請求項１から４の何れかに記載の配線構造において、
前記ダミービアの寸法が、前記ビアの最小寸法の１〜１０倍であることを特徴とする配線構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線構造に係り、特にダミービアが形成された半導体装置に代表される電子デバイスの配線構造に関するものである。
【背景技術】
【０００２】
図１２は、従来の半導体装置における配線構造を説明するための概略上面図である。図１３は、図１２に示した配線構造であって、デュアルダマシン法を用いて製造した配線構造のＦ−Ｆ’断面図である。
図１２及び図１３に示すように、層間絶縁膜３０内に、第１配線（Ｍ１）１５と接続するビア２８と、該ビア２８と接続する第２配線（Ｍ２）２９とからなるデュアルダマシン配線が形成されている。また、配線パターンの粗密間差をなくすために、第１配線１５の周辺に第１ダミー配線１５ａが形成され、第２配線２９の周辺に第２ダミー配線２９ａが形成されている。
【０００３】
ところで、近年、半導体装置の微細化に伴って、配線信号遅延が問題となっている。この問題を解決するため、配線材料に銅（Ｃｕ）が用いられ、層間絶縁膜に比誘電率が低い低誘電率膜が用いられている（例えば、非特許文献１参照）。
【０００４】
【非特許文献１】K. Higashi等、Proceedings of the 2002 International Interconnect Technology Conference、p. 15-17
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ビアの寸法が小さくなると、近接効果により孤立ビアと密集ビアとの粗密間差が大きくなってしまう。さらに、層間絶縁膜として低誘電率膜を用い、且つ、ＫｒＦレジストやＡｒＦレジストのような化学増幅型レジストをマスクとして用いてビアを形成する場合、特に孤立ビアの形成領域において、化学増幅型レジストの酸の影響でビアの抵抗上昇や断線が発生してしまうという問題があった。すなわち、ビア、特に孤立ビアで、いわゆる「レジストポイゾニング」が発生してしまうという問題があった。この問題は、低誘電率膜のアッシングダメージを防止するため、低誘電率膜上に異種の絶縁膜からなるキャップ膜を形成する場合に起こりやすい。
【０００６】
また、例えば、先端ロジック回路製品のような電子デバイスでは、消費電力を低減するため電源電圧を低電圧化している。このため、外部からのノイズにより誤動作しやすいという問題があった。
【０００７】
本発明は、上記従来の課題を解決するためになされたもので、低誘電率膜内にビアを形成する際に、レジストポイゾニングの発生を抑制することを目的とする。
また、本発明は、外部ノイズに対して高いマージンを有する配線構造を提供することを目的とする。
【課題を解決するための手段】
【０００８】
この発明に係る配線構造は、基板上に形成された第１配線と、
前記第１配線上に形成され、３以下の比誘電率を有する低誘電率膜と、
前記低誘電率膜内に形成され、前記第１配線と接続されたビアと、
前記ビア上に形成され、該ビアと接続された第２配線と、
孤立した前記ビアの周辺に形成されたダミービアと、
を備えたことを特徴とするものである。
【発明の効果】
【０００９】
本発明によれば、低誘電率膜内に孤立ビアを形成する際に、レジストポイゾニングの発生を抑制することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明の実施の形態について説明する。図中、同一又は相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。
【００１１】
実施の形態１．
先ず、配線構造について説明する。
図１は、本発明の実施の形態１による半導体装置における配線構造を説明するための概略上面図である。図２は、図１に示した配線構造であって、デュアルダマシン法を用いて製造した配線構造のＡ−Ａ’断面図である。
【００１２】
次に、図１及び図２（ａ）を参照して、配線構造について説明する。
基板１上に、層間絶縁膜２としてのＨＤＰ酸化膜が形成されている。ここで、基板１は、例えば、１０Ω・ｃｍの比抵抗を有するＰ型シリコンウェハである。ＨＤＰ酸化膜２上にストッパ膜１１としてのｐ−ＳｉＣ膜が形成され、このｐ−ＳｉＣ膜１１上に低誘電率膜１２としてのｐ−ＳｉＯＣ膜が形成されている。ｐ−ＳｉＣ膜１１及びｐ−ＳｉＯＣ膜１２内には第１配線（Ｍ１）１５が形成され、この第１配線１５の周辺に第１ダミー配線（Ｍ１＿Ｄ）１５ａが形成されている。この第１ダミー配線１５ａは、例えば１μｍ×１μｍのサイズを有し、２μｍのピッチで形成されている。
【００１３】
ｐ−ＳｉＯＣ膜１２、第１配線１５及び第１ダミー配線１５ａ上に、ストッパ膜２１としてのｐ−ＳｉＣ膜が形成され、このｐ−ＳｉＣ膜２１上に低誘電率膜２２としてのｐ−ＳｉＯＣ膜が形成されている。図（ａ）に示すように、ｐ−ＳｉＯＣ膜２２上に、キャップ膜２３が形成されている。キャップ膜２３は、低誘電率膜２２のアッシングダメージを防止するために形成され、低誘電率膜２２とは異なる種類の絶縁膜である。なお、詳細は後述するが、図２（ｂ）に示すように、キャップ膜２３は、ＣＭＰにより最終的に除去されてもよい。
【００１４】
キャップ膜２３、ｐ−ＳｉＯＣ膜２２及びｐ−ＳｉＣ膜２１内には、第１配線１５と接続するビア２８と、このビア２８と接続する第２配線２９とからなるデュアルダマシン配線２８，２９が形成されている。
孤立したデュアルダマシン配線２８，２９の周辺には、何れの配線にも接続しないダミービア２８ａと、第２ダミー配線２９ａとが形成されている。このダミービア２８ａは、例えば、寸法が０．１５μｍであり、０．５μｍのピッチで形成されている。また、第２ダミー配線２９ａは、例えば１μｍ×１μｍのサイズを有し、２μｍのピッチで形成されている。
【００１５】
次に、デュアルダマシン法を用いた上記配線構造の製造方法について説明する。
図３は、図２（ａ）に示した配線構造の製造方法を説明するための工程断面図である。
先ず、図示しないが、基板１内に、ＳＴＩ（shallow trench isolation）法を用いて深さが例えば３００ｎｍのトレンチを形成する。
次に、基板１上にＨＤＰ−ＣＶＤ法を用いて酸化膜（以下「ＨＤＰ酸化膜」という。）２を例えば１０００ｎｍの膜厚で形成し、ＣＭＰ法を用いてＨＤＰ酸化膜２を３００ｎｍ研磨する。次に、ＨＤＰ酸化膜２上に、ＣＶＤ法を用いてｐ−ＳｉＣ膜１１を例えば５０ｎｍの膜厚で形成する。そして、その上にＣＶＤ法を用いてｐ−ＳｉＯＣ膜１２を例えば４００ｎｍの膜厚で形成し、ＣＭＰ法を用いてｐ−ＳｉＯＣ膜１２を１５０ｎｍだけ研磨する。さらに、ｐ−ＳｉＯＣ膜１２上に、第１配線／第１ダミー配線形成用の化学増幅型のレジストパターン（以下「レジストパターン」という。）１３を形成する。これにより、図３（ａ）に示すような構造が得られる。
【００１６】
次に、図３（ｂ）に示すように、ダマシン法を用いてｐ−ＳｉＯＣ膜１２及びｐ−ＳｉＣ膜１１内に、第１配線１５及び第１ダミー配線１５ａを形成する。詳細には、レジストパターン１３をマスクとしたドライエッチングにより、ｐ−ＳｉＯＣ膜１２及びｐ−ＳｉＣ膜１１内に開口１４，１４ａを形成する。そして、この開口１４，１４ａ内にバリアメタルとして例えばＴａ／ＴａＮ膜をそれぞれ１０ｎｍ／１０ｎｍの膜厚で形成し、このバリアメタル上にスパッタ法を用いてＣｕシード層を例えば１００ｎｍの膜厚で堆積させ、めっき法を用いてＣｕを５００ｎｍ堆積させる。その後、ＣＭＰ法を用いて不要なＣｕ及びバリアメタルを除去する。
【００１７】
次に、図３（ｃ）に示すように、ＣＶＤ法を用いてｐ−ＳｉＣ膜２１を例えば５０ｎｍの膜厚で形成し、その上にＣＶＤ法を用いてｐ−ＳｉＯＣ膜２２を例えば６００ｎｍの膜厚で形成し、ＣＭＰ法を用いてｐ−ＳｉＯＣ膜２２を２００ｎｍだけ研磨する。そして、ｐ−ＳｉＯＣ膜２２上にＣＶＤ法を用いてキャップ膜２３を、例えば５０ｎｍ〜２００ｎｍの膜厚で形成する。さらに、キャップ膜２３上に、ビア／ダミービア形成用のレジストパターン２４を形成する。
【００１８】
次に、図３（ｄ）に示すように、レジストパターン２４をマスクとしたドライエッチングにより、キャップ膜２３及びｐ−ＳｉＯＣ膜２２内にストッパ膜２１表面に達するビアホール（接続孔）２５を形成するとともに、孤立したビアホール２５の周辺にダミーのビアホール２５ａを形成する。
【００１９】
次に、図３（ｅ）に示すように、ストッパ膜２１をドライエッチングすることにより、ビアホール２５を延長して第１配線１５に接続する。次いで、ダミービアホール２５ａ内を含むキャップ膜２３上にレジストパターン２６を形成する。これにより、ダミービアホール２５ａ内にレジストが埋め込まれたレジストビアが形成される。
【００２０】
次に、このレジストパターン２６をマスクとしたドライエッチングにより、キャップ膜２３及びｐ−ＳｉＯＣ膜２２内に開口（配線溝）２７，２７ａを形成する。そして、この開口２７，２７ａ内にバリアメタル（Ｔａ／ＴａＮ＝１０ｎｍ／１０ｎｍ）を形成し、このバリアメタル上にスパッタ法を用いてＣｕシード層を１００ｎｍ堆積させ、めっき法を用いてＣｕを５００ｎｍ堆積させる。その後、ＣＭＰ法を用いて不要なＣｕ及びバリアメタルを除去する。これにより、図３（ｆ）に示すような構造が得られる。すなわち、第１配線１５に接続するビア２８と、このビア２８に接続する第２配線２９とからなるデュアルダマシン配線２８，２９が形成される。また、孤立ビア２８の周辺にダミービア２８ａが形成され、第２配線２９周辺に第２ダミー配線２９ａが形成される。
【００２１】
なお、Ｃｕ及びバリアメタルのＣＭＰ時に、キャップ膜２３を更に除去してもよい。すなわち、図２（ｂ）に示すように、最終的な配線構造において、キャップ膜２３は存在しても存在しなくてもよい（後述する実施の形態２〜５についても同様）。キャップ膜２３が除去された場合でも、キャップ膜２３が残る場合（図２（ａ））と同等のデバイス特性が得られる。
【００２２】
以上説明したように、本実施の形態１では、低誘電率膜であるｐ−ＳｉＯＣ膜２２内の孤立ビア２８周辺にダミービア２８ａを形成した。これにより、低誘電率膜２２内に孤立ビア２８を形成する際に、レジストポイゾニングの発生を抑制することができることを本発明者は見出した。
また、近接効果による孤立ビアと密集ビアとの粗密間差が抑制されるため、ビア２８の寸法制御性が向上する。
【００２３】
また、本実施の形態１では、ビア開口率が高くなるため、エッチングによりビアホール２５，２５ａを形成する際に、安定してエンドポイントの検出を行うことができる。これにより、ビアホールの下地膜突き抜けや、開口不良を防止することができ、広いプロセスマージンを確保することができる。
【００２４】
また、ダミービアを形成することによりビアのパターン占有率が揃うため、ビア（プラグ）研磨時にエロージョンやディッシングの発生を防止することができる。
【００２５】
なお、本実施の形態１では、ダミービア２８ａの寸法が０．１５μｍの場合について説明したが、ビア２８の最小寸法の１〜１０倍であれば、上記効果が得られる。また、ダミービアのピッチは０．５μｍに限らず、ビアのパターン占有率が０．５％〜３０％の範囲で一定になれば、任意であってよい。また、ダミービアは図１に示すような正方形の開口断面を有する形状に限られず、円筒形状や、長方形の開口断面を有するスリット形状であっても上記効果が得られる（後述する実施の形態２〜５についても同様）。
【００２６】
また、低誘電率膜１２，２２としてｐ−ＳｉＯＣ膜を用いたが、これに限らず、比誘電率が３以下の低誘電率膜であれば適用することができる。さらに、ポーラス膜のような超低誘電率膜を適用することもできる。また、ストッパ膜１１，２１としてｐ−ＳｉＣ膜を用いたが、ｐ−ＳｉＮ膜を用いてもよく、ｐ−ＳｉＣ膜とｐ−ＳｉＮ膜の積層膜を用いてもよい。さらに、下地膜に対して十分エッチング選択比を確保できれば、ストッパ膜は必ずしも要しない。また、プラグの材料として、Ｗ又はＣｕを用いたが、これ以外にも、ＴａＮ、ＴｉＮ、Ｔａ、Ｔｉ等の導電材料又はそれらを積層したものを用いてもよい（後述する実施の形態２〜５についても同様）。
【００２７】
実施の形態２．
図４は、本発明の実施の形態２による半導体装置における配線構造を説明するための概略上面図である。図５は、図４に示した配線構造であって、デュアルダマシン法を用いて製造した配線構造のＢ−Ｂ’断面図である。
【００２８】
前述の実施の形態１では、孤立ビア２８の周辺に第１及び第２配線１５，２９に接続しないダミービア２８ａを配置したが、本実施の形態２による配線構造では、孤立ビア２８の周辺に第１配線１５と接続するダミービア２８ｂを配置した。
従って、本実施の形態２によれば、実施の形態１で得られる効果と同様の効果が得られる。
さらに、本実施の形態２において、デュアルダマシン法を用いることにより、太い配線幅を有する第１及び第２配線１５，２９のストレスマイグレーションを低減することができる。
【００２９】
なお、本実施の形態２では、ダミービア２８ｂが第１配線１５のみと接続しているが、ダミービアが第２配線２９のみと接続してもよく、それらのダミービアが孤立ビア２８周辺に混在してもよい。
【００３０】
実施の形態３．
図６は、本発明の実施の形態３による半導体装置における配線構造を説明するための概略上面図である。図７は、図６に示した配線構造であって、デュアルダマシン法を用いて製造した配線構造のＣ−Ｃ’断面図である。
【００３１】
前述の実施の形態１では、孤立ビア２８の周辺に第１及び第２配線１５，２９に接続しないダミービア２８ａを配置したが、本実施の形態３による配線構造では、孤立ビア２８の周辺に第１ダミー配線１５ａと第２ダミー配線２９ａとに接続するダミービア２８ｃを配置した。
従って、本実施の形態３によれば、実施の形態１で得られる効果と同様の効果が得られる。
また、回路的容量をほとんど増加させることなく、ストレスマイグレーションによるビア抵抗上昇や断線不良を抑制することができる。
さらに、本実施の形態３において、デュアルダマシン法を用いることにより、太い配線幅を有する第１及び第２配線１５，２９のストレスマイグレーションを低減することができる。
【００３２】
実施の形態４．
図８は、本発明の実施の形態４による半導体装置における配線構造を説明するための概略上面図である。図９は、図８に示した配線構造であって、デュアルダマシン法を用いて製造した配線構造のＤ−Ｄ’断面図である。
【００３３】
図８及び図９に示すように、本実施の形態４による配線構造では、孤立ビア２８の周辺に、第１及び第２配線１５，２９の何れにも接続しないダミービア２８ａと、第１配線１５と接続するダミービア２８ｂと、第１及び第２ダミー配線１５ａ，２９ａと接続するダミービア２８ｃとを配置した。すなわち、本実施の形態４は、実施の形態１〜３のダミービア２８ａ，２８ｂ，２８ｃを全て適用したものである。
従って、本実施の形態４によれば、実施の形態１〜３で得られる効果と同様の効果が得られる。また、本実施の形態４は、特に線幅が太い配線１５，２９を形成する際のストレスマイグレーション低減に好適である。
【００３４】
実施の形態５．
図１０は、本発明の実施の形態５による半導体装置における配線構造を説明するための概略上面図である。図１１は、図１０に示した配線構造であって、デュアルダマシン法を用いて製造した配線構造のＥ−Ｅ’断面図である。
【００３５】
前述の実施の形態３では、１μｍ×１μｍのサイズを有する第１及び第２ダミー配線１５ａ，２９ａを第１及び第２配線１５，２９周辺に形成し、それらをダミービア２８ｃにより接続した。
本実施の形態５では、図１０及び図１１に示すように、第１配線１５の周辺に、線幅０．５μｍのラインパターンからなる第１ダミー配線１５ｂを２μｍピッチで形成した。さらに、第２配線２９の周辺に、第１ダミー配線１５ｂと直交するように、線幅０．５μｍのラインパターンからなる第２ダミー配線２９ｂを２μｍピッチで形成した。さらに、第１ダミー配線１５ｂと第２ダミー配線２９ｂとの交点にダミービア２８ｄを配置した。これにより、第１及び第２ダミー配線１５ｂ，２９ｂとダミービア２８ｄとからなるダミーパターンを同一電位とした。さらに、第１及び第２ダミー配線１５ｂ，２９ｂ並びにダミービア２８ｄの少なくとも１つをグランド電位と接続した。
【００３６】
以上説明した本実施の形態５では、第１ダミー配線１５ｂと第２ダミー配線２９ｂとを格子状に配置し、その交点にダミービア２８ｄを配置した。本実施の形態５によれば、孤立ダミー２８の周辺にダミービア２８ｄを配置したため、実施の形態１で得られる効果と同様の効果が得られる。
【００３７】
さらに、本実施の形態５では、ダミービア２８ｄを介して同一電位となったダミーパターン１５ｂ，２８ｄ，２９ｂが任意箇所でグランド電位に接続されている。このダミーパターンによって回路パターン１５，２８，２９がシールドされるため、外部からのノイズによる回路パターンの誤動作を抑制することができる。従って、外部ノイズに対して高いマージンを有する配線構造及びその製造方法が得られる。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施の形態１による半導体装置における配線構造を説明するための概略上面図である。
【図２】図１に示した配線構造であって、デュアルダマシン法を用いて製造した配線構造のＡ−Ａ’断面図である。
【図３】図２に示した配線構造の製造方法を説明するための工程断面図である。
【図４】本発明の実施の形態２による半導体装置における配線構造を説明するための概略上面図である。
【図５】図４に示した配線構造であって、デュアルダマシン法を用いて製造した配線構造のＢ−Ｂ’断面図である。
【図６】本発明の実施の形態３による半導体装置における配線構造を説明するための概略上面図である。
【図７】図６に示した配線構造であって、デュアルダマシン法を用いて製造した配線構造のＣ−Ｃ’断面図である。
【図８】本発明の実施の形態４による半導体装置における配線構造を説明するための概略上面図である。
【図９】図８に示した配線構造であって、デュアルダマシン法を用いて製造した配線構造のＤ−Ｄ’断面図である。
【図１０】本発明の実施の形態５による半導体装置における配線構造を説明するための概略上面図である。
【図１１】図１０に示した配線構造であって、デュアルダマシン法を用いて製造した配線構造のＥ−Ｅ’断面図である。
【図１２】従来の半導体装置における配線構造を説明するための概略上面図である。
【図１３】図１２に示した配線構造であって、デュアルダマシン法を用いて製造した配線構造のＦ−Ｆ’断面図である。
【符号の説明】
【００３９】
１  基板（シリコンウェハ）、  ２  層間絶縁膜（ＨＤＰ酸化膜）、  １１，２１  ストッパ膜（ｐ−ＳｉＣ膜）、  １２，２２  低誘電率膜（ｐ−ＳｉＯＣ膜）、  １３，２４  レジストパターン、  １４，１４ａ，２５，２５ａ，２７，２７ａ  開口（配線溝、接続孔）、  １５  第１配線、  １５ａ，１５ｂ  第１ダミー配線、  ２３  キャップ膜（絶縁膜）、  ２８  ビア、  ２８ａ，２８ｂ，２８ｃ，２８ｄ  ダミービア、  ２９  第２配線、  ２９ａ，２９ｂ  第２ダミー配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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