(57)【要約】【課題】薄膜トランジスタ及びその製造方法を提供する。【解決手段】基板、前記基板上に形成されたバッファ層、前記バッファ層上に、互いに間隔をへだてて形成されたソース及びドレイン、前記バッファ層上に形成された前記ソース及びドレインを連結するチャンネル層、及び前記ソース、ドレイン及び前記チャンネル層から間隔をへだててバッファ層上に形成されたゲートを含むことを特徴とする薄膜トランジスタ及びその製造方法である。【選択図】図４
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【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成されたバッファ層と、
前記バッファ層上に、互いに間隔をへだてて形成されたソース及びドレインと、
前記バッファ層上に形成され、前記ソースと前記ドレインを連結するチャンネル層と、
前記バッファ層における前記ソース、前記ドレイン及び前記チャンネル層のそれぞれから間隔をへだてて形成されたゲートを含むことを特徴とする薄膜トランジスタ。
【請求項２】
前記ソースは、第１のソース導電膜と、この第1のソース導電膜の上に形成された第２のソース導電膜を含むことを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
前記ドレインは、第１のドレイン導電膜と、この第1のドレイン導電膜の上に形成された第２のドレイン導電膜を含むことを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項４】
前記ゲートは、前記チャンネル層を中心にして対称に形成された第１のゲート及び第２のゲートを含み、前記第１のゲート又は／及び前記第２のゲートは、順次積層された２つの導電膜を含むことを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項５】
前記チャンネル層の両端は、前記ソース及び前記ドレインの上面に伸びていることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項６】
前記チャンネル層の両端は、前記ソース及び前記ドレインに覆われていることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項７】
前記第１のソース導電膜は、ｎ+がドーピングされたポリシリコン膜で形成され、前記第２のソース導電膜は、Ｃｒ膜、ＭｏＷ膜及びＡｌＮｄ膜のいずれかで形成されていることを特徴とする請求項２に記載の薄膜トランジスタ。
【請求項８】
前記第１のソース導電膜は、Ｃｒ膜、ＭｏＷ膜及びＡｌＮｄ膜のいずれかで形成され、前記第２のソース導電膜は、ｎ+がドーピングされたポリシリコン膜で形成されていることを特徴とする請求項２に記載の薄膜トランジスタ。
【請求項９】
前記第１のドレイン導電膜は、ｎ+がドーピングされたポリシリコン膜で形成され、前記第２のドレイン導電膜は、Ｃｒ膜、ＭｏＷ膜及びＡｌＮｄ膜のいずれかの膜で形成されていることを特徴とする請求項３に記載の薄膜トランジスタ。
【請求項１０】
前記第１のドレイン導電膜は、Ｃｒ膜、ＭｏＷ膜及びＡｌＮｄ膜のいずれかで形成され、前記第２のドレイン導電膜は、ｎ+がドーピングされたポリシリコン膜で形成されていることを特徴とする請求項３に記載の薄膜トランジスタ。
【請求項１１】
前記積層された２つの導電膜のうち、一つはｎ+がドーピングされたポリシリコン膜で形成され、他方は、Ｃｒ膜、ＭｏＷ膜及びＡｌＮｄ膜のいずれかで形成されていることを特徴とする請求項４に記載の薄膜トランジスタ。
【請求項１２】
前記チャンネル層は、Ｓｉ層、ＳｉＧｅ層及びＧｅ層のいずれかで形成されていることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項１３】
前記ゲートと前記チャンネル層との間には、絶縁膜が形成されていることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項１４】
前記ゲートは、前記チャンネル層を中心にして非対称に形成されている第１のゲート及び第２のゲートからなることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項１５】
前記第１のゲート又は／及び前記第２のゲートは、順次積層された２つの導電膜を含むことを特徴とする請求項１４に記載の薄膜トランジスタ。
【請求項１６】
前記基板は、水晶基板、アルミニウム酸化膜基板、ガラス基板及びプラスチック基板のいずれかであることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項１７】
前記第１のゲートは前記ドレインよりも前記ソースに近い位置に、また、前記第２のゲートは前記ソースよりも前記ドレインに近い位置に、それぞれ形成されていることを特徴とする請求項１５に記載の薄膜トランジスタ。
【請求項１８】
基板上にバッファ層を形成する第１段階と、
前記バッファ層上にチャンネル層を形成する第２段階と、
前記バッファ層上に、前記チャンネル層を覆う導電膜を形成する第３段階と、
前記導電膜をパターニングして、前記バッファ層上に前記チャンネル層の両端を覆うソース及びドレインを形成し、同時に前記チャンネル層と前記ソース、及び前記ドレインのそれぞれから間隔をへだてた位置にゲートを形成する第４段階を含むことを特徴とする薄膜トランジスタの製造方法。
【請求項１９】
前記導電膜は、第１の導電膜と、この第1の導電膜の上に形成された第２の導電膜を含むことを特徴とする請求項１８に記載の薄膜トランジスタの製造方法。
【請求項２０】
前記第1の導電膜は、ｎ+がドーピングされたポリシリコン膜で形成され、前記第２の導電膜は、Ｃｒ膜、ＭｏＷ膜及びＡｌＮｄ膜のいずれかの膜で形成されることを特徴とする請求項１９に記載の薄膜トランジスタの製造方法。
【請求項２１】
前記チャンネル層は、Ｓｉ層、ＳｉＧｅ層及びＧｅ層のいずれかの膜で形成されることを特徴とする請求項１８に記載の薄膜トランジスタの製造方法。
【請求項２２】
前記ゲートは、第１のゲート及び第２のゲートからなることを特徴とする請求項１８に記載の薄膜トランジスタの製造方法。
【請求項２３】
前記第１のゲート及び前記第２のゲートは、前記チャンネル層を中心にして対称または非対称に形成されることを特徴とする請求項２２に記載の薄膜トランジスタの製造方法。
【請求項２４】
前記ゲートと前記チャンネル層との隙間を塞ぎつつ、前記ゲート、前記ソース及び前記ドレインを覆う層間絶縁層を形成する第５段階と、
前記層間絶縁層に、前記ゲート、前記ソース及び前記ドレインが露出されるコンタクトホールを形成する第６段階をさらに含むことを特徴とする請求項１８に記載の薄膜トランジスタの製造方法。
【請求項２５】
前記基板は、水晶基板、アルミニウム酸化膜基板、ガラス基板及びプラスチック基板のいずれかであることを特徴とする請求項１８に記載の薄膜トランジスタの製造方法。
【請求項２６】
前記第１のゲートは前記ドレインよりも前記ソースに近い位置に、また、前記第２のゲートは前記ソースよりも前記ドレインに近い位置に、それぞれ形成されることを特徴とする請求項２３に記載の薄膜トランジスタの製造方法。
【請求項２７】
基板上にバッファ層を形成する第１段階と、
前記バッファ層上に導電膜を形成する第２段階と、
前記導電膜をパターニングして、前記バッファ層上に、ソース、ドレイン、及びゲートを互いに離隔させるように形成する第３段階と、
前記バッファ層上に、前記ソース及び前記ドレインを連結するチャンネル層を形成する第４段階を含むことを特徴とする薄膜トランジスタの製造方法。
【請求項２８】
前記導電膜は、第1の導電膜及び第２の導電膜を順次積層して形成されることを特徴とする請求項２７に記載の薄膜トランジスタの製造方法。
【請求項２９】
前記第４段階は、
前記バッファ層上に、前記ソース、前記ドレイン及び前記ゲートを覆う非晶質シリコン膜を形成する段階と、
前記非晶質シリコン膜を結晶化する段階と、
前記結晶化されたシリコン膜を、前記ソース及び前記ドレインを連結した形状にパターニングする段階を含むことを特徴とする請求項２７に記載の薄膜トランジスタの製造方法。
【請求項３０】
前記非晶質シリコン膜は、固相結晶化（ＳＰＣ）法またはエキシマレーザアニーリング（ＥＬＡ）法により結晶化されることを特徴とする請求項２９に記載の薄膜トランジスタの製造方法。
【請求項３１】
前記第1の導電膜は、Ｃｒ膜、ＭｏＷ膜及びＡｌＮｄ膜のいずれかの膜で形成され、前記第２の導電膜はｎ+がドーピングされたポリシリコン膜で形成されることを特徴とする請求項２８に記載の薄膜トランジスタの製造方法。
【請求項３２】
前記チャンネル層は、Ｓｉ層、ＳｉＧｅ層及びＧｅ層のいずれかの膜で形成されることを特徴とする請求項２７に記載の薄膜トランジスタの製造方法。
【請求項３３】
前記ゲートは、第１のゲート及び第２のゲートによりなることを特徴とする請求項２７に記載の薄膜トランジスタの製造方法。
【請求項３４】
前記第１のゲート及び前記第２のゲートは、前記チャンネル層を中心にして対称または非対称に形成されることを特徴とする請求項３３に記載の薄膜トランジスタの製造方法。
【請求項３５】
前記ゲートと前記チャンネルとの隙間を塞ぎつつ、前記ゲート、前記ソース及び前記ドレインを覆う層間絶縁層を形成する第５段階と、
前記層間絶縁層に、前記ゲート、前記ソース及び前記ドレインが露出されるコンタクトホールを形成する第６段階とをさらに含むことを特徴とする請求項２７に記載の薄膜トランジスタの製造方法。
【請求項３６】
前記基板は、水晶基板、アルミニウム酸化膜基板、ガラス基板及びプラスチック基板のいずれかであることを特徴とする請求項２７に記載の薄膜トランジスタの製造方法。
【請求項３７】
前記第１のゲートは前記ソースの近辺に、前記第２のゲートは前記ドレインの近辺に、それぞれ形成されていることを特徴とする請求項３４に記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子及びその製造方法に係り、さらに詳細には薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）及びその製造方法に関する。
【背景技術】
【０００２】
薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ、以下、薄膜トランジスタと称する。）の製造方法は、一般の半導体素子の製造方法と同様に、物質膜蒸着工程と、蒸着された物質膜を所定の形状に加工するパターニング工程とを含む。薄膜トランジスタの各製造工程は、薄膜トランジスタの生産性及びその製造コストに直接係るものである。したがって、その製造工程が増えるほど生産性は低下し、製造コストは増加するので、その製造工程が少なくなるほど、生産性は向上し、製造コストは削減できる。
【０００３】
一方、薄膜トランジスタの全製造工程が簡単であっても、各製造工程に使われるマスクの数が増加すれば、薄膜トランジスタの製造コストは増加する。
【０００４】
したがって、生産性の向上及びコスト削減のために、薄膜トランジスタの製造工程数及び各製造工程において使用されるマスク数を減らすことが必要である。
【０００５】
図１は、従来のコプレーナ（ｃｏｐｌａｎｅｒ）薄膜トランジスタを示す図面である。図１に示すように、基板８上にバッファ層１０が形成され、バッファ層１０における所定の領域にポリシリコン膜１２が形成されている。ポリシリコン膜１２には、ｎ+導電性不純物がドーピングされたソース領域１２ａ及びドレイン領域１２ｃと、チャンネル領域１２ｂが形成されている。また、チャンネル領域１２ｂは、ソース領域１２ａ及びドレイン領域１２ｃ間に形成され、このチャンネル領域１２ｂの上には、ゲート絶縁膜１４、ゲート電極１６とが、それぞれ順次積層されている。
【０００６】
バッファ層１０上に、層間絶縁層１８が、ポリシリコン膜１２、ゲート絶縁膜１４及びゲート電極１６を覆うように形成されている。層間絶縁層１８には、第１コンタクトホール１９及び第２コンタクトホール２０が形成され、ソース領域１２ａ及びドレイン領域１２ｃをそれぞれ露出している。そして、層間絶縁層１８上には、第１コンタクトホール１９を塞ぐ第１電極２２と、第２コンタクトホール２０を塞ぐ第２電極２４とが形成されている。
【０００７】
図２は、従来のトップゲートスタッガード（ｔｏｐ  ｇａｔｅ  ｓｔａｇｇｅｒｅｄ）薄膜トランジスタを示す図面である。図２に示すように、基板８上にバッファ層１０が形成されており、また、バッファ層１０上には、ソース電極３０及びドレイン電極３２が間隔をへだてて形成されている。バッファ層１０上におけるソース電極３０及びドレイン電極３２間には、チャンネル領域として使用されるポリシリコン膜３４が、ソース電極３０及びドレイン電極３２に跨るように形成されている。
【０００８】
ソース電極３０及びドレイン電極３２にそれぞれ接触したソース領域３４ａ及びドレイン領域３４ｃには、ｎ+型導電性不純物が注入されている。また、前記ポリシリコン膜３４上には、ゲート絶縁膜として使用されるシリコン酸化膜３６が形成され、また、シリコン酸化膜３６上には、クロムゲート電極３８が形成されている。
【０００９】
図３は、従来のボトムゲートスタッガード（ｂｏｔｔｏｍ  ｇａｔｅ  ｓｔａｇｇｅｒｅｄ）薄膜トランジスタを示す図面である。図３に示すように、基板８上にバッファ層１０が形成されており、また、バッファ層１０の所定領域上にはクロムゲート電極４０が形成されている。バッファ層１０上には、クロムゲート電極４０を覆う窒化膜４２と、この窒化膜４２の上に第１シリコン酸化膜４４とが形成されている。第１シリコン酸化膜４４上には、チャンネル領域として使用されるポリシリコン膜４６が形成されている。
【００１０】
クロムゲート電極４０と向かい合うポリシリコン膜４６の所定領域に、第２シリコン酸化膜４８が形成されている。クロムゲート電極４０の左側に形成されたポリシリコン膜４６上には、ソース領域として使われ、ｎ+導電性不純物がドーピングされたポリシリコン膜４９が形成されている。そして、クロムゲート電極４０の右側に形成されたポリシリコン膜４６上には、ドレイン領域として使われ、ｎ+導電性不純物がドーピングされたポリシリコン膜５０が形成されている。２つのポリシリコン膜４９、５０上には、それぞれソース電極５２及びドレイン電極５４が形成されている。
【００１１】
前述のごとく、図１ないし図３に示された従来の薄膜トランジスタを製造する場合、コプレーナ薄膜トランジスタに関しては、バッファ層１０上に、第１及び第２電極２２、２４を形成するために、トップゲートスタッガード薄膜トランジスタに関しては、バッファ層１０上に、クロムゲート電極３８を形成するために、また、ボトムゲートトップゲートスタッガード薄膜トランジスタに関しては、バッファ層１０上に、ソース電極５２及びドレイン電極５４を形成するために、それぞれ、少なくとも４個のマスクと、１０段階以上の工程が必要とされる。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明が解決しようとする技術的課題は、製造工程数及び製造に使用するマスク数を減らして製造コストを削減させることが可能な薄膜トランジスタを提供することである。また、本発明が解決しようとする他の技術的課題は、製造工程数が少なく、製造に使用するマスクの数が少ない前記薄膜トランジスタの製造方法を提供することである。
【課題を解決するための手段】
【００１３】
前記課題を解決するために、本発明は、基板と、前記基板上に形成されたバッファ層と、前記バッファ層上に、互いに間隔をへだてて形成されたソース及びドレインと、前記バッファ層上に形成され、前記ソースと前記ドレインを連結するチャンネル層と、前記バァファ層における前記ソース、前記ドレイン及び前記チャンネル層のそれぞれから間隔をへだてて形成されたゲートを含むことを特徴とする薄膜トランジスタを提供する。
【００１４】
前記ソースは、第１のソース導電膜と、この第１のソース導電膜の上に形成された第２のソース導電膜を含み、そして、前記ドレインは、第１のドレイン導電膜と、この第１のドレイン導電膜の上に形成された第２のドレイン導電膜を含む。前記ゲートは、前記チャンネル層を中心にして、対称または非対称に形成された第１のゲート及び第２のゲートを含み、前記第１のゲート又は／及び前記第２のゲートは、順次積層された２つの導電膜を含む。
【００１５】
前記チャンネル層の両端は、前記ソース及び前記ドレインの上面に伸びている。また、前記チャンネル層の両端は、前記ソース及び前記ドレインに覆われている。前記チャンネル層は、シリコン（Ｓｉ）層、シリコンゲルマニウム（ＳｉＧｅ）層またはゲルマニウム（Ｇｅ）層で形成されている。
【００１６】
前記ゲートと前記チャンネル層との間には、絶縁膜が形成されており、前記基板は、水晶基板、アルミニウム酸化膜基板、ガラス基板及びプラスチック基板のいずれかである。また、前記第1のゲートは前記ドレインよりも前記ソースに近い位置に、また、前記第２のゲートは前記ソースよりも前記ドレインに近い位置に、それぞれ形成されている。
【００１７】
前記他の課題を解決するために、本発明は、基板上にバッファ層を形成する第１段階と、前記バッファ層上にチャンネル層を形成する第２段階と、前記バッファ層上に前記チャンネル層を覆う導電膜を形成する第３段階と、前記導電膜をパターニングして前記バッファ層上に、前記チャンネル層の両端を覆うソース及びドレインを形成し、同時に前記チャンネル層と前記ソース、及び前記ドレインのそれぞれから間隔をへだてた位置にゲートを形成する第４段階を含むことを特徴とする薄膜トランジスタの製造方法を提供する。
【００１８】
前記第４段階以後に、前記ゲートと前記チャンネル層との隙間を塞ぎつつ、前記ゲート、前記ソース及び前記ドレインを覆う層間絶縁層を形成する第５段階と、前記層間絶縁層に、前記ゲート、前記ソース及び前記ドレインが露出されるコンタクトホールを形成する第６段階をさらに実施する。
【００１９】
本発明はまた、前記他の課題を解決するために、基板上にバッファ層を形成する第１段階と、前記バッファ層上に導電膜を形成する第２段階と、前記導電膜をパターニングして、前記バッファ層上に、ソース、ドレイン、ゲートを互いに離隔させるように形成する第３段階と、前記バッファ層上に、前記ソース及び前記ドレインを連結するチャンネル層を形成する第４段階を含むことを特徴とする薄膜トランジスタの製造方法を提供する。
【００２０】
ここで、前記第４段階は、前記バッファ層上に、前記ソース、前記ドレイン及び前記ゲートを覆う非晶質シリコン膜を形成する段階と、前記非晶質シリコン膜を結晶化する段階と、前記結晶化されたシリコン膜を前記ソース及び前記ドレインを連結した形状にパターニングする段階を含む。この時、前記非晶質シリコン膜は、固相結晶化（Ｓｏｌｉｄ  Ｐｈａｓｅ  Ｃｒｙｓｔａｌ、以下、ＳＰＣ称す。）法またはエキシマレーザアニーリング（Ｅｘｃｉｍｅｒ  Ｌａｓｅｒ  Ａｎｎｅａｌｉｎｇ、以下、ＥＬＡと称す。）法で結晶化する。
【００２１】
また、前記第４段階以後に、前記ゲートと前記チャンネルとの隙間を塞ぎつつ、前記ゲート、前記ソース及び前記ドレインを覆う層間絶縁層を形成する第５段階、及び前記層間絶縁層に、前記ゲート、前記ソース及び前記ドレインが露出されるコンタクトホールを形成する第６段階をさらに実施する。
【００２２】
前記他の課題を解決するための前記２つの薄膜トランジスタの製造方法において、前記基板は、水晶基板、アルミニウム酸化膜基板、ガラス基板及びプラスチック基板のいずれかにより形成できる。
【００２３】
そして、前記導電膜は、第１の導電膜と、この第１の導電膜の上に形成された第２の導電膜を含み、また、前記チャンネル層は、Ｓｉ層、ＳｉＧｅ層及びＧｅ層のいずれかの膜で形成される。この時、前記ゲートは、前記チャンネル層を中心にして、対称または非対称に形成される第１及び第２のゲートを含む。尚、前記第１及び第２のゲートを非対称に形成する場合は、前記第１のゲートは前記ドレインよりも前記ソースに近い位置に、また、前記第２のゲートは前記ソースよりも前記ドレインに近い位置に、それぞれ形成される。また、前記チャンネル層は、ドーピングされたポリシリコン層より形成されてもよい。
【発明の効果】
【００２４】
本発明による薄膜トランジスタ及びその製造方法によれば、薄膜トランジスタを製造するまでに、２個のマスクが使用され、ソース、ドレイン及びゲートコンタクトのためのコンタクトホールを形成する場合、１個のマスクがさらに追加されて全３個のマスクが使用される。
【００２５】
そして、バッファ層上に、ソース、ドレイン及びゲートを形成して薄膜トランジスタを製造するまでに、６段階の工程があり、前記コンタクトホールを形成するまでに、９段階の工程がある必要である。
【００２６】
このように本発明による薄膜トランジスタの製造方法によれば、使用されたマスク数は、従来に比べて少ないため、全体工程も従来に比べて減少する。したがって、本発明による薄膜トランジスタの製造方法を適用することにより、薄膜トランジスタの製造工程段階とマスク数が減少して、製造コストを削減できる。また、ソース、ドレイン、ゲート及びチャンネルのいずれもが同一平面上に形成できるので、薄膜トランジスタをより簡単に設計することが可能である。また、本発明は、高温及び低温工程を含むポリシリコン薄膜トランジスタにも適用することが可能である。
【００２７】
また、このように本発明による薄膜トランジスタの製造方法によれば、製造工程数及び製造に使用するマスク数を減らして製造コストを削減させることが可能な薄膜トランジスタを提供することができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施例による薄膜トランジスタ及びその製造方法を、添付図面を参照して詳細に説明するが、本発明は、以下の実施形態に限定されるものではなく、さまざまな形態で実施することが可能である。図面に示された層や領域の大きさは、薄膜トランジスタの構造をわかりやすくするため、誇張して示している。
【００２９】
まず、本発明の実施例による薄膜トランジスタについて説明する。
［第１の実施形態］
図４は、本発明の第１の実施形態による薄膜トランジスタ（以下、「本発明の第１の薄膜トランジスタ」と称す。）に含まれた要素の平面配置を示す平面図である。図４によれば、チャンネル層６４ａの両端に、それぞれソースＳ及びドレインＤが形成されている。チャンネル層６４ａは、Ｓｉ層、ＳｉＧｅ層またはＧｅ層である。ソースＳ及びドレインＤは、同一導電膜であることが望ましいが、異なる導電膜であってもよい。
【００３０】
ゲートＧは、チャンネル層６４ａ、ソースＳ及びドレインＤのそれぞれと間隔をへだてて形成されている。ゲートＧとチャンネル層６４ａとの間には、シリコン酸化膜のようなゲート絶縁膜（図示せず）が形成されている。ゲートＧは、第1のゲートＧ１及び第２のゲートＧ２からなる。第1のゲートＧ１及び第２のゲートＧ２は、チャンネル層６４ａを中心にして対称的に形成されているが、非対称的に形成されていてもよい。例えば、図５に示すように、第1のゲートＧ１をソースＳの近辺に形成し、第２のゲートＧ２をドレインＤの近辺に形成してもよい。
【００３１】
チャンネル層６４ａに対する第1のゲートＧ１及び第２のゲートＧ２の特性は、それぞれ同一であるため、ゲートＧは、第1のゲートＧ１及び第２のゲートＧ２のうちいずれか一つのみで構成することも可能である。また、ゲートＧは、第1のゲートＧ１及び第２のゲートＧ２以外にも、第３及び第４ゲートをさらに形成することも可能である。第1のゲートＧ１及び第２のゲートＧ２は、ソースＳまたはドレインＤと同じ導電膜であることが望ましいが、異なる導電膜であってもよい。
【００３２】
次に、図６を参照して、基板６０、バッファ層６２、第１のドレイン導電膜６８、第２のドレイン導電膜７４、チャネル層６４ａ、第１のソース導電膜６６、及び第２のソース導電膜７２について説明する。ここで参照する図６は図４の６−６´断面図である。図６
に示すように、下部層５８は、基板６０とバッファ層６２とが順次積層している。基板６０はシリコン基板が望ましいが、水晶基板、アルミニウム酸化膜基板、ガラス基板またはプラスチック基板であってもよい。バッファ層６２は、製造工程において、基板６０とその上部層に存在する要素との間の熱膨張係数の差から生じるストレスを減少させる。
【００３３】
バッファ層６２は、シリコン酸化層で形成されている。ソースＳ及びドレインＤの一部は、チャンネル層６４ａ上に伸びており、ソースＳは、順次積層された第１のソース導電膜６６及び第２のソース導電膜７２からなり、ドレインＤは、順次積層された第１のドレイン導電膜６８及び第２のドレイン導電膜７４からなる。
【００３４】
次に、図７を参照して基板６０、バッファ層６２、第１のゲート導電膜７０ａ、第２のゲート導電膜７６ａ、チャネル層６４ａ、第３のゲート導電膜７０ｂ、及び第４のゲート導電膜７６ｂについて説明する。ここで参照する図７は図４の７−７´断面図である。図
７に示すように、第1のゲートＧ１は、第1のゲート導電膜７０ａ及び第２のゲート導電膜７６ａが、順次積層されたものである。第１のソース導電膜６６、第１のドレイン導電膜６８（図６参照）及び第1のゲート導電膜７０ａは、例えば、ｎ+がドーピングされたポリシリコン膜である。そして、第２のソース導電膜７２、第２のドレイン導電膜７４（図６参照）及び第２のゲート導電膜７６ａは、Ｃｒ膜が望ましいが、ＭｏＷ膜またはＡｌＮｄ膜のような他の金属膜であってもよい。
【００３５】
第1のゲートＧ１及び第２のゲートＧ２とチャンネル層６４ａのいずれもがバッファ層６２上に形成されており、厚さは同じである。しかし、チャンネル層６４ａの厚さと第1のゲートＧ１及び第２のゲートＧ２の厚さは異なっていてもよい。第２のゲートＧ２は、順次積層された第３のゲート導電膜７０ｂ及び第４のゲート導電膜７６ｂからなる。第３のゲート導電膜７０ｂは第1のゲート導電膜７０ａと同一形状であり、第４のゲート導電膜７６ｂは第２のゲート導電膜７６ａと同一形状である。
【００３６】
図８は、前述した本発明の第１の薄膜トランジスタの斜視図である。
［第２の実施形態］
前述した本発明の第１の薄膜トランジスタと同じ要素についての説明は省略し、同じ要素については同じ参照番号または符号を使用する。
【００３７】
図９は、本発明の第２の実施形態による薄膜トランジスタ（以下、「本発明の第２の薄膜トランジスタ」と称する。）に含まれた要素の平面配置を示す平面図である。図９に示すように、チャンネル層８８の一側にソースＳ１が連結されており、他方側には、ドレインＤ１が連結されている。下部層５８上（図１１参照）にはまた、チャンネル層８８から所定間隔へだてて第1のゲートＧ１１及び第２のゲートＧ２２とが形成されている。第1のゲートＧ１１及び第２のゲートＧ２２は、ソースＳ１及びドレインＤ１間のチャンネル層８８を中心にして、対称的に形成されている。
【００３８】
尚、図１０に示すように第１のゲートＧ１１及び第２のゲートＧ２２は、チャンネル層８８を中心にして、非対称的に形成することも可能である。例えば、第1のゲートＧ１１をソースＳ１の近辺に形成して、第２のゲートＧ２２をドレインＤ１の近辺に形成する。
【００３９】
第1のゲートＧ１１及び第２のゲートＧ２２とチャンネル層８８との間にゲート絶縁膜（図示せず）が形成されるが、便宜上図示していない。チャンネル層８８はポリシリコン層で形成されている。また、チャンネル層８８は、ポリシリコン層以外にＳｉ層、ＳｉＧｅ層またはＧｅ層で形成することも可能である。
【００４０】
次に、図１１を参照して基板６０、バッファ層６２、第１のドレイン導電膜８０ｃ、第２のドレイン導電膜８２ｃ、チャネル層８８、第１のソース導電膜８０ａ、及び第２のソース導電膜８２ａについて説明する。ここで参照する図１１は図９の１１−１１´断面図である。図１１に示すように、ソースＳ１、ドレインＤ１及びチャンネル層８８は、いずれもバッファ層６２上に形成されている。そして、ソースＳ１は、順次積層された第１のソース導電膜８０ａ及び第２のソース導電膜８２ａからなり、また、ドレインＤ１は、順次積層された第１ドレイン導電膜８０ｃ及び第２のドレイン導電膜８２ｃを含む。
【００４１】
次に、図１２を参照して基板６０、バッファ層６２、第1のゲート導電膜８０ｄ、第２のゲート導電膜８２ｄ、チャネル層８８、第３ゲート導電膜８０ｂ、及び第４ゲート導電膜８２ｂについて説明する。ここで参照する図１２は図９の１２−１２´断面図である。
図１２に示すように、第1のゲートＧ１１は、順次積層された第１のゲート導電膜８０ｄ及び第２のゲート導電膜８２ｄからなり、図１１に示すように、チャンネル層８８の両端は、ソースＳ１及びドレインＤ１上に伸びている。
【００４２】
第１のソース導電膜８０ａ、第１のドレイン導電膜８０ｃ（図１１参照）及び第1のゲート導電膜８０ｄは、金属膜であってクロム（Ｃｒ）膜が望ましいが、モリブデンタングステン（ＭｏＷ）膜またはアルミニウムネオジム（ＡｌＮｄ）膜のような他の金属膜でもよい。そして、第２のソース導電膜８２ａ、第２のドレイン導電膜８２ｃ（図１１参照）及び第２のゲート導電膜８２ｄは、例えば、ｎ+がドーピングされた非晶質シリコン膜で形成されている。
【００４３】
図９を１２−１２´方向に切断した断面を示す図１２によれば、第1のゲートＧ１１及び
第２のゲートＧ２２とチャンネル層８８の厚さが同じであることが分かる。しかし、第1のゲートＧ１１及び第２のゲートＧ２２とチャンネル層８８の厚さは異なっていてもよい。例えば、第1のゲートＧ１１及び第２のゲートＧ２２がチャンネル層８８より厚くてもよい。
【００４４】
また、図１２に示すように、第２のゲートＧ２２は、順次積層された第３導電膜８０ｂ及び第４ゲート導電膜８２ｂを含む。この時、第３のゲート導電膜８０ｂは、第1のゲートＧ１１の第1のゲート導電膜８０ｄと同一形状であることが望ましく、第４ゲート導電膜８２ｂは、第２のゲート導電膜８２ｄと同一形状であることが望ましい。
【００４５】
図１３は、前述した本発明の第２の薄膜トランジスタの斜視図である。次いで、前述した本発明の第１の薄膜トランジスタ及び第２の薄膜トランジスタについての製造方法を説明する。
【００４６】
［第３の実施形態］
図１４ないし図１８は、本発明の第１の薄膜トランジスタについての製造方法を説明する図面である。
【００４７】
図１４に示すように、基板６０上にバッファ層６２とチャンネル層（図８の６４ａ）とを形成するための半導体層６４を順次積層する。基板６０はシリコン基板より形成できるが、水晶基板、アルミニウム酸化膜基板、ガラス基板またはプラスチック基板より形成してもよい。
【００４８】
バッファ層６２は、シリコン酸化層より形成できる。半導体層６４は、Ｓｉ層、例えば、単結晶Ｓｉ層より形成できる。このとき、前記単結晶Ｓｉ層は、エピタキシャル成長法で成長させる。また、前記単結晶Ｓｉ層を形成するために、非晶質Ｓｉ層を蒸着した後、これを側方向に結晶化させて形成することができる。
【００４９】
半導体層６４はまた、ＳｉＧｅ層やＧｅ層より形成することもできる。積層された半導体層６４を写真工程及びエッチング工程を利用して半導体層６４を図８に示したようなチャンネル層６４ａのような形にパターニングする。前記写真工程で、チャンネル層６４ａが形成される領域を限定する第１マスクが使われる。前記写真工程及びエッチング工程によって、バッファ層６２の所定領域上に図１５に示したようにチャンネル層６４ａが形成される。
【００５０】
図１６に示すように、バッファ層６２上にチャンネル層６４ａを覆う第１の導電膜及び第２の導電膜（図示せず）を順次に形成する。前記第１の導電膜は、導電性不純物、例えば、ｎ+型導電性不純物がドーピングされたポリシリコン膜より形成できる。そして、前記第２の導電膜は、所定の金属膜より形成できるが、例えば、Ｃｒ膜より形成できる。前記第２の導電膜はまた、ＭｏＷ膜またはＡｌＮｄ膜のような金属膜より形成できる。
【００５１】
このように、前記第１の導電膜及び第２の導電膜を形成した後、写真工程及びエッチング工程を利用して、前記第２の導電膜と前記第１の導電膜とを順次エッチングする。前記写真工程で、図１６に示したようなソースＳ、ドレインＤ、ゲートＧ１、ゲートＧ２が形成される領域を限定する第２のマスクが使われる。前記第２のマスクを利用した前記第１の導電膜及び第２の導電膜に対するエッチング結果、バッファ層６２上には一部がチャンネル層６４ａの両端を覆うようにソースＳ及びドレインＤがそれぞれ形成される。
【００５２】
また、ゲートＧ１、ゲートＧ２が形成されるが、ゲートＧ１、ゲートＧ２は、ソースＳ及びドレインＤとチャンネル層６４ａから間隔をへだてて形成されている。第1のゲートＧ１及び第２のゲートＧ２を形成する場合、第1のゲートＧ１及び第２のゲートＧ２は、チャンネル層６４ａを中心にして対称的に形成されることが望ましいが、図５に示したように非対称的に形成されてもよい。ソースＳは、前記第１導電膜の第１パターンである第１のソース導電膜６６と前記第２導電膜の第１パターンである第２のソース導電膜７２を含む。
【００５３】
ドレインＤは、前記第１の導電膜の第２パターンである第１のドレイン導電膜６８と前記第２の導電膜の第２のパターンである第２のドレイン導電膜７４とを含む。第1のゲートＧ１は、前記第１の導電膜の第３のパターンである第1のゲート導電膜７０ａと前記第２の導電膜の第３パターンである第２のゲート導電膜７６ａとを含む。また、第２のゲートＧ２は、前記第１の導電膜の第４パターンである第３のゲート導電膜７０ｂと前記第２の導電膜の第４のパターンである第４のゲート導電膜７６ｂから成る。
【００５４】
このように、バッファ層６２上にチャンネル層６４ａ、ソースＳ、ドレインＤ、第１のゲートＧ１及び第２のゲートＧ２を形成した後、図１７に示したようにバッファ層６２の上にチャンネル層６４ａ、ソースＳ、ドレインＤ、第1のゲートＧ１及び第２のゲートＧ２を覆う層間絶縁層１００を形成する。層間絶縁層１００は、すべて単一の層または複数の層から成る。層間絶縁層１００が複数の層から形成されている場合、層間絶縁膜１００は、窒化膜及びシリコン酸化膜を順次に積層して形成でき、これに他の絶縁膜をさらに積層する。
【００５５】
一方、バッファ層６２上に積層された全ての積層物は、層間絶縁膜１００に覆われるために、層間絶縁膜１００が形成された後、前記積層物は外部に直接露出されていないが、図１７では視覚的な理解のために、第３のゲート導電膜７０ｂ及び第４のゲート導電膜７６ｂと第１のソース導電膜６６及び第２のソース導電膜７２の側面を露出させた。
【００５６】
次いで、層間絶縁膜１００を形成した後、ソースＳ、ドレインＤ、第1のゲートＧ１、及び第２のゲートＧ２のコンタクトのために層間絶縁膜１００の一部を除去して、ソースＳ、ドレインＤ、第1のゲートＧ１及び第２のゲートＧ２の一部を、図１８に示したように露出させる。この過程で写真工程及びエッチング工程が使われ、前記写真工程でソースＳ、ドレインＤ、第1のゲートＧ１、及び第２のゲートＧ２のコンタクト領域を限定する第３のマスク（図示せず）が使われる。
【００５７】
［第４の実施形態］
第３の実施形態で言及した部材と同じ部材については同じ符号を付して、その説明は省略する。
【００５８】
図１９に示すように、基板６０上に、バッファ層６２と導電膜８０とを順次積層する。導電膜８０は、Ｃｒ膜、ＭｏＷ膜またはＡｌＮｄ膜より形成する。導電膜８０上にｎ+非晶質シリコン膜８２を積層する。次いで、所定の写真工程を適用してｎ+非晶質シリコン膜８２上に所定形態の感光膜パターン（図示せず）を形成する。
【００５９】
具体的に、ｎ+非晶質シリコン膜８２上に感光膜（図示せず）を所定の厚さに塗布する。そして、前記塗布された感光膜を焼付けする。次いで、基板６０を所定の露光装置のステージ上にローディングする。そして、前記焼付けされた感光膜上に図２０に示すようなソースＳ１、ドレインＤ１、第1のゲートＧ１１及び第２のゲートＧ２２を形成する領域を限定する第１のマスク（図示せず）を整列させる。
【００６０】
前記第１のマスクを整列した後、前記露光装置を利用して前記第１マスクの全面に光を照射する。次いで、前記感光膜で光が照射された部分を除去することによって、ｎ+非晶質シリコン膜８２上に図２０に示したようなソースＳ１、ドレインＤ１、第1のゲートＧ１１、及び第２のゲートＧ２２が形成される領域を限定する感光膜パターン（図示せず）が形成される。
【００６１】
前記感光膜パターンを形成した後、前記感光膜パターンが形成された結果物を所定のエッチング装置に移動させて前記感光膜パターンをエッチングマスクとして使用してｎ+非晶質シリコン膜８２と導電膜８０とを順次にエッチングする。
【００６２】
このようなエッチング後、前記感光膜パターンをアッシングし、かつストリップして除去する。そして、所定の洗浄及び乾燥工程を経れば、図２０に示したようにバッファ層６２上に前記第１マスクのパターンによって、ソースＳ１及びドレインＤ１と第１ゲートＧ１１及び第２のゲートＧ２２とが形成される。第１ゲートＧ１１及び第２のゲートＧ２２は、図面に示したように、互いに向かい合うように対称的に形成することが望ましい。
【００６３】
このとき、前記第１マスクに第1のゲートＧ１１及び第２のゲートＧ２２に該当する部分を非対称的に形成させることによって、第1のゲートＧ１１及び第２のゲートＧ２２を互い違いに、すなわち非対称的に形成させることもできる。また、第１ゲートＧ１１及び第２のゲートＧ２２は、同一の特性を有するものであるため、あえて２つ形成する必要はない。したがって、第1のゲートＧ１１及び第２のゲートＧ２２のうちいずれか１つのみを形成すればよい。
【００６４】
図２０を参照すれば、ソースＳ１は、第１のソース導電膜及び第２のソース導電膜８２ａが順次積層されて形成され、ドレインＤ１は、第１のドレイン導電膜８０ｃ及び第２のドレイン導電膜８２ｃが順次積層されて形成されている。
【００６５】
そして、第1のゲートＧ１１は、第1のゲート導電膜８０ｄ及び第２のゲート導電膜８２ｄが順次積層されて形成され、第２のゲートＧ２２は、第３のゲート導電膜８０ｂ及び第４のゲート導電膜８２ｂが順次積層されて形成される。
【００６６】
第１のソース導電膜８０ａ、第１のドレイン導電膜８０ｃ、第1のゲート導電膜８０ｄ及び第３のゲート導電膜８０ｂは、それぞれ前記写真工程及びエッチング工程を通じて形成された第１の導電膜８０の第１ないし第４のパターンである。第２のソース導電膜８２ａ、第２のドレイン導電膜８２ｃ、第２のゲート導電膜８２ｄ及び第４のゲート導電膜８２ｂは、それぞれ前記写真工程及びエッチング工程を通じて形成されたｎ+非晶質シリコン膜８２の第１ないし第４のパターンである。
【００６７】
このようにバッファ層６２上にソースＳ１、ドレインＤ１、第1のゲートＧ１１及び第２のゲートＧ２２を形成した後、図２１に示すように、ソースＳ１とドレインＤ１との間のバッファ層６２上にチャンネル層８８を形成する。チャンネル層８８は、第１ゲートＧ１１及び第２のゲートＧ２２と間隔をへだてて形成し、また、あソースＳ１及びドレインＤ１の上面に伸びるように形成する。チャンネル層８８にドーピングされたポリシリコン層を使用することが望ましいが、Ｓｉ層、ＳｉＧｅ層またはＧｅ層を使用することもある。
【００６８】
チャンネル層８８としてドーピングされたポリシリコン層を使用する場合、チャンネル層８８は、次のように形成できる。
【００６９】
具体的に、バッファ層６２上にソースＳ１及びドレインＤ１と第1のゲートＧ１１及び第２のゲートＧ２２とを覆う半導体層（図示せず）を形成する。このとき、前記半導体層は、ドーピングされた非晶質シリコン層またはドーピングされたポリシリコン層である。
【００７０】
前記半導体層が前記ドーピングされた非晶質シリコン層である場合、前記半導体層は、ＳＰＣ（Ｓｏｌｉｄ-Ｐｈａｓｅ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）法または所定のレーザを利用した方法、例えば、ＥＬＡ（Ｅｘｃｉｍｅｒ  Ｌａｓｅｒ  Ａｎｎｅａｌｉｎｇ）を利用した方法で結晶化する。前記半導体層の結晶化を完了した後、ソースＳ１、ドレインＤ１、第1のゲートＧ１１及び第２のゲートＧ２２を形成するときと同一の写真工程及びエッチング工程を経て、前記半導体層をチャンネル層８８と同じ形状にパターニングする。この過程で、チャンネル層８８の形状及び位置を限定する第２のマスク（図示せず）が使用される。
【００７１】
このようにチャンネル層８８を形成した後、図２２に示すように、バッファ層６２上に第１ゲートＧ１１及び第２のゲートＧ２２とチャンネル層８８との隙間を塞ぎつつ、ソースＳ１及びドレインＤ１と、第１ゲートＧ１１及び第２のゲートＧ２２と、チャンネル層８８とを覆う層間絶縁層１１０が形成される。層間絶縁層１１０は、単層または複層で形成できる。
【００７２】
後者の場合、層間絶縁層１１０は、窒化膜とシリコン酸化膜とが順次積層して形成され、前記シリコン酸化膜上に別途の絶縁膜がさらに形成される。層間絶縁層１１０を形成した後には、図２３に示すように、ソースＳ１及びドレインＤ１と第１のゲートＧ１１及び第２のゲートＧ２２とのコンタクトのために、前記ソースＳ１、前記ドレインＤ１、前記第１のゲートＧ１１、及び前記第２のゲートＧ２２をそれぞれ露出するための第１のコンタクトホールｈ１、第２のコンタクトホールｈ２、第３のコンタクトホールｈ３、及び第４のコンタクトホールｈ４が、写真工程及びエッチング工程により層間絶縁層１１０に形成される。
【００７３】
したがって、第１のコンタクトホールｈ１、第２のコンタクトホールｈ２、第３のコンタクトホールｈ３、及び第４のコンタクトホールｈ４を形成する過程において、前記第１のコンタクトホールｈ１、前記第２のコンタクトホールｈ２、前記第３のコンタクトホールｈ３、及び前記第４のコンタクトホールｈ４の位置及び形状を限定する第３のマスク（図示せず）が使用される。以後の工程は、通常の順序に沿って実施できる。
【００７４】
以上、本発明の実施形態を説明したが、本発明は、その技術的思想の範囲内で種々の改変が可能である。例えば、実施形態で説明したようなソースＳ（Ｓ１）、ドレインＤ（Ｄ１）、第1のゲートＧ１（Ｇ１１）及び第２のゲートＧ２（Ｇ２２）を、同一平面上に形成することの他に、第1のゲートＧ１（Ｇ１１）及び第２のゲートＧ２（Ｇ２２）を、チャンネル層６４ａ（８８）を横切って連結するように形成することも可能である。このとき、第1のゲートＧ１（Ｇ１１）及び第２のゲートＧ２（Ｇ２２）と、チャンネル層６４ａ（８８）との間にゲート絶縁膜を形成してもよい。
【産業上の利用可能性】
【００７５】
本発明は、半導体メモリ素子のスイッチング素子として使用され、平面表示素子、例えば、ＬＣＤ、ＰＤＰのスイッチング素子として使用され、また、薄膜トランジスタが使用される全ての電子製品に適用することが可能である。
【図面の簡単な説明】
【００７６】
【図１】従来の技術によるコプレーナ薄膜トランジスタの断面図である。
【図２】従来の技術によるトップゲートスタッガード薄膜トランジスタの断面図である。
【図３】従来の技術によるボトムゲートスタッガード薄膜トランジスタの断面図である。
【図４】本発明の第１実施例による薄膜トランジスタの平面図である。
【図５】図４に示す薄膜トランジスタで、第１及び第２のゲートが非対称的に備えられた場合を示す平面図である。
【図６】図４を６−６´方向に切断した断面図である。
【図７】図４を７−７´方向に切断した断面図である。
【図８】図４に示した薄膜トランジスタの斜視図である。
【図９】本発明の第２実施例による薄膜トランジスタの平面図である。
【図１０】図９に示した薄膜トランジスタで、第ゲート１及び第２のゲートが非対称的に形成された場合を示す平面図である。
【図１１】図９を１１−１１´方向に切断した断面図である。
【図１２】図９を１２−１２´方向に切断した断面図である。
【図１３】図９に示した薄膜トランジスタの斜視図である。
【図１４】本発明の第３の実施形態による薄膜トランジスタの製造工程において、基板上に、バッファ層と半導体層が順次積層された状態を示す斜視図である。
【図１５】本発明の第３の実施形態による薄膜トランジスタの製造工程において、写真工程及びエッチング工程によりチャンネル層が形成された状態を示す斜視図である。
【図１６】本発明の第３の実施形態による薄膜トランジスタの製造工程において、バッファ層上に、第１導電膜及び第２導電膜が順次に形成された状態を示す斜視図である。
【図１７】本発明の第３の実施形態による薄膜トランジスタの製造工程において、第３ゲート導電膜、第４ゲート導電膜、第１のソース導電膜、及び第２のソース導電膜の側面が露出された状態を示す斜視図である。
【図１８】本発明の第１の実施形態による薄膜トランジスタの製造工程において、ソース、ドレイン、第1のゲート、及び第２のゲートの一部が露出された状態を示す斜視図である。
【図１９】本発明の第２の実施形態による薄膜トランジスタの製造工程において、基板上に、バッファ層と導電膜が順次積層された状態を示す斜視図である。
【図２０】本発明の第４の実施形態による薄膜トランジスタの製造工程において、ソースは、第１のソース導電膜及び第２導電膜が順次に積層され、また、ドレインは、第１のドレイン導電膜、第２のドレイン導電膜が順次に積層された状態を示す斜視図である。
【図２１】本発明の第４の実施形態による薄膜トランジスタの製造工程において、ソースとドレインとの間のバッファ層上にチャンネル層が形成された状態を示す斜視図である。
【図２２】本発明の第４の実施形態による薄膜トランジスタの製造工程において、ソース及びドレインと、第1のゲート、第２のゲートと、チャンネル層とを覆う層間絶縁層が形成された状態を示す斜視図である。
【図２３】本発明の第４の実施形態による薄膜トランジスタの製造工程において、ソース及びドレインと、第1のゲート、第２のゲートとがそれぞれ露出される第１ないし第４コンタクトホールが、層間絶縁層に形成された状態を示す斜視図である。
【符号の説明】
【００７７】
６２      バッファ層
６４ａ    チャンネル層
Ｓ        ソース
Ｄ        ドレイン
Ｇ        ゲート
Ｇ１、Ｇ２    第１及び第２のゲート
５２、５４    ドレイン電極
６０          基板
６６          第１のソース導電膜
７２          第２のソース導電膜
６８          第１のドレイン導電膜
７４          第２のドレイン導電膜
【図１】
2005183989.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2005183989.tif 000012
【図１１】
2005183989.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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