(57)【要約】      （修正有）【課題】低消費電力化を図るシリアル／パラレル変換回路の提供。【解決手段】初段に転送開始信号が入力され、入力されるシフトクロックにより順次転送するシフトレジスタと、シフトレジスタから順次出力される信号をラッチクロックとして受け、データラインにシリアルに供給されるデータ信号をラッチする複数のラッチ回路と、フシフトクロックとフリップフロップの出力信号とを少なくとも受け、前記フリップフロップの出力信号が活性状態であるとき、シフトクロックが非活性状態へ遷移したとき、リセットし、前記フリップフロップの出力信号を非活性状態とする制御回路を有し、相前後するフリップフロップは、クロックラインより供給されるシフトクロックの立ち上がりと立ち下がりのエッジの一方と他方を用いてデータ端子に入力される信号をサンプル出力し、シフトクロックはデータ信号転送周波数の１／２の周波数で動作する構成とされる。【選択図】図１
2005252348.tif 000002
【特許請求の範囲】
【請求項１】
縦続接続された複数のフリップフロップを有し、初段のフリップフロップには転送開始信号が入力され、入力されるシフトクロックに応答して前記転送開始信号を順次転送するシフトレジスタと、
前記複数のフリップフロップの出力信号をそれぞれデータ取り込み信号として受け、データラインにシリアルに供給されるデータ信号を、それぞれ前記データ取り込み信号に応じて、ラッチ出力する複数のラッチ回路と、
前記複数のフリップフロップに対応して設けられ、それぞれが、前記シフトクロックと、対応する前記フリップフロップの出力信号とを少なくとも受け、対応する前記フリップフロップの出力信号が活性状態のとき、前記シフトクロックが活性状態から非活性状態となると、対応する前記フリップフロップの状態をその出力信号が非活性状態となるように設定し前記出力信号のパルス幅の制御を行う、複数の制御回路と、
を備え、前記シフトクロックの周波数はデータ転送周波数よりも低く設定されている、ことを特徴とするシリアル／パラレル変換回路。
【請求項２】
複数のフリップフロップを有し、初段のフリップフロップのデータ入力端子には、転送開始を制御する転送開始パルス信号が入力され、次段以降のフリップフロップのデータ入力端子には前段のフリップフロップの出力信号が入力され、クロックラインより前記複数のフリップフロップのクロック端子に共通に入力されるシフトクロックに応答して前記転送開始パルス信号を順次転送するシフトレジスタと、
前記複数のフリップフロップの出力端子から順次出力されるパルス信号を、それぞれデータ取り込み信号として受け、データラインにデータ入力端子が共通に接続され、前記データラインにシリアルに転送されるデータ信号を、それぞれ前記データ取り込み信号に応じてラッチ出力する複数のラッチ回路と、
を備え、
前記シフトレジスタを構成する複数のフリップフロップのうちの相前後するフリップフロップは、前記クロックラインより供給されるシフトクロックの立ち上がりと立ち下がりのエッジの一方と他方をそれぞれ用いてデータ入力端子に入力される信号をサンプル出力して出力し、
前記複数のフリップフロップのそれぞれの前段に設けられ、前記フリップフロップに供給されるシフトクロックと、前記フリップフロップの出力信号とを少なくとも受け、前記フリップフロップの出力信号が活性状態であるときに、前記フリップフロップに供給されるシフトクロックが非活性状態へ遷移したとき、前記フリップフロップをリセットし前記フリップフロップの出力信号を非活性状態とすることで前記出力信号のパルス幅の制御を行う複数の制御回路をさらに備え、
前記シフトクロックは、データ転送周波数よりも低い周波数とされている、ことを特徴とするシリアル／パラレル変換回路。
【請求項３】
前記制御回路は、制御対象の前記フリップフロップのデータ入力端子に供給されるデータ信号と、前記フリップフロップの出力信号と、前記シフトクロックとに基づき、前記シフトクロックの活性状態への遷移を受けて、前記フリップフロップのクロック入力端子に供給するクロックを生成する回路と、
前記フリップフロップの出力信号と、前記シフトクロックと、前記シフトレジスタのリセットを制御するリセット信号とを受け、前記リセット信号が活性状態である場合、及び、前記リセット信号が非活性状態である場合には、前記フリップフロップの出力信号が活性状態であり、且つ、前記シフトクロックが非活性状態であるとき、前記フリップフロップをリセットするための信号を生成する回路と、
を備えている、ことを特徴とする請求項１又は２記載のシリアル／パラレル変換回路。
【請求項４】
複数のフリップフロップを有し、初段のフリップフロップのデータ入力端子には、転送開始パルス信号が入力され、次段以降のフリップフロップのデータ入力端子には前段のフリップフロップの出力信号が入力され、クロックラインより前記複数のフリップフロップのクロック端子に入力されるシフトクロックに応答して前記転送開始パルス信号を順次転送するシフトレジスタと、
前記複数のフリップフロップの出力端子から順次出力されるパルス信号をそれぞれデータ取り込み信号として受け、データラインにデータ入力端子が共通に接続され、前記データラインにシリアルに供給されるデータ信号を、それぞれ前記データ取り込み信号に応じてラッチ出力する複数のラッチ回路と、
を備え、
前記シフトレジスタを構成する複数のフリップフロップのうちの相前後するフリップフロップは、前記クロックラインより供給されるシフトクロックの立ち上がりと立ち下がりのエッジの一方と他方を用いてデータ入力端子に入力される信号をサンプル出力し、
前記シフトクロックは、データラインのデータ転送周波数より低い周波数とされている、ことを特徴とするシリアル／パラレル変換回路。
【請求項５】
データ転送用のクロックを入力とし、前記データ転送用のクロックを分周してなる分周クロックの位相を補正した信号を生成し前記シフトクロックとして出力する分周回路をさらに備えている、ことを特徴とする請求項２乃至４のいずれか一に記載のシリアル／パラレル変換回路。
【請求項６】
前記転送開始用のパルス信号を受け、前記シフトレジスタの初段のフリップフロップのデータ入力端子に供給する前記転送開始パルス信号を出力し、入力されたデータ信号を前記データ転送用のクロックに応答して、前記データラインに順次出力する回路をさらに含む、ことを特徴とする請求項５に記載のシリアル／パラレル変換回路。
【請求項７】
前記ラッチ回路が、Ｄ型ラッチ、又は、エッジトリガー型のＤ型フリップフロップよりなる、ことを特徴とする請求項１、２、４のいずれか一に記載のシリアル／パラレル変換回路。
【請求項８】
請求項１乃至７のいずれか一に記載のシリアル／パラレル変換回路を備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にシリアル／パラレル変換回路に関する。
【背景技術】
【０００２】
半導体装置は、低電圧駆動・低消費電力化と、高動作周波数化とが求められている。特に、携帯機器等に使用される半導体装置に対しては、低消費電力に加え、処理データ量の増加に伴い高速動作化が求められている。
【０００３】
しかしながら、これらの要求は、トレードオフの関係にある。すなわち、消費電力の向上を図ると、動作スピードは遅くなり、動作スピードの向上を図ると、消費電力は増加する。
【０００４】
図７は、従来のシリアル／パラレル変換回路の一典型例を説明するための図である。図７を参照して、従来の回路について説明する。図７において、縦続形態に接続された複数（ｎ個）のフリップフロップＦＦ１〜ＦＦｎは、リセット機能付きのＤ型フリップフロップであり、シフトレジスタを構成している。ＬＴ１〜ＬＴｎは、Ｄ型ラッチ（Ｌａｔｃｈ）でありデータレジスタを構成している。ｎ個のラッチＬＴ１〜ＬＴｎは、シフトレジスタを構成するフリップフロップＦＦ１〜ＦＦｎのデータ出力端子Ｑからそれぞれ出力されるデータ取り込み信号Ｓ１〜Ｓｎを、クロック入力端子Ｃに受け、制御ブロックＣＯＮＴから出力されるデータＤＯｎをデータ入力端子Ｄに受けてサンプルし、データ出力端子Ｑから出力Ｏ１〜Ｏｎとしてパラレル出力する。なお、図７において、制御ブロックＣＯＮＴから出力されるデータＤＯｎはｋビット幅（ｋは１以上の正整数）とされる。ｋが２以上のとき、ｋビットのデータをパラレルに入力するラッチＬＴ１はｋ個で１セットをなしている（同様にラッチＬＴ２、…ＬＴｎもそれぞれがｋ個で１セットをなしている）。制御ブロックＣＯＮＴは、データ転送開始パルスＳＴＰ、データ入力Ｄｎ（ｋビット）、転送クロック信号ＣＬＫ、リセット信号ＲＥＳを入力し、クロック信号ＣＬＫに同期して、データ転送開始パルスＳＴＰＯを出力し、シフトクロックＣＬＫＯ、データ出力ＤＯｎを出力する。
【０００５】
データ転送開始パルスＳＴＰが入力されると、シフトクロックＣＬＫＯにより、シフトレジスタ（ＦＦ１〜ＦＦｎ）が動作し、データ取り込み信号Ｓ１〜Ｓｎを生成する。データ転送開始パルスＳＴＰにタイミングを合わせて入力されるデータＤｎは、シフトレジスタによって生成されたデータ取り込み信号Ｓ１〜Ｓｎによってデータレジスタ（ＬＴ１〜ＬＴｎ）でサンプル出力される。
【０００６】
図８は、図７に示した回路の動作タイミングを示す図である。以下、図８を参照して、図７の回路動作を概説しておく。シフトレジスタを構成するＤ型フリップフロップＦＦ１は、データ転送開始パルスＳＴＰＯのハイレベル出力を、クロックＣＬＫＯの立ち下がりでサンプルして、ハイレベルのデータ取り込み信号Ｓ１を出力し、次のサイクルのクロックＣＬＫＯの立ち下がりでサンプルしてロウレベルのデータ取り込み信号Ｓ１を出力する。これ以降、データ転送開始パルスＳＴＰＯは、次段以降のフリップフロップＦＦ２〜ＦＦｎ内を転送される。
【０００７】
データ取り込み信号Ｓ１がハイレベル期間のとき、Ｄ型ラッチＬＴ１は、データ入力端子Ｄに入力されるデータをスルーで出力し、データ取り込み信号Ｓ１がロウレベルに遷移すると、その直前のデータを保持出力する。以上により、シリアルデータＤ１１〜Ｄ１ｎは、ラッチの出力Ｏ１〜Ｏｎよりパラレルに出力される。
【０００８】
図８に示したように、図７に示した回路の最大動作周波数は、データ取り込みクロックＳ１〜Ｓｎを生成するシフトレジスタ（ＦＦ１〜ＦＦｎ）のシフトクロックＣＬＫＯの周波数となり、シフトクロック伝播用のクロックラインの周波数は、データラインでのデータ信号Ｄｎの転送周波数（転送レート）とされている。なお、データライン上でのデータ信号の転送を、転送用クロックの立ち上がりと立ち下がりの両エッジ（ダブルデータレート）を用いて行う場合、シフトクロックＣＬＫＯの周波数は、データラインの転送クロックの２倍となる。
【０００９】
本来、データ転送を目的とした回路において、目的動作以上の動作スピードが必要な信号線をもつことは、回路の最大動作周波数の低下、消費電力の増加となる。
【００１０】
特に、取り込み回数が多いシリアル／パラレル変換回路の場合には、信号配線距離が長くなり、配線負荷が大きくなる。このため、図７のクロックラインのように、動作スピードの高い信号ラインをもつことは、低電圧駆動、動作周波数、消費電力に対してさらに不利となる。
【００１１】
なお、低消費電力のシフトレジスタとして、記憶回路が直列接続されたシフトレジスタにおいて、奇数番目の記憶回路内のゲート回路は、クロック信号のハイレベルで導通し、偶数番目の記憶回路内のゲート回路は、クロック信号のロウレベルで導通し、ゲート回路が遮断しているときは、入力されたデータをラッチして出力し、クロック周期の半周期ごとに動作するのでクロック信号の周波数を半分にできるようにした構成が知られている（例えば特許文献１）。
【００１２】
また、シフトレジスタの動作周波数を、入力周波数の１／２に作り、該１／２の周波数によりシフトレジスタを動作させ、電力消費の減少、ノイズを低減するようにした構成も知られている（例えば特許文献２参照）。
【００１３】
【特許文献１】特開２００３−１１５１９４号公報（第４−５頁、第１図）
【特許文献２】特開平１０−２３２６５６号公報（第３−４頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明者は、低消費電力化と高速動作の両立を図る構成を鋭意考究した結果、上記特許文献１、２等に記載の構成とは全く別の構成を創案するにいたった。
【００１５】
すなわち、本発明の目的は、低消費電力化を図るとともに、高速動作を実現する新規な構成の半導体回路を提供することにある。
【課題を解決するための手段】
【００１６】
本願で開示される発明は、上記目的を達成するため、概略を述べれば、データ取り込みクロックを生成するシフトレジスタのシフトクロックの周波数を、入力クロックの１／２に分周し、データ信号の転送周波数の１／２の周波数で動作させるようにしたものである。
【００１７】
より詳細には、本発明の１つの側面に係るシリアル／パラレル変換回路は、縦続接続された複数のフリップフロップを有し、初段のフリップフロップには転送開始信号が入力され、入力されるシフトクロックに応答して前記転送開始信号を順次転送するシフトレジスタと、前記複数のフリップフロップの出力信号をそれぞれデータ取り込み信号として受け、データラインにシリアルに供給されるデータ信号を、それぞれ前記データ取り込み信号に応じて、ラッチ出力する複数のラッチ回路と、前記複数のフリップフロップに対応して設けられ、それぞれが、前記シフトクロックと、対応する前記フリップフロップの出力信号とを少なくとも受け、対応する前記フリップフロップの出力信号が活性状態のとき、前記シフトクロックが活性状態から非活性状態となると、対応する前記フリップフロップの状態を、その出力信号が非活性状態となるように設定し前記出力信号のパルス幅の制御を行う、複数の制御回路と、を備え、前記シフトクロックの周波数はデータ転送周波数よりも低く設定されている。
【００１８】
本発明の１つの側面に係るシリアル／パラレル変換回路は、複数のフリップフロップを有し、初段のフリップフロップのデータ入力端子には、転送開始を制御する転送開始パルス信号が入力され、次段以降のフリップフロップのデータ入力端子には前段のフリップフロップの出力信号が入力され、クロックラインより前記複数のフリップフロップのクロック端子に共通に入力されるシフトクロックに応答して前記転送開始パルス信号を順次転送するシフトレジスタと、前記複数のフリップフロップのそれぞれの出力端子から順次出力される転送開始パルス信号を、それぞれデータ取り込み信号として受け、データラインにデータ入力端子が共通に接続され、前記データラインにシリアルに転送されるデータ信号をそれぞれ前記データ取り込み信号に基づき、ラッチする複数のラッチ回路と、を備え、
前記シフトレジスタを構成する複数のフリップフロップのうちの相前後するフリップフロップは、前記クロックラインより供給されるシフトクロックの立ち上がりと立ち下がりのエッジの一方と他方をそれぞれ用いてデータ入力端子に入力される信号をサンプル出力して出力し、制御対象の前記フリップフロップの前段にそれぞれ設けられ、前記フリップフロップに供給されるシフトクロックと、前記フリップフロップの出力信号とを少なくとも受け、前記フリップフロップの出力信号が活性状態であるときに、前記フリップフロップに供給されるシフトクロックが非活性状態へ遷移したとき、前記フリップフロップをリセットし、前記フリップフロップの出力信号を非活性状態とする複数の制御回路をさらに備え、前記シフトクロックは、データ転送周波数よりも低い周波数とされている構成としてもよい。
【００１９】
本発明において、前記制御回路は、制御対象の前記フリップフロップのデータ入力端子に供給されるデータ信号と、前記フリップフロップの出力信号と、前記シフトクロックに基づき、前記シフトクロックの活性状態への遷移を受けて、前記フリップフロップのクロック入力端子に供給するクロックを生成する回路と、前記フリップフロップの出力信号と、前記シフトクロックと、前記シフトレジスタのリセットを制御するリセット信号を受け、前記リセット信号が非活性状態であり、前記フリップフロップの出力信号が活性状態であるとき、前記シフトクロックが非活性状態となると、及び、前記リセット信号が活性状態の場合、前記フリップフロップをリセットするための信号を生成する回路と、を備えている。
【００２０】
本発明においては、データ転送用のクロックを入力して分周し、分周クロックの位相を補正した信号を前記シフトクロックとして出力する分周回路を備え、転送開始用のパルス信号を受け、前記シフトレジスタの初段のフリップフロップのデータ入力端子に供給する前記転送開始パルス信号を出力し、入力されたデータ信号を、前記転送用クロックに基づき、前記データラインにシリアルに供給する制御ブロックをさらに備えた構成としてもよい。
【発明の効果】
【００２１】
本発明によれば、シフトレジスタのクロックラインの動作周波数を低下させることで、回路の動作周波数の向上を可能とするとともに、低電圧駆動、低消費電力化を実現することができる。
【発明を実施するための最良の形態】
【００２２】
本発明についてさらに詳細に説述すべく、添付図面を参照して実施の形態について以下に説明する。
【００２３】
図１は、本発明を実施するための最良の一実施形態の構成を示す図である。図１を参照すると、本実施の形態のシリアル／パラレル変換回路は、図７に示した従来の構成に対して、制御ブロックＣＯＮＴ内に、シフトレジスタを構成する複数のＤ型フリップフロップＦＦ１〜ＦＦｎに供給するクロックの制御を行う回路を備え、さらに、シフトレジスタ（ＦＦ１〜ＦＦｎ）の制御を行う第１の制御回路Ｃｏｎ１と、第２の制御回路Ｃｏｎ２とを備えている。フリップフロップＦＦ１〜ＦＦｎのそれぞれのフリップフロップは、制御回路Ｃｏｎ１（第１の制御回路）と制御回路Ｃｏｎ２（第２の制御回路）のうち対応する制御回路からのデータ出力信号、クロック信号、リセット信号をそれぞれデータ入力端子Ｑ、クロック入力端子Ｃ、リセット端子Ｒに受け、データ出力端子Ｑからの出力信号Ｓ１〜ＳｎをそれぞれＤ型ラッチＬＴ１〜ＬＴｎのクロック入力端子Ｃに出力するとともに、対応する制御回路に供給する。Ｄ型ラッチＬＴ１〜ＬＴｎは、フリップフロップＦＦ１〜ＦＦｎの出力信号Ｓ１〜Ｓｎ（データ取り込み信号）に応答してデータラインに転送されるデータ信号をラッチして出力端子Ｑからパラレル信号Ｏ１〜Ｏｎとして出力する。なお、図１において、制御ブロックＣＯＮＴから出力されるデータＤＯｎはｋビット幅（ｋは１以上の正整数）とされる。ｋが２以上のとき、ｋビットのデータをパラレルに入力するＤ型ラッチＬＴ１はｋ個で１セットをなしている（同様にラッチＬＴ２、…ＬＴｎもそれぞれがｋ個で１セットをなしている）。
【００２４】
制御ブロックＣＯＮＴにおいて、シフトレジスタ（ＦＦ１〜ＦＦｎ）のクロック制御として、制御ブロックＣＯＮＴに入力される転送クロックＣＬＫを分周回路（不図示）で２分周したクロックＣＬＫＯを生成する。そして、制御ブロックＣＯＮＴは、シフトレジスタ（ＦＦ１〜ＦＦｎ）に供給されるクロックＣＬＫＯ（「シフトクロック」ともいう）に対して、データ転送開始パルス（ＳＴＰ）入力時に、位相の補正を行う。すなわち、転送クロックＣＬＫを２分周する分周回路（不図示）は、データ転送開始パルスＳＴＰ入力時に、分周クロックＣＬＫＯがハイレベルからスタートするように設定する。
【００２５】
第１の制御回路Ｃｏｎ１は、第１の制御回路Ｃｏｎ１の制御を受けるＤ型フリップフロップ（例えばＦＦ１、ＦＦ３、…等）のデータ出力端子Ｑからの出力信号を入力し、Ｄ型フリップフロップの出力端子Ｑがアクティブ状態の場合、非アクティブレベルのシフトクロックＣＬＫＯの入力時に、Ｄ型フリップフロップのリセット信号をアクティブ状態とし、Ｄ型フリップフロップの初期化を行う。リセットされたＤ型フリップフロップの出力端子Ｑは非アクティブ状態に設定される。
【００２６】
第２の制御回路Ｃｏｎ２は、第２の制御回路Ｃｏｎ２の制御を受けるＤ型フリップフロップ（例えばＦＦ２、ＦＦ４、…等）の出力端子Ｑからの出力信号を入力し、Ｄ型フリップフロップの出力端子Ｑがアクティブ状態の場合、非アクティブレベルのシフトクロックＣＬＫＯの入力時に、Ｄ型フリップフロップのリセット信号をアクティブ状態とし、Ｄ型フリップフロップの初期化を行う。
【００２７】
本発明の一実施の形態によれば、シフトレジスタ（ＦＦ１〜ＦＦｎ）のクロックラインの動作周波数を低下させることで、回路の動作周波数の向上を可能とし、低消費電力化を図ることができる。また、クロックラインの動作周波数を低下させることで、低電圧駆動を可能としている。以下、第１、第２の制御回路Ｃｏｎ１、Ｃｏｎ２の構成の一具体例（実施例）に即して説明する。
【実施例】
【００２８】
図２（Ａ）、図２（Ｂ）は、それぞれ、図１の第１、第２の制御回路Ｃｏｎ１と、Ｃｏｎ２の回路構成の一例を示す図である。はじめに、制御回路Ｃｏｎ１について説明する。図２（Ａ）を参照すると、制御回路Ｃｏｎ１は、クロック入力端子ＣＬＫに入力されたクロックを反転するインバータ１１と、データ入力端子Ｄからの信号と、Ｄ型フリップフロップＦＦの出力端子Ｑの出力信号とを入力とするＮＯＲ回路１２と、インバータ１１の出力信号とＤ型フリップフロップの出力端子Ｑの出力信号とを入力とするＮＡＮＤ回路１３と、インバータ１１の出力信号とＮＯＲ回路１２の出力信号とを入力とするＮＯＲ回路１４と、ＮＡＮＤ回路１３の出力信号とリセット信号ＲＥＳＢとを入力とするＮＡＮＤ回路１５とを備え、データ入力端子Ｄからの信号は、制御を受けるＤ型フリップフロップＦＦのデータ入力端子Ｄに入力され、ＮＯＲ回路１４の出力信号は、該Ｄ型フリップフロップＦＦのクロック入力端子Ｃに入力され、ＮＡＮＤ回路１５の出力信号は、Ｄ型フリップフロップＦＦのリセット入力端子Ｒに入力される。なお、図１に示す例では、制御ブロックＣＯＮＴの出力を受ける制御回路Ｃｏｎ１は、データ入力端子Ｄに、転送開始パルスＳＴＰＯ、クロック入力端子ＣにクロックラインからのシフトクロックＣＬＫＯを入力とし、Ｄ型フリップフロップＦＦ１の出力信号Ｑ（出力信号Ｓ１）を帰還入力している。また、Ｄ型フリップフロップＦＦ２の出力信号Ｓ２を受ける制御回路Ｃｏｎ１は、データ入力端子Ｄに信号Ｓ２、クロック入力端子ＣにクロックラインからのシフトクロックＣＬＫＯを入力とし、Ｄ型フリップフロップＦＦの出力信号Ｑ（出力信号Ｓ２）を帰還入力している。
【００２９】
シフトレジスタの初期化時等、リセット信号ＲＥＳＢがロウレベルのとき、Ｄ型フリップフロップＦＦはリセットされる。以下では、リセット信号ＲＥＳＢはハイレベルであるものとする。
【００３０】
図２（Ａ）において、データ入力端子Ｄのレベルがハイレベルであり、Ｄ型フリップフロップＦＦの出力信号Ｑがロウレベルのとき、クロック信号ＣＬＫがロウレベルからハイレベルに遷移すると、インバータ１１の出力はロウレベルとなり、ＮＯＲ回路１２の出力はロウレベルとされ、２入力ともロウレベルとされるＮＯＲ回路１４の出力はハイレベルとなり、Ｄ型フリップフロップＦＦは、データ入力端子Ｄのレベルを、クロック入力端子Ｃのロウレベルからハイレベルへのエッジでサンプルして出力し、Ｄ型フリップフロップＦＦの出力信号Ｑがハイレベルとなる。この状態で、クロック信号ＣＬＫがハイレベルからロウレベルに遷移すると、ＮＡＮＤ回路１３の２入力がともにハイレベルとなり、その出力はロウレベルとなり、ＮＡＮＤ回路１５の出力はロウレベルからハイレベルに遷移する。ＮＡＮＤ回路１５の出力をリセット端子Ｒに入力するＤ型フリップフロップＦＦはリセットされ、出力端子Ｑをロウレベルとする。なお、ＮＯＲ回路１２の出力がロウレベルのとき、クロック信号ＣＬＫのロウレベルからハイレベルへの遷移で、Ｄ型フリップフロップＦＦは、データ入力端子Ｄの信号をサンプル出力する。なお、Ｄ型フリップフロップＦＦの出力信号Ｑがロウレベルであり且つデータ入力端子Ｄに入力されるデータがロウレベルのとき、ＮＯＲ回路１２の出力はハイレベルとされ、シフトクロックの反転信号を受けるＮＯＲ回路１４の出力はロウレベルとされる。すなわち、Ｄ型フリップフロップＦＦの出力信号Ｑがロウレベルで状態を変化させない場合、Ｄ型フリップフロップＦＦへのクロック供給を行わない。
【００３１】
図３（Ａ）は、図２（Ａ）に示した制御回路Ｃｏｎ１とこの制御回路Ｃｏｎ１により制御されるＤ型フリップフロップの動作を説明するための図である。Ｄ型フリップフロップＦＦのデータ入力端子Ｄに入力されるデータのハイレベルを、クロック入力端子Ｃの立ち上がりエッジでサンプルし出力端子Ｑがハイレベルとなり、このとき、クロック入力端子Ｃのロウレベルへの遷移で、Ｄ型フリップフロップのリセット端子Ｒはハイレベルとされてリセットされ、その出力信号Ｑはロウレベルとされる。
【００３２】
次に、制御回路Ｃｏｎ２について説明する。図２（Ｂ）を参照すると、制御回路Ｃｏｎ２は、クロック入力端子ＣＬＫに入力される信号を反転するインバータ２１の出力をさらに反転するインバータ２６を備えているほかは、図２（Ａ）に示した構成と同一とされる。制御回路Ｃｏｎ２は、データ入力端子Ｄに入力される信号をクロック入力端子ＣＬＫのハイレベルからロウレベルへの立ち下がりエッジでサンプルし、Ｄ型フリップフロップＦＦの出力信号Ｑがハイレベルであり、クロック入力端子ＣＬＫのレベルがハイレベルのとき、ＮＡＮＤ回路２３の出力がロウレベルとなって、ＮＡＮＤ回路２５を介してＤ型フリップフロップＦＦのリセット端子Ｒをハイレベルとしリセットする。
【００３３】
図３（Ｂ）は、図２（Ｂ）に示した制御回路Ｃｏｎ２とこの制御回路Ｃｏｎ２により制御されるＤ型フリップフロップの動作を説明するための図である。Ｄ型フリップフロップＦＦのデータ入力端子Ｄに入力されるデータのハイレベルを、クロック入力端子Ｃの立ち下がりエッジでサンプルし出力端子Ｑがハイレベルとなり、このとき、クロック入力端子Ｃのハイレベルへの遷移で、Ｄ型フリップフロップのリセット端子Ｒはハイレベルとされてリセットされ、その出力信号Ｑはロウレベルとされる。
【００３４】
図４は、図１に示した本実施例の動作を示すタイミング図である。データ転送開始パルスＳＴＰが制御ブロックＣＯＮＴに入力されると、制御ブロックＣＯＮＴ内の２分周回路（不図示）が初期化され、シフトレジスタ（ＦＦ１〜ＦＦｎ）に供給するシフトクロックＣＬＫＯの位相が補正される。
【００３５】
入力クロックＣＬＫを２分周されたシフトクロックＣＬＫＯがクロックラインから、シフトレジスタ内の制御回路Ｃｏｎ１、Ｃｏｎ２を介して、フリップフロップＦＦ１〜ＦＦｎに供給され、シフト動作し、フリップフロップＦＦ１〜ＦＦｎは、出力端子Ｑからデータ取り込み信号Ｓ１〜Ｓｎを生成する。
【００３６】
シフトレジスタを構成するフリップフロップＦＦ１〜ＦＦｎは、制御回路Ｃｏｎ１、Ｃｏｎ２によって生成されるリセット信号にて、出力信号Ｓ１〜Ｓｎのパルス幅が制御される。
【００３７】
転送開始パルスＳＴＰにタイミングを合わせて入力されるデータＤｎは、シフトレジスタ（ＦＦ１〜ＦＦｎ）により生成されたデータ取り込み信号Ｓ１〜Ｓｎにより、データレジスタＬＴ１〜ＬＴｎに取り込まれる。
【００３８】
本実施例において、シフトレジスタ（ＦＦ１〜ＦＦｎ）のシフトクロックＣＬＫＯの周波数は、データ転送周波数（クロックＣＬＫの周波数）の１／２とされ、これにより、最大動作周波数が下がる。このため、回路の動作スピードは向上させることができ、低電圧による駆動も可能となる。また、シフトレジスタのクロックラインの動作率が下がることにより消費電力が削減される。
【００３９】
次に、本発明の第２の実施の形態について説明する。図５は、本発明の第２の実施の形態の構成を示す図である。
【００４０】
図５を参照すると、本実施形態では、データラッチＬＴ１〜ＬＴｎを、Ｄ型フリップフロップで構成し、シフトレジスタ（ＦＦ１〜ＦＦｎ）のパルス制御を行っている制御回路Ｃｏｎ１、Ｃｏｎ２を、シフトレジスタ（ＦＦ１〜ＦＦｎ）のクロック入力端子Ｃのアクティブレベルを合わせるためのインバータＩＮＶに変更している。Ｄ型フリップフロップＦＦ１は、クロック入力端子ＣＬＫＯの立ち上がりエッジでデータ入力端子Ｄの信号をサンプルし、Ｄ型フリップフロップＦＦ２は、クロック入力端子ＣＬＫＯの立ち下がりエッジでデータ入力端子Ｄの信号をサンプルする。
【００４１】
データラッチとしてＤ型フリップフロップを用いる場合は、データのビット数に依存して面積は増大するが、Ｄ型フリップフロップの特性上、データ取り込みタイミングが容易となり、動作スピードが向上する。
【００４２】
図６は、図５に示した本発明の第２の実施形態のタイミング動作の一例を説明するための図である。
【００４３】
図６に示すように、データ転送開始パルスＳＴＰが入力されると、制御ブロックＣＯＮＴ内の２分周回路が初期化され、シフトレジスタ（ＦＦ１〜ＦＦｎ）のクロックＣＬＫＯの位相が補正される。すなわち、クロック信号ＣＬＫＯはハイレベルからスタートする。
【００４４】
２分周されたシフトクロックＣＬＫＯにより、シフトレジスタ（ＦＦ１〜ＦＦｎ）がシフト動作し、データ取り込み信号Ｓ１〜Ｓｎを生成する。
【００４５】
シフトレジスタ（ＦＦ１〜ＦＦｎ）のクロックは、インバータＩＮＶにアクティブレベルが保障される。転送開始パルスＳＴＰにタイミングを合わせて入力されるデータＤｎは、シフトレジスタ（ＦＦ１〜ＦＦｎ）により生成されたデータ取り込み信号Ｓ１〜Ｓｎによりデータレジスタ（ＬＴ１〜ＬＴｎ）に取り込まれる。
【００４６】
以上説明したように、本実施例によれば、低電圧駆動、低消費電力化、高動作周波数化を実現可能とし、例えば携帯型の通信機器等に搭載される半導体装置に適用して好適とされる。
【００４７】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で、当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００４８】
【図１】本発明の一実施例の回路構成を示す図である。
【図２】（Ａ）、（Ｂ）は、本発明の一実施例の制御回路Ｃｏｎ１、Ｃｏｎ２の構成例を示す図である。
【図３】（Ａ）、（Ｂ）は、本発明の一実施例の制御回路の動作の一例を示すタイミングチャートである。
【図４】本発明の一実施例の動作の一例を示すタイミングチャートである。
【図５】本発明の他の実施例の回路構成を示す図である。
【図６】本発明の他の実施例の動作の一例を示すタイミングチャートである。
【図７】従来のシリアル／パラレル変換回路の典型的な構成の一例を示す図である。
【図８】図７の回路の動作の一例を示すタイミングチャートである。
【符号の説明】
【００４９】
ＣＯＮＴ  制御ブロック
Ｃｏｎ１、Ｃｏｎ２  制御回路
ＦＦ１、ＦＦ２、ＦＦ３、ＦＦｎ  Ｄ型フリップフロップ
ＩＮＶ  インバータ
ＬＴ１、ＬＴ２、ＬＴ３、ＬＴｎ  ラッチ回路（Ｄ型ラッチ、Ｄ型フリップフロップ
）
１１、２１、２６  インバータ
１２、１４、２２、２４  ＮＯＲ回路
１３、１５、２３、２５  ＮＡＮＤ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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