(57)【要約】【課題】  コンデンサの容量の増加を防止し、製造時のバラツキを低減することができるアンプ回路を提供すること。【解決手段】  本発明にかかるアンプ回路は、アンプ１０１と、スイッチトキャパシタ回路１０３と、コンデンサＣ３と、を備え、スイッチトキャパシタ回路１０３は、実効インピーダンスを規定するコンデンサＣ２を有し、コンデンサＣ３とコンデンサＣ２の容量比が、アンプ回路のアンプ特性を規定し、アンプ回路は、スイッチトキャパシタ回路１０３の実効インピーダンスを低下させる減衰回路１０５をさらに備えるものである。【選択図】  図１
2005333483.tif 000002
【特許請求の範囲】
【請求項１】
演算増幅器と、前記演算増幅器に回路的に接続されたスイッチトキャパシタ回路と、前記演算増幅器に回路的に接続された第１の容量素子と、を備えるアンプ回路であって、
前記スイッチトキャパシタ回路は、前記スイッチトキャパシタ回路の実効インピーダンスを規定する第２の容量素子を有し、
前記第１の容量素子と前記第２の容量素子の容量比が、前記アンプ回路のアンプ特性を規定し、
前記アンプ回路は、前記スイッチトキャパシタ回路の前記実効インピーダンスを低下させる減衰回路をさらに備える、
アンプ回路。
【請求項２】
前記減衰回路は、複数の抵抗素子によって構成された抵抗分割回路である、
請求項１に記載のアンプ回路。
【請求項３】
前記アンプ回路は、フィルタアンプ回路であり、
前記第１の容量素子と前記第２の容量素子の容量比は、前記アンプ特性としてのカットオフ周波数を規定する、
請求項１又は２に記載のアンプ回路。
【請求項４】
前記第１の容量素子と前記第２の容量素子の容量比は、前記アンプ特性としての増幅率を規定する、
請求項１又は２に記載のアンプ回路。
【請求項５】
前記第１の容量素子と前記スイッチトキャパシタ回路は、前記アンプ回路の帰還経路上で並列に接続されている、
請求項１乃至４のいずれかに記載のアンプ回路。
【請求項６】
前記第１の容量素子と前記スイッチトキャパシタ回路は、前記アンプ回路の入力経路上で並列に接続されている、
請求項１乃至４のいずれかに記載のアンプ回路。
【請求項７】
前記第１の容量素子を有する、その他のスイッチトキャパシタ回路をさらに備え、
前記スイッチトキャパシタ回路は、前記アンプ回路の入力経路上に接続され、
前記その他のスイッチトキャパシタ回路は、前記アンプ回路の帰還経路上に接続されている、
請求項１乃至４のいずれかに記載のアンプ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アンプ回路に関し、特に、演算増幅器とスイッチトキャパシタ回路と容量素子を備えるアンプ回路に関する。
【背景技術】
【０００２】
半導体集積回路の多機能化や複雑化に伴って、機能の集約や経済化を達成するため、デジタル回路とアナログ回路にかかわらず様々な回路が同一チップに搭載されるようになってきている。アンプ回路の一例であるスイッチトキャパシタフィルタ回路は、抵抗素子とコンデンサで構成されるＲＣフィルタ回路と等価であるが、実際のＲＣフィルタ回路に比べて、製造プロセスに起因するバラツキの影響が少なく、回路面積も小さくできるため、半導体集積回路に搭載されるアナログフィルタとして広く利用されている。
【０００３】
図５は、従来のスイッチトキャパシタフィルタ回路の構成を示す回路図である。このスイッチトキャパシタフィルタ回路５００は、カットオフ周波数ｆｃよりも低い周波数成分を通し、高い周波数成分を遮断するローパスフィルタである。
【０００４】
スイッチトキャパシタフィルタ回路５００は、図に示されるように、入力信号や帰還信号を増幅するアンプ５０１と、入力信号を減衰させるスイッチトキャパシタ回路５０２と、アンプ５０１の出力信号を帰還するコンデンサＣ５３及びスイッチトキャパシタ回路５０３とから構成されている。
【０００５】
スイッチトキャパシタ回路５０２は、入力信号を充放電するコンデンサＣ５１と、コンデンサＣ５１の充電時にＯＮするスイッチＳＷ５２及びＳＷ５４と、コンデンサＣ５１の放電時にＯＮするＳＷ５１及びＳＷ５３とを有している。スイッチトキャパシタ回路５０３は、スイッチトキャパシタ回路５０２と同様に、アンプ５０１の出力信号を充放電するコンデンサＣ５２と、コンデンサＣ５２の充電時にＯＮするスイッチＳＷ５６及びＳＷ５８と、コンデンサＣ５２の放電時にＯＮするＳＷ５５及びＳＷ５７とを有している。
【０００６】
コンデンサＣ５１は、一端が、スイッチＳＷ５２を介して入力端子ＩＮに接続されるとともに、スイッチＳＷ５１を介して接地され、他端が、スイッチＳＷ５４を介してアンプ５０１の反転入力端子と、コンデンサＣ５３と、スイッチＳＷ５６とに接続されるとともに、スイッチＳＷ５３を介して接地されている。コンデンサＣ５２は、一端が、スイッチＳＷ５６を介してスイッチＳＷ５４と、アンプ５０１の反転入力端子と、コンデンサＣ５３とに接続されるとともに、スイッチＳＷ５５を介して接地され、他端が、スイッチＳＷ５８を介してアンプ５０１の出力端子と、出力端子ＯＵＴと、コンデンサＣ５３とに接続されるとともに、スイッチＳＷ５７を介して接地されている。
【０００７】
コンデンサ５３は、一端が、スイッチＳＷ５４と、アンプ５０１の反転入力端子と、スイッチＳＷ５６とに接続され、他端が、アンプ５０１の出力端子と、出力端子ＯＵＴと、スイッチＳＷ５８とに接続されている。アンプ５０１は、上記のように、反転入力端子が、スイッチＳＷ５４と、コンデンサＣ５３と、スイッチＳＷ５６とに接続され、非反転入力端子が接地され、アンプ５０１の出力端子が、出力端子ＯＵＴと、コンデンサＣ５３と、スイッチＳＷ５８とに接続されている。
【０００８】
また、スイッチＳＷ５１乃至ＳＷ５８は、制御ロジック（不図示）によりクロック信号φ１、φ２が印加されてＯＮ／ＯＦＦされる。図６にクロック信号の波形を示す。図６に示されるように、クロック信号φ１とφ２とは、互いに位相が反転した信号であり、クロック信号φ１がハイレベルの間、クロック信号φ２はローレベルであり、クロック信号φ２がハイレベルの間、クロック信号φ１はローレベルである。クロック信号φ１がハイレベルのとき、スイッチＳＷ５１、ＳＷ５３、ＳＷ５５、ＳＷ５７がＯＮとなり、クロック信号φ２がハイレベルのとき、スイッチＳＷ５２、ＳＷ５４、ＳＷ５６、ＳＷ５８がＯＮとなる。すなわち、スイッチＳＷ５１、ＳＷ５３、ＳＷ５５、ＳＷ５７と、スイッチＳＷ５２、ＳＷ５４、ＳＷ５６、ＳＷ５８とは、クロック信号φ１とφ２の周期で交互にＯＮ／ＯＦＦを繰り返す。
【０００９】
このようなスイッチング動作により、スイッチトキャパシタ回路５０２、５０３は、抵抗の等価回路とみなすことができるので、スイッチトキャパシタフィルタ回路５００は、スイッチトキャパシタ回路５０２、５０３を抵抗と置き換えた１次ローパスフィルタと等価なものとなる。
【００１０】
スイッチトキャパシタフィルタ回路５００の周波数特性を図７に示す。図７は、シミュレーションによりＡＣ解析した結果である。図７において、横軸は周波数を示し、縦軸はゲイン（利得）を示している。図７に示すように、周波数０のときゲインが０ｄＢであり、周波数の増加とともにゲインが下がっている。ゲインが０ｄＢとは、入力信号がそのままのレベルで出力されるということであり、ゲインが−１０ｄＢとは、入力信号に対し１０ｄＢ減衰したレベルの信号が出力されるということである。例えば、カットオフ周波数ｆｃを１ＫＨｚとすると、１ＫＨｚ以上の周波数の信号が減衰されて出力される。図では、周波数１ＫＨｚのときゲインが約−３ｄＢまで減衰する。
【００１１】
また、スイッチＳＷ５１乃至ＳＷ５８に印加されるクロック信号φ１、φ２のクロック周波数をｆｓとすると、スイッチトキャパシタ回路５０３のインピーダンスＲは、次の（１）式で表される。
【００１２】
Ｒ＝１／（ｆｓ・Ｃ５２）                          （１）
この（１）式において、Ｃ５２はコンデンサＣ５２のキャパシタ容量である。そして、スイッチトキャパシタフィルタ回路５００のカットオフ周波数ｆｃは、次の（２）式で表される。
【００１３】
ｆｃ＝（ｆｓ／２π）×（Ｃ５２／Ｃ５３）          （２）
この（２）式において、Ｃ５３はコンデンサＣ５３のキャパシタ容量である。ここで、クロック周波数ｆｓに対しカットオフ周波数ｆｃを小さく設定した場合について考える。例えば、ｆｃ＝１ＫＨｚ、ｆｓ＝１ＭＨｚとして（２）式に代入すると、Ｃ５３とＣ５２の容量比（Ｃ５３／Ｃ５２）は、次の（３）式となる。
【００１４】
Ｃ５３／Ｃ５２＝ｆｓ／（２πｆｃ）≒１５９        （３）
この（３）式より、例えば、Ｃ５２を１ｐＦに選んだ場合、Ｃ５３は１５９ｐＦとなり、半導体集積回路に内蔵するコンデンサの容量としては大きすぎるという問題がある。また、コンデンサＣ５２とＣ５３容量比が大きくなる、すなわち、コンデンサＣ５２とＣ５３の相対比が大きくなると、製造時のバラツキも大きくなるため、カットオフ周波数ｆｃ等のフィルタ特性のバラツキも大きくなるという問題もある。
【００１５】
尚、従来のスイッチトキャパシタフィルタ回路として特許文献１が知られており、従来のスイッチトキャパシタ回路として特許文献２が知られている。
【特許文献１】特開平４−３２６６１５号公報
【特許文献２】特開平２−２１３２１５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
このように、従来のスイッチトキャパシタフィルタ回路等のアンプ回路では、クロック周波数に対してカットオフ周波数が低いローパスフィルタを構成しようとすると、相対比の大きな容量のコンデンサを使用する必要があり、さらに、製造時のバラツキも大きくなるため、フィルタ特性のバラツキも大きくなるという問題点があった。クロック周波数を低くすることにより、コンデンサの容量比は小さくできるが、分周回路を追加する必要が生じたり、また、前段からの折り返しノイズが増加するため、前段にローパスフィルタ回路を追加する必要が生じてしまう。
【００１７】
本発明は、このような問題点を解決するためになされたもので、コンデンサの容量の増加を防止し、製造時のバラツキを低減することができるアンプ回路を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明にかかるアンプ回路は、演算増幅器と、前記演算増幅器に回路的に接続されたスイッチトキャパシタ回路と、前記演算増幅器に回路的に接続された第１の容量素子と、を備えるアンプ回路であって、前記スイッチトキャパシタ回路は、前記スイッチトキャパシタ回路の実効インピーダンスを規定する第２の容量素子を有し、前記第１の容量素子と前記第２の容量素子の容量比が、前記アンプ回路のアンプ特性を規定し、前記アンプ回路は、前記スイッチトキャパシタ回路の前記実効インピーダンスを低下させる減衰回路をさらに備えるものである。これにより、容量素子の容量比を小さくすることができることから、容量素子の容量の増加を防止し、製造時のバラツキを低減することができる。
【００１９】
上述のアンプ回路において、前記減衰回路は、複数の抵抗素子によって構成された抵抗分割回路であってもよい。これにより、さらに、製造時のバラツキを低減することができる。
【００２０】
上述のアンプ回路において、前記アンプ回路は、フィルタアンプ回路であり、前記第１の容量素子と前記第２の容量素子の容量比は、前記アンプ特性としてのカットオフ周波数を規定してもよい。これにより、スイッチトキャパシタ回路のクロック周波数にかかわらず、所望のカットオフ周波数のアンプ回路とすることができる。
【００２１】
上述のアンプ回路において、前記第１の容量素子と前記第２の容量素子の容量比は、前記アンプ特性としての増幅率を規定してもよい。これにより、スイッチトキャパシタ回路のクロック周波数にかかわらず、所望の増幅率のアンプ回路とすることができる。
【００２２】
上述のアンプ回路において、前記第１の容量素子と前記スイッチトキャパシタ回路は、前記アンプ回路の帰還経路上で並列に接続されていてもよい。これにより、ローパスフィルタにおいて、容量素子の容量比を小さくすることができる。
【００２３】
上述のアンプ回路において、前記第１の容量素子と前記スイッチトキャパシタ回路は、前記アンプ回路の入力経路上で並列に接続されていてもよい。これにより、ハイパスフィルタにおいて、容量素子の容量比を小さくすることができる。
【００２４】
上述のアンプ回路において、前記第１の容量素子を有する、その他のスイッチトキャパシタ回路をさらに備え、前記スイッチトキャパシタ回路は、前記アンプ回路の入力経路上に接続され、前記その他のスイッチトキャパシタ回路は、前記アンプ回路の帰還経路上に接続されていてもよい。これにより、帰還増幅器において、容量素子の容量比を小さくすることができる。
【発明の効果】
【００２５】
本発明によれば、コンデンサの容量の増加を防止し、製造時のバラツキを低減することができるアンプ回路を提供すること。
【発明を実施するための最良の形態】
【００２６】
発明の実施の形態１．
図１は、本発明の実施の形態１にかかるスイッチトキャパシタフィルタ回路の構成を示す回路図である。このスイッチトキャパシタフィルタ回路１００は、カットオフ周波数ｆｃよりも低い周波数成分を通し、高い周波数成分を遮断するローパスフィルタである。例えば、スイッチトキャパシタフィルタ回路１００は、アナログ回路の入力段に設けられ、アナログ入力信号の高周波ノイズの除去に用いられる。また、スイッチトキャパシタフィルタ回路１００は、半導体集積回路に内蔵されている。
【００２７】
スイッチトキャパシタフィルタ回路１００は、図に示されるように、入力信号や帰還信号を増幅するアンプ１０１と、入力信号を減衰させる減衰回路１０４及びスイッチトキャパシタ回路１０２と、アンプ１０１の出力を帰還するコンデンサＣ３、スイッチトキャパシタ回路１０３及び減衰回路１０５とから構成されている。
【００２８】
この例では、入力端子ＩＮとアンプ１０１の反転入力端子の間、すなわち入力経路上に、スイッチトキャパシタ回路１０２が接続され、アンプ１０１の反転入力端子とアンプ１０１の出力端子の間、すなわち帰還経路上に、スイッチトキャパシタ回路１０３とコンデンサＣ３が並列に接続されている。
【００２９】
尚、スイッチトキャパシタフィルタ回路１００において、入力端子ＩＮに入力される入力電圧をＶｉｎ、Ｖｉｎが減衰回路１０４によって減衰された電圧をＶｉｎ＿ｔ、アンプ１０１の反転入力端子に入力される電圧をＶｉｎ＿ａ、出力端子ＯＵＴに出力される出力電圧をＶｏｕｔ、Ｖｏｕｔが減衰回路１０５によって減衰された電圧をＶｏｕｔ＿ｔとする。
【００３０】
スイッチトキャパシタ回路１０２は、入力信号を充放電するコンデンサＣ１と、コンデンサＣ１の充放電を制御するスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４とを有している。スイッチトキャパシタ回路１０３は、スイッチトキャパシタ回路１０２と同様に、アンプ１０１の出力信号を充放電するコンデンサＣ２と、コンデンサＣ２の充放電を制御するスイッチＳＷ５、ＳＷ６、ＳＷ７、ＳＷ８とを有している。スイッチトキャパシタ回路１０２、１０３は、クロック信号φ１、φ２によって、抵抗と等価な回路として動作する。
【００３１】
減衰回路１０４は、それぞれの抵抗値の比で入力信号を減衰させる抵抗Ｒ３及び抵抗Ｒ４を有している。減衰回路１０５は、減衰回路１０４と同様に、それぞれの抵抗値の比でアンプ１０１の出力信号を減衰させる抵抗Ｒ１及び抵抗Ｒ２を有している。減衰回路１０４、１０５は、その他の構成により、スイッチトキャパシタ回路１０２、１０３のインピーダンスを小さくしてもよいが、抵抗により構成することが好ましい。特に、この例の構成では、２つの抵抗の比により、スイッチトキャパシタ回路１０２、１０３のインピーダンスを小さくできるため、製造時のバラツキを抑えることができる。
【００３２】
尚、減衰回路１０４において、例えば、抵抗Ｒ３は抵抗Ｒ１と同じ抵抗であり、抵抗Ｒ４は抵抗Ｒ２と同じ抵抗値の抵抗であるが、その他の抵抗値としてもよく、減衰回路１０４によって、入力信号の減衰を調整しアンプ１０１によるゲインを所定の値にできればよい。また、減衰回路１０４を設けずに、スイッチトキャパシタ回路１０２のクロック周波数やコンデンサＣ１の容量によってアンプ１０１のゲインを調整してもよい。
【００３３】
また、スイッチＳＷ１乃至ＳＷ８は、制御ロジック（不図示）によりクロック信号φ１、φ２が印加されてＯＮ／ＯＦＦされる。クロック信号φ１とφ２は、上記の図６と同様であり、互いに位相が反転したクロック信号である。スイッチＳＷ１乃至ＳＷ８は、例えば、ＭＯＳトランジスタであり、ＭＯＳトランジスタのゲートにハイレベルの信号が印加されるとＯＮし、ローレベルの信号が印加されるとＯＦＦする。
【００３４】
抵抗Ｒ１は、一端が入力端子ＩＮに接続され、他端が抵抗Ｒ３と、スイッチＳＷ２とに接続されている。抵抗Ｒ３は、一端が抵抗Ｒ４と、スイッチＳＷ２とに接続され、他端が接地されている。尚、接地の電位レベルは、ＧＮＤ電位に限らず、その他の固定電位でもよい。
【００３５】
スイッチＳＷ２は、一端が抵抗Ｒ３と、抵抗Ｒ４とに接続され、他端がコンデンサＣ１と、スイッチＳＷ１とに接続されている。スイッチＳＷ２は、クロック信号φ２の印加に応じてＯＮ／ＯＦＦされる。すなわち、スイッチＳＷ２は、クロック信号φ２がハイレベルのときＯＮして、抵抗Ｒ３、Ｒ４とコンデンサＣ１とを接続し、クロック信号φ２がローレベルのときＯＦＦして、この接続を切り離す。
【００３６】
スイッチＳＷ１は、一端がスイッチＳＷ２と、コンデンサＣ１とに接続され、他端が接地されている。スイッチＳＷ１は、クロック信号φ１の印加に応じてＯＮ／ＯＦＦされる。すなわち、スイッチＳＷ１は、クロック信号φ１がハイレベルのときＯＮして、コンデンサＣ１と接地電位とを接続し、クロック信号φ１がローレベルのときＯＦＦして、この接続を切り離す。
【００３７】
スイッチＳＷ３は、一端がスイッチＳＷ４と、コンデンサＣ１とに接続され、他端が接地されている。スイッチＳＷ３は、スイッチＳＷ１と同様に、クロック信号φ１の印加に応じてＯＮ／ＯＦＦされる。すなわち、スイッチＳＷ３は、クロック信号φ１がハイレベルのときＯＮして、コンデンサＣ１と接地電位とを接続し、クロック信号φ１がローレベルのときＯＦＦして、この接続を切り離す。
【００３８】
スイッチＳＷ４は、一端がコンデンサＣ１と、スイッチＳＷ３とに接続され、他端がアンプ１０１の反転入力端子と、コンデンサＣ３と、スイッチＳＷ６とに接続されている。スイッチＳＷ４は、スイッチＳＷ２と同様に、クロック信号φ２の印加に応じてＯＮ／ＯＦＦされる。すなわち、スイッチＳＷ４は、クロック信号φ２がハイレベルのときＯＮして、コンデンサＣ１とアンプ１０１の反転入力端子、コンデンサＣ３、スイッチＳＷ６とを接続し、クロック信号φ２がローレベルのときＯＦＦして、この接続を切り離す。
【００３９】
コンデンサＣ１は、一端がスイッチＳＷ１と、スイッチＳＷ２とに接続され、他端がスイッチＳＷ３と、スイッチＳＷ４とに接続されている。クロック信号φ１とφ２により、スイッチＳＷ１及びＳＷ３と、スイッチＳＷ２及びＳＷ４とは、交互にＯＮ／ＯＦＦされるので、クロック信号φ１がハイレベル、クロック信号φ２がローレベルのとき、コンデンサＣ１は、一端がスイッチＳＷ１を介して接地され、他端がスイッチＳＷ３を介して接地されて、コンデンサＣ１に充電されている電荷が放電される。また、クロック信号φ２がハイレベル、クロック信号φ１がローレベルのとき、コンデンサＣ１は、一端がスイッチＳＷ２を介して減衰回路１０４に接続され、他端がスイッチＳＷ４を介してアンプ１０１の反転入力端子、コンデンサＣ３、スイッチ６に接続されて、コンデンサＣ１には、その両端に印加されるの電位差、すなわち、Ｖｉｎ＿ｔとＶｉｎ＿ａの電位差に応じた充電電流が流れ、その電位差に応じた電圧まで充電される。
【００４０】
スイッチＳＷ６は、一端がスイッチＳＷ４と、アンプ１０１の反転入力端子と、コンデンサＣ３とに接続されている。スイッチＳＷ６は、スイッチＳＷ２、ＳＷ４と同様に、クロック信号φ２の印加に応じてＯＮ／ＯＦＦされる。すなわち、スイッチＳＷ６は、クロック信号φ２がハイレベルのときＯＮして、スイッチＳＷ４と、アンプ１０１の反転入力端子、コンデンサＣ３とを接続し、クロック信号φ２がローレベルのときＯＦＦして、この接続を切り離す。
【００４１】
スイッチＳＷ５は、一端がスイッチＳＷ６と、コンデンサＣ２とに接続され、他端が接地されている。スイッチＳＷ５は、スイッチＳＷ１、ＳＷ３と同様に、クロック信号φ１の印加に応じてＯＮ／ＯＦＦされる。すなわち、スイッチＳＷ５は、クロック信号φ１がハイレベルのときＯＮして、コンデンサＣ２と接地電位とを接続し、クロック信号φ１がローレベルのときＯＦＦして、この接続を切り離す。
【００４２】
スイッチＳＷ７は、一端がスイッチＳＷ８と、コンデンサＣ１とに接続され、他端が接地されている。スイッチＳＷ７は、スイッチＳＷ１、ＳＷ３、ＳＷ５と同様に、クロック信号φ１の印加に応じてＯＮ／ＯＦＦされる。すなわち、スイッチＳＷ７は、クロック信号φ１がハイレベルのときＯＮして、コンデンサＣ２と接地電位とを接続し、クロック信号φ１がローレベルのときＯＦＦして、この接続を切り離す。
【００４３】
スイッチＳＷ８は、一端がコンデンサＣ２と、スイッチＳＷ７とに接続され、他端が抵抗Ｒ１と、抵抗Ｒ２とに接続されている。スイッチＳＷ８は、スイッチＳＷ２、ＳＷ４、ＳＷ６と同様に、クロック信号φ２の印加に応じてＯＮ／ＯＦＦされる。すなわち、スイッチＳＷ８は、クロック信号φ２がハイレベルのときＯＮして、コンデンサＣ２と、抵抗Ｒ１、Ｒ２とを接続し、クロック信号φ２がローレベルのときＯＦＦして、この接続を切り離す。
【００４４】
コンデンサＣ２は、一端がスイッチＳＷ６と、スイッチＳＷ５とに接続され、他端がスイッチＳＷ７と、スイッチＳＷ８とに接続されている。コンデンサＣ１と同様に、クロック信号φ１とφ２により、スイッチＳＷ５及びＳＷ７と、スイッチＳＷ６及びＳＷ８とは、交互にＯＮ／ＯＦＦされるので、クロック信号φ１がハイレベル、クロック信号φ２がローレベルのとき、コンデンサＣ２は、一端がスイッチＳＷ５を介して接地され、他端がスイッチＳＷ７を介して接地され、コンデンサＣ２に充電されている電荷が放電される。また、クロック信号φ２がハイレベル、クロック信号φ１がローレベルのとき、コンデンサＣ２は、一端がスイッチＳＷ６を介してスイッチＳＷ４、アンプ１０１の反転入力端子、コンデンサＣ３に接続され、他端がスイッチＳＷ８を介して減衰回路１０５に接続されて、コンデンサＣ２には、その両端に印加される電位差、すなわち、Ｖｉｎ＿ａとＶｏｕｔ＿ｔの電位差に応じた充電電流が流れ、その電位差に応じた電圧まで充電される。
【００４５】
抵抗Ｒ２は、一端がスイッチＳＷ８と、抵抗Ｒ１とに接続され、他端がアンプ１０１の出力端子と、出力端子ＯＵＴと、コンデンサＣ３とに接続されている。抵抗Ｒ１は、一端がスイッチＳＷ８と、抵抗Ｒ２とに接続され、他端が接地されている。
【００４６】
コンデンサ３は、一端がスイッチＳＷ４と、アンプ１０１の反転入力端子と、スイッチＳＷ６とに接続され、他端がアンプ１０１の出力端子と、出力端子ＯＵＴと、抵抗Ｒ２とに接続されている。コンデンサＣ３には、クロック信号φ１、φ２にかかわらず、その両端に印加される電位差、すなわち、Ｖｉｎ＿ａとＶｏｕｔの電位差に応じた充電電流が流れ、その電位差に応じた電圧まで充電される。
【００４７】
アンプ１０１は、上記のように、反転入力端子がスイッチＳＷ４と、コンデンサＣ３と、スイッチＳＷ６とに接続され、非反転入力端子が接地され、アンプ１０１の出力端子が、出力端子ＯＵＴと、コンデンサＣ３と、抵抗Ｒ３とに接続されている。例えば、減衰回路１０４とスイッチトキャパシタ回路１０２によって減衰された入力信号は、アンプ１０１の反転入力端子に入力され、位相が反転した信号が出力端子ＯＵＴからから出力される。
【００４８】
図２に、Ｖｉｎ、Ｖｉｎ＿ｔ、Ｖｏｕｔ＿ｔ、Ｖｏｕｔの波形の例を示す。図２において、横軸は時間を示し、縦軸は電圧を示している。この例では、抵抗Ｒ１と抵抗Ｒ２のインピーダンスの比をＲ１／（Ｒ１＋Ｒ２）＝１／２０としている。例えば、Ｖｉｎの最大値は０．５Ｖであり、このときのＶｉｎ＿ｔは、０．０２５Ｖである。すなわち、Ｖｉｎ＿ｔは、Ｖｉｎに対して１／２０の電圧となる。同様に、Ｖｏｕｔ＿ｔは、Ｖｏｕｔに対して１／２０の電圧となる。
【００４９】
図３に、スイッチトキャパシタフィルタ回路１００の周波数特性を示す。図３は、図７と同様に、シミュレーションによりＡＣ解析した結果である。図３において、横軸は周波数を示し、縦軸はゲインを示している。例えば、カットオフ周波数ｆｃは１ＫＨｚであり、図では、周波数１ＫＨｚのとき、ゲインが約−３ｄＢまで減衰する。すなわち、従来例の図７と同様の特性を示している。このように、減衰回路１０４、１０５を設けても、同様の特性とすることができる。
【００５０】
本実施形態では、スイッチトキャパシタ回路１０３と出力端子ＯＵＴの間に減衰回路１０５を設けることにより、スイッチトキャパシタ回路１０３のインピーダンスＲは、上記の（１）式よりもＲ１／（Ｒ１＋Ｒ２）倍となり、次の（４）式で表される。
【００５１】
Ｒ＝１／（ｆｓ・Ｃ２）×Ｒ１／（Ｒ１＋Ｒ２）      （４）
この（４）式において、ｆｓはクロック信号φ１、φ２のクロック周波数、Ｃ２はコンデンサＣ２のキャパシタ容量、Ｒ１及びＲ２は、抵抗Ｒ１及び抵抗Ｒ２のインピーダンスである。そして、スイッチトキャパシタフィルタ回路１００のカットオフ周波数ｆｃは、次の（５）式で表される。
【００５２】
ｆｃ＝（ｆｓ／２π）×（Ｃ２／Ｃ３）×Ｒ１／（Ｒ１＋Ｒ２）      （５）
この（５）式において、Ｃ３はコンデンサＣ３のキャパシタ容量である。例えば、Ｒ１／（Ｒ１＋Ｒ２）を１／２０として、（５）式に代入すると、カットオフ周波数ｆｃは次の（６）式となる。
【００５３】
ｆｃ＝（ｆｓ／２π）×（Ｃ２／Ｃ３）×１／２０      （６）
さらに、クロック周波数ｆｓに対しカットオフ周波数ｆｃを小さく設定した場合について考える。例えば、ｆｃ＝１ＫＨｚ、ｆｓ＝１ＭＨｚとして（６）式に代入すると、Ｃ３とＣ２の容量比（Ｃ３／Ｃ２）は、次の（７）式となる。
【００５４】
Ｃ３／Ｃ２＝ｆｓ／（２０・２πｆｃ）≒８．０        （７）
この（７）式より、従来例の（３）式と比べて、容量比を１／２０に小さくすることができる。また、（７）式より、例えば、Ｃ２を１ｐＦに選んだ場合、Ｃ３は８ｐＦとなり、従来例の（３）式と比べて、１／２０の容量で実現することが可能となる。
【００５５】
このような構成により、ローパスフィルタにおいて、スイッチトキャパシタ回路に減衰回路を追加したことにより、スイッチトキャパシタ回路の等価的なインピーダンスを小さくすることができるため、容量の相対比を圧縮することができ、特性のバラツキを低減することができる。さらに、相対比が小さいため、半導体集積回路に内蔵する容量を小さくでき、チップサイズを縮小することができる。
【００５６】
発明の実施の形態２．
図４は、本発明の実施の形態２にかかるスイッチトキャパシタフィルタ回路の構成を示す回路図である。図４において、図１と同一の符号を付されたものは同様の要素を示している。このスイッチトキャパシタフィルタ回路１００は、カットオフ周波数ｆｃよりも高い周波数成分を通し、低い周波数成分を遮断するハイパスフィルタである。スイッチトキャパシタフィルタ回路１００は、図１と異なり、コンデンサＣ３が、減衰回路１０４とスイッチトキャパシタ回路１０２に並列に接続されている。すなわち、コンデンサＣ３は、一端が入力端子ＩＮに接続され、他端がスイッチＳＷ４と、アンプ１０１の反転入力端子と、スイッチＳＷ６とに接続されている。
【００５７】
この例では、入力端子ＩＮとアンプ１０１の反転入力端子の間、すなわち入力経路上に、スイッチトキャパシタ回路１０２とコンデンサＣ３が並列に接続され、アンプ１０１の反転入力端子とアンプ１０１の出力端子の間、すなわち帰還経路上に、スイッチトキャパシタ回路１０３が接続されている。尚、この例では、減衰回路１０５が設けられていないが、図１における減衰回路１０４と同様に、ゲイン調整のために設けてもよい。
【００５８】
本実施形態では、スイッチトキャパシタ回路１０２と入力端子ＩＮの間に減衰回路１０４を設けることにより、スイッチトキャパシタ回路１０２のインピーダンスＲは、上記の（４）式と同様に、次の（８）式で表される。
【００５９】
Ｒ＝１／（ｆｓ・Ｃ１）×Ｒ３／（Ｒ３＋Ｒ４）      （８）
そして、スイッチトキャパシタフィルタ回路１００のカットオフ周波数ｆｃは、上記の（５）式と同様に、次の（９）式で表される。
【００６０】
ｆｃ＝（ｆｓ／２π）×（Ｃ１／Ｃ３）×Ｒ３／（Ｒ３＋Ｒ４）      （９）
例えば、Ｒ３／（Ｒ３＋Ｒ４）を１／２０として、（９）式に代入すると、カットオフ周波数ｆｃは上記の（６）式と同様に次の（１０）式となる。
【００６１】
ｆｃ＝（ｆｓ／２π）×（Ｃ１／Ｃ３）×１／２０      （１０）
さらに、上記の（７）式と同様に、ｆｃ＝１ＫＨｚ、ｆｓ＝１ＭＨｚとして（１０）式に代入すると、Ｃ３とＣ１の容量比（Ｃ３／Ｃ１）は、次の（１１）式となる。
【００６２】
Ｃ３／Ｃ１＝ｆｓ／（２０・２πｆｃ）≒８．０        （１１）
この（１１）式より、図４の構成のハイパスフィルタにおいても、図１の構成のローパスフィルタと同様に、容量比を小さくすることができ、さらに、コンデンサの容量も小さくすることができる。また、図１と図４の構成を組み合わせて、バンドパスフィルタを構成し、２つのカットオフ周波数を規定するコンデンサについても同様の効果を得ることができる。
【００６３】
その他の発明の実施の形態．
上述の例では、スイッチトキャパシタフィルタ回路について説明したが、これに限らず、スイッチトキャパシタ回路を有するその他の回路としてもよい。特に、スイッチトキャパシタ回路のコンデンサとその他のコンデンサにより、カットオフ周波数やゲイン等のアンプ特性が規定される構成に本発明を適用することができる。
【００６４】
例えば、増幅器の場合、ゲイン（増幅率）を規定するコンデンサについて同様の効果を得ることができる。例えば、図１の構成において、コンデンサＣ３を設けない場合、反転増幅器となる。この場合、２つのスイッチトキャパシタ回路のコンデンサの容量比によってゲインが規定され、減衰回路によって、この容量比を小さくし、コンデンサの容量を小さくすることができる。
【図面の簡単な説明】
【００６５】
【図１】本発明にかかるスイッチトキャパシタフィルタ回路の構成を示す回路図である。
【図２】本発明にかかるスイッチトキャパシタフィルタ回路の入出力信号の波形を示すグラフである。
【図３】本発明にかかるスイッチトキャパシタフィルタ回路の特性を示すグラフである。
【図４】本発明にかかるスイッチトキャパシタフィルタ回路の構成を示す回路図である。
【図５】従来のスイッチトキャパシタフィルタ回路の構成を示す回路図である。
【図６】スイッチトキャパシタフィルタ回路に印加されるクロック信号の波形を示す図である。
【図７】従来のスイッチトキャパシタフィルタ回路の特性を示すグラフである。
【符号の説明】
【００６６】
１００  スイッチトキャパシタフィルタ回路
１０１  アンプ
１０２、１０３  スイッチトキャパシタ回路
１０４、１０５  減衰回路
Ｃ１〜Ｃ３  コンデンサ
ＳＷ１〜ＳＷ８  スイッチ
Ｒ１〜Ｒ４  抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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