(57)【要約】      （修正有）【課題】  有効フィールド酸化膜の高さを調節することによって、フィールド酸化膜を保護するためのバリア膜の段差を除去できるフラッシュ素子の製造方法を提供する。【解決手段】  半導体基板10上にトンネル酸化膜20、第１導電膜30及びハードマスク膜を順次形成するステップと、前記ハードマスク膜、前記第１導電膜、前記トンネル酸化膜及び前記半導体基板をエッチングしてトレンチを形成した後、前記トレンチをフィールド酸化膜で埋め込んで平坦化するステップと、前記ハードマスク膜を除去して素子分離膜を形成するステップと、第２導電膜60を蒸着し、パターニングしてフローティングゲート電極を形成するステップと、全体構造上に誘電体膜70、第３導電膜80及び金属膜90を蒸着した後、エッチングしてフラッシュ素子用ゲート電極を形成するステップと、イオン注入工程を行ってソースドレインを形成するステップと、所定のエッチング工程を行って前記突出された素子分離膜の一部をエッチングするステップと、全体構造上にバリア膜110を形成するステップとを備える。【選択図】図４
2005183916.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にトンネル酸化膜、第１導電膜及びハードマスク膜を順次形成するステップと、
前記ハードマスク膜、前記第１導電膜、前記トンネル酸化膜及び前記半導体基板をエッチングしてトレンチを形成した後、前記トレンチをフィールド酸化膜で埋め込んで平坦化するステップと、
前記ハードマスク膜を除去して前記半導体基板よりも所定の高さだけ高く突出されている素子分離膜を形成するステップと、
全体構造上に第２導電膜を蒸着し、パターニングしてフローティングゲート電極を形成するステップと、
全体構造上に誘電体膜、第３導電膜及び金属膜を蒸着した後、前記金属膜、前記第３導電膜、前記誘電体膜及び前記フローティングゲート電極をエッチングしてフラッシュ素子用ゲート電極を形成するステップと、
イオン注入工程を行ってソースドレインを形成するステップと、
所定のエッチング工程を行って前記突出された素子分離膜の一部をエッチングするステップと、
全体構造上に前記素子分離膜を保護するためのバリア膜を形成するステップとを備えることを特徴とするフラッシュ素子の製造方法。
【請求項２】
前記バリア膜を形成するステップの後、
全体構造上に第１層間絶縁膜を形成してから、前記第１層間絶縁膜及び前記バリア膜をパターニングしてソースラインコンタクトを形成するステップと、
前記ソースラインコンタクトを金属膜で埋め込んで平坦化してソースラインプラグを形成するステップと、
全体構造上に第２層間絶縁膜を形成した後、前記第２層間絶縁膜、前記第１層間絶縁膜及び前記バリア膜をパターニングしてドレインコンタクトを形成するステップと、
前記ドレインコンタクトを金属膜で埋め込んで平坦化してドレインコンタクトプラグを形成するステップと
を備えることを特徴とする請求項１に記載のフラッシュ素子の製造方法。
【請求項３】
前記エッチング工程はディップ式または枚葉式のスピンエッチャーを用い、５０:１ないし３００:１比率のＨＦ及び/またはＢＯＥ水溶液を用いて２００ないし８００Å厚さの前記素子分離膜を除去することを特徴とする請求項１に記載のフラッシュ素子の製造方法。
【請求項４】
所定のエッチング工程を行って前記突出された素子分離膜の一部をエッチングするステップは、
セル領域をオープンする感光膜パターンを形成するステップと、
エッチング液槽と硫酸/過水槽を連続的に配置して1つの装置で前記素子分離膜と前記感光膜パターンを除去し、４００ないし７００Å厚さの前記素子分離膜を除去するステップと
を備えることを特徴とする請求項１に記載のフラッシュ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はフラッシュ素子の製造方法に関し、特にフラッシュ素子の有効フィールド酸化膜の高さを調節する方法に関する。
【背景技術】
【０００２】
通常、フラッシュ素子は素子分離膜を形成した後に一連のイオン注入工程を行ってからゲート酸化膜とゲート電極を形成するＤＲＡＭとは異なり、ウェーハ上にイオン注入工程を行った後にゲート酸化膜と第１ポリシリコン膜を形成してから、これをパターニングして素子分離膜を形成する。このとき、有効フィールド酸化膜(Ｅｆｆｅｃｔｉｖｅ ＦＯＸ Ｈｉｇｈｔ；以下、ＥＦＴと称す)を常に第１ポリシリコン膜よりも高く維持しなければならないため、ＤＲＡＭに比べて高いＥＦＴを維持することになる。
【０００３】
図１及び図２は、従来の問題点を説明するためのＳＥＭ写真である。
【０００４】
図１及び図２を参照すると、デュアルゲートを用いるＮＡＮＤフラッシュ素子の場合、周辺回路領域の高電圧素子用ゲート絶縁膜(約３５０Å)を基準にＥＦＴを維持しなければならないため、トンネル酸化膜(約８０Å)が形成された領域はその差である約２７０Åより高く維持される。上述した理由からセル地域のＥＦＴはＤＲＡＭに比べて５７０ないし７７０Å程度高く維持される(図１(a)及び図１(b)参照)。
【０００５】
層間絶縁膜を蒸着する前にコンタクトのミスアライメントによる素子分離膜の損傷を防止するために、フィールド酸化膜、バリア窒化膜を形成する。このような、バリア窒化膜はＥＦＴが高くなった段差部でさらに厚く蒸着される効果が発生する(図２(a)参照)。これにより、後続する工程を通してソースラインコンタクトとドレインコンタクトを形成する場合、コンタクト下部のバリア窒化膜が簡単に除去できないコンタクトノットオープン(Ｃｏｎｔａｃｔ Ｎｏｔ-Ｏｐｅｎ)現象が発生する(図２(b)参照)。もちろん、これを解決するためにコンタクトのエッチング時にエッチングターゲットを高くしなければならないが、これはコンタクト下部のシリコン基板の損傷増大や、感光膜パターンのマージン不足による上部の損傷という問題がさらに発生する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記した従来技術の問題点に鑑みてなされたものであって、その目的とするところは、有効フィールド酸化膜の高さを調節することによって、フィールド酸化膜を保護するためのバリア膜の段差を除去できるフラッシュ素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明に係るフラッシュ素子の製造方法は、半導体基板上にトンネル酸化膜、第１導電膜及びハードマスク膜を順次形成するステップと、前記ハードマスク膜、前記第１導電膜、前記トンネル酸化膜及び前記半導体基板をエッチングしてトレンチを形成した後、前記トレンチをフィールド酸化膜で埋め込んで平坦化するステップと、前記ハードマスク膜を除去して前記半導体基板よりも所定の高さだけ高く突出されている素子分離膜を形成するステップと、全体構造上に第２導電膜を蒸着し、パターニングしてフローティングゲート電極を形成するステップと、全体構造上に誘電体膜、第３導電膜及び金属膜を蒸着した後、前記金属膜、前記第３導電膜、前記誘電体膜及び前記フローティングゲート電極をエッチングしてフラッシュ素子用ゲート電極を形成するステップと、イオン注入工程を行ってソースドレインを形成するステップと、所定のエッチング工程を行って前記突出された素子分離膜の一部をエッチングするステップと、全体構造上に前記素子分離膜を保護するためのバリア膜を形成するステップとを備える。
【０００８】
好ましくは、前記バリア膜を形成するステップの後、全体構造上に第１層間絶縁膜を形成してから、前記第１層間絶縁膜及び前記バリア膜をパターニングしてソースラインコンタクトを形成するステップと、前記ソースラインコンタクトを金属膜で埋め込んで平坦化してソースラインプラグを形成するステップと、全体構造上に第２層間絶縁膜を形成した後、前記第２層間絶縁膜、前記第１層間絶縁膜及び前記バリア膜をパターニングしてドレインコンタクトを形成するステップと、前記ドレインコンタクトを金属膜で埋め込んで平坦化してドレインコンタクトプラグを形成するステップとを備える。
【０００９】
好ましくは、前記エッチング工程はディップ式または枚葉式のスピンエッチャーを用い、５０:１ないし３００:１比率のＨＦ及び/またはＢＯＥ水溶液を用いて２００ないし８００Å厚さの前記素子分離膜を除去するすることができる。
【００１０】
好ましくは、所定のエッチング工程を行って前記突出された素子分離膜の一部をエッチングするステップは、セル領域をオープンする感光膜パターンを形成するステップと、エッチング液槽と硫酸/過水槽を連続的に配置して1つの装置で前記素子分離膜と前記感光膜パターンを除去し、４００ないし７００Å厚さの前記素子分離膜を除去するステップとを備えることができる。
【発明の効果】
【００１１】
本発明によれば、フラッシュ素子のゲート電極を形成した後に所定のエッチング工程を通して素子分離膜の有効フィールド酸化膜の高さを低減させることによって、素子分離膜を保護するためのバリア膜の段差を低減できる、という効果を奏する。
【００１２】
また、本発明はバリア膜の段差を低減することによって、ソースラインコンタクト及びドレインコンタクトの形成時にバリア膜の段差によるコンタクトがオープンされない現象を防止できる効果を有する。
【００１３】
さらに、セル領域のみをオープンするマスクを用いてエッチングを十分行うことで、素子分離膜の有効フィールド酸化膜の高さを十分低減できる。
【発明を実施するための最良の形態】
【００１４】
以下、添付する図面を参照して本発明の実施の形態をより詳細に説明する。尚、図における同一要素には同一符号を付している。
【００１５】
図３及び図４は、本発明に係るフラッシュ素子の製造方法を説明するための断面図である。
【００１６】
図３(a)を参照すると、半導体基板１０にウェルとしきい電圧を調節するためのイオン注入を行ってウェルとしきい電圧調節イオン層(図示せず)を形成する。ウェルはトリプルウェル、Ｎウェル及びＰウェルを形成することが好ましい。前記ウェルとしきい電圧調節イオン層が形成された半導体基板１０上にトンネル酸化膜２０、第１導電膜３０及びハードマスク膜４０を形成する。
【００１７】
トンネル酸化膜２０の蒸着前にＨ2ＯとＨＦとの混合比率が５０:１であるＤＨＦ(Ｄｉｌｕｔｅ ＨＦ)とＮＨ4ＯＨ、Ｈ2Ｏ2及びＨ2ＯからなるＳＣ-１(Ｓｔａｎｄａｒｄ Ｃｌｅａｎｉｎｇ-１)を用いるか、ＮＨ4ＦとＨＦとの混合比率が１００:１ないし３００:１であるＢＯＥ(Ｂｕｆｆｅｒｅｄ Ｏｘｉｄｅ Ｅｔｃｈ)とＮＨ4ＯＨ、Ｈ2Ｏ2及びＨ2ＯからなるＳＣ-１を用いて前処理洗浄工程を行うことができる。
【００１８】
トンネル酸化膜２０を乾式または湿式酸化方式で７５０ないし８５０℃の温度で７０ないし１００Åの厚さに形成することが好ましい。
【００１９】
第１導電膜３０は後続する工程を通してフローティングゲートの一部として用いられるポリシリコン膜を用いることが好ましい。第１導電膜３０は化学気相蒸着(Ｃｈｅｒｍｉｃａｌ Ｖａｐｅｒ Ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ)、低圧化学気相蒸着(Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ；ＬＰＣＶＤ)、プラズマ化学気相成長(Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ；ＰＥＣＶＤ)または常圧気相成長(Ａｔｍｏｓｐｈｅｒｉｃ Ｐｒｅｓｓｕｒｅ ＣＶＤ；ＡＰＣＶＤ)の方式で３００ないし５００Åの厚さでドーピングされるか、ドーピングされないポリシリコン膜を形成することが好ましい。
【００２０】
ハードマスク膜４０は窒化膜系の物質膜を用いて後続するトレンチのエッチング時に下部の構造物を保護するようにすることが好ましい。ハードマスク膜４０は、ＬＰ-ＣＶＤ法で厚さ９００ないし１２００Åの窒化膜を形成することが好ましい。ハードマスク膜４０としてＳｉＯＮ膜を用いることもできる。
【００２１】
図３(c)及び図４(a)を参照すると、素子分離用トレンチを形成するための感光膜パターン(図示せず)を形成した後に前記感光膜パターンをエッチングマスクとするエッチング工程を行ってハードマスク膜４０、導電膜３０、トンネル酸化膜２０及び半導体基板１０を順次エッチングして素子分離用トレンチ(図示せず)を形成する。
【００２２】
所定のストリップ工程を通して感光膜パターンを除去した後、トレンチ側壁のエッチングダメージを補償するために、側壁酸化工程を行う。全体構造上にフィールド酸化膜を蒸着した後にハードマスク膜４０を停止膜とする平坦化工程を行って、ハードマスク膜４０を除去し、素子分離膜５０を形成する。
【００２３】
フィールド酸化膜はトレンチが形成された全体構造の上部に後続する平坦化工程のマージンを考慮して厚さ４０００ないし６０００ÅのＨＤＰ酸化膜を蒸着し、トレンチ内部に空いた空間が形成されないように埋め込むことが好ましい。平坦化工程はハードマスク膜４０を停止膜とする化学機械的研磨(Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ)を行うことが好ましい。ストリップ工程はリン酸(Ｈ3ＰＯ4)水溶液を用いて残留するハードマスク膜４０を除去することが好ましい。
【００２４】
上述した平坦化工程を通して形成された素子分離膜５０は半導体基板１０の表面を基準に所定の高さだけ突出される(図１(b)のＥＦＴ１参照)。このような素子分離膜５０の突出した高さは、有効フィールド酸化膜の高さ(ＥＦＴ)をいう。
【００２５】
図４(a)を参照すると、全体構造上に第２導電膜６０を形成した後、第２導電膜６０をパターニングして第１及び第２導電膜(３０及び６０)からなるフローティングゲート電極を形成する。全体構造上に誘電体膜７０及びコントロールゲート電極用の第３導電膜８０、金属膜９０、ゲートパターニング膜１００を形成する。パターニング工程を行った後にゲートパターニング膜１００、金属膜９０、第３導電膜８０及び誘電体膜７０をエッチングしてコントロールゲート電極を形成し、引き続きフローティングゲート電極を孤立させて、フローティングゲート電極及びコントロールゲート電極からなるフラッシュ素子のゲート電極を形成する。
【００２６】
第２導電膜６０は第１導電膜３０と同一なポリシリコン膜を形成することが好ましい。
【００２７】
フローティングゲート電極は第２導電膜６０を形成した後に窒化膜(図示せず）を順次蒸着する。窒化膜上にフローティングゲート電極を形成するための感光膜パターン(図示せず)を形成した後、前記感光膜パターンをエッチングマスクとするエッチング工程を行って窒化膜及び第２導電膜６０をエッチングする。また、窒化膜の形成後、下部反射防止膜(図示せず)を塗布することもできる。所定のエッチング工程を通して窒化膜を除去する。
【００２８】
全体構造上部にＯＮＯ構造の誘電体膜７０を形成する。第３導電膜８０として第１及び第２導電膜(３０及び６０)と同一なポリシリコン膜を用いることが好ましい。また、金属膜９０としてタングステンシリサイド膜またはタングステン膜を用いることが好ましい。ゲートパターニング膜１００Ｔとしては窒化膜系の物質膜を用いることが好ましい。
【００２９】
前記で、ゲートパターニング膜１００上に感光膜パターンを形成した後、ゲートパターニング膜１００をパターニングする。パターニングされるゲートパターニング膜をエッチングマスクとするゲートエッチング工程を行って金属膜９０、第３導電膜８０及び誘電体膜７０をパターニングし、コントロールゲート電極を形成することが好ましい。引き続き、エッチングを行って第２導電膜６０をエッチングしてフローティングゲート電極を孤立させ、フラッシュ素子のゲート電極を形成する。
【００３０】
その後、所定のイオン注入工程を行ってソースドレイン(図示せず)を形成することもできる。また、ゲートエッチングによる損傷を補償するためのゲート側壁酸化工程を行うこともできる。
【００３１】
図５(a)は本発明に係るバリア膜の形成後のＳＥＭ写真である。
【００３２】
図５(b)は本発明に係るソースラインコンタクトの形成後のＳＥＭ写真である。
【００３３】
図４(b)、図５(a)及び図５(b)を参照すると、所定のエッチング工程を通して突出された素子分離膜５０の一部をエッチングする。その後、コンタクト形成の工程時に素子分離膜５０を保護するためのバリア膜１１０を形成する。突出した素子分離膜５０のエッチングを通して活性領域と素子分離領域との間の段差を低減することができ、これにより段差のないバリア膜１１０を形成できる。
【００３４】
上述したように、素子分離膜５０のＥＦＴは周辺回路領域の高電圧素子用ゲート酸化膜の高さを考慮して、約２００ないし８００Åになる。セル地域のＥＦＴは約２７０Å高く形成されるため、テック(Ｔｅｃｈ)によってコンタクトがオープンされない形状に影響しない厚さだけ素子分離膜５０を除去することが好ましい。エッチング工程のターゲットを約２００ないし８００Åにして突出された素子分離膜５０の領域を除去することが好ましい。また、湿式エッチング工程は第２導電膜６０の一部の領域が素子分離膜５０の上部にかかっている形で形成されるため、フラッシュ素子用ゲート電極の形成後に突出された素子分離膜５０を除去することが効果的である。
【００３５】
また、周辺回路の素子とともに形成される場合、デュアル構造のゲート酸化膜を形成するようになる。デュアル構造のゲート酸化膜はその厚さの差異のため、本発明に適用する場合、セル地域をオープンするマスクを用いた後、湿式エッチング工程を行うことが好ましい。
【００３６】
もし、セル地域をオープンするマスクを用いてセル領域のみを湿式エッチングする場合は、約４００ないし７００Å厚さの素子分離膜５０の除去をエッチングターゲットにして巧みなエッチングを行うことが好ましい。また、セル地域をオープンするマスクを利用しない場合は、高電圧素子用ゲート酸化膜を考慮して２００ないし４００Å厚さの素子分離膜５０の除去をエッチングターゲットにして湿式エッチングを行うことが好ましい。
【００３７】
エッチング工程は酸化膜エッチング液(Ｏｘｉｄｅ Ｅｔｃｈａｎｔ)であるＨＦ及び/またはＢＯＥ水溶液を用いることが好ましい。エッチング工程はディップ式(Ｄｉｐ Ｔｙｐｅ)または枚葉式(Ｓｉｎｇｌｅ Ｗａｆｅｒ Ｔｙｐｅ)のスピンエッチャー(Ｓｐｉｎ Ｅｔｃｈｅｒ)を用いることが効果的である。ディップ式ではウェーハの上部が化学薬品に先に浸かり、相対的に下部よりもエッチング時間が長くなり、酸化膜エッチング率が高い場合には、ウェーハ内のＥＦＴを均一に制御することが不利であり、低く過ぎると進行時間が長くなるため、こういうことを考慮して化学薬品と水との希釈比率を５０:１ないし３００:１にすることが好ましい。
【００３８】
もし、セル領域をオープンするマスクを感光膜パターンを用いて形成する場合は、エッチング液槽(Ｅｔｃｈａｎｔ Ｂａｔｈ)と硫酸/過水槽を連続的に配置して１つの装置で湿式エッチングを行って、感光膜ストリップ工程を連続的に行うことが好ましい。
【００３９】
バリア膜１１０として窒化膜系の物質膜を全体構造上に形成して素子分離膜５０を保護することが好ましい。
【００４０】
全体構造上に下部構造を保護し、層間の電気的絶縁のための第１層間絶縁膜(図示せず)を形成した後、所定のパターニング工程を行って第１層間絶縁膜及びバリア膜１１０を除去してソースラインを形成するためのコンタクト(図示せず)を形成する。このとき、素子分離膜５０によるバリア膜１１０の段差がなくなってコンタクト領域がオープンされない現象を防止できる。前記コンタクトを導電性膜で埋め込んで平坦化してソースラインプラグ(図示せず)を形成した後、全体構造上に第２層間絶縁膜(図示せず)を形成する。第２層間絶縁膜、第１層間絶縁膜及びバリア膜１１０をパターニングしてコンタクトプラグ(図示せず)を形成する。このとき、下部のバリア膜は段差なしに形成されるため、コンタクト領域がオープンされない現象を防止できる。上記のソースラインコンタクト、ドレインコンタクト形成のためのエッチング時に充分なエッチングマージンを確保でき、下部の半導体基板が損傷される現象を防止できる。
【００４１】
尚、本発明は、上記した本実施の形態に限られるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更して実施することが可能である。
【図面の簡単な説明】
【００４２】
【図１】(a)は従来の問題点を説明するためのＳＥＭ写真である。(b)は従来の問題点を説明するためのＳＥＭ写真である。
【図２】(a)は従来の問題点を説明するためのＳＥＭ写真である。(b)は従来の問題点を説明するためのＳＥＭ写真である。
【図３】(a)は本発明に係るフラッシュ素子の製造方法を説明するための断面図である。(b)は本発明に係るフラッシュ素子の製造方法を説明するための断面図である。(c)は本発明に係るフラッシュ素子の製造方法を説明するための断面図である。
【図４】(a)は本発明に係るフラッシュ素子の製造方法を説明するための断面図である。(b)は本発明に係るフラッシュ素子の製造方法を説明するための断面図である。
【図５】(a)は本発明に係るバリア膜の形成後のＳＥＭ写真である。(b)は本発明に係るソースラインコンタクトの形成後のＳＥＭ写真である。
【符号の説明】
【００４３】
１０      半導体基板
２０      トンネル酸化膜
３０、６０、８０      導電膜
４０      ハードマスク膜
５０      素子分離膜
７０      誘電体膜
９０      金属膜
１００      ゲートパターニング膜
１１０      バリア膜
【図３】
2005183916.tif 000003
【図４】
2005183916.tif 000004
【図１】
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【図２】
2005183916.tif 000006
【図５】
2005183916.tif 000007