(57)【要約】【課題】  バッファメモリの残量に対応して受信側機器におけるクロック信号の周波数を制御する。【解決手段】  受信部１の出力側に、デジタル信号を記憶するためのバッファメモリ２を設け、その出力側に、Ｄ／Ａ変換器３および出力機器４を順次接続する。バッファメモリ２およびＤ／Ａ変換器３にＰＬＬ回路５を接続する。ＰＬＬ回路５からのクロック信号を、バッファメモリ２からの読み出し時や、Ｄ／Ａ変換器３のアナログ変換時における基準クロックとして使用する。バッファメモリ２に残量監視部６を設け、この残量監視部６に前記ＰＬＬ回路５で生成するクロック信号の周波数を設定する周波数制御部７を接続する。残量監視部６は、バッファメモリの記憶容量の１／２を閾値としてハーフフラグＨＦをオン・オフする。周波数制御部７は、ハーフフラグＨＦのオン・オフを検出して、前記ＰＬＬ回路５に対して周波数の増減指令を出力する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
デジタル信号の受信手段と、
この受信手段により受信されたデジタル信号を記憶するバッファメモリと、
前記バッファメモリに対して読み出し用クロック信号を供給するクロック信号生成手段と、
前記バッファメモリの残量を監視してメモリ残量に対応した残量検出信号を出力する残量監視手段と、
前記残量監視手段からの残量検出信号に応じて前記クロック信号の周波数を増減させるための制御信号を前記クロック信号生成手段に対して出力する周波数制御手段とを備えていることを特徴とするデジタル信号処理装置。
【請求項２】
前記残量監視手段が、バッファメモリ残量の一定量を閾値とし、この閾値を超えたか否かを検出し、その検出結果を制御信号として前記周波数制御手段に出力するものであり、
前記周波数制御手段は、前記制御信号を所定時間ごとに受信し、その制御信号に基づいてクロック信号の周波数を所定時間ごとに所定の幅で増減することを特徴とする請求項１記載のデジタル信号処理装置。
【請求項３】
前記周波数制御手段は、前記周波数制御手段は、前記制御信号を所定時間ごとに受信し、その制御信号に基づいてクロック信号の周波数を所定時間ごとに所定の幅で増減させる第１の周波数制御処理と、
前記第１の周波数制御処理により周波数の増減が所定の幅に収まった場合に、前記制御信号に基づいてクロック信号の周波数を所定時間ごとに前記第１の周波数制御処理よりも狭い幅で増減させる第２の周波数制御処理を行なうように構成されていることを特徴とする請求項１または請求項２記載のデジタル信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル信号処理装置に関するものであって、特に、無線その他の通信により受信した音声、画像などのデジタル信号をバッファメモリ内に書き込み、バッファメモリの残量に応じて読み出しクロック信号を制御することにより、バッファメモリのオーバーフローやアンダーフローを解消したデジタル信号処理装置に係る。
【背景技術】
【０００２】
デジタル通信などにより受信したデータを受信側の機器で再生するには、受信側の機器において再生用のクロック信号が必要となる。無線通信の場合、このクロック信号は、デジタル信号の搬送波（キャリア）から復調するのが一般的である。すなわち、キャリアから復調したクロック信号を受信側の機器の各部に引き回して同期回路を構成し、この同期回路を利用して受信したデジタル信号を再生している。
【０００３】
ところが、キャリアからクロック信号を復調する従来技術においては、キャリアが複数ある場合や分波した場合には、どのキャリアからクロック信号を復調するかが問題となり、適切なクロック信号を得られない問題が生じる。また、キャリアに対するノイズがクロック信号の復調に悪影響を与えることから、放射電磁界強度等のノイズ対策を考慮した回路構成としなければならず、装置の設計上の制約になる。
【０００４】
このようなことから、無線通信においても、受信側の機器そのものに再生用のクロック信号発生手段を設けて、キャリアの復調によるクロック信号生成時に発生した問題点を解消する提案がなされている。たとえば、特許文献１は、このような受信側機器にクロック信号発生手段を設けた信号処理装置の一例を示すものである。
【０００５】
【特許文献１】特開２００２−２９０９２１号公報
【０００６】
すなわち、この特許文献１の装置は、図４に示すように、例えば、ＣＤプレーヤなどのデジタルオーディオ信号を送信する送信機器１００と、この送信機器１００からのデジタルオーディオ信号を受信するオーディオアンプなどの受信機器２００とがＩＥＥＥ１３９４規格のデジタルインターフェースで接続される。受信機器２００は、送信機器１００からのデジタルオーディオ信号を一時記憶するバッファメモリ２０１と、このバッファメモリ２０１に蓄積されたデジタルオーディオ信号を読み出してこれを処理する信号処理部２０２とを備えている。送信機器１００は、送信機器自体のクロックで、デジタルオーディオ信号を送信する。
【０００７】
受信機器２００において、送信機器１００から送信されたデジタルオーディオ信号のバッファ２０１への書き込みは、送信機器１００からのクロック信号に従うが、バッファ２０１からのデジタルオーディオ信号の読み出しは、受信機器２００自身のクロック信号を用いる。この場合、送信機器１００のクロック信号と受信機器２００のクロック信号とが、全く同じ周波数のものであれば、バッファ２０１は、オーバーフローもアンダーフローも起こさない。しかし、それらが異なる場合、バッファ２０１は、オーバーフローまたはアンダーフローへと向かうことになる。
【０００８】
このため受信機器２００においては、バッファ２０１の残量を常に監視し、もしアンダーフロー状態に近くなった場合には、送信機器１００に対してデータの転送を通常時よりも早く行うように要求するコマンドを送信する。送信機器１００は、このコマンドにしたがって、通常より早い速度でデジタルオーディオ信号を受信機器２００に転送する。また、受信機器２００は、送信機器１００と受信機器２００とのクロック信号の関係で、バッファ２０１がオーバーフロー状態に近くなった場合には、送信機器１００に対してデータの転送を通常時よりも遅い速度で行うように要求するコマンドを送信する。送信機器１００は、このコマンドにしたがって、通常より遅い速度でデジタルオーディオ信号を受信機器２００に転送する。
【０００９】
そして、いずれの場合であっても、バッファ２０１のデジタルオーディオ信号の蓄積量が適正になったときには、受信機器２００は、送信機器１００に対して、データの転送を通常にすることを要求するコマンドを送信する。これに応じて送信機器１００は、デジタルオーディオ信号の出力速度を通常に戻す。その結果、受信機器２００においては、受信機器２００のクロック信号を用いて、信号処理部２０２がバッファ２０１からデジタルオーディオ信号読み出し、これを処理して出力する。これにより、ジッタ分を除去することができ、音声をとぎれることなく、高品位に再生することができるようにされている。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
この特許文献１のような構成を採用すると、前記のようにキャリア等からクロック信号を復調して受信側の機器の各部に引き回す場合に比較して、受信側機器で生成したクロック信号を機器の必要な箇所に供給することが可能になり、キャリアの分波による問題やノイズ対策が容易となる利点がある。その反面、送信機器側と受信機器側とのクロック信号にずれがあると、バッファメモリに対する書き込みと読み出しの速度が異なることになり、バッファメモリのオーバーフローやアンダーフローが発生することになる。そこで、特許文献１の発明では、バッファメモリの残量を常時監視し、バッファメモリの残量が適正な値を保つように送信側の機器に対して、送信速度を調整するための信号、すなわち送信側機器の出力用クロック信号の周波数を制御するための信号を出力することで、バッファメモリにおけるオーバーフローやアンダーフローを解消している。
【００１１】
しかし、受信側機器による送信側機器への制御は、ＩＥＥＥ１３９４規格のように、送信側と受信側とが双方向のオンラインで常時接続されている場合には有効であるが、もっぱら受信のみを行う無線通信の場合のように受信側機器から送信側機器の制御が不可能な場合には採用できない。特に、放送やインターネットによるデジタル信号の配信のように、特定の送信側機器から多数の受信側機器に対してデジタル信号を送信する場合には、各受信側機器から送信側機器を制御することはできないから、特許文献１の技術を採用することは不可能である。
【００１２】
本発明は、前記のような従来技術の問題点を解決するために提案されたもので、その目的は、バッファメモリの残量に対応して受信側機器におけるクロック信号の周波数を制御することにより、バッファメモリのオーバーフローやアンダーフローを解消したデジタル信号処理装置を提供することにある。
【課題を解決するための手段】
【００１３】
上記の目的を達成するために、請求項１の発明は、デジタル信号の受信手段と、この受信手段により受信されたデジタル信号を記憶するバッファメモリと、前記バッファメモリに対して読み出し用クロック信号を供給するクロック信号生成手段と、前記バッファメモリの残量を監視してメモリ残量に対応した残量検出信号を出力する残量監視手段と、前記残量監視手段からの残量検出信号に応じて前記クロック信号の周波数を増減させるための制御信号を前記クロック信号生成手段に対して出力する周波数制御手段とを備えていることを特徴とする。
【００１４】
このような構成を有する請求項１の発明によれば、バッファメモリの残量が減少した場合には、それを残量検出手段が検出し、その検出信号を受けて周波数制御手段よりクロック信号生成手段に対してクロック信号の周波数を増加させる制御信号が出力される。その結果、高い周波数のクロック信号によりバッファメモリからデジタル信号が読み出されることになるので、バッファメモリのオーバーフローが防止される。一方、バッファメモリの残量が増大した場合には、それを残量検出手段が検出し、その検出信号を受けて周波数制御手段よりクロック信号生成手段に対してクロック信号の周波数を低減させる制御信号が出力される。その結果、低い周波数のクロック信号によりバッファメモリからデジタル信号が読み出されることになるので、バッファメモリのアンダーフローが防止される。
【００１５】
請求項２の発明は、前記請求項１の発明において、前記残量監視手段が、バッファメモリ残量の一定量を閾値とし、この閾値を超えたか否かを検出し、その検出結果を制御信号として前記周波数制御手段に出力するものであり、前記周波数制御手段は、前記制御信号を所定時間ごとに受信し、その制御信号に基づいてクロック信号の周波数を所定時間ごとに所定の幅で増減することを特徴とする。
【００１６】
この請求項２の発明によれば、所定時間ごとにバッファメモリの残量を検出して、生成するクロック信号の周波数を増減するようにしたので、送信側機器のクロック信号と受信側機器クロック信号のずれが徐々に収束することが可能になる。
【００１７】
請求項３の発明は、前記請求項１または請求項２の発明において、前記周波数制御手段は、前記周波数制御手段は、前記制御信号を所定時間ごとに受信し、その制御信号に基づいてクロック信号の周波数を所定時間ごとに所定の幅で増減させる第１の周波数制御と、前記第１の周波数制御処理により周波数の増減が所定の幅に収まった場合に、前記制御信号に基づいてクロック信号の周波数を所定時間ごとに前記第１の周波数制御処理よりも狭い幅で増減させる第２の周波数制御処理を行なうように構成されていることを特徴とする。
【００１８】
このような構成を有する第３の発明によれば、第１の周波数制御により周波数のずれを大まかに調整した後、第２の周波数制御により微調整が可能になるので、迅速かつ高精度で送信側機器のクロック信号に受信側機器のクロック信号を追従させることが可能になる。
【発明の効果】
【００１９】
以上、説明したように本発明のデジタル信号処理装置によれば、無線あるいは放送のように受信側の機器から送信側の機器を制御し得ない場合であっても、バッファメモリの残量を高精度で調整することができ、送信側のクロックに追従したクロック信号を得ることができる。その結果、無線のキャリアなどからクロックを復調した場合に比較して、ノイズ対策が容易になり、また、受信機の複数の機能に対して適切な制御用クロック信号を供給することが可能となる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を図面に従って具体的に説明する。
図１は、本実施形態のデジタル信号処理装置の機能ブロック図であって、図中、符号１は無線あるいは有線により送信されたデジタル信号の受信部であって、この受信部１には、送信側機器の出力用クロック信号や受信側機器の再生用クロック信号とは非同期のデジタル信号が入力される。
【００２１】
この受信部１の出力側には、受信部１において受信されたデジタル信号を書き込んで一時記憶するためのバッファメモリ２が設けられている。このバッファメモリ２の出力側には、バッファメモリ２から出力されたデジタル信号をアナログ信号に変換するＤ／Ａ変換器３が接続され、このＤ／Ａ変換器３にスピーカ等の出力機器４が接続されている。また、バッファメモリ２およびＤ／Ａ変換器３には、クロック信号生成手段であるＰＬＬ回路５が接続され、このＰＬＬ回路５からのクロック信号がバッファメモリ２からのデジタル信号の読み出し時や、Ｄ／Ａ変換器３のアナログ変換時における基準クロックとして使用される。
【００２２】
前記バッファメモリ２には、その残量を監視するための残量監視部６が設けられ、この残量監視部６が前記ＰＬＬ回路５で生成するクロック信号の周波数を設定する周波数制御部７に接続されている。すなわち、残量監視部６は、本実施形態では、バッファメモリの記憶容量の１／２を閾値としてフラグを立てる（ハーフフラグＨＦをオン・オフする）ことで、残量監視部６に接続された周波数制御部７に制御信号を出力するものである。
【００２３】
周波数制御部７は、前記残量監視部６におけるハーフフラグＨＦのオン・オフを検出して、前記ＰＬＬ回路５に対して周波数の増減指令を出力するものである。本実施例においては、この周波数制御部７としては、図２および図３に記載の処理を行うものが採用されている。
【００２４】
まず、図２は、クロックずれを大まかに補正するための第１の周波数制御処理を示すものであって、この処理は、周波数制御を実行する間に継続して繰り返されるループ処理である。すなわち、受信側機器によるデジタル信号の受信が開始され、バッファメモリ２にデジタル信号の書き込みが開始された状態では、周波数制御部７は初期状態（フェーズ０という）にある（ステップＳ１）。一方、バッファメモリ２に対する書き込みが開始されると、残量監視部６は、書き込みに伴い変化するバッファメモリ２の残量の監視を開始し（ステップＳ２）、その残量がメモリ容量の１／２に達しない場合はハーフフラグＨＦをＯＦＦに、１／２を超えた場合にはハーフフラグＨＦをＯＮとする。
【００２５】
次に、残量監視部６からのハーフフラグＨＦの状態を受信した周波数制御部７においては、その受信時が初期状態（フェーズ０）であるか否かが判定される（ステップＳ３）。受信開始時においては、初期状態のフェーズ０に設定されているので（ステップＳ３のＹＥＳ）、次に、バッファメモリ２の残量を示すハーフフラグＨＦがＯＮか否かを判定する（ステップＳ４）。受信開始時は、通常はバッファメモリ２に対するデジタル信号の書き込みも開始されたばかりであり、バッファメモリの残量も多いことから、ハーフフラグＨＦはＯＦＦになっている（ステップＳ４のＮＯ）。その場合は、周波数制御部７は初期値としてあらかじめ設定された周波数のクロック信号を生成するように、ＰＬＬ回路５に制御信号を出力する。その後、ループ処理回数を計測するカウンタを加算した後（ステップＳ７）、カウンタが一定値に達しない場合には（ステップＳ１５のＮＯ）、監視ループの開始ステップＳ（ステップＳ２）に戻り、監視を継続する。なお、初期値となる周波数は、送信側機器の出力用クロック信号の周波数から判断して、適当な値を設定しておく。
【００２６】
前記の初期状態（フェーズ０）において、前記監視ループ処理が繰り返されていく間に、バッファメモリ２に対するデジタル信号の書き込みおよび読み出しが繰り返され、バッファメモリ２の残量が徐々に減少して行き、バッファメモリ２の残量が１／２以下になると、残量監視部６からはハーフフラグＨＦがＯＮの信号が出力される（ステップＳ４のＹＥＳ）。すると、前記周波数制御部７は、このハーフフラグＨＦのＯＮを受けて、あらかじめ設定された初期値よりも値Ｘだけ高い周波数のクロック信号を生成するように、ＰＬＬ回路５に制御信号を出力する（ステップＳ５）。そして、この値Ｘを周波数制御７に設けられた制御値格納用のメモリ内に調整値Ａとして格納しておく。このメモリに調整値Ａが格納された状態をフェーズ１とし（ステップＳ６）、さらにループ処理計数用のカウンタを加算して（ステップＳ７）、カウンタが一定値に達しない場合には（ステップＳ１５のＮＯ）、残量の監視状態に戻る（ステップＳ１６，Ｓ２）。
【００２７】
すなわち、前記のフェーズ１において、ＰＬＬ回路５は、周波数制御部７から値Ｘだけ高い周波数を生成するという指令を受けて、初期値よりも値Ｘだけ高い周波数のクロック信号を作成し、これをバッファメモリ２の読み出し用クロックとして供給すると共に、Ｄ／Ａ変換器３の変換用クロックとして供給する。その結果、バッファメモリ２からの読み出し速度が速くなって、バッファメモリの残量が増大する傾向になる。すなわち、フェーズ１は、このようにバッファメモリの残量が少なくなっており、残量を増大させるために、周波数を高い値に設定している状態を示すものである。
【００２８】
前記のような格納用メモリ調整値Ａが格納された状態で、監視ループの開始状態に戻り、残量監視部６によるバッファメモリ残量の監視が継続される。そして、所定の時間間隔で周波数制御部７がステップＳ３の状態確認処理を行なうと、この状態では、前記のようにメモリに調整値Ａが格納されたフェーズ１になっているので（ステップＳ３のＮＯ）、図２のフローチャートの次のラインに示す状態確認処理に進む（ステップＳ８）。この状態確認処理において、現在の状態がフェーズ１である場合には（ステップＳ８のＹＥＳ）、残量監視部６からのハーフフラグＨＦの状態を判定し（ステップＳ９）、ハーフフラグＨＦがＯＮの場合には（ステップＳ９のＹＥＳ）バッファメモリの残量を依然として増加させる方向、すなわち周波数が高いフェーズ１の状態を維持する必要があるので、ループ処理計数用のカウンタを加算して（ステップＳ７）、カウンタが一定値に達しない場合には（ステップＳ１５のＮＯ）、残量の監視状態に戻る（ステップＳ１６，Ｓ２）。
【００２９】
一方、ステップＳ９において、ハーフフラグＨＦがＯＦＦの場合には（ステップＳ９のＮＯ）、初期値よりも値Ｘ高い周波数のクロック信号を生成した結果、バッファメモリ２からの読み出し速度が速くなり、バッファメモリ２の残量が１／２以下となったことを意味するから、今度はバッファメモリ２の残量を減少させる方向、すなわち周波数制御部７からＰＬＬ回路５にクロック信号の周波数を低下させる制御信号を出力する必要がある。
【００３０】
そこで、周波数制御部７からは、調整値Ａが格納されているメモリから、調整値Ａの１／２、すなわちＡ／２を取得して、現在設定されている周波数（初期状態の周波数にＸを加算した周波数）よりＡ／２だけ少ない周波数（初期値＋Ｘ−Ａ／２）のクロック信号をＰＬＬ回路５から出力させ、この現在の設定値よりＡ／２少ない周波数のクロック信号に基づいてバッファメモリ２からのデータの読み出しを行なう。同時に、メモリには、Ａ／２（この場合はＸ／２）を新たな調整値Ａとして格納する（ステップＳ１０）。そして、この周波数をＡ／２少なくした状態、すなわちバッファメモリ２の残量が増加する方向に周波数制御を行なった状態をフェーズ２とした後（ステップＳ１１）、ループ処理計数用のカウンタを加算して（ステップＳ７）、カウンタが一定値に達しない場合には（ステップＳ１５のＮＯ）、残量の監視状態に戻る（ステップＳ１６，Ｓ２）。
【００３１】
すなわち、フェーズ０において値Ｘを調整値Ａとしてメモリに格納して、初期値よりもクロック信号の周波数をＸ分高くしたこと結果、ハーフフラグＨＦがＯＦＦとなってバッファメモリの残量が少なくなり過ぎたため、このフェーズ２では、ステップＳ１０において、初期値よりもＸ／２だけ低い周波数のクロック信号が出力されることになり、バッファメモリ２からのデジタル信号の読み出し速度が低下する。そして、このフェーズ２では、このＸ／２をメモリに調整値Ａとして格納した状態で、この周波数でもバッファメモリの残量が増加するか減少するかを監視する。
【００３２】
このような監視状態の下で、周波数制御部７が次の周波数制御を行うと、ステップＳ３およびステップＳ８において、フェーズ２になっているのでＮＯが選択され、ステップＳ１２に進む。ここで、周波数制御部７は、残量監視部６からのハーフフラグＨＦのオン・オフをチェックし、ハーフフラグＨＦがＯＦＦの場合には（ステップＳ１２のＮＯ）、前記ステップＳ１０において読み出し速度を低下させたにもかかわらず、バッファメモリ２の残量が多いままの状態が維持されていることから、フェーズ２のまま監視回数をカウントし（ステップＳ７）、カウンタが一定値に達しない場合には（ステップＳ１５のＮＯ）、再び監視状態に戻る（ステップＳ１６，Ｓ２）。
【００３３】
一方、ステップＳ１２において、ハーフフラグＨＦがＯＮの場合には（ステップＳ１２のＹＥＳ）、前記ステップＳ１０において、読み出し速度を低下させた結果、バッファメモリ２の残量が少なくなったことを意味するから、周波数制御部７は、メモリに格納されている調整値Ａの１／２の値（この場合は、メモリに格納されているＸ／２の１／２）を新たな調整値Ａとしてメモリに格納すると共に、現在値よりＡ／２（Ｘ／４）だけ高い周波数のクロック信号を出力するようにＰＬＬ回路５に指示を出す（ステップＳ１３）。その結果、バッファメモリ２からのデータの読み出し速度が速くなり、バッファメモリ２の残量が増加する方向になるので、これを受けて、監視モードをフェーズ１に設定し（ステップＳ１４）、監視回数をカウントしてから（ステップＳ７）、カウンタが一定値に達しない場合には（ステップＳ１５のＮＯ）、再び監視状態に戻る（ステップＳ１６，Ｓ２）。
【００３４】
このように周波数制御部７が監視を繰り返すごとに、メモリに新たな調整値Ａを格納し、この調整値Ａを１／２ずつ減少していくことで、初期の調整値である値Ｘよりも増減させる周波数幅が減少していき、それに伴いバッファメモリ２の残量も一定値に収束していく。
【００３５】
ところで、本実施の形態においては、ステップＳ７において、監視ループ処理のループ回数をカウントしている。すなわち、前記のように、メモリに格納されている調整値Ａが１／２ずつ減少し、増減させる周波数幅が減少して行くと、フェーズ１あるいはフェーズ２の状態が何度も繰り返されたり、フェーズ１とフェーズ２の繰り返しの同一パターンが何度か繰り返されて、それ以上周波数値を収束させることができない現象が発生する。そこで、本実施形態では、前記ステップＳ７により、同じフェーズが予め定めた回数分繰り返された場合には、ステップＳ１５においてそれを判定して、（ステップＳ１５のＹＥＳ）、図２の第１の周波数制御処理を抜けて（ステップＳ１７）、図３の第２の周波数制御処理に移ることにより、よりきめ細かな制御を行なう。
【００３６】
図３に示す第２の周波数制御処理も、基本的には前記第１の周波数制御処理と同様な監視ループ処理を行なうものであるが、ハーフフラグＨＦのオン・オフにより、周波数の増減幅を微少な一定値（たとえば、１Ｈｚ）とすることにより、詳細なクロックずれの補正を可能とするものである。
【００３７】
すなわち、監視ループ処理の開始ステップＳであるステップＳ２１の監視状態において、ハーフフラグＨＦのオン・オフを検出し、ハーフフラグＨＦがＯＮの場合には（ステップＳ２２のＹＥＳ）、周波数制御部７は現在の周波数よりも１Ｈｚ多い周波数を出力するようにＰＬＬ回路５に指示を出すと共に、格納用メモリには第１の周波数制御処理を抜けるときに格納されていた調整値Ａよりも１Ｈｚ大きい値（Ａ＋１）を新たな調整値Ａとして格納する（ステップＳ２３）。そして、カウンタを加算し（ステップＳ２４）、カウンタが一定値に達しない場合には（ステップＳ２６のＮＯ）、元の監視状態に戻る（ステップＳ２７，Ｓ２１）。このようにすると、周波数制御部７からＰＬＬ回路５に対して、現在の設定値よりは１Ｈｚ高い周波数のクロック信号を出力するための制御信号が出力され、それを受けたＰＬＬ回路５からのクロック信号により、バッファメモリ２からデジタル信号が１Ｈｚ分速い速度で読み出される。
【００３８】
一方、ステップＳ２１の監視状態において、ハーフフラグＨＦがＯＦＦの場合には（ステップＳ２２のＮＯ）、バッファメモリ２の残量が少なくなっているので、周波数制御部７は現在の周波数よりも１Ｈｚ少ない周波数を出力するようにＰＬＬ回路５に指示を出すと共に、格納用メモリには現在格納されている調整値Ａよりも１Ｈｚ小さい値（Ａ−１）を新たな調整値Ａとして格納する（ステップＳ２３）。そして、カウンタを加算し（ステップＳ２４）、カウンタが一定値に達しない場合には（ステップＳ２６のＮＯ）、元の監視状態に戻る（ステップＳ２７，Ｓ２１）。このようにすると、周波数制御部７からＰＬＬ回路５に対して、現在の設定値よりは１Ｈｚ低い周波数のクロック信号を出力するための制御信号が出力され、それを受けたＰＬＬ回路５からのクロック信号により、バッファメモリ２からデジタル信号が１Ｈｚ分遅い速度で読み出される。
【００３９】
このように図３の第２の周波数制御処理によれば、第１の周波数制御処理の調整値Ａが一定値以下に下がらない場合においても、たとえば１Ｈｚのような微少な幅で周波数の調整を行なうことができる。また、この第２の周波数制御処理においても、ステップＳ２４においてカウンタを加算していくことにより、たとえば、ステップＳ２３またはステップＳ２５により周波数を加減算させた場合でも、ハーフフラグＨＦのＯＦＦあるいはＯＮが何度も継続する場合には調整幅が少なく過ぎると判断して、第２の周波数制御処理のループを抜けて、図２の第１の周波数制御処理に戻る（ステップＳ２６のＹＥＳ，Ｓ２８）。
【００４０】
以上の通り、本実施形態によれば、第１の周波数制御処理において、調整幅を最初に与えた調整値Ｘの１／２ずつ加減算していくことにより大幅な周波数の調整を行ない、その後、周波数が一定の範囲内に収束した後は、第２の周波数制御処理によりより精度の高い調整を行なうようにしたので、迅速かつ高精度で、受信側のクロック信号を送信側のクロック信号に対して追従させることができる。その結果、前記特許文献１のように送信側を制御することなく、受信側のみでバッファメモリの残量制御を行なうことが可能となり、バッファメモリのオーバーフローやアンダーフローも解消される。
【００４１】
なお、本発明のデジタル信号処理装置は、前記の実施形態にのみ限定されるものではなく、次のような他の実施形態も包含する。
(1) 第２の周波数制御処理を行なわず、第１の周波数制御処理のみを行なう。
(2) 第１の周波数制御処理において、新たな調整値Ａの決定方法は、メモリの格納されている現在の調整値の１／２とすることに限定されず、適当な割合とする。
(3) 第１の周波数制御処理において、同一のフェーズが連続した場合に、第２の周波数制御処理に移る代わりに、他のフェーズに強制的に移行して、新たな調整値Ａを得る。
(4) ハーフフラグＨＦのオン・オフをバッファメモリの残量の１／２に限らず、他の値とする。
(5) ハーフフラグＨＦのオン・オフを残量の一定値を閾値とする代わりに、一定の監視間隔ごとにおける残量の変化率を基準とする。
【図面の簡単な説明】
【００４２】
【図１】本発明のデジタル信号処理装置の実施形態を示す機能ブロック図。
【図２】図１の実施形態における第１の周波数制御処理を示すフローチャート。
【図３】図１の実施形態における第２の周波数制御処理を示すフローチャート。
【図４】特許文献１のデジタル信号処理装置を示す機能ブロック図。
【符号の説明】
【００４３】
１…受信部
２…バッファメモリ
３…Ｄ／Ａ変換器
４…出力機器
５…ＰＬＬ回路
６…残量監視部
７…周波数制御部
【図１】
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【図２】
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【図３】
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【図４】
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