(57)【要約】【課題】  不純物を一括でドーピングすることにより工程の簡略化を図ることができる半導体装置及びその作製方法を提供する。【解決手段】  半導体装置の作製方法は、基板１上に半導体層３ａ，３ｂを形成し、半導体層上に第１の絶縁膜４を形成し、その上に第１及び第２の導電膜５ａ，６ｂを形成し、第１及び第２の導電膜からなる第１のゲート電極８であって第１の導電膜５ａの一部が第２の導電膜６ｂから露出した形状を有する第１のゲート電極８を、半導体層３ａ上に第１の絶縁膜を介して形成し、第１の絶縁膜の上に第２の絶縁膜９を形成し、その上に第３及び第４の導電膜１０ａ，１１ｂを形成し、第３及び第４の導電膜からなる第２のゲート電極１３であって第３の導電膜１０ａの一部が第４の導電膜１１ｂから露出した形状を有する第２のゲート電極１３を、半導体層３ｂ上に第１及び第２の絶縁膜を介して形成する。【選択図】      図３
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【特許請求の範囲】
【請求項１】
基板上に第１の半導体層及び第２の半導体層を形成し、
前記第１の半導体層及び前記第２の半導体層の上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜上に第２の導電膜を形成し、
前記第２の導電膜及び前記第１の導電膜を加工することにより、前記第２の導電膜及び前記第１の導電膜からなる第１のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第１のゲート電極を、前記第１の半導体層上に前記第１の絶縁膜を介して形成し、
前記第１のゲート電極及び前記第１の絶縁膜の上に第２の絶縁膜を形成し、
前記第２の絶縁膜上に第３の導電膜を形成し、
前記第３の導電膜上に第４の導電膜を形成し、
前記第４の導電膜及び前記第３の導電膜を加工することにより、前記第４の導電膜及び前記第３の導電膜からなる第２のゲート電極であって前記第３の導電膜の一部が前記第４の導電膜から露出した形状を有する第２のゲート電極を、前記第２の半導体層上に前記第１及び第２の絶縁膜を介して形成することを特徴とする半導体装置の作製方法。
【請求項２】
請求項１において、前記第１の導電膜は前記第３の導電膜とほぼ同じ膜厚を有することを特徴とする半導体装置の作製方法。
【請求項３】
請求項１において、前記第１の導電膜の膜厚が前記第３の導電膜の膜厚より薄いことを特徴とする半導体装置の作製方法。
【請求項４】
請求項１において、前記第１の導電膜の膜厚が前記第３の導電膜の膜厚より厚いことを特徴とする半導体装置の作製方法。
【請求項５】
請求項１において、前記第１の導電膜は前記第３の導電膜と異なる膜厚を有することを特徴とする半導体装置の作製方法。
【請求項６】
請求項１乃至５のいずれか一項において、前記第２のゲート電極を、前記第２の半導体層上に前記第１及び第２の絶縁膜を介して形成した後に、前記第１の絶縁膜及び前記第２の絶縁膜を介して前記第１の半導体層及び前記第２の半導体層に不純物をドーピングすることを特徴とする半導体装置の作製方法。
【請求項７】
請求項１乃至６のいずれか一項において、前記第２のゲート電極を、前記第２の半導体層上に前記第１及び第２の絶縁膜を介して形成した後に、前記第４の導電膜から露出した前記第３の導電膜、前記第２の導電膜から露出した前記第１の導電膜、前記第１の絶縁膜及び前記第２の絶縁膜を介して前記第１の半導体層及び前記第２の半導体層に不純物をドーピングすることを特徴とする半導体装置の作製方法。
【請求項８】
請求項１乃至５のいずれか一項において、前記第２のゲート電極を、前記第２の半導体層上に前記第１及び第２の絶縁膜を介して形成した後に、前記第４の導電膜から露出した前記第３の導電膜、前記第２の導電膜から露出した前記第１の導電膜、前記第１の絶縁膜及び前記第２の絶縁膜を介して前記第１の半導体層及び前記第２の半導体層に不純物をドーピングすることにより、前記第１の半導体層及び前記第２の半導体層それぞれに高濃度不純物領域及び低濃度不純物領域を形成することを特徴とする半導体装置の作製方法。
【請求項９】
基板上に第１の半導体層及び第２の半導体層を形成し、
前記第１の半導体層及び前記第２の半導体層の上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜上に第２の導電膜を形成し、
前記第２の導電膜及び前記第１の導電膜を加工することにより、前記第２の導電膜及び前記第１の導電膜からなる第１のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第１のゲート電極を、前記第１の半導体層上に前記第１の絶縁膜を介して形成し、
前記第１のゲート電極及び前記第１の絶縁膜の上に第２の絶縁膜を形成し、
前記第２の絶縁膜上に、前記第１の導電膜より厚い膜厚を有する第３の導電膜を形成し、
前記第３の導電膜上に第４の導電膜を形成し、
前記第４の導電膜及び前記第３の導電膜を加工することにより、前記第４の導電膜及び前記第３の導電膜からなる第２のゲート電極であって前記第３の導電膜の一部が前記第４の導電膜から露出した形状を有する第２のゲート電極を、前記第２の半導体層上に前記第１及び第２の絶縁膜を介して形成し、
前記第１の絶縁膜及び前記第２の絶縁膜を介して前記第１の半導体層及び前記第２の半導体層に第１の不純物をドーピングし、
前記第４の導電膜から露出した前記第３の導電膜、前記第２の導電膜から露出した前記第１の導電膜、前記第１の絶縁膜及び前記第２の絶縁膜を介して前記第１の半導体層及び前記第２の半導体層に第２の不純物をドーピングする半導体装置の作製方法であって、
前記第１の半導体層にドーピングされる第２の不純物は、前記第２の半導体層にドーピングされる第２の不純物より多量であることを特徴とする半導体装置の作製方法。
【請求項１０】
基板上に第１の半導体層及び第２の半導体層を形成し、
前記第１の半導体層及び前記第２の半導体層の上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜上に第２の導電膜を形成し、
前記第２の導電膜及び前記第１の導電膜を加工することにより、前記第２の導電膜及び前記第１の導電膜からなる第１のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第１のゲート電極を、前記第１の半導体層上に前記第１の絶縁膜を介して形成し、
前記第１のゲート電極及び前記第１の絶縁膜の上に第２の絶縁膜を形成し、
前記第２の絶縁膜上に、前記第１の導電膜より薄い膜厚を有する第３の導電膜を形成し、
前記第３の導電膜上に第４の導電膜を形成し、
前記第４の導電膜及び前記第３の導電膜を加工することにより、前記第４の導電膜及び前記第３の導電膜からなる第２のゲート電極であって前記第３の導電膜の一部が前記第４の導電膜から露出した形状を有する第２のゲート電極を、前記第２の半導体層上に前記第１及び第２の絶縁膜を介して形成し、
前記第１の絶縁膜及び前記第２の絶縁膜を介して前記第１の半導体層及び前記第２の半導体層に第１の不純物をドーピングし、
前記第４の導電膜から露出した前記第３の導電膜、前記第２の導電膜から露出した前記第１の導電膜、前記第１の絶縁膜及び前記第２の絶縁膜を介して前記第１の半導体層及び前記第２の半導体層に第２の不純物をドーピングする半導体装置の作製方法であって、
前記第１の半導体層にドーピングされる第２の不純物は、前記第２の半導体層にドーピングされる第２の不純物より少量であることを特徴とする半導体装置の作製方法。
【請求項１１】
基板上に形成された第１の半導体層と、
前記基板上に形成された第２の半導体層と、
前記第１の半導体層及び前記第２の半導体層の上に形成された第１の絶縁膜と、
前記第１の半導体層上に前記第１の絶縁膜を介して形成され、第１の導電膜及び第２の導電膜からなる第１のゲート電極であって前記第１の導電膜上に前記第２の導電膜が形成され且つ前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第１のゲート電極と、
前記第１の絶縁膜上に形成された第２の絶縁膜と、
前記第２の半導体層上に前記第１の絶縁膜及び前記第２の絶縁膜を介して形成され、第３の導電膜及び第４の導電膜からなる第２のゲート電極であって前記第３の導電膜上に前記第４の導電膜が形成され且つ前記第３の導電膜の一部が前記第４の導電膜から露出した形状を有する第２のゲート電極と、
を具備することを特徴とする半導体装置。
【請求項１２】
請求項１１において、前記第１の絶縁膜及び前記第２の絶縁膜を介して前記第１の半導体層及び前記第２の半導体層に不純物をドーピングすることにより、前記第１の半導体層及び前記第２の半導体層それぞれに形成されたソース及びドレイン領域をさらに具備することを特徴とする半導体装置。
【請求項１３】
請求項１１又は１２において、前記第４の導電膜から露出した前記第３の導電膜、前記第２の導電膜から露出した前記第１の導電膜、前記第１の絶縁膜及び前記第２の絶縁膜を介して前記第１の半導体層及び前記第２の半導体層に不純物をドーピングすることにより、前記第１の半導体層及び前記第２の半導体層それぞれに形成された低濃度不純物領域をさらに具備することを特徴とする半導体装置。
【請求項１４】
請求項１１において、前記第４の導電膜から露出した前記第３の導電膜、前記第２の導電膜から露出した前記第１の導電膜、前記第１の絶縁膜及び前記第２の絶縁膜を介して前記第１の半導体層及び前記第２の半導体層に不純物をドーピングすることにより、前記第１の半導体層及び前記第２の半導体層それぞれに形成された高濃度不純物領域及び低濃度不純物領域をさらに具備することを特徴とする半導体装置。
【請求項１５】
請求項１１乃至１３のいずれか一項において、前記第１の導電膜は前記第３の導電膜とほぼ同じ膜厚を有することを特徴とする半導体装置。
【請求項１６】
請求項１３において、前記第１の導電膜は前記第３の導電膜より薄い膜厚を有し、前記第１の半導体層に形成された前記低濃度不純物領域は前記第２の半導体層に形成された前記低濃度不純物領域より高い不純物濃度を有することを特徴とする半導体装置。
【請求項１７】
請求項１３において、前記第１の導電膜は前記第３の導電膜より厚い膜厚を有し、前記第１の半導体層に形成された前記低濃度不純物領域は前記第２の半導体層に形成された前記低濃度不純物領域より低い不純物濃度を有することを特徴とする半導体装置。
【請求項１８】
請求項１３において、前記第１の導電膜は前記第３の導電膜と異なる膜厚を有し、前記第１の半導体層に形成された前記低濃度不純物領域は前記第２の半導体層に形成された前記低濃度不純物領域とは異なる不純物濃度を有することを特徴とする半導体装置。
【請求項１９】
基板上に形成された第１の半導体層と、
前記基板上に形成された第２の半導体層と、
前記第１の半導体層及び前記第２の半導体層の上に形成された第１の絶縁膜と、
前記第１の半導体層上に前記第１の絶縁膜を介して形成され、第１の導電膜及び第２の導電膜からなる第１のゲート電極であって前記第１の導電膜上に前記第２の導電膜が形成され且つ前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第１のゲート電極と、
前記第１の絶縁膜上に形成された第２の絶縁膜と、
前記第２の半導体層上に前記第１の絶縁膜及び前記第２の絶縁膜を介して形成され、前記第１の導電膜より厚い膜厚を有する第３の導電膜及び第４の導電膜からなる第２のゲート電極であって前記第３の導電膜上に前記第４の導電膜が形成され且つ前記第３の導電膜の一部が前記第４の導電膜から露出した形状を有する第２のゲート電極と、
前記第１の絶縁膜及び前記第２の絶縁膜を介して前記第１の半導体層及び前記第２の半導体層に第１の不純物をドーピングすることにより、前記第１の半導体層及び前記第２の半導体層それぞれに形成されたソース及びドレイン領域と、
前記第４の導電膜から露出した前記第３の導電膜、前記第２の導電膜から露出した前記第１の導電膜、前記第１の絶縁膜及び前記第２の絶縁膜を介して前記第１の半導体層及び前記第２の半導体層に第２の不純物をドーピングすることにより、前記第１の半導体層及び前記第２の半導体層それぞれに形成された低濃度不純物領域と、
を具備し、
前記第１の半導体層に形成された前記低濃度不純物領域は前記第２の半導体層に形成された前記低濃度不純物領域より高い不純物濃度を有することを特徴とする半導体装置。
【請求項２０】
基板上に形成された第１の半導体層と、
前記基板上に形成された第２の半導体層と、
前記第１の半導体層及び前記第２の半導体層の上に形成された第１の絶縁膜と、
前記第１の半導体層上に前記第１の絶縁膜を介して形成され、第１の導電膜及び第２の導電膜からなる第１のゲート電極であって前記第１の導電膜上に前記第２の導電膜が形成され且つ前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第１のゲート電極と、
前記第１の絶縁膜上に形成された第２の絶縁膜と、
前記第２の半導体層上に前記第１の絶縁膜及び前記第２の絶縁膜を介して形成され、前記第１の導電膜より薄い膜厚を有する第３の導電膜及び第４の導電膜からなる第２のゲート電極であって前記第３の導電膜上に前記第４の導電膜が形成され且つ前記第３の導電膜の一部が前記第４の導電膜から露出した形状を有する第２のゲート電極と、
前記第１の絶縁膜及び前記第２の絶縁膜を介して前記第１の半導体層及び前記第２の半導体層に第１の不純物をドーピングすることにより、前記第１の半導体層及び前記第２の半導体層それぞれに形成されたソース及びドレイン領域と、
前記第４の導電膜から露出した前記第３の導電膜、前記第２の導電膜から露出した前記第１の導電膜、前記第１の絶縁膜及び前記第２の絶縁膜を介して前記第１の半導体層及び前記第２の半導体層に第２の不純物をドーピングすることにより、前記第１の半導体層及び前記第２の半導体層それぞれに形成された低濃度不純物領域と、
を具備し、
前記第１の半導体層に形成された前記低濃度不純物領域は前記第２の半導体層に形成された前記低濃度不純物領域より低い不純物濃度を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同一基板上に異なる膜厚のゲート絶縁膜を有するトランジスタを形成する半導体装置及びその作製方法に関する。特には、不純物を一括でドーピングすることにより工程の簡略化を図ることができる半導体装置及びその作製方法に関する。
【背景技術】
【０００２】
同一基板上にＣＰＵとパネルを作製する際、ＣＰＵ側に形成する薄膜トランジスタとパネル側に形成する薄膜トランジスタでゲート絶縁膜の膜厚を異なるものとした場合、従来は、低濃度不純物領域（ＬＤＤ領域）、ソース及びドレイン領域に不純物をドーピングする工程をＣＰＵ側とパネル側とで別々に行っていた。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述したようにＣＰＵ側とパネル側とで不純物のドーピングを別々に行うと工程が複雑になるという問題がある。そこで、工程の簡略化を図るには、不純物を一括でドーピングすることが望ましい。
【０００４】
本発明は上記のような事情を考慮してなされたものであり、その目的は、不純物を一括でドーピングすることにより工程の簡略化を図ることができる半導体装置及びその作製方法を提供することにある。
【課題を解決するための手段】
【０００５】
上記課題を解決するため、本発明に係る半導体装置の作製方法は、基板上に第１の半導体層及び第２の半導体層を形成し、
前記第１の半導体層及び前記第２の半導体層の上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜上に第２の導電膜を形成し、
前記第２の導電膜及び前記第１の導電膜を加工することにより、前記第２の導電膜及び前記第１の導電膜からなる第１のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第１のゲート電極を、前記第１の半導体層上に前記第１の絶縁膜を介して形成し、
前記第１のゲート電極及び前記第１の絶縁膜の上に第２の絶縁膜を形成し、
前記第２の絶縁膜上に第３の導電膜を形成し、
前記第３の導電膜上に第４の導電膜を形成し、
前記第４の導電膜及び前記第３の導電膜を加工することにより、前記第４の導電膜及び前記第３の導電膜からなる第２のゲート電極であって前記第３の導電膜の一部が前記第４の導電膜から露出した形状を有する第２のゲート電極を、前記第２の半導体層上に前記第１及び第２の絶縁膜を介して形成することを特徴とする。
【０００６】
上記半導体装置の作製方法によれば、第１の半導体層と第１のゲート電極との間に形成した第１の絶縁膜が第１のゲート絶縁膜となり、第２の半導体層と第２のゲート電極との間に形成した第１及び第２の絶縁膜が第２のゲート絶縁膜となる。従って、第１の半導体層側に形成するトランジスタと第２の半導体層側に形成するトランジスタでゲート絶縁膜の膜厚を異なるものとすることができる。
【０００７】
また、本発明に係る半導体装置の作製方法においては、前記第１の導電膜は前記第３の導電膜とほぼ同じ膜厚を有することも可能である。
【０００８】
また、本発明に係る半導体装置の作製方法においては、前記第１の導電膜の膜厚が前記第３の導電膜の膜厚より薄いことも可能である。
【０００９】
また、本発明に係る半導体装置の作製方法においては、前記第１の導電膜の膜厚が前記第３の導電膜の膜厚より厚いことも可能である。
【００１０】
また、本発明に係る半導体装置の作製方法において、前記第１の導電膜は前記第３の導電膜と異なる膜厚を有することも可能である。
【００１１】
また、本発明に係る半導体装置の作製方法においては、前記第２のゲート電極を、前記第２の半導体層上に前記第１及び第２の絶縁膜を介して形成した後に、前記第１の絶縁膜及び前記第２の絶縁膜を介して前記第１の半導体層及び前記第２の半導体層に不純物をドーピングすることも可能である。これにより、第１の半導体層及び第２の半導体層それぞれに不純物をほぼ同じ量だけドーピングすることができる。
【００１２】
また、本発明に係る半導体装置の作製方法においては、前記第２のゲート電極を、前記第２の半導体層上に前記第１及び第２の絶縁膜を介して形成した後に、前記第４の導電膜から露出した前記第３の導電膜、前記第２の導電膜から露出した前記第１の導電膜、前記第１の絶縁膜及び前記第２の絶縁膜を介して前記第１の半導体層及び前記第２の半導体層に不純物をドーピングすることも可能である。これにより、第１の半導体層及び第２の半導体層それぞれに不純物をほぼ同じ量だけドーピングすることができる。
【００１３】
また、本発明に係る半導体装置の作製方法においては、前記第２のゲート電極を、前記第２の半導体層上に前記第１及び第２の絶縁膜を介して形成した後に、前記第４の導電膜から露出した前記第３の導電膜、前記第２の導電膜から露出した前記第１の導電膜、前記第１の絶縁膜及び前記第２の絶縁膜を介して前記第１の半導体層及び前記第２の半導体層に不純物をドーピングすることにより、前記第１の半導体層及び前記第２の半導体層それぞれに高濃度不純物領域及び低濃度不純物領域を形成することも可能である。
【００１４】
本発明に係る半導体装置の作製方法は、基板上に第１の半導体層及び第２の半導体層を形成し、
前記第１の半導体層及び前記第２の半導体層の上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜上に第２の導電膜を形成し、
前記第２の導電膜及び前記第１の導電膜を加工することにより、前記第２の導電膜及び前記第１の導電膜からなる第１のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第１のゲート電極を、前記第１の半導体層上に前記第１の絶縁膜を介して形成し、
前記第１のゲート電極及び前記第１の絶縁膜の上に第２の絶縁膜を形成し、
前記第２の絶縁膜上に、前記第１の導電膜より厚い膜厚を有する第３の導電膜を形成し、
前記第３の導電膜上に第４の導電膜を形成し、
前記第４の導電膜及び前記第３の導電膜を加工することにより、前記第４の導電膜及び前記第３の導電膜からなる第２のゲート電極であって前記第３の導電膜の一部が前記第４の導電膜から露出した形状を有する第２のゲート電極を、前記第２の半導体層上に前記第１及び第２の絶縁膜を介して形成し、
前記第１の絶縁膜及び前記第２の絶縁膜を介して前記第１の半導体層及び前記第２の半導体層に第１の不純物をドーピングし、
前記第４の導電膜から露出した前記第３の導電膜、前記第２の導電膜から露出した前記第１の導電膜、前記第１の絶縁膜及び前記第２の絶縁膜を介して前記第１の半導体層及び前記第２の半導体層に第２の不純物をドーピングする半導体装置の作製方法であって、
前記第１の半導体層にドーピングされる第２の不純物は、前記第２の半導体層にドーピングされる第２の不純物より多量であることを特徴とする。
【００１５】
上記半導体装置の作製方法によれば、第３の導電膜の膜厚を第１の導電膜の膜厚より厚く形成する。これにより、第１の半導体層に形成される第２の不純物による不純物領域を、第２の半導体層に形成される第２の不純物による不純物領域より高い濃度とするために、第２の半導体層より多量の不純物を第１の半導体層にドーピングする場合でも、第１及び第２の半導体層に第２の不純物を一括でドーピングすることができる。
【００１６】
本発明に係る半導体装置の作製方法は、基板上に第１の半導体層及び第２の半導体層を形成し、
前記第１の半導体層及び前記第２の半導体層の上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜上に第２の導電膜を形成し、
前記第２の導電膜及び前記第１の導電膜を加工することにより、前記第２の導電膜及び前記第１の導電膜からなる第１のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第１のゲート電極を、前記第１の半導体層上に前記第１の絶縁膜を介して形成し、
前記第１のゲート電極及び前記第１の絶縁膜の上に第２の絶縁膜を形成し、
前記第２の絶縁膜上に、前記第１の導電膜より薄い膜厚を有する第３の導電膜を形成し、
前記第３の導電膜上に第４の導電膜を形成し、
前記第４の導電膜及び前記第３の導電膜を加工することにより、前記第４の導電膜及び前記第３の導電膜からなる第２のゲート電極であって前記第３の導電膜の一部が前記第４の導電膜から露出した形状を有する第２のゲート電極を、前記第２の半導体層上に前記第１及び第２の絶縁膜を介して形成し、
前記第１の絶縁膜及び前記第２の絶縁膜を介して前記第１の半導体層及び前記第２の半導体層に第１の不純物をドーピングし、
前記第４の導電膜から露出した前記第３の導電膜、前記第２の導電膜から露出した前記第１の導電膜、前記第１の絶縁膜及び前記第２の絶縁膜を介して前記第１の半導体層及び前記第２の半導体層に第２の不純物をドーピングする半導体装置の作製方法であって、
前記第１の半導体層にドーピングされる第２の不純物は、前記第２の半導体層にドーピングされる第２の不純物より少量であることを特徴とする。
【００１７】
本発明に係る半導体装置は、基板上に形成された第１の半導体層と、
前記基板上に形成された第２の半導体層と、
前記第１の半導体層及び前記第２の半導体層の上に形成された第１の絶縁膜と、
前記第１の半導体層上に前記第１の絶縁膜を介して形成され、第１の導電膜及び第２の導電膜からなる第１のゲート電極であって前記第１の導電膜上に前記第２の導電膜が形成され且つ前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第１のゲート電極と、
前記第１の絶縁膜上に形成された第２の絶縁膜と、
前記第２の半導体層上に前記第１の絶縁膜及び前記第２の絶縁膜を介して形成され、第３の導電膜及び第４の導電膜からなる第２のゲート電極であって前記第３の導電膜上に前記第４の導電膜が形成され且つ前記第３の導電膜の一部が前記第４の導電膜から露出した形状を有する第２のゲート電極と、
を具備することを特徴とする。
【００１８】
上記半導体装置によれば、第１の半導体層と第１のゲート電極との間に形成した第１の絶縁膜が第１のゲート絶縁膜となり、第２の半導体層と第２のゲート電極との間に形成した第１及び第２の絶縁膜が第２のゲート絶縁膜となる。従って、第１の半導体層側に形成するトランジスタと第２の半導体層側に形成するトランジスタではゲート絶縁膜の膜厚が異なるものとなる。
【００１９】
また、本発明に係る半導体装置においては、前記第１の絶縁膜及び前記第２の絶縁膜を介して前記第１の半導体層及び前記第２の半導体層に不純物をドーピングすることにより、前記第１の半導体層及び前記第２の半導体層それぞれに形成されたソース及びドレイン領域をさらに具備することも可能である。
【００２０】
また、本発明に係る半導体装置においては、前記第４の導電膜から露出した前記第３の導電膜、前記第２の導電膜から露出した前記第１の導電膜、前記第１の絶縁膜及び前記第２の絶縁膜を介して前記第１の半導体層及び前記第２の半導体層に不純物をドーピングすることにより、前記第１の半導体層及び前記第２の半導体層それぞれに形成されたＬＤＤ領域をさらに具備することも可能である。
【００２１】
また、本発明に係る半導体装置においては、前記第４の導電膜から露出した前記第３の導電膜、前記第２の導電膜から露出した前記第１の導電膜、前記第１の絶縁膜及び前記第２の絶縁膜を介して前記第１の半導体層及び前記第２の半導体層に不純物をドーピングすることにより、前記第１の半導体層及び前記第２の半導体層それぞれに形成された高濃度不純物領域及び低濃度不純物領域をさらに具備することも可能である。
【００２２】
また、本発明に係る半導体装置において、前記第１の導電膜は前記第３の導電膜とほぼ同じ膜厚を有することも可能である。
【００２３】
また、本発明に係る半導体装置においては、前記第１の導電膜は前記第３の導電膜より薄い膜厚を有し、前記第１の半導体層に形成された前記低濃度不純物領域は前記第２の半導体層に形成された前記低濃度不純物領域より高い不純物濃度を有することも可能である。
【００２４】
また、本発明に係る半導体装置においては、前記第１の導電膜は前記第３の導電膜より厚い膜厚を有し、前記第１の半導体層に形成された前記低濃度不純物領域は前記第２の半導体層に形成された前記低濃度不純物領域より低い不純物濃度を有することも可能である。
【００２５】
また、本発明に係る半導体装置においては、前記第１の導電膜は前記第３の導電膜と異なる膜厚を有し、前記第１の半導体層に形成された前記ＬＤＤ領域は前記第２の半導体層に形成された前記ＬＤＤ領域とは異なる不純物濃度を有することも可能である。
【００２６】
本発明に係る半導体装置は、基板上に形成された第１の半導体層と、
前記基板上に形成された第２の半導体層と、
前記第１の半導体層及び前記第２の半導体層の上に形成された第１の絶縁膜と、
前記第１の半導体層上に前記第１の絶縁膜を介して形成され、第１の導電膜及び第２の導電膜からなる第１のゲート電極であって前記第１の導電膜上に前記第２の導電膜が形成され且つ前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第１のゲート電極と、
前記第１の絶縁膜上に形成された第２の絶縁膜と、
前記第２の半導体層上に前記第１の絶縁膜及び前記第２の絶縁膜を介して形成され、前記第１の導電膜より厚い膜厚を有する第３の導電膜及び第４の導電膜からなる第２のゲート電極であって前記第３の導電膜上に前記第４の導電膜が形成され且つ前記第３の導電膜の一部が前記第４の導電膜から露出した形状を有する第２のゲート電極と、
前記第１の絶縁膜及び前記第２の絶縁膜を介して前記第１の半導体層及び前記第２の半導体層に第１の不純物をドーピングすることにより、前記第１の半導体層及び前記第２の半導体層それぞれに形成されたソース及びドレイン領域と、
前記第４の導電膜から露出した前記第３の導電膜、前記第２の導電膜から露出した前記第１の導電膜、前記第１の絶縁膜及び前記第２の絶縁膜を介して前記第１の半導体層及び前記第２の半導体層に第２の不純物をドーピングすることにより、前記第１の半導体層及び前記第２の半導体層それぞれに形成された低濃度不純物領域と、
を具備し、
前記第１の半導体層に形成された前記低濃度不純物領域は前記第２の半導体層に形成された前記低濃度不純物領域より高い不純物濃度を有することを特徴とする。
【００２７】
上記半導体装置によれば、第３の導電膜の膜厚を第１の導電膜の膜厚より厚く形成する。これにより、第２の半導体層より多量の不純物を第１の半導体層にドーピングする場合でも、第１及び第２の半導体層に第２の不純物を一括でドーピングすることができる。従って、第１の半導体層に形成されるＬＤＤ領域を、第２の半導体層に形成されるＬＤＤ領域より高い濃度とすることができる。
【００２８】
本発明に係る半導体装置は、基板上に形成された第１の半導体層と、
前記基板上に形成された第２の半導体層と、
前記第１の半導体層及び前記第２の半導体層の上に形成された第１の絶縁膜と、
前記第１の半導体層上に前記第１の絶縁膜を介して形成され、第１の導電膜及び第２の導電膜からなる第１のゲート電極であって前記第１の導電膜上に前記第２の導電膜が形成され且つ前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第１のゲート電極と、
前記第１の絶縁膜上に形成された第２の絶縁膜と、
前記第２の半導体層上に前記第１の絶縁膜及び前記第２の絶縁膜を介して形成され、前記第１の導電膜より薄い膜厚を有する第３の導電膜及び第４の導電膜からなる第２のゲート電極であって前記第３の導電膜上に前記第４の導電膜が形成され且つ前記第３の導電膜の一部が前記第４の導電膜から露出した形状を有する第２のゲート電極と、
前記第１の絶縁膜及び前記第２の絶縁膜を介して前記第１の半導体層及び前記第２の半導体層に第１の不純物をドーピングすることにより、前記第１の半導体層及び前記第２の半導体層それぞれに形成されたソース及びドレイン領域と、
前記第４の導電膜から露出した前記第３の導電膜、前記第２の導電膜から露出した前記第１の導電膜、前記第１の絶縁膜及び前記第２の絶縁膜を介して前記第１の半導体層及び前記第２の半導体層に第２の不純物をドーピングすることにより、前記第１の半導体層及び前記第２の半導体層それぞれに形成された低濃度不純物領域と、
を具備し、
前記第１の半導体層に形成された前記低濃度不純物領域は前記第２の半導体層に形成された前記低濃度不純物領域より低い不純物濃度を有することを特徴とする。
【発明の効果】
【００２９】
以上説明したように本発明によれば、不純物を一括でドーピングすることにより工程の簡略化を図ることができる半導体装置及びその作製方法を提供することができる。
【発明を実施するための形態】
【００３０】
以下、図面を参照して本発明の実施の形態について説明する。
（実施の形態１）
図１乃至図３は、本発明の実施の形態１による半導体装置の作製方法を示す断面図である。
【００３１】
まず、図１（Ａ）に示すように、基板１上に下地絶縁膜２を形成する。基板１としては、ガラス基板や石英基板やシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、処理温度に耐えうる耐熱性を有するプラスチック基板を用いても良い。
【００３２】
また、下地絶縁膜２としては、ＳｉＯ２膜、Ｓｉ３Ｎ４膜またはＳｉＯＮ膜などの絶縁膜からなる下地膜を用いる。ここでは、下地絶縁膜２として１層の単層構造を用いた例を示したが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。尚、下地絶縁膜を形成しなくてもよい。
【００３３】
次いで、下地絶縁膜２上に島状の半導体層（活性層）３ａ，３ｂを形成する。半導体層３ａ，３ｂは、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜を第１のフォトマスクを用いて所望の形状にパターニングして形成する。この半導体層３ａ，３ｂは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【００３４】
次いで、半導体層３ａ，３ｂおよび下地絶縁膜２の上に第１の絶縁膜４を形成する。第１の絶縁膜４はＣＰＵ側のゲート絶縁膜となる。第１の絶縁膜４はプラズマＣＶＤ法またはスパッタ法を用い、シリコンを含む絶縁膜（例えばＳｉＯＮ、ＳｉＯ２）の単層または積層構造で形成する。本実施の形態では、第１の絶縁膜４にＳｉＯ２膜を用い、その膜厚を５０ｎｍとする。
【００３５】
この後、第１の絶縁膜４の上に膜厚２０〜１００ｎｍの第１の導電膜５と、膜厚１００〜４００ｎｍの第２の導電膜６とを積層形成する。ここでは、スパッタ法を用い、ＴａＮ膜からなる第１の導電膜５と、Ｗ膜からなる第２の導電膜６を積層形成し、第１の導電膜５の膜厚を３０ｎｍとし、第２の導電膜６の膜厚を３７０ｎｍとした。尚、ここでは、第１の導電膜５をＴａＮ膜、第２の導電膜６をＷ膜としたが、これらの材料には特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成しても良い。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。
【００３６】
次に、図１（Ｂ）に示すように、第２のフォトマスクを用いてレジストマスク７を第２の導電膜６上に形成し、誘導結合プラズマ（Inductively Coupled Plasma：ＩＣＰ）を用いたエッチング装置を使用して第１のエッチング工程を行う。この第１のエッチング工程によって、第２の導電膜６をエッチングして、端部においてテーパー形状を有する部分（テーパー部）を備えた第２の導電膜６ａを得る。
【００３７】
次いで、レジストマスク７をそのまま用い、ＩＣＰエッチング装置を用いて第２のエッチング工程を行う。この第２のエッチング工程によって第１の導電膜５をエッチングして図１（Ｂ）に示すような第１の導電膜５ａを形成する。即ち、第１の導電膜５ａ及び第２の導電膜６ａは半導体層３ａ上に第１の絶縁膜４を介して形成される。尚、この第２のエッチング工程の際、レジストマスク、第２の導電膜、及び第１の絶縁膜もわずかにエッチングされる。
【００３８】
また、ここでは、第１の絶縁膜４の膜減りを抑えるために、２回のエッチング（第１のエッチング工程と第２のエッチング工程）を行ったが、図１（Ｂ）に示すような電極構造（第２の導電膜６ａと第１の導電膜５ａの積層）が形成できるのであれば、特に限定されず、１回のエッチング工程で行っても良い。
【００３９】
次いで、レジストマスク７を用いて、ＩＣＰエッチング装置により第３のエッチング工程を行う。この第３のエッチング工程によって、第２の導電膜６ａをエッチングして図１（Ｃ）に示すような第２の導電膜６ｂを形成する。これにより、第１及び第２の導電膜６ｂ，５ａからなる第１のゲート電極８が形成される。この際、第２の導電膜６ｂの側面はテーパー形状となる。第１の導電膜５ａの一部は第２の導電膜６ｂから露出している。尚、この第３のエッチング工程の際、レジストマスク、第１の導電膜、及び第１の絶縁膜もわずかにエッチングされる。
【００４０】
次に、図２（Ａ）に示すように、レジストマスク７を除去した後、第１のゲート電極８及び第１の絶縁膜４の上に第２の絶縁膜９を形成する。第２の絶縁膜９及び第１の絶縁膜４はパネル側のゲート絶縁膜となる。第２の絶縁膜９はプラズマＣＶＤ法またはスパッタ法を用い、シリコンを含む絶縁膜（ＳｉＯＮ、ＳｉＯ２）の単層または積層構造で形成する。本実施の形態では、第２の絶縁膜９にＳｉＯ２膜を用い、その膜厚を６０ｎｍとする。
【００４１】
この後、第２の絶縁膜９の上に膜厚２０〜１００ｎｍの第３の導電膜１０と、膜厚１００〜４００ｎｍの第４の導電膜１１とを積層形成する。この際、第１のゲート電極８における第２の導電膜６ｂの側面に前述したようにある程度のテーパーを持たせて角度を緩くしているため、第２の導電膜６ｂ上の上方に位置する第４の導電膜１１のカバレッジを良くすることができる。また、第３の導電膜１０は第１の導電膜５と同じ膜厚とし、第４の導電膜１１は第２の導電膜６と同じ膜厚とする。ここでは、スパッタ法を用い、ＴａＮ膜からなる第３の導電膜１０と、Ｗ膜からなる第４の導電膜１１を積層形成した。尚、ここでは、第３の導電膜１０をＴａＮ膜、第４の導電膜１１をＷ膜としたが、これらの材料には特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成しても良い。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。
【００４２】
次に、図２（Ｂ）に示すように、第３のフォトマスクを用いてレジストマスク１２を第４の導電膜１１上に形成し、ＩＣＰエッチング装置を用いて第１のエッチング工程を行う。この第１のエッチング工程によって、第４の導電膜１１をエッチングして、端部においてテーパー部を備えた第４の導電膜１１ａを得る。この際、前述したように第１のゲート電極８における第２の導電膜６ｂ上の上方に位置する第４の導電膜１１のカバレッジが良いため、前記第１のエッチング工程においてＣＰＵ側の余分な第４の導電膜１１をエッチング除去しやすくなる。従って、第４の導電膜１１のカバレッジが悪いことによるエッチング不良を起こすことを抑制できる。
【００４３】
次いで、レジストマスク１２をそのまま用い、ＩＣＰエッチング装置を用いて第２のエッチング工程を行う。この第２のエッチング工程によって第３の導電膜１０をエッチングして図２（Ｂ）に示すような第３の導電膜１０ａを形成する。即ち、第３の導電膜１０ａ及び第４の導電膜１１ａは半導体層３ｂ上に第１及び第２の絶縁膜４，９を介して形成される。尚、この第２のエッチング工程の際、レジストマスク、第２の導電膜、及び第２の絶縁膜もわずかにエッチングされる。
【００４４】
また、ここでは、第２の絶縁膜９の膜減りを抑えるために、２回のエッチング（第１のエッチング工程と第２のエッチング工程）を行ったが、図２（Ｂ）に示すような電極構造（第４の導電膜１１ａと第３の導電膜１０ａの積層）が形成できるのであれば、特に限定されず、１回のエッチング工程で行っても良い。
【００４５】
次いで、レジストマスク１２を用いて、ＩＣＰエッチング装置により第３のエッチング工程を行う。この第３のエッチング工程によって、第４の導電膜１１ａをエッチングして図２（Ｃ）に示すような第４の導電膜１１ｂを形成する。これにより、第３及び第４の導電膜１１ｂ，１０ａからなる第２のゲート電極１３が形成される。第３の導電膜１０ａの一部は第４の導電膜１１ｂから露出している。尚、この第３のエッチング工程の際、レジストマスク、第３の導電膜、及び第２の絶縁膜もわずかにエッチングされる。
【００４６】
次に、レジストマスク１２を除去した後、第１のドーピング工程を行う。この第１のドーピング工程によって、第１乃至第４の導電膜５ａ，６ｂ，１０ａ，１１ｂをマスクとして第１及び第２の絶縁膜４，９を介してスルードープを行う。これにより、図３に示すように、半導体層３ａ，３ｂには自己整合的に高濃度不純物が導入されて高濃度不純物領域（ソース及びドレイン領域）１４〜１７が形成される。
【００４７】
このようにスルードープを行うことによって、半導体層３ａ，３ｂに打ち込まれるドーピング量を所望の値に制御することができる。
【００４８】
次いで、第２のドーピング工程を行う。この第２のドーピング工程によって、第２の導電膜６ｂ及び第４の導電膜１１ｂをマスクとして第１及び第３の導電膜５ａ，１０ａ、第１及び第２の絶縁膜４，９を介してスルードープを行う。これにより、図３に示すように、半導体層３ａ，３ｂには自己整合的に低濃度不純物が導入されて低濃度不純物領域（ＬＤＤ領域）１８〜２１が形成される。尚、この第２のドーピング工程の際、高濃度不純物領域１４〜１７にも不純物がドーピングされる。
【００４９】
また、本実施の形態では、レジストマスク１２を除去した後に第１及び第２のドーピング工程を行っているが、レジストマスク１２を除去しない状態で第１及び第２のドーピング工程を行うことも可能である。また、第１のドーピング工程と第２のドーピング工程の順序を逆にしても良い。即ち、第２のドーピング工程を行った後に第１のドーピング工程を行うことも可能である。また、第１のドーピング工程と第２のドーピング工程のように２回のドーピング工程を行うのに代えて、一回のドーピング工程によって高濃度不純物領域と低濃度不純物領域を同時に形成しても良い。
【００５０】
このようにして基板１上には、ゲート電極８、第１の絶縁膜４からなるゲート絶縁膜、ソース及びドレイン領域１４，１５、ＬＤＤ領域１８，１９により構成された薄膜トランジスタが作製される。また、基板１上には、ゲート電極１３、第１及び第２の絶縁膜４，９からなるゲート絶縁膜、ソース及びドレイン領域１６，１７、ＬＤＤ領域２０，２１により構成された薄膜トランジスタが作製される。
【００５１】
上記実施の形態１によれば、一方の側のゲート絶縁膜を第１の絶縁膜４で形成し、他方の側のゲート絶縁膜を第１及び第２の絶縁膜４，９で形成することにより、同一基板上に異なる膜厚のゲート絶縁膜を形成することができる。
【００５２】
また、一方の薄膜トランジスタの高濃度不純物領域１４，１５上に第１及び第２の絶縁膜４，９を形成し、他方の薄膜トランジスタの高濃度不純物領域１６，１７上に第１及び第２の絶縁膜４，９を形成しているため、半導体層３ａ，３ｂに高濃度不純物を一括でドーピングしてほぼ同じ濃度の高濃度不純物領域を形成することができる。このように不純物のドーピングを一括で行うことができるため、工程の簡略化を図ることができる。
【００５３】
また、一方の薄膜トランジスタの低濃度不純物領域１８，１９上に第１の絶縁膜４、第１の導電膜５ａ及び第２の絶縁膜９を形成し、他方の薄膜トランジスタの低濃度不純物領域２０，２１上に第１の絶縁膜４、第２の絶縁膜９及び第３の導電膜１０ａを形成し、第１の導電膜５ａと第３の導電膜１０ａを同じ膜厚で形成している。このため、半導体層３ａ，３ｂに低濃度不純物を一括でドーピングしてほぼ同じ濃度の低濃度不純物領域を形成することができる。このように不純物のドーピングを一括で行うことができるため、工程の簡略化を図ることができる。
【００５４】
（実施の形態２）
図４は、本発明の実施の形態２による半導体装置の作製方法を示す断面図であり、図１乃至図３と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００５５】
本実施の形態は、ＣＰＵ側とパネル側でゲート絶縁膜の膜厚、ソース及びドレイン領域上のゲート絶縁膜の残膜、及びゲート絶縁膜とゲート電極との積層構造を実施の形態１と変えることなく、ＴａＮからなる第１の導電膜５ａとＴａＮからなる第３の導電膜１０ａの膜厚のみを変更することにより、同一基板上のＣＰＵ側とパネル側で異なった濃度のＬＤＤ領域を作製するものである。
【００５６】
第２の絶縁膜９の上に第３の導電膜１０を形成するときに、第３の導電膜１０の膜厚を第１の導電膜５の膜厚より厚く形成する。本実施の形態では、第３の導電膜１０に例えば３５ｎｍのＴａＮ膜を用い、第１の導電膜５に例えば３０ｎｍのＴａＮ膜を用いる。
【００５７】
即ち、第２のゲート電極１３における第３の導電膜１０ａの膜厚が第１のゲート電極８における第１の導電膜５ａの膜厚より厚く形成される。このため、第２のドーピング工程によって、第２の導電膜６ｂ及び第４の導電膜１１ｂをマスクとして第１及び第３の導電膜５ａ，１０ａ、第１及び第２の絶縁膜４，９を介してスルードープを行うと、半導体層３ｂにドーピングされる不純物より多量の不純物を半導体層３ａにドーピングすることができる。従って、半導体層３ａに形成されるＣＰＵ側の低濃度不純物領域（ＬＤＤ領域）１８，１９を、半導体層３ｂに形成されるパネル側の低濃度不純物領域（ＬＤＤ領域）２０，２１より不純物濃度を高くすることができる。
【００５８】
本実施の形態では、ＣＰＵ側のＬＤＤ領域１８，１９の不純物濃度を例えば１×１０１８ａｔｏｍｓ／ｃｍ３とし、パネル側のＬＤＤ領域２０，２１の不純物濃度を例えば５×１０１７ａｔｏｍｓ／ｃｍ３となるように、第１及び第２の導電膜５ａ，１０ａの膜厚、第２のドーピング工程の際の条件などを決定する。
【００５９】
上記実施の形態２においても実施の形態１と同様の効果を得ることができる。
【００６０】
また、本実施の形態では、第３の導電膜１０ａの膜厚を第１の導電膜５ａの膜厚より厚く形成することにより、半導体層３ａ，３ｂに低濃度不純物を一括でドーピングしても、半導体層３ｂより多量の不純物を半導体層３ａにドーピングすることができる。従って、半導体層３ａに形成されるＣＰＵ側のＬＤＤ領域１８，１９を、半導体層３ｂに形成されるパネル側のＬＤＤ領域２０，２１より高い濃度の不純物領域とすることができる。このため、ＣＰＵとパネルでＨＣ劣化に対するＬＤＤ領域への最適ドープ量が異なる場合に、異なる濃度のＬＤＤ領域を形成することが可能となる。
【００６１】
尚、上記実施の形態２では、第３の導電膜１０の膜厚を第１の導電膜５の膜厚より厚く形成することにより、半導体層３ａに形成されるＣＰＵ側のＬＤＤ領域１８，１９の不純物濃度を、半導体層３ｂに形成されるパネル側のＬＤＤ領域２０，２１の不純物濃度より高くしているが、これに限定されるものではなく、次のように変更して実施することも可能である。例えば、第３の導電膜１０の膜厚を第１の導電膜５の膜厚より薄く形成することも可能である。また、半導体層３ａに形成されるＣＰＵ側のＬＤＤ領域１８，１９の不純物濃度を、半導体層３ｂに形成されるパネル側のＬＤＤ領域２０，２１の不純物濃度より低く形成することも可能である。また、ゲート絶縁膜の膜厚をＣＰＵ側とパネル側とで異なるように制御することも可能である。このようにゲート絶縁膜の膜厚、第１の導電膜と第３の導電膜の膜厚を適宜変更することにより、半導体層３ａに形成されるＣＰＵ側のＬＤＤ領域１８，１９の不純物濃度と、半導体層３ｂに形成されるパネル側のＬＤＤ領域２０，２１の不純物濃度を、異なるものとすること又は同一のものとすることも可能である。
【００６２】
また、本発明は上述した実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、上記実施の形態１，２では、ＣＰＵ側に形成する薄膜トランジスタ及びパネル側に形成する薄膜トランジスタに本発明を適用しているが、これに限定されるものではなく、ＣＰＵ及びパネル以外のものに形成する薄膜トランジスタに本発明を適用することも可能である。
【００６３】
また、上記実施の形態では、ＬＤＤ領域を有する薄膜トランジスタをＣＰＵ側に形成した半導体装置に本発明を適用しているが、ＬＤＤ領域を有しない薄膜トランジスタをＣＰＵ側に形成した半導体装置に本発明を適用することも可能である。
【図面の簡単な説明】
【００６４】
【図１】（Ａ）〜（Ｃ）は、本発明の実施の形態１による半導体装置の作製方法を示す断面図である。
【図２】（Ａ）〜（Ｃ）は、本発明の実施の形態１による半導体装置の作製方法を示すものであり、図１（Ｃ）の次の工程を示す断面図である。
【図３】本発明の実施の形態１による半導体装置の作製方法を示すものであり、図２（Ｃ）の次の工程を示す断面図である。
【図４】本発明の実施の形態２による半導体装置の作製方法を示す断面図である。
【符号の説明】
【００６５】
１…基板
２…下地絶縁膜
３ａ，３ｂ…半導体層（活性層）
４…第１の絶縁膜
５，５ａ…第１の導電膜
６，６ａ，６ｂ…第２の導電膜
７…レジストマスク
８…第１のゲート電極
９…第２の絶縁膜
１０，１０ａ…第３の導電膜
１１，１１ａ，１１ｂ…第４の導電膜
１２…レジストマスク
１３…第２のゲート電極
１４〜１７…高濃度不純物領域（ソース及びドレイン領域）
１８〜２１…低濃度不純物領域（ＬＤＤ領域）
【図１】
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【図２】
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【図３】
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【図４】
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