(57)【要約】【課題】  出力回路が高耐圧トランジスタから成る半導体装置において、静電耐圧特性を向上する。【解決手段】  パット端子と出力回路との間に高耐圧構造の保護トランジスタを設けた。保護トランジスタのドレイン領域をパッド端子に接続し、ゲート電極及びソース領域を同電位にして電源ラインに接続する。ドレイン領域は低濃度ドレイン領域から構成し、ＣＭＯＳ回路のＮウェルを利用して製造する。【選択図】  図１
2005094041.tif 000002
【特許請求の範囲】
【請求項１】
パッド端子にドレイン領域を電気的に接続するとともに、電源ラインにソース領域とゲート電極とを電気的に接続した静電耐圧保護トランジスタを設けた半導体装置において、前記ドレイン領域を第１導電型の半導体領域の表面に設けた第２導電型の低濃度ドレイン領域と、前記低濃度ドレイン領域の内側の表面に設けた第２導電型の高濃度ドレイン領域から構成し、前記ソース領域と前記低濃度ドレイン領域との間の前記半導体領域の上にフィールド絶縁膜を介して前記ゲート電極を設けたことを特徴とする半導体装置。
【請求項２】
前記ソース領域と前記低濃度ドレイン領域との間の前記半導体領域の表面に前記半導体領域より高濃度の第１導電型のフィールドドープ領域を設けたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ソース領域が前記ドレイン領域と対象的に高濃度ソース領域と低濃度ソース領域から構成されている請求項１記載の半導体装置。
【請求項４】
前記半導体領域の表面に設けられた第２導電型の絶縁ゲート電界効果型トランジスタと、前記半導体領域の表面に設けられた第２導電型のウェルと、前記ウェルの表面に設けられた第１導電型の絶縁ゲート電界効果型トランジスタとから成るとともに、前記低濃度ドレイン領域と前記ウェルとが同じ不純物分布である請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、出力回路に電源電圧より高い電圧が印加される高耐圧トランジスタを有する半導体装置に関する。
【背景技術】
【０００２】
従来のＣＭＯＳ回路の半導体装置においては、出力回路がパッド端子からの静電気により破壊するのを防止するために、図２に示すようなＭＯＳＦＥＴが保護トランジスタとて設けられていた。Ｐ型シリコン基板１の表面にＮ+ 型ソース領域２とドレイン領域４とが設けられ、ソース領域２とドレイン領域４との間の半導体基板１の表面にゲート酸化膜２１を介してゲート電極８が設けられている。ドレイン領域４はパッド端子に配線を介して電気的に接続している。ソース領域２とゲート電極８とは電源端子のＶss端子に配線を介して電気的に接続している。パッド端子に静電気が加わった場合にはこの保護トランジスタから静電気を放電することにより内部の半導体素子の破壊を防止する。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、従来の保護トランジスタを有する半導体装置においては、保護トランジスタのドレイン耐圧が２０Ｖより低いために、出力回路が２０Ｖ以上で動作する半導体装置へは適用できなかった。また、耐圧を上げようとすると製造工程が複雑になってしまった。
そこで、この発明の目的は、パッド端子に２０Ｖより高い電圧が印加される半導体装置において、簡単に製造できる保護トランジスタを設けることにより、信頼性の高い、かつ、安価な半導体装置を供給することである。
【課題を解決するための手段】
【０００４】
上記課題を解決するために、この発明は、半導体装置を以下の構成とした。
（１）パッド端子にドレイン領域を電気的に接続するとともに、電源ラインにソース領域とゲート電極とを電気的に接続した静電耐圧保護トランジスタを設けた半導体装置において、ドレイン領域を第１導電型の半導体領域の表面に設けた第２導電型の低濃度ドレイン領域と、低濃度ドレイン領域の内側の表面に設けた第２導電型の高濃度ドレイン領域から構成し、ソース領域と低濃度ドレイン領域との間の半導体領域の上にフィールド絶縁膜を介してゲート電極を設けたことを特徴とする半導体装置とした。
（２）ソース領域と低濃度ドレイン領域との間の半導体領域の表面に半導体領域より高濃度の第１導電型のフィールドドープ領域を設けたことを特徴とする（１）の半導体装置とした。
（３）ドレイン領域と対象的に高濃度ソース領域と低濃度ソース領域から構成されている（１）の半導体装置とした。
（４）半導体領域の表面に設けられた第２導電型の絶縁ゲート電界効果型トランジスタと、半導体領域の表面に設けられた第２導電型のウェルと、ウェルの表面に設けられた第１導電型の絶縁ゲート電界効果型トランジスタと成るなるとともに、低濃度ドレイン領域とウェルとが同じ不純物分布である（１）の半導体装置とした。
【発明の効果】
【０００５】
以上説明したように本発明の半導体装置は以下の効果を有する。
（１）高耐圧出力トランジスタの静電耐圧特性を改善できる。
（２）製造が簡単である。
【発明を実施するための最良の形態】
【０００６】
以下に、この発明の実施例を図面に基づいて説明する。
図１は、本発明の半導体装置に用いた保護トランジスタの断面図である。Ｐ- シリコン基板１の表面にＮ+ 型のソース領域２とドレイン領域４とが離れて設けられている。各々の領域はフィールド酸化膜７の両側に自己整合的に設けられている。フィールド酸化膜７は、内部のＭＯＳＦＥＴのゲート絶縁膜に比べ数倍以上厚い。フィールド酸化膜７は、内部回路を構成するＭＯＳＦＥＴ間の分離領域にも形成されている。また、Ｎ+ 型のソース領域２及びドレイン領域４の周囲には、それぞれＮ- 型のソース領域３とドレイン領域５が設けられている。
【０００７】
半導体装置のパッドにＮ+ 型ドレイン領域４が配線を介して電気的に接続している。Ｎ+ 型ソース領域２は電源端子であるＶSS端子に配線を介して電気的に接続している。Ｎ- 型ソース領域３とＮ- 型ドレイン領域との間の基板１の表面にはフィールド酸化膜７を介してゲート電極８が設けられている。ゲート電極８は、内部回路のＭＯＳＦＥＴのゲート電極と同じ薄膜で形成されている。例えば、ポリシリコン膜である。ゲート電極８はＶSS端子に配線を介して接地されている。従って、図１の保護トランジスタは通常動作時は常にＯＦＦ状態である。しかし、Ｎ+ 型ドレイン領域４にパッド端子から静電気が入ると、ソース領域２がエミッタ、基板１がベース、ドレイン領域４がコレクタとして動作するバイポーラトランジスタの動作をして放電する。ドレイン領域は、Ｎ- 型ドレイン領域５及びゲート電極８とＮ- 型ドレイン領域５との間のフィールド酸化膜で形成することにより、２０Ｖ以上の高耐圧構造になっている。保護対象である内部の半導体回路がＣＭＯＳ回路の場合には、ＰＭＯＳＦＥＴの基板であるＮウェルをＮ- 型ソース領域３ドレイン領域５として用いることができる。Ｎウェルを利用することにより、追加工程を必要とせずに保護トランジスタを形成できる。
【０００８】
また、図１に示すように、ＮＭＯＳＦＥＴの分離領域を構成しているフィールドドープをソース領域３とドレイン領域５との間の半導体基板１の表面に形成することにより、静電耐圧特性をさらに改善できる。即、フィールドドープ領域６を設けることにより、Ｎ- 型ソース領域３とＮ- 型ドレイン領域５との間の距離であるチャネル長を３μｍ以下に短くできる。チャネル長を短くできるために、バイポーラ動作した場合の放電能力が大きくなり、その結果、静電耐圧特性が高くなる。Ｎウェルでドレイン領域を形成した場合には、Ｎウェルの拡散深さが深いために、放電能力をさらに高くできる。
【０００９】
図３は本発明の半導体装置の電気回路図である。パッド端子３２に保護トランジスタＴ2及び高耐圧駆動トランジスタＴ1が配線を介して電気的に接続している。保護トランジスタＴ2及び高耐圧駆動トランジスタＴ1は、絶縁ゲート電界効果型トランジスタであり、それぞれドレイン耐圧は２０Ｖ以上の高耐圧特性を有している。高耐圧駆動トランジスタＴ1のゲート電極は回部回路３１の出力によって制御されている。保護トランジスタＴ2のゲート電極は接地されていて通常はＯＦＦ状態である。パッド端子に静電気が入った場合にのみ、保護トランジスタＴ2がバイポーラ動作して放電することにより、高耐圧トランジスタＴ1及び回部回路３１の破壊を防止する。一般的に、高耐圧トランジスタＴ1のドレイン耐圧に比べ保護トランジスタのドレイン耐圧を低く形成することにより、より放電能力を高くすることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の半導体装置に含まれている保護トランジスタの断面図である。
【図２】従来の半導体装置の保護トランジスタの断面図である。
【図３】本発明の半導体装置の電気回路図である。
【符号の説明】
【００１１】
１  Ｐ型シリコン基板
２  Ｎ+ 型ソース領域
３  Ｎ- 型ソース領域
４  Ｎ+ 型ドレイン領域
５  Ｎ- 型ドレイン領域
６  Ｐ±型フィールドドープ領域
７  フィールド酸化膜領域
８  ゲート電極
【図１】
2005094041.tif 000003
【図２】
2005094041.tif 000004
【図３】
2005094041.tif 000005