(57)【要約】【課題】固定電荷の影響を受けない高耐圧の半導体装置を提供する。【解決手段】Ｐ型の濃度が薄いＳＯＩ層を用いた場合、ＳＯＩ層と埋め込み酸化膜との界面部分ではＮ型反転していなくても、固定電荷は存在する。このＳＯＩ層中に高耐圧デバイスを形成すると固定電荷により電界分布が変化することから、Ｐ型のＳＯＩ層の濃度を１×１０15ｃｍ-3以上とすることで、図１に示す半導体装置のＳＲ測定した結果から固定電荷の影響を受けずに比抵抗の上昇を抑えて、固定電荷の影響を受けずに高耐圧の半導体装置を実現できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
シリコン基板上に形成した埋め込み酸化膜と、前記埋め込み酸化膜上に形成したＰ型のシリコン基板とを有する半導体装置であって、前記埋め込み酸化膜上に濃度が１×１０15ｃｍ-3以上の前記Ｐ型のシリコン基板を形成したことを特徴とする半導体装置。
【請求項２】
前記Ｐ型のシリコン基板中に素子を形成し、前記素子の電極からの電界が前記Ｐ型のシリコン基板と埋め込み酸化膜にかかることを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Silicon on Insulator）技術を用いて形成される半導体装置に関するものである。
【背景技術】
【０００２】
近年、半導体装置の高耐圧化、高電流化、クロストーク防止などの要望が増え、その要望を満たすべく、ＳＯＩ技術が用いられている。ＳＯＩ技術とは支持基板、埋め込み酸化膜、ＳＯＩ層（活性層）で構成し、支持基板とＳＯＩ層との間に埋め込み酸化膜が挟まれた形となっている。デバイスはＳＯＩ層に形成し、支持基板とは埋め込み酸化膜で絶縁されることになる。
【０００３】
ＳＯＩ層にＰ型の導電層を用いた場合、埋め込み酸化膜から発生する固定電荷がＳＯＩ層と埋め込み酸化膜との界面部分に存在し、埋め込み酸化膜上のＳＯＩ層はＮ型反転することが知られている。このＮ型反転を防止するため、Ｎ型反転したＳＯＩ層をＳＯＩ層と支持基板の濃度差を用いて防止する半導体装置が、例えば、特許文献１に開示されている。また、特許文献２には、ＳＯＩウェーハーの製造方法によって、支持基板の濃度によらずにＮ型反転しないＳＯＩウェーハーの製造方法も開示されている。
【特許文献１】特開平６−１２０４５８号公報
【特許文献２】特許第３０７４６６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、ＳＯＩ層と埋め込み酸化膜との界面部分ではＮ型反転していなくても、固定電荷は存在する。これは埋め込み酸化膜中には電荷が必ず存在するためである。固定電荷量はＳＯＩウェーハーの製造段階でＳＯＩウェーハーにかかる熱処理条件に依存するが、完全に電荷量をなくすことはできない。
【０００５】
図３にＳＲ測定した結果を示す。ＳＲとは広がり抵抗を測定するものであり、ＳＯＩ層の最表部から深さ方向に抵抗値を測定していき、深さ方向の抵抗値の変化を測定するものである。図３ではＳＯＩ層がＰ型の比抵抗３０Ω・ｃｍ、厚さ３μｍのものを測定している。ＳＯＩ層最表部から深さ２μｍまでは基板の比抵抗３０Ω・ｃｍ程度の値となっているが、深さ２μｍから埋め込み酸化膜までの間は、比抵抗値は上昇していく。これは深さ２μｍから３μｍまでの部分に固定電荷が存在し、ＳＯＩ層の比抵抗を上昇させ、あたかもＰ型の濃度が薄くなっているように作用している。しかし、比抵抗は上昇しているもののＮ型反転まではされていない。また、このときの支持基板はＰ型で比抵抗１２Ω・ｃｍのものを用いている。
【０００６】
この固定電荷による影響はＰ型のＳＯＩ層の濃度により影響は異なる。つまり、濃度の薄いＳＯＩ層の場合、不純物濃度が少ないため固定電荷による影響が相対的に大きくなる。
【０００７】
また、図４では、このＳＯＩ層に高耐圧デバイスを形成した場合の電界強度分布のシミュレーション結果を示す。図３で示したＳＲ測定結果のＳＯＩウェーハーを用いて高耐圧デバイスを作製した。高耐圧デバイスはドレイン１，ソース２，ゲート３で構成され、この高耐圧デバイスはＳＯＩ層４中に形成されている。ＳＯＩ層４の比抵抗は３０Ω・ｃｍ、厚さ３μｍのものを用いている。固定電荷量は５×１０11ｃｍ-2とした。またＳＯＩ層４の下には埋め込み酸化膜５、さらにその下には支持基板６がある。このときの支持基板６はＰ型で比抵抗１２Ω・ｃｍのものを用いている。
【０００８】
このシミュレーションではドレイン１に１３０Ｖを与え、ソース２，ゲート３及び支持基板６は０Ｖとして、デバイスがＯＦＦしているときのドレイン１からの電界強度分布を示している。
【０００９】
この従来例では、電界強度がソース２の直下にまで伸びていることが確認されている。これはソース２近傍まで電界が及んでいることになり、０Ｖであるソース２の近傍に正の電界が存在し、その結果、耐圧が低くなることを示している。これはＳＯＩ層４と埋め込み酸化膜５との界面で電荷が均一に存在しており、ＳＯＩ層４の濃度が低いため、ＳＯＩ層４の深さ２〜３μｍ部分で電荷の影響を受け、相対的に濃度が薄くなり電界がソース２の直下まで伸びてしまう。シミュレーションの結果ではこの高耐圧デバイスのＯＦＦ時の耐圧は１５０Ｖであった。
【００１０】
このように従来の半導体装置では、Ｐ型の濃度が薄いＳＯＩ層４を用いた場合に、デバイスを形成すると固定電荷が存在するため、その影響度が大きくなる。ＳＯＩ層に、例えば高耐圧のデバイスを形成した場合、所望の耐圧よりも低くなる原因となる。また、素子特性への影響を防ぐため、ＳＯＩ層の膜厚を厚くし、固定電荷の存在する領域から十分離してデバイスを形成する方法もあるが、この場合、素子サイズの増大やトレンチ分離を行った場合には製造時間の長時間化などの問題がある。
【００１１】
本発明は、前記従来技術の問題を解決することに指向するものであり、固定電荷の影響を受けない高耐圧の半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
この目的を達成するために、本発明に係る半導体装置は、シリコン基板上に形成した埋め込み酸化膜と、埋め込み酸化膜上に形成したＰ型のシリコン基板とを有する半導体装置であって、埋め込み酸化膜上に濃度が１×１０15ｃｍ-3以上のＰ型のシリコン基板を形成したことを特徴とする。
【００１３】
また、前記Ｐ型のシリコン基板中に素子を形成し、素子の電極からの電界がＰ型のシリコン基板と埋め込み酸化膜にかかることを特徴とする。
【００１４】
前記構成によれば、Ｐ型のシリコン基板（ＳＯＩ層）の濃度を濃くすることによって、固定電荷の影響を受けない半導体装置、及び高耐圧の半導体装置を実現できる。
【発明の効果】
【００１５】
本発明によれば、Ｐ型のシリコン基板（ＳＯＩ層）の濃度を１×１０１５ｃｍ−３以上、比抵抗で表すと２Ω・ｃｍ以下のものを用いて、固定電荷の影響を受けず高耐圧の半導体装置を実現できるという効果を奏する。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照して本発明における実施の形態を詳細に説明する。
【００１７】
図１は本発明の実施の形態における半導体装置のＳＲ測定した結果を示したものであり、図１においてＳＯＩ層はＰ型で比抵抗２Ω・ｃｍ、ＳＯＩ層の膜厚が３μｍのＳＲ測定結果であり、支持基板はＰ型で比抵抗１２Ω・ｃｍのものを用いている。このＳＲ測定結果から、ＳＯＩ層最表部から埋め込み酸化膜までの間、２Ω・ｃｍ程度の値となっており比抵抗の上昇は見受けられない。これは深さ２μｍから３μｍまでの部分に固定電荷が存在するものの、ＳＯＩ層の濃度が濃いため、固定電荷の影響を受けずに比抵抗の上昇がなされないためである。Ｐ型のＳＯＩ層を不純物濃度で表すと、図３の場合に４×１０14ｃｍ-3であったものが、図１では２×１０15ｃｍ-3とほぼ５倍近くＳＯＩ層の濃度が濃くなっており、固定電荷の影響を受けにくくなっている。
【００１８】
また、図２では図１で示したＳＯＩウェーハーに高耐圧デバイスを形成した場合の電界強度分布のシミュレーション結果を示す。ここで、前記従来例を示す図４において説明した構成部材に対応し同等の機能を有するものには同一の符号を付す。図２に示すように、高耐圧デバイスはドレイン１、ソース２、ゲート３で構成され、この高耐圧デバイスはＳＯＩ層４中に形成されている。ＳＯＩ層４の比抵抗は２Ω・ｃｍ、厚さ３μｍのものを用いている。固定電荷量は５×１０11ｃｍ-2とした。またＳＯＩ層４の下には埋め込み酸化膜５、さらにその下には支持基板６がある。支持基板６はＰ型で比抵抗１２Ω・ｃｍのものを用いている。これは図４でのＳＯＩ層４の比抵抗以外のパラメータ、素子の寸法などは変えずにシミュレーションした結果である。
【００１９】
このシミュレーションではドレイン１に１３０Ｖを与え、ソース２，ゲート３及び支持基板６は０Ｖとして、デバイスがＯＦＦしているときのドレイン１からの電界強度分布を示している。図４ではソース２直下に電界の存在が見受けられたが、図２のソース２直下にはそのような電界強度分布は見受けられない。これはＳＯＩ層４と埋め込み酸化膜５との界面で電荷が均一に存在しているが、ＳＯＩ層４の濃度が高いためこの電荷の影響を受けにくく、電界はソース２の直下に伸びなかった。この結果、このデバイスの耐圧は図４よりも高く、図４では１５０Ｖであったものが図２では１８０Ｖの耐圧となった。
【産業上の利用可能性】
【００２０】
本発明に係る半導体装置は、Ｐ型のシリコン基板（ＳＯＩ層）の濃度を１×１０15ｃｍ-3以上、比抵抗で表すと２Ω・ｃｍ以下のものを用いて、固定電荷の影響を受けず高耐圧の半導体装置を実現でき、ＳＯＩ技術を用いて形成される半導体装置に用いて有用である。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施の形態における半導体装置のＳＲ測定結果を示す図
【図２】本発明の実施の形態における半導体装置の電界強度分布を示す図
【図３】従来の半導体装置のＳＲ測定結果を示す図
【図４】従来の半導体装置の電界強度分布を示す図
【符号の説明】
【００２２】
１  ドレイン
２  ソース
３  ゲート
４  ＳＯＩ層
５  埋め込み酸化膜
６  支持基板
【図１】
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【図２】
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【図３】
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【図４】
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