(57)【要約】【課題】Ｘデコーダとして用いられる高電圧トランジスタのウェルに負の電圧を印加して高電圧トランジスタの漏れ電流を防止し、イレイザディスターバンスフェールを改善することが可能なＮＡＮＤフラッシュメモリ素子の消去方法を提供する。【解決手段】多数のセルストリングを含む多数のセルブロックと、前記セルブロック内のワードラインに所定の電圧を印加するために多数の高電圧トランジスタから構成された多数のＸデコーダとを含むＮＡＮＤフラッシュメモリ素子において、前記セルブロックの中のいずれか一つのブロックを消去するための消去動作の際に多数の前記Ｘデコーダ内の前記高電圧トランジスタのウェルに漏れ防止電圧を印加する。【選択図】図２
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【特許請求の範囲】
【請求項１】
多数のセルストリングを含む多数のセルブロックと、前記セルブロック内のワードラインに所定の電圧を印加するために多数の高電圧トランジスタから構成された多数のＸデコーダとを含むＮＡＮＤフラッシュメモリ素子において、
前記セルブロックの中のいずれか一つのブロックを消去するための消去動作の際に、多数の前記Ｘデコーダ内の前記高電圧トランジスタのウェルに漏れ防止電圧を印加することを特徴とするＮＡＮＤフラッシュメモリ素子の消去方法。
【請求項２】
セルストリング、ビットライン、ワードライン、前記セルストリングと前記ビットラインとの間に接続されたストリング選択トランジスタ、及び前記セルストリングと共通接地ラインとの間に接続された接地選択トランジスタを含む多数のセルブロックと、
前記セルストリング内のセル、前記ストリング選択トランジスタ及び前記接地選択トランジスタそれぞれのゲート端子に所定のゲート電圧を印加するためのゲートストリング選択用高電圧トランジスタ、ゲート接地選択用高電圧トランジスタ及びセルゲート用高電圧トランジスタを含む多数のＸデコーダとを含むＮＡＮＤフラッシュメモリ素子において、
消去動作のために前記多数のセルブロックの中のいずれか一つのブロックを選択する段階と、
前記選択されたセルブロックに接続されたＸデコーダ内の前記ゲートストリング選択用高電圧トランジスタ、前記ゲート接地選択用高電圧トランジスタ及び前記セルゲート用高電圧トランジスタそれぞれのゲート端子に電源電圧を印加し、ウェルに漏れ防止電圧を印加し、前記ゲートストリング選択用高電圧トランジスタ及び前記ゲート接地選択用高電圧トランジスタのドレイン端子にフローティング電圧を印加し、前記セルゲート用高電圧トランジスタのドレイン端子に接地電圧を印加する段階と、
選択されていないセルブロックに接続されたＸデコーダ内の前記ゲートストリング選択用高電圧トランジスタ、前記ゲート接地選択用高電圧トランジスタ及び前記セルゲート用高電圧トランジスタそれぞれのゲート端子に接地電源を印加し、ウェルに前記漏れ防止電圧を印加する段階と、
前記多数のセルブロックのウェルに消去電圧を印加する段階とを含んでなることを特徴とするＮＡＮＤフラッシュメモリ素子の消去方法。
【請求項３】
前記漏れ防止電圧として−０.１〜−１.０Ｖを使用することを特徴とする請求項１または２記載のＮＡＮＤフラッシュメモリ素子の消去方法。
【請求項４】
前記フローティング電圧として３.５〜５.５Ｖを使用し、前記消去電圧として２０〜２２Ｖを使用することを特徴とする請求項２記載のＮＡＮＤフラッシュメモリ素子の消去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＡＮＤフラッシュメモリ素子の消去方法に関し、特に、イレイザディスターバンスフェール(Erase Disturbance Fail)を改善することが可能な消去方法に関する。
【背景技術】
【０００２】
ＮＡＮＤフラッシュ素子の消去はブロック単位で行う。この際、消去されないブロックはブースト(Boosting)され、セルのワードラインに２０Ｖが印加されてウェルバイアス２０Ｖと相殺されるため、ディスターバンスが発生しなくなる。
【０００３】
ところが、現在Ｘデコーダ(X-Decoder)として用いられる高電圧トランジスタに異常が発生して漏れ電流(Leakage Current)が数十から数百ｐＡ／μｍと大きくなるという問題が発生する。これにより、消去されないセルのゲートにブーストされる２０Ｖのバイアスが低くなって１３Ｖ以下に降下し、セルアレイ(Cell Array)のウェルにかかった消去バイアス２０Ｖによってディスターバンスを受け、セルのもっていた情報を失う。
【０００４】
図１は従来の問題点を説明するための概念図である。
【０００５】
図１を参照すると、選択されていないセルＡのゲートはブーストされて２０Ｖを維持しなければならないが、選択トランジスタとして用いる高電圧ＮＭＯＳトランジスタＢから発生する漏洩によって電圧降下が発生する。このような漏洩は、その原因が様々であるが、特に高電圧ＮＭＯＳトランジスタのジャンクション領域で大きく発生する（図１の「Ｌ」領域参照）。
【０００６】
したがって、このような漏洩によってセルコントロールゲートにブーストされる電圧が元の電圧より７Ｖ以上電圧降下する場合、選択されないブロックでもセルのディスターバンス現象が発生し、プログラムされるべきセルが消去される現象が発生するという大きい問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
したがって、本発明は、かかる問題点を解決するためのもので、その目的は、Ｘデコーダとして用いられる高電圧トランジスタのウェルに負の電圧を印加して高電圧トランジスタの漏れ電流を防止し、イレイザディスターバンスフェールを改善することが可能なＮＡＮＤフラッシュメモリ素子の消去方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するための本発明は、多数のセルストリングを含む多数のセルブロックと、前記セルブロック内のワードラインに所定の電圧を印加するために多数の高電圧トランジスタから構成された多数のＸデコーダとを含むＮＡＮＤフラッシュメモリ素子において、前記セルブロックの中のいずれか一つのブロックを消去するための消去動作の際に多数の前記Ｘデコーダ内の前記高電圧トランジスタのウェルに漏れ防止電圧を印加する、ＮＡＮＤフラッシュメモリ素子の消去方法を提供する。
【０００９】
また、本発明は、セルストリング、ビットライン、ワードライン、前記セルストリングと前記ビットラインとの間に接続されたストリング選択トランジスタ、及び前記セルストリングと共通接地ラインとの間に接続された接地選択トランジスタを含む多数のセルブロックと、前記セルストリング内のセル、前記ストリング選択トランジスタ及び前記接地選択トランジスタそれぞれのゲート端子に所定のゲート電圧を印加するためのゲートストリング選択用高電圧トランジスタ、ゲート接地選択用高電圧トランジスタ及びセルゲート用高電圧トランジスタを含む多数のＸデコーダとを含むＮＡＮＤフラッシュメモリ素子において、消去動作のために前記多数のセルブロックの中のいずれか一つのブロックを選択する段階と、前記選択されたセルブロックに接続されたＸデコーダ内の前記ゲートストリング選択用高電圧トランジスタ、前記ゲート接地選択用高電圧トランジスタ及び前記セルゲート用高電圧トランジスタそれぞれのゲート端子に電源電圧を印加し、ウェルに漏れ防止電圧を印加し、前記ゲートストリング選択用高電圧トランジスタ及びゲート接地選択用高電圧トランジスタのドレイン端子にフローティング電圧を印加し、前記セルゲート用高電圧トランジスタのドレイン端子に接地電圧を印加する段階と、選択されていないセルブロックに接続されたＸデコーダ内の前記ゲートストリング選択用高電圧トランジスタ、前記ゲート接地選択用高電圧トランジスタ及び前記セルゲート用高電圧トランジスタそれぞれのゲート端子に接地電源を印加し、ウェルに前記漏れ防止電圧を印加する段階と、前記多数のセルブロックのウェルに消去電圧を印加する段階とを含んでなる、ＮＡＮＤフラッシュメモリ素子の消去方法を提供する。
【００１０】
好ましくは、前記漏れ防止電圧として−０.１〜−１.０Ｖを使用することができる。
【００１１】
好ましくは、前記フローティング電圧として３.５〜５.５Ｖを使用し、前記消去電圧として２０〜２２Ｖを使用することができる。
【発明の効果】
【００１２】
本発明は、ＮＡＮＤフラッシュメモリ素子の消去動作の際に、Ｘデコーダを構成する高電圧トランジスタのウェルに負の電圧を印加し、セルの消去動作の際に、選択されていないセルブロックから発生するイレイザディスターバンスフェールを抑制することができるうえ、素子の収率を向上させることができる。
【発明を実施するための最良の形態】
【００１３】
以下、添付図面を参照して本発明の実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に本発明の範疇を完全に知らせるために提供されるものである。図面上において、同一の符号は同一の要素を示す。
【００１４】
従来のＸデコーダとして用いられる高電圧トランジスタから発生する漏洩を１ｐＡ/μｍ未満に制御するためには、しきい値電圧を０.７５Ｖ以上に維持し或いはネガティブ電圧を印加する方法を使用することができる。
【００１５】
まず、しきい値電圧を上昇させる場合を考察すると、バックバイアスイフェクト(Backbias Effect)があまり高くて高電圧ハンプ(High Voltage Hump)のパストランジスタ(Pass Transistor)として用いられる場合、プログラムの際に使用される電圧が０.７Ｖ以上低くなる。これは、プログラムのスピードを落とす結果をもたらすため、漏洩を防止するためにしきい値電圧を無条件高めることはできない。
【００１６】
次に、図面を参照して、ウェルに負のバイアスを印加することについて説明する。
【００１７】
図２は本発明に係るＮＡＮＤフラッシュメモリ素子の消去方法を説明するためのフラッシュ素子の概念図である。
【００１８】
図３ａは消去されるセルブロックのＸデコーダ内の高電圧トランジスタに印加される電圧を説明するための概念図である。図３ｂは消去されないセルブロックのＸデコーダ内の高電圧トランジスタに印加される電圧を説明するための概念図である。
【００１９】
図２、図３ａ及び図３ｂを参照すると、多数のセルストリング１１０を含む多数のセルブロック１００と、前記セルブロック１００内のワードラインＷＬに所定の電圧を印加するために多数の高電圧トランジスタから構成された多数のＸデコーダ２００とを含むＮＡＮＤフラッシュメモリ素子において、前記セルブロック１００の中のいずれか一つのブロックを消去するための消去動作の際に多数のＸデコーダ２００内の高電圧トランジスタのウェルに漏れ防止電圧を印加する。
【００２０】
セルストリング１１０、ビットライン、ワードライン、セルストリングとビットラインとの間に接続されたストリング選択トランジスタ１２０、セルストリング１１０と共通接地ラインとの間に接続された接地選択トランジスタ１３０を含む多数のセルブロック１００と、ストリング選択トランジスタ１２０、接地選択トランジスタ１３０及びセルそれぞれのゲート端子に所定のゲート電圧を印加するためのゲートストリング選択用高電圧トランジスタ２３０、ゲート接地選択用高電圧トランジスタ２１０及びセルゲート用高電圧トランジスタ２２０を含む多数のＸデコーダ２００とを含むＮＡＮＤフラッシュメモリ素子において、消去動作のために多数のセルブロック１００の中のいずれか一つのブロックを選択した後、選択されたセルブロック１００ａに接続されたＸデコーダ２００ａ内のゲートストリング選択用高電圧トランジスタ２３０ａ、ゲート接地選択用高電圧トランジスタ２１０ａ及びセルゲート用高電圧トランジスタ２２０ａそれぞれのゲート端子に電源電圧を印加し、ウェルに漏れ防止電圧を印加し、ゲートストリング選択用高電圧トランジスタ２３０ａ及びゲート接地選択用高電圧トランジスタ２１０ａのドレイン端子にフローティング電圧ＧＤＳＬ及びＧＳＳＬを印加し、セルゲート用高電圧トランジスタ２２０ａのドレイン端子に接地電圧を印加し、選択されていないセルブロック１１０ｂに接続されたＸデコーダ２００ｂ内のゲートストリング選択用高電圧トランジスタ２３０ｂ、ゲート接地選択用高電圧トランジスタ２１０ｂ及びセルゲート用高電圧トランジスタ２２０ｂそれぞれのゲート端子に接地電源を印加し、ウェルに漏れ防止電圧を印加し、多数のセルブロック２００のウェルに消去電圧を印加することが好ましい。
【００２１】
セルストリング１１０は１６個のセルがストリング状になっていることが好ましい。したがって、セルストリング１１０のゲート端子、すなわちワードラインに接続されたＸデコーダ２００も、これに対応するように１６個のセルゲート用高電圧トランジスタ２２０から構成されることが好ましい。
【００２２】
また、ＮＡＮＤフラッシュメモリ素子内のセルを選択するためのＸデコーダ２００として用いる高電圧トランジスタのウェルに漏れ電圧を防止するために、−０.１〜−１.０Ｖの漏れ防止電圧を印加することが好ましい。さらに好ましくは、−０.４〜−０.６Ｖの漏れ防止電圧を使用することが効果的である。漏れ防止電圧を印加することにより、漏れ電流を５０倍以上減らすことができるという効果がある。これに関しては表１を参照して後述する。漏れ防止電圧を別途のネガティブチャージポンプを用いて生成することが好ましい。また、レギュレータ(regulator)を用いて電圧分配して使用することが好ましい。セルブロック１００に印加される消去電圧は２０〜２２Ｖの高電圧を使用することが効果的である。上述したフローティング電圧として３.５〜５.５Ｖを使用することが好ましく、４.０〜５.０Ｖを使用することが効果的である。
【００２３】
表１は本発明に係るＮＡＮＤフラッシュメモリ素子に印加される電圧を示す。
【００２４】
【表１】
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【００２５】
表１を参照すると、選択されたセルブロック１００ａのビットラインには０Ｖの電圧を印加し、セルブロック１００ａのワードラインにはＸデコーダ２００ａを介して０Ｖの電圧を印加し、ストリング選択トランジスタ１２０ａと接地選択トランジスタ１３０ａはフローティングさせた後、セルブロック１００ａのウェルに消去電圧を印加して消去動作を行う。このため、Ｘデコーダ２００ａ内の高電圧トランジスタのゲート端子には電源電圧を印加し、ウェルには−０.５Ｖを印加する。また、ストリング選択トランジスタ１２０ａ及び接地選択トランジスタ１３０ａに接続された高電圧トランジスタ２１０ａ、２２０ａ及び２３０ａのドレイン端子には４.５Ｖを印加する。これにより、ストリング選択トランジスタ１２０ａと接地選択トランジスタ１３０ａのゲート端子はＶｃｃ−Ｖｔにチャージされてトランジスタがターンオフされる。選択されたセルブロックの接地（ソース）ラインとストリング（ドレイン）ラインをフロートさせる。
【００２６】
一方、選択されていないセルブロック１００ｂのビットラインには０Ｖの電圧を印加し、セルブロック１００ｂのワードラインはＸデコーダ２００ｂによってフロートされて、セルブロック１００ｂのウェルに消去電圧を印加しても消去動作が行われない。このため、Ｘデコーダ２００内の高電圧トランジスタのゲート端子には接地電源を印加し、ウェルには−０.５Ｖを印加する。これにより、高電圧トランジスタをターンオフさせ、選択されないセルブロックのワードラインをフロートさせ、Ｘデコーダ２００ｂ内の高電圧トランジスタによって発生した漏洩でブーストされたセルの電圧が降下する現象を防止してイレイザディスターバンスを防止することができる。
【００２７】
ＮＡＮＤフラッシュメモリのＸデコーダを用いる高電圧トランジスタのウェルに負のチャージポンプを用いて負の電圧を−０.１〜−１.０Ｖを印加すると、高電圧トランジスタの漏れ電流を５０倍以上減らすことができる。これにより、イレイザディスターバンスフェールを抑制して収率を増加させることができる。
【００２８】
図４及び図５は本発明に係る高電圧素子の漏れ電流を示すグラフである。
【００２９】
図４に示すように、高電圧トランジスタのウェルに０Ｖのバックバイアスを加えた場合、漏れ電流は約２０ｐＡが発生した（図４の「０」領域を参照）。しかし、ウェルバイアスに−１Ｖを印加した場合、漏れ電流は約０.４ｐＡが発生した（図４の「Ｎ」領域を参照）。また、図５を参照すると、ウェルバイアスを０Ｖを印加した時より負の電圧を印加した場合、漏れ電流が急激に減少する現象を見ることができる。したがって、負のバイアスを−０.２Ｖ以上印加しても十分漏洩を減らすことができる。
【００３０】
ところが、無条件高電圧トランジスタのウェルに負のバイアスを印加することができる。なぜなら、消去しようとするブロックの高電圧トランジスタのウェルで負のバイアスがかかるので、高電圧トランジスタがターンオンされるためにはＶｃｃ−Ｖｔ＿ｈｖｎ＝１.８−０.８５＝０.９５Ｖより大きくなければならない。また、素子の集積度が増加することにより、より低いＶｃｃが印加される場合、ウェル（バルク）に印加されるバイアスはさらに減らなければならない。このような理由により、マージンの確保のために最大−０.９５Ｖを使用することが好ましいことが分かる。したがって、本発明は、−０.４〜−０.６Ｖを、Ｘデコーダとして用いられる高電圧トランジスタのウェルに印加することが好ましい。高電圧トランジスタの漏れ電流を効果的に防止することができるうえ、選択されたセル領域に接続された高電圧トランジスタの駆動にも影響を及ぼさない。
【図面の簡単な説明】
【００３１】
【図１】従来の問題点を説明するための概念図である。
【図２】本発明に係るＮＡＮＤフラッシュメモリ素子の消去方法を説明するためのフラッシュ素子の概念図である。
【図３ａ】消去されるセルブロックＸデコーダ内の高電圧トランジスタに印加される電圧を説明するための概念図である。
【図３ｂ】消去されないセルブロックＸデコーダ内の高電圧トランジスタに印加される電圧を説明するための概念図である。
【図４】本発明に係る高電圧素子の漏れ電流を示すグラフである。
【図５】本発明に係る高電圧素子の漏れ電流を示すグラフである。
【符号の説明】
【００３２】
１００    セルブロック
１１０    セルストリング
１２０    ストリング選択トランジスタ
１３０    接地選択トランジスタ
２００    Ｘデコーダ
２１０    ゲート接地選択用高電圧トランジスタ
２２０    セルゲート用高電圧トランジスタ
２３０    ゲートストリング選択用高電圧トランジスタ
【図１】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図４】
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【図５】
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