(57)【要約】      （修正有）【課題】薄膜トランジスタ基板、その製造方法、それを利用した液晶表示装置、液晶表示装置の製造方法及び検査方法を提供する。 【解決手段】基板上に薄膜トランジスタのゲート電極、ゲート電極と接続されたゲート・ライン、ゲート・ラインと接続されたゲート・パッド下部電極を含む第１導電パターン群と；薄膜トランジスタのソース電極及びドレイン電極、ソース電極と接続されたデータ・ライン、データ・ラインと接続されたデータ・パッド下部電極を含む第２導電パターン群と；第２導電パターン群の下部に形成した半導体パターンと；ドレイン電極と接続された画素電極、ゲート・パッド下部電極と接続されたゲート・パッド上部電極、データ・パッド下部電極と側面接続され前記基板と接続されたデータ・パッド上部電極を含む第３導電パターン群と；第３導電パターン群を除いた残りの領域に積層して形成されたゲート絶縁パターン及び保護膜パターンとを具備する。【選択図】図４
2005122186.tif 000002
【特許請求の範囲】
【請求項１】
基板の上に薄膜トランジスタのゲート電極、そのゲート電極と接続されたゲート・ライン、そのゲート・ラインと接続されたゲート・パッド下部電極を含む第１導電パターン群と、前記薄膜トランジスタのソース電極及びドレイン電極、そのソース電極と接続されたデータ・ライン、そのデータ・ラインと接続されたデータ・パッド下部電極を含む第２導電パターン群と、前記第２導電パターン群につれてその下部に形成された半導体パターンと、前記ドレイン電極と接続された画素電極、前記ゲート・パッド下部電極と接続されたゲート・パッド上部電極、前記データ・パッド下部電極と側面接続されて前記基板と接続されたデータ・パッド上部電極を含む第３導電パターン群と、前記第１導電パターン群と第２導電パターン群の間に形成されたゲート絶縁パターンと、前記第３導電パターン群の画素電極、ゲートパッド上部電極及びデータパッド上部電極の間に形成される保護膜パターンと、を具備することを特徴とする薄膜トランジスタ・アレイ基板。
【請求項２】
前記ゲート・パッド上部電極及びデータ・パッド上部電極の中のいずれか一つの線幅は検査用のピンの対応幅より大きいことを特徴とする請求項１記載の薄膜トランジスタ・アレイ基板。
【請求項３】
前記ゲート・パッド上部電極及びデータ・パッド上部電極の中のいずれか一つの線幅は２６μｍ以上であることを特徴とする請求項２記載の薄膜トランジスタ・アレイ基板。
【請求項４】
前記ゲート・パッド上部電極及びデータ・パッド上部電極の中のいずれか一つの線幅は３４〜３８μｍ以上であることを特徴とする請求項３記載の薄膜トランジスタ・アレイ基板。
【請求項５】
前記データ・パッド下部電極の少なくとも一側面と基板を露出させる少なくとも一つのデータ・コンタクトホールとを更に具備することを特徴とする請求項１記載の薄膜トランジスタ・アレイ基板。
【請求項６】
前記データ・コンタクトホールは前記データ・パッド下部電極の一側面を露出させる第１データ・コンタクトホールと、前記第１データ・コンタクトホールと所定間隔に離隔されて前記データ・パッド下部電極の他側面を露出させる第２データ・コンタクトホールを含むことを特徴とする請求項５記載の薄膜トランジスタ・アレイ基板。
【請求項７】
前記少なくとも一つのデータ・コンタクトホール内の前記データ・パッド上部電極と下部基板の間に位置する少なくとも一つのダミー・パターンとを更に具備することを特徴とする請求項５記載の薄膜トランジスタ・アレイ基板。
【請求項８】
前記ダミー・パターンは前記ゲート絶縁パターンと同一物質であることを特徴とする請求項９記載の薄膜トランジスタ・アレイ基板。
【請求項９】
前記画素電極は前記ドレイン電極と側面接触されると共に前記基板と接触されることを特徴とする請求項１記載の薄膜トランジスタ・アレイ基板。
【請求項１０】
前記ゲート・ライン、そのゲート・ラインと前記ゲート絶縁パターン及び半導体パターンを間に置いて重畳されて前記画素電極と側面接触されるストレージ電極を含むストレージキャパシティとを更に具備することを特徴とする請求項１記載の薄膜トランジスタ・アレイ基板。
【請求項１１】
基板の上に形成されたゲート・ラインと、前記ゲート・ラインと交差に形成されて画素領域を定義するデータ・ラインと、前記ゲート・ライン及びデータ・ラインの間に形成されるゲート絶縁膜と、前記ゲート・ライン及びデータ・ラインの交差部に形成された薄膜トランジスタと、前記画素領域に形成されて前記薄膜トランジスタと接続された画素電極と、前記ゲート・ラインと接続されたゲート・パッドと、前記データ・ラインと接続されたデータ・パッドとを具備して、前記ゲート・パッド及びデータ・パッドの中の少なくともいずれか一つは前記基板と接触されて透明導電膜が露出されるように形成されることを特徴とする薄膜トランジスタ・アレイ基板。
【請求項１２】
前記ゲート・パッド及びデータ・パッドの中の少なくともいずれか一つの露出された透明導電膜の線幅は検査用のピンの対応幅より大きいことを特徴とする請求項１１記載の薄膜トランジスタ・アレイ基板。
【請求項１３】
前記ゲート・パッド及びデータ・パッドの中の少なくともいずれか一つの露出された透明導電膜の線幅は２６μｍ以上であることを特徴とする請求項１２記載の薄膜トランジスタ・アレイ基板。
【請求項１４】
前記ゲート・パッド及びデータ・パッドの中の少なくともいずれか一つの露出された透明導電膜の線幅は３４〜３８μｍ以上であることを特徴とする請求項１３記載の薄膜トランジスタ・アレイ基板。
【請求項１５】
前記ゲート・パッドは前記透明導電膜、その透明導電膜が少なくとも一部露出されるように前記透明導電膜の上に形成されたゲート金属膜を含むことを特徴とする請求項１１記載の薄膜トランジスタ・アレイ基板。
【請求項１６】
前記ゲート・ライン及びゲート電極は前記透明導電膜、その透明導電膜の上に前記透明導電膜と重畳されるように形成されたゲート金属膜を含むことを特徴とする請求項１１記載の薄膜トランジスタ・アレイ基板。
【請求項１７】
前記透明導電膜はＴＯ，ＩＴＯ，ＩＺＯ及びＩＴＺＯの中の少なくともいずれか一つを含めて、前記ゲート金属膜はアルミニウム系金属、Ｍｏ，Ｃｕ，Ｃｒ，Ｔａ及びＴｉの中の少なくともいずれか一つを含むことを特徴とする請求項１５及び１６記載の薄膜トランジスタ・アレイ基板。
【請求項１８】
ゲート・ライン及びデータ・ラインの交差部に形成された薄膜トランジスタ、前記薄膜トランジスタを保護するための保護膜、前記薄膜トランジスタと接続される画素電極、前記ゲート・ライン及びデータ・ラインの中の少なくともいずれか一つと接続されて基板と接続される透明導電膜を含むパッドを有する薄膜トランジスタ・アレイ基板と、前記薄膜トランジスタ・アレイ基板と対向に合着されるカラーフィルター・アレイ基板とを具備して、前記保護膜は前記カラーフィルター・アレイ基板と重畳される領域に形成されて前記パッドに含まれた透明導電膜を露出させることを特徴とする液晶表示装置。
【請求項１９】
前記パッドは前記ゲート・ラインと接続されたゲート・パッドと、前記データ・ラインと接続されたデータ・パッドを含むことを特徴とする請求項１8記載の液晶表示装置。
【請求項２０】
前記ゲート・パッド及びデータ・パッドの中の少なくともいずれか一つの露出された透明導電膜の線幅は検査用のピンの対応幅より大きいことを特徴とする請求項１９記載の液晶表示装置。
【請求項２１】
前記ゲート・パッド及びデータ・パッドの中の少なくともいずれか一つの露出された透明導電膜の線幅は２６μｍ以上であることを特徴とする請求項２０記載の液晶表示装置。
【請求項２２】
前記ゲート・パッド及びデータ・パッドの中の少なくともいずれか一つの露出された透明導電膜の線幅は３４〜３８μｍ以上であることを特徴とする請求項２１記載の液晶表示装置。
【請求項２３】
前記ゲート・パッドは前記透明導電膜、その透明導電膜が少なくとも一部露出されるように前記透明導電膜の上に形成されたゲート金属膜を含むことを特徴とする請求項１９記載の液晶表示装置。
【請求項２４】
前記ゲート・ライン及びゲート電極は前記透明導電膜、その透明導電膜の上に前記透明導電膜と重畳されるように形成されたゲート金属膜を含むことを特徴とする請求項１８記載の液晶表示装置。
【請求項２５】
前記透明導電膜はＴＯ，ＩＴＯ，ＩＺＯ及びＩＴＺＯの中の少なくともいずれか一つを含めて、前記ゲート金属膜はアルミニウム系金属、Ｍｏ，Ｃｕ，Ｃｒ，Ｔａ及びＴｉの中の少なくともいずれか一つを含むことを特徴とする請求項２３及び２４記載の液晶表示装置。
【請求項２６】
前記ゲート絶縁膜及び前記ゲート・パッドのゲート金属膜を貫通するコンタクトホールを通して前記ゲート・パッドの露出された透明導電膜と接続された導電性フィルムとを更に具備することを特徴とする請求項２３記載の液晶表示装置。
【請求項２７】
基板の上に薄膜トランジスタのゲート電極、そのゲート・ラインと接続されたゲート・ライン、そのゲート・ラインと接続されたゲート・パッド下部電極を含む第１導電パターン群を形成する段階と、前記第１導電パターン群が形成された基板の上にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜の上に前記薄膜トランジスタのソース電極及びドレイン電極、そのソース電極と接続されたデータ・ライン、そのデータ・ラインと接続されたデータ・パッド下部電極を含む第２導電パターン群を形成すると共に前記第２導電パターン群につれてその下部に形成された半導体パターンを形成する段階と、前記ドレイン電極と接続された画素電極、前記ゲート・パッド下部電極と接続されたゲート・パッド上部電極、前記データ・パッド下部電極と側面接続されたデータ・パッド上部電極を含む第３導電パターン群を形成する段階と、前記第１及び第２導電パターン群の間にゲート絶縁パターンを形成する段階と、前記第３導電パターン群の画素電極、ゲートパッド上部電極及びデータパッド上部電極の間に保護膜パターンを形成する段階と、を含むことを特徴とする薄膜トランジスタアレイ基板の製造方法。 
【請求項２８】
前記第３導電パターン群を形成する段階は検査用のピンの対応幅より大きい線幅を有するように前記ゲート・パッド上部電極及びデータ・パッド上部電極の中の少なくともいずれか一つを形成する段階を含むことを特徴とする請求項２７記載の薄膜トランジスタ・アレイ基板の製造方法。
【請求項２９】
前記ゲート・パッド上部電極及びデータ・パッド上部電極の中のいずれか一つの線幅は２６μｍ以上であることを特徴とする請求項２８記載の薄膜トランジスタ・アレイ基板の製造方法。
【請求項３０】
前記ゲート・パッド及びデータ・パッドの中の少なくともいずれか一つの露出された透明導電膜の線幅は３４〜３８μｍ以上であることを特徴とする請求項２９記載の薄膜トランジスタ・アレイ基板の製造方法。
【請求項３１】
前記ゲート絶縁パターン及び保護膜パターンを形成する段階は前記データ・パッド下部電極の少なくとも一側面と基板を露出させるデータ・コンタクトホールを有する前記ゲート絶縁パターン及び保護膜パターンを形成する段階を含むことを特徴とする請求項２７記載の薄膜トランジスタ・アレイ基板の製造方法。
【請求項３２】
前記ゲート絶縁パターン及び保護膜パターンを形成する段階は前記データ・コンタクトホールは前記データ・パッド下部電極の一側面を露出させる第１データ・コンタクトホールと、前記第１データ・コンタクトホールと所定間隔に離隔されて前記データ・パッド下部電極の他側面を露出させる第２データ・コンタクトホールを有する前記ゲート絶縁パターン及び保護膜パターンを形成する段階を含むことを特徴とする請求項３１記載の薄膜トランジスタ・アレイ基板の製造方法。
【請求項３３】
前記データ・コンタクトホール内の前記データ・パッド上部電極と下部基板の間に少なくとも一つのダミー・パターンを形成する段階を更に含むことを特徴とする請求項３１記載の薄膜トランジスタ・アレイ基板の製造方法。
【請求項３４】
前記ダミーパターンを形成する段階は前記データ・パッド下部電極が形成された基板の上に保護膜を形成する段階と；前記保護膜の上にフォトレジスト・パターンを形成する段階と、ＳＦ６よりＯ２が更に添加された第１蝕刻ガスを利用して前記フォトレジスト・パターンをマスクで前記保護膜をパターニングする段階と、Ｏ２よりＳＦ６が更に添加された第２蝕刻ガスを利用して前記フォトレジスト・パターンをマスクで前記データ・パッド下部電極をパターニングする段階と、Ｃｌ２及びＨＣｌの中のいずれか一つが含まれた第３蝕刻ガスを利用して前記フォトレジスト・パターンをマスクで前記半導体パターンをパターニングして前記半導体パターンを少量残存する半導体パターンと重畳される位置に前記ゲート絶縁膜を少量残存させる段階を含むことを特徴とする請求項３３記載の薄膜トランジスタ・アレイ基板の製造方法。
【請求項３５】
前記ＳＦ６よりＯ２が更に添加された第１蝕刻ガスを利用して前記フォトレジスト・パターンをマスクで前記保護膜をパターニングする段階は前記ＳＦ６とＯ２の比率が１：３である第１蝕刻ガスを利用して前記保護膜をパターニングする段階を含むことを特徴とする請求項３４記載の薄膜トランジスタ・アレイ基板の製造方法。
【請求項３６】
前記Ｏ２よりＳＦ６が更に添加された第２蝕刻ガスを利用して前記フォトレジスト・パターンをマスクで前記データ・パッド下部電極をパターニングする段階は前記Ｏ２とＳＦ６の比率が１：３〜１０である第２蝕刻ガスを利用して前記データ・パッド下部電極をパターニングする段階を含むことを特徴とする請求項３４記載の薄膜トランジスタ・アレイ基板の製造方法。
【請求項３７】
前記第３導電パターン群、ゲート絶縁パターン及び保護膜パターンを形成する段階は前記第２導電パターン群が形成されたゲート絶縁膜の上に保護膜を形成する段階と；前記保護膜の上にフォトレジスト・パターンを形成する段階と；前記フォトレジスト・パターンをマスクでＳＦ６及びＯ２を含む蝕刻ガスを利用して前記保護膜、ゲート絶縁膜、ドレイン電極及び半導体パターンをパターニングして前記ゲート絶縁パターン、保護膜パターン、前記保護膜パターン及びゲート絶縁パターンと側面部が並んだドレイン電極を形成する段階と；前記フォトレジスト・パターンが残っている基板の上に透明導電膜を蒸着する段階と；前記フォトレジスト・パターンとその上の透明導電膜をストリップ工程に除去して第３導電パターン群を形成する段階を含むことを特徴とする請求項２７記載の薄膜トランジスタ・アレイ基板の製造方法。
【請求項３８】
前記ゲート・ライン、そのゲート・ラインと前記ゲート絶縁パターン及び半導体パターンを間に置いて重畳されて前記画素電極と側面接触されるストレージ電極を含むストレージ・クアパシティを形成する段階を更に含むことを特徴とする請求項２７記載の薄膜トランジスタ・アレイ基板の製造方法。
【請求項３９】
基板の上に形成されたゲート・ライン、前記ゲート・ラインとゲート絶縁膜を間に置いて交差に形成されて画素領域を定義するデータ・ライン、前記ゲート・ライン及びデータ・ラインの交差部に形成された薄膜トランジスタ、前記画素領域の前記基板の上に形成されて前記薄膜トランジスタと接続された画素電極、前記ゲート・ラインと接続されたゲート・パッド、前記データ・ラインと接続されたデータ・パッドを形成する段階を含み、前記ゲート・パッド及びデータ・パッドの中の少なくともいずれか一つは前記基板と接触されて前記基板の上に透明導電膜が露出されるように形成されることを特徴とする薄膜トランジスタ・アレイ基板の製造方法。
【請求項４０】
前記ゲート・パッド及びデータ・パッドの中の少なくともいずれか一つの露出された透明導電膜の線幅は検査用のピンの対応幅より大きいことを特徴とする請求項３９記載の薄膜トランジスタ・アレイ基板の製造方法。
【請求項４１】
前記ゲート・パッド及びデータ・パッドの中の少なくともいずれか一つの露出された透明導電膜の線幅は２６μｍ以上であることを特徴とする請求項４０記載の薄膜トランジスタ・アレイ基板の製造方法。
【請求項４２】
前記ゲート・パッド及びデータ・パッドの中の少なくともいずれか一つの露出された透明導電膜の線幅は３４〜３８μｍ以上であることを特徴とする請求項４１記載の薄膜トランジスタ・アレイ基板の製造方法。
【請求項４３】
前記ゲート・パッドは前記透明導電膜、その透明導電膜が少なくとも一部露出されるように前記透明導電膜の上に形成されたゲート金属膜を含むことを特徴とする請求項３９記載の薄膜トランジスタ・アレイ基板の製造方法。
【請求項４４】
前記ゲート・ライン及びゲート電極は前記透明導電膜、その透明導電膜の上に前記透明導電膜と重畳されるように形成されたゲート金属膜を含むことを特徴とする請求項３９記載の薄膜トランジスタ・アレイ基板の製造方法。
【請求項４５】
前記透明導電膜はＴＯ，ＩＴＯ，ＩＺＯ及びＩＴＺＯの中の少なくともいずれか一つを含めて、前記ゲート金属膜はアルミニウム系金属、Ｍｏ，Ｃｕ，Ｃｒ，Ｔａ及びＴｉの中の少なくともいずれか一つを含むことを特徴とする請求項４３及び４４記載の薄膜トランジスタ・アレイ基板の製造方法。
【請求項４６】
ゲート・ライン及びデータ・ラインの交差部に形成された薄膜トランジスタ、前記薄膜トランジスタを保護するための保護膜、前記薄膜トランジスタと接続される画素電極、前記ゲート・ライン及びデータ・ラインの中の少なくともいずれか一つと接続されて基板と接触される透明導電膜を含むパッドを有する薄膜トランジスタ・アレイ基板を設ける段階と；前記薄膜トランジスタ・アレイ基板と対向するカラーフィルター・アレイ基板を設ける段階と；前記薄膜トランジスタ・アレイ基板とカラーフィルター・アレイ基板を合着する段階と、上記保護膜内のパッドに含まれた透明導電膜の少なくとも一部を露出させることを特徴とする液晶表示装置の製造方法。
【請求項４７】
前記パッドを有する薄膜トランジスタ・アレイ基板を設ける段階は前記ゲート・ラインと接続されたゲート・パッドを形成する段階と；前記データ・ラインと接続されたデータ・パッドを形成する段階を含むことを特徴とする請求項４６記載の液晶表示装置の製造方法。
【請求項４８】
前記ゲート・パッド及びデータ・パッドの中の少なくともいずれか一つの露出された透明導電膜の線幅は検査用のピンの対応幅より大きいことを特徴とする請求項４７記載の液晶表示装置の製造方法。
【請求項４９】
前記ゲート・パッド及びデータ・パッドの中の少なくともいずれか一つの露出された透明導電膜の線幅は２６μｍ以上であることを特徴とする請求項４８記載の液晶表示装置の製造方法。
【請求項５０】
前記ゲート・パッド及びデータ・パッドの中の少なくともいずれか一つの露出された透明導電膜の線幅は３４〜３８μｍ以上であることを特徴とする請求項４9記載の液晶表示装置の製造方法。
【請求項５１】
前記ゲート・パッドは前記透明導電膜、その透明導電膜が少なくとも一部露出されるように前記透明導電膜の上に形成されたゲート金属膜を含むことを特徴とする請求項４７記載の液晶表示装置の製造方法。
【請求項５２】
前記ゲート・ライン及びゲート電極は前記透明導電膜、その透明導電膜の上に前記透明導電膜と重畳されるように形成されたゲート金属膜を含むことを特徴とする請求項４６記載の液晶表示装置の製造方法。
【請求項５３】
前記透明導電膜はＴＯ，ＩＴＯ，ＩＺＯ及びＩＴＺＯの中の少なくともいずれか一つを含めて、前記ゲート金属膜はアルミニウム系金属、Ｍｏ，Ｃｕ，Ｃｒ，Ｔａ及びＴｉの中の少なくともいずれか一つを含むことを特徴とする請求項５１及び５２記載の液晶表示装置の製造方法。
【請求項５４】
前記ゲート絶縁膜及び前記ゲート・パッドのゲート金属膜を貫通するコンタクトホールを通して露出された前記ゲート・パッドの透明導電膜の上に導電性フィルムを取り付ける段階を更に含むことを特徴とする請求項４６記載の液晶表示装置の製造方法。
【請求項５５】
ゲートラインと接続されたゲートパッド及びデータラインと接続されたデータパッドの中から少なくともいずれか上に形成された保護膜パターンにより露出した透明導電膜に検査用ピンを直接接触させる段階と、前記ゲートパッド及びデータパッドの中から少なくともいずれかと接続された検査用ピンに検査信号を供給する段階と、前記ゲートライン及びデータラインの中から少なくともいずれかの不良有無を検査する段階と、を含むことを特徴とする液晶表示装置の検査方法。
【請求項５６】
前記自動検査部の検査板の線幅は２６μｍ未満であり、前記ゲート・パッド及びデータ・パッドに含まれた透明導電膜の幅は２６μｍ以上であることを特徴とする請求項５５記載の液晶表示装置の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はマスク工程数を節減することができて、自動検査の際に自動検査用のピンの接触が容易にするようにした薄膜トランジスタ・アレイ基板、製造方法、それを利用した液晶表示装置、液晶表示装置の製造方法及び液晶表示装置の検査方法に関することである。
【背景技術】
【０００２】
液晶表示装置は電界を利用して液晶の光透過率を調節することで画像を表示するようになる。このような液晶表示装置は上／下部基板に対向に配置された画素電極と共通電極の間に形成される電界によって液晶を駆動するようになる。
【０００３】
液晶パネルは相互対向する薄膜トランジスタ・アレイ基板及びカラーフィルター・アレイ基板と、二基板の間でセルキャップを一定に維持させるスペースとセルキャップに埋められた液晶とを具備する。
【０００４】
薄膜トランジスタ・アレイ基板は多数の信号配線など及び薄膜トランジスタと、それらの上に液晶背向のために塗布された背向膜で構成される。カラーフィルター・アレイ基板はカラー具現のためのカラーフィルター及び光漏の防止のためのブラック・マトリックスと、それらの上に液晶背向のために塗布された背向膜で構成される。
【０００５】
このような液晶表示装置で薄膜トランジスタ・アレイ基板は半導体工程を含むと共に多数のマスク工程を必要とすることにつれて製造工程が複雑で液晶パネルの製造単価の上昇の重要原因になっている。これを解決するために、薄膜トランジスタ・アレイ基板はマスク工程数を減らす方向に発展している。これは一つのマスク工程が蒸着工程、洗浄工程、フォトリソグラフィ工程、蝕刻工程、フォトレジスト剥離工程、検査工程などのような多くの工程を含んでいるためである。これにつれて、最近には薄膜トランジスタ・アレイ基板の標準マスク工程であった５マスク工程で一つのマスク工程を減らした４マスク工程が台頭されている
図１は従来の４マスク工程を利用した水平電界型の液晶表示装置の薄膜トランジスタ・アレイ基板を表す平面図であり、図２は図１で線′Ｉ―Ｉ′″につれて切断して取った薄膜トランジスタ・アレイ基板を表す断面図である。
【０００６】
図１及び図２を参照すると、従来の液晶表示パネルゲート絶縁膜（１２）を間に置いて交差に形成されたゲート・ライン（２）及びデータ・ライン（４）と、その交差部毎に形成された薄膜トランジスタ（３０）と、その交差構造で設けられた画素領域に形成された画素電極（２２）と、ゲート・ライン（２）とストレージ電極（２８）の重畳部に形成されたストレージ・キャパシティ（４０）と、ゲート・ライン（２）と接続されるゲート・パッド（５０）と、データ・ライン（４）と接続されるデータ・パッド（６０）とを更に具備する。
【０００７】
ゲート信号を供給するゲート・ライン（２）とデータ信号を供給するデータ・ライン（４）は交差構造で形成されて画素領域（５）を定義する。
【０００８】
薄膜トランジスタ（３０）はゲート・ライン（２）のゲート信号に応答してデータ・ライン（４）の画素信号が画素電極（２２）に充電されて維持されるようにする。このために、薄膜トランジスタ（３０）はゲート・ライン（２）に接続されたドレイン電極（１０）とを具備する。また、薄膜トランジスタ（３０）はゲート電極（６）とゲート絶縁膜（１２）を間に置いて重畳されながらソース電極（８）とドレイン電極（１０）の間にチャンネルを形成する活性層（１４）とを更に具備する。
【０００９】
そして、活性層（１４）はデータ・ライン（４）、データ・パッド下部電極（６２）及びストレージ電極（２８）と重畳に形成される。このような活性層（１４）の上にはデータ・ライン（４）、ソース電極（８）、ドレイン電極（１０）、データ・パッド下部電極（６２）及びストレージ電極（２８）とオーミック接触のためのオーミック接触層（１６）が更に形成される。
【００１０】
画素電極（２２）は保護膜（１８）を貫通する第１コンタクトホール（２０）を通して薄膜トランジスタ（３０）のドレイン電極（１０）と接続されて画素領域（５）に形成される。
【００１１】
これにつれて、薄膜トランジスタ（３０）を通して画素信号が供給された画素電極（２２）と基準電圧が供給された共通電極（示さない）の間には電界が形成される。このような電界によって下部アレイ基板と上部アレイ基板の間の液晶分子などが誘電異方性により、回転するようになる。そして、液晶分子などの回転程度につれて画素領域（５）を透過する光の透過率が異なってくるようになることでグラデーションを具現するようになる。
【００１２】
ストレージ・キャパシティ（４０）はゲート・ライン（２）と、そのゲート・ライン（２）とゲート絶縁膜（１２）、活性層（１４）及びオーミック接触層（１６）を間に置いて重畳されるストレージ電極（２８）で構成される。ここで、ストレージ電極（２８）は保護膜（１８）に形成された第２コンタクトホール（４２）を通して画素電極（２２）と接続される。このようなストレージ・キャパシティ（４０）は画素電極（２２）に充電された画素信号が次の画素信号が充電される際にまで安定的に維持されるようになる。
【００１３】
ゲート・パッド（５０）はゲート・ドライバ（図示しない）と接続されてゲート・ライン（２）にゲート信号を供給する。このようなゲート・パッド（５０）はゲート・ライン（２）から延長されるゲート・パッド下部電極（５２）と、ゲート絶縁膜（１２）及び保護膜（１８）を貫通する第３コンタクトホール（５４）を通してゲート・パッド下部電極（５２）と接続されたゲート・パッド上部電極（５４）で構成される。
【００１４】
データ・パッド（６０）はデータ・ドライバ（図示しない）と接続されてデータ・ライン（４）にデータ信号を供給する。このようなデータ・パッド（６０）はデータ・ライン（４）から延長されるデータ・パッド下部電極（６２）と、保護膜（１８）を貫通する第４コンタクトホール（６６）を通してデータ・パッド下部電極（６２）と接続されたデータ・パッド上部電極（６４）で構成される。
【００１５】
このような構成を有する薄膜トランジスタ・アレイ基板の製造方法を４マスク工程を利用して詳細にすると図３ａ乃至図３ｄに示すところのようである。
【００１６】
図３ａを参照すると、第１マスク工程を利用して下部基板（１）の上にゲート・ライン（２）、ゲート電極（６）、ゲート・パッド下部電極（５２）を含む第１導電パターン群が形成される。
【００１７】
これを詳細に説明すると、下部基板（１）の上にスパッタリング方法などの蒸着方法を通してゲート金属層が形成される。続いて、第１マスクを利用したフォトリソグラフィ工程と蝕刻工程にゲート金属層がパターニングされることでゲート・ライン（２）、ゲート電極（６）、ゲート・パッド下部電極（５２）を含む第１導電パターン群が形成される。ここで、ゲート金属層としてはアルミニウム系金属などが利用される。
【００１８】
図３ｂを参照すると、第１導電パターン群が形成された下部基板（１）の上にゲート絶縁膜（１２）が塗布される。そして、第２マスク工程を利用してゲート絶縁膜（１２）の上に活性層（１４）及びオーミック接触層（１６）を含む半導体パターンと；データ・ライン（４）、ソース電極（８）、ドレイン電極（１０）、データ・パッド下部電極（６２）、ストレージ電極（２８）を含む第２導電パターン群が形成される。
【００１９】
これを詳細に説明すると、第１導電パターン群が形成された下部基板（１）の上にＰＥＣＶＥ、スパッタリングなどの蒸着方法を通してゲート絶縁膜（１２）、非晶質シリコン層、ｎ＋非晶質シリコン層、そしてデータ金属層が順次に形成される。ここで、ゲート絶縁膜（１２）の材料としては酸化シリコン（ＳｉＯｘ）または窒化シリコン（ＳｉＮｘ）などの無機絶縁物質が利用される。データ金属層としてはモリブデン、チタン、タンタル、モリブデン合金などが利用される。
【００２０】
続いて、データ金属層の上に第２マスクを利用したフォトリソグラフィ工程にフォトレジスト・パターンを形成するようになる。この場合、第２マスクとしては薄膜トランジスタのチャンネル部に回折露光部を有する回折露光マスクを利用することでチャンネル部のフォトレジスト・パターンが異なる領域部のフォトレジスト・パターンより低い高さを有するようにする。
【００２１】
続いて、フォトレジスト・パターンを利用した湿式蝕刻工程にデータ金属層がパターニングされることでデータ・ライン（４）、ソース電極（８）、そのソース電極（１０）と一体化されたドレイン電極（１０）、ストレージ電極（２８）を含む第２導電パターン群が形成される。
【００２２】
次いで、同一のフォトレジスト・パターンを利用した乾式蝕刻工程にｎ＋非晶質シリコン層と非晶質シリコン層が同時にパターニングされることでオーミック接触層（１４）と活性層（１６）が形成される。
【００２３】
そして、アッシング工程にチャンネル部で相対的に低い高さを有するフォトレジスト・パターンが除去された後、乾式蝕刻工程にチャンネル部のデータ金属層及びオーミック接触層（１６）が蝕刻される。これにつれて、チャンネル部の活性層（１４）が露出されてソース電極（８）とドレイン電極（１０）が分離される。
【００２４】
続いて、ストリップ工程に第２導電パターン群の上に残っているフォトレジスト・パターンが除去される。
【００２５】
図３ｃを参照すると、第２導電パターン群が形成されたゲート絶縁膜（１２）の上に第３マスク工程を利用して第１乃至第４コンタクトホールなど（２０，４２，５６，６６）を含む保護膜（１８）が形成される。
【００２６】
詳細にすると、第２導電パターン群が形成されたゲート絶縁膜（１２）の上にＰＥＣＶＤなどの蒸着方法に保護膜（１８）が全面形成される。続いて、保護膜（１８）は第３マスクを利用したフォトリソグラフィ工程と蝕刻工程にパターニングされることで第１乃至第４コンタクトホールなど（２０，４２，５６，６６）が形成される。第１コンタクトホール（２０）は保護膜（１８）を貫通してドレイン電極（１０）を露出させて、第２コンタクトホール（２６）は保護膜（１８）を貫通してストレージ電極（４２）を露出させる。第３コンタクトホール（５６）は保護膜（１８）及びゲート絶縁膜（１２）を貫通してゲート・パッド下部電極（５２）を露出させて、第４コンタクトホール（６６）は保護膜（１８）を貫通してデータ・パッド下部電極（６２）を露出させる。ここで、データ金属としてモリブデン（Ｍｏ）のように乾式蝕刻比の大きい金属が利用される場合、第１、第２、第４コンタクトホール（２０，４２，６６）のそれぞれはドレイン電極（１０）、ストレージ電極（２８）、データ・パッド下部電極（６２）まで貫通してそれらの側面を露出させるようになる。
【００２７】
保護膜（１８）の材料としてはゲート絶縁膜（１２）のような無機絶縁物質か、誘電常数が小さいアクリル系有機化合物、ＢＣＢまたはＰＦＣＢなどのような有機絶縁物質が利用される。
【００２８】
図３ｄを参照すると、第４マスク工程を利用して保護膜（１８）の上に画素電極（２２）、ゲート・パッド上部電極（５４）、データ・パッド上部電極（６４）を含む第３導電パターン群が形成される。
【００２９】
これを詳細に説明すると、保護膜（１８）の上にスパッタリングなどの蒸着方法に透明導電膜が塗布される。続いて、第４マスクを利用したフォトリソグラフィ工程と蝕刻工程を通して透明導電膜がパターニングされることで画素電極（２２）、ゲート・パッド上部電極（５４）、データ・パッド上部電極（６４）を含む第３導電パターン群が形成される。画素電極（２２）は第１コンタクトホール（２０）を通してドレイン電極（１０）と電気的に接続されて、第２コンタクトホール（４２）を通してストレージ電極（２８）と電気的に接続される。ゲート・パッド上部電極（５４）は第３コンタクトホール（５６）を通してゲート・パッド下部電極（５２）と電気的に接続される。データ・パッド上部電極（６４）は第４コンタクトホール（６６）を通してデータ・パッド下部電極（６４）と電気的に接続される。
【００３０】
ここで、透明導電膜の材料としてはインジウム錫酸化物（ＩＴＯ）、錫酸化物（ＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）またはインジウム錫亜鉛酸化物（ＩＴＺＯ）などの中のいずれか一つが利用される。
【００３１】
このように、従来の薄膜トランジスタ・アレイ基板及びその製造方法は４マスク工程を採用することで５マスク工程を利用した場合より製造工程数を減らすことと共にそれに比例する製造単価を節減することができるようになる。しかし、４マスク工程もまた相変わらず製造工程が複雑で原価節減に限界があるので製造工程をもっと単純化して製造単価をもっと減らすことができる法案が要求される。
【発明の開示】
【発明が解決しようとする課題】
【００３２】
従って、本発明の目的はマスク工程数を節減することができる薄膜トランジスタ・アレイ基板、その製造方法、それを利用した液晶表示装置、液晶表示装置の製造方法及び液晶表示装置の検査方法を提供することである。
【００３３】
本発明の異なる目的は自動検査の際に自動検査用のピンの接触が容易になるようにした 薄膜トランジスタ・アレイ基板、その製造方法、それを利用した液晶表示装置、液晶表示装置の製造方法及び液晶表示装置の検査方法を提供することである。
【課題を解決するための手段】
【００３４】
前記目的を達成するために、本発明の実施例による薄膜トランジスタ・アレイ基板は基板の上に薄膜トランジスタのゲート電極、そのゲート電極と接続されたゲート・ライン、そのゲート・ラインと接続されたゲート・パッド下部電極を含む第１導電パターン群と；前記薄膜トランジスタのソース電極及びドレイン電極、そのソース電極と接続されたデータ・ライン、そのデータ・ラインと接続されたデータ・パッド下部電極を含む第２導電パターン群と；前記第２導電パターン群につれてその下部に形成された半導体パターンと；前記ドレイン電極と接続された画素電極、前記ゲート・パッド下部電極と接続されたゲート・パッド上部電極、前記データ・パッド下部電極と側面接続されて前記基板と接続されたデータ・パッド上部電極を含む第３導電パターン群と； 前記第１導電パターン群と第２導電パターン群の間に形成されたゲート絶縁パターンと、前記第３導電パターン群の画素電極、ゲートパッド上部電極及びデータパッド上部電極の間に形成される保護膜パターンと、を具備することを特徴とする。 
前記第３導電パターン群が形成された領域を除いた残りの領域で積層されて形成されたゲート絶縁パターン及び保護膜パターンとを具備することを特徴とする。
【００３５】
前記ゲート・パッド上部電極及びデータ・パッド上部電極の中のいずれか一つの線幅は検査用のピンの対応幅より大きいことを特徴とする。
【００３６】
前記ゲート・パッド上部電極及びデータ・パッド上部電極の中のいずれか一つの線幅は２６μｍ以上であることを特徴とする。
【００３７】
前記ゲート・パッド上部電極及びデータ・パッド上部電極の中のいずれか一つの線幅は３４〜３８μｍ以上であることを特徴とする。
【００３８】
前記データ・パッド下部電極の少なくとも一側面と基板を露出させる少なくとも一つのデータ・コンタクトホールとを更に具備することを特徴とする。
【００３９】
前記データ・コンタクトホールは前記データ・パッド下部電極の一側面を露出させる第１データ・コンタクトホールと；前記第１データ・コンタクトホールと所定間隔に離隔されて前記データ・パッド下部電極の他側面を露出させる第２データ・コンタクトホールを含むことを特徴とする。
【００４０】
前記少なくとも一つのデータ・コンタクトホール内の前記データ・パッド上部電極と下部基板の間に位置する少なくとも一つのダミー・パターンとを更に具備することを特徴とする。
【００４１】
前記ダミー・パターンは前記ゲート絶縁パターンと同一物質であることを特徴とする。
【００４２】
前記画素電極は前記ドレイン電極と側面接触されると共に前記基板と接触されることを特徴とする。
【００４３】
前記ゲート・ライン、そのゲート・ラインと前記ゲート絶縁パターン及び半導体パターンを間に置いて重畳されて前記画素電極と側面接触されるストレージ電極を含むストレージキャパシティとを更に具備することを特徴とする。
【００４４】
前記目的を達成するために、本発明による薄膜トランジスタ・アレイ基板は基板の上に形成されたゲート・ラインと；前記ゲート・ラインと交差に形成されて画素領域を定義するデータ・ラインと； 前記ゲートライン及びデータラインの間に形成されるゲート絶縁膜と、前記ゲート・ライン及びデータ・ラインの交差部に形成された薄膜トランジスタと；前記画素領域に形成されて前記ゲート・ラインと接続されたゲート・パッドと；前記データ・ラインと接続されたデータ・パッドとを具備して；前記ゲート・パッド及びデータ・パッドの中の少なくともいずれか一つは前記基板と接触されて透明導電膜が露出されるように形成されることを特徴とする。
【００４５】
前記ゲート・パッド及びデータ・パッドの中の少なくともいずれか一つの露出された透明導電膜の線幅は検査用のピンの対応幅より大きいことを特徴とする。
【００４６】
前記ゲート・パッド及びデータ・パッドの中の少なくともいずれか一つの露出された透明導電膜の線幅は２６μｍ以上であることを特徴とする。
【００４７】
前記ゲート・パッド及びデータ・パッドの中の少なくともいずれか一つの露出された透明導電膜の線幅は３４〜３８μｍ以上であることを特徴とする。
【００４８】
前記ゲート・パッドは前記透明導電膜、その透明導電膜が少なくとも一部露出されるように前記透明導電膜の上に形成されたゲート金属膜を含むことを特徴とする。
【００４９】
前記ゲート・ライン及びゲート電極は前記透明導電膜、その透明導電膜の上に前記透明導電膜と重畳されるように形成されたゲート金属膜を含むことを特徴とする。
【００５０】
前記透明導電膜はＴＯ，ＩＴＯ，ＩＺＯ及びＩＴＺＯの中の少なくともいずれか一つを含めて、前記ゲート金属膜はアルミニウム系金属、Ｍｏ，Ｃｕ，Ｃｒ，Ｔａ及びＴｉの中の少なくともいずれか一つを含むことを特徴とする。
【００５１】
前記目的を達成するために、本発明による液晶表示装置はゲート・ライン及びデータ・ラインの交差部に形成された薄膜トランジスタ、前記薄膜トランジスタを保護するための保護膜、前記薄膜トランジスタと接続される画素電極、前記ゲート・ライン及びデータ・ラインの中の少なくともいずれか一つと接続されて基板と接続される透明導電膜を含むパッドを有する薄膜トランジスタ・アレイ基板と；前記薄膜トランジスタ・アレイ基板と対向に合着されるカラーフィルター・アレイ基板とを具備して；前記保護膜は前記カラーフィルター・アレイ基板と重畳される領域に形成されて前記パッドに含まれた透明導電膜を露出させることを特徴とする。
【００５２】
前記パッドは前記ゲート・ラインと接続されたゲート・パッドと；前記データ・ラインと接続されたデータ・パッドを含むことを特徴とする。
【００５３】
前記ゲート・パッド及びデータ・パッドの中の少なくともいずれか一つの露出された透明導電膜の線幅は検査用のピンの対応幅より大きいことを特徴とする。
【００５４】
前記ゲート・パッド及びデータ・パッドの中の少なくともいずれか一つの露出された透明導電膜の線幅は２６μｍ以上であることを特徴とする。
【００５５】
前記ゲート・パッド及びデータ・パッドの中の少なくともいずれか一つの露出された透明導電膜の線幅は３４〜３８μｍ以上であることを特徴とする。
【００５６】
前記ゲート・パッドは前記透明導電膜、その透明導電膜が少なくとも一部露出されるように前記透明導電膜の上に形成されたゲート金属膜を含むことを特徴とする。
【００５７】
前記ゲート・ライン及びゲート電極は前記透明導電膜、その透明導電膜の上に前記透明導電膜と重畳されるように形成されたゲート金属膜を含むことを特徴とする。
【００５８】
前記透明導電膜はＴＯ，ＩＴＯ，ＩＺＯ及びＩＴＺＯの中の少なくともいずれか一つを含めて、前記ゲート金属膜はアルミニウム系金属、Ｍｏ，Ｃｕ，Ｃｒ，Ｔａ及びＴｉの中の少なくともいずれか一つを含むことを特徴とする。
【００５９】
前記ゲート絶縁膜及び前記ゲート・パッドのゲート金属膜を貫通するコンタクトホールを通して前記ゲート・パッドの露出された透明導電膜と接続された導電性フィルムとを更に具備することを特徴とする。
前記目的を達成するために、本発明による薄膜トランジスタ・アレイ基板の製造方法においては、 基板の上に薄膜トランジスタのゲート電極、そのゲート・ラインと接続されたゲート・ライン、そのゲート・ラインと接続されたゲート・パッド下部電極を含む第１導電パターン群を形成する段階と；前記第１導電パターン群が形成された基板の上にゲート絶縁膜を形成する段階と；前記ゲート絶縁膜の上に前記薄膜トランジスタのソース電極及びドレイン電極、そのソース電極と接続されたデータ・ライン、そのデータ・ラインと接続されたデータ・パッド下部電極を含む第２導電パターン群を形成すると共に前記第２導電パターン群につれてその下部に形成された半導体パターンを形成する段階と；前記ドレイン電極と接続された画素電極、前記ゲート・パッド下部電極と接続されたゲート・パッド上部電極、前記データ・パッド下部電極と側面接続されたデータ・パッド上部電極を含む第３導電パターン群を形成する段階と； 前記第１及び第２導電パターン群の間にゲート絶縁パターンを形成する段階と、前記第３導電パターン群の画素電極、ゲートパッド上部電極及びデータパッド上部電極の間に保護膜パターンを形成する段階と、を含むことを特徴とする。
【００６０】
前記第３導電パターン群を形成する段階は検査用のピンの対応幅より大きい線幅を有するように前記ゲート・パッド上部電極及びデータ・パッド上部電極の中の少なくともいずれか一つを形成する段階を含むことを特徴とする。
【００６１】
前記ゲート・パッド上部電極及びデータ・パッド上部電極の中のいずれか一つの線幅は２６μｍ以上であることを特徴とする。
【００６２】
前記ゲート・パッド及びデータ・パッドの中の少なくともいずれか一つの露出された透明導電膜の線幅は３４〜３８μｍ以上であることを特徴とする。
【００６３】
前記ゲート絶縁パターン及び保護膜パターンを形成する段階は前記データ・パッド下部電極の少なくとも一側面と基板を露出させるデータ・コンタクトホールを有する前記ゲート絶縁パターン及び保護膜パターンを形成する段階を含むことを特徴とする。
【００６４】
前記ゲート絶縁パターン及び保護膜パターンを形成する段階は前記データ・コンタクトホールは前記データ・パッド下部電極の一側面を露出させる第１データ・コンタクトホールと；前記第１データ・コンタクトホールと所定間隔に離隔されて前記データ・パッド下部電極の他側面を露出させる第２データ・コンタクトホールを有する前記ゲート絶縁パターン及び保護膜パターンを形成する段階を含むことを特徴とする。
【００６５】
前記データ・コンタクトホール内の前記データ・パッド上部電極と下部基板の間に少なくとも一つのダミー・パターンを形成する段階を更に含むことを特徴とする。
前記ダミーパターンを形成する段階は前記データ・パッド下部電極が形成された基板の上に保護膜を形成する段階と；前記保護膜の上にフォトレジスト・パターンを形成する段階と；ＳＦ６よりＯ２が更に添加された第1蝕刻ガスを利用して前記フォトレジスト・パターンをマスクで前記保護膜をパターニングする段階と；Ｏ２よりＳＦ６が更に添加された第２蝕刻ガスを利用して前記フォトレジスト・パターンをマスクで前記データ・パッド下部電極をパターニングする段階と；Ｃｌ２及びＨＣｌの中のいずれか一つが含まれた第３蝕刻ガスを利用して前記フォトレジスト・パターンをマスクで前記半導体パターンをパターニングして前記半導体パターンを少量残存する半導体パターンと重畳される位置に前記ゲート絶縁膜を少量残存させる段階を含むことを特徴とする。
前記ＳＦ６よりＯ２が更に添加された第１蝕刻ガスを利用して前記フォトレジスト・パターンをマスクで前記保護膜をパターニングする段階は前記ＳＦ６とＯ２の比率が１：３である第１蝕刻ガスを利用して前記保護膜をパターニングする段階を含むことを特徴とする。
前記Ｏ２よりＳＦ６が更に添加された第２蝕刻ガスを利用して前記フォトレジスト・パターンをマスクで前記データ・パッド下部電極をパターニングする段階は前記Ｏ２とＳＦ６の比率が１：３〜１０である第２蝕刻ガスを利用して前記データ・パッド下部電極をパターニングする段階を含むことを特徴とする。
【００６６】
前記第３導電パターン群、ゲート絶縁パターン及び保護膜パターンを形成する段階は前記第２導電パターン群が形成されたゲート絶縁膜の上に保護膜を形成する段階と；前記保護膜の上にフォトレジスト・パターンを形成する段階と；前記フォトレジスト・パターンをマスクでＳＦ６及びＯ２を含む蝕刻ガスを利用して前記保護膜、ゲート絶縁膜、ドレイン電極及び半導体パターンをパターニングして前記ゲート絶縁パターン、保護膜パターン、前記保護膜パターン及びゲート絶縁パターンと側面部が並んだドレイン電極を形成する段階と；前記フォトレジスト・パターンが残っている基板の上に透明導電膜を蒸着する段階と；前記フォトレジスト・パターンとその上の透明導電膜をストリップ工程に除去して第３導電パターン群を形成する段階を含むことを特徴とする。
【００６７】
前記薄膜トランジスタ・アレイ基板の製造方法は前記ゲート・ライン、そのゲート・ラインと前記ゲート絶縁パターン及び半導体パターンを間に置いて重畳されて前記画素電極と側面接触されるストレージ電極を含むストレージ・クアパシティを形成する段階を更に含むことを特徴とする。
【００６８】
前記目的を達成するために、本発明による薄膜トランジスタ・アレイ基板の製造方法は基板の上に形成されたゲート・ライン、前記ゲート・ラインとゲート絶縁膜を間に置いて交差に形成されて画素領域を定義するデータ・ライン、前記ゲート・ライン及びデータ・ラインの交差部に形成された薄膜トランジスタ、前記画素領域の前記基板の上に形成されて前記薄膜トランジスタと接続された画素電極、前記ゲート・ラインと接続されたゲート・パッド、前記データ・ラインと接続されたデータ・パッドを形成する段階を含めて；前記ゲート・パッド及びデータ・パッドの中の少なくともいずれか一つは前記基板と接触されて前記基板の上に透明導電膜が露出されるように形成されることを特徴とする。
【００６９】
前記ゲート・パッド及びデータ・パッドの中の少なくともいずれか一つの露出された透明導電膜の線幅は検査用のピンの対応幅より大きいことを特徴とする。
【００７０】
前記ゲート・パッド及びデータ・パッドの中の少なくともいずれか一つの露出された透明導電膜の線幅は２６μｍ以上であることを特徴とする。
【００７１】
前記ゲート・パッド及びデータ・パッドの中の少なくともいずれか一つの露出された透明導電膜の線幅は３４〜３８μｍ以上であることを特徴とする。
【００７２】
前記ゲート・パッドは前記透明導電膜、その透明導電膜が少なくとも一部露出されるように前記透明導電膜の上に形成されたゲート金属膜を含むことを特徴とする。
【００７３】
前記ゲート・ライン及びゲート電極は前記透明導電膜、その透明導電膜の上に前記透明導電膜と重畳されるように形成されたゲート金属膜を含むことを特徴とする。
【００７４】
前記透明導電膜はＴＯ，ＩＴＯ，ＩＺＯ及びＩＴＺＯの中の少なくともいずれか一つを含めて、前記ゲート金属膜はアルミニウム系金属、Ｍｏ，Ｃｕ，Ｃｒ，Ｔａ及びＴｉの中の少なくともいずれか一つを含むことを特徴とする。
前記目的を達成するために、本発明による液晶表示装置はゲート・ライン及びデータ・ラインの交差部に形成された薄膜トランジスタ、前記薄膜トランジスタを保護するための保護膜、前記薄膜トランジスタと接続される画素電極、前記ゲート・ライン及びデータ・ラインの中の少なくともいずれか一つと接続されて基板と接触される透明導電膜を含むパッドを有する薄膜トランジスタ・アレイ基板を設ける段階と；前記薄膜トランジスタ・アレイ基板と対向するカラーフィルター・アレイ基板を設ける段階と；前記薄膜トランジスタ・アレイ基板とカラーフィルター・アレイ基板を合着する段階と；前記保護膜内のパッドに含まれた透明導電膜の少なくとも一部を露出させることを特徴とする。
【００７５】
前記パッドを有する薄膜トランジスタ・アレイ基板を設ける段階は前記ゲート・ラインと接続されたゲート・パッドを形成する段階と；前記データ・ラインと接続されたデータ・パッドを形成する段階を含むことを特徴とする。
【００７６】
前記ゲート・パッド及びデータ・パッドの中の少なくともいずれか一つの露出された透明導電膜の線幅は検査用のピンの対応幅より大きいことを特徴とする。
【００７７】
前記ゲート・パッド及びデータ・パッドの中の少なくともいずれか一つの露出された透明導電膜の線幅は２６μｍ以上であることを特徴とする。
【００７８】
前記ゲート・パッド及びデータ・パッドの中の少なくともいずれか一つの露出された透明導電膜の線幅は３４〜３８μｍ以上であることを特徴とする。
【００７９】
前記ゲート・パッドは前記透明導電膜、その透明導電膜が少なくとも一部露出されるように前記透明導電膜の上に形成されたゲート金属膜を含むことを特徴とする。
【００８０】
前記ゲート・ライン及びゲート電極は前記透明導電膜、その透明導電膜の上に前記透明導電膜と重畳されるように形成されたゲート金属膜を含むことを特徴とする。
【００８１】
前記透明導電膜はＴＯ，ＩＴＯ，ＩＺＯ及びＩＴＺＯの中の少なくともいずれか一つを含めて、前記ゲート金属膜はアルミニウム系金属、Ｍｏ，Ｃｕ，Ｃｒ，Ｔａ及びＴｉの中の少なくともいずれか一つを含むことを特徴とする。
【００８２】
前記ゲート絶縁膜及び前記ゲート・パッドのゲート金属膜を貫通するコンタクトホールを通して露出された前記ゲート・パッドの透明導電膜の上に導電性フィルムを取り付ける段階を更に含むことを特徴とする。
【００８３】
前記目的を達成するために、本発明による液晶表示装置の検査方法はゲートラインと接続されたゲートパッド及びデータラインと接続されたデータパッドの中から少なくともいずれか上に形成された保護膜パターンにより露出した透明導電膜に検査用ピンを直接接触させる段階と、前記ゲートパッド及びデータパッドの中から少なくともいずれかと接続された検査用ピンに検査信号を供給する段階と、前記ゲートライン及びデータラインの中から少なくともいずれかの不良有無を検査する段階と、を含むことを特徴とする。
【００８４】
前記自動検査部の検査板の線幅は２６μｍ未満であり、前記ゲート・パッド及びデータ・パッドに含まれた透明導電膜の幅は２６μｍ以上であることを特徴とする。
【発明の効果】
【００８５】
本発明による薄膜トランジスタ・アレイ基板はリフト・オフ方法とパッド・オープン方法を利用した３マスク工程で工程によって形成される。これにつれて、薄膜トランジスタ・アレイ基板の構造、液晶表示装置の構造及び製造工程を単純化できて製造原価を節減できることと共に製造数率を向上させることができるようになる。
【００８６】
また、本発明による薄膜トランジスタ・アレイ基板及び液晶表示装置はゲート・パッド及びデータ・パッドに含まれて露出された透明導電膜の線幅を検査装備の検査ピンの線幅より広く形成する。これにつれて、自動検査工程の際に検査ピンの接触が容易になり信号ラインの不良有無の判断が容易になる。
【発明を実施するための最良の形態】
【００８７】
[実施例]
以下、本発明の実施例などを図４及び図３２ｄを参照して詳細に説明する。
【００８８】
図４は本発明の第１実施例による液晶表示パネルの薄膜トランジスタ・アレイ基板を示した平面図であり、図５は図４で線″II―II′″につれて切り取った薄膜トランジスタ・アレイ基板を示した断面図である。
【００８９】
図４及び図５に示された薄膜トランジスタ・アレイ基板は下部基板（１０１）の上にゲート絶縁パターン（１１２）を間に置いて交差に形成されたゲート・ライン（１０２）及びデータ・ライン（１０４）と、その交差部毎に形成された薄膜トランジスタ（１３０）と、その交差構造で設けられた画素領域（１０５）に形成された画素電極（１２２）と、画素電極（１２２）とゲート・ライン（１０２）の重畳部に形成されたストレージ・キャパシティ（１４０）と、ゲート・ライン（１０２）で延長されたゲート・パッド（１５０）と、データ・ライン（１０４）で延長されたにデータ・パッド部（１６０）とを具備する。
【００９０】
ゲート信号を供給するゲート・ライン（１０２）とデータ信号を供給するデータ・ライン（１０４）は交差構造で形成されて画素領域を定義する。
【００９１】
薄膜トランジスタ（１３０）はゲート・ライン（１０２）のゲート信号に応答してデータ・ライン（１０４）の画素信号が画素電極（１２２）に充電されて維持されるようにする。このために、薄膜トランジスタ（１３０）はゲート・ライン（１０２）に接続されたゲート電極（１０６）と、データ・ライン（１０４）に接続されたソース電極（１０８）と、画素電極（１２２）と接続されたドレイン電極（１１０）とを具備する。また、薄膜トランジスタ（１３０）はゲート電極（１０６）とゲート絶縁膜（１１２）を間に置いて重畳されながらソース電極（１０８）とドレイン電極（１１０）の間にチャンネルを形成する半導体パターン（１１４，１１６）とを具備する。
【００９２】
ゲート電極（１０６）とゲート・ライン（１０２）を含む第１導電パターン群は透明導電膜（１７０）と、その透明導電膜（１７０）の上にゲート金属膜（１７２）が積層された構造で形成される。
【００９３】
半導体パターンはソース電極（１０８）とドレイン電極（１１０）の間のチャンネルを形成して、ゲート絶縁パターン（１１２）を間に置いてゲートパターンと部分的に重畳に形成された活性層（１１４）とを具備する。そして、半導体パターンは活性層（１１４）の上に形成されてストレージ電極（１２８）、ソース電極（１０８）及びドレイン電極（１１０）とオーミック接触のためのオーミック接触層（１１６）が更に形成される。このような半導体パターンはセルとセルの間にでは分離になるように形成されてその半導体パターンによるセルなどの間の信号干渉を防止するようになる。
【００９４】
画素電極（１２２）は画素領域（１０５）に透明導電膜（１７０）に形成されて薄膜トランジスタ（１３０）のドレイン電極（１１０）と直接接続される。
【００９５】
これにつれて、薄膜トランジスタ（１３０）を通して画素信号が供給された画素電極（１２２）と基準電圧が供給された共通電極（示さない）の間には垂直電界が形成される。このような垂直電界によって上部アレイ基板と下部アレイ基板の間の液晶分子などが誘電異方性により、回転するようになる。そして、液晶分子などの回転程度につれて画素領域（１０５）を透過する光の透過率が異なってくるようになることでグラデーションを具現するようになる。
【００９６】
ストレージ・キャパシティ（１４０）はゲート・ライン（１０２）と、そのゲート・ライン（１０２）とゲート絶縁パターン（１１２）、活性層（１１４）及びオーミック接触層（１１６）を間に置いて重畳されて画素電極（１２２）と直接接続されたストレージ電極（１２８）で構成される。このようなストレージ・キャパシティ（１４０）は画素電極（１２２）に充電された画素信号が次の画素信号が充電される際にまで安定的に維持されるようになる。
【００９７】
ゲート・パッド（１５０）はゲート・ドライバ（示しない）と接続されてゲート・ドライバで生成されたゲート信号をゲート・ライン（１０２）に供給する。ここで、ゲート・パッド（１５０）は透明導電膜（１７０）と、その透明導電膜（１７０）の上に形成されたゲート金属層（１７２）で形成される。このような、ゲート・パッド（１５０）はゲート・ライン（１０２）から伸長された透明導電膜（１７０）がゲート絶縁パターン（１１２）とゲート金属層（１７２）を貫通するコンタクトホール（１８０）を通して露出されるように形成される。
【００９８】
データ・パッド（１６０）はデータ・ドライバ（示しない）と接続されてデータ・ドライバで生成されたデータ信号をデータ・ライン（１０４）に供給する。このようなデータ・パッド（１６０）はデータ・ライン（１０４）と直接接続されて透明導電膜（１７０）が露出された構造で形成される。一方、データ・パッド（１６０）は透明導電膜（１７０）とその透明導電膜（１７０）の上にデータ・ライン（１０４）と重畳される領域に形成される金属膜（１７２）とになることができる。
【００９９】
このように、本発明の第１実施例による薄膜トランジスタ・アレイ基板はゲート・パッド（１５０）及びデータ・パッド（１６０）の透明導電膜（１７０）が露出されて、基板（１０１）の側面にゲート金属膜（１７２）の露出になり、基板（１０１）側面にゲート金属膜（１７２）が露出されることでゲート金属膜（１７２）の露出が最小化されて腐蝕に対する信頼性が向上される。また、透明導電膜（１７０）が露出されるように形成されたゲート・パッド（１５０）及びデータ・パッド（１６０）はＴＣＰの反復的な取り付け工程で断線不良を防止することができる。
【０１００】
図６ａ及び図６ｂは本発明の第１実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第１マスク工程を説明するための平面図及び断面図である。
【０１０１】
図６ａ及び図６ｂを参照すると、第１マスク工程に下部基板（１０１）の上に二層構造のゲート・ライン（１０２）、ゲート電極（１０６）、ゲート・パッド（１５０）、データ・パッド（１６０）及びゲート金属膜（１７２）を含む画素電極（１２２）を含む第１導電パターン群が形成される。
【０１０２】
これのために、下部基板（１０１）の上にスパッタリング方法などの蒸着方法を通して透明導電膜（１７０）とゲート金属膜（１７２）が順次に形成される。ここで、透明導電膜（１７０）はインジウム錫酸化物（ＩＴＯ）、錫酸化物（ＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）またはインジウム錫亜鉛酸化物（ＴＺＯ）などのような透明導電性物質が利用されて、ゲート金属膜（１７２）はアルミニウム／ネオジム（ＡｌＮｄ）を含むアルミニウム／ネオディウム（ＡｌＮｄ）を含むアルミニウム（Ａｌ）系金属、モリブデン（Ｍｏ）、銅（Ｃｕ）、クロム（Ｃｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）などのような金属が利用される。続いて、透明導電膜（１７０）とゲート金属層（１７２）が第１マスクを利用した利用したフォトリソグラフィ工程と蝕刻工程によってパターニングされることで２層構造のゲート・ライン（１０２）、ゲート電極（１０６）、ゲート・パッド（１５０）、データ・パッド（１６０）及びゲート金属膜（１７２）を含む画素電極（１２２）を含む第１導電パターン群が形成される。
図７ａ及び図７ｂは本発明の第１実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第２マスク工程を説明するための平面図及び断面図である。
【０１０３】
図７ａ及び図７ｂに示したところのように第２マスク工程で第１導電パターン群が形成された下部基板（１０１）の上にゲート絶縁パターン（１１２）と；活性層（１１４）及びオーミック接触層（１１６）を含む半導体パターンが形成される。そして、データ・パッド（１６０）及び画素電極（１２２）に含まれたゲート金属膜（１７２）が除去されて透明導電膜（１７０）が露出されて、半導体パターン、ゲート絶縁パターン（１１２）及びゲート金属膜（１７２）を貫通してゲート・パッド（１５０）の透明導電膜（１７０）を露出させるコンタクトホール（１８０）が形成される。このような第２マスク工程を図８ａ乃至８ｃを参照して詳細にすると次のようである。
【０１０４】
まず、第１導電パターン群が形成された下部基板（１０１）の上に図８ａに示されたようにＰＥＣＶＥ、スパッタリングなどの蒸着方法を通して示されたようにゲート絶縁膜（１１１）と第１及び第２半導体層（１１５，１１７）が順次に形成される。ここで、ゲート絶縁膜（１１１）の材料としては酸化シリコン（ＳｉＯｘ）または窒化シリコン（ＳｉＮｘ）などの無機絶縁物質が利用されて、第１半導体層（１１３）は不純物がドーピングされない非晶質シリコンが利用されて、第２半導体層（１１７）はＮ型またはＰ型の不純物がドーピングされた非晶質シリコンが利用される。続いて、第２半導体層（１１７）の上にフォトレジスト膜（１５６）が全面形成された後、下部基板（１０１）の上部に第２マスク（１６２）が整列される。第２マスク（１６２）は透明な材質であるマスク基板（１５２）と、マスク基板（１５２）の遮断領域（Ｓ２）に形成された遮断部（１５４）とを具備する。ここで、マスク基板（１５２）が露出された領域は露光領域（Ｓ１）になる。このような第２マスク（１６２）を利用したフォトレジスト膜（１５６）を露光及び現像することで図８ｂに示されたように第２マスク（１６２）の遮断部（１５４）と対応してフォトレジスト・パターン（１５８）が形成される。このようなフォトレジスト・パターン（１５８）を利用した蝕刻工程に第１及び第２半導体パターン（１１５，１１７）とゲート絶縁膜（１１１）がパターニングされる。これにつれて、図８ｃに示されたようにゲート絶縁パターン（１１２）と、そのゲート絶縁パターン（１１２）の上に第１導電パターン群より幅広い活性層（１１４）及びオーミック接触層（１１６）を含む半導体パターンが形成される。これは半導体パターンがゲート電極（１０６）の幅より狭い場合、チャンネル特性が低下されるのでこれを防止するためである。また、ゲート絶縁パターン（１１２）と半導体パターンを貫通してゲート・パッド（１５０）のゲート金属膜（１７２）を露出させるコンタクトホール（１８０）が形成される。
【０１０５】
次いで、ゲート絶縁パターン（１１２）と半導体パターン（１１４，１１６）をマスクで利用して露出されたゲート金属膜（１７２）が湿式蝕刻で除去される。即ち、データ・パッド（１６０）及び画素電極（１２２）に含まれたゲート金属膜（１７２）が除去されてこれら（１６０，１２２）に含まれたと透明導電膜（１７０）が露出されて、ゲート・パッド（１５０）の露出されたゲート金属膜（１７２）がコンタクトホール（１８０）につれて除去されてゲート・パッド（１５０）の透明導電膜（１７０）が露出される。
【０１０６】
図９ａ及び図９ｂを参照すると、本発明の第１実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第３マスク工程を説明するための平面図及び断面図である。
【０１０７】
図９ａ及び図９ｂに示されたように第３マスク工程でゲート絶縁膜（１１２）と半導体パターンが形成された下部基板（１０１）の上に、データ・ライン（１０４）、ソース電極（１０８）、ドレイン電極（１１０）、ストレージ電極（１２８）を含む第２導電パターン群が形成される。このような第３マスク工程を図１０ａ乃至図１０ｅを参照して詳細にすると次のようである。
【０１０８】
図１０ａに示されたように半導体パターンが形成された下部基板（１０１）の上にスパッタリングなどの蒸着方法をデータ金属層（１０９）とフォトレジスト膜（１７８）が順次に形成される。ここで、データ金属層（１０９）はモリブデン（Ｍｏ）、銅（Ｃｕ）などのような金属とになされる。
【０１０９】
次いで、部分露光マスクである第３マスク（１６１）が下部基板（１０１）の上部に整列される。第３マスク（１６１）は透明な材質であるマスク基板（１６４）と、マスク基板（１６４）の遮断領域（Ｓ２）に形成された遮断部（１６６）と、マスク基板（１６４）の部分露光領域（Ｓ３）に形成された回折露光部（１６８）（または反透過部）とを具備する。ここで、マスク基板（１６４）の露出された領域は露光領域（Ｓ１）になる。このような第３マスク（１６１）を利用したフォトレジスト膜（１７８）を露光した後、現像することで図１０ｂに示されたように第３マスク（１６１）の遮断部（１６６）と回折露光部（１６８）に対応して遮断領域（Ｓ２）と部分露光領域（Ｓ３）で段差を有するフォトレジスト・パターン（１７９）が形成される。即ち、部分露光領域（Ｓ３）に形成されたフォトレジスト・パターン（１７９）は遮断領域（Ｓ２）で形成されたフォトレジスト・パターン（１７９）より低い高さを有するようになる。
【０１１０】
このようなフォトレジスト・パターン（１７９）をマスクで利用した湿式蝕刻工程でデータ金属層（１０９）がパターニングされることでストレージ電極（１２８）、データ・ライン（１０４）、データ・ライン（１０４）と接続されたソース電極（１０８）とドレイン電極（１１０）を含む第２導電パターン群が形成される。
【０１１１】
そして、フォトレジスト・パターン（１７９）をマスクで利用した乾式蝕刻工程で活性層（１１４）及びオーミック接触層（１１６）は第２導電パターン群につれて形成される。この際、第２導電パターン群と重畳される活性層（１１４）及びオーミック接触層（１１６）を除いた残りの領域に位置する活性層（１１４）及びオーミック接触層（１１６）を除去するようになる。これは活性層（１１４）及びオーミック接触層（１１６）を含む半導体パターンによるセル間の段落を防止するためである。
【０１１２】
続いて、酸素（Ｏ２）プラズマを利用したアッシング工程で部分露光領域（Ｓ３）に位置するレジスタフォトー・パターン（１７９）は図１０ｃに示されたように除去されて、遮断領域（Ｓ２）に位置するフォトレジスト・パターン（１７９）は最初高さより高さが低くなった状態になる。このようなフォトレジスト・パターン（１７９）を利用した蝕刻工程で 部分露光領域（Ｓ３）、即ち、薄膜トランジスタのチャンネル部に形成されたデータ金属層とオーミック接触層（１１６）が除去されることでドレイン電極（１１０）とソース電極（１０８）が分離される。そして、第２導電パターン群の上に残っているフォトレジスト・パターン（２３０）は図１０ｄに示されたようにストリップ工程で除去される。
【０１１３】
続いて、第２導電パターン群が形成された基板（１０１）の全面に図１０ｅに示されたように保護膜（１１８）が形成される。保護膜（１１８）としてはゲート絶縁パターン（１１２）のような無機絶縁物質か、誘電常数が小さいアクリル（ａｃｒｙｌ）系有機化合物、ＢＣＢまたはＰＦＣＢなどのような有機絶縁物質が利用される。
【０１１４】
図１１は本発明の第２実施例による薄膜トランジスタ・アレイ基板を示した平面図であり、図１２は図１１に示された線″III―III′″につれて切り取った薄膜トランジスタ・アレイ基板を表した断面図である。
【０１１５】
図１１及び図１２を参照すると、本発明の第２実施例による薄膜トランジスタ・アレイ基板は図４及び図５に示された薄膜トランジスタ・アレイ基板と比較してゲート・パッドを透明導電膜で形成することを除いては同一の構成要素とを具備する。これにつれて、同一の構成要素に対する詳細な説明は省略する。
【０１１６】
ゲート・パッド（１５０）はゲート・ドライバ（示しない）と接続されてゲート・ドライバで生成されたゲート信号をゲート・ライン（１０２）に供給する。このようなゲート・パッド（１５０）はゲート・ライン（１０２）から伸張された透明導電膜（１７０）が露出された構造で形成される。一方、ゲート・ライン（１０２）は透明導電膜（１７０）と透明導電膜（１７０）の上に形成されたゲート金属層（１７２）で形成される。
【０１１７】
このように、本発明の第２実施例による薄膜トランジスタ・アレイ基板はゲート・パッド（１５０）及びデータ・パッド（１６０）の透明導電膜（１７０）が露出されるので腐蝕に対する信頼性が向上される。また、透明導電膜（１７０）が露出されるように形成されたゲート・パッド（１５０）及びデータ・パッド（１６０）はＴＣＰの反復的な取り付け工程でも断線不良を防止することができる。
【０１１８】
図１３ａ乃至図１３ｃは本発明の第２実施例による薄膜トランジスタ・アレイ基板の製造方法を表す断面図である。
【０１１９】
図１３ａを参照すると、第１マスク工程に下部基板（１０１）の上に二層構造のゲート・ライン（１０２）、ゲート電極（１０６）、ゲート・パッド（１５０）、データ・パッド（１６０）及びゲート金属膜（１７２）を含む画素電極（１２２）を含む第１導電パターン群が形成される。
【０１２０】
これのために、下部基板（１０１）の上にスパッタリング方法などの蒸着方法を通して透明導電膜（１７０）とゲート金属膜（１７２）が順次に形成される。続いて、透明導電膜とゲート金属層が第１マスクを利用したフォトリソグラフィ工程と蝕刻工程にゲート金属層がパターニングされることで二層構造のゲート・ライン（１０２）、ゲート電極（１０６）、ゲート・パッド（１５０）、データ・パッド（１６０）及びゲート金属膜（１７２）を有する画素電極（１２２）を含む第１導電パターン群が形成される。
【０１２１】
図１３ｂを参照すると、第２マスク工程に第１導電パターン群が形成された下部基板（１０１）の上にゲート絶縁パターン（１１２）と；活性層（１１４）及びオーミック接触層（１１６）を含む半導体パターンが形成される。ここで、ゲート・パッド（１５０）、データ・パッド（１６０）及び画素電極（１２２）に含まれたゲート金属膜（１７２）が除去されて透明導電膜（１７０）が露出される。
【０１２２】
このために、第１導電パターン群が形成された下部基板（１０１）の上にＰＥＣＶＤ、スパッタリングなどの蒸着方法を通して第１及び第２半導体層が順次に形成される。ここで、ゲート絶縁膜と第１及び第２半導体層を第２マスクを利用したフォトリソグラフィ工程と蝕刻工程によってパターニングされることでゲート絶縁パターン（１１２）と、そのゲート絶縁パターン（１１２）の上に第１導電パターン群より幅広い活性層（１１４）及びオーミック接触層（１１６）を含む半導体パターンが形成される。
【０１２３】
次いで、ゲート絶縁パターン（１１２）と半導体パターン（１１４，１１６）をマスクで利用して露出されたゲート金属膜（１７２）が湿式蝕刻で除去される。 即ち、ゲート・パッド（１５０）、データ・パッド（１６０）及び画素電極（１２２）に含まれたゲート金属膜（１７２）が除去されてこれら（１５０，１６０、１２２）に含まれた透明導電膜（１７０）が露出される。
【０１２４】
図１３ｃを参照すると、第３マスク工程でゲート絶縁パターン（１１２）と半導体パターンが形成された下部基板（１０１）の上にデータ・ライン（１０４）、ソース電極（１０８）、ドレイン電極（１１０）及びストレージ電極（１２８）を含む第２導電パターン群が形成される。
【０１２５】
このために、下部基板（１０１）の上にスパッタリングなどの蒸着方法をデータ金属層が形成される。部分露光マスクを利用したフォトリソグラフィ工程によって形成された段差になったフォトレジスト・パターンをマスクで利用した湿式蝕刻工程でデータ金属層（１０９）がパターニングされることでストレージ電極（１２８）、データ・ライン（１０４）、データ・ライン（１０４）と接続されたソース電極（１０８）及びドレイン電極（１１０）を含む第２導電パターン群が形成される。そして、フォトレジスト・パターンをマスクで利用した乾式蝕刻工程で活性層（１１４）及びオーミック接触層（１１６）は第２導電パターン群につれて形成される。続いて、アッシング工程によって相対的に高さが低いフォトレジスト・パターンが除去されて相対的に高さが高いフォトレジスト・パターン高さが低くなる。このようなフォトレジスト・パターンを利用して薄膜トランジスタのチャンネル部に形成された金属層とオーミック接触層（１１６）が除去されることでソース電極（８）とドレイン電極（１０）が分離される。続いて、第２導電パターン群が形成された基板（１０１）の全面に保護膜（１１８）が形成される。
【０１２６】
図１４及び図１５は図４及び図５に示した薄膜トランジスタ・アレイ基板を含む液晶表示装置を表す平面図及び断面図であり、図１６及び図１７は図１１及び図１２に示した薄膜トランジスタ・アレイ基板を含む液晶表示装置を示す平面図及び断面図である。
【０１２７】
図１４乃至図１７に示された液晶表示装置は本発明の第１及び第２実施例による薄膜トランジスタ・アレイ基板と、上部基板（８８）の上にカラーフィルター・アレイ（９６）が形成されたカラーフィルター・アレイ基板を実材（９４）を利用して合着して完成する。この場合、カラーフィルター・アレイ基板は薄膜トランジスタ・アレイ基板でゲート・パッド（１５０）及びデータ・パッド（１６０）が形成されるパッド領域が露出されるように合着される。
【０１２８】
次いで、パッド・オープン工程を通してカラーフィルター・アレイ基板によって露出されたパッド領域の保護膜（１１８）を除去してゲート・パッド（１５０）及びデータ・パッド（１６０）に含まれた透明導電膜（１７０）が露出される。この際、図１４及び図１５に示されたゲート・パッド（１５０）を通して透明導電膜（１７０）が一部露出されていて、図１６及び図１７にゲート・パッド（１５０）は透明導電膜（１７０）が完全に露出されている。
【０１２９】
続いて、露出されたゲート・パッド（１５０）及びデータ・パッド（１６０）の透明導電膜（１７０）と検査装備の検査ピンが接触されてゲート・ライン（１０２）及びデータ・ライン（１０４）を含む信号ラインの異常有無を判断する。この際、検査ピンと透明導電膜（１７０）の接触を容易にするために外部に露出された透明導電膜（１７０）の線幅（ｄ１）は２６μｍ以上である。例えば、ゲート・パッド（１５０）及びデータ・パッド（１６０）の中のいずれか一つの線幅（ｄ２）が４０〜４４μｍである場合、外部に露出された透明導電膜（１７０）の線幅は３４〜４８μｍ程度である。
【０１３０】
検査工程以後、薄膜トランジスタ・アレイ基板のパッド領域にドライバＩＣなどが実装されたＴＣＰ（８０，８４）を導電ボール（９０）が含まれたＡＣＦ（Anisotrophic Conductive Film）（９２）を利用して取り付けさせるようになる。これにつれて、ＴＣＰ（８０，８４）に形成された出力パッドなど（７６，８２）はＡＣＦ（９２）の導電ボール（９０）を通してゲート・パッド（１５０）及びデータ・パッド（１６０）のそれぞれと電気的に接続される。具体的に、ゲートＴＣＰ（８４）のベース・フィルム（７４）の上に形成されたＴＣＰパッド（８２）はゲート・パッド（１５０）の透明導電膜（１７０）と、データＴＣＰ（８０）のベース・フィルム（７４）の上に形成されたデータＴＣＰパッド（７６）はデータ・パッド（１６０）とＡＣＦ（９２）を通して電気的に接続される。この場合、ゲート・パッド（１５０）及びデータ・パッド（１６０）は強度及び耐蝕性の強い金属層である透明導電膜（１７０）が露出された構造を有しているのでＴＣＰ（８０，８４）の取り付け工程を繰り返してもパッドの断線不良は防止される。
【０１３１】
一方、パッドオープン工程は大気圧プラズマ発生部によって生成されたプラズマを利用してカラーフィルター・アレイ基板によって露出されたそれぞれのパッドを順次にスキャニングするか、パッド単位別に一括的にスキャニングしてゲート・パッド（１５０）及びデータ・パッド（１６０）と共通パッド（１８０）の透明導電膜（１７０）を露出させる。またはチャンバー内で液晶パネルを多数個挿入した後、上圧プラズマを利用してカラーフィルター・アレイ基板によって露出されたパッド領域の保護膜（１１８）を蝕刻してゲート・パッド（１５０）及びデータ・パッド（１６０）の透明導電膜（１７０）が露出させる。または液晶パネル全体を蝕刻液に浸し濡らすか、ゲート・パッド（１５０）及びデータ・パッド（１６０）の透明導電膜（１７０）を露出させる。
【０１３２】
一方、薄膜トランジスタ・アレイ基板の保護膜を一部除去してパッドを露出させるパッドオープン工程は合着以前に背向膜をマスクで利用した蝕刻工程にも実行されることができる。
【０１３３】
図１８は本発明の第３実施例による薄膜トランジスタ・アレイ基板を示した平面図であり、図１９は図１８に示された線″VI―VI′″につれて切り取った薄膜トランジスタ・アレイ基板を表した断面図である。
【０１３４】
図１８及び図１９に示された薄膜トランジスタ・アレイ基板は図４及び図５に示された薄膜トランジスタ・アレイ基板と比較して保護膜パターン（２９８）を除いた残りの領域に形成された画素電極（２７２）、ゲート・パッド下部電極（２５６）及びゲート・パッド上部電極（２７４）を有するゲート・パッド（２８２）、データ・パッド下部電極（２６４）及びデータ・パッド上部電極（２７６）を有するデータ・パッド（２８４）を除いては同一の構成要素とを具備する。これにつれて、同一の構成要素に対する詳細な説明は省略する。
【０１３５】
画素電極（２７２）は保護膜パターン（２９８）の外部に露出された薄膜トランジスタ（２８０）のドレイン電極（２６２）と接続されて下部基板（２８８）の上に形成される。画素電極（２７２）は充電された画素電圧によって図示しない上部基板に形成される共通電極と電位差を発生させるようになる。この電位差によって薄膜トランジスタ基板と上部基板の間に位置する液晶が誘電異方性によって回転するようになり、図示しない光源が画素電極（２７２）を経由して入射される光を上部基板側に透過させるようになる。
【０１３６】
ストレージ・キャパシティ（２７８）は前段ゲート・ライン（２５２）と、そのゲート・ライン（２５２）とゲート絶縁パターン（２９０）、活性層（２９２）及びオーミック接触層（２９４）を間に置いて重畳されて画素電極（２７２）と接続されたストレージ電極（２６６）で構成される。ここで、画素電極（２７２）は保護膜パターン（２９８）の外部に露出されたストレージ電極（２６６）と接続される。このようなストレージ・キャパシティ（２７８）は画素電極（２７２）に充電された画素信号が次の画素信号が充電される際にまで安定的に維持されるようになる。
【０１３７】
ゲート・ライン（２５２）はゲート・パッド（２８２）を通してゲート・ドライバ（図示しない）と接続される。ゲート・パッド（２８２）はゲート・ライン（２５２）から延長されるゲート・パッド下部電極（２５６）と、ゲート絶縁パターン（２９０）及び保護膜パターン（２９８）を貫通するゲートコンタクトホール（２３０）と、ゲートコンタクトホール（２３０）を通してゲート・パッド下部電極（２５６）と接続されたゲート・パッド上部電極（２７４）で構成される。
【０１３８】
データ・ライン（２５８）はデータ・パッド（２８４）を通してデータ・ドライバ（図示しない）と接続される。データ・パッド（２８４）はゲート絶縁パターン（２９０）の上に形成された半導体パターン（２４７）と同一パターンで形成されてデータ・ライン（２５８）から延長されるデータ・パッド下部電極（２６４）と、ゲート絶縁パターン（２９０）を露出させるデータコンタクトホール（２３８）と、データコンタクトホール（２３８）を通してデータ・パッド下部電極（２６４）と側面接触されるデータ・パッド上部電極（２７６）で構成される。
【０１３９】
ゲート絶縁パターン（２９０）と保護膜パターン（２９８）は画素電極（２７２）とゲート・パッド上部電極（２７４）及びパッド上部電極（２７６）が形成されない領域に形成される。
【０１４０】
このような構成を有する薄膜トランジスタ・アレイ基板は３マスク工程で形成される。３マスク工程を利用した本発明の実施例による薄膜トランジスタ・アレイ基板の製造方法は第１導電パターン群を形成するための第１マスク工程と、半導体パターン及び第２導電パターン群を形成するための第２マスク工程と、ゲート絶縁パターンと保護膜パターン及び第３導電パターン群を形成するための第３マスク工程を含むようになる。
【０１４１】
図２０ａ乃至図２２ｄは本発明の第３実施例による薄膜トランジスタ・アレイ基板の製造方法を段階的に示した平面図及び断面図でなどある。
【０１４２】
図２０ａ及び図２０ｂは本発明の第３実施例による薄膜トランジスタ・アレイ基板の製造方法 の中の第１マスク工程に下部基板（２８８）の上に形成された第１導電パターン群を示した平面図及び断面図である。
【０１４３】
下部基板（２８８）の上にスパッタリング方法などの蒸着方法を通してゲート金属層が形成される。ここで、第１マスクを利用したフォトリソグラフィ工程と蝕刻工程によってパターニングされることでゲート・ライン（２５２）、ゲート電極（２５４）、ゲート・パッド下部電極（２５６）を含む第１導電パターン群が形成される。ゲート金属としてはＣｒ，ＭｏＷ，Ｃｒ／Ａｌ，Ｃｕ，Ａｌ（Ｎｄ），Ｍｏ／Ａｌ，Ｍｏ／Ａｌ（Ｎｄ），Ｃｒ／Ａｌ（Ｎｄ）などが単一層または二重層構造で利用される。
【０１４４】
図２１ａ及び図２１ｃは本発明の第３実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第２マスク工程で形成された半導体パターン及び第２導電パターン群を含む基板の平面図及び断面図である。
【０１４５】
具体的に、 第１導電パターン群が形成された下部基板（２８８）の上にＰＥＣＶＥ、スパッタリングなどの蒸着方法を通してゲート絶縁層（２９０ａ）、非晶質シリコン層、ｎ＋非晶質シリコン層、そして、データ金属層が順次に形成される。ゲート絶縁層（２９０ａ）の材料としては酸化シリコン（ＳｉＯｘ）または窒化シリコン（ＳｉＮｘ）などの無機絶縁物質が利用される。データ金属層としてはモリブデン（Ｍｏ）、チタン、タンタル、モリブデン合金などが利用される。
【０１４６】
続いて、第２マスクを利用したフォトリソグラフィ工程と蝕刻工程で図２１ｂに示されたようにフォトレジスト・パターン（２７１ｂ）を形成するようになる。この場合、第２マスクとしては薄膜トランジスタのチャンネル部に回折露光部を有する回折露光マスクを利用することでチャンネル部のフォトレジスト・パターンが異なる領域部のフォトレジスト・パターンより低い高さを有するようにする。
【０１４７】
続いて、図２１ｃを参照すると、フォトレジスト・パターン（２７１ｂ）を利用した湿式蝕刻工程にデータ金属層がパターニングされることでデータ・ライン（２５８）、ソース電極（２６０）、そのソース電極（２６０）と一体化されたドレイン電極（２６２）、ストレージ電極（２６６）、データ・パッド下部電極（２６４）を含む第２導電パターン群が形成される。
【０１４８】
次いで、同一のフォトレジスト・パターン（２１７ｂ）を利用した乾式蝕刻工程にｎ＋非晶質シリコン層と非晶質シリコン層が同時にパターニングされることでオーミック接触層（２９４）と活性層（２９２）が形成される。
【０１４９】
そして、チャンネル部で相対的に低い高さを有するフォトレジスト・パターンが（２７１ａ）がアッシング工程に除去された後、乾式蝕刻工程にチャンネル部のデータ金属層及びオーミック接触層（２９４）が蝕刻される。これにつれて、チャンネル部の活性層（２９２）が露出されてソース電極（２６０）とドレイン電極（２６２）が分離される。
【０１５０】
続いて、ストリップ工程に第２導電パターン群の上に残っているフォトレジスト・パターンが除去される。
【０１５１】
図２２ａ乃至図２２ｄは本発明の第３実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第３マスク工程で形成されたゲート絶縁パターン（２９０）と保護膜パターン（２９８）及び第３導電パターン群を含む基板の平面図及び断面図である。
【０１５２】
具体的に、第２導電パターン群が形成されたゲート絶縁膜（２９０ａ）の上にスパッタリングなどの蒸着方法を通して ＳｉＯｘ、ＳｉＮｘなどの無機絶縁物質か、誘電常数が小さいアクリル系有機化合物、ＢＣＢまたはＰＦＣＢなどのような有機絶縁物質が利用される保護膜（２９８ａ）が全面蒸着されて保護膜（２９８ａ）の上にフォトレジストが全面塗布される。続いて、第３マスクを利用したフォトリソグラフィ工程に図２２ｂに示されたようにフォトレジスト・パターン（２７１ｃ）が形成される。続いて、フォトレジスト・パターン（２７１ｃ）をマスクで保護膜（２９８ａ）、第２導電パターン群、半導体パターン（２４７）及びゲート絶縁膜（２９０ａ）がパターニングされて図２２ｃに示されたように第３導電パターン群が形成される領域を除いた残りの領域にゲート・コンタクトホール（２３０）及びゲート・コンタクトホール（２３０）を有するゲート絶縁パターン（２９０）及び保護膜パターン（２９８）が形成される。
【０１５３】
一方、保護膜（２９８ａ）の蝕刻の際に利用される蝕刻ガスに対する反応比が保護膜（２９８ａ）よりゲート絶縁膜（２９０ａ）が大きくてゲート絶縁膜（２９０ａ）が過蝕刻される場合がたびたび発生される。この場合、図２３に示されたようにドレイン電極（２６２）、ストレージ電極（２６６）を含む第２導電パターン群及び半導体パターン（２４７）下部のアンダーカット現象が発生されて画素電極（２７２）の断線（Ａ）が発生されることがある。これを防止するために保護膜（２９８ａ）を蝕刻した後、画素電極（２７２）の蝕刻の際に利用されたフォトレジスト・パターン（２７１ｃ）をマスクで第２導電パターン群と半導体パターン（２４７）の一部をＳＦ６とＯ２が含まれた蝕刻ガスを利用した乾式蝕刻工程によって蝕刻することで画素電極（２７２）の断線を防止するようになる。これにつれて、ゲート・コンタクトホール（２３０）及びデータ・コンタクトホール（２３８）を有するゲート絶縁パターン（２９０）及び保護膜パターン（２９８）が形成される。ゲート・コンタクトホール（２３０） 保護膜（２９８ａ）及びゲート絶縁膜（２９０ａ）を貫通してゲート・パッド下部電極（２５６）を露出させる。データ・コンタクトホール（２３８）は保護膜（２９８ａ）、データ・パッド下部電極（２６４）、半導体パターン（２４７）及びゲート絶縁膜（２９０ａ）を貫通して下部基板（２８８）を露出させる。
【０１５４】
続いて、フォトレジスト・パターン（２７１ｃ）の残っている基板（２８８）の上にスパッタリングなどの蒸着方法で透明導電膜（２７４ａ）が全面蒸着される。透明導電膜（２７４ａ）としてはＩＴＯ，ＴＯまたはＩＺＯなどが利用される。透明導電膜（２７４ａ）が全面蒸着された薄膜トランジスタ・アレイ基板でリフト・オフ方法を利用したストリップ工程によってフォトレジスト・パターン（２７１ｃ）の上に蒸着された透明導電膜（２７４ａ）はフォトレジスト・パターン（２７１ｃ）と共に除去されて図２２ｄに示されたようにゲート・パッド上部電極（２７４）、画素電極（２７２）及びデータ・パッド上部電極（２７６）を含む第３導電パターン群が形成される。
【０１５５】
ゲート・パッド上部電極（２７４）はゲート・パッド下部電極（２５６）の表面と接続される。画素電極（２７２）は薄膜トランジスタのドレイン電極（２６２）及びストレージ・キャパシティ（２７８）のストレージ電極（２６６）と電気的に接続される。データ・パッド上部電極（２７６）はデータ・パッド下部電極（２６４）と側面に接続されて下部基板（２８８）の表面と接続される。
【０１５６】
図２４は本発明の第４実施例による薄膜トランジスタ・アレイ基板を示した平面図であり、図２５は図２４で示された薄膜トランジスタ・アレイ基板を線″VII―VII′″につれて切り取って示した断面図である。
【０１５７】
図２４及び図２５に示された薄膜トランジスタ・アレイ基板は図１８及び図１９に示された薄膜トランジスタ・アレイ基板と対比してデータ・パッド上部電極（３７６）と下部基板（３８８）の間にダミーパターン（３８５）が位置することを除いては同一の構成要素とを具備する。これにつれて、同一の構成要素に対する詳細な説明は省略する。
【０１５８】
図２４及び図２５に示された薄膜トランジスタ・アレイ基板のゲート・パッド（３８２）はゲート・ライン（３５２）から延長されるゲート・パッド下部電極（３５６）と、そのゲート・パッド下部電極（３５６）の上に接続されたゲート・パッド上部電極（３７４）で構成される。ここで、ゲート・パッド（３８２）の線幅（ｄ２）が４０〜４４μｍ程度である場合、ゲート・パッド上部電極（３７４）と接触されるゲート・パッド上部電極（３７４）の線幅（ｄ１）は２６μｍ以上であり、好ましくは３４〜３８μｍ程度である。
【０１５９】
データ・パッド（３８４）はデータ・ライン（３５８）から延長されるデータ・パッド下部電極（３６４）と、そのデータ・パッド下部電極（３６４）の上に接続されたデータ・パッド上部電極（３７６）で構成される。また、データ・パッド（３８４）はデータ・パッド下部電極（３６４）と下部基板（３８８０の間に形成されたゲート絶縁パターン（３９０）、活性層（３９２）、そしてオーミック接触層（３９４）を更に含む。ここで、データ・パッド（３８４）の線幅（ｄ２）が４０〜４４μｍ程度である場合、データ・パッド下部電極（３６４）と接触されるデータ・パッド上部電極（３７６）の線幅（ｄ１）は２６μｍ以上であり、好ましくは３４〜３８μｍ程度である。
【０１６０】
このように、ゲート・パッド上部電極（３７４）及びデータ・パッド上部電極（３７６）は従来に比べて相対的に広い線幅を有するように形成される。これで自動検査（Ａ／Ｐ）工程の際に線幅が２６μｍ程度である検査ピンが用意にゲート・パッド上部電極（３７４）及びデータ・パッド上部電極（３７６）と接触されることができるようになるのでゲート・ライン（３５２）及びデータ・ライン（３５８）の不良有無を判断することができるようになる。
【０１６１】
また、データ・パッド上部電極（３７６）とデータ・パッド下部電極（３６４）は図２３に示されたアンダーカット現象による画素電極（３７２）の断線を防止するために側面接触するようになる。データ・パッド上部電極（３７６）とデータ・パッド下部電極（３６４）の接触面（Ｆ）は屈曲になるように形成されることで接触面積が多少広くなる。
【０１６２】
ゲート・パッド下部電極（３５６）とゲート・パッド上部電極（３７４）の間と、下部基板（３８８）とデータ・パッド上部電極（３７６）の間に少なくとも一つのダミーパターン（３８５）が形成される。個の少なくとも一つのダミーパターン（３８５）は保護膜のパターニングの際に半導体パターン（３４７）及びゲート絶縁パターン（３９０）の蝕刻の速度を適切に調節することでゲート絶縁膜（９０）の一部とになって形成される。このような、ダミーパターン（３８５）はデータ・パッド上部電極（３７６）の形成など、その他の後続工程の際に静電気発生を最小化することができるようにする。更に、相対的に接着力の弱いデータ・パッド（３８４）のコーナーに位置することでデータ・パッド上部電極（３７６）と下部基板（３８８）との接着力を向上させることができる役割をする。
【０１６３】
このような構成を有する液晶表示装置の薄膜トランジスタ・アレイ基板は３マスク工程で形成される。この中の第１及び第２マスク工程は図２０ａないし図２１ｃに示された本発明の第３実施例による薄膜トランジスタ・アレイ基板の第１及び第２マスク工程と同一であるのでこれに対する説明は省略する。
【０１６４】
第３マスク工程でゲート絶縁パターンと保護膜パターン及び第３導電パターン群が形成される。
【０１６５】
具体的に、第２導電パターン群が形成されたゲート絶縁膜の上に無機絶縁物質か、有機絶縁物質が利用される保護膜が全面蒸着される。この保護膜及びゲート絶縁膜が第３マスクによって形成されたフォトレジスト・パターンをマスクでパターニングされる。これにつれて、第３導電パターン群が形成される領域を除いた残りのゲート絶縁パターン及び保護膜のパターンが形成されて、データ・パッドにゲート絶縁膜のパターニングの際に除去されない少量の絶縁物質とになったダミーパターンが形成される。
【０１６６】
先に、図２６ａに示されたように基板全面に形成された保護膜の上にフォトレジスト・パターン（３７１ｃ）及びダミーパターン（３８５）が形成される過程を図２６ａ乃至図２６ｄを参照して詳細に説明すると次のようである。
【０１６７】
先に、図２６ａに示されたように基板全面に形成された保護膜にフォトレジスト・パターン（３７１ｃ）が形成される。このフォトレジスト・パターン（３７１ｃ）によって露出される保護膜（３９８ａ）の線幅（ｄ２）が４０〜４４μｍである場合、約２６μｍ以上、好ましくは３４〜３８μｍである。また、フォトレジスト・パターン（３７１ｃ）によって露出される保護膜（３９８ａ）の線幅（ｄ１）はゲート・パッド（３８２）の線幅（ｄ２）が４０〜４４μｍである場合、約２６μｍ以上、好ましくは３４〜３８μｍである。
【０１６８】
続いて、フォトレジスト・パターン（３７１ｃ）をマスクで利用した乾式蝕刻工程によって保護膜（３９８ａ）がパターニングされる。乾式蝕刻の際にＳＦ６よりＯ２が相対的に更に添加された蝕刻ガスが利用される。例えば、ＳＦ６とＯ２の比率は１：３程度である。
【０１６９】
この際、図２６ｂに示されたようにフォトレジスト・パターン（３７１ｃ）が少量除去されながら保護膜（３９８ａ）と同一または類似物質であるゲート絶縁膜（３９０ａ）の一部（Ｄ）が蝕刻される。
【０１７０】
続いて、図２３に示されたように過蝕刻による画素電極（３７２）断線（Ａ）を防止するために前記フォトレジスト・パターン（３７１ｃ）をマスクで利用した蝕刻工程によってデータ・パッド下部電極（３６４）がパターニングされる。蝕刻の際にＯ２よりＳＦ６が相対的に更に含まれた蝕刻ガスを利用する。例えば、ＳＦ６とＯ２の比率は３〜１０：１程度である。
【０１７１】
続いて、フォトレジスト・パターン（３７１ｃ）をマスクで利用すると共にＣｌ２またはＨＣｌが含まれた蝕刻ガスを利用した乾式蝕刻工程によって前記半導体パターンが蝕刻される。この際、蝕刻速度を適切に調節することで図２６ｃに示されたようにフォトレジスト・パターン（３７１ｃ）のコーナー部（Ｃ）と重畳される少量の半導体パターンの一部（３７４ａ）を残存させる。
【０１７２】
続いて、フォトレジスト・パターン（３７１ｃ）をマスクで利用すると共にＳＦ６よりＯ２が相対的に更に添加された蝕刻ガスを利用した乾式蝕刻工程によってゲート絶縁膜（３９０）が蝕刻される。ここで、蝕刻速度を調節して残存する少量の半導体のパターンの一部（３７４ａ）と重畳される領域に少量のゲート絶縁膜を残存させることで図２６ｄに示されたようにダミーパターン（３８５）が形成される。
【０１７３】
続いて、フォトレジスト・パターンが残っている基板の上に透明導電膜が全面蒸着される。透明導電膜が全面蒸着された薄膜トランジスタ・アレイ基板でリフト・オフ方法を利用したストリップ工程によってフォトレジスト・パターンは除去される。この際、フォトレジスト・パターンの上に蒸着された透明導電膜はフォトレジスト・パターンと除去される。これにつれて、画素電極（３７２）、ゲート・パッド上部電極（３７４）及びデータ・パッド上部電極（３７６）を含む透明電極パターンが形成される。
【０１７４】
本発明の実施例による液晶表示装置の検査方法は上述したゲート及びデータ・パッド（３８２、３８４）のコンタクトホール（３３０，３３８）を自動検査装置の検査ピン（示さない）の直径（または線幅）より大きく形成される。このコンタクトホール（３３０，３３８）内に形成されたゲート・パッド上部電極（３７４）及びデータ・パッド上部電極（３７６）に自動検査装置の検査ピンが接続される。これで、ゲート・ライン（３５２）及びデータ・ライン（３５８）の不良有無を検査することができるようになる。ここで、検査ピン（３８０）の直径が２６〜３０μｍ程度であり、コンタクトホール（３３０，３３８）内に形成されたデータ・パッド上部電極（３７６）及びゲート・パッド上部電極（３７４）の線幅は少なくとも２６μｍ以上であり、好ましくは３４〜３８μｍ程度である。
【０１７５】
このように、本発明の第４実施例による薄膜トランジスタ・アレイ基板及びその製造方法はデータ・パッド上部電極（３７６）と下部基板（３８８）の間にダミーパターン（３８５）が残存するようになる。これにつれて、データ・パッド上部電極（３７６）形成などその他の後続工程の際に静電気発生を最小化すると共にデータ・パッド上部電極（３７６）と下部基板（３８８）との接着力を向上させることができる。
【０１７６】
また、本発明による液晶表示装置の検査方法はゲート・パッド上部電極（３７４）及びデータ・パッド上部電極（３７６）の線幅を自動検査（Ａ／Ｐ）工程の際に利用される検査ピンの直径より広く形成する。これにつれて、パッド上部電極と検査ピンの接触が容易になり、ゲート・ライン（３５２）及びデータ・ライン（３５８）の不良有無の判断が可能になる。
【０１７７】
図２７は本発明の第５実施例による液晶表示装置のデータ・パッド部を表す平面図であり、図２８は図２７で線″VIII―VIII′″につれて切り取ったデータ・パッドを表す断面図である。
【０１７８】
図２７のように、本発明の第５実施例による液晶表示装置のデータ・パッドは所定間隔に離隔されて形成された複数個のデータ・パッドの上にそれぞれ形成されるコンタクトホールの幅を自動検査のピン（４３０）の対応幅より大きく形成される。ここで、自動検査のピン（４３０）の対応幅は自動検査のピン（４３０）の幅及び左右シフティング・マージン幅が顧慮されたことである。即ち、 自動検査のピン（４３０）の幅は約１０μｍであり、左右シフティング・マージン幅は約１０μｍであるので、自動検査のピン（４３０）の基板の対応幅は約２８±２μｍである。従って、前記コンタクトホールの幅を３０μｍよりは大きく形成して前記自動検査のピン（４３０）がいずれかの側にシフティングされても自動検査の際にコンタクトホール（４２５）内に形成されてデータ・パッド上部電極（４１３ａ）に対応されるようにする。
【０１７９】
前記コンタクトホール（４２５）は前記データ・パッド下部電極（４２２）に形成されて、その形状は一部分の幅が他の部位より相対的に太い形状である。前記他の部位より相対的に太い一部分でのコンタクトホール（４２５）は前記データ・パッド下部電極（４２２）の一側を過ぎて形成される。この際、図２８に示されたように、コンタクトホール（４２５）の他の側だけでデータ・パッド下部電極（４２２）が残っていて、前記コンタクトホール（４２５）の一側ではデータ・パッド下部電極（４２２）が残っていない。この場合、データ・パッド下部電極（４２２）の他の側と前記コンタクトホール（４２５）内のデータ・パッド上部電極（４１３ａ）は側面接触する。
【０１８０】
図２９ａ乃至図２９ｄは図２８に示された薄膜トランジスタ・アレイ基板の画素部とゲート・パッド製造方法は図２０ａ乃至２２ｄと同一であるためにこれに対する詳細な説明は省略する。
【０１８１】
図２９ａに示されたように、基板（４００）の全面に、ゲート絶縁膜（４１５）、非晶質シリコン層、ｎ＋層、データ金属層を次第に蒸着する。
【０１８２】
続いて、画素部のデータ・ライン形成の工程を同時にデータ金属層、ｎ＋層、非晶質シリコン層を選択的に除去してデータ・パッド下部電極（４２２）、データ・パッド下部電極（４２２）の下部にそれと同一のパターンのオーミック接触層（４１４ｂ）及び活性層（４１４ａ）が形成される。
【０１８３】
続いて、データ・パッド下部電極（４２２）が形成された下部基板（４００）の全面に保護膜（４１６）を蒸着する。
【０１８４】
続いて、保護膜（４１６）の上部にフォトレジストを塗布した後、これを露光及び焼き増ししてフォトレジスト・パターン（４１７）を形成する。この際、フォトレジスト・パターン（４１７）はデータ・パッド下部電極（４２２）の所定部分に対応してデータ・パッド下部電極（４２２）の一側がオープンされる形状に形成される。（図２９ｂの４２５参照）
図２９ｂに示されたように、フォトレジスト・パターン（４１７）をマスクして保護膜（４１６）、データ・パッド下部電極（４２２）、オーミック接触層（４１４ｂ）、活性層（４１４ａ）、ゲート絶縁膜（４１５）を所定幅除去してコンタクトホール（４２５）を形成する。前記フォトレジスト・パターン（４１７）によってコンタクトホール（４２５）が形成されるので、コンタクトホール（４２５）は図２８のように、データ・パッド下部電極（４２２）の所定部分でデータ・パッド下部電極（４２２）の一側をオープンして一側でデータ・パッド下部電極（４２２）を除去されるようにして太い幅で形成されて、その他の部分ではデータ・パッド下部電極（４２２）内部に形成される。
【０１８５】
図２９ｃに示したところのように、コンタクトホール（４２５）を含むフォトレジスト・パターン（４１７）の上部に透明導電膜（４１３）を蒸着する。この際、コンタクトホール（４２５）内部ではフォトレジスト・パターン（４１７）が残っていいない状態で、前記透明導電膜（４１３）は保護膜（４１６）の側壁及びその内部に直接接触している状態である。
【０１８６】
図２９ｄに示したところのように、前記保護膜（４１６）上部に残っているフォトレジスト・パターン（４１７）をフォトレジスト・パターン（４１７）下部に位置する透明導電膜（４１３）と共にリフト・オフして除去する。この際、フォトレジスト・パターン（４１７）はコンタクトホール（４２５）を除いた領域に残っていて、前記コンタクトホール（４２５）内部だけに残っていないので、リフト・オフ工程の後、透明導電膜（４１３）はコンタクトホール（４２５）内部及び側壁だけに残ってデータ・パッド上部電極（４１３ａ）で利用される。
【０１８７】
このような形成方法で形成された本発明の第５実施例による液晶表示装置のパッドは、コンタクトホール（４２５）がデータ・パッド下部電極（４２２）の一側を過ぎて形成されて、その内部のデータ・パッド上部電極（４１３ａ）を形成した後、上部に自動検査用のピン（４３０）を対応させるようになり、 自動検査用のピン（４３０）の対応の幅（自動検査用のピンの幅＋左右移動の幅）より広い接触面積を確保して安定な検査工程を期待することができる。
【０１８８】
図３０は本発明の第６実施例による薄膜トランジスタ・アレイ基板のデータ・パッド部を表す平面図であり、図３１は図３０で 線″IX―IX′″につれて切り取った薄膜トランジスタ・アレイ基板を表す断面図である。
【０１８９】
図３０及び図３１に示されたように、本発明の第６実施例による薄膜トランジスタ・アレイ基板のデータ・パッドは第１及び第２コンタクトホールを通して両側面が露出されるデータ・パッド下部電極と、そのデータ・パッド下部電極と側面接触されるデータ・パッド上部電極とになる。
【０１９０】
データ・パッド下部電極（５２２）は基板（５００）の上に同一の間隔で離隔されて複数個形成される。
【０１９１】
保護膜（５１６）はデータ・パッド下部電極（５２２）を囲むように形成されて第１及び第２コンタクトホール（５３５ａ、５３５ｂ）を有するように形成される。
【０１９２】
第１及び第２コンタクトホール（５３５ａ、５３５ｂ）は各データ・パッド下部電極（５２２）の所定部位で相互離隔されて前記データ・パッド下部電極（５２２）の両側面をそれぞれ露出させるように保護膜（５１６）、データ・パッド下部電極（５２２）、オーミック接触層（５１４ｂ）、活性層（５１４ａ）、ゲート絶縁膜（５１５）を除去するように形成される。
【０１９３】
データ・パッド上部電極（１５３ａ）は 第１及び第２コンタクトホール（５３５ａ、５３５ｂ）内部とその側壁及び前記第１及び第２コンタクトホール（５３５ａ、５３５ｂ）の間を過ぎていくように形成されてデータ・パッド下部電極（５２２）と側面接触される。
【０１９４】
データ・パッド上部電極は第１及び第２コンタクトホールを通してデータ・パッド下部電極の両側と接触される。これにつれて、データ・パッド上部電極はデータ・パッド下部電極（５２２）より大きい幅に形成されて自動検査用のピン（５３０）との接触領域が広くなる。
【０１９５】
例えば、データ・パッド下部電極（５２２）が３６μｍであるとする際、自動検査用のピン（５３０）がデータ・パッド下部電極（５２２）上部にどこに位置しても自動検査用のピン（５３０）とデータ・パッドは安定的に接触される。
【０１９６】
一方、第１及び第２コンタクトホール（５３５ａ、５３５ｂ）はデータ・パッド下部電極（５２２）の両端段を貫通してデータ・パッド下部電極（５２２）の両端段の側面を露出させる。半面に、第１及び第２コンタクトホール（５３５ａ、５３５ｂ）を除いた残りの領域に位置するコンタクトホールは図３０に示したところのようにデータ・パッド下部電極（５２２）の中心部、即ち、データ・パッド下部電極（５２２）の内部に形成される。
【０１９７】
図３２ａ乃至図３２dで図３１に示した薄膜トランジスタ・アレイ基板のデータ・パッドの製造方法を表す断面図である。ここで、薄膜トランジスタ・アレイ基板の画素部とゲート・パッドの製造方法は図２０ａ乃至２２ｄと同一であるためにこれに対する詳細な説明は省略する。
【０１９８】
図３２ａのように、基板（５００）の全面に、ゲート絶縁膜（５１５）、非晶質シリコン層、ｎ＋層、データ金属層を次第に蒸着する。
【０１９９】
続いて、画素部のデータ・ライン形成の工程を同時にデータ金属層、ｎ＋層、非晶質シリコン層を選択的に除去してデータ・パッド下部電極（５２２）を形成する。このデータ・パッド下部電極（５２２）の下部にデータ・パッド下部電極（５２２）と同一のパターンのオーミック接触層（５１４ｂ）及び活性層（５１４ａ）が形成される。
【０２００】
続いて、データ・パッド下部電極（５２２）が形成された下部基板（５００）の全面に保護膜（５１６）を蒸着する。
【０２０１】
続いて、保護膜（５１６）の上部にフォトレジストを塗布した後、これを露光及び焼き増ししてフォトレジスト・パターン（５２７）を形成する。この際、フォトレジスト・パターン（５２７）はデータ・パッド下部電極（５２２）に対応してそれぞれ相互所定間隔に離隔されて各データ・パッド下部電極（５２２）の一側が、他側をオープンする第１及び第２コンタクトホールの領域を定義するように形成される。
【０２０２】
図３２ｂのように、フォトレジスト・パターン（５２７）をマスクして保護膜（５１６）、データ・パッド下部電極（５２２）、オーミック接触層（５１４ｂ）、活性層（５１４ａ）、ゲート絶縁膜（５１５）を所定幅に除去して第１及び第２コンタクトホール（５３５ａ、５３５ｂ）が形成される。第１及び第２コンタクトホール（５３５ａ、５３５ｂ）は図３０のように、データ・パッド下部電極（５２２）の所定部分でデータ・パッド下部電極（５２２）の一側を、他側が除去されて形成される。 第１及び第２コンタクトホール（５３５ａ、５３５ｂ）を除いた残りの領域でのデータ・パッド下部電極（５２２）の内部を貫通するように形成される。
【０２０３】
図３２ｃのように、第１及び第２コンタクトホール（５３５ａ、５３５ｂ）を含むフォトレジスト・パターン（５２７）が残っている基板の上に透明導電膜が全面蒸着される。
【０２０４】
図３２dのように、フォトレジスト・パターン(527)をリフト・オフしてフォトレジスト・パターン（５２７）と共にその下部に位置する透明導電膜（５１３）をストリップする。この際、フォトレジスト・パターン（５２７）は第１及び第２コンタクトホール（５３５ａ、５３５ｂ）を除いた領域に残っていて、第１及び第２コンタクトホール（５３５ａ、５３５ｂ）内部には残っていない。これにつれて、透明導電膜（５１３）は第１及び第２コンタクトホール（５３５ａ、５３５ｂ）の内部及び側壁、そして、第１及び第２コンタクトホール（５３５ａ、５３５ｂ）の間に残ってデータ・パッド上部電極（５１３ａ）に利用される。
【０２０５】
このような方法で形成された本発明の第６実施例による薄膜トランジスタ・アレイ基板のパッドは第１及び第２コンタクトホール（５３５ａ、５３５ｂ）がデータ・パッド下部電極（５２２）の一側、他側を過ぎて、第１及び第２コンタクトホール（５３５ａ、５３５ｂ）を過ぎていくようにデータ・パッド上部電極（５１３ａ）が形成される。データ・パッド下部電極の線幅より広い線幅のデータ・パッド上部電極（５１３ａ）が自動検査用のピン（５３０）を対応される。これにつれて、自動検査用のピンとデータ・パッド上部電極（５１３ａ）の間の広い接触面積を確保して安定な検査工程を期待することができる。
【０２０６】
このように、本発明の第５及び第６実施例による薄膜トランジスタ・アレイ基板のパッド及び形成方法は、３マスク工程の際にコンタクトホールの幅にデータ・パッド上部電極の線幅が決定されるので、コンタクトホールがパッド下部電極の一側を過ぎるか、またはパッド下部電極の一側、他側を過ぎていくように形成してコンタクトホールの幅を伸ばす。これにつれて、コンタクトホール内部及び側壁に形成されるパッド上部電極と自動検査用のピンと広い面積で余裕に対応されることができる。
【０２０７】
上述した第５及び第６実施例ではデータ・パッドだけに説明したが、これはゲート・パッド下部電極とデータ・パッド上部電極のコンタクトになる部分に自動検査用のピンが対応されるゲート・パッドでその実施例を拡張、変更することができる。
【０２０８】
以上説明した内容を通して当業者であると、本発明の技術思想を逸脱しない範囲で多様な変更及び修正が可能であることがわかる。従って、本発明の技術的の範囲は詳細な説明に記載された内容に限らず特許請求の範囲により定めなければならない。
【図面の簡単な説明】
【０２０９】
【図１】従来の薄膜トランジスタ・アレイ基板を示す平面図である。
【図２】図１に示されたI−I′線につれて切断した薄膜トランジスタ・アレイ基板を示す断面図である。
【図３ａ】図２に示された薄膜トランジスタ・アレイ基板の製造方法を示した断面図である。
【図３ｂ】図２に示された薄膜トランジスタ・アレイ基板の製造方法を示した断面図である。
【図３ｃ】図２に示された薄膜トランジスタ・アレイ基板の製造方法を示した断面図である。
【図３ｄ】図２に示された薄膜トランジスタ・アレイ基板の製造方法を示した断面図である。
【図４】本発明の第１実施例による薄膜トランジスタ・アレイ基板を示した平面図である。
【図５】図４で線″II―II′″につれて切断した薄膜トランジスタ・アレイ基板を示した断面図である。
【図６ａ】本発明の第１実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第１マスク工程を説明するための平面図及び断面図である。
【図６ｂ】本発明の第１実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第１マスク工程を説明するための平面図及び断面図である。
【図７ａ】本発明の第１実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第２マスク工程を説明するための平面図及び断面図である。
【図７ｂ】本発明の第１実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第２マスク工程を説明するための平面図及び断面図である。
【図８ａ】図７ａ及び図７ｂに示した第２マスク工程を具体的に説明するための断面図である。
【図８ｂ】図７ａ及び図７ｂに示した第２マスク工程を具体的に説明するための断面図である。
【図８ｃ】図７ａ及び図７ｂに示した第２マスク工程を具体的に説明するための断面図である。
【図９ａ】本発明の第１実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第３マスク工程を説明するための平面図及び断面図である。
【図９ｂ】本発明の第１実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第３マスク工程を説明するための平面図及び断面図である。
【図１０ａ】図９ａ及び図９ｂに示した第３マスク工程を具体的に説明するための断面図である。
【図１０ｂ】図９ａ及び図９ｂに示した第３マスク工程を具体的に説明するための断面図である。
【図１０ｃ】図９ａ及び図９ｂに示した第３マスク工程を具体的に説明するための断面図である。
【図１０ｄ】図９ａ及び図９ｂに示した第３マスク工程を具体的に説明するための断面図である。
【図１０ｅ】図９ａ及び図９ｂに示した第３マスク工程を具体的に説明するための断面図である。
【図１１】本発明の第２実施例による薄膜トランジスタ・アレイ基板を示した平面図である。
【図１２】図１１に示された薄膜トランジスタ・アレイ基板を線″III−III′″につれて切り取って示した断面図である。
【図１３ａ】本発明の第２実施例による薄膜トランジスタ・アレイ基板の製造方法を説明するための平面図及び断面図である。
【図１３ｂ】本発明の第２実施例による薄膜トランジスタ・アレイ基板の製造方法を説明するための平面図及び断面図である。
【図１３ｃ】本発明の第２実施例による薄膜トランジスタ・アレイ基板の製造方法を説明するための平面図及び断面図である。
【図１４】図４に示された薄膜トランジスタ・アレイ基板を含む液晶表示装置を表す平面図である。
【図１５】図１４で線″IV−IV′″につれて切り取った液晶表示装置を示す断面図である。
【図１６】図１１に示された薄膜トランジスタ・アレイ基板を含む液晶表示装置を表す平面図である。
【図１７】図１６で線″Ｖ−Ｖ′″につれて切り取った液晶表示装置を示す断面図である。
【図１８】本発明の第３実施例による薄膜トランジスタ・アレイ基板を示した平面図である。
【図１９】図１８に示された薄膜トランジスタ・アレイ基板を線″VI−VI′″につれて切り取って示す断面図である。
【図２０ａ】本発明の第３実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第１マスク工程を具体的に説明するための断面図である。
【図２０ｂ】本発明の第３実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第１マスク工程を具体的に説明するための断面図である。
【図２１ａ】本発明の第３実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第２マスク工程を説明するための平面図及び断面図である。
【図２１ｂ】本発明の第３実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第２マスク工程を説明するための平面図及び断面図である。
【図２１ｃ】本発明の第３実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第２マスク工程を説明するための平面図及び断面図である。
【図２２ａ】本発明の第３実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第３マスク工程を説明するための平面図及び断面図である。
【図２２ｂ】本発明の第３実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第３マスク工程を説明するための平面図及び断面図である。
【図２２ｃ】本発明の第３実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第３マスク工程を説明するための平面図及び断面図である。
【図２２ｄ】本発明の第３実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第３マスク工程を説明するための平面図及び断面図である。
【図２３】画素電極の断線を説明するための断面図である。
【図２４】本発明の第４実施例による薄膜トランジスタ・アレイ基板を示した平面図である。
【図２５】図２４に示された薄膜トランジスタ・アレイ基板を線″VII−VII′″につれて切り取って示す断面図である。
【図２６ａ】図２５に示されたダミーパターンの形成過程を詳細に示す図面である。
【図２６ｂ】図２５に示されたダミーパターンの形成過程を詳細に示す図面である。
【図２６ｃ】図２５に示されたダミーパターンの形成過程を詳細に示す図面である。
【図２６ｄ】図２５に示されたダミーパターンの形成過程を詳細に示す図面である。
【図２７】本発明の第５実施例による薄膜トランジスタ・アレイ基板を示した平面図である。
【図２８】図２７で線″VIII−VIII′″につれて切り取ったデータ・パッドを示す断面図である。
【図２９ａ】図２８に示されたデータパッドの製造方法を示す断面図である。
【図２９ｂ】図２８に示されたデータパッドの製造方法を示す断面図である。
【図２９ｃ】図２８に示されたデータパッドの製造方法を示す断面図である。
【図２９ｄ】図２８に示されたデータパッドの製造方法を示す断面図である。
【図３０】本発明の第６実施例による薄膜トランジスタ・アレイ基板のパッドを表す断面図である。
【図３１】図３０で線″IX−IX′″につれて切り取ったデータ・パッドを示す断面図である。
【図３２ａ】図３１に示されたデータ・パッドの製造方法を表す断面図である。
【図３２ｂ】図３１に示されたデータ・パッドの製造方法を表す断面図である。
【図３２ｃ】図３１に示されたデータ・パッドの製造方法を表す断面図である。
【図３２ｄ】図３１に示されたデータ・パッドの製造方法を表す断面図である。
【符号の説明】
【０２１０】
２，１０２：ゲート・ライン
４，１０４：データ・ライン
６，１０６：ゲート電極
８，１０８：ソース電極
１０，１１０：ドレイン電極
１２，１１２：ゲート絶縁膜
１４，１１４：活性層
１６，１１６：オーミック接触層
１８，１１８：保護膜
２２，１２２：画素電極
２０，４２，５６，６６，１８０：接触ホール
２８，１２８：ストレージ電極
４０，１４０：ストレージキャパシティ
５０，１５０：ゲート・パッド
６０，１６０：データ・パッド
６４：データ・パッド上部電極
１７０：透明導電膜
１７２：ゲート金属膜
【図１】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図３ｄ】
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【図４】
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【図５】
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【図６ａ】
2005122186.tif 000011
【図６ｂ】
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【図７ａ】
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【図７ｂ】
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【図８ａ】
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【図８ｂ】
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【図８ｃ】
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【図９ａ】
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【図９ｂ】
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【図１０ａ】
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【図１０ｂ】
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【図１０ｃ】
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【図１０ｄ】
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【図１０ｅ】
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【図１１】
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【図１２】
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【図１３ａ】
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【図１３ｂ】
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【図１３ｃ】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2005122186.tif 000033
【図１８】
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【図１９】
2005122186.tif 000035
【図２０ａ】
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【図２０ｂ】
2005122186.tif 000037
【図２１ａ】
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【図２１ｂ】
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【図２１ｃ】
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【図２２ａ】
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【図２２ｂ】
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【図２２ｃ】
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【図２２ｄ】
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【図２３】
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【図２４】
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【図２５】
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【図２６ａ】
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【図２６ｂ】
2005122186.tif 000049
【図２６ｃ】
2005122186.tif 000050
【図２６ｄ】
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【図２７】
2005122186.tif 000052
【図２８】
2005122186.tif 000053
【図２９ａ】
2005122186.tif 000054
【図２９ｂ】
2005122186.tif 000055
【図２９ｃ】
2005122186.tif 000056
【図２９ｄ】
2005122186.tif 000057
【図３０】
2005122186.tif 000058
【図３１】
2005122186.tif 000059
【図３２ａ】
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【図３２ｂ】
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【図３２ｃ】
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【図３２ｄ】
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