(57)【要約】【課題】  ＭＯＳＦＥＴがオフ時のゲート−ソース・ドレイン間容量実測値からオーバーラップ容量、およびオーバーラップ長の抽出を行っていたが、実測値には内側フリンジ容量が存在するため正確なオーバーラップ長が導出できず、また現行トランジスタモデルの能力不足も加わって、短チャネルデバイスのゲート容量シミュレーション誤差を増大させていた。【解決手段】  ＭＯＳＦＥＴがオフとなるゲート電圧範囲でオーバーラップ容量パラメータを抽出しておき、そのパラメータを使ってオーバーラップ容量特性をシミュレーションし、ＭＯＳＦＥＴがオン時のオーバーラップ容量値からオーバーラップ長を導出することで、オーバーラップ容量とオーバーラップ長の相関性を取り、ゲート容量シミュレーション精度を向上させる。【選択図】      図１
2005064164.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳＦＥＴゲート−ソース・ドレイン間の容量特性を測定し、
ＭＯＳＦＥＴのチャネルが形成されないゲート電圧範囲でトランジスタモデルと回路シミュレータを用いて実測特性にシミュレーション特性を合わせ込むことでオーバーラップ容量パラメータをモデルパラメータとして抽出し、
上記モデルパラメータを用いてオーバーラップ容量モデル特性のゲート電圧依存性を得て飽和状態におけるオーバーラップ容量モデル特性値からフリンジ容量を引いた値を酸化膜容量値で割り算してオーバーラップ長を抽出する
ＭＯＳＦＥＴの特性抽出方法。
【請求項２】
上記オーバーラップ容量モデル特性のゲート電圧依存性を回路シミュレーションして得る際に、実行チャネル長部分のＭＯＳゲート容量を除外してオーバーラップ容量のみ表示させることを特徴とする
請求項１記載のＭＯＳＦＥＴの特性抽出方法。
【請求項３】
前記フリンジ容量を、ＭＯＳＦＥＴの断面構造をＴＣＡＤ、もしくは容量シミュレータ上で再現し、ゲート電極側面付近のメッシュを増加させてゲート電極を電極端で分割し、分割した電極を用いてゲート電極側面フリンジ容量を求めることを特徴とする
請求項１記載のＭＯＳＦＥＴの特性抽出方法。
【請求項４】
前記酸化膜容量を、オーバーラップ容量測定素子と同一ウェハ上に形成され、同じゲート幅を持ち異なるゲート長を有する２つのＭＯＳＦＥＴのゲート−ソース・ドレイン間の容量特性を測定しておき、容量値の差をゲート長の差で割り算することで、単位ゲート長さ辺りの酸化膜容量を求めることを特徴とする
請求項１記載のＭＯＳＦＥＴの特性抽出方法。
【請求項５】
あるいは前記ゲート酸化膜容量を、オーバーラップ容量測定素子と同一ウェハ上に形成された大面積ＭＯＳＦＥＴのゲート−ソース・ドレイン間の容量値から単位面積あたりの容量をゲート酸化膜容量として計算することを特徴とする
請求項１記載のＭＯＳＦＥＴの特性抽出方法。
【請求項６】
ＭＯＳＦＥＴゲート−ソース・ドレイン間の容量を測定する手段と、
ＭＯＳＦＥＴのチャネルが形成されないゲート電圧範囲でオーバーラップ容量をモデルパラメータとして抽出する手段と、
上記モデルパラメータを用いてオーバーラップ容量特性を回路シミュレーションする手段と、
異なるゲート長を持つＭＯＳＦＥＴの容量特性から酸化膜容量値を導出する手段と、
デバイス断面構造からＴＣＡＤシミュレーションによりゲート電極側面フリンジ容量を導出する手段と、
使用する電源電圧となる条件でのオーバーラップ容量シミュレーション値からフリンジ容量値を引き算した値を酸化膜容量で割り算してオーバーラップ長を導出する手段と
を備えたＭＯＳＦＥＴの特性抽出装置。
【請求項７】
請求項１記載のＭＯＳＦＥＴの特性抽出方法をデータ処理装置を使用して実行するに必要なプログラムが記録された記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳＦＥＴなどのＭＩＳＦＥＴ（金属−絶縁物−半導体電界効果トランジスタ）の回路シミュレーションを行う際に、重要な特性となるオーバーラップ容量パラメータ、オーバーラップ長の抽出方法に関する。
【背景技術】
【０００２】
近年、半導体素子の最小寸法の微細化が進み、ゲート長寸法０．１μｍ以下での設計も検討され始めている。このような微細素子で構成される超ＬＳＩの技術分野において、上記半導体素子を新たに設計開発したり、不純物拡散濃度などの製造工程を変えたい場合に、その都度、実際に半導体集積回路を試作すると、開発に要する時間が長くなり、開発コストも高くつくことになる。そこで、実際の回路を試作して設計を進める代わりに、一連のコンピュータ・シミュレーションを活用して設計を進める作業が行われている。
【０００３】
この一連のシミュレーションは、不純物濃度などのプロセスデータを抽出するためのプロセスシミュレータと、半導体素子であるＭＯＳＦＥＴの電気的特性を抽出するデバイスシミュレーションと、回路シミュレーションとから成る。
【０００４】
ここで、上記の回路シミュレーションでは、上記デバイスパラメータに基づいて得た正確なＭＯＳＦＥＴの電気的特性からＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）と称される回路解析プログラム用のモデルパラメータを抽出して、上記ＳＰＩＣＥパラメータを用いてＳＰＩＣＥを起動して、メモリ動作、フリップフロップ動作などが解析される。
【０００５】
これらシミュレーションの結果が実測結果から大きく外れていると、設計時に望んだ回路特性を得ることが出来なくなり、最悪の場合には設計のやり直しが必要になる。よって、シミュレーション結果が実測結果に高い精度で一致すればするほど、短い期間で所望の超ＬＳＩを開発できることになるので、精度のよいシミュレーション技術の開発が強く望まれる。
【０００６】
そのためには、回路シミュレーションに組み込まれたデバイスモデルが、実際のデバイス特性を再現できるように、予め上述のプロセスシミュレーション及びデバイスシミュレーションを実施して、あるいは試作段階で試作した素子から、ＳＰＩＣＥパラメータの抽出を正確に行っておく必要がある。
【０００７】
このようなＳＰＩＣＥパラメータのうち特に重要な特性として、例えばＭＯＳトランジスタのオーバーラップ長ΔＬがある。ここでオーバーラップ長ΔＬとはＭＯＳトランジスタのゲート電極とソース・ドレイン拡散層領域がオーバーラップする領域の長さと定義される。ここで、ゲート電極はゲート絶縁膜を介してＭＯＳトランジスタのチャネル領域及び上記オーバーラップ領域上に形成されることになる。図１０はこの従来のオーバーラップ長抽出方法を説明するための図で、実行ゲート電圧Ｖｇｅ毎のチャネル抵抗Ｒのゲート長依存性を示した図である。
【０００８】
そしてＭＯＳトランジスタの実行チャネル長Ｌｅｆｆは、図７に示すデバイス断面略図のように、シリコン基板の表面におけるソース側ＰＮ接合部−ドレイン側ＰＮ接合間の距離、換算すれば、ゲート長からオーバーラップ長を指し引いた距離に相当することになるので、オーバーラップ長ΔＬが正確に求められれば、同時に正確な実行チャネル長Ｌｅｆｆを得ることができる。
【０００９】
従来の技術としては、オーバーラップ長ΔLの導出は、例えば（特許文献１）に記載されているように、ゲート長Ｌの異なる複数のＭＯＳトランジスタについて、下記の式（１）で示される様々の実行ゲート電圧Ｖｇｅ毎に、ＭＯＳトランジスタのドレイン電圧Ｖｄが微小なときの、式（２）で与えられるチャネル抵抗（ソース電極−ドレイン電極間の抵抗）Ｒを測定することによって行われていた（以下、第１の従来例と記す）。
【００１０】
すなわち、
Ｖｇｅ  ＝  Ｖｇ  −  Ｖｔｈ                          ・・・式（１）
ここで、Ｖｇはゲート電圧（ゲート−ソース間電圧）、Ｖｔｈはしきい値電圧である。また、
Ｒ  ＝  （  ΔＩｄ  ／  ΔＶｄ  ）−１                  ・・・式（２）
ここで、Ｖｄはドレイン電圧（ドレイン−ソース間電圧）、Ｉｄはドレイン電流（ドレイン−ソース間電流）である。
【００１１】
前記の図１０は上記第１の従来例でのオーバーラップ長ΔＬの抽出を実施する際に得られる、実効ゲート電圧Ｖｇｅごとのチャネル抵抗Ｒのゲート長Ｌの依存性を示す特性図である。ここで、図１０はｎＭＯＳトランジスタのデータで、プロットが測定点、直線群は最小自乗法による補完演算で求められた各実効ゲート電圧Ｖｇe１〜Ｖｇｅ５に対する回帰直線群である。
【００１２】
この実効ゲート電圧Ｖｇｅ１〜Ｖｇｅ５に対応する複数の回帰直線は、同図に示すように、略一点（ａ，ｂ）に収斂する。この収斂点における横軸上の座標点aがオーバーラップ長ΔＬに相当する。なお、縦軸上の座標値ｂはソース・ドレイン拡散層の寄生抵抗に相当する。
【００１３】
また、（特許文献２）ある第２の従来例のように、容量特性からゲートオーバーラップ長を求める手法がある。図１２はこの抽出フローを示す。これは、異なるゲート長を持つ測定素子から、ゲート−ソース・ドレイン容量特性を図４に示すゲート容量（Ｃｇ）−ゲート電圧（Ｖｇ）特性の様に測定しておき、飽和状態におけるゲート−ソース・ドレイン容量値のゲート長依存性を図１１のように描かせ、縦軸の切片からゲート電極側面からゲート側面フリンジ容量を求めており、ゲート−ソース・ドレイン容量特性で、ゲート長Ｌ依存性を持ち始める点Ｖｇ＝Ｖｘにおける容量値をＣｘとし、オーバーラップ容量とする。なお、このＶｘはゲート−ソース・ドレイン容量特性をゲート電圧で微分して図５のような特性を得て、急峻な変化が表れる点としても求められる。そして図１１における容量値がＣｘとなる点からオーバーラップ長ΔＬを算出している。
【特許文献１】特開平７−１７６７４０号公報（第８−９頁、図４、図５）
【特許文献２】特開２００１−３３８９８６号公報（第１１−１２頁、図４、図６）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上述したように、近年の超ＬＳＩの微細化、高密度化に伴い、使用されるＭＯＳトランジスタの構造は、ゲート長がより短くなる傾向にある。
しかし、上記第1の従来例のようなオーバーラップ長ΔＬ導出方法では、ゲート長が短くなると、チャネル抵抗Ｒのゲート長Ｌ依存性の直線性が崩れ、上記回帰直線群が一点に収斂しなくなり、このためオーバーラップ長ΔＬを一意に求めることが困難になる。これは、ＭＯＳトランジスタの短チャネル効果の１つである２次元の効果（電流密度の２次元分布）を無視することができなくなるためである。
【００１５】
上記第２の従来例は、図８に示すような内側フリンジ容量ＣＦ＿ｉｎが存在する電圧条件でオーバーラップ長を導出しているため、構造的なオーバーラップ長よりも大きいオーバーラップ長が導出され、上記オーバーラップ長を用いて現行もっとも普及しているトランジスタモデルＢＳＩＭ３、およびトランジスタモデルＢＳＩＭ４で容量シミュレーションを行うと、低しきい値ＭＯＳトランジスタにおいてシミュレーション誤差が増大する。
【００１６】
上記の内側フリンジ容量ＣＦ＿ｉｎとは図８に示すように、ゲート−ソース・ドレイン間に付く寄生容量の一つで、ソース、もしくはドレインからＰＮ接合、酸化膜を介したゲートから見たときの容量と定義し、ゲート電極側面からソース、もしくはドレインまでのフリンジ容量を外側フリンジ容量ＣＦ_ｓｉｄｅと定義する。デバイスシミュレータによる解析から、Ｎｃｈトランジスタにおいては、内側フリンジ容量はＰ型基板表面が空乏化している状態で存在し、基板表面にチャネルが形成されるとチャネルによってシールドされるため消滅することが分かった。そしてＭＯＳＦＥＴが飽和状態にありチャネルが形成される時、オーバーラップ容量は下記の式（４）に示すように酸化膜容量のオーバーラップ長分に相当する容量値を取り、ゲート−ソース・ドレイン容量Ｃｄｓ＿ｇは下記の式（５）に示すようにゲート酸化膜容量のゲート長分とゲート電極側面からのフリンジ容量の和となることが分かった。
【００１７】
Ｃｏｖ（Ｖｇｓ＝Ｖ１）  ＝  εｏｘ・Ｗ・ΔＬ／Ｔｏｘ  ・・・式（４）
Ｃｄｓ＿ｇ（Ｖｇｓ＝Ｖ１）＝εｏｘ・Ｗ・Ｌ／Ｔｏｘ  ＋ ２・ＣＦ＿side                                                                  ・・・式（５）
Ｐｃｈトランジスタの場合も同様に、Ｐ型とＮ型が入れ替るだけで、同様の現象が生じている。式（５）でフリンジ容量ＣＦ＿ｓｉｄｅを２倍しているのは、ソース側、ドレイン側両方を考慮したためである。
【００１８】
現在、最も普及しているトランジスタモデルであるＢＳＩＭ３、およびＢＳＩＭ４では、オーバーラップ容量モデル式に内側フリンジ容量が考慮されていない他に、酸化膜厚、オーバーラップ長も式に入っておらず、飽和状態において式（４）、式（５）が成り立たないケースが生じている（非特許文献  ＢＳＩＭ３ｖ３, Ｍａｎｕａｌ,１９９５  ｐ４−１８〜４―２０  ＵＣ Ｂｅｒｋｅｌｅｙ）。
【００１９】
つまり、Ｃｄｓ＿ｇ特性からオーバーラップ容量パラメータを抽出して、正確なオーバーラップ長を入れたとしても、オーバーラップ長とオーバーラップ容量の相関が無いため、強反転状態においても式（４）の関係が満たされず、特に、微細デバイスでＭＯＳゲート容量シミュレーション精度の低下を招いている。
【００２０】
第２の従来例で抽出したオーバーラップ長は、内側フリンジ容量の分だけ構造上のオーバーラップ長よりも数ｎｍ長くなり、正確なオーバーラップ長は導出できないが、上記は実行チャネル長が短くなることと等価となり、結果的にシミュレーションの実効チャネル長部分のＭＯＳゲート容量が減少する分が、チャネル形成時の内側フリンジ容量の消滅効果を表していたことにより、Ｖｘが０ボルト以上の範囲であれば強反転状態におけるゲート容量のシミュレーション精度の低下を免れていた。これは現行のオーバーラップ容量モデル特性は図６に示すように、ゲート電圧の上昇にともない、飽和するまで増加していく特性を有しており、Ｖｇが０ボルト以上でほぼ飽和しているためである。つまり、オーバーラップ長を抽出したバイアス点で使用したオーバーラップ容量モデル特性が飽和していない場合に誤差δＣｏｖが生じる。
【００２１】
しかし近年、ＭＯＳトランジスタの低しきい値化が進んでおり、Ｖｘが０ボルト以下となるデバイスも見受けられ、Ｖｘが０ボルト以下のＭＯＳトランジスタに第２の従来例を適用すると、オーバーラップ容量モデル特性が飽和していない領域でオーバーラップ長を見積もることになり、強反転状態においてオーバーラップ長から酸化膜容量をかけて計算されるオーバーラップ容量よりも、シミュレーションのオーバーラップ容量の方が大きい値をとることになり、その差が誤差となっていた。
【００２２】
低しきい値となる微細デバイスにおいても、高精度な容量シミュレーションを可能とするオーバーラップ容量パラメータ、及びオーバーラップ長を抽出する手法を提供することが急務である。
【課題を解決するための手段】
【００２３】
トランジスタがオンしている時の容量特性、およびオフしている状態でのオーバーラップ容量特性を高精度にシミュレーションできるオーバーラップ容量パラメータおよびオーバーラップ長のＭＯＳＦＥＴの特性抽出方法を提供する。
【００２４】
従来、オーバーラップ長は、ドレイン・ソース−ゲート容量の実測特性から、オーバーラップ容量が主成分となる電圧条件から計算していた。
本発明では、ドレイン・ソース−ゲート間容量特性の実測特性から、ＭＯＳトランジスタにチャネルが形成されていない、ＭＯＳＦＥＴがオフ状態におけるゲート電圧範囲でオーバーラップ容量モデルパラメータを抽出しておき、抽出したモデルパラメータを使ってオーバーラップ容量特性をシミュレーションし、チャネルが形成される電圧条件、つまりＶｇ＝Ｖ１においてシミュレーションしたオーバーラップ容量値からゲート電極側面フリンジ容量を引いた値をゲート酸化膜容量で割り算してオーバーラップ長を導出するものである。こうすることで、飽和状態におけるオーバーラップ容量モデル値とオーバーラップ長の整合性を取ることができ、結果として内側フリンジ容量消滅の効果とモデルの誤差を打ち消す分だけ、オーバーラップ長が構造から得られる値と異なる値を取ることになる。
【００２５】
上記ＭＯＳＦＥＴがオフしているゲート電圧範囲とは、ＭＯＳトランジスタのチャネルが形成されていない電圧範囲であり、ドレイン・ソース−ゲート間容量特性の微分特性を取り、急峻な変化が現れる直前までの電圧値とする。この電圧境界条件は、（特許文献１）の図５のＶｘと同じくする。
【００２６】
上記ゲート電極側面フリンジ容量はＭＯＳＦＥＴの断面構造をＴＣＡＤ（Technology Computer Aided Design）、もしくは容量シミュレータ上で再現し、シミュレーションすることで得る。まず、ゲート電極側面付近のメッシュを増加させ、図９（ａ）に示すようにゲート電極を電極端で分割し、分割した方の電極１０５をダミーゲートと名付けると、ダミーゲート−ソース間の容量を解析することで、側面フリンジ容量ＣＦ_sideと酸化膜を介した容量ＣＦ_ｏｘの和が得られる。ここから、酸化膜を介した容量成分ＣＦ_ｏｘを除去するため、分割した電極長さ分を切り出した構造を図９（ｂ）に示すようにシミュレータ上で作り出し、上記構造でダミーゲート−ソース間の容量ＣＦ＿ｏｘを解析して、図９（ａ）の解析値からＣＦ_ｏｘを除去することで、側面フリンジ容量ＣＦ_ｓｉｄｅを求めることができる。
【００２７】
上記ゲート酸化膜容量とは、オーバーラップ容量測定素子と同ウェハ内にあり、同一のゲート幅を持ち、ゲート長の異なるＭＯＳＦＥＴのＣｄｓ_ｇ特性を図４のように測定しておき、飽和状態となるゲート電圧をＶ１となるときの容量値をＣＬ１,ＣＬ２とすると、単位ゲート幅辺りのゲート酸化膜容量は下記の式（６）で表される。ゲート幅Ｗを等しくし、ゲート長Ｌのみ異なるＭＯＳＦＥＴのゲート−ソース・ドレイン間の容量の差を取ることで、オーバーラップ容量成分と外側フリンジ容量成分が除去でき、単位ゲート長辺りのゲート酸化膜容量成分を得ることができる。
【００２８】
Ｃｏｘ  ＝  （ＣＬ２−ＣＬ１）  ／  （Ｌ２−Ｌ１）    ・・・式（６）
もしくは、上記ゲート酸化膜容量は、大面積ＭＯＳトランジスタのＣｄｓ＿ｇ実測特性から得られる、Ｖｇ＝Ｖ１における単位面積辺りの容量とすることもできる。ＭＯＳＦＥＴのゲート長、ゲート幅が大きくなれば、オーバーラップ長、オーバーラップ幅が全体に占める割合が小さくなり、容量の主成分は酸化膜容量となるためである。なお、容量値から見積もったゲート酸化膜厚は光学測定から得られたゲート酸化膜厚よりも厚くなるが、これはゲート電極の空乏化や、反転層が有限の厚みを持つためである。
【００２９】
ＴＣＡＤによる解析によりＭＯＳＦＥＴが飽和状態にある時、ＭＯＳＦＥＴのゲート容量Ｃｄｓ＿ｇは酸化膜容量値のゲート長分とゲート電極側面フリンジ容量の和と見なせるため、その関係を満たせれば強反転条件におけるＭＯＳゲート容量シミュレーション値は実測値と一致する。つまり、強反転時のオーバーラップ容量シミュレーション値が酸化膜容量のオーバーラップ長分に相当するように、オーバーラップ長を導出することで、ＭＯＳゲート容量のシミュレーション精度を確保できる。上記の方法で導出されたオーバーラップ長が構造から得られるオーバーラップ長とは異なる値を取ったとしても、飽和時の容量は酸化膜容量のゲート長分とゲート電極側面フリンジ容量の和となるため、実測容量値を同じ値を取る。
【００３０】
そのようなオーバーラップ長ΔＬは下記の式（７）から求まる。
ΔＬ  ＝  （Ｃｏｖ＿ｍｏｄｅｌ１ −  ＣＦ＿ｓｉｄｅ）  ／  Ｃｏｘ                                                                        ・・・式（７）
上記の式（７）中のＣｏｖ＿ｍｏｄｅｌ１は、図６に示すようにトランジスタにチャネルが形成されていないゲート電圧範囲から抽出したオーバーラップ容量パラメータを用いてＳＰＩＣＥシミュレーションして得られる、Ｖｇ＝Ｖ１時のオーバーラップ容量モデル特性値である。この時、オーバーラップ容量モデル特性をシミュレーションする際、オーバーラップ容量モデルが実効チャネル長部分のＭＯＳ容量モデルと独立している場合は、実行チャネル長部分のＭＯＳゲート容量成分を、酸化膜厚に相当するパラメータ、ＢＳＩＭ３ではＴｏｘを１ｍというように大きい値を代入してＳＰＩＣＥシミュレーションすることでオーバーラップ容量シミュレーション特性のみ得ることができる。
【００３１】
つまり、本オーバーラップ長抽出手法はトランジスタモデルＢＳＩＭ３、もしくはＢＳＩＭ４のように、内側フリンジ容量を考慮しておらず、オーバーラップ長とオーバーラップ容量の相関が取れていないオーバーラップ容量モデルを用いても、ＭＯＳゲート容量シミュレーション精度を確保できる技術である。
【発明の効果】
【００３２】
以上のように本発明によると、ＭＯＳＦＥＴがオンした状態におけるオーバーラップ容量とオーバーラップ長の整合を取り、ＭＯＳトランジスタが動作する電圧範囲において、高精度なゲート容量シミュレーション精度を確保できるようになり、より高精度な回路シミュレーションが可能となる。
【００３３】
短チャネルデバイスにおいてもオーバーラップ容量を含めたゲート容量を高精度にシミュレーションできるオーバーラップ容量およびオーバーラップ長を抽出できる。
このよう本発明は、微細化、高集積化あるいは多機能化する半導体装置の実現を容易とし、高性能の半導体装置の実現を促進に寄与できる。
【発明を実施するための最良の形態】
【００３４】
（実施の形態１）
図を参照して本発明の（実施の形態１）を説明する。
図２は本発明のＭＯＳＦＥＴのオーバーラップ長の抽出装置の構成を示し、図３は同抽出装置を構成する容量計測装置の構成を示す。
【００３５】
本発明の大きな特徴は、ゲート−ソース・ドレイン容量特性のゲート電圧依存性から、トランジスタにチャネルが形成されていないゲート電圧範囲でトランジスタモデルを用いてオーバーラップ容量パラメータを抽出しておき、上記抽出済みのパラメータとトランジスタモデルを用いてＳＰＩＣＥシミュレーションを行ってオーバーラップ容量モデル特性を得て、ゲート電圧が電源電圧時のオーバーラップ容量モデル値からフリンジ容量を引いた値を酸化膜容量で割り算することでオーバーラップ長を算出していることである。
【００３６】
本発明を具現化するために、この例のオーバーラップ長算出装置は図２に示すように、被測定素子群１について、上述のゲート‐ソース・ドレイン間容量を計測する容量計測装置２と、キーボードやマウスなどの入力装置３と、記録媒体４に書き込まれた各種の処理プログラムの制御により動作するＣＰＵなどのデータ処理装置５と、計測データや演算データ等を一時記憶する記憶装置６と、ディスプレイやプリンタなどの出力装置７とから概略構成されている。
【００３７】
上記容量計測装置２は、図３に示すように、被測定素子群１を取り付けるための素子取付部２１とデータ処理装置５の制御により、被測定素子群１の各測定対象素子についてゲート−ソース・ドレイン間の電流・電圧を計測するための計測部２２から構成されている。
【００３８】
素子取付部２１はゲート１ｇ、ソース１ｓ、ドレイン１ｄ、半導体基板１ｂのそれぞれに電気的に接続される取付端子を有し、これら取付端子は、ウェハ状態の被測定素子群１にプローブを立てる場合にはプローバから成り、被測定素子群１がパッケージに組み込まれている場合は、パッケージ取付用のソケットから成る。なお、ゲート１ｇと基板１ｂの間にはゲート絶縁膜１ｏｘが存在する。
【００３９】
また、計測部２２は、各ゲート１ｇに直流バイアス電圧を印加するための可変の直流バイアス電圧源２２１と、ゲート１ｇ−ソース１ｓ及びドレイン１ｄ間の印加電圧を計測するための電圧計２２３と、ゲート１ｇからソース１ｓ及びドレイン１ｄに流れる電流を測定するための電流計２２４とを備えている。
【００４０】
この例では、直流バイアス電圧源２２１と交流電圧源２２２とは互いに直列接続され、その一方の出力端は、前記の素子取付端子に接続され、他方の出力端は接地されている。ここで、素子取付部２１の基板取付端子は接地され、ソース取付端子、ドレイン取付端子は電流計２２４を介して接地されている。また、ゲート取付端子とソース・ドレイン取付端子の間には電圧計２２３が接続されている。このように各測定素子は素子取付部２１を介して電気的に計測部２２に接続されるようになっている。
【００４１】
また、上記記録媒体４には、データ処理装置５に各種処理機能を実現させるための容量計測プログラム４ａ、容量曲線算出プログラム４ｂ、容量特性微分計算プログラム４ｃ、オーバーラップ容量パラメータ抽出プログラム４ｄ、オーバーラップ容量特性表示プログラム４ｅ、ゲート酸化膜厚算出プログラム４ｆ、フリンジ容量算出プログラム４ｇ、およびオーバーラップ長算出プログラム４ｈが記憶されている。
【００４２】
容量計測プログラム４ａは、容量計測装置２を制御してゲート電圧Ｖｇを順次変化させて、ゲート電圧ごとにゲート−ソース・ドレイン間容量Ｃｇの算出に必要な電流・電圧計測を行う手順を、データ処理装置５に実行させる。
【００４３】
容量計測プログラム４ｂは、容量計測装置２の計測結果に基づいて各測定対象素子に対して上記ゲート−ソース・ドレイン間容量Ｃｇのゲート電圧Ｖｇ依存性を求め、図４のようなＣｇ−Ｖｇ特性の導出をデータ処理装置５に実行させる。
【００４４】
容量特性微分計算プログラム４ｃは、各測定対象素子において、チャネルが形成され始める領域のゲートバイアス電圧での上記Ｃｇのゲート電圧による微分値を算出する処理をデータ処理装置５に実行させ、図５のような特性を得て、ＭＯＳＦＥＴチャネルが形成されはじめるゲート電圧Ｖｇ＝Ｖｘを求める。
【００４５】
オーバーラップ容量パラメータ抽出プログラム４ｄは、測定対象素子において、チャネル領域が形成されないゲートバイアス条件でのＣｇのゲート長依存性に対して、シミュレーション特性を合わせ込むことでオーバーラップ容量に関連するパラメータ抽出処理を行う。トランジスタモデルＢＳＩＭ３、もしくはトランジスタモデルＢＳＩＭ４を用いる場合においては、パラメータＣＧＳＯ，ＣＧＤＯ，ＣＧＳＬ，ＣＧＤＬ，ＣＧＢＯ，ＣＫＡＰＰＡ，ＣＦを用いて、最小自乗法を用いて実測特性にシミュレーション特性を合わせ込むことで抽出する。
【００４６】
オーバーラップ容量特性表示プログラム４ｅは、オーバーラップ容量パラメータ抽出プログラム４ｄで抽出されたパラメータを使ってＳＰＩＣＥシミュレーションをすることで、図６のようなオーバーラップ容量モデル特性をディスプレイ上に表示させる。
【００４７】
ゲート酸化膜容量算出プログラム４ｆは、容量計測プログラム４ｂで得られたゲート長の異なるＭＯＳＦＥＴのＣｄｓ_ｇ特性から、飽和状態となるゲート電圧をＶ１となるときの容量値をＣＬ１,ＣＬ２とすると、オーバーラップ長抽出用素子のゲート幅分の、単位ゲート幅辺りのゲート酸化膜容量を前記の式（６）から計算する。
【００４８】
Ｃｏｘ  ＝  （ＣＬ２−ＣＬ１）  ／  （Ｌ２−Ｌ１）    ・・・式（６）
フリンジ容量算出プログラム４ｇは、ＭＯＳＦＥＴのＬ方向断面構造をデバイスシミュレータ上に再現し、ゲート電極側面付近のメッシュを増加させ、図９（ａ）に示すようにゲート電極を電極端で分割し、分割した方の電極１０５をダミーゲートとすると、ダミーゲート−ソース間の容量を解析して、側面フリンジ容量ＣＦ_sideと酸化膜を介した容量ＣＦ_ｏｘの和を算出する。更に、酸化膜を介した容量成分ＣＦ_ｏｘを除去するため、分割した電極長さＬ_ｆｌｉｎｇｅ分を切り出した構造を図９（ｂ）に示すようにＴＣＡＤ（Technology Computer Aided Design）シミュレータ上で作成し、上記構造でダミーゲート−ソース間の容量ＣＦ＿ｏｘを解析して、図９（ａ）の解析値からＣＦ_ｏｘを除去することで、側面フリンジ容量ＣＦ_ｓｉｄｅを算出する。
【００４９】
そして、オーバーラップ長算出プログラム４ｈは、オーバーラップ容量特性表示プログラム４ｅで得られたオーバーラップ容量モデル特性から、Ｖｇ＝Ｖ１となる電圧条件で容量値Ｃｏｖ＿ｍｏｄｅｌ１を読み取り、この値からフリンジ容量算出プログラム４ｇで得られたフリンジ容量ＣＦ＿ｓｉｄｅを引き算したものをゲート酸化膜容量算出プログラム４ｆで得られた単位ゲート長さ辺りの酸化膜容量Ｃｏｘで割り算する前記の式（７）の処理を行ってオーバーラップ長を抽出している。
【００５０】
ΔＬ  ＝  （Ｃｏｖ＿ｍｏｄｅｌ  −  ＣＦ＿ｓｉｄｅ）  ／  Ｃｏｘ                                                                                ・・・式（７）
なお、記録媒体４は、磁気ディスク、磁気テープ等の磁気的メモリ、ＲＯＭやＲＡＭなどの半導体メモリ、ＣＲ−ＲＯＭなどの光磁気メモリ、光学的メモリその他の記録媒体でもよい。
【００５１】
なお、上述の装置はアジレント・テクノロジ（株）のＩＣＣＡＰ、シルバコ・ジャパン（株）のＵＴＭＯＳＴ等の測定抽出ソフトウェアに、ＴＣＡＤソフトウェアを組み合わせることで実現できる。
【００５２】
次に、図１のフローチャートなどを参照して、本発明の特徴となるオーバーラップ長ΔＬ抽出の手順を説明する。
まず、デバイスパラメータの抽出を行う対象の素子群を用意し、これを容量計測装置２の素子取付部２１に取り付けておく。この取り付けは、図２に示すようになる。
【００５３】
こうして、ゲート１ｇに直流バイアス電源２２１と交流電圧源２２２とが接続され、ソース端子及びドレイン端子は、電流計２２４を介して接地される。なお、ゲート取付端子とソース取付端子およびドレイン取付端子の間には、電圧計２２３が接続されているので、ゲート−ソース・ドレイン間の印加電圧が測定可能な状態である。
【００５４】
この状態で入力装置３から測定開始の指示が与えられると、容量計測制御プログラム４ａが記録媒体４からデータ処理装置５に読込まれ、データ処理装置５の動作を制御する。データ処理装置５は、容量計測プログラム４ａの制御により、ＭＩＳＦＥＴの容量計測処理（ステップ１）を実行する。
【００５５】
（ステップ１）においては、データ処理装置５は可変の直流バイアス電圧源２２１によりゲート電圧ＶｇをＭＯＳトランジスタのゲート１ｇに印加し、更に交流電圧源２２２により、１０ｋＨｚ〜１００ｋＨｚの振幅１００ｍＶの交流電圧を加えて、電流計２２４で交流電流値を測定し容量値に換算する。このようにして、所定のゲート電圧Ｖｇでのゲート−ソース・ドレイン間容量Ｃｇを測定する。そして、この容量測定は、複数の測定対象ｎチャネル素子を順次切り替えながら行う。この際、測定対象素子は、同一プロセス、同一ウェハ上で作成したものとし、ゲート幅は１０μｍで同一とし、ゲート長は使用プロセスの最小寸法から、数μｍ程度の範囲で２つ以上を用意しておく。また、大面積ｎＭＯＳトランジスタ（ゲート長１００μｍ、ゲート幅１００μｍ）も用意しておく。
【００５６】
なお、上記Ｃｇの測定にあたって、パッド容量や配線容量を無視できない場合には、あらかじめパッド容量や配線容量を測定できるパターンを作っておき、実測しておく。次に、算出されたＣｇからパッド容量や配線容量の実測値を減算する。
【００５７】
次に、（ステップ２）にて、上記容量計測処理にて得られた容量値からゲート容量（Ｃｇ）のゲート電圧（Ｖｇ）依存性を算出する。このようにして容量Ｃｇ−ゲート電圧Ｖｇ曲線を導出する。この曲線の例を図４に示す。図４では横軸にゲート電圧Ｖｇ、縦軸に上記容量Ｃｇを示している。
【００５８】
図４に示すように、ゲート電圧Ｖｇが増大すると、Ｃｇは特徴的なパターンで増加する。これについて簡単に説明する。ゲート電圧ＶｇがｎＭＯＳトランジスタのしきい値以下であると、ＭＯＳトランジスタはオフ状態であり、ＭＯＳトランジスタのチャネル領域の電荷は、上記交流電圧に対して応答しない。このためにＣｇは小さな値である。ゲート電圧が増大し、しきい値を超えてくると、反転層がチャネル領域に形成され、Ｃｇが増加する。そして、ゲート絶縁膜下の基板表面が完全に反転し充分な電子キャリア層が形成されると、Ｃｇ値は飽和するようになる。この飽和する領域での所定のＶｇ、すなわち、図４に示すＶ１でのＭＯＳＦＥＴのＣｇ値をＣＬとする。
【００５９】
次に（ステップ３）では、上記Ｃｇ特性をゲート電圧で微分した特性、すなわち図５を描かせ、微分特性がゲート電圧の増加に対して急峻に立ち上がる点をＶｘとし、そのゲート電圧以下をＭＯＳＦＥＴにチャネルが形成されていない電圧範囲とする。なお、上記Ｖｘは（特許文献２）の図５のＶｘと同じくする。
【００６０】
次に（ステップ４）では、上記の容量Ｃｇ−Ｖｇ特性に対して、Ｖｇ≦Ｖｘの電圧範囲で、トランジスタモデルＢＳＩＭ３、もしくはＢＳＩＭ４を用い、ＳＰＩＣＥシミュレーション容量特性を合わせ込むことでＳＰＩＣＥパラメータ抽出を行う。
【００６１】
次に（ステップ５）では、（ステップ４）で得られたオーバーラップ容量モデルパラメータを用いてＳＰＩＣＥシミュレーションを行うことで、オーバーラップ容量モデル特性を得る。この際、オーバーラップ容量特性のみを表示させるため、実効チャネル長部分のＭＯＳ容量は除外してシミュレーションを行う。具体的にはトランジスタモデルＢＳＩＭ３、ＢＳＩＭ４では、実効チャネル長部分のＭＯＳ容量とオーバーラップ容量の式が独立しており、ゲート酸化膜厚に相当するパラメータを１ｍなどというように大きい値を代入してシミュレーションすることで得ることができる。ここでＭＯＳＦＥＴが飽和状態にある、Ｖｇ＝Ｖ１のオーバーラップ容量モデル値をＣｏｖ＿ｍｏｄｅｌ１と呼ぶことにする。
【００６２】
次に（ステップ６）では、ゲート長がＬ１，Ｌ２と異なるＭＯＳＦＥＴのゲート−ソース・ドレイン容量値 ＣＬ１，ＣＬ２から、式（６）を用いて単位ゲート長辺りのゲート酸化膜容量を導出する。
【００６３】
次に（ステップ７）では、ｎＭＯＳ・Ｔｒの断面をＴＥＭ、もしくはＳＥＭなどで測定しておき、得られたゲート断面構造からデバイスシミュレータ等を用いてフリンジ容量を解析して得る。具体的にはフリンジ容量は、図１３に示すように、ゲート電極側面近くに、フリンジ容量導出用の電極を配置してデバイスシミュレーションをすることで得られる。
【００６４】
（ステップ８）では、（ステップ５）で得たモデルのオーバーラップオン容量Ｃｏｖ＿ｍｏｄｅｌ１から（ステップ７）で得たフリンジ容量ＣＦ＿ｓｉｄｅを引いた値を、（ステップ６）で得られた単位ゲート長辺りの酸化膜容量Ｃｏｘで割り算することでΔＬを算出する。
【００６５】
この実施の形態では、ＭＯＳトランジスタが微細化する場合においても、容易に正確な容量シミュレーションを可能とするオーバーラップ長ΔＬを抽出することができる。
（実施の形態２）
上記（実施の形態１）のうち、（ステップ６）で単位ゲート長辺りの酸化膜容量を、大面積ＭＯＳＦＥＴのゲート−ソース・ドレイン容量実測特性のＶｇ＝Ｖ１となる容量値から換算することを特徴としている。
【００６６】
オーバーラップ長抽出素子と同じゲート幅辺りの、単位ゲート長辺りの酸化膜容量を後の計算に使うので、オーバーラップ長抽出用素子のゲート幅をＷ＿ｃｏｖとするとＣｏｘ＝ＣＬ／Ｗ／Ｌ・Ｗ＿ｃｏｖ として算出する。後の形態は（実施の形態１）と同じくする。
【００６７】
なお、上記の各実施の形態において回路シミュレータとしてＳＰＩＣＥシミュレータと一般に呼ばれているアナログ・シミュレーションを行うＣＡＤを使用したが、商品名：HSPICE  （米国  SYNOPSYS（シノプシス）社）や商品名：SmartSpice  （米国  SILVACO（シルバコ）社）などを使用して同様に実施できる。また、商品名：Eldo  （米国  Mentor Graphics（メンター・グラフィックス）社）なども上記の回路シミュレータとして使用して同様に実施できる。
【産業上の利用可能性】
【００６８】
本発明のＭＯＳＦＥＴの特性抽出方法は、低しきい値となる各種の微細デバイスの高精度な容量シミュレーションを実現するのに有用である。
【図面の簡単な説明】
【００６９】
【図１】本発明のオーバーラップ長抽出の手順を示したフロー図
【図２】本発明の実施の形態のＭＯＳＦＥＴの特性抽出装置の構成図
【図３】同実施の形態の容量計測装置の構成図
【図４】本発明に使用するゲート容量（Ｃｇ）−ゲート電圧（Ｖｇ）特性を示したグラフ
【図５】上記Ｃｇ−Ｖｇ特性で、ＣｇをＶｇで１回微分した場合のグラフ
【図６】本発明で特徴となるオーバーラップ容量モデル特性のゲート電圧依存性を表示した例を示した図
【図７】オーバーラップ長ΔＬを説明するためのデバイス断面図
【図８】チャネルが形成されていない状態におけるゲート−ソース間に付随する容量成分を示した図
【図９】本発明におけるゲート電極側面フリンジ容量を求めるＴＣＡＤ解析例を示した図
【図１０】第１の従来例のオーバーラップ長抽出方法を説明するための図で、実行ゲート電圧Ｖｇｅ毎のチャネル抵抗Ｒのゲート長依存性を示した図
【図１１】第２の従来例のオーバーラップ長抽出方法を説明するための図で、Cgゲート容量のゲート長依存性を示した図
【図１２】第２の従来例のオーバーラップ長抽出フロー図
【符号の説明】
【００７０】
１    被測定素子群
１ｇ    ゲート
１ｏｘ    ゲート酸化膜
１ｓ    ソース（拡散層領域）
１ｄ    ドレイン（拡散層領域）
１ｂ    基板（半導体基板）
２    容量計測装置
２１    素子取付部
２２    計測部
２２１    直流バイアス電圧源
２２２    交流電圧源
２２３    電圧計
２２４    電流計
４    記録媒体
４ａ    容量計測プログラム
４ｂ    容量曲線算出プログラム
４ｃ    容量特性微分計算プログラム
４ｄ    オーバーラップ容量パラメータ抽出プログラム
４ｅ    オーバーラップ容量モデル特性表示プログラム
４ｆ    ゲート酸化膜容量算出プログラム
４ｇ    フリンジ容量算出プログラム
４ｈ    オーバーラップ長算出プログラム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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