(57)【要約】【課題】ディッシングの発生を防止するとともに、抵抗素子の寄生容量を低減して高性能な回路動作を実現したＳＯＩデバイスを提供する。【解決手段】抵抗領域ＲＲにおいては、スパイラルインダクタＳＩの配設領域に対応するＳＯＩ層３の表面内にトレンチ分離絶縁膜４がＳＯＩ層３を間に挟んで複数配設され、各トレンチ分離絶縁膜４上に抵抗素子３０がそれぞれ配設されている。トレンチ分離絶縁膜４は、中央部分においてはＳＯＩ層３を貫通して埋め込み酸化膜２に達して完全分離構造となり、両端縁部においては、その下部にＳＯＩ層３を有して部分分離構造となった併合分離構造を有している。【選択図】図３  
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【特許請求の範囲】
【請求項１】
土台となる基板部、該基板部上に配設された埋め込み酸化膜、および該埋め込み酸化膜上に配設されたＳＯＩ層を有するＳＯＩ基板と、
前記ＳＯＩ基板の上方に配設されたインダクタンス素子と、
前記インダクタンス素子の下部に相当する第１の領域の前記ＳＯＩ層の主面内に、間に前記ＳＯＩ層を挟んで配設された複数の第１の素子分離絶縁膜と、
前記第１の領域の前記複数の第１の素子分離絶縁膜上にそれぞれ配設された、複数の抵抗素子と、を備え、
前記複数の第１の素子分離絶縁膜のそれぞれは、少なくとも一部分が前記ＳＯＩ層を貫通して前記埋め込み酸化膜に達する完全分離構造をなす、半導体装置。
【請求項２】
土台となる基板部、該基板部上に配設された埋め込み酸化膜、および該埋め込み酸化膜上に配設されたＳＯＩ層を有するＳＯＩ基板と、
前記ＳＯＩ基板の上方に配設されたインダクタンス素子と、
前記インダクタンス素子の下部に相当する第１の領域の前記ＳＯＩ層の主面内に、間に前記ＳＯＩ層を挟んで配設された複数の第１の素子分離絶縁膜と、
前記複数の第１の素子分離絶縁膜の間の前記ＳＯＩ層上に、それぞれ絶縁膜を介して配設された、複数の抵抗素子と、を備え、
前記複数の第１の素子分離絶縁膜のそれぞれは、少なくとも一部分が前記ＳＯＩ層を貫通して前記埋め込み酸化膜に達する完全分離構造をなす、半導体装置。
【請求項３】
前記複数の第１の素子分離絶縁膜のそれぞれは、その断面形状において、中央部分は前記完全分離構造をなし、両端部分は、その下部に前記ＳＯＩ層を有する部分分離構造をなす、併合分離構造を有する、請求項１または請求項２記載の半導体装置。
【請求項４】
前記複数の第１の素子分離絶縁膜のそれぞれは、その断面形状において、全体が前記完全分離構造を有する、請求項１または請求項２記載の半導体装置。
【請求項５】
前記第１の領域の前記ＳＯＩ層は、完全空乏化状態を可能とする濃度に不純物を含む、請求項１または請求項２記載の半導体装置。
【請求項６】
複数の半導体素子が配設される第２の領域の前記ＳＯＩ層の主面内に配設された第２の素子分離絶縁膜を備え、
前記複数の第１の素子分離絶縁膜は、前記第２の素子分離絶縁膜の厚さよりも厚い、請求項５記載の半導体装置。
【請求項７】
前記複数の第１の素子分離絶縁膜のそれぞれの平面視形状は、第１の方向に細長く延在する細長形状を有し、
前記複数の第１の素子分離絶縁膜は、前記第１の方向とは直交する第２の方向に並列して配列され、
前記第１の領域の前記ＳＯＩ層は、前記複数の第１の素子分離絶縁膜の配列間に少なくとも配設される、請求項１または請求項２記載の半導体装置。
【請求項８】
前記第１の領域の前記ＳＯＩ層は、前記複数の第１の素子分離絶縁膜の前記第１の方向の両端部外側の位置にも配設される、請求項７記載の半導体装置。
【請求項９】
前記第１の領域とは異なる第２の領域に配設されたＭＯＳトランジスタを備え、
前記ＭＯＳトランジスタは、第２の領域の前記ＳＯＩ層上に配設されたゲート絶縁膜を有し、
前記第１の領域の前記ＳＯＩ層上の前記絶縁膜の厚さは、前記ゲート絶縁膜よりも厚い、請求項２記載の半導体装置。
【請求項１０】
前記複数の抵抗素子はポリシリコンで構成される、請求項１または請求項２記載の半導体装置。
【請求項１１】
土台となる基板部、該基板部上に配設された埋め込み酸化膜、および該埋め込み酸化膜上に配設されたＳＯＩ層を有するＳＯＩ基板の上方に配設されたインダクタンス素子と、前記インダクタンス素子の下部に相当する第１の領域の前記ＳＯＩ層の主面内に、間に前記ＳＯＩ層を挟んで配設された複数の素子分離絶縁膜と、前記第１の領域の前記複数の素子分離絶縁膜上または前記複数の素子分離絶縁膜間の前記ＳＯＩ層上にそれぞれ配設された、複数の抵抗素子と、前記第１の領域とは異なる第２の領域に配設されたＭＯＳトランジスタとを備えた半導体装置の製造方法であって、
(ａ)前記第１の領域の前記ＳＯＩ層の主面内に、前記複数の素子分離絶縁膜を形成する工程と、
(ｂ)前記第２の領域の前記ＳＯＩ層内に、イオン注入により前記ＭＯＳトランジスタのしきい値電圧を設定するための不純物を導入する工程と、
(ｃ)前記工程(ｂ)の後に、前記第１および第２の領域に渡るようにポリシリコン層を形成する工程と、
(ｄ)前記第１および第２の領域の前記ポリシリコン層をそれぞれパターニングして、前記複数の抵抗素子および前記ＭＯＳトランジスタのゲート電極を形成する工程と、を備え、
前記工程(ｂ)は、前記第１の領域上をマスクで覆い、前記第１の領域への前記不純物の導入を防止する工程を含む、半導体装置の製造方法。
【請求項１２】
(ｅ)前記工程(ｄ)の後に、前記第２の領域の前記ＳＯＩ層内に、イオン注入により前記ＭＯＳトランジスタのソース・ドレイン層を形成するためのソース・ドレイン不純物を導入する工程をさらに備え、
前記工程(ｅ)は、前記第１の領域上をマスクで覆い、前記第１の領域への前記ソース・ドレイン不純物の導入を防止する工程を含む、請求項１１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、インダクタを有した半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
シリコン基板上に埋め込み酸化膜およびＳＯＩ（Silicon On Insulator）層が配設されたＳＯＩ基板に形成されるＳＯＩ構造の半導体装置（以後、ＳＯＩデバイスと呼称）は、寄生容量を低減でき、高速で安定な動作および低消費電力という特徴を有し、携帯機器などに使用されている。
【０００３】
ＳＯＩデバイスの一例としては、ＳＯＩ層の表面内に埋め込み酸化膜に達するトレンチを設け、該トレンチ内に絶縁物を埋め込むことで形成された完全トレンチ分離絶縁膜により、素子間を電気的に分離する完全トレンチ分離（ＦＴＩ）構造のＳＯＩデバイスがある。しかし、衝突電離現象によって発生するキャリア（ＮＭＯＳではホール）がチャネル形成領域に溜まり、これによりキンクが発生したり、動作耐圧が劣化したり、また、チャネル形成領域の電位が安定しないために遅延時間の周波数依存性が発生する等の基板浮遊効果により生ずる種々の問題点があった。
【０００４】
そこで考案されたのが、トレンチの底部と埋め込み酸化膜との間に所定厚さのＳＯＩ層が残るようにＳＯＩ層の表面内にトレンチを形成し、該トレンチ内に絶縁物を埋め込むことで形成されたパーシャルトレンチ分離（ＰＴＩ）構造である。
【０００５】
ＰＴＩ構造の採用により、トレンチ分離絶縁膜の下部のウエル領域を通じてキャリアの移動が可能であり、キャリアがチャネル形成領域に溜まるということを防止でき、またウエル領域を通じてチャネル形成領域の電位を固定することができるので、基板浮遊効果による種々の問題が発生しない。
【０００６】
ここで、高周波アナログ回路等では、能動素子としてのトランジスタに加え、受動素子としてのインダクタ、キャパシタ、抵抗などが用いられる。
【０００７】
例えば、特許文献１にはポリシリコン抵抗をＬＯＣＯＳ（Local Oxide of Silicon）酸化膜の上に配設する構成が開示されている。
【０００８】
ここで、ＰＴＩ構造を採用するＳＯＩデバイスにおいて、インダクタとしてスパイラルインダクタを備える場合、当該インダクタの下部に対応するＳＯＩ層の領域に完全トレンチ分離絶縁膜を配設するようにしていた。そして当該完全トレンチ分離絶縁膜上に抵抗素子を配設する構成を採っていた。
【０００９】
スパイラルインダクタは、その一辺が数１０μｍ〜数１００μｍの長さを有する方形状の外形を有するが、その下部に上述したような完全トレンチ分離絶縁膜を配設する構成を採ると、スパイラルインダクタの配設面積に相当する広い領域に渡って、完全トレンチ分離絶縁膜が存在することとなる。
【００１０】
そして、このような構造を採用する場合、完全トレンチ分離絶縁膜の形成時にＣＭＰ（Chemical Mechanical Polishing）処理を行うと、完全トレンチ分離絶縁膜が所望の研磨量よりも過剰に除去され、完全トレンチ分離酸化の厚みが中央部になるほど薄くなる、いわゆるディッシングが発生する。そして、ディッシングが発生した完全トレンチ分離絶縁膜上に抵抗素子を配設すると、完全トレンチ分離絶縁膜の端縁部近傍に配置される抵抗素子は、寸法異常や形状異常などを引き起こす問題があった。
【００１１】
また、これらを回避するため、完全トレンチ分離絶縁膜の端縁部近傍には抵抗素子を配設しないこととすると、抵抗を必要個数配設するために完全トレンチ分離絶縁膜の面積を大きくする必要が生じ、装置面積の増大が生じる。
【００１２】
また、ＣＭＰ処理で過度のディッシングが発生するような場合には、分離絶縁膜とＳＯＩ層はもとより、その下層の埋め込み酸化膜まで研磨が及ぶことがあり、さらには、埋め込み酸化膜まで研磨され、場合によってはシリコン基板にまで研磨が及ぶことも起こりうる。
【００１３】
このようなディッシングの発生を防止するには、従来は、例えば特許文献２に開示されるように、スパイラルインダクタの配設領域の下部およびその周辺に、複数のダミー素子領域を分散配置する構成が提案されていた。
【００１４】
【特許文献１】特開平９−２８９３２４号公報(第５、第６欄、図２(ｇ))
【特許文献２】特開２００２−１１０９０８号公報(第６欄、図３、４)
【発明の開示】
【発明が解決しようとする課題】
【００１５】
上記のように、大きな面積を有するトレンチ分離絶縁膜を形成する際には、ディッシングの発生を防止することが課題であるが、そのために特許文献１のようにトレンチ分離絶縁膜の形成領域に複数のダミー素子領域を分散配置すると抵抗素子を配設することができず、高周波アナログ回路等には不向きな構成となってしまう。
【００１６】
本発明は上記のような問題点を解消するためになされたもので、ディッシングの発生を防止するとともに、抵抗素子の寄生容量を低減して高性能な回路動作を実現したＳＯＩデバイスを提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明に係る請求項１記載の半導体装置は、土台となる基板部、該基板部上に配設された埋め込み酸化膜、および該埋め込み酸化膜上に配設されたＳＯＩ層を有するＳＯＩ基板と、前記ＳＯＩ基板の上方に配設されたインダクタンス素子と、前記インダクタンス素子の下部に相当する第１の領域の前記ＳＯＩ層の主面内に、間に前記ＳＯＩ層を挟んで配設された複数の第１の素子分離絶縁膜と、前記第１の領域の前記複数の第１の素子分離絶縁膜上にそれぞれ配設された、複数の抵抗素子とを備え、前記複数の第１の素子分離絶縁膜のそれぞれは、少なくとも一部分が前記ＳＯＩ層を貫通して前記埋め込み酸化膜に達する完全分離構造をなしている。
【００１８】
本発明に係る請求項２記載の半導体装置は、土台となる基板部、該基板部上に配設された埋め込み酸化膜、および該埋め込み酸化膜上に配設されたＳＯＩ層を有するＳＯＩ基板と、前記ＳＯＩ基板の上方に配設されたインダクタンス素子と、前記インダクタンス素子の下部に相当する第１の領域の前記ＳＯＩ層の主面内に、間に前記ＳＯＩ層を挟んで配設された複数の第１の素子分離絶縁膜と、前記複数の第１の素子分離絶縁膜の間の前記ＳＯＩ層上に、それぞれ絶縁膜を介して配設された、複数の抵抗素子とを備え、前記複数の第１の素子分離絶縁膜のそれぞれは、少なくとも一部分が前記ＳＯＩ層を貫通して前記埋め込み酸化膜に達する完全分離構造をなしている。
【００１９】
本発明に係る請求項１１記載の半導体装置の製造方法は、土台となる基板部、該基板部上に配設された埋め込み酸化膜、および該埋め込み酸化膜上に配設されたＳＯＩ層を有するＳＯＩ基板の上方に配設されたインダクタンス素子と、前記インダクタンス素子の下部に相当する第１の領域の前記ＳＯＩ層の主面内に、間に前記ＳＯＩ層を挟んで配設された複数の素子分離絶縁膜と、前記第１の領域の前記複数の素子分離絶縁膜上または前記複数の素子分離絶縁膜間の前記ＳＯＩ層上にそれぞれ配設された、複数の抵抗素子と、前記第１の領域とは異なる第２の領域に配設されたＭＯＳトランジスタとを備えた半導体装置の製造方法であって、以下の工程(ａ)ないし(ｅ)を備えている。すなわち、前記第１の領域の前記ＳＯＩ層の主面内に、前記複数の素子分離絶縁膜を形成する工程(ａ)と、前記第２の領域の前記ＳＯＩ層内に、イオン注入により前記ＭＯＳトランジスタのしきい値電圧を設定するための不純物を導入する工程(ｂ)と、前記工程(ｂ)の後に、前記第１および第２の領域に渡るようにポリシリコン層を形成する工程(ｃ)と、前記第１および第２の領域の前記ポリシリコン層をそれぞれパターニングして、前記複数の抵抗素子および前記ＭＯＳトランジスタのゲート電極を形成する工程(ｄ)とを備えている。そして前記工程(ｂ)は、前記第１の領域上をマスクで覆い、前記第１の領域への前記不純物の導入を防止する工程を含んでいる。
【発明の効果】
【００２０】
本発明に係る請求項１記載の半導体装置によれば、インダクタンス素子の下部に相当する第１の領域のＳＯＩ層の主面内に、間にＳＯＩ層を挟んで配設された複数の第１の素子分離絶縁膜を備えるので、単一の分離絶縁膜が広い面積に渡って存在することがないので、分離絶縁膜の形成時のＣＭＰ処理においてディッシングが発生することを防止できる。また、第１の領域の複数の第１の素子分離絶縁膜上には、それぞれ複数の抵抗素子が配設されているので、スパイラルインダクタの下方に対応する領域を有効に利用することができ、装置面積が増大することがなく、かつ高周波アナログ回路等の形成に有利な構成となる。
【００２１】
本発明に係る請求項２記載の半導体装置によれば、インダクタンス素子の下部に相当する第１の領域のＳＯＩ層の主面内に、間にＳＯＩ層を挟んで配設された複数の第１の素子分離絶縁膜を備えるので、単一の分離絶縁膜が広い面積に渡って存在することがないので、分離絶縁膜の形成時のＣＭＰ処理においてディッシングが発生することを防止できる。また、複数の第１の素子分離絶縁膜の間のＳＯＩ層上に、それぞれ絶縁膜を介して抵抗素子が配設されているので、スパイラルインダクタの下方に対応する領域を有効に利用することができ、装置面積が増大することがなく、かつ高周波アナログ回路等の形成に有利な構成となる。
【００２２】
本発明に係る請求項１１記載の半導体装置の製造方法によれば、第１の領域のＳＯＩ層内には、半導体素子の形成時に不純物が導入されることが防止されるので、第１の領域のＳＯＩ層を高抵抗に保つことができ、また、電圧条件によっては完全空乏化が可能となり、抵抗素子の寄生容量の低容量化が可能となり、高周波動作に有利な半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００２３】
＜高周波アナログ回路の一例＞
図１に高周波アナログ回路の一例として、電流作動型のバッファ回路ＢＦの構成を示す。この駆動電源ＶＣＣに並列に接続されたスパイラルインダクタＩ１およびＩ２、スパイラルインダクタＩ１およびＩ２にそれぞれ接続された抵抗Ｒ１およびＲ２、抵抗Ｒ１およびＲ２に、それぞれのドレインが接続されたＮチャネルトランジスタＴ１およびＴ２、ＮチャネルトランジスタＴ１およびＴ２のソースが共通に接続される電流源ＣＳとを備えている。
【００２４】
このような構成を有するバッファ回路ＢＦは、ＮチャネルトランジスタＴ１およびＴ２のゲートに相補的な信号ＩＮ１およびＩＮ２が与えられると、それぞれの出力ＯＵＴ１およびＯＵＴ２からは反転した相補的な信号が出力される。
【００２５】
この出力信号の立ち上がりや立ち下がりの変化率は、回路中の抵抗成分および容量成分で決定され、立ち上がりや立ち下がりを急峻なものとするには、抵抗Ｒ１およびＲ２に寄生する容量を低減することが効果的である。また、抵抗Ｒ１およびＲ２はそれぞれ複数の抵抗素子で構成されるので、それらの抵抗素子を設計通りに形成することが、回路動作を良好なものとする上で重要である。
【００２６】
＜実施の形態＞
＜Ａ．装置構成＞
本発明に係る半導体装置の実施の形態として、図２を用いてＳＯＩデバイス１００の平面構成を説明する。
【００２７】
図２において、Ｎチャネル型のＭＯＳトランジスタ１０と、Ｐチャネル型のＭＯＳトランジスタ２０とが、それぞれのゲート電極１２および２２がゲート長方向に並列するように隣り合って配設されている。
【００２８】
そして、ＭＯＳトランジスタ１０および２０の、それぞれのゲート電極１２および２２のゲート幅方向の一方の端縁部の先には電位固定のためのボディ固定領域ＢＲ１およびＢＲ２が配設されている
なお、ＭＯＳトランジスタ１０の配設領域とＭＯＳトランジスタ２０の配設領域とは電気的に絶縁されており、その様子を図２においては便宜的に破線Ｘで示している。
【００２９】
そしてＭＯＳトランジスタ１０の図に向かって左隣は抵抗素子の配設領域となっており、複数の抵抗素子３０が並列に配設されている。なお、抵抗素子３０は細長形状を有し、短手方向に並列するように配列されている。
【００３０】
次に、ＳＯＩデバイス１００の断面構成として、図２に示すＡ−Ａ線での断面構成を図３に示し、またＢ−Ｂ線での断面構成を図４に、Ｃ−Ｃ線での断面構成を図５に示す。
【００３１】
図３に示すようにＳＯＩデバイス１００は、シリコン基板１と、当該シリコン基板１上に配設された埋め込み酸化膜２と、埋め込み酸化膜２上に配設されたＳＯＩ層３とで構成されるＳＯＩ基板ＳＢ上に配設されている。
【００３２】
ＳＯＩ基板ＳＢ上は、抵抗素子３０が配設される抵抗領域ＲＲ（第１の領域）と、素子領域（第２の領域）であるＮチャネル型のＭＯＳトランジスタ１０が配設されるＮＭＯＳ領域ＮＲと、Ｐチャネル型のＭＯＳトランジスタ２０が配設されるＰＭＯＳ領域ＰＲとに区分されている。なお、図２および図３においては、ＭＯＳトランジスタ１０および２０は、それぞれ１個ずつ、抵抗素子３０は３個しか示していないが、これは便宜的なものであり、何れの構成もこの個数に限定されるものではない。また、抵抗素子３０はゲート電極１２および２２と並列に配設された例を示したがこれに限定されるものではなく、ゲート電極１２および２２の配列方向と直交する方向に配列しても良い。
【００３３】
抵抗領域ＲＲにおいては、スパイラルインダクタＳＩの配設領域に対応するＳＯＩ層３の表面内にトレンチ分離絶縁膜４がＳＯＩ層３を間に挟んで複数配設され、各トレンチ分離絶縁膜４上に抵抗素子３０がそれぞれ配設されている。なお、抵抗素子３０の側面を覆うようにサイドウォール酸化膜３３が配設されている。
【００３４】
ここでトレンチ分離絶縁膜４は、中央部分においてはＳＯＩ層３を貫通して埋め込み酸化膜２に達して完全分離構造（フルトレンチ分離構造：ＦＴＩ）となり、両端縁部においては、その下部にＳＯＩ層３を有して部分分離構造（パーシャルトレンチ分離構造：ＰＴＩ）となって、断面の輪郭形状が略Ｔ字形となった併合分離構造（ハイブリッドトレンチ分離構造：ＨＴＩ）を有している。
【００３５】
なお、併合分離構造は上述した略Ｔ字形の形状に限定されるものではなく、部分分離構造と完全分離構造とを有するものであれば断面形状に関係なく併合分離構造と言うことができる。
【００３６】
また、複数の抵抗素子３０の上部および抵抗素子間のＳＯＩ層３上を覆うようにシリサイドプロテクション膜ＳＰが配設されている。シリサイドプロテクション膜ＳＰは、シリサイド膜の形成を望まない部分に配設される膜であり、シリコン酸化膜等の絶縁膜で構成される。細長形状の抵抗素子３０においては、図４に示すように、長手方向の両端縁部上にはシリサイド膜ＳＳを配設し、中央部はシリサイドプロテクション膜ＳＰで覆っている。なお、図２でハッチングを付している部分はシリサイド膜ＳＳが形成されている部分である。
【００３７】
ＭＯＳトランジスタ１０は、ＳＯＩ層３上に選択的に配設されたゲート絶縁膜１１、ゲート絶縁膜１１上に配設されたゲート電極１２、ゲート電極１２上に配設されたシリサイド膜ＳＳおよび、それらの側面を覆うように配設されたサイドウォール絶縁膜１３を備えている。
【００３８】
また、ＭＯＳトランジスタ１０のサイドウォール絶縁膜１３の外側のＳＯＩ層３の表面内にはソース・ドレイン層１５が配設され、ソース・ドレイン層１５よりも浅い位置にはエクステンション層１４が配設されている。なお、ソース・ドレイン層１５上にはシリサイド膜ＳＳが配設されている。
【００３９】
ＭＯＳトランジスタ２０は、ＳＯＩ層３上に選択的に配設されたゲート絶縁膜２１、ゲート絶縁膜２１上に配設されたゲート電極２２、ゲート電極２２上に配設されたシリサイド膜ＳＳおよび、それらの側面を覆うように配設されたサイドウォール絶縁膜２３を備えている。
【００４０】
また、ＭＯＳトランジスタ２０のサイドウォール絶縁膜２３の外側のＳＯＩ層３の表面内にはソース・ドレイン層２５が配設され、ソース・ドレイン層２５よりも浅い位置にはエクステンション層２４が配設されている。なお、ソース・ドレイン層２５上にはシリサイド膜ＳＳが配設されている。
【００４１】
ここで、エクステンション層１４および２４は、ソース・ドレイン層よりも浅い接合となるように形成される不純物層であり、ソース・ドレイン層と同一導電型であり、ソース・ドレイン層として機能するのでソース・ドレインエクステンション層と呼称すべきであるが、便宜的にエクステンション層と呼称する。
【００４２】
なお、ＮＭＯＳ領域ＮＲとＰＭＯＳ領域ＰＲとの間は、併合分離構造を有するトレンチ分離絶縁膜４によって電気的に分離されている。
【００４３】
そして、ＳＯＩ基板ＳＢ上全域を覆うように、例えばシリコン酸化膜で構成される層間絶縁膜５が配設され、層間絶縁膜５の上方にはスパイラルインダクタＳＩが配設されている。
【００４４】
また、層間絶縁膜５を貫通して、ソース・ドレイン層１５および２５上のシリサイド膜ＳＳに接続されるように複数のコンタクト部ＣＨが設けられ、各コンタクト部ＣＨは層間絶縁膜５上の配線ＷＲに接続されている。
【００４５】
なお、各抵抗素子３０もコンタクト部ＣＨを介して絶縁膜５上の配線ＷＬに接続されている。配線ＷＬはコンタクト部ＣＰを介してスパイラルインダクタＳＩに電気的に接続される配線である。
【００４６】
なお、層間絶縁膜５上にはさらに層間絶縁膜が多層に形成されるが、図３においては簡単化のため図示は省略している。
【００４７】
また、図５に示すように、ＭＯＳトランジスタ１０が配設される領域ＮＲのボディ固定領域ＢＲ１とＭＯＳトランジスタ１０のゲート電極１２直下のＳＯＩ層３とは、部分分離構造を有するトレンチ分離絶縁膜４Ａの下部のＳＯＩ層３を介して電気的に接続される構成となっている。なお、この構造は領域ＰＲのボディ固定領域ＢＲ２とＭＯＳトランジスタ２０のゲート電極２２直下のＳＯＩ層３との間でも同じである。
【００４８】
このようにＭＯＳトランジスタ１０は、トレンチ分離絶縁膜４Ａの下部のＳＯＩ層３を通じてボディ固定領域ＢＲ１との間でキャリアの移動が可能であり、キャリアがチャネル形成領域に溜まるということを防止でき、またチャネル形成領域の電位を固定することができるので、基板浮遊効果を抑制できる。
【００４９】
また、図２に示したようにＮＭＯＳ領域ＮＲとＰＭＯＳ領域ＰＲとの間に配設されるトレンチ分離絶縁膜４は併合分離構造を有し、上記２つの領域を完全に電気的に分離することができるので、ラッチアップの発生を防止することが可能となる。
【００５０】
また、併合分離構造の形成においては、その過程で部分分離構造を形成する工程を経るので、部分分離構造は、併合分離構造の形成過程で形成することができ、効率的な製造が可能となる。このように、併合分離構造（ＨＴＩ）は非常に理想的なデバイス構造と言える。
【００５１】
＜Ｂ．製造方法＞
＜Ｂ−１．トレンチ分離絶縁膜の形成＞
まず、製造工程を順に示す図６〜図１３を用いて、トレンチ分離絶縁膜４の製造方法について説明する。なお、図６〜図１３では抵抗領域のみを例示しており、半導体素子領域は省略している。
【００５２】
図６に示す工程において、ＳＩＭＯＸ法や貼り合わせ法などにより形成した、シリコン基板１、埋め込み酸化膜２およびＳＯＩ層３で構成されるＳＯＩ基板ＳＢを準備する。通常、ＳＯＩ層３の膜厚は５０〜２００ｎｍ、埋め込み酸化膜２の膜厚は１００〜４００ｎｍである。なお、この状態でのＳＯＩ層３の不純物濃度は１×１０16／ｃｍ3未満である。
【００５３】
なお、シリコン基板１に高比抵抗（1000Ω・ｃｍ以上）の基板を採用することにより、アナログ−デジタル回路間のクロストークを抑制でき、また、スパイラルインダクタなどの受動素子の高性能化（高Ｑ値化）が可能となり、高周波アナログ回路に適した構成となる。
【００５４】
そして、ＳＯＩ層３上に、熱酸化により厚さ５〜３０ｎｍのパッド酸化膜ＰＤＸを形成した後、パッド酸化膜ＰＤＸ上に、ＣＶＤ法により６００〜８００℃の形成温度で厚さ１００〜２００ｎｍのシリコン窒化膜ＳＮを堆積する。
【００５５】
その後、シリコン窒化膜ＳＮ上にパターニングによりレジストマスクＲＭ１を形成する。レジストマスクＲＭ１は、トレンチを形成するための開口部を有している。
【００５６】
続いて、図７に示す工程においてレジストマスクＲＭ１をマスクとしてシリコン窒化膜ＳＮ、パッド酸化膜ＰＤＸおよびＳＯＩ層３をエッチングによりパターニングし、ＳＯＩ層３に部分トレンチＴＲ１を形成する。このエッチングにおいては、ＳＯＩ層３を完全にエッチングして埋め込み酸化膜２を露出させるのではなく、トレンチＴＲ１の底部に所定厚さのＳＯＩ層３が残るようにエッチング条件を調整する。
【００５７】
次に、レジストマスクＲＭ１を除去した後、図８に示す工程において、露出したＳＯＩ層３を７００〜１１００℃の温度で熱酸化して、５〜３０ｎｍの厚さのシリコン酸化膜ＯＸ１を形成する。
【００５８】
次に、図９に示す工程において、ＳＯＩ基板ＳＢ上にパターニングによりレジストマスクＲＭ２を形成する。レジストマスクＲＭ２は、トレンチＴＲ１の所定部分だけが開口部となるようなパターンを有している。より具体的には、後に形成されるは併合分離構造のトレンチ分離絶縁膜４（図３）のうち、ＳＯＩ層３を貫通して埋め込み酸化膜２に達する部分に対応する領域のみが開口部となったパターンを有している。
【００５９】
そして、図１０に示す工程においてレジストマスクＲＭ２の開口パターンに合わせてトレンチＴＲ１をエッチングし、埋め込み酸化膜２を露出させるようにエッチングしてトレンチＴＲ２を形成し、レジストマスクＲＭ２を除去する。
【００６０】
ここで、図１４にレジストマスクＲＭ２を除去した状態でのＳＯＩ基板ＳＢの上主面の平面図を示す。
【００６１】
図１４に示すようにトレンチＴＲ２の平面視形状は、細長形状を有する複数の第１の領域Ｐ１が間隔を開けて短手方向に並列に形成され、各第１の領域Ｐ１の長手方向の両端部には、全端部間に渡るように細長形状の第２の領域Ｐ２がそれぞれ形成されている。なお、第１の領域Ｐ１および第２の領域Ｐ２においてはその底部に埋め込み酸化膜２が露出していることは言うまでもない。
【００６２】
次に、図１１に示す工程において、ＳＯＩ基板全域に渡って厚さ１５０〜６００ｎｍのシリコン酸化膜ＯＸ２を形成し、シリコン酸化膜ＯＸ２によりトレンチＴＲ１およびＴＲ２を完全に埋め込む。
【００６３】
シリコン酸化膜ＯＸ２は、例えばＨＤＰ（High Density Plasma）-ＣＶＤ法によって形成される。ＨＤＰ-ＣＶＤ法は、一般的なプラズマＣＶＤよりも１桁〜２桁高い密度のプラズマを使用し、スパッタリングとデポジションを同時に行いながら酸化膜を堆積するものであり、膜質の良好なシリコン酸化膜を得ることができる。
【００６４】
なお、シリコン酸化膜ＯＸ２はトレンチＴＲ１およびＴＲ２内を越えてＳＯＩ基板ＳＢの全面を覆うように形成されるので、少なくともシリコン窒化膜ＳＮの表面が露出する程度までＣＭＰ処理によりシリコン酸化膜ＯＸ２を研磨して平坦化する。このときシリコン窒化膜ＳＮを半分程度の厚さになるまで研磨しても良い。
【００６５】
次に、図１２に示す工程において、シリコン窒化膜ＳＮおよびパッド酸化膜ＰＤＸを、ウエットエッチングまたはドライエッチングにより除去することで、併合分離構造のトレンチ分離絶縁膜４を得る。
【００６６】
トレンチ分離絶縁膜４を形成することで、その間に位置するＳＯＩ層３を電気的に独立した構成にすることが可能となる。
【００６７】
なお、図１２においてはトレンチ分離絶縁膜４の部分分離構造に対面するＳＯＩ層３の表面にはシリコン酸化膜ＯＸ１が存在するように示されているが、図２においては両者は一体化したものとして扱い、記載を省略している。
【００６８】
なお、ここまでの工程で、図２に示したＮＭＯＳ領域ＮＲとＰＭＯＳ領域ＰＲとの間を電気的に分離するトレンチ分離絶縁膜４や、図５に示した部分分離構造を有するトレンチ分離絶縁膜４Ａも同時に形成されている。
【００６９】
次に、図１３に示す工程において、ＳＯＩ基板ＳＢの全面を覆うようにポリシリコン膜を堆積し、パターニングすることでトレンチ分離絶縁膜４上に所望の形状の抵抗素子３０を形成する。なお、抵抗素子３０の形成については、以下に説明する半導体素子の製造方法で、より具体的に説明する。
【００７０】
ここで、図１５に、抵抗素子３０をパターニングした状態でのＳＯＩ基板ＳＢの上主面の平面図を示す。
【００７１】
図１５に示すように、トレンチＴＲ１の平面視形状はアルファベットのＩ字形状をなし、細長形状の胴体部が図１４に示した第１の領域Ｐ１に対応する位置に配置され、長手方向両端の面積が広くなっている部分が図１４に示した第２の領域Ｐ２に対応する位置に配置され、当該部分が電気的なコンタクト部となる。
【００７２】
なお、トレンチＴＲ２の平面視形状を図１４に示したような形状とすると、トレンチ分離絶縁膜４で完全に囲まれるＳＯＩ層３が存在することとなり、当該ＳＯＩ層３を電気的に独立した構成にすることが可能となる。
【００７３】
なお、上記ＳＯＩ層３は電気的にフローティング状態となるが、このＳＯＩ層３の電位を固定したい場合には、コンタクト部を接続させれば良い。
【００７４】
また、トレンチＴＲ２の平面視形状を図１４に示すような形状とせず、第２の領域Ｐ２を分割して、トレンチＴＲ２で完全に囲まれるＳＯＩ層３が存在しない構成としても良い。
【００７５】
＜Ｂ−２．半導体素子の形成＞
次に、製造工程を順に示す図１６〜図２５を用いて、半導体素子の製造方法について説明する。なお、図１６〜図２５では抵抗領域および半導体素子領域を例示している。
【００７６】
まず、図６〜図１２を用いて説明した工程を経て、ＳＯＩ層３の所定部分の表面内にトレンチ分離絶縁膜４や、部分分離構造を有するトレンチ分離絶縁膜（図示せず）を配設する。そして、ＳＯＩ層３上には熱酸化により厚さ５〜３０ｎｍのパッド酸化膜ＰＤＸ１を形成する。なお、パッド酸化膜ＰＤＸ１を新たに配設する代わりに、図６を用いて説明した工程で形成されたパッド酸化膜ＰＤＸを除去せずに残しておいても良い。
【００７７】
その後、図１６に示す工程においてＳＯＩ基板ＳＢ上に、ＮＭＯＳ領域ＮＲが開口部となったレジストマスクＲＭ１１をパターニングし、当該開口部からボロン（Ｂ）などのＰ型不純物をＳＯＩ層３内にイオン注入する（チャネル注入）。この注入はトランジスタのしきい値電圧を設定するための注入であり、ＳＯＩ層３の主面近傍に不純物層が形成されるように注入エネルギーが設定される。
【００７８】
次に、レジストマスクＲＭ１１を除去した後、図１７に示す工程において、ＰＭＯＳ領域ＰＲが開口部となったレジストマスクＲＭ１２をパターニングし、当該開口部からリン（Ｐ）、ヒ素（Ａｓ）などのＮ型不純物をＳＯＩ層３内にイオン注入する（チャネル注入）。
【００７９】
以上説明した何れのチャネル注入においても、抵抗領域ＲＲのＳＯＩ層３には不純物が注入されないので、抵抗領域ＲＲのＳＯＩ層３の不純物濃度が高まることが防止され、ＳＯＩ層３を高抵抗に保つことができ、また、電圧条件によっては完全空乏状態が可能となり、抵抗素子３０の寄生容量の低容量化が可能となる。
【００８０】
すなわち、トレンチ分離絶縁膜４は、中央部分においては完全分離構造となっているので、この部分の寄生容量は小さいが、両端縁部においては、その下部にＳＯＩ層３を有した部分分離構造となっている。従って、この部分では、シリコン酸化膜の厚さが薄いので容量成分が大きくなるが、ＳＯＩ層３が完全空乏状態であればシリコン酸化膜の厚さが厚くなったことと実質的に等価となり、この部分での寄生容量を低くできる。
【００８１】
次に、レジストマスクＲＭ１２を除去した後パッド酸化膜ＰＤＸ１を全て除去し、図１８に示す工程において、露出したＳＯＩ層３の表面に、ゲート絶縁膜となるシリコン酸化膜ＯＸ１１を形成する。その後、ＳＯＩ基板ＳＢの全面に例えばＣＶＤ法により、後にゲート電極１１、２１および抵抗素子３０となるポリシリコン層ＰＳ１を堆積する。このときの堆積温度は６００〜８００℃が選択される。また、４００〜６００℃の温度条件でスパッタリング法により形成しても良い。
【００８２】
その後、ポリシリコン層ＰＳ１上に、抵抗領域ＲＲが開口部となったレジストマスクＲＭ１３をパターニングし、当該開口部から不純物をポリシリコン層ＰＳ１内にイオン注入する。このときの不純物はＰ型（Ｂ）でもＮ型（Ｐ、Ａｓ）でも良く、ドーズ量は０．２×１０15〜５×１０15／ｃｍ2とする。この注入で、ポリシリコン層ＰＳ１の抵抗値を設定することができる。このように抵抗素子３０をポリシリコンで構成することで抵抗値を任意に設定することができる。
【００８３】
なお、ゲート電極として使用されるＮＭＯＳ領域ＮＲおよびＰＭＯＳ領域ＰＲのポリシリコン層ＰＳ１に不純物を注入して（ゲート注入）、ゲート電極とシリコン層との仕事関数差を小さくし、ゲートの空乏化を抑制してしきい値電圧を下げることを企図する場合には、レジストマスクＲＭ１３の代わりに、ＮＭＯＳ領域ＮＲあるいはＰＭＯＳ領域ＰＲの何れか一方と抵抗領域ＲＲとが開口部となったレジストマスクを形成し、当該開口部から不純物をイオン注入すれば良い。この場合、ＮＭＯＳ領域ＮＲのポリシリコン層ＰＳ１と同時に注入するのであればＮ型の不純物を、ＰＭＯＳ領域ＰＲのポリシリコン層ＰＳ１と同時に注入するのであればＰ型の不純物を注入する。
【００８４】
次に、レジストマスクＲＭ１３を除去した後、図１９に示す工程において、ＮＭＯＳ領域ＮＲおよびＰＭＯＳ領域ＰＲでは、それぞれシリコン酸化膜ＯＸ１１上にゲート電極１２および２２を形成するようにポリシリコン層ＰＳ１をパターニングし、抵抗領域ＲＲではトレンチ分離絶縁膜４上に抵抗素子３０を形成するようにポリシリコン層ＰＳ１をパターニングする。
【００８５】
次に、図２０に示す工程において、ＳＯＩ基板ＳＢ上に、ＮＭＯＳ領域ＮＲが開口部となったレジストマスクＲＭ１４をパターニングし、当該開口部からＮ型不純物（例えばＰやＡｓ）をＳＯＩ層３内にイオン注入してエクステンション層１４を形成する（エクステンション注入）。このとき、ゲート電極１２が注入マスクとなる。
【００８６】
次に、レジストマスクＲＭ１４を除去した後、図２１に示す工程において、ＳＯＩ基板ＳＢ上に、ＰＭＯＳ領域ＰＲが開口部となったレジストマスクＲＭ１５をパターニングし、当該開口部からＰ型不純物（例えばＢ）をＳＯＩ層３内にイオン注入してエクステンション層２４を形成する（エクステンション注入）。このとき、ゲート電極２２が注入マスクとなる。
【００８７】
以上説明した何れのエクステンション注入においても、抵抗領域ＲＲのＳＯＩ層３には不純物が注入されないので、抵抗領域ＲＲのＳＯＩ層３の不純物濃度が高まることが防止され、ＳＯＩ層３を高抵抗に保つことができ、また、電圧条件によっては完全空乏状態が可能となり、抵抗素子３０の寄生容量の低容量化が可能となる。
【００８８】
次に、レジストマスクＲＭ１５を除去した後、ゲート電極１２および２２の側面に、例えばシリコン酸化膜で、それぞれサイドウォール絶縁膜１３および２３を、抵抗素子３０の側面にサイドウォール絶縁膜３３を形成する。このとき、シリコン酸化膜ＯＸ１１の不要部分が除去され、ゲート電極１２および２２の下にゲート絶縁膜１１および２１が形成される。
【００８９】
その後、図２２に示す工程において、ＳＯＩ基板ＳＢ上に、ＮＭＯＳ領域ＮＲが開口部となったレジストマスクＲＭ１６をパターニングし、当該開口部からＮ型不純物（例えばＰやＡｓ）をＳＯＩ層３内にイオン注入してソース・ドレイン層１５を形成する（ソース・ドレイン注入）。このとき、ゲート電極１２およびサイドウォール絶縁膜１３が注入マスクとなる。
【００９０】
次に、レジストマスクＲＭ１６を除去した後、図２３に示す工程において、ＳＯＩ基板ＳＢ上に、ＰＭＯＳ領域ＰＲが開口部となったレジストマスクＲＭ１７をパターニングし、当該開口部からＰ型不純物（例えばＢ）をＳＯＩ層３内にイオン注入してソース・ドレイン層２５を形成する（ソース・ドレイン注入）。このとき、ゲート電極２２およびサイドウォール絶縁膜２３が注入マスクとなる。
【００９１】
以上説明した何れのソース・ドレイン注入においても、抵抗領域ＲＲのＳＯＩ層３には不純物が注入されないので、抵抗領域ＲＲのＳＯＩ層３の不純物濃度が高まることが防止され、ＳＯＩ層３を高抵抗に保つことができ、また、電圧条件によっては完全空乏状態が可能となり、抵抗素子３０の寄生容量の低容量化が可能となる。
【００９２】
なお、エクステンション層の先端からさらに突出するように、イオン注入によりソース・ドレイン層とは反対の導電型の不純物層（ポケット層）を形成する場合があるが、その場合も、抵抗領域ＲＲのＳＯＩ層３には不純物が注入されないようにする。
【００９３】
次に、レジストマスクＲＭ１７を除去した後、図２４に示す工程において、ＣＶＤ法により、ＳＯＩ基板ＳＢの主面全面を覆うように、厚さ１０〜１００ｎｍのシリサイドプロテクション膜ＳＰを形成する。シリサイドプロテクション膜ＳＰはシリコン酸化膜やシリコン窒化膜などの絶縁膜で構成される。
【００９４】
シリサイドプロテクション膜ＳＰはシリサイド膜の形成を望まない部分を保護するための膜であるので、シリサイド膜の形成を望む部分が開口部となったレジストマスクＲＭ１８を形成して、当該開口部に露出するシリサイドプロテクション膜ＳＰをエッチングにより除去する。
【００９５】
なお、図２４では抵抗領域ＲＲはレジストマスクＲＭ１８で覆われるように示されているが、図２および図４を用いて説明したように、抵抗素子３０の長手方向の両端部上にはシリサイド膜ＳＳを形成するので、当該部分はレジストマスクＲＭ１８で覆われていない。
【００９６】
次に、レジストマスクＲＭ１８を除去した後、図２５に示す工程において、ＳＯＩ基板ＳＢの全面に渡ってＣｏ（コバルト）などの高融点金属層をスパッタリング法で形成し、熱処理によりシリコンとのシリサイド反応を起こさせてシリサイド膜ＳＳを形成する。なお、シリサイド反応は絶縁膜との間では起きないので、サイドウォール絶縁膜１３および２３上や、シリサイドプロテクション膜ＳＰ上には未反応の高融点金属層が残り、これを除去することで、ゲート電極１２および２２の上部、ソース・ドレイン層１５および２５の上部に、それぞれシリサイド膜ＳＳを選択的に形成できる。
【００９７】
なお、高融点金属層としてはＣｏに限定されず、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）やＮｉ（ニッケル）などシリサイド反応を起こす金属であって、コンタクト部との接触抵抗を低減できる金属であれば何でも良い。
【００９８】
その後、ＳＯＩ基板ＳＢの主面全面に渡って層間絶縁膜５を形成し、層間絶縁膜５を貫通してシリサイド膜ＳＳに達するコンタクト部ＣＨを設け、コンタクト部ＣＨに配線層ＷＲやＷＬを接続する。そして、層間絶縁膜５の上方にスパイラルインダクタＳＩを形成することで、図３に示すＳＯＩデバイス１００が形成される。
【００９９】
＜Ｃ．特徴的効果＞
以上説明したＳＯＩデバイス１００においては、スパイラルインダクタＳＩの下方に対応する抵抗領域ＲＲのＳＯＩ層３の表面内に、併合分離構造のトレンチ分離絶縁膜４をＳＯＩ層３を間に挟むようにして飛び飛びに配置するようにしたので、単一のトレンチ分離絶縁膜が広い面積に渡って存在することがないので、トレンチ分離絶縁膜４の形成時のＣＭＰ処理においてディッシングが発生することを防止できる。
【０１００】
そして、抵抗領域ＲＲにはディッシングが発生しないので、スパイラルインダクタＳＩの下方に対応する領域を有効に利用して抵抗素子３０を配設することができ、装置面積が増大することがない。
【０１０１】
また、スパイラルインダクタＳＩの下方に抵抗素子３０を配設できるので、高周波アナログ回路等の形成に有利な構成となる。
【０１０２】
また、抵抗領域ＲＲのＳＯＩ層３には、半導体素子の形成時に不純物が導入されることを防止しているので、ＳＯＩ層３を高抵抗に保つことができ、また、電圧条件によっては完全空乏化が可能となり、トレンチ分離絶縁膜４上に配設される抵抗素子３０の寄生容量の低容量化が可能となり、高周波動作に有利となる。
【０１０３】
また、ＮＭＯＳ領域ＮＲとＰＭＯＳ領域ＰＲとの間は、トレンチ分離絶縁膜４で電気的に分離するが、図５を用いて説明したように、ＮＭＯＳ領域ＮＲではボディ固定領域ＢＲ１とＭＯＳトランジスタ１０のゲート電極１２直下のＳＯＩ層３とは、部分分離構造を有するトレンチ分離絶縁膜４Ａの下部のＳＯＩ層３を介して電気的に接続される構成となっているので（これはＰＭＯＳ領域ＰＲでも同様）、基板浮遊効果を抑制でき、キャリア（ＮＭＯＳトランジスタではホール）がチャネル形成領域に溜まり、これによりキンクが発生することを防止でき、アナログ回路に適した構成となっている。
【０１０４】
また、チャネル形成領域の電位が安定しないために遅延時間の周波数依存性が発生するということも防止され、回路設計においてタイミングマージンを多めに設定する必要がなくなるので、高速動作を最大限に活用できることとなり、デジタル回路に適した構成となっている。
【０１０５】
＜Ｄ．変形例１＞
以上説明した実施の形態では、抵抗領域ＲＲのＳＯＩ層３には、半導体素子の形成時に不純物が導入されることを防止して、ＳＯＩ層３を高抵抗に保つこと、あるいは電圧条件によっては完全空乏化が可能となるように構成したが、例えば、ソース・ドレイン注入に際して抵抗素子３０にも不純物を注入すると、抵抗素子３０の抵抗値を低くできる。このとき、抵抗領域ＲＲにおいては、抵抗領域ＲＲ上全域を開口部とするレジストマスクを形成するのではなく、抵抗素子３０の上部だけが開口部となったレジストマスクを形成することで、トレンチ分離絶縁膜４間のＳＯＩ層３には不純物が注入されることを防止できる。
【０１０６】
なお、このような開口部を有するレジストマスクを形成するには、レジストマスクのパターニングマージンを考慮して、抵抗領域ＲＲのトレンチ分離絶縁膜４の幅を広く設定することが望ましい。
【０１０７】
但し、装置面積の関係上、抵抗領域ＲＲのトレンチ分離絶縁膜４の幅を広げることが許容されず、抵抗素子３０の上部だけが開口部となったレジストマスクを形成できない場合もあるが、それでも抵抗素子３０の抵抗値を低くすることに主眼を置くのであれば、半導体素子の形成時に抵抗領域ＲＲのＳＯＩ層３に不純物が導入されることとなっても構わない。この場合でも、トレンチ分離絶縁膜４の中央部分においては完全分離構造となっているので、この部分の寄生容量は小さく、トレンチ分離絶縁膜４の端縁部で寄生容量が多少増加しても、その影響は少ないからである。
【０１０８】
＜Ｅ．変形例２＞
以上説明した実施の形態では、抵抗領域ＲＲにおいては併合分離構造のトレンチ分離絶縁膜４をＳＯＩ層３を間に挟むようにして飛び飛びに配置し、その上に抵抗素子３０を配設したが、トレンチ分離絶縁膜４の代わりに、完全分離構造のトレンチ分離絶縁膜を配設するようにしても良い。以下、当該構成について製造工程を順に示す図２６〜図２９を用いて説明する。
【０１０９】
図６〜図８を用いて説明した工程を経て、トレンチＴＲ１の内壁にシリコン酸化膜ＯＸ１を形成した後、図２６に示す工程において、ＮＭＯＳ領域ＮＲとの境界部のトレンチＴＲ１のＮＭＯＳ領域ＮＲ側の半分およびＮＭＯＳ領域ＮＲの所定部分をレジストマスクＲＭ２１で覆う。このとき、残りの抵抗領域ＲＲ上にはレジストを配設せず開口部とする。
【０１１０】
次に、図２７に示す工程において、シリコン窒化膜ＳＮをエッチングマスクとしてトレンチＴＲ１をエッチングし、埋め込み酸化膜２を露出させる。このエッチングにより、トレンチＴＲ１は全体的にエッチングされて、その底部に埋め込み酸化膜２が露出する完全トレンチＴＲ２１となる。なお、ＮＭＯＳ領域ＮＲとの境界部のトレンチＴＲ１においては、半分だけが完全トレンチＴＲ２１となっている。
【０１１１】
次に、レジストマスクＲＭ２１を除去した後、図２８に示す工程において、ＳＯＩ基板全域に渡って厚さ１５〜６００ｎｍのシリコン酸化膜ＯＸ２を形成し、シリコン酸化膜ＯＸ２によりトレンチＴＲ２１およびＴＲ１を完全に埋め込む。なお、この工程は図１１を用いて説明した工程と同じであるので、重複する説明は省略する。
【０１１２】
次に、図２９に示す工程において、シリコン窒化膜ＳＮおよびパッド酸化膜ＰＤＸを、ウエットエッチングまたはドライエッチングにより除去することで、完全分離構造のトレンチ分離絶縁膜４Ｂおよび、半分が部分分離構造で、半分が完全分離構造のトレンチ分離絶縁膜４Ｃを得る。その後、トレンチ分離絶縁膜４Ｂおよび４Ｃ上に所望の形状の抵抗素子３０を形成する。
【０１１３】
このような構成を採用することで、抵抗素子３０が形成されるトレンチ分離絶縁膜４Ｂは完全分離構造となり、抵抗素子３０の寄生容量の低容量化をさらに促進できる。
【０１１４】
また、抵抗領域ＲＲでは、レジストマスクのパターニングが不要になるため、パターニングマージンを見込む必要がなくなるので、トレンチＴＲ１の幅や、配設間隔を狭くすることができ、結果的に抵抗素子３０の配設間隔を狭くすることが可能となってさらなる高集積化が可能となる。
【０１１５】
＜Ｆ．変形例３＞
以上説明した実施の形態では、抵抗領域ＲＲのＳＯＩ層３には、半導体素子の形成時に不純物が導入されることを防止しているので、ＳＯＩ層３を高抵抗に保つこと、あるいは電圧条件によっては完全空乏化が可能となることを説明したが、これは分離絶縁膜にも不純物が導入されないことを意味しており、その結果、素子領域に比べて、分離絶縁膜の膜厚を厚くすることが可能となる。
【０１１６】
すなわち、分離絶縁膜に不純物を注入すると、その後に行われるシリコン酸化膜除去のためのＨＦ（フッ酸）処理でのエッチングレートが増大する。
【０１１７】
例えば、図１６を用いて説明したように、チャネル注入に際してはパッド酸化膜ＰＤＸ１を介してイオン注入を行い、注入後にはパッド酸化膜ＰＤＸ１を除去する。このとき、ＨＦ処理を使用すると、ＮＭＯＳ領域ＮＲおよびＰＭＯＳ領域ＰＲのトレンチ分離絶縁膜４にはチャネル注入の不純物が注入されているので、抵抗領域ＲＲのトレンチ分離絶縁膜４に比べてエッチングの進行が早く、厚さが薄くなる。同様の現象は、ゲート絶縁膜１１および２１の形成工程においても生じる。
【０１１８】
図３０には、Ｎチャネル型のトランジスタ１０を形成した段階でのＮＭＯＳ領域ＮＲおよび抵抗領域ＲＲの断面構成を示す。
【０１１９】
図３０に示すように、抵抗領域ＲＲのトレンチ分離絶縁膜４（第１の素子分離絶縁膜）は、ＮＭＯＳ領域ＮＲのトレンチ分離絶縁膜４１（第２の素子分離絶縁膜）よりも厚さＬだけ厚くなっている。この構成により抵抗素子３０の寄生容量の増大を防止できる。
【０１２０】
この厚さＬは、パッド酸化膜ＰＤＸ１の除去からサイドウォール酸化膜形成までの全ての工程における総エッチング量の差に相当するものである。
【０１２１】
なお、以上説明した実施の形態以外にも、例えば、３．３Ｖの入出力（I/O）トランジスタなどのように、ゲート絶縁膜の厚さ異なるデバイスが複数種類存在する場合には、素子領域ではシリコン酸化膜の除去や形成を繰り返すこと（デュアルオキサイドプロセス）があるが、その場合でも抵抗領域ＲＲについてはレジストマスクによりエッチングを受けないように保護することで、分離絶縁膜の膜厚さが減ることを抑制でき、寄生容量の増大を防止できる。
【０１２２】
＜Ｇ．変形例４＞
以上説明した実施の形態では、抵抗領域ＲＲのＳＯＩ層３の表面内に、併合分離構造のトレンチ分離絶縁膜４をＳＯＩ層３を間に挟むようにして飛び飛びに配置することで、トレンチ分離絶縁膜４の形成時のＣＭＰ処理においてディッシングが発生することを防止する構成を示したが、ＳＯＩ層３の配設はトレンチ分離絶縁膜４の間、すなわち抵抗素子３０の間に限定されるものではなく、例えば図３１に示すように、抵抗素子３０の長手方向の両端部外側の位置に配置しても良い。
【０１２３】
このような配置とすることで、ＣＭＰ処理においてトレンチ分離絶縁膜４にディッシングが生じることがさらに抑制され、トレンチ分離絶縁膜４の膜厚均一性がさらに向上する。
【０１２４】
＜Ｈ．変形例５＞
以上説明した実施の形態およびその変形例では、抵抗領域ＲＲのＳＯＩ層３の表面内に設けられた併合分離構造のトレンチ分離絶縁膜４あるいは完全分離構造のトレンチ分離絶縁膜４Ｂ上に抵抗素子３０を配設する構成を示したが、ＳＯＩ層３上に抵抗素子を配設する構成としても良い。当該構成について図３２を用いて説明する。
【０１２５】
図３２には、Ｎチャネル型のトランジスタ１０を形成した段階でのＮＭＯＳ領域ＮＲおよび抵抗領域ＲＲの断面構成を示している。
【０１２６】
図３２に示すように、抵抗領域ＲＲにおいては、トレンチ分離絶縁膜４で挟まれるＳＯＩ層３上に、絶縁膜３５を介して抵抗素子３０Ａが配設されている。そして、絶縁膜３５および抵抗素子３０Ａの側面を覆うようにサイドウォール酸化膜３３が配設されている。
【０１２７】
このような構成を採ることによっても、スパイラルインダクタＳＩの下方に抵抗素子３０を配設できる。
【０１２８】
この場合も、抵抗領域ＲＲのＳＯＩ層３には、素子領域での不純物注入に際して、不純物が注入されないように保護する。
【０１２９】
なお、絶縁膜３５は、図１６に示したパッド酸化膜ＰＤＸ１を、抵抗領域ＲＲにおいては除去せずに残し、図１９を用いて説明したシリコン酸化膜ＯＸ１１の形成に際しては、パッド酸化膜ＰＤＸ１上にシリコン酸化膜ＯＸ１１を形成することで実現できる。これにより、絶縁膜３５の厚さはパッド酸化膜ＰＤＸ１とシリコン酸化膜ＯＸ１１の厚さの合計の厚さにすることができ、その上に形成される抵抗素子３０の寄生容量を低減することができる。
【０１３０】
また、例えば、３．３Ｖの入出力（I/O）トランジスタなどのように、ゲート絶縁膜の厚さ異なるデバイスが複数種類存在する場合には、素子領域では厚さの異なるゲート絶縁膜を形成するが、その場合には、シリコン酸化膜の除去や形成を繰り返すこと（デュアルオキサイドプロセス）がある。このとき、素子領域でのシリコン酸化膜の除去に際しては抵抗領域ＲＲはレジストマスクで覆うなどして、抵抗領域ＲＲのＳＯＩ層３上においては一旦形成したシリコン酸化膜は除去しないこととする。これにより、ＳＯＩ層３上には分厚いシリコン酸化膜が形成されることになり、その上に抵抗素子３０を形成すれば抵抗素子３０の寄生容量を大幅に低減することができる。
【０１３１】
また、以上の説明においては、素子分離絶縁膜はシリコン酸化膜で構成されるものとして説明したが、シリコン窒化膜で構成しても良い。
【図面の簡単な説明】
【０１３２】
【図１】バッファ回路の構成を示す図である。
【図２】本発明に係る実施の形態の半導体装置の平面構成を説明する図である。
【図３】本発明に係る実施の形態の半導体装置の断面構成を説明する図である。
【図４】本発明に係る実施の形態の半導体装置の断面構成を説明する図である。
【図５】本発明に係る実施の形態の半導体装置の断面構成を説明する図である。
【図６】本発明に係る実施の形態の半導体装置の抵抗領域の製造方法を説明する断面図である。
【図７】本発明に係る実施の形態の半導体装置の抵抗領域の製造方法を説明する断面図である。
【図８】本発明に係る実施の形態の半導体装置の抵抗領域の製造方法を説明する断面図である。
【図９】本発明に係る実施の形態の半導体装置の抵抗領域の製造方法を説明する断面図である。
【図１０】本発明に係る実施の形態の半導体装置の抵抗領域の製造方法を説明する断面図である。
【図１１】本発明に係る実施の形態の半導体装置の抵抗領域の製造方法を説明する断面図である。
【図１２】本発明に係る実施の形態の半導体装置の抵抗領域の製造方法を説明する断面図である。
【図１３】本発明に係る実施の形態の半導体装置の抵抗領域の製造方法を説明する断面図である。
【図１４】本発明に係る実施の形態の半導体装置の抵抗領域の製造過程における平面構成を説明する図である。
【図１５】本発明に係る実施の形態の半導体装置の抵抗素子およびＳＯＩ層の配設状態を説明する平面図である。
【図１６】本発明に係る実施の形態の半導体装置の抵抗領域および素子領域の製造方法を説明する断面図である。
【図１７】本発明に係る実施の形態の半導体装置の抵抗領域および素子領域の製造方法を説明する断面図である。
【図１８】本発明に係る実施の形態の半導体装置の抵抗領域および素子領域の製造方法を説明する断面図である。
【図１９】本発明に係る実施の形態の半導体装置の抵抗領域および素子領域の製造方法を説明する断面図である。
【図２０】本発明に係る実施の形態の半導体装置の抵抗領域および素子領域の製造方法を説明する断面図である。
【図２１】本発明に係る実施の形態の半導体装置の抵抗領域および素子領域の製造方法を説明する断面図である。
【図２２】本発明に係る実施の形態の半導体装置の抵抗領域および素子領域の製造方法を説明する断面図である。
【図２３】本発明に係る実施の形態の半導体装置の抵抗領域および素子領域の製造方法を説明する断面図である。
【図２４】本発明に係る実施の形態の半導体装置の抵抗領域および素子領域の製造方法を説明する断面図である。
【図２５】本発明に係る実施の形態の半導体装置の抵抗領域および素子領域の製造方法を説明する断面図である。
【図２６】本発明に係る実施の形態の半導体装置の抵抗領域の製造方法の変形例を説明する断面図である。
【図２７】本発明に係る実施の形態の半導体装置の抵抗領域の製造方法の変形例を説明する断面図である。
【図２８】本発明に係る実施の形態の半導体装置の抵抗領域の製造方法の変形例を説明する断面図である。
【図２９】本発明に係る実施の形態の半導体装置の抵抗領域の製造方法の変形例を説明する断面図である。
【図３０】本発明に係る実施の形態の半導体装置の抵抗領域と素子領域とで異なる素子分離絶縁膜の厚さについて説明する図である。
【図３１】本発明に係る実施の形態の半導体装置の抵抗素子およびＳＯＩ層の配設状態の変形例を説明する平面図である。
【図３２】本発明に係る実施の形態の半導体装置の変形例の構成を説明する断面図である。
【符号の説明】
【０１３３】
２  埋め込み酸化膜、３  ＳＯＩ層、４  トレンチ分離絶縁膜、３０  抵抗素子、３５  絶縁膜、ＳＩ  スパイラルインダクタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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