(57)【要約】【課題】  ソース・ドレイン耐圧およびＡＣストレス耐性の向上が図られ、所望の電流特性の得られる半導体装置と、その製造方法を提供する。【解決手段】  ガラス基板１上にシリコン窒化膜２およびシリコン酸化膜３が形成されている。そのシリコン酸化膜３上に、ソース領域４５、ドレイン領域４６、所定のチャネル長を有するチャネル領域４０、ソース領域よりもそれぞれ低い不純物濃度を有するＧＯＬＤ領域４１とＬＤＤ領域４３、ドレイン領域よりもそれぞれ低い不純物濃度を有するＧＯＬＤ領域４２とＬＤＤ領域４４、ゲート絶縁膜５およびゲート電極６ａを含む薄膜トランジスタＴが形成されている。ゲート電極６ａはチャネル領域４０とＧＯＬＤ領域４１，４２と対向するようにオーバラップしている。【選択図】        図１
2005333107.tif 000002
【特許請求の範囲】
【請求項１】
半導体層、絶縁膜および電極を有して所定の基板上に形成された半導体素子を含む半導体装置であって、
前記半導体素子は、
前記半導体層に形成された第１不純物領域と、
前記第１不純物領域と距離を隔てて前記半導体層に形成された第２不純物領域と、
前記第１不純物領域と前記第２不純物領域との間に位置する前記半導体層の部分に前記第１不純物領域および前記第２不純物領域とそれぞれ距離を隔てて形成され、所定のチャネル長を有するチャネルとなるチャネル領域と、
前記第１不純物領域と前記チャネル領域との間に位置する前記半導体層の部分に前記チャネル領域と接するように形成された第３不純物領域と、
前記第２不純物領域と前記チャネル領域との間に位置する前記半導体層の部分に前記チャネル領域に接するように形成された第４不純物領域と、
前記第１不純物領域と前記第３不純物領域との間に位置する前記半導体層の部分に形成された第５不純物領域と、
前記第２不純物領域と前記第４不純物領域との間に位置する前記半導体層の部分に形成された第６不純物領域と
を有する第１素子を備え、
前記第１素子では、
前記電極は互いに対向する一方側部および他方側部を有し、
前記第３不純物領域と前記第５不純物領域との接合部および前記一方側部は略同一平面上に位置するとともに、前記第４不純物領域と前記第６不純物領域との接合部および前記他方側部は同一平面上に位置し、
前記電極は、前記チャネル領域、前記第３不純物領域および前記第４不純物領域のそれぞれの全体と対向してオーバラップするように形成され、
前記絶縁膜は前記半導体層と前記電極とにそれぞれ接するように前記半導体層と前記電極との間に形成され、
前記第３不純物領域〜前記第６不純物領域のそれぞれの不純物濃度は、前記第１不純物領域および前記第２不純物領域のそれぞれの不純物濃度よりも低く、前記チャネル領域の不純物濃度よりも高く設定され、
前記第３不純物領域および前記第４不純物領域の不純物濃度と前記第５不純物領域および前記第６不純物領域の不純物濃度とは異なるように設定された、半導体装置。
【請求項２】
前記第３不純物領域および前記第４不純物領域の不純物濃度は、前記第５不純物領域および前記第６不純物領域の不純物濃度より低く設定された、請求項１記載の半導体装置。
【請求項３】
前記第３不純物領域および前記第４不純物領域の不純物濃度は、前記第５不純物領域および前記第６不純物領域の不純物濃度より高く設定された、請求項１記載の半導体装置。
【請求項４】
前記第１素子はｎ型およびｐ型の少なくともいずれかの薄膜トランジスタである、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記第３不純物領域および前記第４不純物領域の不純物濃度は、１×１０17ａｔｏｍ/ｃｍ3以上１×１０19ａｔｏｍ/ｃｍ3以下である、請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記第５不純物領域および前記第６不純物領域の不純物濃度は、５×１０19ａｔｏｍ/ｃｍ3以下である、請求項１〜４のいずれかに記載の半導体装置。
【請求項７】
前記第３不純物領域および前記第４不純物領域のチャネル長方向の長さは、０．５μｍ以上２μｍ以下である、請求項１〜６のいずれかに記載の半導体装置。
【請求項８】
前記第５不純物領域および前記第６不純物領域のチャネル長方向の長さは、０．５μｍ以上１．５μｍ以下である、請求項１〜６のいずれかに記載の半導体装置。
【請求項９】
前記第５不純物領域のチャネル長方向の長さと前記第６不純物領域のチャネル長方向の長さとの差は０．３μｍ以下である、請求項１〜６のいずれかに記載の半導体装置。
【請求項１０】
前記第１素子は、前記電極、前記第１不純物領域〜前記第６不純物領域を複数備え、
複数の前記電極のそれぞれはチャネル長方向に間隔を隔てて配設された、請求項１〜９のいずれかに記載の半導体装置。
【請求項１１】
前記半導体素子は複数形成され、
前記半導体素子は、
前記半導体層に形成された第７不純物領域と、
前記第７不純物領域と距離を隔てて前記半導体層に形成された第８不純物領域と、
前記第７不純物領域と前記第８不純物領域との間に位置する前記半導体層の部分に前記第７不純物領域および前記第８不純物領域とそれぞれ距離を隔てて形成され、所定のチャネル長を有するチャネルとなるチャネル領域と、
前記第７不純物領域と前記チャネル領域との間に位置する前記半導体層の部分に前記チャネル領域と接するように形成された第９不純物領域と、
前記第８不純物領域と前記チャネル領域との間に位置する前記半導体層の部分に前記チャネル領域に接するように形成された第１０不純物領域と
を有する第２素子を備え、
前記第２素子では、
前記電極は互いに対向する一方側部および他方側部を有し、
前記チャネル領域と前記第９不純物領域との接合部および前記一方側部は略同一平面上に位置するとともに、前記チャネル領域と前記第１０不純物領域との接合部および前記他方側部は同一平面上に位置し、
前記電極は、前記チャネル領域の全体と対向してオーバラップするように形成され、
前記絶縁膜は前記半導体層と前記電極とにそれぞれ接するように前記半導体層と前記電極との間に形成され、
前記第９不純物領域および前記第１０不純物領域のそれぞれの不純物濃度は、前記第７不純物領域および前記第８不純物領域のそれぞれの不純物濃度よりも低く、前記チャネル領域の不純物濃度よりも高く設定された、請求項１〜１０のいずれかに記載の半導体装置。
【請求項１２】
前記第２素子はｎ型およびｐ型の少なくともいずれかの薄膜トランジスタである、請求項１１記載の半導体装置。
【請求項１３】
前記第２素子は複数の前記電極を有する、請求項１１または１２記載の半導体装置。
【請求項１４】
所定の前記基板はガラス基板および石英基板のいずれかである、請求項１〜１３のいずれかに記載の半導体装置。
【請求項１５】
前記半導体層は多結晶シリコンである、請求項１〜１４のいずれかに記載の半導体装置。
【請求項１６】
前記ゲート電極は単層である、請求項１〜１５のいずれかに記載の半導体装置。
【請求項１７】
画像を表示するための画像表示回路部を備えた画像表示装置であって、
前記画像表示回路部は、半導体装置、絶縁膜および電極を有して所定の基板上に形成された半導体素子を有し、
前記半導体素子は、
前記半導体層に形成された第１不純物領域、
前記第１不純物領域と距離を隔てて前記半導体層に形成された第２不純物領域、
前記第１不純物領域と前記第２不純物領域との間に位置する前記半導体層の部分に前記第１不純物領域および前記第２不純物領域とそれぞれ距離を隔てて形成され、所定のチャネル長を有するチャネルとなるチャネル領域、
前記第１不純物領域と前記チャネル領域との間に位置する前記半導体層の部分に前記チャネル領域と接するように形成された第３不純物領域、
前記第２不純物領域と前記チャネル領域との間に位置する前記半導体層の部分に前記チャネル領域に接するように形成された第４不純物領域、
前記第１不純物領域と前記第３不純物領域との間に位置する前記半導体層の部分に形成された第５不純物領域および
前記第２不純物領域と前記第４不純物領域との間に位置する前記半導体層の部分に形成された第６不純物領域
を有する第１素子と、
前記半導体層に形成された第７不純物領域、
前記第７不純物領域と距離を隔てて前記半導体層に形成された第８不純物領域、
前記第７不純物領域と前記第８不純物領域との間に位置する前記半導体層の部分に前記第７不純物領域および前記第８不純物領域とそれぞれ距離を隔てて形成され、所定のチャネル長を有するチャネルとなるチャネル領域、
前記第７不純物領域と前記チャネル領域との間に位置する前記半導体層の部分に前記チャネル領域と接するように形成された第９不純物領域および
前記第８不純物領域と前記チャネル領域との間に位置する前記半導体層の部分に前記チャネル領域に接するように形成された第１０不純物領域
を有する第２素子と
を備え、
前記第１素子では、
前記電極は互いに対向する一方側部および他方側部を有し、
前記第３不純物領域と前記第５不純物領域との接合部および前記一方側部は略同一平面上に位置するとともに、前記第４不純物領域と前記第６不純物領域との接合部および前記他方側部は同一平面上に位置し、
前記電極は、前記チャネル領域、前記第３不純物領域および前記第４不純物領域のそれぞれの全体と対向してオーバラップするように形成され、
前記絶縁膜は前記半導体層と前記電極とにそれぞれ接するように前記半導体層と前記電極との間に形成され、
前記第３不純物領域〜前記第６不純物領域のそれぞれの不純物濃度は、前記第１不純物領域および前記第２不純物領域のそれぞれの不純物濃度よりも低く、前記チャネル領域の不純物濃度よりも高く設定され、
前記第３不純物領域および前記第４不純物領域の不純物濃度と前記第５不純物領域および前記第６不純物領域の不純物濃度とは異なるように設定され、
前記第２素子では、
前記電極は互いに対向する一方側部および他方側部を有し、
前記チャネル領域と前記第９不純物領域との接合部および前記一方側部は略同一平面上に位置するとともに、前記チャネル領域と前記第１０不純物領域との接合部および前記他方側部は同一平面上に位置し、
前記電極は、前記チャネル領域の全体と対向してオーバラップするように形成され、
前記絶縁膜は前記半導体層と前記電極とにそれぞれ接するように前記半導体層と前記電極との間に形成され、
前記第９不純物領域および前記第１０不純物領域のそれぞれの不純物濃度は、前記第７不純物領域および前記第８不純物領域のそれぞれの不純物濃度よりも低く、前記チャネル領域の不純物濃度よりも高く設定された、画像表示回路部を備えた画像表示装置。
【請求項１８】
前記第１素子および前記第２素子は、ｐ型およびｎ型の少なくともいずれかの薄膜トランジスタである、請求項１７記載の画像表示回路部を備えた画像表示装置。
【請求項１９】
前記画像表示回路部は、
複数の画素から構成され画像を表示するための画素部と、
前記画素部を動作させるための駆動回路部と
を含み、
前記画素部および前記駆動回路部のいずれかに前記第１素子が適用された、請求項１７または１８に記載の画像表示回路部を備えた画像表示装置。
【請求項２０】
前記画素部の複数の前記画素のそれぞれに前記第１素子が適用され、
前記第１素子は複数の前記電極を有する、請求項１９記載の画像表示回路部を備えた画像表示装置。
【請求項２１】
前記駆動回路部は、
前記画素部と接続され、前記画素部の前記画素のそれぞれに画像信号の電圧を昇圧して送るための昇圧回路部を有する走査線駆動回路部と、
前記画素部と接続され、前記画素部の前記画素のそれぞれに走査信号を送るためのスッチング回路部を有するデータ線駆動回路部と
を含み、
前記スイッチング回路部および前記昇圧回路部の少なくともいずれかに前記第１素子が適用された、請求項１９記載の画像表示回路部を備えた画像表示装置。
【請求項２２】
前記駆動回路部は前記第２素子が適用された所定の回路部を含む、請求項２１記載の画像表示回路部を備えた画像表示装置。
【請求項２３】
前記画素部に前記第２素子が適用された、請求項１９記載の画像表示回路部を備えた画像表示装置。
【請求項２４】
前記第２素子は複数の前記電極を有する、請求項２３記載の画像表示回路部を備えた画像表示装置。
【請求項２５】
所定の前記基板はガラス基板および石英基板のいずれかである、請求項１７〜２４のいずれかに記載の画像表示回路部を備えた画像表示装置。
【請求項２６】
前記半導体層は多結晶シリコンである、請求項１７〜２５のいずれかに記載の画像表示回路部を備えた画像表示装置。
【請求項２７】
前記ゲート電極は単層である、請求項１７〜２６のいずれかに記載の画像表示回路部を備えた画像表示装置。
【請求項２８】
主表面を有する基板上に第１電極を形成する工程と、
前記基板上に所定の第１半導体層を形成する工程と、
前記第１電極を形成する工程と前記第１半導体層を形成する工程との間に前記基板上に絶縁膜を形成する工程と、
前記第１半導体層を横切るように第１の部分を含む第１のマスク材を前記第１半導体層上に形成する工程と、
前記第１のマスク材をマスクとして前記第１半導体層に所定導電型の不純物イオンを導入することにより、前記第１のマスク材の直下に位置する前記第１半導体層の部分をチャネル領域とし、前記第１のマスク材を挟んで一方と他方との側に位置する前記第１半導体層の部分に前記チャネル領域に接するように所定の不純物濃度を有する１対の第１不純物領域を形成する第１注入工程と、
前記チャネル領域の全体および１対の前記第１不純物領域のそれぞれの部分を覆う第１の部分を含む第２のマスク材を前記第１半導体層上に形成する工程と、
前記第２のマスク材をマスクとして、前記第１半導体層に所定導電型の不純物イオンを導入することにより、前記チャネル領域を挟んで一方の側と他方の側に位置する前記第１半導体層の部分に前記チャネル領域とはそれぞれ所定の距離を隔てて前記第１不純物領域の不純物濃度よりも高い不純物濃度を有する１対の第２不純物領域を形成する第２注入工程と、
前記チャネル領域の全体および１対の前記第１不純物領域のそれぞれ部分を覆う第１の部分を含む第３のマスク材を前記第１半導体層上に形成する工程と、
前記第３のマスク材をマスクとして、前記第１半導体層に所定導電型の不純物イオンを導入することにより、前記チャネル領域を挟んで一方の側と他方の側に位置する前記第１半導体層の部分に前記チャネル領域とはそれぞれ前記所定の距離よりも短い距離を隔てて前記第２不純物領域の不純物濃度よりも低い不純物濃度を有する１対の第３不純物領域を形成する第３注入工程と、
を備え、
前記第１電極を形成する工程および前記第１不純物領域を形成する工程では、前記チャネル領域および１対の前記第１不純物領域のそれぞれの全体と前記第１電極とがオーバラップして対向するように形成される、半導体装置の製造方法。
【請求項２９】
前記基板上に第２電極および第３電極を形成する工程と、
前記基板上に第２半導体層および第３半導体層を形成する工程と、
前記第３半導体層を横切る部分を含むように第４のマスク材を形成する工程と、
前記第４のマスク材をマスクとして前記第３半導体層に所定導電型の不純物イオンを導入することにより、前記第４のマスク材の前記部分の直下に位置する前記第１半導体層の部分をチャネル領域とし、前記第４のマスク材を挟んで一方と他方との側に位置する前記第３半導体層の部分に前記チャネル領域に接するように所定の不純物濃度を有する１対の第６不純物領域を形成する第４注入工程と
をさらに備え、
前記第１のマスク部材を形成する工程では、前記第２半導体層の全体を覆う第２の部分および前記第３半導体層の全体を覆う第３の部分を形成する工程を含み、
前記第２のマスク材を形成する工程では、前記第２半導体層を横切る第２の部分を形成する形成する工程を含み、
前記第２注入工程では、前記第２の部分の直下に位置する前記第２半導体層の部分をチャネル領域とし、前記第２の部分を挟んで一方と他方との側に位置する前記第２半導体層の部分に間隔を隔てて所定の不純物濃度を有する１対の第４不純物領域を形成する工程を含み、
前記第３のマスク部材を形成する工程では、前記第２半導体層の１対の前記第４不純物領域によって挟まれた前記第２半導体層の部分を覆う第２の部分を形成する工程を含み、
前記第３注入工程では、前記第２の部分の直下に位置する前記第２半導体層の部分をチャネル領域とし、前記第２の部分を挟んで一方と他方との側に位置する前記第２半導体層の部分に前記第４不純物領域よりも不純物濃度の低い１対の第５不純物領域を形成する工程を含む、請求項２８記載の半導体装置の製造方法。
【請求項３０】
前記第１半導体層を形成する工程と前記第２半導体層および前記第３半導体層を形成する工程とは同時に行なわれ、
前記第１半導体層、前記第２半導体層および前記第３半導体層を形成した後に、前記第１半導体層、前記第２半導体層および前記第３半導体層を覆うように前記絶縁膜を形成する工程が行なわれ、
前記第１のマスク材を形成する工程は、前記第１の部分、前記第２の部分および前記第３の部分として前記絶縁膜上にそれぞれ所定のレジストパターンを形成する工程を含み、
前記第１注入工程の後に、前記絶縁膜上に導電層を形成する工程が行なわれ、
前記導電層を形成する工程の後に、前記第１電極、前記第２電極および前記第３電極をそれぞれ形成する工程が行なわれ、
前記第１電極を形成する工程は、
前記導電層上に前記第１電極をパターニングするための第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクとして前記導電層にエッチングを施すとともに、露出する前記導電層の側部を側方からエッチングを施して前記第１のレジストパターンの寸法よりも短い寸法の前記第１電極を形成する工程と
を含み、
前記第２電極を形成する工程は、
前記導電層上に前記第２電極をパターニングするための第２のレジストパターンを形成する工程と、
前記第２のレジストパターンをマスクとして前記導電層にエッチングを施すとともに、露出する前記導電層の側部を側方からエッチングを施して前記第２のレジストパターンの寸法よりも短い寸法の前記第２電極を形成する工程と
を含み、
前記第３電極を形成する工程は、
前記導電層上に前記第３電極をパターニングするための第３のレジストパターンを形成する工程と、
前記第３のレジストパターンをマスクとしてエッチングを施すことで前記第３電極を形成する工程と
を含み、
前記第２のマスク材を形成する工程では、前記第１の部分として前記第１のレジストパターンを形成し、前記第２の部分として前記第２のレジストパターンを形成する工程を含み、
前記第３のマスク材を形成する工程では、前記第１の部分として前記第１電極を形成し、前記第２の部分として前記第２電極を形成する工程を含み、
前記第４のマスク材を形成する工程では、前記部分として前記第３電極を形成する工程を含む、請求項２９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、画像表示装置および半導体装置の製造方法に関し、特に、液晶表示デバイスや有機ＥＬ（Electro Luminescence）表示デバイスなどの表示デバイスに適用される半導体装置と、画像表示回路部を備えた画像表示装置と、そのような半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
表示デバイスには薄膜トランジスタが使用されている。そのような薄膜トランジスタの一例として、特許文献１に記載されたＧＯＬＤ（Gate Overlapped Lightly Doped Drain）構造の薄膜トランジスタについて説明する。ＧＯＬＤ構造のｎ型薄膜トランジスタは、ソース領域、ドレイン領域、チャネル領域、ＧＯＬＤ領域、ゲート絶縁膜およびゲート電極等を有してガラス基板上に形成される。
【０００３】
ＧＯＬＤ領域は、チャネル領域とドレイン領域との間の領域において、特に、ゲート電極の直下に位置する領域に形成されて、ゲート電極と平面的にオーバラップしている。そのＧＯＬＤ領域はチャネル領域における不純物濃度よりも高く、ドレイン領域における不純物濃度よりも低い不純物濃度に設定されている。
【０００４】
次に、そのＧＯＬＤ構造のたとえばｎ型薄膜トランジスタの動作について説明する。ゲートに所定の正電圧を印加するとチャネル領域にチャネルが形成されて、ソース領域とドレイン領域との間の抵抗が小さくなり、ソース領域とドレイン領域との間に電流を流すことができる状態となる。
【０００５】
一方、ゲートに負電圧を印加するとチャネル領域にチャネルは形成されないため、ソース領域とドレイン領域との間の抵抗が大きくなって、ソース領域とドレイン領域との間に実質的な電流を流すことはできなくなり、微小なリーク電流が流れるだけの状態となる。
【０００６】
このリーク電流は、チャネルに形成されたホールと、ソース領域およびドレイン領域において多数存在する電子とが接合部において再結合することによるものである。接合部の電界が高くなると再結合の確率が高くなるため、リーク電流は増加することになる。
【０００７】
表示デバイスでは、画面を書き換えるまでの１フレームの時間中、液晶に印加された電圧を保持する必要がある。このとき、その電圧保持のために使用される画素トランジスタにおいてリーク電流が多い場合には、液晶に印加された電圧が時間とともに下降して表示特性を劣化させることになる。そのため、画素トランジスタにはリーク電流が極めて低いことが要求される。
【０００８】
次に、表示デバイスに使用される薄膜トランジスタの他の例として、特許文献２に記載されたＬＤＤ（Lightly Doped Drain）構造の薄膜トランジスタについて説明する。ＬＤＤ構造のｎ型薄膜トランジスタは、ソース領域、ドレイン領域、チャネル領域、ＬＤＤ領域、ゲート絶縁膜およびゲート電極等を有してガラス基板上に形成される。
【０００９】
ＬＤＤ領域はチャネル領域とドレイン領域との間の領域に形成されている。また、ＬＤＤ領域は、チャネル領域の不純物濃度よりも高くドレイン領域の不純物濃度よりも低い不純物濃度に設定されている。
【００１０】
ＬＤＤ構造の薄膜トランジスタでは、ゲート電圧として負電圧が印加されるとチャネル領域には蓄積層が形成されることになるが、ＬＤＤ領域によってソース・ドレイン近傍の電界が緩和されて、リーク電流を抑制することができる。
【特許文献１】特開２００２−７６３５１号公報
【特許文献２】特開２００１−３４５４４８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、従来の薄膜トランジスタでは次のような問題点があった。上述したように、画素トランジスタとして使用される薄膜トランジスタにはリーク電流が極めて低いことが要求される。薄膜トランジスタの一例のＧＯＬＤ構造の薄膜トランジスタでは、ゲート電圧として負電圧が印加されるとＧＯＬＤ領域に蓄積層が形成され、ＧＯＬＤ領域よりも高い不純物濃度を有するソース領域・ドレイン領域近傍に高い電界が生じてしまう。そのため、リーク電流を抑制することができず、薄膜トランジスタにおけるＯＦＦ電流の特性に影響を与えていた。
【００１２】
また、ゲートに比べてドレインにより高い電圧を印加することによって、ドレイン側の接合部分に比較的大きな電界が生じる。この電界により加速された電子がインパクトイオン化現象を引き起こして、電子と正孔の対が生成される。この現象が繰り返されて電子と正孔の対が増大しドレイン電流が増加して、アバランシェ破壊に至ることになる。このときのドレイン電圧がソース・ドレイン耐圧となる。
【００１３】
上述したＧＯＬＤ構造の薄膜トランジスタではドレイン領域近傍の電界はチャネル領域とＧＯＬＤ領域との接合部において緩和されるため、インパクトイオン化現象をある程度抑制することができる。しかしながら、実用レベルでのＧＯＬＤ領域の長さ（ＧＯＬＤ長）では、十分なソース・ドレイン耐圧が得られていないという問題があった。
【００１４】
また、ゲートに正負のＡＣ（Alternating Current）パルスを印加すると、薄膜トランジスタの特性劣化が観察される。このようなＡＣストレスに対する信頼性は多結晶を用いた薄膜トランジスタに特有の現象である。この現象は次のように説明される。ゲートに負電圧を印加すると、ゲートとソース・ドレイン間の接合部に大きな電界が生じ、また、多結晶の粒界などに捕獲されていたキャリアが徐々に放出される。放出されたキャリアは接合部における強い電界によって加速されてインパクトイオン化現象を引き起こす。
【００１５】
インパクトイオン化によって生成した電子・正孔対は極めて高いエネルギを有するため、ゲート酸化膜・半導体間のエネルギ障壁を超えて酸化膜中に入ることがある。このような高いエネルギを持つ電子・正孔対はホットキャリアと呼ばれ、酸化膜中に入って固定電荷を形成したり、界面などに欠陥を生成して移動度を劣化させ、トランジスタの特性を劣化させることになる。
【００１６】
従来のＧＯＬＤ構造の薄膜トランジスタではドレイン領域近傍の電界はチャネル領域とＧＯＬＤ領域の接合部で緩和されるため、ホットキャリアの発生をある程度抑制することはできた。しかし、実用レベルでのＧＯＬＤ長では、ＡＣストレスに対する信頼性は低く十分なホットキャリア耐性を得ることができないという問題があった。
【００１７】
一方、他の例の薄膜トランジスタにおいても、同様の問題があった。すなわち、ドレイン領域近傍の電界はチャネル領域とＬＤＤ領域との接合部において緩和されるので、インパクトイオン化現象をある程度抑制することができる。しかしながら、実用レベルでのＬＤＤ領域の長さ（ＬＤＤ長）では十分なソース・ドレイン耐圧やＡＣストレスに対する信頼性が得られていないという問題があった。
【００１８】
また、ゲート電圧として正電圧を印加してチャネル領域にチャネルを形成すると、チャネル抵抗に対してＬＤＤ領域の抵抗が直列に接続されることになる。ＬＤＤ領域の不純物濃度はソース領域およびドレイン領域と比べると低いため、ＬＤＤ領域の抵抗値は高くなってしまい、ＯＮ電流が低くなるという問題があった。
【００１９】
このように、従来の薄膜トランジスタでは、十分なソース・ドレイン耐圧、ＡＣストレス耐性が得られておらず、また、所望のＯＦＦ電流特性またはＯＮ電流特性（電流特性）が得られていないという問題があった。
【００２０】
本発明は上記問題点を解決するためになされたものであり、一つの目的はソース・ドレイン耐圧およびＡＣストレス耐性の向上が図られ、所望の電流特性の得られる半導体装置を提供することであり、他の目的はそのような半導体装置を含む画像表示回路部を備えた画像表示装置を提供することであり、さらに他の目的はそのような半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００２１】
本発明に係る半導体装置は、半導体層、絶縁膜および電極を有して所定の基板上に形成された半導体素子を含む半導体装置であって、半導体素子は、第１不純物領域と第２不純物領域とチャネル領域と第３不純物領域と第４不純物領域と第５不純物領域と第６不純物領域とを有する第１素子を備えている。第１不純物領域は半導体層に形成されている。第２不純物領域は、第１不純物領域と距離を隔てて半導体層に形成されている。チャネル領域は、第１不純物領域と第２不純物領域との間に位置する半導体層の部分に第１不純物領域および第２不純物領域とそれぞれ距離を隔てて形成され、所定のチャネル長を有している。第３不純物領域は、第１不純物領域とチャネル領域との間に位置する半導体層の部分にチャネル領域と接するように形成されている。第４不純物領域は、第２不純物領域とチャネル領域との間に位置する半導体層の部分にチャネル領域に接するように形成されている。第５不純物領域は、第１不純物領域と第３不純物領域との間に位置する半導体層の部分に形成されている。第６不純物領域は、第２不純物領域と第４不純物領域との間に位置する半導体層の部分に形成されている。その第１素子では、電極は互いに対向する一方側部および他方側部を有している。第３不純物領域と第５不純物領域との接合部および一方側部は略同一平面上に位置するとともに、第４不純物領域と第６不純物領域との接合部および他方側部は同一平面上に位置する。電極は、チャネル領域、第３不純物領域および第４不純物領域のそれぞれの全体と対向してオーバラップするように形成されている。絶縁膜は半導体層と電極とにそれぞれ接するように半導体層と電極との間に形成されている。第３不純物領域〜第６不純物領域のそれぞれの不純物濃度は、第１不純物領域および第２不純物領域のそれぞれの不純物濃度よりも低く、チャネル領域の不純物濃度よりも高く設定されている。第３不純物領域および第４不純物領域の不純物濃度と第５不純物領域および第６不純物領域の不純物濃度とは異なるように設定されている。
【００２２】
この構造によれば、チャネル領域の不純物濃度よりも高く、第１不純物領域（ソース）および第２不純物領域（ドレイン）よりも低い不純物濃度を有する第３不純物領域および第４不純物領域（ＧＯＬＤ領域）が、チャネル領域と第１不純物領域との間に位置する領域と、チャネル領域と第２不純物領域との間に位置する領域とにおいて電極と対向するように形成され、さらに、第１不純物領域および第２不純物領域の不純物濃度よりも低く、チャネル領域よりも高い不純物濃度を有する第５不純物領域および第６不純物領域（ＬＤＤ構造）が、第１不純物領域と第３不純物領域のとの間に位置する領域と、第２不純物領域と第４不純物領域との間に位置する領域とに形成されていることで、従来のＬＤＤ構造の素子に比べて、より高いソース・ドレイン耐圧とＡＣストレス耐性を得ることができるとともに、低いＯＦＦ電流特性が得られることがわかった。
【００２３】
本発明に係る画像表示回路部を備えた画像表示装置は、画像を表示するための画像表示回路部を備えた画像表示装置である。画像表示回路部は、半導体装置、絶縁膜および電極を有して所定の基板上に形成された半導体素子を有している。その半導体素子は、第１不純物領域、第２不純物領域、チャネル領域、第３不純物領域、第４不純物領域、第５不純物領域および第６不純物領域を有する第１素子と、第７不純物領域、第８不純物領域、第９不純物領域および第１０不純物領域を有する第２素子とを備えている。その第１素子では、第１不純物領域は半導体層に形成されている。第２不純物領域は、第１不純物領域と距離を隔てて半導体層に形成されている。チャネル領域は、第１不純物領域と第２不純物領域との間に位置する半導体層の部分に第１不純物領域および第２不純物領域とそれぞれ距離を隔てて形成され、所定のチャネル長を有している。第３不純物領域は、第１不純物領域とチャネル領域との間に位置する半導体層の部分にチャネル領域と接するように形成されている。第４不純物領域は、第２不純物領域とチャネル領域との間に位置する半導体層の部分にチャネル領域に接するように形成されている。第５不純物領域は、第１不純物領域と第３不純物領域との間に位置する半導体層の部分に形成されている。第６不純物領域は、第２不純物領域と第４不純物領域との間に位置する半導体層の部分に形成されている。そして、電極は互いに対向する一方側部および他方側部を有している。第３不純物領域と第５不純物領域との接合部および一方側部は略同一平面上に位置するとともに、第４不純物領域と第６不純物領域との接合部および他方側部は同一平面上に位置する。電極は、チャネル領域、第３不純物領域および第４不純物領域のそれぞれの全体と対向してオーバラップするように形成されている。絶縁膜は半導体層と電極とにそれぞれ接するように半導体層と電極との間に形成されている。第３不純物領域〜第６不純物領域のそれぞれの不純物濃度は、第１不純物領域および第２不純物領域のそれぞれの不純物濃度よりも低く、チャネル領域の不純物濃度よりも高く設定されている。第３不純物領域および第４不純物領域の不純物濃度と第５不純物領域および第６不純物領域の不純物濃度とは異なるように設定されている。第２素子では、第７不純物領域は半導体層に形成されている。第８不純物領域は、第７不純物領域と距離を隔てて半導体層に形成されている。チャネル領域は、第７不純物領域と第８不純物領域との間に位置する半導体層の部分に第７不純物領域および第８不純物領域とそれぞれ距離を隔てて形成され、所定のチャネル長を有している。第９不純物領域は、第７不純物領域とチャネル領域との間に位置する半導体層の部分にチャネル領域と接するように形成されている。第１０不純物領域は、第８不純物領域とチャネル領域との間に位置する半導体層の部分にチャネル領域に接するように形成されている。そして、電極は互いに対向する一方側部および他方側部を有している。チャネル領域と第９不純物領域との接合部および一方側部は略同一平面上に位置するとともに、チャネル領域と第１０不純物領域との接合部および他方側部は同一平面上に位置する。電極は、チャネル領域の全体と対向してオーバラップするように形成されている。絶縁膜は半導体層と電極とにそれぞれ接するように半導体層と電極との間に形成されている。第９不純物領域および第１０不純物領域のそれぞれの不純物濃度は、第７不純物領域および第８不純物領域のそれぞれの不純物濃度よりも低く、チャネル領域の不純物濃度よりも高く設定されている。
【００２４】
この構造によれば、第１素子によってより高いソース・ドレイン耐圧とＡＣストレス耐性を得ることができるとともに、低いＯＦＦ電流特性を得ることができ、加えて、第１素子よりも占有面積の小さい第２素子を適用することによって、第１素子だけを適用する場合と比べて画像表示回路部の占有面積の増大を抑制することができる。
【００２５】
本発明に係る半導体装置の製造方法は、以下の工程を備えている。主表面を有する基板上に第１電極を形成する。基板上に所定の第１半導体層を形成する。第１電極を形成する工程と第１半導体層を形成する工程との間に基板上に絶縁膜を形成する。第１半導体層を横切るように第１の部分を含む第１のマスク材を第１半導体層上に形成する。第１のマスク材をマスクとして第１半導体層に所定導電型の不純物イオンを導入することにより、第１のマスク材の直下に位置する第１半導体層の部分をチャネル領域とし、第１のマスク材を挟んで一方と他方との側に位置する第１半導体層の部分にチャネル領域に接するように所定の不純物濃度を有する１対の第１不純物領域を形成する（第１注入工程）。チャネル領域の全体および１対の第１不純物領域のそれぞれの部分を覆う第１の部分を含む第２のマスク材を第１半導体層上に形成する。第２のマスク材をマスクとして、第１半導体層に所定導電型の不純物イオンを導入することにより、チャネル領域を挟んで一方の側と他方の側に位置する第１半導体層の部分にチャネル領域とはそれぞれ所定の距離を隔てて第１不純物領域の不純物濃度よりも高い不純物濃度を有する１対の第２不純物領域を形成する（第２注入工程）。チャネル領域の全体および１対の第１不純物領域のそれぞれ部分を覆う第１の部分を含む第３のマスク材を第１半導体層上に形成する。第３のマスク材をマスクとして、第１半導体層に所定導電型の不純物イオンを導入することにより、チャネル領域を挟んで一方の側と他方の側に位置する第１半導体層の部分にチャネル領域とはそれぞれ所定の距離よりも短い距離を隔てて第２不純物領域の不純物濃度よりも低い不純物濃度を有する１対の第３不純物領域を形成する（第３注入工程）。第１電極を形成する工程および第１不純物領域を形成する工程では、チャネル領域および１対の第１不純物領域のそれぞれの全体と第１電極とがオーバラップして対向するように形成される。
【００２６】
この製造方法によれば、ＧＯＬＤ領域となる１対の第１不純物領域は、第１のマスク材をマスクとして第１注入工程によって形成されるため、マスク材を１枚追加するだけで、ＧＯＬＤ領域を備えた半導体装置を容易に形成することができる。しかも、第１のマスク材の寸法を調整することによって、第１不純物領域のチャネル長方向の長さの変更等に容易に対応することができる。
【発明を実施するための最良の形態】
【００２７】
実施の形態１
本発明の実施の形態１に係る半導体装置について説明する。図１に示すように、ガラス基板１上にシリコン窒化膜２が形成され、そのシリコン窒化膜２上にシリコン酸化膜３が形成されている。そのシリコン酸化膜３上にアイランド状の多結晶シリコン膜が形成されている。その多結晶シリコン膜では、所定の不純物濃度を有するソース領域４５と、そのソース領域４５と距離を隔てられた所定の不純物濃度を有するドレイン領域４６が形成されている。
【００２８】
ソース領域４５とドレイン領域４６との間に位置する領域には、ソース領域４５およびドレイン領域４６とそれぞれ距離を隔てられて、所定のチャネル長を有するチャネル領域４０が形成されている。
【００２９】
ソース領域４５とチャネル領域４０との間に位置する領域には、ソース領域４５の側にＬＤＤ領域４３が形成され、チャネル領域４０の側にＧＯＬＤ領域４１が形成されている。また、ドレイン領域４６とチャネル領域４０との間に位置する領域には、ドレイン領域４６の側にＬＤＤ領域４４が形成され、チャネル領域４０の側にＧＯＬＤ領域４２が形成されている。
【００３０】
ＬＤＤ領域４３，４４およびＧＯＬＤ領域４１，４２のそれぞれの不純物濃度はチャネル領域４０の不純物濃度よりも高く、ソース領域４５およびドレイン領域４６の不純物濃度よりも低く設定されている。そして、さらに、ＬＤＤ領域４３，４４の不純物濃度はＧＯＬＤ領域４１，４２の不純物濃度よりも高く設定されている。
【００３１】
そのアイランド状の多結晶シリコン膜を覆うように、シリコン酸化膜からなるゲート絶縁膜５が形成されている。そのゲート絶縁膜５上にゲート電極６ａが形成されている。ゲート電極６ａを覆うように、たとえばシリコン酸化膜からなる層間絶縁膜７が形成されている。
【００３２】
その層間絶縁膜７にソース領域４５の表面を露出するコンタクトホール７ａと、ドレイン領域４６の表面を露出するコンタクトホール７ｂがそれぞれ形成されている。そのコンタクトホール７ａ，７ｂを充填するように、層間絶縁膜７上にソース電極８ａとドレイン電極８ｂとが形成されている。
【００３３】
ゲート電極６ａ、ソース領域４５、ドレイン領域４６、ＬＤＤ領域４３，４４、ＧＯＬＤ領域４１，４２、チャネル領域４０を含んで薄膜トランジスタＴが構成される。特に、ゲート電極６ａは、チャネル領域４０の全体を覆うように形成されるとともに、ＧＯＬＤ領域４１およびＧＯＬＤ領域４２と平面的にオーバラップするように形成されている。
【００３４】
つまり、一方のＧＯＬＤ領域４１とＬＤＤ領域４３との接合部およびゲート電極６ａの一方側部とは略同一平面Ｈ１上に位置し、他方のＧＯＬＤ領域４２とＬＤＤ領域４４との接合部およびゲート電極６ａの他方側部は同一平面Ｈ２上に位置している。
【００３５】
次に、上述した半導体装置の製造方法の一例について説明する。図２に示すように、まず、基板として、コーニング社製１７３７のガラス基板１の主表面上に、たとえばプラズマＣＶＤ（Chemical Vapor Deposition）法により膜厚約１００ｎｍのシリコン窒化膜２が形成される。そのシリコン窒化膜２上に、膜厚約１００ｎｍのシリコン酸化膜３が形成される。次に、そのシリコン酸化膜３上に膜厚約５０ｎｍの非晶質シリコン膜が形成される。
【００３６】
なお、シリコン窒化膜２はガラス基板１に含まれる不純物が上方に拡散するのを阻止するために形成される。この不純物の拡散を阻止するための膜としてはシリコン窒化膜の他に、ＳｉＯＮ、ＳｉＣ、ＡｌＮ、Ａｌ2Ｏ3などの材料を適用してもよい。また、非晶質シリコン膜の下地膜としてシリコン窒化膜２とシリコン酸化膜３との２層構造としたが、２層構造に限られるものではなく、これらの膜を省いたり、あるいはさらに膜を積層してもよい。
【００３７】
次に、非晶質シリコン膜を所定の真空中にて熱処理を施すことにより、非晶質シリコン膜中に存在する不要な水素が除去される。次に、非晶質シリコン膜に、たとえばＸｅＣｌレーザによるレーザ光を照射することにより、図２に示すように、非晶質シリコン膜が多結晶化されて多結晶シリコン膜４とされる。多結晶シリコン膜４の粒径は約０．５μｍ程度である。
【００３８】
なお、ＸｅＣｌレーザの他に、たとえばＹＡＧレーザ、ＣＷレーザを用いてもよい。また、熱アニールにより非晶質シリコン膜の多結晶化を行なってもよい。特に、熱アニールを施す場合には、ニッケルなどの触媒を用いることで、より粒径の大きい多結晶シリコンが得られる。その多結晶シリコン膜４上にレジストパターン６１が形成される。
【００３９】
次に、図３に示すように、そのレジストパターン６１をマスクとして多結晶シリコン膜４に異方性エッチングを施すことにより、アイランド状の多結晶シリコン膜４ａが形成される。その後、アッシングと薬液処理を施すことで、レジストパターンが６１が除去される。
【００４０】
次に、図４に示すように、多結晶シリコン膜４ａを覆うように、たとえばプラズマＣＶＤ法により膜厚約１００ｎｍのシリコン酸化膜からなるゲート絶縁膜５が形成される。なお、この場合、シリコン酸化膜の原料として液体原料のＴＥＯＳ（Tetra Ethyl Ortho Silicate）が用いられる。
【００４１】
次に、薄膜トランジスタのしきい値を制御するために、たとえばドーズ量１×１０12ａｔｏｍ／ｃｍ2、加速エネルギ６０ＫｅＶにて多結晶シリコン膜４ａにボロンが注入される。なお、この注入工程は必要に応じて行なえばよく省いてもよい。
【００４２】
次に、図５に示すように、所定の写真製版処理を施すことによりレジストパターン６２が形成される。次に、レジストパターン６２をマスクとして、たとえばドーズ量５×１０12ａｔｏｍ／ｃｍ2、加速エネルギ８０ＫｅＶにて多結晶シリコン膜４ａにリンを注入することにより不純物領域４ａｂ，４ａｃが形成される。
【００４３】
この注入量がＧＯＬＤ領域における注入量（不純物濃度）になる。不純物領域４ａｂと不純物領域４ａｃとの間にはチャネルとなる不純物領域４ａａが形成される。その後、アッシングと薬液処理を施すことで、レジストパターン６２が除去される。
【００４４】
次に、図６に示すように、スパッタ法によりゲート絶縁膜５の全面に膜厚約４００ｎｍのクロム膜６が形成される。次に、所定の写真製版を行なうことによりレジストパターン６３が形成される。
【００４５】
レジストパターン６３をマスクとしてクロム膜６にウエットエッチングを施すことにより、図７に示すように、ゲート電極６ａが形成される。ゲート電極６ａは、チャネルとなる不純物領域４ａａを挟んで位置する不純物領域４ａｂと不純物領域４ａｃとに平面的にオーバラップするように形成されている。不純物領域４ａｂ，４ａｃにおいてゲート電極６ａと平面的にオーバラップする領域がＧＯＬＤ領域となる。
【００４６】
なお、ウェットエッチングを施す際に露出するクロム膜６の側面にサイドエッチングが施されることになるが、そのエッチングされる量はオーバーエッチングを施す時間によって制御することができる。
【００４７】
次に、レジストパターン６３をマスクとして、たとえばドーズ量１×１０14ａｔｏｍ／ｃｍ2、加速エネルギ８０ＫｅＶにて不純物領域４ａｂ，４ａｃにリンを注入することによりソース領域およびドレイン領域となる不純物領域４ａｄ，４ａｅが形成される。その後、アッシングと薬液処理を施すことで、レジストパターンが６３が除去される。
【００４８】
次に、図８に示すように、ゲート電極６ａをマスクとして、たとえばドーズ量１×１０13ａｔｏｍ／ｃｍ2、加速エネルギ８０ＫｅＶにてリンを注入することにより残された不純物領域４ａｂ，４ａｃにＬＤＤ領域となる不純物領域４ａｆ，４ａｇがそれぞれ形成される。ＬＤＤ領域となる不純物領域４ａｆ，４ａｇの不純物濃度は、当該リンの注入量と、ＧＯＬＤ領域を形成するためのリンの注入量とによって決まることになる。
【００４９】
このようして、不純物領域４ａｆ，４ａｇが形成されることでＧＯＬＤ領域となる不純物領域４ａｂ，４ａｃの不純物濃度は、ＬＤＤ領域となる不純物領域４ａｆ，４ａｇの不純物濃度よりも低くなる。
【００５０】
次に、図９に示すように、ゲート電極６ａを覆うように、たとえばプラズマＣＶＤ法により膜厚約４００ｎｍのシリコン酸化膜からなる層間絶縁膜７が形成される。次に、その層間絶縁膜７上に所定の写真製版処理を施すことにより、コンタクトホールを形成するためのレジストパターン（図示せず）が形成される。そのレジストパターンをマスクとして、層間絶縁膜７およびゲート絶縁膜５に異方性エッチングを施すことにより、不純物領域４ａｄの表面を露出するコンタクトホール７ａと、不純物領域４ａｅの表面を露出するコンタクトホール７ｂが形成される。
【００５１】
次に、コンタクトホール７ａ，７ｂを充填するように、層間絶縁膜７上にクロム膜とアルミニウム膜との積層膜（図示せず）が形成される。その積層膜上に所定の写真製版処理を施すことにより、電極を形成するためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとしてウエットエッチングを施すことにより、ソース電極８ａとドレイン電極８ｂが形成される。
【００５２】
以上のようにして薄膜トランジスタＴを備えた半導体装置の主要部分が形成される。この薄膜トランジスタＴでは、不純物領域４ａｄがソース領域４５となり、不純物領域４ａｅがドレイン領域４６となり、不純物領域４ａｆ，４ａｇがＬＤＤ領域４３，４４となり、不純物領域４ａｂ，４ａｃがＧＯＬＤ領域４１，４２となり、不純物領域４ａａがチャネル領域４０となる。
【００５３】
そのＬＤＤ領域４３，４４はそれぞれチャネル長方向に所定の長さＬ１，Ｌ２を有し、ＧＯＬＤ領域４１，４２はそれぞれチャネル長方向に所定の長さＧ１，Ｇ２を有している。ＬＤＤ領域４３，４４のＬＤＤ長Ｌ１とＬ２はほぼ同じ長さとされ、ＧＯＬＤ領域４１，４２のＧＯＬＤ領域長Ｇ１とＧ２はほぼ同じ長さとされる。
【００５４】
次に、上述した薄膜トランジスタＴについて、ソース・ドレイン耐圧を測定した結果について説明する。測定には、ゲート幅を１０μｍ、実効ゲート長を５μｍ、ＧＯＬＤ領域４１，４２のチャネル長方向の長さを１μｍ、ＬＤＤ領域４３，４４のチャネル長方向の長さを０．５μｍ、ゲート電極６ａのチャネル長方向の長さを７μｍとした薄膜トランジスタを用いた。
【００５５】
一方、比較のために、従来のＬＤＤ構造の薄膜トランジスタおよびＧＯＬＤ構造の薄膜トランジスタとして、ゲート幅を１０μｍ、ゲート長を５μｍ、ＬＤＤ領域のチャネル長方向の長さを０．５μｍとしたＬＤＤ構造の薄膜トランジスタと、ゲート幅を１０μｍ、ゲート長を５μｍ、ＧＯＬＤ領域のチャネル長方向の長さを１μｍ、ゲート電極のチャネル長方向の長さを７μｍとしたＧＯＬＤ構造の薄膜トランジスタを用いた。
【００５６】
図１０に、ソース・ドレイン耐圧の測定結果を示す。測定に際してゲート電圧は０Ｖに設定され、ソースは接地されている。そして、ドレイン電流が０．１μＡとなるときのドレイン電圧をソース・ドレイン耐圧と定義した。図１０に示すように、実施の形態１に係るＧＯＬＤ構造の薄膜トランジスタのソース・ドレイン耐圧は、従来のＧＯＬＤ構造の薄膜トランジスタとＬＤＤ構造の薄膜トランジスタと比べてより高いソース・ドレイン耐圧を達成できることが確認された。
【００５７】
次に、ＯＮ電流を測定した結果について説明する。測定に際して、ソースを接地して、ゲートに８Ｖを、ドレインに５Ｖをそれぞれ印加した。そして、このとき測定されるドレイン電流をＯＮ電流とした。そのＯＮ電流の測定結果を図１１に示す。図１１に示すように、実施の形態１に係るＧＯＬＤ構造の薄膜トランジスタでは、ＬＤＤ領域として同じ長さを有する従来のＬＤＤ構造の薄膜トランジスタのＯＮ電流とほぼ同じＯＮ電流が得られることが確認された。
【００５８】
次に、ＯＦＦ電流を測定した結果について説明する。測定に際して、ソースを接地して、ドレインに５Ｖ、ゲートに−５Ｖをそれぞれ印加した。そして、このとき測定されるドレイン電流をＯＦＦ電流とした。そのＯＦＦ電流の測定結果を図１２に示す。図１２に示すように、実施の形態１に係るＧＯＬＤ構造の薄膜トランジスタでは、従来のＧＯＬＤ構造の薄膜トランジスタのＯＦＦ電流よりも低いＯＦＦ電流が得られることが確認された。
【００５９】
次に、ＡＣストレス寿命について評価した結果について説明する。ＡＣストレス条件として、ゲート電圧±１５Ｖ、ソース電圧０Ｖ、ドレイン電圧０Ｖとし、ＯＮ電流が８０％になるまでのストレス時間をＡＣストレス寿命とした。そのＡＣストレス寿命の結果を図１３に示す。
【００６０】
ここでは、各ＡＣストレス寿命は、実施の形態１に係る薄膜トランジスタのＡＣストレス寿命を１とした相対値（比率）で示されている。図１３に示すように、実施の形態１に係る薄膜トランジスタのＡＣストレス寿命は、従来のＧＯＬＤ構造の薄膜トランジスタおよびＬＤＤ構造の薄膜トランジスタと比べて大幅にＡＣストレス寿命が延びていることが確認され、ＡＣストレスに対する信頼性を向上できることが判明した。
【００６１】
次に、上述した製造方法によって形成される薄膜トランジスタのＧＯＬＤ領域とＬＤＤ領域の不純物注入量（不純物濃度）の評価について説明する。まず、評価用試料を薄膜トランジスタを形成する場合と同様に作製した。すなわち、ガラス基板上に膜厚約１００ｎｍのシリコン窒化膜、膜厚約１００ｎｍのシリコン酸化膜および膜厚約５０ｎｍの非晶質シリコン膜を順次形成し、その非晶質シリコン膜に所定のレーザアニール処理を施した。
【００６２】
その後、膜厚約１００ｎｍのシリコン酸化膜を形成してＧＯＬＤ領域を形成するためのリンのイオン注入とＬＤＤ領域を形成するためのリンのイオン注入とを行ない、注入された不純物の量をＳＩＭＳ（Secondary Ion Mass Spectrometer）により測定した。その結果、ＧＯＬＤ領域に対応する不純物の量は５×１０17ａｔｏｍ／ｃｍ3であり、ＬＤＤ領域に対応する不純物の量は１．５×１０18ａｔｏｍ／ｃｍ3であることがわかった。
【００６３】
そのＧＯＬＤ領域は、ゲート絶縁膜５上に形成されるレジストパターン６２をマスクとして注入される不純物イオンによって形成されることになる。これに対して、従来、ゲート電極を２層構造とし、上層部分をマスクとしてテーパ状の下層部分を介して不純物イオンを注入することによりＧＯＬＤ領域を形成する方法がある。
【００６４】
ところが、この方法では、ゲート電極の上層部分を形成するためのエッチングを施す際に、下層部分にもエッチングが施されてしまい、下層部分の層厚が不均一になってしまう。そのため、下層部分を介して不純物イオンを注入する際に注入量のばらつきが大きくなることがあった。また、ゲート電極を構成する金属材料を介して不純物イオンを注入するため、注入エネルギをより高くする必要があり、これが不純物イオンの注入量のばらつきをさらに大きくする要因となっていた。
【００６５】
一方、上述した方法では、ゲート絶縁膜を形成した直後にＧＯＬＤ領域を形成するための不純物イオンの注入が行なわれることで、不純物イオンの注入量に影響を与えるのはゲート絶縁膜の膜厚のばらつきのみとなる。その結果、不純物イオンの注入量のばらつきを従来の場合よりも抑えることができる。
【００６６】
また、従来の方法では、ＧＯＬＤ領域のチャネル長方向の長さ（ＧＯＬＤ長）は、上層電極をエッチングによって形成する際のテーパ角度によって制御される。ところが、この方法では、テーパ角度が小さい場合に、テーパ角度やエッチングレートのばらつきによってＧＯＬＤ長が大きく変動するため、ＧＯＬＤ長の寸法制御が難しいという問題があった。また、テーパ角度を小さくするとＧＯＬＤ長が制約されるという問題があった。
【００６７】
さらに、ゲート電極をテーパ状に形成するためには、ドライエッチング装置内において被エッチング部分に対しエッチング反応と生成物の堆積反応をバランスよく進行させる必要があり、エッチングプロセスの制御が極めて難しいという問題があった。
【００６８】
一方、上述した方法では、レジストパターンをマスクとしてＧＯＬＤ領域を形成するための不純物イオンの注入が行なわれることで、ＧＯＬＤ長を自由に設定することができて、ＧＯＬＤ長の寸法制御性が高くなるという利点を有する。
【００６９】
このように、上述した薄膜トランジスタの製造方法では、ゲート絶縁膜を形成した後にレジストパターンをマスクとしてＧＯＬＤ領域を形成するための不純物イオンの注入が行なわれることで、注入量の制御性が良好であり、また、ＧＯＬＤ長の制御性が高く、ＧＯＬＤ長のプロセスに対する自由度を向上することができる。
【００７０】
また、上述した薄膜トランジスタでは、ゲート電極を単層構造とすることで、従来の場合と比べてゲート電極を形成するためのエッチングを含めたエッチングプロセスの回数を減らすことができる。これを図１４に示す。図１４に示すように、本実施の形態に係る薄膜トランジスタでは、薄膜トランジスタの完成までに４回のエッチングが必要とされるのに対して、従来の方法では６回のエッチングが必要とされる。
【００７１】
エッチングプロセスではパーティクル（異物）が発生しやすく、これが歩留まり低下の要因となるため、エッチングプロセスの回数を減らすことで、歩留まりの向上を図るとともにコストの削減も図ることができる。
【００７２】
実施の形態２
ここでは、ＧＯＬＤ領域の不純物濃度がＬＤＤ領域の不純物濃度よりも高い場合を例に挙げる。まず、その製造方法について説明する。図１５に示すゲート絶縁膜５を形成し、薄膜トランジスタのしきい値を制御するための所定の不純物を注入する工程までは、前述した図４に示す工程までと同様である。
【００７３】
次に、図１６に示すように、所定の写真製版処理を施すことによりゲート絶縁膜５上にレジストパターン６４が形成される。そのレジストパターン６４をマスクとして、たとえばドーズ量１×１０13ａｔｏｍ／ｃｍ2、加速エネルギ８０ＫｅＶにてリンを注入することによりＧＯＬＤ領域となる不純物領域４ａｂ，４ａｃが形成される。この注入量がＧＯＬＤ領域における注入量になる。その後、アッシングと薬液処理を施すことで、レジストパターンが６４が除去される。
【００７４】
次に、図１７に示すように、スパッタ法によりゲート絶縁膜５の全面に膜厚約４００ｎｍのクロム膜６が形成される。そのクロム膜６上に、所定の写真製版処理を施すことによりレジストパターン６３が形成される。レジストパターン６３は不純物領域４ａｂ，４ａｃとオーバラップするように形成される。この不純物領域４ａｂ，４ａｃにおいてレジストパターン６３とオーバラップしている部分がＧＯＬＤ領域となる。
【００７５】
次に、図１８に示すように、そのレジストパターン６３をマスクとしてクロム膜６にウエットエッチングを施すことにより、ゲート電極６ａが形成される。ウエットエッチングを施す際には、露出したクロム膜６の側面にサイドエッチングが施されることになるが、そのエッチングされる量は、オーバエッチングを施す時間によって制御される。
【００７６】
次に、レジストパターン６３をマスクとして、たとえばドーズ量１×１０14ａｔｏｍ／ｃｍ2、加速エネルギ８０ＫｅＶにてリンを注入することによりソース領域およびドレイン領域となる不純物領域４ａｄ，４ａｅが形成される。その後、アッシングと薬液処理を施すことで、レジストパターンが６３が除去される。
【００７７】
次に、図１９に示すように、ゲート電極６ａをマスクとして、たとえばドーズ量５×１０12ａｔｏｍ／ｃｍ2、加速エネルギ８０ＫｅＶにてリンを注入することによりＬＤＤ領域となる不純物領域４ａｆ，４ａｇが形成される。この注入量がＬＤＤ領域における注入量になる。この場合、ＧＯＬＤ領域の不純物濃度は、ＬＤＤ領域の不純物濃度よりも高くソース領域およびドレイン領域の不純物濃度よりも低くなるように設定される。
【００７８】
その後、前述した図９に示す工程と同様の工程を経て、図２０に示すように、ｎチャネル型のＧＯＬＤ構造の薄膜トランジスタが形成される。
【００７９】
次に、上述した薄膜トランジスタについて、ソース・ドレイン耐圧を測定した結果について説明する。測定には、ゲート幅を１０μｍ、ゲート長を５μｍ、ＧＯＬＤ領域４１，４２のチャネル長方向の長さを１μｍ、ＬＤＤ領域４３，４４のチャネル長方向の長さを０．５μｍ、ゲート電極６ａのチャネル長方向の長さを７μｍとした薄膜トランジスタを用いた。
【００８０】
一方、比較のために、従来のＬＤＤ構造の薄膜トランジスタおよびＧＯＬＤ構造の薄膜トランジスタとして、ゲート幅を１０μｍ、ゲート長を５μｍ、ＬＤＤ領域のチャネル長方向の長さを０．５μｍとしたＬＤＤ構造の薄膜トランジスタと、ゲート幅を１０μｍ、ゲート長を５μｍ、ＧＯＬＤ領域のチャネル長方向の長さを１μｍ、ゲート電極のチャネル長方向の長さを７μｍとしたＧＯＬＤ構造の薄膜トランジスタを用いた。
【００８１】
図２１に、ソース・ドレイン耐圧の測定結果を示す。なお、測定条件等は前述した条件と同様である。図２１に示すように、実施の形態２に係るＧＯＬＤ構造の薄膜トランジスタのソース・ドレイン耐圧は、従来のＧＯＬＤ構造の薄膜トランジスタとＬＤＤ構造の薄膜トランジスタよりも高いソース・ドレイン耐圧を達成できることが確認された。
【００８２】
次に、ＯＮ電流を測定した結果について説明する。なお、測定条件は前述した条件と同様である。ＯＮ電流の測定結果を図２２に示す。図２２に示すように、実施の形態２に係るＧＯＬＤ構造の薄膜トランジスタでは、ＬＤＤ領域として同じ長さを有する従来のＬＤＤ構造の薄膜トランジスタのＯＮ電流とほぼ同じＯＮ電流が得られることが確認された。
【００８３】
次に、ＯＦＦ電流を測定した結果について説明する。なお、測定条件は前述した条件と同様である。ＯＦＦ電流の測定結果を図２３に示す。図２３に示すように、実施の形態２に係るＧＯＬＤ構造の薄膜トランジスタでは、従来のＧＯＬＤ構造の薄膜トランジスタのＯＦＦ電流および実施の形態１において説明した薄膜トランジスタのＯＦＦ電流のいずれよりも低いＯＦＦ電流が得られることが確認された。
【００８４】
次に、ＡＣストレス寿命について評価した結果について説明する。なお、測定条件は前述した条件と同様である。ＡＣストレス寿命の結果を図２４に示す。図２４に示すように、実施の形態２に係る薄膜トランジスタのＡＣストレス寿命は、従来のＧＯＬＤ構造の薄膜トランジスタおよびＬＤＤ構造の薄膜トランジスタと比べて大幅にＡＣストレス寿命が延びていることが確認され、ＡＣストレスに対する信頼性を向上できることが判明した。
【００８５】
なお、上述した製造方法によって形成される薄膜トランジスタのＧＯＬＤ領域とＬＤＤ領域の不純物注入量（不純物濃度）について、前述した方法と同様の方法によって測定したところ、ＧＯＬＤ領域に対応する不純物の量は１×１０18ａｔｏｍ／ｃｍ3であり、ＬＤＤ領域に対応する不純物の量は５×１０17ａｔｏｍ／ｃｍ3であることが確認された。
【００８６】
実施の形態３
ここでは、実施の形態２において説明した薄膜トランジスタの製造方法の他の例について説明する。図２５に示すゲート絶縁膜５を形成し、薄膜トランジスタのしきい値を制御するための所定の不純物を注入する工程までは、前述した図４に示す工程までと同様である。
【００８７】
次に、図２６に示すように、所定の写真製版処理を施すことによりゲート絶縁膜５上にレジストパターン６２が形成される。そのレジストパターン６２をマスクとして、たとえばドーズ量１×１０13ａｔｏｍ／ｃｍ2、加速エネルギ８０ＫｅＶにてリンを注入することによりＧＯＬＤ領域となる不純物領域４ａｂ，４ａｃが形成される。この注入量がＧＯＬＤ領域における注入量になる。その後、アッシングと薬液処理を施すことで、レジストパターンが６２が除去される。
【００８８】
その後、前述した図６および図７に示す工程と同様の工程を経て、レジストパターン６３とゲート電極６３ａが形成される。次に、図２７に示すように、レジストパターン６３をマスクとして、たとえばドーズ量１×１０14ａｔｏｍ／ｃｍ2、加速エネルギ８０ＫｅＶにてリンを注入することによりソース領域およびドレイン領域となる不純物領域４ａｄ，４ａｅが形成される。その後、アッシングと薬液処理を施すことで、レジストパターンが６３が除去される。
【００８９】
次に、図２８に示すように、ゲート電極６ａをマスクとして、たとえばドーズ量４×１０12ａｔｏｍ／ｃｍ2、加速エネルギ６０ＫｅＶにてボロンを注入することによりＬＤＤ領域となる不純物領域４ａｆ，４ａｇが形成される。
【００９０】
このとき、リンが注入されたｎ型の不純物領域４ａｂ，４ａｃにおいてｐ型のボロンが注入された部分では、ｐ型不純物（ボロン）の注入によってキャリア濃度が下がることになり、実効的な不純物濃度が下がることになる。これにより、ＬＤＤ領域となる不純物領域４ａｆ，４ａｇの不純物濃度はＧＯＬＤ領域となる不純物領域４ａｂ，４ａｃの不純物濃度よりも低くなる。
【００９１】
つまり、ＬＤＤ領域の実効的な不純物濃度はＬＤＤ領域を形成するためのイオン注入量とＧＯＬＤ領域を形成するためのイオン注入量との差によって決定されることになる。これにより、ＧＯＬＤ領域の不純物濃度は、ＬＤＤ領域の不純物濃度よりも高くソース領域およびドレイン領域の不純物濃度よりも低くなる。
【００９２】
その後、前述した図９に示す工程と同様の工程を経て、図２９に示すように、ｎチャネル型のＧＯＬＤ構造の薄膜トランジスタが形成される。上述した方法によって製造された薄膜トランジスタにおいても、実施の形態２において説明した薄膜トランジスタと同じ特性を得ることができることがわかった。
【００９３】
上述したＧＯＬＤ領域の不純物濃度がＬＤＤ領域の不純物濃度よりも高く設定された半導体装置では、ドレイン近傍の電界はチャネル領域とＧＯＬＤ領域との接合部と、ＧＯＬＤ領域よりも不純物濃度が低いＬＤＤ領域とによって緩和されて、十分なソース・ドレイン耐圧とＡＣストレス耐性を得ることができる。ストレスを印加した際の劣化率はストレス時間に依存し、ストレス時間が長くなるとともに劣化率も大きくなるが、ある劣化率の値において劣化の進行が飽和する。発明者らはＧＯＬＤ領域の不純物濃度をより高くすることで、劣化が少ない劣化率において劣化が飽和することを見出した。これにより、トランジスタの特性を長期にわたって安定させることができる。また、ＧＯＬＤ領域はゲート電極とオーバーラップしており、チャネル形成時にはＧＯＬＤ領域にもチャネルが形成されるため、ＧＯＬＤ領域がＯＮ電流に悪影響を及ぼすこともない。さらに、チャネルがオフの時には、ＬＤＤ領域によりソース・ドレイン近傍の電界が緩和されて、ＯＦＦ電流を小さくすることができる。
【００９４】
なお、劣化率と飽和劣化率はそれぞれ次のように説明（定義）される。まず、薄膜トランジスタにＡＣストレスを印加することによって、ＯＮ電流は減少することになる。劣化率とは、このＯＮ電流の減少率をいい、ＯＮ電流減少量（劣化量）をΔＩ、電流の初期値をＩ0、ＡＣストレス印加後のＯＮ電流をＩとすると、劣化率（ΔＩ／Ｉ0）は、ΔＩ／Ｉ0＝（Ｉ0−Ｉ）／Ｉ0で求められる。ＡＣストレスを薄膜トランジスタに印加する時間が長くなると、劣化の進行（ＯＮ電流の減少）は飽和する。飽和劣化率とは、この劣化率が飽和するときの劣化率として定義される。この明細書では、劣化率は、あるストレス時間におけるＯＮ電流の劣化率という意味で使用される。また、飽和劣化率は、上記のように、ストレス時間に対してＯＮ電流が飽和するときの劣化率であり、この値は半導体装置に固有の値となる。後述する各評価結果では、この飽和劣化率のＧＯＬＤ領域の不純物濃度依存性、あるいはＧＯＬＤ長依存性が示されている。
【００９５】
以下、半導体装置においてＧＯＬＤ領域の不純物濃度がＬＤＤ領域の不純物濃度よりも高い場合における、ＧＯＬＤ領域の不純物濃度の範囲およびチャネル長方向の長さ、ＬＤＤ領域のチャネル長方向の長さ、ソース側とドレイン側のＬＤＤ領域のチャネル長方向の長さの差について、実施の形態４〜７において詳しく説明する。
【００９６】
実施の形態４
ここでは、薄膜トランジスタにおけるＧＯＬＤ領域の不純物濃度について説明する。不純物濃度の範囲を求めるために、ＧＯＬＤ領域の不純物濃度を変化させた種々の薄膜トランジスタを作製してその電気的特性を評価した。その薄膜トランジスタのゲート幅を１０μｍ、ゲート長を５μｍ、ＧＯＬＤ領域のチャネル長方向の長さを１μｍ、ＬＤＤ領域のチャネル長方向の長さを０．５μｍ、ゲート電極のチャネル長方向の長さを７μｍとし、また、ＬＤＤ領域の不純物濃度をＧＯＬＤ領域の不純物濃度の半分として、実施の形態２において説明した方法と同様の方法により作製した。
【００９７】
図３０に、ＡＣストレスを印加した場合における飽和劣化率のＧＯＬＤ領域の不純物濃度依存性のグラフを示す。図３０に示すように、ＧＯＬＤ領域の不純物濃度を１×１０17ａｔｏｍ／ｃｍ3以上、１×１０19ａｔｏｍ／ｃｍ3以下に設定することにより飽和劣化量を抑制できることがわかる。特に、ＧＯＬＤ領域の不純物濃度を５×１０17ａｔｏｍ／ｃｍ3以上、５×１０18ａｔｏｍ／ｃｍ3以下の範囲において飽和劣化量を抑制できることがわかる。
【００９８】
実施の形態５
ここでは、薄膜トランジスタにおけるＧＯＬＤ領域のチャネル長方向の長さについて説明する。ＧＯＬＤ領域のチャネル長方向の長さ（ＧＯＬＤ長）の範囲を求めるために、ＧＯＬＤ長を変化させた種々の薄膜トランジスタを作製してその電気的特性を評価した。
【００９９】
その薄膜トランジスタのゲート幅を１０μｍ、ゲート長を５μｍ、ＬＤＤ領域のチャネル長方向の長さを０．５μｍとし、また、ゲート電極のチャネル長方向の長さをＧＯＬＤ領域のチャネル長方向の長さに応じて変化させ、実施の形態１において説明した方法と同様の方法により作製した。また、ＧＯＬＤ領域の不純物濃度を１×１０18ａｔｏｍ／ｃｍ3とし、ＬＤＤ領域の不純物濃度を５×１０17ａｔｏｍ／ｃｍ3とした。
【０１００】
図３１に、ＡＣストレスを印加した場合における飽和劣化率のＧＯＬＤ領域のチャネル長方向の長さ（ＧＯＬＤ長）の依存性のグラフを示す。図３１に示すように、ＧＯＬＤ長が０．５μｍより短くなると、飽和劣化率が下がって飽和劣化量を抑制できることがわかる。飽和劣化量はＧＯＬＤ長が長くなるにしたがって小さくなる傾向にあるので、ＧＯＬＤ長は長い方が望ましいが、ＧＯＬＤ長が２μｍを超えると飽和劣化率は飽和する傾向を示す。また、ＧＯＬＤ長が長くなるとトランジスタのサイズが大きくなるため、ＧＯＬＤ長は２μｍ以下に設定することが望ましい。このように、飽和劣化量とトランジスタの占有面積の観点から、ＧＯＬＤ長を０．５μｍ以上２μｍ以下に設定することが望ましいことがわかる。
【０１０１】
実施の形態６
ここでは、薄膜トランジスタにおけるＬＤＤ領域のチャネル長方向の長さについて説明する。ＬＤＤ領域のチャネル長方向の長さ（ＬＤＤ長）の範囲を求めるために、ＬＤＤ長を変化させた種々の薄膜トランジスタを作製してその電気的特性を評価した。
【０１０２】
その薄膜トランジスタのゲート幅を１０μｍ、ゲート長を５μｍ、ＧＯＬＤ領域のチャネル長方向の長さを１μｍ、ゲート電極のチャネル長方向の長さを７μｍとして、実施の形態１において説明した方法と同様の方法により作製した。なお、ＧＯＬＤ領域の不純物濃度を１×１０18ａｔｏｍ／ｃｍ3とし、ＬＤＤ領域の不純物濃度を５×１０17ａｔｏｍ／ｃｍ3とした。
【０１０３】
図３２に、ＡＣストレス寿命のＬＤＤ領域のチャネル長方向の長さ（ＬＤＤ長）依存性のグラフを示す。図３２に示すように、ＬＤＤ長が０．５μｍよりも短くなると、ＡＣストレス寿命が短くなる傾向にあることがわかる。一方、ＬＤＤ長が１．５μｍを超えてもＡＣストレス寿命はあまり変化せず、ＡＣストレス寿命は飽和する傾向にあることがわかる。また、ＬＤＤ長が長くなるとＯＮ電流が小さくなるという問題があり、ＬＤＤ長は１．５μｍ以下に設定することが望ましい。このように、ＡＣストレス寿命とＯＮ電流の観点から、ＬＤＤ長は０．５μｍ以上１．５μｍ以下に設定することが望ましいことがわかる。
【０１０４】
実施の形態７
ここでは、薄膜トランジスタにおけるソース側のＬＤＤ領域におけるチャネル長方向の長さとドレイン側のＬＤＤ領域のチャネル長方向の長さとの差について説明する。ＬＤＤ領域のチャネル長方向の長さが、ソース側とドレイン側とで異なるとＯＮ電流に影響を与える。
【０１０５】
ゲートおよびドレインに所定の電圧を印加し、ソースを接地した場合、ソース側のＬＤＤ領域による電圧降下によって、ゲート・ソース間にかかる電圧はゲートに印加された電圧よりも低くなる。この電圧降下はソース側のＬＤＤ領域の抵抗によるものなので、ソース側のＬＤＤ長がドレイン側のＬＤＤ領域のＬＤＤ長よりも長くなるとドレイン電流も低下することになる。このことから、ソース側のＬＤＤ長とドレイン側のＬＤＤ長との差は小さい方が好ましい。
【０１０６】
そこで、ソース側のＬＤＤ長とドレイン側のＬＤＤ長との差の範囲を求めるために、ソース側のＬＤＤ長とドレイン側のＬＤＤ長との和を一定とし、ソース側のＬＤＤ長を変化させた種々の薄膜トランジスタを作製し、その電気的特性を評価した。
【０１０７】
なお、評価に用いた薄膜トランジスタのゲート幅を１０μｍ、ゲート長を５μｍ、ＧＯＬＤ領域のチャネル長方向の長さを１μｍ、ゲート電極のチャネル長方向の長さを７μｍとした。また、ＧＯＬＤ領域の不純物濃度を１×１０18ａｔｏｍ／ｃｍ3とし、ＬＤＤ領域の不純物濃度を５×１０17ａｔｏｍ／ｃｍ3とした。
【０１０８】
なお、薄膜トランジスタの製造方法として、実施の形態２において説明した半導体装置の製造方法では、ゲート電極を形成するためのレジストパターンをマスクとしてイオンを注入することにより、ソース・ドレイン領域となる不純物領域４ａｄ，４ａｅを形成したが（図１８参照）が、ここでは、次のように形成した。すなわち、ゲート電極を形成した後にレジストパターンを除去して、ソース・ドレイン領域を形成するためのレジストパターンを形成する。次に、そのレジストパターンをマスクとしてイオン注入を行なってソース・ドレイン領域を形成した。その後、レジストパターンを除去して、半導体基板の全面にＬＤＤ領域を形成するためのイオン注入を行なうことによってＬＤＤ領域を形成した。
【０１０９】
次に、このようにして作製された薄膜トランジスタについて、ＯＮ電流を測定した結果について説明する。図３３に、ＯＮ電流のソース側のＬＤＤ長とドレイン側のＬＤＤ長との差（ＬＤＤ長さの差）の依存性のグラフを示す。図３３に示すように、ＬＤＤ長さの差が０．３μｍを超えるとＯＮ電流が減少する傾向が顕著になって、グラフの傾きが大きくなっていることがわかる。このことから、所定のＯＮ電流を確保するにはＬＤＤ長さの差は０．３μｍ以下であることが好ましい。
【０１１０】
実施の形態８
ここでは、ｐ型の薄膜トランジスタを例に挙げる。図３４に示すゲート絶縁膜を形成し、薄膜トランジスタのしきい値を制御するための所定の不純物を注入する工程までは、前述した図４に示す工程までと同様である。
【０１１１】
次に、図３５に示すように、所定の写真製版処理を施すことによりゲート絶縁膜５上にレジストパターン６２が形成される。そのレジストパターン６２をマスクとして、たとえばドーズ量１×１０13ａｔｏｍ／ｃｍ2、加速エネルギ６０ＫｅＶにてボロンを注入することによりＧＯＬＤ領域となる不純物領域４ａｂ，４ａｃが形成される。この注入量がＧＯＬＤ領域における注入量になる。その後、アッシングと薬液処理を施すことで、レジストパターンが６２が除去される。
【０１１２】
その後、前述した図６および図７に示す工程と同様の工程を経て、レジストパターン６３とゲート電極６ａが形成される、次に、図３６に示すように、レジストパターン６３をマスクとして、たとえばドーズ量１×１０15ａｔｏｍ／ｃｍ2、加速エネルギ６０ＫｅＶにてボロンを注入することによりソース領域およびドレイン領域となる不純物領域４ａｄ，４ａｅが形成される。その後、アッシングと薬液処理を施すことで、レジストパターンが６３が除去される。
【０１１３】
次に、図３７に示すように、ゲート電極６ａをマスクとして、たとえばドーズ量５×１０13ａｔｏｍ／ｃｍ2、加速エネルギ６０ＫｅＶにてボロンを注入することによりＬＤＤ領域となる不純物領域４ａｆ，４ａｇが形成される。これにより、ＬＤＤ領域となる不純物領域４ａｆ，４ａｇの不純物濃度は、ＧＯＬＤ領域となる不純物領域４ａｂ，４ａｃの不純物濃度よりも高く、ソース領域およびドレイン領域となる不純物領域４ａｄ，４ａｅの不純物濃度よりも低くなる。
【０１１４】
その後、前述した図９に示す工程と同様の工程を経て、図３８に示すように、ｐチャネル型のＧＯＬＤ構造の薄膜トランジスタが形成される。
【０１１５】
次に、上述した薄膜トランジスタについて、ソース・ドレイン耐圧を測定した結果について説明する。測定には、ゲート幅を２０μｍ、実効ゲート長を５μｍ、ＧＯＬＤ領域４１，４２のチャネル長方向の長さを１μｍ、ＬＤＤ領域４３，４４のチャネル長方向の長さを０．５μｍ、ゲート電極６ａのチャネル長方向の長さを７μｍとした薄膜トランジスタを用いた。
【０１１６】
一方、比較のために、従来のＬＤＤ構造の薄膜トランジスタおよびＧＯＬＤ構造の薄膜トランジスタとして、ゲート幅を２０μｍ、ゲート長を５μｍ、ＬＤＤ領域のチャネル長方向の長さを０．５μｍとしたＬＤＤ構造の薄膜トランジスタと、ゲート幅を２０μｍ、ゲート長を５μｍ、ＧＯＬＤ領域のチャネル長方向の長さを１μｍ、ゲート電極のチャネル長方向の長さを７μｍとしたＧＯＬＤ構造の薄膜トランジスタを用いた。
【０１１７】
図３９にソース・ドレイン耐圧の測定結果を示す。なお、測定条件等は前述した条件と同様である。図３９に示すように、実施の形態８に係るＧＯＬＤ構造の薄膜トランジスタのソース・ドレイン耐圧は、従来のＧＯＬＤ構造の薄膜トランジスタとＬＤＤ構造の薄膜トランジスタよりも高いソース・ドレイン耐圧を達成できることが確認された。
【０１１８】
次に、ＯＮ電流を測定した結果について説明する。なお、測定条件は前述した条件と同様である。ＯＮ電流の測定結果を図４０に示す。図４０に示すように、実施の形態８に係るＧＯＬＤ構造の薄膜トランジスタでは、ＬＤＤ領域として同じ長さを有する従来のＬＤＤ構造の薄膜トランジスタのＯＮ電流とほぼ同じＯＮ電流が得られることが確認された。
【０１１９】
次に、ＯＦＦ電流を測定した結果について説明する。なお、測定条件は前述した条件と同様である。ＯＦＦ電流の測定結果を図４１に示す。図４１に示すように、実施の形態８に係るＧＯＬＤ構造の薄膜トランジスタでは、従来のＧＯＬＤ構造の薄膜トランジスタのＯＦＦ電流よりも低いＯＦＦ電流が得られることが確認された。
【０１２０】
次に、半導体装置においてＧＯＬＤ領域の不純物濃度がＬＤＤ領域の不純物濃度よりも低い場合における、ＧＯＬＤ領域の不純物濃度の範囲、ＧＯＬＤ領域のチャネル長方向の長さ、ＬＤＤ領域の不純物濃度の範囲、ＬＤＤ領域のチャネル長方向の長さ、ソース側とドレイン側のＬＤＤ領域のチャネル長方向の長さの差について、実施の形態９〜１３において詳しく説明する。
【０１２１】
実施の形態９
ここでは、薄膜トランジスタにおけるＧＯＬＤ領域の不純物濃度について説明する。不純物濃度の範囲を求めるために、ＧＯＬＤ領域の不純物濃度を変化させた種々の薄膜トランジスタを作製してその電気的特性を評価した。その薄膜トランジスタのゲート幅を１０μｍ、ゲート長を５μｍ、ＧＯＬＤ領域のチャネル長方向の長さを１μｍ、ＬＤＤ領域のチャネル長方向の長さを０．５μｍ、ゲート電極のチャネル長方向の長さを７μｍとして、実施の形態１において説明した方法と同様の方法により作製した。
【０１２２】
また、ＬＤＤ領域を形成するための不純物イオンの注入条件をドーズ量１×１０13ａｔｏｍ／ｃｍ2、加速エネルギ８０ＫｅＶとした。ＧＯＬＤ領域およびＬＤＤ領域のそれぞれの不純物濃度は、実施の形態１において説明したようにＳＩＭＳ測定を行なうことによって得られた、不純物イオンの注入量と不純物濃度との関係に基づいて見積もられる。
【０１２３】
図４２にソース・ドレイン耐圧のＧＯＬＤ領域の不純物濃度依存性のグラフを示す。図４２に示すように、ＧＯＬＤ領域の不純物濃度が１×１０19ａｔｏｍ／ｃｍ3より高くなると、ソース・ドレイン耐圧が低下し従来のＧＯＬＤ構造の薄膜トランジスタにおけるソース・ドレイン耐圧よりも低くなることがわかる。
【０１２４】
このことから、ＧＯＬＤ領域の不純物濃度としては１×１０19ａｔｏｍ／ｃｍ3以下に設定することが好ましく、より安定した耐圧を確保するためには、１×１０17ａｔｏｍ／ｃｍ3以上１×１０18ａｔｏｍ／ｃｍ3以下に設定することがさらに好ましい。
【０１２５】
次に、図４３にＡＣストレス寿命のＧＯＬＤ領域の不純物濃度依存性のグラフを示す。図４３に示すように、ＧＯＬＤ領域の不純物濃度として、１×１０17ａｔｏｍ／ｃｍ3以上１×１０19ａｔｏｍ／ｃｍ3以下の範囲では比較的良好なＡＣストレス寿命を得られることがわかる。そして、５×１０17ａｔｏｍ／ｃｍ3以上１×１０18ａｔｏｍ／ｃｍ3以下の範囲ではさらに良好なＡＣストレス寿命を得られることがわかる。
【０１２６】
このように、ソース・ドレイン耐圧およびＡＣストレス寿命の観点から、ＧＯＬＤ領域の不純物濃度として、１×１０17ａｔｏｍ／ｃｍ3以上１×１０19ａｔｏｍ／ｃｍ3以下に設定することが好ましいことがわかった。
【０１２７】
実施の形態１０
ここでは、薄膜トランジスタにおけるＬＤＤ領域の不純物濃度について説明する。不純物濃度の範囲を求めるために、ＬＤＤ領域の不純物濃度を変化させた種々の薄膜トランジスタを作製してその電気的特性を評価した。その薄膜トランジスタのゲート幅を１０μｍ、ゲート長を５μｍ、ＧＯＬＤ領域のチャネル長方向の長さを１μｍ、ＬＤＤ領域のチャネル長方向の長さを０．５μｍ、ゲート電極のチャネル長方向の長さを７μｍとして、実施の形態１において説明した方法と同様の方法により作製した。
【０１２８】
また、ＧＯＬＤ領域を形成するための不純物イオンの注入条件をドーズ量５×１０12ａｔｏｍ／ｃｍ2、加速エネルギ８０ＫｅＶとした。ＧＯＬＤ領域およびＬＤＤ領域のそれぞれの不純物濃度は、実施の形態１において説明したようにＳＩＭＳ測定を行なうことによって得られた、不純物イオンの注入量と不純物濃度との関係に基づいて見積もられる。
【０１２９】
図４４にソース・ドレイン耐圧のＬＤＤ領域の不純物濃度依存性のグラフを示す。図４４に示すように、ＬＤＤ領域の不純物濃度が５×１０19ａｔｏｍ／ｃｍ3より高くなると、ソース・ドレイン耐圧が低くなることがわかる。
【０１３０】
このようにソース・ドレイン耐圧の観点から、ＬＤＤ領域の不純物濃度としては５×１０19ａｔｏｍ／ｃｍ3以下に設定することが好ましく、より安定した耐圧を確保するためには、１×１０19ａｔｏｍ／ｃｍ3以下に設定することがさらに好ましい。
【０１３１】
次に、図４５にＡＣストレス寿命のＬＤＤ領域の不純物濃度依存性のグラフを示す。図４５に示すように、ＬＤＤ領域の不純物濃度として、５×１０19ａｔｏｍ／ｃｍ3以下では比較的良好なＡＣストレス寿命を得られることがわかる。そして、１×１０19ａｔｏｍ／ｃｍ3ではさらに良好なＡＣストレス寿命を得られることがわかる。
【０１３２】
次に、図４６にＯＦＦ電流のＬＤＤ領域の不純物濃度依存性のグラフを示す。図４６に示すように、ＯＦＦ電流はＬＤＤ領域の不純物濃度が増加するにしたがって増加しており、ＯＦＦ電流を低減する観点からＬＤＤ領域の不純物濃度は低い方が好ましい。以上のことから、ＬＤＤ領域の不純物濃度としては５×１０19ａｔｏｍ／ｃｍ3以下に設定することが好ましい。
【０１３３】
実施の形態１１
ここでは、薄膜トランジスタにおけるＧＯＬＤ領域のチャネル長方向の長さについて説明する。ＧＯＬＤ領域のチャネル長方向の長さ（ＧＯＬＤ長）の範囲を求めるために、ＧＯＬＤ長を変化させた種々の薄膜トランジスタを作製してその電気的特性を評価した。
【０１３４】
その薄膜トランジスタのゲート幅を１０μｍ、ゲート長を５μｍ、ＬＤＤ領域のチャネル長方向の長さを０．５μｍとし、また、ゲート電極のチャネル長方向の長さをＧＯＬＤ領域のチャネル長方向の長さに応じて変化させ、実施の形態１において説明した方法と同様の方法により作製した。なお、ＧＯＬＤ領域の不純物濃度を５×１０17ａｔｏｍ／ｃｍ3とし、ＬＤＤ領域の不純物濃度を１．５×１０18ａｔｏｍ／ｃｍ3とした。
【０１３５】
図４７にソース・ドレイン耐圧のＧＯＬＤ長依存性のグラフを示す。図４７に示すように、ＧＯＬＤ長が０．５μｍより短くなるとソース・ドレイン耐圧が急峻に低下することがわかる。一方、ＧＯＬＤ長が２μｍを超えてもソース・ドレイン耐圧はあまり変化せず、ソース・ドレイン耐圧は飽和する傾向にあることがわかる。
【０１３６】
次に、図４８にＡＣストレス寿命のＧＯＬＤ長依存性のグラフを示す。図４８に示すように、ＧＯＬＤ長が０．５μｍよりも短くなると、ＡＣストレス寿命が急激に短くなることがわかる。一方、ＧＯＬＤ長が２μｍを超えてもＡＣストレス寿命はあまり変化せず、ＡＣストレス寿命は飽和する傾向にあることがわかる。
【０１３７】
このように、ソース・ドレイン耐圧およびＡＣストレスの観点からは、ＧＯＬＤ長を０．５μｍ以上に設定することが好ましい。一方、ＧＯＬＤ長が２μｍを超えると、ソース・ドレイン耐圧およびＡＣストレス寿命はいずれも飽和する傾向にある。また、ＧＯＬＤ長が２μｍを超えると薄膜トランジスタのサイズが大きくなって占有面積が増加してしまい、半導体装置の小型化を阻害する要因になってしまう。以上のことから、ＧＯＬＤ長としては０．５μｍ以上２μｍ以下に設定することが好ましい。
【０１３８】
実施の形態１２
ここでは、薄膜トランジスタにおけるＬＤＤ領域のチャネル長方向の長さについて説明する。ＬＤＤ領域のチャネル長方向の長さ（ＬＤＤ長）の範囲を求めるために、ＬＤＤ長を変化させた種々の薄膜トランジスタを作製してその電気的特性を評価した。
【０１３９】
その薄膜トランジスタのゲート幅を１０μｍ、ゲート長を５μｍ、ＧＯＬＤ領域のチャネル長方向の長さを１μｍ、ゲート電極のチャネル長方向の長さを７μｍとして、実施の形態１において説明した方法と同様の方法により作製した。なお、ＧＯＬＤ領域の不純物濃度を５×１０17ａｔｏｍ／ｃｍ3とし、ＬＤＤ領域の不純物濃度を１．５×１０18ａｔｏｍ／ｃｍ3とした。
【０１４０】
図４９にソース・ドレイン耐圧のＬＤＤ長依存性のグラフを示す。図４９に示すように、ＬＤＤ長が０．５μｍよりも短くなるとソース・ドレイン耐圧は下がる傾向にあることがわかる。一方、ＬＤＤ長が１．５μｍを超えてもソース・ドレイン耐圧はあまり変化せず、ソース・ドレイン耐圧は飽和する傾向にあることがわかる。
【０１４１】
次に、図５０にＡＣストレス寿命のＬＤＤ長依存性のグラフを示す。図５０に示すように、ＬＤＤ長が０．５μｍよりも短くなると、ＡＣストレス寿命は短くなる傾向にあることがわかる。一方、ＬＤＤ長が１．５μｍを超えてもＡＣストレス寿命はあまり変化せず、ＡＣストレス寿命は飽和する傾向にあることがわかる。
【０１４２】
次に、図５１にＯＦＦ電流のＬＤＤ長依存性のグラフを示す。図５１に示すように、ＬＤＤ長が０．５μｍよりも短くなるとＯＦＦ電流が増加する傾向にあることがわかる。一方、ＬＤＤ長が長くなるにしたがって、ＯＦＦ電流は徐々に減少する傾向にあることがわかる。
【０１４３】
次に、図５２にＯＮ電流のＬＤＤ長依存性のグラフを示す。図５２に示すように、ＬＤＤ長が長くなるにしたがって、ＯＮ電流は徐々に減少する傾向にあることがわかる。ＯＦＦ電流の傾向を踏まえると、所定のＯＮ電流を確保してＯＦＦ電流を抑えるには、ＬＤＤ長として１．５μｍ以下に設定することが好ましい。
【０１４４】
このように、ソース・ドレイン耐圧、ＡＣストレス寿命およびＯＦＦ電流の観点からは、ＬＤＤ長としては０．５μｍ以上に設定することが好ましい。一方、ＯＮ電流およびＯＦＦ電流の観点からは、ＬＤＤ長としては１．５μｍ以下に設定することが好ましい。以上のことから、ＬＤＤ長としては０．５μｍ以上１．５μｍ以下に設定することが好ましい。
【０１４５】
実施の形態１３
ここでは、薄膜トランジスタにおけるソース側のＬＤＤ領域におけるチャネル長方向の長さとドレイン側のＬＤＤ領域のチャネル長方向の長さとの差について説明する。ＬＤＤ領域のチャネル長方向の長さが、ソース側とドレイン側とで異なるとＯＮ電流に影響を与える。
【０１４６】
ゲートおよびドレインに所定の電圧を印加し、ソースを接地した場合、ソース側のＬＤＤ領域による電圧降下によって、ゲート・ソース間にかかる電圧はゲートに印加された電圧よりも低くなる。この電圧降下はソース側のＬＤＤ領域の抵抗によるものなので、ソース側のＬＤＤ長がドレイン側のＬＤＤ領域のＬＤＤ長よりも長くなるとドレイン電流も低下することになる。このことから、ソース側のＬＤＤ長とドレイン側のＬＤＤ長との差は小さい方が好ましい。
【０１４７】
そこで、ソース側のＬＤＤ長とドレイン側のＬＤＤ長との差の範囲を求めるために、ソース側のＬＤＤ長とドレイン側のＬＤＤ長との和を一定とし、ソース側のＬＤＤ長を変化させた種々の薄膜トランジスタを以下に示す手順によって作製し、その電気的特性を評価した。
【０１４８】
なお、その薄膜トランジスタのゲート幅を１０μｍ、ゲート長を５μｍ、ＧＯＬＤ領域のチャネル長方向の長さを１μｍ、ゲート電極のチャネル長方向の長さを７μｍとした。また、ＧＯＬＤ領域の不純物濃度を５×１０17ａｔｏｍ／ｃｍ3とし、ＬＤＤ領域の不純物濃度を１．５×１０18ａｔｏｍ／ｃｍ3とした。
【０１４９】
まず、実施の形態１において説明した図２〜図７に示す工程と同様の工程を経て、図５３に示すように、レジストパターン６３をマスクとしてゲート電極６ａが形成される。その後、レジストパターン６３をマスクとしてソース領域およびドレイン領域を形成するためのイオン注入を行なうことなくレジストパターン６３が除去される。
【０１５０】
次に、図５４に示すように、あらためてソース領域およびドレイン領域を形成するためのレジストパターン６５が形成される。そのレジストパターン６５は、ソース側のＬＤＤ長（Ｌ１）とドレイン側のＬＤＤ長（Ｌ２）との和が１μｍとなり（図５５参照）、ソース側のＬＤＤ長が０．５μｍから０．０５μｍまで０．０５μｍ刻みで変化するＬＤＤ領域が形成されるようにパターニングされる。
【０１５１】
そのレジストパターン６５をマスクとして、リンを注入することによりソース領域およびドレイン領域となる不純物領域４ａｄ，４ａｅが形成される。その後、レジストパターン６５が除去される。次に、図５５に示すように、ゲート電極６ａをマスクとして、リンを注入することによりＬＤＤ領域となる不純物領域４ａｆ，４ａｇが形成される。
【０１５２】
このようにして、ソース側のＬＤＤ領域となる不純物領域４ａｆのＬＤＤ長Ｌ１と、ドレイン側のＬＤＤ領域となる不純物領域４ａｇのＬＤＤ長Ｌ２との和が１μｍとされ、不純物領域４ａｆのＬＤＤ長が０．５μｍから０．０５μｍまで０．０５μｍ刻みで変化する評価用の薄膜トランジスタがそれぞれ形成される。
【０１５３】
次に、このようにして作製された薄膜トランジスタについて、ＯＮ電流を測定した結果について説明する。なお、測定条件は前述した条件と同様である。ＯＮ電流の測定結果として、図５６にＯＮ電流のソース側のＬＤＤ長とドレイン側のＬＤＤ長との差（ＬＤＤ長さの差）の依存性のグラフを示す。図５６に示すように、ＬＤＤ長さの差が０．３μｍを超えるとＯＮ電流が減少する傾向が顕著になって、グラフの傾きが大きくなっていることがわかる。このことから、所定のＯＮ電流を確保するにはＬＤＤ長さの差は０．３μｍ以下であることが好ましい。
【０１５４】
次に、図５７にＯＦＦ電流のＬＤＤ長さの差の依存性のグラフを示す。図５７に示すように、ＯＦＦ電流はＬＤＤ長さの差にはほとんど依存しないことがわかる。以上のことから、ＬＤＤ長さの差としては０．３μｍ以下に設定することが好ましい。
【０１５５】
実施の形態１４
ここでは、薄膜トランジスタとして２本のゲート電極を備えた薄膜トランジスタを例に挙げる。２本のゲート電極を備えることによって実質的に２つの薄膜トランジスタが形成されていることになるが、一方の薄膜トランジスタのドレインと他方の薄膜トランジスタのソースとを電気的に接続させるとともに、一方と他方のゲート電極を電気的に接続することで、機能的には１つの薄膜トランジスタの場合と同じ機能を果たすことになる。
【０１５６】
構造的には、たとえば図１に示される薄膜トランジスタＴが、１つのアイランド状の多結晶シリコン膜において２つ形成されていることになる。すなわち、図５８および図５９に示すように、ソース領域となる不純物領域４ａｄ、ドレイン領域となる不純物領域４ａｅ、ＬＤＤ領域となる不純物領域４ａｆ，４ａｇ、ＧＯＬＤ領域となる不純物領域４ａｂ，４ａｃ、チャネル領域となる不純物領域４ａａおよびゲート電極６ａを含む１つの薄膜トランジスタＴが２組形成されている。これ以外の構造については、図１に示す構造と同様なので同一部材には同一符号を付しその説明を省略する。
【０１５７】
なお、上述した薄膜トランジスタは、ゲート電極に対応する部分のパターンを変更するだけで、実施の形態１において説明した製造方法と同様の製造方法によって製造することができる。
【０１５８】
次に、上述した薄膜トランジスタについて、ＯＦＦ電流を測定した結果について説明する。測定には、ゲート幅を１０μｍ、それぞれのゲート電極のゲート長を５μｍ、ＧＯＬＤ領域４１，４２のチャネル長方向の長さを１μｍ、ＬＤＤ領域４３，４４のチャネル長方向の長さを０．５μｍ、それぞれのゲート電極のチャネル長方向の長さを７μｍとした薄膜トランジスタを用いた。なお、ＧＯＬＤ領域の不純物濃度を５×１０17ａｔｏｍ／ｃｍ3とし、ＬＤＤ領域の不純物濃度を１．５×１０18ａｔｏｍ／ｃｍ3とした。
【０１５９】
図６０にＯＦＦ電流の測定結果を示す。図６０に示すように、実施の形態１４に係る薄膜トランジスタでは、実施の形態１において説明した薄膜トランジスタと比べると、ＯＦＦ電流をさらに低減できることがわかった。ＯＦＦ電流の他、ソース・ドレイン耐圧およびＡＣストレス寿命についても実施の形態１において説明した薄膜トランジスタと同レベルを達成できることがわかった。
【０１６０】
なお、上述した薄膜トランジスタではゲート電極６ａが２本の場合を例に挙げたが、これに限られるものではなく、薄膜トランジスタが形成される領域において、許容されるサイズのもとでゲート電極の数を増やすことで、ＯＦＦ電流のさらなる低減を図ることができる。
【０１６１】
実施の形態１５
ここでは、ＧＯＬＤ構造の薄膜トランジスタ、ＬＤＤ構造の薄膜トランジスタおよび通常の薄膜トランジスタを備えた半導体装置の一例を挙げる。まず、その製造方法について説明する。
【０１６２】
まず、実施の形態１において説明した方法と同様の方法によって、図６１に示すように、ガラス基板１上にシリコン窒化膜２およびシリコン酸化膜３が形成される。ガラス基板１において薄膜トランジスタが形成される所定の領域Ｒ１〜Ｒ３に位置するシリコン酸化膜２上に、それぞれアイランド状の多結晶シリコン膜が形成される。領域Ｒ１〜Ｒ３では、それぞれ種類の異なる薄膜トランジスタが形成されることになる。
【０１６３】
その多結晶シリコン膜を覆うように、シリコン酸化膜からなるゲート絶縁膜５が形成される。次に、薄膜トランジスタのしきい値を制御するために、たとえばドーズ量１×１０12ａｔｏｍ／ｃｍ2、加速エネルギ６０ＫｅＶにて多結晶シリコン膜にボロンが注入され
て、アイランド状の不純物領域４ａａが形成される。
【０１６４】
次に、図６２に示すように、所定の写真製版処理を施すことにより領域Ｒ１ではｎ型ＧＯＬＤ構造の薄膜トランジスタを形成するためのレジストパターン６２ａが形成されるとともに、ｎ型ＬＤＤ構造の薄膜トランジスタが形成される領域Ｒ２および通常のｐ型薄膜トランジスタが形成される領域Ｒ３では、これらの領域Ｒ２，Ｒ３を覆うレジストパターン６２ｂが形成される。
【０１６５】
そのレジストパターン６２ａ，６２ｂをマスクとして、たとえばドーズ量５×１０12ａｔｏｍ／ｃｍ2、加速エネルギ８０ＫｅＶにて不純物領域４ａａにリンを注入することにより、領域Ｒ１に不純物領域４ａｂ，４ａｃが形成される。この注入量がＧＯＬＤ領域における注入量になる。その後、アッシングと薬液処理を施すことで、レジストパターン６２ａ，６２ｂが除去される。
【０１６６】
次に、スパッタ法によりゲート絶縁膜５の全面に膜厚約４００ｎｍのクロム膜（図示せず）が形成される。次に、所定の写真製版処理を施すことにより領域Ｒ３ではゲート電極をパターニングするためのレジストパターン６３ｂが形成されるとともに、領域Ｒ１および領域Ｒ２では、これを覆うレジストパターン６３ａが形成される（図６３参照）。
【０１６７】
次に、図６３に示すように、そのレジストパターン６３ａ，６３ｂをマスクとしてクロム膜にウエットエッチングを施すことにより、領域Ｒ３ではゲート電極６ａが形成される。また、領域Ｒ１および領域Ｒ２ではこれを覆うクロム膜６ｂが残される。その後、アッシングと薬液処理を施すことで、レジストパターン６３ａ，６３ｂが除去される。
【０１６８】
次に、図６４に示すように、残されたクロム膜６ｂとゲート電極６ａをマスクとして、たとえばドーズ量１×１０15ａｔｏｍ／ｃｍ2、加速エネルギ６０ＫｅＶにてボロンを注入することにより、領域３に位置する不純物領域４ａａにはｐ型の薄膜トランジスタのソース領域およびドレイン領域となる不純物領域４ａｄ，４ａｅが形成される。このとき、領域Ｒ１および領域Ｒ２はクロム膜６ｂによって覆われているため、これらの領域Ｒ１，Ｒ２にはボロンは注入されない。
【０１６９】
次に、所定の写真製版処理を施すことにより領域Ｒ１、領域Ｒ２ではゲート電極をパターニングするためのレジストパターン６６ａ，６６ｂがそれぞれ形成されるとともに、領域Ｒ３では、この領域Ｒ３を覆うレジストパターン６６ｃが形成される（図６５参照）。
【０１７０】
このとき、領域Ｒ１におけるレジストパターン６６ａは、不純物領域４ａｂ，４ａｃと平面的にオーバラップするように形成される。このレジストパターン６６ａと不純物領域４ａｂ，４ａｃとが平面的にオーバラップする部分がＧＯＬＤ領域となる。
【０１７１】
次に、図６５に示すように、レジストパターン６６ａ，６６ｂ，６６ｃをマスクとしてクロム膜６ｂにエッチングを施すことにより、領域Ｒ１および領域Ｒ２ではゲート電極６ａがそれぞれ形成される。このとき、領域Ｒ１に形成されるゲート電極６ａは、不純物領域４ａｂ，４ａｃと平面的にオーバラップするように形成される。また、領域Ｒ３に形成されたゲート電極６ａはレジストパターン６６ｃによって覆われているため、このゲート電極６ａにエッチングが施されることはない。
【０１７２】
なお、ウエットエッチングを施すことで、ゲート電極となるクロム膜の側面にはエッチングが施されることになるが、そのエッチングされる量はオーバエッチングを施す時間によって制御することができる。
【０１７３】
次に、そのレジストパターン６６ａ，６６ｂ，６６ｃを残した状態で、そのレジストパターン６６ａ，６６ｂ，６６ｃをマスクとして、たとえばドーズ量１×１０14ａｔｏｍ／ｃｍ2、加速エネルギ８０ＫｅＶにてリンを注入することにより、領域Ｒ１に位置する不純物領域４ａｂ，４ａｃに、ｎ型ＧＯＬＤ構造の薄膜トランジスタのソース領域となる不純物領域４ａｄおよびドレイン領域となる不純物領域４ａｅがそれぞれ形成される。
【０１７４】
また、領域Ｒ２に位置する不純物領域４ａａに、ｎ型ＬＤＤ構造の薄膜トランジスタのソース領域となる不純物領域４ａｄおよびドレイン領域となる不純物領域４ａｅがそれぞれ形成される。なお、領域Ｒ３はレジストパターン６６ｃによって覆われているため、領域Ｒ３にはリンは注入されない。その後、アッシングと薬液処理を施すことで、レジストパターン６６ａ，６６ｂ，６６ｃが除去される。
【０１７５】
次に、図６６に示すように、ゲート電極６ａをマスクとして、たとえばドーズ量１×１０13ａｔｏｍ／ｃｍ2、加速エネルギ８０ＫｅＶにてリンを注入することにより、領域Ｒ１に位置する残された不純物領域４ａｂ，４ａｃの部分には、ｎ型ＧＯＬＤ構造の薄膜トランジスタのソース側のＬＤＤ領域となる不純物領域４ａｆおよびドレイン側のＬＤＤ領域となる不純物領域４ａｇがそれぞれ形成される。
【０１７６】
また、領域Ｒ２に位置する残された不純物領域４ａａの部分には、ｎ型ＬＤＤ構造の薄膜トランジスタのソース側のＬＤＤ領域となる不純物領域４ａｆおよびドレイン側のＬＤＤ領域となる不純物領域４ａｇがそれぞれ形成される。
【０１７７】
なお、このとき、領域３に位置するｐ型の薄膜トランジスタのソース領域およびドレイン領域となるボロンが注入された不純物領域４ａｄ，４ａｅにもリンが注入されることになるが、リンの注入量はボロンの注入量に比べて十分に小さいため、領域３に位置する不純物領域４ａｄ，４ａｅへのリンの注入は問題にならない。
【０１７８】
その後、実施の形態１において説明した方法と同様の方法によって、図６７に示すように、ガラス基板１上にシリコン酸化膜からなる層間絶縁膜７が形成される。次に、その層間絶縁膜７上に所定の写真製版処理を施すことにより、コンタクトホールを形成するためのレジストパターン（図示せず）が形成される。
【０１７９】
そのレジストパターンをマスクとして、層間絶縁膜７およびゲート絶縁膜５に異方性エッチングを施すことにより、領域Ｒ１〜Ｒ３にそれぞれ位置する不純物領域４ａｄの表面を露出するコンタクトホール７ａと、不純物領域４ａｅの表面を露出するコンタクトホール７ｂとがそれぞれ形成される。
【０１８０】
次に、コンタクトホール７ａ，７ｂを充填するように、層間絶縁膜７上にクロム膜とアルミニウム膜との積層膜（図示せず）が形成される。その積層膜上に所定の写真製版処理を施すことにより、電極を形成するためのレジストパターン（図示せず）が形成される。そのレジストパターンをマスクとしてウエットエッチングを施すことにより、領域Ｒ１〜Ｒ３のそれぞれにおいてソース電極８ａとドレイン電極８ｂが形成される。
【０１８１】
以上のようにして、領域Ｒ１ではｎ型ＧＯＬＤ構造の薄膜トランジスタＴ１が形成され、領域Ｒ２ではｎ型ＬＤＤ構造の薄膜トランジスタＴ２が形成され、領域Ｒ３では通常のｐ型の薄膜トランジスタＴ３が形成される。
【０１８２】
ｎ型ＧＯＬＤ構造の薄膜トランジスタＴ１では、不純物領域４ａｄがソース領域４５となり、不純物領域４ａｅがドレイン領域４６となり、不純物領域４ａｂ，４ａｃがＧＯＬＤ領域４１，４２となり、不純物領域４ａｆ，４ａｇがＬＤＤ領域４３，４４となる。
【０１８３】
また、ｎ型ＬＤＤ構造の薄膜トランジスタＴ２では、不純物領域４ａｄがソース領域４５となり、不純物領域４ａｅがドレイン領域４６となり、不純物領域４ａｆ，４ａｇがＬＤＤ領域４３，４４となる。そして、ｐ型の薄膜トランジスタＴ３では、不純物領域４ａｄがソース領域４５となり、不純物領域４ａｅがドレイン領域４６となる。
【０１８４】
上述した製造方法では、実施の形態１において説明した効果に加えて次のような効果が得られる。まず、従来の方法では、ｎ型ＧＯＬＤ構造の薄膜トランジスタと通常のｐ型の薄膜トランジスタを形成しようとすると、ｐ型の薄膜トランジスタのソース領域およびドレイン領域に高濃度のｎ型の不純物が注入されてしまう。そのため、ｐ型の薄膜トランジスタのソース領域およびドレイン領域の抵抗が大きくなってしまうという問題があった。
【０１８５】
これに対して、上述した方法では、ｐ型の薄膜トランジスタのソース領域およびドレイン領域が形成された後、ｎ型ＧＯＬＤ構造の薄膜トランジスタおよびｎ型ＬＤＤ構造の薄膜トランジスタのそれぞれのソース領域およびドレイン領域を形成する際に、注入マスクとなるレジストパターンはｐ型の薄膜トランジスタの領域を覆うように形成される。
【０１８６】
これにより、ｐ型の薄膜トランジスタのソース領域およびドレイン領域に高濃度のｎ型の不純物が注入されることがなくなって、ｐ型の薄膜トランジスタのソース領域およびドレイン領域の抵抗が大きくなるという問題を回避することができる。
【０１８７】
また、従来の方法では、たとえば仕様の変更によってＧＯＬＤ領域の長さを変更する必要が生じた場合には、マスクパターンの変更に加えてゲート電極をテーパ状に形成するためのプロセス条件も変更する必要があった。つまり、ゲート電極をテーパ状にするプロセス条件は、エッチング反応と反応生成物の堆積反応とを調整する必要があり、また、これらの反応はパターンやエッチング面積によって大きく変動するため、マスクパターンを変更すると、それに合わせて最適なプロセス条件をあらためて設定する必要があった。
【０１８８】
これに対して、上述した方法では、マスクのパターンの変更だけでＧＯＬＤ長の変更に対応できるため、短時間に所望の半導体装置を開発することが可能になる。
【０１８９】
なお、上述した方法では、ｐ型の薄膜トランジスタとしてシングルドレイン構造の薄膜トランジスタを例に挙げたが、ｐ型薄膜トランジスタのゲート電極を形成した後に、レジストパターンを除去せずにソース領域およびドレイン領域の不純物注入を行ない、その後レジストパターンを除去してＬＤＤ領域を形成するための不純物のイオン注入を行なって、ＬＤＤ構造のｐ型の薄膜トランジスタを形成することができる。
【０１９０】
実施の形態１６
ここでは、ＧＯＬＤ構造の薄膜トランジスタ、ＬＤＤ構造の薄膜トランジスタおよび通常の薄膜トランジスタを備えた半導体装置の他の例として、前述したｎ型ＧＯＬＤ構造の薄膜トランジスタに加えてｐ型ＧＯＬＤ構造の薄膜トランジスタを備えた半導体装置を例に挙げる。まず、その製造方法について説明する。
【０１９１】
まず、実施の形態１において説明した方法と同様の方法によって、図６８に示すように、ガラス基板１上にシリコン窒化膜２およびシリコン酸化膜３が形成される。ガラス基板１において薄膜トランジスタが形成される所定の領域Ｒ１〜Ｒ４に位置するシリコン酸化膜２上に、それぞれアイランド状の多結晶シリコン膜が形成される。領域Ｒ１〜Ｒ４では、それぞれ種類の異なる薄膜トランジスタが形成されることになる。
【０１９２】
その多結晶シリコン膜を覆うように、シリコン酸化膜からなるゲート絶縁膜５が形成される。次に、薄膜トランジスタのしきい値を制御するために、たとえばドーズ量１×１０12ａｔｏｍ／ｃｍ2、加速エネルギ６０ＫｅＶにて多結晶シリコン膜にボロンが注入されて、アイランド状の不純物領域４ａａが形成される。
【０１９３】
次に、図６９に示すように、所定の写真製版処理を施すことにより領域Ｒ３では、ｐ型ＧＯＬＤ構造の薄膜トランジスタを形成するためのレジストパターン６２ａが形成されるとともに、ｎ型ＧＯＬＤ構造の薄膜トランジスタが形成される領域Ｒ１およびｎ型ＬＤＤ構造の薄膜トランジスタが形成される領域Ｒ２では、これらの領域Ｒ１，Ｒ２を覆うレジストパターン６２ｂが形成される。また、ｐ型ＬＤＤ構造の薄膜トランジスタが形成される領域Ｒ４では、特に、レジストパターンは形成されない。
【０１９４】
そのレジストパターン６２ａ，６２ｂをマスクとして、たとえばドーズ量１×１０13ａｔｏｍ／ｃｍ2、加速エネルギ６０ＫｅＶにて不純物領域４ａａにボロンを注入することにより、領域Ｒ３に不純物領域４ａｂ，４ａｃが形成される。この注入量がｐ型の薄膜トランジスタのＧＯＬＤ領域における注入量になる。その後、アッシングと薬液処理を施すことで、レジストパターン６２ａ，６２ｂが除去される。
【０１９５】
次に、図７０に示すように、所定の写真製版処理を施すことにより領域Ｒ１では、ｎ型ＧＯＬＤ構造の薄膜トランジスタを形成するためのレジストパターン６２ａが形成されるとともに、ｎ型ＬＤＤ構造の薄膜トランジスタが形成される領域Ｒ２およびｐ型ＧＯＬＤ構造の薄膜トランジスタが形成される領域Ｒ３では、これらの領域Ｒ２，Ｒ３を覆うレジストパターン６２ｂが形成される。また、ｐ型ＬＤＤ構造の薄膜トランジスタが形成される領域Ｒ４では、特に、レジストパターンは形成されない。
【０１９６】
そのレジストパターン６２ａ，６２ｂをマスクとして、たとえばドーズ量５×１０12ａｔｏｍ／ｃｍ2、加速エネルギ８０ＫｅＶにて不純物領域４ａａにリンを注入することにより、領域Ｒ１に不純物領域４ａｂ，４ａｃが形成される。この注入量がｎ型の薄膜トランジスタのＧＯＬＤ領域における注入量になる。その後、アッシングと薬液処理を施すことで、レジストパターン６２ａ，６２ｂが除去される。
【０１９７】
次に、スパッタ法によりゲート絶縁膜５の全面に膜厚約４００ｎｍのクロム膜（図示せず）が形成される。次に、所定の写真製版処理を施すことにより領域Ｒ３，Ｒ４では、ゲート電極をパターニングするためのレジストパターン６３ｂ，６３ｃが形成されるとともに、領域Ｒ１および領域Ｒ２では、これを覆うレジストパターン６３ａが形成される（図７１参照）。
【０１９８】
次に、図７１に示すように、そのレジストパターン６３ａ，６３ｂ，６３ｃをマスクとしてクロム膜にウエットエッチングを施すことにより、領域Ｒ３，Ｒ４ではゲート電極６ａがそれぞれ形成される。また、領域Ｒ１および領域Ｒ２ではこれを覆うクロム膜６ｂが残される。このとき、領域Ｒ３におけるレジストパターン６３ｂは、不純物領域４ａｂ，４ａｃと平面的にオーバラップするように形成される。そして、不純物領域４ａｂ，４ａｃにおいてゲート電極６ａと平面的にオーバラップする部分がＧＯＬＤ領域となる。
【０１９９】
なお、ウエットエッチングを施すことで、ゲート電極となるクロム膜の側面にはエッチングが施されることになるが、そのエッチングされる量はオーバエッチングを施す時間によって制御することができる。
【０２００】
そのレジストパターン６３ａ，６３ｂ，６３ｃを残した状態で、そのレジストパターン６３ａ，６３ｂ，６３ｃをマスクとして、たとえばドーズ量１×１０15ａｔｏｍ／ｃｍ2
、加速エネルギ６０ＫｅＶにてボロンを注入することにより、領域Ｒ３に位置する不純物領域４ａｂ，４ａｃに、ｐ型ＧＯＬＤ構造の薄膜トランジスタのソース領域となる不純物領域４ａｄおよびドレイン領域となる不純物領域４ａｅがそれぞれ形成され、領域Ｒ４に位置する不純物領域４ａａに、ｐ型ＬＤＤ構造の薄膜トランジスタのソース領域となる不純物領域４ａｄおよびドレイン領域となる不純物領域４ａｅがそれぞれ形成される。
【０２０１】
なお、ｎ型ＧＯＬＤ構造の薄膜トランジスタが形成される領域Ｒ１とｎ型ＬＤＤ構造の薄膜トランジスタが形成される領域Ｒ２はレジストパターン６３ａによって覆われているため、領域Ｒ１，Ｒ２にはボロンは注入されない。その後、アッシングと薬液処理を施すことで、レジストパターン６３ａ，６３ｂ，６３ｃが除去される。
【０２０２】
次に、図７２に示すように、ゲート電極６ａをマスクとして、たとえばドーズ量５×１０13ａｔｏｍ／ｃｍ2、加速エネルギ６０ＫｅＶにてボロンを注入することにより、領域Ｒ３に位置する残された不純物領域４ａｂ，４ａｃの部分には、ｐ型ＧＯＬＤ構造の薄膜トランジスタのソース側のＬＤＤ領域となる不純物領域４ａｆおよびドレイン側のＬＤＤ領域となる不純物領域４ａｇがそれぞれ形成される。また、領域Ｒ４に位置する残された不純物領域４ａａの部分には、ｐ型ＬＤＤ構造の薄膜トランジスタのソース側のＬＤＤ領域となる不純物領域４ａｆおよびドレイン側のＬＤＤ領域となる不純物領域４ａｇがそれぞれ形成される。
【０２０３】
このＬＤＤ領域となる不純物領域４ａｆ，４ａｇの不純物濃度は、ＧＯＬＤ領域となる不純物領域４ａｂ，４ａｃの不純物濃度よりも高く、ソース領域およびドレイン領域となる不純物領域４ａｄ，４ａｅの不純物濃度よりも低く設定される。
【０２０４】
次に、所定の写真製版処理を施すことにより領域Ｒ１，Ｒ２では、ゲート電極をパターニングするためのレジストパターン６３ａ，６３ｂがそれぞれ形成されるとともに、領域Ｒ３および領域Ｒ４では、これを覆うレジストパターン６３ｃ，６３ｄがそれぞれ形成される（図７３参照）。
【０２０５】
次に、図７３に示すように、そのレジストパターン６３ａ，６３ｂ，６３ｃをマスクとしてクロム膜にウエットエッチングを施すことにより、領域Ｒ１，Ｒ２ではゲート電極６ａがそれぞれ形成される。なお、領域Ｒ３，Ｒ４はレジストパターン６３ｃ，６３ｄによって覆われているため、ゲート電極６ａにエッチングが施されることはない。
【０２０６】
このとき、領域Ｒ１におけるレジストパターン６３ａは、不純物領域４ａｂ，４ａｃと平面的にオーバラップするように形成される。そして、不純物領域４ａｂ，４ａｃにおいてゲート電極６ａと平面的にオーバラップする部分がＧＯＬＤ領域となる。なお、ウエットエッチングを施すことで、ゲート電極となるクロム膜の側面にはエッチングが施されることになるが、そのエッチングされる量はオーバエッチングを施す時間によって制御することができる。
【０２０７】
そのレジストパターン６３ａ，６３ｂ，６３ｃを残した状態で、そのレジストパターン６３ａ，６３ｂ，６３ｃをマスクとして、たとえばドーズ量１×１０14ａｔｏｍ／ｃｍ2、加速エネルギ８０ＫｅＶにてリンを注入することにより、領域Ｒ１に位置する不純物領域４ａｂ，４ａｃに、ｎ型ＧＯＬＤ構造の薄膜トランジスタのソース領域となる不純物領域４ａｄおよびドレイン領域となる不純物領域４ａｅがそれぞれ形成され、領域Ｒ２に位置する不純物領域４ａａに、ｎ型ＬＤＤ構造の薄膜トランジスタのソース領域となる不純物領域４ａｄおよびドレイン領域となる不純物領域４ａｅがそれぞれ形成される。
【０２０８】
なお、ｐ型ＧＯＬＤ構造の薄膜トランジスタが形成される領域Ｒ３とｐ型ＬＤＤ構造の薄膜トランジスタが形成される領域Ｒ４はレジストパターン６３ｃ，６３ｄによってそれぞれ覆われているため、領域Ｒ３，Ｒ４にはリンは注入されない。その後、アッシングと薬液処理を施すことで、レジストパターン６３ａ，６３ｂ，６３ｃが除去される。
【０２０９】
次に、図７４に示すように、ゲート電極６ａをマスクとして、たとえばドーズ量１×１０13ａｔｏｍ／ｃｍ2、加速エネルギ８０ＫｅＶにてリンを注入することにより、領域Ｒ１に位置する残された不純物領域４ａｂ，４ａｃの部分には、ｎ型ＧＯＬＤ構造の薄膜トランジスタのソース側のＬＤＤ領域となる不純物領域４ａｆおよびドレイン側のＬＤＤ領域となる不純物領域４ａｇがそれぞれ形成される。また、領域Ｒ１に位置する残された不純物領域４ａａの部分には、ｎ型ＬＤＤ構造の薄膜トランジスタのソース側のＬＤＤ領域となる不純物領域４ａｆおよびドレイン側のＬＤＤ領域となる不純物領域４ａｇがそれぞれ形成される。
【０２１０】
なお、このとき、領域３に位置するｐ型ＧＯＬＤ構造の薄膜トランジスタおよび領域４に位置するｐ型ＬＤＤ構造の薄膜トランジスタのそれぞれのソース領域およびドレイン領域となるボロンが注入された不純物領域４ａｄ，４ａｅ等にもリンが注入されることになるが、リンの注入量はボロンの注入量に比べて十分に小さいため、領域３および領域４に位置する不純物領域４ａｄ，４ａｅ等へのリンの注入は問題にならない。
【０２１１】
その後、実施の形態１において説明した方法と同様の方法によって、図７５に示すように、ガラス基板１上にシリコン酸化膜からなる層間絶縁膜７が形成される。次に、その層間絶縁膜７上に所定の写真製版処理を施すことにより、コンタクトホールを形成するためのレジストパターン（図示せず）が形成される。
【０２１２】
そのレジストパターンをマスクとして、層間絶縁膜７およびゲート絶縁膜５に異方性エッチングを施すことにより、領域Ｒ１〜Ｒ４にそれぞれ位置する不純物領域４ａｄの表面を露出するコンタクトホール７ａと、不純物領域４ａｅの表面を露出するコンタクトホール７ｂとがそれぞれ形成される。
【０２１３】
次に、コンタクトホール７ａ，７ｂを充填するように、層間絶縁膜７上にクロム膜とアルミニウム膜との積層膜（図示せず）が形成される。その積層膜上に所定の写真製版処理を施すことにより、電極を形成するためのレジストパターン（図示せず）が形成される。そのレジストパターンをマスクとしてウエットエッチングを施すことにより、領域Ｒ１〜Ｒ４のそれぞれにおいてソース電極８ａとドレイン電極８ｂが形成される。
【０２１４】
以上のようにして、領域Ｒ１ではｎ型ＧＯＬＤ構造の薄膜トランジスタＴ４が形成され、領域Ｒ２ではｎ型ＬＤＤ構造の薄膜トランジスタＴ５が形成され、領域Ｒ３ではｐ型ＧＯＬＤ構造の薄膜トランジスタＴ６が形成され、領域Ｒ４ではｐ型ＬＤＤ構造の薄膜トランジスタＴ７が形成される。
【０２１５】
ｎ型ＧＯＬＤ構造の薄膜トランジスタＴ４では、不純物領域４ａｄがソース領域４５となり、不純物領域４ａｅがドレイン領域４６となり、不純物領域４ａｂ，４ａｃがＧＯＬＤ領域４１，４２となり、不純物領域４ａｆ，４ａｇがＬＤＤ領域４３，４４となる。
【０２１６】
また、ｎ型ＬＤＤ構造の薄膜トランジスタＴ５では、不純物領域４ａｄがソース領域４５となり、不純物領域４ａｅがドレイン領域４６となり、不純物領域４ａｆ，４ａｇがＬＤＤ領域４３，４４となる。
【０２１７】
そして、ｐ型ＧＯＬＤ構造の薄膜トランジスタＴ６では、不純物領域４ａｄがソース領域４５となり、不純物領域４ａｅがドレイン領域４６となり、不純物領域４ａｂ，４ａｃがＧＯＬＤ領域４１，４２となり、不純物領域４ａｆ，４ａｇがＬＤＤ領域４３，４４となる。
【０２１８】
また、ｐ型ＬＤＤ構造の薄膜トランジスタＴ７では、不純物領域４ａｄがソース領域４５となり、不純物領域４ａｅがドレイン領域４６となり、不純物領域４ａｆ，４ａｇがＬＤＤ領域４３，４４となる。
【０２１９】
上述した製造方法では、ｐ型薄膜トランジスタのゲート電極を形成するためのマスクを追加するだけで、ｎ型ＧＯＬＤ構造の薄膜トランジスタ、ｎ型ＬＤＤ構造の薄膜トランジスタ、ｐ型ＧＯＬＤ構造の薄膜トランジスタおよびｐ型ＬＤＤ構造の薄膜トランジスタを同時に形成することができる。
【０２２０】
実施の形態１７
ここでは、薄膜トランジスタを備えた半導体装置として液晶表示装置を例に挙げる。まず、はじめに液晶表示装置の構造について説明する。
【０２２１】
図７６に示すように、液晶表示装置は、複数の画素２２から構成されて画像を表示する表示部２１と、その複数の画素２２のそれぞれに設けられる画素部薄膜トランジスタ２３の動作を制御するための走査線駆動回路部２８およびデータ線駆動回路部３０とを備えている。画素部としての表示部２１と、その表示部の動作を制御する駆動回路部としての走査線駆動回路部２８およびデータ線駆動回路部３０とによって画像表示回路部が構成される。
【０２２２】
画素２２は表示部２１にアレイ状に配置されている。画素２２では、画素電極２４と対向電極（図示せず）との間に液晶（図示せず）が充填されて画素容量（図示せず）が形成される。画素電極２４と対向電極との間に印加される電圧によって、液晶に印加される電圧が決まる。この液晶に印加される電圧によって液晶の配列状態が変化して、液晶を透過する光の強度が制御されることになる。また、画素部薄膜トランジスタ２３と共通電極２６との間で保持容量２５が形成される。
【０２２３】
アレイ状に配列された画素２２には、データ線駆動回路部３０に繋がるデータ線２９と、走査線駆動回路部２８に繋がる走査線２７がそれぞれ接続されている。データ線駆動回路部３０からは画素信号が出力され、その出力された画素信号はデータ線２９を介して画素２２に入力される。走査線駆動回路部２８からは画素選択信号が出力され、出力された画素選択信号は走査線２７を介して画素２２に入力される。
【０２２４】
走査線駆動回路部２８は、主にシフトレジスタと出力回路とを備えて構成され、入力されたクロック信号によってレジスタをシフトさせる。レジスタがハイ（Ｈ）レベルであれば、画素２２のＯＮ電圧に出力回路を切り換える。一方、レジスタがロー（Ｌ）レベルであれば、画素２２のＯＦＦ電圧に出力回路を切り換える。このようにして、走査線駆動回路部２８は、画素２２の走査線に順次ＯＮ電圧とＯＦＦ電圧を印加する。
【０２２５】
データ線駆動回路部３０は、入力された画素データの信号（たとえば各６ビットの画素データ）を、クロック信号のタイミングに合わせて順次ラッチして、データ線駆動回路部３０に取り込む。取り込まれた画素データはデータ線駆動回路部３０内のＤＡコンバータによってアナログ信号に変換される。アナログ信号に変換された画素データはデータ線２９へ送られる。
【０２２６】
画素２２の画素薄膜トランジスタ２３のゲートは、走査線２７から送られる信号によって制御される。ゲートにＯＮ信号が入力し、画素薄膜トランジスタのゲートがオンになったときに、データ線２９から送られる信号が画素容量と保持容量２５に蓄積される。蓄積された信号は、ゲートをオフして画面が書き換えられるまでの１フレームの間、画素容量と保持容量とに保持されることになる。
【０２２７】
このとき、画素薄膜トランジスタにおいてリーク電流が生じると液晶に印加された電圧が保持時間とともに低下して、表示部２１における表示品質を劣化させることになる。このため、表示部２１の画素薄膜トランジスタには、リーク電流をできるだけ少なくすることが要求される。すなわち、画素薄膜トランジスタではＯＦＦ電流が低いことが求められる。
【０２２８】
また、ゲートをＯＦＦする際には画素薄膜トランジスタを完全にＯＦＦ状態としなければならないため、ゲート電極には負電圧を印加する必要がある。このように画素薄膜トランジスタをＯＮする場合にはゲートに正電圧が印加される一方、ＯＦＦする場合にはゲートに負電圧が印加されるため、画素薄膜トランジスタではＯＦＦ電流が低いことに加えて高いＡＣストレス耐性が要求される。
【０２２９】
一方、画像表示装置の走査線駆動回路部２８およびデータ線駆動回路部３０のうち、ＣＭＯＳ回路によって構成される部分では薄膜トランジスタのゲートに負電圧が印加されることはない。このため、そのような回路に使用される薄膜トランジスタでは高いＡＣストレス耐性は特に要求されることはない。
【０２３０】
そこで、本実施の形態に係る画像表示装置では、画素薄膜トランジスタとして、たとえば実施の形態１等において説明したＧＯＬＤ構造の薄膜トランジスタが適用される。一方、ＣＭＯＳ回路によって構成され、高いＡＣストレス耐性が要求されない回路の薄膜トランジスタとして、従来のＬＤＤ構造の薄膜トランジスタが適用される。
【０２３１】
実施の形態１等において説明したＧＯＬＤ構造の薄膜トランジスタは、従来のＬＤＤ構造の薄膜トランジスタと比べると、薄膜トランジスタの占める占有面積が大きい。そこで、ＧＯＬＤ構造の薄膜トランジスタとＬＤＤ構造の薄膜トランジスタとを適切に配置することにより、液晶表示装置において薄膜トランジスタが形成される回路部の占める面積が大きくなるのを抑制することができる。
【０２３２】
ここで、そのＧＯＬＤ構造の薄膜トランジスタとＬＤＤ構造の薄膜トランジスタの占有面積の比較を具体的に行なう。まず、ＧＯＬＤ構造の薄膜トランジスタのゲート幅を１０μｍ、ＧＯＬＤ領域のチャネル長方向の長さを１μｍ、ＬＤＤ領域のチャネル長方向の長さを０．５μｍとする。一方、ＬＤＤ構造の薄膜トランジスタのゲート幅を１０μｍ、ＬＤＤ領域のチャネル長方向の長さを０．５μｍとする。また、それぞれのゲートのチャネル長を１〜５μとする。
【０２３３】
図７７に、本発明に係るＧＯＬＤ構造の薄膜トランジスタの占有面積と従来のＬＤＤ構造の薄膜トランジスタの占有面積との面積比のゲート長依存性のグラフを示す。図７７に示すように、ゲート長が短くなるほど、ＧＯＬＤ構造の薄膜トランジスタの占有面積よりもＬＤＤ構造の薄膜トランジスタの占有面積の方が小さくなる傾向があることがわかる。
【０２３４】
このようにして、画素薄膜トランジスタのような低いＯＦＦ電流と高いＡＣストレス耐性が要求される薄膜トランジスタにＧＯＬＤ構造の薄膜トランジスタを適用し、ＣＭＯＳ回路で構成されるような、画素薄膜トランジスタほどは高いＡＣストレス耐性が要求されない回路には従来のＬＤＤ構造の薄膜トランジスタを適用することで、画像表示装置における回路の占有面積の増大を最小限に抑えることができ、しかも、その占有面積増大の抑制効果は、ゲート長が短くなるにしたがって大きくなる。
【０２３５】
なお、画素薄膜トランジスタとして実施の形態１において説明したゲート電極が１つのＧＯＬＤ構造の薄膜トランジスタを例に挙げたが、ＧＯＬＤ構造の薄膜トランジスタとしては、たとえば図５８および図５９に示される２本のゲート電極を有するＧＯＬＤ構造の薄膜トランジスタを適用してもよい。特に、ゲート電極を２本備えることによってＯＦＦ電流をさらに低減することができて、画素薄膜トランジスタとしてより好適である。
【０２３６】
実施の形態１８
ここでは、ＧＯＬＤ構造の薄膜トランジスタを適用した画像表示装置の他の例について説明する。前述した画像表示装置におけるデータ線駆動回路部３０は、図７８に示すように、アナログスイッチ回路部３０ａと論理回路部３０ｂによって構成される。
【０２３７】
アナログスイッチ回路部３０ａではデータ線２９にデータ信号を送るタイミングが制御される。アナログスイッチ回路部３０ａにおけるスイッチング素子としての薄膜トランジスタのゲートがＯＮの状態になると、データ線２９に信号が入力され、走査線２７で選択されている画素２２にデータ信号が書き込まれる。
【０２３８】
その後、アナログスイッチ回路部３０ａでは薄膜トランジスタはＯＦＦ状態になるが、走査線２７には走査線に繋がるすべての画素２２に信号が書き込まれるまでＯＮ信号が入力されている。そのため、走査線２７の選択時間の間ではデータ線２９と画素２２に入力された信号を保持する必要があり、スイッチング素子としての薄膜トランジスタには低いＯＦＦ電流が求められることになる。
【０２３９】
また、ゲートをＯＦＦする際には薄膜トランジスタを完全にＯＦＦ状態にする必要があるため、ゲート電極には負電圧を印加する必要がある。このようにスイッチング回路部３０ａにおける薄膜トランジスタをＯＮする場合にはゲートに正電圧が印加される一方、ＯＦＦする場合にはゲートに負電圧が印加されるため、薄膜トランジスタではＯＦＦ電流が低いことに加えて高いＡＣストレス耐性が要求されることになる。
【０２４０】
そこで、本実施の形態に係る画像表示装置では、データ線駆動回路部３０を構成するアナログスイッチ回路部３０ａにおいて、スイッチング素子としての薄膜トランジスタとして、たとえば実施の形態１等において説明したＧＯＬＤ構造の薄膜トランジスタが適用される。一方、データ線駆動回路部３０を構成する論理回路部３０ｂのような、高いＡＣストレス耐性が要求されない回路では、薄膜トランジスタとして、たとえば従来のＬＤＤ構造の薄膜トランジスタが適用される。
【０２４１】
このように、アナログスイッチング回路部にＯＦＦ電流が低くＡＣストレス耐性が高いＧＯＬＤ構造の薄膜トランジスタを適用することで、画像の劣化を抑制することができる。一方、論理回路部には従来のＬＤＤ構造の薄膜トランジスタを適用することで、ＧＯＬＤ構造の薄膜トランジスタを適用することによる占有面積の増大を抑えることができる。
【０２４２】
なお、スイッチング回路部における薄膜トランジスタとしては、ｐ型およびｎ型のいずれの薄膜トランジスタも適用することができる。
【０２４３】
実施の形態１９
ここでは、ＧＯＬＤ構造の薄膜トランジスタを適用した画像表示装置のさらに他の例について説明する。前述した画像表示装置における走査線駆動回路部２８は、図７９に示すように、論理回路部２８ａ、昇圧回路部２８ｂおよび出力回路部２８ｃによって構成される。
【０２４４】
その論理回路部２８ａからはゲート選択信号が出力される。論理回路部２８ａから出力されるゲート選択信号は電圧としては低いために、昇圧回路部２８ｂにおいてその信号電圧が昇圧される。このため、昇圧回路部２８ｂにおける薄膜トランジスタには高いソース・ドレイン耐圧が要求されることになる。
【０２４５】
そして、昇圧された信号（Ｈ，Ｌ）は、出力回路部２８ｃにおいてさらに増幅されて走査線２７に出力される。このため、出力回路部２８ｃにおける薄膜トランジスタにも高いソース・ドレイン耐圧が要求されることになる。
【０２４６】
そこで、本実施の形態に係る画像表示装置では、走査線駆動回路部２８を構成する昇圧回路部２８ｂおよび出力回路部２８ｃにおいて、薄膜トランジスタとして、たとえば実施の形態１等において説明したＧＯＬＤ構造の薄膜トランジスタがそれぞれ適用される。一方、走査線駆動回路部２８を構成する論理回路部２８ａのような他界ＡＣストレス耐性が要求されない回路では、薄膜トランジスタとして、たとえば従来のＬＤＤ構造の薄膜トランジスタが適用される。
【０２４７】
このように、昇圧回路部２８ｂおよび出力回路部２８ｃにソース・ドレイン耐圧が高いＧＯＬＤ構造の薄膜トランジスタを適用することで、高い駆動能力を確保することができる。一方、論理回路部等には従来のＬＤＤ構造の薄膜トランジスタを適用することで、ＧＯＬＤ構造の薄膜トランジスタを適用することによる占有面積の増大を抑えることができる。
【０２４８】
実施の形態２０
実施の形態１８では、画像表示装置において、データ線駆動回路部３０におけるアナログスイッチ回路部の薄膜トランジスタとしてＧＯＬＤ構造の薄膜トランジスタが適用される場合について説明した。また、実施の形態１５では、走査線駆動回路部２８における昇圧回路部および出力回路部のそれぞれの薄膜トランジスタとしてＧＯＬＤ構造の薄膜トランジスタが適用される場合について説明した。
【０２４９】
ここでは、上記所定の回路部の薄膜トランジスタとしてＧＯＬＤ構造の薄膜トランジスタを適用することを前提として、画素の画素薄膜トランジスタとしてＬＤＤ構造の薄膜トランジスタを適用した画像表示装置について説明する。
【０２５０】
図８０に示すように、画像表示装置において、まず、データ線駆動回路部３０におけるアナログスイッチ回路部３０ａのスイッチング素子としての薄膜トランジスタにＧＯＬＤ構造の薄膜トランジスタが適用される、また、走査線駆動回路部２８における昇圧回路部２８ｂおよび出力回路部２８ｃのそれぞれの薄膜トランジスタとしてＧＯＬＤ構造の薄膜トランジスタが適用される。
【０２５１】
そして、表示部２１の画素薄膜トランジスタとしてＬＤＤ構造の薄膜トランジスタが適用される。特に、このＬＤＤ構造の薄膜トランジスタとしては、たとえば２本のゲート電極を有する薄膜トランジスタが適用される。
【０２５２】
表示部２１では、画素容量および蓄積容量に書き込まれた信号を保持するために薄膜トランジスタにはＯＦＦ電流が低いことが要求される。そして、さらに、光の透過率を上げるために光が透過できる領域の開口率をできるだけ高くする必要がある。ＯＦＦ電流を低くするためには、薄膜トランジスタとして複数のゲート電極を有することが有効であるが、一方で、薄膜トランジスタの占有面積を増加させてしまう。
【０２５３】
図８１に、本発明によるＧＯＬＤ構造の薄膜トランジスタと従来のＬＤＤ構造の薄膜トランジスタの占有面積のゲート電極数依存性のグラフを示す。図８１に示されるグラフによれば、たとえば２本のゲート電極を有するＧＯＬＤ構造の薄膜トランジスタと、３本のゲート電極を有する従来のＬＤＤ構造の薄膜トランジスタとはほぼ同じ占有面積を有することがわかる。
【０２５４】
したがって、上述した画像表示装置では、限られた画素部の領域内において画素薄膜トランジスタとしてＬＤＤ構造の薄膜トランジスタを適用することで、より多くのゲート電極を有することができＯＦＦ電流の低減に寄与することができる。
【０２５５】
このように実施の形態１８〜２０において説明した液晶表示装置においては、各回路部に要求される仕様に合わせて、ＧＯＬＤ構造の薄膜トランジスタとＬＤＤ構造の薄膜トランジスタ等を適切に配設することで、液晶表示装置の能力を最大限に引き出すことができるとともに、回路部の占有面積の増大を最小限に抑えることができる。
【０２５６】
なお、上述した各実施の形態では、薄膜トランジスタとしてソース領域およびドレイン領域等が形成される半導体層上にゲート絶縁膜を介在させてゲート電極が形成された、いわゆるプレーナ構造の薄膜トランジスタを例に挙げて説明した。
【０２５７】
本発明に係るＧＯＬＤ構造の薄膜トランジスタとしては、このようなプレーナ構造の薄膜トランジスタに限られず、ゲート電極上にゲート絶縁膜を介在させてソース領域およびドレイン領域等となる半導体層を形成した、いわゆる逆スタガ構造の薄膜トランジスタであってもよい。このような場合においても、それぞれ一方のＧＯＬＤ領域とＬＤＤ領域との接合部および電極の一方側部とは略同一平面上に位置し、それぞれ他方のＧＯＬＤ領域とＬＤＤ領域との接合部および電極の他方側部は同一平面上に位置することになる。
【０２５８】
なお、今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０２５９】
【図１】発明の実施の形態１に係る半導体装置の断面図である。
【図２】同実施の形態において、図１に示す半導体装置の製造方法の一工程を示す断面図である。
【図３】同実施の形態において、図２に示す工程の後に行なわれる工程を示す断面図である。
【図４】同実施の形態において、図３に示す工程の後に行なわれる工程を示す断面図である。
【図５】同実施の形態において、図４に示す工程の後に行なわれる工程を示す断面図である。
【図６】同実施の形態において、図５に示す工程の後に行なわれる工程を示す断面図である。
【図７】同実施の形態において、図６に示す工程の後に行なわれる工程を示す断面図である。
【図８】同実施の形態において、図７に示す工程の後に行なわれる工程を示す断面図である。
【図９】同実施の形態において、図８に示す工程の後に行なわれる工程を示す断面図である。
【図１０】同実施の形態において、薄膜トランジスタのソース・ドレイン耐圧の結果を示す図である。
【図１１】同実施の形態において、薄膜トランジスタのＯＮ電流の結果を示す図である。
【図１２】同実施の形態において、薄膜トランジスタのＯＦＦ電流の結果を示す図である。
【図１３】同実施の形態において、薄膜トランジスタのＡＣストレス耐性の結果を示す図である。
【図１４】同実施の形態において、本発明によるＧＯＬＤ構造の薄膜トランジスタと従来のＧＯＬＤ構造の薄膜トランジスタにおけるエッチングプロセス工程を比較した図である。
【図１５】本発明の実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。
【図１６】同実施の形態において、図１５に示す工程の後に行なわれる工程を示す断面図である。
【図１７】同実施の形態において、図１６に示す工程の後に行なわれる工程を示す断面図である。
【図１８】同実施の形態において、図１７に示す工程の後に行なわれる工程を示す断面図である。
【図１９】同実施の形態において、図１８に示す工程の後に行なわれる工程を示す断面図である。
【図２０】同実施の形態において、図１９に示す工程の後に行なわれる工程を示す断面図である。
【図２１】同実施の形態において、薄膜トランジスタのソース・ドレイン耐圧の結果を示す図である。
【図２２】同実施の形態において、薄膜トランジスタのＯＮ電流の結果を示す図である。
【図２３】同実施の形態において、薄膜トランジスタのＯＦＦ電流の結果を示す図である。
【図２４】同実施の形態において、薄膜トランジスタのＡＣストレス耐性の結果を示す図である。
【図２５】本発明の実施の形態３に係る半導体装置の製造方法の一工程を示す断面図である。
【図２６】同実施の形態において、図２５に示す工程の後に行なわれる工程を示す断面図である。
【図２７】同実施の形態において、図２６に示す工程の後に行なわれる工程を示す断面図である。
【図２８】同実施の形態において、図２７に示す工程の後に行なわれる工程を示す断面図である。
【図２９】同実施の形態において、図２８に示す工程の後に行なわれる工程を示す断面図である。
【図３０】本発明の実施の形態４において、飽和劣化率のＧＯＬＤ領域の不純物濃度依存性を示すグラフである。
【図３１】本発明の実施の形態５において、飽和劣化率のＧＯＬＤ長依存性を示すグラフである。
【図３２】本発明の実施の形態６において、ＡＣストレス寿命のＬＤＤ長依存性を示すグラフである。
【図３３】本発明の実施の形態７において、ＯＮ電流のソース側のＬＤＤ長とドレイン側のＬＤＤ長との差の依存性を示すグラフである。
【図３４】本発明の実施の形態８に係る半導体装置の製造方法の一工程を示す断面図である。
【図３５】同実施の形態において、図３４に示す工程の後に行なわれる工程を示す断面図である。
【図３６】同実施の形態において、図３５に示す工程の後に行なわれる工程を示す断面図である。
【図３７】同実施の形態において、図３６に示す工程の後に行なわれる工程を示す断面図である。
【図３８】同実施の形態において、図３７に示す工程の後に行なわれる工程を示す断面図である。
【図３９】同実施の形態において、薄膜トランジスタのソース・ドレイン耐圧の結果を示す図である。
【図４０】同実施の形態において、薄膜トランジスタのＯＮ電流の結果を示す図である。
【図４１】同実施の形態において、薄膜トランジスタのＯＦＦ電流の結果を示す図である。
【図４２】本発明の実施の形態９において、ソース・ドレイン耐圧のＧＯＬＤ領域の不純物濃度依存性を示すグラフである。
【図４３】同実施の形態において、ＡＣストレス寿命のＧＯＬＤ領域の不純物濃度依存性を示すグラフである。
【図４４】本発明の実施の形態１０において、ソース・ドレイン耐圧のＬＤＤ領域の不純物濃度依存性を示すグラフである。
【図４５】同実施の形態において、ＡＣストレス寿命のＬＤＤ領域の不純物濃度依存性を示すグラフである。
【図４６】同実施の形態において、ＯＦＦ電流のＬＤＤ領域の不純物濃度依存性を示すグラフである。
【図４７】本発明の実施の形態１１において、ソース・ドレイン耐圧のＧＯＬＤ長依存性を示すグラフである。
【図４８】同実施の形態において、ＡＣストレス寿命のＧＯＬＤ長依存性を示すグラフである。
【図４９】本発明の実施の形態１２において、ソース・ドレイン耐圧のＬＤＤ長依存性を示すグラフである。
【図５０】同実施の形態において、ＡＣストレス寿命のＬＤＤ長依存性を示すグラフである。
【図５１】同実施の形態において、ＯＦＦ電流のＬＤＤ長依存性を示すグラフである。
【図５２】同実施の形態において、ＯＮ電流のＬＤＤ長依存性を示すグラフである。
【図５３】本発明の実施の形態１３において、評価用半導体装置の製造方法の一工程を示す断面図である。
【図５４】同実施の形態において、図５３に示す工程の後に行なわれる工程を示す断面図である。
【図５５】同実施の形態において、図５４に示す工程の後に行なわれる工程を示す断面図である。
【図５６】同実施の形態において、ＯＮ電流のソース側のＬＤＤ長とドレイン側のＬＤＤ長との差の依存性を示すグラフである。
【図５７】同実施の形態において、ＯＦＦ電流のＬＤＤ長さの差の依存性を示すグラフである。
【図５８】本発明の実施の形態１４に係る半導体装置の平面図である。
【図５９】同実施の形態において、図５８に示す断面線ＬＩＸ−ＬＩＸにおける断面図である。
【図６０】同実施の形態において、ＯＦＦ電流の測定結果を示す図である。
【図６１】本発明の実施の形態１５に係る半導体装置の製造方法の一工程を示す断面図である。
【図６２】同実施の形態において、図６１に示す工程の後に行なわれる工程を示す断面図である。
【図６３】同実施の形態において、図６２に示す工程の後に行なわれる工程を示す断面図である。
【図６４】同実施の形態において、図６３に示す工程の後に行なわれる工程を示す断面図である。
【図６５】同実施の形態において、図６４に示す工程の後に行なわれる工程を示す断面図である。
【図６６】同実施の形態において、図６５に示す工程の後に行なわれる工程を示す断面図である。
【図６７】同実施の形態において、図６６に示す工程の後に行なわれる工程を示す断面図である。
【図６８】本発明の実施の形態１６に係る半導体装置の製造方法の一工程を示す断面図である。
【図６９】同実施の形態において、図６８に示す工程の後に行なわれる工程を示す断面図である。
【図７０】同実施の形態において、図６９に示す工程の後に行なわれる工程を示す断面図である。
【図７１】同実施の形態において、図７０に示す工程の後に行なわれる工程を示す断面図である。
【図７２】同実施の形態において、図７１に示す工程の後に行なわれる工程を示す断面図である。
【図７３】同実施の形態において、図７２に示す工程の後に行なわれる工程を示す断面図である。
【図７４】同実施の形態において、図７３に示す工程の後に行なわれる工程を示す断面図である。
【図７５】同実施の形態において、図７４に示す工程の後に行なわれる工程を示す断面図である。
【図７６】本発明の実施の形態１７に係る液晶表示装置の構成を示すブロック図である。
【図７７】同実施の形態において、本発明によるＧＯＬＤ構造の薄膜トランジスタの占有面積と従来のＬＤＤ構造の薄膜トランジスタの占有面積との面積比のゲート長依存性を示すグラフである。
【図７８】本発明の実施の形態１８に係る液晶表示装置の構成を示すブロック図である。
【図７９】本発明の実施の形態１９に係る液晶表示装置の構成を示すブロック図である。
【図８０】本発明の実施の形態２０に係る液晶表示装置の構成を示すブロック図である。
【図８１】同実施の形態において、本発明によるＧＯＬＤ構造の薄膜トランジスタと従来のＬＤＤ構造の薄膜トランジスタの占有面積のゲート電極数依存性を示すグラフである。
【符号の説明】
【０２６０】
１  ガラス基板、２  シリコン窒化膜、３  シリコン酸化膜、４  多結晶シリコン膜、４ａａ，４ａｂ，４ａｃ，４ａｄ，４ａｅ，４ａｆ，４ａｇ  不純物領域、５  ゲート絶縁膜、６  クロム膜、６ａ  ゲート電極、７  層間絶縁膜、７ａ，７ｂ  コンタクトホール、８ａ  ソース電極、８ｂ  ドレイン電極、２１  表示部、２２  画素、２３  画素部薄膜トランジスタ、２４  画素電極、２５  保持容量、２６  共通電極、２７  走査線、２８  走査線駆動回路部、２８ａ  論理回路部、２８ｂ  昇圧回路部、２８ｃ  出力回路部、２９  データ線、３０  データ線駆動回路、３０ａ  アナログスイッチ回路部、３０ｂ  論理回路部、４０  チャネル領域、４１，４２  ＧＯＬＤ領域、４３，４４  ＬＤＤ領域、４５  ソース領域、４６  ドレイン領域。
【図１】
2005333107.tif 000003
【図２】
2005333107.tif 000004
【図３】
2005333107.tif 000005
【図４】
2005333107.tif 000006
【図５】
2005333107.tif 000007
【図６】
2005333107.tif 000008
【図７】
2005333107.tif 000009
【図８】
2005333107.tif 000010
【図９】
2005333107.tif 000011
【図１０】
2005333107.tif 000012
【図１１】
2005333107.tif 000013
【図１２】
2005333107.tif 000014
【図１３】
2005333107.tif 000015
【図１４】
2005333107.tif 000016
【図１５】
2005333107.tif 000017
【図１６】
2005333107.tif 000018
【図１７】
2005333107.tif 000019
【図１８】
2005333107.tif 000020
【図１９】
2005333107.tif 000021
【図２０】
2005333107.tif 000022
【図２１】
2005333107.tif 000023
【図２２】
2005333107.tif 000024
【図２３】
2005333107.tif 000025
【図２４】
2005333107.tif 000026
【図２５】
2005333107.tif 000027
【図２６】
2005333107.tif 000028
【図２７】
2005333107.tif 000029
【図２８】
2005333107.tif 000030
【図２９】
2005333107.tif 000031
【図３０】
2005333107.tif 000032
【図３１】
2005333107.tif 000033
【図３２】
2005333107.tif 000034
【図３３】
2005333107.tif 000035
【図３４】
2005333107.tif 000036
【図３５】
2005333107.tif 000037
【図３６】
2005333107.tif 000038
【図３７】
2005333107.tif 000039
【図３８】
2005333107.tif 000040
【図３９】
2005333107.tif 000041
【図４０】
2005333107.tif 000042
【図４１】
2005333107.tif 000043
【図４２】
2005333107.tif 000044
【図４３】
2005333107.tif 000045
【図４４】
2005333107.tif 000046
【図４５】
2005333107.tif 000047
【図４６】
2005333107.tif 000048
【図４７】
2005333107.tif 000049
【図４８】
2005333107.tif 000050
【図４９】
2005333107.tif 000051
【図５０】
2005333107.tif 000052
【図５１】
2005333107.tif 000053
【図５２】
2005333107.tif 000054
【図５３】
2005333107.tif 000055
【図５４】
2005333107.tif 000056
【図５５】
2005333107.tif 000057
【図５６】
2005333107.tif 000058
【図５７】
2005333107.tif 000059
【図５８】
2005333107.tif 000060
【図５９】
2005333107.tif 000061
【図６０】
2005333107.tif 000062
【図６１】
2005333107.tif 000063
【図６２】
2005333107.tif 000064
【図６３】
2005333107.tif 000065
【図６４】
2005333107.tif 000066
【図６５】
2005333107.tif 000067
【図６６】
2005333107.tif 000068
【図６７】
2005333107.tif 000069
【図６８】
2005333107.tif 000070
【図６９】
2005333107.tif 000071
【図７０】
2005333107.tif 000072
【図７１】
2005333107.tif 000073
【図７２】
2005333107.tif 000074
【図７３】
2005333107.tif 000075
【図７４】
2005333107.tif 000076
【図７５】
2005333107.tif 000077
【図７６】
2005333107.tif 000078
【図７７】
2005333107.tif 000079
【図７８】
2005333107.tif 000080
【図７９】
2005333107.tif 000081
【図８０】
2005333107.tif 000082
【図８１】
2005333107.tif 000083