(57)【要約】【課題】電力用素子、電力用素子を駆動する回路および電力用素子を制御する論理素子を同一チップに集積した高耐圧の半導体装置を低コストで得ること。【解決手段】ＳＯＩ基板上に、ループ状のリサーフ構造よりなる高耐圧接合終端構造３４を形成し、その内側領域に横型ＩＧＢＴ１３、横型ＦＷＤ１４、出力段素子１５および駆動回路１６を作製する。横型ＩＧＢＴ１３および横型ＦＷＤ１４を、絶縁領域であるトレンチ分離領域１９で囲む。レベルシフト素子である高耐圧ＮＭＯＳＦＥＴ１２ａ，１２ｂのドレイン電極１７ａ，１７ｂを高耐圧接合終端構造３４の内側に設けるとともに、そのゲート電極およびソース電極を高耐圧接合終端構造３４の外側に設ける。高耐圧接合終端構造３４の周囲を第２の絶縁領域であるトレンチ分離領域１９で囲む。この第２の絶縁領域の外側に制御回路１１を設ける。【選択図】        図１
2005064472.tif 000002
【特許請求の範囲】
【請求項１】
支持基板と、
前記支持基板上に積層された絶縁層と、
前記絶縁層上に積層された半導体層と、
前記半導体層の表面領域にループ状に形成されたリサーフ構造よりなる高耐圧接合終端構造と、
前記高耐圧接合終端構造により囲まれる領域内に形成された電力用素子と、
前記高耐圧接合終端構造により囲まれる領域内に形成された前記電力用素子の駆動手段と、
前記高耐圧接合終端構造により囲まれる領域内で前記電力用素子を囲み、かつ前記半導体層を貫通して前記絶縁層に達する絶縁領域と、
前記高耐圧接合終端構造を挟んでその一方の側にレベルシフト前の電圧が印加される入力電極を有し、かつ他方の側にレベルシフト後の電圧を出力する出力電極を有するレベルシフト素子と、
前記レベルシフト素子の出力電極と前記駆動手段とを電気的に接続する配線と、
前記半導体層と前記配線との間に設けられた層間絶縁膜と、
を具備することを特徴とする半導体装置。
【請求項２】
前記駆動手段は、前記高耐圧接合終端構造と前記絶縁領域との間に設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
さらに、前記高耐圧接合終端構造を囲み、かつ前記半導体層を貫通して前記絶縁層に達する第２の絶縁領域を具備することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記駆動手段は、前記絶縁領域により囲まれていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記レベルシフト素子は、高耐圧接合終端構造を挟んでその一方の側に前記出力電極となるドレイン電極を有し、かつ他方の側にゲート電極および前記入力電極となるソース電極を有する高耐圧の絶縁ゲート型電界効果トランジスタにより構成されていることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
【請求項６】
前記電力用素子として、絶縁ゲート型バイポーラトランジスタおよびダイオードの一方または両方が形成されていることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
【請求項７】
前記駆動手段には、Ｎチャネルの絶縁ゲート型電界効果トランジスタおよびＰチャネルの絶縁ゲート型電界効果トランジスタの一方または両方が形成されていることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
【請求項８】
前記半導体層の、前記高耐圧接合終端構造の外側領域に論理素子が設けられていることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
【請求項９】
前記論理素子として、Ｎチャネルの絶縁ゲート型電界効果トランジスタおよびＰチャネルの絶縁ゲート型電界効果トランジスタの一方または両方が形成されていることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記入力電極と前記出力電極との間の前記半導体層の上に第２の層間絶縁膜が形成されており、前記入力電極および前記出力電極が前記第２の層間絶縁膜の上にまで張り出して前記レベルシフト素子のフィールドプレートを兼ねていることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧の横型半導体素子と低耐圧の制御用半導体素子とを誘電体分離技術を適用して同一基板上に集積した高耐圧ＩＣ（集積回路）等の半導体装置に関し、特に横型のＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）および横型ＦＷＤ（還流用ダイオード）を駆動回路、制御回路およびレベルシフト回路とともに同一基板上に搭載した１チップインバータを構成する半導体装置に関する。
【背景技術】
【０００２】
近年、高耐圧ＩＣ等の半導体装置において、ＩＧＢＴ等の電力用スイッチング素子と、これを駆動、制御および保護するための回路とを１つの半導体基板上に集積した高耐圧パワーＩＣが開発されている。このような高耐圧パワーＩＣでは、接合分離や誘電体分離などの素子分離技術が用いられている。
【０００３】
誘電体分離構造では、分離領域の単位面積当たりの容量が接合分離構造に比べて格段に小さくなるので、寄生素子のラッチアップ現象による半導体装置の破壊や誤動作を起こし難い構造を形成することができるという利点がある。加えて、接合分離構造の素子では強い放射線環境下で光によるリーク電流が発生するが、誘電体分離構造ではこれを排除することができるという利点がある。
【０００４】
以上のような利点を有することから、誘電体分離技術を用いて横型ＩＧＢＴおよび横型ＦＷＤを、それらを制御するための制御用素子と同一基板上に搭載した１チップインバータが開発されている。１チップインバータの利点は、従来の電力用素子チップと制御用素子チップとを別々に設けていた構成に比べて、チップの実装面積の大幅な削減によるインバータ装置の小型化や、ボンディングワイヤーによるチップ間の電気的な接続の削減による高信頼性化を実現できるということである。
【０００５】
図９に、一般的なインバータ回路の構成を示す。図９に示すように、図示しない三相モータ等を駆動するために用いられるパワーデバイスは、６個のＩＧＢＴＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６とそれらに１個ずつ並列に接続された６個のＦＷＤＤ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６より構成されており、ブリッジ回路を構成している。ＦＷＤＤ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６のアノードは、それぞれＩＧＢＴＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６のエミッタに接続され、カソードはコレクタに接続されている。
【０００６】
Ｕ相、Ｖ相およびＷ相のそれぞれの上アームスイッチング素子であるＩＧＢＴＱ１，Ｑ２，Ｑ３のコレクタと、Ｕ相、Ｖ相およびＷ相のそれぞれの下アームスイッチング素子であるＩＧＢＴＱ４，Ｑ５，Ｑ６のエミッタとの間には、直流電圧が印加される。この直流電圧は、ＡＣ電源１、コンバータ２およびコンデンサＣによって得られる。
【０００７】
上アーム側のＩＧＢＴＱ１，Ｑ２，Ｑ３のゲートは、それぞれ対応する出力段素子３ａ，３ｂ，３ｃに接続されている。下アーム側のＩＧＢＴＱ４，Ｑ５，Ｑ６のゲートは、それぞれ制御回路４内に設けられた対応する出力段素子（図示省略）に接続されている。つまり、ＩＧＢＴＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６は、それぞれに対応する出力段素子の出力信号に基づいて、オン／オフする。なお、図９では、図が煩雑になるのを避けるため、各ゲートと出力段素子との接続を省略している。
【０００８】
ＩＧＢＴＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６のうち、どれをオンさせ、どれをオフさせるかを決める制御信号は、図示しないマイクロコンピュータから供給される信号に基づいて、制御回路４から発せられる。上アーム側のＩＧＢＴＱ１，Ｑ２，Ｑ３に対する制御信号は、レベルシフト回路５により電圧調整された後、それぞれに対応した駆動回路６ａ，６ｂ，６ｃを介して出力段素子３ａ，３ｂ，３ｃに供給される。下アーム側のＩＧＢＴＱ４，Ｑ５，Ｑ６に対する制御信号は、制御回路４内に設けられたそれぞれに対応する駆動回路（図示省略）を介して図示省略した出力段素子に供給される。
【０００９】
図１０は、従来の１チップインバータのＵ相上アーム分の構成を模式的に示す要部平面図である。図１０に示すように、従来の１チップインバータ（Ｕ相上アーム分）１０では、ＳＯＩ（シリコン・オン・インシュレータ）基板上に、入力信号に基づいてＵ相、Ｖ相およびＷ相の各駆動回路へ制御信号を出力する制御回路１１、レベルシフト回路のレベルシフト素子を構成する高耐圧のＮＭＯＳＦＥＴ（ゲート絶縁膜として酸化膜を用いたＮチャネルの絶縁ゲート型電界効果トランジスタ）１２ａ，１２ｂ、Ｕ相上アームのスイッチング素子である横型ＩＧＢＴ１３、横型ＩＧＢＴ１３に並列接続される横型ＦＷＤ１４、横型ＩＧＢＴ１３にスイッチング信号を供給する出力段素子１５、高耐圧ＮＭＯＳＦＥＴ１２ａ，１２ｂ（レベルシフト素子）のドレイン電極１７ａ，１７ｂから配線１８ａ，１８ｂを介して供給された信号に基づいて出力段素子１５への出力信号を生成する駆動回路１６が作製されている。
【００１０】
各回路や素子の形成領域は、絶縁領域となるトレンチ分離領域１９により分離されている。なお、図１０には、インバータの基本的機能に関係する回路についてのみ明示されており、通常、駆動回路や制御回路に含まれる保護回路やその他の機能を有する回路については、明示されていない（他の図においても同じ）。また、レベルシフト素子として、レベルアップ回路用の高耐圧ＮＭＯＳＦＥＴの代わりに、レベルダウン回路用の高耐圧ＰＭＯＳＦＥＴ（ＰチャネルのＭＯＳＦＥＴ）が搭載される場合もある。
【００１１】
図１１は、図１０のＧ−Ｇ’における縦断面図であり、高耐圧ＮＭＯＳＦＥＴ１２ａ（レベルシフト素子）の断面構成を示している。図１１に示すように、ＳＯＩ基板２０は、支持基板である第１の半導体基板２１と、素子構造が形成される半導体層としての第２の半導体基板２３とを、絶縁層となる酸化膜２２を介して貼り合わせた構成となっている。高耐圧ＮＭＯＳＦＥＴ１２ａのドレイン電極１７ａは、高耐圧ＮＭＯＳＦＥＴ１２ａの中心に設けられている。ドレイン電極１７ａの周囲には、ダブルＲＥＳＵＲＦ（リデュースト・サーフィス・フィールド）やシングルＲＥＳＵＲＦ等のリサーフ構造よりなる高耐圧接合終端構造２４が形成されている。
【００１２】
高耐圧ＮＭＯＳＦＥＴ１２ａのゲート電極２５とソース電極２６ａ，２６ｂは、高耐圧接合終端構造２４の外周部の一部に形成されている。ＲＥＳＵＲＦ効果による高耐圧化を図るため、Ｐ拡散層２７ａ，２７ｂが高耐圧接合終端構造２４の表面に設けられている。高耐圧ＮＭＯＳＦＥＴ１２ａの周囲には、トレンチ分離領域１９が設けられている。トレンチ分離領域１９の側壁には、酸化膜２８が形成されている。その酸化膜２８の内側部分は、多結晶シリコン２９により埋められている。
【００１３】
図１１に示すように、従来の１チップインバータでは、高耐圧ＮＭＯＳＦＥＴ１２ａのドレイン電極１７ａに接続された配線１８ａが高耐圧接合終端構造２４の上を横切っているため、この配線１８ａと第２の半導体基板２３との間にたとえば６００Ｖ程度の高電圧が印加される箇所が生じる。このため、この高電圧配線１８ａと第２の半導体基板２３との間の酸化膜等の層間絶縁膜３０は、厚くなければならない。この層間絶縁膜３０が薄いと、高電圧配線１８ａの電位が基板の電位分布に影響を及ぼし、高耐圧ＮＭＯＳＦＥＴ１２ａの耐圧劣化の原因になる。また、ドレイン電極１７ａの電位が跳ね上がったときに層間絶縁膜３０が破壊するおそれがある。
【００１４】
このことは、図１０に示すもう一方の高耐圧ＮＭＯＳＦＥＴ１２ｂのドレイン電極１７ｂに接続された配線１８ｂと第２の半導体基板との間の層間絶縁膜についても同様である。また、上述したＵ相上アーム分と同じ構成のＶ相上アーム分およびＷ相上アーム分についても同様である。
【００１５】
ところで、本発明者らは、自己シールド技術を用いることによって、高電位の配線が絶縁膜を介して接地（ＧＮＤ）レベルの基板上を横切る構造をなくし、それによって１０００Ｖ以上の高耐圧ＩＣが実現可能であることを先に報告している（たとえば、非特許文献１参照。）。自己シールド技術については、種々、提案されている（たとえば、特許文献１、特許文献２、特許文献３参照。）。
【００１６】
図１２は、従来の多チップ構成に自己シールド技術を適用したインバータ装置のＵ相上アーム分の構成を模式的に示す要部平面図である。図１２に示すように、制御回路１１、出力段素子１５および駆動回路１６は高耐圧ＩＣチップ３１に作製されている。ＩＧＢＴ３２およびＦＷＤ３３は、高耐圧ＩＣチップ３１とは別のチップに作製されている。
【００１７】
出力段素子１５および駆動回路１６は、高耐圧ＩＣチップ３１にループ状のリサーフ構造よりなる高耐圧接合終端構造３４により囲まれる領域内に作製されている。出力段素子１５は、ＩＧＢＴ３２のゲート電極３５およびエミッタ電極３６にそれぞれボンディングワイヤ３７，３８を介して電気的に接続されている。
【００１８】
図１３は、図１２のＨ−Ｈ’における縦断面図であり、レベルシフト素子である高耐圧ＮＭＯＳＦＥＴ１２ａの断面構成を示している。図１３に示すように、高耐圧ＮＭＯＳＦＥＴ１２ａのドレイン電極１７ａは、高耐圧接合終端構造３４を挟んでその一方の端に形成され、もう一方の端に高耐圧ＮＭＯＳＦＥＴ１２ａのゲート電極２５とソース電極２６ａ，２６ｂが形成されている。もう一方の高耐圧ＮＭＯＳＦＥＴ１２ｂの断面構成も図１３と同様である。また、Ｖ相上アーム分の構成およびＷ相上アーム分の構成もＵ相上アーム分の構成と同様である。
【００１９】
【特許文献１】特許第３２１４８１８号公報
【特許文献２】特開平９−５５４９８号公報
【特許文献３】米国特許第６１２４６２８号明細書
【非特許文献１】タツヒコ・フジヒラ（Tatsuhiko Fujihira）、外４名、「セルフ・シールディング：ニュー  ハイ・ボルテージ  インター・コネクション  テクニック  フォー  ＨＶＩＣｓ（Self-shielding:New High-Voltage Inter-Connection Technique for HVICs）」、アイ・トリプル・イー、（米国）、１９９６年、ｐ．２３１−２３４
【発明の開示】
【発明が解決しようとする課題】
【００２０】
上述したように、従来の１チップインバータでは、高電圧配線１８ａと第２の半導体基板２３との間に厚い層間絶縁膜３０が必要であるが、基板上に形成することができる酸化膜等の絶縁膜の厚さには製造コストの点で限界がある。現状で実用化されている層間絶縁膜の厚さは、６００Ｖ耐圧の１チップインバータで６μｍ程度である。それに対して、１２００Ｖ耐圧クラスの１チップインバータを６００Ｖ耐圧のものと同じ構造で実現する場合、高い信頼性を確保するには、高電圧配線下の層間絶縁膜を１０μｍを超える厚さで形成する必要があり、低コストでの製造が困難であるという問題点がある。
【００２１】
本発明は、上記問題点に鑑みてなされたものであって、電力用素子とこれを駆動するための駆動回路を同一チップに集積した低コストで高耐圧の半導体装置、さらにはこれに電力用素子を制御する論理素子も集積した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２２】
上記目的を達成するため、本発明にかかる半導体装置は、支持基板と、前記支持基板上に積層された絶縁層と、前記絶縁層上に積層された半導体層と、前記半導体層の表面領域にループ状に形成されたリサーフ構造よりなる高耐圧接合終端構造と、前記高耐圧接合終端構造により囲まれる領域内に形成された電力用素子と、前記高耐圧接合終端構造により囲まれる領域内に形成された前記電力用素子の駆動手段と、前記高耐圧接合終端構造により囲まれる領域内で前記電力用素子を囲み、かつ前記半導体層を貫通して前記絶縁層に達する絶縁領域と、前記高耐圧接合終端構造を挟んでその一方の側にレベルシフト前の電圧が印加される入力電極を有し、かつ他方の側にレベルシフト後の電圧を出力する出力電極を有するレベルシフト素子と、前記レベルシフト素子の出力電極と前記駆動手段とを電気的に接続する配線と、前記半導体層と前記配線との間に設けられた層間絶縁膜と、を具備することを特徴とする。
【００２３】
この発明によれば、自己シールド技術を適用したことにより、レベルシフト素子が高耐圧接合終端構造の内側と外側にまたがって形成されているので、レベルシフト素子に接続された高電位配線が、接地（ＧＮＤ）レベルの半導体層上を横切ることなく駆動手段に接続される。したがって、半導体層上に特別に厚い層間絶縁膜を設ける必要がない。また、電力用素子が高耐圧接合終端構造の内側領域において絶縁領域により誘電体分離されていることによって、電力用素子と、高耐圧接合終端構造の外側の接地（ＧＮＤ）レベルを基準電位とする素子との間での寄生素子の動作を防ぐことができる。
【００２４】
この発明において、前記駆動手段は、前記高耐圧接合終端構造と前記絶縁領域との間に設けられていてもよい。また、前記高耐圧接合終端構造を囲み、かつ前記半導体層を貫通して前記絶縁層に達する第２の絶縁領域を具備する構成であってもよい。あるいは、前記駆動手段が、前記絶縁領域により囲まれている構成であってもよい。このようにすることによって、より一層、寄生素子の動作を抑制することができるので、信頼性を高めることができる。
【００２５】
また、上記発明において、前記レベルシフト素子は、高耐圧接合終端構造を挟んでその一方の側に前記出力電極となるドレイン電極を有し、かつ他方の側にゲート電極および前記入力電極となるソース電極を有する高耐圧のＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）により構成されていてもよい。また、前記電力用素子として、ＩＧＢＴおよびＦＷＤの一方または両方が形成されていてもよい。また、前記駆動手段には、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴの一方または両方が形成されていてもよい。このようにすれば、低コストで、寄生素子の動作による破壊や誤動作が起こり難く、かつ１０００Ｖを超える耐圧の、電力用素子とその駆動手段を集積した１チップインバータが得られる。
【００２６】
さらに、上記発明において、前記半導体層の、前記高耐圧接合終端構造の外側領域に論理素子が設けられていてもよく、その論理素子として、Ｎチャネルの絶縁ゲート型電界効果トランジスタおよびＰチャネルの絶縁ゲート型電界効果トランジスタの一方または両方が形成されていてもよい。このようにすれば、低コストで、寄生素子の動作による破壊や誤動作が起こり難く、かつ１０００Ｖを超える耐圧の、電力用素子（ＩＧＢＴおよびＦＷＤ）とその駆動手段および制御回路を集積した１チップインバータが得られる。
【００２７】
さらにまた、上記発明において、前記入力電極と前記出力電極との間の半導体層の上に第２の層間絶縁膜が形成されており、入力電極および出力電極がその第２の層間絶縁膜の上にまで張り出してレベルシフト素子のフィールドプレートを兼ねた構成としてもよい。このようにすれば、フィールドプレートがあることによって、レベルシフト素子において電界が集中するのを緩和することができる。
【発明の効果】
【００２８】
本発明にかかる半導体装置によれば、レベルシフト素子と駆動手段とを接続する高電位配線の下に特別に厚い層間絶縁膜を設ける必要がないので、高耐圧の半導体装置が低コストで得られるという効果を奏する。また、寄生素子の動作を防ぐことができるので、破壊や誤動作が起こり難い半導体装置が得られるという効果を奏する。
【発明を実施するための最良の形態】
【００２９】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。なお、以下の各実施の形態では、本発明を１チップ構成の三相インバータに適用した例を挙げ、その１チップインバータのＵ相上アーム分の構成について説明する。Ｖ相およびＷ相の上アーム分の構成は、Ｕ相上アーム分の構成と同じである。また、各相の下アーム分の構成は、レベルシフト素子がない点を除いて、Ｕ相上アーム分の構成と同様である。したがって、それらの説明を省略する。
【００３０】
実施の形態１．
図１は、本発明の実施の形態１にかかる１チップインバータのＵ相上アーム分の構成を模式的に示す要部平面図である。なお、実施の形態１において、図１０〜図１３に示す構成と同様の構成については、同一の符号を付して重複する説明を省略する。
【００３１】
図１に示すように、実施の形態１の１チップインバータ（Ｕ相上アーム分）４０では、論理素子を含む制御回路１１、レベルシフト素子である高耐圧ＮＭＯＳＦＥＴ１２ａ，１２ｂ、電力用素子である横型ＩＧＢＴ１３および横型ＦＷＤ１４、並びに駆動手段を構成する出力段素子１５および駆動回路１６が、同一基板上に作製されている。この基板としては、第１の半導体基板２１、酸化膜２２および第２の半導体基板２３よりなるＳＯＩ基板２０（図２〜図４参照。）が用いられる。
【００３２】
横型ＩＧＢＴ１３、横型ＦＷＤ１４、出力段素子１５および駆動回路１６は、ループ状のリサーフ構造よりなる高耐圧接合終端構造３４により囲まれる領域内に作製されている。さらに、横型ＩＧＢＴ１３および横型ＦＷＤ１４は、絶縁領域であるトレンチ分離領域１９により囲まれた素子形成領域内に作製されている。出力段素子１５および駆動回路１６は、高耐圧接合終端構造３４とトレンチ分離領域１９との間の領域に作製されている。
【００３３】
高耐圧ＮＭＯＳＦＥＴ１２ａ，１２ｂは、高耐圧接合終端構造３４の内側と外側にまたがって形成されている。ドレイン電極１７ａ，１７ｂと駆動回路１６とは、配線１８ａ，１８ｂを介して電気的に接続されている。また、高耐圧接合終端構造３４は、ループ状に形成された第２の絶縁領域であるトレンチ分離領域１９により囲まれている。制御回路１１は、第２の絶縁領域であるトレンチ分離領域１９の外側に設けられている。
【００３４】
図２は、図１のＡ−Ａ’における縦断面図であり、横型ＩＧＢＴ１３および横型ＦＷＤ１４の断面構成を示している。図２に示すように、トレンチ分離領域１９は、ＳＯＩ基板２０の第２の半導体基板（Ｎ型）２３を貫通してＳＯＩ基板２０の酸化膜２２に達する。横型ＩＧＢＴ１３および横型ＦＷＤ１４は、それぞれトレンチ分離領域１９およびＳＯＩ基板２０の酸化膜２２により囲まれる異なる素子形成領域に形成されている。以下、便宜上、横型ＩＧＢＴ１３が形成される素子形成領域をＩＧＢＴ形成領域とし、横型ＦＷＤ１４が形成される素子形成領域をＦＷＤ形成領域とする。
【００３５】
ＩＧＢＴ形成領域において、Ｐウェル領域４１ａ，４１ｂが第２の半導体基板２３の表面層に選択的に形成されている。Ｐ+コンタクト領域４５ａ，４５ｃおよびＮ+エミッタ領域４６ａ，４６ｂはＰウェル領域４１ａ，４１ｂの表面に形成されている。エミッタ電極４７ａ，４７ｃはＰ+コンタクト領域４５ａ，４５ｃおよびＮ+エミッタ領域４６ａ，４６ｂに電気的に接続している。
【００３６】
また、ＩＧＢＴ形成領域において、Ｎバッファ領域４２が第２の半導体基板２３の表面層に選択的に形成されている。Ｐ+コレクタ領域４５ｂはＮバッファ領域４２の表面に形成されている。コレクタ電極４７ｂはＰ+コレクタ領域４５ｂに電気的に接続している。ゲート電極４４ａ，４４ｂは、ゲート絶縁膜を介してＰウェル領域４１ａ，４１ｂの表面上に設けられている。
【００３７】
ＦＷＤ形成領域において、Ｐ拡散領域４１ｃ，４１ｄが第２の半導体基板２３の表面層に選択的に形成されている。Ｐ+アノード領域４５ｄ，４５ｅはＰ拡散領域４１ｃ，４１ｄの表面に形成されている。アノード電極４７ｄ，４７ｆはＰ+アノード領域４５ｄ，４５ｅに電気的に接続している。Ｎ+カソード領域４６ｃは第２の半導体基板２３の表面層に選択的に形成されている。カソード電極４７ｅはＮ+カソード領域４６ｃに電気的に接続している。
【００３８】
トレンチ分離領域１９上には、素子分離用の熱酸化膜４３ａ，４３ｄ，４３ｇが設けられている。また、Ｐウェル領域４１ａ，４１ｂとＮバッファ領域４２との間にも熱酸化膜４３ｂ，４３ｃが形成されている。また、Ｐ拡散領域４１ｃ，４１ｄとＮ+カソード領域４６ｃとの間にも熱酸化膜４３ｅ，４３ｆが形成されている。熱酸化膜４３ａ，４３ｂ，４３ｃ，４３ｄ，４３ｅ，４３ｆ，４３ｇおよびゲート電極４４ａ，４４ｂの上には、ＢＰＳＧ等の層間絶縁膜３０が設けられている。
【００３９】
また、図２に示すように、エミッタ電極４７ａ，４７ｃ、コレクタ電極４７ｂ、アノード電極４７ｄ，４７ｆおよびカソード電極４７ｅは、層間絶縁膜３０の上に張り出しており、それによってフィールドプレートとしての機能を有する。同様に、ゲート電極４４ａ，４４ｂは、熱酸化膜４３ｂ，４３ｃの上に張り出しており、それによってフィールドプレートとしての機能を有する。エミッタ電極４７ａ，４７ｃの端部は、それぞれの下に位置するゲート電極４４ａ，４４ｂの端部よりもコレクタ電極４７ｂの近くまで伸びており、ゲート電極４４ａ，４４ｂの端部近くで電界が集中するのを緩和する。
【００４０】
図２に示す構成の横型ＩＧＢＴ１３および横型ＦＷＤ１４の形成方法について説明する。まず、Ｎ型またはＰ型の第１の半導体基板２１に、酸化膜２２を介してＮ型の第２の半導体基板２３を貼り合わせることによって、ＳＯＩ基板２０を作製する。そして、第２の半導体基板２３の表面から酸化膜２２に達する溝（トレンチ）を形成して、第２の半導体基板２３を複数の素子形成領域に分割する。ついで、溝の表面に酸化膜２８を形成し、さらにその内側を多結晶シリコン２９で埋めることにより、トレンチ分離領域１９を形成する。
【００４１】
ついで、第２の半導体基板２３のＩＧＢＴ形成領域およびＦＷＤ形成領域の表面に、それぞれＰウェル領域４１ａ，４１ｂおよびＰ拡散領域４１ｃ，４１ｄを形成する。また、ＩＧＢＴ形成領域の表面にＮバッファ領域４２を形成する。ついで、第２の半導体基板２３の表面に熱酸化膜４３ａ，４３ｂ，４３ｃ，４３ｄ，４３ｅ，４３ｆ，４３ｇを形成する。ついで、Ｐウェル領域４１ａ，４１ｂ上にゲート絶縁膜を形成し、その上に多結晶シリコンよりなるゲート電極４４ａ，４４ｂを形成する。
【００４２】
ついで、横型ＩＧＢＴ１３のＰ+コンタクト領域４５ａ，４５ｃおよびＰ+コレクタ領域４５ｂと、横型ＦＷＤ１４のＰ+アノード領域４５ｄ，４５ｅを形成する。その後、横型ＩＧＢＴ１３のＮ+エミッタ領域４６ａ，４６ｂと、横型ＦＷＤ１４のＮ+カソード領域４６ｃを形成する。そして、表面にＢＰＳＧ等の層間絶縁膜３０を形成した後、半導体基板とのコンタクトのための開口部を開け、横型ＩＧＢＴ１３のエミッタ電極４７ａ，４７ｃおよびコレクタ電極４７ｂと、横型ＦＷＤ１４のアノード電極４７ｄ，４７ｆおよびカソード電極４７ｅを形成し、横型ＩＧＢＴ１３および横型ＦＷＤ１４が完成する。
【００４３】
図３は、図１のＢ−Ｂ’における縦断面図であり、高耐圧ＮＭＯＳＦＥＴ１２ａの断面構成を示している。図３に示すように、Ｎ+ドレイン領域５４ｃは、高耐圧接合終端構造３４の内側に形成されている。高耐圧ＮＭＯＳＦＥＴ１２ａの、レベルシフト後の電圧を出力する出力電極であるドレイン電極１７ａは、Ｎ+ドレイン領域５４ｃに電気的に接続している。Ｐウェル領域５２ａ，５２ｂは高耐圧接合終端構造３４の外側に形成されている。ゲート電極２５は、ゲート絶縁膜を介して、Ｐウェル領域５２ａ，５２ｂの間の基板表面上に設けられている。
【００４４】
Ｐ+コンタクト領域５３ａ，５３ｂおよびＮ+ソース領域５４ａ，５４ｂはＰウェル領域５２ａ，５２ｂの表面に形成されている。高耐圧ＮＭＯＳＦＥＴ１２ａの、レベルシフト前の電圧が印加される入力電極であるソース電極２６ａ，２６ｂは、Ｎ+ソース領域５４ａ，５４ｂおよびＰ+コンタクト領域５３ａ，５３ｂに電気的に接続している。ＲＥＳＵＲＦ効果による高耐圧化を図るため、Ｐ拡散層２７ａが、高耐圧接合終端構造３４の基板表面に設けられた熱酸化膜４３ｊの下に設けられている。
【００４５】
また、ドレイン電極１７ａから図示しない駆動回路１６へつづく配線１８ａの下の基板表面に設けられた熱酸化膜４３ｋの下にも、Ｐ拡散層２７ｂが設けられている。配線１８ａと熱酸化膜４３ｋとの間には、層間絶縁膜３０が設けられている。Ｕ相上アームの駆動回路１６および出力段素子１５等を形成するためのＮウェル層５１は、Ｐ拡散層２７ｂを挟んで高耐圧ＮＭＯＳＦＥＴ１２ａの反対側に設けられている。トレンチ分離領域１９上には熱酸化膜４３ｈが設けられている。
【００４６】
また、図３に示すように、高耐圧接合終端構造３４のすぐ外側のソース電極２６ｂと、ドレイン電極１７ａは、高耐圧接合終端構造３４に設けられた熱酸化膜４３ｊ上の層間絶縁膜３０（第２の層間絶縁膜に相当）の上に張り出しており、それによってフィールドプレートとしての機能を有する。なお、ゲート電極２５を挟む２つのソース電極２６ａ，２６ｂが、ゲート電極２５の上の層間絶縁膜３０の上で接続されていてもよい。
【００４７】
図３に示す構成の高耐圧ＮＭＯＳＦＥＴ１２ａの形成方法について説明する。まず、第２の半導体基板２３の素子形成領域の表面層にＮウェル層５１を形成する。ついで、Ｐ拡散層２７ａ，２７ｂを形成し、Ｐウェル領域５２ａ，５２ｂを形成する。ついで、第２の半導体基板２３の表面に熱酸化膜４３ｈ，４３ｊ，４３ｋを形成する。そして、Ｐウェル領域５２ａ，５２ｂ上にゲート絶縁膜を形成し、その上に多結晶シリコンよりなるゲート電極２５を形成する。
【００４８】
ついで、Ｐ+コンタクト領域５３ａ，５３ｂを形成し、つづいてＮ+ソース領域５４ａ，５４ｂおよびＮ+ドレイン領域５４ｃを形成する。ついで、表面にＢＰＳＧ等の層間絶縁膜３０を形成した後、半導体基板とのコンタクトのための開口部を開ける。そして、ソース電極２６ａ，２６ｂとドレイン電極１７ａを形成するとともに、配線１８ａを形成し、高耐圧ＮＭＯＳＦＥＴ１２ａが完成する。
【００４９】
図４は、図１のＣ−Ｃ’における縦断面図であり、高耐圧接合終端構造３４の断面構成を示している。図４に示すように、ＲＥＳＵＲＦ効果による高耐圧化を図るため、Ｐ拡散層６１が、高耐圧接合終端構造３４の基板表面に設けられた熱酸化膜４３ｎの下に設けられている。Ｐウェル領域６２は、高耐圧接合終端構造３４と第２の絶縁領域であるトレンチ分離領域１９との間に形成されている。Ｐ+コンタクト領域６３はＰウェル領域６２の表面に形成されている。金属電極６５ａはＰ+コンタクト領域６３に電気的に接続している。
【００５０】
Ｎウェル層５１は、高耐圧接合終端構造３４の内側領域に設けられている。Ｎ+コンタクト領域６４は、高耐圧接合終端構造３４とＮウェル層５１との間の基板表面に設けられている。金属電極６５ｂはＮ+コンタクト領域６４に電気的に接続している。Ｎウェル層５１の表面には熱酸化膜４３ｐが設けられている。また、トレンチ分離領域１９上にも熱酸化膜４３ｍが設けられている。また、金属電極６５ａ，６５ｂは、高耐圧接合終端構造３４に設けられた熱酸化膜４３ｎ上の層間絶縁膜３０の上に張り出しており、それによってフィールドプレートとしての機能を有する。
【００５１】
図４に示す構成の高耐圧接合終端構造３４の形成方法について説明する。まず、第２の半導体基板２３の素子形成領域の表面層にＮウェル層５１を形成する。ついで、Ｐ拡散層６１を形成し、Ｐウェル領域６２を形成する。ついで、第２の半導体基板２３の表面に熱酸化膜４３ｍ，４３ｎ，４３ｐを形成する。そして、Ｐ+コンタクト領域６３を形成し、つづいてＮ+コンタクト領域６４を形成する。ついで、表面にＢＰＳＧ等の層間絶縁膜３０を形成した後、半導体基板とのコンタクトのための開口部を開け、金属電極６５ａ，６５ｂを形成し、高耐圧接合終端構造３４が完成する。
【００５２】
上述した実施の形態１によれば、自己シールド構造を採用したことにより、ドレイン電極１７ａ，１７ｂに接続された配線１８ａ，１８ｂは、上アームの基準電位と同電位レベルの基板の上を横切るだけであるので、配線１８ａ，１８ｂと基板との間の層間絶縁膜３０を特別厚くする必要がなく、層間絶縁膜３０の厚さは１〜５μｍ程度であれば十分である。したがって、耐圧１０００Ｖを超える高耐圧の１チップインバータを低コストで実現することができる。また、インバータシステムの小型化を図ることができる。
【００５３】
また、実施の形態１によれば、横型ＩＧＢＴ１３および横型ＦＷＤ１４がＳＯＩ基板２０の酸化膜２２とトレンチ分離領域１９の酸化膜２８とによってシールドされているので、寄生素子の動作を防ぐことができる。また、高耐圧接合終端構造３４がトレンチ分離領域１９により囲まれていることによっても寄生素子の動作を防いでいる。したがって、１チップインバータの破壊や誤動作を防ぐことができるので、信頼性の高い１チップインバータが得られる。
【００５４】
実施の形態２．
図５は、本発明の実施の形態２にかかる１チップインバータのＵ相上アーム分の構成を模式的に示す要部平面図である。図６、図７および図８は、それぞれ図５のＤ−Ｄ’、Ｅ−Ｅ’およびＦ−Ｆ’における縦断面図である。なお、実施の形態２において、図１〜図４に示す構成と同様の構成については、同一の符号を付して重複する説明を省略する。
【００５５】
図５に示すように、実施の形態２の１チップインバータ（Ｕ相上アーム分）７０では、高耐圧接合終端構造３４はトレンチ分離領域１９により囲まれていない。その一方で、高耐圧接合終端構造３４の内側領域において出力段素子１５および駆動回路１６もトレンチ分離領域１９により囲まれている。
【００５６】
また、図６〜図８に示すように、ＳＯＩ基板として、第１の半導体基板２１の上に酸化膜２２を積層し、さらにその上にＰ型の第２の半導体基板１２３を貼り合わせたＳＯＩ基板１２０が用いられている。そのため、Ｎ-層７１が第２の半導体基板１２３の表面層に形成されている。高耐圧ＮＭＯＳＦＥＴ１２ａ，１２ｂ、横型ＩＧＢＴ１３、横型ＦＷＤ１４、高耐圧接合終端構造３４は、Ｎ-層７１の表面側に作製されている。その他の構成は実施の形態１と同じである。
【００５７】
図６には、実施の形態２における横型ＩＧＢＴ１３および横型ＦＷＤ１４の断面構成が示されている。図６に示すように、トレンチ分離領域１９は、ＳＯＩ基板１２０の第２の半導体基板１２３を貫通してＳＯＩ基板１２０の酸化膜２２に達する。横型ＩＧＢＴ１３および横型ＦＷＤ１４は、それぞれトレンチ分離領域１９およびＳＯＩ基板１２０の酸化膜２２により囲まれるＩＧＢＴ形成領域およびＦＷＤ形成領域に形成されている。
【００５８】
ＩＧＢＴ形成領域において、Ｐウェル領域４１ａ，４１ｂは、Ｎ-層７１を貫通して、第２の半導体基板１２３のＮ-層７１の下側部分（以下、Ｐ層７２とする）に達している。また、ＦＷＤ形成領域のＰ拡散領域４１ｃ，４１ｄも、Ｎ-層７１を貫通してＰ層７２に達している。
【００５９】
横型ＩＧＢＴ１３および横型ＦＷＤ１４のその他の構成は図２の構成と同じである。また、図６に示す構成の横型ＩＧＢＴ１３および横型ＦＷＤ１４の形成方法は、実施の形態１で説明した方法にＮ-層７１の形成工程を追加するだけである。
【００６０】
図７には、高耐圧ＮＭＯＳＦＥＴ１２ａの断面構成が示されている。また、図８には、高耐圧接合終端構造３４の断面構成が示されている。図７および図８に示すように、高耐圧接合終端構造３４の外側にはトレンチ分離領域が設けられていない。そして、終端部は、Ｎ-層７１とＰ層７２とのＰＮ接合により形成されている。この終端部の外側の表面には、Ｐ層７２とのコンタクトのためのＰ+コンタクト領域７３が設けられている。Ｐ+コンタクト領域７３には金属電極７４が電気的に接続している。
【００６１】
高耐圧ＮＭＯＳＦＥＴ１２および高耐圧接合終端構造３４のその他の構成は図３および図４の構成と同じである。また、図７に示す構成の高耐圧ＮＭＯＳＦＥＴ１２ａおよび図８に示す高耐圧接合終端構造３４の形成方法は、実施の形態１で説明した方法にＮ-層７１の形成工程を追加するとともに、Ｐ+コンタクト領域５３ａ，５３ｂ，６３と同時にＰ+コンタクト領域７３を形成し、またソース電極２６ａ，２６ｂ、ドレイン電極１７ａおよび金属電極６５ａ，６５ｂと同時に金属電極７４を形成すればよい。
【００６２】
上述した実施の形態２によれば、実施の形態１と同様の効果に加えて、つぎの効果が得られる。高耐圧接合終端構造３４の距離が長いため、その外周に沿ってトレンチ分離領域（第２の絶縁領域）を設けると、その分の面積が多く必要になる。また、トレンチ分離領域の周囲には結晶欠陥が発生することがあるため、トレンチ分離領域の近くにはデバイスを形成することができない。
【００６３】
このような事情により、高耐圧接合終端構造３４の周囲にトレンチ分離領域を設けた場合には、チップ面積が大きくなるにもかかわらず、それに占めるデバイスの有効面積は小さくなる。つまり、チップが大きくなってしまう。それに対して、実施の形態２のように高耐圧接合終端構造３４の外側にトレンチ分離領域を設けなければ、チップを小型化することができる。
【００６４】
また、実施の形態２によれば、出力段素子１５および駆動回路１６がトレンチ分離領域１９により囲まれているので、出力段素子１５および駆動回路１６を構成する素子と、高耐圧接合終端構造の外側の制御回路１１などを構成する接地（ＧＮＤ）レベルを基準電位とする素子との間での寄生素子の動作（ラッチアップ等）を防ぐことができる。
【００６５】
また、実施の形態２によれば、横型ＩＧＢＴ１３のコレクタ電極４７ｂとエミッタ電極４７ａ，４７ｃとの間に高電圧が印加されると、Ｐウェル領域４１ａ，４１ｂとＮ-層７１との間だけでなく、Ｎ-層７１とＰ層７２との間にも空乏層が広がるので、電界集中が起こり難い。また、横型ＦＷＤ１４のアノード電極４７ｄ，４７ｆとカソード電極４７ｅとの間に高電圧が印加された場合も、Ｐ拡散領域４１ｃ，４１ｄとＮ-層７１との間だけでなく、Ｎ-層７１とＰ層７２との間にも空乏層が広がるので、電界集中が起こり難い。したがって、高耐圧接合終端構造３４の距離が短くても容易に高耐圧化することができる。
【００６６】
また、実施の形態２によれば、高耐圧接合終端構造３４についても同様に、Ｎ-層７１とＰ層７２とのＰＮ接合が加わることによって、高耐圧接合終端構造３４の距離が短くても容易に高耐圧化することができる。
【００６７】
以上において本発明は、上述した各実施の形態に限らず、種々変更可能である。たとえば、レベルシフト素子として、上アームＩＧＢＴを駆動するためのレベルアップ回路用の高耐圧ＮＭＯＳＦＥＴに追加して、センス信号などの出力用としてのレベルダウン回路用に高耐圧ＰＭＯＳＦＥＴを高耐圧接合終端構造３４の内側と外側にまたがって設けてもよい。また、半導体層や半導体領域の各導電型を反転した構成としてもよい。
【００６８】
また、電力用素子はＩＧＢＴおよびＦＷＤに限らないし、ＩＧＢＴおよびＦＷＤも上記各実施の形態の構成に限らない。また、トレンチ分離領域１９の配置箇所は、寄生素子の動作を防ぐことができれば、適宜変更可能である。また、本発明は、三相の１チップインバータ以外にも、電力用素子とその駆動回路および制御回路等を１チップに集積した半導体装置に適用することができる。
【産業上の利用可能性】
【００６９】
以上のように、本発明にかかる半導体装置は、電力用素子とその駆動回路および制御回路等を１チップに集積した高耐圧ＩＣ等の半導体装置に有用であり、特に、１チップインバータを構成する半導体装置に適している。
【図面の簡単な説明】
【００７０】
【図１】本発明の実施の形態１にかかる１チップインバータのＵ相上アーム分の構成を模式的に示す要部平面図である。
【図２】図１のＡ−Ａ’における断面構成を示す縦断面図である。
【図３】図１のＢ−Ｂ’における断面構成を示す縦断面図である。
【図４】図１のＣ−Ｃ’における断面構成を示す縦断面図である。
【図５】本発明の実施の形態２にかかる１チップインバータのＵ相上アーム分の構成を模式的に示す要部平面図である。
【図６】図５のＤ−Ｄ’における断面構成を示す縦断面図である。
【図７】図５のＥ−Ｅ’における断面構成を示す縦断面図である。
【図８】図５のＦ−Ｆ’における断面構成を示す縦断面図である。
【図９】一般的なインバータ回路の構成を示す回路図である。
【図１０】従来の１チップインバータのＵ相上アーム分の構成を模式的に示す要部平面図である。
【図１１】図１０のＧ−Ｇ’における断面構成を示す縦断面図である。
【図１２】従来の多チップ構成のインバータ装置のＵ相上アーム分の構成を模式的に示す要部平面図である。
【図１３】図１２のＨ−Ｈ’における断面構成を示す縦断面図である。
【符号の説明】
【００７１】
１１  論理素子（制御回路）
１２ａ，１２ｂ  レベルシフト素子（高耐圧ＮＭＯＳＦＥＴ）
１３，１４  電力用素子（横型ＩＧＢＴ、横型ＦＷＤ）
１５，１６  駆動手段（出力段素子、駆動回路）
１７ａ，１７ｂ  出力電極（ドレイン電極）
１８ａ，１８ｂ  配線
１９  絶縁領域、第２の絶縁領域（トレンチ分離領域）
２１  支持基板（第１の半導体基板）
２２  絶縁層（酸化膜）
２３  半導体層（第２の半導体基板）
２６ａ，２６ｂ  入力電極（ソース電極）
３０  層間絶縁膜
３４  高耐圧接合終端構造
４０，７０  半導体装置（１チップインバータ）
【図１】
2005064472.tif 000003
【図２】
2005064472.tif 000004
【図３】
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【図４】
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【図５】
2005064472.tif 000007
【図６】
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【図７】
2005064472.tif 000009
【図８】
2005064472.tif 000010
【図９】
2005064472.tif 000011
【図１０】
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【図１１】
2005064472.tif 000013
【図１２】
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【図１３】
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