(57)【要約】【課題】  回路規模を抑えつつ、低ジッタで自由な出力が行なえるＩＣテスタを実現することを目的にする。【解決手段】  本発明は、被試験対象を試験するＩＣテスタに改良を加えたものである。本装置は、デジタル信号を発生する第１のデジタル信号発生部と、デジタル信号を発生する第２のデジタル信号発生部と、この第２のデジタル信号発生部のデジタル信号を入力するフェーズ・ロック・ループと、このフェーズ・ロック・ループの出力により、第１のデジタル信号発生部のデジタル信号をリタイミングし、被試験対象に与えるフリップフロップとを備え、第１のデジタル信号発生部の出力を調整することにより、任意の出力が行なえることを特徴とする装置である。【選択図】      図１
2005148001.tif 000002
【特許請求の範囲】
【請求項１】
被試験対象を試験するＩＣテスタにおいて、
デジタル信号を発生する第１のデジタル信号発生部と、
デジタル信号を発生する第２のデジタル信号発生部と、
この第２のデジタル信号発生部のデジタル信号を入力するフェーズ・ロック・ループと、
このフェーズ・ロック・ループの出力により、前記第１のデジタル信号発生部のデジタル信号をリタイミングし、前記被試験対象に与えるフリップフロップと
を備え、前記第１のデジタル信号発生部の出力を調整することにより、任意の出力が行なえることを特徴とするＩＣテスタ。
【請求項２】
少なくとも２以上の第１のデジタル信号発生部の出力を入力し、論理和または排他的論理和を行い、フリップフロップでリタイミングされるデジタル信号を出力する論理回路を設けたことを特徴とする請求項１記載のＩＣテスタ。
【請求項３】
フリップフロップが出力するデジタル信号はクロック信号であることを特徴とする請求項１または２記載のＩＣテスタ。
【請求項４】
デジタル信号を発生する第３のデジタル信号発生部と、
この第３のデジタル信号発生部のデジタル信号をアナログ信号に変換し、前記被試験対象に与えるＤ／Ａコンバータと、
このＤ／Ａコンバータに、フェーズ・ロック・ループの出力を分周して、クロックとして与える分周器と
を設けたことを特徴とする請求項１〜３のいずれかに記載のＩＣテスタ。
【請求項５】
被試験対象の出力を入力し、デジタル信号に変換するＡ／Ｄコンバータと、
このＡ／Ｄコンバータに、フェーズ・ロック・ループの出力を分周して、クロックとして与える分周器と
を設けたことを特徴とする請求項１〜３のいずれかに記載のＩＣテスタ。
【請求項６】
デジタル信号を発生する第３のデジタル信号発生部と、
デジタル信号を発生する第４のデジタル信号発生部と、
前記第３のデジタル信号発生部のデジタル信号をアナログ信号に変換し、前記被試験対象に与えるＤ／Ａコンバータと、
フェーズ・ロック・ループの出力により、前記第４のデジタル信号発生部のデジタル信号をリタイミングし、前記Ｄ／Ａコンバータにクロックとして与える第２のフリップフロップと
を設けたことを特徴とする請求項１〜３のいずれかに記載のＩＣテスタ。
【請求項７】
デジタル信号を発生する第４のデジタル信号発生部と、
被試験対象の出力を入力し、デジタル信号に変換するＡ／Ｄコンバータと、
フェーズ・ロック・ループの出力により、前記第４のデジタル信号発生部のデジタル信号をリタイミングし、前記Ａ／Ｄコンバータにクロックとして与える第２のフリップフロップと
を設けたことを特徴とする請求項１〜３のいずれかに記載のＩＣテスタ。
【請求項８】
少なくとも２以上の第４のデジタル信号発生部の出力を入力し、論理和または排他的論理和を行い、第２のフリップフロップでリタイミングされるデジタル信号を出力する第２の論理回路を設けたことを特徴とする請求項６または７記載のＩＣテスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被試験対象、例えばＩＣ、ＬＳＩ等を試験試験するＩＣテスタに関し、回路規模を抑えつつ、低ジッタで自由な出力が行なえるＩＣテスタに関するものである。
【背景技術】
【０００２】
ＩＣテスタは、被試験対象（以下ＤＵＴと略す）、例えばＩＣ、ＬＳＩ等に試験信号を与え、ＤＵＴの出力により良否の判定を行なうものである。このような装置は例えば特許文献１，２に記載されている。このような装置を図５に示し説明する。
【０００３】
【特許文献１】特開平１１−３８１００号公報
【特許文献２】特開２００２−３６５３４４号公報
【０００４】
図５において、ＤＵＴ１は例えばＡ／Ｄコンバータ１１が設けられている。テストヘッド２は、図示しない本体に接続され、デジタル信号発生部２１〜２３、比較部２４等が設けられる。デジタル信号発生部２１〜２３はデジタル信号を発生する。比較部２４はＤＵＴ１のＡ／Ｄコンバータ１１の出力と期待値との比較を行なう。パフォーマンスボード３は、テストヘッド２に電気的に接続し、ＤＵＴ１に電気的に接続すると共に、Ｄ／Ａコンバータ３１、フェーズ・ロック・ループ（以下ＰＬＬと略す）３２，３３を有する。Ｄ／Ａコンバータ３１は、デジタル信号発生部２１のデジタル信号を入力し、アナログ信号、例えば正弦波をＤＵＴ１のＡ／Ｄコンバータ１１に出力する。ＰＬＬ３２は、デジタル信号発生部２２が発生するデジタル信号を入力し、逓倍して、Ｄ／Ａコンバータ３１のクロック端子に入力する。ＰＬＬ３３は、デジタル信号発生部２３が発生するデジタル信号を入力して、逓倍して、ＤＵＴ１のＡ／Ｄコンバータ１１のクロック端子に入力する。
【０００５】
このような装置の動作を以下に説明する。デジタル信号発生部２１がデジタル信号（データ信号）をＤ／Ａコンバータ３１に出力すると共に、デジタル信号発生２２が出力するデジタル信号を、ＰＬＬ３２が逓倍して、Ｄ／Ａコンバータ３１に出力する。Ｄ／Ａコンバータ３１が、デジタル信号発生部２１のデジタル信号を、ＰＬＬ３２の出力（クロック）ごとにアナログ信号に変換して、Ａ／Ｄコンバータ１１に出力する。また、デジタル信号発生部２２が出力するデジタル信号を、ＰＬＬ３３が逓倍して、Ａ／Ｄコンバータ１１に出力する。Ａ／Ｄコンバータ１１は、Ｄ／Ａコンバータ３１の出力を、ＰＬＬ３３からのクロックごとに、デジタル信号に変換して、パフォーマンスボード３を介して、比較部２４に出力する。比較部２４は、Ａ／Ｄコンバータ１１の出力と期待値とを比較し、良否の判定を行なう。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このような装置は、デジタル信号発生部２１〜２３が発生する信号はジッタが大きいので、ＰＬＬ３２，３３を用いて、Ａ／Ｄコンバータ１１、Ｄ／Ａコンバータ３１に与えるクロックを低ジッタにして、精度が高い試験を行なっている。
【０００７】
しかし、ＰＬＬ３２，３３は回路規模が大きく、ＰＬＬ３２，３３が周波数を自由に出力するためには、さらに回路規模が大きくなってしまう。また、特許文献１の図２に示されるように、必要なクロック数を任意に出力するためには、さらに回路を追加しなければならないという問題点があった。
【０００８】
そこで、本発明の目的は、回路規模を抑えつつ、低ジッタで自由な出力が行なえるＩＣテスタを実現することにある。
【課題を解決するための手段】
【０００９】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
被試験対象を試験するＩＣテスタにおいて、
デジタル信号を発生する第１のデジタル信号発生部と、
デジタル信号を発生する第２のデジタル信号発生部と、
この第２のデジタル信号発生部のデジタル信号を入力するフェーズ・ロック・ループと、
このフェーズ・ロック・ループの出力により、前記第１のデジタル信号発生部のデジタル信号をリタイミングし、前記被試験対象に与えるフリップフロップと
を備え、前記第１のデジタル信号発生部の出力を調整することにより、任意の出力が行なえることを特徴とするものである。
請求項２記載の発明は、請求項１記載の発明において、
少なくとも２以上の第１のデジタル信号発生部の出力を入力し、論理和または排他的論理和を行い、フリップフロップでリタイミングされるデジタル信号を出力する論理回路を設けたことを特徴とするものである。
請求項３記載の発明は、請求項１または２記載の発明において、
フリップフロップが出力するデジタル信号はクロック信号であることを特徴とするものである。
請求項４記載の発明は、請求項１〜３のいずれかに記載の発明において、
デジタル信号を発生する第３のデジタル信号発生部と、
この第３のデジタル信号発生部のデジタル信号をアナログ信号に変換し、前記被試験対象に与えるＤ／Ａコンバータと、
このＤ／Ａコンバータに、フェーズ・ロック・ループの出力を分周して、クロックとして与える分周器と
を設けたことを特徴とするものである。
請求項５記載の発明は、請求項１〜３のいずれかに記載の発明において、
被試験対象の出力を入力し、デジタル信号に変換するＡ／Ｄコンバータと、
このＡ／Ｄコンバータに、フェーズ・ロック・ループの出力を分周して、クロックとして与える分周器と
を設けたことを特徴とするものである。
請求項６記載の発明は、請求項１〜３のいずれかに記載の発明において、
デジタル信号を発生する第３のデジタル信号発生部と、
デジタル信号を発生する第４のデジタル信号発生部と、
前記第３のデジタル信号発生部のデジタル信号をアナログ信号に変換し、前記被試験対象に与えるＤ／Ａコンバータと、
フェーズ・ロック・ループの出力により、前記第４のデジタル信号発生部のデジタル信号をリタイミングし、前記Ｄ／Ａコンバータにクロックとして与える第２のフリップフロップと
を設けたことを特徴とするものである。
請求項７記載の発明は、請求項１〜３のいずれかに記載の発明において、
デジタル信号を発生する第４のデジタル信号発生部と、
被試験対象の出力を入力し、デジタル信号に変換するＡ／Ｄコンバータと、
フェーズ・ロック・ループの出力により、前記第４のデジタル信号発生部のデジタル信号をリタイミングし、前記Ａ／Ｄコンバータにクロックとして与える第２のフリップフロップと
を設けたことを特徴とするものである。
請求項８記載の発明は、請求項６または７記載の発明において、
少なくとも２以上の第４のデジタル信号発生部の出力を入力し、論理和または排他的論理和を行い、第２のフリップフロップでリタイミングされるデジタル信号を出力する第２の論理回路を設けたことを特徴とするものである。
【発明の効果】
【００１０】
本発明によれば、第１のデジタル信号発生部の出力を、フェーズ・ロック・ループの出力により、フリップフロップがリタイミングを行い、低ジッタの出力を被試験対象に与え、第１のデジタル信号発生部の出力を調整することにより、任意の出力を行なっているので、フェーズ・ロック・ループにより周波数の変更が必要なく、回路規模を抑えることができる。また、クロックの出力制御回路を新たに設ける必要がなく、回路規模を抑えることができる。
【００１１】
また、複数の第１のデジタル信号発生部と論理回路とにより、１つの第１のデジタル信号発生部が出力できる周波数より高周波の信号が出力でき、この信号をフリップフロップが、フェーズ・ロック・ループの出力によりリタイミングを行なうので、低ジッタの高周波信号を得ることができる。
【発明を実施するための最良の形態】
【００１２】
以下本発明を図面を用いて詳細に説明する。図１は本発明の第１の実施例を示した構成図である。ここで、図５と同一のものは同一符号を付し説明を省略する。
【００１３】
図１において、図５に示す装置と異なり、ＰＬＬ３２，３３が設けられていない。ＰＬＬ３４は、パフォーマンスボード３に設けられ、デジタル信号発生部２３のデジタル信号を入力する。フリップフロップ３５は、パフォーマンスボード３に設けられ、ＰＬＬ３４の出力により、デジタル信号発生部２２のデジタル信号をリタイミングし、ＤＵＴ１のＡ／Ｄコンバータ１１のクロック端子にクロックとして与える。分周器３６は、パフォーマンスボード３に設けられ、ＰＬＬ３４の出力を１／４分周してＤ／Ａコンバータ３１のクロック端子にクロックとして与える。
【００１４】
このような装置の動作を以下に説明する。デジタル信号発生部２３がデジタル信号をＰＬＬ３４に出力し、ＰＬＬ３４が一定のクロックを出力する。このクロックを、分周器３６が入力し、１／４分周して、Ｄ／Ａコンバータ３１のクロック端子に入力する。
【００１５】
デジタル信号発生部２１がデジタル信号（データ信号）をＤ／Ａコンバータ３１に出力する。そして、デジタル信号発生部２２が、任意、例えば、出力の停止、周波数の変更等を行い、デジタル信号（クロック）をフリップフロップ３５に出力する。フリップフロップ３５は、ＰＬＬ３４からのクロックで、デジタル信号発生部２２の出力のリタイミングを行い、Ａ／Ｄコンバータ１１のクロック端子に出力する。
【００１６】
Ｄ／Ａコンバータ３１が、デジタル信号発生部２１のデジタル信号を、分周器３６の出力（クロック）ごとにアナログ信号に変換して、Ａ／Ｄコンバータ１１に出力する。Ａ／Ｄコンバータ１１は、Ｄ／Ａコンバータ３１の出力を、フリップフロップ３５からのクロックごとに、デジタル信号に変換して、パフォーマンスボード３を介して、比較部２４に出力する。比較部２４は、Ａ／Ｄコンバータ１１の出力と期待値とを比較し、良否の判定を行なう。
【００１７】
このように、デジタル信号発生部２２の出力を、ＰＬＬ３４の出力により、フリップフロップ３５がリタイミングを行い、低ジッタのクロックをＡ／Ｄコンバータ１１に与え、デジタル信号発生部２２の出力を調整することにより、クロックの数の変更を行なっているので、ＰＬＬにより周波数の変更が必要なく、回路規模を抑えることができる。また、特許文献１のように、クロックの出力制御回路を新たに設ける必要がなく、回路規模を抑えることができる。
【００１８】
次に第２の実施例を図２に示し説明する。ここで、図１と同一のものは同一符号を付し説明を省略する。
【００１９】
図２において、図１と異なり、分周器３６が設けられていない。複数のデジタル信号発生部２５は、テストヘッド２に設けられ、デジタル信号を発生する。ＥＸＯＲ回路３７は、パフォーマンスボード３に設けられ、複数のデジタル信号発生部２５の出力を入力する。フリップフロップ３８は、パフォーマンスボード３に設けられ、ＰＬＬ３４の出力により、ＥＸＯＲ回路３７の出力をリタイミングし、Ｄ／Ａコンバータ３１のクロック端子にクロックとして与える。
【００２０】
このような装置の動作を説明する。複数のデジタル信号発生部２５がデジタル信号を出力し、ＥＸＯＲ回路３７で排他的論理和の信号、高周波信号をフリップフロップ３８に出力する。フリップフロップ３８は、ＥＸＯＲ回路３７の出力を、ＰＬＬ３４の出力によりリタイミングを行い、Ｄ／Ａコンバータ３１のクロック端子に出力する。その他の動作は図１に示す装置と同様なので説明を省略する。
【００２１】
このように、複数のデジタル信号発生部２５とＥＸＯＲ回路３７とにより、１つのデジタル信号発生部２５が出力できる周波数より高周波の信号が出力でき、この信号をフリップフロップ３８が、ＰＬＬ３４の出力によりリタイミングを行なうので、低ジッタの高周波信号を得ることができる。
【００２２】
次に第３の実施例を図３に示し説明する。ここで、図１と同一のものは同一符号を付し説明を省略する。
【００２３】
図３において、Ｄ／Ａコンバータ１２は、ＤＵＴ１にＡ／Ｄコンバータ１１の代わりに設けられ、パフォーマンスボード３からのデジタルデータをアナログ信号に変換し、パフォーマンスボード３に出力する。デジタル信号発生部２６は、テストヘッド２に設けられ、パフォーマンスボード３を介して、ＤＵＴ１のＤ／Ａコンバータ１２にデジタル信号を出力する。比較部２７は、テストヘッド２に設けられ、入力と期待値とを比較する。Ａ／Ｄコンバータ３９は、Ｄ／Ａコンバータ３１の代わりに、パフォーマンスボード３に設けられ、ＤＵＴ１のＤ／Ａコンバータ１２の出力を入力し、分周器３６のクロックごとに、比較部２７に出力する。
【００２４】
このような装置の動作を以下に説明する。デジタル信号発生部２６はデジタル信号をパフォーマンスボード３を介して、ＤＵＴ１のＤ／Ａコンバータ１２に出力する。同時に、デジタル信号発生部２３がデジタル信号をＰＬＬ３４に出力し、ＰＬＬ３４が一定のクロックを出力する。このクロックを、分周器３６が入力し、１／４分周して、Ａ／Ｄコンバータ３９のクロック端子に入力する。デジタル信号発生部２２が、出力の調整を行いながら、デジタル信号をフリップフロップ３５に出力し、フリップフロップ３５でＰＬＬ３４の出力によりリタイミングを行い、Ｄ／Ａコンバータ１２のクロック端子に入力する。
【００２５】
そして、Ｄ／Ａコンバータ１２が、フリップフロップ３５のクロックごとに、アナログ信号を、パフォーマンスボード３のＡ／Ｄコンバータ３９に出力する。Ａ／Ｄコンバータ３９が、Ｄ／Ａコンバータ１２の出力を、分周器３６のクロックごとに、デジタル信号に変換して、比較部２７に出力する。比較部２７は、Ａ／Ｄコンバータ３９の出力と期待値とを比較し、良否の判定を行なう。
【００２６】
そして、第４の実施例を図４に示し説明する。
図４において、ＤＵＴ４は例えばデジタル回路である。テストヘッド５は、図示しない本体に接続され、デジタル信号発生部５１〜５３、比較部５４等が設けられる。デジタル信号発生部５１〜５３はデジタル信号を発生する。比較部５４はＤＵＴ４の出力と期待値との比較を行なう。パフォーマンスボード６は、テストヘッド５に電気的に接続し、ＤＵＴ４に電気的に接続すると共に、ＥＸＯＲ回路６１，６２、ＰＬＬ６３、フリップフリップ６４，６５を有する。ＥＸＯＲ回路６１，６２は、それぞれ複数のデジタル信号発生部５１，５２の出力を入力する。ＰＬＬ６３は、デジタル信号発生部５３が発生するデジタル信号を入力し、逓倍する。フリップフロップ６４，６５は、ＰＬＬ６３の出力により、それぞれＥＸＯＲ回路６１，６２の出力をリタイミングし、ＤＵＴ４に与える。
【００２７】
このような装置の動作を以下に説明する。複数のデジタル信号発生部５１がデジタル信号（データ信号）をＥＸＯＲ回路６１に出力し、ＥＸＯＲ回路６１は排他的論理和を行い、出力を行なう。ここで、ＥＸＯＲ回路６１の出力はデータ信号として出力される。また、複数のデジタル信号発生部５２がデジタル信号（クロック）をＥＸＯＲ回路６１に出力し、ＥＸＯＲ回路６２は排他的論理和を行い、出力を行なう。ここで、ＥＸＯＲ回路６２の出力はクロックとして出力される。
【００２８】
そして、デジタル信号発生部５３がデジタル信号を出力し、ＰＬＬ６３が逓倍してフリップフロップ６４，６５のクロックとして出力する。フリップフロップ６４，６５は、ＥＸＯＲ回路６１，６２の出力を、ＰＬＬ６３の出力によりリタンミングして、ＤＵＴ４に出力する。ＤＵＴ４は、フリップフロップ６５からのクロックにより動作し、フリップフロップ６４の出力に応じた信号をパフォーマンスボード６を介して比較部５４に出力する。比較部５４は、ＤＵＴ４の出力と期待値とを比較し、良否の判定を行なう。
【００２９】
このように、複数のデジタル信号発生部５１，５２とＥＸＯＲ回路６１，６２とにより、１つのデジタル信号発生部５１，５２が出力できる周波数より高周波数の信号が出力でき、この信号をフリップフロップ６４，６５が、ＰＬＬ６３の出力によりリタイミングを行なうので、低ジッタの高周波信号を得ることができる。これにより、高周波のＤＵＴ４の試験を行うことができる。
【００３０】
なお、本発明はこれに限定されるものではなく、ＥＸＯＲ回路３７、ＥＸＯＲ回路６１，６２によりデジタル信号を高周波にしているが、ＯＲ回路を用いてもよい。つまり、論理和または排他的論理和を行なう論理回路であればよい。
【００３１】
また、図３に示す装置は、ＰＬＬ３４の出力により、Ａ／Ｄコンバータ３９が動作する構成を示したが、図２に示す装置のように、複数のデジタル信号発生部２５、ＥＸＯＲ回路３７、フリップフロップ３８により、Ａ／Ｄコンバータ３９にクロックを与える構成でもよい。
【図面の簡単な説明】
【００３２】
【図１】本発明の第１の実施例を示した構成図である。
【図２】本発明の第２の実施例を示した構成図である。
【図３】本発明の第３の実施例を示した構成図である。
【図４】本発明の第４の実施例を示した構成図である。
【図５】従来のＩＣテスタの構成を示した図である。
【符号の説明】
【００３３】
１，４  ＤＵＴ
１１  Ａ／Ｄコンバータ
１２  Ｄ／Ａコンバータ
２１〜２３，２５，２６，５１〜５３  デジタル信号発生部
２４，２７，５４  比較部
３１  Ｄ／Ａコンバータ
３４，６３  ＰＬＬ
３５，３８，６４，６５  フリップフロップ
３６  分周器
３７，６１，６２  ＥＸＯＲ回路
３９  Ａ／Ｄコンバータ
【図１】
2005148001.tif 000003
【図２】
2005148001.tif 000004
【図３】
2005148001.tif 000005
【図４】
2005148001.tif 000006
【図５】
2005148001.tif 000007