(57)【要約】【課題】  ゲート長やゲート幅の制御をすることなく、能力の異なるトランジスタが同一の半導体層上に形成された半導体装置およびその製造方法を提供する。【解決手段】  本発明の半導体装置は、半導体層１０と、  前記半導体層１０に設けられた第１ＭＩＳトランジスタ１００Ａと、  前記半導体層１０に設けられた第２ＭＩＳトランジスタ１００Ｂと、を含み、  前記第１および第２ＭＩＳトランジスタ１００Ａ,Ｂは、  前記半導体層１０の上方に設けられたゲート絶縁層２０と、  前記ゲート絶縁層２０の上方に設けられたゲート電極２２と、  前記半導体層に設けられたソース領域またはドレイン領域３０，２６と、を含んで構成され、  少なくとも前記第１ＭＩＳトランジスタ１００Ａのソース領域またはドレイン領域３０は、前記半導体層１０と金属との化合物からなる。【選択図】      図１
2005252010.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層に設けられた第１ＭＩＳトランジスタと、
前記半導体層に設けられた第２ＭＩＳトランジスタと、を含み、
前記第１および第２ＭＩＳトランジスタは、
前記半導体層の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層に設けられたソース領域またはドレイン領域と、を含んで構成され、
少なくとも前記第１ＭＩＳトランジスタのソース領域またはドレイン領域は、前記半導体層と金属との化合物からなる、半導体装置。
【請求項２】
請求項１において、
前記第１ＭＩＳトランジスタのソース領域またはドレイン領域は、前記半導体層と金属層とがシリサイド化された層である、半導体装置。
【請求項３】
請求項１または２において、
さらに、前記第２ＭＩＳトランジスタのソース領域またはドレイン領域は、前記半導体層と金属との化合物からなり、
前記第２ＭＩＳトランジスタのソース領域またはドレイン領域は、前記第１ＭＩＳトランジスタのソースまたはドレイン領域と異なる深さを有する、半導体装置。
【請求項４】
半導体層に第１ＭＩＳトランジスタが形成される第１領域と、第２ＭＩＳトランジスタが形成される第２領域とを画定し、
前記第１および第２領域の半導体層の上方にゲート絶縁層を形成し、
前記ゲート絶縁層の上方に、ゲート電極を形成し、
前記第２領域の前記半導体層に不純物を導入することにより前記第２ＭＩＳトランジスタのソース領域またはドレイン領域を形成し、
前記第１領域の所定の領域に半導体層と金属と化合物を形成することにより前記第１ＭＩＳトランジスタのソース領域またはドレイン領域を形成すること、を含む、半導体装置の製造方法。
【請求項５】
請求項４において、
前記半導体層と金属との化合物の形成は、
前記第２領域を覆う保護層を形成し、
前記第１領域および第２領域の上方に金属層を形成し、
前記半導体層と前記金属層とをシリサイド化し、
未反応の前記金属層を除去すること、を含む、半導体装置の製造方法。
【請求項６】
半導体層に第１ＭＩＳトランジスタが形成される第１領域と、第２ＭＩＳトランジスタが形成される第２領域とを画定し、
前記第１および第２領域の前記半導体層の上方にゲート絶縁層を形成し、
前記ゲート絶縁層の上方に、ゲート電極を形成し、
前記第１領域の所定の領域に半導体層と金属との化合物を形成することにより、前記第１ＭＩＳトランジスタのソース領域またはドレイン領域を形成し、
前記第２領域の所定の領域に半導体層と金属との化合物を形成することにより、前記第１ＭＩＳトランジスタのソース領域またはドレイン領域を形成すること、を含み、
前記第２ＭＩＳトランジスタのソース領域またはドレイン領域は、前記第１ＭＩＳトランジスタのソース領域またはドレイン領域と比して浅く形成されている、半導体装置の製造方法。
【請求項７】
請求項６において、
前記半導体層と金属との化合物の形成は、
前記第１領域および第２領域の上方に金属層を形成し、
前記半導体層と前記金属層とをシリサイド化し、
未反応の前記金属層を除去すること、を含む、半導体装置の製造方法。
【請求項８】
請求項５または７において、
前記金属層を形成する前に、前記半導体層の表面に非晶質化処理を施し非晶質層を形成すること、を含む、半導体装置の製造方法。
【請求項９】
請求項７において、
前記金属層を形成する前に、前記半導体層の表面に非晶質化処理を施し非晶質層を形成すること、を含み、
前記第１領域に形成される前記非晶質層の厚さは、前記第２領域に形成される前記非晶質層の厚さと比して大きい、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法であって、特に、同一の半導体層上に特性の異なるＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｉｌｉｃｏｎ）トランジスタを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
アナログ回路においては、増幅部のように高い出力インピーダンスのトランジスタを必要とする箇所と、電流源のように比較的小さい出力インピーダンスのトランジスタを必要とする箇所がある。そのため、回路を構成するトランジスタとしては、ＭＯＳトランジスタのゲート長／ゲート幅の比を制御することで、必要とされる能力に応じたトランジスタの作り分けが行われることがある。また、能力がほぼ等しいトランジスタを形成し、特許文献１に参照されるように回路設計の面から制御を行なう方法もある。
【特許文献１】特開平７−３８３３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、同一の半導体層上にゲート長やゲート幅が異なるＭＯＳトランジスタを作り分けることは、製造工程の増加を招く。また、近年の半導体装置の微細化に伴い、ゲート長やゲート幅の制御が困難なことがある。
【０００４】
本発明は、ゲート長やゲート幅の制御をすることなく、能力の異なるトランジスタが同一の半導体層上に形成された半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の半導体装置は、半導体層と、
前記半導体層に設けられた第１ＭＩＳトランジスタと、
前記半導体層に設けられた第２ＭＩＳトランジスタと、を含み、
前記第１および第２ＭＩＳトランジスタは、
前記半導体層の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層に設けられたソース領域またはドレイン領域と、を含んで構成され、
少なくとも前記第１ＭＩＳトランジスタのソース領域またはドレイン領域は、前記半導体層と金属との化合物からなる。
【０００６】
本発明によれば、同一の半導体層上に能力の異なる第１ＭＩＳトランジスタと第２ＭＩＳトランジスタとが混載された半導体装置を提供することができる。具体的には、第１ＭＩＳトランジスタは、ソース領域またはドレイン領域が半導体層と金属との化合物で構成された、いわゆる、ショットキーソース・ドレイン構造を有している。一方、第２ＭＩＳトランジスタは、半導体層に不純物が導入されてなるｐｎ接合型のソース領域またはドレイン領域を有している。第１ＭＩＳトランジスタは、ドレイン領域とチャネル領域の間はショットキー接合からなり、短チャネル効果が抑制されたＭＩＳトランジスタである。そのため、第２ＭＩＳトランジスタと比して出力インピーダンスが大きい。このように、本発明の半導体装置は、能力の異なる第１および第２ＭＩＳトランジスタが同一半導体層に設けられている。その結果、たとえば、能力差のある複数のＭＩＳトランジスタからなるアナログ回路などに、本発明を適用する場合、高い能力を必要とする箇所には、第１ＭＩＳトランジスタを形成し、それ以外の箇所には、第２ＭＩＳトランジスタを形成してアナログ回路を構成することができる。これにより、回路設計の際に受ける制約を減少することができるという利点がある。
【０００７】
本発明の半導体装置において、前記第１ＭＩＳトランジスタのソース領域またはドレイン領域は、前記半導体層と金属層とがシリサイド化された層であることができる。この態様によれば、第１ＭＩＳトランジスタのソース領域またはドレイン領域を簡易な工程で設けることができる。
【０００８】
本発明の半導体装置において、前記第２ＭＩＳトランジスタのソース領域またはドレイン領域は、前記半導体層と金属との化合物からなり、
前記第２ＭＩＳトランジスタのソース領域またはドレイン領域は、前記第１ＭＩＳトランジスタのソースまたはドレイン領域と異なる深さを有することができる。この態様によれば、能力差のある複数のＭＩＳトランジスタが同一の半導体層上に混載された半導体装置を提供することができる。
【０００９】
本発明の半導体装置の製造方法は、半導体層に第１ＭＩＳトランジスタが形成される第１領域と、第２ＭＩＳトランジスタが形成される第２領域とを画定し、
前記第１および第２領域の半導体層の上方にゲート絶縁層を形成し、
前記ゲート絶縁層の上方に、ゲート電極を形成し、
前記第２領域の前記半導体層に不純物を導入することにより前記第２ＭＩＳトランジスタのソース領域またはドレイン領域を形成し、
前記第１領域の所定の領域に半導体層と金属との化合物を形成することにより前記第１ＭＩＳトランジスタのソース領域またはドレイン領域を形成すること、を含む。
【００１０】
本発明の半導体装置の製造方法によれば、第１ＭＩＳトランジスタのソース領域またはドレイン領域の形成は、半導体層と金属とを反応させることで行われる。一方、第２ＭＩＳトランジスタのソース領域またはドレイン領域の形成は、半導体層に不純物を導入することで行われる。そのため、同一の半導体層に、通常のｐｎ接合型の第２ＭＩＳトランジスタと、いわゆるショットキーソース・ドレイン構造を有する第１ＭＩＳトランジスタとを混載することができる。その結果、ゲート幅やゲート長などを変えることなく簡易な製造工程で、能力差のある複数のＭＩＳトランジスタを同一の半導体層に設けることができる。
【００１１】
本発明の半導体装置の製造方法において、前記半導体層と金属との化合物の形成は、
前記第２領域を覆う保護層を形成し、
前記第１領域および第２領域の上方に金属層を形成し、
前記半導体層と前記金属層とをシリサイド化し、
未反応の前記金属層を除去すること、を含むことができる。この態様によれば、半導体層と金属との化合物からなるソース領域またはドレイン領域を有する第１ＭＩＳトランジスタと、半導体層に不純物が導入されてなるソース領域またはドレイン領域を有する第２ＭＩＳトランジスタとをより簡易な工程で、作り分けることができる。
【００１２】
本発明の半導体装置の製造方法は、半導体層に第１ＭＩＳトランジスタが形成される第１領域と、第２ＭＩＳトランジスタが形成される第２領域とを画定し、
前記第１および第２領域の前記半導体層の上方にゲート絶縁層を形成し、
前記ゲート絶縁層の上方に、ゲート電極を形成し、
前記第１領域の所定の領域に半導体層と金属との化合物を形成することにより、前記第１ＭＩＳトランジスタのソース領域またはドレイン領域を形成し、
前記第２領域の所定の領域に半導体層と金属との化合物を形成することにより、前記第１ＭＩＳトランジスタのソース領域またはドレイン領域を形成すること、を含み、
前記第２ＭＩＳトランジスタのソース領域またはドレイン領域は、前記第１ＭＩＳトランジスタのソース領域またはドレイン領域と比して浅く形成されている。
【００１３】
本発明の半導体装置の製造方法によれば、ショットキーソース・ドレイン構造を有する第１および第２ＭＩＳトランジスタを同一半導体層上に形成することができ、かつ、第１ＭＩＳトランジスタと第２ＭＩＳトランジスタとで、ソース領域またはドレイン領域の深さを異ならせることができる。その結果、ゲート幅やゲート長などを変えることなく簡易な製造工程で能力差のある複数のＭＩＳトランジスタを同一半導体層に作り分けることができる。
【００１４】
本発明の半導体装置の製造方法において、前記半導体層と金属との化合物の形成は、
前記第１領域および第２領域の上方に金属層を形成し、
前記半導体層と前記金属層とをシリサイド化し、
未反応の前記金属層を除去すること、を含むことができる。
【００１５】
本発明の半導体装置の製造方法において、前記金属層を形成する前に、前記半導体層の表面に非晶質化処理を施し非晶質層を形成することができる。この態様によれば、半導体層とシリサイド化させるための金属層をより良好に形成することができる。
【００１６】
本発明の半導体装置の製造方法において、前記第１領域に形成される前記非晶質層の厚さは、前記第２領域に形成される前記非晶質層の厚さと比して大きいものであることができる。この態様の半導体装置の製造方法は、第１ＭＩＳトランジスタと、第２ＭＩＳトランジスタとで、ソース領域またはドレイン領域の深さを異ならせたい場合に好適に用いることができる
【発明を実施するための最良の形態】
【００１７】
次に、本実施の形態の半導体装置について図１を参照しながら説明する。
【００１８】
１．半導体装置
本実施の形態の半導体装置は、図１に示すように、半導体層１０は、素子分離領域１０Ｃにより画定された第１領域１０Ａと第２領域１０Ｂとを有する。第１領域１０Ａには、第１ＭＩＳトランジスタ１００Ａと、第２ＭＩＳトランジスタ１００Ｂとが形成されている。
【００１９】
第１ＭＩＳトランジスタ１００Ａは、半導体層１０の上に設けられたゲート絶縁層２０と、ゲート絶縁層２０の上に設けられたゲート電極２２と、ゲート電極２２の側面に設けられたサイドウォール絶縁層２４と、ソース領域またはドレイン領域（以下、「ソース／ドレイン領域」という）３０とを有する。
【００２０】
第２ＭＩＳトランジスタ１００Ｂは、半導体層１０の上に設けられたゲート絶縁層２０と、ゲート絶縁層２０の上に設けられたゲート電極２２と、ゲート電極２２の側面に設けられたサイドウォール絶縁層２４と、ソース／ドレイン領域２６と、エクステンション領域２８とを有する。
【００２１】
第１ＭＩＳトランジスタ１００Ａのソース／ドレイン領域３０は、半導体層１０と金属層との化合物（以下、「金属層領域」という）からなる。すなわち、第１ＭＩＳトランジスタ１００Ａは、ショットキー接合を利用したＭＩＳトランジスタである。ソース／ドレイン領域を構成する金属層領域としては、たとえば、半導体層１０と金属層とがシリサイド化反応をして得られた層を用いることができる。
【００２２】
本実施の形態の半導体装置によれば、同一の半導体層１０上に能力の異なる第１ＭＩＳトランジスタ１００Ａと第２ＭＩＳトランジスタ１００Ｂとが混載された半導体装置を提供することができる。具体的には、第１ＭＩＳトランジスタ１００Ａは、ソース／ドレイン領域３０が半導体層と金属との化合物で構成された、いわゆる、ショットキーソース・ドレイン構造を有している。一方、第２ＭＩＳトランジスタ１００Ｂは、半導体層１０に不純物が導入されてなるｐｎ接合型のソース／ドレイン領域２６を有している。第１ＭＩＳトランジスタ１００Ａは、ドレイン領域とチャネル領域の間はショットキー接合からなり、短チャネル効果が抑制されたＭＩＳトランジスタである。そのため、第２ＭＩＳトランジスタ１００Ｂと比して出力インピーダンスが大きい。このように、本実施の形態の半導体装置は、能力の異なる第１および第２ＭＩＳトランジスタ１００Ａ，Ｂが同一の半導体層１０に設けられている。たとえば、アナログ回路を構成する際に本実施の形態の半導体装置を適用する場合、次のような利点がある。高い能力のＭＩＳトランジスタ（出力インピーダンスの高いＭＩＳトランジスタ）を必要とする箇所には、第１ＭＩＳトランジスタ１００Ａを形成し、それ以外の箇所には、第２ＭＩＳトランジスタ１００Ｂを形成してアナログ回路を構成することができる。このように、必要とされる能力に応じてＭＩＳトランジスタを作り分けることで回路設計の際に受ける制約を減少することができるのである。
【００２３】
２．半導体装置の製造方法
次に、本実施の形態の半導体装置の製造方法について、図２〜４を参照しながら説明する。
【００２４】
（１）図２に示すように、半導体層１０に公知の素子分離技術により第１領域１０Ａおよび第２領域１０Ｂを画定する。素子分離技術としては、たとえば、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法などを挙げることができる。
【００２５】
ついで、図２に示すように、第１領域１０Ａおよび第２領域１０Ｂの半導体層１０の上に第１および第２ＭＩＳトランジスタ１００Ａ，Ｂのためのゲート絶縁層２０と、ゲート電極２２と、ゲート電極２２の側面に形成されたサイドウォール絶縁層２４とを形成する。また、第２領域１０Ｂでは、ゲート電極２２の側方の半導体層１０にエクステンション領域２８が設けられている。これらの形成方法の一例について説明する。
【００２６】
まず、第１領域１０Ａおよび第２領域１０Ｂの半導体層１０の上に第１および第２ＭＩＳトランジスタ１００Ａ，Ｂのためのゲート絶縁層２０を形成する。ゲート絶縁層２０としては、たとえば、酸化シリコン膜を熱酸化法やＣＶＤ法などにより形成することができる。ついで、ゲート絶縁層２０の上に、導電層（図示せず）を形成する。導電層としては、たとえば、多結晶シリコン層などを用いることができる。形成方法としては、ＣＶＤ法などを挙げることができる。その後、導電層をパターニングすることにより、ゲート電極２２を形成することができる。ついで、第２領域１０Ｂでは、エクステンション領域２８の形成を行なう。エクステンション領域２８の形成は、まず、第１領域１０Ａの半導体層１０に不純物が導入されることのないようマスク層（図示せず）を形成する。マスク層としては、たとえばレジスト層などを用いることができる。その後、第２領域１０Ｂの半導体層１０にゲート電極２２をマスクとして、所定の導電型の不純物を半導体層１０に導入する。不純物の導入は、公知のイオンインプランテーションなどにより行なうことができる。このようにして、第２ＭＩＳトランジスタ１００Ｂのためのエクステンション領域２８が形成される。ついで、ゲート電極２２の側面にサイドウォール絶縁層２４を形成する。サイドウォール絶縁層２４は、半導体層１０の上方の全面に絶縁層（図示せず）を形成した後に、この絶縁層に異方性のエッチングを施すことで形成される。
【００２７】
（３）次に、図３に示すように、第２ＭＩＳトランジスタ１００Ｂのソース／ドレイン領域２６を形成する。まず、第１領域１０Ａの半導体層１０に不純物が導入されることを防ぐために第１領域１０Ａを覆う第１保護層Ｍ１を形成する。第１保護層Ｍ１としては、たとえば、レジスト層などを形成することができる。その後、図３に示すように、不純物の導入を行なうことで、第２領域１０Ｂでは、第２ＭＩＳトランジスタ１００Ｂのためのソース／ドレイン領域２６が形成される。その後、第１領域１０Ａを覆っていた第１保護層Ｍ１を公知の一般的な技術により除去する。
【００２８】
（４）次に、図４に示すように、第１ＭＩＳトランジスタ１００Ａのソース／ドレイン領域３０となる金属層領域を形成する。まず、第２領域１０Ｂを覆う第２保護層Ｍ２を形成する。ついで、第１および第２領域１０Ａ，Ｂの半導体層１０の上方の全面に金属層３２を形成する。ついで、第１の熱処理を施し、半導体層１０と金属層３２とのシリサイド化反応を促す。これにより、半導体層１０と金属層３２のシリサイド化が起こり、半導体層１０がシリコン層である場合にはシリサイド層が形成される。また、このシリサイド化反応では、熱処理の条件を適宜制御し、金属層領域が所望の深さを有するように形成する。次に、未反応の金属層を除去する。未反応の金属層の除去は、たとえば、ＮＨ４ＯＨ，Ｈ２Ｏ２，Ｈ２Ｏの混合液を用いたウェットエッチングにより行なうことができる。その後、第２の熱処理を施し、ソース／ドレイン領域３０となる金属層領域であるシリサイド層の低抵抗化を図る。上述のようにして、金属層領域（シリサイド層）からなるソース／ドレイン領域３０が形成された後に、第２保護層Ｍ２を除去する。このようにして、第１ＭＩＳトランジスタ１００Ａのソース／ドレイン領域３０を構成する金属層領域（シリサイド層）が形成される。
【００２９】
以上の工程により、本実施の形態にかかる半導体装置が形成される。
【００３０】
本実施の形態の半導体装置の製造方法によれば、第１ＭＩＳトランジスタ１００Ａのソース領域またはドレイン領域３０の形成は、半導体層１０の所定の領域に半導体層１０と金属との化合物を設けることで行われる。一方、第２ＭＩＳトランジスタ１００Ｂのソース領域またはドレイン領域２６の形成は、半導体層１０に不純物を導入することで行われる。そのため、同一の半導体層１０に、ｐｎ接合型の第２ＭＩＳトランジスタ１００Ｂと、いわゆるショットキーソース・ドレイン構造を有する第１ＭＩＳトランジスタ１００Ａとを混載することができる。その結果、ゲート幅やゲート長などを変えることなく簡易な製造工程で、能力差のある複数のＭＩＳトランジスタを同一の半導体層１０に設けることができる。
【００３１】
（変形例）
上述の実施の形態では、半導体層１０として、バルク状の半導体層を用いた場合について説明したがＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）層にも適用することができる。
【００３２】
また、上述の実施の形態では、第１ＭＩＳトランジスタ１００Ａのソース／ドレイン領域を形成する際に、第２ＭＩＳトランジスタ１００Ｂを保護層で覆った状態で行なう場合を例として説明した。しかし、本実施の形態は、上述の実施の形態に限定されない。以下に、本実施の形態の変形例について説明する。図５は、第１の変形例にかかる半導体装置を模式的に示す断面図である。なお、以下の説明では、上述の実施の形態と異なる箇所について説明する。図５に示すように、第１の変形例にかかる半導体装置では、第１ＭＩＳトランジスタ１００Ａの構造は上述の実施の形態と同様である。一方、第２ＭＩＳトランジスタ１００Ｂは、そのソース／ドレイン領域２６の上に、シリサイド層３４が設けられている。この変形例は、第２ＭＩＳトランジスタ１００Ｂのソース／ドレイン領域２６の低抵抗化を図りたい場合に有効である。
【００３３】
第１の変形例にかかる半導体装置の製造方法の一例について説明する。まず、図２に示すように、第１および第２領域１０Ａ，Ｂが画定された半導体層１０の上にゲート絶縁層２０、ゲート電極２２、エクステンション領域２８、サイドウォール絶縁層２４を形成する。ついで、図３に示すように、第２領域１０Ｂにおいて第２ＭＩＳトランジスタ１００Ｂのソース／ドレイン領域２６となる領域に所定の導電型の不純物を導入する。ついで、図６に示すように、第２領域１０Ｂを覆う保護層Ｍ３を形成した後に、第１領域１０Ａの半導体層１０のみに非晶質化処理を施し、ソース／ドレイン領域が形成される領域の半導体層の上面に非晶質層３４ａを形成する。非晶質化処理としては、イオン化したＡｒや、Ｓｉを半導体層１０に注入することで行なうことができる。その後、保護層Ｍ３を除去し、図４に参照されるように、半導体層１０の上方の全面に金属層３２を形成する。ついで、半導体層１０と金属層３２とをシリサイド化するための第１および第２熱処理を施す。これにより、第１領域１０Ａでは第１ＭＩＳトランジスタ１００Ａのソース／ドレイン領域３０となる金属層領域が形成される。第２領域１０Ｂでは、ソース／ドレイン領域２６の上にシリサイド層３４が形成された第２ＭＩＳトランジスタ１００Ｂが形成される。このようにして、第１の変形例にか狩る半導体装置を製造することができる。
【００３４】
本変形例の半導体装置の製造方法によれば、上述の実施の形態と同様に、能力の異なる第１および第２ＭＩＳトランジスタ１００Ａ，Ｂを同一の半導体層１０上に混載することができる。また、シリサイド層となる金属層３２を形成する前に第１領域１０Ａの半導体層１０の上面にのみ非晶質化処理を施している。そのため、同様のシリサイド化反応を行なっても、膜厚の異なるシリサイド層を形成することができる。その結果、第１ＭＩＳトランジスタ１００Ａについては、ソース／ドレイン領域３０を構成するための金属層領域を形成でき、第２ＭＩＳトランジスタ１００Ｂについては、ソース／ドレイン領域２６の上にシリサイド層を形成することができる。
【００３５】
また、上述の実施の形態では、第２ＭＩＳトランジスタ１００Ｂとして、ｐｎ接合型のＭＩＳトランジスタである場合を例として説明した。しかし、これに限定されず、第２ＭＩＳトランジスタ１００Ｂのソース／ドレイン領域２６が金属層領域で構成されていてもよい。この第２の変形例にかかる半導体装置について説明する。図７は、第２の変形例にかかる半導体装置を模式的に示す断面図である。図７に示すように、第１ＭＩＳトランジスタ１００Ａは、上述の実施の形態と同様の構造を有する。一方、第２ＭＩＳトランジスタ１００Ｂは、第１ＭＩＳトランジスタのソース／ドレイン領域３０を構成する金属層領域と比して小さい厚さを有する金属層領域からなるソース／ドレイン領域２６を有する。
【００３６】
第２の変形例にかかる半導体装置の製造方法を説明する。上述の実施の形態の（１）と同様にして、図２に示すように、第１および第２領域１０Ａ，Ｂが画定された半導体層１０の上に、ゲート絶縁層２０、ゲート電極２２およびゲート電極２２の側面にサイドウォール絶縁層２４を形成する。その後、図８に示すように、第１および第２領域１０Ａ，Ｂにおいて、露出している半導体層１０の表面に第１および第２非晶質層３４ａ，ｂを形成する。第１非晶質層３４ａは、第２非晶質層３４ｂと比して大きい膜厚を有する。第１および第２非晶質層３４ａ，ｂの形成は、たとえば、次のように行なうことができる。第１非晶質層３４ａの形成は、第２領域１０Ｂを覆う保護層（図示せず）を形成した上で、非晶質化処理を施すことで行なうことができる。同様に、第２非晶質層３４ｂの形成は、第１領域１０Ａを覆う保護層（図示せず）を形成した上で非晶質化処理を施すことで行なうことができる。その後、上述の実施の形態の工程（３）と同様にして、半導体層１０の上方に金属層３２を形成し、シリサイド化のための第１および第２の熱処理を施す。以上の工程により、第２の変形例にかかる半導体装置を製造することができる。
【００３７】
第２の変形例によれば、第１領域１０Ａと第２領域１０Ｂにおいて、シリサイド層となる金属層３２の形成前に膜厚の異なる第１および第２非晶質層３４ａ，ｂを形成することで、厚さの異なる金属層領域を形成することができる。その結果、能力の異なる第１および第２ＭＩＳトランジスタ１００Ａ，Ｂを同一の半導体層１０上に混載することができる。また、第１および第２ＭＩＳトランジスタ１００Ａ，Ｂは共にショットキー型のＭＩＳトランジスタであり、微細化や高速化が要求される半導体装置に好適に用いることができる。
【００３８】
本実施の形態の半導体装置は、アナログ回路を構成する場合に好適に用いることができる。たとえば、差動増幅部などには第１ＭＩＳトランジスタ１００Ａを形成し、電流源には、第２ＭＩＳトランジスタ１００Ｂを形成して構成することができる。その結果、高い出力インピーダンスを必要とする箇所には第１ＭＩＳトランジスタ１００Ａを、高い出力インピーダンスが必要とされない箇所には、第２ＭＩＳトランジスタ１００Ｂを同一半導体層１０に作り分けることができる。その結果、回路設計の際にうける制約を少なくすることができる。
【図面の簡単な説明】
【００３９】
【図１】本実施の形態にかかる半導体装置を模式的に示す断面図。
【図２】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図３】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図４】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図５】第１の変形例にかかる半導体装置を模式的に示す断面図。
【図６】第１の変形例にかかる半導体装置の製造工程を模式的に示す断面図。
【図７】第２の変形例にかかる半導体装置を模式的に示す断面図。
【図８】第２の変形例にかかる半導体装置の製造工程を模式的に示す断面図。
【符号の説明】
【００４０】
１０  半導体層、  １０Ａ  第１領域、  １０Ｂ  第２領域、  １０Ｃ  素子分離領域、  ２０  ゲート絶縁層、  ２２  ゲート電極  ２４  サイドウォール絶縁層、  ２６，３０  ソース／ドレイン領域、２８  エクステンション領域、  １００Ａ  第１ＭＩＳトランジスタ、  １００Ｂ  第２ＭＩＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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