(57)【要約】【課題】  ＣＭＰ工程により生じるスクラッチの影響を従来よりも低減することが可能な半導体装置の製造方法を提供する。【解決手段】  半導体装置の製造方法は、トランジスタ等が形成された基板１上に堆積された絶縁膜３をＣＭＰにより研磨して絶縁膜３ａを形成する工程と、絶縁膜３ａにスルーホール５を形成する工程と、スルーホール５を埋めるポリシリコン膜６を形成する工程と、ポリシリコン膜６をＣＭＰにより研磨する工程と、ポリシリコン及び絶縁膜３ａをＣＭＰにより研磨する仕上げ研磨工程とを含む。仕上げ研磨工程では、ポリシリコンと絶縁膜の研磨レート差を小さくすることで、スクラッチ４に残存するポリシリコン８を除去することが可能となる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
基板上に設けられ、トレンチまたはスルーホールの少なくとも一方が形成された絶縁膜上に導電膜を形成する工程（ａ）と、
上記工程（ａ）の後に、上記絶縁膜の除去レートよりも上記導電膜の除去レートが大きい条件で上記導電膜を化学機械研磨する工程（ｂ）と、
上記工程（ｂ）の後に、上記絶縁膜に対する上記導電膜の除去レートの選択比が上記工程（ｂ）よりも小さい条件で、上記絶縁膜の一部及び上記導電膜の一部を除去して上記トレンチを埋める配線または上記スルーホールを埋めるプラグを形成する工程（ｃ）と
を含んでいる半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
上記工程（ｃ）では、上記絶縁膜の一部及び上記導電膜の一部を化学機械研磨によって除去する、半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、
上記工程（ｃ）では、上記絶縁膜の一部及び上記導電膜の一部をドライエッチングによって除去する、半導体装置の製造方法。
【請求項４】
請求項１〜３のうちいずれか１つに記載の半導体装置の製造方法において、
上記工程（ａ）の前に、上記絶縁膜を化学機械研磨する工程と、
研磨された上記絶縁膜にトレンチまたはスルーホールを形成する工程と
をさらに含んでいる、半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
上記絶縁膜は、基板上に設けられた第１の絶縁膜と、上記第１の絶縁膜上に設けられ、第１の絶縁膜とは異なる材料からなる第２の絶縁膜とを有しており、
上記絶縁膜を化学機械研磨する工程は、上記第１の絶縁膜を化学機械研磨する工程である、半導体装置の製造方法。
【請求項６】
請求項１〜５のうちいずれか１つに記載の半導体装置の製造方法において、
上記導電膜はポリシリコンまたはアモルファスシリコンからなる、半導体装置の製造方法。
【請求項７】
請求項１〜５のうちいずれか１つに記載の半導体装置の製造方法において、
上記工程（ａ）で形成される導電膜は、少なくとも上記トレンチまたは上記スルーホールを覆う第１の導電体膜と、上記第１の導電体膜上に設けられ、少なくとも上記トレンチまたは上記スルーホールを埋める第２の導電体膜とを有しており、
上記工程（ｂ）における研磨では上記絶縁膜の研磨レートよりも上記第１の導電体膜及び上記第２の導電体膜の研磨レートの方が大きくなっている、半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
上記第２の導電体膜はタングステン膜である、半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
上記第１の導電体膜は、窒化チタン膜またはチタン膜のいずれか、または両膜を１組以上積層した膜である、半導体装置の製造方法。
【請求項１０】
請求項７に記載の半導体装置の製造方法において、
上記第２の導電体膜は銅膜であり、
上記工程（ａ）では、上記第１の導電体膜及び銅膜が上記トレンチを埋める、半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
上記工程（ｂ）の後で且つ上記工程（ｃ）の前に、上記絶縁膜をストッパーとして上記第１の導電体膜を化学機械研磨する工程（ｂ２）をさらに含み、
上記工程（ｂ）では、上記第１の導電体膜をストッパーとして上記銅膜を研磨する、半導体装置の製造方法。
【請求項１２】
請求項１０に記載の半導体装置の製造方法において、
上記工程（ｂ）では上記第１の導電体膜をストッパーとして上記銅膜を研磨し、
上記工程（ｃ）では上記第１の導電体膜、上記絶縁膜、及び銅膜の一部を除去する、半導体装置の製造方法。
【請求項１３】
請求項１０〜１２のうちいずれか１つに記載の半導体装置の製造方法において、
上記第１の導電体膜は、窒化タンタル膜またはタンタル膜のいずれか、または両膜を１組以上積層した膜である、半導体装置の製造方法。
【請求項１４】
請求項１〜１３のうちいずれか１つに記載の半導体装置の製造方法において、
上記工程（ｂ）の研磨では、上記絶縁膜の研磨レートａに対する上記導電膜の研磨レートｂの比ｂ／ａが３以上である、半導体装置の製造方法。
【請求項１５】
請求項１〜１４のうちいずれか１つに記載の半導体装置の製造方法において、
上記工程（ｃ）では、上記絶縁膜の除去レートｃに対する上記導電膜の除去レートｄの比ｄ／ｃが０．３以上３以下である、半導体装置の製造方法。
【請求項１６】
請求項１〜１５のうちいずれか１つに記載の半導体装置の製造方法において、
上記工程（ｃ）では、上記絶縁膜を除去する厚さが３０ｎｍ以上２００ｎｍ以下である、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＰ（Chemical Mechanical Polishing；化学機械研磨）を用いた半導体装置の製造方法に関し、特に、ＣＭＰ工程においてスクラッチに起因する不良の発生を抑えるための対策を含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
多層の配線層を含む半導体集積回路の製造工程においては、層間絶縁膜の形成時や配線、プラグの形成時など種々の場面でＣＭＰによる平坦化処理が施される。これによって各配線層内の高さが均等に保たれ、集積度の高い半導体集積回路を製造することができる。
【０００３】
ところが、ＣＭＰ工程においては、半導体ウェハに大きな圧力を加えながら研磨を行なうために、研磨液（スラリー）に含まれる研磨粒子が凝集した場合などに、「スクラッチ」と呼ばれる傷が半導体ウェハに入ることがある。
【０００４】
ＣＭＰ工程で発生するスクラッチが及ぼす影響はいろいろあるが、その１つに、後の工程で、酸化膜を研磨ストッパーとして導電膜のＣＭＰを行なう際に、前記スクラッチ上に導電膜が残存し、配線やプラグ間ショートを引き起こす、というものがある。従来のＣＭＰ工程を含む半導体装置の製造方法において、スクラッチが形成される様子を説明する。
【０００５】
図４（ａ）〜（ｅ）は、ＣＭＰ工程を含む従来の半導体装置の製造方法を示す断面図である。
【０００６】
まず、図４（ａ）に示すように、シリコンなどからなる半導体基板１４１上に、例えばゲート電極１４２を有するトランジスタを形成する。次に、半導体基板１４１上に例えばＢＰＳＧ（Boron Phosphate Silicade Glass)を堆積して厚さ８００ｎｍの絶縁膜１４３を形成する。
【０００７】
次に、図４（ｂ）に示すように、絶縁膜１４３に対しＣＭＰによる平坦化を行い、厚さ４００ｎｍの絶縁膜１４３ａを形成する。ここで、平坦化処理後の絶縁膜を処理前の絶縁膜１４３と区別するために「絶縁膜１４３ａ」と呼ぶ。なお、本工程で絶縁膜１４３ａの上面にスクラッチ１４４が発生したと仮定する。
【０００８】
次に、図４（ｃ）に示すように、半導体装置がＭＯＳＦＥＴの場合、ゲート電極１４２やソース・ドレイン（図示せず）とコンタクトを取るためのスルーホール１４５を、リソグラフィー処理及び絶縁膜１４３ａのドライエッチングにより形成する。ここで、スルーホール１４５の直径は例えば３００ｎｍとする。なお、ドライエッチング後のポリマー除去などの洗浄工程で、スクラッチ１４４が拡大する場合もある。
【０００９】
次に、図４（ｄ）に示すように、基板の全面に例えばリンをドーピングしたポリシリコンを堆積し、スルーホール１４５を埋める、厚さ約３００ｎｍのポリシリコン膜１４６を形成する。
【００１０】
次に、図４（ｅ）に示すように、絶縁膜１４３ａをストッパーとするＣＭＰを行って絶縁膜１４３ａが露出するまでポリシリコン膜１４６を研磨し、ポリシリコンプラグ１４７を形成する。本工程では、絶縁膜１４３ａの研磨レートが非常に小さいので、絶縁膜１４３ａの研磨は進行しない。このため、２つ以上のポリシリコンプラグ１４５間にスクラッチ１４４が生じている場合には、スクラッチ１４４中にポリシリコン１４８が残存し、これが電気的にショートを引き起こしてしまう。
【００１１】
以上のように、スクラッチ１４４が発生すると半導体装置の動作に不具合が生じて信頼性が低下する。このため、ＣＭＰ条件の最適化やＣＭＰ装置の保全によってスクラッチの発生を防ぐ試みが多くなされている。それでも不十分な場合は、ＣＭＰ後に絶縁膜を成膜したり、熱処理を施したりすることで、スクラッチの縮小化を行う方法が採られる。このような、スクラッチを低減するための従来の方法について簡単に説明する。
【００１２】
まず、ＣＭＰ条件の最適化によるスクラッチ低減化に関して述べる。
【００１３】
スクラッチが生じる原因は種々存在するが、最も大きな原因は、上述のように、凝集した粗大研磨粒子が供給されることにある。そこで、従来から研磨液に含まれる研磨粒子について改良することが検討されている。
【００１４】
例えば、シリコン酸化膜のＣＭＰでは研磨レートを上げるために研磨粒子としてヒュームドシリカが一般に用いられているが、この場合、研磨粒子が凝集しやすく、研磨粒子の粗大凝集体が酸化膜表面にスクラッチを引き起こすことが分かっている。よって、凝集しにくいタイプのヒュームドシリカ系粒子を含むスラリーを用いるか、研磨レートが低下するものの凝集の起きないコロイダルシリカ系粒子を含むスラリーを用いることが行われる。一方、プラグ材料としてタングステン（Ｗ）などの金属を用いる場合には該金属膜のＣＭＰが行われる。この金属膜のＣＭＰにおいては、下地酸化膜との選択比を上げるためにアルミナ系粒子を含むスラリーが用いられてきたが、導電膜表面、および、ストッパーとなる酸化膜表面にスクラッチが生じやすかった。これに対しては、研磨粒子自体や研磨液の組成を変更するなどの種々の改良が行われ、シリカ系粒子を含むスラリーでも下地酸化膜との選択比が向上し、スクラッチの低減が可能となった。
【００１５】
次に、ＣＭＰ設備の保全によるスクラッチの低減化策に関して簡単に説明する。
【００１６】
スラリーを長時間静置しておくと研磨粒子が沈殿して凝集してしまう。そのため、スラリー供給装置においては、スラリーを常に循環するとともに、スラリーが滞留しにくい配管構造を備えている必要がある。また、設備導入後は、定期的に、スラリー供給系と、ＣＭＰ装置内を洗浄することで、スクラッチの発生を抑えることができる。
【００１７】
次に、スクラッチに対するプロセス面からの取り組みについて簡単に説明する。
【００１８】
まず、従来の製造方法において、例えば酸化膜のＣＭＰを行った後に、新たに酸化膜を堆積する方法が試みられた。新たに堆積する膜としては、ｐ−ＴＥＯＳ膜、ＢＰＳＧ膜、ＨＤＰ−ＣＶＤ膜などが挙げられる。この方法によれば、スクラッチに酸化膜が埋め込まれるため、スクラッチのサイズを多少は低減することができる。ＢＰＳＧ膜を堆積する場合には、その後に熱処理を加えることでＢＰＳＧ膜を流動化させてスクラッチをさらに縮小させることができる。
【００１９】
また、ＢＰＳＧ膜など熱流動性のある膜のＣＭＰを行った後には、熱処理を行うことで、スクラッチを低減化することができる。
【特許文献１】特開平９−１９１０４８号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかしながら、上記従来の方法を用いても、スクラッチの発生を完全に防ぐことはできない。
【００２１】
例えば、研磨条件の最適化を行っても、研磨粒子で研磨を行っている以上、スクラッチを低減することはできてもゼロにすることは困難である。ＣＭＰ設備の保全も、スクラッチが多発する事態を未然に防ぐことはできても、ゼロにするだけの効果は期待できない。
【００２２】
また、プロセス面からの改良も、従来の方法ではスクラッチのサイズを小さくすることはできても、スクラッチの発生を抑えることは難しい。特に、ＣＭＰ後に熱処理を入れる手法は、ＣＭＰ前の焼きしめを不十分にする必要があり、膜が不安定となり、ＣＭＰ時の研磨レート再現性が劣化するおそれもある。
【００２３】
以上のように、半導体装置を製造する際のＣＭＰ工程において、スクラッチの発生をさらに低減する、という課題は依然として存在する。
【００２４】
本発明の目的は、ＣＭＰ工程により生じるスクラッチの影響を従来よりも低減することが可能な半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００２５】
本願発明者らは、上記の課題を解決するために、基板上に設けられた絶縁膜上に導電膜を形成する工程の後に、導電膜をＣＭＰにより研磨する工程と、導電膜と共に絶縁膜を除去する工程とを行なうことに想到した。絶縁膜の上面にＣＭＰやその他工程によって傷（スクラッチを含む）が生じていても、この方法によれば、傷の上に残る導電膜を理論的には完全に除去することが可能となるのである。
【００２６】
すなわち、本発明の半導体装置の製造方法は、基板上に設けられ、トレンチまたはスルーホールの少なくとも一方が形成された絶縁膜上に導電膜を形成する工程（ａ）と、上記工程（ａ）の後に、上記絶縁膜の除去レートよりも上記導電膜の除去レートが大きい条件で上記導電膜を化学機械研磨する工程（ｂ）と、上記工程（ｂ）の後に、上記絶縁膜に対する上記導電膜の除去レートの選択比が上記工程（ｂ）よりも小さい条件で、上記絶縁膜の一部及び上記導電膜の一部を除去して上記トレンチを埋める配線または上記スルーホールを埋めるプラグを形成する工程（ｃ）とを含んでいる。
【００２７】
この方法により、工程（ａ）の時点で絶縁膜の上面にスクラッチ等の傷がある場合、工程（ｃ）で絶縁膜上の傷に残る導電膜を除去することができるので、互いに隣接するプラグあるいは互いに隣接する配線間でのショートの発生等、絶縁膜の傷に起因する不具合を防ぐことができる。
【００２８】
上記工程（ｃ）では、上記絶縁膜の一部及び上記導電膜の一部を化学機械研磨によって除去することにより、工程（ｂ）の終了時点で基板面に多少の凹凸がある場合でも基板上面を平坦化でき、配線あるいはプラグの高さを揃えることができる。
【００２９】
上記工程（ｃ）では、上記絶縁膜の一部及び上記導電膜の一部をドライエッチングによって除去してもよい。この方法によれば、研磨を行なう場合に比べて絶縁膜と導電膜の除去レート比の調整を容易に行なうことができる。
【００３０】
上記導電膜がポリシリコンまたはアモルファスシリコンからなる場合には、本方法によってポリシリコンプラグを備えた従来よりも信頼性の高い半導体装置を製造することができる。
【００３１】
上記工程（ａ）の前に、上記絶縁膜を化学機械研磨する工程と、研磨された上記絶縁膜にトレンチまたはスルーホールを形成する工程とをさらに含んでいてもよい。
【００３２】
上記絶縁膜は、基板上に設けられた第１の絶縁膜と、上記第１の絶縁膜上に設けられ、第１の絶縁膜とは異なる材料からなる第２の絶縁膜とを有しており、上記絶縁膜を化学機械研磨する工程は、上記第１の絶縁膜を化学機械研磨する工程であることにより、例えば第２の絶縁膜をトレンチまたはスルーホール形成時のエッチングマスクとして利用することができ、且つ第１の絶縁膜の研磨時に生じるスクラッチのサイズを小さくすることができる。
【００３３】
上記工程（ａ）で形成される導電膜は、少なくとも上記トレンチまたは上記スルーホールを覆う第１の導電体膜と、上記第１の導電体膜上に設けられ、少なくとも上記トレンチまたは上記スルーホールを埋める第２の導電体膜とを有しており、上記工程（ｂ）における研磨では上記絶縁膜の研磨レートよりも上記第１の導電体膜及び上記第２の導電体膜の研磨レートの方が大きくなっていることにより、銅やタングステンなどのようにトランジスタ等の部材上に直接形成することが好ましくない第２の導電体膜を用いて配線またはプラグを形成することができる。
【００３４】
上記第２の導電体膜は銅膜であり、上記工程（ａ）では、上記第１の導電体膜及び上記銅膜が上記トレンチを埋めることにより、ショートなどの不具合がなく、且つ高さが揃えられた銅配線を形成することができる。
【００３５】
上記工程（ｂ）の後で且つ上記工程（ｃ）の前に、上記絶縁膜をストッパーとして上記第１の導電体膜を化学機械研磨する工程（ｂ２）をさらに含み、上記工程（ｂ）では、上記第１の導電体膜をストッパーとして上記銅膜を研磨することにより、工程（ｂ２）で基板面内での高さのばらつきをより小さくすることができる。
【００３６】
上記工程（ｂ）では上記第１の導電体膜をストッパーとして上記銅膜を研磨し、上記工程（ｃ）では上記第１の導電体膜、上記絶縁膜、及び上記銅膜の一部を除去することにより、第１の導電体膜を除去するための研磨を別に行なう場合に比べて工程数を減らすことができるので、製造コストを下げることができる。
【００３７】
上記工程（ｂ）の研磨では、上記絶縁膜の研磨レートａに対する上記導電膜の研磨レートｂの比ｂ／ａが３以上であると好ましい。
【００３８】
上記工程（ｃ）では、上記絶縁膜の除去レートｃに対する上記導電膜の除去レートｄの比ｄ／ｃが０．３以上３以下であると好ましい。
【００３９】
上記工程（ｃ）では、上記絶縁膜を除去する厚さが３０ｎｍ以上２００ｎｍ以下であると好ましい。
【発明の効果】
【００４０】
本発明の半導体装置の製造方法によれば、ＣＭＰなどにより絶縁膜に傷が生じた場合であってもショートなどの不具合を抑えつつ高さの揃った配線あるいはプラグを形成することができる。
【発明を実施するための最良の形態】
【００４１】
スクラッチの発生を防ぐためには、スラリー供給装置やＣＭＰ装置の改良、スラリーの改良、製造工程の改良など、異なる面からの対策を組み合わせることが必要となる。本願発明者らは、上記の対策のうち、スクラッチの低減に最も効果が高いと予想される、製造工程の改良を行うこととした。
【００４２】
製造工程を見直すため、ＣＭＰ工程でのウェハに対する圧力条件を変更したり、定盤の回転数を変更するなどの検討を行った。しかしながら、ウェハへの圧力を小さくするとスクラッチが入りにくくなる反面研磨レートが落ちるなどの問題が生じ、また、回転数を変更するなどしても大きな効果は見られなかった。そこで、本願発明者らはさらに種々の要素を検討してみたが、ＣＭＰ工程でスクラッチの発生を完全に防ぐことは不可能であった。
【００４３】
ある時、本願発明者らは、見方を変えて「スクラッチは必ず発生する」という前提に立ち、ＣＭＰの後工程の改良を行うことを検討してみた。そこで、発生したスクラッチに埋め込まれた導電膜を絶縁膜ごと研磨等により除去することに想到した。
【００４４】
プラグや配線を形成する場合、スクラッチは絶縁膜上に生じることから、本願発明者らは、図４（ｅ）に示すＣＭＰを、絶縁膜１４３ａとポリシリコン膜１４６を同等に研磨できる条件で行なうことをまず考えた。しかしながら、この方法では以下のような不具合が生じることが分かった。
【００４５】
図４（ｄ）に示す工程において、ポリシリコン膜１４６の膜厚が３００ｎｍの場合、研磨レートの基板面内ばらつきに起因する研磨残りを抑制するため、最も研磨レートが小さい箇所でポリシリコン換算で４００ｎｍ程度の研磨を行う必要がある。基板面内の研磨レートばらつきが±２０％の場合、最も研磨レートが大きい箇所はポリシリコン換算で約６００ｎｍの研磨が進行する。ポリシリコン膜１４６と絶縁膜１４３ａ（下地酸化膜）の研磨レート選択比が１の場合、絶縁膜１４３ａが３００ｎｍも減少する領域が発生することになる。ゲート電極１４２が露出しないように、絶縁膜１４３ａを相当厚くする必要があるが、その場合、スルーホール１４５を形成するためのドライエッチングや、ポリシリコンの埋め込みが困難となる。
【００４６】
また、基板面内でポリシリコンプラグ１４７の高さがばらつく点も問題になる。ここで説明した例の場合、ポリシリコン膜１４６を研磨する際の基板面内のばらつきが２００ｎｍとなり、また、絶縁膜１４３を絶縁膜１４３ａの状態になるまで研磨する際の基板面内のばらつきが例えば１５０ｎｍであった場合、ポリシリコンプラグ高さのばらつきは、最大３５０ｎｍにもなる。
【００４７】
以上のようなばらつきの発生を抑えるために、ポリシリコン膜１４６の研磨は、絶縁膜１４３ａがストッパーとなるような条件で行なうことが望ましいことが分かった。
【００４８】
このことから、本願発明者らは、絶縁膜上に堆積した導電膜（ポリシリコン膜）を研磨する工程において、最初にポリシリコン膜を選択的に研磨し、次いで条件を変更して絶縁膜及びポリシリコンを研磨できる条件で研磨することに想到した。
【００４９】
この方法を試験的に行った結果、スクラッチを消失させることが可能であることが分かった。本方法では、一度目のＣＭＰと二度目のＣＭＰでの研磨条件を変更する必要があるが、これは研磨液の組成や研磨粒子の種類あるいは粒径を変更することによって調整可能である。
【００５０】
続いて、プラグを金属で形成する場合や銅配線の形成時にもこれと同じ方法を適用できるかどうかを検討したところ、これらの場合にもスクラッチの上方に残る導電膜を除去することが可能であった。以上のことから、絶縁膜に凹部を形成した後、該凹部を埋める導電部材を形成する際に上述の方法が有効であることが分かった。
【００５１】
ただし、本方法が可能になったのは、スラリーの改良に負うところも大きい。例えば、タングステンプラグを形成する場合、二度目のＣＭＰでは、タングステンと酸化膜の選択比がほぼ１：１の研磨液が好ましく用いられる。このような研磨液はこの数年内に供給可能となったものである。
【００５２】
以上のように、スルーホールを埋める導電膜をＣＭＰによって研磨した後に絶縁膜と導電膜の選択比の差が小さい第２のＣＭＰを行なうことで、スクラッチに埋め込まれた導電膜を除去し、電気的短絡などの不具合のない半導体装置を提供することが可能になる。
【００５３】
なお、発明者らの検討から、第２のＣＭＰでの絶縁膜の研磨レートをａ、導電膜の研磨レートをｂとした時の研磨レート比ｂ／ａは、０．３以上３以下であると好ましく、１以上３以下であるとより好ましく、１であると最も好ましいことが分かった。
【００５４】
以下、本発明の各実施形態について図を用いて説明する。
【００５５】
（第１の実施形態）
図１（ａ）〜（ｆ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。本実施形態では、ＣＭＰを用いてポリシリコンプラグを形成する工程について説明する。
【００５６】
まず、図１（ａ）に示すように、半導体または絶縁性材料からなる基板１上に例えばゲート電極２を有するトランジスタを形成する。次に、基板１上に例えばＢＰＳＧを堆積して厚さ約８００ｎｍの絶縁膜３を形成する。なお、この絶縁膜３は、２層以上の絶縁膜で構成されていてもよい。
【００５７】
次に、図１（ｂ）に示すように、絶縁膜３に対しＣＭＰによる平坦化を行い、厚さ４００ｎｍの絶縁膜３ａを形成する。ここで、平坦化処理後の絶縁膜を処理前の絶縁膜３と区別するために「絶縁膜３ａ」と呼ぶ。なお、本工程で絶縁膜３ａの上面にスクラッチ４が発生すると仮定する。なお、ＢＰＳＧなどの酸化膜のＣＭＰで用いられるスラリーとしては、研磨粒子として例えばヒュームドシリカを含み、ｐＨ調整剤として水酸化アンモニウムまたは水酸化カリウムを含むものが挙げられる。
【００５８】
次に、図１（ｃ）に示すように、半導体装置がＭＯＳＦＥＴの場合、ゲート電極２やソース・ドレイン（図示せず）とコンタクトを取るためのスルーホール５を、リソグラフィー処理及び絶縁膜３ａのドライエッチングにより形成する。ここで、スルーホール５の直径は例えば３００ｎｍとする。また、従来のスルーホール５の深さは、後工程で研磨してもよいように、プラグ形成後の設計値よりも３０ｎｍ以上２００ｎｍ以下程度深くしておく。なお、ドライエッチング後のポリマー除去などの洗浄工程で、スクラッチ４が拡大する場合もある。
【００５９】
なお、本工程の前、図１（ｂ）に示す工程の後に、スクラッチが生じた絶縁膜３ａ上にＨＤＰ−ＣＶＤ膜やｐ−ＴＥＯＳ膜などのドライエッチング耐性を有する膜を堆積してもよい。これは、ドライエッチング時のハードマスクとして機能する。この場合、スクラッチ４のサイズを多少小さくできる。
【００６０】
次に、図１（ｄ）に示すように、基板の全面に例えばリンをドーピングしたポリシリコンを堆積し、スルーホール５を埋める、厚さ約３００ｎｍのポリシリコン膜６を形成する。
【００６１】
次に、図１（ｅ）に示すように、絶縁膜３ａをストッパーとするＣＭＰを行って絶縁膜３ａが露出するまでポリシリコン膜６を研磨し、ポリシリコンプラグ７を形成する。本工程において、絶縁膜の研磨レートをａ、導電膜の研磨レートをｂとした時の研磨レートの選択比ｂ／ａは、３以上とする。本ＣＭＰ工程では絶縁膜３ａの研磨が進行しないため、スクラッチ４上にポリシリコン８が残存する。
【００６２】
なお、本工程におけるポリシリコンのＣＭＰで用いられるスラリーとしては、例えば研磨粒子としてコロイダルシリカや、下地酸化膜との研磨レート選択比を上げるための添加剤などを含んでいるものが挙げられる。酸化膜に対するポリシリコンの研磨レート選択比は５０以上とすることが可能である。
【００６３】
続いて、図１（ｆ）に示すように、導電膜（ここではポリシリコン）と絶縁膜の研磨レート差が小さい条件下で再度ＣＭＰを行なう。このＣＭＰのことを、以後の本明細書では「仕上げ研磨」と呼ぶこととする。この仕上げ研磨における絶縁膜３ａの研磨レートをａ、導電膜の研磨レートをｂとした時の研磨レートの選択比ｂ／ａは、０．３以上３以下であると好ましく、１以上３以下であるとより好ましく、１であると最も好ましい。従って本工程では、スクラッチ４上に残るポリシリコン８と、絶縁膜３ａとを同時に研磨することになる。絶縁膜３ａの研磨量は、３０ｎｍ以上２００ｎｍ以下程度が適当であるが、５０ｎｍ以上１５０ｎｍ以下とするのが最も好ましい。
【００６４】
なお、本工程におけるＣＭＰで用いられるスラリーとしては、例えば研磨粒子としてヒュームドシリカを含み、ｐＨ調整剤として水酸化アンモニウムまたは水酸化カリウムを含んでいるものが挙げられる。
【００６５】
以上の製造方法によれば、図１（ｆ）に示す仕上げ研磨工程により、プラグ間の残存ポリシリコンが除去されるので、プラグ間のショートを防ぐことができる。本方法によれば、仕上げ研磨での研磨量を大きくすればスクラッチに埋め込まれたポリシリコンを完全に除去することが可能である。ただし、研磨量を大きくし過ぎると図１（ｃ）に示す工程で形成するスルーホールを深くする必要があり、ドライエッチングによるスルーホールの形成が困難になるおそれや、その後のポリシリコンの埋め込みが不良になるおそれが出てくる。また、仕上げ研磨自体の研磨ばらつきも大きくなるので、仕上げ研磨における研磨量は少なくとも２００ｎｍ以下が好ましく、１５０ｎｍ以下であればより好ましい。
【００６６】
また、スクラッチの多くは深さが３０〜１００ｎｍであるので、仕上げ研磨における研磨量の下限は３０ｎｍ以上が好ましく、５０ｎｍ以下であればより好ましい。
【００６７】
なお、本実施形態の説明では、プラグの材料をポリシリコンとしたが、アモルファスシリコンであってもかまわない。
【００６８】
また、図１（ｂ）に示すＣＭＰの条件は、酸化膜を研磨するＣＭＰとしたが、どのような条件のＣＭＰであってもかまわない。
【００６９】
また、図１（ｆ）に示す工程において、絶縁膜３ａに対するポリシリコン膜６の除去選択比（除去レート比）が仕上げ研磨と同様に０．３以上３以下であれば、仕上げ研磨の代わりに、ドライエッチングを施してもかまわない。ドライエッチングの場合、ＣＭＰよりも除去レート比の調節が容易であるので、導体膜や絶縁膜の種類によらず容易にスクラッチを除去することが可能となる。ただし、ＣＭＰの方がエッチングよりも高い平坦性を実現できるので、多層の配線層を形成する場合にはＣＭＰが好ましく用いられる。また、ＣＭＰを用いる場合、ドライエッチングとは異なり、多少の段差が残る場合にも基板上面を平坦化することができる。
【００７０】
なお、本実施形態では、図１（ｂ）に示す絶縁膜３ａの形成時にＣＭＰによるスクラッチが入るものと仮定したが、ＣＭＰ以外の工程やその他何らかの理由により絶縁膜３ａ上に傷が入った場合にも、本実施形態の製造方法を用いて傷に埋め込まれた導電膜を除去することが可能である。
【００７１】
（第２の実施形態）
本発明の第２の実施形態として、ＣＭＰを用いて金属プラグを形成するための工程を説明する。
【００７２】
図２（ａ）〜（ｆ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【００７３】
まず、図２（ａ）に示すように、半導体または絶縁性材料からなる基板１１上に例えばゲート電極１２を有するトランジスタを形成する。次に、基板１１上に例えばＢＰＳＧを堆積してから熱処理を行い、厚さ約８００ｎｍの絶縁膜１３を形成する。
【００７４】
次いで、図２（ｂ）に示すように、絶縁膜１３に対しＣＭＰによる平坦化を行い、厚さ４００ｎｍの絶縁膜１３ａを形成する。ここで、平坦化処理後の絶縁膜を処理前の絶縁膜１３と区別するために「絶縁膜１３ａ」と呼ぶ。なお、本工程で絶縁膜１３ａの上面にスクラッチ１４が発生すると仮定する。なお、ＢＰＳＧなどの酸化膜のＣＭＰで用いられるスラリーとしては、研磨粒子として例えばヒュームドシリカを含み、ｐＨ調整剤として水酸化アンモニウムまたは水酸化カリウムを含むものが挙げられる。
【００７５】
次に、図２（ｃ）に示すように、半導体装置がＭＯＳＦＥＴの場合、ゲート電極１２やソース・ドレイン（図示せず）とコンタクトを取るためのスルーホール１５を、リソグラフィー処理及び絶縁膜１３ａのドライエッチングにより形成する。ここで、スルーホール１５の直径は例えば３００ｎｍとする。また、従来のスルーホール１５の深さは、後工程で研磨してもよいように、あらかじめプラグ形成後の設計値よりも３０ｎｍ以上２００ｎｍ以下程度深くしておく。なお、ドライエッチング後のポリマー除去などの洗浄工程で、スクラッチ１４が拡大する場合もある。
【００７６】
なお、本工程の前、図２（ｂ）に示す工程の後に、スクラッチが生じた絶縁膜１３ａ上にＨＤＰ−ＣＶＤ膜やｐ−ＴＥＯＳ膜などのドライエッチング耐性を有する膜を堆積してもよい。これは、ドライエッチング時のハードマスクとして機能する。この場合、スクラッチ１４のサイズを多少小さくできる。
【００７７】
続いて、図２（ｄ）に示すように、基板の全面に導電体として例えばタングステンを堆積し、スルーホール１５を埋める、厚さ３００ｎｍのタングステン膜１６を形成する。なお、図示していないが、通常、タングステンを堆積する前に、チタン及び窒化チタンを順次堆積しておく。これは、タングステンとのコンタクト抵抗を下げたり、また、タングステンを堆積する工程で用いられるガスがゲート電極等の部材に影響を与えるのを防ぐためである。
【００７８】
次に、図２（ｅ）に示すように、絶縁膜１３ａをストッパーとするＣＭＰを行って絶縁膜１３ａが露出するまでタングステン膜１６を研磨し、タングステンプラグ１７を形成する。本工程において、絶縁膜の研磨レートをａ、導電膜の研磨レートをｂとした時の研磨レートの選択比ｂ／ａは、３以上とする。本ＣＭＰ工程では絶縁膜１３ａの研磨がほとんど進行しないため、スクラッチ１４上にタングステン１８が残存する。
【００７９】
なお、本工程におけるタングステンのＣＭＰで用いられるスラリーとしては、例えば研磨粒子としてヒュームドシリカや、酸化剤として例えば過酸化水素や、絶縁膜１３ａ（下地酸化膜）との研磨レート選択比を上げるための添加剤などを含んでいるものが挙げられる。酸化膜（絶縁膜１３ａ）に対するタングステンの研磨レート選択比は１０以上とすることが可能である。
【００８０】
続いて、図２（ｆ）に示すように、タングステンと絶縁膜の研磨レート差が小さい条件下で仕上げ研磨を行なう。
【００８１】
この仕上げ研磨における絶縁膜１３ａの研磨レートをａ、導電膜の研磨レートをｂとした時の研磨レートの選択比ｂ／ａは、０．３以上３以下であると好ましく、１以上３以下であるとより好ましく、１であると最も好ましい。従って本工程では、スクラッチ１４上に残るタングステン１８と、絶縁膜１３ａとを同時に研磨することになる。絶縁膜１３ａの研磨量は、３０ｎｍ以上２００ｎｍ以下程度が適当であるが、５０ｎｍ以上１００ｎｍ以下とするのが最も好ましい。本工程によって、スクラッチ１４上に残存するタングステン１８は除去される。
【００８２】
なお、仕上げ研磨におけるＣＭＰで用いられるスラリーとしては、例えば研磨粒子としてヒュームドシリカを含み、酸化剤として例えばヨウ素酸などを含んでいるものが挙げられる。
【００８３】
以上の製造方法によれば、図２（ｆ）に示す仕上げ研磨工程により、プラグ間の残存タングステンが除去されるので、プラグ間のショートを防ぐことができる。本方法によれば、仕上げ研磨での研磨量を大きくすればスクラッチを完全に除去することが可能である。ただし、研磨量を大きくし過ぎると図２（ｃ）に示す工程で形成するスルーホールを深くする必要があり、ドライエッチングによるスルーホールの形成が困難になることや、その後のタングステンの埋め込みが不良になるおそれが出てくる。また、仕上げ研磨自体の研磨ばらつきも大きくなるので、仕上げ研磨における研磨量は第１の実施形態と同じく少なくとも２００ｎｍ以下が好ましく、１５０ｎｍ以下であればより好ましい。
【００８４】
また、スクラッチの多くは深さが３０〜１００ｎｍであるので、仕上げ研磨における研磨量の下限は３０ｎｍ以上が好ましく、１００ｎｍ以下であればより好ましい。
【００８５】
なお、本実施形態の説明では、プラグの材料をタングステンとしたが、プラグの深さが浅く、埋め込みが可能であるならば、他の金属であってもかまわない。
【００８６】
また、図２（ｂ）に示すＣＭＰの条件は、酸化膜を研磨するＣＭＰとしたが、どのような条件のＣＭＰであってもかまわない。
【００８７】
また、図２（ｆ）に示す工程において、絶縁膜１３ａに対するタングステン膜１６の除去レート比が仕上げ研磨と同様に０．３以上３以下であれば、仕上げ研磨の代わりに、ドライエッチングを施してもかまわない。ただし、ＣＭＰの方がエッチングよりも高い平坦性を実現できるので、多層の配線層を形成する場合にはＣＭＰが好ましく用いられる。
【００８８】
（第３の実施形態）
本発明の第３の実施形態として、ＣＭＰを用いて銅（Ｃｕ）配線を形成するための工程を説明する。
【００８９】
図３（ａ）〜（ｆ）は、本発明の第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【００９０】
まず、図３（ａ）に示すように、半導体または絶縁体材料からなる基板２１上にトランジスタなどの半導体装置を形成した後、基板全面に例えばＨＤＰ−ＦＳＧからなる厚さ８００ｎｍの絶縁膜２２を形成する。次に、リソグラフィー処理及び絶縁膜２２のドライエッチングにより、例えば深さ４００ｎｍのトレンチ２３を形成する。その後、トレンチ２３を含む基板全面に厚さ５０ｎｍのタンタルあるいは窒化タンタルを堆積して金属膜（第１の導電体膜）２４を形成する。次いで、物理気相成長法（ＰＶＤ法）、メッキ法などで例えばトータルの厚さが７００ｎｍの銅膜２５を金属膜２４の上に形成する。
【００９１】
次に、図３（ｂ）に示すように、銅膜２５に対し、金属膜２４がストッパーになる条件でＣＭＰを行なう。これに続いて、銅膜２５及び金属膜２４に対し、下地絶縁膜（絶縁膜２２）がストッパーになる条件でＣＭＰを行ない、トレンチ２３を覆うバリアメタル２４ａと、バリアメタル２４ａ上に設けられ、トレンチ２３を埋める銅配線２６とをそれぞれ形成する。この工程において絶縁膜２２の上面にスクラッチ２７が生じると仮定する。
【００９２】
なお、本工程において、金属膜２４をストッパーとする銅膜２５のＣＭＰで用いられるスラリーとしては、研磨粒子として例えばコロイダルシリカ、銅の酸化剤として例えば過酸化水素、銅のエッチング促進剤として例えばグリシン、銅の保護剤としてキナルジン酸やＢＴＡ（ベンゾトリアゾール）、バリア膜（金属膜２４）とのレート選択比増大剤として例えばポリアルキレンイミン、などを含むものが挙げられる。
【００９３】
また、絶縁膜２２をストッパーとする銅膜２５及び金属膜２４のＣＭＰで用いられるスラリーとしては、研磨粒子として例えばコロイダルシリカ、金属膜２４の酸化剤として例えば過酸化水素、還元剤として例えばシュウ酸、銅の保護剤として例えばキナルジン酸、絶縁膜とのレート選択比増大剤として例えば界面活性剤、などを含むものが挙げられる。このスラリーでは、研磨中に銅の保護膜として作用するキナルジン酸などの添加量を調整することで、銅の研磨レートを調整することができる。一般に、金属膜２４より銅膜２５の研磨レートを小さくするようにする。
【００９４】
次に、図３（ｃ）に示すように、シリコン窒化膜（Ｓｉ3Ｎ4）またはシリコン炭化膜（ＳｉＣ）などを例えば１００ｎｍ堆積し、その後、ＨＤＰ−ＦＳＧを例えば９００ｎｍ堆積することで絶縁膜２８を形成する。この後、必要に応じてＣＭＰ等による平坦化を行ってもよい。次いで、リソグラフィー処理と絶縁膜２８のドライエッチングにより、例えば深さ５００ｎｍのトレンチ２９と、図示していないが、銅配線２６とをつなぐスルーホールとを形成する。次に、トレンチ２９及びスルーホールが形成された絶縁膜２８上に厚さ５０ｎｍのタンタルあるいは窒化タンタルを堆積して金属膜（バリア膜）３０を形成する。次いで、ＰＶＤ法、メッキ法などで例えばトータルの厚さが７００ｎｍの銅膜３１を金属膜３０の上に形成する。
【００９５】
次に、図３（ｄ）に示すように、銅膜３１に対し、金属膜３０がストッパーになる条件でＣＭＰを行なう。本工程のＣＭＰによって金属膜３０が露出するまで銅膜３１が研磨されるが、スクラッチ２７の上方の絶縁膜２８上では窪みが形成されたままとなっているので、この部分に銅が残存する。なお、図３（ｄ）では、互いにショートしている状態の銅膜を便宜的に銅膜３１ａとして示している。本ＣＭＰ工程において、金属膜３０に対する銅膜３１の除去レート比は、例えば１０以上とする。
【００９６】
続いて、図３（ｅ）に示すように、銅膜３１ａ及び金属膜３０に対し、絶縁膜２８がストッパーになる条件でＣＭＰを行ない、トレンチ２９を覆うバリアメタル３０ａと、バリアメタル３０ａ上に設けられ、トレンチ２９を埋める銅配線３２とをそれぞれ形成する。本工程においては、絶縁膜２８の研磨が進行しないため、スクラッチ２７上には少なくともタンタルや窒化タンタルなどの金属膜の他、スクラッチが深いときには銅膜３３が残存する。絶縁膜の研磨レートｃに対する金属膜の研磨レートｄの選択比ｄ／ｃは３以上とする。一般に、絶縁膜２８をストッパーとし、金属膜３０を研磨するためのＣＭＰにおいては、銅配線３２内の銅のリセスを低減するために、金属膜３０より銅膜３１ａの研磨レートを小さくする。よって、銅膜の残存は、スクラッチ深さにのみ依存して生じるのではなく、研磨レートが低いという理由からも生じる。
【００９７】
次に、図３（ｆ）に示すように、銅膜、金属膜、及び絶縁膜の各研磨レートの差が小さい条件下でＣＭＰを行うことにより、絶縁膜２８上に残存する銅膜３３および残存金属膜が除去される。このＣＭＰ工程を、第１及び第２の実施形態と同様に以下「仕上げ研磨」と呼ぶ。
【００９８】
この仕上げ研磨における絶縁膜２８の研磨レートをｅ、銅膜または金属膜（バリア膜）の研磨レートをｆとした時の研磨レートの選択比ｆ／ｅは、０．３以上３以下であると好ましく、１以上３以下であるとより好ましく、１であると最も好ましい。従って本工程では、絶縁膜２８上に残存する金属膜及び銅膜３３と絶縁膜２８とを同時に研磨することになる。絶縁膜２８の研磨量は、３０ｎｍ以上２００ｎｍ以下程度が適当であるが、５０ｎｍ以上１５０ｎｍ以下とするのが最も好ましい。
【００９９】
なお、仕上げ研磨におけるＣＭＰで用いられるスラリーとしては、研磨粒子として例えばコロイダルシリカ、バリア膜の酸化剤として例えば過酸化水素、還元剤として例えばシュウ酸、銅の保護剤として例えばキナルジン酸、などを含むものが挙げられる。このスラリーに含まれるキナルジン酸などの添加量を調整することで、銅の研磨レートを調整することができる。また、絶縁膜２８の研磨レートは、大きすぎる場合には例えば界面活性剤の添加、小さすぎる場合には、研磨粒子濃度の増大または研磨粒子サイズの増大によって調整することができる。
【０１００】
以上の製造方法によれば、図３（ｆ）に示す仕上げ研磨工程により、下層の絶縁膜２２上に形成されたスクラッチ２７に追随して生じた窪みを除去することができるので、銅配線間のショートを従来よりも確実に防ぐことができる。なお、スクラッチ２７は銅配線上に存在していても構わない。また、本実施形態では１層目の銅配線２６の形成時には仕上げ研磨を行わない例を説明したが、各層の銅配線を形成する毎に仕上げ研磨を行なうことで、半導体装置の信頼性をより向上させることが可能となる。
【０１０１】
本方法によれば、仕上げ研磨での研磨量を大きくすればスクラッチの上方に生じる残存導電膜をほぼ完全に除去することが可能である。ただし、研磨量を大きくし過ぎるとトレンチやスルーホールを深くしなければならなくなるので、トレンチやスルーホールの形成不良や銅の埋め込み不良などの不具合が生じるおそれが出てくる。また、仕上げ研磨自体の研磨ばらつきも大きくなるので、仕上げ研磨における研磨量は少なくとも２００ｎｍ以下が好ましく、１５０ｎｍ以下であればより好ましい。
【０１０２】
また、スクラッチにより生じる絶縁膜の窪みの多くは、深さが３０〜１００ｎｍであるので、仕上げ研磨における研磨量の下限は３０ｎｍ以上が好ましく、１００ｎｍ以下であればより好ましい。
【０１０３】
なお、図３（ｅ）に示す金属膜３０のＣＭＰでは、一般に金属膜３０の研磨レートより銅膜３１ａの研磨レートを小さくするため、研磨の途中で銅配線は凸形状となる。このため、従来の方法では、銅の凸部が、研磨粒子や研磨パッドによって引きずられ、隣の銅配線まで到達し、研磨終了時にそのまま残存する場合があった。また、隣接する銅配線同士が研磨終了時に接続していなくても、後工程の熱処理などで銅が移動し、ショートを起こす場合があることも分かっている。本実施形態の配線形成方法を用いれば、仕上げ研磨で凸状の銅を研磨することもできるので、このような不具合を防ぐこともできる。
【０１０４】
なお、本実施形態では、図３（ｄ）、（ｅ）に示す銅膜および金属膜のＣＭＰの前に銅膜および金属膜のＣＭＰを行なう例を示したが、仕上げ研磨を含む銅配線の形成工程の前にいかなる種類のＣＭＰを行っていても上述の効果は変わらない。銅配線を形成する前のＣＭＰとしては、例えば、タングステンのＣＭＰ、タングステンのＣＭＰ後の仕上げ研磨、銅膜および金属膜のＣＭＰ後の仕上げ研磨、１層目の銅配線形成後に絶縁膜２８を堆積した後のＣＭＰなどが挙げられる。
【０１０５】
また、図３（ｆ）に示す工程において、絶縁膜２８に対する銅膜３１ａまたは金属膜３０の除去選択比が仕上げ研磨と同様に０．３以上３以下であれば、仕上げ研磨の代わりに、ドライエッチングを施してもかまわない。ただし、ＣＭＰの方がエッチングよりも高い平坦性を実現できるので、多層の配線層を形成する場合にはＣＭＰが好ましく用いられる。
【０１０６】
また、本実施形態では、シングルダマシンにおけるＣｕ配線の形成方法について説明したが、これと同様の方法でＣｕプラグの形成を行なうこともできる。
【０１０７】
−第３の実施形態の変形例−
先に説明した図３（ｅ）の金属膜３０を研磨するためのＣＭＰ工程において、絶縁膜２８に対する金属膜３０の除去レート比が３を超えるスラリーを用いる代わりに、絶縁膜２８に対する金属膜３０及び銅膜３１ａの除去レート比が０．３以上３以下であるスラリーを用いてもよい。すなわち、図３（ｆ）に示す仕上げ研磨で用いるスラリーを図３（ｅ）に示す工程で用いることができる。
【０１０８】
これにより、トレンチ部分以外の金属膜３０を除去すると共に、そのまま絶縁膜２８、残存銅膜、残存金属膜の除去も行なうことができるので、スクラッチ２７の影響を排除できる上、第３の実施形態の方法に比べて研磨工程を１つ省略することが可能になる。
【０１０９】
ただし、金属膜３０を除去する際に絶縁膜２８をストッパーとして機能させることができないので、第３の実施形態の方法に比べて基板面内の銅配線高さのばらつきはやや大きくなる。従って、銅配線の高さの規制が厳しくない半導体装置などにおいては製造コストを低減できる本変形例が有利であり、銅配線の高さの規格が厳しい半導体装置においては第３の実施形態の方法が好ましく用いられる。
【０１１０】
なお、本変形例において、絶縁膜２８に対する銅膜３１ａまたは金属膜３０の除去選択比が仕上げ研磨と同様に０．３以上３以下であれば、仕上げ研磨の代わりに、ドライエッチングを施してもかまわない。
【産業上の利用可能性】
【０１１１】
以上説明したように、本発明は、種々の機器に利用される半導体集積回路の信頼性を向上させるために有用である。
【図面の簡単な説明】
【０１１２】
【図１】（ａ）〜（ｆ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２】（ａ）〜（ｆ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】（ａ）〜（ｆ）は、本発明の第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】（ａ）〜（ｅ）は、ＣＭＰ工程を含む従来の半導体装置の製造方法を示す断面図である。
【符号の説明】
【０１１３】
１，１１，２１            基板
２，１２                  ゲート電極
３，３ａ，１３，１３ａ，２２，２８      絶縁膜
４，１４，２７            スクラッチ
５，１５                  スルーホール
６                        ポリシリコン膜
７                        ポリシリコンプラグ
８                        ポリシリコン
１６                      タングステン膜
１７                      タングステンプラグ
１８                      タングステン
２２，２９                トレンチ
２４，３０                金属膜
２４ａ，３０ａ            バリアメタル
２５，３１，３１ａ，３３      銅膜
２６，３２                銅配線
【図１】
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【図２】
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【図３】
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【図４】
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