(57)【要約】 【課題】ＣＤＳ回路やＡＧＣ回路及びＡ／Ｄ変換回路のゲイン等のばらつきの影響を受けないようにして画素の出力電位を外部に取り出すようにすること。【解決手段】画素アレイブロック４０２からの画素出力線４１０の１本にバッファ４１１の入力側を接続し、このバッファ４１１の出力側をＣＭＯＳセンサチップ４０１の筐体に植設されている外部出力端子（図示せず）に接続することにより、ＣＤＳ回路４０５やＡＧＣ回路４０７及びＡ／Ｄ変換回路４０８のゲイン等のばらつきの影響を受けないようにして画素アレイブロック４０２を構成する画素の出力電位を外部に取り出すことができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の画素をマトリックス状に配列して形成される受光面を有する固体撮像装置であって、
前記各画素に含まれる光電変換素子の電位又はこの電位に比例した信号を受光面から外部に伝送する画素出力線に接続されて、前記固体撮像装置の外部に画素出力線の信号を直接取り出す信号送出手段を具備する、
ことを特徴とする固体撮像装置。
【請求項２】
前記信号送出手段は、入力側が前記画素出力線に接続され、出力側が前記固体撮像装置の外部出力端子に接続されるバッファであることを特徴とする請求項１記載の固体撮像装置。
【請求項３】
前記画素出力線は、列方向に配列された複数の画素から出力される前記電位又はこの電位に比例した信号を伝送するように列毎に配列され、前記信号送出手段は前記画素出力線対応で少なくともひとつ以上設けられることを特徴とする請求項１記載の固体撮像装置。
【請求項４】
前記画素出力線は、行方向に配列された複数の画素から出力される前記電位又はこの電位に比例した信号を伝送するように行毎に配列され、前記信号送出手段は前記画素出力線対応で少なくともひとつ以上設けられることを特徴とする請求項１記載の固体撮像装置。
【請求項５】
前記信号送出手段は、前記列毎に配線された画素出力線の左端、右端、中央の画素出力線対応で３個設けられることを特徴とする請求項３記載の固体撮像装置。
【請求項６】
前記信号送出手段は、前記行毎に配線された画素出力線の左端、右端、中央の画素出力線対応で３個設けられることを特徴とする請求項４記載の固体撮像装置。
【請求項７】
前記画素出力線に接続されて画素毎の固定パターンノイズを除去するＣＤＳ回路と、このＣＤＳ回路の出力信号の振幅レベルを一定にする自動利得回路と、この自動利得回路の出力をデジタル信号に変換するＡ／Ｄ変換回路とを具備することを特徴とする請求項１記載の固体撮像装置。
【請求項８】
前記固体撮像装置はＣＭＯＳセンサチップであることを特徴とする請求項１記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、カメラなどに用いられるＣＭＯＳセンサ等の固体撮像素子に係り、特にＸ−Ｙアドレス型の固体撮像装置に関する。
【背景技術】
【０００２】
近年、固体撮像素子はＣＣＤに比べてその駆動パルスが大幅に簡略化することができるＣＭＯＳセンサが用いられるようになっている（例えば特許文献１参照）。図４は、一般的なＣＭＯＳセンサチップの構成を示したブロック図である。ＣＭＯＳセンサチップ１０１は、画素アレイブロック１０２、垂直駆動回路１０３、シャッタ駆動回路１０４、ＣＤＳ（Correlated Double Sampling）回路１０５、水平駆動回路１０６、ＡＧＣ（Auto Gain Controller）回路１０７、Ａ／Ｄ変換回路１０８、タイミングジェネレータ１０９、画素出力線１１０を有している。
【０００３】
画素アレイブロック１０２は、１つまたは複数の光電変換素子を含む画素を２次元状に配列して形成され、更に各画素からの画素出力線や各画素を駆動するための複数の信号配線で構成されている。垂直駆動回路１０３は、画素からの読み出し行を選択するための信号を画素アレイブロック１０２に供給する。シャッタ駆動回路１０４は垂直駆動回路１０３と同じ様に画素を行選択するもので、垂直駆動回路１０３の選択動作の間隔を調節することにより、光電変換素子への露光時間（蓄積時間）を調節することが出来る。
【０００４】
垂直駆動回路１０３で選択された行から読み出された信号は、１列または複数列毎に配置されたＣＤＳ回路１０５に入力される。ＣＤＳ回路１０５は、各画素からリセットレベルと信号レベルを受け取り、両者の差を取ることにより、画素毎の固定パターンノイズを除去する回路である。水平駆動回路１０６は、ＣＤＳ処理され、各列に保存されている信号を順番に選択するもので、選択された列の信号は、後段のＡＧＣ回路１０７に受け渡され、ここで、信号の振幅を一定のレベルにした後、Ａ／Ｄ変換回路１０８でデジタル信号に変換されてセンサチップ外へ出力される。また、上記した各機能ブロックは、タイミングジェネレータ１０９内部で発生された信号により駆動される。
【０００５】
以上のブロック構成はＣＭＯＳセンサの一例であり、Ａ／Ｄ変換回路１０８をチップ内部に持たないもの、各列に持つものや、ＣＤＳ回路を一つだけ持つもの、ＣＤＳブロック、ＡＧＣ回路等、出力系統が多数存在するもの等がある。画素アレイブロック１０２の各画素からＣＤＳ回路１０５への読み出しは、列毎に設けられた画素出力線１１０を介して行われる。
【０００６】
図５は、単位画素の構成と、この単位画素からＣＤＳ回路１０５へと信号を読み出す際の駆動波形及び画素出力線の電位の様子を示した図である。図５（Ａ）に示した単位画素２０１は、光電変換素子２０２と、光電変換素子２０２に蓄積された信号電荷を増幅するトランジスタ２０３と、この光電変換素子２０２の出力電圧を入力部２０４に読み出す転送トランジスタ２０６と、入力部２０４をリセットするリセットトランジスタ２０５と、読み出し行を選択してトランジスタ２０３を画素出力線２０７（図４の画素出力線１１０の１本に相当）に接続する選択トランジスタ２０８から構成される。上記画素出力線２０７には信号を読み出してサンプリングするためのＣＤＳ回路１０５と、画素出力線２０７に一定電流を供給するためのトランジスタ２０９が接続され、このトランジスタ２０９のゲートは、一定電位でバイアスされている。
【０００７】
図５（Ｂ）は、トランジスタ２０６のゲートを駆動する信号波形（転送信号）１００をトランジスタ２０５のゲートを駆動する信号波形（リセット信号）２００を、トランジスタ２０８のゲートを駆動する信号波形（選択信号）３００を、入力部２０４の電位波形  （ＦＤ電位）４００を、画素出力線２０７の電位５００を示している。
【０００８】
まず、選択信号３００がハイレベルになることにより、読み出し行のトランジスタ２０８がオンしてトランジスタ２０３が画素出力線２０７と接続される。次に、リセット信号２００がハイレベルになり、トランジスタ２０５がオンしての入力部２０４が電源線２１０に接続され、電源電圧レベルになってリセットされる。次にリセット信号２００をローレベルにすると、トランジスタ２０５がオフになって電源線２１０から切り離されるが、カップリング容量により、増幅トランジスタ２０３の入力部２０４の電位が若干落ちる。
【０００９】
その後、転送信号１００をハイレベルにしてトランジスタ２０６をオンすることにより、単位画素２０１の光電変換素子２０２に蓄積された信号電荷をトランジスタ２０３の入力部２０４に転送する。これにより信号電荷は、トランジスタ２０３により増幅され、トランジスタ２０８を介して画素出力線２０７に出力される。この信号電荷の転送が終わり、十分時間が経った後、選択信号３００をローレベルにしてトランジスタ２０８をオフすることにより、画素を画素出力線２０７から切り離す。
【００１０】
ここで、画素出力線２０７の電位は、トランジスタ２０３の入力部２０４の電位変動に追従する。ＣＤＳ回路１０５では、図５（Ｂ）の５００で示した波形と点線が交差する辺りのリセットレベル、信号レベルの電位を減算することにより、画素毎の固定パターンノイズの除去を行う。このＣＤＳ回路１０５からの出力は上記の様に、入力部２０４のリセットレベルと画素２０５から出力される信号レベルとの差である。
【特許文献１】特開２０００−１８８７２０号公報  （第３−４頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、チップ１０１の外部で測定されるＣＭＯＳセンサチップ１０１の出力信号は、単位画素２０１の出力信号がＣＤＳ回路１０５、ＡＧＣ回路１０７、Ａ／Ｄ変換回路１０８等の回路を通って出力される。そのため、ＣＭＯＳセンサチップ１０１外で測定される出力信号レベルに対する画素出力は未知であり、リセットレベルと信号レベルの差にゲインが掛かった信号のみであった。したがって、通常、光電変換素子２０２で光から変換された電子数は、出力信号電圧と各部のゲインから計算して求められるが、ＣＤＳ回路１０５、ＡＧＣ回路１０７等のゲイン等が設計値からずれた場合には、上記のように直接画素出力（画素出力線２０７）を測定することができないため、実際の信号電荷量とは異なる計算結果になる恐れがあった。従って、この信号電荷量にもとづいて、例えば画素の階調表現がどの程度か見積もると、誤差が生じる不都合があった。
【００１２】
本発明は前記事情に鑑み案出されたものであって、本発明の目的は、ＣＤＳ回路やＡＧＣ回路及びＡ／Ｄ変換回路のゲイン等のばらつきの影響を受けないようにして画素の出力電位を外部に取り出すようにすることができる固体撮像装置を提供することにある。
【課題を解決するための手段】
【００１３】
本発明は上記目的を達成するため、複数の画素をマトリックス状に配列して形成される受光面を有する固体撮像装置であって、前記各画素に含まれる光電変換素子の電位又はこの電位に比例した信号を受光面から外部に伝送する画素出力線に接続されて、前記固体撮像装置の外部に画素出力線の信号を直接取り出す信号送出手段を具備することを特徴とする。
【００１４】
このように本発明の固体撮像装置では、画素を構成する光電変換素子の電位又はこの電位に比例した信号を受光面から外部に伝送する画素出力線に、バッファなどの信号送出手段を接続し、このバッファを介して光電変換素子の電位又はこの電位に比例した信号（画素の出力電位に同じ）を直接固体撮像装置の外部端子に出力することにより、ＣＤＳ回路やＡＧＣ回路及びＡ／Ｄ変換回路を通さないで光電変換素子の電位又はこの電位に比例した信号を直接チップ外部に取り出すことができる。このため、ＣＤＳ回路やＡＧＣ回路及びＡ／Ｄ変換回路のゲインや特性のばらつきの影響を受けない光電変換素子の電位又はこの電位に比例した信号に基づいて、この光電変換素子で光から変換された電子数を精度良く計算によって求めることができ、固体撮像装置の階調具合などを正確に見積もることができる。
【発明の効果】
【００１５】
本発明によれば、画素を構成する光電変換素子の電位又はこの電位に比例した信号を受光面から外部に伝送する画素出力線からバッファを介して前記光電変換素子の電位又はこの電位に比例した信号を固体撮像装置の外部端子に直接出力することにより、ＣＤＳ回路やＡＧＣ回路及びＡ／Ｄ変換回路のゲイン等のばらつきの影響を受けないようにして画素のリセットレベル、出力レベルの電位を外部に取り出すようにすることができるため、前記直接外部に取り出された前記光電変換素子の電位又はこの電位に比例した信号に基づいて、光電変換素子で光から変換された電子数を精度良く求めることができ、固体撮像装置の階調具合などを正確に見積もることができる。
また、左右、中央それぞれの列（又は行）の画素出力線の電位を前記バッファを介して外部に取り出すようにしておけば、左右、中央それぞれの列の画素から出力されるリセットレベル、出力レベルの信号レベルを測定して比較できるため、シェーディングの原因調査を容易に行うことができると共に、後段の信号処理でシェーディングに対する補正をかける際の正確な情報を得ることができ、精度の高い補正を行うことができる。
また、前記バッファを介して外部に取り出された前記光電変換素子の電位又はこの電位に比例した信号を用いて、画素の特性や不具合など様々な解析を精度よく且つ容易に行うことができ、不具合時の対応、量産時のテストなどを迅速に行うことができる。
【発明を実施するための最良の形態】
【００１６】
ＣＤＳ回路やＡＧＣ回路及びＡ／Ｄ変換回路のゲイン等のばらつきの影響を受けないようにして画素の出力電位を外部に取り出すようにする目的を、画素を構成する光電変換素子の電位又はこの電位に比例した信号を受光面から外部に伝送する画素出力線からバッファなどの信号送出手段を介してチップ外部に直接取り出すことによって実現した。
【実施例１】
【００１７】
図１は、本発明の第１の実施の形態に係る固体撮像装置の構成を示したブロック図である。固体撮像装置（ＣＭＯＳセンサチップ）４０１は、画素アレイブロック４０２、垂直駆動回路４０３、シャッタ駆動回路４０４、ＣＤＳ回路４０５、水平駆動回路４０６、ＡＧＣ回路４０７、Ａ／Ｄ変換回路４０８、タイミングジェネレータ４０９、画素出力線４１０、バッファ４１１を有している。尚、このバッファ４１１の出力側は固体撮像装置４０１の筐体に植設されている出力端子（図示せず）に接続されている。
【００１８】
次に本実施の形態の動作について説明する。垂直駆動回路４０３で選択された行の画素アレイブロック４０２の画素から読み出された信号は、１列または複数列毎に配置されたＣＤＳ回路４０５に画素出力線４１０を通して入力される。画素から読み出された信号はＣＤＳ回路４０５により画素毎の固定パターンノイズが除去される。水平駆動回路４０６は、ＣＤＳ回路４０５によりＣＤＳ処理され、各列に保存されている信号を順番に選択するもので、選択された列の信号がＡＧＣ回路４０７に入力されて所定のレベルになった後、Ａ／Ｄ変換回路４０８でデジタル信号に変換されてセンサチップ外へ出力される。
【００１９】
ここで、本実施の形態では図中右端の列の画素出力線４１０はボルテージフォロア等バッファ４１１に接続され、このバッファ４１１を通して、画素出力線４１０上の画素から読み出された信号がチップ外に出力される。この読み出された信号は図２に示すように単位画素３０１を構成する光電変換素子３０２の出力電圧をトランジスタ３０３で増幅し、トランジスタ３０８を通して画素出力線３０７（図１の画素出力線４１０の１本に相当する）上に出力された電圧になる。
【００２０】
まず、リセット信号２００を一定時間ハイレベルにしてトランジスタ３０５をオンし、オフして入力部３０４をリセットレベルにする。その後、転送信号１００を一定時間ハイレベルにしてトランジスタ３０６をオンした後、オフして十分な時間が経つと、入力部３０４が光電変換素子３０２の出力電圧に対応した信号レベルになる。この一連の画素駆動により変化する、入力部３０４の電位は、バッファ４１１を介して、ＣＭＯＳセンサチップ４０１外に取り出す事が出来る。
【００２１】
本実施の形態によれば、単位画素３０１からの画素出力線３０７（図１の画素出力線４１０の１本に相当する）の電位をバッファ４１１を介して直接チップ外部で測定できるため、ＣＤＳ回路４０５、ＡＧＣ回路４０７、Ａ／Ｄ変換回路４０８のゲインや特性のばらつきの影響を受けずに、画素出力線３０７の電位レベルを測定することができる。これにより、単位画素３０１の信号レベル（光電変換素子３０２の出力電位）の真値を従来よりも確実且つ信頼性高く測定することができるようになり、この測定値より光電変換素子３０２で光を電子に変換する時の電子数を精度良く算出することができ、この電子数からこの固体撮像装置の階調を精度よく見積もることができる。
【００２２】
また、画素出力線４１０の電位レベル、例えばリセットレベルや信号レベルを直接測定することができるため、固体撮像装置の不具合時の対応、量産時のテストを迅速に行うことができる。また、バッファ４１１の出力信号とＣＤＳ回路４０５、ＡＧＣ回路４０７、Ａ／Ｄ変換回路４０８を経てＣＭＯＳセンサチップ４０１外部に出力された信号とを比べることにより、ＣＤＳ回路４０５，ＡＧＣ回路４０７，Ａ／Ｄ変換回路４０８の動作についてもチェックすることができる。
【００２３】
なお、画素アレイブロック４０２はマトリックス状に配列された複数の画素を有しているが、列方向に配列された複数の画素からの出力信号を画素アレイブロック４０２の外部に伝送するように列毎に画素出力線４１０が配線される場合と、行方向に配列された複数の画素からの出力信号を画素アレイブロック４０２の外部に伝送するように行毎に画素出力線４１０が配線される場合とがあるが、バッファ４１１はこれら複数の画素出力線のいずれかひとつに接続されていれば良い。
【実施例２】
【００２４】
図３は、本発明の第２の実施の形態に係る固体撮像装置の構成を示したブロック図である。本実施の形態の固体撮像装置（ＣＭＯＳセンサチップ）５０１は、画素アレイブロック５０２の画素出力線５１１の右端、左端及び中央列の画素出力線に接続される３個のバッファ５１２、５１３、５１４を備え、３本の画素出力線の電位をチップ外に取り出す構成である。他の構成は図１に示した第１の実施の形態と同様で、同様の動作を行う。
【００２５】
ここで、固体撮像装置５０１の画素数が上がり、画素アレイブロック５０２の規模が大きくなると、一様な光を照射したにも拘わらず、画素アレイブロック５０２の左右、中央付近の画素列でそれぞれ出力が異なる現象が生じることがあり、このような現象をシェーディングと称している。シェーディングは、光学的にも電気的にも起こりうる現象で、従来の固体撮像装置の構成ではその原因調査は困難である。
【００２６】
本実施の形態によれば、画素アレイブロック５０２からの左右、中央それぞれの列の画素出力線５１１の電位をチップ外部から直接測定できるようにしておけば、左右、中央それぞれの列の画素から出力されるリセット、信号レベルを測定して比較できるため、シェーディングの原因調査を容易に行うことができると共に、後段の信号処理でシェーディングに対する補正をかける際の情報を得ることができ、精度の高い補正を行うことができる。本実施の形態の他の効果は第１の実施の形態に示した効果と同様である。
【００２７】
尚、本発明は上記実施の形態に限定されることなく、その要旨を逸脱しない範囲において、具体的な構成、機能、作用、効果において、他の種々の形態によっても実施することができる。上記実施の形態では、画素出力線４１０の右端の画素出力線と、画素出力線５１０の左、右端及び中央の画素出力線からそれらの信号電位をチップ外に取り出す構成であったが、信号電位を取り出す画素出力線は上記構成に限らず、任意の１本以上の画素出力線の電位を外部に取り出しても同様の効果がある。信号電位を取り出す画素出力線（２本以上）が多いほど、例えばシェーディングに対するより多くの情報を得ることができると共に、チップに不具合があった場合の解析情報を多く取れ、補正や解析を詳細に行うことができる。しかし、信号電位を取り出す画素出力線が多くなればなるほど、バッファの数や外部出力端子の数が多くなってチップの回路規模が大きくなってしまうため、適切な数があることはいうまでもない。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１の実施の形態に係る固体撮像装置の構成を示したブロック図である。
【図２】図１に示した画素アレイブロックを構成する単位画素の詳細構成を示した回路図である。
【図３】本発明の第２の実施の形態に係る固体撮像装置の構成を示したブロック図である。
【図４】従来のＣＭＯＳセンサチップの構成を示したブロック図である。
【図５】従来の単位画素の構成と、この単位画素で生起する電位及び信号波形を示した図である。
【符号の説明】
【００２９】
３０１……単位画素、３０２……光電変換素子、３０３、３０５、３０６、３０８……トランジスタ、３０４……入力部、３０７、４１０、５１１……画素出力線、４０１、５０１……固体撮像装置（ＣＭＯＳセンサチップ）、４０２、５０２……画素アレイブロック、４０３……垂直駆動回路、４０４……シャッタ駆動回路、４０５……ＣＤＳ回路、４０６……水平駆動回路、４０７……ＡＧＣ回路、４０８……Ａ／Ｄ変換回路、４０９……タイミングジェネレータ、４１１、５１２、５１３、５１４……バッファ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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