(57)【要約】  【課題】論理セルの特性を予測し易くすることができる半導体集積回路を提供する。  【解決手段】回路の基本単位となる論理セル１０のそれぞれにスイッチ回路３０が設けられており、論理セルの論理回路部２０への電源供給は、このスイッチ回路３０によってセルごとにオンオフされる。そのため、論理回路部２０とスイッチ回路３０とを接続する仮想電源ラインＶＡの電位は、主として同一セル内の論理回路部２０の動作状態に応じて変動し、他の論理セルの動作状態の影響を受け難くなる。これにより、複数の論理セルの動作状態が複雑に影響しあって生じる仮想電源ラインの電位変動を防ぐことができ、論理セルごとに正確な遅延特性を見積もることが可能になる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
回路の基本単位となる所定の回路セルが半導体基板上に複数配列された半導体集積回路であって、
上記回路セルは、
電源電圧の供給を受けて動作する回路部と、
上記回路部に電源電圧を供給するための配線上に挿入されたスイッチ回路と、
を有する、
半導体集積回路。
【請求項２】
上記スイッチ回路から上記回路部へ電源電圧を供給するための第１の配線であって、上記回路セルごとに電気的に分離された第１の配線を有する、
請求項１に記載の半導体集積回路。
【請求項３】
上記スイッチ回路から上記回路部へ電源電圧を供給するための第１の配線と、
上記第１の配線より上の配線層に形成された第２の配線であって、複数の回路セルに供給される共通の電源電圧が印加される第２の配線と、を有する、
請求項１に記載の半導体集積回路。
【請求項４】
上記スイッチ回路は、ゲート絶縁型の電界効果トランジスタを含んでおり、
複数の回路セルの領域をまたがって直線状に形成され、該複数の回路セルにそれぞれ含まれる上記電界効果トランジスタによって共有されるゲート電極を有する、
請求項１に記載の半導体集積回路。
【請求項５】
上記複数の回路セルに供給される共通の電源電圧が印加される配線であって、上記ゲート電極より上の配線層に該ゲート電極と平行な方向に伸びて形成される配線を有する、
請求項４に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路の基本単位となる所定の回路セルが半導体基板上に複数配列された半導体集積回路に係り、例えば、複数の論理セルの配列により構成されたゲートアレイなどの半導体集積回路に関するものである。
【背景技術】
【０００２】
低消費電力化や加工寸法の微細化に対応するため、半導体集積回路の電源電圧は年々低下している。電源電圧の低下により信号振幅が小さくなると、トランジスタのしきい電圧が信号振幅に対して相対的に高くなるため、トランジスタのオン電流が減少し、遅延が増大する。そのため、トランジスタのしきい電圧も電源電圧に応じて低下させる必要がある。しかしながら、トランジスタのしきい電圧を低下させると、オフ状態におけるリーク電流が増えるため、低消費電力化が阻害されるという不利益も生じる。
【０００３】
このようなリーク電流の増大を防止する技術として、例えば下記の特許文献１に記載されるように、高しきい電圧のトランジスタを使ってリーク電流を遮断するＭＴＣＭＯＳ（multi-threshold complementary metal oxide semiconductor）と称される回路技術が知られている。
【０００４】
図１１は、ＭＴＣＭＯＳ型のゲートアレイの構成例を示す回路図である。
【０００５】
図１１において、論理セル４，５は、ゲートアレイの基本構成要素となる論理回路であり、仮想電源ラインＶＡおよびＶＢから電源電圧の供給を受けて動作する。
【０００６】
ｎ型ＭＯＳトランジスタ１およびｐ型ＭＯＳトランジスタ２は、論理セル４，５において用いられるトランジスタより高いしきい電圧を有するトランジスタである。
ｎ型ＭＯＳトランジスタ１は、仮想電源ラインＶＡと電源ラインＶＤＤとの間に接続されており、制御信号Ｓｐｗに応じてオンオフする。
ｐ型ＭＯＳトランジスタは、仮想電源ラインＶＢと電源ラインＶＳＳとの間に接続されており、制御信号Ｓｐｗの論理反転信号ｘＳｐｗに応じてオンオフする。
【０００７】
図１２は、論理セル４，５の構成例を示す回路図である。この図に示すように、ゲートアレイの論理セルとしては、例えばＮＯＴ回路やＮＡＮＤ回路などがある。
【０００８】
図１２（Ａ）に示すＮＯＴ回路の論理セル４は、仮想電源ラインＶＡと信号出力ラインとの間に接続されたｎ型ＭＯＳトランジスタ６、ならびに、該信号出力ラインと仮想電源ラインＶＢとの間に接続されたｐ型ＭＯＳトランジスタ７を有する。ｎ型ＭＯＳトランジスタ６およびｐ型ＭＯＳトランジスタ７のゲートは、信号入力ラインに共通接続される。
【０００９】
図１２（Ｂ）に示す２入力ＮＡＮＤ回路の論理セル５は、仮想電源ラインＶＡと信号出力ラインとの間で直列に接続されたｎ型ＭＯＳトランジスタ８および９、ならびに、該信号出力ラインと仮想電源ラインＶＢとの間で並列に接続されたｐ型ＭＯＳトランジスタ１０および１１を有する。ｎ型ＭＯＳトランジスタ８およびｐ型ＭＯＳトランジスタ１１のゲートは、第１の信号入力ラインに共通接続さる。ｎ型ＭＯＳトランジスタ９およびｐ型ＭＯＳトランジスタ１０のゲートは、第２の信号入力ラインに共通接続される。
【００１０】
図１３および図１４は、図１２に示す論理セル４，５の構造例を示す平面図である。図１３は第２配線層より下層の構造を示し、図１４は第１配線層より下層の構造を示す。
【００１１】
第２層には、互いに平行な方向へ伸びる配線Ｗ２１およびＷ２２が形成される。配線Ｗ２１は仮想電源ラインＶＡに相当し、配線Ｗ２２は仮想電源ラインＶＢに相当する。
【００１２】
この配線Ｗ２１およびＷ２２に挟まれた半導体基板上の領域には、配線Ｗ２１に近い側に活性領域Ｄ１１およびＤ１３が形成され、配線Ｗ２２に近い側に活性領域Ｄ１２およびＤ１３が形成される。
【００１３】
活性領域Ｄ１１にはｎ型ＭＯＳトランジスタ６、活性領域Ｄ１２にはｐ型ＭＯＳトランジスタ７が形成される。この２つのトランジスタは、配線Ｗ２１およびＷ２２に対して垂直な方向に伸びるゲート電極Ｇ１１を共有する。
ゲート電極Ｇ１１は、コンタクトＣ４を介して第１層の配線Ｗ１３に接続される。この配線Ｗ１３は、論理セル４の信号入力ラインにつながる。
【００１４】
ｎ型ＭＯＳトランジスタ６のソースは、コンタクトＣ３、第１層の配線Ｗ１１、およびコンタクトＣ１を介して、第２層の配線Ｗ２１（仮想電源ラインＶＡ）に接続される。また、そのドレインは、コンタクトＣ２、第１層の配線Ｗ１２、およびコンタクトＣ５を介して、ｐ型ＭＯＳトランジスタ７のドレインに接続される。この配線Ｗ１２は、論理セル４の信号出力ラインにつながる。
ｐ型ＭＯＳトランジスタ８のソースは、コンタクトＣ６、第１層の配線Ｗ１４、およびコンタクトＣ７を介して、第２の配線Ｗ２２（仮想電源ラインＶＢ）に接続される。
【００１５】
活性領域Ｄ１３には、ｎ型ＭＯＳトランジスタ８および９が直列に形成され、活性領域Ｄ１４には、ｐ型ＭＯＳトランジスタ１０および１１が並列に形成される。また、ｎ型ＭＯＳトランジスタ８およびｐ型ＭＯＳトランジスタ１１はゲート電極Ｇ１２を共有し、ｎ型ＭＯＳトランジスタ９およびｐ型ＭＯＳトランジスタ１０はゲート電極Ｇ１３を共有する。このゲート電極Ｇ１２およびＧ１３は、配線Ｗ２１およびＷ２２に対して垂直方向に伸びて形成される。
ゲート電極Ｇ１２は、コンタクトＣ１１を介して第１層の配線Ｗ１６に接続される。この配線Ｗ１６は、論理セル５の第１の信号入力ラインにつながる。
ゲート電極Ｇ１３は、コンタクトＣ１２を介して第１層の配線Ｗ１７に接続される。この配線Ｗ１７は、論理セル５の第２の信号入力ラインにつながる。
【００１６】
ｎ型ＭＯＳトランジスタ８のソースは、コンタクトＣ９、第１層の配線Ｗ１５、コンタクトＣ８を介して、第２層の配線Ｗ２１（仮想電源ラインＶＡ）に接続される。また、そのドレインは、共通の活性領域を介してｎ型ＭＯＳトランジスタ９のソースと接続される。
ｎ型ＭＯＳトランジスタ９のドレインは、コンタクトＣ１０を介して、第１層の配線Ｗ１８に接続される。この配線Ｗ１８は、論理セル５の信号出力ラインにつながる。
ｐ型ＭＯＳトランジスタ１０のドレインは、コンタクトＣ１５を介して配線Ｗ１８に接続され、ｐ型ＭＯＳトランジスタ１１のドレインは、コンタクトＣ１３を介して配線Ｗ１８と接続される。またｐ型ＭＯＳトランジスタ１０および１１のソースは、共通の活性領域を介して接続されており、更にコンタクトＣ１４、第１層の配線Ｗ１９、コンタクトＣ１６を介して、第２層の配線Ｗ２２（仮想電源ラインＶＢ）に接続される。
【００１７】
このような構成、構造を有する従来のゲートアレイによると、制御信号Ｓｐｗがハイレベルの場合、ｎ型ＭＯＳトランジスタ１およびｐ型ＭＯＳトランジスタ２が共に導通し、仮想電源ライン（ＶＡ，ＶＢ）が電源ライン（ＶＤＤ，ＶＳＳ）と接続される。そのため、論理セル４，５は、電源ラインから電源電圧の供給を受けて動作する。
【００１８】
一方、制御信号Ｓｐｗがローレベルの場合、ｎ型ＭＯＳトランジスタ１およびｐ型ＭＯＳトランジスタ２が共に遮断するため、論理セル４，５は電源の供給を遮断されて、その動作を停止する。この場合、ｎ型ＭＯＳトランジスタ１およびｐ型ＭＯＳトランジスタ２は高しきい電圧のトランジスタであるため、リーク電流が微小に抑えられる。
【００１９】
したがって、例えば特定の機能を果たす回路ブロックごとに上述した高しきい電圧トランジスタによるスイッチ回路を設けて、未使用の回路ブロックへの電源の供給を停止させることにより、無駄なリーク電流を大幅に減らすことが可能になる。
【特許文献１】特許第３３０７８６６号明細書
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかしながら、複数の論理セルを含んだ回路ブロックに上述のようなトランジスタのスイッチ回路を設けた場合、図１５に示すように、回路ブロック内の各論理セルの動作状況に応じて仮想電源ラインの電位に変動が生じる。
【００２１】
図１５は、仮想電源ラインの変動の様子を図解した図であり、縦軸は電圧、横軸は時間を示す。例えば図１１に示す回路において、仮想電源ラインＶＡは曲線Ｃ１，Ｃ２、仮想電源ラインＶＢは曲線Ｃ３に示すように変動する。
【００２２】
このような変動が起こると、シミュレーション等により予め算出した遅延特性が実際に作成したデバイスの特性と大きく異なってしまう。そのため、設計の変更が必要になって開発期間が長期化したり、製品の歩留まりが低下するなどの不利益を生じる。
また、集積回路の微細化が進んで電源電圧が低下すると、電源電圧としきい電圧との差が小さくなるため、このような電圧変動が遅延特性に与える影響はより深刻なものとなる。
【００２３】
本発明はかかる事情に鑑みてなされたものであり、その目的は、回路セルの特性を予測し易くすることができる半導体集積回路を提供することにある。
【課題を解決するための手段】
【００２４】
本発明は、回路の基本単位となる所定の回路セルが半導体基板上に複数配列された半導体集積回路であって、上記回路セルは、電源電圧の供給を受けて動作する回路部と、上記回路部に電源電圧を供給するための配線上に挿入されたスイッチ回路とを有する。
【００２５】
本発明によると、回路の基本単位となる回路セルのそれぞれにスイッチ回路が設けられており、上記回路部への電源電圧の供給が上記スイッチ回路においてオンオフされる。
そのため、上記回路部に供給される電源電圧は、主として該回路部の動作状態に応じて変動し、他の回路セルの動作状態の影響を受け難くなる。したがって、回路セル単体の特性が予測し易くなる。
【００２６】
また、本発明は、上記スイッチ回路から上記回路部へ電源電圧を供給するための第１の配線であって、上記回路セルごとに電気的に分離された第１の配線を有しても良い。
これにより、上記回路部は同一の回路セル内のスイッチ回路と直接接続され、他の回路セルとは該スイッチ回路を介して間接的に接続される。したがって、上記回路部に供給される電源電圧は、他の回路セルの影響を受け難くなる。
【００２７】
また、本発明は、上記スイッチ回路から上記回路部へ電源電圧を供給するための第１の配線と、上記第１の配線より上の配線層に形成された第２の配線であって、複数の回路セルに供給される共通の電源電圧が印加される第２の配線とを有しても良い。
このように、複数の回路セルに共通の電源電圧を供給する第２の配線が、個々の回路セルに電源電圧を供給する第１の配線より上の配線層に形成されるため、配線パターンの設計が容易になる。
【００２８】
また、上記スイッチ回路は、ゲート絶縁型の電界効果トランジスタを含んでも良い。
この場合、上記電界効果トランジスタのゲート電極として、複数の回路セルの領域をまたがって直線状に形成され、該複数の回路セルにそれぞれ含まれる電界効果トランジスタによって共有されるゲート電極を有しても良い。
また、この場合、上記複数の回路セルに供給される共通の電源電圧が印加される配線であって、上記ゲート電極より上の配線層に該ゲート電極と平行な方向に伸びて形成される配線を有しても良い。
【発明の効果】
【００２９】
本発明によれば、リーク電流を遮断するスイッチ回路を設けていながら、各回路セルの回路部に供給される電源電圧が他の回路セルの動作状態の影響を受け難くなり、回路セル単体の特性を予測し易くすることができる。
【発明を実施するための最良の形態】
【００３０】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る半導体集積回路の論理セル１０の構成例を示す回路図である。
【００３１】
図１に例示する論理セル１０は、論理回路部２０およびｎ型ＭＯＳトランジスタ３０を有する。
論理セル１０は、本発明の回路セルの一実施形態である。
論理回路部２０は、本発明の回路部の一実施形態である。
ｎ型ＭＯＳトランジスタ３０は、本発明のスイッチ回路の一実施形態である。
【００３２】
論理回路部２０は、例えばＮＯＴ回路やＮＡＮＤ回路、ＮＯＲ回路など、半導体集積回路の基本単位となる回路セルであり、電源電圧ラインＶＤＤおよびＶＳＳから電源電圧の供給を受けて動作する。
【００３３】
ｎ型ＭＯＳトランジスタ３０は、電源電圧ラインＶＳＳと論理回路部２０とを接続する配線上に挿入されており、ゲートに供給される制御信号Ｓｐｗに応じてオンオフするスイッチ回路として動作する。
制御信号Ｓｐｗに応じてｎ型ＭＯＳトランジスタ３０がオンオフすると、論理回路部２０への電源供給がオンオフする。
【００３４】
このように、本実施形態に係る半導体集積回路は、論理セルごとにスイッチ回路を有しており、このスイッチ回路によって論理セル内の論理回路部への電源供給が制御される。
以下では、この論理セルの更に詳細な構成および構造について述べる。
【００３５】
図２は、本実施形態に係る論理セルの構成の一例を示す回路図である。
図２に例示する論理セル１１は、ｐ型ＭＯＳトランジスタ２０１およびｎ型ＭＯＳトランジスタ２０２，３１を有する。
ｐ型ＭＯＳトランジスタ２０１およびｎ型ＭＯＳトランジスタ２０２を含む回路は上述の論理回路部に相当し、ＮＯＴ回路を構成する。ｎ型ＭＯＳトランジスタ３１は、このＮＯＴ回路への電源供給をオンオフするスイッチ回路に相当する。
【００３６】
ｐ型ＭＯＳトランジスタ２０１は電源ラインＶＤＤと信号出力ラインとの間に接続され、ｎ型ＭＯＳトランジスタ２０２は該信号出力ラインと仮想電源ラインＶＡ１との間に接続される。ｐ型ＭＯＳトランジスタ２０１およびｎ型ＭＯＳトランジスタ２０２のゲートは、信号入力ラインに共通接続される。
ｎ型ＭＯＳトランジスタ３１は、ｐ型ＭＯＳトランジスタ２０１およびｎ型ＭＯＳトランジスタ２０２より高しきい電圧のトランジスタであり、仮想電源ラインＶＡ１と電源ラインＶＳＳとの間に接続される。ｎ型ＭＯＳトランジスタ３１は、ゲートに入力される制御信号Ｓｐｗに応じてオンオフする。
【００３７】
図３は、本実施形態に係る論理セルの他の構成例を示す回路図である。
図３に例示する論理セル１１は、ｐ型ＭＯＳトランジスタ２０３，２０４およびｎ型ＭＯＳトランジスタ２０５，２０６，３２を有する。
ｐ型ＭＯＳトランジスタ２０３，２０４およびｎ型ＭＯＳトランジスタ２０５，２０６を含む回路は上述の論理回路部に相当し、２入力のＮＡＮＤ回路を構成する。ｎ型ＭＯＳトランジスタ３２は、この２入力ＮＡＮＤ回路への電源供給をオンオフするスイッチ回路に相当する。
【００３８】
ｐ型ＭＯＳトランジスタ２０３および２０４は、電源ラインＶＤＤと信号出力ラインとの間に並列に接続されており、ｎ型ＭＯＳトランジスタ２０５および２０６は、該信号出力ラインと仮想電源ラインＶＡ２との間に直列に接続される。ｐ型ＭＯＳトランジスタ２０３およびｎ型ＭＯＳトランジスタ２０６のゲートは、第１の信号入力ラインに共通接続され、ｐ型ＭＯＳトランジスタ２０４およびｎ型ＭＯＳトランジスタ２０５のゲートは、第２の信号入力ラインに共通接続される。
ｎ型ＭＯＳトランジスタ３２は、ｐ型ＭＯＳトランジスタ２０３，２０４およびｎ型ＭＯＳトランジスタ２０５，２０６より高しきい電圧のトランジスタであり、仮想電源ラインＶＡ２と電源ラインＶＳＳとの間に接続される。ｎ型ＭＯＳトランジスタ３２は、ゲートに入力される制御信号Ｓｐｗに応じてオンオフする。
【００３９】
図４および図５は、図２および図３に示す論理セル１１，１２の構造例を示す平面図である。図４は第２配線層より下層の構造を示し、図５は第１配線層より下層の構造を示す。
【００４０】
第２層には、互いに平行な方向へ伸びる配線Ｗ２０１およびＷ２０２が形成される。配線Ｗ２０１は電源ラインＶＳＳに相当し、配線Ｗ２０２は電源ラインＶＤＤに相当する。
【００４１】
この配線Ｗ２０１およびＷ２０２に挟まれた半導体基板上の領域には、配線Ｗ２０１に近い側に活性領域Ｄ１およびＤ２が形成され、配線Ｗ２０２に近い側に活性領域Ｄ４およびＤ６が形成される。活性領域Ｄ１およびＤ４の間には活性領域Ｄ３が形成され、活性領域Ｄ２およびＤ６の間には活性領域Ｄ５が形成される。
３つの活性領域Ｄ１，Ｄ３，Ｄ４は、論理セル１１の回路形成領域に含まれており、配線Ｗ２０１およびＷ２０２に対し垂直な方向へ１列に並んで形成される。
３つの活性領域Ｄ２，Ｄ５，Ｄ６は、論理セル１２の回路形成領域に含まれており、配線Ｗ２０１およびＷ２０２に対し垂直な方向へ１列に並んで形成される。
【００４２】
活性領域Ｄ３にはｎ型ＭＯＳトランジスタ２０２、活性領域Ｄ４にはｐ型ＭＯＳトランジスタ２０１が形成される。この２つのトランジスタは、配線Ｗ２０１およびＷ２０２に対して垂直な方向に伸びるゲート電極Ｇ２を共有する。
ゲート電極Ｇ２は、コンタクトＣ１１１を介して第１層の配線Ｗ１０３に接続される。この配線Ｗ１０３は、論理セル１１の信号入力ラインにつながる。
【００４３】
ｎ型ＭＯＳトランジスタ２０２のドレインは、コンタクトＣ１１０、第１層の配線Ｗ１０５、およびコンタクトＣ１１２を介して、ｐ型ＭＯＳトランジスタ２０１のドレインに接続される。この配線Ｗ１０５は、論理セル１１の信号出力ラインにつながる。
ｐ型ＭＯＳトランジスタ２０１のソースは、コンタクトＣ１１３、第１層の配線Ｗ１０４、およびコンタクトＣ２０５を介して、配線Ｗ２０２（電源ラインＶＤＤ）に接続される。
【００４４】
活性領域Ｄ１には、ｎ型ＭＯＳトランジスタ３１が形成される。
ｎ型ＭＯＳトランジスタ３１のゲート電極Ｇ１は、配線Ｗ２０１およびＷ２０２に対し平行に伸びて形成される。
ｎ型ＭＯＳトランジスタ３１のドレインは、コンタクトＣ１０２、第１層の配線Ｗ１０１（仮想電源ラインＶＡ１）、およびコンタクトＣ１０９を介して、ｎ型ＭＯＳトランジスタ２０２のソースに接続される。また、ｎ型ＭＯＳトランジスタ３１のソースは、コンタクトＣ１０１、第１層の配線、およびコンタクトＣ２０１を介して、配線Ｗ２０１（電源ラインＶＳＳ）に接続される。
【００４５】
活性領域Ｄ５には、ｎ型ＭＯＳトランジスタ２０５および２０６が直列に形成され、活性領域Ｄ６には、ｐ型ＭＯＳトランジスタ２０３および２０４が並列に形成される。また、ｎ型ＭＯＳトランジスタ２０６およびｐ型ＭＯＳトランジスタ２０３はゲート電極Ｇ３を共有し、ｎ型ＭＯＳトランジスタ２０５およびｐ型ＭＯＳトランジスタ２０４はゲート電極Ｇ４を共有する。このゲート電極Ｇ３およびＧ４は、配線Ｗ２０１およびＷ２０２に対し垂直方向に伸びて形成される。
ゲート電極Ｇ３は、コンタクトＣ１１６を介して第１層の配線Ｗ１０６に接続される。この配線Ｗ１０６は、論理セル１２の第１の信号入力ラインにつながる。
ゲート電極Ｇ４は、コンタクトＣ１１７を介して第１層の配線Ｗ１０８に接続される。この配線Ｗ１０８は、論理セル１２の第２の信号入力ラインにつながる。
【００４６】
ｎ型ＭＯＳトランジスタ２０５のソースは、共通の活性領域を介してｎ型ＭＯＳトランジスタ２０６のドレインと接続される。またｎ型ＭＯＳトランジスタ２０５のドレインは、コンタクトＣ１１５を介して、第１層の配線Ｗ１０７に接続される。この配線Ｗ１０７は、論理セル１２の信号出力ラインにつながる。
ｐ型ＭＯＳトランジスタ２０３のドレインは、コンタクトＣ１１８を介して配線Ｗ１０７に接続され、ｐ型ＭＯＳトランジスタ２０４のドレインは、コンタクトＣ１２０を介して配線Ｗ１０７と接続される。またｐ型ＭＯＳトランジスタ２０３および２０４のソースは、共通の活性領域を介して接続されており、更にコンタクトＣ１１９、第１層の配線Ｗ１０９、およびコンタクトＣ２０６を介して、第２層の配線Ｗ２０２（電源ラインＶＤＤ）に接続される。
【００４７】
活性領域Ｄ２には、ｎ型ＭＯＳトランジスタ３１とゲート電極Ｇ１を共有するｎ型ＭＯＳトランジスタ３２が形成される。
ｎ型ＭＯＳトランジスタ３２のドレインは、コンタクトＣ１０６〜Ｃ１０８、第１層の配線Ｗ１０２（仮想電源ラインＶＡ２）、およびコンタクトＣ１１４を介して、ｎ型ＭＯＳトランジスタ２０６のソースに接続される。また、ｎ型ＭＯＳトランジスタ３２のソースは、コンタクトＣ１０３〜Ｃ１０５、第１層の配線、コンタクトＣ２０２〜Ｃ２０４を介して、配線Ｗ２０１（電源ラインＶＳＳ）に接続される。
【００４８】
以上述べた論理セルを有する半導体集積回路によると、回路の基本単位となる論理セルのそれぞれにスイッチ回路としてのトランジスタが設けられており、論理セルの論理回路部への電源供給は、このスイッチ回路によってセルごとにオンオフされる。
例えば図２，図３に示す論理セルにおいて制御信号Ｓｐｗがハイレベルに設定された場合、ｎ型ＭＯＳトランジスタ３１，３２が導通し、仮想電源ラインＶＡ１，ＶＡ２と電源ラインＶＳＳとがそれぞれ接続されるため、論理セル１１のＮＯＴ回路および論理セル１２のＮＡＮＤ回路は電源供給を受けて動作する。一方、制御信号Ｓｐｗがローレベルに設定された場合、ｎ型ＭＯＳトランジスタ３１，３２が遮断するため、論理セル１１のＮＯＴ回路および論理セル１２のＮＡＮＤ回路は電源供給をそれぞれ遮断されて、その動作を停止する。
【００４９】
このように、各論理セルの論理回路部への電源供給がそれぞれのセル内に設けたスイッチ回路によって個別にオンオフされるため、論理回路部とスイッチ回路とを接続する仮想電源ライン（ＶＡ１，ＶＡ２）の電位は、主として同一セル内の論理回路部の動作状態に応じて変動し、他の論理セルの動作状態の影響を受け難くなる。すなわち、図１１に示す従来の半導体集積回路のように、複数の論理セルの動作状態が複雑に影響しあって生じる仮想電源ラインの電位変動を防ぐことができる。
したがって、それぞれの論理セルの回路特性（遅延時間等）を、シミュレーション等により正確に見積もることが可能になり、この論理セルを組み合わせて大規模な回路を構成した場合でも、当初の見積もり通りの特性で回路を動作させることが可能になる。そのため、設計の変更による手戻りを減らして開発期間の短縮化を図ることが可能になる。また、回路の特性を予測し易くなることから、不測の動作状態による不良の発生が減り、製品の歩留まりを高めることが可能になる。
【００５０】
一般に、スタンダードセルを扱う半導体集積回路の設計ツールでは、セル単位で遅延時間、消費電流等の特性を定めた上で、これを基に回路の自動設計が行われる。そのため、上述の実施形態のように各スタンダードセルにスイッチ回路を設ければ、各スタンダードセルの回路特性を正確に定めることが可能になるため、こうした設計ツールを用いて精度よく所望の特性の回路を設計することが可能になる。
【００５１】
また、複数の論理セルに対してまとめてスイッチ回路を設ける従来の半導体集積回路に比べて、論理回路部と電源ラインとの配線距離を一律に短くすることができるため、仮想電源ラインの電位変動を小さくすることができる。
【００５２】
しかも、各論理セルにスイッチ回路が含まれていると、スイッチ回路の物理的位置が予め決まるため、複数の論理セルにまとめてスイッチ回路を挿入する従来の半導体集積回路に比べて、レイアウトや配線パターンの設計が容易になる。
【００５３】
また、図４および図５に示す構造によると、各論理セルにおいてスイッチ回路から論理回路部へ電源電圧を供給するための仮想電源ライン（Ｗ１０１、Ｗ１０２）が、論理セルごとに電気的に分離されている。
そのため、各論理セルの論理回路部は同一セル内のスイッチ回路と直接接続され、他の回路セルとは該スイッチ回路を介して間接的に接続される。したがって、仮想電源ラインの電位は、他の回路セルの影響を一層受け難くなり、不要な電位変動を防ぐことができるとともに、論理セルの回路特性の正確な予測が可能になる。
【００５４】
更に、図４および図５に示す構造によると、スイッチ回路から論理回路部へ電源電圧を供給するための仮想電源ライン（Ｗ１０１、Ｗ１０２）に対して、複数の論理セルに共通の電源電圧を供給するための電源ライン（Ｗ２０１、Ｗ２０２）がその上層（半導体基板の表面より離れる方向を上とした場合の上層）に形成されている。
これにより、半導体基板の表面に近い論理回路部に対して個別に接続される仮想電源ラインと、多数の論理セルに対してまとめて接続される電源ラインとが同一配線層内で交錯しなくなるため、配線パターンの設計が容易になる。
【００５５】
また、図４および図５に示す構造によると、スイッチ回路を構成するＭＯＳトランジスタのゲート電極Ｇ１が、複数の論理セルの領域をまたがって直線状に形成されており、この複数の論理セルにそれぞれ含まれるＭＯＳトランジスタによって共有されている。
このように、共通のゲート電極を用いて、複数の論理セルのスイッチ回路に共通の制御信号Ｓｐｗを供給する構造を持つため、配線層の配線を使って各論理セルに信号を伝送する構造に比べて、配線層の配線数を減らすことが可能になるため、配線パターンの設計が容易になる。
【００５６】
その上、図４に示す構造によると、電源ラインＶＳＳの配線（Ｗ２０１）がゲート電極Ｇ１より上の配線層においてゲート電極Ｇ１と平行な方向に伸びて形成される。そのため、このゲート電極Ｇ１を共有するＭＯＳトランジスタ（３１、３２）と電源ラインＶＳＳとの接続配線を一律に短くすることが可能になり、回路面積のコンパクト化を図ることができる。
【００５７】
＜第２の実施形態＞
次に、本発明の第２の実施形態について述べる。
第２の実施形態は、上述した第１の実施形態と比較して、仮想電源ラインの構造に違いを有する。
【００５８】
図６および図７は、本実施形態に係る論理セル１１，１２の構造例を示す平面図である。図６は第２配線層より下層の構造を示し、図７は第１配線層より下層の構造を示す。なお、図４および図５と図６および図７とにおける同一の符号は同一の構成要素を示す。
【００５９】
図４および図５に示す論理セルと図６および図７に示す論理セルとの違いは、ｎ型ＭＯＳトランジスタ３１および３２を介して電源ラインＶＳＳに接続される仮想電源ラインの構造にある。
すなわち、図４および図５に示す論理セルでは、セルごとに仮想電源ラインが別の配線（Ｗ１０１、Ｗ１０２）に分離されているのに対して、図６および図７に示す論理セルでは、仮想電源ラインが共通の配線Ｗ１１０にまとめられている。
【００６０】
そのため、本実施形態に係る半導体集積回路によれば、第１の実施形態と比較して、複数の論理セルの動作状態が仮想電源ラインの電位に影響を与え易くなる。しかしながら、論理セルごとに電源ラインと論理回路部とを接続するスイッチ回路が設けられているため、複数の論理セルにまとめてスイッチ回路を設ける従来の半導体集積回路に比べて、電源ラインと論理回路部との配線距離が一律に短くなり、仮想電源ラインの電位変動を小さくすることができる。
【００６１】
＜第３の実施形態＞
次に、本発明の第３の実施形態について述べる。
第２の実施形態は、上述した第１の実施形態と比較して、電源ラインの配線層に違いを有する。また、論理セルの一例として、３入力のＮＯＲ回路を有する論理セルを設けている。
【００６２】
図８は、本実施形態に係る論理セル１３の構成の一例を示す図である。
図８に例示する論理セル１３は、ｐ型ＭＯＳトランジスタ２０７〜２０９およびｎ型ＭＯＳトランジスタ２１０〜２１２，３３を有する。
ｐ型ＭＯＳトランジスタ２０７〜２０９およびｎ型ＭＯＳトランジスタ２１０〜２１２を含む回路は上述の論理回路部に相当し、３入力のＮＯＲ回路を構成する。ｎ型ＭＯＳトランジスタ３３は、この３入力ＮＯＲ回路への電源供給をオンオフするスイッチ回路に相当する。
【００６３】
ｐ型ＭＯＳトランジスタ２０７〜２０９は電源ラインＶＤＤと信号出力ラインとの間に直列に接続され、ｎ型ＭＯＳトランジスタ２１０〜２１２は該信号出力ラインと仮想電源ラインＶＡ３との間に並列に接続される。ｐ型ＭＯＳトランジスタ２０７およびｎ型ＭＯＳトランジスタ２１２のゲートは、第１の信号入力ラインに共通接続される。ｐ型ＭＯＳトランジスタ２０８およびｎ型ＭＯＳトランジスタ２１１のゲートは、第２の信号入力ラインに共通接続される。ｐ型ＭＯＳトランジスタ２０９およびｎ型ＭＯＳトランジスタ２１０のゲートは、第３の信号入力ラインに共通接続される。
ｎ型ＭＯＳトランジスタ３３は、ｐ型ＭＯＳトランジスタ２０７〜２０９およびｎ型ＭＯＳトランジスタ２１０〜２１２より高しきい電圧のトランジスタであり、仮想電源ラインＶＡ３と電源ラインＶＳＳとの間に接続される。ｎ型ＭＯＳトランジスタ３３は、ゲートに入力される制御信号Ｓｐｗに応じてオンオフする。
【００６４】
図９および図１０は、本実施形態に係る論理セル１１〜１３の構造例を示す平面図である。図９は第２配線層より下層の構造を示し、図１０は第１配線層より下層の構造を示す。ただし、図４および図５と図９および図１０の同一符号は同一の構成要素を示す。
【００６５】
以下では、この図９および図１０を参照しながら本実施形態に係る論理セルの構造を説明するが、論理セル１１および１２の構造については電源ライン（ＶＳＳ、ＶＤＤ）につながる部分を除いて既に述べた図４および図５と同じであるため、その同一部分の説明は割愛する。
【００６６】
配線Ｗ２０１およびＷ２０２に挟まれた半導体基板上の領域には、配線Ｗ２０１に近い側に活性領域Ｄ７が形成され、配線Ｗ２０２に近い側に活性領域Ｄ９が形成される。活性領域Ｄ７およびＤ９の間には活性領域Ｄ８が形成される。
３つの活性領域Ｄ７，Ｄ８，Ｄ９は、論理セル１３の回路形成領域に含まれており、配線Ｗ２０１およびＷ２０２に対し垂直な方向へ１列に並んで形成される。
【００６７】
活性領域Ｄ８には、ｎ型ＭＯＳトランジスタ２１０〜２１２が並列に形成され、活性領域Ｄ９には、ｐ型ＭＯＳトランジスタ２０７〜２０９が直列に形成される。また、ｎ型ＭＯＳトランジスタ２１２およびｐ型ＭＯＳトランジスタ２０７はゲート電極Ｇ５を共有し、ｎ型ＭＯＳトランジスタ２１１およびｐ型ＭＯＳトランジスタ２０８はゲート電極Ｇ６を共有し、ｎ型ＭＯＳトランジスタ２１０およびｐ型ＭＯＳトランジスタ２０９はゲート電極Ｇ７を共有する。このゲート電極Ｇ５〜Ｇ７は、配線Ｗ２０１およびＷ２０２に対し垂直方向に伸びて形成される。
ゲート電極Ｇ５は、コンタクトＣ１３５を介して第１層の配線Ｗ１１５に接続される。この配線Ｗ１１５は、論理セル１３の第１の信号入力ラインにつながる。
ゲート電極Ｇ６は、コンタクトＣ１３４を介して第１層の配線Ｗ１１６に接続される。この配線Ｗ１１６は、論理セル１３の第２の信号入力ラインにつながる。
ゲート電極Ｇ７は、コンタクトＣ１３３を介して第１層の配線Ｗ１１７に接続される。この配線Ｗ１１７は、論理セル１３の第３の信号入力ラインにつながる。
【００６８】
ｎ型ＭＯＳトランジスタ２１２のソースは、共通の活性領域を介してｎ型ＭＯＳトランジスタ２１１のソースに接続されるとともに、コンタクトＣ１３０を介して、第１層の配線Ｗ１１３（仮想電源ラインＶＡ３）に接続される。
ｎ型ＭＯＳトランジスタ２１１のドレインは、共通の活性領域を介してｎ型ＭＯＳトランジスタ２１０のドレインと接続されるとともに、コンタクトＣ１３１を介して、第１層の配線Ｗ１１４に接続される。この配線Ｗ１１４は、論理セル１３の信号出力ラインにつながる。
また、ｎ型ＭＯＳトランジスタ２１０のソースは、コンタクトＣ１３２を介して、配線Ｗ１１３（仮想電源ラインＶＡ３）に接続される。ｎ型ＭＯＳトランジスタ２１２のドレインは、コンタクトＣ１２９を介して、配線Ｗ１１４に接続される。
【００６９】
ｎ型ＭＯＳトランジスタ２０９のドレインは、コンタクトＣ１３６を介して配線Ｗ１１４に接続され、そのソースは、共通の活性領域を介してｎ型ＭＯＳトランジスタ２０８のドレインと接続される。
ｎ型ＭＯＳトランジスタ２０８のソースは、共通の活性領域を介してｎ型ＭＯＳトランジスタ２０７のドレインと接続される。
ｎ型ＭＯＳトランジスタ２０７のソースは、コンタクトＣ１３７を介して第１層の配線Ｗ１１２に接続される。本実施形態では、この配線Ｗ１１２が電源ラインＶＤＤに相当する。
【００７０】
活性領域Ｄ７には、ｎ型ＭＯＳトランジスタ３１および３２とゲート電極Ｇ１を共有するｎ型ＭＯＳトランジスタ３３が形成される。
ｎ型ＭＯＳトランジスタ３３のドレインは、コンタクトＣ１２５〜Ｃ１２８を介して第１層の配線Ｗ１１３（仮想電源ラインＶＡ３）に接続され、そのソースは、コンタクトＣ１２１〜Ｃ１２４を介して第１層の配線Ｗ１１１に接続される。本実施形態では、この配線Ｗ１１１が電源ラインＶＳＳに相当する。
【００７１】
また、本実施形態に係る論理セル１１および１２は、次に述べる接続に関して、図４および図５に示す論理セル１１および１２と異なる。
すなわち、ｎ型ＭＯＳトランジスタ３１のソースは、コンタクトＣ１０１を介して、配線Ｗ１１１（電源ラインＶＳＳ）に接続される。
ｎ型ＭＯＳトランジスタ３２のソースは、コンタクトＣ１０３〜Ｃ１０５を介して、配線Ｗ１１１（電源ラインＶＳＳ）に接続される。
ｐ型ＭＯＳトランジスタ２０１のソースは、コンタクトＣ１１３を介して、配線Ｗ１１２（電源ラインＶＤＤ）に接続される。
ｐ型ＭＯＳトランジスタ２０３および２０４のソースは、コンタクトＣ１１９を介して、配線Ｗ１１２（電源ラインＶＤＤ）に接続される。
【００７２】
以上述べた構造によると、電源ラインＶＳＳに対応する配線Ｗ１１１と、仮想電源ラインＶＡ１〜ＶＡ３に対応する配線Ｗ１０１，Ｗ１０２，Ｗ１１３とが同一の配線層に形成されている。
論理セルが半導体基板上にマトリクス状に整列して配置されている場合には、図９に示すように電源ラインと仮想電源ラインとを同一配線層に形成しても、両者の交錯はあまり起こらない。したがって、このような場合は、両者を同一配線層に形成することにより、他の層の配線領域に余裕をもたらすことが可能である。
【００７３】
なお、上述した実施形態は一例であり、本発明はこれに限定されるものではなく、種々のバリエーションを有する。
例えば、上述した実施形態では、論理回路部の２本の電源供給ラインの一方にスイッチ回路を挿入しているが、これに限らず、両方の電源供給ラインにスイッチ回路を挿入しても良い。
【００７４】
また、スイッチ回路のトランジスタは、論理回路部のトランジスタより高いしきい電圧を有するトランジスタ（すなわち低リーク電流のトランジスタ）であることが好ましいが、これらに同じトランジスタを用いてもある程度のリーク電流低減効果は得られる。後者の場合は、前者の場合に比べてリーク電流が増えるものの、同じトランジスタを用いることでマスクの数を減らすことができるため、製造プロセスを簡略化することができる。
【００７５】
また、上述の実施形態では、主として論理セルを含む半導体集積回路について述べたが、回路の基本単位となる回路セルは論理回路に限定されるものではなく、例えばアナログ回路やメモリ回路などの回路セルを含んでも良い。
【図面の簡単な説明】
【００７６】
【図１】第１の実施形態に係る半導体集積回路の論理セルの構成例を示す回路図である。
【図２】ＮＯＴ回路を有する論理セルの構成例を示す回路図である。
【図３】ＮＡＮＤ回路を有する論理セルの構成例を示す回路図である。
【図４】第１の実施形態に係る論理セルの構造例を示す第１の平面図である。
【図５】第１の実施形態に係る論理セルの構造例を示す第２の平面図である。
【図６】第２の実施形態に係る論理セルの構造例を示す第１の平面図である。
【図７】第２の実施形態に係る論理セルの構造例を示す第２の平面図である。
【図８】ＮＯＲ回路を有する論理セルの構成例を示す回路図である。
【図９】第３の実施形態に係る論理セルの構造例を示す第１の平面図である。
【図１０】第３の実施形態に係る論理セルの構造例を示す第２の平面図である。
【図１１】ＭＴＣＭＯＳ型のゲートアレイの構成例を示す回路図である。
【図１２】図１１に示すゲートアレイにおける論理セルの構成例を示す回路図である。
【図１３】図１２に示す論理セルの構造例を示す第１の平面図である。
【図１４】図１２に示す論理セルの構造例を示す第２の平面図である。
【図１５】仮想電源ラインの変動の様子を図解した図である。
【符号の説明】
【００７７】
１０〜１３…論理セル、２０…論理回路部、３０〜３３…高しきい電圧のｎ型ＭＯＳトランジスタ、２０１，２０３，２０４，２０７〜２０９…ｐ型ＭＯＳトランジスタ、２０２，２０５，２０６，２１０〜２１２…ｎ型ＭＯＳトランジスタ、Ｃ１０１〜Ｃ１３７…第１層のコンタクト、Ｃ２０１〜Ｃ２０６…第２層のコンタクト、Ｄ１〜Ｄ９…活性領域、Ｇ１〜Ｇ７…ゲート電極、Ｗ１０１〜Ｗ１１７…第１層の配線、Ｗ２０１，Ｗ２０２…第２層の配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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