(57)【要約】【課題】  本発明は、高次高調波成分を低減し正弦波に近似した発振信号を出力する発振回路装置を提供することを目的とする。【解決手段】  発振回路３０から出力された高調波を含む発振信号を遅延する遅延回路３８と、遅延回路３８で遅延される前の発振信号を供給されて反転し、立ち上がり及び立ち下がりが緩やかな信号を出力する第１インバータ４０と、遅延回路３８で遅延された後の発振信号を供給されて反転し、立ち上がり及び立ち下がりが急峻な信号を出力する第２インバータ４２を有し、第１インバータ４０と第２インバータ４２の出力端子が共通接続され第１インバータ４０の出力信号と前記第２インバータ４２の出力信号を加算して出力する。【選択図】  図１
2005094645.tif 000002
【特許請求の範囲】
【請求項１】
発振回路から出力された高調波を含む発振信号を遅延する遅延回路と、
前記遅延回路で遅延される前の発振信号を供給されて反転し、立ち上がり及び立ち下がりが緩やかな信号を出力する第１インバータと、
前記遅延回路で遅延された後の発振信号を供給されて反転し、立ち上がり及び立ち下がりが急峻な信号を出力する第２インバータを有し、
前記第１インバータと第２インバータの出力端子が共通接続され前記第１インバータの出力信号と前記第２インバータの出力信号を加算して出力することを特徴とする発振回路装置。
【請求項２】
請求項１記載の発振回路装置において、
前記発振回路の出力する発振信号を分周する分周回路を
有することを特徴とする発振回路装置。
【請求項３】
請求項２記載の発振回路装置において、
前記分周回路で分周される前の発振信号と分周された後の発振信号のいずれか一方を選択して前記遅延回路に供給する信号選択回路を
有することを特徴とする発振回路装置。
【請求項４】
請求項１乃至３のいずれか記載の発振回路装置において、
前記発振回路は、電圧制御型水晶発振回路であることを特徴とする発振回路装置。
【請求項５】
請求項１乃至４の何れか記載の発振回路装置において、
前記第１インバータは、ゲートが共通接続されたｐチャネルＦＥＴ及びｎチャネルＦＥＴと、前記ｐチャネルＦＥＴ及びｎチャネルＦＥＴのドレイン間に接続された抵抗とよりなることを特徴とする発振回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は発振回路装置に関し、特に、出力段にバッファ回路を持つ発振回路装置に関する。
【背景技術】
【０００２】
従来からＶＣＸＯ（電圧制御型水晶発振回路）を用いた発振回路装置が使用されている。ＶＣＸＯは負荷容量が変動すると、発振周波数の変動や出力振幅の変動が大きくなる。このため、出力段にバッファ回路を挿入して、負荷容量変動の影響をＶＣＸＯ側に伝えない構成とすることが一般的に行われている。
【０００３】
図４及び図５は、従来の発振回路装置の一例の回路構成図を示す。図４において、ＶＣＸＯ１０の出力する発振信号は、ＦＥＴ（電界効果トランジスタ）Ｍ１，Ｍ２によるインバータ構成のバッファ回路１２で反転されて出力端子１４から出力される。出力端子１４には容量Ｃｄｃを介して負荷容量ＣＬ及び負荷抵抗ＲＬが接続されている。
【０００４】
ここでは、ＶＣＸＯ１０の発振周波数で出力負荷ＣＬをチャージアップする必要があるため、ＦＥＴＭ１のオン抵抗を低く設定する必要がある。このため、ＦＥＴＭ１は比較的Ｗ／Ｌの大きいトランジスタとする必要がある。このため、チップサイズが増加すると共に、ゲート・ソース間容量Ｃｇｓが大きくなり、ＶＣＸＯ１０の負荷が重くなってしまう。なお、Ｗ／Ｌはゲートの幅と長さの比であり、長さを一定とするとＷ／Ｌが大きいほどゲート面積が大きくなる。
【０００５】
図５に示す構成は、上記のＶＣＸＯ１０の負荷が重くなる点を改善するものであり、バッファ回路１６はＦＥＴＭ１，Ｍ２，Ｍ３及びｎｐｎトランジスタＱ１で構成され、トランジスタＱ１がエミッタフォロアとしてＦＥＴＭ１，Ｍ２の出力信号をバッファリングしている。この構成では、ＦＥＴＭ１，Ｍ２のチップサイズは比較的小さくてすむ。
【０００６】
図４，図５のどちらの場合も、バッファ回路１２，１６自体がゲインを持つため、そのバッファ回路１２，１６のダイナミックレンジで出力波形がクリップされ、クリップトサイン波形の出力信号となる。
【０００７】
図６（Ａ），（Ｂ）に、ＶＣＸＯ１０の出力信号波形と、出力端子１４における出力信号波形を示す。図４，図５の構成の場合、バッファ回路１２が１段で構成されるため、ＶＣＸＯ１０から出力端子１４までのゲインが比較的低いため、信号がクリップする部分の波形は丸みを持っている。この場合の端子１４における出力信号の高調波特性を図７に示す。
【０００８】
なお、高次高調波成分を低減する技術について公知文献を調査したが、これに対応する公知文献は発見できなかった。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ここで、近年の発振回路装置の状況を見てみると、水晶振動子は、従来一般的であった５．０×３．２ｍｍサイズから３．２×２．５ｍｍへと小型化に拍車がかかっている。
【００１０】
水晶振動子が小型化されると、水晶振動子の直列抵抗Ｒ１が大きくなる傾向にある。なお、水晶振動子は直列抵抗Ｒ１，直列容量Ｃ１，直列インダクタンスＬ１と、並列容量Ｃ０により等価的に表される。水晶振動子の直列抵抗Ｒ１が大きくなると、負性抵抗が小さくなってしまい起動時間が遅くなることから、発振周波数自体も高い周波数へとシフトし起動時間を確保するようにせざるを得なくなる。
【００１１】
従って、水晶振動子を小型化しても従来と同じ発振周波数出力を得るためには、当然のように分周回路の導入が不可欠となる。このような場合、図８に示すように、バッファ回路内にインバータ２０やトリガー型フリップフロップ（Ｔ−ＦＦ）２２や信号選択回路２４が追加されるため、バッファ回路の構成段数が増加すると共に、ＶＣＸＯ１０から出力端子１４までのゲインが増加することとなる。
【００１２】
特に、トリガー・フリップフロップ２２等の分周回路はその回路機能上、ゲインを増大させる必要が生じる。このようにゲインが高くなった場合は、ＦＥＴＭ１，Ｍ２のオン抵抗と出力負荷ＣＬにより構成される１次低域フィルタによって出力信号の立ち上がり時間ｔｒ，立ち下がり時間ｔｆが決定されるため、図９（Ａ）のＶＣＸＯ１０出力信号波形に対し、出力端子１４の出力信号波形は図９（Ｂ）に示すように波形立ち上がりポイント及び波形立ち下がりポイントが尖った出力波形となってしまう。このような、波形の尖りは、高次高調波成分となるため、端子１４における出力信号の高調波特性は図１０に破線で示すように、実線で示すバッファ回路１２だけの高次高調波特性に比べて高次領域が著しく悪化する問題があった。
【００１３】
本発明は、上記の点に鑑みなされたもので、高次高調波成分を低減し正弦波に近似した発振信号を出力する発振回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
請求項１に記載の発明は、発振回路（３０）から出力された高調波を含む発振信号を遅延する遅延回路（３８）と、
前記遅延回路（３８）で遅延される前の発振信号を供給されて反転し、立ち上がり及び立ち下がりが緩やかな信号を出力する第１インバータ（４０）と、
前記遅延回路（３８）で遅延された後の発振信号を供給されて反転し、立ち上がり及び立ち下がりが急峻な信号を出力する第２インバータ（４２）を有し、
前記第１インバータ（４０）と第２インバータ（４２）の出力端子が共通接続され前記第１インバータ（４０）の出力信号と前記第２インバータ（４２）の出力信号を加算して出力することにより、
高次高調波成分を低減し正弦波に近似した発振信号を出力することができる。
【００１５】
請求項５に記載の発明では、第１インバータ（４０）は、ゲートが共通接続されたｐチャネルＦＥＴ（Ｍ６）及びｎチャネルＦＥＴ（Ｍ７）と、前記ｐチャネルＦＥＴ（Ｍ６）及びｎチャネルＦＥＴ（Ｍ７）のドレイン間に接続された抵抗（Ｒ１，Ｒ２）とよりなることにより、
第１インバータ（４０）から立ち上がり及び立ち下がりが緩やかな信号を出力することができる。
【００１６】
なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態ように限定されるものではない。
【発明の効果】
【００１７】
請求項１に記載の発明によれば、高次高調波成分を低減し正弦波に近似した発振信号を出力することができる。
【００１８】
また、請求項５に記載の発明によれば、第１インバータから立ち上がり及び立ち下がりが緩やかな信号を出力することができる。
【発明を実施するための最良の形態】
【００１９】
図１は、本発明の発振回路装置の一実施形態の回路構成図を示す。同図中、ＶＣＸＯ３０の出力する発振信号は、ｐチャネルＦＥＴＭ４，ｎチャネルＦＥＴＭ５で構成されるインバータ３２でバッファリングされ、分周回路としてのトリガー型フリップフロップ３４及び信号選択回路３６の一方の入力端子に供給される。
【００２０】
トリガー型フリップフロップ３４はインバータ３２から供給される発振信号を１／２分周して信号選択回路３６の他方の入力端子に供給する。信号選択回路３６はインバータ３２の出力する発振信号とトリガー型フリップフロップ３４で１／２分周された発振信号のいずれかを選択して出力する。
【００２１】
信号選択回路３６の出力する信号はインバータ４０に供給されると共に、遅延回路３８で一定時間遅延されてインバータ４２に供給される。インバータ４０，４２それぞれの出力は出力端子４４にて共通接続されて加算され出力される。出力端子４４には容量Ｃｄｃを介して負荷容量ＣＬ及び負荷抵抗ＲＬが接続されている。
【００２２】
インバータ４０は、ゲートが共通接続されたｐチャネルＦＥＴＭ６とｎチャネルＦＥＴＭ７と、ＦＥＴＭ６，Ｍ７のドレイン間に接続された抵抗Ｒ１，Ｒ２より構成され、ＦＥＴＭ６のソースは電源Ｖｂｉａｓに接続され、ＦＥＴＭ７のソースは接地され、抵抗Ｒ１，Ｒ２の接続点が出力端子４４に接続されている。
【００２３】
インバータ４２は、ゲートが共通接続されたｐチャネルＦＥＴＭ１とｎチャネルＦＥＴＭ２より構成され、ＦＥＴＭ１のソースは電源Ｖｂｉａｓに接続され、ＦＥＴＭ２のソースは接地され、ＦＥＴＭ１，Ｍ２のドレインは出力端子４４に共通接続されている。インバータ４０は抵抗Ｒ１，Ｒ２が設けられているため、インバータ４２に対して、出力信号の立ち上がり及び立ち下がりが緩やかとなる。
【００２４】
ここで、ＶＣＸＯ３０の出力する信号波形を図２（Ａ）に示し、信号選択回路３６の出力する信号波形を図２（Ｂ）に一点鎖線Iで示す。この場合、遅延回路３８の出力する信号波形は図２（Ｂ）に破線IIで示すようになる。
【００２５】
一点鎖線Iで示す信号が上昇してインバータ４０の閾値Ｖｔｈを超えると、インバータ４０の出力が緩やかに低下を開始する。その後、破線IIで示す信号が上昇してインバータ４２の閾値Ｖｔｈを超えると、インバータ４２の出力が急速に低下を開始する。このインバータ４０，４２の出力が加算されることにより、出力端子４４の信号波形は図２（Ｂ）に実線IIIで示すように立ち下がりがなまって正弦波に近似する。
【００２６】
同様に、一点鎖線Iで示す信号が低下してインバータ４０の閾値Ｖｔｈを下回ると、インバータ４０の出力が緩やかに上昇を開始する。その後、破線IIで示す信号が低下してインバータ４２の閾値Ｖｔｈを下回ると、インバータ４２の出力が急速に上昇を開始する。このインバータ４０，４２の出力が加算されることにより、出力端子４４の信号波形は図２（Ｂ）に実線IIIで示すように立ち上がりがなまって正弦波に近似する。
【００２７】
このように、出力端子４４の信号波形がなまって正弦波に近似することにより、高次高調波成分が低減し、出力端子４４における出力信号の高調波特性は図３に破線で示すように、高次領域が改善され、実線で示す従来のバッファ回路１２だけの高次高調波特性に近づくことができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の発振回路装置の一実施形態の回路構成図である。
【図２】本発明装置の各部の信号波形図である。
【図３】本発明の出力信号の高調波特性図である。
【図４】従来の発振回路装置の一例の回路構成図である。
【図５】従来の発振回路装置の一例の回路構成図である。
【図６】従来装置の各部の信号波形図である。
【図７】従来の出力信号の高調波特性図である。
【図８】従来の発振回路装置の他の一例の回路構成図である。
【図９】従来装置の各部の信号波形図である。
【図１０】従来の出力信号の高調波特性図である。
【符号の説明】
【００２９】
３０  ＶＣＸＯ
３２，４０，４２  インバータ
３４  トリガー型フリップフロップ
３６  信号選択回路
３８  遅延回路
Ｍ１〜Ｍ７  ＦＥＴ
Ｒ１，Ｒ２  抵抗
【図１】
2005094645.tif 000003
【図２】
2005094645.tif 000004
【図３】
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【図４】
2005094645.tif 000006
【図５】
2005094645.tif 000007
【図６】
2005094645.tif 000008
【図７】
2005094645.tif 000009
【図８】
2005094645.tif 000010
【図９】
2005094645.tif 000011
【図１０】
2005094645.tif 000012