(57)【要約】      （修正有）【課題】  高集積度のＤＲＡＭを、その信頼性を損なうことなく安定して実現する製造方法を提供する。【解決手段】  半導体基板上に形成された転送トランジスタと、該転送トランジスタ上を覆って前記基板上に形成された第１の絶縁膜と、該第１の絶縁膜を貫通して、一対の不純物拡散領域の一方に達する第１のコンタクトホール内に充填された導電プラグと、第１の絶縁膜上に形成された第２の絶縁膜と、前記第１、第２の絶縁膜を貫通して、前記一対の不純物拡散領域の他方に達する第２のコンタクトホールを介して該他方の不純物拡散領域に接続するビット線と、前記ビット線の上面、側面を覆う第３の絶縁膜と、前記ビット線の側面を覆う第３の絶縁膜に整合し、前記導電プラグ上で前記第２の絶縁膜に形成された開口を介して前記導電プラグと電気的に接続された蓄積電極と、該蓄積電極表面に形成された誘電体膜と、該誘電体膜表面に形成された対向電極と、を有する。【選択図】  図１０
2005252283.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にメモリセル領域と周辺回路領域とを有する半導体装置において、
前記基板中に形成された一対の不純物拡散領域と、該基板表面に形成されたゲート電極とを含む転送トランジスタと、
該転送トランジスタ上を覆って前記基板上に形成された第１の絶縁膜と、
該第１の絶縁膜を貫通して、前記一対の不純物拡散領域の一方に達する第１のコンタクトホールと、
該第１のコンタクトホール内に充填された導電プラグと、
前記導電プラグを覆って、前記第１の絶縁膜上に形成された第２の絶縁膜と、前記第１、第２の絶縁膜を貫通して、前記一対の不純物拡散領域の他方に達する第２のコンタクトホールと、
該第２の絶縁膜上に延在し、該第２のコンタクトホールを介して該他方の不純物拡散領域に接続するビット線と、
前記ビット線の上面、側面を覆う第３の絶縁膜と、
前記ビット線の側面を覆う第３の絶縁膜に整合し、前記導電プラグ上で前記第２の絶縁膜に形成された開口と、
前記第２、第３の絶縁膜によって前記ビット線から絶縁され、前記開口を介して前記導電プラグと電気的に接続された蓄積電極と、
該蓄積電極表面に形成された誘電体膜と、
該誘電体膜表面に形成された対向電極と、
を有する半導体装置。
【請求項２】
前記第１の絶縁膜の上面が略平坦である請求項１記載の半導体装置。
【請求項３】
前記ビット線が金属層からなる請求項１記載の半導体装置。
【請求項４】
前記メモリセル領域の第２のコンタクトホールと同様のコンタクトホールが、前記周辺回路領域にも形成されている請求項１記載の半導体装置。
【請求項５】
半導体基板上にメモリセル領域と周辺回路領域とを有する半導体装置の製造方法において、
前記基板上に、一対の不純物拡散領域と、ゲート電極とを含む転送トランジスタを形成する工程と、
該転送トランジスタを覆って前記基板上に第１の絶縁膜を形成する工程と、
該第１の絶縁膜を貫通して、前記一対の不純物拡散領域の一方に達する第１のコンタクトホールを形成する工程と、
該第１のコンタクトホール内に導電層を形成し、蓄積電極の接続用プラグを形成する工程と、
前記接続用プラグを覆って、前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
該第２、第１の絶縁膜を貫通して、前記一対の不純物拡散領域の他方に達する第２のコンタクトホールを形成する工程と、
該第２の絶縁膜上に延在し、該第２のコンタクトホールを介して該他方の不純物拡散領域に接続するビット線を形成する工程と、
前記プラグと電気的に接続する蓄積電極を形成する工程と、
該蓄積電極表面に誘電体膜を形成する工程と、
該誘電体膜表面に対向電極を形成する工程と、
を有する半導体装置の製造方法。
【請求項６】
前記第１の絶縁膜を形成後、該第１の絶縁膜表面を略平坦にする工程を有する請求項５記載の半導体装置の製造方法。
【請求項７】
前記第２のコンタクトホールを形成する工程が、前記メモリセル領域と前記周辺回路領域とに同時にコンタクトホールを形成する請求項５記載の半導体装置の製造方法。
【請求項８】
前記第１の絶縁膜を形成する工程が、
前記転送トランジスタを含む領域上に下層絶縁膜を形成する工程と、
次いで、前記周辺領域の該下層絶縁膜を選択的に除去する工程と、
上層絶縁膜を形成する工程と、
を有する請求項５記載の半導体装置の製造方法。
【請求項９】
前記第１の絶縁膜を形成する工程が、該上層絶縁膜の上に最上層絶縁膜を形成する工程を含み、さらに、前記対向電極を形成する工程に続いて、該対向電極をマスクとして該最上層絶縁膜を選択的に除去する工程を有する請求項５記載の半導体装置の製造方法。
【請求項１０】
前記転送トランジスタを形成する工程が、
導電層上に反射防止膜を形成する工程と、
その後に該導電層のパターニングを行う工程と、
次いで、該反射防止膜を除去する工程と、
を有する請求項５記載の半導体装置の製造方法。
【請求項１１】
前記反射防止膜を除去する工程が、
周辺回路領域の該反射防止膜を選択的に除去する工程を有する請求項１０記載の半導体装置の製造方法。
【請求項１２】
半導体基板上にメモリセル領域と周辺回路領域とを有する半導体装置の製造方法において、
前記基板上に、一対の不純物拡散領域と、ゲート電極とを含む転送トランジスタを形成する工程と、
該転送トランジスタを覆って基板上に第１の絶縁膜を形成する工程と、
該第１の絶縁膜を貫通して、前記一対の不純物拡散領域の一方に達する第１のコンタクトホールを形成する工程と、
該第１のコンタクトホール内に導電層を形成し、蓄積電極の接続用プラグを形成する工程と、
該プラグを覆い、前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
該第２の絶縁膜および該第１の絶縁膜を貫通して、前記一対の不純物拡散領域の他方に達する第２のコンタクトホールを形成する工程と、
該第２の絶縁膜上に延在し、該第２のコンタクトホールを介して該他方の不純物拡散領域に接続するビット線を形成する工程と、
該ビット線を覆う第３の絶縁膜を形成する工程と、
該第３の絶縁膜を異方性エッチングして、該ビット線の側壁に該第３の絶縁膜からなるサイドウォールを形成する工程と、
該ビット線および該サイドウォールをマスクにして、前記第２の絶縁膜をエッチングし、前記接続プラグを露出する工程と、
前記接続プラグと電気的に接続する蓄積電極を形成する工程と、
該蓄積電極表面に誘電体膜を形成する工程と、
該誘電体膜表面に対向電極を形成する工程と、
を有する半導体装置の製造方法。
【請求項１３】
半導体基板上にメモリセル領域と周辺回路領域とを有する半導体装置の製造方法において、
基板上に、一対の不純物拡散領域とゲート電極とを含む転送トランジスタを形成する工程と、
該転送トランジスタを覆って基板上に第１の絶縁膜を形成する工程と、
該第１の絶縁膜を貫通して、前記一対の不純物拡散領域の一方に達する第１のコンタクトホールを形成する工程と、
該第１のコンタクトホール内に導電層を充填し、蓄積電極の接続用プラグを形成する工程と、
該プラグを覆い、前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
該第２の絶縁膜および該第１の絶縁膜を貫通して、前記他方の不純物拡散領域に達する第２のコンタクトホールを形成する工程と、
該第２の絶縁膜上に延在し、該第２のコンタクトホールを介して該一対の不純物拡散領域の他方に接続するビット線を形成する工程と、
該ビット線を覆う第３の絶縁膜を形成する工程と、
該第３の絶縁膜を異方性エッチングして、該ビット線側壁上に該第３絶縁膜を残置する工程と、
次いで、前記プラグと電気的に接続する蓄積電極を形成する工程と、
該蓄積電極表面に誘電体膜を形成する工程と、
該誘電体膜表面に対向電極を形成する工程と、
を有し、
前記ビット線を形成する工程において、前記エッチングは、前記導電層と前記第２の絶縁膜の膜厚の合計よりも多い量の導電層が除去できるように行う半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に係わり、特にＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の高集積化、及び高信頼性化に寄与する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭの高集積化、及び低価格化を達成する為には、その基本構成要素であるセルの微細化を進めていかなければならない。一般的なＤＲＡＭセルは、一つのＭＯＳＦＥＴと、一つのキャパシタから構成される。
【０００３】
セルの微細化を進めていく上での大きな問題は、小さなセルサイズで、いかにして大きなキャパシタ容量を確保するかということである。
近年、キャパシタ容量を確保する方法として、基板に溝を形成し、その中にキャパシタを形成するトレンチ型キャパシタや、キャパシタをＭＯＳＦＥＴの上部に３次元的に形成するスタック型キャパシタが提案され、また実際のＤＲＡＭに採用されている。さらにスタック型キャパシタには、基板と概ね平行な方向に配置された蓄積電極を複数枚形成し、それぞれの蓄積電極の上下両面をキャパシタとして用いるＦＩＮ型キャパシタや、シリンダ状の蓄積電極を用いるシリンダ型キャパシタなどの改良されたセル構造が提案されている。
【０００４】
これらのセル構造、及びその製造プロセスを適用することにより６４ＭＢＩＴ程度の集積度のＤＲＡＭを実現する事が可能になった。
しかし、トレンチ型キャパシタにおいては、キャパシタ電極に印加される電圧によってトレンチの周囲に形成される空乏層からなる電荷蓄積領域が大きく拡がるために、隣接するキャパシタのトレンチを接近して設けた場合、蓄積電荷のリークを生じて情報が失われるという現象を生じる。そのため、各セル間の分離領域幅、即ちフィールド酸化膜が配設される領域の幅を広くとる必要があり、これによって集積度の向上が妨げられるという問題がある。
【０００５】
そこで、ＤＲＡＭの高集積化および高信頼性に寄与するデバイスとして、スタック型キャパシタが有望視されている。
微細化されたスタック型キャパシタとして、「A 0.29- μｍ2 ＭＩＭ−ＣＲＯＷＮ Ｃｅｌｌ ａｎｄ Ｐｒｏｃｅｓｓ Ｔｅｃｈｎｏｌｏｇｉｅｓ ｆｏｒ１−Ｇｉｇａｂｉｔ ＤＲＡＭｓ」1994年, 第927頁〜第 929頁が報告されている。
【０００６】
図２９にそのメモリセルの断面図を示す。図中、参照番号１００はＷＳｉ2 ／ｐｏｌｙＳｉのワード線、１０１は第 1のポリシリコンプラグ、１０２はポリＳｉプラグ上に形成したＷＳｉ2 ／ｐｏｌｙＳｉのビット線、１０３は第２のポリシリコンプラグ、１０４はＷのシリンダ型蓄積電極、１０５Ｔａ2Ｏ5 の誘電体膜、１０６はＣＶＤ−ＴｉＮの対向電極を示している。
【０００７】
そして、上記シリンダ型キャパシタを用いることにより、集積度の高いＤＲＡＭを提供することができる。
ところが、上記シリンダ型キャパシタを採用した場合、微細化とともに、より小さいセル面積で十分なキャパシタ容量を確保するために、キャパシタ部の高さは益々高くする必要がある。そのため、セル部と周辺回路部との高低差、すなわち段差が大きな問題となる。例えば、金属配線をセル部及び周辺回路部上でパターニングする際に、フォトリソグラフィの焦点深度が段差により不足することで寸法精度が低下することになる。
【０００８】
また、周辺回路部に絶縁膜を埋め込むことで、セル部と周辺回路部との段差をなくすことも考えられるが、周辺回路部におけるコンタクトのアスペクト比が大きくなってしまい、エッチングのコントロールを難しくするという別の問題が生じてしまう。
【０００９】
さらに、微細化を進めるにしたがって配線間隔も益々狭くなり、配線の寄生容量も増大する傾向にある。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、〔例えば２５６ＭＤＲＡＭ以上の〕高集積度のＤＲＡＭを、その信頼性を損なうことなく安定して実現する半導体装置およびその製造方法を提供することを目的である。
【課題を解決するための手段】
【００１１】
本発明の１観点によれば、
半導体基板上にメモリセル領域と周辺回路領域とを有する半導体装置において、
前記基板中に形成された一対の不純物拡散領域と、該基板表面に形成されたゲート電極とを含む転送トランジスタと、
該転送トランジスタ上を覆って前記基板上に形成された第１の絶縁膜と、
該第１の絶縁膜を貫通して、前記一対の不純物拡散領域の一方に達する第１のコンタクトホールと、
該第１のコンタクトホール内に充填された導電プラグと、
前記導電プラグを覆って、前記第１の絶縁膜上に形成された第２の絶縁膜と、前記第１、第２の絶縁膜を貫通して、前記一対の不純物拡散領域の他方に達する第２のコンタクトホールと、
該第２の絶縁膜上に延在し、該第２のコンタクトホールを介して該他方の不純物拡散領域に接続するビット線と、
前記ビット線の上面、側面を覆う第３の絶縁膜と、
前記ビット線の側面を覆う第３の絶縁膜に整合し、前記導電プラグ上で前記第２の絶縁膜に形成された開口と、
前記第２、第３の絶縁膜によって前記ビット線から絶縁され、前記開口を介して前記導電プラグと電気的に接続された蓄積電極と、
該蓄積電極表面に形成された誘電体膜と、
該誘電体膜表面に形成された対向電極と、
を有する半導体装置
が提供される。
【００１２】
本発明の他の観点によれば、
半導体基板上にメモリセル領域と周辺回路領域とを有する半導体装置の製造方法において、
前記基板上に、一対の不純物拡散領域と、ゲート電極とを含む転送トランジスタを形成する工程と、
該転送トランジスタを覆って前記基板上に第１の絶縁膜を形成する工程と、
該第１の絶縁膜を貫通して、前記一対の不純物拡散領域の一方に達する第１のコンタクトホールを形成する工程と、
該第１のコンタクトホール内に導電層を形成し、蓄積電極の接続用プラグを形成する工程と、
前記接続用プラグを覆って、前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
該第２、第１の絶縁膜を貫通して、前記一対の不純物拡散領域の他方に達する第２のコンタクトホールを形成する工程と、
該第２の絶縁膜上に延在し、該第２のコンタクトホールを介して該他方の不純物拡散領域に接続するビット線を形成する工程と、
前記プラグと電気的に接続する蓄積電極を形成する工程と、
該蓄積電極表面に誘電体膜を形成する工程と、
該誘電体膜表面に対向電極を形成する工程と、
を有する半導体装置の製造方法。
が提供される。
【発明の効果】
【００１３】
工程数を削減しつつ、製造歩留りを維持でき、半導体装置の高性能化・高密度化に寄与するところが大きい。
導電層からなる１つのプラグにより１回のかさ上げをした構造をとっている。つまり、ワード線形成後にかさ上げの為の、蓄積電極の接続用プラグを形成し、ＳＡＣ（ＳｅｌｆＡｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）によりビット線間に蓄積電極を形成しているため、基板表面からのキャパシタ高さを低くすることができる。
【００１４】
したがって、従来よりもセル部と周辺回路部との高低差を抑えることができ、周辺回路部におけるコンタクトホールの形成を容易に行うことができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照しつつ、本発明の実施形態について説明する。
［第１実施形態］本発明の第１実施形態は、図１Ａ乃至図２Ｈに示される。
図中、参照番号１はｐ型シリコン基板、２はフィールドＳｉＯ2 膜、３はゲート酸化膜、４はシリコン層、５はタングステンシリサイド（ＷＳｉ）層、６はＳｉＯ2 膜、７はＳｉＯＮ膜、８はゲート電極（ワード線となる１層目配線）、９はｎ- 型不純物拡散層、１０はサイドウォール、１１はＳｉＯ2 膜、１２はＳｉ3 Ｎ4 膜、１３はボロホスホシリケートガラス（ＢＰＳＧ）膜、１４はＳｉ3 Ｎ4 膜、１５はコンタクトホール、１６は導電性プラグ、１７はＳｉＯ2 膜、１８はシリコン層、１９はＷＳｉ、２０はＳｉＯ2 膜、２１はＳｉＯＮ膜、２２はビット線（２層目配線）、２３はサイドウォール、２４はＳｉＯ2 膜、２５はＳｉ3 Ｎ4 膜、２７は蓄積電極、２９はキャパシタ誘電体膜となるＴａ2 Ｏ5 膜、３０は対向電極となるＴｉＮ、３１は層間絶縁膜となるＢＰＳＧ膜を示している。Ｎ１、Ｐ１、Ｐ２は、それぞれｎウェル、ｐウェル、ｐウェルを示す。以下、これらのウェルの図示は省略する。
【００１６】
図１Ａは、本実施形態の半導体装置のメモリセル部の平面図である。図中、縦方向にワード線８が配列され、その上に横方向にビット線２２が配列され、その上にキャパシタＣが配置されている。
【００１７】
図１Ｂは、図１Ａに対応するメモリセル部の断面図であり、図１Ａ）のＡ−Ａ’、Ｂ−Ｂ’線に沿う断面を示している。Ａ−Ａ’断面はワード線、ビット線両者と交差し、Ｂ−Ｂ’断面はビット線と交差し、ワード線とは平行である。便宜上、Ａ−Ａ’部とＢ−Ｂ’部とを連続して示す。
【００１８】
図２Ａ乃至図６は本実施形態による半導体装置の製造方法を説明する半導体基板の断面図であり、図面の左側がメモリセル部ＭＣで、右側が周辺回路部ＰＣである。メモリセル部ＭＣが図１Ｂに対応する。周辺回路部ＰＣには、ｎウェルＮ２も形成される。以下、図面を参照して、第１実施形態の半導体装置の製造方法について説明する。
【００１９】
図２Ａを参照して、ｐ型シリコン基板１上に公知の技術を用いてＬＯＣＯＳ分離（選択酸化）を行い、厚さ２５０ｎｍのフィールドＳｉＯ2 膜２を形成した後、熱酸化により、厚さ５〜１０ｎｍのゲート酸化膜となるＳｉＯ2 膜３を形成する。
【００２０】
次いで、ＣＶＤ法により全面に、高濃度にｎ型またはｐ型の不純物を含む厚さ５０ｎｍのドープトシリコン層４、厚さ１２０ｎｍのＷＳｉ層５、厚さ８０ｎｍのＳｉＯ2 膜６を順次形成する。なお、ドープトシリコン層４は、単結晶シリコン、多結晶シリコン、アモルファスシリコンのいずれも用いることができる。
【００２１】
次いで、その上に反射防止膜として、フィトリソグラフィに用いる露光波長に対して適当な吸収を有する膜、例えば厚さ３０ｎｍ程度のＳｉＯＮ膜７をプラズマＣＶＤ法により形成する。
【００２２】
さらに、パターニングされたレジストマスク（図示せず）により、ＳｉＯＮ膜７とＳｉＯ2 膜６とを例えばＦを含むエッチャントガスで、ＷＳｉ層５と多結晶シリコン層４とを例えばＣｌを含むエッチャントガスでそれぞれ選択的に除去して、ゲート電極８を形成する。なお、ゲート電極８はワード線となる。
【００２３】
図２Ｂを参照して、ゲート電極８をマスクとして、Ｐ（リン）イオンをシリコン基板１中に注入し、ｎ- 型不純物拡散層９を形成する。なお、ｎ- 型不純物拡散層９は、セル部では転送トランジスタのソース、ドレインとなり、周辺回路部ではｎチャネルトランジスタのＬＤＤ用の拡散層となる。次いで、減圧ＣＶＤ法により全面に厚さ６０ｎｍのＳｉＯ2 膜を形成し、異方性エッチングにより、ＳｉＯ2 からなるサイドウォール１０を形成する。
【００２４】
周辺回路部のｎチャネルトランジスタ領域に砒素イオンを注入することによりｎ+拡散層５５を形成し、周辺部のｎウェルＮ２内のｐチャネルトランジスタ領域にボロンイオンを注入することによりｐ+ 拡散層５７を形成する。以下、拡散層の図示は適宜省略する。
【００２５】
図２Ｃを参照して、減圧ＣＶＤ法により全面に、厚さ２０ｎｍのＳｉＯ2 膜１１、厚さ５０〜１００ｎｍ、好ましくは８０ｎｍのＳｉ3 Ｎ4 膜１２を形成する。
次いで、平坦化膜として全面に厚さ３００〜４００ｎｍのＢＰＳＧ膜１３を形成し、窒素雰囲気中で８００℃程度の熱処理によりＢＰＳＧ膜１３をリフローする。なお、完全に平坦化を行うためには、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により表面を研磨して平坦化を行うことが好ましい。
【００２６】
また、ＢＰＳＧ膜にかえて、ホスホシリケートガラス（ＰＳＧ）、スピンオンガラス（ＳＯＧ）、絶縁性樹脂等を用いることもできる。
ＳｉＯ2 膜１１はＳｉ3 Ｎ4 膜１２を除去する際のストッパ膜となり、Ｓｉ3Ｎ4 膜１２はＢＰＳＧ膜１３を除去する際のストッパ膜となる。このとき、Ｓｉ3 Ｎ4 膜１２の膜厚を厚くしてしまうと、Ｓｉ3 Ｎ4 膜の誘電率がＳｉＯ2 膜に比べて高いために、配線間の容量が増大してしまう。エッチングストッパとしての機能が確保できれば、Ｓｉ3 Ｎ4 膜１２の膜厚は薄い方が好ましい。
【００２７】
図２Ｄを参照して、減圧ＣＶＤ法により全面に、厚さ５０ｎｍのＳｉ3 Ｎ4 膜１４を形成し、パターニングされたレジストマスク（図示せず）により、Ｓｉ3Ｎ4 膜１４を選択的に除去する。次いで、ＢＰＳＧ膜１３を選択的にエッチングしてＳｉ3 Ｎ4 膜１２を一部削ったところで止め、続いてＳｉ3 Ｎ4 膜１２、ＳｉＯ2 膜１１を選択的に除去する。Ｓｉ3 Ｎ4 膜１２の選択的エッチングによってＳｉ3 Ｎ4 膜１４の開口部下にはＳｉＯ2 膜１１を残した孔が形成される。次いで、ＳｉＯ2 の選択エッチングを行うことにより、基板表面が露出される。サイドウォール１０はほとんどエッチングされずに残る。
【００２８】
隣接するワード線間の領域についてより詳細に考察する。図２Ｃの状態で、ワード線の上面は、酸化膜６、ＳｉＯＮ膜７で覆われている。ワード線の側面は酸化シリコンのサイドウォール１０で覆われている。このワード線構造を覆って基板全面に酸化膜１１、窒化膜１２が形成されている。さらに、その上にはＢＰＳＧ膜１３が形成されている。隣接するワード線構造間の領域を上方から見ると、ＢＰＳＧ膜１３、窒化膜１２、酸化膜１１がこの順番で下方に凸の形状で存在する。これらの膜は、上方より１つづつ選択的にエッチすることができる。ホトレジストマスクを利用してＢＰＳＧ膜１３を異方的に選択エッチすると、その底面に窒化膜１２が露出した状態でエッチングが終了する。窒化膜１２、酸化膜１１はワード線の側壁、基板表面に沿ってコンフォーマルに形成されているので、エッチングはその形状に倣って終了する。次に、窒化膜１２の選択エッチングを行うと、酸化膜１１が露出した状態でエッチングが終了する。この状態で、ワード線構造間の領域は酸化膜１１を残してエッチした開口で占められる。薄い酸化膜１１をエッチすると基板表面が露出する。ワード線構造はほとんど完全に残る。
【００２９】
このようにして、ＳＡＣによるコンタクトホール１５を形成する。次いで、減圧ＣＶＤ法により、厚さ３００ｎｍのドープトシリコン層をコンタクトホール１５に埋め込み、ＣＭＰ法によりＳｉ3 Ｎ4 膜１４上のドープトシリコン層を除去して、プラグ１６ａ、１６ｂを形成する。プラグ１６ｂは、ビット線コンタクト用であり、プラグ１６ａは蓄積電極コンタクト用である。なお、以下、プラグ１６はプラグ１６ａ、１６ｂ両者を指す。
【００３０】
なお、ドープトシリコンの他、Ｗ、ＴｉＮ等を用いて、プラグ１６を形成することもできる。ＷまたはＴｉＮ層はＣＶＤで堆積できる。
図２Ｅを参照して、減圧ＣＶＤ法により全面に、厚さ２０〜６０ｎｍのＳｉＯ2 膜１７を形成する。酸化膜１７は緻密な高温酸化膜で形成することが好ましい。このような膜はコンフォーマルな性質を有する。下地表面が平坦化されているため、平坦な膜が形成される。このＳｉＯ2 膜１７は、必要個所において、プラグ１６と２層目配線となるビット線とを絶縁する。次いで、パターニングされたレジストマスク（図示せず）により、ＳｉＯ2 膜１７を選択的に除去して、ビット線のコンタクト部ＨＢを形成する。図中、右側の周辺回路においてもプラグ１６と上部配線とのコンタクト部が開口される。次いで、減圧ＣＶＤ法により全面に厚さ４０ｎｍのドープトシリコン層１８、厚さ１２０ｎｍのＷＳｉ層１９、厚さ１２０ｎｍのＳｉＯ2 膜２０、プラズマＣＶＤ法により反射防止膜となるＳｉＯＮ膜２１を順次形成する。次いで、パターニングされたレジストマスク（図示せず）により、それぞれの層を選択的に除去してビット線２２を形成する。周辺回路においても、必要に応じて下のプラグに接続された配線が形成される。
【００３１】
さらに、減圧ＣＶＤ法により全面に厚さ６０ｎｍのＳｉＯ2 膜を形成し、異方性エッチングによりＳｉＯ2 からなるサイドウォール２３を形成する。
図２Ｆを参照して、減圧ＣＶＤ法により全面に、厚さ１０〜３０ｎｍのＳｉＯ2 膜２４、厚さ６０〜１００ｎｍのＳｉ3 Ｎ4 膜２５を形成する。
【００３２】
図２Ｇを参照して、平坦化膜として全面に厚さ１０００〜１５００ｎｍのＢＰＳＧ膜２６を形成し、窒素雰囲気中で８００℃の熱処理によりＢＰＳＧ膜２６をリフローする。なお、完全に平坦化を行うためには、ＣＭＰ法により表面を研磨して平坦化を行うことが好ましい。
【００３３】
ＳｉＯ2 膜２４は、Ｓｉ3 Ｎ4 膜２５を除去する際のストッパ膜となり、耐圧を確保するために形成する。また、Ｓｉ3 Ｎ4 膜２５は、ＢＰＳＧ膜２６を除去する際のストッパ膜となる。このとき、Ｓｉ3 Ｎ4 膜２５の膜厚を厚くしてしまうと、Ｓｉ3 Ｎ4 膜の誘電率がＳｉＯ2 膜のそれに比べて高いために、配線間の容量が増大してしまう。エッチングストッパとしての機能を果たせる限り、Ｓｉ3 Ｎ4 膜２５の膜厚は薄い方が好ましい。
【００３４】
次いで、パターニングされたレジストマスクにより（図示せず）、ＢＰＳＧ膜２６、Ｓｉ3 Ｎ4 膜２５、ＳｉＯ2 膜２４、を順次選択的に除去して、蓄積電極形成用のコンタクトホールＨＣを形成する。プラグ１６用のコンタクトホール１５形成時と同様、ビット線構造を覆うＳｉＯ2 膜２４、Ｓｉ3 Ｎ4 膜２５によるセルフアラインが行われる。
【００３５】
次いで、減圧ＣＶＤ法により全面に厚さ６０ｎｍのドープトシリコン層を形成し、蓄積電極形成用のコンタクトホール内に蓄積電極層を形成する。残った孔を埋め込むようにレジスト２８を塗布した後、ＣＭＰ法により表面を研磨してＢＰＳＧ膜２６上のシリコン層を除去し、蓄積電極２７を形成する。
【００３６】
蓄積電極２７内のレジスト２８を除去する。次いで、Ｓｉ3 Ｎ4 膜２５、シリコンの蓄積電極２７をエッチングストッパとしてＨＦ系のウェットエッチングにより、ＢＰＳＧ膜２６を除去し、蓄積電極２７の外側面も露出させる。
【００３７】
図２Ｈを参照して、高速窒化法（ＲＴＮ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｎｉｔｒｉｄａｔｉｏｎ）により、蓄積電極２７の表面を窒化する。次いで、減圧ＣＶＤ法により、膜厚５〜１５ｎｍのＴａ2 Ｏ5 膜２９を形成し、８００〜８５０℃程度の酸化熱処理または酸素プラズマアニールを行う。このようにして、キャパシタの誘電体膜２９が形成される。
【００３８】
さらに、減圧ＣＶＤ法により全面に、対向電極となる厚さ５０ｎｍのＴｉＮを形成し、パターニングされたレジストマスク（図示せず）をマスクとしてエッチングを行うことにより、対向電極３０を形成する。
【００３９】
その後、層間絶縁膜形成、コンタクトホール開口の工程を経て、図１Ｂの構造を得る。さらに、配線層形成などの工程を経ることにより、スタック型キャパシタが製造される。
本実施形態では、導電層からなるプラグ１６により１回のかさ上げをした構造をとっている。つまり、ワード線形成後にかさ上げの為の、接続用プラグ１６を形成し、ＳＡＣによりビット線間に蓄積電極２７を形成している。このため、ビット線の配線構造分キャパシタ高さを低くすることができる。
【００４０】
したがって、セル部と周辺回路部との高低差を抑えることができ、周辺回路部におけるコンタクトホールの形成を容易に行うことができる。
本実施形態において、図１Ａに示すように、蓄積電極のコンタクトホールは、ワード線とビット線で囲まれた格子状の領域内に開口している。
【００４１】
図３は、ビット線コンタクト部と蓄積電極コンタクト部とにプラグ１６ｂ、１６ａを形成した工程における平面図であり、図２Ｄに対応している。
例えば、デザインルールが０．２μｍの場合、０．２μｍで囲まれた領域、すなわち０．２μｍ平方のコンタクトホール内にサイドウォール等の絶縁膜が片側で０．０６μｍの厚さで形成されているとすれば、０．０８μｍ□のコンタクトホールになる。このときの問題点は、エッチングであり、このような微細で深いコンタクトホールのエッチングは極めて難しい。
【００４２】
特に、２５６ＭＤＲＡＭ以上の集積度の高いデバイス（デザインルールが０．２２μｍ程度以下）においては、その解像度を上げるため、波長の短いエキシマ・ステッパーを用いなくてはならないが、それだけでは解像力や製造マージンを考えた場合不十分であり、何等かの超解像手法が必要である。その中でも最も有力なのが、位相シフト法と呼ばれる方法で、隣り合うパターンの位相を１８0 °反転させるＬｅｖｅｎｓｏｎ型の位相シフト法は最も効果が大きく期待されている方法である。
【００４３】
しかしながら、その隣り合うパターンの位相を反転させるという原理に沿ったパターンでなくては、その効果は発揮出来ない。図３に示したプラグ１６のレイアウトでは、１つのビット線コンタクト１６ｂに２つの蓄積電極コンタクト１６ｂが３角形型に隣接する。互いに隣接する３つのコンタクトを互いに逆位相にすることはできない。従って、図３はＬｅｖｅｎｓｏｎ型の位相シフトを適用しにくいレイアウトになっている。
【００４４】
また、ビット線は、周辺回路部（特にセンスアンプ）においてもｎ型拡散層にコンタクトする必要がある。その場合、図２Ｄに示したように、プラグ１６を周辺回路部にも設けている。つまり、周辺回路部でのコンタクトは、ビット線／プラグ／ｎ型拡散層というコンタクト構造になり、コンタクト面を２つ有することとなる。従って、ビット線が拡散層に直接コンタクトする場合に比べて、コンタクト抵抗の値が大きくなったり、コンタクト抵抗がばらつくという問題がある。
【００４５】
さらに、周辺回路部ではコンタクト部がメモリセル部に比べて散在しており、孤立パターンとなっている。このとき、プラグ１６のパターニングにはＬｅｖｅｎｓｏｎ型の位相シフトを用いようとしても、この方法は孤立パターンには有効ではなくかえってＬｅｖｅｎｓｏｎ型の位相シフトの効果を出すために露光の条件（開口数、σ値、露光時間）を最適化すると、より大きな径のコンタクトホールでないと開口しなくなるという問題がある。
【００４６】
〔第２の実施形態〕第２実施形態では、プラグ１６を蓄積電極のコンタクト部のみに形成し、Ｌｅｖｅｎｓｏｎ型の位相シフトの効果を出して蓄積電極部のコンタクトホールを形成する。
【００４７】
また、ビット線を直接、周辺回路部にコンタクトさせ、コンタクト抵抗のばらつきを抑える。
以下、第２実施形態について図面を参照しつつ、具体的に説明する。第２実施形態は図４Ａ乃至図９Ｉに示される。図中、同一符号は同一のものを示すものとし、図１Ａ〜図３と対応する工程についてはその説明を省略する。
【００４８】
図４Ａ、５Ａ、…８Ａは、本実施形態におけるメモリセルの平面図である。図中、縦方向にワード線８が延在する。図４Ｂ、５Ｂ、…８Ｂは、本実施形態における周辺回路の２つのＭＯＳトランジスタの平面図である。
【００４９】
図９Ａ〜図９Ｉは、本実施形態による半導体装置の製造工程を説明するチップの断面図であり、図４Ａ、５Ａ、…８Ａのメモリセル部ＭＣのＡ−Ａ’、Ｂ−Ｂ’断面、図４Ｂ、５Ｂ、…８Ｂの周辺回路ＰＣのＣ−Ｃ’断面にそれぞれ対応している。
【００５０】
図４Ａ、４Ｂ、９Ａを参照して、ｐ型シリコン基板１上に、図２Ａで説明したのと同様の技術を用いて、フィールド酸化膜２を形成した後、ゲート酸化膜３およびゲート電極８を形成する。なお、ゲート電極はワード線となる。ウェル構造は省略するが、図１Ｂと同様である。
【００５１】
図９Ｂを参照して、図２Ｂで説明したのと同様の技術を用いて、ゲート電極８をマスクとしてｎ- 型不純物拡散層９を形成する。なお、ｎ- 型不純物拡散層９は転送トランジスタのソース、ドレインとなる。次いで、厚さ６０ｎｍのＳｉＯ2 膜を形成し異方性エッチングすることにより、ＳｉＯ2 からなるサイドウォール１０を形成する。
【００５２】
図９Ｃを参照して、図２Ｃで説明したのと同様の技術を用いて、ＳｉＯ2 膜１１、Ｓｉ3 Ｎ4 膜１２を形成する。
次いで、平坦化膜としてＢＰＳＧ膜１３を形成し、熱処理によりＢＰＳＧ膜１３をリフローする。なお、完全に平坦化を行うためには、ＣＭＰ法により表面を研磨して平坦化を行うことが好ましい。
【００５３】
図５Ａ、５Ｂ、９Ｄを参照して、減圧ＣＶＤ法により全面に、厚さ５０ｎｍのＳｉ3Ｎ4 膜１４を形成する。次いで、Ｌｅｖｅｎｓｏｎ型の位相シフト法を適用してパターニングされたレジストマスク（図示せず）により、Ｓｉ3 Ｎ4 膜１４、ＢＰＳＧ膜１３、Ｓｉ3 Ｎ4 膜１２、ＳｉＯ2 膜１１を選択的に除去して、蓄積電極をｎ- 型不純物拡散層９にコンタクトさせるコンタクトホール１５ａのみを形成する。ビット線をｎ- 型拡散層９にコンタクトさせるコンタクトホールや周辺回路のコンタクトホールはこの段階では形成されない。
【００５４】
さらに、減圧ＣＶＤ法により、厚さ３００ｎｍのドープトシリコン層をコンタクトホール１５ａに埋め込み、ＣＭＰ法によりＳｉ3 Ｎ4 膜１４上のドープトシリコン層を除去して、導電プラグ１６ａを形成する。
【００５５】
図６Ａ、６Ｂ、９Ｅを参照して、減圧ＣＶＤ法により全面に、厚さ２０〜６０ｎｍのＳｉＯ2 膜１７を形成する。このＳｉＯ2 膜１７は、プラグ１６ａ表面を覆い、プラグ１６ａと２層目配線となるビット線とを絶縁する。
【００５６】
次いで、パターニングされたレジストマスク（図示せず）により、ＳｉＯ2 膜１７、Ｓｉ3 Ｎ4 膜１４、ＢＰＳＧ膜１３、Ｓｉ3 Ｎ4 膜１２、ＳｉＯ2 膜１１を選択的に除去して、ビット線２２のコンタクトホール１５ｂと周辺回路のコンタクトホール１５ｂとを同時に形成する。
【００５７】
図７Ａ、７Ｂ、９Ｅを参照して、減圧ＣＶＤ法により全面に厚さ４０ｎｍのドープトシリコン層１８、厚さ１２０ｎｍのＷＳｉ層１９、厚さ１２０ｎｍのＳｉＯ2 膜２０、プラズマＣＶＤ法により反射防止膜となるＳｉＯＮ膜２１を順次形成する。次いで、パターニングされたレジストマスク（図示せず）により、それぞれの層を選択的に除去してビット線２２を形成する。
【００５８】
さらに、減圧ＣＶＤ法によりビット線構造を覆って、基板全面に厚さ６０ｎｍのＳｉＯ2 膜を形成し、異方性エッチングによりＳｉＯ2 からなるサイドウォール２３を形成する。
【００５９】
図９Ｆを参照して、図２Ｆで説明したのと同様な技術を用いて、基板全面にＳｉＯ2膜２４、Ｓｉ3 Ｎ4膜２５を順次形成する。
図９Ｇを参照して、図２Ｇで説明したのと同様な技術を用いて、ＢＰＳＧ膜２６を形成し、熱処理によりＢＰＳＧ膜２６をリフローする。なお、完全に平坦化を行うためには、ＣＭＰ法により表面を研磨して平坦化を行うことが好ましい。
【００６０】
図８Ａ、８Ｂ、９Ｇを参照して、ＢＰＳＧ膜２６、Ｓｉ3 Ｎ4 膜２５、ＳｉＯ2 膜２４、を順次選択的に除去して、蓄積電極形成用のコンタクトホールを形成する。
さらに、ドープトシリコン層を形成し、さらに蓄積電極形成用のコンタクトホール内を埋め込むようにレジスト２８を塗布した後、ＣＭＰ法により表面を研磨してＢＰＳＧ膜２６上のシリコン層を除去し、蓄積電極２７を形成する。
【００６１】
図９Ｈを参照して、図２Ｈで説明したのと同様な技術を用いて、蓄積電極内のレジスト２８を除去する。次いで、Ｓｉ3 Ｎ4 膜２５をエッチングストッパとしてウェットエッチングによりＢＰＳＧ膜２６を除去し、蓄積電極の外側面も露出させる。ＲＴＮ法により蓄積電極２７の表面を窒化する。次いで、Ｔａ2 Ｏ5 膜２９を形成し酸化熱処理または酸素プラズマアニールを行う。
【００６２】
さらに、対向電極となるＴｉＮ膜を形成し、パターニングすることにより対向電極３０を形成する。さらに、層間絶縁膜３１をＢＰＳＧ等で形成し、リフロー又はＣＭＰを行って表面を平坦化する。レジストパターンを用いて周辺回路のコンタクトホールＣＨを開口する。
【００６３】
図９Ｉを参照して、バリアメタル層３２、主導電層３３等からなる配線形成などの工程を経ることにより、スタック型キャパシタを有するＤＲＡＭ装置が製造される。
なお、場合によってはビット線２２を形成した後にも、かさ上げの為の、プラグをさらに形成してもよい。この場合、セル部分の高さが第１実施形態に比べて高くなってしまうが、蓄積電極接続用プラグ１６のコンタクトホール１５ａ形成は、Ｌｅｖｅｎｓｏｎ型の位相シフト法を用いて行うので、容易にコンタクトホールを形成することができる。
【００６４】
本実施形態によれば、周辺回路部のコンタクトホール１５ｂは、蓄積電極用コンタクトホール１５ａとは別に、ビット線のコンタクトホール１５ｂと同時に開口することになるので、Ｌｅｖｅｎｓｏｎ型の位相シフト法は不要となり、周辺回路部のコンタクト径を小さくできるので、レイアウト面積を縮小することができる。
【００６５】
また、周辺回路部のｎ型拡散層とのコンタトクホール１５ｂは、直接基板上に開口するので、周辺回路部のコンタクト抵抗が安定し、且つばらつきを抑えることができる。
［第３実施形態］次に、第３実施形態について図面を参照しつつ説明する。
【００６６】
第２実施形態では、ビット線材料にシリコン層とＷＳｉとを用いていたので、周辺回路部でのコンタクトは、ｎ型のドープトシリコンを用いた場合には、ｎ型の拡散層としかコンタクトをすることができなかった。
【００６７】
したがって、周辺回路部において、ｐ型の拡散層とコンタクトをとるには上層の金属配線を利用してコンタクトをとるしかなかった。また、上層配線から基板表面までの深いコンタクトホールを形成しなければならないので、位置合わせ余裕をとるためにレイアウト面積が大きくなるという問題があった。さらに、そのような深いコンタクトホールの形成にあたって、エッチングの制御性が難しいという問題もあった。
【００６８】
本実施形態によれば、キャパシタの下に形成したビット線構造において、その材料を金属配線とする。従って、周辺回路部のｎ型拡散層にもｐ型拡散層にも、浅いコンタクトホールを介してコンタクトすることができ、レイアウト面積を縮小することができる。
【００６９】
図１０は、第３実施形態における半導体装置の断面図を示したものであり、第２実施形態で説明した図９Ｉの断面図に相当するものである。図中、９ａはｎ型拡散層、９ｂはｐ型拡散層を示している。第２層目の導電層であるビット線２２を２層の金属配線１８ａ、１９ａで形成する。その他の符号は第２実施形態において説明したものと同一のものを示すものとする。ウェル構造は一部図示を省略する。
【００７０】
本実施形態によれば、ビット線のコンタクトホール１５ｂを形成する際に、周辺回路部のｎチャネルトランジスタ領域とｐチャネルトランジスタ領域とに同時にコンタクトホール１５ｂを形成することができる。
【００７１】
したがって、図９Ｉに示したように、上層の金属配線を利用してダイレクトに基板とコンタクトをとる必要がなくなるので、周辺回路部のレイアウト面積を縮小することができる。
【００７２】
［第４実施形態］本発明による第４実施形態を、図１１、図１２を参照しつつ具体的に説明する。
周辺回路部において１層目の導電層と２層目の導電層とをコンタクトする為の手法を中心に本実施形態を以下に示す。
【００７３】
図１１は、第２実施形態における図９Ｉに相当する半導体装置の断面図であり、周辺回路部右端において１層目の導電層４、５と２層目の導電層１８、１９とがコンタクトをしている場合を示している。
【００７４】
図１２は、第４実施形態における半導体装置の断面図を示したものであり、図１１に示す半導体装置を改良したものである。また、セル部については図９Ｉのセル部に相当するものであり、周辺回路部については図９Ｉの周辺回路部に類似するものである。なお、図中、同一符号は同一のものを示すものとする。
【００７５】
本実施形態では、ＳＡＣに用いるＳｉ3 Ｎ4 膜１２を形成後、周辺回路領域のＳｉ3 Ｎ4 膜１２を除去する。すなわち、例えば図２Ｃ、図９Ｃの工程において、第1 層目の導電層と第2層目の導電層とのコンタクトを取りたい部分を含む領域の前記Ｓｉ3 Ｎ4 膜１２を選択的に除去する。セル部においては、ｎ型拡散層９と層間絶縁膜１３との間に１層のＳｉ3Ｎ4 膜１２が存在し、周辺回路部においては、１層目導電層４、５と層間絶縁膜１３との間に１層のＳｉＯＮ膜７が存在する。ＳｉＯＮ膜７とＳｉＮ膜１２は、同一のエッチングで選択的にエッチングできる。
【００７６】
これにより、ビット線と基板とのコンタクトホールを開口する際に、同時に第１層目の導電層と第２層目の導電層とのコンタクトを形成することが可能になる。基板とのコンタクトホールとは別個に第１層目導電層への微細なコンタクトホールを開口しなくてはならない図１１の方法に比べ、図１２ではコンタクトホールを開口したい領域のＳｉＯＮ膜を除去するためのパターンを追加して、加工を行えば良いので、別個の微細パターンは不要となり、歩留りや信頼性の向上が可能である。
【００７７】
［第５実施形態］本発明における第５実施形態について、図１３を参照しつつ説明する。
本実施形態は、第３実施形態と第４実施形態とを組み合わせたものであり、１層目の導電層と２層目の導電層とをコンタクトする為の手法で、かつ２層目の導電層に金属を適用した場合を示している。
【００７８】
図１３は、本実施形態における半導体装置の断面図であり、第４実施形態で説明した図１２を改良したものである。なお、図中、同一符号は同一のものを示すものとする。
本実施形態によれば、ビット線のコンタクトを形成する際に、周辺回路部のｎチャネルトランジスタ領域とｐチャネルトランジスタ領域とに同時にコンタクトホールを形成することができ、上部配線でダイレクトに基板とコンタクトをとる必要が減少するので、周辺回路部のレイアウト面積を縮小することができる。
【００７９】
また、ＳＡＣに用いるＳｉ3 Ｎ4 膜１２を形成後、周辺回路領域のＳｉ3 Ｎ4膜１２を除去しているので、ビット線と基板とのコンタクトホールを開口する際に、同時に第１層目の導電層と第２層目の導電層とのコンタクトを形成することが可能になり、工程数を削減することができる。
【００８０】
［第６実施形態］本発明における第６実施形態について、図１４を参照しつつ説明する。
本実施形態は、周辺回路部において、コンタクトホールを形成する方法に関する。層間絶縁膜をエッチングして、不純物拡散層や配線層にコンタクトホールを形成する場合に、層間絶縁膜が複数の酸化膜や複数の窒化膜から構成されていると、コンタクトホールを形成する際のエッチングが複雑になってしまう。
【００８１】
そこで、本実施形態は、周辺回路部におけるコンタクトホールを形成する工程を安定して行うことを特徴とする。
図１４は、本実施形態を示す半導体装置の断面図であり、第２実施形態で説明した半導体装置を改良したものである。なお、図中、同一符号は同一のものを示すものとする。
【００８２】
図１４を参照して、本実施形態における半導体装置の製造工程は、第２実施形態において図９Ａ〜９Ｉを用いて説明した製造工程とほぼ同様であり、以下異なる点について説明する。
【００８３】
まず、１層目の配線となるゲート電極をパターニングした後に、周辺回路部では、例えば燐酸ボイル等によりゲート電極８上のＳｉＯＮ膜７を除去する。また、２層目の配線となるビット線をパターニングした後にも、周辺回路部ではビット線上のＳｉＯＮ膜２１を除去する。さらに、対向電極３０のパターニングに続けて、周辺回路部ではＳＡＣのＳｉ3 Ｎ4 膜２５を除去する。なお、ＳｉＯＮ膜７、２１は、配線をパターニングする際の反射防止膜として用いているものであり、ＳｉＯＮ膜７、２１を用いずに配線をパターニングするのであれば、除去する必要はない。
【００８４】
本実施形態によれば、周辺回路部の１層目配線、ビット線上にＳｉＯＮ膜がなく、１層のＳｉＮ膜が形成されている。メモリセル部を形成する上で必要なＳＡＣに用いる窒化膜を、除去すると同時に周辺回路部のＳｉＮ膜を除去し、その下の酸化膜も同時に除去できる。特に工程を増やすことなく周辺回路部において選択的に除去しているので、周辺回路部におけるコンタクトホールの形成が容易になる。
【００８５】
［第７実施形態］本発明における第７実施形態について、図１５を参照しつつ説明する。
第６実施形態では、１層目配線（ゲート電極）上のＳｉＯＮ膜７、２層目配線（ビット線）上のＳｉＯＮ膜２１をそれぞれ除去し、また、対向電極下のＳｉ3Ｎ4 膜２５を対向電極をマスクとして除去することにより、周辺回路部におけるコンタクトホールの形成を容易にしているが、本実施形態では、さらにコンタクトホールの形成を容易にする方法を提供する。
【００８６】
図１５は、本実施形態による半導体装置の断面図であり、第６実施形態で説明した半導体装置を改良したものである。なお、図中、同一符号は同一のものを示すものとする。
図１５を参照して、本実施形態における半導体装置の製造工程も、第６実施形態と同様に、第２実施形態において図９Ａ〜９Ｉを用いて説明した製造工程とほぼ同様であり、以下異なる点について説明する。
【００８７】
まず、１層目の配線となるゲート電極をパターニングした後に、例えば燐酸ボイル等により周辺回路部のゲート電極８上のＳｉＯＮ膜７を除去する。
次に、ＳＡＣに用いるＳｉ3 Ｎ4 膜１２を形成後、周辺回路領域のＳｉ3 Ｎ4膜１２を選択的に除去する。次に、２層目の配線となるビット線をパターニングした後にも、ビット線上のＳｉＯＮ膜２１を除去する。さらに、対向電極３０のパターニングに続けて、周辺回路部のＳＡＣのＳｉ3 Ｎ4 膜２５、層間絶縁膜であるＳｉＯ2 膜２４、ＳＡＣのＳｉ3 Ｎ4 膜１４を順次除去する。
【００８８】
なお、ＳｉＯＮ膜７、２１は、配線をパターニングする際の反射防止膜として用いているものであり、ＳｉＯＮ膜７、２１を用いずに配線をパターニングするのであれば、除去する必要はない。
【００８９】
本実施形態によれば、周辺回路部における全てのＳｉＯＮ膜７、２１、Ｓｉ3Ｎ4 膜１２、２５、１４を除去しているので、周辺回路部におけるコンタクトホールの形成がさらに容易になる。
【００９０】
［第８実施形態］本発明の第８実施形態は、図１６Ａ〜１６Ｉに示される。
本実施形態は、第４実施形態とは異なる手段を用いて、周辺回路部において１層目の導電層と２層目の導電層をコンタクトする手法を提供する。
【００９１】
図１６Ａ〜１６Ｉは、本実施形態による半導体装置の製造工程を示すチップの断面図であり、図中、同一符号は同一のものを示すものとする。
図１６Ａを参照して、ｐ型シリコン基板１上に公知の技術を用いてＬＯＣＯＳ分離（選択酸化）を行い、厚さ２５０ｎｍのフィールドＳｉＯ2 膜２を形成した後、熱酸化により、厚さ５〜１０ｎｍのゲート酸化膜となるＳｉＯ2 膜３を形成する。次いで、減圧ＣＶＤ法により高濃度にＰ（リン）を含む厚さ５０ｎｍのシリコン層４、厚さ１２０ｎｍのＷＳｉ層５、厚さ２０ｎｍのＳｉＯ2 膜６、厚さ８０ｎｍのＳｉ3 Ｎ4 膜７’を順次形成する。
【００９２】
さらに、パターニングされたレジストマスク（図示せず）により、１層目の導電層と２層目の導電層とのコンタクトをとりたい部分を含む領域について、Ｓｉ3 Ｎ4 膜７’を選択的に除去する。
【００９３】
図１６Ｂを参照して、パターニングされたレジストマスク（図示せず）により、Ｓｉ3 Ｎ4 膜７’、ＳｉＯ2 膜６、ＷＳｉ層５、シリコン層４をそれぞれ選択的に除去して、ゲート電極８（１層目配線）を形成する。なお、ゲート電極はワード線となる。
【００９４】
図１６Ｃを参照して、ゲート電極８をマスクとして、Ｐ（リン）イオンをシリコン基板１中に注入し、ｎ- 型不純物拡散層９を形成する。なお、ｎ- 型不純物拡散層９は、セル部では転送トランジスタのソース、ドレインとなり、周辺回路部ではｎチャネルトランジスタのＬＤＤ用の低濃度拡散層となる。次いで、減圧ＣＶＤ法により全面に厚さ６０ｎｍのＳｉ3 Ｎ4 膜を形成し、異方性エッチングにより、Ｓｉ3 Ｎ4 からなるサイドウォール１０’を形成する。
【００９５】
図１６Ｄを参照して、周辺回路部のｎチャネルトランジスタ領域に砒素イオンを注入することによりｎ+ 型拡散層を形成する。周辺部のｐチャネルトランジスタ領域にボロンイオンを注入することによりｐ+ 拡散層を形成する。
【００９６】
次いで、減圧ＣＶＤ法により全面に、厚さ２０ｎｍのＳｉＯ2 膜１１、厚さ３００〜４００ｎｍのＢＰＳＧ膜１３を形成し、窒素雰囲気中で８００℃程度の熱処理によりＢＰＳＧ膜１３をリフローする。なお、完全に平坦化を行うためには、ＣＭＰ法により表面を研磨して平坦化を行うことが好ましい。
【００９７】
次いで、減圧ＣＶＤ法により全面に、厚さ５０ｎｍのＳｉ3 Ｎ4 膜１４を形成し、パターニングされたレジストマスク（図示せず）により、蓄積電極がコンタクトする領域のＳｉ3 Ｎ4 膜１４を選択的に除去する。次いで、ＢＰＳＧ膜１３を窒化膜７’、１０’を利用した自己整合により除去して、ＳＡＣによるコンタクトホール１５ａを形成する。
【００９８】
さらに、減圧ＣＶＤ法により、厚さ３００ｎｍのドープトシリコン層をコンタクトホール１５ａ内に埋め込み、ＣＭＰ法によりＳｉ3 Ｎ4 膜１４上のドープトシリコン層を除去して、プラグ１６を形成する。
【００９９】
図１６Ｅを参照して、減圧ＣＶＤ法によりプラグ１６を覆って全面に、厚さ２０〜６０ｎｍのＳｉＯ2 膜１７を形成する。このＳｉＯ2 膜１７は、プラグ１６と２層目配線となるビット線とを絶縁する。次いで、パターニングされたレジストマスク（図示せず）により、ＳｉＯ2 膜１７、Ｓｉ3 Ｎ4 膜１４、ＢＰＳＧ膜１３、ＳｉＯ2 膜１１を選択的に除去して、ビット線２２のコンタクトホール１５ｂと周辺回路のコンタクトホール１５ｂとを同時に形成する。コンタクトホール１５ａ形成時と同様、窒化膜７’、１０’を利用して、自己整合でコンタクトホール１５ｂが形成される。
【０１００】
図１６Ｆを参照して、減圧ＣＶＤ法により全面に、高濃度にＰを含む厚さ４０ｎｍのドープトシリコン層１８、厚さ１２０ｎｍのＷＳｉ層１９、厚さ２０ｎｍのＳｉＯ2 膜２０、厚さ１２０ｎｍのＳｉ3 Ｎ4 膜２１' を順次形成する。次いで、パターニングされたレジストマスク（図示せず）により、それぞれの層を選択的に除去してビット線２２を形成する。
【０１０１】
さらに、減圧ＣＶＤ法により全面に厚さ６０ｎｍのＳｉ3 Ｎ4 膜を形成し、異方性エッチングによりＳｉ3 Ｎ4 からなるサイドウォール２３’を形成する。
図１６Ｇを参照して、減圧ＣＶＤ法により全面に、厚さ１０〜３０ｎｍのＳｉＯ2膜２４を形成する。次いで、平坦化膜として全面に厚さ１０００〜１５００ｎｍのＢＰＳＧ膜２６を形成し、窒素雰囲気中で８５０℃の熱処理によりＢＰＳＧ膜２６をリフローする。なお、完全に平坦化を行うために、ＣＭＰ法により表面を研磨して平坦化を行うことが好ましい。
【０１０２】
次いで、パターニングされたレジストマスクにより（図示せず）、ＢＰＳＧ膜２６、ＳｉＯ2 膜２４、を窒化膜２１、２３’を利用した自己整合で順次選択的に除去して、蓄積電極形成用のコンタクトホールＨＣを形成する。
【０１０３】
次いで、減圧ＣＶＤ法により高濃度にリンを含む厚さ６０ｎｍのドープトシリコン層を形成し、さらに蓄積電極形成用のコンタクトホール内にレジスト２８を埋め込んだ後、ＣＭＰ法により表面を研磨してＢＰＳＧ膜２６上のシリコン層を除去し、蓄積電極２７を形成する。
【０１０４】
図１６Ｈを参照して、蓄積電極内のレジスト２８を除去する。次いで、ＨＦ系のウェットエッチングによりＢＰＳＧ膜２６を除去し、蓄積電極の外側面も露出させる。図では、ＢＰＳＧ膜２６を一部残す場合を示している。次いで、ＲＴＮ法により、蓄積電極２７の表面を窒化する。次いで、減圧ＣＶＤ法により、膜厚５〜１５ｎｍのＴａ2 Ｏ5 膜２９を形成し、８００〜８５０℃程度の酸化熱処理または酸素プラズマアニールを行う。
【０１０５】
さらに、減圧ＣＶＤ法により全面に、対向電極となる厚さ５０ｎｍのＴｉＮを形成し、パターニングされたレジストマスク（図示せず）をマスクとしてエッチングを行うことにより、対向電極３０を形成する。
【０１０６】
図１６Ｉを参照して、層間絶縁膜３１、配線層３２、３３形成などの工程を経ることにより、スタック型キャパシタが製造される。
本実施形態では、図１６Ａの工程において、ＳＡＣに用いるＳｉ3 Ｎ4 膜７’を形成後、周辺回路領域のＳｉ3 Ｎ4 膜７’を選択的に除去することにより、図１６Ｅの工程においてビット線と基板とのコンタクトホールを開口する際に、同時に第１層目の導電層と第２層目の導電層とのコンタクトを形成することが可能になり、工程数を削減することができる。
【０１０７】
さらに、本実施形態によれば、ゲート電極（１層目配線）やビット線（２層目配線）を囲むようにＳｉ3 Ｎ4 膜を形成してセルフアラインコンタクトを行っている。周辺回路部において余計なＳｉ3 Ｎ4 膜が存在しないので、周辺回路部におけるコンタクトホールの形成が容易になる。
【０１０８】
［第９実施形態］第４実施形態から第８実施形態では、周辺回路部のＳｉ3 Ｎ4 膜を選択的に除去することによって、周辺回路部におけるコンタクトホールの形成を容易にすることができることを説明した。
【０１０９】
本実施形態では、メモリセル部における工程数を削減し、かつ周辺回路部におけるコンタクトホールの形成を容易にすることができる半導体装置およびその製造方法を提供する。
【０１１０】
以下、第９実施形態について図面を参照しつつ、具体的に説明する。本実施形態は図１７Ａ、１７Ｂ、１８Ａ〜１８Ｌに示される。図中、同一符号は同一のものを示すものとする。
【０１１１】
図１７Ａは、本実施形態におけるメモリセル部の平面図である。図１７Ｂは、本実施形態におけるメモリセル部及び周辺回路部の断面図であり、メモリセル部については、図１７ＡのＸ−Ｘ’、Ｙ−Ｙ’線に沿う断面にそれぞれ対応している。
【０１１２】
また、図１８Ａ〜１８Ｌは、本実施形態による半導体装置の製造工程を示す断面図である。本実施形態は第２実施形態の変形例であり、図中、第２実施形態と同一の符号は同一のものを示す。
【０１１３】
図１８Ａを参照して、ｐ型シリコン基板１上に公知の技術を用いてＬＯＣＯＳ分離（選択酸化）を行い、厚さ２５０ｎｍのフィールドＳｉＯ2 膜２を形成する。次いで、ウェル拡散層、素子分離拡散層、チャネル拡散層をそれぞれイオン注入法により形成する（図示せず）。次いで、熱酸化により、厚さ５〜１０ｎｍのゲート酸化膜となるＳｉＯ2 膜３を形成する。
【０１１４】
図１８Ｂを参照して、ＣＶＤ法により全面に、高濃度にリンを含む厚さ５０ｎｍのドープトシリコン層４、厚さ１２０ｎｍのＷＳｉ層５、厚さ８０ｎｍのＳｉＯ2 膜６を順次形成する。次いで、その上に反射防止膜として、フィトリソグラフィに用いる露光波長に対して適当な吸収を有する膜、例えば厚さ３０ｎｍ程度のＳｉＯＮ膜７をプラズマＣＶＤ法により形成する。
【０１１５】
さらに、パターニングされたレジストマスク（図示せず）により、ＳｉＯＮ膜７とＳｉＯ2 膜６とを例えばＦ系で、ＷＳｉ層５とシリコン層４とを例えばＣｌ系でそれぞれ選択的に除去して、ゲート電極８を形成する。なお、ゲート電極８はワード線となる。以下、簡略化のため、ＳｉＯＮ膜７は図示を省略する。
【０１１６】
図１８Ｃを参照して、ゲート電極８をマスクとして、Ｐイオンを基板１中に注入し、ｎ- 型不純物拡散層を形成する（図示せず）。なお、ｎ- 型不純物拡散層は、セル部では転送トランジスタのソース、ドレインとなり、周辺回路部ではｎチャネルトランジスタのＬＤＤ用の低濃度拡散層となる（図示せず）。次いで、減圧ＣＶＤ法により全面に厚さ７０ｎｍのＳｉＯ2 膜を形成し、異方性エッチングにより、サイドウォール１０を形成する。
【０１１７】
次いで、周辺回路部のｎチャネルトランジスタ領域に砒素イオンを注入することによりｎ+ 拡散層を形成する。また、周辺部のｐチャネルトランジスタ領域にボロンイオンを注入することによりｐ+ 拡散層を形成する（図示せず）。
【０１１８】
次いで、減圧ＣＶＤ法により全面に、厚さ５０〜１００ｎｍ、好ましくは６０〜８０ｎｍのＳｉ3 Ｎ4 膜１２を形成する。なお、Ｓｉ3 Ｎ4 膜１２はコンタクトホールを形成する際のストッパ膜となる。
【０１１９】
次いで、平坦化膜として全面に厚さ３００〜４００ｎｍのＢＰＳＧ膜１３を形成し、熱処理によりＢＰＳＧ膜１３をリフローさせる。その後、ＣＭＰ法によりゲート電極８の上方で１００ｎｍ程度の厚さになるようにＢＰＳＧ膜１３を研磨し、表面を平坦化する。
【０１２０】
図１８Ｄを参照して、パターニングされたレジストマスク（図示せず）により、ＢＰＳＧ膜１３を選択的にエッチングしてＳｉ3 Ｎ4 膜１２を一部削ったところで止め、続いてＳｉ3 Ｎ4 膜１２を選択的に除去して、酸化膜１０、６をエッチングストッパとしたＳＡＣによるコンタクトホール１５ａを形成する。なお、この場合のレジストマスクは位相シフト法により形成するのが好ましい。また、コンタクト抵抗を下げるために、コンタクトホール１５ａを形成後に、基板１中にリンをイオン注入してもよい。
【０１２１】
次いで、減圧ＣＶＤ法により、高濃度にリンを含む厚さ２００〜３００ｎｍのドープトシリコン層をコンタクトホール１５ａ内に埋め込み、ＣＭＰ法によりＢＰＳＧ膜１３上のドープトシリコン層を除去して、プラグ１６を形成する。
【０１２２】
図１８Ｅを参照して、減圧ＣＶＤ法によりプラグ１６を覆って全面に、厚さ２０〜５０ｎｍのＳｉＯ2 膜１７を形成する。このＳｉＯ2 膜１７は、プラグ１６と２層目配線となるビット線２２とを絶縁する。次いで、パターニングされたレジストマスク（図示せず）により、ＳｉＯ2 膜１７、ＢＰＳＧ膜１３を選択的にエッチングしてＳｉ3 Ｎ4 膜１２を一部削ったところで止め、続いてＳｉ3 Ｎ4膜１２を選択的に除去して、酸化膜をエッチングストッパとしたＳＡＣによるコンタクトホール１５ｂを形成する。
【０１２３】
図１８Ｆを参照して、減圧ＣＶＤ法により、高濃度にリンを含む厚さ４０ｎｍのドープトシリコン層１８、厚さ１２０ｎｍのＷＳｉ層１９、厚さ１６０ｎｍのＳｉＯ2 膜２０を順次形成する。次いで、その上にプラズマＣＶＤ法により反射防止膜となる厚さ３０ｎｍ程度のＳｉＯＮ膜２１を順次形成する。
【０１２４】
さらに、パターニングされたレジストマスク（図示せず）により、それぞれの層を選択的に除去してビット線２２を形成する。また、必要に応じて、ＲＴＡ法によりコンタクトアニールを行ってもよい。以後、簡略化のため、ＳｉＯＮ膜２１は図示を省略する。
【０１２５】
図１８Ｇを参照して、減圧ＣＶＤ法により厚さ６０〜７０ｎｍ程度のＳｉＯ2膜を形成し、異方性エッチングによりＳｉＯ2 からなるサイドウォール２３を形成する。
ここで、エッチング量をＳｉＯ2 膜１７と上記サイドウォール用ＳｉＯ2 膜との膜厚分にすることにより、ＳｉＯ2 膜１７をビット線２２およびサイドウォール２３の下にのみ残す。これによって、コンタクトホール１５ａ内に充填されたプラグ１６の表面を露出させる。
【０１２６】
図１８Ｈを参照して、減圧ＣＶＤ法により、ＳＡＣのエッチングストッパ膜となる厚さ５０〜１００ｎｍのＳｉ3 Ｎ4 膜２５を形成する。次いで、平坦化膜として全面に厚さ１０００〜１２００ｎｍのＢＰＳＧ膜２６を形成し、熱処理によりＢＰＳＧ膜２６をリフローさせた後、ＣＭＰ法により８００ｎｍ程度の厚さになるように表面を研磨して平坦化を行う。
【０１２７】
図１８Ｉを参照して、パターニングされたレジストマスクにより（図示せず）、ＢＰＳＧ膜２６を選択的にエッチングしてＳｉ3 Ｎ4 膜２５を一部削ったところで止め、続いてＳｉ3 Ｎ4 膜２５を選択的にエッチングして、酸化膜、シリコン膜をエッチングストッパとして用いたＳＡＣによる蓄積電極形成用のコンタクトホールＨＣを形成する。
【０１２８】
図１８Ｊを参照して、減圧ＣＶＤ法により、高濃度にリンを含む厚さ６０ｎｍのドープトシリコン層を形成し、さらにＣＭＰ法によりＢＰＳＧ膜２６上のシリコン層を除去して、蓄積電極形成用のコンタクトホール内壁面に接した部分を蓄積電極２７として残置する。
【０１２９】
この場合、必要に応じて、ＣＭＰを行う前にレジストをシリコン層の凹部に埋め込み、ＣＭＰ後にレジストを除去することで、ＣＭＰの際の研磨粒子が前記凹部に入り込んで除去が困難になることを防止することもできる。
【０１３０】
図１８Ｋを参照して、Ｓｉ3 Ｎ4 膜２５をエッチングストッパ膜としてＨＦ系のウェットエッチングにより、ＢＰＳＧ膜２６除去し、蓄積電極の外側面も露出させる。次いで、ＣＶＤ法により、膜厚５〜１５ｎｍのＴａ2 Ｏ5 膜２９を形成し、酸化熱処理または酸素プラズマアニールを行い、Ｔａ2 Ｏ5 膜２９を緻密化する。
【０１３１】
さらに、減圧ＣＶＤ法により対向電極となる厚さ１００ｎｍのＴｉＮ膜を形成し、パターニングされたレジストマスク（図示せず）をマスクとして、Ｃｌ系のガスでドライエッチングを行うことにより、対向電極３０を形成する。
【０１３２】
このとき、ＴｉＮ膜のエッチングに引き続いてＴａ2 Ｏ5 膜をエッチングすることも好適である。また、Ｔａ2 Ｏ5 膜を形成する前に、ＲＴＮにより蓄積電極２７の表面を窒化することも好適である。
【０１３３】
図１８Ｌを参照して、ＨＤＰ(High Density Plasma) ＣＶＤ法により、層間絶縁膜となる厚さ１０００ｎｍのＳｉＯ2膜３１形成し、ＣＭＰ法により表面を研磨して平坦化する。次いで、周辺回路部においてコンタクトホールを形成する。
【０１３４】
次いで、コリメータスパッタ法により、コンタクトメタルとして膜厚６０ｎｍのＴｉ膜を形成し、ＣＶＤ法により、厚さ３０ｎｍのＴｉＮ膜を形成してバリアメダル層３２を形成する。この上に厚さ１５０ｎｍのＷ膜３３を形成する。
【０１３５】
その後、さらに、層間絶縁膜、配線層などの工程を経ることにより、スタック型キャパシタを有する半導体装置が製造される。
本実施形態では、第１〜８実施形態に比べて、蓄積電極のコンタクトホールを形成する際のストッパ膜となるＳｉ3 Ｎ4 膜１４を形成していないので、周辺回路部に形成するコンタクトホールを容易に形成できる。
【０１３６】
さらに、ビット線２２にサイドウォール２３を形成するエッチング工程において、ビット線２２とプラグ１６とを絶縁するＳｉＯ2 膜１７を引き続いてエッチング除去してしまうことで、エッチング工程を削減することができる。
【０１３７】
第９実施例では、主に製造工程が削減できることを説明した。しかし、第９実施例において、ビット線のコンタクトホール１５ｂとビット線２２が位置ずれを起こした場合に、蓄積電極コンタクト内にビット線コンタクト部分が露出し、蓄積電極がビット線と接触してしまうという問題が生じる。
【０１３８】
図１９は上記位置ずれが発生した場合を示し、図２０はその後の工程で蓄積電極２７を形成すると、ビット線２２と蓄積電極とが接触した場合を示している。また、図１９および図２０は、第９実施形態の図１８Ｆの状態および図１８Ｊの後にＢＰＳＧ膜を除去した状態に対応している。
【０１３９】
第９実施例で、ビット線コンタクトのホール径がビット線２２の幅に比べてかなり大きい場合、あるいは大きさは同程度でも位置ずれが発生した場合に、ビット線のコンタクトホール１５ｂのパターンがビット線２２のパターンからはみ出す形となる。特に、ビット線２２に形成するサイドウォール２３の厚さよりも大きくはみ出した場合に、次の問題が生じることを見いだした。
【０１４０】
図１９は、ずれ量がサイドウォール２３の厚さの１．５倍程度になった場合の図で、ビット線２２形成直後の状態を示している。ビット線２２のエッチング量を、形成したＷＳｉ１９／シリコン層１８の厚さ相当としていると、図のように、ビット線のコンタクトホール１５ｂがはみ出した部分に導体膜の上面が見えている状態になる。
【０１４１】
図２０は、第９実施例で説明した工程を経て、蓄積電極２７を形成した状態を示す。この図では、蓄積電極を形作するための蓄積電極用コンタクトホールパターンも同様にずれた状態を表している。蓄積電極のコンタクトホールがはみ出した部分にビット線２２導体の上面があり、はみ出し量がサイドウォール２３の厚さよりも大きいため、サイドウォール２３で覆われない状態となる。このため、ビット線２２と蓄積電極２７とがショートしてしまっている。
【０１４２】
このような設計および位置ずれでは歩留りが低下してしまうが、セル面積を縮小して集積度を向上させるためには、位置ずれ余裕をとって設計するのは不利となる。
［第１０実施形態］本実施形態では、上記位置ずれが生じてもビット線２２と蓄積電極２７とが接触することのない半導体装置およびその製造方法を提供する。
【０１４３】
以下、第１０実施形態について図面を参照しつつ、具体的に説明する。本実施形態は図２１Ａ〜２１Ｄに示される。図２１Ａは第９実施形態で説明した図１８Ｅの続きである。図中、同一符号は同一のものを示すものとする。
【０１４４】
図２１Ａを参照して、ビット線のコンタクトホール１５ｂ を開口するところまでは、第９実施形態と同様である。
次に、ＣＶＤ法により、高濃度のリンを含む厚さ４０ｎｍのドープトシリコン層１８、厚さ１２０ｎｍのＷＳｉ層１９、厚さ１６０ｎｍのＳｉＯ2 膜２０を順次形成する。その後、プラズマＣＶＤ法により反射防止膜として厚さ３０ｎｍ程度のＳｉＯＮ膜２１を形成する。
【０１４５】
さらに、通常ないし位相シフトのレチクルを用いたリソグラフィ法によりマスク（図示せず）を形成し、ＳｉＯＮ膜２１およびＳｉＯ2 膜２０をＦ系で、ＷＳｉ層１９およびシリコン層１８をＣｌ系でドライエッチングしてビット線２２を形成する。また、必要に応じて、この段階でコンタクトアニールをＲＴＡ法により行なってもよい。以下、簡略化のためＳｉＯＮ膜２１は図示を省略する。
【０１４６】
図２１Ｂを参照して、ＣＶＤ法により、厚さ７０ｎｍのＳｉＯ2 膜を形成し、異方性エッチングによりサイドウォール２３を形成する。ここで、エッチング量をＳｉＯ2 膜１７と上記サイドウォール用ＳｉＯ2 膜との膜厚分にすることにより、ＳｉＯ2 膜１７をビット線２２およびサイドウォール２３の下にのみ残す。これによって、コンタクトホール１５ａ内に充填されたプラグ１６の表面が露出する。
【０１４７】
本実施形態の特徴は、このビット線２２を形成するエッチングで、オーバーエッチングを施して、ビット線コンタクトホール１５ｂ内部のビット線導体膜を凹ませておくことである。
【０１４８】
このエッチングにより凹ませる量は、次のようにして決める。位置ずれなどによってビット線のコンタクトホール１５ｂがビット線２２パターンからはみ出す量をｄとする。次の工程のサイドウォール２３を形成するためのＳｉＯ2 膜の厚さをｔとする。説明を簡単にするため、このＳｉＯ2 膜はカバレジが１００％、すなわち、完全にコンフォーマルに形成されるものとする。
【０１４９】
ｄ≦ｔの場合は、凹ませる量は、絶縁確保に必要な分でよい。たとえばｔと同じ値を選ぶことができる。これにより、ビット線を構成する導電体と蓄積電極を構成する導電体との距離はどの部分でもｔ以上となる。なお、絶縁確保に必要な分がｗであり、ｄ＜ｔ−ｗなら、凹ませる必要はない。
【０１５０】
図２１Ｂを参照すると、２ｔ＞ｄ＞ｔの場合は、ビット線のコンタクトホール１５ｂの右側側壁から形成されるサイドウォール２３の丸みのために、サイドウォール２３と一体となった絶縁体部分に凹みを生じる。この量は、ｔ−（ｔ2 −（ｄ−ｔ）2 ）1/2 である。これに絶縁確保に必要な分を加えた量だけ、ビット線を構成する導電体を凹ませればよい。
【０１５１】
なお、ｄ≧２ｔの場合は、本実施形態によってもショートを避けることはできない。しかし、これは本実施形態のようにｔ＝０．０７μｍのとき、ｄが０．１４μｍ以上ということであり、位置ずれを最大０．１μｍとすれば、ビット線のコンタクトホール１５ｂの径がビット線幅よりも（０．１４−０．１）×２＝０．０８μｍ大きいという場合に相当する。０．２５μｍ程度以下の世代のデバイスではこれほど大きな差をつけて設計してもメリットはないと考えられる。
【０１５２】
カバレジが１００％でない場合には、横方向の膜厚が減少すること、ボイドができることを考慮して、ｄ、ｔ、凹み量を設定する。また、ビット線のオーバーエッチングで、ビット線のコンタクトホール１５ｂの内部が順テーパになるようにしておくと、カバレジが悪いときにもうまく埋め込むことができるようになる。また、ビット線のコンタクトホール１５ｂの上部に順テーパを形成することも効果がある。
【０１５３】
さらに、ビット線導体膜にオーバーエッチングを施してビット線コンタクトホール１５ｂの部分において凹ませておく、その量について具体的な数値を用いて詳しく説明する。
０．２μｍデバイスの例で説明する。ビット線とその間隔は０．２μｍであるが、ビット線コンタクトホール１５ｂ直径は０．２４μｍ程度とするのがフォトリソグラフィ上好適である。位置ずれ最大値の典型値は０．１μｍである。この位置ずれの数値には、ビット線コンタクトホール１５ｂの寸法、ビット線２２の寸法のバラツキも含ませてある。つまり、ビット線コンタクトホール１５ｂが大きめ、ビット線２２が細めに出来上がった場合を想定している（各１０％で片側づつなのでその半分）。
【０１５４】
すると、ｄ＝（０．２４−０．２）／２＋０．１＝０．１２μｍ となる。サイドウォール絶縁膜の膜厚は７０ｎｍが限界に近い。これはビット線２２間隔が０．２μｍであったので、両側に０．０７μｍのサイドウォールが形成されると、コンタクト幅がすでに０．０６μｍしか残らないからである。
【０１５５】
実際の製造では、位置ずれだけではなく、膜厚、エッチング量もバラツキを持つ。成膜で７％、エッチングで７％の幅を想定するのが典型的である。従ってワーストケースを考えるには、ｔ＝０．０６５μｍとするのが妥当である。
【０１５６】
すると、Δ＝ｔ−（ｔ2 −（ｄ−ｔ）2 ）1/2 ＝０．０３μｍとなる。ここに、サイドウォール絶縁膜の膜厚とエッチング量のバラツキを考えると、０．０１μｍ余分に削られることを想定する必要がある。そして耐圧確保のために最小でも０．０２μｍ程度残すことが好適と考えられるので、合計０．０６μｍ以上凹ませておくのが好適となる。
【０１５７】
一方、ビット線形成のようなエッチングでは従来より、膜厚、エッチング量のバラツキを吸収するためオーバーエッチングを施していた。その量は最小で２０％程度となる。構造が平坦化されているので、従来技術ではそれ以上のオーバーエッチングは必要ないことに注意されたい。本実施形態の膜厚では、シリコン層４０ｎｍと、ＷＳｉ膜１２０ｎｍであったから、その２０％は０．０３２μｍとなる。従って、従来技術でのビット線形成では、ビット線コンタクトホール１５ｂ部分の凹みは０．０３２μｍ程度となるのが典型であった。
【０１５８】
これに対して本実施形態では、０．０６μｍ以上の凹みを作るようにしたので、ビット線コンタクト部分でのビット線導体と蓄積電極導体とのショートを防止することができる。
【０１５９】
なお、従来技術では、ビット線コンタクトホール部分においてビット線を太くしておくことにより、位置ずれが発生しても、ビット線がビット線コンタクトホールから露出しないようにパターン設計しておくのが典型的であった。
【０１６０】
この場合には、オーバーエッチングをいくら施しても、コンタクトホール１５ｂ部分での凹みは生じ得ないと同時に、本実施形態の課題としているショートも生じなかった。逆にいうと、微細化のためにもはや余裕をとれなくなったことと、上述のデバイス構造であることから、本実施形態の課題が生じたということである。
【０１６１】
別の数値例として、ビット線コンタクトホール１５ｂの直径を０．２２μｍに設計し、位置ずれが０．０９μｍになった場合を同様に計算すると、ｄ＝０．１μｍ、ｔ＝０．０６５μｍとなり、Δ＝０．０１μｍとなる。
【０１６２】
再び、サイドウォール形成での削れ０．０１μｍ、耐圧確保０．０２μｍを加えると、凹みの最小値は０．０４μｍとなる。
さらに別の数値例として、本実施形態を基に、カバレジが１００％でないためにサイドウォール幅がコンタクトホール１５ｂの部分で６０ｎｍになった場合を同様に計算すると、ｄ＝０．１μｍ、ｔ＝０．０５６μｍとなり、Δ＝０．０２４μｍとなる。再びサイドウォール形成での削れ０．０１μｍ、耐圧確保０．０２μｍを加えると、凹みの最小値は０．０５４μｍとなる。
【０１６３】
図２１Ｃを参照して、その後、第９実施形態で説明した図１８Ｈ〜１８Ｊと同様にして、蓄積電極２７を形成する。
図２１Ｄを参照して、さらに、第９実施形態で説明した図１８Ｋ、１８Ｌと同様にして、キャパシタ絶縁膜２９（図示せず）, 対向電極３０, 層間絶縁膜３１、配線層３２、３３を形成する。
【０１６４】
その後さらに、層間絶縁膜、配線層などの工程を経ることにより、スタック型キャパシタを有する半導体装置が製造される。
本実施形態では、蓄積電極コンタクト内にビット線コンタクト部分が露出し、ビット線２２と蓄積電極２７とが接触してしまうという問題に対して、ビット線を加工するエッチングの際に、所定のオーバーエッチを行うことを特徴とする。
【０１６５】
すなわち、ビット線パターンからはみ出したビット線のコンタクトホール１５ｂ部の中のビット線を構成する導電体を凹ませておき、ビット線２２にサイドウォール２３を形成する際に、この凹みをサイドウォール絶縁膜で埋めることで、工程を増やすことなく上記接触を防止することができる。
【０１６６】
［第１１実施形態］本発明における第１１実施形態について、図面を参照しつつ説明する。
図２２は、第１１実施形態における半導体装置の断面図であり、図中、第９実施形態と同一の符号は同一のものを示す。
【０１６７】
図２２を参照して、以下、第９実施形態との違いを説明する。第９実施形態では、図１８Ｇに示すように、ビット線２２とプラグ１６とを絶縁するＳｉＯ2 膜１７が、ビット線２２とその側壁のサイドウォール２３の直下のみ残るように、サイドウォール２３形成時に同時に除去した。本実施形態では、サイドウォール２３を形成するためのエッチング時には、ＳｉＯ2 膜１７を残し、蓄積電極を形成するコンタクトホールを開口する工程で、エッチングの際のストッパ膜であるＳｉ3 Ｎ4 膜２５の除去に続いて、ＳｉＯ2 膜１７を除去し、プラグ１６表面を露出するようにしている。
【０１６８】
本実施形態の利点は、エッチングストッパ膜であるＳｉ3 Ｎ4 膜２５を除去するときに、下地がすべてＳｉＯ2 膜１７, ２３となるので、シリコン（プラグ１６）に対する選択比がとれないようなＳｉ3 Ｎ4 膜２５の除去方法でも製造することができる点である。
【０１６９】
なお、本実施形態における製造方法においても、第１０実施形態で詳しく説明したショートの問題は生じる。図２３に、ビット線のコンタクトホール１５ｂがビット線２２から大きくはみ出した場合を示す。ビット線２２を構成する導電体が、蓄積電極を形成するコンタクトホールを開口する際に露出してしまい、ビット線２２と蓄積電極２７とがショートしてしまう。
【０１７０】
しかし、この問題についても、第１０実施形態と同様に、ビット線を凹ませておくことで対処できる（図２２参照）。
［第１２実施形態］第１０実施形態では、ビット線のコンタクトホール１５ｂ とビット線２２が位置ずれを起こした場合の、ビット線２２と蓄積電極２７とのショートを防止する方法について説明した。本実施形態では、同じ問題に対する対策として、別の実施形態について図面を参照しつつ、具体的に説明する。
【０１７１】
本実施形態は、図２４、２５Ａ、２５Ｂに示される。図２４は、本実施形態におけるメモリセル部の平面図であり、図２５Ａ、２５Ｂは、本実施形態における半導体装置の断面図である。また、図２５Ａ、２５Ｂは第１０実施形態で説明した図１９の続きである。図中、第１０実施形態と同一の符号は同一のものを示すものとする。
【０１７２】
図２５Ａを参照して、ビット線２２をパターニングするところまでは、第１０実施形態と同様である。
次に、ＣＶＤ法により厚さ７０ｎｍのＳｉＯ2 膜を形成し、異方性エッチングによりサイドウォール２３を形成する。このとき、サイドウォール２３の異方性エッチングに続けて、プラグ１６表面を露出するようにＳｉＯ2 膜１７をエッチングしてもよい。
【０１７３】
次いで、ＣＶＤ法により、厚さ３０ｎｍ程度のＳｉＯ2 膜２４を形成する。その後、通常ないし位相シフトのレチクルを用いたリソグラフィ法により蓄積電極コンタクトのプラグ１６上部のＳｉＯ2 膜１７, ２４ を選択的にエッチングして、プラグ１６表面を露出させる（図２４参照）。
【０１７４】
図２５Ｂを参照して、その後、第１０実施形態で説明した図２１Ｃと同様にして、蓄積電極２７を形成する。ここで、蓄積電極形成用のコンタクトホールを開口する工程で、エッチングストッパとなるＳｉ3 Ｎ4 膜２５をエッチングする際、ＳｉＯ2 膜２４をエッチングストッパとするため、ビット線のコンタクトホール１５ｂとビット線２２が位置ずれを起こしても、ビット線コンタクト部分が露出しない。
【０１７５】
このように、エッチングストッパとなるＳｉ3 Ｎ4 膜２５の下に、ＳｉＯ2 膜２４を形成し、このＳｉＯ2 膜２４を蓄積電極コンタクトのプラグ１６の上部のみを開口しておくことで、ビット線コンタクトホール１５ｂとビット線２２とが位置ずれを起こしても、ビット線と蓄積電極とのショートを防止することができる。
【０１７６】
また、第１０実施形態で説明したオーバーエッチングと併用することで、更なる耐圧の向上を図ることができる。
［第１３実施形態］第１〜第１２実施形態においては、蓄積電極２７を形成するコンタクトホールの内壁に蓄積電極を残置して王冠形状を得るようなシリンダ型キャパシタについて説明したが、本発明はシリンダ型キャパシタに限定されるものではく、単純なスタックトキャパシタ型やＦＩＮ型キャパシタにも適用することができる。
【０１７７】
以下、単純なスタックトキャパシタを用いた場合の実施形態について、図面を参照しつつ説明する。
図２６は、単純なスタックトキャパシタを有する半導体装置の断面図であり、特に第１０実施形態において説明した半導体装置を単純なスタックトキャパシタ型に変形したものである。図中、第１〜第１２実施形態において説明した符号と同一の符号は、同一のものを示すものとする。
【０１７８】
図２６を参照して、図１９に示した工程の後、サイドウォール２３を形成し、そのときにビット線２２とプラグ１６とを絶縁するＳｉＯ2 膜１７を除去する。ここまでは第１０実施形態と同様である。
【０１７９】
次に、ＣＶＤ法により、高濃度にリンを含む膜厚１μｍ程度のドープトシリコン層を形成する。このとき、必要に応じてＣＭＰ法により表面を研磨して平坦化することも好適である。
【０１８０】
さらに、パターニングされたレジストマスク（図示せず）により、Ｂｒ系のガスでドライエッチングし、蓄積電極２７を形成する。ここで、必要に応じて、蓄積電極の表面に公知の方法を用いて凹凸を形成し、キャパシタ容量増大を図ることができる。
【０１８１】
なお、ビット線２２のコンタクトホール１５ｂとビット線２２とが位置ずれすると、これまで同様にビット線２２と蓄積電極２７とのショートが問題になりうるが、ビット線２２導体をビット線２２のコンタクトホール１５ｂ内で凹ませておくことで防止することができる。
【０１８２】
その後、さらに、第１０実施形態と同様にしてＤＲＡＭのウエハプロセスを完了する。
本実施形態によれば、工程数を大幅に削減できる。なお、本発明では、第１実施形態から第１３実施形態をいくつか組み合わせて実施することができる。
【０１８３】
例えば、第８実施形態と第１０実施形態とを組み合わせることができ、以下に説明する。
本実施形態において、ゲート電極８（ワード線）およびビット線２２を形成する際に、それぞれの上に同時に形成しているＳｉＯ2 膜６、２０をＳｉＮ膜に換え、さらにそれぞれのサイドウォール１０、２３ をＳｉＯ2 膜からＳｉＮ膜に換えておく。ビット線コンタクトホール１５ｂ、および蓄積電極形成用のコンタクトホールを形成する際のＳＡＣエッチングストッパ膜１２、２５を、２０ｎｍ程度の薄いＳｉＮ膜とし、間隙を残すようにする。ＳＡＣを形成するエッチングは間隙に埋め込まれたＢＰＳＧ膜１３、２６を除去するようにし、その後、薄いＳｉＮ膜を異方性エッチングして除去する。
【０１８４】
このようにした場合も、第１０実施形態とまったく同様の技術を適用することができる。すなわち、ビット線形成のエッチングの際に、オーバーエッチングを施すことで、ビット線コンタクトホール内のＷＳｉ／シリコン層を凹ませておく。そしてＳｉＮ膜サイドウォールを形成する際にこの凹みを埋めてしまうことができる。
【０１８５】
位置ずれによってビット線コンタクトホール１５ｂがビット線２２からはみ出る量と、サイドウォール用ＳｉＮ膜の膜厚と、必要な凹み量の関係は、第１０実施形態と実質的に同じである。
【０１８６】
なお、側面にＳｉＮ膜サイドウォールを形成する異方性エッチングにおいて、ビット線２２とプラグ１６とを絶縁するＳｉＯ2 膜１７まで引き続いて除去しなくても、蓄積電極形成用のコンタクトホールを形成するＳＡＣエッチング後に、ストッパ膜であるＳｉ3 Ｎ4 膜２５の除去に引き続いてＳｉＯ2 膜１７を除去することもできる。
【０１８７】
さらに、ワード線８またはビット線２２の形成において、反射防止膜としてＳｉＯＮ膜７、２１の代わりに、有機材料膜をレジストの下または上に塗布する方法もある。この場合は、反射防止膜はデバイス上には残らない。
【０１８８】
さらに、ワード線８またはビット線２２の材料はＷＳｉ層５、１９やシリコン膜４、１８に限らず、Ｗ／ＴｉＮ膜などの金属膜を用いることもできる。ビット線の場合は、コンタクトメタルとしてＴｉを加えたＷ／ＴｉＮ／Ｔｉ膜を用いるのが好適である。
【０１８９】
［第１４実施形態］第１実施形態から第１３実施形態で説明したように、高集積度の半導体装置を製造するには、ＳＡＣプロセスが極めて重要である。
ＳＡＣプロセスで鍵となる技術は、エッチングされる絶縁膜と、エッチングを止めるストッパ膜との選択比である。現在のところ、層間絶縁膜として酸化膜を用いた場合、ストッパ膜として窒化膜が有力であるが、ドライエッチングにおけるその選択比は十分とはいえない。
【０１９０】
図２７Ａは、ＳＡＣプロセスを示す半導体装置の断面図である。なお、図中、第１〜１３実施形態で用いた符号と同一の符号は同一のものを示すものとする。
図２７Ａは、ゲート電極８の肩部においてゲート電極８を覆っているＳｉＯ2膜６、１０が削れている様子を示している。つまり、層間絶縁膜であるＢＰＳＧ１３が厚く形成されている場合、Ｓｉ3 Ｎ4 膜１２がストッパ膜として機能するように、厚く形成する必要がある。しかし、Ｓｉ3 Ｎ4 膜１２をエッチングする際に、Ｓｉ3 Ｎ4 膜１２が厚いとその下のＳｉＯ2 膜６、１０が削れてしまい、ゲート電極とコンタクト間の耐圧が低下するという問題がある。
【０１９１】
したがって、現状の選択比では、ＳＡＣプロセスの使用が難しい。そこで、本実施形態では、ストッパＳｉ3 Ｎ4 膜を二重構造にすることによって、安定したＳＡＣプロセスを提供する。
【０１９２】
以下、第１４実施形態について図面を参照しつつ、具体的に説明する。本実施形態は図２７Ｂ、２７Ｃに示される。図中、同一符号は同一のものを示すものとする。
図２７Ｂは、本実施形態の半導体装置の断面図である。図２７Ｂを参照して、ゲート電極８形成後、Ｓｉ3 Ｎ4 膜１２ａ、酸化膜１３ａ、Ｓｉ3 Ｎ4 膜１２ｂ、酸化膜１３ｂをＣＶＤ法によりそれぞれ１０ｎｍ、５０ｎｍ、７０ｎｍ、３００ｎｍ形成する。
【０１９３】
次に、ゲート電極８間にコンタクトホールを形成する方法について説明する。まず、酸化膜１３ｂは、例えば高密度プラズマでＣ4 Ｆ8 、Ａｒの混合ガスを用いてエッチングする。次に、Ｓｉ3 Ｎ4 膜１２ｂを酸化膜１３ａと選択比のとれる条件、例えば燐酸によるウエットエッチングや、ＳＦ6 、Ｏ2 またはＳＦ6 、ＨＢｒの混合ガスを用いたドライエッチングにより除去する。同じようにして酸化膜１３ａ、Ｓｉ3 Ｎ4 膜１２ａをエッチングする。
【０１９４】
なお、Ｓｉ3 Ｎ4 膜１２ａのエッチングで上述のドライエッチングを行う場合、アプリケーションによってはＳｉ3 Ｎ4 膜１２ａの下に酸化膜１１を成膜する必要がある。この酸化膜１１のエッチングはＣＦ4 、ＣＨＦ3 、Ａｒガスを用いたＲＩＥのエッチングで除去する。また、窒化膜をＣＦ4 、ＣＨＦ3 、Ａｒガスを用いたＲＩＥでエッチングしてもよい。
【０１９５】
さらに、図２７Ｂの実施形態では上層のＳｉ3 Ｎ4 膜１２ｂを用いて、厚い酸化膜１３ｂをエッチングする際のストッパ膜として使用しているので、下層のＳｉ3 Ｎ4 膜１２ａは、上層のＳｉ3 Ｎ4 膜１２ｂに比べて格段に薄くすることができる。
【０１９６】
次に、上層のＳｉ3 Ｎ4 膜１２ｂをも薄く形成できるＳＡＣプロセスについて説明する。
図２７Ｃを参照して、ゲート電極８形成後、Ｓｉ3 Ｎ4 膜１２ａ、および酸化膜１３ａ（図示せず）をＣＶＤ法によりそれぞれ２０ｎｍ、５０ｎｍ成膜し、ＳＯＧ１３ｃを１００ｎｍ塗布し平坦化する。このとき、絶縁膜を成膜せず、直接ＳＯＧを塗布してもよい。また、絶縁膜を６００ｎｍ成膜しＣＭＰにより５００ｎｍポリッシュし平坦化してもよい。
【０１９７】
次に、Ｓｉ3 Ｎ4 膜１２ｂ、酸化膜１３ｂをＣＶＤ法によりそれぞれ５０ｎｍ、３００ｎｍ形成する。
なお、コンタクトホールを形成するエッチングの方法については図２７Ｂで説明したのと同様の技術を用いればよい。
【０１９８】
図２７Ｃの実施形態では、下層のＳｉ3 Ｎ4 膜１２ａを形成した後に、その上の酸化膜１３ｃを平坦にしている。厚い酸化膜１３ｂが平坦となり、エッチングする際の上層のＳｉ3 Ｎ4 膜１２ｂの負担を少なくすることができ、上層のＳｉ3 Ｎ4 膜１２ｂを薄くすることができる。
【０１９９】
また、本実施形態では、ストッパ膜としてＳｉ3 Ｎ4 膜を用いた場合について説明したが、ストッパ膜としては、ポリシリコンや金属酸化物、例えばアルミナ等を用いることも可能である。このときストッパであるアルミナのエッチングはＣｌ2 、ＢＣｌ3 ガスを用いたＲＩＥ、またはＡｒスパッタエッチングで行う。ポリシリコンはＣｌ2 、ＢＣｌ3 ガス、もしくはＨＢｒガスを用いてエッチングする。また、アルミナやポリシリコンを塩素系、臭素系のガスを用いてエッチングする場合その膜の下には酸化膜を形成するのが好ましい。
【０２００】
本実施形態によれば、二重ストッパ構造にすることにより、ストッパ膜の膜厚を十分薄くすることができる。その結果ストッパ除去エッチングのオーバー量を減らすことができ、耐圧が確保できる。
【０２０１】
〔第１５実施形態〕図２８は、本発明の第１５実施形態を示す半導体基板の断面図である。ｐ型シリコン基板１の表面層には、メモリセル領域において、ｎ型ウェルＮ１、さらにその内部にｐ型ウェルＰ１が形成され、周辺回路部においてはｎ型ウェルＮ２が形成されている。メモリセル領域においては、ｐ型ウェルＰ１内にｎチャネルトランスファトランジスタが形成され、周辺回路領域においては、ｎ型ウェルＮ２内にｐチャネルトランジスタが形成される。なお、周辺回路領域においても二重ウェルを形成し、ｎ型ウェル内のｐ型ウェル内にｎチャネルトランジスタを形成することができる。
【０２０２】
基板表面には、フィールド酸化膜２が形成され、フィールド酸化膜２によって囲まれた活性領域が画定されている。メモリセル領域においては、ゲート絶縁膜３上に、多結晶シリコン層４、タングステンシリサイド層５が形成され、ゲート電極８を形成している。ゲート電極８上には、酸化シリコン膜６と反射防止膜として機能するＳｉＯＮ膜７が形成されている。ＳｉＯＮ膜７、酸化シリコン膜６、ゲート電極８がホトリソグラフィによりパターニングされ、その側壁上にＳｉＮのサイドウォール絶縁膜１０が形成されている。ゲート電極両側には、ｎ型不純物が注入されたソース／ドレイン領域９が形成される。
【０２０３】
このようなゲート電極（ワード線）を形成した基板全面上に、ＳｉＮ膜１２が形成されている。ＳｉＮ膜１２の上に、ＢＰＳＧ膜１３が形成され、層間絶縁膜を構成する。ＢＰＳＧ膜１３、ＳｉＮ膜１２を貫通して蓄積電極コンタクト用のコンタクトホールが形成され、多結晶シリコン領域１６によって埋め込まれている。多結晶シリコン領域１６は、ＢＰＳＧ膜１３と同一表面を形成するようにエッチバックないし研磨され、その表面上にＣＶＤによりＨＴＯ（高温酸化）シリコン酸化膜１７が形成されている。
【０２０４】
ビット線コンタクト領域においては、ＨＴＯ膜１７、ＢＰＳＧ膜１３、ＳｉＮ膜１２を貫通してコンタクトホールが形成され、このコンタクトホール内面を埋め込むように、ＨＴＯ膜１７表面上に多結晶シリコン膜１８、タングステンシリサイド膜１９の積層からなる配線が形成されている。この配線がビット線を構成する。ビット線は、ＨＴＯ膜１７によって埋め込まれた多結晶シリコン領域１６と絶縁されている。ビット線表面上には、酸化シリコン膜２１、ＳｉＮ膜２２の積層が形成され、ビット線と同時にパターニングされる。ビット線構造の側壁上には、ＳｉＮ膜２３ａのサイドウォールスペーサが形成されている。
【０２０５】
ＳｉＮ膜２２、ＳｉＮサイドウォールスペーサ２３ａをエッチングストッパとして用い、蓄積電極用のコンタクトホールが形成され、多結晶シリコン領域１６表面を露出している。
【０２０６】
このような構成の上に、蓄積電極となる多結晶シリコン層２７、その表面に形成されたＴａ2 Ｏ5 のキャパシタ誘電体層２９、さらにその表面に形成されたＴｉＮ層３０により、蓄積キャパシタが形成される。
【０２０７】
蓄積キャパシタを埋め込むように、層間絶縁膜となるＢＰＳＧ膜３１が形成され、その表面はエッチバック、研磨等により平坦化される。
周辺回路領域においては、ＢＰＳＧ膜３１を貫通してビット線およびビット線と同一構造により形成された配線層、ワード線およびワード線と同一工程によって形成された配線層、および基板表面の導電領域に達するコンタクトホールが形成され、ＴｉＮ／Ｔｉ積層によるバリア層３２、Ｗ層３３の積層からなる配線が形成される。
【０２０８】
本構成においては、転送トランジスタのゲート電極側壁上、およびビット線側壁上には、直接ＳｉＮ膜が形成され、エッチングストッパとして機能する。ＢＰＳＧ膜１３の表面上には、ＳｉＮ膜は形成されず、直接ＣＶＤ酸化膜１７が形成されている。このような構成においても、ビット線上面および側面を覆うＳｉＮ膜をエッチングストッパとして利用することにより、所望位置にコンタクトホールを開口することができる。
【０２０９】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。たとえば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【図面の簡単な説明】
【０２１０】
【図１Ａ】本発明の第１実施形態による半導体装置の平面図である。
【図１Ｂ】本発明の第１実施形態による半導体装置の断面図である。
【図２Ａ】本発明の第１実施形態による半導体装置の製造工程を示す断面図である。
【図２Ｂ】本発明の第１実施形態による半導体装置の製造工程を示す断面図である。
【図２Ｃ】本発明の第１実施形態による半導体装置の製造工程を示す断面図である。
【図２Ｄ】本発明の第１実施形態による半導体装置の製造工程を示す断面図である。
【図２Ｅ】本発明の第１実施形態による半導体装置の製造工程を示す断面図である。
【図２Ｆ】本発明の第１実施形態による半導体装置の製造工程を示す断面図である。
【図２Ｇ】本発明の第１実施形態による半導体装置の製造工程を示す断面図である。
【図２Ｈ】本発明の第１実施形態による半導体装置の製造工程を示す断面図である。
【図３】図２Ｄの断面図に対応する平面図である。
【図４Ａ】本発明の第２実施形態による半導体装置のメモリセルの平面図である。
【図４Ｂ】本発明の第２実施形態による半導体装置の周辺回路の平面図である。以下、文字Ａを付した図はメモリセルを示し、文字Ｂを付した図は周辺回路を示す。
【図５Ａ】本発明の第２実施形態による半導体装置のメモリセルの平面図である。
【図５Ｂ】本発明の第２実施形態による半導体装置の周辺回路の平面図である。
【図６Ａ】本発明の第２実施形態による半導体装置のメモリセルの平面図である。
【図６Ｂ】本発明の第２実施形態による半導体装置の周辺回路の平面図である。
【図７Ａ】本発明の第２実施形態による半導体装置のメモリセルの平面図である。
【図７Ｂ】本発明の第２実施形態による半導体装置の周辺回路の平面図である。
【図８Ａ】本発明の第２実施形態による半導体装置のメモリセルの平面図である。
【図８Ｂ】本発明の第２実施形態による半導体装置の周辺回路の平面図である。
【図９Ａ】本発明の第２実施形態による半導体装置の製造工程を示す断面図である。
【図９Ｂ】本発明の第２実施形態による半導体装置の製造工程を示す断面図である。
【図９Ｃ】本発明の第２実施形態による半導体装置の製造工程を示す断面図である。
【図９Ｄ】本発明の第２実施形態による半導体装置の製造工程を示す断面図である。
【図９Ｅ】本発明の第２実施形態による半導体装置の製造工程を示す断面図である。
【図９Ｆ】本発明の第２実施形態による半導体装置の製造工程を示す断面図である。
【図９Ｇ】本発明の第２実施形態による半導体装置の製造工程を示す断面図である。
【図９Ｈ】本発明の第２実施形態による半導体装置の製造工程を示す断面図である。
【図９Ｉ】本発明の第２実施形態による半導体装置の製造工程を示す断面図である。
【図１０】本発明の第３実施形態による半導体装置の断面図である。
【図１１】図９Ｉに相当する半導体装置の断面図である。
【図１２】本発明の第４実施形態による半導体装置の断面図である。
【図１３】本発明の第５実施形態による半導体装置の断面図である。
【図１４】本発明の第６実施形態による半導体装置の断面図である。
【図１５】本発明の第７実施形態による半導体装置の断面図である。
【図１６Ａ】本発明の第８実施形態による半導体装置の製造工程を示す断面図である。
【図１６Ｂ】本発明の第８実施形態による半導体装置の製造工程を示す断面図である。
【図１６Ｃ】本発明の第８実施形態による半導体装置の製造工程を示す断面図である。
【図１６Ｄ】本発明の第８実施形態による半導体装置の製造工程を示す断面図である。
【図１６Ｅ】本発明の第８実施形態による半導体装置の製造工程を示す断面図である。
【図１６Ｆ】本発明の第８実施形態による半導体装置の製造工程を示す断面図である。
【図１６Ｇ】本発明の第８実施形態による半導体装置の製造工程を示す断面図である。
【図１６Ｈ】本発明の第８実施形態による半導体装置の製造工程を示す断面図である。
【図１６Ｉ】本発明の第８実施形態による半導体装置の製造工程を示す断面図である。
【図１７Ａ】本発明の第９実施形態によるメセリセル部の平面図である。
【図１７Ｂ】本発明の第９実施形態によるメモリセルおよび周辺回路の断面図である。
【図１８Ａ】本発明の第９実施形態による半導体装置の製造工程を示す断面図である。
【図１８Ｂ】本発明の第９実施形態による半導体装置の製造工程を示す断面図である。
【図１８Ｃ】本発明の第９実施形態による半導体装置の製造工程を示す断面図である。
【図１８Ｄ】本発明の第９実施形態による半導体装置の製造工程を示す断面図である。
【図１８Ｅ】本発明の第９実施形態による半導体装置の製造工程を示す断面図である。
【図１８Ｆ】本発明の第９実施形態による半導体装置の製造工程を示す断面図である。
【図１８Ｇ】本発明の第９実施形態による半導体装置の製造工程を示す断面図である。
【図１８Ｈ】本発明の第９実施形態による半導体装置の製造工程を示す断面図である。
【図１８Ｉ】本発明の第９実施形態による半導体装置の製造工程を示す断面図である。
【図１８Ｊ】本発明の第９実施形態による半導体装置の製造工程を示す断面図である。
【図１８Ｋ】本発明の第９実施形態による半導体装置の製造工程を示す断面図である。
【図１８Ｌ】本発明の第９実施形態による半導体装置の製造工程を示す断面図である。
【図１９】第９実施形態の問題点を説明する半導体装置の断面図である。
【図２０】第９実施形態の問題点を説明する半導体装置の断面図である。
【図２１Ａ】本発明の第１０実施形態による半導体装置の製造工程を示す断面図である。
【図２１Ｂ】本発明の第１０実施形態による半導体装置の製造工程を示す断面図である。
【図２１Ｃ】本発明の第１０実施形態による半導体装置の製造工程を示す断面図である。
【図２１Ｄ】本発明の第１０実施形態による半導体装置の製造工程を示す断面図である。
【図２２】本発明の第１１実施形態による半導体装置の断面図である。
【図２３】第１１実施形態の問題点を説明する半導体装置の断面図である。
【図２４】本発明の第１２実施形態による半導体装置のメモリセル部の平面図である
【図２５Ａ】本発明の第１２実施形態による半導体装置の断面図である。
【図２５Ｂ】本発明の第１２実施形態による半導体装置の断面図である。
【図２６】本発明の第１３実施形態による半導体装置の断面図である。
【図２７Ａ】本発明の第１４実施形態による半導体装置を説明するための基板断面図である。
【図２７Ｂ】本発明の第１４実施形態による半導体装置を説明するための基板断面図である。
【図２７Ｃ】本発明の第１４実施形態による半導体装置を説明するための基板断面図である。
【図２８】本発明の第１５実施形態による半導体装置を説明するための基板断面図である。
【図２９】従来例による半導体装置の断面図である。
【符号の説明】
【０２１１】
４ シリコン層
５ ＷＳｉ
６ ＳｉＯ2 膜
７ ＳｉＯＮ膜
８ ゲート電極（ワード線、１層目配線）
９ ｎ- 型不純物拡散層
１０ サイドウォール
１１ ＳｉＯ2 膜
１２ Ｓｉ3 Ｎ4 膜
１３ ＢＰＳＧ
１４ Ｓｉ3 Ｎ4 膜
１５ コンタクトホール
１５ａ 蓄積電極接続用のコンタクトホール
１５ｂ ビット線のコンタクトホール
１６ プラグ
１７ ＳｉＯ2 膜
１８ シリコン層
１９ ＷＳｉ
２０ ＳｉＯ2 膜
２１ ＳｉＯＮ膜
２２ ビット線
２３ サイドウォール
２４ ＳｉＯ2 膜
２５ Ｓｉ3 Ｎ4 膜
２７ 蓄積電極
２９ 誘電体膜
３０ 対向電極
【図１Ａ】
2005252283.tif 000003
【図１Ｂ】
2005252283.tif 000004
【図２Ａ】
2005252283.tif 000005
【図２Ｂ】
2005252283.tif 000006
【図２Ｃ】
2005252283.tif 000007
【図２Ｄ】
2005252283.tif 000008
【図２Ｅ】
2005252283.tif 000009
【図２Ｆ】
2005252283.tif 000010
【図２Ｇ】
2005252283.tif 000011
【図２Ｈ】
2005252283.tif 000012
【図３】
2005252283.tif 000013
【図４Ａ】
2005252283.tif 000014
【図４Ｂ】
2005252283.tif 000015
【図５Ａ】
2005252283.tif 000016
【図５Ｂ】
2005252283.tif 000017
【図６Ａ】
2005252283.tif 000018
【図６Ｂ】
2005252283.tif 000019
【図７Ａ】
2005252283.tif 000020
【図７Ｂ】
2005252283.tif 000021
【図８Ａ】
2005252283.tif 000022
【図８Ｂ】
2005252283.tif 000023
【図９Ａ】
2005252283.tif 000024
【図９Ｂ】
2005252283.tif 000025
【図９Ｃ】
2005252283.tif 000026
【図９Ｄ】
2005252283.tif 000027
【図９Ｅ】
2005252283.tif 000028
【図９Ｆ】
2005252283.tif 000029
【図９Ｇ】
2005252283.tif 000030
【図９Ｈ】
2005252283.tif 000031
【図９Ｉ】
2005252283.tif 000032
【図１０】
2005252283.tif 000033
【図１１】
2005252283.tif 000034
【図１２】
2005252283.tif 000035
【図１３】
2005252283.tif 000036
【図１４】
2005252283.tif 000037
【図１５】
2005252283.tif 000038
【図１６Ａ】
2005252283.tif 000039
【図１６Ｂ】
2005252283.tif 000040
【図１６Ｃ】
2005252283.tif 000041
【図１６Ｄ】
2005252283.tif 000042
【図１６Ｅ】
2005252283.tif 000043
【図１６Ｆ】
2005252283.tif 000044
【図１６Ｇ】
2005252283.tif 000045
【図１６Ｈ】
2005252283.tif 000046
【図１６Ｉ】
2005252283.tif 000047
【図１７Ａ】
2005252283.tif 000048
【図１７Ｂ】
2005252283.tif 000049
【図１８Ａ】
2005252283.tif 000050
【図１８Ｂ】
2005252283.tif 000051
【図１８Ｃ】
2005252283.tif 000052
【図１８Ｄ】
2005252283.tif 000053
【図１８Ｅ】
2005252283.tif 000054
【図１８Ｆ】
2005252283.tif 000055
【図１８Ｇ】
2005252283.tif 000056
【図１８Ｈ】
2005252283.tif 000057
【図１８Ｉ】
2005252283.tif 000058
【図１８Ｊ】
2005252283.tif 000059
【図１８Ｋ】
2005252283.tif 000060
【図１８Ｌ】
2005252283.tif 000061
【図１９】
2005252283.tif 000062
【図２０】
2005252283.tif 000063
【図２１Ａ】
2005252283.tif 000064
【図２１Ｂ】
2005252283.tif 000065
【図２１Ｃ】
2005252283.tif 000066
【図２１Ｄ】
2005252283.tif 000067
【図２２】
2005252283.tif 000068
【図２３】
2005252283.tif 000069
【図２４】
2005252283.tif 000070
【図２５Ａ】
2005252283.tif 000071
【図２５Ｂ】
2005252283.tif 000072
【図２６】
2005252283.tif 000073
【図２７Ａ】
2005252283.tif 000074
【図２７Ｂ】
2005252283.tif 000075
【図２７Ｃ】
2005252283.tif 000076
【図２８】
2005252283.tif 000077
【図２９】
2005252283.tif 000078