(57)【要約】【課題】単位面積当たりの容量を大きくして容量素子形成領域が占める面積を低減する。【解決手段】容量素子は、櫛形状に配列された複数の第１配線１ａをもつ第１電極３ａと、第１配線１ａと同じ平面で第１配線１ａ間に配置されて櫛形状に配列された複数の第２配線１ｂをもつ第２電極３ｂからなる電極組４と、電極組４と同様の構成で電極組４上に形成された、複数の第１配線５ａをもつ第１電極７ａと複数の第２配線５ｂをもつ第２電極７ｂからなる電極組９と、電極組４，９と同様の構成で電極組９上に形成された、複数の第１配線１３ａをもつ第１電極１５ａと複数の第２配線１３ｂをもつ第２電極１５ｂからなる電極組１７を容量素子形成領域に備え、上下層の第１電極３ａ，７ａ，１５ａはスルーホール１１ａ，１９ａを介して電気的に接続され、上下層の第２電極３ｂ，７ｂ，１５ｂはスルーホール１１ｂ，１９ｂを介して電気的に接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
櫛形状に配列された複数の第１配線をもつ第１電極と、前記第１配線と同じ平面で前記第１配線間に配置されて櫛形状に配列された複数の第２配線をもつ第２電極からなる電極組を容量素子形成領域に２層以上備え、上下層の前記第１電極は電気的に接続され、上下層の前記第２電極は電気的に接続されている容量素子。
【請求項２】
上下層の２組の前記電極組において上層の前記第１配線と下層の前記第２配線は重畳して配置されており、上層の前記第２配線と下層の前記第１配線は重畳して配置されている請求項１に記載の容量素子。
【請求項３】
前記第１配線と前記第２配線は線幅が互いに異なっている請求項２に記載の容量素子。
【請求項４】
上下層の２組の前記第１電極において上下層の前記第１配線は重畳して配置されており、上下層の前記第１配線間に第１接続孔が形成されている請求項１に記載の容量素子。
【請求項５】
上下層の２組の前記第２電極において上下層の前記第２配線は重畳して配置されており、上下層の前記第２配線間に第２接続孔が形成されている請求項１又は４に記載の容量素子。
【請求項６】
前記第１電極及び前記第２電極はデザインルールの許容範囲内で最小線幅に形成されている請求項１、２、４又は５に記載の容量素子。
【請求項７】
前記第１電極及び前記第２電極はデザインルールの許容範囲内で最小間隔に形成されている請求項１から６のいずれかに記載の容量素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は容量素子形成領域の複数層に電極を備えた容量素子に関するものである。
このような容量素子は例えば半導体集積回路に適用され、スイッチトキャパシタやフィルター、ＡＤコンバータなどに用いられる。
【背景技術】
【０００２】
半導体集積回路に組み込まれるメタル−メタル容量素子として、電極を縦方向に絶縁膜を介して積層することにより単位面積当たりの容量を大きくする従来技術がある（例えば、特許文献１参照）。
図８は電極を縦方向に積層した従来の容量素子を示す概略斜視図である。図８では半導体基板及び絶縁膜の図示は省略している。
【０００３】
半導体基板上の絶縁膜上に平板状の第１金属パターンＡが形成されている。第１金属パターン１０１上に絶縁膜を介して平板状の第２金属パターン１０３が形成されている。
第２金属パターン１０３上及び第１金属パターン１０１上に絶縁膜を介して平板状の第３金属パターン１０５が形成されている。第１金属パターン１０１、第３金属パターン１０５間の絶縁膜にはビアホール１０７が形成されており、第１金属パターン１０１と第３金属パターン１０５はビアホール１０７を介して電気的に接続されている。
【０００４】
第３金属パターン１０５上及び第２金属パターン１０３上に絶縁膜を介して平板状の第４金属パターン１０９が形成されている。第２金属パターン１０３、第４金属パターン１０９間の絶縁膜にはビアホール１１１が形成されており、第２金属パターン１０３と第４金属パターン１０９はビアホール１１１を介して電気的に接続されている。
この従来例では、多層メタル構造における縦方向の絶縁膜の容量を利用して単位面積当たりの容量を大きくしている。
【特許文献１】特開昭６３−３０８３６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図８に示したように、従来の容量素子は構造が縦形で鉛直方向のカップリング容量だけを利用しているため、微細化に伴う層間絶縁膜厚の増大にともなって所望の容量を得るために必要な面積が増大し、製造コストの増大を招くという問題があった。
そこで本発明は、単位面積当たりの容量を大きくして容量素子形成領域が占める面積を低減することを目的とするものである。
【課題を解決するための手段】
【０００６】
本発明にかかる容量素子は、櫛形状に配列された複数の第１配線をもつ第１電極と、上記第１配線と同じ平面で上記第１配線間に配置されて櫛形状に配列された複数の第２配線をもつ第２電極からなる電極組を容量素子形成領域に２層以上備え、上下層の上記第１電極は電気的に接続され、上下層の上記第２電極は電気的に接続されているものである。
【０００７】
本発明の容量素子において、上下層の２組の上記電極組において上層の上記第１配線と下層の上記第２配線は重畳して配置されており、上層の上記第２配線と下層の上記第１配線は重畳して配置されているようにしてもよい。
さらに、上記第１配線と上記第２配線は線幅が互いに異なっているようにしてもよい。
【０００８】
本発明の容量素子において、上下層の２組の上記第１電極において上下層の上記第１配線は重畳して配置されており、上下層の上記第１配線間に第１接続孔が形成されているようにしてもよい。
また、上下層の２組の上記第２電極において上下層の上記第２配線は重畳して配置されており、上下層の上記第２配線間に第２接続孔が形成されているようにしてもよい。
【０００９】
また、上記第１電極及び上記第２電極はデザインルールの許容範囲内で最小線幅に形成されているようにしてもよい。
また、上記第１電極及び上記第２電極はデザインルールの許容範囲内で最小間隔に形成されているようにしてもよい。
ここでデザインルールとは、半導体製造プロセスとの適合を保証するための集積回路設計時の制約を規定するものであり、例えば２次元デザインルールがある。２次元デザインルールとは半導体集積回路を構成する各レイヤ上に形成される種々の図形が守るべき隣接関係、包含、内包などの２次元の位置関係に関する規定をいう。
【発明の効果】
【００１０】
本発明の容量素子では、櫛形状に配列された複数の第１配線をもつ第１電極と、第１配線と同じ平面で第１配線間に配置されて櫛形状に配列された複数の第２配線をもつ第２電極からなる電極組を備えているようにしたので、横方向の容量を得ることができる。
さらに、第１電極と第２電極からなる電極組を容量素子形成領域に２層以上備え、上下層の第１電極は電気的に接続され、上下層の第２電極は電気的に接続されているようにしたので、縦方向（上下方向）の容量も得ることができる。
このように、本発明の容量素子によれば縦方向の容量だけでなく横方向の容量も得ることができるので、単位面積あたりの容量を大きくすることができ、容量素子形成領域が占める面積を低減することができる。
【００１１】
本発明の容量素子において、上下層の２組の電極組において上層の第１配線と下層の第２配線は重畳して配置されており、上層の第２配線と下層の第１配線は重畳して配置されているようにすれば、縦方向のカップリング容量を最大にすることができる。
さらに、第１配線と第２配線は線幅が互いに異なっているようにすれば、フリンジ容量も得ることができる。
【００１２】
また、上下層の２組の第１電極において上下層の第１配線は重畳して配置されており、上下層の第１配線間に第１接続孔が形成されているようにすれば、横方向の容量を第１接続孔間でも得ることができる。
また、上下層の２組の第２電極において上下層の第２配線は重畳して配置されており、上下層の第２配線間に第２接続孔が形成されているようにすれば、横方向の容量を第２接続孔間でも得ることができる。
【００１３】
また、第１電極及び第２電極はデザインルールの許容範囲内で最小線幅もしくは最小間隔又はその両方で配置されているようにすれば、単位長さ当たりの配線間カップリング容量を最大にすることができる。
【発明を実施するための最良の形態】
【００１４】
図１は一実施例を示す概略図であり、（Ａ）は第３層目電極組の平面図、（Ｂ）は斜視図、（Ｃ）は（Ａ）のＡ−Ａ位置での断面図である。図１では半導体基板及び絶縁膜の図示は省略している。また、第１配線及び第２配線の本数は少なく図示し、（Ａ）、（Ｂ）、（Ｃ）で対応していない。
【００１５】
半導体基板上に形成された絶縁膜上に、櫛形状に配列された複数の第１配線１ａをもつ第１電極３ａと、第１配線１ａ間に配置されて櫛形状に配列された複数の第２配線１ｂをもつ第２電極３ｂからなる第１層目電極組４が形成されている。
【００１６】
第１層目電極組４上に絶縁膜を介して、櫛形状に配列された複数の第１配線５ａをもつ第１電極７ａと、第１配線５ａ間に配置されて櫛形状に配列された複数の第２配線５ｂをもつ第２電極７ｂからなる第２層目電極組９が形成されている。第２層目電極組９の第１配線５ａは第１層目電極組４の第２配線１ｂ上に配置され、第２層目電極組９の第２配線５ｂは第１層目電極組４の第１配線１ａ上に配置されている。
第１層目電極組４の第１電極３ａと第２層目電極組９の第１電極７ａはスルーホール（接続孔）１１ａを介して電気的に接続されている。第１層目電極組４の第２電極３ｂと第２層目電極組９の第２電極７ｂはスルーホール１１ｂを介して電気的に接続されている。
【００１７】
第２層目電極組９上に絶縁膜を介して、櫛形状に配列された複数の第１配線１３ａをもつ第１電極１５ａと、第１配線１３ａ間に配置されて櫛形状に配列された複数の第２配線１３ｂをもつ第２電極１５ｂからなる第３層目電極組１７が形成されている。第３層目電極組１７の第１配線１３ａは第２層目電極組９の第２配線５ｂ上に配置され、第３層目電極組１７の第２配線１３ｂは第２層目電極組９の第１配線５ａ上に配置されている。
第２層目電極組９の第１電極７ａと第３層目電極組１７の第１電極１５ａはスルーホール１９ａを介して電気的に接続されている。第２層目電極組９の第２電極７ｂと第３層目電極組１７の第２電極１５ｂはスルーホール１９ｂを介して電気的に接続されている。
【００１８】
第１配線１ａ，５ａ，１３ａ及び第２配線１ｂ，５ｂ，１３ｂはデザインルールの許容範囲で最小線幅に形成されている。また、第１配線１ａと第２配線１ｂ間、第１配線５ａと第２配線５ｂ間、第１配線１３ａと第２配線１３ｂ間の間隔はデザインルールの許容範囲で最小間隔に設定されている。
【００１９】
この実施例の容量素子では、スルーホール１１ａ，１９ａを介して電気的に接続されている第１電極３ａ，７ａ，１５ａと、スルーホール１１ｂ，１９ｂを介して電気的に接続されている第２電極３ｂ，７ｂ，１５ｂの間に電荷が蓄えられ、容量値は電極３ａ，７ａ，１５ａ、第２電極３ｂ，７ｂ，１５ｂ間の絶縁膜の誘電率と、第１電極３ａ，７ａ，１５ａと第２電極３ｂ，７ｂ，１５ｂが対向している領域の距離で決まる。この実施例によれば、第１電極３ａと第２電極３ｂ間、第１電極７ａと第２電極７ｂ間、第１電極１５ａと第２電極１５ｂ間でそれぞれ横方向の容量を得ることができる。さらに、第１電極３ａと第２電極７ｂ間、第２電極３ｂと第１電極７ａ間、第１電極７ａと第２電極１５ｂ間、第２電極７ｂと第１電極１５ａ間でそれぞれ縦方向の容量（図１（Ｂ）の破線矢印参照）を得ることができる。これにより、平板状の電極を縦方向に絶縁膜を介して積層した従来の容量素子に比べて、単位面積あたりの容量を大きくすることができ、容量素子形成領域が占める面積を低減することができる。
【００２０】
さらに、第１配線１ａ，５ａ，１３ａ及び第２配線１ｂ，５ｂ，１３ｂはデザインルールの許容範囲で最小線幅かつ最小間隔に形成されているので、単位長さ当たりの配線間カップリング容量を最大にすることができる。
さらに、第１配線１ａ上に第２配線５ｂが配置され、第２配線１ｂ上に第１配線５ａが配置され、第１配線５ａ上に第２配線１３ｂが配置され、第２配線５ｂ上に第１配線１３ａが配置されているので、縦方向のカップリング容量を最大限に利用することができる。
【００２１】
図２は他の実施例を示す概略図であり、（Ａ）は第３層目電極組の平面図、（Ｂ）は斜視図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。図２では半導体基板及び絶縁膜の図示は省略している。また、第１配線及び第２配線の本数は少なく図示し、（Ａ）、（Ｂ）、（Ｃ）で対応していない。
【００２２】
半導体基板上に形成された絶縁膜上に、櫛形状に配列された複数の第１配線２１ａをもつ第１電極２３ａと、第１配線２１ａ間に配置されて櫛形状に配列された複数の第２配線２１ｂをもつ第２電極２３ｂからなる第１層目電極組２４が形成されている。第１配線２１ａは第２配線２１ｂよりも太い線幅で形成されている。
【００２３】
第１層目電極組２４上に絶縁膜を介して、櫛形状に配列された複数の第１配線２５ａをもつ第１電極２７ａと、第１配線２５ａ間に配置されて櫛形状に配列された複数の第２配線２５ｂをもつ第２電極２７ｂからなる第２層目電極組２９が形成されている。第２層目電極組２９の第１配線２５ａは第１層目電極組２４の第２配線２１ｂ上に配置され、第２層目電極組２９の第２配線２５ｂは第１層目電極組２４の第１配線２１ａ上に配置されている。第１配線２５ａは第１配線２１ａと同じ線幅で形成され、第２配線２５ｂは第２配線２１ｂと同じ線幅で形成されており、第１配線２５ａは第２配線２１ｂ，２５ｂよりも太い線幅で形成されている。
第１層目電極組２４の第１電極２３ａと第２層目電極組２９の第１電極２７ａはスルーホール３１ａを介して電気的に接続されている。第１層目電極組２４の第２電極２３ｂと第２層目電極組２９の第２電極２７ｂはスルーホール３１ｂを介して電気的に接続されている。
【００２４】
第２層目電極組２９上に絶縁膜を介して、櫛形状に配列された複数の第１配線３３ａをもつ第１電極３５ａと、第１配線３３ａ間に配置されて櫛形状に配列された複数の第２配線３３ｂをもつ第２電極３５ｂからなる第３層目電極組３７が形成されている。第３層目電極組３７の第１配線３３ａは第２層目電極組２９の第２配線２５ｂ上に配置され、第３層目電極組３７の第２配線３３ｂは第２層目電極組２９の第１配線２５ａ上に配置されている。第１配線３３ａは第１配線２１ａ，２５ａと同じ線幅で形成され、第２配線３３ｂは第２配線２１ｂ，２５ｂと同じ線幅で形成されており、第１配線３３ａは第２配線２１ｂ，２５ｂ，３３ｂよりも太い線幅で形成されている。
【００２５】
第２層目電極組２９の第１電極２７ａと第３層目電極組３７の第１電極３５ａはスルーホール３９ａを介して電気的に接続されている。第２層目電極組２９の第２電極２７ｂと第３層目電極組３７の第２電極３５ｂはスルーホール３９ｂを介して電気的に接続されている。
第１配線２１ａと第２配線２１ｂ間、第１配線２５ａと第２配線２５ｂ間、第１配線３３ａと第２配線３３ｂ間の間隔はデザインルールの許容範囲で最小間隔に設定されている。
【００２６】
この実施例の容量素子では、図１を参照して説明した実施例と同様に、スルーホール３１ａ，３９ａを介して電気的に接続されている第１電極２３ａ，２７ａ，３５ａと、スルーホール３１ｂ，３９ｂを介して電気的に接続されている第２電極２３ｂ，２７ｂ，３５ｂの間に、縦方向及び横方向の容量を得ることができ、単位面積あたりの容量を大きくすることができる。
さらに、第１配線２１ａ，２５ａ，３５ａは第２配線２１ｂ，２５ｂ，３５ｂよりも太い線幅で形成されているので、縦方向の容量についてフリンジ容量も得ることができ、単位面積あたりの容量を大きくすることができる。
【００２７】
図３はさらに他の実施例を示す概略図であり、（Ａ）は第３層目電極組の平面図、（Ｂ）は斜視図、（Ｃ）は（Ａ）のＣ−Ｃ位置での断面図である。図３では半導体基板及び絶縁膜の図示は省略している。また、第１配線及び第２配線の本数は少なく図示し、（Ａ）、（Ｂ）、（Ｃ）で対応していない。
【００２８】
半導体基板上に形成された絶縁膜上に、櫛形状に配列された複数の第１配線４１ａをもつ第１電極４３ａと、第１配線４１ａ間に配置されて櫛形状に配列された複数の第２配線４１ｂをもつ第２電極４３ｂからなる第１層目電極組４４が形成されている。
【００２９】
第１層目電極組４４上に絶縁膜を介して、櫛形状に配列された複数の第１配線４５ａをもつ第１電極４７ａと、第１配線４５ａ間に配置されて櫛形状に配列された複数の第２配線４５ｂをもつ第２電極４７ｂからなる第２層目電極組４９が形成されている。第２層目電極組４９の第１配線４５ａは第１層目電極組４４の第１配線４１ａ上に配置され、第２層目電極組４９の第２配線４５ｂは第１層目電極組４４の第２配線４１ｂ上に配置されている。
【００３０】
第１層目電極組４４の第１電極４３ａと第２層目電極組４９の第１電極４７ａはスルーホール５１ａを介して電気的に接続されている。第１層目電極組４４の第２電極４３ｂと第２層目電極組４９の第２電極４７ｂはスルーホール５１ｂを介して電気的に接続されている。
【００３１】
さらに、第１層目電極組４４の第１配線４１ａと第２層目電極組４９の第１配線４５ａはスルーホール（第１接続孔）５２ａを介して電気的に接続され、第１層目電極組４４の第２配線４１ｂと第２層目電極組４９の第２配線４５ｂはスルーホール（第２接続孔）５２ｂを介して電気的に接続されている。スルーホール５２ａ，５２ｂについて（Ｂ）での図示は省略している。スルーホール５２ａ，５２ｂは、配線４１ａ，４１ｂ，４５ａ，４５ｂの長手方向に沿って島状に複数形成されていてもよいし、配線４１ａ，４１ｂ，４５ａ，４５ｂの長手方向に沿って帯状に形成されていてもよい。
【００３２】
第２層目電極組４９上に絶縁膜を介して、櫛形状に配列された複数の第１配線５３ａをもつ第１電極５５ａと、第１配線５３ａ間に配置されて櫛形状に配列された複数の第２配線５３ｂをもつ第２電極５５ｂからなる第３層目電極組５７が形成されている。第３層目電極組５７の第１配線５３ａは第２層目電極組４９の第１配線４５ａ上に配置され、第３層目電極組５７の第２配線５３ｂは第２層目電極組４９の第２配線４５ｂ上に配置されている。
【００３３】
第２層目電極組４９の第１電極４７ａと第３層目電極組５７の第１電極５５ａはスルーホール５９ａを介して電気的に接続されている。第２層目電極組４９の第２電極４７ｂと第３層目電極組５７の第２電極５５ｂはスルーホール５９ｂを介して電気的に接続されている。
【００３４】
さらに、第２層目電極組４９の第１配線４５ａと第３層目電極組５７の第１配線５３ａはスルーホール（第１接続孔）６０ａを介して電気的に接続され、第２層目電極組４９の第２配線４５ｂと第３層目電極組５７の第２配線５３ｂはスルーホール（第２接続孔）６０ｂを介して電気的に接続されている。スルーホール６０ａ，６０ｂについて（Ｂ）での図示は省略している。スルーホール６０ａ，６０ｂは、配線４５ａ，４５ｂ，５３ａ，５３ｂの長手方向に沿って島状に複数形成されていてもよいし、配線４５ａ，４５ｂ，５３ａ，５３ｂの長手方向に沿って帯状に形成されていてもよい。
【００３５】
第１配線４１ａ，４５ａ，５３ａ及び第２配線４１ｂ，４５ｂ，５３ｂはデザインルールの許容範囲で最小線幅に形成されている。また、第１配線４１ａと第２配線４１ｂ間、第１配線４５ａと第２配線４５ｂ間、第１配線５３ａと第２配線５３ｂ間の間隔はデザインルールの許容範囲で最小間隔に設定されている。
【００３６】
この実施例の容量素子では、スルーホール５１ａ，５９ａを介して電気的に接続されている第１電極４３ａ，４７ａ，５５ａと、スルーホール５１ｂ，５９ｂを介して電気的に接続されている第２電極４３ｂ，４７ｂ，５５ｂの間に、縦方向（斜め方向）及び横方向の容量を得ることができ、単位面積あたりの容量を大きくすることができる。
さらに、スルーホール５２ａと５２ｂの間の容量、スルーホール６０ａと６０ｂの間の容量、スルーホール５２ａと第２配線４１ｂ，４５ｂの間の容量、スルーホール６０ａと第２配線４５ｂ，５３ｂの間の容量、スルーホール５２ｂと第１配線４１ａ，４５ａの間の容量、及び、スルーホール６０ｂと第１配線４５ａ，５３ａの間の容量を得ることができ、単位面積あたりの容量をさらに大きくすることができる。
【００３７】
図３を参照して説明した実施例では、第１配線４１ａ，４５ａ，５３ａはスルーホール５２ａ，６２ａを介して電気的に接続され、かつ第２配線４１ｂ，４５ｂ，５３ｂはスルーホール５２ｂ，６２ｂを介して電気的に接続されているが、本発明はこれに限定されるものではない。例えば、第１配線４１ａ，４５ａ，５３ａはスルーホール５２ａ，６２ａを介して電気的に接続され、かつ第２配線４１ｂ，４５ｂ，５３ｂの形成領域にはスルーホールが形成されていないようにしてもよいし、第１配線４１ａ，４５ａ，５３ａの形成領域にはスルーホールが形成されておらず、かつ第２配線４１ｂ，４５ｂ，５３ｂはスルーホール５２ｂ，６２ｂを介して電気的に接続されているようにしてもよい。
【００３８】
図４はさらに他の実施例を示す概略図であり、（Ａ）は第４層目電極組の平面図、（Ｂ）は斜視図、（Ｃ）は（Ａ）のＤ−Ｄ位置での断面図である。図４では半導体基板及び絶縁膜の図示は省略している。また、第１配線及び第２配線の本数は少なく図示し、（Ａ）、（Ｂ）、（Ｃ）で対応していない。図３と同じ部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【００３９】
半導体基板上に形成された絶縁膜上に、第１配線４１ａをもつ第１電極４３ａと第２配線４１ｂをもつ第２電極４３ｂからなる第１層目電極組４４が形成されている。第１層目電極組４４上に絶縁膜を介して、第１配線４５ａをもつ第１電極４７ａと第２配線４５ｂをもつ第２電極４７ｂからなる第２層目電極組４９が形成されている。第１層目電極組４４と第２層目電極組４９について、第１電極４３ａと第１電極４７ａはスルーホール５１ａを介して、第２電極４３ｂと第２電極４７ｂはスルーホール５１ｂを介して、第１配線４１ａと第１配線４５ａはスルーホール５２ａを介して、第２配線４１ｂと第２配線４５ｂはスルーホール５２ｂを介して、それぞれ電気的に接続されている。
【００４０】
第２層目電極組４９上に絶縁膜を介して、櫛形状に配列された複数の第１配線６１ａをもつ第１電極６３ａと、第１配線６１ａ間に配置されて櫛形状に配列された複数の第２配線６１ｂをもつ第２電極６３ｂからなる第３層目電極組６４が形成されている。第３層目電極組６４の第１配線６１ａは第２層目電極組４９の第２配線４５ｂ上に配置され、第３層目電極組６４の第２配線６１ｂは第２層目電極組４９の第１配線４５ａ上に配置されている。
第２層目電極組４９の第１電極４７ａと第３層目電極組６４の第１電極６３ａはスルーホール５９ａを介して電気的に接続されている。第２層目電極組４９の第２電極４７ｂと第３層目電極組６１の第２電極６３ｂはスルーホール５９ｂを介して電気的に接続されている。
【００４１】
第３層目電極組６４上に絶縁膜を介して、櫛形状に配列された複数の第１配線６５ａをもつ第１電極６７ａと、第１配線６５ａ間に配置されて櫛形状に配列された複数の第２配線６５ｂをもつ第２電極６７ｂからなる第４層目電極組６９が形成されている。第４層目電極組６９の第１配線６５ａは第３層目電極組６４の第１配線６１ａ上に配置され、第４層目電極組６９の第２配線６５ｂは第３層目電極組６４の第２配線６１ｂ上に配置されている。
【００４２】
第３層目電極組６４の第１電極６３ａと第４層目電極組６９の第１電極６７ａはスルーホール７１ａを介して電気的に接続されている。第３層目電極組６４の第２電極６３ｂと第４層目電極組６９の第２電極６７ｂはスルーホール７１ｂを介して電気的に接続されている。
さらに、第３層目電極組６４の第１配線６１ａと第４層目電極組６９の第１配線６５ａはスルーホール（第１接続孔）７２ａを介して電気的に接続され、第３層目電極組６４の第２配線６１ｂと第４層目電極組６９の第２配線６５ｂはスルーホール（第２接続孔）７２ｂを介して電気的に接続されている。スルーホール７２ａ，７２ｂは、配線６１ａ，６１ｂ，６５ａ，６５ｂの長手方向に沿って島状に複数形成されていてもよいし、配線６１ａ，６１ｂ，６５ａ，６５ｂの長手方向に沿って帯状に形成されていてもよい。
【００４３】
この実施例のように、図１を参照して説明した実施例と同様に、第２層目電極組４９と第３層目電極組６４において第１配線４５ａ，６１ａ、第２配線４５ｂ，６１ｂ間のカップリング容量を最大にして単位面積あたりの容量を大きくする領域と、図３を参照して説明した実施例と同様に、第１層目電極組４４と第２層目電極組４９、及び第３層目電極組６４と第４層目電極組６９においてスルーホール５２ａ，５２ｂ，７２ａ，７２ｂに起因する容量も含んで単位面積あたりの容量を単位面積あたりの容量を大きくする領域を組み合わせてもよい。
【００４４】
図３及び図４を参照して説明した実施例では、櫛形状に配列される第１配線及び第２配線の線幅は同じであるが、本発明はこれに限定されるものではない。例えば、図５に示すように、上下層の第１配線７３ａ，７５ａ，７７ａ間及び第２配線７３ｂ，７５ｂ，７７ｂ間にそれぞれスルーホールを設ける場合において第１配線７３ａと７５ａの線幅、第１配線７５ａと７７ａの線幅、第２配線７３ｂと７５ｂの線幅、及び、第２配線７５ｂと７７ｂの線幅を異ならせてもよい。
また、図６に示すように、上下層の第１配線７９ａ，８１ａ間及び８３ａ，８５ａ間、並びに上下層の第２配線７９ｂ，８１ｂ間及び８３ｂ，８５ｂ間にそれぞれスルーホールを設け、第１配線８１ａと第２配線８３ｂ間及び第２配線８１ｂと第２配線８３ａ間において縦方向のカップリング容量を最大にする場合において第１配線７９ａと８１ａの線幅、第１配線８１ａと８３ａの線幅、第１配線８３ａと８５ａの線幅、第２配線７９ｂと８１ｂの線幅、第２配線８１ｂと８３ｂの線幅、及び、第２配線８３ｂと８５ｂの線幅を異ならせてもよい。
上下層の第１配線、第２配線の線幅を異ならせた図５及び図６の態様によればフリンジ容量も得ることができる。
【００４５】
図７は本発明の容量素子が適用される半導体集積回路の一例を示す回路図である。ここではスイッチトキャパシタを用いた積分器に本発明の容量素子を適用した例を説明する。
この積分器は、演算増幅器８７と、４つのスイッチ素子８８，８９，９０，９１と、２つの容量素子９２，９３を備えている。サンプリングモードでは、第１スイッチ素子８８と第３スイッチ素子９０を閉じ、第２スイッチ素子８９と第４スイッチ素子９１を開き、入力端子９４の電位を第１容量素子９２にサンプリングする。このとき、第２容量素子９３は前回の値を保持している。
積分モードでは、第１スイッチ素子８８と第３スイッチ素子９０を開き、第２スイッチ素子９８９と第４スイッチ素子９１を閉じることにより、第１容量素子９２の電荷が第２容量素子９３に加えられ、積分結果が出力端子９５に出力される。
【００４６】
容量素子９２，９３として本発明の容量素子を用いることにより、容量素子がチップ上で占める面積を小さくすることができ、ひいては積分器全体がチップ上で占める面積を小さくすることができる。
ただし本発明の容量素子が適用される半導体集積回路はスイッチトキャパシタを用いた積分器に限定されるものではなく、回路の種類を問わずに、容量素子を備えた半導体集積回路に本発明を適用することができる。
【００４７】
以上、本発明の実施例を説明したが、形状及び配置などは一例であり、本発明はこれに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【図面の簡単な説明】
【００４８】
【図１】一実施例を示す概略図であり、（Ａ）は第３層目電極組の平面図、（Ｂ）は斜視図、（Ｃ）は（Ａ）のＡ−Ａ位置での断面図である。
【図２】他の実施例を示す概略図であり、（Ａ）は第３層目電極組の平面図、（Ｂ）は斜視図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。
【図３】さらに他の実施例を示す概略図であり、（Ａ）は第３層目電極組の平面図、（Ｂ）は斜視図、（Ｃ）は（Ａ）のＣ−Ｃ位置での断面図である。
【図４】さらに他の実施例を示す概略図であり、（Ａ）は第３層目電極組の平面図、（Ｂ）は斜視図、（Ｃ）は（Ａ）のＤ−Ｄ位置での断面図である。
【図５】さらに他の実施例を概略的に示す断面図である。
【図６】さらに他の実施例を概略的に示す断面図である。
【図７】本発明の容量素子が適用される半導体集積回路の一例を示す回路図である。
【図８】電極を縦方向に積層した従来の容量素子を示す概略斜視図である。
【符号の説明】
【００４９】
１ａ，５ａ，１３ａ    第１配線
１ｂ，５ｂ，１３ｂ    第２配線
３ａ，７ａ，１５ａ    第１電極
３ｂ，７ｂ，１５ｂ    第２電極
４      第１層目電極組
９      第２層目電極組
１１ａ，１１ｂ，１９ａ，１９ｂ    スルーホール
１７    第３層目電極組
２１ａ，２５ａ，３３ａ    第１配線
２１ｂ，２５ｂ，３３ｂ    第２配線
２３ａ，２７ａ，３５ａ    第１電極
２３ｂ，２７ｂ，３５ｂ    第２電極
２４    第１層目電極組
２９    第２層目電極組
３１ａ，３１ｂ，３９ａ，３９ｂ    スルーホール
３７    第３層目電極組
４１ａ，４５ａ，５３ａ    第１配線
４１ｂ，４５ｂ，５３ｂ    第２配線
４３ａ，４７ａ，５５ａ    第１電極
４３ｂ，４７ｂ，５５ｂ    第２電極
４４    第１層目電極組
４９    第２層目電極組
５１ａ，５１ｂ，５９ａ，５９ｂ    スルーホール
５２ａ，６０ａ    第１配線間のスルーホール
５２ｂ，６０ｂ    第２配線間のスルーホール
５７    第３層目電極組
６１ａ，６５ａ    第１配線
６１ｂ，６５ｂ    第２配線
６３ａ，６７ａ    第１電極
６３ｂ，６７ｂ    第２電極
６４    第３層目電極組
６９    第４層目電極組
７１ａ，７１ｂ    スルーホール
７２ａ  第１配線間のスルーホール
７２ｂ  第２配線間のスルーホール
７３ａ，７５ａ，７７ａ，７９ａ，８１ａ，８３ａ，８５ａ    第１配線
７３ｂ，７５ｂ，７７ｂ，７９ｂ，８１ｂ，８３ｂ，８５ｂ    第２配線
８７    演算増幅器
８８，８９，９０，９１    スイッチ素子
９２，９３    容量素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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