(57)【要約】【課題】  ＧａＡｓ基板上にＩｎＰの格子定数に近い化合物半導体結晶によるヘテロ構造を転位の発生を最小限に抑えて形成できるようにすること。【解決手段】  半絶縁性ＧａＡｓ基板１上にＩｎＧａＰバッファ層３を膜厚が５ｎｍ以上５００ｎｍ以下に形成し、その上にＩｎＡｌＡｓ層４及びＩｎＧａＡｓチャネル層５を成層することによりヘテロ構造を形成する。ＩｎＧａＰバッファ層３の形成時にＩｎ偏析現象が生じＩｎＧａＰバッファ層３の上層部付近はＩｎ過多の状態となる。この結果、ＩｎＧａＰバッファ層３の表面の組成はＩｎＰの組成に極めて近くなり、表面状態の悪化につながるようなミスフィット転位の発生が抑えられる。また、その上に形成されるＩｎＡｌＡｓ層４及びＩｎＧａＡｓチャネル層５の表面状態を良好とすることができる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
ＧａＡｓ基板上に、ＧａＡｓの格子定数よりもＩｎＰの格子定数に近い化合物半導体結晶又はＩｎＰ結晶が成層されて成る化合物半導体において、前記ＧａＡｓ基板上にＩｎＧａＰバッファ層又はＩｎＧａＡｓＰバッファ層を介して前記結晶が形成され、該バッファ層の膜厚が５ｎｍ以上５００ｎｍ以下であることを特徴とする化合物半導体。
【請求項２】
ＧａＡｓ基板上に、ＧａＡｓの格子定数よりもＩｎＰの格子定数に近い化合物半導体結晶又はＩｎＰ結晶が形成されて成る化合物半導体において、前記ＧａＡｓ基板上にＩｎＧａＰバッファ層又はＩｎＧａＡｓＰバッファ層と、さらに前記ＩｎＧａＰバッファ層又はＩｎＧａＡｓＰバッファ層の上にＩｎＰバッファ層が形成され、該２つのバッファ層を介して前記結晶が形成され、該２つのバッファ層の合計の膜厚が５ｎｍ以上５００ｎｍ以下であることを特徴とする化合物半導体。
【請求項３】
２つのバッファ層の合計の膜厚が２５ｎｍ以上５００ｎｍ以下の範囲である請求項２記載の化合物半導体。
【請求項４】
ＩｎＰバッファ層の膜厚が２０ｎｍ以上２００ｎｍ以下の範囲である請求項２又は３記載の化合物半導体。
【請求項５】
ＧａＡｓの格子定数よりもＩｎＰの格子定数に近い化合物半導体結晶が、ＩｎＧａＡｓ又はＩｎＡｌＡｓ結晶である請求項１、２、３又は４記載の化合物半導体。
【請求項６】
ＩｎＧａＰバッファ層又はＩｎＧａＡｓＰバッファ層の少なくとも上層５ｎｍのＩｎ組成がＧａＡｓと格子整合する組成より高い請求項１、２、３、４又は５記載の化合物半導体。
【請求項７】
請求項１、２、３、４、５又は６記載の化合物半導体から成る化合物半導体素子。
【請求項８】
ＧａＡｓ基板上に、ＧａＡｓの格子定数よりもＩｎＰの格子定数に近い化合物半導体結晶又はＩｎＰ結晶を成長させる化合物半導体の製造方法において、ＧａＡｓ基板上にＩｎＧａＰバッファ層又はＩｎＧａＡｓＰバッファ層を成長させ、該ＩｎＧａＰバッファ層又はＩｎＧａＡｓＰバッファ層上にＧａＡｓの格子定数よりもＩｎＰの格子定数に近い化合物半導体結晶又はＩｎＰ結晶を成長させることを特徴とする化合物半導体の製造方法。
【請求項９】
前記ＩｎＧａＰバッファ層又はＩｎＧａＡｓＰバッファ層の成長を４００℃以上６００℃以下の温度で５ｎｍ以上５００ｎｍ以下に成長させて行い、ＧａＡｓの格子定数よりもＩｎＰの格子定数に近い化合物半導体結晶又はＩｎＰ結晶の成長を４００℃以上７００℃以下の温度で行う請求項８記載の化合物半導体の製造方法。
【請求項１０】
前記ＩｎＧａＰバッファ層又はＩｎＧａＡｓＰバッファ層上にＩｎＰバッファ層を成長させ、該ＩｎＰバッファ層を所定のアニール温度まで昇温してアニールし、ＩｎＰ結晶又はＧａＡｓの格子定数よりもＩｎＰの格子定数に近い化合物半導体結晶を成長させるための所定の結晶成長温度まで降温した後に、前記ＩｎＰ結晶又は化合物半導体結晶を成長させる請求項８記載の化合物半導体の製造方法。
【請求項１１】
前記ＩｎＧａＰバッファ層又はＩｎＧａＡｓＰバッファ層の成長を４００℃以上６００℃以下の温度で５ｎｍ以上３００ｎｍ以下の膜厚となるように行う請求項１０記載の化合物半導体の製造方法。
【請求項１２】
前記ＩｎＰバッファ層の膜厚が２０ｎｍ以上２００ｎｍ以下であることを特徴とする請求項１０又は１１記載の化合物半導体の製造方法。
【請求項１３】
前記ＩｎＰバッファ層の成長温度が４００℃以上５５０℃以下であることを特徴とする請求項１０、１１又は１２記載の化合物半導体の製造方法。
【請求項１４】
前記ＩｎＰバッファ層を所定のアニール温度まで昇温してアニールした後、前記ＩｎＰ結晶又はＧａＡｓの格子定数よりもＩｎＰの格子定数に近い化合物半導体結晶を成長させる前に、所定のアニール温度から所定の結晶成長温度まで降温し、再び所定のアニール温度まで昇温する操作を１回以上５回以下加えた後に、所定の結晶成長温度まで降温する請求項１０、１１、１２又は１３記載の化合物半導体の製造方法。
【請求項１５】
前記所定のアニール温度が６５０℃以上７３０℃以下である請求項１０、１１、１２、１３又は１４記載の化合物半導体の製造方法。
【請求項１６】
前記所定の結晶成長温度が４００℃以上７００℃以下である請求項１０、１１、１２、１３又は第１４記載の化合物半導体の製造方法。
【請求項１７】
ＧａＡｓの格子定数よりもＩｎＰの格子定数に近い化合物半導体結晶が、ＩｎＧａＡｓ又はＩｎＡｌＡｓ結晶である請求項８、９、１０、１１、１２、１３、１４、１５又は１６記載の化合物半導体の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低転位密度の化合物半導体、その製造方法及びそれを用いた化合物半導体素子に関するものである。
【背景技術】
【０００２】
現在、携帯電話のパワーアンプやスイッチなどに用いられている化合物半導体素子はＧａＡｓ基板上にエピタキシャル法等によって様々なヘテロ構造を形成したものが主流である。例えば、携帯電話用のマイクロ波増幅素子又は高速スイッチング素子として用いられる高移動度トランジスタ（以下、ＨＥＭＴと称する）の場合、ＧａＡｓ基板上にｎ型ＡｌＧａＡｓ電子供給層、及びＩｎＧａＡｓチャネル層を形成し、チャネル層における高移動度２次元電子ガスを利用した化合物半導体素子となっている。
【０００３】
近年の素子の高速化への要求から、ＧａＡｓ基板を使用した素子からＩｎＰ基板を使用した素子への切り替えが迫られている。ＩｎＰ基板を使用するとＩｎＧａＡｓチャネル層のＩｎ組成をＧａＡｓ基板の場合と比較して高くすることができるため、電子輸送特性が飛躍的に向上するからである。
【０００４】
しかしながら、ＩｎＰ基板は、ＩｎＰの積層欠陥エネルギーがＧａＡｓのそれより小さいことに起因して、単結晶基板を製造することが困難であることに加え、Ｉｎ地金が貴重なため価格がＧａＡｓの数倍以上と高価である。また、ＩｎＰ基板は割れやすく強度的にも問題があり、ＩｎＰ基板の使用は、エピタキシャル層形成時および素子作製プロセス時における歩留まり悪化の原因となっている。
【０００５】
そこで、ＨＥＭＴ用のＩｎＧａＡｓ／ＩｎＡｌＡｓ系のエピタキシャル層を、ＩｎＰ基板上に形成するのと同様にしてＧａＡｓ基板上に形成することにより、化合物半導体を作製する試みが盛んに行われている。しかし、ＧａＡｓの格子定数が５．６５３３Åであるのに対し、ＩｎＰ又はＩｎＰに格子整合するＩｎ0.53Ｇａ0.47ＡｓやＩｎ0.52Ａｌ0.48Ａｓの格子定数は５．８６８８Åであり、したがって、上記の構成を採用する場合約４％の格子定数における不整合が生じる。このため、ＧａＡｓ基板上にこれらを直接形成すると、これにより得られたＨＥＭＴには、格子不整合に起因するミスフィット転位が大量に導入されてしまう。
【０００６】
この不具合を解決するため、ＧａＡｓ基板上のバッファ層にＩｎＧａＡｓやＩｎＡｌＡｓの組成勾配層を設ける方法が公知である。従来では、この組成勾配層の格子定数を層の厚み方向に徐々に変えていくリニアグレーデッドバッファ法（例えば、非特許文献１参照）、又はこの組成勾配層の格子定数を層の厚み方向に段階的に変化させていくステップグレーデッドバッファ法（例えば、非特許文献２参照）が主に用いられている。前者は格子歪をバッファ層の中で徐々に緩和し、転位の発生を最小限に抑える方法であり、後者は段階的に組成を変えることにより界面で転位を曲げ、これにより転位が上層へ伝播するのを妨ぐ方法である。
【非特許文献１】W.E.Hoke et al.,J.Vac.Sci.Technol.B,19(2001)1505
【非特許文献２】S.Goze et al.,J.Cryst.Growth 201/202(2001)155
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述した従来方法は、いずれもミスフィット転位の低減には効果があり、実際にこれらの方法で作製したエピタキシャル基板を使用した化合物半導体素子が試作されているが、実用化には至っていない。これら従来方法の問題点は、バッファ層が０．５μｍ以上と非常に厚くなることである。例えばリニアグレーデッドバッファ法を採用した場合には、バッファ層厚１．５μｍを要している。その理由は、膜厚が薄いと、格子不整合による歪が薄いバッファに集中して転位密度が非常に高くなるからである。一方ステップグレーデッドバッファ法では、各バッファ界面で転位の方向を変えられるため、バッファ膜厚を薄くできる。しかしながら、この場合でも、上記文献に開示されている例では、バッファ層厚は０．６μｍである。このように組成勾配層を用いた従来のバッファ層によると、その膜厚を０．５μｍ以下にすることは困難である。
【０００８】
基板上に厚い膜を積むと原料をより多く必要とする上に成長時間が長くなるので、コストがかさむことになる。したがって、高価なＩｎＰ基板を安価なＧａＡｓ基板で置き換えてもコストの削減は僅かということになり、低コスト化という目的を達成できない虞がある。
【０００９】
また、厚い膜を積むことにより表面の平坦性が損なわれるので、ＨＥＭＴなどの化合物半導体素子を製作するためのエピタキシャル基板では、出来上がったＨＥＭＴの移動度への悪影響も考えられる。このほか、バッファ層の膜厚が厚いとバッファ層に高濃度の転位が集積するため、リーク電流の増大や、様々な信頼性が低下する虞があり、化合物半導体素子としての電気的特性や信頼性が低下するという傾向を生じる。
【００１０】
本発明の目的は、従来技術における上述の問題点を解決することができる化合物半導体、およびその製造方法を提供することにある。
【００１１】
本発明の目的は、また、電気的特性や信頼性に優れた化合物半導体素子を提供することにある。
【課題を解決するための手段】
【００１２】
上記課題を解決するため、鋭意研究の結果、本発明者等は、ＧａＡｓ基板上に５ｎｍ以上５００ｎｍ以下の膜厚のＩｎＧａＰバッファ層又はＩｎＧａＡｓＰバッファ層を形成した後、該バッファ層上にＩｎＰ、ＩｎＧａＡｓあるいはＩｎＡｌＡｓ層等を積層することにより、その表面欠陥が少なく表面状態も良好になることを見出し、この知見に基づいて本発明をなすに至ったものである。
【００１３】
本発明の特徴は、ＧａＡｓ基板上に、ＧａＡｓの格子定数よりもＩｎＰの格子定数に近い化合物半導体結晶又はＩｎＰ結晶が成層されて成る化合物半導体において、前記ＧａＡｓ基板上にＩｎＧａＰバッファ層又はＩｎＧａＡｓＰバッファ層を介して前記結晶が形成され、該バッファ層の膜厚が５ｎｍ以上５００ｎｍ以下である点にある。
【００１４】
ＧａＡｓの格子定数よりもＩｎＰの格子定数に近い化合物半導体結晶は、ＩｎＧａＡｓ又はＩｎＡｌＡｓ結晶であってもよい。ＩｎＧａＰバッファ層又はＩｎＧａＡｓＰバッファ層の少なくとも上層５ｎｍのＩｎ組成はＧａＡｓと格子整合する組成より高くてもよい。該化合物半導体を用いて、電気的特性や信頼性に優れたＨＥＭＴ又はその他の化合物半導体素子を製造することができる。
【００１５】
本発明の他の特徴は、ＧａＡｓ基板上に、ＧａＡｓの格子定数よりもＩｎＰの格子定数に近い化合物半導体結晶又はＩｎＰ結晶を成長させる化合物半導体の製造方法において、ＧａＡｓ基板上にＩｎＧａＰバッファ層又はＩｎＧａＡｓＰバッファ層を成長させ、該ＩｎＧａＰバッファ層又はＩｎＧａＡｓＰバッファ層上にＧａＡｓの格子定数よりもＩｎＰの格子定数に近い化合物半導体結晶又はＩｎＰ結晶を成長させる点にある。
【００１６】
請求項１の発明によれば、ＧａＡｓ基板上に、ＧａＡｓの格子定数よりもＩｎＰの格子定数に近い化合物半導体結晶又はＩｎＰ結晶が成層されて成る化合物半導体において、前記ＧａＡｓ基板上にＩｎＧａＰバッファ層又はＩｎＧａＡｓＰバッファ層を介して前記結晶が形成され、該バッファ層の膜厚が５ｎｍ以上５００ｎｍ以下であることを特徴とする化合物半導体が提案される。
【００１７】
請求項２の発明によれば、ＧａＡｓ基板上に、ＧａＡｓの格子定数よりもＩｎＰの格子定数に近い化合物半導体結晶又はＩｎＰ結晶が形成されて成る化合物半導体において、前記ＧａＡｓ基板上にＩｎＧａＰバッファ層又はＩｎＧａＡｓＰバッファ層と、さらに前記ＩｎＧａＰバッファ層又はＩｎＧａＡｓＰバッファ層の上にＩｎＰバッファ層が形成され、該２つのバッファ層を介して前記結晶が形成され、該２つのバッファ層の合計の膜厚が５ｎｍ以上５００ｎｍ以下であることを特徴とする化合物半導体が提案される。
【００１８】
請求項３の発明によれば、請求項２の発明において、２つのバッファ層の合計の膜厚が２５ｎｍ以上５００ｎｍ以下の範囲である化合物半導体が提案される。
【００１９】
請求項４の発明によれば、請求項２又は３の発明において、ＩｎＰバッファ層の膜厚が２０ｎｍ以上２００ｎｍ以下の範囲である化合物半導体が提案される。
【００２０】
請求項５の発明によれば、請求項１、２、３又は４の発明において、ＧａＡｓの格子定数よりもＩｎＰの格子定数に近い化合物半導体結晶が、ＩｎＧａＡｓ又はＩｎＡｌＡｓ結晶である化合物半導体が提案される。
【００２１】
請求項６の発明によれば、請求項１、２、３、４又は５の発明において、ＩｎＧａＰバッファ層又はＩｎＧａＡｓＰバッファ層の少なくとも上層５ｎｍのＩｎ組成がＧａＡｓと格子整合する組成より高い化合物半導体が提案される。
【００２２】
請求項７の発明によれば、請求項１、２、３、４、５又は６の発明において、化合物半導体から成る化合物半導体素子が提案される。
【００２３】
請求項８の発明によれば、ＧａＡｓ基板上に、ＧａＡｓの格子定数よりもＩｎＰの格子定数に近い化合物半導体結晶又はＩｎＰ結晶を成長させる化合物半導体の製造方法において、ＧａＡｓ基板上にＩｎＧａＰバッファ層又はＩｎＧａＡｓＰバッファ層を成長させ、該ＩｎＧａＰバッファ層又はＩｎＧａＡｓＰバッファ層上にＧａＡｓの格子定数よりもＩｎＰの格子定数に近い化合物半導体結晶又はＩｎＰ結晶を成長させることを特徴とする化合物半導体の製造方法が提案される。
【００２４】
請求項９の発明によれば、請求項８の発明において、前記ＩｎＧａＰバッファ層又はＩｎＧａＡｓＰバッファ層の成長を４００℃以上６００℃以下の温度で５ｎｍ以上５００ｎｍ以下に成長させて行い、ＧａＡｓの格子定数よりもＩｎＰの格子定数に近い化合物半導体結晶又はＩｎＰ結晶の成長を４００℃以上７００℃以下の温度で行う化合物半導体の製造方法が提案される。
【００２５】
請求項１０の発明によれば、請求項８の発明において、前記ＩｎＧａＰバッファ層又はＩｎＧａＡｓＰバッファ層上にＩｎＰバッファ層を成長させ、該ＩｎＰバッファ層を所定のアニール温度まで昇温してアニールし、ＩｎＰ結晶又はＧａＡｓの格子定数よりもＩｎＰの格子定数に近い化合物半導体結晶を成長させるための所定の結晶成長温度まで降温した後に、前記ＩｎＰ結晶又は化合物半導体結晶を成長させる化合物半導体の製造方法が提案される。
【００２６】
請求項１１の発明によれば、請求項１０の発明において、前記ＩｎＧａＰバッファ層又はＩｎＧａＡｓＰバッファ層の成長を４００℃以上６００℃以下の温度で５ｎｍ以上３００ｎｍ以下の膜厚となるように行う化合物半導体の製造方法が提案される。
【００２７】
請求項１２の発明によれば、請求項１０又は１１の発明において、前記ＩｎＰバッファ層の膜厚が２０ｎｍ以上２００ｎｍ以下であることを特徴とする化合物半導体の製造方法が提案される。
【００２８】
請求項１３の発明によれば、請求項１０、１１又は１２の発明において、前記ＩｎＰバッファ層の成長温度が４００℃以上５５０℃以下であることを特徴とする化合物半導体の製造方法が提案される。
【００２９】
請求項１４の発明によれば、請求項１０、１１、１２又は１３の発明において、前記ＩｎＰバッファ層を所定のアニール温度まで昇温してアニールした後、前記ＩｎＰ結晶又はＧａＡｓの格子定数よりもＩｎＰの格子定数に近い化合物半導体結晶を成長させる前に、所定のアニール温度から所定の結晶成長温度まで降温し、再び所定のアニール温度まで昇温する操作を１回以上５回以下加えた後に、所定の結晶成長温度まで降温する化合物半導体の製造方法が提案される。
【００３０】
請求項１５の発明によれば、請求項１０、１１、１２、１３又は１４の発明において、前記所定のアニール温度が６５０℃以上７３０℃以下である化合物半導体の製造方法が提案される。
【００３１】
請求項１６の発明によれば、請求項１０、１１、１２、１３又は１４の発明において、前記所定の結晶成長温度が４００℃以上７００℃以下である化合物半導体の製造方法が提案される。
【００３２】
請求項１７の発明によれば、請求項８、９、１０、１１、１２、１３、１４、１５又は１６の発明において、ＧａＡｓの格子定数よりもＩｎＰの格子定数に近い化合物半導体結晶が、ＩｎＧａＡｓ又はＩｎＡｌＡｓ結晶である化合物半導体の製造方法が提案される。
【発明の効果】
【００３３】
本発明によれば、ＧａＡｓ基板上に、ＩｎＰ結晶又はＧａＡｓの格子定数よりもＩｎＰの格子定数に近い化合物半導体結晶を有する化合物半導体において、上記ＧａＡｓ基板上にＩｎＧａＰバッファ層又はＩｎＧａＡｓＰバッファ層を介し前記結晶が形成され、かつ該バッファ層の膜厚を５ｎｍ以上５００ｎｍ以下とするので、表面状態が良好で、特性に優れた化合物半導体が得られ、信頼性などに優れた化合物半導体を工業的に有利に製造することができる。また、これにより、電気的特性や信頼性に優れた化合物半導体素子が得られる。
【発明を実施するための最良の形態】
【００３４】
以下、図面を参照して本発明の実施の形態の一例につき詳細に説明する。なお、ここではＩｎＧａＰバッファ層の場合について説明するが、本発明はこの一実施形態に限定されるものではなく、例えばＩｎＧａＡｓＰについても全く同様に扱うことができる。
【００３５】
図１は、本発明による化合物半導体の一実施形態を示す層構造図である。化合物半導体エピタキシャル基板１０は、半絶縁性ＧａＡｓ基板１上にＧａＡｓバッファ層２及びＩｎＧａＰバッファ層３がこの順序で形成されている。なお、ＧａＡｓバッファ層２は、形成されていなくても良い。
【００３６】
ＩｎＧａＰバッファ層３の層厚は、本実施の形態では３０ｎｍとなっており、Ｉｎ組成すなわちＩｎとＧａの総和モル数に対するＩｎモル数の割合が、上層約５ｎｍの範囲すなわちこの層の上のバリア層４との境界から約５ｎｍの範囲では０．４８よりも高く、それ以外の範囲では０．４８となっている。ＩｎＧａＰバッファ層３の厚さは５ｎｍ以上５００ｎｍ以下の範囲内であればよい。
【００３７】
なお、Ｉｎ組成が０．４８の場合にはＩｎＧａＰがＧａＡｓと格子整合する。この０．４８という値は一般に知られている３−５族４元混晶組成図から算出できる（例えば、永井治男、安達定雄、福井孝志“III-V 族半導体混晶”、コロナ社（１９８８））。ＩｎＧａＡｓＰの場合についても、同様にＧａＡｓと格子整合するＩｎ組成を決定できる。この場合のＩｎ組成はＡｓ組成に依存する。例えば、Ａｓ組成を０．５とすると、Ｉｎ組成は０．２４となる。別のＡｓ組成であれば、Ｉｎ組成も異なる値となる。
【００３８】
ＩｎＧａＰバッファ層３の上には、ＩｎＰから成るバリア層４、Ｉｎ組成が０．５３のＩｎＧａＡｓから成るチャネル層５、Ｉｎ組成が０．５２のＩｎＡｌＡｓから成るスペーサ層６がこの順序で形成されている。スペーサ層６の上には、さらに、Ｉｎ組成が０．５２のＳｉドープＩｎＡｌＡｓから成る電子供給層７、Ｉｎ組成が０．５２のＩｎＡｌＡｓから成るショットキー層８、Ｉｎ組成が０．５３のＩｎＧａＡｓから成りＳｉをドーピングしたコンタクト層９がこの順序で形成されている。
【００３９】
半絶縁性ＧａＡｓ基板１上に形成される各層は、例えば、有機金属化学気相成長法（以下、ＭＯＣＶＤ法と称することがある）により順次成層することができる。ここで、ＩｎＧａＰバッファ層３を形成する場合、Ｉｎ組成が均一に０．４８となるように意図してＩｎＧａＰバッファ層３を形成する。しかし、実際には、Ｉｎの偏析効果により、ＩｎＧａＰバッファ層３のうちバリア層４に近い領域、すなわちバッファ層３の上層約５ｎｍの範囲の領域では、Ｉｎ組成は０．４８よりも充分に大きくなり、バリア層４との境界付近ではＩｎが過剰となる。一方、ＩｎＧａＰバッファ層３中のＧａについては、バリア層４との境界付近では不足状態となる。
【００４０】
この結果、ＧａＡｓの格子定数よりもＩｎＰの格子定数に近い化合物半導体結晶を有する層が、ＩｎＧａＰバッファ層３の最表面のＩｎが過剰となっている領域の上に形成されることになる。このことは、実質的に、ＩｎＰ層の上にＧａＡｓの格子定数よりもＩｎＰの格子定数に近い化合物半導体結晶を有する層等を形成するのと同様の結果となることを意味する。したがって、半絶縁性ＧａＡｓ基板１上に形成されたＩｎＧａＰバッファ層３の表面の組成はＩｎＰの組成に極めて近く、格子不整合が極めて大きくなっているにもかかわらず、ＩｎＧａＰバッファ層３の表面状態の悪化につながるようなミスフィット転位の発生が抑えられる。
【００４１】
このことを確認するため、ＧａＡｓ基板上にＩｎＧａＰ層を形成した試料を用いて、ＩｎＧａＰ層内におけるＧａとＩｎとの濃度分布を実際に測定した。図２はその測定結果を示すグラフである。図２に示すグラフは、ＧａＡｓ基板上にＭＯＣＶＤ法によりＩｎ組成が０．４８になるように意図してＩｎＧａＰ層を約２４ｎｍの厚さに形成し、このＩｎＧａＰ層中のＩｎとＧａとの濃度をＳＩＭＳ分析を行って測定した結果を示すものである。横軸はＩｎＧａＰ層の表面からの深さを示し、縦軸はＩｎ及びＧａの濃度を示している。
【００４２】
図２から判るように、ＩｎＧａＰ層をそのＩｎ組成が均一に０．４８となるように成長形成させたにもかかわらず、実際には、最表面のＩｎが過剰になっていることがわかる。一方、Ｇａは最表面で不足している。また、得られた試料の表面状態を観察したところＨａｚｅ値が数ｐｐｍであった。このことからも、ＩｎＧａＰ層の表面はＩｎＰの組成に極めて近く、格子不整合が極めて大きくなっているにもかかわらず、ＩｎＧａＰ層の表面状態の悪化につながるようなミスフィット転位の発生が抑えられていることが理解された。
【００４３】
また、ＩｎＧａＰ層におけるＩｎが過剰となる膜厚はその成長温度等によるが、おおよそ５ｎｍ程度以上であることが図２からわかる。ＩｎＧａＰ層の膜厚が薄すぎると、単位膜厚当たりの格子ミスフィットによる応力が大きすぎて、本発明で期待されるミスフィット転位の発生抑制効果が減少すると考えられる。
【００４４】
次に、ＩｎＧａＰバッファ層の成長条件について検討するため、ＧａＡｓ基板上に、ＭＯＣＶＤ法により、ＩｎＧａＰ層を３０ｎｍ、さらにＩｎＰ層を１００ｎｍ形成して化合物半導体エピタキシャル基板を作製した。各エピタキシャル膜の成長温度は４００〜７００℃の範囲で検討した。成長温度によって、得られたエピタキシャル基板の表面状態がどのようになるのかを観察すると共に、Ｈａｚｅ値を測定した。その結果は次の通りであった。
成長温度（℃）      表面状態      Ｈａｚｅ値（ｐｐｍ）
４００〜５８０      鏡面          数百〜１０００
５８０〜６００      鏡面          １０００〜２０００
６００〜７００      白濁          数千〜数万
【００４５】
成長温度６００℃以上では表面が白濁していた。一方成長温度が６００℃を下回った場合にはその表面に良好な鏡面が得られ、特に５８０℃以下ではＨａｚｅ値が２０００ｐｐｍを下回った。したがって、ＩｎＧａＰバッファ層３は４００℃以上、６００℃以下の成長温度条件で成長させるのが好ましく、より好ましい成長温度条件は、４００℃〜５８０℃である。
【００４６】
次にＭＯＣＶＤ成長温度を５５０℃に固定し、ＧａＡｓ基板上にＩｎＧａＰバッファ膜厚を１５ｎｍ〜３００ｎｍの範囲で種々変えて成層し、その上にＩｎＰ層を１００ｎｍの厚さに形成して化合物半導体エピタキシャル基板を作製した。ＩｎＧａＰバッファの膜厚によって、得られたエピタキシャル基板の表面状態がどのようになるのかを観察すると共に、Ｈａｚｅ値を測定した。その結果は次の通りであった。
ＩｎＧａＰ層の厚さ（ｎｍ）      表面状態      Ｈａｚｅ値（ｐｐｍ）
１５〜１００                    鏡面          数百〜１３００
１００〜３００                  鏡面          数百〜１１００
【００４７】
上記結果から判るように、ＩｎＧａＰの膜厚が厚くなるとＨａｚｅ値が減少する傾向を有する。しかし、その減少による変化値は非常に小さかった。また、図２からわかるように、ＩｎＧａＰ層の組成がＩｎの偏析のために影響を受け始めるのは表面から５ｎｍ〜１０ｎｍの距離からである。このことから、転位を有効に閉じ込められる最小膜厚とは５ｎｍ〜１０ｎｍ程度であると推定される。ＩｎＧａＰ層の膜厚をこの最小膜厚から厚くするにつれて、ＩｎＧａＰ層の表面状態は徐々に改善される。しかし、膜厚が１００ｎｍ程度以上となると、その改善の度合は小さくなる。以上の事実から推察すると、ＩｎＧａＰ層内、特にその最表面付近では、Ｉｎ組成が高い層が存在し、しかもＩｎＧａＰ層を６００℃未満の温度で５ｎｍ以上の膜厚に成長した場合には格子不整合によるミスフィット転位が有効に閉じ込められると考えられる。
【００４８】
ＩｎＧａＰバッファ層又はＩｎＧａＡｓＰバッファ層の膜厚は、通常、５ｎｍ以上５００ｎｍ以下であるが、好ましくは５ｎｍ以上３００ｎｍ以下、より好ましくは５ｎｍ以上１００ｎｍ以下、さらに好ましくは１０ｎｍ以上５０ｎｍ以下である。
【００４９】
図１に示した化合物半導体エピタキシャル基板１０は以上の考え方に従って構成されたもので、膜厚の薄い高品質の格子不整合系バッファ層を得ることができる。
【００５０】
さらに本発明の別の実施の形態について図３を参照して説明する。図１に示す構成において、ＩｎＧａＰバッファ層の効果をさらに高めるために鋭意検討した結果、ＩｎＧａＰバッファ層に続いてＩｎＰバッファ層を比較的低い温度で成長し、さらに比較的高い温度でアニールを行なうと転位密度をよりいっそう低減でき、化合物半導体素子を製造したときの素子の特性を向上させることが可能であることを本発明者らは見出した。
【００５１】
図３に示した化合物半導体２０は、上述の考え方を適用したものであり、ＩｎＧａＰバッファ層３とＩｎＰから成るバリア層４との間にＩｎＰバッファ層４Ａを設けた点でのみ図１の化合物半導体１０と異なっている。したがって、図３の各部のうち、図１の各部と対応する部分には同一の符号を付し、それらの説明を省略する。
【００５２】
図３において採用されているバッファ層の構成について説明する。転位密度の低減効果を高めるためＩｎＧａＰバッファ層に続いて別のバッファ層を成長する場合、この別のバッファ層は熱伝導を考慮するとＩｎＰでなければならない。ＩｎＧａＡｓやＩｎＡｌＡｓは熱伝導係数が小さいからである。ＩｎＡｌＡｓやＩｎＧａＡｓなどの三元系の化合物半導体はＩｎＰやＧａＡｓなどの二元系化合物半導体と比較して熱伝導度が低い。このため、この化合物半導体を用いて化合物半導体素子を製造すると、これにより得られた素子の動作時の放熱が十分でなく、素子の温度が上昇し、特性が低下する。熱伝導度は、例えばＩｎＧａＡｓでは０．０５Ｗ／ｃｍ・℃、ＩｎＰでは０．６８Ｗ／ｃｍ・℃で一桁の違いがある。
【００５３】
また、ＩｎＧａＰバッファ層３の表面付近のＩｎ濃度が高く、ＩｎＧａＰバッファ層３の組成がＩｎＰに近いことを考慮すると、ＩｎＧａＰバッファ層の直上にＩｎＰバッファ層４Ａを形成することにより格子定数差の少ない（格子不整合の小さい）界面が形成される。ＩｎＰバッファ層４Ａの成長温度は、ＩｎＧａＰバッファ層３の表面付近の平坦性や転位密度と関係している。ＩｎＧａＰバッファ層３は薄く、平坦性が良好で、ミスフィット転位なども少ない。しかし、ＩｎＧａＰバッファ層３の上に接して形成されるＩｎＰバッファ層４Ａの成長条件を適切に選ぶことにより該ＩｎＰバッファ層４Ａの表面の平坦性をＩｎＧａＰバッファ層３の表面の平坦性よりも良好なものとすることができる可能性があるので、発明者らはＩｎＰバッファ層４Ａの成長温度、膜厚について検討を加えた。
【００５４】
上記検討のため、まず、ＧａＡｓ基板上にＭＯＣＶＤ法により、５５０℃でＩｎＧａＰ層を３０ｎｍ成長し、このＩｎＧａＰ層上に、ＩｎＰ層を成長温度４００℃〜６００℃の範囲で５０ｎｍ成長した。さらにＩｎＰ層を成長温度５５０℃で５００ｎｍ成長し、エピタキシャル基板を作製した。そして、これにより得られたエピタキシャル基板の表面状態を評価した。その結果は次のとおりであった。
成長温度（℃）                      表面状態    Ｈａｚｅ値（ｐｐｍ）
４００以上  ４５０以下の場合        鏡面        数百〜１０００
４５０より高く５００以下の場合      鏡面        数百〜２０００
５００より高く５５０以下の場合      鏡面        １０００〜２０００
５５０より高く６００以下の場合      白濁        数千〜１００００
成長温度が５５０℃を上回ると表面がよりよい鏡面にはならない傾向が見られた。５５０℃以下では表面は良好な鏡面でＨａｚｅ値が２０００ｐｐｍ以下となった。４００℃を下回ると、ＰＨ3 の分解が不十分となり、ＩｎＰ層の成長速度が著しく遅くなる。したがってＩｎＰ層の成長温度は４００℃以上５５０℃以下が好ましく、より好ましくは４００℃以上５００℃以下である。
【００５５】
ＩｎＰバッファ層成長後に、６５０℃以上７３０℃以下の温度でアニールを加えると、このアニールによりわずかに残った格子歪がより完全に緩和され、ミスフィット転位もループ化されて上層への伝播を防ぐことができる。なお、アニールの操作はＩｎＰバッファ成長直後に行うことが好ましい。
【００５６】
図３に示した化合物半導体エピタキシャル基板１０は以上の考え方に従って構成されたもので、バッファ層の膜厚が薄いにもかかわらず、良好な特性を有した化合物半導体素子を与える化合物半導体となる。ここで、図３に示したバッファ層構造を採用する場合には、ＩｎＧａＰバッファ層３とＩｎＰバッファ層４Ａとの合計膜厚が５ｎｍ以上５００ｎｍ以下の範囲内であればよい。ＩｎＧａＰバッファ層３に代えて、ＩｎＧａＡｓＰバッファ層を用いる場合も同様に、ＩｎＧａＡｓＰバッファ層とＩｎＰバッファ層４Ａとの合計膜厚が５ｎｍ以上５００ｎｍ以下の範囲内であればよい。
【００５７】
ＩｎＧａＰバッファ層又はＩｎＧａＡｓＰバッファ層の膜厚とＩｎＰバッファ層の膜厚の合計の膜厚は５ｎｍ以上５００ｎｍ以下であればよく、好ましくは２５ｎｍ以上５００ｎｍ以下、より好ましくは２５ｎｍ以上２００ｎｍ以下、さらに好ましくは３０ｎｍ以上１３０ｎｍ以下である。
【００５８】
ＩｎＰバッファ層の膜厚は２０ｎｍ以上２００ｎｍ以下が好ましく、より好ましくは２０ｎｍ以上１００ｎｍ以下、さらに好ましくは２０ｎｍ以上８０ｎｍ以下である。
【００５９】
ＩｎＰバッファ層内に僅かに残った転位がさらに上の層に伝播するのを防止するため、ＩｎＰバッファ層の上にＩｎＰバリア層を形成することが好ましい。このＩｎＰバリア層の成長温度は、従来のＩｎＰ成長温度でよい。例えばＭＯＣＶＤ法では５５０℃〜７００℃程度である。
【００６０】
（実施例）
以下、実施例により本発明をさらに具体的に説明するが、本発明はこれらにより限定されるものではない。本実施例では高電子移動度トランジスタ（ＨＥＭＴ）を例に挙げたが、ヘテロバイポーラトランジスタ（ＨＢＴ）やｐ−ｉ−ｎフォトダイオードにも同様に適用できる。また、本実施例では成長法として有機金属化学気相成長法（Ｍetalorganic chemical vapor deposition ：ＭＯＣＶＤ）を用いたが、分子線エピタキシー（Molecular beam epitaxy：ＭＢＥ）等を用いることもできる。また本実例ではＩｎＧａＰバッファ層を例に挙げたが、ＩｎＧａＡｓＰバッファ層も同様に用いることができる。
【実施例１】
【００６１】
図１に示した層構造による化合物半導体ヘテロ構造を有するＨＥＭＴ用エピタキシャル基板をＭＯＣＶＤ法を用いて次のようにして作製した。ＭＯＣＶＤ薄膜作製装置に半絶縁性ＧａＡｓ基板１を導入し、昇温して基板表面処理を施した後、ＡｓＨ3 ガス及び金属有機化合物を原料として半絶縁性ＧａＡｓ基板１の上にＧａＡｓ層から成るバッファ層２を形成した。次にＡｓＨ3 ガスをＰＨ3 ガスに切り替え、ＩｎＧａＰバッファ層３（Ｉｎ組成０．４８）を３０ｎｍ形成した。このときＩｎＧａＰバッファ層の成長温度は５５０℃とした。さらに温度を適当に調整し、原料を切り替えながら、順にＩｎＰ層４（Ｉｎ組成０．５２）、ＩｎＧａＡｓチャネル層５（Ｉｎ組成０．５３）、ＩｎＡｌＡｓスペーサ層６（Ｉｎ組成０．５２）、電子供給層（Ｓｉプレーナードープ層）７、ＩｎＡｌＡｓショットキー層８（Ｉｎ組成０．５２）、それにＳｉをドーピングしたＩｎＧａＡｓコンタクト層９（Ｉｎ組成０．５３）を形成した。得られたエピタキシャル基板の表面状態は良好で、白濁、クロスハッチ等は全く観察されなかった。
【００６２】
次に上記ＨＥＭＴ用エピタキシャル基板をファンデアポー（van der Pauw）法によるホール測定により評価した。このエピタキシャル基板のコンタクト層９をエッチングにより除去し、室温でホール測定を行ったところ、移動度９１００ｃｍ2 ／Ｖ・ｓとＩｎＰ基板を使用したＨＥＭＴ用エピタキシャル基板と同等の値を示した。
【実施例２】
【００６３】
ＩｎＧａＰバッファの成長温度を５００℃、膜厚を１５ｎｍとした以外は実施例１と全く同様の条件でＨＥＭＴ用エピタキシャル基板を作製した。得られたエピタキシャル基板の表面状態は良好で、白濁、クロスハッチ等は全く観察されなかった。
【００６４】
上記エピタキシャル基板のコンタクト層９をエッチングして室温でホール測定を行ったところ、移動度８９００ｃｍ2 ／Ｖ・ｓとＩｎＰ基板を使用したＨＥＭＴ用エピタキシャル基板と同等の値を示した。
【実施例３】
【００６５】
図３に示した層構造による化合物半導体ヘテロ構造を有するＨＥＭＴ用エピタキシャル基板をＭＯＣＶＤ法を用いて次のようにして作製した。まず実施例１と同様にＩｎＧａＰバッファ層３（Ｉｎ組成０．４８）を３０ｎｍ形成した。このときＩｎＧａＰバッファ層の成長温度は５５０℃とした。次に温度を４３５℃まで下げ、ＩｎＰバッファ層４Ａを５０ｎｍ成長した。さらに温度を６５０℃のアニール温度まで昇温してアニールを行い、６４０℃に降温した後に、原料を切り替えながら、順にＩｎＰ層４、ＩｎＧａＡｓチャネル層５（Ｉｎ組成０．５３）、ＩｎＡｌＡｓスペーサ層６（Ｉｎ組成０．５２）、Ｓｉプレーナードープ層７、ＩｎＡｌＡｓショットキ層８（Ｉｎ組成０．５２）、それにＳｉをドーピングしたＩｎＧａＡｓコンタクト層９（Ｉｎ組成０．５３）を形成した。得られたエピタキシャル基板の表面状態は良好で、白濁、クロスハッチ等は観察されなかった。
【００６６】
次に上記ＨＥＭＴ用エピタキシャル基板のコンタクト層９をエッチングして室温でホール測定を行ったところ、移動度９１００ｃｍ2 ／Ｖ・ｓとＩｎＰ基板を使用して製造されたＨＥＭＴ用エピタキシャル基板とほぼ同等の値を示した。
【実施例４】
【００６７】
ＩｎＰバッファ層４Ａの成長までは実施例３と同様に行い、７００℃のアニール温度まで昇温してアニールを行い、さらにＩｎＰバリア層４以降の層の成長は実施例３と全く同様の条件で行ってＨＥＭＴ用エピタキシャル基板を作製した。このとき得られたエピタキシャル基板の表面状態は良好で、白濁、クロスハッチ等は全く観察されなかった。
【００６８】
ＨＥＭＴ用エピタキシャル基板のコンタクト層９をエッチングして室温でホール測定を行ったところ、移動度９６００ｃｍ2 ／Ｖ・ｓと実施例１〜３と比較してさらに良好な結果が得られた。
【実施例５】
【００６９】
ＩｎＰバッファ層４Ａの成長までは実施例３と同様に行い、７００℃のアニール温度まで昇温してアニールを行い、その後逆に温度を４８０℃まで下げた。この後４８０℃から７００℃の温度の上げ下げを３回（７００℃への昇温は合計４回）行った後、温度を４８０℃としてＩｎＰバリア層４以降の成長は実施例３と同様に行って、ＨＥＭＴ用エピタキシャル基板を作製した。このとき得られたエピタキシャル基板の表面状態は良好で、白濁、クロスハッチ等は全く観察されなかった。
【００７０】
ＨＥＭＴ用エピタキシャル基板の最上層のコンタクト層９をエッチングして室温でホール測定を行ったところ、移動度１０１００ｃｍ2 ／Ｖ・ｓと実施例４と比較してさらに良好な結果が得られた。
【図面の簡単な説明】
【００７１】
【図１】本発明による化合物半導体の一実施形態を示す層構造図。
【図２】図１のＩｎＧａＰ層のＩｎ偏析現象を示しているＧａとＩｎとの濃度分布の測定結果を示すグラフ。
【図３】本発明による化合物半導体の他の実施形態を示す層構造図。
【符号の説明】
【００７２】
１  半絶縁性ＧａＡｓ基板
２  ＧａＡｓバッファ層
３  ＩｎＧａＰバッファ層
４  バリア層（ＩｎＰ）
４Ａ  ＩｎＰバッファ層
５  チャネル層（ＩｎＧａＡｓ）
６  スペーサ層（ＩｎＡｌＡｓ）
７  電子供給層（ＳｉドープＩｎＡｌＡｓ）
８  ショットキ層（ＩｎＡｌＡｓ）
９  コンタクト層（ＳｉドープＩｎＧａＡｓ）
１０、２０  化合物半導体（エピタキシャル基板）
【図１】
2005333095.tif 000003
【図２】
2005333095.tif 000004
【図３】
2005333095.tif 000005