(57)【要約】  製造工程の煩雑化を抑制しつつ、素子分離酸化膜の膜減りを低減させる。【課題】【解決手段】  酸化防止膜３をマスクとして半導体基板１の選択酸化を行うことにより、素子分離酸化膜４を素子分離領域Ｅ２に形成した後、酸化防止膜３をマスクとして、素子分離酸化膜４の表層にＮ+イオンのイオン注入Ｐ１を行うことにより、素子分離酸化膜４の表層に窒素イオン注入層５を形成し、窒素イオン注入層５の熱処理を行うことにより、窒素イオン注入層５を酸窒化膜６に変化させ、素子分離酸化膜４上に酸窒化膜６を形成する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体上の素子分離領域に形成された素子分離酸化膜と、
前記素子分離酸化膜の表層に自己整合的に形成された酸窒化膜と、
前記素子分離酸化膜で素子分離された半導体上に形成されたゲート電極と、
前記ゲート電極の両側にそれぞれ配置されるようにして前記半導体に形成されたソース／ドレイン層とを備えることを特徴とする半導体装置。
【請求項２】
絶縁層上の一部の領域に形成された半導体層と、
前記半導体層から露出された前記絶縁層の表層に自己整合的に形成された酸窒化膜と、
前記半導体層上に形成されたゲート電極と、
前記ゲート電極の両側にそれぞれ配置されるようにして前記半導体層に形成されたソース／ドレイン層とを備えることを特徴とする半導体装置。
【請求項３】
絶縁体上の一部の領域に形成された半導体層と、
前記半導体層の周囲を埋め込むようにして前記絶縁体上に形成された素子分離酸化膜と、
前記素子分離酸化膜の表層に自己整合的に形成された酸窒化膜と、
前記半導体層上に形成されたゲート電極と、
前記ゲート電極の両側にそれぞれ配置されるようにして前記半導体層に形成されたソース／ドレイン層とを備えることを特徴とする半導体装置。
【請求項４】
半導体上の素子形成領域に酸化防止膜を形成する工程と、
前記酸化防止膜をマスクとして前記半導体の熱酸化を行うことにより、前記素子形成領域の素子分離を行う素子分離酸化膜を形成する工程と、
前記酸化防止膜をマスクとして前記素子分離酸化膜の表層にＮ+イオンをイオン注入することにより、前記素子分離酸化膜の表層に窒素イオン注入層を形成する工程と、
前記半導体上の酸化防止膜を除去する工程と、
前記窒素イオン注入層の熱処理を行うことにより、前記素子分離酸化膜の表層に酸窒化膜を形成する工程と、
前記素子分離酸化膜で素子分離された半導体上にゲート電極を形成する工程と、
前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記半導体に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項５】
絶縁体上の半導体層の一部を覆うレジストパターンを形成する工程と、
レジストパターンをマスクとして前記半導体層のメサ加工を行うことにより、前記半導体層の素子分離を行う工程と、
前記レジストパターンをマスクとして前記半導体層から露出した絶縁体の表層にＮ+イオンをイオン注入することにより、前記絶縁体の表層に窒素イオン注入層を形成する工程と、
前記半導体上のレジストパターンを除去する工程と、
前記窒素イオン注入層の熱処理を行うことにより、前記半導体層から露出した絶縁体の表層に酸窒化膜を形成する工程と、
前記メサ加工された半導体層上にゲート電極を形成する工程と、
前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項６】
絶縁体上に形成された半導体層のメサ加工を行うことにより、前記半導体層の素子分離を行う工程と、
前記半導体層の周囲を埋め込む酸化膜を前記絶縁体上に形成する工程と、
前記酸化膜の表層にＮ+イオンをイオン注入することにより、前記酸化膜の表層に窒素イオン注入層を形成する工程と、
前記窒素イオン注入層の熱処理を行うことにより、前記酸化膜の表層に酸窒化膜を形成する工程と、
前記素子分離された半導体層上にゲート電極を形成する工程と、
前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、素子分離酸化膜の膜減りを低減させる方法に適用して好適なものである。
【背景技術】
【０００２】
従来の半導体装置では、素子分離を安定して行うためにＬＯＣＯＳ構造を用いる方法がある。また、例えば、特許文献１には、積層された２層ゲート電極を有するメモリセルとの混載プロセスにおいて、フィールド酸化膜上に窒化シリコン膜を含む絶縁膜を形成することにより、その後の洗浄工程やエッチング工程でのフィールド酸化膜の膜減りを低減させる方法が開示されている。
【特許文献１】特開平８−８８３６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、素子分離酸化膜を形成した後の洗浄工程やエッチング工程において、素子分離酸化膜の膜減りが発生し、半導体製造プロセスの進行に伴って素子分離酸化膜が除々に薄くなる。このため、フィールド耐圧の低下やフィールド反転を引き起こしたり、寄生容量の増大を招いたりして、半導体装置の信頼性が劣化するという問題があった。
また、特許文献１に開示された方法では、フィールド酸化膜上に窒化シリコン膜を含む絶縁膜を形成するために、絶縁膜のデポジション、フォトリソグラフィーおよびエッチングを行う必要があり、工程増を招くという問題があった。また、窒化シリコン膜を含む絶縁膜をエッチングする際に、素子形成領域もエッチングされ、素子形成領域にダメージが及ぶという問題があった。
【０００４】
そこで、本発明の目的は、製造工程の煩雑化を抑制しつつ、素子分離酸化膜の膜減りを低減させることが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体上の素子分離領域に形成された素子分離酸化膜と、前記素子分離酸化膜の表層に自己整合的に形成された酸窒化膜と、前記素子分離酸化膜で素子分離された半導体上に形成されたゲート電極と、前記ゲート電極の両側にそれぞれ配置されるようにして前記半導体に形成されたソース／ドレイン層とを備えることを特徴とする。
【０００６】
これにより、Ｎ+イオンが注入された素子分離酸化膜の熱処理を行うことにより、素子分離酸化膜の表層に酸窒化膜を形成することができる。このため、窒化シリコン膜を含む絶縁膜のデポジションおよびエッチングを行うことなく、素子分離酸化膜を形成した後の洗浄工程やエッチング工程での素子分離酸化膜の膜減りを低減させることが可能となる。この結果、工程数の増大を抑制しつつ、素子分離酸化膜として必要な膜厚を残すことが可能となり、フィールド耐圧の低下やフィールド反転を防止することが可能となるとともに、素子形成領域のエッチングダメージを抑制することが可能となる。
【０００７】
また、本発明の一態様に係る半導体装置によれば、絶縁層上の一部の領域に形成された半導体層と、前記半導体層から露出された前記絶縁層の表層に自己整合的に形成された酸窒化膜と、前記半導体層上に形成されたゲート電極と、前記ゲート電極の両側にそれぞれ配置されるようにして前記半導体層に形成されたソース／ドレイン層とを備えることを特徴とする。
【０００８】
これにより、Ｎ+イオンが注入された絶縁層の熱処理を行うことにより、絶縁層の表層に酸窒化膜を形成することができる。このため、ＳＯＩ基板にメサ素子分離構造を形成した場合においても、工程数の増大を抑制しつつ、ＳＯＩ基板の絶縁層の膜減りを低減させることが可能となる。
また、本発明の一態様に係る半導体装置によれば、絶縁体上の一部の領域に形成された半導体層と、前記半導体層の周囲を埋め込むようにして前記絶縁体上に形成された素子分離酸化膜と、前記素子分離酸化膜の表層に自己整合的に形成された酸窒化膜と、前記半導体層上に形成されたゲート電極と、前記ゲート電極の両側にそれぞれ配置されるようにして前記半導体層に形成されたソース／ドレイン層とを備えることを特徴とする。
【０００９】
これにより、Ｎ+イオンが注入された素子分離酸化膜の熱処理を行うことにより、素子分離酸化膜の表層に酸窒化膜を形成することができる。このため、ＳＯＩ基板にＳＴＩ構造を形成した場合においても、工程数の増大を抑制しつつ、素子分離酸化膜の膜減りを低減させることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体上の素子形成領域に酸化防止膜を形成する工程と、前記酸化防止膜をマスクとして前記半導体の熱酸化を行うことにより、前記素子形成領域の素子分離を行う素子分離酸化膜を形成する工程と、前記酸化防止膜をマスクとして前記素子分離酸化膜の表層にＮ+イオンをイオン注入することにより、前記素子分離酸化膜の表層に窒素イオン注入層を形成する工程と、前記半導体上の酸化防止膜を除去する工程と、前記窒素イオン注入層の熱処理を行うことにより、前記素子分離酸化膜の表層に酸窒化膜を形成する工程と、前記素子分離酸化膜で素子分離された半導体上にゲート電極を形成する工程と、前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記半導体に形成する工程とを備えることを特徴とする。
【００１０】
これにより、窒素イオン注入層が形成された素子分離酸化膜の熱処理を行うことにより、素子分離酸化膜の表層に酸窒化膜を形成することが可能となるとともに、半導体層の熱酸化を選択的に行うための酸化防止膜を用いることにより、素子分離酸化膜に窒素イオン注入を選択的に行うことができる。このため、窒化シリコン膜を含む絶縁膜のデポジションおよびエッチングを行うことなく、素子分離酸化膜を形成した後の洗浄工程やエッチング工程での素子分離酸化膜の膜減りを低減させることが可能となり、工程数の増大を抑制しつつ、フィールド耐圧の低下やフィールド反転を防止することが可能となる。
【００１１】
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁体上の半導体層の一部を覆うレジストパターンを形成する工程と、レジストパターンをマスクとして前記半導体層のメサ加工を行うことにより、前記半導体層の素子分離を行う工程と、前記レジストパターンをマスクとして前記半導体層から露出した絶縁体の表層にＮ+イオンをイオン注入することにより、前記絶縁体の表層に窒素イオン注入層を形成する工程と、前記半導体上のレジストパターンを除去する工程と、前記窒素イオン注入層の熱処理を行うことにより、前記半導体層から露出した絶縁体の表層に酸窒化膜を形成する工程と、前記メサ加工された半導体層上にゲート電極を形成する工程と、前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記半導体層に形成する工程とを備えることを特徴とする。
【００１２】
これにより、Ｎ+イオンが注入された絶縁層の熱処理を行うことにより、絶縁層の表層に酸窒化膜を形成することが可能となるとともに、メサ素子分離構造を形成するためのレジストパターンを用いることにより、絶縁層に窒素イオン注入を選択的に行うことができる。このため、ＳＯＩ基板にメサ素子分離構造を形成した場合においても、工程数の増大を抑制しつつ、ＳＯＩ基板の絶縁層の膜減りを低減させることが可能となる。
【００１３】
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁体上に形成された半導体層のメサ加工を行うことにより、前記半導体層の素子分離を行う工程と、前記半導体層の周囲を埋め込む酸化膜を前記絶縁体上に形成する工程と、前記酸化膜の表層にＮ+イオンをイオン注入することにより、前記酸化膜の表層に窒素イオン注入層を形成する工程と、前記窒素イオン注入層の熱処理を行うことにより、前記酸化膜の表層に酸窒化膜を形成する工程と、前記素子分離された半導体層上にゲート電極を形成する工程と、前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記半導体層に形成する工程とを備えることを特徴とする。
【００１４】
これにより、素子分離酸化膜の表層に酸窒化膜を形成することができ、ＳＯＩ基板にＳＴＩ構造を形成した場合においても、工程数の増大を抑制しつつ、素子分離酸化膜の膜減りを低減させることが可能となる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１および図２は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
図１（ａ）において、半導体基板１の熱酸化を行うことにより、半導体基板１上に犠牲酸化膜２を形成する。なお、半導体基板１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いることができる。そして、半導体基板１上に犠牲酸化膜２を形成した後、ＣＶＤなどの方法により、半導体基板１上に酸化防止膜３を成膜する。そして、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜３および犠牲酸化膜２をパターニングすることにより、素子分離領域Ｅ２上の酸化防止膜３および犠牲酸化膜２を除去する。なお、酸化防止膜３としては、例えば、シリコン窒化膜を用いることができる。
【００１６】
次に、図１（ｂ）に示すように、酸化防止膜３をマスクとして半導体基板１の選択酸化を行うことにより、素子分離領域Ｅ２に素子分離酸化膜４を形成する。
次に、図１（ｃ）に示すように、酸化防止膜３をマスクとして、素子分離酸化膜４の表層にＮ+イオンのイオン注入Ｐ１を行うことにより、素子分離酸化膜４の表層に窒素イオン注入層５を形成する。なお、イオン注入Ｐ１の条件は、エネルギーが１０〜１００ｋｅＶ程度、ドーズ量が１Ｅ＋１５〜１Ｅ＋１７ｃｍ-2程度とすることができる。
【００１７】
次に、図２（ａ）に示すように、半導体基板１上の酸化防止膜３および犠牲酸化膜２を除去する。なお、酸化防止膜３としてシリコン窒化膜を用いた場合、熱燐酸をエッチング液とするウェットエッチングにて酸化防止膜３を除去することができる。
次に、図２（ｂ）に示すように、窒素イオン注入層５の熱処理を行うことにより、窒素イオン注入層５を酸窒化膜６に変化させ、素子分離酸化膜４上に酸窒化膜６を形成する。なお、窒素イオン注入層５の熱処理条件としては、窒素雰囲気中または酸化雰囲気中で温度を１０００℃程度に設定することができる。
【００１８】
次に、図２（ｃ）に示すように、半導体基板１の熱酸化を行うことにより、素子形成領域Ｅ１の半導体基板１の表面にゲート絶縁膜７を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜７が形成された半導体基板１上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、半導体基板１上にゲート電極８を形成する。そして、ゲート電極８をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体基板１内にイオン注入することにより、ゲート電極８の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層９を半導体基板１に形成する。
【００１９】
そして、ＣＶＤなどの方法により、ＬＤＤ層９が形成された半導体基板１上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極８の側壁にサイドウォール１０をそれぞれ形成する。そして、ゲート電極８およびサイドウォール１０をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体基板１内にイオン注入することにより、サイドウォール１０の側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層１１を半導体基板１に形成する。
【００２０】
ここで、窒素イオン注入層５の熱処理にて素子分離酸化膜４上に酸窒化膜６を形成することにより、窒化シリコン膜を含む絶縁膜のデポジションおよびエッチングを行うことなく、素子分離絶縁膜４を保護することができる。このため、素子分離絶縁膜４形成後の洗浄工程やゲート電極８およびサイドウォール１０を形成するためのエッチング工程において、素子分離絶縁膜４の薄膜化を抑制することができ、フィールド耐圧の低下やフィールド反転を防止することが可能となるとともに、素子形成領域Ｅ１のエッチングダメージを抑制することが可能となる。
【００２１】
また、半導体基板１の熱酸化を選択的に行うための酸化防止膜３を用いて、素子分離酸化膜４の表層にＮ+イオンのイオン注入Ｐ１を行うことにより、窒素イオン注入層５が形成される領域と素子分離領域Ｅ２との位置合わせを精度よく行うことができる。このため、窒素イオン注入層５が形成される領域と素子分離領域Ｅ２との間における位置合わせマージンを不要とすることができ、集積度の劣化を防止することが可能となるとともに、工程数の増大を抑制することができる。
【００２２】
なお、上述した実施形態では、酸化防止膜３をマスクとして素子分離酸化膜４の表層にＮ+イオンのイオン注入Ｐ１を行う方法について説明したが、素子形成領域Ｅ１に形成されたレジストパターンをマスクとして素子分離酸化膜４の表層にＮ+イオンのイオン注入Ｐ１を行うようにしてもよい。
図３および図４は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
【００２３】
図３（ａ）において、支持基板２１上にはＢＯＸ層２２が形成され、ＢＯＸ層２２上には、半導体層２３が形成されている。なお、支持基板２１としては、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＳｉＣなどの半導体基板を用いるようにしてもよく、ガラス、サファイアまたはセラミックなどの絶縁性基板を用いるようにしてもよい。また、半導体層２３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いることができ、ＢＯＸ層２２としては、例えば、ＳｉＯ2、ＳｉＯＮまたはＳｉ3Ｎ4などの絶縁層または埋め込み絶縁膜を用いることができる。また、半導体層２３がＢＯＸ層２２上に形成された半導体基板としては、例えば、ＳＯＩ基板を用いることができ、ＳＯＩ基板としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。また、半導体層２３としては、単結晶半導体層、多結晶半導体層あるいはアモルファス半導体層を用いるようにしてもよい。
【００２４】
そして、フォトリソグラフィー技術を用いることにより、素子形成領域Ｅ１１の半導体層２３を覆うとともに、素子分離領域Ｅ１２の半導体層２３を露出させるレジストパターンＲ１を形成する。
次に、図３（ｂ）に示すように、レジストパターンＲ１をマスクとして半導体層２３のエッチングを行うことにより、素子分離領域Ｅ１２の半導体層２３を除去し、メサ素子分離構造を形成する。
【００２５】
次に、図３（ｃ）に示すように、レジストパターンＲ１をマスクとして、ＢＯＸ層２２の表層にＮ+イオンのイオン注入Ｐ２を行うことにより、ＢＯＸ層２２の表層に窒素イオン注入層２５を形成する。
次に、図４（ａ）に示すように、半導体層２３上のレジストパターンＲ１を除去する。そして、図４（ｂ）に示すように、窒素イオン注入層２５の熱処理を行うことにより、窒素イオン注入層２５を酸窒化膜２６に変化させ、ＢＯＸ層２２上に酸窒化膜２６を形成する。
【００２６】
次に、図４（ｃ）に示すように、半導体層２３の熱酸化を行うことにより、素子形成領域Ｅ１１の半導体層２３の表面にゲート絶縁膜２７を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜２７が形成された半導体層２３上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、半導体層２３上にゲート電極２８を形成する。そして、ゲート電極２８をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体層２３内にイオン注入することにより、ゲート電極２８の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層２９を半導体層２３に形成する。
【００２７】
そして、ＣＶＤなどの方法により、ＬＤＤ層２９が形成された半導体層２３上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極２８の側壁にサイドウォール３０をそれぞれ形成する。そして、ゲート電極２８およびサイドウォール３０をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体層２３内にイオン注入することにより、サイドウォール３０の側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層３１を半導体層２３に形成する。
【００２８】
ここで、ＢＯＸ層２２上に酸窒化膜２６を形成することにより、メサ素子分離構造形成後の洗浄工程やゲート電極２８およびサイドウォール３０を形成するためのエッチング工程において、ＢＯＸ層２２の薄膜化を抑制することができる。また、メサ素子分離構造を形成するためのレジストパターンＲ１を用いて、ＢＯＸ層２２の表層にＮ+イオンのイオン注入Ｐ２を行うことにより、窒素イオン注入層２５が形成される領域と素子分離領域Ｅ１２との位置合わせを精度よく行うことができる。このため、窒素イオン注入層２５が形成される領域と素子分離領域Ｅ１２との間における位置合わせマージンを不要とすることができ、集積度の劣化を防止することが可能となるとともに、工程数の増大を抑制することができる。
【００２９】
図５および図６は、本発明の第３実施形態に係る半導体装置の製造方法を示す断面図である。
図５（ａ）において、支持基板４１上にはＢＯＸ層４２が形成されている。そして、ＢＯＸ層４２上の素子形成領域Ｅ２１には半導体層４３が形成されるとともに、素子分離領域Ｅ２２のＢＯＸ層４２は露出されている。
【００３０】
次に、図５（ｂ）に示すようにＣＶＤなどの方法により、半導体層４３が形成されたＢＯＸ層４２上の全面に酸化膜４４を堆積する。
次に、図５（ｃ）に示すように、酸化膜４４内にＮ+イオンのイオン注入Ｐ３を行うことにより、酸化膜４４内に窒素イオン注入層４５を形成する。ここで、Ｎ+イオンの注入の深さは、酸化膜４４の平坦化を行って半導体層４３を露出させた時に、窒素イオン注入層４５が酸化膜４４の表層に配置されるように設定することが好ましい。
【００３１】
次に、図６（ａ）に示すように、酸化膜４４を平坦化することにより半導体層４３を露出させ、半導体層４３の周囲に酸化膜４４を埋め込む。ここで、酸化膜４４を平坦化する方法としては、例えば、ＣＭＰ（化学的機械的研磨）を用いることができる。
次に、図６（ｂ）に示すように、窒素イオン注入層４５の熱処理を行うことにより、窒素イオン注入層４５を酸窒化膜４６に変化させ、酸化膜４４の表層に酸窒化膜４６を形成する。
【００３２】
次に、図６（ｃ）に示すように、半導体層４３の熱酸化を行うことにより、素子形成領域Ｅ２１の半導体層４３の表面にゲート絶縁膜４７を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜４７が形成された半導体層４３上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、半導体層４３上にゲート電極４８を形成する。そして、ゲート電極４８をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体層４３内にイオン注入することにより、ゲート電極４８の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層４９を半導体層４３に形成する。
【００３３】
そして、ＣＶＤなどの方法により、ＬＤＤ層４９が形成された半導体層４３上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極４８の側壁にサイドウォール５０をそれぞれ形成する。そして、ゲート電極４８およびサイドウォール５０をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体層４３内にイオン注入することにより、サイドウォール５０の側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層５１を半導体層４３に形成する。
【００３４】
これにより、酸化膜４４を酸窒化膜４６で保護することができ、ＳＯＩ基板にＳＴＩ構造を形成した場合においても、工程数の増大を抑制しつつ、酸化膜４４の膜減りを低減させることが可能となる。
【図面の簡単な説明】
【００３５】
【図１】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図２】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図３】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【図４】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【図５】本発明の第３実施形態に係る半導体装置の製造方法を示す断面図。
【図６】本発明の第３実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
【００３６】
Ｅ１、Ｅ１１、Ｅ２１  素子形成領域、Ｅ２、Ｅ１２、Ｅ２２  素子分離領域、１  半導体基板、２  犠牲酸化膜、３  酸化防止膜、４  素子分離酸化膜、５、２５、４５  窒素イオン注入層、６、２６、４６  酸窒化膜、７、２７、４７  ゲート絶縁膜、８、２８、４８  ゲート電極、９、２９、４９  ＬＤＤ層、１０、３０、５０  サイドウォールスペーサ、１１、３１、５１  ソース／ドレイン層、２１、４１  支持基板、２２、４２  ＢＯＸ層、２３、４３  単結晶半導体層、４４  酸化膜、Ｒ１  レジストパターン、Ｐ１〜Ｐ３  イオン注入
【図１】
2005333060.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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