(57)【要約】【課題】デッドタイムを短縮化し得る同期整流方式のスイッチング制御回路を得る。【解決手段】出力電位がＶＤＤ−Ｖａよりも高くなったことをセンサ１０１が検出すると、センサ１０１から「Ｈ」の信号がＮＯＲ回路１０３の第１入力端子に入力され、ＮＯＲ回路１０３から「Ｌ」の信号がＮＯＲ回路３の第２入力端子に入力され、ＮＯＲ回路３から「Ｈ」の信号がゲート駆動回路１０７に入力される。これにより、ＰＭＯＳ１がオンされる。また、出力電位がＧＮＤ＋Ｖｂよりも低くなったことをセンサ２０１が検出すると、センサ２０１から「Ｌ」の信号がＮＡＮＤ回路２０３の第１入力端子に入力され、ＮＡＮＤ回路２０３から「Ｈ」の信号がＮＡＮＤ回路４の第２入力端子に入力され、ＮＡＮＤ回路４から「Ｌ」の信号がゲート駆動回路２０７に入力される。これにより、ＮＭＯＳ２がオンされる。【選択図】図１
2005333314.tif 000002
【特許請求の範囲】
【請求項１】
電源電位に接続された第１のスイッチング素子と、
ＧＮＤ電位に接続された第２のスイッチング素子と、
前記第１のスイッチング素子と前記第２のスイッチング素子との接続点に接続された誘導性負荷と、
前記接続点の電位である出力電位を検出する検出回路と、
前記第２のスイッチング素子をオフさせた後に前記第１のスイッチング素子をオンさせる際に、前記電源電位より所定値だけ低い第１の電位よりも前記出力電位が高くなったことを示す第１の信号を前記検出回路から受けて、前記第１のスイッチング素子をオンさせる第１の駆動回路と
を備える、スイッチング制御回路。
【請求項２】
前記第１の信号を前記検出回路から受けて、前記第１のスイッチング素子の駆動インピーダンスを、第１の値から、それよりも低い第２の値に切り替える、第１のインピーダンス切り替え回路をさらに備える、請求項１に記載のスイッチング制御回路。
【請求項３】
前記第１のスイッチング素子をオフさせた後に前記第２のスイッチング素子をオンさせる際に、前記ＧＮＤ電位より所定値だけ高い第２の電位よりも前記出力電位が低くなったことを示す第２の信号を前記検出回路から受けて、前記第２のスイッチング素子をオンさせる第２の駆動回路をさらに備える、請求項１又は２に記載のスイッチング制御回路。
【請求項４】
前記第２の信号を前記検出回路から受けて、前記第２のスイッチング素子の駆動インピーダンスを、第１の値から、それよりも低い第２の値に切り替える、第２のインピーダンス切り替え回路をさらに備える、請求項３に記載のスイッチング制御回路。
【請求項５】
電源電位に接続された第１のスイッチング素子と、
ＧＮＤ電位に接続された第２のスイッチング素子と、
前記第１のスイッチング素子と前記第２のスイッチング素子との接続点に接続された誘導性負荷と、
前記接続点の電位である出力電位を検出する検出回路と、
前記第２のスイッチング素子をオフさせた後に前記第１のスイッチング素子をオンさせる際に、前記電源電位より所定値だけ低い電位よりも前記出力電位が高くなったことを示す信号を前記検出回路から受けて、前記第１のスイッチング素子の駆動インピーダンスを、第１の値から、それよりも低い第２の値に切り替える、インピーダンス切り替え回路と
を備える、スイッチング制御回路。
【請求項６】
電源電位に接続された第１のスイッチング素子と、
ＧＮＤ電位に接続された第２のスイッチング素子と、
前記第１のスイッチング素子と前記第２のスイッチング素子との接続点に接続された誘導性負荷と、
前記接続点の電位である出力電位を検出する検出回路と、
前記第１のスイッチング素子をオフさせた後に前記第２のスイッチング素子をオンさせる際に、前記ＧＮＤ電位より所定値だけ高い電位よりも前記出力電位が低くなったことを示す信号を前記検出回路から受けて、前記第２のスイッチング素子をオンさせる駆動回路と
を備える、スイッチング制御回路。
【請求項７】
電源電位に接続された第１のスイッチング素子と、
ＧＮＤ電位に接続された第２のスイッチング素子と、
前記第１のスイッチング素子と前記第２のスイッチング素子との接続点に接続された誘導性負荷と、
前記接続点の電位である出力電位を検出する検出回路と、
前記第１のスイッチング素子をオフさせた後に前記第２のスイッチング素子をオンさせる際に、前記ＧＮＤ電位より所定値だけ高い電位よりも前記出力電位が低くなったことを示す信号を前記検出回路から受けて、前記第２のスイッチング素子の駆動インピーダンスを、第１の値から、それよりも低い第２の値に切り替える、インピーダンス切り替え回路と
を備える、スイッチング制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同期整流方式のスイッチング制御回路に関する。
【背景技術】
【０００２】
同期整流の主目的は、誘導性負荷の放電時に放電パス上に発生する半導体基板内部の寄生ダイオード等による電力損失を低減させることである。
【０００３】
同期整流を行う際には、負荷電流供給用の出力トランジスタと負荷電流吸引用の出力トランジスタとが同時にオンされることによる貫通電流の発生を防止する目的で、デッドタイムを設ける必要がある。
【０００４】
なお、同期整流方式のスイッチング制御回路に関する従来の技術は、下記非特許文献１に開示されている。
【０００５】
【非特許文献１】「トランジスタ技術  １９９８年７月号」、ＣＱ出版社、１９９８年７月１日発行、第１章〜第３章
【発明の開示】
【発明が解決しようとする課題】
【０００６】
デッドタイムの最適値は、負荷電流、負荷インダクタンス、又は出力電圧のスルーレートに依存するため、その設定には工夫が必要である。デッドタイムの設定には様々な方法が知られているが、デッドタイムが短すぎれば貫通電流が発生するリスクが増大し、一方、デッドタイムが長すぎれば以下に述べるような問題が発生する。
【０００７】
ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとから成るＣＭＯＳトランジスタを用いて、コイルやモータ等の誘導性負荷を駆動する場合を考える。この場合、同期整流方式であっても、上記デッドタイムの期間中、インダクタンスの誘導電流やモータの回生電流の作用により、出力電位（つまり、ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタのドレイン電位）が電源電位以上又はＧＮＤ電位以下となる時に、寄生バイポーラトランジスタが活性化し、問題となる場合がある。
【０００８】
ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタともにバルクノードをソースに接続している一般的なソース接地である場合、ＰチャネルＭＯＳトランジスタのドレイン電位がそのソース電位よりも十分に高くなれば、Ｐ+型のドレインとＮ型のバルクとＰ-型の基板とで構成される寄生の垂直ＰＮＰバイポーラトランジスタが動作する。その結果、誘導性負荷から流れ出た電流の多くは、垂直ＰＮＰバイポーラトランジスタのコレクタ電流として基板に漏れてしまい、再利用できない。このことは、負荷駆動時のエネルギー効率を低下させるのみならず、集積回路の不要な発熱の要因となったり、垂直ＰＮＰバイポーラトランジスタのコレクタ電流によって上昇した基板電位をトリガとする寄生サイリスタの動作（いわゆるラッチアップ）の要因ともなる。
【０００９】
また、ＮチャネルＭＯＳトランジスタのドレイン電位がそのソース電位よりも十分に小さくなれば、Ｎ+型のドレインと、Ｐ型のバルクと、バルクに隣接するＮ型のウェルとで構成される寄生のＮＰＮバイポーラトランジスタが動作する。その結果、Ｐ型のバルクがＮ型のウェルから電荷を吸引することにより、上記と同様にエネルギー効率の低下や不要な発熱が生じるのみならず、ＮチャネルＭＯＳトランジスタの周辺の回路の誤動作の原因となる場合がある。
【００１０】
従って、特にＣＭＯＳトランジスタを同期整流方式によって駆動する際には、デッドタイムを極力小さくすることが必要となる。
【００１１】
本発明は、かかる問題を解決するために成されたものであり、デッドタイムを短縮化し得る同期整流方式のスイッチング制御回路を得ることを目的とする。
【課題を解決するための手段】
【００１２】
第１の発明に係るスイッチング制御回路は、電源電位に接続された第１のスイッチング素子と、ＧＮＤ電位に接続された第２のスイッチング素子と、前記第１のスイッチング素子と前記第２のスイッチング素子との接続点に接続された誘導性負荷と、前記接続点の電位である出力電位を検出する検出回路と、前記第２のスイッチング素子をオフさせた後に前記第１のスイッチング素子をオンさせる際に、前記電源電位より所定値だけ低い第１の電位よりも前記出力電位が高くなったことを示す第１の信号を前記検出回路から受けて、前記第１のスイッチング素子をオンさせる第１の駆動回路とを備える。
【００１３】
第２の発明に係るスイッチング制御回路は、電源電位に接続された第１のスイッチング素子と、ＧＮＤ電位に接続された第２のスイッチング素子と、前記第１のスイッチング素子と前記第２のスイッチング素子との接続点に接続された誘導性負荷と、前記接続点の電位である出力電位を検出する検出回路と、前記第２のスイッチング素子をオフさせた後に前記第１のスイッチング素子をオンさせる際に、前記電源電位より所定値だけ低い電位よりも前記出力電位が高くなったことを示す信号を前記検出回路から受けて、前記第１のスイッチング素子の駆動インピーダンスを、第１の値から、それよりも低い第２の値に切り替える、インピーダンス切り替え回路とを備える。
【００１４】
第３の発明に係るスイッチング制御回路は、電源電位に接続された第１のスイッチング素子と、ＧＮＤ電位に接続された第２のスイッチング素子と、前記第１のスイッチング素子と前記第２のスイッチング素子との接続点に接続された誘導性負荷と、前記接続点の電位である出力電位を検出する検出回路と、前記第１のスイッチング素子をオフさせた後に前記第２のスイッチング素子をオンさせる際に、前記ＧＮＤ電位より所定値だけ高い電位よりも前記出力電位が低くなったことを示す信号を前記検出回路から受けて、前記第２のスイッチング素子をオンさせる駆動回路とを備える。
【００１５】
第４の発明に係るスイッチング制御回路は、電源電位に接続された第１のスイッチング素子と、ＧＮＤ電位に接続された第２のスイッチング素子と、前記第１のスイッチング素子と前記第２のスイッチング素子との接続点に接続された誘導性負荷と、前記接続点の電位である出力電位を検出する検出回路と、前記第１のスイッチング素子をオフさせた後に前記第２のスイッチング素子をオンさせる際に、前記ＧＮＤ電位より所定値だけ高い電位よりも前記出力電位が低くなったことを示す信号を前記検出回路から受けて、前記第２のスイッチング素子の駆動インピーダンスを、第１の値から、それよりも低い第２の値に切り替える、インピーダンス切り替え回路とを備える。
【発明の効果】
【００１６】
第１〜第４の発明に係るスイッチング制御回路によれば、デッドタイムを短縮化することができる。
【発明を実施するための最良の形態】
【００１７】
図１は、本発明の実施の形態に係るスイッチング制御回路の構成を示す回路図である。第１のスイッチング素子であるＰチャネルＭＯＳトランジスタ（以下「ＰＭＯＳ」と称す）１のソースは、電源電位（ＶＤＤ）２１に接続されている。ＰＭＯＳ１のドレインは、第２のスイッチング素子であるＮチャネルＭＯＳトランジスタ（以下「ＮＭＯＳ」と称す）のドレインに接続されている。ＮＭＯＳ２のソースは、ＧＮＤ電位２２に接続されている。ＰＭＯＳ１とＮＭＯＳ２との接続点ＮＤ１には、コイル等の誘導性負荷６が接続されている。接続点ＮＤ１の電位が、ＰＭＯＳ１とＮＭＯＳ２とから成るＣＭＯＳトランジスタの出力電位となる。ＰＭＯＳ１及びＮＭＯＳ２は、誘導性負荷６を駆動するためのトランジスタであり、特に、ＰＭＯＳ１は負荷電流供給用のトランジスタであり、ＮＭＯＳ２は負荷電流吸引用のトランジスタである。
【００１８】
信号入力端子５には、外部から駆動パルス信号が入力される。信号入力端子５は、ＮＯＲ回路３の第１入力端子と、ＮＡＮＤ回路４の第１入力端子とに接続されている。
【００１９】
センサ１０１の入力端子は、接続点ＮＤ１に接続されている。センサ１０１は、接続点ＮＤ１の電位を検出し、接続点ＮＤ１の電位がＶＤＤ−Ｖａよりも高くなったことを検出した場合に、「Ｈ（High）」の信号を出力する。ここで、電位Ｖａは、ＧＮＤ電位２２と電源電位２１との間で予め設定された任意の値であり、例えば、ＶＤＤが５．０Ｖである場合には、ＶＤＤ−Ｖａは４．３Ｖに設定されている。センサ１０１の回路構成は任意であるが、例えば、ＭＯＳトランジスタのゲート−ソース間のしきい値電圧Ｖｔｈを利用して、当該しきい値電圧ＶｔｈがＶＤＤ−Ｖａに設定されたＭＯＳトランジスタを用いた構成を採用することができる。
【００２０】
センサ１０１の出力端子は、ＮＯＲ回路１０３の第１入力端子と、インピーダンス切り替え回路１０４とに接続されている。
【００２１】
ＮＯＲ回路１０３の第２入力端子は、ＮＭＯＳ２のゲート電圧を検出するためのセンサ１０２の出力端子に接続されている。センサ１０２は、ＮＭＯＳ２のゲート電圧が所定値よりも低くなると「Ｈ」の信号を出力するよう構成されている。ＮＯＲ回路１０３の出力端子は、ＮＯＲ回路３の第２入力端子に接続されている。
【００２２】
ＮＯＲ回路３の出力端子は、ＰＭＯＳ１のゲート電圧を制御するためのゲート駆動回路１０７に接続されている。ＰＭＯＳ１０６のソースは、電源電位２１に接続されている。ＰＭＯＳ１０６のドレインは、抵抗１０５の第１端に接続されている。抵抗１０５は、ＰＭＯＳ１のゲート電圧の上昇速度を緩和することにより、ＰＭＯＳ１が急激にオフされることを回避するために設けられている。ＰＭＯＳ１０６のゲートは、ゲート駆動回路１０７に接続されている。抵抗１０５の第２端は、接続点ＮＤ２を介して、インピーダンス切り替え回路１０４に接続されている。インピーダンス切り替え回路１０４は、ゲート駆動回路１０７及びＧＮＤ電位２２にも接続されている。接続点ＮＤ２は、ＰＭＯＳ１のゲートに接続されている。
【００２３】
インピーダンス切り替え回路１０４の構成は任意であるが、例えば図２に示すように、抵抗Ｒ１及びＭＯＳトランジスタＴｒ１の直列接続体と、抵抗Ｒ２（＞Ｒ１）及びＭＯＳトランジスタＴｒ２の直列接続体とを、接続点ＮＤ２とＧＮＤ電位２２との間で並列に接続し、センサ１０１からの出力信号によってスイッチ５０を切り替える構成を採用することができる。図２において、センサ１０１から「Ｈ」の出力信号を受けている場合はスイッチ５０の端子Ｓと端子Ｔとが接続され、センサ１０１から「Ｌ（Low）」の出力信号を受けている場合はスイッチ５０の端子Ｓと端子Ｕとが接続される。つまり、インピーダンス切り替え回路１０４は、センサ１０１から「Ｈ」の信号を受けると、ＰＭＯＳ１のゲート電圧を降下させるための駆動インピーダンスを、Ｒ２から、それよりも低いＲ１に切り替える。なお、図２では２個のＭＯＳトランジスタＴｒ１，Ｔｒ２を用いる例を示したが、例えばＭＯＳトランジスタＴｒ２の形成を省略して、抵抗Ｒ２をＭＯＳトランジスタＴｒ１に接続する構成としてもよい。
【００２４】
図１，２を参照して、ゲート駆動回路１０７は、ＮＯＲ回路３から「Ｈ」の出力信号を受けている場合には、ＭＯＳトランジスタＴｒ１，Ｔｒ２をオンさせる。これにより、ＰＭＯＳ１がオンされる。一方、ゲート駆動回路１０７は、ＮＯＲ回路３から「Ｌ」の出力信号を受けている場合には、ＰＭＯＳ１０６をオンさせる。これにより、ＰＭＯＳ１がオフされる。かかる機能が実現できれば、ゲート駆動回路１０７の構成はどのようなものであってもよい。
【００２５】
センサ２０１の入力端子は、接続点ＮＤ１に接続されている。センサ２０１は、接続点ＮＤ１の電位を検出し、接続点ＮＤ１の電位がＧＮＤ＋Ｖｂよりも低くなったことを検出した場合に、「Ｌ」の信号を出力する。ここで、電位Ｖｂは、ＧＮＤ電位２２と電源電位２１との間で予め設定された任意の値であり、例えば、ＧＮＤが０Ｖである場合には、ＧＮＤ＋Ｖｂは０．７Ｖに設定されている。センサ２０１の回路構成は任意であるが、例えば、ＭＯＳトランジスタのゲート−ソース間のしきい値電圧Ｖｔｈを利用して、当該しきい値電圧ＶｔｈがＧＮＤ＋Ｖｂに設定されたＭＯＳトランジスタを用いた構成を採用することができる。
【００２６】
センサ２０１の出力端子は、ＮＡＮＤ回路２０３の第１入力端子と、インピーダンス切り替え回路２０４とに接続されている。
【００２７】
ＮＡＮＤ回路２０３の第２入力端子は、ＰＭＯＳ１のゲート電圧を検出するためのセンサ２０２の出力端子に接続されている。センサ２０２は、ＰＭＯＳ１のゲート電圧が所定値よりも高くなると「Ｌ」の信号を出力するよう構成されている。ＮＡＮＤ回路２０３の出力端子は、ＮＡＮＤ回路４の第２入力端子に接続されている。
【００２８】
ＮＡＮＤ回路４の出力端子は、ＮＭＯＳ２のゲート電圧を制御するためのゲート駆動回路２０７に接続されている。ＮＭＯＳ２０６のソースは、ＧＮＤ電位２２に接続されている。ＮＭＯＳ２０６のドレインは、抵抗２０５の第１端に接続されている。抵抗２０５は、ＮＭＯＳ２のゲート電圧の降下速度を緩和することにより、ＮＭＯＳ２が急激にオフされることを回避するために設けられている。ＮＭＯＳ２０６のゲートは、ゲート駆動回路２０７に接続されている。抵抗２０５の第２端は、接続点ＮＤ３を介して、インピーダンス切り替え回路２０４に接続されている。インピーダンス切り替え回路２０４は、ゲート駆動回路２０７及び電源電位２１にも接続されている。接続点ＮＤ３は、ＮＭＯＳ２のゲートに接続されている。
【００２９】
インピーダンス切り替え回路２０４の構成は任意であるが、例えば図３に示すように、抵抗Ｒ３及びＭＯＳトランジスタＴｒ３の直列接続体と、抵抗Ｒ４（＞Ｒ３）及びＭＯＳトランジスタＴｒ４の直列接続体とを、接続点ＮＤ３と電源電位２１との間で並列に接続し、センサ２０１からの出力信号によってスイッチ５１を切り替える構成を採用することができる。図３において、センサ２０１から「Ｌ」の出力信号を受けている場合はスイッチ５１の端子Ｘと端子Ｙとが接続され、センサ２０１から「Ｈ」の出力信号を受けている場合はスイッチ５１の端子Ｘと端子Ｚとが接続される。つまり、インピーダンス切り替え回路２０４は、センサ２０１から「Ｌ」の信号を受けると、ＮＭＯＳ２のゲート電圧を上昇させるための駆動インピーダンスを、Ｒ４から、それよりも低いＲ３に切り替える。なお、図３では２個のＭＯＳトランジスタＴｒ３，Ｔｒ４を用いる例を示したが、例えばＭＯＳトランジスタＴｒ４の形成を省略して、抵抗Ｒ４をＭＯＳトランジスタＴｒ３に接続する構成としてもよい。
【００３０】
図１，３を参照して、ゲート駆動回路２０７は、ＮＡＮＤ回路４から「Ｌ」の出力信号を受けている場合には、ＭＯＳトランジスタＴｒ３，Ｔｒ４をオンさせる。これにより、ＮＭＯＳ２がオンされる。一方、ゲート駆動回路２０７は、ＮＡＮＤ回路４から「Ｈ」の出力信号を受けている場合には、ＮＭＯＳ２０６をオンさせる。これにより、ＮＭＯＳ２がオフされる。かかる機能が実現できれば、ゲート駆動回路２０７の構成はどのようなものであってもよい。
【００３１】
以下、動作について説明する。
【００３２】
まず初めに、オン状態のＮＭＯＳ２をオフさせた後にＰＭＯＳ１をオンさせる際の動作について説明する。
【００３３】
ＰＷＭ等によって誘導性負荷６のスイッチング駆動を行った際に負荷電流が流れる経路の例は、図４〜６で示される。図４はＰＭＯＳ１がオフされＮＭＯＳ２がオンされている状態を、図５は、その後にＮＭＯＳ２がオフされた状態を、図６は、さらにその後にＰＭＯＳ１がオンされた状態を、それぞれ示している。図４〜６に示したバイポーラトランジスタ２８は、図７に示すように、Ｐ+型のドレインとＮ型のバルク６０とＰ-型の基板６１とで構成される寄生の垂直ＰＮＰバイポーラトランジスタである。
【００３４】
また、図８は、本発明を適用しない場合の出力電位（接続点ＮＤ１の電位）の波形を示し、図９は、本発明を適用した場合の出力電位の波形を示している。
【００３５】
負荷電流吸引用のＮＭＯＳ２がオフされると、誘導性負荷６から流れ込む負荷電流によって出力電位は上昇し始める（図８のＳ１点）。一般的に、出力電位のスルーレートは無制限ではない場合が多いため、ＮＭＯＳ２とＰＭＯＳ１との動作切り替えは瞬時には行わない。
【００３６】
緩やかなスルーレートを実現するための一般的な手法としては、ＮＭＯＳ２のゲート電圧を降下させるための駆動インピーダンス（図１に示した抵抗２０５）をある程度大きな値に設定しておき、ＮＭＯＳ２のゲート−ドレイン間のカップリング容量を積極的に利用して、ＮＭＯＳ２のゲート電圧の降下速度に制限をかける方法が知られている。これによって、ＮＭＯＳ２のオン抵抗の変化が滑らかになり、誘導性負荷６から流れ込んだ負荷電流がＰＭＯＳ１とＮＭＯＳ２とに一定時間分流されるため、出力電位が急激に上昇することが回避される。
【００３７】
このとき、ＰＭＯＳ１及びＮＭＯＳ２が同時にオン状態となることを防止すべく、ＮＭＯＳ２がオフされたことをＮＭＯＳ２のゲート電圧の検出によって確認した後に、ＰＭＯＳ１のオンを許可するという回路（図１に示したセンサ１０２及びＮＯＲ回路３）が機能している。ところが、上記の通りＮＭＯＳ２のゲート電圧の降下速度は制限されているため、センサ１０２によるＮＭＯＳ２のオフ検出が遅れ、その結果ＰＭＯＳ１をオンさせる動作も遅れる。その間、誘導性負荷６から流れ込んだ負荷電流は、図５，７の矢印Ｌ１で示すように、基板６１に流れ出る。図８に示した期間Ｒ２がこれに対応する期間であり、この期間Ｒ２では、上述した通り、エネルギー効率の低下、集積回路の発熱、ラッチアップといった、様々な問題が発生する。
【００３８】
これに対して、本発明では、出力電位がＶＤＤ−Ｖａよりも高くなったことをセンサ１０１によって検出することにより、センサ１０２によるＮＭＯＳ２のオフ検出を待たずして、ＰＭＯＳ１をオンさせている。具体的には、出力電位がＶＤＤ−Ｖａよりも高くなったことをセンサ１０１が検出すると、センサ１０１から「Ｈ」の信号がＮＯＲ回路１０３の第１入力端子に入力され、ＮＯＲ回路１０３から「Ｌ」の信号がＮＯＲ回路３の第２入力端子に入力され、ＮＯＲ回路３から「Ｈ」の信号がゲート駆動回路１０７に入力される。これにより、図２に示したＭＯＳトランジスタＴｒ１，Ｔｒ２がオンされて、その結果ＰＭＯＳ１もオンされる。
【００３９】
従って、図８と図９とを比較すると明らかなように、本発明を適用した場合（図９）は、適用しない場合（図８）に比べて期間Ｒ２の長さが短くなるため、所望のスルーレートを確保しつつもデッドタイムが短縮化され、エネルギー効率の低下、集積回路の発熱、ラッチアップといった様々な問題の発生を抑制することができる。
【００４０】
また、図２を参照して、出力電位がＶＤＤ−Ｖａよりも高くなったことをセンサ１０１が検出すると、センサ１０１から「Ｈ」の出力信号を受け取ったインピーダンス切り替え回路１０４は、ＰＭＯＳ１のゲート電圧を降下させるための駆動インピーダンスを、Ｒ２から、それよりも低いＲ１に切り替える。その結果、ＰＭＯＳ１をより早期にオンさせることができ、上記の様々な問題の発生を効果的に抑制することができる。
【００４１】
次に、オン状態のＰＭＯＳ１をオフさせた後にＮＭＯＳ２をオンさせる際の動作について説明する。
【００４２】
負荷電流が流れる経路の例は、図１０〜１２で示される。図１０はＮＭＯＳ２がオフされＰＭＯＳ１がオンされている状態を、図１１は、その後にＰＭＯＳ１がオフされた状態を、図１２は、さらにその後にＮＭＯＳ２がオンされた状態を、それぞれ示している。図１０〜１２に示したバイポーラトランジスタ２９は、図１３に示すように、Ｎ+型のドレインと、Ｐ型のバルク６２と、バルク６２に隣接するＮ型のウェル６３とで構成される寄生のＮＰＮバイポーラトランジスタである。
【００４３】
また、図１４は、本発明を適用しない場合の出力電位（接続点ＮＤ１の電位）の波形を示し、図１５は、本発明を適用した場合の出力電位の波形を示している。
【００４４】
負荷電流供給用のＰＭＯＳ１がオフされると、接続点ＮＤ１から誘導性負荷６に流れ出る負荷電流によって出力電位は降下し始める（図１４のＳ２点）。一般的に、出力電位のスルーレートは無制限ではない場合が多いため、ＰＭＯＳ１とＮＭＯＳ２との動作切り替えは瞬時には行わない。
【００４５】
緩やかなスルーレートを実現するための一般的な手法としては、ＰＭＯＳ１のゲート電圧を上昇させるための駆動インピーダンス（図１に示した抵抗１０５）をある程度大きな値に設定しておき、ＰＭＯＳ１のゲート−ドレイン間のカップリング容量を積極的に利用して、ＰＭＯＳ１のゲート電圧の上昇速度に制限をかける方法が知られている。これによって、ＰＭＯＳ１のオン抵抗の変化が滑らかになり、誘導性負荷６に流れ出る負荷電流がＰＭＯＳ１とＮＭＯＳ２とに一定時間分担されるため、出力電位が急激に降下することが回避される。
【００４６】
このとき、ＰＭＯＳ１及びＮＭＯＳ２が同時にオン状態となることを防止すべく、ＰＭＯＳ１がオフされたことをＰＭＯＳ１のゲート電圧の検出によって確認した後に、ＮＭＯＳ２のオンを許可するという回路（図１に示したセンサ２０２及びＮＡＮＤ回路４）が機能している。ところが、上記の通りＰＭＯＳ１のゲート電圧の上昇速度は制限されているため、センサ２０２によるＰＭＯＳ１のオフ検出が遅れ、その結果ＮＭＯＳ２をオンさせる動作も遅れる。その間、誘導性負荷６に流れ出る負荷電流は、図１１，１３の矢印Ｌ２で示すように、ウェル６３から吸引される。図１４に示した期間Ｒ２がこれに対応する期間であり、この期間Ｒ２では、上述した通り、エネルギー効率の低下、集積回路の発熱、ＮＭＯＳ２の周辺の回路の誤動作といった、様々な問題が発生する。
【００４７】
これに対して、本発明では、出力電位がＧＮＤ＋Ｖｂよりも低くなったことをセンサ２０１によって検出することにより、センサ２０２によるＰＭＯＳ１のオフ検出を待たずして、ＮＭＯＳ２をオンさせている。具体的には、出力電位がＧＮＤ＋Ｖｂよりも低くなったことをセンサ２０１が検出すると、センサ２０１から「Ｌ」の信号がＮＡＮＤ回路２０３の第１入力端子に入力され、ＮＡＮＤ回路２０３から「Ｈ」の信号がＮＡＮＤ回路４の第２入力端子に入力され、ＮＡＮＤ回路４から「Ｌ」の信号がゲート駆動回路２０７に入力される。これにより、図３に示したＭＯＳトランジスタＴｒ３，Ｔｒ４がオンされて、その結果ＮＭＯＳ２もオンされる。
【００４８】
従って、図１４と図１５とを比較すると明らかなように、本発明を適用した場合（図１５）は、適用しない場合（図１４）に比べて期間Ｒ２の長さが短くなるため、所望のスルーレートを確保しつつもデッドタイムが短縮化され、エネルギー効率の低下、集積回路の発熱、ＮＭＯＳ２の周辺の回路の誤動作といった様々な問題の発生を抑制することができる。
【００４９】
また、図３を参照して、出力電位がＧＮＤ＋Ｖｂよりも低くなったことをセンサ２０１が検出すると、センサ２０１から「Ｌ」の出力信号を受け取ったインピーダンス切り替え回路２０４は、ＮＭＯＳ２のゲート電圧を上昇させるための駆動インピーダンスを、Ｒ４から、それよりも低いＲ３に切り替える。その結果、ＮＭＯＳ２をより早期にオンさせることができ、上記の様々な問題の発生を効果的に抑制することができる。
【００５０】
なお、負荷電流が小さい場合又は無負荷の場合には、負荷電流による出力電位の上昇又は降下の影響は無視できるため、センサ１０１，２０１による機構は動作せず、センサ１０２，２０２による機構と同様な動作となる。
【００５１】
図１６，１７は、図１に示したスイッチング制御回路の部分回路をそれぞれ示す回路図である。図１６に示した部分回路は、ＰＭＯＳ１の駆動回路に関する部分のみの回路であり、図１７に示した部分回路は、ＮＭＯＳ２の駆動回路に関する部分のみの回路である。図１６，１７に示した部分回路では、図１に示したセンサ１０２，２０２による機構は省略されている。また、図１に示したＮＯＲ回路１０３及びＮＡＮＤ回路２０３が、それぞれインバータ回路１０３ａ，２０３ａに置き換えられている。
【００５２】
図１６を参照して、出力電位がＶＤＤ−Ｖａよりも高くなったことをセンサ１０１が検出すると、センサ１０１から「Ｈ」の信号がインバータ回路１０３ａの入力端子に入力され、インバータ回路１０３ａから「Ｌ」の信号がＮＯＲ回路３の第２入力端子に入力され、ＮＯＲ回路３から「Ｈ」の信号がゲート駆動回路１０７に入力される。これにより、図２に示したＭＯＳトランジスタＴｒ１，Ｔｒ２がオンされて、その結果ＰＭＯＳ１がオンされる。図１６に示した部分回路によっても、ＰＭＯＳ１の駆動に関しては、図１に示したスイッチング制御回路と同様の効果を得ることができる。
【００５３】
図１７を参照して、出力電位がＧＮＤ＋Ｖｂよりも低くなったことをセンサ２０１が検出すると、センサ２０１から「Ｌ」の信号がインバータ回路２０３ａの入力端子に入力され、インバータ回路２０３ａから「Ｈ」の信号がＮＡＮＤ回路４の第２入力端子に入力され、ＮＡＮＤ回路４から「Ｌ」の信号がゲート駆動回路２０７に入力される。これにより、図３に示したＭＯＳトランジスタＴｒ３，Ｔｒ４がオンされて、その結果ＮＭＯＳ２がオンされる。図１７に示した部分回路によっても、ＮＭＯＳ２の駆動に関しては、図１に示したスイッチング制御回路と同様の効果を得ることができる。
【図面の簡単な説明】
【００５４】
【図１】本発明の実施の形態に係るスイッチング制御回路の構成を示す回路図である。
【図２】インピーダンス切り替え回路の構成を示す回路図である。
【図３】インピーダンス切り替え回路の構成を示す回路図である。
【図４】負荷電流が流れる経路の例を示す回路図である。
【図５】負荷電流が流れる経路の例を示す回路図である。
【図６】負荷電流が流れる経路の例を示す回路図である。
【図７】ＰＭＯＳの構造を示す断面図である。
【図８】本発明を適用しない場合の出力電位の波形を示す図である。
【図９】本発明を適用した場合の出力電位の波形を示す図である。
【図１０】負荷電流が流れる経路の例を示す回路図である。
【図１１】負荷電流が流れる経路の例を示す回路図である。
【図１２】負荷電流が流れる経路の例を示す回路図である。
【図１３】ＮＭＯＳの構造を示す断面図である。
【図１４】本発明を適用しない場合の出力電位の波形を示す図である。
【図１５】本発明を適用した場合の出力電位の波形を示す図である。
【図１６】図１に示したスイッチング制御回路の部分回路を示す回路図である。
【図１７】図１に示したスイッチング制御回路の部分回路を示す回路図である。
【符号の説明】
【００５５】
１  ＰＭＯＳ、２  ＮＭＯＳ、３  ＮＯＲ回路、４  ＮＡＮＤ回路、６  誘導性負荷、１０１，１０２  センサ、１０４，２０４  インピーダンス切り替え回路、１０７，１０８  ゲート駆動回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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