(57)【要約】【課題】  ダイシングによる損傷が低減された半導体装置を提供する。【解決手段】  ＳＯＩ基板１０上に、フィールドシールドゲート４４を含むフィールドシールド分離領域が素子分離のために形成される。ＳＯＩ基板１０を複数のチップに分断する際の切断線であるダイシングライン６２近傍のフィールドシールドゲート４４は、エッチングによって切断前に予め除去される。【選択図】        図２８
2005072610.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に形成された埋込絶縁層と、前記埋込絶縁層上に形成された半導体活性層とを含むＳＯＩ基板と、
前記半導体活性層上に形成されたフィールドシールド絶縁膜と、前記フィールドシールド絶縁膜上であって切断されるべきダイシングライン以外の所定領域に形成されたフィールドシールド絶縁膜とを含むフィールドシールド分離領域とを備えた半導体装置。
【請求項２】
半導体基板と、前記半導体基板上に形成された埋込絶縁層と、前記埋込絶縁層上に形成された半導体活性層とを含むＳＯＩ基板と、
前記埋込絶縁層上であって切断されるべきダイシングライン以外の所定領域に形成されたＬＯＣＯＳ分離領域とを備えた半導体装置。
【請求項３】
半導体基板と、
前記半導体基板上であって切断されるべきダイシングライン以外の所定領域に形成されたＬＯＣＯＳ分離領域と、
前記半導体基板上であって前記ＬＯＣＯＳ分離領域の前記ダイシングラインの側と反対側に前記ＬＯＣＯＳ分離領域と隣接して形成されたフィールドシールド絶縁膜と、前記フィールドシールド絶縁膜および前記ＬＯＣＯＳ分離領域上に形成され、前記ダイシングラインから前記ＬＯＣＯＳ分離領域のエッジまでの距離よりも遠いところに位置付けられたエッジを有するフィールドシールド導電膜とを含むフィールドシールド分離領域とを備えた半導体装置。
【請求項４】
前記半導体基板は、
その中に埋込まれた埋込絶縁層と、
その主面を露出するように前記埋込絶縁層上に形成された半導体活性層とを含み、
前記ＬＯＣＯＳ分離領域は前記埋込絶縁層上に形成され、
前記フィールドシールド絶縁膜は前記半導体活性層上に形成されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
半導体基板と、前記半導体基板上に形成された埋込絶縁層と、前記埋込絶縁層上に形成された半導体活性層と、切断されるべきダイシングライン上に形成され、前記半導体活性層を貫通して少なくとも前記埋込絶縁層に達する溝とを含むＳＯＩ基板を備えた半導体装置。
【請求項６】
前記ＬＯＣＯＳ分離領域および前記フィールドシールド分離領域は、前記ＬＯＣＯＳ分離領域および前記フィールドシールド分離領域が形成されるＳＯＩ基板の主表面上のダイシングラインには非形成とされることを特徴とする請求項３記載の半導体装置。
【請求項７】
前記半導体活性層は、前記ダイシングラインおよび前記ＬＯＣＯＳ分離領域の間に延在することを特徴とする請求項２記載の半導体装置。
【請求項８】
前記ＬＯＣＯＳ分離領域は、その一部が前記埋込絶縁層の上の層から離れた領域によって、前記ダイシングラインから離されることを特徴とする請求項２記載の半導体装置。
【請求項９】
機能的な素子は、前記フィールドシールド分離領域および前記ダイシングラインの間には非形成とされることを特徴とする請求項１記載の半導体装置。
【請求項１０】
機能的な素子は、前記ＬＯＣＯＳ分離領域および前記ダイシングラインの間には非形成とされることを特徴とする請求項２または３記載の半導体装置。
【請求項１１】
前記半導体活性層は、前記ダイシングラインおよび前記フィールドシールド分離領域の間に延在することを特徴とする請求項１記載の半導体装置。
【請求項１２】
前記フィールドシールド分離領域は、その一部が前記埋込絶縁層の上の層から離れた領域によって、前記ダイシングラインから離されることを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置に関し、特にＳＯＩ（Silicon (Semiconductor) On Insulator）基板を用いた半導体記憶装置に関する。
【背景技術】
【０００２】
半導体装置の１つとしてデータの記憶が可能な半導体記憶装置が提供されている。一般に半導体記憶装置は、ランダムアクセスメモリ（ＲＡＭ）に代表される揮発性メモリと、リードオンリーメモリ（ＲＯＭ）に代表される不揮発性メモリとに大別される。揮発性メモリはさらに、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）と、スタティックランダムアクセスメモリ（ＳＲＡＭ）とに大別される。また不揮発性メモリには、マスクＲＯＭ、ＥＰＲＯＭ、フラッシュメモリ、ＥＥＰＲＯＭ、ヒューズＲＯＭなどがある。
【０００３】
ＤＲＡＭの最も一般的なメモリセルは、ｐ型シリコン基板上に形成されたｎチャネルＭＯＳトランジスタおよびキャパシタから構成される。このトランジスタの一方ソース／ドレイン電極はビット線に接続され、他方ソース／ドレイン電極はそのキャパシタのストレージノードに接続される。したがって、ワード線が立上がると、そのトランジスタがオンとなることによりビット線の電圧がキャパシタに与えられる。そして、ワード線が立下がることによりキャパシタにデータがストアされる。
【０００４】
上記のようにＤＲＡＭのメモリセルでは、キャパシタに電荷が蓄積されることによりデータがストアされるため、メモリセルのリフレッシュが必要となるが、メモリセルの構造が単純であるため、大規模な記憶容量を有するＤＲＡＭを低コストで製造することができる。
【特許文献１】特開平４−２３９７６８号公報
【特許文献２】特開平８−８８３３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＤＲＡＭのメモリセルではキャパシタに電荷が蓄積されることによりデータがストアされるため、パッケージ、配線材料などで生じたα粒子がシリコン基板に入射し、これによりキャパシタに蓄積された電荷量が変化することがあった。すなわち、ストアされたデータの論理が反転するという、いわゆるソフトエラーが生じやすいという問題があった。特に、トレンチ型メモリセルではそのキャパシタがシリコン基板中に形成されるため、スタック型メモリセルに比べてソフトエラーが生じやすい。
【０００６】
また、シリコン基板上に形成された素子はＬＯＣＯＳ（Locational Oxidation of Silicon ）法、フィールドシールド法などによる素子分離領域によって電気的に分離されるが、シリコン基板が厚いために完全な素子分離は原理的に不可能であった。そのため、寄生ＭＯＳトランジスタがオンになることにより正常な動作が妨げられるという、いわゆるラッチアップが生じやすいという問題があった。
【０００７】
また、上述したＬＯＣＯＳ分離領域およびフィールドシールド分離領域は一般に素子活性領域よりも厚くなるため、それらの領域にわたって種々の膜を形成するのは困難であった。
【０００８】
さらに、ＤＲＡＭの冗長回路などではヒューズリンクが用いられるが、そのヒューズリンクをレーザで溶断するとき、そのレーザ照射によってそのヒューズリンク下のシリコン基板が損傷を受けないようにそのヒューズリンクの配置または構造を工夫しなければならないという問題があった。これと同様に、ボンディングパッドにワイヤをボンディングするとき、そのボンディングによる衝撃によってシリコン基板が損傷を受けないようにパッドの配置または構造を工夫しなければならないという問題があった。
【０００９】
なお、本出願人は特願平６−２６０３５５号においてＳＯＩ基板を用いた半導体記憶装置を提案しているが、ＬＯＣＯＳ法またはフィールドシールド法により素子が分離されているため、その素子分離領域と素子活性領域との段差が大きく、その後の積層工程が困難であるという課題が残されている。また、シリコン上を複数のチップに切り分けるというダイシング工程においてＬＯＣＯＳ分離領域、フィールドシールド分離領域、シリコン活性層、埋込酸化層などに亀裂が入りやすいという課題も残されている。
【００１０】
それゆえにこの発明の目的は、ソフトエラーがほとんど生じないＤＲＡＭを提供することである。
【００１１】
この発明の他の目的は、より大規模な記憶容量を有するＤＲＡＭを提供することである。
【００１２】
この発明のさらに他の目的は、製造が容易な半導体装置を提供することである。
【００１３】
この発明のさらに他の目的は、素子分離がより十分な半導体装置を提供することである。
【００１４】
この発明のさらに他の目的は、ヒューズリンクを溶断するためのレーザ照射による損傷が低減された半導体装置を提供することである。
【００１５】
この発明のさらに他の目的は、ボンディングによる損傷が低減された半導体装置を提供することである。
【００１６】
この発明のさらに他の目的は、ダイシングによる損傷が低減された半導体装置を提供することである。
【課題を解決するための手段】
【００１７】
請求項１に係る半導体装置は、ＳＯＩ基板およびフィールドシールド分離領域を備える。ＳＯＩ基板は、半導体基板、埋込絶縁層および半導体活性層を含む。埋込絶縁層は半導体基板上に形成される。半導体活性層は埋込絶縁層上に形成される。フィールドシールド分離領域はフィールドシールド絶縁膜およびフィールドシールド導電膜を含む。フィールドシールド絶縁膜は半導体活性層上に形成される。フィールドシールド導電膜は、フィールドシールド絶縁膜上であって切断されるべきダイシングライン以外の所定領域に形成される。
【００１８】
請求項２に係る半導体装置は、ＳＯＩ基板およびＬＯＣＯＳ分離領域を備える。ＳＯＩ基板は、半導体基板、埋込絶縁層および半導体活性層を含む。埋込絶縁層は半導体基板上に形成される。半導体活性層は埋込絶縁層上に形成される。ＬＯＣＯＳ分離領域は、埋込絶縁層上であって切断されるべきダイシングライン以外の所定領域に形成される。
【００１９】
請求項３に係る半導体装置は、半導体基板、ＬＯＣＯＳ分離領域およびフィールドシールド分離領域を備える。ＬＯＣＯＳ分離領域は、半導体基板上であって切断されるべきダイシングライン以外の所定領域に形成される。フィールドシールド分離領域はフィールドシールド絶縁膜およびフィールドシールド導電膜を含む。フィールドシールド絶縁膜は半導体基板上であってＬＯＣＯＳ分離領域のダイシングラインの側と反対側にＬＯＣＯＳ分離領域と隣接して形成される。フィールドシールド導電膜は、フィールドシールド絶縁膜およびＬＯＣＯＳ分離領域上に形成される。フィールドシールド導電膜は、ダイシングラインからＬＯＣＯＳ分離領域のエッジまでの距離よりも遠いところに位置付けられたエッジを有する。
【００２０】
請求項４に係る半導体装置においては、上記請求項３の構成に加えて、半導体基板が埋込絶縁層および半導体活性層を含む。埋込絶縁層は半導体基板中に埋込まれる。半導体活性層はその主面を露出するように埋込絶縁層上に形成される。ＬＯＣＯＳ分離領域は埋込絶縁層上に形成さる。フィールドシールド絶縁膜は半導体活性層上に形成される。
【００２１】
請求項５に係る半導体装置は、ＳＯＩ基板を含む。ＳＯＩ基板は、半導体基板、埋込絶縁層、半導体活性層および溝を含む。埋込絶縁層は半導体基板上に形成される。半導体活性層は埋込絶縁層上に形成される。溝は、切断されるべきダイシングライン上に形成され、半導体活性層を貫通して少なくとも埋込絶縁層に達する。
【発明の効果】
【００２２】
請求項１に係る半導体装置においては、ダイシングライン付近にはフィールドシールド導電膜が形成されていないので、ダイシングによってフィールドシールド絶縁膜中に亀裂が生じることはない。
【００２３】
したがって、上記半導体装置によれば、ダイシングライン付近にフィールドシールド分離用の導電膜が形成されていないため、ダイシングの衝撃によってその導電膜中に亀裂が生じることはない。
【００２４】
請求項２に係る半導体装置においては、ダイシングライン付近にＬＯＣＯＳ分離領域が形成されていないので、ダイシングによってＬＯＣＯＳ分離領域中に亀裂が生じることはない。
【００２５】
したがって、上記半導体装置によれば、ダイシングライン付近にＬＯＣＯＳ分離領域が形成されていないため、ダイシングの衝撃によってその分離領域中に亀裂が生じることはない。
【００２６】
請求項３に係る半導体装置においては、ダイシングライン付近にＬＯＣＯＳ分離領域が形成されていないので、ダイシングによってＬＯＣＯＳ分離領域中に亀裂が生じることはない。また、フィールドシールド導電膜がＬＯＣＯＳ分離領域に乗上げ、そのエッジがＬＯＣＯＳ分離領域のエッジよりも後退しているので、ダイシングによってフィールドシールド導電膜およびフィールドシールド絶縁膜中に亀裂が生じることはない。
【００２７】
したがって、上記半導体装置によれば、ダイシングライン付近のＬＯＣＯＳ分離領域およびフィールドシールド分離領域がともに形成されていないため、ダイシングの衝撃によってＬＯＣＯＳ分離領域およびフィールドシールド分離用の導電膜中に亀裂が生じることはない。
【００２８】
さらに、請求項４に係る半導体装置においては、半導体基板としてＳＯＩ基板が用いられ、その埋込絶縁層上にＬＯＣＯＳ分離領域が直接形成されているので、ダイシングによって半導体活性層中に亀裂が生じることはない。
【００２９】
したがって、上記半導体装置によれば、上記請求項３の効果に加えて、半導体基板としてＳＯＩ基板が用いられているため、素子分離がより完全なものとなる。
【００３０】
請求項５に係る半導体装置においては、ダイシングライン付近に溝が形成されているので、ダイシングが容易になるとともに、ダイシングによって半導体活性層、さらには埋込絶縁層中に亀裂が生じることはない。
【００３１】
したがって、上記半導体装置によれば、ダイシングライン付近に溝が形成されているため、ダイシングの衝撃によって半導体活性層などの中に亀裂が生じることはない。しかもそのダイシングラインの部分が薄いため、ダイシングが容易となる。
【発明を実施するための最良の形態】
【００３２】
以下、この発明の実施例を図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００３３】
［実施例１］
図１は、この発明の実施例１によるＤＲＡＭのメモリセル部分の構造を示す断面図である。図１を参照して、このＤＲＡＭではＳＯＩ基板１０が用いられる。ＳＯＩ基板１０は、ＳＩＭＯＸ法などによってシリコン基板に酸化層１４を埋込むことにより形成される。このＳＯＩ基板１０は、ｐ型シリコン基板１６と、その上に形成されたＳｉＯ2 からなる埋込酸化層１４と、さらにその上に形成された薄いｐ型シリコン活性層１２とから構成される。図１では、ＳＯＩ基板１０上に２つのスタック型メモリセル１７が形成される。メモリセル１７の各々は、１つのｎチャネルＭＯＳトランジスタと、１つのキャパシタとを含む。ｎチャネルＭＯＳトランジスタは、シリコン活性層１２中に形成されたｎ+ 型ソース／ドレイン領域１８および２０と、シリコン活性層１２上に薄い酸化膜を介在して形成されたワード線２２をなすゲート電極とから構成される。ソース／ドレイン領域２０上にはストレージノード２８が形成され、さらにその上に薄い誘電層を介在してセルプレート３０が形成される。このストレージノード２８、セルプレート３０およびその間の誘電層により上記キャパシタが構成される。ソース／ドレイン領域１８は２つのメモリセル１７に共通する。このソース／ドレイン領域１８上には中間層２４が形成され、さらにその上にはビット線２６が形成されている。また、ワード線２２の抵抗値を実質的に下げるために各ワード線２２に対応して１本のアルミニウム配線３２が形成される。各ワード線２２は、対応するアルミニウム配線３２と所定間隔おきにコンタクトホール（図示せず）を介して接続される。
【００３４】
ここで、２つのｎチャネルＭＯＳトランジスタのための素子活性領域はメサ分離によって隣接する他の素子活性領域（図示せず）と電気的に分離される。すなわち、シリコン活性層１２の素子活性領域以外の部分はエッチングによって除去され、これにより素子活性領域が島（メサ）状に形成されている。なお、活性層がエッチングされた部分には、たとえばＣＶＤ法により層間絶縁膜３３を形成することにより図示された素子活性領域が隣接する他の素子活性領域と完全に分離されている。
【００３５】
ところで、シリコン活性層１２を熱的に酸化することによりシリコン酸化膜からなるＬＯＣＯＳ分離領域を形成する場合においては、ドレイン電流−ゲート電圧（Ｉｄ−Ｖｇ）特性にハンプ現象が生じる可能性がある。これは、トランジスタのチャネル領域中のエッジ付近にチャネル方向に沿って低いしきい電圧を有する寄生ＭＯＳトランジスタが生じるためである。この寄生ＭＯＳトランジスタは、シリコン活性層１２中に注入されたホウ素がＬＯＣＯＳ分離のための酸化膜に吸込まれることにより形成されると考えられる。また、ＬＯＣＯＳ分離に特有のバーズビークによってチャネル領域中に応力が残留することによってもこの寄生ＭＯＳトランジスタが形成されると考えられる。
【００３６】
また、ＬＯＣＯＳ分離を用いた場合においては、ＬＯＣＯＳ分離領域と素子活性領域との間に大きな段差が生じる。そのため、その土層のトレージノード２８、セルプレート３０、ビット線２６などの形成が困難になる。フィールドシールド分離を用いた場合もこれと同様に、フィールドシールド分離領域と素子活性領域との間に大きな段差が生じる。さらにフィールドシールド分離を用いた場合においては、シリコン活性層１２上に酸化膜を形成し、さらにその上にフィールドシールドゲートを形成する必要があるため、製造工程の数が多くなる。
【００３７】
しかしながら、この実施例１によれば、素子活性領域以外の部分がエッチングされ、そこに酸化膜、窒化膜などの層間絶縁膜３３が充填されるため、シリコン活性層１２中に残留応力が発生することはない。また、シリコン活性層１２を熱的に酸化していないため、シリコン活性層１２中のホウ素濃度が低下することもない。そのため、寄生ＭＯＳトランジスタが生じることはなく、トランジスタ中のリーク電流が低減される。
【００３８】
また、メサ分離領域と素子活性領域との間に段差がほとんど生じないため、ストレージノード２８、セルプレート３０、ビット線２６などの形成工程が容易になる。さらに、フィールドシールド分離を用いた場合に比べて、製造工程の数が少なくなる。
【００３９】
また、このメモリセル１７のキャパシタは埋込絶縁層１４によって半導体基板１６と完全に分離されているため、ソフトエラーはほとんど発生しない。さらに、シリコン活性層１２の下には埋込酸化層１４が形成されているため、各素子活性領域は他の素子活性領域とほとんど完全に分離される。そのため、ラッチアップが生じることもなく、メモリセル１７をより高密度で集積することが可能となる。したがって、大規模な記憶容量を有するＤＲＡＭを容易に実現することができる。
【００４０】
［実施例２］
図２は、この発明の実施例２によるＤＲＡＭのメモリセル部分の構造を示す断面図である。図２に示されるように、この実施例２では素子活性領域以外のシリコン活性層１２がエッチングされるだけでなく、その下の埋込酸化層１４までもがエッチングされ、これにより素子分離用の溝３４が形成されている。この素子分離用の溝３４内には酸化膜、窒化膜などの層間絶縁膜３６が充填されている。その他の構成は図１の実施例１と同様である。
【００４１】
この実施例２によれば、このようなトレンチ分離領域によって素子活性領域が電気的に分離されているため、上記実施例１の効果に加えて、各素子活性領域と隣接する他の素子活性領域間の分離がより完全なものとなる。
【００４２】
［実施例３］
図３は、この発明の実施例３によるＤＲＡＭのメモリセル部分を示す断面図である。図３に示されるようにこの実施例３では、ＳＯＩ基板１０上にトレンチ型メモリセル３７が形成される。
【００４３】
このＳＯＩ基板１０の素子活性領域以外の領域にはＬＯＣＯＳ分離用の酸化膜３８が形成される。また、ＳＯＩ基板１０中にはシリコン活性層１２および埋込酸化層１４を貫通してｐ型シリコン基板１６に達する溝（トレンチ）３９が形成される。この溝３９の周囲にはｎ+ 型拡散層４２が形成される。また、この溝３９上にはポリシリコンなどからなるストレージノード２８が形成される。このストレージノード２８はソース／ドレイン領域２０と接触する。また、ストレージノード２８上には誘電膜４０が形成される。さらに、誘電膜４０上にはポリシリコンなどからなるセルプレート３０が形成される。ストレージノード２８、誘電膜４０およびセルプレート３０によって、トレンチ型メモリセル３７のキャパシタが構成される。また、シリコン基板１６には負電圧が与えられるので、ｐ型シリコン基板１６とｎ+ 型拡散層４２との間におけるｐｎ接合は逆バイアス状態となる。そのため、ストレージノード２８はシリコン基板１８と電気的に分離される。
【００４４】
この実施例３によれば、ＳＯＩ基板１０中にトレンチ型のキャパシタが形成されているため、ソフトエラーが低減される。すなわち、バルクシリコン基板中にトレンチ型のキャパシタが形成される場合にはそのキャパシタの周囲がすべてシリコン基板によって覆われるのに対し、この実施例３ではキャパシタの上方部分が埋込酸化層１４によって覆われているため、バルクシリコン基板に形成されたトレンチ型メモリセルに比べてソフトエラーが低減される。
【００４５】
［実施例４］
図４は、この発明の実施例４によるＤＲＡＭのメモリセル部分の構造を示す断面図である。図４に示されるようにこの実施例４では、図３の実施例３におけるＬＯＣＯＳ分離領域の代わりにフィールドシールド分離領域が形成されている。すなわち、トレンチ型のキャパシタ間のシリコン活性層１２上には薄い酸化膜４３が形成され、さらにその上にフィールドシールドゲート４４が形成されている。このフィールドシールドゲート４４に接地電圧が与えられると、その下のシリコン活性層１２はオフ状態となる。これによりこのシリコン活性層１２の両側の領域は互いに電気的に分離される。
【００４６】
この実施例４のようにフィールドシールド法によって素子活性領域を分離しても、上記実施例３と同様の効果が得られる。
【００４７】
［実施例５］
図５は、この発明の実施例５によるＤＲＡＭのメモリセル部分の構造を示す断面図である。図５に示されるようにこの実施例５では、図４に示されたセルプレート３０とフィールドシールドゲート４４とを共通にした共通電極４６が形成されている。この共通電極４６には接地電圧が与えられ、これにより共通電極４６下のシリコン活性層１２がオフ状態となる。このように、セルプレート電圧が接地電圧の場合にはセルプレートがフィールドシールドゲートと共通にされていてもよい。
【００４８】
この実施例５によれば、セルプレートがフィールドシールドゲートと共通にされているため、図４に示されるフィールドシールドゲート４４を形成する工程が不要となる。したがって、この実施例５のＤＲＡＭは図４のＤＲＡＭよりも容易に製造することができる。
【００４９】
［実施例６］
図６は、この発明の実施例６によるＤＲＡＭのメモリセル部分の構造を示す断面図である。図６に示されるようにこの実施例６では、図３のＬＯＣＯＳ分離の代わりにメサ分離が採用されている。すなわち、シリコン活性層１２の素子活性領域以外の部分はエッチングにより除去され、さらにその除去された部分には層間絶縁膜３３が形成されている。
【００５０】
この実施例６によれば、ＬＯＣＯＳ分離ではなくメサ分離が採用されているため、バーズビークによる残留応力がシリコン活性層１２中に生じることはなく、これにより寄生ＭＯＳトランジスタによるリーク電流が低減される。また、ＬＯＣＯＳ分離が採用された図３に比べて、メサ分離領域と素子活性領域との間に段差がほとんど生じないため、ワード線２２、ビット線２６などを形成する工程が容易となる。
【００５１】
［実施例７］
図７は、この発明の実施例７によるＤＲＡＭのメモリセル部分の構造を示す断面図である。図７に示されるようにこの実施例７では、図３と異なり逆トレンチ型のメモリセル４７が形成されている。すなわち、このＳＯＩ基板１０にはシリコン活性層１２および埋込酸化層１４を貫通してシリコン基板１６に達する溝３９が形成され、その上に誘電膜４０およびストレージノード２８が順に形成されている。シリコン基板１６には接地電圧ＧＮＤが与えられる。したがって、この実施例７ではシリコン基板１６がセルプレートとして機能する。
【００５２】
ところで、図４３は、ｐ型のバルクシリコン基板５８に形成された逆トレンチ型メモリセルの構造を示す断面図である。バルクシリコン基板５８には接地電圧ＧＮＤが与えられ、これによりシリコン基板５８はセルプレートとして機能する。また、このトレンチキャパシタの上方を取囲むように酸化層１が形成されている。この酸化層１は、ソース／ドレイン領域２０からトレンチキャパシタの近傍を伝わって流れるリーク電流を低減するためのものである。また、シリコン基板５８に与えられる接地電圧ＧＮＤは、セルプレート電圧として機能するとともに、基板電圧としても機能するため、接地電圧ＧＮＤの代わりに中間電圧Ｖｃｃ／２などを与えることはできない。
【００５３】
そこで、セルプレート電圧を基板電圧と独立して与えるためには、図４４に示されるようにウェル２を形成する必要がある。図４４では、ｎ型バルクシリコン基板３にｐ型ウェル２が形成されている。ここでは、ウェル２に基板電圧として接地電圧ＧＮＤが与えられるとともに、シリコン基板３にセルプレート電圧として中間電圧Ｖｃｃ／２が与えられる。
【００５４】
この実施例７によれば、シリコン基板１６がセルプレートとして用いられているため、図３のようにセルプレート３０を形成する必要がない。また、シリコン活性層１２がシリコン基板１６と埋込酸化層１４とによって分離されているため、図４３のようにリーク電流を防止するための酸化層１を形成する必要がない。さらに、図４４のようにウェル２を形成しなくてもセルプレート電圧としてシリコン基板１６に独立した電圧を与えることができる。したがって、シリコン基板１６には接地電圧ＧＮＤの代わりに中間電圧Ｖｃｃ／２が与えられてもよい。
【００５５】
［実施例８］
図８は、この発明の実施例８によるＤＲＡＭのメモリセル部分の構造を示す断面図である。図８に示されるようにこの実施例８では、図７の構造に加えて、シリコン基板１６と誘電膜４０との間にポリシリコンからなる中間電極４８が形成されている。したがって、誘電膜４０はポリシリコンとポリシリコンとの間に挟まれるので、このトレンチキャパシタの信頼性が図７のそれよりも向上する。
【００５６】
［実施例９］
図９は、この発明の実施例９によるＤＲＡＭのメモリセル部分の構造を示す断面図である。図９に示されるようにこの実施例９では、図３と異なり、シャロートレンチ型メモリセル４９が形成されている。すなわち、このメモリセル４９のキャパシタ用の溝５１はシリコン活性層１２のみを貫通して埋込酸化層１４に達している。したがって、この溝５１の底は埋込酸化層１４内にとどまっている。
【００５７】
この実施例９によれば、キャパシタの周囲が埋込酸化層１４によって完全に覆われているため、ソフトエラーはほとんど生じない。また、このキャパシタ用の溝５１はシリコン基板１６に達していないため、図３のようにキャパシタをシリコン基板１６から電気的に分離するための拡散層４２などを形成する必要がない。
【００５８】
［実施例１０］
図１０は、この発明の実施例１０による半導体装置の一部の構造を示す断面図である。図１０を参照して、ＳＯＩ基板１０のシリコン活性層１２中にはｎ+ 型ソース／ドレイン領域５０が形成されている。また、これらソース／ドレイン領域５０の間であってそのシリコン活性層１２上には薄い酸化膜を介在してゲート電極５２が形成されている。このソース／ドレイン領域５０およびゲート電極５２によりｎチャネルＭＯＳトランジスタが構成される。
【００５９】
また、このＳＯＩ基板１０上にはフィールドシールド分離領域が形成されている。すなわち、シリコン活性層１２の素子活性領域以外の部分の上には薄い酸化膜が形成され、さらにその上にフィールドシールドゲート４４が形成されている。このフィールドシールドゲート４４には接地電圧ＧＮＤが与えられ、これによりフィールドシールドゲート４４下のシリコン活性層１２がオフ状態とされる。
【００６０】
さらに、フィールドシールドゲート４４上には酸化膜５３が形成され、さらにその上にヒューズリンク５４が形成されている。ヒューズリンク５４は、たとえばＤＲＡＭにおいては冗長回路を活性化するか否かに応じて、切断されたり、あるいは切断されなかったりされる。また、ヒューズリンク５４はビット線などと同じ層内に形成される。
【００６１】
この実施例１０によれば、ヒューズリンク５４の下に埋込酸化層１４が形成されているため、レーザ照射によってヒューズリンク５４が溶断されるときに、そのレーザ照射によってシリコン基板１６が損傷を受けることはない。しかもこの実施例１０では、ヒューズリンク５４の下に埋込酸化層１４だけでなくフィールドシールドゲート４４が形成されているため、レーザ照射がシリコン基板１６に与える損傷がより低減される。
【００６２】
また、このＳＯＩ基板１０の代わりにバルクシリコン基板が用いられるならばレーザ照射によって損傷を受けたフィールドシールドゲート４４がそのバルクシリコン基板と短絡するおそれがあるが、この実施例１０では埋込酸化層１４が形成されているため、損傷を受けたフィールドシールドゲート４４がシリコン基板１６と短絡することはない。
【００６３】
［実施例１１］
図１１は、この発明の実施例１１による半導体装置の一部の構造を示す断面図である。図１１に示されるようにこの実施例１１では、図１０と異なりヒューズリンク５４下のフィールドシールドゲート４４がエッチングなどによって除去されている。
【００６４】
この実施例１１では、ヒューズリンク５４の下にフィールドシールドゲート４４が形成されていないため、ヒューズリンク５４を溶断するために照射されたレーザがＳＯＩ基板１０に損傷を与えるおそれがある。しかし、バルクシリコン基板と異なりこのＳＯＩ基板１０中には埋込酸化層１４が形成されているため、シリコン基板１６がレーザ照射によって損傷を受けることはほとんどない。また、ヒューズリンク５４の下にフィールドシールドゲート４４が形成されていないため、レーザ照射によってフィールドシールドゲート４４が損傷を受けることはない。
【００６５】
［実施例１２］
図１２は、この発明の実施例１２による半導体装置の一部の構造を示す断面図である。図１２に示されるようにこの実施例１２では、図１１と異なりフィールドシールドゲート４４だけでなくその下のシリコン活性層１２がエッチングなどにより除去されている。
【００６６】
この実施例１２によれば、上記実施例１１と同様の効果が得られるとともに、ヒューズリンク５４の下にシリコン活性層１２が形成されていないため、レーザ照射によってシリコン活性層１２が損傷を受けることはない。
【００６７】
［実施例１３］
図１３は、この発明の実施例１３による半導体装置の一部の構造を示す断面図である。図１３に示されるようにこの実施例１３では、ＳＯＩ基板１０上にＬＯＣＯＳ分離用の酸化膜３８が形成されている。また、ＳＯＩ基板１０中の埋込酸化層１４上にはシリコン活性層からなるヒューズリンク５６が形成されている。
【００６８】
この実施例１３によれば、ヒューズリンク５６がシリコン活性層１２を利用することにより形成されているため、ヒューズリンク５４を形成するための導電層を別に形成する必要がない。しかも、このヒューズリンク５６の下には埋込酸化層１４が形成されているため、レーザ照射によってこのヒューズリンク５６が溶断されるときにヒューズリンク５６下のシリコン基板１６が損傷を受けることはない。
【００６９】
［実施例１４］
図１４は、この発明の実施例１４による半導体装置の一部の構造を示す断面図である。図１４に示されるようにこの実施例１４では、図１１のフィールドシールド分離の代わりにＬＯＣＯＳ分離が採用されている。すなわち、埋込酸化層１４上のシリコン活性層の素子活性領域以外の部分にはＬＯＣＯＳ分離用の酸化膜３８が形成されている。
【００７０】
この実施例１４によれば、フィールドシールド分離の代わりにＬＯＣＯＳ分離が採用されていても上記実施例１１と同様の効果が得られる。
【００７１】
［実施例１５］
図１５は、この発明の実施例１５による半導体装置の一部の構造を示す断面図である。図１５に示されるようにこの実施例１５では、図１４と異なりヒューズリンク５４下のシリコン活性層１２もエッチングなどにより除去されている。したがって、ヒューズリンク５４を溶断するためのレーザ照射によってシリコン活性層１２が損傷を受けることはない。したがって、この実施例１５では図１２のフィールドシールド分離の代わりにＬＯＣＯＳ分離が採用されているが、図１２に示された実施例１２と同様の効果が得られる。
【００７２】
［実施例１６］
図１６は、この発明の実施例１６による半導体装置の一部の構造を示す断面図である。図１６に示されるようにこの実施例１６では、図１４および１５と異なりＬＯＣＯＳ分離用の酸化膜３８上にヒューズリンク５４が形成されている。このヒューズリンク５４は、たとえばフィールドシールドゲートなどと同じ層内に形成される。
【００７３】
この実施例１６によれば、ヒューズリンク５４の下に埋込酸化層１４だけでなくＬＯＣＯＳ分離用の酸化膜３８が形成されているため、ヒューズリンク５４を溶断するためのレーザ照射によってシリコン基板１６が損傷を受けることはない。
【００７４】
［実施例１７］
図１７は、この発明の実施例１７による半導体装置の一部の構造を示す断面図である。図１７に示されるようにこの実施例１７では、図１６と異なりヒューズリンク５４の下にＬＯＣＯＳ分離の酸化膜３８が形成されていない。このヒューズリンク５４は、フィールドシールドゲートと同じ層内に形成されている。
【００７５】
この実施例１７によれば、ヒューズリンク５４の下にＬＯＣＯＳ分離用の酸化膜３８が形成されていないため、ヒューズリンク５４を溶断するためのレーザ照射によってＬＯＣＯＳ分離用の酸化膜３８が損傷を受けることはない。しかもヒューズリンク５４の下にＬＯＣＯＳ分離用の酸化膜３８が形成されていないにもかかわらず埋込酸化層１４は形成されているため、レーザ照射によってシリコン基板１６が損傷を受けることはほとんどない。
【００７６】
［実施例１８］
図１８は、この発明の実施例１８による半導体装置の一部の構造を示す断面図である。図１８に示されるようにこの実施例１８では、図１７と異なりヒューズリンク５４の下のシリコン活性層１２も除去されている。
【００７７】
この実施例１８によれば、図１７の実施例１７と同様の効果が得られるとともに、レーザ照射によってシリコン活性層１２が損傷を受けることはない。
【００７８】
［実施例１９］
図１９は、この発明の実施例１９による半導体装置の一部の構造を示す断面図である。図１９に示されるようにこの実施例１９では、図１６のＳＯＩ基板の代わりにバルクシリコン基板５８が用いられている。また、素子分離としてＬＯＣＯＳ分離だけでなく、フィールドシールド分離が併せて用いられている。ここで、ヒューズリンク５４はフィールドシールドゲート４４と同じ層内であってＬＯＣＯＳ分離用の酸化膜３８上に形成されている。
【００７９】
この実施例１９によれば、ヒューズリンク５４がフィールドシールドゲート４４と同じ層内に形成されているため、ヒューズリンク５４を形成するためにあえて導電層を形成する必要はない。また、ヒューズリンク５４の下にはＬＯＣＯＳ分離用の酸化膜３８が形成されているため、ヒューズリンク５４を溶断するためのレーザ照射によってシリコン基板５８が損傷を受けることはない。
【００８０】
［実施例２０］
図２０は、この発明の実施例２０による半導体装置の一部の構造を示す断面図である。図２０に示されるようにこの実施例２０では、図１９のバルクシリコン基板５８の代わりにＳＯＩ基板１０が用いられている。したがって、図１９の実施例１９と同様の効果が得られるとともに、ヒューズリンク５４の下に埋込酸化層１４が形成されているため、シリコン基板１６がレーザ照射によって受ける損傷がより低減される。
【００８１】
［実施例２１］
図２１は、この発明の実施例２１による半導体装置の一部の構造を示す断面図である。図２１に示されるようにこの実施例２１では、図２０と異なりヒューズリンク５４の下にはＬＯＣＯＳ分離用の酸化膜３８が形成されていない。したがって、シリコン活性層１２上に酸化膜５３が形成され、さらにその上にヒューズリンク５４が形成されている。
【００８２】
この実施例２１によれば、ヒューズリンク５４を溶断するためのレーザ照射によってＬＯＣＯＳ分離用の酸化膜３８が損傷を受けることはない。また、ヒューズリンク５４の下にＬＯＣＯＳ分離用の酸化膜３８は形成されていないが、埋込酸化層１４が形成されているため、レーザ照射によってシリコン基板１６が損傷を受けることはない。
【００８３】
［実施例２２］
図２２は、この発明の実施例２２による半導体装置の一部の構造を示す断面図である。図２２に示されるようにこの実施例２２では、図２１と異なりヒューズリンク５４下のシリコン活性層１２も除去されている。したがって、この実施例２２によれば、図２１の実施例２１と同様の効果が得られるとともに、レーザ照射によってシリコン酸化層１２が損傷を受けることはない。
【００８４】
［実施例２３］
図２３は、この発明の実施例２３による半導体装置の一部の構造を示す断面図である。図２３に示されるようにこの実施例２３では、素子分離としてフィールドシールド分離が用いられている。図２３ではフィールドシールド分離領域のみが示され、この図示されたフィールドシールド分離領域の両側に素子活性領域が形成されている。また、図上中央のフィールドシールドゲート４４上には酸化膜５３が形成され、さらにその上にはボンディングパッド６０が形成されている。このボンディングパッド６０は、たとえばアルミニウム層などをエッチングすることによって形成される。
【００８５】
また、図上両側のフィールドシールドゲート４４には接地電圧ＧＮＤがそれぞれ与えられ、これによりそのフィールドシールドゲート４４下のシリコン活性層１２がオフ状態とされている。中央のフィールドシールドゲート４４にも接地電圧ＧＮＤが与えられてもよいが、ここではこのフィールドシールドゲート４４には何らの電圧も与えられていない。したがって、このフィールドシールドゲート４４は電気的にフローティング状態にされている。このように中央のフィールドシールドゲート４４はフローティング状態にされているが、両側のフィールドシールドゲート４４には接地電圧ＧＮＤが与えられているので、図示されていない両側の素子活性領域は十分に分離されている。
【００８６】
この実施例２３によれば、ボンディングパッド６０の下にフィールドシールドゲート４４および埋込酸化層４４が形成されているため、ボンディングの物理的な衝撃によってシリコン基板１６が損傷を受けることはない。また、たとえボンディングの衝撃によってボンディングパッド６０がその下のフィールドシールドゲート４４と短絡したとしてもそのフィールドシールドゲート４４はフローティング状態にされているため、ボンディングパッド６０の電圧が変動することはない。
【００８７】
［実施例２４］
図２４は、この発明の実施例２４による半導体装置の一部の構造を示す断面図である。図２４に示されるようにこの実施例２４では、ボンディングパッド６０下のフィールドシールドゲート４４はエッチングにより除去されている。すなわち、シリコン活性層１２上に酸化膜５３が形成され、さらにその上にボンディングパッド６０が形成されている。
【００８８】
この実施例２４によれば、ボンディングパッド６０下のフィールドシールドゲートが除去されているため、ボンディングの衝撃によってフィールドシールドゲート４４が損傷を受けることはない。また、ボンディングパッド６０の下にはフィールドシールドゲートは形成されていないが、埋込酸化層１４が形成されているため、ボンディングの衝撃によってシリコン基板１６が損傷を受けることはない。
【００８９】
［実施例２５］
図２５は、この発明の実施例２５による半導体装置の一部の構造を示す断面図である。図２５に示されるようにこの実施例２５では、図２４と異なりボンディングパッド６０下のシリコン活性層もエッチングにより除去されている。したがって、埋込酸化層１４上に酸化膜５３が形成され、さらにその上にボンディング６０が形成されている。
【００９０】
この実施例２５によれば、上記実施例２４と同様の効果が得られるとともに、ボンディングパッド６０下のシリコン活性層２０が除去されているため、ボンディングの衝撃によってシリコン活性層１２が損傷を受けることはない。
【００９１】
［実施例２６］
図２６は、この発明の実施例２６による半導体装置の一部の構造を示す断面図である。図２６に示されるようにこの実施例２６では、図２４のフィールドシールド分離の代わりにＬＯＣＯＳ分離が用いられている。すなわち、埋込酸化層１４上にはＬＯＣＯＳ分離用の酸化膜３８が形成されている。
【００９２】
この実施例２６によれば、フィールドシールド分離に代えてＬＯＣＯＳ分離が用いられているが、図２４の実施例２４と同様の効果が得られる。
【００９３】
［実施例２７］
図２７は、この発明の実施例２７による半導体装置の一部の構造を示す断面図である。図２７に示されるようにこの実施例２７では、図２６に示されたシリコン活性層１２がエッチングなどにより除去されている。したがって、この実施例２７によれば、ボンディングパッド６０下にシリコン活性層１２が形成されていないため、ボンディングの衝撃によってシリコン活性層１２が損傷を受けることはない。すなわち、ここでは図２５のフィールドシールド分離に代えてＬＯＣＯＳ分離が用いられているが、図２５の実施例２５と同様の効果が得られる。
【００９４】
［実施例２８］
図２８は、この発明の実施例２８による半導体装置の一部の構造を示す断面図である。図２８に示されるようにこの実施例２８では、ＳＯＩ基板１０上に素子分離のためのフィールドシールド分離領域が形成されている。このＳＯＩ基板１０はダイシングライン６２に沿って切断され、複数のチップに分断される。ここでは、ダイシングライン６２近傍のフィールドシールドゲート４４はエッチングによって除去されている。したがって、この実施例２８によれば、ダイシングの衝撃によってフィールドシールドゲート４４内に亀裂が生じることはない。
【００９５】
［実施例２９］
図２９は、この発明の実施例２９による半導体装置の一部の構造を示す断面図である。図２９に示されるようにこの実施例２９では、図２８に示されたダイシングライン６２付近のシリコン活性層１２もエッチングなどにより除去されている。したがってこの実施例２９によれば、図２８の実施例２８の効果が得られるとともに、ダイシングの衝撃によってシリコン活性層１２内に亀裂が生じることはない。
【００９６】
［実施例３０］
図３０は、この発明の実施例３０による半導体装置の一部の構造を示す断面図である。図３０に示されるようにこの実施例３０では、図２８のフィールドシールド分離の代わりにＬＯＣＯＳ分離が用いられている。すなわち、埋込酸化層１４上にはＬＯＣＯＳ分離用の酸化膜３８が形成されている。しかし、ダイシングライン６２付近にはＬＯＣＯＳ分離用の酸化膜３８は形成されていない。したがってこの実施例３０によれば、図２８のフィールドシールド分離に代えてＬＯＣＯＳ分離が用いられているが、図２８の実施例２８と同様の効果が得られる。
【００９７】
［実施例３１］
図３１は、この発明の実施例３１による半導体装置の一部の構造を示す断面図である。図３１に示されるようにこの実施例３１では、図３０に示されたダイシングライン６２付近のシリコン活性層１２がエッチングなどにより除去されている。したがって、ダイシングの衝撃によってシリコン活性層１２内に亀裂が生じることはない。すなわち、この実施例３１によれば、図２９のフィールドシールド分離に代えてＬＯＣＯＳ分離が用いられているが、図２９の実施例２９と同様の効果が得られる。
【００９８】
［実施例３２］
図３２は、この発明の実施例３２による半導体装置の一部の構造を示す断面図である。図３２に示されるようにこの実施例３２では、バルクシリコン基板５８上にフィールドシールド分離領域およびＬＯＣＯＳ分離領域がともに形成されている。ここでは、フィールドシールドゲート４４の一部がＬＯＣＯＳ分離用の酸化膜３８上に形成されている。また、ダイシングライン６２付近にはＬＯＣＯＳ分離用の酸化膜３８だけでなくフィールドシールドゲート４４も形成されていない。さらに、フィールドシールドゲート４４のエッジ４４１は、ＬＯＣＯＳ分離用の酸化膜３８のエッジ３８１よりもダイシングライン６２から遠いところに位置している。
【００９９】
この実施例３２によれば、ダイシングライン６２付近にＬＯＣＯＳ分離用の酸化膜３８およびフィールドシールドゲート４４がともに形成されていないため、ダイシングの衝撃によって酸化膜３８およびフィールドシールドゲート４４内に亀裂が生じることはない。また、フィールドシールドゲート４４のエッジ４４１がＬＯＣＯＳ分離用の酸化膜３８のエッジ３８１よりもダイシングライン６２から後退しているため、ダイシングの衝撃によるフィールドシールドゲート４４への損傷はより低減される。
【０１００】
［実施例３３］
図３３は、この発明の実施例３３による半導体装置の一部の構造を示す断面図である。図３３に示されるようにこの実施例３３では、図３２のバルクシリコン基板５８の代わりにＳＯＩ基板１０が用いられている。
【０１０１】
この実施例３３によれば、図３２の実施例３２と同様に、ダイシングライン６２付近にＬＯＣＯＳ分離用の酸化膜３８およびフィールドシールドゲート４４がともに形成されていないため、ダイシングの衝撃によって酸化膜３８およびフィールドシールドゲート４４内に亀裂が生じることはない。
【０１０２】
［実施例３４］
図３４は、この発明の実施例３４による半導体装置の一部の構造を示す断面図である。図３４に示されるようにこの実施例３４では、図３３に示されたダイシングライン６２付近のシリコン活性層１２がエッチングなどにより除去されている。したがってこの実施例３４によれば、図３３の実施例３３の効果が得られるとともに、ダイシングの衝撃によってシリコン活性層１２内に亀裂が生じることはない。
【０１０３】
［実施例３５］
図３５は、この発明の実施例３５による半導体装置の一部の構造を示す断面図である。図３５に示されるようにこの実施例３５では、図３１と異なりシリコン活性層１２だけでなくその下の埋込酸化層１４までもがエッチングなどによって除去され、それによりダイシング用の溝６４が形成されている。
【０１０４】
したがってこの実施例３５によれば、図３１の実施例３１の効果が得られるとともに、埋込酸化層１４に達する深い溝６４が形成されているため、ダイシングの衝撃によって埋込酸化層１４内に亀裂が生じることはない。しかもダイシングライン６２部分の厚さが図３１のそれよりも薄いため、ダイシング工程がより容易になる。
【０１０５】
［実施例３６］
図３６は、この発明の実施例３６による半導体装置の一部の構造を示す断面図である。図３６に示されるようにこの実施例３６では、図３５のＬＯＣＯＳ分離の代わりにフィールドシールド分離が用いられている。この実施例３６によれば、ＬＯＣＯＳ分離の代わりにフィールドシールド分離が用いられていても図３５の実施例３５と同様の効果が得られる。
【０１０６】
［実施例３７］
図３７は、この発明の実施例３７によるＤＲＡＭにおけるメモリセル部、ヒューズリンク部、ボンディングパッド部およびダイシング部の構造を示す断面図である。図３７に示されるメモリセル部は図３と同様である。ヒューズリンク部では、ヒューズリンク５４下に位置する埋込酸化層１４およびシリコン基板１６がエッチングされることにより溝６６が形成されている。そして、この溝６６内に酸化膜７０が形成されている。ボンディング部では、ボンディングパッド６０下に位置する埋込酸化層１４およびシリコン基板１６がエッチングされることにより溝６８が形成されている。そして、この溝６８内に酸化膜７０が形成されている。ダイシング部では、ダイシングライン６２付近に位置する埋込酸化層１４およびシリコン基板１６がエッチングされることにより溝６４が形成されている。そして、この溝６４内に酸化膜７０が形成されている。
【０１０７】
図３８（ａ）〜（ｄ）は、図３７中のメモリセル部を形成する工程を示す断面図である。まず図３８（ａ）に示されるようなＳＯＩ基板を用意する。次いで図３８（ｂ）に示されるように、シリコン活性層１２を局所的に酸化することによりＬＯＣＯＳ分離用の酸化膜３８を形成する。次いで図３８（ｃ）に示されるように、ＳＯＩ基板１０の所定位置にシリコン活性層１２および埋込酸化層１４を貫通してシリコン基板１６に達する溝３９をエッチングにより形成する。
【０１０８】
次に、その形成された溝３９の表面にドナーを注入することにより図３８（ｂ）に示されるようにｎ+ 型拡散層４２を形成する。次いでその溝３９上にポリシリコンなどからなるストレージノード２８を形成する。さらにそのストレージノード２８上に誘電膜４０を形成した後、その誘電膜４０上にセルプレート３０を形成する。
【０１０９】
次に、シリコン活性層１２上に薄い酸化膜を形成した後、ポリシリコンなどからなるワード線２２を形成する。そして、このワード線２２などが形成されたＳＯＩ基板１０へドナーを注入することによりソース／ドレイン領域１８および２０を形成する。次いで層間絶縁膜を形成し、ソース／ドレイン領域１８上の層間絶縁膜の部分をエッチングすることによりコンタクトホールを形成する。このコンタクトホールに中間層２４を形成し、さらにその中間層２４と接触するようにビット線２６を形成する。ビット線２６上には層間絶縁膜を形成した後、アルミニウム配線３２を形成する。
【０１１０】
図３９（ａ）〜（ｄ）は、ヒューズリンク部を形成する工程を示す断面図である。図３８（ｂ）と同時に、図３９（ｂ）に示されるようにシリコン活性層１２を局所的に酸化することによりＬＯＣＯＳ分離用の酸化膜３８を形成する。次いで図３８（ｃ）と同時に、酸化膜３８間の所定領域をエッチングすることにより溝６６を形成する。そして、この形成された溝６６内に酸化膜７０を形成する。
【０１１１】
次に、図３９（ｄ）に示されるようにゲート電極５２およびソース／ドレイン領域５０を形成した後、図３８（ｄ）のビット線２６を形成すると同時に、ヒューズリンク５４を酸化膜７０上に形成する。
【０１１２】
図４０（ａ）〜（ｄ）は、図３７中のボンディング部を形成する工程を示す断面図である。図３８（ｂ）および図３９（ｂ）と同時に、図４０（ｂ）に示されるようにシリコン活性層１２を局所的に酸化することによりＬＯＣＯＳ分離用の酸化膜３８を形成する。次いで図３８（ｃ）および図３９（ｃ）と同時に、図４０（ｃ）に示されるように酸化膜３８間にシリコン基板１６に達する溝６８をエッチングにより形成する。次いで図３９（ｃ）の酸化膜７０と同時に、図４０（ｃ）に示されるようにその形成された溝６８内に酸化膜７０を形成する。
【０１１３】
次に、図３８のビット線２６および図３９のヒューズリンク５４と同時に、図４０（ｄ）に示されるように溝６８上にボンディングパッド６０を形成する。
【０１１４】
図４１は、図３７中のダイシング部を形成する工程を示す断面図である。図３８（ｂ）、図３９（ｂ）および図４０（ｂ）と同時に、図４１（ｂ）に示されるようにシリコン活性層１２を局所的に酸化することによりＬＯＣＯＳ分離用の酸化膜３８を形成する。次いで図３８（ｃ）、図３９（ｃ）および図４０（ｃ）と同時に、図４１（ｃ）に示されるようにダイシングライン６２付近にシリコン基板１６に達する溝６４を形成する。そして、図３９および図４０の酸化膜７０と同時に、その形成された溝６４内に酸化膜７０を形成する。
【０１１５】
次に、図３８のワード線２２および図３９のゲート電極５２と同時に図４１（ｄ）に示されるようにゲート電極５２を形成する。そして、図３８のソース／ドレイン領域１８，２０および図３９のソース／ドレイン領域５０と同時に、図４１（ｄ）に示されるようにソース／ドレイン領域５０を形成する。
【０１１６】
この実施例３７によれば、トレンチ型メモリセル３７のキャパシタ用の溝３９を形成すると同時に、ヒューズリンク５４下の溝６６、ボンディングパッド６０下の溝６８およびダイシングライン６２付近の溝６４を形成するため、これらの溝３９，６４，６６，６８を別々に形成する場合に比べて、製造工程が簡略化される。
【０１１７】
［実施例３８］
図４２は、この発明の実施例３８によるＤＲＡＭにおけるメモリセル部、トレンチ分離部およびダイシング部の構造を示す断面図である。図４２に示されたメモリセル部は図９に示されたものと同様に構成される。また、図４２に示されたトレンチ分離部は図２に示されたトレンチ分離部と同様に構成される。さらに、図４２に示されたダイシング部は図３５に示されたものと同様に構成される。
【０１１８】
ここで、シャロートレンチ型メモリセル４９のキャパシタ用の溝５１を形成すると同時に、トレンチ分離部における溝３４と、ダイシング部における溝６４とを形成する。したがって、これらの溝を別々に形成する場合に比べて、製造工程が簡略化される。
【０１１９】
以上、この発明に実施例を詳述したが、この発明の範囲は上述した実施例によって限定されるものではない。たとえば半導体、絶縁体の材料などは特に限定されない。また、トランジスタのゲート電極下のシリコン活性層が電気的にフローティング状態とならないように子のようなトランジスタのボディには一定電圧が与えられるのが好ましいなど、この発明はその趣旨を逸脱しない範囲内で当業者の知識に基づき種々の改良、修正、変形などを加えた態様で実施し得るものである。
【図面の簡単な説明】
【０１２０】
【図１】この発明の実施例１によるＤＲＡＭのメモリセル部分の構造を示す断面図である。
【図２】この発明の実施例２によるＤＲＡＭのメモリセル部分の構造を示す断面図である。
【図３】この発明の実施例３によるＤＲＡＭのメモリセル部分の構造を示す断面図である。
【図４】この発明の実施例４によるＤＲＡＭのメモリセル部分の構造を示す断面図である。
【図５】この発明の実施例５によるＤＲＡＭのメモリセル部分の構造を示す断面図である。
【図６】この発明の実施例６によるＤＲＡＭのメモリセル部分の構造を示す断面図である。
【図７】この発明の実施例７によるＤＲＡＭのメモリセル部分の構造を示す断面図である。
【図８】この発明の実施例８によるＤＲＡＭのメモリセル部分の構造を示す断面図である。
【図９】この発明の実施例９によるＤＲＡＭのメモリセル部分の構造を示す断面図である。
【図１０】この発明の実施例１０による半導体装置のヒューズリンク部分の構造を示す断面図である。
【図１１】この発明の実施例１１による半導体装置のヒューズリンク部分の構造を示す断面図である。
【図１２】この発明の実施例１２による半導体装置のヒューズリンク部分の構造を示す断面図である。
【図１３】この発明の実施例１３による半導体装置のヒューズリンク部分の構造を示す断面図である。
【図１４】この発明の実施例１４による半導体装置のヒューズリンク部分の構造を示す断面図である。
【図１５】この発明の実施例１５による半導体装置のヒューズリンク部分の構造を示す断面図である。
【図１６】この発明の実施例１６による半導体装置のヒューズリンク部分の構造を示す断面図である。
【図１７】この発明の実施例１７による半導体装置のヒューズリンク部分の構造を示す断面図である。
【図１８】この発明の実施例１８による半導体装置のヒューズリンク部分の構造を示す断面図である。
【図１９】この発明の実施例１９による半導体装置のヒューズリンク部分の構造を示す断面図である。
【図２０】この発明の実施例２０による半導体装置のヒューズリンク部分の構造を示す断面図である。
【図２１】この発明の実施例２１による半導体装置のヒューズリンク部分の構造を示す断面図である。
【図２２】この発明の実施例２２による半導体装置のヒューズリンク部分の構造を示す断面図である。
【図２３】この発明の実施例２３による半導体装置のボンディングパッド部の構造を示す断面図である。
【図２４】この発明の実施例２４による半導体装置のボンディングパッド部の構造を示す断面図である。
【図２５】この発明の実施例２５による半導体装置のボンディングパッド部の構造を示す断面図である。
【図２６】この発明の実施例２６による半導体装置のボンディングパッド部の構造を示す断面図である。
【図２７】この発明の実施例２７による半導体装置のボンディングパッド部の構造を示す断面図である。
【図２８】この発明の実施例２８による半導体装置のダイシング部の構造を示す断面図である。
【図２９】この発明の実施例２９による半導体装置のダイシング部の構造を示す断面図である。
【図３０】この発明の実施例３０による半導体装置のダイシング部の構造を示す断面図である。
【図３１】この発明の実施例３１による半導体装置のダイシング部の構造を示す断面図である。
【図３２】この発明の実施例３２による半導体装置のダイシング部の構造を示す断面図である。
【図３３】この発明の実施例３３による半導体装置のダイシング部の構造を示す断面図である。
【図３４】この発明の実施例３４による半導体装置のダイシング部の構造を示す断面図である。
【図３５】この発明の実施例３５による半導体装置のダイシング部の構造を示す断面図である。
【図３６】この発明の実施例３６による半導体装置のダイシング部の構造を示す断面図である。
【図３７】この発明の実施例３７による半導体装置のメモリセル部、ヒューズリンク部、ボンディングパッド部およびダイシング部の構造を示す断面図である。
【図３８】図３７中のメモリセル部を形成する工程を示す断面図である。
【図３９】図３７中のヒューズリンク部を形成する工程を示す断面図である。
【図４０】図３７中のボンディングパッド部を形成する工程を示す断面図である。
【図４１】図３７中のダイシング部を形成する工程を示す断面図である。
【図４２】この発明の実施例３８による半導体装置のメモリセル部、トレンチ分離部およびダイシング部の構造を示す断面図である。
【図４３】バルクシリコン基板に形成されたトレンチ型メモリセルを備えた従来のＤＲＡＭの一例を示す断面図である。
【図４４】バルクシリコン基板に形成されたトレンチ型メモリセルを備えた従来のＤＲＡＭの他の例を示す断面図である。
【符号の説明】
【０１２１】
１０  ＳＯＩ基板、１２  シリコン活性層、１４  埋込酸化層、１６  ｐ型シリコン基板、２８  ストレージノード、３０  セルプレート、３３，３６  層間絶縁膜、３４  素子分離用の溝、３７  トレンチ型メモリセル、３８  ＬＯＣＯＳ分離用の酸化膜、３９，５１  キャパシタ用の溝、４０  誘電膜、４３  酸化膜、４４  フィールドシールドゲート、４６  共通電極、４７  逆トレンチ型メモリセル、４８  中間電極、４９  シャロートレンチ型メモリセル、５４，５６  ヒューズリンク、５８  バルクシリコン基板、６０  ボンディングパッド、６２  ダイシングライン、６４  ダイシング用の溝。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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