(57)【要約】    【課題】  ナノチューブを採用したトランジスタデバイスに関して、ナノチューブ構造体に数多く含む様々な欠陥を取り除く、より信頼性の高いデバイスの製造方法を提案し、半導体素子特性の性能向上を図る。    【解決手段】  トランジスタデバイスであって、ソース領域とドレイン領域（ＳとＤ）と、前記ソース領域とドレイン領域との間に電荷キャリアのパスを提供するナノチューブ構造体（２と３）と、ゲート領域（４）とを具備するトランジスタデバイス。前記ナノチューブ構造体には、前記パス内における電荷キャリアの通過を制御するために、例えばドーピングなどの手段によって前記ゲート領域内で局部的に修正された伝導帯がある。前記デバイスは、フラッシュメモリあるいはＤＲＡＭ内のメモリ要素として使用できる。【選択図】  図２
2005064452.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタデバイスであって、
前記デバイスは、ソース（Ｓ）領域とドレイン（Ｄ）領域と、
前記ソース領域とドレイン領域との間における電荷キャリアの経路を形成するナノチューブ構造体（１）と、
ゲート領域（４と９）とを具備し、
該ナノチューブ構造体は前記経路内における前記電荷の通過を制御するために前記ゲート領域内においてエネルギーバンドプロファイルもしくはバンドギャップを局部的に変化させた伝導帯を有する
ことを特徴とするトランジスタデバイス。
【請求項２】
トランジスタデバイスであって、
前記ゲート領域は、前記ナノチューブ構造体の局部的にドープされた領域（４）を具備する
ことを特徴とする請求項１に記載のトランジスタデバイス。
【請求項３】
トランジスタデバイスであって、
前記ナノチューブ構造体が、内側の第一のナノチューブと外側の第二のナノチューブ（２と３）を具備する
ことを特徴とする請求項２に記載のトランジスタデバイス。
【請求項４】
トランジスタデバイスであって、
前記局部的にドープされた領域が、前記外側のナノチューブの領域には形成されているが、内側のナノチューブの領域には形成されていないことを特徴とする請求項３に記載のトランジスタデバイス。
【請求項５】
トランジスタデバイスであって、
前記局部的にドープされた領域が、前記外側、内側２つのナノチューブの領域に形成されていることを特徴とする請求項３に記載のトランジスタデバイス。
【請求項６】
トランジスタデバイスであって、
前記ドープ領域が、前記ゲート領域に外部電圧を印加することによって制御され、それによってソースとドレイン間の経路沿いの伝導を制御する、伝導帯バリアを変化させる半導体領域を具備する
ことを特徴とする請求項２乃至５のいずれか一に記載のトランジスタデバイス。
【請求項７】
トランジスタデバイスであって、
前記ドープ領域が、前記ゲート領域に外部電圧を印加することによって制御され、それによりソースとドレイン間における経路沿いの伝導が制御される、前記ナノチューブ構造体内においてショットキ接合部を形成する伝導体を具備する
ことを特徴とする請求項２乃至５のいずれか一に記載のトランジスタデバイス。
【請求項８】
トランジスタデバイスであって、
前記ゲート領域が、電子とホールが結合してフォトンを放出できるような領域としての役割を果たす
ことを特徴とする請求項１乃至７のいずれか一に記載のトランジスタデバイス。
【請求項９】
トランジスタデバイスであって、
前記ナノチューブ構造体が炭素で形成されている
ことを特徴とする請求項１乃至８のいずれか一に記載のトランジスタデバイス。
【請求項１０】
トランジスタデバイスであって、
前記ゲートが、前記ナノチューブ構造体内にカーバイド含有領域を有する
ことを特徴とする請求項９に記載のトランジスタデバイス。
【請求項１１】
トランジスタデバイスであって、
前記カーバイド含有領域が、シリコンカーバイドもしくは金属カーバイドを含む
ことを特徴とする請求項１０に記載のトランジスタデバイス。
【請求項１２】
トランジスタデバイスであって、
請求項１乃至１１のいずれか一に記載されているトランジスタデバイスを用いて、フラッシュメモリとして情報記憶動作させることを特徴とするトランジスタデバイス。
【請求項１３】
トランジスタデバイスであって、
前記ナノチューブ構造体に沿って形成された、複数の前記ゲート領域を有する
ことを特徴とする請求項１乃至１２のいずれか一に記載のトランジスタデバイス。
【請求項１４】
トランジスタデバイスであって、
前記ナノチューブ構造体が、電気的絶縁基板上に取り付けられている
ことを特徴とする請求項１乃至１３のいずれか一に記載のトランジスタデバイス。
【請求項１５】
トランジスタの製造方法であって、
前記製造方法は、ソース領域とドレイン領域とを実現するプロセスと、
前記ソース領域とドレイン領域との間にナノチューブ構造体を実現するプロセスと、
前記ソースとドレインとの間におけるナノチューブ構造体のエネルギーバンドプロファイルもしくはバンドギャップを局部的に変化させるようにゲート領域を形成するプロセスと、さらに前記ゲート領域においてゲート電極を形成するプロセスとからなることを特徴とするトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ナノチューブを採用したトランジスタデバイスに関する。
【背景技術】
【０００２】
ナノチューブは、通常、グラフェンとして知られている炭素原子シートから製造されたナノメータサイズの管状構造体である。これらは、単一の壁または複数の壁を有する構造体である。単一の壁を有するカーボンナノチューブは、通常、径約１ｎｍ、長さ数百ｎｍから数百μｍであるような、細長い単一の中空管を具備している。複数の壁を有するカーボンナノチューブは、一般に、数百ナノメートルにまで及ぶ各種径をもつ複数の同心中空管から構成されている。高品質のカーボンナノチューブ構造体を組み立てるためのよく知られたひとつの方法では、Ｋｏｎｇ、Ｈ．Ｔ．Ｓｏｈ、Ａ．Ｃａｓｓｅｌｌ、Ｃ．Ｆ．Ｑｕａｔｅ及びＨ．Ｄａｉによって非特許文献１に記載されているように、過熱環境で触媒を使用したメタンと水素の気相―固相間の相互作用に基づいた、化学蒸着法を採用している。カーボンナノチューブ構造体は、その径とグラフェンシートからのロールアップ法次第で、セミコンダクタまたは金属としての役割を果たし、鉄よりも硬く、銅よりも良好な伝導体であることが実証されている。詳細は、非特許文献２を参照されたい。
【０００３】
各種デバイスは、今までカーボンナノチューブ構造体から形成されてきた。非特許文献３にＫ．Ｔｓｕｋａｇｏｓｈｉ、Ｂ．ＡｌｐｈｅｎａａｒおよびＨ．Ａｇｏによって記述されているように、電子スピンのコヒーレント輸送を実現するのに、強磁性コンタクト間に配置されたナノチューブを使用した、ナノチューブ構造体内のバリスティック伝導が報告されている。
【０００４】
最新技術によるＣＭＯＳもしくはＳＯＩプロトタイプより好ましい性能を発揮するトランジスタのチャネル材として、ナノチューブ構造体を使用した事例に関する多数の報告があるが、詳細は、  Ｓ．Ｔｒａｎｓ、Ａ．ＶｅｒｓｃｈｕｅｒｅｎおよびＣ．Ｄｅｋｋｅｒによる非特許文献４、  Ｒ．Ｍａｒｔｅｌ  ｅｔ  ａｌ．による非特許文献５およびＡ．Ｊａｖｅｙ  ｅｔ  ａｌ．による非特許文献６などを参照されたい。
【０００５】
ロジックファンクションも、非特許文献７  にＶ．Ｄｅｒｙｃｋｅによって、さらには非特許文献８にＡ．Ｂａｃｈｔｏｌｄ  ｅｔ  ａｌ．によって記載されているように、ナノチューブトランジスタの組み立てによって実現してきた。
【０００６】
トランジスタのナノチューブチャネルを単一の電子センサやマニピュレータとして使用した、単一の電子メモリが実現化されている−Ｍ．Ｆｕｈｒｅｒ  ｅｔ  ａｌによる非特許文献９を参照。さらに、トランジスタのナノチューブチャネルは、非特許文献１０  にＪ．Ａ．Ｍｉｓｅｗｉｃｈ  ｅｔ  ａｌ．によって報告されているとおり、トランジスタのソースとドレインから注入されたナノチューブチャネル内の電子とホールを結合することによって、ＩＲ放出を達成したＩＲソースとして使用されてきた。
【０００７】
【特許文献１】米国特許第６，５３８，２６２号明細書
【０００８】
【特許文献２】米国特許出願 ２００２００２７３１２Ａ１号公報
【特許文献３】米国特許第６，２０３，８６４号明細書
【特許文献４】米国特許出願第２００３００４４６０８ Ａ１号公報
【特許文献５】米国特許第６，３２５，９０９号明細書
【特許文献６】米国特許第６，５１５，３２５号明細書
【特許文献７】米国特許６，５６６，７０４号明細書
【非特許文献１】Ｎａｔｕｒｅ誌、３９５，８７８（１９９８）
【非特許文献２】ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓｏｎｓ Ｎａｎｏｔｅｃｈｎｏｌｏｇｙ、１，７８（２００２）
【非特許文献３】Ｎａｔｕｒｅ誌、４０１，５７２（１９９９）
【非特許文献４】Ｎａｔｕｒｅ誌、３９３，４９（１９９８）、
【非特許文献５】Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．誌、７３，２４４７（１９９８）
【非特許文献６】Ｎａｔｕｒｅ  Ｍａｔｅｒｉａｌｓ、ｐｕｂｌｉｓｈｅｄ  ｏｎｌｉｎｅ：１７  Ｎｏｖ．２００２、ｄｏｉ：１０．１０３８／ｎｍａｔ７６９
【非特許文献７】Ｎａｎｏ  Ｌｅｔｔｅｒｓ誌、１，４５３（２００１）
【非特許文献８】Ｓｃｉｅｎｃｅ誌、２９４，１３１７（２００１）
【非特許文献９】Ｎａｎｏ  Ｌｅｔｔｅｒｓ誌  ２，７５５（２００２）
【非特許文献１０】Ｓｃｉｅｎｃｅ誌、３００，７８３（２００３）
【非特許文献１１】Ｓｃｉｅｎｃｅ誌、２９０，１５５２（２０００）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
今までに述べてきた構造体は、実証済みのデバイスであるが、一貫性のあるデバイス特性を示さない。カーボンナノチューブ構造体でヘテロ接合を形成する様々な方法が、より信頼性の高いデバイスを製造するために提案されている。さまざまな径を持つぎっちり詰まった炭素原子からなる、異なった方法でロールアップされた層のカーボンナノチューブを隣接させることによって形成されたヘテロ接合がＶ．Ｃｒｅｓｐｉ  ｅｔ  ａｌ．により提案されている（特許文献１を参照）。歪みや曲げによる機械的変形を利用した構造体が、特許文献２に記載されている。カーボンナノチューブ構造体の化学物質によるドーピングは、Ｂ．Ｙａｋｏｂｓｏｎに対し、非特許文献１１でＣ．Ｚｈｏｕによって提案されている。さらに、熱誘導固相−固相拡散ならびに化学反応の手段によって、ナノチューブ構造体にヘテロ接合を形成する方法が、Ｙ．ＺｈａｎｇとＳ．Ｉｉｊｉｍａに対して認可された特許文献３に記載されている。しかし、これらの接合形成技術は、トランジスタ構造体の形成に特に適しているというわけではない。
【００１０】
Ｈ．Ｙｏｓｈｉｚａｗａによる特許文献４には、導電特性を変更するために外部グラフェンシートを化学的に修正した多数のナノチューブ構造体が開示されているが、生成された構造体はトランジスタとしての作用を示していない。
【００１１】
Ｊ．Ｌｉ  ｅｔ  ａｌ．に対して認可された特許文献５に記載されているように、トランジスタを形成するためのＹ型ナノチューブ構造体を使用する方法が提案されてきた。トランジスタの作用は、Ｙ型ナノチューブのアームの融合部近傍における構造上の欠損によって形成されたヘテロ接合から実現化されているので、このようなデバイスは再現性に欠落している。さらに、縦方向に伸展しているナノチューブ構造体を有するトランジスタが、Ｗ．Ｆａｒｎｗｏｒｔｈに対して認可された特許文献６およびＷ．Ｃｈｏｉ  ｅｔ  ａｌ．に対して認可された特許文献７に提案されている。しかし、縦のナノチューブ構造体は、様々な欠陥を数多く含んでおり、セミコンダクタとしての特性に乏しいので、トランジスタの性能を劣化させることで知られている。
【課題を解決するための手段】
【００１２】
本発明は、その導電チャネルにナノチューブを使用している、改良された再現可能なトランジスタデバイスを提供することを目的としている。
【００１３】
本発明によれば、ソース領域とドレイン領域と、ソース領域とドレイン領域との間における電荷キャリア用パス（経路）を提供するナノチューブ構造体と、ゲート領域を具備するトランジスタデバイスであって、該ナノチューブが、そのパス（パス）内の電荷キャリアの通過を制御するためゲート領域内で局部的に修正された伝導帯構造を有することを特徴とするトランジスタデバイスが提供される。
【００１４】
ゲート領域は、ナノチューブ構造体の局部的にドーピングされた領域を具備していてもよい。
【００１５】
ナノチューブ構造体は、第１と第２のナノチューブ、さらには通常ｎ個のナノチューブを入れ子状態で具備していてもよく、局部的にドーピングされた領域はナノチューブの１つまたはいくつかに伸展していてもよいが、他のナノチューブまたは他の個々のナノチューブに伸展していてはならない。あるいは、局部的にドーピングされた領域は、２個のナノチューブまたはすべてのナノチューブに伸展していてもよい。
【００１６】
ドーピング領域は、ソースとドレインとの間のパス沿いの伝導を制御するため、ゲート領域に印加される外部電圧によって制御可能な伝導帯バリアを提供するセミコンダクタを具備していてもよい。
【００１７】
ドーピング領域は、さらに、ソースとドレイン間のパス沿いの伝導を制御するため、ゲート領域に印加される外部電圧によって制御可能なナノチューブ構造体におけるＳｃｈｏｔｋｋｙ接合を形成する伝導体を有していてもよい。
【００１８】
ゲート領域は、フォトンを結合したり放出するための、電子とホールの領域としての役割を果たしてもよい。デバイスはフラッシュメモリとしての動作が可能であってもよい。
【００１９】
ナノチューブ構造体は、炭素から形成してもよいが、ゲートにシリコンカーバイドや金属カーバイドなどといった、カーバイド含有領域をナノチューブ構造体に含んでいてもよい。
【００２０】
トランジスタアレイは、例えばフラッシュメモリなどとして使用する、共通のナノチューブ構造体上に形成してもよい。
【００２１】
本発明には、ソース領域とドレイン領域の実現プロセスと、ソース領域とドレイン領域との間におけるナノチューブ構造体の実現プロセスと、ソース領域とドレイン領域との間におけるナノチューブ構造体の電荷キャリアによる通過を制御するための、ゲート領域内でのナノチューブ構造体の伝導体構造の局部的修正プロセスと、およびゲート領域へのゲートの接続プロセスとからなる、トランジスタの組み立て方法も含まれる。
【発明の効果】
【００２２】
本発明によれば、ソース領域とドレイン領域と、ソース領域とドレイン領域との間における電荷キャリア用パス（経路）を提供するナノチューブ構造体と、ゲート領域を具備するトランジスタデバイスであって、該ナノチューブが、そのパス（パス）内の電荷キャリアの通過を制御するためゲート領域内で局部的に修正された伝導帯構造を有するトランジスタデバイスを得ることができる。
【発明を実施するための最良の形態】
【００２３】
本発明をさらに詳細に理解できるように、付随する図面を参照しながらその実施例を以下に説明する。
【００２４】
＜概要＞
図１は、前に述べた各種方法のひとつに従って形成された、従来型ナノチューブ構造体の図である。この例では、ナノチューブ構造体１は、例えば、グラフェンシートなどから組み立てられた、一般に同心型の第１と第２のナノチューブ２と３を具備している。ナノチューブ２と３の径は、すでに述べたように、ナノメートルサイズである。この例には、２個のナノチューブが示されているが、実際には、ナノチューブ構造体１には、１つもしくは、入れ子にした複数のこのようなナノチューブを含むことができる。
【００２５】
図２は、本発明に従ってトランジスタの基部を形成できるように、このようなナノチューブ構造体を修正する方法を表している。エネルギバンドギャップおよび／またはナノチューブ構造体１のバンドプロファイルは、ナノチューブ構造体１の電気特性を変更できるように、領域４内で局部的に修正されている。生成された構造体は、ソース領域とドレイン領域ＳとＤとの間にチャネルを備え、修正された領域の特性は、以後詳細に述べるゲートＧによって制御される。
【００２６】
ナノチューブ構造体１に形成された領域４は、非導電性および／または広バンドギャップおよび／または格子不整合材から形成することが好ましい。しかし、領域４は、伝導断面および／または伝導パス、あるいはさらに一般には、ナノチューブ構造体の電気特性が修正されるように、少なくともひとつの静電バリアもしくはウェルを導入するため、ナノチューブ構造体１のエネルギバンドプロファイルもしくはバンドギャップを修正することを前提条件として、どのような材料で形成してもよい。領域４内の構造体のエネルギバンドプロファイルまたはバンドギャップは、ナノチューブ構造体１に形成される領域の材料の内容物と形状に技術を凝らすことによって実現される。
【００２７】
以下の例では、領域４は、ナノチューブ構造体１をドーピングすることによって形成され、該ドーピングは、以後Ａ型とＢ型として表現するコア構造体の各種型式を実現するために、選択によりナノチューブ２と３の一方もしくは両方を通じて実施することができる。Ａ型の例は、図３と図４に図解されており、Ｂ型の対応する例は、図５と図６に図解されている。記述されている例では、間に半径方向のスペース５のある２個のナノチューブ２と３だけ示されているが、後で詳細に説明するように、本仕様書に記載する原理は、１個のナノチューブの中にもう１つのナノチューブを入れ子した、さらに多くの数のナノチューブにまで拡大することが可能であるということは理解されよう。
【００２８】
図３と図４に示されているＡ型のコア構造体を参照すると、ドーピング領域４は、外側のナノチューブ３より先に伸展しているが、内側のナノチューブ２までは到達していない。これとは逆に、図５と図６に示されているＢ型構造体から分かるように、Ｂ型の場合には、領域４がナノチューブ２と３の両方を通過して伸展している。このように、Ａ型の場合、導電パスは常に、ナノチューブ２沿いのソース領域とドレイン領域ＳとＤとの間に実現化されるが、Ｂ型の場合、電荷キャリアは、ソース領域とドレイン領域ＳとＤとの間を通過するためには、領域４を通過せねばならない。領域４は、例えばシリコンカーバイドのような、バンドキャップ幅が比較的広いセミコンダクタ材で形成してもよいが、この場合には、ナノチューブと領域４との間の界面に静電ポテンシャルバリアが導入される。あるいは、領域４は、ナノチューブ群との界面または個々のナノチューブとの界面にショットキ型の静電ポテンシャルバリアが導入されるように、ＮｂＣなどといった金属カーバイドで形成してもよい。
【００２９】
＜ポテンシャルバリア：Ａ型＞
図７、図８および図９を参照すると、Ａ型コア構造体のナノチューブ構造体１におけるポテンシャルバリアが図解されている。ドーピング領域４は、外側のナノチューブ３まで伸展しているが、内側ナノチューブ２までは伸展していない。領域４にシリコンカーバイドが含まれているときには、外側ナノチューブ３の材料のバンドギャップは、価電子帯と伝導帯の両帯域にポテンシャルバリアが実現されるように、図８Ａに示されているようにその長さ沿い（ｘ方向）に修正される。図９Ａは、ナノチューブ構造体の半径方向ｙにおけるＳｉＣ領域４の対応するバンドギャップを図解している。内側ナノチューブ２と外側ナノチューブ３との間のスペース５は、シリコンカーバイド領域４と関連付けられる比較的幅の広いバンドギャップと導電性のある内側ナノチューブ２と関連付けられる比較的幅の狭いバンドギャップとの間にバリア６を誘起する。
【００３０】
図８Ｂと図９Ｂは、ショットキバリアを生成する金属カーバイド領域４の対応する状態を図解している。図８Ｂに示されているように、ショットキバリア７と８は、外側ナノチューブ３における金属カーバイド領域４の境界で発生する。ナノチューブ２と３の間のスペース５は、図９Ｂに示されているように、内側チューブ２のバンドギャップと金属カーバイド領域４との間にポテンシャルバリア６を誘起する。
【００３１】
＜ポテンシャルバリア：Ｂ型＞
図１０と図１１は、Ｂ型コア構造体１を表した図７と図８に対応している。前に説明したように、領域４は、ナノチューブ２と３の両方を通過して伸展しており、図１１Ａと図１１Ｂに図解されているとおり、内側ナノチューブ２内のバンドギャップは、図８Ａと図８Ｂを参照して前に述べたように、外側ナノチューブ３内のバンドギャップに対応している。このように、通常は、ソース領域とドレイン領域ＳとＤとの間における電荷移動は不可能であり、電流も流れない。しかし、本発明によると、後でさらに詳しく述べるように、領域４のエネルギバンドプロファイルは、ソース領域とドレインの領域との間における電荷キャリアの流れを可能にするように、ゲート電圧の印加などといった外部からの手段によって修正することができる。
【００３２】
＜トランジスタデバイス構造体：Ａ型＞
図１２、図１３および図１４は、すでに述べたＡ型コア構造体を取り込んだトランジスタデバイスの例の概略図である。バンド構造領域４が修正されたナノチューブ構造体１に、ソース領域１０とドレイン領域１１とともに、ゲート電極９が提供されている。電極９は、後で詳細に述べるように、ｎ型ドープシリコンなどといった適切な導電性材料を用いて形成してもよい。領域１０と１１は、Ａｕまたは他の適切な導電性コンタクトを有していてもよい。デバイスは、後で詳細に述べるようなシリコン基盤（図示せず）上のシリコンダイオードの絶縁層上に形成してもよい。前に述べたように、修正された領域４は、外側のカーボンナノチューブ３を通過して伸展しているが、内側のナノチューブ２までは到達していない。ゲート電圧Ｖｇをゲート電極９に印加することができる。図１５Ａは、外側ナノチューブ３の領域にゲート電圧Ｖｇが印加されていないときの、修正された領域４を横切るデバイスのバンド図を図解したものである。このような状態では、材料４の比較的幅の広いバンドギャップが、ソース領域とドレイン領域１０と１１との間における伝導電子ｅの通過を抑止するバリア１２を、ナノチューブ３との界面に誘起する。ただし、ゲート電圧Ｖｇを印加したときには、材料のバンドギャップによって誘起されるバリアが下側にシフトし、電子ｅが、ナノチューブ３沿いにソース領域とドレイン領域１０と１１との間における領域４を通過できるようになる。
【００３３】
図１６Ａと図１６Ｂは、領域４に金属が含まれているときのデバイスの動作を図解したものである。ショットキバリア７と８は、ゲート電圧Ｖｇを印加しないときに、ドーピング領域４を横切る、ソース領域１０からドレイン領域１１までの電子ｅの通過を抑止する。しかし、ゲート電圧Ｖｇを領域４に印加したときには、接合部バリア７と８が下側にシフトし、これによって外側ナノチューブ３を横切る、ソース領域からドレイン領域１１までの電子ｅの通過が可能となる。
【００３４】
図１７は、ソース／ドレイン電流Ｉｓｇが、定ソース／ドレイン電圧Ｖｓｄのゲート電圧Ｖｇの関数としてプロットされている、デバイスの伝達特性のグラフである。グラフの形状は、従来のトランジスタ伝達特性と一致していることが理解されよう。
【００３５】
＜フラッシュメモリ＞
図１８Ａと図１８Ｂのエネルギバンド図を参照すると、修正された領域４内では、不完全部に電子を蓄積させることによって、デバイスをフラッシュメモリとして使用できるようになる。図１８Ａを参照すると、電子ｅは、適切なｗｒｉｔｅゲート電圧Ｖｇｗをゲート９に印加したときに、修正された領域４内に蓄積されるように、バリア６を横切るトンネル効果を生じることができる。いわゆる“０”の状態では、領域４内には余分な電子は蓄積されない。しかし、ｗｒｉｔｅゲート電圧Ｖｇｗを印加すると、図１８Ｂに示されているように、“１”の状態にするように、変更された領域４に矢印１３によって示されているように、ナノチューブ２によって提供されるソース／ドレインパスから、電子ｅにトンネル効果を生じさせることができる。領域４を横切る逆バイアスを印加することによって、デバイスを“０”の状態に戻すと、蓄積された電子をソース／ドレインパスに戻すことができる。修正された領域４は、構造上の不均質の結果として、および／またはナノチューブ３との界面において、電荷が蓄積する場を提供する。したがって、デバイスは、図１９に図解されているように、メモリの動作がデバイスの伝達特性におけるヒステリシスによって特徴付けられる、フラッシュメモリとして動作することができる。グラフから、トランジスタのソース／ドレイン電流が、トランジスタが“０”か“１”のどちらかによって異なる閾値電圧ＶｇＴ０とＶｇＴ１でオンの状態に切り替えられ、これを利用すると、後で詳細に述べるように、トランジスタからデータをストアおよびリードすることがきるということが分かるであろう。
【００３６】
＜トランジスタ構造体：Ｂ型＞
図２０、図２１および図２２は、すでに述べたＢ型コア構造体を使用しているトランジスタを図解している。関連する修正された領域４のあるナノチューブ構造体１には、すでに述べたような金属を使用できるソース領域とドレイン領域１０と１１とともに、導電性シリコンゲート領域９が提供されている。デバイスは、後で詳しく述べるようなシリコン基盤（図示せず）上の二酸化シリコンの絶縁層上に形成してもよい。すでに述べたように、修正された領域４は、内側と外側のナノチューブ２と３の両方を横切って伸展している。デバイスは、定電圧Ｖｓｄに関するゲート電圧Ｖｇの関数としてソース−ドレイン電流Ｉｓｇがプロットされている図３に実線で示されている、トランジスタ用の伝達特性を呈する。
【００３７】
図２４Ａを参照すると、修正された領域４がシリコンカーバイドで製造されており、ゲート電圧Ｖｇが印加されていないときには、電子ｅは、修正された領域４によって誘起されるバリア１１を、トンネル効果によって通過することはできない。ただし、ゲート電圧Ｖｇを印加すると、領域４によって誘起されるバリアが、さらに狭くなるように修正されるので、ナノチューブ２と３の両方を横切って、ソース領域１０からドレイン領域１１まで電子が通過することができる。修正された領域４に電荷が蓄積する場が含まれる場合には、デバイスは、ヒステリシスを披瀝するので、Ａ型トランジスタに関してすでに説明した方法で、フラッシュメモリデバイスとして動作することが可能である。例えば、領域４がシリコンカーバイドで製造されているときには、電荷がそこに蓄積されるように、構造上の不均質を取り込んでもよい。電荷は、適切なゲート電圧Ｖｇｗの印加によって材料４にライトされたり、材料４から削除されたりする。したがって、電荷は、領域４にライトされたり、領域４からイレーズされ、図２３の点線１４によって示されているように、トランジスタデバイスがヒステリシスを呈する。
【００３８】
＜フォトンソース＞
図２５Ａと図２５Ｂを参照すると、図２０−図２２に示されているデバイスは、電子ｅとホールｈが結合して領域４内でフォトンｐを生成する、フォトンソースとして使用することも可能である。図２５Ａに示されているように、ゲート電圧Ｖｇを印加しないときには、領域４の材料がバリアとしての役割を果たし、伝導は発生しない。しかし、図２５Ｂに示されているように、ゲートバイアス電圧を印加すると、材料４によって提供されるバリア構造が、電子とホールが領域４内に侵入し、結合してフォトンを生成するように改変される。図２５Ｂでは、電子ｅとホールｈが領域４に侵入し、結合してフォトンｐを生成している。生成される光の輝度は、バリアと、さらには電子とホールが材料４に侵入し結合する速度を変更できるようにゲートバイアスＶｇとを変えることによって制御可能である。
【００３９】
材料４の材料の内容物を工夫することによって、ナノチューブ構造体１のエネルギバンドプロファイルを適切に調整すれば、特定の波長のフォトンを放出するようデバイスを設計することも可能である。
【００４０】
＜製造方法＞
図２６を参照すると、本発明によるトランジスタは、１００ｎｍの代表的厚さを持つ二酸化シリコンの絶縁層によって覆われたシリコン基盤１４上にナノチューブ構造体１を配置することによって組み立てることが可能であるが、１ナノメートルまたは２ナノメートルまで厚さを薄くして使用することも可能である。ナノチューブ構造体１の長さは、通常２μｍ程度である。生成される配列は、図２６Ａに示されているとおりである。
【００４１】
次に、図２６Ｂに示されているように、シリコンのドープ領域１６は、ナノチューブ構造体１の断面を完全に取り巻くか、あるいはある程度取り巻くように形成されている。領域１６は、当業者にとって明らかなように、従来のマスキングおよび真空蒸着技術によって蒸着することが可能である。領域１６は、ゲートとしての役割を果たす導電性を確保している限りは、ドーピングされたシリコンもしくはドーピングされないシリコンを具備していてもよい。ガリウムまたは砒素をドーパントとして使用してもよい。領域１６の代表的厚さは、３０ｎｍである。領域１６は、炉内でデバイスを加熱することによって、修正された領域４と、周囲のゲート電極９を生成するのに使用される。Ａ型もしくはＢ型デバイスを製造するときには、異なるプロセス条件を用いる。
【００４２】
Ａ型デバイスのプロセスは、図２６Ｃと図２６Ｄに示されているとおりである。図２６Ｃを参照すると、外側ナノチューブ３の部分を内側チューブ２の部分を取り巻くシリコンカーバイド４に変換するために、ドーピングシリコン１６内の原子とナノチューブ構造体１との間における固相−固相拡散および化学反応を誘発するため、炉内で完全に上昇した温度まで標本が加熱されている。シリコンカーバイドの形成プロセスは、領域４に重なるゲート電極９を提供できるよう、ドープシリコンの一部が形成プロセスに関与しないように最適化される。部分的ＳｉＣ変換は、５分間、例えば８００℃の温度で真空中またはアルゴン雰囲気中で標本を加熱することによって実現される。
【００４３】
次に、図２６Ｄに示されているように、ソースとドレインコンタクト１０と１１は、ナノチューブ構造体１との電気的接続が可能なように形成される。ソースとドレインコンタクト１０と１１は、当技術分野で元来十分に知られているような方法で、金もしくは、チタニウムまたはニオビウム接着層のある金から形成してもよい。
【００４４】
図２６Ｅと図２６Ｆに示されているようなＢ型デバイスの対応するプロセスとそのステップは、図２６Ｃと図２６Ｄのステップと類似しているが、図２６Ｅに示されているようなシリコンカーバイドに、内側ナノチューブ２と外側ナノチューブ３の両方の部分を十分変換できる時間にまで、炉内における加熱時間が延長されている。ＳｉＣの完全な変換は、２０分間、例えば８００℃の温度で真空中またはアルゴン雰囲気中で標本を加熱することによって実現される。
【００４５】
今までにあげた例では、ナノチューブ構造体は、２個の、一般に同心型のナノチューブ２と３を具備している。図２７は、構造体に相互に入れ子されたｎ個のナノチューブが含まれている、ナノチューブ構造体１における領域４の異なる構成に関する多数の縦方向断面を図解している。
【００４６】
図２７Ａ、図２７Ｂおよび図２７Ｃの例では、材料４は、特定のナノチューブの周囲に個別に形成されている。図２７Ａでは、領域４は、それぞれｎ個のナノチューブを個別に取り囲んでいる。図２７Ｂでは、領域４は、参照された一番内側のナノチューブ１７を除き、ｎ個のナノチューブのそれぞれと境界をなしている。図２７Ｃでは、領域４は、ｎ個の外側のナノチューブのうちのｍ個と境界をなしているが、残りの内側のｎ−ｍ個のナノチューブにはこのような領域４は存在していない。
【００４７】
図２７Ｄ、図２７Ｅおよび図２７Ｆの例では、領域４は、ｎ個のナノチューブのすべてまたは一部を横切って連続領域として伸展している。図２７Ｄでは、領域４は、ｎ個のナノチューブすべてを横切って伸展している。図２７Ｅでは、領域４は、内側のチューブ１７からナノチューブすべてを横切って連続領域として伸展している。図２７Ｆでは、領域４は、ｎ個の外側のナノチューブを連続的に横切っているが、残りは横切っていない。
【００４８】
図２７に示されている各種構成は、図２６を参照して説明したようなプロセスの条件を適切に調整することによって実現される。図２７に示されているナノチューブ構造体１の導電性は異なっており、概して領域４の貫通度が高ければ高いほど、デバイスのソース／ドレイン導電性が低くなる。
【００４９】
修正された領域４は、炉を使用する以外の方法でも形成することができる。例えば、原子間力顕微鏡や電子ビームリソグラフィックシステムの先端など、導電チップの集束電子ビームから生成される局部加熱法を使用すると、固相−固相拡散や気相−固相反応を誘起して、ナノチューブ構造体１内で局部的にバンドが修正された領域４を生成することができる。さらに、抵抗頂角や集束イオンビームを有する、バイアス電圧が印加された導電キャンチレバーチップもバンド修正法として使用してもよい。
【００５０】
＜フラッシュメモリセルアレイ＞
本発明によるトランジスタを取り込んだフラッシュメモリセルアレイ行の例をここで説明する。図２８は、メモリセル要素にＡ型トランジスタを用いた、配列の行Ｒ１の断面図である。図２９は、Ｂ型トランジスタを用いたときの行Ｒ１の対応する断面図である。図３０は、点線で示されている第２の行Ｒ２のあるアレイの行Ｒ１の回路図の概略図である。
【００５１】
アレイの各行には、シリコン基盤１４上の二酸化シリコン層１５に形成された、前に説明した、ナノチューブコア構造体１がある。ナノチューブコア構造体１は、例えば、すでに説明した、数十マイクロメートルレベルのデバイスに比べて長くなっており、従来の金属化技術によって形成されているビット線１８と接地線１９との間に伸展している。コア構造体１には、ビット線１８と接地線１９との間に直列に接続されたソース／ドレインパスのある、ナノチューブコア構造体１によって形成されたソース／ドレインパスをそれぞれ具備する、一連のトランジスタＴ０−Ｔ９を形成できるように、すでに説明したとおりに形成された関連する電極９のある、間隔を空けて配置された複数の修正された領域４が備わっている。トランジスタのゲート電極９は、図３０に示されている各列のコンダクタＣ０−Ｃ９に接続されており、これらはさらに、各行内の対応するトランジスタのゲート電極９に接続されている。行Ｒ１に着目すると、トランジスタＴ１−Ｔ８がメモリセル要素としての役割を果たす一方で、トランジスタＴ０とＴ９は、ビット線１８と接地線１９にトランジスタのソース／ドレインパスを接続するための、行選択ゲートとしての役割を果たしている。このように、列電極Ｃ０とＣ９は、選択線としての役割を果たす一方で、列電極Ｃ１−Ｃ８は、アレイのワード線としての役割を果たす。
【００５２】
動作時には、データは、すでに述べたように“０”と“１”の状態間でトランジスタを切り替えることによって、アレイの個々の要素内にストアされる。データは、個々に要素から読み取られ、そこから消去される。これについて、以下にさらに詳細に説明する。
【００５３】
例えばトランジスタＴ５からデータを消去できるように、ワード線Ｃ５に０Ｖの電圧を印加し、列電極Ｃ０−Ｃ４、Ｃ６−Ｃ９に適切な電圧を印加することによって行Ｒ１の他のトランジスタをオンに切り替える。比較的高いソース／ドレイン電圧がトランジスタＴ５に印加され、フローティングゲート上に蓄積された電子が除去されるように、比較的高い消去電圧をビット線１８に印加して、トランジスタを“０”の状態に設定する。しかし、行Ｒ１の他のトランジスタは、このプロセスによって消去されるような蓄積データをフローティングゲート上に有していない。
【００５４】
データをプログラムできるように、選択により、トランジスタＴ５のフローティングゲートに電荷が転送される。これは、ゲート電圧＜Ｖｇｗを使用して残りをオンの状態に切り替えて、５番目のワード線Ｃ５に比較的高いＶｇｗのプログラミング電圧を印加することによって達成される。次に、比較的高い“１”電圧をビット線１８に印加するかまたは０Ｖを印加する。“１”がストアされると、ビット線１８上に比較的高い電圧が印加された結果として、トランジスタＴ５のフローティングゲート上に電子がトンネル効果によって蓄積され、それ以外の場合には、トンネル効果が発生せず、トランジスタによって“０”の状態がストアされる。
【００５５】
個々のトランジスタＴ５からデータを読み取るために、ビット線１８がプリチャージされ、行Ｒ１が選択ゲートＴ０とＴ９をオンに切り替えることによって選択される。これは、列電極Ｃ０とＣ９にゲート電圧を印加することによって行われる。トランジスタＣ１−Ｃ４、Ｃ６−Ｃ８はすべて、列Ｃ０−Ｃ４およびＣ６−Ｃ８に適切な電圧を印加することによってオン状態に切り替えられる。さらに、読み出し電圧がワード線Ｃ５に印加される。読み出し電圧は、例えばＶｇＴ０とＶｇＴ１間などの“０”と“１”の状態を表すようトランジスタをオンに切り替える、閾値電圧間で選択されねばならない。トランジスタＴ５が“０”の状態をストアするような場合には、これはオンに切り替わり、ビット線１８を放電する。ただし、トランジスタＴ５が“１”の状態をストアする場合には、トランジスタはオンに切り替わらず、ビット線を帯電させたままとする。このように、ビット線１８上に電圧が発生していることは、読み出しプロセス中にデータがストアされていることの目安となり、周辺回路（図示せず）におけるデータ出力として利用することができる。このように、図２９に示されている行Ｒ１は、１バイトのデータをストアするので、基盤１４の一般に平行な構成で複数のコア構造体１を配列することによって、複数の行Ｒｎを含んでもよいということは理解されるであろう。
【００５６】
本発明の原理の範囲内で多くの修正や変更を加えることが可能である。例えば、本発明についてカーボンナノチューブに関連付けて説明したが、他の導電性ナノチューブを使用してもよい。
【図面の簡単な説明】
【００５７】
【図１】一例として２個のナノチューブを含む従来のナノチューブ構造体の拡大略斜視図である。
【図２】ゲート領域内にバリアが形成されるよう局部的に修正された伝導体構造を有する、本発明によるトランジスタデバイス用のナノチューブ構造体の図１に対応する図である。
【図３】本発明によるトランジスタ（Ａ型）の第１の型式の図２のＳ−Ｄ沿いにとられた縦断面図である。
【図４】図３のＡ−Ａ’ 線沿いにとられた横断面図である。
【図５】本発明によるトランジスタ（Ｂ型）の第２の型式の図２のＳ−Ｄ沿いにとられた縦断面図である。
【図６】図５のＢ−Ｂ’線沿いにとられた横断面図である。
【図７】バリアを横切るバンドギャップを図解するための、図３（Ａ型）のナノチューブ構造体の拡大略図である。
【図８Ａ】方形ドーピングに関する、図７に示されている方向ｘでバリアを縦に横切るバンドギャップの図である。
【図８Ｂ】ショットキドーピングに関する、図７に示されている方向ｘでバリアを縦に横切るバンドギャップの図である。
【図９Ａ】方形ドーピングに関する、図７に示されているバリア内でナノチューブ構造体を横切る、半径方向ｙのバンドギャップの図である。
【図９Ｂ】ショットキドーピングに関する、図７に示されているバリア内でナノチューブ構造体を横切る、半径方向ｙのバンドギャップの図である。
【図１０】バリアを横切るバンドギャップを図解するための、図５（Ｂ型）のナノチューブ構造体の拡大略図である。
【図１１Ａ】方形ドーピングに関する、図１０に示されているバリア層を方向ｘで縦方向に横切るバンドギャップの図である。
【図１１Ｂ】ショットキドーピングに関する、図１０に示されているバリア層を方向ｘで縦方向に横切るバンドギャップの図である。
【図１２】本発明に従ったトランジスタ（Ａ型）の略斜視図である。
【図１３】図１２のＳ−Ｄ方向にとられた縦断面図である。
【図１４】Ａ−Ａ’ 線沿いにとられた、図１３のトランジスタの横断面図である。
【図１５Ａ】オフ状態の、ゲートバイアスが印加されていない方形ドーピングゲート領域に関する、図１２−１４のトランジスタのバンド図である。
【図１５Ｂ】オン状態の、ゲートバイアスが印加されている方形ドーピングゲート領域に関する、図１２−１４のトランジスタのバンド図である。
【図１６Ａ】オフ状態の、ゲートバイアスが印加されていないショットキ接合ゲート領域のある、図１２−１４のトランジスタのバンド図である。
【図１６Ｂ】オン状態の、ゲートバイアスが印加されているショットキ接合ゲート領域のある、図１２−１４のトランジスタのバンド図である。
【図１７】図１２−１４のデバイスのゲート電圧／ソース−ドレイン間電流伝達特性を表すグラフである。
【図１８Ａ】トランジスタがフラッシュメモリとしてどのように動作するかを図解した、図９Ａに対応する半径方向のバンド図（“０”状態の場合）である。
【図１８Ｂ】トランジスタがフラッシュメモリとしてどのように動作するかを図解した、図９Ａに対応する半径方向のバンド図（“１”状態の場合）である。
【図１９】フラッシュメモリとして動作可能なトランジスタのゲート電圧／ソース−ドレイン間電流伝達特性を表すグラフである。
【図２０】本発明に従った、トランジスタ（Ｂ型）の略透視図である。
【図２１】図２０のＳ−Ｄ方向にとられた縦断面図である。
【図２２】Ｂ−Ｂ’線沿いにとられた図２１のトランジスタの縦断面図である。
【図２３】図２０−２２のデバイスのゲート電圧／ソース−ドレイン間電流伝達特性を表すグラフである。
【図２４Ａ】オフ状態とオン状態に置かれた図２０のトランジスタのバンド図である。
【図２４Ｂ】オフ状態とオン状態に置かれた図２０のトランジスタのバンド図である。
【図２５Ａ】フォトンを生成するため、それぞれオフ状態とオン状態に置かれた図２０のトランジスタのバンド図である。
【図２５Ｂ】フォトンを生成するため、それぞれオフ状態とオン状態に置かれた図２０のトランジスタのバンド図である。
【図２６Ａ】Ａ型とＢ型別の、トランジスタの組み立てにおけるプロセスを表す図である。
【図２６Ｂ】Ａ型とＢ型別の、トランジスタの組み立てにおけるプロセスを表す図である。
【図２６Ｃ】Ａ型のトランジスタの組み立てにおけるプロセスを表す図である。
【図２６Ｄ】Ａ型のトランジスタの組み立てにおけるプロセスを表す図である。
【図２６Ｅ】Ｂ型のトランジスタの組み立てにおけるプロセスを表す図である。
【図２６Ｆ】Ｂ型別のトランジスタの組み立てにおけるプロセスを表す図である。
【図２７Ａ】本発明による、トランジスタに使用するための別のドーピングナノチューブ構造体の図である。
【図２７Ｂ】本発明による、トランジスタに使用するための別のドーピングナノチューブ構造体の図である。
【図２７Ｃ】本発明による、トランジスタに使用するための別のドーピングナノチューブ構造体の図である。
【図２７Ｄ】本発明による、トランジスタに使用するための別のドーピングナノチューブ構造体の図である。
【図２７Ｅ】本発明による、トランジスタに使用するための別のドーピングナノチューブ構造体の図である。
【図２７Ｆ】本発明による、トランジスタに使用するための別のドーピングナノチューブ構造体の図である。
【図２８】本発明によるＡ型トランジスタを使用しているフラッシュメモリセルアレイの行の略断面図である。
【図２９】本発明によるＢ型トランジスタを使用しているフラッシュメモリセルアレイの行の略断面図である。
【図３０】図２８もしくは図２９に示されているフラッシュメモリセルアレイの略回路図である。
【符号の説明】
【００５８】
１…ナノチューブ構造体、２,３…ナノチューブ、４…ナノチューブ構造体１に形成された領域、５…スペース、６…バリア、７,８…ショットキバリア、９…電極、
１０…ソース領域、１１…ドレイン領域。
【図１】
2005064452.tif 000003
【図２】
2005064452.tif 000004
【図３】
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【図４】
2005064452.tif 000006
【図５】
2005064452.tif 000007
【図６】
2005064452.tif 000008
【図７】
2005064452.tif 000009
【図８Ａ】
2005064452.tif 000010
【図８Ｂ】
2005064452.tif 000011
【図９Ａ】
2005064452.tif 000012
【図９Ｂ】
2005064452.tif 000013
【図１０】
2005064452.tif 000014
【図１１Ａ】
2005064452.tif 000015
【図１１Ｂ】
2005064452.tif 000016
【図１２】
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【図１３】
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【図１４】
2005064452.tif 000019
【図１５Ａ】
2005064452.tif 000020
【図１５Ｂ】
2005064452.tif 000021
【図１６Ａ】
2005064452.tif 000022
【図１６Ｂ】
2005064452.tif 000023
【図１７】
2005064452.tif 000024
【図１８Ａ】
2005064452.tif 000025
【図１８Ｂ】
2005064452.tif 000026
【図１９】
2005064452.tif 000027
【図２０】
2005064452.tif 000028
【図２１】
2005064452.tif 000029
【図２２】
2005064452.tif 000030
【図２３】
2005064452.tif 000031
【図２４Ａ】
2005064452.tif 000032
【図２４Ｂ】
2005064452.tif 000033
【図２５Ａ】
2005064452.tif 000034
【図２５Ｂ】
2005064452.tif 000035
【図２６Ａ】
2005064452.tif 000036
【図２６Ｂ】
2005064452.tif 000037
【図２６Ｃ】
2005064452.tif 000038
【図２６Ｄ】
2005064452.tif 000039
【図２６Ｅ】
2005064452.tif 000040
【図２６Ｆ】
2005064452.tif 000041
【図２７Ａ】
2005064452.tif 000042
【図２７Ｂ】
2005064452.tif 000043
【図２７Ｃ】
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【図２７Ｄ】
2005064452.tif 000045
【図２７Ｅ】
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【図２７Ｆ】
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【図２８】
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【図２９】
2005064452.tif 000049
【図３０】
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