(57)【要約】【課題】  論理回路部と不揮発性メモリ部が混在する半導体記憶装置において、しきい値電圧が上昇することを防止し、低しきい値電圧で高速動作する半導体記憶装置を提供する。【解決手段】  シリコン基板１０１上にトラップ膜１０２、ｎ型不純物拡散層１０４、拡散層上絶縁膜１０５を形成する。全面に第一の多結晶シリコン膜１０６を形成した後、メモリ素子部のゲート電極１０６Ｇを形成する。次に、全面にシリコン酸化膜１０７を形成した後、論理回路部のシリコン酸化膜１０７、第一の多結晶シリコン膜１０６、トラップ膜１０２を除去する。次に、論理回路部にゲート絶縁膜１０８を形成後、全面に第二の多結晶シリコン膜１０９を形成しエッチングすることにより、遮光膜１０９Ｓと論理回路部ゲート電極１０９Ｇを同時に形成する。次に論理回路部に低濃度拡散層１１１、サイドウォール１１０、高濃度拡散層１１２を順次形成する。【選択図】  図２
2005086009.tif 000002
【特許請求の範囲】
【請求項１】
トラップ膜に電荷を蓄積することにより情報を記憶するメモリ素子部と、論理回路部とが混在した半導体記憶装置であって、
前記メモリ素子部には、半導体基板上に形成された前記トラップ膜と、前記トラップ膜上に直接配置されたメモリ素子部ゲート電極と、前記メモリ素子部ゲート電極上に絶縁膜を介して配置された遮光膜とを備え、
前記遮光膜が、前記半導体基板上に形成された前記論理回路部のトランジスタのゲート電極と同一材料からなることを特徴とする半導体記憶装置。
【請求項２】
前記遮光膜は、多結晶シリコン膜、アモルファスシリコン膜、シリサイド膜、金属膜のいずれか、あるいは、それらから選択された積層膜からなることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記メモリ素子部ゲート電極は、多結晶シリコン膜、アモルファスシリコン膜、シリサイド膜、金属膜のいずれか、あるいは、それらから選択された積層膜からなることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記トラップ膜は、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の順に積層された積層膜からなることを特徴とする請求項１乃至３のうちいずれかに記載の半導体記憶装置。
【請求項５】
半導体基板上に論理回路部とメモリ素子部とが設けられた半導体記憶装置の製造方法であって、
前記半導体基板の論理回路部領域とメモリ素子部領域上にトラップ膜を形成する工程と、
前記トラップ膜上に第一の導電膜を形成する工程と、
前記第一の導電膜上に絶縁膜を形成する工程と、
前記論理回路部領域に存在する前記絶縁膜と第一の導電膜とトラップ膜とを選択的に除去する工程と、
次に前記論理回路部領域とメモリ素子部領域上に第二の導電膜を形成する工程と、
前記第二の導電膜の所定領域をエッチングすることにより、前記メモリ素子部領域の遮光膜と前記論理回路部領域のトランジスタのゲート電極とを前記第二の導電膜により形成する工程とを含むことを特徴とする半導体記憶装置の製造方法。
【請求項６】
前記メモリ素子部領域の遮光膜と前記論理回路部領域のトランジスタのゲート電極とを同時に形成することを特徴とする請求項５に記載の半導体記憶装置の製造方法。
【請求項７】
前記第一の導電膜を、多結晶シリコン膜、アモルファスシリコン膜、シリサイド膜、金属膜のいずれか、あるいは、それらから選択された積層膜により形成することを特徴とする請求項５または６に記載の半導体記憶装置の製造方法。
【請求項８】
前記第二の導電膜を、多結晶シリコン膜、アモルファスシリコン膜、シリサイド膜、金属膜のいずれか、あるいは、それらから選択された積層膜により形成することを特徴とする請求項５または６に記載の半導体記憶装置の製造方法。
【請求項９】
前記第二の導電膜を、多結晶シリコン膜あるいはアモルファスシリコン膜で形成し、
前記第二の導電膜を形成する工程と、前記第二の導電膜の所定領域をエッチングする工程との間に、選択的に前記論理回路部領域の第二の導電膜に不純物を導入する工程をさらに有することを特徴とする請求項５または６に記載の半導体記憶装置の製造方法。
【請求項１０】
前記多結晶シリコン膜あるいはアモルファスシリコン膜の不純物濃度は１×１０15ｃｍ-3以下であることを特徴とする請求項９に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、論理回路部と不揮発性メモリ部が混在する半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、多機能化の実現やデバックの容易化のために、論理回路部と不揮発性メモリ部が混在する「混載フラッシュメモリ」が注目されている。またその中でフラッシュメモリは主として、浮遊ゲート電極に電荷を蓄積する「浮遊電極型」と絶縁性のトラップ膜に電荷を蓄積する「ＭＯＮＯＳ型」に分類されるが、特に最近においては電荷保持特性が良好な「ＭＯＮＯＳ型」のフラッシュメモリが注目されている。
【０００３】
しかしながら、ＭＯＮＯＳ型フラッシュメモリにおいては、製造工程中にトラップ膜にキャリアが捕獲され、しきい値電圧が上昇するという課題を有していた。例えば、リソグラフィの工程で用いられる紫外光でシリコン基板中の電子が励起され、高いエネルギーを持つことによってトラップ膜中に捕獲されることにより、しきい値電圧が上昇する。しきい値電圧が上昇すると読み出し電流が減少し、動作スピードが遅くなる。
上記課題を解決するためには紫外光を遮光することが有効であるが、その手段としては、例えば浮遊電極型フラッシュメモリに対してではあるが、従来、以下のような技術が開示されている（例えば、特許文献１）。
【０００４】
以下に、従来の紫外線光を遮光する方法について、図５に示す断面図を用いて詳細に説明する。
【０００５】
図５に示すように、シリコン基板１上に、フローティングゲート３、コントロールゲート４、ソースドレイン拡散層２を形成した後に、メモリセル上に絶縁膜５を形成する。次に、絶縁膜５の表面に遮光膜6として紫外光透過率の悪い膜、例えばＳｉＮ膜を施す。次に、紫外光が照射されても良い領域のＳｉＮ膜を選択的に除去する。
【０００６】
以上の構成によると、例えばメモリ部に遮光膜を配置することによって、紫外光によるメモリセルのしきい値電圧変動を容易に抑制することができる。
【特許文献１】特開昭６３−１５４５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の半導体記憶装置においては、遮光膜を形成する前の段階におけるトラップ膜中へのキャリア捕獲を抑制することができないという課題を有していた。すなわち、従来の半導体記憶装置においては、遮光膜が形成されるのは少なくともメモリ素子が形成されてからであるために、その前に行なわれるリソグラフィ工程においては全く遮光されない。
【０００８】
特に、ＭＯＮＯＳ型の混載フラッシュメモリに置き換えると、トラップ膜を形成した後には、当然論理回路部を形成するためのイオン注入が行なわれることになるが、このときに行なわれるリソグラフィ工程では遮光膜が形成されていないので、キャリアがトラップ膜に容易に捕獲されることになる。
【０００９】
本発明は上記従来の課題を解決するもので、その目的は、紫外光等によりシリコン基板中の電子が励起され、高いエネルギーを持つことによってトラップ膜中に捕獲されることによりしきい値電圧が上昇することを防止し、低しきい値電圧で高速動作する半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明の半導体記憶装置は、トラップ膜に電荷を蓄積することにより情報を記憶するメモリ素子部と、論理回路部とが混在した半導体記憶装置であって、メモリ素子部には、半導体基板上に形成されたトラップ膜と、トラップ膜上に直接配置されたメモリ素子部ゲート電極と、メモリ素子部ゲート電極上に絶縁膜を介して配置された遮光膜とを備え、遮光膜が、半導体基板上に形成された論理回路部のトランジスタのゲート電極と同一材料からなる。
【００１１】
この構成によれば、論理回路部のゲート電極となる導電膜をメモリ素子部の遮光膜としても用いる構成となるため、論理回路部のゲート電極を形成した後の工程におけるトラップ膜でのキャリアの捕獲が抑制される。
【００１２】
本発明の半導体記憶装置において、遮光膜は、多結晶シリコン膜、アモルファスシリコン膜、シリサイド膜、金属膜のいずれか、あるいは、それらから選択された積層膜からなることが好ましい。
【００１３】
このようにすると、遮光膜で紫外光を十分に遮光することができる。
【００１４】
本発明の半導体記憶装置において、メモリ素子部ゲート電極は、多結晶シリコン膜、アモルファスシリコン膜、シリサイド膜、金属膜のいずれか、あるいは、それらから選択された積層膜からなることが好ましい。
【００１５】
このようにすると、メモリ素子部のゲート電極を低抵抗化することができる。
【００１６】
本発明の半導体記憶装置において、トラップ膜は、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の順に積層された積層膜からなることが好ましい。
【００１７】
このようにすると、高信頼性のフラッシュメモリを形成することができる。
【００１８】
本発明の半導体記憶装置の製造方法は、半導体基板上に論理回路部とメモリ素子部とが設けられた半導体記憶装置の製造方法であって、半導体基板の論理回路部領域とメモリ素子部領域上にトラップ膜を形成する工程と、トラップ膜上に第一の導電膜を形成する工程と、第一の導電膜上に絶縁膜を形成する工程と、論理回路部領域に存在する絶縁膜と第一の導電膜とトラップ膜とを選択的に除去する工程と、次に論理回路部領域とメモリ素子部領域上に第二の導電膜を形成する工程と、第二の導電膜の所定領域をエッチングすることにより、メモリ素子部領域の遮光膜と論理回路部領域のトランジスタのゲート電極とを第二の導電膜により形成する工程とを含むものである。
【００１９】
この製造方法によれば、論理回路部のゲート電極となる導電膜をメモリ素子部の遮光膜としても用いるため、論理回路部のゲート電極を形成した後の工程におけるトラップ膜でのキャリアの捕獲が抑制される。
【００２０】
本発明の半導体記憶装置の製造方法において、メモリ素子部領域の遮光膜と論理回路部領域のトランジスタのゲート電極とを同時に形成することが好ましい。
このようにすると、工程の増加なく遮光膜を形成することができる。
【００２１】
本発明の半導体記憶装置の製造方法において、第一の導電膜を、多結晶シリコン膜、アモルファスシリコン膜、シリサイド膜、金属膜のいずれか、あるいは、それらから選択された積層膜により形成することが好ましい。
【００２２】
このようにすると、メモリ素子部のゲート電極を低抵抗化することができる。
【００２３】
本発明の半導体記憶装置の製造方法において、第二の導電膜を、多結晶シリコン膜、アモルファスシリコン膜、シリサイド膜、金属膜のいずれか、あるいは、それらから選択された積層膜により形成することが好ましい。
【００２４】
このようにすると、遮光膜で紫外光を十分に遮光することができる。
【００２５】
本発明の半導体記憶装置の製造方法において、第二の導電膜を、多結晶シリコン膜あるいはアモルファスシリコン膜で形成し、第二の導電膜を形成する工程と、第二の導電膜の所定領域をエッチングする工程との間に、選択的に論理回路部領域の第二の導電膜に不純物を導入する工程をさらに有することが好ましい。
【００２６】
このようにすると、論理回路部のゲート電極とメモリ素子部の遮光膜の不純物濃度を個別に調整することができる。
【００２７】
この場合、多結晶シリコン膜あるいはアモルファスシリコン膜の不純物濃度は１×１０15ｃｍ-3以下であることが好ましい。
【００２８】
このようにすると、遮光膜の不純物濃度が実質的にゼロとなり絶縁体に近くなるため、メモリ素子部ゲート電極と遮光膜間の寄生容量を低減することができる。
【発明の効果】
【００２９】
本発明によれば、論理回路部と不揮発性メモリ部（メモリ素子部）が混在する半導体記憶装置において、遮光膜を可能な限り前段階で形成することが可能となって、論理回路部のゲート電極を形成した後の工程におけるトラップ膜でのキャリアの捕獲が抑制され、メモリセルのしきい値電圧が上昇することを防止でき、低しきい値電圧で高速動作する半導体記憶装置を実現することができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施の形態における半導体記憶装置およびその製造方法について、図面を参照しながら説明する。
【００３１】
（第１の実施形態）
図１、図２は本発明の第１の実施形態における論理回路部と不揮発性メモリ部（メモリ素子部）が混在する半導体記憶装置およびその製造方法を示す工程断面図である。
【００３２】
まず、図１（ａ）に示すように、シリコン基板１０１上に例えばシリコン酸化膜7nm、シリコン窒化膜7nm、シリコン酸化膜12nmの積層からなるトラップ膜１０２を形成する。次に、図１（ｂ）に示すように、フォトレジスト１０３をマスクとして、トラップ膜１０２を選択的に除去した後、同一マスクで例えば砒素を30keV、3×1015cm-2の条件で注入しｎ型不純物拡散層１０４（ビット線）を形成する。次に、図１（ｃ）に示すようにフォトレジスト１０３を除去した後、図１（ｄ）に示すように、例えば酸素雰囲気中で900℃、10分の熱処理を行なうことにより、拡散層上絶縁膜１０５を形成する。次に、図１（ｅ）に示すように、全面に第一の多結晶シリコン膜１０６を200nm形成した後、選択的にエッチングを行いメモリ素子部のゲート電極１０６Ｇ（ワード線）を形成する。
【００３３】
次に、図２（ａ）に示すように、全面にシリコン酸化膜１０７を形成した後、図２（ｂ）に示すように、フォトレジスト１０３をマスクとして、選択的に論理回路部のシリコン酸化膜１０７、第一の多結晶シリコン膜１０６、トラップ膜１０２を除去する。次に、図２（ｃ）に示すように、周辺トランジスタ部にゲート絶縁膜１０８を10nm形成する。次に、図２（ｄ）に示すように、第二の多結晶シリコン膜１０９を200nm形成し、図２（ｅ）に示すように、選択的に第二の多結晶シリコン膜１０９をエッチングすることにより、遮光膜１０９Ｓと論理回路部ゲート電極１０９Ｇを同時に形成する。最後に論理回路部に低濃度拡散層１１１、サイドウォール１１０、高濃度拡散層１１２を順次形成して、半導体記憶装置が完成する。
【００３４】
本実施形態によれば、論理回路部に形成されるトランジスタのゲート電極１０９Ｇとなる多結晶シリコン膜１０９をメモリ素子部の遮光膜１０９Ｓとしても用いる構成であり、このように、遮光膜１０９Ｓを可能な限り前段階で形成することにより、論理回路部のゲート電極１０９Ｇを形成した後のリソグラフィ工程におけるトラップ膜１０２でのキャリアの捕獲が抑制されるため、メモリセルのしきい値電圧が上昇することを防止でき、低しきい値電圧で高速動作する半導体記憶装置を実現することができる。
【００３５】
なお、遮光膜１０９Ｓと論理回路部ゲート電極１０９Ｇを、多結晶シリコン膜１０９で形成したが、多結晶シリコン膜、アモルファスシリコン膜、シリサイド膜、金属膜のいずれか、あるいは、それらから選択された積層膜により形成することが、遮光膜１０９Ｓでリソグラフィ工程における紫外光を十分に遮光することができるので好ましい。
【００３６】
また、メモリ素子部のゲート電極１０６Ｇを、多結晶シリコン膜１０６で形成したが、多結晶シリコン膜、アモルファスシリコン膜、シリサイド膜、金属膜のいずれか、あるいは、それらから選択された積層膜により形成することが、ゲート電極１０６Ｇを低抵抗化でき好ましい。
【００３７】
（第２の実施形態）
図３、図４は本発明の第２の実施形態における論理回路部と不揮発性メモリ部（メモリ素子部）が混在する半導体記憶装置およびその製造方法を示す工程断面図である。
【００３８】
まず、図３（ａ）に示すように、シリコン基板２０１上に例えばシリコン酸化膜7nm、シリコン窒化膜7nm、シリコン酸化膜12nmの積層からなるトラップ膜２０２を形成する。次に、図３（ｂ）に示すように、フォトレジスト２０３をマスクとして、トラップ膜２０２を選択的に除去した後、同一マスクで例えば砒素を30keV、3×1015cm-2の条件で注入しｎ型不純物拡散層２０４（ビット線）を形成する。次に、図３（ｃ）に示すようにフォトレジスト２０３を除去した後、図３（ｄ）に示すように、例えば酸素雰囲気中で900℃、10分の熱処理を行なうことにより、拡散層上絶縁膜２０５を形成する。次に、図３（ｅ）に示すように、全面に第一の多結晶シリコン膜２０６を200nm形成した後、選択的にエッチングを行いメモリ素子部のゲート電極２０６Ｇ（ワード線）を形成する。
【００３９】
次に、図４（ａ）に示すように、全面にシリコン酸化膜２０７を形成した後、図４（ｂ）に示すように、フォトレジスト２０３をマスクとして、選択的に論理回路部のシリコン酸化膜２０７、第一の多結晶シリコン膜２０６、トラップ膜２０２を除去する。次に、図４（ｃ）に示すように、周辺トランジスタ部にゲート絶縁膜２０８を10nm形成する。次に、図４（ｄ）に示すように、アンドープ多結晶シリコン膜２１３を200nm形成し、図４（ｅ）に示すように、フォトレジスト２０３をマスクとして論理回路部のアンドープ多結晶シリコン膜２１３に、不純物例えばリンを20keV、2×1015cm-2の条件で注入する。次に、図４（ｆ）に示すように、選択的に多結晶シリコン膜２１３をエッチングすることにより、遮光膜２１３Ｓと論理回路部ゲート電極２１３Ｇを同時に形成する。最後に論理回路部に低濃度拡散層２１１、サイドウォール２１０、高濃度拡散層２１２を順次形成して、半導体記憶装置が完成する。
【００４０】
本実施形態によれば、第１の実施形態同様、論理回路部に形成されるトランジスタのゲート電極２１３Ｇとなる多結晶シリコン膜２１３をメモリ素子部の遮光膜２１３Ｓとしても用いる構成であり、このように、遮光膜２１３Ｓを可能な限り前段階で形成することにより、論理回路部のゲート電極２１３Ｇを形成した後のリソグラフィ工程におけるトラップ膜２０２でのキャリアの捕獲が抑制されるため、メモリセルのしきい値電圧が上昇することを防止でき、低しきい値電圧で高速動作する半導体記憶装置を実現することができる。
【００４１】
さらに、本実施形態では、遮光膜２１３Ｓと論理回路部ゲート電極２１３Ｇとなるアンドープ多結晶シリコン膜２１３を形成した後で、論理回路部のアンドープ多結晶シリコン膜２１３に不純物を注入するようにしているため、論理回路部ゲート電極２１３Ｇと遮光膜２１３Ｓの不純物濃度を個別に調整することができる。
【００４２】
なお、遮光膜２１３Ｓと論理回路部ゲート電極２１３Ｇを形成するための、アンドープ多結晶シリコン膜２１３の形成に代えて、アモルファスシリコン膜を形成してもよい。これらの多結晶シリコン膜２１３やアモルファスシリコン膜の不純物濃度は１×１０15ｃｍ-3以下であることが好ましい。このようにすると、遮光膜２１３Ｓの不純物濃度が実質的にゼロとなり絶縁体に近くなるため、メモリ素子部ゲート電極２０６Ｇと遮光膜２１３Ｓ間の寄生容量を低減することができる。
【００４３】
また、メモリ素子部のゲート電極２０６Ｇを、多結晶シリコン膜２０６で形成したが、多結晶シリコン膜、アモルファスシリコン膜、シリサイド膜、金属膜のいずれか、あるいは、それらから選択された積層膜により形成することが、ゲート電極２０６Ｇを低抵抗化でき好ましい。
【産業上の利用可能性】
【００４４】
本発明の半導体記憶装置およびその製造方法は、不揮発性メモリ部のしきい値電圧上昇を防止し、低しきい値電圧で高速動作を実現でき、論理回路部と不揮発性メモリ部が混在する半導体記憶装置等に有用である。
【図面の簡単な説明】
【００４５】
【図１】本発明の第１の実施形態における半導体記憶装置の製造方法を示す工程断面図
【図２】本発明の第１の実施形態における半導体記憶装置の製造方法を示す工程断面図
【図３】本発明の第２の実施形態における半導体記憶装置の製造方法を示す工程断面図
【図４】本発明の第２の実施形態における半導体記憶装置の製造方法を示す工程断面図
【図５】従来の半導体記憶装置を示す構造断面図
【符号の説明】
【００４６】
１０１  シリコン基板
１０２  トラップ膜
１０３  フォトレジスト
１０４  ｎ型不純物拡散層
１０５  拡散層上絶縁膜
１０６  第一の多結晶シリコン膜
１０６Ｇ  メモリ素子部ゲート電極
１０７  シリコン酸化膜
１０８  ゲート絶縁膜
１０９  第二の多結晶シリコン膜
１０９Ｓ  遮光膜
１０９Ｇ  論理回路部ゲート電極
１１０  サイドウォール
１１１  低濃度拡散層
１１２  高濃度拡散層
２０１  シリコン基板
２０２  トラップ膜
２０３  フォトレジスト
２０４  ｎ型不純物拡散層
２０５  拡散層上絶縁膜
２０６  第一の多結晶シリコン膜
２０６Ｇ  メモリ素子部ゲート電極
２０７  シリコン酸化膜
２０８  ゲート絶縁膜
２１０  サイドウォール
２１１  低濃度拡散層
２１２  高濃度拡散層
２１３  アンドープ多結晶シリコン膜
２１３Ｓ  遮光膜
２１３Ｇ  論理回路部ゲート電極
【図１】
2005086009.tif 000003
【図２】
2005086009.tif 000004
【図３】
2005086009.tif 000005
【図４】
2005086009.tif 000006
【図５】
2005086009.tif 000007