(57)【要約】    【課題】表示パネル及びこの表示パネルを駆動するドライバ間の配線を簡素化することができる表示装置を提供することを目的とする。    【解決手段】表示パネルの奇数番目に配列されている表示電極各々に接続する為の接続端子を表示パネルの前面基板上の行方向における一端に設け、偶数番目に配列されている表示電極各々に接続する為の接続端子を前面基板上の行方向における他端に設ける。そして、前面基板上の行方向における一端に設けられた接続端子を介して奇数番目に配列されている表示電極に駆動パルスを印加するドライバを前面基板上に実装し、前面基板上の行方向における他端に設けられた接続端子を介して偶数番目に配列されている表示電極に駆動パルスを印加するドライバを前面基板上に実装する。    【選択図】  図４
2005122116.tif 000002
【特許請求の範囲】
【請求項１】
放電空間を挟んで対向配置された前面基板及び背面基板と、前記前面基板上において配列された行方向に伸長する複数の電極Ｘ及び電極Ｙと、前記電極Ｙ及び前記電極Ｘ各々に交叉して配列された複数のアドレス電極とを有し、対をなす前記電極Ｙ及びＸと前記アドレス電極との各交叉部に単位発光領域が形成されている表示パネルを備えた表示装置であって、
前記前面基板上の行方向における一端には、奇数番目に配列されている前記電極Ｙ各々に接続された奇数Ｙ電極接続端子と、奇数番目に配列されている前記電極Ｘ各々に接続された奇数Ｘ電極接続端子とが形成されており、
前記前面基板上の行方向における他端には、偶数番目に配列されている前記電極Ｙ各々に接続された偶数Ｙ電極接続端子と、偶数番目に配列されている前記電極Ｘ各々に接続された偶数Ｘ電極接続端子とが形成されており、
前記奇数Ｙ電極接続端子を介して奇数番目に配列されている前記電極Ｙの各々に順次走査パルスを印加する奇数Ｙ電極ドライバと、
前記偶数Ｙ電極接続端子を介して偶数番目に配列されている前記電極Ｙの各々に順次走査パルスを印加する偶数Ｙ電極ドライバと、
前記奇数Ｘ電極接続端子を介して奇数番目に配列されている前記電極Ｘの各々にサスティンパルスを繰り返し印加する奇数Ｘ電極ドライバと、
前記偶数Ｘ電極接続端子を介して偶数番目に配列されている前記電極Ｘの各々にサスティンパルスを繰り返し印加する偶数Ｘ電極ドライバと、を備えたことを特徴とする表示装置。
【請求項２】
前記単位発光領域は、第１放電セルと、前記前面基板側に光吸収層が設けられた第２放電セルとからなることを特徴とする請求項１記載の表示装置。
【請求項３】
入力映像信号に基づく画素データに対応した画素データパルスを前記走査パルスと同時に前記アドレス電極に１表示ラインずつ印加して前記第２放電セル内に選択的にアドレス放電を生起させるアドレスドライバを更に備えることを特徴とする請求項１記載の表示装置。
【請求項４】
前記第２放電セルの背面基板側に２次電子放出材料層を設け、
前記アドレスドライバ、前記奇数Ｙ電極ドライバ及び前記偶数Ｙ電極ドライバは、前記アドレス電極側が相対的に負極性となるような極性を有する前記画素データパルス及び前記走査パルスを印加し、
前記奇数Ｘ電極ドライバ及び前記偶数Ｘ電極ドライバは、負極性の前記サスティンパルスを印加することを特徴とする請求項３記載の表示装置。
【請求項５】
前記２放電セル内において生起される前記アドレス放電を前記第１放電セル内に拡張して前記第１放電セルを点灯セル状態又は消灯セル状態のいずれか一方に設定することを特徴とする請求項３記載の表示装置。
【請求項６】
前記第１放電セルは、前記電極Ｙと前記電極Ｘとが前記放電空間内において第１の放電間隙を介して対向する部分を含み、
前記第２放電セルは、前記アドレス電極と前記電極Ｙとが前記放電空間内において第２の放電間隙を介して対向する部分を含むことを特徴とする請求項２記載の表示装置。
【請求項７】
前記電極Ｙと前記電極Ｘとは、それぞれ表示面における行方向に伸長する本体部と前記単位発光領域毎に第１放電間隙を介して対向して前記本体部から表示面における列方向に突出する突出部とを備え、
前記第１放電セルは、前記突出部が放電空間内で前記第１放電間隙を介して対向する部分を含み、前記第２放電セルは、前記アドレス電極と前記電極Ｙにおける前記本体部とが前記放電空間内で第２の放電間隙を介して対向する部分を含むことを特徴とする請求項２記載の表示装置。
【請求項８】
前記表示パネルは、互いに隣接する前記単位発光領域の前記放電空間を表示面における行方向において区画する縦壁部と列方向に区画する横壁とからなる隔壁と、前記単位発光領域内の前記第１放電セルの放電区間と前記第２放電セルの放電区間を区画する仕切り壁とを備え、
前記単位発光領域各々の前記第２放電セルの放電区間は、隣接する前記単位発光領域の放電空間と前記隔壁とによって閉じられており、行方向に隣接する前記単位発光領域各々の前記第１放電セルの放電区間は互いに連通しかつ前記単位発光領域内の前記第１放電セルの放電区間が互いに連通していることを特徴とする請求項２記載の表示装置。  
【請求項９】
前記第１放電セル内にのみ放電によって発光する蛍光体層が形成されていることを特徴とする請求項２記載の表示装置。
【請求項１０】
放電空間を挟んで対向配置された前面基板及び背面基板と、前記前面基板上において配列された行方向に伸長する複数の電極Ｘ及び電極Ｙと、前記電極Ｙ及び前記電極Ｘ各々に交叉して配列された複数のアドレス電極とを有し、対をなす前記電極Ｙ及びＸと前記アドレス電極との各交叉部に単位発光領域が形成されている表示パネルを備えた表示装置であって、
前記前面基板上の行方向における一端には、奇数番目に配列されている前記電極Ｙ各々に個別に接続された複数の奇数Ｙ電極接続端子と、偶数番目に配列されている前記電極Ｘ各々に共通接続された単一の偶数Ｘ電極接続端子とが形成されており、
前記前面基板上の行方向における他端には、偶数番目に配列されている前記電極Ｙ各々に個別に接続された複数の偶数Ｙ電極接続端子と、奇数番目に配列されている前記電極Ｘ各々に共通接続された単一の奇数Ｘ電極接続端子とが形成されており、
第１リセットパルスを発生して前記偶数Ｘ電極接続端子及び前記奇数Ｙ電極接続端子の各々に印加する第１リセットドライバと、
第１サスティンパルスを発生して前記偶数Ｘ電極接続端子及び前記奇数Ｙ電極接続端子の各々に印加する第１サスティンドライバと、
走査パルスを発生して前記奇数Ｙ電極接続端子の各々に順次印加する第１スキャンドライバと、
第２リセットパルスを発生して前記奇数Ｘ電極接続端子及び前記偶数Ｙ電極接続端子の各々に印加する第２リセットドライバと、
第２サスティンパルスを発生して前記奇数Ｘ電極接続端子及び前記偶数Ｙ電極接続端子の各々に印加する第２サスティンドライバと、
走査パルスを発生して前記偶数Ｙ電極接続端子の各々に順次印加する第２スキャンドライバと、を備えたことを特徴とする表示装置。
【請求項１１】
前記表示パネル上において複数の前記行電極Ｘ及びＹの各々が、Ｘ，Ｙ，Ｘ，Ｙ又はＹ，Ｘ，Ｙ，Ｘなる形態にて配列されていることを特徴とする請求項１０記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示パネルを搭載した表示装置に関する。
【背景技術】
【０００２】
現在、大型で薄型のカラー表示パネルとしてプラズマディスプレイパネル（以下、ＰＤＰと称する）を搭載したプラズマディスプレイ装置が製品化されている。
【０００３】
ＰＤＰには、表示面を担う前面ガラス基板と、背面基板とが、放電ガスの封入された放電空間を介して対向配置されている。前面ガラス基板の内面（背面基板と対向する面）には表示面における行方向に伸長する帯状の行電極が複数個形成されている。一方、背面基板には表示面における列方向に伸長する帯状の列電極が複数個形成されている。この際、互いに隣接する一対の行電極（以下、行電極対と称する）が１表示ラインを担う。各行電極対と列電極との交叉部に画素を担う放電セルが形成される構造となっている。
【０００４】
更に、かかるＰＤＰには、上記行電極に各種駆動パルス（後述する）を印加する行電極ドライバと、上記列電極に入力映像信号に対応した画素データパルスを印加するアドレスドライバと、が設けられている。
【０００５】
行電極ドライバは、先ず、リセットパルスを全ての行電極対に一斉に印加することにより全放電セルをリセット放電せしめる。かかるリセット放電により、全放電セル内に壁電荷が形成される。次に、アドレスドライバは、各表示ラインに対応した複数の画素データパルスを１表示ライン分ずつ列電極の各々に印加する。この間、行電極ドライバは、各表示ラインに属する放電セルを１表示ラインずつ、上記画素データパルスに基づく放電対象とすべき走査パルスを、行電極対の一方の行電極に順次印加して行く。この際、高電圧の画素データパルスと走査パルスとが同時に印加された放電セルにおいて選択的にアドレス放電が生起され、放電セル内に残留する壁電荷が消去される。次に、行電極ドライバは、全ての行電極対における行電極の各々に対して交互に、かつ繰り返しサスティンパルスを印加する。この際、壁電荷の残留する放電セルのみが上記サスティンパルスが印加される度に維持放電し、この維持放電に伴う発光により前面ガラス基板の表示面には入力映像信号に対応した画像が現れる。
【０００６】
ところが、上記の如き駆動によると、上記リセット放電及びアドレス放電の如き表示画像には関与しない発光を伴う放電が生起されるので、表示画像のコントラストが低下するという問題があった。
【０００７】
そこで、上記リセット放電及びアドレス放電に伴う発光を抑制して表示画像のコントラスト向上を図るようにしたＰＤＰが提案された（例えば、特許文献１参照）。
【０００８】
図１は、かかるＰＤＰの一部を表示面側から眺めた図であり（特許文献１の図１参照）、図２は、図１に示される表示パネルにおけるＶ１−Ｖ１での断面を示す図である（特許文献１の図２参照）。
【０００９】
図１に示すＰＤＰにおいては、各放電セルを、維持放電のみを生起させる表示放電セルＣ１と、表示画像に関与しない発光を伴うリセット放電及びアドレス放電を生起させるリセット・アンド・アドレス放電セルＣ２とで構築している。リセット・アンド・アドレス放電セルＣ２には、このリセット・アンド・アドレス放電セルＣ２内で生起された放電に伴う発光が表示面側に放射されるのを防止すべく、黒または暗褐色の光吸収層１８が形成されている。
【００１０】
従って、図１及び図２に示す如き構造を有するＰＤＰによれば、リセット放電及びアドレス放電に伴う発光が表示面側に漏れ込む量が大幅に削減されるので、表示画像のコントラストを向上させることができる。
【００１１】
ところで、かかるＰＤＰにおいては、各放電セル内の表示放電セルＣ１に属する行電極Ｘを、この放電セルの上方向に隣接する放電セル内のリセット・アンド・アドレス放電セルＣ２に属する行電極Ｘとして共有している。よって、奇数表示ラインに属する放電セルと、偶数表示ラインに属する放電セルとを別のタイミングで駆動する必要がある。
【００１２】
そこで、かかるＰＤＰを駆動する為に、列電極を駆動するアドレスドライバの他に、図３に示す如き４つの行電極ドライバが用いられる。
【００１３】
図３において、奇数Ｘ電極ドライバＸＤoは、図１及び図２に示す如き構造を有するＰＤＰの奇数表示ラインに属する行電極Ｘ１，Ｘ３，Ｘ５，・・・，Ｘn-1の各々にリセットパルス又はサスティンパルスを印加する。偶数Ｘ電極ドライバＸＤeは、かかるＰＤＰの偶数表示ラインに属する行電極Ｘ０，Ｘ２，Ｘ４，・・・，Ｘnの各々にリセットパルス又はサスティンパルスを印加する。奇数Ｙ電極ドライバＹＤoは、ＰＤＰの奇数表示ラインに属する行電極Ｙ１，Ｙ３，Ｙ５，・・・，Ｙn-1の各々にリセットパルス、走査パルス又はサスティンパルスを印加する。偶数Ｙ電極ドライバＹＤeは、かかるＰＤＰの偶数表示ラインに属する行電極Ｙ２，Ｙ４，・・・，Ｙnの各々にリセットパルス、走査パルス又はサスティンパルスを印加する。
【００１４】
従って、図３に示す如き形態にて、奇数Ｘ電極ドライバＸＤo、偶数Ｘ電極ドライバＸＤe、及び奇数Ｙ電極ドライバＹＤo各々をＰＤＰ近傍に配置し、各ドライバと行電極とを接続すると配線が煩雑になるという問題が生じる。
【００１５】
又、奇数表示ラインに属する行電極Ｙ１，Ｙ３，・・・，Ｙn-1各々の引出電極と、これに隣接する偶数表示ラインに属する行電極Ｙ２，Ｙ４，・・・，Ｙn各々の引出電極との間には高電圧のリセットパルス又はサスティンパルスが印加される為、引出電極間においてマイグレーション又は耐圧不良等の問題が生じるおそれがあった。更に、引出電極端子部から夫々のドライバへ接続する配線に浮遊容量が存在するため、この浮遊容量に対する無効な充放電が生じて無効電力が増大するという問題もあった。
【特許文献１】特開２００３−８６１０８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明は、かかる問題の少なくとも一部を解決すべく為されたものであり、駆動条件を向上することができる表示装置を提供することを目的とするものである。
【課題を解決するための手段】
【００１７】
請求項１記載による表示装置は、放電空間を挟んで対向配置された前面基板及び背面基板と、前記前面基板上において配列された行方向に伸長する複数の電極Ｘ及び電極Ｙと、前記電極Ｙ及び前記電極Ｘ各々に交叉して配列された複数のアドレス電極とを有し、対をなす前記電極Ｙ及びＸと前記アドレス電極との各交叉部に単位発光領域が形成されている表示パネルを備えた表示装置であって、前記前面基板上の行方向における一端には、奇数番目に配列されている前記電極Ｙ各々に接続された奇数Ｙ電極接続端子と、奇数番目に配列されている前記電極Ｘ各々に接続された奇数Ｘ電極接続端子とが形成されており、前記前面基板上の行方向における他端には、偶数番目に配列されている前記電極Ｙ各々に接続された偶数Ｙ電極接続端子と、偶数番目に配列されている前記電極Ｘ各々に接続された偶数Ｘ電極接続端子とが形成されており、前記奇数Ｙ電極接続端子を介して奇数番目に配列されている前記電極Ｙの各々に順次走査パルスを印加する奇数Ｙ電極ドライバと、前記偶数Ｙ電極接続端子を介して偶数番目に配列されている前記電極Ｙの各々に順次走査パルスを印加する偶数Ｙ電極ドライバと、前記奇数Ｘ電極接続端子を介して奇数番目に配列されている前記電極Ｘの各々にサスティンパルスを繰り返し印加する奇数Ｘ電極ドライバと、前記偶数Ｘ電極接続端子を介して偶数番目に配列されている前記電極Ｘの各々にサスティンパルスを繰り返し印加する偶数Ｘ電極ドライバと、を備える。
【００１８】
又、請求項１０記載による表示装置は、放電空間を挟んで対向配置された前面基板及び背面基板と、前記前面基板上において配列された行方向に伸長する複数の電極Ｘ及び電極Ｙと、前記電極Ｙ及び前記電極Ｘ各々に交叉して配列された複数のアドレス電極とを有し、対をなす前記電極Ｙ及びＸと前記アドレス電極との各交叉部に単位発光領域が形成されている表示パネルを備えた表示装置であって、前記前面基板上の行方向における一端には、奇数番目に配列されている前記電極Ｙ各々に個別に接続された複数の奇数Ｙ電極接続端子と、偶数番目に配列されている前記電極Ｘ各々に共通接続された単一の偶数Ｘ電極接続端子とが形成されており、前記前面基板上の行方向における他端には、偶数番目に配列されている前記電極Ｙ各々に個別に接続された複数の偶数Ｙ電極接続端子と、奇数番目に配列されている前記電極Ｘ各々に共通接続された単一の奇数Ｘ電極接続端子とが形成されており、第１リセットパルスを発生して前記偶数Ｘ電極接続端子及び前記奇数Ｙ電極接続端子の各々に印加する第１リセットドライバと、第１サスティンパルスを発生して前記偶数Ｘ電極接続端子及び前記奇数Ｙ電極接続端子の各々に印加する第１サスティンドライバと、走査パルスを発生して前記奇数Ｙ電極接続端子の各々に順次印加する第１スキャンドライバと、第２リセットパルスを発生して前記奇数Ｘ電極接続端子及び前記偶数Ｙ電極接続端子の各々に印加する第２リセットドライバと、第２サスティンパルスを発生して前記奇数Ｘ電極接続端子及び前記偶数Ｙ電極接続端子の各々に印加する第２サスティンドライバと、走査パルスを発生して前記偶数Ｙ電極接続端子の各々に順次印加する第２スキャンドライバと、を備える。
【発明を実施するための最良の形態】
【００１９】
表示パネルの奇数番目に配列されている表示電極各々に接続する為の接続端子を表示パネルの前面基板の右端及び左端の内の一端に設け、偶数番目に配列されている表示電極各々に接続する為の接続端子を前面基板の他端に設ける。
【実施例】
【００２０】
図４は、本発明による表示装置としてのプラズマディスプレイ装置の構成を示す図である。
【００２１】
図４に示すように、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ５０と、かかるＰＤＰ５０に対して入力映像信号に応じた駆動制御を行う駆動制御回路５６とから構成される。
【００２２】
ＰＤＰ５０における表示電極形成部ＤＥには、表示画面の列方向（上下方向）に夫々伸長している帯状の列電極（アドレス電極）Ｄ１〜Ｄｍが形成されている。更に、表示電極形成部ＤＥには、表示画面の行方向（左右方向）に夫々伸長している帯状の行電極Ｘ１〜Ｘｎ及び行電極Ｙ１〜Ｙｎ各々が、図４に示す如く、ＸＹ交互に且つ番号順に配列されている。この際、互いに隣接するもの同士で対となる行電極対の各々、つまり行電極対(Ｘ１、Ｙ１)〜行電極対(Ｘｎ、Ｙｎ)の各々がＰＤＰ５０における第１表示ライン〜第ｎ表示ラインに対応している。各表示ラインと列電極Ｄ１〜Ｄｍとの各交叉部(図４中の一点鎖線にて囲まれた領域)に、画素を担う画素セルＰＣが形成されている。
【００２３】
尚、行電極Ｘ１〜Ｘｎ各々の内の奇数番目の行電極Ｘ１、Ｘ３、Ｘ５、・・・・、Ｘn-3、及びＸｎ-1各々は、表示電極形成部ＤＥの左端に設けられている接続端子ＴＸＯに共通に接続されている。一方、偶数番目の行電極Ｘ２、Ｘ４、Ｘ６・・・・、Ｘn-2、及びＸn各々は、表示電極形成部ＤＥの右端に設けられている接続端子ＴＸＥに共通に接続されている。又、行電極Ｙ１〜Ｙｎ各々の内の奇数番目の行電極Ｙ１、Ｙ３、Ｙ５、・・・・、Ｙn-3及びＹｎ-1各々は、表示電極形成部ＤＥの左端に設けられている接続端子ＴＹ１、ＴＹ３、ＴＹ５、・・・・、ＴＹ(n-3)及びＴＹ(ｎ-1)に夫々個別に接続されている。一方、偶数番目の行電極Ｙ２、Ｙ４、・・・・、Ｙn-2、及びＹn各々は、表示電極形成部ＤＥの右端に設けられている接続端子ＴＹ２、ＴＹ４、・・・・、ＴＹ(n-2)、及びＴＹ(n)に夫々個別に接続されている。
【００２４】
図５〜図８は、上記表示電極形成部ＤＥ内での内部構造の一部を抜粋して示す図である。
【００２５】
尚、図５は、表示面側から眺めた平面図である。又、図６は、図５に示されるＶ１−Ｖ１線から眺めた断面図である。又、図７は、図５に示されるＶ２−Ｖ２線から眺めた断面図である。又、図８は、図５に示されるＷ１−Ｗ１線から眺めた断面図である。
【００２６】
図５に示すように、行電極Ｙは、表示画面の行方向（左右方向）に伸長する帯状のバス電極Ｙｂ(行電極Ｙの本体部)と、バス電極Ｙｂに接続された複数の透明電極Ｙａとから構成される。バス電極Ｙｂは例えば黒色の金属膜からなる。透明電極ＹａはＩＴＯ等の透明導電膜からなり、バス電極Ｙｂ上における各列電極Ｄに対応した位置に夫々配置されている。透明電極Ｙａは、バス電極Ｙｂとは直交する方向に伸長しており、その一端及び他端が夫々図５に示す如く幅広な形状になっている。すなわち、透明電極Ｙａは、行電極Ｙの本体部から突起した突起電極と捉えることができる。又、行電極Ｘは、表示画面の行方向（左右方向）に伸長する帯状のバス電極Ｘｂ(行電極Ｘの本体部)と、バス電極Ｘｂに接続された複数の透明電極Ｘａとから構成される。バス電極Ｘｂは例えば黒色の金属膜からなる。透明電極ＸａはＩＴＯ等の透明導電膜からなり、バス電極Ｘｂ上における各列電極Ｄに対応した位置に夫々配置されている。透明電極Ｘａは、バス電極Ｘｂとは直交する方向に伸長しており、その一端が図５に示す如く幅広な形状になっている。すなわち、透明電極Ｘａは、行電極Ｘの本体部から突起した突起電極と捉えることができる。上記透明電極Ｘａ及びＹａ各々の幅広部が、図５に示す如く互いに所定幅の放電ギャップｇを介して対向して配置されている。つまり、対を為す行電極Ｘ及びＹ各々の本体部から突起した突起電極としての透明電極Ｘａ及びＹａが互いに放電ギャップｇを介して対向して配置されているのである。
【００２７】
上記透明電極Ｙａ及びバス電極Ｙｂからなる行電極Ｙと、透明電極Ｘａ及びバス電極Ｘｂからなる行電極Ｘは、図６に示す如く、ＰＤＰ５０の表示面を担う前面透明基板１０の内側の面に形成されている。更に、これら行電極Ｘ及びＹを被覆すべく、前面透明基板１０の裏面には誘電体層１１が形成されている。誘電体層１１の表面における選択セルＣ２(後述する)各々に対応した位置には、誘電体層１１から背面側に向かって突出した嵩上げ誘電体層１２が形成されている。嵩上げ誘電体層１２は、黒色または暗色の顔料を含んだ帯状の光吸収層からなり、図５に示す如く表示面の行方向（左右方向）に伸長して形成されている。嵩上げ誘電体層１２の表面及び嵩上げ誘電体層１２が形成されていない誘電体層１１の表面は、ＭｇＯ（酸化マグネシウム）からなる保護層（図示せず）によって被覆されている。前面透明基板１０に対して平行配置された背面基板１３上には、夫々バス電極Ｘｂ及びＹｂと直交する方向に伸長している複数の列電極Ｄが互いに所定の間隙を開けて平行に配列されている。背面基板１３には、列電極Ｄを被覆する白色の列電極保護層（誘電体層）１４が形成されている。列電極保護層１４上には、第１横壁１５Ａ、第２横壁１５Ｂ及び縦壁１５Ｃからなる隔壁１５が形成されている。第１横壁１５Ａは、バス電極Ｙｂと対向した列電極保護層１４上の位置において表示面の行方向（左右方向）に伸長して形成されている。第２横壁１５Ｂは、バス電極Ｘｂと対向した列電極保護層１４上の位置において表示面の行方向（左右方向）に伸長して形成されている。縦壁１５Ｃは、バス電極Ｘｂ(Ｙｂ)上において等間隙に配置された透明電極Ｘａ(Ｙａ)各々の間の位置において夫々、バス電極Ｘｂ(Ｙｂ)とは直交する方向に伸長して形成されている。
【００２８】
又、図６に示すように、列電極保護層１４上における嵩上げ誘電体層１２に対向した領域(縦壁１５Ｃ、第１横壁１５Ａ及び第２横壁１５Ｂ各々の側面を含む)には２次電子放出材料層３０が形成されている。２次電子放出材料層３０は、仕事関数が低い(例えば４.２ｅＶ以下)、いわゆる２次電子放出係数の高い高γ材料からなる層である。２次電子放出材料層３０として用いる材料としては、例えばＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ等のアルカリ土類金属酸化物、Ｃｓ２Ｏ等のアルカリ金属酸化物、ＣａＦ２、ＭｇＦ２等のフッ化物、ＴｉＯ２、Ｙ２Ｏ３、あるいは、結晶欠陥や不純物ドープにより２次電子放出係数を高めた材料、ダイアモンド状薄膜、カーボンナノチューブ等がある。一方、列電極保護層１４上における嵩上げ誘電体層１２に対向した領域以外の領域(縦壁１５Ｃ、第１横壁１５Ａ及び第２横壁１５Ｂ各々の側面を含む)には、図６に示す如く蛍光体層１６が形成されている。蛍光体層１６としては、赤色で発光する赤色蛍光層、緑色で発光する緑色蛍光層、及び青色で発光する青色蛍光層の３系統があり、各画素セルＰＣ毎にその割り当てが決まっている。上記２次電子放出材料層３０及び蛍光体層１６と、誘電体層１１との間には放電ガスが封入された放電空間が存在する。第１横壁１５Ａ、第２横壁１５Ｂ及び縦壁１５Ｃ各々の高さは図６及び図８に示すように、嵩上げ誘電体層１２又は誘電体層１１の表面に到達するほど高くはない。従って、図６に示す如く第２横壁１５Ｂと嵩上げ誘電体層１２との間には、放電ガスの流通が可能な隙間ｒが存在する。第１横壁１５Ａ及び嵩上げ誘電体層１２間には、放電の干渉を防ぐべくこの第１横壁１５Ａに沿った方向に伸長した誘電体層１７が形成されている。又、縦壁１５Ｃ及び嵩上げ誘電体層１２間には、図７に示すように縦壁１５Ｃに沿った方向に断続的に誘電体層１８が形成されている。
【００２９】
ここで、第１横壁１５Ａ及び縦壁１５Ｃによって囲まれた領域(図５中の一点鎖線にて囲まれた領域)が画素を担う画素セルＰＣとなる。更に、図５及び図６に示す如く画素セルＰＣは、第２横壁１５Ｂによって表示セルＣ１及び選択セルＣ２に区分けされている。表示セルＣ１は、図５及び図６に示されるように、表示ラインを担う一対の行電極Ｘ及びＹと、蛍光体層１６とを含む。一方、選択セルＣ２は、上記表示ラインを担う一対の行電極の内の行電極Ｙと、この表示ラインの表示面上方に隣接する表示ラインを担う一対の行電極の内の行電極Ｘと、嵩上げ誘電体層１２と、２次電子放出材料層３０とを含む。尚、表示セルＣ１内では、図５に示すように、行電極Ｘの透明電極Ｘａの一端に形成されている幅広部と、行電極Ｙの透明電極Ｙａの一端に形成されている幅広部とが放電ギャップｇを介して互いに対向して配置されている。一方、選択セルＣ２内においては、この透明電極Ｙａの他端に形成されている幅広部が含まれるが、透明電極Ｘは含まれていない。
【００３０】
又、図６に示す如く、表示面の上下方向(図６では左右方向)において互いに隣接する画素セルＰＣ各々の放電空間は、第１横壁１５Ａ及び誘電体層１７によって遮断されている。一方、同一の画素セルＰＣに属する表示セルＣ１及び選択セルＣ２各々の放電空間は、図６に示す如き隙間ｒにて連通している。又、表示面の左右方向において互いに隣接する選択セルＣ２各々の放電空間は、図７に示す如き嵩上げ誘電体層１２及び誘電体層１８によって遮断されているが、表示面の左右方向において互いに隣接する表示セルＣ１各々の放電空間は互いに連通している。このように、ＰＤＰ５０に形成されている画素セルＰＣの各々は、互いにその放電空間が連通している表示セルＣ１及び選択セルＣ２から構成されている。
【００３１】
更に、図４に示す如く、ＰＤＰ５０の前面透明基板１０上には、上記列電極Ｄ１〜Ｄｍ、行電極Ｘ１〜Ｘｎ及び行電極Ｙ１〜Ｙｎ各々に各種駆動パルスを印加する奇数Ｘ電極ドライバ５１ａ、偶数Ｘ電極ドライバ５１ｂ、奇数Ｙ電極ドライバ５３ａ、偶数Ｙ電極ドライバ５３ｂ、及びアドレスドライバ５５が実装されている。この際、図４に示す如く、偶数Ｘ電極ドライバ５１ｂ及び偶数Ｙ電極ドライバ５３ｂ各々は、前面透明基板１０上における右端に実装されている。また、奇数Ｘ電極ドライバ５１ａ及び奇数Ｙ電極ドライバ５３ａ各々は、前面透明基板１０上における左端に実装されている。奇数Ｘ電極ドライバ５１ａは、表示電極形成部ＤＥの左端に設けられている接続端子ＴＸＯと電気的に接続されており、偶数Ｘ電極ドライバ５１ｂは、表示電極形成部ＤＥの右端に設けられている接続端子ＴＸＥと電気的に接続されている。又、奇数Ｙ電極ドライバ５３ａは、表示電極形成部ＤＥの左端に設けられている接続端子ＴＹ１、ＴＹ３、ＴＹ５、・・・・、ＴＹ(n-3)及びＴＹ(ｎ-1)各々と電気的に接続されている。更に、偶数Ｙ電極ドライバ５３ｂは、表示電極形成部ＤＥの右端に設けられている接続端子ＴＹ２、ＴＹ４、・・・・、ＴＹ(n-2)、及びＴＹ(n)各々と電気的に接続されている。
【００３２】
奇数Ｘ電極ドライバ５１ａは、駆動制御回路５６から供給されたタイミング信号に応じて、上記接続端子ＴＸＯを介してＰＤＰ５０の奇数番目の行電極Ｘ１、Ｘ３、Ｘ５、・・・・、Ｘn-3、及びＸｎ-1各々に対して同時に各種駆動パルス(後述する)を印加する。偶数Ｘ電極ドライバ５１ｂは、駆動制御回路５６から供給されたタイミング信号に応じて、上記接続端子ＴＸＥを介して偶数番目の行電極Ｘ２、Ｘ４、・・・・、Ｘn-2、及びＸn各々に対して同時に各種駆動パルス(後述する)を印加する。奇数Ｙ電極ドライバ５３ａは、駆動制御回路５６から供給されたタイミング信号に応じて、上記接続端子ＴＹ１、ＴＹ３、ＴＹ５、・・・・、ＴＹ(n-3)及びＴＹ(ｎ-1)各々を介して奇数番目の行電極Ｙ１、Ｙ３、Ｙ５、・・・・、Ｙn-3及びＹｎ-1に対して夫々個別に各種駆動パルス(後述する)を印加する。偶数Ｙ電極ドライバ５３ｂは、駆動制御回路５６から供給されたタイミング信号に応じて、上記接続端子ＴＹ２、ＴＹ４、・・・・、ＴＹ(n-2)、及びＴＹ(n)各々を介して偶数番目の行電極Ｙ２、Ｙ４、・・・・、Ｙn-2、及びＹnに対して夫々個別に各種駆動パルス(後述する)を印加する。アドレスドライバ５５は、駆動制御回路５６から供給されたタイミング信号に応じて、ＰＤＰ５０の列電極Ｄ１〜Ｄｍに画素データパルス(後述する)を印加する。
【００３３】
駆動制御回路５６は、先ず、入力映像信号を各画素毎に輝度レベルを表す例えば８ビットの画素データに変換し、この画素データに対して誤差拡散処理及びディザ処理を施す。例えば、当該誤差拡散処理では、先ず、画素データの上位６ビット分を表示データ、残りの下位２ビット分を誤差データとする。そして、周辺画素各々に対応した当該画素データの各誤差データを重み付け加算したものを、上記表示データに反映させる。かかる動作により、原画素における下位２ビット分の輝度が上記周辺画素によって擬似的に表現され、それ故に８ビットよりも少ない６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になる。そして、この誤差拡散処理によって得られた６ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を１画素単位とし、この１画素単位内の各画素に対応した上記誤差拡散処理画素データに夫々、互いに異なる係数値からなるディザ係数を夫々割り当てて加算してディザ加算画素データを得る。かかるディザ係数の加算によれば、上記１画素単位で眺めた場合には、上記ディザ加算画素データの上位４ビット分だけでも８ビットに相当する輝度を表現することが可能となる。そこで、駆動制御回路５６は、当該ディザ加算画素データの上位４ビット分を多階調化画素データＰＤＳとし、これを図９に示す如きデータ変換テーブルに従って第１〜第１５ビットからなる１５ビットの画素駆動データＧＤに変換する。従って、８ビットで２５６階調を表現し得る画素データは、図９に示すように、全部で１６パターンからなる１５ビットの画素駆動データＧＤに変換される。次に、駆動制御回路５６は、１画面分の画素駆動データＧＤ1、1〜ＧＤn、m毎に、これら画素駆動データＧＤ1、1〜ＧＤn、m各々を同一ビット桁同士にて分離することにより、
ＤＢ１：画素駆動データＧＤ1、1〜ＧＤn、m各々の第１ビット目
ＤＢ２：画素駆動データＧＤ1、1〜ＧＤn、m各々の第２ビット目
ＤＢ３：画素駆動データＧＤ1、1〜ＧＤn、m各々の第３ビット目
ＤＢ４：画素駆動データＧＤ1、1〜ＧＤn、m各々の第４ビット目
ＤＢ５：画素駆動データＧＤ1、1〜ＧＤn、m各々の第５ビット目
ＤＢ６：画素駆動データＧＤ1、1〜ＧＤn、m各々の第６ビット目
ＤＢ７：画素駆動データＧＤ1、1〜ＧＤn、m各々の第７ビット目
ＤＢ８：画素駆動データＧＤ1、1〜ＧＤn、m各々の第８ビット目
ＤＢ９：画素駆動データＧＤ1、1〜ＧＤn、m各々の第９ビット目
ＤＢ１０：画素駆動データＧＤ1、1〜ＧＤn、m各々の第１０ビット目
ＤＢ１１：画素駆動データＧＤ1、1〜ＧＤn、m各々の第１１ビット目
ＤＢ１２：画素駆動データＧＤ1、1〜ＧＤn、m各々の第１２ビット目
ＤＢ１３：画素駆動データＧＤ1、1〜ＧＤn、m各々の第１３ビット目
ＤＢ１４：画素駆動データＧＤ1、1〜ＧＤn、m各々の第１４ビット目
ＤＢ１５：画素駆動データＧＤ1、1〜ＧＤn、m各々の第１５ビット目
の如き画素駆動データビット群ＤＢ１〜ＤＢ１５を得る。
【００３４】
尚、画素駆動データビット群ＤＢ１〜ＤＢ１５各々は、後述するサブフィールドＳＦ１〜ＳＦ１５各々に対応したものである。駆動制御回路５６は、サブフィールドＳＦ１〜ＳＦ１５毎に、そのサブフィールドに対応した画素駆動データビット群ＤＢを１表示ライン分(ｍ個)ずつアドレスドライバ５５に供給する。
【００３５】
更に、駆動制御回路５６は、図１０に示す如き選択消去アドレス法に基づく発光駆動シーケンスに従ってＰＤＰ５０を駆動制御すべき各種タイミング信号を発生して、奇数Ｘ電極ドライバ５１ａ、偶数Ｘ電極ドライバ５１ｂ、奇数Ｙ電極ドライバ５３ａ及び偶数Ｙ電極ドライバ５３ｂに供給する。
【００３６】
図１０に示す発光駆動シーケンスでは、映像信号における各フィールドが、１５個のサブフィールドＳＦ１〜ＳＦ１５に分割されている。サブフィールドＳＦ１では、リセット行程Ｒ、選択書込アドレス行程Ｗ、及びサスティン行程Ｉがその順に実行される。第２サブフィールドＳＦ２〜第１５サブフィールドＳＦ１５各々では、リセット行程Ｒo、選択消去アドレス行程Ｗo、リセット行程Ｒe、選択消去アドレス行程Ｗe、及びサスティン行程Ｉがその順に実行される。第１５サブフィールドＳＦ１５においては、サスティン行程Ｉの直後に消去行程Ｅが実行される。
【００３７】
図１１は、図１０に示す発光駆動シーケンスに従って、アドレスドライバ５５、奇数Ｘ電極ドライバ５１ａ、偶数Ｘ電極ドライバ５１ｂ、奇数Ｙ電極ドライバ５３ａ及び偶数Ｙ電極ドライバ５３ｂ各々がＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに印加する各種駆動パルスを示す図である。尚、図１１においては、図１０に示すサブフィールドＳＦ１〜ＳＦ１５の内の、先頭のサブフィールドＳＦ１及びＳＦ２での動作のみを抜粋して示す。
【００３８】
先ず、サブフィールドＳＦ１のリセット行程Ｒ直前における壁電荷分布状態としては、選択セルＣ２内の列電極Ｄ（Ｄ１〜Ｄｎ）上が負電荷−、行電極Ｙ（Ｙ１〜Ｙｎ）上が正電荷＋、表示セルＣ１内の行電極Ｙ上が負電荷−−、行電極Ｘ（Ｘ１〜Ｘｎ）上が正電荷＋＋である。ここで、＋，−，＋＋，−−は壁電荷の正負だけでなく壁電荷量を示している。すなわち、＋＋，−−は＋，−よりも壁電荷の量としては大であること示している。
【００３９】
第１サブフィールドＳＦ１のリセット行程Ｒでは、奇数Ｙ電極ドライバ５３ａ及び偶数Ｙ電極ドライバ５３ｂ各々が、立ち上がり変化の緩やかな正極性のリセットパルスＲＰＹを発生して行電極Ｙ１〜Ｙｎ各々に同時に印加する。又、上記リセットパルスＲＰＹと同一タイミングにて、奇数Ｘ電極ドライバ５１ａ及び偶数Ｘ電極ドライバ５１ｂ各々が、立ち上がり変化の緩やかな正極性のリセットパルスＲＰＸを発生して行電極Ｘ１〜Ｘn各々に同時に印加する。
【００４０】
リセットパルスＲＰＹ及びＲＰＸの印加に応じて、ＰＤＰ５０の全ての画素セルＰＣ各々の選択セルＣ２内の列電極Ｄと行電極Ｙとの間においてリセット放電が生起される。かかるリセット放電の終了後、選択セルＣ２内の列電極Ｄ上には正極性の壁電荷＋が形成され、行電極Ｙ上には負極性の壁電荷−が形成される。また、表示セルＣ１内の行電極Ｙ上には負極性の壁電荷−−が形成され、行電極Ｘ上にも負極性の壁電荷−−が形成される。
【００４１】
上記した如く、選択消去アドレス法に基づくリセット行程Ｒでは、全ての画素セルＰＣの選択セルＣ２内における列電極Ｄ及び行電極Ｙ間においてリセット放電を生起させ、表示セルＣ１及び選択セルＣ２各々内に上述した如き形態で壁電荷を形成させる。
【００４２】
次に、サブフィールドＳＦ１の選択書込アドレス行程Ｗでは、奇数Ｙ電極ドライバ５３ａ及び偶数Ｙ電極ドライバ５３ｂが正極性の電圧Ｖ１を有する走査ベースパルスＳＢＰを行電極Ｙ１〜Ｙnに同時に印加しつつ、走査ベースパルスＳＢＰから突出した波形の正極性の電圧Ｖ２（Ｖ２＞Ｖ１）を有する走査パルスＳＰを行電極Ｙ１〜Ｙn各々に順次印加して行く。この間、奇数Ｘ電極ドライバ５１ａ及び偶数Ｘ電極ドライバ５１ｂは、行電極Ｘ１〜Ｘｎ各々に電圧Ｖ１を印加する。アドレスドライバ５５は、このサブフィールドＳＦ１に対応した画素駆動データビット群ＤＢ１における各データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、論理レベル０の画素駆動データビットを正極性の高電圧の画素データパルスＤＰに変換する一方、論理レベル１の画素駆動データビットを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、かかる画素データパルスＤＰを走査パルスＳＰの印加タイミングに同期して１表示ライン分(ｍ個)ずつ列電極Ｄ１〜Ｄｍに印加して行く。つまり、アドレスドライバ５５は、先ず、第１表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ1を列電極Ｄ１〜Ｄｍに印加し、次に、第２表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ2を列電極Ｄ１〜Ｄｍに印加して行くのである。
【００４３】
ここで、上記走査パルスＳＰと低電圧（０ボルト）の画素データパルスＤＰとが同時に印加された画素セルＰＣの選択セルＣ２内の列電極Ｄ及び行電極Ｙ間において選択書込アドレス放電が生起される。かかる選択書込アドレス放電に応じて、この画素セルＰＣの選択セルＣ２内の列電極Ｄ上には正極性の壁電荷＋＋が形成され、行電極Ｙ上には負極性の壁電荷−−が形成される。また、表示セルＣ１内の行電極Ｙ上には負極性の壁電荷−−が形成され、行電極Ｘ上にも負極性の壁電荷−−が形成される。一方、消灯となるべき画素セルＰＣには低電圧（０ボルト）の画素データパルスＤＰが印加されないので、上記の如き選択書込アドレス放電は生じない。よって、その画素セルＰＣにおける壁電荷分布状態はリセット放電終了直後の状態を維持する。
【００４４】
次に、各サブフィールドのサスティン行程Ｉでは、奇数Ｙ電極ドライバ５３ａが負極性のサスティンパルスＩＰＹを奇数番目の行電極Ｙ１、Ｙ３、Ｙ５、・・・・、Ｙn-3及びＹｎ-1各々に繰り返し印加する。又、サスティン行程Ｉでは、偶数Ｙ電極ドライバ５３ｂが、上述した如き奇数番目の行電極Ｙ各々に印加したタイミングとは異なるタイミングで負極性のサスティンパルスＩＰＹを偶数番目の行電極Ｙ２、Ｙ４、・・・・、Ｙn-2、及びＹn各々に印加する。又、サスティン行程Ｉでは、奇数Ｘ電極ドライバ５１ａが、上述した如く偶数番目の行電極Ｙに印加されたサスティンパルスＩＰＹと同一タイミングで、負極性のサスティンパルスＩＰxを奇数番目の行電極Ｘ１、Ｘ３、Ｘ５、・・・・、Ｘn-3、及びＸｎ-1各々に繰り返し印加する。又、サスティン行程Ｉでは、偶数Ｘ電極ドライバ５１ｂが、上述した如く奇数番目の行電極Ｙに印加されたサスティンパルスＩＰＹと同一タイミングにて、負極性のサスティンパルスＩＰxを偶数番目の行電極Ｙ２、Ｙ４、・・・・、Ｙn-2、及びＹn各々に印加する。尚、各サスティン行程Ｉにおいて、サスティンパルスＩＰＹ及びＩＰＸが印加される回数は、このサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけである。アドレスドライバ５５は、各サスティン行程内において最初に印加される第１のサスティンパルスＩＰＹの印加に同期して列電極Ｄ１〜Ｄｍに正極性のアドレスパルスＡＰを印加する。これら第１のサスティンパルスＩＰＹ及びアドレスパルスの印加に応じて、点灯となるべき画素セルＰＣ（点灯セル）における選択セルＣ２内の列電極Ｄ及び行電極Ｙ間において放電が生起される。
【００４５】
かかる放電により、選択セルＣ２内の列電極Ｄ上には負極性の壁電荷−−が形成され、選択セルＣ２内の行電極Ｙ上には正極性の壁電荷＋＋が形成される。つまり、選択セルＣ２内における行電極Ｙ上の壁電荷の極性が反転する。更に、この放電が画素セルＰＣ内の間隙ｒを介して表示セルＣ１内に拡張し、この表示セルＣ１内の行電極Ｙ上には正極性の壁電荷＋＋が形成される。この際、表示セルＣ１内の行電極Ｘ上には負極性の壁電荷−−がそのまま残留する。よって、かかる放電により、この表示セルＣ１を含む画素セルＰＣは点灯セルに設定される。従って、それ以降、各サブフィールドに対応した回数分だけサスティンパルスＩＰＸ及びＩＰＹが交互に繰り返し印加される度に、表示セルＣ１内の行電極Ｙ及びＸ間において維持放電（表示放電）が生起され、その放電に伴う発光状態を維持する。
【００４６】
一方、消灯となるべき画素セルＰＣ（消灯セル）では、選択セルＣ２内の行電極Ｙ上には負極性の壁電荷−が形成され、列電極Ｄ上には正極性の壁電荷＋が形成されている。従って、第１サスティンパルスＩＰＹとそれに同期したアドレスパルスとが印加されても、選択セルＣ２内の列電極Ｄ及び行電極Ｙ間では放電が生起されず、壁電荷の極性も反転しない。よって、この画素セルＰＣは消灯セルに設定されることになる。従って、それ以降、サスティンパルスＩＰＸ及びＩＰＹが印加されても、表示セルＣ１内の行電極Ｙと行電極Ｘとの間において維持放電は生起されず、消灯状態を維持する。
【００４７】
ここで、各サスティン行程Ｉ内において奇数の行電極Ｙに最後に印加されるサスティンパルスＩＰＹと同一タイミングにて、アドレスドライバ５５は、再び、列電極Ｄ１〜Ｄｍ各々に正極性のアドレスパルスＡＰを印加することにより、選択セルＣ２内における列電極Ｄ及び行電極Ｙ間において放電が生起される。かかる放電により、選択セルＣ２内の列電極Ｄ上に負電極の壁電荷−−が形成され、選択セルＣ２内の行電極Ｙ上には正電極の壁電荷＋＋が形成される。この際、表示セルＣ１内では、行電極Ｘ及びＹ間において生起された維持放電により、行電極Ｙ上に正電極の壁電荷＋＋が形成され、行電極Ｘ上に負電極の壁電荷−−が形成される。
【００４８】
次に、各サブフィールドのリセット行程Ｒｏでは、奇数Ｙ電極ドライバ５３ａが、立ち上がり変化の緩やかな正極性のリセットパルスＲＰＹを発生してＰＤＰ５０の奇数番の行電極Ｙ１，Ｙ３〜Ｙｎ−１の各々に同時に印加する。また、かかるリセットパルスＲＰＹと同一タイミングにて、偶数Ｘ電極ドライバ５１ｂが、上記リセットパルスＲＰＹと同一波形を有する正極性のリセットパルスＲＰＸを発生してＰＤＰ５０の偶数番の行電極Ｘ２，Ｘ４〜Ｘｎの各々に同時に印加する。
【００４９】
ＰＤＰ５０における画素セルＰＣ各々の内、その直前のサスティン行程Ｉにおいて維持放電の生起された奇数行に属する画素セルＰＣでは、選択セルＣ２内の列電極Ｄ及び行電極Ｙ間においてリセット放電が生起される。かかるリセット放電の終了後、このリセット放電の生起された選択セルＣ２内の列電極Ｄ上に正極性の壁電荷＋が形成され、行電極Ｙ上には負極性の壁電荷−が形成される。また、その奇数行に属する画素セルＰＣの表示セルＣ１内の行電極Ｙ上では正極性の壁電荷＋＋が維持され、行電極Ｘ上では負極性の壁電荷−−が維持される。
【００５０】
次に、選択消去アドレス行程Ｗｏでは、奇数Ｙ電極ドライバ５３ａが正極性の電圧Ｖ１を有する走査ベースパルスＳＢＰを奇数番の行電極Ｙ１，Ｙ３〜Ｙｎ−１に印加しつつ、走査ベースパルスＳＢＰから突出した波形の正極性の電圧Ｖ２を有する走査パルスＳＰを奇数番の行電極Ｙ１，Ｙ３〜Ｙｎ−１各々に順次印加して行く。この間、偶数Ｘ電極ドライバ５１ｂは、偶数番の行電極Ｘ２，Ｘ４〜Ｘｎ各々に正極性の電圧Ｖ１を有する走査ベースパルスＳＢＰを同時に印加する。奇数Ｙ電極ドライバ５３ａによる走査ベースパルスＳＢＰの印加と偶数Ｘ電極ドライバ５１ｂによる走査ベースパルスＳＢＰの印加とは同時に行われる。更に、この間、アドレスドライバ５５は、このサブフィールドに対応した画素駆動データビット群ＤＢにおける各データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、論理レベル０の画素駆動データビットを低電圧(０ボルト)の画素データパルスＤＰに変換する一方、論理レベル１の画素駆動データビットを正極性の高電圧の画素データパルスＤＰに変換する。この変換については第１サブフィールドとは論理が逆である。そして、かかる画素データパルスＤＰを走査パルスＳＰの印加タイミングに同期して１表示ライン分(ｍ個)ずつ列電極Ｄ１〜Ｄｍに印加して行く。つまり、アドレスドライバ５５は、先ず、第１表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ1を列電極Ｄ１〜Ｄｍに印加し、次に、第２表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ2を列電極Ｄ１〜Ｄｍに印加して行くのである。
【００５１】
ここで、走査パルスＳＰと低電圧（０ボルト）の画素データパルスＤＰとが同時に印加された画素セルＰＣの選択セルＣ２内の列電極Ｄ及び行電極Ｙ間において選択消去アドレス放電が生起される。選択消去アドレス放電後、消灯となるべき奇数行上の画素セルＰＣの選択セルＣ２内の列電極Ｄ上には正極性の壁電荷＋が形成され、行電極Ｙ上には負極性の壁電荷−が形成される。また、その奇数行上の画素セルＰＣの表示セルＣ１内の行電極Ｙ上には負極性の壁電荷−−が形成され、行電極Ｘ上にも負極性の壁電荷−−が形成されている。これによって画素セルＰＣは消灯セルに設定される。一方、点灯となるべき奇数行上の画素セルＰＣには画素データパルスＤＰが印加されないので、選択消去アドレス放電が生じない。よって、その画素セルＰＣにおける壁電荷分布状態はリセット行程Ｒｏのリセット放電終了直後の状態のままである。すなわち、表示セルＣ１内の行電極Ｙ上には正極性の壁電荷＋＋が維持され、行電極Ｘ上には負極性の壁電荷−−が維持される。これにより、画素セルＰＣは点灯セルに設定される。
【００５２】
このように、上記選択消去アドレス行程Ｗｏの実行により、ＰＤＰ５０における全ての画素セルＰＣ各々の内の奇数行に属する画素セルＰＣの各々が、画素データに応じて点灯セル又は消灯セルのいずれか一方の状態に設定される。
【００５３】
次に、各サブフィールドのリセット行程Ｒｅでは、偶数Ｙ電極ドライバ５３ｂが、ＰＤＰ５０の偶数番目の行電極Ｙ２，Ｙ４〜Ｙｎの各々に負極性のサスティンパルスＩＰＹを同時に印加する。これと同時に、奇数Ｘ電極ドライバ５１ａが、奇数番目の行電極Ｘ１、Ｘ３、Ｘ５、・・・・、Ｘn-3、及びＸｎ-1各々に負極性のサスティンパルスＩＰＸを同時に印加する。これらサスティンパルスＩＰＹ及びＩＰＸに同期して、アドレスドライバ５５は、正極性のアドレスパルスＡＰを列電極Ｄ1〜Ｄmに印加する。その結果、消灯セルに設定されている画素セルＰＣでは放電が生起されず、その消灯セルの状態が維持される。一方、点灯セルに設定されている画素セルＰＣでは、偶数行に属する画素セルＰＣの表示セルＣ１及び選択セルＣ２各々内で放電が生起される。かかる放電により、選択セルＣ２内の行電極Ｙ上に正極性の壁電荷＋が形成され、選択セルＣ２内の列電極Ｄ上には負極性の壁電荷−が形成される。更に、表示セルＣ１内の行電極Ｙ上には正極性の壁電荷＋が形成され、表示セルＣ１内の行電極Ｘ上には負極性の壁電荷−−が形成される。その後、偶数Ｙ電極ドライバ５３ｂが、立ち上がり変化の緩やかな正極性のリセットパルスＲＰＹを発生してＰＤＰ５０の偶数番の行電極Ｙ２，Ｙ４〜Ｙｎの各々に同時に印加する。また、かかるリセットパルスＲＰＹと同一タイミングにて、奇数Ｘ電極ドライバ５１ａが、正極性のリセットパルスＲＰＸを発生してＰＤＰ５０の奇数番の行電極Ｘ１，Ｘ３〜Ｘｎ−１の各々に同時に印加する。これらリセットパルスＲＰＹ及びＲＰＸの印加に応じて、直前のサスティン行程Ｉにおいて維持放電の生起された偶数行に属する画素セルＰＣにおける選択セルＣ２内の列電極Ｄ及び行電極Ｙ間で微弱なリセット放電が生起される。かかるリセット放電の終了後、このリセット放電の生起された選択セルＣ２内の列電極Ｄ上には正極性の壁電荷＋が形成され、行電極Ｙ上には負極性の壁電荷−が形成されている。また、その偶数行に属する画素セルＰＣにおける表示セルＣ１内の行電極Ｙ上には正極性の壁電荷＋＋、行電極Ｘ上には負極性の壁電荷−−が維持されている。
【００５４】
次に、選択消去アドレス行程Ｗｅでは、偶数Ｙ電極ドライバ５３ｂが正極性の電圧Ｖ１を有する走査ベースパルスＳＢＰを偶数番の行電極Ｙ２，Ｙ４〜Ｙｎに印加しつつ、走査ベースパルスＳＢＰから突出した波形の正極性の電圧Ｖ２を有する走査パルスＳＰを偶数番の行電極Ｙ２，Ｙ４〜Ｙｎ各々に順次印加して行く。奇数Ｘ電極ドライバ５１ａは、奇数番の行電極Ｘ１，Ｘ３〜Ｘｎ−１各々に正極性の電圧Ｖ１を有する走査ベースパルスＳＢＰを同時に印加する。アドレスドライバ５５は、選択消去アドレス行程Ｗｏの場合と同様に、各サブフィールドに対応した画素駆動データビット群ＤＢにおける各データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。そして、かかる画素データパルスＤＰを走査パルスＳＰの印加タイミングに同期して１表示ライン分(ｍ個)ずつ列電極Ｄ１〜Ｄｍに印加して行く。つまり、アドレスドライバ５５は、先ず、第１表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ1を列電極Ｄ１〜Ｄｍに印加し、次に、第２表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ2を列電極Ｄ１〜Ｄｍに印加して行くのである。この際、走査パルスＳＰと低電圧（０ボルト）の画素データパルスＤＰとが同時に印加された画素セルＰＣの選択セルＣ２内の列電極Ｄ及び行電極Ｙ間において選択消去アドレス放電が生起される。かかる選択消去アドレス放電後、消灯となるべき偶数行上の画素セルＰＣの選択セルＣ２内の列電極Ｄ上には正極性の壁電荷＋が形成され、行電極Ｙ上には負極性の壁電荷−が形成される。また、その偶数行に属する画素セルＰＣにおける表示セルＣ１内の行電極Ｙ上には負極性の壁電荷−−が形成され、行電極Ｘ上にも負極性の壁電荷−−が形成される。これにより、画素セルＰＣは消灯セルに設定される。一方、点灯となるべき偶数行に属する画素セルＰＣには低電圧（０ボルト）の画素データパルスＤＰが印加されないので、選択消去アドレス放電が生じない。よって、その画素セルＰＣにおける壁電荷分布状態はリセット行程Ｒｅでのリセット放電終了直後の状態のままである。すなわち、表示セルＣ１内の行電極Ｙ上には正極性の壁電荷＋＋が維持され、行電極Ｘ上には負極性の壁電荷−−が維持される。これにより、画素セルＰＣは点灯セルに設定されることになる。
【００５５】
このように、上記選択消去アドレス行程Ｗｅの実行により、ＰＤＰ５０における全ての画素セルＰＣ各々の内、偶数行に属する画素セルＰＣ各々が、画素データに応じて点灯セル又は消灯セルのいずれか一方の状態に設定される。
【００５６】
かかる選択消去アドレス行程Ｗｅの実行後、前述した如きサスティン行程Ｉが実施され、点灯セルに設定された画素セルＰＣのみが各サブフィールドに割り当てられている回数分だけ繰り返し維持放電し、その放電に伴う発光状態が維持される。
【００５７】
そして、上述した如き図１０及び図１１に示す駆動を、図９に示す如き１６通りの画素駆動データＧＤに基づいて実行する。かかる駆動によると、図９に示すように、輝度レベル０を表現する場合（第１階調）を除き、最初のサブフィールドＳＦ１の選択書込アドレス行程Ｗにおいて各画素セルＰＣ内で書込アドレス放電が生起され（二重丸にて示す）、画素セルＰＣは点灯セルに設定される。その後、サブフィールドＳＦ２〜ＳＦ１５各々の内の１のサブフィールドの選択消去アドレス行程Ｗｏ及びＷｅのみで選択消去アドレス放電が生起され（黒丸にて示す）、画素セルＰＣは消灯セルに設定される。つまり、各画素セルＰＣは、表現すべき中間輝度に対応した分だけ連続したサブフィールド各々で点灯セルに設定され、これらサブフィールドの各々に割り当てられている回数分だけ維持放電に伴う発光を繰り返し生起する（白丸にて示す）のである。この際、１フィールド内において生起された維持放電に伴う発光の総数に対応した輝度が視覚される。よって、図９に示す如き第１〜第１６階調駆動による１６種類の発光パターンによれば、白丸にて示すサブフィールド各々で生起された維持放電の合計回数に対応した１６階調分の中間輝度が表現されるのである。
【００５８】
ここで、図４に示すプラズマディスプレイ装置においては、ＰＤＰ５０の各画素を担う画素セルＰＣを図５及び図６に示す如き表示セルＣ１及び選択セルＣ２にて構築するようにしている。そして、表示画像に関与する維持放電を表示セルＣ１内にて生起させる一方、表示画像には関与しない発光を伴うリセット放電及びアドレス放電を、主に選択セルＣ２内にて生起させるようにしている。選択セルＣ２内には、上記リセット放電及びアドレス放電に伴う光が前面透明基板１０を通過して外部に漏れるのを防ぐべく、黒色または暗色の顔料を含んだ光吸収層からなる嵩上げ誘電体層１２が形成されている。よって、リセット放電及びアドレス放電に伴う放電光は嵩上げ誘電体層１２によって遮断されるので、表示画像のコントラスト、特に、暗コントラストを高めることが可能になる。又、選択セルＣ２内には、その背面基板１３側に図６に示す如く２次電子放出材料層３０を設けている。２次電子放出材料層３０は、その形成面が陰極となる放電時に２次電子を放出するγ特性が良好となるものである。この際、図１１に示す各アドレス行程（Ｗ、Ｗｏ、Ｗｅ）では、正極性の電圧Ｖ２を有する走査パルスＳＰを行電極Ｙに印加すると共に低電圧（０ボルト）の画素データパルスＤＰを列電極Ｄに印加することにより、アドレス放電を生起させている。すなわち、列電極Ｄを陰極側にしてアドレス放電を生起させているのである。従って、選択セルＣ２内に形成されている２次電子放出材料層３０も陰極となり、この２次電子放出材料層３０から良好に２次電子が放出されるようになり、選択セルＣ２内においてアドレス放電が確実に生起されるようになる。
【００５９】
更に、図４に示すＰＤＰ５０においては、奇数番目の行電極Ｘ１、Ｘ３、・・・・、Ｘｎ-1各々が共通接続されている接続端子ＴＸＯを表示電極形成部ＤＥの左端に設け、偶数番目の行電極Ｘ２、Ｘ４、・・・・、Ｘn各々が共通接続されている接続端子ＴＸＯを表示電極形成部ＤＥの右端に設ける構造としている。又、ＰＤＰ５０では、奇数番目の行電極Ｙ１、Ｙ３、・・・・、Ｙｎ-1各々が夫々個別に接続されている接続端子ＴＹ１、ＴＹ３、・・・・、ＴＹ(ｎ-1)を表示電極形成部ＤＥの左端に設け、偶数番目の行電極Ｙ２、Ｙ４、・・・・、Ｙn-2、及びＹn各々が夫々個別に接続されている接続端子ＴＹ２、ＴＹ４、・・・・、ＴＹ(n)を表示電極形成部ＤＥの右端に設ける構造としている。
そして、ＰＤＰ５０における前面透明基板１０上の左端に奇数Ｘ電極ドライバ５１ａ及び奇数Ｙ電極ドライバ５３ａ各々を実装する。この際、表示電極形成部ＤＥの接続端子ＴＹ１、ＴＹ３、・・・・、ＴＹ(ｎ-1)各々を介して奇数Ｙ電極ドライバ５３ａと、奇数番目の行電極Ｙ１、Ｙ３、・・・・、Ｙｎ-1各々とを電気的に接続している。更に、表示電極形成部ＤＥの接続端子ＴＸＯを介して奇数Ｘ電極ドライバ５１ａと、奇数番目の行電極Ｘ１、Ｘ３、・・・・、Ｘｎ-1各々とを電気的に接続している。又、ＰＤＰ５０における前面透明基板１０上の右端に偶数Ｘ電極ドライバ５１ｂ及び偶数Ｙ電極ドライバ５３ｂ各々を実装する。この際、表示電極形成部ＤＥの接続端子ＴＹ２、ＴＹ４、・・・・、ＴＹ(n)各々を介して偶数Ｙ電極ドライバ５３ｂと、偶数番目の行電極Ｙ２、Ｙ４、・・・・、Ｙn各々とを電気的に接続している。更に、表示電極形成部ＤＥの接続端子ＴＸＥを介して偶数Ｘ電極ドライバ５１ｂと、偶数番目の行電極Ｘ２、Ｘ４、・・・・、Ｘn-2、及びＸn各々とを電気的に接続している。
【００６０】
上述した如きＰＤＰ５０の構造によれば、奇数Ｘ電極ドライバ５１ａ、奇数Ｙ電極ドライバ５３ａ、偶数Ｘ電極ドライバ５１ｂ及び偶数Ｙ電極ドライバ５３ｂ各々と、表示電極形成部ＤＥとを電気的に接続する配線が交叉する箇所が図３に示す如き構造を採用した場合に比して少なくなる。
【００６１】
よって、かかる配線形態によれば、配線間に存在する浮遊容量が低減されるので、この浮遊容量に対する無効な充放電に伴う無効電力の消費が低下する。更に、奇数表示ラインに属する行電極の接続端子と偶数表示ラインに属する行電極の接続端子との間に、マイグレーション又は耐圧不良等の不具合が発生する確率が低下する。
【００６２】
このように、本発明によれば、良好な駆動条件で表示パネルを駆動することが可能になるのである。
【００６３】
尚、図４に示す実施例においては、奇数番目の行電極Ｙ及びＸに接続する為の接続端子ＴＹ１、ＴＹ３、・・・・、ＴＹ(ｎ-1)及びＴＸＯを表示電極形成部ＤＥの左端、偶数番目の行電極Ｙ及びＸに接続する為の接続端子ＴＹ２、ＴＹ４、・・・・、ＴＹ(n)及びＴＸＥを表示電極形成部ＤＥの右端に設けているが、これに限定されるものではない。例えば、接続端子ＴＹ１、ＴＹ３、・・・・、ＴＹ(ｎ-1)及びＴＸＯ各々を表示電極形成部ＤＥの右端、接続端子ＴＹ２、ＴＹ４、・・・・、ＴＹ(n)及びＴＸＥ各々を表示電極形成部ＤＥの左端に設けるようにしても良い。この際、偶数Ｘ電極ドライバ５１ｂ及び偶数Ｙ電極ドライバ５３ｂを前面透明基板１０上の右端に実装し、奇数Ｘ電極ドライバ５１ａ及び奇数Ｙ電極ドライバ５３ａ各々を前面透明基板１０上の左端に実装する。
【００６４】
要するに、前面透明基板上において行方向に伸長して形成されている行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎの内で奇数番目の行電極Ｙ及びＸに接続する為の接続端子を前面透明基板上の行方向における一端に設け、偶数番目の行電極Ｘ及びＹに接続する為の接続端子を他端に設けるようにすれば良いのである。そして、奇数番目の行電極Ｘ及びＹに駆動パルスを印加するドライバを前面基板上の一端に実装し、偶数番目の行電極Ｘ及びＹに駆動パルスを印加するドライバを前面基板上の他端に実装すれば良いのである。
【００６５】
又、上記実施例では、ＰＤＰ５０の各画素セルＰＣ内において、図１１に示す如く列電極Ｄを相対的に負極側にしてリセット放電及びアドレス放電を生起させ、負極性のサスティンパルスＩＰを交互に印加することによりサスティン放電を生起させる駆動を実施しているが、各極性を反転して駆動させても良い。つまり、列電極Ｄを相対的に正極側にしてリセット放電及びアドレス放電を生起させ、正極性のサスティンパルスＩＰを交互に印加することによりサスティン放電を生起させるようにするのである。
【００６６】
又、図４においては、ＰＤＰ５０の第１表示ライン〜第ｎ表示ライン各々に対応した行電極対の配列として、Ｘ−Ｙ、Ｘ−Ｙ、Ｘ−Ｙ、Ｘ−Ｙの如き配列を採用した場合の一例を示したが、Ｘ−Ｙ、Ｙ−Ｘ、Ｘ−Ｙ、Ｙ−Ｘの如き配列を採用しても良い。この際、奇数ラインに属する画素セルＰＣ内の選択セルＣ２と偶数ラインに属する画素セルＰＣ内の選択セルＣ２とが隣接することになる。かかる配列構造によれば、行電極Ｙに印加する各駆動パルスを同一位相にすることができると共に、行電極Ｘに印加する各駆動パルスを同一位相にすることができる。よって、図１０に示す如きサブフィールドＳＦ２〜ＳＦ１５各々において、奇数表示ラインに属する画素セルＰＣに対するリセット動作及び選択消去アドレス動作と、偶数表示ラインに属する画素セルＰＣに対するリセット動作及び選択消去アドレス動作とを時間的に分離する必要がなくなる。
【００６７】
又、上記実施例においては、画素セルＰＣとして図５〜図８に示す如き構造を採用したが、例えば図１２〜図１６に示す如き構造を採用しても良い。
【００６８】
図１２は、ＰＤＰ５０の表示電極形成部ＤＥを表示面側から眺めた平面図である。又、図１３は、図１２に示されるＶ１−Ｖ１線から眺めた断面図である。又、図１４は、図１２に示されるＶ２−Ｖ２線から眺めた断面図である。又、図１５は、図１２に示されＷ１−Ｗ１線から眺めた断面図である。又、図１６は、図１２に示されＷ２−Ｗ２線から眺めた断面図である。
【００６９】
尚、図１２〜図１６においては、図５〜図８に記載されている構造体と同一の構造体には同一の符号が付されている。
【００７０】
図１２〜図１６に示される構造では、列電極Ｄが行電極Ｘ及びＹと共に前面透明基板１０側に設けられている。列電極Ｄは、図１２に示すように、表示面における列方向（上下方向）に伸長する帯状の本体電極部Ｄ１ａと、各選択セルＣ２内において上記本体電極部Ｄ１ａから表示面の行方向（左右方向）に突出する突出電極部Ｄ１ｂとから構成される。本体電極部Ｄ１ａの各々は、図１５に示すように縦壁１５Ｃと重なるように配置され、この本体電極部Ｄ１ａと選択セルＣ２内のバス電極Ｙｂとの間でリセット放電及びアドレス放電が生起される。
【００７１】
又、上記実施例においては、単位発光領域を第１放電セルとしての表示セルＣ１と、第２放電セルとしての表示セルＣ２とで構成したセル構造を有するＰＤＰに適用した例を示したが、ＰＤＰの構造はかかる構造に限定されるものではない。例えば、表示ラインを構成する行電極Ｘ、Ｙが放電の極性と方向性を有し且つその極性及び方向性が偶数表示ライン、奇数表示ラインの全ての表示ラインで同一方向を向く構造（例えば、サスティンパルスが印加される行電極Ｘと、サスティンパルス及び走査パルスが印加される行電極Ｙとが交互に配列された構造）を有するＰＤＰにも適用可能である。
【００７２】
又、図４に示される実施例では、行電極Ｘ1〜Ｘn及びＹ1〜Ｙn各々の奇数番目に配列された電極の接続端子を表示電極形成部ＤＥの一端に設け、その他端に偶数番目に配列された電極の接続端子を設けるようにしている。しかしながら、奇数番目の行電極Ｘの接続端子と偶数番目の行電極Ｙの接続端子とを表示電極形成部ＤＥの一端に設け、偶数番目の行電極Ｘの接続端子と奇数番目の行電極Ｙの接続端子とを表示電極形成部ＤＥの他端に設けるようにしても良い。
【００７３】
図１７は、かかる点に鑑みて為された本発明による表示装置としてのプラズマディスプレイ装置の他の構成を示す図である。
【００７４】
図１７において、駆動制御回路５６及びアドレスドライバ５５は、図４に示されるものと同一機能であるので、その動作説明は省略する。
【００７５】
又、図１７に示される表示電極形成部ＤＰＥに形成されているライン状の列電極Ｄ１〜Ｄｍ、行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎ、並びに、一対の行電極Ｘ及びＹと列電極Ｄとの交叉部に形成されている画素セルＰＣの構造は、図４に示されるものと同一である。更に、表示電極形成部ＤＰＥ内では、図４に示される表示電極形成部ＤＥと同様に、行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎが、Ｙ−Ｘ、Ｙ−Ｘ（又はＸ−Ｙ、Ｘ−Ｙ）の如き形態で配列されている。
【００７６】
ただし、表示電極形成部ＤＰＥでは、奇数番目の行電極Ｘ１，Ｘ３，Ｘ５，・・・，Ｘｎ-1各々に共通接続されている単一の接続端子ＴＸＯと、偶数番目の行電極Ｙ２，Ｙ４，・・・，Ｙnに夫々接続されている接続端子ＴＹ２，ＴＹ４，・・・，ＴＹ(n)各々とが表示電極形成部ＤＰＥの右端に設けられている。更に、偶数番目の行電極Ｘ２，Ｘ４，・・・，Ｘn各々に共通接続されている単一の接続端子ＴＸＥと、奇数番目の行電極Ｙ１，Ｙ３，・・・，Ｙｎ-1に夫々接続されている接続端子ＴＹ１，ＴＹ３，・・・，ＴＹ(ｎ-1)各々とが表示電極形成部ＤＰＥの左端に設けられている。
【００７７】
表示電極形成部ＤＰＥは、ＰＤＰ５０のシャーシ（図示せぬ）上に固定されている。かかるシャーシ上における表示電極形成部ＤＰＥの上端近傍にアドレスドライバ５５が実装されている。又、かかるシャーシ上における表示電極形成部ＤＰＥの左端近傍には偶数Ｘ電極ドライバ５１０び奇数Ｙ電極ドライバ５３０が夫々実装されている。更に、このシャーシ上における表示電極形成部ＤＰＥの右端近傍には奇数Ｘ電極ドライバ５２０び偶数Ｙ電極ドライバ５４０が夫々実装されている。偶数Ｘ電極ドライバ５１０の出力端子Ａ１は、奇数Ｙ電極ドライバ５３０と、表示電極形成部ＤＰＥの接続端子ＴＸＥとに夫々電気的に接続されている。奇数Ｙ電極ドライバ５３０の出力端子Ｂ１〜Ｂ（ｎ／２）は、夫々単一の接続ラインを介して表示電極形成部ＤＰＥの接続端子ＴＹ１，ＴＹ３，・・・，ＴＹ(ｎ-1)各々と電気的に接続されている。奇数Ｘ電極ドライバ５２０の出力端子Ａ１は、偶数Ｙ電極ドライバ５４０と、表示電極形成部ＤＰＥの接続端子ＴＸＯとに夫々電気的に接続されている。偶数Ｙ電極ドライバ５４０の出力端子Ｂ１〜Ｂ（ｎ／２）各々は、夫々単一の接続ラインを介して表示電極形成部ＤＰＥの接続端子ＴＹ２，ＴＹ４，・・・，ＴＹ(n)各々と電気的に接続されている。
【００７８】
偶数Ｘ電極ドライバ５１０は、上記リセット行程Ｒ又はＲＯにおいて、図１１に示す如きリセットパルスＲＰＸを発生し、これを表示電極形成部ＤＰＥの偶数番目の行電極Ｘ２，Ｘ４，・・・，Ｘnに夫々印加する。又、偶数Ｘ電極ドライバ５１０は、上記サスティン行程Ｉにおいて、図１１に示す如きサスティンパルスＩＰＸを発生し、これを偶数番目の行電極Ｘ２，Ｘ４，・・・，Ｘnに夫々印加する。更に、偶数Ｘ電極ドライバ５１０は、かかるリセットパルスＲＰＸ又はサスティンパルスＩＰＸを奇数Ｙ電極ドライバ５３０に供給する。奇数Ｙ電極ドライバ５３０は、上記リセット行程Ｒ又はＲＯにおいて、偶数Ｘ電極ドライバ５１０からリセットパルスＲＰＸが供給された場合には、これをそのままリセットパルスＲＰYとして、図１１に示す如く表示電極形成部ＤＰＥの奇数番目の行電極Ｙ１，Ｙ３，Ｙ５，・・・，Ｙｎ-1に夫々印加する。又、奇数Ｙ電極ドライバ５３０は、上記サスティン行程Ｉにおいて、偶数Ｘ電極ドライバ５１０から上記サスティンパルスＩＰＸが供給された場合には、これをそのままサスティンパルスＩＰＹとして、図１１に示す如く表示電極形成部ＤＰＥの奇数番目の行電極Ｙ１，Ｙ３，Ｙ５，・・・，Ｙｎ-1に夫々印加する。更に、奇数Ｙ電極ドライバ５３０は、上記選択書込アドレス行程Ｗ又は選択消去アドレス行程Ｗｏにおいて、図１１に示す如き走査パルスＳＰを発生し、これを表示電極形成部ＤＰＥの奇数番目の行電極Ｙ１，Ｙ３，Ｙ５，・・・，Ｙｎ-1に順次印加する。
【００７９】
奇数Ｘ電極ドライバ５２０は、上記リセット行程Ｒ又はＲｅにおいて、図１１に示す如きリセットパルスＲＰＸを発生し、これを表示電極形成部ＤＰＥの奇数番目の行電極Ｘ１，Ｘ３，Ｘ５，・・・，Ｘｎ-1に夫々印加する。又、奇数Ｘ電極ドライバ５２０は、上記サスティン行程Ｉにおいて、図１１に示す如きサスティンパルスＩＰＸを発生し、これを奇数番目の行電極Ｘ１，Ｘ３，Ｘ５，・・・，Ｘｎ-1に夫々印加する。更に、奇数Ｘ電極ドライバ５２０は、かかるリセットパルスＲＰＸ又はサスティンパルスＩＰＸを偶数Ｙ電極ドライバ５４０に供給する。偶数Ｙ電極ドライバ５４０は、上記リセット行程Ｒ又はＲｅにおいて、奇数Ｘ電極ドライバ５２０からリセットパルスＲＰＸが供給された場合には、これをそのままリセットパルスＲＰYとして、図１１に示す如く表示電極形成部ＤＰＥの偶数番目の行電極Ｙ２，Ｙ４，・・・，Ｙnに夫々印加する。又、偶数Ｙ電極ドライバ５４０は、上記サスティン行程Ｉにおいて奇数Ｘ電極ドライバ５２０からサスティンパルスＩＰＸが供給された場合には、これをそのままサスティンパルスＩＰＹとして、図１１に示す如く表示電極形成部ＤＰＥの偶数番目の行電極Ｙ２，Ｙ４，・・・，Ｙnに夫々印加する。更に、偶数Ｙ電極ドライバ５４０は、上記選択書込アドレス行程Ｗ又は選択消去アドレス行程Ｗｅにおいて、図１１に示す如き走査パルスＳＰを発生し、これを表示電極形成部ＤＰＥの偶数番目の行電極Ｙ２，Ｙ４，・・・，Ｙnに順次印加する。
【００８０】
すなわち、偶数Ｘ電極ドライバ５１０は、偶数番目の行電極Ｘ及び奇数番目の行電極Ｙに夫々印加すべきリセットパルスを発生するドライバ（第１リセットドライバ）と、偶数番目の行電極Ｘ及び奇数番目の行電極Ｙに夫々印加すべきサスティンパルスを発生するドライバ（第１サスティンドライバ）と、からなるものである。又、奇数Ｙ電極ドライバ５３０は、奇数番目の行電極Ｙの各々に順次走査パルスを印加するドライバ（第１スキャンドライバ）である。又、奇数Ｘ電極ドライバ５２０は、奇数番目の行電極Ｘ及び偶数番目の行電極Ｙに夫々印加すべきリセットパルスを発生するドライバ（第２リセットドライバ）と、奇数番目の行電極Ｘ及び偶数番目の行電極Ｙに夫々印加すべきサスティンパルスを発生するドライバ（第２サスティンドライバ）バと、からなるものである。一方、偶数Ｙ電極ドライバ５４０は、偶数番目の行電極Ｙの各々に順次走査パルスを印加するドライバ（第１スキャンドライバ）である。
【００８１】
図１７に示す構成によれば、図４に示す場合と同様に各ドライバ（５１０，５２０，５３０，５４０）と、表示電極形成部ＤＰＥとを電気的に接続する配線が交叉する箇所が図３に示す如き構造を採用した場合に比して少なくなる。よって、かかる配線形態によれば、配線間に存在する浮遊容量が低減されるので、この浮遊容量に対する無効な充放電に伴う無効電力の消費が低下する。又、図１１に示す如き駆動によれば、奇数番目の行電極Ｙの各々と偶数番目の行電極Ｘの各々には常に（走査パルスＳＰの印加時点を除く）同一極性のリセットパルス及びサスティンパルスが印加される。よって、リセットパルス及びサスティンパルスの印加時に、表示電極形成部ＤＰＥに設けられている接続端子ＴＹ１，ＴＹ３，・・・，ＴＹ(ｎ-1)及びＴＸＥ（又は接続端子ＴＹ２，ＴＹ４，・・・，ＴＹ(n)及びＴＸＯ）の内で互いに隣接する接続端子間に掛かる電圧は略０ボルトになる。これにより、互いに隣接する接続端子間でのマイグレーション又は耐圧不良等の不具合が抑制される。
【図面の簡単な説明】
【００８２】
【図１】従来のＰＤＰの構造の一部を表示面側から眺めた平面図である。
【図２】図１に示されるＶ−Ｖ線上でのＰＤＰの断面を示す図である。
【図３】従来のプラズマディスプレイ装置の概略構成を示す図である。
【図４】本発明によるプラズマディスプレイ装置の概略構成を示す図である。
【図５】図４に示されるＰＤＰ５０の表示電極形成部ＤＥの構造の一部を表示面側から眺めた平面図である。
【図６】図５に示されるＶ１−Ｖ１線上での断面を示す図である。
【図７】図５に示されるＶ２−Ｖ２線上での断面を示す図である。
【図８】図５に示されるＷ１−Ｗ１線上での断面を示す図である。
【図９】画素データの変換テーブルと、この画素データ変換テーブルによって得られた画素駆動データＧＤに基づく発光駆動パターンを示す図である。
【図１０】図４に示されるプラズマディスプレイ装置における発光駆動シーケンスの一例を示す図である。
【図１１】図１０に示す発光駆動シーケンスに従ってＰＤＰ５０に印加される各種駆動パルスとその印加タイミングを示す図である。
【図１２】表示電極形成部ＤＥの他の構造を示す平面図である。
【図１３】図１２に示されるＶ１−Ｖ１線上での断面を示す図である。
【図１４】図１２に示されるＶ２−Ｖ２線上での断面を示す図である。
【図１５】図１２に示されるＷ１−Ｗ１線上での断面を示す図である。
【図１６】図１２に示されるＷ２−Ｗ２線上での断面を示す図である。
【図１７】本発明によるプラズマディスプレイ装置の概略構成の他の一例を示す図である。
【符号の説明】
【００８３】
５０     ＰＤＰ
51a,520  奇数Ｘ電極ドライバ
51b,510  偶数Ｘ電極ドライバ
53a,530  奇数Ｙ電極ドライバ
53b,540  偶数Ｙ電極ドライバ
５５      アドレスドライバ
５６      駆動制御回路
Ｃ１      表示セル
Ｃ２      選択セル
DP,DPE    表示電極形成部
ＰＣ      画素セル
【図１】
2005122116.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2005122116.tif 000017
【図１６】
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【図１７】
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