(57)【要約】【課題】  大きな回路パターンを必要とせず、基準電圧発生回路の消費電流を制限する。【解決手段】  例えば３Ｖの電位ＶＣＣと０Ｖの電位ＶＳＳの間に、ダイオード接続されたＰＭＯＳ１１と抵抗１２を直列接続し、このＰＭＯＳ１１に定電圧を発生させる。ＰＭＯＳ１１に電流ミラーを構成するＰＭＯＳ１３を接続し、このＰＭＯＳ１３をダイオード接続されたＮＭＯＳ１４を介して−１５Ｖの電位ＶＥＥに接続する。これにより、ＮＭＯＳ１４のドレインから基準電圧ＶＲＥＦ１が出力される。更に、ＮＭＯＳ１４には、電流ミラーを構成するＮＭＯＳ１５が接続され、このＮＭＯＳ１５がダイオード接続されたＰＭＯＳ１６を介して＋１５Ｖの電位ＶＤＤに接続される。これにより、ＰＭＯＳ１６のドレインに基準電圧ＶＲＥＦ２が出力される。電流制限用の抵抗１２に印加される電圧が小さいので、抵抗値（回路パターン）が小さくても、電流を十分制限することができる。【選択図】      図１
2005025698.tif 000002
【特許請求の範囲】
【請求項１】
第１と第４の電位に接続されて動作する半導体集積回路におけるバイアス用の基準電圧を発生する基準電圧発生回路であって、
前記第１及び第４の電位間の第２の電位にソースが接続され、ゲートとドレインが第１のノードに接続された第１導電型の第１のトランジスタと、
前記第２及び第４の電位間の第３の電位に一端が接続され、他端が前記第１のノードに接続された電流制限用の抵抗と、
前記第２の電位にソースが接続され、前記第１のノードにゲートが接続され、ドレインが第１の基準電圧が出力される第２のノードに接続された第１導電型の第２のトランジスタと、
前記第２のノードにドレインとゲートが接続され、ソースが前記第４の電位に接続された第２導電型の第３のトランジスタと、
前記第４の電位にソースが接続され、前記第２のノードにゲートが接続され、ドレインが第２の基準電圧が出力される第３のノードに接続された第２導電型の第４のトランジスタと、
前記第１の電位にソースが接続され、ゲートとドレインが前記第３のノードに接続された第１導電型の第５のトランジスタとを、
備えたことを特徴とする基準電圧発生回路。
【請求項２】
待機信号が与えられたときに、前記第２の電位と前記第１のノードの間を短絡する第６のトランジスタと、
前記待機信号が与えられたときに、前記抵抗と前記第３の電位の間を開放する第７のトランジスタと、
前記待機信号が与えられたときに、前記第１の電位と前記第３のノードの間を短絡する第８のトランジスタと、
前記待機信号が与えられたときに、前記第４の電位と前記第２のノードの間を短絡する第９のトランジスタとを、
設けたことを特徴とする請求項１記載の基準電圧発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路でバイアス用の基準電圧を発生するための基準電圧発生回路に関するものである。
【背景技術】
【０００２】
図２は、従来の基準電圧発生回路を示す回路図である。
この基準電圧発生回路は、定電圧を発生するＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）１を有し、このＰＭＯＳ１のソースが電位ＶＤＤに接続され、ゲートとドレインがノードＮ１に接続されている。ノードＮ１は電流制限用の抵抗２を介して電位ＶＥＥに接続され、このノードＮ１から第１の基準電圧ＶＲＥＦ１が出力されるようになっている。また、ノードＮ１には、ＰＭＯＳ１に対して電流ミラー回路を構成するＰＭＯＳ３のゲートが接続されている。
【０００３】
ＰＭＯＳ３のソースは電位ＶＤＤに、ドレインはノードＮ２に、それぞれ接続されている。ノードＮ２と電位ＶＥＥの間には、順方向にダイオード接続されたＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）４が接続され、このノードＮ２から第２の基準電圧ＶＲＥＦ２が出力されるようになっている。
【０００４】
このような基準電圧発生回路では、ＰＭＯＳ１と抵抗２を介して、電位ＶＤＤから電位ＶＥＥに電流が流れる。このときＰＭＯＳ１のソース・ドレイン間の電圧は、流れる電流に拘らず、このＰＭＯＳ１の閾値電圧Ｖｔｐとなる。従って、ノードＮ１に出力される基準電圧ＶＲＥＦ１は、電位ＶＤＤから閾値電圧Ｖｔｐだけ低い一定電圧となる。
【０００５】
一方、電流ミラー回路を構成するＰＭＯＳ３には、ＰＭＯＳ１の電流に比例した大きさの電流が流れ、このＰＭＯＳ３の電流はＮＭＯＳ４を介して電位ＶＥＥに流れる。このとき、ＮＭＯＳ４のドレイン・ソース間の電圧は、流れる電流に拘らずこのＮＭＯＳ４の閾値電圧Ｖｔｎとなる。従って、ノードＮ２に出力される基準電圧ＶＲＥＦ２は、電位ＶＥＥから閾値電圧Ｖｔｎだけ高い一定電圧となる。このように、電流制限用の抵抗２によってＰＭＯＳ１，３及びＮＭＯＳ４に流れる基準電流を制限し、小さな消費電流で２種類の基準電圧ＶＲＥＦ１，ＶＲＥＦ２を発生することができる。
【０００６】
【特許文献１】特開平９−１０１８３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
解決しようとする問題点は、電位ＶＤＤ，ＶＥＥの電位差が大きい場合、基準電流を抑制するために抵抗２の値を大きくする必要があり、集積回路のパターン面積が大きくなってしまうことである。
【０００８】
例えば、ＶＤＤ＝＋１５Ｖ、ＶＥＥ＝−１５Ｖの時に、基準電流を１μＡに設定すると、抵抗２の値は３０ＭΩとなる。また、ＰＭＯＳ１のＷ／Ｌ（＝ゲート幅／ゲート長）を２０μｍ／７μｍ、ＰＭＯＳ３のＷ／Ｌを４００μｍ／７μｍ、ＮＭＯＳ４のＷ／Ｌを２００μｍ／７μｍとすると、概略のパターン面積は、抵抗２の領域が２００μｍ×２００μｍ＝４０，０００μｍ2 、トランジスタ１，３，４の領域が２００μｍ×５０μｍ＝１０，０００μｍ2 となり、合計で５０，０００μｍ2 となる。
【０００９】
一方、抵抗２の領域を小さくすると、大きな抵抗値を得ることができなくなり、消費電流が大きくなってしまう。
【００１０】
本発明は、集積回路のパターン面積を大きくせずに、消費電流を制限することができる基準電圧発生回路を提供するものである。
【課題を解決するための手段】
【００１１】
本発明は、第１と第４の電位に接続されて動作する半導体集積回路におけるバイアス用の基準電圧を発生する基準電圧発生回路を、次のような第１〜第５のトランジスタと電流制限用の抵抗とで構成する。
【００１２】
第１のトランジスタは、第１及び第４の電位間の第２の電位にソースが接続され、ゲートとドレインが第１のノードに接続される。抵抗の一端は、第２及び第４の電位間の第３の電位に接続され、他端が第１のノードに接続される。第２のトランジスタは、第２の電位にソースが接続され、第１のノードにゲートが接続され、ドレインが第２のノードに接続され、この第２のノードに第１の基準電圧が出力される。
【００１３】
第３のトランジスタは、第２のノードにドレインとゲートが接続され、ソースが第４の電位に接続される。第４のトランジスタは、第４の電位にソースが接続され、第２のノードにゲートが接続され、ドレインが第３のノードに接続され、この第３のノードに第２の基準電圧が出力される。更に、第５のトランジスタは、第１の電位にソースが接続され、ゲートとドレインが第３のノードに接続される。
【００１４】
更に、待機信号が与えられたときに、この基準電圧発生回路に流れる電流を停止させるために、第２の電位と前記第１のノードの間を短絡する第６のトランジスタと、電流制限用の抵抗と第３の電位の間を開放する第７のトランジスタと、第１の電位と第３のノードの間を短絡する第８のトランジスタと、第４の電位と第２のノードの間を短絡する第９のトランジスタとが設けられている。
【発明の効果】
【００１５】
本発明の基準電圧発生回路は、通常の電源電位である第１と第４の電位の他に、これらの中間の第２と第３の電位を使用し、この第２と第３の電位間に基準電圧発生用の電流を流すように構成している。これにより、電流制限用の抵抗の値が小さくても、基準電圧発生用の電流を十分小さく設定することが可能になり、回路パターン上に占める抵抗の面積を小さくすることができるという効果がある。
【００１６】
更に、待機信号が与えられたときに、基準電圧発生回路に流れる電流を停止させるためのトランジスタを設けることにより、待機状態時の消費電力を低減することができる。
【発明を実施するための最良の形態】
【００１７】
この基準電圧発生回路では、通常の電源電圧として用いられる電源電位ＶＤＤ（例えば、＋１５Ｖ）と電源電位ＶＥＥ（例えば、−１５Ｖ）の他に、これよりも低レベルの電源電位ＶＣＣ（例えば、＋３Ｖ）と電源電位ＶＳＳ（例えば、０Ｖ）を使用する。そして、この電源電位ＶＣＣ，ＶＳＳの間に、一定電圧を発生させるための第１のトランジスタと、この第１のトランジスタに流れる電流を制限するための抵抗を直列に接続する。更に、第１のトランジスタに対して電流ミラー回路を構成する第２のトランジスタを設け、この第２のトランジスタを電源電位ＶＤＤ，ＶＥＥ等に接続することにより、電源電位ＶＤＤ，ＶＥＥから基準電圧発生用の電流を流す。これにより、電流制限用の抵抗を電源電位ＶＤＤ，ＶＥＥに接続した場合に比べて、小さな抵抗値でも基準電圧発生用の電流が十分小さな値に制限される。
【実施例１】
【００１８】
図１は、本発明の実施例１を示す基準電圧発生回路の構成図である。
この基準電圧発生回路は、定電圧を発生するＰＭＯＳ１１を有し、このＰＭＯＳ１１のソースが電位ＶＣＣ（例えば、＋３Ｖ）に接続され、ゲートとドレインはノードＮ１１に接続されている。ノードＮ１１には電流制限用の抵抗１２の一端が接続され、この抵抗１２の他端がＮＭＯＳ１８を介して電位ＶＳＳ（例えば、０Ｖ）に接続されている。
【００１９】
ノードＮ１１には、ＰＭＯＳ１１に対して電流ミラー回路を構成するＰＭＯＳ１３のゲートが接続され、このＰＭＯＳ１３のソースとドレインが、それぞれ電位ＶＣＣとノードＮ１２に接続されている。ノードＮ１２には、ＮＭＯＳ１４のドレインとゲートが接続され、このＮＭＯＳ１４のソースが電位ＶＥＥ（例えば、−１５Ｖ）に接続されている。
【００２０】
また、ノードＮ１２には、ＮＭＯＳ１４に対して電流ミラー回路を構成するＮＭＯＳ１５のゲートが接続されている。ＮＭＯＳ１５のソースは電位ＶＥＥに接続され、ドレインがノードＮ１３に接続されている。ノードＮ１３にはＰＭＯＳ１６のゲートとドレインが接続され、このＰＭＯＳ１６のソースは、電位ＶＤＤ（例えば、＋１５Ｖ）に接続されている。そして、ノードＮ１２，１３から、それぞれ基準電圧ＶＲＥＦ１，ＶＲＥＦ２が出力されるようになっている。
【００２１】
一方、この基準電圧発生回路は、待機信号／ＳＴＢ（但し、「／」は反転論理を表す）によって回路の動作を停止することができるように構成されている。即ち、この基準電圧発生回路は、ソースが電位ＶＣＣに接続され、ドレインがノードＮ１１に接続されたＰＭＯＳ１７を有しており、このＰＭＯＳ１７と前述のＮＭＯＳ１８のゲートに、待機信号／ＳＴＢが与えられるようになっている。更に、電位ＶＤＤとノードＮ１３の間にはＰＭＯＳ１９ａが接続され、ノードＮ１２と電位ＶＥＥの間にはＮＭＯＳ１９ｂが接続されている。ＰＭＯＳ１９ａとＮＭＯＳ１９ｂのゲートには、レベルシフト部３０から待機信号／ＳＴＢＳ，ＳＴＢＳがそれぞれ与えられるようになっている。
【００２２】
図３は、図１中のレベルシフト部３０の一例を示す回路図である。
このレベルシフト部３０は、待機信号／ＳＴＢとして与えられる電位ＶＣＣ，ＶＳＳの信号レベルを変換して、電位ＶＤＤ，ＶＥＥの相補的な待機信号ＳＴＢＳ，／ＳＴＢＳを生成するものである。
【００２３】
このレベルシフト部３０は、待機信号／ＳＴＢか相補的な待機信号ＳＴＢ，／ＳＴＢを生成するための、縦続接続されたインバータ３１（ＰＭＯＳ３１ａ及びＮＭＯＳ３１ｂ）とインバータ３２（ＰＭＯＳ３２ａ及びＮＭＯＳ３２ｂ）を有している。インバータ３１，３２の出力側は、待機信号ＳＴＢ，／ＳＴＢを電位ＶＣＣ，ＶＥＥレベルの信号に変換するための、ＰＭＯＳ３３ａ，３３ｂ及びＮＭＯＳ３４ａ，３４ｂで構成されるシフト回路に接続されている。
【００２４】
シフト回路のＰＭＯＳ３３ａ，３３ｂのソースは電位ＶＣＣに接続され、インバータ３２，３１の出力側がこれらのゲートにそれぞれ接続されている。ＰＭＯＳ３３ａのドレインは、ＮＭＯＳ３４ａのドレインとＮＭＯＳ３４ｂのゲートに接続され、ＰＭＯＳ３３ｂのドレインが、ＮＭＯＳ３４ｂのドレインとＮＭＯＳ３４ａのゲートに接続されている。ＮＭＯＳ３４ａ，３４ｂのソースは電位ＶＥＥに接続され、このＮＭＯＳ３４ｂのドレインから、電位ＶＣＣ，ＶＥＥレベルの信号ＳＴＢＩが出力されるようになっている。
【００２５】
更に、レベルシフト部３０は、信号ＳＴＢＩから相補的な信号ＳＴＢＩ，／ＳＴＢＩを生成するための、縦続接続されたインバータ３５（ＰＭＯＳ３５ａ及びＮＭＯＳ３５ｂ）とインバータ３６（ＰＭＯＳ３６ａ及びＮＭＯＳ３６ｂ）を有している。インバータ３５，３６の出力側は、最終的な電位ＶＤＤ，ＶＥＥレベルの待機信号ＳＴＢＳ，／ＳＴＢＳを生成するための、ＮＭＯＳ３７ａ，３７ｂ及びＰＭＯＳ３８ａ，３８ｂで構成されるシフト回路に接続されている。
【００２６】
シフト回路のＮＭＯＳ３７ａ，３７ｂのソースは電位ＶＥＥに接続され、インバータ３６，３５の出力側がこれらのゲートにそれぞれ接続されている。ＮＭＯＳ３７ａのドレインは、ＰＭＯＳ３８ａのドレインとＰＭＯＳ３８ｂのゲートに接続され、ＮＭＯＳ３７ｂのドレインが、ＰＭＯＳ３８ｂのドレインとＰＭＯＳ３８ａのゲートに接続されている。ＰＭＯＳ３８ａ，３８ｂのソースは電位ＶＤＤに接続され、これらのＰＭＯＳ３８ａ，３８ｂのドレインから、電位ＶＤＤ，ＶＥＥレベルの待機信号ＳＴＢＳ，／ＳＴＢＳがそれぞれ出力されるようになっている。
次に、動作を説明する。
【００２７】
（１）  待機信号／ＳＴＢがレベル“Ｌ”（電位ＶＳＳ）の時
ＰＭＯＳ１７はオン、ＮＭＯＳ１８はオフとなり、抵抗１２に電流は流れず、ノードＮ１１は電位ＶＣＣとなる。これにより、ＮＭＯＳ１１，１３はオフとなり、電位ＶＣＣと電位ＶＳＳ，ＶＥＥ間の電流は遮断される。また、レベルシフト部３０から出力される待機信号ＳＴＢＳ，／ＳＴＢＳは、それぞれレベル“Ｈ”，“Ｌ”となる。これにより、ＰＭＯＳ１９ａとＮＭＯＳ１９ｂは共にオンとなり、基準電圧ＶＲＥＦ１，ＶＲＥＦ２は、それぞれ電位ＶＥＥ，ＶＤＤとなる。これにより、電位ＶＤＤと電位ＶＥＥ間の電流は遮断される。
【００２８】
（２）  待機信号／ＳＴＢが“Ｈ”（電位ＶＣＣ）の時
待機信号／ＳＴＢが“Ｌ”から“Ｈ”に変化すると、ＰＭＯＳ１７はオフ、ＮＭＯＳ１８はオンとなる。また、レベルシフト部３０から出力される待機信号ＳＴＢＳ，／ＳＴＢＳは、それぞれ“Ｌ”，“Ｈ”となり、ＰＭＯＳ１９ａとＮＭＯＳ１９ｂは共にオフとなる。
【００２９】
ＮＭＯＳ１８がオンとなったことにより、ノードＮ１１は瞬間的に電位ＶＳＳにプルダウンされ、ＰＭＯＳ１１に電流が流れ始める。ノードＮ１１の電位は上昇し、ＰＭＯＳ１１の閾値電圧をＶｔとすると、最終的にＶＣＣ−Ｖｔとなる。このとき、電位ＶＣＣから、ＰＭＯＳ１１、抵抗１２及びＮＭＯＳ１８を介して電位ＶＳＳに流れる電流は、この抵抗１２によって制限された一定電流となる。
【００３０】
一方、ＰＭＯＳ１３のゲートはノードＮ１１に接続され、ＰＭＯＳ１１に対して電流ミラー回路が構成されているので、このＰＭＯＳ１３に流れる電流は、ＰＭＯＳ１１，１３のディメンジョン（Ｗ／Ｌ）の比によって決定される。即ち、電位ＶＣＣから、ＰＭＯＳ１３及びＮＭＯＳ１４を介して電位ＶＥＥに流れる電流は、この電位ＶＥＥのレベルに関係なく、ＰＭＯＳ１１に流れる電流に比例する。
【００３１】
ＮＭＯＳ１４のゲートとドレインは、ＰＭＯＳ１３のドレインと共にノードＮ１２に接続されているので、このノードＮ１２には、電位ＶＥＥよりもＮＭＯＳ１４に生じる電圧Ｖｔｎ（例えば、１Ｖ）だけ高い基準電圧ＶＲＥＦ１（＝ＶＥＥ＋Ｖｔｎ）が出力される。
【００３２】
更に、ＮＭＯＳ１５のゲートはノードＮ１２に接続され、ＮＭＯＳ１４に対して電流ミラー回路が構成されているので、このＮＭＯＳ１５に流れる電流は、ＮＭＯＳ１４，１５のディメンジョンの比によって決定される。即ち、電位ＶＤＤから、ＰＭＯＳ１６及びＮＭＯＳ１５を介して電位ＶＥＥに流れる電流は、この電位ＶＤＤのレベルに関係なく、ＮＭＯＳ１４に流れる電流に比例する。
【００３３】
ＰＭＯＳ１６のゲートとドレインは、ＮＭＯＳ１５のドレインと共にノードＮ１３に接続されているので、このノードＮ１３には、電位ＶＤＤよりもＰＭＯＳ１６に生じる電圧Ｖｔｐ（例えば、１Ｖ）だけ低い基準電圧ＶＲＥＦ２（＝ＶＤＤ−Ｖｔｐ）が出力される。
【００３４】
以上のように、この実施例１の基準電圧発生回路は、電流制限用の抵抗１２に印加する電圧として、通常の電源電圧（ＶＤＤ−ＶＥＥ）ではなく、これよりも低い電圧（ＶＣＣ−ＶＳＳ）を使用している。このため、小さな抵抗値であっても、抵抗１２に流れる電流を十分小さな値に制限することができる。
【００３５】
例示したように、ＶＤＤ＝＋１５Ｖ，ＶＣＣ＝＋３Ｖ，ＶＳＳ＝０Ｖ，ＶＥＥ＝−１５Ｖとすると、ＶＤＤ−ＶＥＥ＝３０Ｖに対してＶＣＣ−ＶＳＳ＝３Ｖであるので、抵抗１２の値を従来の１０分の１にすることが可能になる。
【００３６】
ＰＭＯＳ１１のＷ／Ｌを２０μｍ／７μｍ、ＰＭＯＳ１３とＮＭＯＳ１４のＷ／Ｌを４０μｍ／７μｍ、ＮＭＯＳ１５のＷ／Ｌを２００μｍ／７μｍ、ＰＭＯＳ１６のＷ／Ｌを４００μｍ／７μｍ、ＰＭＯＳ１７，ＮＭＯＳ１８，ＰＭＯＳ１９ａ，ＮＭＯＳ１９ｂのＷ／Ｌを１０μｍ／５μｍとし、抵抗１２の値を３ＭΩとすると、概略のパターン面積は、抵抗１２の領域が２００μｍ×２０μｍ＝４，０００μｍ2 、トランジスタの領域が２００μｍ×６０μｍ＝１２，０００μｍ2 、レベルシフト部３０の領域が２００μｍ×１５μｍとなり、合計で１９，０００μｍ2 となる。これは、従来の面積の３８％であり、６２％の面積を削減することができる。
【００３７】
更に、この実施例１の基準電圧発生回路は、待機信号ＳＴＢによって回路の動作を停止することができるように構成しているので、待機時の消費電流を更に低減することができる。
【実施例２】
【００３８】
図４は、本発明の実施例２を示す基準電圧発生回路の構成図であり、図１中のＰＭＯＳとＮＭＯＳを入れ替えたものである。これに伴い、電位ＶＣＣ，ＶＳＳと、電位ＶＤＤ，ＶＥＥをそれぞれ入れ替えている。
【００３９】
即ち、この基準電圧発生回路は、定電圧発生用のＮＭＯＳ２１を有し、このＮＭＯＳ２１のソースが電位ＶＳＳに接続され、ゲートとドレインはノードＮ２１に接続されている。ノードＮ２１には電流制限用の抵抗２２の一端が接続され、この抵抗２２の他端がＰＭＯＳ２８を介して電位ＶＣＣに接続されている。
【００４０】
ノードＮ２１には、ＮＭＯＳ２１に対して電流ミラー回路を構成するＮＭＯＳ２３のゲートが接続され、このＮＭＯＳ２３のソースとドレインが、それぞれ電位ＶＳＳとノードＮ２２に接続されている。ノードＮ２２には、ＰＭＯＳ２４のドレインとゲートが接続され、このＰＭＯＳ２４のソースが電位ＶＤＤに接続されている。
【００４１】
また、ノードＮ２２には、ＰＭＯＳ２４に対して電流ミラー回路を構成するＰＭＯＳ２５のゲートが接続されている。ＰＭＯＳ２５のソースは電位ＶＤＤに接続され、ドレインがノードＮ２３に接続されている。ノードＮ２３にはＮＭＯＳ２６のゲートとドレインが接続され、このＮＭＯＳ２６のソースは、電位ＶＥＥに接続されている。そして、ノードＮ２２，２３から、それぞれ基準電圧ＶＲＥＦ１，ＶＲＥＦ２が出力されるようになっている。
【００４２】
一方、この基準電圧発生回路は、待機信号ＳＴＢによって回路の動作を停止することができるように構成されている。即ち、この基準電圧発生回路は、ソースが電位ＶＳＳに接続され、ドレインがノードＮ２１に接続されたＮＭＯＳ２７を有しており、このＮＭＯＳ２７と前述のＰＭＯＳ２８のゲートに、待機信号ＳＴＢが与えられるようになっている。更に、電位ＶＤＤとノードＮ２２の間にはＰＭＯＳ２９ａが接続され、ノードＮ２３と電位ＶＥＥの間にはＮＭＯＳ２９ｂが接続されている。ＰＭＯＳ２９ａとＮＭＯＳ２９ｂのゲートには、図１と同様に、レベルシフト部３０から待機信号ＳＴＢＳ，／ＳＴＢＳがそれぞれ与えられるようになっている。
【００４３】
この基準電圧発生回路の基本的な動作は、図１に示した実施例１と同様であり、同様の効果を有する。
【産業上の利用可能性】
【００４４】
本発明の活用例として、例えば、次のようなものがある。
【００４５】
（ａ）  レベルシフト部３０の回路構成は、図３に例示したものに限定されない。例えば、このレベルシフト部３０は、電位ＶＣＣ，ＶＳＳの信号レベルで与えられる待機信号／ＳＴＢを、電位ＶＤＤ，ＶＥＥのレベルに変換するものであるが、待機信号が電位ＶＤＤ，ＶＥＥのレベルで与えられる場合には、電位ＶＣＣ，ＶＳＳのレベルに変換する必要がある。
【００４６】
（ｂ）  図１及び図４の基準電圧発生回路は、待機時に回路の動作を停止させるための構成を有しているが、常時動作をしていて待機状態がない装置に適用する場合には、これらの構成は不要である。例えば図１の場合、ＰＭＯＳ１７，１９ａ、ＮＭＯＳ１８，１９ｂ、及びレベルシフト部３０を削除すると共に、抵抗１２の他端を電位ＶＳＳに接続すればよい。
【００４７】
（ｃ）  電位ＶＤＤ，ＶＣＣ，ＶＳＳ，ＶＥＥの関係は、ＶＤＤ≧ＶＣＣ≧ＶＳＳ≧ＶＥＥの条件を満たしていれば、その値は任意である。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施例１を示す基準電圧発生回路の構成図である。
【図２】従来の基準電圧発生回路を示す回路図である。
【図３】図１中のレベルシフト部３０の一例を示す回路図である。
【図４】本発明の実施例２を示す基準電圧発生回路の構成図である。
【符号の説明】
【００４９】
１１，１３，１６，１７，１９ａ，２４，２５，２８，２９ａ    ＰＭＯＳ
１２    抵抗
１４，１５，１８，１９ａ，２１，２３，２６，２７，２９ｂ    ＮＭＯＳ
３０    レベルシフト部
【図１】
2005025698.tif 000003
【図２】
2005025698.tif 000004
【図３】
2005025698.tif 000005
【図４】
2005025698.tif 000006