(57)【要約】【課題】  シリコン基板と強誘電体層間に蝕刻選択比の高いバッファ層を形成して乾式蝕刻を遂行することで、シリコン基板の損傷を防止しながら自己整列強誘電体ゲートトランジスタの集積度を向上し得る蝕刻選択比の大きいバッファ層を利用した自己整列強誘電体ゲートトランジスタの製造方法を提供する。【解決手段】  シリコン基板に蝕刻選択比が高い物質のバッファ層を形成する段階と、該バッファ層に強誘電体層及び上部電極を形成する段階と、ゲートに該当する部分のみを除いた前記強誘電体層及び上部電極を蝕刻する段階と、該蝕刻を前記バッファ層で停止する段階と、前記蝕刻が施行された部分にイオン注入によりソース及びドレインを形成する段階と、を順次行う。【選択図】        図１
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【特許請求の範囲】
【請求項１】
シリコン基板の上面に蝕刻選択比が高い物質から成るバッファ層を形成する段階と、
該バッファ層の上面に強誘電体層及び上部電極を形成する段階と、
ゲートに該当する部分のみを除いた前記強誘電体層及び上部電極をそれぞれ蝕刻する段階と、
前記バッファ層で蝕刻を停止する段階と、
イオン注入により蝕刻が施行された部分にソース及びドレインをそれぞれ形成する段階と、を順次行うことを特徴とする蝕刻選択比の大きいバッファ層を利用した自己整列強誘電体ゲートトランジスタの製造方法。
【請求項２】
前記強誘電体層と前記バッファ層の蝕刻選択比が４以上であることを特徴とする請求項１記載の蝕刻選択比の大きいバッファ層を利用した自己整列強誘電体ゲートトランジスタの製造方法。
【請求項３】
前記バッファ層は、CeO2又はY2O3中何れか一つの物質から構成されることを特徴とする請求項１記載の蝕刻選択比の大きいバッファ層を利用した自己整列強誘電体ゲートトランジスタの製造方法。
【請求項４】
請求項１記載の方法により製作されたことを特徴とする自己整列強誘電体ゲートトランジスタ。
【請求項５】
請求項４記載の自己整列強誘電体ゲートトランジスタから構成されたことを特徴とする強誘電体メモリ。
【請求項６】
シリコン層と、該シリコン層上に形成された蝕刻選択比の高い物質から成るバッファ層と、該バッファ層上に形成された強誘電体層と、該強誘電体層上に形成された上部電極と、から構成された積層構造であって、ソース及びドレインが形成される部分に対し、蝕刻を遂行する途中に、前記バッファ層で蝕刻を停止することで形成されたゲート構造を有することを特徴とする自己整列強誘電体ゲートトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、自己整列（self-aligned）強誘電体ゲートトランジスタの製造方法に係るもので、詳しくは、蝕刻選択比が高いバッファ層を利用した蝕刻によりシリコン基板に損傷を与えることなく、自己整列強誘電体ゲートトランジスタを製造することで、チップの集積度を向上し得る蝕刻選択比の大きいバッファ層を利用した自己整列強誘電体ゲートトランジスタの製造方法に関する。
【背景技術】
【０００２】
従来の強誘電体ゲートトランジスタの製造方法においては、先ず、シリコン基板上にソース及びドレイン領域を形成して、酸化力が大きい薄膜層を形成し、該薄膜層上に強誘電体層及び電極層を形成してシリコン/薄膜層/強誘電体層/電極層からなる積層構造を形成していた。
【０００３】
このように、シリコン基板上に酸化力が大きい薄膜層を形成する理由は、強誘電体とシリコンの界面で形成されるSiO2薄膜により強誘電体の動作特性が劣化されることを防止するためである。即ち、自己整列強誘電体ゲートトランジスタ製造工程においては、通常、強誘電体とシリコン間の界面に不必要なSiO2薄膜が形成されて、強誘電体の動作特性を劣化させるが、酸化力が大きい薄膜層をシリコン基板上に形成すると、該薄膜層がシリコンよりも酸素との結合力が強いため、SiO2薄膜の形成を抑制させる。
【０００４】
次いで、このように構成された積層構造においては、連結(metal  wiring)をするためにソース及びドレイン領域の電極と強誘電体とを湿式蝕刻していた。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
このような従来の強誘電体ゲートトランジスタの製造方法においては、写真工程における整列誤差(misalign)によりソース/ゲートとドレイン/ゲート間に重なるマージン(margin)を与えなければならなく、湿式蝕刻によりソース及びドレインの面積が大きくなるため、強誘電体ゲートトランジスタの集積度を向上し得ないという不都合な点があった。
【０００６】
従って、集積度を向上するため、現在のCMOS工程で採択している自己整列ゲート工程を強誘電体ゲートトランジスタに適用する必要があるが、前記自己整列ゲート工程は、乾式蝕刻を行うため、該乾式蝕刻により強誘電体及び薄膜層の蝕刻される時、薄膜層の蝕刻選択比が小さくなり、よって、シリコンの蝕刻が一緒に行われてシリコンの表面が大きく損傷されるという不都合な点があった。
【０００７】
本発明は、このような従来の課題に鑑みて案出されたもので、シリコン基板と強誘電体層間に蝕刻選択比の高いバッファ層を挿入して乾式蝕刻を遂行することで、シリコン基板の損傷を防止しながら自己整列強誘電体ゲートトランジスタの集積度を向上し得る蝕刻選択比の大きいバッファ層を利用した自己整列強誘電体ゲートトランジスタの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
このような目的を達成するため、本発明に係る自己整列強誘電体ゲートトランジスタの製造方法においては、シリコン基板に蝕刻選択比が高い物質から成るバッファ層を形成する段階と、該バッファ層に強誘電体層及び上部電極を形成する段階と、ゲートに該当する部分だけを除いて、前記強誘電体層及び上部電極を蝕刻する段階と、前記バッファ層で蝕刻を停止させる段階と、イオン注入により蝕刻が遂行された部分にソース及びドレインを形成する段階と、を順次行うことを特徴とする。
【０００９】
又、本発明に係る製造方法により自己整列強誘電体ゲートトランジスタを製造することを目的とする。
【００１０】
又、本発明に係る製造方法により自己整列強誘電体ゲートトランジスタを利用して集積度の高い強誘電体メモリを製造することを目的とする。
【発明の効果】
【００１１】
本発明に係る強誘電体メモリにおいては、自己整列強誘電体ゲートトランジスタを一つのトランジスタ形態の強誘電体メモリ又は他の形態の強誘電体メモリに適用することで動作特性が向上された強誘電体メモリを製作することができるという効果がある。
【００１２】
このように、本発明は、シリコンと強誘電体間に蝕刻選択比が高い物質から成るバッファ層を挿入し、蝕刻が遂行されている途中、バッファ層から蝕刻を停止させることで、シリコン薄膜を損傷させることなく、自己整列強誘電体ゲートトランジスタの集積度を向上し得るという効果がある。
【００１３】
又、本発明で使用される蝕刻選択比が高い物質は、酸化力が強くてシリコンと強誘電体の界面から発生するSiO2を抑制する従来の薄膜層の役割を同時に遂行し得るため、自己整列強誘電体ゲートトランジスタの動作特性を向上し得るという効果がある。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態に対し、図面に基づいて説明する。
図１(ａ)乃至図１(ｃ)は、本発明に係る自己整列強誘電体ゲートトランジスタの製造方法を示した断面図で、図示されたように、本発明に係る自己整列強誘電体ゲートトランジスタの製造方法においては、先ず、シリコン基板１上に蝕刻選択比の高い物質から成るバッファ層２を形成するが、このとき、該バッファ層２は、上部電極４及び強誘電体層３を蝕刻する時にソース及びドレインが形成される部分のシリコンが蝕刻により損傷されないようにする。且つ、本発明においては、蝕刻選択比の高い物質としてCeO2又はY2O3を使用する。
【００１５】
又、図２(ａ)は、Cl2/Ar+Cl2ガスを使用して乾式蝕刻を行うとき、各強誘電体（SBT）、SiO2及びバッファ層として使われた物質(CeO2、Y2O3)の蝕刻率を示したものである。図２(ａ)に示したように、Cl2の量が増加するほどSBT薄膜及びSiO2薄膜の蝕刻率は顕著に増加するが、CeO2及びY2O3の蝕刻率は非常に小さく増加することが分かる。
【００１６】
又、図２(ｂ)は、Cl2(a)r+Cl2ガスを使用して蝕刻をするとき、SBTに対するSiO2、Si、CeO2及びY2O3の蝕刻選択比をそれぞれ示したものである。図２(ｂ)に示されたように、SiがSBTより蝕刻率が大きいため(蝕刻選択比が１以下)、シリコン基板の損傷なしに強誘電体層を蝕刻することはできない。又、SiO2及びSBTの蝕刻率は殆ど同様であることで、300nmのSBT層を蝕刻するためには、蝕刻率の誤差及び薄膜厚さの誤差を夫々10％に考慮する時、次の式によってSiO2薄膜の厚さが約99nm程度にならなければならない。
dbuffer＝(d0/Ev0)2(α+β)Ebuffer
【００１７】
この時、d0は蝕刻しようとする薄膜の厚さ、Ev0は蝕刻しようとする薄膜の垂直蝕刻率、αは薄膜厚さの誤差、βは蝕刻率の誤差、dbufferはバッファ層の厚さ、Ebufferはバッファ層の垂直蝕刻率を示したものである。
【００１８】
若し、バッファ層２としてSiO2を使用する場合、前記したように、バッファ層の厚さが厚くなるため、動作電圧を向上させて高い電界がかかると、絶縁破壊の危険性が発生するため、本発明でバッファ層としては不適切である。
【００１９】
然し、CeO2又はY2O3をバッファ層２として使用すると、CeO2の場合は18nm、Y2O3の場合は30nmの厚さのみであるため、シリコン基板１の蝕刻を防止することができる。又、CeO2及びY2O3は酸化力が強くて従来の薄膜層の役割を同時に遂行することができる。
【００２０】
従って、本発明においては、蝕刻選択比が高いバッファ層はシリコン基板の損傷を防止するだけでなく、SiO2薄膜の生成を抑制して強誘電体の特性を向上させる機能を同時に遂行することができる。
【００２１】
よって、本発明においては、強誘電体層３とバッファ層２との蝕刻選択比を４以上になるようにする。
このように、シリコン基板１上に前記物質から構成されたバッファ層２を形成した後、該バッファ層２上に順次にに強誘電体層３及び上部電極４を形成することで、図１(ａ)に示した積層構造を形成する。
【００２２】
その後、該積層構造のゲートに該当する部分５だけ残して斜線で表示された部分６は蝕刻を施行し、前記バッファ層２が表れると、蝕刻を停止する。図１(ｂ)は、蝕刻停止後に形成された積層構造の断面を示したもので、前記バッファ層２が蝕刻停止線(etch  stop)まで蝕刻されていることが分かる。
【００２３】
図３は、蝕刻を遂行した後、走査電子顕微鏡により撮影した写真である。
これは、薄膜の厚さと蝕刻率の誤差がないと仮定して時間を増加させて過蝕刻を遂行したものであって、図３(ａ)は、バッファ層がない時、20％過蝕刻を遂行した状態を示したもので、図３(ｂ)は18nmのCeO2バッファ層を使用して20％過蝕刻を遂行した状態を示したものである。
【００２４】
図３に示したように、バッファ層がない場合、シリコンの表面が顕著に損傷されているが、バッファ層がある場合には、バッファ層で蝕刻が停止されてシリコンの表面に損傷が全く無いことが分かる。
【００２５】
次いで、蝕刻が行われた積層の構造にイオン注入(ion  implantation)を遂行すると、ゲートに該当する部分５にはイオン注入が行われることなく、蝕刻された部分のみにイオン注入が行われる。イオン注入により前記シリコン基板1にソース７及びドレイン８が形成されると、最終的に、図１(ｃ)に示したような自己整列強誘電体ゲートトランジスタの製造が完了される。
【００２６】
図１(ｃ)に示したように、本発明の製造方法により製造された自己整列強誘電体ゲートトランジスタのゲートにおいては、シリコン層と、該シリコン層上にある蝕刻選択比が高い物質から成るバッファ層と、該バッファ層上にある強誘電体層と、該強誘電体層上に形成された上部電極と、を包含して構成されている。
【図面の簡単な説明】
【００２７】
【図１】本発明に係る自己整列強誘電体ゲートトランジスタの製造方法を説明するための工程縦断面図である。
【図２（ａ）】本発明に係る多様な物質の蝕刻率を示したグラフである。
【図２（ｂ）】本発明に係るSBTに対する多様な物質の蝕刻選択比を示したグラフである。
【図３（ａ）】本発明に係るバッファ層がない場合の蝕刻結果を走査電子顕微鏡で撮影した写真である。
【図３（ｂ）】本発明に係るバッファ層がある場合の蝕刻結果を走査電子顕微鏡で撮影した写真である。
【符号の説明】
【００２８】
１:シリコン基板
２:バッファ層
３:強誘電体層
４:上部電極
５:ゲート
７:ソース
８:ドレイン
【図１】
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【図２（ａ）】
2005072597.tif 000004
【図２（ｂ）】
2005072597.tif 000005
【図３（ａ）】
2005072597.tif 000006
【図３（ｂ）】
2005072597.tif 000007