(57)【要約】【課題】リバースエンジニアリングを困難とする構成を実現する。【解決手段】半導体装置１０は、入力する回路動作設定データに応じて回路構成を切替えるリコンフィギュアラブル回路１１と、回路動作設定データが予め書き込まれる不揮発性メモリ１３と、電源投入時に不揮発性メモリ１３よりロードされた回路動作設定データをリコンフィギュアラブル回路１１に供給するレジスタ１４とを備えている。リコンフィギュアラブル回路１１の回路構成は、レジスタ１４より供給される回路動作設定データによって決定されるため、その剥離解析によって動作を解析することは不能である。【選択図】      図１
2005072355.tif 000002
【特許請求の範囲】
【請求項１】
入力する回路動作設定データに応じて回路構成を切替えるリコンフィギュアラブル回路と、
前記回路動作設定データが予め書き込まれる不揮発性メモリと、
電源投入時に前記不揮発性メモリよりロードされた前記回路動作設定データを前記リコンフィギュアラブル回路に供給するレジスタと
を備えることを特徴とする半導体装置。
【請求項２】
前記レジスタ内に形成される信号配線のうち少なくとも当該レジスタ値の解析に重要な信号を伝搬する信号配線の上層には、その信号配線を覆い隠すプローブ阻止用配線が形成されることを特徴とする請求項１記載の半導体装置。
【請求項３】
多層配線構造を有してなる半導体装置であって、
信号配線が形成される配線層において少なくとも回路動作の解析に重要な信号を伝搬する信号配線の上層には、その信号配線を覆い隠すプローブ阻止用配線が形成されることを特徴とする半導体装置。
【請求項４】
前記プローブ阻止用配線は、電源配線が形成される配線層と同層の配線を用いて形成されることを特徴とする請求項２又は３記載の半導体装置。
【請求項５】
請求項１又は２記載の半導体装置により構成されるＩＤ発生装置であって、
本体機器に装着される外部機器の認証に必要な識別信号を所定の暗号処理にしたがって発生させる機能を前記リコンフィギュアラブル回路に備えたことを特徴とするＩＤ発生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びＩＤ発生装置に関する。
【背景技術】
【０００２】
通常、携帯電話機等の携帯機器においては、本体に電力を供給するバッテリを搭載した電池パックが本体から着脱可能な構成とされる。これにより、バッテリが劣化したときには、電池パックを交換するのみで手持ちの機器を継続的に利用することができる。
【０００３】
ところで、こうした電池パックを製造する業者によっては、コストの低減を追求するあまり、その品質が不満足なものになることが多々ある。このような電池パックを使用した場合、機器が使用できなくなったり、発熱等によって本体機器が故障したりする危険がある。
【０００４】
そこで従来、製造された電池パックが品質上問題がない適正なものであるか否かを識別すべく、本体機器に装着される電池パック等の外部機器の認証には識別信号が用いられてきた（例えば特許文献１参照）。
【０００５】
図５は、従来の認証システム６０を示す全体構成図である。
【０００６】
この図は、携帯機器６１（本体機器）に装着される電池パック６２（外部機器）の識別を行うシステムに適用した例を示しており、この電池パック６２が携帯機器６１に対して着脱可能となっている。そして、携帯機器６１にはマイコン６３が搭載されており、このマイコン６３が電池パック６２に搭載された専用ＬＳＩ６４との間でデータのやり取りを行うことにより電池パック６２の識別を行うようになっている。
【０００７】
この認証システム６０の概要を説明すると、マイコン６３は、携帯機器６１に電池パック６２が装着されると、この電池パック６２が適正なものであるか否かを識別するための識別信号（ＩＤ：Identification）を取得すべく、認証処理部７１を起動してＩＤ取得のためのコード（符号列）を発生させる。
【０００８】
このコードは、マイコン６３の暗号処理部７２に入力される。この暗号処理部７２は、上記コードに基づいて所定の演算処理（暗号処理）を行うことにより、携帯機器６１側の識別信号である第１の識別信号を発生させる。
【０００９】
また、上記コードは、マイコン６３，専用ＬＳＩ６４の各通信部７３，７４を介して同ＬＳＩ６４の暗号処理部７５にも入力され、同暗号処理部７５は、上記コードに基づいて所定の演算処理（暗号処理）を行うことにより、電池パック６２側の識別信号である第２の識別信号を発生させる。この第２の識別信号は、各通信部７４，７３を介して認証処理部７１に転送される。
【００１０】
そして、認証処理部７１において、上記第１の識別信号と上記第２の識別信号とが比較されることにより、携帯機器６１側からみた電池パック６２が適正なものか否かが判断される。
【特許文献１】特開２００３−１６２９８６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、通常、ＬＳＩ（半導体装置）では、パッケージのモールドを剥離した後、各層の配線パターンにおけるコンタクトを解析し、上層の配線パターンを剥離しながら下層の配線パターンを順次解析して最終的にトランジスタレベルの解析を行ういわゆる剥離解析により、その回路構造を完全に解析することが可能となる。
【００１２】
あるいは、パッケージモールドを剥いだ後、機械的なプローブや電子ビーム（ＥＢ：Electron Beam ）を用いた電子プローブによって動作状態のデバイス内部の信号を解析するいわゆる信号解析により、回路動作を完全に解析することも可能となる。
【００１３】
このため、上記専用ＬＳＩ６４（図５）に対してこのような剥離解析や信号解析を実施し、その回路構造や回路動作の解析（所謂リバースエンジニアリング）を行うことにより、上記識別信号を取得することは比較的容易に可能であった。このため、機密性の面では不満足なものであった。
【００１４】
本発明はこうした実情に鑑みてなされたものであり、その目的はリバースエンジニアリングを困難とする半導体装置及びＩＤ発生装置を提供することにある。
【課題を解決するための手段】
【００１５】
上記の目的を達成するため、請求項１に記載の発明によれば、半導体装置は、入力する回路動作設定データに応じて回路構成を切替えるリコンフィギュアラブル回路と、前記回路動作設定データが予め書き込まれる不揮発性メモリと、電源投入時に前記不揮発性メモリよりロードされた前記回路動作設定データを前記リコンフィギュアラブル回路に供給するレジスタとを備える。この構成によれば、リコンフィギュアラブル回路の構成は、不揮発性メモリ内の回路動作設定データによって決定される。この結果、剥離解析によっては、リコンフィギュアラブル回路の動作を解析することは不能となるため、リバースエンジニアリングされ難い構成を実現することができる。
【００１６】
請求項２に記載の発明によれば、前記レジスタ内に形成される信号配線のうち少なくとも当該レジスタ値の解析に重要な信号を伝搬する信号配線の上層には、その信号配線を覆い隠すプローブ阻止用配線が形成される。この構成によれば、信号解析に重要となる信号配線の上層にはその信号配線を覆い隠すプローブ阻止用配線が形成されることにより、機械的なプローブやＥＢを用いた電子プローブによってレジスタ値の解析を行うことは不能となる。この結果、剥離解析によって仮にリコンフィギュアラブル回路の構造解析がなされた場合でも、レジスタ値の取得が防止されることにより、リコンフィギュアラブル回路の動作が解析されることを防止することができる。従って、リバースエンジニアリングをより困難とする構成を実現することができる。
【００１７】
請求項３に記載の発明によれば、多層配線構造を有してなる半導体装置であって、信号配線が形成される配線層において少なくとも回路動作の解析に重要な信号を伝搬する信号配線の上層には、その信号配線を覆い隠すプローブ阻止用配線が形成される。この構成によれば、動作状態にある回路内の信号解析に重要となる信号配線の上層には、その信号配線を覆い隠すプローブ阻止用配線が形成される。この結果、機械的なプローブやＥＢを用いた電子プローブによって信号解析を行うことは不能となるため、リバースエンジニアリングされ難い構成を実現することができる。
【００１８】
請求項４に記載の発明によれば、前記プローブ阻止用配線は、電源配線が形成される配線層と同層の配線を用いて形成される。この構成によれば、プローブ阻止用配線が剥離される際には電源配線も共に剥離されることとなる。従って、信号解析を阻止して、リバースエンジニアリングをより困難とする構成の実現が可能である。
【００１９】
請求項５に記載の発明によれば、請求項１又は２記載の半導体装置を用いてＩＤ発生装置を構成し、本体機器に装着される外部機器の認証に必要な識別信号を所定の暗号処理にしたがって発生させる機能を前記リコンフィギュアラブル回路に備えた。この構成によれば、リバースエンジニアリングを困難とする半導体装置を用いてＩＤ発生装置を構成することで、機密性の高いＩＤ発生装置を実現することができる。
【発明の効果】
【００２０】
本発明によれば、配線の剥離解析やプローブによる信号解析にも耐え、リバースエンジニアリングを困難とする半導体装置及びＩＤ発生装置を提供することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明に係る半導体装置を具体化した一実施の形態を図面を参照しつつ説明する。
【００２２】
図１は、本実施の形態の半導体装置１０の概略構成を示すブロック図である。
【００２３】
この半導体装置１０は、リコンフィギュアラブル（再構成）回路１１、パワーオンブート回路（以下「ブート回路」と略す）１２、不揮発性メモリ１３及びレジスタ１４を備え、これらは同一チップ内に形成されている。
【００２４】
前記リコンフィギュアラブル回路１１は、それぞれ個別に動作制御（プログラム）される複数のリコンフィギュアラブルセル２１（図２参照）によって構成されている。従って、リコンフィギュアラブル回路１１は、各リコンフィギュアラブルセル２１に設定される組み合わせロジックに応じて回路構成を切替える。
【００２５】
前記不揮発性メモリ１３には、前記リコンフィギュアラブル回路１１にて実現する機能に応じて、各リコンフィギュアラブルセル２１の組み合わせロジックを設定するための回路動作設定データが予め書き込まれている。この回路動作設定データは、デバイス（半導体装置１０）への電源投入時にブート回路１２により実施される初期ブート動作にしたがってレジスタ１４へロードされた後、該レジスタ１４からリコンフィギュアラブル回路１１に供給される。
【００２６】
従って、リコンフィギュアラブル回路１１は、レジスタ１４を介して入力する不揮発性メモリ１３内の回路動作設定データに基づいて、同回路１１が実現する機能に応じた回路構成に切替える。これにより、リコンフィギュアラブル回路１１は、外部からの入力（入力信号ＩＮ）に対して、その時々の回路構成に応じた出力（出力信号ＯＵＴ）を行う。
【００２７】
ここで、リコンフィギュアラブル回路１１を構成する各セル（リコンフィギュアラブルセル２１）の一構成例を図２に従って説明する。
【００２８】
同図に示すように、リコンフィギュアラブルセル２１は、組み合わせロジックを実現するプログラム可能な組み合わせ回路２２と、保持回路としてのＤフリップフロップ（以下「ＤＦＦ」と称す）２３とを備えている。尚、この場合、リコンフィギュアラブルセル２１は、組み合わせ回路２２とＤＦＦ２３とによって、順序回路として構築される。
【００２９】
組み合わせ回路２２は、複数の論理ゲートよりなるロジックモジュールとして構成され、これら複数の論理ゲートとしては、インバータ回路、ＡＮＤ回路、ＯＲ回路等の種々の論理ゲートが使用される。この組み合わせ回路２２は、前記レジスタ１４より出力される回路動作設定データに基づいて組み合わせロジック（各論理ゲートの接続形態）を決定し、後述するＤＦＦ２３からの出力信号Ｃｏｕｔに基づいて入力信号Ｃｉｎに対し必要な演算処理を行う。そして、組み合わせ回路２２は、その演算結果を出力データとしてＤＦＦ２３に出力する。
【００３０】
ＤＦＦ２３は、前記組み合わせ回路２２の出力データをクロック信号ＣＬＫに基づいてラッチし、該ラッチしたデータを出力信号Ｃｏｕｔとして出力する。この出力信号Ｃｏｕｔは組み合わせ回路２２に帰還入力される。また、このＤＦＦ２３は、リセット入力端子（ＤＲ）に入力されるリセット信号ＲＳによって初期化される。
【００３１】
従って、上記のように構成された半導体装置１０では、リコンフィギュアラブル回路１１の回路構成は、不揮発性メモリ１３に予め書き込まれた回路動作設定データによってのみ決定される。このため、剥離解析によってリコンフィギュアラブル回路１１の動作を解析することは不能である。ちなみに、不揮発性メモリ１３に書き込まれたデータの内容も剥離解析では解析不能である。これにより、リコンフィギュアラブル回路１１の回路動作、即ち半導体装置１０の回路動作が解析されることは防止され、リバースエンジニアリングされ難い構成を実現することができる。
【００３２】
次に、上記半導体装置１０におけるレジスタ１４内部の構造を図３を参照しながら説明する。
【００３３】
図３（ａ）は、レジスタ１４の構成素子であるインバータ回路の一部レイアウトパターンを示している。このインバータ回路は例えばｐ型基板上に形成されたｎチャネル型ＭＯＳトランジスタ（以下「ｎＭＯＳトランジスタ」と略す）とｐチャネル型ＭＯＳトランジスタ（以下「ｐＭＯＳトランジスタ」と略す）とからなるＣＭＯＳインバータとして形成されている。
【００３４】
このインバータ回路は例えば３層アルミ配線構造にてなり、ｐＭＯＳトランジスタのゲート端子とｎＭＯＳトランジスタのゲート端子は、それぞれポリシリコンゲート３１ａ，３１ｂを介して第１層配線３２ａに接続され、この第１層配線３２ａは第２層配線３３ａに接続されている。また、ｐＭＯＳトランジスタのドレイン端子とｎＭＯＳトランジスタのドレイン端子は、第１層配線３２ｂに接続され、この第１層配線３２ｂは第２層配線３３ｂに接続されている。
【００３５】
ｐＭＯＳトランジスタのソース端子は第１層配線３２ｃに接続され、この第１層配線３２ｃは第２層配線３３ｃを介して第３層配線３４ａに接続されている。この第３層配線３４ａは電源ＶＤＤを供給するための電源配線である。ｎＭＯＳトランジスタのソース端子は第１層配線３２ｄに接続され、この第１層配線３２ｄは第２層配線３３ｄを介して第３層配線３４ｂに接続されている。この第３層配線３４ｂはグランド電源ＧＮＤを供給するための電源配線である。
【００３６】
このように構成されたインバータ回路は、電源ＶＤＤ，ＧＮＤの供給に基づいて、第２層配線３３ａより入力される入力信号Ａを反転した出力信号Ｂを第２層配線３３ｂより出力する。
【００３７】
ここで、本実施の形態では、図３（ｂ）に示すように、上記３層配線構造をなす図３（ａ）のレイアウトパターンに対して、入力信号Ａを伝搬する第２層配線３３ａと出力信号Ｂを伝搬する第２層配線３３ｂとを少なくとも覆い隠すように第３層配線３４ｃが形成されている。詳しくは、この第３層配線３４ｃは、電源ＶＤＤ，ＧＮＤがそれぞれ供給される第３層配線３４ａ，３４ｂと同層の最上層配線を用いて形成され、電源配線である上記第３層配線３４ａ，３４ｂより下層の配線を全て覆い隠すように形成されている。
【００３８】
このように構成された図３（ｂ）のレイアウトパターンでは、インバータ回路の入力信号Ａと出力信号Ｂとが伝搬される信号配線（第２層配線３３ａ，３３ｂ）が、それよりも上層の第３層配線３４ｃ（プローブ阻止用配線）で覆い隠される。従って、第２層配線３
３ａ，３３ｂを機械的にあるいはＥＢ（電子ビーム）によりプローブして入力信号Ａ，出力信号Ｂの解析を行うことは不能となる。
【００３９】
ちなみに、上記図３（ｂ）のレイアウトパターンに対して、入力信号Ａ，出力信号Ｂの信号解析を行うべく、当該上層に形成された第３層配線３４ｃを剥離する際には、電源配線である第３層配線３４ａ，３４ｂもともに剥離される。この結果、インバータ回路への電源ラインは切断され、当該インバータ回路を環状に接続して構成されるレジスタ１４の値は消失する。よって、動作中のレジスタ１４内部の信号解析を行うことはできない。
【００４０】
従って、上記のようなリコンフィギュアラブル回路１１を有する半導体装置１０（図１参照）において、不揮発性メモリ１３の回路動作設定データがレジスタ１４にロードされた後に、信号解析によりそのレジスタ値が読み取られることにより、リコンフィギュアラブル回路１１の動作が解析されることは確実に防止される。この際、同様にリコンフィギュアラブル回路１１についても、上層の配線で下層の配線を覆い隠すように形成することで、リコンフィギュアラブル回路１１自体の動作が信号解析されることも確実に防止される。これにより、リバースエンジニアリングをより困難とする半導体装置１０の構成を実現することができる。
【００４１】
次に、上記のように構成された半導体装置１０を、例えば携帯電話機等の携帯機器に装着される電池パックを識別する認証システムに搭載されるＩＤ発生装置に具体化した態様について図４を参照しながら説明する。
【００４２】
図４は、認証システム４０の一構成例を示す全体構成図である。この認証システム４０において、携帯電話機の本体機器としての携帯機器４１には、外部機器としての電池パック４２が装着され、この電池パック４２が前記携帯機器４１に対して着脱可能となっている。
【００４３】
携帯機器４１には、同携帯機器４１に装着された電池パック４２が適正なものであるか否かを識別する認証装置としての機能を持つマイコン４３、及び第１のＩＤ発生装置として機能する専用ＬＳＩ（以下「第１ＬＳＩ」と称す）４４が備えられている。また、電池パック４２には、図示しないバッテリと共に、第２のＩＤ発生装置として機能する専用ＬＳＩ（以下「第２ＬＳＩ」と称す）４５が備えられている。これら携帯機器４１と電池パック４２とは、図示しない給電端子を介して電気的に接続されている。
【００４４】
前記携帯機器４１に搭載されるマイコン４３には認証処理部５１と通信部５２とが備えられている。認証処理部５１は、携帯機器４１に搭載される第１ＬＳＩ４４、及び電池パック４２に搭載される第２ＬＳＩ４５と、所定の通信プロトコルに従って通信部５２を介してデータ通信を行うことで、電池パック４２が適正なものであるか否かの識別処理（認証）を行う。
【００４５】
前記第１ＬＳＩ４４は、前記マイコン４３と通信処理を行うための通信部５３と、携帯機器４１側の識別信号（第１の識別信号）を生成する暗号処理部５４とを含む半導体装置である。この半導体装置は、上記リコンフィギュアラブル回路１１を有する半導体装置１０（図１〜図３参照）により構成されている。すなわち、半導体装置１０の不揮発性メモリ１３には、上記リコンフィギュアラブル回路１１を前記暗号処理部５４及び前記通信部５３として機能させるための回路動作設定データが書き込まれ、これにより半導体装置１０は第１ＬＳＩ４４として動作するようになっている。
【００４６】
このように構成される第１ＬＳＩ４４において、前記暗号処理部５４は、前記認証処理部５１より識別信号の生成対象となるデータを受信し、予め定められた暗号アルゴリズム
に基づいて同受信データに所定の暗号処理を施すことにより第１の識別信号を生成する。
【００４７】
前記第２ＬＳＩ４５は、前記マイコン４３と通信処理を行うための通信部５５と、電池パック４２側の識別信号（第２の識別信号）を生成する暗号処理部５６とを含む半導体装置である。この半導体装置は、上記リコンフィギュアラブル回路１１を有する半導体装置１０（図１〜図３参照）により構成されている。すなわち、半導体装置１０の不揮発性メモリ１３には、上記リコンフィギュアラブル回路１１を前記暗号処理部５６及び前記通信部５５として機能させるための回路動作設定データが書き込まれ、これにより半導体装置１０は第２ＬＳＩ４５として動作するようになっている。
【００４８】
このように構成される第２ＬＳＩ４５において、前記暗号処理部５６は、上記した第１ＬＳＩ４４の暗号処理部５４と同様、前記認証処理部５１より識別信号の生成対象となるデータを受信し、予め定められた暗号アルゴリズムに基づいて同受信データに所定の暗号処理を施すことにより第２の識別信号を生成する。
【００４９】
尚、上記第１ＬＳＩ４４が有する暗号処理部５４と上記第２ＬＳＩ４５が有する暗号処理部５６とはそれぞれ同様な暗号アルゴリズムにて暗号処理を行うものであり、前記認証処理部５１より受信する同一のデータに対しては同一の識別信号を生成するようになっている。
【００５０】
このような認証システム４０では、第１ＬＳＩ４４の暗号処理部５４において生成された第１の識別信号と第２ＬＳＩ４５の暗号処理部５６において生成された第２の識別信号とが認証処理部５１において比較され、互いの識別信号が一致する場合に、電池パック４２が適正なものであると判断される。
【００５１】
本実施の形態では、このような認証システム４０において、その認証に必要とする識別信号を発生する第１及び第２ＬＳＩ４４，４５を、上記リコンフィギュアラブル回路１１にてなる半導体装置１０により構成したことにより、識別信号の発生に係る暗号アルゴリズムの秘匿性を向上させることができる。すなわち、第１及び第２ＬＳＩ４４，４５に対し剥離解析や信号解析を行う第三者によって識別信号が取得されることが防止されるため、極めて機密性の高いシステムを実現することが可能である。
【００５２】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
【００５３】
（１）半導体装置１０は、それぞれ個別に動作制御される複数のリコンフィギュアラブルセル２１よりなるリコンフィギュアラブル回路１１を備える。このリコンフィギュアラブル回路１１の回路動作は、不揮発性メモリ１３に予め書き込まれた回路動作設定データによって決定される。この構成によれば、リコンフィギュアラブル回路１１の動作を、同回路１１の剥離解析によって解析することは不能となるため、リバースエンジニアリングを困難とする半導体装置１０を実現することができる。
【００５４】
（２）レジスタ１４やリコンフィギュアラブル回路１１内に形成される信号配線のうち、少なくとも解析に重要な信号を伝搬する信号配線（本例では第２層配線３３ａ，３３ｂ）に対しては、その上層に当該信号配線を覆い隠すようにプローブ阻止用配線（本例では第３層配線３４ｃ）を形成するようにした。この構成によれば、機械的なプローブあるいは電子プローブによる信号解析によって、動作中のレジスタ１４の値を解析することは不能となる。この結果、剥離解析によって仮にリコンフィギュアラブル回路１１の構造解析が行われたとしても、データロード後のレジスタ値は不明であるため、回路動作が解析されることを確実に阻止できる。従って、リバースエンジニアリングをより困難とする半導体装置１０を実現することができる。
【００５５】
（３）本実施の形態では、解析に重要な信号を伝搬する第２層配線３３ａ，３３ｂを覆い隠す第３層配線３４ｃは、電源配線（本例では第３層配線３４ａ，３４ｂ）が形成される配線層と同層の配線（本例では最上層配線）を用いて形成される。この構成では、第２層配線３３ａ，３３ｂに対して信号解析すべく、第３層配線３４ｃが剥離される際には、第３層配線３４ａ，３４ｂもともに剥離されるため電源ラインが切断される。従って、半導体装置１０のリバースエンジニアリングをさらに困難とすることができる。
【００５６】
（４）本実施の形態の半導体装置１０を、例えば、携帯機器４１に装着される電池パック４２の認証を行う認証システム４０において、識別信号を発生させるＩＤ発生装置（第１及び第２ＬＳＩ４４，４５）に適用することにより、同装置内に組み込まれる暗号情報の秘匿性を極めて高くすることができる。この結果、識別信号を発生させるＩＤ発生装置内の暗号アルゴリズムを非公開の比較的簡易なアルゴリズムで実現することができるため、機密性の高いシステムを低コストで実現することができる。
【００５７】
尚、本発明は上記実施の形態に限定されるものではなく、以下のように変更して実施してもよい。
【００５８】
・本実施の形態では、３層配線構造を有してなるレジスタ１４の構成においてプローブ阻止用配線（第３層配線３４ｃ）を形成する例について説明したが、このようなプローブ阻止用配線を３層ではない多層配線構造を有してなる半導体装置に形成することはもちろん可能である。
【００５９】
・本実施の形態では、プローブ阻止用配線（第３層配線３４ｃ）は、その下層の配線層に形成される配線パターンを全て覆い隠すように形成される（図３（ｂ）参照）が、少なくとも解析に重要な信号配線（第２層配線３３ａ，３３ｂ）を覆い隠すように形成されていれば足りる。
【００６０】
・リコンフィギュアラブル回路１１を構成する各リコンフィギュアラブルセル２１の構成は図２に示す態様に限定されるものではない。
【００６１】
・本実施の形態では、リコンフィギュアラブル回路１１を有する半導体装置１０をＩＤ発生装置（第１及び第２ＬＳＩ４４，４５）に具体化したが、この適用例に限定されるものではない。
【００６２】
以下に、上記実施の形態から把握できる技術的思想について記載する。
【００６３】
（イ）  請求項２記載の半導体装置において、
前記レジスタは、インバータ回路を環状接続して構成されるものであり、
前記プローブ阻止用配線は、
前記インバータ回路の入力信号と出力信号とをそれぞれ伝搬する各信号配線の上層に、当該各信号配線を覆い隠すように形成される。
【図面の簡単な説明】
【００６４】
【図１】一実施の形態の半導体装置の概略構成を示すブロック図である。
【図２】リコンフィギュアラブルセルの一構成例を示す概略ブロック回路図である。
【図３】（ａ）はレジスタを構成するインバータ回路の一部レイアウトパターンを示す説明図、（ｂ）はプローブ阻止用配線を形成したレイアウトパターンを示す説明図である。
【図４】同実施の形態の半導体装置を認証システムにおけるＩＤ発生装置に適用した例を示す説明図である。
【図５】従来の認証システムの概略を示す全体構成図である。
【符号の説明】
【００６５】
１０：半導体装置、１１：リコンフィギュアラブル回路、１３：不揮発性メモリ、１４：レジスタ、３３ａ，３３ｂ：信号配線としての第２層配線、３４ａ，３４ｂ：電源配線としての第３層配線、３４ｃ：プローブ阻止用配線としての第３層配線、４１：本体機器としての携帯機器、４２：外部機器としての電池パック、４４，４５：ＩＤ発生装置としての専用ＬＳＩ（第１及び第２ＬＳＩ）。
【図１】
2005072355.tif 000003
【図２】
2005072355.tif 000004
【図３】
2005072355.tif 000005
【図４】
2005072355.tif 000006
【図５】
2005072355.tif 000007