(57)【要約】【課題】シリアルデータを受信する通信制御手段によって受信中フラグを操作することのできないマイクロコンピュータを搭載しつつも、通信プロトコルによる制約を解消して早期の応答を可能とする電子制御装置およびそのシリアル通信方法を提供する。【解決手段】エンジン制御装置は、マイクロコンピュータ１０を通じてイモビライザ制御装置と調歩同期通信を行う。ここでは、データ伝送線ＤＬ１に接続された受信端子ＴＥ１をエッジ検出端子ＴＥ３にも電気的に接続し、エッジ検出回路１６を通じてスタートビットに対応するエッジが検出されたときエッジ検出フラグＦ１がレジスタ１７にセットされるようにする。そして、通信コントローラ１２を通じて単位データが受信される毎にレジスタ１７をクリアしつつ、その後一定の時間を経てもレジスタ１７にエッジ検出フラグＦ１がセットされていないとき、受信端子ＴＥ１へのシリアルデータの受信が完了した旨を判定する。【選択図】      図１
2005234803.tif 000002
【特許請求の範囲】
【請求項１】
シリアルデータが受信される受信端子と、該受信端子に受信されるシリアルデータを所定のデータ単位毎に受信処理する通信制御手段と、エッジ検出端子を有して該端子に入力される信号のエッジを検出するエッジ検出手段と、該エッジ検出手段にてエッジが検出される都度その旨を示すエッジ検出フラグがセットされるフラグレジスタとを少なくとも備えるマイクロコンピュータを搭載し、前記受信処理されるシリアルデータの認証に基づいて車載エンジンの制御を行う電子制御装置であって、
前記受信端子と前記エッジ検出端子とが電気的に接続されてなり、前記フラグレジスタへの前記エッジ検出フラグのセットの有無に基づいて前記受信端子へのシリアルデータの受信の有無を判定する
ことを特徴とする電子制御装置。
【請求項２】
前記シリアルデータは、前記所定のデータ単位毎にデータ間ギャップを有するとともに、該データ間ギャップの直後にそれぞれスタートビットが付与されて転送されるものであり、前記エッジ検出手段は、前記スタートビットに対応するエッジを検出して前記エッジ検出フラグを前記フラグレジスタにセットし、前記マイクロコンピュータは、前記通信制御手段を通じて前記所定のデータ単位のシリアルデータが受信される毎に前記フラグレジスタをクリアしつつ、その後一定の時間を経ても同フラグレジスタに前記エッジ検出フラグがセットされていないことに基づいて前記受信端子へのシリアルデータの受信が完了した旨を判定する
請求項１に記載の電子制御装置。
【請求項３】
前記通信制御手段を通じて前記所定のデータ単位のシリアルデータが受信される毎に実行される前記フラグレジスタのクリアにかかる受信割込みが、前記マイクロコンピュータに対して行われる他の割込み処理よりも優先して行われる
請求項２に記載の電子制御装置。
【請求項４】
クロックが印加されるクロック端子と、このクロックに同期して転送されるシリアルデータが受信される受信端子と、該受信端子に受信されるシリアルデータを前記クロックに基づき所定のデータ単位毎に受信処理する通信制御手段と、エッジ検出端子を有して該端子に入力される信号のエッジを検出するエッジ検出手段と、該エッジ検出手段にてエッジが検出される都度その旨を示すエッジ検出フラグがセットされるフラグレジスタとを少なくとも備えるマイクロコンピュータを搭載し、前記受信処理されるシリアルデータの認証に基づいて車載エンジンの制御を行う電子制御装置であって、
前記クロック端子と前記エッジ検出端子とが電気的に接続されてなり、前記フラグレジスタへの前記エッジ検出フラグのセットの有無に基づいて前記受信端子へのシリアルデータの受信の有無を判定する
ことを特徴とする電子制御装置。
【請求項５】
前記シリアルデータは、前記クロックに同期した所定のデータ単位毎に同クロックに対応したデータ間ギャップを有するものであり、前記エッジ検出手段は、前記クロックの一方のエッジを検出して前記エッジ検出フラグを前記フラグレジスタにセットし、前記マイクロコンピュータは、前記通信制御手段を通じて前記所定のデータ単位のシリアルデータが受信される毎に前記フラグレジスタをクリアしつつ、その後一定の時間を経ても同フラグレジスタに前記エッジ検出フラグがセットされていないことに基づいて前記受信端子へのシリアルデータの受信が完了した旨を判定する
請求項４に記載の電子制御装置。
【請求項６】
シリアルデータが受信される受信端子と、該受信端子に受信されるシリアルデータを所定のデータ単位毎に受信処理する通信制御手段と、エッジ検出端子を有して該端子に入力される信号のエッジを検出するエッジ検出手段と、該エッジ検出手段にてエッジが検出される都度その旨を示すエッジ検出フラグがセットされるフラグレジスタとを少なくとも備えるマイクロコンピュータを搭載し、前記受信処理されるシリアルデータの認証に基づいて車載エンジンの制御を行う電子制御装置に採用されるシリアル通信方法であって、
前記受信端子と前記エッジ検出端子とを電気的に接続し、前記フラグレジスタへの前記エッジ検出フラグのセットの有無に基づいて前記受信端子へのシリアルデータの受信の有無を判定する
ことを特徴とする電子制御装置のシリアル通信方法。
【請求項７】
前記シリアルデータは、前記所定のデータ単位毎にデータ間ギャップを有するとともに、該データ間ギャップの直後にそれぞれスタートビットが付与されて転送され、前記エッジ検出手段は、前記スタートビットに対応するエッジを検出して前記エッジ検出フラグを前記フラグレジスタにセットし、前記マイクロコンピュータは、前記通信制御手段を通じて前記所定のデータ単位のシリアルデータが受信される毎に前記フラグレジスタをクリアしつつ、その後一定の時間を経ても同フラグレジスタに前記エッジ検出フラグがセットされていないことに基づいて前記受信端子へのシリアルデータの受信が完了した旨を判定する
請求項６に記載の電子制御装置のシリアル通信方法。
【請求項８】
前記通信制御手段を通じて前記所定のデータ単位のシリアルデータが受信される毎に実行する前記フラグレジスタのクリアにかかる受信割込みを、前記マイクロコンピュータに対して行われる他の割込み処理よりも優先して実行する
請求項７に記載の電子制御装置のシリアル通信方法。
【請求項９】
クロックが印加されるクロック端子と、このクロックに同期して転送されるシリアルデータが受信される受信端子と、該受信端子に受信されるシリアルデータを前記クロックに基づき所定のデータ単位毎に受信処理する通信制御手段と、エッジ検出端子を有して該端子に入力される信号のエッジを検出するエッジ検出手段と、該エッジ検出手段にてエッジが検出される都度その旨を示すエッジ検出フラグがセットされるフラグレジスタとを少なくとも備えるマイクロコンピュータを搭載し、前記受信処理されるシリアルデータの認証に基づいて車載エンジンの制御を行う電子制御装置に採用されるシリアル通信方法であって、
前記クロック端子と前記エッジ検出端子とを電気的に接続し、前記フラグレジスタへの前記エッジ検出フラグのセットの有無に基づいて前記受信端子へのシリアルデータの受信の有無を判定する
ことを特徴とする電子制御装置のシリアル通信方法。
【請求項１０】
前記シリアルデータは、前記クロックに同期した所定のデータ単位毎に同クロックに対応したデータ間ギャップを有して転送され、前記エッジ検出手段は、前記クロックの一方のエッジを検出して前記エッジ検出フラグを前記フラグレジスタにセットし、前記マイクロコンピュータは、前記通信制御手段を通じて前記所定のデータ単位のシリアルデータが受信される毎に前記フラグレジスタをクリアしつつ、その後一定の時間を経ても同フラグレジスタに前記エッジ検出フラグがセットされていないことに基づいて前記受信端子へのシリアルデータの受信が完了した旨を判定する
請求項９に記載の電子制御装置のシリアル通信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、マイクロコンピュータを備える電子制御装置およびそのシリアル通信方法に関し、より詳しくは、シリアル通信を通じて外部機器からマイクロコンピュータに送信されるデータを受信し、その受信したデータの認証に基づいて車載エンジンを制御する電子制御装置およびそのシリアル通信方法に関する。
【背景技術】
【０００２】
例えば、車両の盗難防止に有効な手段として、いわゆるイモビライザ（電子式移動ロック装置）を搭載した自動車が増えてきている。このような自動車においては通常、エンジン始動用のキーに予め組み込まれたトランスポンダ（自動応答機）と上記イモビライザを制御する電子制御装置（イモビライザ制御装置）との間で例えば振幅変調等によるコード通信が行われる。そして、その応答された識別コードが適正であることを条件に車載エンジンの始動をはじめとする同エンジンの各種の制御を可能としている。なお通常、この車載エンジンを制御する電子制御装置（エンジン制御装置）と上記イモビライザ制御装置とは、シリアル通信を通じて相互にデータの送受信が可能となっている。
【０００３】
ところで、上記エンジン制御装置に搭載されるマイクロコンピュータとしてはこれまで、バス幅が１６ビット長のもの（１６ビットマイコン）や３２ビット長のもの（３２ビットマイコン）等、各種のものが採用されてきている。また、バス幅が同一ビット長のものの中にも、その制御規模（演算規模）や機能の異なる複数種のマイクロコンピュータが存在する。そして、それらマイクロコンピュータのうち、要求される仕様、あるいは要求される通信プロトコル（通信規約）等に応じてエンジン制御装置に搭載すべきマイクロコンピュータが選択される。
【０００４】
以下、図８および図９を参照して、こうしたエンジン制御装置の一例について説明する。
図８は、主にエンジン制御装置の一例について、その概略構成を模式的に示すブロック図である。
【０００５】
同図８に示すように、このエンジン制御装置は、少なくとも受信端子ＴＥ１および送信端子ＴＥ２を備えるマイクロコンピュータ４０を有し、それら端子ＴＥ１およびＴＥ２に接続されたデータ伝送線（伝送路）ＤＬ１およびＤＬ２を介してイモビライザ制御装置のマイクロコンピュータ２０と双方向通信可能に接続されている。なお、上記マイクロコンピュータ４０としては、バス幅が３２ビット長のマイクロコンピュータを想定している。
【０００６】
ここで、マイクロコンピュータ４０は、大きくは、演算部４１をはじめ、通信コントローラ４２や、受信されたデータが一時的に格納される受信データバッファ４３、各種プログラムが格納されているプログラム格納部４４、タイマ４５、受信中フラグレジスタ４６等を備えて構成されている。
【０００７】
このうち、演算部４１は、プログラム格納部４４に格納されている各種プログラムを読み込みつつ、それらプログラムを実行する部分である。またここでは、上記タイマ４５を利用してのタイマ割込み処理等の実行も可能となっている。
【０００８】
また、通信コントローラ４２は、上記データ伝送線ＤＬ１を通じて受信端子ＴＥ１に受信されるシリアルデータを所定の通信プロトコルに基づいて予め設定されているバイト間ギャップ（待機時間）の経過毎に１バイト単位で逐次受信するとともに、それら受信したデータを上記受信データバッファ４３に逐次格納するものである。そして、このマイクロコンピュータ４０では特に、この通信コントローラ４２を通じて上記受信中フラグレジスタ４６に対する受信中フラグ、すなわち現在受信中であるか否かを示すフラグの操作が行われる。
【０００９】
図９は、上記エンジン制御装置とイモビライザ制御装置との間で行われる調歩同期通信について、その一例を特にエンジン制御装置側でのデータ受信態様を中心にタイミングチャートとして示したものである。なお、ここで採用されている通信プロトコルでは、データの転送速度が「７８１２ｂｐｓ（ビット／秒）」、バイト間ギャップが「０〜１２８μｓ（マイクロ秒）」、応答時間（フレーム間ギャップ）が「１．２８ｍｓ（ミリ秒）」にそれぞれ設定されているとする。
【００１０】
このような調歩同期通信にあって、エンジン制御装置は、大きな流れとしては、同図９に示す受信開始タイミングｔ１０から上記通信プロトコルに基づき予め設定されているバイト間ギャップ（待機時間）の経過毎に、シリアルデータを１バイト単位で逐次受信する。そして、タイミングｔｎ２において全てのデータ（図９中のデータ１〜データｎ）の受信が完了したことを検出したエンジン制御装置は、その後、同通信プロトコルに基づき予め設定されている応答時間（受信完了タイミングｔｎ１〜送信開始タイミングｔ２０）内にイモビライザ制御装置に対する応答を行う。ちなみに、ここでいう応答とは、例えば符号作成プログラムを通じて作成される受信データに対応した符号データ等の応答データを送信側、すなわちイモビライザ制御装置に返信することである。
【００１１】
こうして応答を行ったエンジン制御装置は、その後、送信開始タイミングｔ２０で、イモビライザ制御装置からの送信要求を受け取り、この送信要求に基づいてイモビライザ制御装置に対するデータの送信を開始する。
【００１２】
次に、このような調歩同期通信にあってエンジン制御装置により実行されるデータ（図９中のデータ１〜データｎ）の受信完了判定処理（受信完了の検出処理）について説明する。
【００１３】
エンジン制御装置において、上記通信コントローラ４２は、図９に示すタイミングｔ１１において単位データ（１バイトのデータ）からなるデータ１の受信完了を検出すると、上記演算部４１に受信割込みをかけるとともに、上記受信中フラグレジスタ４６をクリアする。そしてその後、まだ全てのデータの受信が完了しておらず、上記受信端子ＴＥ１にデータの受信があると、同通信コントローラ４２は、この受信開始を検出して、上記受信中フラグレジスタ４６に受信中フラグＦ２をセットする。
【００１４】
一方、上記演算部４１は、通信コントローラ４２からの上記タイミングｔ１１での受信割込みに基づき、上記タイマ４５にタイマ時間として時間Ｔ１を設定する。なお、この設定されるタイマ時間Ｔ１とはこの場合、上記バイト間ギャップ（待機時間）よりも長く、且つ、このバイト間ギャップに上記単位データを受信するためにかかる時間を加算して求められる時間よりも短い時間とされる。これによりタイマ４５は、この設定された時間Ｔ１に基づいてタイマ動作（計時動作）を開始し、タイマアップ（タイマ時間が経過）したタイミングｔ１２をもって上記演算部４１にタイマ割込みをかけることとなる。このとき、上記演算部４１では、このタイミングｔ１２でのタイマ割込み処理として、上記受信中フラグレジスタ４６に受信中フラグＦ２がセットされているか否かを確認し、その結果に基づいて上記イモビライザ制御装置からのデータの受信が完了したか否かを判定する。
【００１５】
このような処理が、それぞれ図９に示すタイミングｔ２１〜ｔｎ１での受信割込み、およびｔ２２〜ｔｎ２でのタイマ割込みに基づき、他の全てのデータ２〜データｎについても繰り返し実行される。そして、演算部４１は、タイミングｔｎ２でのタイマ割込み処理において、上記受信中フラグレジスタ４６に受信中フラグＦ２がセットされていないことに基づいて全てのデータの受信が完了している旨を判定する。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
このように、上記受信中フラグレジスタ４６を備えるマイクロコンピュータが搭載された電子制御装置（エンジン制御装置）によれば、上述の通信プロトコルに基づく外部機器との円滑なシリアル通信も確かに可能とはなる。しかし近年、エンジン制御装置に搭載するマイクロコンピュータとして、先の図８に例示したマイクロコンピュータ４０とは異なるタイプのマイクロコンピュータ、具体的には、大幅な機能の向上を図りながらも、上記受信中フラグレジスタ４６についてはこれを割愛したマイクロコンピュータなども採用されるに至っている。そして、このようなマイクロコンピュータを採用した場合には、上記受信中フラグレジスタ４６を持たないが故に、上述した外部機器とのシリアル通信を行う上で、次のような制約を余儀なくされている。
【００１７】
すなわち、上記受信中フラグレジスタ４６を持たないマイクロコンピュータが搭載された電子制御装置（エンジン制御装置）においては、図９に例示したような判定処理を行うことができないため、例えば「１ｍｓ（ミリ秒）」毎にポーリングを行うことで全てのデータの受信が完了したか否かを判断せざるを得ない。より詳しくは、最後に受信した単位データ（１バイトのデータ）の受信完了タイミングとポーリングのタイミングとを比較して両者の差が所定時間（例えば「２０ｍｓ」）を超えているか否かに基づいて全てのデータの受信が完了したか否かを判定することとなる。
【００１８】
このように、受信中フラグレジスタを持たないマイクロコンピュータが搭載された電子制御装置においても、外部機器との間でシリアル通信を行うことは可能である。しかし一般に、上記ポーリングによる判定処理は、応答時間の比較的長い（例えば「３０ｍｓ」）通信プロトコルに基づくシリアル通信においては有効であるものの、前述したような応答時間の比較的短い（例えば「１．２８ｍｓ」）通信プロトコルに基づくシリアル通信となると、これに上記ポーリングによる判定処理を適用することは困難である。具体的には、上記ポーリングの間隔を短くするには自ずと限界があり（最短で例えば「１ｍｓ」）、このようなポーリングを利用せざるを得ない以上、全てのデータの受信が完了したか否かの判定（受信完了の検出）についてもこれを早期に行うことは難しい。そのため結局は、上記応答時間の比較的短い通信プロトコルにおいて規定されている応答時間内に上記の応答を行うことも困難となる。
【００１９】
ちなみに、上述した応答時間の比較的短い通信プロトコルは、これまで、バス幅が１６ビット長のマイクロコンピュータ（１６ビットマイコン）を搭載したエンジン制御装置においてイモビライザ制御装置とのシリアル通信に採用されてきたプロトコルでもある。そのような経緯からも、またイモビライザ制御装置の共通化を図る上でも、いわゆる３２ビットマイコン、特に上記機能強化を図りながらも受信中フラグ格納部を持たないマイクロコンピュータを搭載したエンジン制御装置（電子制御装置）によるこうした通信プロトコルへの対応が強く求められている。
【００２０】
この発明は、こうした実情に鑑みてなされたものであり、外部機器からのシリアルデータを受信する通信制御手段によって受信中フラグを操作することのできないマイクロコンピュータを搭載しつつも、通信プロトコルによる制約を解消して早期の応答を可能とする電子制御装置およびそのシリアル通信方法を提供することを目的とする。
【課題を解決するための手段】
【００２１】
こうした目的を達成すべく、請求項１に記載の電子制御装置では、シリアルデータが受信される受信端子と、該受信端子に受信されるシリアルデータを所定のデータ単位毎に受信処理する通信制御手段と、エッジ検出端子を有して該端子に入力される信号のエッジを検出するエッジ検出手段と、該エッジ検出手段にてエッジが検出される都度その旨を示すエッジ検出フラグがセットされるフラグレジスタとを少なくとも備えるマイクロコンピュータを搭載し、前記受信処理されるシリアルデータの認証に基づいて車載エンジンの制御を行う電子制御装置として、前記受信端子と前記エッジ検出端子とを電気的に接続した構成とし、前記フラグレジスタへの前記エッジ検出フラグのセットの有無に基づいて前記受信端子へのシリアルデータの受信の有無を判定するようにする。
【００２２】
電子制御装置としてこのような構成とすることにより、受信端子へのシリアルデータの受信があるとき、その受信されるシリアルデータは上記エッジ検出端子にも入力されるようになる。そして、上記エッジ検出手段を通じてそのシリアルデータのエッジが検出されるとともに、その旨を示すエッジ検出フラグがフラグレジスタにセットされる。一方、受信端子へのシリアルデータの受信がないときには、上記エッジ検出端子にシリアルデータは入力されず、上記フラグレジスタにエッジ検出フラグはセットされない。そのため、上記構成とすることで、上記フラグレジスタへのエッジ検出フラグのセットの有無に基づいて受信端子へのシリアルデータの受信の有無を判定することができるようになる。すなわち、電子制御装置としての上記構成によれば、先の図８に例示したものと同等の機能が実現可能となり、ひいては通信制御手段が受信中フラグを操作することのできないマイクロコンピュータにあっても、エッジ検出フラグの操作を通じて、通信プロトコルによる制約を受けない早期の応答が可能となる。
【００２３】
具体的には、請求項２に記載のように、前記シリアルデータが、前記所定のデータ単位毎にデータ間ギャップを有するとともに、該データ間ギャップの直後にそれぞれスタートビットが付与されて転送されるものであるとするとき、前記エッジ検出手段は、前記スタートビットに対応するエッジを検出して前記エッジ検出フラグを前記フラグレジスタにセットし、前記マイクロコンピュータは、前記通信制御手段を通じて前記所定のデータ単位のシリアルデータが受信される毎に前記フラグレジスタをクリアしつつ、その後一定の時間を経ても同フラグレジスタに前記エッジ検出フラグがセットされていないことに基づいて前記受信端子へのシリアルデータの受信が完了した旨を判定するようにする。こうすることで、先の図８に例示したものと同等の態様での通信プロトコルによる制約を受けない早期の応答が可能となる。なおこの構成は、シリアル通信の中でも調歩同期通信に採用して特に有効である。
【００２４】
またこの場合、請求項３に記載のように、前記通信制御手段を通じて前記所定のデータ単位のシリアルデータが受信される毎に実行される前記フラグレジスタのクリアにかかる受信割込みが、前記マイクロコンピュータに対して行われる他の割込み処理よりも優先して行われる構成とすることで、上記フラグレジスタのクリア処理が前記フラグレジスタに対するエッジ検出フラグのセット処理よりも遅れる場合に懸念される受信完了時期の誤判定も回避されるようになる。
【００２５】
一方、請求項４に記載の電子制御装置では、クロックが印加されるクロック端子と、このクロックに同期して転送されるシリアルデータが受信される受信端子と、該受信端子に受信されるシリアルデータを前記クロックに基づき所定のデータ単位毎に受信処理する通信制御手段と、エッジ検出端子を有して該端子に入力される信号のエッジを検出するエッジ検出手段と、該エッジ検出手段にてエッジが検出される都度その旨を示すエッジ検出フラグがセットされるフラグレジスタとを少なくとも備えるマイクロコンピュータを搭載し、前記受信処理されるシリアルデータの認証に基づいて車載エンジンの制御を行う電子制御装置として、前記クロック端子と前記エッジ検出端子とを電気的に接続した構成とし、前記フラグレジスタへの前記エッジ検出フラグのセットの有無に基づいて前記受信端子へのシリアルデータの受信の有無を判定するようにする。
【００２６】
電子制御装置としてこのような構成とすることにより、受信端子へのシリアルデータの受信があるとき、上記クロック端子に印加されるクロックは上記エッジ検出端子にも入力されるようになる。そして、上記エッジ検出手段を通じてそのクロックのエッジが検出されるとともに、その旨を示すエッジ検出フラグがフラグレジスタにセットされる。一方、受信端子へのシリアルデータの受信がないときには、上記エッジ検出端子にクロックは入力されず、上記フラグレジスタにエッジ検出フラグはセットされない。そのため、上記構成とすることで、上記フラグレジスタへのエッジ検出フラグのセットの有無に基づいて受信端子へのシリアルデータの受信の有無を判定することができるようになる。すなわち、電子制御装置としての上記構成によっても、先の図８に例示したものと同等の機能が実現可能となり、ひいては通信制御手段が受信中フラグを操作することのできないマイクロコンピュータにあっても、エッジ検出フラグの操作を通じて、通信プロトコルによる制約を受けない早期の応答が可能となる。
【００２７】
また、この場合にも具体的には、請求項５に記載のように、前記シリアルデータが、前記クロックに同期した所定のデータ単位毎に同クロックに対応したデータ間ギャップを有するものであるとするとき、前記エッジ検出手段は、前記クロックの一方のエッジを検出して前記エッジ検出フラグを前記フラグレジスタにセットし、前記マイクロコンピュータは、前記通信制御手段を通じて前記所定のデータ単位のシリアルデータが受信される毎に前記フラグレジスタをクリアしつつ、その後一定の時間を経ても同フラグレジスタに前記エッジ検出フラグがセットされていないことに基づいて前記受信端子へのシリアルデータの受信が完了した旨を判定するようにする。こうすることで、この場合も、通信プロトコルによる制約を受けない早期の応答が可能となる。なおこの構成は、シリアル通信の中でもクロック同期通信に採用して特に有効である。
【００２８】
また一方、請求項６に記載の電子制御装置のシリアル通信方法では、シリアルデータが受信される受信端子と、該受信端子に受信されるシリアルデータを所定のデータ単位毎に受信処理する通信制御手段と、エッジ検出端子を有して該端子に入力される信号のエッジを検出するエッジ検出手段と、該エッジ検出手段にてエッジが検出される都度その旨を示すエッジ検出フラグがセットされるフラグレジスタとを少なくとも備えるマイクロコンピュータを搭載し、前記受信処理されるシリアルデータの認証に基づいて車載エンジンの制御を行う電子制御装置に採用されるシリアル通信方法として、前記受信端子と前記エッジ検出端子とを電気的に接続し、前記フラグレジスタへの前記エッジ検出フラグのセットの有無に基づいて前記受信端子へのシリアルデータの受信の有無を判定するようにする。
【００２９】
このような電子制御装置のシリアル通信方法によれば、通信制御手段が受信中フラグを操作することのできないマイクロコンピュータにあっても、エッジ検出フラグの操作を通じて、先の図９に例示した方法と同等の態様での通信プロトコルによる制約を受けない早期の応答が可能となる。
【００３０】
具体的には、請求項７に記載のように、前記シリアルデータが、前記所定のデータ単位毎にデータ間ギャップを有するとともに、該データ間ギャップの直後にそれぞれスタートビットが付与されて転送されるとするとき、前記エッジ検出手段は、前記スタートビットに対応するエッジを検出して前記エッジ検出フラグを前記フラグレジスタにセットし、前記マイクロコンピュータは、前記通信制御手段を通じて前記所定のデータ単位のシリアルデータが受信される毎に前記フラグレジスタをクリアしつつ、その後一定の時間を経ても同フラグレジスタに前記エッジ検出フラグがセットされていないことに基づいて前記受信端子へのシリアルデータの受信が完了した旨を判定するようにする。こうすることで、先の図９に例示したような、通信プロトコルによる制約を受けない早期の応答が可能となる。すなわち、なおこの方法は、シリアル通信の中でも調歩同期通信に採用して特に有効である。
【００３１】
またこの場合、請求項８に記載のように、前記通信制御手段を通じて前記所定のデータ単位のシリアルデータが受信される毎に実行する前記フラグレジスタのクリアにかかる受信割込みを、前記マイクロコンピュータに対して行われる他の割込み処理よりも優先して実行するようにすることで、上記フラグレジスタのクリア処理が前記フラグレジスタに対するエッジ検出フラグのセット処理よりも遅れた場合に懸念される受信完了時期の誤判定も回避されるようになる。
【００３２】
また、請求項９に記載の電子制御装置のシリアル通信方法では、クロックが印加されるクロック端子と、このクロックに同期して転送されるシリアルデータが受信される受信端子と、該受信端子に受信されるシリアルデータを前記クロックに基づき所定のデータ単位毎に受信処理する通信制御手段と、エッジ検出端子を有して該端子に入力される信号のエッジを検出するエッジ検出手段と、該エッジ検出手段にてエッジが検出される都度その旨を示すエッジ検出フラグがセットされるフラグレジスタとを少なくとも備えるマイクロコンピュータを搭載し、前記受信処理されるシリアルデータの認証に基づいて車載エンジンの制御を行う電子制御装置に採用されるシリアル通信方法として、前記クロック端子と前記エッジ検出端子とを電気的に接続し、前記フラグレジスタへの前記エッジ検出フラグのセットの有無に基づいて前記受信端子へのシリアルデータの受信の有無を判定するようにする。
【００３３】
このような電子制御装置のシリアル通信方法によれば、通信制御手段が受信中フラグを操作することのできないマイクロコンピュータにあっても、エッジ検出フラグの操作を通じて、やはり先の図９に例示した方法に準じた態様での通信プロトコルによる制約を受けない早期の応答が可能となる。
【００３４】
そして、これも具体的には、請求項１０に記載のように、前記シリアルデータが、前記クロックに同期した所定のデータ単位毎に同クロックに対応したデータ間ギャップを有して転送されるとするとき、前記エッジ検出手段は、前記クロックの一方のエッジを検出して前記エッジ検出フラグを前記フラグレジスタにセットし、前記マイクロコンピュータは、前記通信制御手段を通じて前記所定のデータ単位のシリアルデータが受信される毎に前記フラグレジスタをクリアしつつ、その後一定の時間を経ても同フラグレジスタに前記エッジ検出フラグがセットされていないことに基づいて前記受信端子へのシリアルデータの受信が完了した旨を判定するようにする。こうすることで、この場合も先の図９に例示したような、通信プロトコルによる制約を受けない早期の応答が可能となる。なおこの方法は、シリアル通信の中でもクロック同期通信に採用して特に有効である。
【発明を実施するための最良の形態】
【００３５】
（第１の実施の形態）
図１〜図５に、この発明にかかる電子制御装置およびそのシリアル通信方法についてその第１の実施の形態を示す。
【００３６】
この実施の形態にかかる電子制御装置も、先の図８に例示した電子制御装置と同様、シリアル通信を通じて他の電子制御装置（イモビライザ制御装置）からマイクロコンピュータに送信されるデータを受信し、その受信したデータの認証に基づいて車載エンジンを制御するものである。ただし、この実施の形態の電子制御装置では、図１に示すような構成とすることで、外部機器からのシリアルデータを受信する通信制御手段によって受信中フラグを操作することのできないマイクロコンピュータを搭載しつつも、前述した通信プロトコルによる制約を解消して早期の応答を可能としている。
【００３７】
以下、図１〜図５を参照して、この実施の形態にかかる電子制御装置およびそのシリアル通信方法について詳述する。
まず、図１を参照して、この実施の形態にかかる電子制御装置（エンジン制御装置）の概略構成について説明する。なお、図１は、主にこの電子制御装置の概略構成を模式的に示すブロック図である。
【００３８】
同図１に示すように、このエンジン制御装置は、少なくとも受信端子ＴＥ１および送信端子ＴＥ２を備えるマイクロコンピュータ１０を有し、それら端子ＴＥ１およびＴＥ２に接続されたデータ伝送線（伝送路）ＤＬ１およびＤＬ２を介してイモビライザ制御装置のマイクロコンピュータ２０と双方向通信可能に接続されている。なお、上記マイクロコンピュータ１０としては、バス幅が３２ビット長のマイクロコンピュータを想定している。
【００３９】
ここで、マイクロコンピュータ１０は、大きくは、演算部１１と、通信コントローラ（通信制御手段）１２と、受信データバッファ１３と、例えばＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）等からなるプログラム格納部１４と、タイマ１５と、エッジ検出回路（エッジ検出手段）１６と、エッジ検出フラグレジスタ１７とを備えて構成されている。
【００４０】
このうち、演算部１１は、プログラム格納部１４に格納されている受信割込みプログラムＰ１やタイマ割込みプログラムＰ２等の各種プログラムを読み込みつつ、それらプログラムを実行する部分である。またここでも、上記タイマ１５を利用してのタイマ割込み処理等の実行が可能となっている。
【００４１】
また、通信コントローラ１２は、上記データ伝送線ＤＬ１を通じて受信端子ＴＥ１に受信されるシリアルデータを所定の通信プロトコルに基づいて予め設定されているバイト間ギャップ（待機時間）の経過毎に１バイト単位で逐次受信するとともに、それら受信したデータを上記受信データバッファ１３に逐次格納するものである。
【００４２】
また、エッジ検出回路１６は、上記データ伝送線ＤＬ１に接続された受信端子ＴＥ１にさらに電気的に接続されたエッジ検出端子ＴＥ３を有して、該端子ＴＥ３に入力される信号のエッジ（ここでの例では立ち下がりエッジ）を検出するものである。また、エッジ検出フラグレジスタ１７は、上記エッジ検出回路１６にてエッジが検出される都度、その旨を示すエッジ検出フラグＦ１がセットされるものである。
【００４３】
次に、図２〜図５を併せ参照して、この実施の形態にかかる電子制御装置（エンジン制御装置）と外部機器（イモビライザ制御装置）との間で行われる調歩同期通信（シリアル通信）の通信態様について説明する。
【００４４】
図２は、上記電子制御装置（エンジン制御装置）とイモビライザ制御装置との間で行われる調歩同期通信について、特にエンジン制御装置側でのデータ受信態様を中心にタイミングチャートとして示したものである。なお、ここで転送されるシリアルデータは、１バイト単位毎にバイト間ギャップ（データ間ギャップ）を有するとともに、該バイト間ギャップの直後にそれぞれスタートビットが付与されて転送される。また、ここで採用されている通信プロトコルでは、データの転送速度が「７８１２ｂｐｓ（ビット／秒）」、バイト間ギャップが「０〜１２８μｓ（マイクロ秒）」、応答時間（フレーム間ギャップ）が「１．２８ｍｓ（ミリ秒）」にそれぞれ設定されているとする。
【００４５】
このような調歩同期通信にあって、エンジン制御装置は、大きな流れとしては、同図２に示す受信開始タイミングｔ１０から上記通信プロトコルに基づき予め設定されているバイト間ギャップ（待機時間）の経過毎に、シリアルデータを１バイト単位で逐次受信する。そして、タイミングｔｎ２において全てのデータ（図２中のデータ１〜データｎ）の受信が完了したことを検出したエンジン制御装置は、その後、同通信プロトコルに基づき予め設定されている応答時間（受信完了タイミングｔｎ１ａ〜送信開始タイミングｔ２０）内にイモビライザ制御装置に対する応答を行う。ちなみに、ここでいう応答も、前述と同様、例えば符号作成プログラムを通じて作成される受信データに対応した符号データ等の応答データを送信側、すなわちイモビライザ制御装置に返信することである。
【００４６】
こうして応答を行ったエンジン制御装置は、その後、送信開始タイミングｔ２０で、イモビライザ制御装置からの送信要求を受け取り、この送信要求に基づいてイモビライザ制御装置に対するデータの送信を開始する。
【００４７】
図３〜図５は、上記調歩同期通信に際して当該電子制御装置（エンジン制御装置）により実行されるデータ（図２中のデータ１〜データｎ）の受信完了判定処理（受信完了の検出処理）について、その処理手順を示すフローチャートである。
【００４８】
まず、図３は、上記演算部１１に対してエンジン制御等を含む何らかの割込み要求があったときの処理手順を示すフローチャートである。
同図３に示されるように、この割込み処理においては、まず、ステップＳ１で、当該割込み要求が上記通信コントローラ１２からの受信割込みであるか否かが判断される。そして、このステップＳ１において上記通信コントローラ１２からの受信割込みであると判断されると、続くステップＳ２で、図４に示す受信割込みプログラムＰ１が起動され、同プログラムＰ１に基づく受信割込み処理が実行される。
【００４９】
一方、ステップＳ１において上記受信割込みではないと判断されると、次にステップＳ３において、当該割込み要求が上記タイマ１５からのタイマ割込みであるか否かが判断される。そして、このステップＳ３において上記タイマ１５からのタイマ割込みであると判断されると、続くステップＳ４で、図５に示すタイマ割込みプログラムＰ２が起動され、同プログラムＰ２に基づくタイマ割込み処理が実行される。
【００５０】
また、ステップＳ３において上記タイマ割込みでもないと判断されると、ステップＳ５で、当該割込み要求に基づき予め定められている何らかの割込み処理が実行される。このように、このエンジン制御装置では、上記通信コントローラ１２からの受信割込みを他の割込み処理よりも優先して実行するようにしている。
【００５１】
このためいま、上記エンジン制御装置において、通信コントローラ１２により図２に示すタイミングｔ１１ａで単位データ（１バイトのシリアルデータ）からなるデータ１の受信完了が検出され、この通信コントローラ１２から上記演算部１１に対して受信割込みがかけられたとすると、演算部１１では、この割込みにかかる処理を最優先して実行する。すなわち演算部１１は、この受信割込み処理として、プログラム格納部１４に格納されている受信割込みプログラムＰ１を起動し、これを実行する。なお、この受信割込みは、上記通信コントローラ１２から演算部１１に対して受信完了信号ＲＥ（図１）が入力されることで発生する。
【００５２】
図４は、上記受信割込みプログラムＰ１による受信割込み処理の処理手順を示すフローチャートである。
同図４に示すように、この受信割込み処理において、演算部１１はまず、ステップＳ１１において、エッジ検出フラグレジスタ１７をクリアする。
【００５３】
次に、ステップＳ１２において、演算部１１は、上記タイマ１５にタイマ時間として時間Ｔ１を設定する。なお、この設定されるタイマ時間Ｔ１とは、この場合も、上記バイト間ギャップ（待機時間）よりも長く、且つ、このバイト間ギャップに上記単位データを受信するためにかかる時間を加算して求められる時間よりも短い時間とされる。これにより、タイマ１５は、上記設定された時間Ｔ１に基づいてタイマ動作（計時動作）を開始し、タイマアップ（タイマ時間が経過）したタイミングｔ１２（図２参照）をもって上記演算部１１にタイマ割込みをかけるようになる。
【００５４】
こうしてタイマ割込みがかけられると、演算部１１は次に、プログラム格納部１４に格納されているタイマ割込みプログラムＰ２を起動してこれを実行する。なお、このタイマ割込みは、上記タイマ１５から演算部１１に対してタイマアップ信号ＴＵ（図１）が入力されることで発生する。
【００５５】
図５は、上記タイマ割込みプログラムＰ２によるタイマ割込み処理の処理手順を示すフローチャートである。
同図５に示すように、このタイマ割込み処理において、演算部１１はまず、ステップＳ２１において、エッジ検出フラグレジスタ１７からエッジ情報を取得し、続くステップＳ２２において、エッジ検出フラグレジスタ１７にエッジ検出フラグＦ１がセットされているか否か、換言すればエッジ検出回路１６によりエッジが検出されているか否かを判断する。
【００５６】
ちなみに、未だ全てのデータの受信が完了しておらず、上記受信端子ＴＥ１に対するデータの受信がある場合、上記エッジ検出回路１６は、図２に示すタイミングｔ１１ｂにて、そのデータのスタートビットに対応するエッジを検出して上記エッジ検出フラグレジスタ１７にエッジ検出フラグＦ１をセットする。一方、一連のデータの受信が完了するなど、受信端子ＴＥ１に対するデータの受信が途絶えているときには、上記エッジ検出端子ＴＥ３にもデータが入力されることはないため、エッジ検出回路１６を通じて上記エッジ検出フラグレジスタ１７にエッジ検出フラグＦ１がセットされることもない。
【００５７】
このため、上記ステップＳ２２において、エッジ検出フラグレジスタ１７にエッジ検出フラグＦ１がセットされていると判断されるときには、演算部１１は、続くステップＳ２３で「受信中」と判定する。
【００５８】
一方、同ステップＳ２２において、エッジ検出フラグレジスタ１７にエッジ検出フラグＦ１がセットされていないと判断されるときには、演算部１１は、続くステップＳ２４で「受信完了」と判定する。
【００５９】
このように、上記演算部１１では、上記タイミングｔ１２でのタイマ割込み処理として、上記エッジ検出フラグレジスタ１７にエッジ検出フラグＦ１がセットされているか否かを確認し、その結果に基づいて上記イモビライザ制御装置からのデータの受信が完了したか否かを判定する。そしてこのような処理が、それぞれ図２に示すタイミングｔ２１ａ〜ｔｎ１ａでの受信割込み、およびｔ２２〜ｔｎ２でのタイマ割込みに基づき、他の全てのデータ２〜データｎについても繰り返し実行される。すなわち、上記マイクロコンピュータ１０では、通信コントローラ１２を通じて単位データが受信される毎にエッジ検出フラグレジスタ１７をクリアしつつ、その後一定の時間Ｔ１を経ても同フラグレジスタ１７にエッジ検出フラグＦ１がセットされていないことに基づいて受信端子ＴＥ１へのシリアルデータの受信が完了した旨を判定する。これにより、先の図８に例示した電子制御装置と同等の機能が実現可能となり、エッジ検出フラグＦ１の操作を通じて前述した通信プロトコルによる制約を受けない早期の応答が可能となる。
【００６０】
ところで、上記受信完了判定処理（受信完了の検出処理）において、上記受信割込みに基づくエッジ検出フラグレジスタ１７のクリア処理が同フラグレジスタ１７に対するエッジ検出フラグＦ１のセットよりも遅れた場合、受信完了時期の誤判定が懸念される。この点、この実施の形態にかかる電子制御装置（エンジン制御装置）では、図３に示したように、通信コントローラ１２を通じて単位データが受信される毎に実行するエッジ検出フラグレジスタ１７のクリアにかかる受信割込みを、上記マイクロコンピュータ１０に対して行われる他の割込み処理よりも優先して実行するようにしている。これにより、受信割込みの遅延防止が図られて、上記受信完了時期の誤判定も回避される。
【００６１】
以上説明したように、この実施の形態にかかる電子制御装置およびそのシリアル通信方法によれば、以下のような優れた効果が得られるようになる。
（１）データ伝送線ＤＬ１に接続された受信端子ＴＥ１をさらにエッジ検出端子ＴＥ３に電気的に接続した。これにより、エッジ検出端子ＴＥ３にもシリアルデータのスタートビットに対応するエッジが取り込まれ、これがエッジ検出回路１６を通じて検出されてエッジ検出フラグＦ１がエッジ検出フラグレジスタ１７にセットされる。そして、通信コントローラ１２を通じて上記単位データが受信される毎にエッジ検出フラグレジスタ１７をクリアしつつ、その後一定の時間Ｔ１を経ても同フラグレジスタ１７にエッジ検出フラグＦ１がセットされていないことに基づいて受信端子ＴＥ１へのシリアルデータの受信が完了した旨を判定することとした。このため、先の図８に例示したものと同等の機能が実現可能となり、エッジ検出フラグＦ１の操作を通じて通信プロトコルによる制約を受けない早期の応答が可能となる。
【００６２】
（２）通信コントローラ１２を通じて単位データが受信される毎に実行する受信割込み処理、すなわちエッジ検出フラグレジスタ１７のクリアにかかる処理を、上記マイクロコンピュータ１０に対して行われる他の割込み処理よりも優先して実行するようにした。これにより、上記エッジ検出フラグレジスタ１７のクリア処理が同フラグレジスタ１７に対するエッジ検出フラグＦ１のセット処理よりも遅れる場合に懸念される受信完了時期の誤判定を的確に回避することができるようになる。
【００６３】
（第２の実施の形態）
図６および図７に、この発明にかかる電子制御装置およびそのシリアル通信方法についてその第２の実施の形態を示す。
【００６４】
この実施の形態にかかる電子制御装置も、先の第１の実施の形態の電子制御装置と同様、シリアル通信を通じて他の電子制御装置（イモビライザ制御装置）からマイクロコンピュータに送信されるデータを受信し、その受信したデータの認証に基づいて車載エンジンを制御するものである。ただし、この実施の形態の電子制御装置では、図６に示すような構成とすることで、前述した通信プロトコルによる制約を解消して早期の応答を可能としている。
【００６５】
以下、図６および図７を参照して、先の第１の実施の形態との相違点を中心に、この実施の形態にかかる電子制御装置およびそのシリアル通信方法について詳述する。
まず、図６を参照して、この実施の形態にかかる電子制御装置（エンジン制御装置）の概略構成について説明する。なお、図６は、主にこの電子制御装置の概略構成を模式的に示すブロック図である。
【００６６】
同図６に示すように、このエンジン制御装置は、少なくとも受信端子ＴＥ１および送信端子ＴＥ２、並びにクロック端子ＴＥ４を備えるマイクロコンピュータ３０を有している。そして、それら端子ＴＥ１およびＴＥ２、並びに端子ＴＥ４に接続されたデータ伝送線ＤＬ１およびＤＬ２、並びにクロック伝送線ＣＬを介してイモビライザ制御装置のマイクロコンピュータ２０と双方向通信可能に接続されている。なお、上記マイクロコンピュータ３０としても、バス幅が３２ビット長のマイクロコンピュータを想定している。
【００６７】
ここで、マイクロコンピュータ３０は、大きくは、演算部３１と、通信コントローラ（通信制御手段）３２と、受信データバッファ３３と、例えばＲＯＭ等からなるプログラム格納部３４と、タイマ３５と、エッジ検出回路（エッジ検出手段）３６と、エッジ検出フラグレジスタ３７とを備えて構成されている。
【００６８】
このうち、演算部３１は、プログラム格納部３４に格納されている受信割込みプログラムＰ１やタイマ割込みプログラムＰ２等の各種プログラムを読み込みつつ、それらプログラムを実行する部分である。そしてここでも、上記タイマ３５を利用してのタイマ割込み処理等の実行が可能となっている。
【００６９】
また、通信コントローラ３２は、上記データ伝送線ＤＬ１を通じて受信端子ＴＥ１に受信されるシリアルデータを所定の通信プロトコルに基づいて予め設定されているバイト間ギャップ（待機時間）の経過毎に１バイト単位で逐次受信するとともに、それら受信したデータを上記受信データバッファ３３に逐次格納するものである。ただしこの実施の形態において、上記通信コントローラ３２に受信されるシリアルデータは、上記クロック伝送線ＣＬを介してクロック端子ＴＥ４に印加されるクロックに同期して転送されている。
【００７０】
また、エッジ検出回路３６は、上記クロック伝送線ＣＬに接続されたクロック端子ＴＥ４にさらに電気的に接続されたエッジ検出端子ＴＥ３を有して該端子ＴＥ３に入力される信号のエッジ（ここでの例では立ち下がりエッジ）を検出するものである。また、エッジ検出フラグレジスタ３７は、上記エッジ検出回路３６にてエッジが検出される都度その旨を示すエッジ検出フラグＦ１がセットされるものである。
【００７１】
次に、図７を併せ参照して、この実施の形態にかかる電子制御装置（エンジン制御装置）と外部機器（イモビライザ制御装置）との間で行われるクロック同期通信（シリアル通信）の通信態様について説明する。
【００７２】
図７は、上記電子制御装置（エンジン制御装置）とイモビライザ制御装置との間で行われるクロック同期通信について、特にエンジン制御装置側でのデータ受信態様を中心にタイミングチャートとして示したものである。なお上述のように、ここで転送されるシリアルデータは、上記クロック端子ＴＥ４に印加されるクロックに同期しており、詳しくは１バイト単位毎に同クロックに対応したバイト間ギャップ（データ間ギャップ）を有して転送される。また、上記クロックは、このシリアルデータのいわば搬送波ともいうべきものであり、同シリアルデータの転送が必要とされているときにだけ上記クロック端子ＴＥ４に印加される。また、ここで採用されている通信プロトコルでは、データの転送速度が「７８１２ｂｐｓ（ビット／秒）」、バイト間ギャップが「０〜１２８μｓ（マイクロ秒）」、応答時間（フレーム間ギャップ）が「１．２８ｍｓ（ミリ秒）」にそれぞれ設定されているとする。
【００７３】
このようなクロック同期通信にあって、エンジン制御装置は、大きな流れとしては、同図７に示す受信開始タイミングｔ１０から上記通信プロトコルに基づき予め設定されているバイト間ギャップ（待機時間）の経過毎に、クロックに同期して転送されるシリアルデータを同クロックに基づき１バイト単位で逐次受信する。そして、タイミングｔｎ２において全てのデータ（図７中のデータ１〜データｎ）の受信が完了したことを検出したエンジン制御装置は、その後、同通信プロトコルに基づき予め設定されている応答時間（受信完了タイミングｔｎ１ａ〜送信開始タイミングｔ２０）内にイモビライザ制御装置に対する応答を行う。
【００７４】
こうして応答を行ったエンジン制御装置は、その後、送信開始タイミングｔ２０で、イモビライザ制御装置からの送信要求を受け取り、この送信要求に基づいてイモビライザ制御装置に対するデータの送信を開始する。また、このデータの送信も、上記クロックに同期して行われる。
【００７５】
次に、このようなクロック同期通信にあってエンジン制御装置により実行されるデータ（図７中のデータ１〜データｎ）の受信完了判定処理（受信完了の検出処理）について説明する。
【００７６】
この実施の形態においても、先の図３〜図５に示した処理手順と同様の処理手順で受信完了判定処理を行う。
すなわち、上記エンジン制御装置において、通信コントローラ３２により図７に示すタイミングｔ１１ａで単位データ（１バイトのシリアルデータ）からなるデータ１の受信完了が検出され、この通信コントローラ３２から上記演算部３１に対して受信割込みがかけられたとすると、演算部３１では、この割込みにかかる処理を最優先して実行する。すなわち演算部３１は、この受信割込み処理として、プログラム格納部３４に格納されている受信割込みプログラムＰ１を起動し、これを実行する。なお、この受信割込みも、上記通信コントローラ３２から演算部３１に対して受信完了信号ＲＥ（図６）が入力されることで発生する。
【００７７】
この受信割込み処理において、演算部３１は、エッジ検出フラグレジスタ１７をクリアするとともに、上記タイマ３５にタイマ時間として時間Ｔ１を設定する。このタイマ時間Ｔ１も、上記バイト間ギャップ（待機時間）よりも長く、且つ、このバイト間ギャップに上記単位データを受信するためにかかる時間を加算して求められる時間よりも短い時間として設定される。これにより、タイマ３５は、上記設定された時間Ｔ１に基づいてタイマ動作（計時動作）を開始し、タイマアップ（タイマ時間が経過）したタイミングｔ１２（図７参照）をもって上記演算部３１にタイマ割込みをかけることとなる。
【００７８】
そして、こうしてタイマ割込みがかけられると、演算部３１は次に、プログラム格納部３４に格納されているタイマ割込みプログラムＰ２を起動してこれを実行する。このタイマ割込みも、上記タイマ３５から演算部３１に対してタイマアップ信号ＴＵが入力されることで発生する。
【００７９】
このタイマ割込み処理において、演算部３１はまず、上記エッジ検出フラグレジスタ３７からエッジ情報を取得し、エッジ検出フラグレジスタ３７にエッジ検出フラグＦ１がセットされているか否か、換言すればエッジ検出回路３６によりエッジが検出されているか否かを判断する。
【００８０】
ちなみにここでは、未だ全てのデータの受信が完了しておらず、上記受信端子ＴＥ１に対するデータの受信がある場合、上記エッジ検出回路３６は、図７のタイミングｔ１１ｂをはじめとして、上記クロック端子ＴＥ４にクロックの立ち下がりエッジが印加される都度、上記エッジ検出フラグレジスタ３７にエッジ検出フラグＦ１をセットする。一方、一連のデータの受信が完了するなど、受信端子ＴＥ１に対するデータの受信が途絶えているときには、上記エッジ検出端子ＴＥ３にもクロックが印加されることはないため、上記受信割込み処理を通じてエッジ検出フラグレジスタ３７がクリアされて以降、このエッジ検出フラグレジスタ３７にエッジ検出フラグＦ１がセットされることもない。
【００８１】
このため、演算部３１では、上記エッジ検出フラグレジスタ３７にエッジ検出フラグＦ１がセットされていると判断されるときには「受信中」と判定し、一方、同エッジ検出フラグレジスタ３７にエッジ検出フラグＦ１がセットされていないと判断されるときには「受信完了」と判定する。
【００８２】
このように、この実施の形態においても、上記演算部３１では、上記タイミングｔ１２でのタイマ割込み処理として、上記エッジ検出フラグレジスタ３７にエッジ検出フラグＦ１がセットされているか否かを確認し、その結果に基づいて上記イモビライザ制御装置からのデータの受信が完了したか否かを判定する。そしてこのような処理が、それぞれ図７に示すタイミングｔ２１ａ〜ｔｎ１ａでの受信割込み、およびｔ２２〜ｔｎ２でのタイマ割込みに基づき、他の全てのデータ２〜データｎについても繰り返し実行される。すなわち、上記マイクロコンピュータ３０では、通信コントローラ３２を通じて単位データが受信される毎にエッジ検出フラグレジスタ３７をクリアしつつ、その後一定の時間Ｔ１を経ても同フラグレジスタ３７にエッジ検出フラグがセットされていないことに基づいて受信端子ＴＥ１へのシリアルデータの受信が完了した旨を判定する。これによっても、先の図８に例示した電子制御装置と同等の機能が実現可能となり、エッジ検出フラグＦ１の操作を通じて前述した通信プロトコルによる制約を受けない早期の応答が可能となる。
【００８３】
また、この電子制御装置（エンジン制御装置）においては、クロック端子ＴＥ４に印加されるクロックの一方のエッジ（ここでの例では立ち下がりエッジ）を検出するようにしているため、データ受信中においては同クロックの周期に対応する一定時間毎にエッジが検出される。そのため、たとえ上記受信割込みに基づくエッジ検出フラグレジスタ３７のクリア処理が同フラグレジスタ３７に対するエッジ検出フラグＦ１のセット処理よりも遅れたとしても、確実に上記エッジ検出フラグレジスタ３７にエッジ検出フラグがセットされ、上記クリア処理の遅れに伴う受信完了時期の誤判定等は回避されることとなる。
【００８４】
以上に説明したように、この第２の実施の形態にかかる電子制御装置およびそのシリアル通信方法によっても、先の第１の実施の形態による上記（１）の効果および上記（２）の効果と同等もしくはそれに準じた効果を得ることができる。
【００８５】
（他の実施の形態）
なお、上記各実施の形態は、以下の態様をもって実施することもできる。
・例えば第２の実施の形態において例示したクロック同期通信においても、上記第１の実施の形態と同様、当該マイクロコンピュータの受信端子とエッジ検出端子とを電気的に接続し、受信端子に受信されるシリアルデータのスタートビットの検出に基づいてエッジ検出フラグＦ１がセットされるようにしてもよい。
【００８６】
・上記各実施の形態では、通信コントローラ１２あるいは３２を通じて単位データが受信される毎に実行するエッジ検出フラグレジスタ１７あるいは３７のクリアにかかる受信割込みを、上記マイクロコンピュータ１０あるいは３０に対して行われる他の割込み処理よりも優先して実行するようにした。しかし、少なくとも上記第２の実施の形態においては、上記受信割込みの優先度は任意である。また、第１の実施の形態であれ、上記受信割込みが遅滞なく行われる場合には、あえてその優先度を定める必要もない。
【００８７】
・上記各実施の形態においては、上記エッジ検出回路１６および３６についての各マイクロコンピュータ内での配設箇所についての言及を避けたが、これらは、ポートに内蔵されるものであっても、あるいはポートの外に設けられるものであってもよい。また、上記エッジ検出端子ＴＥ３は、通常の外部割込み端子であってもよい。要は、上記受信端子ＴＥ１あるいは上記クロック端子ＴＥ４と電気的に接続されて、受信端子ＴＥ１に受信されるデータのエッジを検出可能な端子であればよい。
【００８８】
・上記各実施の形態では、ハードウェアからなるタイマ１５あるいは３５を用いるようにしたが、これと同等の機能をソフトウェアによって実現するようにしてもよい。
・上記各実施の形態では、イモビライザ制御装置とのシリアル通信（調歩同期通信あるいはクロック同期通信）について言及したが、これに限らず、その他の外部機器とのシリアル通信についてもこの発明は適用可能である。
【００８９】
・また、シリアル通信に際して用いられる通信プロトコル自体も、上述したものに限らず任意である。
・この発明は、採用されるマイクロコンピュータのバス幅に限定されるものではない。すなわち、バス幅が１６ビット長や３２ビット長のものに限らず、将来予測される６４ビット長のバス幅をもつマイクロコンピュータ等であれ、通信コントローラ（通信制御手段）を通じて受信中フラグを直接操作することのできないマイクロコンピュータについては、同様にこの発明を適用することができる。
【図面の簡単な説明】
【００９０】
【図１】この発明にかかる電子制御装置の第１の実施の形態について、その概略構成を模式的に示すブロック図。
【図２】同実施の形態にかかる電子制御装置（エンジン制御装置）とイモビライザ制御装置との間で行われるシリアル通信方法（調歩同期通信方法）について、特にエンジン制御装置側でのデータ受信態様を中心に示すタイミングチャート。
【図３】同実施の形態にかかる電子制御装置（エンジン制御装置）により実行される割込み処理についてその処理手順を示すフローチャート。
【図４】同実施の形態にかかる電子制御装置（エンジン制御装置）により実行される受信割込み処理についてその処理手順を示すフローチャート。
【図５】同実施の形態にかかる電子制御装置（エンジン制御装置）により実行されるタイマ割込み処理についてその処理手順を示すフローチャート。
【図６】この発明にかかる電子制御装置の第２の実施の形態について、その概略構成を模式的に示すブロック図。
【図７】同実施の形態にかかる電子制御装置（エンジン制御装置）とイモビライザ制御装置との間で行われるシリアル通信方法（クロック同期通信方法）について、特にエンジン制御装置側でのデータ受信態様を中心に示すタイミングチャート。
【図８】従来の電子制御装置の一例について、その概略構成を模式的に示すブロック図。
【図９】従来の電子制御装置（エンジン制御装置）とイモビライザ制御装置との間で行われるシリアル通信方法（調歩同期通信方法）について、その一例を示すタイミングチャート。
【符号の説明】
【００９１】
１０、３０、４０…マイクロコンピュータ、１１、３１、４１…演算部、１２、３２、４２…通信コントローラ（通信制御手段）、１３、３３、４３…受信データバッファ、１４、３４、４４…プログラム格納部、１５、３５、４５…タイマ、１６、３６…エッジ検出回路（エッジ検出手段）、１７、３７…エッジ検出フラグレジスタ、４６…受信中フラグレジスタ、ＴＥ１…受信端子、ＴＥ２…送信端子、ＴＥ３…エッジ検出端子、ＴＥ４…クロック端子、ＤＬ１、ＤＬ２…データ伝送線、ＣＬ…クロック伝送線。
【図１】
2005234803.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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