(57)【要約】【課題】  電源電圧が低くても高い周波数での動作が可能であり、かつｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタ間の特性バラツキの影響の少ないレベルダウンコンバータを提供することを課題とする。【解決手段】  第１の電源電圧が供給され、入力信号を論理反転した信号を出力する第１のインバータ(101a,102a)と、第１の電源電圧よりも低い第２の電源電圧が供給され、第１のインバータの出力信号を論理反転した信号を出力する第２のインバータ(106b,107b)とを有するレベルダウンコンバータが提供される。第１のインバータは、第１の膜厚のゲート絶縁膜を有するトランジスタを含む。第２のインバータは、第１の膜厚よりも薄い第２の膜厚のゲート絶縁膜を有するトランジスタを含む。【選択図】        図１
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【特許請求の範囲】
【請求項１】
第１の電源電圧が供給され、第１の膜厚のゲート絶縁膜を有するトランジスタを含み、入力信号を論理反転した信号を出力する第１のインバータと、
前記第１の電源電圧よりも低い第２の電源電圧が供給され、前記第１の膜厚よりも薄い第２膜厚のゲート絶縁膜を有するトランジスタを含み、前記第１のインバータの出力信号を論理反転した信号を出力する第２のインバータと
を有するレベルダウンコンバータ。
【請求項２】
さらに、前記第１のインバータの出力電圧を分圧して前記第２のインバータの入力に供給する分圧回路を有する請求項１記載のレベルダウンコンバータ。
【請求項３】
前記分圧回路は、前記第１のインバータの出力に複数の抵抗素子を直列接続し、前記複数の抵抗素子間のノードを前記第２のインバータの入力に接続する請求項２記載のレベルダウンコンバータ。
【請求項４】
前記抵抗素子は、ｐチャネルＭＯＳ電界効果トランジスタをダイオード接続した素子と、ｎチャネルＭＯＳ電界効果トランジスタをダイオード接続した素子とを直列接続した素子である請求項３記載のレベルダウンコンバータ。
【請求項５】
さらに、前記第１のインバータの入力がハイレベルのとき、前記第２のインバータの入力をローレベルにするための補助分圧素子を有する請求項３又は４記載のレベルダウンコンバータ。
【請求項６】
前記第１のインバータは、第１の入力端子と、第１の出力端子と、前記第１の膜厚のゲート絶縁膜を有する第１のｐチャネルＭＯＳ電界効果トランジスタと、前記第１の膜厚のゲート絶縁膜を有する第１のｎチャネルＭＯＳ電界効果トランジスタとを有し、
前記第１のｐチャネルＭＯＳ電界効果トランジスタは、ゲートが前記第１の入力端子に接続され、ソースが前記第１の電源電圧に接続され、ドレインが前記第１の出力端子に接続され、
前記第１のｎチャネルＭＯＳ電界効果トランジスタは、ゲートが前記第１の入力端子に接続され、ソースが基準電位に接続され、ドレインが前記第１の出力端子に接続され、
前記第２のインバータは、第２の入力端子と、第２の出力端子と、前記第２の膜厚のゲート絶縁膜を有する第２のｐチャネルＭＯＳ電界効果トランジスタと、前記第２の膜厚のゲート絶縁膜を有する第２のｎチャネルＭＯＳ電界効果トランジスタとを有し、
前記第２のｐチャネルＭＯＳ電界効果トランジスタは、ゲートが前記第２の入力端子に接続され、ソースが前記第２の電源電圧に接続され、ドレインが前記第２の出力端子に接続され、
前記第２のｎチャネルＭＯＳ電界効果トランジスタは、ゲートが前記第２の入力端子に接続され、ソースが基準電位に接続され、ドレインが前記第２の出力端子に接続される請求項２記載のレベルダウンコンバータ。
【請求項７】
前記分圧回路は、前記第１の出力端子及び基準電位間に複数の抵抗素子が直列接続され、前記複数の抵抗素子間のノードが前記第２の入力端子に接続される請求項６記載のレベルダウンコンバータ。
【請求項８】
前記抵抗素子は、第１の端子と、第２の端子と、抵抗用ＭＯＳ電界効果トランジスタとを有し、
前記抵抗用ＭＯＳ電界効果トランジスタは、ゲート及びドレインが前記第１の端子に接続され、ソースが前記第２の端子に接続される請求項７記載のレベルダウンコンバータ。
【請求項９】
さらに、前記第１の入力端子がハイレベルのとき、前記第２の入力端子をローレベルにするための補助分圧素子を有する請求項８記載のレベルダウンコンバータ。
【請求項１０】
前記補助分圧素子は、補助用ｎチャネルＭＯＳ電界効果トランジスタを有し、前記補助用ｎチャネルＭＯＳ電界効果トランジスタは、ゲートが前記第１の入力端子に接続され、ソースが基準電位に接続され、ドレインが前記第２の入力端子に接続される請求項９記載のレベルダウンコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レベルダウンコンバータに関し、特に２つのインバータを有するレベルダウンコンバータに関する。
【背景技術】
【０００２】
従来より、半導体集積回路の消費電力を低減させるために、外部との入出力信号の電圧レベルは保ったまま、内部回路はより低い電源電圧で動作させるということが行なわれている。このような半導体集積回路には、その入力部に厚いゲート酸化膜を有する厚酸化膜トランジスタで構成されたインバータからなるレベルダウンコンバータが備えられている。
【０００３】
図７は、従来技術によるレベルダウンコンバータの回路を示す図である。前段インバータはＭＯＳ電界効果トランジスタ７０１ａ及び７０２ａを有し、後段インバータはＭＯＳ電界効果トランジスタ７０３ａ及び７０４ａを有する。以下、ＭＯＳ電界効果トランジスタを、単にＭＯＳトランジスタという。
【０００４】
まず、前段インバータについて説明する。入力端子Ｖｉｎには、ｐチャネルＭＯＳトランジスタ７０１ａのゲート及びｎチャネルＭＯＳトランジスタ７０２ａのゲートが接続される。ｐチャネルＭＯＳトランジスタ７０１ａは、ソースが高電源電圧Ｖｄｄｅ（例えば３．３Ｖ）に接続され、ドレインがノードＶ２に接続される。ｎチャネルＭＯＳトランジスタ７０２ａは、ソースが基準電位Ｖｓｓｅ（例えば０Ｖ）に接続され、ドレインがノードＶ２に接続される。この前段インバータは、図８に示すように、入力端子Ｖｉｎに入力される例えば０Ｖ〜３．３Ｖのデジタル信号（例えばクロック信号）を入力し、その信号を論理反転した信号をノードＶ２に出力する。ノードＶ２の信号も、例えば０Ｖ〜３．３Ｖの信号である。
【０００５】
前段インバータの動作を説明する。入力端子Ｖｉｎがローレベル（０Ｖ）であるとき（時刻ｔ２〜ｔ３）、ｐチャネルＭＯＳトランジスタ７０１ａがオンし、ｎチャネルＭＯＳトランジスタ７０２ａがオフする。その結果、ノードＶ２はハイレベル（３．３Ｖ）になる。一方、入力端子Ｖｉｎがハイレベル（３．３Ｖ）であるとき（時刻ｔ１〜ｔ２，ｔ３〜ｔ４）、ｐチャネルＭＯＳトランジスタ７０１ａがオフし、ｎチャネルＭＯＳトランジスタ７０２ａがオンする。その結果、ノードＶ２はローレベル（０Ｖ）になる。
【０００６】
次に、後段インバータについて説明する。ノードＶ２には、ｐチャネルＭＯＳトランジスタ７０３ａのゲート及びｎチャネルＭＯＳトランジスタ７０４ａのゲートが接続される。ｐチャネルＭＯＳトランジスタ７０３ａは、ソースが低電源電圧Ｖｄｄ（例えば１．２Ｖ）に接続され、ドレインが出力端子Ｖｏｕｔに接続される。ｎチャネルＭＯＳトランジスタ７０４ａは、ソースが基準電位Ｖｓｓ（例えば０Ｖ）に接続され、ドレインが出力端子Ｖｏｕｔに接続される。この後段インバータは、図８に示すように、ノードＶ２の例えば０Ｖ〜３．３Ｖのデジタル信号を入力し、その信号を論理反転した信号を出力端子Ｖｏｕｔに出力する。出力端子Ｖｏｕｔの信号は、例えば０Ｖ〜１．２Ｖの信号である。この出力端子Ｖｏｕｔの信号は、立ち上がり速度が遅くなってしまう。その理由は後述する。
【０００７】
後段インバータの動作を説明する。ノードＶ２がローレベル（０Ｖ）であるとき（時刻ｔ１〜ｔ２，ｔ３〜ｔ４）、ｐチャネルＭＯＳトランジスタ７０３ａがオンし、ｎチャネルＭＯＳトランジスタ７０４ａがオフする。その結果、出力端子Ｖｏｕｔはハイレベル（１．２Ｖ）になる。一方、ノードＶ２がハイレベル（３．３Ｖ）であるとき（時刻ｔ２〜ｔ３）、ｐチャネルＭＯＳトランジスタ７０３ａがオフし、ｎチャネルＭＯＳトランジスタ７０４ａがオンする。その結果、出力端子Ｖｏｕｔはローレベル（０Ｖ）になる。
【０００８】
前段インバータの電源電圧Ｖｄｄｅ（３．３Ｖ）は高く、後段インバータの電源電圧Ｖｄｄ（１．２Ｖ）は低い。入力端子Ｖｉｎには０〜３．３Ｖのデジタル信号が入力されるので、ＭＯＳトランジスタ７０１ａ及び７０２ａのゲート酸化膜が破壊されないようにするため、ＭＯＳトランジスタ７０１ａ及び７０２ａのゲート酸化膜を厚くする必要がある。
【０００９】
また、ノードＶ２の信号も０Ｖ〜３．３Ｖであるので、ＭＯＳトランジスタ７０３ａ及び７０４ａのゲート酸化膜が破壊されないようにするため、ＭＯＳトランジスタ７０３ａ及び７０４ａのゲート酸化膜を厚くする必要がある。
【００１０】
また、下記の特許文献１には、動作速度の低下を防止すると共に、貫通電流の増加を抑えて消費電力の低減化を図るレベルダウンコンバータが開示されている。
【００１１】
【特許文献１】特開２００２−２４６８９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
図８に示すように、出力端子Ｖｏｕｔの信号は、立ち上がり速度が遅くなる理由を説明する。ｐチャネルＭＯＳトランジスタ７０３ａのゲートに０Ｖが印加されると、トランジスタ７０３ａがオンし、ソース及びドレイン間に電流Ｉｄｓが流れる。この電流Ｉｄｓは、ソースに対するゲートの電圧Ｖｇｓの絶対値が高いほど、大きくなる。ゲートに０Ｖが印加されると、電圧Ｖｇｓは−１．２Ｖになる。
【００１３】
さらに、トランジスタ７０３ａの閾値電圧を考慮する必要がある。トランジスタ７０３ａは、電圧Ｖｇｓが負の閾値電圧以下であるときに電流Ｉｄｓが流れるので、実質的には、電圧Ｖｇｓ（−１．２Ｖ）から負の閾値電圧を引いた電圧に応じて電流Ｉｄｓが流れる。すなわち、閾値電圧の絶対値が低いほど、大きな電流Ｉｄｓが流れる。厚いゲート酸化膜のトランジスタは、薄いゲート酸化膜のトランジスタに比べて、閾値電圧の絶対値が高い。そのため、電流Ｉｄｓが小さくなり、トランジスタ７０３ａの動作速度が遅くなる。その結果、図８の出力端子Ｖｏｕｔの立ち上がり速度が遅くなる。すなわち、出力端子Ｖｏｕｔが０Ｖから１．２Ｖに遷移する時間が遅くなる。
【００１４】
一方、出力端子Ｖｏｕｔの立ち下がり速度は遅くならない。ｎチャネルＭＯＳトランジスタ７０４ａのゲートに３．３Ｖが印加されると、トランジスタ７０４ａがオンし、ドレイン及びソース間に電流Ｉｄｓが流れる。この電流Ｉｄｓは、ソースに対するゲートの電圧Ｖｇｓが高いほど、大きくなる。ゲートに３．３Ｖが印加されると、電圧Ｖｇｓは３．３Ｖの高電圧になる。電圧Ｖｇｓが高電圧であるために、電流Ｉｄｓが大きくなり、トランジスタ７０４ａの動作が速くなる。トランジスタ７０４ａがオン動作する速度が速いために、図８の出力端子Ｖｏｕｔの立ち下がり速度が速くなる。すなわち、出力端子Ｖｏｕｔが１．２Ｖから０Ｖに遷移する時間が速くなる。
【００１５】
出力端子Ｖｏｕｔの信号は、立ち上がり速度が遅くなるので、デューティー比が劣化する。すなわち、入力端子Ｖｉｎのハイレベルの期間８０１に対して出力端子Ｖｏｕｔのハイレベルの期間８１１が短くなり、入力端子Ｖｉｎのローレベルの期間８０２に対して出力端子Ｖｏｕｔのローレベルの期間８１２が長くなってしまう。
【００１６】
出力端子Ｖｏｕｔの信号は、閾値８１０を基準に、ハイレベル又はローレベルが決定される。その出力信号は、立ち上がり速度が遅いため、ローレベルからハイレベルに遷移するタイミングが敏感であり、ずれやすい。この理由は、ｐチャネルＭＯＳトランジスタ７０３ａは、印加される電圧Ｖｇｓの絶対値が低いため、サブスレッショルド領域で動作し、特性が不安定になるからである。また、ｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタ間の特性バラツキが大きい場合、出力信号のデューティー比が劣化しやすくなる。また、電源やグランドにノイズが乗ると出力信号が劣化しやすくなる。
【００１７】
また、高い周波数のクロック信号を入力端子Ｖｉｎに入力すると、ｐチャネルＭＯＳトランジスタ７０３ａの動作速度が遅いために、クロック信号を出力できなかったり、出力クロック信号のデューティー比が劣化したりしてしまう。また、電源電圧Ｖｄｄが低下すると、信号レベル変換が困難になる。
【００１８】
本発明の目的は、電源電圧Ｖｄｄが低くても高い周波数での動作が可能であり、かつｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタ間の特性バラツキの影響の少ないレベルダウンコンバータを提供することである。
【課題を解決するための手段】
【００１９】
本発明の一観点によれば、第１の電源電圧が供給され、入力信号を論理反転した信号を出力する第１のインバータと、第１の電源電圧よりも低い第２の電源電圧が供給され、第１のインバータの出力信号を論理反転した信号を出力する第２のインバータとを有するレベルダウンコンバータが提供される。第１のインバータは、第１の膜厚のゲート絶縁膜を有するトランジスタを含む。第２のインバータは、第１の膜厚よりも薄い第２の膜厚のゲート絶縁膜を有するトランジスタを含む。
【発明の効果】
【００２０】
膜厚が薄いゲート絶縁膜のトランジスタは、膜厚が厚いゲート絶縁膜のトランジスタに比べ、閾値電圧の絶対値が低い。第２のインバータに薄い膜厚のゲート絶縁膜のトランジスタを用いることにより、そのトランジスタの閾値電圧の絶対値が低くなり、動作速度が速くなる。その結果、入力信号の周波数が高くても、出力信号のデューティー比の劣化を防止することができる。また、電源やグランドに乗るノイズの影響を受けにくくなる。また、プロセスがばらついた際にもデューティー比の劣化を防止することができる。
【発明を実施するための最良の形態】
【００２１】
（第１の実施形態）
図１は、本発明の第１の実施形態によるレベルダウンコンバータの構成例を示す回路図である。前段インバータはＭＯＳ電界効果トランジスタ１０１ａ及び１０２ａを有し、後段インバータはＭＯＳ電界効果トランジスタ１０６ｂ及び１０７ｂを有する。以下、ＭＯＳ電界効果トランジスタを、単にＭＯＳトランジスタという。
【００２２】
ＭＯＳトランジスタ１０１ａ及び１０２ａは、厚い膜厚のゲート酸化膜（ゲート絶縁膜）を有するトランジスタである。それに対し、ＭＯＳトランジスタ１０６ｂ及び１０７ｂは、薄い膜厚のゲート酸化膜（ゲート絶縁膜）を有するトランジスタである。抵抗１０３〜１０５は、端子Ｖ３の電圧を分圧して端子Ｖ１に供給するための分圧回路である。
【００２３】
まず、前段インバータについて説明する。入力端子Ｖｉｎには、ｐチャネルＭＯＳトランジスタ１０１ａのゲート及びｎチャネルＭＯＳトランジスタ１０２ａのゲートが接続される。ｐチャネルＭＯＳトランジスタ１０１ａは、ソースが高電源電圧Ｖｄｄｅ（例えば３．３Ｖ）に接続され、ドレインが出力端子Ｖ３に接続される。ｎチャネルＭＯＳトランジスタ１０２ａは、ソースが基準電位Ｖｓｓｅ（例えば０Ｖ）に接続され、ドレインが出力端子Ｖ３に接続される。この前段インバータは、図２に示すように、入力端子Ｖｉｎに入力される例えば０Ｖ〜３．３Ｖのデジタル信号（例えばクロック信号）を入力し、その信号を論理反転した信号を出力端子Ｖ３に出力する。出力端子Ｖ３の信号も、例えば０Ｖ〜３．３Ｖの信号である。
【００２４】
前段インバータの動作を説明する。入力端子Ｖｉｎがローレベル（０Ｖ）であるとき（時刻ｔ２〜ｔ３）、ｐチャネルＭＯＳトランジスタ１０１ａがオンし、ｎチャネルＭＯＳトランジスタ１０２ａがオフする。その結果、出力端子Ｖ３はハイレベル（３．３Ｖ）になる。一方、入力端子Ｖｉｎがハイレベル（３．３Ｖ）であるとき（時刻ｔ１〜ｔ２，ｔ３〜ｔ４）、ｐチャネルＭＯＳトランジスタ１０１ａがオフし、ｎチャネルＭＯＳトランジスタ１０２ａがオンする。その結果、出力端子Ｖ３はローレベル（０Ｖ）になる。
【００２５】
３つの抵抗１０３〜１０５は、出力端子Ｖ３及び基準電位Ｖｓｓｅ間に直列接続される。入力端子Ｖ１は、抵抗１０４及び１０５の相互接続点のノードに接続される。入力端子Ｖ１には、出力端子Ｖ３の電圧を抵抗分圧した電圧が印加される。３つの抵抗１０３〜１０５がすべて同じ抵抗値を有する場合、入力端子Ｖ１の電圧は出力端子Ｖ３の電圧の１／３の電圧になる。出力端子Ｖ３の電圧は０ｖ〜３．３Ｖであり、入力端子Ｖ１の電圧は０Ｖ〜１．１Ｖである。抵抗１０３〜１０５は、拡散抵抗、ポリシリコン抵抗、メタル抵抗等が含まれる。
【００２６】
なお、トランジスタ１０６ｂ及び１０７ｂには１．２Ｖの電源電圧Ｖｄｄが供給されるため、トランジスタ１０６ｂ及び１０７ｂのゲートに接続される入力端子Ｖ１の電圧は、電源電圧Ｖｄｄ以下になるように抵抗分圧することが好ましい。トランジスタ１０６ｂ及び１０７ｂは、ゲート酸化膜が薄いため、抵抗１０３〜１０５がないと、高電圧のためにゲート酸化膜が破壊されてしまう。そのため、抵抗１０３〜１０５により分圧して、入力端子Ｖ１の電圧を下げる必要がある。
【００２７】
次に、後段インバータについて説明する。入力端子Ｖ１には、ｐチャネルＭＯＳトランジスタ１０６ｂのゲート及びｎチャネルＭＯＳトランジスタ１０７ｂのゲートが接続される。ｐチャネルＭＯＳトランジスタ１０６ｂは、ソースが低電源電圧Ｖｄｄ（例えば１．２Ｖ）に接続され、ドレインが出力端子Ｖｏｕｔに接続される。ｎチャネルＭＯＳトランジスタ１０７ｂは、ソースが基準電位Ｖｓｓ（例えば０Ｖ）に接続され、ドレインが出力端子Ｖｏｕｔに接続される。この後段インバータは、図２に示すように、入力端子Ｖ１の信号（０Ｖ〜１．１Ｖ）を入力し、その信号を論理反転した信号を出力端子Ｖｏｕｔに出力する。出力端子Ｖｏｕｔの信号は、例えば０Ｖ〜１．２Ｖの信号である。
【００２８】
後段インバータの動作を説明する。入力端子Ｖ１がローレベル（０Ｖ）であるとき（時刻ｔ１〜ｔ２，ｔ３〜ｔ４）、ｐチャネルＭＯＳトランジスタ１０６ｂがオンし、ｎチャネルＭＯＳトランジスタ１０７ｂがオフする。その結果、出力端子Ｖｏｕｔはハイレベル（１．２Ｖ）になる。一方、入力端子Ｖ１がハイレベル（１．１Ｖ）であるとき（時刻ｔ２〜ｔ３）、ｐチャネルＭＯＳトランジスタ１０６ｂがオフし、ｎチャネルＭＯＳトランジスタ１０７ｂがオンする。その結果、出力端子Ｖｏｕｔはローレベル（０Ｖ）になる。
【００２９】
このレベルダウンコンバータは、３．３Ｖ電源の入力信号を１．２Ｖ電源の信号にレベルダウン変換して出力することができる。すなわち、入力端子Ｖｉｎの信号は０Ｖ〜３．３Ｖの信号であり、出力端子Ｖｏｕｔの信号は０Ｖ〜１．２Ｖの信号である。
【００３０】
前段インバータの電源電圧Ｖｄｄｅ（３．３Ｖ）は高く、後段インバータの電源電圧Ｖｄｄ（１．２Ｖ）は低い。入力端子Ｖｉｎには０〜３．３Ｖの信号が入力されるので、ＭＯＳトランジスタ１０１ａ及び１０２ａのゲート酸化膜が破壊されないようにするため、ＭＯＳトランジスタ１０１ａ及び１０２ａのゲート酸化膜を厚くする必要がある。
【００３１】
それに対し、トランジスタ１０６ａ及び１０７ｂのゲート酸化膜を薄くすることにより、後段インバータの動作速度を速くすることができる。以下、その理由を説明する。図３（Ｂ）に示すように、ｎチャネルＭＯＳトランジスタは、ゲートｇ、ソースｓ及びドレインｄを有する。ドレインｄからソースｓに流れる電流Ｉｄｓは、ソースｓに対するゲートｇの電圧Ｖｇｓによって決まる。
【００３２】
図３（Ａ）において、電圧Ｖｇｓ−電流Ｉｄｓ特性３０１及び３０２を示す。特性３０１は、厚い膜厚のゲート酸化膜を有するｎチャネルＭＯＳトランジスタの特性である。特性３０２は、薄い膜厚のゲート酸化膜を有するｎチャネルＭＯＳトランジスタの特性である。電流Ｉｄｓは、電圧Ｖｇｓが高いほど、大きくなる。閾値電圧Ｖｔｈａ及びＶｔｈｂは、電流Ｉｄｓが流れ始める電圧Ｖｇｓの値である。閾値電圧Ｖｔｈａは、厚い膜厚のゲート酸化膜を有するトランジスタの閾値電圧であり、高い。閾値電圧Ｖｔｈｂは、薄い膜厚のゲート酸化膜を有するトランジスタの閾値電圧であり、低い。例えば、トランジスタ１０７ｂは、ゲートｇが０Ｖ（ローレベル）のとき、電圧Ｖｇｓは０Ｖであり、電流Ｉｄｓは流れない。逆に、トランジスタ１０７ｂは、ゲートｇが１．１Ｖ（ハイレベル）のとき、電圧Ｖｇｓは１．１Ｖであり、電流Ｉｄｓが流れる。
【００３３】
トランジスタの閾値電圧Ｖｔｈとゲート酸化膜（絶縁膜）の膜厚ｔoxとの関係式は次式で表される。ここで、ｑは電子の電荷、ＮAはアクセプタ濃度、ＬDmは最大空乏層幅であり、εoxはゲート酸化膜（絶縁膜）の比誘電率である。
【００３４】
【数１】
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【００３５】
このように、ゲート酸化膜の膜厚ｔoxが厚いほど、トランジスタの閾値電圧Ｖｔｈが高くなる。すなわち、ゲート酸化膜の膜厚ｔoxが厚いとトランジスタの閾値電圧Ｖｔｈａが高くなり、ゲート酸化膜の膜厚ｔoxが薄いとトランジスタの閾値電圧Ｖｔｈｂが低くなる。例えば、ＭＯＳトランジスタ１０１ａ及び１０２ａは、ゲート酸化膜の膜厚が８ｎｍと厚く、閾値電圧Ｖｔｈａが０．７Ｖと高い。ＭＯＳトランジスタ１０６ｂ及び１０７ｂは、ゲート酸化膜の膜厚が３ｎｍと薄く、閾値電圧Ｖｔｈｂが０．３Ｖと低い。
【００３６】
また、図３（Ｃ）に示すように、ｐチャネルＭＯＳトランジスタは、ゲートｇ、ソースｓ及びドレインｄを有する。ソースｓからドレインｄに流れる電流Ｉｄｓは、ソースｓに対するゲートｇの電圧Ｖｇｓによって決まる。ただし、図３（Ａ）の横軸の電圧Ｖｇｓは、正負符号が逆になり、右に行くほど低くなる。例えば、トランジスタ１０６ｂは、ゲートｇが１．１Ｖ（ハイレベル）のとき、電圧Ｖｇｓは−０．１Ｖであり、電流Ｉｄｓは流れない。逆に、トランジスタ１０６ｂは、ゲートｇが０Ｖ（ローレベル）のとき、電圧Ｖｇｓは−１．２Ｖであり、電流Ｉｄｓが流れる。
【００３７】
図７のレベルダウンコンバータにおいて、ｐチャネルＭＯＳトランジスタ７０３ａは、ゲートに０Ｖが印加されると、電圧Ｖｇｓは−１．２Ｖになる。そして、トランジスタ７０３ａは、厚いゲート酸化膜を有するので、閾値電圧Ｖｔｈａの絶対値が高い。そのため、図３（Ａ）の特性３０１に示すように、電流Ｉｄｓが小さくなり、トランジスタ７０３ａのオン動作速度が遅くなる。その結果、図８に示すように、出力端子Ｖｏｕｔの立ち上がり速度が遅くなる。
【００３８】
図１の本実施形態によれば、ｐチャネルＭＯＳトランジスタ１０６ｂは、ゲートに０Ｖが印加されると、電圧Ｖｇｓは−１．２Ｖになる。そして、トランジスタ１０６ｂは、薄いゲート酸化膜を有するので、閾値電圧Ｖｔｈｂの絶対値が低い。そのため、特性３０２に示すように、電流Ｉｄｓが大きくなり、トランジスタ１０６ｂのオン動作速度が速くなる。その結果、図２に示すように、出力端子Ｖｏｕｔの立ち上がり速度が速くなる。
【００３９】
出力端子Ｖｏｕｔの信号は、立ち上がり速度が速いので、デューティー比の劣化を防止できる。すなわち、出力端子Ｖｏｕｔのハイレベルの期間２１１が入力端子Ｖｉｎのハイレベルの期間２０１とほぼ同じになり、出力端子Ｖｏｕｔのローレベルの期間２１２が入力端子Ｖｉｎのローレベルの期間２０２とほぼ同じになる。
【００４０】
同様に、ｎチャネルＭＯＳトランジスタ１０７ｂもゲート絶縁膜が薄いので、閾値電圧Ｖｔｈｂが低く、動作速度が速い。その結果、図２の出力端子Ｖｏｕｔの立ち下がり速度が速くなる。
【００４１】
また、出力端子Ｖｏｕｔの信号は、立ち上がり速度が速いため、ローレベルからハイレベルに遷移するタイミングがずれにくい。この理由は、ｐチャネルＭＯＳトランジスタ１０６ｂは、動作電流Ｉｄｓが大きく、特性が安定しているからである。また、ｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタ間の特性バラツキが大きい場合でも、出力信号のデューティー比の劣化を防止できる。また、電源やグランドにノイズが乗る場合でも、出力信号の劣化を防止できる。
【００４２】
また、高い周波数のクロック信号を入力端子Ｖｉｎに入力した場合にも、ｐチャネルＭＯＳトランジスタ１０６ｂの動作速度が速いために、安定したクロック信号を出力でき、出力クロック信号のデューティー比の劣化を防止できる。また、電源電圧Ｖｄｄが低下しても、信号レベル変換が可能である。
【００４３】
図４（Ａ）は、厚いゲート絶縁膜を有するｎチャネルＭＯＳトランジスタ１０２ａの構造例を示す断面図である。シリコン基板上に、ｐ型ウエル４０１が形成される。ｐ型ウエル４０１内には、ｎ型のソース領域４０２及びｎ型のドレイン領域４０３が形成される。ゲート絶縁膜４０５は、ソース領域４０２及びドレイン領域４０３間のチャネル領域上に形成される。ゲート絶縁膜４０５は、例えばゲート酸化膜（シリコン酸化膜）である。ゲート電極４０６は、例えばポリシリコンであり、ゲート絶縁膜４０５上に形成される。ゲート端子ｇはゲート電極４０６に接続され、ソース端子ｓはソース領域４０２に接続され、ドレイン端子ｄはドレイン領域４０３に接続される。ｐ型ウエル４０１はバックゲートであり、ｐ型領域４０４を介して、バックゲート端子ｂｇに接続される。バックゲート端子ｂｇ及びソース端子ｓを接続することにより、バックゲート及びソースを接続することができる。ゲート絶縁膜４０５の膜厚４１１は、比較的厚い。ｐチャネルＭＯＳトランジスタ１０１ａは、図４（Ａ）のｎチャネルＭＯＳトランジスタ１０２ａに対して、半導体の導電型が逆になる。すなわち、ｐ型及びｎ型が相互に逆になる。
【００４４】
図４（Ｂ）は、薄いゲート絶縁膜を有するｎチャネルＭＯＳトランジスタ１０７ｂの構造例を示す断面図である。このトランジスタ１０７ｂは、ゲート絶縁膜４０５の膜厚４１２が、図４（Ａ）のトランジスタ１０２ａのゲート絶縁膜４０５の膜厚４１１よりも薄い。その他の点については、トランジスタ１０７ｂ及び１０２ａは同じである。上記と同様に、ｐチャネルＭＯＳトランジスタ１０６ｂは、図４（Ｂ）のｎチャネルＭＯＳトランジスタ１０７ｂに対して、半導体の導電型が逆であり、ｐ型及びｎ型が相互に逆になる。
【００４５】
（第２の実施形態）
図５は、本発明の第２の実施形態によるレベルダウンコンバータの構成例を示す回路図である。本実施形態は、第１の実施形態（図１）の抵抗１０３〜１０５の代わりに、抵抗５０３〜５０５及び補助分圧素子５０６を設けている。その他の点については、本実施形態は、第１の実施形態と同じである。本実施形態の抵抗５０３〜５０５及び補助分圧素子５０６は、抵抗１０３〜１０５と同様に、分圧回路として機能する。
【００４６】
抵抗５０３〜５０５は、それぞれＭＯＳ抵抗ユニットにより構成される。ＭＯＳ抵抗ユニットは、第１の端子、第２の端子、ｐチャネルＭＯＳトランジスタ５１０ｐ及びｎチャネルＭＯＳトランジスタ５１０ｎを有する。ｐチャネルＭＯＳトランジスタ５１０ｐは、ソースが第１の端子に接続され、ゲート及びドレインが相互に接続される。ｎチャネルＭＯＳトランジスタ５１０ｎは、ソースが第２の端子に接続され、ゲート及びドレインがｐチャネルＭＯＳトランジスタ５１０ｐのゲート及びドレインに接続される。すなわち、ｐチャネルＭＯＳトランジスタ５１０ｐをダイオード接続し、かつバックゲートをそのトランジスタ５１０ｐのソースに接続したものと、ｎチャネルＭＯＳトランジスタ５１０ｎをダイオード接続し、かつバックゲートをそのトランジスタ５１０ｎのソースに接続したものとを直列接続して１つの抵抗ユニットを形成する。
【００４７】
３つのＭＯＳ抵抗ユニット５０３〜５０５は、出力端子Ｖ３及び基準電位Ｖｓｓｅ間に直列接続される。入力端子Ｖ１は、ＭＯＳ抵抗ユニット５０４及び５０５の相互接続点のノードに接続される。入力端子Ｖ１には、第１の実施形態と同様に、出力端子Ｖ３の電圧を抵抗分圧した電圧が印加される。
【００４８】
トランジスタ５１０ｐ及び５１０ｎの両者は、薄いゲート酸化膜のトランジスタ（図４（Ｂ）参照）又は厚いゲート酸化膜のトランジスタ（図４（Ａ）参照）のどちらでもよい。厚いゲート酸化膜の場合、トランジスタ５１０ｐ及び５１０ｎは、トランジスタ１０１ａ及び１０２ａのゲート酸化膜と同じ膜厚のゲート酸化膜にすることができる。逆に、薄いゲート酸化膜の場合、トランジスタ５１０ｐ及び５１０ｎは、トランジスタ１０６ｂ及び１０７ｂのゲート酸化膜と同じ膜厚のゲート酸化膜にすることができる。
【００４９】
レベルダウンコンバータの高速動作を望む場合は、薄いゲート酸化膜のトランジスタを採用する。この理由は、薄いゲート酸化膜のトランジスタは、閾値電圧Ｖｔｈｂの絶対値が低いため、実効的な抵抗値を下げて、入力端子Ｖ１の０Ｖから１．１Ｖへの遷移時間を短くすることができるためである。
【００５０】
レベルダウンコンバータの低消費電力化を望む場合は、上記とは逆に厚いゲート酸化膜のトランジスタを採用して、実効的な抵抗値を上げて、電源電圧Ｖｄｄｅ及び基準電位Ｖｓｓｅ間の電流値を下げる。
【００５１】
ＭＯＳ抵抗ユニット５０３〜５０５は、ｐチャネルＭＯＳトランジスタのダイオード接続とｎチャネルＭＯＳトランジスタのダイオード接続とを直列接続させる。これにより、ｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタ間の特性がばらついた際にも各ＭＯＳ抵抗ユニットは一様にばらつくので抵抗分圧値自体がばらつく事はなくなる。
【００５２】
ｐチャネルＭＯＳトランジスタ５１０ｐの抵抗値をＲｐとし、ｎチャネルＭＯＳトランジスタ５１０ｎの抵抗値をＲｎとし、出力端子Ｖ３の電圧をＶｖ３とすると、入力端子Ｖ１の電圧Ｖｖ１は次式で表される。
【００５３】
【数２】
2005064952.tif 000004
【００５４】
ｐチャネルＭＯＳトランジスタ５１０ｐの特性にばらつきが生じ、トランジスタ５１０ｐの抵抗値が（Ｒｐ＋ＡＲｐ）に変動した場合、同種のＭＯＳトランジスタ５１０ｐは一様にばらつくので、入力端子Ｖ１の電圧Ｖｖ１は次式で表される。
【００５５】
【数３】
2005064952.tif 000005
【００５６】
上記のように、トランジスタ５１０ｐの特性にばらつきが生じても、入力端子Ｖ１の電圧Ｖｖ１は変動が生じず、同じである。
【００５７】
なお、ＭＯＳ抵抗ユニット５０３〜５０５は、それぞれｐチャネルＭＯＳトランジスタのダイオード接続のみで構成してもよいし、ｎチャネルＭＯＳトランジスタのダイオード接続のみで構成してもよい。この場合も、プロセスばらつきによる悪影響を防止できる。
【００５８】
また、ＭＯＳ抵抗ユニット５０３〜５０５のバックゲートは、各トランジスタ５１０ｐ，５１０ｎのソースに接続させる。これにより、トランジスタのバックバイアス効果の影響が一様に現れ、各ＭＯＳ抵抗ユニット間の抵抗値にばらつきが起こりにくくなる。
【００５９】
トランジスタ５１０ｐ及び５１０ｎのゲート酸化膜を薄くする場合には、ＭＯＳ抵抗ユニットの直列接続段数を調整して、各トランジスタ５１０ｐ，５１０ｎの許容電圧Ｖｇｓの範囲内におさめて、ゲート酸化膜が破壊されないようにする必要がある。すなわち、ＭＯＳ抵抗ユニットの接続段数を少なくすれば各トランジスタの電圧Ｖｇｓが高くなり、接続段数を多くすれば各トランジスタの電圧Ｖｇｓが低くなる。
【００６０】
次に、補助分圧素子５０６について説明する。補助分圧素子５０６は、厚いゲート酸化膜のｎチャネルＭＯＳトランジスタである。この補助分圧トランジスタ５０６は、ゲートが入力端子Ｖｉｎに接続され、ソースが基準電位Ｖｓｓｅに接続され、ドレインが入力端子Ｖ１に接続される。入力端子Ｖｉｎには０Ｖ〜３．３Ｖの高電圧が入力されるので、その電圧がゲートに印加される補助分圧トランジスタ５０６には、厚いゲート酸化膜を設けることにより、ゲート酸化膜の破壊を防止することができる。そのゲート酸化膜の膜厚は、トランジスタ１０１ａ及び１０２ａのゲート酸化膜の膜厚と同じにすることができる。補助分圧トランジスタ５０６は、入力端子Ｖ１が確実に１．１Ｖから０Ｖに変化させる機能を有する。
【００６１】
図６に示すように、入力端子Ｖｉｎが０Ｖになると、補助分圧トランジスタ５０６はオフし、前段インバータの出力端子Ｖ３は３．３Ｖになる。後段インバータの入力端子Ｖ１は、第１の実施形態と同様に、１．１Ｖになる。出力端子Ｖｏｕｔは、０Ｖになる。
【００６２】
逆に、入力端子Ｖｉｎが３．３Ｖになると、補助分圧トランジスタ５０６はオンし、前段インバータの出力端子Ｖ３は０Ｖになる。後段インバータの入力端子Ｖ１は、補助分圧トランジスタ５０６を介して基準電位Ｖｓｓｅ（０Ｖ）に接続され、確実に０Ｖになる。出力端子Ｖｏｕｔは、１．２Ｖになる。
【００６３】
次に、補助分圧トランジスタ５０６が必要な理由を説明する。まず、補助分圧トランジスタ５０６がない場合（ＭＯＳ抵抗ユニット５０３〜５０５のみ使用した場合）の動作について説明する。上記のように、前段インバータの出力端子Ｖ３が３．３Ｖになる場合、入力端子Ｖ１は３．３÷３＝１．１Ｖとなり、その電圧を後段インバータに入力できる。
【００６４】
しかし、前段インバータの出力端子Ｖ３が０ｖになる場合、ＭＯＳ抵抗ユニット５０５はＭＯＳトランジスタ５１０ｐ，５１０ｎのダイオード接続を抵抗として使用しているので、通常の抵抗素子とは異なり、電流Ｉｄｓが流れなくても電圧Ｖｇｓが０Ｖにはならず、閾値電圧Ｖｔｈｂ等にとどまってしまう（図３（Ａ）参照）。ＭＯＳ抵抗ユニット５０５において、ｎチャネルＭＯＳトランジスタ５１０ｎの閾値電圧をＶｔｈｎとし、ｐチャネルＭＯＳトランジスタ５１０ｐの閾値電圧の絶対値をＶｔｈｐとすると、入力端子Ｖ１の電圧Ｖｖ１は次式のようになる。
Ｖｖ１＝Ｖｔｈｎ＋Ｖｔｈｐ
【００６５】
本来であれば、電圧Ｖｖ１は０Ｖにならなければならないのに、上式のように所定の正電圧値になってしまう。このままでは、後段インバータが誤動作してしまうおそれがある。そこで、補助分圧トランジスタ５０６を設けることにより、入力端子Ｖ１の電圧Ｖｖ１を確実に０Ｖにすることができる。すなわち、入力端子Ｖｉｎが３．３Ｖになると、補助分圧トランジスタ５０６はオンする。後段インバータの入力端子Ｖ１は、補助分圧トランジスタ５０６を介して基準電位Ｖｓｓｅ（０Ｖ）に接続され、確実に０Ｖになる。その結果、出力端子Ｖｏｕｔは、正常に１．２Ｖになる。
【００６６】
なお、逆に、入力端子Ｖｉｎが０Ｖになる場合、仮に補助分圧トランジスタ５０６がオンしてしまうとすると、入力端子Ｖ１の電圧値が正常な１．１Ｖにならないので、補助分圧トランジスタ５０６をオフにする必要がある。補助分圧トランジスタ５０６は、ゲートが入力端子Ｖｉｎに接続されているので、入力端子Ｖｉｎが０Ｖの場合には補助分圧トランジスタ５０６をオフさせることができる。これにより、入力端子Ｖｉｎが０Ｖの時にも正常な動作を行わせることができる。
【００６７】
以上のように、第１及び第２の実施形態によれば、第１の電源電圧Ｖｄｄｅ（例えば３．３Ｖ）が供給され、入力信号を論理反転した信号を出力する第１のインバータと、第１の電源電圧よりも低い第２の電源電圧Ｖｄｄ（例えば１．２Ｖ）が供給され、第１のインバータの出力信号を論理反転した信号を出力する第２のインバータとを有するレベルダウンコンバータが提供される。第１のインバータは、第１の膜厚のゲート絶縁膜を有するトランジスタ１０１ａ，１０２ａを含む。第２のインバータは、第１の膜厚よりも薄い第２の膜厚のゲート絶縁膜を有するトランジスタ１０６ｂ，１０７ｂを含む。これにより、第２の電源電圧Ｖｄｄが低くても、十分に第２のインバータのｐチャネル及びｎチャネルＭＯＳトランジスタ１０６ｂ、１０７ｂがオン／オフできるようにし、確実にレベルダウン変換を行うことができる。
【００６８】
膜厚が薄いゲート絶縁膜のトランジスタは、膜厚が厚いゲート絶縁膜のトランジスタに比べ、閾値電圧の絶対値が低いので、第２のインバータに薄い膜厚のゲート絶縁膜のトランジスタを用いることにより、そのトランジスタの閾値電圧の絶対値が低くなり、動作速度が速くなる。その結果、入力信号の周波数が高くても、出力信号のデューティー比の劣化を防止することができる。また、電源やグランドに乗るノイズの影響を受けにくくなる。また、プロセスがばらついた際にもデューティー比の劣化を防止することができる。
【００６９】
上記実施形態によるレベルダウンコンバータは、例えば、ＰＬＬ（Phase Locked Loop）回路や携帯電話等に用いることができる。
【００７０】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【００７１】
本発明の実施形態は、例えば以下のように種々の適用が可能である。
【００７２】
（付記１）第１の電源電圧が供給され、第１の膜厚のゲート絶縁膜を有するトランジスタを含み、入力信号を論理反転した信号を出力する第１のインバータと、
前記第１の電源電圧よりも低い第２の電源電圧が供給され、前記第１の膜厚よりも薄い第２の膜厚のゲート絶縁膜を有するトランジスタを含み、前記第１のインバータの出力信号を論理反転した信号を出力する第２のインバータと
を有するレベルダウンコンバータ。
（付記２）さらに、前記第１のインバータの出力電圧を分圧して前記第２のインバータの入力に供給する分圧回路を有する付記１記載のレベルダウンコンバータ。
（付記３）前記分圧回路は、前記第１のインバータの出力に複数の抵抗素子を直列接続し、前記複数の抵抗素子間のノードを前記第２のインバータの入力に接続する付記２記載のレベルダウンコンバータ。
（付記４）前記抵抗素子は、ｐチャネルＭＯＳ電界効果トランジスタをダイオード接続した素子と、ｎチャネルＭＯＳ電界効果トランジスタをダイオード接続した素子とを直列接続した素子である付記３記載のレベルダウンコンバータ。
（付記５）さらに、前記第１のインバータの入力がハイレベルのとき、前記第２のインバータの入力をローレベルにするための補助分圧素子を有する付記３記載のレベルダウンコンバータ。
（付記６）前記第１のインバータは、第１の入力端子と、第１の出力端子と、前記第１の膜厚のゲート絶縁膜を有する第１のｐチャネルＭＯＳ電界効果トランジスタと、前記第１の膜厚のゲート絶縁膜を有する第１のｎチャネルＭＯＳ電界効果トランジスタとを有し、
前記第１のｐチャネルＭＯＳ電界効果トランジスタは、ゲートが前記第１の入力端子に接続され、ソースが前記第１の電源電圧に接続され、ドレインが前記第１の出力端子に接続され、
前記第１のｎチャネルＭＯＳ電界効果トランジスタは、ゲートが前記第１の入力端子に接続され、ソースが基準電位に接続され、ドレインが前記第１の出力端子に接続され、
前記第２のインバータは、第２の入力端子と、第２の出力端子と、前記第２の膜厚のゲート絶縁膜を有する第２のｐチャネルＭＯＳ電界効果トランジスタと、前記第２の膜厚のゲート絶縁膜を有する第２のｎチャネルＭＯＳ電界効果トランジスタとを有し、
前記第２のｐチャネルＭＯＳ電界効果トランジスタは、ゲートが前記第２の入力端子に接続され、ソースが前記第２の電源電圧に接続され、ドレインが前記第２の出力端子に接続され、
前記第２のｎチャネルＭＯＳ電界効果トランジスタは、ゲートが前記第２の入力端子に接続され、ソースが基準電位に接続され、ドレインが前記第２の出力端子に接続される付記２記載のレベルダウンコンバータ。
（付記７）前記分圧回路は、前記第１の出力端子及び基準電位間に複数の抵抗素子が直列接続され、前記複数の抵抗素子間のノードが前記第２の入力端子に接続される付記６記載のレベルダウンコンバータ。
（付記８）前記第２の入力端子に供給される電圧は、前記第２の電源電圧以下である付記７記載のレベルダウンコンバータ。
（付記９）前記抵抗素子は、第１の端子と、第２の端子と、抵抗用ＭＯＳ電界効果トランジスタとを有し、
前記抵抗用ＭＯＳ電界効果トランジスタは、ゲート及びドレインが前記第１の端子に接続され、ソースが前記第２の端子に接続される付記８記載のレベルダウンコンバータ。
（付記１０）前記抵抗用ＭＯＳ電界効果トランジスタは、バックゲートがソースに接続される付記９記載のレベルダウンコンバータ。
（付記１１）さらに、前記第１の入力端子がハイレベルのとき、前記第２の入力端子をローレベルにするための補助分圧素子を有する付記１０記載のレベルダウンコンバータ。
（付記１２）前記補助分圧素子は、補助用ｎチャネルＭＯＳ電界効果トランジスタを有し、前記補助用ｎチャネルＭＯＳ電界効果トランジスタは、ゲートが前記第１の入力端子に接続され、ソースが基準電位に接続され、ドレインが前記第２の入力端子に接続される付記１１記載のレベルダウンコンバータ。
（付記１３）前記抵抗用ＭＯＳ電界効果トランジスタは、前記第１の膜厚と同じ膜厚のゲート絶縁膜を有する付記１２記載のレベルダウンコンバータ。
（付記１４）前記抵抗用ＭＯＳ電界効果トランジスタは、前記第２の膜厚と同じ膜厚のゲート絶縁膜を有する付記１２記載のレベルダウンコンバータ。
（付記１５）前記抵抗素子は、第１の端子と、第２の端子と、抵抗用ｐチャネルＭＯＳ電界効果トランジスタと、抵抗用ｎチャネルＭＯＳ電界効果トランジスタとを有し、
前記抵抗用ｐチャネルＭＯＳ電界効果トランジスタは、ソースが前記第１の端子に接続され、ゲート及びドレインが相互に接続され、
前記抵抗用ｎチャネルＭＯＳ電界効果トランジスタは、ソースが前記第２の端子に接続され、ゲート及びドレインが前記抵抗用ｐチャネルＭＯＳ電界効果トランジスタのゲート及びドレインに接続される付記８記載のレベルダウンコンバータ。
（付記１６）前記抵抗用ｐチャネル及び抵抗用ｎチャネルＭＯＳ電界効果トランジスタは、バックゲートがソースに接続される付記１５記載のレベルダウンコンバータ。
（付記１７）さらに、前記第１の入力端子がハイレベルのとき、前記第２の入力端子をローレベルにするための補助分圧素子を有する付記１６記載のレベルダウンコンバータ。
（付記１８）前記補助分圧素子は、補助用ｎチャネルＭＯＳ電界効果トランジスタを有し、前記補助用ｎチャネルＭＯＳ電界効果トランジスタは、ゲートが前記第１の入力端子に接続され、ソースが基準電位に接続され、ドレインが前記第２の入力端子に接続される付記１７記載のレベルダウンコンバータ。
（付記１９）前記抵抗用ｐチャネル及び抵抗用ｎチャネルＭＯＳ電界効果トランジスタは、前記第１の膜厚と同じ膜厚のゲート絶縁膜を有する付記１８記載のレベルダウンコンバータ。
（付記２０）前記抵抗用ｐチャネル及び抵抗用ｎチャネルＭＯＳ電界効果トランジスタは、前記第２の膜厚と同じ膜厚のゲート絶縁膜を有する付記１８記載のレベルダウンコンバータ。
【図面の簡単な説明】
【００７３】
【図１】本発明の第１の実施形態によるレベルダウンコンバータの構成例を示す回路図である。
【図２】第１の実施形態によるレベルダウンコンバータの動作を説明するためのタイミングチャートである。
【図３】図３（Ａ）はｎチャネルＭＯＳトランジスタの電圧−電流特性を示すグラフ、図３（Ｂ）はｎチャネルＭＯＳトランジスタを示す図、図３（Ｃ）はｐチャネルＭＯＳトランジスタを示す図である。
【図４】図４（Ａ）は厚いゲート絶縁膜を有するｎチャネルＭＯＳトランジスタの構造例を示す断面図、図４（Ｂ）は薄いゲート絶縁膜を有するｎチャネルＭＯＳトランジスタの構造例を示す断面図である。
【図５】本発明の第２の実施形態によるレベルダウンコンバータの構成例を示す回路図である。
【図６】第２の実施形態によるレベルダウンコンバータの動作を説明するための図である。
【図７】従来技術によるレベルダウンコンバータの回路図である。
【図８】従来技術によるレベルダウンコンバータの動作を説明するためのタイミングチャートである。
【符号の説明】
【００７４】
１０１ａ  ｐチャネルＭＯＳトランジスタ（厚いゲート酸化膜）
１０２ａ  ｎチャネルＭＯＳトランジスタ（厚いゲート酸化膜）
１０３〜１０５  抵抗
１０６ｂ  ｐチャネルＭＯＳトランジスタ（薄いゲート酸化膜）
１０７ｂ  ｎチャネルＭＯＳトランジスタ（薄いゲート酸化膜）
５０３〜５０５  ＭＯＳ抵抗ユニット
５０６  補助分圧トランジスタ
５１０ｐ  ｐチャネルＭＯＳトランジスタ
５１０ｎ  ｎチャネルＭＯＳトランジスタ
７０１ａ，７０３ａ  ｐチャネルＭＯＳトランジスタ（厚いゲート酸化膜）
７０２ａ，７０４ａ  ｎチャネルＭＯＳトランジスタ（厚いゲート酸化膜）
【図１】
2005064952.tif 000006
【図２】
2005064952.tif 000007
【図３】
2005064952.tif 000008
【図４】
2005064952.tif 000009
【図５】
2005064952.tif 000010
【図６】
2005064952.tif 000011
【図７】
2005064952.tif 000012
【図８】
2005064952.tif 000013