(57)【要約】【課題】基板の面積を増大させることなくＥＭＩを抑制可能なプリント配線基板を提供する。【解決手段】発生する電磁ノイズのレベルが相対的に大きな回路ブロック１１ｃに接続されたグランド配線パターン２１ｂと、発生する電磁ノイズのレベルが相対的に小さな各回路ブロック１１ａ，１１ｂに接続されたグランド配線パターン２１ａとを、グランド配線パターン２１ｃによって接続することで高周波的に分離する。また、回路ブロック１１ｃのグランドに接続されたビアホールＢ３の配置箇所とグランド接続点Ｑｂとを離隔させ、ビアホールＢ３とグランド接続点Ｑｂとを接続する配線パターンの距離Ｌが大きくなるように、各グランド配線パターン２１ａ〜２１ｃを配置する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数の回路素子が搭載され、前記各回路素子に供給する電源の配線パターンが絶縁板材の表面側に形成され、前記各回路素子のグランドの配線パターンが前記絶縁材の裏面側に形成されたプリント配線基板であって、
発生する電磁ノイズのレベルが相対的に大きな回路素子に接続された第１グランド配線パターンと、
発生する電磁ノイズのレベルが相対的に小さな回路素子に接続された第２グランド配線パターンと、
前記第１グランド配線パターンと第２グランド配線パターンとを高周波的に分離して接続する第３グランド配線パターンと
を備えたことを特徴とするプリント配線基板。
【請求項２】
請求項１に記載のプリント配線基板において、
前記第２グランド配線パターンには、プリント配線基板をシャーシグランドに接続するためのグランド接続点が設けられており、
前記第１グランド配線パターンが前記回路素子に接続された第１接続点と前記グランド接続点との距離が、前記第２グランド配線パターンが前記回路素子に接続された第２接続点と前記グランド接続点との距離よりも大きくなるように、前記各グランド配線パターンを配置していることを特徴とするプリント配線基板。
【請求項３】
請求項１または請求項２に記載のプリント配線基板において、
前記第３グランド配線パターンは、線路インピーダンスが大きくなるような形状に形成されていることを特徴とするプリント配線基板。
【請求項４】
請求項１〜３のいずれか１項に記載のプリント配線基板において、
前記各回路素子を前記各グランド配線パターンに対して高周波的に接続するデカップリングコンデンサが設けられていることを特徴とするプリント配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はプリント配線基板に関するものである。
【背景技術】
【０００２】
近年、高度な電子機器が多用されるにつれて、電子機器から発生する電磁波または高周波電流（高周波電圧）が他の電子機器に与える妨害（電磁波妨害：ＥＭＩ：Electro Magnetic Interference）の抑制がますます重要になっている。そのため、トランジスタ，ＩＣ，ＬＳＩなどの回路素子が搭載されたプリント配線基板においても、ＥＭＩを抑制することが要求されている。
【０００３】
この要求を満足するため、例えば、特許文献１には、複数の回路素子を搭載し、グランド層と信号層と前記回路素子に電源電圧を供給するための電源層とがそれぞれ絶縁材を介して積層された多層プリント基板において、前記各回路素子は、その動作速度に応じて複数のグループに分類され、前記グループごとに前記多層プリント基板における搭載領域が決定され、前記電源層では、前記グループごとに電源パターンが形成され、異なる前記グループに対応する前記電源パターン間が、当該電源パターン間を高周波的に分離する電源配線パターンによって接続している多層プリント基板が開示されている。
【０００４】
また、特許文献２には、片面に電源系導体層を、その反対面にＧＮＤ導体層を有するプリント配線板において、プリント基板の片面には、部品実装領域ごとに分離された島状の電源系ベタ導体層を複数形成し、前記プリント基板の反対面には、その全面にＧＮＤベタ導体層を形成したプリント配線板が開示されている。
【特許文献１】特開平１０−２７０８６２号公報（第３〜５頁、図１、図２）
【特許文献２】特開２００２−３６８３５５号公報（第３〜４頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１の技術は、グランド層と信号層と電源層とがそれぞれ絶縁材を介して積層された３層以上の多層基板（多層プリント基板）に限定したものであり、片面基板（１層基板）や両面基板（２層基板）には適用できないという問題がある。
【０００６】
また、特許文献１の技術は、各回路素子を動作速度に応じて複数のグループに分類し、そのグループごとに多層プリント基板における搭載領域を決定しているため、基板の面積が増大するという問題がある。
【０００７】
特許文献２の技術は、プリント基板の片面に部品実装領域ごとに分離された島状の電源系ベタ導体層を複数形成する上に、プリント基板の反対面の全面にＧＮＤベタ導体層を形成するため、基板の面積が増大するという問題がある。
【０００８】
本発明は上記問題を解決するためになされたものであって、その目的は、基板の面積を増大させることなくＥＭＩを抑制可能なプリント配線基板を提供することにある。
【課題を解決するための手段】
【０００９】
（請求項１）
請求項１に記載の発明は、複数の回路素子が搭載され、前記各回路素子に供給する電源の配線パターンが絶縁板材の表面側に形成され、前記各回路素子のグランドの配線パターンが前記絶縁材の裏面側に形成されたプリント配線基板であって、発生する電磁ノイズのレベルが相対的に大きな回路素子に接続された第１グランド配線パターンと、発生する電磁ノイズのレベルが相対的に小さな回路素子に接続された第２グランド配線パターンと、前記第１グランド配線パターンと第２グランド配線パターンとを高周波的に分離して接続する第３グランド配線パターンとを備えたことを技術的特徴とする。
【００１０】
（請求項２）
請求項２に記載の発明は、請求項１に記載のプリント配線基板において、前記第２グランド配線パターンには、プリント配線基板をシャーシグランドに接続するためのグランド接続点が設けられており、前記第１グランド配線パターンが前記回路素子に接続された第１接続点と前記グランド接続点との距離が、前記第２グランド配線パターンが前記回路素子に接続された第２接続点と前記グランド接続点との距離よりも大きくなるように、前記各グランド配線パターンを配置していることを技術的特徴とする。
【００１１】
（請求項３）
請求項３に記載の発明は、請求項１または請求項２に記載のプリント配線基板において、前記第３グランド配線パターンは、線路インピーダンスが大きくなるような形状に形成されていることを技術的特徴とする。
【００１２】
（請求項４）
請求項４に記載の発明は、請求項１〜３のいずれか１項に記載のプリント配線基板において、前記各回路素子を前記各グランド配線パターンに対して高周波的に接続するデカップリングコンデンサが設けられていることを技術的特徴とする。
【発明の効果】
【００１３】
（請求項１）
請求項１に記載の発明によれば、第１グランド配線パターンに接続された回路素子が発生した大きな電磁ノイズは、第１グランド配線パターンと第２グランド配線パターンとを高周波的に分離して接続する第３グランド配線パターンによって遮断され、第１グランド配線パターンから第３グランド配線パターンへ伝搬しにくくなるため、第２グランド配線パターンの電位変動を抑制可能になる。従って、請求項１に記載の発明によれば、基板の面積を増大させることなくＥＭＩを抑制できる。また、請求項１に記載の発明のプリント配線基板は両面基板であるが、この両面基板を複数枚貼り合わせることにより３層以上の多層基板にも適用できる。
【００１４】
（請求項２）
請求項２に記載の発明によれば、第１接続点とグランド接続点との間の線路インピーダンスが大きくなり、第１グランド配線パターンに接続された回路素子が発生した大きな電磁ノイズはグランド接続点へ伝搬しにくくなり、グランド接続点の電位変動を抑制可能になる。そして、当該電磁ノイズがグランド接続点からシャーシアースに伝搬して放射されるのを防止可能になるため、請求項１の発明の作用・効果を更に高めてＥＭＩを抑制できる。
【００１５】
（請求項３）
請求項３に記載の発明によれば、第３グランド配線パターンが線路インピーダンスが大きくなるような形状に形成されているため、請求項１または請求項２に記載の発明の作用・効果を更に高めることができる。
【００１６】
（請求項４）
請求項４に記載の発明によれば、回路素子の動作に伴って発生する高周波電源電流は、低インピーダンスのデカップリングコンデンサを介してグランド配線パターンへバイパスされるため、回路素子から放射される電磁ノイズを抑制すると共に、回路素子から電源配線パターンへ伝搬される電磁ノイズを抑制することが可能になり、請求項１〜３に記載の発明の作用・効果を更に高めることができる。
【００１７】
（用語の説明）
尚、上述した［課題を解決するための手段］に記載した構成要素と、後述する［発明を実施するための最良の形態］に記載した構成部材との対応関係は以下のようになっている。
【００１８】
「絶縁板材」は、絶縁材料からなる板材１７に該当する。「電源の配線パターン」は、電源配線パターン１５ａ〜１５ｄに該当する。「発生する電磁ノイズのレベルが相対的に大きな回路素子」は、回路ブロック１１ｃに該当する。「発生する電磁ノイズのレベルが相対的に小さな回路素子」は、回路ブロック１１ａ，１１ｂに該当する。「第１グランド配線パターン」は、グランド配線パターン２１ｂに該当する。「第２グランド配線パターン」は、グランド配線パターン２１ａに該当する。「第３グランド配線パターン」は、グランド配線パターン２１ｃに該当する。「グランド接続点」は、グランド接続点Ｑｂに該当する。「第１接続点」は、ビアホールＢ３に該当する。「第２接続点」は、ビアホールＢ１，Ｂ２に該当する。
【発明を実施するための最良の形態】
【００１９】
以下、本発明を具体化した各実施形態について図面を参照しながら説明する。尚、各実施形態において、同一構成部材については符号を等しくしてある。また、各実施形態において、第１実施形態と同一内容の箇所については説明を省略してある。
【００２０】
（第１実施形態）
図１（Ａ）は、第１実施形態のプリント配線基板１０の表面側の一部分を示す要部平面図である。図１（Ｂ）は、図１（Ａ）に対応するプリント配線基板１０の裏面側の一部分を示す要部透視平面図である。尚、図１（Ｂ）は、プリント配線基板１０を図１（Ａ）に示す表面側から透視して見た図面であり、プリント配線基板１０を裏面側から見た図面ではない。
【００２１】
プリント配線基板１０は両面基板（２層基板）であり、絶縁材料（例えば、合成樹脂やセラミックなど）からなる板材１７の両面に導電材料（例えば、金属箔や導電ペーストなど）からなる導電層によるプリントパターンがプリントされている。
【００２２】
プリント配線基板１０の表面側には、ＬＳＩ１１およびデカップリングコンデンサ１２〜１４が表面実装により搭載され、そのＬＳＩ１１へプラス電源を供給するための電源配線パターン１５ａ〜１５ｃがプリントされると共に、ＬＳＩ１１を接地するためのグランド配線パターン１６ａ〜１６ｃがプリントされている。
【００２３】
図２は、ＬＳＩ１１の内部構造を模式的に示す模式図である。ＬＳＩ１１は、２０個の端子（ピン）Ｐ１〜Ｐ２０を備えたＱＦＰ（Quad Flat Package）型であり、そのチップ内部には３つの回路ブロック１１ａ〜１１ｃが搭載されている。
【００２４】
各回路ブロック１１ａ，１１ｂは、発生する電磁ノイズのレベルが低い低レベルノイズ発生回路によって構成されている。低レベルノイズ発生回路には、例えば、内部電源回路、入出力（Ｉ／Ｏ）バッファ、アナログ回路などがあり、回路ブロック１１ａは内部電源回路である。回路ブロック１１ｃは、電磁ノイズのレベルが高い高レベルノイズ発生回路によって構成されている。高ノイズレベル発生回路には、例えば、ＣＰＵ、ＲＯＭ、ＲＡＭ、発振回路、ロジック回路などがある。
【００２５】
尚、各回路ブロック１１ａ〜１１ｃが発生する電磁ノイズは、不用電磁波または高周波電流および高周波電圧からなる。その電磁ノイズは、回路ブロック１１ａ〜１１ｃの動作速度および消費電力と相関関係があり、動作速度が速いほど、また、消費電力が多いほど、電磁ノイズが大きくなる傾向がある。そのため、トランジスタサイズが大きく同時スイッチングを行うロジック回路などは、極めて大きな電磁ノイズを発生する。
【００２６】
回路ブロック１１ａのグランド（アース）配線は端子Ｐ１に接続され、回路ブロック１１ａのプラス電源配線は端子Ｐ２に接続されている。また、回路ブロック１１ｂのグランド配線は端子Ｐ７に接続され、回路ブロック１１ｂのプラス電源配線は端子Ｐ８に接続されている。また、回路ブロック１１ｃのグランド配線は端子Ｐ１５に接続され、回路ブロック１１ｃのプラス電源配線は端子Ｐ１６に接続されている。
【００２７】
内部電源回路である回路ブロック１１ａは、端子Ｐ８から供給されるプラス電源を降圧または昇圧して内部電源電圧Ｖccを生成し、その内部電源電圧Ｖccを回路ブロック１１ｃへ供給すると共に、端子Ｐ１６に印加している。回路ブロック１１ｃは、回路ブロック１１ａの生成した内部電源電圧Ｖccによって動作している。
【００２８】
図１（Ａ）に示すように、電源配線パターン１５ａは、プリント配線基板１０の表面側に配置されたプラス電源供給点（給電点）Ｑａと、各電源配線パターン１５ｂ，１５ｃの分岐点Ｊ１とを接続する直線状の幅の狭い導電層によるプリントパターンによって形成されている。
【００２９】
電源配線パターン１５ｂは、分岐点Ｊ１とＬＳＩ１１の端子Ｐ８とを接続する直線状の幅の狭い導電層によるプリントパターンによって形成されている。電源配線パターン１５ｃは、分岐点Ｊ１とＬＳＩ１１の端子Ｐ２とを接続する略コ字状の幅の狭い導電層によるプリントパターンによって形成されている。
【００３０】
グランド配線パターン１６ａは、ＬＳＩ１１の端子Ｐ７とビアホール（コンタクトホール）Ｂ１とを接続する略Ｌ字状の幅の狭い導電層によるプリントパターンによって形成されている。グランド配線パターン１６ｂは、ＬＳＩ１１の端子Ｐ１とビアホールＢ２とを接続する略Ｌ字状の幅の狭い導電層によるプリントパターンによって形成されている。グランド配線パターン１６ｃは、ＬＳＩ１１の端子Ｐ１５とビアホールＢ３とを接続する直線状の幅の狭い導電層によるプリントパターンによって形成されている。
【００３１】
各デカップリングコンデンサ１２〜１４はチップコンデンサである。ＬＳＩ１１の各端子Ｐ１，Ｐ２の近傍にはデカップリングコンデンサ１２が配置され、そのデカップリングコンデンサ１２の一端は電源配線パターン１５ｃを介して端子Ｐ１に接続され、デカップリングコンデンサ１２の他端はグランド配線パターン１６ｂを介してビアホールＢ２に接続されている。
【００３２】
ＬＳＩ１１の各端子Ｐ７，Ｐ８の近傍にはデカップリングコンデンサ１３が配置され、そのデカップリングコンデンサ１３の一端は電源配線パターン１５ｂを介して端子Ｐ８に接続され、デカップリングコンデンサ１３の他端はグランド配線パターン１６ａを介してビアホールＢ１に接続されている。
【００３３】
ＬＳＩ１１の各端子Ｐ１５，Ｐ１６の近傍にはデカップリングコンデンサ１４が配置され、そのデカップリングコンデンサ１４の一端は端子Ｐ１６に接続され、デカップリングコンデンサ１４の他端はグランド配線パターン１６ｃを介してビアホールＢ３に接続されている。
【００３４】
図１（Ｂ）に示すように、プリント配線基板１０の裏面側には、ＬＳＩ１１を接地するためのグランド配線パターン２１ａ〜２１ｃがプリントされている。グランド配線パターン２１ａは、各電源配線パターン１５ａ〜１５ｃと各ビアホールＢ１，Ｂ２およびＬＳＩ１１の裏面側を覆う島状のベタ導電層によるプリントパターンによって形成され、各ビアホールＢ１，Ｂ２および各グランド配線パターン１６ａ，１６ｂを介して、各デカップリングコンデンサ１２，１３の一端側およびＬＳＩ１１の各端子Ｐ１，Ｐ７に接続されている。また、ビアホールＢ１の近傍のグランド配線パターン２１ａの端部には、グランド接続点Ｑｂが配置されている。
【００３５】
グランド配線パターン２１ｂは、ビアホールＢ３の裏面側を覆う島状のベタ導電層によるプリントパターンによって形成され、ビアホールＢ３およびグランド配線パターン１６ｃを介して、デカップリングコンデンサ１４の一端側およびＬＳＩ１１の端子Ｐ１５に接続されている。グランド配線パターン２１ｃは、各グランド配線パターン２１ａ，２１ｂを接続する略Ｌ字状の比較的幅の狭い導電層によるプリントパターンによって形成されている。
【００３６】
ところで、プリント配線基板１０は、電子機器のシャーシ（図示略）内に搭載されている。そして、電子機器には電源装置（図示略）が内蔵され、プリント配線基板１０のプラス電源供給点Ｑａはプラス電源供給ケーブル（図示略）を介して電源装置に接続され、プラス電源供給点Ｑａには電源装置からプラス電源電圧が供給されている。また、プリント配線基板１０のグランド接続点Ｑｂは、グランド接続ケーブル（図示略）を介して電子機器のシャーシグランド（筺体グランド）に接続されている。そして、ＬＳＩ１１内の各回路ブロック１１ａ，１１ｂは、プラス電源供給点Ｑａから各電源配線パターン１５ａ〜１５ｃを介して供給されるプラス電源電圧によって動作している。
【００３７】
［第１実施形態の作用・効果］
第１実施形態によれば、以下の作用・効果を得ることができる。
【００３８】
［１］図２に示すように、ＬＳＩ１１のチップ内部では、各回路ブロック１１ａ〜１１ｃのプラス電源配線およびグランド配線がそれぞれ独立に配線されて端子に接続され、当該配線および端子を各回路ブロック１１ａ〜１１ｃ間で相互に可能な限り離されている。これにより、高レベルの電磁ノイズを発生する回路ブロック１１ｃから、他の各回路ブロック１１ａ，１１ｂへ当該配線および端子を介して伝搬する電磁ノイズが遮断される。
【００３９】
［２］上記［１］のように、ＬＳＩ１１のチップ内部では各回路ブロック１１ａ〜１１ｃのプラス電源配線およびグランド配線がそれぞれ独立に配線されて端子に接続されているため、プリント配線基板１０上でプラス電源配線およびグランド配線を接続する必要がある。
【００４０】
［３］ＬＳＩ１１およびデカップリングコンデンサ１２〜１４以外に複数の回路素子（例えば、抵抗、コンデンサ、コイル、トランジスタ、ＩＣ、ＬＳＩなど）をプリント配線基板１０に搭載し、それら各回路素子を複雑に接続する場合には、プリント配線基板１０の表面側だけでなく裏面側の配線パターンについても各回路素子を接続するために使用する必要がでてくる。
【００４１】
このように、プリント配線基板１０の裏面側の配線パターンを回路素子の接続用に使用する場合には、裏面側全面をベタ導電層によるグランド配線（ベタグランド）にすることが不可能なだけでなく、グランド配線パターン全体の面積を多く確保することが困難である。
【００４２】
そのため、グランド配線全体のインピーダンスが大きくなり、各回路ブロック１１ａ〜１１ｃが発生する電磁ノイズによりグランド配線の電位（グランド電位）が変動しやすくなり、グランド配線パターン全体から電磁ノイズが放射されることから、ＥＭＩが大きくなってしまう。
【００４３】
［４］上記［１］〜［３］のように、ＬＳＩ１１のチップ内部で各回路ブロック１１ａ〜１１ｃのプラス電源配線およびグランド配線がそれぞれ独立に配線され、両面基板であるプリント配線基板１０に複数の回路素子が搭載されている場合、第１実施形態では、図１（Ｂ）に示すように、発生する電磁ノイズのレベルが相対的に大きな回路ブロック１１ｃに接続されたグランド配線パターン２１ｂと、発生する電磁ノイズのレベルが相対的に小さな各回路ブロック１１ａ，１１ｂに接続されたグランド配線パターン２１ａとを、グランド配線パターン２１ｃによって接続することで高周波的に分離している。
【００４４】
つまり、各グランド配線パターン２１ａ，２１ｂを島状のベタ導電層で形成することにより、各グランド配線パターン２１ａ，２１ｂのインピーダンスをできるだけ小さくし、各回路ブロック１１ａ〜１１ｃが発生する電磁ノイズにより各グランド配線パターン２１ａ，２１ｂの電位（グランド電位）を変動しにくく、各グランド配線パターン２１ａ，２１ｂから電磁ノイズが放射されにくくする。
【００４５】
そして、グランド配線パターン２１ｃを略Ｌ字状の比較的幅の狭い導電層で形成することにより、グランド配線パターン２１ｃの線路インピーダンスをできるだけ大きくし、その線路インピーダンスの大きなグランド配線パターン２１ｃを介して接続することにより、各グランド配線パターン２１ａ，２１ｂを高周波的に分離する。
【００４６】
その結果、回路ブロック１１ｃが発生した電磁ノイズは、グランド配線パターン２１ｃによって遮断され、グランド配線パターン２１ｂからグランド配線パターン２１ａへ伝搬しにくくなり、グランド配線パターン２１ａの電位変動を抑制可能になるため、ＥＭＩを抑制できる。
【００４７】
［５］上記［４］に加えて、第１実施形態では、図１（Ｂ）に示すように、ビアホールＢ３とグランド接続点Ｑｂとを接続する配線パターンの距離Ｌが、各ビアホールＢ１，Ｂ２とグランド接続点Ｑｂとを接続する各配線パターンの距離よりも大きくなるように、各グランド配線パターン２１ａ〜２１ｃを配置している。ここで、ビアホールＢ３は、グランド配線パターン２１ｂと回路ブロック１１ｃのグランドとの接続点である。また、各ビアホールＢ１，Ｂ２はそれぞれ、グランド配線パターン２１ａと各回路ブロック１１ａ，１１ｂのグランドとの接続点である。
【００４８】
その結果、ビアホールＢ３とグランド接続点Ｑｂとの間の線路インピーダンスが大きくなり、回路ブロック１１ｃが発生した電磁ノイズはグランド接続点Ｑｂへ伝搬しにくくなり、グランド接続点Ｑｂの電位変動を抑制可能になる。そして、当該電磁ノイズがグランド接続点Ｑｂからグランド接続ケーブル（図示略）を介して電子機器のシャーシ（筺体）に伝搬し、グランド接続ケーブルやシャーシから放射されるのを防止可能になるため、上記［４］の作用・効果を更に高めてＥＭＩを抑制できる。
【００４９】
［６］上記［４］［５］により、グランド接続点Ｑｂの高周波帯域（ＦＭ帯域：７６〜１０８ＭＨｚ）における電位変動を約１０ｄＢも抑制できる。
【００５０】
このように、第１実施形態によれば、両面基板であるプリント配線基板１０の裏面側に形成したグランド配線パターン２１ａ〜２１ｃを上記［４］［５］のようにすることで、基板の面積を増大させることなくＥＭＩを抑制できる。
【００５１】
［７］ＬＳＩ１１の各端子Ｐ１，Ｐ２，Ｐ７，Ｐ８，Ｐ１５，Ｐ１６の近傍にデカップリングコンデンサ１２〜１４を配置し、各端子Ｐ１，Ｐ２間にデカップリングコンデンサ１２を接続することで端子Ｐ２とグランド配線パターン２１ａとを高周波的に接続し、各端子Ｐ７，Ｐ８間にデカップリングコンデンサ１３を接続することで端子Ｐ８とグランド配線パターン２１ａとを高周波的に接続し、各端子Ｐ１５，Ｐ１６間にデカップリングコンデンサ１４を接続することで端子Ｐ１４とグランド配線パターン２１ｂとを高周波的に接続している。
【００５２】
そのため、各回路ブロック１１ａ，１１ｂの動作に伴って発生する高周波電源電流はそれぞれ、低インピーダンスの各デカップリングコンデンサ１２，１３を介してグランド配線パターン２１ａへバイパスされる。また、回路ブロック１１ｃの動作に伴って発生する高周波電源電流は、低インピーダンスのデカップリングコンデンサ１４を介してグランド配線パターン２１ｂへバイパスされる。
【００５３】
その結果、ＬＳＩ１１の各端子Ｐ２，Ｐ８，Ｐ１６から放射される電磁ノイズを抑制すると共に、各端子Ｐ２，Ｐ８からそれぞれ各電源配線パターン１５ｃ，１５ｂへ伝搬される電磁ノイズを抑制することが可能になり、ＥＭＩを抑制できる。
【００５４】
［８］ところで、ＬＳＩ１１のチップ内部で各回路ブロック１１ａ〜１１ｃのグランド配線が独立に配線されて端子に接続されておらず、各回路ブロック１１ａ〜１１ｃのグランド配線が共通化されている場合には、高レベルの電磁ノイズを発生する回路ブロック１１ｃから各回路ブロック１１ａ，１１ｂへ当該配線を介して電磁ノイズが伝搬しやすい。
【００５５】
そのため、この場合には、上記［４］［５］を実施しても第１実施形態ほどのＥＭＩ抑制効果は得られないものの、上記［４］［５］を実施しない場合に比べればＥＭＩを抑制することができる。
【００５６】
（第２実施形態）
図３（Ａ）は、第２実施形態のプリント配線基板３０の表面側の一部分を示す要部平面図である。図３（Ｂ）は、図３（Ａ）に対応するプリント配線基板３０の裏面側の一部分を示す要部透視平面図である。尚、図３（Ｂ）は、プリント配線基板３０を図３（Ａ）に示す表面側から透視して見た図面であり、プリント配線基板３０を裏面側から見た図面ではない。
【００５７】
この図３において、第１実施形態の図１と異なるのは以下の点である。
【００５８】
（２−１）プリント配線基板３０において、第１実施形態のプリント配線基板１０と異なるのは、ＬＳＩ１１がＬＳＩ３１に置き換えらている点と、その表面側に各電源配線パターン１５ａ〜１５ｃに加えて電源配線パターン１５ｄがプリントされている点である。
【００５９】
（２−２）電源配線パターン１５ｄは、電源配線パターン１５ｃの分岐点Ｊ２と、ＬＳＩ１１の端子Ｐ１６とを接続する略コ字状の幅の狭い導電層によるプリントパターンによって形成されている。
【００６０】
図４は、ＬＳＩ３１の内部構造を模式的に示す模式図である。この図４において、第１実施形態の図２と異なるのは、各回路ブロック１１ａ，１１ｃがＬＳＩ３１のチップ内部で接続されていない点である。
【００６１】
つまり、第１実施形態では、ＬＳＩ１１内の回路ブロック１１ａが生成した内部電源電圧Ｖcが回路ブロック１１ｃに供給されている。それに対して、第３実施形態では、回路ブロック１１ｃについても各回路ブロック１１ａ，１１ｂと同様に、ＬＳＩ３１の外部からプラス電源供給点Ｑａを介してプラス電源が供給されている。
【００６２】
そして、第３実施形態では、発生する電磁ノイズのレベルが相対的に大きな回路ブロック１１ｃには、プラス電源供給点Ｑａ→電源配線パターン１５ａ→分岐点Ｊ１→電源配線パターン１５ｃ→分岐点Ｊ２→電源配線パターン１５ｄ→端子Ｐ１６という長い配線経路でプラス電源を供給している。
【００６３】
そのため、回路ブロック１１ｃにプラス電源を供給する電源配線パターンの線路インピーダンスが大きくなり、回路ブロック１１ｃのプラス電源供給用端子であるＬＳＩ３１の端子Ｐ１６とプラス電源供給点Ｑａとが高周波的に分離される。その結果、回路ブロック１１ｃが発生した電磁ノイズはプラス電源供給点Ｑａへ伝搬しにくくなり、プラス電源供給点Ｑａの電位変動を抑制可能になるため、ＥＭＩを抑制できる。
【００６４】
尚、電源配線パターン１５ｄによって直流電圧降下が生じるため、その直流電圧降下が回路ブロック１１ｃのプラス電源電圧の許容値の範囲内に収まるように、電源配線パターン１５ｄの長さ及び配置を設定する必要がある。
【００６５】
ところで、第２実施形態においても、グランド配線パターン２１ａ〜２１ｃについては、第１実施形態と同様の構成をとるため、前記［１］〜［８］と同様の作用・効果が得られる。
【００６６】
（第３実施形態）
図５（Ａ）は、第３実施形態のプリント配線基板４０の表面側の一部分を示す要部平面図である。図５（Ｂ）は、図５（Ａ）に対応するプリント配線基板４０の裏面側の一部分を示す要部透視平面図である。尚、図５（Ｂ）は、プリント配線基板４０を図５（Ａ）に示す表面側から透視して見た図面であり、プリント配線基板４０を裏面側から見た図面ではない。
【００６７】
この図５において、第１実施形態の図１と異なるのは以下の点である。（３−１）各電源配線パターン１５ａ，１５ｃには、幅の狭い導電層によるプリントパターンが葛折り状に折れ曲がった部分が形成されている。（３−２）グランド配線パターン２１ｃには、幅の狭い導電層によるプリントパターンが葛折り状に折れ曲がった部分が形成されている。
【００６８】
プリントパターンを葛折り状に折れ曲がらせると、配線経路が長くなる分だけ直流抵抗が大きくなることに加えて、インダクタンスも大きくなるため、線路インピーダンスが増大する。
【００６９】
そのため、ＬＳＩ１１内の各回路ブロック１１ａ，１１ｂにプラス電源を供給する各電源配線パターン１５ａ〜１５ｃの線路インピーダンスが、各電源配線パターン１５ａ，１５ｃの葛折り状の折れ曲がりの分だけ大きくなり、各回路ブロック１１ａ，１１ｂのプラス電源供給用端子であるＬＳＩ１１の各端子Ｐ２，Ｐ８とプラス電源供給点Ｑａとが高周波的に分離される。その結果、各回路ブロック１１ａ，１１ｂが発生した電磁ノイズはプラス電源供給点Ｑａへ伝搬しにくくなり、プラス電源供給点Ｑａの電位変動を抑制可能になるため、ＥＭＩを抑制できる。
【００７０】
尚、各電源配線パターン１５ａ〜１５ｃによって直流電圧降下が生じるため、その直流電圧降下が各回路ブロック１１ａ，１１ｂのプラス電源電圧の許容値の範囲内に収まるように、各電源配線パターン１５ａ〜１５ｃの葛折り状に折れ曲がった部分を設定する必要がある。
【００７１】
また、グランド配線パターン２１ｃの線路インピーダンスが葛折り状の折れ曲がりの分だけ大きくなるため、前記［４］の作用・効果を更に高めることが可能になる。加えて、ビアホールＢ３とグランド接続点Ｑｂとを接続する配線パターンの距離Ｌが、グランド配線パターン２１ｃの葛折り状の折れ曲がりの分だけ大きくなるため、前記［５］の作用・効果を更に高めることが可能になる。その結果、第３実施形態によれば、第１実施形態よりも更に大きなＥＭＩ抑制効果が得られる。
【００７２】
［別の実施形態］
ところで、本発明は上記各実施形態に限定されるものではなく、以下のように具体化してもよく、その場合でも、上記各実施形態と同等もしくはそれ以上の作用・効果を得ることができる。
【００７３】
（１）第２実施形態では、ＬＳＩ１１内の回路ブロック１１ｃに各回路ブロック１１ａ，１１ｂと同じプラス電源電圧を供給している。しかし、回路ブロック１１ｃにプラス電源を供給する電源配線パターン１５ｄと、各回路ブロック１１ａ，１１ｂにプラス電源を供給する各電源配線パターン１５ａ〜１５ｃとを切り離し、各回路ブロック１１ａ，１１ｂとは異なる電源電圧を回路ブロック１１ｃに供給するようにしてもよい。
【００７４】
（２）第３実施形態では、各配線パターン１５ａ，１５ｃ，２１ｃに、幅の狭い導電層によるプリントパターンが葛折り状に折れ曲がった部分を形成することにより、線路インピーダンスを増大させている。しかし、各配線パターン１５ａ，１５ｃ，２１ｃに、幅の狭い導電層によるプリントパターンが渦巻き状に形成された部分を設けるようにしてもよい。このようにしても、配線経路が長くなるため直流抵抗が大きくなると共に、インダクタンスが大きくなるため、線路インピーダンスを増大させることができる。
【００７５】
（３）上記各実施形態では、１つのＬＳＩ１１，３１内に３つの回路ブロック１１ａ〜１１ｃが搭載されている。しかし、各回路ブロック１１ａ〜１１ｃを独立したＬＳＩによって構成し、それら各ＬＳＩをプリント配線基板１０，３０，４０に搭載してもよい。また、各回路ブロック１１ａ〜１１ｃをディスクリート回路によって構成し、それら各ディスクリート回路をプリント配線基板１０，３０，４０に搭載してもよい。
【００７６】
（４）上記各実施形態は両面基板に適用したものであるが、プリント配線基板１０，３０，４０を複数枚貼り合わせることにより、３層以上の多層基板に適用することもできる。
【図面の簡単な説明】
【００７７】
【図１】図１（Ａ）は、本発明を具体化した第１実施形態のプリント配線基板１０の表面側の一部分を示す要部平面図である。図１（Ｂ）は、図１（Ａ）に対応するプリント配線基板１０の裏面側の一部分を示す要部透視平面図である。
【図２】図２は、ＬＳＩ１１の内部構造を模式的に示す模式図である。
【図３】図３（Ａ）は、本発明を具体化した第２実施形態のプリント配線基板３０の表面側の一部分を示す要部平面図である。図３（Ｂ）は、図３（Ａ）に対応するプリント配線基板３０の裏面側の一部分を示す要部透視平面図である。
【図４】図４は、ＬＳＩ３１の内部構造を模式的に示す模式図である。
【図５】図５（Ａ）は、本発明を具体化した第３実施形態のプリント配線基板４０の表面側の一部分を示す要部平面図である。図５（Ｂ）は、図５（Ａ）に対応するプリント配線基板４０の裏面側の一部分を示す要部透視平面図である。
【符号の説明】
【００７８】
１０，３０，４０…プリント配線基板
１１ａ〜１１ｃ…回路ブロック
１５ａ〜１５ｄ…電源配線パターン
１７…絶縁材料からなる板材
２１ａ〜２１ｃ…グランド配線パターン
Ｑｂ…グランド接続点
Ｂ１〜Ｂ３…ビアホール
【図１】
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【図２】
2005183790.tif 000004
【図３】
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【図４】
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【図５】
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