(57)【要約】【課題】最上層配線の高密度化による高機能化を達成しつつ、信頼性の向上を図ることが可能な半導体チップを提供する。【解決手段】半導体基板３上に複数の第１層配線９，第２層配線１３、…最上層配線１７を積層してなる半導体チップ１において、最上層配線１７が、厚膜化されたパッド部１７ａおよびこれに接続されて大電流が流れる大電流部１７ｂと、これよりも薄い薄膜部１７ｃとで構成されている。このバッド部１７ａ上には、密着層２３を介して突起電極１５が設けられている。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に複数の配線層を積層してなる半導体チップにおいて、
前記配線層のうち最上層に設けられた配線が、厚膜部と、当該厚膜部と比較して膜厚の薄い薄膜部とで構成されている
ことを特徴とする半導体チップ。
【請求項２】
請求項１記載の半導体チップにおいて、
前記厚膜部は、少なくとも外部接続されるパッド部である
ことを特徴とする半導体チップ。
【請求項３】
請求項２記載の半導体チップにおいて、
前記パッド部上には、突起電極が設けられている
ことを特徴とする半導体チップ。
【請求項４】
基板上に複数の配線層を積層してなる半導体チップと、当該半導体チップが搭載された配線基板とを備えた半導体装置において、
前記半導体チップにおける配線層のうち最上層に設けられた配線は、少なくとも外部接続されるパッド部が、他の部分と比較して厚膜化されている
ことを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記半導体チップは、前記パッド部上に設けた突起電極を介して前記配線基板上にフリップチップ接続されている
ことを特徴とする半導体装置。
【請求項６】
請求項４記載の半導体装置において、
前記配線基板は、基板上に複数の配線層を積層してなり、
前記配線基板における最上層に設けられた配線は、少なくとも外部接続されるパッド部が、他の部分と比較して厚膜化されている
ことを特徴とする半導体装置。
【請求項７】
基板上に複数の配線層を積層形成する工程と、
前記配線層のうち最上層に設けられた配線の一部分上に選択的に導電層を積層形成して当該配線部分を他の部分よりも厚膜化する工程とを行う
ことを特徴とする半導体チップの製造方法。
【請求項８】
請求項７記載の半導体チップの製造方法において、
前記配線部分を厚膜化する工程では、
前記最上層に設けられた配線を覆う絶縁膜を形成した後、当該配線の一部分を露出させて他の部分を覆う形状の絶縁膜を形成し、当該絶縁膜から露出する前記配線部分上に選択的に導電層を形成する
ことを特徴とする半導体チップの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層配線構造を有する半導体チップ、この半導体チップを用いた半導体装置、及び半導体チップの製造方法に関する。
【背景技術】
【０００２】
近年における半導体装置の高集積化および高機能化に伴い、基板の表面側に素子を形成してなる半導体チップにおいては、基板上における配線構造の多層化および微細化が進展している。このような半導体チップでは、チップ電源用配線及びパッド用メタルとして用いられる最上層の配線を、信号線として用いる下層の配線と比較して厚膜化した構成が例示されている（下記特許文献１参照）。
【０００３】
【特許文献１】特開２００２−１１０８０５号公報（特に図４および００２４，００２５参照）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、上述した構成の半導体チップにおいては、最上層に設けられた配線が共通の膜厚で全て厚膜化されている。このため、厚膜化した最上層の配線のパターニングが非常に困難となり、ある程度の線幅が必要となるため、配線ピッチを狭くすることができない。これは、半導体チップにおける配線構造の高密度化を妨げる要因になっている。
【０００５】
しかしながら、配線構造の高密度化を達成するために、最上層の配線を、これよりも下層の配線層と同程度に薄膜化すると、次のような課題が生じる。
【０００６】
すなわち、半導体チップを、外部の配線基板（いわゆるマザーボード）上に実装する場合には、最上層の配線の一部で構成されたパッド部に対してボンディングを行うか、または突起電極を介してのフリップチップ実装が行われる。この場合、パッド部が加熱及び加圧されるため、パッド部の下方の基板表面に素子が形成されている場合、当該素子にダメージが加わり素子の破壊を招く要因となる。これは、この半導体チップを配線基板上に搭載してなる半導体装置の歩留まりを低下させる要因ともなる。
【０００７】
また、最上層の配線の一部は、パッド部から接続されたチップ電源用配線として用いられるため、他の配線部分と比較して多くの電流が流される。このため、この配線部分を薄膜化することは、許容電流値を制限する要因となり、またエレクトロマイグレーションによる不具合を生じさせる要因ともなる。
【０００８】
そこで本発明は、上述した課題を解決するための半導体チップおよび半導体装置を提供すると共に、この半導体チップを形成するための製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
このような目的を達成するための本発明の半導体チップは、基板上に複数の配線層を積層してなる半導体チップにおいて、最上層に設けられた配線が、厚膜部と、当該厚膜部と比較して膜厚の薄い薄膜部とで構成されていることを特徴としている。そして特に、最上層に設けられた配線のうち、少なくとも外部接続されるパッド部が、他の部分と比較して厚膜化されていることとする。
【００１０】
このように構成された半導体チップでは、最上層の配線に厚膜部を設けたことにより、例えばパッド部を厚膜部とすることで、当該半導体チップを外部の配線基板に実装する場合に、パッド部が加圧加熱された場合であっても、十分に膜厚の厚いパッド部において加圧加熱による応力が十分に吸収され、下地となる基板に対してダメージが加わることを防止できる。また、パッド部に接続された大電流が流れる配線部も厚膜部とすれば、この配線部分における抵抗の上昇が抑えられ、過剰電流によるエレクトロマーグレーションの発生や信号の遅延が防止される。しかも、以上のような最上層の厚膜化を部分的なものとして薄膜部を残したことにより、この薄膜部において最上層の配線構造の高密度化が達成される。
【００１１】
また、本発明の半導体装置は、先の構成の半導体チップを、配線基板に搭載してなる半導体装置でもあり、先に説明したようにパッド部下方における基板のダメージが防止されかつ最上層の配線構造の高密度化が達成された半導体チップを配線基板に搭載されたものとなる。
【００１２】
さらに本発明の半導体チップの製造方法は、次のように行われる。先ず、基板上に複数の配線層を積層形成する。その後、最上層に形成された配線の一部分上に選択的に導電層を形成する。これにより当該配線部分を他の部分よりも厚膜化する。
【００１３】
このような製造方法では、最上層に設けられた配線の一部が厚膜化される。これにより、最上層の配線が、厚膜部とこれよりも薄い薄膜部とを有する、上述した構成の半導体チップが得られる。
【発明の効果】
【００１４】
以上説明したように本発明の半導体チップによれば、最上層の配線の膜厚を部分的に厚膜化したことにより、最上層の配線構造の高密度化を維持しながら、例えば信号の遅延を防止することができるため高機能化を達成することが可能であり、さらにパッド部の下方の基板に対してダメージが加わることを防止できると共に過剰電流によるエレクトロマーグレーションの発生を防止できるため、信頼性の向上を図ることが可能になる。
【００１５】
また、本発明の半導体装置によれば、このような半導体チップを配線基板上に搭載したことによって高機能化を達成すること、および信頼性の向上を図ることが可能になる。
【００１６】
さらに本発明の半導体チップの製造方法によれば、上述した本発明の構成の半導体チップを得ることが可能になる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１８】
＜半導体チップ＞
図１は実施形態の半導体チップの断面図であり、図２は実施形態の半導体チップの平面図である。尚、図１の断面図は、図２の平面図におけるＡ−Ａ’断面に相当する。
【００１９】
これらの図に示す半導体チップ１は、半導体基板３上に複数の配線層を積層してなるもので、ここでは３層の配線層を積層してなることとする。そして特に、最上層に設けられた第３層配線（最上層配線）が特徴的な構成となっている。
【００２０】
すなわち、半導体基板３の表面側には、複数の素子５が配列形成されており、これらの素子５を覆う状態で、第１絶縁膜７が半導体基板３上に設けられている。そして、この第１絶縁膜７上の配線層に、第１層配線９がパターン形成されている。この第１層配線９は、第１絶縁膜７の上部において均一な膜厚で形成されていることとする。また、第１層配線９は、第１絶縁膜７に形成された接続孔を介して半導体基板３の表面側に形成された素子５と接続されていることとする。尚、第１配線層９と半導体基板３の表面層に形成された素子５とは、第１絶縁膜７の接続孔内に第１配線層９を埋め込むことで接続されるか、または接続孔内に埋め込まれたプラグによって接続されていることとする。
【００２１】
また、第１絶縁膜７上には、第１層配線９を覆う状態で第２絶縁膜１１が設けられ、この第２絶縁膜１１上の配線層に、第２層配線１３がパターン形成されている。この第２層配線１３は、第１層配線９と同様に構成され、第２絶縁膜１１に形成された接続孔を介して第１層配線９と接続されていることとする。
【００２２】
またさらに、第２絶縁膜１１上には、第２層配線１３を覆う状態で第３絶縁膜１５が設けられており、この第３絶縁膜１５上の配線層に、第３層配線が最上層配線１７としてパターン形成されている。そして、この最上層配線１７は、第１層配線９および第２層配線１３とは異なり、膜厚の厚い部分と薄い部分とで構成されている。最上層配線１７における膜厚の厚い部分は、例えば外部との接続が図られるパッド部１７ａおよび、このパッド部１７ａに接続されて大電流が流される大電流部１７ｂ等である。そして、膜厚の薄い薄膜部１７ｃは、これらのパッド部１７ａおよび大電流部１７ｂ以外の部分であり、通常の信号配線部分や接続配線部分である。
【００２３】
このような構成の最上層配線１７は、例えば下層パターン１８と、この下層パターン１８上に形成された上層パターン１９との２層構造からなる。そして、厚膜のパッド部１７ａおよび大電流部１７ｂが、下層パターン１８と上層パターン１９との２層で構成され、その他の薄膜部１７ｃが下層パターン１８のみで構成されていることとする。尚、最上層配線１７の構成は、このような２層構造に限定されることはなく、３層構造または部分的に薄膜化する加工を施した単層構造であっても良い。
【００２４】
そして、第３絶縁膜１５上には、最上層配線１７を覆う状態で、最上層絶縁膜２１が設けられており、この最上層絶縁膜２１には、最上層配線１７のパッド部１７ａを露出させるパッド開口２１ａが設けられていることとする。
【００２５】
また、必要に応じて、このパッド開口２１ａの底部に露出するパッド部１７ａ上には、密着層２３を介して突起電極２５が設けられていても良い。
【００２６】
尚、図２の平面図に示すように、パッド開口２１ａおよび突起電極２５は、半導体基板３の周縁部に配列形成されていることとする。このため、図１を用いて説明した最上層配線１７のパッド部１７ａも、半導体基板３の周縁部に配列形成されることになる。
【００２７】
以上説明した構成の半導体チップ１では、最上層配線１７のパッド部１７ａが厚膜化されていることから、この半導体チップ１を外部の配線基板に実装する場合に、パッド部１７ａが加圧加熱された場合であっても、加圧加熱による応力が十分に吸収され、下地となる半導体基板３表面側の素子５に対してダメージが加わることを防止できる。これは、パッド部１７ａに突起電極を設けてフリップチップ実装する場合、およびワイヤーボンディングを行う場合において同様である。また、パッド部１７ａに接続された大電流部１７ｂも厚膜化されているため、この大電流部１７ｂにおける抵抗の上昇が抑えられ、過剰電流によるエレクトロマーグレーションの発生や信号の遅延が防止される。そして、以上のような最上層配線１７の厚膜化をパッド部１７ａおよび大電流部１７ｂのみとし、最上層配線１７に薄膜部１７ｃを設けたことにより、この薄膜部１７ｃにおいて最上層配線の高密度化が達成される。以上の結果、最上層配線の高密度化を維持しながら信号の遅延を防止することができるため高機能化を達成することが可能であり、かつ信頼性の向上を図ることが可能になる。
【００２８】
尚、最上層配線１７において、薄膜部１７ｃに対して厚膜化させた厚膜部は、上述したようなパッド部１７ａや大電流部１７ｂに限定されることはなく、厚膜化による補強を必要とする部分に適用することができ、これにより最上層配線の高密度化を達成しつつ最上層配線およびその下部の保護を図琉ことが可能になる。
【００２９】
＜半導体チップの製造方法＞
次に、図３の断面工程図に基づいて、上述した構成の半導体チップの製造方法の一例を説明する。
【００３０】
先ず、図３（１）に示すように、半導体基板３の表面側に素子５を形成した後、これらの素子５を覆う状態で、半導体基板３上に第１絶縁膜７を形成する。次に、第１絶縁膜７上に、当該第１絶縁膜７に形成した接続孔を介して素子５に接続された第１層配線９をパターン形成する。この第１層配線９の形成は、例えば接続孔を埋め込む状態で第１絶縁膜７上に成膜した導電層をパターニングすることにより行われる。これにより、第１絶縁膜７上において均一な膜厚の第１層配線９を形成する。
【００３１】
次に、第１層配線９を覆う状態で、第１絶縁膜７上に第２絶縁膜１１を形成する。そして、この第２絶縁膜１１上に、当該第２絶縁膜１１に形成した接続孔を介して第１層配線９に接続された第２層配線１３をパターン形成する。この第２層配線１３の形成は、第１層配線９の形成と同様に行うこととする。
【００３２】
次いで、第２層配線１３を覆う状態で、第２絶縁膜１１上に第３絶縁膜１５を形成する。そして、この第３絶縁膜１５上に、当該第３絶縁膜１５に形成した接続孔を介して第２層配線１３に接続された最上層配線の下層パターン１８をパターン形成する。この下層パターン１８の形成は、第１層配線９の形成と同様に行うこととする。
【００３３】
以上の後、図３（２）に示すように、下層パターン１８を覆う状態で、第３絶縁膜１５上に下層絶縁膜２７を形成する。次いで、この下層絶縁膜２７に、下層パターン１８の一部を露出させる開口部Ａを形成する。この開口部Ａは、最上層配線におけるパッド部および大電流部等の厚膜部に形成されることとする。
【００３４】
次に、図３（３）に示すように、開口部Ａの底部に露出する下層パターン１８上に、上層パターン１９を積層形成する。この上層パターン１９は、例えばメッキ処理によって下層パターン１８の露出面上に上層パターン１９を成長させるか、または開口部Ａ内を埋め込む様に導電層を形成し、開口部Ａ内に上層パターン１９として導電層を残すように当該導電層をパターニングすることによって形成する。これによって、下層パターン１８上の一部分に上層パターン１９を積層してなる２層構造の最上層配線１７が形成される。この最上層配線１７は、パッド部１７ａおよび大電流部１７ｂのみに上層パターン１９を積層させることにより、部分的に厚膜化されたものとなる。
【００３５】
以上の後、図３（４）に示すように、最上層配線１７を覆う状態で、下層絶縁膜２７上に上層絶縁膜２８を成膜し、下層絶縁膜２７上に上層絶縁膜２８を積層してなる最上層絶縁膜２１を形成する。そして、最上層絶縁膜２１に、最上層配線１７のパッド部１７ａに達するパッド開口２１ａを形成する。
【００３６】
しかる後、図１に示したように、必要に応じて、パッド開口２１ａの底部に露出するパッド部１７ａ上に密着層２３を介して突起電極２５を設けて半導体チップ１を完成させる。
【００３７】
以上説明したような製造方法により、最上層配線１７の膜厚を段階的にすることが可能となり、パッド部１７ａと大電流部１７ｂとが他の部分と比較して厚膜化された半導体チップを得ることが可能である。
【００３８】
＜半導体装置＞
図４には、上述した構成の半導体チップ１を用いた半導体装置の一構成例を示す。この図に示す半導体装置３０は、マザーボードとなる配線基板３１上に半導体チップ１をフリップチップ実装してなる。
【００３９】
このような半導体装置３０に用いられる配線基板３１は、半導体チップ１の実装面側に、半導体チップ１との接続を図るためのパッド部３３が設けられ、このパッド部３３において、突起電極２５を介して半導体チップ１との接続が図られている。また、配線基板３１における半導体チップ１の実装面と反対側には、複数の外部接続端子３５が行列状に配列形成されている。これらの外部接続端子３５とパッド部３３とは、ここでの図示を省略した内部配線によって接続されていることとする。この配線基板３１は、半導体チップ１が実装される側またはこれと反対側の最上層配線が、当該半導体チップ１の最上層配線と同様に、異なる膜厚を有して構成されたものであっても良い。
【００４０】
そして、配線基板３１と半導体チップ１との間は、樹脂３７の充填によって封止された状態となっている。
【００４１】
尚、半導体チップ１を用いた半導体装置はこのような構成に限定されることはなく、例えば図５（１）に示すように、他の半導体チップ４１に半導体チップ１をフリップチップ実装し、これを図５（２）に示すように、配線基板３１上に搭載した構成であっても良い。この場合、他の半導体チップ４１は、半導体チップ１よりも大径の大径チップ４１であり、半導体チップ１と同様に最上層配線が構成されたものであって良い。そして、この大径チップ４１における半導体チップ１の実装面側には、半導体チップ１との接続を図るためのパッド部４３が設けられ、その周縁部には外部接続を図るためパッド部４５が設けられている。また、大径チップ４１上に半導体チップ１をフリップチップ実装した状態において、大径チップ４１と半導体チップ１との間は、樹脂４７の充填によって封止された状態となっている。
【００４２】
そして、このように半導体チップ１を実装してなる大径チップ４１が配線基板３１上にダイボンディングされ、さらに大径チップのパッド部４５と配線基板３１のパッド部３３とがボンディングワイヤー５１にて接続されている。この状態において、半導体チップ１、大径チップ４１、およびボンディングワイヤー５１が、モールド樹脂５３にて封止されて半導体装置５０が構成されている。
【００４３】
尚ここでは、図５（１）に示したように、大径チップ４１を配線基板とみなし、この大径チップ４１に小径チップ１を実装した状態で半導体装置４０としても良い。
【００４４】
以上のような半導体装置３０，４０，５０によれば、上述した構成の半導体チップ１を配線基板３１や大径チップ４１上に搭載したことによって、高機能化を達成しかつ信頼性の向上を図ることが可能になる。また、配線基板３１や大径チップ４１の最上層配線を、半導体チップ１の最上層配線と同様の構成とすることにより、配線基板３１や大径チップ４１に対しても半導体チップ１と同様の効果が得られるため、さらに高機能化および信頼性の向上を図ることが可能になる。
【００４５】
尚、半導体チップ１の配線基板３１上への搭載は、フリップチップ実装に限定されることはまく、半導体チップ１のパッド部と配線基板のパッド部とをボンディングワイヤーで接続した実装形態であっても良い。
【図面の簡単な説明】
【００４６】
【図１】実施形態の半導体チップの断面構成図である。
【図２】実施形態の半導体チップの平面図である。
【図３】実施形態の半導体チップの断面工程図である。
【図４】実施形態の半導体装置の一例を示す断面図である。
【図５】実施形態の半導体装置の他の例を示す断面図である。
【符号の説明】
【００４７】
１…半導体チップ、３…半導体基板、９…第１層配線、１３…第２層配線、１７…最上層配線、１７ａ…パッド部、１７ｂ…大電流部、１７ｃ…薄膜部、１８…下層パターン、１９…上層パターン、２５…突起電極、２７…下層絶縁膜、２８…上層絶縁膜、３１…配線基板、３０，４０，５０…半導体装置、４１…大径チップ、Ａ…開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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