(57)【要約】【課題】  受光面積を小さくすることなく、高速で光信号を変換することができる半導体受光素子を提供することである。【解決手段】  Ｐ型半導体層と、低抵抗Ｎ型半導体層と、高抵抗Ｎ型半導体層とを有してなり、ＰＩＮ構造が形成された半導体受光素子において、前記Ｐ型半導体層が形成された表面上に前記高抵抗Ｎ型半導体層が前記Ｐ型半導体層に囲まれるように形成する。又は、前記半導体受光素子において、前記Ｐ型半導体層が形成された表面上に溝部分を有してなり、かつ前記溝部分には前記Ｐ型半導体層が形成されていないようにする。【選択図】図１
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【特許請求の範囲】
【請求項１】
Ｐ型半導体層と、低抵抗Ｎ型半導体層と、高抵抗Ｎ型半導体層とを有してなり、ＰＩＮ構造が形成された半導体受光素子において、前記Ｐ型半導体層が形成された表面上に前記高抵抗Ｎ型半導体層が前記Ｐ型半導体層に囲まれるように形成されていることを特徴とする半導体受光素子。
【請求項２】
Ｐ型半導体層と、低抵抗Ｎ型半導体層と、高抵抗Ｎ型半導体層とを有してなり、ＰＩＮ構造が形成された半導体受光素子において、前記Ｐ型半導体層が形成された表面上に溝部分を有してなり、かつ前記溝部分には前記Ｐ型半導体層が形成されていないことを特徴とする半導体受光素子。
【請求項３】
前記Ｐ型半導体層が形成された表面上に形成された前記高抵抗Ｎ型半導体層又は前記溝部分が網目状になるように前記Ｐ型半導体層が形成されていることを特徴とする請求項１又は請求項２に記載の半導体受光素子。
【請求項４】
前記Ｐ型半導体層が形成された表面上に形成された前記高抵抗Ｎ型半導体層又は前記溝部分がくし状になるように前記Ｐ型半導体層が形成されていることを特徴とする請求項１又は請求項２に記載の半導体受光素子。
【請求項５】
前記高抵抗Ｎ型半導体層の表面上に前記Ｐ型半導体層を形成した後に、前記Ｐ型半導体層をエッチングすることにより前記溝部分を形成することを特徴とする請求項２乃至請求項４のいずれかに記載の半導体受光素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光ファイバー通信等に用いられる半導体受光素子及びその製造方法に関するものである。
【背景技術】
【０００２】
図８は従来の半導体受光素子の断面図である。低抵抗Ｎ型半導体層１、高抵抗Ｎ型半導体層２、Ｐ型半導体層３から構成されており、Ｐ型半導体側電極４、及びＮ型半導体側電極５が備えられている。また、半導体受光素子の表面は酸化膜６で覆われている。図９は前記従来の半導体受光素子の上面図である。ここで、わかりやすくするため、酸化膜６は除いた状態での上面図を示している。
【０００３】
このような半導体受光素子に前記Ｐ型半導体側電極４、及びＮ型半導体側電極５から逆バイアス電圧を印加することにより、高抵抗Ｎ型半導体層２内に空乏層が形成され、前記空乏層中に発生した電子と正孔の対が入射光を電気信号に変換することができる。
【０００４】
ここで、上記の構成の半導体受光素子において、高速で光信号を変換するためには、半導体受光素子の静電容量を小さくする方法があり、そのためにはＰ型半導体層と高抵抗Ｎ型半導体層の接合面積（ＰＮ接合面積）を小さくすればよい。
【０００５】
この構成が特開２００３−１０１０６１号公報（特許文献１）に開示されている。この構成では、Ｎ型（Ｐ型）半導体層をメサ形状にしておき、前記メサ形状部に当接するようにＰ型（Ｎ型）半導体層を形成することにより、ＰＮ接合面積が前記Ｎ型（Ｐ型）半導体層のメサ形状部より大きくならないようにしてＰＮ接合面積を減少させている。
【特許文献１】特開２００３−１０１０６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ここで、ＰＮ接合面積を小さくするために、受光面積を小さくすると、光ファイバーを用いた通信用途等で使用する場合において、光ファイバーと半導体受光素子との接続が困難になるという問題があった。
【０００７】
本発明の目的は、受光面積を小さくすることなく、高速で光信号を変換することができる半導体受光素子を提供することであり、そのような半導体受光素子を効率的に製造する方法を提供することである。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明では、Ｐ型半導体層と、低抵抗Ｎ型半導体層と、高抵抗Ｎ型半導体層とを有してなり、ＰＩＮ構造が形成された半導体受光素子において、前記Ｐ型半導体層が形成された表面上に前記高抵抗Ｎ型半導体層が前記Ｐ型半導体層に囲まれるように形成する。又は、前記半導体受光素子において、前記Ｐ型半導体層が形成された表面上に溝部分を有してなり、かつ前記溝部分には前記Ｐ型半導体層が形成されていないようにする。
【発明の効果】
【０００９】
本発明の半導体受光素子においては、前記Ｐ型半導体層が形成された表面上に前記高抵抗Ｎ型半導体層が前記Ｐ型半導体層に囲まれるように形成されているため、従来の半導体受光素子と比較してＰＮ接合面積を小さくすることができる。その結果、受光面積を大きくしたままで静電容量を小さくできるため、高速応答が可能となる。
【発明を実施するための最良の形態】
【００１０】
（実施形態１）
本発明の実施形態１を図１、２に基づいて説明する。図１に示すように、本発明の半導体受光素子は、シリコンにリンをドープしてなる低抵抗Ｎ型半導体層１及び高抵抗Ｎ型半導体層２と、シリコンにボロンをドープしてなるＰ型半導体層３とから構成されており、Ｐ型半導体側電極４、及びＮ型半導体側電極５を備えている。また、酸化膜６により半導体受光素子の表面を覆っている。ここで、図２に示すように、Ｐ型半導体層３を形成した表面上に、Ｐ型半導体層３に囲まれるように高抵抗Ｎ型半導体層２を形成している。
【００１１】
本実施形態の半導体受光素子の寸法については、１辺の長さは１ｍｍ程度、Ｐ型半導体層３の厚みは０．５〜１μｍ、高抵抗Ｎ型半導体層２の厚みは５０μｍ程度、低抵抗Ｎ型半導体層１の厚みは３００μｍ程度である。また、Ｐ型半導体層３を形成した表面上において、Ｐ型半導体層３に囲まれた高抵抗Ｎ型半導体層２の１辺の長さは５〜１０μｍである。
【００１２】
Ｐ型半導体層３を形成した表面上に、高抵抗Ｎ型半導体層２をＰ型半導体層３に囲まれるように形成する方法としては、高抵抗Ｎ型半導体層２の表面に酸化膜を形成した後、酸化膜に開口部を設け、開口部からＰ型半導体層３を形成する方法が挙げられる。
【００１３】
なお、高抵抗Ｎ型半導体層２は完全にＰ型半導体層３に囲まれずに、部分的に周囲の高抵抗Ｎ型半導体層２とつながっていてもよい。
【００１４】
このような半導体受光素子において、Ｐ型半導体側電極４を負極側、及びＮ型半導体側電極５を正極側として２〜２０Ｖの逆バイアス電圧を印加することにより、高抵抗Ｎ型半導体層２内に空乏層が形成される。この状態で、空乏層中に光が入射すると、電子・正孔対が生成して光電流が生じ、電気信号として入射光を検知することができる。
【００１５】
本実施形態の半導体受光素子は、Ｐ型半導体層３が形成された表面上に高抵抗Ｎ型半導体層２がＰ型半導体層３に囲まれるように形成されているため、従来の半導体受光素子と比較してＰＮ接合面積を小さくすることができる。その結果、受光面積を大きくしたままで静電容量を小さくできるため、高速応答が可能となる。
【００１６】
（実施形態２）
実施形態２の半導体受光素子を図３に基づいて説明する。ここで、実施形態１と異なり、Ｐ型半導体層３が形成された表面上に溝部分７を有し、かつ溝部分７にはＰ型半導体層３が形成されていない。なお、この半導体受光素子の酸化膜６を除いた上面図は図２と同様である。
【００１７】
次に本実施形態の半導体受光素子の製造方法を図４に基づいて説明する。まず、図４（ａ）のように高抵抗Ｎ型半導体層２上にＰ型半導体層３を形成し、さらにその上に酸化膜６を形成する。次に図４（ｂ）に示すように、Ｐ型半導体層３表面の酸化膜６に開口部８を形成する。続いて、ドライエッチング処理を施すことにより、図４（ｃ）のような凹状の溝部分７を形成することができる。なお、ウェットエッチング処理を施した場合は図４（ｄ）のようなＶ字状の溝部分７を形成することができる。
【００１８】
このような半導体受光素子において、Ｐ型半導体側電極４を負極側、及びＮ型半導体側電極５を正極側として２〜２０Ｖの逆バイアス電圧を印加することにより、高抵抗Ｎ型半導体層２内に空乏層が形成され、空乏層中に光が入射することにより、実施形態１と同様にして光電流が生じ、電気信号として検知することができる。
【００１９】
本実施形態の半導体受光素子は、溝部分７においてＰ型半導体層３の側面部に高抵抗Ｎ型半導体層２が存在しないため、Ｐ型半導体層３の側面部のＰＮ接合面積をさらに減少させることができ、その結果、実施形態１よりもさらに高速応答が可能となる。
【００２０】
（実施形態３）
実施形態３の半導体受光素子を図５、６に基づいて説明する。図５（ａ）〜（ｃ）及び図６に示すように、Ｐ型半導体層３において高抵抗Ｎ型半導体層２が網目状になるよう選択的に形成されている。ここで、網目状に形成された高抵抗Ｎ型半導体層２の１辺の長さは５〜１０μｍである。また、溝部分７を形成する場合は、その深さは１〜５μｍである。この半導体受光素子の動作は実施形態１と同じである。
【００２１】
本実施形態の半導体受光素子は、Ｐ型半導体層３が形成された表面上に形成された高抵抗Ｎ型半導体層２又は溝部分７の形状が網目状になるようにＰ型半導体層が形成されている。そのため、ＰＮ接合面積をさらに減少させることができ、その結果、実施形態１又は実施形態２よりもさらに高速応答が可能となる。
【００２２】
（実施形態４）
実施形態４の半導体受光素子を図７に基づいて説明する。図７に示すように、Ｐ型半導体層３において高抵抗Ｎ型半導体層２がくし状になるよう選択的に形成されている。なお、断面図については、図５（ａ）〜（ｃ）と同様である。ここで、くし状に形成された高抵抗Ｎ型半導体層２の幅は５〜１０μｍである。また、溝部分７を形成する場合は、その深さは１〜５μｍである。この半導体受光素子の動作は実施形態１と同じである。
【００２３】
本実施形態の半導体受光素子は、Ｐ型半導体層が形成された表面上に形成された高抵抗Ｎ型半導体層あるいは溝部分の形状がくし状になるようにＰ型半導体層が形成されている。そのため、ＰＮ接合面積をさらに減少させることができ、その結果、実施形態１又は実施形態２よりもさらに高速応答が可能となる。
【図面の簡単な説明】
【００２４】
【図１】実施形態１における半導体受光素子の断面図である。
【図２】実施形態１及び実施形態２における半導体受光素子の酸化膜を除いた上面図である。
【図３】実施形態２における半導体受光素子の断面図である。
【図４】実施形態２における半導体受光素子の製造過程での断面図である。
【図５】実施形態３及び実施形態４における半導体受光素子の断面図である。
【図６】実施形態３における半導体受光素子の酸化膜を除いた上面図である。
【図７】実施形態４における半導体受光素子の酸化膜を除いた上面図である。
【図８】従来の半導体受光素子の断面図である。
【図９】従来の半導体受光素子の酸化膜を除いた上面図である。
【符号の説明】
【００２５】
１    低抵抗Ｎ型半導体層
２    高抵抗Ｎ型半導体層
３    Ｐ型半導体層
４    Ｐ型半導体側電極
５    Ｎ型半導体側電極
６    酸化膜
７    溝部分
８    開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2005072303.tif 000008
【図７】
2005072303.tif 000009
【図８】
2005072303.tif 000010
【図９】
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