(57)【要約】【課題】シリサイド構造を有する拡散層抵抗素子のジャンクションリークを防止する。【解決手段】図２（ａ）に示すように、全面にチタン（Ｔｉ）をスパッタすることによりチタン層６を形成する。これにより、Ｐ＋型拡散層４はシリサイドブロック層５の開口部５ａ，５ｂを介してチタン層６と接触する。その後、図２（ｂ）に示すように熱処理を行うことにより、Ｐ＋型拡散層４と接触したチタン層６が部分的にシリサイド化され、Ｐ＋型拡散層４の表面にそれぞれチタンシリサイド層７ａ，７ｂが形成される。そして、図２（ｃ）に示すように、シリサイド化されていないチタン層６をウエットエッチングして除去する。【選択図】  図２
2005183827.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電型の半導体基板と、
前記半導体基板上に形成された前記第１の導電型とは異なる第２の導電型の高濃度拡散層と、
前記高濃度拡散層と前記半導体基板との間に形成された前記第２の導電型の低濃度拡散層と、
前記低濃度拡散層上に形成され、金属シリサイドの形成を阻止する金属シリサイドブロック層と、
前記低濃度拡散層上を除き、前記高濃度拡散層上に形成された金属シリサイド層と、を有することを特徴とする半導体装置。
【請求項２】
第１の導電型の半導体基板と、
前記半導体基板上に形成された前記第１の導電型とは異なる第２の導電型の高濃度拡散層と、
前記高濃度拡散層と前記半導体基板との間に形成された前記第２の導電型の低濃度拡散層と、
前記低濃度拡散層上を除き、前記高濃度拡散層上に形成された金属シリサイド層と、を有することを特徴とする半導体装置。
【請求項３】
第１の導電型の半導体基板上に前記第１の導電型とは異なる第２の導電型の低濃度拡散層を形成する工程と、
前記低濃度拡散層の内側に前記低濃度拡散層よりも浅く前記第２の導電型の高濃度拡散層を形成する工程と、
全面にシリサイドブロック層を形成する工程と、
前記高濃度拡散層上の前記シリサイドブロック層を選択的に除去して、前記高濃度拡散層の少なくとも一部を露出させる工程と、
全面に金属層を被着する工程と、
熱処理により前記高濃度拡散層と接触した前記金属層を反応させてシリサイド化し、前記高濃度拡散層上に金属シリサイド層を形成する工程と、
前記シリサイドブロック層上のシリサイド化していない前記金属層を選択的に除去する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項４】
前記シリサイドブロック層は、シリコン酸化膜から成ること特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
第１の導電型の半導体基板上に前記第１の導電型とは異なる第２の導電型の低濃度拡散層を形成する工程と、
前記低濃度拡散層の内側に前記低濃度拡散層よりも浅く前記第２の導電型の高濃度拡散層を形成する工程と、
前記高濃度拡散層上に選択的に金属層を形成する工程と、
熱処理により前記高濃度拡散層と接触した前記金属層を反応させてシリサイド化し、前記高濃度拡散層上に金属シリサイド層を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、シリサイド構造を含む拡散層抵抗素子の構造及びその製造方法に関する。
【背景技術】
【０００２】
従来、半導体装置の微細化、高速化を目的として金属配線層と拡散層とのコンタクト抵抗の低減を図るため、シリサイド構造が用いられている。
図７はそのような拡散層抵抗素子の断面構造を示す図である。Ｎ型シリコン基板２１上に、活性領域を取り囲むようにＬＯＣＯＳ法やＳＴＩ法により素子分離領域２２ａ，２２ｂを形成する。活性領域にはＰ＋型拡散層２４を形成し、シリサイドブロック層２５の開口部にのみ、チタンシリサイド層（ＴｉＳｉｘ層）２７ａ，２７ｂを形成する。そして、チタンシリサイド層２７ａ，２７ｂに開口部を設けて金属配線層２９ａ，２９ｂを形成する。これにより、金属配線層２９ａと金属配線層２９ｂとの間にＰ＋型拡散層２４による拡散層抵抗素子が接続される。
【０００３】
図８は、シリサイド構造を有する他の拡散層抵抗素子の断面構造を示す図である。この拡散層抵抗素子は、中耐圧拡散層抵抗素子と呼ばれる、１０Ｖ程度の高い耐圧を有する拡散層抵抗素子である。Ｎ型シリコン基板３１上に、活性領域を取り囲むようにＬＯＣＯＳ法やＳＴＩ法により素子分離領域３２ａ，３２ｂを形成する。活性領域にはＰ−型拡散層３３を形成し、素子分離領域３２ａ，３２ｂから所定距離だけ離れてＰ−型拡散層３３の内側にそれよりも浅くＰ＋型拡散層３４を形成する。そして、図７に示すのと同様にシリサイドブロック層３５の開口部にのみ、チタンシリサイド層（ＴｉＳｉｘ層）３７ａ，３７ｂを形成する。そして、チタンシリサイド層３７ａ，３７ｂに開口部を設けて金属配線層３９ａ，３９ｂを形成する。これにより、金属配線層３９ａと金属配線層３９ｂとの間にＰ＋型拡散層３４による拡散層抵抗素子が接続される。中耐圧拡散層抵抗素子では、Ｐ＋型拡散層３４とＮ型シリコン基板３１との間にはＰ−型拡散層３３が形成されているため、Ｐ＋型拡散層に印加される１０Ｖ程度の電圧がＰ−型拡散層３３によって電界集中が緩和されることで、図７の拡散層抵抗素子の構造に比して高い耐圧を実現することができる。
【０００４】
なお、Ｐ＋型拡散層３４を素子分離領域３２ａ，３２ｂから所定距離だけ離れてＰ−型拡散層３３の内側に形成するのは、素子分離領域３２ａ、３２ｂとＰ−型拡散層３３の境界面の形状により、境界面付近のＰ−型拡散層３３にはＰ型不純物が適切に注入されない。したがって、この素子分離領域３２ａ、３２ｂとＰ−型拡散層３３との境界面付近の耐圧不足のために高い耐圧を得ることができないからである。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図８の拡散層抵抗素子の構造では、Ｐ＋型拡散層３４を素子分離領域３２ａ，３２ｂからオフセットさせているために、Ｐ−型拡散層３３がＮ型シリコン基板３１の表面に露出される。この状態で活性領域の表面のうちＰ＋型拡散層３４の抵抗素子として利用する部分のみシリサイドブロック層３５によりチタンシリサイド化を阻止して、チタンシリサイド形成を行うと、Ｐ−型拡散層３３上にもそれぞれチタンシリサイド層３７ａ，３７ｂが形成されることになる。すると、シリサイド反応時にチタンがＰ−型拡散層３３のＰ型不純物（例えば、ボロン）を吸収してしまうため、拡散層のジャンクションが浅くなり、ジャンクションリークが発生するという問題があった。
【０００６】
そこで、本発明は、シリサイド構造を有した中耐圧拡散層抵抗素子のジャンクションリークを防止することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、高濃度拡散層上にのみ、金属シリサイド層を形成し、低濃度拡散層上に金属シリサイド層を形成しないようにしたものである。
【発明の効果】
【０００８】
本発明によれば、シリサイド構造を有する拡散層抵抗素子のジャンクションリークを防止することができる。これにより、中耐圧拡散層抵抗素子と、シリサイド構造を有する微細ＭＯＳトランジスタとを同一のチップ上に集積化することが可能になる。
【発明を実施するための最良の形態】
【０００９】
次に、本発明の実施例に係る半導体装置及びその製造方法ついて図面を参照しながら説明する。
（実施例１）
第１の実施例について図１乃至図４を参照しながら説明する。図１乃至図３はこの半導体装置の製造方法を示す断面図、図４はこの半導体装置の平面図である。図１（ａ）に示すように、Ｎ型シリコン基板１上に活性領域を取り囲むようにＬＯＣＯＳ法やＳＴＩ法により素子分離領域２ａ，２ｂを形成する。活性領域にはＰ−型拡散層３を形成し、Ｐ−型拡散層３の内側にそれよりも浅くＰ＋型拡散層４を形成する。具体的には、ボロンのようなＰ型不純物をＮ型シリコン基板１の活性領域の表面に低濃度にイオン注入し、その後熱拡散を行う。Ｐ−型拡散層３の不純物濃度は例えば１×１０１７／ｃｍ３程度であるが、これには限定されない。そして、素子分離領域２ａ，２ｂから所定距離だけ離れた領域に、選択的にボロンのようなＰ型不純物をＮ型シリコン基板１の表面に高濃度にイオン注入し、Ｐ＋型拡散層４を形成する。これにより、Ｐ＋型拡散層４と素子分離領域２ａ，２ｂの間には、Ｐ−型拡散層３がＮ型シリコン基板１の表面に露出する。
【００１０】
次に、図１（ｂ）に示すように、例えばシリコン酸化膜から成るシリサイドブロック層５を全面に堆積し、図１（ｃ）に示すように、シリサイドブロック層５を選択的にエッチングすることにより、Ｐ＋型拡散層４上のシリサイドブロック層５に開口部５ａ，５ｂを設ける。このとき、Ｐ−型拡散層３上はシリサイドブロック層５を堆積させておく。
【００１１】
次に、図２（ａ）に示すように、全面にチタン（Ｔｉ）をスパッタすることによりチタン層６を形成する。これにより、Ｐ＋型拡散層４は開口部５ａ，５ｂを介してチタン層６と接触する。その後、図２（ｂ）に示すように熱処理を行うことにより、Ｐ＋型拡散層４と接触したチタン層６が部分的にシリサイド化され、Ｐ＋型拡散層４の表面にそれぞれチタンシリサイド層７ａ，７ｂが形成される。そして、図２（ｃ）に示すように、シリサイド化されていないチタン層６をウエットエッチングして除去する。なお、図２（ｃ）は、図４の平面図のＸ−Ｘ線に沿った断面に対応している。
【００１２】
次に、図３に示すように、全面に絶縁膜８を積層してからチタンシリサイド層７ａ，７ｂ上にコンタクトホールを開口し、金属配線層９ａ，９ｂを形成する。
【００１３】
これにより、金属配線層９ａと金属配線層９ｂとの間にＰ＋型拡散層４による中耐圧拡散層抵抗素子が接続される。
【００１４】
次に、本発明の第２の実施例について図５を参照しながら説明する。
（実施例２）
図１乃至図４と同一の構成部分については同一符号を付し、説明を省略する。図５（ａ）に示すように、図１（ａ）の工程を経た後に、Ｐ＋型拡散層４が形成されたＮ型シリコン基板１の全面にチタンをスパッタすることによりチタン層１０を形成する。
【００１５】
次に、図５（ｂ）に示すように、チタン層１０を選択的にエッチングすることにより、Ｐ＋型拡散層４の表面にそれぞれチタン層１０ａ，１０ｂを残し、それ以外の領域上のチタン層１０を除去する。その後、図５（ｃ）に示すように、熱処理を行うことにより、チタン層１０ａ，１０ｂをシリサイド化し、チタンシリサイド層１１ａ，１１ｂを形成する。
【００１６】
次に、図５（ｄ）に示すように、全面に絶縁膜８を積層してからチタンシリサイド層１１ａ，１１ｂ上にコンタクトホールを開口し、金属配線層９ａ，９ｂを形成する。
【００１７】
これにより、金属配線層９ａと金属配線層９ｂとの間にＰ＋型拡散層４による中耐圧拡散層抵抗素子が接続される。
【００１８】
なお、第１の実施例において、シリサイドブロック層５としては、シリコン酸化膜以外の材料、例えばシリコン窒化膜を用いてもよい。また、第１及び第２の実施例において、チタンの代わりに他の高融点金属を用いてもよい。また、第１及び第２の実施例において、Ｐ−型拡散層３は必ずしも素子分離領域２ａ，２ｂに隣接している必要は無く、図６のようにＰ−型拡散層４と素子分離領域２ａ，２ｂとの間にＮ型シリコン基板１が存在していても良い。さらに、第１及び第２の実施例では、Ｐ＋型拡散層による拡散層抵抗素子を例として説明したが、本発明はＮ＋型拡散層抵抗素子にも同様に適用できる。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１の実施例による半導体装置の製造方法を説明する断面図である。
【図２】本発明の第１の実施例による半導体装置の製造方法を説明する断面図である。
【図３】本発明の第１の実施例による半導体装置の製造方法を説明する断面図である。
【図４】本発明の第１の実施例による半導体装置の平面図である。
【図５】本発明の第２の実施例による半導体装置の製造方法を説明する断面図である。
【図６】本発明の他の実施例による半導体装置の断面図である。
【図７】従来例の半導体装置の断面図である。
【図８】従来例の他の半導体装置の断面図である。
【符号の説明】
【００２０】
１  Ｎ型シリコン基板、２ａ，２ｂ  素子分離領域、３  Ｐ−型拡散層、４  Ｐ＋型拡散層、５  シリサイドブロック層、５ａ，５ｂ  開口部、６，１０  チタン層、７ａ，７ｂ，１１ａ，１１ｂ  チタンシリサイド層、８  絶縁膜、９ａ，９ｂ  金属配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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