(57)【要約】【課題】  レーダ及び無線通信装置などに用いられるフラクショナル−Ｎ方式の位相同期ループ形の広帯域の周波数シンセサイザにおいて、低雑音、広帯域化のため低雑音性を有するアナログ位相比較器、プリスケーラを使用し、出力周波数を低く設定した場合に、フラクショナル動作中に位相同期が不安定となる課題があった。【解決手段】  位相同期ループ内に分周数の異なる複数のプリスケーラ９，１０を選択できるように配置し、出力周波数に応じて最適な分周数のプリスケーラ９，１０を切換スイッチ８が選択することにより、広帯域に出力周波数を設定する場合においても、安定した位相同期の状態のままフラクショナル動作を確立できる構成とした。【選択図】        図1
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【特許請求の範囲】
【請求項１】
分数分周式（フラクショナル−Ｎ方式）の位相同期ループ形の周波数シンセサイザにおいて、
基準信号を発生する基準発振源と、
ループフィルタと、
上記ループフィルタで平滑した位相比較信号を入力し、高周波の出力信号を出力端子および切換スイッチに出力する電圧制御発振器と、
上記電圧制御発振器の発振信号の出力先を選択して切り換える切換スイッチと、
上記切換スイッチの出力信号を分周し同期信号を生成する分周数の異なる複数のプリスケーラと、
上記切換スイッチで切り換えられた上記プリスケーラの出力信号を分周し同期信号を生成する可変分周器と、
上記基準信号と上記同期信号を入力し、上記ループフィルタへ出力するアナログ位相比較器と、
上記アナログ位相比較器の出力を入力とするループフィルタに対して保持した電圧を出力する収束電圧設定回路と、
チャンネル設定入力データに基づいて上記基準発振源、上記切換スイッチ、上記可変分周器、及び上記収束電圧設定回路に制御信号を出力するPLL制御回路とを具備し、
上記可変分周器の出力周波数が帯域内となるように、上記複数のプリスケーラの出力信号を上記切換スイッチで切り替えることを特徴とする周波数シンセサイザ。
【請求項２】
上記基準発振源は水晶発振器と可変分周器から構成され、チャンネル設定データに応じた周波数となるようにＰＬＬ制御回路より可変分周器に分周数の設定データを受けて、水晶発振器の出力信号を分周して基準信号（周波数ｆｒ）としてアナログ位相比較器に出力することを特徴とする請求項１記載の周波数シンセサイザ。
【請求項３】
上記ＰＬＬ制御回路は、分数分周を制御する積分回路と加算器積分回路を持ち、基準発信源の出力を分岐した外部クロックに同期して動作し、２つの入力信号の加算値を出力し、積分回路で出力信号を一方の入力信号にフィードバックさせ、他方の入力信号の積分を行うことを特徴とする請求項１記載の周波数シンセサイザ。
【請求項４】
上記ループフィルタは複数の抵抗（Ｒ）、コンデンサ（Ｃ）、演算増幅器（ＯＰ−ＡＭＰ）で構成され、上記ＰＬＬ制御回路から出力する制御信号に応じた収束電圧設定回路の出力電圧Ｖａをループフィルタに出力し、ループフィルタでは、収束電圧設定回路の出力電圧Ｖａとアナログ位相比較器の出力電圧Ｖｉとを濾波し、出力電圧Ｖｏを出力することを特徴とする請求項１記載の周波数シンセサイザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レーダ及び無線通信装置などに用いられるフラクショナル−Ｎ方式の位相同期ループ形の周波数シンセサイザにおいて、低雑音性を有するアナログ位相比較器を使用した場合に安定した位相同期の状態のままフラクショナル動作を確立する方式に関するものである。
【背景技術】
【０００２】
従来のフラクショナル−Ｎ方式の位相同期ループ形の周波数シンセサイザ（以下、Ｆ−ＰＬＬシンセサイザ）は、基準信号を発生する基準発振源と、電圧制御発振器と、上記電圧制御発振器の発振信号を分周し同期信号を生成する可変分周器と、上記基準信号と上記同期信号を入力とする位相比較器と、上記位相比較器の出力を入力とするループフィルタと、チャンネル設定入力データに基づいて上記分周器に制御信号を出力するPLL制御回路とから構成されている。
【０００３】
位相同期ループとしての動作は、電圧制御発振器より周期信号を発生し、その出力信号を可変分周器により分周して、位相比較器で基準発振源から出力される周期信号と比較して差分をとり、ループフィルタで差分に対応する誤差電圧を出力し、上記電圧制御発振器に制御電圧としてフィードバックすることにより、常に基準発振源から出力される周期信号の分周数倍の周波数になると同時に同位相になるように出力信号が制御されるものである。
【０００４】
このとき、PLL制御回路において設定周波数に応じたチャンネル設定入力データを外部から入力すると上記可変分周器の分周数を特定の割合で時間変化させる制御信号が生成され、この信号により分周器を制御することにより整数分周器である可変分周器を分数分周器として動作させて、周波数ステップを微少化することが可能となる（例えば、非特許文献１参照。）。
【０００５】
【非特許文献１】Brian Miller,Robert J,Conley著“A Multipule modulator fractional divider,”44th Annual Symposium on Frequency Control 1991年6月,P.578-583
【発明の開示】
【発明が解決しようとする課題】
【０００６】
一般的に、従来のフラクショナル−Ｎ方式の位相同期ループ形の周波数シンセサイザは位相比較器にデジタル位相比較器が用いられており、このデジタル位相比較器は、２つの入力信号の位相が±π以上離れていても安定に位相同期の収束動作を行う。
また、分周器としては高周波にも対応するためプリスケーラと可変分周器を組み合せて用いられており、位相同期した状態を保持しながら整数の分周数を時間変化させることで等価的に分数の分周数としてフラクショナル動作を行う。
【０００７】
しかし、入力信号の周波数を高める、すなわち位相比較器の動作周波数を高めると、位相比較器に起因する雑音が増加し、Ｆ−ＰＬＬシンセサイザ出力における位相雑音特性が劣化することが周知である。
【０００８】
さらに、Ｆ−ＰＬＬシンセサイザの出力信号を低位相雑音化するには、入力信号の周波数を高める、すなわち位相比較器の動作周波数を高めることで入出力の周波数比を下げることと、デジタル位相比較器をアナログ位相比較器にすることで可能であるが、アナログ位相比較器における課題として、デジタル位相比較器と異なり、２つの入力信号の位相が±π以上離れていると位相同期が安定しなくなることが周知である。
【０００９】
フラクショナル動作を行う場合、可変分周器の分周数の設定を時間変化させて分数分周器にして可変分周器の出力周波数をＦ−ＰＬＬシンセサイザのロックインレンジ内となるようにしているが、可変分周器の前段にプリスケーラがあるため、出力周波数を低くする場合に可変分周器から出力される信号の変化幅が広くなり、アナログ位相比較器での位相同期の範囲を超え、位相同期が不安定となる問題がある。
【００１０】
本発明は上記のような課題を解決するためになされたもので、アナログ位相比較器を用いた高周波・広帯域のＦ−ＰＬＬシンセサイザにおいて、安定した位相同期の状態のままフラクショナル動作を確立する回路を実現することを目的とする。
【課題を解決するための手段】
【００１１】
この発明の周波数シンセサイザは、分数分周式（フラクショナル−Ｎ方式）の位相同期ループ形の周波数シンセサイザにおいて、基準信号を発生する基準発振源と、ループフィルタと、上記ループフィルタで平滑した位相比較信号を入力し、高周波の出力信号を出力端子および切換スイッチに出力する電圧制御発振器と、上記電圧制御発振器の発振信号の出力先を選択して切り換える切換スイッチと、上記切換スイッチの出力信号を分周し同期信号を生成する分周数の異なる複数のプリスケーラと、上記切換スイッチで切り換えられた上記プリスケーラの出力信号を分周し同期信号を生成する可変分周器と、上記基準信号と上記同期信号を入力し、上記ループフィルタへ出力するアナログ位相比較器と、上記アナログ位相比較器の出力を入力とするループフィルタに対して保持した電圧を出力する収束電圧設定回路と、チャンネル設定入力データに基づいて上記基準発振源、上記切換スイッチ、上記可変分周器、及び上記収束電圧設定回路に制御信号を出力するPLL制御回路とを具備し、上記可変分周器の出力周波数が帯域内となるように、上記複数のプリスケーラの出力信号を上記切換スイッチで切り替えることにしたものである。
【発明の効果】
【００１２】
本発明によれば、レーダ及び無線通信装置などに用いられるフラクショナル−Ｎ方式の位相同期ループ形の周波数シンセサイザにおいて、低雑音性を有するアナログ位相比較器、プリスケーラを使用した場合に広帯域で安定した位相同期の状態のままフラクショナル動作を行う回路を実現することができる。
【発明を実施するための最良の形態】
【００１３】
実施の形態．
図1は、この発明の実施の形態による周波数シンセサイザを示す構成図である。
図において、チャンネル設定入力データの入力端子１はＰＬＬ制御回路１２に接続され、ＰＬＬ制御回路１２は基準発振源３、収束電圧設定回路５、切換スイッチ８、及び可変分周器１１に接続される。基準発振源３はＰＬＬ制御回路１２とアナログ位相比較器４に接続され、アナログ位相比較器４はループフィルタ６と可変分周器１１に接続される。収束電圧設定回路５はループフィルタ６とＰＬＬ制御回路１２に接続され、ループフィルタ６はアナログ位相比較器４、収束電圧設定回路５、及び電圧制御発振器７と接続される。電圧制御発振器７は周波数シンセサイザの出力端子２と切換スイッチ８に接続され、切換スイッチ８は電圧制御発振器７、分周数K1のプリスケーラ９、及び分周数K2のプリスケーラ１０と接続される。分周数K1のプリスケーラ９と分周数K2のプリスケーラ１０は切換スイッチ８と可変分周器１１と接続される。可変分周器１１はアナログ位相比較器４、分周数K1のプリスケーラ９、分周数K2のプリスケーラ１０、及びＰＬＬ制御回路１２に接続される。
【００１４】
ＰＬＬ制御回路１２は周波数シンセサイザの出力端子２へ所望の周波数を出力するための設定状態を制御する回路であり、その制御信号は基準発振源３の基準信号周波数データ、切換スイッチ８の経路切換えデータ、可変分周器１１のフラクショナル制御を行うための各種制御信号を出力する。
【００１５】
基準発振源３における基準信号周波数と周波数シンセサイザの出力端子２への出力信号周波数との比率によって、可変分周器１１の出力の周波数がＰＬＬとして収束動作が可能な帯域の外側になるように設定された場合はＰＬＬとしての動作が不安定になり、出力信号周波数が安定しない。
【００１６】
このＰＬＬとしての動作が不安定になることの解決策として、切換スイッチ８、分周数K1のプリスケーラ９、及び分周数K2のプリスケーラ１０の２種のプリスケーラの構成品を追加することにより、可変分周器１１の出力周波数が収束する帯域内となるような分周数の組合せに設定することが可能となり、従来のＰＬＬ制御回路１２に切換スイッチ８による経路切換え機能を付加することで、安定した動作を可能にしたものである。
【００１７】
次に動作の詳細について説明する。
図2は周波数シンセサイザの模式的な動作シーケンス図である。
ＰＬＬ制御回路１2は、図2に模式的に示す動作シーケンスが可能となるように組まれたロジック回路であり、所望の出力信号周波数に応じたチャンネル設定データが入力端子１より入力される。
【００１８】
図2に示すように、縦軸に、ＰＬＬ動作状態（図2（ａ））、周波数設定データ（図2（ｂ））と基準発振源３の状態（図2（ｃ））、切換スイッチ８の状態（図2（ｄ））、収束電圧設定回路５の状態（図2（ｅ））、可変分周器１１の状態（図2（ｆ））が横軸の時間とともにどのように変化するかを図示したものであり、チャンネル設定データが入力端子１よりＰＬＬ制御回路１2へ入力されるとする。
【００１９】
図2（ａ）に示すように、横軸は時間軸であり、任意の時間の状態は前半の過渡状態を表す位相同期過渡期と後半の安定状態を表す設定周波数定常期の状態から成り、その前後に同様な状態が繰り返される前状態と次状態で表示している。
【００２０】
図2（ｂ）に示すように、ＰＬＬ制御回路１2はデータ入力タイミングにより周波数設定データとしてチャンネル設定データを取り込み、次のチャンネル設定データが来るまでチャンネル設定データを保持する。
【００２１】
その時、図2（ｃ）に示すように、ＰＬＬ制御回路は周波数設定データをもとに、所望の基準信号周波数となる設定データを基準発振源３に出力し、次のデータが来るまでデータ設定を保持する。
【００２２】
また、図2（ｄ）に示すように、ＰＬＬ制御回路１2は周波数設定データをもとに、可変分周器１１の出力周波数がＰＬＬの収束する周波数帯域内となる分周数のプリスケーラを選択する設定データを切換スイッチ８に出力し、次のデータが来るまでデータ設定を保持する。
【００２３】
さらに、図2（ｅ）に示すように、ＰＬＬ制御回路は周波数設定データをもとに、電圧制御発振器７が所望の周波数となる電圧を出力する設定データを収束電圧設定回路５に出力し、次のデータが来るまで設定データを保持する。
【００２４】
さらにまた、図2（ｆ）に示すようにＰＬＬ制御回路は周波数設定データをもとに、所望の周波数となるフラクショナル制御を含む分周数の設定データを可変分周器１１に出力し、次のデータが来るまで設定データを保持する。
【００２５】
図３は基準発振源の１構成例を示す図であり、基準発振源３は水晶発振器１３と可変分周器１４から構成される例である。
チャンネル設定データに応じた周波数となるようにＰＬＬ制御回路１２より可変分周器に分周数の設定データを受けて、水晶発振器１３の出力信号を分周して基準信号（周波数ｆｒ）としてアナログ位相比較器４に出力する。
【００２６】
可変分周器１１では、分周数K1のプリスケーラ９、または分周数K2のプリスケーラの出力信号を入力し、ＰＬＬ制御回路１２から出力する制御信号に応じて周波数分周した同期信号（周波数ｆｖ）をアナログ位相比較器４に出力する。
次に、可変分周器１１の制御動作について説明する。
【００２７】
図４はＰＬＬ制御回路のフラクショナル動作を制御する回路構成の一例を示す図であり、１５は積分回路、１６は加算器であり、非特許文献1に示される回路図である。
積分回路１５では、基準発信源の出力を分岐した外部クロックに同期して動作し、２つの入力信号の加算値を出力する。積分回路１５では、出力信号を一方の入力信号にフィードバックさせることで、他方の入力信号の積分を行う。積分回路１５の出力信号は、時間とともに増加し、積分回路１５の加算上限値を超えるとオーバーフローが生じる。
【００２８】
オーバーフローが生じると、積分回路１５の出力信号は積分回路１５の加算上限値を超えた分を入力信号とし、かつオーバーフロー信号を加算器１６に出力し、加算器１６では、外部からの入力信号と積分回路１５の出力信号とを加算し、外部（図１においては、可変分周器１１）に出力する。
【００２９】
図５は可変分周器１１の分周数の時間変化を示す説明図であり、非特許文献1によると、図５に示すような時間変化する分周数のＦ−ＰＬＬシンセサイザの出力周波数ｆｏは次式で与えられる。
【００３０】
【数１】
2005086297.tif 000003
【００３１】
数１において、Ｎは可変分周器１１の分周数の整数部、ｎは可変分周器１１の分周数の分数部、ｆｒはＦ−ＰＬＬシンセサイザの位相比較周波数であり、式（１）から、可変分周器１１の分周数を時間変化させると整数分周器である可変分周器１１を分数分周器として扱うことが可能となる。
【００３２】
アナログ位相比較器４では、基準発信源３の基準信号と可変分周器１１の同期信号を入力し、位相比較信号をループフィルタ６に出力し、ループフィルタ６では、アナログ位相比較器４の位相比較信号を入力し、平滑した位相比較信号を電圧制御発振器７に出力する。電圧制御発振器７では、周波数ｆｖとｆｒとが等しくなるように動作し、高周波の出力信号を出力端子２および切換スイッチ８に出力する。
【００３３】
位相同期過渡期においては、収束電圧設定回路５の出力電圧を電圧制御発振器７のプリセット電圧として入力することによりループフィルタ６にて電圧加算が行われている。
【００３４】
図６は1例としてループフィルタ６の構成を示す図であり、１７、１８、１９、２０は抵抗（Ｒ）、２１はコンデンサ（Ｃ）、２２は演算増幅器（ＯＰ−ＡＭＰ）である。
【００３５】
ＰＬＬ制御回路１２から出力する制御信号に応じた収束電圧設定回路５の出力電圧Ｖａをループフィルタ６に出力する。ループフィルタ６では、収束電圧設定回路５の出力電圧Ｖａとアナログ位相比較器４の出力電圧Ｖｉとを濾波し、出力電圧Ｖｏを出力する。ＶａとＶｉに対するＶｏの関係は次式で与えられる。
【００３６】
【数２】
2005086297.tif 000004
【００３７】
また、収束電圧設定回路５は１例としてＤ／Ａ変換器で構成され、収束電圧設定回路５では、ＰＬＬ制御回路１２の出力する制御信号を受けて、Ｄ／Ａ変換器によりアナログ電圧に変換してループフィルタ６に出力する。
その結果、図2に示す設定周波数定常期の初期状態において電圧制御発振器７の発振周波数を所望出力周波数近傍にプリセットできる。
【００３８】
図２に示す設定周波数定常期では、ループフィルタ６は、上記のようにプリセットがなされているため、電圧制御発振器７の発振周波数はＰＬＬシンセサイザのロックインレンジ内となり、安定に位相同期を確立することができる。
【００３９】
広帯域のＦ―ＰＬＬシンセサイザにおいては、可変分周器１１の前段にプリスケーラを持つため、図５に示すような時間変化する分周数のＦ−ＰＬＬシンセサイザの出力周波数ｆｏは次式で与えられる。
【００４０】
【数３】
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【００４１】
数３において、Ｋ1は分周数K1のプリスケーラ９の分周数、Ｋ2は分周数K2のプリスケーラ１０の分周数であり、式（３）より、非特許文献1と同様に分周数K1のプリスケーラ９、分周数K2のプリスケーラ１０、及び可変分周器１１の組合せたものを分数分周器として扱うことが可能となる。
【００４２】
前段のプリスケーラと組み合せた場合の、可変分周器１１の分周後の信号周波数の変化幅Δｆｒは次式で与えられる。
【００４３】
【数４】
2005086297.tif 000006
【００４４】
出力信号の最大周波数を高周波に対応するため、プリスケーラの分周数を大きくした場合、低い周波数を設定すると分周後の信号周波数の変化幅Δｆｒが大きくなる。１例として、出力周波数ｆｏを２分の１の周波数に設定する場合、位相比較周波数ｆｒは一定であり出力周波数ｆｏ、可変分周器１１の分周数Ｎを固定値とすると、出力周波数ｆｏはｆｏ／２、分周数ＮはＮ／２となり、式（４）は次式となる。
【００４５】
【数５】
2005086297.tif 000007
【００４６】
式（４）と比較して分母の第３項のＮがＮ／２と小さくなるため変動幅Δｆｒは大きくなる。この変動幅ΔｆｒがＦ−ＰＬＬシンセサイザのロックインレンジよりも大きくなるとロックの状態が不安定となり正常にフラクショナル動作が行えなくなる。
図１の２つのプリスケーラにおいて分周数Ｋ1が分周数Ｋ2より大きい場合、ＰＬＬ制御回路１２が出力する制御信号を受けた切換スイッチ８で、出力信号周波数が高い場合は分周数K1のプリスケーラ9を、低い場合は分周数K2のプリスケーラ１０を選択することにより変動幅ΔｆｒをＦ−ＰＬＬシンセサイザのロックインレンジ内に抑えることで、安定した位相同期の状態のままフラクショナル動作を行うことが可能となる。
【図面の簡単な説明】
【００４７】
【図１】この発明による周波数シンセサイザの実施の形態を示す図である。
【図２】周波数シンセサイザの模式的な動作シーケンス図である。
【図３】基準発振源の１構成例を示す図である。
【図４】フラクショナル動作を制御する回路構成の一例を示す図である。
【図５】可変分周器の分周数の時間変化を示す説明図である。
【図６】ループフィルタの１構成例を示す図である。
【符号の説明】
【００４８】
１  チャンネル設定入力データの入力端子、  ２  周波数シンセサイザの出力端子、  ３  基準発振源、  ４  アナログ位相比較器、  ５  収束電圧設定回路、  ６  ループフィルタ、  ７  電圧制御発振器、  ８  切換スイッチ、  ９  分周数K1のプリスケーラ、  １０  分周数K2のプリスケーラ、  １１  可変分周器、  １２  ＰＬＬ制御回路、  １３  水晶発振器、  １４  可変分周器、  １５  積分回路、  １６  加算器、  １７  抵抗、  １８  抵抗、  １９  抵抗、  ２０  抵抗、  ２１  コンデンサ、  ２２  演算増幅器。
【図１】
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【図２】
2005086297.tif 000009
【図３】
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【図４】
2005086297.tif 000011
【図５】
2005086297.tif 000012
【図６】
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