(57)【要約】【課題】製造工程を大幅に増加させることなくビット線とセルコンタクトとの間の短絡を防止する。【解決手段】セルコンタクト９と電気的に接続されるビット線６を、セルコンタクト９の材料と同一の材料により形成するようにする。そして、ビット線６をセルコンタクト層間膜８上にエッチングにより形成する工程と同一の工程において、ビット線６と接続しないセルコンタクト９の上面が、ビット線６と接続するセルコンタクト９の上面よりも低くなるようにエッチングする。さらに、ビット線６の形成後に、ビット線６の下面に形成されたバリアメタル層５を選択的にエッチングする。【選択図】図１
2005072176.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたトランジスタの上層に、該トランジスタと電気的に接続される素子を形成する半導体装置の製造方法であって、
半導体基板上にトランジスタを形成する工程と、
前記トランジスタを覆う第１のコンタクト層間膜を形成する工程と、
前記第１のコンタクト層間膜に前記トランジスタと電気的に接続するための第１のコンタクトを形成する工程と、
前記第１のコンタクト層間膜上に前記第１のコンタクトと電気的に接続される配線を形成するとともに、前記第１のコンタクトのうち前記配線と接続しない第１のコンタクトの上面が前記配線と接続する第１のコンタクトの上面よりも低くなるようにエッチングする工程と、
前記第１のコンタクト層間膜上に前記配線を覆うようにして第２のコンタクト層間膜を形成する工程と、
前記第２のコンタクト層間膜に前記第１のコンタクトと電気的に接続するための第２のコンタクトを形成する工程と、
前記第２のコンタクト層間膜上に前記第２のコンタクトと電気的に接続される素子を形成する工程とを有する半導体装置の製造方法。
【請求項２】
前記配線を形成する工程において、前記第１のコンタクトを形成した材料と同一の材料により前記配線を形成する請求項１記載の半導体装置の製造方法。
【請求項３】
前記同一の材料が、タングステンと窒化チタンからなる材料である請求項２記載の半導体装置の製造方法。
【請求項４】
前記配線を形成するとともに、前記第１のコンタクトのうち前記配線と接続しない第１のコンタクトの上面が前記配線と接続する第１のコンタクトの上面よりも低くなるようにエッチングする工程の後に、
前記配線の下面に形成されたバリアメタル層を選択的にエッチングする工程をさらに有する請求項１から３のいずれか１項記載の半導体装置の製造方法。
【請求項５】
半導体基板上に形成されたトランジスタの上層に、該トランジスタと電気的に接続される容量素子を形成する半導体装置の製造方法であって、
半導体基板上にトランジスタを形成する工程と、
前記トランジスタを覆うセルコンタクト層間膜を形成する工程と、
前記セルコンタクト層間膜に前記トランジスタと電気的に接続するためのセルコンタクトを形成する工程と、
前記セルコンタクト層間膜上に前記セルコンタクトと電気的に接続されるビット線を形成するとともに、前記セルコンタクトのうち前記ビット線と接続しないセルコンタクトの上面が前記ビット線と接続するセルコンタクトの上面よりも低くなるようにエッチングする工程と、
前記セルコンタクト層間膜上に前記ビット線を覆うようにして容量コンタクト層間膜を形成する工程と、
前記容量コンタクト層間膜に前記セルコンタクトと電気的に接続するための容量コンタクトを形成する工程と、
前記容量コンタクト層間膜上に前記容量コンタクトと電気的に接続される容量素子を形成する工程とを有する半導体装置の製造方法。
【請求項６】
前記ビット線を形成する工程において、前記セルコンタクトを形成した材料と同一の材料により前記ビット線を形成する請求項５記載の半導体装置の製造方法。
【請求項７】
前記同一の材料が、タングステンと窒化チタンからなる材料である請求項６記載の半導体装置の製造方法。
【請求項８】
前記ビット線を形成するとともに、前記セルコンタクトのうち前記ビット線と接続しないセルコンタクトの上面が前記ビット線と接続するセルコンタクトの上面よりも低くなるようにエッチングする工程の後に、
前記ビット線の下面に形成されたバリアメタル層を選択的にエッチングする工程をさらに有する請求項５から７のいずれか１項記載の半導体装置の製造方法。
【請求項９】
前記ビット線を形成するとともに、前記セルコンタクトのうち前記ビット線と接続しないセルコンタクトの上面が前記ビット線と接続するセルコンタクトの上面よりも低くなるようにエッチングする工程が、
第１のエッチングガスによりエッチングを行うことにより前記ビット線のパターンニングを行う工程と、
第２のエッチングガスによりエッチングを行うことにより前記ビット線の下面に形成されるバリアメタル層のパターンニングを行う工程と、
第３のエッチングガスによりエッチングを行うことにより前記セルコンタクトのうち前記ビット線と接続しないセルコンタクトの上面が前記ビット線と接続するセルコンタクトの上面よりも低くなるように形成する工程とから構成される請求項５から８のいずれか１項記載の半導体装置の製造方法。
【請求項１０】
前記ビット線を形成するとともに、前記セルコンタクトのうち前記ビット線と接続しないセルコンタクトの上面が前記ビット線と接続するセルコンタクトの上面よりも低くなるようにエッチングする工程が、
第１のエッチングガスによりエッチングを行うことにより前記ビット線および該ビット線の下面に形成されているバリアメタル層のパターンニングを行う工程と、
第２のエッチングガスによりエッチングを行うことにより前記セルコンタクトのうち前記ビット線と接続しないセルコンタクトの上面が前記ビット線と接続するセルコンタクトの上面よりも低くなるように形成する工程とから構成される請求項５から８のいずれか１項記載の半導体装置の製造方法。
【請求項１１】
前記ビット線を形成するとともに、前記セルコンタクトのうち前記ビット線と接続しないセルコンタクトの上面が前記ビット線と接続するセルコンタクトの上面よりも低くなるようにエッチングする工程が、
１つのエッチング条件によりエッチングを行うことにより、前記ビット線、該ビット線の下面に形成されているバリアメタル層のパターンニングを行うとともに前記セルコンタクトのうち前記ビット線と接続しないセルコンタクトの上面が前記ビット線と接続するセルコンタクトの上面よりも低くなるように形成する工程から構成される請求項５から８のいずれか１項記載の半導体装置の製造方法。
【請求項１２】
半導体基板上のトランジスタを覆うように形成された第１のコンタクト層間膜と、
前記第１のコンタクト層間膜に形成され前記トランジスタと電気的に接続するための第１のコンタクトと、
前記第１のコンタクト層間膜上に形成され、前記第１のコンタクトと電気的に接続するための配線と、
前記第１のコンタクト層間膜上に前記配線を覆うようにして形成された第２のコンタクト層間膜と、
前記第２のコンタクト層間膜に前記第１のコンタクトと電気的に接続するように形成された第２のコンタクトと、
前記第２のコンタクト層間膜上に前記第２のコンタクトと電気的に接続するように形成された素子とを有する半導体装置において、
前記配線と前記第１のコンタクトとが同一の材料により形成され、前記第１のコンタクトのうち前記配線と接続しない第１のコンタクトの上面が前記配線と接続する第１のコンタクトの上面よりも低くなるように形成されることにより前記第２のコンタクトが前記配線と接続する第１のコンタクトの上面よりも低い位置まで埋設されていることを特徴とする半導体装置。
【請求項１３】
前記同一の材料が、タングステンと窒化チタンからなる材料である請求項１２記載の半導体装置。
【請求項１４】
前記配線の下面に形成されたバリアメタル層が選択的にエッチングされることにより、該バリアメタル層の幅が、上部層である配線の幅よりも狭くなるように形成されている請求項１２または１３記載の半導体装置。
【請求項１５】
半導体基板上のトランジスタを覆うように形成されたセルコンタクト層間膜と、
前記セルコンタクト層間膜に形成され前記トランジスタと電気的に接続するためのセルコンタクトと、
前記セルコンタクト層間膜上に形成され、前記セルコンタクトと電気的に接続するためのビット線と、
前記セルコンタクト層間膜上に前記ビット線を覆うようにして形成された容量コンタクト層間膜と、
前記容量コンタクト層間膜に前記セルコンタクトと電気的に接続するように形成された容量コンタクトと、
前記容量コンタクト層間膜上に前記容量コンタクトと電気的に接続するように形成された容量素子とを有する半導体装置において、
前記ビット線と前記セルコンタクトとが同一の材料により形成され、前記セルコンタクトのうち前記ビット線と接続しないセルコンタクトの上面が前記ビット線と接続するセルコンタクトの上面よりも低くなるように形成されることにより前記容量コンタクトが前記ビット線と接続するセルコンタクトの上面よりも低い位置まで埋設されていることを特徴とする半導体装置。
【請求項１６】
前記同一の材料が、タングステンと窒化チタンからなる材料である請求項１５記載の半導体装置。
【請求項１７】
前記ビット線の下面に形成されたバリアメタル層が選択的にエッチングされることにより、該バリアメタル層の幅が、上部層であるビット線の幅よりも狭くなるように形成されている請求項１５または１６載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体装置の製造方法に関し、特に、半導体基板上に形成されたトランジスタの上層に、このトランジスタと電気的に接続される容量素子が形成された半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭを構成するメモリセルは、一般的にメモリセル用トランジスタと容量素子とから構成される。このメモリセルを高い集積度で実現するため、ＤＲＡＭの容量素子をビット線よりも上層に設けた構造のＣＯＢ（Capacitor Over Bitline）型ＤＲＡＭが提案されている。このようなＣＯＢ型ＤＲＡＭの従来の構造を図１３に示す。
【０００３】
この従来のＤＲＡＭでは、シリコン基板１０等の半導体基板上に形成されたＭＯＳトランジスタがメモリセル用トランジスタとして機能していてる。このメモリセル用トランジスタの上層には、セルコンタクト層間膜８を介してビット線６が形成され、このビット線６の上層には容量コンタクト層間膜７を介して容量素子１１が形成されている。そして、ビット線６はバリアメタル層５を介してセルコンタクト９に接続されることによりシリコン基板１０上に形成されたメモリセル用トランジスタに接続され、容量素子１１は、容量コンタクト４、セルコンタクト９を介してシリコン基板１０上に形成されたメモリセル用トランジスタに接続されている。
【０００４】
尚、図１３では、バリアメタル層５はビット線６の下層に設けられているものとして表現しているが、以下の説明では単にビット線６と表現した場合にはバリアメタル層５が含まれているものとする。
【０００５】
このような構造では、ビット線６と、容量コンタクト４またはセルコンタクト９との間では電気的な短絡（ショート）が発生しないように一定の間隔を保った設計がなされている。しかし、半導体装置の高集積化が進むと、ビット線６と、セルコンタクト９または容量コンタクト４との間のマージンが少なくなるため、ビット線６形成の際の位置ずれや容量コンタクト４形成の際の位置ずれ等により、ビット線６とセルコンタクト９または容量コンタクト４との間で短絡が発生してしまう場合がある。このようにビット線６とセルコンタクト９または容量コンタクト４との間で短絡が発生すると、そのメモリセルは不良となりＤＲＡＭの歩留まり悪化を招いてしまう。
【０００６】
また、図１３では、容量コンタクト４およびセルコンタクト９の径は、上端でも下端でも同じであるものとして示している。しかし、実際には、図１４に示すように、容量コンタクト４およびセルコンタクト９の経は上端のほうが下端よりも大きくなる逆テーパ状となっている。そのため、ビット線６と容量コンタクト４との間の短絡防止マージンよりも、ビット線６とセルコンタクト９との間の短絡防止マージンのほうが少なくなる。
【０００７】
そのため、ビット線６とセルコンタクト９との間の短絡を防止することを目的として、セルコンタクト層間膜８上にさらにビットコンタクト層間膜１３を形成するようにした半導体装置が提案されている。このような従来の半導体装置の構成を図１５に示す。この従来の半導体装置では、セルコンタクト層間膜８形成後にビットコンタクト層間膜１３を形成し、このセルコンタクト９とビット線６との接続を行いたビットコンタクト層間膜１３の部分にビットコンタクト１４が形成されている。このような構造とすることによりセルコンタクト９の上端とビット線６との間の距離が離されて短絡防止マージンを拡大することが可能となる。
【０００８】
次に、このようなビットコンタクト層間膜１３を形成してビット線６とセルコンタクト９の上端の短絡防止マージンを拡大するようにした半導体装置の製造方法を図１６〜図２３を参照して説明する。
【０００９】
先ず、図１６に示すように、通常のＤＲＡＭを製造する場合と同様に、シリコン基板１０に浅い溝型の溝を形成し、この溝を絶縁材料で埋設した素子分離絶縁膜３を形成して、メモリセル領域内の個々のセル領域を区画する。そして、シリコン基板１０上に不純物を拡散させてソース・ドレイン領域２を形成してメモリセル用トランジスタとなるＭＯＳトランジスタを形成する。
【００１０】
次に、それぞれのトランジスタの拡散層とゲートの全面をコバルトでシリサイド化することによりコバルトシリサイド層１２を形成する。その後素子分離絶縁膜３の表面を含むシリコン基板１０の表面には各トランジスタを被覆するシリコン窒化膜１が形成される。
【００１１】
次に、メモリセル領域の各メモリセル用トランジスタを覆うようにシリコン酸化膜等の材料によりセルコンタクト層間膜８を形成する。そして、このセルコンタクト層間膜８のメモリセル用トランジスタに対してビット線及び容量素子を接続するためのコンタクトホールを選択エッチングにより開口する。そして、このコンタクトホールにＴｉＮ（窒化チタン）のバリアメタル層を堆積した後に、このコンタクトホールが埋設されるまで全面にＷ（タングステン）をＣＶＤ法により堆積する。その後ＣＭＰ（化学機械研磨）方によりセルコンタクト層間膜８の表面を平坦化してＷを各コンタクトホール内にのみ残しセルコンタクト９を形成する。ここまでの工程が終了した半導体装置の断面は図１６のようになる。
【００１２】
次に、図１７に示すように、セルコンタクト９の表面が露呈されているセルコンタクト層間膜８の表面上にシリコン酸化膜からなるビットコンタクト層間膜１３を所定の厚さに形成して、セルコンタクト９の表面を被覆する。そして、ビットコンタクト層間膜１３には、セルコンタクト９のうちビット線６に電気的に接続するものの直上位置のみ選択的にエッチングを行うことによりコンタクトホールを開口してセルコンタクト９の上面を露出する。そして、セルコンタクト９を形成した場合と同様にして、コンタクトホールにＴｉＮ（窒化チタン）のバリアメタル層を堆積した後に、形成したコンタクトホールが埋設されるまでＷをＣＶＤ法により堆積し、ＣＭＰ法により表面を平坦化してＷをコンタクトホール内のみ残すことにより、ビット線６に接続するためのビットコンタクト１４を形成する。ここまでの工程が終了した半導体装置の断面は図１７のようになる。
【００１３】
次に、図１８に示すように、ビットコンタクト層間膜１３の表面上にバリアメタル層５となるＴｉＮ（窒化チタン）膜１９と、ビット線６となるタングステン（Ｗ）膜２０を堆積する。
【００１４】
そして、図１９に示すように、タングステン膜２０上のビット線を形成しようとする場所にフォトレジスト１８を形成する。そして、図２０に示すように、このフォトレジスト１８をマスクとして用いてビット線６、バリアメタル層５を所定の形状にパターン形成する。ビット線６、バリアメタル層５のパターンニングが終了すると、フォトレジスト１８を除去する。ここまでの工程が終了した半導体装置の断面は図２１のようになる。
【００１５】
そして、セルコンタクト９やビットコンタクト１４を形成した場合と同様に、コンタクトホールにＴｉＮ（窒化チタン）のバリアメタル層を堆積した後に、コンタクトホールを埋設するまでＷをＣＶＤ法により堆積し、ＣＭＰ法により表面を平坦化してＷをコンタクト孔内にのみ残し、容量素子１１と接続するための容量コンタクト４を形成する。ここまでの工程が終了した半導体装置の断面は図２２のようになる。
【００１６】
そして、最後に容量コンタクト４と接続するための容量素子１１を形成することにより半導体装置が完成する。ここまでの工程が終了した半導体装置の断面は図２３のようになる。
【００１７】
このような、従来の半導体装置では、ビットコンタクト層間膜１３を設けて、ビット線６とセルコンタクト９との距離を離すようにしているので短絡防止マージンが確保される。しかし、このような構成の従来の半導体装置では、ビットコンタクト層間膜１３、ビットコンタクト１４を形成する必要があるために、工程数が大幅に増加してしまう。
【００１８】
また、ビット線６をセルコンタクト層間膜８上に直接形成する場合と比較して、ビットコンタクト１４が存在することによりコンタクト抵抗が大きくなってしまう。
【００１９】
ビット線とセルコンタクトとの短絡を防止するするようにした従来の半導体装置の製造方法としては、例えば、特許文献１に開示されている方法がある。この従来の半導体装置の製造方法では、ビットコンタクト層間膜を用いない場合に、容量接続用のコンタクトとビット線との短絡を防止するために、コンタクト孔の内部に層間絶縁膜の上面よりも低い位置まで多結晶シリコンを充填した後、この多結晶シリコン上部に、シリサイド膜を形成する。そして、ビット線形成後にサイドウォールを形成した後、ビット線で覆われていないコンタクト孔内部に形成されたシリサイド膜を除去することにより、コンタクトとビット線との距離を離すようにしている。
【００２０】
しかし、この従来の半導体装置の製造方法によれば、ビットコンタクト層間膜を設けることなくビット線とコンタクトとの短絡防止マージンを確保することができるが、ビット線形成後のサイドウォール形成工程、コンタクト孔内の多結晶シリコン上部にシリサイド膜を形成する工程、ビット線形成後にこのシリサイド膜を除去する工程等が必要となり、工程数が大幅に増加してしまう。
【特許文献１】特開２００１−２５７３２５号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
上述した従来の半導体装置の製造方法では、ビットコンタクト層間膜を設けて、ビット線とセルコンタクトとの間の短絡防止マージンを確保するようにしているため、下記のような問題点を有していた。
（１）ビットコンタクト層間膜を形成するための工程、ビットコンタクトを形成するための工程等が必要となり製造工程が大幅に増加する。
（２）セルコンタクトとビット線との間にビットコンタクトが存在することによりビット線のコンタクト抵抗が増加する。
【００２２】
本発明の目的は、製造工程を大幅に増加させることなくビット線とセルコンタクトとの間の短絡を防止するとともに、ビット線のコンタクト抵抗を削減することができる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００２３】
上記目的を達成するために、本発明の半導体装置の製造方法は、半導体基板上に形成されたトランジスタの上層に、該トランジスタと電気的に接続される素子を形成する半導体装置の製造方法であって、
半導体基板上にトランジスタを形成する工程と、
前記トランジスタを覆う第１のコンタクト層間膜を形成する工程と、
前記第１のコンタクト層間膜に前記トランジスタと電気的に接続するための第１のコンタクトを形成する工程と、
前記第１のコンタクト層間膜上に前記第１のコンタクトと電気的に接続される配線を形成するとともに、前記第１のコンタクトのうち前記配線と接続しない第１のコンタクトの上面が前記配線と接続する第１のコンタクトの上面よりも低くなるようにエッチングする工程と、
前記第１のコンタクト層間膜上に前記配線を覆うようにして第２のコンタクト層間膜を形成する工程と、
前記第２のコンタクト層間膜に前記第１のコンタクトと電気的に接続するための第２のコンタクトを形成する工程と、
前記第２のコンタクト層間膜上に前記第２のコンタクトと電気的に接続される素子を形成する工程とを有する。
【００２４】
本発明によれば、配線を生成する工程と同一工程により、配線と接続しない第１のセルコンタクトの上面が配線と接続する第１のコンタクトの上面よりも低くなるように形成することができるので、工程数を増加させることなく配線と第１のコンタクトとの短絡防止マージンを拡大することが可能となる。さらに、新たに別のコンタクト層間膜を設けて配線と第１のコンタクトとの短絡防止マージンを拡大する必要がなくなるため、新たな別のコンタクト層間膜を設けて配線と第１のコンタクトとの短絡を防止した場合と比較して、コンタクト抵抗を低減することができる。
【００２５】
また、本発明の他の半導体装置の製造方法では、前記配線を形成するとともに、前記第１のコンタクトのうち前記配線と接続しない第１のコンタクトの上面が前記配線と接続する第１のコンタクトの上面よりも低くなるようにエッチングする工程の後に、
前記配線の下面に形成されたバリアメタル層を選択的にエッチングする工程をさらに有する。
【００２６】
本発明によれば、バリアメタル層を選択的にエッチングすることにより、バリアメタル層の幅が、上部層である配線の幅よりも狭くなるように形成されるので、配線と第１のコンタクトおよび配線と第２のコンタクトとの間隔を広げることができるため、配線と第１のコンタクト間の短絡の防止をさらに図ることも可能となる。
【００２７】
また、本発明の半導体装置の製造方法は、半導体基板上に形成されたトランジスタの上層に、該トランジスタと電気的に接続される容量素子を形成する半導体装置の製造方法であって、
半導体基板上にトランジスタを形成する工程と、
前記トランジスタを覆うセルコンタクト層間膜を形成する工程と、
前記セルコンタクト層間膜に前記トランジスタと電気的に接続するためのセルコンタクトを形成する工程と、
前記セルコンタクト層間膜上に前記セルコンタクトと電気的に接続されるビット線を形成するとともに、前記セルコンタクトのうち前記ビット線と接続しないセルコンタクトの上面が前記ビット線と接続するセルコンタクトの上面よりも低くなるようにエッチングする工程と、
前記セルコンタクト層間膜上に前記ビット線を覆うようにして容量コンタクト層間膜を形成する工程と、
前記容量コンタクト層間膜に前記セルコンタクトと電気的に接続するための容量コンタクトを形成する工程と、
前記容量コンタクト層間膜上に前記容量コンタクトと電気的に接続される容量素子を形成する工程とを有する。
【００２８】
本発明によれば、ビット線を生成する工程と同一工程により、ビット線と接続しないセルコンタクトの上面がビット線と接続するセルコンタクトの上面よりも低くなるように形成することができるので、工程数を増加させることなくビット線とセルコンタクトとの短絡防止マージンを拡大することが可能となる。さらに、ビットコンタクト層間膜を設けてビット線とセルコンタクトとの短絡防止マージンを拡大する必要がなくなるため、ビットコンタクト層間膜を設けてビット線とセルコンタクトとの短絡を防止した従来の半導体装置と比較して、ビットコンタクト抵抗を低減することができる。
【００２９】
また、本発明の他の半導体装置の製造方法では、前記ビット線を形成する工程において、前記セルコンタクトを形成した材料と同一の材料により前記ビット線を形成する。
【００３０】
本発明によれば、セルコンタクトとビット線を同一の材料により形成するようにしているので、ビット線を形成する際に使用するエッチングガスによりセルコンタクトの上面のエッチングを行うことができる。
【００３１】
また、同一の材料を、タングステンと窒化チタンからなる材料とするようにしてよもい。
【００３２】
また、本発明の他の半導体装置の製造方法では、前記ビット線を形成するとともに、前記セルコンタクトのうち前記ビット線と接続しないセルコンタクトの上面が前記ビット線と接続するセルコンタクトの上面よりも低くなるようにエッチングする工程の後に、
前記ビット線の下面に形成されたバリアメタル層を選択的にエッチングする工程をさらに有する。
【００３３】
本発明によれば、バリアメタル層の幅が、上部層であるビット線の幅よりも狭くなるように形成することにより、ビット線とセルコンタクトおよびビット線と容量コンタクトとの間隔を広げることができるため、ビット線とセルコンタクト間の短絡の防止をさらに図ることも可能となる。
【００３４】
また、本発明の半導体装置の製造方法では、前記ビット線を形成するとともに、前記セルコンタクトのうち前記ビット線と接続しないセルコンタクトの上面が前記ビット線と接続するセルコンタクトの上面よりも低くなるようにエッチングする工程を、
第１のエッチングガスによりエッチングを行うことにより前記ビット線のパターンニングを行う工程と、
第２のエッチングガスによりエッチングを行うことにより前記ビット線の下面に形成されるバリアメタル層のパターンニングを行う工程と、
第３のエッチングガスによりエッチングを行うことにより前記セルコンタクトのうち前記ビット線と接続しないセルコンタクトの上面が前記ビット線と接続するセルコンタクトの上面よりも低くなるように形成する工程とから構成される。
また、本発明の半導体装置の製造方法では、前記ビット線を形成するとともに、前記セルコンタクトのうち前記ビット線と接続しないセルコンタクトの上面が前記ビット線と接続するセルコンタクトの上面よりも低くなるようにエッチングする工程を、
第１のエッチングガスによりエッチングを行うことにより前記ビット線および該ビット線の下面に形成されているバリアメタル層のパターンニングを行う工程と、
第２のエッチングガスによりエッチングを行うことにより前記セルコンタクトのうち前記ビット線と接続しないセルコンタクトの上面が前記ビット線と接続するセルコンタクトの上面よりも低くなるように形成する工程とから構成される。
【００３５】
さらに、本発明の半導体装置の製造方法では、前記ビット線を形成するとともに、前記セルコンタクトのうち前記ビット線と接続しないセルコンタクトの上面が前記ビット線と接続するセルコンタクトの上面よりも低くなるようにエッチングする工程を、
１つのエッチング条件によりエッチングを行うことにより、前記ビット線、該ビット線の下面に形成されているバリアメタル層のパターンニングを行うとともに前記セルコンタクトのうち前記ビット線と接続しないセルコンタクトの上面が前記ビット線と接続するセルコンタクトの上面よりも低くなるように形成する工程から構成される。
【発明の効果】
【００３６】
以上説明したように、本発明によれば、下記のような効果を得ることができる。
（１）ビット線の形成と、ビット線と接続しないセルコンタクトの上面をビット線と接続するセルコンタクトの上面よりも低くする処理とを同一工程により行うことができるので、工程数を増加させることなくビット線とセルコンタクトとの間の短絡防止マージンを拡大することができる。
（２）ビットコンタクト層間膜を形成してビット線とセルコンタクトとの間の短絡を防止する必要がなくなるため、ビット線のコンタクト抵抗を削減することができる。
【発明を実施するための最良の形態】
【００３７】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００３８】
図１は本発明の一実施形態の半導体装置の製造方法により製造された半導体装置の断面図である。図１において、図１３中の構成要素と同一の構成要素には同一の符号を付し、説明を省略するものとする。
【００３９】
本実施形態における半導体装置は、図１に示されるように、ビットコンタクト層間膜を形成しない従来の半導体装置に対して、ビット線６とセルコンタクト９との短絡防止マージンを確保するため、ビット線６と接続しないセルコンタクト９の上面がビット線６と接続するセルコンタクト９の上面よりも低くなるように形成することにより、容量コンタクト４が、ビット線６と接続するセルコンタクト９の上面よりも低い位置まで埋設されるようにする。さらに、ビット線６の下面に形成されたバリアメタル層５を選択的にエッチングすることにより、バリアメタル層５の幅が、上部層であるビット線６の幅よりも狭くなるように形成されている。
【００４０】
このような構成とすることにより、ビット線６とセルコンタクト９との距離を離すことができ、ビットコンタクト層間膜を形成することなく、ビット線６とセルコンタクト９との間の短絡防止マージンを大きくすることができるため、ビットコンタクト層間膜を形成する工程や、ビットコンタクトを形成する工程を削減することができるとともにビットコンタクト抵抗を削減することができる。
【００４１】
次に、図２〜図１２を参照して本実施形態の半導体装置の製造方法について説明する。
【００４２】
先ず、図２に示すように、通常のＤＲＡＭを製造する場合と同様に、シリコン基板１０に浅い溝型の溝を形成し、この溝を絶縁材料で埋設した素子分離絶縁膜３を形成して、メモリセル領域内の個々のセル領域を区画する。そして、シリコン基板１０上に不純物を拡散させてソース・ドレイン領域２を形成してメモリセル用トランジスタとなるＭＯＳトランジスタを形成する。
【００４３】
次に、それぞれのトランジスタの拡散層とゲートの全面をコバルトでシリサイド化することによりコバルトシリサイド層１２を形成する。その後素子分離絶縁膜３の表面を含むシリコン基板１０の表面には各トランジスタを被覆するシリコン窒化膜１が形成される。
【００４４】
次に、メモリセル領域の各メモリセル用トランジスタを覆うようにシリコン酸化膜等の材料によりセルコンタクト層間膜８を形成する。そして、このセルコンタクト層間膜８のメモリセル用トランジスタに対してビット線及び容量素子を接続するためのコンタクトホールを選択エッチングにより開口する。そして、このコンタクトホールにＴｉＮ（窒化チタン）のバリアメタル層を堆積した後に、このコンタクトホールが埋設されるまで全面にＷ（タングステン）をＣＶＤ法により堆積する。その後ＣＭＰ（化学機械研磨）方によりセルコンタクト層間膜８の表面を平坦化してＷを各コンタクトホール内にのみ残しセルコンタクト９を形成する。ここまでの工程が終了した半導体装置の断面は図２のようになる。
【００４５】
次に、図３に示すように、従来の方法と同様な方法により、セルコンタクト層間膜８の表面上にバリアメタル層５となるＴｉＮ（窒化チタン）膜１９と、ビット線６となるタングステン（Ｗ）膜２０を堆積する。
【００４６】
そして、図４に示すように、タングステン膜２０上のビット線を形成しようとする場所にフォトレジスト１８を形成する。そして、図５に示すように、フォトレジスト１８をマスクとして用いてビット線６、バリアメタル層５を所定の形状にパターン形成する。
【００４７】
ここで、タングステン膜２０をエッチングしてビット線６を形成する際には、窒化チタンとの選択比が高いエッチングガスを第１のエッチングガスとして使用し、窒化チタン膜１９をエッチングしてバリアメタル層５を形成する際には、Ｃｌ2系のガスを第２のエッチングガスとして使用する。ＳＦ6系のガスと他のガスとの混合比を変化させることにより、タングステンと窒化チタンとの選択比を変えることができる。そのため、ここではこの混合比を調整することにより窒化チタンとの選択比が高くなるように設定したＳＦ6系のエッチングガスを第１のエッチングガスとして使用する。
【００４８】
従来の半導体装置の製造方法では、ビット線６、バリアメタル層５のパターニングが終了した後には、フォトレジスト１８を除去していたが、本実施形態では、図６に示すように、再度第１のエッチングガスである窒化チタンとの選択比が高くなるように設定したＳＦ6系のガスを使用したエッチングを行うことにより、セルコンタクト９のうち、ビット線６と接続しないセルコンタクト９の上面がビット線６と接続するセルコンタクト９の上面よりも低くなるようにエッチバックする。尚、ここでは、第１のエッチングガスを用いてビット線６と接続しないセルコンタクト９の上面のエッチバックを行っているが、かならずしも第１のエッチングガスと同じガスを用いてエッチングする必要はなく、タングステンと窒化チタンとの選択比が高い第３のエッチングガスを用いて、ビット線６と接続しないセルコンタクト９の上面のエッチバックを行うようにしてもよい。
【００４９】
本実施形態では、セルコンタクト９を形成した材料と同一の材料によりビット線６が形成されているため、ビット線６をエッチングする際に使用した第１のエッチングガスによりセルコンタクト９の上面のエッチングを行うことができる。しかし、ビット線６とセルコンタクト９が同一の材料により形成されていなくても、ビット線６とセルコンタクト９が同質の材料により形成されていれば同じエッチングガスによりエッチングを行うことが可能である。ここで、同質の材料とは、エッチングの選択比が小さく、同一系統のエッチングガスを用いてエッチングが可能な材料のことをいう。また、ビット線６とセルコンタクト９が同一の材料または同質の材料により形成されていない場合、つまりビット線６とセルコンタクト９とが、それぞれエッチング選択比の大きな材料により形成されている場合でも、使用するエッチングガスを変更するだけであるため、ビット線６を形成する工程と同一工程においてセルコンタクト９の上面のエッチングを行うことができることには変わりはない。ただし、ビット線６とセルコンタクト９とを同一の材料または同質の材料により形成するようにすれば、１つの工程中でエッチングガスの変更回数を減らすことができる、あるいは複数のエッチング装置を用いる必要がなくなる。
【００５０】
このエッチング工程において、ビット線６と接続するセルコンタクト９のビット線６により覆われている部分については、エッチングが行われないため、その上面が低くならない。
【００５１】
ここで、セルコンタクト９の上面をエッチバックする量の具体例としては、例えば下記のような値が一例として挙げられる。
【００５２】
ビット線６（Ｗ）の膜厚：１０〜１００ｎｍ（例えば５０ｎｍ）
バリアメタル層５の膜厚：５〜４０ｎｍ（例えば２０ｎｍ）
セルコンタクト９のコンタクト孔のサイズ：直径８０〜１４０ｎｍ
セルコンタクト９をエッチバックする量：１０〜１００ｎｍ（例えば５０ｎｍ）
上記の説明においては、図４〜図６までの工程が、それぞれ異なる工程のようにして説明しているが、全てエッチング処理を行う工程であるため、実際には使用するエッチングガスの成分、濃度等を切り替えるだけでビット線６の形成およびセルコンタクト９の上面のエッチバックを同一のエッチング工程により連続的に行うことができる。
【００５３】
ビット線６のエッチングと、セルコンタクト９のエッチバックとを同一工程で行う方法として、上記では、ビット線６となるタングステン膜２０、バリアメタル層５となる窒化チタン膜１９をエッチングする工程に続いて、再度タングステンにより形成されているセルコンタクト９をややエッチングするステップを追加することによって、セルコンタクト９の高さを低減する方法を用いて説明した。しかし、ビット線６のエッチングと、セルコンタクト９のエッチバックとを同一工程で行う方法としては、上記で説明した方法だけでなく、下記のような他の２つの方法でも実現可能である。
【００５４】
（１）タングステン膜２０をエッチングする際に、窒化チタンとのエッチング選択比が低くなるように設定されたＳＦ6系のエッチングガスを第１のエッチングガスとして用いるようにする。このようにした場合、タングステン膜２０をエッチングする際に、窒化チタン膜１９もエッチングされてセルコンタクト９が露出される。そして、露出したセルコンタクト９が露出した後は、セルコンタクト９を構成しているタングステン膜、窒化チタン膜もエッチングされる。そして、その後にＣｌ2系のエッチングガスを第２のエッチングガスとして使用して窒化チタン膜１９のエッチングを行う。
【００５５】
（２）また、他の方法としては、先ずバリアメタル層５の膜厚を、例えば５ｎｍ程度に薄く形成しておく。そして、上記の（１）と同様に、タングステン膜２０をエッチングする際に、窒化チタンとのエッチング選択比が低くなるように設定されたＳＦ6系のエッチングガスを用いてエッチングを行う。このようにした場合、タングステン膜２０をエッチングする際に、窒化チタン膜１９もエッチングされ、さらに露出したセルコンタクト９を構成しているタングステン膜、窒化チタン膜もエッチングされる。そのため、１つのエッチング条件のみで、タングステン膜２０、窒化チタン膜１９、セルコンタクト９のエッチングが行われる。
【００５６】
上述したいずれの方法によっても、ビット線６形成時に、同一工程によりビット線６と接続しないセルコンタクト９の上面をビット線６と接続するセルコンタクト９の上面よりも低くすることができ、ビット線６とセルコンタクト９との短絡防止マージンを拡大することができる。
【００５７】
そして、セルコンタクト９のエッチバックが終了した後は、図７に示すように、フォトレジスト１８を剥離する処理を行う。
【００５８】
ここでは、ビット線６のバリアメタル層５のエッチングの際にセルコンタクト層間膜８はエッチングされないものとして説明しているが、エッチングの条件によっては、酸化膜であるセルコンタクト層間膜８もエッチングされてしまう場合もある。したがって、フォトレジスト１８を剥離した後の断面図は、図８に示すような断面図となり、セルコンタクト層間膜８の上面が、ビット線６と接続しないセルコンタクト９の上面と同位置となる場合もある。また、エッチングの条件によっては、図９に示すように、セルコンタクト層間膜８の上面がビット線６と接続しないセルコンタクト９の上面よりも低くなる場合もあるが、ビット線６の下面とセルコンタクト９上面とは距離があるため何ら問題は無い。
【００５９】
ただし、以下の説明においては説明を簡単にするため、ビット線６のバリアメタル層５をエッチングする際には、セルコンタクト層間膜８はエッチングされないものとして以降の工程について説明する。
【００６０】
図７に示した工程の次に、図１０に示すように、窒化チタン（ＴｉＮ）のみを選択的にエッチングするＣＦ4等のガスを用いて、窒化チタンにより構成されるバリアメタル層５の幅が、上部層であるビット線６の幅よりも狭くなるように形成する。
【００６１】
そして、バリアメタル層５を選択的にエッチングした後は、図１１に示すように、従来と同様な方法により容量コンタクト層間膜７、容量コンタクト４を形成する。ここで、ビット線６と接続しないセルコンタクト９についてはその上部がエッチバックされることにより、ビット線６と接続するセルコンタクト９の上面よりも低くなっているため、容量コンタクト４は、セルコンタクト層間膜８のコンタクト孔開口部上面よりも低い位置まで埋設される。
【００６２】
最後に、図１２に示すように、従来と同様な方法により容量素子１１を形成して本実施形態における半導体装置が完成する。
【００６３】
本実施形態の半導体装置の製造方法では、ビット線６を形成する際に、同一工程によりビット線６と接続しないセルコンタクト９の上面がビット線６と接続するセルコンタクト９の上面よりも低くなるように形成することにより、工程数を増加させることなくビット線とセルコンタクトとの短絡防止マージンを拡大することが可能となる。
【００６４】
上記で説明した特許文献１に開示されている従来の半導体装置の製造方法では、ビット線をエッチングにより形成する工程と、シリサイド膜を除去してセルコンタクトとビット線との距離を離すようにする工程の間には、成膜工程やウェットエッチング等のドライエッチング工程以外の工程が必要となる。そのため、ビット線の形成と、ビット線と接続しないセルコンタクトの上面がビット線と接続するセルコンタクトの上面よりも低くなるように形成することを連続的に行うことはできない。これに対して、本実施形態では、１つのドライエッチング工程という同一工程のみで、ビット線６の形成と、ビット線６と接続しないセルコンタクト９の上面がビット線６と接続するセルコンタクト９の上面よりも低くなるように形成することを連続的に行うことができ、工程数を増やさずにすむ。
【００６５】
また、窒化チタン（ＴｉＮ）のみを選択的にエッチングするＣＦ4等のガスを用いて、窒化チタンにより構成されるバリアメタル層５の幅が、上部層であるビット線６の幅よりも狭くなるように形成することにより、ビット線６とセルコンタクト９との短絡防止マージンをさらに増やすことができる。ビット線６のバリアメタル層５を選択的にエッチングすることにより、ビット線６とセルコンタクト９との間隔を広げることができるため、ビット線６とセルコンタクト９及びビット線６と容量コンタクト４間の短絡を防止することも可能となる。また、ビット線６のバリアメタル層５を選択的にエッチングする際に、セルコンタクト９のバリアメタル層もエッチングされるため、セルコンタクト９とビット線６との間隔が広がり、セルコンタクト９とビット線６との短絡防止が図られる。
【００６６】
尚、ビット線６の形成後にバリアメタル層５を選択的にエッチングするためには工程が１つ増加されることになるが、ビットコンタクト層間膜やビットコンタクトを形成する工程を増加させることと比較すれば、工程数の増加は最小限であり大幅に工程数を増加するものではない。
【００６７】
また、本実施形態のように、ビット線６と接続しないセルコンタクト９の上面がビット線６と接続するセルコンタクト９の上面よりも低くなるようにし、バリアメタル層５の幅が、ビット線６の幅よりも狭くなるように形成するようにすれば、ビット線６とセルコンタクト９との間隔を広げることができるため、ビットコンタクト層間膜を設けてビット線６とセルコンタクト９との短絡防止マージンを拡大する必要がなくなる。この結果、ビットコンタクト層間膜を設けてビット線６とセルコンタクト９との短絡を防止した従来の半導体装置と比較して、ビットコンタクト抵抗を低減することができる。
【００６８】
本実施形態では、ビット線６と接続しないセルコンタクト９の上面がビット線６と接続するセルコンタクト９の上面よりも低くなるようにすることと、バリアメタル層５を選択的にエッチングすることの両方を行うことにより、ビット線６とセルコンタクト９との間の短絡を防止するようにしていたが、いずれか一方のみを行うことによってもビット線６とセルコンタクト９との間の短絡を防止することが可能である。
【００６９】
また、本実施形態では、ビット線６形成のためのフォトレジスト１８剥離後に、バリアメタル層５を選択的にエッチングするものとして説明しているが、フォトレジスト１８を剥離する前に、バリアメタル層５を選択的にエッチングするようにしてもよい。
【００７０】
さらに、本実施形態では、メモリセル用トランジスタと容量素子とから構成されるＤＲＡＭの構造において、ビット線とセルコンタクトとの短絡を防止する場合について説明しているが、本発明はこのような場合に限定されるものではない。半導体基板上に形成されたトランジスタの上層に、第１のコンタクト層間膜を介して配線が形成され、この配線の上層に、第２のコンタクト層間膜を介して他の素子が形成されるような半導体装置であれば同様に適用することができる。
【図面の簡単な説明】
【００７１】
【図１】本発明の第１の実施形態の半導体装置の製造方法により製造された半導体装置の断面図である。
【図２】本発明の第１の実施形態の半導体装置の製造方法を説明するための工程図である。
【図３】本発明の第１の実施形態の半導体装置の製造方法を説明するための工程図である。
【図４】本発明の第１の実施形態の半導体装置の製造方法を説明するための工程図である。
【図５】本発明の第１の実施形態の半導体装置の製造方法を説明するための工程図である。
【図６】本発明の第１の実施形態の半導体装置の製造方法を説明するための工程図である。
【図７】本発明の第１の実施形態の半導体装置の製造方法を説明するための工程図である。
【図８】セルコンタクト層間膜８がエッチングされることを考慮した場合の、図７の工程図に対応する工程図である。
【図９】セルコンタクト層間膜８がエッチングされることを考慮した場合の、図７の工程図に対応する工程図である。
【図１０】本発明の第１の実施形態の半導体装置の製造方法を説明するための工程図である。
【図１１】本発明の第１の実施形態の半導体装置の製造方法を説明するための工程図である。
【図１２】本発明の第１の実施形態の半導体装置の製造方法を説明するための工程図である。
【図１３】従来の半導体装置の断面図である。
【図１４】容量コンタクト４、セルコンタクト９とビット線６の関係を示す部分拡大図である。
【図１５】セルコンタクト層間膜８上にさらにビットコンタクト層間膜１３が形成された従来の半導体装置の断面図である。
【図１６】ビットコンタクト層間膜１３が形成された従来の半導体装置の製造方法を説明するための工程図である。
【図１７】ビットコンタクト層間膜１３が形成された従来の半導体装置の製造方法を説明するための工程図である。
【図１８】ビットコンタクト層間膜１３が形成された従来の半導体装置の製造方法を説明するための工程図である。
【図１９】ビットコンタクト層間膜１３が形成された従来の半導体装置の製造方法を説明するための工程図である。
【図２０】ビットコンタクト層間膜１３が形成された従来の半導体装置の製造方法を説明するための工程図である。
【図２１】ビットコンタクト層間膜１３が形成された従来の半導体装置の製造方法を説明するための工程図である。
【図２２】ビットコンタクト層間膜１３が形成された従来の半導体装置の製造方法を説明するための工程図である。
【図２３】ビットコンタクト層間膜１３が形成された従来の半導体装置の製造方法を説明するための工程図である。
【符号の説明】
【００７２】
１    シリコン窒化膜
２    ソース・ドレイン領域
３    素子分離絶縁膜
４    容量コンタクト
５、５ａ、５ｂ    バリアメタル層
６、６ａ、６ｂ    ビット線
７    容量コンタクト層間膜
８    層間膜
９    セルコンタクト
１０    シリコン基板
１１    容量素子
１２    コバルトシリサイド層
１３    ビットコンタクト層間膜
１４    ビットコンタクト
１６    シリコン窒化膜
１７    サイドウォール
１８、１８ａ、１８ｂ    フォトレジスト
１９    窒化チタン膜
２０    タングステン膜
【図１】
2005072176.tif 000003
【図２】
2005072176.tif 000004
【図３】
2005072176.tif 000005
【図４】
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【図５】
2005072176.tif 000007
【図６】
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【図７】
2005072176.tif 000009
【図８】
2005072176.tif 000010
【図９】
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【図１０】
2005072176.tif 000012
【図１１】
2005072176.tif 000013
【図１２】
2005072176.tif 000014
【図１３】
2005072176.tif 000015
【図１４】
2005072176.tif 000016
【図１５】
2005072176.tif 000017
【図１６】
2005072176.tif 000018
【図１７】
2005072176.tif 000019
【図１８】
2005072176.tif 000020
【図１９】
2005072176.tif 000021
【図２０】
2005072176.tif 000022
【図２１】
2005072176.tif 000023
【図２２】
2005072176.tif 000024
【図２３】
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