(57)【要約】【課題】研磨エロージョンの発生を最小限に縮小して平坦化処理表面の段差を最小限に縮小できる半導体装置およびその製造方法を提供する。【解決手段】基板１上に形成された層間絶縁膜３と、この層間絶縁膜３に形成された接続孔パターン５内に第２材料を埋め込んでなるパターン７とを有し、層間絶縁膜３およびパターン７の表面が平坦化処理された半導体装置において、パターン７が密集して配置された密集パターン領域ａには、密集パターン領域ａにおける周縁部ａ２のパターン被覆率が、周縁部ａ２よりも内側の中央部ａ１から外周に向かって徐々に低下するように、パターン７が配置されている。中央部ａ１には実際に機能する実パターンが配置され、周縁部ａ２にはダミーパターンが配置される。【選択図】図１
2005072403.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された第１材料層と、当該第１材料層に形成された孔パターン内に第２材料を埋め込んでなるパターンとを有し、前記第１材料層およびパターンの表面が平坦化処理された半導体装置において、
前記パターンが密集して配置された密集パターン領域には、当該密集パターン領域における周縁部のパターン被覆率が、当該周縁部よりも内側の中央部から外周に向かって徐々に低下するように前記パターンが配置されている
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記密集パターン領域における周縁部にはダミーパターンが配置され、当該密集パターン領域における中央部には実パターンが配置されている
ことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記密集パターン領域の周縁部および中央部には実パターンが配置されている
ことを特徴とする半導体装置。
【請求項４】
基板上に孔パターンを有する第１材料層を形成し、次いで前記孔パターンを埋め込む状態で前記第１材料層上に第２材料層を形成した後、前記第１材料層が露出するまで前記第２材料層を表面側から研磨することにより当該第１材料層の孔パターン内に当該第２材料層を埋め込んでなるパターンを前記基板上に形成する半導体装置の製造方法において、
前記パターンが密集して配置された密集パターン領域には、当該密集パターン領域における周縁部のパターン被覆率が、当該周縁部よりも内側の中央部から外周に向かって徐々に低下するように、当該パターンを配置する
ことを特徴とする半導体装置の製造方法。
【請求項５】
基板上に形成されたパターンを埋め込む状態で前記基板上に第１材料層を形成した後、前記パターンが露出するまで前記第１材料層を表面側から研磨することにより当該第１材料層の孔パターン内に当該パターンを埋め込んだ状態とする半導体装置の製造方法において、
前記パターンが密集して配置された密集パターン領域には、当該密集パターン領域における周縁部のパターン被覆率が、当該周縁部よりも内側の中央部から外周に向かって徐々に低下するように、当該パターンを配置する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特には研磨による平坦化処理が施される半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造工程においては、層間絶縁膜の平坦化や埋込配線およびビアの形成等の様々な工程でＣＭＰ（chemical mechanical polishing）法等の研磨による平坦化処理が行われている。以下、研磨による平坦化処理が行われる工程の一例として、タングステン（Ｗ）からなるビアの形成工程を図７に基づいて説明する。
【０００３】
先ず、図７（１）に示すように、下地膜で覆われた基板１０１上に層間絶縁膜１０２を形成し、この層間絶縁膜１０２に接続孔パターン１０３を形成する。次に、図７（２）に示すように、接続孔パターン１０３を埋め込む状態で、層間絶縁膜１０２上にビアの主要材料となるＷ膜１０４を形成する。その後、図７（３）に示すように、層間絶縁膜１０２の表面が露出するまで、ＣＭＰ法によりＷ膜１０４を表面側から研磨する。この際、Ｗ膜１０４の研磨レートが高く、層間絶縁膜１０２の研磨レートが低くなるようにスラリーと研磨条件を設定した研磨を行う。これにより、層間絶縁膜１０２が露出した場合にこれを研磨ストッパとしてそれ以上に研磨が進まないようにする。そして、この研磨により、接続孔パターン１０３内のみにＷ膜１０４を埋め込んでなるビアパターン１０４ａを形成する。
【０００４】
ところで、Ｗ膜４の研磨においては、ビアパターン１０４ａ間のショートや層間絶縁膜３上にＷ膜４が残されることによる不具合の防止を目的として、基板１０１上の全域において層間絶縁膜１０２の表面を完全に露出させることが重要である。このため、もともとのＷ膜１０４の膜厚ばらつきを考慮し、層間絶縁膜１０２上のＷ膜１０４がほぼなくなったと思われる時点よりも更に研磨を行う、いわゆるオーバー研磨を行うことで、層間絶縁膜１０２上のＷ膜１０４を完全に除去するようにしている。
【０００５】
ところが、上述した研磨においては、層間絶縁膜１０２よりもＷ膜１０４の研磨レートが高く設定されているため、層間絶縁膜１０２が露出した部分においては、層間絶縁膜１０２のみの領域と比較して、層間絶縁膜１０２とＷ膜１０４（すなわちビアパターン１０４ａ）が混在している部分の研磨レートが早くなる。このため、図７（４）に示すように、ビアパターン１０４ａが密集して配置されている密集パターン領域ａが、その周辺の領域と比較して窪んだ状態となる、いわゆるエロージョンが発生する。このエロージョンの大きさ（深さ）ｄは、密集パターン領域ａにおける周縁部ｂで特に大きくなる傾向にある。
【０００６】
近年、半導体装置の高集積化および高機能化に伴い、素子構造の微細化が進んでいる。このような素子構造の微細化により、レジストプロセスにおいてはより短波長の露光光が用いられるようになり、焦点深度が浅くなってきている。このため、上述した段差の上部においては、レジスト膜厚が部分的に厚くなり解像不良が生じる場合がある。
【０００７】
このため、上述したビアパターン１０４ａの形成においては、エロージョンが発生しても問題ないようなプロセスマージンを確保するか、あるいは図８に示すように、密集パターン領域ａの外周部に、ダミーパターン１０７を配置することで、特に大きいエロージョンがビアパターン１０４ａに生じること防止している。
【０００８】
以上のようなエロージョンの発生は、埋込配線の形成においても同様であるが、特にこの場合、ダミーパターンを配置したことによる配線間容量の増加を防止するために、ダミーパターンを平面的に分割して形成したり、配線パターンの側端から、配線パターンの線幅の２倍の距離だけ離間してダミーパターンを配置する構成が提案されている（下記特許文献１参照）。
【０００９】
【特許文献１】特開２０００−２８６２６３号公報（特に、図１参照）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述したようなダミーパターンを配置した構成であっても、ビアパターンや配線パターン等の実パターンの膜厚ばらつきは防止できるものの、ダミーパターンが配置された領域の周縁部にエロージョンによる大きな段差が移動するだけであり、研磨表面には依然として大きな段差が残される。つまり、実パターンが密に配置された密集パターン領域の周辺にダミーパターンを配置しただけでは、ただ単にダミーパターンを含むように密集パターン領域が広がるだけである。このため、この広げられた密集パターン領域における周縁部において上述したエロージョンによる大きな段差が発生するのである。したがって、このような構成であっても、リソグラフィープロセスにおける不具合の発生を防止することはできない。
【００１１】
そこで本発明は、研磨におけるエロージョンの発生を最小限に縮小して平坦化処理表面の段差を最小限に縮小できる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
このような目的を達成するための本発明の半導体装置は、基板上の第１材料層に形成された孔パターン内に第２材料が埋め込まれたパターンを有しており、第１材料層の表面が平坦化処理された半導体装置において、パターンが密集して配置された密集パターン領域におけるパターンの配置状態を工夫した。すなわち、密集パターン領域には、密集パターン領域における周縁部のパターン被覆率が、当該周縁部よりも内側の中央部から外周に向かって徐々に低下するようにパターンが配置されているのである。
【００１３】
通常、異なる材料を露出させた表面の研磨による平坦化処理の際には、材料間の被覆率が急激に変化している部分においてエロージョンが発生し易い。しかしながら、本発明の半導体装置では、密集パターン領域における周縁部に、外周側に向かってパターンの被覆率を徐々に低下するようにパターンを配置している。このため、密集パターン領域の周縁付近においての第１材料と第２材料との被覆率の急激な変化が緩和された状態となっている。したがって、研磨エロージョンの発生が小さく抑えられることになる。
【００１４】
また本発明は、上述した構成の半導体装置の製造方法でもある。このうち、第１の方法は次のように行われる。先ず、基板上に孔パターンを有する第１材料層を形成し、次いで孔パターンを埋め込む状態で第１材料層上に第２材料層を形成した後、第１材料層が露出するまで第２材料層を表面側から研磨することにより孔パターン内に当該第２材料層を埋め込んでなるパターンを基板上に形成する。そして、このような手順において、パターンが密集して配置される密集パターン領域におけるパターンの配置状態を上述した構成とすることを特徴としている。
【００１５】
このような第１の方法では、第２材料層を研磨する際、第１材料層をストッパとするために、第１材料層に対して第２材料層が選択的に研磨される条件が選択される場合がある。そして、このような条件での研磨においては、通常、密集パターン領域の周縁部で研磨エロージョンが発生し易いが、密集パターン領域には上述したようにパターンが配置されていることにより、密集パターン領域の周縁部で研磨エロージョンの発生が小さく抑えられる。
【００１６】
そして、本発明の半導体装置の製造方法における第２の方法は、次のように行われる。先ず、基板上に形成されたパターンを埋め込む状態で基板上に第１材料層を形成した後、パターンが露出するまで第１材料層を表面側から研磨することにより、当該第１材料層の孔パターン内に当該パターンを埋め込んだ状態とする。そして、このような手順において、パターンが密集して配置される密集パターン領域におけるパターンの配置状態を上述した構成とすることを特徴としている。
【００１７】
このような第２の方法では、第１材料層を研磨する際、既に形成されているパターンをストッパとするために、パターンを構成する材料に対して第１材料層が選択的に研磨される条件が選択される場合がある。そして、このような条件での研磨においては、通常、密集パターン領域の周縁部で研磨エロージョンが発生し易いが、密集パターン領域には上述してようにパターンが配置されていることにより、密集パターン領域の周縁部で研磨エロージョンの発生が小さく抑えられる。
【発明の効果】
【００１８】
以上説明したように、本発明の半導体装置およびその製造方法によれば、密集パターン領域の周縁部においての第１材料と第２材料との被覆率の急激な変化を緩和して研磨エロージョンの発生を小さく抑えることができるため、平坦化処理表面の段差を最小限に縮小することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、ここでは、ビアパターンを有する半導体装置のおよびその製造工程に本発明を適用した実施形態を説明するが、本発明はこれに限定されることはなく、埋込配線を有する半導体装置およびその製造工程など、異なる材料を露出させた表面が平坦化処理されている半導体装置とその製造工程に広く適用可能である。
【００２０】
＜半導体装置＞
図１は、実施形態の半導体装置の要部におけるパターンの配置状態を示す平面図とそのＡ−Ａ’断面図である。これらの図に示す半導体装置は、ここでの図示を省略した素子が表面側に形成された基板１上に、第１材料層として層間絶縁膜３が形成されている。この層間絶縁膜３には基板１に達する複数の接続孔パターン５が設けられており、この接続孔パターン５内には、第２材料として例えばタングステンが埋め込まれたパターン（すなわちここではビアパターン）７が配置されている。また、層間絶縁膜３とパターン７との表面は、研磨によって平坦化処理された状態となっている。そして、図２に示すように、基板１上には、上述した構成のパターン７が特に密に配置されている密集パターン領域ａが複数配置されているのである。本発明は、この密集パターン領域ａにおけるパターン７の配置状態に特徴がある。
【００２１】
すなわち、先の図１に示すように、各密集パターン領域ａは、図中２点鎖線に示す中央部ａ１と、その外周に位置する周縁部ａ２とに分けられ、周縁部ａ２におけるパターン被覆率が中央部ａ１におけるパターン被覆率よりも低くなっている。またさらに、この周縁部ａ２においては、中央部ａ１側から外周側に向かってパターン被覆率が徐々に低下するようにパターン７が配置されていることとする。尚、パターン被覆率とは、層間絶縁膜３に対するパターン７の配置密度である。
【００２２】
ここでは、例えば、中央部ａ２に１２個×１２個のパターン７が等間隔で配置され、これを囲む周縁部ａ１には、外周に向かって１列毎に配置間隔が広くなるようにパターン７が配置されている。
【００２３】
また、密集パターン領域ａにおける周縁部ａ２内のパターン７の配置状態は、外周側に向かってパターン被覆率が徐々に低下していれば、図１を用いて説明した配置状態に限定されることはない。例えば、図３に示すように、周縁部ａ２内においては、複数例（ここでは２列）のパターン７を一組として、この２列が外周側に向かって徐々に広くなる間隔で配置されても良い。この場合、部分的に見ると、周縁部ａ２のパターン被覆率が外周側に向かって増加している部分もあるが、全体的には、パターン被覆率は外周側に向かって低下していると増加していると捕らえて良い。また、図４に示すように、周縁部ａ２内においては、パターン７が不規則に配置されても良い。
【００２４】
ここで、密集パターン領域ａの中央部ａ１に配置されるパターン７は、半導体装置の構成部品として実際に機能する実パターンであり、一方、周縁部ａ２に配置されるパターン７は、実際には機能しないダミーパターンであって良い。この場合、密集パターン領域ａの中央部ａ１が、本来の設計レイアウトに基づいて生じた密集パターン領域であり、周縁部ａ２は、本来の密集パターン領域の外周に発生させたダミーパターン領域となる。
【００２５】
また、図示した密集パターン領域ａに配置されるパターン７は、全て実パターンであっても良いし、中央部ａ１と周縁部ａ２とに、実パターンとダミーパターンとが混在していても良い。
【００２６】
そして、密集パターン領域ａにダミーパターンが配置される場合には、実パターンとして形成されるパターン（ここではビアパターン）と異なる平面形状でダミーパターンが構成されていても良い。
【００２７】
さらに、図２に示したように、基板１上には複数の密集パターン領域ａが配置されることになるため、密集パターン領域ａ間の間隔が狭くなることがあり、密集パターン領域ａの外側にパターン被覆率の高い領域が配置される場合もある。しかし、密集パターン領域ａ内の周縁部２ａにおいて、密集パターン領域ａの外周に向かって徐々にパターン被覆率が低下していれば良い。
【００２８】
＜半導体装置の製造方法＞
次に、上述した半導体装置の製造方法を、図５の断面工程図を用いて説明する。
【００２９】
先ず、図５（１）に示すように、例えば下地膜で覆われた基板１上に層間絶縁膜３を形成し、この層間絶縁膜３に接続孔パターン５を形成する。この接続孔パターン５は、後にタングステンが埋め込まれてパターンが配置される箇所となる。このため、特に上述した密集パターン領域ａにおいては、上述したパターンの配置状態と同様に接続孔パターン５を形成する。
【００３０】
尚、この接続孔パターン５の形成において、例えば半導体部分をストッパとしたパターンエッチングを行う場合、酸化膜材料からなる素子分離においてはエッチングを停止できない場合がある。このような場合には、層間絶縁膜３を形成する前に、素子分離の上部の接続孔パターン５が配置される部分に、エッチングストッパをパターン形成しておいても良い。
【００３１】
次に、図５（２）に示すように、接続孔パターン５を埋め込む状態で、層間絶縁膜３上にパターン（ビアパターン）の主要材料となるＷ膜９を形成する。このＷ膜９は、第２材料層として形成される。
【００３２】
その後、図５（３）に示すように、層間絶縁膜３の表面が露出するまで、ＣＭＰ法によりＷ膜９を表面側から研磨する。この際、Ｗ膜９の研磨レートが高く、層間絶縁膜３の研磨レートが低くなるようなスラリーと研磨条件を設定した研磨を行う。これにより、研磨時間を短くし、かつ層間絶縁膜３が露出した場合にこれを研磨ストッパとしてそれ以上に研磨が進まないようにする。そして、この研磨により、接続孔パターン５内のみにＷ膜９を埋め込んでなるパターン７を形成する。
【００３３】
そして、この研磨による平坦化処理においては、図５（４）に示すように、オーバー研磨を行うことにより、基板１上の全域において層間絶縁膜３の表面を完全に露出させることが重要である。尚、このような研磨による平坦化処理は、上述したＣＭＰ法に限定されることはなく、機械的研磨、または化学的研磨であっても良い。
【００３４】
以上説明した実施形態の半導体装置およびその製造方法によれば、密集パターン領域ａにおける周縁部ａ２が、外周側に向かってパターン７の被覆率を徐々に低下させた構成となっている。これにより、密集パターン領域ａの周縁付近においてのパターン７の被覆率の急激な変化が緩和された状態となっている。このため、通常は、異なる材料を露出させた表面の研磨による平坦化処理の際には、材料間の被覆率が急激に変化している部分においてエロージョンが発生し易いのであるが、上述したようにパターン被覆率の変化を緩和させたことにより、研磨エロージョンの発生を小さく抑えることができる。
【００３５】
したがって、平坦化処理表面の段差を最小限に縮小することが可能になる。この結果、例えば、平坦化処理表面の上部におけるレジストプロセスに関する不具合を防止し、平坦化処理表面に精度の良好なパターンを形成することが可能になる。
【００３６】
そして、効果的に平坦化処理面における段差を最小限にできるため、従来のように均等にダミーパターンを配置した場合と比較して、ダミーパターンの形成領域をも含めた密集パターン領域の実質的な面積を最小限に抑えることができる。したがって、密集パターン領域の外側における、他のパターンを形成するため領域、すなわちパターンを疎に配置する領域の有効面積を最大限に広く確保することができ、この領域におけるパターン配置の自由度が確保される。
【００３７】
以上の実施形態においては、パターン７としてビアパターンを形成する工程に本発明を適用した実施形態を説明した。しかしながら、本発明は、異なる材料を露出させた表面が平坦化処理されている半導体装置とその製造工程に広く適用可能であり、例えば埋込配線を有する半導体装置およびその製造工程にも同様に適用され、同様の効果を得ることができる。
【００３８】
図６には、埋込配線をパターン１１として形成する場合のパターンの配置例を示す。尚、図６に示す各図は、上述した密集パターン領域ａにおける中央部ａ１と周縁部ａ２との境界付近を拡大した要部平面図である。
【００３９】
これらの図に示すように、基板１上における密集パターン領域ａの中央部ａ１には、埋込配線となるパターン１１が密に配置されている。また、密集パターン領域ａにおける周縁部ａ２にも、同一層からなるパターン１１が配置されている。そして、周縁部ａ２におけるパターン被覆率が中央部ａ１におけるパターン被覆率よりも低く、さらに周縁部ａ２においては、中央部ａ１側から外周側に向かってパターン被覆率が徐々に低下するようにパターン１１が配置されていることは、上述した実施形態と同様である。
【００４０】
また、周縁部ａ２におけるパターン１１の配置状態も、外周側に向かってパターン被覆率が徐々に低下していれば、図６（１）〜図６（４）に示すように様々な配置状態とすることができる。またさらに、密集パターン領域ａの中央部ａ１に配置されるパターン１１は、半導体装置の構成部品として実際に機能する埋込配線の実パターンであり、一方、周縁部ａ２に配置されるパターン１１は、実際には機能しないダミーパターンであって良いこと、または密集パターン領域ａに配置されるパターン１１が全て実パターンであっても良いこと、さらには中央部ａ１と周縁部ａ２とに実パターンとダミーパターンとが混在していても良いことも上述した実施形態と同様である。また、密集パターン領域ａにダミーパターンが配置される場合には、実パターンとして形成されるパターン（ここでは埋込配線の配線パターン）と異なる平面形状（線幅）であっても良いことも、上述した実施形態と同様である。
【００４１】
また、このような半導体装置の製造方法は、上述した実施形態の製造方法と同様である。ただし、上述した実施形態の製造工程において接続孔パターンを形成する工程では、配線用の溝パターンを孔パターンとして形成することとする。
【００４２】
以上のように、埋込配線をパターン１１として配置した場合には、上述した実施形態と同様の効果の他に、パターン１１の膜厚が均一化されることにより、パターン１１の配線抵抗を安定化させることが可能であると言った効果を得ることもできる。
【００４３】
また、図５を用いて説明した実施形態の製造方法においては、第１材料層となる層間絶縁膜３に接続孔パターン５を設け、この接続孔パターン５を埋め込むように第２材料層となるＷ膜９を形成してこれを表面側から研磨する手順を説明した。しかしながら、本発明は、先ず、パターン７を形成してこれを埋め込む状態で層間絶縁膜３を形成し、この層間絶縁膜３を表面側から研磨してパターン７を露出させる手順にも、同様に適用され、同様の効果を得ることができる。
【図面の簡単な説明】
【００４４】
【図１】実施形態の半導体装置における密集パターン領域のパターン配置図である。
【図２】実施形態の半導体装置における密集パターン領域の配置図である。
【図３】密集パターン領域におけるパターン配置の他の例である。
【図４】密集パターン領域におけるパターン配置のさらに他の例である。
【図５】実施形態の半導体装置の製造工程図である。
【図６】埋込配線が設けられた密集パターン領域の要部パターン配置図である。
【図７】従来の半導体装置の製造工程を示す断面工程図である。
【図８】従来の半導体装置の他の例を示す断面工程図である。
【符号の説明】
【００４５】
１…基板、３…層間絶縁膜（第１材料層）、５…接続孔パターン、７，１１…パターン、９…Ｗ膜（第２材料層）、ａ…密集パターン領域、ａ１…中央部、ａ２…周縁部
【図１】
2005072403.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005072403.tif 000009
【図８】
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