(57)【要約】  【課題】クロックラインにおける消費電力を削減することができ、半導体集積回路のレイアウト設計も容易化できるクロック伝送回路およびその設計方法を提供する。  【解決手段】本発明のクロック伝送回路は、クロック供給源から出力されるクロックを伝送先回路に伝送するもので、クロック供給源の近傍に配置され、クロック供給源から出力される第１クロックを１／２のｍ乗倍（ｍは自然数）の周波数に分周した第２クロックを出力する少なくとも１つのクロック分周回路と、伝送先回路の近傍に配置され、クロック分周回路から出力される第２クロックに基づいて、伝送先回路が必要とする、第２クロックの２のｎ乗倍（ｎは自然数）の周波数を持つクロックを復元し、伝送先回路に供給する少なくとも１つのクロック復元回路を備える。【選択図】図１
2005122457.tif 000002
【特許請求の範囲】
【請求項１】
クロック供給源から出力されるクロックを伝送先回路に伝送するクロック伝送回路であって、
前記伝送先回路の近傍に配置され、前記クロック供給源から出力される第１クロックに基づいて、前記伝送先回路が必要とする、前記第１クロックの２のｎ乗倍（ｎは自然数）の周波数を持つクロックを復元し、前記伝送先回路に供給する少なくとも１つのクロック復元回路を備えることを特徴とするクロック伝送回路。
【請求項２】
クロック供給源から出力されるクロックを伝送先回路に伝送するクロック伝送回路であって、
前記クロック供給源の近傍に配置され、前記クロック供給源から出力される第１クロックを１／２のｍ乗倍（ｍは自然数）の周波数に分周した第２クロックを出力する少なくとも１つのクロック分周回路と、前記伝送先回路の近傍に配置され、前記クロック分周回路から出力される第２クロックに基づいて、前記伝送先回路が必要とする、前記第２クロックの２のｎ乗倍（ｎは自然数）の周波数を持つクロックを復元し、前記伝送先回路に供給する少なくとも１つのクロック復元回路を備えることを特徴とするクロック伝送回路。
【請求項３】
前記クロック復元回路は、スキャンテスト時に、当該クロック復元回路に入力されるクロックと等しい周波数を持つクロックを出力し、前記伝送先回路に供給する手段を備える請求項１または２に記載のクロック伝送回路。
【請求項４】
前記クロック復元回路は半導体集積回路の外部に配置され、当該半導体集積回路から出力されるクロックに基づいて、前記伝送先回路が必要とする、前記半導体集積回路から出力されるクロックの２のｎ乗倍のクロックを復元する請求項１〜３のいずれかに記載のクロック伝送回路。
【請求項５】
請求項１〜３のいずれかに記載のクロック伝送回路の設計方法であって、
あらかじめ前記クロック復元回路をセルライブラリ化しておき、
半導体集積回路の論理回路の設計を行うに際し、クロックルートバッファと前記伝送先回路内の前記クロック復元回路から出力されるクロックを使用して動作する回路との間に前記クロック復元回路を配置し、
前記半導体集積回路のレイアウト設計を行うに際し、前記クロック復元回路による遅延時間を考慮して、前記クロックルートバッファからクロックツリーを合成することを特徴とするクロック伝送回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック供給源から出力されるクロックを伝送先回路に伝送するクロック伝送回路およびその設計方法に関するものである。
【背景技術】
【０００２】
クロック供給源から出力されるクロックは、クロックライン（クロックネット）を介して、このクロックを使用する伝送先回路まで伝送される。このクロックラインは、例えば半導体集積回路の場合、ＰＬＬ回路（位相同期ループ回路）等のクロック供給源から、フリップフロップ等の回路を含む複数の伝送先回路に接続されるため、その配線長は非常に長くなる。このため、クロックラインにおけるクロックの周波数（スイッチング回数）は、消費電力の増大に極端に影響する。
【０００３】
従来より、半導体集積回路の消費電力を低減する手法の１つとして、例えば特許文献１に開示されているように、基準動作信号であるクロックの周波数を一時的に下げる方法が知られている。
【０００４】
特許文献１は、周波数制御回路に関するもので、それぞれ異なるスループットを実現する複数のクロック周波数のシステムクロックを供給可能で、システムクロックに同期して処理を行うターゲット回路に対して、制御信号に応じたクロック周波数のシステムクロックを供給するクロック供給回路と、スループットＴが要求されると、スループットＴの値と、クロック供給回路で生成できるクロック周波数から実現できるスループットの値から、２つのクロック周波数とそれぞれの期間を決定して、２つのクロック周波数を決定した期間ずつ選択してシステムクロックとして出力するように指示する制御信号をクロック供給回路に出力する制御手段とを有する。
【０００５】
上記のように、引用文献１には、システムに要求されるスループットに応じて、クロック周波数を制御する技術が開示されており、システムにおいて高いスループットが要求されない場合にはクロック周波数を下げ、逆に高いスループットが要求される場合にはクロック周波数を上げるように制御される。すなわち、引用文献１は、この制御をダイナミックかつスピーディに行うことで、より大幅な消費電力の削減効果を上げるための技術である。
【０００６】
上記のように、消費電力削減に対する従来の論理回路的手法の１つは、高速なクロックが必要でない時にクロック周波数を下げることであった。しかし、高速なクロックが本当に必要な時にはクロック周波数を上げる必要があり、その時の消費電力は依然として高いままであった。また、半導体集積回路の設計時には、クロックの最大周波数をターゲットとして設計を行う必要があるため、主にレイアウト設計を行う時に、クロックラインに対する特別なケアが常に必要であった。
【０００７】
【特許文献１】特開２００３−１４０７６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、前記従来技術に基づく問題点を解消し、クロックラインにおける消費電力を削減することができ、半導体集積回路のレイアウト設計も容易化することができるクロック伝送回路およびその設計方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明は、クロック供給源から出力されるクロックを伝送先回路に伝送するクロック伝送回路であって、
前記伝送先回路の近傍に配置され、前記クロック供給源から出力される第１クロックに基づいて、前記伝送先回路が必要とする、前記第１クロックの２のｎ乗倍（ｎは自然数）の周波数を持つクロックを復元し、前記伝送先回路に供給する少なくとも１つのクロック復元回路を備えることを特徴とするクロック伝送回路を提供するものである。
【００１０】
また、本発明は、クロック供給源から出力されるクロックを伝送先回路に伝送するクロック伝送回路であって、
前記クロック供給源の近傍に配置され、前記クロック供給源から出力される第１クロックを１／２のｍ乗倍（ｍは自然数）の周波数に分周した第２クロックを出力する少なくとも１つのクロック分周回路と、前記伝送先回路の近傍に配置され、前記クロック分周回路から出力される第２クロックに基づいて、前記伝送先回路が必要とする、前記第２クロックの２のｎ乗倍（ｎは自然数）の周波数を持つクロックを復元し、前記伝送先回路に供給する少なくとも１つのクロック復元回路を備えることを特徴とするクロック伝送回路を提供する。
【００１１】
ここで、前記クロック復元回路は、スキャンテスト時に、当該クロック復元回路に入力されるクロックと等しい周波数を持つクロックを出力し、前記伝送先回路に供給する手段を備えるのが好ましい。
【００１２】
また、前記クロック復元回路は半導体集積回路の外部に配置され、当該半導体集積回路から出力されるクロックに基づいて、前記伝送先回路が必要とする、前記半導体集積回路から出力されるクロックの２のｎ乗倍のクロックを復元するのが好ましい。
【００１３】
また、本発明は、上記に記載のクロック伝送回路の設計方法であって、
あらかじめ前記クロック復元回路をセルライブラリ化しておき、
半導体集積回路の論理回路の設計を行うに際し、クロックルートバッファと前記伝送先回路内の前記クロック復元回路から出力されるクロックを使用して動作する回路との間に前記クロック復元回路を配置し、
前記半導体集積回路のレイアウト設計を行うに際し、前記クロック復元回路による遅延時間を考慮して、前記クロックルートバッファからクロックツリーを合成することを特徴とするクロック伝送回路の設計方法を提供する。
【発明の効果】
【００１４】
本発明によれば、クロックラインにおけるクロックの周波数を、伝送先回路が必要とするクロックの周波数よりも下げることができるため、クロックラインにおける消費電力を大幅に削減することができるし、半導体集積回路のレイアウト設計を行う際にも、クロックラインに対する特別なケアを不要とすることが可能であり、設計を容易に行うことが可能となる。
【発明を実施するための最良の形態】
【００１５】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のクロック伝送回路およびその設計方法を詳細に説明する。
【００１６】
図１は、本発明のクロック伝送回路の一実施形態の構成概略図である。
同図に示すクロック伝送回路１０は、クロック供給源１６から出力されるクロックを、クロックライン３０を介して、このクロックを使用する伝送先回路１８まで伝送するもので、クロック分周回路１２と、クロック復元回路１４とを備えている。
【００１７】
クロック分周回路１２は、クロック供給源１６の近傍に配置され、クロック供給源１６から出力されるクロックを１／２のｍ乗倍（ｍは自然数）の周波数に分周して出力する。クロック分周回路１２から出力される分周後のクロックは、クロックライン３０を介してクロック復元回路１４に供給される。
【００１８】
クロック分周回路１２の構成は何ら限定されないが、本実施形態の場合、クロック供給源１６から出力されるクロックを１／２倍の周波数に分周して出力するフリップフロップ２０を備えている。フリップフロップ２０のクロック入力端子には、クロック供給源１６から出力されるクロックが入力され、そのデータ入力端子には、その反転出力Ｑ￣から出力される信号が入力される。フリップフロップ２０の出力端子Ｑからは、クロック供給源１６から出力されるクロックが１／２倍の周波数に分周されたクロックが出力される。
【００１９】
一方、クロック復元回路１４は、伝送先回路１８の近傍に配置され、クロック分周回路１２から出力される分周後のクロックに基づいて、伝送先回路１８が必要とする、クロック分周回路１２から出力される分周後のクロックの２のｎ乗倍（ｎは自然数）の周波数を持つクロックを復元する。クロック復元回路１４から出力される復元後のクロックは、クロックルートバッファ２２を介して伝送先回路１８に供給される。
【００２０】
クロック復元回路１４の構成も何ら限定されないが、本実施形態の場合、クロック分周回路１２から出力される１／２倍の周波数に分周されたクロックＣＬＫの２倍の周波数を持つクロックＣＬＫ＿ｏｕｔを復元するもので、遅延回路となる、直列に接続された２つのバッファ２４，２６と、ＥＸＯＲ回路２８とを備えている。ＥＸＯＲ回路２８には、クロック分周回路１２から出力される分周後のクロックＣＬＫ、およびこのクロックＣＬＫが遅延回路の２つのバッファ２４，２６を介して所定時間だけ遅延されたクロックＣＬＫ＿ｄｅｌａｙが入力される。ＥＸＯＲ回路２８からは、復元後のクロックＣＬＫ＿ｏｕｔが出力される。
【００２１】
なお、クロック供給源１６は、例えばＰＬＬ回路等のクロックを発生する回路であるが、本発明では、従来公知のどのようなクロック供給源も使用可能である。また、伝送先回路１８は、例えばラッチやフリップフロップ等のように、クロックを使用して動作する回路を含む回路である。クロックルートバッファ２２は、半導体集積回路の論理回路設計を行う際にクロックツリー合成のシンボルとして使用され、レイアウト設計を行う際に、伝送先回路１８に含まれるクロックを使用する回路の個数や配置等に応じてクロックツリーとして合成されるものである。
【００２２】
図１に示すクロック伝送回路１０では、図２のタイミングチャートに示すように、クロック供給源１６から出力されるクロックは、クロック分周回路１２のフリップフロップ２０によって１／２倍の周波数に分周され、分周後のクロックＣＬＫとして出力される。分周後のクロックＣＬＫは、クロックライン３０を介してクロック復元回路１４まで伝送され、分周後のクロックＣＬＫと、このクロックＣＬＫが遅延回路の２つのバッファ２４，２６を介して所定の時間だけ遅延されたクロックＣＬＫ＿ｄｅｌａｙとのＥＸＯＲが取られ、ＥＸＯＲ回路２８すなわちクロック復元回路１４からは、クロックＣＬＫの２倍の周波数を持つ復元後のクロックＣＬＫ＿ｏｕｔが出力される。
【００２３】
図２のタイミングチャートに示すように、クロックＣＬＫ＿ｄｅｌａｙの動作タイミングは、ワーストケース（Ｗｏｒｓｔ）とベストケース（Ｂｅｓｔ）とでばらつき、クロックＣＬＫ＿ｏｕｔのデューティ比が変化する。クロックＣＬＫ＿ｏｕｔのハイレベルおよびローレベルのパルス幅は、伝送先回路１８に含まれるフリップフロップ（ＦＦ）等の回路のスペックを満足するものである必要があるが、本実施形態の場合、ワーストケースにおいて、クロックＣＬＫ＿ｏｕｔのローレベルのパルス幅がフリップフロップの必要とするローレベルの最小値であるｔｃｋｌ（Ｍｉｎ）以上、かつベストケースにおいて、クロックＣＬＫ＿ｏｕｔのハイレベルのパルス幅がフリップフロップの必要とするハイレベルの最小値であるｔｃｋｈ（Ｍｉｎ）以上であれば何ら問題は発生しない。
【００２４】
クロック伝送回路１０では、クロック供給源１６から出力されるクロックが分周され、クロックライン３０を介して伝送された後、伝送先回路１８の直前で伝送先回路１８が必要とする周波数のクロックに復元される。すなわち、クロックライン３０におけるクロックの周波数を、伝送先回路１８が必要とするクロックの周波数よりも下げることができるため、クロックライン３０における消費電力を大幅に削減することができるし、半導体集積回路のレイアウト設計を行う際にも、クロックライン３０に対するケアを他の信号線と同等に扱うことができ、設計を容易に行うことが可能となる。
【００２５】
なお、消費電力の削減効果は、クロック復元回路１４で使用される遅延回路の作り方と、例えばクロック供給源１６としてＰＬＬ回路を使用した場合にはこのＰＬＬ回路等の消費電力によって左右される。
【００２６】
しかし、伝送されるクロックの周波数が１／２のｍ乗倍になった時のＰＬＬ回路とクロックライン３０における消費電力の削減効果は、クロック復元回路１４における消費電力を大きく上回るものである。特に、ＰＬＬ回路の消費電力は、電圧制御発振器の発振周波数に大きく依存するため、ＰＬＬ回路における消費電力の削減効果は、半導体集積回路全体の消費電力の削減に大きく寄与することが可能である。また、電圧制御発振器の最高発振周波数が低いＰＬＬ回路を使用することができるようになるため、より消費電力の少ないタイプのＰＬＬ回路を選択することなども可能になる。
【００２７】
また、図３に示すように、例えばクロック供給源１６としてＰＬＬ回路等を使用する場合、ＰＬＬ回路から出力されるクロックの周波数を、あらかじめ図１に示すクロック伝送回路１０のクロック分周回路１２から出力される分周後のクロックＣＬＫと等しい周波数とすることによって、クロック分周回路１２を不要とすることができるだけでなく、クロック分周回路１２およびＰＬＬ回路の消費電力を削減することができる。特に、ＰＬＬ回路の消費電力は大きいため、これにより、さらに大幅な消費電力の削減効果を得ることができる。
【００２８】
また、本発明のクロック伝送回路をスキャンテストに対応させることも可能である。この場合、何ら限定されるわけではないが、クロック復元回路１４として、例えば図４に示す回路構成のものを使用することができる。同図に示すクロック復元回路１４は、図１に示すクロック復元回路１４において、さらにＡＮＤ回路３２を備えるものである。ＡＮＤ回路３２には、クロック分周回路１２から出力される分周後のクロックＣＬＫ、およびスキャンモード信号ＳＣＡＮＭＯＤＥが入力される。また、ＡＮＤ回路３２の出力信号はバッファ２４に入力される。
【００２９】
図４に示すクロック復元回路１４において、スキャンモード信号ＳＣＡＮＭＯＤＥは、例えばスキャンテスト時にローレベルとなる信号である。従って、スキャンテスト時には、ＡＮＤ回路３２の出力信号はローレベルに固定され、ＥＸＯＲ回路２８からは、復元後のクロックＣＬＫ＿ｏｕｔとしてクロックＣＬＫがそのまま出力される。また、クロック供給源１６となるＰＬＬ回路のバイパスモードを使用することによって、外部からＰＬＬ回路に入力されるクロックがＰＬＬ回路からそのまま出力され、外部から入力されるクロックにより伝送先回路１８を直接制御可能とすることができるようになる。
【００３０】
なお、上記実施形態では、クロック供給源１６から出力されるクロックを１／２倍の周波数に分周する例を挙げて説明したが、本発明では、１／２倍の周波数に分周することに限定されることなく、前述の通り１／２のｍ乗倍の周波数に分周することができる。
【００３１】
図５は、本発明のクロック伝送回路の別の実施形態の構成概略図、図６は、その動作タイミングを表すタイミングチャートである。図５は、図３に示すクロック伝送回路において、ＰＬＬ回路１６から出力されるクロックを、伝送先回路１８で必要とするクロックを１／４倍の周波数に分周したクロックと等しい周波数のクロックとし、クロック復元回路１４において、この１／４倍の周波数に分周されたクロックＣＬＫに基づいて、伝送先回路１８が必要とする、４倍の周波数を持つクロックに復元して、伝送先回路１８に供給する場合のクロック伝送回路の一例を表したものである。
【００３２】
図５に示すように、クロックＣＬＫの４倍の周波数を持つクロックを復元するクロック復元回路１４は、ＰＬＬ回路１６から出力されるクロックＣＬＫに対して、それぞれ異なる所定の時間ずつ遅延されたクロックＣＬＫ＿ｄ１，ＣＬＫ＿ｄ２，ＣＬＫ＿ｄ３を生成する、直列に接続された２つのバッファからなる３組の遅延回路３４ａ、３４ｂ、３４ｃと、２つのＥＸＯＲ回路３６ａ、３６ｂと、ＯＲ回路３８とを備えている。
【００３３】
ＥＸＯＲ回路３６ａには、ＰＬＬ回路１６から出力される１／４倍の周波数に分周されたクロックＣＬＫと、クロックＣＬＫが遅延回路３４ａによって遅延されたクロックＣＬＫ＿ｄ１とが入力され、同様に、ＥＸＯＲ回路３６ｂには、クロックＣＬＫ＿ｄ１が遅延回路３４ｂによって遅延されたクロックＣＬＫ＿ｄ２と、クロックＣＬＫ＿ｄ２が遅延回路３４ｃによって遅延されたクロックＣＬＫ＿ｄ３とが入力される。また、ＥＸＯＲ回路３６ａ、３６ｂの出力信号はＯＲ回路３８に入力され、ＯＲ回路３８からは、クロックＣＬＫの４倍の周波数を持つ復元後のクロックＣＬＫ＿ｏｕｔが出力される。
【００３４】
前述の通り、ＰＬＬ回路１６からは、伝送先回路１８が必要とするクロックを１／４倍の周波数に分周したクロックと等しい周波数を持つクロックＣＬＫが出力され、このクロックＣＬＫは、クロックライン３０を介してクロック復元回路１４に供給される。
【００３５】
クロック復元回路１４では、遅延回路３４ａ、３４ｂ、３４ｃにより、クロックＣＬＫに対して、それぞれ異なる所定の時間だけ遅延されたクロックＣＬＫ＿ｄ１，ＣＬＫ＿ｄ２，ＣＬＫ＿ｄ３が生成される。図６のタイミングチャートに示すように、クロックＣＬＫ＿ｄ１は、クロックＣＬＫに対して遅延回路３４ａの遅延時間だけ遅延され、クロックＣＬＫ＿ｄ２は、クロックＣＬＫ＿ｄ１に対して遅延回路３４ｂの遅延時間だけ遅延され、クロックＣＬＫ＿ｄ３は、クロックＣＬＫ＿ｄ２に対して遅延回路３４ｃの遅延時間だけ遅延される。
【００３６】
クロックＣＬＫとクロックＣＬＫ＿ｄ１とのＥＸＯＲが取られ、ＥＸＯＲ回路３６ａからは、図６のタイミングチャートに示すように、遅延回路３４ａの遅延時間にほぼ等しいハイレベルのパルス幅を持つ信号ＥＸ１が出力される。同様に、クロックＣＬＫ＿ｄ２とクロックＣＬＫ＿ｄ３とのＥＸＯＲが取られ、ＥＸＯＲ回路３６ｂからは、遅延回路３４ｃの遅延時間にほぼ等しいパルス幅を持つ信号ＥＸ２が出力される。信号ＥＸ１のハイレベルと信号ＥＸ２のハイレベルとの間の時間間隔は、遅延回路３４ｂの遅延時間とほぼ等しい時間間隔である。
【００３７】
続いて、ＥＸＯＲ回路３６ａ、３６ｂの出力のＯＲが取られ、ＯＲ回路３８からは、図６のタイミングチャートに示すように、クロックＣＬＫに対して４倍の周波数を持つクロックＣＬＫ＿ｏｕｔが出力され、クロックルートバッファ２２を介して伝送先回路１８に供給される。
【００３８】
図５に示すクロック伝送回路において、ＰＬＬ回路１６から出力されるクロックＣＬＫの周波数は、図３に示すものと比べて１／２倍、本発明を適用していない従来のものと比べると１／４倍となる。上記実施形態では、クロックを１／４倍の周波数分周して伝送し、伝送先で４倍の周波数のクロックに復元しているが、同様にしてクロックを１／２のｍ乗倍に分周して伝送し、伝送先で２のｎ乗倍の周波数のクロックに復元することが可能である。なお、ｍとｎは、同じ値でもよいし、異なる値であってもよい。
【００３９】
また、図７に示すように、外部から入力される基準クロック（外部ＣＬＫ）と内部で使用されるクロック（内部ＣＬＫ）との位相を一致させるためにＰＬＬ回路１６を使用する場合がある。この場合も同様に、本発明を適用可能である。図７に示すクロック伝送回路では、図８のタイミングチャートに示すように、クロック分周回路１２のフリップフロップ２０から出力されるクロックＣＬＫは外部ＣＬＫを１／２倍の周波数に分周したものであるが、内部ＣＬＫは、クロック復元回路１４により復元されてクロックＣＬＫの２倍の周波数を持ち、かつ外部ＣＬＫと位相同期される。
【００４０】
続いて、図９は、本発明のクロック伝送回路の別の実施形態の構成概略図である。同図は、例えば大規模半導体集積回路において、複数の異なる周波数のクロックが必要となる場合に本発明のクロック伝送回路を適用した例である。同図では、クロック供給源１６としてＰＬＬ回路が使用され、２つのクロック分周回路１２ａ、１２ｂと、ＰＬＬ回路１６および２つのクロック分周回路１２ａ、１２ｂから出力されるクロックがそれぞれ供給される３つのクロック復元回路１４ａ、１４ｂ、１４ｃと、これに各々対応する３つのクロックルートバッファ２２ａ、２２ｂ、２２ｃおよび３つの伝送先回路１８ａ、１８ｂ、１８ｃとが示されている。
【００４１】
ＰＬＬ回路１６からは、伝送先回路１８ａが必要とする周波数のクロックを１／２倍の周波数に分周したクロックと等しい周波数を持つクロックが出力される。クロック分周回路１２ａは、ＰＬＬ回路１６から出力されるクロックを１／２倍の周波数に分周したクロックを出力し、クロック分周回路１２ｂは、クロック分周回路１２ａから出力されるクロックをさらに１／２倍の周波数に分周したクロック、すなわちＰＬＬ回路１６から出力されるクロックを１／４倍の周波数に分周したクロックを出力する。
【００４２】
一方、クロック復元回路１４ａ、１４ｂ、１４ｃは、それぞれＰＬＬ回路１６およびクロック分周回路１２ａ、１２ｂから出力されるクロックの２倍の周波数を持つクロックを復元し、それぞれクロックルートバッファ２２ａ、２２ｂ、２２ｃを介して伝送先回路１８ａ、１８ｂ、１８ｃに供給する。すなわち、伝送先回路１８ａが必要とするクロックの周波数を１（ＰＬＬ回路１６から出力されるクロックの２倍の周波数を持つクロック）とすると、伝送先回路１８ｂ、１８ｃには、それぞれ伝送先回路１８ａに供給されるクロックの１／２倍および１／４倍の周波数を持つクロックが供給される。
【００４３】
このように、複数のクロック分周回路１２を備えることによって、それぞれ異なる周波数を持つクロックを発生し、これに対応する複数のクロック復元回路１４を備えることによって、伝送先回路１８が必要とする、異なる周波数を持つ複数のクロックについても対応可能である。
【００４４】
次に、本発明のクロック伝送回路の設計方法を説明する。
【００４５】
図１０は、図４に示すクロック復元回路１４をセルライブラリ化し、このセルライブラリ化したクロック復元回路１４を使用して設計されたクロック伝送回路の一例を表したものである。本発明のクロック伝送回路の設計方法では、前述のように、クロック復元回路１４をセルライブラリ化しておき、半導体集積回路の論理回路の設計を行う時に、クロックルートバッファ２２と伝送先回路１８内のフリップフロップ４０ａ、４０ｂ、４０ｃ、…との間にそれぞれクロック復元回路１４ａ、１４ｂ、１４ｃ、…を配置し、レイアウト設計を行う時に、クロック復元回路１４ａ、１４ｂ、１４ｃ、…による遅延時間を考慮して、クロックルートバッファ２２からクロックツリー４２を合成する。
【００４６】
クロック復元回路１４をセルライブラリ化することによって、レイアウト後のクロック復元回路１４から出力される復元後のクロックＣＬＫ＿ｏｕｔの出力タイミングの変動を正確に予測することできるようになる。従って、クロックルートバッファ２２からクロックツリー４２を合成する時に、その合成ツールによって、クロック復元回路１４の遅延時間を考慮して、各々のフリップフロップ４０ａ、４０ｂ、４０ｃに供給されるクロック間にスキューがないようにクロックツリー４２を合成することが可能になる。
【００４７】
なお、伝送先回路１８に含まれるフリップフロップ４０ａ、４０ｂ、４０ｃは、本発明のクロック伝送回路によって伝送されるクロックを使用して動作する回路を代表的に表したものであって、これに限定されるものではなく、例えばラッチや論理ゲート回路等であってもよい。
【００４８】
また、上記実施形態は、本発明を半導体集積回路の内部に適用する場合の例を挙げて説明したが、本発明はこれに限定されず、図１１に一例を示すように、半導体集積回路の外部においても同様に適用可能である。
【００４９】
図１１に示す例では、半導体集積回路４４のＩ／Ｏバッファ（入出力バッファ）４６を介して出力ピン４８から出力されるクロックを、半導体集積回路４４の外部に存在するクロック復元回路１４に伝送し、さらにクロック復元回路１４から出力される復元後のクロックを伝送先回路１８に供給する。この場合、半導体集積回路４４のＩ／Ｏバッファ４６におけるクロックの動作周波数を１／２のｍ乗倍の周波数に下げることできる。Ｉ／Ｏバッファ４６は、内部回路と比べて非常にセルサイズが大きいため、クロックの周波数を１／２のｍ乗倍の周波数に下げることによって、大幅に消費電力を削減することができる。
【００５０】
また、この半導体集積回路４４や、クロック復元回路１４、伝送先回路１８が搭載される基板上においても、クロックライン３０におけるクロックの周波数を下げることができ、同様にその消費電力を削減することができるとともに、基板配線のレイアウト時にも特別のケアを不要とすることが可能となる。
【００５１】
本発明は、基本的に以上のようなものである。
以上、本発明のクロック伝送回路およびその設計方法について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００５２】
【図１】本発明のクロック伝送回路の一実施形態の構成概略図である。
【図２】図１に示すクロック伝送回路の動作を表す一実施形態のタイミングチャートである。
【図３】本発明のクロック伝送回路の別の実施形態の構成概略図である。
【図４】本発明のクロック伝送回路で用いられるクロック復元回路の別の実施形態の構成概略図である。
【図５】本発明のクロック伝送回路の別の実施形態の構成概略図である。
【図６】図５に示すクロック伝送回路の動作を表す一実施形態のタイミングチャートである。
【図７】本発明のクロック伝送回路の別の実施形態の構成概略図である。
【図８】図７に示すクロック伝送回路の動作を表す一実施形態のタイミングチャートである。
【図９】本発明のクロック伝送回路の別の実施形態の構成概略図である。
【図１０】本発明のクロック伝送回路の別の実施形態の構成概略図である。
【図１１】本発明のクロック伝送回路の別の実施形態の構成概略図である。
【符号の説明】
【００５３】
１０  クロック伝送回路
１２  クロック分周回路
１４  クロック復元回路
１６  クロック供給源
１８  伝送先回路
２０、４０ａ、４０ｂ、４０ｃ  フリップフロップ
２２  クロックルートバッファ
２４，２６  バッファ
２８、３６ａ、３６ｂ  ＥＸＯＲ回路
３０  クロックライン
３２  ＡＮＤ回路
３４ａ、３４ｂ、３４ｃ  遅延回路
３８  ＯＲ回路
４２  クロックツリー
４４  半導体集積回路
４６  Ｉ／Ｏバッファ
４８  出力ピン
【図１】
2005122457.tif 000003
【図２】
2005122457.tif 000004
【図３】
2005122457.tif 000005
【図４】
2005122457.tif 000006
【図５】
2005122457.tif 000007
【図６】
2005122457.tif 000008
【図７】
2005122457.tif 000009
【図８】
2005122457.tif 000010
【図９】
2005122457.tif 000011
【図１０】
2005122457.tif 000012
【図１１】
2005122457.tif 000013