(57)【要約】      （修正有）【課題】コンタクト窓の深さが異なる構造であっても、一度のフォトリソグラフィ行程で窓開けを行う事ができる技術を提供する。【解決手段】  半導体装置は、基板からの距離の異なるレベルに形成された第１と第２の導電層２５，４０と、前記第１と第２の導電層２５，４０を含む前記基板１６上に形成された第１の絶縁膜４１と、前記第１の絶縁膜４１を貫いて前記第１の導電層２５の表面が露出するように形成された第１のコンタクト窓４５と、前記第１の絶縁膜４１と前記第２の導電層４０を貫いて形成され、前記第２の導電層４０の側壁部を露出する、第２のコンタクト窓４２と、少なくとも前記第１、第２のコンタクト窓４５，４２の中に形成され、前記第１のコンタクト窓４５を通して前記第１の導電層２５の表面と接続され、前記第２のコンタクト窓４２を通して前記第２の導電層４０の側壁部と接続される第３の導電層と、を有する。【選択図】図３０
2005252279.tif 000002
【特許請求の範囲】
【請求項１】
基板からの距離の異なるレベルに形成された第１と第２の導電層と、
前記第１と第２の導電層を含む前記基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜を貫いて前記第１の導電層の表面が露出するように形成された第１のコンタクト窓と、
前記第１の絶縁膜と前記第２の導電層を貫いて形成され、前記第２の導電層の側壁部を露出する、第２のコンタクト窓と、
少なくとも前記第１、第２のコンタクト窓の中に形成され、前記第１のコンタクト窓を通して前記第１の導電層の表面と接続され、前記第２のコンタクト窓を通して前記第２の導電層の側壁部と接続される第３の導電層と、
を有し、
前記第１の絶縁膜表面から前記第１の導電層までの深さをＤ１、前記第１の絶縁膜表面から前記第２の導電層までの深さをＤ２としたとき、Ｄ１はＤ２より大であることを特徴とする半導体装置。
【請求項２】
前記第２の導電層の下には、前記第１の絶縁膜とエッチング特性の異なる第２の絶縁膜を有していることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２のコンタクト窓は前記第１の絶縁膜と前記第２の導電層と前記第２の絶縁膜とを貫くように形成されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第２の絶縁膜はシリコン窒化膜であることを特徴とする請求項２または３記載の半導体装置。
【請求項５】
基板からの距離の異なるレベルに形成された第１と第２と第３の導電層と、
前記第１と第２と第３の導電層を含む前記基板上に形成された第１の絶縁膜と、
前記第２の導電層の下に形成された、前記第１の絶縁膜とエッチング特性の異なる第２の絶縁膜と、
前記第３の導電層の上に形成された前記第２の絶縁膜と同じエッチング特性を有する第３の絶縁膜と、
前記第１の絶縁膜を貫いて前記第１の導電層の表面が露出するように形成された第１のコンタクト窓と、
前記第１の絶縁膜と前記第２の導電層と前記第２の絶縁膜とを貫いて形成された第２のコンタクト窓と、
前記第１の絶縁膜と前記第３の絶縁膜を貫いて前記第３の導電層の表面が露出するように形成された第３のコンタクト窓と、
前記第１のコンタクト窓を介して前記第１の導電層の表面と接続され、前記第２のコンタクト窓を介して前記第２の導電層の側壁部と接続され、前記第３のコンタクト窓を介して前記第３の導電層の表面と接続される第４の導電層と、
を有し、
前記第１の絶縁膜表面から前記第１の導電層までの深さをＤ１、前記第１の絶縁膜表面から前記第２の導電層までの深さをＤ２、前記第１の絶縁膜表面から前記第３の導電層までの深さをＤ３としたとき、Ｄ１＞Ｄ３＞Ｄ２であることを特徴とする半導体装置。
【請求項６】
前記第２および第３の絶縁膜がシリコン窒化膜であることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記第１の絶縁膜の表面が、基板とほぼ平行になるように平坦化されたことを特徴とする請求項１または５記載の半導体装置。
【請求項８】
前記第２の導電層がメモリセルのキャパシタ対向電極であることを特徴とする請求項１または５記載の半導体装置。
【請求項９】
半導体基板上に第１の導電層を形成する工程と、
前記第１の導電層上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第２の導電層を形成する工程と、
前記第２の導電層を含む半導体基板上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上にコンタクト窓形成用のマスクを形成する工程と、
前記マスクを用いて前記第２の絶縁膜と前記第１の絶縁膜を順次エッチングして第１の導電層上にコンタクト窓を形成するとともに、前記第２の絶縁膜と前記第２の導電層を順次エッチングして前記第２の導電層を貫くコンタクト窓を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
前記第２の絶縁膜は表面が概ね平坦になるように平坦化する工程を含むことを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
半導体基板上に第１の導電層を形成する工程と、
前記第１の導電層上に第１の絶縁膜と、シリコン窒化膜からなる第２の絶縁膜を順次形成する工程と、
前記第２の絶縁膜上に第２の導電層を形成する工程と、
少なくとも前記第１の導電層のコンタクト領域を含む領域の前記第２の絶縁膜を選択的に除去する工程と、
前記第２の絶縁膜と前記第１の絶縁膜と前記第２の導電層を含む前記半導体基板上に、第３の絶縁膜を形成する工程と、
前記第３の絶縁膜上にコンタクト窓形成用のマスクを形成する工程と、
前記マスクを用いて前記第３の絶縁膜と前記第１の絶縁膜を順次エッチングして第１の導電層上にコンタクト窓を形成するとともに、前記第３の絶縁膜と前記第２の導電層を順次エッチングして前記第２の導電層を貫くコンタクト窓を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１２】
前記第３の絶縁膜は表面が概ね平坦になるように平坦化する工程を含むことを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
半導体基板上に第１の導電層を形成する工程と、
前記第１の導電層上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、第２の導電層上にシリコン窒化膜からなる第２の絶縁膜を有する積層体を形成する工程と、
前記積層体と前記第１の絶縁膜を含む前記半導体基板上に、第３の絶縁膜と、シリコン窒化膜からなる第４の絶縁膜を形成する工程と、
前記第４の絶縁膜上に第３の導電層を形成する工程と、
少なくとも前記第１と第２の導電層のコンタクト領域を含む領域の前記第４の絶縁膜を選択的に除去する工程と、
前記第４の絶縁膜と前記第３の絶縁膜と前記第３の導電膜を含む前記半導体基板上に、第５の絶縁膜を形成する工程と、
前記第５の絶縁膜上にコンタクト窓形成用のマスクを形成する工程と、
前記マスクを用いて前記第５の絶縁膜と前記第３の絶縁膜と前記第１の絶縁膜を順次エッチングして第１の導電層上にコンタクト窓を形成するとともに、前記第５の絶縁膜と前記第３の絶縁膜と前記第２の絶縁膜を順次エッチングして前記第２導電層上にコンタクト窓を形成し、さらに前記第５の絶縁膜と前記第３の導電層と第４の絶縁膜を順次エッチングして前記第２の導電層を貫くコンタクト窓を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１４】
前記第５の絶縁膜は表面が概ね平坦になるように平坦化する工程を含むことを特徴とする請求項１３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびその製造方法に係り、特にＤＲＡＭ(DynamicRandomAccess Memory)の高集積化、および高信頼性化に適した半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭが大容量化されていく中で、高集積化と低価格化を実現する為には、その基本構成要素であるメモリセルの微細化を進めることが必要である。一般的なＤＲＡＭセルは、一つのＭＯＳトランジスタと、一つのキャパシターから構成される。したがって、メモリセルの微細化を進めていくためには、小さなセルサイズで、いかにして大きなキャパシター容量を確保するかという事が重要である。
【０００３】
近年、キャパシター容量を確保する方法として、基板に溝（トレンチ）を形成し、その中にキャパシターを形成するトレンチ型セルや、キャパシターをＭＯＳトランジスタの上部に３次元的に積層して形成するスタック型セルが提案され、実際のＤＲＡＭのセル構造として採用されてきた。特にスタック型セルに関しては、その発展型として基板と概ね平行な方向に複数枚の蓄積電極を配置し、それぞれの蓄積電極の上下両面をキャパシターとして利用することで、専有面積あたりの容量を通常のスタック型よりも増加させているフィン型セルや、基板と概ね垂直方向にシリンダー状に蓄積電極を配置することで容量を増加させているシリンダー型セルなどの改良されたセル構造が提案されている。
【０００４】
これらのセル構造、およびその製造プロセスを適用する事により０．３５μｍのデザインルールを持つ６４Ｍｂｉｔクラスの集積度のＤＲＡＭを実現する事が可能になった。
しかしながら、さらに高集積化を進めた、０．２５μｍから０．１５μｍのデザインルールを持つ２５６Ｍｂｉｔ、１Ｇｂｉｔクラスの集積度のＤＲＡＭを実現するためには、これらの技術だけでは不十分である。したがって、キャパシタ電極の専有面積を狭めるだけでなく、フォトリソグラフィ法において配線間のショート等の弊害を防ぐために設けられている位置合わせ余裕をなるべく少なくする必要がある。また、シリンダー型セルなどの改良されたセル構造において生じた問題を解決する必要が求められている。
【０００５】
第１に、位置合わせに関する問題がある。従来より、微細なコンタクト窓を形成する方法として、セルフアラインコンタクト法（Self Align Contact：ＳＡＣ）と呼ばれる方法が知られている。この方法は、たとえば特開昭５８−１１５８５９号に開示されている。すなわち、ＭＯＳトランジスタのゲート電極上に第１の絶縁膜を形成した状態でゲート電極のパターニングを行う。
【０００６】
【特許文献１】特開昭５８−１１５８５９号公報  そして、ソース／ドレイン拡散層を形成したあとでさらに第２の絶縁膜を形成し、異方性エッチング法を用いて第２の絶縁膜を拡散層が露出するまでエッチングする。これによって、第１の絶縁膜を含むゲート電極部の側壁に絶縁膜が形成されるため、ゲート電極の周囲を第１、第２の絶縁膜で完全に絶縁することができ、かつ、自己整合（セルフアライン）的に拡散層上にコンタクト窓領域を形成することが可能となる。
【０００７】
このようなセルフアラインコンタクト法を用いてコンタクト窓を形成すると、下地の導電層（ゲート電極及びソース／ドレイン拡散層）とコンタクト窓との位置合わせ余裕をとらなくてよいため、その余裕分だけセルを微細にすることができる。ただし、高集積化されたＤＲＡＭセルでは微細化のために多層工程が用いられているため、このような単純なセルフアラインコンタクト法では、まだ不十分である。
【０００８】
ＤＲＡＭセルで用いられる改良されたセルフアラインコンタクト技術の一例を図３４から図３５の模式断面図を参照して説明する。図３４と図３５は、典型的なメモリセル部をワードラインの延在方向と交差する方向（MOSトランジスタのソース−ドレイン方向）に沿って切断した断面図である。この図を参照して、ビットラインや蓄積電極とＭＯＳトランジスタのソース／ドレイン拡散層とのコンタクト窓をセルフアラインコンタクト技術を用いて形成する方法について具体的に述べる。
【０００９】
はじめに、図３４（ａ）に示すように、ＬＯＣＯＳ酸化膜１１２で画定されたシリコン基板１１１上にゲート絶縁膜１１３を形成し、さらにその上にポリシリコン１１４とタングステンシリサイド１１５からなるポリサイドゲート電極を形成する。ゲート電極両側にソース／ドレイン拡散層１１６を形成する。ポリサイドゲート電極の周囲を覆う窒化膜１１７を形成する。ポリサイド電極がワードラインに相当する。
【００１０】
この工程までは、前記したセルフアラインコンタクト法と同じであるため、前記した特開昭５８−１１５８５９号に記載された方法によって行なえばよい。つづいて、その上に全面にシリコン酸化膜１１８を形成する。この酸化膜は後工程を容易にするために、ＣＭＰ（Chemical Mechanical Polishing 化学機械研磨）法等を用いて平坦化しておく。
【００１１】
次に、図３４（ｂ）に示すように、平坦化された酸化膜１１８の上にレジストを塗布し、通常のフォトリソグラフィ法を用いて、レジスト層のパターニングを行い、エッチングのマスクとなるレジストパターン１１９を形成する。次に、図３５（ａ）に示すように、レジストパターン１１９をマスクとして酸化膜１１８をエッチングし、拡散層１１６に到達するコンタクト窓１２０を形成する。このとき、酸化膜のエッチング条件はシリコン窒化膜に対する選択比が大きくなるように設定する。したがって、酸化膜のエッチングによって窒化膜１１７が露出しても、窒化膜はそれほどエッチングされないため、最初に形成した窒化膜によるセルフアラインコンタクト窓領域とほぼ同等の領域がコンタクト窓として形成される。
【００１２】
つづいて、レジストパターン１１９を周知の技術で除去する。次に、図３５（ｂ）に示すようにコンタクト窓に導電層１２１を形成する。以上のような方法で形成したコンタクト窓は、レジストパターン１１９が位置ずれをおこしてゲート電極の上部や近傍に開口されたとしても、導電層１２１とポリサイド電極とのショートを生じない。従って、ポリサイド電極に対してコンタクト窓の位置合わせ余裕をとる必要がない。
【００１３】
すなわち、本技術によれば、層間絶縁膜となる酸化膜１１８を平坦化しながら、コンタクト窓をセルフアラインで形成することが可能となる。このようなセルフアラインコンタクト技術を、以降「窒化膜スペーサＳＡＣ」と呼ぶ。窒化膜スペーサＳＡＣを用いる上で、以下のような問題点がある。
【００１４】
ひとつめは、窒化膜スペーサＳＡＣをゲート電極として用いた場合のトランジスタ特性の劣化の問題である。窒化膜サイドウォールをゲート電極構造に用いた場合の問題点は、たとえば、IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL.38 NO.3 MARCH 1991“Hot-Carrier Injection Suppression Due to the Nitride-Oxide LDDSpacer Structure”T.Mizuno et.al. に示されている。
【非特許文献１】IEEE TRANSACTIONS ON ELECTRON DEVICES,VOL.38 NO.3 MARCH 1991“Hot-Carrier InjectionSuppression Due to the Nitride-Oxide LDD Spacer Structure”T.Mizuno et.al.  すなわち、窒化膜をサイドウォールとして有するＭＯＳトランジスタを形成した場合に、酸化膜をサイドウォールとして有するＭＯＳトランジスタにくらべて、ホットキャリア効果等の特性劣化が大きく、その信頼性が低いことが示されている。これは、酸化膜に比べ、シリコン窒化膜中にトラップが多く存在するためと考えられている。
【００１５】
上記論文では、その解決法として窒化膜サイドウォールとゲート電極との間および窒化膜サイドウォールと基板との間に酸化膜をもうけ、窒化膜の影響を抑えることでトランジスタ特性の劣化を抑える方法が開示されている。しかし、このような構造を、そのまま窒化膜スペーサＳＡＣ構造に適用することはできない。
【００１６】
図３６から図３７を参照して、その問題点について説明する。なお、図３６と３７は図３４と図３５と同じく典型的なメモリセル部をワードラインの延在方向と交差する方向で切断した断面図であり、図中の符号で図３４や図３５中の符号に相当するものには、同じ符号をつけている。図３６（ａ）は、図３４（ｂ）に相当する工程であり、コンタクト窓を形成するためのレジストパターン１１９を酸化膜１１８上に形成した状態を示している。シリコン膜１１４とシリサイド膜１１５からなるポリサイド電極の上にはシリコン窒化膜１２２が形成されており、ポリサイド電極とシリコン窒化膜１２２の積層体の側壁には酸化膜１２３を介してシリコン窒化膜１２４が形成されている。また、ゲート電極の横の基板１１１中にはソース／ドレイン拡散層となる不純物領域１１６が形成されている。
【００１７】
窒化膜スペーサＳＡＣ構造のコンタクト窓を形成するために、レジストパターン１１９が形成されている。ただし、位置合わせずれのためにレジストパターンがずれている状態を示している。この状態で酸化膜１１８をエッチングすると、図３６（ｂ）に示すように窒化膜サイドウォール１２４とポリサイドゲート電極との間のサイドウォール酸化膜１２３も同時にエッチングされてしまい、ゲート電極の側壁が露出してしまう。
【００１８】
次に、図３７に示すように、コンタクト窓内に配線用電極１２１を形成すると、露出したゲート電極の側壁を介して、配線用電極１２１や拡散層１１６とゲート電極がショートしてしまう。これを避けるためには位置合わせ余裕をとる必要があり、セルフアラインでコンタクト窓を形成することはできない。すなわち、上記論文に記載された窒化膜サイドウォール構造は、窒化膜スペーサＳＡＣに適用することができない。
【００１９】
窒化膜スペーサＳＡＣを用いる場合のふたつめの問題点は、窒化膜スペーサＳＡＣとポリサイド導電層と組み合わせることで生じる、シリサイド膜のはがれの問題である。シリコン膜と、タングステンシリサイド（ＷＳｉ）やモリブデンシリサイド（ＭｏＳｉ）などのシリサイド膜との積層構造であるポリサイド構造は、シリコン膜にくらべて低抵抗が得られるため、ゲート電極やワードライン、ビットライン等に広く用いられる。
【００２０】
しかし、ポリサイド膜からなる導電層に対して、前記窒化膜スペーサＳＡＣ工程を適用した場合に、ポリサイド膜と窒化膜との熱膨張係数の違いにより応力が生じ、後工程の熱処理によってシリサイド膜がはがれてしまうという現象があることが分かった。したがって、トランジスタ特性劣化などの影響がない、ビット線などの配線構造に関しても、従来の窒化膜スペーサＳＡＣを用いることはできないことが分かった。
【００２１】
第２にコンタクト窓に埋め込まれているプラグ導電膜に対するコンタクト窓開け工程の問題がある。
高集積化されたＤＲＡＭ構造では、後工程での配線層の断線等を防ぐため、平坦化処理を行なう必要があり、コンタクト窓にプラグと呼ばれる導電膜を埋め込む構造が取られる。プラグとさらに上層の配線とのコンタクトをとるために、コンタクト窓を開ける場合には、位置あわせずれに対してマージンのあるプロセスが望ましい。また、コンタクト窓開けにＳＡＣ法が用いられると、微細化が可能となるため好ましい。
【００２２】
プラグの周囲にある絶縁膜が、コンタクト窓開け工程でエッチングされてしまう条件の場合、位置合わせずれに対してプロセスマージンをとることができず、また、ＳＡＣ法も用いることができない。このため、位置合わせ余裕をとる必要があり、集積化をすすめる上で問題であった。
【００２３】
第３にシリンダ型蓄積電極の形成方法に関する問題がある。シリンダ型蓄積電極は、シリンダの側面をキャパシタ容量として利用するため、容量を安定させるためには、シリンダの側面積を一定にする必要がある。一般に、シリンダ型蓄積電極は、絶縁膜に開口を形成したあと蓄積電極となる導電層を開口の側壁と底面上にのみ形成し、その後絶縁膜をエッチング除去することで形成される。
【００２４】
このような形成方法をとる場合、蓄積電極となるシリンダ型の導電層形成後、その外側の絶縁膜のエッチングにおいて、エッチング量によって、蓄積電極の外側面の露出面積が変わる。このため、容量が変化して安定しないという問題があった。
【００２５】
第４に、高低差の大きい導電層へのコンタクト窓開けの問題がある。小さなセル面積で、十分なキャパシター容量を確保する為に、先に示したようにシリンダー型セルのような３次元的構造を用いて、蓄積電極の面積を増やした構造が検討されている。キャパシタ容量を十分に確保するためには、蓄積電極部の高さをどんどん高くする必要がある。このため、セル部と、周辺回路部との高低差（段差）が大きくなる。
【００２６】
大きな段差は、段差による配線の切断という問題を生じるだけではなく、例えば、金属配線層を、セル部、及び周辺回路部上でパターニングする時、フォトリソグラフィの焦点深度が不足し、寸法精度が低下するという問題を生じる。これに対して、絶縁膜を形成した後に凹部にＳＯＧ（Spin On Glass）などの塗布絶縁膜やレジストを埋め込んでからエッチバックしたり、ＣＭＰ法を用いてセル部、周辺回路部の高低差を生じないように絶縁膜を平坦化するという方法が、たとえば、特開平３−１５５６６３号に開示されている。
【特許文献２】特開平３−１５５６６３号  このような平坦化を行うことで、焦点深度が不足するという問題点は解決できる。しかし、新たな問題として以下に示すものが浮かんできた。ＤＲＡＭ構造では、周辺回路部のＭＯＳトランジスタのソース／ドレイン拡散層やワードラインやビットラインあるいはメモリセル部のビットラインやキャパシタ対向電極など、上層の金属配線層とのコンタクトを必要とする多くの導電層が存在している。
【００２７】
これらの導電層は、同じ層レベルに形成されているわけではなく、いくつかの層間絶縁膜を有して多層配線構造で形成されている。したがって、各導電層の基板からの距離には差がある。先に述べた方法により、上層の絶縁膜を平坦化した場合、絶縁膜の表面は基板とほぼ平行な面に形成されるため、絶縁膜に形成されるコンタクト窓の深さに差が生じる。
【００２８】
したがって、一度のフォトリソグラフィ工程でコンタクト窓を形成しようとすると、たとえば最下層の導電層である拡散層を露出する開口をするとき、最上層の導電層は先に開口されるため、導電層が露出したまま長時間エッチング雰囲気にさらされることになる。導電層に対する絶縁膜のエッチング選択比は、それほど大きくとれない。このため、コンタクト窓は最上層の導電層を貫いてさらに下層の絶縁膜までもエッチングしてしまい、場合によってはコンタクト窓の下部の別の導電層とショートしてしまう。
【００２９】
したがって、下層配線層とショートをおこさない信頼性の高いコンタクト窓を形成するためには、フォトリソグラフィ工程を複数回に分けるなどして、工程数を増やすことで対処せざるを得なかった。
【００３０】
第５に、平坦化の問題がある。高集積化されるにつれて、微細化のためにＤＲＡＭの製造プロセスは複雑になり、かつ、工程数も増えてしまう。これは、製品の歩留まりを低下させる要因にもなり、最終的にはコストの増大を招く。一方、高集積化のために、多層配線工程が用いられるようになり、絶縁層や配線層の平坦化が重要である。
【００３１】
したがって、製造プロセスを複雑にせずに平坦化する技術が必要である。
第６に、ＭＯＳトランジスタ特性の問題がある。高集積化されるにつれて、ＭＯＳトランジスタも微細化されており、微細化にともなう特性の劣化や信頼性の低下が考えられる。
【特許文献３】特開平８−９７２１０号公報
【特許文献４】特開昭５６−２７９７１号公報
【特許文献５】特開昭６１−１９４７７９号公報
【特許文献６】特開昭６２−２６１１４５号公報
【特許文献７】特開平６−１８１２０９号
【発明の開示】
【発明が解決しようとする課題】
【００３２】
本発明の目的は、ポリサイド構造に窒化膜スペーサＳＡＣ構造を適用でき、ＤＲＡＭのメモリセルの微細化を進め、高集積化を実現できる技術を提供することである。  
本発明の他の目的は、プラグ上の位置ずれに対してもプロセスマージンがあり、ＳＡＣ構造を適用できる技術を提供することである。
【００３３】
本発明のさらに他の目的は、シリンダ型蓄積電極の外側の側面の露出面積を一定にして、安定した容量を得られる技術を提供することである。
本発明の他の目的は、ＤＲＡＭのメモリセル部に用いらることができ、特性を改善したＭＯＳトランジスタ構造を提供することである。
【課題を解決するための手段】
【００３４】
本発明の第１の観点によれば、
基板からの距離の異なるレベルに形成された第１と第２の導電層と、
前記第１と第２の導電層を含む前記基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜を貫いて前記第１の導電層の表面が露出するように形成された第１のコンタクト窓と、
前記第１の絶縁膜と前記第２の導電層を貫いて形成され、前記第２の導電層の側壁部を露出する、第２のコンタクト窓と、
少なくとも前記第１、第２のコンタクト窓の中に形成され、前記第１のコンタクト窓を通して前記第１の導電層の表面と接続され、前記第２のコンタクト窓を通して前記第２の導電層の側壁部と接続される第３の導電層と、
を有し、
前記第１の絶縁膜表面から前記第１の導電層までの深さをＤ１、前記第１の絶縁膜表面から前記第２の導電層までの深さをＤ２としたとき、Ｄ１はＤ２より大であることを特徴とする半導体装置
が提供される。
【発明の効果】
【００３５】
ＭＯＳトランジスタの信頼性を損なうことなく、さらにゲート電極を構成する金属シリサイド膜の剥離を防止し、窒化膜スペーサーＳＡＣを可能にする。
ＤＲＡＭの微細化や製造マージンの増大、製造工程の短縮等に寄与する。
【００３６】
導電層の上面および側面を連続的に窒化幕で覆うことができ、且つ導電層の少なくとも側壁部と窒化膜との間に酸化膜等の絶縁膜を介在させることにより、ＭＯＳトランジスタの信頼性を損なうことなく、ゲート電極を構成する金属シリサイド膜の剥離を防止し、窒化膜スペーサーＳＡＣの採用を可能にする。
【発明を実施するための最良の形態】
【００３７】
以下、図面を参照して、本発明の実施例を説明する。図１（ａ）、（ｂ）は、本発明の基本実施例による半導体装置及びその変形例を示す。
本発明の基本実施例を図１を参照して説明する。図１（ａ）において、１はシリコン基板、２はフィールド絶縁膜、３はゲート酸化膜、４はシリコン膜、５はシリサイド膜、６はシリコン酸化膜、７は不純物拡散層領域、８はシリコン窒化膜スペーサ、９は層間絶縁膜、１０はコンタクト窓である。
【００３８】
フィールド絶縁膜２により画定した活性層領域を有する基板１上にゲート酸化膜３を介して、シリコン膜４、シリサイド膜５の積層体からなるゲート電極が形成される。ゲート電極の上部および側面がシリコン窒化膜８によって覆われている。サイドスペーサーとしてのシリコン窒化膜８の下部およびゲート電極の側壁との間には酸化膜６が存在する。
【００３９】
スペーサーとなるシリコン窒化膜８の下部には酸化膜６が存在するので、ＭＯＳトランジスタチャネル部で発生したホットキャリアは、そのほとんどが酸化膜６中にトラップされる。ＭＯＳトランジスタ特性が、シリコン窒化膜８の影響を受けることは少ない。したがって、従来の酸化膜スペーサーを用いたのＭＯＳトランジスタと同等の信頼性を得ることができる。
【００４０】
一方、ゲート電極の側壁と、シリコン窒化膜の間に存在する酸化膜６は、シリサイド膜５と窒化膜８との間の緩衝膜として働き、シリサイド膜が後の熱処理工程等で剥離することを防止することができる。また、ゲート電極の側壁部のみにシリコン酸化膜６が存在し、ゲート電極の上部の領域にはシリコン酸化膜が露出しないため、窒化膜スペーサＳＡＣを用いてコンタクト窓１０を形成する際に、マスクが位置ずれしたとしても従来例で説明したような、導電層とゲート電極が電気的にショートしてしまうという問題は生じない。
【００４１】
図１（ｂ）は本発明の基本実施例による別の例を説明する図である。図１（ｂ）において、１はシリコン基板、２はフィールド絶縁膜、３はゲート酸化膜、４はシリコン膜、５はシリサイド膜、７は不純物拡散層領域、８はシリコン窒化膜スペーサ、９は層間絶縁膜、１０はコンタクト窓、１１はシリコン酸化膜である。なお、図１（ａ）の中の番号に相当するものには、同じ番号を付している。
【００４２】
図１（ａ）の構成と比較すると、ゲート電極を構成するシリサイド膜５の上部にも酸化膜を設け、ゲート電極の上部と側壁をシリコン酸化膜１１で完全に覆ったところが異なる。この構造では、シリコン窒化膜８とシリサイド膜５とが直接接する事はないため、後の熱処理等の工程による剥離に対し、さらに強い構造となる。
【００４３】
なお、図１（ａ）や図１（ｂ）に示した構造は、ＭＯＳトランジスタのゲート電極だけでなく、ポリサイド構造を有するビットライン等の他の配線層にも適用できる。
以下、より具体的な各実施の形態について説明をする。なお、図中の符号で各実施の形態で同じもの、または相当するものに対しては、同じ符号を用いている。
【００４４】
図２は、ＤＲＡＭのメモリセル部の模式平面図である。図において、１１は活性領域、１２はＭＯＳトランジスタのゲート電極も兼ねるワードライン、１３はビットライン、１４はビットラインとＭＯＳトランジスタのソース／ドレイン拡散層とのコンタクト窓、１５はシリンダ型蓄積電極とＭＯＳトランジスタのソース／ドレイン拡散層とのコンタクト窓である。なお、ゲート電極上やビットライン上に形成される裏打ちワードラインなどの配線層は図中には示していない。
【００４５】
ここで、基本実施例と従来技術とについて若干説明する。
特開平８−９７２１０号には、図１（ａ）に一見類似した構造が記載されている。しかし、本公報にはシリサイド膜上に窒化膜が直接形成されることで、シリサイド膜が剥離するという問題については何も記載していないし、窒化膜との間に酸化膜を形成することで、剥離を防ぐ効果があることについても何ら記載がない。
【００４６】
また、本公報に記載された発明では、たとえば同公報の図１に記載されているようにゲート電極の上の領域まで側壁シリコン酸化膜が形成されており、ゲート電極を覆うシリコン窒化膜の領域に酸化膜が食い込む構造になっていて、シリコン窒化膜の一部が薄く形成されている。このような構造では、後工程のコンタクト窓の形成時に窒化膜がエッチングされて側壁酸化膜が露出し、エッチングされてコンタクト窓内に形成された配線層とゲート電極とがショートしてしまう危険性がある。
【００４７】
本発明の第１の観点によれば、側壁の酸化膜はゲート電極の側壁の部分にしかなく、ゲート電極を覆うシリコン窒化膜中に食い込んでいないため、構造が異なる。そして、この酸化膜の食い込みがないため、窒化膜厚が薄くなるようなことはなく、コンタクト窓形成時にゲート電極が露出するような危険性を避けることができる。
【００４８】
また、本公報ではゲート電極上のシリコン窒化膜の横にも酸化膜を形成するために、ＣＶＤ法によって酸化膜を形成している。しかし、本発明では、ＣＶＤ酸化膜だけでなく、熱酸化法で酸化膜を形成することができる。熱酸化法による酸化膜を用いることで、ＣＶＤ酸化膜を用いた場合にくらべてシリサイド膜の剥離を防ぐ効果を大きくすることができる。
【００４９】
さらに、基板を熱酸化して得られる酸化膜は、基板と酸化膜の界面の状態がＣＶＤ酸化膜にくらべて良好であるため、熱酸化膜が基板とシリコン窒化膜との間に存在することで、ＣＶＤ酸化膜が基板とシリコン窒化膜との間にある場合よりも、ＭＯＳトランジスタ特性が向上し、信頼性が増すという効果もある。
【００５０】
特開昭６１−１６５７１号には、ゲート電極上に酸化膜と窒化膜の積層構造を設け、ゲート電極の側壁に窒化膜サイドウォールを有する構造が記載されている。しかし、本公報ではゲート電極の側壁には酸化膜がなく、窒化膜とゲート電極が直接接している点で全く異なるものであり、また、ポリサイド構造にした場合の問題点についても何も記載されていない。
【００５１】
特開昭５６−２７９７１号には、その実施例２としてゲート電極の上面と側壁を酸化膜と窒化膜で覆う構造が記載されている。しかし、ゲート電極側壁の窒化膜の下には酸化膜がなく、本発明とは異なる構成であり、ＭＯＳトランジスタの特性向上の効果は望めない。また、本公報にもポリサイド構造を用いることや、ポリサイド上に窒化膜を形成することで生ずる問題点について何も記載されていない。
【００５２】
特開昭６１−１９４７７９号には、ゲート電極の上面と側壁を酸化膜と窒化膜で覆う構造が記載されている。しかし、本公報にもポリサイド構造を用いることや、ポリサイド上に直接窒化膜を形成することで生ずる問題点について何も記載されていない。特開昭６２−２６１１４５号には、ポリサイド構造を有する配線層のまわりに酸化膜とシリコン窒化膜からなる複合膜を形成することが記載されている。しかし、本公報に記載された発明の目的は、スパッタ法で形成したシリサイド膜からの金属汚染を防ぐためにシリコン窒化膜を用いるものであって、窒化膜サイドウォールＳＡＣ構造に関するものとは全く異なる。
【００５３】
また、本公報ではシリコン窒化膜を酸化膜の下に設けて、シリコン窒化膜がポリサイドと直接接しても良いことが記載されており、シリサイド膜上に窒化膜が直接形成されることで、シリサイド膜が剥離するという問題については何も記載していないし、窒化膜との間に酸化膜を形成することで、剥離を防ぐ効果があることについても何ら記載がない。
【００５４】
さらに、本公報はポリサイド構造をパターニングしてから酸化膜とシリコン窒化膜の複合膜を形成しており、本発明のポリサイド上に酸化膜とシリコン窒化膜を形成してからパターニングを行い、つづいて側壁酸化膜やシリコン窒化膜を形成する方法とは異なる。その他、ポリサイドからなる電極上の酸化膜厚を電極側壁に形成されたる酸化膜厚よりも厚くすることで、窒化膜の剥離を防ぐ効果を増大させることができるが、上記５つの従来技術にはその点について何ら記載がない。
【００５５】
このように、上記５つの公知例は本発明の基本実施例とは全く異なるものであり、また示唆するものは何も記載されていない。
本発明の第２の観点によれば、コンタクト窓内に形成された配線用の導電層の周辺にエッチングストッパ層として機能する窒化膜があって、酸化膜やＢＰＳＧ等の下層の層間絶縁膜が表面に露出していないため、窒化膜上にさらに形成された上層の層間絶縁膜のコンタクト窓を形成するときに、位置合わせずれをおこしても導電層の周辺の下層絶縁膜がエッチングされることはなく、位置合わせずれに対してマージンの大きいプロセスとなる。
【００５６】
また、上層配線層の横に前記コンタクト窓が形成されている場合には、下層絶縁膜がエッチングされないため、ＳＡＣ工程をとることが可能である。
本発明の第３の観点によれば、シリンダ型蓄積電極を形成する際に、蓄積電極の外側の絶縁膜の下にエッチングストッパ膜として機能する窒化膜を形成しておくことにより、蓄積電極の外側の絶縁膜をすべて除去することができるため、シリンダ型の蓄積電極の外側面の面積を一定にすることができ、キャパシタ容量のバラツキが小さく、安定したＤＲＡＭセルを製造することが可能となる。
【００５７】
また、セル領域と周辺回路部との高低差をあまり大きくすることなくＤＲＡＭセルを製造することも可能になる。
本発明の第４の観点によれば、コンタクト窓の深さが異なる構造であっても、一度のフォトリソグラフィ工程で窓開けを行なうことができ、製造工程数を減らした手段を提供するものである。
【００５８】
本発明の第４の観点によれば、複数の配線層にコンタクト窓を形成するときに、上層の配線層の下に窒化膜を設けて、窒化膜をストッパとしてエッチングすることで、コンタクト窓が上層の配線層から窒化膜下の絶縁層まで突き抜けて、下層の配線層まで達することを防ぐことができる。したがって、層間のショートを防ぐことができるため、コンタクト窓の深さが異なる上層の配線層と下層の配線層のコンタクト窓を一度のフォトリソグラフィ工程で形成することができ、工程を短縮することができる。
【００５９】
また、上層と下層の中間の配線層上に窒化膜を形成しておき、窒化膜をストッパとして第１ステップのエッチングを行い、つづいて窒化膜をエッチングする第２ステップのエッチングを行なうことで、コンタクト窓が上層の配線層から窒化膜下の絶縁層を突き抜けたり、中間層の配線層を突き抜けてさらに下層の絶縁層を突き抜けたりして、下層の配線層に達することを防ぐことができる。したがって、層間のショートを防ぐことができるため、コンタクト窓の深さが異なる上層と中間層と下層の配線層のコンタクト窓を一度のフォトリソグラフィ工程で形成することができ、工程を短縮することができる。
【００６０】
本発明の第５の観点によれば、窒化膜スペーサＳＡＣに平坦化工程を適用して製造プロセスを簡略化した方法が提供される。
本発明の第５の観点によれば、窒化膜スペーサーＳＡＣに用いる配線群の上の絶縁膜を平坦化するときに、窒化膜をＣＭＰのストッパーとして用いることにより、ストッパーとなる層を新たに形成しないで平坦化ができる。したがって、新たな工程の増加を行なわずに精度のよい平坦化が可能である。また、基板からの距離の異なる配線層群の上に形成された絶縁膜を平坦化する工程において、基板からの距離が最も大きい配線群の上に設けた窒化膜をＣＭＰ工程のストッパとして用いることにより、上記配線層群の上に設けられた絶縁膜の平坦化を精度よく行なうことができる。
【００６１】
このとき基板からの距離が最も大きいものではない配線群上の絶縁膜の下の膜はストッパとして研磨にさらされないので、一定の厚さを保つことができ、耐圧を維持することが可能である。特開平６−１８１２０９号には、導電層の上面にシリコン窒化膜を設け、その上部に形成された絶縁膜を、前記シリコン窒化膜をストッパとしてＣＭＰ法により平坦化する方法が示されている。そして、本公報の図４には従来技術として、所望の形状にパターニングされた導電層の上面および側面、さらに導電層間にシリコン窒化膜が設けられ、それをＣＭＰのストッパー膜として用いることが記載されている。
【００６２】
しかし、本公報には窒化膜スペーサＳＡＣについては何も記載されていないし、窒化膜スペーサＳＡＣをＤＲＡＭに用いた場合の問題については何も記載されていない。
ＤＲＡＭの製造方法では導電層上の窒化膜をストッパ層として用いることで、上部に形成された絶縁膜を平坦化できるだけでなく、膜厚のばらつきを少なくすることもできる。
【００６３】
平坦化した絶縁膜の膜厚がばらついていると、後工程の窒化膜スペーサＳＡＣでコンタクト窓形成するときのエッチング量に分布が生じ、コンタクト窓形成時に窒化膜領域が減少して導電層とコンタクト窓内に形成される上層導電層とがショートする危険性が増してしまう。
【００６４】
ストッパーとなる層をわざわざ形成するのではなく、窒化膜スペーサーＳＡＣを用いるために必要となる、窒化膜スペーサをそのまま用いることができるため、新たな工程の増加を招くことはない。
【００６５】
上記公知例には、このような窒化膜スペーサＳＡＣをＤＲＡＭに用いたときの特有の問題について何ら記載がないし、それを解決する手段についての示唆もない。さらに、本発明では、配線層を基板からの距離の異なるように設け、基板からの距離が最も大きい配線層の窒化膜のみをストッパとして用い、それよりも基板に近いレベルの配線層上の窒化膜はストッパとして機能させないことで、基板に近いレベルの配線層の窒化膜の絶縁耐圧を低下させないことができるが、本公報にはそのようなことはどこにも記載されていない。
【００６６】
本発明の第６の観点によれば、メモリセル部のキャパシタ側のソース／ドレイン領域にのみ接合リークを防ぐための不純物を導入し、ビットラインとの接続側のソース／ドレイン領域には接合リークを防ぐための不純物を新たに導入しない。
【００６７】
前記不純物注入をキャパシタが接続される側のみに行うことにより、ＭＯＳトランジスタのソース／ドレインの内、片側は浅い接合深さとすることができ、トランジスターの短チャネル効果や、素子間のリーク電流への悪影響を抑える事ができ、しかも、接合リークに関してシビアなキャパシタ側では接合リークを抑えることが可能である。
【００６８】
[第１の実施の形態]
図３から図１３を参照して、本発明の第１の実施の形態によるＤＲＡＭに対してコンタクト窓をセルフアラインコンタクト技術を用いて形成する方法について具体的に述べる。なお、図３〜図１３は、メモリセル部については図２のＡ−Ａ’部の、周辺回路部については典型的な例としての配線構造の模式切断断面図である。はじめに、図３（ａ）に示すように、ｐ型シリコン基板１６上に、公知のＬＯＣＯＳ法（LOCal Oxidation of Silicon) を用いて厚い酸化膜１７（フィールド酸化膜）を形成し、素子分離領域と活性領域を画定する。図中ＭＣはメモリセル領域、ＰＣは周辺回路領域を表している。
【００６９】
周辺回路領域には、種々の回路が形成されるため、通常は、これらの回路を構成するためのｎチャネルＭＯＳトランジスタ形成領域やｐチャネルＭＯＳトランジスタ形成領域が形成されているｐチャネルＭＯＳトランジスタ形成領域としては、ｐ型シリコン基板中に形成されたｎ型ウェル内に形成されるものがあり、ｎチャネルＭＯＳトランジスタ形成領域としては、ｐ型シリコン基板中に形成されたｐ型ウェル内に形成されるものや、ｐ型シリコン基板中に形成されたｎ型ウェル内にさらに形成されたｐ型ウェル（三重ウェル構造）内に形成されるものなどがある。これらの構成は、所望の特性によって適宜選べば良い。
【００７０】
したがって、図示していないが、ＬＯＣＯＳ工程の前後で周辺回路領域ＰＣの他の領域には、ｐ型の不純物やｎ型の不純物をイオン注入し、それぞれｐ型ウェル、ｎ型ウェルを形成し、ｎ型ウェル領域の中の一部には、さらにｐ型の不純物を導入する事により、ｎ型ウェルにその周辺部、底部を囲まれたｐ型ウェルを形成する。
【００７１】
このとき、必要であればフィールド酸化膜１７の下部には、ウェルの不純物型を考慮して、ｐ型不純物やｎ型不純物をイオン注入し、チャネルストップ層を形成する。また、活性領域には、これも図示していないが、各ＭＯＳトランジスタの特性に合わせて、しきい値（Ｖth）を制御するための不純物を導入する。
【００７２】
なお、上記したウェル層やチャネルストップ層およびＶth制御用のイオン注入は、工程上必ずしもこの位置で行う必要があるわけではなく、以下に順次説明するゲート酸化膜形成工程やゲート電極形成工程などの後でも構わないことは言うまでもない。
【００７３】
図３（ｂ）に示すように、基板表面を酸化してゲート酸化膜１８を厚さ８ｎｍ形成し、その上にリンをドープしたシリコン膜１９を５０ｎｍ、タングステンシリサイド（ＷＳｉ）膜２０を５０ｎｍ、シリコン窒化膜２１を８０ｎｍを順次公知のＣＶＤ法（Chemical Vapor Deposition 化学気相成長法）を用いて形成する。
【００７４】
これらの積層体を公知のフォトリソグラフィ法を用いてＭＯＳトランジスタのゲート電極となるよう所望のパターンにパターニングする。セル部においては、これらの積層体のポリサイド構造はワード線（図１の１２に相当）となる。
【００７５】
図４（ａ）に示すように、熱酸化により酸化膜２２を２〜１０ｎｍ成長させる。この酸化により、ポリサイド構造のシリコン膜１９とＷＳｉ膜２０の側壁および活性領域のシリコン基板１６表面に酸化膜が形成されるが、シリコン窒化膜は酸化されないので、シリコン窒化膜２１の側壁には酸化膜が形成されない。また、シリコン膜１９は基板１１にくらべて不純物濃度が高いため、酸化膜２２の厚さは基板よりも厚くなる。
【００７６】
つづいて前記ゲート電極をマスクとして、基板全面にｎ型の不純物であるリンを１×１０13ｃｍ-2のドーズ量でイオン注入する。これによってｎチャネルＭＯＳトランジスタ領域ではＬＤＤ（Lightly Doped Drain ）構造のｎ- 層に相当する不純物拡散層２３が形成される。このとき、ｐチャネルＭＯＳトランジスタ領域にもこのｎ型不純物が導入されるが、後工程の高濃度のｐ型不純物層のイオン注入により実質的に消失させることができるため問題はないし、最終的にこのｎ型不純物領域をソース／ドレイン部となるｐ型不純物拡散層の周囲に残しておけば、パンチスルー防止の役割をもたせることも可能である。
【００７７】
図４（ｂ）に示すように、ＣＶＤ法によりシリコン窒化膜を５０〜１５０ｎｍ形成し、それを公知のＲＩＥ（Reactive Ion Etching）法などで異方性エッチングすることにより、ゲート電極の側壁に窒化膜からなるサイドウォールスペーサを形成する。このとき、基板１６上などの、窒化膜に覆われていない領域の酸化膜２２は、残した状態でエッチングを終了するほうが、エッチングダメージが少ないため、より好ましいが、必ずしも残す必要があるわけではない。
【００７８】
このサイドウォール窒化膜はポリサイド電極上の窒化膜２０と一体化して、ゲート電極上面から側面を連続的に覆う窒化膜領域２４を構成する。この工程により、シリコン膜１９とＷＳｉ膜２０からなるポリサイド電極の周囲は窒化膜領域２４で覆われるが、ポリサイド電極の側壁部では、酸化膜２２が存在するため、後工程の熱処理でＷＳｉ膜２０が基板から剥離することを防ぐことができる。
【００７９】
つづいて熱酸化によって酸化膜を２〜１０ｎｍ成長する。このときシリコン基板上に露出している酸化膜２２をフッ酸系のエッチャントで除去してから酸化してもよい。膜厚の制御性からは除去したほうがよいが、フィールド酸化膜１７や、サイドウォール窒化膜の下にある酸化膜２２まで削られる危険性がある。この酸化によって、主として活性領域上のシリコン基板表面が酸化され、前記酸化膜２２と一体化する。窒化膜領域２４に覆われたシリコン膜１９やＷＳｉ膜２０は酸化されない。なお、本実施の形態では以降この一体化した酸化膜を酸化膜２２と称する。
【００８０】
つづいて、メモリセル領域を除く周辺回路領域のｎチャネルＭＯＳトランジスタ領域が露出するようにレジストパターンを形成し、窒化膜領域２４を有するゲート電極をマスクとして、前記レジストの開口領域に、ｎ型不純物であるヒ素を５×１０15ｃｍ-2のドーズ量でイオン注入する。これによって、周辺回路領域のｎチャネルＭＯＳトランジスタ領域には、高濃度不純物拡散層領域２５がＬＤＤ構造のｎ+ 層として形成される。
【００８１】
なお、メモリセル領域のトランジスターのソース／ドレイン層に、この高濃度ｎ型不純物層のイオン注入は行わない理由は、高濃度の不純物導入による結晶欠陥を防ぎ、微少な電荷を貯えるキャパシターからのリーク電流を抑えるためである。つづいて、周辺回路領域のｐチャネルＭＯＳトランジスタ領域が露出するようにレジストパターンを形成し、窒化膜領域２４を有するゲート電極をマスクとして、前記レジストの開口領域に、ＢＦ2 + イオンを５×１０15ｃｍ-2のドーズ量でイオン注入し、ｐチャネルＭＯＳトランジスタのソース／ドレイン領域となる不純物拡散層領域を形成する。
【００８２】
図５（ａ）に示すように、ボロホスホシリケートガラス（ＢＰＳＧ）膜２６をＣＶＤ法により１００〜２００ｎｍ成長した後、７５０〜９００℃の温度で熱処理を行い、リフローさせて表面を平坦化する。さらに平坦化を行う為に、エッチバック法やＣＭＰ法を用いてもよいし、これらを組み合わせて平坦化しても構わない。
【００８３】
なお、エッチバック法やＣＭＰ法を用いる場合には、除去される膜厚分だけ厚くＢＰＳＧ膜の成長を行い、エッチバックやＣＭＰ処理後の膜厚が１００〜２００ｎｍとなるようにする。つづいて、メモリセル領域のＭＯＳトランジスタのソース／ドレイン領域が露出する開口を有するレジストパターンを形成し、開口内のＢＰＳＧ膜２６と酸化膜２２を、たとえばＣ4 Ｆ8 とＣＯの混合ガスを用いてＲＩＥ法によって順次エッチングして、基板表面を露出させ、コンタクト窓２７を形成する。
【００８４】
コンタクト窓２７の底部は窒化膜領域２４のスペーサによってセルフアラインで画定されている。レジストパターンの開口部が位置ずれをおこしたとしても、ポリサイドゲート電極のまわりは全て窒化膜で覆われていて酸化膜が露出していないため、エッチングで除去されてしまうことはなく、図３５の従来例で述べたようなゲート電極とコンタクト電極がショートするようなことはない。
【００８５】
なお、望ましくは、ＢＰＳＧ膜２６と酸化膜２２のエッチングは、窒化膜領域２４がエッチングされないように、窒化膜とのエッチング選択比が１０以上ある条件で行うことが好ましい。つづいて、レジストパターンを除去したあと、ＢＰＳＧ膜２６と窒化膜領域２４をマスクとして、コンタクト窓２７のシリコン基板中に、ｎ型不純物であるリンを３×１０13ｃｍ-2のドーズ量でイオン注入し、ｎ型拡散層２８を形成する。
【００８６】
このｎ型拡散層２８は必ずしも必要ではないが、コンタクト窓２７が位置ずれしてフィールド酸化膜１７のエッジ付近にかかって形成された場合に、ソース／ドレイン拡散層形成用のｎ型不純物が導入されていないフィールド酸化膜１７のエッジ付近で、接合リークが大きくなってしまうという問題が生ずるのを防ぐことができる。
【００８７】
図５（ｂ）に示すように、ＣＶＤ法によりリンをドープしたシリコン膜を全面に形成した後、エッチバック法やＣＭＰ法を用いて、コンタクト窓２７内にシリコン膜のプラグ２９を残存させる。なお、エッチバック法やＣＭＰ法を用いずに、選択ＣＶＤ法を用いてシリコン膜のプラグ２９を形成してもよい。つづいて、ＣＶＤ法により酸化膜３０を３０〜１００ｎｍ成長する。
【００８８】
図６（ａ）に示すように、ビット線接続領域に開口を有するレジストパターンを形成して、それをマスクに酸化膜３０をエッチングし、シリコン膜プラグ２９の上面の一部が露出するようなコンタクト窓３１を形成したあと、レジストを除去する。つづいて、リンをドープしたシリコン膜３２を３０ｎｍ、ＷＳｉ膜３３を５０ｎｍ、シリコン窒化膜３４を８０ｎｍを順次ＣＶＤ法により形成する。
【００８９】
これらの積層体を公知のフォトリソグラフィ法を用いて所望の配線パターンにパターニングする。これらの積層体のポリサイド電極は、メモリセル部においてはビット線（図２の１３に相当）となり、周辺回路部ではビット線以外の配線層としても用いられる。
【００９０】
図６（ｂ）に示すように、熱酸化により酸化膜３５を２〜１０ｎｍ成長させる。この酸化により、ポリサイド構造のシリコン膜３２とＷＳｉ膜３３の側壁部には酸化膜が形成されるが、シリコン窒化膜は酸化されないので、シリコン窒化膜３４の側壁には酸化膜が形成されない。
【００９１】
つづいて、ＣＶＤ法により、シリコン窒化膜を５０〜１５０ｎｍ形成し、それをＲＩＥ法で異方性エッチングし、ビット線の側壁に窒化膜からなるサイドウォールを形成する。このサイドウォール窒化膜はポリサイド電極上の窒化膜３４と一体化して、ポリサイド電極の上面から側面を連続的に覆う窒化膜領域３６を構成する。
【００９２】
この工程により、シリコン膜３２と、ＷＳｉ膜３３からなるポリサイド電極の周囲は窒化膜領域３６で覆われる。ポリサイド電極の側壁部では、酸化膜３５が存在するため、後工程の熱処理でＷＳｉ膜３３が基板から剥離することを防ぐことができる。
【００９３】
図７に示すように、ＢＰＳＧ膜３７をＣＶＤ法により５００ｎｍ成長した後、７５０〜９００℃の温度で熱処理を行い、リフローさせて表面を平坦化する。
さらに平坦化を行うために、エッチバック法やＣＭＰ法を用いてもよいし、これらを組み合わせて平坦化しても構わない。なお、エッチバック法やＣＭＰ法を用いる場合には、除去される膜厚分だけ厚くＢＰＳＧ膜の成長を行い、エッチバックやＣＭＰ処理後の膜厚が５００ｎｍとなるようにする。
【００９４】
ＢＰＳＧ膜３７の厚さは、シリンダ型蓄積電極の場合には容量を決定する条件のひとつとなる。したがって、さらに大きな容量が必要な場合は、５００ｎｍ以上に厚く形成する必要がある。
【００９５】
図８に示すようにキャパシター接続領域が露出する開口を有するレジストパターンを形成し、それをマスクに開口内のＢＰＳＧ膜３７と酸化膜３０をたとえばＣ4 Ｆ8 とＣＯの混合ガスを用いてＲＩＥ法によって順次エッチングして、シリコン膜プラグ２９の上面が露出するようなコンタクト窓３８を形成する。
【００９６】
通常、シリンダ型蓄積電極を用いる場合、コンタクト窓３８の大きさはシリンダ型蓄積電極の底面積および周辺長と関係するため、キャパシタ容量を増やすためには、なるべく大きく開口することが望ましい。本発明では、コンタクト窓３８は窒化膜領域３６によってビット線とセルフアラインで規定されているため、コンタクト窓をビット線であるポリサイド電極の上部まで広げることができ、シリンダ型蓄積電極の底面積および周辺長を最大にすることができる。
【００９７】
しかも、ポリサイド電極(ビット線)のまわりは全て窒化膜領域３６で覆われているため、エッチングで除去されてしまうことはなく、ビット線と蓄積電極とがショートするようなことはない。なお、望ましくは、ＢＰＳＧ膜３７と酸化膜３０のエッチングは、窒化膜との選択比が１０以上ある条件で行うことが好ましい。
【００９８】
図９に示すように、レジストパターンを除去したあと、ＣＶＤ法によりリンをドープしたシリコン膜を５０ｎｍ形成した後、エッチバック法やＣＭＰ法を用いてコンタクト窓３８内の側壁及び底面にのみシリコン膜３９を残存させる。
【００９９】
図１０に示すように、フッ酸系のエッチャントを用いてＢＰＳＧ膜３７をコントロールエッチングして、たとえば１５０ｎｍ程度残すことにより、内部がくりぬかれたシリンダ状の蓄積電極３９が形成される。
【０１００】
図１１に示すように、ＣＶＤ法によりシリコン窒化膜を４０ｎｍ形成し、１〜２ｎｍ熱酸化することで、蓄積電極３９の表面にキャパシター絶縁膜を形成する。（キャパシタ絶縁膜は、図中では蓄積電極３９と一体化して示す。）
つづいて、ＣＶＤ法によりリンをドープしたシリコン膜を５０ｎｍ形成した後、パターニングしてキャパシタの対向電極４０を形成する。このとき、対向電極４０のパターンに合わせてキャパシタ絶縁膜３９ａも除去する。
【０１０１】
図１２に示すように、ＢＰＳＧ膜４１をＣＶＤ法により１μｍ成長したあと、７５０〜９００℃の温度で熱処理を行い、リフローさせて表面を平坦化する。さらに平坦化を行うために、エッチバック法やＣＭＰ法を用いてもよいし、これらを組み合わせて平坦化しても構わない。このような平坦化処理により、メモリセル領域と周辺回路領域で高低差がほとんどなくなり、ほぼ平坦な表面を得る事が出来る。
【０１０２】
図１３に示すように、コンタクト窓４２〜４５を形成する。コンタクト窓４２は対向電極４０の、コンタクト窓４３はシリコン膜３２、ＷＳｉ膜３３からなる周辺回路の配線層の、コンタクト窓４４はシリコン膜１９、ＷＳｉ膜２０からなる周辺回路の配線層の、コンタクト窓４５は周辺回路のＭＯＳトランジスタの拡散層２５のコンタクト用の窓である。
【０１０３】
ＢＰＳＧ膜４１が平坦化されているため、レジスト露光工程で露光装置の焦点深度内に凹凸を抑えることができ、寸法精度の低下を抑えることができる。なお、これらのコンタクト窓４２〜４５は一度のフォトリソグラフィ工程で窓開けすると工程が短縮されて望ましいが、コンタクト窓の深さが大きく異なるため、最下層の拡散層２５のコンタクト窓４５を形成している間に、最上層の対向電極４０のコンタクト窓４２が突き抜けてしまい、場合によっては下層配線層とショートしてしまうことがある。
【０１０４】
このような場合には、コンタクト窓４２〜４５の窓開け工程を、対向電極上のコンタクト窓と、その他の導電層上のコンタクト窓に分けたり、対向電極とビット線上のコンタクト窓、ワード線とシリコン基板上のコンタクト窓の二回に分けて行う。深いコンタクト窓と浅いコンタクト窓とに分離して複数回に分けて窓開け工程を行うことで、エッチング工程によってコンタクト窓が導電層を突き抜けるなどの弊害を取り除くことができる。
【０１０５】
図１４に示すように、チタン膜（Ｔｉ）をスパッタ法、窒化チタン膜（Ｔｉｎ）をリアクティブスパッタ法、タングステン膜（Ｗ）をＣＶＤ法で順次形成し、これをパターニングして第１の金属配線層４６を形成する。第１の金属配線層４６は、セル領域ではワード線と平行な向きに配置され、ワード・デコーダーと、サブワード・デコーダーとを結ぶ配線に主として用いられる。
【０１０６】
以降図示しないが、第１の金属配線層４６の上部に層間絶縁膜を成長し、それをＣＭＰ法により平坦化する。第１の金属配線層４６の上部にコンタクト窓を形成したあと、第２の金属配線層を形成してパターニングする。第２の金属配線層としては、たとえばＴｉＮ膜とアルミニウム膜（Ａｌ）とＴｉＮ膜からなる積層体を用いることができる。
【０１０７】
第２の金属配線層はセル領域では、ビット線と平行な向きに配置され、コラム・デコーダーと、センスアンプとを結ぶ配線に主として用いられる。また、第２の金属配線層はボンディングパッドとしても用いられる。最後にパッシベーション膜としてプラズマＣＶＤ法によりシリコン酸化膜とシリコン窒化膜を順次形成し、ボンディングパッド上のパッシベーション膜をエッチング除去してＤＲＡＭが完成する。
【０１０８】
本実施の形態によれば、ワード線、ゲート電極、ビット線あるいは周辺回路の配線層を形成するポリサイド電極は、周囲を窒化膜スペーサで覆われているが、ポリサイド電極の側壁部では、酸化膜が存在するため、後工程の熱処理でポリサイド電極が基板から剥離することを防ぐことができる。しかも、ポリサイドゲート電極のまわりは全て窒化膜で覆われていて、酸化膜が露出しないため、セルフアラインコンタクト窓を形成するときのエッチングで除去されてしまうことはなく、ポリサイド電極と上層配線とがショートするようなことはない。
【０１０９】
なお、ゲート電極の横に形成される酸化膜２２の厚さは厚いほうがシリサイド膜の剥離に対して強くなる。ただし、熱酸化法で酸化膜２２を形成する場合には、基板も同時に酸化されて、ゲート電極の下部の端部にゲートバーズビークと言われるゲート酸化膜よりも厚い領域が形成されるため、ＭＯＳトランジスタの特性を劣化させる可能性があるので、これらを考慮して膜厚を決定するとよい。
【０１１０】
図１（ａ）に示したように、第１の実施の形態では、ポリサイド電極の側壁部にのみ酸化膜がある例を示した。
［第２の実施の形態］
図１（ｂ）に示すように、ポリサイド電極が酸化膜に覆われた構成を、第２の実施の形態として、図１５、図１６を参照して説明する。なお、図１５、図１６とも、メモリセル部については図２のＡ−Ａ’部の、周辺回路部については典型的な例としての配線構造の模式切断断面図であるのは第１の実施の形態と同じである。
【０１１１】
図１５は図１（ｂ）に示した構成をゲート電極やセル部のワード線（図１の１２に相当）に用いた例である。図３（ａ）を参照して説明したのと同様な方法で、ｐ型シリコン基板１６上に、フィールド酸化膜１７を形成する。
【０１１２】
図１５（ａ）に示すように、基板表面を酸化してゲート酸化膜１８を８ｎｍ形成し、その上にリンをドープしたシリコン膜１９を５０ｎｍ、ＷＳｉ膜２０を５０ｎｍをＣＶＤ法で順次形成する。
【０１１３】
つづいて、酸化膜４７を３〜５０ｎｍ形成する。形成方法は熱酸化法でもＣＶＤ法でも構わないが、熱酸化法を用いるほうが剥離に強い構造が得られるので好ましい。また、熱酸化法で酸化膜を形成すると、ポリサイド膜の膜厚が薄くなってしまうので、熱酸化法で薄く酸化膜を形成したあとでＣＶＤ法で酸化膜を形成して所望の厚さにする方法も有効である。
【０１１４】
つづいて、ＣＶＤ法を用いてシリコン窒化膜２１を８０ｎｍ形成したあと、これらの積層体をゲート電極や配線層となるようパターニングする。第１の実施の形態と異なり、シリコン膜１９、ＷＳｉ膜２０、酸化膜４７、シリコン窒化膜２１からなる積層体が形成される。
【０１１５】
図１５（ｂ）に示すように 熱酸化により酸化膜を２〜１０ｎｍ成長させると、ポリサイド構造のシリコン膜１９とＷＳｉ膜２０の側壁部に酸化膜が形成されて、酸化膜４７と一体化した酸化膜領域４８が形成できる。
【０１１６】
つづいて、第１の実施の形態と同じく、ゲート電極をマスクとして、基板全面にｎ型の不純物であるリンを１×１０13ｃｍ-2のドーズ量でイオン注入して、ｎチャネルＭＯＳトランジスタ領域にＬＤＤ（構造のｎ- 層に相当する不純物拡散層２３を形成する。つづいて、ＣＶＤ法によりシリコン窒化膜を５０〜１５０ｎｍ形成し、それを公知異方性エッチングする事により、窒化膜領域２４が酸化膜領域４８を覆うように形成される。
【０１１７】
以降、第１の実施の形態と同様な工程をとって、ＤＲＡＭを作成する。本実施の形態によれば、シリコン膜１９、ＷＳｉ膜２０の側壁部だけでなく、ＷＳｉ膜２０の上面にも酸化膜が形成されるため、ポリサイド電極はシリコン窒化膜に直接接する事がない。したがって、ＷＳｉ膜の剥離に対して、さらに強い構造を得ることが出来る。
【０１１８】
図１６は図１（ｂ）に記載した発明をセル部のビット線（図１の１３に相当）に用いた例である。第１の実施の形態の図５（ｂ）までと、同様な工程をとることで、平坦化されたＢＰＳＧ膜２６の上にシリコン酸化膜３０が形成されている。
【０１１９】
図１６（ａ）に示すように、ビット線接続領域に開口を有するレジストパターンを形成して、それをマスクに酸化膜３０をエッチングし、シリコン膜プラグ２９の上面の一部が露出するようなコンタクト窓３１を形成したあと、レジストを除去する。
【０１２０】
つづいて、リンをドープしたシリコン膜３２を３０ｎｍ、ＷＳｉ膜３３を５０ｎｍをＣＶＤ法で形成した後、酸化膜４９を３〜５０ｎｍ形成する。形成方法や構成は、先にワード線に用いた例で示したものと同じである。つづいて、ＣＶＤ法を用いてシリコン窒化膜２１を８０ｎｍ形成したあと、これらの積層体をビット線や配線層となるようパターニングする。
【０１２１】
図１６（ｂ）に示すように、熱酸化により酸化膜を２〜１０ｎｍ成長させて、ポリサイド構造のシリコン膜３２とＷＳｉ膜３３の側壁部に酸化膜を形成し、酸化膜４９と一体化した酸化膜領域５０を形成する。つづいて、ＣＶＤ法によりシリコン窒化膜を５０〜１５０ｎｍ形成し、それを異方性エッチングする事により、窒化膜領域３６が酸化膜領域４８を覆うように形成される。
【０１２２】
以降、第１の実施の形態と同様な工程をとって、ＤＲＡＭを作成する。この場合もワード線に用いた場合と同様に、シリコン膜３２、ＷＳｉ膜３３の側壁部だけでなく、ＷＳｉ膜３３の上面にも酸化膜が形成されるため、ポリサイド電極はシリコン窒化膜に直接接する事がない。したがって、ＷＳｉ膜の剥離に対して、さらに強い構造を得ることが出来る。
【０１２３】
上記説明では、セル部のワード線とビット線にそれぞれＳＡＣ構造を用いた場合について説明したが、ＳＡＣ構造を別々に用いても構わないし、２つ組み合わせてワード線とビット線の両方に適用しても構わないことは言うまでもない。なお、本実施の形態でもゲート電極を覆う酸化膜厚は厚いほうがシリサイド膜の剥離に対して強い構造となるが、前記したように、熱酸化法で酸化膜を形成する場合には、ゲート電極側壁の膜厚を厚く形成しようとするとＭＯＳトランジスタの特性を劣化させるため、あまり厚くすることができない。したがって、ゲート電極上面の酸化膜厚をゲート電極側壁の膜厚よりも厚くすることで、ＭＯＳトランジスタの特性を劣化させずに、剥離に対して強い構造とすることができる。
【０１２４】
［第３の実施の形態］
図１７から図２３の模式断面図を参照して、第３の実施の形態を述べる。なお、第１、第２の実施の形態と同じく、メモリセル部については、図１のＡ−Ａ’部の、周辺回路部については典型的な例としての配線構造の模式断面図である。
【０１２５】
第１の実施の形態と同様な手法で図４（ｂ）の工程まで処理を行い、ワード電極やゲート電極となるポリサイド電極、窒化膜領域２４等を形成する。
図１７（ａ）に示すように、ＢＰＳＧ膜２６をＣＶＤ法により１００〜２００ｎｍ成長した後、７５０〜９００℃の温度で熱処理を行い、リフローさせて表面を平坦化する。さらに平坦化を行うためにエッチバック法やＣＭＰ法を用いても良いのは、第１の実施の形態と同様である。つづいて平坦化されたＢＰＳＧ膜２６の上に、ＣＶＤ法によりシリコン窒化膜５１を１０〜５０ｎｍ成長する。
【０１２６】
図１７（ｂ）に示すようにセル領域のＭＯＳトランジスタのソース／ドレイン領域が露出する開口を有するレジストパターンを形成し、窒化膜５１とＢＰＳＧ膜２６と酸化膜２２を順次エッチングして基板表面を露出させ、コンタクト窓２７を形成する。
【０１２７】
窒化膜５１のエッチングはＲＩＥ法によりＣＦ4 ガスを用いて行い、ＢＰＳＧ膜２６の表面が露出したら、ガスをＣ4 Ｆ8 とＣＯの混合ガスに変えて、同じくＲＩＥ法により窒化膜との選択比の大きい条件でＢＰＳＧ膜をエッチングする。これは、窒化膜領域２４がエッチングされないようにするためであり、窒化膜との選択比が１０以上ある条件で行うのが好ましい。
【０１２８】
本実施の形態においても、コンタクト窓２７は窒化膜領域２４のスペーサ部によってセルフアラインで規定されており、しかも、ポリサイドゲート電極のまわりは全て窒化膜で覆われていて酸化膜が露出していないため、前記レジストの開口部が位置ずれをおこしたとしても、スペーサ部がエッチングで除去されてしまうことはなく、図３５から３７の従来例で述べたようなゲート電極とコンタクト電極がショートするようなことはない。つづいて、第１の実施の形態と同じく、レジストを除去したあと、ＢＰＳＧ膜２６と窒化膜領域２４をマスクとして、コンタクト窓２７のシリコン基板中に、ｎ型不純物であるリンを３×１０13ｃｍ-2のドーズ量でイオン注入し、ｎ型拡散層２８を形成する。
【０１２９】
図１８（ａ）に示すように、ＣＶＤ法によりリンをドープしたシリコン膜を全面に形成した後、エッチバック法やＣＭＰ法を用いて、コンタクト窓２７内にシリコン膜のプラグ２９を残存させる。
【０１３０】
なお、エッチバック法やＣＭＰ法を用いずに、選択ＣＶＤ法を用いてシリコン膜のプラグ２７を形成してもよい。つづいて、ＣＶＤ法によりシリコン酸化膜３０を３０〜１００ｎｍ成長する。
【０１３１】
図１８（ｂ）に示すように、ビット線接続領域に開口を有するレジストパターンを形成して、それをマスクに酸化膜３０をエッチングし、シリコン膜プラグ２９の上面の一部が露出するようなコンタクト窓３１を形成したあと、レジストパターンを除去する。
【０１３２】
つづいて、リンをドープしたシリコン膜３２を３０ｎｍ、ＷＳｉ膜３３を５０ｎｍ、シリコン窒化膜３４を８０ｎｍを順次ＣＶＤ法により形成する。これらの積層体を公知のフォトリソグラフィ法を用いて所望の配線パターンにパターニングする。これらの積層体のポリサイド電極は、セル部においてはビット線（図１の１３に相当）となり、周辺回路部ではビット線以外の配線層としても用いられる。
【０１３３】
図１９に示すように、ＢＰＳＧ膜３７をＣＶＤ法により５００ｎｍ成長した後、７５０〜９００℃の温度で熱処理を行い、リフローさせて表面を平坦化する。さらに平坦化を行うために、エッチバック法やＣＭＰ法を用いてもよいし、これらを組み合わせて平坦化しても構わないのは、第１の実施の形態と同じである。
【０１３４】
つづいて、キャパシター接続領域が露出する開口を有するレジストパターンを形成し、それをマスクに開口内のＢＰＳＧ膜３７と酸化膜３０をたとえばＣ4 Ｆ8 とＣＯの混合ガスを用いてＲＩＥ法によって順次エッチングして、シリコン膜プラグ２９の上面が露出するようなコンタクト窓３８を形成する。このとき、ポリサイドゲート電極のまわりは全て窒化膜領域３６で覆われているため、エッチングで除去されてしまうことはなく、ビット線と蓄積電極とがショートするようなことはない。
【０１３５】
また、第１の実施の形態では、図８に示すように、酸化膜３０の下にはＢＰＳＧ膜２６が存在するため、ＢＰＳＧ膜３７と酸化膜３０をエッチングしてコンタクト窓３８を開けるときに、ＢＰＳＧ膜２６までエッチングして、キャパシタ接続領域のプラグ２９の側部に溝が形成される危険性がある。このため、溝上に形成された蓄積電極の形状が変化して面積が変わるため、キャパシタ容量が変化し、安定した素子特性が得られない可能性がある。
【０１３６】
これに対して本実施の形態では、酸化膜３０の下には窒化膜５１が存在しており、蓄積電極のコンタクト部でＢＰＳＧ膜３７と酸化膜３０をエッチングするときに、この窒化膜５１がストッパとして働くため、キャパシタ接続領域のプラグ２９の側部に溝が形成されることはない。したがって、安定した容量を保つことができ、ＤＲＡＭの歩留りを上げるのに役立つ。
【０１３７】
図２０に示すように、レジストを除去したあと、ＣＶＤ法によりリンをドープしたシリコン膜を５０ｎｍ形成し、エッチバック法やＣＭＰ法を用いてコンタクト窓３８内の側壁及び底面にのみシリコン膜３９を残存させる。つづいて、フッ酸系のエッチャントを用いて、窒化膜５１をエッチングストッパとしてＢＰＳＧ膜３７をすべてエッチング除去することにより、内部がくりぬかれたシリンダ状の蓄積電極３９が形成される。
【０１３８】
第１の実施の形態では図９に示したように、シリコン膜３９をコンタクト窓３８内の側壁及び底面にのみ残存させたあと、図１０に示したように、フッ酸系のエッチャントを用いてＢＰＳＧ膜をコントロールエッチングして、内部がくりぬかれた柱状の蓄積電極３９を形成した。本実施の形態では、窒化膜５１をエッチングストッパとして、シリコン膜３９の外側のＢＰＳＧ膜３７をフッ酸系のエッチャントですべて除去することができる。このため、ＢＰＳＧ膜３７のエッチング量がばらつくことはなく、シリンダ型蓄積電極の外側の面積を一定にすることができるため、キャパシタ容量のバラツキが小さく、安定したＤＲＡＭセルを製造することが可能となる。
【０１３９】
図２１に示すように、ＣＶＤ法によりシリコン窒化膜を４０ｎｍ形成し、１〜２ｎｍ熱酸化することで、蓄積電極３７の表面にキャパシター絶縁膜を形成する。（キャパシタ絶縁膜については図中で示していない。）
つづいて、ＣＶＤ法によりリンをドープしたシリコン膜を５０ｎｍ形成したあと、パターニングしてキャパシタの対向電極４０を形成する。つづいて、対向電極４０のパターンに合わせてキャパシタ絶縁膜とシリコン窒化膜５１を同時にエッチング除去する。
【０１４０】
このとき、シリコン窒化膜５１を残していても構わないが、シリコン窒化膜が周辺回路部に存在すると、後工程における、周辺回路の拡散層に対するコンタクト窓の窓開け工程が、酸化膜とシリコン窒化膜両方をエッチングするため複雑になったり、コンタクト窓部でエッチング特性の違いにより、シリコン窒化膜がひさしとなり、コンタクト窓内に形成する金属配線層が断線する不具合を生じる可能性があるので、取り除いておくほうが好ましい。
【０１４１】
また、シリコン窒化膜５１のエッチング時に、セル部のビット線と同時に形成する周辺回路部の配線層のまわりのシリコン窒化膜領域３６も同時にエッチングされてしまうので、シリコン窒化膜領域３６を構成する、ＷＳｉ膜３３上のシリコン窒化膜３４の膜厚は、前記シリコン窒化膜５１の膜厚より厚く設定しておくと良い。
【０１４２】
以降の工程は第１の実施の形態と同様な工程であり、コンタクト窓開けや金属配線層を形成することにより、ＤＲＡＭを形成することができる。本実施の形態では、第１の実施の形態にくらべて、エッチングストッパ層として機能する窒化膜５１があるため、蓄積電極のコンタクトの形成や蓄積電極の形成に際して面積を一定にすることができ、安定した容量を保つことができるため、ＤＲＡＭの歩留りを上げるのに役立つ。
【０１４３】
その他の効果として、ビットラインのコンタクト窓を安定して開口できる効果も期待できる。以下、図２２と２３を参照してこの点について説明する。
図２２、図２３は図１のＡ−Ａ’で切断したセル部の模式断面図であり、図１８（ｂ）で形成したコンタクト窓３１が位置ずれした場合を示している。なお、図２２が酸化膜３０の下にシリコン窒化膜５１がない、第１の実施の形態に相当し、図２３が酸化膜３０の下にシリコン窒化膜５１がある第３の実施の形態に相当する。
【０１４４】
図２２に示すように、第１の実施の形態に相当する工程によれば、コンタクト窓３１が位置ずれして開けられた場合に、酸化膜３０のエッチングによってＢＰＳＧ膜２６もエッチングされ、シリコン膜のプラグ２９の側部に溝が掘られてしまう。この溝のために上層のビット線が断線したり、溝が埋まらずにボイドとして残ったり、逆に溝内に残った配線層によってプラグ２９間がショートするなど、素子に何らかの悪影響を与える危険性がある。
【０１４５】
図２３に示すように、これに対して、本実施の形態によれば、コンタクト窓３１が位置ずれして開けられた場合でも、窒化膜５１がストッパとして働くため、ＢＰＳＧ膜２６がエッチングされる危険性はなく、シリコン膜のプラグ２９の側部に溝が掘られることはないため、上記した悪影響は生じない。また、この窒化膜ストッパ４９を積極的に利用して、コンタクト窓３１の大きさをシリコン膜のプラグ２９より大きくすることも可能であり、コンタクト窓開け工程のマージンを高めることも可能である。
【０１４６】
［第４の実施の形態］
図２４から図２８の模式断面図を参照して、第４の実施の形態を述べる。なお、第１、第２の実施の形態と同じく、メモリセル部については、図１のＡ−Ａ’部の、周辺回路部については典型的な例としての配線構造の模式断面図である。
【０１４７】
第１の実施の形態と同様な手法で図６（ｂ）の工程まで処理を行い、ワードラインや周辺部のＭＯＳトランジスタなどの上部に、ビットラインや周辺部で配線層となるポリサイド電極、シリコン窒化膜領域３６等を形成する。
【０１４８】
図２４に示すように、全面にＢＰＳＧ膜５２をＣＶＤ法により成長した後、７５０〜９００℃の温度で熱処理を行い、リフローさせて表面を平坦化する。
さらに平坦化を行うために、エッチバック法やＣＭＰ法を用いてもよいし、これらを組み合わせて平坦化しても構わない。つづいて、シリコン窒化膜５３、ＢＰＳＧ膜５４を順次ＣＶＤ法により成長する。ここで、ＢＰＳＧ膜５２と５４の膜厚は、二層あわせて５００ｎｍとなるようにし、シリコン窒化膜５３は１０〜５０ｎｍとなるようにする。
【０１４９】
なお、ＢＰＳＧ膜５２の厚さは、平坦化できる程度に必要であり、ＢＰＳＧ膜５４の厚さは、容量に直接関係するシリンダ型蓄積電極の外側面の面積を規定するので、要求される容量により選ぶ必要がある。したがって、ＢＰＳＧ膜５０と５２の膜厚比やトータルの膜厚は、これらを考慮して適宜選べばよい。
【０１５０】
図２５に示すようにキャパシター接続領域が露出する開口を有するレジストパターンを形成し、それをマスクに開口内のＢＰＳＧ膜５４をＣ4 Ｆ8 とＣＯの混合ガスを用いてＲＩＥ法によってエッチングし、つづいて窒化膜５３をＣＦ4 ガスを用いてＲＩＥ法によってエッチングし、つづいてＢＰＳＧ膜５２と酸化膜３０を再度Ｃ4 Ｆ8 とＣＯの混合ガスを用いてＲＩＥ法によって順次エッチングして、シリコン膜プラグ２９の上面が露出するようなコンタクト窓３８を形成する。
【０１５１】
図２６に示すように、レジストを除去したあと、ＣＶＤ法によりリンをドープしたシリコン膜を５０ｎｍ形成したあと、エッチバック法やＣＭＰ法を用いてコンタクト窓３８内の側壁及び底面にのみシリコン膜３９を残存させる。
【０１５２】
図２７に示すようにシリコン膜３９の外側のＢＰＳＧ膜５４をフッ酸系のエッチャントを用いて除去する。窒化膜５３がエッチングストッパとして働くため、ＢＰＳＧ膜５４のみをすべて除去することができる。この工程で内部がくりぬかれたシリンダ状の蓄積電極３９が形成される。
【０１５３】
本実施の形態でも、第３の実施の形態と同じく、シリンダ型蓄積電極３９の外側のＢＰＳＧ膜５４をすべて除去することができる。したがって、シリンダ型蓄積電極の外側の面積を一定にすることができるため、キャパシタ容量のばらつきが小さく、安定したＤＲＡＭセルを製造することが可能となる。
【０１５４】
図２８に示すように、ＣＶＤ法によりシリコン窒化膜を４０ｎｍ形成し、１〜２ｎｍ熱酸化することで、蓄積電極３９の表面にキャパシター絶縁膜を形成する。（キャパシタ絶縁膜は図には示していない）
つづいて、ＣＶＤ法によりリンをドープしたシリコン膜を５０ｎｍ形成した後、パターニングしてキャパシタの対向電極４０を形成する。つづいて、対向電極４０のパターンに合わせてキャパシタ絶縁膜とシリコン窒化膜５３も除去する。
【０１５５】
このとき、シリコン窒化膜５３を残していても構わないが、シリコン窒化膜が周辺回路部に存在すると、後工程で拡散層とのコンタクト窓の窓開け工程が、酸化膜とシリコン窒化膜両方をエッチングするため複雑になったり、コンタクト窓部部でエッチング特性の違いにより、シリコン窒化膜がひさしとなり、コンタクト窓内に形成する金属配線層が断線する不具合を生じる可能性があるので、取り除いておくほうが好ましいのは、第３の実施の形態と同様である。
【０１５６】
以降の工程は第１の実施の形態と同様な工程でコンタクト窓開けや金属配線層を形成することにより、ＤＲＡＭを形成することができる。本実施の形態では、シリンダ蓄積電極３９の外側のＢＰＳＧ膜５４のみをすべて除去することができる。したがって、シリンダ型蓄積電極の外側の面積を一定にすることができるため、キャパシタ容量のばらつきが小さく、安定したＤＲＡＭセルを製造することが可能となる。
【０１５７】
第１の実施の形態の図１１に示したように、キャパシタ対向電極４０を形成したあとに、絶縁膜で完全に平坦化を行う。本実施の形態のようにセル部と周辺回路部との高低差が小さいほうが、後工程での平坦化が容易であることは言うまでもない。すなわち、本実施の形態によれば、安定した容量を得るという効果とメモリセル部と周辺回路部の高低差を小さくして平坦化を容易にするという効果の両方を考慮してプロセス設計をすることができ、安定した特性のＤＲＡＭを製造することが可能となる。
【０１５８】
なお、前記窒化膜５３は、対向電極３８をエッチングする際、同時に除去されるため、第３の実施の形態で述べたのと同様に、シリコン窒化膜が周辺回路部に存在することによる不具合を避けることができる。このとき、本実施の形態では、第３の実施の形態とは異なり、シリコン窒化膜５３の下にはＢＰＳＧ膜５２が存在するため、これをエッチングストッパとしてシリコン窒化膜５３をエッチングでき、セル部のビット線に相当する周辺回路部の配線層のまわりのシリコン窒化膜領域３６がエッチングされるおそれがなくなるという効果を得ることもできる。
【０１５９】
［第５の実施の形態］
図２９と図３０を参照して、第５の実施の形態について説明する。本実施の形態は、第１の実施の形態の図１３に示した第１の金属配線層とのコンタクト窓４２〜４５の形成方法に関するものである。
【０１６０】
図２９は第３の実施の形態にしたがって、対向電極４０を形成したあとＢＰＳＧ膜を形成して平坦化し、本実施の形態にそってコンタクト窓４２〜４５を形成した状態を示している。はじめに、コンタクト窓４２〜４５の窓開け工程で、第１のステップとして、ＢＰＳＧ膜４１のエッチングを窒化膜との選択比が十分大きい条件で行う。このエッチングは窒化膜ＳＡＣ構造を形成するときに用いた、Ｃ4 Ｆ8 とＣＯの混合ガスなどを使用するとよい。
【０１６１】
上記第１ステップのエッチングは最下層の拡散層２５の表面が露出するまで行なう。このとき、最上層の対向電極４０はエッチングされて除去されてしまうが、対向電極の下部には窒化膜５１があるため、エッチングはここでストップし、その下層のＢＰＳＧ膜２６がエッチングされることはない。また、コンタクト窓４３、４４のエッチングも、それぞれ窒化膜領域３６、２４でストップする。
【０１６２】
つづいて、第２ステップのエッチングとして、ＣＨＦ3 とＯ2 の混合ガス等を用いて、酸化膜と選択比の大きい条件でシリコン窒化膜のエッチングを行う。これにより、コンタクト窓４３、４４の底部にある窒化膜領域３６、２５を除去してコンタクトをとることができるようになる。なお、この窒化膜エッチングにより、対向電極４０の下にある窒化膜５１もエッチングされてしまうが、その下層のＢＰＳＧ膜２６でエッチングがストップするため、コンタクト窓４２で対向電極４０が下層配線層とショートをおこす心配はない。また、このようなコンタクト窓構造でも、コンタクト窓内に形成された、第１の金属配線層は、対向電極４０の側壁で電気的に接続されるので、何ら問題はない。
【０１６３】
図３０は第４の実施の形態にしたがって、対向電極４０を形成したあとＢＰＳＧ膜を形成して平坦化し、本実施の形態にそってコンタクト窓４２〜４５を形成した状態を示している。図３０も図２９と同じように対向電極４０の下に窒化膜５３とＢＰＳＧ膜５２があるため、上記した２ステップエッチングを適用することができ、下層配線とのショートなどの問題をおこさずに、コンタクト窓４２〜４５を一度のフォトリソグラフィ工程で形成することができる。
【０１６４】
本実施の形態によれば、コンタクト窓の深さが異なる構造であっても、一度のフォトリソグラフィ工程で窓開けを行なうことができ、工程を短縮することができる。なお、コンタクト窓４１や４２の底面に窒化膜が形成されておらず、第１のステップで配線層やゲート電極の表面を露出できる場合には、第２のステップの窒化膜エッチングを行なう必要はない。
【０１６５】
また、本実施の形態で述べたコンタクト窓の形成方法は、上記実施の形態に限られたものではなく、複数の配線層で上層の配線層の下に窒化膜を設けて、窒化膜をストッパとしてエッチングすることで、同様の効果が得られることは言うまでものない。ただし、本実施の形態にそった形で用いれば、上記本実施の形態のによる効果だけでなく、第３の実施の形態や第４の実施の形態で述べた効果も合わせて奏することができるため、有利である。
【０１６６】
［第６の実施の形態］
図３１の模式断面図を参照して、第６の実施の形態を述べる。
第１実施の形態の図５（ａ）では、ＢＰＳＧ膜２４をリフロー、エッチバック法またはＣＭＰ法で平坦化している。本実施の形態では、図３１に示すように、ゲート電極やワード線の上に形成されたＢＰＳＧ膜２６の平坦化をＣＭＰ法を用いて行い、シリコン窒化膜領域２４をそのストッパ層として用いる。
【０１６７】
ポリサイド電極の周囲を覆うシリコン窒化膜領域２４の基板からの距離は、ゲート電極として活性層上にあるものと、配線層としてフィールド酸化膜１７上にあるものとで異なるが、本実施の形態では高いほうの窒化膜スペーサだけをストッパ層として用い、低いほうの窒化膜スペーサの上にはＢＰＳＧ膜２６が残るようにしている。
【０１６８】
このとき、研磨剤としては、たとえばシリカ系のものを用いることで、シリコン窒化膜とのエッチング選択比を高くした状態でＢＰＳＧ膜を研磨することが可能である。このストッパ層によりＢＰＳＧ膜２６は平坦化できるだけでなく、膜厚のばらつきを少なくすることもできる。
【０１６９】
平坦化したＢＰＳＧの膜厚がばらついていると、後工程のコンタクト窓形成時のエッチング量に分布が生じる。コンタクトを確実にとるためには、コンタクト窓内のＢＰＳＧ膜をすべてエッチング除去しなければならないから、ＢＰＳＧ膜のオーバーエッチ量を多くしなければならない。したがって、窒化膜スペーサＳＡＣを用いる場合には、このオーバーエッチで窒化膜スペーサの膜厚が減少して、ポリサイド電極と上層配線とがショートする危険性が増すため、特に、ＢＰＳＧ膜厚の安定性が重要である。
【０１７０】
本実施の形態では、ストッパーとなる層をわざわざ形成するのではなく、窒化膜スペーサーＳＡＣを用いるために必要となる、窒化膜領域２４をそのまま用いることができるため、新たな工程の増加を招くことはない。また、ＣＭＰによる平坦化を行った後、さらにＢＰＳＧ膜を形成して層間膜厚を厚くし、寄生容量を減少させるようにしてもよいし、第３の実施の形態で示したように、シリコン窒化膜を形成してからコンタクト窓形成工程を行なってもよい。
【０１７１】
なお、ＢＰＳＧ膜２６の膜厚は、上層に形成されるビット線の寄生容量に影響を与えるので、本実施の形態の方法により、膜厚ばらつきを小さくすることで、ビット線容量のばらつきを小さくすることができ、ＤＲＡＭの動作の安定性を高くできるという効果もある。さらに、本実施の形態では、ワード線や配線層として用いられているフィールド絶縁膜上の窒化膜スペーサのみをストッパ層として用い、ゲート電極として用いられている活性層上の窒化膜スペーサにはストッパとしての役割を持たせていない。
【０１７２】
したがって、ＣＭＰ法でＢＰＳＧ膜を平坦化するときに、活性層上の窒化膜スペーサが研磨されて、膜厚が減少することはない。窒化膜スペーサＳＡＣでは、窒化膜スペーサをマスクとしてセルフアラインでコンタクト窓を形成しているが、このコンタクト窓は、当然フィールド絶縁膜上には形成されず、活性層領域の拡散層上に形成されるから、窒化膜スペーサＳＡＣ工程をＣＭＰ法による平坦化で膜厚が減少していない窒化膜をマスクとして用いることができるしたがって、本実施の形態では、ストッパ層を用いたＣＭＰ法により制御性のよい平坦化を行いながら、窒化膜スペーサＳＡＣによるコンタクト窓形成でポリサイド電極と上層配線層とのショートを防ぐという効果を得ることができる。
【０１７３】
以上、本実施の形態によれば、工程を増やすことなく、製品歩留まりの向上、及び、動作の安定性が増大するという効果が得られる。
［第７の実施の形態］
図３２の模式断面図を参照して、第７の実施の形態を述べる。本実施の形態では、第６の実施の形態で示した技術をビット線となる導電層上の平坦化工程に用いる。
【０１７４】
第１の実施の形態の図７では、ＢＰＳＧ膜３７をリフロー、エッチバック法またはＣＭＰ法で平坦化している。本実施の形態では、図３２に示すように、ビット線上に形成されたＢＰＳＧ膜３７の平坦化をＣＭＰ法を用いて行い、シリコン窒化膜領域３６をストッパ層として用いる。
【０１７５】
このとき、研磨剤としては、たとえばシリカ系のものを用いることで、シリコン窒化膜とのエッチング選択比を高くした状態でＢＰＳＧ膜を研磨することが可能であることは、第６の実施の形態で述べたことと同じである。このストッパ層によりＢＰＳＧ膜３７は平坦化できるだけでなく、膜厚のばらつきも少なくすることができる。
【０１７６】
平坦化したＢＰＳＧの膜厚がばらついていると、後工程のコンタクト窓形成時のエッチング量に分布が生じ、窒化膜領域３６が減少してポリサイド電極と上層の蓄積電極とがショートする危険性が増すため、特に、ＢＰＳＧ膜厚の安定性が重要である点も第６の実施形態で述べたことと同じである。また、本実施の形態でも、ストッパーとなる層をわざわざ形成するのではなく、窒化膜スペーサーＳＡＣを用いるために必要となる、窒化膜領域３６をそのまま用いることができるため、新たな工程の増加を招くことはない。
【０１７７】
なお、ＢＰＳＧ膜３７の厚さは蓄積電極の面積に影響し、キャパシタ容量に影響を与えるので、ＣＭＰによる平坦化を行った後、さらにＢＰＳＧ膜を形成して所望の容量が得られるように厚さを設定してもよいし、第４の実施の形態で示したように、ＢＰＳＧ膜を２層として間に窒化膜を形成してもよい。
【０１７８】
［第８の実施の形態］
図３３の模式断面図を参照して、第８の実施の形態を述べる。
第１の実施の形態の図５（ａ）において、接合リーク低減のためｎ型拡散層２６を形成した。本実施の形態では、図３３に示すようにメモリセル部のキャパシタ側のソース／ドレイン領域にのみｎ型拡散層２８を形成するために、ビット線が接続される側のソース／ドレイン領域をレジスト５５で覆ってから、ＢＰＳＧ膜２６と窒化膜領域２４をマスクとして、コンタクト窓２７のシリコン基板中に、ｎ型不純物であるリンを３×１０13ｃｍ-2のドーズ量でイオン注入する。
【０１７９】
ｎ型拡散層２８は第１の実施の形態で説明したように、接合リークが大きくなるという問題を防ぐことができる。しかし、一方で、このイオン注入により、ソース／ドレインの接合深さが深くなるので、トランジスターの短チャネル効果に悪影響を及ぼしたり、素子間のリーク電流が大きくなるという問題も生じる。微少な電荷を貯えるキャパシタ側の拡散層は、接合リークを十分低くすることが要求されるのに対して、ビット線が接続される側の拡散層は、接合リークに関しては、それほど厳しくない。
【０１８０】
本実施の形態では、そこで、前記イオン注入をキャパシタが接続される側のみに行うことにより、ＭＯＳトランジスタのソース／ドレインの内、片側は浅い接合深さとすることができ、トランジスターの短チャネル効果や、素子間のリーク電流への悪影響を抑える事が可能となる。
【０１８１】
以上第１〜第８の実施の形態に沿って本発明を説明したが、本発明は上記実施の形態にとどまるものではなう。上述のプロセスと同様な技術思想を持つプロセスに広く適用できることは言うまでもない。
【０１８２】
上記説明では、ポリサイド電極としてＷＳｉを用いたが、ＭｏＳｉやＴｉＳｉなどその他のシリサイドを用いてもよい。また、シリサイドに限らずタングステン（Ｗ）やモリブデン（Ｍｏ）あるいは窒化チタン（ＴｉＮ）やチタンタングステン（ＴｉＷ）など金属や金属化合物も使用することが可能である。なお、金属や金属化合物の場合には熱酸化法で酸化膜を形成するのが困難なので、ＣＶＤ法等による酸化膜を用いればよい。
【０１８３】
また、上記説明では、窒化膜との間に設ける絶縁膜としてシリコン酸化膜の例を述べたが、シリコン窒化膜の応力を緩和できるようなものであれば他の絶縁膜も使用できる。特に、シリコン酸化窒化膜（ＳｉＯＮ）膜を用いると、シリサイド膜上では反射防止膜としても使用できるため、工程短縮になって好ましい。また、層間絶縁膜として、ＢＰＳＧの例を示したが、ＰＳＧやシリコン酸化膜等なども使用することもできる。
【０１８４】
また、エッチング方法としてウェットエッチング法による等方性エッチングとＲＩＥ法による異方性エッチングを用いる例を示したが、その他等方性のプラズマエッチング法や、ＥＣＲを用いたエッチング法など他のエッチング法も、用途に合わせて適宜使用することができる。また、コンタクト窓に形成するプラグとしてリンをドープしたシリコン膜の例を示したが、ｐ型拡散層やｐ型シリコン層上に形成するならば、ボロン等のｐ型不純物をドープしたシリコン膜を用いればよい。なお、プラグとしてはシリコン膜に限られるわけではなく、ＷやＴｉＷなどの金属や金属化合物あるいは金属シリサイドであっても構わない。
【０１８５】
また、キャパシタ絶縁膜として窒化膜を酸化した例を示したが、タンタル酸化膜（Ｔａ2 Ｏ5 ）やＰＺＴなどの高誘電体膜や強誘電体膜などを用いることができる。その場合には、蓄積電極や対向電極を金属にすることで、電極の自然酸化膜による容量の減少や、キャパシタ絶縁膜とシリコン膜との反応を防ぐことができて好ましい。
【０１８６】
また、シリコン膜としては、ポリシリコンやアモルファスシリコンを用いてもよく、不純物ドープは、膜の成長と同時にしてもよいし、成長後に拡散法やイオン注入法などを用いてドープしても良い。また、実施の形態ではシリンダー型キャパシタの製造方法を例として示したが、スタック型やＦＩＮ型など、他のキャパシタ構造に適用しても構わないことは言うまでもない。
【図面の簡単な説明】
【０１８７】
【図１】本発明の基本実施例を説明する断面図である。
【図２】メモリセル部を示す模式平面図である。
【図３】本発明の第１の実施の形態による第１のDRAMの製造工程を示す模式断面図（その１）である。
【図４】本発明の第１の実施の形態による第１のDRAMの製造工程を示す模式断面図（その２）である。
【図５】本発明の第１の実施の形態による第１のDRAMの製造工程を示す模式断面図（その３）である。
【図６】本発明の第１の実施の形態による第１のDRAMの製造工程を示す模式断面図（その４）である。
【図７】本発明の第１の実施の形態による第１のDRAMの製造工程を示す模式断面図（その５）である。
【図８】本発明の第１の実施の形態による第１のDRAMの製造工程を示す模式断面図（その６）である。
【図９】本発明の第１の実施の形態による第１のDRAMの製造工程を示す模式断面図（その７）である。
【図１０】本発明の第１の実施の形態による第１のDRAMの製造工程を示す模式断面図（その８）である。
【図１１】本発明の第１の実施の形態による第１のDRAMの製造工程を示す模式断面図（その９）である。
【図１２】本発明の第１の実施の形態による第１のDRAMの製造工程を示す模式断面図（その１０）である。
【図１３】本発明の第１の実施の形態による第１のDRAMの製造工程を示す模式断面図（その１１）である。
【図１４】本発明の第１の実施の形態による第１のDRAMの製造工程を示す模式断面図（その１２）である。
【図１５】本発明の第２の実施の形態による第２のDRAMの製造工程を示す模式断面図（その１）である。
【図１６】本発明の第２の実施の形態による第３のDRAMの製造工程を示す模式断面図（その２）である。
【図１７】本発明の第３の実施の形態による第４のDRAMの製造工程を示す模式断面図（その１）である。
【図１８】本発明の第３の実施の形態による第４のDRAMの製造工程を示す模式断面図（その２）である。
【図１９】本発明の第３の実施の形態による第４のDRAMの製造工程を示す模式断面図（その３）である。
【図２０】本発明の第３の実施の形態による第４のDRAMの製造工程を示す模式断面図（その４）である。
【図２１】本発明の第３の実施の形態による第４のDRAMの製造工程を示す模式断面図（その５）である。
【図２２】本発明の第３の実施の形態の効果を説明する模式断面図（その１）である。
【図２３】本発明の第３の実施の形態の効果を説明する模式断面図（その２）である。
【図２４】本発明の第４の実施の形態による第５のDRAMの製造工程を示す模式断面図（その１）である。
【図２５】本発明の第４の実施の形態による第５のDRAMの製造工程を示す模式断面図（その２）である。
【図２６】本発明の第４の実施の形態による第５のDRAMの製造工程を示す模式断面図（その３）である。
【図２７】本発明の第４の実施の形態による第５のDRAMの製造工程を示す模式断面図（その４）である。
【図２８】本発明の第４の実施の形態による第５のDRAMの製造工程を示す模式断面図（その５）である。
【図２９】本発明の第５の実施の形態による第６のDRAMの製造工程を示す模式断面図（その１）である。
【図３０】本発明の第５の実施の形態による第６のDRAMの製造工程を示す模式断面図（その２）である。
【図３１】本発明の第６の実施の形態による第７のDRAMの製造工程を示す模式断面図である。
【図３２】本発明の第７の実施の形態による第８のDRAMの製造工程を示す模式断面図である。
【図３３】本発明の第８の実施の形態による第９のDRAMの製造工程を示す模式断面図である。
【図３４】窒化膜スペーサＳＡＣを説明する模式断面図（その１）である。
【図３５】窒化膜スペーサＳＡＣを説明する模式断面図（その２）である。
【図３６】従来技術の問題点を説明する模式断面図（その１）である。
【図３７】従来技術の問題点を説明する模式断面図（その２）である。
【符号の説明】
【０１８８】
４、１９、１１４ シリコン膜
５、２０、１１５ シリサイド膜
６、２２ シリコン酸化膜
７、２３、１１６ ｎ- 型不純物拡散層
８、２４、１１７ シリコン窒化膜領域
９、２６、１１８ ＢＰＳＧ膜
１０、２７、１１９ コンタクト窓
２５ ｎ+ 型不純物拡散層
２８ ｎ型不純物拡散層
３１ コンタクト窓
３２ シリコン膜
３３ シリサイド膜
３４ シリコン窒化膜
３５ シリコン酸化膜
３６ シリコン窒化膜領域
３８ コンタクト窓
３９ シリンダ型蓄積電極
４０ キャパシタ対向電極
４１ ＢＰＳＧ膜
４２、４３、４４、４５ コンタクト窓
４８、５０ シリコン酸化膜領域
５１、５３ シリコン窒化膜
５２、５４ ＢＰＳＧ膜
１２３ シリコン酸化膜
１２４ シリコン窒化膜
【図１】
2005252279.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005252279.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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