(57)【要約】    【課題】パラレルシリアル変換回路等の高速動作回路を内蔵し、しかも一般的な半導体集積回路検査装置による該高速動作回路の検査が可能で、装置内高速信号配線間のクロストークの低減も可能な半導体集積回路装置を提供すること。    【解決手段】パラレルシリアル変換回路 11bの出力が直接入力され、パラレルシリアル変換回路 11a の出力が出力停止回路 12 を経由して入力される信号選択回路 21と、信号選択回路 21 の出力が入力される検査用のシリアルパラレル変換回路 22 と、検査用のシリアルパラレル変換回路 22 の出力データを必要に応じて並び替えて低速信号入力端子 2a 及び 2b から入力されたデータを再生し低速信号出力端子 3 から出力するワード同期回路 22 とを備えた半導体集積回路装置を構成する。【選択図】    図１
2005086317.tif 000002
【特許請求の範囲】
【請求項１】
ｎ（ｎは２以上の整数とする）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される第１〜第ｎのパラレルシリアル変換回路と、前記第１〜第ｎ−１のパラレルシリアル変換回路の出力を入力とし入力信号をそのまま出力するかもしくは信号出力を停止する第１〜第ｎ−１の出力停止回路と、前記第１〜第ｎ−１の出力停止回路の出力と前記第ｎのパラレルシリアル変換回路の出力を入力とする信号選択回路と、前記出力停止回路と前記信号選択回路の制御を行う制御信号入力端子と、前記信号選択回路の出力を入力とする検査用のシリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記検査用のシリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記検査用のシリアルパラレル変換回路の出力が入力され、前記検査用のシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路を備え、前記パラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記検査用のシリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記ｎ個のパラレルシリアル変換回路の出力をそれぞれ前記ｎ個の高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置。
【請求項２】
ｎ（ｎは２以上の整数とする）個の高速信号出力端子と、低速信号出力端子と、低周波クロック入力端子と、特定の時系列パターンを有するデータを生成してそのデータを出力する検査用のパターン生成回路と、前記検査用のパターン生成回路の出力を入力とする第１〜第ｎのパラレルシリアル変換回路と、前記第１〜第ｎ−１のパラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する第１〜第ｎ−１の出力停止回路と、前記第１〜第ｎ−１の出力停止回路の出力と前記第ｎのパラレルシリアル変換回路の出力を入力とする信号選択回路と、前記信号選択回路の出力を入力とする検査用のシリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記検査用のシリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記検査用のシリアルパラレル変換回路の出力が入力され、前記検査用のシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記パラレルシリアル変換回路に入力されたデータ列を再生するワード同期回路と、前記ワード同期回路の出力が入力され、入力されたデータ列が前記検査用のパターン生成回路の出力データ列と一致しているか否かの照合を行う検査用のパターン照合回路と、前記出力停止回路、信号選択回路、検査用のパターン生成回路及び検査用のパターン照合回路の制御を行うための制御信号入力端子を備え、前記検査用のシリアルパラレル変換回路、ワード同期回路もしくは検査用のパターン照合回路のいずれかが前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記検査用のパターン照合回路の照合結果を前記低速信号出力端子から出力し、前記ｎ個のパラレルシリアル変換回路の出力をそれぞれ前記ｎ個の高速信号出力端子から出力することを特徴とした半導体集積回路装置。
【請求項３】
ｎ（ｎは２以上の整数とする）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるｎ個のパラレルシリアル変換回路と、前記パラレルシリアル変換回路の出力を入力とする第１〜第ｎの高速信号処理回路と、前記第１〜第ｎ−１の高速信号処理回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する第１〜第ｎ−１の出力停止回路と、前記第１〜第ｎ−１の出力停止回路の出力と前記第ｎの高速信号処理回路の出力を入力とする信号選択回路と、前記出力停止回路と前記信号選択回路の制御を行う制御信号入力端子と、前記信号選択回路の出力を入力とする検査用の高速信号処理回路と、前記検査用の高速信号処理回路の出力を入力とする検査用のシリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記検査用のシリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記検査用のシリアルパラレル変換回路の出力が入力され、前記検査用のシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路を備え、前記パラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記検査用のシリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記ｎ個の高速信号処理回路の出力をそれぞれ前記ｎ個の高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力し、前記検査用の高速信号処理回路が前記高速信号処理回路の逆処理を行うことを特徴とした半導体集積回路装置。
【請求項４】
ｎ（ｎは２以上の整数とする）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるｍ（ｍは１以上の整数とする）個のパラレルシリアル変換回路と、前記ｍ個のパラレルシリアル変換回路の出力が入力されｎ個の出力を持つ高速信号処理回路と、前記高速信号処理回路の第１〜第ｎ−１の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する第１〜第ｎ−１の出力停止回路と、前記第１〜第ｎ−１の出力停止回路の出力と前記高速信号処理回路の第ｎの出力が入力されｍ個の出力を持つ検査用の高速信号処理回路と、前記検査用の高速信号処理回路のｍ個の出力を入力とする信号選択回路と、前記出力停止回路と前記信号選択回路の制御を行う制御信号入力端子と、前記信号選択回路の出力を入力とする検査用のシリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記検査用のシリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記検査用のシリアルパラレル変換回路の出力が入力され、前記検査用のシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路を備え、前記パラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記検査用のシリアルパラレル変換回路もしくはワード同期回路が発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記高速信号処理回路のｎ個の出力をそれぞれ前記ｎ個の高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力し、前記検査用の高速信号処理回路が前記高速信号処理回路の逆処理を行うことを特徴とした半導体集積回路装置。
【請求項５】
ｎ（ｎは２以上の整数とする）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるｎ個の信号処理回路と、前記信号処理回路の出力を入力とする第１〜第ｎのパラレルシリアル変換回路と、前記第１〜第ｎ−１のパラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する第１〜第ｎ−１の出力停止回路と、前記第１〜第ｎ−１の出力停止回路の出力と前記第ｎのパラレルシリアル変換回路の出力を入力とする信号選択回路と、前記出力停止回路と前記信号選択回路の制御を行う制御信号入力端子と、前記信号選択回路の出力を入力とする検査用のシリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記検査用のシリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記検査用のシリアルパラレル変換回路の出力が入力され、前記検査用のシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記パラレルシリアル変換回路に入力されたデータ列を再生するワード同期回路と、前記ワード同期回路の出力を入力とする前記検査用の信号処理回路を備え、前記パラレルシリアル変換回路もしくは信号処理回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記検査用のシリアルパラレル変換回路、ワード同期回路もしくは検査用の信号処理回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記ｎ個のパラレルシリアル変換回路の出力をそれぞれ前記ｎ個の高速信号出力端子から出力し、前記検査用の信号処理回路の出力を前記低速信号出力端子から出力し、前記検査用の信号処理回路が前記信号処理回路の逆処理を行うことを特徴とした半導体集積回路装置。
【請求項６】
ｎ（ｎは２以上の整数とする）個の高速信号出力端子と、低速信号出力端子と、低周波クロック入力端子と、特定の時系列パターンを有するデータを生成してそのデータを出力する検査用のパターン生成回路と、前記検査用のパターン生成回路の出力を入力とするｎ個の信号処理回路と、前記信号処理回路の出力を入力とする第１〜第ｎのパラレルシリアル変換回路と、前記第１〜第ｎ−１のパラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する第１〜第ｎ−１の出力停止回路と、前記第１〜第ｎ−１の出力停止回路の出力と前記第ｎのパラレルシリアル変換回路の出力を入力とする信号選択回路と、前記信号選択回路の出力を入力とする検査用のシリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記検査用のシリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記検査用のシリアルパラレル変換回路の出力が入力され、前記検査用のシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えてパラレルシリアル変換回路に入力されたデータ列を再生するワード同期回路と、前記ワード同期回路の出力を入力とする検査用の信号処理回路と、前記検査用の信号処理回路の出力が入力され、入力されたデータ列が前記検査用のパターン生成回路の出力データ列と一致しているか否かの照合を行う検査用のパターン照合回路と、前記出力停止回路、信号選択回路、検査用のパターン生成回路及び検査用のパターン照合回路の制御を行うための制御信号入力端子を備え、前記検査用のシリアルパラレル変換回路、ワード同期回路、検査用の信号処理回路及び検査用のパターン照合回路のいずれかが前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記検査用のパターン照合回路の照合結果を前記低速信号出力端子から出力し、前記ｎ個のパラレルシリアル変換回路の出力をそれぞれ前記ｎ個の高速信号出力端子から出力し、前記検査用の信号処理回路が信号処理回路の逆処理を行うことを特徴とした半導体集積回路装置。
【請求項７】
ｎ（ｎは２以上の整数とする）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される第１〜第ｎのパラレルシリアル変換回路と、前記第１〜第ｎ−１のパラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する第１〜第ｎ−１の出力停止回路と、前記第１〜第ｎ−１の出力停止回路の出力と前記第ｎのパラレルシリアル変換回路の出力を入力とする信号選択回路と、前記出力停止回路と前記信号選択回路の制御を行う制御信号入力端子と、前記信号選択回路の出力を入力とする検査用のクロック・データ再生回路と、前記検査用のクロック・データ再生回路のクロック出力とデータ出力を入力とする検査用のシリアルパラレル変換回路と、前記パラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記検査用のシリアルパラレル変換回路の出力が入力され、前記検査用のシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路を備え、前記パラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記検査用のシリアルパラレル変換回路もしくはワード同期回路が検査用の前記クロック・データ再生回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記ｎ個のパラレルシリアル変換回路の出力をそれぞれ前記ｎ個の高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置。
【請求項８】
ｎ（ｎは２以上の整数とする）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるｎ個のパラレルシリアル変換回路と、前記パラレルシリアル変換回路の出力を入力とする前記第１〜第ｎの高速信号処理回路と、前記第１〜第ｎ−１の高速信号処理回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する第１〜第ｎ−１の出力停止回路と、前記第１〜第ｎ−１の出力停止回路の出力と前記第ｎの高速信号処理回路の出力を入力とする信号選択回路と、前記出力停止回路と前記信号選択回路の制御を行う制御信号入力端子と、前記信号選択回路の出力を入力とする検査用のクロック・データ再生回路と、前記検査用のクロック・データ再生回路のクロック出力とデータ出力を入力とする検査用の高速信号処理回路と、前記検査用の高速信号処理回路の出力と前記検査用のクロック・データ再生回路のクロック出力を入力とする検査用のシリアルパラレル変換回路と、前記パラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記検査用のシリアルパラレル変換回路の出力が入力され、前記検査用のシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路を備え、前記パラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記検査用のシリアルパラレル変換回路もしくはワード同期回路が前記検査用のクロック・データ再生回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記ｎ個の高速信号処理回路の出力をそれぞれ前記ｎ個の高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力し、前記検査用の高速信号処理回路が前記高速信号処理回路の逆処理を行うことを特徴とした半導体集積回路装置。
【請求項９】
ｎ（ｎは３以上の整数とする）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される第１〜第ｎのパラレルシリアル変換回路と、前記第１のパラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する出力停止回路と、前記出力停止回路と前記第２のパラレルシリアル変換回路の出力を入力とする第１の信号選択回路と、第ｉ（ｉは１以上ｎ−１以下のすべての整数値をとるものとする）の信号選択回路の出力と前記第ｉ＋２のパラレルシリアル変換回路の出力を入力とする第ｉ＋１の信号選択回路と、前記出力停止回路と前記ｎ−１個の信号選択回路の制御を行うための制御信号入力端子と、前記第ｎ−１の信号選択回路の出力を入力とする検査用のシリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記検査用のシリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記検査用のシリアルパラレル変換回路の出力が入力され、前記検査用のシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路を備え、前記パラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記検査用のシリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記第１のパラレルシリアル変換回路の出力と前記第１〜第ｎ−１の信号選択回路の出力をそれぞれ前記ｎ個の高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置。
【請求項１０】
ｎ（ｎは４以上の整数とする）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される第１〜第ｎのパラレルシリアル変換回路と、前記第１のパラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する出力停止回路と、前記出力停止回路の出力と前記第２のパラレルシリアル変換回路の出力を入力とする第１の信号選択回路と、第ｉ（ｉは１以上ｎ−３以下のすべての整数値をとるものとする）の信号選択回路の出力と前記第ｉ＋２のパラレルシリアル変換回路の出力を入力とする第ｉ＋１の信号選択回路と、前記第ｎのパラレルシリアル変換回路の出力と前記第ｎ−２の信号選択回路の出力を入力とする第ｎ−１の信号選択回路と、前記出力停止回路と前記ｎ−１個の信号選択回路の制御を行うための制御信号入力端子と、前記第ｎ−１の信号選択回路の出力を入力とする検査用のシリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記検査用のシリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記検査用のシリアルパラレル変換回路の出力が入力され、前記検査用のシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子から入力されたデータ列を再生するワード同期回路を備え、前記パラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記検査用のシリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記第１及び第ｎのパラレルシリアル変換回路の出力と前記第１〜第ｎ−２の信号選択回路の出力をそれぞれ前記ｎ個の高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置。
【請求項１１】
ｎ（ｎは６以上の整数とする）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される第１〜第ｎのパラレルシリアル変換回路と、前記第１のパラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する第１の出力停止回路と、前記第１の出力停止回路と前記第２のパラレルシリアル変換回路の出力を入力とする第１の信号選択回路と、第ｉ（ｉは１以上ｍ−２以下のすべての整数値をとるものとし、ｍは３以上ｎ−３以下の整数とする）の信号選択回路の出力と前記第ｉ＋２のパラレルシリアル変換回路の出力を入力とする第ｉ＋１の信号選択回路と、前記第ｎのパラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する第２の出力停止回路と、前記第２の出力停止回路と前記第ｎ−１のパラレルシリアル変換回路の出力を入力とする第ｎ−１の信号選択回路と、第ｊ（ｊはｍ＋２以上ｎ−１以下のすべての整数値をとるものとする）の信号選択回路の出力と前記第ｊ−１のパラレルシリアル変換回路の出力を入力とする第ｊ−１の信号選択回路と、前記第ｍ−１の信号選択回路の出力と前記第ｍ＋１の信号選択回路の出力を入力とする第ｍの信号選択回路と、前記第１、第２の出力停止回路と前記ｎ−１個の信号選択回路の制御を行うための制御信号入力端子と、前記第ｍの信号選択回路の出力を入力とする検査用のシリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記検査用のシリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記検査用のシリアルパラレル変換回路の出力が入力され、前記検査用のシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路を備え、前記パラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記検査用のシリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記第１及び第ｎのパラレルシリアル変換回路の出力と前記第１〜第ｍ−１及び第ｍ＋１〜第ｎ−１の信号選択回路の出力をそれぞれ前記ｎ個の高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置。
【請求項１２】
ｎ（ｎは４以上の整数とする）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される第１〜第ｎのパラレルシリアル変換回路と、前記第１のパラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する出力停止回路と、前記出力停止回路と第２のパラレルシリアル変換回路の出力を入力とする第１の信号選択回路と、第ｉ（ｉは１以上ｎ−３以下のすべての整数値をとるものとする）の信号選択回路の出力と前記第ｉ＋２のパラレルシリアル変換回路の出力を入力とする第ｉ＋１の信号選択回路と、前記第ｎのパラレルシリアル変換回路の出力と前記第ｎ−２の信号選択回路の出力を入力とする第ｎ−１の信号選択回路と、前記出力停止回路と前記ｎ−１個の信号選択回路の制御を行うための制御信号入力端子と、前記第ｎ−１の信号選択回路の出力を入力とする検査用のシリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記検査用のシリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記検査用のシリアルパラレル変換回路の出力が入力され、前記検査用のシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路を備え、前記パラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記検査用のシリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記ｎ個のパラレルシリアル変換回路の出力をそれぞれ前記ｎ個の高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置。
【請求項１３】
ｎ（ｎは５以上の整数とする）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される第１〜第ｎのパラレルシリアル変換回路と、前記第１のパラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する第１の出力停止回路と、前記第１の出力停止回路と前記第２のパラレルシリアル変換回路の出力を入力とする第１の信号選択回路と、第ｉ（ｉは１以上ｎ−４以下のすべての整数値をとるものとする）の信号選択回路の出力と前記第ｉ＋２のパラレルシリアル変換回路の出力を入力とする第ｉ＋１の信号選択回路と、前記第ｎ及び第ｎ−１のパラレルシリアル変換回路の出力と前記第ｎ−３の信号選択回路の出力を入力とする第ｎ−２の信号選択回路と、前記出力停止回路と前記ｎ−２個の信号選択回路の制御を行うための制御信号入力端子と、前記第ｎ−２の信号選択回路の出力を入力とする検査用のシリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記検査用のシリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記検査用のシリアルパラレル変換回路の出力が入力され、前記検査用のシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路を備え、前記パラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記検査用のシリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記ｎ個のパラレルシリアル変換回路の出力をそれぞれ前記ｎ個の高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置。
【請求項１４】
ｎ（ｎは６以上の整数とする）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される第１〜第ｎのパラレルシリアル変換回路と、前記第１のパラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する第１の出力停止回路と、前記第１の出力停止回路と前記第２のパラレルシリアル変換回路の出力を入力とする第１の信号選択回路と、第ｉ（ｉは１以上ｎ−５以下のすべての整数値をとるものとする）の信号選択回路の出力と前記第ｉ＋２のパラレルシリアル変換回路の出力を入力とする第ｉ＋１の信号選択回路と、前記第ｎのパラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する第２の出力停止回路と、前記第２の出力停止回路の出力と前記第ｎ−１のパラレルシリアル変換回路の出力と前記第ｎ−４の信号選択回路の出力を入力とする第ｎ−３の信号選択回路と、前記第１、第２の出力停止回路と前記ｎ−３個の信号選択回路の制御を行うための制御信号入力端子と、前記第ｎ−３の信号選択回路の出力を入力とする検査用のシリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記検査用のシリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記検査用のシリアルパラレル変換回路の出力が入力され、前記検査用のシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路を備え、前記パラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記検査用のシリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記ｎ個のパラレルシリアル変換回路の出力をそれぞれ前記ｎ個の高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置。
【請求項１５】
ｎ（ｎは８以上の整数とする）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される第１〜第ｎのパラレルシリアル変換回路と、前記第１のパラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する第１の出力停止回路と、前記第１の出力停止回路と第２のパラレルシリアル変換回路の出力を入力とする第１の信号選択回路と、第ｉ（ｉは１以上ｍ−３以下のすべての整数値をとるものとし、ｍは４以上ｎ−４以下の整数とする）の信号選択回路の出力と前記第ｉ＋２のパラレルシリアル変換回路の出力を入力とする第ｉ＋１の信号選択回路と、前記第ｎのパラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する第２の出力停止回路と、前記第２の出力停止回路の出力と前記第ｎ−１のパラレルシリアル変換回路の出力を入力とする第ｎ−３の信号選択回路と、第ｊ（ｊはｍ＋１以上ｎ−３以下のすべての整数値をとるものとする）の信号選択回路の出力と前記第ｊ＋１のパラレルシリアル変換回路の出力を入力とする第ｊ−１の信号選択回路と、前記第ｍ−２の信号選択回路の出力と前記第ｍの信号選択回路の出力を入力とする第ｍ−１の信号選択回路と、前記第１、第２の出力停止回路と前記ｎ−３個の信号選択回路の制御を行うための制御信号入力端子と、前記第ｍ−１の信号選択回路の出力を入力とする検査用のシリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記検査用のシリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記検査用のシリアルパラレル変換回路の出力が入力され、前記検査用のシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路を備え、前記パラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記検査用のシリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記ｎ個のパラレルシリアル変換回路の出力をそれぞれ前記ｎ個の高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置。
【請求項１６】
請求項９〜１５のいずれかに記載の半導体集積回路装置において、該半導体集積回路装置内の信号選択回路に請求項９〜１５のいずれかに記載の半導体集積回路装置内の出力停止回路と同等の信号出力を停止する手段を内蔵することを特徴とする半導体集積回路装置。
【請求項１７】
請求項１〜１６のいずれかに記載の半導体集積回路装置において、上記発振回路から供給される高周波クロック信号と上記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは一部を、発振回路に内蔵することを特徴とした半導体集積回路装置。
【請求項１８】
請求項７、８、１６、１７のいずれかに記載の半導体集積回路装置において、上記検査用のクロック・データ再生回路から供給される高周波クロック信号と上記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは一部を、上記検査用のクロック・データ再生回路もしくは上記発振回路に内蔵することを特徴とした半導体集積回路装置。
【請求項１９】
請求項１〜１８のいずれかに記載の半導体集積回路装置において、上記制御信号入力端子による制御により、上記検査用のシリアルパラレル変換回路、ワード同期回路、検査用のパターン生成回路、検査用のパターン照合回路、検査用の高速信号処理回路、検査用の信号処理回路及び検査用のクロック・データ再生回路の消費電力を削減する手段を内蔵することを特徴とした半導体集積回路装置。
【請求項２０】
請求項１〜８、１２〜１９のいずれかに記載の半導体集積回路装置において、上記制御信号入力端子による制御により、上記信号選択回路の消費電力を削減する手段を内蔵することを特徴とした半導体集積回路装置。
【請求項２１】
請求項９〜１１、１６〜１９のいずれかに記載の半導体集積回路装置において、上記制御信号入力端子による制御により、上記高速信号出力端子に対する出力を持たない上記信号選択回路の消費電力を削減する手段を内蔵することを特徴とした半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路装置に関し、特に、光通信用モジュール等に使用される半導体集積回路装置に関する。
【背景技術】
【０００２】
近年、トラヒックの増大に伴い、ネットワークの大容量化が要求されている。その要求を満たすために、光通信装置、光通信装置用の光通信モジュールおよび通信モジュール用半導体集積回路装置（ＬＳＩ）等の研究開発が活発に行なわれている。
【０００３】
図１６は、光トランシーバと呼ばれる一般的な光通信モジュールのブロック図である（非特許文献１参照）。図において、入力電気信号 301 は電気-光変換手段（ＥＯ変換手段） 302 によって出力光信号 303 に変換されて外部に出力され、外部からの入力光信号 304 は光電変換手段（ＯＥ変換手段）305 によって電気信号 306 に変換され、信号再生回路 307 を経由して出力電気信号 308 として外部に出力される。このようなモジュールの信号再生回路等を半導体集積回路で構成する場合、光信号のデータレートが高くなると、半導体集積回路の入出力端子のデータレートも高くなり、一般的な半導体集積回路検査装置（ＬＳＩテスタ）による半導体集積回路の検査ができなくなる（一般的な半導体集積回路検査装置による信号入力及び出力確認ができなくなる）という問題がある。
【０００４】
図１７は、図１６の光通信モジュールにパラレルシリアル変換回路
309 及びシリアルパラレル変換回路 310 を適用した光通信モジュールである（非特許文献２参照）。入力された光信号 304 を電気信号 306 に変換した後にシリアルパラレル変換回路 310 でシリアルパラレル変換して並列電気信号 308 として出力し、また並列電気信号 301 を入力しパラレルシリアル変換回路 309 でパラレルシリアル変換を行なってシリアル電気信号 311 にした後に光信号 303 に変換することにより、モジュールの電気信号入力及び電気信号出力のデータレートを光信号のデータレートより低くすることができる。ただし、パラレルシリアル変換回路 309 を半導体集積回路で構成する場合、シリアル出力のデータレートは光信号のデータレートと同じであるため、光信号のデータレートが高くなると、パラレルシリアル変換回路 309 のシリアル出力端子のデータレートも高くなり、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路の検査ができなくなる（パラレルシリアル変換回路 309 のシリアル出力が正常に出力していることの確認ができなくなる）という問題がある。
【０００５】
図１８は、複数のシリアルパラレル変換回路等を搭載した光通信モジュールである（非特許文献３参照）。この場合、図１７におけるパラレルシリアル変換回路 309 とシリアルパラレル変換回路 310 とが、それぞれ、信号処理回路と複数のパラレルシリアル変換回路の組み合わせ 312 と、信号処理回路と複数のシリアルパラレル変換回路の組み合わせ 313 とに置き換えられ、電気-光変換手段（ＥＯ変換手段）302 及び光電変換手段（ＯＥ変換手段）305 がそれぞれ複数個用いられている。この場合にも、図１７の光通信モジュールと同様に、電気信号入力 301 及び電気信号出力 308 のデータレートを光信号のデータレートより低くすることができるが、パラレルシリアル変換回路（と信号処理回路）を半導体集積回路で構成する場合、シリアル出力のデータレートは光信号のデータレートと同じであるため、光信号のデータレートが高くなると、パラレルシリアル変換回路のシリアル出力端子のデータレートも高くなり、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路の検査ができなくなる（パラレルシリアル変換回路のシリアル出力が正常に出力していることの確認ができなくなる）という問題がある。
【０００６】
図１９は、複数のシリアルパラレル変換回路等を搭載した別の光モジュールの構成例である。図１７の光通信モジュールに搭載されている各機能ブロックを複数個並列に搭載し、さらに信号処理回路も複数個並列に搭載している。具体的な仕様例としては、光通信の業界標準仕様の協議団体であるＯｐｔｉｃａ１  Ｉｎｔｅｒｎｅｔｗｏｒｋｉｎｇ  Ｆｏｒｕｍ（ＯＩＦ）でＳＦＩ-５ｓとよばれる４組の光信号入出力に対応した並列電気信号インターフェースの規格が作成されている（非特許文献４参照）。図１７の光通信モジュールと同様に、電気信号入力 301 及び電気信号出力 308 のデータレートを光信号のデータレートより低くすることができるが、パラレルシリアル変換回路（と信号処理回路）を半導体集積回路で構成する場合、シリアル出力のデータレートは光信号のデータレートと同じであるため、光信号のデータレートが高くなると、パラレルシリアル変換回路のシリアル出力端子のデータレートも高くなり、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路の検査ができなくなる（パラレルシリアル変換回路のシリアル出力が正常に出力していることの確認ができなくなる）という問題がある。
【０００７】
【非特許文献１】“ＸＦＰ（１０  Ｇｉｇａｂｉｔ  Ｓｍａｌｌ  Ｆｏｒｍ  Ｆａｃｔｏｒ  Ｐｌｕｇｇａｂｌｅ  Ｍｏｄｕｌｅ）  Ｒｅｖｉｓｉｏｎ  ０．９２”  ＸＦＰ  ＭＳＡ  Ｊｕｌｙ  １９，  ２００２．
【非特許文献２】“Ｓｅｒｉａｌ  ＯＣ-１９２  １３１０ｎｍ  Ｖｅｒｙ  Ｓｈｏｒｔ  Ｒｅａｃｈ  （ＶＳＲ）  Ｉｎｔｅｒｆａｃｅ”  Ｔｈｅ  Ｏｐｔｉｃａｌ  Ｉｎｔｅｒｎｅｔｗｏｒｋｉｎｇ  Ｆｏｒｕｍ  （ＯＩＦ），  Ｎｏｖｅｍｂｅｒ  １６，  ２０００．
【非特許文献３】“Ｖｅｒｙ  Ｓｈｏｒｔ  Ｒｅａｃｈ  （ＶＳＲ）  ＯＣ-１９２  ｆｏｕｒ  ｆｉｂｅｒ  Ｉｎｔｅｒｆａｃｅ  Ｂａｓｅｄ  ｏｎ  Ｐａｒａｌｌｅｌ  Ｏｐｔｉｃｓ”  Ｔｈｅ  Ｏｐｔｉｃａｌ  Ｉｎｔｅｒｎｅｔｗｏｒｋｉｎｇ  Ｆｏｒｕｍ  （ＯＩＦ），  Ａｕｇｕｓｔ  １７，  ２０００．
【非特許文献４】“Ｓｅｒｄｅｓ  Ｆｒａｍｅｒ  Ｉｎｔｅｒｆａｃｅ  Ｌｅｖｅｌ  ５  （ＳＦＩ-５)：  Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ  Ａｇｒｅｅｍｅｎｔ  ｆｏｒ  ４０Ｇｂ/ｓ  Ｉｎｔｅｒｆａｃｅ  ｆｏｒ  Ｐｈｙｓｉｃａｌ  Ｌａｙｅｒ  Ｄｅｖｉｃｅｓ”  Ｔｈｅ  Ｏｐｔｉｃａｌ  Ｉｎｔｅｒｎｅｔｗｏｒｋｉｎｇ  Ｆｏｒｕｍ  （ＯＩＦ），  Ｊａｎｕａｒｙ  ２９，  ２００２．
【発明の開示】
【発明が解決しようとする課題】
【０００８】
以上に説明したような、一般的な半導体集積回路検査装置による信号入力もしくは出力確認ができない高速信号入力端子もしくは高速信号出力端子を有する半導体集積回路装置の検査（正常動作の確認）は、一般的な半導体集積回路検査装置ではなく、高速信号に対応する特別な検査装置により行う必要があり、そのために検査コストが高くなる（検査の準備に必要な時間等を含めると、通常、検査に必要な時間が長くなる。また、検査装置の購入費用、保守費用及び労務費等が増加する等）という問題がある。
【０００９】
本発明は上記の問題に鑑みてなされたものであり、本発明の主な目的は、パラレルシリアル変換回路等の高速動作回路を内蔵し、しかも一般的な半導体集積回路検査装置による該高速動作回路の検査が可能で、装置内高速信号配線間のクロストークの低減も可能な半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明においては、請求項１に記載のように、
ｎ（ｎは２以上の整数とする）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される第１〜第ｎのパラレルシリアル変換回路と、前記第１〜第ｎ−１のパラレルシリアル変換回路の出力を入力とし入力信号をそのまま出力するかもしくは信号出力を停止する第１〜第ｎ−１の出力停止回路と、前記第１〜第ｎ−１の出力停止回路の出力と前記第ｎのパラレルシリアル変換回路の出力を入力とする信号選択回路と、前記出力停止回路と前記信号選択回路の制御を行う制御信号入力端子と、前記信号選択回路の出力を入力とする検査用のシリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記検査用のシリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記検査用のシリアルパラレル変換回路の出力が入力され、前記検査用のシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路を備え、前記パラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記検査用のシリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記ｎ個のパラレルシリアル変換回路の出力をそれぞれ前記ｎ個の高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置を構成する。
【００１１】
また、本発明においては、請求項２に記載のように、
ｎ（ｎは２以上の整数とする）個の高速信号出力端子と、低速信号出力端子と、低周波クロック入力端子と、特定の時系列パターンを有するデータを生成してそのデータを出力する検査用のパターン生成回路と、前記検査用のパターン生成回路の出力を入力とする第１〜第ｎのパラレルシリアル変換回路と、前記第１〜第ｎ−１のパラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する第１〜第ｎ−１の出力停止回路と、前記第１〜第ｎ−１の出力停止回路の出力と前記第ｎのパラレルシリアル変換回路の出力を入力とする信号選択回路と、前記信号選択回路の出力を入力とする検査用のシリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記検査用のシリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記検査用のシリアルパラレル変換回路の出力が入力され、前記検査用のシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記パラレルシリアル変換回路に入力されたデータ列を再生するワード同期回路と、前記ワード同期回路の出力が入力され、入力されたデータ列が前記検査用のパターン生成回路の出力データ列と一致しているか否かの照合を行う検査用のパターン照合回路と、前記出力停止回路、信号選択回路、検査用のパターン生成回路及び検査用のパターン照合回路の制御を行うための制御信号入力端子を備え、前記検査用のシリアルパラレル変換回路、ワード同期回路もしくは検査用のパターン照合回路のいずれかが前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記検査用のパターン照合回路の照合結果を前記低速信号出力端子から出力し、前記ｎ個のパラレルシリアル変換回路の出力をそれぞれ前記ｎ個の高速信号出力端子から出力することを特徴とした半導体集積回路装置を構成する。
【００１２】
また、本発明においては、請求項３に記載のように、
ｎ（ｎは２以上の整数とする）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるｎ個のパラレルシリアル変換回路と、前記パラレルシリアル変換回路の出力を入力とする第１〜第ｎの高速信号処理回路と、前記第１〜第ｎ−１の高速信号処理回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する第１〜第ｎ−１の出力停止回路と、前記第１〜第ｎ−１の出力停止回路の出力と前記第ｎの高速信号処理回路の出力を入力とする信号選択回路と、前記出力停止回路と前記信号選択回路の制御を行う制御信号入力端子と、前記信号選択回路の出力を入力とする検査用の高速信号処理回路と、前記検査用の高速信号処理回路の出力を入力とする検査用のシリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記検査用のシリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記検査用のシリアルパラレル変換回路の出力が入力され、前記検査用のシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路を備え、前記パラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記検査用のシリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記ｎ個の高速信号処理回路の出力をそれぞれ前記ｎ個の高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力し、前記検査用の高速信号処理回路が前記高速信号処理回路の逆処理を行うことを特徴とした半導体集積回路装置を構成する。
【００１３】
また、本発明においては、請求項４に記載のように、
ｎ（ｎは２以上の整数とする）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるｍ（ｍは１以上の整数とする）個のパラレルシリアル変換回路と、前記ｍ個のパラレルシリアル変換回路の出力が入力されｎ個の出力を持つ高速信号処理回路と、前記高速信号処理回路の第１〜第ｎ−１の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する第１〜第ｎ−１の出力停止回路と、前記第１〜第ｎ−１の出力停止回路の出力と前記高速信号処理回路の第ｎの出力が入力されｍ個の出力を持つ検査用の高速信号処理回路と、前記検査用の高速信号処理回路のｍ個の出力を入力とする信号選択回路と、前記出力停止回路と前記信号選択回路の制御を行う制御信号入力端子と、前記信号選択回路の出力を入力とする検査用のシリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記検査用のシリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記検査用のシリアルパラレル変換回路の出力が入力され、前記検査用のシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路を備え、前記パラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記検査用のシリアルパラレル変換回路もしくはワード同期回路が発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記高速信号処理回路のｎ個の出力をそれぞれ前記ｎ個の高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力し、前記検査用の高速信号処理回路が前記高速信号処理回路の逆処理を行うことを特徴とした半導体集積回路装置を構成する。
【００１４】
また、本発明においては、請求項５に記載のように、
ｎ（ｎは２以上の整数とする）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるｎ個の信号処理回路と、前記信号処理回路の出力を入力とする第１〜第ｎのパラレルシリアル変換回路と、前記第１〜第ｎ−１のパラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する第１〜第ｎ−１の出力停止回路と、前記第１〜第ｎ−１の出力停止回路の出力と前記第ｎのパラレルシリアル変換回路の出力を入力とする信号選択回路と、前記出力停止回路と前記信号選択回路の制御を行う制御信号入力端子と、前記信号選択回路の出力を入力とする検査用のシリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記検査用のシリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記検査用のシリアルパラレル変換回路の出力が入力され、前記検査用のシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記パラレルシリアル変換回路に入力されたデータ列を再生するワード同期回路と、前記ワード同期回路の出力を入力とする前記検査用の信号処理回路を備え、前記パラレルシリアル変換回路もしくは信号処理回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記検査用のシリアルパラレル変換回路、ワード同期回路もしくは検査用の信号処理回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記ｎ個のパラレルシリアル変換回路の出力をそれぞれ前記ｎ個の高速信号出力端子から出力し、前記検査用の信号処理回路の出力を前記低速信号出力端子から出力し、前記検査用の信号処理回路が前記信号処理回路の逆処理を行うことを特徴とした半導体集積回路装置を構成する。
【００１５】
また、本発明においては、請求項６に記載のように、
ｎ（ｎは２以上の整数とする）個の高速信号出力端子と、低速信号出力端子と、低周波クロック入力端子と、特定の時系列パターンを有するデータを生成してそのデータを出力する検査用のパターン生成回路と、前記検査用のパターン生成回路の出力を入力とするｎ個の信号処理回路と、前記信号処理回路の出力を入力とする第１〜第ｎのパラレルシリアル変換回路と、前記第１〜第ｎ−１のパラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する第１〜第ｎ−１の出力停止回路と、前記第１〜第ｎ−１の出力停止回路の出力と前記第ｎのパラレルシリアル変換回路の出力を入力とする信号選択回路と、前記信号選択回路の出力を入力とする検査用のシリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記検査用のシリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記検査用のシリアルパラレル変換回路の出力が入力され、前記検査用のシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えてパラレルシリアル変換回路に入力されたデータ列を再生するワード同期回路と、前記ワード同期回路の出力を入力とする検査用の信号処理回路と、前記検査用の信号処理回路の出力が入力され、入力されたデータ列が前記検査用のパターン生成回路の出力データ列と一致しているか否かの照合を行う検査用のパターン照合回路と、前記出力停止回路、信号選択回路、検査用のパターン生成回路及び検査用のパターン照合回路の制御を行うための制御信号入力端子を備え、前記検査用のシリアルパラレル変換回路、ワード同期回路、検査用の信号処理回路及び検査用のパターン照合回路のいずれかが前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記検査用のパターン照合回路の照合結果を前記低速信号出力端子から出力し、前記ｎ個のパラレルシリアル変換回路の出力をそれぞれ前記ｎ個の高速信号出力端子から出力し、前記検査用の信号処理回路が信号処理回路の逆処理を行うことを特徴とした半導体集積回路装置を構成する。
【００１６】
また、本発明においては、請求項７に記載のように、
ｎ（ｎは２以上の整数とする）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される第１〜第ｎのパラレルシリアル変換回路と、前記第１〜第ｎ−１のパラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する第１〜第ｎ−１の出力停止回路と、前記第１〜第ｎ−１の出力停止回路の出力と前記第ｎのパラレルシリアル変換回路の出力を入力とする信号選択回路と、前記出力停止回路と前記信号選択回路の制御を行う制御信号入力端子と、前記信号選択回路の出力を入力とする検査用のクロック・データ再生回路と、前記検査用のクロック・データ再生回路のクロック出力とデータ出力を入力とする検査用のシリアルパラレル変換回路と、前記パラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記検査用のシリアルパラレル変換回路の出力が入力され、前記検査用のシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路を備え、前記パラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記検査用のシリアルパラレル変換回路もしくはワード同期回路が検査用の前記クロック・データ再生回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記ｎ個のパラレルシリアル変換回路の出力をそれぞれ前記ｎ個の高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置を構成する。
【００１７】
また、本発明においては、請求項８に記載のように、
ｎ（ｎは２以上の整数とする）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるｎ個のパラレルシリアル変換回路と、前記パラレルシリアル変換回路の出力を入力とする前記第１〜第ｎの高速信号処理回路と、前記第１〜第ｎ−１の高速信号処理回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する第１〜第ｎ−１の出力停止回路と、前記第１〜第ｎ−１の出力停止回路の出力と前記第ｎの高速信号処理回路の出力を入力とする信号選択回路と、前記出力停止回路と前記信号選択回路の制御を行う制御信号入力端子と、前記信号選択回路の出力を入力とする検査用のクロック・データ再生回路と、前記検査用のクロック・データ再生回路のクロック出力とデータ出力を入力とする検査用の高速信号処理回路と、前記検査用の高速信号処理回路の出力と前記検査用のクロック・データ再生回路のクロック出力を入力とする検査用のシリアルパラレル変換回路と、前記パラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記検査用のシリアルパラレル変換回路の出力が入力され、前記検査用のシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路を備え、前記パラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記検査用のシリアルパラレル変換回路もしくはワード同期回路が前記検査用のクロック・データ再生回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記ｎ個の高速信号処理回路の出力をそれぞれ前記ｎ個の高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力し、前記検査用の高速信号処理回路が前記高速信号処理回路の逆処理を行うことを特徴とした半導体集積回路装置を構成する。
【００１８】
また、本発明においては、請求項９に記載のように、
ｎ（ｎは３以上の整数とする）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される第１〜第ｎのパラレルシリアル変換回路と、前記第１のパラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する出力停止回路と、前記出力停止回路と前記第２のパラレルシリアル変換回路の出力を入力とする第１の信号選択回路と、第ｉ（ｉは１以上ｎ−１以下のすべての整数値をとるものとする）の信号選択回路の出力と前記第ｉ＋２のパラレルシリアル変換回路の出力を入力とする第ｉ＋１の信号選択回路と、前記出力停止回路と前記ｎ−１個の信号選択回路の制御を行うための制御信号入力端子と、前記第ｎ−１の信号選択回路の出力を入力とする検査用のシリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記検査用のシリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記検査用のシリアルパラレル変換回路の出力が入力され、前記検査用のシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路を備え、前記パラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記検査用のシリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記第１のパラレルシリアル変換回路の出力と前記第１〜第ｎ−１の信号選択回路の出力をそれぞれ前記ｎ個の高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置を構成する。
【００１９】
また、本発明においては、請求項１０に記載のように、
ｎ（ｎは４以上の整数とする）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される第１〜第ｎのパラレルシリアル変換回路と、前記第１のパラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する出力停止回路と、前記出力停止回路の出力と前記第２のパラレルシリアル変換回路の出力を入力とする第１の信号選択回路と、第ｉ（ｉは１以上ｎ−３以下のすべての整数値をとるものとする）の信号選択回路の出力と前記第ｉ＋２のパラレルシリアル変換回路の出力を入力とする第ｉ＋１の信号選択回路と、前記第ｎのパラレルシリアル変換回路の出力と前記第ｎ−２の信号選択回路の出力を入力とする第ｎ−１の信号選択回路と、前記出力停止回路と前記ｎ−１個の信号選択回路の制御を行うための制御信号入力端子と、前記第ｎ−１の信号選択回路の出力を入力とする検査用のシリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記検査用のシリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記検査用のシリアルパラレル変換回路の出力が入力され、前記検査用のシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子から入力されたデータ列を再生するワード同期回路を備え、前記パラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記検査用のシリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記第１及び第ｎのパラレルシリアル変換回路の出力と前記第１〜第ｎ−２の信号選択回路の出力をそれぞれ前記ｎ個の高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置を構成する。
【００２０】
また、本発明においては、請求項１１に記載のように、
ｎ（ｎは６以上の整数とする）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される第１〜第ｎのパラレルシリアル変換回路と、前記第１のパラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する第１の出力停止回路と、前記第１の出力停止回路と前記第２のパラレルシリアル変換回路の出力を入力とする第１の信号選択回路と、第ｉ（ｉは１以上ｍ−２以下のすべての整数値をとるものとし、ｍは３以上ｎ−３以下の整数とする）の信号選択回路の出力と前記第ｉ＋２のパラレルシリアル変換回路の出力を入力とする第ｉ＋１の信号選択回路と、前記第ｎのパラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する第２の出力停止回路と、前記第２の出力停止回路と前記第ｎ−１のパラレルシリアル変換回路の出力を入力とする第ｎ−１の信号選択回路と、第ｊ（ｊはｍ＋２以上ｎ−１以下のすべての整数値をとるものとする）の信号選択回路の出力と前記第ｊ−１のパラレルシリアル変換回路の出力を入力とする第ｊ−１の信号選択回路と、前記第ｍ−１の信号選択回路の出力と前記第ｍ＋１の信号選択回路の出力を入力とする第ｍの信号選択回路と、前記第１、第２の出力停止回路と前記ｎ−１個の信号選択回路の制御を行うための制御信号入力端子と、前記第ｍの信号選択回路の出力を入力とする検査用のシリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記検査用のシリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記検査用のシリアルパラレル変換回路の出力が入力され、前記検査用のシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路を備え、前記パラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記検査用のシリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記第１及び第ｎのパラレルシリアル変換回路の出力と前記第１〜第ｍ−１及び第ｍ＋１〜第ｎ−１の信号選択回路の出力をそれぞれ前記ｎ個の高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置を構成する。
【００２１】
また、本発明においては、請求項１２に記載のように、
ｎ（ｎは４以上の整数とする）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される第１〜第ｎのパラレルシリアル変換回路と、前記第１のパラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する出力停止回路と、前記出力停止回路と第２のパラレルシリアル変換回路の出力を入力とする第１の信号選択回路と、第ｉ（ｉは１以上ｎ−３以下のすべての整数値をとるものとする）の信号選択回路の出力と前記第ｉ＋２のパラレルシリアル変換回路の出力を入力とする第ｉ＋１の信号選択回路と、前記第ｎのパラレルシリアル変換回路の出力と前記第ｎ−２の信号選択回路の出力を入力とする第ｎ−１の信号選択回路と、前記出力停止回路と前記ｎ−１個の信号選択回路の制御を行うための制御信号入力端子と、前記第ｎ−１の信号選択回路の出力を入力とする検査用のシリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記検査用のシリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記検査用のシリアルパラレル変換回路の出力が入力され、前記検査用のシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路を備え、前記パラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記検査用のシリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記ｎ個のパラレルシリアル変換回路の出力をそれぞれ前記ｎ個の高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置を構成する。
【００２２】
また、本発明においては、請求項１３に記載のように、
ｎ（ｎは５以上の整数とする）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される第１〜第ｎのパラレルシリアル変換回路と、前記第１のパラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する第１の出力停止回路と、前記第１の出力停止回路と前記第２のパラレルシリアル変換回路の出力を入力とする第１の信号選択回路と、第ｉ（ｉは１以上ｎ−４以下のすべての整数値をとるものとする）の信号選択回路の出力と前記第ｉ＋２のパラレルシリアル変換回路の出力を入力とする第ｉ＋１の信号選択回路と、前記第ｎ及び第ｎ−１のパラレルシリアル変換回路の出力と前記第ｎ−３の信号選択回路の出力を入力とする第ｎ−２の信号選択回路と、前記出力停止回路と前記ｎ−２個の信号選択回路の制御を行うための制御信号入力端子と、前記第ｎ−２の信号選択回路の出力を入力とする検査用のシリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記検査用のシリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記検査用のシリアルパラレル変換回路の出力が入力され、前記検査用のシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路を備え、前記パラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記検査用のシリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記ｎ個のパラレルシリアル変換回路の出力をそれぞれ前記ｎ個の高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置を構成する。
【００２３】
また、本発明においては、請求項１４に記載のように、
ｎ（ｎは６以上の整数とする）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される第１〜第ｎのパラレルシリアル変換回路と、前記第１のパラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する第１の出力停止回路と、前記第１の出力停止回路と前記第２のパラレルシリアル変換回路の出力を入力とする第１の信号選択回路と、第ｉ（ｉは１以上ｎ−５以下のすべての整数値をとるものとする）の信号選択回路の出力と前記第ｉ＋２のパラレルシリアル変換回路の出力を入力とする第ｉ＋１の信号選択回路と、前記第ｎのパラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する第２の出力停止回路と、前記第２の出力停止回路の出力と前記第ｎ−１のパラレルシリアル変換回路の出力と前記第ｎ−４の信号選択回路の出力を入力とする第ｎ−３の信号選択回路と、前記第１、第２の出力停止回路と前記ｎ−３個の信号選択回路の制御を行うための制御信号入力端子と、前記第ｎ−３の信号選択回路の出力を入力とする検査用のシリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記検査用のシリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記検査用のシリアルパラレル変換回路の出力が入力され、前記検査用のシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路を備え、前記パラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記検査用のシリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記ｎ個のパラレルシリアル変換回路の出力をそれぞれ前記ｎ個の高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置を構成する。
【００２４】
また、本発明においては、請求項１５に記載のように、
ｎ（ｎは８以上の整数とする）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される第１〜第ｎのパラレルシリアル変換回路と、前記第１のパラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する第１の出力停止回路と、前記第１の出力停止回路と第２のパラレルシリアル変換回路の出力を入力とする第１の信号選択回路と、第ｉ（ｉは１以上ｍ−３以下のすべての整数値をとるものとし、ｍは４以上ｎ−４以下の整数とする）の信号選択回路の出力と前記第ｉ＋２のパラレルシリアル変換回路の出力を入力とする第ｉ＋１の信号選択回路と、前記第ｎのパラレルシリアル変換回路の出力が入力され入力信号をそのまま出力するかもしくは信号出力を停止する第２の出力停止回路と、前記第２の出力停止回路の出力と前記第ｎ−１のパラレルシリアル変換回路の出力を入力とする第ｎ−３の信号選択回路と、第ｊ（ｊはｍ＋１以上ｎ−３以下のすべての整数値をとるものとする）の信号選択回路の出力と前記第ｊ＋１のパラレルシリアル変換回路の出力を入力とする第ｊ−１の信号選択回路と、前記第ｍ−２の信号選択回路の出力と前記第ｍの信号選択回路の出力を入力とする第ｍ−１の信号選択回路と、前記第１、第２の出力停止回路と前記ｎ−３個の信号選択回路の制御を行うための制御信号入力端子と、前記第ｍ−１の信号選択回路の出力を入力とする検査用のシリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記検査用のシリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、前記検査用のシリアルパラレル変換回路の出力が入力され、前記検査用のシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路を備え、前記パラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記検査用のシリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、前記ｎ個のパラレルシリアル変換回路の出力をそれぞれ前記ｎ個の高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置を構成する。
【００２５】
また、本発明においては、請求項１６に記載のように、
請求項９〜１５のいずれかに記載の半導体集積回路装置において、該半導体集積回路装置内の信号選択回路に請求項９〜１５のいずれかに記載の半導体集積回路装置内の出力停止回路と同等の信号出力を停止する手段を内蔵することを特徴とする半導体集積回路装置を構成する。
【００２６】
また、本発明においては、請求項１７に記載のように、
請求項１〜１６のいずれかに記載の半導体集積回路装置において、上記発振回路から供給される高周波クロック信号と上記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは一部を、発振回路に内蔵することを特徴とした半導体集積回路装置を構成する。
【００２７】
また、本発明においては、請求項１８に記載のように、
請求項７、８、１６、１７のいずれかに記載の半導体集積回路装置において、上記検査用のクロック・データ再生回路から供給される高周波クロック信号と上記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは一部を、上記検査用のクロック・データ再生回路もしくは上記発振回路に内蔵することを特徴とした半導体集積回路装置を構成する。
【００２８】
また、本発明においては、請求項１９に記載のように、
請求項１〜１８のいずれかに記載の半導体集積回路装置において、上記制御信号入力端子による制御により、上記検査用のシリアルパラレル変換回路、ワード同期回路、検査用のパターン生成回路、検査用のパターン照合回路、検査用の高速信号処理回路、検査用の信号処理回路及び検査用のクロック・データ再生回路の消費電力を削減する手段を内蔵することを特徴とした半導体集積回路装置を構成する。
【００２９】
また、本発明においては、請求項２０に記載のように、
請求項１〜８、１２〜１９のいずれかに記載の半導体集積回路装置において、上記制御信号入力端子による制御により、上記信号選択回路の消費電力を削減する手段を内蔵することを特徴とした半導体集積回路装置を構成する。
【００３０】
また、本発明においては、請求項２１に記載のように、
請求項９〜１１、１６〜１９のいずれかに記載の半導体集積回路装置において、上記制御信号入力端子による制御により、上記高速信号出力端子に対する出力を持たない上記信号選択回路の消費電力を削減する手段を内蔵することを特徴とした半導体集積回路装置を構成する。
【発明の効果】
【００３１】
本発明の実施によって、パラレルシリアル変換回路等の高速動作回路を内蔵し、しかも一般的な半導体集積回路検査装置による該高速動作回路の検査が可能で、装置内高速信号配線間のクロストークの低減も可能な半導体集積回路装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００３２】
以下、図面をもとに本発明の実施形態を説明する。なお、すべての図面において共通する部分には同一の番号を割り当て、重複説明を避ける。
【００３３】
（実施の形態１）
図１は、実施の形態１である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号出力端子 1a 及び 1b と、低速信号入力端子 2a 及び 2b と、低速信号出力端子 3 と、低周波クロック入力端子 4 と、制御信号入力端子 5 と、パラレルシリアル変換回路 11a 及び 11b と、出力停止回路 12 と、信号選択回路 21 と、検査用のシリアルパラレル変換回路 22 と、発振回路 13 と、ワード同期回路 23 を有する。
【００３４】
ここで、低速信号（低周波信号）とは、一般的な半導体集積回路検査装置により入力可能な速度の信号、具体的には数Ｍｂｉｔ/ｓ〜数十Ｍｂｉｔ/ｓ（数ＭＨｚ〜数十ＭＨｚ）程度もしくはそれより低速な信号を、高速信号（高周波信号）とは、それよりも高速な信号を意味する。
【００３５】
パラレルシリアル変換回路 11a は低速信号入力端子 2a から入力されるパラレルデータをシリアルデータに変換して出力停止回路 12 に対して出力するとともに高速信号出力端子 1a より半導体集積回路装置の外部へ出力する。
【００３６】
パラレルシリアル変換回路 11b は低速信号入力端子 2b から入力されるパラレルデータをシリアルデータに変換して信号選択回路 21 に対して出力するとともに高速信号出力端子 1b より半導体集積回路装置の外部へ出力する。
【００３７】
出力停止回路 12 は、制御信号入力端子 5 による設定により、パラレルシリアル変換回路 11a からの入力信号をそのまま信号選択回路 21 に対して出力するか、もしくは信号選択回路 21 に対する信号出力を停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）する。
【００３８】
信号選択回路 21 は、制御信号入力端子 5 の設定により、２つの入力のうちのどちらかから入力された信号を検査用のシリアルパラレル変換回路 22 に対して出力する。
【００３９】
検査用のシリアルパラレル変換回路 22 は、信号選択回路 21 から入力されるシリアルデータをパラレルデータに変換してワード同期回路 23 に対して出力する。
【００４０】
発振回路 13 は、パラレルシリアル変換回路 11a 及び 11b と検査用のシリアルパラレル変換回路 22 もしくはワード同期回路 23 に対して高周波クロック信号を供給する。
【００４１】
ワード同期回路 23 は、検査用のシリアルパラレル変換回路 22 の出力を入力とし、検査用のシリアルパラレル変換回路 22 のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子 2a もしくは 2b から入力されたデータ列を再生して、低速信号出力端子 3 より半導体集積回路装置の外部へ出力する。
【００４２】
低周波クロック入力端子 4 は、ワード同期回路 23 の出力タイミングを決定するため等に使用するが、低周波クロック入力端子 4 から入力される低周波クロック信号と発振回路 13 が出力する高周波クロック信号との間のタイミング条件（周波数比及び位相条件）が安定しないと正常な動作確認ができないため、低周波クロック信号と高周波クロック信号との間のタイミング条件を調整もしくは補償する手段を内蔵する必要がある。構成としては、上記の調整もしくは補償する手段をパラレルシリアル変換回路 11a 及び 11b と検査用のシリアルパラレル変換回路 22 に内蔵させる構成と、パラレルシリアル変換回路 11a 及び 11b とワード同期回路 23 に内蔵させる構成と、発振回路 13 に内蔵させる構成の３通りの構成等がある。
【００４３】
発振回路 13 を、低周波クロック入力端子 4 から入力される低周波クロック信号をリファレンスクロックとしたＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）型の発振回路とする（周波数差と位相差の両方を自動的に調整する）ことにより、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することができる。
【００４４】
発振回路 13 が周波数精度の高い発振回路である場合は、低周波クロック信号と高周波クロック信号の周波数比は一定に保たれるため、ＰＬＬ型の発振回路は必須ではなく、自走型の発振回路（リファレンスクロックを必要としない発振回路）でもよく、その場合、パラレルシリアル変換回路 11a 及び 11b と検査用のシリアルパラレル変換回路 22 にＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ型のメモリ回路）を内蔵すること等により低周波クロック信号と高周波クロック信号との間の位相条件を補償し、クロック間のタイミング条件を補償することができる。なお、この場合、検査用のシリアルパラレル変換回路 22 ではなく、ワード同期回路 23 にＦＩＦＯを内蔵すること等によりクロック間のタイミング条件を補償することもできる。
【００４５】
また、周波数比の調整手段を発振回路 13 に内蔵し、位相補償用のＦＩＦＯ等をパラレルシリアル変換回路
11a 及び 11b 等に内蔵すること等により、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することもできる。
【００４６】
本実施の形態の半導体集積回路装置は、パラレルシリアル変換回路
11a 及び 11b の出力のうちの１つを制御信号入力端子 5 により選択して出力停止回路 12 と信号選択回路 21 （もしくは信号選択回路 21 のみ）を介して検査用のシリアルパラレル変換回路 22 に入力し、検査用のシリアルパラレル変換回路 22 により信号選択回路 21 の出力を低速並列信号に変換するとともに、ワード同期回路 23 により検査用のシリアルパラレル変換回路 22 のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子 2a もしくは 2b よりパラレルシリアル変換回路 11a もしくは 11b に入力されたデータ列を再生して低速信号出力端子 3 より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 11a 及び 11b の検査を可能としている。なお、パラレルシリアル変換回路 11a の検査を行う際には、制御信号入力端子 5 による設定により、パラレルシリアル変換回路 11a の出力を出力停止回路 12 を介してそのまま信号選択回路 21 に入力する。
【００４７】
また、検査時以外に、制御信号入力端子による設定により、出力停止回路 12 の出力を強制的に停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）することにより、出力停止回路 12 の出力信号が伝送される半導体集積回路装置内の配線と交差（及び近接）する別の高速信号配線等に対するクロストーク（漏話）の影響を低減することができる。
【００４８】
本実施の形態では、図１に示すように、パラレルシリアル変換回路
11b と高速信号出力端子 1b を接続する半導体集積回路装置内の配線が、出力停止回路 12 の出力信号が伝送される半導体集積回路装置内の配線と交差するため、出力停止回路 12 の出力を強制的に停止しない場合には、出力停止回路 12 の出力信号が伝送される半導体集積回路装置内の配線から交差する配線に対するクロストークにより、高速信号出力端子 1b から出力される高速信号の特性が劣化する。
【００４９】
しかしながら、上記のように、出力停止回路 12 の出力を強制的に停止することにより、クロストークによる特性劣化を抑止することができる。
【００５０】
なお、検査時以外に半導体集積回路内の別のデータ処理回路等の出力をパラレルシリアル変換回路 11a 及び 11b に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 11a 及び 11b の検査が可能となる。
【００５１】
本実施の形態は、請求項１において、ｎを２とした場合に該当している。請求項１において、ｎが３以上である場合は、低速信号入力端子 2a とパラレルシリアル変換回路 11a と高速信号出力端子 1a と出力停止回路 12 とを組み合わせてなる回路構成を複数組用い、各組の出力停止回路
12 の出力を信号選択回路 21 に入力する構成によって実現する。
【００５２】
（実施の形態２）
図２は、実施の形態２である半導体集積回路装置を示す図である。この半導体集積回路装置は、高速信号出力端子 1a 及び 1b と、低速信号出力端子 3 と、低周波クロック入力端子 4 と、制御信号入力端子 5 と、パラレルシリアル変換回路 14a 及び 14b と、出力停止回路 12 と、信号選択回路 21 と、検査用のシリアルパラレル変換回路 22 と、発振回路 13 と、ワード同期回路 24 と、検査用のパターン生成回路 25 と、検査用のパターン照合回路 26 を有する。
【００５３】
検査用のパターン生成回路 25 は、制御信号入力端子 5 による設定等により、必要に応じて特定の時系列パターンを有するデータを生成してそのデータをパラレルシリアル変換回路 14a 及び 14b に対して出力する。
【００５４】
パラレルシリアル変換回路 14a は検査用のパターン生成回路 25 から入力されるパラレルデータをシリアルデータに変換して出力停止回路 12 に対して出力するとともに高速信号出力端子 1a より半導体集積回路装置の外部へ出力する。
【００５５】
パラレルシリアル変換回路 14b は検査用のパターン生成回路 25 から入力されるパラレルデータをシリアルデータに変換して信号選択回路 21 に対して出力するとともに高速信号出力端子 1b より半導体集積回路装置の外部へ出力する。
【００５６】
なお、パラレルシリアル変換回路 14a 及び 14b は、検査時以外は、検査用のパターン生成回路 25 以外の半導体集積回路装置内部の回路の出力（もしくは別途設けられる低速信号入力端子からの信号）等が、直接あるいは検査用のパターン生成回路 25 を介して入力されるので、その切替等も制御信号入力端子 5 により行う。
【００５７】
発振回路 13 は、パラレルシリアル変換回路 14a 及び 14b と検査用のシリアルパラレル変換回路 22 もしくはワード同期回路 24 に対して高周波クロック信号を供給する。
【００５８】
ワード同期回路 24 は、検査用のシリアルパラレル変換回路 22 の出力を入力とし、検査用のシリアルパラレル変換回路 22 のパラレル出力データを必要に応じて自動的に並び替えてパラレルシリアル変換回路 14a もしくは 14b に入力されたデータ列を再生して、検査用のパターン照合回路 26 に対して出力する。
【００５９】
検査用のパターン照合回路 26 は、ワード同期回路 24 の出力を入力とし、入力されたデータ列が検査用のパターン生成回路 25 の出力データ列と一致しているか否かの照合を行い、照合結果を低速信号出力端子 3 より半導体集積回路装置の外部へ出力する。
【００６０】
制御信号入力端子 5 は、パターン生成回路 25 の設定等、実施の形態１の場合と同様のパラレルシリアル変換回路
14a 及び 14b の入力切替等と出力停止回路 12 及び信号選択回路 21 の制御等の他、パターン照合回路 26 の設定等を行うために使用する。
【００６１】
低周波クロック入力端子 4 は、パターン照合回路 26 の出力タイミングを決定するため等に使用するが、低周波クロック入力端子 4 から入力される低周波クロック信号と発振回路 13 が出力する高周波クロック信号との間のタイミング条件（周波数比及び位相条件）が安定しないと正常な動作確認ができないため、低周波クロック信号と高周波クロック信号との間のタイミング条件を調整もしくは補償する手段を内蔵する必要がある。構成としては、上記の調整もしくは補償する手段を検査用のシリアルパラレル変換回路 22 に内蔵させる構成と、ワード同期回路 24 に内蔵させる構成と、検査用のパターン照合回路 26 に内蔵させる構成と、発振回路 13 に内蔵させる構成の４通りの構成等がある。
【００６２】
実施の形態１と同様に、発振回路 13 にＰＬＬ型の発振回路を内蔵することにより、低周波クロック信号と発振回路 13 のクロック出力との間のタイミング条件を補償することができる。
【００６３】
発振回路 13 内に周波数精度の高い発振回路が内蔵されている場合は、実施の形態１と同様に、検査用のシリアルパラレル変換回路 22 にＦＩＦＯを内蔵すること等により低周波クロック信号と発振回路 13 のクロック出力との間の位相条件を補償し、クロック間のタイミング条件を補償することができる。なお、この場合、検査用のシリアルパラレル変換回路 22 ではなく、ワード同期回路 24 もしくは検査用のパターン照合回路 26 にＦＩＦＯを内蔵すること等によりクロック間のタイミング条件を補償することもできる。
【００６４】
また、周波数比の調整手段を発振回路 13 に内蔵し、位相補償用のＦＩＦＯ等を検査用のシリアルパラレル変換回路 22 に内蔵すること等により、クロック間のタイミング条件を補償することもできる。
【００６５】
本実施の形態の半導体集積回路装置は、実施の形態１の半導体集積回路装置の低速信号入力端子の代わりに検査用のパターン生成回路 25 よりパラレルシリアル変換回路 14a 及び 14b にデータ列を入力し、検査用のパターン照合回路 26 によりワード同期回路 24 の出力が検査用のパターン生成回路 25 の出力データ列と一致しているか否かの照合を行い照合結果を低速信号出力端子 3 より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 14a 及び 14b の検査を可能としている。
【００６６】
また、検査時以外に、制御信号入力端子による設定により、出力停止回路 12 の出力を強制的に停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）することにより、実施の形態１の半導体集積回路の場合と同様に、出力停止回路 12 の出力信号が伝送される半導体集積回路装置内の配線と交差（及び近接）する別の高速信号配線等に対するクロストーク（漏話）の影響を低減することができる。
【００６７】
さらに、実施の形態１の半導体集積回路装置の場合は、低周波クロック入力端子 4 より入力する低周波クロック信号の周波数は、パラレルシリアル変換回路 11a 及び 11b に入力されるパラレルデータの各データのデータレートと同じ周波数か、もしくはより高い周波数が必要となるのに対して、本実施の形態では、パラレルシリアル変換回路 14a 及び 14b に入力されるパラレルデータの各データのデータレートより低い周波数とすることが可能となる。すなわち、検査時に入力可能なクロック信号の周波数が例えば１０ＭＨｚ以下の場合、実施の形態１の場合は、パラレルデータ入力の各データのデータレートが１０Ｍｂｉｔ/ｓ（もしくは２０Ｍｂｉｔ/ｓ）以上となるようなパラレルシリアル変換回路の検査はできないことになるが、本実施の形態では、以下のような構成とすることにより、パラレルデータ入力の各データのデータレートが１０Ｍｂｉｔ/ｓ（もしくは２０Ｍｂｉｔ/ｓ）以上となるようなパラレルシリアル変換回路の検査が可能となる。
【００６８】
例えば、パラレルシリアル変換回路 14a 及び 14b がＫ（Ｋは２以上の整数）並列のパラレルデータ入力をもち、各データのデータレートが１００Ｍｂｉｔ/ｓだとした場合、発振回路 13 は１００×Ｋ ＭＨｚの高周波クロック信号を出力する必要があるが、１００ＭＨｚのクロック信号も発振回路 13 より出力するような構成とする。パターン生成回路 25 をこの１００ＭＨｚクロックで動作させることにより、パラレルシリアル変換回路 14a 及び 14b への１００Ｍｂｉｔ/ｓデータの入力が可能となる。ワード同期回路 24 も１００Ｍｂｉｔ/ｓクロックで動作させることにより正常動作が可能である。パターン照合回路 26 は、照合を行う回路本体を１００Ｍｂｉｔ/ｓクロックで動作させ、照合結果を出力する回路のみを低周波クロック入力端子 4 からの低周波クロック（この例では１０ＭＨｚ）で動作させる。このような構成とすることにより、検査時に入力可能なクロック信号の周波数が例えば１０ＭＨｚ以下の場合でも、パラレルデータ入力の各データのデータレートが１０Ｍｂｉｔ/ｓ（もしくは２０Ｍｂｉｔ/ｓ）以上となるようなパラレルシリアル変換回路の検査が可能となる。
【００６９】
本実施の形態は、請求項２において、ｎを２とした場合に該当している。請求項２において、ｎが３以上である場合は、パラレルシリアル変換回路 14a と高速信号出力端子 1a と出力停止回路 12 とを組み合わせてなる回路構成を複数組用い、各組のパラレルシリアル変換回路 14a に検査用のパターン生成回路 25 の出力を入力し、各組の出力停止回路 12 の出力を信号選択回路 21 に入力する構成によって実現する。
【００７０】
（実施の形態３）
図３は、実施の形態３である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号出力端子 1a 及び 1b と、低速信号入力端子 2a 及び 2b と、低速信号出力端子 3 と、低周波クロック入力端子 4 と、制御信号入力端子 5 と、パラレルシリアル変換回路 15 と、出力停止回路 16 と、信号選択回路 27 と、検査用のシリアルパラレル変換回路 28 と、発振回路 13 と、ワード同期回路 23 と、高速信号処理回路 17a 及び 17b と、検査用の高速信号処理回路 29 を有し、実施の形態１と同様の、低周波クロック信号と高周波クロック信号の間のタイミングを調整もしくは補償する手段を内蔵する。
【００７１】
パラレルシリアル変換回路 15 は低速信号入力端子 2a 及び 2b から入力されるパラレルデータをシリアルデータに変換して高速信号処理回路 17a 及び 17b に対して出力する。
【００７２】
高速信号処理回路 17a は、パラレルシリアル変換回路 15 の出力を入力とし、出力停止回路 16 に対して出力するとともに高速信号出力端子 1a より半導体集積回路装置の外部へ出力する。
【００７３】
高速信号処理回路 17b は、パラレルシリアル変換回路 15 の出力を入力とし、信号選択回路 27 に対して出力するとともに高速信号出力端子 1b より半導体集積回路装置の外部へ出力する。
【００７４】
出力停止回路 16 は、制御信号入力端子 5 による設定により、高速信号処理回路 17a からの入力信号をそのまま信号選択回路 27 に対して出力するか、もしくは信号選択回路 27 に対する信号出力を停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）する。
【００７５】
信号選択回路 27 は、制御信号入力端子 5 の設定により、２つの入力のうちのどちらかから入力された信号を検査用の高速信号処理回路 29 に対して出力する。
【００７６】
検査用の高速信号処理回路 29 は、信号選択回路 27 の出力を入力とし、高速信号処理回路 17a もしくは 17b の逆処理を行って、検査用のシリアルパラレル変換回路 28 に対して出力する。
【００７７】
検査用のシリアルパラレル変換回路 28 は、検査用の高速信号処理回路 29 から入力されるシリアルデータをパラレルデータに変換してワード同期回路 23 に対して出力する。
【００７８】
低周波クロック入力端子 4 は、実施の形態１の場合と同様に、ワード同期回路 23 の出力タイミングを決定するため等に使用する。
【００７９】
本実施の形態の半導体集積回路装置は、高速信号処理回路 17a 及び 17b の出力のうちの１つを制御信号入力端子 5 により選択して出力停止回路 16 と信号選択回路 27 （もしくは信号選択回路 27 のみ）を介して検査用の高速信号処理回路 29 に入力し、検査用の高速信号処理回路 29 により高速信号処理回路 17a もしくは 17b の逆処理を行って、検査用のシリアルパラレル変換回路 28 に対して出力し、検査用のシリアルパラレル変換回路 28 により検査用の高速信号処理回路 29 の出力を低速並列信号に変換するとともに、ワード同期回路 23 により検査用のシリアルパラレル変換回路 28 のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子 2a もしくは 2b よりパラレルシリアル変換回路 15 に入力されたデータ列を再生して低速信号出力端子 3 より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 15 と高速信号処理回路 17a 及び 17b の検査を可能としている。なお、高速信号処理回路 17a の検査を行う際には、制御信号入力端子 5 による設定により、高速信号処理回路 17a の出力を出力停止回路 16 を介してそのまま信号選択回路 27 に入力する。
【００８０】
また、検査時以外に、制御信号入力端子による設定により、出力停止回路 16 の出力を強制的に停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）することにより、実施の形態１の半導体集積回路の場合と同様に、出力停止回路 16 の出力信号が伝送される半導体集積回路装置内の配線と交差（及び近接）する別の高速信号配線等に対するクロストーク（漏話）の影響を低減することができる。
【００８１】
なお、検査時以外に半導体集積回路内の別のデータ処理回路等の出力をパラレルシリアル変換回路 15 に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 15 と高速信号処理回路 17a 及び 17b の検査が可能となる。
【００８２】
また、高速信号処理回路 17a 及び 17b の一部、もしくは、すべてが他の高速信号処理回路と異なる処理を行う場合には、検査用の高速信号処理回路 29 にそれぞれの処理の逆処理を行う回路を内蔵して制御信号入力端子 5 の設定により処理を切り替えることにより一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 15 と高速信号処理回路 17a 及び 17b の検査が可能となる。なお、検査用の高速信号処理回路 29 内に異なる処理を行う複数の回路を内蔵する代わりに、検査用の高速信号処理回路 29 内にＰＬＣ等のプログラマブルな回路（機能変換可能な回路）を内蔵して制御信号入力端子 5、低速信号入力端子 2a 及び 2b、もしくは、別途用意する低速信号入力端子によりＰＬＣ等をプログラムすることにより検査用の高速信号処理回路 29 の処理を切り替えることも可能である。
【００８３】
本実施の形態は、請求項３において、ｎを２とした場合に該当している。請求項３において、ｎが３以上である場合は、低速信号入力端子 2a とパラレルシリアル変換回路 15 と高速信号処理回路 17a と高速信号出力端子 1a と出力停止回路 16 とを組み合わせてなる回路構成を複数組用い、各組の出力停止回路
16 の出力を信号選択回路 27 に入力する構成によって実現する。
【００８４】
また、検査用の高速信号処理回路 29 を削除して信号選択回路 27 の出力を検査用のシリアルパラレル変換回路 28 に直結し、信号選択回路 27 の出力のワード同期が可能となる信号を低速信号入力端子 2a 及び 2b から入力することによっても、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 15 と高速信号処理回路 17a 及び 17b の検査が可能となる。
【００８５】
（実施の形態４）
図４は、実施の形態４である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号出力端子 1a 及び 1b と、低速信号入力端子 2a 及び 2b と、低速信号出力端子 3 と、低周波クロック入力端子 4 と、制御信号入力端子 5 と、パラレルシリアル変換回路 15 と、出力停止回路 18 と、信号選択回路 201 と、検査用のシリアルパラレル変換回路 22 と、発振回路 13 と、ワード同期回路 23 と、高速信号処理回路 19 と、検査用の高速信号処理回路 202 を有し、実施の形態１と同様の、低周波クロック信号と高周波クロック信号の間のタイミングを調整もしくは補償する手段を内蔵する。
【００８６】
高速信号処理回路 19 は、パラレルシリアル変換回路 15 の出力を入力とし、出力停止回路 18 に対して出力するとともに高速信号出力端子 1a より半導体集積回路装置の外部へ出力する第１の出力と、検査用の高速信号処理回路 202 に対して出力するとともに高速信号出力端子 1b より半導体集積回路装置の外部へ出力する第２の出力を有している。
【００８７】
出力停止回路 18 は、制御信号入力端子 5 による設定により、高速信号処理回路 19 からの入力信号をそのまま検査用の高速信号処理回路 202 に対して出力するか、もしくは検査用の高速信号処理回路 202 に対する信号出力を停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）する。
【００８８】
検査用の高速信号処理回路 202 は、出力停止回路 18 の出力と高速信号処理回路 19 の出力からの信号を入力とし、高速信号処理回路 19 の逆処理を行って、信号選択回路 201 に対して出力する。なお、検査用の高速信号処理回路 202 は、高速信号処理回路 19 の入力の数（すなわちパラレルシリアル変換回路 15 の個数と同じ）と同じ数の出力を有する。
【００８９】
信号選択回路 201 は、制御信号入力端子 5 の設定により、検査用の高速信号処理回路 202 の出力のうちの１つから入力された信号を検査用のシリアルパラレル変換回路 22 に対して出力する。
【００９０】
低周波クロック入力端子 4 は、実施の形態１の場合と同様に、ワード同期回路 23 の出力タイミングを決定するため等に使用する。
【００９１】
本実施の形態の半導体集積回路装置は、高速信号処理回路 19 の出力を出力停止回路 18 を介して（もしくは直接）検査用の高速信号処理回路 202 に入力し、検査用の高速信号処理回路 202 により高速信号処理回路 19 の逆処理を行って、信号選択回路 201 に対して出力し、信号選択回路 201 により検査用の高速信号処理回路 202 の出力のうちの１つを制御信号入力端子 5 により選択して検査用のシリアルパラレル変換回路 22 に対して出力し、検査用のシリアルパラレル変換回路 22 により信号選択回路 201 の出力を低速並列信号に変換するとともに、ワード同期回路 23 により検査用のシリアルパラレル変換回路 22 のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子 2a もしくは 2b よりパラレルシリアル変換回路 15 に入力されたデータ列を再生して低速信号出力端子 3 より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 15 と高速信号処理回路 19 の検査を可能としている。なお、検査を行う際には、制御信号入力端子 5 による設定により、高速信号処理回路 19 の第１の出力を出力停止回路 18 を介してそのまま信号選択回路 201 に入力する。
【００９２】
また、検査時以外に、制御信号入力端子による設定により、出力停止回路 18 の出力を強制的に停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）することにより、実施の形態１の半導体集積回路の場合と同様に、出力停止回路 18 の出力信号が伝送される半導体集積回路装置内の配線と交差（及び近接）する別の高速信号配線等に対するクロストーク（漏話）の影響を低減することができる。
【００９３】
なお、パラレルシリアル変換回路 15 が１個のみ内蔵され、高速信号処理回路 19 が複数の出力を有する場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 15 と高速信号処理回路 19 の検査が可能となる。この場合は、検査用の高速信号処理回路 202 の出力が１つなので、信号選択回路 201 は不要となる。
【００９４】
また、検査時以外に半導体集積回路内の別のデータ処理回路等の出力をパラレルシリアル変換回路 15 に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 15 と高速信号処理回路 19 の検査が可能となる。
【００９５】
さらに、検査用の高速信号処理回路 202 内に複数の出力信号を同時に生成する信号処理回路を搭載する代わりに、検査用の高速信号処理回路 202 内にＰＬＣ等のプログラマブルな回路（機能変更可能な回路）を内蔵して制御信号入力端子 5、低速信号入力端子 2a 及び 2b、もしくは、別途用意する低速信号入力端子によりＰＬＣ等をプログラムすることにより検査用の高速信号処理回路 202 の処理を切り替えて検査を行うことも可能である。この場合は、パラレルシリアル変換回路 15 が複数内蔵されている場合でも検査用の高速信号処理回路 202 の出力を１つにすることができるので、信号選択回路 201 は不要となる。
【００９６】
本実施の形態は、請求項４において、ｎを２とした場合に該当している。請求項４において、ｎが３以上である場合は、高速信号処理回路 19 を共通部分とする、低速信号入力端子 2a とパラレルシリアル変換回路 15 と高速信号出力端子 1a と出力停止回路 18 とを組み合わせてなる回路構成を複数組用い、各組の出力停止回路
18 の出力を信号選択回路 202 に入力する構成によって実現する。
【００９７】
また、高速信号処理回路 19 の仕様によっては、検査用の高速信号処理回路 202 を削除して出力停止回路 18 の出力と高速信号処理回路 19 の第２の出力を信号選択回路 201 に直結した場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 15 と高速信号処理回路 19 の検査が可能となる場合がある。
【００９８】
（実施の形態５）
図５は、実施の形態５である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号出力端子 1a 及び 1b と、低速信号入力端子 2a 及び 2b と、低速信号出力端子 3 と、低周波クロック入力端子 4 と、制御信号入力端子 5 と、パラレルシリアル変換回路 101a 及び 101b と、出力停止回路 12 と、信号選択回路 21 と、検査用のシリアルパラレル変換回路 22 と、発振回路 13 と、ワード同期回路 203 と、信号処理回路 102 と、検査用の信号処理回路 204 を有し、実施の形態１と同様の、低周波クロック信号と高周波クロック信号の間のタイミングを調整もしくは補償する手段を内蔵する。
【００９９】
信号処理回路 102 は、低速信号入力端子 2a 及び 2b からの信号を入力とし、パラレルシリアル変換回路 101a 及び 101b に対して出力する。
【０１００】
パラレルシリアル変換回路 101a は信号処理回路 102 から入力されるパラレルデータをシリアルデータに変換して出力停止回路 12 に対して出力するとともに高速信号出力端子 1a より半導体集積回路装置の外部へ出力する。
【０１０１】
パラレルシリアル変換回路 101b は信号処理回路 102 から入力されるパラレルデータをシリアルデータに変換して信号選択回路 21 に対して出力するとともに高速信号出力端子 1b より半導体集積回路装置の外部へ出力する。
【０１０２】
出力停止回路 12 は、制御信号入力端子 5 による設定により、パラレルシリアル変換回路 101a からの入力信号をそのまま信号選択回路 21 に対して出力するか、もしくは信号選択回路 21 に対する信号出力を停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）する。
【０１０３】
ワード同期回路 203 は、検査用のシリアルパラレル変換回路 22 の出力を入力とし、検査用のシリアルパラレル変換回路 22 のパラレル出力データを必要に応じて自動的に並び替えてパラレルシリアル変換回路 101a もしくは 101b に入力されたデータ列を再生して、検査用の信号処理回路 204 に対して出力する。
【０１０４】
検査用の信号処理回路 204 は、ワード同期回路 203 の出力を入力とし、信号処理回路 102 の逆処理を行って低速信号出力端子 3 より半導体集積回路装置の外部へ出力する。
【０１０５】
制御信号入力端子 5 は、実施の形態１の場合と同様に、出力停止回路 12 と信号選択回路 22 の制御等を行うために使用する。
【０１０６】
低周波クロック入力端子 4 は、検査用の信号処理回路 204 の出力タイミングを決定するため等に使用するが、低周波クロック入力端子 4 から入力される低周波クロック信号と発振回路 13 が出力する高周波クロック信号との間のタイミング条件（周波数比及び位相条件）が安定しないと正常な動作確認ができないため、低周波クロック信号と高周波クロック信号との間のタイミング条件を調整もしくは補償する手段を内蔵する必要がある。構成としては、上記の調整もしくは補償する手段をパラレルシリアル変換回路 101a 及び 101b と検査用のシリアルパラレル変換回路 22 に内蔵させる構成と、パラレルシリアル変換回路 101a 及び 101b とワード同期回路 203 に内蔵させる構成と、パラレルシリアル変換回路 101a 及び 101b と検査用の信号処理回路 204 に内蔵させる構成と、信号処理回路 102 と検査用のシリアルパラレル変換回路 22 に内蔵させる構成と、信号処理回路 102 とワード同期回路 203 に内蔵させる構成と、信号処理回路 102 と検査用の信号処理回路 204 に内蔵させる構成と、発振回路 13 に内蔵させる構成の７通りの構成等がある。
【０１０７】
実施の形態１と同様に、発振回路 13 にＰＬＬ型の発振回路を内蔵することにより、低周波クロック信号と発振回路 13 のクロック出力との間のタイミング条件を補償することができる。
【０１０８】
発振回路 13 が周波数精度の高い発振回路である場合は、実施の形態１と同様に、パラレルシリアル変換回路 101a 及び 101b と検査用のシリアルパラレル変換回路 22 にＦＩＦＯを内蔵すること等により低周波クロック信号と高周波クロック信号との間の位相条件を補償し、クロック間のタイミング条件を補償することができる。なお、この場合、パラレルシリアル変換回路 101a 及び 101b ではなく、信号処理回路 102 にＦＩＦＯを内蔵すること等によりクロック間のタイミング条件を補償することもできる。
【０１０９】
また、周波数比の調整手段を発振回路 13 に内蔵し、位相補償用のＦＩＦＯ等をパラレルシリアル変換回路
101a 及び 101b に内蔵すること等により、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することもできる。
【０１１０】
本実施の形態の半導体集積回路装置は、パラレルシリアル変換回路
101a 及び 101b の出力のうちの１つを制御信号入力端子 5 により選択して出力停止回路 12 と信号選択回路 21 （もしくは信号選択回路 21 のみ）を介して検査用のシリアルパラレル変換回路 22 に入力し、検査用のシリアルパラレル変換回路 22 により信号選択回路 21 の出力を低速並列信号に変換するとともに、ワード同期回路 203 により検査用のシリアルパラレル変換回路 22 のパラレル出力データを必要に応じて自動的に並び替えて信号処理回路 102 よりパラレルシリアル 101a もしくは 101b に入力されたデータ列を再生し、検査用の信号処理回路 204 により信号処理回路 102 の逆処理を行って低速信号出力端子 3 より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 101a 及び 101b と信号処理回路 102 の検査を可能としている。なお、パラレルシリアル変換回路 101a の検査を行う際には、制御信号入力端子 5 による設定により、パラレルシリアル変換回路 101a の出力を出力停止回路 12 を介してそのまま信号選択回路 21 に入力する。
【０１１１】
また、検査時以外に、制御信号入力端子による設定により、出力停止回路 12 の出力を強制的に停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）することにより、実施の形態１の半導体集積回路の場合と同様に、出力停止回路 12 の出力信号が伝送される半導体集積回路装置内の配線と交差（及び近接）する別の高速信号配線等に対するクロストーク（漏話）の影響を低減することができる。
【０１１２】
なお、検査時以外に半導体集積回路内の別のデータ処理回路等の出力を信号処理回路 102 に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 101a 及び 101b と信号処理回路 102 の検査が可能となる。
【０１１３】
さらに、信号処理回路 102 の一部、もしくは、すべてが他の信号処理回路と異なる処理を行う場合には、検査用の信号処理回路 204 にそれぞれの処理の逆処理を行う回路を内蔵して制御信号入力端子 5 の設定により処理を切り替えることにより一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 101a 及び 101b と信号処理回路 102 の検査が可能となる。なお、検査用の信号処理回路 204 内に異なる処理を行う複数の回路を内蔵する代わりに、検査用の信号処理回路 204 内にＰＬＣ等のプログラマブルな回路（機能変更可能な回路）を内蔵して制御信号入力端子 5、低速信号入力端子 2a 及び 2b、もしくは、別途用意する低速信号入力端子によりＰＬＣ等をブログラムすることにより検査用の信号処理回路 204 の処理を切り替えることも可能である。
【０１１４】
本実施の形態は、請求項５において、ｎを２とした場合に該当している。請求項５において、ｎが３以上である場合は、低速信号入力端子 2a と信号処理回路 102 とパラレルシリアル変換回路 101a と高速信号出力端子 1a と出力停止回路 12 とを組み合わせてなる回路構成を複数組用い、各組の出力停止回路
12 の出力を信号選択回路 21 に入力する構成によって実現する。
【０１１５】
また、検査用の信号処理回路 204 を削除してワード同期回路 203 の出力を直接低速信号出力端子 3 から出力することによっても、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 101a 及び 101b と信号処理回路 102 の検査が可能となる。
【０１１６】
（実施の形態６）
図６は、実施の形態６である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号出力端子 1a 及び 1b と、低速信号出力端子 3 と、低周波クロック入力端子 4 と、制御信号入力端子 5 と、パラレルシリアル変換回路 101a 及び 101b と、出力停止回路 12 と、信号選択回路 21 と、検査用のシリアルパラレル変換回路 22 と、発振回路 13 と、ワード同期回路 203 と、検査用のパターン生成回路 205 と、検査用のパターン照合回路 206 と、信号処理回路 103 と、検査用の信号処理回路 207 を有し、実施の形態１と同様の、低周波クロック信号と高周波クロック信号の間のタイミングを調整もしくは補償する手段を内蔵する。
【０１１７】
検査用のパターン生成回路 205 は、制御信号入力端子 5 による設定等により、必要に応じて特定の時系列パターンを有するデータを生成してそのデータを信号処理回路 103 に対して出力する。
【０１１８】
信号処理回路 103 は、検査用のパターン生成回路 205 からの信号を入力とし、パラレルシリアル変換回路 101a 及び 101b に対して出力する。また、信号処理回路 103 には、検査時以外は、検査用のパターン生成回路 205 以外の半導体集積回路装置内部の回路の出力（もしくは別途設けられる低速信号入力端子からの信号）等が、検査用のパターン生成回路 205 を介して、あるいは直接に、入力されるので、その切替等も制御信号入力端子 5 により行う。
【０１１９】
検査用の信号処理回路 207 は、ワード同期回路 203 の出力を入力とし、信号処理回路 103 の逆処理を行って、検査用のパターン照合回路 206 に対して出力する。
【０１２０】
検査用のパターン照合回路 206 は、検査用の信号処理回路 207 の出力を入力とし、入力されたデータ列が検査用のパターン生成回路 205 の出力データ列と一致しているか否かの照合を行い、照合結果を低速信号出力端子 3 より半導体集積回路装置の外部へ出力する。
【０１２１】
制御信号入力端子 5 は、パターン生成回路 205 の設定等、信号処理回路 103 の入力切替等、実施の形態１の場合と同様の出力停止回路 12 と信号選択回路 21 の設定等の他、パターン照合回路 206 の設定等を行うために使用する。
【０１２２】
低周波クロック入力端子 4 は、パターン照合回路 206 の出力タイミングを決定するため等に使用するが、低周波クロック入力端子 4 から入力される低周波クロック信号と発振回路 13 が出力する高周波クロック信号との間のタイミング条件（周波数比及び位相条件）が安定しないと正常な動作確認ができないため、低周波クロック信号と高周波クロック信号との間のタイミング条件を調整もしくは補償する手段を内蔵する必要がある。構成としては、上記の調整もしくは補償する手段を検査用のシリアルパラレル変換回路 22 に内蔵させる構成と、ワード同期回路 203 に内蔵させる構成と、検査用の信号処理回路 207 に内蔵させる構成と、検査用のパターン照合回路 206 に内蔵させる構成と、発振回路 13 に内蔵させる構成の５通りの構成等がある。
【０１２３】
実施の形態１と同様に、発振回路 13 にＰＬＬ型の発振回路を内蔵することにより、低周波クロック信号と発振回路 13 のクロック出力との間のタイミング条件を補償することができる。
【０１２４】
発振回路 13 内に周波数精度の高い発振回路が内蔵されている場合は、実施の形態１と同様に、検査用のシリアルパラレル変換回路 22 にＦＩＦＯを内蔵すること等により低周波クロック信号と高周波クロック信号との間の位相条件を補償し、クロック間のタイミング条件を補償することができる。なお、この場合、検査用のシリアルパラレル変換回路 22 ではなく、ワード同期回路 203、検査用の信号処理回路 207、もしくは検査用のパターン照合回路 206 にＦＩＦＯを内蔵すること等によりクロック間のタイミング条件を補償することもできる。
【０１２５】
また、周波数比の調整手段を発振回路 13 に内蔵し、位相補償用のＦＩＦＯ等を検査用のシリアルパラレル変換回路 22 に内蔵すること等により、クロック間のタイミング条件を補償することもできる。
【０１２６】
本実施の形態の半導体集積回路装置は、実施の形態５の半導体集積回路装置の低速信号入力端子の代わりに検査用のパターン生成回路 205 より信号処理回路 103 にデータ列を入力し、検査用のパターン照合回路 206 により検査用の信号処理回路 207 の出力が検査用のパターン生成回路 205 の出力データ列と一致しているか否かの照合を行い照合結果を低速信号出力端子 3 より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 101a 及び 101b と信号処理回路 103 の検査を可能としている。
【０１２７】
また、検査時以外に、制御信号入力端子による設定により、出力停止回路 12 の出力を強制的に停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）することにより、実施の形態１の半導体集積回路の場合と同様に、出力停止回路 12 の出力信号が伝送される半導体集積回路装置内の配線と交差（及び近接）する別の高速信号配線等に対するクロストーク（漏話）の影響を低減することができる。
【０１２８】
なお、本実施の形態の半導体集積回路装置では、実施の形態２の場合と同様に、低周波クロック入力端子 4 より入力する低周波クロック信号の周波数をパラレルシリアル変換回路 101a 及び 101b に入力されるパラレルデータの各データのデータレートより低い周波数とすることが可能となる。
【０１２９】
さらに、信号処理回路 103 の一部、もしくは、すべてが他の信号処理回路と異なる処理を行う場合には、検査用の信号処理回路 207 にそれぞれの処理の逆処理を行う回路を内蔵して制御信号入力端子 5 の設定により処理を切り替えることにより一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 101a 及び 101b と信号処理回路 103 の検査が可能となる。なお、検査用の信号処理回路 207 内に異なる処理を行う複数の回路を内蔵する代わりに、検査用の信号処理回路 207 内にＰＬＣ等のプログラマブルな回路（機能変更可能な回路）を内蔵して制御信号入力端子 5、低速信号入力端子 2a 及び 2b、もしくは、別途用意する低速信号入力端子によりＰＬＣ等をプログラムすることにより検査用の信号処理回路 207 の処理を切り替えることも可能である。
【０１３０】
本実施の形態は、請求項６において、ｎを２とした場合に該当している。請求項６において、ｎが３以上である場合は、信号処理回路 103 とパラレルシリアル変換回路 101a と高速信号出力端子 1a と出力停止回路 12 とを組み合わせてなる回路構成を複数組用い、各組の信号処理回路
103 に検査用のパターン生成回路 205 の出力を入力し、各組の出力停止回路 12 の出力を信号選択回路 21 に入力する構成によって実現する。
【０１３１】
（実施の形態７）
図７は、実施の形態７である半導体集積回路装置を示す図である。この半導体集積回路装置は、高速信号出力端子 1a 及び 1b と、低速信号入力端子 2a 及び 2b と、低速信号出力端子 3 と、低周波クロック入力端子 4 と、制御信号入力端子 5 と、パラレルシリアル変換回路 11a 及び 11b と、出力停止回路 12 と、信号選択回路 208 と、検査用のシリアルパラレル変換回路 209 と、発振回路 104 と、ワード同期回路 23 と、検査用のクロック・データ再生回路 210 を有する。
【０１３２】
信号選択回路 208 は、制御信号入力端子 5 の設定により、出力停止回路 12 の出力とパラレルシリアル変換回路 11b の２つの出力のうちのどちらかを検査用のクロック・データ再生回路 210 に対して出力する。
【０１３３】
検査用のクロック・データ再生回路 210 は、信号選択回路 208 の出力からクロツクを抽出し、またその抽出したクロックにより入力データを再生して検査用のシリアルパラレル変換回路 209 に対して出力する。また抽出したクロックも検査用のシリアルパラレル変換回路 209 に対して出力する。
【０１３４】
検査用のシリアルパラレル変換回路 209 は、検査用のクロック・データ再生回路 210 のデータ出力をパラレルデータに変換してワード同期回路 23 に対して出力する。
【０１３５】
発振回路 104 は、パラレルシリアル変換回路 11a 及び 11b に対して高周波クロック信号を供給する。
【０１３６】
制御信号入力端子 5 は、実施の形態１の場合と同様に、出力停止回路 12 と信号選択回路 208 の制御等を行うために使用する。
【０１３７】
低周波クロック入力端子 4 は、実施の形態１の場合と同様に、ワード同期回路 23 の出力タイミングを決定するため等に使用するが、低周波クロック入力端子 4 から入力される低周波クロック信号と発振回路 104 が出力する高周波クロック信号との間のタイミング条件（周波数比及び位相条件）が安定しないと正常な動作確認ができないため、低周波クロック信号と高周波クロック信号との間のタイミング条件を調整もしくは補償する手段を内蔵する必要がある。構成としては、上記の調整もしくは補償する手段をパラレルシリアル変換回路 11a 及び 11b に内蔵させる構成と、検査用のクロック・データ再生回路 210 に内蔵させる構成と、発振回路 104 に内蔵させる構成の３通りの構成等がある。
【０１３８】
実施の形態１と同様に、発振回路 104 を、ＰＬＬ型の発振回路とすることにより、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することができる。
【０１３９】
発振回路 104 が周波数精度の高い発振回路である場合は、実施の形態１と同様に、パラレルシリアル変換回路 11a 及び 11b にＦＩＦＯを内蔵すること等により低周波クロック信号と高周波クロック信号との間の位相条件を補償し、クロック間のタイミング条件を補償することができる。
【０１４０】
また、周波数比の調整手段を発振回路 104 に内蔵し、位相補償用のＦＩＦＯ等をパラレルシリアル変換回路
11a 及び 11b に内蔵すること等により、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することもできる。
【０１４１】
さらに、低周波クロック入力端子 4 から入力される低周波クロック信号と検査用のクロック・データ再生回路 210 が出力する高周波クロック信号との間のタイミング条件（周波数比及び位相条件）が安定しないと正常な動作確認ができないため、低周波クロック信号と検査用のクロック・データ再生回路 210 のクロック出力との間のタイミング条件を調整もしくは補償する手段を内蔵する必要がある。構成としては、上記の調整もしくは補償する手段を検査用のシリアルパラレル変換回路 209 に内蔵させる構成と、ワード同期回路 23 に内蔵させる構成と、検査用のクロック・データ再生回路 210 に内蔵させる構成の３通りの構成がある。
【０１４２】
検査用のクロック・データ再生回路 210 に、低周波クロック入力端子 4 から入力される低周波クロック信号をリファレンスクロックとしたＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）型の発振回路を内蔵する（周波数差と位相差の両方を自動的に調整する）ことにより、低周波クロック信号と検査用のクロック・データ再生回路 210 のクロック出力との間のタイミング条件を補償することができる。
【０１４３】
検査用のクロック・データ再生回路 210 内に周波数精度の高い発振回路が内蔵されている場合は、低周波クロック信号と検査用のクロック・データ再生回路 210 のクロック出力の周波数比は一定に保たれるため、ＰＬＬ型の発振回路は必須ではなく、自走型の発振回路（リファレンスクロックを必要としない発振回路）でもよく、その場合、検査用のシリアルパラレル変換回路 209 にＦＩＦＯを内蔵すること等により低周波クロック信号と検査用のクロック・データ再生回路 210 のクロック出力との間の位相条件を補償し、クロック間のタイミング条件を補償することができる。なお、この場合、検査用のシリアルパラレル変換回路 209 ではなく、ワード同期回路 23 にＦＩＦＯを内蔵すること等によりクロック間のタイミング条件を補償することもできる。
【０１４４】
また、周波数比の調整手段を検査用のクロック・データ再生回路
210 に内蔵し、位相補償用のＦＩＦＯ等を検査用のシリアルパラレル変換回路 209 に内蔵すること等により、クロック間のタイミング条件を補償することもできる。
【０１４５】
本実施の形態の半導体集積回路装置は、パラレルシリアル変換回路
11a 及び 11b の出力のうちの１つを制御信号入力端子 5 により選択して出力停止回路 12 と信号選択回路 208 （もしくは信号選択回路 208 のみ）を介して検査用のクロック・データ再生回路 210 に対して出力し、信号選択回路 208 の出力を検査用のクロック・データ再生回路 210 により再生して検査用のシリアルパラレル変換回路 209 に入力し、検査用のシリアルパラレル変換回路 209 により信号選択回路 208 の出力を低速並列信号に変換するとともに、ワード同期回路 23 により検査用のシリアルパラレル変換回路 209 のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子 2a もしくは 2b よりパラレルシリアル変換回路 11a もしくは 11b に入力されたデータ列を再生して低速信号出力端子 3 より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 11a 及び 11b の検査を可能としている。なお、実施の形態１の場合と同様に、パラレルシリアル変換回路 11a の検査を行う際には、制御信号入力端子 5 による設定により、パラレルシリアル変換回路 11a の出力を出力停止回路 12 を介してそのまま信号選択回路 208 に入力する。
【０１４６】
また、検査時以外に、制御信号入力端子による設定により、出力停止回路 12 の出力を強制的に停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）することにより、実施の形態１の半導体集積回路の場合と同様に、出力停止回路 12 の出力信号が伝送される半導体集積回路装置内の配線と交差（及び近接）する別の高速信号配線等に対するクロストーク（漏話）の影響を低減することができる。
【０１４７】
なお、検査時以外に半導体集積回路内の別のデータ処理回路等の出力をパラレルシリアル変換回路 11a 及び 11b に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 11a 及び 11b の検査が可能となる。
【０１４８】
本実施の形態は、請求項７において、ｎを２とした場合に該当している。請求項７において、ｎが３以上である場合は、低速信号入力端子 2a とパラレルシリアル変換回路 11a と高速信号出力端子 1a と出力停止回路 12 とを組み合わせてなる回路構成を複数組用い、各組の出力停止回路
12 の出力を信号選択回路 208 に入力する構成によって実現する。
【０１４９】
（実施の形態８）
図８は、実施の形態８である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号出力端子 1a 及び 1b と、低速信号入力端子 2a 及び 2b と、低速信号出力端子 3 と、低周波クロック入力端子 4 と、制御信号入力端子 5 と、パラレルシリアル変換回路 15 と、出力停止回路 16 と、信号選択回路 208 と、検査用のシリアルパラレル変換回路 211 と、発振回路 104 と、ワード同期回路 23 と、高速信号処理回路 17a 及び 17b と、検査用の高速信号処理回路 212 と検査用のクロック・データ再生回路 213 を有し、実施の形態７と同様の、低周波クロック信号と高周波クロック信号（発振回路 104 の出力と検査用のクロック・データ再生回路 213 のクロック出力）の間のタイミングを調整もしくは補償する手段を内蔵する。
【０１５０】
検査用のクロック・データ再生回路 213 は、信号選択回路 208 の出力からクロックを抽出し、またその抽出したクロックにより入力データを再生して検査用の高速信号処理回路 212 に対して出力する。また抽出したクロックを検査用の高速信号処理回路 212 と検査用のシリアルパラレル変換回路 211 に対して出力する。
【０１５１】
検査用の高速信号処理回路 212 は、検査用のクロック・データ再生回路 213 の出力が入力され、高速信号処理回路 17a もしくは 17b の逆処理を行って、検査用のシリアルパラレル変換回路 211 に対して出力する。
【０１５２】
検査用のシリアルパラレル変換回路 211 は、検査用の高速信号処理回路 212 の出力をパラレルデータに変換してワード同期回路 23 に対して出力する。
【０１５３】
制御信号入力端子 5 は、実施の形態１の場合と同様に、出力停止回路 16 と信号選択回路 208 の制御等を行うために使用する。
【０１５４】
低周波クロック入力端子 4 は、実施の形態７の場合と同様に、ワード同期回路 23 の出力タイミングを決定するため等に使用する。
【０１５５】
本実施の形態の半導体集積回路装置は、高速信号処理回路 17a 及び 17b の出力のうちの１つを出力停止回路 16 と信号選択回路 208 （もしくは信号選択回路 208 のみ）を介して検査用のクロック・データ再生回路 213 に対して出力し、信号選択回路 208 の出力を検査用のクロック・データ再生回路 213 により再生して検査用の高速信号処理回路 212 に入力し、検査用の高速信号処理回路 212 により高速信号処理回路 17a もしくは 17b の逆処埋を行って、検査用のシリアルパラレル変換回路 211 に対して出力し、検査用のシリアルパラレル変換回路 211 により検査用の高速信号処理回路 212 の出力を低速並列信号に変換するとともに、ワード同期回路 23 により検査用のシリアルパラレル変換回路 211 のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子 2a もしくは 2b よりパラレルシリアル変換回路 15 に入力されたデータ列を再生して低速信号出力端子 3 より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 15 と高速信号処理回路 17a 及び 17b の検査を可能としている。なお、実施の形態３の場合と同様に、高速信号処理回路 17a の検査を行う際には、制御信号入力端子 5 による設定により、高速信号処理回路 17a の出力を出力停止回路 16 を介してそのまま信号選択回路 208 に入力する。
【０１５６】
また、検査時以外に、制御信号入力端子による設定により、出力停止回路 16 の出力を強制的に停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）することにより、実施の形態１の半導体集積回路の場合と同様に、出力停止回路 16 の出力信号が伝送される半導体集積回路装置内の配線と交差（及び近接）する別の高速信号配線等に対するクロストーク（漏話）の影響を低減することができる。
【０１５７】
なお、実施の形態３の場合と同様に、検査時以外に半導体集積回路内の別のデータ処理回路等の出力をパラレルシリアル変換回路 15 に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 15 と高速信号処理回路 17a 及び 17b の検査が可能となる。
【０１５８】
また、高速信号処理回路 17a 及び 17b の一部、もしくは、すべてが他の高速信号処理回路と異なる処理を行う場合には、検査用の高速信号処理回路 212 にそれぞれの処理の逆処理を行う回路を内蔵して制御信号入力端子 5 の設定により処理を切り替えることにより一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 15 と高速信号処理回路 17a 及び 17b の検査が可能となることも実施の形態３の場合と同様である。なお、検査用の高速信号処理回路 212 内に異なる処理を行う複数の回路を内蔵する代わりに、検査用の高速信号処理回路 212 内にＰＬＣ等のプログラマブルな回路（機能変更可能な回路）を内蔵して制御信号入力端子 5、低速信号入力端子 2a 及び 2b、もしくは、別途用意する低速信号入力端子によりＰＬＣ等をプログラムすることにより検査用の高速信号処理回路 212 の処理を切り替えることも同様に可能である。
【０１５９】
本実施の形態は、請求項８において、ｎを２とした場合に該当している。請求項８において、ｎが３以上である場合は、低速信号入力端子 2a とパラレルシリアル変換回路 15 と高速信号処理回路 17a と高速信号出力端子 1a と出力停止回路 16 とを組み合わせてなる回路構成を複数組用い、各組の出力停止回路
16 の出力を信号選択回路 208 に入力する構成によって実現する。
【０１６０】
さらに、検査用の高速信号処理回路 212 を削除して検査用のクロック・データ再生回路 213 のデータ出力を検査用のシリアルパラレル変換回路 211 に直結し、検査用のクロック・データ再生回路 213 のデータ出力のワード同期が可能となる信号を低速信号入力端子
2a 及び 2b から入力することによっても、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 15 と高速信号処理回路 17a 及び 17b の検査が可能となる。
【０１６１】
（実施の形態９）
図９は、実施の形態９である半導体集積回路装置を示す図である。この半導体集積回路装置は、この半導体集積回路装置は、高速信号出力端子 1a、1b 及び 1c と、低速信号入力端子 2a、2b 及び 2c と、低速信号出力端子 3 と、低周波クロック入力端子 4 と、制御信号入力端子 5 と、パラレルシリアル変換回路 11a、105b 及び 105c と、出力停止回路 12 と、信号選択回路 106b 及び 106c と、検査用のシリアルパラレル変換回路 214 と、発振回路 13 と、ワード同期回路 23 を有し、実施の形態１と同様の、低周波クロック信号と高周波クロック信号の間のタイミングを調整もしくは補償する手段を内蔵する。
【０１６２】
パラレルシリアル変換回路 105b 及び 105c は、低速信号入力端子 2b もしくは 2c から入力されるパラレルデータをシリアルデータに変換して信号選択回路 106b もしくは 106c に対して出力する。
【０１６３】
信号選択回路 106b は、制御信号入力端子 5 の設定により、出力停止回路 12 の出力とパラレルシリアル変換回路 105b の出力のうちのどちらかの信号を信号選択回路 106c に対して出力するとともに高速信号出力端子 1b より半導体集積回路装置の外部へ出力する。
【０１６４】
信号選択回路 106c は、制御信号入力端子 5 の設定により、信号選択回路 106b の出力とパラレルシリアル変換回路 105c の出力のうちのどちらかの信号を検査用のシリアルパラレル変換回路 214 に対して出力する。
【０１６５】
制御信号入力端子 5 は、上記の信号選択回路 106b 及び 106c の制御の他に、実施の形態１の場合と同様に、出力停止回路 12 の制御等を行うために使用する。
【０１６６】
低周波クロック入力端子 4 は、実施の形態１の場合と同様に、ワード同期回路 23 の出力タイミングを決定するため等に使用する。
【０１６７】
本実施の形態の半導体集積回路装置は、複数のパラレルシリアル変換回路の出力のうちの１つを制御信号入力端子 5 により選択して出力停止回路 12 と複数の信号選択回路（または、１っもしくは複数の信号選択回路のみ）を介して検査用のシリアルパラレル変換回路 214 に入力し、検査用のシリアルパラレル変換回路 214 により信号選択回路 106c の出力を低速並列信号に変換するとともに、ワード同期回路 23 により検査用のシリアルパラレル変換回路 214 のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子 2a、2b もしくは 2c よりパラレルシリアル変換回路に入力されたデータ列を再生して低速信号出力端子 3 より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路の検査を可能としている。なお、実施の形態１の場合と同様に、パラレルシリアル変換回路 11a の検査を行う際には、制御信号入力端子 5 による設定により、パラレルシリアル変換回路 11a の出力を出力停止回路 12 を介してそのまま信号選択回路 106b に入力する。
【０１６８】
また、検査時以外に、制御信号入力端子による設定により、出力停止回路 12 の出力を強制的に停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）することにより、出力停止回路 12 の出力が入力される信号選択回路 106b 内（及び出力停止回路 12 の出力信号が伝送される半導体集積回路装置内の配線に近接する）の別の高速信号配線（もしくはトランジスタ等など素子）等に対するクロストーク（漏話）の影響を低減することができる。
【０１６９】
出力停止回路 12 の出力を強制的に停止しない場合には、出力停止回路 12 の出力信号が伝送される半導体集積回路装置内の配線から信号選択回路 106b 内の配線（もしくはトランジスタ等など素子）等に対するクロストークにより、高速信号出力端子 1b から出力される高速信号の特性が劣化する。
【０１７０】
しかしながら、上記のように、出力停止回路 12 の出力を強制的に停止することにより、クロストークによる特性劣化を抑止することができる。
【０１７１】
さらに、検査時以外に、制御信号入力端子による設定により、信号選択回路 106b の高速信号出力端子 1b に対する出力はそのまま出力し、信号選択回路 106b の信号選択回路 106c に対する出力のみを強制的に停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）する手段を内蔵することにより、信号選択回路 106b の出力が入力される信号選択回路 106c 内（及び信号選択回路 106b の信号選択回路 106c に対する出力が伝送される半導体集積回路装置内の配線に近接する）の別の高速信号配線（もしくはトランジスタ等など素子）等に対するクロストーク（漏話）の影響を低減することができる。
【０１７２】
なお、検査時以外に半導体集積回路内の別のデータ処理回路等の出力をパラレルシリアル変換回路 11a、105b 及び 105c に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 11a、105b 及び 105c の検査が可能となる。
【０１７３】
また、本実施の形態の半導体集積回路装置は、パラレルシリアル変換回路 105b 及び 105c と高速信号出力端子 1b 及び 1c の間に信号選択回路 106b、106c が挿入されていることが特徴であるが、実施の形態１と比較した場合、特に高速信号の速度がＧｂｉｔ/ｓクラスもしくはそれ以上になった場合に、以下の理由で消費電力が小さくなる等の利点がある。
【０１７４】
実施の形態１では、通常、出力停止回路 12 はパラレルシリアル変換回路 11a の近傍に配置されるので、信号選択回路を検査用のシリアルパラレル変換回路の近傍に配置すると、出力停止回路 12 から出力される高速信号を検査用のシリアルパラレル変換回路の近傍に配置された信号選択回路まで伝送する必要がある。特にパラレルシリアル変換回路の個数が大きい場合、この伝送距離が長くなり、途中に中継回路（バッファ）を設ける等の対策が必要になる。
【０１７５】
一方、本実施の形態の半導体集積回路装置では、上記のような中継回路は不要であるためその分消費電力が小さくなる。
【０１７６】
なお、本実施の形態は、請求項９に記載の半導体集積回路装置においてｎを３とした場合に相当する。請求項９において、ｎが４以上である場合は、低速信号入力端子 2c とパラレルシリアル変換回路 105c と信号選択回路 106c と高速信号出力端子 1c を組み合わせてなる回路構成を複数組用い、各回路構成の信号選択回路を直列に接続した構成によって実現する。
【０１７７】
また、本実施の形態における低速信号入力端子 2c、パラレルシリアル変換回路 105c、信号選択回路 106c 及び高速信号出力端子 1c を削除し、信号選択回路 106b の出力を検査用シリアルパラレル変換回路 214 に入力する構成とした場合でも、本実施の形態の半導体集積回路装置と同様な効果が得られる。
【０１７８】
（実施の形態１０）
図１０は、実施の形態１０である半導体集積回路装置を示す図である。この半導体集積回路装置は、高速信号出力端子 1a、1b、1c 及び 1d と、低速信号入力端子 2a、2b、2c 及び 2d と、低速信号出力端子 3 と、低周波クロック入力端子 4 と、制御信号入力端子 5 と、パラレルシリアル変換回路 11a、105b、105c 及び 107 と、出力停止回路 12 と、信号選択回路 106b、106c 及び 215 と、検査用のシリアルパラレル変換回路 214 と、発振回路 13 と、ワード同期回路 23 を有し、実施の形態１と同様の、低周波クロック信号と高周波クロック信号の間のタイミングを調整もしくは補償する手段を内蔵する。
【０１７９】
パラレルシリアル変換回路 107 は低速信号入力端子 2d から入力されるパラレルデータをシリアルデータに変換して信号選択回路 215 に対して出力するとともに高速信号出力端子 1d より半導体集積回路装置の外部へ出力する。
【０１８０】
信号選択回路 215 は、制御信号入力端子 5 の設定により、パラレルシリアル変換回路 107 の出力と信号選択回路 106c の出力のうちのどちらかを検査用のシリアルパラレル変換回路 214 に対して出力する。
【０１８１】
制御信号入力端子 5 は、上記の信号選択回路 215 の制御の他に、実施の形態９の場合と同様に、出力停止回路 12 と信号選択回路 106b、106c の制御等を行うために使用する。
【０１８２】
低周波クロック入力端子 4 は、実施の形態１の場合と同様に、ワード同期回路 23 の出力タイミングを決定するため等に使用する。
【０１８３】
本実施の形態の半導体集積回路装置は、パラレルシリアル変換回路の出力のうちの１っを制御信号入力端子 5 により選択して出力停止回路 12 と複数の信号選択回路（または、１つもしくは複数の信号選択回路のみ）を介して検査用のシリアルパラレル変換回路 214 に入力し、検査用のシリアルパラレル変換回路 214 により信号選択回路 215 の出力を低速並列信号に変換するとともに、ワード同期回路 23 により検査用のシリアルパラレル変換回路 214 のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子 2a、2b、2c もしくは 2d よりパラレルシリアル変換回路に入力されたデータ列を再生して低速信号出力端子 3 より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路の検査を可能としている。なお、実施の形態１の場合と同様に、パラレルシリアル変換回路 11a の検査を行う際には、制御信号入力端子 5 による設定により、パラレルシリアル変換回路 11a の出力を出力停止回路 12 を介してそのまま信号選択回路 106b に入力する。
【０１８４】
また、検査時以外に、制御信号入力端子による設定により、出力停止回路 12 の出力を強制的に停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）することにより、実施の形態９の半導体集積回路装置と同様に、出力停止回路 12 の出力が入力される信号選択回路 106b 内（及び出力停止回路 12 の出力信号が伝送される半導体集積回路装置内の配線に近接する）の別の高速信号配線（もしくはトランジスタ等など素子）等に対するクロストーク（漏話）の影響を低減することができる。
【０１８５】
なお、検査時以外に半導体集積回路内の別のデータ処理回路等の出力をパラレルシリアル変換回路 11a、105b、105c 及び 107 に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 11a、105b、105c 及び 107 の検査が可能となる。
【０１８６】
また、本実施の形態の半導体集積回路装置を実施の形態１の半導体集積回路装置と比較した場合、特に高速信号の速度がＧｂｉｔ/ｓクラスもしくはそれ以上になった場合に、実施の形態９の場合と同様の理由で、消費電力が小さくなる等の利点がある。
【０１８７】
本実施の形態は、請求項１０において、ｎを４とした場合に該当している。請求項１０において、ｎが５以上である場合は、低速信号入力端子 2c とパラレルシリアル変換回路 105c と信号選択回路 106c と高速信号出力端子 1c を組み合わせてなる回路構成を複数組用い、各回路構成の信号選択回路を直列に接続した構成によって実現する。
【０１８８】
また、本実施の形態における低速信号入力端子呈 2c、パラレルシリアル変換回路 105c、信号選択回路 106c 及び高速信号出力端子 1c を削除し、信号選択回路 106b の出力を信号選択回路 215 に入力する構成とした場合でも、本実施の形態の半導体集積回路装置と同様な効果が得られる。
【０１８９】
（実施の形態１１）
図１１は、実施の形態１１である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号出力端子 1a、1b、1c、1d、1e 及び 1f と、低速信号入力端子 2a、2b、2c、2d、2e 及び 2f と、低速信号出力端子 3 と、低周波クロック入力端子 4 と、制御信号入力端子 5 と、パラレルシリアル変換回路 108a、105b、105c、108b、108c 及び 108d と、出力停止回路 109a 及び 109d と、信号選択回路 106b、106c、106d、110 及び216 と、検査用のシリアルパラレル変換回路 214 と、発振回路 13 と、ワード同期回路 23 を有し、実施の形態１と同様の、低周波クロック信号と高周波クロック信号の間のタイミングを調整もしくは補償する手段を内蔵する。
【０１９０】
パラレルシリアル変換回路 108a は低速信号入力端子 2a から入力されるパラレルデータをシリアルデータに変換して出力停止回路 109a に対して出力するとともに高速信号出力端子 1a より半導体集積回路装置の外部へ出力する。
【０１９１】
パラレルシリアル変換回路 108d は低速信号入力端子 2f から入力されるパラレルデータをシリアルデータに変換して出力停止回路 109d に対して出力するとともに高速信号出力端子 1f より半導体集積回路装置の外部へ出力する。
【０１９２】
パラレルシリアル変換回路 108c は低速信号入力端子 2e から入力されるパラレルデータをシリアルデータに変換して信号選択回路 110 に対して出力する。
【０１９３】
パラレルシリアル変換回路 108b は低速信号入力端子 2d から入力されるパラレルデータをシリアルデータに変換して信号選択回路 106d に対して出力する。
【０１９４】
出力停止回路 109a は、制御信号入力端子 5 による設定により、パラレルシリアル変換回路 108a からの入力信号をそのまま信号選択回路 106b に対して出力するか、もしくは信号選択回路 106b に対する信号出力を停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）する。
【０１９５】
出力停止回路 109d は、制御信号入力端子 5 による設定により、パラレルシリアル変換回路 108d からの入力信号をそのまま信号選択回路 110 に対して出力するか、もしくは信号選択回路 110 に対する信号出力を停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）する。
【０１９６】
信号選択回路 110 は、制御信号入力端子 5 の設定により、出力停止回路 109a の出力とパラレルシリアル変換回路 108c の出力の２つのうちのどちらかを信号選択回路 106d に対して出力するとともに高速信号出力端子 1e より半導体集積回路装置の外部へ出力する。
【０１９７】
信号選択回路 106d は、制御信号入力端子 5 の設定により、信号選択回路 110 の出力とパラレルシリアル変換回路 108b の出力の２つのうちのどちらかを信号選択回路 216 に対して出力するとともに高速信号出力端子 1d より半導体集積回路装置の外部へ出力する。
【０１９８】
信号選択回路 216 は、制御信号入力端子 5 の設定により、信号選択回路 106b の出力と信号選択回路 106d の出力の２つのうちのどちらかを検査用のシリアルパラレル変換回路 214 に対して出力する。
【０１９９】
制御信号入力端子 5 は、上記の出力停止回路 109a 及び 109d と信号選択回路 106b、106c、106d、110 及び 216 の制御の制御等を行うために使用する。
【０２００】
低周波クロック入力端子 4 は、実施の形態１の場合と同様に、ワード同期回路 23 の出力タイミングを決定するため等に使用する。
【０２０１】
本実施の形態の半導体集積回路装置は、パラレルシリアル変換回路の出力のうちの１つを制御信号入力端子 5 により選択して出力停止回路と複数の信号選択回路（もしくは複数の信号選択回路のみ）を介して検査用のシリアルパラレル変換回路 214 に入力し、検査用のシリアルパラレル変換回路 214 により信号選択回路 216 の出力を低速並列信号に変換するとともに、ワード同期回路 23 により検査用のシリアルパラレル変換回路 214 のパラレル出カデータを必要に応じて自動的に並び替えて低速信号入力端子 2a、2b、2c、2d、2e もしくは 2f よりパラレルシリアル変換回路に入力されたデータ列を再生して低速信号出力端子 3 より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路の検査を可能としている。なお、実施の形態１の場合と同様に、パラレルシリアル変換回路 108a の検査を行う際には、制御信号入力端子 5 による設定により、パラレルシリアル変換回路 108a の出力を出力停止回路 109a を介してそのまま信号選択回路 106b に入力する。同様に、パラレルシリアル変換回路 108d の検査を行う際には、制御信号入力端子 5 による設定により、パラレルシリアル変換回路 108a の出力を出力停止回路 109d を介してそのまま信号選択回路 106d に入力する。
【０２０２】
また、検査時以外に、制御信号入力端子による設定により、出力停止回路 109a の出力を強制的に停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）することにより、実施の形態９の半導体集積回路装置と同様に、出力停止回路 109a の出力が入力される信号選択回路 106b 内（及び出力停止回路 109a の出力信号が伝送される半導体集積回路装置内の配線に近接する）の別の高速信号配線（もしくはトランジスタ等など素子）等に対するクロストーク（漏話）の影響を低減することができる。同様に、検査時以外に、制御信号入力端子による設定により、出力停止回路 109d の出力を強制的に停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）することにより、出力停止回路 109d の出力が入力される信号選択回路 106d 内（及び出力停止回路 109d の出力信号が伝送される半導体集積回路装置内の配線に近接する）の別の高速信号配線（もしくはトランジスタ等など素子）等に対するクロストーク（漏話）の影響を低減することができる。
【０２０３】
なお、検査時以外に半導体集積回路内の別のデータ処理回路等の出力をパラレルシリアル変換回路 108a、105b、105c、108b、108c 及び 108d に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 108a、105b、105c、108b、108c 及び 108a の検査が可能となる。
【０２０４】
また、本実施の形態の半導体集積回路装置を実施の形態１の半導体集積回路装置と比較した場合、特に高速信号の速度がＧｂｉｔ/ｓクラスもしくはそれ以上になった場合に、実施の形態９の場合と同様の理由で、消費電力が小さくなる等の利点がある。
【０２０５】
本実施の形態は、請求項１１において、ｎを６とした場合に該当している。請求項１１において、ｎが７以上である場合は、低速信号入力端子 2c とパラレルシリアル変換回路 105c と信号選択回路 106c と高速信号出力端子 1c を組み合わせてなる回路構成を複数組用い、各回路構成の信号選択回路を直列に接続した構成、及び、低速信号入力端子 2d とパラレルシリアル変換回路 108b と信号選択回路 106d と高速信号出力端子 1d を組み合わせてなる回路構成を複数組用い、各回路構成の信号選択回路を直列に接続した構成の一方または両方を用いるこよによって実現する。
【０２０６】
また、本実施の形態における低速信号入力端子 2c、パラレルシリアル変換回路 105c、信号選択回路 106c 及び高速信号出カ端子 1c を削除し、信号選択回路 106b の出力を信号選択回路 216 入力する構成とした場合でも、本実施の形態の半導体集積回路装置と同様な効果が得られる。
【０２０７】
同様に本実施の形態における低速信号入力端子 2d、パラレルシリアル変換回路 108b、信号選択回路 106d 及び高速信号出力端子 1d を削除し、信号選択回路 110 の出力を信号選択回路 216 に入力する構成とした場合でも、本実施の形態の半導体集積回路装置と同様な効果が得られる。
【０２０８】
さらに、本実施の形態における低速信号入力端子 2c 及び 2d、パラレルシリアル変換回路 105c 及び 108b、信号選択回路 106c 及び 106d及び高速信号出力端子 1c 及び 1d を削除し、信号選択回路 106b 及び 110 の出力を信号選択回路 216 に入力する構成とした場合でも、本実施の形態の半導体集積回路装置と同様な効果が得られる。
【０２０９】
（実施の形態１２）
図１２は、実施の形態１２である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号出力端子 1a、1b、1c 及び 1d と、低速信号入力端子 2a、2b、2c 及び 2d と、低速信号出力端子 3 と、低周波クロック入力端子 4 と、制御信号入力端子 5 と、パラレルシリアル変換回路 11a、11b、11c 及び 111 と、出力停止回路 12 と、信号選択回路 217b、217c 及び 217d と、検査用のシリアルパラレル変換回路 214 と、発振回路 13 と、ワード同期回路 23 を有し、実施の形態１と同様の、低周波クロック信号と高周波クロック信号の間のタイミングを調整もしくは補償する手段を内蔵する。
【０２１０】
パラレルシリアル変換回路 11c は低速信号入力端子 2c から入力されるパラレルデータをシリアルデータに変換して信号選択回路 217c に対して出力するとともに高速信号出力端子 1c より半導体集積回路装置の外部へ出力する。
【０２１１】
パラレルシリアル変換回路 111 は低速信号入力端子 2d から入力されるパラレルデータをシリアルデータに変換して信号選択回路 217d に対して出力するとともに高速信号出力端子 1d より半導体集積回路装置の外部へ出力する。
【０２１２】
信号選択回路 217b は、制御信号入力端子 5 の設定により、出力停止回路 12 の出力とパラレルシリアル変換回路11b の出力の２つのうちのどちらかを信号選択回路 217c に対して出力する。
【０２１３】
信号選択回路 217c は、制御信号入力端子 5 の設定により、信号選択回路 217b の出力とパラレルシリアル変換回路11c の出力の２つのうちのどちらかを信号選択回路 217d に対して出力する。
【０２１４】
信号選択回路 217d は、制御信号入力端子 5 の設定により、信号選択回路 217c の出力とパラレルシリアル変換回路 111 の出力の２つのうちのどちらかを検査用のシリアルパラレル変換回路 214 に対して出力する。
【０２１５】
制御信号入力端子 5 は、上記の信号選択回路の制御の他に、実施の形態１の場合と同様に、出力停止回路 12 の制御等を行うために使用する。
【０２１６】
低周波クロック入力端子 4 は、実施の形態１の場合と同様に、ワード同期回路 23 の出力タイミングを決定するため等に使用する。
【０２１７】
本実施の形態の半導体集積回路装置は、複数のパラレルシリアル変換回路の出力のうちの１つを制御信号入力端子 5 により選択して出力停止回路 12 と複数の信号選択回路（または、１つもしくは複数の信号選択回路のみ）を介して検査用のシリアルパラレル変換回路 214 に入力し、検査用のシリアルパラレル変換回路 214 により信号選択回路 217d の出力を低速並列信号に変換するとともに、ワード同期回路 23 により検査用のシリアルパラレル変換回路 214 のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子 2a、2b、2c もしくは 2d よりパラレルシリアル変換回路に入力されたデータ列を再生して低速信号出力端子 3 より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路の検査を可能としている。なお、実施の形態１の場合と同様に、パラレルシリアル変換回路 11a の検査を行う際には、制御信号入力端子 5 による設定により、パラレルシリアル変換回路 11a の出力を出力停止回路 12 を介してそのまま信号選択回路 217b に入力する。
【０２１８】
また、検査時以外に、制御信号入力端子による設定により、出力停止回路 12 の出力を強制的に停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）することにより、実施の形態１の半導体集積回路の場合と同様に、出力停止回路 12 の出力信号が伝送される半導体集積回路装置内の配線と交差（及び近接）する別の高速信号配線等に対するクロストーク（漏話）の影響を低減することができる。
【０２１９】
さらに、検査時以外に、制御信号入力端子による設定により、信号選択回路 217b の出力を強制的に停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）する手段を内蔵することにより、信号選択回路 217b の出力信号が伝送される半導体集積回路装置内の配線と交差（及び近接）する別の高速信号配線等に対するクロストーク（漏話）の影響を低減することができる。
【０２２０】
なお、検査時以外に半導体集積回路内の別のデータ処理回路等の出力をパラレルシリアル変換回路 11a、11b、11c 及び 111 に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 11a、11b、11c 及び 111 の検査が可能となる。
【０２２１】
また、本実施の形態の半導体集積回路装置は、実施の形態１の信号選択回路（請求項１のｎ個の入力を持つ信号選択回路）の代わりに、２入力の信号選択回路をｎ−１個搭載することを特徴としている。本実施の形態の半導体集積回路装置は、実施の形態１と比較した場合、特に高速信号の速度がＧｂｉｔ/ｓクラスもしくはそれ以上になった場合に、実施の形態９の場合と同様の理由で、消費電力が小さくなる等の利点がある。
【０２２２】
本実施の形態は、請求項１２において、ｎを４とした場合に該当している。請求項１２において、ｎが４以上である場合は、低速信号入力端子 2c とパラレルシリアル変換回路 11c と信号選択回路 217c と高速信号出力端子 1c を組み合わせてなる回路構成を複数組用い、各回路構成の信号選択回路を直列に接続した構成によって実現する。
【０２２３】
また、本実施の形態における低速信号入力端子 2c、パラレルシリアル変換回路 11c、信号選択回路 217c 及び高速信号出力端子 1c を削除し、信号選択回路 217b の出力を信号選択回路 217d に入力する構成とした揚合でも、本実施の形態の半導体集積回路装置と同様な効果が得られる。
【０２２４】
（実施の形態１３）
図１３は、実施の形態１３である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号出力端子 1a、1b、1c、1d 及び 1e と、低速信号入力端子 2a、2b、2c、2d 及び 2e と、低速信号出力端子 3 と、低周波クロック入力端子 4 と、制御信号入力端子 5 と、パラレルシリアル変換回路 11a、11b、11c、111 及び 112 と、出力停止回路 12 と、信号選択回路 217b、217c 及び 218 と、検査用のシリアルパラレル変換回路 214 と、発振回路 13 と、ワード同期回路 23 を有し、実施の形態１と同様の、低周波クロック信号と高周波クロック信号の間のタイミングを調整もしくは補償する手段を内蔵する。
【０２２５】
パラレルシリアル変換回路 112 は低速信号入力端子 2e から入力されるパラレルデータをシリアルデータに変換して信号選択回路 218 に対して出力するとともに高速信号出力端子 1e より半導体集積回路装置の外部へ出力する。
【０２２６】
信号選択回路 218 は、制御信号入力端子 5 の設定により、信号選択回路 217c の出力とパラレルシリアル変換回路 111 の出力とパラレルシリアル変換回路 112 の出力の 3 つのうちのどれかを検査用のシリアルパラレル変換回路 214 に対して出力する。
【０２２７】
制御信号入力端子 5 は、上記の信号選択回路の制御の他に、実施の形態１２の場合と同様に、出力停止回路 12 と信号選択回路 217b の制御等を行うために使用する。
【０２２８】
低周波クロック入力端子 4 は、実施の形態１の場合と同様に、ワード同期回路 23 の出力タイミングを決定するため等に使用する。
【０２２９】
本実施の形態の半導体集積回路装置は、複数のパラレルシリアル変換回路の出力のうちの１つを制御信号入力端子 5 により選択して出力停止回路 12 と複数の信号選択回路（または、１っもしくは複数の信号選択回路のみ）を介して検査用のシリアルパラレル変換回路 214 に入力し、検査用のシリアルパラレル変換回路 214 により信号選択回路 218 の出力を低速並列信号に変換するとともに、ワード同期回路 23 により検査用のシリアルパラレル変換回路 214 のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子 2a、2b、2c、2d もしくは 2e よりパラレルシリアル変換回路に入力されたデータ列を再生して低速信号出力端子 3 より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路の検査を可能としている。なお、実施の形態１の場合と同様に、パラレルシリアル変換回路 11a の検査を行う際には、制御信号入力端子 5 による設定により、パラレルシリアル変換回路 11a の出力を出力停止回路 12 を介してそのまま信号選択回路 217b に入力する。
【０２３０】
また、検査時以外に、制御信号入力端子による設定により、出力停止回路 12 の出力を強制的に停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）することにより、実施の形態１の半導体集積回路の場合と同様に、出力停止回路 12 の出力信号が伝送される半導体集積回路装置内の配線と交差（及び近接）する別の高速信号配線等に対するクロストーク（漏話）の影響を低減することができる。
【０２３１】
さらに、検査時以外に、制御信号入力端子による設定により、信号選択回路 217b の出力を強制的に停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）する手段を内蔵することにより、実施の形態１２の場合と同様に、信号選択回路 217b の出力信号が伝送される半導体集積回路装置内の配線と交差（及び近接）する別の高速信号配線等に対するクロストーク（漏話）の影響を低減することができる。
【０２３２】
なお、検査時以外に半導体集積回路内の別のデータ処理回路等の出力をパラレルシリアル変換回路 11a、11b、11c、111 及び 112 に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 11a、11b、11c、111 及び 112 の検査が可能となる。
【０２３３】
また、本実施の形態の半導体集積回路装置は、実施の形態１と比較した場合、特に高速信号の速度がＧｂｉｔ/ｓクラスもしくはそれ以上になった場合に、実施の形態１２の場合と同様の理由で、消費電力が小さくなる等の利点がある。
【０２３４】
本実施の形態は、請求項１３において、ｎを５とした場合に該当している。請求項１３において、ｎが６以上である場合は、低速信号入力端子 2c とパラレルシリアル変換回路 11c と信号選択回路 217c と高速信号出力端子 1c を組み合わせてなる回路構成を複数組用い、各回路構成の信号選択回路を直列に接続した構成によって実現する。
【０２３５】
また、本実施の形態における低速信号入力端子 2c、パラレルシリアル変換回路 11c、信号選択回路 217c 及び高速信号出力端子 1c を削除し、信号選択回路 217b の出力を信号選択回路 218 に入力する構成とした場合でも、本実施の形態の半導体集積回路装置と同様な効果が得られる。
【０２３６】
（実施の形態１４）
図１４は、実施の形態１４である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号出力端子 1a、1b、1c、1d、1e 及び 1f と、低速信号入力端子 2a、2b、2e、2d、2e 及び 2f と、低速信号出力端子 3 と、低周波クロック入力端子 4 と、制御信号入力端子 5 と、パラレルシリアル変換回路 11a、11b、11c、111、112 及び 113 と、出力停止回路 12 及び 114 と、信号選択回路 217b、217c 及び 219 と、検査用のシリアルパラレル変換回路 214 と、発振回路 13 と、ワード同期回路 23 を有し、実施の形態１と同様の、低周波クロック信号と高周波クロック信号の間のタイミングを調整もしくは補償する手段を内蔵する。
【０２３７】
パラレルシリアル変換回路 113 は低速信号入力端子 2f から入力されるパラレルデータをシリアルデータに変換して出力停止回路 114 に対して出力するとともに高速信号出力端子 1f より半導体集積回路装置の外部へ出力する。
【０２３８】
出力停止回路 114 は、制御信号入力端子 5 による設定により、パラレルシリアル変換回路 113 からの入力信号をそのまま信号選択回路 219 に対して出力するか、もしくは信号選択回路 219 に対する信号出力を停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）する。
【０２３９】
信号選択回路 219 は、制御信号入力端子 5 の設定により、信号選択回路 217c の出力とパラレルシリアル変換回路 111 の出力とパラレルシリアル変換回路 112 の出力と出力停止回路 114 の出力の 4 つのうちのどれかを検査用のシリアルパラレル変換回路 214 に対して出力する。
【０２４０】
制御信号入力端子 5 は、上記の出力停止回路 114 と信号選択回路 219 の制御の他に、実施の形態１２の場合と同様に、出力停止回路 12 と信号選択回路 217b の制御等を行うために使用する。
【０２４１】
低周波クロック入力端子 4 は、実施の形態１の場合と同様に、ワード同期回路 23 の出力タイミングを決定するため等に使用する。
【０２４２】
本実施の形態の半導体集積回路装置は、複数のパラレルシリアル変換回路の出力のうちの１つを制御信号入力端子 5 により選択して出力停止回路（ 12 もしくは 114 ）と１つもしくは複数の信号選択回路（または、１つもしくは複数の信号選択回路のみ）を介して検査用のシリアルパラレル変換回路 214 に入力し、検査用のシリアルパラレル変換回路 214 により信号選択回路 219 の出力を低速並列信号に変換するとともに、ワード同期回路 23 により検査用のシリアルパラレル変換回路 214 のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子 2a、2b、2c、2d、2e もしくは 2f よりパラレルシリアル変換回路に入力されたデータ列を再生して低速信号出力端子 3 より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路の検査を可能としている。なお、実施の形態１の場合と同様に、パラレルシリアル変換回路 11a の検査を行う際には、制御信号入力端子 5 による設定により、パラレルシリアル変換回路 11a の出力を出力停止回路 12 を介してそのまま信号選択回路 217b に入力する。同様に、パラレルシリアル変換回路 113 の検査を行う際には、制御信号入力端子 5 による設定により、パラレルシリアル変換回路 113 の出力を出力停止回路 114 を介してそのまま信号選択回路 219 に入力する。
【０２４３】
また、検査時以外に、制御信号入力端子による設定により、出力停止回路 12 の出力を強制的に停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）することにより、実施の形態１の半導体集積回路の場合と同様に、出力停止回路 12 の出力信号が伝送される半導体集積回路装置内の配線と交差（及び近接）する別の高速信号配線等に対するクロストーク（漏話）の影響を低減することができる。同様に、検査時以外に、制御信号入力端子による設定により、出力停止回路 114 の出力を強制的に停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）することにより、出力停止回路 114 の出力信号が伝送される半導体集積回路装置内の配線と交差（及び近接）する別の高速信号配線等に対するクロストーク（漏話）の影響を低減することができる。
【０２４４】
さらに、検査時以外に、制御信号入力端子による設定により、信号選択回路 217b の出力を強制的に停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）する手段を内蔵することにより、実施の形態１２の場合と同様に、信号選択回路 217b の出力信号が伝送される半導体集積回路装置内の配線と交差（及び近接）する別の高速信号配線等に対するクロストーク（漏話）の影響を低減することができる。
【０２４５】
なお、検査時以外に半導体集積回路内の別のデータ処理回路等の出力をパラレルシリアル変換回路 11a、11b、11c、111、112 及び 113 に入力する溝成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 11a、11b、11c、111、112 及び 113 の検査が可能となる。
【０２４６】
また、本実施の形態の半導体集積回路装置は、実施の形態１と比較した場合、特に高速信号の速度がＧｂｉｔ/ｓクラスもしくはそれ以上になった場合に、実施の形態１２の場合と同様の理由で、消費電力が小さくなる等の利点がある。
【０２４７】
本実施の形態は、請求項１４において、ｎを６とした場合に該当している。請求項１４において、ｎが７以上である場合は、低速信号入力端子 2c とパラレルシリアル変換回路 11c と信号選択回路 217c と高速信号出力端子 1c を組み合わせてなる回路構成を複数組用い、各回路構成の信号選択回路を直列に接続した構成によって実現する。
【０２４８】
また、本実施の形態における低速信号入力端子 2c、パラレルシリアル変換回路 11c、信号選択回路 217c 及び高速信号出力端子 1c を削除し、信号選択回路 217b の出力を信号選択回路 219 に入力する構成とした場合でも、本実施の形態の半導体集積回路装置と同様な効果が得られる。
【０２４９】
（実施の形態１５）
図１５は、実施の形態１５である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号出力端子 1a、1b、1c、1d、1e、1f、1g 及び 1h と、低速信号入力端子 2a、2b、2c、2a、2e、2f、2g 及び 2h と、低速信号出力端子 3 と、低周波クロック入力端子 4 と、制御信号入力端子 5 と、パラレルシリアル変換回路 11a、11b、111、112、115e、115f、115g 及び 115h と、出力停止回路 12 及び 114 と、信号選択回路 217b、217c、220、221 及び 222 と、検査用のシリアルパラレル変換回路 214 と、発振回路 13 と、ワード同期回路 23 を有し、実施の形態１と同様の、低周波クロック信号と高周波クロック信号の間のタイミングを調整もしくは補償する手段を内蔵する。
【０２５０】
パラレルシリアル変換回路 115g は低速信号入力端子 2g から入力されるパラレルデータをシリアルデータに変換して信号選択回路 220 に対して出力するとともに高速信号出力端子 1g より半導体集積回路装置の外部へ出力する。
【０２５１】
パラレルシリアル変換回路 115h は低速信号入力端子 2h から入力されるパラレルデータをシリアルデータに変換して出力停止回路 114 に対して出力するとともに高速信号出力端子 1h より半導体集積回路装置の外部へ出力する。
【０２５２】
信号選択回路 220 は、制御信号入力端予 5 の設定により、出力停止回路 114 の出力とパラレルシリアル変換回路 115g の出力の２つのうちのどちらかを信号選択回路 221 に対して出力する。
【０２５３】
信号選択回路 222 は、制御信号入力端予 5 の設定により、信号選択回路 220 の出力とパラレルシリアル変換回路 115f の出力の２つのうちのどちらかを信号選択回路 221 に対して出力する。
【０２５４】
信号選択回路 221 は、制御信号入力端子 5 の設定により、信号選択回路 217c の出力とパラレルシリアル変換回路 111 の出力とパラレルシリアル変換回路 112 の出力と信号選択回路 222 の出力の 4 つのうちのどれかを検査用のシリアルパラレル変換回路 214 に対して出力する。
【０２５５】
制御信号入力端子 5 は、信号選択回路 220 及び 221 の制御の他に、実施の形態１４の場合と同様に、出力停止回路 12 及び 114 と信号選択回路 217b の制御等を行うために使用する。
【０２５６】
低周波クロック入力端子 4 は、実施の形態１の場合と同様に、ワード同期回路 23 の出力タイミングを決定するため等に使用する。
【０２５７】
本実施の形態の半導体集積回路装置は、複数のパラレルシリアル変換回路の出力のうちの１つを制御信号入力端子 5 により選択して出力停止回路（ 12 もしくは 114 ）と複数の信号選択回路（または、１つもしくは複数の信号選択回路のみ）を介して検査用のシリアルパラレル変換回路 214 に入力し、検査用のシリアルパラレル変換回路 214 により信号選択回路 219 の出力を低速並列信号に変換するとともに、ワード同期回路 23 により検査用のシリアルパラレル変換回路 214 のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子 2a、2b、2c、2d、2e、2f、2g もしくは 2h よりパラレルシリアル変換回路に入力されたデータ列を再生して低速信号出力端子 3 より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路の検査を可能としている。なお、実施の形態１の場合と同様に、パラレルシリアル変換回路 11a の検査を行う際には、制御信号入力端子 5 による設定により、パラレルシリアル変換回路 11a の出力を出力停止回路 12 を介してそのまま信号選択回路 217b に入力する。同様に、パラレルシリアル変換回路 115h の検査を行う際には、制御信号入力端子 5 による設定により、パラレルシリアル変換回路 115h の出力を出力停止回路 114 を介してそのまま信号選択回路 220 に入力する。
【０２５８】
また、検査時以外に、制御信号入力端子による設定により、出力停止回路 12 の出力を強制的に停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）することにより、実施の形態１の半導体集積回路の場合と同様に、出力停止回路 12 の出力信号が伝送される半導体集積回路装置内の配線と交差（及び近接）する別の高速信号配線等に対するクロストーク（漏話）の影響を低減することができる。同様に、検査時以外に、制御信号入力端子による設定により、出力停止回路 114 の出力を強制的に停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）することにより、出力停止回路 114 の出力信号が伝送される半導体集積回路装置内の配線と交差（及び近接）する別の高速信号配線等に対するクロストーク（漏話）の影響を低減することができる。
【０２５９】
さらに、検査時以外に、制御信号入力端子による設定により、信号選択回路 217b の出力を強制的に停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）する手段を内蔵することにより、実施の形態１２の場合と同様に、信号選択回路 217b の出力信号が伝送される半導体集積回路装置内の配線と交差（及び近接）する別の高速信号配線等に対するクロストーク（漏話）の影響を低減することができる。同様に、検査時以外に、制御信号入力端子による設定により、信号選択回路 220 の出力を強制的に停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）する手段を内蔵することにより、信号選択回路 220 の出力信号が伝送される半導体集積回路装置内の配線と交差（及び近接）する別の高速信号配線等に対するクロストーク（漏話）の影響を低減することができる。
【０２６０】
なお、検査時以外に半導体集積回路内の別のデータ処理回路等の出力をパラレルシリアル変換回路 11a、11b、111、112、115e、115f、115g 及び 115h に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路 11a、11b、111、112、115e、115f、115g 及び 115h の検査が可能となる。
【０２６１】
また、本実施の形態の半導体集積回路装置は、実施の形態１と比較した場合、特に高速信号の速度がＧｂｉｔ/ｓクラスもしくはそれ以上になった場合に、実施の形態１２の場合と同様の理由で、消費電力が小さくなる等の利点がある。
【０２６２】
本実施の形態は、請求項１５において、ｎを８とした場合に該当している。請求項１５において、ｎが９以上である場合は、低速信号入力端子 2c とパラレルシリアル変換回路 11c と信号選択回路 217c と高速信号出力端子 1c を組み合わせてなる回路構成を複数組用い、各回路構成の信号選択回路を直列に接続した構成、及び、低速信号入力端子 2f とパラレルシリアル変換回路 115f と信号選択回路 222 と高速信号出力端子 1f を組み合わせてなる回路構成を複数組用い、各回路構成の信号選択回路を直列に接続した構成の一方または両方を用いるこよによって実現する。
【０２６３】
また、本実施の形態における低速信号入力端子 2c、パラレルシリアル変換回路11c、信号選択回路 217c 及び高速信号出力端子 1c を削除し、信号選択回路 217b の出力を信号選択回路 221 に入力する構成とした揚合でも、本実施の形態の半導体集積回路装置と同様な効果が得られる。
【０２６４】
同様に、本実施の形態における低速信号入力端子 2f、パラレルシリアル変換回路 115f、信号選択回路 222 及び高速信号出力端子 1f を削除し、信号選択回路 220 の出力を信号選択回路 221 に入力する構成とした揚合でも、本実施の形態の半導体集積回路装置と同様な効果が得られる。
【０２６５】
さらに、本実施の形態における低速信号入力端子 2c 及び 2f、パラレルシリアル変換回路 11c 及び 115f、信号選択回路 217c 及び 222 及び高速信号出力端子 1c 及び 1f を削除し、信号選択回路 217b 及び 220 の出力を信号選択回路 221 に入力する構成とした場合でも、本実施の形態の半導体集積回路装置と同様な効果が得られる。
【０２６６】
また、以上に説明した本発明に係る半導体集積回路において、特に、実施の形態９〜１５におけるように、信号選択回路の出力が別の信号選択回路に入力されている場合に、制御信号入力端子により、別の信号選択回路に対する信号選択回路の信号出力を停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）する手段を内蔵することができる。
【０２６７】
例えば、実施の形態９の場合、信号選択回路 106b の信号選択回路 106c に対する信号出力を停止する手段を内蔵する。この出力を停止する機能を内蔵した場合、検査時以外に、制御信号入力端子 5 による設定により、信号選択回路 106b の信号選択回路 106c に対する信号出力を強制的に停止することにより、信号選択回路 106b の出力が入力される信号選択回路 106c 内（及び信号選択回路 106b の出力が伝送される半導体集積回路装置内の配線に近接する）別の高速信号線（もしくはトランジスタ等の素子）等に対するクロストーク（漏話）の影響を低減することができる。
【０２６８】
信号選択回路 106b の信号選択回路 106c に対する信号出力を停止しない場合には、信号選択回路 106b の出力信号が伝送される配線から信号選択回路 106c 内の配線（もしくはトランジスタ等の素子）等に対するクロストークにより、高速信号出力端子 1c から出力される高速信号の特性が劣化する。
【０２６９】
信号選択回路 106b の信号選択回路 106c に対する信号出力を強制的に停止することにより、クロストークによる特性劣化を抑止することができる。
【０２７０】
なお、実施の形態９の信号選択回路 106b の信号選択回路 106c に対する信号出力を停止する手段を内蔵することは、実施の形態９の信号選択回路 106b に実施の形態９の出力停止回路 12 と同等の信号出力を停止する手段を内蔵することと同等である。
【０２７１】
実施の形態１０〜１５の場合も、同様に、実施の形態１０〜１５の信号選択回路に実施の形態１０〜１５の出力停止回路と同等の信号出力を停止する手段を内蔵する（別の信号選択回路に対する信号選択回路の信号出力を停止する手段を内蔵する）ことによりクロストークの影響を低減することができる。
【０２７２】
また、以上に説明した本発明に係る半導体集積回路装置において、制御信号入力端子による制御により、検査用のシリアルパラレル変換回路、ワード同期回路、検査用のパターン生成回路、検査用のパターン照合回路、検査用の高速信号処理回路、検査用の信号処理回路及び検査用のクロック・データ再生回路の消費電力を削減する手段を内蔵することができる。
【０２７３】
例えば、消費電力を削減する回路に接続されている半導体集積回路装置内の電源用配線にアナログスイッチを接続し、上記電源用配線が、検査時に半導体集積回路装置の外部から供給される電源に接続し、検査時以外に半導体集積回路装置の外部から供給されるアース（０Ｖ）に接続するようにアナログスイッチを制御信号入力端子により制御すること等により、検査時以外の半導体集積回路装置の消費電力を削減することができる。
【０２７４】
なお、上記の半導体集積回路装置の外部から供給される電源の代わりに半導体集積回路装置内の電源回路を使用することができる。
【０２７５】
また、上記の半導体集積回路装置の外部から供給されるアースの代わりに半導体集積回路装置の外部から供給される低電圧電源もしくは半導体集積回路装置内の低電圧電源回路を使用することができる。消費電力を削減する回路に接続されている半導体集積回路装置内の電源用配線の電位（電圧）を変える代わりに、消費電力を削減する回路に流れる電流を変えることにより消費電力を削減することもできる。
【０２７６】
また、上記の実施の形態において、発振回路から供給される高周波クロック信号と低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは一部を、発振回路に内蔵させることができる。
【０２７７】
また、実施の形態７、８において、検査用のクロック・データ再生回路から供給される高周波クロック信号と低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは一部を、検査用のクロック・データ再生回路もしくは発振回路に内蔵させることができる。
【０２７８】
また、以上に説明した本発明に係る半導体集積回路装置において、特に、実施の形態１〜８及び１２〜１５のように、信号選択回路が高速信号出力端子に対する出力を持たない場合に、制御信号入力端子による制御により、信号選択回路の消費電力を削減する手段を内蔵することができる。
【０２７９】
例えば、消費電力を削減する回路に接続されている半導体集積回路装置内の電源用配線にアナログスイッチを接続し、上記電源用配線が、検査時に半導体集積回路装置の外部から供給される電源に接続し、検査時以外に半導体集積回路装置の外部から供給されるアース（０Ｖ）に接続するようにアナログスイッチを制御信号入力端子により制御すること等により、検査時以外の半導体集積回路装置の消費電力を削減することができる。
【０２８０】
なお、上記の半導体集積回路装置の外部から供給される電源の代わりに半導体集積回路装置内の電源回路を使用することができる。
【０２８１】
また、上記の半導体集積回路装置の外部から供給されるアースの代わりに半導体集積回路装置の外部から供給される低電圧電源もしくは半導体集積回路装置内の低電圧電源回路を使用することができる。消費電力を削減する回路に接続されている半導体集積回路装置内の電源用配線の電位（電圧）を変える代わりに、消費電力を削減する回路に流れる電流を変えることにより消費電力を削減することもできる。
【０２８２】
また、以上に説明した本発明に係る半導体集積回路装置において、特に、実施の形態９〜１１のように、高速信号出力端子に対する出力を持つ信号選択回路と高速信号出力端子に対する出力を持たない信号出力回路が内蔵されている場合に、制御信号入力端子による制御により、高速信号出力端子に対する出力を持たない信号選択回路の消費電力を削減する手段を内蔵することができる。
【０２８３】
例えば、消費電力を削減する回路に接続されている半導体集積回路装置内の電源用配線にアナログスイッチを接続し、上記電源用配線が、検査時に半導体集積回路装置の外部から供給される電源に接続し、検査時以外に半導体集積回路装置の外部から供給されるアース（０Ｖ）に接続するようにアナログスイッチを制御信号入力端子により制御すること等により、検査時以外の半導体集積回路装置の消費電力を削減することができる。
【０２８４】
なお、上記の半導体集積回路装置の外部から供給される電源の代わりに半導体集積回路装置内の電源回路を使用することができる。
【０２８５】
また、上記の半導体集積回路装置の外部から供給されるアースの代わりに半導体集積回路装置の外部から供給される低電圧電源もしくは半導体集積回路装置内の低電圧電源回路を使用することができる。消費電力を削減する回路に接続されている半導体集積回路装置内の電源用配線の電位（電圧）を変える代わりに、消費電力を削減する回路に流れる電流を変えることにより消費電力を削減することもできる。
【０２８６】
以上に説明したように、本発明の実施によって、パラレルシリアル変換回路等の高速動作回路を内蔵し、一般的な半導体集積回路検査装置による該高速動作回路の検査が可能で、装置内高速信号配線間のクロストークの低減も可能な半導体集積回路装置を提供することが可能となる。
【０２８７】
なお、以下の変更を行っても、本発明の効果と同様の効果が得られる。
【０２８８】
実施の形態２〜６における検査用のシリアルパラレル変換回路を実施の形態７における検査用のシリアルパラレル変換回路 209 と検査用のクロック・データ再生回路 210 に置き換えるとともに、実施の形態２〜６における発振回路を実施の形態７における発振回路 104 に置き換えること（これを置換形態１とする）。
【０２８９】
実施の形態２〜８及び置換形態１における出力停止回路と信号選択回路を実施の形態９における出力停止回路と信号選択回路に置き換えること。
【０２９０】
実施の形態２〜８及び置換形態１における出力停止回路と信号選択回路を実施の形態１０における出力停止回路と信号選択回路に置き換えること。
【０２９１】
実施の形態２〜８及び置換形態１における出力停止回路と信号選択回路を実施の形態１１における出力停止回路と信号選択回路に置き換えること。
【０２９２】
実施の形態２〜８及び置換形態１における出力停止回路と信号選択回路を実施の形態１２における出力停止回路と信号選択回路に置き換えること。
【０２９３】
実施の形態２〜８及び置換形態１における出力停止回路と信号選択回路を実施の形態１３における出力停止回路と信号選択回路に置き換えること。
【０２９４】
実施の形態２〜８及び置換形態１における出力停止回路と信号選択回路を実施の形態１４における出力停止回路と信号選択回路に置き換えること。
【０２９５】
実施の形態２〜８及び置換形態１における出力停止回路と信号選択回路を実施の形態１５における出力停止回路と信号選択回路に置き換えること。
【図面の簡単な説明】
【０２９６】
【図１】本発明の実施の形態である半導体集積回路装置の構成を示す図である。
【図２】本発明の実施の形態である半導体集積回路装置の構成を示す図である。
【図３】本発明の実施の形態である半導体集積回路装置の構成を示す図である。
【図４】本発明の実施の形態である半導体集積回路装置の構成を示す図である。
【図５】本発明の実施の形態である半導体集積回路装置の構成を示す図である。
【図６】本発明の実施の形態である半導体集積回路装置の構成を示す図である。
【図７】本発明の実施の形態である半導体集積回路装置の構成を示す図である。
【図８】本発明の実施の形態である半導体集積回路装置の構成を示す図である。
【図９】本発明の実施の形態である半導体集積回路装置の構成を示す図である。
【図１０】本発明の実施の形態である半導体集積回路装置の構成を示す図である。
【図１１】本発明の実施の形態である半導体集積回路装置の構成を示す図である。
【図１２】本発明の実施の形態である半導体集積回路装置の構成を示す図である。
【図１３】本発明の実施の形態である半導体集積回路装置の構成を示す図である。
【図１４】本発明の実施の形態である半導体集積回路装置の構成を示す図である。
【図１５】本発明の実施の形態である半導体集積回路装置の構成を示す図である。
【図１６】従来の半導体集積回路装置を搭載した光通信モジュールの構成を示す図である。
【図１７】従来の半導体集積回路装置を搭載した光通信モジュールの構成を示す図である。
【図１８】従来の半導体集積回路装置を搭載した光通信モジュールの構成を示す図である。
【図１９】従来の半導体集積回路装置を搭載した光通信モジュールの構成を示す図である。
【符号の説明】
【０２９７】
1a、1b、1c、1d、1e、1f、1g、1h …高速信号出力端子、2a、2b、2c、2d、2e、2f、2g、2h …低速信号入力端子、3 …低速信号出力端子、4 …低周波クロック入力端子、5 …制御信号入力端子、11a、11b、11c …パラレルシリアル変換回路、12 …出力停止回路、13 …発振回路、14a、14b、15 …パラレルシリアル変換回路、16 …出力停止回路、17a、17b …高速信号処理回路、18
…出力停止回路、19 …高速信号処理回路、21 …信号選択回路、22 …検査用のシリアルパラレル変換回路、23、24 …ワード同期回路、25 …検査用のパターン生成回路、26 …検査用のパターン照合回路、27 …信号選択回路、28 …検査用のシリアルパラレル変換回路、29 …検査用の高速信号処理回路、101a、101b …パラレルシリアル変換回路、102、103 …信号処理回路、104 …発振回路、105b、105c …パラレルシリアル変換回路、106b、106c、106d …信号選択回路、107、108a、108b、108c、108d …パラレルシリアル変換回路、109a、109d …出力停止回路、110 …信号選択回路、111、112、113 …パラレルシリアル変換回路、114 …出力停止回路、115f、115g、115h …パラレルシリアル変換回路、201 …信号選択回路、202 …検査用の高速信号処理回路、203 …ワード同期回路、204 …検査用の信号処理回路、205 …検査用のパターン生成回路、206 …検査用のパターン照合回路、207 …検査用の信号処理回路、208 …信号選択回路、209 …検査用のシリアルパラレル変換回路、210 …検査用のクロック・データ再生回路、211 …検査用のシリアルパラレル変換回路、212 …検査用の高速信号処理回路、213 …検査用のクロック・データ再生回路、214 …検査用のシリアルパラレル変換回路、215、216、217b、217c、217d、218、219、220、221、222 …信号選択回路、301 …入力電気信号、302 …電気-光変換手段（ＥＯ変換手段）、303 …出力光信号、304 …入力光信号、305 …光電変換手段、306 …電気信号、307 …信号再生回路、308 …電気信号、309 …パラレルシリアル変換回路、310 …シリアルパラレル変換回路、311 …シリアル電気信号、312 …信号処理回路と複数のパラレルシリアル変換回路の組み合わせ、313 …信号処理回路と複数のシリアルパラレル変換回路の組み合わせ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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