(57)【要約】【課題】  同一パッケージに搭載される複数の半導体チップの各々の消費電流を正確に測定可能な半導体集積回路装置を提供する。【解決手段】  電源遮断信号発生回路４０は、テストモード信号ＴＥＳＴに応答して「Ｈ」レベルの電源遮断信号ＣＵＴを発生する。半導体チップ１０ｂの電源遮断回路３０では、ＰチャネルトランジスタＰ３０が「Ｈ」レベルの電源遮断信号ＣＵＴに応じて非導通状態となり、外部ピンＰＩＮ０と電源端子ＶＣＣとを電気的に分離する。この状態で、外部ピンＰＩＮ０，ＰＩＮ１に電源電圧を印加すれば、半導体チップ１０ａにのみ電流が流れる。得られた電流値Ｉｔから半導体チップ１０ａの消費電流Ｉａを求めることができる。さらに、電流遮断信号ＣＵＴを「Ｌ」レベルとして電源遮断回路３０を導通したときの電流値Ｉｔから消費電流Ｉａを差し引けば、半導体チップ１０ｂの消費電流Ｉｂが得られる。【選択図】        図１
2005064095.tif 000002
【特許請求の範囲】
【請求項１】
複数の半導体チップが同一パッケージに封止される半導体集積回路装置であって、
第１の半導体チップと、
第２の半導体チップと、
前記第１の半導体チップと前記第２の半導体チップとの間で共通化される電源電圧および接地電圧の供給端子とを備え、
前記第１の半導体チップは、
電源電圧の供給に応じて所定の動作を行ない、電流を消費する内部回路と、
前記電源電圧の供給端子と前記内部回路との間に配され、前記内部回路への電源電圧の供給を実行／停止する電源遮断回路とを含み、
前記第２の半導体チップは、
前記第１の半導体チップの前記電源遮断回路の導通／非導通状態を制御する電源遮断信号発生回路を含み、
前記電源遮断信号発生回路は、特定モード信号に応じて、電源遮断信号を活性／非活性化して出力し、
前記電源遮断回路は、活性化した前記電源遮断信号に応答して非導通状態に駆動されると、前記内部回路への電源電圧の供給を停止し、非活性化した前記電源遮断信号に応答して導通状態に駆動されると、前記内部回路への電源電圧の供給を実行する、半導体集積回路装置。
【請求項２】
複数の半導体チップが同一パッケージに封止される半導体集積回路装置であって、
複数の第１の半導体チップと、
単数の第２の半導体チップと、
前記複数の第１の半導体チップ間で共通化される電源電圧および接地電圧の供給端子とを備え、
前記複数の第１の半導体チップのうち、少なくとも１つの第１の半導体チップは、
電源電圧の供給に応じて所定の動作を行ない、電流を消費する内部回路と、
前記電源電圧の供給端子と前記内部回路との間に配され、前記内部回路への電源電圧の供給を実行／停止する電源遮断回路とを含み、
前記第２の半導体チップは、
前記少なくとも１つの第１の半導体チップにそれぞれ対応して配され、対応する前記電源遮断回路の導通／非導通状態を制御する少なくとも１つの電源遮断信号発生回路を含み、
前記少なくとも１つの電源遮断信号発生回路の各々は、特定モード信号に応じて、電源遮断信号を活性／非活性化して出力し、
前記電源遮断回路は、活性化した前記電源遮断信号に応答して非導通状態に駆動されると、前記内部回路への電源電圧の供給を停止し、非活性化した前記電源遮断信号に応答して導通状態に駆動されると、前記内部回路への電源電圧の供給を実行する、半導体集積回路装置。
【請求項３】
前記電源遮断信号発生回路と前記電源遮断回路とは、ワイヤボンディングによって結合される、請求項１または２に記載の半導体集積回路装置。
【請求項４】
前記電源遮断信号発生回路と前記電源遮断回路とは、前記パッケージに配された外部ピンを介して結合される、請求項１または２に記載の半導体集積回路装置。
【請求項５】
複数の半導体チップが同一パッケージに封止される半導体集積回路装置であって、
第１の半導体チップと、
第２の半導体チップと、
前記第１の半導体チップと前記第２の半導体チップとの間で共通化される電源電圧および接地電圧の供給端子とを備え、
前記第１の半導体チップは、
電源電圧の供給に応じて所定の動作を行ない、電流を消費する内部回路と、
前記電源電圧の供給端子と前記内部回路との間に配され、前記内部回路への電源電圧の供給を実行／停止する電源遮断回路と、
前記電源遮断回路の導通／非導通状態を制御する電源遮断信号発生回路とを含み、
前記電源遮断信号発生回路は、特定モード信号に応じて、電源遮断信号を活性／非活性化して出力し、
前記電源遮断回路は、活性化した前記電源遮断信号に応答して非導通状態に駆動されると、前記内部回路への電源電圧の供給を停止し、非活性化した前記電源遮断信号に応答して導通状態に駆動されると、前記内部回路への電源電圧の供給を実行する、半導体集積回路装置。
【請求項６】
前記電源遮断信号発生回路は、通常動作モードにおいて、前記電源電圧の供給端子に電源電圧が投入されたことに応じて、前記電源遮断信号を非活性化して出力し、
前記電源遮断回路は、非活性化した前記電源遮断信号に応答して導通状態に駆動されると、前記内部回路への電源電圧の供給を実行する、請求項５に記載の半導体集積回路装置。
【請求項７】
前記内部回路は、前記通常動作モードにおいて、電源電圧の供給に応答して電源断信号を活性化して出力し、
前記電源遮断信号発生回路は、活性化した前記電源断信号に応じて、前記電源遮断信号を非活性化する、請求項６に記載の半導体集積回路装置。
【請求項８】
前記内部回路は、前記特定モードにおいて、前記電源断信号を活性／非活性化して出力し、
前記電源遮断信号発生回路は、非活性化した前記電源断信号に応じて、前記電源遮断信号を活性化して出力し、活性化された前記電源断信号に応じて、前記電源遮断信号を非活性化して出力する、請求項７に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路装置に関し、より特定的には、同一パッケージ内に複数の半導体チップが搭載される半導体集積回路装置における消費電流の測定に関する。
【背景技術】
【０００２】
パッケージモールドされた半導体集積回路装置の特性評価において、搭載される複数の半導体チップの各々の消費電流の測定は、一般に、被測定チップの電源端子に結合される２つの外部ピンを外部電源および接地電位にそれぞれ接続し、電源電圧を印加した状態において外部ピン間を流れる電流を測定して行なわれる（例えば、特許文献１〜３参照）。
【０００３】
例えば、特許文献１に記載の半導体集積回路装置では、半導体チップ上に形成された互いに機能の異なる回路ブロックについて、各々の電源端子を共通の内部電源配線に接続せずに、個別に設けたパッドに接続し、このパッドと外部ピンとをボンディングワイヤで結合する構成となっている。これにより、回路ブロックごとに独立に電源を供給して、それぞれの回路ブロックの消費電流の検出することができる。
【特許文献１】特開昭６３−１７７０７７号公報
【特許文献２】特開平５−２８８７９８号公報
【特許文献３】特開平７−０８４００８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
一方、最近では、半導体集積回路装置への高機能化・高集積化の要求に伴ない、異なるチップ上に形成された複数の回路を組合せて同一モールドに封止する、いわゆる「マルチチップ実装」という高密度実装技術が採用されている。このマルチチップ実装された半導体集積回路装置においては、複数の半導体チップ間で外部ピンが共通化されている。
【０００５】
ここで、マルチチップ実装された半導体集積回路装置に搭載される半導体チップに対して、従来の消費電流の測定方法を適用すると、被測定チップに対応する外部ピンに電源電圧を印加することによって、被測定チップと外部ピンを共有する他のチップに対しても、電源電圧が印加されることとなる。結果として、得られた電流は、被測定チップの消費電流と他のチップの消費電流との和に相当する値となる。このため、被測定チップの消費電流を正確に測定することが困難であった。
【０００６】
それゆえ、この発明の目的は、同一パッケージに搭載される複数の半導体チップの各々の消費電流を正確に測定可能な半導体集積回路装置を提供することである。
【課題を解決するための手段】
【０００７】
この発明に係る半導体集積回路装置は、複数の半導体チップがパッケージされる半導体集積回路装置であって、少なくとも１つの第１の半導体チップと、単数の第２の半導体チップと、少なくとも１つの第１の半導体チップと第２の半導体チップとの間で共通化される電源電圧および接地電圧の供給端子とを備え、少なくとも１つの第１の半導体チップの各々は、電源電圧の供給に応じて所定の動作を行ない、消費電流を駆動する内部回路と、電源電圧の供給端子と内部回路との間に配され、内部回路への電源電圧の供給を実行／停止するための電源遮断回路とを含む。第２の半導体チップは、少なくとも１つの第１の半導体チップにそれぞれ対応して配され、対応する電源遮断回路の導通／非導通状態を制御する少なくとも１つの電源遮断信号発生回路を含む。少なくとも１つの電源遮断信号発生回路の各々は、消費電流を測定するテストモードにおいて、電源遮断信号を活性／非活性化して出力し、電源遮断回路は、活性化した電源遮断信号に応答して非導通状態に駆動されると、内部回路への電源電圧の供給を停止し、非活性化した電源遮断信号に応答して導通状態に駆動されると、内部回路への電源電圧の供給を実行する。
【発明の効果】
【０００８】
本発明によれば、複数の半導体チップで電源を共有する半導体集積回路装置において、半導体チップ各々の消費電流を正確に測定することができる。
【発明を実施するための最良の形態】
【０００９】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
【００１０】
実施の形態１．
図１は、この発明の実施の形態１に従う半導体集積回路装置における消費電流測定に関する部分を抽出して説明するための概略ブロック図である。
【００１１】
図１を参照して、半導体集積回路装置は、モールド１００に搭載された半導体チップ１０ａ，１０ｂと、これらの半導体チップへの入出力信号の授受または電源（電源電圧および接地電圧）の供給を行なうために、モールド１００の外周部分に配された複数の外部ピンＰＩＮとを備える。なお、１つの電源を共有する半導体チップ１０ａ，１０ｂの一例としては、電気的にデータ書込およびデータ消去が可能な不揮発性メモリであるフラッシュメモリと、擬似的にＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）として動作するＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）である擬似ＳＲＡＭとが挙げられる。
【００１２】
半導体チップ１０ａ，１０ｂは、それぞれ、電源供給に応じて所定の動作を実行する内部回路２０ａ，２０ｂを含む。内部回路は、入出力端子（図示せず）と電源端子ＶＣＣ，ＧＮＤとを備える。図１に示すように、半導体チップ１０ａ，１０ｂの電源端子は、複数の外部ピンＰＩＮのうちの外部ピンＰＩＮ０，ＰＩＮ１に共通に接続される。外部ピンＰＩＮ０は、外部電源ｅｘｔＶＣＣに接続され、外部ピンＰＩＮ１は、接地電圧に接続される。したがって、半導体チップ１０ａ，１０ｂは、共通の外部ピンＰＩＮ０，ＰＩＮ１を介して、電源電圧および接地電圧をそれぞれの電源端子に受け、所定の動作を実行する。
【００１３】
半導体チップ１０ｂは、内部回路２０ｂの電源端子ＶＣＣと外部ピンＰＩＮ０との間に配された電源遮断回路３０をさらに含む。電源遮断回路３０は、内部回路２０ｂへの電源電圧の供給を実行／停止させる回路であり、例えば、図１に示すように、ＰチャネルトランジスタＰ３０で構成される。
【００１４】
ＰチャネルトランジスタＰ３０は、ソースおよび基板が外部ピンＰＩＮ０に接続され、ドレインが内部回路２０ｂの電源端子ＶＣＣに接続され、ゲートが半導体チップ１０ａの内部回路２０ａに配された電源遮断信号発生回路４０の出力端子に接続される。後述するように、ＰチャネルトランジスタＰ３０は、ゲートに電源遮断信号ＣＵＴを受けて導通／非導通状態となり、外部ピンＰＩＮ０と内部回路２０ｂの電源端子ＶＣＣとを電気的に結合／分離する。
【００１５】
半導体チップ１０ａは、内部回路２０ａに配された電源遮断信号発生回路４０をさらに含む。
【００１６】
電源遮断信号発生回路４０は、入力端子が、半導体チップの消費電流を測定するテストモードにエントリするためのテストモード信号ＴＥＳＴの発生回路（図示せず）に接続され、出力端子が、半導体チップ１０ｂの電源遮断回路３０におけるＰチャネルトランジスタＰ３０のゲートに接続される。入力端子と出力端子との間には、直列に接続された２個のインバータ素子（図示せず）が配される。
【００１７】
したがって、電源遮断信号発生回路４０は、テストモード信号ＴＥＳＴが「Ｈ」（論理ハイ）レベルに活性化したことに応答して、「Ｈ」レベルの電源遮断信号ＣＵＴを発生し、半導体チップ１０ｂの電源遮断回路３０へ伝達する。一方、テストモード信号ＴＥＳＴが「Ｌ」（論理ロー）レベルに非活性化されると、「Ｌ」レベルの電源遮断信号ＣＵＴが出力される。
【００１８】
半導体チップ１０ｂの電源遮断回路３０では、ＰチャネルトランジスタＰ３０は、「Ｈ」レベルの電源遮断信号ＣＵＴに応じて非導通状態となり、外部ピンＰＩＮ０と電源端子ＶＣＣとを電気的に分離する。一方、「Ｌ」レベルの電源遮断信号ＣＵＴに応じて導通状態となり、外部ピンＰＩＮ０と電源端子ＶＣＣとを電気的に結合する。
【００１９】
次に、以上の構成からなる半導体集積回路装置における、各半導体チップの消費電流の測定動作について説明する。
【００２０】
最初に、半導体チップ１０ａの消費電流を測定する方法について説明する。
【００２１】
半導体集積回路装置がテストモードにエントリしたことに応じて、図示しないテストモード信号発生回路から「Ｈ」レベルのテストモード信号ＴＥＳＴが半導体チップ１０ａの電源遮断信号発生回路４０に入力される。これにより、電源遮断信号発生回路４０において、「Ｈ」レベルの電源遮断信号ＣＵＴが発生する。
【００２２】
この状態で、外部ピンＰＩＮ０，ＰＩＮ１を介して電源電圧と接地電圧とが印加されると、半導体チップ１０ａには、外部ピンＰＩＮ０を介して電源電圧が供給されることから、所定の消費電流Ｉａが駆動される。一方、半導体チップ１０ｂは、「Ｈ」レベルの電源遮断信号ＣＵＴに応じて電源遮断回路３０が非導通状態となり、内部回路２０ｂと外部ピンＰＩＮ０とは電気的に分離されるため、電源電圧が供給されず、電流は駆動されない。したがって、外部ピン間において得られた電流値Ｉｔから、半導体チップ１０ａの消費電流Ｉａを正確に測定することができる。
【００２３】
さらに、テストモード信号発生回路からのテストモード信号ＴＥＳＴを「Ｌ」レベルとすれば、電源遮断信号発生回路４０では、「Ｌ」レベルの電源遮断信号ＣＵＴが生成される。半導体チップ１０ｂでは、「Ｌ」レベルの電源遮断信号ＣＵＴに応答して、電源遮断回路３０が導通状態となり、内部回路２０ｂと外部ピンＰＩＮ０とが電気的に結合される。これにより、半導体チップ１０ｂに対しても、電源電圧の供給によって消費電流Ｉｂが駆動される。
【００２４】
このときに外部ピンＰＩＮ０，ＰＩＮ１の間で得られる電流値Ｉｔは、半導体チップ１０ａ，１０ｂの消費電流の和（＝Ｉａ＋Ｉｂ）に相当する。したがって、この電流値Ｉｔから、先に導出した半導体チップ１０ａの消費電流Ｉａを差し引けば、半導体チップ１０ｂの消費電流Ｉｂを求めることができる。
【００２５】
なお、半導体チップ１０ａの電源遮断信号発生回路４０から半導体チップ１０ｂの電源遮断回路３０への電源遮断信号ＣＵＴの具体的な入力手段については、例えば、電源遮断信号発生回路４０の出力端子（出力パッド）と電源遮断回路３０の入力端子（入力パッド）とをワイヤボンディングにより接続する構成が挙げられる。この場合は、電源遮断信号ＣＵＴが外部ピンＰＩＮを介さずに伝達されることから、半導体集積回路装置をテスタに搭載した際の誤動作を防止することができる。
【００２６】
電源遮断信号ＣＵＴの入力手段の他の例としては、図２に示すように、電源遮断信号ＣＵＴを一端外部ピンＰＩＮ２に取出し、外部ピンＰＩＮ２から電源遮断信号ＣＵＴを電源遮断回路３０に入力する構成が挙げられる。この場合は、上記の構成に対して、モールド１００内での配線が不要となることから、従来の実装方法によって容易に実現することができるという利点がある。
【００２７】
さらに、テストモード信号ＴＥＳＴ発生回路については、モジュール１００が搭載される同一基板上に形成する構成のほかに、同一のモジュール１００の内部に搭載するなどの構成としてもよい。
【００２８】
以上のように、この発明の実施の形態１に従えば、搭載される複数の半導体チップ間で電源を共有する半導体集積回路装置において、各半導体チップの消費電流を正確に測定することができる。
【００２９】
実施の形態２．
図３は、この発明の実施の形態２に従う半導体集積回路装置における消費電流測定に関する部分を抽出して説明するための概略ブロック図である。
【００３０】
図３を参照して、半導体集積回路装置は、モールド１００内に搭載された半導体チップ１０ａ，１０ｂ，１０ｃと、これらの半導体チップに対して、外部から入出力信号の授受または電源供給を行なうための複数の外部ピンＰＩＮとを備える。
【００３１】
半導体チップ１０ａ，１０ｂ，１０ｃはそれぞれ、電源の供給に応じて所定の動作を実行する内部回路２０ａ，２０ｂ，２０ｃを含む。内部回路２０ａ，２０ｂ，２０ｃの各々は、図示しない入出力端子と電源端子ＶＣＣ，ＧＮＤとを備える。
【００３２】
半導体チップ１０ａ，１０ｂ，１０ｃの電源端子ＶＣＣ，ＧＮＤは、複数の外部ピンＰＩＮのうちの外部ピンＰＩＮ０，ＰＩＮ１に共通に接続される。外部ピンＰＩＮ０，ＰＩＮ１は、それぞれ外部電源ｅｘｔＶＣＣ，接地電圧に接続される。したがって、半導体チップ１０ａ，１０ｂ，１０ｃは、共有する外部ピンＰＩＮ０，ＰＩＮ１を介して入力される電源電圧および接地電圧をそれぞれの電源端子ＶＣＣ，ＧＮＤに受け、所定の動作を実行する。
【００３３】
半導体チップ１０ｂ，１０ｃは、内部回路２０ｂ，２０ｃの電源端子ＶＣＣと外部ピンＰＩＮ０との間にそれぞれ配された電源遮断回路３０ｂ，３０ｃをさらに含む。電源遮断回路３０ｂ，３０ｃは、図３に示すように、それぞれＰチャネルトランジスタＰ３０ｂ，Ｐ３０ｃで構成される。
【００３４】
ＰチャネルトランジスタＰ３０ｂは、ソースおよび基板が外部ピンＰＩＮ０に接続され、ドレインが内部回路２０ｂの電源端子ＶＣＣに接続され、ゲートが半導体チップ１０ａの内部回路２０ａに配された電源遮断信号発生回路４０ｂの出力端子に接続される。
【００３５】
ＰチャネルトランジスタＰ３０ｃは、ソースおよび基板が外部ピンＰＩＮ０に接続され、ドレインが内部回路２０ｃの電源端子ＶＣＣに接続され、ゲートが半導体チップ１０ａの内部回路２０ａに配された電源遮断信号発生回路４０ｃの出力端子に接続される。図１の実施の形態１と同様に、ＰチャネルトランジスタＰ３０ｂ，Ｐ３０ｃは、ゲートに電源遮断信号ＣＵＴｂ，ＣＵＴｃをそれぞれ受けて導通／非導通状態となり、外部ピンＰＩＮ０と内部回路２０ｂ，２０ｃの電源端子ＶＣＣとを電気的に結合／分離する。
【００３６】
半導体チップ１０ａは、内部回路２０ａに配された電源遮断信号発生回路４０ｂ，４０ｃをさらに含む。
【００３７】
電源遮断信号発生回路４０ｂは、入力端子が図示しないテストモード信号発生回路に接続され、出力端子が、半導体チップ１０ｂの電源遮断回路３０ｂにおけるＰチャネルトランジスタＰ３０ｂのゲートに接続される。入力端子と出力端子との間には、実施の形態１の電源遮断信号発生回路４０と同様に、直列接続された２個のインバータ素子で構成される（図示せず）。電源遮断信号発生回路４０ｂは、テストモード信号ＴＥＳＴｂの活性化に応答して、「Ｈ」レベルの電源遮断信号ＣＵＴｂを生成する。
【００３８】
電源遮断信号発生回路４０ｃも同様に、入力端子が図示しないテストモード信号発生回路に接続され、出力端子が、半導体チップ１０ｃの電源遮断回路３０ｃにおけるＰチャネルトランジスタＰ３０ｃのゲートに接続される。入力端子と出力端子との間には、同様に、２個のインバータ素子が直列に結合される（図示せず）。電源遮断信号発生回路４０ｃは、テストモード信号ＴＥＳＴｃの活性化に応答して、「Ｈ」レベルの電源遮断信号ＣＵＴｃを生成する。なお、テストモード信号ＴＥＳＴｂ，ＴＥＳＴｃは、テストモード信号発生回路において、個別に発生される信号である。
【００３９】
半導体チップ１０ｂの電源遮断回路３０ｂでは、ＰチャネルトランジスタＰ３０ｂは、「Ｈ」レベルの電源遮断信号ＣＵＴｂに応じて非導通状態となり、外部ピンＰＩＮ０と電源端子ＶＣＣとを電気的に分離する。一方、「Ｌ」レベルの電源遮断信号ＣＵＴｂに応じて導通状態となり、外部ピンＰＩＮ０と電源端子ＶＣＣとを電気的に結合する。
【００４０】
半導体チップ１０ｃの電源遮断回路３０ｃでも同様に、ＰチャネルトランジスタＰ３０ｃは、「Ｈ」レベルの電源遮断信号ＣＵＴｃに応じて非導通状態となり、外部ピンＰＩＮ０と電源端子ＶＣＣとを電気的に分離する。一方、「Ｌ」レベルの電源遮断信号ＣＵＴｃに応じて導通状態となり、外部ピンＰＩＮ０と電源端子ＶＣＣとを電気的に結合する。
【００４１】
以上の構成からなる半導体集積回路において、半導体チップ１０ａ，１０ｂ，１０ｃの各々の消費電流を測定する方法について説明する。
【００４２】
まず、図示しないテストモード信号発生回路において、テストモード信号ＴＥＳＴｂ，ＴＥＳＴｃがいずれも「Ｈ」レベルとなるように設定し、半導体チップ１０ａの電源遮断信号発生回路４０ｂ，４０ｃにそれぞれ入力する。
【００４３】
電源遮断信号発生回路４０ｂ，４０ｃでは、テストモード信号ＴＥＳＴｂ，ＴＥＳＴｃに応答して、「Ｈ」レベルの電源遮断信号ＣＵＴｂ，ＣＵＴｃがそれぞれ生成され、半導体チップ１０ｂ，１０ｃの電源遮断回路３０ｂ，３０ｃへ伝達される。
【００４４】
半導体チップ１０ｂでは、「Ｈ」レベルの電源遮断信号ＣＵＴｂに応じてＰチャネルトランジスタＰ３０ｂが非導通状態となることから、内部回路２０ｂと外部ピンＰＩＮ０とが電気的に分離される。
【００４５】
半導体チップ１０ｃにおいても同様に、「Ｈ」レベルの電源遮断信号ＣＵＴｃに応じてＰチャネルトランジスタＰ３０ｃが非導通状態となり、内部回路２０ｃと外部ピンＰＩＮ０とが電気的に分離される。
【００４６】
この状態において、外部ピンＰＩＮ０，ＰＩＮ１に外部電源ｅｘｔＶＣＣおよび接地電圧を印加することにより、外部ピンＰＩＮ０に唯一結合されている半導体チップ１０ａに電源電圧が供給され、消費電流Ｉａのみが流れる。したがって、外部ピンＰＩＮ０，ＰＩＮ１間の電流値Ｉｔを測定すれば、半導体チップ１０ａの消費電流Ｉａを求めることができる。
【００４７】
次に、図示しないテストモード信号発生回路において、テストモード信号ＴＥＳＴｂが「Ｌ」となり、テストモード信号ＴＥＳＴｃが「Ｈ」となるように設定し、半導体チップ１０ａの電源遮断信号発生回路４０ｂ，４０ｃに入力する。
【００４８】
電源遮断信号発生回路４０ｂ，４０ｃでは、テストモード信号ＴＥＳＴｂ，ＴＥＳＴｃに応答して、「Ｌ」レベルの電源遮断信号ＣＵＴｂと「Ｈ」レベルの電源遮断信号ＣＵＴｃとが生成される。
【００４９】
半導体チップ１０ｂでは、「Ｌ」レベルの電源遮断信号ＣＵＴｂに応じてＰチャネルトランジスタＰ３０ｂが導通状態となり、内部回路２０ｂと外部ピンＰＩＮ０とが電気的に結合される。
【００５０】
一方、半導体チップ１０ｃでは、「Ｈ」レベルの電源遮断信号ＣＵＴｃに応じてＰチャネルトランジスタＰ３０ｃが非導通状態となり、内部回路２０ｃと外部ピンＰＩＮ０とが電気的に分離される。
【００５１】
この状態で外部ピンＰＩＮ０，ＰＩＮ１を介して外部電源ｅｘｔＶＣＣおよび接地電圧を印加すると、外部ピンＰＩＮ０に結合される半導体チップ１０ａ，１０ｂに電源電圧が供給され、それぞれの内部回路２０ａ，２０ｂに電流が駆動される。外部ピンＰＩＮ０，ＰＩＮ１間で得られた電流値Ｉｔは、半導体チップ１０ａ，１０ｂの消費電流の和（＝Ｉａ＋Ｉｂ）に相当することから、この電流値Ｉｔから先に求めた半導体チップ１０ａの消費電流Ｉａを差し引くことによって、半導体チップ１０ｂの消費電流Ｉｂを求めることができる。
【００５２】
最後に、図示しないテストモード信号発生回路において、テストモード信号ＴＥＳＴｂ，ＴＥＳＴｃがいずれも「Ｌ」レベルとなるように設定し、半導体チップ１０ａの電源遮断信号発生回路４０ｂ，４０ｃに入力する。
【００５３】
電源遮断信号発生回路４０ｂ，４０ｃでは、テストモード信号ＴＥＳＴｂ，ＴＥＳＴｃに応答して、「Ｌ」レベルの電源遮断信号ＣＵＴｂ，ＣＵＴｃがそれぞれ出力される。
【００５４】
半導体チップ１０ｂでは、「Ｌ」レベルの電源遮断信号ＣＵＴｂに応じてＰチャネルトランジスタＰ３０ｂが導通状態となり、内部回路２０ｂと外部ピンＰＩＮ０とが電気的に結合される。
【００５５】
半導体チップ１０ｃにおいても同様に、「Ｌ」レベルの電源遮断信号ＣＵＴｃに応じてＰチャネルトランジスタＰ３０ｃが導通状態となり、内部回路２０ｃと外部ピンＰＩＮ０とが電気的に結合される。
【００５６】
この状態で外部ピンＰＩＮ０，ＰＩＮ１を介して外部電源ｅｘｔＶＣＣおよび接地電位を印加することにより、外部ピンＰＩＮ０に結合されているすべての半導体チップ１０ａ，１０ｂ，１０ｃに電源電圧が供給され、それぞれの内部回路２０ａ，２０ｂ，２０ｃに電流が駆動される。外部ピンＰＩＮ間で得られた電流値Ｉｔは、半導体チップ１０ａ，１０ｂ，１０ｃの消費電流の和（＝Ｉａ＋Ｉｂ＋Ｉｃ）であることから、この電流値Ｉｔから先に求めた半導体チップ１０ａ，１０ｂの消費電流の和を差し引くことによって、半導体チップ１０ｃの消費電流Ｉｃを求めることができる。
【００５７】
なお、本実施の形態の半導体集積回路装置において、電源遮断信号ＣＵＴｂ，ＣＵＴｃの入力手段は、実施の形態１と同様に、半導体チップ１０ａの電源遮断信号発生回路４０ｂ，４０ｃの出力端子と半導体チップ１０ｂ，１０ｃの電源遮断回路３０ｂ，３０ｃの入力端子とをそれぞれワイヤボンディングにより結合する構成が挙げられる。
【００５８】
さらに、図４に示すように、電源遮断信号ＣＵＴｂ，ＣＵＴｃを一端外部ピンＰＩＮ２，ＰＩＮ３にそれぞれ取出して、電源遮断回路３０ｂ，３０ｃにそれぞれ入力する構成とすることもできる。
【００５９】
実施の形態２の変更例．
図５は、この発明の実施の形態２の変更例に従う半導体集積回路装置における消費電流測定に関する部分を抽出して説明するための概略ブロック図である。
【００６０】
図５を参照して、半導体集積回路装置は、モールド１００内に搭載された半導体チップ１０ａ，１０ｂ，１０ｃと、これらの半導体チップへの入出力信号の授受または電源供給を行なうためにモールド１００の外周に配された複数の外部ピンＰＩＮとを備える。
【００６１】
半導体チップ１０ａ，１０ｂ，１０ｃはそれぞれ、電源の供給に応じて所定の動作を実行する内部回路２０ａ，２０ｂ，２０ｃを含む。内部回路２０ａ，２０ｂ，２０ｃは、図示しない入出力端子と電源端子ＶＣＣ，ＧＮＤとを備える。
【００６２】
半導体チップ１０ａの内部回路２０ａの電源端子ＶＣＣ，ＧＮＤは、複数の外部ピンＰＩＮのうち、外部ピンＰＩＮ４と外部ピンＰＩＮ１とに接続される。半導体チップ１０ｂ，１０ｃの電源端子ＶＣＣ，ＧＮＤは、外部ピンＰＩＮ０と外部ピンＰＩＮ１とに共通に接続される。
【００６３】
外部ピンＰＩＮ０は、外部電源ｅｘｔＶＣＣ１に接続され、外部ピンＰＩＮ４は、異なる外部電源ｅｘｔＶＣＣ２に接続される。外部ピンＰＩＮ１は、接地電圧に接続される。
【００６４】
すなわち、本実施の形態では、半導体チップ１０ａと半導体チップ１０ｂ，１０ｃとは、異なる外部電源からそれぞれ電源電圧が供給される。この点において、すべての半導体チップで電源が共有される、図３に示す実施の形態２の半導体集積回路装置とは相違する。なお、半導体チップ１０ａ，１０ｂ，１０ｃについては、例えば、外部電源ｅｘｔＶＣＣ２に結合される半導体チップ１０ａをＳＲＡＭとし、外部電源ｅｘｔＶＣＣ１を共有する半導体チップ１０ｂ，１０ｃをフラッシュメモリおよび擬似ＳＲＡＭとする構成が挙げられる。
【００６５】
半導体チップ１０ｂは、内部回路２０ｂの電源端子ＶＣＣと外部ピンＰＩＮ０との間に配された電源遮断回路３０ｂをさらに含む。電源遮断回路３０ｂは、図５に示すように、ＰチャネルトランジスタＰ３０で構成される。
【００６６】
ＰチャネルトランジスタＰ３０は、ソースおよび基板が外部ピンＰＩＮ０に接続され、ドレインが内部回路２０ｂの電源端子ＶＣＣに接続され、ゲートが半導体チップ１０ａの内部回路２０ａに配された電源遮断信号発生回路４０の出力端子に接続される。実施の形態１，２と同様に、ＰチャネルトランジスタＰ３０は、ゲートに電源遮断信号発生回路４０にて生成される電源遮断信号ＣＵＴを受けて導通／非導通状態となり、外部ピンＰＩＮ０と内部回路２０ｂの電源端子ＶＣＣとを電気的に結合／分離する。
【００６７】
半導体チップ１０ａは、内部回路２０ａに配された電源遮断信号発生回路４０をさらに含む。電源遮断信号発生回路４０は、入力端子が図示しないテストモード信号発生回路に接続され、出力端子が、半導体チップ１０ｂの電源遮断回路３０におけるＰチャネルトランジスタＰ３０のゲートに接続される。電源遮断信号発生回路４０の構成および動作は、実施の形態１と同じであり、詳細な説明は繰り返さない。
【００６８】
以上の構成からなる半導体集積回路において、半導体チップ１０ａ，１０ｂ，１０ｃの各々の消費電流を測定する方法について説明する。
【００６９】
まず、半導体チップ１０ａの消費電流Ｉａの測定は、外部ピンＰＩＮ４，ＰＩＮ１に外部電源ｅｘｔＶＣＣ２および接地電圧を供給し、外部ピンＰＩＮ４，ＰＩＮ１間を流れる電流Ｉｔ２を測定することによって求めることができる。
【００７０】
次に、図示しないテストモード信号発生回路において、テストモード信号ＴＥＳＴが「Ｈ」レベルとなるように設定し、半導体チップ１０ａの電源遮断信号発生回路４０に入力する。
【００７１】
電源遮断信号発生回路４０では、テストモード信号ＴＥＳＴに応答して、「Ｈ」レベルの電源遮断信号ＣＵＴが生成される。
【００７２】
半導体チップ１０ｂでは、「Ｈ」レベルの電源遮断信号ＣＵＴに応じてＰチャネルトランジスタＰ３０が非導通状態となり、内部回路２０ｂと外部ピンＰＩＮ０とが電気的に分離される。
【００７３】
この状態で外部ピンＰＩＮ０，ＰＩＮ１に外部電源ｅｘｔＶＣＣ１および接地電圧ＧＮＤを印加すれば、外部ピンＰＩＮ０に結合されている半導体チップ１０ｃにのみ電源電圧が供給され、消費電流Ｉｃが流れる。外部ピンＰＩＮ間で得られた電流Ｉｔ１は、半導体チップ１０ｃの消費電流Ｉｃに相当する。
【００７４】
次に、図示しないテストモード信号発生回路において、テストモード信号ＴＥＳＴが「Ｌ」となるように設定し、半導体チップ１０ａの電源遮断信号発生回路４０に入力する。
【００７５】
電源遮断信号発生回路４０では、テストモード信号ＴＥＳＴに応答して、「Ｌ」レベルの電源遮断信号ＣＵＴが生成される。
【００７６】
半導体チップ１０ｂでは、「Ｌ」レベルの電源遮断信号ＣＵＴに応じてＰチャネルトランジスタＰ３０が導通状態となり、内部回路２０ｂと外部ピンＰＩＮ０とが電気的に結合される。
【００７７】
この状態で外部ピンＰＩＮ０，ＰＩＮ１に外部電源ｅｘｔＶＣＣ１および接地電位を印加することにより、外部ピンＰＩＮ０に結合されている半導体チップ１０ｂ，１０ｃに電源電圧が供給され、それぞれの内部回路２０ｂ，２０ｃに電流が駆動される。外部ピンＰＩＮ０，ＰＩＮ１間で得られた電流値Ｉｔ１は、半導体チップ１０ｂ，１０ｃの消費電流の和（＝Ｉｂ＋Ｉｃ）であることから、この電流値Ｉｔから先に求めた半導体チップ１０ｃの消費電流Ｉｃを差し引くことによって、半導体チップ１０ｂの消費電流Ｉｂを求めることができる。
【００７８】
以上のように、この発明の実施の形態２に従えば、複数の半導体チップの各々に配した電源遮断回路を、独立した電源遮断信号によって個別に制御することにより、複数の半導体チップで電源を共有する半導体集積回路装置において、各半導体チップの消費電流を正確に測定することができる。
【００７９】
実施の形態３．
図６は、この発明の実施の形態３に従う半導体集積回路装置における消費電流測定に関する部分を抽出して説明するための概略ブロック図である。
【００８０】
図６を参照して、半導体集積回路装置は、モールド１００内に搭載された半導体チップ１０ａ，１０ｂと、これらの半導体チップへの入出力信号の授受または電源供給を行なうための複数の外部ピンＰＩＮとを備える。
【００８１】
半導体チップ１０ａ，１０ｂは、それぞれ、電源の供給に応じて所定の動作を実行する内部回路２０ａ，２０ｂを含む。内部回路２０ａ，２０ｂは、図示しない入出力端子と電源端子ＶＣＣ，ＧＮＤとを備える。図６に示すように、半導体チップ１０ａ，１０ｂの電源端子ＶＣＣ，ＧＮＤは、複数の外部のうちの外部ピンＰＩＮ０，ＰＩＮ１に共通に接続される。外部ピンＰＩＮ０は、外部電源ｅｘｔＶＣＣに接続され、外部ピンＰＩＮ１は、接地電圧に接続される。したがって、半導体チップ１０ａ，１０ｂは、共通の外部ピンＰＩＮ０，ＰＩＮ１を介して、電源電圧および接地電圧をそれぞれの電源端子ＶＣＣ，ＧＮＤに受け、所定の動作を実行する。
【００８２】
半導体チップ１０ｂは、内部回路２０ｂの電源端子ＶＣＣと外部ピンＰＩＮ０との間に設けられた電源遮断回路３０と、電源遮断回路３０を制御する電源遮断信号ＣＵＴを同一半導体チップ内で生成する電源自己遮断信号発生回路５０とをさらに備える。
【００８３】
このように、本実施の形態に従う半導体集積回路装置は、電源遮断信号ＣＵＴを他の半導体チップ内部に設けた電源遮断信号発生回路にて生成するのではなく、自己の半導体チップ内で生成する点において、実施の形態１，２の半導体集積回路装置と相違する。
【００８４】
図７は、図６の半導体チップ１０ｂの構成を示す回路図である。
【００８５】
図７を参照して、半導体チップ１０ｂは、内部回路２０ｂと、内部回路２０ｂへの電源電圧ＶＣＣの供給を実行／停止する電源遮断回路３０と、電源遮断回路３０の導通／非導通状態を制御するための電源自己遮断信号発生回路５０とを含む。
【００８６】
電源遮断回路３０は、実施の形態１，２と同様に、内部回路２０ｂと外部電源ｅｘｔＶＣＣに結合される外部ピンＰＩＮ（図示せず）との間に配されたＰチャネルトランジスタＰ３０で構成される。ＰチャネルトランジスタＰ３０は、電源自己遮断信号発生回路５０で生成される電源遮断信号ＣＵＴをゲートに受けて導通／非導通状態となり、外部電源ｅｘｔＶＣＣと内部回路２０ｂとを電気的に結合／分離する。
【００８７】
電源自己遮断信号発生回路５０は、図７に示すように、パワーオンリセット回路（以下、ＰＯＲ回路とも称する）６０と、インバータ素子Ｉ５０，Ｉ５１と、２入力ＮＡＮＤ回路Ｇ５０と、ＮチャネルトランジスタＮ５０と、高抵抗の抵抗素子Ｒ５０とを備える。
【００８８】
ＰＯＲ回路６０は、外部電源ｅｘｔＶＣＣの投入時に、内部回路２０ｂをリセットするための回路である。ＰＯＲ回路６０の出力ノードＮｄ６２は、後述するように、電源電圧が０Ｖから所定の閾値電圧になるまでは「Ｌ」レベルに相当する電位となり、電源電圧が閾値電圧を越えると「Ｈ」レベルに相当する電位となる。
【００８９】
図８は、図７のＰＯＲ回路６０の構成の一例を示す回路図である。
【００９０】
図８を参照して、ＰＯＲ回路６０は、外部電源ｅｘｔＶＣＣと接地電圧との間に直列に結合されたＰチャネルトランジスタＰ６０および抵抗素子Ｒ６０と、外部電源ｅｘｔＶＣＣと接地電圧との間に直列に結合されたＰチャネルトランジスタＰ６１およびＮチャネルトランジスタＮ６０と、インバータ素子Ｉ６０とを備える。
【００９１】
ＰチャネルトランジスタＰ６０のゲートは、ＰチャネルトランジスタＰ６０と抵抗素子Ｒ６０との接続ノードであるノードＮｄ６０に結合される。
【００９２】
ＰチャネルトランジスタＰ６１とＮチャネルトランジスタＮ６０とは、ＣＭＯＳインバータを構成し、ゲートがともにノードＮｄ６０に接続される。ＰチャネルトランジスタＰ６１とＮチャネルトランジスタＮ６０との接続ノードＮｄ６１は、インバータ素子Ｉ６０の入力ノードに接続される。インバータ素子Ｉ６０の出力ノードは、図７のＰＯＲ回路６０の出力ノードＮｄ６２に結合される。
【００９３】
以上の構成からなるＰＯＲ回路６０において、外部電源ｅｘｔＶＣＣが投入されていないときには、ノードＮｄ６０は、抵抗素子Ｒ６０を介して接地電圧となっていることから、ＰチャネルトランジスタＰ６０は導通状態となり、外部電源ｅｘｔＶＣＣとノードＮｄ６０とを電気的に結合する。続いて、外部電源ｅｘｔＶＣＣが投入されると、電源電圧の電位レベルの上昇に伴なって、ノードＮｄ６０は充電されてその電位が上昇する。ノードＮｄ６０の電位は、後段のＣＭＯＳインバータに伝達されると、反転されてノードＮｄ６１に駆動される。このとき、ノードＮｄ６１の電位は、ＣＭＯＳインバータの持つ所定の閾値電圧以下のときには、「Ｈ」レベルを保持し、閾値電圧を越えると「Ｌ」レベルに遷移する。
【００９４】
インバータ素子Ｉ６０の出力電位ＶＯＵＴは、このノードＮｄ６１の反転電位となることから、結果として、電源投入後一定期間は、「Ｌ」レベルとなり、電源電圧が所定の電位を越えると「Ｈ」レベルとなる。
【００９５】
図９は、図８のＰＯＲ回路６０の各ノードの電位を示す電圧波形図である。
【００９６】
図９を参照して、先述のように、外部電源投入後から、電源電圧ＶＣＣが増加するのに応答して、ノードＮｄ６０の電位が増加すると、ノードＮｄ６１にはその反転電位が表われる。さらに、ノードＮｄ６１の電位がインバータ素子Ｉ６０にて反転される結果、出力電位ＶＯＵＴは、電源投入時から所定の期間経過後において「Ｌ」レベルから「Ｈ」レベルへと遷移することが分かる。この出力電位ＶＯＵＴは、ＰＯＲ回路６０の出力ノードＮｄ６２へと伝達される。
【００９７】
再び図７を参照して、ＰＯＲ回路６０の出力ノードＮｄ６２は、インバータ素子Ｉ５０の入力ノードに接続される。インバータ素子Ｉ５０の出力ノードＮｄ６４は、２入力ＮＡＮＤ回路Ｇ５０の第１の入力ノードに接続される。２入力ＮＡＮＤ回路Ｇ５０の第２の入力ノードは、インバータ素子Ｉ５１を介して、内部回路２０ｂの電源断信号ＳＣＵＴの出力ノードＳ２０に接続される。したがって、電源断信号ＳＣＵＴの出力ノードＳ２０の電位は、インバータ素子Ｎｄ６３の入力ノードＮｄ６３に入力さると、論理が反転されて、２入力ＮＡＮＤ回路Ｇ５０の第２の入力ノードＮｄ６５に入力されることとなる。
【００９８】
ここで、内部回路２０ｂの出力ノードＳ２０から出力される電源断信号ＳＣＵＴは、内部回路２０ｂの電源端子Ｎｄ２０に電源電圧が印加されたことを受けて、「Ｈ」レベルに活性化される信号である。その発生手段としては、一例として、図７に示すように、内部回路２０ｂに配された２入力ＮＯＲ回路Ｇ５１の第１の入力ノードに接地電圧を入力し、第２の入力ノードに図示しないテストモード信号発生回路からのテストモード信号ＴＥＳＴを入力する構成とすることができる。本構成によれば、テストモード信号ＴＥＳＴが「Ｌ」レベルのときには、「Ｈ」レベルの電源断信号ＳＣＵＴが出力され、テストモード信号ＴＥＳＴが「Ｈ」レベルのときには、「Ｌ」レベルの電源断信号ＳＣＵＴが出力される。
【００９９】
２入力ＮＡＮＤ回路Ｇ５０は、これらの第１の入力ノードＮｄ６４の電位と第２の入力ノードＮｄ６５の電位との論理積の演算結果をノードＮｄ６６に出力する。
【０１００】
２入力ＮＡＮＤ回路Ｇ５０の出力ノードＮｄ６６は、ＮチャネルトランジスタＮ５０のゲートに接続される。ＮチャネルトランジスタＮ５０は、外部電源ｅｘｔＶＣＣと接地電圧との間に、高抵抗の抵抗素子Ｒ５０とともに直列に結合される。
【０１０１】
ＮチャネルトランジスタＮ５０は、ノードＮｄ６６の電位に応答して、導通／非導通状態に駆動される。すなわち、ノードＮｄ６６の電位が「Ｈ」レベルのときには、ＮチャネルトランジスタＮ５０は導通され、ＮチャネルトランジスタＮ５０のドレインと抵抗素子Ｒ５０との接続ノードＮｄ５０と接地電圧とを電気的に結合する。これにより、ノードＮｄ５０は「Ｌ」レベルに駆動される。
【０１０２】
一方、ノードＮｄ６６の電位が「Ｌ」レベルのときには、ＮチャネルトランジスタＮ５０は非導通となり、ＮチャネルトランジスタＮ５０のドレインと抵抗素子Ｒ５０との接続ノードＮｄ５０と接地電圧とを電気的に分離する。ノードＮｄ５０は、抵抗素子Ｒ５０を介して外部電源ｅｘｔＶＣＣに結合されることから、「Ｈ」レベルに駆動される。
【０１０３】
ノードＮｄ５０は、さらに、電源遮断回路３０のＰチャネルトランジスタＰ３０のゲートに接続される。このとき、ノードＮｄ５０の電位は、電源遮断信号ＣＵＴとして、ＰチャネルトランジスタＰ３０のゲートに入力される。ＰチャネルトランジスタＰ３０は、電源遮断信号ＣＵＴに応答して導通／非導通状態となり、外部電源ｅｘｔＶＣＣと内部回路２０ｂとを電気的に結合／分離する。これにより、内部回路２０ｂに対する電源供給が実行／停止される。
【０１０４】
以上のように、電源自己遮断信号発生回路５０は、ＰＯＲ回路６０の出力信号と内部回路２０ｂからの電源断信号ＳＣＵＴとの論理積の演算結果から電源遮断信号ＣＵＴを生成して、電源遮断回路３０に入力する。本実施の形態は、電源遮断信号ＣＵＴを電源遮断回路３０を備える半導体チップ内部で自ら発生させる構成となっている点において、他の半導体チップの電源遮断信号発生回路において電源遮断信号を発生させる実施の形態１，２の構成と相違する。
【０１０５】
次に、本実施の形態の半導体集積回路装置における電源投入時の動作とテストモード時の動作とについて、タイミング図を用いて説明する。
【０１０６】
図１０は、実施の形態３の半導体集積回路装置における動作を説明するためのタイミング図である。詳細には、図１０（ａ）は、電源投入後の通常動作を示すタイミング図であり、図１０（ｂ）は、テストモード時の動作を示すタイミング図である。
【０１０７】
図１０（ａ）を参照して、モールド１００に外部ピンＰＩＮ０を介して外部電源ｅｘｔＶＣＣが投入されると、外部ピンＰＩＮ０を共有する半導体チップ１０ａ，１０ｂには、それぞれ電源電圧が供給される。
【０１０８】
半導体チップ１０ｂでは、図７で示したように、電源自己遮断信号発生回路５０に電源電圧が供給されると、内部のＰＯＲ回路６０からは、電源投入後所定の期間経過後において「Ｈ」レベルに立上る信号が出力される。図１０（ａ）では、時刻Ｔ９１において、ＰＯＲ回路６０の出力ノードＮｄ６２の電位が「Ｌ」から「Ｈ」に立上る。
【０１０９】
図７の電源自己遮断信号発生回路５０では、ノードＮｄ６２の電位が、時刻Ｔ９１において「Ｈ」となったことに応答して、２入力ＮＡＮＤ回路Ｇ５０の第１の入力ノードＮｄ６４の電位は、インバータ素子Ｉ５０を介して、「Ｈ」レベルから「Ｌ」レベルへと遷移する。
【０１１０】
このとき、２入力ＮＡＮＤ回路Ｇ５０の第２の入力ノードＮｄ６５の電位は、「Ｌ」レベルの電源断信号ＳＣＵＴに応答して「Ｈ」レベルに保持されている。したがって、２入力ＮＡＮＤ回路Ｇ５０の出力ノードＮｄ６６は、時刻Ｔ９１において、「Ｈ」レベルとなり、ＮチャネルトランジスタＮ５０が導通状態に駆動される。この結果、ノードＮｄ５０の電位は「Ｌ」レベルとなる。
【０１１１】
ノードＮｄ５０の「Ｌ」レベルの電位は、電源遮断信号ＣＵＴとして、電源遮断回路３０のＰチャネルトランジスタＰ３０のゲートに入力される。ＰチャネルトランジスタＰ３０が導通されると、図示しない外部ピンＰＩＮ０と内部回路２０ｂとが電気的に結合されて、電源電圧が内部回路２０ｂへと供給される。
【０１１２】
内部回路２０ｂでは、電源電圧の供給に応答して、「Ｈ」レベルの電源断信号ＳＣＵＴが出力ノードＳ２０から出力され（時刻Ｔ９２）、電源自己遮断信号発生回路５０へと伝達される。
【０１１３】
ここで、図１０（ａ）に示すように、電源投入時から一定期間経過後に、ＰＯＲ回路６０の出力信号（ノードＮｄ６２の電位に相当）を「Ｌ」に立下げたとしても（時刻Ｔ９３）、電源断信号ＳＣＵＴ（ノードＳ２０の電位に相当）は、電外部電源ｅｘｔＶＣＣからの電源供給を受けて「Ｈ」レベルを保持する。電源自己遮断信号発生回路５０では、「Ｈ」レベルの電源断信号ＳＣＵＴがインバータ素子Ｉ５１を介して２入力ＮＡＮＤ回路Ｇ５０の第２の入力ノードＮｄ６５に入力されると、出力ノードＮｄ６６からは、「Ｈ」レベルの信号が出力される。したがって、ＮチャネルトランジスタＮ５０は、引き続き「Ｈ」レベルの信号を受けて導通状態を保持し、ノードＮｄ５０を「Ｌ」レベルに保つ。結果として、電源遮断回路３０は、導通状態を保持することから、内部回路２０ｂには、時刻Ｔ９３以降においても電源供給が継続して行なわれる。
【０１１４】
次に、テストモードにエントリし、半導体チップ１０ａの消費電流Ｉａを測定する場合について説明する。
【０１１５】
図１０（ｂ）を参照して、半導体チップ１０ｂの内部回路２０ｂでは、上記の動作により、電源供給に応答して「Ｈ」レベルの電源断信号ＳＣＵＴ（ノードＳ２０の電位に相当）が出力されている。これにより、電源自己遮断信号発生回路５０の出力ノードＮｄ５０は「Ｌ」レベルを保持している。
【０１１６】
ここで、時刻Ｔ９５において、半導体集積回路装置がテストモードにエントリするものとする。半導体チップ１０ｂの内部回路２０ｂでは、テストモード信号ＴＥＳＴが「Ｈ」レベルに活性化されたことに応答して、電源断信号ＳＣＵＴは「Ｈ」レベルから「Ｌ」レベルに遷移する。
【０１１７】
電源自己遮断信号発生回路５０では、ノードＳ２０から出力される「Ｌ」レベルの電源断信号ＳＣＵＴと「Ｌ」レベルのＰＯＲ回路６０の出力信号（ノードＮｄ６２の電位に相当）とがインバータ素子Ｉ５０，Ｉ５１を介して、２入力ＮＡＮＤ回路Ｇ５０に入力される。このため、２入力ＮＡＮＤ回路Ｇ５０の出力ノードＮｄ６６は、「Ｌ」レベルに駆動される。
【０１１８】
ＮチャネルトランジスタＮ５０が、この「Ｌ」レベルのノードＮｄ６６に応じて非導通状態となると、ノードＮｄ５０は「Ｈ」レベルとなり、「Ｈ」レベルの電源遮断信号ＣＵＴが電源遮断回路３０へと伝達される。
【０１１９】
電源遮断回路３０では、ＰチャネルトランジスタＰ３０が「Ｈ」レベルの電源遮断信号ＣＵＴに応じて非導通状態となる。この結果、半導体チップ１０ｂの内部回路２０ｂへの電源供給が停止される。
【０１２０】
再び図６を参照して、外部電源ｅｘｔＶＣＣから外部ピンＰＩＮ０を介して印加される電源電圧ＶＣＣは、半導体チップ１０ａの内部回路１０ａに供給されるとともに、半導体チップ１０ｂの電源自己遮断信号発生回路５０のＰＯＲ回路６０にも供給される。したがって、外部ピンＰＩＮ間で得られた電流値Ｉｔは、半導体チップ１０ａの消費電流ＩａとＰＯＲ回路６０の消費電流Ｉｐとの和に相当する値となる。ただし、ＰＯＲ回路６０の消費電流Ｉｐは、半導体チップ１０ａの消費電流Ｉａに対して十分に低く無視できる程度であることから、得られた電流値Ｉｔは、半導体チップ１０ａの消費電流Ｉａと等価であると判断できる。
【０１２１】
一方、半導体チップ１０ｂの消費電流Ｉｂについては、以下のようにして求めることができる。
【０１２２】
再度外部電源ｅｘｔＶＣＣを投入することにより、半導体チップ１０ｂでは、ＰＯＲ回路６０の「Ｈ」レベルの出力信号によって電源遮断回路３０が導通状態となり、内部回路２０ｂに電源電圧が供給される。これにより、電源断信号ＳＣＵＴ（ノードＳ２０の電位に相当）は、「Ｈ」レベルに駆動される。
【０１２３】
さらに、テストモード信号ＴＥＳＴを「Ｌ」レベルにすることによって、電源断信号ＳＣＵＴは「Ｈ」レベルを維持し、内部回路２０ｂへの電源供給が継続される。このとき外部ピンＰＩＮ間を流れる電流Ｉｔは、半導体チップ１０ａの消費電流Ｉａと、半導体チップ１０ｂの消費電流Ｉｂと、電源自己遮断信号発生回路５０の消費電流Ｉｐとの和となるが、先述のように、電源自己遮断信号発生回路５０の消費電流Ｉｐは無視できるレベルであることから、先に求めた半導体チップ１０ａの消費電流Ｉａを差し引くことにより、半導体チップ１０ｂの消費電流Ｉｂを求めることができる。
【０１２４】
以上のように、この発明の実施の形態３に従えば、複数の半導体チップで電源を共有する半導体集積回路装置において、各半導体チップの消費電流を正確に測定することができる。
【０１２５】
また、半導体チップ内部に自己の電源遮断回路を制御する電源遮断信号の発生手段を搭載することによって、他の半導体チップとの間を電気的に結合する必要を生じず、測定プロセスの簡略化と低コスト化を図ることができる。
【０１２６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１２７】
【図１】この発明の実施の形態１に従う半導体集積回路装置における消費電流測定に関する部分を抽出して説明するための概略ブロック図である。
【図２】図１に示す半導体集積回路装置における電源遮断信号ＣＵＴの入力手段を説明するための概略ブロック図である。
【図３】この発明の実施の形態２に従う半導体集積回路装置における消費電流測定に関する部分を抽出して説明するための概略ブロック図である。
【図４】図３に示す半導体集積回路装置における電源遮断信号ＣＵＴの入力手段を説明するための概略ブロック図である。
【図５】この発明の実施の形態２の変更例に従う半導体集積回路装置における消費電流測定に関する部分を抽出して説明するための概略ブロック図である。
【図６】この発明の実施の形態３に従う半導体集積回路装置における消費電流測定に関する部分を抽出して説明するための概略ブロック図である。
【図７】図６に示す半導体チップ１０ｂの構成を示す回路図である。
【図８】図７に示すＰＯＲ回路６０の構成の一例を示す回路図である。
【図９】図８に示すＰＯＲ回路６０の各ノードの電位を示す電圧波形図である。
【図１０】この発明の実施の形態３に従う半導体集積回路装置における電源投入時（図１０（ａ））およびテストモード時（図１０（ｂ））の動作を説明するためのタイミング図である。
【符号の説明】
【０１２８】
１０ａ，１０ｂ，１０ｃ  半導体チップ、２０ａ，２０ｂ，２０ｃ  内部回路、３０，３０ｂ，３０ｃ  電源遮断回路、４０，４０ｂ，４０ｃ  電源遮断信号発生回路、５０  電源自己遮断信号発生回路、Ｐ３０，Ｐ３０ｂ，Ｐ３０ｃ，Ｐ６０，Ｐ６１  Ｐチャネルトランジスタ、Ｎ５０，Ｎ６０  Ｎチャネルトランジスタ、ＰＩＮ，ＰＩＮ０〜ＰＩＮ４  外部ピン、Ｉ５０，Ｉ５１，Ｉ６０  インバータ素子、Ｒ５０，Ｒ６０  抵抗素子、Ｇ５０  ２入力ＮＡＮＤ回路、Ｇ５１  ２入力ＮＯＲ回路、ｅｘｔＶＣＣ，ｅｘｔＶＣＣ１，ｅｘｔＶＣＣ２  外部電源、ＣＵＴ，ＣＵＴｂ，ＣＵＴｃ  電源遮断信号、ＳＣＵＴ  電源断信号、ＴＥＳＴ  テストモード信号、１００  モールド。
【図１】
2005064095.tif 000003
【図２】
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【図３】
2005064095.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2005064095.tif 000009
【図８】
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【図９】
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【図１０】
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