(57)【要約】【課題】  寄生サイリスタの導通を防ぐことによってラッチアップの発生を防止し、レイアウト面積を縮小できるトリプルウェル構造の半導体装置を提供する。【解決手段】  Ｐ型シリコン基板２０と、Ｐ型シリコン基板２０の表面に互いに離間して形成された深いＮ型のウェル１３及び深いＮ型ウェル１４と、深いＮ型ウェル１３に形成されたＰ型ウェル１１と、深いＮ型ウェル１４内に形成された浅いＮ型ウェル１２と、Ｐ型ウェル１１の表面に形成されたＮチャンネル型ＭＯＳトランジスタＭｎと、浅いＮ型ウェル１２の表面に形成されたＰチャンネル型ＭＯＳトランジスタＭｐと、を有する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、前記半導体基板の表面に互いに離間して形成された第２導電型の第１及び第２のウェルと、前記第１のウェル内に形成された第１導電型の第３のウェルと、前記第２のウェル内に形成された第２導電型の第４のウェルと、前記第３のウェルの表面に形成された第２導電チャンネル型ＭＯＳトランジスタと、前記第４のウェルの表面に形成された第１導電チャンネル型ＭＯＳトランジスタと、を有することを特徴とする半導体装置。
【請求項２】
前記第１のウェルと前記第２のウェルが同電位にバイアスされたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１導電型の半導体基板と、前記半導体基板の表面に互いに離間して形成された第２導電型の第１及び第２のウェルと、前記第１のウェル内に形成された第１導電型の第３のウェルと、前記第３のウェルの表面に形成された第２導電チャンネル型ＭＯＳトランジスタと、前記第２のウェルの表面に形成された第１導電チャンネル型ＭＯＳトランジスタと、を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にトリプルウェル構造のＣＭＯＳ半導体装置におけるラッチアップ対策に関する。
【背景技術】
【０００２】
従来より、トリプルウェル構造のＣＭＯＳ半導体装置が知られている。図４は、そのようなトリプルウェル構造のＣＭＯＳ半導体装置を示す断面図である。
【０００３】
２０はＰ型シリコン基板である。２１は深いＮ型ウェルであり、Ｐ型シリコン基板２０の表面に形成されている。２２はＰ型ウェルであり、深いＮ型ウェル２１内に形成されている。２３は浅いＮ型ウェルであり、Ｐ型ウェル２２に隣接し、深いＮ型ウェル２１の表面に形成されている。２４はＮ＋層であり、深いＮ型ウェル２１の端部の表面に形成されている。Ｎ＋層２４は電源電位ＶＤＤが印加されている。
【０００４】
そして、Ｐ型ウェル２２の表面にＮチャンネル型ＭＯＳトランジスタＭｎが形成されるとともに、浅いＮ型ウェル２３の表面にＰチャンネル型ＭＯＳトランジスタＭｐが形成されている。
【０００５】
Ｎチャンネル型ＭＯＳトランジスタＭｎは、Ｐ型ウェル２２の表面に形成されたドレイン２７、ゲート酸化膜、ゲート電極２８、ソース２９から構成されている。２５はＰ＋層であり、Ｐ型ウェル２２の表面に形成されている。Ｐ＋層２５は接地電圧ＶＳＳに接続され、Ｐ型ウェル２２の電位を接地電圧ＶＳＳに設定している。
【０００６】
Ｐチャンネル型ＭＯＳトランジスタＭｐは、深いＮ型ウェル２１の表面に形成されたソース３０、ゲート酸化膜、ゲート電極３１、ドレイン３２から構成されている。Ｎ＋層２６は電源電位ＶＤＤに接続され、浅いＮ型ウェル２３の電位を電源電位ＶＤＤに設定している。
【０００７】
このように、従来のトリプルウェル構造のＣＭＯＳ半導体装置では、１つの深いＮ型ウェル２１の中に、Ｐ型ウェル２２及び浅いＮ型ウェル２３が形成されていた。
【０００８】
なお、先行技術文献として以下の特許文献１がある。
【特許文献１】特開２００２−２２２８６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来のトリプルウェル構造のＣＭＯＳ半導体装置では、寄生的なバイポーラトランジスタによりサイリスタが形成され、ラッチアップに弱いという問題があった。この問題について詳しく説明する。
【００１０】
図４に示すように、寄生的なバイポーラトランジスタＢｉｐ４１は、浅いＮ型ウェル２３、ソース３０、Ｐ型ウェル２２から構成されている。浅いＮ型ウェル２３はベース、ソース３０はエミッタ、Ｐ型ウェル２２はコレクタとなりＰＮＰ型のバイポーラトランジスタＢｉｐ４１を形成している。
【００１１】
また、寄生的なバイポーラトランジスタＢｉｐ４２は、Ｐ型ウェル２２、ソース２９、浅いＮ型ウェル２３から構成されている。Ｐ型ウェル２２はベース、ソース２９はエミッタ、浅いＮ型ウェル２３はコレクタとなりＮＰＮ型のバイポーラトランジスタＢｉｐ４２を形成している。
【００１２】
この為、図５に示すように、寄生的なバイポーラトランジスタＢｉｐ４１と寄生的なバイポーラトランジスタＢｉｐ４２とによりラッチアップの原因となる寄生サイリスタ構造が形成されてしまう。そこで、ラッチアップを防ぐために、従来、バイポーラトランジスタＢｉｐ４１、Ｂｉｐ４２のベース幅ＷＢ１、ＷＢ２（図４参照）を広げる対策が行われていた。しかし、ベース幅ＷＢ１、ＷＢ２を広げると、レイアウト面積が増大してしまう。
【００１３】
そこで、本発明は、このような寄生サイリスタが導通するのを防ぐことによってラッチアップを防止し、レイアウト面積を縮小できるトリプルウェル構造のＣＭＯＳ半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明のトリプルウェル構造の半導体装置は、深いＮ型ウェル２１を分離することにより、寄生サイリスタが導通しないようにし、ラッチアップ強度を向上させたものである。
【発明の効果】
【００１５】
本発明によれば、トリプルウェル構造の半導体装置において、ラッチアップを防止するとともに、パターン面積を縮小することが可能になる。
【発明を実施するための最良の形態】
【００１６】
次に本発明の実施形態について、図面を参照しながら、詳しく説明する。
【００１７】
図１は実施形態に係る半導体装置の断面図である。
【００１８】
図１において、図４と同一の構成部分については同一の符号を付して説明を省略する。１３は深いＮ型ウェルであり、Ｐ型シリコン基板２０の表面に形成されている。１１はＰ型ウェルであり、深いＮ型ウェル１３内に形成されている。１４は深いＮ型ウェルであり、Ｐ型シリコン基板２０の表面に形成されている。１２は浅いＮ型ウェルであり、深いＮ型ウェル１４内に形成されている。そして、Ｐ型ウェル１１の表面にＮチャンネル型ＭＯＳトランジスタＭｎが形成され、浅いＮウェル１２の表面にＰチャンネル型ＭＯＳトランジスタＭｐが形成されている。尚、本発明では、前記深いＮウェル１４の形成を省略しても構わない。
【００１９】
本実施形態の特徴とする点は、深いＮ型ウェル１３と深いＮ型ウェル１４が離間されている点である。これにより、寄生サイリスタが導通するのを防ぎ、ラッチアップを防止できる。また、従来技術におけるベース幅ＷＢ１、ＷＢ2に相当する距離Ｄ１、Ｄ２を広げずに(ＷＢ１>Ｄ１、ＷＢ２>Ｄ２)ラッチアップを防止できる為、レイアウト面積の縮小ができる。以下に、本実施形態で、寄生サイリスタが導通しない理由について詳しく説明する。
【００２０】
図２は、寄生的なバイポーラトランジスタが形成されている様子を示す断面図である。図３は、図２の寄生的なバイポーラトランジスタの接続を示す回路図である。
【００２１】
図２、図３において、寄生的なバイポーラトランジスタＢｉｐ１、寄生的なバイポーラトランジスタＢｉｐ２、寄生的なバイポーラトランジスタＢｉｐ３、寄生的なバイポーラトランジスタＢｉｐ４が示されている。
【００２２】
寄生的なバイポーラトランジスタＢｉｐ１は、浅いＮ型ウェル１２及び深いＮ型ウェル１４、ソース３０、Ｐ型シリコン基板２０から構成されている。浅いＮ型ウェル１２及び深いＮ型ウェル１４はベース、ソース３０はエミッタ、Ｐ型シリコン基板２０はコレクタとなりＰＮＰ型のバイポーラトランジスタＢｉｐ１が形成されている。
【００２３】
また、寄生的なバイポーラトランジスタＢｉｐ２は、Ｐ型シリコン基板２０、深いＮ型ウェル１３、浅いＮ型ウェル１２及び深いＮ型ウェル１４から構成されている。Ｐ型シリコン基板２０はベース、深いＮ型ウェル１３はエミッタ、浅いＮ型ウェル１２及び深いＮ型ウェル１４はコレクタとなりＮＰＮ型のバイポーラトランジスタが形成されている。
【００２４】
また、寄生的なバイポーラトランジスタＢｉｐ３は、Ｐ型ウェル１１、ソース２９、深いＮ型ウェル１３から構成されている。Ｐ型ウェル１１はベース、ソース２９はエミッタ、深いＮ型ウェル１３はコレクタとなりＮＰＮ型のバイポーラトランジスタＢｉｐ３が形成されている。
【００２５】
また、寄生的なバイポーラトランジスタＢｉｐ４は、深いＮ型ウェル１３、Ｐ型ウェル１１、Ｐ型シリコン基板２０から構成されている。深いＮ型ウェル１３はベース、Ｐ型ウェル１１はエミッタ、Ｐ型シリコン基板２０はコレクタとなりＰＮＰ型のバイポーラトランジスタＢｉｐ４が形成されている。
【００２６】
図３に示されるように、寄生トランジスタＢｉｐ１及びＢｉｐ２によって寄生サイリスタが形成されるが、その両端電位がいずれもＶＤＤである為、寄生サイリスタは導通しない。従って、ラッチアップの発生を防止し、レイアウト面積を縮小できる。また、本実施形態において、２つの深いＮ型ウェル１３、１４は、同じ電位（電源電位ＶＤＤ）にバイアスされている。
【００２７】
すなわち、本実施形態では、同じ電位にバイアスされた２つの深いＮ型ウェル１３、１４を一体化することなく、あえて互いに離間されることでラッチアップの発生を防止したものである。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施形態に係るトリプルウェル構造の半導体装置の断面図である。
【図２】本発明の実施形態に係るトリプルウェル構造の半導体装置の断面図である。
【図３】本発明の実施形態に係るトリプルウェル構造における寄生的なバイポーラトランジスタの接続関係を示す回路図である。
【図４】従来例に係るトリプルウェル構造の半導体装置の断面図である。
【図５】従来例に係るトリプルウェル構造における寄生的なバイポーラトランジスタの接続関係を示す回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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