(57)【要約】【課題】フューズ素子を用いてデータを記憶しながらデータを書き換え可能なフューズ回路を備えた半導体装置を提供することを目的とする。【解決手段】半導体装置は、電気的に書き込みが可能でｎビットのデータが書き込まれる第１フューズ回路群６２と、電気的に書き込みが可能でｍ（ｍはｎの整数分の１）ビットの書き換えデータを記憶する第１記憶部と、第１フューズ回路群の書き換えの対象となるビットのアドレスを記憶する第２記憶部とをそれぞれ有する複数の第２フューズ回路群７２とを備える。上記第１フューズ回路群に書き込まれたデータの書き換え時に、第２フューズ回路群の第１記憶部に書き換えるデータを書き込み、第１フューズ回路群の書き換えるべきデータが記憶されたアドレスに対応するデータを第２記憶部に書き込み、第１フューズ回路群に書き込まれている上記アドレスのデータの読み出しを禁止する。【選択図】      図１
2005243922.tif 000002
【特許請求の範囲】
【請求項１】
電気的に書き込みが可能でｎビットのデータが書き込まれる第１フューズ回路群と、
電気的に書き込みが可能でｍ（ｍはｎの整数分の１）ビットの書き換えデータを記憶する第１記憶部と、前記第１フューズ回路群の書き換えの対象となるビットのアドレスを記憶する第２記憶部とをそれぞれ有する複数の第２フューズ回路群とを具備することを特徴とする半導体装置。
【請求項２】
前記第１フューズ回路群に書き込まれたデータの書き換え時に、前記第２フューズ回路群の前記第１記憶部に書き換えるデータを書き込み、前記第１フューズ回路群の書き換えの対象となるビットのアドレスを前記第２記憶部に書き込み、前記第１フューズ回路群に書き込まれている前記アドレスのデータの読み出しを禁止することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１フューズ回路群と前記複数の第２フューズ回路群はそれぞれ、活性化／非活性化を制御するための活性化信号を記憶する第３記憶部を更に具備し、
前記第３記憶部の記憶データに応じて、前記第１フューズ回路群中の前記アドレスに書き込まれたデータの読み出しの禁止動作と、前記複数の第２フューズ回路群の選択動作とを制御することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記複数の第２フューズ回路群中のｉ番目の第２フューズ回路群の前記第３記憶部に活性化信号が書き込まれておらず、ｉ−１番目の第２フューズ回路群の前記第３の記憶部に活性化信号が書き込まれているときに、ｉ番目の前記第２フューズ回路群は、データの書き込みが可能となることを特徴とする請求項３に記載の半導体装置。
【請求項５】
電気的に書き込みが可能な複数のフューズ回路群を備え、
前記複数のフューズ回路群に書き込まれたアドレスデータに基づいて、フューズ素子からの読み出しを行うフューズ回路群を選択する
ことを特徴とする半導体装置。
【請求項６】
電気的に書き込みが可能で実質的に等しいビット数の複数のフューズブロックを備え、
前記複数のフューズブロックはそれぞれ、活性化信号を記憶する第１フューズ回路、データを記憶する第２フューズ回路、及びアドレスを記憶する第３フューズ回路を備え、
前記第１フューズ回路に記憶された活性化信号に基づいて、前記複数のフューズブロック中の活性化されたフューズブロックを選択して前記第２フューズ回路にデータを書き込み、
前記第３フューズ回路に記憶されたアドレスに基づいて生成されるデコード信号により、前記第２フューズ回路からデータを出力するフューズブロックを選択する
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関するもので、例えばディジタル製品のセキュリティデータ、コードデータ、チップ固有のＩＤデータ、及び内部回路のタイミング調整や電圧調整用のトリミングデータ等をフューズ回路により不揮発に記憶する半導体装置に関する。
【背景技術】
【０００２】
半導体装置においてデータを不揮発に記憶する記憶回路の実現には、いくつかの手法が知られている。例えば、大きな記憶容量を必要とし且つ多数回の書き換えが要求される場合には、スタックトゲート構造のメモリセルを備えたフラッシュメモリを形成する。この際、標準ＣＭＯＳプロセスとは異なる特殊プロセスが必要になるが、メモリＬＳＩのようにデータを不揮発に記憶することが主な目的となるものでは、大容量化を図ることで専用プロセスを用いることに対するコストのオーバーヘッドを抑えることができる。
【０００３】
しかしながら、システムＬＳＩ等においては、セキュリティデータ、コードデータ、チップ固有のＩＤデータ、及びトリミングデータ等の小容量のデータを不揮発に記憶するためのみに専用プロセスを用いるのはコスト上のオーバーヘッドが大きくなる。また、用途にもよるが、フラッシュメモリのような１０万回もの書き換え回数は必要なく、半固定データを不揮発に記憶し且つ必要に応じて書き換える可能性もあるといった用途の場合には、数回程度の書き換えで十分である。そのような用途のために、１０万回もの書き換え回数を保証するために高いコストを払うフラッシュプロセスを用いるのは得策でない。よって、このような場合は、標準ＣＭＯＳプロセスで形成できる不揮発性の記憶素子を用いるのが望ましい。
【０００４】
標準ＣＭＯＳプロセスで実現できる不揮発性記憶素子としては、フューズ素子が広く知られている（例えば特許文献１，２参照）。一般に、フューズ素子には、レーザ光線を用いてプログラムするタイプと、電気的にプログラムするタイプ（electrical-fuseまたはe-fuse）が用いられる。
【０００５】
前者はメタルやポリシリコン配線をフューズ素子として用い、レーザ光線を照射して溶断することによりプログラムする。
【０００６】
これに対し、後者は例えば絶縁体である酸化膜をフューズ素子として用い、データのプログラムには高電圧ストレスをかけて酸化膜を破壊し、導通させることで行う。すなわち、酸化膜の導通／非導通でデータを記憶する。また、サリサイドプロセスにより表面にシリサイド層を形成したポリシリコン配線をフューズ素子として用い、高電圧を印加して電流を流すことでシリサイド層を破壊して抵抗値を大幅に増加させ、この抵抗値の変化に応じてデータを記憶するもの等がある。
【０００７】
レーザ光線を用いてプログラムするタイプのフューズ素子は、ウェーハの状態でプログラムする必要があるのに対し、電気的にプログラムするタイプはパッケージングした後やシステムに組み込んだ後でもプログラムが可能である。よって、コードデータやチップ固有のＩＤデータをウェーハ状態でプログラム可能なだけでなく、セキュリティデータ、タイミング調整や電圧調整のようなトリミングデータ等をアセンブリ後にユーザがプログラムできる。
【０００８】
図９は、上記電気的にプログラム可能なフューズ素子を用いた従来の記憶回路の構成例を示すブロック図である。この記憶回路は、“１＋ｎ”ビットの書き込みデータラッチ群１１、“１＋ｎ”ビットのフューズ回路群１２及び“１＋ｎ”ビットの読み出しデータラッチ群１３を備えている。これら書き込みデータラッチ群１１、フューズ回路群１２及び読み出しデータラッチ群１３のうち１ビットは当該記憶回路の活性化を表す活性化信号（イネーブルビットデータ）Ｅｎを記憶し、残りのｎビットはコードデータ、チップ固有のＩＤデータ、セキュリティデータ及びトリミングデータ等のデータＤ１，Ｄ２，…，Ｄｎを記憶する。
【０００９】
上記フューズ回路群１２に記憶させるべきデータＤ１，Ｄ２，…，Ｄｎは、外部から入力信号Ｄｉｎ１，Ｄｉｎ２，…，Ｄｉｎｎとして入力、あるいは半導体装置の内部回路で生成され、書き込みデータラッチ群１１にラッチされる。この書き込みデータラッチ群１１にラッチされたデータＤ１，Ｄ２，…，Ｄｎに応じて、フューズ回路群１２中の各フューズ素子の両端に選択的に高電圧を印加し、フューズ素子の破壊／非破壊状態に応じて選択的にデータを書き込む。
【００１０】
上記フューズ回路群１２に記憶されたデータを利用するためには、データをディジタル信号に変換する必要がある。このために、記憶回路のパワーオン時等にフューズ回路群１２中の各フューズ素子の破壊／非破壊状態に応じてアナログ的にデータを読み出し、その結果をフューズ素子毎に設けられた読み出しデータラッチ群１３にラッチする。これにより、電源が入っている間は、不揮発性のフューズデータが読み出しデータラッチ群１３にラッチされているディジタル信号として使用できるようになる。このデータがフューズデータバス１４上に出力され、内部回路を制御あるいは外部へ出力される。
【００１１】
図１０は、上記図９に示した回路におけるｉ（ｉ＝１，２，…，ｎ）ビット目の書き込みデータラッチ１１ｉ、フューズ回路１２ｉ及び読み出しデータラッチ１３ｉの具体的な構成例を示す回路図である。書き込みデータラッチ１１ｉは、クロックドインバータ２０，２１、インバータ２２、ノアゲート２３及びＭＯＳＦＥＴ２４等を含んで構成されている。ｉビット目の入力データＤｉｎｉは、クロックドインバータ２０の入力端に供給される。このクロックドインバータ２０の出力端には、クロックドインバータ２１の入力端及びインバータ２２の出力端が接続される。上記クロックドインバータ２１の出力端には、インバータ２２の入力端及びノアゲート２３の一方の入力端が接続される。このノアゲート２３の他方の入力端にはプログラム信号／ＰＲＯＧＲＡＭが供給され、出力端はＭＯＳＦＥＴ２４のゲートに接続される。上記ＭＯＳＦＥＴ２４の電流通路の一端はフューズ回路１２ｉに接続され、電流通路の他端は接地点Ｖｓｓに接続される。
【００１２】
上記フューズ回路１２ｉは、フューズ素子２５とＭＯＳＦＥＴ２６とを含んで構成されている。フューズ素子２５の一端は高電圧電源Ｖｐｐに接続され、他端はＭＯＳＦＥＴ２６の電流通路の一端に接続される。このＭＯＳＦＥＴ２６の電流通路の他端は、上記ＭＯＳＦＥＴ２４の電流通路の一端に接続される。
【００１３】
上記読み出しデータラッチ１３ｉは、ＭＯＳＦＥＴ２７，２８、クロックドインバータ２９，３０及びインバータ３１，３２，３３を含んで構成されている。ＭＯＳＦＥＴ２７の電流通路の一端は上記ＭＯＳＦＥＴ２６の電流通路の一端に接続され、電流通路の他端は上記ＭＯＳＦＥＴ２８の電流通路の一端に接続され、ゲートは電源Ｖｃｃに接続される。上記ＭＯＳＦＥＴ２８の電流通路の他端は接地点Ｖｓｓに接続され、ゲートにはリセット信号ＲＥＳＥＴが供給される。上記ＭＯＳＦＥＴ２７，２８の電流通路の接続点にはクロックドインバータ２９の入力端が接続され、このクロックドインバータ２９の出力端にはクロックドインバータ３０の入力端及びインバータ３１の出力端が接続される。上記クロックドインバータ３０の出力端にはインバータ３１，３２の入力端がそれぞれ接続される。上記インバータ３２の出力端にはインバータ３３の入力端が接続され、このインバータ３３の出力端から読み出しデータＤｏｕｔｉを得るようになっている。
【００１４】
上記のような構成において、データのプログラムは次のようにして行われる。なお、以下では、フューズ素子２５が、絶縁膜を破壊して導通させることによりプログラムを行う絶縁膜破壊型である場合を例に挙げて説明する。入力データＤｉｎｉを“Ｌ”レベルにし、プログラム信号／ＰＲＯＧＲＡＭを“Ｌ”レベルに設定すると、ノアゲート２３の出力が“Ｈ”レベルとなる。この状態で選択信号ＳＥＬＥＣＴを“Ｈ”レベルに設定すると、ＭＯＳＦＥＴ２４，２６がオンし、高電圧電源Ｖｐｐからフューズ素子２５及びＭＯＳＦＥＴ２６，２４の電流通路を介して接地点Ｖｓｓに電流が流れ、フューズ素子２５の絶縁膜が破壊されて導通状態となる。
【００１５】
上記フューズ素子２５の導通状態は、読み出しデータラッチ１３ｉに記憶データとしてラッチされる。すなわち、リセット信号ＲＥＳＥＴが一時的に“Ｈ”レベルとなると、ＭＯＳＦＥＴ２８がオンしてクロックドインバータ２９の入力端が放電されて“Ｌ”レベルになる。これによって、クロックドインバータ２９の出力が“Ｈ”レベルとなり、この状態がクロックドインバータ２９，３０及びインバータ３１によりラッチされて初期設定される。リセット信号ＲＥＳＥＴが“Ｌ”レベルに戻ると、フューズ素子２５が導通しているときには、高電圧電源ＶｐｐからＭＯＳＦＥＴ２７の電流通路を介してクロックドインバータ２９入力端が充電されて“Ｈ”レベルとなり、その出力が“Ｌ”レベルとなる。この状態がクロックドインバータ２９，３０及びインバータ３１によりラッチされる。一方、フューズ素子２５が導通していないときには、上記初期設定の状態が維持される。
【００１６】
しかしながら、上記フューズ素子２５は、酸化膜等の絶縁膜破壊型にしてもシリサイド層等の導電膜破壊型にしても、酸化膜や電極材料等の不可逆的な破壊現象を用いてデータを記憶するため、一度プログラムすると元の非破壊状態に戻すことはできない。よって、標準ＣＭＯＳプロセスで不揮発性の記憶回路を形成できるという大きな利点があるものの、たとえ少数回であっても書き換えは不可能である。
【特許文献１】特開２００２−７６１２６号公報
【特許文献２】特開２００２−３６８０９６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、フューズ素子を用いてデータを記憶しながらデータを書き換え可能なフューズ回路を備えた半導体装置を提供することにある。
【課題を解決するための手段】
【００１８】
この発明の一態様によると、電気的に書き込みが可能でｎビットのデータが書き込まれる第１フューズ回路群と、電気的に書き込みが可能でｍ（ｍはｎの整数分の１）ビットの書き換えデータを記憶する第１記憶部と、前記第１フューズ回路群の書き換えの対象となるビットのアドレスを記憶する第２記憶部とをそれぞれ有する複数の第２フューズ回路群とを具備する半導体装置が提供される。
【００１９】
また、この発明の一態様によると、電気的に書き込みが可能な複数のフューズ回路群を備え、前記複数のフューズ回路群に書き込まれたアドレスデータに基づいて、フューズ素子からの読み出しを行うフューズ回路群を選択する半導体装置が提供される。
【００２０】
更に、この発明の一態様によると、電気的に書き込みが可能で実質的に等しいビット数の複数のフューズブロックを備え、前記複数のフューズブロックはそれぞれ、活性化信号を記憶する第１フューズ回路、データを記憶する第２フューズ回路、及びアドレスを記憶する第３フューズ回路を備え、前記第１フューズ回路に記憶された活性化信号に基づいて、前記複数のフューズブロック中の活性化されたフューズブロックを選択して前記第２フューズ回路にデータを書き込み、前記第３フューズ回路に記憶されたアドレスに基づいて生成されるデコード信号により、前記第２フューズ回路からデータを出力するフューズブロックを選択する半導体装置が提供される。
【発明の効果】
【００２１】
この発明によれば、フューズ素子を用いてデータを記憶しながらデータを書き換え可能なフューズ回路を備えた半導体装置が得られる。
【発明を実施するための最良の形態】
【００２２】
実施の形態の説明に先立って、まず、この発明の前提となった本出願人による先願（特願２００３−２９０８６１）の技術について説明する。この先願の技術は、複数のフューズセットを用意しておき、フューズ回路の一部のビットに書き直しが必要になったときには、既に使用したフューズセットを無効として新しいフューズセットにデータを書きこみ、このデータをフューズデータとして用いるものである。このフューズ回路は、必要なビット数や書き換え回数が少ない用途であればパターン占有面積の増加が比較的少なく、且つスタックトゲート等の不揮発性記憶素子を形成するための特殊プロセスは不要である。よって、標準ＣＭＯＳプロセスで実現できるフューズ素子を用いてデータを記憶しながら書き換え可能である。
【００２３】
図１１及び図１２はそれぞれ、上記先願に記載されているフューズ回路の概略構成とデータの書き換え制御に関係する具体的な構成例を示している。図１１に示す如く、１つの書き込みデータラッチ群４０に対して、“１＋ｎ”ビットのフューズセット４１−１，４１−２，…，４１−ｑを複数個（ｑ個）備えている。各々のフューズセット４１−１，４１−２，…，４１−ｑは、活性化制御用の１ビットのフューズ回路４２−１，４２−２，…，４２−ｑ及びこれに対応する１ビットの読み出しデータラッチ４３−１，４３−２，…，４３−ｑと、データ記憶用のｎビットのフューズ回路群４４−１，４４−２，…，４４−ｑ及びこれに対応するｎビットの読み出しデータラッチ群４５−１，４５−２，…，４５−ｑとを有する。
【００２４】
そして、それぞれのフューズセット４１−１，４１−２，…，４１−ｑと書き込みデータラッチ４０との接続、及び読み出しデータラッチ群４５−１，４５−２，…，４５−ｑとフューズデータバス４６との接続を、各フューズセットにおける活性化制御用フューズ回路４２−１，４２−２，…，４２−ｑのイネーブルビットデータに応じて制御することで、書き込み及び読み出しの対象となるフューズセットを自動選択できるようになっている。
【００２５】
上記フューズ回路群４４−１，４４−２，…，４４−ｑはそれぞれ、図１２に示すようにアンドゲート４７−１，４７−２，…、アンドゲート４８−１，４８−２，…、ＭＯＳＦＥＴ４９−１，４９−２，…、ＭＯＳＦＥＴ５０−１，５０−２，…及びフューズ素子５１−１，５１−２，…を含んで構成されている。この図１２では、上記フューズ回路群４４−１，４４−２の１ビットをそれぞれ抽出して示している。
【００２６】
アンドゲート４７−１の第１の入力端には選択信号ＳＥＬＥＣＴ１が供給され、第２の入力端は“Ｈ”レベルに固定され、第３の入力端には活性化信号Ｅｎ１が反転して供給され、出力端はＭＯＳＦＥＴ４９−１のゲートに接続される。このＭＯＳＦＥＴ４９−１の電流通路の一端は書き込みデータラッチ４０に接続され、他端はＭＯＳＦＥＴ５０−１の電流通路の一端に接続される。上記ＭＯＳＦＥＴ４９−１はプログラム用のスイッチとして働く。フューズ素子５１−１の一端は高電圧電源Ｖｐｐに接続され、他端はＭＯＳＦＥＴ４９−１，５０−１の接続点に接続される。
【００２７】
上記アンドゲート４８−１の第１の入力端には活性化信号Ｅｎ１が供給され、第２の入力端には活性化信号Ｅｎ２が反転して供給され、第３の入力端にはリセット信号ＲＥＳＥＴが反転して供給され、出力端は上記ＭＯＳＦＥＴ５０−１のゲートに接続される。このＭＯＳＦＥＴ５０−１の電流通路の他端は読み出しデータラッチ４５−１に接続される。上記ＭＯＳＦＥＴ５０−１は、リードスイッチとして働く。
【００２８】
また、上記アンドゲート４７−２の第１の入力端には選択信号ＳＥＬＥＣＴ２が供給され、第２の入力端には選択信号ＳＥＬＥＣＴ１が供給され、第３の入力端には活性化信号Ｅｎ２が反転して供給され、出力端はＭＯＳＦＥＴ４９−２のゲートに接続される。このＭＯＳＦＥＴ４９−２の電流通路の一端は書き込みデータラッチ４０に接続され、他端はＭＯＳＦＥＴ５０−２の電流通路の一端に接続される。このＭＯＳＦＥＴ４９−２はプログラム用のスイッチとして働く。フューズ素子５１−２の一端は高電圧電源Ｖｐｐに接続され、他端はＭＯＳＦＥＴ４９−２，５０−２の接続点に接続される。
【００２９】
更に、上記アンドゲート４８−２の第１の入力端には活性化信号Ｅｎ２が供給され、第２の入力端には活性化信号Ｅｎ３が反転して供給され、第３の入力端にはリセット信号ＲＥＳＥＴが反転して供給され、出力端は上記ＭＯＳＦＥＴ５０−２のゲートに接続される。このＭＯＳＦＥＴ５０−２の電流通路の他端は読み出しデータラッチ４５−２に接続される。上記ＭＯＳＦＥＴ５０−２は、リードスイッチとして働く。
【００３０】
上記のような構成において、図１３に示すように、活性化信号Ｅｎｊより前の段が“１”レベル、後の段が“０”レベルであるとすると、プログラムスイッチ（Prog switch）としてのＭＯＳＦＥＴ４９−（ｊ＋１）とリードスイッチ（Read switch）としてのＭＯＳＦＥＴ５０−ｊとがオン状態（他はオフ状態）となり、ｊ段目より前の段のフューズセット４１−ｊへの書き込みが禁止され、ｊ＋１段目のフューズセット４１−（ｊ＋１）への書き込みが可能となる。また、ｊ段目のフューズセット４１−ｊからのみデータの読み出しが可能であり、他のフューズセットからの読み出しはできない。そして、データの書き換えが行われるたびに順次次段のフューズセットへの書き込みが可能となり、既に書き込みが行われている段からデータが読み出される。
【００３１】
上記のような構成では、不可逆的な破壊現象を用いてデータを記憶するフューズ素子を用いながら、あたかも書き換えが可能な記憶回路として使用することが可能となる。もちろん、書き換え回数に応じた数のフューズセットが必要になるが、書き換え回数がそれほど多く必要でない場合には、フューズセットを設けることによるパターン占有面積の増加によるデメリットより、書き換えができるメリットが大きくなる場合が多々ある。
【００３２】
ところで、図１１に示した回路構成では、フューズセット単位で書き換えが行われるが、フューズデータの書き換えは必ずしもフューズセットのビット数（＝ｎ）単位で行われるとは限らず、適用する回路や記憶するデータによってはフューズセット内の一部のデータしか書き換える必要がない場合があり得る。この場合には、一部のデータを書き換えるためにｎビット全てのフューズデータを書き換えることになる。このため、フューズセットのビット数より少ない単位で書き換えを行う際には、多数のフューズ素子を無駄に使用することになり、先願の技術はフューズセットのビット数より少ない単位で書き換えを行う際のフューズ素子の効率的な利用、という点でまだ改良の余地がある。
【００３３】
そこで、この発明では、上記先願の技術を改良し、フューズセットのビット数より少ない単位で書き換えを行う際に、フューズセット内の一部のデータを書き換え可能にして、フューズ素子をより効率的に利用できるようにしている。
【００３４】
以下、この発明の実施の形態について図面を参照して説明する。
【００３５】
［第１の実施の形態］
図１は、この発明の第１の実施の形態に係る半導体装置について説明するためのもので、フューズ素子を用いてデータを不揮発に記憶する記憶回路の概略構成を示すブロック図である。また、図２（ａ），（ｂ）はそれぞれ、上記図１に示した記憶回路における初期書き込み用のフューズセットと書き換え用のフューズブロックの構成例を示すブロック図である。
【００３６】
図１に示す記憶回路は、電気的に書き込みが可能な初期書き込み用のフューズセット１００と、電気的に書き込みが可能なｑ個の書き換え用のフューズブロック１１０−１，１１０−２，…１１０−ｑを備えている。上記フューズセット１００は書き込みデータラッチ群６１、フューズ回路群６２及び読み出しデータラッチ群６３を有しており、上記フューズブロック１１０−１，１１０−２，…１１０−ｑはそれぞれフューズ回路群７２−１，７２−２，…，７２−ｑと読み出しデータラッチ群７３−１，７３−２，…，７３−ｑとを有している。
【００３７】
上記初期書き込み用のフューズセット１００は、図２（ａ）に示す如く、書き込みデータラッチ群６１が“１＋ｎ＋ｐ”ビット構成、フューズ回路群６２と読み出しデータラッチ群６３が“１＋ｎ”ビット構成である。上記フューズ回路群６２と読み出しデータラッチ群６３は、活性化信号（イネーブルビットデータ）Ｅｎを記憶する１ビットと、コードデータ、チップ固有のＩＤデータ、セキュリティデータ及びトリミングデータ等のデータＤ１，Ｄ２，…，Ｄｎを記憶する（データストア用）ｎビットとを有している。書き込みデータラッチ群６１は、これら“１＋ｎ”ビットに加えてブロックアドレスＡ１〜Ａｐが入力されるｐビットを有している。上記データストア用のｎビットの書き込みデータラッチ群６１、フューズ回路群６２及び読み出しデータラッチ群６３は、整数分の１、たとえばｋ分の１に分割されており、１つの単位がｍビットのフューズブロックになっている。そして、データの書き換えは、フューズブロック毎、つまりｍビット単位で行われる。このｋ個に分割したうちのどのｍビットに書き換えをするかが上記ブロックアドレスＡ１〜Ａｐで指定される。
【００３８】
一方、書き換え用のフューズブロック１１０−１，１１０−２，…，１１０−ｑはそれぞれ、図２（ｂ）に示す如く、フューズ回路群７２及び読み出しデータラッチ群７３を備え、活性化信号Ｅｎを記憶する１ビット（第３記憶部）、データストア用のｍビット（第１記憶部）、及び当該書き換え用のフューズセットをｋ個に分割した初期書き込み用のフューズセット内のどのｍビットに書き換えをするかを指定するためのアドレスを記憶するブロックアドレスストア用のｐ（＝ｌｏｇ２ｋ）ビット（第２記憶部）を有する“１＋ｍ＋ｐ”ビット構成である。
【００３９】
これらフューズブロック１１０−１，１１０−２，…，１１０−ｑには、データの書き換え時に、書き込みデータラッチ群６１からイネーブルビットデータ、ｍビットの書き換え用のデータ及びそのアドレスが、データＤ１，Ｄ２，…，Ｄｎの書き換えるべきビットとそのアドレス、及び書き換え回数に応じて選択的に供給される。
【００４０】
上記フューズセット１００から読み出したｎビットのデータはフューズデータバス６４を介して、上記各フューズブロック１１０−１，１１０−２，…，１１０−ｑからそれぞれ読み出したｍビットのデータはフューズデータバス７０（７０−１，７０−２，…，７０−ｑ）を介して読み出しパス制御回路１２０に供給される。この読み出しパス制御回路１２０は、初期の書き込み用フューズセット１００の一部を書き換える場合に、該当部分だけを後から書き換えたフューズデータに置き換えるとともに、この書き換えた同じ場所に更に書き換えが行われた場合に、後から書き込んだデータが読み出されるように制御する選択回路である。上記読み出しパス制御回路１２０には、デコード信号生成回路１３０からデコード信号Ｓが供給されて制御されるようになっている。上記デコード信号生成回路１３０は、上記各フューズブロック１１０−１，１１０−２，…，１１０−ｑにおけるフューズ回路群７２−１，７２−２，…，７２−ｑからフューズアドレスバス７５−１，７５−２，…，７５−ｑを介して読み出されたアドレス（初期書き込み用のフューズセット１００内のどのｍビットに書き換えをするかを指定するためのアドレス）をデコードして上記デコード信号Ｓを生成する。そして、上記読み出しパス制御回路１２０からフューズデータ出力バス７６を介して出力データＤｏｕｔ１，Ｄｏｕｔ２，…，Ｄｏｕｔｎを出力する。
【００４１】
図３は、上記図２（ａ），（ｂ）に示したフューズセット１００及びフューズブロック１１０−１，１１０−２，…，１１０−ｑの具体的な構成例について説明するためのもので、フューズ回路群６２，７２−１のｉビット目６２ｉ，７２−１ｉに着目して具体的な構成例を示している。
【００４２】
この回路は、アンドゲート６５−１，６５−２，…、プログラムスイッチとして働くＭＯＳＦＥＴ６６−１，６６−２，…、及びフューズ素子６７−１，６７−２，…を含んで構成されている。アンドゲート６５−１の第１の入力端には選択信号ＳＥＬＥＣＴｉが供給され、第２の入力端は“Ｈ”レベルに固定され、第３の入力端には活性化信号Ｅｎｉの反転信号が供給され、その出力端は上記ＭＯＳＦＥＴ６６−１のゲートに接続される。上記ＭＯＳＦＥＴ６６−１の電流通路の一端は書き込みデータラッチ６１ｉに接続され、他端は読み出しデータラッチ６３ｉに接続される。上記フューズ素子６７−１の一端は高電圧電源Ｖｐｐに接続され、他端はＭＯＳＦＥＴ６６−１の電流通路の他端に接続される。
【００４３】
また、アンドゲート６５−２の第１の入力端には選択信号ＳＥＬＥＣＴｉが供給され、第２の入力端には活性化信号Ｅｎｉが供給され、第３の入力端には活性化信号Ｅｎ（ｉ＋１）の反転信号が供給され、その出力端は上記ＭＯＳＦＥＴ６６−２のゲートに接続される。上記ＭＯＳＦＥＴ６６−２の電流通路の一端は書き込みデータラッチ６１ｉに接続され、他端は読み出しデータラッチ７３−１ｉに接続される。上記フューズ素子６７−２の一端は高電圧電源Ｖｐｐに接続され、他端はＭＯＳＦＥＴ６６−２の電流通路の他端に接続される。
【００４４】
そして、上記読み出しデータラッチ６３ｉの出力信号Ｄｏｕｔｉと上記読み出しデータラッチ７３−１ｉの出力信号が読み出しパス制御回路１２０に供給され、選択動作が行われる。
【００４５】
図４及び図５はそれぞれ、上記図１乃至図３に示した回路における書き込みデータラッチ６１と読み出しデータラッチ６３，７３−１，７３−２，…，７３−ｑのｉビット目に着目して具体的な構成例を示す回路図である。図４に示す如く、書き込みデータラッチ６１ｉは、クロックドインバータ８０，８１、インバータ８２、ノアゲート８３及びＭＯＳＦＥＴ８４等を含んで構成されている。入力データＤｉｎｉは、クロックドインバータ８０の入力端に供給される。このクロックドインバータ８０の出力端には、クロックドインバータ８１の入力端及びインバータ８２の出力端が接続される。上記クロックドインバータ８１の出力端には、インバータ８２の入力端及びノアゲート８３の一方の入力端が接続される。このノアゲート８３の他方の入力端にはプログラム信号／ＰＲＯＧＲＡＭが供給され、出力端はＭＯＳＦＥＴ８４のゲートに接続される。上記ＭＯＳＦＥＴ８４の電流通路の一端はフューズ回路に接続され、電流通路の他端は接地点Ｖｓｓに接続される。
【００４６】
図５に示すように、読み出しデータラッチ６３ｉ（７３−１ｉ，７３−２ｉ，…，７３−ｑｉも同様）はそれぞれ、ＭＯＳＦＥＴ８５，８６、クロックドインバータ８７，８８及びインバータ８９，９０，９１を含んで構成されている。ＭＯＳＦＥＴ８５の電流通路の一端は上記フューズ回路に接続され、電流通路の他端は上記ＭＯＳＦＥＴ８６の電流通路の一端に接続され、ゲートは電源Ｖｃｃに接続される。上記ＭＯＳＦＥＴ８６の電流通路の他端は接地点Ｖｓｓに接続され、ゲートにはリセット信号ＲＥＳＥＴが供給される。上記ＭＯＳＦＥＴ８５，８６の電流通路の接続点にはクロックドインバータ８７の入力端が接続され、このクロックドインバータ８７の出力端にはクロックドインバータ８８の入力端及びインバータ８９の出力端が接続される。上記クロックドインバータ８８の出力端にはインバータ８９，９０の入力端がそれぞれ接続される。上記インバータ９０の出力端にはインバータ９１の入力端が接続され、このインバータ９１の出力端から出力データＤｏｕｔｉを得るようになっている。
【００４７】
他のビットの書き込みデータラッチと読み出しデータラッチも基本的には図４及び図５と同様に構成されている。
【００４８】
図６は、上記図１に示した回路における読み出しパス制御回路１２０の具体的な構成例を示している。この図６に示す回路は、フューズセット１００のビット構成が、ｎ＝６４、ｍ＝８、ｋ＝８の場合の構成例であり、マルチプレクサＭＵＸ１１〜ＭＵＸ７８がアレイ状に配置されて構成されている。これらマルチプレクサＭＵＸ１１〜ＭＵＸ７８はそれぞれ、デコード信号発生回路１３０から出力されるデコード信号Ｓ（Ｓ１１〜Ｓ７８）で制御される。上記マルチプレクサＭＵＸ１１〜ＭＵＸ１８は１回目の書き換え用に用いられるフューズブロックの制御、マルチプレクサＭＵＸ２１〜ＭＵＸ２８は２回目の書き換え用に用いられるフューズブロックの制御、及びマルチプレクサＭＵＸ７１〜ＭＵＸ７８は７回目の書き換え用に用いられるフューズブロックの制御にそれぞれ用いられ、７回のデータの書き換えが可能になっている。
【００４９】
初期書き込み用フューズセット１００にデータが書き込まれた状態では、マルチプレクサＭＵＸ１１〜ＭＵＸ１８の一方の入力端には８分割されたフューズ回路群６２から各８ビットずつ合計６４ビットのデータがフューズデータバス６４を介して供給される。これらマルチプレクサＭＵＸ１１〜ＭＵＸ１８の他方の入力端には、１段目の読み出しデータラッチ群７３−１から８ビットのデータが供給される。書き換えが行われていない場合には、デコード信号Ｓ１１〜Ｓ１８による制御でフューズセット１００から出力された６４ビットのデータが選択される。これに対し、１回目の書き換えが行われていると、デコード信号Ｓ１１〜Ｓ１８による制御でフューズセット１００から読み出された６４ビットのデータの一部（８ビット）に代えて１段目の読み出しデータラッチ群７３−１から読み出された８ビットのデータが選択される。この際、マルチプレクサＭＵＸ２１〜ＭＵＸ７８は、デコード信号Ｓ２１〜Ｓ７８による制御で１段目のマルチプレクサＭＵＸ１１〜ＭＵＸ１８の出力を選択する。
【００５０】
再度（２回目）書き換えが行われた場合には、マルチプレクサＭＵＸ１１〜ＭＵＸ１８から出力される６４ビットのデータがマルチプレクサＭＵＸ２１〜ＭＵＸ２８の一方の入力端に供給され、このマルチプレクサＭＵＸ２１〜ＭＵＸ２８で２段目の読み出しデータラッチ群７３−２から読み出された８ビットのデータの選択動作が行われる。
【００５１】
このようにして、初期書き込み用のフューズセット１００から読み出されたｍビット単位でデータを選択するか、書き換え用のフューズブロック１１０−１，１１０−２，…，１１０−ｑから読み出されたデータを選択するかの制御を行う。同様の動作を繰り返すことにより、７回の書き換えに対応できる。
【００５２】
図７は、上記図６に示した読み出しパス制御回路１２０中の各マルチプレクサＭＵＸ１１〜ＭＵＸ７８にデコード信号Ｓ１１〜Ｓ７８を供給するデコード信号生成回路１３０の構成例について説明するためのもので、３回の書き換えができる場合（ｐ＝３の場合）の論理構成例を示している。このデコード信号生成回路１３０は、４入力アンドゲート９５−１，９５−２，…，９５−８から構成されている。各アンドゲート９５−１，９５−２，…，９５−８の第１の入力端にはそれぞれ、ｒ個目（ｒ＝１〜３）の書き換えフューズブロックの活性化信号Ｅｎｒが供給される。また、各アンドゲート９５−１，９５−２，…，９５−８の第２乃至第４の入力端にはそれぞれ、ｒ個目の書き換えフューズブロックに記憶されたアドレス信号Ａｒ０，Ａｒ１，Ａｒ２とその反転信号／Ａｒ０，／Ａｒ１，／Ａｒ２が選択的に供給される。そして、上記アンドゲート９５−１，９５−２，…，９５−８の出力端から上記読み出しパス制御回路１２０にデコード信号Ｓｒ１，Ｓｒ２，…，Ｓｒ８を出力するようになっている。
【００５３】
次に、上記のような構成において動作を説明する。図１乃至図７に示したような構成において、フューズ素子６７−１，６７−２，…に対する書き込み動作及び読み出し動作は、基本的には前述した図９及び図１０の回路と同様であるが、フューズ素子の選択動作が異なっている。
【００５４】
初期の書き込みにおいては、フューズセット１００にｎビットのデータを書き込み、活性化用の１ビットにも書き込みを行う。この活性化用の１ビットに書き込みが行われると、次の書き込みパスは、書き換え用のフューズブロックの始めのもの（フューズブロック１１０−１）に切り替えられる。すなわち、初期の書き込みにおいては、書き込みデータラッチ群６１に、活性化信号Ｅｎ、上記フューズ回路群１２に記憶させるべきデータＤ１，Ｄ２，…，Ｄｎを供給してラッチする。上記データＤ１，Ｄ２，…，Ｄｎは、外部から入力信号Ｄｉｎ１，Ｄｉｎ２，…，Ｄｉｎｎとして入力、あるいは内部回路で生成して書き込みデータラッチ群１１に供給する。この書き込みデータラッチ群１１にラッチされたデータＤ１，Ｄ２，…，Ｄｎに応じて、フューズ回路群６２中の各フューズ素子の両端に選択的に高電圧を印加し、フューズ素子の破壊／非破壊状態に応じて選択的にデータを書き込む。
【００５５】
データの書き換えの際には、ｋ個に分割したうちのどのｍビットに書き換えをするかを指定するためのｐビットのブロックアドレスＡ１〜Ａｐを書き込みデータラッチ群６１に供給し、フューズブロック１１０−１に、そのアドレスデータとイネーブルビットデータとを同時に書き込む。
【００５６】
ここで、上述したｎ＝６４、ｍ＝８、ｋ＝８の例ではｐ＝３である。つまり、６４ビットのデータについて、８分割して８ビットずつの書き換えが行えることになる。書き換え回数を７回とすると、８ビットの書き換え用フューズブロックを７個設ければ良いので、フューズ素子の数は、初期書き込み用に６４＋１＝６５、書き換え用が１（Ｅｎ）＋３（アドレス）＋８（データ）の計１２ビットであり、６５＋１２×７＝１４９本となる。ちなみに、先願に記載した手法で、６４ビットのデータを７回書き換えると（１＋６４）×（１＋７）＝５２０本必要となるので、フューズ素子の本数は３割以下になる。
【００５７】
次に、フューズ素子からの読み出しを考える。初期書き込みフューズセットの一部が、書き換えられている場合に、その部分だけを、後から書き換えたフューズデータに置き換えなくてはいけない。また、同じアドレスに対して繰り返し書き換えが行われた場合には、最後に書き込んだデータが読み出されることが必要である。このような選択動作を上記図６に示した読み出しパス制御回路（選択回路）１２０で実現している。
【００５８】
先ほどと同じｎ＝６４、ｍ＝８、ｋ＝８の条件で考えると、初期書き込みフューズセットに書き込まれた状態では、８分割された各フューズ素子群から各８ビットずつ出力されたデータがフューズデータバス６４に転送されている。その８ビットずつのバスに対して、７個ある書き換えフューズセットからの信号が切り替えられるようにマルチプレクサＭＵＸ１１〜ＭＵＸ７８が配置されている。ここで、１段目の書き換えフューズブロック１１０−１にデータが書き込まれたとする。マルチプレクサによる選択動作の切り替えは、書き換えフューズブロックにおけるイネーブルビットＥｎに書き込みが行われ、且つそのフューズブロックに書き込まれたアドレスからデコード信号生成回路１３０で生成されたデコード信号Ｓ１１〜Ｓ７８に応じて、８分割されたうちの１つのマルチプレクサが選択され、書き換えフューズブロックからの８ビットのデータがフューズデータ出力バス７６に転送されるように切り替えられる。そして、フューズ回路群を選択するアドレスごとに、最後に書き込みが行われたフューズ回路群のデータをフューズデータ出力バス７６に転送し、読み出しデータＤｏｕｔ１，Ｄｏｕｔ２，…，Ｄｏｕｔｎを得る。
【００５９】
上記のような構成によれば、標準ＣＭＯＳプロセスで書き換え可能な不揮発性の記憶回路を実現でき、スタックトゲート等の不揮発性記憶素子を形成するための特殊プロセスは不要であり、且つフューズセット内の一部のデータを書き換えできるので、使用するフューズ素子数の削減による低コスト化も図れる。
【００６０】
従って、フューズセットのビット数より少ない単位で書き換えを行う際に、フューズセット内の一部のデータを書き換え可能にして、フューズ素子をより効率的に利用できるフューズ回路を備えた半導体装置が得られる。
【００６１】
［第２の実施の形態］
図８（ａ），（ｂ）はそれぞれ、この発明の第２の実施の形態に係る半導体装置について説明するためのもので、フューズ素子を用いてデータを不揮発に記憶する記憶回路の概略構成を示すブロック図である。（ａ）図は初期書き込み用のフューズセット、（ｂ）図は書き換え用のフューズブロックを示している。
【００６２】
本第２の実施の形態に係る半導体装置では、図８（ａ）に示す如く、初期書き込み用のフューズセットは、書き込みデータラッチ群６１、フューズ回路群６２及び読み出しデータラッチ群６３を備えた“１＋ｎ”ビット構成である。このフューズセットは、活性化信号（イネーブルビットデータ）Ｅｎを記憶する１ビットと、データＤ１，Ｄ２，…，Ｄｎを記憶する（データストア用）ｎビットとで構成されている。上記データストア用のｎビットの書き込みデータラッチ群６１、フューズ回路群６２及び読み出しデータラッチ群６３は、整数分の１、たとえばｋ分の１に分割されており、１つの単位がｍビットのフューズブロックになっている。そして、データの書き換えは、フューズブロック毎、つまりｍビット単位で行われる。
【００６３】
一方、書き換え用のフューズブロックは、図８（ｂ）に示す如く、“１＋ｍ＋ｐ”ビット構成の書き込みデータラッチ群７１、フューズ回路群７２及び読み出しデータラッチ群７３を備えている。このフューズブロックは、活性化信号Ｅｎを記憶する１ビット、データストア用のｍビット、及び当該書き換え用のフューズセットをｋ個に分割した初期書き込み用のフューズセット内のどのｍビットに書き換えをするかを指定するためのアドレスを記憶する（ブロックアドレスストア用）ｐ（＝ｌｏｇ２ｋ）ビットで構成されている。
【００６４】
上記図８（ｂ）に示した書き換え用のフューズブロックは、書き換え回数に応じた数だけ設けられている。
【００６５】
このような構成であっても、基本的には上述した第１の実施の形態と同様な動作が可能であり、同じ作用効果が得られる。
【００６６】
［第３の実施の形態］
上述した第１及び第２の実施の形態では、初期書き込み用のフューズセットは全ビット長（本例では６４ビット）を持っており、書き換え用のフューズブロックがそれをｋ分割したビット長（８ビット）を備えている場合を例に取って説明した。
【００６７】
これに対し、本第３の実施の形態では、初期書き込み用のフューズセットも、書き換え用フューズブロックと同じ構成にする。つまり、例えば図８（ｂ）に示したｍビット単位のフューズブロックをｋ個設け、そのうち任意の数のフューズブロックを選択して書き込みを行う。各フューズブロックに設けたアドレスビットをｐとすると、２ｐ個のアドレスまでを選択できるので、フューズデータバスをｍ×２ｐ本用意しておけば、最長、その本数のビット長までの任意のビット数のフューズデータが記憶できることになる。
【００６８】
ここで、書き換えたいビットに対しては、ｍビット単位で、新たなフューズセットにアドレスとともにデータを書き込めば良い。この際、図８（ｂ）と同様に各フューズブロックの活性化信号（イネーブルビットデータ）Ｅｎによるスイッチ制御を行うことにより、未使用のフューズブロックに対して順番に書き込みが行われる。
【００６９】
読み出しに関しては、図６に示した回路と同様な選択回路（読み出しパス制御回路）を設けておけば、アドレスごとに最新の書き込みデータをフューズデータバスに転送できる。
【００７０】
上述したように、フューズ素子に冗長なセットを設けておき、書き換え可能なフューズセットを実現するにあたり、書き換え単位を全ビット長に対して小さくすることで、データの一部の書き換えが行われる際に必要なるフューズ素子の本数を削減できる。第１の実施の形態で挙げた例では５２０本のフューズ素子が必要であったものが１４９本と１／３以下の本数に削減できる。フューズ素子にはラッチ回路等の付加回路が必要になるので、フューズ素子一本あたりの面積はかなり大きくなる。よって、図６及び図７に示す回路の追加によるパターン占有面積の増加よりも、フューズ素子とラッチ回路等の付加回路の数の削減による面積の減少効果の方が大きく、チップ占有面積の削減につながる。
【００７１】
従って、上記のような構成であっても、標準ＣＭＯＳプロセスで書き換え可能な不揮発性の記憶回路を実現でき、スタックトゲート等の不揮発性記憶素子を形成するための特殊プロセスは不要であり、且つフューズセット内の一部のデータを書き換えできるので、使用するフューズ素子数の削減による低コスト化も図れる。
【００７２】
以上第１乃至第３の実施の形態を用いてこの発明の説明を行ったが、この発明は上記各実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００７３】
【図１】この発明の第１の実施の形態に係る半導体装置について説明するためのもので、フューズ素子を用いてデータを不揮発に記憶する記憶回路の概略構成を示すブロック図。
【図２】図１に示した記憶回路の構成例を示すブロック図であり、（ａ）図は初期書き込み用のフューズセット、（ｂ）図は書き換え用のフューズブロック。
【図３】図２に示したフューズセット及びフューズブロックの具体的な構成例について説明するためのもので、フューズ回路群の一部の具体的な構成例を示す回路図。
【図４】図１乃至図３に示した回路における書き込みデータラッチの一部の具体的な構成例を示す回路図。
【図５】図１乃至図３に示した回路における読み出しデータラッチの一部の具体的な構成例を示す回路図。
【図６】図１に示した回路における読み出しパス制御回路の具体的な構成例を示すブロック図。
【図７】図６に示した読み出しパス制御回路中の各マルチプレクサにデコード信号を供給するデコード信号生成回路を示す回路図。
【図８】この発明の第２の実施の形態に係る半導体装置について説明するためのもので、フューズ素子を用いてデータを不揮発に記憶する記憶回路の概略構成を示すブロック図であり、（ａ）図は初期書き込み用のフューズセット、（ｂ）図は書き換え用のフューズブロック。
【図９】電気的にプログラム可能なフューズ素子を用いた従来の記憶回路の構成例を示すブロック図。
【図１０】図９に示した回路におけるｉビット目の書き込みデータラッチ、フューズ回路及び読み出しデータラッチの具体的な構成例を示す回路図。
【図１１】この発明の前提となった先願に記載されているフューズ回路の概略構成を示すブロック図。
【図１２】この発明の前提となった先願に記載されているフューズ回路の書き換え制御に関係する具体的な構成例を示す回路図。
【図１３】図１１及び図１２に示した回路の動作を説明するための図。
【符号の説明】
【００７４】
６１，７１…書き込みデータラッチ群、６２，７２…フューズ回路群、６３，７３…読み出しデータラッチ群、６５−１，６５−２…アンドゲート、６６−１，６６−２…ＭＯＳＦＥＴ、６７−１，６７−２…フューズ素子、９５−１〜９５−８…４入力アンドゲート、１００…初期書き込み用のフューズセット、１１０−１，１１０−２，…，１１０−ｑ…書き換え用のフューズブロック、１２０…読み出しパス制御回路、１３０…デコード信号生成回路、ＭＵＸ１１〜ＭＵＸ７８…マルチプレクサ、Ｅｎ…活性化信号、Ｄ１，Ｄ２，…，Ｄｎ…データ、Ａｒ０，Ａｒ１，Ａｒ２…アドレス信号、Ｓｒ１〜Ｓｒ８…デコード信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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