(57)【要約】【課題】容易なエッチングプロセスで信頼性の高い自己整合コンタクトを形成する。【解決手段】ゲート電極３を覆う絶縁膜４の表面には、シリコン窒化膜の第１ストッパ膜５及びポリシリコンの第２ストッパ膜６が形成される。第１ストッパ膜５および第２ストッパ膜６は、層間絶縁膜７にコンタクト８１，８２のためのコンタクトホールを形成する際のエッチングストッパとして機能する。コンタクト８１，８２が半導体基板１に電気的に接続するよう、コンタクトホール内の第１ストッパ膜５および第２ストッパ膜６は除去される。第２ストッパ膜６は、コンタクト８１，８２が短絡しないよう分割されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成され、上面および側面に絶縁膜を有する電極と、
前記絶縁膜の表面に形成されたエッチングストッパと、
前記エッチングストッパ上に形成された層間絶縁膜と、
前記層間絶縁膜内に前記電極の上面および側面の前記絶縁膜を用いて自己整合的に形成されたコンタクトホールを備える半導体装置であって、
前記エッチングストッパは、下層の第１ストッパ膜および当該第１ストッパ膜とは異なる材料から成る上層の第２ストッパ膜とから成り、
前記第１および第２ストッパ膜の両方は、前記層間絶縁膜とのエッチング選択性を有し、且つ、前記コンタクトホール内では当該コンタクトホールが前記半導体基板に達するように除去されている
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記第１ストッパ膜は、シリコン窒化膜である
ことを特徴とする半導体装置。
【請求項３】
請求項１または請求項２記載の半導体装置であって、
前記第２ストッパ膜は導電体であり、当該半導体装置の絶縁単位ごとに分割されている
ことを特徴とする半導体装置。
【請求項４】
請求項２または請求項３記載の半導体装置であって、
前記第２ストッパ膜は、ポリシリコン、アモルファスシリコン、タングステンシリサイド、アルミニウムのうちのいずれかである
ことを特徴とする半導体装置。
【請求項５】
請求項１から請求項４のいずれか記載の半導体装置であって、
前記第２ストッパ膜の膜厚は、５ｎｍ以上である
ことを特徴とする半導体装置。
【請求項６】
（ａ）半導体基板上に、上面および側面に絶縁膜を有する電極を形成する工程と、
（ｂ）前記電極の上面および側面の前記絶縁膜を覆うように第１ストッパ膜をブランケット成膜する工程と、
（ｃ）前記第１ストッパ膜上に、前記第１ストッパ膜とは異なる材料から成る第２ストッパ膜をブランケット成膜する工程と、
（ｄ）前記第２ストッパ膜上に層間絶縁膜を形成する工程と、
（ｅ）前記層間絶縁膜のコンタクト形成領域に、前記第１および第２ストッパ膜をストッパとするエッチングによりホールを形成する工程と、
（ｆ）前記ホール内に露出した前記第１および第２ストッパ膜をさらにエッチングして、前記ホールを前記半導体基板に到達させる工程とを備え、
前記工程（ｅ）における前記エッチングにおいて、前記第１および第２ストッパ膜の両方は前記層間絶縁膜とのエッチング選択性を有し、且つ、前記第２ストッパ膜は前記第１ストッパ膜よりもエッチングレートが低い
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法であって、
前記第１ストッパ膜は、シリコン窒化膜である
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項６または請求項７記載の半導体装置の製造方法であって、
前記第２ストッパ膜は導電体であり、
（ｇ）前記工程（ｄ）よりも前に、前記第２ストッパ膜を選択的にエッチングして当該半導体装置の絶縁単位ごとに分割する工程をさらに備える
ことを特徴とする半導体装置の製造方法。
【請求項９】
請求項７または請求項８記載の半導体装置の製造方法であって、
前記第２ストッパ膜は、ポリシリコン、アモルファスシリコン、タングステンシリサイド、アルミニウムのうちのいずれかである
ことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項６から請求項９のいずれか記載の半導体装置の製造方法であって、
前記第２ストッパ膜の膜厚は、５ｎｍ以上である
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、自己整合コンタクト構造を有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置の製造において層間絶縁膜にコンタクトホールを形成する場合、通常は位置合わせのずれ（ミスアライメント）を考慮したマージンをとってコンタクトホールのパターンを形成する。しかし、この位置合わせのマージンは、半導体装置の高集積化を妨げる大きな要因となっている。そこで、コンタクトホールの位置合わせのマージンを小さくする技術として、自己整合コンタクト（ＳＡＣ：Self Aligned Cantact）技術が提案されている。
【０００３】
ＳＡＣ技術において、コンタクトホール形成のエッチングの際、当該コンタクトホールを確実に半導体基板に到達させるためにオーバーエッチングが行われる。その場合、コンタクトホール内に露出した半導体基板上面が不要に除去されるのを防止するために、予め半導体基板上にブランケット成膜したエッチングストッパを形成しておく。それによって、エッチングプロセスの複雑化を抑制しつつ、半導体基板上面が不要に除去されるのを容易に防止することができる。
【０００４】
しかし、このときエッチングストッパと層間絶縁膜とのエッチング選択性が充分でないと、本来絶縁膜で覆われているべき電極までコンタクトホール内に露出してしまう恐れがあり半導体装置の信頼性の劣化が懸念される（例えば特許文献１−２）。特許文献１−２には、その問題を回避するための別の手法も提案されている。
【０００５】
【特許文献１】特開２００３−９２３４７号公報
【特許文献２】特開平１０−１３５３３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
半導体装置の微細化および高集積化のためには、位置合わせのマージンを小さくすること、並びに、容易なエッチングプロセスで信頼性の高いコンタクトを形成することは重要な課題である。
【０００７】
本発明はこのような課題を解決するためになされたものであり、自己整合コンタクト技術において、容易なエッチングプロセスで信頼性の高いコンタクトを形成することが可能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、半導体基板上に形成され、上面および側面に絶縁膜を有する電極と、前記絶縁膜の表面に形成されたエッチングストッパと、前記エッチングストッパ上に形成された層間絶縁膜と、前記層間絶縁膜内に前記電極の上面および側面の前記絶縁膜を用いて自己整合的に形成されたコンタクトホールを備える半導体装置であって、前記エッチングストッパは、下層の第１ストッパ膜および当該第１ストッパ膜とは異なる材料から成る上層の第２ストッパ膜とから成り、前記第１および第２ストッパ膜の両方は、前記層間絶縁膜とのエッチング選択性を有し、且つ、前記コンタクトホール内では当該コンタクトホールが前記半導体基板に達するように除去されているものである。
【０００９】
また、本発明に係る半導体装置の製造方法は、（ａ）半導体基板上に、上面および側面に絶縁膜を有する電極を形成する工程と、（ｂ）前記電極の上面および側面の前記絶縁膜を覆うように第１ストッパ膜をブランケット成膜する工程と、（ｃ）前記第１ストッパ膜上に、前記第１ストッパ膜とは異なる材料から成る第２ストッパ膜をブランケット成膜する工程と、（ｄ）前記第２ストッパ膜上に層間絶縁膜を形成する工程と、（ｅ）前記層間絶縁膜のコンタクト形成領域に、前記第１および第２ストッパ膜をストッパとするエッチングによりホールを形成する工程と、（ｆ）前記ホール内に露出した前記第１および第２ストッパ膜をさらにエッチングして、前記ホールを前記半導体基板に到達させる工程とを備え、前記工程（ｅ）における前記エッチングにおいて、前記第１および第２ストッパ膜の両方は前記層間絶縁膜とのエッチング選択性を有し、且つ、前記第２ストッパ膜は前記第１ストッパ膜よりもエッチングレートが低いものである。
【発明の効果】
【００１０】
本発明によれば、第２ストッパ膜としてエッチング耐性のものを使用することにより、層間絶縁膜に対して高いエッチング選択性を有するエッチングストッパを得ることができる。よって、自己整合コンタクトの形成工程において、信頼性の高いコンタクトを形成することができ、半導体装置の信頼性向上に寄与できる。また、エッチング耐性の高いストッパが得られるため、エッチングプロセスが容易になる。且つ、第２ストッパ膜６のパターニングのための位置合わせは、コンタクト形成のためのそれほど高い精度は必要ない。その結果として、ドライエッチングの能力により制限されていた自己整合コンタクトの寸法をさらに小さくすることができるようになり、半導体装置の高集積化にも寄与できる。
【００１１】
また、第２ストッパ膜として導電体を使用した場合、コンタクト同士の絶縁を保つために当該第２ストッパ膜をパターニングする必要が生じるが、第１ストッパ膜と第２ストッパ膜とは異なる材料から成っているので、そのパターニングの際に、第１ストッパ膜をエッチングストッパとして使用することができる。それにより、半導体基板の上面が不要にエッチングされることを防止しつつ、確実に第２ストッパ膜のパターニングを行うことができる。よって、導電体、絶縁体を問わず、層間絶縁膜に対して高いエッチング選択性が得られる材料を第２ストッパ膜として広く使用することができる。
【発明を実施するための最良の形態】
【００１２】
図１は本発明の実施の形態に係る半導体装置の構成を示す図である。この例は、ＤＲＡＭやＮＯＲ型フラッシュメモリなどのメモリセルアレイの一部を成すＭＯＳトランジスタを示している。同図の如く、半導体基板１上には、ゲート絶縁膜２を介してゲート電極３が形成されている。ゲート電極３の上面および側面には、ハードマスク４ａおよびサイドウォール４ｂがそれぞれ形成されている。本実施の形態では、ハードマスク４ａおよびサイドウォール４ｂは、共にシリコン窒化膜により形成されている。以下、説明の便宜上、ハードマスク４ａとサイドウォール４ｂとを合わせて「絶縁膜４」と称することもある。
【００１３】
ゲート電極３を覆う絶縁膜４の表面には、シリコン窒化膜から成る下層の第１ストッパ膜５と、ポリシリコンから成る上層の第２ストッパ膜６とにより構成される２層構造のエッチングストッパが形成されている。第１ストッパ膜５および第２ストッパ膜６の上には、シリコン酸化膜の層間絶縁膜７が形成され、当該層間絶縁膜７の内部には、半導体基板１（ＭＯＳトランジスタのソース／ドレイン領域）にまで達するコンタクト８１およびコンタクト８２が形成されている。図１から分かるように、コンタクト８１およびコンタクト８２は、それぞれゲート電極３を覆う絶縁膜４を用いて、自己整合的に形成されている。
【００１４】
第１ストッパ膜５および第２ストッパ膜６は、層間絶縁膜７とのエッチング選択性を有しており、層間絶縁膜７にコンタクト８１，８２のためのコンタクトホールを形成するエッチング際のエッチングストッパとして機能するものである。但し、コンタクト８１およびコンタクト８２が半導体基板１に電気的に接続するように、第１ストッパ膜５および第２ストッパ膜６は、コンタクトホール内では除去されている。
【００１５】
ここで、コンタクト８１とコンタクト８２とは、互いに絶縁を保つ必要があるもの（例えばＤＲＡＭにおけるビット線コンタクトとストレージノードコンタクト（後で示す図１２参照））であると仮定する。即ち、コンタクト８１およびコンタクト８２は、それぞれ異なる絶縁単位に属している。上記のように、本実施の形態では第２ストッパ膜６はポリシリコンである。ポリシリコンは、層間絶縁膜７の材料であるシリコン酸化膜とのエッチング選択性が高いためエッチングストッパとしては優れている。しかし、ポリシリコンは導電体であるため、ポリシリコンの第２ストッパ膜６が絶縁膜４および半導体基板１の表面全体に残留していると、それを通してコンタクト８１とコンタクト８２との間が短絡してしまう。そのため本実施の形態では図１の如く、第２ストッパ膜６は、コンタクト８１とコンタクト８２との間が短絡しないように、絶縁単位ごとに分割されている。
【００１６】
図２〜図１１は、本実施の形態に係る半導体装置の製造工程を示す図である。以下、これらの図に基づき、図１に示した半導体装置の製造方法を説明する。
【００１７】
まず、通常の方法により、半導体基板１上にＭＯＳトランジスタ形成する。即ち、半導体基板１上にシリコン酸化膜のゲート絶縁膜２を形成し、その上に所定の電極材（例えばポリシリコン）およびシリコン窒化膜を順次形成して、それらをパターニングすることでゲート電極３およびハードマスク４ａを形成する。さらにゲート電極３を覆うようにシリコン窒化膜を堆積し、それをエッチバックすることでゲート電極３の側面にサイドウォール４ｂを形成する（図２）。説明は省略したが、このサイドウォール４ｂ形成の前後には所定のイオン注入工程が行われており、ゲート電極３の両側の半導体基板１の上部にはＭＯＳトランジスタのソース／ドレイン領域が形成されている。
【００１８】
そして、ハードマスク４ａおよびサイドウォール４ｂ（絶縁膜４）を覆うように、半導体基板１全面にシリコン窒化膜をブランケット成膜して第１ストッパ膜５を形成する（図３）。続いて、その上にポリシリコンをブランケット成膜して第２ストッパ膜６を形成する（図４）。
【００１９】
第２ストッパ膜６の膜厚は、エッチングストッパとして充分なエッチング耐性を得るために、５ｎｍ以上であることが望ましい。但し、厚過ぎると、隣り合うゲート電極３のサイドウォール４ｂ間の溝の幅（図４に示す幅ｄ２）が狭くなり、この後の工程で層間絶縁膜７をその溝の中に充填することや、コンタクトホール形成のためにその溝内の第２ストッパ膜６を除去することが困難になるという問題が生じる。例えば、第１ストッパ膜５形成後における溝の幅（図３に示す幅ｄ１）が７０ｎｍである場合、第２ストッパ膜６の膜厚を３０ｎｍにすると幅ｄ２は１０ｎｍ程度になり、上記の問題が生じる。上記問題を回避するためには、幅ｄ２を３０ｎｍ程度以上確保すればよい。つまり、幅ｄ１が７０ｎｍのときは、第２ストッパ膜６の膜厚は５ｎｍ〜２０ｎｍであることが望ましい。
【００２０】
そして、図１のコンタクト８１とコンタクト８２との間の短絡を防止するために、ポリシリコンの第２ストッパ膜６を絶縁単位ごとに分割する。即ち、第２ストッパ膜６の上に、コンタクト８１，８２を形成しない領域を開口したフォトレジストパターン１０を形成し（図５）、それをマスクにしたエッチングにより第２ストッパ膜６をパターニングする（図６）。第１ストッパ膜５と第２ストッパ膜６は異なる材料から成っているので、この第２ストッパ膜６のパターニングの際に、第１ストッパ膜５をエッチングストッパとして使用することもできる。そうすることによって、半導体基板１の上面が不要にエッチングされることを防止しつつ、確実にパターニングを行うことができる。
【００２１】
ここで、第２ストッパ膜６のパターニングについて、具体的な例を挙げて説明する。図１２および図１３は、第２ストッパ膜６のパターンの例を示す図である。まず図１２は、本実施の形態をＤＲＡＭのメモリセルに適用したケースを示した上面図である。メモリセル領域には、絶縁膜４を有するゲート電極３が複数個並べて配設されている。図１２において、パターニングされた第２ストッパ膜６が配設されている領域のそれぞれは、ＤＲＡＭのビット線コンタクトあるいはストレージノードコンタクトの形成位置に対応している。例えば、図１２の領域２０はＤＲＡＭのビット線コンタクトの形成領域であり、領域２１はストレージノードコンタクトの形成領域である。図６は、図１２のＡ−Ａ線に沿った断面に相当する。即ち、図１においては、コンタクト８１がビット線コンタクトであり、コンタクト８２がストレージノードコンタクトである。ＤＲＡＭでは、ビット線コンタクトとストレージノードコンタクトとの間で絶縁を保たねばならないので、図６で説明したパターニング工程では、図１２の如く個々のビット線コンタクトおよびストレージノードコンタクトごとに、ポリシリコンの第２ストッパ膜６を分割する必要がある。
【００２２】
また図１３は、本発明をＮＯＲ型フラッシュメモリのメモリセルに適用したケースを示した上面図である。図１３において、パターニングされた第２ストッパ膜６が配設されている領域のそれぞれは、フラッシュメモリのソース線コンタクトの形成位置に対応している。この場合図６は、図１３のＢ−Ｂ線に沿った断面に相当する。即ち、図１においては、コンタクト８１およびコンタクト８２は、ソース線コンタクトである。ＮＯＲ型フラッシュメモリでは、ソース線が複数ビットで共通するようにゲート電極３に沿って配設される。そのため、ソース線コンタクトもゲート電極３に沿ったライン状に形成される。フラッシュメモリでは、異なるソース線間の絶縁は保たねばならないので、図６で説明したパターニング工程では、図１３の如く、第２ストッパ膜６はゲート電極３に沿ったライン状にパターニングする必要がある。
【００２３】
第２ストッパ膜６のパターニング後は、フォトレジストパターン１０を除去し、シリコン酸化膜を堆積することで層間絶縁膜７を形成する（図７）。そして層間絶縁膜７の上に、コンタクト形成領域を開口したフォトレジストパターン１１を形成し（図８）、それをマスクにして層間絶縁膜７をドライエッチングすることで、コンタクトホール８１ａ，８２ａを形成する（図９）。このエッチングでは、第１ストッパ膜５および第２ストッパ膜６をエッチングストッパとして使用する。
【００２４】
ポリシリコンはシリコン酸化膜に対し、シリコン窒化膜よりも高いエッチング選択性が得られる。即ち、当該エッチングに対しては、第２ストッパ膜６のエッチングレートは第１ストッパ膜５のそれよりも低くなる。従来のＳＡＣ技術では、シリコン窒化膜のみのエッチングストッパが使用されていたが、それよりもエッチング耐性の高いポリシリコンがエッチングストッパの上層に設けられることで、エッチングストッパとしての機能が向上される。従って、シリコン窒化膜のエッチングストッパのみを使用する場合に比べ、コンタクトホール８１ａ，８２ａ内にゲート電極３が露出してしまうことを確実に防止することができる。よって、信頼性の高いコンタクトを形成することが可能になる。
【００２５】
また、第１ストッパ膜５と第２ストッパ膜６とは異なる材料から成っているので、コンタクト８１とコンタクト８２との間の絶縁を保つために第２ストッパ膜６をパターニングする際に、第１ストッパ膜５をエッチングストッパとして使用することができる。それにより、半導体基板１の上面が不要にエッチングされることを防止しつつ、確実に第２ストッパ膜６のパターニングを行うことができる。
【００２６】
そして、コンタクトホール８１ａ，８２ａ内に露出した第１ストッパ膜５、第２ストッパ膜６およびゲート絶縁膜２をさらにエッチングして除去し、当該コンタクトホール８１ａ，８２ａを半導体基板１の上面に到達させる（図１０）。その後はタングステン等のメタル材８０を半導体基板１上の全面に堆積し（図１１）、層間絶縁膜７上面の余剰なメタル材８０を除去する。それにより、コンタクトホール８１ａ，８２ａ内にそれぞれコンタクト８１，８２が形成され、図１に示した半導体装置構造が形成される。
【００２７】
図６で説明したように、第２ストッパ膜６を半導体装置の絶縁単位ごとに分割するパターニングを層間絶縁膜７の形成前に行うことで、ポリシリコンのような導電体を第２ストッパ膜６として使用することができる。つまり導電体、絶縁体を問わず、層間絶縁膜７に対して高いエッチング選択性が得られる材料を広く使用することができる。
【００２８】
本実施の形態では第２ストッパ膜６の材料をポリシリコンとしたが、当該層間絶縁膜７に対して高いエッチング選択性を有する材料であれば、他の材料でもよい。例えば、層間絶縁膜７がシリコン酸化膜である場合、第２ストッパ膜６としてアモルファスシリコンやタングステンシリサイド（ＷＳｉ）、アルミニウム（Ａｌ）などを使用してもよい。それらの材料もシリコン酸化膜とのエッチング選択性が高いため、エッチングストッパとしては優れている。特にアルミニウムは、タングステンシリサイドと比較しても、シリコン酸化膜との間で高いエッチング選択性が得られる。但し、アモルファスシリコン、タングステンシリサイドおよびアルミニウムも導電体であるため、第２ストッパ膜６として適用した場合には絶縁単位ごとに分割するようパターニングする必要がある。
【００２９】
以上のように本実施の形態によれば、自己整合コンタクトの形成工程において、層間絶縁膜７に対して高いエッチング選択性を有するエッチングストッパを得ることができるので、信頼性の高いコンタクトを形成することができ、半導体装置の信頼性向上に寄与できる。また、エッチング耐性の高いストッパが得られるため、エッチングプロセスが容易になる。且つ、第２ストッパ膜６のパターニングのための位置合わせは、コンタクト形成のためのそれほど高い精度は必要ない。その結果として、ドライエッチングの能力により制限されていた自己整合コンタクトの寸法をさらに小さくすることができるようになり、半導体装置の高集積化にも寄与できる。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施の形態に係る半導体装置の構成を示す図である。
【図２】本発明の実施の形態に係る半導体装置の製造工程を示す図である。
【図３】本発明の実施の形態に係る半導体装置の製造工程を示す図である。
【図４】本発明の実施の形態に係る半導体装置の製造工程を示す図である。
【図５】本発明の実施の形態に係る半導体装置の製造工程を示す図である。
【図６】本発明の実施の形態に係る半導体装置の製造工程を示す図である。
【図７】本発明の実施の形態に係る半導体装置の製造工程を示す図である。
【図８】本発明の実施の形態に係る半導体装置の製造工程を示す図である。
【図９】本発明の実施の形態に係る半導体装置の製造工程を示す図である。
【図１０】本発明の実施の形態に係る半導体装置の製造工程を示す図である。
【図１１】本発明の実施の形態に係る半導体装置の製造工程を示す図である。
【図１２】本発明をＤＲＡＭに適用したケースにおける第２ストッパ膜のパターンの例を示す図である。
【図１３】本発明をＮＯＲ型フラッシュメモリに適用したケースにおける第２ストッパ膜のパターンの例を示す図である。
【符号の説明】
【００３１】
１  半導体基板、２  ゲート絶縁膜、３  ゲート電極、４ａ  ハードマスク、４ｂ  サイドウォール、５  第１ストッパ膜、６  第２ストッパ膜、７  層間絶縁膜、１０，１１  フォトレジストパターン、８０  メタル材、８１，８２  コンタクト、８１ａ，８２ａ  コンタクトホール。
【図１】
2005333035.tif 000003
【図２】
2005333035.tif 000004
【図３】
2005333035.tif 000005
【図４】
2005333035.tif 000006
【図５】
2005333035.tif 000007
【図６】
2005333035.tif 000008
【図７】
2005333035.tif 000009
【図８】
2005333035.tif 000010
【図９】
2005333035.tif 000011
【図１０】
2005333035.tif 000012
【図１１】
2005333035.tif 000013
【図１２】
2005333035.tif 000014
【図１３】
2005333035.tif 000015