(57)【要約】【課題】  半絶縁性基板においてドレイン耐圧を向上できる半導体装置を提供する。【解決手段】  本発明の半導体装置１は、半絶縁性基板２の主面２ａ上に設けられており、ドレイン電極１２、ゲート電極１０及びソース電極１４を有する電界効果トランジスタ１５を備える。半絶縁性基板２の主面２ａ上には配線１６が設けられており、ソース電極１４に接続されている。半絶縁性基板２の裏面２ｂから配線１６まで延びるビアホール１８の側面１８ａ上には、裏面電極２０が設けられており、配線１６に接続されている。裏面電極２０の材料は、ｐ型のIII−V族化合物半導体に対するオーミック金属である。このため、正孔は裏面電極２０に到達し易い。よって、正孔は半絶縁性基板２に蓄積されない。【選択図】  図１
2005072378.tif 000002
【特許請求の範囲】
【請求項１】
半絶縁性基板の主面上に設けられており、ドレイン電極、ゲート電極及びソース電極を有する電界効果トランジスタと、
前記半絶縁性基板の前記主面上に設けられており、前記ソース電極に接続された導体部と、
前記半絶縁性基板の裏面から前記導体部まで延びるビアホールの側面上に設けられ、前記導体部に接続された裏面電極と、
を備え、
前記裏面電極の材料は、ｐ型のIII−V族化合物半導体に対するオーミック金属である半導体装置。
【請求項２】
前記III−V族化合物半導体はＧａＡｓを含み、
前記オーミック金属はＡｕＺｎを含む、
請求項１に記載の半導体装置。
【請求項３】
前記電界効果トランジスタの活性層は、パルスドープ構造を有する、
請求項１又は２に記載の半導体装置。
【請求項４】
前記半絶縁性基板上に設けられたｐ型バッファ層を更に備える、
請求項１〜３のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
電界効果トランジスタ（ＦＥＴ；field-effect transistor）において、ドレイン電圧（Ｖｄ）を増加させていくと、ドレイン−ゲート間に逆バイアスが印加される。このため、ドレイン近傍の活性層において高電界が発生する。活性層のこの領域で伝導電子が加速されると、衝突電離（衝突イオン化）により電子・正孔対が生じる。電子は活性層内を移動してドレインに向かうが、正孔は活性層の下の基板に蓄積されてしまう。その結果、基板と活性層との界面近傍において基板が正に帯電し、実効的に活性層幅が増加することになる。これにより、電界効果トランジスタのＶｄ−Ｉｄ特性において、ドレイン電圧（Ｖｄ）を大きくするとドレイン電流（Ｉｄ）が飽和せずに増加してしまう。このため、電界効果トランジスタのドレイン耐圧を大きくできない。
【０００３】
特許文献１に記載されている電界効果トランジスタは、ドレイン耐圧を大きくするために、半絶縁性基板ではなくｐ型ＧａＡｓ基板上に設けられている。このｐ型ＧａＡｓ基板の裏面には裏面電極が設けられている。よって、電界効果トランジスタの活性層において発生する正孔は、ｐ型ＧａＡｓ基板を通過して裏面電極に向かう。これにより、正孔がｐ型ＧａＡｓ基板に蓄積されないようにしている。
【特許文献１】特開平０４−３７３１３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、電界効果トランジスタを同一のｐ型ＧａＡｓ基板上に複数形成すると、それらの電界効果トランジスタ間のアイソレーションを実現できない。また、ｐ型ＧａＡｓ基板を用いてホールを引き抜く場合は、活性層のｎ型層とのｐｎ接合領域で、正孔がキャリアとして存在する中性領域が存在する。もし中性領域がなければ導電通路がないため正孔を引き抜けない。このため、ゲート容量が増加し、高周波特性が劣化する問題がある。一方、半絶縁性基板ではアイソレーションを実現できるが、上述の通りドレイン耐圧を大きくできない。
【０００５】
そこで、本発明は、半絶縁性基板においてドレイン耐圧を向上できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上述の課題を解決するため、本発明の半導体装置は、半絶縁性基板の主面上に設けられており、ドレイン電極、ゲート電極及びソース電極を有する電界効果トランジスタと、半絶縁性基板の主面上に設けられており、ソース電極に接続された導体部と、半絶縁性基板の裏面から導体部まで延びるビアホールの側面上に設けられ、導体部に接続された裏面電極とを備え、裏面電極の材料は、ｐ型のIII−V族化合物半導体に対するオーミック金属である。
【０００７】
電界効果トランジスタのドレイン−ゲート間に高電圧が印加されると、衝突電離により電子・正孔対が発生する。ここで、ビアホールの側面上に設けられた裏面電極は、導体部を介してソース電極に接続されている。よって、電位勾配により正孔は裏面電極に向かう。さらに、裏面電極の材料は、ｐ型のIII−V族化合物半導体に対するオーミック金属であるので、正孔は裏面電極に到達し易い。したがって、正孔は半絶縁性基板に蓄積されない。
【０００８】
また、上記半導体装置では、III−V族化合物半導体はＧａＡｓを含み、オーミック金属はＡｕＺｎを含む。さらに、上記半導体装置では、電界効果トランジスタの活性層は、パルスドープ構造を有する。これにより、高周波特性に優れた半導体装置が得られる。
【０００９】
また、上記半導体装置は、半絶縁性基板上に設けられたｐ型バッファ層を更に備える。正孔は、ｐ型バッファ層中で多数キャリアであり、ｐ型バッファ層を介して裏面電極に到達し易くなる。これにより、正孔は半絶縁性基板に蓄積されない。
【発明の効果】
【００１０】
本発明によれば、半絶縁性基板においてドレイン耐圧を向上できる半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、実施形態に係る半導体装置について説明する。なお、同一要素には同一符号を用い、重複する説明は省略する。まず、半導体装置１の構造について説明する。
【００１２】
図１は、実施形態に係る半導体装置１の断面図である。半導体装置１は、半絶縁性基板２の主面２ａ上に設けられた電界効果トランジスタ１５を備える。半導体装置１は、半絶縁性基板２上に設けられたｐ型バッファ層４を更に備える。
【００１３】
半導体装置１としては、マイクロ波集積回路（ＭＩＣ）を例示できる。半絶縁性基板２は、例えば半絶縁性ＧａＡｓ等から構成されている。半絶縁性基板２の厚さは、例えば１００マイクロメートルである。
【００１４】
電界効果トランジスタ１５は、半絶縁性基板２上に設けられた活性層６と、活性層６上に設けられたキャップ層８と、キャップ層８上に設けられたドレイン電極１２、ゲート電極１０及びソース電極１４とを有する。ドレイン電極１２とソース電極１４との間には、ゲート電極１０が設けられている。電界効果トランジスタ１５は、例えばｎチャネル電界効果トランジスタである。
【００１５】
活性層６は、例えばパルスドープ構造を有する。活性層６は、例えばパルスドープ層６ａ、アンドープ層６ｂ、パルスドープ層６ｃ、及びアンドープ層６ｄを備える。これにより、線形性と高周波特性に優れた半導体装置１が得られる。
【００１６】
パルスドープ層６ａ，６ｃは、ｎ＋ＧａＡｓといった高濃度のｎ型半導体から構成されている。パルスドープ層６ａ，６ｃにおけるドーパント濃度は、例えば２×１０１８ｃｍ−３である。ドーパントは、例えばＳｉ，Ｓｎ，Ｔｅである。パルスドープ層６ａ，６ｃの厚さは、例えば各々８ナノメートル，１０ナノメートルである。
【００１７】
アンドープ層６ｂ，６ｄは、例えばアンドープＧａＡｓから構成されている。アンドープ層６ｂ，６ｄの厚さは、例えば各々３０ナノメートル，４０ナノメートルである。
【００１８】
キャップ層８はアンドープ半導体から構成されており、例えばアンドープＡｌＧａＡｓから成る。キャップ層８の厚さは、例えば３０ナノメートルである。
【００１９】
ゲート電極１０は、例えばキャップ層８に対してショットキー接合を形成するショットキーメタルから構成されている。ゲート長は、例えば０．７マイクロメートルである。ゲートピッチは、例えば４０マイクロメートルである。ドレイン電極１２及びソース電極１４は、キャップ層８に対してオーミック接触している。ソース電極１４は、例えばＡｕＧｅ／Ｎｉから構成されている。ソース電極１４には、半絶縁性基板２の主面２ａ上に設けられた配線１６（導体部）が接続されている。配線１６は、例えばＴｉ／Ｐｔ／Ａｕから構成されている。配線１６の幅は、例えば３５マイクロメートルである。
【００２０】
ｐ型バッファ層４は、例えばｐ型ＧａＡｓといったｐ型半導体から構成されている。ｐ型バッファ層４におけるドーパント濃度は、例えば５×１０１６ｃｍ−３である。ドーパントは、例えばＺｎ，Ｃ，Ｂｅ，Ｍｇである。ｐ型バッファ層４の厚さは、例えば１マイクロメートルである。
【００２１】
また、半絶縁性基板２の裏面２ｂから配線１６までビアホール１８が延びている。すなわち、ビアホール１８は、半絶縁性基板２、ｐ型バッファ層４、活性層６及びキャップ層８を貫通する。ビアホール１８の開口径は、例えば３０マイクロメートルである。
【００２２】
ビアホール１８の側面１８ａ上には、裏面電極２０が設けられている。さらに、裏面電極２０は、ビアホール１８の一端１８ｂ及び半絶縁性基板２の裏面２ｂ上にも設けられている。裏面電極２０の厚さは、例えば１０マイクロメートルである。また、裏面電極２０はビアホール１８を埋めるように設けられていてもよい。裏面電極２０は、ビアホール１８の一端１８ｂにおいて配線１６に電気的に接続されている。よって、ソース電極１４、配線１６及び裏面電極２０は同電位となる。裏面電極２０がビアホール１８に設けられていることによって、ソースインダクタンスを低減できる。
【００２３】
裏面電極２０の材料は、ｐ型のIII−V族化合物半導体に対するオーミック金属である。よって、裏面電極２０はｐ型バッファ層４に対してオーミック接触を形成することができる。III−V族化合物半導体としては、ＧａＡｓ、ＧａＩｎＰ、ＩｎＰ、ＩｎＧａＡｓ等がある。オーミック金属としては、ＡｕＺｎ、Ｐｔ／Ｔｉ／Ａｕ、ＡｕＢｅが例示できる。ＡｕＺｎはｐ型半導体に対してオーミック接触を形成するが、Ｔｉ／Ｐｔ／Ａｕはｐ型半導体に対してオーミック接触を形成しない。裏面電極２０の材料をＴｉ／Ｐｔ／Ａｕに代えてＡｕＺｎとしても特段の不具合は生じない。
【００２４】
次に、半導体装置１の動作について説明する。電界効果トランジスタ１５では、ソース領域とドレイン領域とが活性層６によって繋がれている。ドレイン電極１２及びゲート電極１０間に逆バイアスが印加されると、活性層６において、ドレイン領域近傍に高電界が発生する。ソース電極１４の電位は、例えば接地電位である。高電界により活性層６中の伝導電子が加速されると、衝突電離（衝突イオン化）により電子・正孔対が生じる。ここで、上記ｐ型バッファ層４におけるドーパント濃度及びｐ型バッファ層４の厚さは、ドレイン領域近傍が空乏化し、ソース領域近傍に中性領域が残るように調整されると好ましい。
【００２５】
図２は、半導体装置１のエネルギーバンド図である。図２では、縦軸がエネルギー、横軸が半導体装置１の厚み方向における位置を示す。領域Ｌ２は半絶縁性基板２、領域Ｌ４はｐ型バッファ層４、領域Ｌ６は活性層６、領域Ｌ８はキャップ層８にそれぞれ対応する。ＥＦはフェルミ準位を示す。図２から明らかなように、活性層６において発生する正孔はｐ型バッファ層４に蓄積される。
【００２６】
正孔はｐ型バッファ層４中において多数キャリアであるので、ｐ型バッファ層４を通過する。裏面電極２０は、配線１６を介してソース電極１４に接続されているので、正孔は裏面電極２０に向かう。裏面電極２０の材料はｐ型のIII−V族化合物半導体に対するオーミック金属であるので、裏面電極２０の材料がｎ型半導体に対するオーミック金属である場合よりも、正孔は裏面電極２０に到達し易い。したがって、正孔は半絶縁性基板２に蓄積されない。このため、実効的な活性層６幅は増大しないので、Ｖｄ−Ｉｄ特性においてドレイン電圧（Ｖｄ）を大きくしてもドレイン電流（Ｉｄ）が増加する方向の変曲点は生じない。したがって、半導体装置１のドレイン耐圧を向上でき、アバランシェ降伏を抑制できる。具体的には、例えば、半導体装置１における動作電圧を１２Ｖから２６Ｖに向上することができる。なお、正孔の移動速度は半絶縁性基板２中よりｐ型バッファ層４中の方が大きい。よって、ｐ型バッファ層４を備える半導体装置１では、ｐ型バッファ層を備えない半導体装置に比して、正孔が裏面電極２０に到達する確率及び速度を向上できる。
【００２７】
また、特許文献１に記載された電界効果トランジスタでは、基板の厚さが少なくとも７０〜１００マイクロメートル程度であり、正孔の移動距離が長くなってしまう。これに対して、上記半導体装置１では、ビアホール１８の側面１８ａ上に設けられた裏面電極２０に正孔が向かうので、正孔の移動距離は短くて済む。例えば、ゲート電極１０及びソース電極１４間の距離が数マイクロメートルであれば、正孔の移動距離は数マイクロメートル程度で済むことになる。よって、半導体装置１では、裏面電極２０を介して正孔を効率良く引き抜くことができる。
【００２８】
以上、本発明の好適な実施形態について説明したが、本発明はこれに限定されない。
【００２９】
例えば、上記半導体装置１はｐ型バッファ層４を備えるが、本発明の変形例に係る半導体装置は、ｐ型バッファ層４を備えないとしてもよい。かかる半導体装置では、電界効果トランジスタ１５が、ｐ型バッファ層４を介さずに半絶縁性基板２上に設けられている。
【００３０】
この変形例に係る半導体装置では、電界効果トランジスタ１５のドレイン−ゲート間に高電圧が印加されると、衝突電離により電子・正孔対が発生する。ここで、ビアホール１８の側面１８ａ上に設けられた裏面電極２０は、配線１６を介してソース電極１４に接続されている。よって、電位勾配により正孔は半絶縁性基板２を介して裏面電極２０に向かう。裏面電極２０の材料はｐ型のIII−V族化合物半導体に対するオーミック金属であるので、裏面電極２０の材料がｎ型半導体に対するオーミック金属である場合よりも、正孔は裏面電極２０に到達し易い。したがって、正孔は半絶縁性基板２に蓄積されない。
【００３１】
図３(Ａ)は、半導体装置１００の断面図である。半導体装置１００は、半導体基板１０２上に設けられた電界効果トランジスタ１１５を備える。電界効果トランジスタ１１５は、パルスドープ層１０６及びキャップ層１０８を備える。半導体基板１０２上には、バッファ層１０４が設けられている。ゲート電極１１０は、キャップ層１０８上に設けられている。ゲート電極１１０は、ドレイン電極１１２及びソース電極１１４の間に設けられている。ソース電極１１４には、ｐ型電極１１６が接続されている。ｐ型電極１１６下には、ｐ型ドーパントの注入された領域１１８（ｐ層）がバッファ層１０４に到達するように設けられている。
【００３２】
半導体装置１００では、ｐ型ドーパントの注入を行う工程と、ｐ型電極１１６を形成する工程とが必要となり、製造工程が増加する。ｐ型ドーパントの注入は、バッファ層１０４にドーパントが到達できるように行う必要がある。キャップ層１０８の厚さが数十ナノメートル以下、パルスドープ層１０６の厚さが十ナノメートル以下であることを勘案すれば、Ｚｎ等の重い元素であっても通常の注入装置を用いてｐ型ドーパントの注入を実行できる。
【００３３】
図３(Ｂ)は、半導体装置２００の断面図である。半導体装置２００は、半導体基板２０２上に設けられた電界効果トランジスタ２１５を備える。電界効果トランジスタ２１５は、パルスドープ層２０６及びキャップ層２０８を備える。半導体基板２０２上には、バッファ層２０４が設けられている。ゲート電極２１０は、キャップ層２０８上に設けられている。ゲート電極２１０は、ドレイン電極２１２及びソース電極２１４の間に設けられている。メサ形状の凹部２１８は、キャップ層２０８及びパルスドープ層２０６を貫通してバッファ層２０４に到達するように設けられている。凹部２１８の深さは、例えば３００ナノメートルである。ｐ型電極２１６は、ソース電極２１４及びバッファ層２０４に接続するように、凹部２１８に設けられている。
【００３４】
半導体装置２００では、凹部２１８を形成するエッチング工程と、凹部２１８にｐ型電極２１６を形成する工程とが必要となり、製造工程が増加する。
【００３５】
一方、半導体装置１では、ビアホール１８を形成する工程と、裏面電極２０を形成する工程とが必要となる。しかしながら、これらの工程は新たに追加される工程ではなく、製造工程は増加しない。よって、半導体装置１では、半導体装置１００，２００と異なり、製造工程の増加（コストの増加）を伴うことがない。
【図面の簡単な説明】
【００３６】
【図１】図１は、実施形態に係る半導体装置の断面図である。
【図２】図２は、半導体装置のエネルギーバンド図である。
【図３】図３は、半導体装置の断面図である。
【符号の説明】
【００３７】
１…半導体装置、２…半絶縁性基板、２ａ…主面、２ｂ…裏面、４…ｐ型バッファ層、６…活性層、６ｂ，６ｄ…アンドープ層、６ａ，６ｃ…パルスドープ層、８…キャップ層、１０…ゲート電極、１２…ドレイン電極、１４…ソース電極、１５…電界効果トランジスタ、１６…配線（導体部）、１８…ビアホール、１８ａ…側面、１８ｂ…一端、２０…裏面電極、Ｌ２，Ｌ４，Ｌ６，Ｌ８…領域、１００，２００…半導体装置、１０２，２０２…半導体基板、１０４，２０４…バッファ層、１０６，２０６…パルスドープ層、１０８，２０８…キャップ層、１１０，２１０…ゲート電極、１１２，２１２…ドレイン電極、１１４，２１４…ソース電極、１１５，２１５…電界効果トランジスタ、１１６，２１６…ｐ型電極、２１８…凹部。
【図１】
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【図２】
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【図３】
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