(57)【要約】【課題】耐圧の異なる複数チップのマルチチップ半導体装置で外部レギュレータを削除する。【解決手段】  高耐圧の第１の半導体チップ１と低耐圧の第２の半導体チップ２とを同一パッケージ３内に納めるマルチチップ型半導体装置において、第１の半導体チップ１は、レギュレータ回路４と、第１内部回路６と、パッケージ３外に引き出される外部接続端子８−２と、外部端子に接続するための外部接続部７−２を有し、第２の半導体チップ２は、第２内部回路５と、パッケージ３外に引き出される外部接続端子８−３と、外部端子に接続するための外部接続部７−３を有し、レギュレータ回路４の出力が外部接続端子８−２，８−３、外部接続部７−２，７−３を介して第２内部回路５に接続し、減電圧された電圧が第２の半導体チップ２に供給される。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の半導体チップと第２の半導体チップとを同一パッケージ内に構成するマルチチップ型半導体装置であって、
前記第１の半導体チップに、複数のレギュレータ回路と、第１内部回路と、前記パッケージ外に引き出される外部接続端子に接続するための外部接続部とを備え、
前記第２の半導体チップに、第２内部回路と、前記パッケージ外に引き出される外部接続端子に接続するための外部接続部とを備え、
前記レギュレータ回路の出力を、前記外部接続端子および前記第１、第２の半導体チップの外部接続部を介して前記第２内部回路に接続したことを特徴とするマルチチップ型半導体装置。
【請求項２】
第１の半導体チップと第２の半導体チップとをパッケージ内で相互接続して構成されるマルチチップ型半導体装置であって、
前記第１の半導体チップに、複数のレギュレータ回路と、前記第２の半導体チップと接続するための複数の第１チップ間接続部と、第１内部回路と、前記パッケージ外に引き出される外部接続端子に接続するための外部接続部とを備え、
前記第２の半導体チップに、第２内部回路と、前記第１の半導体チップと接続するための複数の第２チップ間接続部とを備え、
前記複数の第１チップ間接続部と複数の第２チップ間接続部間とを直接接続するボンディングワイヤを有し、
前記レギュレータ回路の出力を、前記複数の第１チップ間接続部と第２チップ間接続部を介して前記第２内部回路に接続したことを特徴とするマルチチップ型半導体装置。
【請求項３】
前記第１の半導体チップを、高電圧の印加を前提として高耐圧プロセスで作製したものとし、前記第２の半導体チップを、前記第１の半導体チップよりも耐圧が低いものとしたことを特徴とする請求項１または２記載のマルチチップ型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体チップを同一パッケージに収容したマルチチップ型半導体装置に関する。
【背景技術】
【０００２】
複数の半導体チップを互いに接続して樹脂モールドしたマルチチップ型半導体装置においては、半導体チップ相互間の接続が種々の形態で行われている。例えば、ボンディングワイヤで半導体チップ間の接続が行われる場合もあり、また、半導体チップ同士を重ね合わせてチップ・オン・チップ構造とし、バンプを介して半導体チップ同士の電気接続が行われる場合もある。さらには、配線基板上に複数の半導体チップを接合することによって、複数の半導体チップ同士の電気接続が達成されている場合もある。
【０００３】
同一パッケージに複数のチップを収容する理由として、例えば高周波信号処理と低周波ベース処理が必要なＬＳＩを集積化した場合、低周波用プロセスを用いて１チップで集積化すると周波数特性不足のため、高周波信号処理が不可能になる。また高周波用プロセスを用いて１チップで集積化するとコストアップになるなどがあげられ、同手法が採用される。
【０００４】
このような場合、それぞれの半導体チップの耐圧がそれぞれ異なる場合があり、いろいろな課題を生じる。異なる耐圧のチップを同一パッケージに収容したマルチチップ型半導体の動作テストによる、課題解決法では、例えば、特許文献１に記載された技術があげられる。
【０００５】
また電源電圧に関しての課題を解決するための手段の一例を、図３を用いて説明する。
【０００６】
図３は異なる耐圧のチップを同一パッケージに収容したマルチチップ型半導体の構成図であり、１は第１の半導体チップ、２は第２の半導体チップ、３は第１の半導体チップ１および第２の半導体チップ２を収容したパッケージ、５は第２の半導体チップ２内の第２内部回路、６は第１の半導体チップ１内の第１内部回路、７−１は第１の半導体チップ１の外部接続部、７−３は第２の半導体チップ２の外部接続部、８−１，８−３はパッケージ３の外部接続端子、９は容量、１２は電源電圧、２０は外部レギュレータ回路を示す。
【０００７】
第１の半導体チップ１と第２の半導体チップ２とをパッケージに収容したマルチチップ型半導体装置であって、電源電圧１２の一方ではパッケージ外に引き出される外部接続端子８−１と、外部端子に接続するための外部接続部７−１を介して第１内部回路６に接続される。また他方は外部レギュレータ回路２０を介して減電圧され、外部接続端子８−３と、外部端子に接続するための外部接続部７−３を介して、第２内部回路５に接続され、第２の半導体チップ２に電源が供給される。
【０００８】
ここで、第１の半導体チップ１は高耐圧チップで、第２の半導体チップ２は低耐圧チップであり、低耐圧チップの耐圧値は電源電圧値以下である。
【特許文献１】特開２０００−３３２１９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、図３に示す従来のマルチチップ型半導体装置における電源供給法では、外部レギュレータ回路２０が必要となり、コストの増大、実装面積増大に伴うセットの小型化困難という問題点がある。
【００１０】
本発明は、このような従来の問題点を鑑みてなされたものであり、外部のレギュレータ回路が不要な、マルチチップ型半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
前記目的を達成するために、請求項１の発明は、第１の半導体チップ（１）と第２の半導体チップ（２）とを同一パッケージ（３）内に収容するマルチチップ型半導体装置であって、前記第１の半導体チップ（１）に、複数のレギュレータ回路（４）と、第１内部回路（６）と、前記パッケージ外に引き出される外部接続端子（８−２）に接続するための外部接続部（７−２）を備え、前記第２の半導体チップ（２）に、第２内部回路（５）と、前記パッケージ外に引き出される外部接続端子（８−３）に接続するための外部接続部（７−３）を備え、前記レギュレータ回路（４）の出力を、前記外部接続端子（８−２，８−３）および外部接続部（７−２，７−３）を介して前記第２内部回路（５）に接続し、減電圧された電圧が第２の半導体チップ（２）に供給される構成である。なお、括弧内の数字は、図１に示す図に記載した部材に付してある符号に対応する。
【００１２】
また請求項２の発明は、第１の半導体チップ（１）と第２の半導体チップ（２）とをパッケージ（３）内で相互接続して構成されるマルチチップ型半導体装置であって、前記第１の半導体チップ（１）に、複数のレギュレータ回路（４）と、前記第２の半導体チップ（２）と接続するための複数の第１チップ間接続部（１０−１）と、第１内部回路（６）と、前記パッケージ外に引き出される外部接続端子（８−２）に接続するための外部接続部（７−２）とを備え、前記第２の半導体チップ（２）に、第２内部回路（５）と、前記第１の半導体チップ（１）と接続するための複数の第２チップ間接続部（１０−２）とを備え、前記複数の第１チップ間接続部（１０−１）と複数の第２チップ間接続部（１０−２）間とを直接接続するボンディングワイヤ（１１）を有し、前記レギュレータ回路の出力を、複数の第１チップ間接続部（１０−１）と第２チップ間接続部（１０−２）を介して前記第２内部回路（５）に接続し、減電圧された電圧が第２の半導体チップ（２）に供給される構成である。なお、括弧内の数字は、図２に示す図に記載した部材に付してある符号に対応する。
【００１３】
また請求項３の発明は、請求項１，２の発明において、前記第１の半導体チップ（１）を、高電圧の印加を前提として高耐圧プロセスで作製したものとし、前記第２の半導体チップ（２）を、前記第１の半導体チップ（１）よりも耐圧が低く、外部から印加される電源電圧（１２）より耐圧が低いことを特徴とする。なお、括弧内の数字は、図１，２に示す図に記載した部材に付してある符号に対応する。
【００１４】
この構成により、低耐圧の第２の半導体チップ（２）に直接高電圧を印加することなく、電源を供給することができる。
【発明の効果】
【００１５】
以上のように本発明は、低耐圧チップに直接高電圧を印加することなく、電源電圧を供給することができ、且つ外部のレギュレータ回路が不要で、低価格、セットの小型化を可能にするマルチチップ型半導体装置を実現できるものである。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態について図面を参照しながら説明する。
【００１７】
図１は本発明の第１の実施形態におけるマルチチップ型半導体装置の構成図であり、１は第１の半導体チップ、２は第２の半導体チップ、３は第１の半導体チップ１および第２の半導体チップ２を収容したパッケージ、４は複数のレギュレータ回路、５は第２の半導体チップ２内の第２内部回路、６は第１の半導体チップ１内の第１内部回路、７−１，７−２は第１の半導体チップ１の外部接続部、７−３は第２の半導体チップ２の外部接続部、８−１，８−２，８−３はパッケージ３の外部接続端子、９は容量、１２は電源電圧を示す。
【００１８】
高耐圧の第１の半導体チップ１と低耐圧の第２の半導体チップ２とを同一パッケージ３内に納めるマルチチップ型半導体装置において、第１の半導体チップ１は、複数のレギュレータ回路４と、第１内部回路６と、パッケージ３外に引き出される外部接続端子８−２に接続するための外部接続部７−２を有し、第２の半導体チップ２は、第２内部回路５と、パッケージ３外に引き出される外部接続端子８−３と、外部接続端子８−３に接続するための外部接続部７−３を有し、レギュレータ回路４の出力が外部接続端子８−２，８−３、外部接続部７−２，７−３を介して前記第２内部回路５に接続し、減電圧された電圧が第２の半導体チップ２に供給される構成である。
【００１９】
図２は本発明の第２の実施形態におけるマルチチップ型半導体装置の構成図であり、１は第１の半導体チップ、２は第２の半導体チップ、３は第１の半導体チップ１および第２の半導体チップ２を収容したパッケージ、４は複数のレギュレータ回路、５は第２の半導体チップ２内の第２内部回路、６は第１の半導体チップ１内の第１内部回路、７−１，７−２は第１の半導体チップ１の外部接続部、８−１，８−２はパッケージ３の外部接続端子、９は容量、１０−１は第１の半導体チップ１が有する複数の第１チップ間接続部、１０−２は第２の半導体チップ２が有する複数の第２チップ間接続部、１１は複数のボンディングワイヤ、１２は電源電圧を示す。
【００２０】
第１の半導体チップ１は、レギュレータ回路４と、第２の半導体チップ２と接続するための複数の第１チップ間接続部１０−１と、第１内部回路６と、パッケージ３外に引き出される外部接続端子８−２に接続するための外部接続部７−２とを有しており、第２の半導体チップ２は、第２内部回路５と、第１の半導体チップ１の第１チップ間接続部１０−１に接続するための複数の第２チップ間接続部１０−２と、複数の第１チップ間接続部１０−１と複数の第２チップ間接続部１０−２間とを直接接続するボンディングワイヤ１１を有し、レギュレータ回路４の出力が、複数の第１チップ間接続部１０−１と第２チップ間接続部１０−２を介して第２内部回路５に接続し、減電圧された電圧が第２の半導体チップ２に供給される構成である。
【００２１】
図１，２に示す実施形態において、レギュレータ出力の外部接続端子８−２には雑音低減用の容量９が接続されており、第１の半導体チップ１の第１内部回路６は、電源電圧１２が接続されている。
【００２２】
図４はレギュレータ回路の構成の一例を示す回路図である。
【００２３】
電源電圧端子３１とＧＮＤ端子３２とバンドギャップ回路３３とレギュレータ出力端子３４とＮＰＮ差動対トランジスタ３５と電流ミラー回路３６−１，３６−２，３６−３と定電流源３７とレギュレータ出力用ＰｃｈＭＯＳトランジスタ３８と抵抗３９−１，３９−２，３９−３とを備え、電源電圧端子３１は電源電圧１２に、レギュレータ出力端子３４は、図１に示す外部接続部７−２または図２に示す第１チップ間接続部１０−１に接続されている。
【００２４】
バンドギャップ回路３３および定電流源３７が動作状態の時、ＰｃｈＭＯＳトランジスタ３８のゲート電圧が下がり、ＰｃｈＭＯＳトランジスタ３８がＯＮ状態となり、バンドギャップ出力端子が接続されるＮＰＮ差動対トランジスタ３５のベース電圧が同じになるように回路に帰還がかかる。レギュレータ出力端子３４に生じる電圧Ｖoは、バンドギャップ出力電圧をＶbgr、抵抗３９−２，３９−３の抵抗値をそれぞれＲ３９２，Ｒ３９３とすると（数１）の様に表される。
【００２５】
【数１】
2005183611.tif 000003
【００２６】
レギュレータ出力端子３４に生じる雑音を低減させるためにレギュレータ出力端子３４にはコンデンサが接続され、一般的に大容量のコンデンサ（容量９）を接続するほど出力雑音は低減する。
【００２７】
このように構成することにより、レギュレータ出力電圧は低耐圧用半導体チップの耐圧値以下に設定され、低耐圧チップ（第２内部回路５）に直接高電圧を印加することなく、電源を供給することができる。
【産業上の利用可能性】
【００２８】
本発明は、マルチチップパッケージＬＳＩにレギュレータ回路を内蔵する技術に利用可能である。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１の実施形態におけるマルチチップ型半導体装置の構成図
【図２】本発明の第２の実施形態におけるマルチチップ型半導体装置の構成図
【図３】従来の実施形態におけるマルチチップ型半導体装置の構成図
【図４】レギュレータ回路の回路図
【符号の説明】
【００３０】
１  第１の半導体チップ
２  第２の半導体チップ
３  パッケージ
４  レギュレータ回路
５  第２内部回路
６  第１内部回路
７−１，７−２，７−３  外部接続部
８−１，８−２，８−３  外部接続端子
９  容量
１０−１  第１チップ間接続部
１０−２  第２チップ間接続部
１１  ボンディングワイヤ
１２  電源電圧
３１  電源電圧端子
３２  ＧＮＤ端子
３３  バンドギャップ回路
３４  レギュレータ出力端子
３５  ＮＰＮ差動対トランジスタ
３６−１，３６−２，３６−３  電流ミラー回路
３７  定電流源
３８  ＰｃｈＭＯＳトランジスタ
３９−１，３９−２，３９−３  抵抗
【図１】
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【図２】
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【図３】
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【図４】
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