(57)【要約】【課題】数種類のトランジスタが形成された半導体装置であっても、効率よく安定したゲート電極を形成することができる半導体装置の製造方法を提供する。【解決手段】基板１の主面に第１導電膜６を形成する工程と、第１導電膜６を選択的にエッチングして、複数の異なる耐圧性を有するトランジスタ２１、２２、２３のうち一部のトランジスタ２１のゲート電極を形成する工程と、基板１の主面に第２導電膜１１を形成する工程と、第１導電膜２を選択的にエッチングした際と同一条件で、第２導電膜１１を選択的にエッチングして、複数の異なる耐圧性を有するトランジスタ２１、２２、２３のうち一部以外のトランジスタ２２、２３のゲート電極を形成する工程とを含み、一部のトランジスタ２１におけるすべてのゲート電極の占有面積と、一部以外のトランジスタ２２、２３におけるすべてのゲート電極の占有面積とが、略等しい。【選択図】  図１０
2005072365.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、複数の異なる耐圧性を有するトランジスタを備えた半導体装置の製造方法であって、
前記基板の主面に第１導電膜を形成する工程と、
前記第１導電膜を選択的にエッチングして、前記複数の異なる耐圧性を有するトランジスタのうち一部のトランジスタのゲート電極を形成する工程と、
前記基板の前記主面に第２導電膜を形成する工程と、
前記第１導電膜を選択的にエッチングした際と同一条件で、前記第２導電膜を選択的にエッチングして、前記複数の異なる耐圧性を有するトランジスタのうち前記一部以外のトランジスタのゲート電極を形成する工程とを含み、
前記一部のトランジスタにおけるすべてのゲート電極の占有面積と、前記一部以外のトランジスタにおけるすべてのゲート電極の占有面積とが、略等しいことを特徴とする半導体装置の製造方法。
【請求項２】
基板上に複数の高耐圧トランジスタと、少なくとも一つの低耐圧トランジスタとを備えた半導体装置の製造方法であって、
前記基板の主面に第１導電膜を形成する工程と、
前記第１導電膜を選択的にエッチングして、前記複数の高耐圧トランジスタのうち一部の高耐圧トランジスタのゲート電極を形成する工程と、
前記基板の前記主面に第２導電膜を形成する工程と、
前記第１導電膜を選択的にエッチングした際と同一条件で、前記第２導電膜を選択的にエッチングして、前記複数の高耐圧トランジスタのうち前記一部以外の高耐圧トランジスタのゲート電極と、前記低耐圧トランジスタのゲート電極とを形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項３】
前記第１導電膜を形成する前に、前記主面に第１ゲート絶縁膜を形成する工程と、
前記複数の高耐圧トランジスタのうち前記一部の高耐圧トランジスタのゲート電極を形成した後に、前記一部の高耐圧トランジスタのゲート電極をマスクとして、前記一部の高耐圧トランジスタおよび前記低耐圧トランジスタが形成される領域の前記第１ゲート絶縁膜を除去する工程と、
前記第２導電膜を形成する前に、前記主面に第２ゲート絶縁膜を形成する工程とをさらに含む、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第２ゲート絶縁膜は前記第１ゲート絶縁膜に比べて薄い、請求項３に記載の半導体装置の製造方法。
【請求項５】
前記複数の高耐圧トランジスタにおけるすべてのゲート電極の占有面積は、前記低耐圧トランジスタにおけるすべてのゲート電極の占有面積よりも広い、請求項２に記載の半導体装置の製造方法。
【請求項６】
前記一部の高耐圧トランジスタにおけるすべてのゲート電極の占有面積と、前記一部以外の高耐圧トランジスタにおけるすべてのゲート電極および前記低耐圧トランジスタにおけるすべてのゲート電極の占有面積とは、略等しい、請求項２に記載の半導体装置の製造方法。
【請求項７】
前記一部の高耐圧トランジスタはＥＭＯＳトランジスタであり、前記一部以外の高耐圧トランジスタはＤＭＯＳトランジスタである、請求項２に記載の半導体装置の製造方法。
【請求項８】
前記一部の高耐圧トランジスタはＤＭＯＳトランジスタであり、前記一部以外の高耐圧トランジスタはＥＭＯＳトランジスタである、請求項２に記載の半導体装置の製造方法。
【請求項９】
前記一部の高耐圧トランジスタはＮＭＯＳトランジスタであり、前記一部以外の高耐圧トランジスタはＰＭＯＳトランジスタである、請求項２に記載の半導体装置の製造方法。
【請求項１０】
前記一部の高耐圧トランジスタはＰＭＯＳトランジスタであり、前記一部以外の高耐圧トランジスタはＮＭＯＳトランジスタである、請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同一基板上に複数種類のトランジスタを一連の工程で形成する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
例えば、液晶ドライバのような半導体装置は、同一チップ中に高耐圧および低耐圧トランジスタを混載している。さらに、ＭＯＳトランジスタ(以下、ＭＯＳという)も同一種類ではなく、ＥＭＯＳ（Ｅｎｈａｎｃｅｍｅｎｔ−ＭＯＳ）やＤＭＯＳ（Ｄｅｐｌｅｔｉｏｎ−ＭＯＳ）等により構成されている場合もある。こうした半導体集積回路の従来の製造方法（例えば、特許文献１参照）について以下に説明する。
【０００３】
図１１〜図２０は、従来の半導体装置の製造工程を示す工程断面図であって、ｎ型半導体装置の製造工程を断面図で順に示している。
【０００４】
図１１はｐ型半導体基板１０１を示している。図１２に示しているように、ｐ型半導体基板１０１にボロン注入と熱処理によりｐ型ウエル１０２を形成し、フィールド酸化膜１０３を形成することによって素子分離領域、すなわち、高耐圧ＥＭＯＳ領域１１６、高耐圧ＤＭＯＳ領域１１７および低耐圧ＥＭＯＳ領域１１８をそれぞれ形成する。高耐圧ＥＭＯＳ領域１１６および高耐圧ＤＭＯＳ領域１１７には、例えばチャネルドープのためにボロンのイオン注入を行い、チャネルドープ層１０４を形成する。さらに高耐圧ＤＭＯＳ領域１１７にはリンのイオン注入を行い、チャネルドープ層１０５を形成する。
【０００５】
次に、図１３に示しているように、基板１０１全面に、高耐圧トランジスタ用の厚いゲート酸化膜１０６を形成し、さらにポリシリコン膜１０７を基板全面に成長させる。
【０００６】
その後、図１４に示すように、高耐圧トランジスタ用のゲート電極を形成するために、高耐圧トランジスタのゲート電極以外の箇所のポリシリコン膜１０７は、低耐圧ＥＭＯＳ領域１１８も含めてドライエッチングにより除去する。このようにして、高耐圧ＥＭＯＳ用ポリシリコンゲート電極１０８ａおよび高耐圧ＤＭＯＳ用ポリシリコンゲート電極１０８ｂを形成する。
【０００７】
次に、図１５に示すように、ＬＤＤ（Ｌｉｇｈｔ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造とするために、高耐圧ＥＭＯＳ領域１１６のチャネルドープ層１０４にリンを注入し熱処理を行って、ＬＤＤ１０９を形成する。
【０００８】
さらに、図１６に示すように、低耐圧ＥＭＯＳ領域１１８にチャネルドープのためにボロンのイオン注入を行ってチャネルドープ層１１０を形成する。
【０００９】
次に、図１７に示すように、ポリシリコンゲート電極１０８ａおよび１０８ｂをマスクとしてゲート酸化膜１０６をエッチングにより除去する。
【００１０】
次に、図１８に示すように、高耐圧ＥＭＯＳ領域１１６、高耐圧ＤＭＯＳ領域１１７および低耐圧ＥＭＯＳ領域１１８に、低耐圧トランジスタ用の薄いゲート酸化膜１１１を形成する。さらに、基板１０１全面に、ポリシリコン膜１１２を成長させる。
【００１１】
その後、図１９に示すように、低耐圧トランジスタのゲート電極以外の箇所のポリシリコン膜１１２を、ドライエッチングにより除去し、低耐圧ＥＭＯＳ用ポリシリコンゲート電極１１３を形成する。なお、ポリシリコンゲート電極１０８ａおよび１０８ｂは、表面がゲート酸化膜１１１で覆われているために、ドライエッチングで除去されず、マスクとして作用する。
【００１２】
次に、図２０に示すように、低耐圧ＥＭＯＳ領域１１８にＬＤＤ構造を形成するために、リン注入によりＬＤＤ１１４を形成する。その後、例えばＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｘｙｓｉｌａｎｅ）酸化膜を基板１０１全面に成長させ、エッチングによりポリシリコンゲート電極１０８ａ、１０８ｂおよび１１３のエッジにスペーサ１１５を形成する。最後に、スペーサ１１５をマスクとして高耐圧ＥＭＯＳ領域１１６、高耐圧ＤＭＯＳ領域１１７および低耐圧ＥＭＯＳ領域１１８にソースおよびドレインへの砒素を注入する。具体的には、マスクなしでの全面注入であるが、ソースおよびドレインにあたる箇所にのみ注入される。
【００１３】
以上のようにして、高耐圧ＥＭＯＳ１２１、高耐圧ＤＭＯＳ１２２および低耐圧ＥＭＯＳ１２３を形成する。その後は一般的なＣＭＯＳプロセスにて配線を形成する。
【特許文献１】特開平４−２６０３６４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
例えば、液晶ドライバのような高耐圧トランジスタと低耐圧トランジスタとを搭載する半導体装置の従来の製造方法では、それぞれ厚さの異なるゲート酸化膜１０６とゲート酸化膜１１１とを形成する（例えば、図１３および図１８）。そのため、それらの上に形成される高耐圧トランジスタ用であるポリシリコンゲート電極１０８ａおよび１０８ｂと、低耐圧トランジスタ用であるポリシリコンゲート電極１１３とは別々にエッチングによって形成される（例えば、図１４および図１９）。
【００１５】
しかし、このような従来の半導体装置の製造方法では、例えば高耐圧トランジスタを形成すべき領域の低耐圧トランジスタを形成すべき領域に対する面積比が非常に大きい場合、高耐圧トランジスタのゲート電極と低耐圧トランジスタのゲート電極とのそれぞれの占有面積が大幅に異なる。例えば、図２０に示しているように、高耐圧ＥＭＯＳ領域１１６および高耐圧ＤＭＯＳ領域１１７の総面積が、低耐圧ＥＭＯＳ領域１１８の総面積に対して非常に広く、ポリシリコンゲート電極１０８ａおよび１０８ｂの占有面積が、ポリシリコンゲート電極１１３の占有面積よりも非常に広い。このような場合に、ポリシリコンゲート電極１０８ａおよび１０８ｂとポリシリコンゲート電極１１３とをエッチングで形成（例えば、図１４および図１９）する際に、同一条件でエッチングしたのではローディング効果によって所望のゲート電極寸法や断面形状にエッチングできないことになる。なお、ローディング効果とは、ウエハのエッチング面積率の差によって、エッチング形状のばらつきが生じる現象のことである。
【００１６】
したがって、ポリシリコンゲート電極１０８ａおよび１０８ｂとポリシリコンゲート電極１１３とのエッチング条件をそれぞれ最適条件に設定してエッチングしなければならない。つまり、量産工程において少なくとも２種類のエッチング条件を用意し、条件を切り替えてエッチングを行なう必要があり、生産効率の点で問題があった。
【００１７】
特に液晶ドライバは、チップの約４０％が高耐圧トランジスタ領域でＥＭＯＳ及びＤＭＯＳトランジスタによる階調選択回路などがあり（ＥＭＯＳ／ＤＭＯＳ比率は１０／１程度）、５〜１０％が低耐圧トランジスタ領域で形成されたロジック回路がある半導体装置である。このような半導体装置においては、チップに対する高耐圧ゲートの面積率が１２％で、低耐圧ゲートの面積率が約５％程度になる。したがって高耐圧トランジスタのゲート電極形成のドライエッチング条件と、低耐圧ゲート電極形成のドライエッチング条件とをそれぞれに適するように変更する必要がある。仮に、高耐圧トランジスタのゲート電極にとっては所望の寸法と断面形状が得られる最適のエッチング条件で、低耐圧トランジスタのゲート電極をエッチングにより形成すると、形状のばらつきが大きくなるという問題が生じる。
【００１８】
上述のように、高耐圧用ゲートの面積と低耐圧用ゲートの面積とが大きく異なると、同一エッチング条件では、ローディング効果により安定したエッチングができない。これを防ぐために、低耐圧用ゲートのダミーパターンのようなものを配置することで、高耐圧用ゲートの面積と低耐圧用ゲートの面積とを均等にする方法がある。しかし、ダミーパターンを配置するスペースが必要となるために、回路のレイアウトに制限があった。特に低耐圧用ゲートは極端に面積が小さいため、その影響が大きかった。
【００１９】
本発明は上記課題に鑑みなされたものであって、数種類のトランジスタが形成された半導体装置であっても、効率よく安定したゲート電極を形成することができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２０】
本発明の半導体装置の製造方法は、基板上に、複数の異なる耐圧性を有するトランジスタを備えた半導体装置の製造方法であって、前記基板の主面に第１導電膜を形成する工程と、前記第１導電膜を選択的にエッチングして、前記複数の異なる耐圧性を有するトランジスタのうち一部のトランジスタのゲート電極を形成する工程と、前記基板の前記主面に第２導電膜を形成する工程と、前記第１導電膜を選択的にエッチングした際と同一条件で、前記第２導電膜を選択的にエッチングして、前記複数の異なる耐圧性を有するトランジスタのうち前記一部以外のトランジスタのゲート電極を形成する工程とを含み、前記一部のトランジスタにおけるすべてのゲート電極の占有面積と、前記一部以外のトランジスタにおけるすべてのゲート電極の占有面積とが、略等しいことを特徴とする。
【００２１】
なお、前記一部のトランジスタにおけるすべてのゲート電極の占有面積と、前記一部以外のトランジスタにおけるすべてのゲート電極の占有面積との面積比は、１：１であることが最も望ましい。また、ゲート電極の占有面積が、前記一部以外のトランジスタにおけるすべてのゲート電極の占有面積の０．９〜１.１程度であれば望ましい。
【００２２】
また、本発明の他の半導体装置の製造方法によれば、基板上に複数の高耐圧トランジスタと、少なくとも一つの低耐圧トランジスタとを備えた半導体装置の製造方法であって、前記基板の主面に第１導電膜を形成する工程と、前記第１導電膜を選択的にエッチングして、前記複数の高耐圧トランジスタのうち一部の高耐圧トランジスタのゲート電極を形成する工程と、前記基板の前記主面に第２導電膜を形成する工程と、前記第１導電膜を選択的にエッチングした際と同一条件で、前記第２導電膜を選択的にエッチングして、前記複数の高耐圧トランジスタのうち前記一部以外の高耐圧トランジスタのゲート電極と、前記低耐圧トランジスタのゲート電極とを形成する工程とを含むことを特徴とする。
【００２３】
なお、高耐圧トランジスタとは、一般的に、出力などに使われ、６〜４０Ｖ程度の電圧がかかるトランジスタである。また、低耐圧トランジスタとは、一般的に、ロジック用に用いられ、２〜５Ｖ程度の電圧がかかるトランジスタである。これらは、ゲート酸化膜厚が異なることで区別している。
【発明の効果】
【００２４】
本発明によれば、複数種類のトランジスタ（例えば高耐圧トランジスタと低耐圧トランジスタ）を同一基板上に一連の工程で形成する場合、１種類のエッチング条件のみで安定して各ゲート電極を形成することができるため、生産効率が高い。
【発明を実施するための最良の形態】
【００２５】
本実施の形態の半導体装置の製造方法によれば、トランジスタのゲート電極を形成する際のエッチングにおいて、同一エッチング条件で、各エッチングを行なっても、ゲート寸法、断面形状のばらつきがなく、安定してゲート電極を形成することができる。また、同一エッチング条件で各エッチングを行なうことができるので、エッチングごとに、エッチング条件を変える必要が無いので、生産効率が高い。
【００２６】
なお、エッチング条件としては、例えば、エッチングガス流量、圧力、温度およびプラズマパワー等がある。
【００２７】
また、本実施の形態の他の半導体装置の製造方法は、前記一部の高耐圧トランジスタのゲート電極の占有面積と、前記一部以外の高耐圧トランジスタのゲート電極および前記低耐圧トランジスタのゲート電極の占有面積との差を小さくすることができる。そのため、前記一部の高耐圧トランジスタのゲート電極と、前記一部以外の高耐圧トランジスタのゲート電極および前記低耐圧トランジスタのゲート電極とを形成するためのエッチングにおいて、同一のエッチング条件を用いても、ゲート寸法、断面形状のばらつきがなく、安定したゲート電極を得ることができる。また、同一のエッチング条件を用いて、異なるエッチングを行なうことができるので、生産効率も高い。
【００２８】
また、本実施の形態の半導体装置の製造方法は、前記第１導電膜を形成する前に、前記主面に第１ゲート絶縁膜を形成する工程と、前記複数の高耐圧トランジスタのうち前記一部の高耐圧トランジスタのゲート電極を形成した後に、前記一部の高耐圧トランジスタのゲート電極をマスクとして、前記一部の高耐圧トランジスタおよび前記低耐圧トランジスタが形成される領域の前記第１ゲート絶縁膜を除去する工程と、前記第２導電膜を形成する前に、前記主面に第２ゲート絶縁膜を形成する工程とをさらに含む。それにより、前記一部の高耐圧トランジスタのゲート電極上には、前記第２ゲート絶縁膜が形成されているので、その後のエッチングにおいて、前記第２ゲート絶縁膜が前記一部の高耐圧トランジスタのゲート電極のマスクとなる。
【００２９】
また、好ましくは、前記第２ゲート絶縁膜は前記第１ゲート絶縁膜に比べて薄い。それにより、高耐圧トランジスタと低耐圧トランジスタとの２種類のトランジスタを得ることができる。なお、高耐圧トランジスタのゲート絶縁膜である第１ゲート絶縁膜の厚さおよび低耐圧トランジスタのゲート絶縁膜である第２ゲート絶縁膜の厚さはそれぞれのトランジスタの耐圧により決まる。例えば、電圧８.５Ｖで用いる高耐圧トランジスタのゲート絶縁膜の厚さは２４ｎｍであり、電圧５Ｖで使用する低耐圧トランジスタのゲート絶縁膜の厚さは１３．５ｎｍである。
【００３０】
また、前記複数の高耐圧トランジスタにおけるすべてのゲート電極の占有面積は、前記低耐圧トランジスタにおけるすべてのゲート電極の占有面積よりも広い構造であればよい。
【００３１】
また、好ましくは、前記一部の高耐圧トランジスタにおけるすべてのゲート電極の占有面積と、前記一部以外の高耐圧トランジスタにおけるすべてのゲート電極および前記低耐圧トランジスタにおけるすべてのゲート電極の占有面積とは、略等しい。それにより、各エッチングにおいて、同一のエッチング条件を用いても、ゲート電極の形状がばらつくことなく、安定したゲート電極を得ることができる。
【００３２】
また、前記一部の高耐圧トランジスタはＥＭＯＳトランジスタであり、前記一部以外の高耐圧トランジスタはＤＭＯＳトランジスタとしてもよい。
【００３３】
また、前記一部の高耐圧トランジスタはＤＭＯＳトランジスタであり、前記一部以外の高耐圧トランジスタはＥＭＯＳトランジスタとしてもよい。
【００３４】
また、前記一部の高耐圧トランジスタはＮＭＯＳトランジスタ（ｎ-ｃｈＭＯＳ）であり、前記一部以外の高耐圧トランジスタはＰＭＯＳ（ｐ-ｃｈＭＯＳ）トランジスタとしてもよい。
【００３５】
また、前記一部の高耐圧トランジスタはＰＭＯＳトランジスタ（ｐ-ｃｈＭＯＳ）であり、前記一部以外の高耐圧トランジスタはＮＭＯＳトランジスタ（ｎ-ｃｈＭＯＳ）としてもよい。
【００３６】
以下、本発明の実施形態のさらに具体的な例について図を用いて説明する。
【００３７】
図１〜１０は、本実施の形態の半導体装置の製造工程を示す工程断面図であって、ｎ型半導体装置の製造工程を断面図で順に示している。本実施の形態の半導体装置は、ｎ型高耐圧および低耐圧トランジスタを混載し、さらに高耐圧トランジスタは、ＥＭＯＳトランジスタ（以下、ＥＭＯＳという）およびＤＭＯＳトランジスタ（以下、ＤＭＯＳという）である。なお、低耐圧トランジスタはＥＭＯＳである。このような回路は、例えば、液晶ドライバに用いられている。本実施の形態の半導体装置は、高耐圧ＥＭＯＳおよびＤＭＯＳのゲート電極の占有面積が、低耐圧ＥＭＯＳトランジスタのゲート電極の占有面積よりも広いレイアウトとなっている。なお、本発明はこの実施形態に限定されるものではない。
【００３８】
図１はｐ型半導体基板１を示している。図２に示しているように、ｐ型半導体基板１上にボロン注入と熱処理によりｐ型ウエル２を形成し、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）によるフィールド酸化膜３を形成する。フィールド酸化膜３を形成することによって素子分離領域、すなわち、高耐圧ＥＭＯＳ領域１６、高耐圧ＤＭＯＳ領域１７および低耐圧ＥＭＯＳ領域１８をそれぞれ形成する。高耐圧ＥＭＯＳ領域１６および高耐圧ＤＭＯＳ領域１７には、例えばチャネルドープのためにボロンのイオン注入を行ない、チャネルドープ層４を形成する。さらに高耐圧ＤＭＯＳ領域１７には、しきい値電圧を下げるために、リンのイオン注入を行い、チャネルドープ層５を形成する。
【００３９】
次に、図３に示しているように、基板全面に、高耐圧トランジスタ用の厚いゲート酸化膜６（第１ゲート絶縁膜）を熱酸化により形成し、さらに不純物を含有するポリシリコン膜７（第１導電膜）を基板全面に成長させる。なお、例えば、８．５Ｖ用の高耐圧トランジスタでは、ゲート酸化膜６の厚さは、２４ｎｍである。
【００４０】
その後、図４に示しているように、高耐圧ＥＭＯＳ用のゲート電極を形成するために、高耐圧ＥＭＯＳトランジスタのゲート電極以外の箇所のポリシリコン膜７は、高耐圧ＥＭＯＳ領域１６だけでなく、高耐圧ＤＭＯＳ領域１７および低耐圧ＥＭＯＳ領域１８も含めてドライエッチングにより除去する。このようにして、高耐圧ＥＭＯＳ用ポリシリコンゲート電極８ａを形成する。このときのドライエッチングとして、例えば、Ｃｌ2＋Ｏ2系のガスによるＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）を用いる。
【００４１】
次に、図５に示すように、高耐圧ＥＭＯＳ領域１６にＬＤＤ（Ｌｉｇｈｔ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を形成するため、高耐圧ＥＭＯＳ領域１６のチャネルドープ層４にリンを注入し熱処理を行って、ＬＤＤ９を形成する。
【００４２】
さらに、図６に示すように、低耐圧ＥＭＯＳ領域１８にしきい値電圧を決定するチャネルドープのために、ボロンのイオン注入を行ってチャネルドープ層１０を形成する。
【００４３】
その後、図７に示すように、ポリシリコンゲート電極８ａの直下および、高耐圧ＤＭＯＳ領域１７は残して、それ以外の箇所に形成されているゲート酸化膜６をエッチングにより除去する。この際に、ポリシリコンゲート電極８ａが、ポリシリコンゲート電極８ａの直下のゲート絶縁膜６のマスクとなる。また、高耐圧ＤＭＯＳ領域１７には、高耐圧ＤＭＯＳが形成されるので、高耐圧トランジスタ用の厚いゲート酸化膜６は残しておく。
【００４４】
次に、図８に示すように、熱酸化により、高耐圧ＥＭＯＳ領域１６および低耐圧ＥＭＯＳ領域１８に、低耐圧トランジスタ用の薄いゲート酸化膜１１（第２ゲート絶縁膜）を形成する例えば、５Ｖ用の低耐圧トランジスタでは、ゲート酸化膜１１の厚さは、１３．５ｎｍである。
さらに、基板全面に、ポリシリコン膜１２（第２導電膜）を成長させる。
【００４５】
その後、図９に示すように、低耐圧ＥＭＯＳおよび高耐圧ＤＭＯＳ用のポリシリコンゲート電極以外の箇所のポリシリコン膜１２を、ドライエッチングにより除去し、低耐圧ＥＭＯＳ用ポリシリコンゲート電極１３および高耐圧ＤＭＯＳ用ポリシリコンゲート電極８ｂを形成する。このときのエッチング条件は、図４で示したポリシリコンゲート電極８ａを形成する際のエッチング条件と同一である。つまり、図４で示したエッチングと同様に、Ｃｌ2＋Ｏ2系のガスによるＲＩＥを用いる。また、エッチングガス流量、圧力、温度およびプラズマパワー等のエッチング条件の値を、図４に示したエッチングと同一にする。
【００４６】
なお、ポリシリコンゲート電極８ａの表面は、ゲート酸化膜１１で覆われているために、ドライエッチング時にはマスクとして作用するため、エッチングされない。
【００４７】
図４および図９のエッチングにおいて、高耐圧ＥＭＯＳ用のポリシリコンゲート電極８ａの占有面積と、低耐圧ＥＭＯＳおよび高耐圧ＤＭＯＳ用のポリシリコンゲート電極１３および８ｂの占有面積とは略等しくなる。そのため、両者のエッチングにおいて、同一のエッチング条件を用いても、ローディング効果が低減され、ゲート電極の加工ばらつきを低減できる。なお、高耐圧ＥＭＯＳ用のポリシリコンゲート電極８ａの占有面積と、低耐圧ＥＭＯＳおよび高耐圧ＤＭＯＳ用のポリシリコンゲート電極１３および８ｂの占有面積との面積比率は、例えば、１．０５：１．０である。この面積比率は、１：１であればもっともよい。なお、ポリシリコンゲート電極８ａの占有面積が、ポリシリコンゲート電極１３および８ｂの占有面積の０．９〜１．１程度であれば望ましい。
【００４８】
次に、図１０に示すように、低耐圧ＥＭＯＳ領域１８にＬＤＤ構造を形成するために、リン注入によりＬＤＤ１４を形成する。その後、例えばＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｘｙｓｉｌａｎｅ）酸化膜を基板１全面に成長させ、エッチングによりポリシリコンゲート電極８ａ、８ｂおよび１３のエッジにスペーサ１５を形成する。最後に、スペーサ１５をマスクとして高耐圧ＥＭＯＳ領域１６、高耐圧ＤＭＯＳ領域１７および低耐圧ＥＭＯＳ領域１８にソースおよびドレインへの砒素を注入する。具体的には、マスクなしでの全面注入であるが、ソースおよびドレインにあたる箇所にのみ注入される。
【００４９】
高耐圧ＥＭＯＳ２１、高耐圧ＤＭＯＳ２２および低耐圧ＥＭＯＳ２３を形成する。その後は一般的なＣＭＯＳプロセスにて配線を形成する。
【００５０】
本実施の形態の半導体装置の製造方法では、従来と異なり、まず高耐圧ＥＭＯＳ２１のポリシリコンゲート電極８ａをエッチング形成し、次に高耐圧ＤＭＯＳ２２および低耐圧ＥＭＯＳ２３のゲート電極８ｂおよび１３をエッチング形成するものである。高耐圧トランジスタのゲート占有面積が低電圧トランジスタのゲート電極専有面積よりも大きい場合、このようにすることが好ましい。こうすることで、従来行われていた、高耐圧ＥＭＯＳおよび高耐圧ＤＭＯＳと、低耐圧ＥＭＯＳとに分割してそれぞれエッチングするよりも、それぞれのエッチングで形成されるゲート電極のそれぞれの面積差を小さくすることができる。したがって、ポリシリコン膜エッチング工程（図４および図９）において、エッチング条件を同一としてもローディング効果が低減される。つまり、エッチング条件を同一としても、すべてのゲート電極を所定の設計寸法、断面形状で形成することができ、ゲート電極加工ばらつきを低減できる。また、２つのエッチング条件を用いて、両条件を切り替える必要がないので、生産効率が上昇する。
【００５１】
また、ダミーパターンを形成して、それぞれのエッチングで形成されるゲート電極の面積を増やすことなく、各エッチングにおいて同一のエッチング条件を用いることができる。ダミーパターンを設ける必要がないため、レイアウトの自由度が高く、チップ設計の自由度が向上する。
【００５２】
なお、本実施の形態ではｎ型トランジスタについての実施形態を示したが、ｐ型トランジスタであってもかまわない。また、高耐圧ＤＭＯＳおよび低耐圧ＭＯＳのゲート電極と、高耐圧ＥＭＯＳのゲート電極とを異なるエッチングで形成したが、例えば、高耐圧ＥＭＯＳおよび低耐圧ＭＯＳのゲート電極と、高耐圧ＤＭＯＳのゲート電極とを異なるエッチングで形成してもよい。
【００５３】
また、高耐圧トランジスタがＣＭＯＳであれば、例えば、高耐圧ＮＭＯＳおよび低耐圧ＭＯＳのゲート電極と、高耐圧ＰＭＯＳのゲート電極とを異なるエッチングで形成するか、高耐圧ＰＭＯＳおよび低耐圧ＭＯＳのゲート電極と、高耐圧ＮＭＯのゲート電極とを異なるエッチングで形成すればよい。つまり、高耐圧トランジスタの一部および低耐圧トランジスタのゲート電極と、高耐圧トランジスタの残りのゲート電極とを異なるエッチングで形成することで、各エッチングで形成されるゲート電極の面積を略等しくすればよい。さらに半導体装置の回路ブロックごとに分けてエッチングを行なって、各エッチングで形成されるゲート電極の面積を略等しくすればよい。
【００５４】
また、本実施の形態では高耐圧および低耐圧の二種類のＭＯＳトランジスタについて言及したが、三種類以上のトランジスタを形成する場合においても同様にエッチングで形成するゲート電極の面積を、エッチング毎にそれぞれ略等しくすればよい。それにより、各エッチングにおいて、同一エッチング条件を用いても、ゲート電極を所定の設計寸法、断面形状で形成することができ、ゲート電極加工ばらつきを低減できる。また、エッチング条件を切り替える必要がないので、生産効率が上昇する。
【００５５】
また、高耐圧トランジスタの一部のゲート電極をエッチングにより形成した後に、残りの高耐圧トランジスタのゲート電極と低耐圧トランジスタのゲート電極とをエッチングにより形成したが、この順番が逆であってもよい。つまり、高耐圧トランジスタの一部のゲート電極と低耐圧トランジスタのゲート電極とをエッチングにより形成した後に、残りの高耐圧トランジスタのゲート電極をエッチングにより形成してもよい。
【００５６】
また、上述の実施の形態では、高耐圧トランジスタにおけるゲート電極のすべての占有面積が、低耐圧トランジスタにおけるすべてのゲート電極の占有面積よりも広い場合について説明した。しかし、低耐圧トランジスタにおけるすべてのゲート電極の占有面積が、高耐圧トランジスタにおけるゲート電極のすべての占有面積よりも広い場合には、例えば、低耐圧トランジスタの一部のゲート電極をエッチングにより形成する工程と、残りの低耐圧トランジスタのゲート電極と高耐圧トランジスタのゲート電極とをエッチングにより形成する工程との二つの工程に分けて、すべてのゲート電極を形成してもよい。
【００５７】
つまり、各エッチングにより形成されるゲート電極のすべての面積が、エッチング毎に略同一となるようにすればよい。それにより、ローディング効果を低減することができ、各エッチング条件を同一にすることができるので、生産効率が高くなる。
【００５８】
さらに、エッチングの際に、疎の部分と密の部分とが生じないようなレイアウトとすることが望ましい。疎の部分と密の部分とを同じエッチングにより形成する場合に、それぞれの部分のエッチングレートがばらつくことを防ぐことができ、ゲート寸法および断面形状のばらつきがなく、安定したゲート電極を形成することができる。なお、このように、疎の部分と密の部分とにより、エッチングレートのばらつきが生じる現象をマイクロローディング効果という。
【００５９】
なお、本実施の形態で具体的に示した、材料や構造は、あくまでも一例であり、本発明はこれらの具体例のみに限定されるものではない。
【産業上の利用可能性】
【００６０】
本発明の係る半導体装置の製造方法は、効率よく安定したゲート電極を形成することができるという効果を有し、複数種類のトランジスタを備える半導体装置の製造方法等として有用である。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施の形態における半導体装置の製造工程を示す工程断面図
【図２】本発明の実施の形態における半導体装置の製造工程を示す工程断面図
【図３】本発明の実施の形態における半導体装置の製造工程を示す工程断面図
【図４】本発明の実施の形態における半導体装置の製造工程を示す工程断面図
【図５】本発明の実施の形態における半導体装置の製造工程を示す工程断面図
【図６】本発明の実施の形態における半導体装置の製造工程を示す工程断面図
【図７】本発明の実施の形態における半導体装置の製造工程を示す工程断面図
【図８】本発明の実施の形態における半導体装置の製造工程を示す工程断面図
【図９】本発明の実施の形態における半導体装置の製造工程を示す工程断面図
【図１０】本発明の実施の形態における半導体装置の製造工程を示す工程断面図
【図１１】従来の半導体装置の製造工程を示す工程断面図
【図１２】従来の半導体装置の製造工程を示す工程断面図
【図１３】従来の半導体装置の製造工程を示す工程断面図
【図１４】従来の半導体装置の製造工程を示す工程断面図
【図１５】従来の半導体装置の製造工程を示す工程断面図
【図１６】従来の半導体装置の製造工程を示す工程断面図
【図１７】従来の半導体装置の製造工程を示す工程断面図
【図１８】従来の半導体装置の製造工程を示す工程断面図
【図１９】従来の半導体装置の製造工程を示す工程断面図
【図２０】従来の半導体装置の製造工程を示す工程断面図
【符号の説明】
【００６２】
１、１０１  基板
２、１０２  ウエル
３、１０３  フィールド酸化膜
４、１０４  チャネルドープ層
５、１０５  チャネルドープ層
６、１０６  ゲート酸化膜
７、１０７  ポリシリコン膜
８ａ、１０８ａ  ポリシリコンゲート電極
８ｂ、１０８ｂ  ポリシリコンゲート電極
９、１０９  ＬＤＤ
１０、１１０  チャネルドープ層
１１、１１１  ゲート酸化膜
１２、１１２  ポリシリコン膜
１３、１１３  ポリシリコンゲート電極
１４、１１４  ＬＤＤ
１５、１１５  スペーサ
１６、１１６  高耐圧ＥＭＯＳ領域
１７、１１７  高耐圧ＤＭＯＳ領域
１８、１１８  低耐圧ＥＭＯＳ領域
２１、１２１高耐圧ＥＭＯＳ
２２、１２２高耐圧ＤＭＯＳ
２３、１２３低耐圧ＥＭＯＳ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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