(57)【要約】【課題】  再生信号に含まれている特定周波数のパイロット信号をより小さな回路規模で、正確に検出する。【解決手段】  本発明によれば、特定周波数のパイロット信号が重畳され、デジタル情報を含むアナログ信号を記録媒体から再生する再生手段と、前記再生手段により再生されたアナログ信号をサンプリングして複数ビットのデジタルデータに変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の出力を遅延させる遅延手段と、前記遅延手段の出力と前記Ａ／Ｄ変換器の出力とを加算し、この加算結果の最上位の１ビットを取り出して出力する加算手段と、前記加算手段から出力された１ビットのデータ列中から前記パイロット信号を検出するパイロット信号検出手段と、前記パイロット信号検出手段により検出されたパイロット信号に基づいて前記再生手段のトラッキングを制御するトラッキング制御手段とを備える。【選択図】  図１
2005025937.tif 000002
【特許請求の範囲】
【請求項１】
特定周波数のパイロット信号が重畳され、デジタル情報を含むアナログ信号を記録媒体から再生する再生手段と、
前記再生手段により再生されたアナログ信号をサンプリングして複数ビットのデジタルデータに変換するＡ／Ｄ変換器と、
前記Ａ／Ｄ変換器の出力を遅延させる遅延手段と、
前記遅延手段の出力と前記Ａ／Ｄ変換器の出力とを加算し、この加算結果の最上位の１ビットを取り出して出力する加算手段と、
前記加算手段から出力された１ビットのデータ列中から前記パイロット信号を検出するパイロット信号検出手段と、
前記パイロット信号検出手段により検出されたパイロット信号に基づいて前記再生手段のトラッキングを制御するトラッキング制御手段とを備える再生装置。
【請求項２】
前記遅延手段は前記Ａ／Ｄ変換器の出力を１サンプル分遅延させることを特徴とする請求項１記載の再生装置。
【請求項３】
前記記録媒体は、多数のトラックが形成され、１トラックおきに２種類の前記パイロット信号が交互に重畳されているテープ状記録媒体であり、前記トラッキング制御手段は前記パイロット信号の記録されていないトラックを前記再生手段が再生しているときに前記パイロット検出手段により検出された前記２種類のパイロット信号を比較することによりトラッキング制御信号を得ることを特徴とする請求項１記載の再生装置。
【請求項４】
前記Ａ／Ｄ変換器の出力に基づいて前記デジタル情報を復元する復元手段を備えたことを特徴とする請求項１記載の再生装置。
【請求項５】
前記パイロット信号検出手段は、前記加算手段から出力された１ビットのデータ列と前記パイロット信号の周波数に応じた周波数の信号とを乗算する乗算器と、前記乗算器の出力を積分する積分器とを有することを特徴とする請求項１記載の再生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は再生装置に関し、特に、トラッキング制御に関するものである。
【背景技術】
【０００２】
近年、磁気記録再生技術の進歩、及び、磁気記録媒体の進歩等により、民生用のデジタル記録のフォーマットが提案され、製品化されつつある。この、民生用デジタル記録フォーマットを再生する際には、回転ヘッドを用いて長尺テープ上に斜め方向に形成されたトラックを、トラッキングをかけながら再生することになる。
【０００３】
この種の装置の再生系においては、磁気記録媒体から再生された信号がデジタル情報を含むアナログ信号であり、このアナログ信号から記録されたデジタル情報を復元する必要がある。例えば、そのために再生信号の振幅を制御する自動振幅制御（ＡＧＣ）の技術、再生信号の位相を検出し、その再生信号に位相同期したクロックを形成する自動位相制御（ＡＰＣ）の技術、更には、再生アナログ信号中に含まれるパイロット信号成分を検出し、この検出されたパイロット信号に基づいてトラッキング制御を行う自動トラッキング制御（ＡＴＦ）の技術などが必要になってくる。
【０００４】
また、この種のデジタルＶＴＲにおいては、デジタル情報を復元した後の処理は全てデジタル信号処理にて行われるため、上述したようなＡＧＣ，ＡＰＣ及びＡＴＦの各技術についてもできる限りデジタル信号処理にて実現することが、システム全体を構成する上で非常に有利である。
【０００５】
本件出願人は、このような背景下において、上記各技術をデジタル化するための技術を既に提案している。例えば、ＡＧＣのデジタル化については特願平６−２００５７５号等、ＡＰＣのデジタル化については特願平６−１６６７４２号など、更にはＡＴＦのデジタル化については特願平６−２７７８３２号等にて、この種の提案を行ってきた。
【特許文献１】特開平８−６３８８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述のような、ＡＧＣ，ＡＰＣ，ＡＴＦ等の技術のデジタル化に伴い、再生された信号をアナログ信号としてデジタルデータに変換し、得られたデジタルデータを用いてその論理処理により、ＡＰＣのための位相検出や、ＡＧＣのための振幅検出などの各種の判定をしていることになる。しかしながら、温度の変化や、経時変化などの原因により再生信号のゲインコントロールアンプの出力に直流オフセットが付いてしまった場合には、位相検出、振幅検出等の判定が正確でなくなってしまうという現象が生じる。
【０００７】
また、ＡＴＦ回路をこれらのＡＰＣ，ＡＧＣとは無関係に構成した場合、回路規模が大きくなるため、このような処理を総合的にみて回路規模を小さくし、且つ、ＬＳＩに内蔵できるようなデジタル回路の構築が待ち望まれていた。
【０００８】
従って、本件発明の目的は、再生信号に含まれている特定周波数のパイロット信号をより小さな回路規模で、正確に検出することのできる装置を提供する処にある。
【課題を解決するための手段】
【０００９】
かかる目的下において、本発明においては、特定周波数のパイロット信号が重畳され、デジタル情報を含むアナログ信号を記録媒体から再生する再生手段と、前記再生手段により再生されたアナログ信号をサンプリングして複数ビットのデジタルデータに変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の出力を遅延させる遅延手段と、前記遅延手段の出力と前記Ａ／Ｄ変換器の出力とを加算し、この加算結果の最上位の１ビットを取り出して出力する加算手段と、前記加算手段から出力された１ビットのデータ列中から前記パイロット信号を検出するパイロット信号検出手段と、前記パイロット信号検出手段により検出されたパイロット信号に基づいて前記再生手段のトラッキングを制御するトラッキング制御手段とを備える構成とした。
【発明の効果】
【００１０】
前述のように構成することによって、再生されたアナログ信号中に含まれるパイロット信号を極めて回路規模の小さな回路にてデジタル的に検出できるようになった。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施例について、図面を参照して詳細に説明する。
【００１２】
図１は、本発明の一実施例としてのデジタル信号処理回路の構成を示す図であり、デジタルＶＴＲの再生系の一部を構成している。
【００１３】
図１において、図示しない磁気テープから回転ヘッド１０１によって再生された信号は再生アンプ１０３にて増幅されて後、再生積分等化器１０５に加えられる。積分等化器１０５においては、磁気記録再生系で減衰した高周波成分と、リングヘッドの微分特性によって減衰した低周波成分を増強する。この積分等化された信号は、直流分シフト用のアナログ加算器１０７に入力される。
【００１４】
アナログ加算器１０７はオペアンプなどを用いた加算器であって、他方の入力により後述の如く直流オフセットを除去する。この直流オフセットが除去された信号は、２値化アイパターンのデータとしてゲインコントロールアンプ１０９に入力される。ゲインコントロールアンプ１０９においては、後述するゲイン情報によりゲインを制御することにより、信号の振幅を後段のＡ／Ｄ変換器１１１のレンジに対して最適になるように調整してＡ／Ｄ変換器１１１に入力する。
【００１５】
Ａ／Ｄ変換器１１１は入力されたアナログ信号を複数ビットのデジタル信号に変換し、このデジタル信号を位相・振幅検出回路１１３、（１−２Ｄ）処理回路１１５、及び（１＋Ｄ）処理回路１１７に供給する。位相・振幅検出回路１１３は、入力されたデジタル信号からその位相と振幅とを検出し、検出した位相情報を積分回路１１９に、検出した振幅情報を減算回路１２１にそれぞれ入力する。
【００１６】
ここで、位相・振幅検出回路１１３の動作については、特願平６−２００５７５号や特願平６−１６６７４２号において紹介したものを適用可能であるが、図２を用いて、以下簡単に説明する。
【００１７】
図２において、入力端子３０１に入力された積分等化後のデジタルデータ、即ち図１におけるＡ／Ｄ変換器１１１の出力は、レジスタ３０３，３０５，３０７，３０９において１サンプリング期間ずつ遅延される。ここで、説明の都合上、図に示されるように、各レジスタの入出力データの最上位ビット（ＭＳＢ）をそれぞれａ，ｂ，ｃ，ｄ，ｅとする。
【００１８】
データａ，ｂ，ｃ，ｄ，ｅはデコーダ３１１に入力され、図示している論理式に従って、信号ｓ，ｈ，ａがそれぞれ論理演算され、信号ｓがスイッチ３１３、信号ａがクロックイネーブル付きレジスタ３１７、信号ｈがクロックイネーブル付きレジスタ３１５にそれぞれ供給される。一方、レジスタ３０３の複数ビット出力とレジスタ３０７の複数ビット出力とは２クロック分の時間差を有するが、これらは減算器３１９に入力されて減算され、スイッチ３１３の一方の入力端子、スイッチ３２１の一方の入力端子、更にはｘ（−１）乗算器３２３に入力される。ｘ（−１）乗算器３２３では入力されたデータの正負の符号を反転し、スイッチ３１３及びスイッチ３２１の他方の入力端子に供給される。
【００１９】
スイッチ３１３はデコーダからの信号ｓ、即ち、データｃに応じて、データｃが”０”の時には減算器３１９の複数ビット出力をそのまま出力し、データｃが”１”の時には減算器３１９の出力をｘ（−１）乗算器３２３にて符号反転した複数ビットデータをクロックイネーブル付きレジスタ３１５のＤ入力として入力する。クロックイネーブル付きレジスタ３１５はデコーダ３１１からの信号ｈに応じて、信号ｈが”０”の時にはＤ入力として入力された複数ビットデータをラッチし、信号ｈが”１”の時には出力している値をホールドし、その結果を位相情報として出力端子３２５に出力する。
【００２０】
一方、スイッチ３２１においては減算器３１９の出力の正負に応じて、この減算器３１９の複数ビット出力とｘ（−１）乗算器３２３で符号反転した複数ビットデータを選択して出力することにより、減算器３１９の出力の絶対値をクロックイネーブル付きレジスタ３１７のＤ端子に供給する。クロックイネーブル付きレジスタ３１７はデコーダ３１１からの信号ａに応じて、信号ａが”０”の時にはＤ入力として入力された複数ビットデータをラッチし、信号ａが”１”の時には出力している値をホールドし、その結果を振幅情報として出力端子３２７に出力する。
【００２１】
ここで、上記位相情報、振幅情報について解説する。入力されるデータは積分等化されたデータであり、２値のアイパターンをもったデータが積分等化器１０５内のロールオフフィルタで滑らかな波形とされて後、Ａ／Ｄ変換され、この位相・振幅検出器１１３に入力されることになる。
【００２２】
図２におけるレジスタ３０５の出力を時間の中心と考えると、デコーダ３１１から出力される信号ｈは、その前後のデータ、即ちレジスタ３０３の出力とレジスタ３０７の出力の正負を示すデータｂ，ｄが一致し、且つ、データａ，ｃ，ｅが全て同じではないときに”０”となる。そして、この信号ｈが”０”となったときにレジスタ３１５の保持するデータが更新されることになる。
【００２３】
例えば、図３に示すようにＭＳＢが”０”，”０”，”１”，”０”，”０”である５つの連続データが入力されたと仮定する。図３においてｘにて示す部分がＡ／Ｄ変換器１１１のサンプリングタイミングであるが、ここで、上記入力波形とサンプリングタイミングとが理想的な関係にあれば、即ち、ピーク値のタイミングでサンプリングを行えば、図３（ａ）に示すように、その前後のサンプルデータの差分値はほぼ０となる。一方、図３（ｂ）に示すようにサンプリングタイミングが理想的なタイミングから遅れていた場合には、図示の如くその前後のサンプリングタイミングｊ１，ｊ２におけるサンプルデータｋ１，ｋ２に差が生じることになる。
【００２４】
この差は、図３（ｂ）に示すように、中央のデータが正であり、且つ、サンプリング位相が遅れていた場合には、差分値ｍ（＝ｋ１−ｋ２）が正となり、進んでいた場合には負のデータとなる。また、データｃが”１”か”０”かによって差分値の正負と位相の進み遅れの関係は逆になる。従って、スイッチ３１３においては、データｃに応じて減算器３１９の出力する差分値の正負を反転させている。ＭＳＢが”０”，”０”，”０”，”０”，”１”のデータ，”１”，”０”，”０”，”０”，”１”のデータ，”１”，”０”，”１”，”０”，”０”のデータ，”１”，”１”，”１”，”１”，”０”のデータ等、信号ｈが”０”となる５つの連続データが入力された場合にも、上述と同じ理由で差分値ｍとして、少なくとも位相進みもしくは遅れを検出可能である。
【００２５】
上述の如く得られた差分値ｍは、位相情報として端子３２５を介して図１の積分回路１１９に入力される。
【００２６】
振幅情報については、同様に図２におけるレジスタ３０５の出力を時間の中心と考えると、信号ａは、即ちレジスタ３０３の出力とレジスタ３０７の出力の正負を示すデータｂ，ｄが不一致の場合に”０”となり、この信号ａが”０”となったときにレジスタ３１７の保持するデータが更新されることになる。ここで、データｂ，ｄが不一致である場合には、レジスタ３０５の出力の前後で０クロス点があることになり、この時のレジスタ３０３の出力とレジスタ３０７の出力の差分値の絶対値は入力信号の振幅に比例することになる。
【００２７】
このようにして得られた振幅情報は、端子３２７を介して、図１の減算器１２１に入力されることになる。ここで、上述の説明から明らかなように、位相情報をラッチするタイミングと振幅情報をサンプリングするタイミングはオーバラップせず、結果として位相・振幅検出回路１１３においては、上記位相情報と振幅情報を選択的に出力することになる。
【００２８】
図１に戻り説明を続ける。積分回路１１９に入力された位相情報は、該回路１１９にて平均化され、その出力がＤ／Ａ変換器１２３にてアナログ信号に変換される。このＤ／Ａ変換器１２３の出力するアナログ信号はＶＣＯ（電圧制御発振器）１２５の制御入力とされ、ＶＣＯ１２５は入力された電圧に基づいてその発振周波数が制御される。このＶＣＯ１２５の出力が、Ａ／Ｄ変換器１１１及びこれに後続する様々な回路の動作クロックとして利用されることになる。以上の構成により、クロックが所定の位相となるようにＶＣＯ１２５を制御するＰＬＬを構成することができる。
【００２９】
一方、減算器１２１には前述の振幅情報が位相・振幅検出回路１１３から入力されており、レジスタ１２７に記憶されている制御目標となる振幅値とを比較し、目標振幅に対する現在の振幅の差が求められる。この減算器１２１の出力は積分回路１２９に入力され、振幅の誤差を平均化し、その結果をＤ／Ａ変換器１３１に入力する。Ｄ／Ａ変換器１３１は上記平均化されたデジタルデータをアナログ信号としてゲインコントロールアンプ（ＶＣＡ）１０９の制御入力としている。
【００３０】
以上の構成により、再生信号の振幅をＡ／Ｄ変換レンジに対して最適な所定振幅に一定化するようにゲインコントロールアンプ１０９のゲインを調整するＡＧＣ回路が構成される。
【００３１】
他方、（１−２Ｄ）処理回路１１５に入力されたデジタルデータは、２クロック前のデータを減算することにより、パーシャルレスポンスクラス４による３値波形としてビタビデコーダ１３３に入力され、ビタビデコーダは３値波形の尤度を用いることにより最尤復号を行う。ビタビデコーダ１３３の出力は再生デジタル信号として再生画像処理回路１３５に供給され、該再生画像処理回路１３５は入力されたデジタルデータ列から周知の手法で再生画像を復元し、再生画像信号を出力端子１３７から出力する。
【００３２】
（１＋Ｄ）処理回路１１７に入力されたデータは、１クロック前のデータと現在のデータとを加算することにより、３値データを算出した後、この３値データのＭＳＢのみをトラッキング制御のためのＡＴＦトーン信号検出回路１３９及びローパスフィルタ（ＬＰＦ）１４１に供給する。ここで、複数ビットのデータを１ビットに削減した理由は、後続の回路の規模をできるだけ小さくするためであり、複数ビットのデータを１ビットのデータに削減した場合においても、トラッキング制御及び後述する直流オフセットの制御について充分な精度が得られるからである。
【００３３】
例えば、クロックレートをＦｂとして、トラッキング用周波数が（Ｆｂ／６０）であるとすると、約６ビット相当のオーバーサンプルを行っていることになり、トラッキング制御用のデータとしては十分の精度がある。尚、図１において点線で囲んだ部分は同一のＬＳＩにて構成されるデジタル信号処理部分を示しており、（１＋Ｄ）処理回路１１７の出力はＬＳＩのピンを介して出力され、所定レベルの信号としてアナログＬＰＦ１４１に供給される。
【００３４】
Ａ／Ｄ変換器１１１に入力されたアナログ信号（図４ａ）と、該アナログ信号をデジタルデータに変換した場合における振幅レンジ（図４ｂ）と、更にそのレンジ内の発生頻度を示すヒストグラムとを図４に示す。同図において、積分等化波形をＡ／Ｄ変換した結果、変換されたデータが図４ｃに示すような＋Ａと−Ａ近傍に分布するデータとした場合、（１＋Ｄ）処理回路１１７の出力データは図４ｄに示すように＋２Ａと０と−２Ａ近傍に分布する３値データとなる。
【００３５】
ここで、図４ｄに示すような３値データの最上位ビットのみを取り出すということは、この３値データと０とを比較することと実質的に等価であり、３値波形化された信号は図４に示すように０を中心とした分布をもっている。ここで、この最上位ビットはＡ／Ｄ変換回路１１１に入力されるアナログ信号の振幅−Ａ〜＋Ａがテープや再生ヘッドの状態などにより多少変化した場合においても大きな影響を受けることがないが、Ａ／Ｄ変換回路１１１に入力されるアナログ信号に直流オフセットが存在する場合には大きな影響を受ける。具体的には３値は経過された信号が０に対してオフセットした値を中心として分布する場合には、上述した１ビットに含まれる後述のパイロット信号成分のエネルギーが減少し、トラッキング制御の精度が低下する。
【００３６】
図５（ａ）は（１＋Ｄ）処理回路１１７の出力する信号の周波数特性を示す図であり、同図から明らかなように（１＋Ｄ）処理回路１１７は直流成分を含む低周波成分を通過するので、トラッキング制御に必要な周波数の信号は十分通過する。ＡＴＦトーン信号検出回路１３９に入力された１ビットのデジタル信号は、該回路で処理されＡＴＦトーン信号が検出される。このＡＴＦトーン信号はＭＰＵ（マイクロプロセッシングユニット）１４３に供給される。ＭＰＵ１４３はこのＡＴＦトーン信号に基づいてトラッキング制御信号を発生し、キャプスタン制御回路１４５に供給する。キャプスタン制御回路１４５は周知のように不図示のキャプスタンの回転速度を制御する速度制御とトラッキング制御を行い、ヘッド１０１がトラック上を正確に追従するように動作する。
【００３７】
ここで、ＡＴＦトーン信号検出回路１３９の詳細を図６を用いて説明する。本実施例においては、周知のデジタルＶＴＲにて採用されている２種類のパイロット信号ｆ１、ｆ２を用いたトラッキング制御を行うものとし手いる。即ち、１トラックおきにｆ１，ｆ２の周波数を有するパイロット信号が交互にデジタル信号に重畳されているフォーマットで記録されている磁気テープを再生するに際し、パイロット信号が記録されていないトラックを回転ヘッドが再生中にその回転ヘッド中に含まれているｆ１成分とｆ２成分とをそれぞれ検出し、これらを比較することによりトラッキング制御信号を得るものとする。
【００３８】
上述の（１＋Ｄ）処理回路１１７から出力された１ビットデータは端子２０１に入力され、該１ビットデータは回路ブロック２１３，２１５，２１７，２１９にそれぞれ供給される。ここで、図６（ａ）において、各回路ブロック２１３，２１５，２１７，２１９はその構成を同じくし、入力されるクロック信号のみが異なる。ここで、２１１はトラッキングトーン発振器であり、図４（ｂ）に示す４種類の信号を発生する。即ち、該発振器２１１は周波数ｆ１のサイン波を回路２１３に、周波数ｆ１のコサイン波を回路ブロック２１５に、周波数ｆ２のサイン波を回路ブロック２１７に、周波数ｆ２のコサイン波を回路ブロック２１９にそれぞれ供給する。
【００３９】
回路ブロック２１３において、上記１ビットデータは乗算器２０３に供給され、周波数ｆ１のサイン波と乗算され、その結果が積分器２０５に供給されて予め定められた期間に亘って積分される。この期間の終了後とにその積分結果はレジスタ２０７に取り込まれ、ホールドされる。２０９はバッファであり、ＭＰＵ１４３のデータバスに接続されており、ＭＰＵ１４３はこのバッファ２０９の出力イネーブルを解除することにより、このバッファに保持されている値を読み出すことになる。
【００４０】
ここで、各回路ブロック２１３，２１５，２１７，２１９内の各バッファには上記１ビットデータ即ち再生信号中に含まれる、周波数ｆ１のサイン波，周波数ｆ１のコサイン波，周波数ｆ２のサイン波，周波数ｆ２のコサイン波成分を示している。ＭＰＵ１４３は回路ブロック２１３の出力と回路ブロック２１５の出力のＲＭＳ（Ｒｏｏｔ  Ｍｅａｎ  Ｓｑｕａｒｅ）をとることによりｆ１成分を検出することができ、回路ブロック２１７の出力と回路ブロック２１９の出力のＲＭＳをとることによりｆ２成分を検出することができる。
【００４１】
上記説明中の、ＲＭＳは入力された２つの値をそれぞれ２乗して加算したものの平方根を示す。ＭＰＵ１４３ではこのｆ１成分とｆ２成分とを比較することにより再生中の回転ヘッドが、パイロット信号が記録されていないトラックに対してｆ１，ｆ２何れのパイロット信号が記録されているトラック側にシフトとしているかを検出することができ、この結果をトラッキング制御信号としてキャプスタン制御回路１４５に供給することになる。
【００４２】
尚、ここで用いられる乗算器（２０３など）は片方の入力が１ビットであるため、（ｘ１）もしくは（ｘ−１）の２種類の処理を選択するのみであり、更にトラッキングトーン発振器２１１の出力を２値（１ビット）もしくは３値（２ビット）程度とすれば、極めて簡単なロジック回路で構成することができ、更に積分器２０５をアップダウンカウンタで構成することにより回路規模を飛躍的に減少することができる。
【００４３】
図１に戻り、（１＋Ｄ）処理回路１１７の出力のＭＳＢは当該デジタル信号処理ＬＳＩの端子から出力され、所定レベルの信号とされた後ＬＰＦ１４１にて平均化される。このＬＰＦ１４１の構成については、例えば図７（ａ）に示すＣＲ素子を用いた低域通過回路や、図７（ｂ）に示すオペアンプを用いた積分器や、更には図７（ｃ）に示すチャージポンプを用いた回路などを採用することができる。尚、これらの回路そのものについては周知の回路であるので詳しい説明は省略する。
【００４４】
このＬＰＦ１４１の出力は、前述したアナログ加算器１０９に供給され、再生信号の直流オフセットを除去することになる。先に説明したように、Ａ／Ｄ変換器１１１に入力されるアナログ信号に直流オフセットがあると、（１＋Ｄ）処理回路１１７内の加算器で３値化された信号のレベル０を中心とした分布がオフセットし、（１＋Ｄ）処理回路１１７の出力であるＭＳＢ１ビットデータ中の１と０の生起確率が５０％からずれてしまう。これに伴って、上記ＡＧＣ，ＡＰＣ，ＡＴＦの各処理に対して深刻な悪影響を与えてしまう。
【００４５】
本実施例においては、上記５０％からのずれを外部のＬＰＦ１４１において平均化し、当該オフセットをアナログ加算器１０７に加えることによって補償することができ、結果として入力される積分等化波形のオフセットに敏感な位相検出や振幅検出の動作を安定化させることができる。また、上記トラッキング制御の精度も向上させることができる。
【００４６】
尚、上述の実施例においては（１＋Ｄ）処理回路１１７により隣接するサンプルデータを加算することによって直流オフセットを検出しているが、ＬＳＩのゲートのスピードが不足する場合には、図５（ｂ）に示す（１＋２Ｄ）処理回路によって隣々接のサンプルを加算することによっても同様の効果が得られる。
【００４７】
また、上述の実施例においては、ＬＰＦ１４１としてはアナログ回路を用いているが、例えばアップダウンカウンタなどを利用してデジタル回路で構成し、図１におけるデジタル信号処理ＬＳＩ内にて積分動作を行う構成とすることも可能で、この場合には上記積分によるデジタル積分値をＤ／Ａ変換器やＰＷＭ回路などを介してアナログ化してフィードバックすることによって実現できる。
【００４８】
以上説明したように、本実施例によれば、アナログ信号中に含まれる特定周波数成分を極めて回路規模の小さな回路にてデジタル的に検出できるようになった。
【図面の簡単な説明】
【００４９】
【図１】本発明の一実施例としてのデジタル信号処理回路の構成を示す図である。
【図２】図１の装置における位相・振幅検出回路の具体的な構成例を示すブロック図である。
【図３】図２に示す位相・振幅検出回路の動作を説明するための図である。
【図４】入力されたアナログ信号と該アナログ信号をデジタルデータに変換した場合における振幅レンジと、更にそのレンジ内の発生頻度を示すヒストグラムとを示す図である。
【図５】図１のデジタル信号処理装置をデジタルディスク再生装置に適用した場合の構成を示すブロック図である。
【図６】図１の装置に適用できる、複数のサンプルを加算する処理回路の構成例を示す図である。
【図７】図１の装置におけるローパスフィルタの具体的な構成例を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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