(57)【要約】【課題】  スリップの発生を抑えた高抵抗な半導体ウェハを提供する。【解決手段】  半導体ウェハ１４が、外縁部に設けられる低抵抗領域１４Ｂと、外縁部の内側に設けられ固溶酸素量が低抵抗領域１４Ｂの固溶酸素量より低い高抵抗領域１４Ａとを有する。【選択図】図４
2005064524.tif 000002
【特許請求の範囲】
【請求項１】
外縁部に設けられる低抵抗領域と、
前記外縁部の内側に設けられ、固溶酸素量が前記低抵抗領域の固溶酸素量より低い高抵抗領域とを有することを特徴とする半導体ウェハ。
【請求項２】
前記低抵抗領域は、前記半導体ウェハの外周端から１ｍｍ幅以上の領域であることを特徴とする請求項１に記載の半導体ウェハ。
【請求項３】
前記低抵抗領域の固溶酸素量は１×１０１８ａｔｏｍｓ／ｃｍ３以上であり、前記高抵抗領域の固溶酸素量は８．１×１０１７ａｔｏｍｓ／ｃｍ３以下であり、前記高抵抗領域の比抵抗は２５０Ωｃｍ以上であることを特徴とする請求項１または請求項２に記載の半導体ウェハ。
【請求項４】
シリコン単結晶のインゴットをＭＣＺ法、ＣＺ法、ＦＺ法のいずれかを用いて作製することと、
前記インゴットから作製したウェハの外縁部のみで固溶酸素量が増加するように調整することとを有することを特徴とする半導体ウェハの製造方法。
【請求項５】
前記固溶酸素量が増加するようにする調整では、前記外縁部に酸素をイオン注入することを特徴とする請求項４に記載の半導体ウェハの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウェハとその製造方法に関する。
【背景技術】
【０００２】
近年、携帯端末等の普及に伴い、軽量小型や低コスト化の要求から、従来は別々のチップで構成されていたアナログ回路とデジタル回路を同一チップ上に搭載した部品の開発が進められている。
【０００３】
しかし、デジタル回路とアナログ回路を同一チップ上に形成すると、デジタル回路から発生するノイズが基板やウェルを介してアナログ回路に進入し、良好なアナログ動作を阻害する場合がある。
【０００４】
図１０（ａ）〜図１０（ｃ）は、従来のデジタル回路とアナログ回路を混載した半導体装置の構造例を概略的に示す装置断面図である。また、図１１（ａ）〜図１１（ｃ）は、各構造におけるデジタル回路からアナログ回路への進入ノイズの大きさをシミュレーションより求めたグラフである。横軸はデジタル回路で発生するノイズ周波数、縦軸は進入ノイズの大きさを示す。
【０００５】
図１０（ａ）は、ｐ型の基板５１０中に形成された同一のｎウェル５２０中にデジタル回路５３０とアナログ回路５４０をともに形成する従来の構造を示す（以下、この構造を同一ウェル構造と呼ぶ）。また、同図にはデジタル回路５３０とアナログ回路５４０の間にガードリング５５０も付加した構造を示している。
【０００６】
ここでいうガードリングとは、デジタル回路から漏れるノイズを吸収するように、デジタル回路５３０とアナログ回路５４０との間に設けられた高濃度不純物拡散領域である。壁状あるいはデジタル回路を囲むようリング状に形成される。
【０００７】
図１１（ａ）に示すように、同一ウェル構造のみの場合では、ノイズ周波数にかかわらず、デジタル回路５３０からアナログ回路５４０へのノイズの進入は極めて大きい。ガードリング５５０を備えた場合は、多少改善されるものの依然としてアナログ回路への進入ノイズは大きい。
【０００８】
図１０（ｂ）は、ｐ型の半導体基板５１２中にｎウェル５２２およびｎウェル５６２をそれぞれ独立に形成し、デジタル回路５３２をｎウェル５２２内に、アナログ回路５４２をｎウェル５６２内にそれぞれ形成したものである。特にアナログ回路形成領域では、ｎウェル５６２内にさらにｐウェル５７２を形成し、ここにアナログ回路５４２を形成している。このように、アナログ回路形成領域に、ｐ型基板５１２／ｎウェル５６２／ｐウェル５７２からなる三重構造を備えたものをここではトリプルウェル構造と呼ぶ。なお、この構造でガードリング５５２を形成する場合は、同図に示すように、デジタル回路５３２とアナログ回路５４２の間のｎウェル５２２内に形成される。
【０００９】
なお、従来の半導体基板５１２は、プロセス上の取り扱いが容易等の理由により専ら比抵抗約１Ω・ｃｍ程度の比較的低抵抗な基板が用いられている。
【００１０】
図１１（ｂ）に示すように、トリプルウェル構造では、ノイズ周波数が１００Ｍ（１０８）Ｈｚ以下に対しては、ガードリングなしでも進入ノイズレベルを−６０（ｄＢ）以下に抑制することができる。ガードリング５５２を備えれば、全体的な進入ノイズレベルをさらに下げることができる。しかし、ノイズ周波数が１Ｇ（１０９）Ｈｚを超えると、ガードリング５５２を備えても進入ノイズは無視できなくなる。
【００１１】
図１０（ｃ）は、ＳＯＩ基板を用いた構造を示す。ＳＯＩ基板とは、酸化層５１６を挟んで上層、下層（５１４）に半導体層を備えた基板である。ＳＯＩ基板を用いる場合は、例えば、上層の半導体層中にｐ型半導体領域５７４を挟んでｎウェル層５２４、５６４を形成し、それぞれのウェル内にデジタル回路５３４とアナログ回路５４４を形成している。
【００１２】
図１１（ｃ）に示すように、ＳＯＩ基板を用いた場合は、ガードリングを用いた構造において、ノイズを吸い上げる効果が顕著になり、アナログ回路５４４へのノイズの進入を防ぐ効果が大きくなる。
【００１３】
図１０（ｂ）に示すトリプルウェル構造におけるアナログ回路５４２へのノイズ進入経路を考える場合、デジタル回路５３２の横からｎウェル５２２の表面層を通って進入するものと、デジタル回路５３２の下層の半導体基板５１２を通ってアナログ回路に達するものがあるが、ガードリング５５２は、横から漏れるノイズに対しては高い吸い上げ効果を示すものの、下層の半導体基板５１２を通って漏れるノイズに対しては吸い上げ効果は殆ど期待できない。これに対し、図１０（ｃ）に示すＳＯＩ基板構造では、ｎウェル５２４の下層がＳｉＯ２層５１６であるため、下層に抜けるノイズはここで阻止される。よって、アナログ回路５４４への主なノイズの進入経路は、ウェル中の表面層を横方向に抜けるものであるため、ガードリング５５４による吸い上げ効果が顕著となるものと考えられる。
【００１４】
上述するように、従来の半導体装置構造では、ＳＯＩ基板とガードリングとの組み合わせが、デジタル回路で発生したノイズのアナログ回路への進入を最も効果的に阻止するものと考えられている。しかし、ＳＯＩ基板を用いる場合でも、より高周波数のノイズに対して効果的にアナログ回路へのノイズの進入を阻止しうる構造が求められている。
【００１５】
その一方で、ＳＯＩ基板については、一般に通常の半導体基板より基板コストが高いことや、基板の中間層である酸化層５１６の熱伝導率が悪いため、動作中の素子に発生する熱を効率良く逃がすことができないこと、あるいは、ホットキャリヤが発生した場合に、これを構造上逃がすことができないためトランジスタ特性が不安定になること等の使用上の問題も指摘されている。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
発明者らは、本発明において、高抵抗半導体基板を使用することにより、デジタル回路からアナログ回路へのノイズの進入を抑制し、アナログ回路中のインダクタ素子の性能を向上させている。
【００１７】
このような高抵抗半導体基板では、基板中の酸素濃度が低く、従来の基板に較べ機械的強度は弱い。例えば、半導体装置の製造工程、特に高抵抗半導体基板の熱処理時等において、半導体基板はウェハの周縁部の三点で支持ピンにより保持されることになるが、この支持ピンの接触点には局所的な熱的ストレスもしくは機械的ストレスが加わるため、ウェハの支持ピンの接触点近傍に、スリップが生じることがある。
【００１８】
本発明の目的は、スリップの発生を抑えた高抵抗な半導体ウェハを提供することにある。
【００１９】
また、本発明の目的は、スリップの発生を抑えた高抵抗な半導体ウェハの製造方法を提供することにある。
【課題を解決するための手段】
【００２０】
上記問題点を解決するための本発明の第１の特徴は、外縁部に設けられる低抵抗領域と、外縁部の内側に設けられ固溶酸素量が低抵抗領域の固溶酸素量より低い高抵抗領域とを有する半導体ウェハにある。
【００２１】
また、本発明の第２の特徴は、シリコン単結晶のインゴットをＭＣＺ法、ＣＺ法、ＦＺ法のいずれかを用いて作製することと、インゴットから作製したウェハの外縁部のみで固溶酸素量が増加するように調整することとを有する半導体ウェハの製造方法にある。
【発明の効果】
【００２２】
本発明によれば、スリップの発生を抑えた高抵抗な半導体ウェハを提供できる。
【００２３】
また、本発明によれば、スリップの発生を抑えた高抵抗な半導体ウェハの製造方法を提供できる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００２５】
（第１の実施の形態）
第１の実施の形態にかかる半導体装置の基本的な構成は、従来のトリプルウェル構造と共通するが、従来の構成と異なるのは、半導体基板として高抵抗基板を用いている点である。
【００２６】
この特徴によれば、半導体基板抵抗が十分に高いため、第１ウェル内に形成されたデジタル回路で発生するノイズは、第１ウェル周囲の高抵抗半導体基板により第２ウェル内に形成されたのアナログ回路への進入を阻止できる。
【００２７】
半導体基板は、ＭＣＺ法、ＣＺ法、ＦＺ法のいずれかを用いて作製されたものでよい。また、固溶酸素量が１×１０１８ａｔｏｍｓ／ｃｍ３以下であってもよい。
【００２８】
第１ウェルと第２ウェルとの間隔（ｗ）が、少なくとも０．５μｍ以上離れていてもよい。第１ウェルと第２ウェル間の間隔の距離に応じて両ウェル間の抵抗が増大し、アナログ回路へのノイズの進入をより効果的に阻止できるが、特に両ウェル間距離が０．５μｍ以上になれば、良好なノイズ進入阻止効果を得ることができる。
【００２９】
また、上記特徴を有する半導体装置において、第２ウェル内の表面層に第１導電型の第３ウェルを有し、アナログ回路を第３ウェル内に形成してもよい。
【００３０】
この場合は、高抵抗半導体基板によるノイズ進入阻止効果に加えて、第２ウェルと第３ウェル間のＰＮ接合抵抗によるノイズ進入阻止効果を得ることができる。
【００３１】
以下、第１の実施の形態にかかる半導体装置についてより詳細に説明する。
【００３２】
図１（ａ）、図１（ｂ）は、第１の実施の形態にかかるデジタル回路とアナログ回路混載半導体装置の構造を示す装置平面図と装置断面図である。同図に示すように、ｐ型の高抵抗基板１０中のデジタル回路形成領域にｎウェル２０、アナログ回路形成領域にｎウェル４０をそれぞれ独立に形成している。アナログ回路形成領域では、ｎウェル４０内にさらにｐウェル５０を形成し、このｐウェル内にアナログ回路６０を形成している。一方デジタル回路形成領域では、ｎウェル２０内にデジタル回路３０を形成している。各回路は、ＭＯＳトランジスタやバイポーラトランジスタ等に代表される能動素子を含む回路である。
【００３３】
なお、各ウェルのサイズは、例えばｎウェル２０およびｎウェル４０の深さが約１．５μｍである。またｎウェル２０とｎウェル４０間の距離ｗが例えば約０．５μｍである。
【００３４】
高抵抗基板１０は、例えばｐウェル５０が０．２５Ω・ｃｍ、ｎウェル２０とｎウェル４０が０．０６５Ω・ｃｍである場合、これらのウェルの１０００倍以上の比抵抗、好ましくはｐウェルの１０００倍以上の比抵抗を持つ高抵抗基板であることが好ましい。例えば比抵抗２５０Ω・ｃｍ以上の高抵抗基板を用いることが好ましい。なお、この比抵抗値は、固溶酸素量の値としては約８．１×１０１７ａｔｏｍｓ／ｃｍ３以下に相当する。
【００３５】
不純物として基板中に含有される酸素は、ドーパントとして寄与するため、基板を高抵抗にするためには、基板中固溶酸素量を少なくする必要がある。しかし、基板中に含有される酸素に起因する格子欠陥は、プロセス中に基板にかかる種々のストレスをうまく吸収し、基板の機械的強度を上げるものでもある。よって、固溶酸素量は、機械的強度が脆弱になりすぎない程度に存在していることが好ましい。
【００３６】
上述するような、固溶酸素量が低濃度の基板は、ＣＺ法（Czochralski法）、ＦＺ法（Floating zone法）および融液に磁場を印加して融液の対流を抑制することで結晶中の酸素濃度を抑制するＭＣＺ法（Magnetic field applied CZ法）を用いて作製することができる。
【００３７】
従来のトリプルウェル構造が、主にＰＮ接合抵抗のみでデジタル回路で発生したノイズのアナログ回路への進入を抑制していたのに対し、このように高抵抗基板１０を使用すると、ｎウェル２０とｎウェル４０の間に入る半導体基板１０そのものの抵抗によってもアナログ回路へのノイズの進入を阻止できる。
【００３８】
図２（ａ）は、第１の実施の形態にかかる高抵抗基板を用いたトリプルウェル構造の、進入ノイズレベルをシミュレーションにより求め、従来の構造のものと比較したグラフである。
【００３９】
同図に示すように、ノイズ周波数１ＧＨｚに対しては、進入ノイズの低減効果はみられないものの、ノイズ周波数１００ＭＨｚに対しては、従来の同一ウェル構造やトリプルウェル構造に比較し、大幅に進入ノイズのレベルが下がり、ＳＯＩ基板を用いた場合とほぼ同じレベルの性能を得ることができる。
【００４０】
図２（ｂ）は、デジタル回路形成領域のｎウェル２０とアナログ回路形成領域のｎウェル４０との距離ｗとデジタル回路からアナログ回路への進入ノイズのレベルの関係をシミュレーションにより求めたグラフである。両ウェル間の距離ｗが広がる程、高抵抗となりノイズの進入阻止効果が高まるが、ノイズ周波数１００ＭＨｚに対しては、両ウェル間の距離ｗを０．５μｍ以上離すと進入ノイズレベルを−１００ｄＢ以下の良好な値とすることができる。
【００４１】
ところで、一般的な高周波アナログ回路には、薄膜インダクタ素子が形成されている。この薄膜インダクタ素子は、導体の周回パターンを有するものであるが、この周回パターンによりうず電流が生じるため、これに起因する誘導電流が半導体基板中に発生する。従来の半導体基板を使用する場合は、基板中に生じるこの誘導電流によって、薄膜インダクタ素子のＱ値が劣化するという問題があった。
【００４２】
しかし、第１の実施の形態に係る高抵抗基板を使用する場合は、半導体基板の抵抗が高いため、誘導電流の値を低減できる。従って、インダクタ素子のＱ値の劣化を抑制することが可能になる。
【００４３】
図３は、１μｍ幅のＡｌ線周回パターンを持つインダクタ素子の周波数とＱ値との関係を示すグラフである。同グラフに示すように、従来の比抵抗値１Ωｃｍの半導体基板を使用したものに比較し、第１の実施の形態に係る比抵抗値１０００Ωｃｍの半導体基板を使用した場合は、特に高周波数領域において、高いＱ値を得ることができる。
【００４４】
このように、第１の実施の形態に係る高抵抗基板の使用は、デジタル回路からアナログ回路へのノイズの進入を抑制するだけでなく、アナログ回路中のインダクタ素子の性能を向上させる効果ももたらす。
【００４５】
ところで、既に説明したように、このような高抵抗半導体基板では、基板中の酸素濃度が低く、従来の基板に較べ機械的強度は弱い。例えば、半導体装置の製造工程、特に高抵抗半導体基板の熱処理時等において、半導体基板はウェハの周縁部の三点で支持ピンにより保持されることになるが、この支持ピンの接触点には局所的な熱的ストレスもしくは機械的ストレスが加わるため、図４（ａ）に示すように、ウェハ１３の支持ピンの接触点Ａ１〜Ａ３近傍に、スリップが生じることがある。
【００４６】
そこで、図４（ｂ）に示すように、好ましくは、支持ピンの接触位置となる外縁部のみを低抵抗領域１４Ｂとし、その内側に高抵抗領域１４Ａを有する半導体ウェハ１４を使用する。即ち、支持ピン等により局所的なストレスがかかる領域のみの酸素濃度を上げてウェハ１４の機械的強度を上げる。こうすることにより、上述する高抵抗基板の長所を維持したまま、スリップ等の結晶欠陥の発生を抑制できる。例えば低抵抗領域１４Ｂは、基板外周端から１ｍｍ幅以上程度の領域とすればよい。また、低抵抗領域１４Ｂの酸素濃度は、少なくとも１×１０１８ａｔｏｍｓ／ｃｍ３ 以上とすることが望ましい。このような酸素濃度の調整は、例えば酸素イオンを基板外縁部のみに選択的にイオン注入することによって容易に得ることができる。
【００４７】
（第２の実施の形態）
第２の実施の形態に係る半導体装置は、第１の実施の形態に係る構造もしくはＳＯＩ構造において、深いガードリングを備えたことを特徴にする。
【００４８】
ガードリングは、第１の実施の形態に係る構造を有する半導体装置において、デジタル回路と第２ウェルの間であって、第１ウェルの内側領域もしくは第１ウェルと第２ウェルの間に形成される。
【００４９】
この構造では、第１ウェルから高抵抗な下層の基板を介して第２ウェル内のアナログ回路に進入するノイズより第１ウェルから第２ウェルへ横方向に漏れるノイズの方が主な進入ノイズになるため、この進入経路の途中に設けたガードリングにより、ノイズは効果的に吸い上げられ、アナログ回路への進入ノイズを阻止できる。
【００５０】
なお、ガードリング底部と第１ウェルの底部との距離（ｔ）を少なくとも０．８μｍ以下としてもよい。第１ウェルの底部とガードリング底部との距離を短くするような深いガードリングを形成することにより、第１ウェルの横方向から漏れるノイズを広い範囲で捉え、効果的にアナログ回路へのノイズの進入を抑制できる。
【００５１】
また、ＳＯＩ基板構造において、深いガードリングは効果的である。第１ウェルと第２ウェルの下層が絶縁層になるので、デジタル回路で発生するノイズは、各ウェルの下層を通ってアナログ回路に進入しにくい。よって、漏れノイズの進入経路は主に横方向に流れることとなるため、この進入経路の途中に設けられるガードリングにより、効果的にノイズの進入を阻止できる。また、浅いガードリングではなく、十分に深いガードリングを形成することにより、漏れたノイズを広い範囲で吸い上げることができるため、アナログ回路へのノイズの進入をさらに効果的に阻止することができる。
【００５２】
以下、図面を参照しながら、具体的に第２の実施の形態について説明する。
【００５３】
図５（ａ）〜図５（ｃ）は、第２の実施の形態にかかる半導体装置構造を示す装置平面図と装置断面図である。
【００５４】
第２の実施の形態にかかる半導体装置は、第１の実施の形態にかかる構造にガードリングを付加した構造である。即ち、第１の実施の形態にかかる構造において、ｎウェル２０中のデジタル回路３０の横にアナログ回路６０へのノイズの進入経路を塞ぐように、導電性のガードリング７０の壁を設けている。
【００５５】
従来のガードリングと異なる点は、ガードリングの深さである。従来のガードリングが、主にソース／ドレイン領域の形成工程と同時に形成されるものであったため、ソース／ドレインと同程度の０．２μｍ程度の深さに止まっていたのに対し、第２の実施の形態では、従来より深いガードリングを形成している点である。
【００５６】
なお、このガードリング７０は、デジタル回路で発生するノイズを吸収し、アナログ回路への進入を抑えるものである。回路の周囲をリング状に囲む構造は必ずしも必要でなく、少なくともデジタル回路とアナログ回路間に壁状に形成されていればよい。
【００５７】
図６は、ガードリング７０の底部からｎウェル２０の底部までの距離をｔとし、この距離ｔに対するアナログ回路への進入ノイズレベルをシミュレーションより求めたものである。第１の実施の形態にかかるガードリングを有さない構造と比較し、高いノイズ周波数である１ＧＨｚに対して、同図に示すように、距離ｔを１．２μｍ未満とすることで進入ノイズの低減効果が確認できる。特に距離ｔを０．８μｍ以下とする場合は、進入ノイズを−１００ｄＢより小さくできることがわかる。
【００５８】
図５（ｄ）は、ＳＯＩ基板構造に同様なガードリングを設けた構造を示すものである。
【００５９】
図６には、合わせて、ＳＯＩ基板構造に同様なガードリングを設けた場合の進入ノイズのレベルも示している。図５（ｄ）において、ガードリング７０の距離ｔは、Ｎウェル層２０の底部となる絶縁層１０Ａ表面とガードリング７０底部の距離に相当する。シミュレーション上の進入ノイズレベルは、上述する高抵抗基板を用いたトリプルウェル構造のものと同一の値を示す。
【００６０】
半導体基板が高抵抗な場合は、ＳＯＩ基板を用いた場合と同様に、デジタル回路で発生するノイズが、抵抗の高い下層の基板に流れるより抵抗の低いウェル層を流れやすい。基板表面層を流れるノイズは、ガードリングで捉えられる確率が増す結果、ガードリングによるノイズの吸い上げがより効果的に機能することとなる。
【００６１】
このように、高抵抗基板を用いた場合もＳＯＩ基板を用いた場合も、ガードリングの深さを深くすることでアナログ領域へのノイズの進入を大幅に低減できることが分かる。ガードリングが十分深ければ、従来ガードリングの下を潜ってアナログ領域に抜けていたノイズも含めて広い範囲でデジタル回路から発生するノイズを捉えることができるからである。従来のガードリングの深さが０．２μｍ程度であるのに対し、例えば、第２の実施の形態にかかるガードリング７０自身の深さは約０．７μｍとなる。即ち、このときのｎウエルの深さは１．５μｍであるから、ガードリングの深さは、ｎウエルの深さの７／１５以上の深さを有することが望ましいということもできる。
【００６２】
なお、ガードリング７０の位置は、図５（ｂ）に示すように、ｎウェル２０の内側とは限らず、図５（ｃ）に示すように、ｎウェル２０の領域から一部はみ出していてもかまわない。少なくともアナログ回路形成領域のｎウェル４０に接しなければ、ｎウェル２０とｎウェル４０の間にあってもかまわない。
【００６３】
図７は、第１、第２の実施の形態にかかる構造をＣＭＯＳ回路に応用した例を示す装置断面図である。同図に示すように、アナログ回路形成領域およびデジタル回路形成領域それぞれに、ＣＭＯＳトランジスタを形成している。このため、高抵抗基板１１中に形成されるデジタル回路形成領域のｎウェル２１には、さらにその内側にｐウェル３１が形成され、ｐウェル３１の表面層にｎ型のソース／ドレイン領域３３とゲート酸化膜を介して形成されるゲート電極３２からなるＮＭＯＳトランジスタを形成している。また、ｐウェル３１の外側のｎウェル２１の表面層には、ｐ型のソース／ドレイン領域３５とゲート酸化膜を介して形成されるゲート電極３４からなるＰＭＯＳトランジスタを形成している。
【００６４】
一方、アナログ回路形成領域では、高抵抗基板１１中にｎウェル４１を形成し、さらにｎウェル４１中にｐウェル５１を形成し、ｎウェル４１の表面層にｐ型のソース／ドレイン領域６３とゲート酸化膜を介して形成されるゲート電極６１からなるＰＭＯＳトランジスタを形成している。また、ｐウェル５１の表面層にはｎ型のソース／ドレイン領域６４とゲート酸化膜を介して形成されるゲート電極６２からなるＮＭＯＳトランジスタを形成している。
【００６５】
なお、各トランジスタ領域は、通常ＬＯＣＯＳやあるいは同図に示すような素子分離用の埋め込み酸化膜９１〜９８により形成領域が画定されている。
【００６６】
この構造においては、ｎウェル２１内のアナログ回路形成領域に近接する位置にガードリング７１を備える他、ｐウェル３１内のＮＭＯＳの横にガードリング８１を備えている。このように、備えるガードリングの数は１つに限らず複数設けることができる。
【００６７】
なお、例えばｎウェル２１、ｎウェル４１の深さは２．１μｍ、ｐウェル３１およびｐウェル５１の深さは１．５μｍとする場合、各ウェルでの底部から各ガードリングの底部までの距離が０．８μｍ以下となるように、ガードリング７１の深さは約１．３μｍ以上、ガードリング８１の深さは０．７μｍ以上とする。
【００６８】
（第３の実施の形態）
第３の実施の形態は、ガードリングの構造およびその製造方法に関する。
【００６９】
ガードリングは、溝の内壁に形成された酸化層と、溝を埋めるように形成された金属層とを有するものである。この場合、溝内に埋め込まれた金属は、溝の内壁に形成された酸化層の存在により、周囲への熱拡散等を阻止できる。
【００７０】
第２の実施の形態において述べたように、デジタル回路で発生するノイズを効果的に阻止するためには、従来より深いガードリングを形成する必要がある。従来のように、トランジスタのソース／ドレイン領域を形成する際に同時にイオン注入法を用いて形成する製造方法では、ソース／ドレイン領域の深さに合わせるため深いガードリングを形成することはできない。
【００７１】
そこで、深いガードリングを形成するため、溝の底部下層に形成された不純物イオンドーピング領域を有するガードリングであってもよい。このガードリング構造は、深い注入層を作らなくても実質的に深いガードリングを比較的容易に得られるため、プロセス上のメリットが大きい。
【００７２】
さらに、溝の内壁に金属シリサイド層を形成すれば、ノイズの吸い上げ効果の高い低抵抗なガードリングを形成できる。
【００７３】
以下、具体的に第３の実施の形態について説明する。
【００７４】
図８（ａ）〜図８（ｃ）は、第３の実施の形態に係るガードリングの構造を示す半導体装置の部分断面図である。ここでは、便宜的に、デジタル回路形成領域の高抵抗基板１２とこの中に形成されるｎウェル２２、そしてこのｎウェル２２中に形成されるガードリングのみを図示している。
【００７５】
まず、図８（ａ）に示すガードリング７２は、イオン注入法を用いて高濃度のイオンドーピングを行って形成したものである。この場合は、ソース／ドレイン領域のイオン注入工程とは別個独立に高加速電圧条件でｐ型もしくはｎ型の不純物イオンを注入し、熱アニールにより活性化させる。例えば、ｎウェル２２には、同じ導電型の不純物Ｐ（燐）イオンを、ソース／ドレイン領域の形成の際に通常用いる加速電圧の倍の加速電圧９０ｋｅＶ程度で、ドーズ量４×１０１５ ／ｃｍ２の条件でイオン注入を行う。
【００７６】
図８（ｂ）に示すガードリング７３は、金属の埋め込みで構成したものである。この場合は、まず、ＲＩＥ（Reactive Ion Etching）法を用いて、基板に溝を形成し、溝の内表面を酸化し、酸化膜７４を形成する。続いてこの溝にＡｌ、Ｃｕ、Ｗ等の金属を埋め込み、その後ＣＭＰ工程により基板表面の平坦化を行えばよい。Ａｌのように周囲に拡散し易いメタルを用いる場合は、溝の内壁の酸化膜７４がメタルの拡散を抑制し、トランジスタ動作への悪影響を防止できる。なお、埋め込む金属が拡散しにくいものであれば、酸化膜７４は必ずしも必要ない。
【００７７】
図８（ｃ）に示すガードリングは、溝を形成し、溝の底部に対し、イオン注入を行い、イオン注入領域７５を形成し、さらに溝の内周囲にシリサイド層７６を形成したものである。
【００７８】
次に、図８（ｃ）に示したガードリングの製造方法について説明する。この製造方法の特徴は、基板に溝を形成する工程と、溝の底部に対し、不純物イオンを注入し、イオン注入層を形成する工程とを有することである。
【００７９】
溝形状を利用することにより、溝の深さとイオン注入層の深さを合わせた深さを実質的なガードリングの深さにできる。よって、通常のイオン注入条件で深いガードリングの形成が可能になる。
【００８０】
さらに、溝の内表面に金属膜を形成し、熱処理を行うことで金属シリサイドを形成すれば、低抵抗なガードリングを形成することが可能になる。
【００８１】
なお、溝を形成する工程は、素子分離用埋め込み酸化膜のための溝を形成する工程において、同時に行ってもよい。ガードリング内の溝の形成をプロセス上の負担なく行うことができる。
【００８２】
以下、この製造方法について具体的に説明する。
【００８３】
図９（ａ）〜図９（ｅ）は、図８（ｃ）に示すガードリングを、素子分離領域の形成工程を利用して作製する方法を示す工程図である。即ち、まず図９（ａ）に示すように、ＲＩＥ法等を用いてｐ型の高抵抗基板１１０に素子分離層用の溝１２０といっしょにガードリング用溝１２１を形成する。各溝の深さは、例えば０．３〜０．４μｍである。
【００８４】
図９（ｂ）に示すように、高抵抗基板１１０の表面層に形成した溝を埋めるように、基板表面にＳｉＯ２膜１３０を形成する。その後、図９（ｃ）に示すように、ＣＭＰ工程により基板表面を平坦化する。
【００８５】
図９（ｄ）に示すように、デジタル回路形成領域とアナログ回路形成領域に、少なくとも両ウェルの間隔を０．５μｍ以上開けてｎウェル１５０およびｎウェル１７０を形成する。さらに、各ウェル中にｐウェル１６０およびｐウェル１８０を形成する。この後、ガードリング用に形成した溝１２１内の酸化層をエッチングにより除去し、この溝１２１の周囲のレジスト膜１４０を残したまま、あるいは新たに形成したレジスト膜をイオン注入マスクとして用いて、溝１２１底部に対し、例えばＰイオンを４０ｋｅＶの条件でイオン注入を行う。こうして、図９（ｅ）に示すように、溝１２１の底部に、イオン注入層２１０を形成する。なお、アニール処理は、単独でもしくはソース／ドレイン領域形成工程と一緒に行えばよい。
【００８６】
この後さらに、溝１２１内壁を覆うように例えばＣｏやＷをスパッタ法等を用いて約１５ｎｍ形成し、さらに６００℃〜８００℃でアニールを行い、Ｓｉ基板と接する内壁部分をシリサイド化し、サリサイド層２２０を形成する。シリサイド化されていないメタルは、ウェットエッチングでエッチング除去する。このサリサイド層２２０は、シート抵抗８Ω／□程度の低抵抗領域となる。なお、アニールによるシリサイドを省略して、溝１２１の内壁を金属層で覆うようにしてもよい。
【００８７】
このように、ガードリングの形成に際し、まず溝を形成し、溝１２１の底部に対しイオン注入する方法を用いれば、予め溝の深さを確保できるため、深いガードリングを比較的容易に形成できる。例えば、溝の深さが０．４μｍの場合、イオン注入層そのものの深さは０．３μｍに過ぎなくても、ガードリングとしては０．７μｍの深いものとなる。
【００８８】
なお、上述するガードリングの構造および製造方法は、ＳＯＩ基板に深いガードリングを作製する場合にもほぼそのまま応用できる。
【００８９】
以上、第１から第３の実施の形態に沿って、本発明の半導体装置について説明したが、本発明は上述する実施の形態に限定されるものではない。例えば、アナログ回路およびデジタル回路に形成される素子はＣＭＯＳトランジスタに限らない。バイポーラトランジスタやその他の種々のデバイスを形成してよい。また、上述した各半導体領域の導電型は、ｐ型とｎ型で反転させた構造を用いてもよい。
【図面の簡単な説明】
【００９０】
【図１】第１の実施の形態にかかる半導体装置の構造を示す平面図および断面図である。
【図２】第１の実施の形態にかかる半導体装置の構造におけるアナログ回路への進入ノイズのレベルを従来構造と比較したグラフおよびアナログ回路形成領域とデジタル回路形成領域それぞれに形成するウェル間距離ｗと進入ノイズとの関係を示すグラフである。
【図３】第１の実施の形態に係る高抵抗半導体基板に形成されたインダクタ素子の周波数とＱ値との関係を従来の半導体基板を使用した場合と比較したグラフである。
【図４】第１の実施の形態に係る高抵抗半導体基板に発生したスリップの例を示す平面図とこのスリップの発生を抑制するため、外周縁部に低抵抗領域を形成したウェハを示す平面図である。
【図５】第２の実施の形態にかかる各半導体装置の構造を示す平面図および断面図である。
【図６】第２の実施の形態にかかる半導体装置の構造におけるウェル底部からガードリング底部の距離ｔと進入ノイズとの関係を示すグラフである。
【図７】第１および第２の実施の形態にかかる半導体装置の構造を用いたＣＭＯＳ回路の構成例を示す装置断面図である。
【図８】第３の実施の形態にかかる各種ガードリング構造を示す部分的装置断面図である。
【図９】第３の実施の形態にかかる埋め込み素子分離形成工程を利用したガードリングの製造方法を示す工程図である。
【図１０】従来の半導体装置の各構造を示す装置断面図である。
【図１１】従来の半導体装置の各構造に対する進入ノイズの大きさを示すグラフである。
【符号の説明】
【００９１】
１０、１１、１２    高抵抗基板
２０、２１、２２、４０、４１、１５０、１７０    ｎウェル
３０    デジタル回路領域
３１、５０、５１、１６０、１８０    ｐウェル
６０    アナログ回路領域
７０    ガードリング
７２    イオン注入領域
７３    メタル
７４    酸化膜
７５    イオン注入領域
７６    シリサイド層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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