(57)【要約】【課題】コンタクト及びビアを大規模且つ短時間で評価可能であり、１つのコンタクト又はビアの抵抗変化を数十Ω程度まで検出可能で且つ不良コンタクトの場所の特定が可能であり、さらに充分なストレス電流を印加できるようにする。【解決手段】各ユニット回路１０において、スイッチングトランジスタ１のゲートは、２入力ＮＡＮＤゲート３の出力端子とインバータ４を介して接続され、抵抗素子２の他方の端子はロウ電源線１２と接続されている。２入力ＮＡＮＤゲート３の一方の入力端子はカラムアドレス信号線１３と接続され、その他方の入力端子はロウアドレス信号線１４と接続されている。抵抗素子１は、半導体ウエハ上に形成された下層配線１ａと、互いに隣接する下層配線１ａ同士の上方を跨ぐように形成された上層配線１ｂと、下層配線１ａ及び上層配線１ｂを電気的に接続するビア１ｃとから構成されている。【選択図】        図１
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【特許請求の範囲】
【請求項１】
基板上に形成され、基板面に対して垂直な方向に設けられた電気的接続手段の電気特性を評価する半導体装置の評価装置であって、
ゲートが信号線と接続され、ソース及びドレインのうちの一方が第１の配線と接続されたスイッチングトランジスタと、
一の端子が前記スイッチングトランジスタのソース及びドレインのうちの他方と接続され、他の端子が第２の配線と接続された第１の抵抗素子とを備え、
前記第１の抵抗素子は、少なくとも１つの前記電気的接続手段を含むことを特徴とする半導体装置の評価装置。
【請求項２】
前記スイッチングトランジスタと前記第１の配線との間に接続された第２の抵抗素子をさらに備えていることを特徴とする請求項１に記載の半導体装置の評価装置。
【請求項３】
電源端子と接地端子との間に直列に接続されると共にその接続ノードが前記第１の配線と接続され、導電型が互いに異なる１対のトランジスタからなる第１の回路と、
電源端子と接地端子との間に直列に接続されると共にその接続ノードが前記第２の配線と接続され、導電型が互いに異なる１対のトランジスタからなる第２の回路とをさらに備え、
前記第１の配線は、第１の電圧検知器を介して第１の出力端子と接続されていることを特徴とする請求項１又は２に記載の半導体装置の評価装置。
【請求項４】
前記第２の配線は、第２の電圧検知器を介して第２の出力端子と接続されていることを特徴とする請求項３に記載の半導体装置の評価装置。
【請求項５】
前記信号線には、電源電圧と前記スイッチングトランジスタの閾値電圧との和と同等かそれよりも高い電圧が印加されることを特徴とする請求項３に記載の半導体装置の評価装置。
【請求項６】
基板上に形成され、基板面に対して垂直な方向に設けられた電気的接続手段の電気特性を評価する半導体装置の評価装置であって、
それぞれがマトリックス状に配置されており、ゲートがＮＡＮＤ回路の出力端子と接続され、ソース及びドレインのうちの一方が第１の配線と接続されたスイッチングトランジスタと、一の端子が前記スイッチングトランジスタのソース及びドレインのうちの他方と接続され、他の端子が第２の配線と接続された第１の抵抗素子とを含む複数のユニット回路を備え、
前記第１の抵抗素子は、少なくとも１つの前記電気的接続手段を含み、
前記複数のユニット回路のうち同一の行に属するユニット回路に含まれる前記第１の抵抗素子と接続された前記第２の配線は１本の行方向配線であり、
前記同一の行に属するユニット回路に含まれる前記ＮＡＮＤ回路の一の入力端子は行アドレス制御部と接続され、
前記複数のユニット回路のうち同一の列に属するユニット回路に含まれる前記スイッチングトランジスタと接続された前記第１の配線は１本の列方向配線であり、
前記同一の列に属するユニット回路に含まれる前記ＮＡＮＤ回路の他の入力端子は列アドレス制御部と接続されていることを特徴とする半導体装置の評価装置。
【請求項７】
基板上に形成され、基板面に対して垂直な方向に設けられた電気的接続手段の電気特性を評価する半導体装置の評価装置であって、
それぞれがマトリックス状に配置されており、ゲートがＮＡＮＤ回路の出力端子と接続され、ソース及びドレインのうちの一方が第１の配線と接続された複数のスイッチングトランジスタと、一の端子が前記各スイッチングトランジスタのソース及びドレインのうちの他方と接続され、他の端子が第２の配線と接続された複数の第１の抵抗素子とを含む複数のユニット回路を備え、
前記各第１の抵抗素子は、少なくとも１つの前記電気的接続手段を含み、
前記複数のユニット回路のうち同一の行に属するユニット回路に含まれる前記複数の第１の抵抗素子と接続された前記第２の配線は１本の行方向配線であり、
前記同一の行に属するユニット回路に含まれる前記ＮＡＮＤ回路の一の入力端子は行アドレス制御部と接続され、
前記複数のユニット回路のうち同一の列に属するユニット回路に含まれる前記複数のスイッチングトランジスタと接続された前記各第１の配線は列方向配線であり、
前記同一の列に属するユニット回路に含まれる前記ＮＡＮＤ回路の他の入力端子は列アドレス制御部と接続されていることを特徴とする半導体装置の評価装置。
【請求項８】
それぞれが、電源端子と接地端子との間に直列に接続されると共にその接続ノードが前記各列方向配線と接続され、導電型が互いに異なる１対のトランジスタからなる複数の第１の回路と、
それぞれが、電源端子と接地端子との間に直列に接続されると共にその接続ノードが前記各行方向配線と接続され、導電型が互いに異なる１対のトランジスタからなる複数の第２の回路と、
前記第１の回路における１対のトランジスタの各ゲートに制御信号を出力する列ドライバ制御部と、
前記第２の回路における１対のトランジスタの各ゲートに制御信号を出力する行ドライバ制御部とをさらに備え、
前記各列方向配線は、それぞれ電圧検知器を介して出力端子と接続されていることを特徴とする請求項６又は７に記載の半導体装置の評価装置。
【請求項９】
前記各スイッチングトランジスタと前記各第１の配線との間に接続された複数の第２の抵抗素子をさらに備えていることを特徴とする請求項６〜８のうちのいずれか１項に記載の半導体装置の評価装置。
【請求項１０】
前記第１の抵抗素子又は第２の抵抗素子は、互いに隣接するユニット回路同士に跨るように配置されていることを特徴とする請求項９に記載の半導体装置の評価装置。
【請求項１１】
前記行アドレス制御部、列アドレス制御部、行ドライ制御部及び列ドライバ制御部に制御信号をそれぞれ出力する自励発振回路をさらに備えていることを特徴とする請求項８に記載の半導体装置の評価装置。
【請求項１２】
前記複数のユニット回路のうち、特定のユニット回路を選択して駆動可能とする少なくとも１つのヒューズ素子をさらに備えていることを特徴とする請求項６又は８に記載の半導体装置の評価装置。
【請求項１３】
前記複数のユニット回路のうち、マトリックスの対角線上に位置するユニット回路に含まれるスイッチングトランジスタは、電流が流れないことを特徴とする請求項６又は８に記載の半導体装置の評価装置。
【請求項１４】
前記基板は半導体からなり、
前記第１の抵抗素子は、前記基板に形成された活性層により形成されていることを特徴とする請求項１に記載の半導体装置の評価装置。
【請求項１５】
前記基板は半導体からなり、
前記第１の抵抗素子は、前記基板に形成されたＭＩＳ型トランジスタにより形成されていることを特徴とする請求項１に記載の半導体装置の評価装置。
【請求項１６】
前記基板は半導体からなり、
前記第１の抵抗素子又は第２の抵抗素子は、前記基板に形成された活性層であることを特徴とする請求項２に記載の半導体装置の評価装置。
【請求項１７】
前記基板は半導体からなり、
前記第１の抵抗素子及び第２の抵抗素子の少なくとも一方は、前記基板に形成されたＭＩＳ型トランジスタであることを特徴とする請求項２に記載の半導体装置の評価装置。
【請求項１８】
前記電気的接続手段は、コンタクト又はビアであることを特徴とする請求項１、６、７のうちのいずれか１項に記載の半導体装置の評価装置。
【請求項１９】
前記第１の電圧検知器は、インバータ又は差動増幅器であることを特徴とする請求項３に記載の半導体装置の評価装置。
【請求項２０】
前記第２の電圧検知器は、インバータ又は差動増幅器であることを特徴とする請求項４に記載の半導体装置の評価装置。
【請求項２１】
前記電圧検知器は、インバータ又は差動増幅器であることを特徴とする請求項８に記載の半導体装置の評価装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ウエハ上に形成された半導体装置におけるコンタクト又はビア等からなる接続部の電気的特性を評価する評価装置に関する。
【０００２】
【従来の技術】
半導体装置に用いられ、基板面に垂直な方向の電気的な導通を図るコンタクト及びビアは、重要な構成部品の１つであり、半導体プロセスの開発時はもちろん、半導体装置の量産時においてもコンタクト及びビアの特性評価は重要な評価項目の１つである。なお、一般に、活性層（拡散層）とその上方の配線とを電気的に接続する手段をコンタクトと呼び、下層配線とその上の上層配線とを電気的に接続する手段をビアと呼ぶ。
【０００３】
コンタクト及びビアの評価すべき項目は２つある。第１の項目は、初期特性としてコンタクト又はビアの抵抗値が設計値と比べて高抵抗化しているか否かの評価であり、第２の項目は信頼性評価であり、例えば、ストレス（温度、電流）加速試験を行なった後に、コンタクト又はビアの抵抗値が初期値と比較して高抵抗化しているか否かの評価である。
【０００４】
以下、従来の半導体装置の評価装置について図面を参照しながら説明する（例えば、特許文献１参照。）。
【０００５】
（第１の従来例）
図１７は第１の従来例に係る半導体装置の評価装置の模式的な平面構成を示している。
【０００６】
図１７に示すように、半導体ウエハ２００上に、例えばＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｎｔ  Ｇｒｏｕｐ）として、平面方形状のＰ型ウエル２０１が形成され、該ｐ型ウエル２０１には、互いに直列に接続された複数の抵抗素子２０２が形成されている。
【０００７】
複数の抵抗素子２０２の各端部は、Ｐ型ウエル２０１の周辺に設けられた第１のパッド２０３及び第２のパッド２０４とそれぞれ電気的に接続されている。また、Ｐ型ウエル２０１は、ウエル電位を印加する第３のパッド２０５と電気的に接続されている。
【０００８】
各抵抗素子２０２は、Ｐ型ウエル２０１に形成された複数のＮ型活性層（拡散層）２０２ａと、互いに隣接するＮ型活性層２０２ａ同士の上方を跨ぐように形成された配線層２０２ｂと、各Ｎ型活性層２０２ａ及び各配線２０２ｂを電気的に接続するコンタクト２０２ｃとから構成されている。
【０００９】
以下、前記のように構成された半導体装置の評価装置の動作について説明する。まず、各抵抗素子２０２に対してストレス電流を印加する。具体的には、半導体装置の評価装置を高温、例えば１２５℃に保った状態で、第２のパッド２０４及び第３のパッド２０５をグランドに接続し、続いて、第１のパッド２０３から第２のパッド２０４に定電流が流れるように第１のパッド２０３に電圧を印加する。
【００１０】
次に、抵抗素子２０２の抵抗値を測定する。具体的には、第２のパッド２０４及び第３のパッド２０５をグランドに接続し、続いて、第１のパッド２０３から第２のパッド２０４に定電流が流れるように第１のパッド２０３に電圧を印加する。この状態で、第１のパッド２０３と第２のパッド２０４とに発生する電圧を測定し、印加した定電流の値から第１のパッド２０３と第２のパッド２０４との間の抵抗値を算出する。
【００１１】
（第２の従来例）
図１８は第２の従来例に係る半導体装置の評価装置の模式的な平面構成を示している。
【００１２】
図１８に示すように、第２の従来例は、各抵抗素子２０２の接続端子（ノード）ごとに、第１のパッド２１１、第２のパッド２１２、第３のパッド２１３、…、最後部のパッド２１４が設けられている。また、Ｐ型ウエル２０１は、ウエル電位を印加するパッド２１５と電気的に接続されている。
【００１３】
以下、前記のように構成された半導体装置の評価装置の動作について説明する。まず、各抵抗素子２０２に対してストレス電流を印加する。すなわち、半導体装置の評価装置を例えば１２５℃程度の温度に保った状態で、最後部のパッド２１４及びウエル電位用のパッド２１５をグランドに接続する。続いて、第１のパッド２１１から最後部のパッド２１４に定電流が流れるように第１のパッド２１１に電圧を印加する。
【００１４】
次に、抵抗素子２０２の抵抗値を測定する。すなわち、最後部のパッド２１４及びウエル電位用のパッド２１５をグランドに接続し、続いて、第１のパッド２１１から第２のパッド２１２に定電流が流れるように第１のパッド２１１に電圧を印加する。この状態で、第１のパッド２１１と第２のパッド２１２とに発生する電圧を測定し、印加した定電流値から第１のパッド２１１と第２のパッド２１２との間の抵抗値を算出する。
【００１５】
同様に、第２のパッド２１２から第３のパッド２１３の方向に定電流が流れるように第２のパッド２１２に電圧を印加し、この状態で、第２のパッド２１２と第３のパッド２１３とに発生する電圧を測定し、印加した定電流値から第２のパッド２１２と第３のパッド２１３との間の抵抗値を算出する。この作業を残りのパッドに対しても順次行なう。
【００１６】
【特許文献１】
特許第２６３０２１９号公報（第２頁段落０００２−０００５、第３図及び第４図）
【００１７】
【発明が解決しようとする課題】
半導体装置の微細化に伴って、コンタクト及びビアのサイズが微細化されると共に、集積度を上げるために１つのコンタクト又はビアで異なる配線層の電気的な接続を取るレイアウトが増加しており、いわゆる１個取りのコンタクトは、１チップ当たり５００万個にも達している。
【００１８】
コンタクトの不良による不良チップの発生率を仮に１％とすると、５億個のコンタクトの中から１個の不良コンタクトを抽出してその場所を特定し、さらに評価して解析する必要がある。
【００１９】
さらには、材料の面からは、コバルトシリサイド（ＣｏＳｉ）、銅（Ｃｕ）等の新材料が採用され、構造の面からも、ＳＡＣ（Ｓｅｌｆ  Ａｌｉｇｎ  Ｃｏｎｔａｃｔ）構造及びデュアルダマシン構造等の新構造が採用されるようになったことにより、コンタクト又はビアの不良発生率が上昇すると共に、評価や解析が困難となってきている。
【００２０】
そこで、コンタクト及びビアを大規模且つ短時間で評価でき、１つのコンタクト又はビアの抵抗変化を数十Ω程度まで検出可能で且つ場所の特定が可能な評価方法が不可欠となってきている。
【００２１】
ところが、従来の半導体装置の評価装置は、高抵抗化したコンタクト又はビアの検出能力がなく、且つ充分なストレス電流を印加することができないという問題がある。ストレス電流は、コンタクト又はビアにその不良を加速して発生させるために印加し、その電流値はＭＯＳＦＥＴの充放電の電流ピーク値である２ｍＡ程度までは必要である。
【００２２】
以下、第１の従来例及び第２の従来例に係る問題点を具体的に説明する。
【００２３】
まず、図１７に示した第１の従来例に係る半導体装置の評価装置を用いて、１ウエハで製品１チップ分の１個取りコンタクトを５００万個分評価しようとすると、例えば第１のパッド２０３と第２のパッド２０４との間に１０万個のコンタクト２０２ｃを有する評価素子が１ウエハ当たり５０個だけ必要となる。コンタクト１個の抵抗値を２０Ωとすると、評価素子１個の総抵抗値は２ＭΩ（＝２０００ｋΩ）となる。１０万個のコンタクト２０２ｃのうちの１個に不具合を生じて、この不良コンタクトの抵抗値が２０ｋΩになったと仮定すると、この不良コンタクトを含む評価素子の総抵抗値は２０２０ｋΩであり、全コンタクト２０２ｃが正常である場合の２０００ｋΩと比べて高々１．０％しか増えていない。この１．０％程度の差は測定の誤差範囲であり、１個のコンタクト抵抗値が３桁だけ変化、すなわち２０Ω〜２０ｋΩだけ変化したとしても検出することが不可能であることを意味している。
【００２４】
続いて、ストレス電流に着目する。図１７に示すＮ型活性層２０２ａはＮ型の半導体層であり、Ｐ型ウエル２０１はＰ型の半導体層であり、その逆方向の耐圧は、５Ｖ程度しかない。従って、第１のパッド２０３と第２のパッド２０４との間に印加可能な上限電圧は５Ｖとなり、総抵抗値３０ＭΩからストレス電流は最大で１７０ｎＡ程度となる。この値は必要な２ｍＡに対して４桁も小さい。
【００２５】
次に、図１８に示した第２の従来例に係る半導体装置の評価装置を用いて、１ウエハで製品１チップ分の１個取りコンタクトを５００万個分評価しようとすると、例えば第１のパッド２１１と最後部のパッド２１４との間に１０万個のコンタクト２０２ｃ有する評価素子が１ウエハ当たり５０個だけ必要となる。ここで、評価素子の１個に着目する。第１のパッド２１１と最後部のパッド２１４との間に複数のパッド２１２、２１３、…、を設けて、例えば、各パッド間でコンタクト２０２ｃの１０個分（全部で２００Ω、２０Ω／コンタクト）を評価できるようにしたとする。この場合、第１のパッド２１１と最後部のパッド２１４との間には１万個のパッドが必要となる。１０個のコンタクト２０２ｃうちの１個に不具合を生じて、この不良コンタクトの抵抗値が２０ｋΩになったと仮定すると、この不良コンタクトを含む１０個のコンタクトの総抵抗値は２０１８０Ωであり、不良を高感度で容易に検出することが可能である。さらに、２ｍＡ以上のストレス電流をも容易に流すことができる。
【００２６】
しかしながら、１ウエハ当たりの評価対象素子が５０万個にもなることと、１素子の測定に３０ｍｓ（電圧の印加及び電流の測定）を要することから、１ウエハの測定時間は４時間以上にもなる。
【００２７】
このように、第２の従来例に係る半導体装置の評価装置は、比較的に小規模の集積回路を評価するのには適しており、大規模な集積回路に対する評価は現実的ではない。
【００２８】
本発明は、前記従来の問題を解決し、コンタクト又はビアを大規模且つ短時間で評価可能であり、また、１つのコンタクト又はビアの抵抗変化を数十Ω程度まで検出可能で且つ不良コンタクトの場所の特定が可能であり、さらに充分なストレス電流を印加できるようにすることを目的とする。
【００２９】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、半導体装置の評価装置を、評価対象である抵抗素子ごとにスイッチングトランジスタを設けることにより、複数の抵抗素子を選択的に導通可能とする構成とする。
【００３０】
具体的に、本発明に係る第１の半導体装置の評価装置は、基板上に形成され、基板面に対して垂直な方向に設けられた電気的接続手段の電気特性を評価する半導体装置の評価装置を対象とし、ゲートが信号線と接続され、ソース及びドレインのうちの一方が第１の配線と接続されたスイッチングトランジスタと、一の端子が前記スイッチングトランジスタのソース及びドレインのうちの他方と接続され、他の端子が第２の配線と接続された第１の抵抗素子とを備え、第１の抵抗素子は、少なくとも１つの電気的接続手段を含む。
【００３１】
第１の半導体装置の評価装置によると、基板面に対して垂直な方向に設けられた電気的接続手段を少なくとも１つ含む第１の抵抗素子に、スイッチングトランジスタが設けられているため、第１の抵抗素子を微細化し、且つ大規模に集積化したとしても、スイッチングトランジスタを選択的に導通させることにより、不良が生じた電気的接続手段の場所を短時間で特定することができる。その上、多数の電気的接続手段を直列に接続することがないため、電気的接続手段の抵抗変化を数十Ω程度まで検出可能となり、さらに、充分なストレス電流をも印加できるようになる。
【００３２】
第１の半導体装置の評価装置は、スイッチングトランジスタと第１の配線との間に接続された第２の抵抗素子をさらに備えていることが好ましい。
【００３３】
第１の半導体装置の評価装置は、電源端子と接地端子との間に直列に接続されると共にその接続ノードが第１の配線と接続され、導電型が互いに異なる１対のトランジスタからなる第１の回路と、電源端子と接地端子との間に直列に接続されると共にその接続ノードが第２の配線と接続され、導電型が互いに異なる１対のトランジスタからなる第２の回路とをさらに備え、第１の配線は、第１の電圧検知器を介して第１の出力端子と接続されていることが好ましい。
【００３４】
この場合に、第２の配線は、第２の電圧検知器を介して第２の出力端子と接続されていることが好ましい。
【００３５】
また、この場合に、信号線には、電源電圧とスイッチングトランジスタの閾値電圧との和と同等かそれよりも高い電圧が印加されることが好ましい。
【００３６】
本発明に係る第２の半導体装置の評価装置は、基板上に形成され、基板面に対して垂直な方向に設けられた電気的接続手段の電気特性を評価する半導体装置の評価装置を対象とし、それぞれがマトリックス状に配置されており、ゲートがＮＡＮＤ回路の出力端子と接続され、ソース及びドレインのうちの一方が第１の配線と接続されたスイッチングトランジスタと、一の端子がスイッチングトランジスタのソース及びドレインのうちの他方と接続され、他の端子が第２の配線と接続された第１の抵抗素子とを含む複数のユニット回路を備え、第１の抵抗素子は、少なくとも１つの電気的接続手段を含み、複数のユニット回路のうち同一の行に属するユニット回路に含まれる第１の抵抗素子と接続された第２の配線は１本の行方向配線であり、同一の行に属するユニット回路に含まれるＮＡＮＤ回路の一の入力端子は行アドレス制御部と接続され、複数のユニット回路のうち同一の列に属するユニット回路に含まれるスイッチングトランジスタと接続された第１の配線は１本の列方向配線であり、同一の列に属するユニット回路に含まれるＮＡＮＤ回路の他の入力端子は列アドレス制御部と接続されている。
【００３７】
第２の半導体装置の評価装置は、本発明の第１の半導体装置の評価装置をマトリックス状に配置してなり、微細化され且つ大規模化された、基板面に対して垂直な方向に設けられた電気的接続手段を含む第１の抵抗素子の評価を確実に行なうことができる。
【００３８】
本発明に係る第３の半導体装置の評価装置は、基板上に形成され、基板面に対して垂直な方向に設けられた電気的接続手段の電気特性を評価する半導体装置の評価装置を対象とし、それぞれがマトリックス状に配置されており、ゲートがＮＡＮＤ回路の出力端子と接続され、ソース及びドレインのうちの一方が第１の配線と接続された複数のスイッチングトランジスタと、一の端子が各スイッチングトランジスタのソース及びドレインのうちの他方と接続され、他の端子が第２の配線と接続された複数の第１の抵抗素子とを含む複数のユニット回路を備え、各第１の抵抗素子は、少なくとも１つの電気的接続手段を含み、複数のユニット回路のうち同一の行に属するユニット回路に含まれる複数の第１の抵抗素子と接続された第２の配線は１本の行方向配線であり、同一の行に属するユニット回路に含まれるＮＡＮＤ回路の一の入力端子は行アドレス制御部と接続され、複数のユニット回路のうち同一の列に属するユニット回路に含まれる複数のスイッチングトランジスタと接続された各第１の配線は列方向配線であり、同一の列に属するユニット回路に含まれるＮＡＮＤ回路の他の入力端子は列アドレス制御部と接続されている。
【００３９】
第３の半導体装置の評価装置によると、本発明の第２の半導体装置の評価装置と同等の効果を得られる上に、１つのユニット回路に、複数の第１の抵抗素子と複数のスイッチングトランジスタと含み、第１の抵抗素子が多重化されているため、ストレス電流の印加時間及び抵抗値の測定時間を多重化した分だけ削減することができる。
【００４０】
第２又は第３の半導体装置の評価装置は、それぞれが、電源端子と接地端子との間に直列に接続されると共にその接続ノードが各列方向配線と接続され、導電型が互いに異なる１対のトランジスタからなる複数の第１の回路と、それぞれが、電源端子と接地端子との間に直列に接続されると共にその接続ノードが各行方向配線と接続され、導電型が互いに異なる１対のトランジスタからなる複数の第２の回路と、第１の回路における１対のトランジスタの各ゲートに制御信号を出力する列ドライバ制御部と、第２の回路における１対のトランジスタの各ゲートに制御信号を出力する行ドライバ制御部とをさらに備え、各列方向配線は、それぞれ電圧検知器を介して出力端子と接続されていることが好ましい。
【００４１】
第２又は第３の半導体装置の評価装置は、各スイッチングトランジスタと各第１の配線との間に接続された複数の第２の抵抗素子をさらに備えていることが好ましい。
【００４２】
この場合に、第１の抵抗素子又は第２の抵抗素子は、互いに隣接するユニット回路同士に跨るように配置されていることが好ましい。
【００４３】
第２の抵抗素子を備えている場合に、第２又は第３の半導体装置の評価装置は、行アドレス制御部、列アドレス制御部、行ドライ制御部及び列ドライバ制御部に制御信号をそれぞれ出力する自励発振回路をさらに備えていることが好ましい。
【００４４】
第２の半導体装置の評価装置は、複数のユニット回路のうち、特定のユニット回路を選択して駆動可能とする少なくとも１つのヒューズ素子をさらに備えていることが好ましい。
【００４５】
第２又は第３の半導体装置の評価装置において、複数のユニット回路のうち、マトリックスの対角線上に位置するユニット回路に含まれるスイッチングトランジスタは、電流が流れないことが好ましい。
【００４６】
第１の半導体装置の評価装置において、基板は半導体からなり、第１の抵抗素子は、基板に形成された活性層により形成されていることが好ましい。
【００４７】
第１の半導体装置の評価装置において、基板は半導体からなり、第１の抵抗素子は、基板に形成されたＭＩＳ型トランジスタにより形成されていることが好ましい。
【００４８】
第２の抵抗素子を備えている場合に、第１の半導体装置の評価装置において、基板は半導体からなり、第１の抵抗素子又は第２の抵抗素子は基板に形成された活性層であることが好ましい。
【００４９】
また、第２の抵抗素子を備えている場合に、第１の半導体装置の評価装置において、基板は半導体からなり、第１の抵抗素子及び第２の抵抗素子の少なくとも一方は、基板に形成されたＭＩＳ型トランジスタであることが好ましい。
【００５０】
第１〜第３の半導体装置の評価装置において、電気的接続手段は、コンタクト又はビアであることが好ましい。
【００５１】
第１の半導体装置の評価装置において、電圧検知器（第１及び第２の電圧検知器）はインバータ又は差動増幅器であることが好ましい。
【００５２】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００５３】
図１は本発明の第１の実施形態に係る半導体装置の評価装置の回路構成を示している。
【００５４】
図１に示すように、第１の実施形態に係る半導体装置の評価装置は、例えばシリコン（Ｓｉ）からなる半導体ウエハの一部に形成された、いわゆるＴＥＧであって、それぞれ、評価対象である抵抗素子１と、ソースがカラム電源線１１と接続され、ドレインが抵抗素子１の一端子と接続されたＮ型ＭＯＳＦＥＴからなるスイッチングトランジスタ２とを含む複数のユニット回路１０がマトリックス状に配置されて形成されている。
【００５５】
各ユニット回路１０において、抵抗素子１の他端子はロウ電源線１２と接続され、スイッチングトランジスタ２のゲートは、２入力ＮＡＮＤゲート３の出力端子とインバータ４を介して接続されている。２入力ＮＡＮＤゲート３の一方の入力端子はカラムアドレス信号線１３と接続され、その他方の入力端子はロウアドレス信号線１４と接続されている。
【００５６】
各カラム電源線１１はカラムパッド１５１、１５２、…、１５ｎ（但し、ｎは１以上の整数。）とそれぞれ接続され、各ロウ電源線１２はロウパッド１６１、１６２、…、１６ｍ（但し、ｍは１以上の整数。）とそれぞれ接続されている。
【００５７】
また、各カラムアドレス信号線１３はカラムアドレスコントローラ１７と接続され、各ロウアドレス信号線１４はロウアドレスコントローラ１８と接続されている。
【００５８】
図１の拡大図に示すように、各抵抗素子１は、例えば、半導体ウエハの主面上に形成された下層配線１ａと、互いに隣接する下層配線１ａ同士の上方を跨ぐように形成された上層配線１ｂと、各下層配線１ａ及び各上層配線１ｂを電気的に接続し、基板面に対して垂直な方向に設けられた電気的接続手段としてのビア１ｃとから構成されている。このように、第１の実施形態に係る抵抗素子は、下層配線１ａ、上層配線１ｂ及びビア１ｃから構成されるビアチェーンである。ここで、ビア１ｃの個数は、例えば１〜１００個程度である。
【００５９】
なお、各抵抗素子１は、下層配線１ａに代えて、半導体ウエハの上部に設けた活性層（拡散層）としても良く、また、ＭＯＳＦＥＴ等のトランジスタの活性層（ソース又はドレイン）としても良い。
【００６０】
以下、前記のように構成された半導体装置の評価装置に組み込まれたビアチェーンの評価方法を図面に基づいて説明する。
【００６１】
図２（ａ）は図１における領域２０を拡大して示し、図２（ｂ）は評価装置の動作タイミングを示している。
【００６２】
まず、図２（ａ）に示すように、複数のユニット回路１０のうちの１つ、例えば１行１列目に位置するユニット回路１０に対してストレス電流の印加方法を説明する。
【００６３】
ロウパッド１６１に１．８Ｖの電源電圧を印加し、且つカラムパッド１５１を接地した状態で、スイッチングトランジスタ２のゲートにハイ電位の制御信号ＳＷＴを印加する。ここで、制御信号ＳＷＴは、カラムアドレスコントローラ１７及びロウアドレスコントローラ１８からのアドレス信号により生成される。その結果、抵抗素子１の抵抗値を３００Ω、スイッチングトランジスタ２のオン抵抗を１００Ωとすると、抵抗素子１を流れるストレス電流Ｉは４．５ｍＡとなるため、充分なストレス電流を印加することができる。
【００６４】
制御信号ＳＷＴは、その信号レベルの切換えにより、ＤＣストレス及びＡＣストレスのいずれをも印加することができる。
【００６５】
次に、抵抗素子１に対する抵抗値の評価方法について説明する。
【００６６】
図２（ｂ）に示すように、ロウパッド１６１に１．８Ｖの電源電圧を印加し、且つカラムパッド１５１を接地した状態で、スイッチングトランジスタ２のゲートにハイ電位の制御信号ＳＷＴを印加する。この状態で抵抗素子１に流れる電流Ｉｒ０  を測定して、その値が４．５ｍＡであるとする。
【００６７】
次に、上述の方法でストレス電流Ｉを印加した後に測定した電流Ｉｒ１  の値が４．０５ｍＡと１０％だけ減ったとする。この場合、抵抗素子１の抵抗値は、３００Ωから３４４Ωへと約１５％増加したことになり、抵抗素子１における数十Ωの抵抗変化を確実に検出することができる。
【００６８】
さらに、第１の実施形態においては、カラムアドレスコントローラ１７とロウアドレスコントローラ１８とを設けていることにより、マトリックス状に配置された複数のユニット回路１０の１つを任意に選択できるため、高抵抗化した抵抗素子１を特定することができる。
【００６９】
以上のように、第１の実施形態によると、１群のビアチェーンからなる抵抗素子１のそれぞれにスイッチングトランジスタ２を設けることにより、マトリックス状に配置されたメモリセルのように、複数のユニット回路１０に対して選択的にストレス電流を印加することができ、且つ選択的に抵抗値を測定して評価することができる。これにより、微細化され且つ大規模に集積化されたビアチェーンを現実的な処理時間で評価できるため、同一の半導体ウエハに形成された半導体集積回路装置におけるビア、又はコンタクトの電気特性を確実に評価することができる。
【００７０】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００７１】
図３は本発明の第２の実施形態に係る半導体装置の評価装置のユニット回路の回路構成を示している。図３において、図１に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００７２】
第２の実施形態に係る半導体装置の評価装置は、第１の実施形態の構成に、抵抗素子の抵抗値を短時間で評価可能とする構成を付加している。
【００７３】
図３に示すように、第２の実施形態に係る半導体装置の評価装置は、カラムパッド１５ｎ等及びロウパッド１６ｍに代えて、出力端子がカラム電源線１１に接続された第１の回路としてのカラムドライバ用回路２１と、出力端子がロウ電源線１２に続された第２の回路としてのロウドライバ用回路２２と、カラム電源線１１に接続された電圧検知器としてのインバータ２３と、該インバータ２３の出力信号ＯＵＴＣを受ける出力端子２４を有している。ここで、制御信号ＳＷＴは、ユニット回路１０に含まれるインバータ４からの出力信号である。
【００７４】
カラムドライバ用回路２１は、電源端子と接地端子との間に直列に接続され、ゲートが第１のカラムドライブ信号ＣＤＰを受ける第１のＰＭＯＳＦＥＴ２１ａと、ゲートが第２のカラムドライブ信号ＣＤＮを受ける第１のＮＭＯＳＦＥＴ２１ｂとから構成されている。
【００７５】
ロウドライバ用回路２２は、電源端子と接地端子との間に直列に接続され、ゲートが第１のロウドライブ信号ＲＤＰを受ける第２のＰＭＯＳＦＥＴ２２ａと、ゲートが第２のロウドライブ信号ＲＤＮを受ける第２のＮＭＯＳＦＥＴ２２ｂとから構成されている。
【００７６】
以下、前記のように構成された半導体装置の評価装置に組み込まれたビアチェーンの評価方法を図面に基づいて説明する。
【００７７】
まず、図４（ａ）に示すように、ストレス電流の印加方法を説明する。
【００７８】
第１のカラムドライブ信号ＣＤＰ及び第２のカラムドライブ信号ＣＤＮの信号電位を共にハイレベルとし、第１のロウドライブ信号ＲＤＰ及び第２のロウドライブ信号ＲＤＮの信号電位を共にローレベルとする。この状態で、制御信号ＳＷＴの信号電位をハイレベルとすると、図３に示すように、ストレス電流Ｉｓが、ロウドライバ用回路２２の第２のＰＭＯＳＦＥＴ２２ａ、抵抗素子１、スイッチングトランジスタ２、及びカラムドライバ用回路２１の第１のＮＭＯＳＦＥＴ２１ｂの経路で流れる。
【００７９】
ここで、電源電圧を１．８Ｖとし、第２のＰＭＯＳＦＥＴ２２ａのオン抵抗を５０Ωとし、抵抗素子１の抵抗値を３００Ωとし、スイッチングトランジスタ２のオン抵抗を１００Ωとし、第１のＮＭＯＳＦＥＴ２１ｂのオン抵抗を５０Ωとすると、ストレス電流Ｉｓはの値は３．６ｍＡとなるため、充分なストレス電流印加することができる。
【００８０】
第２の実施形態においても、制御信号ＳＷＴは、その信号レベルの切換えにより、ＤＣストレス及びＡＣストレスのいずれをも印加することができる。
【００８１】
次に、抵抗素子１に対する抵抗値の評価方法について説明する。
【００８２】
図４（ｂ）に示すように、制御信号ＳＷＴがローレベルの状態で、第１のカラムドライブ信号ＣＤＰ及び第２のカラムドライブ信号ＣＤＮの電位を共にローレベルとし、第１のロウドライブ信号ＲＤＰ及び第２のロウドライブ信号ＲＤＮの電位を共にハイレベルとすると、カラムドライバ用回路２１の電源端子から第１のＰＭＯＳＦＥＴ２１ａを通って、カラムドライバ用回路２１の出力端子であるノードＮＣ１と接続されたカラム電源線１１に電荷がチャージされ、その結果、ノードＮＣ１の電位はハイレベルとなる。
【００８３】
続いて、ノードＮＣ１の電位がハイレベルになった後に、第１のカラムドライブ信号ＣＤＰの電位をハイレベルに遷移することにより、ノードＮＣ１を高インピーダンス状態とする。このハイインピーダンス状態では、出力端子２４における出力信号ＯＵＴＣの電位はロウレベルである。
【００８４】
次に、制御信号ＳＷＴの電位をハイレベルに遷移することにより、カラム電源線１１に蓄えられていた電荷がスイッチングトランジスタ２、抵抗素子１、及びロウドライバ用回路２２の第２のＮＭＯＳＦＥＴ２２ｂを通って接地端子に流れる。このときのノードＮＣ１における電位の降下速度は、電荷の流出程度、すなわち抵抗素子１の抵抗値によって変わる。より具体的には、抵抗値が相対的に高い場合には電位の降下速度は小さく、逆に、抵抗値が相対的に低い場合には電位の降下速度は大きい。例えば図３に示すように、抵抗素子１の抵抗値がｒ０  からｒ１  （但し、ｒ０  ＜ｒ１  である。）に変化した場合には、図４（ｂ）に示すように、ノードＮＣ１における電位の降下速度は抵抗値がｒ０  の場合よりも小さくなる。その後、ノードＮＣ１の電位がハイレベル電位の２分の１にまで降下した時点で、出力信号ＯＵＴＣの電位はインバータ２３の反転動作によりハイレベルとなる。
【００８５】
続いて、制御信号ＳＷＴの電位をハイレベルに遷移した時点から、出力信号ＯＵＴＣの電位がハイレベルに変化する時点までの遅延時間を抵抗値に換算する。例えば、電源電位が１．５Ｖで、抵抗素子１の抵抗値を４００Ω〜２０ｋΩとして測定したところ、１ｎｓの遅延時間の差が約１３０Ωの抵抗差に相当するという知見を得ている。このことから、ストローブ信号の間隔を０．１ｎｓに設定することにより、１３Ωの抵抗変化を検出することができる。
【００８６】
ここで、インバータ２３に代えて、ハイレベル電位の２分の１の電位を基準電位とする差動増幅器を用いても良い。
【００８７】
図５は本発明の第２の実施形態に係る半導体装置の評価装置の構成をマトリックス状に配置して大規模に集積化した例を示している。図５において、図１に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００８８】
図５に示すように、各カラムドライバ用回路２１の入力端子は、カラムドライバコントローラ２５と接続されている。すなわち、第１のＰＭＯＳＦＥＴ２１ａのゲートは、カラムドライバコントローラ２５から第１のカラムドライブ信号ＣＤＰを受け、第１のＮＭＯＳＦＥＴ２１ｂのゲートは、カラムドライバコントローラ２５から第２のカラムドライブ信号ＣＤＮを受ける。
【００８９】
また、各ロウドライバ用回路２２の入力端子は、ロウドライバコントローラ２６と接続されている。すなわち、第２のＰＭＯＳＦＥＴ２２ａのゲートは、ロウドライバコントローラ２６から第１のロウドライブ信号ＲＤＰを受け、第２のＮＭＯＳＦＥＴ２２ｂのゲートは、ロウドライバコントローラ２６から第２のロウドライブ信号ＲＤＮを受ける。
【００９０】
各ユニット回路１０ごとの動作及び評価方法は前述した通りであり、カラムアドレスコントローラ１７、カラムドライバコントローラ２５、ロウアドレスコントローラ１８及びロウドライバコントローラ２６からの各制御信号によって、各カラム電源線１１及び各ロウ電源線１２を選択的に制御する。これにより、複数のユニット回路１０に対して任意にストレス電流Ｉｓを印加することができ、その結果、各ユニット回路１０における抵抗素子１の抵抗値を遅延時間として測定可能となる。
【００９１】
以上のような構成により、従来は５２日も要していた測定時間を１５ｍｓで測定することができる。
【００９２】
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
【００９３】
図６は本発明の第３の実施形態に係る半導体装置の評価装置のユニット回路の回路構成を示している。図６において、図３に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００９４】
第３の実施形態に係る半導体装置の評価装置は、第２の実施形態の構成に加え、逆方向のストレス電流を印加可能な構成を有している。
【００９５】
図６に示すように、第３の実施形態は、スイッチングトランジスタ２のソースとカラム電源線１１との間に、第２の抵抗素子２７が接続されていることを特徴とする。ここで、第２の抵抗素子２７は、第１の抵抗素子１と同等の構成を持つビアチェーンであることが好ましい。
【００９６】
以下、前記のように構成された半導体装置の評価装置に組み込まれたビアチェーンに対するストレス電流の印加方法を図面に基づいて説明する。
【００９７】
まず、図７に示すように、第１のカラムドライブ信号ＣＤＰ及び第２のカラムドライブ信号ＣＤＮの信号電位を共にハイレベルとし、第１のロウドライブ信号ＲＤＰ及び第２のロウドライブ信号ＲＤＮの信号電位を共にローレベルとする。この状態で、制御信号ＳＷＴの信号電位をハイレベルとすると、図６に示すように、ストレス電流Ｉｓが、ロウドライバ用回路２２の第２のＰＭＯＳＦＥＴ２２ａ、第１の抵抗素子１、スイッチングトランジスタ２、第２の抵抗素子２７、及びカラムドライバ用回路２１の第１のＮＭＯＳＦＥＴ２１ｂの経路で流れる。
【００９８】
次に、第１のカラムドライブ信号ＣＤＰ及び第２のカラムドライブ信号ＣＤＮの信号電位を共にローレベルに遷移し、逆に、第１のロウドライブ信号ＲＤＰ及び第２のロウドライブ信号ＲＤＮの信号電位を共にハイレベルに遷移すると、今度は、ストレス電流Ｉｓが、カラムドライバ用回路２１の第１のＰＭＯＳＦＥＴ２１ａ、第２の抵抗素子２７、スイッチングトランジスタ２、第１の抵抗素子１、及びロウドライバ用回路２２の第２のＮＭＯＳＦＥＴ２２ｂの経路で流れる。
【００９９】
ここで、電源電圧を１．８Ｖとし、第１のＰＭＯＳＦＥＴ２１ａ及び第２のＰＭＯＳＦＥＴ２２ａの各オン抵抗を５０Ωとし、第１の抵抗素子１及び第２の抵抗素子２７の各抵抗値を３００Ωとし、スイッチングトランジスタ２のオン抵抗を１００Ωとし、第１のＮＭＯＳＦＥＴ２１ｂ及び第２のＮＭＯＳＦＥＴ２２ｂの各オン抵抗を５０Ωとすると、ストレス電流Ｉｓの値は２．０ｍＡとなる。従って、第１の抵抗素子１及び第２の抵抗素子２７に対して、充分なストレス電流を印加することができると共に、カラム及びロウの両方向に同値のストレス電流Ｉｓを印加することができる。
【０１００】
制御信号ＳＷＴは、その信号レベルの切換えにより、ＤＣストレス及びＡＣストレスのいずれをも印加することができる。
【０１０１】
以上説明したように、第１の抵抗素子１に対するストレス電流Ｉｓを両方向から同一の値で印加可能となるため、ストレス電流Ｉｓの印加条件の選択幅を広げることができる。
【０１０２】
（第４の実施形態）
以下、本発明の第４の実施形態について図面を参照しながら説明する。
【０１０３】
図８は本発明の第４の実施形態に係る半導体装置の評価装置のユニット回路の回路構成を示している。図８において、図６に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【０１０４】
第４の実施形態に係る半導体装置の評価装置は、第３の実施形態の構成に、抵抗素子の抵抗値をロウ電源線により測定可能とする構成を付加している。すなわち、第４の実施形態は、ロウドライバ用回路２２の出力端子であるノードＮＲ１に、第２のインバータ２８を介して第２の出力端子２９が設けられている。
【０１０５】
以下、前記のように構成された半導体装置の評価装置に組み込まれたビアチェーンの抵抗値の評価方法を図面に基づいて説明する。
【０１０６】
まず、カラム電源線１１の第１の出力端子２４からの放電（カラム放電）による抵抗値の測定方法を説明する。
【０１０７】
図９（ａ）に示すように、制御信号ＳＷＴの電位をローレベルの状態で、第１のカラムドライブ信号ＣＤＰ及び第２のカラムドライブ信号ＣＤＮの信号電位を共にローレベルとし、第１のロウドライブ信号ＲＤＰ及び第２のロウドライブ信号ＲＤＮの信号電位を共にハイレベルとする。これにより、カラムドライバ用回路２１の電源端子から第１のＰＭＯＳＦＥＴ２１ａを通ってノードＮＣ１と接続されたカラム電源線１１に電荷がチャージされ、ノードＮＣ１の電位はハイレベルとなる。
【０１０８】
続いて、ノードＮＣ１の電位がハイレベルになった後に、第１のカラムドライブ信号ＣＤＰの電位をハイレベルに遷移することにより、ノードＮＣ１を高インピーダンス状態とする。このハイインピーダンス状態では、第１の出力端子２４からの出力信号ＯＵＴＣの電位はロウレベルである。
【０１０９】
次に、制御信号ＳＷＴをハイレベルに遷移することにより、ノードＮＣ１と接続されたカラム電源線１１に蓄えられていた電荷が第２の抵抗素子２７、スイッチングトランジスタ２、第１の抵抗素子１及び第２のＮＭＯＳＦＥＴ２２ｂを通ってロウドライバ用回路２２の接地端子に流れる。このときのノードＮＣ１における電位の降下速度は、電荷の流出の程度、すなわち第１の抵抗素子１及び第２の抵抗素子２７の抵抗値により変わる。より具体的には、抵抗値が相対的に高い場合には電位の降下速度は小さく、逆に抵抗値が相対的に低い場合には電位の降下速度は大きい。
【０１１０】
その後、ノードＮＣ１の電位がハイレベルの電位の２分の１にまで降下した時点で、出力信号ＯＵＴＣの電位は第１のインバータ２３によってハイレベルとなる。そこで、制御信号ＳＷＴをハイレベルに遷移した時点から、出力信号ＯＵＴＣの電位がハイレベルに変化する時点までの遅延時間ｔ０  を抵抗値に換算する。
【０１１１】
次に、ロウ電源線１２の第２の出力端子２９からの放電（ロウ放電）による抵抗値の測定方法を説明する。
【０１１２】
図９（ｂ）に示すように、制御信号ＳＷＴの電位をローレベルの状態で、第１のカラムドライブ信号ＣＤＰ及び第２のカラムドライブ信号ＣＤＮの信号電位を共にハイレベルとし、第１のロウドライブ信号ＲＤＰ及び第２のロウドライブ信号ＲＤＮの信号電位を共にローレベルとする。これにより、ロウドライバ用回路２２の電源端子から第２のＰＭＯＳＦＥＴ２２ａを通ってノードＮＲ１と接続されたロウ電源線１２に電荷がチャージされ、ノードＮＲ１の電位はハイレベルとなる。
【０１１３】
続いて、ノードＮＲ１の電位がハイレベルになった後に、第１のロウドライブ信号ＲＤＰの電位をハイレベルに遷移することにより、ノードＮＲ１を高インピーダンス状態とする。このハイインピーダンス状態では、第２の出力端子２９からの出力信号ＯＵＴＲの電位はロウレベルである。
【０１１４】
次に、制御信号ＳＷＴをハイレベルに遷移することにより、ノードＮＲ１と接続されたロウ電源線１２に蓄えられていた電荷が第１の抵抗素子１、スイッチングトランジスタ２、第２の抵抗素子２７及び第１のＮＭＯＳＦＥＴ２１ｂを通って接地端子に流れる。このときのノードＮＲ１における電位の降下速度は、前述したように、第１の抵抗素子１及び第２の抵抗素子２７の抵抗値により変わる。
【０１１５】
その後、ノードＮＲ１の電位がハイレベル電位の２分の１にまで降下した時点で、出力信号ＯＵＴＲの電位は第２のインバータ２８によってハイレベルとなる。そこで、制御信号ＳＷＴをハイレベルに遷移した時点から、出力信号ＯＵＴＲの電位がハイレベルに変化する時点までの遅延時間ｔ１  を抵抗値に換算する。
【０１１６】
ここで、第１のＰＭＯＳＦＥＴ２１ａと第２のＰＭＯＳＦＥＴ２２ａとの動作特性、第１のＮＭＯＳＦＥＴ２１ｂと第２のＮＭＯＳＦＥＴ２２ｂとの特性動作、及び第１のインバータ２３と第２のインバータ２８との動作特性をそれぞれ同一とし、さらに、第１の抵抗素子１と第２の抵抗素子２７との抵抗値が同一であれば、カラム放電とロウ放電とのそれぞれの遅延時間は同一となる。
【０１１７】
しかしながら、例えば、第１の抵抗素子１の抵抗値ｒｒ  が第２の抵抗素子２７の抵抗値ｒｃ  よりも大きい場合には、電流の流れる方向によってスイッチングトランジスタ２のオン状態のなりやすさが異なる。すなわち、抵抗値が第２の抵抗素子２７よりも高い第１の抵抗素子１がスイッチングトランジスタ２のソースとなる場合に、ロウ放電を測定した場合の遅延時間ｔ１  の方がカラム放電を測定した遅延時間ｔ０  よりも長くなる。
【０１１８】
以上説明したように、第４の実施形態によると、第１の抵抗素子１及び第２の抵抗素子２７のうちのいずれが高抵抗状態になったかを判定することができ、このような物理的解析を容易に行なうことができる。
【０１１９】
（第５の実施形態）
以下、本発明の第５の実施形態について図面を参照しながら説明する。
【０１２０】
図１０は本発明の第５の実施形態に係る半導体装置の評価装置のユニット回路の回路構成を示している。図１０において、図６に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【０１２１】
第５の実施形態に係る半導体装置の評価装置は、第３の実施形態の構成のままで、ロウ電源線による抵抗素子の抵抗値を測定可能とする。
【０１２２】
前記のように構成された半導体装置の評価装置に組み込まれたビアチェーンの抵抗値の評価方法を図面に基づいて説明する。
【０１２３】
まず、カラム電源線１１による出力端子２４からの放電（カラム放電）による抵抗値の測定方法を説明する。
【０１２４】
図１１（ａ）に示すように、制御信号ＳＷＴの電位をローレベルの状態で、第１のカラムドライブ信号ＣＤＰ及び第２のカラムドライブ信号ＣＤＮの信号電位を共にローレベルとし、第１のロウドライブ信号ＲＤＰ及び第２のロウドライブ信号ＲＤＮの信号電位を共にハイレベルとする。これにより、カラムドライバ用回路２１の電源端子から第１のＰＭＯＳＦＥＴ２１ａを通ってノードＮＣ１と接続されたカラム電源線１１に電荷がチャージされ、ノードＮＣ１の電位はハイレベルとなる。
【０１２５】
続いて、ノードＮＣ１の電位がハイレベルになった後に、第１のカラムドライブ信号ＣＤＰの電位をハイレベルに遷移することにより、ノードＮＣ１を高インピーダンス状態とする。このハイインピーダンス状態では、出力端子２４からの出力信号ＯＵＴＣの電位はロウレベルである。
【０１２６】
次に、制御信号ＳＷＴの電位を、電源電位（Ｈ）にスイッチングトランジスタ２のしきい値電圧分Ｖｔｈを足した電圧（以下、Ｈ＋Ｖｔｈと表わす。）にまで昇圧することにより、ノードＮＣ１と接続されたカラム電源線１１に蓄えられていた電荷が第２の抵抗素子２７、スイッチングトランジスタ２、第１の抵抗素子１及び第２のＮＭＯＳＦＥＴ２２ｂを通って接地端子に流れる。このときのノードＮＣ１における電位の降下速度は、電荷の流出の程度、すなわち第１の抵抗素子１及び第２の抵抗素子２７の抵抗値により変わる。その後、ノードＮＣ１の電位がハイレベル電位の２分の１にまで降下した時点で、出力信号ＯＵＴＣの電位はインバータ２３の反転動作によりハイレベルとなる。そこで、制御信号ＳＷＴの電位を、Ｈ＋Ｖｔｈとした時点から、出力信号ＯＵＴＣの電位がハイレベルに変化する時点までの遅延時間を抵抗値に換算する。
【０１２７】
次に、ロウ電源線１２によるロウドライバ用回路２２からの放電（カラム充電）による抵抗値の測定方法を説明する。
【０１２８】
図１１（ｂ）に示すように、制御信号ＳＷＴの電位をローレベルの状態で、第１のカラムドライブ信号ＣＤＰ及び第２のカラムドライブ信号ＣＤＮの信号電位を共にハイレベルとし、第１のロウドライブ信号ＲＤＰ及び第２のロウドライブ信号ＲＤＮの信号電位を共にローレベルとする。これにより、カラムドライバ用回路２１の出力端子であるノードＮＣ１の電位はローレベルとなる。
【０１２９】
次に、ノードＮＣ１の電位がローレベルとなった後に、第２のカラムドライブ信号ＣＤＮの電位をローレベルに遷移することにより、ノードＮＣ１をハイインピーダンス状態とする。このハイインピーダンス状態では、出力端子２４からの出力信号ＯＵＴＣの電位はハイレベルである。
【０１３０】
次に、制御信号ＳＷＴの電位を、Ｈ＋Ｖｔｈに遷移することにより、ロウドライバ用回路２２の電源端子から、第２のＰＭＯＳＦＥＴ２２ａ、第１の抵抗素子１、スイッチングトランジスタ２及び第２の抵抗素子２７を通って、ノードＮＣ１と接続されたカラム電源線１１に電荷が蓄えられる。このときの、ノードＮＣ１の電位の上昇速度は、電荷の蓄積の程度、すなわち第１の抵抗素子１及び第２の抵抗素子２７の各抵抗値により変わる。具体的には、抵抗値が相対的に高い場合には電位の上昇速度は小さく、逆に、抵抗値が相対的に低い場合には電位の上昇速度は大きい。
【０１３１】
その後、ノードＮＣ１の電位がハイレベルの電位の２分の１にまで上昇した時点で、出力信号ＯＵＴＣの電位はインバータ２３によってローレベルとなる。そこで、制御信号ＳＷＴの電位をＨ＋Ｖｔｈとした時点から、出力信号ＯＵＴＣの電位がローレベルに変化する時点までの遅延時間ｔを抵抗値に換算する。
【０１３２】
以上説明したように、第５の実施形態によると、カラム放電及びカラム充電によって、評価対象の抵抗素子１、２７の抵抗値を測定できるため、図８に示したような第２のインバータ２８を設けることなく、第１の抵抗素子１及び第２の抵抗素子２７のうちのいずれが高抵抗であるかの判定が可能となる。
【０１３３】
（第６の実施形態）
以下、本発明の第６の実施形態について図面を参照しながら説明する。
【０１３４】
図１２は本発明の第６の実施形態に係る半導体装置の評価装置の回路構成を示している。図１２において、図５に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【０１３５】
第６の実施形態に係る半導体装置の評価装置は、第２の実施形態の構成に、装置内部で生成した内部信号により、ストレス電流を印加することができる構成を付加する。
【０１３６】
具体的には、図１２に示すように、第６の実施形態に係る半導体装置の評価装置は、カラムアドレスコントローラ１７、ロウアドレスコントローラ１８、カラムドライバコントローラ２５及びロウドライバコントローラ２６とそれぞれ接続された自励発振回路３０を有している。
【０１３７】
各コントローラ１７、１８、２５、２６は、自励発振回路３０から入力される信号に基づいて各種制御信号を生成することにより、複数のユニット回路１０に順次ストレス電流を印加することができる。
【０１３８】
このような構成により、例えばウエハ状態でのバーンイン試験において、外部から制御信号を入力することなく、ストレス電流を印加することが可能となる。
【０１３９】
（第７の実施形態）
以下、本発明の第７の実施形態について図面を参照しながら説明する。
【０１４０】
図１３は本発明の第７の実施形態に係る半導体装置の評価装置の回路構成を示している。図１３において、図５に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【０１４１】
第７の実施形態に係る半導体装置の評価装置は、第２の実施形態の構成に、ヒューズ素子を設けることにより物理解析を容易にする構成を付加する。
【０１４２】
具体的には、図１３に示すように、第７の実施形態に係る半導体装置の評価装置は、カラムアドレスコントローラ１７、ロウアドレスコントローラ１８、カラムドライバコントローラ２５及びロウドライバコントローラ２６と、各ユニット回路１０との接続を一意的に決定する複数のヒューズ素子３１ａを含むヒューズ回路３１を有している。ここで、ヒューズ素子３１ａの個数は、例えばユニット回路１０が２ｍ行２ｎ列の場合にはｍ＋ｎ個である。但し、ｍ及びｎはｍ＝ｎの正の整数である。
【０１４３】
複数のヒューズ素子３１ａの切断箇所の組み合わせにより、固定された制御信号パターンが各コントローラ１７、１８、２５、２６に入力される。これにより、電源端子と接地端子との２端子に電位を与えるだけで、特定のユニット回路１０にのみ評価用電流が流れるようになる。その結果、光学ビーム誘起抵抗変化（ＯＢＩＲＣＨ）法又は液晶解析等の故障解析手法を用いて、高抵抗化したビアを容易に特定することができる。
【０１４４】
このように、第７の実施形態によると、１ウエハ当たり数億個も設けられたビアのなかから高抵抗化したビアの位置を確実に特定することができる。
【０１４５】
（第８の実施形態）
以下、本発明の第８の実施形態について図面を参照しながら説明する。
【０１４６】
図１４は本発明の第８の実施形態に係る半導体装置の評価装置の回路構成を示している。図１４において、図５に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【０１４７】
第８の実施形態は、第２の実施形態の複数のユニット回路１０に対して不良のユニット回路１０Ａを故意に作り込むことにより、回路動作を確実に確認できる構成とする。
【０１４８】
図１４に示すように、第８の実施形態に係る半導体装置の評価装置は、スイッチングトランジスタ２のドレインが電気的に開放状態とされたオープンユニット回路１０Ａが、例えば、アドレスがそれぞれ、（ｍ，１）、（（ｍ−１），２）、…、（２，（ｎ−１））、（１，ｎ）のように、マトリックス状の一対角線上に位置するように配置されている。
【０１４９】
このような構成を持つ半導体装置の評価装置により各抵抗素子１の抵抗値を測定する測定方法を説明する。
【０１５０】
まず、各オープンユニット回路１０Ａと対応するアドレスからの測定結果の期待値をそれぞれ偽（Ｆａｉｌ）とする。一方、残りの通常のユニット回路１０と対応するアドレスからの測定結果の期待値を真（Ｐａｓｓ）とする。ユニット回路１０のすべてが正常に動作すれば、ユニット回路１０のすべての測定結果は期待値と一致してＰａｓｓ判定となるはずである。
【０１５１】
しかしながら、例えば、評価装置又はその周辺回路において不具合があり、出力端子からの出力値がハイレベル又はローレベルに固定されてしまうような場合には、オープンユニット回路１０Ａと対応するアドレスにおいて期待値と測定結果とに不一致が生じるため、不具合が発生していると判定することができる。
【０１５２】
以上の構成により、評価装置全体が正しく機能しているかを確認することができる。
【０１５３】
なお、オープンユニット回路１０Ａの配置位置をマトリックスの対角線上としたが、これに限られず、各カラム電源線１１及び各ロウ電源線１２ごとに少なくとも１つの交点を持つように配置すればよい。
【０１５４】
（第９の実施形態）
以下、本発明の第９の実施形態について図面を参照しながら説明する。
【０１５５】
図１５は本発明の第９の実施形態に係る半導体装置の評価装置の回路構成を示している。図１５において、図５に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【０１５６】
第９の実施形態は抵抗素子１を多重選択可能な構成とする。
【０１５７】
図１５に示すように、例えば、各ユニット回路１０Ｂは、２本のカラム電源線１１１、１１２と１本のロウ電源線１２ｍとに接続されている。
【０１５８】
カラム電源線１１１には、２つのスイッチングトランジスタ２のソースがそれぞれ並列に接続され、各ドレインは抵抗素子１（ビアチェーン）を介してロウ電源線１２と並列に接続されている。ロウ電源線１２ｍに沿って隣接するスイッチングトランジスタ２同士のゲートは、インバータ４を介して２入力ＮＡＮＤゲート３と接続されている。
【０１５９】
従って、１つのユニット回路１０Ｂには、４つの抵抗素子１、４つのスイッチングトランジスタ２、２つの２入力ＮＡＮＤゲート３及び２つのインバータ４が含まれる。また、ユニット回路１０Ｂは、（ｍ／２）行（ｎ／２）列に配置される。
【０１６０】
以下、前記のように構成された半導体装置の評価装置に組み込まれたビアチェーンの評価方法を図面に基づいて説明する。
【０１６１】
ここでは、１行１列目のユニット回路１０Ｂに対して、ストレス電流を流す場合を説明する。
【０１６２】
まず、ロウドライバコントローラ２６により、１列目に配置されたユニット回路１０Ｂと接続されたロウドライバ用回路２２における第１のロウドライブ信号ＲＤＰの電位をローレベルとして、第２のＰＭＯＳＦＥＴ２２ａをオン状態とする。これと同時に、カラムドライバコントローラ２５により、１行目に配置されたユニット回路１０Ｂと接続された２つのカラムドライバ用回路２１における第２のカラムドライブ信号ＣＤＮの電位をそれぞれハイレベルとして、第１のＮＭＯＳＦＥＴ２１ｂを共にオン状態とする。
【０１６３】
次に、カラムアドレスコントローラ１７と接続されたカラムアドレス信号線１３１と、ロウアドレスコントローラ１８と接続されたロウアドレス信号線１４１との電位をハイレベルとして、カラム電源線１１１、１１２及びロウ電源線１２１と接続されている２つのスイッチングトランジスタ２のみをオン状態とする。これにより、オン状態となったスイッチングトランジスタ２と接続されている各抵抗素子１にそれぞれストレス電流Ｉｓが流れる。
【０１６４】
次に、オン状態となった２つのスイッチングトランジスタ２をオフ状態に戻した後、ロウドライバコントローラ２６により、１列目に配置されたユニット回路１０Ｂと接続されたロウドライバ用回路２２における第２のロウドライブ信号ＲＤＮの電位をハイレベルとして、第１のＮＭＯＳＦＥＴ２１ａのみをオン状態とする。
【０１６５】
次に、カラムドライバコントローラ２５により、１行目に配置されたユニット回路１０Ｂと接続された２つのカラムドライバ用回路２１における第１のカラムドライブ信号ＣＤＰの電位をそれぞれローレベルとして、第１のＰＭＯＳＦＥＴ２１ａを共にオン状態とする。これにより、カラム電源線１１１、１１２がハイレベル電位にチャージされる。
【０１６６】
次に、オン状態にされた第１のＰＭＯＳＦＥＴ２１ａを共にオフ状態に戻すことにより、カラム電源線１１１、１１２は、ハイレベル電位にチャージした状態で電気的にフローティングとなる。
【０１６７】
次に、再度、カラム電源線１１１、１１２及びロウ電源線１２１と接続されている２つのスイッチングトランジスタ２のみを選択的にオン状態とする。その結果、カラム電源線１１１、１１２にチャージされていた電荷は、それぞれスイッチングトランジスタ２、抵抗素子１、ロウ電源線１２１及び第１のＮＭＯＳＦＥＴ２１ａを通って接地端子に流れる。その後、カラム電源線１１１、１１２の各電位が電源電位の２分の１にまで低下した時点で、カラム電源線１１１、１１２とそれぞれ接続されたインバータ２３によって、各出力信号ＯＵＴＣの電位がローレベルからハイレベルに反転し、それぞれ出力端子２４から出力される。
【０１６８】
そこで、スイッチングトランジスタ２がオン状態となってからインバータ２３が反転するまでの時間を抵抗値に換算することにより、２つの抵抗素子１の抵抗値を同時に測定することができる。
【０１６９】
以上説明したように、第９の実施形態によると、１ユニット回路１０Ｂをアクセスすることにより、２つの抵抗素子１に対して同時にストレス電流を印加することができると共に、２つの抵抗素子１の抵抗値をも同時に測定することできるため、評価時間を半分に削減することができる。
【０１７０】
なお、ここでは、スイッチングトランジスタ２のゲートを制御する制御信号線に２つのスイッチングトランジスタ２を接続したが、３つ以上でも良く、その個数は問われない。
【０１７１】
（第１０の実施形態）
以下、本発明の第１０の実施形態について図面を参照しながら説明する。
【０１７２】
図１６は本発明の第１０の実施形態に係る半導体装置の評価装置におけるユニット回路の平面構成を示し、第１の抵抗素子１と第２の抵抗素子２７とを持つ、例えば第３の実施形態に係るユニット回路のレイアウト構成の一例を示している。図１６において、図６に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【０１７３】
図１６に示すように、各ユニット回路１０は、スイッチングトランジスタ２のドレインが第１の抵抗素子（ビアチェーン）１を介してロウ電源線１２と接続され、そのソースが第２の抵抗素子（ビアチェーン）２７を介してカラム電源線１１と接続されている。また、第１の抵抗素子１は下層配線１ａ、上層配線１ｂ及びビア１ｃとから構成され、第２の抵抗素子２７も同等の構成を有する。
【０１７４】
第１０の実施形態の特徴として、カラム電源線１１にが延びる方向に互いに隣接するユニット回路１０において、第１の抵抗素子１及び第２の抵抗素子２７を構成するそれぞれの配線部分が他のユニット回路１０にまで跨って配線されている。従って、カラム電源線１１にが延びる方向に互いに隣接するユニット回路１０同士の間にはロウ電源線１２等の配線が配置されない。
【０１７５】
例えば、ストレス電流Ｉｓ及び抵抗測定電流Ｉｍは、ロウ電源線１２、第１の抵抗素子１、スイッチングトランジスタ２、第２の抵抗素子２７、及びカラム電源線１１の経路で流れる。
【０１７６】
このように、第１０の実施形態によると、各抵抗素子（ビアチェーン）１、２７を互いに隣接するユニット回路１０に跨るように配置することにより、各ユニット回路１０を微細化して高集積化したとしても、比較的に長い配線自体をも評価することが可能となる。
【０１７７】
なお、第２の抵抗素子２７を設けない構成であっても良い。
【０１７８】
【発明の効果】
本発明に係る半導体装置の評価装置によると、抵抗素子を微細化し、且つ大規模に集積化したとしても、スイッチングトランジスタを選択的に導通させることにより、不良が生じた電気的接続手段の場所を短時間で特定することができる。その上、電気的接続手段の抵抗変化を数十Ω程度まで検出可能となり、さらに、充分なストレス電流をも印加できるようになる。その結果、数億個ものコンタクト又はビアのなかから１つの不良を検出し、その抵抗値及び不良個所を短時間で特定することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の評価装置を示す回路図である。
【図２】（ａ）は本発明の第１の実施形態に係る半導体装置の評価装置を構成するユニット回路に印加するストレス電流を模式的に示す回路図である。
（ｂ）は本発明の第１の実施形態に係る半導体装置の評価装置を構成するユニット回路を構成する抵抗素子の抵抗値を評価するタイミング図である。
【図３】本発明の第２の実施形態に係る半導体装置の評価装置のユニット回路を示す模式的な回路図である。
【図４】（ａ）は本発明の第２の実施形態に係る半導体装置の評価装置のユニット回路を構成する抵抗素子にストレス電流を印加する際のタイミング図である。
（ｂ）は本発明の第２の実施形態に係る半導体装置の評価装置のユニット回路を構成する抵抗素子の抵抗値を測定する際のタイミング図である。
【図５】本発明の第２の実施形態に係る半導体装置の評価装置を示す回路図である。
【図６】本発明の第３の実施形態に係る半導体装置の評価装置のユニット回路を示す模式的な回路図である。
【図７】本発明の第３の実施形態に係る半導体装置の評価装置のユニット回路を構成する抵抗素子にストレス電流を印加する際のタイミング図である。
【図８】本発明の第４の実施形態に係る半導体装置の評価装置のユニット回路を示す模式的な回路図である。
【図９】（ａ）は本発明の第４の実施形態に係る半導体装置の評価装置のユニット回路を構成する抵抗素子の抵抗値を放電により測定する際のタイミング図である。
（ｂ）は本発明の第４の実施形態に係る半導体装置の評価装置のユニット回路を構成する抵抗素子の抵抗値を充電により測定する際のタイミング図である。
【図１０】本発明の第５の実施形態に係る半導体装置の評価装置のユニット回路を示す模式的な回路図である。
【図１１】（ａ）は本発明の第５の実施形態に係る半導体装置の評価装置のユニット回路を構成する抵抗素子の抵抗値を放電により測定する際のタイミング図である。
（ｂ）は本発明の第５の実施形態に係る半導体装置の評価装置のユニット回路を構成する抵抗素子の抵抗値を充電により測定する際のタイミング図である。
【図１２】本発明の第６の実施形態に係る半導体装置の評価装置を示す回路図である。
【図１３】本発明の第７の実施形態に係る半導体装置の評価装置を示す回路図である。
【図１４】本発明の第８の実施形態に係る半導体装置の評価装置を示す回路図である。
【図１５】本発明の第９の実施形態に係る半導体装置の評価装置を示す回路図である。
【図１６】本発明の第１０の実施形態に係る半導体装置の評価装置におけるユニット回路を示すレイアウト図である。
【図１７】第１の従来例に係る半導体装置の評価装置を示す模式的な平面図である。
【図１８】第２の従来例に係る半導体装置の評価装置を示す模式的な平面図である。
【符号の説明】
１        （第１の）抵抗素子（ビアチェーン）
１ａ      下層配線
１ｂ      上層配線
１ｃ      ビア（電気的接続手段）
２        スイッチングトランジスタ
３        ２入力ＮＡＮＤ回路
４        インバータ
１０      ユニット回路
１０Ａ    オープンユニット回路
１０Ｂ    ユニット回路
１１      カラム電源線（列方向配線）
１１１    カラム電源線
１１２    カラム電源線
１１ｎ    カラム電源線
１２      ロウ電源線（行方向配線）
１２１    カラム電源線
１２ｍ    カラム電源線
１３      カラムアドレス信号線
１３１    カラムアドレス信号線
１３ｎ    カラムアドレス信号線
１４      ロウアドレス信号線
１４１    ロウアドレス信号線
１４ｍ    ロウアドレス信号線
１５１    カラムパッド
１５２    カラムパッド
１５ｎ    カラムパッド
１６１    ロウパッド
１６２    ロウパッド
１６ｍ    ロウパッド
１７      カラムアドレスコントローラ（列アドレス制御部）
１８      ロウアドレスコントローラ（行アドレス制御部）
２１      カラムドライバ用回路（第１の回路）
２１ａ    第１のＰＭＯＳＦＥＴ
２１ｂ    第１のＮＭＯＳＦＥＴ
２２      ロウドライバ用回路（第２の回路）
２２ａ    第２のＰＭＯＳＦＥＴ
２２ｂ    第２のＮＭＯＳＦＥＴ
２３      （第１の）インバータ（第１の電圧検知器）
２４      （第１の）出力端子
２５      カラムドライバコントローラ（カラムドライバ制御部）
２６      ロウドライバコントローラ（ロウドライバ制御部）
２７      第２の抵抗素子
２８      第２のインバータ（第２の電圧検知器）
２９      第２の出力端子
３０      自励発振回路
３１      ヒューズ回路
３１ａ    ヒューズ素子
【図１】
2005011970.tif 000003
【図２】
2005011970.tif 000004
【図３】
2005011970.tif 000005
【図４】
2005011970.tif 000006
【図５】
2005011970.tif 000007
【図６】
2005011970.tif 000008
【図７】
2005011970.tif 000009
【図８】
2005011970.tif 000010
【図９】
2005011970.tif 000011
【図１０】
2005011970.tif 000012
【図１１】
2005011970.tif 000013
【図１２】
2005011970.tif 000014
【図１３】
2005011970.tif 000015
【図１４】
2005011970.tif 000016
【図１５】
2005011970.tif 000017
【図１６】
2005011970.tif 000018
【図１７】
2005011970.tif 000019
【図１８】
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