(57)【要約】【課題】半導体装置の低コスト化、短期間の製造を可能とする。【解決手段】半導体チップ２４１と半導体チップ２４２を接続する配線２２５−１１乃至２２５−４１と配線２２５−１２乃至２２５−４２の間に、抵抗素子２２６−１乃至２２６−４を備える。抵抗素子２２６−１乃至２２６−４を信号経路毎に最適な値に設計して、半導体チップ２４１，２４２を、修正したり、冗長な回路を設けたりせずに、異なる性能の半導体チップと組み合わせて使用できるようにする。本発明は、ＳＩＰ技術を用いた半導体装置に適用できる。【選択図】      図６
2005011939.tif 000002
【特許請求の範囲】
【請求項１】
基盤と、
第１の半導体チップと、
第２の半導体チップと、
前記第１の半導体チップから前記第２の半導体チップに供給される信号のレベルを調整する、前記基盤上に、半導体プロセス工程で形成された、調整素子と、
前記第１の半導体チップと前記調整素子の間、ならびに、前記調整素子と前記第２の半導体チップとの間を接続する、前記基盤上に、半導体プロセス工程で形成された、配線層と
を備えることを特徴とする半導体装置。
【請求項２】
基盤、第１の半導体チップおよび第２の半導体チップを用意する第１のステップと、
前記基盤上に、前記第１の半導体チップから前記第２の半導体チップに供給される信号のレベルを調整する調整素子を半導体プロセスで形成する第２のステップと、
前記第１の半導体チップと前記調整素子の間、ならびに、前記調整素子と前記第２の半導体チップとの間を接続する配線層を半導体プロセスで形成する第３のステップと
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置および半導体装置の製造方法に関し、特に、低コストで短期間に半導体装置を製造することができるようにする半導体装置および半導体装置の製造方法に関する。
【０００２】
【従来の技術】
単体で機能する複数の半導体チップを、ビルドアップ基盤やシリコン基盤上に形成された配線を使って接続して１つのパッケージに集積化する技術（Ｓｙｓｔｅｍ  ｉｎ  ｐａｃｋａｇｅ：ＳＩＰ技術）が広く用いられている。
【０００３】
図１は、ＳＩＰ技術を用いて製造された半導体装置の縦断面の構成を表し、図２は、その平断面の構成を表している。これらの図に示されるように、この半導体装置１においては、半導体チップ４１および半導体チップ４２が搭載されている。
【０００４】
半導体チップ４１の出力部には、ＩＯバッファ５１−１乃至５１−４が配置され、半導体チップ４２の入力部には、ＩＯバッファ７１−１乃至７１−４が配置されている。ＩＯバッファ５１−１乃至５１−４の特性は、テスタとプリント基盤で使用することを前提にして設計される。
【０００５】
図３は、半導体チップ４１をテストする時の回路例を表している。半導体チップ４１のＩＯバッファ５１は、パッド３１から、比較的長い（半導体装置１における配線２５−１乃至２５−４に比べて充分長い）ケーブル８１を介して、テスタ９１の入力端子１０１に接続される。テスト時に半導体チップ４１に接続される負荷は、ケーブル８１による負荷とテスタ９１の負荷１０２となり、その合計は、例えば５０ｐＦ程度となる。半導体チップ４１のＩＯバッファ５１は、図３のテスト回路でのテスト時の負荷を駆動できるように（テスタによるテストができるように）設計される。
【０００６】
一方、半導体装置１に組み込まれた状態において、半導体チップ４１に接続される負荷は、チップ間の配線２５−１乃至２５−４（ケーブル８１に比べて極めて短い）と、後段の半導体チップ４２の入力負荷の数ｐＦ程度である。従って、このままの状態では、負荷に対してＩＯバッファ５１−１乃至５１−４の能力が高すぎて（出力が大きすぎて）、ノイズの発生や輻射による誤動作を生じる恐れがある。そこで、半導体チップ４１を半導体装置１で使用するためには、テスト終了後、ＩＯバッファ５１−１乃至５１−４の出力が小さくなるように、再調整する必要がある。
【０００７】
このため、図４に示されるように、半導体チップ４１に、ＩＯバッファ１１１とＩＯバッファ１１２という複数のＩＯバッファを予め搭載し、半導体チップ４１の使用条件により、選択信号の入力値を変更して、使用するＩＯバッファを切り替えることも提案されている（特許文献１参照）。この場合、例えば、テスト時には、ＩＯバッファ１１１が使用され、半導体装置１に組み込まれた状態では、ＩＯバッファ１１２が使用される。
【０００８】
【特許文献１】
特開平６−６１８４１号公報
【０００９】
【発明が解決しようとする課題】
しかしながら、ＩＯバッファ５１−１乃至５１−４を再調整するためには、半導体チップ４１のマスク修正が必要となり、コスト高となる。また、再設計のための期間も必要となり、時間的なロスも発生する。
【００１０】
また、図４で示されるように、半導体チップ４１に複数のＩＯバッファを搭載する場合、チップ内に冗長な回路を持つため、コストアップとなり、チップサイズも大きくなる。また、搭載しているＩＯバッファで対応できない場合には、結局ＩＯバッファの再調整が必要となる。
【００１１】
本発明は、このような状況に鑑みてなされたものであり、ＳＩＰ技術を用いた半導体装置において、半導体チップを修正したり、半導体チップに冗長な回路を設けたりせずに、半導体チップをそのまま使用することができるようにし、もって低コスト化と、短期間の製造を可能にするものである。
【００１２】
【課題を解決するための手段】
本発明の半導体装置は、基盤と、第１の半導体チップと、第２の半導体チップと、第１の半導体チップから第２の半導体チップに供給される信号のレベルを調整する、基盤上に、半導体プロセス工程で形成された、調整素子と、第１の半導体チップと調整素子の間、ならびに、調整素子と第２の半導体チップとの間を接続する、基盤上に、半導体プロセス工程で形成された、配線層とを備えることを特徴とする。
【００１３】
本発明の半導体装置の製造方法は、基盤、第１の半導体チップおよび第２の半導体チップを用意する第１のステップと、基盤上に、第１の半導体チップから第２の半導体チップに供給される信号のレベルを調整する調整素子を半導体プロセスで形成する第２のステップと、第１の半導体チップと調整素子の間、ならびに、調整素子と第２の半導体チップとの間を接続する配線層を半導体プロセスで形成する第３のステップとを含むことを特徴とする。
【００１４】
本発明の半導体装置および半導体装置の製造方法においては、第１の半導体チップと第２の半導体チップとを接続する配線層間に、信号のレベルを調整する調整素子が形成される。
【００１５】
【発明の実施の形態】
以下に本発明の実施の形態を説明するが、請求項に記載の構成要件と、発明の実施の形態における具体例との対応関係を例示すると、次のようになる。この記載は、請求項に記載されている発明をサポートする具体例が、発明の実施の形態に記載されていることを確認するためのものである。従って、発明の実施の形態中には記載されているが、構成要件に対応するものとして、ここには記載されていない具体例があったとしても、そのことは、その具体例が、その構成要件に対応するものではないことを意味するものではない。逆に、具体例が構成要件に対応するものとしてここに記載されていたとしても、そのことは、その具体例が、その構成要件以外の構成要件には対応しないものであることを意味するものでもない。
【００１６】
さらに、この記載は、発明の実施の形態に記載されている具体例に対応する発明が、請求項に全て記載されていることを意味するものではない。換言すれば、この記載は、発明の実施の形態に記載されている具体例に対応する発明であって、この出願の請求項には記載されていない発明の存在、すなわち、将来、分割出願されたり、補正により追加される発明の存在を否定するものではない。
【００１７】
請求項１に記載の半導体装置は、基盤（例えば、図５のシリコン基盤２２２）と、第１の半導体チップ（例えば、図６の半導体チップ２４１）と、第２の半導体チップ（例えば、図６の半導体チップ２４２）と、第１の半導体チップから第２の半導体チップに供給される信号のレベルを調整する、基盤上に、半導体プロセス工程で形成された、調整素子（例えば、図６の抵抗素子３０１−１乃至３０１−４）と、第１の半導体チップと調整素子の間、ならびに、調整素子と第２の半導体チップとの間を接続する、基盤上に、半導体プロセス工程で形成された、配線層（例えば、図６の配線２２５−１１乃至２２５−４２）とを備えることを特徴とする。
【００１８】
請求項２に記載の半導体装置の製造方法は、基盤（例えば、図５のシリコン基盤２２２）、第１の半導体チップ（例えば、図６の半導体チップ２４１）および第２の半導体チップ（例えば、図６の半導体チップ２４２）を用意する第１のステップ（例えば、図１１のステップＳ１）と、基盤上に、第１の半導体チップから前記第２の半導体チップに供給される信号のレベルを調整する調整素子（例えば、図６の抵抗素子３０１−１乃至３０１−４）を半導体プロセスで形成する第２のステップ（例えば、図１１のステップＳ２）と第１の半導体チップと調整素子の間、ならびに、調整素子と第２の半導体チップとの間を接続する配線層（例えば、図６の配線２２５−１１乃至２２５−４２）を半導体プロセスで形成する第３のステップ（例えば、図１１のステップＳ３）とを含むことを特徴とする。
【００１９】
以下、図を参照して、本発明の実施の形態について説明する。
【００２０】
図５および図６は、本発明を適用した半導体装置の構成を表している。図５は、半導体装置２０１の縦断面の構成を表し、図６は、その平断面の構成を表す。
【００２１】
なお、従来の技術を示す図１および図２と対応する部分には、下２桁が同一の符号が付されている。
【００２２】
また、これらの図においては、層間膜２２１における配線２２３，２２４およびチップ間の配線２２５−１１乃至２２５−４２の位置関係が分かりやすいように、各部が図示されている。
【００２３】
シリコンインターポーザ基盤２１１は、シリコンで構成されるシリコン基盤２２２と、シリコン基盤２２２上に、配線２２３、２２４、２２５−１１乃至２２５−４２を形成するとき形成される層間膜２２１により構成される。シリコンインターポーザ基盤２１１には、半導体チップ２４１および半導体チップ２４２の２つの半導体チップが配置され、非導電性素材である樹脂２１２によって封止され、パッケージ化されている。
【００２４】
半導体チップ２４１および半導体チップ２４２は、例えば、マイクロコンピュータ、信号処理ＬＳＩ等、それぞれ、単体で機能する半導体チップである。半導体チップ２４１の出力部には、ＩＯバッファ２５１−１乃至２５１−４が配置され、半導体チップ２４２の入力部には、ＩＯバッファ２７１−１乃至２７１−４が配置されている。
【００２５】
シリコンインターポーザ基盤２１１のパッド２１４−１およびパッド２１４−２は、外部端子であり、それぞれワイヤー２１３−１および２１３−２を介して、外部と電気的に接続されている。
【００２６】
パッド２１４−１は、配線２２３とバンプ２３１−１を介して、半導体チップ２４１に接続されており、パッド２１４−２は、配線２２４とバンプ２６１−５を介して、半導体チップ２４２に接続されている。
【００２７】
さらに、半導体チップ２４１のＩＯバッファ２５１−１乃至２５１−４は、バンプ２３１−２乃至２３１−５を介して、配線２２５−１１乃至２２５−４１と接続されている。配線２２５−１１乃至２２５−４１は、抵抗素子３０１−１乃至３０１−４と接続され、抵抗素子３０１−１乃至３０１−４は、配線２２５−１２乃至２２５−４２、バンプ２６１−１乃至２６１−４を介して、半導体チップ２４２のＩＯバッファ２７１−１乃至２７１−４と接続されている。
【００２８】
次に、半導体装置２０１における、信号の流れについて説明する。
【００２９】
ワイヤー２１３−１を介して、パッド２１４−１に外部から信号が供給される。パッド２１４−１に供給された信号は、配線２２３およびバンプ２３１−１を介して、半導体チップ２４１に供給され、内部の図示せぬ回路により処理される。
【００３０】
半導体チップ２４１内で処理された信号は、ＩＯバッファ２５１−１乃至２５１−４から出力され、バンプ２３１−２乃至２３１−５、配線２２５−１１乃至２２５−４１、抵抗素子３０１−１乃至３０１−４、配線２２５−１２乃至２２５−４２、バンプ２６１−１乃至２６１−４を介して、半導体チップ２４２内のＩＯバッファ２７１−１乃至２７１−４に入力される。
【００３１】
抵抗素子３０１−１乃至３０１−４を、半導体チップ２４１と半導体チップ２４２間の信号経路毎に最適な値に設計することにより、半導体チップ２４１および半導体チップ２４２そのものを修正せずに（テスタで測定できるレベルの信号を出力する状態のままで）、半導体装置２０１に使用することができる。
【００３２】
半導体チップ２４２の内部の図示せぬ回路により処理された信号は、バンプ２６１−５および配線２２４を介して、パッド２１４−２に供給される。パッド２１４−２に供給された信号は、ワイヤー２１３−２を介して、外部に出力される。
【００３３】
図７乃至図１０は、半導体装置２０１の抵抗素子３０１−１（図示は省略するが、抵抗素子３０１−２乃至３０１−４も同様に構成される）の実施の形態を表している。
【００３４】
図７および図８において、抵抗素子３０１−１は、Ｐウェル３２１上に拡散された拡散Ｎ＋層３２２により形成される。拡散Ｎ＋層３２２には、チップ間配線２２５−１１と２２５−１２が接続されている。
【００３５】
図９および図１０において、抵抗素子３０１−１は、Ｎウェル３３１上に積層されたポリシリコン層３３２により形成される。ポリシリコン層３３２には、配線２２５−１１と２２５−１２が接続されている。
【００３６】
図１１は、抵抗素子３０１−ｉ（ｉ＝１，２，３，４）を拡散Ｎ＋層３２２により構成した場合の半導体装置２０１の製造工程のフローチャートを表している。ステップＳ１において、シリコン基盤２２２と、それに組み込まれる半導体チップ２４１，２４２が用意される。この半導体チップ２４１，２４２は、必要に応じて、テスタにより既に計測が行われたものとされる。すなわち、この半導体チップ２４１，２４２の出力のレベルは、テスタで計測可能な状態のレベルとされる。
【００３７】
ステップＳ２において、シリコン基盤２２２上に、抵抗素子３０１−１乃至３０１−４となるＮ＋層が、半導体プロセス工程によりを拡散形成される。その後、ステップ３において、シリコン基盤２２２上に配線層２２３，２２４，２２５−１１乃至２２５−４２が形成される。
【００３８】
ステップＳ４において、シリコンインターポーザ基盤２１１上にバンプ２３１−１乃至２３１−５，２６１−１乃至２６１−５を配置し、ステップＳ５において、所定の位置に半導体チップ２４１，２４２を搭載する。ステップＳ６において、樹脂２１２により半導体チップ２４１，２４２を封止し、パッケージング化する。
【００３９】
抵抗素子３０１−１乃至３０１−４は、半導体チップ２４１のＩＯバッファ２５１−１乃至２５１−４が出力する信号のレベル（テスタで計測可能な大きなレベルとなっている）を、後段の半導体チップ２４２のＩＯバッファ２７１−１乃至２７１−４が入力するのに適した値に調整する値とされる。従って、半導体チップ２４１，２４２を調整する必要がなく、低コスト化、迅速な製造が可能となる。図４に示されるような種類のＩＯバッファを設ける必要がないので、占有面積、体積が必要以上に大きくなることもない。
【００４０】
図１２は、図６の半導体チップ２４２の代わりに、半導体チップ４４２を搭載した半導体装置４０１の平断面の構成を表す。すなわち、この例では、図２における半導体チップ２４１が、半導体チップ２４２とは異なる半導体チップ４４２と組み合わされて使用される。
【００４１】
なお、図６と対応する部分には、下２桁が同一の符号が付されており、その説明は適宜省略する。
【００４２】
半導体チップ２４１のＩＯバッファ２５１−１乃至２５１−４は、バンプ４３１−２乃至４３１−５を介して、配線４２５−１１乃至４２５−４１と接続されている。配線４２５−１１乃至４２５−４１は、抵抗素子５０１−１乃至５０１−４と接続され、抵抗素子５０１−１乃至５０１−４は、配線４２５−１２乃至４２５−４２、バンプ４６１−１乃至４６１−４を介して、半導体チップ４４２のＩＯバッファ４７１−１乃至４７１−４と接続されている。
【００４３】
半導体装置４０１の配線４２５−１１乃至４２５−４２は、半導体装置２０１の配線２２５−１２乃至２２５−４２より長くなっており、半導体装置４０１の抵抗素子５０１−１乃至５０１−４が、半導体装置２０１の抵抗素子３０１−１乃至３０１−４の値のままでは、後段の半導体チップ４４２に入力される信号レベルが小さすぎることになる。そこで、この場合、抵抗素子５０１−１乃至５０１−４の値を、半導体チップ２４１と半導体チップ４４２間の信号経路毎に最適な値に設計することにより（図６の抵抗素子３０１−１乃至３０１−４とは異なる値に設定することにより）、半導体チップ２４１または半導体チップ４４２そのものを修正せずに、半導体装置２０１だけでなく、半導体装置４０１にも使用することができる。
【００４４】
なお、以上では、信号のレベルを調整する素子として抵抗素子を用いる例を示したが、使用条件に応じて、容量素子やインダクタ素子、またはそれらの素子の組合せを用いることも可能である。図１３と図１４は、レベルを調整する素子として、さらに他の素子を用いた場合の例を表している。
【００４５】
図１３は、図６の半導体チップ２４２の代わりに、入力信号の論理構造が半導体チップ２４１の出力信号と逆論理である半導体チップ６４２を搭載した半導体装置６０１の平断面の構成を表す。
【００４６】
なお、図６と対応する部分には、下２桁が同一の符号が付されており、その説明は適宜省略する。
【００４７】
半導体チップ２４１のＩＯバッファ２５１−１乃至２５１−４は、バンプ６３１−２乃至６３１−５を介して、配線６２５−１１乃至６２５−４１と接続されている。配線６２５−１１乃至６２５−４１は、反転素子７０１−１乃至７０１−４と接続され、反転素子７０１−１乃至７０１−４は、配線６２５−１２乃至６２５−４２、バンプ６６１−１乃至６６１−４を介して、半導体チップ６４２のＩＯバッファ６７１−１乃至６７１−４と接続されている。
【００４８】
この場合、反転素子７０１−１乃至７０１−４が、半導体チップ２４１の出力信号の極性を反転させることにより（レベルを逆極性に調整することにより）、半導体チップ２４１そのものを修正せずに（半導体チップ２４１の出力信号の論理構造を変更せずに）、半導体装置６０１に使用することができる。
【００４９】
図１４は、図６の半導体チップ２４２の代わりに、入力信号の振幅レベルが半導体チップ２４１の出力信号の振幅レベルと異なる半導体チップ８４２を搭載した半導体装置８０１の平断面の構成を表す。
【００５０】
なお、図６と対応する部分には、下２桁が同一の符号が付されており、その説明は適宜省略する。
【００５１】
半導体チップ２４１のＩＯバッファ２５１−１乃至２５１−４は、バンプ８３１−２乃至８３１−５を介して、配線８２５−１１乃至８２５−４１と接続されている。配線８２５−１１乃至８２５−４１は、レベル変換素子９０１−１乃至９０１−４と接続され、レベル変換素子９０１−１乃至９０１−４は、配線８２５−１２乃至８２５−４２、バンプ８６１−１乃至８６１−４を介して、半導体チップ８４２のＩＯバッファ８７１−１乃至８７１−４と接続されている。
【００５２】
この場合、レベル変換素子９０１−１乃至９０１−４が、半導体チップ２４１の出力信号の振幅レベルを半導体チップ８４２の入力信号の振幅レベルに変換させることにより、半導体チップ２４１および半導体チップ８４２そのものを修正せずに（半導体チップ２４１の出力信号あるいは半導体チップ８４２の入力信号の振幅レベルを変更せずに）、半導体装置８０１に使用することができる。
【００５３】
【発明の効果】
以上のごとく本発明によれば、半導体チップの組合せによらず、半導体チップを修正したり、半導体チップに冗長な回路を設けたりせずに、半導体チップをそのままＳＩＰ技術を用いた半導体装置に使用することができ、半導体装置の低コスト化と短期間の製造が可能となる。
【図面の簡単な説明】
【図１】従来のＳＩＰ技術を用いた半導体装置の構成例を示す縦断面図である。
【図２】従来のＳＩＰ技術を用いた半導体装置の構成例を示す平断面図である。
【図３】半導体チップのテスト回路の一例を示す図である。
【図４】図１および図２の半導体装置に搭載する半導体チップの構成例を示す図である。
【図５】本発明を適用した半導体装置の一実施の形態の構成を示す縦断面図である。
【図６】本発明を適用した半導体装置の一実施の形態の構成を示す平断面図である。
【図７】図５および図６の半導体装置の抵抗素子の一実施の形態の構成を示す縦断面図である。
【図８】図５および図６の半導体装置の抵抗素子の一実施の形態の構成を示す平面図である。
【図９】図５および図６の半導体装置の抵抗素子の一実施の形態の構成を示す縦断面図である。
【図１０】図５および図６の半導体装置の抵抗素子の一実施の形態の構成を示す平面図である。
【図１１】本発明を適用した半導体装置の製造工程を説明するフローチャートである。
【図１２】本発明を適用した半導体装置の一実施の形態の構成を示す平断面図である。
【図１３】本発明を適用した半導体装置の一実施の形態の構成を示す平断面図である。
【図１４】本発明を適用した半導体装置の一実施の形態の構成を示す平断面図である。
【符号の説明】
１  半導体装置，  １１  シリコンインターポーザ基盤，  ４１，４２  半導体チップ，  ５１，７１  ＩＯバッファ，  ２０１  半導体装置，  ２１１  シリコンインターポーザ基盤，  ２４１，２４２  半導体チップ，  ２５１，２７１  ＩＯバッファ，  ３０１，５０１  抵抗素子，  ７０１  反転回路，  ９０１  レベル変換回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2005011939.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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