(57)【要約】【課題】  外部供給される単一の電源電圧により、論理機能部とは異なる動作電圧の不揮発性メモリを高速動作させる。【解決手段】  半導体集積回路装置１には不揮発性メモリ９が設けられている。この半導体集積回路装置１には、外部供給される電源電圧ＶＣＣから、各々の動作電源電圧を生成するコア用レギュレータ７ｂ、ＰＬＬ用レギュレータ７ｃ、電源回路用レギュレータ７ｄ、およびデコーダ用レギュレータ７ｅが設けられている。電源回路用レギュレータ７ｄ、およびデコーダ用レギュレータ７ｅは、外部供給される電源電圧ＶＣＣから、不揮発性メモリ９に供給される電源電圧Ｖｄｄｃｐ、電源電圧Ｖｄｄｂｆをそれぞれ生成する。コア用レギュレータ７ｂは、半導体集積回路装置１の内部モジュールに供給する電源電圧を生成し、ＰＬＬ用レギュレータ７ｃは、ＰＬＬ５の電源電圧を生成する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
外部供給される電源電圧から、第１の電源電圧を生成する第１の電源回路と、
前記電源電圧から、前記第１の電源電圧とは異なる第２の電源電圧を生成する第２の電源回路とを備えたことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
不揮発性メモリを備え、
前記第１の電源回路が生成する第１の電源電圧は、前記不揮発性メモリの動作電源電圧であることを特徴とする半導体集積回路装置。
【請求項３】
請求項１または２記載の半導体集積回路装置において、
前記不揮発性メモリは、
前記第１の電源電圧から、読み出し／書き込み／消去動作時に用いられる昇圧電圧、および降圧電圧を生成する昇降圧電源回路を有し、
前記第１の電源回路は、
前記不揮発性メモリの電源電圧として供給する第１の電源電圧を生成する電源生成部と、
前記昇降圧電源回路に供給する前記第１の電源電圧を生成する昇降圧用電源生成部とを含んでなることを特徴とする半導体集積回路装置。
【請求項４】
請求項３記載の半導体集積回路装置において、
前記不揮発性メモリは、メモリセルがアレイ状に並べられたメモリアレイからなる複数のメモリバンクを有し、
前記電源生成部が生成する第１の電源電圧は、前記不揮発性メモリにおける任意のメモリブロックを選択する選択用バッファに供給されることを特徴とする半導体集積回路装置。
【請求項５】
請求項２〜４のいずれか１項に記載の半導体集積回路装置において、
前記第２の電源回路が生成する第２の電源電圧は、
論理機能部、および前記論理機能部に出力するシステムクロックを生成するシステムクロック生成部の動作電源電圧であることを特徴とする半導体集積回路装置。
【請求項６】
請求項５記載の半導体集積回路装置において、
前記第２の電源回路は、
前記論理機能部に供給する第２の電源電圧を生成する論理機能用電源生成部と、
前記システムクロック生成部に供給する第２の電源電圧を生成するシステムクロック用電源生成部とを含んでなることを特徴とする半導体集積回路装置。
【請求項７】
請求項６記載の半導体集積回路装置において、
前記論理機能用電源生成部は、半導体チップにおける４辺の外周部近傍に設けられていることを特徴とする半導体集積回路装置。
【請求項８】
請求項２〜７のいずれか１項に記載の半導体集積回路装置において、
前記第１の電源回路は、前記不揮発性メモリ内に設けられたことを特徴とする半導体集積回路装置。
【請求項９】
請求項３〜８のいずれか１項に記載の半導体集積回路装置において、
前記電源生成部、および前記昇降圧用電源生成部は、
前記不揮発性メモリの外周部に配置されていることを特徴とする半導体集積回路装置。
【請求項１０】
請求項３〜９のいずれか１項に記載の半導体集積回路装置において、
前記電源生成部、および前記昇降圧用電源生成部は、
前記不揮発性メモリの外周部に、Ｌ字状に配置されていることを特徴とする半導体集積回路装置。
【請求項１１】
請求項２〜１０のいずれか１項に記載の半導体集積回路装置において、
前記第１の電源電圧の絶対値は、前記第２の電源電圧の絶対値よりも大きいことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の電源供給技術に関し、特に、不揮発性メモリを備えた半導体集積回路装置における電源供給に適用して有効な技術に関するものである。
【背景技術】
【０００２】
近年、自動車機器の制御分野においては、高速で信頼性の高いＣＡＮ（Ｃｏｎｔｒｏｌｌｅｒ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）を採用したネットワークへの移行が進んでおり、ＣＡＮ対応機器の開発・改善の期間短縮を図るため、制御用のプログラムやデータの書き換えが容易なフラッシュメモリ内蔵マイコンに対するニーズも高まっている。
【０００３】
このような半導体集積回路装置においては、一般的に５Ｖ程度の単一の電源電圧が用いられている。一方、半導体集積回路装置においては、半導体デバイスの微細化に伴って動作電圧の低電圧化が進んでおり、不揮発性メモリでは３．３Ｖ動作、ＣＰＵなどの内部ロジックなどにおいては、１．９Ｖ動作となっている。
【０００４】
そこで、半導体集積回路装置では、該半導体集積回路装置の内部に設けられた電源回路により、供給された５Ｖ程度の電源電圧を降圧して３．３Ｖ程度、および１．９Ｖ程度の電源電圧をそれぞれ生成し、動作電源電圧として供給している。
【０００５】
本発明者が検討したところによれば、特許文献１に記載されているように、外部供給される単一電源（５Ｖ程度）から２つの電源電圧（１．９Ｖ程度、３．３Ｖ程度）を生成するには、たとえば、外部供給される単一電源を降圧して３．３Ｖ程度の電源電圧を生成し、その後、降圧した該３．３Ｖの電源電圧を降圧して１．９Ｖ程度の電源電圧を生成する技術や、外部供給される単一電源を降圧して１．９Ｖ程度の電源電圧を生成した後、該１．９Ｖ程度の電源電圧を昇圧し、３．３Ｖ程度の電源電圧を生成する技術などが考えられる。
【０００６】
また、特許文献２には、３．３Ｖのような相対的にレベルの高い外部電源を動作電圧として、レベルシフタを介して降圧することで、内部電源用の１．８Ｖを生成する技術が開示されている。
【特許文献１】特開２００２−１３５１０４号公報
【特許文献２】ＷＯ００／４６８０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、外部供給される単一の電源電圧により、論理機能部とは異なる動作電圧の不揮発性メモリを高速動作させることのできる半導体集積回路装置を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
本発明の半導体集積回路装置は、外部供給される電源電圧から、第１の電源電圧を生成する第１の電源回路と、その電源電圧から、第２の電源電圧を生成する第２の電源回路とを備えたものである。
【００１１】
また、本願のその他の発明の概要を簡単に示す。
【００１２】
本発明の半導体集積回路装置は、不揮発性メモリを備えたものであり、第１の電源回路が生成する第１の電源電圧は、不揮発性メモリの動作電源電圧である。
【００１３】
また、本発明は、前記不揮発性メモリが、第１の電源電圧から、読み出し／書き込み／消去動作時に用いられる昇圧電圧、および降圧電圧を生成する昇降圧電源回路を有し、第１の電源回路は、不揮発性メモリの電源電圧として供給する第１の電源電圧を生成する電源生成部と、昇降圧電源回路に供給する第１の電源電圧を生成する昇降圧用電源生成部とよりなるものである。
【００１４】
さらに、本発明は、前記不揮発性メモリは、メモリセルがアレイ状に並べられたメモリアレイからなる複数のメモリバンクを有し、電源生成部が生成した第１の電源電圧は、該不揮発性メモリにおける任意のメモリブロックを選択する選択用バッファに供給されるものである。
【００１５】
また、本発明は、論理機能用電源生成部が、半導体チップにおける４辺の外周部近傍に設けられているものである。
【００１６】
さらに、本発明は、前記電源生成部、および前記昇降圧用電源生成部は、不揮発性メモリの外周部に、Ｌ字状に配置されているものである。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
（１）半導体集積回路装置の動作速度を高速化することができる。
【００１９】
（２）また、半導体集積回路装置の製造コストを大幅に低減することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２１】
上記の従来の技術のような半導体集積回路装置における電源電圧の生成技術では、次のような問題点があることが本発明者により見出された。
【００２２】
すなわち、外部供給される単一電源を降圧して３．３Ｖ程度の電源電圧を生成した後、１．９Ｖ程度の電源電圧を生成する場合、単一電源から３．３Ｖ程度の電源電圧を生成する降圧回路を介して１．９Ｖ程度の電源電圧が生成されることになるので、該降圧回路の駆動能力を大きくする必要がある。それにより、降圧回路が大きくなってしまい、チップレイアウト面積が増加してしまうという問題がある。
【００２３】
また、単一電源を降圧して１．９Ｖ程度の電源電圧を生成した後、該１．９Ｖ程度の電源電圧を昇圧して３．３Ｖ程度の電源電圧を生成する場合には、１．９Ｖ程度の電源電圧を昇圧するチャージポンプ回路（昇圧回路）が必要となるが、１．９Ｖ程度から３．３Ｖ程度に昇圧するには、チャージポンプ回路を多段数の構成にする必要があり、昇圧時間が長くなってしまい、半導体集積回路装置の動作速度をスポイルしてしまう恐れがある。
【００２４】
図１は、本発明の一実施の形態による半導体集積回路装置のブロック図、図２は、図１の半導体集積回路装置に設けられた不揮発性メモリのブロック図、図３は、図２の不揮発性メモリにおけるメモリセルの構造、および読み出し／書き込み／消去動作時に印加される各部電圧の説明図、図４は、図１の半導体集積回路装置に設けられた電源回路の構成図である。
【００２５】
本実施の形態において、半導体集積回路装置１は、たとえば、自動車機器向けのシングルチップマイクロコンピュータである。半導体集積回路装置１は、通信モジュール（論理機能部）２、Ａ／Ｄ変換器３、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）４、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）５、ＣＰＧ（Ｃｌｏｃｋ  Ｐｕｌｓｅ  Ｇｅｎｅｒａｔｏｒ）６、電源回路７、内部ロジック部８、および不揮発性メモリ９から構成されている。
【００２６】
図１は、半導体集積回路装置１における半導体チップＣＨのレイアウト図である。
【００２７】
半導体チップＣＨの内部回路領域において、において、左上方には通信モジュール２が設けられている。通信モジュール２は、自動車システムなどのＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）制御用モジュールであり、通信を目的としたネットワークを制御する。
【００２８】
また、半導体チップＣＨの右上方には、ＰＬＬ（システムクロック生成部）５が設けられており、該ＰＬＬ５の下方にはＣＰＧ（システムクロック生成部）６が設けられている。ＰＬＬ５は、外部入力される信号を逓倍して出力する。ＣＰＧ６は、ＰＬＬ５によって逓倍されたクロック信号から各種システムクロックを生成し、各モジュールにそれぞれ供給する。
【００２９】
ＰＬＬ５の左側には、Ａ／Ｄ変換器３が設けられている。このＡ／Ｄ変換器３は、外部端子から入力されたアナログ信号をデジタル信号に変換する。半導体チップＣＨの上方において、残りの内部回路領域には、内部ロジック部８がレイアウトされている。
【００３０】
この内部ロジック部８は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、タイマ、ＳＣＩ（Ｓｅｒｉａｌ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ  Ｉｎｔｅｒｆａｃｅ  ｕｎｉｔ）などのインタフェース、バスコントローラなどのシステムコントロールなどの各種機能モジュールよって構成されている。
【００３１】
電源回路７は、基準電圧生成部７ａ、コア用レギュレータ（第２の電源回路、論理機能用電源生成部）７ｂ、ＰＬＬ用レギュレータ（第２の電源回路システムクロック用電源生成部）７ｃ、電源回路用レギュレータ（第１の電源回路、昇降圧用電源生成部）７ｄ、およびデコーダ用レギュレータ（第１の電源回路、電源生成部）７ｅから構成されている。ここで、第１の電源回路で生成される第１の電源電圧の絶対値は、第２の電源回路で生成される第２の電源電圧の絶対値と異なり、第１の電源電圧の絶対値は第２の電源電圧の絶対値よりも大きい値である。
【００３２】
半導体チップＣＨの左下方には、電源回路７の基準電圧生成部７ａが設けられており、該半導体チップＣＨにおける４つの周辺部には、コア用レギュレータ７ｂが形成されている。また、ＰＬＬ５の右側には、ＰＬＬ用レギュレータ７ｃが設けられている。
【００３３】
基準電圧生成部７ａの上方には、ＲＡＭ（論理機能部）４が設けられている。ＲＡＭ４の右側には、不揮発性メモリ９が設けられている。不揮発性メモリ９において、下方の周辺部には、電源回路用レギュレータ７ｄが設けられており、該不揮発性メモリ９の左周辺部にはデコーダ用レギュレータ７ｅが設けられている。
【００３４】
電源回路７は、外部供給される５Ｖ程度の電源電圧ＶＣＣから各種の電源電圧を生成し、動作電源電圧として通信モジュール２、ＲＡＭ４、ＣＰＧ６、および内部ロジック部８、および不揮発性メモリ９に供給する。
【００３５】
ＲＡＭ４は、随時読み出し／書き込みが可能な揮発性メモリであり、入出力データや演算データなどを一時的に格納する。不揮発性メモリ９は、内部ロジック部８に設けられたＣＰＵによって実行されるプログラム命令を含む制御プログラムを格納する。不揮発性メモリ９は、ＣＰＵからの指示に応じてデータの書き込み／読み出しや消去などを行う。
【００３６】
図２は、不揮発性メモリ９のレイアウト構成を示す図である。
【００３７】
不揮発性メモリ９は、電源回路用レギュレータ７ｄ、デコーダ用レギュレータ７ｅ、昇降圧電源回路１０、プリデコーダ１１、Ｚバッファ（選択用バッファ）１２、Ｘデコーダ１３、Ｙデコーダ１４、センスアンプ１５、ならびにメモリマット１６などから構成されている。
【００３８】
不揮発性メモリ９における下辺近傍には、電源回路用レギュレータ７ｄが設けられており、該不揮発性メモリ９における左辺近傍には、デコーダ用レギュレータ７ｅが設けられている。
【００３９】
電源回路用レギュレータ７ｄは、外部供給される電源電圧ＶＣＣから、３．３Ｖ程度の電源電圧（第１の電源電圧）Ｖｄｄｃｐを生成する。デコーダ用レギュレータ７ｅは、外部供給される電源電圧ＶＣＣから、同じく３．３Ｖ程度の電源電圧（第１の電源電圧）Ｖｄｄｂｆを生成し、Ｚバッファ１２に供給する。Ｚバッファ１２は、プリデコーダ１１のプリデコード信号を受けて、メモリマット１６の任意のブロックを選択するので、デコーダ用レギュレータ７ｅをＺバッファ１２の近傍に配置すれば、メモリセルの高速動作が可能となる。
【００４０】
また、電源回路用レギュレータ７ｄの上方には、昇降圧電源回路１０が設けられている。昇降圧電源回路１０は、電源回路用レギュレータ７ｄが生成した電源電圧Ｖｄｄｃｐから、読み出し／書き込み／消去に用いられる各種電圧を生成し、プリデコーダ１１、Ｘデコーダ１３、ならびにＹデコーダ１４に供給する。すなわち、図３に示すようなメモリセルＳのワード線（ＷＬ）やローカルビット線（ＬＢＬ）などに使用される電圧を供給している。従って、電源回路用レギュレータ７ｄを昇降圧電源回路１０の近傍に配置すれば、電源回路用レギュレータ７ｄと昇降圧電源回路１０とを接続する配線間の距離を短くすることができるので、配線遅延を防止することができる。
【００４１】
すなわち、不揮発性メモリ９に電源回路用レギュレータ７ｄとデコーダ用レギュレータ７ｅを設け、それぞれを使用回路付近に配置したことにより、各メモリセルＳの書き込み/読み出し/消去動作の高速化を行うことができる。本実施の形態においては、高速化およびレイアウトの容易さから、電源回路用レギュレータ７ｄとデコーダ用レギュレータ７ｅとを不揮発性メモリ９の外周部に配置している。具体的には、図２に示すように、Ｌ字状になるように配置している。
【００４２】
昇降圧電源回路１０の上方には、左から右にかけて、プリデコーダ１１、Ｚバッファ１２、Ｘデコーダ１３、およびメモリマット１６がそれぞれ設けられている。プリデコーダ１１、Ｚバッファ１２、ならびにＸデコーダ１３の上方には、Ｙデコーダ１４が設けられており、メモリマット１６の上方には、センスアンプ１５が設けられている。
【００４３】
プリデコーダ１１は、ロウ（Ｘ）方向のアドレス信号をプリデコードする。Ｚバッファ１２は、プリデコーダ１１のプリデコード信号を受けて、メモリマット１６の任意のブロックを選択する。
【００４４】
Ｘデコーダ１３は、プリデコーダ１１によってプリデコードされたロウ方向のアドレス信号をデコードする。Ｙデコーダ１４は、カラム（Ｙ）方向のアドレス信号をデコードする。センスアンプ１５は、メモリマット１６におけるメモリセルＳ（図３）からのデータ信号を増幅して出力する。
【００４５】
メモリマット１６は、記憶の最小単位であるメモリセルＳが規則正しくアレイ状に並べられている。このメモリマット１６は、あるビット毎にｎ分割して構成されたメモリバンクが、２つ以上設けられた構成となっている。
【００４６】
図３は、メモリマット１６に設けられたメモリセルＳの構成、および読み出し／書き込み／消去動作時に用いられる各種電圧を示す説明図である。
【００４７】
メモリセルＳの一方の接続部は、図３の上方に示すように、ローカルビット線ＬＢＬに共通接続されており、該ローカルビット線ＬＢＬは、ブロック選択用トランジスタＴｂを介してメインビット線ＭＢＬに接続されている。また、メモリセルＳのゲートには、ワード線ＷＬが接続されており、該メモリセルＳの他方の接続部には、ソース線ＳＬが接続されている。
【００４８】
メモリセルＳのデータを読み出す場合、図３の下方に示すように、ワード線ＷＬには昇降圧電源回路１０が生成した３．８Ｖ程度、ブロック選択用トランジスタＴｂのゲートにはデコーダ用レギュレータ７ｅが生成した３．３Ｖ程度の電圧を印加する。
【００４９】
メモリセルＳにデータを書き込む場合には、ワード線ＷＬに１０．０Ｖ程度、ローカルビット線ＬＢＬに５．６Ｖ程度、およびブロック選択用トランジスタＴｂのゲートに１１．０Ｖ程度の昇降圧電源回路１０が生成した電圧をそれぞれ印加する。
【００５０】
また、メモリセルＳのデータを消去する場合には、ワード線ＷＬに−１１．５Ｖ程度の昇降圧電源回路１０が生成した電圧を印加する。
【００５１】
図４は、電源回路７の説明図である。
【００５２】
電源回路７は、前述したように、基準電圧生成部７ａ、コア用レギュレータ７ｂ、ＰＬＬ用レギュレータ７ｃ、電源回路用レギュレータ７ｄ、およびデコーダ用レギュレータ７ｅから構成されている。
【００５３】
基準電圧生成部７ａは、バンドギャップリファレンス回路１７、オペアンプ１８、基準電圧切り替えタップ１９から構成されている。基準電圧生成部７ａは、後段に接続されたコア用レギュレータ７ｂ、ＰＬＬ用レギュレータ７ｃ、電源回路用レギュレータ７ｄ、およびデコーダ用レギュレータ７ｅに供給する基準電圧Ｖｒｅｆ，Ｖｒｅｆ３３を生成する。
【００５４】
バンドギャップリファレンス回路１７には、電源電圧ＶＣＣが供給されており、この電源電圧ＶＣＣからバンドギャップを利用して基準電圧Ｖｂｇｒ（たとえば、１．２６Ｖ程度）を生成する。
【００５５】
この基準電圧Ｖｂｇｒは、オペアンプ１８の正（＋）側入力端子に入力されるように接続されている。オペアンプ１８の負（−）側入力端子には、基準電圧切り替えタップ１９に接続されており、負帰還電圧として入力される。
【００５６】
基準電圧切り替えタップ１９は、トランジスタＴｔと抵抗Ｒとから構成されており、該トランジスタＴｔの一方の接続部には、電源電圧ＶＣＣが供給されている。トランジスタＴｔのゲートには、オペアンプ１８の出力部が接続されており、該トランジスタＴｔの他方の接続部には、抵抗Ｒの一方の接続部が接続されている。抵抗Ｒの他方の接続部には、基準電位ＶＳＳが接続されている。
【００５７】
そして、基準電圧切り替えタップ１９によって１．９Ｖ程度の基準電圧Ｖｒｅｆと１．６５Ｖの基準電圧Ｖｒｅｆ３３とがそれぞれ生成される。基準電圧Ｖｒｅｆは、コア用レギュレータ７ｂ、およびＰＬＬ用レギュレータ７ｃにそれぞれ供給される。基準電圧Ｖｒｅｆ３３は、電源回路用レギュレータ７ｄ、ならびにデコーダ用レギュレータ７ｅに供給される。
【００５８】
コア用レギュレータ７ｂは、オペアンプ２０とＰチャネルＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）のトランジスタ２１とから構成されている。オペアンプ２０の正（＋）側入力端子には、基準電圧Ｖｒｅｆが入力されるように接続されており、該オペアンプ２０の負（−）側入力端子には、トランジスタ２１の他方の接続部が接続されている。
【００５９】
トランジスタ２１の一方の接続部には、電源電圧ＶＣＣが接続されており、該トランジスタ２１のゲートには、オペアンプ２０の出力部が接続されている。そして、トランジスタ２１の他方の接続部が、コア用レギュレータ７ｂの出力部となり、電源電圧（第２の電源回路）Ｖｄｄが出力される。
【００６０】
オペアンプ２０は、基準電圧Ｖｒｅｆと電源電圧Ｖｄｄとを比較し、その誤差を増幅して出力する。トランジスタ２１は、オペアンプ２０から出力される電圧に応じてドレイン電流を制御することにより、１．９Ｖ程度の電源電圧Ｖｄｄを生成して出力する。
【００６１】
このコア用レギュレータ７ｂは、図１で述べたように、該半導体チップＣＨにおける４つの周辺部に多数形成されており、各々のコア用レギュレータ７ｂによって生成された電源電圧Ｖｄｄが、通信モジュール２、ＲＡＭ４、ＣＰＧ６、および内部ロジック部８の動作電源電圧として供給される。
【００６２】
すなわち、コア用レギュレータ７ｂは外部電源Ｖｃｃ（５Ｖ）から電源電圧Ｖｄｄ（１．９Ｖ）を生成し、通信モジュール２、ＲＡＭ４、ＣＰＧ６、および内部ロジック部８に電源電圧Ｖｄｄ（１．９Ｖ）を動作電源電圧として供給している。
【００６３】
ＰＬＬ用レギュレータ７ｃも同様に、オペアンプ２０ａとＰチャネルＭＯＳのトランジスタ２１ａとから構成されており、１．９Ｖ程度の電源電圧（第２の電源電圧）Ｖｄｄｐｌｌを生成する。この電源電圧Ｖｄｄｐｌｌは、ＰＬＬ５（図１）の動作電源電圧として供給される。
【００６４】
すなわち、ＰＬＬ用レギュレータ７ｃは外部電源Ｖｃｃ（５Ｖ）から電源電圧Ｖｄｄｐｌｌ（１．９Ｖ）を生成し、ＰＬＬ５に電源電圧Ｖｄｄｐｌｌ（１．９Ｖ）を動作電源電圧として供給している。
【００６５】
また、電源回路用レギュレータ７ｄは、オペアンプ２２とＰチャネルＭＯＳのトランジスタ２３〜２５から構成されている。
【００６６】
オペアンプ２２の正（＋）側入力端子には、基準電圧Ｖｒｅｆ３３が入力されるように接続されている。トランジスタ２３〜２５は、電源電圧ＶＣＣと基準電位ＶＳＳとの間に直列接続されており、トランジスタ２３のゲートには、オペアンプ２２の出力部が接続されている。
【００６７】
トランジスタ２４のゲートには、オペアンプ２２の負（−）側入力端子、およびトランジスタ２５の一方の接続部がそれぞれ接続されており、該トランジスタ２５のゲートは、基準電位ＶＳＳが接続されている。そして、トランジスタ２３とトランジスタ２４との接続部が、電源回路用レギュレータ７ｄの出力部となり、３．３Ｖ程度の電源電圧Ｖｄｄｃｐが出力される。
【００６８】
オペアンプ２２は、基準電圧Ｖｒｅｆ３３と電源電圧Ｖｄｄｃｐとを比較し、その誤差を増幅して出力する。トランジスタ２３は、オペアンプ２２から出力される電圧に応じてドレイン電流を制御する。
【００６９】
そして、トランジスタ２３〜２５によって分圧された電圧が、電源電圧Ｖｄｄｃｐとして出力される。この電源電圧Ｖｄｄｃｐは、昇降圧電源回路１０に供給される。昇降圧電源回路１０は、前述したように、読み出し／書き込み／消去動作時に用いられる各種電圧を生成し、プリデコーダ１１、Ｘデコーダ１３、ならびにＹデコーダ１４にそれぞれ供給する。
【００７０】
すなわち、電源回路用レギュレータ７ｄは外部電源Ｖｃｃ（５Ｖ）から電源電圧Ｖｄｄｃｐ（３．３Ｖ）を生成し、昇降圧電源回路１０を介してプリデコーダ１１、Ｘデコーダ１３、ならびにＹデコーダ１４に、読み出し／書き込み／消去に用いられる各種電圧を動作電源電圧として供給している。
【００７１】
また、デコーダ用レギュレータ７ｅにおいても、電源回路用レギュレータ７ｄと同様に、オペアンプ２２ａとＰチャネルＭＩＳのトランジスタ２３ａ〜２５ａから構成されている。電源回路用レギュレータ７ｄは、３．３Ｖ程度の電源電圧Ｖｄｄｂｆを生成する。この電源電圧Ｖｄｄｂｆは、Ｚバッファ１２に供給され、読み出し動作時におけるブロック選択用トランジスタＴｂの駆動用電圧として用いられる。
【００７２】
このように、内部ロジック部８に動作電源電圧を供給するコア用レギュレータ７ｂ、ＰＬＬ用レギュレータ７ｃと、不揮発性メモリ９に動作電源電圧を供給する電源回路用レギュレータ７ｄ、デコーダ用レギュレータ７ｅとをそれぞれ個別に設けて、外部供給される電源電圧ＶＣＣから生成することにより、該不揮発性メモリ９に用いられる昇降圧電圧を高速に生成することができる。
【００７３】
また、各々のレギュレータの駆動能力の負担を低減することができるので、該レギュレータを小型化することが可能となる。また、チップ内の該レギュレータの単位面積を低減できるので、半導体集積回路装置を小型化することができる。
【００７４】
それにより、本実施の形態によれば、半導体集積回路装置１の動作速度を大幅に向上させることができる。
【００７５】
また、半導体集積回路装置１を小型化することが可能となる。
【００７６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７７】
たとえば、前記実施の形態では、不揮発性メモリに供給する電源電圧として、電源電圧５Ｖから３．３Ｖ程度に降圧する場合について記載したが、この降圧電圧は、３．３Ｖ以外であってもよい。
【００７８】
また、前記実施の形態では、不揮発性メモリ９を有する半導体集積回路装置１について述べたが、特にこれに限られるものではない。すなわち、各モジュールに対して、外部供給される電源電圧ＶＣＣから個別のレギュレータを介して所望の電圧を生成するような場合については、前期実施の形態と同様に、レギュレータの駆動能力の負担を低減することができ、チップ内の該レギュレータの単位面積を低減できるので、半導体集積回路装置を小型化することが可能となる。
【００７９】
また、前記実施の形態では、外部電圧ＶＣＣから２種類の電圧（１．９Ｖ、３．３Ｖ）を生成する形態を示したが、特にこれに限られるものではなく、例えば、５Ｖ以上の高電圧から１．９Ｖ、３．３Ｖ、および５Ｖの電圧を生成するなど、数種類の電圧を生成することができ、その場合においても前記実施の形態と同様の効果が得られることは勿論である。
【図面の簡単な説明】
【００８０】
【図１】本発明の一実施の形態による半導体集積回路装置のブロック図である。
【図２】図１の半導体集積回路装置に設けられた不揮発性メモリのブロック図である。
【図３】図２の不揮発性メモリにおけるメモリセルの構造、および読み出し／書き込み／消去動作時に印加される各部電圧の説明図である。
【図４】図１の半導体集積回路装置に設けられた電源回路の構成図である。
【符号の説明】
【００８１】
１  半導体集積回路装置
２  通信モジュール（論理機能部）
３  Ａ／Ｄ変換器
４  ＲＡＭ（論理機能部）
５  ＰＬＬ（システムクロック生成部）
６  ＣＰＧ（システムクロック生成部）
７  電源回路
７ａ  基準電圧生成部
７ｂ  コア用レギュレータ（第２の電源回路、論理機能用電源生成部）
７ｃ  ＰＬＬ用レギュレータ（第２の電源回路システムクロック用電源生成部）
７ｄ  電源回路用レギュレータ（第１の電源回路、昇降圧用電源生成部）
７ｅ  デコーダ用レギュレータ（第１の電源回路、電源生成部）
８  内部ロジック部（論理機能部）
９  不揮発性メモリ
１０  昇降圧電源回路
１１  プリデコーダ
１２  Ｚバッファ（選択用バッファ）
１３  Ｘデコーダ
１４  Ｙデコーダ
１５  センスアンプ
１６  メモリマット
１７  バンドキャップリファレンス回路
１８  オペアンプ
１９  基準電圧切り替えタップ
２０  オペアンプ
２０ａ  オペアンプ
２１  トランジスタ
２１ａ  トランジスタ
２２  オペアンプ
２２ａ  オペアンプ
２３〜２５  トランジスタ
２３ａ〜２５ａ  トランジスタ
Ｔｂ  ブロック選択用トランジスタ
Ｓ  メモリセル
ＬＢＬ  ローカルビット線
ＭＢＬ  メインビット線
ＷＬ  ワード線
ＳＬ  ソース線
ＣＨ  半導体チップ
ＶＣＣ  電源電圧
Ｖｄｄ  電源電圧（第２の電源電圧）
Ｖｄｄｐｌｌ  電源電圧（第２の電源電圧）
Ｖｄｄｃｐ  電源電圧（第１の電源電圧）
Ｖｄｄｂｆ  電源電圧（第１の電源電圧）
【図１】
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【図２】
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【図３】
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【図４】
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