(57)【要約】【課題】  本発明は、半導体記憶装置の設計作業を簡易化する。【解決手段】  本発明は、データ入力回路において、並列な複数の第１のデータ入力支線ＩＳＬ１０乃至ＩＳＬ１７を非反転配置で対向するビット線ＢＬ０乃至ＢＬ７対応のデータ入力幹線ＩＭＬ０乃至ＩＭＬ７に接続し、第２のデータ入力支線ＩＳＬ２０乃至ＩＳＬ２７を反転配置で対向するビット線ＢＬ０乃至ＢＬ７対応のデータ入力幹線ＩＭＬ０乃至ＩＭＬ７に接続し、入力線接続切替器３４Ａ乃至３４Ｈにより非反転配置及び反転配置に応じて一対の第１及び第２のデータ入力支線ＩＳＬ１０乃至ＩＳＬ１７及びＩＳＬ２０乃至ＩＳＬ２７の何れか一方をビット線ＢＬ０乃至ＢＬ７に接続することにより、非反転配置及び反転配置の何れでもデータ入力回路を共用でき、半導体記憶装置の設計作業を簡易化できる。【選択図】        図４
2005122825.tif 000002
【特許請求の範囲】
【請求項１】
アレイ状に配置された複数のメモリセルと、１列分の所定数の上記メモリセルがそれぞれ接続され、所定の順番で非反転配置又は当該所定の順番を反転させて反転配置される並列な複数のビット線とを有する半導体メモリと、
上記半導体メモリの上記複数のビット線にそれぞれ対応する複数のデータ入力幹線と、上記非反転配置される上記複数のビット線にそれぞれ第１の入力支線一端を対向させるように想定されて並列に配線され、第１の入力支線他端が当該第１の入力支線一端を対向させるように想定された上記ビット線に対応する上記データ入力幹線に接続された複数の第１のデータ入力支線と、上記反転配置される上記複数のビット線にそれぞれ第２の入力支線一端を対向させるように想定されて並列に配線され、第２の入力支線他端が当該第２の入力支線一端を対向させるように想定された上記ビット線に対応する上記データ入力幹線に接続された複数の第２のデータ入力支線と、上記非反転配置及び上記反転配置で互いに同じ配置位置となる２本の上記ビット線に対向させるように想定された一対の上記第１及び第２の入力支線一端に接続され、上記複数のビット線に対する実際の上記非反転配置及び上記反転配置に応じて、上記一対の上記第１及び第２の入力支線一端の何れか一方のみを想定通りに対向した上記ビット線に接続する複数の入力線接続切替手段とを有するデータ入力回路と
を具えることを特徴とする半導体記憶装置。
【請求項２】
上記半導体メモリの上記複数のビット線にそれぞれ対応する複数のデータ出力幹線と、上記複数のビット線にそれぞれ出力支線一端が接続されて並列に配線された複数のデータ出力支線と、上記複数のビット線に対する実際の上記非反転配置及び上記反転配置に応じて上記複数のデータ出力支線の出力支線他端に、それぞれ上記非反転配置で上記出力支線一端が接続されると想定される上記ビット線に対応する上記データ出力幹線と、上記反転配置で上記出力支線一端が接続されると想定される上記ビット線に対応する上記データ出力幹線とのうち、上記出力支線一端が想定通りに接続された上記ビット線に対応する一方の上記データ出力幹線のみを接続し、他方のデータ出力幹線を接続しないようにする複数の出力線接続切替手段とを有するデータ出力回路
を具えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
上記半導体メモリは、
予め上記複数のビット線に対する上記非反転配置及び上記反転配置を示す配置状態通知情報を保持し、
上記データ入力回路の上記複数の入力線接続切替手段は、
上記半導体メモリから与えられる上記配置状態通知情報に応じて、上記一対の上記第１及び第２の入力支線一端の何れか一方のみを想定通りに対向した上記ビット線に接続し、
上記データ出力回路の上記複数の出力線接続切替手段は、
上記半導体メモリから与えられる上記配置状態通知情報に応じて、上記複数のデータ出力支線の上記出力支線他端に、それぞれ上記非反転配置で上記出力支線一端が接続されると想定される上記ビット線に対応する上記データ出力幹線と、上記反転配置で上記出力支線一端が接続されると想定される上記ビット線に対応する上記データ出力幹線とのうち、上記出力支線一端が想定通りに接続された上記ビット線に対応する一方の上記データ出力幹線のみを接続し、他方のデータ出力幹線を接続しないようにする
ことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
アレイ状に配置された複数のメモリセルと、１列分の所定数の上記メモリセルがそれぞれ接続され、所定の順番で非反転配置又は当該所定の順番を反転させて反転配置される並列な複数のビット線とを有する半導体メモリと、
上記半導体メモリの上記複数のビット線にそれぞれ対応する複数のデータ出力幹線と、上記複数のビット線にそれぞれ出力支線一端が接続されて並列に配線された複数のデータ出力支線と、上記複数のビット線に対する実際の上記非反転配置及び上記反転配置に応じて上記複数のデータ出力支線の出力支線他端に、それぞれ上記非反転配置で上記出力支線一端が接続されると想定される上記ビット線に対応する上記データ出力幹線と、上記反転配置で上記出力支線一端が接続されると想定される上記ビット線に対応する上記データ出力幹線とのうち、上記出力支線一端が想定通りに接続された上記ビット線に対応する一方の上記データ出力幹線のみを接続し、他方のデータ出力幹線を接続しないようにする複数の出力線接続切替手段とを有するデータ出力回路
を具えることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、例えばＤＲＡＭ（Dynamic Random Access Memory）でなる半導体メモリと共に当該半導体メモリに対して記憶再生する所定データに符号化処理や復号処理等を施すデータ処理回路が混載されたシステムＬＳＩ（Large Scale Integration ）構成の半導体集積回路装置に適用して好適なものである。
【背景技術】
【０００２】
従来のメモリ混載ロジックＬＳＩは、各種データ処理機能を有する回路ブロックと共に、ＤＲＡＭの機能を有する複数のメモリマクロが設けられ、これら各メモリマクロ内にそれぞれデータ入出力用のインターフェース回路や複数のメモリセルが設けられている。
【０００３】
そしてメモリ混載ロジックＬＳＩは、メモリマクロのテスト時、外部のテスタから供給されたテストデータを、回路ブロックが配置されたロジック部内の入力信号線を通して、テスト対象のメモリマクロのインターフェース回路に取り込み、当該インターフェース回路からテストデータを複数のメモリセルにそれぞれ送出して書き込んだ後、これら各メモリセルからテストデータを読み出してインターフェース回路からロジック部内の出力信号線を通して外部のテスタに送出している。
【０００４】
これによりメモリ混載ロジックＬＳＩでは、テスタにおいてメモリマクロに供給したテストデータと、メモリセルに書き込んだ後に読み出したテストデータとを比較することにより、当該メモリマクロに対して複数のメモリセルにおける書き込み及び読み出しの動作が正常であるか否かがテストされていた（例えば、特許文献１参照）。
【特許文献１】特開２０００−１３３０００公報（第９頁、第１０頁、第１１頁、図１、図７、図９）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところでかかる構成のメモリ混載ロジックＬＳＩにおいてメモリマクロは、複数のメモリセルがアレイ状に配置されたメモリセル配置部を有し、当該メモリセル配置部内には１列分の所定数のメモリセルとそれぞれ接続された複数のビット線が並列に配線され、これら複数のビット線にそれぞれ当該ビット線に接続されたメモリセルの列を特定可能なアドレス（「０」乃至「Ｎ」）が割り当てられている。
【０００６】
またメモリマクロのインターフェース回路の内部には、メモリセル配置部の複数のビット線にそれぞれ対応する並列な複数のデータ入力線と、当該複数のビット線にそれぞれ対応する並列な複数のデータ出力線とが設けられ、当該複数のデータ入力線及び複数のデータ出力線が外部に引き出されてそれぞれ対応するビット線に接続されている。
【０００７】
ところがメモリ混載ロジックＬＳＩでは、回路ブロックの配置位置やメモリマクロの配置位置に応じて例えば回路ブロック及びメモリマクロ間の配線を短くするため、「０」から「Ｎ」までのアドレスが割り当てられた複数のビット線が所定の一方向に沿って順番に配置（以下、これを非反転配置と呼ぶ）されたメモリセル配置部を有するメモリマクロと、「０」から「Ｎ」までのアドレスが割り当てられた複数のビット線が当該所定の一方向とは逆の他方向に沿って順番に配置（以下、これを反転配置と呼ぶ）されたメモリセル配置部を有するメモリマクロとが混載される場合がある。
【０００８】
そしてかかる構成のメモリ混載ロジックＬＳＩでは、複数のビット線の配置状態（すなわち、非反転配置及び反転配置の配置状態）が異なる２種類のメモリマクロが混載する場合、図１０に示すように、メモリマクロ１においてメモリセル配置部２の非反転配置された複数のビット線と、インターフェース回路３の複数のデータ入力線ＤＩ及びデータ出力線（図示せず）とが対向していれば、当該メモリセル配置部２及びインターフェース回路３間でデータ入力線ＤＩ及びデータ出力線を交差させずに配線することができる。
【０００９】
これに対して図１１に示すように、メモリマクロ４において複数のビット線が反転配置されたメモリセル配置部５に対して、複数のビット線の非反転配置に対応するインターフェース回路３（すなわち、図１０に示すインターフェース回路３）を適用すると、メモリセル配置部５及びインターフェース回路３間でデータ入力線ＤＩ及びデータ出力線をそれぞれ交差させて配線することになり、当該交差したデータ入力線ＤＩ同士や交差したデータ出力線同士等において線間容量結合による干渉ノイズ（すなわち、クロストークノイズ）が発生し、その結果、複数のメモリセルに対してデータを的確に書き込み及び読み出し難くなる場合がある。
【００１０】
このためかかるメモリ混載ロジックＬＳＩでは、２種類のメモリマクロが混載する場合、メモリセル配置部及びインターフェース回路間で複数のビット線の配置状態によらずにデータ入力線及びデータ出力線を交差させずに配線するには、複数のビット線の非反転配置及び反転配置に応じて２種類のインターフェース回路を設計する必要があり、設計作業が煩雑化するという問題があった。
【００１１】
本発明は以上の点を考慮してなされたもので、設計作業を簡易化し得る半導体記憶装置を提案しようとするものである。
【課題を解決するための手段】
【００１２】
かかる課題を解決するため本発明においては、アレイ状に配置された複数のメモリセルと、１列分の所定数のメモリセルがそれぞれ接続され、所定の順番で非反転配置又は当該所定の順番を反転させて反転配置される並列な複数のビット線とを有する半導体メモリに対応するデータ入力回路に対して、当該半導体メモリの複数のビット線にそれぞれ対応する複数のデータ入力幹線と、非反転配置される複数のビット線にそれぞれ第１の入力支線一端を対向させるように想定されて並列に配線され、第１の入力支線他端が当該第１の入力支線一端を対向させるように想定されたビット線に対応するデータ入力幹線に接続された複数の第１のデータ入力支線と、反転配置される複数のビット線にそれぞれ第２の入力支線一端を対向させるように想定されて並列に配線され、第２の入力支線他端が当該第２の入力支線一端を対向させるように想定されたビット線に対応するデータ入力幹線に接続された複数の第２のデータ入力支線と、非反転配置及び反転配置で互いに同じ配置位置となる２本のビット線に対向させるように想定された一対の第１及び第２の入力支線一端に接続された複数の入力線接続切替手段とを設けるようにし、当該複数の入力線接続切替手段により複数のビット線に対する実際の非反転配置及び反転配置に応じて、一対の第１及び第２の入力支線一端の何れか一方のみを想定通りに実際に対向したビット線に接続するようにした。
【００１３】
従って複数のビット線が非反転配置及び反転配置の何れの状態に配置された半導体メモリに対しても、当該半導体メモリ及びデータ入力回路間で入力線接続切替手段とビット線とを接続するデータ入力線を交差させることなく、そのデータ入力回路を共用することができる。
【００１４】
また本発明においては、アレイ状に配置された複数のメモリセルと、１列分の所定数のメモリセルがそれぞれ接続され、所定の順番で非反転配置又は当該所定の順番を反転させて反転配置される並列な複数のビット線とを有する半導体メモリに対応するデータ出力回路に対して、半導体メモリの複数のビット線にそれぞれ対応する複数のデータ出力幹線と、複数のビット線にそれぞれ出力支線一端を対向させて並列に配線された複数のデータ出力支線と、複数のデータ出力支線の出力支線他端に対して、それぞれ非反転配置であれば出力支線一端が接続されると想定されるビット線に対応するデータ出力幹線と、反転配置であれば出力支線一端が接続されると想定されるビット線に対応するデータ出力幹線とのうち何れか一方のみを接続する複数の出力線接続切替手段を設けるようにし、当該複数の出力線接続切替手段により複数のビット線に対する実際の非反転配置及び反転配置に応じて、複数のデータ出力支線の出力支線他端に出力支線一端が想定通りに実際に接続されたビット線に対応する一方のデータ出力幹線のみを接続し、他方のデータ出力幹線を接続しないようにした。
【００１５】
従って複数のビット線が非反転配置及び反転配置の何れの状態に配置された半導体メモリに対しても、当該半導体メモリ及びデータ出力回路間でデータ出力支線を交差させることなく、そのデータ出力回路を共用することができる。
【発明の効果】
【００１６】
本発明によれば、半導体メモリに対応するデータ入力回路に対して、当該半導体メモリの複数のビット線にそれぞれ対応する複数のデータ入力幹線と、非反転配置される複数のビット線にそれぞれ第１の入力支線一端を対向させるように想定されて並列に配線され、第１の入力支線他端が当該第１の入力支線一端を対向させるように想定されたビット線に対応するデータ入力幹線に接続された複数の第１のデータ入力支線と、反転配置される複数のビット線にそれぞれ第２の入力支線一端を対向させるように想定されて並列に配線され、第２の入力支線他端が当該第２の入力支線一端を対向させるように想定されたビット線に対応するデータ入力幹線に接続された複数の第２のデータ入力支線と、非反転配置及び反転配置で互いに同じ配置位置となる２本のビット線に対向させるように想定された一対の第１及び第２の入力支線一端に接続された複数の入力線接続切替手段とを設けておき、複数の入力線接続切替手段により複数のビット線に対する実際の非反転配置及び反転配置に応じて、一対の第１及び第２の入力支線一端の何れか一方のみを想定通りに実際に対向したビット線に接続するようにしたことにより、複数のビット線が非反転配置及び反転配置の何れの状態に配置された半導体メモリに対しても、当該半導体メモリ及びデータ入力回路間で入力線接続切替手段とビット線とを接続するデータ入力線を交差させることなく、そのデータ入力回路を共用することができ、かくして半導体記憶装置の設計作業を簡易化することができる。
【００１７】
また本発明によれば、半導体メモリに対応するデータ出力回路に対して、半導体メモリの複数のビット線にそれぞれ対応する複数のデータ出力幹線と、複数のビット線にそれぞれ出力支線一端を対向させて並列に配線された複数のデータ出力支線と、複数のデータ出力支線の出力支線他端に対して、それぞれ非反転配置であれば出力支線一端が接続されると想定されるビット線に対応するデータ出力幹線と、反転配置であれば出力支線一端が接続されると想定されるビット線に対応するデータ出力幹線とのうち何れか一方のみを接続する複数の出力線接続切替手段を設けておき、当該複数の出力線接続切替手段により複数のビット線に対する実際の非反転配置及び反転配置に応じて、複数のデータ出力支線の出力支線他端に出力支線一端が想定通りに実際に接続されたビット線に対応する一方のデータ出力幹線のみを接続し、他方のデータ出力幹線を接続しないようにしたことにより、複数のビット線が非反転配置及び反転配置の何れの状態に配置された半導体メモリに対しても、当該半導体メモリ及びデータ出力回路間でデータ出力支線を交差させることなく、そのデータ出力回路を共用することができ、かくして半導体記憶装置の設計作業を簡易化することができる。
【発明を実施するための最良の形態】
【００１８】
以下図面について、本発明の一実施の形態を詳述する。
【００１９】
図１において、１０は全体として本発明を適用したシステムＬＳＩ構成の半導体集積回路装置を示し、ＤＲＡＭでなる複数の半導体メモリ１１乃至１４と共に、当該複数の半導体メモリ１１乃至１４に対して記憶再生する所定データに符号化処理や復号処理等を施す各種データ処理回路（図示せず）が搭載されている。
【００２０】
図２及び図３に示すように、各半導体メモリ１１乃至１４は、データ記憶素子の最小単位となる複数のメモリセルＭＳがアレイ状に配置されると共に、当該アレイ状に配置された各メモリセルＭＳの行を特定するための並列な複数のワード線ＷＬ０乃至ＷＬＭと、列を特定するための並列な複数のビット線ＢＬ０乃至ＢＬ７とが格子状に配線され、当該複数のワード線ＷＬ０乃至ＷＬＭ及び複数のビット線ＢＬ０乃至ＢＬ７の交差部分でそれぞれメモリセルＭＳがこれに近接する１本のワード線ＷＬ０乃至ＷＬＭ及び１本のビット線ＢＬ０乃至ＢＬ７に接続されている。
【００２１】
因みに、実際に各半導体メモリ１１乃至１４には、 128本や 256本又はそれ以上の多数のビット線が設けられている。
【００２２】
しかしながらこの実施の形態では、説明の便宜上及び図面の簡略化のため、各半導体メモリ１１乃至１４にそれぞれ８本のビット線ＢＬ０乃至ＢＬ７が設けられているものとして以下に説明する。
【００２３】
そして各半導体メモリ１１乃至１４は、互いにメモリセルＭＳの個数や、ワード線ＷＬ０乃至ＷＬＭの本数及びビット線ＢＬ０乃至ＢＬ７の本数が同じであるものの、例えば半導体メモリ１１及び１３（図２）は、複数のビット線ＢＬ０乃至ＢＬ７に対して、当該ビット線ＢＬ０乃至ＢＬ７に接続された１列分の所定数のメモリセルＭＳの当該列を特定可能なアドレス（「０」乃至「７」）が矢印Ａに示す一方向に沿って順番に割り当てられている。
【００２４】
これに対して各半導体メモリ１１乃至１４のうち残りの半導体メモリ１２及び１４（図３）は、複数のビット線ＢＬ０乃至ＢＬ７に対して、当該ビット線ＢＬ０乃至ＢＬ７に接続された１列分の所定数のメモリセルＭＳの当該列を特定可能なアドレス（「０」乃至「７」）が矢印Ａに示す一方向とは逆向きの矢印Ｂに示す他方向に沿って順番に割り当てられている。
【００２５】
従って一方の半導体メモリ１１及び１３は、「０」から「７」までのアドレスが割り当てられた複数のビット線ＢＬ０乃至ＢＬ７が一方向に沿って順番に配置（以下、これを非反転配置と呼ぶ）されているものの、これに対して他方の半導体メモリ１２及び１４は、一方の半導体メモリ１１及び１３の各ビット線ＢＬ０乃至ＢＬ７に対して配置位置を反転させて、「０」から「７」までのアドレスが割り当てられた複数のビット線ＢＬ０乃至ＢＬ７が他方向に沿って順番に配置（以下、これを反転配置と呼ぶ）されている。
【００２６】
また半導体集積回路装置１０（図１）は、各半導体メモリ１１乃至１４の入出力端の近傍にそれぞれ同様構成のデータ入出力部１５乃至１８が配置されている。
【００２７】
各データ入出力部１５乃至１８は、半導体メモリ１１乃至１４の複数のビット線ＢＬ０乃至ＢＬ７にそれぞれ対応し、かつ並列に配線された複数の入力データ送出線２０及び出力データ送出線２１（入力データ送出線２０及び出力データ送出線２１の本数は、それぞれ１個の半導体メモリ１１乃至１４の複数のビット線ＢＬ０乃至ＢＬ７の本数と同数である）を介して直列接続されている。
【００２８】
さらに半導体集積回路装置１０は、所定位置に配置されたテスト回路１９の出力端が、半導体メモリ１１乃至１４の複数のビット線ＢＬ０乃至ＢＬ７にそれぞれ対応し、かつ並列に配線された複数の入力データ送出線２２（入力データ送出線２２の本数は１個の半導体メモリ１１乃至１４の複数のビット線ＢＬ０乃至ＢＬ７の本数と同数である）を介して、直列接続された各データ入出力部１５乃至１８のうち一方の端に配置されたデータ入出力部１５の入力端に接続されている。
【００２９】
これに加えてテスト回路１９の入力端は、半導体メモリ１１乃至１４の複数のビット線ＢＬ０乃至ＢＬ７にそれぞれ対応し、かつ並列に配線された複数の出力データ送出線２３（出力データ送出線２３の本数は１個の半導体メモリ１１乃至１４の複数のビット線ＢＬ０乃至ＢＬ７の本数と同数である）を介して、直列接続された各データ入出力部１５乃至１８のうち他方の端に配置されたデータ入出力部１８の出力端に接続されている。
【００３０】
そしてテスト回路１９は、半導体メモリ１１乃至１４に対するテストデータの書込時、テスト対象の半導体メモリ１１乃至１４に対応するデータ入出力部１５乃至１８を選択してテスト用の動作を実行させるように制御する。
【００３１】
この状態でテスト回路１９は、テスト対象の半導体メモリ１１乃至１４に対してテストデータを書き込むべきメモリセルＭＳが接続されたビット線ＢＬ０乃至ＢＬ７を選択し、そのテストデータを当該選択したビット線（以下、これを特に選択ビット線と呼ぶ）ＢＬ０乃至ＢＬ７に対応する入力データ送出線２２を介して、直列接続された各データ入出力部１５乃至１８のうち一方の端に配置されたデータ入出力部１５に送出する。
【００３２】
このとき各データ入出力部１５乃至１８は、テスト用の動作を実行するように制御されていなければ、前段のテスト回路１９又はデータ入出力部１５乃至１７から与えられたテストデータをそのまま選択ビット線ＢＬ０乃至ＢＬ７に対応する入力データ送出線２０を介して後段のデータ入出力部１６乃至１８に順次送出する。
【００３３】
これに対して各データ入出力部１５乃至１８は、テスト用の動作を実行するように制御されていれば、前段から与えられたテストデータを対応する半導体メモリ１１乃至１４に送出する。
【００３４】
これにより半導体メモリ１１乃至１４（図２及び図３）は、対応するデータ入出力部１５乃至１８から与えられたテストデータを入力端子ＩＴ０乃至ＩＴ７、入力線ＤＩＬ０乃至ＤＩＬ７及び入出力切替回路２５Ａ乃至２５Ｄを順次介して選択ビット線ＢＬ０乃至ＢＬ７に取り込んで、当該選択ビット線ＢＬ０乃至ＢＬ７に接続された複数のメモリセルＭＳにそれぞれテストデータを書き込む。
【００３５】
またテスト回路１９（図１）は、テスト対象の半導体メモリ１１乃至１４に対するテストデータの読出時、当該テスト対象の半導体メモリ１１乃至１４に対応するデータ入出力部１５乃至１８を選択してテスト用の動作を実行させるように制御する。
【００３６】
この状態でテスト回路１９は、テスト対象の半導体メモリ１１乃至１４に対してテストデータの読出命令と共に当該テストデータを読み出すべきメモリセルＭＳが接続されたビット線ＢＬ０乃至ＢＬ７を指定する。
【００３７】
これにより半導体メモリ１１乃至１４（図２及び図３）は、テスト回路１９によって指定されたビット線（以下、これを特に指定ビット線と呼ぶ）ＢＬ０乃至ＢＬ７に接続されている複数のメモリセルＭＳからそれぞれテストデータを読み出すと共に、当該読み出したテストデータを入出力切替回路２５Ａ乃至２５Ｄ、出力線ＤＯＬ０乃至ＤＯＬ７及び出力端子ＯＴ０乃至ＯＴ７を順次介してデータ入出力部１５乃至１８に送出する。
【００３８】
このときデータ入出力部１５乃至１８（図１）は、テスト用の動作を実行するように制御されていれば、対応する半導体メモリ１１乃至１４で読み出されたテストデータを取り込むと共に、当該取り込んだテストデータを指定ビット線ＢＬ０乃至ＢＬ７に対応する出力データ送出線２１又は２３を介して後段のデータ入出力部１６乃至１８又はテスト回路１９に送出する。
【００３９】
これに対してデータ入出力部１５乃至１８は、テスト用の動作を実行するように制御されていなければ、前段のデータ入出力部１５乃至１７から与えられたテストデータをそのまま指定ビット線ＢＬ０乃至ＢＬ７に対応する出力データ送出線２１又は２３を介して後段のデータ入出力部１６乃至１８又はテスト回路１９に送出する。
【００４０】
このようにしてテスト回路１９は、テストデータをデータ入出力部１５乃至１８を介してテスト対象の半導体メモリ１１乃至１４に送出して複数のメモリセルＭＳに書き込ませた後、当該メモリセルＭＳから読み出したテストデータを再びデータ入出力部１５乃至１８を介して取り込んで、当該複数のメモリセルＭＳに書き込む前のテストデータと一旦書き込んで読み出したテストデータとを比較することにより、テスト対象の半導体メモリ１１乃至１４に対して複数のメモリセルＭＳの書き込み及び読み出しの動作が正常であるか否かをテストし得るようになされている。
【００４１】
ここで図４及び図５に示すように、各データ入出力部１５乃至１８は、それぞれ同様に構成され、データ入力回路３０及びデータ出力回路３１が設けられている。
【００４２】
データ入力回路３０（図４）は、半導体メモリ１１乃至１４の複数のビット線ＢＬ０乃至ＢＬ７にそれぞれ対応し、かつ並列に配線された複数のデータ入力幹線ＩＭＬ０乃至ＩＭＬ７（このデータ入力幹線ＩＭＬ０乃至ＩＭＬ７の本数は１個の半導体メモリ１１乃至１４のビット線ＢＬ０乃至ＢＬ７の本数と同数である）を有し、当該複数のデータ入力幹線ＩＭＬ０乃至ＩＭＬ７の入力端がそれぞれ対応する入力データ送出線２０又は２２に接続されると共に、出力端がそれぞれ対応する入力データ送出線２０に接続されている。
【００４３】
またデータ入力回路３０は、対応する半導体メモリ１１及び１３において非反転配置される複数のビット線ＢＬ０乃至ＢＬ７にそれぞれ第１の入力支線一端を対向させるように想定されて並列に配線された複数の第１のデータ入力支線ＩＳＬ１０乃至ＩＳＬ１７を有している。
【００４４】
そして複数の第１のデータ入力支線ＩＳＬ１０乃至ＩＳＬ１７の第１の入力支線他端は、それぞれ第１の入力支線一端を対向させるように想定されたビット線ＢＬ０乃至ＢＬ７に対応するデータ入力幹線ＩＭＬ０乃至ＩＭＬ７に対して、所定位置に挿入された第１の送出切替器３２Ａ乃至３２Ｈに接続されている。
【００４５】
さらにデータ入力回路３０は、対応する半導体メモリ１２及び１４において反転配置される複数のビット線ＢＬ０乃至ＢＬ７にそれぞれ第２の入力支線一端を対向させるように想定されて並列に配線された複数の第２のデータ入力支線ＩＳＬ２０乃至ＩＳＬ２７を有している。
【００４６】
そして複数の第２のデータ入力支線ＩＳＬ２０乃至ＩＳＬ２７の第２の入力支線他端は、それぞれ第２の入力支線一端を対向させるように想定されたビット線ＢＬ０乃至ＢＬ７に対応するデータ入力幹線ＩＭＬ０乃至ＩＭＬ７に対して、所定位置に挿入された第２の送出切替器３３Ａ乃至３３Ｈに接続されている。
【００４７】
これに加えてデータ入力回路３０は、複数のビット線ＢＬ０乃至ＢＬ７に対する非反転配置及び反転配置で互いに同じ配置位置となる、非反転配置で「０」のアドレスが割り与えられたビット線ＢＬ０及び反転配置で［７］のアドレスが割り当てられたビット線ＢＬ７や、非反転配置で「１」のアドレスが割り当てられたビット線ＢＬ１及び反転配置で「６」のアドレスが割り当てられたビット線ＢＬ６のような２本のビット線ＢＬ０乃至ＢＬ７と対向する一対の第１及び第２のデータ入力支線ＩＳＬ１０及びＩＳＬ２０、ＩＳＬ１１及びＩＳＬ２１、……、ＩＳＬ１７及びＩＳＬ２７の第１及び第２の入力支線一端同士がそれぞれ入力線接続切替器３４Ａ乃至３４Ｈの入力端に接続されている。
【００４８】
各入力線接続切替器３４Ａ乃至３４Ｈの出力端にはテストデータ入力線ＴＩＬ０乃至ＴＩＬ７が接続されている。
【００４９】
そして各テストデータ入力線ＴＩＬ０乃至ＴＩＬ７は、データ入力回路３０に対応する半導体メモリ１１及び１３に複数のビット線ＢＬ０乃至ＢＬ７が実際には非反転配置されていると、その半導体メモリ１１及び１３において入力端子ＩＴ０乃至ＩＴ７、入力線ＤＩＬ０乃至ＤＩＬ７及び入出力切替回路２５Ａ乃至２５Ｄを順次介して、第１の入力支線一端を対向させるように想定されていたビット線ＢＬ０乃至ＢＬ７に接続される。
【００５０】
また各テストデータ入力線ＴＩＬ０乃至ＴＩＬ７は、データ入力回路３０に対応する半導体メモリ１２及び１４に複数のビット線ＢＬ０乃至ＢＬ７が反転配置されていると、入力端子ＩＴ０乃至ＩＴ７、入力線ＤＩＬ０乃至ＤＩＬ７及び入出力切替回路２５Ａ乃至２５Ｄを順次介して、第２の入力支線一端を対向させるように想定されていたビット線ＢＬ０乃至ＢＬ７に接続される。
【００５１】
そして各入力線接続切換器３４Ａ乃至３４Ｈは、半導体集積回路装置１０が始めて起動したとき、データ入力回路３０に対応する半導体メモリ１１乃至１４から複数のビット線ＢＬ０乃至ＢＬ７に対する配置状態（非反転配置及び反転配置の何れか）を通知するために予め保持していた配置状態通知情報が与えられる。
【００５２】
これにより各入力線接続切替器３４Ａ乃至３４Ｈは、それぞれ配置状態通知情報に応じて、データ入力回路３０に対応する半導体メモリ１１及び１３で複数のビット線ＢＬ０乃至ＢＬ７が非反転配置されていることを検出すると、一対の第１及び第２のデータ入力支線ＩＳＬ１０及びＩＳＬ２０、……、ＩＳＬ１７及びＩＳＬ２７の第１及び第２の入力支線一端のうち一方の第１のデータ入力支線ＩＳＬ１０乃至ＩＳＬ１７の第１の入力支線一端のみを選択して、想定通りに実際に対向したビット線ＢＬ０乃至ＢＬ７に自動的に接続し、その接続状態を維持するように設定する。
【００５３】
これに対して各入力線接続切替器３４Ａ乃至３４Ｈは、それぞれ配置状態通知情報に応じて、データ入力回路３０に対応する半導体メモリ１２及び１４で複数のビット線ＢＬ０乃至ＢＬ７が反転配置されていることを検出すると、一対の第１及び第２のデータ入力支線ＩＳＬ１０及びＩＳＬ２０、……、ＩＳＬ１７及びＩＳＬ２７の第１及び第２の入力支線一端のうち他方の第２のデータ入力支線ＩＳＬ２０乃至ＩＳＬ２７の第２の入力支線一端のみを選択して、想定通りに実際に対向したビット線ＢＬ０乃至ＢＬ７に自動的に接続し、その接続状態を維持するように設定する。
【００５４】
これに加えてデータ入力回路３０は、半導体集積回路装置１０が始めて起動したときには、当該データ入力回路３０に対応する半導体メモリ１１乃至１４から配置状態通知情報が第１及び第２の送出切替器３２Ａ乃至３２Ｈ及び３３Ａ乃至３３Ｈにも与えられる。
【００５５】
これにより第１の送出切替器３２Ａ乃至３２Ｈは、それぞれ配置状態通知情報に応じて、データ入力回路３０に対応する半導体メモリ１１及び１３で複数のビット線ＢＬ０乃至ＢＬ７が非反転配置されていることを検出すると、データ入力幹線ＩＭＬ０乃至ＩＭＬ７に対する第１の送出切替器３２Ａ乃至３２Ｈの挿入位置で当該データ入力幹線ＩＭＬ０乃至ＩＭＬ７の入力端側に対して、そのデータ入力幹線ＩＭＬ０乃至ＩＭＬ７の出力端側と、第１のデータ入力支線ＩＳＬ１０乃至ＩＳＬ１７の第１の入力支線他端とを接続切替可能な状態に設定する。
【００５６】
また第２の送出切替器３３Ａ乃至３３Ｈは、それぞれ配置状態通知情報に応じて、データ入力回路３０に対応する半導体メモリ１１及び１３で複数のビット線ＢＬ０乃至ＢＬ７が非反転配置されていることを検出すると、データ入力幹線ＩＭＬ０乃至ＩＭＬ７に対する第２の送出切替器３３Ａ乃至３３Ｈの挿入位置で当該データ入力幹線ＩＭＬ０乃至ＩＭＬ７の入力端側に対して、そのデータ入力幹線ＩＭＬ０乃至ＩＭＬ７の出力端側のみを固定的に接続し、第２の入力支線他端を接続しないように設定する。
【００５７】
これに対して第１の送出切替器３２Ａ乃至３２Ｈは、それぞれ配置状態通知情報に応じて、データ入力回路３０に対応する半導体メモリ１２及び１４で複数のビット線ＢＬ０乃至ＢＬ７が反転配置されていることを検出すると、データ入力幹線ＩＭＬ０乃至ＩＭＬ７に対する第１の送出切替器３２Ａ乃至３２Ｈの挿入位置で当該データ入力幹線ＩＭＬ０乃至ＩＭＬ７の入力端側に対して、そのデータ入力幹線ＩＭＬ０乃至ＩＭＬ７の出力端側のみを固定的に接続し、第１の入力支線他端を接続しないように設定する。
【００５８】
また第２の送出切替器３３Ａ乃至３３Ｈは、それぞれ配置状態通知情報に応じて、データ入力回路３０に対応する半導体メモリ１２及び１４で複数のビット線ＢＬ０乃至ＢＬ７が反転配置されていることを検出すると、データ入力幹線ＩＭＬ０乃至ＩＭＬ７に対する第２の送出切替器３３Ａ乃至３３Ｈの挿入位置で当該データ入力幹線ＩＭＬ０乃至ＩＭＬ７の入力端側に対して、そのデータ入力幹線ＩＭＬ０乃至ＩＭＬ７の出力端側と、第２のデータ入力支線ＩＳＬ２０乃至ＩＳＬ２７の第２の入力支線他端とを接続切替可能な状態に設定する。
【００５９】
そしてデータ入力回路３０は、対応する半導体メモリ１１及び１３で複数のビット線ＢＬ０乃至ＢＬ７が非反転配置されており、テスト回路１９によりテスト用の動作を実行するように制御されていなければ、第１の送出切替器３２Ａ乃至３２Ｈによりデータ入力幹線ＩＭＬ０乃至ＩＭＬ７の入力端側に対して出力端側を接続する。
【００６０】
これによりデータ入力回路３０は、前段のテスト回路１９又は他のデータ入力回路３０から送出されたテストデータをそのままデータ入力幹線ＩＭＬ０乃至ＩＭＬ７を介して後段の他のデータ入力回路３０に送出する。
【００６１】
またデータ入力回路３０は、対応する半導体メモリ１１及び１３で複数のビット線ＢＬ０乃至ＢＬ７が非反転配置されており、テスト回路１９によりテスト用の動作を実行するように制御されていれば、第１の送出切替器３２Ａ乃至３２Ｈによりデータ入力幹線ＩＭＬ０乃至ＩＭＬ７の入力端側に対して第１のデータ入力支線ＩＳＬ１０乃至ＩＳＬ１７の第１の入力支線他端を接続する。
【００６２】
これによりデータ入力回路３０は、前段のテスト回路１９又は他のデータ入力回路３０から送出されたテストデータをデータ入力幹線ＩＭＬ０乃至ＩＭＬ７に取り込んで第１の送出切替器３２Ａ乃至３２Ｈから第１のデータ入力支線ＩＳＬ１０乃至ＩＳＬ１７及び入力線接続切換器３４Ａ乃至３４Ｈ並びにテストデータ入力線ＴＩＬ０乃至ＴＩＬ７を順次介して当該半導体メモリ１１及び１３に送出し、かくしてそのテストデータをメモリセルＭＳに書き込ませる。
【００６３】
これに対してデータ入力回路３０は、対応する半導体メモリ１２及び１４で複数のビット線ＢＬ０乃至ＢＬ７が反転配置されており、テスト回路１９によりテスト用の動作を実行するように制御されていなければ、第２の送出切替器３３Ａ乃至３３Ｈによりデータ入力幹線ＩＭＬ０乃至ＩＭＬ７の入力端側に対して出力端側を接続する。
【００６４】
これによりデータ入力回路３０は、前段のテスト回路１９又は他のデータ入力回路３０から送出されたテストデータをそのままデータ入力幹線ＩＭＬ０乃至ＩＭＬ７を介して後段の他のデータ入力回路３０に送出する。
【００６５】
またデータ入力回路３０は、対応する半導体メモリ１２及び１４で複数のビット線ＢＬ０乃至ＢＬ７が反転配置されており、テスト回路１９によりテスト用の動作を実行するように制御されていれば、第２の送出切替器３３Ａ乃至３３Ｈによりデータ入力幹線ＩＭＬ０乃至ＩＭＬ７の入力端側に対して第２のデータ入力支線ＩＳＬ２０乃至ＩＳＬ２７の第２の入力支線他端を接続する。
【００６６】
これによりデータ入力回路３０は、前段のテスト回路１９又は他のデータ入力回路３０から送出されたテストデータをデータ入力幹線ＩＭＬ０乃至ＩＭＬ７に取り込んで第２の送出切替器３３Ａ乃至３３Ｈから第２のデータ入力支線ＩＳＬ２０乃至ＩＳＬ２７及び入力線接続切換器３４Ａ乃至３４Ｈ並びにテストデータ入力線ＴＩＬ０乃至ＴＩＬ７を順次介して当該半導体メモリ１２及び１４に送出し、かくしてそのテストデータをメモリセルＭＳに書き込ませる。
【００６７】
一方、データ出力回路３１（図５）は、半導体メモリ１１乃至１４の複数のビット線ＢＬ０乃至ＢＬ７にそれぞれ対応し、かつ並列に配線された複数のデータ出力幹線ＯＭＬ０乃至ＯＭＬ７（このデータ出力幹線ＯＭＬ０乃至ＯＭＬ７の本数は１個の半導体メモリ１１乃至１４のビット線ＢＬ０乃至ＢＬ７の本数と同数である）を有し、当該複数のデータ出力幹線ＯＭＬ０乃至ＯＭＬ７の入力端がそれぞれ対応する出力データ送出線２１に接続されると共に、出力端がそれぞれ対応する出力データ送出線２１又は２３に接続されている。
【００６８】
またデータ出力回路３１には、対応する半導体メモリ１１乃至１４の複数のビット線ＢＬ０乃至ＢＬ７にそれぞれ出力端子ＯＴ０乃至ＯＴ７、出力線ＤＯＬ０乃至ＤＯＬ７及び入出力切替回路２５Ａ乃至２５Ｄを順次介して、出力支線一端が接続されて並列に配線された複数のデータ出力支線ＯＳＬ０乃至ＯＳＬ７が設けられている。
【００６９】
さらに複数のデータ出力支線ＯＳＬ０乃至ＯＳＬ７の出力支線他端は、それぞれ非反転配置で出力支線一端が接続されると想定されるビット線ＢＬ０乃至ＢＬ７に対応するデータ出力幹線ＯＭＬ０乃至ＯＭＬ７に対して所定位置に挿入された第１の出力線接続切替器３５Ａ乃至３５Ｈに接続され、かつ反転配置で出力支線一端が接続されると想定されるビット線ＢＬ０乃至ＢＬ７に対応するデータ出力幹線ＯＭＬ０乃至ＯＭＬ７に対して所定位置に挿入された第２の出力線接続切替器３６Ａ乃至３６Ｈに接続されている。
【００７０】
そして第１及び第２の出力線接続切換器３５Ａ乃至３５Ｈ及び３６Ａ乃至３６Ｈは、半導体集積回路装置１０が始めて起動したとき、データ出力回路３１に対応する半導体メモリ１１乃至１４から配置状態通知情報が与えられる。
【００７１】
これにより第１の出力線接続切替器３５Ａ乃至３５Ｈは、それぞれ配置状態通知情報に応じて、データ出力回路３１に対応する半導体メモリ１１及び１３で複数のビット線ＢＬ０乃至ＢＬ７が非反転配置されていることを検出すると、その非反転配置で出力支線一端が想定通りに実際に接続されたビット線ＢＬ０乃至ＢＬ７に対応するデータ出力幹線ＯＭＬ０乃至ＯＭＬ７の第１の出力線接続切替器３５Ａ乃至３５Ｈの挿入位置で、当該データ出力幹線ＯＭＬ０乃至ＯＭＬ７の出力端側に対して、そのデータ出力幹線ＯＭＬ０乃至ＯＭＬ７の入力端側と、データ出力支線ＯＳＬ１乃至ＯＳＬ７の出力支線他端とを接続切替可能な状態に設定する。
【００７２】
また第２の出力線接続切替器３６Ａ乃至３６Ｈは、それぞれ配置状態通知情報に応じて、データ出力回路３１に対応する半導体メモリ１１及び１３で複数のビット線ＢＬ０乃至ＢＬ７が非反転配置されていることを検出すると、データ出力幹線ＯＭＬ０乃至ＯＭＬ７に対する第２の出力線接続切替器３６Ａ乃至３６Ｎの挿入位置で、当該データ出力幹線ＯＭＬ０乃至ＯＭＬ７の出力端側に対して、そのデータ出力幹線ＯＭＬ０乃至ＯＭＬ７の入力端側のみを固定的に接続し、出力支線他端は接続しないように設定する。
【００７３】
これに対して第１の出力線接続切替器３５Ａ乃至３５Ｈは、それぞれ配置状態通知情報に応じて、データ出力回路３１に対応する半導体メモリ１２及び１４で複数のビット線ＢＬ０乃至ＢＬ７が反転配置されていることを検出すると、データ出力幹線ＯＭＬ０乃至ＯＭＬ７に対する第１の出力線接続切替器３５Ａ乃至３５Ｈの挿入位置で、当該データ出力幹線ＯＭＬ０乃至ＯＭＬ７の出力端側に対して、そのデータ出力幹線ＯＭＬ０乃至ＯＭＬ７の入力端側のみを固定的に接続し、出力支線他端を接続しないように設定する。
【００７４】
また第２の出力線接続切替器３６Ａ乃至３６Ｈは、それぞれ配置状態通知情報に応じて、データ出力回路３１に対応する半導体メモリ１２及び１４で複数のビット線ＢＬ０乃至ＢＬ７が反転配置されていることを検出すると、その反転配置で出力支線一端が想定通りに実際に接続されたビット線ＢＬ０乃至ＢＬ７に対応するデータ出力幹線ＯＭＬ０乃至ＯＭＬ７の第２の出力線接続切替器３６Ａ乃至３６Ｎの挿入位置で、当該データ出力幹線ＯＭＬ０乃至ＯＭＬ７の出力端側に対して、そのデータ出力幹線ＯＭＬ０乃至ＯＭＬ７の入力端側と、データ出力支線ＯＳＬ０乃至ＯＳＬ７の出力支線他端とを接続切替可能な状態に設定する。
【００７５】
そしてデータ出力回路３１は、対応する半導体メモリ１１及び１３で複数のビット線ＢＬ０乃至ＢＬ７が実際に非反転配置されており、テスト回路１９によりテスト用の動作を実行するように制御されていなければ、第１の出力線接続切替器３５Ａ乃至３５Ｈによりデータ出力幹線ＯＭＬ０乃至ＯＭＬ７の出力端側に対して入力端側を接続する。
【００７６】
これによりデータ出力回路３１は、前段の他のデータ出力回路３１から送出されたテストデータをそのままデータ出力幹線ＯＭＬ０乃至ＯＭＬ７を介して後段の他のデータ出力回路３１又はテスト回路１９に送出する。
【００７７】
またデータ出力回路３１は、対応する半導体メモリ１１及び１３で複数のビット線ＢＬ０乃至ＢＬ７が実際に非反転配置されており、テスト回路１９によりテスト用の動作を実行するように制御されていれば、第１の出力線接続切替器３５Ａ乃至３５Ｈによりデータ出力幹線ＯＭＬ０乃至ＯＭＬ７の出力端側に対してデータ出力支線ＯＳＬ０乃至ＯＳＬ７の出力支線他端を接続する。
【００７８】
これによりデータ出力回路３１は、対応する半導体メモリ１１及び１３のメモリセルＭＳから読み出されたテストデータをデータ出力支線ＯＳＬ０乃至ＯＳＬ７に取り込んで第１の出力線接続切替器３５Ａ乃至３５Ｈ及びデータ出力幹線ＯＭＬ０乃至ＯＭＬ７を順次介して後段のデータ出力回路３１又はテスト回路１９に送出する。
【００７９】
これに対してデータ出力回路３１は、対応する半導体メモリ１２及び１４で複数のビット線ＢＬ０乃至ＢＬ７が実際に反転配置されており、テスト回路１９によりテスト用の動作を実行するように制御されていなければ、第２の出力線接続切替器３６Ａ乃至３６Ｈによりデータ出力幹線ＯＭＬ０乃至ＯＭＬ７の出力端側に対して入力端側を接続する。
【００８０】
これによりデータ出力回路３１は、前段の他のデータ出力回路３１から送出されたテストデータをそのままデータ出力幹線ＯＭＬ０乃至ＯＭＬ７を介して後段の他のデータ出力回路３１又はテスト回路１９に送出する。
【００８１】
またデータ出力回路３１は、対応する半導体メモリ１２及び１４で複数のビット線ＢＬ０乃至ＢＬ７が実際に反転配置されており、テスト回路１９によりテスト用の動作を実行するように制御されていれば、第２の出力線接続切替器３６Ａ乃至３６Ｈによりデータ出力幹線ＯＭＬ０乃至ＯＭＬ７の出力端側に対してデータ出力支線ＯＳＬ０乃至ＯＳＬ７の出力支線他端を接続する。
【００８２】
これによりデータ出力回路３１は、対応する半導体メモリ１２及び１４のメモリセルＭＳから読み出されたテストデータをデータ出力支線ＯＳＬ０乃至ＯＳＬ７に取り込んで第２の出力線接続切替器３６Ａ乃至３６Ｈ及びデータ出力幹線ＯＭＬ０乃至ＯＭＬ７を順次介して後段の他のデータ出力回路３１又はテスト回路１９に送出する。
【００８３】
なおこの実施の形態の場合、データ入出力部１５乃至１８のデータ入力回路３０（図４）には、データ入力幹線ＩＭＬ０乃至ＩＭＬ７や第１及び第２のデータ入力支線ＩＳＬ１０乃至ＩＳＬ１７及びＩＳＬ２０乃至ＩＳＬ２７の多数の所定位置にそれぞれフリップフロップＦＦが挿入されており、各フリップフロップＦＦによりテストデータの出力タイミングを調節している。
【００８４】
すなわち図６及び図７に示すように、データ入力回路３０は、外部から供給されるクロック信号（図７（Ａ））に同期して動作し、対応する半導体メモリ１１乃至１４にテストデータを送出する場合、前段のテスト回路１９又は他のデータ入力回路３０から供給されるテストデータをクロック信号の立ち上がり期間でなるクロックタイミングでデータ入力幹線ＩＭＬ０乃至ＩＭＬ７の入力端に順次取り込む（図７（Ｂ））。
【００８５】
そしてデータ入力回路３０は、データ入力幹線ＩＭＬ０乃至ＩＭＬ７の入力端に取り込んだテストデータを最も入力端側に挿入された第１のフリップフロップＦＦ１及びＦＦ２に取り込むと、当該第１のフリップフロップＦＦ１及びＦＦ２からそのテストデータを当該入力端に取り込んだときのクロックタイミングよりも１クロックタイミング後のクロックタイミングで出力する（図７（Ｃ））。
【００８６】
ここでデータ入力回路３０は、テストデータをデータ入力幹線ＩＭＬ０乃至ＩＭＬ７の中央部よりも入力端側で第１及び第２の送出切替器３２Ａ乃至３２Ｄ及び３３Ａ乃至３３Ｄを介して第１及び第２のデータ入力支線ＩＳＬ１０乃至ＩＳＬ１３及びＩＳＬ２０乃至ＩＳＬ２３に取り込んだとき、当該テストデータを第１及び第２のデータ入力支線ＩＳＬ１０乃至ＩＳＬ１３及びＩＳＬ２０乃至ＩＳＬ２３中の２段の第２及び第３のフリップフロップＦＦ３及びＦＦ４から第１のフリップフロップＦＦ１及びＦＦ２でテストデータを出力したクロックタイミングよりも順次１クロックタイミングずつ後（すなわち、最終的には２クロックタイミング後）のクロックタイミングで出力して（図７（Ｄ）及び（Ｅ））半導体メモリ１１乃至１４に送出する。
【００８７】
またデータ入力回路３０は、データ入力幹線ＩＭＬ０乃至ＩＭＬ７の中央部の第４のフリップフロップＦＦ５及びＦＦ６にテストデータを取り込んだとき、当該第４のフリップフロップＦＦ５及びＦＦ６からそのテストデータを、第１のフリップフロップＦＦ１及びＦＦ２でテストデータを出力したクロックタイミングよりも１クロックタイミング後のクロックタイミングで出力し（図７（Ｆ））、第１及び第２の送出切替器３２Ｅ乃至３２Ｈ及び３３Ｅ乃至３３Ｈを介して第１及び第２のデータ入力支線ＩＳＬ１４乃至ＩＳＬ１７及びＩＳＬ２４乃至ＩＳＬ２７中の第５のフリップフロップＦＦ７から再び１クロックタイミング後のクロックタイミングで出力して（図７（Ｇ））半導体メモリ１１乃至１４に送出する。
【００８８】
これによりデータ入力回路３０は、前段のテスト回路１９又は他のデータ入力回路３０から、対応する半導体メモリ１１乃至１４の全ビット線ＢＬ０乃至ＢＬ７分のテストデータが一斉に供給されると、当該全ビット線ＢＬ０乃至ＢＬ７に対してそれぞれテストデータを同じ出力タイミングで出力してメモリセルＭＳに書き込ませるようになされている。
【００８９】
これに加えてデータ入力回路３０は、前段から供給されたテストデータを後段に送出する場合、データ入力幹線ＩＭＬ０乃至ＩＭＬ７の入力端に所定のクロックタイミングで取り込んだテストデータ（図７（Ｂ））を、当該データ入力幹線ＩＭＬ０乃至ＩＭＬ７の入力端側、中央部、出力端側の３段の第１のフリップフロップＦＦ１及びＦＦ２、第４のフリップフロップＦＦ５及びＦＦ６、第６のフリップフロップＦＦ８及びＦＦ９から順次１クロックタイミングずつ後のクロックタイミングで出力することで（図７（Ｃ）、（Ｆ）及び（Ｈ））、最終的にはテストデータを入力端に取り込んだクロックタイミングから３クロックタイミング後のクロックタイミングで後段に出力している。
【００９０】
従ってデータ入力回路３０は、前段から全データ入力幹線ＩＭＬ０乃至ＩＭＬ７分のテストデータが一斉に供給されたときでも、当該全データ入力幹線ＩＭＬ０乃至ＩＭＬ７分のテストデータを同じ出力タイミングで後段に出力するようになされている。
【００９１】
このようにしてデータ入力回路３０は、データ入力幹線ＩＭＬ０乃至ＩＭＬ７、第１及び第２のデータ入力支線ＩＳＬ１０乃至ＩＳＬ１７及びＩＳＬ２０乃至ＩＳＬ２７に挿入するフリップフロップＦＦの段数及び挿入位置を適宜選定することにより、テストデータの出力タイミングを調節している。
【００９２】
一方、データ入出力部１５乃至１８のデータ出力回路３１（図５）にも、データ出力幹線ＯＭＬ０乃至ＯＭＬ７やデータ出力支線ＯＳＬ０乃至ＯＳＬ７の多数の所定位置にそれぞれフリップフロップＦＦが挿入されており、各フリップフロップＦＦによりテストデータの出力タイミングを調節している。
【００９３】
すなわち図８及び図９に示すように、データ出力回路３１は、外部から供給されるクロック信号（図９（Ａ））に同期して動作し、対応する半導体メモリ１１乃至１４でメモリセルＭＳからテストデータが読み出された場合、そのテストデータをデータ出力幹線ＯＭＬ０乃至ＯＭＬ７の中央部よりも入力端側のデータ出力支線ＯＳＬ０乃至ＯＳＬ３に取り込むと、当該データ出力支線ＯＳＬ０乃至ＯＳＬ３中の第１１のフリップフロップＦＦ１２から所定のクロックタイミングで出力する（図９（Ｄ））。
【００９４】
またデータ出力回路３１は、第１１のフリップフロップＦＦ１２から出力したテストデータを第１又は第２の出力線接続切替器３５Ａ乃至３５Ｄ又は３６Ａ乃至３６Ｄを介してデータ出力幹線ＯＭＬ０乃至ＯＭＬ７の中央部の第１２のフリップフロップＦＦ１３及びＦＦ１４に取り込み、当該第１２のフリップフロップＦＦ１３及びＦＦ１４からそのテストデータを、第１１のフリップフロップＦＦ１２からテストデータを出力したクロックタイミングよりも１クロックタイミング後のクロックタイミングで出力する（図９（Ｅ））。
【００９５】
さらにデータ出力回路３１は、データ出力幹線ＯＭＬ０乃至ＯＭＬ７の中央部よりも出力端側のデータ出力支線ＯＳＬ４乃至ＯＳＬ７にテストデータを取り込むと、当該データ出力支線ＯＳＬ４乃至ＯＳＬ７中の２段の第１３及び第１４のフリップフロップＦＦ１５及びＦＦ１６のうち、１段目の第１３のフリップフロップＦＦ１５からそのテストデータを、第１１のフリップフロップＦＦ１２からテストデータを出力したクロックタイミングと同じクロックタイミングで出力した後（図９（Ｆ））、２段目の第１４のフリップフロップＦＦ１６から引き続きそのテストデータを１クロックタイミング後のクロックタイミングで出力する（図９（Ｇ））。
【００９６】
このようにしてデータ出力回路３１は、データ出力幹線ＯＭＬ０乃至ＯＭＬ７の中央部よりも入力端側及び出力端側の双方のデータ出力支線ＯＳＬ０乃至ＯＳＬ７に取り込んだテストテータをいずれも２クロックタイミング遅延させて当該データ出力幹線ＯＭＬ０乃至ＯＭＬ７の出力端側の第１５のフリップフロップＦＦ１７及びＦＦ１８に取り込み、当該第１５のフリップフロップＦＦ１７及びＦＦ１８からそのテストデータを再び１クロックタイミング後のクロックタイミングで出力する（図９（Ｈ））。
【００９７】
これによりデータ出力回路３１は、対応する半導体メモリ１１乃至１４の全ビット線ＢＬ０乃至ＢＬ７からテストデータが一斉に出力されると、当該全ビット線ＢＬ０乃至ＢＬ７分のテストデータをそれぞれ同じ出力タイミングで後段に出力している。
【００９８】
これに加えてデータ出力回路３１は、前段から供給されたテストデータを後段に送出する場合、データ出力幹線ＯＭＬ０乃至ＯＭＬ７の入力端に所定のクロックタイミングで取り込んだテストデータ（図９（Ｂ））を、当該データ出力幹線ＯＭＬ０乃至ＯＭＬ７の入力端側、中央部、出力端側の３段の第１０のフリップフロップＦＦ１０及びＦＦ１１、第１２のフリップフロップＦＦ１３及びＦＦ１４、第１５のフリップフロップＦＦ１７及びＦＦ１８から順次１クロックタイミングずつ後のクロックタイミングで出力することで（図９（Ｃ）、（Ｅ）、（Ｈ））、最終的にはテストデータを入力端に取り込んだクロックタイミングから３クロックタイミング後のクロックタイミングで後段に出力している。
【００９９】
従ってデータ出力回路３１は、前段から全データ出力幹線ＯＭＬ０乃至ＯＭＬ７分のテストデータが一斉に供給されたときでも、当該全データ出力幹線ＯＭＬ０乃至ＯＭＬ７分のテストデータを同じ出力タイミングで後段に出力するようになされている。
【０１００】
このようにしてデータ出力回路３１は、上述したデータ入力回路３０と同様に、データ出力幹線ＯＭＬ０乃至ＯＭＬ７、データ出力支線ＯＳＬ０乃至ＯＳＬ７に挿入するフリップフロップＦＦの段数及び挿入位置を適宜選定することにより、テストデータの出力タイミングを調節している。
【０１０１】
以上の構成において、半導体集積回路装置１０は、データ入出力部１５乃至１８のデータ入力回路３０において、非反転配置される複数のビット線ＢＬ０乃至ＢＬ７及び反転配置される複数のビット線ＢＬ０乃至ＢＬ７にそれぞれ第１及び第２の入力支線一端を対向させるように想定されて並列に配線された複数の第１及び第２のデータ入力支線ＩＳＬ１０乃至ＩＳＬ１７及びＩＳＬ２０乃至ＩＳＬ２７の第１及び第２の入力支線他端を、当該第１及び第２の入力支線一端が対向すると想定されるビット線ＢＬ０乃至ＢＬ７に対応するデータ入力幹線ＩＭＬ０乃至ＩＭＬ７に接続すると共に、非反転配置及び反転配置で互いに同じ配置位置となる２本のビット線ＢＬ０乃至ＢＬ７と対向させるように想定された一対の第１及び第２のデータ入力支線ＩＳＬ１０及びＩＳＬ２０、……、ＩＳＬ１７及びＩＳＬ２７の第１及び第２の入力支線一端同士をそれぞれ入力線接続切替器３４Ａ乃至３４Ｈに接続しておく。
【０１０２】
そして半導体集積回路装置１０は、テスト動作時、データ入力回路３０において対応する半導体メモリ１１乃至１４の複数のビット線ＢＬ０乃至ＢＬ７に対する実際の配置状態（すなわち、非反転配置及び反転配置）に応じて入力線接続切替器３４Ａ乃至３４Ｈにより一対の第１及び第２のデータ入力支線ＩＳＬ１０及びＩＳＬ２０、……、ＩＳＬ１７及びＩＳＬ２７の第１及び第２の入力支線一端の何れか一方を想定通りに実際に対向したビット線ＢＬ０乃至ＢＬ７に接続する。
【０１０３】
従って半導体集積回路装置１０は、複数のビット線ＢＬ０乃至ＢＬ７が非反転配置及び反転配置の何れの状態に配置された半導体メモリ１１乃至１４に対しても、当該半導体メモリ１１乃至１４及びデータ入力回路３０間でテストデータ入力線ＴＩＬ０乃至ＴＩＬ７を交差させることなく、そのデータ入力回路３０を共用することができる。
【０１０４】
また半導体集積回路装置１０は、データ入出力部１５乃至１８のデータ出力回路３１において、複数のビット線ＢＬ０乃至ＢＬ７にそれぞれ出力支線一端を接続させて並列に配線された複数のデータ出力支線ＯＳＬ０乃至ＯＳＬ７の出力支線他端に、非反転配置で出力支線一端が接続されると想定されたビット線ＢＬ０乃至ＢＬ７に対応するデータ出力幹線ＯＭＬ０乃至ＯＭＬ７中の第１の出力線接続切替器３５Ａ乃至３５Ｈと、反転配置で出力支線一端が接続されると想定されたビット線ＢＬ０乃至ＢＬ７に対応するデータ出力幹線ＯＭＬ０乃至ＯＭＬ７中の第２の出力線接続切替器３６Ａ乃至３６Ｈとに接続しておく。
【０１０５】
そして半導体集積回路装置１０は、テスト動作時、データ出力回路３１において対応する半導体メモリ１１乃至１４の複数のビット線ＢＬ０乃至ＢＬ７に対する実際の配置状態（すなわち、非反転配置及び反転配置）に応じて第１及び第２の出力線接続切替器３５Ａ乃至３５Ｈ及び３６Ａ乃至３６Ｈによりデータ出力支線ＯＳＬ０乃至ＯＳＬ７の出力支線他端に、２本のデータ出力幹線ＯＭＬ０乃至ＯＭＬ７のうち、出力支線一端が想定通りに実際に接続されたビット線ＢＬ０乃至ＢＬ７に対応する一方のデータ出力幹線ＯＭＬ０乃至ＯＭＬ７のみを接続し、他方のデータ出力幹線ＯＭＬ０乃至ＯＭＬ７を接続しないようにする。
【０１０６】
従って半導体集積回路装置１０は、複数のビット線ＢＬ０乃至ＢＬ７が非反転配置及び反転配置の何れの状態に配置された半導体メモリ１１乃至１４に対しても、当該半導体メモリ１１乃至１４及びデータ出力回路３１間でデータ出力支線ＯＳＬ０乃至ＯＳＬ７を交差させることなく、そのデータ出力回路３１を共用することができる。
【０１０７】
以上の構成によれば、データ入出力部１５乃至１８のデータ入力回路３０において、非反転配置される複数のビット線ＢＬ０乃至ＢＬ７及び反転配置される複数のビット線ＢＬ０乃至ＢＬ７にそれぞれ第１及び第２の入力支線一端を対向させるように想定されて並列に配線された複数の第１及び第２のデータ入力支線ＩＳＬ１０乃至ＩＳＬ１７及びＩＳＬ２０乃至ＩＳＬ２７の第１及び第２の入力支線他端を、当該第１及び第２の入力支線一端を対向させるように想定されるビット線ＢＬ０乃至ＢＬ７に対応するデータ入力幹線ＩＭＬ０乃至ＩＭＬ７に接続すると共に、非反転配置及び反転配置で互いに同じ配置位置となる２本のビット線ＢＬ０乃至ＢＬ７と対向すると想定される一対の第１及び第２の入力支線一端同士をそれぞれ入力線接続切替器３４Ａ乃至３４Ｈに接続しておき、対応する半導体メモリ１１乃至１４の複数のビット線ＢＬ０乃至ＢＬ７に対する実際の配置状態に応じて、入力線接続切替器３４Ａ乃至３４Ｈにより第１及び第２の入力支線一端の何れか一方のみを想定通りに実際に対向するビット線ＢＬ０乃至ＢＬ７に接続するようにしたことにより、複数のビット線ＢＬ０乃至ＢＬ７が非反転配置及び反転配置の何れの状態に配置された半導体メモリ１１乃至１４に対しても、データ入力回路３０を共用することができ、かくして設計作業を簡易化し得る半導体集積回路装置１０を実現することができる。
【０１０８】
またデータ入出力部１５乃至１８のデータ出力回路３１において、複数のビット線ＢＬ０乃至ＢＬ７にそれぞれ出力支線一端を接続して並列に配線された複数のデータ出力支線ＯＳＬ０乃至ＯＳＬ７の出力支線他端に対して、非反転配置で出力支線一端が接続されると想定されるビット線ＢＬ０乃至ＢＬ７に対応するデータ出力幹線ＯＭＬ０乃至ＯＭＬ７中の第１の出力線接続切替器３５Ａ乃至３５Ｈと、反転配置で出力支線一端が接続されると想定されるビット線ＢＬ０乃至ＢＬ７に対応するデータ出力幹線ＯＭＬ０乃至ＯＭＬ７中の第２の出力線接続切替器３６Ａ乃至３６Ｈとに接続しておき、対応する半導体メモリ１１乃至１４の複数のビット線ＢＬ０乃至ＢＬ７に対する実際の配置状態に応じて、第１及び第２の出力線接続切替器３５Ａ乃至３５Ｈ及び３６Ａ乃至３６Ｈによりデータ出力支線ＯＳＬ０乃至ＯＳＬ７の出力支線他端に、出力支線一端が想定通りに実際に接続されたビット線ＢＬ０乃至ＢＬ７に対する一方のデータ出力幹線ＯＭＬ０乃至ＯＭＬ７のみを接続し、出力支線一端が想定通りには接続されなかったビット線ＢＬ０乃至ＢＬ７に対応する他方のデータ出力幹線ＯＭＬ０乃至ＯＭＬ７を接続しないようにしたことにより、複数のビット線ＢＬ０乃至ＢＬ７が非反転配置及び反転配置の何れの状態に配置された半導体メモリ１１乃至１４に対しても、データ出力回路３１を共用することができ、かくして設計作業をさらに簡易化し得る半導体集積回路装置１０を実現することができる。
【０１０９】
さらに半導体集積回路装置１０は、半導体メモリ１１乃至１４に予め複数のビット線ＢＬ０乃至ＢＬ７に対する配置状態通知情報を保持しておき、データ入出力部１５乃至１８のデータ入力回路３０及びデータ出力回路３１にそれぞれその配置状態通知情報を与えて入力線接続切替器３４Ａ乃至３４Ｈ、第１及び第２の出力線接続切替器３５Ａ乃至３５Ｈ及び３６Ａ乃至３６Ｈの接続設定を自動で実行するようにしたことにより、データ入出力部１５乃至１８に対応する半導体メモリ１１乃至１４の複数のビット線ＢＬ０乃至ＢＬ７に対する配置状態をユーザに何ら意識させることなく、入力線接続切替器３４Ａ乃至３４Ｈ、第１及び第２の出力線接続切替器３５Ａ乃至３５Ｈ及び３６Ａ乃至３６Ｈの接続設定を容易に実行することができる。
【０１１０】
これに加えて半導体集積回路装置１０は、直列接続した各データ入力回路３０にそれぞれテストデータの送出先を切り替える第１及び第２の送出切替器３２Ａ乃至３２Ｈ及び３３Ａ乃至３３Ｈを設けるようにしたことにより、各データ入力回路３０のうち一方の端に配置したデータ入力回路３０にのみ、各半導体メモリ１１乃至１４のメモリセルＭＳに書き込むべきテストデータを送出しても、それぞれデータ入力回路３０においてテストデータを後段の他のデータ入力回路３０及び対応する半導体メモリ１１乃至１４の何れにも容易かつ的確に切り替えて送出することができ、かくして従来のメモリ混載ロジックＬＳＩのような各インターフェース回路にそれぞれテストデータを直接供給する構成とは異なり各データ入力回路３０を直列接続しても、テスト対象の半導体メモリ１１乃至１４のメモリセルＭＳに対してテストデータを的確に書き込むことができる。
【０１１１】
また半導体集積回路装置１０は、直列接続した各データ出力回路３１でそれぞれ第１及び第２の出力線接続切替器３５Ａ乃至３５Ｈ及び３６Ａ乃至３６Ｈによりテストデータの供給元となる前段の他のデータ出力回路３１及び対応する半導体メモリ１１乃至１４を切り替えるようにしたことにより、従来のメモリ混載ロジックＬＳＩのような各インターフェース回路からそれぞれテストデータをテスタに直接送出する構成とは異なり各データ入力回路３０を直列接続しても、半導体メモリ１１乃至１４のメモリセルＭＳから読み出したテストデータをテスト回路１９に対して容易かつ的確に送出することができる。
【０１１２】
そして半導体集積回路装置１０のかかる構成によれば、各データ出力回路３１において複数のビット線ＢＬ０乃至ＢＬ７に対する非反転配置及び反転配置に応じて、メモリセルＭＳから読み出したテストデータを取り込むべきデータ出力幹線ＯＭＬ０乃至ＯＭＬ７の切り替えと、テストデータの供給元となる前段の他のデータ出力回路３１及び対応する半導体メモリ１１乃至１４の切り替えとを、第１及び第２の出力線接続切替器３５Ａ乃至３５Ｈ及び３６Ａ乃至３６Ｈにより兼用することで、各データ出力回路３１の回路構成を簡易化することができる。
【０１１３】
さらに半導体集積回路装置１０は、各半導体メモリ１１乃至１４にそれぞれ対応するデータ入出力部１５乃至１８のデータ出力回路３０を互いに直列接続可能な（すなわち、並列な複数のデータ入力幹線ＩＭＬ０乃至ＩＭＬ７を設ける）同様構成とすると共に、データ出力回路３１も互いに直列接続可能な（すなわち、並列な複数のデータ出力幹線ＯＭＬ０乃至ＯＭＬ７を設ける）同様構成とし、これらデータ入力回路３０同士や、データ出力回路３１同士を直列接続するようにしたことにより、従来のメモリ混載ロジックＬＳＩのように、ＬＳＩ上に個々のインターフェース回路に対してそれぞれ個別にテストデータを供給するための配線をそれぞれ各種データ処理回路の配置位置及びインターフェース回路の配置位置等を考慮してツリー構造で引き回して形成する場合に比べて、そのツリー構造のような配線の引き回しを必要とせずにデータ入力回路３０同士及びデータ出力回路３１同士を直接接続することで、設計作業を簡易化することができる。
【０１１４】
これに加えて半導体集積回路装置１０は、データ入力回路３０及びデータ出力回路３１内に複数段のフリップフロップＦＦを設け、当該データ入力回路３０から半導体メモリ１１乃至１４や後段に出力するテストデータの出力タイミングと、データ出力回路３１から後段に出力するテストデータの出力タイミングとを調節するようにしたことにより、データ入力回路３０同士の間や、データ出力回路３１同士の間、またこれらデータ入力回路３０及びデータ出力回路３１とテスト回路１９との間に設ける、出力タイミング調節用のフリップフロップを極力減らすことができ、かくして設計作業を一段と簡易化することができる。
【０１１５】
なお上述の実施の形態においては、データ入出力部１５乃至１８をテストデータの入出力に使用するようにした場合について述べたが、本発明はこれに限らず、データ入出力部１５乃至１８を、テストデータとは異なる、半導体メモリ１１乃至１４に対して記憶再生する音声データ及び映像データ等の所定データの入出力や、当該所定データ及びテストデータの双方の入出力に使用するようにしても良い。
【０１１６】
また上述の実施の形態においては、データ入力回路３０内の入力線接続切替器３４Ａ乃至３４Ｈ、データ出力回路３１内の第１及び第２の出力線接続切替器３５Ａ乃至３５Ｈ及び３６Ａ乃至３６Ｈの設定を、対応する半導体メモリ１１乃至１４に予め保持している配置状態通知情報に従って実行するようにした場合について述べたが、本発明はこれに限らず、データ入力回路３０内の入力線接続切替器３４Ａ乃至３４Ｈ、データ出力回路３１内の第１及び第２の出力線接続切替器３５Ａ乃至３５Ｈ及び３６Ａ乃至３６Ｈの設定を半導体集積回路装置１０の外部から供給する配置状態通知情報に従って実行するようにしても良い。
【０１１７】
さらに上述の実施の形態においては、本発明による半導体記憶装置を図１乃至図９について上述した半導体集積回路装置１０に適用するようにした場合について述べたが、本発明はこれに限らず、各種データ処理回路が混載されずに、ＤＲＡＭやＳＲＡＭ（Static Random Access Memory ）等の半導体メモリが搭載されたＬＳＩでなる半導体記憶装置等のように、この他種々の半導体記憶装置に広く適用することができる。
【産業上の利用可能性】
【０１１８】
本発明は、ＤＲＡＭやＳＲＡＭの搭載されたＬＳＩ等の半導体記憶装置に利用することができる。
【図面の簡単な説明】
【０１１９】
【図１】本発明による半導体集積回路装置の全体構成の一実施の形態を示すブロック図である。
【図２】複数のビット線が非反転配置された半導体メモリの回路構成を示すブロック図である。
【図３】複数のビット線が反転配置された半導体メモリの回路構成を示すブロック図である。
【図４】データ入出力部のデータ入力回路の構成を示す略線図である。
【図５】データ入出力部のデータ出力回路の構成を示す略線図である。
【図６】データ入力回路におけるテストデータの出力タイミングの調節の説明に供する略線図である。
【図７】データ入力回路の各フリップフロップにおけるテストデータの出力タイミングを示すタイミングチャートである。
【図８】データ出力回路におけるテストデータの出力タイミングの調節の説明に供する略線図である。
【図９】データ出力回路の各フリップフロップにおけるテストデータの出力タイミングを示すタイミングチャートである。
【図１０】ビット線が非反転配置されたメモリセル配置部と、ビット線の非反転配置に対応するインターフェース回路との接続の説明に供する略線図である。
【図１１】ビット線が反転配置されたメモリセル配置部と、ビット線の非反転配置に対応するインターフェース回路との接続の説明に供する略線図である。
【符号の説明】
【０１２０】
１０……半導体集積回路装置、１１乃至１４……半導体メモリ、１５乃至１８……データ入出力部、３０……データ入力回路、３１……データ出力回路、３４Ａ乃至３４Ｈ……入力線接続切替器、３５Ａ乃至３５Ｈ……第１の出力線接続切替器、３６Ａ乃至３６Ｈ……第２の出力線接続切替器、ＭＳ……メモリセル、ＢＬ０乃至ＢＬ７……ビット線、ＩＭＬ０乃至ＩＭＬ７……データ入力幹線、ＩＳＬ１０乃至ＩＳＬ１７……第１のデータ入力支線、ＩＳＬ２０乃至ＩＳＬ２７……第２のデータ入力支線、ＯＭＬ０乃至ＯＭＬ７……データ出力幹線、ＯＳＬ０乃至ＯＳＬ７……データ出力支線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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