【手続補正書】
【提出日】平成22年4月1日(2010.4.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のメモリセルを備えたメモリセルブロックと、
半導体メモリ装置の外部から入力されたデータを前記メモリセルブロックに記録可能なように所定の信号処理を行うデータ入力部と、
前記データ入力部と前記メモリセルブロックとの間に連結された第１の広域データラインと、
前記メモリセルブロックから出力されたデータを前記半導体メモリ装置の外部に出力可能なように所定の信号処理を行うデータ出力部と、
前記メモリセルブロックと前記データ出力部との間に連結された第２の広域データラインと、
制御信号によって前記第１の広域データライン又は前記第２の広域データラインのデータを選択して出力する多重化部と、
前記多重化部から出力されたデータのエラー発生有無を定義する複数のビットからなるエラー検出コードを生成し、前記半導体メモリ装置の外部に出力するエラー検出コード生成部と、
を含むことを特徴とするデータ入出力エラー検出機能を有する半導体メモリ装置。
【請求項２】
前記データ入力部は、
前記半導体メモリ装置の外部から入力される直列データを並列データに変換する直列／並列変換部と、
前記並列データをラッチし、第１のタイミング信号によって前記第１の広域データラインに出力するラッチ部と、
を含むことを特徴とする請求項１に記載のデータ入出力エラー検出機能を有する半導体メモリ装置。
【請求項３】
前記第１のタイミング信号は、前記半導体メモリ装置の外部から入力されたライト命令によって生成された信号であることを特徴とする請求項２に記載のデータ入出力エラー検出機能を有する半導体メモリ装置。
【請求項４】
前記データ出力部は、
前記メモリセルブロックから前記第２の広域データラインを介して入力された並列データを格納し、所定のビット単位で出力するレジスタと、
前記レジスタから出力された並列データを直列データに変換して出力する並列／直列変換部と、を含むことを特徴とする請求項１又は３に記載のデータ入出力エラー検出機能を有する半導体メモリ装置。
【請求項５】
前記制御信号は、リード動作の際及びライト動作の際、各々信号レベルが異なることを特徴とする請求項１又は４に記載のデータ入出力エラー検出機能を有する半導体メモリ装置。
【請求項６】
前記エラー検出コードを格納し、第２のタイミング信号によって所定のビット単位で出力するレジスタと、
前記制御信号によって異なるタイミングを有する信号のうち１つを選択して前記第２のタイミング信号として出力する多重化部と、
前記レジスタから出力されたエラー検出コードを直列に変換して出力する並列／直列変換部と、をさらに含むことを特徴とする請求項１又は５に記載のデータ入出力エラー検出機能を有する半導体メモリ装置。
【請求項７】
前記第２のタイミング信号は、前記データ入力部からデータが出力される時点から前記エラー検出コード生成部のデータ処理時間が経過した後にイネーブルされたり、前記メモリセルブロックからデータが出力される時点から前記エラー検出コード生成部のデータ処理時間が経過した後にイネーブルされることを特徴とする請求項６に記載のデータ入出力エラー検出機能を有する半導体メモリ装置。
【請求項８】
複数のメモリセルを備えたメモリセルブロックと、
半導体メモリ装置の外部から入力されたデータを前記メモリセルブロックに記録可能なように所定の信号処理を行うデータ入力部と、
前記データ入力部と前記メモリセルブロックとの間に連結された第１の広域データラインと、
前記第１の広域データラインの間に連結され、前記第１の広域データラインを介して入力されたデータを以前データとの比較結果によって反転させて、前記メモリセルブロックに伝送する第１のデータバス反転部と、
前記メモリセルブロックから出力されたデータを前記半導体メモリ装置の外部に出力可能なように所定の信号処理を行うデータ出力部と、
前記メモリセルブロックと前記データ出力部との間に連結された第２の広域データラインと、
前記第２の広域データラインの間に連結され、前記メモリセルブロックから前記第２の広域データラインを介して入力されたデータを以前データとの比較結果によって反転させて出力する第２のデータバス反転部と、
リード動作及びライト動作に適合するように、前記データ入力部と前記第１のデータバス反転部との間に連結された第１の広域データラインのデータ、又は前記第２のデータバス反転部と前記データ出力部との間に連結された第２の広域データラインのデータを選択して出力する多重化部と、
前記多重化部から出力されたデータのエラー発生有無を定義する複数のビットからなるエラー検出コードを生成し、前記半導体メモリ装置の外部に出力するエラー検出コード生成部と、
を含むことを特徴とするデータ入出力エラー検出機能を有する半導体メモリ装置。
【請求項９】
前記データ入力部は、
前記半導体メモリ装置の外部から入力される直列データを並列データに変換する直列／並列変換部と、
前記並列データをラッチし、前記第１の広域データラインに出力するラッチ部と、を含むことを特徴とする請求項８に記載のデータ入出力エラー検出機能を有する半導体メモリ装置。
【請求項１０】
前記データ出力部は、
前記第２の広域データラインを介して入力された並列データを格納し、所定のビット単位で出力するレジスタと、
前記レジスタから出力された並列データを直列データに変換して出力する並列／直列変換部と、を含むことを特徴とする請求項８又は９に記載のデータ入出力エラー検出機能を有する半導体メモリ装置。
【請求項１１】
前記エラー検出コードを格納し、タイミング信号によって所定のビット単位で出力するレジスタと、
リード動作及びライト動作に適合するように、異なるタイミング信号のうち１つを選択して前記レジスタに出力する多重化部と、
前記レジスタから出力されたエラー検出コードを直列に変換して出力する並列／直列変換部と、をさらに含むことを特徴とする請求項８又は１０に記載のデータ入出力エラー検出機能を有する半導体メモリ装置。
【請求項１２】
前記タイミング信号は、前記ライト動作の際、前記データ入力部からデータが出力される時点から前記エラー検出コード生成部のデータ処理時間が経過した後にイネーブルされ、前記リード動作の際、前記メモリセルブロックからデータが出力される時点から前記エラー検出コード生成部のデータ処理時間が経過した後にイネーブルされることを特徴とする請求項１１に記載のデータ入出力エラー検出機能を有する半導体メモリ装置。
【請求項１３】
複数のメモリセルを備えたメモリセルブロックと、
半導体メモリ装置の外部から入力されたデータを前記メモリセルブロックに記録可能なように所定の信号処理を行うデータ入力部と、
前記メモリセルブロックから出力されたデータを半導体メモリ装置の外部に出力可能なように所定の信号処理を行うデータ出力部と、
前記データ入力部及び前記データ出力部と、前記メモリセルブロックとの間に共通連結された広域データラインと、
前記広域データラインを介して伝送されるデータのエラー発生有無を定義する複数のビットからなるエラー検出コードを生成し、前記半導体メモリ装置の外部に出力するエラー検出コード生成部と、を含むことを特徴とするデータ入出力エラー検出機能を有する半導体メモリ装置。
【請求項１４】
前記エラー検出コードを格納し、第２のタイミング信号によって所定のビット単位で出力するレジスタと、
リード動作及びライト動作に適合するように、異なるタイミングを有する信号のうち１つを選択して前記第２のタイミング信号として出力する多重化部と、
前記レジスタから出力されたエラー検出コードを直列に変換して出力する並列／直列変換部と、をさらに含むことを特徴とする請求項１３に記載のデータ入出力エラー検出機能を有する半導体メモリ装置。
【請求項１５】
前記第２のタイミング信号は、前記データ入力部からデータが出力される時点から前記エラー検出コード生成部のデータ処理時間が経過した後にイネーブルされたり、前記メモリセルブロックからデータが出力される時点から前記エラー検出コード生成部のデータ処理時間が経過した後にイネーブルされることを特徴とする請求項１４に記載のデータ入出力エラー検出機能を有する半導体メモリ装置。
【請求項１６】
複数のメモリセルを備えたメモリセルブロックと、
半導体メモリ装置の外部から入力されたデータを前記メモリセルブロックに記録可能なように所定の信号処理を行うデータ入力部と、
前記メモリセルブロックから出力されたデータを前記半導体メモリ装置の外部から出力可能なように所定の信号処理を行うデータ出力部と、
前記データ入力部及び前記データ出力部と、前記メモリセルブロックとの間に共通連結された広域データラインと、
前記広域データラインの間に連結され、前記広域データラインを介して双方向に伝送されるデータの各々を以前データとの比較結果によって反転させて出力するデータバス反転部と、
前記データバス反転部に入力されるデータ及び前記データバス反転部から出力されるデータのエラー発生有無を定義する複数のビットからなるエラー検出コードを生成し、前記半導体メモリ装置の外部に出力するエラー検出コード生成部と、を含むことを特徴とするデータ入出力エラー検出機能を有する半導体メモリ装置。
【請求項１７】
前記データ入力部は、
前記半導体メモリ装置の外部から入力される直列データを並列データに変換する直列／並列変換部と、
前記並列データをラッチし、第１のタイミング信号によって前記広域データラインに出力するラッチ部と、を含むことを特徴とする請求項１３，１５又は１６のいずれかに記載のデータ入出力エラー検出機能を有する半導体メモリ装置。
【請求項１８】
前記第１のタイミング信号は、前記半導体メモリ装置の外部から入力されたライト命令によって生成される信号であることを特徴とする請求項１７に記載のデータ入出力エラー検出機能を有する半導体メモリ装置。
【請求項１９】
前記データ出力部は、
前記メモリセルブロックから前記広域データラインを介して入力された並列データを格納し、所定のビット単位で出力するレジスタと、
前記レジスタから出力された並列データを直列データに変換して出力する並列／直列変換部と、を含むことを特徴とする請求項１３，１６又は１８のいずれかに記載のデータ入出力エラー検出機能を有する半導体メモリ装置。
【請求項２０】
前記エラー検出コード生成部は、
入力されるデータの十進値を所定の数で除算し、その残りに該当する十進値を算出し、それに相当する前記エラー検出コードを生成するロジック回路で構成されることを特徴とする請求項１，７，１３，１６又は１９のいずれかに記載のデータ入出力エラー検出機能を有する半導体メモリ装置。
【請求項２１】
前記エラー検出コードを格納し、第２のタイミング信号によって所定のビット単位で出力するレジスタと、
リード動作及びライト動作に適合するように、異なるタイミングを有する信号のうち１つを選択して前記第２のタイミング信号として出力する多重化部と、
前記レジスタから出力されたエラー検出コードを直列に変換して出力する並列／直列変換部と、をさらに含むことを特徴とする請求項１６又は２０に記載のデータ入出力エラー検出機能を有する半導体メモリ装置。
【請求項２２】
前記第２のタイミング信号は、前記データ入力部からデータが出力される時点から前記エラー検出コード生成部のデータ処理時間が経過した後にイネーブルされたり、前記メモリセルブロックからデータが出力される時点から前記エラー検出コード生成部のデータ処理時間が経過した後にイネーブルされることを特徴とする請求項２１に記載のデータ入出力エラー検出機能を有する半導体メモリ装置。