(57)【要約】【課題】静電放電がパッド間に印加された時の正確なパッド間電圧を求める。【解決手段】半導体集積回路のレイアウトからパッドとネットと保護素子すべて抽出し、パッドまたは保護素子がネットに接続する接続ノードを形成する。ネット毎にネットに分布する分布抵抗をすべて抽出し分布抵抗をネットに換えて接続ノードに接続させ分布抵抗間に抵抗間ノードを形成する。パッド間毎にパッド間に静電放電電流を流した場合の抵抗間ノードと接続ノードのノード電位を算出することにより、パッド間に静電放電電流を流した場合のパッド間電圧を算出する。【選択図】      図２
2005011964.tif 000002
【特許請求の範囲】
【請求項１】
パッドと前記パッドに電気的に接続するネットと前記ネットに電気的に接続する保護素子を有する半導体集積回路の静電放電のコンピュータによる解析方法において、
コンピュータが、入力された前記半導体集積回路のレイアウトから前記パッドをすべて抽出し、抽出された前記パッドに電気的に接続する前記ネットをすべて抽出し、抽出された前記ネットに電気的に接続する前記保護素子すべて抽出し、前記パッドまたは前記保護素子が前記ネットに接続する接続ノードを形成することと、
コンピュータが、前記ネット毎に前記ネットに分布する分布抵抗をすべて抽出し、前記分布抵抗を前記ネットに換えて前記接続ノードに接続させ、前記分布抵抗間に抵抗間ノードを形成することと、
コンピュータが、前記パッド間に静電放電電流を流した場合の前記抵抗間ノードと前記接続ノードのノード電位を算出することにより、前記パッド間に前記静電放電電流を流した場合のパッド間電圧を算出することを有することを特徴とする半導体集積回路の静電放電の解析方法。
【請求項２】
パッドと前記パッドに電気的に接続するネットと前記ネットに電気的に接続する保護素子を有する半導体集積回路の静電放電のコンピュータによる解析方法において、
コンピュータが、入力された前記半導体集積回路のレイアウトから前記パッドをすべて抽出し、抽出された前記パッドに電気的に接続する前記ネットをすべて抽出し、抽出された前記ネットに電気的に接続する前記保護素子すべて抽出し、前記パッドまたは前記保護素子が前記ネットに接続する接続ノードを形成することと、
コンピュータが、前記ネット毎に前記ネットに分布する分布抵抗をすべて抽出し、前記分布抵抗を前記ネットに換えて前記接続ノードに接続させ、前記分布抵抗間に抵抗間ノードを形成することと、
コンピュータが、前記パッド間に静電放電電流を流した場合のパッド間電圧が最小となる最短経路を探索することにより、前記パッド間に前記静電放電電流を流した場合のパッド間電圧を算出することを有することを特徴とする半導体集積回路の静電放電の解析方法。
【請求項３】
パッドと前記パッドに電気的に接続するネットと前記ネットに電気的に接続する保護素子を有する半導体集積回路の静電放電のコンピュータによる解析方法において、
コンピュータが、入力された前記半導体集積回路のレイアウトから前記パッドをすべて抽出し、抽出された前記パッドに電気的に接続する前記ネットをすべて抽出し、抽出された前記ネットに電気的に接続する前記保護素子すべて抽出し、前記パッドまたは前記保護素子が前記ネットに接続する接続ノードを形成することと、
コンピュータが、前記ネット毎に前記ネットに分布する分布抵抗をすべて抽出し、前記分布抵抗を前記ネットに換えて前記接続ノードに接続させ、前記分布抵抗間に抵抗間ノードを形成することと、
コンピュータが、前記パッド間に静電放電電流を流した場合のパッド間電圧が最小となる最短経路を探索することと、
コンピュータが、前記最短経路上にない保護素子を除去し、除去した前記保護素子に接続した前記接続ノードの間を開放することと、
コンピュータが、前記パッド間に前記静電放電電流を流した場合の前記接続ノードと前記抵抗間ノードのノード電位を算出することにより、前記パッド間に静電放電電流を流した場合のパッド間電圧を算出することを有することを特徴とする半導体集積回路の静電放電の解析方法。
【請求項４】
パッドと前記パッドに電気的に接続するネットと前記ネットに電気的に接続する保護素子を有する半導体集積回路の静電放電のコンピュータによる解析方法において、
コンピュータが、入力された前記半導体集積回路のレイアウトから前記パッドをすべて抽出し、抽出された前記パッドに電気的に接続する前記ネットをすべて抽出し、抽出された前記ネットに電気的に接続する前記保護素子すべて抽出し、前記パッドまたは前記保護素子が前記ネットに接続する接続ノードを形成することと、
コンピュータが、前記ネット毎に前記ネットに分布する分布抵抗をすべて抽出し、前記分布抵抗を前記ネットに換えて前記接続ノードに接続させ、前記分布抵抗間に抵抗間ノードを形成することと、
コンピュータが、前記パッド間に静電放電電流を流した場合のパッド間電圧が最小となる最短経路を探索することと、
コンピュータが、前記最短経路が通過する前記ネット毎に、前記最短経路上にある前記接続ノードの間に前記静電放電電流を流した場合のノード間電圧を前記ネットから抽出した前記分布抵抗を全て考慮して算出することと、コンピュータが、前記最短経路上の前記保護素子毎に、前記静電放電電流を流した場合の前記保護素子にかかる保護素子電圧を算出することと、
コンピュータが、前記ノード間電圧と前記保護素子電圧の和を求めることにより、前記パッド間に前記静電放電電流を流した場合のパッド間電圧を算出することを有することを特徴とする半導体集積回路の静電放電の解析方法。
【請求項５】
コンピュータが、前記ネット毎に、前記ネットから抽出した前記分布抵抗から構成される抵抗網を縮約することをさらに有することを特徴とする請求項１乃至４のいずれか１つに記載の半導体集積回路の静電放電の解析方法。
【請求項６】
コンピュータが、前記半導体集積回路の有するトランジスタのゲート電位にほぼ同電位になる前記抵抗間ノードのゲートノード識別子と、前記トランジスタのソース・ドレイン電位にほぼ同電位になる前記抵抗間ノードのソース・ドレインノード識別子を、前記トランジスタのトランジスタ識別子から検索可能な第１ゲート−ソース・ドレイン電圧算出用ノード情報を生成することと、
コンピュータが、前記第１ゲート−ソース・ドレイン電圧算出用ノード情報に基づいて、前記トランジスタ識別子から前記ゲートノード識別子と前記ソース・ドレインノード識別子を検索し、前記ゲートノード識別子の前記抵抗間ノードのノード電位と前記ソース・ドレインノード識別子の前記抵抗間ノードのノード電位の差から前記トランジスタのゲート−ソース・ドレイン間電圧を算出することを、さらに有することを特徴とする請求項１乃至５のいずれか１つに記載の半導体集積回路の静電放電の解析方法。
【請求項７】
コンピュータが、前記抵抗間ノード電位を算出することが可能な前記接続ノード電位の関数を、前記ゲートノード識別子または前記ソース・ドレインノード識別子から検索可能な第２ゲート−ソース・ドレイン電圧算出用ノード情報を生成することと、
コンピュータが、前記第２ゲート−ソース・ドレイン電圧算出用ノード情報に基づいて、前記ゲートノード識別子または前記ソース・ドレインノード識別子から前記関数を検索し、検索された前記関数に前記接続ノード電位を代入し前記抵抗間ノード電位を算出することを、さらに有することを特徴とする請求項６に記載の半導体集積回路の静電放電の解析方法。
【請求項８】
コンピュータが、前記レイアウトを表示することと、
コンヒュータが、前記トランジスタの前記レイアウト上の配置位置に、前記ゲート−ソース・ドレイン間電圧の大小が識別可能な表示をすることを、さらに有することを特徴とする請求項１乃至７のいずれか１つに記載の半導体集積回路の静電放電の解析方法。
【請求項９】
コンピュータが、前記パッド間について、前記静電放電の経路が存在しているか否かを探索することをさらに有することを特徴とする請求項１乃至８のいずれか１つに記載の半導体集積回路の静電放電の解析方法。
【請求項１０】
コンピュータが、前記保護素子を接続して、前記静電放電の前記経路が存在しない前記パッド間に前記静電放電の経路を形成することをさらに有することを特徴とする請求項９に記載の半導体集積回路の静電放電の解析方法。
【請求項１１】
コンピュータが、ＸＹ座標のＸ軸上とＹ軸上に、同じ順番に前記パッドの識別子を設け、前記Ｘ軸上のＸ値に設けられた前記識別子の始点パッドから、前記Ｙ軸上のＹ値に設けられた前記識別子の終点パッドへ、前記静電放電した場合の前記始点パッドと前記終点パッドの前記パッド間の前記パッド間電圧の大きさの属する範囲を表す識別子を前記ＸＹ座標のＸ座標がＸ値でＹ座標がＹ値である場所に表示することをさらに有することを特徴とする請求項１乃至１０のいずれか１つに記載の半導体集積回路の静電放電の解析方法。
【請求項１２】
パッドと前記パッドに電気的に接続するネットと前記ネットに電気的に接続する保護素子を有する半導体集積回路の静電放電のコンピュータによる解析方法において、
コンピュータが、入力された前記半導体集積回路のレイアウトから前記パッドをすべて抽出し、抽出された前記パッドに電気的に接続する前記ネットをすべて抽出し、抽出された前記ネットに電気的に接続する前記保護素子すべて抽出し、前記パッドまたは前記保護素子が前記ネットに接続する接続ノードを形成することと、
コンピュータが、前記パッド間について、前記静電放電の経路が存在しているか否かを探索することを有することを特徴とする半導体集積回路の静電放電の解析方法。
【請求項１３】
パッドと前記パッドに電気的に接続するネットと前記ネットに電気的に接続する保護素子を有する半導体集積回路の静電放電をコンピュータに解析させる解析プログラムにおいて、
入力された前記半導体集積回路のレイアウトから前記パッドをすべて抽出し、抽出された前記パッドに電気的に接続する前記ネットをすべて抽出し、抽出された前記ネットに電気的に接続する前記保護素子すべて抽出し、前記パッドまたは前記保護素子が前記ネットに接続する接続ノードを形成する手順と、
前記ネット毎に前記ネットに分布する分布抵抗をすべて抽出し、前記分布抵抗を前記ネットに換えて前記接続ノードに接続させ、前記分布抵抗間に抵抗間ノードを形成する手順と、
前記パッド間に静電放電電流を流した場合の前記抵抗間ノードと前記接続ノードのノード電位を算出することにより、前記パッド間に前記静電放電電流を流した場合のパッド間電圧を算出する手順をコンピュータに実行させることを特徴とする半導体集積回路の静電放電の解析プログラム。
【請求項１４】
パッドと前記パッドに電気的に接続するネットと前記ネットに電気的に接続する保護素子を有する半導体集積回路の静電放電をコンピュータに解析させる解析プログラムにおいて、
入力された前記半導体集積回路のレイアウトから前記パッドをすべて抽出し、抽出された前記パッドに電気的に接続する前記ネットをすべて抽出し、抽出された前記ネットに電気的に接続する前記保護素子すべて抽出し、前記パッドまたは前記保護素子が前記ネットに接続する接続ノードを形成する手順と、
前記ネット毎に前記ネットに分布する分布抵抗をすべて抽出し、前記分布抵抗を前記ネットに換えて前記接続ノードに接続させ、前記分布抵抗間に抵抗間ノードを形成する手順と、
前記パッド間に静電放電電流を流した場合のパッド間電圧が最小となる最短経路を探索することにより、前記パッド間に前記静電放電電流を流した場合のパッド間電圧を算出する手順をコンピュータに実行させることを特徴とする半導体集積回路の静電放電の解析プログラム。
【請求項１５】
パッドと前記パッドに電気的に接続するネットと前記ネットに電気的に接続する保護素子を有する半導体集積回路の静電放電をコンピュータに解析させる解析プログラムにおいて、
入力された前記半導体集積回路のレイアウトから前記パッドをすべて抽出し、抽出された前記パッドに電気的に接続する前記ネットをすべて抽出し、抽出された前記ネットに電気的に接続する前記保護素子すべて抽出し、前記パッドまたは前記保護素子が前記ネットに接続する接続ノードを形成する手順と、
前記ネット毎に前記ネットに分布する分布抵抗をすべて抽出し、前記分布抵抗を前記ネットに換えて前記接続ノードに接続させ、前記分布抵抗間に抵抗間ノードを形成する手順と、
前記パッド間に静電放電電流を流した場合のパッド間電圧が最小となる最短経路を探索する手順と、
前記最短経路上にない保護素子を除去し、除去した前記保護素子に接続した前記接続ノードの間を開放する手順と、
前記パッド間に前記静電放電電流を流した場合の前記接続ノードと前記抵抗間ノードのノード電位を算出することにより、前記パッド間に静電放電電流を流した場合のパッド間電圧を算出する手順をコンピュータに実行させることを特徴とする半導体集積回路の静電放電の解析プログラム。
【請求項１６】
パッドと前記パッドに電気的に接続するネットと前記ネットに電気的に接続する保護素子を有する半導体集積回路の静電放電をコンピュータに解析させる解析プログラムにおいて、
入力された前記半導体集積回路のレイアウトから前記パッドをすべて抽出し、抽出された前記パッドに電気的に接続する前記ネットをすべて抽出し、抽出された前記ネットに電気的に接続する前記保護素子すべて抽出し、前記パッドまたは前記保護素子が前記ネットに接続する接続ノードを形成する手順と、
前記ネット毎に前記ネットに分布する分布抵抗をすべて抽出し、前記分布抵抗を前記ネットに換えて前記接続ノードに接続させ、前記分布抵抗間に抵抗間ノードを形成する手順と、
前記パッド間に静電放電電流を流した場合のパッド間電圧が最小となる最短経路を探索する手順と、
前記最短経路が通過する前記ネット毎に、前記最短経路上にある前記接続ノードの間に前記静電放電電流を流した場合のノード間電圧を前記ネットから抽出した前記分布抵抗を全て考慮して算出することと、前記最短経路上の前記保護素子毎に、前記静電放電電流を流した場合の前記保護素子にかかる保護素子電圧を算出する手順と、
前記ノード間電圧と前記保護素子電圧の和を求めることにより、前記パッド間に前記静電放電電流を流した場合のパッド間電圧を算出する手順をコンピュータに実行させることを特徴とする半導体集積回路の静電放電の解析プログラム。
【請求項１７】
前記ネット毎に、前記ネットから抽出した前記分布抵抗から構成される抵抗網を縮約する手順をさらにコンピュータに実行させることを特徴とする請求項１３乃至１６のいずれか１つに記載の半導体集積回路の静電放電の解析プログラム。
【請求項１８】
前記半導体集積回路の有するトランジスタのゲート電位にほぼ同電位になる前記抵抗間ノードのゲートノード識別子と、前記トランジスタのソース・ドレイン電位にほぼ同電位になる前記抵抗間ノードのソース・ドレインノード識別子を、前記トランジスタのトランジスタ識別子から検索可能な第１ゲート−ソース・ドレイン電圧算出用ノード情報を生成する手順と、
前記第１ゲート−ソース・ドレイン電圧算出用ノード情報に基づいて、前記トランジスタ識別子から前記ゲートノード識別子と前記ソース・ドレインノード識別子を検索し、前記ゲートノード識別子の前記抵抗間ノードのノード電位と前記ソース・ドレインノード識別子の前記抵抗間ノードのノード電位の差から前記トランジスタのゲート−ソース・ドレイン間電圧を算出する手順を、さらにコンピュータに実行させることを特徴とする請求項１３乃至１７のいずれか１つに記載の半導体集積回路の静電放電の解析プログラム。
【請求項１９】
前記抵抗間ノード電位を算出することが可能な前記接続ノード電位の関数を、前記ゲートノード識別子または前記ソース・ドレインノード識別子から検索可能な第２ゲート−ソース・ドレイン電圧算出用ノード情報を生成する手順と、
前記第２ゲート−ソース・ドレイン電圧算出用ノード情報に基づいて、前記ゲートノード識別子または前記ソース・ドレインノード識別子から前記関数を検索し、検索された前記関数に前記接続ノード電位を代入し前記抵抗間ノード電位を算出する手順を、さらにコンピュータに実行させることを特徴とする請求項１８に記載の半導体集積回路の静電放電の解析プログラム。
【請求項２０】
前記レイアウトを表示する手順と、
前記トランジスタの前記レイアウト上の配置位置に、前記ゲート−ソース・ドレイン間電圧の大小が識別可能な表示をする手順を、さらにコンピュータに実行させることを特徴とする請求項１３乃至１９のいずれか１つに記載の半導体集積回路の静電放電の解析プログラム。
【請求項２１】
前記パッド間について、前記静電放電の経路が存在しているか否かを探索する手順をさらにコンピュータに実行させることを特徴とする請求項１３乃至１９のいずれか１つに記載の半導体集積回路の静電放電の解析プログラム。
【請求項２２】
前記保護素子を接続して、前記静電放電の前記経路が存在しない前記パッド間に前記静電放電の経路を形成することをさらにコンピュータに実行させることを特徴とする請求項２１に記載の半導体集積回路の静電放電の解析プログラム。
【請求項２３】
ＸＹ座標のＸ軸上とＹ軸上に、同じ順番に前記パッドの識別子を設け、前記Ｘ軸上のＸ値に設けられた前記識別子の始点パッドから、前記Ｙ軸上のＹ値に設けられた前記識別子の終点パッドへ、前記静電放電した場合の前記始点パッドと前記終点パッドの前記パッド間の前記パッド間電圧の大きさの属する範囲を表す識別子を前記ＸＹ座標のＸ座標がＸ値でＹ座標がＹ値である場所に表示する手順をさらにコンピュータに実行させることを特徴とする請求項１３乃至２２のいずれか１つに記載の半導体集積回路の静電放電の解析プログラム。
【請求項２４】
パッドと前記パッドに電気的に接続するネットと前記ネットに電気的に接続する保護素子を有する半導体集積回路の静電放電をコンピュータに解析させる解析プログラムにおいて、
入力された前記半導体集積回路のレイアウトから前記パッドをすべて抽出し、抽出された前記パッドに電気的に接続する前記ネットをすべて抽出し、抽出された前記ネットに電気的に接続する前記保護素子すべて抽出し、前記パッドまたは前記保護素子が前記ネットに接続する接続ノードを形成する手順と、
前記パッド間について、前記静電放電の経路が存在しているか否かを探索する手順をコンピュータに実行させることを特徴とする半導体集積回路の静電放電の解析プログラム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の静電放電の解析方法、及び、その解析プログラムに関する。
【０００２】
【従来の技術】
従来、半導体集積回路の静電放電（ＥＳＤ：Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）の解析方法として、半導体集積回路のレイアウトから抽出した寄生抵抗と保護素子からなる回路網に対して最短経路探索あるいはコンベックスフロー（Ｃｏｎｖｅｘ  Ｆｌｏｗ）解析が行われた。そして、静電放電をパッド間に印加する時のパッド間電圧および電流パスを求めている（例えば、非特許文献１参照。）。
【０００３】
しかしながら、最短経路探索ではひとつの電流経路しか考慮しないため、パッド間電圧を実際よりも高く見積もるという問題があった。また、コンベックスフロー解析を行えば、全ての電流経路を考慮してパッド間電圧を求めることが可能ではあるが、その場合、本来はオンしない保護素子をオンとみなす可能性があり、パッド間電圧を実際よりも低く見積もる可能性があった。
【０００４】
そして、パッド間電圧については単にテキストファイルに出力するだけであり、パッド間電圧の解析結果の全体的な把握が困難であった。
【０００５】
さらに、静電放電時の半導体集積回路のトランジスタのゲート−ソース・ドレイン電圧を求める解析方法はなかった。
【０００６】
【非特許文献１】
ピヌガン外（Ｐ．  Ｎｇａｎ，  ｅｌ  ａｌ），「オートマティック  レイアウト  ベーストヴェリフィケイション  オブ  エレクトロスタティック  ディスチャージ  パス（Ａｕｔｏｍａｔｉｃ  Ｌａｙｏｕｔ  Ｂａｓｅｄ  Ｖｅｒｉｆｉｃａｔｉｏｎ  ｏｆ  Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ  Ｐａｔｈｓ）」，  イーオーエス／イーエスディ  シンポジウム  プロシーディング（ＥＯＳ／ＥＳＤ  Ｓｙｍｐｏｓｉｕｍ  Ｐｒｏｃｅｅｄｉｎｇ），  （米国）  ２００１年，ｐ．２Ａ４．１−２Ａ４．５
【０００７】
【発明が解決しようとする課題】
本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、静電放電がパッド間に印加された時の正確なパッド間電圧を求められる半導体集積回路の静電放電の解析方法を提供することにある。
【０００８】
また、本発明の目的は、静電放電がパッド間に印加された時の正確なパッド間電圧を求められる半導体集積回路の静電放電の解析プログラムを提供することにある。
【０００９】
【課題を解決するための手段】
上記問題点を解決するための本発明の特徴は、パッドとこのパッドに電気的に接続するネットとこのネットに電気的に接続する保護素子を有する半導体集積回路の静電放電のコンピュータによる解析方法において、コンピュータが入力された半導体集積回路のレイアウトからパッドをすべて抽出し抽出されたパッドに電気的に接続するネットをすべて抽出し抽出されたネットに電気的に接続する保護素子すべて抽出しパッドまたは保護素子がネットに接続する接続ノードを形成することと、コンピュータがネット毎にネットに分布する分布抵抗をすべて抽出し分布抵抗をネットに換えて接続ノードに接続させ分布抵抗間に抵抗間ノードを形成することと、コンピュータがパッド間に静電放電電流を流した場合の抵抗間ノードと接続ノードのノード電位を算出することによりパッド間に静電放電電流を流した場合のパッド間電圧を算出することを有する半導体集積回路の静電放電の解析方法にある。
【００１０】
【発明の実施の形態】
次に、図面を参照して、本発明の実施の形態について説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。
【００１１】
（半導体集積回路の静電放電の解析装置）
本発明の実施の形態に係る半導体集積回路の静電放電の解析装置１は、図１に示すように、入力部３、表示部４、保護素子回路網抽出部５、経路探索部６、保護素子付加判定部７、保護素子付加部８、寄生抵抗網抽出部９、抵抗網縮約部１０、ノード電位算出部１２、最短経路探索部１３、保護素子除去部１４、ノード間電圧算出部１５、パッド間電圧算出部１６、ゲート−ソース・ドレイン電圧算出用ノード情報生成部１７、ゲート−ソース・ドレイン電圧算出部１８と記憶部１９を有している。
【００１２】
半導体集積回路の静電放電の解析装置１は、コンピュータであってもよく、プログラムに書かれた手順をコンピュータに実行させることにより、半導体集積回路の静電放電の解析装置１を実現させてもよい。
【００１３】
（半導体集積回路の静電放電の解析方法）
本発明の実施の形態に係る半導体集積回路の静電放電の解析方法は、図２に示すように、ステップＳ１で、レイアウトＤ１を外部の記憶装置から入力部３を介して入力する。
【００１４】
ステップＳ２で、保護素子回路網抽出部５において、レイアウトＤ１から保護素子回路網を抽出する。保護素子回路網は、レイアウトＤ１の有するすべてのパッドと、このパッドに電気的に接続するネットと、このネットに電気的に接続する保護素子からなる。パッドまたは保護素子が、ネットに接続する接続ノードを形成する。
【００１５】
ステップＳ３で、経路探索部６において、すべてのパッド間について、静電放電の経路が存在するか否かを探索する。
【００１６】
ステップＳ４で、保護素子付加判定部７において、保護素子の付加の要不要を判定する。
【００１７】
ステップＳ５で、表示部４において、静電放電の経路の候補があることを識別する識別子を、始点パッドと終点パッドの二次元格子に配置して表示する。
【００１８】
ステップＳ６で、保護素子付加部８において、保護素子を付加して、静電放電の経路が存在しないパッド間に、静電放電の経路を形成する。
【００１９】
ステップＳ７で、寄生抵抗網抽出部９において、ネット毎に、ネットに分布寄生する分布抵抗をすべて抽出する。分布抵抗を、ネットに換えて、接続ノードに接続させる。分布抵抗間に抵抗間ノードを形成する。
【００２０】
ステップＳ８で、ゲート−ソース・ドレイン電圧算出用ノード情報生成部１７において、第１ゲート−ソース・ドレイン電圧算出用ノード情報Ｄ５を生成する。第１ゲート−ソース・ドレイン電圧算出用ノード情報Ｄ５は、ゲート−ソース・ドレイン電圧算出対象のトランジスタの識別子（トランジスタ識別子）のフィールド、ゲート電位に相当するノードの識別子（ゲートノード識別子）のフィールド、ソース電位またはドレイン電位（ソース・ドレイン電位）に相当するノードの識別子（ソース・ドレインノード識別子）のフィールドを有している。そして、第１ゲート−ソース・ドレイン電圧算出用ノード情報Ｄ５は、トランジスタのトランジスタ識別子からゲート電位とソース・ドレイン電位に相当する電位になるノードのゲートノード識別子とソース・ドレインノード識別子が検索可能なように関係付けられたレコードを有している。トランジスタのゲート電位とほぼ同電位となるノードのゲートノード識別子と、トランジスタのソース・ドレイン電位とほぼ同電位となるノードのソース・ドレインノード識別子を、組み合わせとして検索できる。第１ゲート−ソース・ドレイン電圧算出用ノード情報Ｄ５にリストアップされたゲートノード識別子およびソース・ドレインノード識別子のノードが、ステップＳ９の抵抗網縮約によって消滅しないように、これらのノードを接続ノードにしておく。
【００２１】
ステップＳ９で、抵抗網縮約部１０において、ネット毎に、ネットから抽出された分布抵抗から構成される抵抗網を縮約する。ネット毎に、ネットを保護素子から開放した場合に、すべての接続ノード間の合成抵抗値を変えないように、接続ノード間毎に１つの縮約抵抗を、分布抵抗に換えて接続する。
【００２２】
ステップＳ１０で、最短経路探索部１３において、縮約抵抗および保護素子を枝とするグラフを生成し、このグラフ上で最短経路探索を実行する。各枝には、静電放電電流が流れたときの各縮約抵抗および各保護素子の電圧値を各枝の距離として与えておく。パッド間で最短経路探索を実行することで、パッド間電圧が最小となる最短経路が得られる。最短経路上の各枝の距離を合計することにより、パッド間電圧Ｄ３を算出することができる。最短経路上の縮約抵抗と保護素子を抽出する。
【００２３】
ステップＳ１１で、ノード間電圧算出部１５において、最短経路が通過する各ネット毎に、最短経路上にある接続ノードの間に静電放電電流を流した場合のノード間電圧を、ネットに形成されたすべての接続ノードに接続する縮約抵抗を考慮して算出する。さらに、抽出された保護素子に、静電放電電流を流した場合の保護素子にかかる保護素子電圧を算出する。
【００２４】
ステップＳ１２で、パッド間電圧算出部１６において、ノード間電圧と保護素子電圧の和を求めることにより、パッド間電圧Ｄ３を算出する。このことにより、ステップＳ１０で求まるパッド間電圧Ｄ３より正確なパッド間電圧Ｄ３を求めることができる。なお、ステップＳ１５でゲート−ソース・ドレイン電圧を算出する場合は、ステップＳ１１において、各ネット単位でネット上の各ノードのノード電位を算出しておき、ステップＳ１２で、各ネット単位でのノード電位と保護素子電圧を適宜合計することにより、各ノードのノード電位を算出するようにする。
【００２５】
ステップＳ１３で、表示部４において、表示部４の表示画面にウィンドウを表示する。ウィンドウは、始点パッドの識別子のフィールド、始点パッドの接続するネットの識別子のフィールド、終点パッドの識別子のフィールド、終点パッドの接続するネットの識別子のフィールド、始点パッドと終点パッドのパッド間のパッド間電圧の算出値のフィールドを有する。また、ウィンドウは、始点パッドと終点パッドの識別子からパッド間電圧の算出値が検索可能なように関係付けられたレコードを有する。
【００２６】
さらに、ステップＳ１３で、表示部４の表示画面にウィンドウを表示する。ウィンドウは、パッド間電圧に関する二次元情報と、パッド間電圧を大きさで区分けした範囲の識別子を有する。二次元情報は、パッド間電圧を大きさで区分けした範囲の識別子で全てのパッド間電圧を分類する。このことにより、規格外のパッド間電圧が生じているパッド間のパッドを一見して把握することができる。
【００２７】
ステップＳ１５で、ゲート−ソース・ドレイン電圧算出部１８において、第１ゲート−ソース・ドレイン電圧算出用ノード情報Ｄ５に基づいて、トランジスタ識別子のトランジスタ名から、ゲートノード識別子のノード名とソース・ドレインノード識別子のノード名を検索する。ゲートノード識別子のノードのノード電位と、ソース・ドレインノード識別子のノードのノード電位の差から、トランジスタのゲート−ソース・ドレイン間電圧を算出する。
【００２８】
ステップＳ１４で、表示部４において、表示部の表示画面にウィンドウを表示する。ウィンドウは、半導体集積回路のレイアウトＤ１を有している。レイアウトＤ１は、複数のパッドを有している。複数のパッドのなかの１つのパッドを始点パッドとし、他の１つのパッドを終点パッドとし、始点パッドから終点パッドまで、電流パスを表示する。電流パスの配置は、最短経路に基づいて決定される。具体的には、電流パスのレイアウトＤ１上の配置は、最短経路上の縮約抵抗と保護素子を通過するように設定される。また、電流パス上の電位を、最短経路上のノードのノード電位に基づいて表示することができる。
【００２９】
ステップＳ１６で、表示部４において、表示部の表示画面にウィンドウを表示する。ウィンドウは、半導体集積回路のレイアウトＤ１を有している。レイアウトＤ１上の半導体集積回路のトランジスタの配置されている位置に、○印と×印が表示される。○印は、トランジスタのゲート−ソース・ドレイン電圧は、トランジスタの耐圧より小さいことを表している。このことから、始点パッドから終点パッドに静電放電電流が流れても、○印のトランジスタは故障しないことがわかる。一方、×印は、トランジスタのゲート−ソース・ドレイン電圧は、トランジスタの耐圧より大きいことを表している。このことから、始点パッドから終点パッドに静電放電電流が流れると、×印のトランジスタは故障することがわかる。
【００３０】
半導体集積回路の静電放電の解析方法は、手順としてコンピュータが実行可能な半導体集積回路の静電放電の解析プログラムにより表現することができる。この半導体集積回路の静電放電の解析プログラムをコンピュータに実行させることにより、半導体集積回路の静電放電の解析方法を実施することができる。
【００３１】
（半導体集積回路の静電放電の解析方法の変形例１）
半導体集積回路の静電放電の解析方法の変形例１では、図２の半導体集積回路の静電放電の解析方法に比べ、ステップＳ１１とＳ１２に換えて、図３に示すように、ステップＳ１７とＳ１８が実施される。
【００３２】
ステップＳ１７で、保護素子除去部１４において、最短経路上にない保護素子を除去し、除去した保護素子に接続した接続ノードの間を開放する。
【００３３】
ステップＳ１８で、ノード電位算出部１２において、パッド間に静電放電電流を流した場合の接続ノードのノード電位を算出する。
【００３４】
なお、ステップＳ９を省略してもよく、この場合は、縮約抵抗ではなく、分布抵抗が残っているので、抵抗間ノードと接続ノードのノード電位を算出する。
【００３５】
そして、始点パッドが接続する接続ノードのノード電位と、終点パッドが接続する接続ノードのノード電位の電位差が、始点パッドと終点パッドのパッド間電圧になる。また、算出されたノード電位に基づいて、ステップＳ１５で、ゲート−ソース・ドレイン電圧を算出することができる。
【００３６】
（半導体集積回路の静電放電の解析方法の変形例２）
半導体集積回路の静電放電の解析方法の変形例２では、図４に示すように、図２の半導体集積回路の静電放電の解析方法に比べ、ステップＳ１１とＳ１２を省略する。すなわち、図３の半導体集積回路の静電放電の解析方法の変形例１に比べ、ステップＳ１７とＳ１８を省略する。このことによれば、ひとつの電流経路のみ考慮してパッド間電圧を算出するため、パッド間電圧を実際よりも高く見積もる可能性があるが、図２の半導体集積回路の静電放電の解析方法や図３の半導体集積回路の静電放電の解析方法の変形例１より簡便にパッド間電圧を算出することができる。
【００３７】
（半導体集積回路の静電放電の解析方法の変形例３）
半導体集積回路の静電放電の解析方法の変形例３では、図５に示すように、図３の半導体集積回路の静電放電の解析方法の変形例１に比べ、ステップＳ１０とＳ１７を省略する。このことによれば、本来はオンしない保護素子をオンとみなす可能性があり、パッド間電圧を実際よりも低く見積もる可能性があるが、図３の半導体集積回路の静電放電の解析方法の変形例１より簡便にパッド間電圧を算出することができる。また、すべての電流経路を考慮してパッド間電圧を算出するため、図４の半導体集積回路の静電放電の解析方法の変形例２よりは精度のよいパッド間電圧を算出することができる。
【００３８】
（第１の実施の形態）
第１の実施の形態では、図１の実施の形態の半導体集積回路の静電放電の解析装置１を用いる。
【００３９】
本発明の第１の実施の形態に係る半導体集積回路の静電放電の解析方法は、図２に示すように、ステップＳ１で、レイアウトＤ１を外部の記憶装置から入力する。レイアウトＤ１は、図６に示すように、パッドＰＡＤ１乃至ＰＡＤ９と、ネットＶＤＤ１、ＶＤＤ２、ＶＳＳ１、ＶＳＳ２、Ｉ／Ｏと、保護素子２１乃至２６を有する。パッドＰＡＤ１乃至ＰＡＤ９とネットＶＤＤ１、ＶＤＤ２、ＶＳＳ１、ＶＳＳ２、Ｉ／Ｏは電気的に接続する。ネットＶＤＤ１、ＶＤＤ２、ＶＳＳ１、ＶＳＳ２、Ｉ／Ｏと保護素子２１乃至２６は電気的に接続する。
【００４０】
例えば、静電放電がパッドＰＡＤ８から印加されると、パッドＰＡＤ８の電位が通常の使用範囲を超えて上昇する。すると、保護素子２２がオフ状態からオン状態になりパッドＰＡＤ７に電流を流し、パッドＰＡＤ８の電位は降下する。このことによって、半導体集積回路の内部素子２７の端子間電圧を内部素子２７の耐圧以下に抑えることができる。
【００４１】
ステップＳ２で、保護素子回路網抽出部５において、図７に示すように、レイアウトＤ１からパッドＰＡＤ１乃至ＰＡＤ９をすべて抽出する。抽出されたパッドＰＡＤ１乃至ＰＡＤ９に電気的に接続するネットＶＤＤ１、ＶＤＤ２、ＶＳＳ１、ＶＳＳ２、Ｉ／Ｏをすべて抽出する。抽出されたネットＶＤＤ１、ＶＤＤ２、ＶＳＳ１、ＶＳＳ２、Ｉ／Ｏに電気的に接続する保護素子２１乃至２６をすべて抽出する。パッドＰＡＤ１乃至ＰＡＤ９または保護素子２１乃至２６が、ネットＶＤＤ１、ＶＤＤ２、ＶＳＳ１、ＶＳＳ２、Ｉ／Ｏに接続する接続ノードＮ１乃至Ｎ２１を形成する。
【００４２】
ステップＳ３で、経路探索部６において、パッドＰＡＤ１乃至ＰＡＤ９のすべてのパッド間について、静電放電の経路が存在するか否かを探索する。例えば、始点パッドＰＡＤ３から終点パッドＰＡＤ８へ静電放電した場合は、静電放電の経路３１乃至３３が３通り存在している。
【００４３】
ステップＳ４で、保護素子付加判定部７において、始点パッドＰＡＤ３と終点パッドＰＡＤ８のパッド間に、静電放電の経路が存在することがわかる。図８に示すように、パッドＰＡＤ１乃至ＰＡＤ９のすべてのパッド間について、静電放電の経路があることがわかる。保護素子の付加は不要であることがわかる。
【００４４】
ステップＳ５で、表示部４において、図９に示すように、静電放電の経路があることを識別する識別子３５を、始点パッドと終点パッドの二次元格子に配置して表示する。このことにより、パッド間接続情報Ｄ２として、一見してすべてのパッド間について、静電放電の経路があることがわかる。
【００４５】
例えば、ステップＳ３で、図１０に示すような保護素子回路網で、パッドＰＡＤ１乃至ＰＡＤ９のすべてのパッド間について、静電放電の経路が存在するか否かを探索する。始点パッドＰＡＤ４から終点パッドＰＡＤ１へ静電放電した場合は、静電放電の経路は存在しない。ステップＳ４で、始点パッドＰＡＤ４と終点パッドＰＡＤ１のパッド間に、静電放電の経路が存在しないことがわかる。図１１に示すように、パッドＰＡＤ４、ＰＡＤ５とそれ以外のパッドのパッド間について、静電放電の経路が存在しないことがわかる。保護素子の付加は必要であることがわかる。静電放電の経路が存在しないことを識別する識別子３６を、始点パッドと終点パッドの二次元格子に配置して表示することにより、パッド間接続情報Ｄ２として、一見してどのパッドに保護素子の付加が必要かがわかる。
【００４６】
ステップＳ６で、保護素子付加部８において、保護素子を付加して、静電放電の経路が存在しないパッド間に、静電放電の経路を形成する。
【００４７】
ステップＳ７で、寄生抵抗網抽出部９において、図１２に示すように、ネットＶＤＤ１、ＶＤＤ２、ＶＳＳ１、ＶＳＳ２、Ｉ／Ｏ毎に、ネットＶＤＤ１、ＶＤＤ２、ＶＳＳ１、ＶＳＳ２、Ｉ／Ｏに分布する分布抵抗ｒをすべて抽出する。分布抵抗ｒを、ネットＶＤＤ１、ＶＤＤ２、ＶＳＳ１、ＶＳＳ２、Ｉ／Ｏに換えて、接続ノードＮ１乃至Ｎ２１に接続させる。分布抵抗ｒ間に抵抗間ノードｎを形成する。
【００４８】
図１３に示すように、半導体集積回路のトランジスタに、分布抵抗ｒで構成される抵抗網を接続することができる。これは、半導体集積回路の配線は分布抵抗ｒを有しているからであり、分布抵抗ｒは、配線から抽出された。図１３（ａ）に示すように、ノードｎＡでトランジスタＭ１１のソースと分布抵抗ｒが接続する。同様に、ノードｎＣでトランジスタＭ１４のソースと分布抵抗ｒが接続する。ノードｎＢでトランジスタＭ１５のソースと分布抵抗ｒが接続する。ノードｎＤでトランジスタＭ１６のソースと分布抵抗ｒが接続する。図１３（ｂ）に示すように、ノードｎＥでトランジスタＭ１７のソースと分布抵抗ｒが接続する。ノードｎＦでトランジスタＭ３のゲートと分布抵抗ｒが接続する。ノードｎＧでトランジスタＭ４のゲートと分布抵抗ｒが接続する。ノードｎＨでトランジスタＭ１８のソースと分布抵抗ｒが接続する。
【００４９】
ステップＳ８で、ゲート−ソース・ドレイン電圧算出用ノード情報生成部１７において、図１４に示すような第１ゲート−ソース・ドレイン電圧算出用ノード情報Ｄ５を生成する。第１ゲート−ソース・ドレイン電圧算出用ノード情報Ｄ５は、ゲート−ソース・ドレイン電圧算出対象のトランジスタＭ１乃至Ｍ４の識別子（トランジスタ識別子）のフィールド６１、ゲート電位とほぼ同電位となるノードの識別子（ゲートノード識別子）のフィールド６２、ソース電位またはドレイン電位（ソース・ドレイン電位）とほぼ同電位となるノードの識別子（ソース・ドレインノード識別子）のフィールド６３を有している。そして、第１ゲート−ソース・ドレイン電圧算出用ノード情報Ｄ５は、トランジスタＭ１乃至Ｍ４のトランジスタ識別子からゲート電位とほぼ同電位となるノードのゲートノード識別子とソース・ドレイン電位とほぼ同電位となるノードのソース・ドレインノード識別子が検索可能なように関係付けられたレコード６４乃至６７を有している。例えば、トランジスタＭ１のゲートはトラジスタＭ１１、Ｍ１２を通してノードｎＡに接続する可能性と、トランジスタＭ１３、Ｍ１４を通してノードｎＢに接続する可能性があり、トランジスタＭ１のソース・ドレインはトランジスタＭ１５を通してノードｎＢに接続する可能性とトランジスタＭ２、Ｍ１６を通してノードｎＤに接続する可能性がある。トランジスタＭ１のゲート電位とほぼ同電位となるノードのゲートノード識別子とトランジスタＭ１のソース・ドレイン電位とほぼ同電位となるノードのソース・ドレインノード識別子の組み合わせとして、（ｎＡ、ｎＢ）、（ｎＡ、ｎＤ）、（ｎＣ、ｎＢ）、（ｎＣ、ｎＤ）の４通りあるが、これらがレコード６４から検索できる。第１ゲート−ソース・ドレイン電圧算出用ノード情報Ｄ５にリストアップされたゲートノード識別子およびソース・ドレインノード識別子のノードが、ステップＳ９の抵抗網縮約によって消滅しないように、これらのノードを接続ノードにしておく。
【００５０】
ステップＳ９で、抵抗網縮約部１０において、図１５に示すように、ネットＶＤＤ１、ＶＤＤ２、ＶＳＳ１、ＶＳＳ２、Ｉ／Ｏ毎に、ネットＶＤＤ１、ＶＤＤ２、ＶＳＳ１、ＶＳＳ２、Ｉ／Ｏを保護素子２１乃至２６から開放した場合に、接続ノードＮ１乃至Ｎ２１のすべての接続ノード間の合成抵抗値を変えないように、接続ノード間毎に１つの縮約抵抗Ｒ１乃至Ｒ３５を、分布抵抗ｒに換えて接続する。
【００５１】
ステップＳ１０で、最短経路探索部１３において、図１５の回路から、各抵抗素子および保護素子を枝とするグラフを生成し、このグラフ上で最短経路探索を実行する。各枝には、静電放電電流Ｉ０が流れたときの各素子の電圧値を各枝の距離として与えておき、パッド間で最短経路探索を実行することで、図１６に示すように、パッド間電圧が最小となる最短経路３７が得られる。最短経路３７上の各枝の距離を合計することにより、パッド間電圧Ｄ３を算出することができる。また、最短経路３７上の縮約抵抗Ｒ１９、Ｒ３０、Ｒ２５、Ｒ１３と保護素子２６、２５、２２を抽出する。
【００５２】
ステップＳ１１で、ノード間電圧算出部１５において、図１７（ａ）に示すように、最短経路３７上に配置されているネットＶＤＤ２の接続ノードＮ８とＮ９の間に静電放電電流Ｉ０を流した場合のノード間電圧Ｖ１を、ネットＶＤＤ２に形成されたすべての接続ノードＮ６乃至Ｎ９に接続する縮約抵抗Ｒ１４乃至Ｒ１９を考慮して算出する。同様に、図１７（ｂ）に示すように、最短経路３７上に配置されているネットＶＳＳ２の接続ノードＮ１８とＮ２１の間に静電放電電流Ｉ０を流した場合のノード間電圧Ｖ２を算出する。図１７（ｃ）に示すように、最短経路３７上に配置されているネットＶＳＳ１の接続ノードＮ１６とＮ１４の間に静電放電電流Ｉ０を流した場合のノード間電圧Ｖ３を算出する。図１７（ｄ）に示すように、最短経路３７上に配置されているネットＩ／Ｏの接続ノードＮ１２とＮ１０の間に静電放電電流Ｉ０を流した場合のノード間電圧Ｖ４を算出する。
【００５３】
さらに、図１８に示すように、抽出された保護素子２６に、静電放電電流Ｉ０を流した場合の保護素子２６にかかる保護素子電圧Ｖ０を算出する。同様に、抽出された保護素子２５と２２に、静電放電電流Ｉ０を流した場合の保護素子２５と２２にかかる保護素子電圧Ｖ０を算出する。
【００５４】
ステップＳ１２で、パッド間電圧算出部１６において、ノード間電圧Ｖ１乃至Ｖ４と３つの保護素子電圧Ｖ０の和を求めることにより、パッド間電圧Ｄ３を算出する。このことにより、ステップＳ１０で求まるパッド間電圧Ｄ３よりも正確なパッド間電圧Ｄ３を求めることができる。なお、ステップＳ１５でゲート−ソース・ドレイン電圧を算出する場合は、ステップＳ１１で各ネット単位でネット上の各ノードのノード電位を算出しておき、ステップＳ１２で、各ネット単位でのノード電位と保護素子電圧を適宜合計することにより、各ノードのノード電位を算出するようにする。
【００５５】
ステップＳ１３で、表示部４において、図１９に示すように、表示部４の表示画面にウィンドウ３９を表示する。ウィンドウ３９は、始点パッドＰＡＤ１等の識別子のフィールド４１、始点パッドＰＡＤ１等の接続するネットＶＤＤＣ等の識別子のフィールド４２、終点パッドＰＡＤ２等の識別子のフィールド４３、終点パッドＰＡＤ２等の接続するネットＶＤＤＣの識別子のフィールド４４とパッド間電圧の算出値２．７１８９９Ｖ等のフィールド４５を有する。また、ウィンドウ３９は、例えば、始点パッドＰＡＤ１と終点パッドＰＡＤ１２８の識別子からパッド間電圧の算出値３４．９２１６Ｖが検索可能なように関係付けられたレコード４６を有する。
【００５６】
さらに、ステップＳ１３で、図２０に示すように、表示部４の表示画面にウィンドウ４７を表示する。ウィンドウ４７は、パッド間電圧に関する二次元情報４９と、パッド間電圧を大きさで区分けした範囲の識別子５０乃至５２を有する。二次元情報４９は、パッド間電圧を大きさで区分した範囲の識別子５０乃至５２で全てのパッド間電圧を分類する。二次元情報４９はＸＹ座標を有する。ＸＹ座標のＸ軸上とＹ軸上に、同じ順番に全てのパッドＰＡＤ１乃至ＰＡＤｎの識別子を設けている。Ｘ軸上のＸ値に設けられた識別子の始点パッドから、Ｙ軸上のＹ値に設けられた識別子の終点パッドへ、静電放電した場合の始点パッドと終点パッドのパッド間のパッド間電圧の大きさの属する範囲を表す識別子を、ＸＹ座標のＸ座標がＸ値でＹ座標がＹ値である場所に表示する。
【００５７】
例えば、図２０のｒａｎｇｅ：０．０００−６０．３９４Ｖに示すように、全てのパッド間電圧は、０．０００Ｖ以上、６０．３９４Ｖ以下の範囲に存在している。０．０００Ｖ以上、６０．３９４Ｖ以下の範囲を、識別子５０乃至５２の数の３つに均等に分割する。すなわち、識別子５０は、パッド間電圧が０．０００Ｖ以上、２０．１３１Ｖ未満の範囲にあることを表示する。識別子５１は、２０．１３１Ｖ以上、４０．２６２Ｖ未満の範囲にあることを表示する。識別子５２は、４０．２６２Ｖ以上、６０．３９４Ｖ以下の範囲にあることを表示する。これより、一部のパッドが始点パッドまたは終点パッドに選択されたとき、識別子５２が表示する高い電圧になることがわかる。このように、二次元情報４９は、全てのパッド間のパッド間電圧の傾向を一見して把握することができる。なお、識別子５０乃至５２の数は、３つに限らず任意に選択することができる。また、識別子５０乃至５２では、パッド間電圧が高いほど、識別子５０乃至５２の濃淡は濃い。識別子５０乃至５２は、濃淡に限らず、色、模様、記号等により識別してもよい。さらに、一つの識別子の表示するパッド間電圧の範囲を、半導体装置の規格の範囲を除くように設定してもよい。このことにより、規格外のパッド間電圧が生じているパッド間のパッドを一見して把握することができる。
【００５８】
ステップＳ１５で、ゲート−ソース・ドレイン電圧算出部１８において、第１ゲート−ソース・ドレイン電圧算出用ノード情報Ｄ５に基づいて、トランジスタ識別子のトランジスタ名Ｍ１乃至Ｍ４から、ゲートノード識別子のノード名ｎＣ、ｎＡ、ｎＦ、ｎＧとソース・ドレインノード識別子のノード名ｎＢ、ｎＤ、ｎＥ、ｎＨを検索する。ゲートノード識別子のノードのノード電位と、ソース・ドレインノード識別子のノードのノード電位の差から、トランジスタＭ１乃至Ｍ４のゲート−ソース・ドレイン間電圧を算出する。ノード電位は、ステップＳ１２で算出されたノード電位を用いることができる。
【００５９】
なお、ステップＳ８で、第１ゲート−ソース・ドレイン電圧算出用ノード情報Ｄ５にリストアップされたゲートノード識別子およびソース・ドレインノード識別子のノードを接続ノードにする処理を行わない場合は、ステップＳ８で、ゲート−ソース・ドレイン電圧算出用ノード情報生成部１７において、図２１に示すような、ノード電位を算出することが可能な接続ノード電位の関数ｆＡ乃至ｆＨを、ゲートノード識別子またはソース・ドレインノード識別子のノード名ｎＡ乃至ｎＨから検索可能な第２ゲート−ソース・ドレイン電圧算出用ノード情報Ｄ５を生成する。第２ゲート−ソース・ドレイン電圧算出用ノード情報Ｄ５は、ノードの識別子のフィールド６８と、ノード電位を算出することが可能な接続ノード電位の関数のフィールド６９を有している。第２ゲート−ソース・ドレイン電圧算出用ノード情報Ｄ５は、ノードの識別子からノード電位を算出することが可能な接続ノード電位の関数が検索可能なように関係付けられたレコード７０を有している。
【００６０】
そして、ステップＳ１５で、ゲート−ソース・ドレイン電圧算出部１８において、第２ゲート−ソース・ドレイン電圧算出用ノード情報Ｄ５に基づいて、ゲートノード識別子またはソース・ドレインノード識別子のノード名ｎＡ乃至ｎＨから関数ｆＡ乃至ｆＨを検索する。検索された関数ｆＡ乃至ｆＨに接続ノード電位ＶＮ１乃至ＶＮｎを代入しノードｎＡ乃至ｎＨのノード電位を算出する。このように算出されたノード電位と図１４の第１ゲート−ソース・ドレイン電圧算出用ノード情報Ｄ５に基づいてトランジスタＭ１乃至Ｍ４のゲート−ソース・ドレイン間電圧を算出する。
【００６１】
ステップＳ１４で、表示部４において、図２２に示すように、表示部の表示画面にウィンドウ７１を表示する。ウィンドウ７１は、半導体集積回路のレイアウトＤ１を有している。レイアウトＤ１は、複数のパッド７２を有している。複数のパッド７２のなかの１つのパッドを始点パッド７３とし、他の１つのパッドを終点パッド７４とし、始点パッド７３から終点パッド７４まで、電流パスＤ４を表示している。電流パスＤ４の配置は、最短経路３７に基づいて決定される。具体的には、電流パスＤ４のレイアウトＤ１上の配置は、最短経路３７上の縮約抵抗Ｒ１９、Ｒ３０、Ｒ２５、Ｒ１３と保護素子２６、２５、２２を通過するように設定される。これより、始点パッド７３の電位が３４Ｖであり、終点パッド７４の電位が０Ｖであることがわかる。これより、パッド間電圧は、始点パッド７３の電位３４Ｖと終点パッド７４の電位０Ｖの差で、３４Ｖであることがわかる。また、電流パスＤ４上の電位を、最短経路３７上のノードのノード電位に基づいて表示することができる。
【００６２】
ステップＳ１６で、表示部４において、図２２に示すように、表示部の表示画面にウィンドウ７１を表示する。ウィンドウ７１は、半導体集積回路のレイアウトＤ１を有している。レイアウトＤ１上のトランジスタＭ１乃至Ｍ４の配置されている位置に、○印と×印が表示される。例えば、トランジスタＭ１とＭ２には○印が付されている。これは、トランジスタＭ１とＭ２のゲート−ソース・ドレイン電圧は、トランジスタＭ１とＭ２の耐圧より小さいことを表している。このことから、始点パッド７３から終点パッド７４に静電放電電流が流れても、トランジスタＭ１とＭ２は故障しないことがわかる。一方、トランジスタＭ３とＭ４には×印が付されている。これは、トランジスタＭ３とＭ４のゲート−ソース・ドレイン電圧は、トランジスタＭ３とＭ４の耐圧より大きいことを表している。このことから、始点パッド７３から終点パッド７４に静電放電電流が流れると、トランジスタＭ３とＭ４は故障することがわかる。
【００６３】
（第２の実施の形態）
第２の実施の形態では、図１の実施の形態の半導体集積回路の静電放電の解析装置１を用いる。
【００６４】
本発明の第２の実施の形態に係る半導体集積回路の静電放電の解析方法では、図４に示す実施の形態の半導体集積回路の静電放電の解析方法の変形例２の一部を省略して実施する。まず、ステップＳ１は、第１の実施の形態と同様に実施する。レイアウトＤ１は、図２３に示すように、パッドＰＡＤ１１、ＰＡＤ１２と、ネットＶＤＤ、ＶＳＳと、保護素子７７乃至７９を有する。パッドＰＡＤ１１、ＰＡＤ１２とネットＶＤＤ、ＶＳＳは電気的に接続する。ネットＶＤＤ、ＶＳＳと保護素子７７乃至７９は電気的に接続する。
【００６５】
ステップＳ２は、第１の実施の形態と同様に実施する。図２４に示すように、レイアウトＤ１からパッドＰＡＤ１１、ＰＡＤ１２をすべて抽出する。抽出されたパッドＰＡＤ１１、ＰＡＤ１２に電気的に接続するネットＶＤＤ、ＶＳＳをすべて抽出する。抽出されたネットＶＤＤ、ＶＳＳに電気的に接続する保護素子７７乃至７９をすべて抽出する。パッドＰＡＤ１１、ＰＡＤ１２または保護素子７７乃至７９が、ネットＶＤＤ、ＶＳＳに接続する接続ノードＮ３１乃至Ｎ３８を形成する。ステップＳ３乃至ステップＳ６は実施せずに、ステップＳ７に進む。
【００６６】
ステップＳ７とＳ８は、第１の実施の形態と同様に実施する。図２５に示すように、ネットＶＤＤ、ＶＳＳ毎に、ネットＶＤＤ、ＶＳＳに分布する分布抵抗ｒをすべて抽出する。分布抵抗ｒを、ネットＶＤＤ、ＶＳＳに換えて、接続ノードＮ３１乃至Ｎ３８に接続させる。分布抵抗ｒ間に抵抗間ノードｎを形成する。
【００６７】
ステップＳ９は、第１の実施の形態と同様に実施する。図２６に示すように、ネットＶＤＤ、ＶＳＳ毎に、ネットＶＤＤ、ＶＳＳを保護素子７７乃至７９から開放した場合に、接続ノードＮ３１乃至Ｎ３８のすべての接続ノード間の合成抵抗値を変えないように、接続ノード間毎に１つの縮約抵抗Ｒ４１乃至Ｒ５２を、分布抵抗ｒに換えて接続する。
【００６８】
ステップＳ１０は、第１の実施の形態と同様に実施する。図２６に示すように、パッド間電圧Ｄ３が最小となる最短経路８０を探索し、静電放電電流Ｉ０が流れた場合のパッド間電圧Ｄ３を算出する。さらに、最短経路８０上の縮約抵抗Ｒ４２、Ｒ４９と保護素子７８を抽出する。ステップＳ１３に進み、ステップＳ１３乃至Ｓ１６は、第１の実施の形態と同様に実施し、パッド間電圧Ｄ３の二次元情報を表示し、ゲート−ソース・ドレイン電圧を算出し○印等により表示する。
【００６９】
第２の実施の形態では、第１の実施の形態に比較して容易にパッド間電圧を求めることができる。
【００７０】
（第３の実施の形態）
第３の実施の形態では、図１の第１の実施の形態の半導体集積回路の静電放電の解析装置１を用いる。
【００７１】
本発明の第３の実施の形態に係る半導体集積回路の静電放電の解析方法では、図３に示す実施の形態の半導体集積回路の静電放電の解析方法の変形例１の一部を省略して実施する。また、第２の実施の形態の半導体集積回路の静電放電の解析方法に一部を追加して実施する。すなわち、ステップＳ１とＳ２とステップＳ７乃至Ｓ１０は第２の実施の形態と同様に実施し、次に、ステップＳ１７に進む。
【００７２】
ステップＳ１７は、保護素子除去部１４において、図２６の最短経路８０上にない保護素子７７と７９を除去し、図２７に示すように、除去した保護素子７７と７９に接続した接続ノードＮ３２とＮ３５の間とＮ３４とＮ３７の間を開放する。
【００７３】
ステップＳ１８で、ノード電位算出部１２において、パッド間に静電放電電流Ｉ０を流した場合の接続ノードＮ３１乃至Ｎ３８のノード電位を算出する。なお、ステップＳ９を省略してもよく、この場合は、縮約抵抗Ｒ４１乃至Ｒ５２ではなく、分布抵抗ｒが残っているので、抵抗間ノードｎと接続ノードＮ３１乃至Ｎ３８のノード電位を算出する。
【００７４】
ステップＳ１３乃至Ｓ１６は、第１の実施の形態と同様に実施する。このことにより、静電放電の経路として第２の実施の形態では最短経路８０のみを考慮したが、第３の実施の形態では最短経路８０だけでなく複数の静電放電の経路を有する経路８１について考慮しているので、ステップＳ１０で求まるパッド電圧Ｄ３よりも正確なパッド間電圧Ｄ３を求めることができる。
【００７５】
（第４の実施の形態）
第４の実施の形態では、図１の実施の形態の半導体集積回路の静電放電の解析装置１を用いる。
【００７６】
本発明の第４の実施の形態に係る半導体集積回路の静電放電の解析方法では、図３に示す実施の形態の半導体集積回路の静電放電の解析方法の変形例１の一部を省略して実施する。また、第３の実施の形態の半導体集積回路の静電放電の解析方法に途中まで同じである。すなわち、ステップＳ８までは、第３の実施の形態と同様に実施する。ステップＳ９は実施しない。
【００７７】
ステップＳ１０は、第１の実施の形態と同様に実施する。図２８に示すように、パッド間電圧Ｄ３が最小となる最短経路８２を探索し、静電放電電流Ｉ０が流れた場合のパッド間電圧Ｄ３を算出する。さらに、最短経路８２上の分布抵抗ｒと保護素子７８を抽出する。
【００７８】
ステップＳ１７は、第３の実施の形態と同様に実施する。図２８の最短経路８２上にない保護素子７７と７９を除去し、図２９に示すように、除去した保護素子７７と７９に接続した接続ノードＮ３２とＮ３５の間とＮ３４とＮ３７の間を開放する。
【００７９】
ステップＳ１８は、第３の実施の形態と同様に実施する。図３０に示すように、パッド間に静電放電電流Ｉ０を流した場合の接続ノードＮ３１乃至Ｎ３８と抵抗間ノードｎのノード電位を算出する。
【００８０】
ステップＳ１３乃至Ｓ１６は、第１の実施の形態と同様に実施する。このことにより、静電放電の経路として第２の実施の形態では最短経路８０のみを考慮したが、第４の実施の形態では最短経路８０だけでなく複数の静電放電の経路を有する経路８３について考慮しているので、より正確なパッド間電圧Ｄ３を求めることができる。
【００８１】
（第５の実施の形態）
第５の実施の形態では、図１の実施の形態の半導体集積回路の静電放電の解析装置１を用いる。
【００８２】
本発明の第５の実施の形態に係る半導体集積回路の静電放電の解析方法では、図２に示す実施の形態の半導体集積回路の静電放電の解析方法を２回実施する。
【００８３】
まず、第１回目の実施を、第１の実施の形態と同様に実施する。ステップＳ１３で、図３１に示すように、表示部４の表示画面にウィンドウ４７を表示する。ウィンドウ４７は、パッド間電圧に関する二次元情報４９と、パッド間電圧を大きさで区分けした範囲の識別子５０乃至５２を有する。二次元情報４９は、パッド間電圧を大きさで区分けした範囲の識別子５０乃至５２で全てのパッド間電圧を分類する。例えば、図３１のｒａｎｇｅ：０．０００−５３．０２８Ｖに示すように、全てのパッド間電圧は、０．０００Ｖ以上、５３．０２８Ｖ  以下の範囲に存在している。０．０００Ｖ以上、５３．０２８Ｖ以下の範囲を、識別子５０乃至５２の数の３つに均等に分割する。すなわち、識別子５０は、パッド間電圧が０．０００Ｖ以上、１７．６７６Ｖ未満の範囲にあることを表示する。識別子５１は、１７．６７６Ｖ以上、３５．３５２Ｖ未満の範囲にあることを表示する。識別子５２は、３５．３５２Ｖ以上、５３．０２８Ｖ以下の範囲にあることを表示する。識別子５０乃至５２では、パッド間電圧が高いほど、識別子５０乃至５２の濃淡は濃い。
【００８４】
次に、実施対象のレイアウトＤ１の保護素子２１乃至２６のレイアウトＤ１上の配置位置または保護素子回路網上の配置位置を変更したり、保護素子２１乃至２６を増減したりする。
【００８５】
そして、第２回目の実施を、第１の実施の形態と同様に実施する。対象とするレイアウトＤ１は、第１回目の実施後に保護素子の配置位置を変更したり、保護素子の数を増減させたりしたレイアウトＤ１である。第１回目と同様に、ステップＳ１３で、図３２に示すように、表示部４の表示画面にウィンドウ４７を表示する。ウィンドウ４７は、パッド間電圧に関する二次元情報４９と、パッド間電圧を大きさで区分けした範囲の識別子５０乃至５２を有する。ここで、図３２のｒａｎｇｅ：０．０００−５３．０２８Ｖを、図３１のｒａｎｇｅ：０．０００−５３．０２８Ｖに一致させ、図３１と図３２の識別子５０乃至５２全ての区分けの範囲を一致させる。
【００８６】
このことにより、保護素子の変更によるパッド間電圧の大きさの変化を、全てのパッド間について一見して把握することができる。すなわち、図３２の二次元情報４９を図３１の二次元情報４９に比較すると、識別子５２の表示された面積が減少し、識別子５０の表示された面積が増加しており、全てのパッド間のパッド間電圧は減少する傾向にあると一見して容易に判断できる。
【００８７】
（第６の実施の形態）
第６の実施の形態では、図１の実施の形態の半導体集積回路の静電放電の解析装置１を用いる。
【００８８】
本発明の第６の実施の形態に係る半導体集積回路の静電放電の解析方法では、図２に示す実施の形態の半導体集積回路の静電放電の解析方法を実施する。
【００８９】
ステップＳ１３で、図３３に示すように、表示部４の表示画面のウィンドウ４７には、パッド間電圧に関する二次元情報４９と、パッド間電圧を大きさで区分けした範囲の識別子５０乃至５２が表示される。二次元情報４９は、パッド間電圧を大きさで区分けした範囲の識別子５０乃至５２で全てのパッド間電圧を分類する。例えば、図３３のｒａｎｇｅ：０．０００−６１．１８６Ｖに示すように、全てのパッド間電圧は、０．０００Ｖ以上、６１．１８６Ｖ  以下の範囲に存在している。０．０００Ｖ以上、６１．１８６Ｖ以下の範囲を、識別子５０乃至５２の数の３つに均等に分割する。すなわち、識別子５０は、パッド間電圧が０．０００Ｖ以上、２０．３９５Ｖ未満の範囲にあることを表示する。識別子５１は、２０．３９５Ｖ以上、４０．７９０Ｖ未満の範囲にあることを表示する。識別子５２は、４０．７９０Ｖ以上、６１．１８６Ｖ以下の範囲にあることを表示する。識別子５０乃至５２では、パッド間電圧が高いほど、識別子５０乃至５２の濃淡は濃い。
【００９０】
二次元情報４９の識別子５０乃至５２の分布を観察すると、一部のパッドが始点パッドまたは終点パッドに選択されたとき、識別子５２と５１が表示する高い電圧になることがわかる。このように、二次元情報４９は、全てのパッド間のパッド間電圧の傾向を一見して把握することができる。そして、高いパッド間電圧を発生させるパッドを一見して把握することができる。
【００９１】
【発明の効果】
以上説明したように、本発明によれば、静電放電がパッド間に印加された時の正確なパッド間電圧を求められる半導体集積回路の静電放電の解析方法を提供できる。
【００９２】
また、本発明によれば、静電放電がパッド間に印加された時の正確なパッド間電圧を求められる半導体集積回路の静電放電の解析プログラムを提供できる。
【図面の簡単な説明】
【図１】実施の形態に係る半導体集積回路の静電放電の解析装置の構成図である。
【図２】実施の形態に係る半導体集積回路の静電放電の解析方法のフローチャートである。
【図３】実施の形態に係る半導体集積回路の静電放電の解析方法の変形例１のフローチャートである。
【図４】実施の形態に係る半導体集積回路の静電放電の解析方法の変形例２のフローチャートである。
【図５】実施の形態に係る半導体集積回路の静電放電の解析方法の変形例３のフローチャートである。
【図６】第１の実施の形態の半導体集積回路のレイアウトである。
【図７】第１の実施の形態のパッドとネットと保護素子で構成される保護素子回路網である。
【図８】第１の実施の形態の保護素子回路網と探索された静電放電の経路の候補である。
【図９】第１の実施の形態の表示部に表示された静電放電の経路の有無のパッド間接続情報である。
【図１０】第１の実施の形態の保護素子が十分に配置されていない保護素子回路網である。
【図１１】第１の実施の形態の保護素子が十分に配置されていない保護素子回路網に関するパッド間接続情報である。
【図１２】第１の実施の形態のネットを分布抵抗で構成される抵抗網に置き換えた寄生抵抗網である。
【図１３】第１の実施の形態の分布抵抗で構成される抵抗網を接続した半導体集積回路である。
【図１４】第１の実施の形態のゲート−ソース・ドレイン電圧算出用ノード情報（その１）である。
【図１５】第１の実施の形態の分布抵抗で構成される抵抗網を縮約抵抗で構成される抵抗網に置き換えた縮約抵抗網である。
【図１６】第１の実施の形態の縮約抵抗網と探索された静電放電の最短経路である。
【図１７】第１の実施の形態の縮約抵抗網と探索された静電放電の最短経路と最短経路上のそれぞれの縮約抵抗を含む縮約抵抗で構成される抵抗網である。
【図１８】第１の実施の形態の保護素子の電流電圧特性である。
【図１９】第１の実施の形態の表示部に表示されたパッド間電圧である。
【図２０】第１の実施の形態のパッド間電圧を大きさの属する範囲毎に色分けし、表示部に表示したパッド間電圧に関する二次元情報である。
【図２１】第１の実施の形態のゲート−ソース・ドレイン電圧算出用ノード情報（その２）である。
【図２２】表示部に表示した最短経路のレイアウト上の電流パスである。
【図２３】第２の実施の形態の半導体集積回路のレイアウトである。
【図２４】第２の実施の形態のパッドとネットと保護素子で構成される保護素子回路網である。
【図２５】第２の実施の形態のネットを分布抵抗で構成される抵抗網に置き換えた寄生抵抗網である。
【図２６】第２の実施の形態の分布抵抗で構成される抵抗網を縮約抵抗で構成される抵抗網に置き換えた縮約抵抗網である。
【図２７】第３の実施の形態の縮約抵抗網と探索された静電放電の最短経路と除去される保護素子である。
【図２８】第４の実施の形態の寄生抵抗網と探索された静電放電の最短経路である。
【図２９】第４の実施の形態の寄生抵抗網と探索された静電放電の最短経路と除去される保護素子である。
【図３０】第４の実施の形態の最短経路上にない保護素子が除去された寄生抵抗網である。
【図３１】第５の実施の形態の保護素子の再設定前の表示部に表示したパッド間電圧に関する二次元情報である。
【図３２】第５の実施の形態の保護素子の再設定後の表示部に表示したパッド間電圧に関する二次元情報である。
【図３３】第６の実施の形態の保護素子の再設定後の表示部に表示したパッド間電圧に関する二次元情報である。
【符号の説明】
１  半導体集積回路の静電放電の解析装置
３  入力部
４  表示部
５  保護素子回路網抽出部
６  経路探索部
７  保護素子付加判定部
８  保護素子付加部
９  寄生抵抗網抽出部
１０  抵抗網縮約部
１２  ノード電位算出部
１３  最短経路探索部
１４  保護素子除去部
１５  ノード間電圧算出部
１６  パッド間電圧算出部
１７  ゲート−ソース・ドレイン電圧算出用ノード情報生成部
１８  ゲート−ソース・ドレイン電圧算出部
１９  記憶部
２１乃至２６  保護素子
２７  半導体集積回路の内部素子
２８  半導体集積回路の内部回路
３１乃至３３  静電放電の経路の候補
３４  未評価を表す識別子
３５  静電放電の経路の候補があることを識別する識別子
３６  静電放電の経路の候補がないことを識別する識別子
３７  静電放電の経路
３８  除去される保護素子
３９  表示部の表示画面に表示されたウィンドウ
４１  始点パッドの識別子のフィールド
４２  始点パッドの接続するネットの識別子のフィールド
４３  終点パッドの識別子のフィールド
４４  終点パッドの接続するネットの識別子のフィールド
４５  パッド間電圧の算出値のフィールド
４６  始点パッドと終点パッドの識別子からパッド間電圧の算出値が検索可能なように関係付けられたレコード
４７  表示部の表示画面に表示されたウィンドウ
４９  パッド間電圧に関する二次元情報
５０乃至５９  パッド間電圧を大きさで区分けした範囲の識別子
６１  トランジスタの識別子のフィールド
６２  ゲート電位に相当する抵抗間ノードの識別子のフィールド
６３  ソース・ドレイン電位に相当する抵抗間ノードの識別子のフィールド
６４乃至６７  トランジスタの識別子からゲート電位とソース・ドレイン電位に相当する抵抗間ノードの識別子が検索可能なように関係付けられたレコード
６８  抵抗間ノードの識別子のフィールド
６９  接続ノードの電位の関数として表された抵抗間ノードの電位のフィールド
７０  抵抗間ノードの識別子から関数として表された抵抗間ノードの電位が検索可能なように関係付けられたレコード
７１  表示部の表示画面に表示されたウィンドウ
７２  パッド
７３  始点パッド
７４  終点パッド
７６  表示部の表示画面に表示されたウィンドウ
７７乃至７９  保護素子
８０乃至８３  静電放電の経路
Ｎ１乃至Ｎ２１  Ｎ３１乃至Ｎ３８  接続ノード
【図１】
2005011964.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2005011964.tif 000007
【図６】
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【図７】
2005011964.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
2005011964.tif 000030
【図２９】
2005011964.tif 000031
【図３０】
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【図３１】
2005011964.tif 000033
【図３２】
2005011964.tif 000034
【図３３】
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【手続補正書】
【提出日】平成16年9月1日(2004.9.1)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
パッドと前記パッドに電気的に接続するネットと前記ネットに電気的に接続する保護素子を有する半導体集積回路の静電放電のコンピュータによる解析方法において、
コンピュータが、入力された前記半導体集積回路のレイアウトから前記パッドをすべて抽出し、抽出された前記パッドに電気的に接続する前記ネットをすべて抽出し、抽出された前記ネットに電気的に接続する前記保護素子すべて抽出し、前記パッドまたは前記保護素子が前記ネットに接続する接続ノードを形成することと、
コンピュータが、前記ネット毎に前記ネットに分布する分布抵抗をすべて抽出し、前記分布抵抗を前記ネットに換えて前記接続ノードに接続させ、前記分布抵抗間に抵抗間ノードを形成することと、
コンピュータが、前記パッド間に静電放電電流を流した場合の前記抵抗間ノードと前記接続ノードのノード電位を算出することにより、前記パッド間に前記静電放電電流を流した場合のパッド間電圧を算出することを有することを特徴とする半導体集積回路の静電放電の解析方法。
【請求項２】
パッドと前記パッドに電気的に接続するネットと前記ネットに電気的に接続する保護素子を有する半導体集積回路の静電放電のコンピュータによる解析方法において、
コンピュータが、入力された前記半導体集積回路のレイアウトから前記パッドをすべて抽出し、抽出された前記パッドに電気的に接続する前記ネットをすべて抽出し、抽出された前記ネットに電気的に接続する前記保護素子すべて抽出し、前記パッドまたは前記保護素子が前記ネットに接続する接続ノードを形成することと、
コンピュータが、前記ネット毎に前記ネットに分布する分布抵抗をすべて抽出し、前記分布抵抗を前記ネットに換えて前記接続ノードに接続させ、前記分布抵抗間に抵抗間ノードを形成することと、
コンピュータが、前記パッド間に静電放電電流を流した場合のパッド間電圧が最小となる最短経路を探索することと、
コンピュータが、前記最短経路が通過する前記ネット毎に、前記最短経路上にある前記接続ノードの間に前記静電放電電流を流した場合のノード間電圧を前記ネットから抽出した前記分布抵抗を全て考慮して算出することと、コンピュータが、前記最短経路上の前記保護素子毎に、前記静電放電電流を流した場合の前記保護素子にかかる保護素子電圧を算出することと、
コンピュータが、前記ノード間電圧と前記保護素子電圧の和を求めることにより、前記パッド間に前記静電放電電流を流した場合のパッド間電圧を算出することを有することを特徴とする半導体集積回路の静電放電の解析方法。
【請求項３】
コンピュータが、前記ネット毎に、前記ネットから抽出した前記分布抵抗から構成される抵抗網を縮約することをさらに有することを特徴とする請求項１又は２に記載の半導体集積回路の静電放電の解析方法。
【請求項４】
コンピュータが、前記半導体集積回路の有するトランジスタのゲート電位にほぼ同電位になる前記抵抗間ノードのゲートノード識別子と、前記トランジスタのソース・ドレイン電位にほぼ同電位になる前記抵抗間ノードのソース・ドレインノード識別子を、前記トランジスタのトランジスタ識別子から検索可能な第１ゲート−ソース・ドレイン電圧算出用ノード情報を生成することと、
コンピュータが、前記第１ゲート−ソース・ドレイン電圧算出用ノード情報に基づいて、前記トランジスタ識別子から前記ゲートノード識別子と前記ソース・ドレインノード識別子を検索し、前記ゲートノード識別子の前記抵抗間ノードのノード電位と前記ソース・ドレインノード識別子の前記抵抗間ノードのノード電位の差から前記トランジスタのゲート−ソース・ドレイン間電圧を算出することを、さらに有することを特徴とする請求項１乃至３のいずれか１つに記載の半導体集積回路の静電放電の解析方法。
【請求項５】
コンピュータが、ＸＹ座標のＸ軸上とＹ軸上に、同じ順番に前記パッドの識別子を設け、前記Ｘ軸上のＸ値に設けられた前記識別子の始点パッドから、前記Ｙ軸上のＹ値に設けられた前記識別子の終点パッドへ、前記静電放電した場合の前記始点パッドと前記終点パッドの前記パッド間の前記パッド間電圧の大きさの属する範囲を表す識別子を前記ＸＹ座標のＸ座標がＸ値でＹ座標がＹ値である場所に表示することをさらに有することを特徴とする請求項１乃至４のいずれか１つに記載の半導体集積回路の静電放電の解析方法。