【手続補正書】
【提出日】平成22年2月2日(2010.2.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板の表面に形成されたＮ型ウェルと、
該Ｎ型ウェル内にマトリクス状に形成された複数のＰ型チャネルトランジスタからなる不揮発性のメモリセルトランジスタと、
前記マトリクス状に形成されたＰ型チャネルトランジスタからなるメモリセルトランジスタの複数の列毎に設けられた複数の主ビット線と、
前記マトリクス状に形成されたＰ型チャネルトランジスタからなるメモリセルトランジスタの各列毎に設けられ、かつ前記Ｐ型チャネルトランジスタからなるメモリセルトランジスタのドレインと接続された副ビット線と、
前記Ｎ型ウェルに隣接して形成されたＰ型ウェルと、
該Ｐ型ウェル領域内に前記各副ビット線に対応して形成され、対応する副ビット線と前記主ビット線との接続を開閉するＮ型チャネルトランジスタからなる選択トランジスタと、
を備えた不揮発性半導体記憶装置。
【請求項２】
前記マトリクス状に形成されたＰ型チャネルトランジスタからなるメモリセルトランジスタの各列毎に、少なくとも１つのＭＯＳ構造のトランジスタであるプリチャージ用トランジスタをさらに備えた請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記Ｐ型チャネルトランジスタからなるメモリセルトランジスタは、絶縁層を介してチャネル領域の上方に形成されたフローティングゲート、ナノクリスタル層またはシリコン窒化膜等の不導体電荷蓄積層からなる電荷蓄積層と、さらに絶縁層を介して前記電荷蓄積層の上方に形成されたコントロールゲートとを備えた請求項１または請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記Ｐ型チャネルトランジスタからなるメモリセルトランジスタは、絶縁層を介してチャネル領域の上方に形成されたフローティングゲートと、さらに絶縁層を介して前記フローティングゲートの上方に形成されたコントロールゲートとを備え、
前記Ｎ型チャネルトランジスタからなる選択トランジスタは、絶縁層を介してチャネル領域の上方に形成されたフローティングゲートと、このフローティングゲートのさらに上方に形成されたコントロールゲートとを備え、前記フローティングゲートとコントロールゲートが電気的に接続されている
請求項１、請求項２または請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
請求項１、請求項２、請求項３または請求項４に記載の不揮発性半導体記憶装置に対して、前記Ｎウェル領域と前記複数のＰ型チャネルトランジスタからなるメモリセルトランジスタのドレイン接合との容量カップリングによって昇圧された電圧を書き込み対象外の前記Ｐ型チャネルトランジスタからなるメモリセルトランジスタのドレイン電圧として用いる不揮発性半導体記憶装置の書き込み方法。
【請求項６】
請求項１、請求項２、請求項３または請求項４に記載の不揮発性半導体記憶装置に対して、チップ内部で発生した高電圧を書き込み対象外の前記Ｐ型チャネルトランジスタからなるメモリセルトランジスタのドレイン電圧として用いる不揮発性半導体記憶装置の書き込み方法。
【請求項７】
前記Ｐ型チャネルトランジスタからなるメモリセルトランジスタに対してＢＴＢＴ電流で書き込みが行われることを特徴とする請求項１、請求項２、請求項３または請求項４に記載の不揮発性半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
請求項１の発明は、半導体基板の表面に形成されたＮ型ウェルと、該Ｎ型ウェル内にマトリクス状に形成された複数のＰ型チャネルトランジスタからなる不揮発性のメモリセルトランジスタと、前記マトリクス状に形成されたＰ型チャネルトランジスタからなるメモリセルトランジスタの複数の列毎に設けられた複数の主ビット線と、前記マトリクス状に形成されたＰ型チャネルトランジスタからなるメモリセルトランジスタの各列毎に設けられ、かつ前記Ｐ型チャネルトランジスタからなるメモリセルトランジスタのドレインと接続された副ビット線と、前記Ｎ型ウェルに隣接して形成されたＰ型ウェルと、該Ｐ型ウェル領域内に前記各副ビット線に対応して形成され、対応する副ビット線と前記主ビット線との接続を開閉するＮ型チャネルトランジスタからなる選択トランジスタと、を備えた不揮発性半導体記憶装置である。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
請求項２の発明は、請求項１の発明において、前記マトリクス状に形成されたＰ型チャネルトランジスタからなるメモリセルトランジスタの各列毎に、少なくとも１つのＭＯＳ構造のトランジスタであるプリチャージ用トランジスタをさらに備えたことを特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
請求項３の発明は、請求項１または請求項２の発明において、前記Ｐ型チャネルトランジスタからなるメモリセルトランジスタは、絶縁層を介してチャネル領域の上方に形成されたフローティングゲート、ナノクリスタル層またはシリコン窒化膜等の不導体電荷蓄積層からなる電荷蓄積層と、さらに絶縁層を介して前記電荷蓄積層の上方に形成されたコントロールゲートとを備えたことを特徴とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
請求項４の発明は、請求項１〜請求項３の発明において、前記Ｐ型チャネルトランジスタからなるメモリセルトランジスタは、絶縁層を介してチャネル領域の上方に形成されたフローティングゲートと、さらに絶縁層を介して前記フローティングゲートの上方に形成されたコントロールゲートとを備え、前記Ｎ型チャネルトランジスタからなる選択トランジスタは、絶縁層を介してチャネル領域の上方に形成されたフローティングゲートと、このフローティングゲートのさらに上方に形成されたコントロールゲートとを備え、前記フローティングゲートとコントロールゲートが電気的に接続されていることを特徴する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
請求項５の発明は、請求項１〜請求項４の発明において、前記Ｎウェル領域と前記複数のＰ型チャネルトランジスタからなるメモリセルトランジスタのドレイン接合との容量カップリングによって昇圧された電圧を書き込み対象外の前記Ｐ型チャネルトランジスタからなるメモリセルトランジスタのドレイン電圧として用いることを特徴する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
請求項６の発明は、請求項１〜請求項４の発明において、チップ内部で発生した高電圧を書き込み対象外の前記Ｐ型チャネルトランジスタからなるメモリセルトランジスタのドレイン電圧として用いることを特徴する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
請求項７の発明は、請求項１〜４の発明において、前記Ｐ型チャネルトランジスタからなるメモリセルトランジスタに対してＢＴＢＴ電流で書き込みが行われることを特徴する。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
さらに本件発明は、請求項１〜４の発明において、前記メモリセルトランジスタは、前記ドレイン側ゲート端下部の不純物濃度が前記ソース側ゲート端下部の不純物濃度よりも高いことを特徴とする。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
さらに本件発明は、請求項１〜４の発明において、前記Ｎ型ウェルと前記メモリセルトランジスタのドレインとの接合部に、前記Ｎ型ウェルよりも不純物濃度の高いＮ型不純物層を配置したことを特徴とする。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
さらに本件発明は、請求項２の発明において、前記プリチャージトランジスタは、前記マトリクス状に形成されたメモリセルトランジスタの各列の、一方または両方の端部に形成されていることを特徴とする。さらに、絶縁層を介してチャネル領域の上方に形成されたフローティングゲートと、さらに絶縁層を介して前記フローティングゲートの上方に形成されたコントロールゲートとを備え、前記プリチャージトランジスタは、絶縁層を介してチャネル領域の上方に形成されたフローティングゲートと、このフローティングゲートのさらに上方に形成されたコントロールゲートとを備え、前記フローティングゲートとコントロールゲートが電気的に接続されていることを特徴とする。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
さらに本件発明は、請求項１〜４の発明において、前記メモリセルトランジスタは、ソースとドレインとがバンド間トンネル現象の生じ易さにおいて非対称であることを特徴とする。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
さらに本件発明は、請求項２に記載の不揮発性半導体記憶装置に対して、チップ内部で発生した高電圧を書き込み対象外の前記メモリセルトランジスタのドレイン電圧として用いるとともに、前記チップ内部で発生した高電圧を前記プリチャージ専用トランジスタを介して供給する不揮発性半導体記憶装置の書き込み方法である。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
さらに本件発明は、請求項６〜７の発明において、書き込み対象のメモリセルトランジスタのドレイン電圧Ｖｄｐ、前記昇圧された書き込み対象外のメモリセルトランジスタのドレイン電圧Ｖｄｕｐ、ソース電圧Ｖｓ、ウェル電圧Ｖｗｅｌｌ、メモリセルのパンチスルー耐圧ＢＶｄｓ、および、電源電圧Ｖｃｃが、｜Ｖｄｐ−Ｖｗｅｌｌ｜がホットキャリア発生に必要な電位差、｜Ｖｇ−Ｖｄｐ｜がＢＴＢＴ発生に必要な電位差、｜Ｖｓ−Ｖｄｕｐ｜＜ＢＶｄｓ、Ｖｄｕｐ≧Ｖｓ、Ｖｓ＝Ｖｃｃ、かつ、Ｖｄｐ＝０ｖであることを特徴とする。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
さらに本件発明は、請求項６〜７の発明において、書き込み対象のメモリセルトランジスタのドレイン電圧Ｖｄｐ、前記昇圧された書き込み対象外のメモリセルトランジスタのドレイン電圧Ｖｄｕｐ、ソース電圧Ｖｓ、ウェル電圧Ｖｗｅｌｌ、メモリセルのパンチスルー耐圧ＢＶｄｓ、および、電源電圧Ｖｃｃが、｜ＢＶｄｓ｜＞｜Ｖｃｃ｜、｜Ｖｄｐ−Ｖｗｅｌｌ｜がホットキャリア発生に必要な電位差、｜Ｖｇ−Ｖｄｐ｜がＢＴＢＴ発生に必要な電位差、｜Ｖｓ−Ｖｄｕｐ｜＜ＢＶｄｓ、｜Ｖｄｐ−Ｖｓ｜＜ＢＶｄｓ、Ｖｄｕｐ≧Ｖｓ、Ｖｓ≧Ｖｃｃ、かつ、Ｖｄｐ＝０ｖであることを特徴とする。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
さらに本件発明は、請求項６〜７の発明において、書き込み対象のメモリセルトランジスタのドレイン電圧Ｖｄｐ、前記昇圧された書き込み対象外のメモリセルトランジスタのドレイン電圧Ｖｄｕｐ、ソース電圧Ｖｓ、ウェル電圧Ｖｗｅｌｌ、メモリセルのパンチスルー耐圧ＢＶｄｓ、および、電源電圧Ｖｃｃが、｜ＢＶｄｓ｜≦｜Ｖｃｃ｜、｜Ｖｄｐ−Ｖｗｅｌｌ｜がホットキャリア発生に必要な電位差、｜Ｖｇ−Ｖｄｐ｜がＢＴＢＴ発生に必要な電位差、｜Ｖｓ−Ｖｄｕｐ｜＜ＢＶｄｓ、Ｖｄｕｐ≧Ｖｓ、Ｖｓ＜ＢＶｄｓ、かつ、Ｖｄｐ＝０ｖであることを特徴とする。