(57)【要約】【課題】耐圧とオン抵抗のトレードオフ関係を改善することができる半導体装置を提供する。【解決手段】ドレイン領域２である半導体基体上に、ソース領域４並びにソース領域４とは絶縁されたゲート電極６とが形成された絶縁ゲート駆動型の半導体装置において、ドレイン領域２に接するようにドレイン領域２とは反対導電型のベース領域９を有し、ベース領域９はゲート電極６と接続されており、少なくとも、ゲート電極６に所定の電位を印加したときに、ベース領域９からドレイン領域２に少数キャリアが導入される前に、ソース領域４とドレイン領域２との間を多数キャリアが流れることを特徴とする。【選択図】      図１
2005011846.tif 000002
【特許請求の範囲】
【請求項１】
ドレイン領域である半導体基体上に、ソース領域並びに前記ソース領域とは絶縁されたゲート電極とが形成された絶縁ゲート駆動型半導体装置において、
前記ドレイン領域に接するように前記ドレイン領域とは反対導電型のベース領域を有し、前記ベース領域は前記ゲート電極と接続されており、少なくとも、前記ゲート電極に所定の電位を印加したときに、前記ベース領域から前記ドレイン領域に少数キャリアが導入される前に、前記ソース領域と前記ドレイン領域との間を多数キャリアが流れるべく構成されていることを特徴とする半導体装置。
【請求項２】
ドレイン領域である第一導電型の半導体基体の一主面に接する第二導電型のウエル領域を有し、前記ウエル領域に接する第一導電型のソース領域を有し、前記ソース領域及び前記ウエル領域及び前記ドレイン領域に絶縁膜を介して接するゲート電極を有する半導体装置において、
前記ドレイン領域に接して前記ウエル領域に接しない第二導電型のベース領域を有し、前記ベース領域は前記ゲート電極と接続されており、少なくとも、前記ゲート電極に所定の電位を印加したときに、前記ベース領域から前記ドレイン領域に少数キャリアが導入される前に、前記ソース領域と前記ドレイン領域との間を多数キャリアが流れるべく構成されていることを特徴とする半導体装置。
【請求項３】
ドレイン領域である第一導電型の半導体基体の一主面に接して、前記ドレイン領域とバンドギャップが異なったヘテロ半導体領域からなるソース領域を有し、前記ソース領域と前記ドレイン領域との接合部に絶縁膜を介して接するゲート電極を有し、前記ドレイン領域に接する第二導電型のベース領域を有し、前記ベース領域は前記ゲート電極と接続されており、少なくとも、前記ゲート電極に所定の電位を印加したときに、前記ベース領域から前記ドレイン領域に少数キャリアが導入される前に、前記ソース領域と前記ドレイン領域との間を多数キャリアが流れるべく構成されていることを特徴とする半導体装置。
【請求項４】
前記ベース領域が前記ソース領域とは接しないように形成されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ベース領域が前記絶縁膜に接していることを特徴とする請求項１〜請求項４のいずれか１項に記載の半導体装置。
【請求項６】
前記ドレイン領域の前記一主面側に溝を有し、前記溝中に前記ゲート電極が形成されていることを特徴とする請求項１〜請求項５のいずれか１項に記載の半導体装置。
【請求項７】
ドレイン領域である第一導電型の半導体基体の一主面に所定の間隔で形成された複数の溝を有し、前記溝に挟まれた前記ドレイン領域の前記一主面に接するように第一導電型のソース領域を有し、前記溝中には絶縁膜を介してゲート電極を有する半導体装置において、
前記ドレイン領域に接する第二導電型のベース領域を有し、前記ベース領域は前記ゲート電極と接続され、少なくとも、前記ゲート電極に所定の電位を印加したときに、前記ベース領域から前記ドレイン領域に少数キャリアが導入される前に、前記ソース領域と前記ドレイン領域との間を多数キャリアが流れることを特徴とする半導体装置。
【請求項８】
前記ベース領域が前記溝の底部に接していることを特徴とする請求項６または請求項７のいずれかに記載の半導体装置。
【請求項９】
前記ベース領域と前記ゲート電極とが、前記ベース領域とショットキー接続する金属からなるショットキー領域を介して接続されることを特徴とする請求項１〜請求項８のいずれか１項に記載の半導体装置。
【請求項１０】
前記ベース領域と前記ゲート電極とが、前記ベース領域とヘテロ接続するヘテロ半導体材料からなるツェナー領域を介して接続されることを特徴とする請求項１〜請求項８のいずれか１項に記載の半導体装置。
【請求項１１】
前記ベース領域と前記ゲート電極とが、前記ベース領域に接し前記ドレイン領域に接しない第一導電型の拡散領域を介して接続されることを特徴とする請求項１〜請求項８のいずれか１項に記載の半導体装置。
【請求項１２】
前記ツェナー領域が前記ゲート電極もしくは前記ヘテロ半導体領域と同一の材料で形成されることを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
前記半導体基体がワイドギャップ半導体からなることを特徴とする請求項１〜請求項１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記ヘテロ半導体領域が単結晶シリコン、多結晶シリコン、或いはアモルファスシリコンのうちの少なくとも１つからなることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
ドレイン領域である半導体基体上に、ソース領域並びに前記ソース領域とは絶縁されたゲート電極とが形成された絶縁ゲート駆動型半導体装置において、
前記ドレイン領域に接するように前記ドレイン領域とは反対導電型のベース領域を有し、前記ベース領域は前記ゲート電極と接続されており、前記ゲート電極に所定の電位を印加したときに、前記ベース領域から前記ドレイン領域に流れる電流値が、少なくとも前記ソース領域と前記ドレイン領域との間に流れる電流値の十分の一以下となることを特徴とする半導体装置。
【請求項１６】
ドレイン領域である第一導電型の半導体基体の一主面に接する第二導電型のウエル領域を有し、前記ウエル領域に接する第一導電型のソース領域を有し、前記ソース領域及び前記ウエル領域及び前記ドレイン領域に絶縁膜を介して接するゲート電極を有する半導体装置において、
前記ドレイン領域に接して前記ウエル領域に接しない第二導電型のベース領域を有し、前記ベース領域は前記ゲート電極と接続されており、前記ゲート電極に所定の電位を印加したときに、前記ベース領域から前記ドレイン領域に流れる電流値が、少なくとも前記ソース領域と前記ドレイン領域との間に流れる電流値の十分の一以下となることを特徴とする半導体装置。
【請求項１７】
ドレイン領域である第一導電型の半導体基体の一主面に接して、前記ドレイン領域とバンドギャップが異なったヘテロ半導体領域からなるソース領域を有し、前記ソース領域と前記ドレイン領域との接合部に絶縁膜を介して接するゲート電極を有し、前記ドレイン領域に接する第二導電型のベース領域を有し、前記ベース領域は前記ゲート電極と接続されており、前記ゲート電極に所定の電位を印加したときに、前記ベース領域から前記ドレイン領域に流れる電流値が、少なくとも前記ソース領域と前記ドレイン領域との間に流れる電流値の十分の一以下となることを特徴とする半導体装置。
【請求項１８】
ドレイン領域である第一導電型の半導体基体の一主面に所定の間隔で形成された複数の溝を有し、前記溝に挟まれた前記ドレイン領域の前記一主面に接するように第一導電型のソース領域を有し、前記溝中には絶縁膜を介してゲート電極を有する半導体装置において、前記ドレイン領域に接する第二導電型のベース領域を有し、前記ベース領域は前記ゲート電極と接続されており、前記ゲート電極に所定の電位を印加したときに、前記ベース領域から前記ドレイン領域に流れる電流値が、少なくとも前記ソース領域と前記ドレイン領域との間に流れる電流値の十分の一以下となることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係り、特に、オン抵抗を低減させ、且つ、耐圧を向上させる技術に関する。
【０００２】
【従来の技術】
本発明の背景となる従来技術として、一般に知られている炭化珪素を材料としたＭＯＳＦＥＴ、例えば特開平１０−２３３５０３号公報（特許文献１）に記載されたものが知られている。
【０００３】
図２０に、特許文献１に記載された半導体装置の概略的な断面構造を示す。同図に示すように、Ｎ＋型の炭化珪素基板領域５１上にＮ−型のドレイン領域５２が形成されている。そしてドレイン領域５２の表層部には、Ｐ型のウエル領域５３、およびＮ＋型のソース領域５４が形成される。また、ドレイン領域５２の上には絶縁膜５５を介してゲート電極５６が配置されている。ウエル領域５３およびソース領域５４に接するようにソース電極５７が形成されるとともに、炭化珪素基板領域５１の裏面にはドレイン電極５８が形成されている。
【０００４】
次に、このＭＯＳＦＥＴの動作について説明する。例えば、ソース電極５７を接地し、ドレイン電極５８に正電位を印加した状態で、ゲート電極５６を接地もしくは負電位を印加した場合、ドレイン領域５２とウエル領域５３が逆バイアス状態となるため、この素子は遮断状態となる。
【０００５】
次に、ゲート電極５６に適当な正電位を印加すると、絶縁膜５５を介してゲート電極５６に接するウエル領域５３界面に反転型のチャネル領域が形成される。すると、ソース領域５４からチャネル領域を通ってドレイン領域５２に電子が流れるため、ドレイン電極５８からソース電極５７に電流が流れる。このように、従来構造はスイッチング機能を有している。
【０００６】
【特許文献１】
特開平１０−２３３５０３号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、図２０に示すＭＯＳＦＥＴは電子による多数キャリアデバイスであるため、遮断時のドレイン電極５８とソース電極５７間における耐圧と、導通時のドレイン領域５２中のドリフト抵抗がトレードオフの関係にあるため、オン抵抗を低減するにも限界があった。
【０００８】
本発明は、上記のような従来技術の問題を解決するためになされたものであり、耐圧とオン抵抗のトレードオフ関係を改善することができる半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明は、ドレイン領域である半導体基体上に、ソース領域並びに前記ソース領域とは絶縁されたゲート電極とが形成された絶縁ゲート駆動型半導体装置において、前記ドレイン領域に接するように前記ドレイン領域とは反対導電型のベース領域を有し、前記ベース領域は前記ゲート電極と接続されており、少なくとも、前記ゲート電極に所定の電位を印加したときに、前記ベース領域から前記ドレイン領域に少数キャリアが導入される前に、前記ソース領域と前記ドレイン領域との間を多数キャリアが流れるべく構成されていることを特徴とする。
【００１０】
【発明の効果】
本発明に係る半導体装置では、導通時においては、ベース領域からドレイン領域に正孔を導入して電導度を高めることができるため、従来構造に比べてドリフト抵抗つまりオン抵抗を低減することができる。また、遮断時においては、アバランシェ耐量など従来構造と同等の性能を得ることが可能である。
【００１１】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
【００１２】
（第１の実施の形態）
図１は本発明による半導体装置の第１の実施の形態を示している。図は構造単位セルが２つ対面した断面図である。本実施の形態においては、炭化珪素を基板材料とした半導体装置を一例として説明する。
【００１３】
例えば、炭化珪素のポリタイプが４ＨタイプのＮ＋型炭化珪素基板領域１上にＮ−型のドレイン領域２が形成され、ドレイン領域２の炭化珪素基板領域１との接合面に対向する主面に接するように、Ｐ型のウエル領域３並びにＮ＋型のソース領域４が形成されている。また、絶縁膜５を介してドレイン領域２、ウエル領域３並びにソース領域４に接するように、ゲート電極６が形成されている。
【００１４】
ゲート電極６は金属もしくは多結晶シリコンなどの導電性材料から成っており、本実施の形態では一例として多結晶シリコンからなる場合で説明する。更に、ウエル領域３並びにソース領域４に接触するようにソース電極７が、炭化珪素基板領域１に接触するようにドレイン電極８がそれぞれ形成されている。ここまでの構成は、図２０で示した従来構造と同様である。
【００１５】
更に、本実施の形態においては、互いに対面するウエル領域３に挟まれたドレイン領域２中にＰ型のベース領域９が形成されている。また、ベース領域９はベース電極１０と接触するように、更にベース電極１０はゲート電極６と接続するように形成されている。図１中、ベース領域９はウエル領域３と同等の深さに形成された場合を例示しているが、ウエル領域３より浅く形成されていても、もしくは深く形成されていても良い。
【００１６】
ただし、ベース領域９とウエル領域３を同一製造工程で同等の深さに形成することで、図２０に示す従来構造と同様の製造工程で製造可能となる。また、図１中、ベース電極１０とゲート電極６とがベース領域９上で接触し、接続されている場合を例示しているが、ベース領域９の直上ではそれぞれ接しないように形成され、所定の領域で接続されていても良い。
【００１７】
次に、第１の実施の形態に係る半導体装置の動作について説明する。本実施の形態においては、例えばソース電極７を接地し、ドレイン電極８に正電位を印加して使用する。
【００１８】
まず、ゲート電極６を例えば接地電位もしくは負電位を印加した場合、遮断状態を保持する。即ち、ウエル領域３とドレイン領域２とのＰＮ接合が逆バイアス状態になると共に、ベース電極１０にも接地電位もしくは負電位が印加されるため、ベース領域９とドレイン領域２とのＰＮ接合も逆バイアス状態となる。すると、それぞれのＰＮ接合部からは、不純物濃度を薄くして高抵抗に作られたＮ−型のドレイン領域２に空乏層が広がる。
【００１９】
このとき、図２０に示す従来構造においては、絶縁膜５５が高電界にさらされないように互いに対面するウエル領域５３同士の距離をできるだけ狭く設定したいのであるが、ウエル領域５３同士に挟まれたドレイン領域５２は導通時に電流経路となり、その部分の抵抗、所謂ＪＦＥＴ抵抗が高くなってしまうため、それらのトレードオフを考慮して設計する必要があった。
【００２０】
これに対し、本実施の形態においては、導通時は後述するように、ウエル領域３から伸びていたビルトイン電界を遮蔽することが可能であるため、ウエル領域３とベース領域９の間隔を容易に狭くすることができる。つまり、遮断時において、絶縁膜５が接しているドレイン領域２に、近接したウエル領域３並びにベース領域９の双方から伸びた空乏層が合わさった時点で、絶縁膜５に及ぶドレイン電界が緩和されるため、絶縁膜５の絶縁信頼性を容易に向上することができる。
【００２１】
次に、ゲート電極６に所定の正電位を印加した場合、本実施の形態は遮断状態から導通状態へと転じる。本実施の形態においては、ベース領域９とドレイン領域２とで形成されるＰＮ接合の内蔵電位に比べて、ソース領域４とドレイン領域２との間で電子が流れ始めるゲート閾値電位が同等以下になるよう構成されている。
【００２２】
つまり、具体的に例を挙げてみると、炭化珪素からなるベース領域９とドレイン領域２間のＰＮ接合の内蔵電位が約２Ｖの場合、ゲート閾値電圧は約２Ｖ以下になるように構成される。また、例えばベース領域９とドレイン領域２が共にシリコンからなりＰＮ接合の内蔵電位が約０．７Ｖの場合、ゲート閾値電圧は０．７Ｖ以下になるように構成される。このように、本実施の形態においては、ベース領域９及びドレイン領域２が炭化珪素のようなワイドギャップ半導体で構成されていると、ゲート閾値電圧の設定が容易となる。
【００２３】
ゲート電極６に印加した正電位がゲート閾値電位に到達すると、まず、ウエル領域３の絶縁膜５界面に反転層が形成され、ソース領域４からドレイン領域２へと電子が流れ始める。このとき、ベース領域９においても同様の正電位が印加されるため、ベース領域９とウエル領域３からそれぞれドレイン領域２に伸びていたビルトイン電界は緩和されていく。
【００２４】
更に、ゲート電極６に印加した正電位がＰＮ接合の内蔵電位に到達すると、ベース領域９からドレイン領域２に正孔が導入される。すると、ベース領域９とウエル領域３からそれぞれドレイン領域２に伸びていたビルトイン電界は完全に遮蔽され、更に不純物濃度が小さく高抵抗に作られていたドレイン領域２の電導度が高まり、ソース領域４からドレイン領域２へと流れる電子は低抵抗で流れる。
【００２５】
このとき、図２０に示した従来構造においては、ドレイン領域５２には正孔が導入されない多数キャリアデバイスであるため、遮断状態における耐圧と、導通状態におけるドレイン領域５２中のドリフト抵抗がトレードオフの関係にある。
【００２６】
これに対し、本実施の形態においては、ベース領域９からドレイン領域２に正孔を導入して電導度を高めることができるため、遮断時において所定の耐圧を得るために、ドレイン領域２は不純物濃度を小さくし厚みを薄く構成してもドレイン領域２中のドリフト抵抗を十分に小さくすることができる。つまり、本実施の形態を従来構造と同等の耐圧を有するよう構成した場合、ドリフト抵抗を更に低減することができる。
【００２７】
次に、ゲート電極６に接地電位もしくは負電位を印加すると、導通状態から遮断状態へと移行する。即ち、ドレイン領域２中に導入されていた正孔はベース領域９に移動し、ドレイン領域２中の正孔が徐々に枯渇していく。この間ゲート電極６の電位はベース領域９とドレイン領域２間の内蔵電位に維持される。つまり、ソース領域４からドレイン領域２に流れる電子も維持される。そして、ドレイン領域２に導入されていた正孔が枯渇した後に、ゲート電極６の電位はゲート閾値電位に降下し、絶縁膜５界面に形成されていた反転層は後退して、ソース領域４からドレイン領域２に流れていた電子は遮断される。
【００２８】
このように、本実施の形態においては、例えばＰＮ接合の内蔵電位とゲート閾値電位に所定の電位差を持たすように構成することで、ソース領域４とドレイン領域２間が遮断する直前には、従来構造と同様に多数キャリアデバイスとして動作する。つまり、少数キャリア注入型の代表であるバイポーラトランジスタとは違って、正孔を引き抜く電位と電子を遮断する電位に所定の電位差を持たせているため、バイポーラトランジスタ特有の２次降伏の心配がなく、アバランシェ耐量など多数キャリアデバイスと同等の性能を得ることが可能である。
【００２９】
以上、説明したように、導通時においては、ベース領域９からドレイン領域２に正孔を導入して電導度を高めることができるため、ドリフト抵抗を低減することができる。また、遮断時においては、アバランシェ耐量など多数キャリアデバイスと同等の性能を得ることが可能であるとともに、絶縁膜５の絶縁信頼性を容易に向上することができる。なお、ベース領域９はウエル領域３と同一製造工程で同等の深さに形成できるので、従来構造と同様の製造工程で製造可能である。
【００３０】
また、ベース領域９が絶縁膜５に接することにより、遮断時において、ドレイン電界がベース領域で遮断され、ベース領域に接する絶縁膜にはドレイン電界がかからないため、絶縁膜の絶縁信頼性が向上する。
【００３１】
更に、半導体基体がワイドギャップ半導体からなることにより、ＰＮ接合の内蔵電位差がシリコンに比べて高いため、ゲート閾値電位との電位差を確保することが容易となる。
【００３２】
なお、上述した第１の実施の形態においてはゲート閾値電位をＰＮ接合の内蔵電位より小さくすることで上記の効果を得ているが、例えば、ベース電極１０とゲート電極６との間に外部抵抗を接続し、ベース領域９からドレイン領域２に正孔を導入後、更にゲート電位が高くなってからソース領域４とドレイン領域２間に電子が流れる方式をとっても良い。ただし、ゲート駆動効率等を考慮すると、所定の正電位を印加した条件で、少なくともベース領域９からドレイン領域２に流れる電流値が、ソース領域４とドレイン領域２との間に流れる電流値より少なくとも十分の一以下になるように設定する必要がある。
【００３３】
（第２の実施の形態）
図２は、本発明による半導体装置の第２の実施の形態を示している。図２は第１の実施の形態の図１に対応した断面図である。本実施の形態においては、図１と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。
【００３４】
図２に示すように、本実施の形態においては、第１の実施の形態に加えて、ベース領域９とゲート電極６との間に、ベース領域９とショットキー接合を形成するような金属からなるショットキー領域１１が形成されている。つまり、Ｐ型であるベース領域９とショットキー領域１１との間には、ベース領域９側を所定の正電位とした場合に順方向電流が流れるショットキーダイオードが形成されている。
【００３５】
次に、第２の実施の形態に係る半導体装置の動作について説明する。本実施の形態においても、第１の実施の形態と同様に、例えばソース電極７を接地し、ドレイン電極８に正電位を印加して使用する。
【００３６】
まず、ゲート電極６に例えば接地電位もしくは負電位を印加した場合、第１の実施の形態と同様に遮断状態を保持する。即ち、ベース領域９とショットキー領域１１との間のショットキーダイオードに順バイアスが印加されるものの、ベース領域９とドレイン領域２とのＰＮ接合には、ウエル領域３とドレイン領域２とのＰＮ接合とほぼ同様の逆バイアスが印加されるため、不純物濃度を薄くして高抵抗に作られたＮ−型のドレイン領域２にはそれぞれのＰＮ接合部から空乏層が広がる。
【００３７】
次に、ゲート電極６に所定の正電位を印加した場合、第１の実施の形態と同様に遮断状態から導通状態へと転じる。このとき、本実施の形態においては、ベース領域９とショットキー領域１１との間に形成されたショットキーダイオードに逆バイアスが印加される。このことから、ベース領域９とドレイン領域２とで形成されるＰＮ接合の内蔵電位と、ショットキーダイオードがアバランシェ降伏を起こす逆バイアス電位とを加えた電位がゲート電極６に印加されるまでベース領域９からドレイン領域２には正孔が導入されない。
【００３８】
つまり、具体的に例を挙げてみると、炭化珪素からなるベース領域９とドレイン領域２間のＰＮ接合の内蔵電位が約２Ｖ、ショットキーダイオードがアバランシェ降伏を起こす逆バイアス電位を１３Ｖの場合、ベース領域９からドレイン領域２には正孔が導入され始める電位は約１５Ｖとなる。
【００３９】
このように、本実施の形態では、ベース領域９とショットキー領域１１とで形成されたショットキーダイオードのアバランシェ降伏が起こる電位を所定の電位に設定することで、ベース領域９からドレイン領域２に正孔を導入するゲート電極６の電位を自由に決めることができる。つまり、第１の実施の形態に比べて、ソース領域４からドレイン領域２に電子が流れ始めるゲート閾値電位との電位差を十分確保し、ウエル領域３の絶縁膜５界面に十分な反転層を形成することが可能となる。このことから、反転層のチャネル抵抗を低減できるため、第１の実施の形態に比べて、オン抵抗を更に低減することができる。
【００４０】
次に、ゲート電極６に接地電位もしくは負電位を印加すると、導通状態から遮断状態へと移行する。このとき、本実施の形態においては、正孔がドレイン領域２からベース領域９へと引き抜かれるゲート電極６の電位と、ソース領域４とドレイン領域２間が遮断するゲート閾値電位とが十分に電位差を有しているので、ソース領域４とドレイン領域２間が遮断する直前には、従来構造と同様の多数キャリアデバイスとして動作する。つまり、第１の実施の形態に比べて、アバランシェ耐量など多数キャリアデバイスと同等の性能を容易に得ることが可能である。
【００４１】
このようにして、第２の実施の形態に係る半導体装置では、ベース領域９からドレイン領域２に正孔を導入開始する電位を自由に設定することが可能なため、ゲート閾値電位と所定の電位差を確保し、チャネル中の電子流路を十分確保することが可能となる。つまり、チャネル抵抗を低減できるため、更にオン抵抗を低減することができる。また、遮断時においては、アバランシェ耐量など多数キャリアデバイスと同等の性能を確保するのが容易となる。
【００４２】
そして、第１の実施の形態に比べて、反転層のチャネル抵抗を低減できるため、更にオン抵抗を低減することができる。また、第１の実施の形態に比べて、アバランシェ耐量など多数キャリアデバイスと同等の性能を容易に得ることが可能である。更に、第１の実施の形態に比べて、電流集中が起こりにくいため、熱破壊に強く、並列接続が容易である。
【００４３】
（第３の実施の形態）
図３は、本発明による半導体装置の第３の実施の形態を示している。図３は、第１の実施の形態の図１に対応した断面図である。本実施の形態においては、図１と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。
【００４４】
図３に示すように本実施の形態においては、ベース領域９とベース電極１０との間に、例えばＮ型の多結晶シリコンからなるツェナー領域１２が形成されている。つまり、ベース領域９とツェナー領域１２の接合部は、炭化珪素と多結晶シリコンのバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。即ち、Ｐ型のベース領域９とツェナー領域１２の間には、Ｐ型のベース領域９側を正電位とした場合に順方向電流が流れるヘテロダイオードが形成されている。
【００４５】
本実施の形態においては、ツェナー領域１２をゲート電極６と同様の材料で構成しているため、同一の製造工程で加工することができる。更に、例えば図４に示すように、ツェナー領域１２とゲート電極６を一体化することも可能なため、ゲート電極６並びにツェナー領域１２を形成する際に電極間の微細パターンも不要である。
【００４６】
次に、本実施の形態の動作を説明する。本実施の形態においては、例えばソース電極７を接地し、ドレイン電極８に正電位を印加して使用する。
【００４７】
まず、ゲート電極６を例えば接地電位もしくは負電位とした場合、第１の実施の形態と同様に遮断状態を保持する。即ち、ウエル領域３とドレイン領域２とのＰＮ接合が逆バイアス状態になると共に、ベース領域９とドレイン領域２とのＰＮ接合においても、ベース領域９とツェナー領域１２の間に発生するヘテロダイオードの順方向内蔵電位分は小さくなるものの、逆バイアス状態となるため、不純物濃度を薄くして高抵抗に作られたＮ−型のドレイン領域２にはそれぞれの接合部から空乏層が広がる。
【００４８】
次に、ゲート電極６に所定の正電位を印加した場合、本実施の形態は遮断状態から導通状態へと転じる。本実施の形態においては、ゲート電極６に所定の正電位を印加したときに、ベース領域９とツェナー領域１２の間に発生するヘテロダイオードには逆バイアスが印加されることになる。
【００４９】
つまり、ベース領域９とドレイン領域２との間の内蔵電位と、ベース領域９とツェナー領域１２の間にアバランシェ降伏が発生する電位を加えた電位をゲート電極６に印加して初めて、ベース領域９からドレイン領域２に正孔が導入される。
【００５０】
例えば、炭化珪素からなるベース領域９とドレイン領域２間の内蔵電位が２Ｖとし、ベース領域９とツェナー領域１２の間に発生するヘテロダイオードのアバランシェ降伏電圧を１３Ｖになるように構成すると、ドレイン領域２に正孔を導入するゲート電極６電圧は約１５Ｖとなる。
【００５１】
このことから、ベース領域９とツェナー領域１２の間に形成されたヘテロダイオードのアバランシェ降伏電圧を変えることで、ベース領域９からドレイン領域２に正孔が導入する電位を自由に設定することが可能であるため、第１の実施の形態に比べて、ソース領域４とドレイン領域２との間のゲート閾値電位と十分な差を確保し、ウエル領域３の絶縁膜５界面に十分な反転層を形成することが可能となる。即ち、更に、反転層のチャネル抵抗を低減できるため、第１の実施の形態に比べて、オン抵抗を低減することができる。
【００５２】
次に、ゲート電極６に接地電位もしくは負電位を印加すると、導通状態から遮断状態へと移行する。このとき、本実施の形態においては、正孔がドレイン領域２からベース領域９へと引き抜かれるゲート電極６の電位と、ソース領域４とドレイン領域２間が遮断するゲート閾値電位とが十分に電位差を有しているので、ソース領域４とドレイン領域２間が遮断する直前には、従来構造と同様の多数キャリアデバイスとして動作する。
【００５３】
つまり、第１の実施の形態に比べて、アバランシェ耐量など多数キャリアデバイスと同等の性能を容易に得ることが可能である。
【００５４】
以上、本実施の形態においては、第２の実施の形態と同様に、第１の実施の形態に比べて、更に、反転層のチャネル抵抗を低減できるため、オン抵抗を低減することができる。また、第１の実施の形態に比べて、アバランシェ耐量など多数キャリアデバイスと同等の性能を容易に得ることが可能である。更に、第１の実施の形態に比べて、電流集中が起こりにくいため、熱破壊に強く、並列接続が容易である。
【００５５】
また、第２の実施の形態に比べて、ツェナー領域１２をゲート電極６と同様の材料で構成しているため、同一の製造工程で加工することができる。更に、例えば図４に示すように、ツェナー領域１２とゲート電極６を一体化することも可能なため、ゲート電極６並びにツェナー領域１２を形成する際に電極間の微細パターンも不要である。
【００５６】
つまり、本実施の形態に係る半導体装置では、ベース領域９からドレイン領域２に正孔を導入開始する電位を自由に設定することが可能なため、ゲート閾値電位と所定の電位差を確保し、チャネル中の電子流路を十分確保することが可能となる。つまり、チャネル抵抗を低減できるため、更にオン抵抗を低減することができる。また、遮断時においては、アバランシェ耐量など多数キャリアデバイスと同等の性能を確保するのが容易となる。更には、ツェナー領域１２の濃度や導電型を変えることで、ヘテロ接合の順方向特性並びに逆方向特性を自由に設定することができ、設計自由度が高い。
【００５７】
更に、製造工程を簡略化することができる。また、ツェナー領域１２とゲート電極６を一体化することも可能なため、ゲート電極６並びにツェナー領域１２を形成する際の電極間の微細パターンも不要となる。
【００５８】
また、シリコンプロセスで製造できるため、製造が容易である。
【００５９】
（第４の実施の形態）
図５は、本発明による半導体装置の第４の実施の形態を示している。図５は第１の実施の形態の図１に対応した断面図である。本実施の形態においては、図１と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。
【００６０】
図５に示すように本実施の形態においては、ベース領域９中にＮ型の拡散領域１３が形成されており、拡散領域１３がベース電極１０と接続されている。即ち、Ｐ型のベース領域９とＮ型の拡散領域１３の間には、Ｐ型のベース領域９側を正電位とした場合に順方向電流が流れるＰＮ接合ダイオードが形成されている。
【００６１】
本実施の形態においては、拡散領域１３は例えばソース領域４と同一の製造工程で加工することができる。
【００６２】
次に、本実施の形態の動作を説明する。本実施の形態においては、例えばソース電極７を接地し、ドレイン電極８に正電位を印加して使用する。
【００６３】
まず、ゲート電極６を例えば接地電位もしくは負電位とした場合、第１の実施の形態と同様に遮断状態を保持する。即ち、ウエル領域３とドレイン領域２とのＰＮ接合が逆バイアス状態になると共に、ベース領域９とドレイン領域２とのＰＮ接合においても、ベース領域９と拡散領域１３との間に発生するＰＮ接合ダイオードの順方向内蔵電位分は小さくなるものの、逆バイアス状態となるため、不純物濃度を薄くして高抵抗に作られたＮ−型のドレイン領域２にはそれぞれの接合部から空乏層が広がる。
【００６４】
次に、ゲート電極６に所定の正電位を印加した場合、本実施の形態は遮断状態から導通状態へと転じる。本実施の形態においては、ゲート電極６に所定の正電位を印加したときに、ベース領域９と拡散領域１３の間に発生するＰＮ接合ダイオードには逆バイアスが印加されることになる。
【００６５】
つまり、ベース領域９とドレイン領域２との間の内蔵電位と、ベース領域９と拡散領域１３の間にアバランシェ降伏が発生する電位を加えた電位をゲート電極６に印加して初めて、ベース領域９からドレイン領域２に正孔が導入される。例えば炭化珪素からなるベース領域９とドレイン領域２間の内蔵電位が２Ｖとし、ベース領域９と拡散領域１３の間に発生するＰＮ接合ダイオードのアバランシェ降伏電圧を１３Ｖになるように構成すると、ドレイン領域２に正孔を導入するゲート電極６電圧は約１５Ｖとなる。
【００６６】
このことから、ベース領域９と拡散領域１３の間に形成されたＰＮ接合ダイオードのアバランシェ降伏電圧を変えることで、ベース領域９からドレイン領域２に正孔が導入する電位を自由に設定することが可能であるため、第１の実施の形態に比べて、ソース領域４とドレイン領域２との間のゲート閾値電位と十分な差を確保し、ウエル領域３の絶縁膜５界面に十分な反転層を形成することが可能となる。即ち、更に、反転層のチャネル抵抗を低減できるため、第１の実施の形態に比べて、オン抵抗を低減することができる。
【００６７】
更に、ベース領域９と拡散領域１３の間に形成されたＰＮ接合ダイオードのアバランシェ降伏電圧は温度が上がると高くなる性質を有するため、図５で示した半導体装置の温度が上昇した場合、ベース領域９からドレイン領域２に導入される正孔が制限される方向に動作する。
【００６８】
即ち、図５で示した半導体装置の構造単位セルを複数並列に構成した半導体チップ構造の場合、各構造単位セル間に温度差が生じても、温度が高い構造単位セルは抵抗が高まりソース領域４とドレイン領域２間に流れる電子は絞られる。このことから、本実施の形態においては電流集中が起こりにくいため、熱破壊に強く、並列接続が容易である。
【００６９】
次に、ゲート電極６に接地電位もしくは負電位を印加すると、導通状態から遮断状態へと移行する。このとき、本実施の形態においては、正孔がドレイン領域２からベース領域９へと引き抜かれるゲート電極６の電位と、ソース領域４とドレイン領域２間が遮断するゲート閾値電位とが十分に電位差を有しているので、ソース領域４とドレイン領域２間が遮断する直前には、従来構造と同様の多数キャリアデバイスとして動作する。つまり、第１の実施の形態に比べて、アバランシェ耐量など多数キャリアデバイスと同等の性能を容易に得ることが可能である。
【００７０】
以上、説明したように、本実施の形態においては、第２の実施の形態と同様に、第１の実施の形態に比べて、より一層、反転層のチャネル抵抗を低減できるため、オン抵抗を低減することができる。また、第１の実施の形態に比べて、アバランシェ耐量など多数キャリアデバイスと同等の性能を容易に得ることが可能である。更に、第１の実施の形態に比べて、電流集中が起こりにくいため、熱破壊に強く、並列接続が容易である。
【００７１】
また、第２の実施の形態に比べて、拡散領域１３をソース領域４と同一の製造工程で加工することができる。
【００７２】
つまり、ベース領域９からドレイン領域２に正孔を導入開始する電位を自由に設定することが可能なため、ゲート閾値電位と所定の電位差を確保し、チャネル中の電子流路を十分確保することが可能となる。つまり、チャネル抵抗を低減できるため、更にオン抵抗を低減することができる。また、遮断時においては、アバランシェ耐量など多数キャリアデバイスと同等の性能を確保するのが容易となるとともに、電流集中が起こりにくいため、並列接続が容易で熱破壊に強くなる。更には、拡散領域１３をソース領域４と同一の製造工程で加工することができ、製造工程を簡略化することができる。
【００７３】
（第５の実施の形態）
図６は、本発明による半導体装置の第５の実施の形態を示している。図６は第２の実施の形態の図２に対応した断面図である。図２が平型構造であったのに対し、本実施の形態では溝型構造の場合を説明する。本実施の形態においては、図２と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。
【００７４】
ドレイン領域２の炭化珪素基板領域１との接合面に対向する主面には所定の間隔で溝が形成されている。対面する溝同士に挟まれた所定のドレイン領域２中には、Ｐ型のウエル領域３並びにＮ＋型のソース領域４が形成されている。また、溝の内部には絶縁膜５を介してドレイン領域２、ウエル領域３並びにソース領域４に接するように、ゲート電極６が形成されている。
【００７５】
ゲート電極６は金属もしくは多結晶シリコンなどの導電性材料から成っており、本実施の形態では一例として多結晶シリコンからなる場合で説明する。更に、ウエル領域３並びにソース領域４に接触するようにソース電極７が、炭化珪素基板領域１に接触するようにドレイン電極８がそれぞれ形成されている。
【００７６】
更に、対面する溝同士に挟まれた一部のドレイン領域２中にＰ型のベース領域９が形成されている。また、ベース領域９はショットキー領域１１を介してベース電極１０と接触し、更にはベース電極１０がゲート電極６と接続するように形成されている。本実施の形態においては、一例として、ベース領域９はショットキー領域１１を介してベース電極１０と接触する場合で説明するが、第３の実施の形態で示したようなヘテロ半導体材料によるツェナー領域１２を介していてもかまわないし、第４の実施の形態で示したようなＮ型拡散領域１３を介していてもかまわないし、更には何も介さず、直接接していても良い。
【００７７】
図６中、ベース領域９はウエル領域３と同等の深さに形成された場合を例示しているが、ウエル領域３より浅く形成されていても、もしくは深く形成されていても良い。図６中、ベース電極１０とゲート電極６とがベース領域９上で接触し、接続されている場合を例示しているが、ベース領域９の直上ではそれぞれ接しないように形成され、所定の領域で接続されていても良い。
【００７８】
このように、図６に示したように溝型の構成にすることにより、ソース領域４とドレイン領域２間をつなぐチャネル密度を高めることができるため、上述した第２の実施の形態に比べて、単位セル構造の集積化が容易となる。なお、動作に関しては図２で示した第２の実施の形態と同様であり、同様の効果を得ることができる。
【００７９】
即ち、本実施の形態に係る半導体装置では、溝に沿ってチャネルを形成することができるため、チャネル密度を高めることができ、単位セル構造の集積化が容易となる。
【００８０】
また、導通時においては、ベース領域９からドレイン領域２に正孔を導入して電導度を高めることができるため、ドリフト抵抗を低減することができる。また、遮断時においては、アバランシェ耐量など多数キャリアデバイスと同等の性能を得ることが可能である。
【００８１】
（第６の実施の形態）
図７は本発明による半導体装置の第６の実施の形態を示している。図７は第５の実施の形態の図６に対応した断面図である。本実施の形態においては、図６と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。    図７に示すように本実施の形態においては、対面する溝同士に挟まれたドレイン領域２中には、Ｐ型のウエル領域３並びにＮ＋型のソース領域４が形成されている。そして、溝の底部に接するようにベース領域９が形成され、ベース領域９はゲート電極６と接触するように形成されている。
【００８２】
つまり、本実施の形態においては、図４で説明した第３の別の実施の形態と同様に、ツェナー領域１２とゲート電極６が一体化した構成と同等である。つまり、ベース領域９とゲート電極６の接合部は、炭化珪素と多結晶シリコンのバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。即ち、Ｐ型のベース領域９とゲート電極６の間には、Ｐ型のベース領域９側を正電位とした場合に順方向電流が流れるヘテロダイオードが形成されている。
【００８３】
このような構成にすることで、溝に挟まれたドレイン領域２中にベース領域９を形成する必要がないため、上述した第５の実施の形態に比べて、ソース領域４を数多く形成することができるため、更にチャネル密度を高めることができ、単位セル構造の集積化が容易となる。
【００８４】
更に、ゲート電極６を例えば接地電位もしくは負電位とした遮断状態において、ゲート電極６の底部に形成されたベース領域９からドレイン領域２に空乏層が広がるため、溝底部に形成されている絶縁膜５にはほとんどドレイン電界がかからないため、絶縁膜５の絶縁破壊が起こりにくい。つまり、絶縁膜５の絶縁信頼性が向上する。
【００８５】
（第７の実施の形態）
図８は本発明による半導体装置の第７の実施の形態を示している。図８は第１の実施の形態の図１に対応した断面図である。図は構造単位セルが２つ対面した断面図である。本実施の形態においては、炭化珪素を基板材料とした半導体装置を一例として説明する。
【００８６】
例えば炭化珪素のポリタイプが４ＨタイプのＮ＋型炭化珪素基板領域１上にＮ−型のドレイン領域２が形成され、ドレイン領域２の炭化珪素基板領域１との接合面に対向する主面に接するように、例えばＮ−型の多結晶シリコンからなるヘテロ半導体領域１４が形成されている。
【００８７】
つまり、ドレイン領域２とヘテロ半導体領域１４の接合部は、炭化珪素と多結晶シリコンのバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。また、ヘテロ半導体領域１４とドレイン領域２との接合面に接するように絶縁膜５を介してゲート電極６が形成されている。
【００８８】
ゲート電極６は金属もしくは多結晶シリコンなどの導電性材料から成っており、本実施の形態では一例として、多結晶シリコンからなる場合で説明する。また、ヘテロ半導体領域１４にはソース電極７が、炭化珪素基板領域１にはドレイン電極８が接触するように形成されている。更に、ヘテロ半導体領域１４から離れたドレイン領域２中にＰ型のベース領域９が形成されている。また、ベース領域９はベース電極１０と接触するように、更にベース電極１０はゲート電極６と接続するように形成されている。なお、図８中、ベース電極１０とゲート電極６とがベース領域９上で接触し、接続されている場合を例示しているが、ベース領域９の直上ではそれぞれ接しないように形成され、所定の領域で接続されていても良い。
【００８９】
また、本実施の形態においては、一例としてヘテロ半導体領域１４とベース領域９が接していない場合で説明するが、特に接していてもかまわない。
【００９０】
次に、本実施の形態の動作を説明する。本実施の形態においては、例えばソース電極７を接地し、ドレイン電極８に正電位を印加して使用する。
【００９１】
まず、ゲート電極６に例えば接地電位もしくは負電位を印加した場合、遮断状態を保持する。即ち、ヘテロ半導体領域１４とドレイン領域２とのヘテロ接合界面には、伝導電子に対するエネルギー障壁が形成されているためである。以下に図２１〜図２５を用いて、多結晶シリコンと炭化珪素とのヘテロ接合の特性を詳細に説明する。
【００９２】
図２１〜図２５は半導体のエネルギーバンド構造を示す図である。各図中、左側にはヘテロ半導体領域１４に対応するＮ−型シリコンのエネルギーバンド構造を、右側にはドレイン領域２に対応する４ＨタイプのＮ−型炭化珪素のエネルギーバンド構造を示している。なお、本実施の形態においてはヘテロ半導体領域１４が多結晶シリコンから成る場合を説明しているが、図２１から図２５ではシリコンのエネルギーバンド構造を用いて説明する。また、本説明ではヘテロ接合の特性を理解し易くするため、ヘテロ接合界面に界面準位が存在しない場合の理想的な半導体へテロ接合のエネルギー準位について例示している。
【００９３】
図２１は、シリコン及び炭化珪素の両者が接触していない状態を示している。図２１中シリコンの電子親和力をχ１、仕事関数（真空準位からフェルミ準位までのエネルギー）をφ１、フェルミエネルギー（伝導帯からフェルミ準位までのエネルギー）をδ１、バンドギャップをＥｇ１としている。同様に、炭化珪素の電子親和力をχ２、仕事関数をφ２、フェルミエネルギーをδ２、バンドギャップをＥｇ２とする。図２１に示すように、シリコンと炭化珪素との接合面には、両者の電子親和力χの違いからエネルギー障壁ΔＥｃが存在し、その関係は式（１）のように示すことができる。
【００９４】
ΔＥｃ＝χ１−χ２  …（１）
また、図２２はシリコン及び炭化珪素の両者を接触させ、シリコンと炭化珪素のヘテロ接合を形成したエネルギーバンド構造である。シリコン及び炭化珪素の両者を接触後も、エネルギー障壁ΔＥｃは接触前と同様に存在するため、シリコン側の接合界面には幅Ｗ１の電子の蓄積層が形成され、一方で炭化珪素側の接合界面には幅Ｗ２の空乏層が形成されると考えられる。ここで、両接合界面に生じる拡散電位をＶＤ、シリコン側の拡散電位成分をＶ１、炭化珪素側の拡散電位成分をＶ２とすると、ＶＤは両者のフェルミ準位のエネルギー差であるから、その関係は式（２）から式（４）のように示される。
【００９５】
ＶＤ＝（δ１＋ΔＥｃ−δ２）／ｑ  …（２）
ＶＤ＝Ｖ１＋Ｖ２  …（３）
Ｗ２＝√（（２＊ε０＊ε２＊Ｖ２）／（ｑ＊Ｎ２））  …（４）
ここで、ε０は真空中の誘電率、ε２は炭化珪素の比誘電率、Ｎ２は炭化珪素のイオン化不純物濃度を表す。なお、これらの式は、バンド不連続のモデルとしてＡｎｄｅｒｓｏｎの電子親和力に基づいており、理想的状態で更に歪みの効果は考慮していない。
【００９６】
上記に基づき、図８に示す本実施の形態について、ヘテロ半導体領域１４とドレイン領域２の接合界面におけるエネルギーバンド構造を図２３〜図２５に例示してみると、ゲート電極６、ソース電極７、ドレイン電極８のどの電極にも電圧を印加しない所謂熱平衡状態においては図２３に、ゲート電極６並びにソース電極７を共に接地電位とし、かつドレイン電極８にしかるべき正電位を印加した場合は図２４になると考えられる。
【００９７】
図２４に示すように、ヘテロ接合界面のドレイン領域２側には印加したドレイン電位に応じて空乏層が拡がる。それに対し、ヘテロ半導体領域１４側に存在する伝導電子はエネルギー障壁ΔＥｃを越えることができず、その接合界面には伝導電子が蓄積するため、炭化珪素側に拡がる空乏層に見合う電気力線が終端し、ヘテロ半導体領域１４側ではドレイン電界がシールドされることになる。このため、ヘテロ半導体領域１４を形成する多結晶シリコンの厚みが例えば２０ｎｍ程度と非常に薄い構造でも、遮断状態を維持する、つまり耐圧を保持することが可能である。
【００９８】
更に、本実施の形態においては、ベース電極１０にも接地電位もしくは負電位が印加されるため、ベース領域９とドレイン領域２とのＰＮ接合も逆バイアス状態となる。すると、そのＰＮ接合部からは、不純物濃度を薄くして高抵抗に作られたＮ−型のドレイン領域２に空乏層が広がる。
【００９９】
このとき、ベース領域９から伸びた空乏層が絶縁膜５との界面に到達すると、絶縁膜５に及ぶドレイン電界が緩和され、絶縁膜５の絶縁破壊が起きにくくなる。更にヘテロ半導体領域１４とドレイン領域２との接合界面に到達すると、ヘテロ接合界面に及ぶドレイン電界が緩和され、その界面にて発生するリーク電流が低減される。
【０１００】
次に、ゲート電極６に所定の正電位を印加した場合、本実施の形態は遮断状態から導通状態へと転じる。本実施の形態においては、ベース領域９とドレイン領域２とで形成されるＰＮ接合の内蔵電位に比べて、ヘテロ半導体領域１４とドレイン領域２との間で電子が流れ始めるゲート閾値電位が同等以下になるよう構成されている。つまり、具体的に例を挙げてみると、炭化珪素からなるベース領域９とドレイン領域２間のＰＮ接合の内蔵電位が約２Ｖの場合、ゲート閾値電圧は約２Ｖ以下になるように構成される。
【０１０１】
また、例えばベース領域９とドレイン領域２が共にシリコンからなりＰＮ接合の内蔵電位が約０．７Ｖの場合、ゲート閾値電圧は０．７Ｖ以下になるように構成される。このように、本実施の形態においては、ベース領域９及びドレイン領域２が炭化珪素のようなワイドギャップ半導体で構成されていると、ゲート閾値電圧の設定が容易となる。
【０１０２】
ゲート電極６に印加した正電位がゲート閾値電位に到達すると、ヘテロ半導体領域１４とドレイン領域２とのヘテロ接合界面には電子に対する蓄積層が十分形成される。即ち、ゲート電極６が絶縁膜５を介して接するヘテロ半導体領域１４とドレイン領域２の接合界面におけるエネルギーバンド構造は図２５の実線で示すように変化し、オフ時のヘテロ半導体領域１４とドレイン領域２の接合界面におけるエネルギーバンド構造に比べ、ヘテロ半導体領域１４側のポテンシャルが押し下げられ、かつ、ドレイン領域２側のエネルギー障壁が急峻になることからエネルギー障壁中を電子がトンネリングすることが可能となる。
【０１０３】
このことから、それまでエネルギー障壁によって遮断されていた電子は、ソース電極７からヘテロ半導体領域１４を通ってドレイン領域２へと流れ、つまり導通状態となる。このとき、ベース領域９もゲート電極６と同電位になっているため、ベース領域９からドレイン領域２及びヘテロ接合界面及んでいたビルトイン電界も後退していく。
【０１０４】
更に、本実施の形態においては、ゲート電極６に印加した正電位がＰＮ接合の内蔵電位に到達すると、ベース領域９からドレイン領域２に正孔が導入される。すると、不純物濃度が小さく高抵抗に作られていたドレイン領域２の電導度が高まり、ヘテロ半導体領域１４からドレイン領域２へと流れる電子は低抵抗で流れる。
【０１０５】
次に、ゲート電極６に接地電位もしくは負電位を印加すると、導通状態から遮断状態へと移行する。即ち、ドレイン領域２中に導入されていた正孔はベース領域９に移動し、ドレイン領域２中の正孔が徐々に枯渇していく。この間ゲート電極６の電位はベース領域９とドレイン領域２間の内蔵電位に維持される。つまり、ヘテロ半導体領域１４からドレイン領域２に流れる電子も維持される。
【０１０６】
そして、ドレイン領域２に導入されていた正孔が枯渇した後に、ゲート電極６の電位はゲート閾値電位に降下し、ヘテロ半導体領域１４並びにドレイン領域２のヘテロ接合界面に形成されていた電子の蓄積状態が解除され、エネルギー障壁中のトンネリングが止まる。すると、ヘテロ半導体領域１４からドレイン領域２への電子は遮断される。
【０１０７】
このように、本実施の形態においては、例えばＰＮ接合の内蔵電位とゲート閾値電位に所定の電位差を持たすように構成することで、ヘテロ半導体領域１４とドレイン領域２間が遮断する直前には多数キャリアデバイスとして動作する。
【０１０８】
つまり、少数キャリア注入型の代表であるバイポーラトランジスタとは違って、正孔を引き抜く電位と電子を遮断する電位に所定の電位差を持たせているため、バイポーラトランジスタ特有の２次降伏の心配がなく、アバランシェ耐量など多数キャリアデバイスと同等の性能を得ることが可能である。
【０１０９】
以上示したように、本実施の形態においては以下のような特徴を有する。導通時においては、電子の導通・遮断を制御するチャネル長をヘテロ接合によって遮断状態を維持できる厚みまで小さくできるため、チャネル抵抗を低減することができる。更に、ベース領域９からドレイン領域２に正孔を導入して電導度を高めることで、更にドリフト抵抗も低減できるため、更にオン抵抗を低減することができる。
【０１１０】
遮断時においては、アバランシェ耐量など多数キャリアデバイスと同等の性能を得ることが可能であるとともに、ベース領域９から伸びた空乏層が絶縁膜５に到達した時点で絶縁膜５に及ぶドレイン電界が緩和されるため、絶縁膜５の絶縁信頼性を向上することができる。更に、ベース領域９から伸びた空乏層がヘテロ半導体領域１４まで到達すると、ヘテロ半導体領域１４に及ぶドレイン電界が緩和されるため、ヘテロ半導体領域１４とドレイン領域２との界面で発生するリーク電流を低減することができる。
【０１１１】
また、導通時においては、電子の導通・遮断を制御するチャネル長をヘテロ接合によって遮断状態を維持できる厚みまで小さくできるため、チャネル抵抗を低減することができる。更に、ベース領域からドレイン領域に正孔を導入して電導度を高めることで、更にドリフト抵抗も低減できるため、更にオン抵抗を低減することができる。
【０１１２】
すなわち、遮断時においては、アバランシェ耐量など多数キャリアデバイスと同等の性能を得ることが可能であるとともに、ベース領域から伸びた空乏層が絶縁膜に到達した時点で絶縁膜に及ぶドレイン電界が緩和されるため、絶縁膜の絶縁信頼性を向上することができる。更に、ベース領域から伸びた空乏層がヘテロ半導体領域まで到達すると、ヘテロ半導体領域に及ぶドレイン電界が緩和されるため、ヘテロ半導体領域とドレイン領域との界面で発生するリーク電流を低減することができる。
【０１１３】
また、ベース領域９がソース領域４に接しないように構成されるため、ドレイン領域２に導入される正孔を効率的に確保でき、ゲート駆動効率が向上する。
【０１１４】
なお、上述した第７の実施の形態においてはゲート閾値電位をＰＮ接合の内蔵電位より小さくすることで上記の効果を得ているが、例えば、ベース電極１０とゲート電極６との間に外部抵抗を接続し、ベース領域９からドレイン領域２に正孔を導入後、更にゲート電位が高くなってからヘテロ半導体領域１４とドレイン領域２間に電子が流れる方式をとっても良い。ただし、ゲート駆動効率等を考慮すると、所定の正電位を印加した条件で、少なくともベース領域９からドレイン領域２に流れる電流値が、ヘテロ半導体領域１４とドレイン領域２との間に流れる電流値より少なくとも十分の一以下になるように設定する必要がある。
【０１１５】
（第８の実施の形態）
図９は、本発明による半導体装置の第８の実施の形態を示している。図９は第７の実施の形態の図８に対応した断面図である。本実施の形態においては、図８と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。
【０１１６】
図９に示すように本実施の形態においては、ベース領域９とベース電極１０とが、ベース領域９とショットキー接合を形成するような金属からなるショットキー領域１１を介して接続されている。つまり、Ｐ型のベース領域９とショットキー領域１１の間には、Ｐ型のベース領域９側を正電位とした場合に順方向電流が流れるショットキーダイオードが形成されている。
【０１１７】
次に、本実施の形態の動作を説明する。本実施の形態においては、例えばソース電極７を接地し、ドレイン電極８に正電位を印加して使用する。
【０１１８】
まず、ゲート電極６を例えば接地電位もしくは負電位とした場合、第７の実施の形態と同様に遮断状態を保持する。即ち、ヘテロ半導体領域１４とドレイン領域２とのヘテロ接合が逆バイアス状態になると共に、ベース領域９とドレイン領域２とのＰＮ接合においても、ベース領域９とショットキー領域１１の間に発生するショットキーダイオードの順方向内蔵電位分は小さくなるものの逆バイアス状態となるため、不純物濃度を薄くして高抵抗に作られたＮ−型のドレイン領域２にはそれぞれの接合部から空乏層が広がる。
【０１１９】
次に、ゲート電極６に所定の正電位を印加した場合、本実施の形態は遮断状態から導通状態へと転じる。本実施の形態においては、ゲート電極６に所定の正電位を印加したときに、ベース領域９とショットキー領域１１の間に発生するショットキーダイオードには逆バイアスが印加されることになる。つまり、ベース領域９とドレイン領域２との間の内蔵電位と、ベース領域９とショットキー領域１１の間にアバランシェ降伏が発生する電位を加えた電位をゲート電極６に印加して初めて、ベース領域９からドレイン領域２に正孔が導入される。
【０１２０】
例えば、炭化珪素からなるベース領域９とドレイン領域２間の内蔵電位が２Ｖとし、ベース領域９とショットキー領域１１の間に発生するショットキーダイオードのアバランシェ降伏電圧を１３Ｖになるように構成すると、ドレイン領域２に正孔を導入するゲート電極６電圧は約１５Ｖとなる。
【０１２１】
このことから、ベース領域９とショットキー領域１１の間に形成されたショットキーダイオードのアバランシェ降伏電圧を変えることで、ベース領域９からドレイン領域２に正孔が導入する電位を自由に設定することが可能であるため、第７の実施の形態に比べて、ヘテロ半導体領域１４とドレイン領域２との間のゲート閾値電位と十分な差を確保し、ヘテロ接合界面に十分な蓄積層を形成することが可能となる。即ち、更に、蓄積層のチャネル抵抗を低減できるため、第１の実施の形態に比べて、オン抵抗を低減することができる。
【０１２２】
次に、ゲート電極６に接地電位もしくは負電位を印加すると、導通状態から遮断状態へと移行する。このとき、本実施の形態においては、正孔がドレイン領域２からベース領域９へと引き抜かれるゲート電極６の電位と、ヘテロ半導体領域１４とドレイン領域２間が遮断するゲート閾値電位とが十分に電位差を有しているので、ヘテロ半導体領域１４とドレイン領域２間が遮断する直前には多数キャリアデバイスとして動作する。
【０１２３】
つまり、第７の実施の形態に比べて、アバランシェ耐量など多数キャリアデバイスと同等の性能を容易に得ることが可能である。
【０１２４】
以上、説明したように、本実施の形態においては、第７の実施の形態に比べて、更に、蓄積層のチャネル抵抗を低減できるため、オン抵抗を低減することができる。また、第７の実施の形態に比べて、アバランシェ耐量など多数キャリアデバイスと同等の性能を容易に得ることが可能である。更に、第７の実施の形態に比べて、電流集中が起こりにくいため、熱破壊に強く、並列接続が容易である。
【０１２５】
（第９の実施の形態）
図１０は本発明による半導体装置の第９の実施の形態を示している。図１０は第７の実施の形態の図８に対応した断面図である。本実施の形態においては、図８と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。
【０１２６】
図１０に示すように本実施の形態においては、ベース領域９とベース電極１０との間に、例えばＮ型の多結晶シリコンからなるツェナー領域１２が形成されている。つまり、ベース領域９とツェナー領域１２の接合部は、炭化珪素と多結晶シリコンのバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。即ち、Ｐ型のベース領域９とツェナー領域１２の間には、Ｐ型のベース領域９側を正電位とした場合に順方向電流が流れるヘテロダイオードが形成されている。
【０１２７】
本実施の形態においては、ツェナー領域１２をゲート電極６と同様の材料で構成しているため、同一の製造工程で加工することができる。もしくは、例えば図１１に示すように、ツェナー領域１２をヘテロ半導体領域１４と同様の材料で構成することも可能であり、いずれにしても製造工程の簡略化が可能である。また、例えば図１２に示すように、ツェナー領域１２とゲート電極６を一体化することも可能であり、その場合はゲート電極６並びにツェナー領域１２を形成する際の電極間の微細パターンも不要である。
【０１２８】
次に、本実施の形態の動作を説明する。本実施の形態においては、例えばヘテロ半導体領域１４を接地し、ドレイン電極８に正電位を印加して使用する。
【０１２９】
まず、ゲート電極６を例えば接地電位もしくは負電位とした場合、第１の実施の形態と同様に遮断状態を保持する。即ち、ヘテロ半導体領域１４とドレイン領域２とのヘテロ接合が逆バイアス状態になると共に、ベース領域９とドレイン領域２とのＰＮ接合においても、ベース領域９とツェナー領域１２の間に発生するヘテロダイオードの順方向内蔵電位分は小さくなるものの、逆バイアス状態となるため、不純物濃度を薄くして高抵抗に作られたＮ−型のドレイン領域２にはそれぞれの接合部から空乏層が広がる。
【０１３０】
次に、ゲート電極６に所定の正電位を印加した場合、本実施の形態は遮断状態から導通状態へと転じる。本実施の形態においては、ゲート電極６に所定の正電位を印加したときに、ベース領域９とツェナー領域１２の間に発生するヘテロダイオードには逆バイアスが印加されることになる。
【０１３１】
つまり、ベース領域９とドレイン領域２との間の内蔵電位と、ベース領域９とツェナー領域１２の間にアバランシェ降伏が発生する電位を加えた電位をゲート電極６に印加して初めて、ベース領域９からドレイン領域２に正孔が導入される。例えば炭化珪素からなるベース領域９とドレイン領域２間の内蔵電位が２Ｖとし、ベース領域９とツェナー領域１２の間に発生するヘテロダイオードのアバランシェ降伏電圧を１３Ｖになるように構成すると、ドレイン領域２に正孔を導入するゲート電極６電圧は約１５Ｖとなる。
【０１３２】
このことから、ベース領域９とツェナー領域１２の間に形成されたヘテロダイオードのアバランシェ降伏電圧を変えることで、ベース領域９からドレイン領域２に正孔が導入する電位を自由に設定することが可能であるため、第７の実施の形態に比べて、ヘテロ半導体領域１４とドレイン領域２との間のゲート閾値電位と十分な差を確保し、ヘテロ界面に十分な蓄積層を形成することが可能となる。即ち、更に、蓄積層のチャネル抵抗を低減できるため、第１の実施の形態に比べて、オン抵抗を低減することができる。
【０１３３】
次に、ゲート電極６に接地電位もしくは負電位を印加すると、導通状態から遮断状態へと移行する。このとき、本実施の形態においては、正孔がドレイン領域２からベース領域９へと引き抜かれるゲート電極６の電位と、ヘテロ半導体領域１４とドレイン領域２間が遮断するゲート閾値電位とが十分に電位差を有しているので、ヘテロ半導体領域１４とドレイン領域２間が遮断する直前には多数キャリアデバイスとして動作する。つまり、第７の実施の形態に比べて、アバランシェ耐量など多数キャリアデバイスと同等の性能を容易に得ることが可能である。
【０１３４】
以上、説明したように、本実施の形態においては、第８の実施の形態と同様に、第７の実施の形態に比べて、更に、蓄積層のチャネル抵抗を低減できるため、オン抵抗を低減することができる。また、第７の実施の形態に比べて、アバランシェ耐量など多数キャリアデバイスと同等の性能を容易に得ることが可能である。更に、第７の実施の形態に比べて、電流集中が起こりにくいため、熱破壊に強く、並列接続が容易である。
【０１３５】
また、第８の実施の形態に比べて、ツェナー領域１２をゲート電極６もしくはヘテロ半導体領域１４と同様の材料で構成することができるため、同一の製造工程で加工することができる。更に、例えば図１２に示すように、ツェナー領域１２とゲート電極６を一体化することも可能なため、ゲート電極６並びにツェナー領域１２を形成する際の電極間の微細パターンも不要である。更には、第８の実施の形態に比べて、ヘテロ半導体領域１４濃度を変えることで、ヘテロ接合の順方向特性並びに逆方向特性を自由に設定することができる。
【０１３６】
（第１０の実施の形態）
図１３は、本発明による半導体装置の第１０の実施の形態を示している。図１３は第９の実施の形態の図１２に対応した断面図である。本実施の形態においては、図１２と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。
図１３に示すように本実施の形態においては、ヘテロ半導体領域１４がドレイン領域２中に埋め込まれた構成をしており、絶縁膜５が平坦な形状をしている。
【０１３７】
このような構成とすることによって、ゲート電極６並びにソース電極７が形成される表面の平坦度が確保することができるため、面実装などにおいて接合信頼性が確保しやすくなる。その他の動作及び効果は図１２と同様である。
【０１３８】
（第１１の実施の形態）
図１４は、本発明による半導体装置の第１１の実施の形態を示している。図１４は第９の実施の形態の図１０に対応した断面図である。本実施の形態においては、図１０と同様の動作をする部分の説明は省略し、違いについてのみ詳しく説明する。
図１４に示すように本実施の形態においては、ゲート電極６を溝型電極としており、積層したヘテロ半導体領域１４とドレイン領域２のヘテロ界面を駆動する構成となっている。
【０１３９】
このような構成とすることによって、更にヘテロ半導体領域１４とドレイン領域２間をつなぐチャネル密度を高めることができるため、上述した第９の実施の形態に比べて、単位セル構造の集積化が容易となる。また、ベース領域９とヘテロ接合界面の距離を近接することができるため、遮断時のリーク電流の低減効果が高まる。
【０１４０】
（第１２の実施の形態）
図１５は、本発明による半導体装置の第１２の実施の形態を示している。図１５は第１１の実施の形態の図１４に対応した断面図である。本実施の形態においては、図１４と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。
図１５に示すように本実施の形態においては、更にツェナー領域の両側にもゲート電極６形成している。
【０１４１】
このような構成とすることによって、更にヘテロ半導体領域１４とドレイン領域２間をつなぐチャネル密度を高めることができるため、上述した第１１の実施の形態に比べて、更に単位セル構造の集積化が容易となる。溝底部の絶縁膜５を覆うようにベース領域が形成されているため、絶縁膜５にドレイン電界が及びにくくなるため、絶縁膜の絶縁信頼性を向上することができる。また、遮断時においては、対面するベース領域９からそれぞれ空乏層が伸びてヘテロ接合界面に更にドレイン電界が及びにくくなるため、更に、遮断時のリーク電流の低減効果が高まる。
【０１４２】
（第１３の実施の形態）
図１６は、本発明による半導体装置の第１３の実施の形態を示している。図１６は第１２の実施の形態の図１５に対応した断面図である。本実施の形態においては、図１５と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。
図１６に示すように本実施の形態においては、ベース領域９を溝底部に形成し、ゲート電極６と接続する構成としている。
【０１４３】
このような構成とすることによって、更にヘテロ半導体領域１４とドレイン領域２間をつなぐチャネル密度を更に高めることができるため、上述した第１２の実施の形態に比べて、更に単位セル構造の集積化が容易となる。
【０１４４】
（第１４の実施の形態）
図１７は、本発明による半導体装置の第１４の実施の形態を示している。本実施の形態においては、炭化珪素を基板材料とした半導体装置を一例として説明する。
【０１４５】
例えば、炭化珪素のポリタイプが４ＨタイプのＮ＋型炭化珪素基板領域１上にＮ−型のドレイン領域２が形成され、ドレイン領域２の炭化珪素基板領域１との接合面に対向する主面には所定の間隔で溝が形成されている。対面する溝同士に挟まれた所定のドレイン領域２中には、Ｎ＋型のソース領域４とＰ型の遮断性向上領域１５が形成されている。
【０１４６】
また、溝の内部には絶縁膜５を介してドレイン領域２に接するようにゲート電極６が形成されている。ゲート電極６は金属もしくは多結晶シリコンなどの導電性材料から成っており、本実施の形態では一例としてＰ型の多結晶シリコンからなる場合で説明する。ソース領域４並びに遮断性向上領域１５に接触するようにソース電極７が、炭化珪素基板領域１に接触するようにドレイン電極８がそれぞれ形成されている。
【０１４７】
更に、対面する溝同士に挟まれた一部のドレイン領域２中にＰ型のベース領域９が形成されている。また、ベース領域９はショットキー領域１１を介してベース電極１０と接触し、更にはベース電極１０がゲート電極６と接続するように形成されている。本実施の形態においては、一例として、ベース領域９はショットキー領域１１を介してベース電極１０と接触する場合で説明するが、図１８に示したＮ型拡散領域１３を介していてもかまわないし、ヘテロ半導体材料によるツェナー領域１２を介していてもかまわないし、更には何も介さず、直接接していても良い。
【０１４８】
次に、本実施の形態の動作を説明する。本実施の形態においては、例えばソース電極７を接地し、ドレイン電極８に正電位を印加して使用する。
【０１４９】
まず、ゲート電極６を例えば接地電位もしくは負電位とした場合、遮断状態を保持する。即ち、互いに対向するゲート電極６の絶縁膜５界面からそれぞれドレイン領域２に空乏層が伸びており、ソース領域４とドレイン領域２間は遮断される。
【０１５０】
次に、ゲート電極６に所定の正電位を印加した場合、本実施の形態は遮断状態から導通状態へと転じる。即ち、互いに対向するゲート電極６の絶縁膜５界面からドレイン領域２に伸びていた空乏層は後退し、ソース領域４とドレイン領域２間を電子が流れる。更に、ゲート電極６の電位がベース領域９とドレイン領域２とで形成されるＰＮ接合の内蔵電位に達すると、ベース領域９からドレイン領域２に正孔が導入され、不純物濃度が小さく高抵抗に作られていたドレイン領域２の電導度が高まり、ソース領域４からドレイン領域２へと流れる電子は低抵抗で流れる。
【０１５１】
つまり、本実施の形態においては、ベース領域９からドレイン領域２に正孔を導入して電導度を高めることができるため、遮断状態において所定の耐圧を得るために、ドレイン領域２は不純物濃度を小さくし厚みを薄く構成してもドレイン領域２中のドリフト抵抗を十分に小さくすることができる。つまり、本実施の形態を従来構造と同等の耐圧を有するよう構成した場合、ドリフト抵抗を更に低減することができる。
【０１５２】
次に、ゲート電極６に接地電位もしくは負電位を印加すると、導通状態から遮断状態へと移行する。即ち、ドレイン領域２中に導入されていた正孔はベース領域９に移動し、ドレイン領域２中の正孔が徐々に枯渇していくが、この間ゲート電極６の電位はベース領域９とドレイン領域２とで形成されるＰＮ接合の内蔵電位に維持される。つまり、ソース領域４からドレイン領域２に流れる電子も維持される。そして、ドレイン領域２に導入されていた正孔が枯渇すると、ゲート電極６の電位は所定の電位に降下し、再び、互いに対向するゲート電極６のそれぞれから空乏層が伸び、ついには遮断する。
【０１５３】
このように、本実施の形態においては、例えばベース領域９とドレイン領域２間の内蔵電位とゲート閾値電位に所定の電位差を有する構成することで、ソース領域４とドレイン領域２間が遮断する直前には多数キャリアデバイスとして動作する。つまり、少数キャリア注入型の代表であるバイポーラトランジスタとは違って、正孔を引き抜く電位と電子を遮断する電位に差を持たせているため、バイポーラトランジスタ特有の２次降伏の心配がなく、アバランシェ耐量など多数キャリアデバイスと同等の性能を得ることが可能である。
【０１５４】
以上、説明したように、本実施の形態においては、ベース領域９からドレイン領域２に正孔を導入して電導度を高めることができるため、ドリフト抵抗を更に低減することができる。更に、また、遮断時においては、アバランシェ耐量など多数キャリアデバイスと同等の性能を得ることが可能である。
【０１５５】
なお、上述した第１４の実施の形態においてはゲート閾値電位をＰＮ接合の内蔵電位より小さくすることで上記の効果を得ているが、例えば、ベース電極１０とゲート電極６との間に外部抵抗を接続し、ベース領域９からドレイン領域２に正孔を導入後、更にゲート電位が高くなってからソース領域４とドレイン領域２間に電子が流れる方式をとっても良い。
【０１５６】
ただし、ゲート駆動効率等を考慮すると、所定の正電位を印加した条件で、少なくともベース領域９からドレイン領域２に流れる電流値が、ソース領域４とドレイン領域２との間に流れる電流値より少なくとも十分の一以下になるように設定する必要がある。
【０１５７】
（第１５の実施の形態）
図１９は、本発明による半導体装置の第１５の実施の形態を示している。図１９は第１４の実施の形態の図１７に対応した断面図である。本実施の形態においては、図１７と同様の動作をする部分の説明は省略し、異なる特徴ついて詳しく説明する。
図１９に示すように本実施の形態においては、溝の底部にベース領域９を形成し、ベース領域９とゲート電極６を接続する構成としている。
【０１５８】
このような構成とすることによって、更にソース領域４とドレイン領域２間をつなぐチャネル密度を高めることができるため、上述した第１４の実施の形態に比べて、更に単位セル構造の集積化が容易となる。溝底部の絶縁膜５を覆うようにベース領域９が形成されているため、絶縁膜５にドレイン電界が及びにくくなるため、絶縁膜５の絶縁信頼性を向上することができる。また、遮断時においては、対面するベース領域９からそれぞれ空乏層が伸びてゲート電極６に挟まれたドレイン領域２にドレイン電界が及びにくくなるため、更に、遮断性能が向上する。
【０１５９】
以上、第１の実施の形態から第１５の実施の形態においては、炭化珪素を基板材料とした半導体装置を一例として説明したが、基板材料はシリコン、シリコンゲルマン、窒化ガリウム、ダイヤモンドなどその他の半導体材料でもかまわない。また、全ての実施の形態において、炭化珪素のポリタイプとして４Ｈタイプを用いて説明したが、６Ｈ、３Ｃ等その他のポリタイプでも構わない。
【０１６０】
また、全ての実施の形態において、ドレイン電極８とソース電極７とをドレイン領域２を挟んで対向するように配置し、ドレイン電流を縦方向に流す所謂縦型構造の絶縁ゲート型トランジスタで説明してきたが、例えばドレイン電極８とソース電極７とを同一主面上に配置し、ドレイン電流を横方向に流す所謂横型構造の絶縁ゲート型トランジスタであってもかまわない。また、全ての実施の形態において、ドレイン領域２並びにソース領域４の導電型をＮ型とし、多数キャリアが電子となる場合について説明したが、ドレイン領域２並びにソース領域の導電型をＰ型として多数キャリアが正孔となる場合でもかまわない。
【０１６１】
また、第１の実施の形態から第６の実施の形態においては、一例としてドレイン領域２とソース領域４が接しない反転型の半導体装置として説明してきたが、ドレイン領域２とソース領域４が同一導電型（Ｎ型）領域でつながっている蓄積型の半導体装置であっても良い。
【０１６２】
更に、第７の実施の形態から第１３の実施の形態においては、ヘテロ半導体領域１４に用いるヘテロ半導体材料として多結晶シリコンを用いた例で説明したが、炭化珪素とヘテロ接合を形成する材料であればどの材料でもかまわない。更に、第７の実施の形態から第１３の実施の形態においては、一例として、ドレイン領域２としてＮ型の炭化珪素を、ソース領域４としてＮ型の多結晶シリコンを用いて説明しているが、Ｎ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＮ型の多結晶シリコンの如何なる組み合わせでもよい。
【０１６３】
更に本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の構成を示す断面図である。
【図２】本発明の第２の実施の形態に係る半導体装置の構成を示す断面図である。
【図３】本発明の第３の実施の形態に係る半導体装置の構成を示す断面図である。
【図４】本発明の第３の実施の形態に係る半導体装置の、別の構成を示す断面図である。
【図５】本発明の第４の実施の形態に係る半導体装置の構成を示す断面図である。
【図６】本発明の第５の実施の形態に係る半導体装置の構成を示す断面図である。
【図７】本発明の第６の実施の形態に係る半導体装置の構成を示す断面図である。
【図８】本発明の第７の実施の形態に係る半導体装置の構成を示す断面図である。
【図９】本発明の第８の実施の形態に係る半導体装置の構成を示す断面図である。
【図１０】本発明の第９の実施の形態に係る半導体装置の構成を示す断面図である。
【図１１】本発明の第９の実施の形態に係る半導体装置の、別の構成を示す断面図である。
【図１２】本発明の第９の実施の形態に係る半導体装置の、更に別の構成を示す断面図である。
【図１３】本発明の第１０の実施の形態に係る半導体装置の構成を示す断面図である。
【図１４】本発明の第１１の実施の形態に係る半導体装置の構成を示す断面図である。
【図１５】本発明の第１２の実施の形態に係る半導体装置の構成を示す断面図である。
【図１６】本発明の第１３の実施の形態に係る半導体装置の構成を示す断面図である。
【図１７】本発明の第１４の実施の形態に係る半導体装置の構成を示す断面図である。
【図１８】本発明の第１４の実施の形態に係る半導体装置の、別の構成を示す断面図である。
【図１９】本発明の第１５の実施の形態に係る半導体装置の構成を示す断面図である。
【図２０】従来例に係る半導体装置の構成を示す断面図である。
【図２１】本発明の動作原理を説明する、接触前のエネルギーバンド構造図である。
【図２２】本発明の動作原理を説明する、接触後のエネルギーバンド構造図である。
【図２３】本発明の動作原理を説明する、熱平衡状態におけるエネルギーバンド構造図である。
【図２４】本発明の動作原理を説明する、オフ状態におけるエネルギーバンド構造図である。
【図２５】本発明の動作原理を説明する、オン状態におけるエネルギーバンド構造図である。
【符号の説明】
１  炭化珪素基板領域
２  ドレイン領域
３  ウエル領域
４  ソース領域
５  絶縁膜
６  ゲート電極
７  ソース電極
８  ドレイン電極
９  ベース領域
１０  ベース電極
１１  ショットキー領域
１２  ツェナー領域
１３  拡散領域
１４  ヘテロ半導体領域
１５  遮断性向上領域
５１  炭化珪素基板領域
５２  ドレイン領域
５３  ウェル領域
５４  ソース領域
５５  絶縁膜
５６  ゲート電極
５７  ソース電極
５８  ドレイン電極
【図１】
2005011846.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2005011846.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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