(57)【要約】【課題】半導体基板の側壁を露出することなくトレンチ素子分離を形成し、かつ当該トレンチ素子分離が形成された半導体基板上に電極間をショートさせることなく配線形成を行うことが可能な半導体装置の製造方法を提供する。【解決手段】無機マスク５が形成された半導体基板１の表面側に溝７を形成し、溝７の内壁を覆う状態で半導体基板１上に窒化シリコンからなるライナー１１を形成する。ライナー１１上に酸化シリコン膜１３を形成し、溝７底面上に酸化シリコン膜１３が残るように酸化シリコン膜１３の側壁部分をエッチングすることにより溝７側壁のライナー１１を露出させる。ライナー１１の露出部をドライエッチングによって除去して溝７の側壁部分を露出させる。ライナー１１が除去された溝７内を埋め込むように最上層の酸化シリコン膜１５を形成しする。【選択図】        図２
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【特許請求の範囲】
【請求項１】
無機マスクが形成された半導体基板の表面側にトレンチを形成した後、当該トレンチの内壁を覆う状態で当該半導体基板上に絶縁性材料膜からなるライナーを形成する工程と、
前記ライナー上に埋込絶縁膜を形成した後、前記トレンチの底面上に当該埋込絶縁膜が残るように当該埋込絶縁膜の側壁部分を当該ライナーに対して選択的にエッチングすることにより前記トレンチの側壁上部に当該ライナー部分を露出させる工程と、
前記ライナーの露出部をドライエッチングによって除去して前記トレンチの側壁上部を露出させる工程と、
前記ライナーが除去されたトレンチ内を埋め込むように最上層の埋込絶縁膜を形成する工程とを行う
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記ライナー上に前記埋込絶縁膜を形成した後、当該埋込絶縁膜の側壁部分をエッチングする前記工程を複数回繰り返し行い、
前記繰り返し行われる工程の途中で前記ライナーの露出部を除去する前記工程が行われる
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記半導体基板の表面側の内部にはトレンチキャパシタが設けられ、
前記トレンチキャパシタの上部における前記半導体基板の表面側の内部には、当該トレンチキャパシタと前記半導体基板の表面に形成される素子との間の寄生トランジスタを防止するためのカラー絶縁膜が設けられ、
前記ライナーの露出部を除去する際には、前記カラー絶縁膜の上端よりも当該ライナーの上端を高くする
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特にはトレンチ素子分離を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置における素子構造の微細化が進んだ今日、トレンチ素子分離（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ：ＳＴＩ）の幅も縮小され、その製造工程においては半導体基板に形成された開口幅の狭いトレンチ内を埋め込むことが困難になってきている。このような高アスペクト比のトレンチを酸化シリコン膜で埋め込む際には、オーバーハングによって開口がふさがらない程度にまでＨＤＰ（ｈｉｇｈ  ｄｅｎｓｉｔｙ  ｐｌａｓｍａ）−ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法による成膜を行った後、等方性エッチングより側壁のオーバーハング部分を選択的に除去して開口を広げた後、再びＨＤＰ−ＣＶＤ法による成膜を行うことにより、ボイドの発生を防止する方法が提案されている（下記特許文献１参照）。
【０００３】
また、トレンチの角部での応力集中による素子特性の劣化を防止することを目的として、半導体基板に形成されたトレンチの内壁に窒化シリコンからなるライナーを形成する方法が提案されている。この方法は次のように行われる。先ず、トレンチ内壁に酸化膜を介してシリコン窒化膜からなるライナーを形成した後、トレンチの内部に絶縁膜を埋め込んで平坦化する。次いで、ライナーの上端が基板の表面よりも低くなるように、燐酸溶液を用いてライナーの一部を湿式蝕刻し、その後、熱酸化によってゲート酸化膜を形成する。これにより、他の部分と比較してトレンチ上部エッジでの酸化を進め、当該エッジがラウンドした形状のトレンチを形成することが可能になる。そして、このようなゲート酸化膜上にゲート電極のパターンを行う。
【０００４】
【特許文献１】
特開２００３−３１６４９号公報（特に図１および段落００２６，００２７参照）
【特許文献２】
特開２００１−１６０５８９号公報（特に図６および段落００４２〜００４５参照）
【０００５】
【発明が解決しようとする課題】
しかしながら、上述した特許文献１に示す方法を、既にトレンチキャパシタが形成されている半導体基板にトレンチキャパシタを形成する工程に適用すると、酸化シリコン膜の成膜間において繰り返し行われるエッチングの際に、トレンチ側壁に半導体基板が露出する場合がある。この場合、トレンチ側壁のうち、トレンチ素子分離で分離されたアクティブ領域の側壁には、トレンチキャパシタと半導体基板の表面側に形成された素子との間に寄生トランジスタの発生を防止するためのカラー絶縁膜の側壁が露出する。このカラー絶縁膜は、酸化シリコンで形成されているため、埋込用の酸化シリコン膜のエッチングにおいて、同時にエッチングが進む。これにより、上述した寄生トランジスタの発生を確実に防止することが困難になる。
【０００６】
また、上述した特許文献２に示す方法では、半導体基板の表面よりもライナーを低くしたことにより、トレンチ素子分離の絶縁膜とこのトレンチ素子分離で分離されたアクティブ領域との間に隙間状の溝が形成されることになる。このため、この上部にゲート電極をパターン形成する場合、隙間状の溝内のゲート電極材料が除去できずにアクティブ領域に沿って残り、ゲート電極間をショートさせる要因となる。
【０００７】
そこで本発明は、半導体基板の側壁を露出することなくトレンチ素子分離を形成し、かつ当該トレンチ素子分離が形成された半導体基板上に配線間をショートさせることなく配線形成を行うことが可能な半導体装置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
このような目的を達成するための本発明は、次の手順で行われる半導体装置の製造方法である。先ず、無機マスクが形成された半導体基板の表面側にトレンチを形成した後、当該トレンチの内壁を覆う状態で当該半導体基板上に絶縁性材料膜からなるライナーを形成する。次に、ライナー上に埋込絶縁膜を形成した後、トレンチの底面上に当該埋込絶縁膜が残るように当該埋込絶縁膜の側壁部分を当該ライナーに対して選択的にエッチングする。これにより前記トレンチの側壁上部に当該ライナー部分を露出させる。その後、ライナーの露出部をドライエッチングによって除去して前記トレンチの側壁部分を露出させ、次にトレンチ内を埋め込むように最上層の埋込絶縁膜を形成する。
【０００９】
このような方法によれば、埋込絶縁膜による最終的なトレンチの埋め込みは、側壁上部のライナーを除去した状態で行われるため、トレンチの開口上部はライナーを介さずに最上層の埋込絶縁膜で埋め込まれることになる。このため、ライナーは埋込絶縁膜によってトレンチ内に完全に埋め込まれた状態となり、トレンチの開口上部においての埋込絶縁膜と半導体基板との密着性が確保される。これにより、最上層の埋込絶縁膜を形成した後に、平坦化処理を行うことで半導体基板の表面上の埋込絶縁膜を除去し、さらに無機マスクを除去する場合に、無機マスクの除去の影響がライナーに及ぶことはなく、ライナーが除去された溝が半導体基板の表面に沿って形成されることを防止できる。
【００１０】
また、ライナーの露出部を除去してトレンチの側壁部分を露出させる場合には、ドライエッチングを行うことにより、ライナーの過剰なエッチングによって当該ライナーの上端がトレンチに埋め込まれた埋込絶縁膜よりも低くなること防止できる。これにより、次に埋込絶縁膜を形成した場合に、ボイドを形成することなく次の埋込絶縁膜の形成が行われる。
【００１１】
さらに、このような製造方法において、ライナー上に埋込絶縁膜を形成し、次いで当該埋込絶縁膜の側壁部分をエッチングする工程を複数回繰り返し行い、この繰り返し行われる工程の途中でライナーの露出部を除去する工程を行うようにした場合、ライナーの露出部を除去する工程のタイミングによって、トレンチ内に残されるライナーの高さが制御される。
【００１２】
【発明の実施の形態】
以下、本発明に係る半導体装置の製造方法の実施形態を図面を用いて説明する。ここでは、予めトレンチキャパシタが形成された半導体基板にトレンチ素子分離を形成する工程に本発明を適用した実施の形態を説明する。
【００１３】
まず、半導体基板１に、予め形成されているトレンチキャパシタ３は、既知の方法で形成されたディープトレンチキャパシタであり、無機マスク５上からのエッチングによって半導体基板１の表面側に形成された孔３０１内に設けられている。
【００１４】
この無機マスク５は、例えば半導体基板１上に酸化シリコン膜を介して形成された窒化シリコン膜からなる。そして、この無機マスク５上からのエッチングによって形成された孔３０１の内壁層には、不純物を拡散させてなる埋め込みプレート３０２が設けられている。そして、孔３０１の内壁を覆う誘電膜３０３を介して、孔３０１の下方内部に導電膜３０４が埋め込まれ、埋め込みプレート３０２，誘電膜３０３，および導電膜３０４によってトレンチキャパシタ３が構成されている。また、誘電膜３０３の上部の孔３０１の内壁には、誘電膜３０３よりも十分に膜厚の厚いカラー絶縁膜３０５が設けられている。このカラー絶縁膜３０５は、酸化シリコン膜からなり、トレンチキャパシタ３と以降に半導体基板１の表面層に形成される半導体素子との間に寄生容量が生じることを防止するための膜であり、ある程度の膜厚を有していることとする。そして、このようなカラー絶縁膜３０５の内側を埋め込む状態で、導電膜３０４に接続された取り出し電極３０６が、孔３０１内の上部に引き出されている。
【００１５】
以上のような構成のトレンチキャパシタ３が形成された半導体基板１の表面にトレンチ素子分離を形成する場合、半導体基板１上に無機マスク５を残した状態で、先ず図１（２）に示すように、レジストや酸化シリコン等からなるマスクパターン６を形成し、このマスクパターン６上からのエッチングによって、浅い溝状のトレンチ（以下、溝と記す）７を形成する。この溝７は、島状のアクティブエリアを囲む状態で、半導体基板１の表面から約３００ｎｍ程度の深さｄで形成される。尚、ここで、溝７は、半導体基板１の表面よりも低く窪んでいる部分の全体であることとする。このため、図に示す部分ように、マスクパターン６の開口よりも溝７の開口が広くなる場合もある。
【００１６】
また上記エッチングは、２段階で行われ、第１段階ではシリコン窒化膜からなる無機マスクのエッチングを行い、第２段階では単結晶シリコンからなる半導体基板のエッチングを行う。以下、異方性エッチング装置を用いた場合のエッチング条件の一例を示す。
【００１７】
第１段階
エッチング雰囲気内圧力：０．６７Ｐａ、
エッチングガス及び流量：ＨＢｒ／Ｃｌ２／Ｏ２＝１６０／３０／７ｓｃｃｍ、
ソースパワー／バイアスパワー：５５０Ｗｓ／１３０Ｗｂ、
第２段階
エッチング雰囲気内圧力：１．３３Ｐａ、
エッチングガス及び流量：ＨＢｒ／ＣＦ４＝２５／８０ｓｃｃｍ、
ソースパワー／バイアスパワー：１５００Ｗｓ／２００Ｗｂ
【００１８】
また、以上のエッチングを行った後には、エッチングマスクとして形成したマスクパターン６を除去する。
【００１９】
次に、図１（３）に示すように、酸化処理を行うことにより、溝７の側壁に２ｎｍ程度の膜厚の熱酸化膜９を形成する。このときの酸化は、例えば加熱温度８００℃とし、常圧に保たれた処理雰囲気内に各ガスをそれぞれの流量（Ｈ２／Ｏ２／Ｎ２＝０．６／０．６／２０Ｓｌｍ）で供給することによって行うこととする。
【００２０】
次いで、熱酸化膜９を介して溝７の内壁を覆うように窒化シリコン膜からなるライナー１１を形成する。窒化シリコン膜からなるライナー１１の形成は、例えば、基板温度７６０℃、成膜雰囲気内圧力７０Ｐａ、成膜ガスおよび流量ＳｉＨ２Ｃｌ２／ＮＨ３／Ｎ２＝５０／２００／２００ｓｃｃｍの条件で５ｎｍの膜厚に形成する。尚、ライナー１１の膜厚は、以下の工程で行われるエッチングにおいて溝７の内壁を保護することを目的とし、４〜１０ｎｍ程度であれば良い。
【００２１】
その後、図２（１）に示すように、埋め込み特性の良好なＨＤＰ−ＣＶＤ法によって、ライナー１１上に膜厚１００ｎｍの酸化シリコン膜１３を埋込絶縁膜として形成する。この酸化シリコン膜１３の成膜条件は、例えば、基板温度６００℃、成膜雰囲気内圧力０．６７Ｐａ、高周波電力４８００Ｗ（上部）／２２００Ｗ（側部）、バイアス２ｋＷ、成膜ガスおよび流量ＳｉＨ４／Ｏ２＝６５／９０ｓｃｃｍであることとする。尚、酸化シリコン膜１３の膜厚は、次に行う当該酸化シリコン膜１３のエッチングの後に、目的の膜厚で酸化シリコン膜１３を残すことができるように設定されることとし、１００ｎｍに限定されることはない。
【００２２】
次に、図２（２）に示すように、酸化シリコン膜１３のエッチングを行う。ここでは、溝７の底面上と半導体基板１の表面上のみに酸化シリコン膜１３が残るようにエッチングを行うことで、溝７の側壁上部のライナー１１を露出させる。また、図示したように、溝７の開口上部が階段状になっている場合、階段上部の酸化シリコン膜１３が十分に除去され、この部分のライナー１１が完全に露出するように酸化シリコン膜１３のエッチングを行うこととする。
【００２３】
またここでは、酸化シリコン膜１３の形成を行ったと同一の装置を用い、例えばエッチング条件を、基板温度６００℃、エッチング雰囲気内圧力０．６７Ｐａ、高周波電力２０００Ｗ（上部）／１５００Ｗ（側部）、バイアス０Ｗ、エッチングガスおよび流量ＮＦ３＝１５０ｓｃｃｍに設定したエッチングを行う。これにより、溝７の底面に８０ｎｍの膜厚の酸化シリコン膜１３を残す。尚、ここでは、溝７の側壁上部のライナー１１が露出し、かつ溝７の底部に残した酸化シリコン膜１３がカラー絶縁膜３０５の上端よりも高ければ良い。このため、溝７の底面に残す酸化シリコン膜１３の膜厚が８０ｎｍに限定されることはなく、例えば１ｎｍ以上で、かつ半導体基板１の表面高さに達しない範囲で設定されることとする。
【００２４】
次に、図２（３）に示すように、溝７の側壁上部に露出するライナー１１部分（図中Ａ部）をドライエッチングによって除去する。この際、酸化シリコン膜１３の形成を行ったと同一の装置を用い、例えばエッチング条件を、基板温度６００℃、エッチング雰囲気内圧力０．６７Ｐａ、高周波電力４８００Ｗ（上部）／２２００Ｗ（側部）、バイアス２０００Ｗ、エッチングガスおよび流量Ｏ２＝１００ｓｃｃｍに設定したエッチングを行う。これにより、露出しているライナー１１部分を全て除去し、窒化シリコンからなるライナー１１を、溝７内に残した酸化シリコン膜１３と同等の高さに加工する。
【００２５】
尚、この窒化シリコン膜からなるライナー１１のドライエッチングによる除去は、上述したエッチング条件に限定されることはない。例えば、エッチングガスには、Ａｒガスなどに代表される不活性ガス、Ｈ２ガス、さらにはＮＦ３ガスやＣＦ４ガスなど少なくともフッ素（Ｆ）を含むガスを用いても良い。また、この他にも、ＨＢｒガス、ＣＨ２Ｆ２、ＣｌＦ３ガスなどを用いても良い。
【００２６】
以上の後、図３（１）に示すように、再び埋込絶縁膜である酸化シリコン膜１５の形成を行う。この酸化シリコン膜１５は、最上層の埋込絶縁膜となり、この酸化シリコン膜１５により溝７内を完全に埋め込む。この際、酸化シリコン膜１３の形成を行ったと同一の装置を用い、ＨＤＰ−ＣＶＤ法によりシリコン酸化膜１５を形成する。
【００２７】
この後、図３（２）に示すように、酸化シリコン膜１３，１５をＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）研磨することにより、半導体基板１上の無機マスク５を露出させる。この際、無機マスク５およびライナー１１を構成する窒化シリコン膜をストッパとして用いたＣＭＰ研磨を行うこととする。
【００２８】
次に、図３（３）に示すように、窒化シリコンからなるライナー（１１）および無機マスク（５）を、例えば１５５℃の熱リン酸（Ｈ３ＰＯ４）を用いたウェットエッチングによって剥離除去する。またこれに引き続き、フッ酸（ＨＦ）を用いたウェットエッチング処理を行うことにより、半導体基板１の表面と同一高さにまで酸化シリコン膜１５を後退させ、溝７内のみに酸化シリコン膜１３，１５を残してトレンチ素子分離２０を完成させる。
【００２９】
そして、ここでの図示は省略したが、以上のようにしてトレンチ素子分離２０によって分離されたアクティブ領域上、すなわち半導体基板１の露出表面上に、例えばゲート絶縁膜を介してゲート電極を形成することで半導体素子を形成する。
【００３０】
以上説明した製造方法では、図３（１）を用いて説明した最上層の酸化シリコン膜１５による最終的な溝７内の埋め込みは、溝７の側壁上部のライナー１１を除去した状態で行われるため、溝７の開口上部はライナー１１を介さずに最上層の酸化シリコン膜１５で埋め込まれることになる。このため、ライナー１１は酸化シリコン膜１５によって溝７内に完全に埋め込まれた状態となり、溝７の開口上部においての酸化シリコン膜１５と半導体基板１との密着性が確保される。
【００３１】
これにより、その後図３（２）を用いて説明したいようにＣＭＰ研磨を行うことで半導体基板１の表面上の酸化シリコン膜１５，１３を除去し、次いで図３（３）を用いて説明したように無機マスク（５）およびライナー（１１）を除去処理する場合に、この処理の影響が溝７内のライナー１１に及ぶことはない。したがって、ライナー１１が除去された微細な隙間状の溝が半導体基板１の表面であるアクティブ領域に沿って形成されることを防止できる。この結果、この上部にゲート絶縁膜を介してゲート配線を形成した場合であっても、ゲート配線材料が、上述した微細な溝に入り込んでアクティブ領域に沿って残されることを防止でき、これによるゲート配線間のショートを防止できる。
【００３２】
尚、上述した方法では、図３（３）を用いて説明した工程で、フッ酸（ＨＦ）を用いたウェットエッチング処理を行うことにより、半導体基板１の表面と同一高さにまで酸化シリコン膜１５を後退させた場合に、半導体基板１の表面が露出した時点において、ウェットエッチングの影響が半導体基板１との境界の酸化シリコン膜１５部分に及ぶ。これにより、半導体基板１と酸化シリコン膜１５との間に僅かな隙間が形成されることになる。しかしながら、この隙間は極微細であり、半導体基板１の表面に形成されるゲート絶縁膜によって塞がれるため、この上部に形成されるゲート配線材料がこの隙間２は入り込むことはない。
【００３３】
また、図２（３）を用いて説明したように、ライナー１１の露出部を除去して溝７の側壁部分を露出させる場合には、従来のウェットエッチングに換えてドライエッチングを行うようにしたことにより、ライナー１１の過剰なエッチングが防止され、ライナー１１の上端を酸化シリコン膜１３と同程度にすることができる。これにより、次に最上層の酸化シリコン膜１５を形成した場合に、ボイドが形成されることはなく、酸化シリコン膜１５によって溝７内を十分に埋め込むことが可能になる。
【００３４】
さらに、上述した製造方法においては、図２（２）を用いて説明したように、酸化シリコン膜１３をエッチングする場合、溝７の底部上に、カラー絶縁膜３０５よりも高く酸化シリコン膜１３を残す構成とした。このため、次の図２（３）を用いて説明した工程で、ライナー１１の露出部を除去した場合であっても、カラー絶縁膜３０５の形成高さの溝７側壁はライナー１１で保護されることになる。したがって、溝７の側壁がエッチングされた場合であっても、カラー絶縁膜３０５にエッチングが及ぶことを完全に防止できる。この結果、カラー絶縁膜３０５による寄生容量の発生防止効果を維持することが可能であり、例えば、アクティブ領域にＤＲＡＭ等の半導体素子を形成した場合に、半導体素子の特性変動を抑制することが可能になり、良好なＤＲＡＭ特性を得ることができる。
【００３５】
尚、以上の実施形態においては、図２（１）および図２（２）を用いて説明した酸化シリコン膜１３の成膜とその後のエッチングとを１回ずつ行う場合を説明した。しかしながら、これらの連続した工程を２回以上の複数回繰り返し行っても良い。
【００３６】
例えば溝７のアスペクト比により、１回の成膜とエッチングでは、溝７内に残る酸化シリコン膜１３の膜厚が不足であり、カラー絶縁膜３０５の高さをカバーできなかったり、その後、最上層の酸化シリコン膜１５を形成した場合に溝７内が完全に埋まらない場合、必要に合わせて上述の連続した工程を２回以上の複数回繰り返し行うことで、溝７内を埋め込むことが可能になる。
【００３７】
また、このように図２（１）および図２（２）に示す連続した工程を２回以上の複数回繰り返し行う場合、図２（３）を用いて説明したライナー１１の露出部を除去する工程は、図２（２）を用いて説明した酸化シリコン膜１３のエッチングが終了した後に、溝７の底部に残した酸化シリコン膜１３がカラー絶縁膜３０５の上端よりも高くなっていれば、どのタイミングで行っても良い。これにより、溝７内に残すライナー１１の高さを制御することができるため、さらに上部にまでライナー１１を残す等の調整を行うことができ、溝７の内壁の保護効果を高めることが可能になる。
【００３８】
【発明の効果】
以上説明したように本発明の半導体装置の製造方法によれば、トレンチの内壁上部のみに露出させたライナーを完全に除去した後に、当該トレンチ内の最終的な埋め込みを行うことで、トレンチの開口上部においての埋込絶縁膜と半導体基板との密着性を確保することが可能になる。これにより、半導体基板上の無機マスクを除去する場合の影響がライナーに及び、埋め込み材料と半導体基板との間に隙間が形成されることを防止できる。この結果、この隙間に、半導体基板上に形成した配線材料が残ることで配線間のショートが引き起こされることを防止でき、半導体装置の歩留まり向上を図ることが可能になる。
【図面の簡単な説明】
【図１】実施形態の製造方法を示す製造工程図（その１）である。
【図２】実施形態の製造方法を示す製造工程図（その２）である。
【図３】実施形態の製造方法を示す製造工程図（その３）である。
【符号の説明】
１…半導体基板、３…トレンチキャパシタ、５…無機マスク、７…溝（トレンチ）、１１…ライナー、１３…酸化シリコン膜（埋込絶縁膜）、１５…最上層の酸化シリコン膜（最上層の埋込絶縁膜）、３０５…カラー絶縁膜
【図１】
2005011872.tif 000003
【図２】
2005011872.tif 000004
【図３】
2005011872.tif 000005