【手続補正書】
【提出日】平成22年5月19日(2010.5.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力された多相クロック信号のいずれか一つを基準クロック信号として、前記基準クロック信号の複数周期を１周期とし、かつ、最小位相差が前記多相クロック信号の最小位相差よりも大きい多相中間クロック信号を生成する中間クロック生成器と、
前記多相中間クロック信号のいずれか一つを選択する第１の位相セレクタと、
前記多相クロック信号のいずれか一つを選択する第２の位相セレクタと、
前記第１の位相セレクタによって選択された中間クロック信号を、前記第２の位相セレクタによって選択されたクロック信号でラッチするラッチ回路とを備えた
ことを特徴とするクロック信号生成装置。
【請求項２】
請求項１に記載のクロック信号生成装置において、
前記中間クロック生成器は、前記多相中間クロック信号として、所定の論理レベルの期間がオーバーラップしない多相クロック信号を生成する
ことを特徴とするクロック信号生成装置。
【請求項３】
請求項２に記載のクロック信号生成装置において、
前記中間クロック生成器は、
前記基準クロック信号に同期してカウント動作をするカウンタと、
前記基準クロック信号に同期して前記カウンタの出力をシフトするシフトレジスタとを有する
ことを特徴とするクロック信号生成装置。
【請求項４】
請求項２に記載のクロック信号生成装置において、
前記中間クロック生成器は、
前記基準クロック信号を分周する分周器と、
前記基準クロック信号に同期して前記分周器の出力をシフトするシフトレジスタと、
前記分周器の出力及び前記シフトレジスタを構成する各レジスタの出力のうち隣接する位相関係にある信号ペアのそれぞれについて論理積を演算する論理演算部とを有する
ことを特徴とするクロック信号生成装置。
【請求項５】
請求項１に記載のクロック信号生成装置において、
前記中間クロック生成器は、前記多相中間クロック信号として、所定の論理レベルの期間がオーバーラップする多相クロック信号を生成するものであり、
前記第２の位相セレクタは、前記第１の位相セレクタによって選択された中間クロック信号が前記所定の論理レベルで安定している期間に前記ラッチ回路によってラッチされるようにクロック信号を選択する
ことを特徴とするクロック信号生成装置。
【請求項６】
請求項５に記載のクロック信号生成装置において、
前記中間クロック生成器は、
前記基準クロック信号に同期してカウント動作をするカウンタと、
前記多相クロック信号のうち前記基準クロック信号とは異なるいずれか一つを第２の基準クロック信号として、前記基準クロック信号及び前記第２の基準クロック信号に交互に同期して前記カウンタの出力をシフトするシフトレジスタとを有する
ことを特徴とするクロック信号生成装置。
【請求項７】
請求項５に記載のクロック信号生成装置において、
前記中間クロック生成器は、
前記基準クロック信号に同期してカウント動作をするカウンタと、
前記多相クロック信号のうち前記基準クロック信号とは異なるいずれか一つを第２の基準クロック信号として、前記基準クロック信号及び前記第２の基準クロック信号に交互に同期して前記分周器の出力をシフトするシフトレジスタとを有する
ことを特徴とするクロック信号生成装置。
【請求項８】
請求項６及び７のいずれか一つに記載のクロック信号生成装置において、
前記基準クロック信号と前記第２の基準クロック信号とは、位相が半周期相当ずれている
ことを特徴とするクロック信号生成装置。
【請求項９】
請求項１に記載のクロック信号生成装置を備えた
ことを特徴とする半導体集積回路。
【請求項１０】
請求項９に記載の半導体集積回路を備えた
ことを特徴とする電子機器。
【請求項１１】
入力された多相クロック信号のいずれか一つを基準クロック信号として、前記基準クロック信号の複数周期を１周期とし、かつ、最小位相差が前記多相クロック信号の最小位相差よりも大きい多相中間クロック信号を生成する第１のステップと、
前記多相中間クロック信号のいずれか一つを選択する第２のステップと、
前記多相クロック信号のいずれか一つを選択する第３のステップと、
前記第２のステップで選択された中間クロック信号を、前記第３のステップで選択されたクロック信号でラッチする第４のステップとを備えた
ことを特徴とするクロック信号生成方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【発明の名称】クロック信号生成装置及び方法
【技術分野】
【０００１】
本発明は、クロック信号生成装置及び方法に関し、特に、入力された多相クロック信号から所望の位相のクロック信号を生成する装置及び方法に関する。
【背景技術】
【０００２】
一般に、電子機器では、さまざまな回路要素がさまざまな位相のクロック信号で駆動される。さまざまな位相のクロック信号を生成するために、従来のクロック生成装置では、複数の位相内挿回路を組み合わせて候補となる位相情報をすべて生成し、そのうちのいずれか一つを選択している（例えば、特許文献１参照）。また、高速なマスタークロック信号を分周して候補となる位相情報をすべて生成し、そのうちのいずれか一つを選択している（例えば、特許文献２参照）。
【特許文献１】特開平１１−４１４５号公報
【特許文献２】米国特許第５８４７５８８号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来のクロック生成装置は、全位相情報を生成するための回路、及び生成された全位相情報からいずれか一つを選択するための位相セレクタを必要とする。このため、従来のクロック生成装置の回路規模は必然的に大きくなってしまう。特に、ＣＣＤ撮像システムなどでは複数の（例えば、十数個程度の）位相のクロック信号が用いられるため、複数の位相セレクタが必要となり、クロック生成装置の回路規模はますます大きくなってしまう。また、近年の大規模ＳｏＣ（System on Chip）では、さまざまな部分でクロック信号のスキュー調整が必要となるが、このスキュー調整のために従来のクロック生成装置をさまざまな部分に搭載すると、チップ全体としての回路規模が爆発的に大きくなり、製造コストも増大してしまう。
【０００４】
また、数十以上の位相が入力される位相セレクタでは信号経路遅延の対称性の維持が困難である。例えば、位相セレクタを半導体ウェハに形成する場合、たとえ回路構成は対称となっていても、製造時の不純物濃度勾配やばらつきになどによって対称性を保証することが困難となる。コモンセントロイド法などを用いてウェハ上の回路対称性を向上させることも可能ではあるが、冗長回路が必要となるため、やはり回路規模が増大してしまう。
【０００５】
上記問題に鑑み、本発明は、比較的小さな回路規模で、入力された多相クロック信号から所望の位相のクロック信号を生成することを課題とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために本発明が講じた手段は、クロック信号生成装置として、入力された多相クロック信号のいずれか一つを基準クロック信号として、基準クロック信号の複数周期を１周期とし、かつ、最小位相差が多相クロック信号の最小位相差よりも大きい多相中間クロック信号を生成する中間クロック生成器と、多相中間クロック信号のいずれか一つを選択する第１の位相セレクタと、多相クロック信号のいずれか一つを選択する第２の位相セレクタと、第１の位相セレクタによって選択された中間クロック信号を、第２の位相セレクタによって選択されたクロック信号でラッチするラッチ回路とを備えたものとする。また、クロック信号生成方法として、入力された多相クロック信号のいずれか一つを基準クロック信号として、基準クロック信号の複数周期を１周期とし、かつ、最小位相差が多相クロック信号の最小位相差よりも大きい多相中間クロック信号を生成する第１のステップと、多相中間クロック信号のいずれか一つを選択する第２のステップと、多相クロック信号のいずれか一つを選択する第３のステップと、第２のステップで選択された中間クロック信号を、第３のステップで選択されたクロック信号でラッチする第４のステップとを備えたものとする。
【０００７】
これによると、所望の位相のクロック信号を得るために生成すべき多相中間クロック信号が比較的少なくて済み、また、第１及び第２の位相セレクタの合計入力数も少なくて済む。したがって、比較的小さな回路規模で高精度の位相情報を生成することができる。
【０００８】
具体的には、中間クロック生成器は、多相中間クロック信号として、所定の論理レベルの期間がオーバーラップしない多相クロック信号を生成する。より具体的には、中間クロック生成器は、基準クロック信号に同期してカウント動作をするカウンタと、基準クロック信号に同期してカウンタの出力をシフトするシフトレジスタとを有する。あるいは、中間クロック生成器は、基準クロック信号を分周する分周器と、基準クロック信号に同期して分周器の出力をシフトするシフトレジスタと、分周器の出力及びシフトレジスタを構成する各レジスタの出力のうち隣接する位相関係にある信号ペアのそれぞれについて論理積を演算する論理演算部とを有する。
【０００９】
また、具体的には、中間クロック生成器は、多相中間クロック信号として、所定の論理レベルの期間がオーバーラップする多相クロック信号を生成するものであり、第２の位相セレクタは、第１の位相セレクタによって選択された中間クロック信号が所定の論理レベルで安定している期間にラッチ回路によってラッチされるようにクロック信号を選択する。より具体的には、中間クロック生成器は、基準クロック信号に同期してカウント動作をするカウンタと、多相クロック信号のうち基準クロック信号とは異なるいずれか一つを第２の基準クロック信号として、基準クロック信号及び第２の基準クロック信号に交互に同期してカウンタの出力をシフトするシフトレジスタとを有する。あるいは、中間クロック生成器は、基準クロック信号に同期してカウント動作をするカウンタと、多相クロック信号のうち基準クロック信号とは異なるいずれか一つを第２の基準クロック信号として、基準クロック信号及び第２の基準クロック信号に交互に同期して分周器の出力をシフトするシフトレジスタとを有する。基準クロック信号と第２の基準クロック信号とは、位相が半周期相当ずれるようにする。
【発明の効果】
【００１０】
本発明によると、比較的小さな回路規模で、入力された多相クロック信号から所望の位相のクロック信号を生成することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
【００１２】
（第１の実施形態）
図１は、第１の実施形態に係るクロック信号生成装置（以下、単に「装置」と称することがある。）の構成を示す。本実施形態に係る装置１０において、中間クロック生成器１１は、装置１０に入力された多相（本実施形態では１４位相）クロック信号ＣＫ＊のうちの一つであるクロック信号ＣＫ０の４周期を１周期とし、かつ、最小位相差が多相クロック信号ＣＫ＊の最小位相差よりも大きい多相（本実施形態では４位相）中間クロック信号Ｄ＊（Ｄ０〜Ｄ３）を生成する。具体的には、中間クロック生成器１１において、カウンタ１１１は、クロック信号ＣＫ０に同期してカウント動作をする。カウンタ１１１は、４進カウンタで構成可能である。シフトレジスタ１１２は、クロック信号ＣＫ０に同期してカウンタ１１１の出力をシフトする。中間クロック信号Ｄ０〜Ｄ３は、それぞれ、カウンタ１１１の出力及びシフトレジスタ１１２を構成する各レジスタの出力である。すなわち、中間クロック生成器１１は、Ｈ論理レベルの期間がオーバーラップしない多相中間クロック信号Ｄ＊を生成する。
【００１３】
図２は、多相クロック信号ＣＫ＊と多相中間クロック信号Ｄ＊との関係を示す。なお、図２において、多相クロック信号ＣＫ＊の各位相であるクロック信号ＣＫ０〜ＣＫ１３の立ち上がりタイミングを数字と破線で示している。
【００１４】
図１に戻り、位相セレクタ１２は、多相中間クロック信号Ｄ＊のいずれか一つを選択する。位相セレクタ１３は、多相クロック信号ＣＫ＊のいずれか一つを選択する。ラッチ回路１４は、位相セレクタ１２によって選択された中間クロック信号を、位相セレクタ１３によって選択されたクロック信号でラッチする。ラッチ回路１４から出力されるクロック信号ＣＫが装置１０の出力となる。すなわち、装置１０によって生成されるクロック信号ＣＫの周波数は元（多相クロック信号ＣＫ＊）の１／４になるが、選択可能な位相は４倍に増える。例えば、多相クロック信号ＣＫ＊の周波数を１６０ＭＨｚとすると、装置１０によって５６位相精度の４０ＭＨｚクロック信号ＣＫを生成することができる。
【００１５】
以上、本実施形態によると、５６位相精度の出力を達成するのに、わずか４位相の中間クロック信号を生成すれば済み、また、位相セレクタは４入力のもの及び１４入力のものの二つでよい。すなわち、比較的小さな回路規模で高精度の位相情報を生成することができる。
【００１６】
（第２の実施形態）
図３は、第２の実施形態に係るクロック信号生成装置の構成を示す。本実施形態に係る装置１０は、第１の実施形態とは異なる構成の中間クロック生成器１１を備えている。以下、第１の実施形態と異なる点についてのみ説明する。
【００１７】
中間クロック生成器１１において、分周器１１３は、クロック信号ＣＫ０を分周する。分周器１１３は、４分周器で構成可能である。シフトレジスタ１１２は、クロック信号ＣＫ０に同期して分周器１１３の出力をシフトする。論理演算部１１４は、分周器１１３の出力及びシフトレジスタ１１２を構成する各レジスタの出力である信号Ｗ０〜Ｗ３のうち隣接する位相関係にある信号ペアのそれぞれについて論理積を演算する。中間クロック信号Ｄ０〜Ｄ３は、論理演算部１１４を構成するＡＮＤゲートのそれぞれの出力である。すなわち、中間クロック生成器１１は、Ｈ論理レベルの期間がオーバーラップするような多相中間クロック信号Ｄ＊を生成する。
【００１８】
図４は、多相クロック信号ＣＫ＊と多相中間クロック信号Ｄ＊との関係を示す。なお、図４において、多相クロック信号ＣＫ＊の各位相であるクロック信号ＣＫ０〜ＣＫ１３の立ち上がりタイミングを数字と破線で示している。
【００１９】
以上、本実施形態によると、候補となる位相情報をすべて生成するということがないため、全位相情報を生成するための回路、及び生成された全位相情報からいずれか一つを選択するための位相セレクタは不要である。したがって、比較的小さな回路規模で高精度の位相情報を生成することができる。
【００２０】
（第３の実施形態）
第１及び第２の実施形態に係るクロック信号生成装置１０では、中間クロック信号Ｄ＊の論理レベルが遷移するタイミングがクロック信号ＣＫ０の立ち上がりタイミングと重なっている。したがって、多相クロック信号ＣＫ＊が位相セレクタ１３に到達するまでに多相中間クロック信号Ｄ＊が位相セレクタ１２に到達しなければ時系列的矛盾が生じてしまう。また、多相中間クロック信号Ｄ＊と多相クロック信号ＣＫ＊との位相差が非常に小さい、すなわち、位相セレクタ１２によって選択された中間クロック信号のセットアップマージンが乏しい。そこで、中間クロック信号のセットアップマージンを確保することを考える。図５は、第３の実施形態に係るクロック信号生成装置の構成を示す。本実施形態に係る装置１０は、第１及び第２の実施形態とは異なる構成の中間クロック生成器１１を備えている。以下、第１及び第２の実施形態と異なる点についてのみ説明する。
【００２１】
中間クロック生成器１１は、装置１０に入力された多相クロック信号ＣＫ＊のうちの一つであるクロック信号ＣＫ１０の４周期を１周期とする多相（本実施形態では８位相）中間クロック信号Ｄ＊（Ｄ０〜Ｄ７）を生成する。具体的には、中間クロック生成器１１において、カウンタ１１１は、クロック信号ＣＫ１０に同期してカウント動作をする。シフトレジスタ１１２は、クロック信号ＣＫ１０及びそれから半周期だけ位相がずれたクロック信号ＣＫ３に交互に同期してカウンタ１１１の出力をシフトする。中間クロック信号Ｄ０〜Ｄ７は、それぞれ、カウンタ１１１の出力及びシフトレジスタ１１２を構成する各レジスタの出力である。すなわち、中間クロック生成器１１は、Ｈ論理レベルの期間がオーバーラップする多相中間クロック信号Ｄ＊を生成する。
【００２２】
図６は、多相クロック信号ＣＫ＊と多相中間クロック信号Ｄ＊との関係を示す。なお、図６において、多相クロック信号ＣＫ＊の各位相であるクロック信号ＣＫ０〜ＣＫ１３の立ち上がりタイミングを数字と破線で示している。
【００２３】
図５に戻り、位相セレクタ１３は、位相セレクタ１２によって選択された中間クロック信号がＨ論理レベルで安定している期間にラッチ回路１４でラッチされるようにクロック信号を選択する。具体的には、位相セレクタ１３は、位相セレクタ１２によって中間クロック信号Ｄ０，Ｄ２，Ｄ４，Ｄ６のいずれかが選択される場合にはクロック信号ＣＫ０〜ＣＫ６のいずれか一つを選択し、位相セレクタ１２によって中間クロック信号Ｄ１，Ｄ３，Ｄ５，Ｄ７のいずれかが選択される場合にはクロック信号ＣＫ７〜ＣＫ１３のいずれか一つを選択する。
【００２４】
以上、本実施形態によると、中間クロック信号のセットアップマージンが確保される。これにより、中間クロック信号を正確にラッチすることができる。
【００２５】
（第４の実施形態）
アプリケーションによってはデューティー比５０％のクロック信号が必要である。しかし、第１から第３の実施形態に係るクロック信号生成装置１０によって生成されるクロック信号ＣＫのデューティー比は５０％ではない。そこで、デューティー比５０％のクロック信号を生成することを考える。図７は、第４の実施形態に係るクロック信号生成装置の構成を示す。本実施形態に係る装置１０は、第１から第３の実施形態とは異なる構成の中間クロック生成器１１を備えている。以下、第１から第３の実施形態と異なる点についてのみ説明する。
【００２６】
中間クロック生成器１１において、分周器１１３は、クロック信号ＣＫ６を分周する。シフトレジスタ１１２は、クロック信号ＣＫ６及びそれから半周期だけ位相がずれたクロック信号ＣＫ１３に交互に同期して分周器１１３の出力をシフトする。中間クロック信号Ｄ０〜Ｄ７は、それぞれ、分周器１１３の出力及びシフトレジスタ１１２を構成する各レジスタの出力である。すなわち、中間クロック生成器１１は、Ｈ論理レベルの期間がオーバーラップする多相中間クロック信号Ｄ＊を生成する。
【００２７】
図８は、多相クロック信号ＣＫ＊と多相中間クロック信号Ｄ＊との関係を示す。なお、図８において、多相クロック信号ＣＫ＊の各位相であるクロック信号ＣＫ０〜ＣＫ１３の立ち上がりタイミングを数字と破線で示している。
【００２８】
図７に戻り、位相セレクタ１３は、位相セレクタ１２によって中間クロック信号Ｄ０，Ｄ２，Ｄ４，Ｄ６のいずれかが選択される場合にはクロック信号ＣＫ０〜ＣＫ６のいずれか一つを選択し、位相セレクタ１２によって中間クロック信号Ｄ１，Ｄ３，Ｄ５，Ｄ７のいずれかが選択される場合にはクロック信号ＣＫ７〜ＣＫ１３のいずれか一つを選択する。このように、多相クロック信号ＣＫ＊の分周信号を多相中間クロック信号Ｄ＊として用いると、位相セレクタ１２によって選択された中間クロック信号がＨ論理レベルとなっている期間及びＬ論理レベルとなっている期間に、位相セレクタ１３によって選択されたクロック信号の立ち上がりがそれぞれ２回発生する。したがって、中間クロック信号のセットアップマージンを確保しつつ、ラッチ回路１４から出力されるクロック信号ＣＫのデューティー比を５０％にすることができる。
【００２９】
ここで注意すべきは、中間クロック信号がＨ論理レベルとなっている期間に発生するクロック信号の２回目の立ち上がりタイミングである。例えば、図８に示したタイミングチャートでは、中間クロック信号Ｄ０の立ち下がりタイミングとクロック信号ＣＫ６の立ち上がりタイミングとが重なっている。もし、クロック信号ＣＫ６の立ち上がりよりも中間クロック信号Ｄ０の立ち下がりの方が早ければ、誤ってＬ論理レベルがラッチされてしまう。これは、典型的なホールドマージン不足に起因する問題である。
【００３０】
そこで、ホールドマージンを確保すべくゼロホールドマージンの考え方を採用する。具体的には、多相クロック信号ＣＫ＊が位相セレクタ１３に到達するまでの遅延が、中間クロック生成器１１から出力された多相中間クロック信号Ｄ＊が位相セレクタ１２に到達するまでの遅延よりも少なくなるように信号伝達線の回路構成をした上で、クロック信号ＣＫ６の立ち上がりで論理レベルが遷移する中間クロック信号Ｄ０，Ｄ２，Ｄ４，Ｄ６のいずれか一つが位相セレクタ１２によって選択される場合には、位相セレクタ１３はクロック信号ＣＫ０〜ＣＫ６のいずれか一つを選択するようにする。また、具体的には、クロック信号ＣＫ１３の立ち上がりで論理レベルが遷移する中間クロック信号Ｄ１，Ｄ３，Ｄ５，Ｄ７のいずれか一つが位相セレクタ１２によって選択される場合には、位相セレクタ１３はクロック信号ＣＫ７〜ＣＫ１３のいずれか一つを選択するようにする。
【００３１】
以上、本実施形態によると、デューティー比が５０％のクロック信号を生成することができる。また、中間クロック信号のセットアップマージン及びホールドマージンが確保されるため、中間クロック信号をより正確にラッチすることができる。なお、ゼロホールドマージンの考え方に基づかなくとも、多相クロック信号ＣＫ＊と中間クロック信号Ｄ＊との位相関係を適宜調整して、多相クロック信号ＣＫ＊の１位相分以上のホールドマージンを確保するような回路構成にしてもよい。
【００３２】
なお、第３及び第４の実施形態のように、Ｈ論理レベルの期間がオーバーラップする多相中間クロック信号Ｄ＊を生成する場合、中間クロック信号どうしの位相のずれは、必ずしも半周期である必要はない。すなわち、多相クロック信号ＣＫ＊を二つ以上のグループに分けたときの各グループに属するクロック信号に対して１４位相分の長さを持つ窓（中間クロック信号）を掛け、その窓の中央付近で中間クロック信号がラッチできればよい。
【００３３】
また、本発明に係るクロック信号生成装置に入力される多相クロック信号ＣＫ＊の位相数は１４に限られない。また、中間多相クロック信号Ｄ＊の位相数は４又は８に限られない。
【００３４】
さらに、第１から第４の実施形態に係るクロック信号生成装置１０は、中間クロック生成器１１、位相セレクタ１２及び１３、及びラッチ回路１４を一つのチップに集積することで半導体集積回路として構成することができる。あるいは、クロック信号生成装置１０は、Ｖｅｒｉｌｏｇ（登録商標）  ＨＤＬなどで論理記述をしてＦＰＧＡ（Field Programmable Gate Array）などで実行することができる。
【００３５】
（電子機器の実施形態）
図９は、本発明に係る電子機器の一実施形態として胃カメラ用ＣＣＤ撮像システムの構成を示す。本システムにおいて、二つのクロック信号生成装置１０のそれぞれは、多相クロック信号発生器２０によって生成された多相クロック信号を受けて所望の位相のクロック信号を出力する。これらクロック信号生成装置１０は、いずれも本発明に係るものであり、具体的には、第１から第４の実施形態のように構成することができる。一方のクロック信号生成装置１０から出力されたクロック信号は伝送路３０（被験者が呑み込むケーブル）を経由して撮像部４０に供給される。そして、撮像部４０によって撮られた映像信号は伝送路３０を経由して映像受信部５０に供給される。映像受信部５０には、他方のクロック信号生成装置１０から出力されたクロック信号が供給される。
【００３６】
一般に、胃カメラ用ＣＣＤ撮像システムでは伝送路３０の長さはさまざまである。したがって、映像受信部５０に供給すべきクロック信号の最適同期位相を見積もることは困難である。このため、クロック信号生成装置１０から出力されるクロック信号の位相のキャリブレーションによって最適同期位相を調整する。
【００３７】
上記のような特定用途向けのＬＳＩの分野でも高性能化・高機能化のための集積度が向上しつつあり、回路規模の縮小は必須の課題である。この点において、本発明に係るクロック信号生成装置は従来のものよりも小さな回路規模で構成可能であるため有利である。
【産業上の利用可能性】
【００３８】
本発明に係るクロック信号生成装置は、比較的小さな回路規模で、入力された多相クロック信号から所望の位相のクロック信号を生成することができるため、胃カメラ用ＣＣＤ撮像システムや、多数の機能ブロックを備えた大規模ＳｏＣなどに有用である。
【図面の簡単な説明】
【００３９】
【図１】第１の実施形態に係るクロック信号生成装置の構成図である。
【図２】第１の実施形態に係る多相クロック信号と多相中間クロック信号との関係を示したタイミングチャートである。
【図３】第２の実施形態に係るクロック信号生成装置の構成図である。
【図４】第２の実施形態に係る多相クロック信号と多相中間クロック信号との関係を示したタイミングチャートである。
【図５】第３の実施形態に係るクロック信号生成装置の構成図である。
【図６】第３の実施形態に係る多相クロック信号と多相中間クロック信号との関係を示したタイミングチャートである。
【図７】第４の実施形態に係るクロック信号生成装置の構成図である。
【図８】第４の実施形態に係る多相クロック信号と多相中間クロック信号との関係を示したタイミングチャートである。
【図９】本発明に係る電子機器の一実施形態の構成図である。
【符号の説明】
【００４０】
１０    クロック信号生成装置
１１    中間クロック生成器
１２    位相セレクタ（第１の位相セレクタ）
１３    位相セレクタ（第２の位相セレクタ）
１４    ラッチ回路
１１１  カウンタ
１１２  シフトレジスタ
１１３  分周器
１１４  論理演算部