【手続補正書】
【提出日】平成22年8月10日(2010.8.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
互いに異なるメモリバンクと連結し、プリデコード信号をデコードして自身が連結したメモリバンクにカラム選択信号を出力する複数のメーンデコード手段と、
前記複数のメーンデコード手段の全てのメーンデコーダに比べて少ない数が具備され、カラムアドレス及びバンク情報信号をデコードした前記プリデコード信号を、前記複数のメーンデコード手段から選択的に使用できるように出力する少なくとも一つのプリデコーダとを備えることを特徴とする、カラムデコーダ。
【請求項２】
前記複数のメーンデコード手段は、
第１のメモリバンクと連結した複数のメーンデコーダを備える第１のメーンデコード手段と、
第２のメモリバンクと連結した複数のメーンデコーダを備える第２のメーンデコード手段とを備えることを特徴とする、請求項１に記載のカラムデコーダ。
【請求項３】
前記第１のメーンデコード手段の複数のメーンデコーダは、前記第１のメモリバンクの複数のセグメントと１対１に連結することを特徴とする、請求項２に記載のカラムデコーダ。
【請求項４】
前記第２のメーンデコード手段の複数のメーンデコーダは、前記第２のメモリバンクの複数のセグメントと１対１に連結することを特徴とする、請求項２又は３に記載のカラムデコーダ。
【請求項５】
互いに異なる２つのメモリバンク間に具備され、
バンク情報信号及びカラムアドレスをデコードして、前記互いに異なる２つのメモリバンクの前記バンク情報信号に対応するメモリバンクに、プリデコード信号を出力する少なくとも一つのプリデコーダと、
前記プリデコード信号を共通にデコードして、カラム選択信号を出力する複数のメーンデコーダとを備えることを特徴とする、カラムデコーダ。
【請求項６】
前記複数のメーンデコーダは、第１のグループ及び第２のグループに分けられ、前記第１のグループ及び第２のグループは、前記互いに異なる２つのメモリバンクの各々に連結することを特徴とする、請求項５に記載のカラムデコーダ。
【請求項７】
前記第１のグループに属する複数のメーンデコーダは、前記互いに異なる２つのメモリバンクの一つの複数のセグメントと１対１に連結することを特徴とする、請求項６に記載のカラムデコーダ。
【請求項８】
前記第２のグループに属する複数のメーンデコーダは、前記互いに異なる２つのメモリバンクの他の一つの複数のセグメントと１対１に連結することを特徴とする、請求項７に記載のカラムデコーダ。
【請求項９】
前記プリデコーダは、
前記バンク情報信号及び前記カラムアドレスの一部ビットをデコードして、バンク区分プリデコード信号を出力する第１のプリデコード部と、
前記一部ビットを除いた残りのカラムアドレスをデコードして、バンク共通プリデコード信号を出力する第２のプリデコード部とを備えることを特徴とする、請求項１，４，５又は８のいずれかに記載のカラムデコーダ。
【請求項１０】
前記第１のプリデコード部は、前記カラムアドレス値の全ての場合の数と、前記バンク情報信号とを組合わせて、前記バンク区分プリデコード信号を出力する複数のロジック回路を備えることを特徴とする請求項９に記載のカラムデコーダ。
【請求項１１】
前記複数のロジック回路は、
前記カラムアドレス値の全ての場合の数の一つの論理積を求める第１の論理積ロジックと、
前記論理積ロジック及び前記バンク情報信号の各ビットの論理積を求める複数の第２の論理積ロジックとを備えることを特徴とする。請求項１０に記載のカラムデコーダ。
【請求項１２】
前記第２のプリデコード部は、前記一部ビットを除いた残りのカラムアドレス値の全ての場合の数の論理積を求める複数のロジック回路を備えることを特徴とする、請求項９に記載のカラムデコーダ。
【請求項１３】
前記バンク情報信号は、リード又はライト命令及びバンクアドレスを用いて生成されることを特徴とする、請求項１又は請求項５に記載のカラムデコーダ。
【請求項１４】
前記バンク情報信号は、メモリバンクの数だけのビットからなることを特徴とする、請求項１又は請求項５に記載のカラムデコーダ。
【請求項１５】
リード又はライト命令及びバンクアドレスを用いて、前記バンク情報信号を生成する信号生成部をさらに備えることを特徴とする、請求項９に記載のカラムデコーダ。
【請求項１６】
前記信号生成部は、前記リード又はライト命令の何れか一つ及び前記バンクアドレスと、前記リード又はライト命令の何れか一つ及び反転されたバンクアドレスとの各々の論理積を求める複数のロジック回路を備えることを特徴とする、請求項１５に記載のカラムデコーダ。
【請求項１７】
第１のメモリバンクと、
第２のメモリバンクと、
少なくとも一つのプリデコーダ及び前記プリデコーダを共有する複数のメーンデコーダを備え、バンク情報信号及びカラムアドレスをデコードした結果により、前記第１のメモリバンク及び前記第２のメモリバンクのカラム経路を選択的に活性化するバンク共有型カラムデコーダとを備えることを特徴とする、半導体メモリ装置。
【請求項１８】
前記カラムデコーダは、
プリデコード信号を共通にデコードして生成したカラム選択信号を、前記第１のメモリバンク又は第２のメモリバンクに出力する複数のメーンデコーダと、
前記バンク情報信号及び前記カラムアドレスをデコードして、前記バンク情報信号に対応する前記プリデコード信号を出力するプリデコーダとを備えることを特徴とする、請求項１７に記載の半導体メモリ装置。
【請求項１９】
前記複数のメーンデコーダは、第１のメモリバンク及び第２のメモリバンクに具備された複数のセグメントと１対１に連結することを特徴とする、請求項１８に記載の半導体メモリ装置。
【請求項２０】
前記プリデコーダは、
前記バンク情報信号及び前記カラムアドレスの一部ビットをデコードして、バンク区分プリデコード信号を出力する第１のプリデコード部と、
前記一部ビットを除いた残りのカラムアドレスをデコードして、バンク共通プリデコード信号を出力する第２のプリデコード部とを備えることを特徴とする、請求項１８又は１９に記載の半導体メモリ装置。
【請求項２１】
前記第１のプリデコード部は、前記カラムアドレス値の全ての場合の数と前記バンク情報信号とを組合わせて、前記バンク区分プリデコード信号を出力する複数のロジック回路を備えることを特徴とする、請求項２０に記載の半導体メモリ装置。
【請求項２２】
前記複数のロジック回路は、
前記カラムアドレス値の全ての場合の数の一つの論理積を求める第１の論理積ロジックと、
前記論理積ロジック及び前記バンク情報信号の各ビットの論理積を求める複数の第２の論理積ロジックとを備えることを特徴とする、請求項２１に記載の半導体メモリ装置。
【請求項２３】
前記第２のプリデコード部は、前記一部ビットを除いた残りのカラムアドレス値の全ての場合の数の論理積を求める複数のロジック回路を備えることを特徴とする、請求項２０に記載の半導体メモリ装置。
【請求項２４】
前記バンク情報信号は、リード又はライト命令及びバンクアドレスを用いて生成されることを特徴とする、請求項１７に記載の半導体メモリ装置。
【請求項２５】
前記バンク情報信号は、メモリバンクの数だけのビットからなることを特徴とする、請求項１７に記載の半導体メモリ装置。
【請求項２６】
リード又はライト命令及びバンクアドレスを用いて、前記バンク情報信号を生成する信号生成部をさらに備えることを特徴とする、請求項２０に記載の半導体メモリ装置。
【請求項２７】
前記信号生成部は、前記リード又はライト命令の何れか一つ及び前記バンクアドレスと、前記リード又はライトコマンドの何れか一つ及び反転されたバンクアドレスとの各々の論理積を求める複数のロジック回路を備えることを特徴とする、請求項２６に記載の半導体メモリ装置。