(57)【要約】【課題】本発明は、作製工程中の静電破壊を防止した半導体装置を提供することを課題とする。より詳しくは、画素電極まで作製した状態における静電破壊を防止した半導体装置を提供することを課題とする。【解決手段】本発明は、発光素子及び駆動用トランジスタ、並びに前記発光素子と前記駆動用トランジスタの間に配置された保護手段を有し、前記保護手段は抵抗素子、容量素子及び整流素子から選択された１個又は複数個を有する半導体装置を提供する。より詳しくは、発光素子の画素電極と、駆動用トランジスタのソース電極又はドレイン電極との間に、前記保護手段が配置された半導体装置を提供する。なお前記整流素子とは、整流作用を有する素子であり、例えばドレイン電極とゲート電極が接続されたトランジスタやダイオードなどに相当する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
発光素子及び第１のトランジスタ、並びに前記発光素子と前記第１のトランジスタの間に配置された保護手段を有する画素が複数設けられた半導体装置であって、
低電位電圧と同電位である第１の電源と、高電位電圧と同電位である第２の電源との間に、前記発光素子及び前記保護手段並びに前記第１のトランジスタ及び第２のトランジスタが直列に接続され、
前記保護手段は、抵抗素子、容量素子及び整流素子から選択された１個又は複数個であることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記整流素子は、ゲート電極とドレイン電極が接続されたトランジスタ、又はダイオードであることを特徴とする半導体装置。
【請求項３】
発光素子及び第１のトランジスタ、並びに前記発光素子の画素電極と前記第１のトランジスタのソース電極又はドレイン電極との間に配置された保護手段を有する画素が複数設けられた半導体装置であって、
低電位電圧と同電位である第１の電源と、高電位電圧と同電位である第２の電源との間に、前記発光素子及び前記保護手段並びに前記第１のトランジスタ及び第２のトランジスタが直列に接続され、
前記保護手段は、前記画素電極に直列に接続された抵抗素子であることを特徴とする半導体装置。
【請求項４】
発光素子及び第１のトランジスタ、並びに前記発光素子の画素電極と前記第１のトランジスタのソース電極又はドレイン電極との間に配置された保護手段を有する画素が複数設けられた半導体装置であって、
低電位電圧と同電位である第１の電源と、高電位電圧と同電位である第２の電源との間に、前記発光素子及び前記保護手段並びに前記第１のトランジスタ及び第２のトランジスタが直列に接続され、
前記保護手段は、前記画素電極に帯電した電荷を充電又は放電する容量素子であることを特徴とする半導体装置。
【請求項５】
発光素子及び第１のトランジスタ、並びに前記発光素子の画素電極と前記第１のトランジスタのソース電極又はドレイン電極との間に配置された保護手段を有する画素が複数設けられた半導体装置であって、
低電位電圧と同電位である第１の電源と、高電位電圧と同電位である第２の電源との間に、前記発光素子及び前記保護手段並びに前記第１のトランジスタ及び第２のトランジスタが直列に接続され、
前記保護手段は、ゲート電極とドレイン電極が接続され、且つソース電極が前記第１の電源に接続された第３のトランジスタであることを特徴とする半導体装置。
【請求項６】
発光素子及び第１のトランジスタ、並びに前記発光素子の画素電極と前記第１のトランジスタのソース電極又はドレイン電極との間に配置された保護手段を有する画素が複数設けられた半導体装置であって、
低電位電圧と同電位である第１の電源と、高電位電圧と同電位である第２の電源との間に、前記発光素子及び前記保護手段並びに前記第１のトランジスタ及び第２のトランジスタが直列に接続され、
前記保護手段は、一方の電極が前記画素電極に接続され、他方の電極が第３の電源に接続されたダイオードであることを特徴とする半導体装置。
【請求項７】
請求項５において、
前記第３のトランジスタは、前記画素電極に帯電した電荷を前記第１の電源に放電して、前記画素電極の電位を前記第１の電源の電位もしくはそれに準ずる電位に設定することを特徴とする半導体装置。
【請求項８】
請求項６において、
前記ダイオードは、前記画素電極に帯電した電荷を前記第３の電源に放電して、前記画素電極の電位を前記電源線の電位もしくはそれに準ずる電位に設定することを特徴とする半導体装置。
【請求項９】
請求項１乃至請求項８のいずれか一項において、
前記第１のトランジスタのチャネル長Ｌ１、チャネル幅Ｗ１、前記第２のトランジスタのチャネル長Ｌ２、チャネル幅Ｗ２は、Ｌ１／Ｗ１：Ｌ２／Ｗ２は、５乃至６０００：１を満たすことを特徴とする半導体装置。
【請求項１０】
請求項１乃至請求項８のいずれか一項において、
前記第１のトランジスタは、前記発光素子に流れる電流値を決定することを特徴とする半導体装置。
【請求項１１】
請求項１乃至請求項８のいずれか一項において、
前記第２のトランジスタは、ビデオ信号によって、前記発光素子の発光又は非発光を制御することを特徴とする半導体装置。
【請求項１２】
請求項１乃至請求項８のいずれか一項において、
前記第１及び前記第２のトランジスタは、同じ導電型を有することを特徴とする半導体装置。
【請求項１３】
請求項１乃至請求項８のいずれか一項において、
前記第１のトランジスタはディプリーション型であることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、トランジスタなどの半導体素子を用いた半導体装置に関し、より詳しくは、静電破壊による影響を抑制するために保護手段を設けた半導体装置に関する。
【０００２】
【従来の技術】
導体、半導体、絶縁体のいずれの物体及び空気には摩擦や接触等により発生した静電気が帯電する。前記物体が強く帯電すると、静電気放電が生じ、この現象が入力端子などの解放されたノードに対して生じると、基板上に作製された微細な半導体素子は劣化或いは破壊されてしまう。これを静電破壊とよぶ。このような静電破壊を防止するため、基板上に形成された回路（以下内部回路と表記）は、保護回路及びＦＰＣを介して外付けのＩＣ（以下外部回路と表記）と接続される。保護回路は外部回路から内部回路に供給する電圧・電流などを検出し、異常時には内部回路の破損を防止するために、電圧や電流値を制御する。
【０００３】
ところで、近年、発光素子を有する半導体装置の開発が活発に進められている。前記半導体装置は、既存の液晶表示装置がもつ利点の他、応答速度が速く動画表示に優れ、なおかつ視野角が広いなどの特徴を有する。この半導体装置は、発光素子とトランジスタを具備した画素を複数有しており、画素において、発光素子と直列に接続されたトランジスタは、発光素子の発光又は非発光を制御する役目を担う。
【０００４】
また、発光素子を駆動するトランジスタには、その高い電界効果移動度から結晶質半導体（ポリシリコン）を用いることが好適である。しかしながら、ポリシリコンを用いたトランジスタは、結晶粒界に形成される欠陥に起因してその特性にバラツキが生じやすい。従って、トランジスタのドレイン電流にバラツキが生じていた場合、入力された信号電圧が同じであっても、そのドレイン電流が画素毎に異なってしまい、結果的に輝度ムラが生じてしまう。このような輝度ムラを改善するため、ゲート・ソース間電圧ＶＧＳに応じたドレイン電流を流すために、駆動用トランジスタを飽和領域で動作させるものがある（例えば特許文献１参照）。
【０００５】
【特許文献１】特開２００２−１０８２８５号公報
【０００６】
【発明が解決しようとする課題】
発光素子を有する半導体装置を作製する場合、まず基板上にトランジスタを作製し、その後発光素子を作製する。より詳しくは、まず基板上にトランジスタを作製し、次いでトランジスタのソース領域及びドレイン領域と電気的に接続するように、配線を作製する。続いて、前記配線と電気的に接続するように発光素子の画素電極を作製する。この工程まで経た状態は、画素電極が露出した状態であるため、該画素電極には静電気が帯電されやすい。特にドライエッチングや電子ビーム蒸着などの荷電粒子が伴う作製工程では、画素電極がアンテナとなって静電破壊が誘発されやすい。画素電極に帯電した電荷の急激な放電は、前記画素電極に接続された半導体素子の劣化或いは破壊につながる。また、画素電極まで作製した基板を搬送する際には、基板上の画素電極が剥き出しの状態であるため、仮に基板搬送中に静電気が発生した場合、画素電極を介して静電破壊を引き起こす可能性が有る。
【０００７】
上記の実情を鑑み、本発明は、発光素子を有する半導体装置において、作製工程中の静電破壊を防止した半導体装置を提供することを課題とする。より詳しくは、画素電極まで作製した状態における静電破壊を防止した半導体装置を提供することを課題とする。
【０００８】
また、駆動用トランジスタの飽和領域におけるドレイン電流ＩＤＳは、ＩＤＳ＝β（ＶＧＳ−ＶＴＨ）２／２の式で与えられる。この式から、ドレイン電流ＩＤＳは、ゲート・ソース間電圧ＶＧＳの僅かな変化に対して大きく影響を受けることが分かる。つまり、発光素子が発光している期間には、駆動用トランジスタのゲート・ソース間電圧ＶＧＳが変化しないようにする必要がある。従って、駆動用トランジスタのゲート・ソース間に設けられた容量素子の容量値を大きくするか、又はスイッチング用トランジスタのオフ電流を低く抑制することが必要となる。しかしながら、容量値を大きくすることと、オフ電流を低くすることの両方の要求を満たすことは、作製工程において困難である。
【０００９】
上記の実情を鑑み、本発明は、駆動用トランジスタのゲート・ソース間に設けられた容量素子の容量値を大きくしたり、スイッチング用トランジスタのオフ電流を低く抑制したりする必要がなく、なおかつ駆動用トランジスタの特性バラツキに起因した発光素子の輝度ムラを改善した半導体装置を提供することを課題とする。
【００１０】
【課題を解決するための手段】
上述した従来技術の課題を解決するために、本発明においては以下の手段を講じる。
【００１１】
本発明は、発光素子及び駆動用トランジスタ、並びに前記発光素子と前記駆動用トランジスタの間に配置された保護手段（保護回路）を有し、前記保護手段は抵抗素子、容量素子及び整流素子から選択された１個又は複数個を有する半導体装置を提供する。より詳しくは、発光素子の画素電極と、駆動用トランジスタのソース電極又はドレイン電極との間に、前記保護手段が配置された半導体装置を提供する。なお前記駆動用トランジスタとは、発光素子に流れる電流量を制御する役目を担うトランジスタであり、仮に保護手段が配置されない場合に、そのソース電極又はドレイン電極が発光素子の画素電極と直接接続するトランジスタに相当する。また前記整流素子とは、整流作用を有する素子であり、例えばドレイン電極とゲート電極が接続されたトランジスタやダイオードなどに相当する。
【００１２】
保護手段として抵抗素子を用いる場合、該抵抗素子を画素電極とトランジスタのソース電極又はドレイン電極の間に配置して、該画素電極に帯電した電荷が一度に且つ直接トランジスタに供給されないようにすることで、該トランジスタのソース電極又はドレイン電極の電位の急激な変動を緩和する。このときの抵抗素子は、数十ｋΩ〜数百ｋΩの抵抗値を有し、好ましくは２０〜５０ｋΩの抵抗値を有する。または、発光素子の抵抗値の１％以下の抵抗値を有する。
【００１３】
保護手段として容量素子を用いる場合、該容量素子は画素電極に帯電した電荷を充電又は放電し、該電荷を容量素子とトランジスタに分配することで、該トランジスタのソース電極又はドレイン電極の電位の急激な変動を緩和する。このときの容量素子は、数十〜数百ｆＦの容量値を有し、好ましくは１００〜２００ｆＦの容量値を有する。
【００１４】
保護手段として、ドレイン電極とゲート電極が接続され、ソース電極が電源線に接続されたトランジスタを用いる場合、前記画素電極に帯電した電荷を前記電源線に放電することで、前記画素電極の電位を前記電源線の電位と同電位もしくはそれに準ずる電位に設定する。このようにして、前記画素電極に帯電した電荷に起因したトランジスタのソース電極又はドレイン電極の電位の急激な変動を緩和する。
【００１５】
保護手段として、一方の電極が画素電極に接続され、他方の電極が電源線に接続されたダイオードを用いる場合、前記画素電極に帯電した電荷を前記電源線に放電することで、前記画素電極の電位を前記電源線の電位と同電位に設定する。このようにして、画素電極に帯電した電荷に起因したトランジスタのソース電極又はドレイン電極の電位の急激な変動を緩和する。
【００１６】
上記構成を有する本発明は、画素電極に帯電した電荷によるトランジスタのソース電極又はドレイン電極の電位の急激な変動を緩和し、静電破壊を防止する。また本発明は、作製工程中における静電破壊、特に画素電極まで作製した状態における静電破壊を防止する。
【００１７】
本発明は、駆動用トランジスタのゲート電極を一定の電位に保持した配線に接続することにより、このゲート電極の電位を固定にする。また、駆動用トランジスタを飽和領域で動作させることにより、常に電流を流せる状態にする。そして、駆動用トランジスタと直列に接続させ、線形領域で動作する電流制御用トランジスタを新たに配置し、この電流制御用トランジスタのゲート電極には、スイッチング用トランジスタを介して、画素の点灯又は非点灯の情報を伝えるビデオ信号を入力する。
【００１８】
線形領域で動作する電流制御用トランジスタのソース・ドレイン間電圧ＶＤＳの値は小さい。そのため、電流制御用トランジスタのゲート・ソース間電圧ＶＧＳの僅かな変動は、発光素子に流れる電流値には影響を及ぼさない。従って、発光素子に流れる電流値は、飽和領域で動作する駆動用トランジスタにより決定される。
【００１９】
上記構成を有する本発明は、駆動用トランジスタのゲート・ソース間に設けられた容量素子の容量値を大きくしたり、スイッチング用トランジスタのオフ電流を低く抑制したりする必要がなく、なおかつ駆動用トランジスタの特性バラツキに起因した発光素子の輝度ムラを改善して画質を高めた半導体装置を提供することができる。
【００２０】
【発明の実施の形態】
（実施の形態１）
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。
【００２１】
本発明の半導体装置の一画素における回路図について、図１を用いて説明する。図１（Ａ）に示す画素は、列方向に信号線２１及び電源線２２、２３、行方向に走査線２４が配置される。また、スイッチング用トランジスタ１１（以下トランジスタ１１と表記）、駆動用トランジスタ１３（以下トランジスタ１３と表記）、電流制御用トランジスタ１４（以下トランジスタ１４と表記）、保護手段１５及び発光素子１６を有する。発光素子１６の一方の電極は、対向電源２５に接続される。
【００２２】
図１（Ｂ）に示す画素は、トランジスタ１３のゲート電極が、行方向に配置された電源線２６に接続される点が異なっており、それ以外は図１（Ａ）に示す画素と同じ構成である。つまり、図１（Ａ）（Ｂ）に示す両画素は、同じ等価回路図を示す。しかしながら、行方向に電源線２３が配置される場合（図１（Ａ））には、電源線２３は走査線２１及び電源線２２と同じレイヤーの導電体で形成され、列方向に電源線２６が配置される場合（図１（Ｂ））には、電源線２６は走査線２４と同じレイヤーの導電体で形成される。本実施の形態では、電源線２３と電源線２６のみに注目し、これらを作製するレイヤーが異なることを表すために、図１（Ａ）（Ｂ）として分けて記載する。
【００２３】
図１（Ａ）（Ｂ）に示す画素の特徴として、トランジスタ１３と発光素子１６の間に保護手段１５が設けられる点が上げられる。保護手段１５は、抵抗素子、容量素子及び整流素子から選択された１個又は複数個に相当し、整流素子は、ドレイン電極とゲート電極が接続されたトランジスタ、又はダイオードに相当する。
【００２４】
保護手段１５として、抵抗素子３０を用いる場合（図１（Ｃ））、抵抗素子３０を画素電極とトランジスタ１３のソース電極又はドレイン電極の間に配置して、画素電極に帯電した電荷が一度に且つ直接トランジスタに供給されないようにすることで、トランジスタ１３のソース電極又はドレイン電極の電位の急激な変動を緩和する。このときの抵抗素子３０は、数十ｋΩ〜数百ｋΩの抵抗値を有し、好ましくは２０〜８０ｋΩの抵抗値を有する。又は、発光素子の抵抗値の１％以下の抵抗値を有する。抵抗素子３０を構成する材料としては、半導体や、ゲート電極や配線を構成する金属等を用いればよく、画素内における形状は特に限定されない。
【００２５】
保護手段１５として、容量素子３１を用いる場合（図１（Ｄ））、容量素子３１は画素電極に帯電した電荷を充電又は放電し、該電荷を容量素子とトランジスタ１３に分配することで、トランジスタ１３のソース電極又はドレイン電極の電位の急激な変動を緩和する。このときの容量素子３１は、数十〜数百ｆＦの容量値を有し、好ましくは１００〜２００ｆＦの容量値を有する。容量素子３１を構成する材料としては、半導体、ゲート電極や配線を構成する金属等を用いればよく、画素内における形状は特に限定されない。なお、図１（Ｄ）では、容量素子３１の一方の電極がトランジスタ１３のゲート電極に接続されているが、本発明はこれに限定されず、トランジスタ１４のゲート電極に接続されていてもよい。
【００２６】
保護手段１５として、ゲート電極とドレイン電極が接続され、ソース電極が配線に接続されたトランジスタ３２を用いる場合（図１（Ｅ）、（Ｆ））、画素電極に帯電した電荷を配線に放電することで、画素電極の電位を配線の電位と同電位もしくはそれに準ずる電位に設定する。前記配線とは、トランジスタ３２のソース電極が接続された配線に相当し、例えば、一定の電位に保たれた配線である電源線２２、２３、２５、２６のいずれかの配線に相当する。また、トランジスタ３２としてＮ型を示すが、本発明はこれに限定されず、Ｐ型を用いてもよい。さらに、図１（Ｅ）に示すように、トランジスタ３２のゲート電極及びドレイン電極が発光素子１６の一方の電極に接続されていてもよいし、図１（Ｆ）に示すように、トランジスタ３２のソース電極が発光素子１６の一方の電極に接続されていてもよい。このようにして、画素電極に帯電した電荷に起因した駆動用トランジスタ１３のソース電極又はドレイン電極の電位の急激な変動を緩和する。
【００２７】
保護手段１５として、一方の電極が画素電極に接続され、他方の電極が配線に接続されたダイオード３３を用いる場合（図１（Ｇ）、（Ｈ））、画素電極に帯電した電荷を電源線２５に放電することで、画素電極の電位を配線の電位と同電位に設定する。前記配線とは、ダイオード３３の一方の電極が接続された配線に相当し、例えば、一定の電位に保たれた配線である電源線２２、２３、２５、２６に相当する。また、図１（Ｇ）（Ｈ）に示すように、ダイオード３３の向きは特に限定されない。このようにして、画素電極に帯電した電荷に起因したトランジスタのソース電極又はドレイン電極の電位の急激な変動を緩和する。
【００２８】
保護手段１５として、抵抗素子３４及び容量素子３５を用いる場合（図１（Ｇ））、抵抗素子３４及び容量素子３５は画素電極に帯電した余分な電荷に起因した駆動用トランジスタ１３の電位の急激な変動を緩和する。このように、保護手段３５として、抵抗素子、容量素子及び整流素子から選択された１個のみを用いる場合だけでなく、複数個を用いてもよい。つまり、図１（Ｃ）〜（Ｉ）に示した保護回路の構成はどのように組み合わせてもよい。
【００２９】
また、上記以外の図１（Ａ）（Ｂ）に示す画素の特徴として、画素内にトランジスタ１３、１４が直列に接続されており、トランジスタ１３のチャネル長Ｌ１３、チャネル幅Ｗ１３、トランジスタ１４のチャネル長Ｌ１４、チャネル幅Ｗ１４は、Ｌ１３／Ｗ１３：Ｌ１４／Ｗ１４＝５〜６０００：１を満たすように設定される点が挙げられる。一例として、Ｌ１３が５００μｍ、Ｗ１３が３μｍ、Ｌ１４が３μｍ、Ｗ１４が１００μｍの場合がある。
【００３０】
なお、トランジスタ１３は、飽和領域で動作し発光素子１６に流れる電流値を制御する役目を有し、トランジスタ１４は線形領域で動作し発光素子１６に対する電流の供給を制御する役目を有する。両トランジスタは同じ導電型を有していると作製工程上好ましい。またトランジスタ１３には、エンハンスメント型だけでなく、ディプリーション型のトランジスタを用いてもよい。上記構成を有する本発明は、トランジスタ１４は線形領域で動作するために、トランジスタ１４のＶＧＳの僅かな変動は発光素子１６の電流値に影響を及ぼさない。つまり、発光素子１６の電流値は、飽和領域で動作するトランジスタ１３により決定される。
【００３１】
また、トランジスタ１１は、画素に対するビデオ信号の入力を制御するものであり、トランジスタ１１がオンして、画素内にビデオ信号が入力されると、容量素子にそのビデオ信号が保持される。なお図１（Ａ）（Ｂ）には、ビデオ信号を保持する容量としてゲート容量を用いているため、容量素子を設けていない構成を示すが、本発明はこれに限定されず、明示的に容量素子を設けてもよい。
【００３２】
発光素子１６は、２つの電極間に電界発光層が挟まれた構造を有し、順バイアス方向の電圧が印加されるように、画素電極と対向電極の間（陽極と陰極の間）に電位差が設けられる。電界発光層は有機材料や無機材料等の広汎に渡る材料により構成され、この電界発光層におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と、三重項励起状態から基底状態に戻る際の発光（リン光）とが含まれる。
【００３３】
上記のように保護手段を有する本発明は、画素電極に帯電した電荷によるトランジスタのソース電極又はドレイン電極の電位の急激な変動を緩和し、静電破壊を防止した半導体装置を提供することができる。また、飽和領域で動作する駆動用トランジスタと、線形領域で動作する電流制御用トランジスタが直列に配置された画素を有する本発明は、トランジスタの特性バラツキに起因した発光素子の輝度ムラを改善して画質を高めた半導体装置を提供することができる。
【００３４】
（実施の形態２）
本発明の半導体装置の一画素における回路図について、図２を用いて説明する。図２（Ａ）に示す画素は、列方向に信号線２１及び電源線２２、２３、行方向に走査線２４、２７が配置される。また、トランジスタ１１、トランジスタ１３、トランジスタ１４、消去用トランジスタ２８（以下トランジスタ２８と表記）、容量素子１２、保護手段１５及び発光素子１６を有する。発光素子１６の一方の電極は、対向電源２５に接続される。
【００３５】
図２（Ａ）に示す画素は、容量素子１２、トランジスタ２８及び走査線２７を追加している点以外は、図１（Ａ）に示す画素構成と同じであるため、ここでは詳しい説明を省略する。同様に、図２（Ｂ）に示す画素は、容量素子１２、トランジスタ２８及び走査線２７を追加している点以外は、図１（Ｂ）に示す画素構成と同じであるため、ここでは詳しい説明を省略する。
【００３６】
トランジスタ２８は、新たに配置される走査線２７によりオン又はオフが制御される。トランジスタ２８がオンになると、容量素子１２に保持された電荷が放電して、トランジスタ１４がオフする。つまり、トランジスタ２８の配置により、強制的に発光素子１６に電流が流れない状態を作ることができる。
【００３７】
上記構成により、全ての画素に対する信号の書き込みを待つことなく、書き込み期間の開始と同時又は直後に点灯期間を開始することができるため、デューティ比が向上する。
【００３８】
（実施の形態３）
発光素子は、２つの電極間に電界発光層が挟まれた構造を有し、パターン加工された第１の導電膜（第１の電極）上に電界発光層を形成し、該電界発光層上の全面を覆うように第２の導電膜（第２の電極）を形成する。この場合、電界発光層上に形成された第２の導電膜に熱処理を施すことにより低抵抗化を図ることが好適であるが、電界発光層は耐熱性が低く、高温の熱処理を行うことができない。従って、抵抗値の相違により、端部と中心部とで両電極間に印加される電圧値が異なり、そのために画質不良や消費電力の増加が生じる場合がある。ここでは、このような問題点を鑑み、電界発光層上の導電膜に、補助的な導電膜（配線）を接続することにより、該導電膜の低抵抗化を図る実施の形態について図面を用いて説明する。
【００３９】
パネルにおける配線の引き回しの方法、特に高電位電圧ＶＤＤと同電位である電源線（以下アノード線と表記）と、低電位電圧ＶＳＳと同電位である電源線（以下カソード線と表記）の引き回しの方法について、図１２を用いて説明する。なお、図１２では、画素部１０４において列方向に配置される配線のみを図示する。
【００４０】
図１２（Ａ）はパネルの上面図を示したものであり、基板１００上にマトリクス状に複数の画素１０５が配置された画素部１０４、該画素部１０４の周辺に信号線駆動回路１０１、走査線駆動回路１０２、１０３が配置される。これらの駆動回路の個数は特に限定されず、画素１０５の構成に応じて適宜変更される。
【００４１】
画素部１０４内において列方向に配置された信号線１１１は、信号線駆動回路１０１と接続する。同様に、列方向に配置された電源線１１２〜１１４は、アノード線１０７〜１０９のいずれかと接続する。また同様に、列方向に配置された補助配線１１０は、カソード線１０６と接続する。アノード線１０７〜１０９及びカソード線１０６は、画素部１０４とその周辺に配置された駆動回路の周りを囲むように引き回されて、ＦＰＣの端子と接続する。
【００４２】
アノード線１０７〜１０９は、ＲＧＢのいずれかの色に対応したものである。これは、各アノード線１０７〜１０９の電位を変えることで、各色間で生じる輝度バラツキの補正を目的としたものである。つまり、発光素子の電界発光層の電流密度が各色で異なるために、同じ電流値を流しても各色で輝度が異なってしまう問題を改善するものである。なお、ここでは、ＲＧＢで電界発光層を塗り分ける場合を想定しているが、カラー化の方法として、白色を発光する発光素子とカラーフィルタを用いる方法など、各色での電流密度の相違が問題とならない方法を採用した場合やモノクロ表示を行う場合には、アノード線を複数本設ける必要はない。
【００４３】
図１２（Ｂ）はマスクレイアウト図を簡単に示したものであり、信号線駆動回路１０１の周囲にアノード線１０７〜１０９、カソード線１０６が配置され、アノード線１０７〜１０９は、画素部１０５内において列方向に配置された電源線１１２〜１１４と接続する。図示するように、カソード線１０６と補助配線１１０は同じレイヤーの導電体により形成される。
【００４４】
そして、カソード線１０６及び補助配線１１０を形成後、発光素子の第１の導電膜（第１の電極）が形成される。その後絶縁膜（土手ともよばれる）が形成され、続いて、カソード線１０６及び補助配線１１０の上方に位置する領域に開口部が設けられる。この開口部の形成により、カソード線１０６と補助配線１１０は露出した状態となり、この状態で、該開口部には積層しないように、電界発光層が形成される。その後、第２の導電膜（第２の電極）が、電界発光層、カソード線１０６及び補助配線１１０上に積層して形成される。従って、第２の導電膜は、カソード線１０６及び補助配線１１０と電気的に接続するように形成され、本実施の形態では、この構成を大きな特徴とする。本特徴により、電界発光層を覆うように形成される第２の導電膜の低抵抗化を図ることができるため、この第２の導電膜の抵抗値に起因した画質不良、消費電力の増加を改善することができる。本特徴は、数十インチの大型のパネルを作製する場合に特に有効であり、これは、パネルのインチ数が大きくなる程、その抵抗値が問題になるためである。
【００４５】
なお、本実施の形態では、第２の導電膜がカソード線に接続された場合を例に挙げるが、本発明はこれに限定されない。第２の導電膜は、アノード線に接続してもよく、この場合は、発光素子の対向電極が陽極となるように設定する。
【００４６】
なお、補助配線１１０を形成するレイヤーは、図１２に示すように列方向に配置される信号線と同じレイヤーの導電体に限らず、行方向に配置される走査線と同じレイヤーの導電膜を用いてもよい。また、補助配線１１０と第２の導電膜とのコンタクト（接続）は、列方向に線状に設けてもよいし、点状に設けてもよいし、それらを組み合わせてもよい。また行方向に線状に設けてもよいし、点状に設けてもよいし、それらを組み合わせてもよい。そこで、以下には、いくつかの場合を例に挙げて、そのマスクレイアウト図について、図１３〜図１５を用いて説明する。
【００４７】
まず、補助配線１１０と信号線１１１を同じレイヤーの導電体で形成し、線状に形成された開口部を介して、補助配線１１０と第２の導電膜が接続する場合について図１３を用いて説明する。図１３において、画素部１０４には複数の画素１０５がマトリクス状に配置され、またこの画素部１０４には列方向に信号線１１１と補助配線１１２、行方向に走査線１２８が配置される。この補助配線１１２はカソード線１０６と接続される。なお、補助配線１１０とカソード線１０６は、同じレイヤーの導電体により形成される配線であるが、ここでは、画素部１０５内に配置される配線を補助配線１１０とよび、それ以外の領域に配置される配線をカソード線１０６とよぶ。
【００４８】
そして、カソード線１０６と補助配線１１０の上方には線状の開口部１２０が形成され、この開口部１２０を介して、補助配線１１０及びカソード線１１６と第２の導電膜とが接続する。この場合、補助配線１００は、線状に形成された開口部１２０を介して、第２の導電膜と接続する。
【００４９】
次いで、カソード線１０６の上方に線状の開口部１２２が形成され、補助配線１１０上に点状の開口部１２３が形成された場合について、図１４を用いて説明する。この場合、補助配線１１０は、点状に形成された開口部１２３を介して、第２の導電膜と接続する。それ以外は、図１３の構成と同じであるため、ここでは説明を省略する。
【００５０】
最後に、補助配線１２４と走査線１２８を同じレイヤーの導電体で形成し、点状に形成された開口部を介して、補助配線１２４と第２の導電膜が接続する場合について図１５を用いて説明する。図１５において、画素部１０４には複数の画素１０５がマトリクス状に配置され、また画素部１０４には列方向に信号線１１１、行方向に走査線１２８と補助配線１２４が配置される。この補助配線１２４は、カソード線１２６と接続される。補助配線１２４とカソード線１２６は、別のレイヤーの導電体により形成され、コンタクトホールを介して接続される。
【００５１】
そして、カソード線１２６の上方に線状の開口部１２５が形成され、補助配線１２４の上方に点状の開口部１２７が形成され、これらの開口部を介して、カソード線１２６、補助配線１２４及び第２の導電膜とが接続する。この場合には、補助配線１２４は、点状に形成された開口部１２７を介して、第２の導電膜と接続する。
【００５２】
このように、補助配線は、列方向に配置される配線（例えば信号線）と同じレイヤーの導電体で形成する方法（図１３、１４）と、行方向に配置される配線（例えば走査線）と同じレイヤーの導電体で形成する方法（図１５）が主な方法として挙げられ、これらの方法は新たにマスクを作製する必要がない。従って、マスクの増加に伴う作製費用の上昇や信頼性の低減といった問題を回避することができる。また、補助配線と第２の導電膜とのコンタクトを点状に設けた場合、該コンタクトの形成箇所を画素の端部に配置すると、開口部の低減を抑制することができ、より明るい画像を提供することができる。
【００５３】
次に、基板上にトランジスタ及び発光素子、並びに補助配線が設けられたときの断面構造について、図１６を用いて説明する。より詳しくは、列方向に配置される配線と同じレイヤーで補助配線を作成したときの断面構造（図１６（Ａ））と、行方向に配置される配線と同じレイヤーで補助配線を作成したときの断面構造（図１６（Ｂ））について説明する。
【００５４】
図１６（Ａ）において、絶縁表面を有する基板２０１上に駆動用トランジスタ２０３が設けられ、該駆動用トランジスタ２０３のソース配線又はドレイン配線と接続するように、第１の導電膜（第１の電極、画素電極）２２１、電界発光層２２２及び第２の導電膜（第２の電極、対向電極）２２３が設けられる。第１の導電膜２２１、電界発光層２２２及び第２の導電膜２２３の積層体が発光素子２２５に相当する。第２の導電膜２２３上には保護膜２２４が設けられる。
【００５５】
この構造では、駆動用トランジスタ２０３のソース配線及びドレイン配線を形成する際、同時に補助配線２０４と信号線２０５を形成する。次に第１の導電膜２２１を形成し、該第１の導電膜上に絶縁膜２０７を形成する。次に、絶縁膜２０７の所定の箇所に開口部を形成する。より詳しくは、第１の導電膜２２１の上方と補助電極２０４の上方に開口部を形成する。その後、電界発光層２２３を形成し、続いて、第２の導電膜２２３を全面に形成する。その際、第１の導電膜２２１と補助電極２０４は露出した状態になっているため、第２の導電膜２２３は、電界発光層２２２と補助配線２０４上に積層して形成される。このようにして、図１６（Ａ）に示す断面構造が完成する。
【００５６】
図１６（Ｂ）において、２０６が補助配線であり、駆動用トランジスタ２０３のゲート電極と同じレイヤーで形成される。それ以外は、上記の図１６の構造と同じであるため、ここでは説明を省略する。但し、第２の導電膜２２３を形成する際には、この補助配線２０６とコンタクトするように、絶縁膜２０７、２０８に開口部を形成して露出させておく必要がある。
【００５７】
続いて、上記の図１６とは異なる断面構造について、図１７を用いて説明する。
【００５８】
図１７（Ａ）において、絶縁表面を有する基板２３０上に駆動用トランジスタ２３１が設けられ、該駆動用トランジスタ２３１のソース電極又はドレイン電極と接続する配線２３２上に絶縁膜２４０が設けられ、該絶縁膜２４０上に接続配線２３３、補助配線２３４が設けられる。接続配線２３３及び補助配線２３４上に絶縁膜２４１が設けられ、該絶縁膜２４１上に第１の導電膜２３５、電界発光層２３６及び第２の導電膜２３７が設けられる。第１の導電膜２３５、電界発光層２３６及び第２の導電膜２３７の積層体が発光素子２３８に相当する。
【００５９】
図１７（Ｂ）において、絶縁表面を有する基板２３０上に駆動用トランジスタ２３１が設けられ、該駆動用トランジスタ２３１のソース電極又はドレイン電極と接続する配線２５１と補助配線２５２が設けられる。配線２５１と補助配線２５３上に絶縁膜２５３が形成され、所定の箇所に開口部が形成された後、第１の導電膜（画素電極）２５４が設けられ、該第１の導電膜２５４上に絶縁膜２５８が設けられる。絶縁膜２５８の所定の箇所に開口部が形成された後、電界発光層２５５、２５６が形成される。次に、電界発光層２５５、２５６上に第２の導電膜（対向電極）２５７が形成される。
【００６０】
図１７（Ｂ）に示す構成では、補助配線２５２上の電界発光層２５６の膜厚は薄く、また蒸着法で形成されるため、補助配線２５２の側面までには形成されない。本構成はその点を活用しており、そのために、補助配線２５２の側面と導電体２５７とは電気的に接続される。
【００６１】
なお、本発明の半導体装置は、駆動用トランジスタと発光素子との間に保護手段が具備される点を特徴としているが、上記の図１６、１７においては、前記保護手段の記載を省略している。
【００６２】
発光素子を構成する一対の電極は、一方は陽極、他方は陰極に相当する。陽極及び陰極には、金属、合金、電気伝導体化合物及びこれらの混合物といった材料を用いることが好ましく、陽極には仕事関数の大きい材料、陰極には仕事関数の小さい材料を用いる。陽極と陰極の間に挟まれる電界発光層は、有機材料、無機材料の広汎に渡る材料により形成され、この電界発光層におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と、三重項励起状態から基底状態に戻る際の発光（リン光）とが含まれる。
【００６３】
また、絶縁膜には、有機材料、無機材料のいずれの材料を用いてもよい。但し、有機材料は、その吸湿性に問題があるため、窒化珪素膜などのバリア膜を設けるとよい。有機材料のうち、レジスト材料は、アクリルやポリイミドといった他の有機材料よりも低コストで、コンタクトホールの径が小さく、且つ吸湿性が低いため、バリア膜を必要としないため、用いることが好適である。しかし、レジスト材料は有色であるため、上面出射型の半導体装置に用いることが好適である。具体的なレジスト材料としては、クレゾール樹脂等を溶媒（プロピレングリコールモノメチルエーテルアセテート；ＰＧＭＥＡ）を溶かした溶液が挙げられ、該溶液をスピンコート法により塗布して形成する。
【００６４】
上記構成を有する本発明は、第２の導電膜の実質的な抵抗値を低減することができ、その結果消費電力の低減が実現する。さらに、配線抵抗による信号の書き込み不良や階調不良などの防止や、電圧降下の発生が抑制され、発光素子に対して均一な電圧を印加することができる。従って、画像品質を向上させた半導体装置を提供することができる。本構成は、大型の半導体装置に用いる場合に特に有効である。
【００６５】
【実施例】
（実施例１）
本実施例では、図１、２に示した画素のマスクレイアウト図の一実施例について、図３〜５、１０、１１、１８、１９を用いて説明する。
【００６６】
まず、保護手段として抵抗素子を用いる場合であって、等価回路図は図２（Ａ）に相当する画素のマスクレイアウト図について、図３を用いて説明する。図３において、８００１は信号線、８００２は電源線、８００３、８００４は走査線、８００５はスイッチング用トランジスタ、８００６は消去用トランジスタ、８００７は駆動用トランジスタ、８００８は電流制御用トランジスタ、８００９は画素電極、８０１０は点灯領域（発光領域）、８０１１は電源線、８０１２は容量手段、８０１３は抵抗素子（抵抗手段）である。信号線８００１、電源線８００２、８０１１は同じレイヤーの導電体で形成する。また、走査線８００３、８００４は同じレイヤーの導電体で形成する。
【００６７】
次に、上記の図３のマスクレイアウトに、補助配線８０８０が列方向に配置された場合を図１８に示す。補助配線８０８０が配置されている以外は、図３の構成と同じであるため、ここでは説明を省略する。
【００６８】
次に、保護手段としてダイオード接続をしたトランジスタを用いる場合について説明する。この場合、図２（Ｂ）に示す回路図に、電源線８０２５を新たに配置した回路が、本構成の等価回路図となる。図４において、８０２０は信号線、８０２１は電源線、８０２３、８０２４は走査線、８０２５は電源線、８０２６はスイッチング用トランジスタ、８０２７は消去用トランジスタ、８０２８は駆動用トランジスタ、８０２９は電流制御用トランジスタ、８０３０は保護手段用トランジスタ、８０３１は容量手段、８０３２は画素電極、８０３３は点灯領域（発光領域）である。信号線８０２０、電源線８０２１は同じレイヤーの導電体で形成する。また、走査線８０２３、８０２４、電源線８０２５は同じレイヤーの導電体で形成する。
【００６９】
次に、保護手段として容量素子及び抵抗素子を用いる場合であって、等価回路図は図２（Ｂ）に相当する画素のマスクレイアウト図について、図５を用いて説明する。図５において、８０４１は信号線、８０４２は電源線、８０４３、８０４４は走査線、８０４５はスイッチング用トランジスタ、８０４６は消去用トランジスタ、８０４７は電流制御用トランジスタ、８０４８は駆動用トランジスタ、８０４９は容量手段、８０５０は抵抗手段（抵抗素子）、８０５１は容量手段（容量素子）、８０５２は画素電極、８０５３は点灯領域（発光領域）である。信号線８０４１と電源線８０４２は同じレイヤーの導電体で形成する。走査線８０４３、８０４４は同じレイヤーの導電体で形成する。
【００７０】
次に、保護手段として抵抗素子を用いる場合であって、等価回路図は図１１の回路図に相当する画素のマスクレイアウト図について、図１０を用いて説明する。図１０において、８０６０は信号線、８０６１は電源線、８０６２、８０６３は走査線、８０６４〜８０６６は電源線、８０６７はスイッチング用トランジスタ、８０６８は消去用トランジスタ、８０６９は容量手段、８０７０は電流制御用トランジスタ、８０７１は駆動用トランジスタ、８０７２は抵抗素子（抵抗手段）、８０７３は画素電極、８０７４は点灯領域（発光領域）である。信号線８０６０と電源線８０６１は同じレイヤーの導電体で形成する。走査線８０６２、８０６３と、電源線８０６４〜８０６６は同じレイヤーの導電体で形成する。図１１に示す等価回路図では、発光素子８０７６は、カソード線（図示せず）８０７５に接続する。
【００７１】
最後に、保護手段として抵抗素子を用いる場合であって、等価回路図は図２（Ａ）に相当する画素のマスクレイアウト図について、図１９を用いて説明する。図１９において、８０８６は信号線、８０８７、８０８８は電源線、８０８９、８０９０は走査線、８０８１はスイッチング用トランジスタ、８０８２は消去用トランジスタ、８０８４は電流制御用トランジスタ、８０８３は駆動用トランジスタ、８０８５は抵抗素子、８０９１は画素電極、８０９２が点灯領域（発光領域）である。信号線８０８６、電源線８０８７、８０８８は同じレイヤーの導電体で形成する。走査線８０８９、８０９０は同じレイヤーの導電体で形成する。本レイアウト図の特徴として、電源線８０８４は、列方向に１本の配線を配置せずに、画素ピッチの縦方向において半分程度にしか配置せず、これらの電源線を駆動用トランジスタ８０８３のゲート電極で電気的に接続される点が挙げられる。
【００７２】
上述した図３〜５、１０、１１、１８、１９のマスクレイアウト図において、駆動用トランジスタのＬ／Ｗの値は、電流制御用トランジスタのＬ／Ｗの値よりも大きくなるように、活性層が曲がって配置されている。また、画素電極上には電界発光層及び対向電極（共に図示せず）が配置され、それらの積層体が点灯領域に相当する。また、列方向に配置される配線の材料としては、アルミニウム（Ａｌ）やチタン（Ｔｉ）及びそれらの化合物を用いればよく、さらに、単層構造でもよいし、積層構造でもよい。
【００７３】
本実施例は、上記の実施の形態と自由に組み合わせることができる。
【００７４】
（実施例２）
本実施例では、図３〜５に示したマスクレイアウト図において、駆動用トランジスタと発光素子の断面構造について、図６を用いて説明する。
【００７５】
図６（Ａ）には、駆動用トランジスタ９０２１がＰチャネル型であり、発光素子９０２２から発せられる光が陽極９０２３側に抜ける場合の断面構造を示す。発光素子９０２２の陽極９０２３と駆動用トランジスタ９０２１が電気的に接続されており、陽極９０２３上に電界発光層９０２４、陰極９０２５が順に積層されている。陰極９０２５は仕事関数が小さく、なおかつ光を反射する導電膜であれば公知の材料を用いることができる。例えば、Ｃａ、Ａｌ、ＣａＦ、ＭｇＡｇ、ＡｌＬｉ等が望ましい。そして電界発光層９０２４は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良く、複数の層で構成されている場合、陽極９０２３上にホール注入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層する。但し、これらの層を全て設ける必要はない。陽極９０２３は光を透過する透明導電膜を用いて形成し、例えばＩＴＯの他、酸化インジウムに２〜２０％の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いても良い。
【００７６】
陽極９０２３、電界発光層９０２４及び陰極９０２５の積層体が発光素子９０２２に相当する。図６（Ａ）に示した画素の場合、発光素子９０２２から発せられる光は、白抜きの矢印で示すように陽極９０２３側に抜ける。
【００７７】
図６（Ｂ）には、駆動用トランジスタ９００１がＮチャネル型であり、発光素子９００２から発せられる光が陽極９００５側に抜ける場合の画素の断面構造を示す。発光素子９００２の陰極９００３と駆動用トランジスタ９００１が電気的に接続されており、陰極９００３上に電界発光層９００４、陽極９００５が順に積層されている。陰極９００３は仕事関数が小さく、なおかつ光を反射する導電膜であれば公知の材料を用いることができる。例えば、Ｃａ、Ａｌ、ＣａＦ、ＭｇＡｇ、ＡｌＬｉ等が望ましい。そして電界発光層９００４は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良く、複数の層で構成されている場合、陰極９００３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。但し、これらの層を全て設ける必要はない。陽極９００５は光を透過する透明導電膜を用いて形成する
【００７８】
陰極９００３、電界発光層９００４及び陽極９００５の積層体が発光素子９００２に相当する。図６（Ｂ）に示した画素の場合、発光素子９００２から発せられる光は、白抜きの矢印で示すように陽極９００５側に抜ける。
【００７９】
なお本実施例では、発光素子から発せられる光は、陽極側に抜ける場合のみを示したが、本発明はこれに限定されない。発光素子を構成する２つ電極の材料として、透光性を有する材料を用いることで、陽極側及び陰極側に光が抜けるようにしてもよい。
【００８０】
本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。
【００８１】
（実施例３）
本発明の半導体装置をデジタル駆動する場合、多階調の画像を表現するためには時間階調方式を用いることが好適である。本実施例は時間階調方式について説明するものであり、図７（Ａ）は、縦軸は走査線、横軸は時間のときのタイミングチャートを示し、図７（Ｂ）はｊ行目の走査線のタイミングチャートを示す。
【００８２】
半導体装置は、そのフレーム周波数を通常６０Ｈｚ程度とする。つまり、１秒間に６０回程度の画面の描画が行われ、画面の描画を１回行う期間を１フレーム期間と呼ぶ。時間階調方式では、１フレーム期間を複数のサブフレーム期間に分割する。このときの分割数は、階調ビット数に等しい場合が多く、ここでは簡単のために、分割数が階調ビット数に等しい場合を示す。つまり本実施例では５ビット階調を例示しているので、５つのサブフレーム期間ＳＦ１〜ＳＦ５に分割した例を示す。各サブフレーム期間は、画素にビデオ信号を書き込むアドレス期間Ｔａと、画素が点灯又は非点灯するサステイン期間Ｔｓを有する。サステイン期間Ｔｓ１〜Ｔｓ５は、その長さの比をＴｓ１：・・・：Ｔｓ５＝１６：８：４：２：１とする。つまり、ｎビット階調を表現する場合、ｎ個のサステイン期間は、その長さの比を２（ｎ−１）：２（ｎ−２）：・・・：２１：２０とする。
【００８３】
そして、書き込み期間よりも短い点灯期間を有するサブフレーム期間（ここではサブフレーム期間ＳＦ５が該当）は消去期間Ｔｅ５を有する。消去期間Ｔｅ５は、画素に書き込まれたビデオ信号をリセットし、発光素子が強制的にリセットされる期間であり、点灯期間の終了後、直ちに次の期間が開始しないようにする。
【００８４】
なお、表示階調数を増やしたい場合は、サブフレーム期間の分割数を増やせば良い。また、サブフレーム期間の順序は、必ずしも上位ビットから下位ビットといった順序である必要はなく、１フレーム期間中、ランダムに並んでいても良い。さらにフレーム期間毎に、その順序が変化してもよい。
【００８５】
本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。
【００８６】
（実施例４）
本実施例では、本発明の半導体装置の動作について、図２０を用いて説明する。より詳しくは、図２（Ａ）に図示した画素回路の動作について、書き込み、データ保持、消去の各々の期間に分けて説明する。なお、図中、破線は電流の流れる方向を示している。
【００８７】
まず、書き込み期間における動作について説明する（図２０（Ａ））。この期間では、走査線２４が選択されて、トランジスタ１１がオンになる。そして、信号線２１に入力されたビデオ信号は、トランジスタ１１を介してトランジスタ１４のゲート電極に入力される。トランジスタ１３は、そのゲート電極が電源線２３に接続され、常にオンである。ビデオ信号によってトランジスタ１４がオンになる場合は、電源線２２を介して、電流が発光素子１６に供給される。このとき、トランジスタ１４は線形領域で動作しているため、発光素子１６に流れる電流は、飽和領域で動作する駆動用トランジスタ１３と発光素子１６の電圧電流特性によって決まる。そして発光素子１６は、供給される電流に見合った高さの輝度で発光する。またビデオ信号によってトランジスタ１４がオフになる場合は、発光素子１６への電流の供給は行なわれず、発光素子１６は発光しない。
【００８８】
次に、データ保持期間における動作について説明する（図２０（Ｂ））。この期間では、走査線２４の電位を制御することでトランジスタ１１をオフにし、上記の書き込み期間において書き込まれたビデオ信号の電位を保持する。そして、前記ビデオ信号の電位に従って、発光素子１６は発光、又は非発光する。
【００８９】
最後に、消去期間における動作について説明する（図２０（Ｃ））。この期間では、トランジスタ２８がオンになり、電源線２２の電位がトランジスタ２８を介して、トランジスタ１４のゲート電極に与えられる。従って、トランジスタ１４がオフになり、発光素子１６には強制的に電流が供給されない状態となる。
【００９０】
本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。
【００９１】
（実施例５）
本発明の画素構成を用いてパネルを形成したときの概略と、このパネルに接続される外部回路について、図８（Ａ）を用いて説明する。
【００９２】
パネル３０１０は外部回路３００４に接続され、この外部回路３００４はＡ／Ｄ変換部３００１、電源部３００２及び信号生成部３００３を有する。Ａ／Ｄ変換部３００１はアナログ信号で入力された映像データ信号をデジタル信号（ビデオ信号）に変換し、信号線駆動回路３００６へ供給する。電源部３００２はバッテリーやコンセントより供給された電源から、それぞれ所望の電圧値の電源を生成し、信号線駆動回路３００６、走査線駆動回路３００７、発光素子３０１１、信号生成部３００３等に供給する。信号生成部３００３には、電源、映像信号及び同期信号等が入力され、各種信号の変換を行う他、信号線駆動回路３００６及び走査線駆動回路３００７を駆動するためのクロック信号等を生成する。外部回路３００４からの信号及び電源はＦＰＣを介して、パネル３０１０内のＦＰＣ接続部３００５から内部回路等に入力される。また、パネル３０１０は基板３００８上に、ＦＰＣ接続部３００５と内部回路が配置される。内部回路は信号線駆動回路３００６、走査線駆動回路３００７及び画素部３００９を有する。
【００９３】
なお、上記の走査線駆動回路や信号線駆動回路以外に、ＣＰＵやコントローラなどの回路を基板に一体形成してもよい。そうすると、接続する外部回路（ＩＣ）の個数が減少し、軽量、薄型がさらに図れるため、携帯端末などには特に有効である。
【００９４】
次に、信号線駆動回路３００６、走査線駆動回路３００７の構成の一例について、図８（Ｂ）（Ｃ）を用いて説明する。信号線駆動回路３００６は、シフトレジスタ３０２１、第１のラッチ回路３０２２及び第２のラッチ回路３０２３を有する。また、走査線駆動回路３００７は、シフトレジスタ３０２４、バッファ３０２５を有する。但し本発明はこの構成に限定されず、例えば、信号線駆動回路３００６にレベルシフタやバッファを新たに配置した構成にしたり、走査線駆動回路３００７において、シフトレジスタ３０２４とバッファ３０２５の間にレベルシフタを配置した構成にしたりしてもよい。レベルシフタを配置すると、ロジック回路部とバッファ部の電圧振幅を変えることが出来る。
【００９５】
本実施の形態は、上記の実施の形態、実施例と任意に組み合わせることが可能である。
【００９６】
（実施例６）
本発明の実施例について、図２１を用いて説明する。図２１は、ＴＦＴが形成された基板をシーリング材によって封止することによって形成されたパネルの上面図であり、図２１（Ｂ）は図２１（Ａ）のＡ−Ａ’における断面図である。
【００９７】
図２１（Ａ）はパネルの上面図を示しており、第１の基板１２１０上には、画素部（表示部）１２０２、該画素部１２０２を囲むように設けられた信号線駆動回路１２０１、走査線駆動回路１２０３が配置され、これらを囲むようにしてシール材１２０５が設けられている。画素部１２０２の構造については、上述の実施の形態及びその説明を参照すれば良い。シール材１２０５としては、ガラス材、金属材（代表的にはステンレス材）、セラミックス材、プラスチック材（プラスチックフィルムも含む）が用いられる。
【００９８】
このシール材１２０５は、信号線駆動回路１２０１、走査線駆動回路１２０３の一部に重畳させて設けても良い。そして、該シール材１２０５を用いて第２の基板１２０４が設けられる。第１の基板１２１０上には、信号線駆動回路１２０１及び走査線駆動回路１２０３に信号を伝達するための入力端子部が設けられ、該入力端子部へはＦＰＣ１２０９を介してビデオ信号等のデータ信号が伝達される。
【００９９】
図２１（Ｂ）はパネルの断面構造を示しており、第１の基板１２１０上に、画素部１２０２及び信号線駆動回路１２０１が配置される。画素部１２０２は、スイッチング用ＴＦＴ１２１１、駆動用ＴＦＴ１２１２を有する。また、第１の電極１２１３、有機化合物を含む層１２１５及び第２の電極１２１６を具備した発光素子１２１８を有する。信号線駆動回路１２０１はｎチャネル型ＴＦＴ１２２３とｐチャネル型ＴＦＴ１２２４を有する。また、第１の基板１２１０、シール材１２０５及び第２の基板１２０４によって形成される空間には水分を吸収する機能を有する樹脂１２３０で充填される。この樹脂１２３０はスピン塗布で形成すればよく、パネルの薄型化に大きく貢献する。
【０１００】
本発明における半導体装置とは、発光素子を有する画素部及び駆動回路を基板とカバー材との間に封入したパネル、前記パネルにＩＣ等を実装したモジュール、表示装置として用いられるディスプレイなどを範疇に含む。つまり発光装置は、パネル、モジュール及びディスプレイなどの総称に相当する。
【０１０１】
本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。
【０１０２】
（実施例７）
本発明を適用して作製される電子機器の一例として、デジタルカメラ、カーオーディオなどの音響再生装置、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（携帯電話、携帯型ゲーム機等）、家庭用ゲーム機などの記録媒体を備えた画像再生装置などが挙げられる。それら電子機器の具体例を図９に示す。
【０１０３】
図９（Ａ）は表示装置であり、筐体２００１、支持台２００２、表示部２００３、スピーカー部２００４、ビデオ入力端子２００５等を含む。図９（Ｂ）はデジタルスチルカメラであり、本体２１０１、表示部２１０２、受像部２１０３、操作キー２１０４、外部接続ポート２１０５、シャッター２１０６等を含む。図９（Ｃ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。
【０１０４】
図９（Ｄ）はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。図９（Ｅ）は記録媒体を備えた携帯型の画像再生装置であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体読込部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を表示する。図９（Ｆ）はゴーグル型ディスプレイであり、本体２５０１、表示部２５０２、アーム部２５０３を含む。
【０１０５】
図９（Ｇ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９等を含む。図９（Ｈ）は携帯端末のうちの携帯電話機であり、本体２７０１、筐体２７０２、表示部２７０３、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０７、アンテナ２７０８等を含む。
【０１０６】
本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。
【０１０７】
【発明の効果】
上記構成を有する本発明は、画素電極に帯電した電荷によるトランジスタのソース電極又はドレイン電極の電位の急激な変動を緩和し、静電破壊を防止する。また本発明は、作製工程中における静電破壊、特に画素電極まで作製した状態における静電破壊を防止する。
【０１０８】
上記構成を有する本発明は、駆動用トランジスタのゲート・ソース間に設けられた容量素子の容量値を大きくしたり、スイッチング用トランジスタのオフ電流を低く抑制したりする必要がなく、なおかつ駆動用トランジスタの特性バラツキに起因した発光素子の輝度ムラを抑制して画質を高めた半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の画素の回路図。
【図２】本発明の半導体装置の画素の回路図。
【図３】マスクレイアウトを示す図。
【図４】マスクレイアウトを示す図。
【図５】マスクレイアウトを示す図。
【図６】トランジスタと発光素子の断面構造を示す図。
【図７】タイミングチャートを示す図。
【図８】パネルと駆動回路の構成を説明する図。
【図９】本発明を適用した電子機器を示す図。
【図１０】マスクレイアウトを示す図。
【図１１】本発明の半導体装置の画素の回路図。
【図１２】パネルと電源線の引き回しを説明する図。
【図１３】補助配線と導電膜とのコンタクト箇所を説明する図。
【図１４】補助配線と導電膜とのコンタクト箇所を説明する図。
【図１５】補助配線と導電膜とのコンタクト箇所を説明する図。
【図１６】トランジスタと発光素子の断面構造を示す図。
【図１７】トランジスタと発光素子の断面構造を示す図。
【図１８】マスクレイアウトを示す図。
【図１９】マスクレイアウトを示す図。
【図２０】画素の動作を説明する図。
【図２１】パネルを示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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