【手続補正書】
【提出日】平成22年8月6日(2010.8.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板における素子分離領域に囲まれた活性領域上に、第１のゲート電極を有する第１のトランジスタと、第２のゲート電極を有する第２のトランジスタとを備えた半導体装置の製造方法において、
前記活性領域上に第１のゲート絶縁膜を介して前記第１のゲート電極を形成すると共に、前記活性領域上に第２のゲート絶縁膜を介して前記第２のゲート電極を形成する工程（ａ）と、
前記第１のゲート電極の側面上に第１のサイドウォールスペーサを形成すると共に、前記第２のゲート電極の側面上に第２のサイドウォールスペーサを形成する工程（ｂ）と、
前記活性領域における前記第１のサイドウォールスペーサの外側方下に第１の高濃度拡散層を形成すると共に、前記活性領域における前記第２のサイドウォールスペーサの外側方下に第２の高濃度拡散層を形成する工程（ｃ）と、
前記半導体基板上に、金属からなる単体膜と、ガスを含有し前記金属からなる含有膜とが順次積層された金属層を形成する工程（ｄ）と、
前記金属層に含まれる前記金属と前記第１の高濃度拡散層に含まれるシリコンとを反応させて、前記第１の高濃度拡散層の上部に第１のシリサイド膜を形成すると共に、前記金属層に含まれる前記金属と前記第２の高濃度拡散層に含まれるシリコンとを反応させて、前記第２の高濃度拡散層の上部に第２のシリサイド膜を形成する工程（ｅ）とを備え、
前記工程（ｅ）において、前記第１のシリサイド膜及び前記第２のシリサイド膜は、その結晶粒の結晶粒径が、前記第１のサイドウォールスペーサと前記第２のサイドウォールスペーサ間の間隔以下となるように形成されることを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板における素子分離領域に囲まれた活性領域上に、ゲート電極を有するトランジスタを備えた半導体装置の製造方法において、
前記活性領域上にゲート絶縁膜を介して前記ゲート電極を形成する工程（ａ）と、
前記ゲート電極の側面上にサイドウォールスペーサを形成する工程（ｂ）と、
前記活性領域におけるサイドウォールスペーサの外側方下に高濃度拡散層を形成する工程（ｃ）と、
前記半導体基板上に、金属からなる単体膜と、ガスを含有し前記金属からなる含有膜とが順次積層された金属層を形成する工程（ｄ）と、
前記金属層に含まれる前記金属と前記高濃度拡散層に含まれるシリコンとを反応させて、前記高濃度拡散層の上部にシリサイド膜を形成する工程（ｅ）とを備え、
前記工程（ｅ）において、前記シリサイド膜は、その結晶粒の結晶粒径が、前記活性領域のゲート幅方向の幅以下となるように形成されることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、
前記工程（ｃ）よりも後で前記工程（ｄ）よりも前に、前記第１の高濃度拡散層及び前記第２の高濃度拡散層の表面に形成されている自然酸化膜を除去する工程（ｆ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項４】
請求項２に記載の半導体装置の製造方法において、
前記工程（ｃ）よりも後で前記工程（ｄ）よりも前に、前記高濃度拡散層の表面に形成されている自然酸化膜を除去する工程（ｆ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１又は２に記載の半導体装置の製造方法において、
前記工程（ｄ）は、アルゴンガスのプラズマを用いた第１のスパッタ法により、前記半導体基板上に前記単体膜を形成する工程（ｄ１）と、アルゴンガスのプラズマ及び前記ガスのプラズマを用いた第２のスパッタ法により、前記単体膜上に前記含有膜を形成する工程（ｄ２）とを含むことを特徴とする半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記ガスは、窒素ガス又は酸素ガスであることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１又は２に記載の半導体装置の製造方法において、
前記金属は、チタン、コバルト、ニッケル、白金、ハフニウム、又はパラジウムからなることを特徴とする半導体装置の製造方法。
【請求項８】
請求項３又は４に記載の半導体装置の製造方法において、
前記工程（ｆ）は、ケミカルドライエッチング法により行われることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記工程（ｆ）は、ＮＦ3ガスのプラズマ及びＨ2ガスのプラズマを用いたケミカルドライエッチング法により行われることを特徴とする半導体装置の製造方法。
【請求項１０】
半導体基板における素子分離領域に囲まれた活性領域に、第１のゲート電極を有する第１のトランジスタと、第２のゲート電極を有する第２のトランジスタとを備えた半導体装置において、
前記第１のトランジスタは、
前記活性領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された前記第１のゲート電極と、
前記第１のゲート電極の側面上に形成された第１のサイドウォールスペーサと、
前記活性領域における前記第１のサイドウォールスペーサの外側方下に形成された第１の高濃度拡散層と、
前記第１の高濃度拡散層の上部に形成された第１のシリサイド膜とを備え、
前記第２のトランジスタは、
前記活性領域上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された前記第２のゲート電極と、
前記第２のゲート電極の側面上に形成された第２のサイドウォールスペーサと、
前記活性領域における前記第２のサイドウォールスペーサの外側方下に形成された第２の高濃度拡散層と、
前記第２の高濃度拡散層の上部に形成された第２のシリサイド膜とを備え、
前記第１のシリサイド膜及び前記第２のシリサイド膜を構成する結晶粒の結晶粒径は、前記第１のサイドウォールスペーサと前記第２のサイドウォールスペーサ間の間隔以下であることを特徴とする半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記第１のトランジスタ及び前記第２のトランジスタの導電型は、ｐ型であり、
前記第１のシリサイド膜及び前記第２のシリサイド膜を構成する結晶粒の結晶粒径は、１０ｎｍ以上であって且つ１３０ｎｍ以下であることを特徴とする半導体装置。
【請求項１２】
請求項１０に記載の半導体装置において、
前記第１のトランジスタ及び前記第２のトランジスタの導電型は、ｎ型であり、
前記第１のシリサイド膜及び前記第２のシリサイド膜を構成する結晶粒の結晶粒径は、１０ｎｍ以上であって且つ７０ｎｍ以下であることを特徴とする半導体装置。
【請求項１３】
請求項１０に記載の半導体装置において、
前記第１のシリサイド膜及び前記第２のシリサイド膜は、チタンシリサイド膜、コバルトシリサイド膜、ニッケルシリサイド膜、白金シリサイド膜、ハフニウムシリサイド膜、又はパラジウムシリサイド膜からなることを特徴とする半導体装置。
【請求項１４】
半導体基板における素子分離領域に囲まれた活性領域上に、ゲート電極を有するトランジスタを備えた半導体装置において、
前記トランジスタは、
前記活性領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された前記ゲート電極と、
前記ゲート電極の側面上に形成されたサイドウォールスペーサと、
前記活性領域における前記サイドウォールスペーサの外側方下に形成された高濃度拡散層と、
前記高濃度拡散層の上部に形成されたシリサイド膜とを備え、
前記シリサイド膜を構成する結晶粒の結晶粒径は、前記活性領域のゲート幅方向の幅以下であることを特徴とする半導体装置。
【請求項１５】
請求項１４に記載の半導体装置において、
前記トランジスタの導電型は、ｐ型であり、
前記シリサイド膜を構成する結晶粒の結晶粒径は、１０ｎｍ以上であって且つ１３０ｎｍ以下であることを特徴とする半導体装置。
【請求項１６】
請求項１４に記載の半導体装置において、
前記トランジスタの導電型は、ｎ型であり、
前記シリサイド膜を構成する結晶粒の結晶粒径は、１０ｎｍ以上であって且つ７０ｎｍ以下であることを特徴とする半導体装置。
【請求項１７】
請求項１４に記載の半導体装置において、
前記シリサイド膜は、チタンシリサイド膜、コバルトシリサイド膜、ニッケルシリサイド膜、白金シリサイド膜、ハフニウムシリサイド膜、又はパラジウムシリサイド膜からなることを特徴とする半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【発明の名称】半導体装置及びその製造方法
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に高濃度拡散層の上部にシリサイド膜を有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
ＭＯＳ（Metal Oxide Semiconductor）トランジスタの微細化及び高速化に対応する為に、ホットキャリア耐性の向上を目的にＬＤＤ（Lightly Doped Drain）構造が採用されると共に、ゲート電極及び高濃度拡散層の低抵抗化を目的に、ゲート電極及び高濃度拡散層の上部をシリサイド化するサリサイド技術が採用されている（例えば特許文献１参照）。
【０００３】
かつて、シリサイド膜としてチタンシリサイド膜を採用していたが、シリサイド膜は、通常、多結晶でありシリコンとは大きく異なる熱膨張係数を持っているため、高温熱処理時にシリサイドの凝集が生じ易く、これにより、シリサイド膜が断線してゲート電極が高抵抗化されるという問題があった。
【０００４】
そこで、シリサイド膜の断線の抑制を目的に、シリサイド膜としてニッケルシリサイド膜を用いる技術が提案されている（例えば非特許文献２，特許文献３参照）。さらに、半導体装置の微細化に伴い高濃度拡散層の接合深さが浅くなってきていることから、シリコン含有量の少ないニッケルシリサイド膜が検討されている（例えば非特許文献４参照）。
【０００５】
以下に、従来の半導体装置の製造方法について、図１０(a) 〜(c) を参照しながら説明する。図１０(a) 〜(c) は、従来の半導体装置の製造方法を工程順に示す要部工程断面図である。
【０００６】
まず、図１０(a) に示すように、ＳＴＩ（Shallow Trench Isolation）法により、シリコンからなる半導体基板６００の上部に、トレンチ内に絶縁膜が埋め込まれた素子分離領域６０１を選択的に形成する。これにより、素子分離領域６０１によって囲まれた半導体基板６００からなる活性領域６００ｘが形成される。
【０００７】
次に、活性領域６００ｘ上に、膜厚が５ｎｍのシリコン酸化膜からなる第１のゲート絶縁膜６０２ａを介して、膜厚が１６０ｎｍのポリシリコン膜からなる第１のゲート電極６０３ａを形成すると共に、活性領域６００ｘ上に、膜厚が５ｎｍのシリコン酸化膜からなる第２のゲート絶縁膜６０２ｂを介して、膜厚が１６０ｎｍのポリシリコン膜からなる第２のゲート電極６０３ｂを形成する。その後、活性領域６００ｘにおける第１のゲート電極６０３ａの側方下に、第１の低濃度拡散層６０４ａを形成すると共に、活性領域６００ｘにおける第２のゲート電極６０３ｂの側方下に、第２の低濃度拡散層６０４ｂを形成する。
【０００８】
次に、第１のゲート電極６０３ａの側面上に第１のサイドウォールスペーサ６０５ａを形成すると共に、第２のゲート電極６０３ｂの側面上に第２のサイドウォールスペーサ６０５ｂを形成する。その後、活性領域６００ｘにおける第１のサイドウォールスペーサ６０５ａの外側方下に、第１の高濃度拡散層６０６ａを形成すると共に、活性領域６００ｘにおける第２のサイドウォールスペーサ６０５ｂの外側方下に、第２の高濃度拡散層６０６ｂを形成する。
【０００９】
次に、図１０(b) に示すように、圧力０．２７Ｐａ、ＤＣパワー１００Ｗの条件で、半導体基板６００の全面に、膜厚が２０ｎｍのＮｉ膜からなる金属膜６０７を形成する。このとき、金属膜６０７の膜厚は、高濃度拡散層６０６ａ，６０６ｂの接合深さ（図１０(c)：Ｄ参照）に応じて設定される。これにより、図１０(c) に示す次工程において、第１，第２の高濃度拡散層６０６ａ，６０６ｂの上部に形成された第１，第２のシリサイド膜（図１０(c)：６０９ａ，６０９ｂ参照）が厚く形成されて第１，第２の高濃度拡散層６０６ａ，６０６ｂを突き抜けることを防止する。
【００１０】
次に、図１０(c) に示すように、ＲＴＡ装置を用いて、３３０℃，６０秒の１回目の熱処理を行い、第１，第２のゲート電極６０３ａ，６０３ｂ及び第１，第２の高濃度拡散層６０６ａ，６０６ｂのＳｉと金属膜６０７のＮｉとを反応させる。その後、硫酸若しくは塩酸と過酸化水素水とを混合させた酸性薬液、又は水酸化アンモニウムと過酸化水素水とを混合させたアルカリ性薬液を用いて、半導体基板６００上に残存する未反応の金属膜６０７を除去する。その後、４５０℃，６０秒の２回目の熱処理を行う。このようにして、第１のゲート電極６０３ａの上部にＮｉＳｉ膜からなる第１のゲート上シリサイド膜６０８ａを形成すると共に、第１の高濃度拡散層６０６ａの上部にＮｉＳｉ膜からなる第１のシリサイド膜６０９ａを形成する。一方、第２のゲート電極６０３ｂの上部にＮｉＳｉ膜からなる第２のゲート上シリサイド膜６０８ｂを形成すると共に、第２の高濃度拡散層６０６ｂの上部にＮｉＳｉ膜からなる第２のシリサイド膜６０９ｂを形成する。
【００１１】
このように、従来の半導体装置の製造方法では、シリサイド膜の形成方法として、高濃度拡散層６０６ａ，６０６ｂの接合深さＤに応じた膜厚を有する金属膜６０７が、半導体基板６００上の全面に形成された状態で熱処理する方法を採用する。
【特許文献１】特開平８−４６１８９号公報
【非特許文献２】Ｐｒｏｃ．ＩＥＥＥ ＶＭＩＣ Ｃｏｎｆ．，２６７（１９９２）
【特許文献３】特開２００７−８８２５５号公報
【非特許文献４】ＩＥＤＭ  Ｔｅｃｈｎｉｃａｌ．Ｄｉｇｅｓｔ，ｐ．４５−４８，２０００．
【発明の開示】
【発明が解決しようとする課題】
【００１２】
現在、高濃度拡散層の浅接合化がさらに進んでおり、そのため、従来の半導体装置の製造方法では、以下に示す問題がある。
【００１３】
高濃度拡散層６０６ａ，６０６ｂの上部に形成されるシリサイド膜６０９ａ，６０９ｂは、図１０(c) に示すように、ＮｉＳｉ−Ｓｉ界面に凹凸を発生させた状態で形成される。そのため、高濃度拡散層の浅接合化がさらに進むに従い、シリサイド膜（特に、凸状に形成された部分）が高濃度拡散層を突き抜けて形成され（又は高濃度拡散層の接合部に近接して形成され）、リーク電流が発生するという問題がある。このように、従来の半導体装置の製造方法では、高濃度拡散層６０６ａ，６０６ｂの接合深さＤに応じて、金属膜６０７の膜厚を所定の膜厚に設定するたけでは、リーク電流の発生を確実に防止することはできない。
【００１４】
前記に鑑み、本発明の目的は、高濃度拡散層の上部にシリサイド膜を精度良く形成する（具体的には、Ｓｉとの界面に凹凸を発生させずにシリサイド膜を形成する）ことにより、リーク電流の発生を防止することである。
【課題を解決するための手段】
【００１５】
前記の目的を達成するため、本発明に係る第１の半導体装置の製造方法は、半導体基板における素子分離領域に囲まれた活性領域上に、第１のゲート電極を有する第１のトランジスタと、第２のゲート電極を有する第２のトランジスタとを備えた半導体装置の製造方法において、活性領域上に第１のゲート絶縁膜を介して第１のゲート電極を形成すると共に、活性領域上に第２のゲート絶縁膜を介して第２のゲート電極を形成する工程（ａ）と、第１のゲート電極の側面上に第１のサイドウォールスペーサを形成すると共に、第２のゲート電極の側面上に第２のサイドウォールスペーサを形成する工程（ｂ）と、活性領域における第１のサイドウォールスペーサの外側方下に第１の高濃度拡散層を形成すると共に、活性領域における第２のサイドウォールスペーサの外側方下に第２の高濃度拡散層を形成する工程（ｃ）と、半導体基板上に、金属からなる単体膜と、ガスを含有し金属からなる含有膜とが順次積層された金属層を形成する工程（ｄ）と、金属層に含まれる金属と第１の高濃度拡散層に含まれるシリコンとを反応させて、第１の高濃度拡散層の上部に第１のシリサイド膜を形成すると共に、金属層に含まれる金属と第２の高濃度拡散層に含まれるシリコンとを反応させて、第２の高濃度拡散層の上部に第２のシリサイド膜を形成する工程（ｅ）とを備え、工程（ｅ）において、第１のシリサイド膜及び第２のシリサイド膜は、その結晶粒の結晶粒径が、第１のサイドウォールスペーサと第２のサイドウォールスペーサ間の間隔以下となるように形成されることを特徴とし、工程（ｃ）よりも後で工程（ｄ）よりも前に、第１の高濃度拡散層及び第２の高濃度拡散層の表面に形成されている自然酸化膜を除去する工程（ｆ）をさらに備えていることが好ましい。
【００１６】
本発明に係る第１の半導体装置の製造方法によると、単体膜と含有膜とが順次積層された金属層が、半導体基板上に形成された状態で熱処理することにより、金属層の金属と第１，第２の高濃度拡散層のＳｉとを緩やかに且つ断続的に反応させることができるため、比較的小さい結晶粒径（すなわち、第１のサイドウォールスペーサと第２のサイドウォールスペーサ間の間隔以下の結晶粒径）を有し、且つ結晶粒径のバラツキの比較的小さい第１，第２のシリサイド膜を形成することができる。このため、第１，第２のシリサイド膜には、Ｓｉとの界面に凹凸の発生がなく、深さ方向に伸びる異常成長部による接合リーク電流の発生を防止できると共に、横方向に伸びる異常成長部によるソースドレイン間リーク電流の発生を防止できる。
【００１７】
前記の目的を達成するため、本発明に係る第２の半導体装置の製造方法は、半導体基板における素子分離領域に囲まれた活性領域上に、ゲート電極を有するトランジスタを備えた半導体装置の製造方法において、活性領域上にゲート絶縁膜を介してゲート電極を形成する工程（ａ）と、ゲート電極の側面上にサイドウォールスペーサを形成する工程（ｂ）と、活性領域におけるサイドウォールスペーサの外側方下に高濃度拡散層を形成する工程（ｃ）と、半導体基板上に、金属からなる単体膜と、ガスを含有し金属からなる含有膜とが順次積層された金属層を形成する工程（ｄ）と、金属層に含まれる金属と高濃度拡散層に含まれるシリコンとを反応させて、高濃度拡散層の上部にシリサイド膜を形成する工程（ｅ）とを備え、工程（ｅ）において、シリサイド膜は、その結晶粒の結晶粒径が、活性領域のゲート幅方向の幅以下となるように形成されることを特徴とし、工程（ｃ）よりも後で工程（ｄ）よりも前に、高濃度拡散層の表面に形成されている自然酸化膜を除去する工程（ｆ）をさらに備えていることが好ましい。
【００１８】
本発明に係る第２の半導体装置の製造方法によると、単体膜と含有膜とが順次積層された金属層が、半導体基板上に形成された状態で熱処理することにより、金属層の金属と高濃度拡散層のＳｉとを緩やかに且つ断続的に反応させることができるため、比較的小さい結晶粒径（すなわち、活性領域のゲート幅方向の幅以下の結晶粒径）を有し、且つ結晶粒径のバラツキの比較的小さいシリサイド膜を形成することができる。このため、シリサイド膜には、Ｓｉとの界面に凹凸の発生がなく、特に、深さ方向に伸びる異常成長部による接合リーク電流の発生を防止できる。
【００１９】
本発明に係る第１又は第２の半導体装置の製造方法において、工程（ｄ）は、アルゴンガスのプラズマを用いた第１のスパッタ法により、半導体基板上に単体膜を形成する工程（ｄ１）と、アルゴンガスのプラズマ及びガスのプラズマを用いた第２のスパッタ法により、単体膜上に含有膜を形成する工程（ｄ２）とを含むことが好ましい。
【００２０】
本発明に係る第１又は第２の半導体装置の製造方法において、ガスは、窒素ガス又は酸素ガスであることが好ましい。
【００２１】
本発明に係る第１又は第２の半導体装置の製造方法において、金属は、チタン、コバルト、ニッケル、白金、ハフニウム、又はパラジウムからなることが好ましい。
【００２２】
本発明に係る第１又は第２の半導体装置の製造方法において、工程（ｆ）は、ケミカルドライエッチング法により行われることが好ましく、具体的には例えば、ＮＦ3ガスのプラズマ及びＨ2ガスのプラズマを用いたケミカルドライエッチング法により行われることが好ましい。
【００２３】
前記の目的を達成するため、本発明に係る第１の半導体装置は、半導体基板における素子分離領域に囲まれた活性領域に、第１のゲート電極を有する第１のトランジスタと、第２のゲート電極を有する第２のトランジスタとを備えた半導体装置において、第１のトランジスタは、活性領域上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１のゲート電極と、第１のゲート電極の側面上に形成された第１のサイドウォールスペーサと、活性領域における第１のサイドウォールスペーサの外側方下に形成された第１の高濃度拡散層と、第１の高濃度拡散層の上部に形成された第１のシリサイド膜とを備え、第２のトランジスタは、活性領域上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された第２のゲート電極と、第２のゲート電極の側面上に形成された第２のサイドウォールスペーサと、活性領域における第２のサイドウォールスペーサの外側方下に形成された第２の高濃度拡散層と、第２の高濃度拡散層の上部に形成された第２のシリサイド膜とを備え、第１のシリサイド膜及び第２のシリサイド膜を構成する結晶粒の結晶粒径は、第１のサイドウォールスペーサと第２のサイドウォールスペーサ間の間隔以下であることを特徴とする。
【００２４】
本発明に係る第１の半導体装置によると、第１，第２のシリサイド膜を構成する結晶粒の結晶粒径が、第１のサイドウォールスペーサと第２のサイドウォールスペーサ間（すなわち、リーク電流の発生頻度が最も高いと予想される領域）の間隔以下であるため、リーク電流の発生を防止できる。
【００２５】
本発明に係る第１の半導体装置において、第１のトランジスタ及び第２のトランジスタの導電型は、ｐ型であり、第１のシリサイド膜及び第２のシリサイド膜を構成する結晶粒の結晶粒径は、１０ｎｍ以上であって且つ１３０ｎｍ以下であることが好ましい。
【００２６】
本発明に係る第１の半導体装置において、第１のトランジスタ及び第２のトランジスタの導電型は、ｎ型であり、第１のシリサイド膜及び第２のシリサイド膜を構成する結晶粒の結晶粒径は、１０ｎｍ以上であって且つ７０ｎｍ以下であることが好ましい。
【００２７】
本発明に係る第１の半導体装置において、第１のシリサイド膜及び第２のシリサイド膜は、チタンシリサイド膜、コバルトシリサイド膜、ニッケルシリサイド膜、白金シリサイド膜、ハフニウムシリサイド膜、又はパラジウムシリサイド膜からなることが好ましい。
【００２８】
前記の目的を達成するため、本発明に係る第２の半導体装置は、半導体基板における素子分離領域に囲まれた活性領域上に、ゲート電極を有するトランジスタを備えた半導体装置において、トランジスタは、活性領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の側面上に形成されたサイドウォールスペーサと、活性領域におけるサイドウォールスペーサの外側方下に形成された高濃度拡散層と、高濃度拡散層の上部に形成されたシリサイド膜とを備え、シリサイド膜を構成する結晶粒の結晶粒径は、活性領域のゲート幅方向の幅以下であることを特徴とする。
【００２９】
本発明に係る第２の半導体装置によると、シリサイド膜を構成する結晶粒の結晶粒径が、活性領域のゲート幅方向の幅以下であるため、特に接合リーク電流の発生を防止できる。
【００３０】
本発明に係る第２の半導体装置において、トランジスタの導電型は、ｐ型であり、シリサイド膜を構成する結晶粒の結晶粒径は、１０ｎｍ以上であって且つ１３０ｎｍ以下であることが好ましい。
【００３１】
本発明に係る第２の半導体装置において、トランジスタの導電型は、ｎ型であり、シリサイド膜を構成する結晶粒の結晶粒径は、１０ｎｍ以上であって且つ７０ｎｍ以下であることが好ましい。
【００３２】
本発明に係る第２の半導体装置において、シリサイド膜は、チタンシリサイド膜、コバルトシリサイド膜、ニッケルシリサイド膜、白金シリサイド膜、ハフニウムシリサイド膜、又はパラジウムシリサイド膜からなることが好ましい。
【発明の効果】
【００３３】
本発明に係る半導体装置及びその製造方法によると、単体膜と含有膜とが順次積層された金属層が、半導体基板上に形成された状態で熱処理することにより、金属層の金属と高濃度拡散層のＳｉとを緩やかに且つ断続的に反応させることができるため、比較的小さい結晶粒径（例えば、第１のサイドウォールスペーサと第２のサイドウォールスペーサ間の間隔以下の結晶粒径、又は活性領域のゲート幅方向の幅以下の結晶粒径）を有し、且つ結晶粒径のバラツキの比較的小さいシリサイド膜を形成することができる。このため、シリサイド膜には、Ｓｉとの界面に凹凸の発生がなく、シリサイド膜での凸状に形成された部分によるリーク電流の発生を防止できる。
【発明を実施するための最良の形態】
【００３４】
以下に、本発明の各実施形態について、図面を参照しながら説明する。
【００３５】
ここで、リーク電流の累積分布（後述する図６(a) 及び(b) 参照）の結果、シリサイド膜の結晶粒径の分布（後述する図３(a) 及び(b) 参照）の結果等に基づいて、本件発明者らが鋭意検討を重ねた結果、従来のシリサイド膜でのＮｉＳｉ−Ｓｉ界面に凹凸が発生するメカニズムは、以下のように推測される。このメカニズムについて、図１１(a) 〜(e) を参照しながら説明する。図１１(a) 〜(e) は、従来のシリサイド膜でのＮｉＳｉ−Ｓｉ界面に凹凸が発生するメカニズムについて示す図である。なお、このメカニズムの説明は、簡略的に説明する為に、シリコンからなる半導体基板に形成されたｐ型（又はｎ型）拡散層の上部に、従来のシリサイド膜の形成方法を用いて従来のシリサイド膜を形成する場合を具体例に挙げて説明する。また、簡略的に図示する為に、図１１(b) 中に示す「種」は円状に図示し、及び図１１(c) 〜(d) 中に示す「結晶粒」は楕円状に図示しており、何れも実際の形状とは異なる場合がある。
【００３６】
図１１(a) に示すように、イオン注入法により、シリコンからなる半導体基板７００にｐ型不純物（又はｎ型不純物）を注入することにより、半導体基板７００にｐ型（又はｎ型）拡散層を形成する。その後、ＨＦ系薬液を用いた洗浄処理を行い、拡散層の表面に形成されている自然酸化膜（図示せず）等を除去した後、半導体基板７００上に、Ｎｉ膜からなる金属膜７０１を形成する。
【００３７】
次に、図１１(b) に示すように、１回目の熱処理が開始されると、拡散層の上部に、Ｎｉシリサイドの種７０２が不均一に拡散されて形成される。このように、１回目の熱処理の開始に伴い、金属膜７０１のＮｉが拡散層中に急激に拡散されるため、種７０２は、拡散層の上部に不均一に形成される。特に、Ｎｉ／Ｓｉ界面の清浄状態が不均一な場合、種７０２は、拡散層の上部により一層不均一に形成される。
【００３８】
次に、図１１(c) に示すように、１回目の熱処理が進むに従い、金属膜７０１のＮｉが、種７０２に向かって拡散されて、種７０２が成長してＮｉシリサイドの結晶粒７０３が形成されると共に、結晶粒７０３間の間隙に拡散路７０４が局所的に発生する。
【００３９】
次に、図１１(d) に示すように、１回目の熱処理がさらに進むに従い、金属膜７０１のＮｉが、局所的に発生した拡散路７０４を通って拡散される。これにより、深さ方向へのＮｉ拡散が支配的になり、拡散路７０４を塞ぐようにＮｉシリサイドの結晶粒７０５が形成される。
【００４０】
最後に、図１１(e) に示すように、半導体基板７００上に残存する未反応の金属膜７０１を除去した後、２回目の熱処理により、拡散層の上部にＮｉＳｉ膜からなるシリサイド膜７０６が形成される。なお、シリサイド膜７０６中に図示される点線は、結晶粒界を示す。
【００４１】
このようにして、比較的大きい結晶粒径を有しＮｉＳｉ／Ｓｉ界面に凹凸が発生し、深さ方向に伸びた異常成長部７０７、及び横方向に伸びた異常成長部７０８を有するシリサイド膜７０６が形成されると推測される。
【００４２】
ここで、シリサイド膜７０６において、深さ方向に伸びた異常成長部７０７、及び横方向に伸びた異常成長部７０８が形成される要因として、本件発明者等は以下のように推測する。
【００４３】
まず、深さ方向に伸びた異常成長部７０７が形成される要因を、本件発明者らは次のように推測する。従来のシリサイド膜の形成方法では、１回目の熱処理の開始に伴い、拡散層中に金属膜７０１のＮｉが急激に拡散され、種７０２が不均一に形成される（図１１(b) 参照）。そのため、結晶粒７０３が不均一に形成されて、拡散路７０４が局所的に発生し（図１１(c) 参照）、局所的に発生した拡散路７０４を通って、金属膜７０１のＮｉが拡散層中に継続的に拡散され、深さ方向に伸びる結晶粒７０５が形成される（図１１(d) 参照）。このため、図１１(e) に示すように、シリサイド膜７０６において、深さ方向に伸びた異常成長部７０７が形成されると推測される。
【００４４】
次に、横方向に伸びた異常成長部７０８が形成される要因を、本件発明者らは次のように推測する。従来のシリサイド膜の形成方法では、１回目の熱処理の開始に伴い、拡散層中に金属膜７０１のＮｉが急激に拡散され、１回目の熱処理の期間中、拡散層中への金属膜７０１のＮｉ拡散は、断続されることなく継続的に続く（図１１(b) 〜(d) 参照）。このため、結晶粒径は断続されることなく継続的に成長し、図１１(e) に示すように、シリサイド膜７０６において、横方向に伸びた異常成長部７０８が形成されると推測される。
【００４５】
従って、従来の半導体装置では、シリサイド膜のうち深さ方向に伸びた異常成長部（図１１(e)：７０７参照）が、高濃度拡散層の接合部に近接する、又は高濃度拡散層を突き抜けるため、接合リーク電流が発生すると考えられる。また、シリサイド膜のうち横方向に伸びた異常成長部（図１１(e)：７０８参照）が、サイドウォールスペーサ下にまで伸びるため、ソースドレイン間リーク電流が発生すると考えられる。
【００４６】
以上のように、従来の半導体装置の製造方法では、高濃度拡散層の接合深さに応じて所定の膜厚に設定された金属膜のＮｉと、Ｓｉとを急激に且つ継続的に反応させるため、不均一に形成された結晶粒が継続的に成長するので、比較的大きい結晶粒径を有するシリサイド膜が形成され、シリサイド膜において、深さ方向に伸びる異常成長部、及び横方向に伸びる異常成長部が形成される、すなわち、Ｓｉとの界面に凹凸が発生すると考えられる。
【００４７】
そこで、本件発明者等は、上記の考察に基づいてさらに鋭意検討を重ねた結果、シリサイド膜でのＳｉとの界面に凹凸が発生することを防止するには、比較的小さい結晶粒径を有するシリサイド膜を形成することが重要であることを見出し、さらに、金属（例えばＮｉ）とＳｉとを緩やかに且つ断続的に反応させることによって、均一に形成された結晶粒を断続的に成長させて、比較的小さい結晶粒径を有するシリサイド膜が形成されることを見出した。
【００４８】
（第１の実施形態）
以下に、本発明の第１の実施形態に係るシリサイド膜の形成方法について、図１(a) 〜(c) を参照しながら説明する。図１(a) 〜(c) は、本発明の第１の実施形態に係るシリサイド膜の形成方法を工程順に示す要部工程断面図である。
【００４９】
図１(a) に示すように、イオン注入法により、シリコンからなる半導体基板１００にｐ型不純物（又はｎ型不純物）を注入し、半導体基板１００にｐ型（又はｎ型）拡散層を形成する。その後、ｉｎ−ｓｉｔｕ前処理により、拡散層の表面に形成されている自然酸化膜（図示せず）等を除去する。ここで、ｉｎ−ｓｉｔｕ前処理とは、次の通りである。マイクロ波電源が１ｋＷ，ガス流量がＮ2／Ｈ2／ＮＦ3＝８５０／１００／２００ｃｃ／ｍｉｎ，圧力が４００Ｐａの下、水素ガスにマイクロ波を照射して水素ラジカルを生成し、ＮＦ3ガスを活性化させて、ＮＨxＦyガス（エッチャントガス）を生成する。このエッチャントガスを、リモートプラズマ方式により、半導体基板１００上に供給し、該エッチャントガスと、拡散層表面の自然酸化膜とを反応させて、自然酸化膜を除去する（すなわち、ケミカルドライエッチング法により、自然酸化膜を除去する）。その後、エッチャントガスと自然酸化膜との反応時に生成した副生成物を、１８０℃，１００秒のアニール処理により、昇華させて除去する。このようにして、表面の清浄状態が均一の拡散層を得る。
【００５０】
次に、図１(b) に示すように、スパッタ法により、Ｎｉ膜からなる単体膜と、窒素を含有しＮｉ膜からなる含有膜とが順次積層された金属層１０３を形成する。詳細には、金属層１０３は、図１(b) に示すように、単体膜１０１ａ，含有膜１０２ａ，単体膜１０１ｂ，含有膜１０２ｂ，及び単体膜１０１ｃが順次積層された層である。ここで、単体膜１０１ａ，１０１ｂ，１０１ｃとしては、例えば、ガス流量がＡｒ＝８０ｃｃ／ｍｉｎ，圧力が０．４Ｐａ，ＤＣパワーが３ｋＷの下、１０秒間の成膜を行い、膜厚が５ｎｍの単体膜を形成する。また、含有膜１０２ａ，１０２ｂとしては、例えば、ガス流量がＡｒ／Ｎ2＝４０／６０ｃｃ／ｍｉｎ，圧力が０．０５Ｐａ，ＤＣパワーが３ｋＷの下、２０秒間の成膜を行い、膜厚が５．５ｎｍの含有膜を形成する。
【００５１】
次に、図１(c) に示すように、例えば３３０℃，６０秒の１回目の熱処理を行い、金属層１０３のＮｉと、拡散層のＳｉとを反応させる。その後、硫酸若しくは塩酸と過酸化水素水とを混合させた酸性薬液、又は水酸化アンモニウムと過酸化水素水とを混合させたアルカリ性薬液を用いて、半導体基板１００上に残存する未反応の金属層１０３を除去する。その後、例えば４５０℃，６０秒の２回目の熱処理を行う。このようにして、拡散層の上部に、ＮｉＳｉ膜からなるシリサイド膜１０４を形成する。なお、シリサイド膜１０４中に図示される点線は、結晶粒界を示す。
【００５２】
以上のようにして、本実施形態に係るシリサイド膜を形成することができる。
【００５３】
本実施形態によると、従来のようにＮｉ膜のみからなる金属膜を採用するのではなく、図１(b) に示すように、Ｎｉ膜のみからなる単体膜と、窒素を含有しＮｉ膜からなる含有膜とが順次積層された金属層１０３を用いる。これにより、金属層１０３のＮｉと拡散層のＳｉとを緩やかに且つ断続的に反応させることができるため、拡散層の上部に均一に形成された結晶粒を断続的に成長させて、比較的小さい結晶粒径（具体的には例えば、サイドウォールスペーサ間の間隔以下の結晶粒径、又は活性領域のゲート幅方向の幅以下の結晶粒径）を有するシリサイド膜１０４を形成することができる。このため、シリサイド膜１０４でのＮｉＳｉ／Ｓｉ界面に凹凸が発生することを防止できる。
【００５４】
すなわち、従来では、Ｎｉ膜のみからなる金属膜において、その膜厚を、高濃度拡散層の接合深さのみを考慮して設定するのに対し、本実施形態では、単体膜と含有膜とが順次積層された金属層において、単体膜の膜厚、含有膜の膜厚、及び含有膜の窒素含有量を、高濃度拡散層の接合深さに加えて、シリサイド膜が形成される領域のスケールを考慮して設定する。具体的には例えば、高濃度拡散層の接合深さに加えて、シリサイド膜が形成される領域のうち最も狭い領域（具体的には例えば、サイドウォールスペーサ間に挟まれた高濃度拡散層、又はゲート電極と直交する素子分離領域間に挟まれた高濃度拡散層）を考慮して設定する。これにより、従来のような無秩序なＮｉ拡散ではなく、多段階に分けて制御されたＮｉ拡散を実現できるので、シリサイド膜でのＳｉとの界面に凹凸が発生することを防止できる。
【００５５】
また、近年、Ｎｉの急激な拡散の抑制を目的に、半導体基板とＮｉ膜のみからなる金属膜との間に、抑制膜が介在している状態で熱処理する方法が提案されているが、この方法では、シリサイド反応の初期段階において抑制膜による抑制効果が得られたとしても、抑制膜が破れた途端に、この破れを通じてＮｉが深さ方向に向かって支配的に拡散されて、異常成長部を有するシリサイド膜が形成されるという問題がある。これに対し、本実施形態では、半導体基板上に、単体膜と含有膜とが順次積層された金属層が形成された状態で熱処理する方法を採用するため、Ｎｉの急激な拡散を効果的に抑制することができる。
【００５６】
ここで、リーク電流の累積分布（後述する図６(a) 及び(b) 参照）の結果、シリサイド膜の結晶粒径の分布（後述する図３(a) 及び(b) 参照）の結果等に基づいて、本件発明者らは、本発明のシリサイド膜が形成されるメカニズムについて、以下のように推測する。このメカニズムについて、図２(a) 〜(f) を参照しながら説明する。図２(a) 〜(f) は、本発明のシリサイド膜が形成されるメカニズムについて示す図である。なお、図２(a) は前述の図１(b) と対応し、図２(f) は前述の図１(c) と対応している。また、このメカニズムの説明は、簡略的に図示する為に、図２(b) 中に示す「種」、及び図２(c) 〜(e) 中に示す「結晶粒」は、何れも円状に図示しており、実際の形状とは異なる場合がある。
【００５７】
１回目の熱処理の開始に伴い、主に単体膜１０１ａのＮｉが、拡散層中に均一に拡散される。これにより、図２(b) に示すように、拡散層の上部に、Ｎｉシリサイドの種２００が均一に形成される。このように、本実施形態では、拡散層中に拡散されるＮｉの拡散源は主に単体膜１０１ａであり、単体膜１０１ａは膜厚が比較的薄く形成されていること、拡散層の表面の清浄状態が均一であることから、種２００は拡散層の上部に均一に形成される。
【００５８】
１回目の熱処理が進むに従い、膜厚が比較的薄い単体膜１０１ａのＮｉが、種２００に向かって緩やかに拡散されて種２００が緩やかに成長し、Ｎｉシリサイドの結晶粒（図２(c)：２０１参照）が形成される。
【００５９】
単体膜１０１ａのＮｉが消費されると、図２(c) に示すように、含有膜１０２ａが半導体基板１００上を覆う。これにより、含有膜１０２ａ上に形成された単体膜１０１ｂからのＮｉ拡散を抑制する。
【００６０】
それと共に、窒素を含有する含有膜１０２ａのＮｉが、結晶粒２０１間の間隙に発生している均一な拡散路（図２(c)：矢印参照）を通って緩やかに拡散されると共に、結晶粒２０１に向かって緩やかに拡散される。これにより、Ｎｉが急激に拡散されて不均一な拡散路が発生することを防止すると共に、結晶粒２０１が急激に成長してその結晶粒径が急激に大きくなることを防止する。このように、均一な粒界拡散により、拡散層中に新たなＮｉシリサイドの種を均一に形成し、その種を緩やかに成長させて新たなＮｉシリサイドの結晶粒を均一に形成する。このようにして、結晶粒径の小さい結晶粒を層状に形成する。
【００６１】
なお、単体膜からのＮｉ拡散速度は、含有膜からのＮｉ拡散速度よりも速いと推測される。これは、窒素の有無に基づく差異によるものと考えている。また、均一な拡散路を通って拡散されるＮｉ量は、結晶粒に向かって拡散されるＮｉ量よりも多いと推測される。これは、結晶粒に向かって拡散されるＮｉは結晶粒（すなわちＮｉシリサイド）に供給されるのに対し、均一な拡散路を通って拡散されるＮｉは拡散層中のＳｉに供給されることによるものと考えている。
【００６２】
含有膜１０２ａのＮｉが消費されると、単体膜１０１ｂが半導体基板１００上を覆う。そして、単体膜１０１ｂのＮｉが、均一なＮｉ拡散路を通って緩やかに拡散されてＮｉシリサイドの結晶粒（図２(d)：２０２参照）が均一に形成されると共に、結晶粒に向かって緩やかに拡散されて結晶粒が緩やかに成長し、Ｎｉシリサイドの結晶粒（図２(d)：２０３参照）が形成される。
【００６３】
単体膜１０１ｂのＮｉが消費されると、図２(d) に示すように、含有膜１０２ｂが半導体基板１００上を覆う。これにより、含有膜１０２ｂ上に形成された単体膜１０１ｃからのＮｉ拡散を抑制する。それと共に、含有膜１０２ｂのＮｉが、結晶粒２０３間の間隙に発生している均一な拡散路（図２(d)：矢印参照）を通って緩やかに拡散されると共に、結晶粒２０３に向かって緩やかに拡散される。
【００６４】
含有膜１０２ｂのＮｉが消費されると、図２(e) に示すように、単体膜１０１ｃが半導体基板１００上を覆う。そして、単体膜１０１ｃのＮｉが、均一なＮｉ拡散路（図２(e)：矢印参照）を通って緩やかに拡散されて結晶粒２０２が緩やかに成長し、Ｎｉシリサイドの結晶粒２０４が形成されると共に、結晶粒２０３に向かって緩やかに拡散されて結晶粒２０３が緩やかに成長し、Ｎｉシリサイドの結晶粒２０５が形成される。
【００６５】
その後、半導体基板１００上に残存する未反応の金属層１０３を除去した後、２回目の熱処理を行う。このようにして、図２(f) に示すように、比較的小さい結晶粒径を有し、ＮｉＳｉ／Ｓｉ界面に凹凸の発生のないシリサイド膜１０４が形成されると推測される。
【００６６】
以下に、本発明の効果について有効に説明する為に、第１の実施形態に係るシリサイド膜の形成方法で形成された本発明のシリサイド膜と、従来のシリサイド膜の形成方法で形成された従来のシリサイド膜とを比較しながら説明する。
【００６７】
本件発明者らが、結晶粒径（グレインサイズ）について、本発明のシリサイド膜と従来のシリサイド膜とで比較したところ、以下に示すことが判った。結晶粒径の結果について、図３(a) 及び(b) を参照しながら説明する。図３(a) 及び(b) は、シリサイド膜の結晶粒径の分布を示すグラフである。具体的には、図３(a) は、ｐ型拡散層の上部に形成されたシリサイド膜の結晶粒径の分布を示すグラフであり、詳細には、実線は本発明のシリサイド膜について示し、破線は従来のシリサイド膜について示す。一方、図３(b) は、ｎ型拡散層の上部に形成されたシリサイド膜の結晶粒径の分布を示すグラフであり、詳細には、実線は本発明のシリサイド膜について示し、破線は従来のシリサイド膜について示す。
【００６８】
ここで、結晶粒径の評価方法は、次の通りである。
【００６９】
従来のシリサイド膜、及び本発明のシリサイド膜のそれぞれのＳＥＭ（走査型顕微鏡写真）像、又はＴＥＭ（透過型顕微鏡写真）像に対し、線インターセプト法を用いて、平均結晶粒径を求めた。なお、ＳＥＭ像（又はＴＥＭ像）については、結晶粒の面積に対し約１０倍の面積を有するＳＥＭ像（又はＴＥＭ像）領域を対象とした。
【００７０】
まず、ｐ型拡散層の上部に形成された従来のシリサイド膜と、ｐ型拡散層の上部に形成された本発明のシリサイド膜とを比較したところ、以下に示すことが判明した。
【００７１】
従来のシリサイド膜の場合、図３(a) の破線に示すように、頻度の最も高い結晶粒径は１２０ｎｍ〜１３０ｎｍであり、結晶粒径の範囲は数１０ｎｍ〜２００ｎｍ強である。このことから、１）頻度の最も高い結晶粒径は１２０ｎｍ〜１３０ｎｍと非常に大きいこと、２）結晶粒径の範囲は数１０ｎｍから２００ｎｍ強までに至り、結晶粒径のバラツキが大きいこと、が判明した。
【００７２】
これに対し、本発明のシリサイド膜の場合、図３(a) の実線に示すように、頻度の最も高い結晶粒径は６０ｎｍであり、結晶粒径の範囲は１０ｎｍ〜１３０ｎｍである。このことから、１）頻度の最も高い結晶粒径は、従来に比べて約２分の１にまで小さくなっていること、２）結晶粒径のバラツキは、従来に比べて小さくなっていること、が判明した。
【００７３】
次に、ｎ型拡散層の上部に形成された従来のシリサイド膜と、ｎ型拡散層の上部に形成された本発明のシリサイド膜とを比較したところ、以下に示すことが判明した。
【００７４】
従来のシリサイド膜の場合、図３(b) の破線に示すように、頻度の最も高い結晶粒径は１６０ｎｍ〜１８０ｎｍであり、結晶粒径の範囲は１００ｎｍ弱〜３００ｎｍ弱である。このことから、１）頻度の最も高い結晶粒径は１６０ｎｍ〜１８０ｎｍと非常に大きいこと、２）結晶粒径の範囲は１００ｎｍ弱から３００ｎｍ弱までに至り、バラツキが大きいこと、が判明した。
【００７５】
これに対し、本発明のシリサイド膜の場合、図３(b) の実線に示すように、頻度の最も高い結晶粒径は、３０ｎｍであり、結晶粒径の範囲は１０ｎｍ〜７０ｎｍである。このことから、１）頻度の最も高い結晶粒径は、従来に比べて約６分の１にまで小さくなっていること、２）結晶粒径のバラツキは、従来に比べて極めて小さくなっていること、が判明した。
【００７６】
これらのことから、Ｓｉとの界面に凹凸の発生のないシリサイド膜を実現するには、結晶粒径を小さくすると共にそのバラツキを小さくすることが重要であることが判る。
【００７７】
以下に、シリサイド膜の結晶粒径を小さくすることが、リーク電流の発生の防止に効果的である理由について、図４(a) 及び図４(b) を参照しながら説明する。図４(a) は、高濃度拡散層の上部に本発明のシリサイド膜が形成された場合について示す図であり、図４(b) は高濃度拡散層の上部に従来のシリサイド膜が形成された場合について示す図である。この説明では、図４(a) 及び(b) に示すように、サイドウォールスペーサ幅Ｗaが４０ｎｍ、互いに隣り合うサイドウォールスペーサ間の間隔Ｗbが６０ｎｍ、互いに隣り合うゲート電極間の間隔Ｗcが１４０ｎｍの半導体装置を具体例に挙げて説明する。
【００７８】
例えば、ｐ型拡散層の上部に形成された従来のシリサイド膜の場合、頻度の最も高い結晶粒径は１２０ｎｍ〜１３０ｎｍであり（図３(a) 参照）、図４(b) に示すように、ｐ型高濃度拡散層の上部に形成されるシリサイド膜の結晶粒Ｐの結晶粒径が１２０ｎｍ〜１３０ｎｍであり、結晶粒Ｐの形状が円状であると仮定すると、結晶粒Ｐはサイドウォールスペーサ間の領域を超えてサイドウォールスペーサ下にも存在しており、ソースドレイン間リーク電流が発生することが判る。また、ｎ型拡散層の上部に形成された従来のシリサイド膜の場合、頻度の最も高い結晶粒径は１６０ｎｍ〜１８０ｎｍであり（図３(b) 参照）、図４(b) に示すように、ｎ型高濃度拡散層の上部に形成されるシリサイド膜の結晶粒Ｎの結晶粒径が１６０ｎｍ〜１８０ｎｍであり、結晶粒Ｎの形状が円状であると仮定すると、結晶粒Ｎはサイドウォールスペーサ間の領域を超えてサイドウォールスペーサ下にも存在しており、ソース・ドレイン間リーク電流が発生することが判る。
【００７９】
なお、図４(b) では、結晶粒Ｐ及び結晶粒Ｎの中央が、サイドウォールスペーサ間の中央に位置する場合を具体例に挙げて説明したが、結晶粒Ｐ及び結晶粒Ｎの中央が、サイドウォールスペーサ間の何れに位置する場合であっても、結晶粒径がサイドウォールスペーサ間の間隔Ｗｂである６０ｎｍを超えると、ソースドレイン間リーク電流が発生することは言うまでもない。
【００８０】
これに対し、ｐ型拡散層の上部に形成された本発明のシリサイド膜の場合、頻度の最も高い結晶粒径は６０ｎｍであり（図３(a) 参照）、図４(a) に示すように、ｐ型高濃度拡散層の上部に形成されるシリサイド膜の結晶粒Ｐの結晶粒径が６０ｎｍであり、結晶粒Ｐの形状が円状であると仮定すると、結晶粒Ｐはサイドウォールスペーサ間の領域に存在しており、ソース・ドレイン間リーク電流が発生することはない。但し、結晶粒Ｐの中央が、図４(a) に示すようにサイドウォールスペーサ間の中央に位置せず、サイドウォールスペーサ間の中央から外れて位置する場合、結晶粒Ｐがサイドウォールスペーサ下にも存在する可能性が高くなるものの、本発明のシリサイド膜が、従来のシリサイド膜と比較して、ソースドレイン間リーク電流の発生を有効に防止できることが判る。また、ｎ型拡散層の上部に形成された本発明のシリサイド膜の場合、頻度の最も高い結晶粒径は３０ｎｍであり（図３(b) 参照）、図４(a) に示すように、ｎ型高濃度拡散層の上部に形成されるシリサイド膜の結晶粒Ｎの結晶粒径が３０ｎｍであり、結晶粒Ｎの形状が円状であると仮定すると、結晶粒Ｎはサイドウォールスペーサ間の領域に存在しており、ソース・ドレイン間リーク電流が発生することはない。加えて、結晶粒Ｎの中央が、図４(a) に示すようにサイドウォールスペーサ間の中央に位置せず、サイドウォールスペーサ間の中央から外れて位置する場合においても、結晶粒Ｎがサイドウォールスペーサ下に存在する可能性は低く、本発明のシリサイド膜が、従来のシリサイド膜と比較して、ソースドレイン間リーク電流の発生を非常に有効に防止できることが判る。
【００８１】
なお、第１の実施形態では、含有膜１０２ａ，１０２ｂとして、窒素を含有するＮｉ膜を用いた場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えば酸素を含有するＮｉ膜を用いた場合においても、第１の実施形態と同様の効果を得ることができる。
【００８２】
また、第１の実施形態では、金属層１０３に含まれる金属としてニッケルを用いた場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えば、チタン、コバルト、白金、ハフニウム、又はパラジウムを用いてもよく、その場合、シリサイド膜１０４として、チタンシリサイド膜、コバルトシリサイド膜、白金シリサイド膜、ハフニウムシリサイド膜、又はパラジウムシリサイド膜が形成される。
【００８３】
また、第１の実施形態では、金属層１０３として、単体膜１０１ａ，含有膜１０２ａ，単体膜１０１ｂ，含有膜１０２ｂ，及び単体膜１０１ｃの５膜が順次積層された金属層を用いた場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
【００８４】
第１に例えば、単体膜と含有膜との２膜が順次積層された金属層を用いてもよい。この場合、単体膜の膜厚を薄く、含有膜の膜厚を厚く形成することが好ましい。これにより、金属層に含まれる金属を、拡散層中に緩やかに且つ断続的に拡散させることができる。
【００８５】
第２に例えば、単体膜、含有膜、及び単体膜の３膜が順次積層された金属層を用いてもよい。この場合、上記の場合と同様に単体膜の膜厚を薄く、含有膜の膜厚を厚く形成することが好ましい。なお、金属層の構成が３膜以上の場合、単体膜の膜厚と含有膜の膜厚とを同一に形成してもよい。
【００８６】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、図５(a) 〜(c) を参照しながら説明する。図５(a) 〜(c) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。なお、第２の実施形態に係る半導体装置は、第１の実施形態に係るシリサイド膜の形成方法を用いて形成されたシリサイド膜を、高濃度拡散層の上部に有する半導体装置である。
【００８７】
図５(a) に示すように、ＳＴＩ（Shallow Trench Isolation）法により、シリコンからなる半導体基板３００の上部に、トレンチ内に絶縁膜が埋め込まれた素子分離領域３０１を選択的に形成する。これにより、素子分離領域３０１によって囲まれた半導体基板３００からなる活性領域３００ｘが形成される。
【００８８】
次に、活性領域３００ｘ上に、例えば膜厚が２ｎｍのシリコン酸化膜からなる第１のゲート絶縁膜３０２ａを介して、例えば膜厚が１２０ｎｍのポリシリコン膜からなる第１のゲート電極３０３ａを形成すると共に、活性領域３００ｘ上に、例えば膜厚が２ｎｍのシリコン酸化膜からなる第２のゲート絶縁膜３０２ｂを介して、例えば膜厚が１２０ｎｍのポリシリコン膜からなる第２のゲート電極３０３ｂを形成する。その後、イオン注入法により、第１，第２のゲート電極３０３ａ，３０３ｂをマスクにして、活性領域３００ｘにｐ型不純物（又はｎ型不純物）を注入することにより、活性領域３００ｘにおける第１のゲート電極３０３ａの側方下に、接合深さが比較的浅いｐ型（又はｎ型）第１の低濃度拡散層３０４ａを形成すると共に、活性領域３００ｘにおける第２のゲート電極３０３ｂの側方下に、接合深さが比較的浅いｐ型（又はｎ型）第２の低濃度拡散層３０４ｂを形成する。
【００８９】
次に、第１のゲート電極３０３ａの側面上に第１のサイドウォールスペーサ３０５ａを形成すると共に、第２のゲート電極３０３ｂの側面上に第２のサイドウォールスペーサ３０５ｂを形成する。その後、イオン注入法により、第１，第２のゲート電極３０３ａ，３０３ｂ及び第１，第２のサイドウォールスペーサ３０５ａ，３０５ｂをマスクにして、活性領域３００ｘにｐ型不純物（又はｎ型不純物）を注入することにより、活性領域３００ｘにおける第１のサイドウォールスペーサ３０５ａの外側方下に、ｐ型（又はｎ型）第１の高濃度拡散層３０６ａを形成すると共に、活性領域３００ｘにおける第２のサイドウォールスペーサ３０５ｂの外側方下に、ｐ型（又はｎ型）第２の高濃度拡散層３０６ｂを形成する。
【００９０】
次に、第１の実施形態でのｉｎ−ｓｉｔｕ前処理の条件と同様の条件で、第１，第２の高濃度拡散層３０６ａ，３０６ｂの表面、及び第１，第２のゲート電極３０３ａ，３０３ｂの表面に形成されている自然酸化膜（図示せず）等を除去する。
【００９１】
次に、図５(b) に示すように、第１の実施形態での金属層（図１(a)：１０８参照）形成条件と同様の条件で、半導体基板３００上に、単体膜３０７ａ、含有膜３０８ａ、単体膜３０７ｂ、含有膜３０８ｂ、及び単体膜３０７ｃが順次積層された金属層３０９を形成する。
【００９２】
次に、図５(c) に示すように、ＲＴＡ装置を用いて、例えば３３０℃，６０秒の１回目の熱処理を行い、第１，第２のゲート電極３０３ａ，３０３ｂ及び第１，第２の高濃度拡散層３０６ａ，３０６ｂのＳｉと金属層３０９のＮｉとを反応させる。その後、例えば硫酸若しくは塩酸と過酸化水素水とを混合させた酸性薬液、又は水酸化アンモニウムと過酸化水素水とを混合させたアルカリ性薬液を用いて、半導体基板３００上に残存する未反応の金属層３０９を除去する。その後、例えば４５０℃，６０秒の２回目の熱処理を行う。このようにして、第１のゲート電極３０３ａの上部にＮｉＳｉ膜からなる第１のゲート上シリサイド膜３１０ａを形成すると共に、第１の高濃度拡散層３０６ａの上部にＮｉＳｉ膜からなるシリサイド膜３１１ａを形成する。一方、第２のゲート電極３０３ｂの上部にＮｉＳｉ膜からなる第２のゲート上シリサイド膜３１０ｂを形成すると共に、第２の高濃度拡散層３０６ｂの上部にＮｉＳｉ膜からなるシリサイド膜３１１ｂを形成する。
【００９３】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【００９４】
本実施形態によると、Ｎｉ膜からなる単体膜と、窒素を含有しＮｉ膜からなる含有膜とが順次積層された金属層３０９が、半導体基板３００上の全面に形成された状態で熱処理することにより、金属層３０９のＮｉと高濃度拡散層３０６ａ，３０６ｂのＳｉとを緩やかに且つ断続的に反応させることができるため、比較的小さい結晶粒径（すなわち、第１のサイドウォールスペーサ３０５ａと第２のサイドウォールスペーサ３０５ｂ間の間隔以下の結晶粒径）を有し、且つ結晶粒径のバラツキの比較的小さいシリサイド膜３１１ａ，３１１ｂを形成することができる。このため、シリサイド膜３１１ａ，３１１ｂには、ＮｉＳｉ／Ｓｉ界面に凹凸の発生がなく、深さ方向に伸びる異常成長部（図１１(e)：７０７参照）による接合リーク電流の発生を防止できると共に、横方向に伸びる異常成長部（図１１(e)：７０８参照）によるソースドレイン間リーク電流の発生を防止できる。
【００９５】
以下に、本発明の効果について有効に説明する為に、第２の実施形態に係る半導体装置の製造方法で製造された本発明の半導体装置と、従来の半導体装置の製造方法で製造された従来の半導体装置とを比較しながら説明する。
【００９６】
本件発明者らが、リーク電流について、本発明の半導体装置と従来の半導体装置とで比較したところ、以下に示すことが判った。リーク電流の結果について、図６(a) 及び(b) を参照しながら説明する。図６(a) 及び(b) は、リーク電流の累積分布を示すグラフである。具体的には、図６(a) は、ｐ型ＭＯＳトランジスタでの接合リーク電流の累積分布を示すグラフであり、詳細には、○は本発明の半導体装置について示し、△は従来の半導体装置について示す。一方、図６(b) は、ｎ型ＭＯＳトランジスタでのソースドレイン間リーク電流の累積分布を示すグラフであり、詳細には、○は本発明の半導体装置について示し、△は従来の半導体装置について示す。なお、図６(a) 中での横軸は接合リーク電流を示し、図６(b) 中での横軸はソースドレイン間リーク電流を示し、例えば１．Ｅ−０２とは１×１０-2を意味する。
【００９７】
まず、ｐ型ＭＯＳトランジスタでの接合リーク電流について、従来と本発明とで比較したところ、以下に示すことが判明した。
【００９８】
図６(a) に示すように、従来の場合、約半数のショットが主分布から外れており、このことから、約半数のショットにおいて接合リーク電流が劣化していることが判る。これに対し、本発明の場合、何れのショットにおいても接合リーク電流の劣化は観測されない。
【００９９】
次に、ｎ型ＭＯＳトランジスタでのソースドレイン間リーク電流について、従来と本発明とで比較したところ、以下に示すことが判明した。
【０１００】
図６(b) に示すように、従来の場合、約半数のショットが主分布から外れており、このことから、約半数のショットにおいてソースドレイン間リーク電流が劣化していることが判る。これに対し、本発明の場合、何れのショットにおいてもソースドレイン間リーク電流の劣化は観測されない。
【０１０１】
このように、本発明の半導体装置では、従来の半導体装置と比較して、ｐ型ＭＯＳトランジスタでの接合リーク電流の発生を有効に防止できると共に、ｎ型ＭＯＳトランジスタでのソースドレイン間リーク電流の発生を有効に防止できることが判る。
【０１０２】
なお、上記の説明では、ｐ型ＭＯＳトランジスタにおいて発生するリーク電流のうち、ソースドレイン間リーク電流よりも発生頻度の高い接合リーク電流を具体例に挙げて検討した。一方、ｎ型ＭＯＳトランジスタにおいて発生するリーク電流のうち、接合リーク電流よりも発生頻度の高いソースドレイン間リーク電流を具体例に挙げて検討した。
【０１０３】
また、本件発明者らは、本発明の半導体装置の構造、及び従来の半導体装置の構造を解析するために、ＴＥＭ像を用いて、各半導体装置の断面（詳細には、ｐ型ＭＯＳトランジスタの断面）の解析を行った。ｐ型ＭＯＳトランジスタの断面ＴＥＭ像について、本発明と従来とで比較したところ、以下に示すことが判った。ｐ型ＭＯＳトランジスタの断面ＴＥＭ像について、図７及び図８を参照しながら説明する。図７は、本発明の半導体装置を構成するｐ型ＭＯＳトランジスタの断面ＴＥＭ像である。一方、図８は、従来の半導体装置を構成するｐ型ＭＯＳトランジスタの断面ＴＥＭ像である。
【０１０４】
図８に示すように、従来の場合、サイドウォールスペーサ４０２間に挟まれた高濃度拡散層の上部に形成されたシリサイド膜４０４Ｂは、ＮｉＳｉ−Ｓｉ界面において凸凹が顕著に発生していることが判明した。さらに、シリサイド膜４０４Ｂは、サイドウォールスペーサ４０２下に入り込んで形成されていることも判明した。
【０１０５】
これに対し、本発明の場合、サイドウォールスペーサ４０２間に挟まれた高濃度拡散層の上部に形成されたシリサイド膜４０４Ａは、ＮｉＳｉ−Ｓｉ界面において凹凸が発生しておらず、その界面が非常にスムーズであることが判明した。さらに、シリサイド膜４０４Ａは、サイドウォールスペーサ４０２下に入り込んで形成されていないことも判明した。
【０１０６】
このように、本発明のシリサイド膜４０４Ａは、従来のシリサイド膜４０４Ｂのように深さ方向の異常成長部４０８、及び横方向の異常成長部４０９が形成されないため、本発明の半導体装置では、深さ方向の異常成長部による接合リーク電流の発生を防止できると共に、横方向の異常成長部によるソースドレイン間リーク電流の発生を防止できることが判る。
【０１０７】
なお、断面ＴＥＭ像の検討に用いた半導体装置の構成は、以下に示す通りである。
【０１０８】
この半導体装置は、シリコンからなる半導体基板４００と、半導体基板４００上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極４０１と、ゲート電極４０１の側面上に形成された断面形状がＬ字状のサイドウォールスペーサ４０２と、活性領域におけるゲート電極４０１の側方下に形成された低濃度拡散層と、活性領域におけるサイドウォールスペーサ４０２の外側方下に形成された高濃度拡散層と、ゲート電極４０１の上部に形成されたゲート上シリサイド膜４０３と、高濃度拡散層の上部に形成されたシリサイド膜（図７：４０４Ａ，図８：４０４Ｂ）と、ゲート電極４０１上に形成されたライナー膜４０５（特に図８参照）と、ライナー膜４０５上に形成された層間絶縁膜４０６と、ライナー膜４０５及び層間絶縁膜４０６中に形成され、シリサイド膜（図７：４０４Ａ，図８：４０４Ｂ）を介して高濃度拡散層と電気的に接続するコンタクトプラグ４０７とを備えている。
【０１０９】
なお、第２の実施形態では、素子分離領域に囲まれた活性領域上に２つ以上のＭＯＳトランジスタを有する半導体装置において、リーク電流の発生頻度が最も高いと予想されるサイドウォールスペーサ間に挟まれた高濃度拡散層（すなわち、シリサイド膜が形成される領域のうち最も狭い領域）に着目して、シリサイド膜を構成する結晶粒の結晶粒径を、サイドウォールスペーサ間の間隔以下とすることによって、リーク電流の発生を防止する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
【０１１０】
その他の変形例について、図９(a) 及び(b) を参照しながら説明する。図９(a) 及び(b) は、本発明のその他の変形例に係る半導体装置の構造について示す断面図である。具体的には、図９(a) はゲート長方向の断面図であり、一方、図９(b) はゲート幅方向の断面図であって、詳細には、図９(a) に示すIXb-IXb線における断面図である。
【０１１１】
図９(a) に示す半導体装置は、素子分離領域５０１に囲まれた半導体基板５００からなる活性領域５００ｘと、活性領域５００ｘ上に形成されたゲート絶縁膜５０２と、ゲート絶縁膜５０２上に形成されたゲート電極５０３と、ゲート電極５０３の側面上に形成されたサイドウォールスペーサ５０５と、活性領域５００ｘにおけるゲート電極５０３の側方下に形成された低濃度拡散層５０４と、活性領域５００ｘにおけるサイドウォールスペーサ５０５の外側方下に形成された高濃度拡散層５０６と、ゲート電極５０３の上部に形成されたゲート上シリサイド膜５１０と、高濃度拡散層５０６の上部に形成されたシリサイド膜５１１とを備えている。
【０１１２】
図９(a) に示すように、素子分離領域５０１に囲まれた活性領域５００ｘ上にＭＯＳトランジスタを有する半導体装置において、活性領域５００ｘのゲート幅方向の幅（図９(b)：Ｗ参照）が非常に狭い場合、ゲート電極５０３と直交する素子分離領域５０１間に挟まれた高濃度拡散層５０６において、シリサイド膜が深さ方向に伸びて形成される可能性が非常に高く、接合リーク電流が発生する可能性が非常に高い。
【０１１３】
そのため、リーク電流の発生頻度が最も高いと予想される素子分離領域５０１間に挟まれた高濃度拡散層５０６に着目して、シリサイド膜５１１を構成する結晶粒の結晶粒径を、活性領域５００ｘのゲート幅方向の幅（すなわち、ゲート電極５０３と直交する素子分離領域５０１間の間隔）Ｗ以下とすることによって、リーク電流の発生を防止できる。
【０１１４】
このようなシリサイド膜５１１の形成は、第２の実施形態と同様に、半導体基板５００上の全面に、単体膜と含有膜とが順次積層された金属層が形成された状態で熱処理することにより行うことができる。これにより、比較的小さい結晶粒径を有し、且つ結晶粒径のバラツキの比較的少ないシリサイド膜５１１、すなわち、Ｓｉとの界面に凹凸の発生のないシリサイド膜５１１を形成することができる。なお、シリサイド膜５１１を構成する結晶粒の結晶粒径を、活性領域５００ｘのゲート幅方向の幅Ｗ以下とするには、単体膜の膜厚、含有膜の膜厚、及び含有膜のガス含有量を、適宜設定することによって実現できる。
【０１１５】
以上のように、半導体装置においてシリサイド膜が形成される領域のうち最も狭い領域、すなわち、リーク電流の発生頻度が最も高いと予想される領域に着目して、シリサイド膜を構成する結晶粒の結晶粒径を設定することにより、リーク電流の発生を防止できる。
【０１１６】
また、第２の実施形態では、含有膜３０８ａ，３０８ｂとして、窒素を含有するＮｉ膜を用いた場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えば酸素を含有するＮｉ膜を用いた場合においても、第２の実施形態と同様の効果を得ることができる。
【０１１７】
また、第２の実施形態では、金属層３０９に含まれる金属としてニッケルを用いた場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えば、チタン、コバルト、白金、ハフニウム、又はパラジウムを用いてもよく、その場合、シリサイド膜３１１ａ，３１１ｂとして、チタンシリサイド膜、コバルトシリサイド膜、白金シリサイド膜、ハフニウムシリサイド膜、又はパラジウムシリサイド膜が形成される。
【０１１８】
また、第２の実施形態では、金属層３０９として、単体膜３０７ａ，含有膜３０８ａ，単体膜３０７ｂ，含有膜３０８ｂ，単体膜３０７ｃが順次積層された金属層を用いた場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
【産業上の利用可能性】
【０１１９】
以上説明したように、本発明は、高濃度拡散層の上部にシリサイド膜を有する半導体装置及びその製造方法に有用である。
【図面の簡単な説明】
【０１２０】
【図１】(a) 〜(c) は、本発明の第１の実施形態に係るシリサイド膜の形成方法を工程順に示す要部工程断面図である。
【図２】(a) 〜(f) は、本発明のシリサイド膜が形成されるメカニズムについて示す図である。
【図３】(a) はｐ型拡散層の上部に形成されたシリサイド膜の結晶粒径の分布を示すグラフであり、(b) はｎ型拡散層の上部に形成されたシリサイド膜の結晶粒径の分布を示すグラフである。
【図４】(a) は高濃度拡散層の上部に本発明のシリサイド膜が形成された場合について示す図であり、(b) は高濃度拡散層の上部に従来のシリサイド膜が形成された場合について示す図である。
【図５】(a) 〜(c) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。
【図６】(a) はｐ型ＭＯＳトランジスタでの接合リーク電流の累積分布を示すグラフであり、(b) はｎ型ＭＯＳトランジスタでのソースドレイン間リーク電流の累積分布を示すグラフである。
【図７】本発明の半導体装置を構成するｐ型ＭＯＳトランジスタの断面ＴＥＭ像である。
【図８】従来の半導体装置を構成するｐ型ＭＯＳトランジスタの断面ＴＥＭ像である。
【図９】(a) 及び(b) は、本発明のその他の変形例に係る半導体装置の構造について示す断面図である。
【図１０】(a) 〜(c) は、従来の半導体装置の製造方法を工程順に示す要部工程断面図である。
【図１１】(a) 〜(e) は、従来のシリサイド膜でのＮｉＳｉ／Ｓｉ界面に凹凸が発生するメカニズムについて示す図である。
【符号の説明】
【０１２１】
１００  半導体基板
１０１ａ，１０１ｂ，１０１ｃ  単体膜
１０２ａ，１０２ｂ  含有膜
１０３  金属層
１０４  シリサイド膜
２００  種
２０１  結晶粒
２０２  結晶粒
２０３  結晶粒
２０４  結晶粒
２０５  結晶粒
Ｗa  サイドウォールスペーサ幅
Ｗb  サイドウォールスペーサ間の間隔
Ｗc  ゲート電極間の間隔
３００  半導体基板
３００ｘ  活性領域
３０１  素子分離領域
３０２ａ  第１のゲート絶縁膜
３０２ｂ  第２のゲート絶縁膜
３０３ａ  第１のゲート電極
３０３ｂ  第２のゲート電極
３０４ａ  第１の低濃度拡散層
３０４ｂ  第２の低濃度拡散層
３０５ａ  第１のサイドウォールスペーサ
３０５ｂ  第２のサイドウォールスペーサ
３０６ａ  第１の高濃度拡散層
３０６ｂ  第２の高濃度拡散層
３０７ａ，３０７ｂ，３０７ｃ  単体膜
３０８ａ，３０８ｂ  含有膜
３０９  金属層
３１０ａ  第１のゲート上シリサイド膜
３１０ｂ  第２のゲート上シリサイド膜
３１１ａ  第１のシリサイド膜
３１１ｂ  第２のシリサイド膜
４００  半導体基板
４０１  ゲート電極
４０２  サイドウォールスペーサ
４０３  ゲート上シリサイド膜
４０４Ａ  シリサイド膜
４０４Ｂ  シリサイド膜
４０５  ライナー膜
４０６  層間絶縁膜
４０７  コンタクトプラグ
５００  半導体基板
５００ｘ  活性領域
５０１  素子分離領域
５０２  ゲート絶縁膜
５０３  ゲート電極
５０４  低濃度拡散層
５０５  サイドウォールスペーサ
５０６  高濃度拡散層
５１０  ゲート上シリサイド膜
５１１  シリサイド膜
Ｗ  活性領域のゲート幅方向の幅