(57)【要約】【課題】大きい帯域幅にわたって動作可能な、広帯域信号を処理する回路を提供する。【解決手段】広帯域信号を処理する回路は第一段および第二段を備える。第一段は、入力信号を受け取る第１の加算器回路と、この加算器回路の出力を受け取る第１の複数の積分器ラインとを含む。その第１の複数の積分器ラインの各積分器ラインは、少なくとも１つの積分器回路を有している。さらに、第１の加算器回路は、第１の複数の積分器ラインの各積分器ラインの出力を受け取る。第二段は、第１の加算器回路の出力を受け取る第２の複数の積分器ラインと、この第２の複数の積分器ラインの各積分器ラインの出力を受け取る第２の加算器回路とを含む。その第２の複数の積分器ラインの各積分器ラインは、少なくとも１つの積分器回路を有している。さらに、第２の加算器回路は、出力信号を出力する。【選択図】図２１
2015502688.tif 000002
【特許請求の範囲】
【請求項１】
広帯域信号を処理する回路であって、
第一段および第二段を備え、
前記第一段が、
入力信号を受け取る第１の加算器回路と、
この加算器回路の出力を受け取る第１の複数の積分器ラインとを含み、
当該第１の複数の積分器ラインの各積分器ラインが、少なくとも１つの積分器回路を有しており、前記第１の加算器回路は、前記第１の複数の積分器ラインの各積分器ラインの出力を受け取り、
前記第二段が、
前記第１の加算器回路の前記出力を受け取る第２の複数の積分器ラインであって、前記第２の複数の積分器ラインの各積分器ラインが、少なくとも１つの積分器回路を有する、第２の複数の積分器ラインと、
前記第２の複数の積分器ラインの各積分器ラインの出力を受け取る第２の加算器回路とを含み、
前記第２の加算器回路は、さらに、出力信号を出力する、広帯域信号処理回路。
【請求項２】
請求項１の広帯域信号処理回路において、前記第二段が、さらに、前記第１の加算器回路の前記出力を前記第２の加算器回路の入力に選択的に接続するスイッチを含む、広帯域信号処理回路。
【請求項３】
請求項１に記載の広帯域信号処理回路において、前記第１および前記第２の複数の積分器ラインの前記少なくとも１つの積分器回路が、調節可能なゲインを有する、広帯域信号処理回路。
【請求項４】
請求項１に記載の広帯域信号処理回路において、前記第１の複数の積分器ラインと前記第２の複数の積分器ラインのそれぞれが、調節可能なゲインを有する複数の積分器回路を有する、広帯域信号処理回路。
【請求項５】
請求項１に記載の広帯域信号処理回路において、前記第１および前記第２の複数の積分器ラインのうちの少なくとも１つの積分器ラインが、複数の積分器回路を有する、広帯域信号処理回路。
【請求項６】
請求項５に記載の広帯域信号処理回路において、前記複数の積分器回路のうちの少なくとも１つの積分器回路が、調節可能なゲインを有する、広帯域信号処理回路。
【請求項７】
請求項１に記載の広帯域信号処理回路において、前記第１の複数の積分器ラインが、共通の入力ノードに接続されている、広帯域信号処理回路。
【請求項８】
請求項１に記載の広帯域信号処理回路において、前記第２の複数の積分器ラインが、共通の入力ノードに接続されている、広帯域信号処理回路。
【請求項９】
請求項１に記載の広帯域信号処理回路において、前記第１の複数の積分器ラインの各積分器ラインの前記出力が、前記第１の加算器回路において反転される、広帯域信号処理回路。
【請求項１０】
請求項１に記載の広帯域信号処理回路において、前記第２の複数の積分器ラインの各積分器ラインの前記出力が、前記第２の加算器回路において選択的に反転される、広帯域信号処理回路。
【請求項１１】
広帯域信号を処理する回路であって、
第一段および第二段を備え、
前記第一段が、
入力信号を受け取る第１の加算器回路と、
この加算器回路の出力を受け取る第１の積分器ラインであって、少なくとも１つの積分器回路を有する、第１の積分器ラインと、
この第１の積分器ラインに入力が結合した第１のロスパッドとを含み、
前記第１の加算器回路は、前記第１の積分器ラインの出力および前記第１のロスパッドの出力を受け取り、
前記第二段が、
前記第１の加算器回路の前記出力を受け取る第２の積分器ラインであって、少なくとも１つの積分器回路を有する、第２の積分器ラインと、
この第２の積分器ラインに入力が結合した第２のロスパッドと、
前記第２の積分器ラインの出力および前記第２のロスパッドの出力を受け取る第２の加算器回路とを含み、
前記第２の加算器回路は、さらに、出力信号を出力する、広帯域信号処理回路。
【請求項１２】
請求項１１に記載の広帯域信号の処理回路において、前記第二段が、さらに、前記第１の加算器回路の前記出力を前記第２の加算器回路の入力に選択的に接続するスイッチを含む、広帯域信号処理回路。
【請求項１３】
請求項１１に記載の広帯域信号処理回路において、前記第１および前記第２の積分器ラインの前記少なくとも１つの積分器回路が、調節可能なゲインを有する、広帯域信号処理回路。
【請求項１４】
請求項１１に記載の広帯域信号処理回路において、前記第１の積分器ラインと前記第２の積分器ラインのそれぞれが、調節可能なゲインを有する複数の積分器回路を有する、広帯域信号処理回路。
【請求項１５】
請求項１１に記載の広帯域信号処理回路において、前記第１および前記第２の積分器ラインのうちの少なくとも１つの積分器ラインが、複数の積分器回路を有する、広帯域信号処理回路。
【請求項１６】
請求項１５に記載の広帯域信号処理回路において、前記複数の積分器回路のうちの少なくとも１つの積分器回路が、調節可能なゲインを有する、広帯域信号処理回路。
【請求項１７】
請求項１１に記載の広帯域信号処理回路において、前記第１のロスパッドの前記入力が、前記第１の積分器ラインの第１の積分器回路の出力および第２の積分器回路の入力に結合したノードに接続されている、広帯域信号処理回路。
【請求項１８】
請求項１１に記載の広帯域信号処理回路において、前記第２のロスパッドの前記入力が、前記第２の積分器ラインの第１の積分器回路の出力および第２の積分器回路の入力に結合したノードに接続されている、広帯域信号処理回路。
【請求項１９】
請求項１１に記載の広帯域信号処理回路において、前記第１および第２のロスパッドのうちの少なくとも１つのロスパッドが、調節可能な損失値を有する、広帯域信号処理回路。
【請求項２０】
請求項１１に記載の広帯域信号処理回路において、前記第１の積分器ラインの前記出力が、前記第１の加算器回路において反転される、広帯域信号処理回路。
【請求項２１】
請求項１１に記載の広帯域信号処理回路において、前記第１のロスパッドの前記出力が、前記第１の加算器回路において反転される、広帯域信号処理回路。
【請求項２２】
請求項１１に記載の広帯域信号処理回路において、前記第２の積分器ラインの前記出力が、前記第２の加算器回路において選択的に反転される、広帯域信号処理回路。
【請求項２３】
請求項１１に記載の広帯域信号処理回路において、前記第２のロスパッドの前記出力が、前記第２の加算器回路において選択的に反転される、広帯域信号処理回路。
【発明の詳細な説明】
【関連出願】
【０００１】
本願は、2011年11月1日付出願の米国仮特許出願第61/554,223号の利益を主張する。この米国仮特許出願の全教示内容は、参照をもって本明細書に取り入れたものとする。
【背景技術】
【０００２】
信号帯域幅の増大およびデータレートの増加は、広帯域信号に伴う課題を解決するための新たな信号処理技術の開発に拍車を掛けた。信号帯域幅の増大により、異機種環境での超広帯域（ＵＷＢ）技術ベースのアクティブ型無線周波数ＲＦ識別（ＲＦＩＤ）も含め、新しい様々なアプリケーションが可能になった。また、信号帯域幅の増大は測距精度の向上につながるので、広帯域技術は、レーダ、画像処理およびその他の用途にとって特に魅力的な技術である。
【０００３】
しかし、残念なことに、クロック速度、スイッチングおよび熱損失の根本的なスケーリング限界、ならびに障害回復の困難性から、デジタル論理は広帯域信号処理に向いていない。例えば、今日のＤＳＰ（デジタル信号処理）技術では、高精細度ＴＶ、ソフトウェア無線、コグニティブ無線、４Ｇ携帯サービス、ホワイトスペース、ＵＷＢベースのサービス、リアルタイムのＧＨｚ／ＴＨｚの医用画像処理などの最先端のアプリケーションに必要な広帯域信号を処理できない。また、速度の向上および帯域幅処理能力の向上が所望されている以外にも、電力消費を抑えることが、数多くの信号処理アプリケーションにおいて多大な魅力および有用性を有する。例えば、モバイル機器では、その電力消費を抑えることが極めて重要視されている。これは、高速ＤＳＰは、携帯電話およびＰＤＡ（携帯情報端末）の電池寿命を大きく短縮するからである。
【０００４】
広帯域アプリケーションでは、ナイキストレートが数ギガサンプル／秒（ＧＳＰＳ）範囲なので、比較的単純な信号処理しか実施できず、多くの場合、複雑なパイプライン処理やパラレル処理のアーキテクチャが必要となる。ＣＭＯＳベースのデジタル信号処理構造の限界がもはやムーアの法則に従って伸びていないことを踏まえると、将来的にはＤＳＰ技術は、広帯域アプリケーションで要求される能力に恐らく到達しないであろう。事実、ディープサブミクロンＣＭＯＳのゲート幅は分子単位であり、これはトランジスタのサイズ（およびスイッチング速度）が根本的な限界に近付いていることを示唆している。換言すれば、トランジスタのサイズに反比例するトランジスタのスイッチング速度の現時点以上の高速化は不可能と考えられるため、ＤＳＰ技術の帯域幅処理能力に向上の余地がない。
【０００５】
一方、アナログ論理にも限界がある。アナログ回路を構成する各ブロックは、互いに完全に独立していないため、アナログ論理のブロックを１つでも変更したい場合、同じ回路内のその他のブロックを全て変更しなければならないこともある。また、プロセス技術の極めて高速な進歩により、あるアプリケーションに特化したデザインは、製造に移行する前に既に時代遅れとなる場合もある。さらに、アナログ回路は、完全に再構成できるものでも、また完全にプログラマブルではない。
【発明の概要】
【０００６】
本発明の例示的な実施形態には、（例えば）５０ＭＨｚ〜２０ＧＨｚ以上の帯域幅にわたって動作可能な、広帯域信号を処理するバイカッド回路が含まれる。この回路は、第一段および第二段を備え得る。前記第一段は、第１の加算器回路と第１の複数の積分器ラインとを含む。前記第１の加算器回路は、入力信号（例えば、処理対象となる広帯域信号など）および前記第１の複数の積分器ラインの各積分器ラインの出力を受け取る。前記積分器ラインは、それぞれ、互いに直列に接続された１つまたは複数の積分器回路を有しており、かつ、前記第１の加算器回路の出力を受け取る。前記第二段は、第２の加算器回路と第２の複数の積分器ラインとを含む。前記第２の複数の積分器ラインの各積分器ラインは、少なくとも１つの積分器回路を有しており、かつ、前記第１の加算器回路の出力を受け取る。前記第２の加算器回路は、前記第２の複数の積分器ラインの各積分器ラインの出力を受け取り、当該バイカッド回路の出力信号を生成する。
【０００７】
他の実施形態において、前記第二段は、前記第１の加算器回路の前記出力を前記第２の加算器回路の入力に選択的に接続するスイッチを含み得る。前記積分器ラインの１つまたは複数の前記積分器回路は、当該バイカッドの出力信号を調節できるように、調節可能なゲインを有し得る。前記第１の複数の積分器ラインは、共通の入力側のノードに接続されていてもよい。同様に、前記第２の複数の積分器ラインは、共通の入力側のノードに接続されていてもよい。前記第１の複数の積分器ラインの各積分器ラインの前記出力は、前記第１の加算器回路において反転していてもよい。同様に、前記第２の複数の積分器ラインの各積分器ラインの前記出力は、前記第２の加算器回路において選択的に反転していてもよい。
【０００８】
さらなる他の実施形態において、前記第１および前記第２の積分器ラインの１つまたは複数の積分器回路の代わりに、ロスパッド（loss pad）が適用されてもよい。前記ロスパッドは、上記の積分器回路と等価的に構成され得る。具体的には、前記ロスパッドは、積分器ラインに対して共通のノードから並列に接続され得る。また、前記ロスパッドは、加算器回路に、反転された出力又は選択的に反転された出力を供給し得る。
【０００９】
前述の内容は、添付の図面に示す本発明の例示的な実施形態についての以下の詳細な説明から明らかになる。なお、異なる図をとおして、同一の符号は同一の構成／構成要素を指すものとする。図面は必ずしも縮尺どおりではなく、本発明の例示的な実施形態を示すことに重点を置いている。
【図面の簡単な説明】
【００１０】
【図１】バイカッド回路のブロック図である。
【図２】本発明の一実施形態において適用可能な積分器回路の回路図である。
【図３】図２の積分器回路の周波数応答を示すグラフである。
【図４】電圧制御抵抗手段が適用された積分器回路の回路図である。
【図５】積分器回路の他の実施形態の回路図である。
【図６】（ａ）〜（ｃ）は積分器回路のさらなる他の実施形態の回路図である。
【図７】チューナ回路を備えた積分器回路の回路図である。
【図８】減衰器回路の入出力を示すブロック図である。
【図９】減衰器回路の回路図である。
【図１０】本発明の一実施形態において適用可能な減衰器回路の回路図である。
【図１１】減衰器回路の他の実施形態の回路図である。
【図１２】減衰値の分布を示すグラフである。
【図１３】減衰器回路のさらなる他の実施形態の回路図である。
【図１４】減衰器回路の各種構成に対応する減衰値の分布を示すグラフである。
【図１５】減衰器回路の減衰量及び位相を示すグラフである。
【図１６】本発明の一実施形態において適用可能な加算器回路の回路図である。
【図１７】出力特性測定用回路の回路図である。
【図１８】加算器回路の周波数応答を示すグラフである。
【図１９】本発明の実施形態を適用可能なバイカッド回路を複数用いて形成した一構成例を示すブロック図である。
【図２０】バイカッド回路の一実施形態のブロック図である。
【図２１】バイカッド回路の他の実施形態のブロック図である。
【発明を実施するための形態】
【００１１】
以下では、本発明の例示的な実施形態について説明する。
【００１２】
本発明の実施形態には、Dev V. Gupta及びDivi Guptaによる米国特許出願12/921,987（米国特許出願公開2011/0051782）に記載された広帯域信号の処理方法および処理装置が包含される。この米国特許出願の全教示内容は、参照をもって本明細書に取り入れたものとする。広帯域無線周波数のアナログ構成ブロックの実施形態として、Dev V. Gupta及びZhiguo Laiによる国際出願PCT/US2011/024542に記載された構成のものを採用してもよい。この国際出願の全教示内容は、参照をもって本明細書に取り入れたものとする。
【００１３】
広帯域信号処理（ＷｉＳＰ）はアナログ信号処理技術であり、すなわち、５０ＭＨｚ〜２０ＧＨｚ以上の帯域幅においてプログラマブルで実行可能なアナログ演算を実現する。ＷｉＳＰの基礎となるのは状態変数理論である。この理論とディープサブミクロンＣＭＯＳ（相補型金属酸化膜半導体）技術とを組み合わせることにより、低周波数信号処理技術を、ミクロン（μｍ）長ないしミリメートル（ｍｍ）長の波長にまで拡張することが可能になる。ＷｉＳＰは、相補型金属酸化膜半導体（ＣＭＯＳ）技術、シリコンゲルマニウム（ＳｉＧｅ）技術、および絶縁体上シリコン（ＳＯＩ）技術で実現できる。
【００１４】
ＷｉＳＰは、状態変数マシンのパラメータを１０ビットの精度で設定できることから、極めて高精度である。また、ＷｉＳＰは、ゲイン（利得）などの状態変数パラメータを適宜変化させることによって全ての周波数帯に拡大できるので、周波数アジャイルである（周波数に柔軟に対応できる）。例えば、ゲインパラメータを変化させるだけで、中心周波数が約１ＧＨｚである状態変数マシンを１０ＧＨｚの周波数にシフトさせることができる。ＷｉＳＰ技術は、線形時不変信号処理および線形時変信号処理のいずれにも適している。状態変数系は、単入力／単出力の構成および多入力／多出力（ＭＩＭＯ）の構成のいずれにも適用可能であり、例えば、ＭＩＭＯワイヤレスアンテナシステムの模倣に用いられることもできる。
【００１５】
一般的に、低周波数アナログ設計は比較的簡単かつ忠実な科学（理論通り）である。その理由は、キャパシタ、抵抗器などの部品、およびそれらを印刷回路基板（ＰＣＢ）上で接続する配線が、処理される信号の波長に対して極めて小さいからである。分散効果もないため、部品をそれぞれ一まとまりの要素として取り扱うことができる。また、典型的に、低周波数アナログ部品の帯域幅は信号の帯域幅よりも大きい（例えば、少なくとも１０倍大きい）。このように帯域幅が比較的大きいため、フィードバックを利用することができ、デザインの簡略化、系の安定化、系の性能の向上、系の精度の向上などを達成することができる。また、フィードバックを活用することにより、プログラマブルハードウェアを実現できる。例えば、プログラマブル抵抗を備えたオプアンプを用いて、プログラマブルゲインデバイスを構築することができる。つまり、このようなプログラマブル性により、プログラマブル手法を用いて複雑な系を構築することができる。
【００１６】
一方、従来の高周波数設計は低周波数アナログ設計のような利点を享受することができない。その理由は、高周波数信号の波長と回路要素のサイズとがほぼ同じだからである。また、ＰＣＢ上の要素間を接続する配線のサイズも、高周波数信号の波長とほぼ同じである。従来の高周波数設計では、配線を伝達ラインとして取り扱う。そのため、配線のレベル及び寸法は、ＰＣＢ上での反射等を生じないように設計される。一般的に、このような設計は多くの電力を必要とし、かつ、帯域幅もＰＣＢの材料によって制限される。また、印刷配線の精度の限界により、分散した要素間で相互作用できない可能性もある。さらに、従来の高周波数設計では、フィードバックを利用することができないので、高精度なデザインを実現できない。
【００１７】
しかし、広帯域アナログデバイスをＰＣＢではなくＣＭＯＳ基板に形成することにより、低周波数設計が利用可能となる。その理由は、高周波数波長に対するＣＭＯＳ配線サイズの比が、低周波数波長に対するＰＣＢ配線サイズの比とほぼ同じだからである。事実、ディープサブミクロンＣＭＯＳ技術を用いた微細な配線サイズはナノメートル単位であり、ナノメートルの世界では、何もかもをそれぞれ１つの要素として取り扱うことができる。これにより、回路の分散的性質を無視できる。つまり、ＣＭＯＳ基板での高周波数設計は、部品の帯域幅が小さ過ぎてフィードバックを活用できない点を除けば、ＰＣＢでの低周波数設計と同じである。
【００１８】
しかし、本明細書で開示する実施形態は、高ゲインだけでなく極めて大きい帯域幅を提供できるので、フィードバック付きの高周波数ＣＭＯＳデザインを実現できる。その根底となる基本の構成要素は、極めて高いゲイン（例えば、８０ｄＢ超から最大で１００ｄＢまたは１２０ｄＢ）および２００ＧＨｚ範囲の大きい帯域幅を有するトランスコンダクタである。このようなトランスコンダクタを用いて、最下位ビット（ＬＳＢ）まで正確な減衰器を構築することができる。そのような減衰器は、１０ビットの精度で（すなわち、約１，０００分の１まで正確に）デジタル的にプログラム可能である。このような高精度のおかげで、プログラマブルアナログハードウェアの構築が可能となる。
【００１９】
トランスコンダクタ及び減衰器に対して広帯域スケーリング情報を組み合せることにより、広帯域アナログプロセッサを構築するための基本となる構成単位または構成ブロックであるバイカッドを形成することができる。詳細には、本明細書で開示する、トランスコンダクタ、減衰器、およびスケーラブルな加算器を用いることにより、周波数アジャイルおよび／または時変である、プログラマブルバイカッド構造を形成することができる。このようなバイカッドを複数カスケード接続することにより、Guptaらの2009年3月10日が出願日である国際出願PCT/US2009/001512（国際公開WO2009/114123）に記載されているような、プログラマブル伝達関数シンセサイザを形成することができる。なお、この国際出願の全教示内容は、参照をもって本明細書に取り入れたものとする。バイカッドベースの回路により、アジャイルなフィルタ（agile filter）、等化器、遅延ラインなどを形成することができ、これらの最終用途としては、レーダ、コグニティブ無線、無線周波数識別（ＲＦＩＤ）などが挙げられる。
【００２０】
図１は、バイカッド回路１００を示すブロック図である。バイカッド回路１００は、その構成要素として、１つ以上の積分器１１０、１つ以上の減衰器１２０、および１つ以上の加算器１３０を備える。バイカッドの出力ｙ（ｔ）の特性は、バイカッド１００の伝達関数Ｔ（ｓ）を変更することによって変化できる。これは、ａ０，ａ１，ｂ０，ｂ１，ｂ２で構成される減衰器１２０の数値を変更することによって達成される。積分器１１０のゲインＧを変化させることにより、伝達関数の中心周波数を掃引できる。減衰器１２０の前記数値および積分器１１０の前記ゲインは、１２ビットの精度を有するシリアルペリフェラルインターフェース（ＳＰＩ）によってデジタル制御されてもよい。
【００２１】
図２に、図１のバイカッド回路１００に適用可能な積分器回路２００を示す。積分器２００は、フィードフォワード調節のトポロジを用いた、広帯域で自己チューニング型の積分器である。積分器２００は、帯域幅が大きく、線形性が優れており、かつ、相互変調歪みが小さいので、マイクロ波周波数での用途に特に適している。
【００２２】
小信号解析により、この回路の伝達関数は以下のように表される：
【００２３】
【数１】
2015502688.tif 000003
【００２４】
式中、
【００２５】
【数２】
2015502688.tif 000004
【００２６】
通常、抵抗Ｒは、１／ｇｍ１，１／ｇｍ３，１／ｇｄｓ１，１／ｇｄｓ３に比べて小さくなるように選択される。ディープサブミクロンＣＭＯＳ技術（例えば、１３０ｎｍ以下）の場合には、通常、Ｃｇｓが全寄生容量の大半を占める。これらを踏まえると、以下を導き出すことができる：
【００２７】
【数３】
2015502688.tif 000005
【００２８】
ｆＴはユニティゲイン周波数（単位利得周波数）であり、通常、その数値は大きい。小さい数値を有するＲに比べて、通常、ｚ２およびｐは極めて大きい。これらを踏まえると、上記の伝達関数は、以下のように近似することができる：
【００２９】
【数４】
2015502688.tif 000006
【００３０】
Ｒを、
【００３１】
【数５】
2015502688.tif 000007
【００３２】
と選択すると、ａ０＝０となる。
【００３３】
これにより、上記の伝達関数は、
【００３４】
【数６】
2015502688.tif 000008
【００３５】
とさらに簡略化することができる。
【００３６】
上記の式は、理想的な積分器による応答を表す。通常、トランジスタは、ｇｍ１＞ｇｍ３となるように選択される。したがって、
【００３７】
【数７】
2015502688.tif 000009
【００３８】
となる。
【００３９】
これは、積分器２００のユニティゲイン周波数が、ディープサブミクロンＣＭＯＳ技術のユニティゲイン周波数とほぼ同じであることを示している。
【００４０】
図３に、ＴＭＳＣ社製の６５ｎｍＣＭＯＳに適用された積分器２００の周波数応答を示す。ユニティ周波数は約６０ＧＨｚである。約１０ＭＨｚ〜６０ＧＨｚにおいて２０ｄＢ／ｄｅｃのゲインロールオフを示し、５０ＭＨｚ〜１０ＧＨｚにおいて約−９０°（±１０°以内の変動あり）の位相を有する。
【００４１】
図２に示す積分器回路２００の実施形態には、様々な変更を施すことができる。図２の中間抵抗Ｒは、図４の積分器回路４００のように、ゲートを電源に接続したトランジスタを用いて実現してもよい。この場合、その抵抗値（上記の伝達関数におけるａ０の数値）の変更は、電圧を変化させるだけで行うことができる。つまり、ユーザは、フィードバック制御回路を用いることにより、積分器をチューニング（調節）することができる。この点については、後で説明する。
【００４２】
図５に、積分器回路５００の他の実施形態を示す。この実施形態では、図４のＭ２（およびＭ５）の抵抗が電圧ＶｃＲによって制御される。通常、Ｍ２（およびＭ５）の抵抗は、ＶｃＲが増加するにつれて減少する。ＶｃＲが過大にならないように、固定抵抗を、Ｍ２（およびＭ５）と並列に追加してもよい。
【００４３】
図６（ａ）〜（ｃ）に、積分器回路６０１，６０２，６０３のさらなる他の実施形態を示す。図６（ａ）の積分器回路６０１のように、線形性をさらに向上させるために、上方に２つのソースディジェネレーション抵抗（ソース減衰抵抗）を追加してもよい。少し異なる手法として、図６（ｂ）の積分器回路６０２のように、電流源を２つの同等な電流源に分割し、これら２つの電流源枝路間に単一のソースディジェネレーション抵抗を追加してもよい。図６（ｃ）の積分器回路６０３は、上方及び下方の両方に、ソースディジェネレーション抵抗を有する。
【００４４】
図７に、積分器回路７０１（例えば、図２及び図４〜６を参照しながら説明した積分器回路）にチューニング回路７０２を組み合わせてなる、積分器チューニング回路７００を示す。前述したように、電圧ＶｃＲの選択は、理想的な積分器を達成するために正確に行われる必要がある。このような選択は、チューニング回路７０２を介して行われる。このチューニング回路は、全体として、ＤＣ較正回路とゲイン制御回路の２つの部分を含む。当該ＤＣ較正回路の良好な動作のために、積分器の前段に、２つの同一のバッファ（例えば、ソースフォロワなど）が挿入される。一方のバッファは一定電圧Ｖｆｉｘでバイアスされており、他方のバッファはフィードバックループを介して制御される。なお、このフィードバックループは、前記積分器の差動出力を入力とする単なる積分回路である。このようなＤＣ較正回路により、前記積分器の各差動出力のバイアス電圧は、確実に互いにほぼ同じとなる。この結果として、前記積分器は、チューニング（調節）後も高いコモンモード除去（同相分除去）を示す。
【００４５】
電圧ＶｃＲが変化する際、低い周波数域ではＤＣ較正後の積分器の位相が大きく変化する場合があり、また、当該位相は、電圧ＶｃＲに伴って単調に変化する。そのため、前記ゲイン制御回路は本質的には位相検出器であり、前記ＤＣ較正後の積分器が所与の低周波数において所望の位相応答を示すように当該ＤＣ較正後の積分器を駆動する。図７に示すように、発信器が２００ｋＨｚ信号を生成し、これが前記積分器に供給され、その出力が増幅される。同じ２００ｋＨｚ信号が移相器（ＰＳ）及びシングルトゥ差動変換器（単一差動変換器）（Ｓ２Ｄ）にも供給され、（前記積分器側の増幅器と同等な増幅器によって）増幅される。前記積分器側の増幅信号ならびに前記ＰＳ及びＳ２Ｄ側の増幅信号の双方が同じ乗算器に供給される。この乗算器のＤＣ成分はこれら２つの増幅信号の位相差を示す。詳細には、前記２つの増幅信号の位相が合致している場合に前記乗算器のＤＣ値は最大となり、前記２つの増幅信号の位相が互いに９０°ずれている場合に前記乗算器のＤＣ値がゼロとなる。前記移相器の位相値を適切に選択することにより、当該乗算器の後段に位置した別の積分回路が、２００ｋＨｚにおいて前記積分器が所望の位相応答を示すように当該積分器を駆動する。つまり、その積分回路が電圧ＶｃＲの所望の数値を生成する。
【００４６】
図８に、減衰器回路８００とその入力信号及び出力信号とを示す。減衰器は、プロセッサまたはＤＳＰによって指定された所与のバイナリ数（二値数）に比例して信号を減衰する。減衰器には、「電圧線形的」および「ｄＢ線形的」の２種類がある。減衰器８００は、「電圧線形的」な減衰器とされる。なお、「ｄＢ線形的」な減衰器は、ｄＢ単位で減衰される点を除けば「電圧線形的」な減衰器と同じである。
【００４７】
減衰器の用途には、セルラーネットワークの信号処理要素、ケーブルモデムの信号処理要素、デジタル加入者回線の信号処理要素、撮像システムの信号処理要素、各種アプリケーションにおける適応フィルタの信号処理要素、および各種アプリケーションにおける等化器の信号処理要素が含まれる。マイクロ波部品市場では、数千万もの種類の減衰器が販売されており、さらにその何倍もの個数がＶＬＳＩ（超大規模集積回路）設計に組み込まれている。
【００４８】
図９に、Ｒ／２Ｒラダーを用いた典型的な減衰器９００を示す。典型的な減衰器のデザインは、減衰器機能を実現するために多段式の抵抗ラダーを使用する。その段数は、減衰を制御するバイナリビット列（二値ビット列）に含まれるビット数と同じである。より高い精度を所望するほど、段数が増加し、公差が悪化する。そうなると、実現可能なダイナミックレンジも制限される。ＣＭＯＳ設計の場合、有用な抵抗ラダー構造は６〜８ビットに制限され、かつ、ダイナミックレンジも６４〜２５６に制限される。レーザトリミングを用いれば高精度を実現可能であるが、コストが増加する。さらに、各段ごとに固有の帯域幅があるので、カスケード接続する段数が増加するほど、帯域幅が減少する。つまり、１０ビット以上の精度を有する広帯域減衰器を低コストで実現したいのであれば、上記のような多段式の抵抗ラダーによるアーキテクチャは有用でない。
【００４９】
図１０に、本発明の実施形態において適用可能な減衰器回路１０００を示す。この減衰器回路１０００は、確率的設計手法を用いることにより、上述したような制限を克服している。この単一段の減衰器１０００は、複数の抵抗Ｒからなる抵抗群で構成されている。抵抗Ｒは、（電源と出力の間の）直列アームと、（前記出力と接地の間の）負荷アームとの間で切り替えられる。各抵抗は、直列アームおよび負荷アームのいずれか一方に設定されている。
【００５０】
前記複数の抵抗を、Ｒ，２Ｒ，４Ｒ，…，（２Ｎ）Ｒという比で構成することにより、Ｎビットの減衰器が得られることは言うまでもない。ＦＥＴをオン状態かオフ状態のいずれかにしているスイッチは、一般に静電容量を有するため、大型の抵抗では帯域幅の問題が生じることを容易に予測できる。また、前記複数の抵抗のなかで最も小型の抵抗でさえも、そのインピーダンスがスイッチのインピーダンスよりも遥かに大きくなるように構成しなければならない。そのため、Ｎ＞９にもなると、前記複数の抵抗のなかで最も大型の抵抗のサイズは極めて大きくなる。これは、広帯域性能に対する深刻な問題である。また、大型の抵抗のサイズが極めて大きくなると、それに伴って多くのシリコン領域が消費されてしまう。さらに、幅広い範囲の抵抗値に対応するには、１種類のモデルの抵抗器では十分な抵抗の範囲をカバーできないので、複数の異なるファミリーの抵抗器を使用する必要が生じる。異なるモデルの抵抗器は互いに異なる温度係数を有するため、特に温度変化等により、精度が低下してしまう。
【００５１】
帯域幅の問題は、ＦＥＴスイッチのサイズを抵抗器のサイズに対して反比例するように選択し、各アームのＲＣ時定数を互いに同じとすることにより、軽減することができる。理論的には、これによって帯域幅が無限大になるはずである。しかし、最も小型のＦＥＴに対して最も大型のＦＥＴの比が極めて大きくなり、今度はレイアウト及びシリコンサイズの問題が生じる。その理由は、最も小型の抵抗に対するミスマッチ関連の変動（variation）を抑えるために、最も小型のＦＥＴを十分に大きく形成しなければならないからである。
【００５２】
減衰器１０００は、Ｎ個の抵抗を用いて２Ｎ種類（２Ｎ個）の減衰値（減衰量）を提供する。このような減衰器は、Ｎ種類の数値設定が可能なので、Ｎ個の自由度を有する。理想的な減衰器であれば、数直線０〜１の間で２Ｎ個の等間隔の減衰点を有するはずである。つまり、減衰値は、０〜１までの区間で一様に分布するはずである（１／２Ｎ個のビン化が可能になるはずである）。理想的でない状況では、多くのビンが空で、別の多くのビンに複数の数値が含まれる。レーザトリミングを用いれば、前記分布を変化させて全てのビンに数値が含まれるように減衰値を移動させることも可能である。しかし、これは困難かつ高コストである。
【００５３】
図１１に、減衰器回路１１００の他の実施形態を示す。一部の実施形態では、Ｍ個の自由度（Ｍ個の抵抗）がある。ただし、Ｍ＞Ｎである。この場合、０〜１までの区間において、２Ｍ個の点を生成することができる。Ｍ個の抵抗を適切に選択することにより、２Ｎ個のビンの各ビンに複数の点が含まれるように分布を形成することができる。さらに、この後、抵抗／ＦＥＴの公差を含めてモンテカルロシミュレーションを行い、それらの公差を加味したうえでも各ビンに少なくとも１つの点が含まれる分布が高確率で得られるようにしてもよい。さらに、このようにして得られた結果を２Ｍ個の点の全ての点について確認することによって較正し、２Ｎ個の所望値に対応するＭ個の制御ビットの組合せを決定してもよい。このＭ個の制御ビットの組合せのテーブルは、Ｍビットの長さを有するワードを２Ｎ個収容可能なサイズのメモリに記憶してもよい。所望の減衰値に応じてＮ個のアドレスラインが形成されたメモリは、対応するＭ個のビットからなる数値を減衰器に向けて（データバス上に）送出し、当該減衰器に所望の減衰を行わせる。Ｎ*ビットの精度を所望し（Ｎ＜Ｎ*＜Ｍ）、かつ、ミッシングコード（例えば、０近傍の数値または１近傍の数値）が幾つか存在しても構わない場合、Ｍビットの長さを有するワードを２Ｎ*個収容できるサイズのメモリに、プログラムを組み込んでもよい。このような実施形態を、図１１の減衰器回路１１００で示す。
【００５４】
図１２（ａ）に、Ｎビットの精度を有する減衰器回路によって達成される減衰の分布の一例を示す。この減衰器回路は、抵抗Ｒ，２Ｒ，…，（２Ｎ）Ｒを有するＭ個の自由度のネットワークを具備する。図１２（ｂ）に、図１２（ａ）の各抵抗の数値を１−ｘ／１００から１＋ｘ／１００までの範囲内で一様に分布したランダム変数（ｘ％の誤差）によってディザリング（変更）した場合の制御ビットパターンの典型的な一例を示す。図１２（ｂ）の減衰の分布は、図１２（ａ）の数値の周りに分散している。この方法を用いると、数値が集中した幾つかのビン（特に、そのような複数のビンのうちの中央のビン）の近傍に位置する空のビンにも、数値を埋めることができる。このような手法は、「分布の円滑化」と称される。
【００５５】
図１３に、Ｎビット（この例ではＮ＝１２）の精度を有する、Ｍビット減衰器１３００（この例ではＭ＝２４）を示す。抵抗間（すなわち、ＦＥＴスイッチ間）の最大の比は約６４とする。まず抵抗Ｒ，２Ｒ，４Ｒ，８Ｒ，１６Ｒ，３２Ｒ，６４Ｒから始め、次に数２，４，８，１６，３２に対する素数５９，５３，４７，４３，４１，３７，３１に相当する抵抗５９Ｒ，５３Ｒ，４７Ｒ，４３Ｒ，４１Ｒ，３７Ｒ，３１Ｒを追加する。このようにして得られる分布にｘ＝５％のディザリングを施し、２Ｎ個のビンの最も良好な分布（最大範囲の埋まり）を求める。次に、Ｍ個の抵抗が揃うまで、抵抗値Ｒを追加する（この例では、１０種類の抵抗値Ｒを追加する）。
【００５６】
図１４に、Ｎ＝１０、Ｎ＝１２およびＮ＝１４で得られる分布を示す。モンテカルロシミュレーションによると、６５ｎｍＣＭＯＳ技術において最小抵抗器のサイズがＲ＝１００Ωで最小ＦＥＴのサイズが０．１２μｍである場合のミスマッチに起因するＦＥＴ及び抵抗の変動は約１．５％と算出される。ｘ＝２％で長時間シミュレーションを実行すると、５００組のデザインのうちの全てにおいて、Ｎ＝１２の場合に２１２のビンのうちの最小ビン０および最大ビン１０２３を除く全てのビンが０〜１までの範囲内の要素を少なくとも１つ有するという要件が満たされた。
【００５７】
図１５に、特定の損失パターンを有する減衰器１３００の周波数領域性能を示す。概して言えば、この減衰器は、帯域幅の上限が１０ＧＨｚを超えると減衰値に変化が生じる。
【００５８】
特定の減衰器を較正する場合、まず名目上のデザインから始める。複数のビンからなるテーブルを生成し、各ビンにわたって分布した制御ビットの組合せを最大１０組生成する。当然ながら、制御ビットの組合せが１０に満たないビンでは、前記最大１０個の組合せにおいて、その全ての要素がリストアップされる。
【００５９】
減衰器を較正する際、まずビンｉ（１≦ｉ≦２Ｎ）から始め、そのビンにおける名目上の制御ビットパターンに注目する。達成される実際の減衰を測定し、誤差を算出する。この誤差に２Ｎを乗算し、当該誤差を補正するのにシフトしなければならないビンの数を決定する。このシフト方向は、前記誤差の正負によって決まる。実際の減衰の測定値が高過ぎると、ビン番号の小さい方向にシフトさせ、当該測定値が低過ぎると、ビン番号の大きい方向にシフトさせる。新たな制御ビットパターンを決定した後は（選択したビンにおいて一部の制御パターンが他の制御パターンよりも優れた数値を複数生成するような場合、そのなかで最も優れた制御パターンを保持する）、所望の精度が得られるまで、上記過程をさらに繰り返す。実際的には、２〜３回のステップで所望の精度を得ることができる。
【００６０】
上記過程の全体を、２Ｎ個のビンの数値からなる完全なテーブルおよび対応する制御ビットパターンが得られるまで、全てのビンについて繰り返す。
【００６１】
上述した方法により、高精度かつ低コストで、大きい帯域幅および優れた歩留まりを有するＣＭＯＳ減衰器を提供することができる。Ｎビットの精度を所望する場合、まず、Ｍ個の抵抗およびＭ個のスイッチから始める（Ｍ＞Ｎ）。Ｍの数値をＮの数値よりも十分大きく選択することにより、部品公差を加味したうえでもＮビットの精度を満たす減衰器が高確率で得られることを統計学的に「保証」することができるので、十分な高精度を実現できる。また、その製造プロセスにレーザトリミングは不要である。
【００６２】
以上のように、最適な分布を得るための抵抗の選択方法を開示した。また、特定の構成の減衰器を得るための減衰器の較正方法を開示した。なお、前述の例示的な実施形態では「電圧線形的」な減衰器を形成したが、当業者であれば、同じ方法を用いて「ｄＢ線形的」な減衰器を形成することができる。
【００６３】
図１６に、図１を参照しながら説明したバイカッド回路１００ならびに図２０及び図２１を参照しながら後述するバイカッド回路２００，２０１に適用可能な加算回路１６００を示す。加算回路１６００は、単一の抵抗ＲとＮ個のトランジスタとを有する。加算器１６００は、広帯域アナログ信号処理を必要とする回路トポロジに使用できる。トランジスタの数であるＮは、加算される入力信号の数によって決まる。
【００６４】
この加算器は、入力信号Ｖ１，Ｖ２，…，ＶＮを受け取り、出力信号Ｖｏｕｔを生成する。これら入力信号Ｖ１，Ｖ２，…，ＶＮおよび出力信号Ｖｏｕｔは、いずれもＤＣ項とＡＣ項の両方を含む。抵抗Ｒにより、加算回路網を通るＤＣ電流が設定される。つまり、抵抗Ｒは、加算ブロックの総合ゲインに寄与する。重ね合わせの原理を用いて、１度に１個のトランジスタを考慮すると、単一のソース接地（ＣＳ）増幅器についての分析だけで済む。出力におけるＤＣバイアス項を無視してＡＣ項のみに注目すると、前記ＣＳ増幅器の出力は以下のように表される：
【００６５】
【数８】
2015502688.tif 000010
【００６６】
式１において、ｇｍはトランジスタのゲイン（すなわち、トランスコンダクタンス）であり、ｒｏはトランジスタの出力抵抗である。ｒｏ＞＞Ｒと仮定すると、図１６の回路の総出力は以下のように表される：
【００６７】
【数９】
2015502688.tif 000011
【００６８】
式２において、対応する入力信号ｖに付随する各ｇｍ項は、加算係数と見なすことができる。抵抗Ｒは一定なので、トランジスタのゲインｇｍを変化させることにより、前記加算係数を調整することができる。トランジスタのゲインｇｍは、トランジスタの幅Ｗを用いて以下のように表すことができる：
【００６９】
【数１０】
2015502688.tif 000012
【００７０】
式３によると、トランジスタのゲインはトランジスタの幅に正比例する。したがって、トランジスタの幅を変化させることにより、加算係数を調整することができる。
【００７１】
加算回路１６００の帯域幅は、前記ＣＳ増幅器の帯域幅によって決まる。図１７に、ＣＳ増幅器の高周波数挙動の分析に一般的に利用される、等価的な小信号回路モデル１７００を示す。抵抗ＲＴはＲ‖ｒｏ（ＲＴ＝Ｒｒｏ／（Ｒ＋ｒｏ））で与えられ、容量ＣＴはトランジスタの出力ノードと接地との間の容量の総計（すなわち、負荷容量とトランジスタ内部の寄生容量と後続段の入力容量との合計）である。
【００７２】
Ｒｓが比較的大きく、かつ、ＣＴが比較的小さい場合、前記ＣＳ増幅器の帯域幅は以下のように表される：
【００７３】
【数１１】
2015502688.tif 000013
【００７４】
Ｒｓが比較的小さい場合、前記ＣＳ増幅器の帯域幅は以下のように表される：
【００７５】
【数１２】
2015502688.tif 000014
【００７６】
上記の式から、（ＲＴはＲ‖ｒｏで与えられるので、）Ｒが小さい場合、帯域幅が大きくなることが分かる。通常これは損失につながる。当該損失の軽減、つまりゲインの向上を達成するには、Ｒを増加させる必要があるが、通常これは帯域幅の減少という妥協を伴う。
【００７７】
ＴＳＭＣ社の６５ｎｍプロセスを用いてＣａｄｅｎｃｅ社によって作製された３入力加算回路を用意した。図１８に、電源抵抗Ｒｓを１０Ωとした場合のこの回路の周波数応答を示す。図中の実線は、Ｒ＝２６Ωの場合に相当する。この場合の回路では、損失は５．４ｄＢとなる一方で、３ｄＢ帯域幅は約２００ＧＨｚとなる。図中の破線は、Ｒ＝６０Ωの場合に相当する。この場合の回路では、損失はほぼ０ｄＢである一方で、３ｄＢ帯域幅は９０ＧＨｚに減少する。
【００７８】
図１９に、前述した積分器、減衰器および加算器の実施形態を適用可能な、直列接続した複数のバイカッド回路１９００を示す。このバイカッド構造は二次の状態変数構造である。Ｎ個のバイカッドをカスケード接続することにより、２Ｎ次の伝達関数Ｔ（ｓ）’が得られる。
【００７９】
図１９に示す伝達関数は、単入力単出力（ＳＩＳＯ）のフィールドプログラマブルアナログアレイ（ＦＰＡＡ）を記述しているとも見なせる。減衰器の数値および積分器のゲインを変化させることにより、様々な適応フィルタ特性および遅延ライン特性を実現できる。アナログ領域において動作可能なため、エンジニアにとって広帯域信号を処理するための強力なツールとなる。
【００８０】
図１を再び参照する。前述したバイカッド回路１００は、２つの積分／ゲイン段を有する、二次の状態変数構造を実現している。各積分／ゲイン段ごとに、可変ゲイン減衰器（可変のゲインを有する減衰器）が動作している。広帯域入力に基づく結合信号が、第１の積分／ゲイン段に供給される。そして、この第１の積分／ゲイン段が、第２の積分／ゲイン段への入力を供給する。２つの積分器のそれぞれの入出力から、可変ゲイン減衰器により、前方に向けての信号（ｂで表される信号）および後方に向けての信号（ａで表される信号）が供給される。これらの信号は、フィードバック信号を結合する第１の加算器ブロックおよびフィードフォワード信号を結合する第２の加算器ブロックで終端する。他の例において、二次の状態変数フィルタは、さらに、フラクショナルゲインブロックおよび追加の加算器を備えていてもよい。可変ゲインブロックのゲインを変化させることにより、本実施形態の二次の状態変数フィルタの中心周波数を変更することができる。バイカッド回路１００を用いて構築される広帯域信号処理フィルタの伝達関数の係数は、可変の減衰値によって決まる。
【００８１】
図２０に、バイカッド回路２００の例示的な一実施形態を示す。バイカッド回路２００は、２つの積分／ゲイン段を有する二次の状態変数構造を実現している。各積分／ゲイン段は、３つの可変ゲイン積分器（可変のゲインを有する積分器）２１０ａ〜２１０ｆを含み、そのうちの２つの可変ゲイン積分器が加算器ブロック２３０ａ，２３０ｂに動作可能に結合している。具体的には、第一段は、加算器２３０ａに対して、互いに並列に接続された２つの積分器ラインを含んでおり、一方の積分器ラインは積分器２１０ａを有し、他方の積分器ラインは互いに直列に接続された積分器２１０ｂ，２１０ｃを有する。両方の積分器ラインは、加算器２３０ａの出力を受け取るように共通のノードに接続されると共に、これらの出力（反転されてもよい）が加算器２３０ａに供給されるように接続されている。同様に、第二段は、加算器２３０ｂに対して、互いに並列に接続された２つの積分器ラインを含んでおり、一方の積分器ラインは積分器２１０ｄを有し、他方の積分器ラインは互いに直列に接続された積分器２１０ｅ，２１０ｆを有する。さらに、スイッチ２４０が、第１の加算器２３０ａの出力を第２の加算器２３０ｂの入力に選択的に結合させて、これにより、第３の信号としてバイナリ信号（二値信号）を第二段の加算器２３０ｂに供給する。両方の積分器ラインは、加算器２３０ａの出力を受け取るように共通のノードに接続されると共に、出力（選択的に反転されてもよい）が加算器２３０ｂに供給されるように接続されている。
【００８２】
動作時には、広帯域入力に基づく結合信号ｕ（ｔ）が、第１の積分／ゲイン段に供給される。そして、この第１の積分／ゲイン段が、第２の積分／ゲイン段への入力を供給する。他の例において、二次の状態変数フィルタは、さらに、フラクショナルゲインブロック（図示せず）および追加の加算器（図示せず）を備えていてもよい。可変ゲインブロックのゲインを変化させることにより、本実施形態の二次の状態変数フィルタの中心周波数を変更することができる。図２０に示す伝達関数Ｔ（ｓ）が、バイカッド回路２００の伝達関数である。伝達関数Ｔ（ｓ）の係数は、積分器のゲイン値によって決まる。
【００８３】
図２１に、バイカッド回路２０１の他の実施形態を示す。バイカッド回路２０１は、２つの積分／ゲイン段を有する二次の状態変数構造を備える。各積分／ゲイン段は、１つのチューニング（調節）可能なロスパッド２５０ａ，２５０ｂおよび２つの積分器２１０ｂ，２１０ｃ；２１０ｅ，２１０ｆを含む。広帯域入力に基づく結合信号が、第１の積分／ゲイン段に供給される。そして、この第１の積分／ゲイン段の入力が、第２の積分／ゲイン段に供給される。具体的には、第一段は、互いに直列に接続された積分器２１０ｂ，２１０ｃを有する単一の積分器ラインを含んでいる。この積分器ラインは、加算器２３０ａの出力を受け取ると共に、自身の出力（反転されてもよい）をその加算器２３０ａに供給するように接続されている。チューニング可能なロスパッド２５０ａは、積分器２１０ｂの出力を受け取ると共に、自身の出力を加算器２３０ａに供給する。第二段は、互いに直列に接続された積分器２１０ｅ，２１０ｆを有する単一の積分器ラインを含んでいる。この積分器ラインは、加算器２３０ａの出力を受け取ると共に、自身の出力（選択的に反転されてもよい）をその加算器２３０ｂに供給するように接続されている。チューニング可能なロスパッド２５０ｂは、積分器２１０ｅの出力を受け取ると共に、自身の出力を加算器２３０ｂに供給する。さらに、スイッチ２４０が、第１の加算器２３０ａの出力を第２の加算器２３０ｂの入力に選択的に結合させて、これにより、第３の信号としてバイナリ信号（二値信号）を第二段の加算器２３０ｂに供給する。
【００８４】
さらなる他の実施形態において、バイカッド回路２０１は、追加のフラクショナルゲインブロック（図示せず）及び追加の加算器（図示せず）など、さらなる二次の状態変数フィルタを備えていてもよい。可変ゲインブロック（例えば、積分器２１０ｂ，２１０ｃ；２１０ｅ，２１０ｆ）のゲイン値を調節することにより、二次の状態変数フィルタの中心周波数を変更することができる。バイカッド回路２０１による広帯域信号処理フィルタの伝達関数の係数は、前記チューニング可能なロスパッドおよび積分器のゲイン値によって決まる。
【００８５】
上記のバイカッド回路２００，２０１は、図１に示すバイカッド回路１００と数多くの点で異なる。具体的に説明すると、バイカッド回路２００，２０１は、減衰器を必要としないこと、積分器のプログラマブル性、積分器のグローバル制御（グローバルチューニング）などの面で有利である。バイカッド回路２００，２０１は、減衰器を省いたことにより、精度、安定性および帯域幅が向上している。さらに、プログラマブルな積分器（例えば、積分器２１０ａ〜２１０ｆ）により、リアルタイムでプロセス変動や温度変動に応答して伝達関数を制御することが可能となり、これにより、いわゆる「コントロールプレーン」を構築することができる。このようなコントロール（制御）は、入力ｕ（ｔ）から出力ｙ（ｔ）への経路をたどる「ユーザプレーン」と区別される。シリアルペリフェラルインターフェース（ＳＰＩ）バスによって「マネジメントプレーン」が実現され、この「マネジメントプレーン」を介して、積分器、およびｂ２’をインスタンス化するスイッチが制御される。積分器を個別に調整するのではなく、それらをグローバル制御（全体制御）することにより、チューニング回路に要するオーバーヘッドの多くを削減できるので、バイカッドのスケーラビリティ（拡張性）が劇的に向上し得る。例えば、シリコン１平方ミリメートルあたりのバイカッドの密度を１０以上とすることができる。
【００８６】
さらに、図２０のバイカッド回路２００に対する図２１のバイカッド回路２０１の違いは、２つのプログラマブルな積分器２１０ａ，２１０ｂが、積分器２１０ｂ，２１０ｅの出力に接続された２つのチューニング可能なロスパッド２５０ａ，２５０ｂに置き換えられている点である。一部の実施形態では、積分器をチューニング可能なロスパッドに置き換えることにより、性能を損なうことなく回路の複雑性およびサイズを小さくすることができる。
【００８７】
本明細書で引用した特許、特許出願公開および参考文献の全教示内容は、参照をもって本明細書に取り入れたものとする。
【００８８】
以上のとおり、本発明を好ましい実施形態に基づいて具体的に図示かつ詳細に説明した。しかし、当業者であれば、添付の特許請求の範囲に包含される本発明の範囲を逸脱することなく、形態および細部に対して様々な変更が可能であることを理解するであろう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【国際調査報告】
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