(57)【要約】  チップパッケージは、互いにオフセットした半導体ダイもしくはチップのスタックを含み、露出したパッドを有するテラスを規定する。階段状テラスにおける半導体ダイの各々の表面は、前記半導体ダイの縁部に対して略平行な２列の第１のパッドを含む。チップパッケージは、高帯域幅の傾斜部品を含む。傾斜部品は、テラスに対して略平行に位置決めされ、第２のパッドを含む面を有する。第２のパッドは、半導体ダイの各々について少なくとも２列の第２のパッドとして配置される。第２のパッドは、露出した第１のパッドに対してコネクタによって電気的かつ機械的に結合される。チップパッケージ内の電気接触は、導電性、容量性、または一般的な複素インピーダンスを有し得る。チップおよび／または傾斜部品は、ボールアンドピットアライメント技術によって互いに位置決めされ得る。
2015516117.tif 000002
【特許請求の範囲】
【請求項１】
チップパッケージであって、
スタック内において垂直方向に配置された半導体ダイを備え、前記垂直方向は、前記スタック内における第１の半導体ダイの面に対して実質的に垂直であり、前記第１の半導体ダイに続く各半導体ダイは、前記スタック内における直前の半導体ダイからオフセット値分だけ前記面において水平方向にオフセットしており、これによってスタックの一方側に階段状テラスが規定され、前記階段状テラスにおける前記半導体ダイの各々の表面は、前記半導体ダイの縁部に対して略平行な２列の第１のパッドを含み、チップパッケージはさらに、
前記第１のパッドに対して電気的かつ機械的に結合されるコネクタと、
スタックの一方側に位置決めされる傾斜部品とを備え、前記傾斜部品は、前記水平方向と前記垂直方向の間の前記階段状テラスに沿った方向に対して略平行であり、
前記傾斜部品は、第２のパッドを含む表面を有し、前記第２のパッドは、前記半導体ダイの各々について少なくとも２列の第２のパッドとして配置され、
前記コネクタは、前記第２のパッドに対して電気的かつ機械的に結合される、チップパッケージ。
【請求項２】
前記コネクタは、はんだボールを含み、
前記コネクタは、前記第１のパッドおよび前記第２のパッドに対して剛性をもって機械的に結合される、請求項１に記載のチップパッケージ。
【請求項３】
前記はんだボールは、２つの異なる大きさを有し、
前記はんだボールの第１の大きさは、前記２列の第１のパッドにおける第１の列に関連付けられ、前記はんだボールの第２の大きさは、前記２列の第１のパッドにおける第２の列に関連付けられる、請求項２に記載のチップパッケージ。
【請求項４】
前記第１のパッドは２つの異なる大きさを有し、
前記第１のパッドの第１の大きさは、前記２列の第１のパッドにおける第１の列に関連付けられ、前記第１のパッドの第２の大きさは、前記２列の第１のパッドにおける第２の列に関連付けられる、請求項２に記載のチップパッケージ。
【請求項５】
前記第２のパッドは、２つの異なる大きさを有し、
前記第２のパッドの第２の大きさは、少なくとも前記２列の第２のパッドにおける第１の列に関連付けられ、前記第２のパッドの第２の大きさは、少なくとも前記２列の第２のパッドにおける第２の列に関連付けられる、請求項２に記載のチップパッケージ。
【請求項６】
前記第１のパッドおよび前記第２のパッドのうちの少なくとも一部は、楕円形状を有する、請求項２に記載のチップパッケージ。
【請求項７】
前記はんだボールのうちの少なくとも一部は、前記はんだボールの残りよりも圧縮される、請求項２に記載のチップパッケージ。
【請求項８】
前記コネクタは、可撓コネクタを含み、前記コネクタは、再結合可能かつ機械的に前記第１のパッドおよび前記第２のパッドに結合される、請求項１に記載のチップパッケージ。
【請求項９】
前記可撓コネクタは、２つの異なる高さを有し、
前記可撓コネクタの第１の高さは、前記２列の第１のパッドの第１の列に関連付けられ、前記可撓コネクタの第２の高さは、前記２列の第１のパッドの第２の列に関連付けられる、請求項８に記載のチップパッケージ。
【請求項１０】
前記傾斜部品は、表面上に取り付けられるとともに列で配置される柱を含み、
前記半導体ダイの各々の２列の第２のパッドのうちの少なくとも一方は、前記柱の列の一方に取り付けられる、請求項１に記載のチップパッケージ。
【請求項１１】
前記傾斜部品は、前記表面上に取り付けられるとともに列で配置されるネガティブフィーチャを含み、
前記半導体ダイの各々の２列の第２のパッドのうちの少なくとも一方は、前記ネガティブフィーチャの列の一方内に取り付けられる、請求項１に記載のチップパッケージ。
【請求項１２】
前記傾斜部品は、受動素子である、請求項１に記載のチップパッケージ。
【請求項１３】
前記受動素子は、前記半導体ダイと電気的に結合するための金属トレースを有するプラスチック基板を含む、請求項１２に記載のチップパッケージ。
【請求項１４】
前記傾斜部品は、他の半導体ダイである、請求項１に記載のチップパッケージ。
【請求項１５】
前記コネクタは、異方性導電性膜を含む、請求項１に記載のチップパッケージ。
【請求項１６】
前記傾斜部品は、半導体ダイ内のチップ貫通ビアなくして、半導体ダイに対する電気信号および電力信号の通信を容易にする、請求項１に記載のチップパッケージ。
【請求項１７】
前記スタック内の前記半導体ダイのうちの少なくとも２つの間に中間チップをさらに備え、前記中間チップは、水平方向に沿った少なくとも前記２つの半導体ダイの動作によって生じる熱を運ぶように構成される、請求項１に記載のチップパッケージ。
【請求項１８】
前記半導体ダイの前記表面は、ネガティブフィーチャを含み、前記ネガティブフィーチャ内のポジティブフィーチャは、前記スタック内の前記半導体ダイの相対的な配列を維持する、請求項１に記載のチップパッケージ。
【請求項１９】
コンピュータシステムであって、
プロセッサと、
前記プロセッサによって実行されるように構成されるプログラムモジュールを記憶するメモリと、
チップパッケージとを備え、前記チップパッケージは、
スタック内において垂直方向に配置された半導体ダイを含み、前記垂直方向は、前記スタック内における第１の半導体ダイの面に対して実質的に垂直であり、前記第１の半導体ダイに続く各半導体ダイは、前記スタック内における直前の半導体ダイからオフセット値分だけ前記面において水平方向にオフセットしており、これによってスタックの一方側に階段状テラスが規定され、前記階段状テラスにおける前記半導体ダイの各々の表面は、前記半導体ダイの縁部に対して略平行な２列の第１のパッドを含み、チップパッケージはさらに、
前記第１のパッドに対して電気的かつ機械的に結合されるコネクタと、
スタックの一方側に位置決めされる傾斜部品とを含み、前記傾斜部品は、前記水平方向と前記垂直方向の間の前記階段状テラスに沿った方向に対して略平行であり、
前記傾斜部品は、第２のパッドを含む表面を有し、前記第２のパッドは、前記半導体ダイの各々について少なくとも２列の第２のパッドとして配置され、
前記コネクタは、前記第２のパッドに対して電気的かつ機械的に結合される、コンピュータシステム。
【請求項２０】
電子装置であって、
電源と、
前記電源に対して電気的に結合されるチップパッケージとを備え、前記チップパッケージは、
スタック内において垂直方向に配置された半導体ダイを含み、前記垂直方向は、前記スタック内における第１の半導体ダイの面に対して実質的に垂直であり、前記第１の半導体ダイに続く各半導体ダイは、前記スタック内における直前の半導体ダイからオフセット値分だけ前記面において水平方向にオフセットしており、これによってスタックの一方側に階段状テラスが規定され、前記階段状テラスにおける前記半導体ダイの各々の表面は、前記半導体ダイの縁部に対して略平行な２列の第１のパッドを含み、チップパッケージはさらに、
前記第１のパッドに対して電気的かつ機械的に結合されるコネクタと、
スタックの一方側に位置決めされる傾斜部品とを含み、前記傾斜部品は、前記水平方向と前記垂直方向の間の前記階段状テラスに沿った方向に対して略平行であり、
前記傾斜部品は、第２のパッドを含む表面を有し、前記第２のパッドは、前記半導体ダイの各々について少なくとも２列の第２のパッドとして配置され、
前記コネクタは、前記第２のパッドに対して電気的かつ機械的に結合される、電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
背景
分野
本開示は、概して、半導体チップパッケージに関する。より具体的には、本開示は、スタック内に配置された一群のチップと、スタックに対して角度が付けられるとともにチップに結合される傾斜部品とを含むチップパッケージに関する。
【背景技術】
【０００２】
関連技術
スタック状の半導体チップを含むチップパッケージは、プリント回路基板に接続された従来の個別にパッケージ化されたチップに比べて、高い性能および低い費用を提供することができる。これらのチップパッケージは、スタック内における異なるチップに対して異なる処理を用いる能力、高密度のロジックとメモリとを組み合わせる能力、および、より省電力でデータを転送する能力のような特定の利点も提供する。たとえば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を実現するチップのスタックは、ベースチップ内において入出力（Ｉ／Ｏ）およびコントローラ機能を実現するために高金属層カウント（high-metal-layer-count）で高機能なロジックプロセスを使用し、残余のスタックのために、より低い金属層カウント（lower metal-layer-count）でＤＲＡＭ専用のプロセスチップのセットが用いられ得る。このように、結合されたチップのセットは、ＤＲＡＭ処理を用いて製造されたＩ／Ｏおよびコントローラ機能を含む単一のチップ、ロジックプロセスを用いて製造されたメモリ回路を含む単一のチップ、および／または、ロジックおよびメモリ双方の物理構造を製造するために単一のプロセスを用いることよりも、良好な性能および低コストを有し得る。
【０００３】
チップをスタック化するための既存の技術は、ワイヤボンディングおよびシリコン貫通ビア（ＴＳＶ）を含む。ワイヤボンディングは、低帯域幅かつ低コストの技術であり、チップが互いにオフセットしてスタック化され、露出したボンドパッドを含むチップ縁部の階段を規定する。チップへの電気的な接続は、これらのボンドパッドにワイヤを接着することによって実現される。
【０００４】
対照的に、ＴＳＶは、典型的に、ワイヤボンドよりも高い帯域幅を有する。ＴＳＶ製造技術において、チップは、それらの活性面上の金属層のうちの１つ以上が裏面の新しいパッドに導電的に接続されるように処理される。そして、チップは、スタック内において接着接続され、１つのチップの裏面の新しいパッドが、隣接するチップの活性面上の対応するパッドと導電接触する。
【０００５】
しかしながら、ＴＳＶは、典型的に、ワイヤボンドよりも高コストである。これは、ＴＳＶがチップの活性シリコン層を貫通するためである。結果として、ＴＳＶは、トランジスタまたは配線のために用いることができたはずの領域を占有する。この機会費用は大きい。たとえば、ＴＳＶの排他または禁止の直径が２０μｍであり、ＴＳＶが３０μｍピッチで配列された場合、シリコン領域の約４５％がＴＳＶによって消費される。これは、スタック内のチップにおける任意の回路のための領域に対するコストが概算で２倍となる。（実際には、そのオーバーヘッドがより大きくなる傾向があり、それは、典型的に回路がＴＳＶを収容するために散らばってしまうからであり、それはさらに多くの領域を無駄にする。）加えて、ＴＳＶを製造することは、追加的な処理動作が必要となり、それはさらにチップのコストを増大させる。
【０００６】
したがって、必要とされるのは、上述の問題のないスタック状のチップの利点を与えるチップパッケージである。
【発明の概要】
【課題を解決するための手段】
【０００７】
概要
本開示の一実施形態は、スタック内において垂直方向に配置された半導体ダイのセットを含むチップパッケージを提供する。垂直方向は、スタック内における第１の半導体ダイの面に対して実質的に垂直である。このスタックにおいて、第１の半導体ダイに続く所与の半導体ダイは、スタック内における直前の半導体ダイからオフセット値分だけ面において水平方向にオフセットしており、これによってスタックの一方側に階段状テラスが規定される。また、階段状テラスにおける半導体ダイの各々の表面は、半導体ダイの縁部に対して略平行な２列の第１のパッドを含む。さらに、チップパッケージは、第１のパッドに対して電気的かつ機械的に結合されるコネクタと、半導体ダイに対して電気的かつ機械的に結合される傾斜部品とを含む。この傾斜部品は、スタックの一方側に位置決めされ、水平方向と垂直方向との間の階段状テラスに沿った方向に略平行である。加えて、傾斜部品は、第２のパッドを含む表面を有し、第２のパッドは、半導体ダイの各々について少なくとも２列の第２のパッドとして配置され、コネクタは、第２のパッドに対して電気的かつ機械的に結合される。
【０００８】
なお、傾斜部品は、半導体ダイに対して電気的に結合する金属トレースを有するプラスチック基板などの受動素子であり得る。代替的に、傾斜部品は、他の半導体ダイであってもよい。
【０００９】
さらに、コネクタは、はんだボールを含み得て、コネクタは、第１のパッドおよび第２のパッドに対して剛性をもって機械的に結合され得る。たとえば、はんだボールは、２つの異なる大きさを有し得て、はんだボールの第１の大きさは、２列の第１のパッドにおける第１の列に関連付けられ得て、はんだボールの第２の大きさは、２列の第１のパッドにおける第２の列に関連付けられ得る。代替的に、または付加的に、第１のパッドは、２つの異なる大きさを有し得て、第１のパッドの第１の大きさは、２列の第１のパッドにおける第１の列に関連付けられ得て、第１のパッドの第２の大きさは、２列の第１のパッドにおける第２の列に関連付けられ得る。同様に、第２のパッドは、２つの異なる大きさを有し得て、第２のパッドの第２の大きさは、少なくとも２列の第２のパッドにおける第１の列に関連付けられ得て、第２のパッドの第２の大きさは、少なくとも２列の第２のパッドにおける第２の列に関連付けられる。一部の実施形態において、第１のパッドおよび第２のパッドのうちの少なくとも一部は楕円形状を有する、および／または、はんだボールのうちの少なくとも一部は、はんだボールの残りよりも圧縮される。
【００１０】
一部の実施形態において、傾斜部品は、可撓コネクタ（マイクロスプリングコネクタなど）によって半導体ダイの各々に対して電気的に結合され、コネクタは、再結合可能かつ機械的に第１のパッドおよび第２のパッドに結合され得る。たとえば、可撓コネクタは、２つの異なる高さを有し、可撓コネクタの第１の高さは、２列の第１のパッドの第１の列に関連付けられ得て、可撓コネクタの第２の高さは、２列の第１のパッドの第２の列に関連付けられ得る。代替的に、傾斜部品は、異方性膜によって半導体ダイの各々に対して電気的に結合され得る。
【００１１】
半導体ダイと傾斜部品との間の電気的な結合を容易にするために、傾斜部品は、表面上に取り付けられるとともに列で配置される柱を含み得て、半導体ダイの各々の２列の第２のパッドのうちの少なくとも一方は、柱の列の一方に取り付けられる。
【００１２】
一部の実施形態において、半導体ダイは、表面上に配置されるとともに列で配置されるネガティブフィーチャ（negative feature）（エッチピットなど）を含み、半導体ダイの各々の２列の第２のパッドのうちの少なくとも一方は、ネガティブフィーチャの列の一方内に配置される。さらに、ネガティブフィーチャ内のポジティブフィーチャ（コネクタであり得るボールなど）は、スタック内における半導体ダイの相対的な配列を維持し得る。
【００１３】
なお、傾斜部品は、半導体ダイにチップ貫通ビアを設けることなく半導体ダイに対する電気信号および電力信号の通信を容易にし得る。
【００１４】
一部の実施形態において、チップパッケージは、スタックにおける少なくとも２つの半導体ダイの間に中間チップを含む。この中間チップは、水平方向に沿った少なくとも２つの半導体ダイの動作によって生じる熱を運び得る。
【００１５】
他の実施形態は、チップパッケージを含むコンピュータシステムを提供する。
他の実施形態は、チップパッケージを含む電子装置を提供する。
【図面の簡単な説明】
【００１６】
【図１】本開示の実施形態に従うチップパッケージを側面視で示すブロック図である。
【図２】本開示の実施形態に従うチップパッケージを上面視で示すブロック図である。
【図３】本開示の実施形態に従うコネクタ形状問題を有するチップパッケージを側面視で示すブロック図である。
【図４】本開示の実施形態に従う圧縮されたはんだボールを有するチップパッケージを側面視で示すブロック図である。
【図５Ａ】本開示の実施形態に従う異なる大きさのはんだボールを有するチップパッケージを側面視で示すブロック図である。
【図５Ｂ】本開示の実施形態に従う異なるパッドピッチを有するチップパッケージを上面視で示すブロック図である。
【図５Ｃ】本開示の実施形態に従う異なるパッドピッチを有するチップパッケージを上面視で示すブロック図である。
【図６】本開示の実施形態に従う表面の上方に選択的に上昇したパッドを有するチップパッケージを側面視で示すブロック図である。
【図７】本開示の実施形態に従う表面の下方に選択的に下げられたパッドを有するチップパッケージを側面視で示すブロック図である。
【図８】本開示の実施形態に従う可撓コネクタを有するチップパッケージを側面視で示すブロック図である。
【図９】本開示の実施形態に従うチップパッケージを側面視で示すブロック図である。
【図１０】本開示の実施形態に従う１つ以上のチップパッケージを含む電子装置を示すブロック図である。
【図１１】本開示の実施形態に従う１つ以上のチップパッケージを含むコンピュータシステムを示すブロック図である。
【発明を実施するための形態】
【００１７】
表１は、本開示の実施形態に従うチップパッケージにおける形状パラメータの例を示す。
【００１８】
図面を通して、類似の参照符号は対応する部品を示していることに注意すべきである。さらに、同じ部品の複数のインスタンスが、ダッシュによってインスタンス番号から分離された共通の接頭語によって指定される。
【００１９】
詳細な説明
チップパッケージ、チップパッケージを含む電子装置、およびチップパッケージを含むコンピュータシステムの実施形態が記載される。このチップパッケージは、半導体ダイもしくはチップのスタックを含む。半導体ダイもしくはチップのスタックは、互いにオフセットしており、露出したパッドを有するテラスを規定する。また、階段状テラスにおける半導体ダイの各々の表面は、半導体ダイの縁部に対して略平行な２列の第１のパッドを含む。さらに、チップパッケージは、高帯域幅の傾斜部品を含む。傾斜部品は、テラスに対して略平行に位置決めされ、第２のパッドを含む表面を有する。第２のパッドは、半導体ダイの各々について少なくとも２列の第２のパッドとして配置される。第２のパッドは、露出した第１のパッドに対してコネクタによって電気的かつ機械的に結合される。たとえば、コネクタは、はんだ、可撓コネクタ、および／または異方性膜を含み得る。このため、チップパッケージにおける電気接触は、導電性インピーダンス、容量性インピーダンス、または通常の複素インピーダンスを有し得る。さらに、チップおよび／または傾斜部品は、ボールアンドピット（ball-and-pit）アライメント技術を用いて互いに対して位置決めされて得る。
【００２０】
半導体ダイにおいてコストがかかるとともに領域を消費するシリコン貫通ビア（ＴＳＶ）の必要性を取り除くことによって、チップパッケージは、高帯域幅かつ低コストでのチップのスタック化を容易とし得る。たとえば、コストは、半導体ダイにおける処理動作およびＴＳＶに関連付けられた無駄な領域を避けることによって減少され得る。したがって、スタック内のチップは、標準的な処理を用いて製造することができる。さらに、可撓コネクタおよび／または異方性膜は、低コストを有し、ワイヤボンディングよりも高い信頼性を提供し得る。チップと傾斜部品との間の機械的および／または電気的な結合が再結合可能である実施形態において、チップパッケージの歩留りは、再加工（組み立て時またはバーンイン（burn-in）時に識別される粗悪なチップを交換するなど）を可能とすることによって高まり得る。
【００２１】
加えて、チップパッケージは、ワイヤボンディングよりも高い部品間通信帯域幅（inter-component communication bandwidth）を提供し得る。ＴＳＶの方が原則的に高い帯域幅を提供する一方で、半導体ダイ内においてかなりの割合を消費する多数のＴＳＶが典型的に必要となる。シリコン領域の無駄を小さくするＴＳＶの適度な数を得るために、傾斜部品は、同等の部品間通信帯域幅を提供し得る。また、２列のパッドを半導体ダイおよび傾斜部品に含むことにより、チップパッケージは、非平行な表面間での高帯域幅電気結合を容易にする。
【００２２】
ここで、チップパッケージの実施形態について記載する。図１は、半導体ダイ１１０−１に平行な面に対して実質的に垂直な垂直方向１２０に沿ってスタック１１６内にチップまたは半導体ダイ１１０のセットを含むチップパッケージ１００を側面視で示すブロック図である。このスタック内において、半導体ダイ１１０−１に続く各半導体ダイ（半導体ダイ１１０−２など）は、スタック１１６内における直前の半導体ダイから少なくとも最小のオフセット値１２６の分だけ面において水平方向１１８にオフセットし得て、これによってスタック１１６の一方側に階段状テラス１２８を規定する（一定の角度１２４を有する）。また、階段状テラス１２８における半導体ダイ１１０の各々の表面１３０は、２列のパッド１３２を含む。チップパッケージ１００を上面視で示すブロック図である図２に示されるように、パッド１３２は、半導体ダイ１１０の縁部２１０に対して略平行である。
【００２３】
図１を参照すると、チップパッケージ１００は、パッド１３２に対して電気的かつ機械的に結合するコネクタ１３４と、半導体ダイ１１０に対して電気的かつ機械的に結合する傾斜部品１１２とを含む。この傾斜部品は、スタック１１６の一方側に位置決めされ、水平方向１１８と垂直方向１２０との間の、階段状テラス１２８に沿った方向１２２に対して略平行である。加えて、傾斜部品１１２は、パッド１３８を含む表面１３６を有し、パッド１３８は、半導体ダイ１１０の各々について少なくとも２列のパッド１３８として配置される。コネクタ１３４は、パッド１３８に対して電気的かつ機械的に結合される。
【００２４】
したがって、半導体ダイ１１０は、傾斜部品１１２を介して、互いに通信するとともに、外部の装置またはシステムと通信し得る。なお、傾斜部品１１２は、半導体ダイ１１０にＴＳＶを設けることなく、半導体ダイ１１０への電気信号および電力信号の通信を容易にし得る。このため、半導体ダイ１１０は、標準的なシリコン処理を用いて製造され得る。また、これらの半導体ダイは、ロジック機能および／またはメモリ機能を支援するシリコン領域を提供し得る。
【００２５】
通常、半導体ダイまたはチップは、機械的および電気的な理由により、チップパッケージ内において互いに取り付けられる、または基板に取り付けられる。たとえば、基板は、チップに対して追加的に強度を提供し、これによってチップパッケージが動かされる際（はんだ付け時または基板の組み立て時など）に扱いを容易にする。さらに、チップは、典型的には、電力を受け取ることができ、外部環境と通信できる場合に限り有用である。従来のフリップチップパッケージングにおいて、チップの上面は基板に結合され、これによって、電力および入出力（Ｉ／Ｏ）信号が基板とチップとの間を通過することができる全二次元領域（full 2-D area）を提供する。チップパッケージ１００の構成は、各チップの単一の縁部のみを基板（または傾斜部品１１２）に提示することにより、この模範例を著しく変化させる。しかしながら、この構成は、チップに対するＩ／Ｏおよび電力伝達を著しく制限し得る。したがって、従来のフリップチップパッケージングにより、チップの大きさが増大するにつれてＩ／Ｏ容量を領域に比例して変化させることができる一方、チップパッケージ１００における構成は、Ｉ／Ｏ容量をチップ縁部の長さに比例して増大させるのみであり、したがって、チップ領域と比較した場合にＩ／Ｏが制限される問題を悪化させる。
【００２６】
この課題に対処するために、チップパッケージ１００における半導体ダイ１１０と傾斜部品１１２との間の接続の数が、パッド１３２および１３８の第２の列を加えることによって増やされる。しかしながら、この手法では、他の問題が起こる。特に、スタック形状により、表面１３０と表面１３６との間の距離または間隙が一定ではない。その結果、従来のフリップチップパッケージングにおいて多くの場合に用いられる単一のはんだボールの大きさを用いてパッド１３２および１３８の双方の列を接続するのが困難となる。このコネクタ形状問題は、図３に示される。図３は、チップパッケージ３００を側面視で示すブロック図である。
【００２７】
図１に示され、以下でさらに記載されるように、コネクタ形状問題は、少なくとも２列のパッドまたはコネクタを半導体ダイ１１０および傾斜部品１１２において用いることにより対処され得る。これらの追加のパッドは、潜在的にＩ／Ｏ接続の数を倍増させる。通信は現代のシステムにおいては限定要因となる傾向があることから、これらの追加的なＩ／Ｏ接続はチップパッケージの性能を著しく高め得る。たとえば、追加のパッドにより、より多くの電力／接地接続を提供することができ、パッドを通る電流を減少させ、経年劣化を減少させることにより、チップパッケージの寿命を延ばすことができる。代替的に、追加の電力／接地接続は、より大きな電流および電圧の要件を有する高電力部品の使用を可能とすることができる。
【００２８】
さらに、追加的なＩ／Ｏ接続は、通信のための帯域幅を高めること、および／または通信チャネルを追加することを可能とし得る。たとえば、チップパッケージ１００を用いることにより、多くのＤＲＡＭチップから得られる帯域幅は、アクセスすることができ、半導体ダイ１１０とは反対の傾斜部品１１２の側にある任意のコンピュータチップ１４０によって利用可能となる。このコンピュータチップは、基板貫通ビア（ＴＳＶ）（傾斜部品１１２において点線で示される）によって半導体ダイ１１０に対して電気的に結合され得て、半導体ダイ１１０との電気信号または電力信号の通信が容易となり得る。また、任意の基板１４０は、メモリのためのバッファもしくはロジックチップ、ならびに／または外部装置もしくはシステムに対するＩ／Ｏを含み得る。
【００２９】
例示的な実施形態において、スタック１１６における半導体ダイ１１０の各々は、ｘ８−ＤＤＲ３  ＤＲＡＭ部品であり得る。これらのメモリ装置は、各々が９２個のＩ／Ｏピンを有し得て、そのうちの５１個は電力および接地用であり、残りの４１個は信号用であり得る。半導体ダイは、８．３×７．０ｍｍ２の寸法を有し得て、Ｉ／Ｏパッドは短い寸法に沿って配置される。これは、Ｉ／ＯパッドがＤＲＡＭ部品の短い縁部に沿って単一の列で置かれるとＩ／Ｏパッドごとに７６μｍのみとなり得ることを意味する。この距離は、パッド自体と、はんだがパッド間をブリッジングせず信号を短絡させないことを確実にするために必要なパッド間の間隔とを含む。現在の技術では、これは非常に挑戦的なピッチである。従来のフリップチップはんだ技術は、現在では約１５０μｍピッチである。２列のパッドを用いることにより、フリップチップパッケージングはんだボール技術（従来のはんだボールの大きさおよび間隔を含む）を使用することができるようにパッドの間隔を増大させることができ、挑戦的なスケーリングによる接続不良のリスクが減少する。
【００３０】
図１はチップパッケージ１００の特定の構成を示しているが、いくつかの技術および構成を用いて傾斜部品１１２と半導体ダイ１１０との間の電気接触、機械的配列、組み立て、および／または電気的なＩ／Ｏを実施してもよい。特に、たとえば部品間に接続を確立できるように表面１３０と表面１３６との間の様々な間隙を考慮に入れてはんだボールの大きさを変化させるなど、様々な技術を用いてコネクタ形状問題に対処してもよい。得られた接続は、リフロー時にはんだボールが圧縮された場合に起こり得る故障にも耐え得る。ここで、これらの実施形態のいくつかを記載する。
【００３１】
上述したように、１つの技術において、コネクタ１３４は、はんだボール（リフロー可能なはんだ層など）を含み得て、コネクタ１３４はパッド１３２および１３８に対して剛性をもって機械的に結合され得る。特に、接続は、一部の接続間においてブリッジングが起こらないように設計され得て、これによってチップパッケージにおける故障の原因の１つが無くなる。一般に、２つの表面が連結されると、小さな間隙に関連付けられたコネクタの列が圧縮され、はんだボールの外側への膨張を引き起こし得る。パッド１３２および１３８が、同じ信号アークを担持するパッドが互いの近くにあるとともに異なる信号を担持するパッドがさらに離れるようにグループ分けされると、異なる信号に関連付けられたパッド間に意図しないブリッジングが起こりにくくなる。ブリッジングすることが許容されるパッドには、電力パッドと電力パッドとのブリッジング、接地パッドと接地パッドとのブリッジングが含まれる。
【００３２】
圧縮されたはんだボール４１０を有するチップパッケージ４００を側面視で示すブロック図が図４に示される。このチップパッケージにおいて、少なくともいくつかのはんだボール４１０が、残りのはんだボールよりも圧縮される。はんだボール４１０の圧縮は、Susquehanna Universityの「Surface Evolver」と呼ばれる解析ソフトウェアを用いて成形され得る。この解析ソフトウェアは、表面張力および重力の力の影響下にある液体の物理特性をシミュレートし、液体の取り得る形状を判定することができる。圧縮されたはんだボールの場合、シミュレーションは、最低限の圧縮で圧縮されたはんだボールの側部に余分なはんだが噴出することを示す。これは、この側の減少した曲率が、圧縮された側部の高い曲率よりも低いエネルギーを有するためである。結果として、チップパッケージ４００におけるはんだボールは、パッドの列内でブリッジングしにくく、異なるパッドの列間でブリッジングしやすい。はんだボールの分離をさらに大きくする（たとえば、より広い列の間隔Ｉｓを用いる）ことにより、各はんだボールによって満たされる空間内に大きな変化が起こり、圧縮されたはんだボールにさらに圧縮が起こり得て、第２の列におけるはんだボールが確実に表面１３０および１３６の両方を濡らす（図１）。
【００３３】
一部の実施形態において、パッド１３２および１３８（図１）のうちのいくつかは、楕円形状を有する。通常、はんだパッドは、円形または略円形である。チップパッケージ４００において、より高いアスペクト比を有するはんだパッドは、余分な空間のあるパッドの列に対して垂直方向に膨張することができるため、有用であり得る。これにより、幾分の余裕が設けられ、良好かつ低インピーダンスの接続が確保され得る。はんだボール４１０は形状が球形になる傾向があり、はんだパッドの端部から引き出され得ることから、アスペクト比は高すぎない程度に設定され得る。
【００３４】
他の技術において、異なる大きさのはんだボールが、異なる列におけるコネクタ１３４（図１）のために使用され得る。これは、図５Ａに示される。図５Ａは、異なる大きさのはんだボール５１０を有するチップパッケージ５００を側面視で示すブロック図である。この手法は、各列を連結させるために使用されるはんだボール５１０の大きさを変化させることによって列間の異なる間隙を調整する。特に、パッドの第１の列は小さいはんだボールを使用し得る一方、パッドの第２の列は大きなはんだボールを使用し得る。
【００３５】
密度を高めるために、小さなはんだボールを有するパッドの列における接続の数が多くなり、大きなはんだボールを有するパッドの列における接続が少なくなるように、パッドのピッチも異なり得る。これは、図５Ｂおよび図５Ｃに示される。図５Ｂおよび図５Ｃは、それぞれ異なるパッドピッチ５７０および５７２を有するチップパッケージ５５０および５６０を上面視で示すブロック図である。
【００３６】
チップパッケージ５５０および５６０において、はんだボールは、２つの異なる大きさを有し得て、パッドの第１の列に関連付けられたはんだボールの第１の大きさと、パッドの第２の列に関連付けられたはんだボールの第２の大きさとを有する。代替的に、または付加的に、パッドは異なる大きさを有し得て、パッドの第１の列に関連付けられたパッドの第１の大きさと、パッドの第２の列に関連付けられたパッドの第２の大きさとを有し得る。これらの異なるパッドの大きさは、表面１３０および１３６（図１）のいずれかまたは両方のためのものであり得る。
【００３７】
図５Ｂおよび図５Ｃに示されるように、はんだの設置には２つの選択肢がある。図５Ｂのチップパッケージ５５０において、小さなはんだボールに小さなピッチを用いて、大きなはんだボールに大きなピッチを用いることにより、最も高い密度が用いられる。この手法は、確実なはんだ接続のための十分な間隔を設けること、および最大の接続数を実現することを確保する。対照的に、図５Ｃのチップパッケージ５６０において、はんだボールは両方の列において同じピッチを有し得る。この手法により、２列のパッド間の間隔を密にすることが可能となり得るが、接続の密度は減少し得る。パッドの外側の列に信号をルーティングすることは、図５Ｂに示されるレイアウトにおいては難しくなり得る。結果として、図５Ｃに示されるレイアウトは好ましいものとなり得る。
【００３８】
図４、図５Ｂ、および図５Ｃにおける形状パラメータの例示的な実施形態は、表１に示される。
【００３９】
【表１】
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【００４０】
ブリッジングすることなく単一のチップパッケージにおいて異なる大きさのはんだボールを得るために、様々な技術が使用され得る。たとえば、個別のはんだボールをパッドに設置してそれらを濡らすために、レーザーベースのはんだ設置ツール（またはピック・アンド・プレイスマシン）が用いられ得る。この手法は、幅広い種類の大きさのはんだボールを設置することを可能とし、単一のチップパッケージ上に２つの異なる大きさを設置するために使用することが可能である。しかしながら、レーザーベースのはんだ設置ツールを調整して１秒あたり８個のボールより速い速度とすることは難しいものとなり得る。
【００４１】
代替的に、異なる大きさのはんだボールが、チップパッケージの上に積まれる異なるチップの表面上にそれぞれ成長し得る。この手法は、異なるチップを用いて、干渉なく２つの異なる大きさのはんだボールを成長させ得る。しかしながら、チップが突き当てられた後はチップの厳格な取扱い要件があることから、この手法は、良好な歩留りを確保するためにも注意深い取扱いが必要となり得る。
【００４２】
他の手法において、２つの異なる大きさのはんだボールは、異なる大きさのベースパッド／パッシベーション開口を用いて同じ表面上に成長し得る。特に、はんだペーストが加えられると、通常はチップ全体にわたって高さが一定となる。結果として、はんだボールの体積は、典型的にパッドの異なる半径によって定められる。そして、はんだが溶解およびリフローされると、表面張力によってはんだペーストがはんだボール引き込まれ、本質的にパッドの大きさおよびはんだの堆積によって定められた高さとなる。しかしながら、一部の実施形態において、異なるはんだボールの大きさを得るために、異なる量のはんだペーストが使用され得る。
【００４３】
一部の実施形態において、半導体ダイ１１０（図１）の表面間の可変の間隙は、一方の表面に選択的に加えることによって一様となる。これは、図６に示される。図６は、表面６１０の上方に選択的に上昇したパッド６１４を有するチップパッケージ６００を側面視で示すブロック図である。たとえば、いくらかのはんだを有する銅柱６１２の列は、２つの表面間の距離を減少させるために、パッドの列のうちの１つに使用され得る。そして、はんだボールは、パッドの列の他の（対向する表面）に置かれ得て、チップがリフローのために合わされると、すべてのはんだボールがターゲットとなるはんだ点に対して略同じ距離を有し得る。この手法により、銅柱はんだバンプの発達が導入される。加えて、銅柱は、電気および熱の両方を伝導するため、両方のチップに余分な設計を必要とせず、はんだボールは標準的なプロセスを用いて直接的に柱に対して濡れた状態とすることができる。
【００４４】
代替的に、チップ間の距離または間隙は、パッドの一部を表面の下方に選択的に下げることによって均一にされ得る。これは、図７に示される。図７は、表面７１０の下方に選択的に下げられたパッド７１４を有するチップパッケージ７００を側面視で示すブロック図である。たとえば、パッドの列の全体を下げるために、ピット７１２（および、より一般的には、ネガティブフィーチャ）が表面７１０にエッチングされ得る。これにより、このパッドの列に沿ってチップ表面間の距離が増大し、両方のパッドの列についてチップ間の距離または間隙が略同じに保たれる。この手法により、コネクタの自己整列が容易となる。なぜなら、はんだボール（および、より一般的には、ポジティブフィーチャ）は、自然とピット内に安定し、スタック１１６（図１）における半導体ダイ１１０の相対的なアライメントを維持するためである。しかしながら、チップに対して電気的に結合されるはんだを取り付ける表面を設けることは難しくなり得る。エッチング処理にはピット内に金属が存在しないことが必要であることから、エッチングの後にピットの内側に金属パッドを加えるためにＲＤＬ処理が必要となり得る。このＲＤＬパッドは、ピット領域の外側の表面上のパッドに電気的に結合され得る。
【００４５】
図１において、傾斜部品１１２は、可撓コネクタ（マイクロスプリングコネクタなど）によって半導体ダイ１１０の各々に電気的に結合され得て、コネクタ１３４は、パッド１３２および１３８に対して再結合可能かつ機械的に結合され得る。これは、図８に示される。図８は、可撓コネクタ８１０を有するチップパッケージ８００を側面視で示すブロック図である。たとえば、可撓コネクタ８１０は、２つの異なる高さを有し得て、パッドの第１の列に関連付けられた可撓コネクタ８１０の第１の高さと、パッドの第２の列に関連付けられた可撓コネクタ８１０の第２の高さとを有する。
【００４６】
なお、可撓コネクタ８１０は、プリント回路基板（ＰＣＲ）、有機もしくはセラミック集積回路（ＩＣ）、および／または半導体ダイの表面を含む、幅広い種類の表面上に製造することができる。また、可撓コネクタ８１０は、高性能ＩＣ上のＩ／Ｏ信号の密度を超えるチップ間接続の領域密度を有して製造することができ、可撓コネクタ８１０の順応性により、チップパッケージ８００における部品の機械的動作および誤整列に対する耐性が高められる。
【００４７】
可撓コネクタ８１０は、はんだを使用することなく機械的および電気的な接触を提供することもできる。したがって、図１における傾斜部品１１２および半導体ダイ１１０間の機械的および／または電気的な結合は、取り外し可能または再結合可能であり（すなわち、これらの部品は再結合可能に結合することができる）、これによって組み立ておよび試験の最中および／または後におけるチップパッケージ８００の再加工が容易となる。なお、再結合可能な機械的もしくは電気的な結合は、再加工もしくは加熱（はんだを用いたものなど）なくして繰り返し（すなわち、２回以上）確立および分解することができる機械的もしくは電気的な結合として理解すべきである。一部の実施形態において、再結合可能な機械的もしくは電気的結合には、互いに結合するように設計された雄型部品および雌型部品（スナップ接続される部品など）を伴う。したがって、再結合可能な部品は、再結合可能な結合を確立することができるように構成された部品である。しかしながら、上述したように、一部の実施形態において、図１における傾斜部品１１２と半導体ダイ１１０との間の機械的および／もしくは電気的な結合は、より恒久的である（たとえば、はんだ接触など、再結合可能でないものであり得る）。
【００４８】
接続のキャパシタンスを高めるために、一部の実施形態においては、任意の間隙を満たすべく接触領域に導電性液体、導電性ペースト、もしくは導電性膜が加えられ得る。これは、所与の可撓コネクタの縁部を超えて液体、ペースト、もしくは膜が延在する範囲に重なり領域を増大させるという有益な効果を有し得る。
【００４９】
代替的に、図１において、傾斜部品１１２は、異方性エラストマー膜（「異方性導電性膜」と言われる場合もある）などの異方性膜（図示せず）によって半導体ダイ１１０の各々に対して電気的に結合され得る。異方性膜の異方性は、異方性膜の表面に対して垂直方向の導電性を高める一方、異方性膜の表面に対して接線方向の導電性を減少させる。結果として、異方性膜は、異方性膜の対向する面に機械的に配列されたパッドを電気的に結合させ得る。
【００５０】
たとえば、異方性膜は、PariPoser（商標）材料（マサチューセッツ州フォールリバーのParicon Technologies, Inc.による）、および絶縁シートによって分離された導電性箔を電気的に結合させる導電性エラストマーに基づくものなどの他のタイプの異方性膜を含み得る。PariPoser型の異方性導電性エラストマー膜において、小さな導電性ボールがシリコーンゴムにおいて垂下し、ボールは概して列となって配置され、異方性膜の表面に対して接線方向ではなく垂直方向に導電をもたらす。可撓コネクタ８１０（図８）と同様に、概して、得られる電気接触のインピーダンスは、導電性および／または容量性であり得る。インピーダンスが導電性である場合、従来の送受信Ｉ／Ｏ回路は、チップパッケージ１００の部品において使用され得る。しかしながら、インピーダンスが複合的である場合、チップパッケージにおける送受信Ｉ／Ｏ回路は、Robert J. Drostらによる「可変複素インピーダンスを有するコネクタのための受信回路（Receive Circuit for Connectors with Variable Complex Impedance）」と題され、２００９年４月１７日に出願された、代理人番号ＳＵＮ０９−０２８５の米国特許出願第１２／４２５，８７１号に記載された１つ以上の実施形態を含み得て、その内容は引用によりここに援用される。
【００５１】
一部の実施形態において、図１の半導体ダイ１１０は、ＴＳＶによって結合される２つ以上の半導体ダイを各々が有するユニットまたはモジュールに置き換えられる。これは、図９に示される。図９は、チップパッケージ９００を側面視で示すブロック図である。この手法により、４０個チップのスタックを、１０個の４個チップのモジュールから構成することが可能となり得る。結果として、ＴＳＶ組み立て処理は、一度に４つのチップを取り扱うのみでよく、チップパッケージ９００における積み重ねプロセスは、一度に１０個のモジュールを取り扱うのみでよい。４０個チップのスタックと比して、これによってチップパッケージ９００の製造における困難が減少し得る。加えて、個別の半導体ダイよりもＴＳＶベースのモジュールを取り扱う方が容易となり得る。なぜなら、モジュールはより厚い（および堅い）ものとなり得るためである。
【００５２】
ここで、電子装置およびコンピュータシステムの実施形態を記載する。図１０は、チップパッケージの上記の実施形態のうちの１つなど、１つ以上のチップパッケージ１０１２を含む電子装置１０００を示すブロック図である。なお、電子装置１０００は、１つ以上のチップパッケージ１０１２に対して電気的に結合される電源１０１０（バッテリーなど）を含み得る。
【００５３】
図１１は、チップパッケージの上記の実施形態のうちの１つなどの１つ以上のチップパッケージ１１０８を含むコンピュータシステム１１００を示すブロック図である。コンピュータシステム１１００は、１つ以上のプロセッサ（またはプロセッサコア）１１１０と、通信用インターフェイス１１１２と、ユーザインターフェイス１１１４と、これらの部品を結合する１つ以上の信号線１１２２とを含む。１つ以上のプロセッサ（またはプロセッサコア）１１１０は、並列処理および／またはマルチスレッド動作を支援し得て、通信用インターフェイス１１１２は、持続的な通信接続を有し得て、１つ以上の信号線１１２２は通信バスを構成する。また、ユーザインターフェイス１１１４は、ディスプレイ１１１６、キーボード１１１８、および／またはマウスなどのポインター１１２０を含み得る。
【００５４】
コンピュータシステム１１００内のメモリ１１２４は、揮発性メモリおよび／または不揮発性メモリを含み得る。より具体的には、メモリ１１２４は、ＲＯＭ、ＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュ、１つ以上のスマートカード、１つ以上の磁気ディスク記憶装置、および／または１つ以上の光学記憶装置を含む。メモリ１１２４は、ハードウェア依存タスクを実行するための様々な基本システムサービスを扱う手順（または指示のセット）を含むオペレーティングシステム１１２６を記憶する。また、メモリ１１２４は、通信モジュール１１２８内に通信手順（または指示のセット）も記憶し得る。これらの通信手順は、コンピュータシステム１１００に対して遠方に設置されたコンピュータ、装置、および／またはサーバーを含む、１つ以上のコンピュータ、装置、および／またはサーバーと通信するために使用され得る。
【００５５】
メモリ１１２４は、１つ以上のプログラムモジュール１１３０（または指示のセット）も含み得る。プログラムモジュール１１３０のうち１つ以上は、コンピュータプログラム機構を構成し得る。メモリ１１２４内の様々なモジュールにおける指示は、高級手続き型言語、オブジェクト指向型プログラミング言語、および／またはアセンブリ言語もしくは機械語で解釈され得る。プログラミング言語は、コンパイルまたは解釈され得る、すなわち、１つ以上のプロセッサ（またはプロセッサコア）１１１０によって実行されるように構成可能である、またはそのように構成される。
【００５６】
コンピュータシステム１１００は、サーバー、ラップトップコンピュータ、パーソナルコンピュータ、ワークステーション、メインフレームコンピュータ、ブレード、エンタープライズコンピュータ、データセンター、ポータブルコンピューティング装置、タブレットコンピュータ、携帯電話、スーパーコンピュータ、ネットワーク接続ストレージ（ＮＡＳ）システム、ストレージエリアネットワーク（ＳＡＮ）システム、および／または他の電子計算装置を含み得るが、これらに限定されない。たとえば、チップパッケージ１１０８は、複数のプロセッサブレードに結合されるバックプレーンに含まれ得る、またはチップパッケージ１１０８は、異なるタイプの部品（プロセッサ、メモリ、Ｉ／Ｏ装置、および／または周辺機器）を結合し得る。したがって、チップパッケージ１１１８は、スイッチ、ハブ、ブリッジ、および／またはルーターの機能を実行し得る。なお、コンピュータシステム１１００は、１つの場所に設けられ得る、または複数の地理的に分散した場所に分布して設けられ得る。
【００５７】
電子装置１０００（図１０）および／またはコンピュータシステム１１００の機能の一部またはすべては、１つ以上の特定用途向け集積回路（ＡＳＩＣ）および／または１つ以上のデジタル信号プロセッサ（ＤＳＰ）で実施され得る。さらに、上記の実施形態における機能は、当該技術において公知のように、ソフトウェアよりもハードウェアにおいて多く実施され得る、またはハードウェアよりもソフトウェアにおいてよく実施され得る。
【００５８】
上記の実施形態は、少ない部品または追加の部品を含み得る。また、これらのチップパッケージ、装置、およびシステムは、複数の個別の要素を有するものとして示されているが、これらの実施形態は、本願明細書で記載される実施形態の概略的な構造を示すよりも、存在し得る様々な特徴についての機能的な記述を意図している。したがって、これらの実施形態において、２つ以上の部品を結合して単一の部品とし得る、および／または１つ以上の部品の位置を変更してもよい。さらに、上記の実施形態のうちの２つ以上は、互いに結合されてもよい。
【００５９】
一部の実施形態において、図１では、チップパッケージ１００は、１つ以上の半導体ダイ１１０および／または傾斜部品１１２上の回路の動作時に生じる熱を取り除く特徴を含む。特に、チップパッケージ１００は、少なくとも２つの半導体１１０の間に任意の中間チップ１４２を含み得る。この中間チップは、水平方向１１８に沿った半導体ダイのうち少なくとも１つの動作によって生じる熱を運び得る。さらに、熱の運搬は、任意の中間チップ１４２上微少流体技術によって容易となり得る。一部の実施形態において、任意の中間チップ１４２は、２つ以上の半導体ダイ１１０間の混信を減少させることもできる。
【００６０】
上記の実施形態はチップパッケージ内に図１の半導体ダイ１１０（シリコンなど）を使用する一方、他の実施形態において、半導体とは異なる材料がこれらのチップの１つ以上において基板材料として使用され得る。このため、一部の実施形態において、傾斜部品１１２は、金属トレースを有するプラスチック基板などの受動部品であり、半導体ダイ１１０に対して電気的に結合する。たとえば、傾斜部品１１２は、射出成形プラスチックを用いて製造され得る。代替的に、傾斜部品１１２は、リソグラフィによって規定されたワイヤまたは信号線を有する他の半導体ダイであってもよい。傾斜部品１１２が半導体ダイを含む実施形態において、リミット増幅器などの能動素子が含まれ得て、信号線間の混信を減少させる。加えて、混信は、差動信号伝送を用いて能動もしくは受動傾斜部品１１２のいずれかにおいて減少され得る。
【００６１】
一部の実施形態において、傾斜部品１１２は、コネクタ１３４を介して半導体ダイ１１０の間でデータおよび電力信号を往復させるトランジスタおよびワイヤを含む。たとえば、傾斜部品１１２は、高電圧信号を含み得る。これらの信号は、半導体ダイ１１０での使用のために、ステップダウンレギュレータ（コンデンサ間ステップダウンレギュレータ（capacitor-to-capacitor step-down regulator））ならびにコンデンサおよび／またはインダクタの個別部品を用いて逓減され、半導体ダイ１１０に結合する。
【００６２】
チップパッケージ１００の少なくとも一部の周囲が任意でカプセル化（図示せず）されてもよい。
【００６３】
概して、チップパッケージ１００内の部品は、容量結合信号および／または光学信号の近接通信（それぞれ、「電気近接通信」および「光学近接通信」という）などの電磁結合信号（「電磁近接通信」といわれる）のＰｘＣを用いて、互いに通信し得る、および／または外部の装置もしくはシステムと通信し得る。一部の実施形態において、電磁近接通信は、誘導結合信号および／または導電結合信号を含む。
【００６４】
このため、コネクタ１３４と半導体ダイ１１０との間の電気接触と関連付けられたインピーダンスは、不活性化層（たとえば、ガラス層）が半導体ダイ１１０の表面の上または付近の金属パッドの上方にある場合などにおいて、導電性（すなわち、同相）および／または容量性（すなわち、異相）となり得る。概して、インピーダンスは複合であり得て、同相成分および異相成分を含み得る。電気接触機構（はんだ、可撓コネクタ、および／または異方性膜など）に関わらず、接触に関連付けられたインピーダンスが導電性である場合、従来の送受信Ｉ／Ｏ回路は、チップパッケージ１００内の部品において使用され得る。しかしながら、上述したように、複合（および可変）インピーダンスを有する接触のために、送受信Ｉ／Ｏ回路は、米国特許出願第１２／４２５，８７１号に記載の１つ以上の実施形態を含み得る。
【００６５】
上述したように、幅広い種類の配列技術がチップパッケージの実施形態において使用され得る。１つの配列技術は、スタック１１６内の半導体ダイ１１０の相対的な配列を維持するためにエッチピット内のボールとともにエッチピットを用いることが伴う。より一般的に、傾斜部品１１２および／または半導体ダイ１１０のポジティブおよびネガティブ表面フィーチャーを機械的に係止する任意の組合せにより、チップパッケージ内のコンポーネントが整列し得る。
【００６６】
なお、一部の実施形態において、チップパッケージ内における平面状の機械的な誤整列を修正するために、電子アラインメント技術が使用される。たとえば、電気的配列は、所与の可撓コネクタが送信もしくは受信マイクロパッドもしくはマイクロバーと接触する場合、導電性および／または容量性接触を用いて使用され得る。
【００６７】
一部の実施形態において、スタック１１６内の半導体ダイ１１０の位置決めを支援する機械的ストッパを使用することにより、チップパッケージ１００の組み立てが容易となる。加えて、コネクタ１３４を介した電気的結合は、表面１３０および１３６のいずれかまたは両方に設けられてコネクタ１３４の少なくとも一部を圧縮する圧縮要素によって容易となり得る。
【００６８】
上記の説明は、任意の当業者が本開示を実行および使用することができることを意図しており、特定の用途およびその要件の内容において提供される。さらに、本開示の実施形態の上記の説明は、例示および説明の目的のためだけに提供されている。それらは、包括的であること、または本開示を開示された形態に限定することを意図したものではない。したがって、多くの修正および変形が当業者には明らかであり、本明細書において規定された一般的な原理は、本開示の精神および範囲から逸脱することなく、他の実施形態および用途に適用され得る。さらに、先述の実施形態の議論は、本開示を限定することを意図したものではない。そのため、本開示は、示された実施形態に限定することを意図したものではなく、本明細書に開示された原理および特徴に一致する最も広い範囲に一致することを意図したものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【手続補正書】
【提出日】平成27年2月10日(2015.2.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
チップパッケージであって、
スタック内において垂直方向に配置された半導体ダイを備え、前記垂直方向は、前記スタック内における第１の半導体ダイの面に対して実質的に垂直であり、前記第１の半導体ダイに続く各半導体ダイは、前記スタック内における直前の半導体ダイからオフセット値分だけ前記面において水平方向にオフセットしており、これによってスタックの一方側に階段状テラスが規定され、前記階段状テラスにおける前記半導体ダイの各々の表面は、前記半導体ダイの縁部に対して略平行な２列の第１のパッドを含み、チップパッケージはさらに、
前記第１のパッドに対して電気的かつ機械的に結合されるコネクタと、
スタックの一方側に位置決めされる傾斜部品とを備え、前記傾斜部品は、前記水平方向と前記垂直方向の間の前記階段状テラスに沿った方向に対して略平行であり、
前記傾斜部品は、第２のパッドを含む表面を有し、前記第２のパッドは、前記半導体ダイの各々について少なくとも２列の第２のパッドとして配置され、
前記コネクタは、前記第２のパッドに対して電気的かつ機械的に結合される、チップパッケージ。
【請求項２】
前記コネクタは、はんだボールを含み、
前記コネクタは、前記第１のパッドおよび前記第２のパッドに対して剛性をもって機械的に結合される、請求項１に記載のチップパッケージ。
【請求項３】
前記はんだボールは、２つの異なる大きさを有し、
前記はんだボールの第１の大きさは、前記２列の第１のパッドにおける第１の列に関連付けられ、前記はんだボールの第２の大きさは、前記２列の第１のパッドにおける第２の列に関連付けられる、請求項２に記載のチップパッケージ。
【請求項４】
前記第１のパッドは２つの異なる大きさを有し、
前記第１のパッドの第１の大きさは、前記２列の第１のパッドにおける第１の列に関連付けられ、前記第１のパッドの第２の大きさは、前記２列の第１のパッドにおける第２の列に関連付けられる、請求項２に記載のチップパッケージ。
【請求項５】
前記第２のパッドは、２つの異なる大きさを有し、
前記第２のパッドの第２の大きさは、少なくとも前記２列の第２のパッドにおける第１の列に関連付けられ、前記第２のパッドの第２の大きさは、少なくとも前記２列の第２のパッドにおける第２の列に関連付けられる、請求項２に記載のチップパッケージ。
【請求項６】
前記第１のパッドおよび前記第２のパッドのうちの少なくとも一部は、楕円形状を有する、請求項２〜５のいずれか１項に記載のチップパッケージ。
【請求項７】
前記はんだボールのうちの少なくとも一部は、前記はんだボールの残りよりも圧縮される、請求項２〜６のいずれか１項に記載のチップパッケージ。
【請求項８】
前記コネクタは、可撓コネクタを含み、前記コネクタは、再結合可能かつ機械的に前記第１のパッドおよび前記第２のパッドに結合される、請求項１〜７のいずれか１項に記載のチップパッケージ。
【請求項９】
前記可撓コネクタは、２つの異なる高さを有し、
前記可撓コネクタの第１の高さは、前記２列の第１のパッドの第１の列に関連付けられ、前記可撓コネクタの第２の高さは、前記２列の第１のパッドの第２の列に関連付けられる、請求項８に記載のチップパッケージ。
【請求項１０】
前記傾斜部品は、表面上に取り付けられるとともに列で配置される柱を含み、
前記半導体ダイの各々の２列の第２のパッドのうちの少なくとも一方は、前記柱の列の一方に取り付けられる、請求項１〜９のいずれか１項に記載のチップパッケージ。
【請求項１１】
前記傾斜部品は、前記表面上に取り付けられるとともに列で配置されるネガティブフィーチャを含み、
前記半導体ダイの各々の２列の第２のパッドのうちの少なくとも一方は、前記ネガティブフィーチャの列の一方内に取り付けられる、請求項１〜１０のいずれか１項に記載のチップパッケージ。
【請求項１２】
前記スタック内の前記半導体ダイのうちの少なくとも２つの間に中間チップをさらに備え、前記中間チップは、水平方向に沿った少なくとも前記２つの半導体ダイの動作によって生じる熱を運ぶように構成される、請求項１に記載のチップパッケージ。
【請求項１３】
前記半導体ダイの前記表面は、ネガティブフィーチャを含み、前記ネガティブフィーチャ内のポジティブフィーチャは、前記スタック内の前記半導体ダイの相対的な配列を維持する、請求項１に記載のチップパッケージ。
【請求項１４】
コンピュータシステムであって、
プロセッサと、
前記プロセッサによって実行されるように構成されるプログラムモジュールを記憶するメモリと、
チップパッケージとを備え、前記チップパッケージは、
スタック内において垂直方向に配置された半導体ダイを含み、前記垂直方向は、前記スタック内における第１の半導体ダイの面に対して実質的に垂直であり、前記第１の半導体ダイに続く各半導体ダイは、前記スタック内における直前の半導体ダイからオフセット値分だけ前記面において水平方向にオフセットしており、これによってスタックの一方側に階段状テラスが規定され、前記階段状テラスにおける前記半導体ダイの各々の表面は、前記半導体ダイの縁部に対して略平行な２列の第１のパッドを含み、チップパッケージはさらに、
前記第１のパッドに対して電気的かつ機械的に結合されるコネクタと、
スタックの一方側に位置決めされる傾斜部品とを含み、前記傾斜部品は、前記水平方向と前記垂直方向の間の前記階段状テラスに沿った方向に対して略平行であり、
前記傾斜部品は、第２のパッドを含む表面を有し、前記第２のパッドは、前記半導体ダイの各々について少なくとも２列の第２のパッドとして配置され、
前記コネクタは、前記第２のパッドに対して電気的かつ機械的に結合される、コンピュータシステム。
【請求項１５】
電子装置であって、
電源と、
前記電源に対して電気的に結合されるチップパッケージとを備え、前記チップパッケージは、
スタック内において垂直方向に配置された半導体ダイを含み、前記垂直方向は、前記スタック内における第１の半導体ダイの面に対して実質的に垂直であり、前記第１の半導体ダイに続く各半導体ダイは、前記スタック内における直前の半導体ダイからオフセット値分だけ前記面において水平方向にオフセットしており、これによってスタックの一方側に階段状テラスが規定され、前記階段状テラスにおける前記半導体ダイの各々の表面は、前記半導体ダイの縁部に対して略平行な２列の第１のパッドを含み、チップパッケージはさらに、
前記第１のパッドに対して電気的かつ機械的に結合されるコネクタと、
スタックの一方側に位置決めされる傾斜部品とを含み、前記傾斜部品は、前記水平方向と前記垂直方向の間の前記階段状テラスに沿った方向に対して略平行であり、
前記傾斜部品は、第２のパッドを含む表面を有し、前記第２のパッドは、前記半導体ダイの各々について少なくとも２列の第２のパッドとして配置され、
前記コネクタは、前記第２のパッドに対して電気的かつ機械的に結合される、電子装置。
【国際調査報告】
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