(57)【要約】【課題】ヘテロ接合の接合部からのリーク電流を抑制し、特性を向上させた半導体装置およびその製造方法を提供する。【解決手段】バルク内部のエネルギー帯に比べて表面近傍におけるエネルギー帯が低エネルギー側に曲がっている材料から形成された第１の半導体層１２と、第１の半導体層１２と接合し、第１の半導体層１２と逆の導電型の第２の半導体層１３と、第１の半導体層１２よりも高濃度の導電性不純物を含有し、第１の半導体層１２に接続する第３の半導体層１１と、第１の半導体層１２と第３の半導体層１１との接続面の端部近傍における第３の半導体層１１の表層の少なくとも一部に形成された第１の半導体層１２と逆の導電型の第４の半導体層２０とを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
バルク内部のエネルギー帯に比べて表面近傍におけるエネルギー帯が低エネルギー側に曲がっている材料から形成された第１の半導体層と、
前記第１の半導体層と接合し、前記第１の半導体層と逆の導電型の第２の半導体層と、
前記第１の半導体層よりも高濃度の導電性不純物を含有し、前記第１の半導体層に接続する第３の半導体層と、
前記第１の半導体層と前記第３の半導体層との接続面の端部近傍における前記第３の半導体層の表層の少なくとも一部に形成された前記第１の半導体層と逆の導電型の第４の半導体層と
を有する半導体装置。
【請求項２】
前記第４の半導体層は、前記第１の半導体層および前記第３の半導体層の表層に形成されている
請求項１記載の半導体装置。
【請求項３】
前記第３の半導体層と前記第４の半導体層との接合面に生じる自然空乏層が、少なくとも前記第１の半導体層と前記第３の半導体層の接続面の端部から前記第１の半導体層の表面からより深くなる方向に広がっている
請求項１記載の半導体装置。
【請求項４】
基板に、エミッタ層、ベース層、およびコレクタ層を含むヘテロ接合バイポーラトランジスタを有し、
前記第１の半導体層が、前記コレクタ層であって、
前記第２の半導体層が、前記コレクタ層上に形成された前記ベース層であって、
前記第３の半導体層が、前記基板と前記コレクタ層の間に形成されたコレクタ取り出し層であって、
前記コレクタ層と前記コレクタ取り出し層との接続面の端部近傍における前記コレクタ取り出し層の表層の少なくとも一部に、前記コレクタ層と逆の導電型を有する第４の半導体層が形成されている
請求項１記載の半導体装置。
【請求項５】
前記ヘテロ接合バイポーラトランジスタはｎｐｎ型である
請求項４記載の半導体装置。
【請求項６】
前記第１の半導体層はＩｎＰを含む
請求項１記載の半導体装置。
【請求項７】
少なくともバルク内部のエネルギー帯に比べて表面近傍におけるエネルギー帯が低エネルギー側に曲がっている材料からなる第１の半導体層を形成する工程と、
前記第１の半導体層と接合するように、前記第１の半導体層と逆の導電型を有する第２の半導体層を形成する工程と、
前記第１の半導体層よりも高濃度の導電性不純物を含有し、前記第１の半導体層に接続する第３の半導体層を形成する工程と、
前記第１の半導体層と前記第３の半導体層との接続面の端部近傍における前記第３の半導体層の表層の少なくとも一部に、前記第１の半導体層と逆の導電型の第４の半導体層を形成する工程と
を有する半導体装置の製造方法。
【請求項８】
前記第３の半導体層を形成する工程と、前記第４の半導体層を形成する工程との間に、
前記第１の半導体層、前記第２の半導体層および前記第３の半導体層を絶縁膜で被覆する工程と、
前記第４の半導体層の形成領域となる部分の前記絶縁膜を開口する工程と
露出された前記第４の半導体層の形成領域に、前記第１の半導体層と逆の導電型の不純物を導入する工程と
をさらに有する請求項７記載の半導体装置の製造方法。
【請求項９】
前記不純物の導入は、拡散法により行う
請求項８記載の半導体装置の製造方法。
【請求項１０】
前記第４の半導体層を形成する工程において、前記第１の半導体層および前記第３の半導体層の表層に前記第４の半導体層を形成する
請求項７記載の半導体装置の製造方法。
【請求項１１】
基板に、エミッタ層、ベース層、およびコレクタ層を含むヘテロ接合バイポーラトランジスタの製造方法であって、
前記第１の半導体層を形成する工程において、コレクタ層を形成し、
前記第２の半導体層を形成する工程において、前記コレクタ層上に前記ベース層を形成し、
前記第３の半導体層を形成する工程において、前記基板と前記コレクタ層の間に、コレクタ取り出し層を形成し、
前記第４の半導体層を形成する工程において、前記コレクタ層と前記コレクタ取り出し層との接続面の端部近傍における前記コレクタ取り出し層の表層の少なくとも一部に、前記コレクタ層と逆の導電型の半導体領域を形成し、
前記第３の半導体層を形成する工程と、前記第４の半導体層を形成する工程との間に、
前記ベース層上にエミッタ層を形成する工程と、
前記エミッタ層をパターン加工する工程と、
前記ベース層をパターン加工する工程と、
前記コレクタ層をパターン加工する工程と
をさらに有する
請求項７記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、詳しくは、ヘテロ接合を有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
ヘテロ接合を有する半導体装置としては、たとえば、発光ダイオードやバイポーラトランジスタなどが挙げられる。
【０００３】
バイポーラトランジスタの一つに、ヘテロ接合バイポーラトランジスタ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ、以下ＨＢＴとも称する）がある。
図９は、従来の技術にかかるＨＢＴの構造の一部を模式的に示す概略断面図である。
たとえば、半絶縁性のＦｅがドープされたＩｎＰの単結晶からなる基板１１０上に、ｎ＋  型のＩｎＧａＡｓあるいはＩｎＰからなり、コレクタ取り出し層となるサブコレクタ層１１１が形成され、サブコレクタ層１１１上に、ｎ−  型のＩｎＰからなるコレクタ層１１２が形成されている。コレクタ層１１２上にｐ＋  型のＩｎＧａＡｓからなるベース層１１３が形成され、ベース層１１３上にｎ型のＩｎＰからなるエミッタ層１１４が形成され、エミッタ層１１４上にｎ＋  型のＩｎＧａＡｓからなるエミッタキャップ層１１５が形成されている。
【０００４】
ベースコンタクト形成のために、キャップ層１１５、エミッタ層１１４の一部が除去され、エミッタメサ構造ＥＭが形成されている。また、キャップ層１１５に接続して、エミッタ電極１１６が形成されている。
また、ベース層１１３およびエミッタ層１１２の一部が除去され、ベース・コレクタメサ構造ＢＣＭが形成され、ベース層１１３に接続してベース電極１１７が形成されている。
さらに、サブコレクタ層１１１の一部が除去され、サブコレクタ層１１１に接続してコレクタ電極１１８が形成されている。ここで、ベースコレクタメサ構造ＢＣＭとコレクタ電極１１８は、合わせずれマージンＭＧとして所定の距離を離間して形成されている。
上記のエミッタ電極１１６、ベース電極１１７、コレクタ電極１１８は、たとえば、Ｔｉ／Ｐｔ／Ａｕの積層体から形成されている。
【０００５】
上記の従来例は、コレクタ層などにＩｎＰ層を用いた例であるが、ＧａＡｓ系材料を用いた半導体装置およびその製造方法などについて、特許文献１〜３に記載がなされている。
【０００６】
【特許文献１】
特開平５−１３１６１５９号公報
【特許文献２】
特開平１０−１７８０２１号公報
【特許文献３】
特開２００２−１７０８２９号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、上記のような従来の半導体装置においては、接合部であるベース・コレクタ間にリーク電流（図９においてＩで示す）が生じるという問題がある。このような現象は、特にＩｎＰ系化合物半導体のようなバルク内部のエネルギー帯に比べて表面近傍におけるエネルギー帯が低エネルギー側に曲がっている材料を用いたときに多く見られる。
【０００８】
上記のようなリーク電流は、図９に示したようなＨＢＴをプラズマ化学的気相成長（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ、以下ＣＶＤとも称する）法などを用いて絶縁膜で被覆する際に、コレクタ層であるＩｎＰ層の表面に表面準位が形成されることに起因すると考えられる。その結果、ベース層におけるマイノリティーキャリアである電子が、形成された表面準位に励起し、コレクタ層の伝導帯まで遷移する。したがって、ベース・コレクタ間に逆電圧が印加されることによって、電流がリークとして観測される。
【０００９】
上記のような表層面におけるリークパスを遮るために、従来においては、半導体表面に絶縁膜などを形成し、リーク電流を減少させてきた。しかしながら、このような方法は、絶縁膜材料、形成方法、装置、および条件などに大きく依存するため、リーク電流を制御することが難しい。
【００１０】
その他の方法として、イオン注入法（Ｉｏｎ−Ｉｍｐｌａｎｔａｔｉｏｎ）により表面に絶縁領域を形成することも可能である。しかしながら、ベース・コレクタ間における主なリークパスは、ザブコレクタ層の表層ではなく、コレクタ層の側壁部であると考えられる。そのため、イオン注入法により、側壁部へ絶縁領域を形成することは難しい。また、一般的にコレクタ層におけるｎ型のドーピング濃度は１×１０１９ｃｍ−３近くあることから、イオン注入法により絶縁領域を形成することは難しい。さらに、コレクタ層にＩｎＰ層を用いたＨＢＴのサブコレクタ層であるＩｎＧａＡｓは、バンドギャップが０．７５Ｖと小さいため、イオン注入法により絶縁化させることは困難であった。
【００１１】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、ヘテロ接合の接合部からのリーク電流を抑制し、特性を向上させる半導体装置およびその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、上記の本発明の半導体装置は、バルク内部のエネルギー帯に比べて表面近傍におけるエネルギー帯が低エネルギー側に曲がっている材料から形成された第１の半導体層と、前記第１の半導体層と接合し、前記第１の半導体層と逆の導電型の第２の半導体層と、前記第１の半導体層よりも高濃度の導電性不純物を含有し、前記第１の半導体層に接続する第３の半導体層と、前記第１の半導体層と前記第３の半導体層との接続面の端部近傍における前記第３の半導体層の表層の少なくとも一部に、形成された前記第１の半導体層と逆の導電型の第４の半導体層とを有する。
【００１３】
上記の本発明の半導体装置においては、第１の半導体層と第３の半導体層との接続面の端部近傍において、第３の半導体層の表層に第４の半導体層を形成する。その結果、リーク電流の通り道になる半導体層の表層の一部における抵抗を大きくする。
【００１４】
また、上記目的を達成するため、上記の本発明の半導体装置の製造方法は、少なくともバルク内部のエネルギー帯に比べて表面近傍におけるエネルギー帯が低エネルギー側に曲がっている材料からなる第１の半導体層を形成する工程と、前記第１の半導体層と接合するように、前記第１の半導体層と逆の導電型の第２の半導体層を形成する工程と、前記第１の半導体層よりも高濃度の導電性不純物を含有し、前記第１の半導体層に接続する第３の半導体層を形成する工程と、前記第１の半導体層と前記第３の半導体層との接続面の端部近傍における前記第３の半導体層の表層の少なくとも一部に、前記第１の半導体層と逆の導電型の第４の半導体層を形成する工程とを有する。
【００１５】
上記の本発明の半導体装置の製造方法においては、少なくともバルク内部のエネルギー帯に比べて表面近傍におけるエネルギー帯が低エネルギー側に曲がっている材料からなる第１の半導体層を形成し、前記第１の半導体層と接合するように、前記第１の半導体層と逆の導電型の第２の半導体層を形成する。また、前記第１の半導体層よりも高濃度の導電性不純物を含有し、前記第１の半導体層に接続する第３の半導体層を形成し、前記第１の半導体層と前記第３の半導体層との接続面の端部近傍における前記第３の半導体層の表層の少なくとも一部に、前記第１の半導体層と逆の導電型の第４の半導体層を形成する。
【００１６】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照して説明する。
〔第１の実施形態〕
図１は、本実施形態にかかる半導体装置を模式的に示した概略断面図である。
たとえば、半絶縁性のＦｅがドープされたＩｎＰの単結晶からなる基板１０上に、ｎ＋  型のＩｎＧａＡｓあるいはＩｎＰからなるサブコレクタ層１１が形成され、サブコレクタ層１１上に、ｎ−  型のＩｎＰからなるコレクタ層１２が形成されている。また、コレクタ層１２上にｐ＋  型のＩｎＧａＡｓからなるベース層１３が形成され、ベース層１３上にｎ型のＩｎＰからなるエミッタ層１４が形成されている。さらに、エミッタ層１４上にｎ＋  型のＩｎＧａＡｓからなるエミッタキャップ層１５が形成され、ｎｐｎ型のＨＢＴを構成している。ここで、第１の半導体層をコレクタ層とし、第２の半導体層をベース層とし、第３の半導体層をサブコレクタ層とする。
【００１７】
図２（ａ）は、上記の本実施形態にかかる半導体装置におけるコレクタ層部分の断面図であり、図２（ｂ）は、図２（ａ）のＸ−Ｘ’断面におけるエネルギー帯（伝導帯Ｅｃ  、価電子帯Ｅｖ  、フェルミ準位Ｅｆ  ）を示すダイヤグラムであり、コレクタ層１２の表層ＳＦ近傍でのバンド構造を示している。ここで、エネルギー帯は通常ポテンシャルの井戸として表現され、ポテンシャルから無限遠に遠ざけた側を高エネルギー側、ポテンシャルの深い側を低エネルギー側としている。
また、図２（ｃ）は、従来例にかかり、バルク内部のエネルギー帯に比べて表面近傍におけるエネルギー帯が高エネルギー側に曲がっている材料の場合のエネルギー帯（伝導帯Ｅｃ  、価電子帯Ｅｖ  、フェルミ準位Ｅｆ  ）を示すダイヤグラムである。
【００１８】
上記のように、本実施形態におけるコレクタ層１２は、上記のＩｎＰを含むバルク内部のエネルギー帯に比べて表面近傍におけるエネルギー帯が低エネルギー側に曲がっている材料により形成されている。
【００１９】
エミッタキャップ層１５、エミッタ層１４の一部は、ベースコンタクト形成のために除去され、エミッタメサ構造ＥＭが形成されている。また、エミッタキャップ層１５に接続して、エミッタ電極１６が形成されている。
また、ベース層１３およびコレクタ層１２の一部が除去され、ベース・コレクタメサ構造ＢＣＭが形成され、ベース層１３に接続してベース電極１７が形成されている。
さらに、サブコレクタ層１１の一部が除去され、サブコレクタ層１１に接続してコレクタ電極１８が形成されている。ここで、ベース・コレクタメサ構造ＢＣＭとコレクタ電極１８は、所定の距離を離間して形成されている。なお、サブコレクタ層１１は、コレクタ取り出し層とし、また、コレクタ層１２よりも高濃度の導電性不純物を含有している。
上記のエミッタ電極１６、ベース電極１７、コレクタ電極１８は、たとえば、Ｔｉ／Ｐｔ／Ａｕの積層体から形成されている。
【００２０】
さらに、メサ構造が形成された上記の素子は、サブコレクタ層１１の表層の一部を除き、絶縁膜１９により覆われている。露出されたサブコレクタ層１１の表層においては、サブコレクタ層１１およびコレクタ層１２と逆の導電型を持つ第４の半導体層２０が形成されている。本実施形態においては、ｐ型の第４の半導体層２０が形成されている。これにより、サブコレクタ層１１と、第４の半導体層２０との接合面には自然空乏層が形成される。この自然空乏層は、コレクタ層１２とサブコレクタ層１１が接する界面の一部にも形成される。つまり、コレクタ層１２とサブコレクタ層１１の接続面の端部からコレクタ層１２の表面からより深くなる方向に向かって形成され、コレクタ層１２の表層（図１においては側壁部）における接合部からのリーク電流をくい止める。
【００２１】
本実施形態にかかる半導体装置によれば、リークパスであるサブコレクタ層１１の表層にコレクタ層１２およびサブコレクタ層１１と逆の導電型の第４の半導体層２０が形成されている。このため、表層の一部の抵抗が大きくなり、流れる電子を低減することができる。また、第４の半導体層２０とサブコレクタ層１１とのｐｎ接合により自然空乏層が形成され、第４の半導体層２０がわずかな領域でも、十分な障壁ができる。
【００２２】
図３〜図５は、本実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示した概略断面図である。
まず、図３（ａ）に示すように、たとえば、半絶縁性のＦｅがドープされた単結晶ＩｎＰよりなる基板１０の一方の面に、たとえば、ＭＯＣＶＤ（ＭｅｔａｌＯｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法あるいはＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法などにより、たとえば、ｎ＋  型のＩｎＧａＡｓからなるサブコレクタ層１１を形成する。次に、同様な方法を用いて、サブコレクタ層１１の上面にｎ−  型のＩｎＰからなるコレクタ層１２を形成し、コレクタ層１２の上面にｐ＋  型のＩｎＧａＡｓからなるベース層１３を形成する。次に、たとえば、ベース層１３の上面にｎ型のＩｎＰからなるエミッタ層１４を形成し、さらに、エミッタ層１４の上面にｎ＋  型のＩｎＧａＡｓからなるエミッタキャップ層１５を形成する。
【００２３】
次に、図３（ｂ）に示すように、たとえば、リフトオフ法などによりエミッタキャップ層１５の上面にエミッタ電極１６を形成する。次に、エミッタキャップ層１５およびエミッタ層１４をベース層１３が露出するまでエッチングし、エミッタメサ構造ＥＭを形成する。このとき、エミッタ電極１７をパターン加工するために形成したレジスト膜（図示は省略）、あるいはエミッタ電極１６をマスクとして用いる。
【００２４】
次に、図３（ｃ）に示すように、ベース層１３の上面にエミッタメサ構造所定の距離を離間して、ベース電極１７をリフトオフ法などにより形成する。
【００２５】
次に、図４（ｄ）に示すように、少なくともエミッタメサＥＭおよびベース電極１７を被覆するようにベース層１３の上面にレジスト膜Ｒ１を形成する。これをマスクとして、たとえば、リン酸、過酸化水素水および水の混合液からなるエッチング液などにより、ベース層１３およびコレクタ層１２をサブコレクタ層１１が露出されるまでエッチングする。この後、レジスト膜Ｒ１を除去し、ベース・コレクタメサ構造ＢＣＭを形成する。
【００２６】
次に、図４（ｅ）に示すように、たとえば、リフトオフ法などを用いて、サブコレクタ層１１の上面にコレクタ電極１８を形成する。このとき、コレクタ電極１８は、ベース層１３およびコレクタ層１２からなるメサ構造の端部から少なくとも０．５μｍ程度の間隔を隔てて形成されることが望ましい。
【００２７】
次に、図４（ｆ）に示すように、少なくともエミッタメサ構造ＥＭ、ベース・コレクタメサ構造ＢＣＭおよびコレクタ電極が形成された領域を含むサブコレクタ層１１の上面にレジスト膜Ｒ２を形成し、基板が露出するまでサブコレクタ層１１をエッチングし、素子間を分離する。この後、レジスト膜Ｒ２を除去する。
【００２８】
次に、図５（ｇ）に示すように、メサ構造に形成した半導体層および電極からなる素子を被覆するように、たとえばＳｉＮなどの絶縁膜１９をプラズマＣＶＤ法などを用いて形成し、各半導体層を絶縁する。
【００２９】
次に、図５（ｈ）に示すように、絶縁膜１９が形成された素子上にレジスト膜Ｒ３を形成し、ベース層１３およびコレクタ層１２からなるメサ構造とコレクタ電極１８の間のサブコレクタ層１１上の絶縁膜１９を露出させる。
【００３０】
次に、図５（ｉ）に示すように、レジスト膜Ｒ３をマスクとして、絶縁膜１９をエッチングし、サブコレクタ層１１の表層の一部を露出させる。このとき、サイドエッチングが入るような等方性エッチングを行うことが望ましい。レジスト膜を形成し、所定の領域の絶縁膜１９を露出させる工程において、所望の領域を全て露出することは難しい。しかし、等方性エッチングを行い、露出した絶縁膜１９の周辺もサイドエッチングにより除去されると、後の第４の半導体層を形成する工程において、より広い領域に形成することができる。また、本実施形態においては、第４の半導体層２０はサブコレクタ層１１の表面に形成されるので、異方性エッチングにより絶縁膜１９を除去してもよい。その後、レジスト膜Ｒ３を除去する。
【００３１】
次に、絶縁膜１９をマスクとして、エッチングにより露出したサブコレクタ層１１の表層に第４の半導体層２０を形成する。本実施形態においては、コレクタ層１２およびサブコレクタ層１１がｎ型であるので、それと逆の導電型としてｐ型の不純物を導入する。たとえば、拡散法により６００℃程度のジエチルＺｎ雰囲気下において、ｐ型の不純物を導入し、第４の半導体層２０を形成し、図１に示すような半導体装置を製造する。
また、ｎ型のサブコレクタ層１１の表層にｐ型の半導体領域が形成されたので、それらの接合面には空乏層２１が形成される。また、本実施形態においては、サブコレクタ層１１は、コレクタ層１２よりも導電性不純物濃度が高く、拡散の速度は速くはない。しかしながら、接合面に形成される空乏層２１により十分な障壁となる。
【００３２】
サブコレクタ層１１に、それとは逆の導電型を有する第４の半導体層を形成するときに、拡散法を用いると、電子を補償しながら徐々に不純物が拡散していく。そのため、サブコレクタ層のような高濃度の領域においても逆の導電型の半導体層を形成することができる。また、拡散速度は、不純物の気相の流量および温度などにより制御することができる。
【００３３】
本実施形態にかかる半導体装置において、たとえば、面積６μｍ×２０μｍ程度のエミッタを１ユニット（約１２０μｍ２  ）有するＨＢＴのリーク電流を測定する。たとえば、約２５℃において、リーク電流は約１ｎＡ程度となる。現在、ヘテロ接合界面に蓄積された、移動度の高い電子を利用した電界効果型トランジスタ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ、以下、ＨＥＭＴとも称する）において要求されているリーク電流のレベルは、たとえば、ゲート幅１０ｍｍにおいて約８５℃で約５μＡ〜１０μＡとされている。ＨＢＴにおいて、ＨＥＭＴと同等の出力を得るために必要とされるエミッタ面積は２μｍ×１０μｍを６４ユニット（約１２８０μｍ２  ）となる。その結果、上記のＨＢＴにおいて、リーク電流は約１００ｎＡ程度と考えられ、上記の要求されるレベルと比較し、大幅に低減していることがわかる。
【００３４】
本実施形態の半導体装置の製造方法によれば、メサ構造を有するＨＢＴにおいて、コレクタ層１２とコレクタ電極１８との間に露出された、コレクタ層１２と接続する端部近傍のコレクタ取り出し層１１の表層にコレクタ層１２と逆の導電型を有する第４の半導体層２０を形成する。これによって、ベース層１３とコレクタ層１２との接合部からコレクタ電極１８へのリークパスの一部の抵抗を大きくさせる。そのため、ベース・コレクタ間における表面リーク電流を低減することができる。
【００３５】
〔第２の実施形態〕
次に、第２の実施形態について、図面を参照して説明する。ここで、上記の実施形態と同様の部分は番号を同じくし、説明を省略し、以下、異なる部分についてのみ説明する。
図６は、本実施形態にかかる半導体装置の一部を模式的に示した概略断面図である。
実質的に、第１の実施形態にかかる半導体装置と同様であるが、コレクタ層１２の側面の一部およびサブコレクタ層１１の表面の一部の絶縁膜１９が露出され、コレクタ層１２と逆の導電型を有する第４の半導体層２０が形成されている。
上記の構成においても、コレクタ層は、バルク内部のエネルギー帯に比べて表面近傍におけるエネルギー帯が低エネルギー側に曲がっている材料から形成されている。
【００３６】
本実施形態の半導体装置によれば、コレクタ層の側面およびサブコレクタ層の表面の一部に上記のような第４の半導体層２０が形成されていることにより、リークパスの一部の抵抗成分が大きくなる。また、第４の半導体層とコレクタ層およびサブコレクタ層との接合により、自然空乏層が形成される。その結果、接合部からのリーク電流を低減できる。本実施形態においては、主なリークパスであるコレクタ層１２の側面においても第４の半導体層２０が形成されているため、リーク電流を低減する効果は大きい。なお、サブコレクタ層１１は、コレクタ層１２よりも高濃度の導電性不純物を含有している。
【００３７】
本実施形態にかかる半導体装置は実質的に第１の実施形態と同様に製造することができる。
まず、図３（ａ）〜図４（ｆ）まで、第１の実施形態と同様の工程を行う。
その後、図７（ｇ）に示すように、メサ構造に形成した半導体層および電極をＳｉＮ膜などの絶縁膜１９で被覆する。
【００３８】
次に、図７（ｈ）に示すように、絶縁膜１９が形成された素子上にレジスト膜Ｒ４を形成し、ベース層１３およびコレクタ層１２からなるメサ構造とコレクタ電極１８の間のサブコレクタ層１１上の絶縁膜１９を露出させる。このとき、コレクタ電極１８の側壁は露出されても、ベース・コレクタメサ構造の側壁は露出されないようにする。
【００３９】
次に、図７（ｉ）に示すように、レジスト膜Ｒ４をマスクとして、絶縁膜１９をエッチングし、コレクタ層１２の側面の一部およびサブコレクタ層１１の表層を露出させる。このとき、エッチングは、サイドエッチングが入るような等方性エッチングにより行う。その結果、レジストパターンの形成時において露出されなかったコレクタ層１２の側面に形成された絶縁膜１９も除去することができる。その後、レジスト膜Ｒ４を除去する。
【００４０】
次に、絶縁膜１９をマスクとして、エッチングにより露出したサブコレクタ層１１の表層に第４の半導体層２０を形成する。本実施形態においては、コレクタ層１２およびサブコレクタ層１１がｎ型であるので、それと逆の導電型としてｐ型の不純物を導入する。たとえば、拡散法により６００℃以下のジエチルＺｎ雰囲気下において、ｐ型の不純物を導入し、第４の半導体層２０を形成する。
本実施形態においては、コレクタ層１２の側面およびサブコレクタ層１１の表面に第４の半導体層２０が形成されるが、サブコレクタ層１１にＩｎＧａＡｓのようなバンドギャップの狭い材料を用いていると、ｐ型の半導体層を形成しにくい。しかしながら、コレクタ層１２にＩｎＧａＡｓと比較してバンドギャップが大きいＩｎＰを用いている場合には、主なリークパスであるコレクタ層１２の側面にｐ型の半導体層が形成され、リーク電流の低減に、より効果的である。
また、本実施形態においては、コレクタ層１２の導電性不純物濃度はサブコレクタ層１１よりも低いので、拡散の拡がりは大きい。
【００４１】
本実施形態によれば、メサ構造を有するＨＢＴにおいて、コレクタ層１２とコレクタ電極１８との間に露出され、コレクタ層１２と接続する端部近傍のコレクタ層１２の側面およびコレクタ取り出し層１１の表層にコレクタ層１２と逆の導電型を有する第４の半導体層２０を形成する。これによって、ベース層１３とコレクタ層１２との接続部からコレクタ電極１８へのリークパスの一部の抵抗を大きくさせる。その結果、ベース・コレクタ間における表面リーク電流を低減することができる。
【００４２】
〔第３の実施形態〕
次に、第３の実施形態について、図面を参照して説明する。ここで、上記の実施形態と同様の部分は番号を同じくし、説明を省略し、以下、異なる部分についてのみ説明する。
図８は、本実施形態にかかる半導体装置の一部を模式的に示した概略断面図である。
実質的に、第１および第２の実施形態にかかる半導体装置と同様であるが、ベースメサ構造ＢＭよりもコレクタメサ構造ＣＭが外側に存在するように形成されている。また、コレクタ層１２の表面の一部および側面、およびサブコレクタ層１１の表面の絶縁膜１９が露出され、コレクタ層１２と逆の導電型を有する第４の半導体層２０が形成されている。
上記の構成においても、コレクタ層１２は、バルク内部のエネルギー帯に比べて表面近傍におけるエネルギー帯が低エネルギー側に曲がっている材料から形成されている。また、サブコレクタ層１１は、コレクタ層１２よりも高濃度の導電性不純物を含有している。
【００４３】
本実施形態の半導体装置によれば、コレクタ層１２の表面の一部および側面、およびサブコレクタ層１１の表面の一部に上記のような第４の半導体層２０が形成されていることにより、リークパスの一部の抵抗成分が大きくなる。また、第４の半導体層２０とコレクタ層１２およびサブコレクタ層１１との接合により、自然空乏層２１が形成される。その結果、接合部からのリーク電流を低減できる。本実施形態においては、主なリークパスであるコレクタ層１２の表面および側面においても第４の半導体層２０が形成されているため、リーク電流を低減する効果は大きい。
【００４４】
本実施形態にかかる半導体装置は実質的に第１および第２の実施形態と同様に製造することができる。
たとえば、、図４（ｄ）に示すベース層１３およびコレクタ層１２をメサ構造に形成する工程において、まず、ベース層１３のみを先に加工して、ベースメサ構造ＢＭを形成し、その後、あらたにレジスト膜などによりパターンを形成し、コレクタ層１２を加工する。これにより、図８に示すような素子構造が形成される。
【００４５】
その後、第１および第２の実施形態と同様にして、絶縁膜１９をコレクタ層１２の表面の一部および側面が露出するように除去する。次に、露出したコレクタ層１２およびサブコレクタ層１１にこれらと逆の導電型の不純物を拡散法などにより導入し、第４の半導体層２０を形成する。
その後、第４の半導体層２０および第４の半導体層２０とコレクタ層１２との接合部に形成される空乏層２１はベース層１１と接することのないように形成される。
【００４６】
本実施形態の製造方法によれば、ベースメサ構造ＢＭがコレクタメサ構造ＣＭよりも外側に存在するように形成し、ベース層１３が形成された領域を除くコレクタ層１２の上面の端部およびコレクタ層１２の側面、およびコレクタメサ構造ＣＭとコレクタ電極１８との間のサブコレクタ層１１の上面にコレクタ層１２と逆の導電型の第４の半導体層２０を形成する。これにより、コレクタ層１２とベース層１３との接合部からコレクタ電極１８へのリークパスの一部の抵抗を大きくさせる。その結果、ベース・コレクタ間からの表面リーク電流を低減することができる。
【００４７】
本発明は上記の実施形態に限定されない。
たとえば、本実施形態においては、ｎｐｎ型のＨＢＴを参照して説明したが、ｐｎｐ型に変更することができる。また、ＨＢＴ以外のヘテロ接合を有する半導体装置おけるリーク電流の抑制に適用することもできる。
その他、本発明の要旨を逸脱しない範囲で種々の変更が可能である。
【００４８】
【発明の効果】
以上説明してきたように、本発明の半導体装置によれば、ヘテロ接合の接合部からのリーク電流を抑制することができる。
また、半導体装置の製造方法によれば、ヘテロ接合の接合部からのリーク電流を抑制することができる。
【図面の簡単な説明】
【図１】図１は、本発明の第１の実施形態にかかる半導体装置の一部を模式的に示す概略断面図である。
【図２】図２（ａ）は、本発明の第１の実施形態にかかる半導体装置のコレクタ層部分を示す概略断面図であり、図２（ｂ）は、図２（ａ）のＸ−Ｘ’断面におけるエネルギー帯を示すダイヤグラムであり、図２（ｃ）は、従来例にかかるバルク内部のエネルギー帯に比べて表面近傍におけるエネルギー帯が高エネルギー側に曲がっている材料の場合におけるエネルギー帯を示すダイヤグラムである。
【図３】図３（ａ）は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図３（ｂ）は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図３（ｃ）は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図４】図４（ｄ）は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図４（ｅ）は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図４（ｆ）は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図５】図５（ｇ）は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図５（ｈ）は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図５（ｉ）は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図６】図６は、本発明の第２の実施形態にかかる半導体装置の一部を模式的に示す概略断面図である。
【図７】図７（ｇ）は、本発明の第２の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図７（ｈ）は、本発明の第２の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図７（ｉ）は、本発明の第２の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図８】図８は、本発明の第３の実施形態にかかる半導体装置の一部を模式的に示す概略断面図である。
【図９】図９は、従来の技術にかかる半導体装置の一部を模式的に示す概略断面図である。
【符号の説明】
１０…基板、１１…コレクタ取り出し層（第３の半導体層）、１２…コレクタ層（第１の半導体層）、１３…ベース層（第２の半導体層）、１４…エミッタ層、１５…エミッタキャップ層、１６…エミッタ電極、１７…ベース電極、１８…コレクタ電極、１９…絶縁膜、２０…第４の半導体層、２１…空乏層、１１０…基板、１１１…コレクタ取り出し層、１１２…コレクタ層、１１３…ベース層、１１４…エミッタ層、１１５…エミッタキャップ層、１１６…エミッタ電極、１１７…ベース電極、１１８…コレクタ電極、ＥＭ…エミッタメサ、ＢＣＭ…ベース・コレクタメサ、ＢＭ…ベースメサ、ＣＭ…コレクタメサ、ＳＦ…コレクタ層の表面、ＭＧ…合わせずれマージン、Ｒ１、Ｒ２、Ｒ３、Ｒ４…レジスト膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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