【手続補正書】
【提出日】平成22年8月10日(2010.8.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
データ入力端とキャリー入力端にデータが各々入力されて、これを演算して合計とキャリーを出力する全加算器と、
データ入力端にデータが各々入力されて、これを演算して合計とキャリーを出力する半加算器と、
前記全加算器と前記半加算器から伝えられる合計とキャリーから前記データの論理値を判別してＤＢＩ（Ｄａｔａ  Ｂｕｓ  Ｉｎｖｅｒｓｉｏｎ）信号を生成するＤＢＩ判別部と
を含むことを特徴とする半導体集積回路のＤＢＩ信号生成装置。
【請求項２】
前記ＤＢＩ判別部は、前記全加算器と前記半加算器に入力される複数のデータ中の第１論理値を有するデータが所定個数以上であれば前記ＤＢＩ信号をイネーブルさせ、前記所定個数未満であれば前記ＤＢＩ信号をディスエーブルさせることを特徴とする請求項１に記載の半導体集積回路のＤＢＩ信号生成装置。
【請求項３】
前記全加算器は、２個のデータ入力端と１個のキャリー入力端に各々データが入力されて、加算して、各々の合計とキャリーを出力する第１全加算器および第２全加算器とからなり、
前記半加算器は、２個のデータ入力端に各々データが入力されて、加算して合計とキャリーを出力し、
前記ＤＢＩ判別部は、前記第１全加算器および第２全加算器と前記半加算器から合計とキャリーが伝達され、前記第１全加算器および第２全加算器と前記半加算器に入力されるデータ中の第１論理値のデータの数が半分を超過すればイネーブルになるＤＢＩ信号を生成する
ことを特徴とする請求項１又は２に記載の半導体集積回路のＤＢＩ信号生成装置。
【請求項４】
前記ＤＢＩ判別部は、前記第１全加算器および第２全加算器と前記半加算器から伝えられるキャリーがいずれも前記第１論理値を有すれば前記ＤＢＩ信号をイネーブルさせることを特徴とする請求項３に記載の半導体集積回路のＤＢＩ信号生成装置。
【請求項５】
前記ＤＢＩ判別部は、前記第１全加算器および第２全加算器から伝えられるキャリーと前記半加算器から伝えられる合計がいずれも前記第１論理値を有すれば前記ＤＢＩ信号をイネーブルさせることを特徴とする請求項３に記載の半導体集積回路のＤＢＩ信号生成装置。
【請求項６】
前記ＤＢＩ判別部は、前記第１全加算器および第２全加算器から伝えられる合計のうち少なくとも１個の合計が前記第１論理値を有する場合、前記第１全加算器および第２全加算器および前記半加算器から伝えられるキャリーのうち少なくとも２個のキャリーが前記第１論理値を有すれば前記ＤＢＩ信号をイネーブルさせることを特徴とする請求項３に記載の半導体集積回路のＤＢＩ信号生成装置。
【請求項７】
前記ＤＢＩ判別部は、前記第１全加算器および第２全加算器と前記半加算器から伝えられるキャリーがいずれも前記第１論理値を有し、前記第１全加算器および第２全加算器から伝えられるキャリーのうち少なくとも１個のキャリーが前記第１論理値を有すれば前記ＤＢＩ信号をイネーブルさせることを特徴とする請求項３に記載の半導体集積回路のＤＢＩ信号生成装置。
【請求項８】
前記ＤＢＩ判別部は、
前記第２全加算器の出力キャリーと前記半加算器の出力キャリーが入力される第１ナンドゲートと、
前記第１全加算器の出力キャリーと前記半加算器の出力キャリーが入力される第２ナンドゲートと、
前記第１全加算器の出力キャリーと前記第２全加算器の出力キャリーが入力される第３ナンドゲートと、
前記第２全加算器の出力合計が入力される第１インバータと、
前記第１全加算器の出力合計が入力される第２インバータと、
前記第２全加算器の出力キャリーが入力される第３インバータと、
前記第１全加算器の出力キャリーが入力される第４インバータと、
前記第１ナンドゲートの出力信号が入力される第５インバータと、
前記第１、第２および第３ナンドゲートの出力信号が入力される第４ナンドゲートと、
前記第３ナンドゲートの出力信号が入力される第６インバータと、
前記第１および第２インバータの出力信号が入力される第５ナンドゲートと、
前記第３および第４インバータの出力信号が入力される第６ナンドゲートと、
前記第５インバータの出力信号と前記第１全加算器の出力キャリーが入力される第７ナンドゲートと、
前記第２全加算器の出力合計と前記第６インバータの出力信号が入力される第８ナンドゲートと、
前記第４および第５ナンドゲートの出力信号が入力される第９ナンドゲートと、
前記第６ナンドゲートの出力信号、前記第１全加算器の出力合計、前記第２全加算器の出力合計および前記半加算器の出力合計が入力される第１０ナンドゲートと、
前記第７、第８、第９および第１０ナンドゲートの出力信号が入力されて、前記ＤＢＩ信号を出力する第１１ナンドゲートと
を含むことを特徴とする請求項３〜請求項７のいずれか一項に記載の半導体集積回路のＤＢＩ信号生成装置。
【請求項９】
全加算器のデータ入力端とキャリー入力端にデータを各々入力して合計とキャリーを生成して、半加算器のデータ入力端にデータを各々入力して合計とキャリーとを生成するステップと、
前記全加算器および前記半加算器で生成された合計とキャリーから前記データの論理値を判別してＤＢＩ信号を生成するステップと
を含むことを特徴とする半導体集積回路のＤＢＩ信号生成方法。
【請求項１０】
前記ＤＢＩ信号を生成するステップは、前記全加算器と前記半加算器に入力される複数のデータ中の第１論理値を有するデータが所定個数以上であれば前記ＤＢＩ信号をイネーブルさせ、前記所定個数未満であれば前記ＤＢＩ信号をディスエーブルさせることを特徴とする請求項９に記載の半導体集積回路のＤＢＩ信号生成方法。
【請求項１１】
前記合計とキャリーとを生成するステップは、第１全加算器および第２全加算器に各々備わった２個のデータ入力端と１個のキャリー入力端に各々データを入力して、各々の合計とキャリーとを生成して、半加算器の２個のデータ入力端に各々データを入力して合計とキャリーとを生成し、
前記ＤＢＩ信号を生成するステップは、前記第１全加算器および第２全加算器と前記半加算器で生成された合計とキャリーが伝達され、前記第１全加算器および第２全加算器と前記半加算器に入力されるデータ中の第１論理値のデータの数が半分を超過すればイネーブルになるＤＢＩ信号を生成する
ことを特徴とする請求項９又は１０に記載の半導体集積回路のＤＢＩ信号生成方法。
【請求項１２】
前記ＤＢＩ信号を生成するステップは前記第１全加算器および第２全加算器と前記半加算器から各々出力されるキャリーがいずれも前記第１論理値を有すれば前記ＤＢＩ信号をイネーブルさせることを特徴とする請求項１１に記載の半導体集積回路のＤＢＩ信号生成方法。
【請求項１３】
前記ＤＢＩ信号を生成するステップは、前記第１全加算器および第２全加算器から各々出力されるキャリーと前記半加算器から出力される合計がいずれも前記第１論理値を有すれば前記ＤＢＩ信号をイネーブルさせることを特徴とする請求項１１に記載の半導体集積回路のＤＢＩ信号生成方法。
【請求項１４】
前記ＤＢＩ信号を生成するステップは、前記第１全加算器および第２全加算器から各々出力される合計のうち少なくとも１個の合計が前記第１論理値を有する場合、前記第１全加算器および第２全加算器と前記半加算器から各々出力されるキャリーのうち少なくとも２個のキャリーが前記第１論理値を有すれば前記ＤＢＩ信号をイネーブルさせることを特徴とする請求項１１に記載の半導体集積回路のＤＢＩ信号生成方法。
【請求項１５】
前記ＤＢＩ信号を生成するステップは、前記第１全加算器および第２全加算器と前記半加算器から各々出力されるキャリーがいずれも前記第１論理値を有し、前記第１および第２全加算器から各々出力されるキャリーのうち少なくとも１個のキャリーが前記第１論理値を有すれば前記ＤＢＩ信号をイネーブルさせることを特徴とする請求項１１に記載の半導体集積回路のＤＢＩ信号生成方法。