【手続補正書】
【提出日】平成22年10月8日(2010.10.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
少なくとも２段以上のＣＭＯＳインバータを結合したＣＭＯＳインバータ結合回路を備えた半導体装置であって、
前記ＣＭＯＳインバータ結合回路は、基板上に二行三列に配列されたＭＯＳトランジスタにより構成される２段のＣＭＯＳインバータとして第１のＣＭＯＳインバータと第２のＣＭＯＳインバータとを含んでおり、
一列目及び三列目のＭＯＳトランジスタの各々は、ｐチャネルＭＯＳトランジスタであり、
二列目のＭＯＳトランジスタの各々は、ｎチャネルＭＯＳトランジスタであり、
前記ｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタの各々は、基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有しており、
前記第１のＣＭＯＳインバータは、
一列目の２個のｐチャネルＭＯＳトランジスタと、
二列目の一方のｎチャネルＭＯＳトランジスタと、
二列目の前記一方のｎチャネルＭＯＳトランジスタのゲートと、一列目の２個のpチャネルＭＯＳトランジスタのゲートとを、相互に接続するよう配線された第1のＣＭＯＳインバータの入力端子と、
二列目の前記一方のｎチャネルＭＯＳトランジスタのドレイン拡散層と、一列目の２個のpチャネルＭＯＳトランジスタのドレイン拡散層とを、島状半導体下部層で相互に接続するよう配線された第1のＣＭＯＳインバータの出力端子と、
二列目の前記一方のｎチャネルＭＯＳトランジスタのソース拡散層上に配線された第１のＣＭＯＳインバータ用の第1の電源供給配線と、
一列目の２個のpチャネルＭＯＳトランジスタのソース拡散層上に配線された第１のＣＭＯＳインバータ用の第２の電源供給配線とを有しており、
前記第２のＣＭＯＳインバータは、
三列目の２個のｐチャネルＭＯＳトランジスタと、
二列目の前記一方のｎチャネルＭＯＳトランジスタとは異なる二列目の他方のｎチャネルＭＯＳトランジスタと、
二列目の前記他方のｎチャネルＭＯＳトランジスタのゲートと、三列目の２個のpチャネルＭＯＳトランジスタのゲートとを、相互に接続するよう配線された第２のＣＭＯＳインバータの入力端子と、
二列目の前記他方のｎチャネルＭＯＳトランジスタのドレイン拡散層と、三列目の２個のpチャネルＭＯＳトランジスタのドレイン拡散層とを、島状半導体下部層で相互に接続するよう配線された第２のＣＭＯＳインバータの出力端子と、
二列目の前記他方のｎチャネルＭＯＳトランジスタのソース拡散層上に配線された第２のＣＭＯＳインバータ用の第1の電源供給配線と、
三列目の２個のpチャネルＭＯＳトランジスタのソース拡散層上に配線された第２の電源供給配線とを有しており、
前記第１のＣＭＯＳインバータ用の第1の電源供給配線と第２のＣＭＯＳインバータ用の第1の電源供給配線は、二列目のｎチャネルＭＯＳトランジスタのソース拡散層上で相互に接続されており、
第１のＣＭＯＳインバータの出力端子は、第２のＣＭＯＳインバータの入力端子に接続される半導体装置。
【請求項２】
前記ＣＭＯＳインバータ結合回路は、基板上に、列方向にＮ個（Ｎは２以上）の前記２段のＣＭＯＳインバータを配列した２×Ｎ段のＣＭＯＳインバータを備え、
各々のＣＭＯＳインバータの出力端子は、該出力端子に隣接するＣＭＯＳインバータの入力端子に接続され、
隣接する４個のｐチャネルＭＯＳトランジスタのソース拡散層上に配線される第２の電源供給配線の各々は、ソース拡散層上で相互に接続されている請求項１に記載の半導体装置。
【請求項３】
前記ＣＭＯＳインバータ結合回路は、基板上に、列方向に少なくも２段以上の前記ＣＭＯＳインバータを行方向にＭ個（Ｍは２以上）配列したＣＭＯＳインバータを備えており、
行方向に配列されるＭ個の前記第１のＣＭＯＳインバータの各々が有する第２の電源供給配線を各々のｐチャネルＭＯＳトランジスタのソース拡散層上で相互に接続し、
行方向に配列されるＭ個の前記第２のＣＭＯＳインバータの各々が有する第２の電源供給配線を各々のｐチャネルＭＯＳトランジスタのソース拡散層上で相互に接続し、
行方向に配列されるＭ個の前記第１のＣＭＯＳインバータの各々が有する第１の電源供給配線と、行方向に配列されるＭ個の前記第２のＣＭＯＳインバータの各々が有する第１の電源供給配線とを各々のｎチャネルＭＯＳトランジスタのソース拡散層上で相互に接続する請求項１に記載の半導体装置。
【請求項４】
前記ＣＭＯＳインバータ結合回路は、前記２段のＣＭＯＳインバータを、基板上に、列方向にＮ個（Ｎは２以上）配列すると共に行方向にＭ個（Ｍは２以上）配列したＣＭＯＳインバータを備えており、
行方向に連続的に配列されるＣＭＯＳインバータの第１の電源供給配線の各々を、行方向にわたって相互にｎチャネルＭＯＳトランジスタのソース拡散層上で接続し、
行方向に連続的に配列されるＣＭＯＳインバータの第２の電源供給配線の各々を、行方向にわたって相互にｐチャネルＭＯＳトランジスタのソース拡散層上で接続し、
列方向に隣接するＣＭＯＳインバータの第２の電源供給配線は、さらに、列方向に相互にｐチャネルＭＯＳトランジスタのソース拡散層上で接続され、
各々のＣＭＯＳインバータの出力端子は列方向に隣接するＣＭＯＳインバータの入力端子に接続される請求項１に記載の半導体装置。
【請求項５】
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を持ち、
ゲートの上下に絶縁膜層が形成され、
島状半導体下部層でドレイン拡散層の一部をポリシリコン配線が取り囲み、
ドレイン拡散層、ポリシリコン配線、ゲート、ソース拡散層がサリサイド化された構造を持ち、
ソース拡散層上に、金属配線が形成されるｎチャネルＭＯＳトランジスタを有する請求項１に記載の半導体装置。
【請求項６】
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を持ち、
ゲートの上下に絶縁膜層が形成され、
島状半導体下部層でドレイン拡散層の一部をポリシリコン配線が取り囲み、
ドレイン拡散層、ポリシリコン配線、ゲート、ソース拡散層がサリサイド化された構造を持ち、
ソース拡散層上に、金属配線が形成されるpチャネルＭＯＳトランジスタを有する請求項１に記載の半導体装置。
【請求項７】
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を持ち、
ゲートの上下に絶縁膜層が形成され、
島状半導体下部層でドレイン拡散層の一部をポリシリコン配線が取り囲み、
ドレイン拡散層、ポリシリコン配線、ゲート、ソース拡散層がサリサイド化された構造を持ち、
ソース拡散層上に、金属配線が形成されるｎチャネルＭＯＳトランジスタを有する請求項２に記載の半導体装置。
【請求項８】
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を持ち、
ゲートの上下に絶縁膜層が形成され、
島状半導体下部層でドレイン拡散層の一部をポリシリコン配線が取り囲み、
ドレイン拡散層、ポリシリコン配線、ゲート、ソース拡散層がサリサイド化された構造を持ち、
ソース拡散層上に、金属配線が形成されるpチャネルＭＯＳトランジスタを有する請求項２に記載の半導体装置。
【請求項９】
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を持ち、
ゲートの上下に絶縁膜層が形成され、
島状半導体下部層でドレイン拡散層の一部をポリシリコン配線が取り囲み、
ドレイン拡散層、ポリシリコン配線、ゲート、ソース拡散層がサリサイド化された構造を持ち、
ソース拡散層上に、金属配線が形成されるｎチャネルＭＯＳトランジスタを有する請求項３に記載の半導体装置。
【請求項１０】
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を持ち、
ゲートの上下に絶縁膜層が形成され、
島状半導体下部層でドレイン拡散層の一部をポリシリコン配線が取り囲み、
ドレイン拡散層、ポリシリコン配線、ゲート、ソース拡散層がサリサイド化された構造を持ち、
ソース拡散層上に、金属配線が形成されるpチャネルＭＯＳトランジスタを有する請求項３に記載の半導体装置。
【請求項１１】
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を持ち、
ゲートの上下に絶縁膜層が形成され、
島状半導体下部層でドレイン拡散層の一部をポリシリコン配線が取り囲み、
ドレイン拡散層、ポリシリコン配線、ゲート、ソース拡散層がサリサイド化された構造を持ち、
ソース拡散層上に、金属配線が形成されるｎチャネルＭＯＳトランジスタを有する請求項４に記載の半導体装置。
【請求項１２】
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を持ち、
ゲートの上下に絶縁膜層が形成され、
島状半導体下部層でドレイン拡散層の一部をポリシリコン配線が取り囲み、
ドレイン拡散層、ポリシリコン配線、ゲート、ソース拡散層がサリサイド化された構造を持ち、
ソース拡散層上に、金属配線が形成されるpチャネルＭＯＳトランジスタを有する請求項４に記載の半導体装置。