(57)【要約】  方法は、一実施形態において、コアトレンチおよび終端トレンチを基板に形成することを含みうる。終端トレンチの幅は、コアトレンチの幅より広い。加えて、コアトレンチを充填し、終端トレンチの側壁および底部をライニングする第１の酸化物が堆積されうる。終端トレンチ内に第１のポリシリコンが堆積されうる。第１のポリシリコンの上方に第２の酸化物が堆積されうる。第２の酸化物および終端トレンチの上方にマスクが堆積されうる。第１の酸化物は、コアトレンチから除去されうる。コアトレンチの側壁および底部をライニングする第３の酸化物が堆積されうる。終端トレンチ内の第１の酸化物の厚みは、コアトレンチ内の第３の酸化物より薄い。
2015510696.tif 000002
【特許請求の範囲】
【請求項１】
基板にコアトレンチおよび終端トレンチを形成するステップであって、前記終端トレンチは前記コアトレンチより幅が広い形成ステップと、
前記コアトレンチを充填し、前記終端トレンチの側壁および底部をライニングする第１の酸化物を堆積するステップと、
前記終端トレンチ内に第１のポリシリコンを堆積するステップと、
前記第１のポリシリコンの上方に第２の酸化物を堆積するステップと、
前記第２の酸化物および前記終端トレンチの上方にマスクを堆積するステップと、
前記コアトレンチから前記第１の酸化物を除去するステップと、
前記コアトレンチの側壁および底部をライニングする第３の酸化物を堆積するステップであって、前記終端トレンチ内の前記第１の酸化物は、前記コアトレンチ内の前記第３の酸化物より厚い堆積ステップと、
を備えた方法。
【請求項２】
前記終端トレンチは、前記コアトレンチのおよそ２倍である、請求項１に記載の方法。
【請求項３】
前記終端トレンチ内の前記第１の酸化物は、前記コアトレンチ内の前記第３の酸化物のおよそ２倍の厚みである、請求項２に記載の方法。
【請求項４】
前記終端トレンチ内の前記第１の酸化物は、前記コアトレンチ内の前記第３の酸化物のおよそ２倍の厚みである、請求項１に記載の方法。
【請求項５】
マスクの前記堆積ステップ前に、前記第２の酸化物を平坦化するために酸化物研磨プロセスを実行するステップをさらに含む、請求項１に記載の方法。
【請求項６】
前記コアトレンチ内に第２のポリシリコンを堆積するステップをさらに含む、請求項１に記載の方法。
【請求項７】
前記第１および第２のポリシリコンの上方に第４の酸化物層を堆積するステップをさらに含む、請求項６に記載の方法。
【請求項８】
半導体デバイスであって、
基板に形成された終端トレンチを備え、
前記終端トレンチは、
前記終端トレンチの側壁および底部をライニングする第１の酸化物と、
前記第１の酸化物間に位置する第１のポリシリコンと、を含み、
前記基板に形成されたコアトレンチを備え、
前記コアトレンチは、
前記コアトレンチの側壁および底部をライニングする第２の酸化物と、
前記第２の酸化物の間に位置する第２のポリシリコンと、を含み、
前記終端トレンチの幅は、前記コアトレンチより広い、半導体デバイス。
【請求項９】
前記終端トレンチの幅は、前記コアトレンチのおよそ２倍である、請求項８に記載の半導体デバイス。
【請求項１０】
前記終端トレンチ内の前記第１の酸化物の厚みは、前記コアトレンチ内の前記第２の酸化物の厚みのおよそ２倍である、請求項９に記載の半導体デバイス。
【請求項１１】
前記終端トレンチ内の前記第１の酸化物の厚みは、前記コアトレンチ内の前記第２の酸化物の厚みのおよそ２倍である、請求項８に記載の半導体デバイス。
【請求項１２】
前記コアトレンチおよび前記終端トレンチは、前記基板のメサによって分離され、前記メサは、電圧接地に接続されたドープ領域を備える、請求項８に記載の半導体デバイス。
【請求項１３】
前記コアトレンチは、
前記第２の酸化物間に位置する第３のポリシリコンと、
前記第２のポリシリコンと前記第３のポリシリコンとの間に位置する誘電体材料と、
をさらに備える、請求項８に記載の半導体デバイス。
【請求項１４】
前記基板に形成されるゲートコアトレンチをさらに備え、前記ゲートコアトレンチは、前記コアトレンチの半分未満の深さである、請求項８に記載の半導体デバイス。
【請求項１５】
前記第１の酸化物および前記第２の酸化物と接触状態にある第３の酸化物を備える、請求項８に記載の半導体デバイス。
【発明の詳細な説明】
【関連出願の相互参照】
【０００１】
本願は、「ＭＯＳＦＥＴ  ＴＥＲＭＩＮＡＴＩＯＮ  ＴＲＥＮＣＨ」という発明の名称でＡｚａｍ，Ｍｉｓｂａｈ  ＵＩらにより２０１２年２月９日に出願された同時係属中の米国非仮特許出願第１３／３７０，２４３号の優先権および利益を主張し、同出願の内容全体は、本明細書に参照により援用されたものとする。
【背景技術】
【０００２】
金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスにはさまざまなタイプのものがある。最大３００ボルト（Ｖ）のドレイン−ソース間降伏電圧に対して使用される１つのタイプのＭＯＳＦＥＴデバイスは、酸化物でライニングされ、ソース電極に電気的に接続された導電性ポリシリコンが充填されたディープトレンチを使用する。これにより、順方向阻止中にＭＯＳキャパシタでのドリフト領域の電荷平衡が可能になる。これらのＭＯＳ電荷平衡デバイスは、従来のトレンチＭＯＳＦＥＴデバイスに代わる優れたデバイスである。従来のトレンチＭＯＳＦＥＴデバイスでは、ボディ領域における電界の強い局在化が存在するが、ＭＯＳ電荷平衡デバイスは、ラテラルドリフト領域での高い精度の電荷平衡を達成できる。このような電荷平衡により、高いドリフト領域のドーピングが可能になることで、これらのデバイスの固有オン状態抵抗（ＲｘＡ）因子が高まることが指摘されている。ＭＯＳ電荷平衡デバイスは、異なる方式のゲート制御を有してもよい。例えば、ＭＯＳ電荷平衡デバイスは、ゲートポリシリコンとソース接続ポリシリコンとの間に絶縁層が設けられた同じトレンチにある別々のポリシリコン電極であってもよく、または別のシャロートレンチにあるものであってもよい。また、ゲートはシリコン表面の上部にて平坦なものでありうる。しかしながら、エピタキシャル層のドーピング密度が高いため、高い所望の降伏電圧を達成するために従来のエッジ終端を使用することはできない。トレンチＭＯＳ電荷平衡構造では、セルアレイを取り囲む単純なフィールドプレートで十分な場合がある。それでも、電圧が高くなるほど、フィールドプレート構造は、終端エリアの電荷平衡が不完全であることにより、低降伏を示し始める。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
一実施形態において、方法は、基板にコアトレンチおよび終端トレンチを形成するステップを含みうる。終端トレンチの幅は、コアセルのディープトレンチより広い。加えて、コアトレンチを充填し、終端トレンチの側壁および底部をライニングする第１の酸化物が堆積されうる。終端トレンチ内に第１のポリシリコンが堆積されうる。第１のポリシリコンの上方に第２の酸化物が堆積されうる。第２の酸化物および終端トレンチの上方にマスクが堆積されうる。第１の酸化物は、コアトレンチから除去されうる。コアトレンチの側壁および底部をライニングする第３の酸化物が堆積されうる。終端トレンチ内の第１の酸化物の厚みは、コアトレンチ内の第３の酸化物より薄い。これにより、終端トレンチはさらなる電圧に対応でき、活性領域におけるトレンチの下方のドリフト領域によってさらなる電圧が阻止される。一実施形態において、この方法は、背景技術において説明したようなあらゆるタイプのゲート制御に適用可能である。
【課題を解決するための手段】
【０００４】
一実施形態において、半導体デバイスは、基板に形成された終端トレンチを含みうる。終端トレンチは、終端トレンチの側壁および底部をライニングする第１の酸化物を含みうる。また、終端トレンチは、第１の酸化物の間に位置する第１のポリシリコンを含みうる。半導体デバイスは、基板に形成されたコアトレンチを含みうる。コアトレンチは、コアトレンチの側壁および底部をライニングする第２の酸化物を含みうる。さらに、コアトレンチは、第２の酸化物の間に位置する第２のポリシリコンを含みうる。終端トレンチの幅は、コアセルのディープトレンチより広い。
【０００５】
さらなる別の実施形態において、方法は、基板にコアトレンチおよび終端トレンチを形成するステップを含みうる。終端トレンチの幅は、コアセルのディープトレンチより広い。さらに、コアセルのトレンチを完全に充填し、終端トレンチの側壁および底部をライニングする第１の酸化物層が堆積されうる。終端トレンチ内に第１のポリシリコンが堆積されうる。第１のポリシリコンの上方に第２の酸化物層が堆積されうる。第２の酸化物層および終端トレンチの上方にマスクが堆積される。第１の酸化物層は、コアセルのディープトレンチから除去されうる。マスクは除去されうる。コアセルにあるディープトレンチの側壁および底部をライニングする第３の酸化物層が堆積されうる。終端トレンチ内の第１の酸化物層の厚みは、コアセルにあるディープトレンチ内の第３の酸化物層より厚い。
【０００６】
本発明による特定の実施形態を、本発明の概要において詳細に記載してきたが、本発明および本願主題はこれらの実施形態によって全く限定されるものではないことに留意されたい。
【０００７】
添付の図面には、例示的かつ非制限的に本発明によるさまざまな実施形態が示されている。図面全体を通して同様の要素に同様の参照符号を付していることに留意されたい。本明細書において参照される図面は、特段の記載がある場合を除き、一定の縮尺で描かれているものとして理解されるべきものではない。
【図面の簡単な説明】
【０００８】
【図１】本発明のさまざまな実施形態による半導体デバイスのエッジ終端エリアの側断面図である。
【０００９】
【図２】本発明のさまざまな実施形態による半導体デバイスのエッジ終端エリアの側断面図である。
【００１０】
【図３】本発明のさまざまな実施形態による終端トレンチを含む半導体デバイスの選択された作製段階の側断面図である。
【図４】本発明のさまざまな実施形態による終端トレンチを含む半導体デバイスの選択された作製段階の側断面図である。
【図５】本発明のさまざまな実施形態による終端トレンチを含む半導体デバイスの選択された作製段階の側断面図である。
【図６】本発明のさまざまな実施形態による終端トレンチを含む半導体デバイスの選択された作製段階の側断面図である。
【図７】本発明のさまざまな実施形態による終端トレンチを含む半導体デバイスの選択された作製段階の側断面図である。
【図８】本発明のさまざまな実施形態による終端トレンチを含む半導体デバイスの選択された作製段階の側断面図である。
【図９】本発明のさまざまな実施形態による終端トレンチを含む半導体デバイスの選択された作製段階の側断面図である。
【図１０】本発明のさまざまな実施形態による終端トレンチを含む半導体デバイスの選択された作製段階の側断面図である。
【図１１】本発明のさまざまな実施形態による終端トレンチを含む半導体デバイスの選択された作製段階の側断面図である。
【図１２】本発明のさまざまな実施形態による終端トレンチを含む半導体デバイスの選択された作製段階の側断面図である。
【図１３】本発明のさまざまな実施形態による終端トレンチを含む半導体デバイスの選択された作製段階の側断面図である。
【図１４】本発明のさまざまな実施形態による終端トレンチを含む半導体デバイスの選択された作製段階の側断面図である。
【図１５】本発明のさまざまな実施形態による終端トレンチを含む半導体デバイスの選択された作製段階の側断面図である。
【図１６】本発明のさまざまな実施形態による終端トレンチを含む半導体デバイスの選択された作製段階の側断面図である。
【００１１】
【図１７】本発明のさまざまな実施形態による方法の流れ図である。
【００１２】
【図１８】本発明のさまざまな実施形態による半導体デバイスのエッジ終端エリアの側断面図である。
【００１３】
【図１９】本発明のさまざまな実施形態による半導体デバイスのエッジ終端エリアの側断面図である。
【００１４】
【図２０】本発明のさまざまな実施形態による終端トレンチライナ酸化物対降伏電圧の理論計算のグラフである。
【発明を実施するための形態】
【００１５】
以下、添付の図面に一例が示された本発明によるさまざまな実施形態を詳細に参照する。本発明は、さまざまな実施形態と組み合わせて記載されるが、さまざまな実施形態は本発明を限定することを意図したものではないことを理解されたい。対照的に、本発明は、特許請求の範囲により解釈される本発明の範囲内に含まれてもよい代替例、修正例および等価物に及ぶことが意図されている。さらに、本発明によるさまざまな実施形態の以下の詳細な説明において、多数の特定の詳細は、本発明のより深い理解を提供するために示されているものである。しかしながら、当業者であれば、これらの特定の詳細またはその等価物がなくても本発明を実施しうることは明らかであろう。また、よく知られている方法、手法、コンポーネントおよび回路は、本発明の態様を不必要に不明瞭にしないように詳細に記載されていない。
【００１６】
以下の詳細な説明のいくつかは、半導体デバイスを作製するための動作の手法、論理ブロック、処理および他の記号的表現の点で提示される。これらの説明および表現は、研究の実体を他の当業者に最も効率的に伝えるために、半導体デバイス作製の当業者によって用いられる手段である。本願において、手法、論理ブロック、プロセスなどは、所望の結果を得るステップまたは命令の自己矛盾のないシーケンスであると考えられる。ステップは、物理量の物理操作を要するものである。しかしながら、上記および同様の用語はすべて、適切な物理量に関連付けられるべきものであって、都合上、これらの量に適用されるラベルにすぎないことに留意されたい。特段の記載がない限り、以下の記述から明らかなように、本願を通して、「除去」、「発生」、「作成」、「形成」、「実行」、「生成」、「堆積」、「エッチング」などの用語を利用した記述は、半導体デバイスを作製する行為およびプロセスを参照することを認識されたい。
【００１７】
図面は、一定の縮尺で描かれておらず、構造の一部およびこれらの構造を形成するさまざまな層の一部しか図示されていない場合もある。さらに、本明細書において記述するプロセスおよびステップとともに、作製プロセスおよびステップが実行されてもよく、すなわち、本明細書において示し記載するステップの前、間および／または後に多数のプロセスステップが存在しうる。重要なことは、本発明による実施形態が、これらの他の（場合によっては、従来の）プロセスおよびステップとともにこれらを著しく乱すことなく実施されうることである。概して、本発明による実施形態は、周辺プロセスおよびステップに多大な影響を与えることなく、従来のプロセスの部分を置き換えることができる。
【００１８】
本明細書において使用される場合、「Ｎ」という文字は、Ｎ型ドーパントをさし、「Ｐ」という文字は、Ｐ型ドーパントをさす。プラス記号「＋」またはマイナス記号「−」は、比較的高いドーパント濃度または比較的低いドーパント濃度をそれぞれ表すために使用される。
【００１９】
図面の中には、１つのタイプのデバイスを想定して記述しているものもあるが、本発明による実施形態は、そのような想定に限定されるものではない。すなわち、本明細書に記載される特徴は、ＮチャネルデバイスまたはＰチャネルデバイスのいずれかにおいて利用可能である。例えば、あるタイプのデバイスの記述は、Ｐ型ドーパントおよび材料を対応するＮ型ドーパントおよび材料への置き換えおよびその逆方向への置き換えを行うことによって、別のタイプのデバイスに容易に置き換えることができる。
【００２０】
図１は、本発明のさまざまな実施形態による終端トレンチ１０６を含む半導体デバイス１００の側断面図である。なお、図１に示すように終端トレンチ１０６および半導体デバイス１００を実装することによって、終端トレンチ１０６は、高電場を好適に維持でき、終端は、より高く強固なドレイン−ソース間降伏電圧を示しうる。半導体デバイス１００は、多種多様な方法で実装されうる。例えば、半導体デバイス１００は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイス、トレンチＭＯＳ電荷平衡ＭＯＳＦＥＴデバイスまたはトレンチパワーＭＯＳＦＥＴデバイスとして実装されうるが、これらに限定されるものではない。加えて、半導体デバイス１００の本実施形態は、Ｎチャネルデバイスとして実装されるが、これに限定されるものではない。
【００２１】
一実施形態において、半導体デバイス１００は、Ｎ＋基板１０２と、Ｎドープエピタキシャル領域１１２と、Ｐドープ領域１１４とを含みうる。なお、一実施形態において、Ｎ＋基板１０２およびＮドープエピタキシャル領域１１２は、総称的に基板と呼ばれうるが、これに限定されるものではない。さらに、半導体デバイス１００は、Ｎドープエピタキシャル領域１１２内に共に形成されたコアトレンチ１０４とともに終端トレンチ１０６をさらに含みうるが、これらに限定されるものではない。一実施形態において、コアトレンチ１０４は、ソースコアトレンチと呼ばれうるが、これに限定されるものではない。半導体デバイス１００は、コアトレンチ１０４と同様のおよび／または異なる１つ以上のトレンチを含みうることが指摘される。本実施形態において、終端トレンチ１０６およびコアトレンチ１０４は、Ｎドープエピタキシャル領域１１２の一部を延伸する。終端トレンチ１０６およびコアトレンチ１０４は、およそ２〜１５ミクロン（またはマイクロメートル）の範囲内の深さを有するディープトレンチとしてそれぞれ実装されうるが、これに限定されるものではない。しかしながら、終端トレンチ１０６およびコアトレンチ１０４は、技術および設計制約に応じて上述した範囲より深度を増減させて実装されうる。一実施形態において、終端トレンチ１０６は、コアトレンチ１０４より深い深度を有するように実装されうるが、これに限定されるものではない。さらに、一実施形態において、終端トレンチ１０６の幅は、コアトレンチ１０４の幅より広くなるように実装されうる。例えば、終端トレンチ１０６の幅は、コアトレンチ１０４の幅のＮ倍の広さになるように実装されえ、ここで、Ｎ＞１である。一実施形態において、Ｐドープ領域１１４は、コアトレンチ１０４と終端トレンチ１０６との間に位置するＮドープエピタキシャル領域１１２が完全に補償され、または電荷平衡されることを確保するように接地されうるが、これに限定されるものではないことに留意されたい。
【００２２】
図１において、コアトレンチ１０４は、導電領域１０８（例えば、ポリシリコンなど）を含むとともに、誘電体層１１６（例えば、酸化物など）を含むようにライニングされうる。終端トレンチ１０６は、厚い導電領域１１０（例えば、ポリシリコンなど）を含むとともに、厚い誘電体層１１６’（例えば、酸化物など）を含むようにライニングされうる。厚い誘電体層１１６’は、多種多様な方法で実装されうることが指摘される。例えば、一実施形態において、厚い誘電体層１１６’は、コアトレンチ１０４内に位置する誘電体層１１６の厚みまたは深さより厚くまたは深くなるように実装されうる。加えて、一実施形態において、厚い誘電体層１１６’は、コアトレンチ１０４内に位置する誘電体層１１６の厚みまたは深さのＮ倍の厚みになるように実装されえ、ここで、Ｎ＞１である。本実施形態において、誘電体層１１６は、コアトレンチ１０４および終端トレンチ１０６内にそれぞれ位置する導電領域１０８および１１０を覆うものでありうることに留意されたい。
【００２３】
半導体デバイス１００の誘電体層１１６および厚い誘電体層１１６’は、多種多様な方法でそれぞれ実装されうることが指摘される。例えば、さまざまな実施形態において、誘電体層１１６および厚い誘電体層１１６’は、１つ以上の誘電体材料、１つ以上の酸化物などをそれぞれを含みうるが、これらに限定されるものではない。一実施形態において、誘電体層１１６および厚い誘電体層１１６’は、二酸化シリコンをそれぞれ含みうるが、これに限定されるものではない。
【００２４】
図１において、半導体デバイス１００の導電領域１０８および１１０は、多種多様な方法でそれぞれ実装されうることに留意されたい。例えば、一実施形態において、導電領域１０８および１１０は、１つ以上のポリシリコン材料をそれぞれ含みうるが、これに限定されるものではない。
【００２５】
なお、半導体デバイス１００は、図１に示す要素をすべて含まなくてもよい。さらに、半導体デバイス１００は、図１に示していない１つ以上の要素を含むように実装されうる。半導体デバイス１００は、本明細書に記載される方法に類似した任意の方法で利用または実装されうるが、これに限定されるものではないことが指摘される。
【００２６】
図２は、本発明のさまざまな実施形態による終端トレンチ２０６を含む半導体デバイス２００の側断面図である。図２の半導体デバイス２００は、図１の半導体デバイス１００に類似したものであることが指摘される。しかしながら、主な相違点は、図１の半導体デバイス１００がＮチャネルデバイスとして実装されているのに対して、図２の半導体デバイス２００の本実施形態がＰチャネルデバイスとして実装されている点である。
【００２７】
図２に示すように終端トレンチ２０６および半導体デバイス２００を実装することによって、終端トレンチ２０６は、高電場を好適に維持でき、終端は、より高く強固なドレイン−ソース間降伏電圧を示しうることに留意されたい。半導体デバイス２００は、多種多様な方法で実装されうる。例えば、半導体デバイス２００は、ＭＯＳＦＥＴデバイス、トレンチＭＯＳ電荷平衡ＭＯＳＦＥＴデバイスまたはトレンチパワーＭＯＳＦＥＴデバイスとして実装されうるが、これらに限定されるものではない。さらに、半導体デバイス２００の本実施形態は、Ｐチャネルデバイスとして実装されるが、これに限定されるものではない。
【００２８】
一実施形態において、半導体デバイス２００は、Ｐ＋基板２０２と、Ｐドープエピタキシャル領域２１２と、Ｎドープ領域２１４とを含みうる。なお、一実施形態において、Ｐ＋基板２０２およびＰドープエピタキシャル領域２１２は、総称的に基板と呼ばれうるが、これに限定されるものではない。半導体デバイス２００は、Ｐドープエピタキシャル領域２１２およびＰ＋基板２０２内に共に形成されたコアトレンチ２０４とともに終端トレンチ２０６をさらに含みうるが、これらに限定されるものではない。一実施形態において、コアトレンチ２０４は、ソースコアトレンチと呼ばれうるが、これに限定されるものではない。なお、半導体デバイス２００は、コアトレンチ２０４と同様および／または異なる１つ以上のトレンチを含みうる。本実施形態において、終端トレンチ２０６およびコアトレンチ２０４は、Ｐドープエピタキシャル領域２１２の一部を通って延伸するが、これに限定されるものではない。終端トレンチ２０６およびコアトレンチ２０４は、およそ２〜１５ミクロン（またはマイクロメートル）の範囲内の深さを有するディープトレンチとしてそれぞれ実装されうるが、これに限定されるものではない。しかしながら、終端トレンチ２０６およびコアトレンチ２０４は、技術および設計制約に応じて上述した範囲より深度を増減させて実装されうる。一実施形態において、終端トレンチ２０６は、コアトレンチ２０４より深い深度を有するように実装されうるが、これに限定されるものではない。加えて、一実施形態において、終端トレンチ２０６の幅は、コアトレンチ２０４の幅より広くなるように実装されうる。例えば、終端トレンチ２０６の幅は、コアトレンチ２０４の幅のＮ倍の広さになるように実装されえ、ここで、Ｎ＞１である。なお、一実施形態において、Ｐドープ領域２１４は、コアトレンチ２０４と終端トレンチ２０６との間に位置するＮドープエピタキシャル領域２１２が完全に補償され、または電荷平衡されることを確保するように接地されうる。
【００２９】
図２において、コアトレンチ２０４は、導電領域２０８（例えば、ポリシリコンなど）を含むとともに、誘電体層２１６（例えば、酸化物など）を含むようにライニングされうる。終端トレンチ２０６は、厚い導電領域２１０（例えば、ポリシリコンなど）を含むとともに、厚い誘電体層２１６’（例えば、酸化物など）を含むようにライニングされうる。なお、厚い誘電体層２１６’は、多種多様な方法で実装されうる。例えば、一実施形態において、厚い誘電体層２１６’は、コアトレンチ２０４内に位置する誘電体層２１６の厚みまたは深さより厚くまたは深くなるように実装されうる。さらに、一実施形態において、厚い誘電体層２１６’は、コアトレンチ２０４内に位置する誘電体層２１６の厚みまたは深さのＮ倍の厚みになるように実装されえ、ここで、Ｎ＞１である。本実施形態において、誘電体層２１６は、コアトレンチ２０４および終端トレンチ２０６内にそれぞれ位置する導電領域２０８および２１０を覆うものでありうる。
【００３０】
半導体デバイス２００の誘電体層２１６および厚い誘電体層２１６’は、多種多様な方法でそれぞれ実装されうることに留意されたい。例えば、さまざまな実施形態において、誘電体層２１６および厚い誘電体層２１６’は、１つ以上の誘電体材料、１つ以上の酸化物などをそれぞれを含みうるが、これらに限定されるものではない。一実施形態において、誘電体層２１６および厚い誘電体層２１６’は、二酸化シリコンをそれぞれ含みうるが、これに限定されるものではない。
【００３１】
なお、図２において、半導体デバイス２００の導電領域２０８および２１０は、多種多様な方法でそれぞれ実装されうる。例えば、一実施形態において、導電領域２０８および２１０は、１つ以上のポリシリコン材料をそれぞれ含みうるが、これに限定されるものではない。
【００３２】
なお、半導体デバイス２００は、図２に示す要素をすべて含まなくてもよい。加えて、半導体デバイス２００は、図２に示していない１つ以上の要素を含むように実装されうる。半導体デバイス２００は、本明細書に記載される方法に類似した任意の方法で利用または実装されうるが、これに限定されるものではないことが指摘される。
【００３３】
図３〜図１６は、本発明のさまざまな実施形態による終端トレンチを含む半導体デバイスを作製するさいの選択された段階の側断面図である。
【００３４】
図３において、Ｎドープエピタキシャル領域３０４は、Ｎ＋基板３０２上に形成されうる。一実施形態において、Ｎ＋基板３０２およびＮドープエピタキシャル領域３０４は、総称的に基板と呼ばれうるが、これに限定されるものではないことが指摘される。
【００３５】
図４において、Ｎドープエピタキシャル領域３０４内に、コアトレンチ４０２および終端トレンチ４０４が形成され、またはディープエッチングされうるが、これに限定されるものではない。一実施形態において、コアトレンチ４０２は、ソースコアトレンチ４０２として呼ばれうるが、これに限定されるものではないことに留意されたい。加えて、コアトレンチ４０２と類似および／または異なる１つ以上のコアトレンチが、Ｎドープエピタキシャル領域３０４内に形成またはディープエッチングされうるが、これに限定されるものではない。本実施形態において、終端トレンチ４０４およびコアトレンチ４０２は、およそ２〜１５ミクロン（またはマイクロメートル）の範囲内の深さを有するディープトレンチとしてそれぞれ実装されうるが、これに限定されるものではない。しかしながら、終端トレンチ４０４およびコアトレンチ４０２は、技術および設計制約に応じて上述した範囲より深度を増減させて実装されうる。一実施形態において、終端トレンチ４０４は、コアトレンチ４０２より深い深度を有するように実装されうるが、これに限定されるものではない。さらに、一実施形態において、終端トレンチ４０４の幅は、コアトレンチ４０２の幅より広くなるように実装されうる。コアトレンチ４０２および終端トレンチ４０４は、それぞれ、本明細書に記載される方法に類似した任意の方法で実装されうるが、これに限定されるものではないことが指摘される。
【００３６】
図５において、コアトレンチ４０２と終端トレンチ４０４との間に位置するＮドープエピタキシャル領域３０４のメサに、Ｐドープ領域５０２が注入されうる。一実施形態において、Ｐドープ領域５０２は、コアトレンチ４０２と終端トレンチ４０４との間に位置するＮドープエピタキシャル領域３０４が完全に補償され、または電荷平衡されることを確保するように接地されうることに留意されたい。
【００３７】
図６において、コアトレンチ４０２、終端トレンチ４０４、Ｎドープエピタキシャル領域３０４、Ｎ＋基板３０２およびＰドープ領域５０２の上方に、厚い誘電体層６０２（例えば、酸化物）が堆積されうる。例えば、一実施形態において、厚い誘電体層６０２は、コアトレンチ４０２を完全に充填し、終端トレンチ４０４の側壁および底部上に堆積される。このように、厚い誘電体層６０２は、終端トレンチ４０４内にギャップ６０４を作成する。一実施形態において、ギャップ６０４の幅または距離は、およそ１マイクロメートル（μｍ）でありうるが、これに限定されるものではない。なお、一実施形態において、厚い誘電体層６０２は、１つ以上の誘電体材料で実装されうるが、これに限定されるものではない。一実施形態において、厚い誘電体層６０２は、二酸化シリコンを含みうるが、これに限定されるものではない。
【００３８】
図７において、終端トレンチ４０４内に導電性材料７０２（例えば、ポリシリコン）が堆積されうる。さらに詳しく言えば、一実施形態において、導電性材料７０２は、終端トレンチ４０４の側壁および底部に位置する厚い酸化物層６０２の間に形成されたギャップ６０４内に堆積されうる。一実施形態において、終端トレンチ４０４は、ポリシリコン７０２で過剰充填されうるが、これに限定されるものではないことが指摘される。
【００３９】
図８において、実質的に平坦化された表面８０２を形成するために、導電性材料７０２の一部分および厚い誘電体層６０２の一部分が除去されうる。導電性材料７０２の一部分および厚い誘電体層６０２の一部分のこのような除去は、多種多様な方法で実施されうることが指摘される。例えば、一実施形態において、導電性材料７０２の一部分は、隣接する厚い誘電体層６０２に対して窪みが形成されるようにエッチバック（例えば、プラズマで）されうる。加えて、実質的に平坦かつ平滑な表面８０２を形成するためにＮドープエピタキシャル領域３０４およびＰドープ領域５０２の上方から厚い誘電体層６０２を除去するために、誘電体研磨プロセス、例えば、化学機械研磨（ＣＭＰ）プロセスまたはドライ／ウェットエッチングプロセスが使用されうる。したがって、コアトレンチ４０２内に位置する厚い誘電体層６０２の露出面は、終端トレンチ４０４内に位置する導電性材料７０２および厚い誘電体層６０２の露出面とともに、Ｎドープエピタキシャル領域３０４の上面およびＰドープ領域５０２の上面と実質的に同一平面である。
【００４０】
図９において、Ｎドープエピタキシャル領域３０４、Ｐドープ領域５０２、コアトレンチ４０２内に位置する厚い酸化物６０２、終端トレンチ４０４内に位置するポリシリコン７０２および厚い酸化物層６０２の上方に、誘電体層６０２ａ（例えば、酸化物）が堆積されうる。一実施形態において、誘電体層６０２ａは、１つ以上の誘電体材料で実装されうるが、これに限定されるものではないことが指摘される。一実施形態において、誘電体層６０２ａは、二酸化シリコンを含みうるが、これに限定されるものではない。
【００４１】
図１０において、誘電体層６０２ａの薄く平滑で、実質的に平坦化された層が、Ｎドープエピタキシャル領域３０４、Ｐドープ領域５０２、コアトレンチ４０２内に位置する厚い誘電体６０２および終端トレンチ４０４内に位置する導電性材料７０２および厚い誘電体層６０２の上方に留まるように誘電体層６０２ａの一部分を除去するために、誘電体研磨プロセス（例えば、ＣＭＰ）が実行されうる。したがって、誘電体研磨プロセスは、誘電体層６０２ａを薄膜化し、残りの薄い誘電体層６０２ａ上に実質的に平坦かつ平滑な表面１００２を形成するように使用されうる。
【００４２】
図１１において、終端トレンチ４０４に共に隣接するＰドープ領域５０２の一部分およびＮドープエピタキシャル領域３０４とともに、終端トレンチ４０４を覆うために、マスク１１０２（例えば、フォトレジスト）が堆積され現像されうる。一実施形態において、マスク１１０２の目的は、誘電体エッチングプロセス中に終端トレンチ４０４内または終端トレンチ４０４の上方からの誘電体の除去を防止することであることが指摘される。詳細には、一実施形態において、マスク１１０２が堆積され現像されると、コアトレンチ４０２内から厚い誘電体６０２を除去し、図１２に示すようなコアトレンチ４０２に共に隣接するＰドープ領域５０２およびＮドープエピタキシャル領域３０４の上方から誘電体層６０２ａの一部分をさらに除去するために、エッチングプロセス（例えば、緩衝酸化物エッチング（ＢＯＥ））が実行されうる。
【００４３】
図１２において、前述した段落において上述したような誘電体を除去するためのエッチングプロセスが完了すると、誘電体層６０２ａおよび終端トレンチ４０４の上方からマスク１１０２を除去するために除去プロセスが実行されうる。
【００４４】
図１３において、コアトレンチ４０２、Ｎドープエピタキシャル領域３０４、Ｐドープ領域５０２および誘電体層６０２ａの上方に、誘電体層６０２ｂ（例えば、酸化物）が堆積されうる。さらに、堆積プロセスの一環として、誘電体層６０２ｂは、コアトレンチ４０２の側壁および底部上に堆積されうることが指摘される。なお、一実施形態において、誘電体層６０２ｂは、１つ以上の誘電体材料で実装されうるが、これに限定されるものではない。一実施形態において、誘電体層６０２ｂは、二酸化シリコンを含みうるが、これに限定されるものではない。
【００４５】
図１４において、導電性材料７０２ａ（例えば、ポリシリコン）がコアトレンチ４０２内に堆積されうる。詳細には、一実施形態において、導電性材料７０２ａは、コアトレンチ４０２内に位置する誘電体層６０２ｂによって形成されるギャップ内に堆積されうる。コアトレンチ４０２は、導電性材料７０２ａ（図示）で過剰充填されうるが、これに限定されるものではないことに留意されたい。
【００４６】
図１５において、実質的に平坦化された表面１５０２を形成するために、導電性材料７０２ａの一部分、誘電体層６０２ｂの一部分および誘電体層６０２ａが除去されうる。なお、ポリシリコン７０２ａの一部分および誘電体層６０２ｂの一部分とともに誘電体層６０２ａのこのような除去は、多種多様な方法で実施されうる。例えば、一実施形態において、導電性材料層７０２ａの一部分は、隣接する厚い誘電体層６０２ｂに対して窪み形成されるようにエッチバック（例えば、プラズマで）されうる。さらに、実質的に平坦かつ平滑な表面１５０２を形成するためにＮドープエピタキシャル領域３０４およびＰドープ領域５０２の上方から誘電体層６０２ｂの一部分とともに誘電体層６０２ａを除去するために、誘電体研磨プロセス（例えば、ＣＭＰ）が使用されうる。したがって、コアトレンチ４０２内に位置する導電性材料７０２ａの露出面および誘電体層６０２ｂの露出面は、終端トレンチ４０４内に位置する導電性材料７０２および厚い誘電体層６０２とともに、Ｎドープエピタキシャル領域３０４およびＰドープ領域５０２の上面と実質的に同一平面である。
【００４７】
図１６において、コアトレンチ４０２、終端トレンチ４０４、Ｎドープエピタキシャル領域３０４、Ｐドープ領域５０２、厚い誘電体層６０２、導電性材料７０２、誘電体層６０２ｂおよび導電性材料７０２ａの上方に、厚い誘電体層６０２ｃ（例えば、酸化物）が堆積されうる。さらに、実質的に平坦化された平滑な表面１６０２を形成するために厚い誘電体層６０２ｃの一部分を薄膜化し除去するために、誘電体研磨プロセス（例えば、ＣＭＰ）が実行されうる。一実施形態において、厚い誘電体層６０２ｃは、１つ以上の誘電体材料で実装されうるが、これに限定されるものではないことに留意されたい。一実施形態において、誘電体層６０２ｃは、二酸化シリコンを含みうるが、これに限定されるものではない。
【００４８】
図１７は、終端トレンチを含む半導体デバイスを作製するための本発明のさまざまな実施形態による方法１７００の流れ図である。図１７には特定の動作が開示されているが、このような動作は例である。この方法１７００は、図１７に示す動作のすべてを含むものでなくてもよい。また、方法１７００は、図示した動作のさまざまな他の動作および／または変形例を含んでもよい。同様に、流れ図１７００の動作シーケンスは修正されうる。流れ図１７００のすべての動作が実行されなくてもよいことを認識されたい。さまざまな実施形態において、方法１７００の１つ以上の動作は、ソフトウェア、ファームウェア、ハードウェア、またはそれらの任意の組み合わせによって制御または管理されうるが、これらに限定されるものではない。方法１７００は、コンピュータまたはコンピューティングデバイスが読み取り可能および実行可能な命令（またはコード）の制御下において、プロセッサおよび電気コンポーネントによって制御または管理可能な、本発明の実施形態のプロセスを含みうる。コンピュータまたはコンピューティングデバイスが読み取り可能および実行可能な命令（またはコード）は、例えば、コンピュータまたはコンピューティングデバイスが使用可能な揮発性メモリ、コンピュータまたはコンピューティングデバイスが使用可能な不揮発性メモリおよび／またはコンピュータまたはコンピューティングデバイスが使用可能な大量データストレージなどのデータストレージ機能に存在してもよい。しかしながら、コンピュータまたはコンピューティングデバイスが読み取り可能および実行可能な命令（またはコード）は、任意のタイプのコンピュータまたはコンピューティングデバイスが読み取り可能な媒体またはメモリに存在してもよい。
【００４９】
図１７の動作１７０２において、基板（例えば、２０２または３０２）上に、ドープエピタキシャル領域（例えば、２１２または３０４）が形成されうる。なお、一実施形態において、基板およびドープエピタキシャル領域は、総称的に基板と呼ばれうるが、これに限定されるものではない。動作１７０２は、多種多様な方法で実行されうることが指摘される。例えば、動作１７０２は、本明細書に記載される方法に類似した任意の方法で実装されうるが、これに限定されるものではない。
【００５０】
動作１７０４において、ドープエピタキシャル領域内またはドープエピタキシャル領域および基板内に、１つ以上のコアトレンチ（例えば、２０４または４０２）および１つ以上の終端トレンチ（例えば、２０６または４０４）が形成され、またはディープエッチングされうる。動作１７０４は、多種多様な方法で実行されうることに留意されたい。例えば、一実施形態において、動作１７０４において、１つ以上のコアトレンチは、ドープエピタキシャル領域またはドープエピタキシャル領域および基板内にそれぞれ形成され、またはディープエッチングされうる。さらに、一実施形態において、動作１７０４において、１つ以上の終端トレンチは、ドープエピタキシャル領域またはドープエピタキシャル領域および基板内にそれぞれ形成され、またはディープエッチングされうる。動作１７０４は、本明細書に記載される方法に類似した任意の方法で実装されうるが、これに限定されるものではない。
【００５１】
図１７の動作１７０６において、コアトレンチと終端トレンチとの間に位置するドープエピタキシャル領域のメサ内に、ドープ領域（例えば、２１４または５０２）が注入されうる。なお、動作１７０６は、多種多様な方法で実行されうる。例えば、動作１７０６は、本明細書に記載される方法に類似した任意の方法で実装されうるが、これに限定されるものではない。
【００５２】
図１７の動作１７０８において、１つ以上のコアトレンチおよび１つ以上の終端トレンチの上方に、第１の厚い誘電体層（例えば、２１６’または６０２）が堆積されうる。動作１７０８は、多種多様な方法で実行されうることに留意されたい。例えば、一実施形態において、動作１７０８における第１の厚い誘電体層は、酸化物でありうるが、これに限定されるものではない。動作１７０８は、本明細書に記載される方法に類似した任意の方法で実装されうるが、これに限定されるものではない。
【００５３】
図１７の動作１７１０において、導電性材料（例えば、２１０または７０２）が、１つ以上の終端トレンチ内に堆積されうる。なお、動作１７１０は、多種多様な方法で実行されうる。例えば、一実施形態において、動作１７１０における導電性材料は、ポリシリコンでありうるが、これに限定されるものではない。動作１７１０は、本明細書に記載される方法に類似した任意の方法で実装されうるが、これに限定されるものではない。
【００５４】
動作１７１２において、実質的に平坦化された表面（例えば、８０２）を形成するために、導電性材料の一部分および厚い誘電体層の一部分が除去されうる。動作１７１２は、多種多様な方法で実行されうることに留意されたい。例えば、動作１７１２は、本明細書に記載される方法に類似した任意の方法で実装されうるが、これに限定されるものではない。
【００５５】
動作１７１４において、ドープエピタキシャル領域、ドープ領域、１つ以上のコアトレンチおよび１つ以上の終端トレンチの上方に、第１の誘電体層（例えば、６０２ａ）が堆積されうる。動作１７１４は、多種多様な方法で実行されうることが指摘される。例えば、一実施形態において、動作１７１４における第１の誘電体層は、酸化物でありうるが、これに限定されるものではない。動作１７１４は、本明細書に記載される方法に類似した任意の方法で実装されうるが、これに限定されるものではない。
【００５６】
図１７の動作１７１６において、第１の誘電体層の薄く平滑で、実質的に平坦化された層が、ドープエピタキシャル領域、ドープ領域、１つ以上のコアトレンチおよび１つ以上の終端トレンチの上方に留まるように第１の誘電体層の一部分を除去するために、研磨プロセス（例えば、ＣＭＰ）が実行されうる。動作１７１６は、多種多様な方法で実行されうることが指摘される。例えば、動作１７１６は、本明細書に記載される方法に類似した任意の方法で実装されうるが、これに限定されるものではない。
【００５７】
動作１７１８において、１つ以上の終端トレンチのそれぞれに共に隣接するドープ領域の一部分およびドープエピタキシャル領域とともに、１つ以上の終端トレンチのそれぞれを覆うために、マスク（例えば、１１０２）が堆積され現像されうる。なお、動作１７１８は、多種多様な方法で実行されうる。例えば、動作１７１８は、本明細書に記載される方法に類似した任意の方法で実装されうるが、これに限定されるものではない。
【００５８】
動作１７２０において、１つ以上のコアトレンチ内から第１の厚い誘電体を除去し、コアトレンチに共に隣接するドープ領域およびドープエピタキシャル領域の上方から第１の誘電体層の一部分をさらに除去するために、エッチング（例えば、ＢＯＥ）が実行されうる。動作１７２０は、多種多様な方法で実行されうることが指摘される。例えば、動作１７２０は、本明細書に記載される方法に類似した任意の方法で実装されうるが、これに限定されるものではない。
【００５９】
図１７の動作１７２２において、１つ以上の終端トレンチのそれぞれの上方から各マスクを除去するために、除去プロセスが実行されうる。なお、動作１７２２は、多種多様な方法で実行されうる。例えば、動作１７２２は、本明細書に記載される方法に類似した任意の方法で実装されうるが、これに限定されるものではない。
【００６０】
動作１７２４において、１つ以上のコアトレンチのそれぞれおよび１つ以上の終端トレンチの上方に位置する第１の誘電体層の上方に、第２の誘電体層（例えば、６０２ｂ）が堆積されうる。動作１７２４は、多種多様な方法で実行されうることに留意されたい。例えば、一実施形態において、動作１７２４における第２の誘電体層は、酸化物でありうるが、これに限定されるものではない。動作１７２４は、本明細書に記載される方法に類似した任意の方法で実装されうるが、これに限定されるものではない。
【００６１】
図１７の動作１７２６において、１つ以上のコアトレンチ内の各々に、導電性材料（例えば、７０２ａ）が堆積されうる。動作１７２６は、多種多様な方法で実行されうることが指摘される。例えば、一実施形態において、動作１７２６における導電性材料は、ポリシリコンでありうるが、これに限定されるものではない。動作１７２６は、本明細書に記載される方法に類似した任意の方法で実装されうるが、これに限定されるものではない。
【００６２】
動作１７２８において、導電性材料の一部分、第２の誘電体層の一部分および第１の誘電体層は、実質的に平坦化された表面（例えば、１５０２）を形成するために除去されうる。動作１７２８は、多種多様な方法で実行されうることに留意されたい。例えば、動作１７２８は、本明細書に記載される方法に類似した任意の方法で実装されうるが、これに限定されるものではない。
【００６３】
図１７の動作１７３０において、１つ以上のコアトレンチおよび１つ以上の終端トレンチの上方に、第２の厚い誘電体層（例えば、６０２ｃ）が堆積されうる。なお、動作１７３０は、多種多様な方法で実行されうる。例えば、一実施形態において、動作１７３０における第２の厚い誘電体層は、酸化物でありうるが、これに限定されるものではない。動作１７３０は、本明細書に記載される方法に類似した任意の方法で実装されうるが、これに限定されるものではない。
【００６４】
動作１７３２において、実質的に平坦化された平滑な表面（例えば、１６０２）を形成するために第２の厚い誘電体層の一部分を薄膜化し除去するために、研磨プロセス（例えば、ＣＭＰ）が実行されうる。動作１７３２は、多種多様な方法で実行されうることが指摘される。例えば、動作１７３２は、本明細書に記載される方法に類似した任意の方法で実装されうるが、これに限定されるものではない。動作１７３２が完了すると、プロセス１７００は完了または終了されうる。このように、終端トレンチを含む半導体デバイスは、本発明のさまざまな実施形態により作製可能である。
【００６５】
図１８は、本発明のさまざまな実施形態による、終端とともにデュアルトレンチ構造を含む半導体デバイス１８００の側断面図である。なお、終端トレンチ１０６および図１８に示すような半導体デバイス１８００を実装することによって、終端トレンチ１０６およびその内容物は、高電場を好適に維持でき、終端は、より高く強固なドレイン−ソース間降伏電圧を示しうる。半導体デバイス１８００は、多種多様な方法で実装されうる。例えば、半導体デバイス１８００は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイス、トレンチＭＯＳ電荷平衡ＭＯＳＦＥＴデバイスまたはトレンチパワーＭＯＳＦＥＴデバイスとして実装されうるが、これらに限定されるものではない。加えて、半導体デバイス１８００の本実施形態は、Ｎチャネルデバイスとして実装されるが、これに限定されるものではない。
【００６６】
一実施形態において、半導体デバイス１８００は、Ｎ＋基板１０２と、Ｎドープエピタキシャル領域１１２と、Ｐドープ領域１１４と、Ｐ＋ドープ領域１８０２と、Ｎ＋ドープ領域１８０４とを含みうる。なお、一実施形態において、Ｎ＋基板１０２およびＮドープエピタキシャル領域１１２は、総称的に基板と呼ばれうるが、これに限定されるものではない。さらに、半導体デバイス１８００は、Ｎドープエピタキシャル領域１１２内に形成された、終端トレンチ１０６と、コアトレンチ１０４と、コアトレンチ１８０６とを含みうるが、これらに限定されるものではない。一実施形態において、コアトレンチ１０４は、ソースコアトレンチと呼ばれ、コアトレンチ１８０６は、ゲートコアゲートトレンチと呼ばれうるが、これらに限定されるものではない。半導体デバイス１８００は、コアトレンチ１０４および１８０６と同様および／または異なる１つ以上のトレンチを含みうることが指摘される。
【００６７】
図１８の本実施形態において、終端トレンチ１０６およびソースコアトレンチ１０４は、Ｎドープエピタキシャル領域１１２の大部分に延伸しているのに対して、ゲートコアトレンチ１８０６は、Ｎドープエピタキシャル領域１１２の小部分に延伸しているが、これらに限定されるものではない。加えて、本実施形態において、ゲートコアトレンチ１８０６は、ソースコアトレンチ１０４間に位置されうる。さらに、本実施形態におけるソースコアトレンチ１０４は、終端トレンチ１０６に隣接して位置するトレンチである。
【００６８】
なお、半導体デバイス１８００の終端トレンチ１０６およびコアトレンチ１０４は、およそ２〜１５ミクロン（またはマイクロメートル）の範囲内の深さを有するディープトレンチとしてそれぞれ実装されうるが、これに限定されるものではない。しかしながら、終端トレンチ１０６およびコアトレンチ１０４は、技術および設計制約に応じて上述した範囲より深度を増減させて実装されうる。一実施形態において、各ゲートコアトレンチ１８０６は、各ソースコアトレンチ１０４の深さの半分未満であるが、これに限定されるものではない。このように、ゲートコアトレンチ１８０６は、図示したものより深度を増減させて実装されうる。一実施形態において、終端トレンチ１０６は、コアトレンチ１０４および１８０６より深い深度を有するように実装されうるが、これに限定されるものではない。さらに、一実施形態において、終端トレンチ１０６の幅は、コアトレンチ１０４および１８０６のそれぞれの幅より広くなるように実装されうる。例えば、終端トレンチ１０６の幅は、コアトレンチ１０４および１８０６のそれぞれの幅の少なくともＮ倍の広さになるように実装されえ、ここで、Ｎ＞１である。一実施形態において、Ｐドープ領域１１４は、コアトレンチ１０４と終端トレンチ１０６との間に位置するＮドープエピタキシャル領域１１２が完全に補償され、または電荷平衡されることを確保するように接地されうるが、これに限定されるものではないことが指摘される。
【００６９】
図１８において、コアトレンチ１０４および１８０６は、導電領域１０８（例えば、ポリシリコンなど）を含むとともに、誘電体層１１６（例えば、酸化物など）を含むようにそれぞれライニングされうる。終端トレンチ１０６は、厚い導電領域１１０（例えば、ポリシリコンなど）を含むとともに、厚い誘電体層１１６’（例えば、酸化物など）を含むようにライニングされうる。なお、厚い誘電体層１１６’は、多種多様な方法で実装されうる。例えば、一実施形態において、厚い誘電体層１１６’は、コアトレンチ１０４および１８０６内に位置する誘電体層１１６の厚みまたは深さより厚くまたは深くなるように実装されうる。さらに、一実施形態において、厚い誘電体層１１６’は、コアトレンチ１０４および１８０６内に位置する誘電体層１１６の厚みまたは深度の少なくともＮ倍の厚みになるように実装されえ、ここで、Ｎ＞１である。本実施形態において、誘電体層１１６は、コアトレンチ１０４および１８０６および終端トレンチ１０６内にそれぞれ位置する導電領域１０８および１１０を覆うものでありうることが指摘される。
【００７０】
一実施形態において、Ｐ＋ドープ領域１８０２は、Ｐドープ領域１１４の上方に位置するとともに、終端トレンチ１０６とコアトレンチ１０４との間にあり、それらと接触した状態にある。さらに、他のＰ＋ドープ領域１８０２は、いくつかのＰドープ領域１１４の上方でコアトレンチ１０４と接触した状態に位置される。さらに、Ｎ＋ドープ領域１８０４は、いくつかのＰドープ領域１１４の上方でコアトレンチ１８０６と接触した状態に位置される。一実施形態において、半導体デバイス１８００のコアエリア１８１０は、コアトレンチ１０４および１８０６およびそれらの内容物と、Ｎ＋ドープ領域１８０４と、Ｐドープ領域１１４の一部分と、Ｐ＋ドープ領域１８０２の一部分と、Ｎドープエピタキシャル領域１１２の一部分を含みうるが、これらの限定されるものではない。一実施形態において、半導体デバイス１８００の終端エリア１８１２は、終端トレンチ１０６およびその内容物、Ｐドープ領域１１４の一部分、Ｐ＋ドープ領域１８０２の一部分およびＮドープエピタキシャル領域１１２の一部分を含みうるが、これらの限定されるものではない。
【００７１】
図１８において、半導体デバイス１８００の誘電体層１１６および厚い誘電体層１１６’は、多種多様な方法でそれぞれ実装されうることが指摘される。例えば、一実施形態において、誘電体層１１６および厚い誘電体層１１６’は、１つ以上の誘電体材料をそれぞれ含みうるが、これに限定されるものではない。一実施形態において、誘電体層１１６および厚い誘電体層１１６’は、二酸化シリコンをそれぞれ含みうるが、これに限定されるものではない。半導体デバイス１８００の導電領域１０８および１１０は、多種多様な方法でそれぞれ実装されうることに留意されたい。例えば、一実施形態において、導電領域１０８および１１０は、１つ以上のポリシリコン材料をそれぞれ含みうるが、これに限定されるものではない。
【００７２】
なお、半導体デバイス１８００は、図１８に示す要素をすべて含まなくてもよい。さらに、半導体デバイス１８００は、図１８に示していない１つ以上の要素を含むように実装されうる。半導体デバイス１８００は、本明細書に記載される方法に類似した任意の方法で利用または実装されうるが、これに限定されるものではないことに留意されたい。
【００７３】
図１９は、本発明のさまざまな実施形態による、終端とともにスプリットゲート構造を含む半導体デバイス１９００の側断面図である。終端トレンチ１０６および図１９に示すような半導体デバイス１９００を実装することによって、終端トレンチ１０６およびその内容物は、高電場を好適に維持でき、終端は、より高く強固なドレイン−ソース間降伏電圧を示しうることに留意されたい。半導体デバイス１９００は、多種多様な方法で実装されうる。例えば、半導体デバイス１９００は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイス、トレンチＭＯＳ電荷平衡ＭＯＳＦＥＴデバイスまたはトレンチパワーＭＯＳＦＥＴデバイスとして実装されうるが、これらに限定されるものではない。さらに、半導体デバイス１９００の本実施形態は、Ｎチャネルデバイスとして実装されるが、これに限定されるものではない。
【００７４】
一実施形態において、半導体デバイス１９００は、Ｎ＋基板１０２と、Ｎドープエピタキシャル領域１１２と、Ｐドープ領域１１４と、Ｐ＋ドープ領域１９０２と、Ｎ＋ドープ領域１９０４とを含みうる。一実施形態において、Ｎ＋基板１０２およびＮドープエピタキシャル領域１１２は、総称的に基板と呼ばれうるが、これに限定されるものではないことが指摘される。さらに、半導体デバイス１９００は、Ｎドープエピタキシャル領域１１２内に形成される終端トレンチ１０６およびコアトレンチ１０４を含みうるが、これらに限定されるものではない。一実施形態において、コアトレンチ１０４は、ソース／ゲートコアトレンチと呼ばれうるが、これに限定されるものではない。なお、半導体デバイス１９００は、コアトレンチ１０４と同様および／または異なる１つ以上のトレンチを含みうる。
【００７５】
図１９の本実施形態において、終端トレンチ１０６およびコアトレンチ１０４は、Ｎドープエピタキシャル領域１１２の大部分に延伸するが、これに限定されるものではない。なお、半導体デバイス１９００の終端トレンチ１０６およびコアトレンチ１０４は、およそ２〜１５ミクロン（またはマイクロメートル）の範囲内の深さを有するディープトレンチとしてそれぞれ実装されうるが、これに限定されるものではない。しかしながら、終端トレンチ１０６およびコアトレンチ１０４は、技術および設計制約に応じて上述した範囲より深度を増減させて実装されうる。一実施形態において、終端トレンチ１０６は、コアトレンチ１０４より深い深度を有するように実装されうるが、これに限定されるものではない。さらに、一実施形態において、終端トレンチ１０６の幅は、コアトレンチ１０４のそれぞれの幅より広くなるように実装されうる。例えば、終端トレンチ１０６の幅は、コアトレンチ１０４のそれぞれの幅の少なくともＮ倍の広さになるように実装されえ、ここで、Ｎ＞１である。一実施形態において、Ｐドープ領域１１４は、コアトレンチ１０４と終端トレンチ１０６との間に位置するＮドープエピタキシャル領域１１２が完全に補償され、または電荷平衡されることを確保するように接地されうるが、これに限定されるものではないことに留意されたい。
【００７６】
図１９において、一実施形態において、コアトレンチ１０４は、ゲート導電領域１９０６（例えば、ポリシリコンなど）の下に位置するソース導電領域１０８（例えば、ポリシリコンなど）を含むとともに、誘電体１９０８（例えば、酸化物など）を含むようにそれぞれライニングされうる。加えて、各コアトレンチ１０４内において、誘電体１９０８は、ソース導電領域１０８とゲート導電領域１９０６との間に位置する。終端トレンチ１０６は、厚い導電領域１１０（例えば、ポリシリコンなど）を含むとともに、厚い誘電体層１１６’（例えば、酸化物など）を含むようにライニングされうる。厚い誘電体層１１６’は、多種多様な方法で実装されうることが指摘される。例えば、一実施形態において、厚い誘電体層１１６’は、コアトレンチ１０４をライニングする誘電体１９０８の厚みまたは深さより厚くまたは深くなるように実装されうる。加えて、一実施形態において、厚い誘電体層１１６’は、コアトレンチ１０４内に位置する誘電体層１９０８の厚みまたは深さの少なくともＮ倍の厚みになるように実装されえ、ここで、Ｎ＞１である。なお、本実施形態において、誘電体１９０８は、コアトレンチ１０４および終端トレンチ１０６内にそれぞれ位置する導電領域１９０６および１１０を覆うものでありうる。
【００７７】
一実施形態において、Ｐ＋ドープ領域１９０２は、終端トレンチ１０６およびコアトレンチ１０４と接触状態にあるＰドープ領域１１４の上方および間に位置する。さらに、他のＰ＋ドープ領域１９０２は、いくつかのＰドープ領域１１４の上方に位置し、Ｎ＋ドープ領域１９０４と接触状態にある。さらに、他のＮ＋ドープ領域１９０４は、いくつかのＰドープ領域１１４の上方でコアトレンチ１０４と接触した状態に位置される。一実施形態において、半導体デバイス１９００のコアエリア１９１０は、コアトレンチ１０４およびそれらの内容物、Ｎ＋ドープ領域１９０４、Ｐドープ領域１１４の一部分、Ｐ＋ドープ領域１９０２の一部分およびＮドープエピタキシャル領域１１２の一部分を含みうるが、これらに限定されるものではない。一実施形態において、半導体デバイス１９００の終端エリア１９１２は、終端トレンチ１０６およびその内容物、Ｐドープ領域１１４の一部分、Ｐ＋ドープ領域１９０２の一部分およびＮドープエピタキシャル領域１１２の一部分を含みうるが、これらの限定されるものではない。
【００７８】
なお、図１９において、半導体デバイス１９００の誘電体層１９０８および厚い誘電体層１１６’は、多種多様な方法でそれぞれ実装されうる。例えば、一実施形態において、誘電体層１９０８および厚い誘電体層１１６’は、１つ以上の誘電体材料をそれぞれ含みうるが、これに限定されるものではない。一実施形態において、誘電体層１９０８および厚い誘電体層１１６’は、二酸化シリコンをそれぞれ含みうるが、これに限定されるものではない。半導体デバイス１９００の導電領域１０８、１１０および１９０６は、多種多様な方法でそれぞれ実装されうることが指摘される。例えば、一実施形態において、導電領域１０８、１１０および１９０６は、１つ以上のポリシリコン材料をそれぞれ含みうるが、これに限定されるものではない。
【００７９】
半導体デバイス１９００は、図１９に示す要素をすべて含まなくてもよいことに留意されたい。さらに、半導体デバイス１９００は、図１９に示していない１つ以上の要素を含むように実装されうる。なお、半導体デバイス１９００は、本明細書に記載される方法に類似した任意の方法で利用または実装されうるが、これに限定されるものではない。
【００８０】
図２０は、本発明のさまざまな実施形態による終端トレンチライナ酸化物対降伏電圧の理論計算のグラフ２０００である。グラフ２０００の本実施形態において、Ｙ軸は、終端トレンチのライナ酸化物の厚み（単位ミクロン（またはマイクロメートル））を表すのに対して、Ｘ軸は、阻止（または降伏）電圧（単位電圧（Ｖ））を表す。詳細には、グラフ２０００は、２つの基準、すなわち、２×１０５Ｖ／ｃｍの最大酸化物電界およびピークドーピング濃度を５×１０１７ｃｍ−３とした場合に終端トレンチに沿って形成された寄生チャネルの強反転限界に基づいた、終端トレンチライナ酸化物対阻止電圧の厚みを示す。グラフ２０００において、強反転限界は、ライン２００２で表されているのに対して、最大酸化物電界限界は、ライン２００４で表されていることに留意されたい。
【００８１】
一実施形態において、最大電界２００４に基づいた酸化物の厚みは、以下の関係式で与えられる。
Ｔｏｘ＝ＢＶ／Ｅｍａｘ
ここで、Ｔｏｘは終端トレンチライナ酸化物の厚みであり、ＢＶはＭＯＳＦＥＴ阻止電圧であり、Ｅｍａｘは最大酸化物電界である。さらに、一実施形態において、強反転限界２００２に基づいた酸化物の厚みは、以下の関係式で与えられる。
Ｔｏｘ＝εｏｘ＊（ＢＶ−２＊φｆ）／（ｓｑｒｔ（２＊εｓ＊ｑ＊Ｎｄ＊２＊φｆ））
ここで、Ｔｏｘは終端トレンチライナ酸化物の厚み、ＢＶはＭＯＳＦＥＴ阻止電圧、Ｅｍａｘは最大酸化物電界、εｏｘは酸化物の誘電率、εｓはシリコンの誘電率、Ｎｄはピークエピタキシャルドーピング、φｆはバルク電位である。一実施形態において、終端トレンチ酸化物の厚みを選択するために使用される実際の基準は、終端のデザインに応じたものでありえ、基準の一方または両方を用いたものであってもよいことが指摘される。
【００８２】
本発明によるさまざまな特定の実施形態の上述した記載は、例示および説明を目的として提示されたものである。上述した記載は、すべてを網羅するように、または本発明を開示されたそのものの形態に限定するように意図されたものではなく、上記教示を考慮して多数の修正例および変形例が可能である。本発明は、特許請求の範囲およびその等価物により解釈されるべきものである。
【００８３】
本明細書に記載されたすべての要素、部品およびステップが含まれることが好ましい。これらの要素、部品およびステップの任意のものが、当業者に明らかなように、他の要素、部品およびステップに置き換えられてもよく、またはすべて削除されてもよいことを理解されたい。
【００８４】
概念１
基板にコアトレンチおよび終端トレンチを形成するステップであって、前記終端トレンチは前記コアトレンチより幅が広い形成ステップと、
前記コアトレンチを充填し、前記終端トレンチの側壁および底部をライニングする第１の酸化物を堆積するステップと、
前記終端トレンチ内に第１のポリシリコンを堆積するステップと、
前記第１のポリシリコンの上方に第２の酸化物を堆積するステップと、
前記第２の酸化物および前記終端トレンチの上方にマスクを堆積するステップと、
前記コアトレンチから前記第１の酸化物を除去するステップと、
前記コアトレンチの側壁および底部をライニングする第３の酸化物を堆積するステップであって、前記終端トレンチ内の前記第１の酸化物は、前記コアトレンチ内の前記第３の酸化物より厚い堆積ステップと、
を備えた方法。
概念２
前記終端トレンチは、前記コアトレンチのおよそ２倍である、概念１に記載の方法。
概念３
前記終端トレンチ内の前記第１の酸化物は、前記コアトレンチ内の前記第３の酸化物のおよそ２倍の厚みである、概念１又は２に記載の方法。
概念４
マスクの前記堆積ステップ前に、前記第２の酸化物を平坦化するために酸化物研磨プロセスを実行するステップをさらに含む、概念１乃至３のいずれか１つに記載の方法。
概念５
前記コアトレンチ内に第２のポリシリコンを堆積するステップをさらに含む、概念１乃至４のいずれか１つに記載の方法。
概念６
前記第１および第２のポリシリコンの上方に第４の酸化物層を堆積するステップをさらに含む、概念５に記載の方法。
概念７
半導体デバイスであって、
基板に形成された終端トレンチを備え、
前記終端トレンチは、
前記終端トレンチの側壁および底部をライニングする第１の酸化物と、
前記第１の酸化物間に位置する第１のポリシリコンと、を含み、
前記基板に形成されたコアトレンチを備え、
前記コアトレンチは、
前記コアトレンチの側壁および底部をライニングする第２の酸化物と、
前記第２の酸化物の間に位置する第２のポリシリコンと、を含み、
前記終端トレンチの幅は、前記コアトレンチより広い、半導体デバイス。
概念８
前記終端トレンチの幅は、前記コアトレンチのおよそ２倍である、概念７に記載の半導体デバイス。
概念９
前記終端トレンチ内の前記第１の酸化物の厚みは、前記コアトレンチ内の前記第２の酸化物の厚みのおよそ２倍である、概念７又は８のいずれかに記載の半導体デバイス。
概念１０
前記コアトレンチおよび前記終端トレンチは、前記基板のメサによって分離され、前記メサは、電圧接地に接続されたドープ領域を備える、概念７、８又は９に記載の半導体デバイス。
概念１１
前記コアトレンチは、
前記第２の酸化物間に位置する第３のポリシリコンと、
前記第２のポリシリコンと前記第３のポリシリコンとの間に位置する誘電体材料と、
をさらに備える、概念７−１０のいずれか１つに記載の半導体デバイス。
概念１２
前記基板に形成されるゲートコアトレンチをさらに備え、前記ゲートコアトレンチは、前記コアトレンチの半分未満の深さである、概念７−１１のいずれか１つに記載の半導体デバイス。
概念１３
前記第１の酸化物および前記第２の酸化物と接触状態にある第３の酸化物を備える、概念７に記載の半導体デバイス。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【手続補正書】
【提出日】平成26年12月10日(2014.12.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板にコアトレンチおよび終端トレンチを形成するステップであって、前記終端トレンチは前記コアトレンチより幅が広い形成ステップと、
前記コアトレンチを充填し、前記終端トレンチの側壁および底部をライニングする第１の酸化物を堆積するステップと、
前記終端トレンチ内に第１のポリシリコンを堆積するステップと、
前記第１のポリシリコンの上方に第２の酸化物を堆積するステップと、
前記第２の酸化物および前記終端トレンチの上方にマスクを堆積するステップと、
前記コアトレンチから前記第１の酸化物を除去するステップと、
前記コアトレンチの側壁および底部をライニングする第３の酸化物を堆積するステップであって、前記終端トレンチ内の前記第１の酸化物は、前記コアトレンチ内の前記第３の酸化物より厚い堆積ステップと、
を備えた方法。
【請求項２】
前記終端トレンチは、前記コアトレンチのおよそ２倍である、請求項１に記載の方法。
【請求項３】
前記終端トレンチ内の前記第１の酸化物は、前記コアトレンチ内の前記第３の酸化物のおよそ２倍の厚みである、請求項２に記載の方法。
【請求項４】
前記終端トレンチ内の前記第１の酸化物は、前記コアトレンチ内の前記第３の酸化物のおよそ２倍の厚みである、請求項１に記載の方法。
【請求項５】
マスクの前記堆積ステップ前に、前記第２の酸化物を平坦化するために酸化物研磨プロセスを実行するステップをさらに含む、請求項１に記載の方法。
【請求項６】
前記コアトレンチ内に第２のポリシリコンを堆積するステップをさらに含む、請求項１に記載の方法。
【請求項７】
前記第１および第２のポリシリコンの上方に第４の酸化物層を堆積するステップをさらに含む、請求項６に記載の方法。
【請求項８】
半導体デバイスであって、
基板に形成された終端トレンチを備え、
前記終端トレンチは、
前記終端トレンチの側壁および底部をライニングする第１の酸化物と、
前記第１の酸化物間に位置する第１のポリシリコンと、を含み、
前記基板に形成されたコアトレンチを備え、
前記コアトレンチは、
前記コアトレンチの側壁および底部をライニングする第２の酸化物と、
前記第２の酸化物の間に位置する第２のポリシリコンと、を含み、
前記終端トレンチの幅は、前記コアトレンチより広く、前記終端トレンチは前記コアトレンチよりも深く、且つ、前記終端トレンチ内の前記第１の酸化膜は前記コアトレンチ内の前記第２の酸化膜よりも薄い、半導体デバイス。
【請求項９】
前記終端トレンチの幅は、前記コアトレンチのおよそ２倍である、請求項８に記載の半導体デバイス。
【請求項１０】
前記終端トレンチ内の前記第１の酸化物の厚みは、前記コアトレンチ内の前記第２の酸化物の厚みのおよそ２倍である、請求項９に記載の半導体デバイス。
【請求項１１】
前記終端トレンチ内の前記第１の酸化物の厚みは、前記コアトレンチ内の前記第２の酸化物の厚みのおよそ２倍である、請求項８に記載の半導体デバイス。
【請求項１２】
前記コアトレンチおよび前記終端トレンチは、前記基板のメサによって分離され、前記メサは、電圧接地に接続されたドープ領域を備える、請求項８に記載の半導体デバイス。
【請求項１３】
前記コアトレンチは、
前記第２の酸化物間に位置する第３のポリシリコンと、
前記第２のポリシリコンと前記第３のポリシリコンとの間に位置する誘電体材料と、
をさらに備える、請求項８に記載の半導体デバイス。
【請求項１４】
前記基板に形成されるゲートコアトレンチをさらに備え、前記ゲートコアトレンチは、前記コアトレンチの半分未満の深さである、請求項８に記載の半導体デバイス。
【請求項１５】
前記第１の酸化物および前記第２の酸化物と接触状態にある第３の酸化物を備える、請求項８に記載の半導体デバイス。
【請求項１６】
前記コアトレンチと前記終端トレンチの間に位置する前記基板のメサを有し、前記メサはドープ領域を有している、請求項８に記載の半導体デバイス。
【請求項１７】
前記第１の酸化物は二酸化シリコンを含む、請求項８に記載の半導体デバイス。
【国際調査報告】
2015510696.tif 000023
2015510696.tif 000024