(57)【要約】【課題】ＬＳＩ半導体チップの設計情報を用いて半導体検査治具の結線情報と回路図を生成し、設計、管理にかかるコストを削減する。【解決手段】回路シミュレータで動作確認したＬＳＩ半導体チップのネットリスト情報を変換したＬＳＩ半導体チップの設計情報１から端子情報を取り出し、ＬＳＩ半導体チップの電源端子、テスタ端子への接続情報と照らし合わせる半導体検査治具設計システム２により、種類が複数あるＬＳＩテスタから使用するＬＳＩテスタに対応する半導体検査治具の結線情報４を生成する。この構成によれば、半導体検査治具設計システム２内部で処理される半導体検査治具の結線情報４によって、半導体検査治具回路図を一意に復元することが可能となる。従って、ＣＡＤなど回路図作成エディタを使用することなく、ユーザが指定するＬＳＩテスタに対応する半導体検査治具の結線情報４と回路図作成を実現できる。【選択図】        図１
2005011159.tif 000002
【特許請求の範囲】
【請求項１】
回路シミュレータで動作確認したＬＳＩ半導体チップのネットリスト情報を変換したＬＳＩ半導体チップの設計情報から端子情報を取り出し、ＬＳＩ半導体チップの電源端子、テスタ端子への接続情報と照らし合わせる半導体検査治具設計システムにより、種類が複数あるＬＳＩテスタから使用するＬＳＩテスタに対応する半導体検査治具の結線情報を生成することを特徴とする半導体検査治具の設計方法。
【請求項２】
半導体検査治具設計システムは、テスタ端子に接続する信号端子に外部回路接続が必要なとき、外部回路を記憶する外部記憶手段から外部回路を選択し配線する処理を含むことにより、外部回路を付加した半導体検査治具の結線情報を生成する請求項１記載の半導体検査治具の設計方法。
【請求項３】
半導体検査治具設計システムは、テスタ端子に接続する信号端子における半導体検査治具の配線長、配線経路を計算することで回路シミュレータに半導体検査治具の特性を反映できる情報を生成する処理を含むことにより、半導体検査治具に起因する特性不具合を回路シミュレータで検証する請求項１記載の半導体検査治具の設計方法。
【請求項４】
半導体検査治具設計システムは、ＬＳＩ半導体チップの電源端子、テスタ端子が半導体検査治具で接続されているかどうかを検査するために使用するＬＳＩテスタに対応するテストプログラムを生成する処理を含むことにより、ＬＳＩテスタで半導体検査治具の良否判定を行う請求項１記載の半導体検査治具の設計方法。
【請求項５】
半導体検査治具設計システムは、ＬＳＩ半導体チップの設計情報と検査条件情報からＬＳＩ半導体チップの検査条件を割り出し、ＬＳＩ半導体チップの特定部分を測定することを目的とした外部テスト回路の結線情報を生成する処理を含むことにより、複数の検査条件を制御する請求項１記載の半導体検査治具の設計方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＬＳＩ半導体チップの半導体検査治具を設計する場合、半導体検査治具の設計作業を効率化し、設計情報を一元管理することを可能とすることで設計コストの増大を抑え、また、ＬＳＩ半導体チップの回路シミュレーション精度を向上するための半導体検査治具の設計方法に関するものである。
【０００２】
【従来の技術】
従来、半導体検査治具の設計は、半導体検査治具の設計者が回路図作成エディタ、ＣＡＤなどを使用して回路図を入力し、作成した回路図を発注書類として半導体検査治具メーカに提出する。
【０００３】
以下、図面を参照しながら従来の半導体検査治具の設計方法について説明する。
【０００４】
図１４は、従来の半導体検査治具の設計方法を表すフロー図である。図１４において、ａは回路シミュレータ、ｂはＬＳＩ半導体チップのネットリスト情報、ｃはネットリストからＬＳＩ半導体チップの設計情報に変換するシステム、ｄはＬＳＩ半導体チップの設計情報、ｅは回路図作成エディタ、ｆはＬＳＩ半導体チップメーカ、ｇは半導体検査治具回路図、ｈは発注先となる半導体検査治具メーカ、ｉは治具メーカが作成する半導体検査治具結線情報、ｊは設計データチェック工程、ｋは半導体検査治具チェック工程、ｌはＬＳＩ半導体チップ検査工程、ｍは半導体検査治具製造工程、ｎは半導体検査治具、оは半導体検査治具設計エディタである。
【０００５】
以上のように構成された従来の半導体設計治具の設計方法について、以下に説明する。
【０００６】
回路シミュレータａで動作確認したＬＳＩ半導体チップのネットリスト情報ｂをネットリストからＬＳＩ半導体チップの設計情報に変換するシステムｃに入力し、ＬＳＩ半導体チップ設計情報ｄを作成する。半導体検査治具設計者はＬＳＩ半導体チップ設計情報ｄを確認しながら回路図作成エディタｅに入力し、半導体検査治具回路図ｇを作成する。作成した半導体検査治具回路図ｇを発注先の半導体検査治具メーカｈに提出し発注を行っている。半導体検査治具メーカｈはＬＳＩ半導体チップメーカｆが提出する半導体検査治具回路図をもとに半導体検査治具設計エディタоで設計情報を入力し、治具メーカ半導体検査治具結線情報ｉを作成する。作成した情報をＬＳＩ半導体チップメーカｆに提出し、ＬＳＩ半導体チップメーカｆが設計データチェックｊを行う。設計データを確認後、再度半導体検査治具メーカｈに確認結果報告を行い、半導体検査治具メーカｈは半導体検査治具製造ｍを行い、半導体検査治具ｎを製造する。ＬＳＩ半導体チップメーカｆでは納品される半導体検査治具ｎの半導体検査治具チェックｋを行ったうえでＬＳＩ半導体チップ検査ｌを行う。
【０００７】
半導体検査治具などの回路設計方法を行う先行技術として回路シミュレーションデータと自動レイアウト用データを入力して回路シミュレータに渡すネットリストを生成するものがあることは知られている（例えば、特許文献１）。
【０００８】
【特許文献１】
特開平０５−３１５４４９号公報
【０００９】
【発明が解決しようとする課題】
上記従来の方法では、半導体検査治具を設計するために回路図作成エディタにＬＳＩ半導体チップの設計情報をもとにテスタ端子とＬＳＩ半導体チップ端子の配線の入力が必要なため、端子数が多いＬＳＩ半導体チップの半導体検査治具は設計コストが増大する課題があった。また、設計者により半導体検査治具の回路図が変わるため、設計情報の見極めが困難であった。
【００１０】
したがって、この発明の目的は、上記のような従来の課題を解決するためのものであり、半導体検査治具を設計する際に、ＬＳＩ半導体チップの設計情報を用いて半導体検査治具の結線情報と回路図を生成し、回路図作成エディタに配線情報を入力することなく半導体検査治具を設計することを可能とし、設計コストを削減する半導体検査治具の設計方法を提供することである。
【００１１】
【課題を解決するための手段】
上記課題を解決するためにこの発明の請求項１記載の半導体検査治具の設計方法は、回路シミュレータで動作確認したＬＳＩ半導体チップのネットリスト情報を変換したＬＳＩ半導体チップの設計情報から端子情報を取り出し、ＬＳＩ半導体チップの電源端子、テスタ端子への接続情報と照らし合わせる半導体検査治具設計システムにより、種類が複数あるＬＳＩテスタから使用するＬＳＩテスタに対応する半導体検査治具の結線情報を生成する。
【００１２】
この構成によれば、半導体検査治具設計システム内部で処理される半導体検査治具の結線情報によって、半導体検査治具回路図を一意に復元することが可能となる。従って、ＣＡＤなど回路図作成エディタを使用することなく、ユーザが指定するＬＳＩテスタに対応する半導体検査治具の結線情報と回路図作成を実現できる。
【００１３】
請求項２記載の半導体検査治具の設計方法は、請求項１記載の半導体検査治具の設計方法において、半導体検査治具設計システムは、テスタ端子に接続する信号端子に外部回路接続が必要なとき、外部回路を記憶する外部記憶手段から外部回路を選択し配線する処理を含むことにより、外部回路を付加した半導体検査治具の結線情報を生成する。
【００１４】
この構成によれば、アナログ、ＩＰなどの測定に外部回路が必要な場合に、ＬＳＩ半導体チップの設計情報に基づき、測定に使用する各ＬＳＩテスタの仕様にあわせてＬＳＩ半導体チップの検査に必要な外部回路をネットリスト情報として生成することができる。従って、外部回路を必要とする半導体検査治具を設計する際、回路図作成エディタなどで外部回路図を設計することなく半導体検査治具の設計を実現できる。
【００１５】
請求項３記載の半導体検査治具の設計方法は、請求項１記載の半導体検査治具の設計方法において、半導体検査治具設計システムは、テスタ端子に接続する信号端子における半導体検査治具の配線長、配線経路を計算することで回路シミュレータに半導体検査治具の特性を反映できる情報を生成する処理を含むことにより、半導体検査治具に起因する特性不具合を回路シミュレータで検証する。
【００１６】
この構成によれば、半導体検査治具のインピーダンスなどの特性を含めＬＳＩ半導体チップの回路シミュレーションを行うことで実際のＬＳＩテスタで検査する状況に近い条件で回路シミュレーションを行うことができる。従って、高速ＬＳＩ半導体チップや高精度なアナログ回路内蔵ＬＳＩ半導体チップをＬＳＩテスタで測定する際に半導体検査治具から受ける影響を確認しながら半導体検査治具の設計を実現できる。
【００１７】
請求項４記載の半導体検査治具の設計方法は、請求項１記載の半導体検査治具の設計方法において、半導体検査治具設計システムは、ＬＳＩ半導体チップの電源端子、テスタ端子が半導体検査治具で接続されているかどうかを検査するために半導体検査治具を使用するＬＳＩテスタに対応するテストプログラムを生成する処理を含むことにより、ＬＳＩテスタで半導体検査治具の良否判定を行う。
【００１８】
この構成によれば、半導体検査治具メーカから納入される半導体検査治具の受け入れチェックをＬＳＩテスタで確認することができる。従って、端子数が多い半導体ＬＳＩチップの半導体検査治具の接続確認を短時間で実現できる。
【００１９】
請求項５記載の半導体検査治具の設計方法は、請求項１記載の半導体検査治具の設計方法において、半導体検査治具設計システムは、ＬＳＩ半導体チップの設計情報と検査条件情報からＬＳＩ半導体チップの検査条件を割り出し、ＬＳＩ半導体チップの特定部分を測定することを目的とした外部テスト回路の結線情報を生成する処理を含むことにより、複数の検査条件を制御する。
【００２０】
この構成によれば、複数のＬＳＩ半導体チップ、ＳｉＰ、ＭＣＭなどの複数ダイ・チップを１パッケージに収めたＬＳＩ半導体チップを検査する際に外部テスト回路より任意のチップを動作させることができる。従って、ＬＳＩ半導体チップの設計時に回路シミュレータで半導体検査治具の結線情報を使用することにより、１チップでの回路シミュレーションを実現できる。
【００２１】
【発明の実施の形態】
この発明の第１の実施の形態を図１〜図５に基づいて説明する。図１は、本発明の第１の実施形態における半導体検査治具の設計方法を示す半導体検査治具設計フロー図である。図１において、１はＬＳＩ半導体チップ設計情報、２は半導体検査治具設計システム、３は半導体検査治具回路図、４は半導体検査治具結線情報、５は治具メーカ結線情報変換処理、６は治具メーカ半導体検査治具結線情報である。
【００２２】
図２は図１の半導体検査治具設計システム２の内部フロー図である。図２において、７は半導体検査治具設計情報生成手段、８は半導体検査治具結線情報出力手段、９は半導体検査治具回路図出力手段である。
【００２３】
また、図３は半導体検査治具設計情報生成手段７の内部フロー図、図４は半導体検査治具結線情報出力手段８の内部フロー図、図５は半導体検査治具回路図出力手段９の内部フロー図である。
【００２４】
以上のように構成された実施の形態の半導体検査治具設計システムについて、その一動作例を以下に説明する。回路シミュレータで動作確認したＬＳＩ半導体チップのネットリスト情報を変換したＬＳＩ半導体チップの設計情報１から端子情報を取り出し、ＬＳＩ半導体チップの電源端子、テスタ端子への接続情報と照らし合わせる半導体検査治具設計システム２を内蔵することにより、種類が複数あるＬＳＩテスタから使用するＬＳＩテスタに対応する半導体検査治具の結線情報４を生成する。
【００２５】
このとき、半導体検査治具設計システム２に入力されるＬＳＩ半導体チップ設計情報１は図２に示すフローに従って処理が行われる。図３に示すように、半導体検査治具設計情報生成手段７では端子数分繰り返される端子情報の抽出１０により端子を識別できる形にし、電源端子処理１１、ＶＳＳ端子処理１２、ＮＣ端子処理１３、信号端子処理１４により半導体検査治具設計情報を生成し、記憶する。次に図４に示すように、記憶された設計情報に基づき半導体検査治具結線情報出力手段８が結線する端子検索１５を行い、結線端子処理１６で接続先情報を出力することで半導体検査治具結線情報４を生成する。また、図５に示すように、半導体検査治具回路図出力手段９が半導体検査治具設計情報生成手段７で記憶した設計情報をもとに描画端子情報検索１７と分岐先情報検索１８を行い、描画処理１９で回路図を出力することで半導体検査治具回路図３を生成することができる。
【００２６】
この発明の第２の実施の形態を図６および図７に基づいて説明する。図６は、本発明の第２の実施形態における半導体検査治具の設計方法を示す半導体検査治具設計フロー図、図７は図６の外部回路結線手段のフロー図である。図６および図７において、２０は外部回路記憶手段、２１は外部回路結線手段である。
【００２７】
以上のように構成された実施の形態の半導体検査治具設計システムについて、その一動作例を以下に説明する。第１の実施形態において、半導体検査治具設計システム２は、テスタ端子に接続する信号端子に外部回路接続が必要なとき、外部回路を記憶する外部記憶手段２０から外部回路を選択し配線する外部回路結線手段２１を内蔵することにより、外部回路を付加した半導体検査治具の結線情報を生成する。
【００２８】
このとき、半導体検査治具設計システム２に入力されるＬＳＩ半導体チップ設計情報１を図７に示すフローに従って処理を行う。入力された情報を半導体検査治具設計情報生成手段７で半導体検査治具設計情報を記憶する。記憶された情報をもとに外部回路結線手段２１が端子情報抽出２２で端子を識別できる形に形成し、外部回路配線処理２３で外部回路が必要な端子に外部回路記憶手段２０から外部回路情報を読み出し、外部回路を配線する。以下、本発明の実施の形態１と同じく半導体検査治具結線情報出力手段８により半導体検査治具結線情報４を生成し、半導体検査治具回路図出力手段９により半導体検査治具回路図３を生成することで半導体検査治具結線情報と半導体検査治具回路図に外部回路を付加したものを生成することができる。
【００２９】
この発明の第３の実施の形態を図８および図９に基づいて説明する。図８は、本発明の第３の実施形態における半導体検査治具の設計方法を示す半導体検査治具設計フロー図、図９は図８の半導体検査治具特性情報出力手段のフロー図である。図８および図９において、２４は半導体検査治具特性情報出力手段、２５は半導体検査治具特性情報、ａは回路シミュレータ、ｂはＬＳＩ半導体チップネットリスト、ｃはネットリスト設計情報変換処理である。なお、第２の実施形態で説明した外部回路記憶手段、外部回路結線手段を兼ね備えていてもよい。
【００３０】
以上のように構成された実施の形態の半導体検査治具設計システムについて、その一動作例を以下に説明する。第１の実施形態において、半導体検査治具設計システム２は、テスタ端子に接続する信号端子における半導体検査治具の配線長、配線経路を計算することで回路シミュレータに半導体検査治具の特性を反映できる情報を生成する手段２４を内蔵することにより、半導体検査治具に起因する特性不具合を回路シミュレータで検証する。
【００３１】
このとき、半導体検査治具設計システム２に入力されるＬＳＩ半導体チップ設計情報１を図９に示すフローに従って処理を行う。第１の実施形態と同じく半導体検査治具設計情報生成手段７で半導体検査治具設計情報を記憶し、半導体検査治具結線情報出力手段８で半導体検査治具結線情報４を生成し、半導体検査治具回路図出力手段９で半導体検査治具回路図３を生成する。さらに半導体検査治具設計情報生成手段７で記憶された情報をもとに半導体検査治具特性情報出力手段２４が端子情報抽出２６で端子を識別できる形に形成し、治具特性算出処理２７で半導体検査治具の信号端子の配線長と配線経路を算出し、半導体検査治具特性情報２５を生成する。半導体検査治具特性情報２５はＬＳＩ半導体チップ設計を行う回路シミュレータａの入力情報とすることにより半導体検査治具特性を含めたＬＳＩ半導体チップの動作確認を行うことができる。
【００３２】
この発明の第４の実施の形態を図１０および図１１に基づいて説明する。図１０は、本発明の第４の実施形態における半導体検査治具の設計方法を示す半導体検査治具設計フロー図、図１１は図１０の半導体検査治具チェックテストプログラム出力手段のフロー図である。図１０および図１１において、２８は半導体検査治具チェックテストプログラム出力手段、２９は半導体検査治具チェックテストプログラム、３２はＬＳＩテスタ、ｍは半導体検査治具製造、ｎは半導体検査治具、ｈは半導体検査治具メーカである。なお、第２の実施形態で説明した外部回路記憶手段、外部回路結線手段、第３の実施形態で説明した半導体検査治具特性情報出力手段を兼ね備えていてもよい。
【００３３】
以上のように構成された実施の形態の半導体検査治具設計システムについて、その一動作例を以下に説明する。第１の実施形態において、半導体検査治具設計システム２は、電源端子、テスタ端子が半導体検査治具で接続されているかどうかを検査するために使用するＬＳＩテスタ３２に対応するテストプログラムを生成する手段２８を内蔵することにより、ＬＳＩテスタ３２で半導体検査治具の良否判定を行う。
【００３４】
このとき、半導体検査治具設計システム２に入力されるＬＳＩ半導体チップ設計情報１を図１１に示すフローに従って処理を行う。第１の実施形態と同じく半導体検査治具設計情報生成手段７で半導体検査治具設計情報を記憶し、半導体検査治具結線情報出力手段８で半導体検査治具結線情報４を生成し、半導体検査治具回路図出力手段９で半導体検査治具回路図３を生成する。さらに半導体検査治具設計情報生成手段７で記憶された情報をもとに半導体検査治具チェックテストプログラム出力手段２８が端子情報抽出３０で端子を識別できる形に形成し、端子別テストプログラム生成処理３１で電源端子と信号端子に対してチェックを行うテストプログラムを生成し、半導体検査治具チェックテストプログラム２９を生成する。半導体検査治具メーカｈから納入される半導体検査治具ｎの受け入れチェックをＬＳＩテスタ３２により容易にチェックすることができる。
【００３５】
この発明の第５の実施の形態を図１２および図１３に基づいて説明する。図１２は、本発明の第５の実施形態における半導体検査治具の設計方法を示す半導体検査治具の設計方法を示す半導体検査治具設計フロー図、図１３は図１２の外部テスト回路出力手段のフロー図である。図１２および図１３において、３３はＬＳＩ半導体チップ検査条件情報、３４は外部テスト回路出力手段である。なお、第２の実施形態で説明した外部回路記憶手段、外部回路結線手段、第３の実施形態で説明した半導体検査治具特性情報出力手段、第４の実施形態で説明した半導体検査治具チェックテストプログラム出力手段を兼ね備えていてもよい。
【００３６】
以上のように構成された実施の形態の半導体検査治具設計システムについて、その一動作例を以下に説明する。第１の実施形態において、半導体検査治具設計システム２は、ＬＳＩ半導体チップの設計情報１と検査条件情報３３からＬＳＩ半導体チップの検査条件を割り出し、ＬＳＩ半導体チップの特定部分を測定することを目的とした外部テスト回路の結線情報を生成する手段３４を内蔵することにより、複数の検査条件を制御する。
【００３７】
このとき、半導体検査治具設計システム２に入力されるＬＳＩ半導体チップ設計情報１とＬＳＩ半導体チップ検査条件情報３３を図１３に示すフローに従って処理を行う。半導体検査治具設計情報生成手段７で半導体検査治具設計情報を記憶し、ＬＳＩ半導体チップ検査条件情報３３から端子情報抽出３５によりＬＳＩ半導体チップの検査条件を抽出、記憶する。半導体検査治具設計情報生成手段７で記憶された情報と端子情報抽出３５で記憶されたＬＳＩ半導体チップの検査条件でテスト回路が必要な端子を割り出し、ＬＳＩ半導体チップの検査条件に基づき外部テスト回路を生成しＬＳＩ半導体チップの端子に配線し、外部テスト回路の結線情報を生成する。以下、第１の実施形態と同じく半導体検査治具結線情報出力手段８で半導体検査治具結線情報４を生成し、半導体検査治具回路図出力手段９で半導体検査治具回路図３を生成することで半導体検査治具結線情報と半導体検査治具回路図に外部テスト回路を付加したものを生成することができる。
【００３８】
以上のように、半導体検査治具の設計は、ＬＳＩ半導体チップの設計情報を半導体検査治具設計システム内部で半導体検査治具の設計情報を生成し、外部回路、外部テスト回路を付加した結線情報に変換することにより、半導体検査治具をＣＡＤなどの回路図作成エディタで回路図を作成することなく半導体検査治具を設計することができ、回路シミュレータによる動作確認においても半導体検査治具の結線情報を使用して動作検証の高精度化を実現できる。
【００３９】
【発明の効果】
この発明の請求項１記載の半導体検査治具の設計方法によれば、回路シミュレータで動作確認したＬＳＩ半導体チップのネットリスト情報を変換したＬＳＩ半導体チップの設計情報から端子情報を取り出し、ＬＳＩ半導体チップの電源端子、テスタ端子への接続情報と照らし合わせる半導体検査治具設計システムにより、種類が複数あるＬＳＩテスタから使用するＬＳＩテスタに対応する半導体検査治具の結線情報を生成するので、半導体検査治具設計システム内部で処理される半導体検査治具の結線情報によって、半導体検査治具回路図を一意に復元することが可能となる。従って、ＣＡＤなど回路図作成エディタを使用することなく、ユーザが指定するＬＳＩテスタに対応する半導体検査治具の結線情報と回路図作成を実現できる。
【００４０】
請求項２では、半導体検査治具設計システムは、テスタ端子に接続する信号端子に外部回路接続が必要なとき、外部回路を記憶する外部記憶手段から外部回路を選択し配線する処理を含むことにより、外部回路を付加した半導体検査治具の結線情報を生成するので、アナログ、ＩＰなどの測定に外部回路が必要な場合に、ＬＳＩ半導体チップの設計情報に基づき、測定に使用する各ＬＳＩテスタの仕様にあわせてＬＳＩ半導体チップの検査に必要な外部回路をネットリスト情報として生成することができる。従って、アナログ回路など測定端子に外部回路が必要な回路を搭載するＬＳＩ半導体チップに対応させて半導体検査治具を設計する際、回路図作成エディタなどで外部回路図を設計することなく半導体検査治具の設計を実現できる。
【００４１】
請求項３では、半導体検査治具設計システムは、テスタ端子に接続する信号端子における半導体検査治具の配線長、配線経路を計算することで回路シミュレータに半導体検査治具の特性を反映できる情報を生成する処理を含むことにより、半導体検査治具に起因する特性不具合を回路シミュレータで検証するので、半導体検査治具のインピーダンスなどの特性を含めＬＳＩ半導体チップの回路シミュレーションを行うことで実際のＬＳＩテスタで検査する状況に近い条件で回路シミュレーションを行うことができる。従って、高速ＬＳＩ半導体チップや高精度なアナログ回路内蔵ＬＳＩ半導体チップをＬＳＩテスタで測定する際に半導体検査治具から受ける影響を確認しながら半導体検査治具の設計を実現できる。
【００４２】
請求項４では、半導体検査治具設計システムは、ＬＳＩ半導体チップの電源端子、テスタ端子が半導体検査治具で接続されているかどうかを検査するために使用するＬＳＩテスタに対応するテストプログラムを生成する処理を含むことにより、ＬＳＩテスタで半導体検査治具の良否判定を行うので、半導体検査治具メーカから納入される半導体検査治具の受け入れチェックをＬＳＩテスタで確認することができる。従って、端子数が多い半導体ＬＳＩチップの半導体検査治具の接続確認を短時間で実現できる。
【００４３】
請求項５では、半導体検査治具設計システムは、ＬＳＩ半導体チップの設計情報と検査条件情報からＬＳＩ半導体チップの検査条件を割り出し、ＬＳＩ半導体チップの特定部分を測定することを目的とした外部テスト回路の結線情報を生成する処理を含むことにより、複数の検査条件を制御するので、複数のＬＳＩ半導体チップ、ＳｉＰ、ＭＣＭなどの複数ダイ・チップを１パッケージに収めたＬＳＩ半導体チップを検査する際に外部テスト回路より任意のチップを動作させることができる。従って、各チップを測定するために外部テスト回路が必要なＬＳＩ半導体チップの対応させて半導体検査治具を設計する際、回路シミュレータで半導体検査治具の結線情報を使用することにより、１チップでの回路シミュレーションを実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体検査治具設計方法を示すフロー図である。
【図２】本発明の第１の実施形態の半導体検査治具設計システムを示すフロー図である。
【図３】本発明の第１の実施形態の半導体検査治具設計システムの半導体検査治具設計情報生成手段を示すフロー図である。
【図４】本発明の第１の実施形態の半導体検査治具設計システムの半導体検査治具結線情報出力手段を示すフロー図である。
【図５】本発明の第１の実施形態の半導体検査治具設計システムの半導体検査治具回路図出力手段を示すフロー図である。
【図６】本発明の第２の実施形態の外部回路結線手段を持つ半導体検査治具設計方法を示すフロー図である。
【図７】本発明の第２の実施形態の半導体検査治具設計システムの外部回路結線手段を示すフロー図である。
【図８】本発明の第３の実施形態の半導体検査治具特性情報出力手段を持つ半導体検査治具設計方法を示すフロー図である。
【図９】本発明の第３の実施形態の半導体検査治具設計システムの半導体検査治具特性情報出力手段を示すフロー図である。
【図１０】本発明の第４の実施形態の半導体検査治具チェックテストプログラム出力手段を持つ半導体検査治具設計方法を示すフロー図である。
【図１１】本発明の第４の実施形態の半導体検査治具設計システムの半導体検査治具チェックテストプログラム出力手段を示すフロー図である。
【図１２】本発明の第５の実施形態の外部テスト回路出力手段を持つ半導体検査治具設計方法を示すフロー図である。
【図１３】本発明の第５の実施形態の半導体検査治具設計システムの外部テスト回路出力手段を示すフロー図である。
【図１４】従来の半導体検査治具設計方法を示すフロー図である。
【符号の説明】
ａ  回路シミュレータ
ｂ  ＬＳＩ半導体チップネットリスト情報
ｃ  ネットリスト−設計情報変換処理
ｄ  ＬＳＩ半導体チップ設計情報
ｅ  回路図作成エディタ
ｆ  ＬＳＩ半導体チップメーカ
ｇ  半導体検査治具回路図
ｈ  半導体検査治具メーカ
ｉ  治具メーカ半導体検査治具結線情報
ｊ  設計データチェック
ｋ  半導体検査治具チェック
ｌ  ＬＳＩ半導体チップ検査
ｍ  半導体検査治具製造
ｎ  半導体検査治具
о  半導体検査治具設計エディタ
１  ＬＳＩ半導体チップ設計情報
２  半導体検査治具設計システム
３  半導体検査治具回路図
４  半導体検査治具結線情報
５  治具メーカ結線情報変換処理
６  治具メーカ半導体検査治具結線情報
７  半導体検査治具設計情報生成手段
８  半導体検査治具結線情報出力手段
９  半導体検査治具回路図出力手段
１０  端子情報抽出
１１  電源端子処理
１２  ＶＳＳ端子処理
１３  ＮＣ端子処理
１４  信号端子処理
１５  結線端子検索
１６  結線端子処理
１７  描画端子情報検索
１８  分岐先情報検索
１９  描画処理
２０  外部回路記憶手段
２１  外部回路結線手段
２２  端子情報抽出
２３  外部回路配線処理
２４  半導体検査治具特性情報出力手段
２５  半導体検査治具特性情報
２６  端子情報抽出
２７  半導体検査治具特性算出処理
２８  半導体検査治具チェックテストプログラム出力手段
２９  半導体検査治具チェックテストプログラム
３０  端子情報抽出
３１  端子別テストプログラム生成処理
３２  ＬＳＩテスタ
３３  ＬＳＩ半導体チップ検査条件情報
３４  外部テスト回路出力手段
３５  端子情報抽出
３６  外部テスト回路配線処理
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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