(57)【要約】  不揮発性メモリデバイスは、プログラミング電流を供給するための電荷ポンプと、不揮発性メモリセルのａｆｔアレイとを有する。アレイの各メモリセルは、電荷ポンプからのプログラミング電流によってプログラムされる。不揮発性メモリセルのアレイは、各ユニットが複数のメモリセルを含む複数のユニットに分割される。インジケータ・メモリセルが、不揮発性メモリセルの各ユニットに関連する。プログラミング回路は、各ユニットのメモリセルの５０パーセント又はそれ以下がプログラムされることになる場合には、プログラミング電流を用いて各ユニットのメモリセルをプログラムし、各ユニットのメモリセルの５０パーセントよりも多くがプログラムされることになる場合には、プログラミング電流を用いて、各ユニットのメモリセル及び各ユニットに関連するインジケータ・メモリセルの反転をプログラムする。【選択図】      図４
2015500546.tif 000002
【特許請求の範囲】
【請求項１】
プログラミング電流を供給するための電荷ポンプと、
各ユニットが複数のメモリセルを含む複数のユニットに分割され、各メモリセルが前記プログラミング電流によってプログラムされる不揮発性メモリセルアレイと、
前記不揮発性メモリセルの各ユニットに関連するインジケータ・メモリセルと、
各ユニットの前記メモリセルの特定の割合又はそれ以下がプログラムされることになる場合には、前記プログラミング電流を用いて各ユニットの前記メモリセルをプログラムし、各ユニットの前記メモリセルの前記特定の割合よりも多くがプログラムされることになる場合には、前記プログラミング電流を用いて、各ユニットの前記メモリセル及び各ユニットに関連する前記インジケータ・メモリセルの反転をプログラムするためのプログラミング回路と、
を備える不揮発性メモリデバイス。
【請求項２】
前記不揮発性メモリセルの状態を検知するために、１つがユニットの各不揮発性メモリセルに接続された複数のセンスアンプと、
前記検知されたユニットに関連する前記インジケータ・メモリセルの状態を検知するために、前記インジケータ・メモリセルに接続されたインジケータ・センスアンプと、
前記インジケータ・センスアンプが、前記インジケータ・メモリセルの状態が特定の１つの状態にあることを検知した場合には、前記複数のセンスアンプの状態を出力し、前記インジケータ・センスアンプが、前記インジケータ・メモリセルの状態が別の状態にあることを検知した場合には、前記複数のセンスアンプの反転状態を出力するための論理回路と、
を更に備える、請求項１に記載のメモリデバイス。
【請求項３】
前記不揮発性メモリセルアレイは、複数のロー及びカラムに配列され、インジケータ・メモリセルアレイは、前記不揮発性メモリセルアレイにロー方向で隣接して位置し、１つのインジケータ・メモリセルが前記同じロー内の複数のメモリセルに関連する、請求項１に記載のメモリデバイス。
【請求項４】
前記不揮発性メモリセルアレイは、複数のロー及びカラムに配列され、インジケータ・メモリセルアレイは、前記不揮発性メモリセルアレイにカラム方向で隣接して位置し、１つのインジケータ・メモリセルが前記同じカラム内の複数のメモリセルに関連する、請求項１に記載のメモリデバイス。
【請求項５】
前記メモリセルの各々は、
平面を有する第１の導電型の半導体基板と、
前記平面上の第２の導電型の第１の領域と、
前記第１の領域から間隔を置いて配置され、チャネル領域が該間隔に含まれている、前記平面上の前記第２の導電型の第２の領域と、
前記チャネル領域の第１の部分から間隔を置いて配置された浮遊ゲートと、
前記浮遊ゲートの一方の側面で前記浮遊ゲートに隣接し、前記浮遊ゲートから絶縁されており、更に前記チャネル領域の第２の部分から間隔を置いて配置されているワード線と、
前記浮遊ゲートの他方の側面で前記浮遊ゲートに隣接し、前記浮遊ゲートから絶縁されており、更に前記第２の領域から間隔を置いて配置されている消去ゲートと、
前記浮遊ゲートから間隔を置いて配置され、前記ワード線と前記消去ゲートとの間に存在しており、更にそれらから絶縁された前記浮遊ゲート上のカップリングゲートと、
を備える、請求項１に記載のメモリデバイス。
【請求項６】
前記特定の割合は５０パーセントである、請求項１に記載のメモリデバイス。
【請求項７】
デジタル「０」ビット検出器を更に備える、請求項１に記載のメモリデバイス。
【請求項８】
前記デジタル「０」ビット検出器は、クロックパルス発生器を備え、連続的にクロック制御されたデジタル「０」ビット検出に基づく、請求項７に記載のメモリデバイス。
【請求項９】
アナログ「０」ビット検出器を更に備える、請求項１に記載のメモリデバイス。
【請求項１０】
前記アナログ「０」ビット検出器は、電流バイアスのユニットに基づいて検出する、請求項９に記載のメモリデバイス。
【請求項１１】
前記電流バイアスは、マイクロアンペアである、請求項１０に記載のメモリデバイス。
【請求項１２】
前記メモリアレイは更に、複数のメモリサブアレイを含む、請求項１に記載のメモリデバイス。
【請求項１３】
プログラミングに関するメモリセルを有さない各サブアレイは、プログラミングバイアスをディセーブルにする、請求項１２に記載のメモリデバイス。
【請求項１４】
不揮発性メモリデバイスをプログラミングする方法であって、
前記メモリデバイスは、各メモリユニットが、複数のメモリセルを有し関連するインジケータ・メモリセルを含む、複数のメモリユニットを備え、前記ユニットの複数のメモリセル及び前記関連するインジケータ・メモリセルは、電荷ポンプからのプログラミング電流によってプログラムされ、
前記方法は、
前記ユニット内のメモリセルの特定の割合又はそれ以下が、前記プログラミング電流によってプログラムされることになるか否かを判定する段階と、
プログラムされる場合には、前記プログラミング電流によって前記メモリセルをプログラムする段階と、
プログラムされない場合には、前記メモリセル及び前記関連するインジケータ・メモリセルの反転を前記プログラミング電流によってプログラムする段階と、を含む方法。
【請求項１５】
同じユニットからの前記メモリセルの各々の状態を検知する段階と、
同じユニットに関連する前記インジケータ・メモリセルの状態を検知する段階と、
前記関連するインジケータ・メモリセルが特定の１つの状態にある場合には、前記同じユニットからのメモリセルの各々の状態を出力する段階と、
前記関連するメモリセルが別の状態にある場合には、前記同じユニットからのメモリセルの各々の反転状態を出力する段階と、
を更に含む、請求項１４に記載の方法。
【請求項１６】
前記特定の割合は、約５０パーセントである、請求項１４に記載の方法。
【請求項１７】
インジケータ・メモリセルは、複数の基本メモリセルを含む、請求項１４に記載の方法。
【請求項１８】
インジケータ・メモリは、ローデコーダに隣接する、請求項１４に記載の方法。
【請求項１９】
不揮発性メモリデバイスをプログラミングする方法であって、
前記メモリデバイスは、各メモリユニットが複数のメモリセルを有する複数のメモリユニットを含み、前記ユニットの複数のメモリセルは、高電圧電荷ポンプからのプログラミング電流によってプログラムされ、
前記方法は、
前記高電圧電荷ポンプによって消去状態からプログラム状態に記憶状態が変化することになる前記ユニット内のメモリセルの数が、所定の数に達しているか否かを、ユニット内のメモリセルの最初から最後まで連続的に判定する段階と、
前記所定の数に達している場合には、前記判定された数の前記メモリセルを前記高電圧電荷ポンプによってプログラムする段階と、
前記所定の数に達しない場合には、前記ユニット内の全てのメモリセルをプログラムするか又はプログラムしないかが判定されるまで、プログラムされる前記ユニット内のメモリセル数の残りを判定することを継続する段階と、
を含む方法。
【請求項２０】
前記判定する段階は、ビット単位に基づく、請求項１９に記載の方法。
【請求項２１】
前記判定する段階は、ワード単位に基づく、請求項１９に記載の方法。
【請求項２２】
各メモリユニットは更に、関連するインジケータ・メモリセルを含む、請求項１９に記載の方法。
【請求項２３】
プログラミングに関して判断された前記メモリセルは、ｄａｔａｉｎビット「０」に対応する、請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリデバイス、及びかかる不揮発性メモリデバイスのプログラミング方法に関する。
【背景技術】
【０００２】
浮遊ゲート、すなわちそれへの電荷の蓄積のための電荷トラップ層を有する不揮発性メモリセルは、当該技術において公知である。図１を参照すれば、従来技術の不揮発性メモリセル１０（スプリットゲート・ソースサイド注入ホットエレクトロンプログラミングセル）の断面図が示されている。メモリセル１０は、Ｐ型のような第１の導電型の単一の結晶基板１２を含む。Ｎ型のような第２の導電型の第１の領域１４が、基板１２の表面において又はその近くに存在する。更に、第２の導電型の第２の領域１６が、第１の領域１４から間隔を置いて配置される。チャネル領域１８が、第１の領域１４と第２の領域１６との間に存在する。ポリシリコン製のワード線２０が、チャネル領域１８の第１の部分上に配置される。ワード線２０は、（二）酸化ケイ素のような絶縁層２２によってチャネル領域１８から間隔を置いて配置される。浮遊ゲート２４が、ワード線２０に直接隣接し、間隔を置いて配置され、ポリシリコン製であり、チャネル領域１８の別の部分上に位置する。浮遊ゲート２４は、通常はこれも（二）酸化ケイ素製である別の絶縁層３０によってチャネル領域１８から分離される。カップリングゲート２６は、これもポリシリコン製であり、浮遊ゲート２４上に位置し、別の絶縁層３２によって浮遊ゲート２４から絶縁される。消去ゲート２８が、浮遊ゲート２４の反対側に存在し、浮遊ゲート２４から間隔を置いて配置され、更にポリシリコン製である。消去ゲート２８は、第２の領域１６上に位置し、そこから絶縁される。消去ゲート２８は、カップリングゲート２６に隣接し、それから間隔を置いて配置される。消去ゲート２８は、浮遊ゲート２４上にわずかな突出部を有することができる。メモリセル１０の動作において、浮遊ゲート２４に蓄積された電荷が、第１の領域１４と第２の領域１６との間の電流の流れを制御する。浮遊ゲート２４が、そこで負に帯電している場合には、メモリセルがプログラムされる。浮遊ゲート２４がそこで正に帯電している場合には、メモリセルが消去される。メモリセル１０は、米国特許第７，８６８，３７５に十分に開示されており、その開示内容全体は、引用により本明細書に組み込まれている。
【０００３】
メモリセル１０は、以下のように動作する。消去動作中、浮遊ゲート２４から電子が除去される際に、高い正電圧、例えば８−１１Ｖが、消去ゲート２８に印加される。負電圧、例えば−６から−８Ｖ又は接地電圧は、カップリングゲート２６及び／又はワード線２０に印加することができる。電子は、浮遊ゲート２４と消去ゲート２８との間の絶縁層を通じたファウラー・ノルトハイムトンネルにより、浮遊ゲート２４から消去ゲート２８に移動する。特に、浮遊ゲート２４は、消去ゲート２８に面した鋭い先端部を備えて形成することができ、これにより、電子のトンネル現象を円滑にする。消去動作中、高い正電圧が、電荷ポンプ５２（図２に図示）から供給される。通常、消去動作は、浮遊ゲート２４からの電子の除去のみを伴うので、電荷ポンプ５２が、大きな電流（通常はナノアンペア程度）を供給する必要はない。
【０００４】
その後、メモリセル１０をプログラムすることができる。プログラミング動作中に、電子が、逆に浮遊ゲート２４の下のチャネル１８の部分によるホットエレクトロン注入を通じて浮遊ゲート２４に注入される場合には、例えば１Ｖから２Ｖの第１の正電圧をパルスの形態でワード線２０に印加することによって、ワード線２０下のチャネル領域１８部分が導電性を帯びる。例えば８Ｖから１０Ｖの第２の正電圧は、これもまたパルスの形態であり、カップリングゲート２６に印加されて、カップリングゲート２６と浮遊ゲート２４との間の高いカップリング比を利用して、浮遊ゲート２４への電圧カップリングを最大にする。例えば３Ｖから６Ｖの第３の正電圧は、これもまたパルスの形態であり、消去ゲート２８に印加されて、消去ゲート２８と浮遊ゲート２４との間のカップリング比を利用して、浮遊ゲート２４への電圧カップリングを最大にする。例えば４Ｖから７Ｖの高電圧差動は、これもまたパルスの形態であり、第１の領域１４と第２の領域１６との間に印加されて、チャネル１８におけるホットエレクトロンの生成をもたらす。したがって、プログラミング動作中には、電流（通常はマイクロアンペアの）は、第１の領域１４と第２の領域１６との間を流れ、電荷ポンプ５２から供給される必要がある。
【０００５】
読み出し動作中には、例えば１Ｖから３Ｖの第１の正電圧は、ワード線２０に印加されて、ワード線２０の下のチャネル領域１８部分をオンにする。例えば０Ｖから４Ｖの第２の正電圧は、カップリングゲート２６に印加される。例えば０Ｖから３Ｖの第３の電圧は、消去ゲート２８に印加される。例えば０．５Ｖから２Ｖの電圧差動は、第１の領域１４及び第２の領域１６に印加される。浮遊ゲート２４がプログラムされている場合、すなわち、浮遊ゲート２４が電子を蓄積している場合、カップリングゲート２６に印加される第２の正電圧及び消去ゲート２８に印加される第３の電圧は、浮遊ゲート２４に蓄積された陰電子を克服することができず、浮遊ゲート２４の下のチャネル領域１８部分は、依然として非導電性である。したがって、第１の領域１４と第２の領域１６との間には、電流が流れないこと又は無視できるほど少量の電流が流れることになる。しかしながら、浮遊ゲート２４がプログラムされていない場合、すなわち、浮遊ゲート２４が中性又は正に電荷された状態である場合には、カップリングゲート２６に印加される第２の正電圧及び消去ゲート２８に印加される第３の電圧により、浮遊ゲート２４の下のチャネル領域１８部分が導電性を帯びることができる。したがって、電流が、第１の領域１４と第２の領域１６との間を流れることになる。
【０００６】
公知のように、メモリセル１０は、通常、半導体ウェハー上にメモリセル１０の複数のロー及びカラムを有するアレイで形成される。図２を参照すれば、メモリセル１０のアレイ６０と共に従来技術のメモリデバイス５０のブロックレベルの図面が示されている。図３は、図２に示したアレイ６０のより詳細な図面である。アレイ６０は、複数のサブアレイ６２（ａ−ｄ）を備え、メモリセル１０のような複数のメモリセルは、複数のロー及びカラムに配列される。ローデコーダ（ｘｄｅｃ、更にワード線デコーダとして公知）６４は、サブアレイ６２ａ、６２ｂ、６２ｃ、及び６２ｄにわたるメモリセル１０の各ローに関連する。センスアンプ７０ａ及び７０ｂは、各サブアレイ、例えばサブアレイ６２ａ内のメモリセル１０のカラムに関連する。カラム（ビット線）デコーダ（ｙｍｕｘ、図示せず）を用いて、メモリセルのカラムをセンスアンプに選択（多重化、デコード）する。センスアンプ７０から、信号が、出力レジスタ７２に供給される。図３に示す実施形態では、各サブアレイ６２が、各ワードが１６ビットを有する２個のワードに多重化（すなわち、図示していないｙｍｕｘによってデコード）される。一実施形態では、サブアレイ６２において、各ローは、２０４８個のメモリセルを有し、先頭の１０２４セルが、（プログラムされる）第１のワードに多重化され、次の１０２４セルが、（プログラムされる）第２のワードに多重化される。
【０００７】
消去中には、メモリセルのユニットのブロック又はグループ（多数のバイトなど（８ビットが１バイトに相当））が、同時に消去される。消去動作は、複数のビットを「ＦＦ（１６進）」又は「１１１１１１１１」の状態にセットする。プログラミング中には、バイトのうちの選択されたビットが、浮遊ゲート上に電子を注入することによって「０」の論理状態にプログラムされる。しかしながら、電荷ポンプ５２は、バイトのうちのビットの全てがプログラムされるように、プログラミング電流を供給できる必要がある。したがって、電荷ポンプ５２は、バイトの全ビットが「００（１６進）」又は「００００００００」の状態にプログラムされることになるようにプログラミング電流を供給する能力を備えて設計される必要がある。更に、性能を向上させるために、多数のバイトは、同時にプログラムされる。これにより、更なる負荷が電荷ポンプ５２に加えられ、大きなプログラミング電流が供給される。大電流を供給する能力がある電荷ポンプ５２は、シリコンダイ上に大きなリアルエステートを必要とするので、より大型の電荷ポンプ５２は、より大きなシリコン・リアルエステートを占める。したがって、電荷ポンプ５２のサイズを縮小することが本発明の１つの目的である。
【０００８】
最後に、パリティビットは、当業者に公知である。パリティビットは、複数のビット（バイトなど）に関連するビットであり、バイト内に記憶されたデータに対する誤りチェックを表す状態にプログラムされる。しかしながら、パリティビットは、一般的に、揮発性メモリセルで用いられており、誤り訂正に関してのみ使用されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許第７，８６８，３７５号明細書
【発明の概要】
【課題を解決するための手段】
【００１０】
本発明は、プログラミング電流を供給するための電荷ポンプを有する不揮発性メモリデバイスである。メモリデバイスは、不揮発性メモリセルのアレイを有し、各メモリセルは、プログラミング電流によってプログラムされる。不揮発性メモリセルのアレイは、複数のユニットに分割され、各ユニットが複数のメモリセルを含む。インジケータ・メモリセルは、不揮発性メモリセルの各ユニットに関連する。プログラミング回路は、各ユニットのメモリセルの特定の割合又はそれ以下がプログラムされることになる場合には、プログラミング電流を用いて各ユニットのメモリセルをプログラムし、各ユニットのメモリセルの特定の割合よりも多くがプログラムされることになる場合には、プログラミング電流を用いて、各ユニットのメモリセル及び各ユニットに関連するインジケータ・メモリセルの反転をプログラムする。
【００１１】
本発明は更に、プログラミング動作中にプログラミング電流を供給する電荷ポンプに依存する不揮発性メモリデバイスをプログラムする方法である。
【図面の簡単な説明】
【００１２】
【図１】本発明のプログラミング方法が適用可能であり本発明のメモリデバイスで使用可能な従来技術の不揮発性メモリセルであって、それへの電荷の蓄積のための浮遊ゲートウェイを有する不揮発性メモリセルの断面図である。
【図２】不揮発性メモリセルのプログラミング中に用いられるプログラミング電流を供給する電荷ポンプを含む、従来技術の不揮発性メモリデバイスのブロックレベルの図面である。
【図３】図２に示す従来技術の不揮発性メモリデバイスのアレイ部分の詳細なブロックレベルの図面である。
【図４】本発明の不揮発性メモリデバイスの一実施形態のアレイ部分の詳細なブロックレベルの図面である。
【図５】本発明の不揮発性メモリデバイスの別の実施形態のアレイ部分の詳細なブロックレベルの図面である。
【図６】本発明の不揮発性メモリデバイスで用いられるプログラミング回路のブロックレベルの図面である。
【図７】本発明の不揮発性メモリデバイスで用いられる読み出し回路のブロックレベルの図面である。
【図８】本発明の不揮発性メモリデバイスで用いられるｄａｔａｉｎ（データ入力）「０」検出アナログ回路の図面である。
【図９】本発明の不揮発性メモリデバイスで用いられるｄａｔａｉｎ「０」アナログ検出のフロー図である。
【図１０】本発明の不揮発性メモリデバイスで用いられるｄａｔａｉｎ「０」検出デジタル回路のブロック図である。
【図１１】本発明の不揮発性メモリデバイスで用いられるプログラミングのフロー図である。
【図１２】本発明の不揮発性メモリデバイスで用いられるプログラミングの代替的なフロー図である。
【図１３】本発明の不揮発性メモリデバイスで用いられるプログラミングの別の代替的なフロー図である。
【発明を実施するための形態】
【００１３】
図４を参照すれば、本発明の不揮発性メモリアレイ２００の一実施形態のブロックレベルの図面が示されている。不揮発性メモリアレイ２００は、図２に示す不揮発性メモリデバイス５０におけるアレイ６０の代わりに使用することができる。本発明のメモリアレイ２００は、メモリアレイ６０に類似するので、同様の要素には同様の符号が用いられる。
【００１４】
アレイ２００は、複数のサブアレイ６２（ａ−ｄ）を含み、メモリセル１０のような複数のメモリセルは、複数のロー及びカラムに配列される。ローデコーダ６４は、サブアレイ６２ａ、６２ｂ、６２ｃ、及び６２ｄにわたるメモリセル１０の各ローに関連する。センスアンプ７０ａ及び７０ｂは、各サブアレイ、例えばサブアレイ６２ａ内のメモリセル１０の各カラムに関連する。センスアンプ７０から、信号が出力レジスタ７２に供給される。図４に示す実施形態では、各サブアレイ６２は、各ローが２０４８個のメモリセル１０を有する複数のローを有し、先頭の１０２４個のセルが第１のワード（各ワードはプログラムされる１６ビットを有する）に多重化され、次の１０２４個のセルが（プログラムされる）第２のワードに多重化される。したがって、アレイ６０内のメモリセル１０のロー全体が、１２８個のメモリセル１０の複数のユニットを含み、各ユニットが、８個のワード、ワード０−ワード７に多重化され、センスアンプＳＡ０−ＳＡ１２７  ７０に接続される。
【００１５】
アレイ２００は更に、サブアレイ６２（ａ−ｄ）で用いられるメモリセルと同じタイプのメモリセル、すなわちメモリセル１０とすることができるメモリセル（インジケータ・メモリセルと呼ばれる）のアレイ８０を含み、アレイ８０の各ローが、複数のインジケータ・メモリセルを有する。メモリセルのアレイ８０は、サブアレイ６２（ｄ）とローデコーダ６４との間に位置し、インジケータ・メモリセル１０の１つのローが、サブアレイ６２（ａ−ｄ）内のメモリセル１０の各ローに関連する。インジケータ・セルアレイ８０の位置は、ローデコーディングによる最高速のアクセス時間を有するためにローデコーダ６４に直接隣接しており、インジケータビットに関連するロジックに起因する速度全体の影響が軽減される。一実施形態において、１個のインジケータ・セルが、各サブアレイ６２内の選択された２個のワード（選択された３２個のメモリセル１０）に関連する。別の実施形態では、１個のインジケータ・メモリセル１０が、選択された８個のワードの各ユニット（１２８個のメモリセル１０）に関連する。当然ながら、以下で分かるように、本発明はそのように限定されず、各インジケータ・メモリセル１０は、任意の数を有するメモリセルのユニットに関連することができる。センスアンプ８２が、アレイ８０内のインジケータ・メモリセル１０に関連する。以下で分かるように、センスアンプ８２の出力は、センスアンプ７０（ａ−ｈ）からレジスタ７２（ａ−ｈ）への出力をゲート制御する。一実施形態において、各インジケータビット（セル）は、１個の（基本）メモリセル１０から構成される。別の実施形態では、各インジケータビットは、２つ又はそれ以上の（基本）メモリセル１０から構成され、この場合、インジケータ・セルの検知がより高速になり、チェック及びデータ出力の反転に起因する全体的な速度に影響を与えない。
【００１６】
本発明の動作は、以下の実施例によって最もよく理解することができる。インジケータ・メモリセル１０が関連するメモリセル１０のユニットが、１バイト又は８ビットであると仮定する。このバイト又は８ビットが消去された後には、それは、「ＦＦ（１６進）」又は「１１１１１１１１」のビットパターンの状態にある。バイト内にプログラムされる新規のデータが「００００００００」である場合には、８個のメモリセル１０の状態を変更する程度のプログラミング電流を供給する代わりに、本発明のメモリデバイス２００は、関連するインジケータ・メモリセル１０を単に「１」から「０」にプログラムし、関連するバイトのビット状態を「１１１１１１１１」に維持する。このようにして、１ビットのみがプログラムされ、１個のみのメモリセル１０をプログラムする程度のプログラミング電流が、電荷ポンプ５２によって供給される必要がある。
【００１７】
本発明の別の実施例は以下のとおりである。この場合もやはり、インジケータ・メモリセル１０が関連するメモリセル１０のユニットが、１バイト又は８ビットであると仮定する。このバイト又は８ビットが消去された後には、それは、「ＦＦ（１６進）」又は「１１１１１１１１」のビットパターンの状態にある。関連するバイトにプログラムされる新規のデータが、「０１０１０１０１」であり、関連するユニット内のビットの５０パーセントである場合には、プログラミング回路は、関連するバイトのビットに「０１０１０１０１」のビットパターンをプログラムする。この場合、４ビットのみがプログラムされ、必要な総プログラミング電流は、４ビットのプログラミングに関する。しかしながら、関連するバイトにプログラムされる新規のデータが、「０１０１０１００」であり、関連するバイト内のビットの５０パーセントより多い場合には、プログラミング回路は、反転ビットパターン又は「１０１０１０１１」が関連するバイトのビットにプログラムされるようにし、関連するインジケータビットが「０」の状態にプログラムされるようにする。この実施例では、この場合もやはり、４ビットのみがプログラムされる必要があり、総プログラミング電流は、この場合もやはり、４ビットのみである。これらの実施例から分かるように、本発明の方法によって、電荷ポンプ５２がアレイ２００をプログラムするのに供給する必要があるプログラミング電流の最大量は、従来技術のアレイ６０と比較して、その他の場合には従来技術のメモリアレイ６０に必要とされるプログラミング電流の半分又は５０パーセントのみである。説明するこの方法では、記憶されるデータパターンは、ほとんど「１」のデータである（５０パーセントより多くがデータ「０」である場合、データ「０」は、データ「１」に反転されることになるので）。代替的な実施形態は、正確に５０パーセントであることを必要とせず、約５０パーセント又は任意の割合とすることができる。５０パーセント未満の場合には、チップ動作が最適ではない。
【００１８】
図５を参照すれば、本発明の不揮発性メモリアレイ３００の別の実施形態のブロックレベルの図面が示されている。不揮発性メモリアレイ３００は、図４に示す不揮発性メモリアレイ２００に類似しており、図２に示す不揮発性メモリデバイス５０におけるアレイ６０の代わりに使用することができる。本発明のメモリアレイ３００は、メモリアレイ２００に類似するので、同様の要素には同様の符号が用いられる。
【００１９】
アレイ３００は、複数のサブアレイ６２（ａ−ｄ）を含み、メモリセル１０のような複数のメモリセルは、複数のロー及びカラムに配列される。ローデコーダ６４は、サブアレイ６２ａ、６２ｂ、６２ｃ、及び６２ｄにわたるメモリセル１０の各ローに関連する。センスアンプ７０ａ及び７０ｂは、各サブアレイ、例えばサブアレイ６２ａ内のメモリセル１０の各カラムに関連する。センスアンプ７０から、信号が出力レジスタ７２に供給される。図５に示す実施形態では、各サブアレイ６２は、各ローが２０４８個のメモリセル１０を有する複数のローを有し、先頭の１０２４個のセルが第１のワード（各ワードはプログラムされる１６ビットを有する）に多重化され、次の１０２４個のセルが（プログラムされる）第２のワードに多重化される。したがって、アレイ６０内のメモリセル１０のロー全体は、１２８個のメモリセル１０のユニットを含み、各ユニットが、８個のワード、ワード０−ワード７に多重化され、センスアンプＳＡ０−ＳＡ１２７  ７０に接続される。
【００２０】
アレイ３００は更に、サブアレイ６２（ａ−ｄ）で用いられるメモリセルと同じタイプのメモリセル、すなわちメモリセル１０とすることができるメモリセル（インジケータ・メモリセルと呼ばれる）の複数のアレイ８０（ａ−ｄ）を含む。インジケータ・メモリセルの各アレイ８０は、メモリセルのサブアレイ６２に関連し、関連するサブアレイ６２と関連するセンスアンプ７０との間に位置し、１個のインジケータ・メモリセル１０がサブアレイ６２内のメモリセル１０の関連カラムに関連する。メモリセルのローに関連する各インジケータ・メモリセルに関する前述の説明と同様に、各インジケータ・メモリセル１０は、メモリセルの１つのカラムに関連する必要はなく、任意の数を有するメモリセルのユニットに関連することができる。センスアンプ８２は、インジケータ・メモリセルの各アレイ８０に関連し、このセンスアンプの出力が、センスアンプ７０からレジスタ７２への出力をゲート制御する。
【００２１】
図６を参照すれば、プログラムされるデータをテストしてデータ又はその反転をプログラムするかどうかを判定するための、本発明の方法による回路２１０が示されている。回路２１０は、デジットカウンタ回路２４６と、反転回路２０４と、マルチプレクサＭＵＸ２０２とを備える。デジットカウンタ回路２４６は、ｄａｔａｉｎストリーム内の論理ビット「０」の数をカウントするために使用される。論理ビット「０」の数が特定の所定のデジットの割合、例えば５０％を超える場合には、データは、選択ＭＵＸ２０２及び反転回路２０４を介して反転される。代替的に、例えば、３３％、６６％、５１％などのデジットの割合を用いることができる。ＭＵＸ回路２０２の出力は、メモリセル１０に記憶されるデータである。
【００２２】
図７を参照すれば、センスアンプ７０からレジスタ７２への出力をゲート制御するための、本発明の方法によるｄａｔａ  ｏｕｔ  ｍｕｘ回路２６０が示されている。ｄａｔａ  ｏｕｔ  ｍｕｘ回路２６０は、インジケータ・センスアンプ８２と、センスアンプ７０と、反転回路２６４と、多重回路ＭＵＸ２６２とを備える。インジケータ・センスアンプ８２への入力は、アレイ８０からのインジケータ・メモリセルである。センスアンプ７０への入力は、アレイ６２からのメモリセル１０である。インジケータ・センスアンプ８２の出力に応じて、センスアンプ７０の出力が、ＭＵＸ２６２及び反転回路２６４を介して供給される、又はこれらによって反転される。ＭＵＸ２６２の出力は通常、ＤＯＵＴ（Ｄａｔａ  Ｏｕｔｐｕｔ）回路７２に送られ、これはＩＯＢＵＦ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ  Ｂｕｆｆｅｒ（入出力バッファ））回路に接続されている。
【００２３】
図８を参照すれば、アナログデジット「０」カウンタ（検出）回路３１０が示されている。回路３１０は、複数のイネーブルバイアス回路３２０と、ＰＭＯＳトランジスタ３１６と、ＰＭＯＳトランジスタ３３０と、電流バイアス回路３３２とを含む。イネーブルバイアス回路３２０は、電流バイアス回路ＩＢＩＡＳ３２４と、ＮＭＯＳトランジスタ３２２とを含む。ＮＭＯＳ３２２のゲートへの入力は、反転されたｄａｔａｉｎ  ＩＮ／であり、したがって、ｄａｔａｉｎ  ＩＮ＝「０」の場合には、反転されたｄａｔａｉｎ  ＩＮ／＝「１」が、ＮＭＯＳトランジスタ３２２をイネーブルにする。バイアス回路３２４は、ユニットバイアス電流ＩＢＩＡＳ、例えばＩＢＩＡＳ＝２ｕＡとして実装される。例えば、１６個のｄａｔａｉｎ  ＩＮ＜０−１５＞が存在し、したがって、１６個の回路３２０が存在する。例えば、９個のｄａｔａｉｎ＝「０」（他の７個のｄａｔａｉｎ＝「１」）である場合には、バイアス電流ＩＢＩＡＳ３２４の９個のユニットが、ＰＭＯＳ３１６内にイネーブルにされる。この電流は、ＰＭＯＳトランジスタ３３０内にミラーリングされる。例えば、回路３３２が、Ｍ＝８及びＩＢＩＡＳ＝２ｕＡでのＭ  ｘ  ＩＢＩＡＳを有する。ＰＭＯＳ３３０内の電流は、９  Ｘ  ＩＢＩＡＳであり、回路３３２内の電流は、８ｘ  ＩＢＩＡＳであり、したがって、出力３３４は、ｈｉｇｈ（高）に引き上げられ、デジット「０」の数が、１６のｄａｔａｉｎビットのうち８を上回ることが示される。回路３１０は、全ｄａｔａｉｎビットに対して同時に動作する。
【００２４】
図９を参照すれば、デジタルデジット「０」検出のフローチャートアルゴリズムが示されている。開始段階４１０において、初期化シーケンスは、Ｄｎ＝Ｄ０（例えば６４のうちの最初のｄａｔａｉｎ）、クロックパルスＣＫｎ＝ＣＫ０（最初のクロック）、及びカウントＣｎ＝０に初期化する。次に段階４１２において、ｄａｔａｉｎ  Ｄｎ＝０（デジット「０」）かどうかをチェックし、Ｙ（はい）の場合には、段階４１４に進み、カウントＣｎを１だけ増加し（Ｃｎ＝Ｃｎ＋１）、Ｎ（いいえ）の場合には、段階４１６に進み、カウントＣｎを現在のカウントと同じに維持する。次に段階４１８に進み、クロックパルスを次のクロックパルスＣＫｎ＝ＣＫｎ＋１に増加し、次のｄａｔａｉｎ  Ｄｎ＝Ｄｎ＋１を入力する。次に段階４２０に進み、ｎ＝Ｋ、例えばＫ＝６４であるか否かをチェックし、Ｎｏ（いいえ）の場合には、段階４１２にループバックし、デジット「０」に関するチェックを繰り返す。ｎ＝ＫがＹｅｓ（はい）の場合には、段階４２２に進む。ここで、カウントＣｎ＞Ｍ、例えばＭ＝３３であるか否かをチェックして、ｔｒｕｅ（真）の場合には、「０」を検出してＤＥＴ０＝ｔｒｕｅ（真）＝１とし、ｔｒｕｅでない場合には、ＤＥＴ０＝ｆａｌｓｅ（偽）＝０とする。次は、最終段階４２４の完了シーケンスである。
【００２５】
図１０を参照すれば、デジタルデジット「０」検出回路５００が示されている。回路５００は、ａ−ビットカウンタ５１０と、検出ロジックＤｅｔ−Ｌｏｇｉｃ回路５２０とを含む。ａ−ビットカウンタは、クロックパルスＣＫｎを供給し、検出ロジック５２０は、Ｄｎに関するデジット「０」チェック、Ｃｎ、Ｄｎ、ＣＫｎに関するインクリメント関数、カウントＣｎに関するチェック、初期化（ｉｎｉｔｉａｌｉｚａｔｉｏｎ）、開始（ｓｔａｒｔ）、及び完了（ｄｏｎｅ）関数を提供する。例えば、６４個のｄａｔａｉｎビットＤ＜０：６３＞に関して、３３個のｄａｔａｉｎ＝０が存在する場合には、出力はＤＥＣＴ０  ５２２＝１であり、「０」デジットの数が、６４のうち３２を上回ることが示される。回路５００は、一度に１ビットずつに対して連続的に作動し、例えば、６４個のｄａｔａｉｎビットの場合には、６４クロックパルスで動作する。
【００２６】
図１１、１２、及び１３のプログラミングアルゴリズムは、必要なデータビットに対してのみ作動することにおいて動作上更に最適化するために、上述の発明と組み合わせて使用することができる。
【００２７】
図１１を参照すれば、「０」ｄａｔａｉｎパターンの効率的なプログラミングに関するプログラミングアルゴリズム６００のフローチャートが示されている。この実施形態では、６４個のｄａｔａｉｎビットが存在し（図４及び５では１２８個のｄａｔａｉｎビットが存在）、１６ビットの「０」ｄａｔａｉｎのみを一度にプログラムすることができる（高電圧電荷ポンプは、プログラミングにおいて一度に１６ビットを供給する（電荷ポンプの面積を最小にするため）よう設計されており、例えば、３２ビットをプログラムするには、２つのプログラミングパルスが連続的に動作し、各プログラミングパルスが１６ビットを一度にプログラムすることが必要となることを意味する）。アルゴリズムは、最初のｄａｔａｉｎから開始し、「０」ｄａｔａｉｎデジットの数をカウントし、１６個の「０」デジットに達すると、プログラム（書き込み）動作が実行されてこれらの１６ビットを適切なメモリセル１０内にプログラムするが、このことは、これらのセルのメモリセルの記憶状態を消去状態（「１」）からプログラム状態（「０」）に変更することを意味する。このプログラミングが完了した後、次に、プログラムされる次の１６個の「０」ｄａｔａｉｎデジットが、カウント及び識別される。シーケンスは、全ての６４個のｄａｔａｉｎがプログラミング動作に関して考慮されるまで継続する。
【００２８】
プログラムアルゴリズムシーケンスは、以下のように機能する。選択された全てのメモリセルを消去するための消去動作の後、アルゴリズム６００を用いて、ｄａｔａｉｎをメモリセル１０内にプログラムする。開始段階６０２において、初期化段階は、Ｄｉｎｎ＝Ｄｉｎ０に初期化し、次は、カウントＣ＝０をイネーブルにする段階６０４であり、次は、ＤＩＮｎ＝０であるか否かチェックするための段階６０６であり、ＤＩＮｎを後でプログラム（書き込み）するようにイネーブルにし、カウントＣを１だけインクリメントし（Ｃ＝Ｃ＋１）、ＤＩＮｎ＝１の場合には、後のプログラミング動作に関してＤＩＮｎをディセーブルにし、カウントＣを現在のまま維持する。次は、段階６０８であり、次のｄａｔａｉｎ  ＤＩＮｎ＝ＤＩＮｎ＋１に進み、次は、段階６１０であり、最後のｄａｔａｉｎに達しているか否か、すなわちＤＩＮｎ＝ＤＩＮ６３をチェックする。Ｎｏ（いいえ）の場合には、段階６１２に進み、カウントＣが１６に達しているか否かをチェックし、Ｙｅｓ（はい）の場合には、段階６１４に進み、これらの１６個のイネーブルにされたｄａｔａｉｎ  ＤＩＮｎに対してプログラム動作を実行する。Ｃが１６ではない場合には、段階６０６に戻り、次の「０」ｄａｔａｉｎをイネーブルにするためのチェックを行う。段階６１０において、ＤＩＮｎ＝ＤＩＮ６３の場合には、段階６１６に進み、ここでカウントＣ＜１（プログラムする必要があるメモリセルはない）の場合には、最終段階６６６のＤｏｎｅ（完了）に進み、Ｃ＞＝１の場合には、段階６１８に進み、プログラミングに関してイネーブルにされていたｄａｔａｉｎビットに対するプログラム動作を実行し、次に最終段階６６６のＤｏｎｅ（完了）に進む。
【００２９】
図１２を参照すれば、「０」ｄａｔａｉｎパターンの効率的なプログラミングに関する別のプログラミングアルゴリズム６００のフローチャートが示されている。この実施形態では、「０」デジット検出が、ワード（１６ビット）単位で作動する。プログラム（書き込み）可能な選択されたワードのうちのゼロの数は、この実施形態では一度に１６である。この実施形態では、示した実施例は、４個のワードの場合である。このアルゴリズムは、必要なワードを「０」デジットでプログラムするのみであり、これは、メモリセル記憶状態を消去状態（「１」）からプログラム状態（「０」）に変更することを意味する。この方法は、図１１の方法（ワードではなくビットに対して作用）よりも効率は低いが、より簡単な実施形態を必要とする。
【００３０】
アルゴリズムは、以下のように機能する。最初は開始段階７０２であり、必要なあらゆるパラメータを初期化する。次は段階７０４であり、４個のワードＷ０−３の「０」デジットの数が１より小さい（プログラムする必要があるセルのメモリセルがない）か否かをチェックし、ｙｅｓ（はい）の場合には、最終段階７７７のｄｏｎｅ（完了）に進む（実行される必要があるプログラミング動作がないことを意味する）。ｎｏ（いいえ）の場合には、段階７０６に進み、４個のワードのＷ０−３の「０」デジットの数が１６より小さいかどうかをチェックし、Ｙｅｓ（はい）の場合には、段階７０８に進み、全てのワードをプログラムし（プログラムされるビットの数が、同時にプログラム可能なビット数である１６ビットより小さいので）、その後、最終段階７７７のｄｏｎｅ（完了）に進む。段階７０６において、４個のワードＷ０−３の「０」デジットの数が１６より小さいか否かがＮｏ（いいえ）の場合には、段階７１０に進み、２個のワードのＷ０、Ｗ１の「０」デジットの数が１より小さいか否かをチェックし、それがＮｏ（いいえ）の場合には、段階７１２に進み、２個のワードＷ０、Ｗ１の「０」デジットの数が１６より小さいか否かをチェックし、Ｙｅｓ（はい）の場合には、両方のワードＷ０、Ｗ１を同時にプログラムし、次に段階７２０に進み、Ｎｏ（いいえ）の場合には、個別にＷ０をプログラムしてＷ１をプログラムし（すなわち、一度に１ワードを連続的に）、次に段階７２０に進む。段階７１０において、応答がＹｅｓ（はい）の場合には、段階７２０に進む。段階７２０において、ワードＷ２、Ｗ３の「０」デジットの数が１より小さいか否かをチェックし、Ｙｅｓ（はい）の場合には、最終段階７７７のｄｏｎｅ（完了）に進み、Ｎｏ（いいえ）の場合には、段階７２２に進み、ワードＷ２、Ｗ３の「０」デジットの数が１６より小さいか否かをチェックする。ｙｅｓ（はい）の場合には、段階７２４に進み、両方のワードＷ２、Ｗ３を同時にプログラムし、Ｎｏ（いいえ）の場合には、段階７２６に進み、ワードＷ２、Ｗ３を個別に（連続的に）プログラムし、次に最終段階７７７のｄｏｎｅ（完了）に進む。
【００３１】
図１３を参照すれば、「０」ｄａｔａｉｎパターンの効率的なプログラミングに関する別のプログラミングアルゴリズム６００のフローチャートが示されている。この実施形態では、「０」デジット検出がワード（１６ビット）単位で作動する。プログラム（書き込み）可能な選択されたワードのうちのゼロの数は、この実施形態では一度に１６である。この実施形態では、示した実施例は、４個のワードの場合である。このアルゴリズムは、必要なワードを「０」デジットでプログラムするだけである。この方法は、図１２の方法よりも効率的であるが、より網羅的なワード組み合わせをチェックするには、より複雑な実施形態が必要である。
【００３２】
アルゴリズムは、以下のように機能する。最初は開始段階８０２であり、必要なあらゆるパラメータを初期化する。次は段階８０４であり、４個のワードＷ０−３のｄａｔａｉｎ内の「０」デジットの数が１６より小さいか否かをチェックする。Ｙｅｓ（はい）の場合には、段階８０６に進み、全てのワードを同時にプログラムし、その後、最終段階８８８のｄｏｎｅ（完了）に進む。ｎｏ（いいえ）の場合には、段階８１０に進み、ワードＷ０、Ｗ１の「０」デジットの数が１６より小さいか否かをチェックする。Ｙｅｓ（はい）の場合には、段階８１２に進み、両方のワードＷ０、Ｗ１を同時にプログラムする。段階８１２の後に、段階８１４に進み、ワードＷ２、Ｗ３の「０」デジットの数が１６より小さいか否かをチェックする。ｙｅｓ（はい）の場合には、段階８１６に進み、両方のワードＷ２、Ｗ３を同時にプログラムして、次に最終段階８８８のｄｏｎｅ（完了）に進む。段階８１４において、応答がＮｏ（いいえ）の場合には、段階８１８に進み、個別に（連続的に）Ｗ２をプログラムしてＷ３をプログラムし、次に最終段階８８８のｄｏｎｅ（完了）に進む。同様に、４個のワードの残りの網羅的な組み合わせに関する段階８２０−８２８、段階８３０−８３８、段階８４０−８４８、段階８５０−８５８、段階８６０−８６８は、段階８１０−８１８に類似している。段階８７０は、各ワードＷ０、Ｗ１、Ｗ２、Ｗ３を個別にプログラムし、次に最終段階８８８のｄｏｎｅ（完了）に進む。
【００３３】
図１２及び１３の上記の４個のワードのｄａｔａｉｎ（６４個のｄａｔａｉｎビット）に関するアレイ・アーキテクチャは、図４及び５それぞれのサブアレイ６２ａ及び６２ｂのみから構成される（サブアレイ６２ｃ及び６２ｄがない）アレイ２００又はアレイ３００に類似している。
【００３４】
複数のサブアレイ（６２ａ−ｄ）から構成されるメモリアレイに関して、選択された（イネーブルにされた）ワードがプログラムされる場合、これらのワードに関連するサブアレイがイネーブルにされ（プログラミングバイアス、プログラミング高電圧、及び回路がアレイメモリセル１０内に入るようにイネーブルにされる）、選択されていない（ディセーブルにされた）ワードに関連するサブアレイがディセーブルにされ（プログラミングバイアス、プログラミング高電圧、及び回路がアレイメモリセル１０内に導入されないようにディセーブルにされる）、選択されていないサブアレイでのディスターブによる任意のプログラミング高電圧及びバイアスを最小にする。
【００３５】
上記で説明した本発明において、インジケータビット及び動作アルゴリズムは、プログラミングデータパターンに関連付けられる。ｄａｔａｉｎ「０」は、プログラムされた状態に関連する。データ「１」は、ｄａｔａｉｎを反転しｄａｔａ  ｏｕｔを反転することによって、プログラムされた状態に関連付けることができる。代替的な実施形態は、インジケータビット及び動作アルゴリズムを、消去動作に関して最適化できる技術に関する消去データパターンに関連付けることができる。
【００３６】
別の実施形態では、インジケータビット及び動作アルゴリズムを、持続時間（動作寿命に関する消去／プログラムサイクルの数）、及びデータ保持（動作寿命、例えば１０年間、データを永続的に保持する能力）に関して最適化できる技術に関するデータパターンに関連付け、例えば、持続時間及びデータ保持が、最良の持続時間及びデータ保持性能に関して「１」の状態を選択する場合には、メモリ内に記憶されるデータパターンは、動作アルゴリズムによって処理された後に、より多くのデータが「１」の状態となる。別の実施形態は、インジケータビット及び動作アルゴリズムを、ディスターブに関して最適化できる（消去又はプログラミング動作において選択されていないセルのデータ状態における変化が少ないことを意味する）技術に関するデータパターンに関連付けることができ、この場合、特定のデータパターンのディスターブの傾向が低い。
【００３７】
別の実施形態は、インジケータビット及び動作アルゴリズムを、全体的な最適なビット誤り率（ＢＥＲ）に関して最適化できる（消去、プログラミング、又は読み出し動作においてメモリセルのデータ状態における変化が少ないことを意味する）技術及び／又は設計に関するデータパターンに関連付けることができる。これは、技術の特性化、並びに動作寿命にわたる動作モードの製品設計、及びメモリセルに記憶されるのに最も適合したデータパターン（例えば、ほとんど「１」又はほとんど「０」のデータパターン）に関するアルゴリズムを見出すためのユーザアプリケーションの製品設計に関係する。
【００３８】
別の実施形態は、インジケータビット及び動作アルゴリズムを、読み出し電力消費量に関して最適化される（例えば、「０」状態では、メモリセル電流が存在しないので、メモリに記憶されるデータパターンは、メモリセル１０に関するアルゴリズムによって処理された後に、より多くのデータが「０」の状態になるが、これは、メモリセル１０からの電力消費量がないことを意味する）技術に関するデータパターンに関連付けることができる。別の実施形態は、インジケータビット及び動作アルゴリズムを、ユーザの使用に応じた電力プロファイルに従って、全動作モード（例えば、読み出し、プログラム、消去）の総電力消費量に関して最適化される技術及び設計に関するデータパターンに関連付けることができる。
【００３９】
上記から分かるように、本発明は、プログラミング電流を供給するのに電荷ポンプを必要とする任意の不揮発性メモリデバイスに適用することができる。したがって、本発明は、プログラミング中に浮遊ゲートに電荷を蓄積するための電荷ポンプを用いて電荷を蓄積するための浮遊ゲートを備える不揮発性メモリデバイスに適用可能であり、図１に示したタイプのメモリセル１０に限定されない。更に、本発明は、電荷ポンプを用いて電荷を蓄積して、プログラミング中に電荷トラップ層に電荷を蓄積するための電荷トラップ層を備えるメモリデバイスに適用することができる。
【符号の説明】
【００４０】
６２ａ  アレイ
６２ｂ  アレイ
６２ｃ  アレイ
６２ｄ  アレイ
６４  ローデコーダ（ＸＤＥＣ）
７０ａ  センスアンプ
７０ｂ  センスアンプ
７２ａ  出力レジスタ
７２ｈ  出力レジスタ
８０  インジケータ・アレイ
８２  インジケータ・センスアンプ
２００  不揮発性メモリアレイ
【図１】
2015500546.tif 000003
【図２】
2015500546.tif 000004
【図３】
2015500546.tif 000005
【図４】
2015500546.tif 000006
【図５】
2015500546.tif 000007
【図６】
2015500546.tif 000008
【図７】
2015500546.tif 000009
【図８】
2015500546.tif 000010
【図９】
2015500546.tif 000011
【図１０】
2015500546.tif 000012
【図１１】
2015500546.tif 000013
【図１２】
2015500546.tif 000014
【図１３】
2015500546.tif 000015
【手続補正書】
【提出日】平成26年8月6日(2014.8.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
プログラミング電流を供給するための電荷ポンプと、
各ユニットが複数のメモリセルを含む複数のユニットに分割され、各メモリセルが前記プログラミング電流によってプログラムされる不揮発性メモリセルアレイと、
前記不揮発性メモリセルの各ユニットに関連するインジケータ・メモリセルと、
クロックパルス発生器を含み、プログラムされるビットを「０」ビットに関して連続的にチェックするように構成された、デジタル「０」ビット検出器を備え、プログラムされる各ユニットの前記メモリセル数をカウントするためのカウンタ回路と、
前記カウンタ回路の出力が、各ユニットの前記メモリセルの特定の割合又はそれ以下がプログラムされることになることを示す場合には、前記プログラミング電流を用いて各ユニットの前記メモリセルをプログラムし、前記カウンタ回路の前記出力が、各ユニットの前記メモリセルの前記特定の割合よりも多くがプログラムされることになることを示す場合には、前記プログラミング電流を用いて、各ユニットの前記メモリセル及び各ユニットに関連する前記インジケータ・メモリセルの反転をプログラムするためのプログラミング回路と、
を備える不揮発性メモリデバイス。
【請求項２】
前記不揮発性メモリセルの状態を検知するために、１つがユニットの各不揮発性メモリセルに接続された複数のセンスアンプと、
前記検知されたユニットに関連する前記インジケータ・メモリセルの状態を検知するために、前記インジケータ・メモリセルに接続されたインジケータ・センスアンプと、
前記インジケータ・センスアンプが、前記インジケータ・メモリセルの状態が特定の１つの状態にあることを検知した場合には、前記複数のセンスアンプの状態を出力し、前記インジケータ・センスアンプが、前記インジケータ・メモリセルの状態が別の状態にあることを検知した場合には、前記複数のセンスアンプの反転状態を出力するための論理回路と、
を更に備える、請求項１に記載のメモリデバイス。
【請求項３】
前記不揮発性メモリセルアレイは、複数のロー及びカラムに配列され、インジケータ・メモリセルアレイは、前記不揮発性メモリセルアレイにロー方向で隣接して位置し、１つのインジケータ・メモリセルが前記同じロー内の複数のメモリセルに関連する、請求項１に記載のメモリデバイス。
【請求項４】
前記不揮発性メモリセルアレイは、複数のロー及びカラムに配列され、インジケータ・メモリセルアレイは、前記不揮発性メモリセルアレイにカラム方向で隣接して位置し、１つのインジケータ・メモリセルが前記同じカラム内の複数のメモリセルに関連する、請求項１に記載のメモリデバイス。
【請求項５】
前記メモリセルの各々は、
平面を有する第１の導電型の半導体基板と、
前記平面上の第２の導電型の第１の領域と、
前記第１の領域から間隔を置いて配置され、チャネル領域が該間隔に含まれている、前記平面上の前記第２の導電型の第２の領域と、
前記チャネル領域の第１の部分から間隔を置いて配置された浮遊ゲートと、
前記浮遊ゲートの一方の側面で前記浮遊ゲートに隣接し、前記浮遊ゲートから絶縁されており、更に前記チャネル領域の第２の部分から間隔を置いて配置されているワード線と、
前記浮遊ゲートの他方の側面で前記浮遊ゲートに隣接し、前記浮遊ゲートから絶縁されており、更に前記第２の領域から間隔を置いて配置されている消去ゲートと、
前記浮遊ゲートから間隔を置いて配置され、前記ワード線と前記消去ゲートとの間に存在しており、更にそれらから絶縁された前記浮遊ゲート上のカップリングゲートと、
を備える、請求項１に記載のメモリデバイス。
【請求項６】
前記特定の割合は５０パーセントである、請求項１に記載のメモリデバイス。
【請求項７】
デジタル「０」ビット検出器を更に備える、請求項１に記載のメモリデバイス。
【請求項８】
プログラミング電流を供給するための電荷ポンプと、
各ユニットが複数のメモリセルを含む複数のユニットに分割され、各メモリセルが前記プログラミング電流によってプログラムされる不揮発性メモリセルアレイと、
前記不揮発性メモリセルの各ユニットに関連するインジケータ・メモリセルと、
各ユニットの前記メモリセルの特定の割合又はそれ以下がプログラムされることになる場合には、前記プログラミング電流を用いて各ユニットの前記メモリセルをプログラムし、各ユニットの前記メモリセルの前記特定の割合よりも多くがプログラムされることになる場合には、前記プログラミング電流を用いて、各ユニットの前記メモリセル及び各ユニットに関連する前記インジケータ・メモリセルの反転をプログラムするためのプログラミング回路と、
クロックパルス発生器を含み、連続的にクロック制御されたデジタル「０」ビット検出に基づく、デジタル「０」ビット検出器と、
を備える不揮発性メモリデバイス。
【請求項９】
アナログ「０」ビット検出器を更に備える、請求項１に記載のメモリデバイス。
【請求項１０】
前記アナログ「０」ビット検出器は、電流バイアスのユニットに基づいて検出する、請求項９に記載のメモリデバイス。
【請求項１１】
前記電流バイアスは、マイクロアンペアである、請求項１０に記載のメモリデバイス。
【請求項１２】
前記メモリアレイは更に、複数のメモリサブアレイを含む、請求項１に記載のメモリデバイス。
【請求項１３】
プログラミングに関するメモリセルを有さない各サブアレイは、プログラミングバイアスをディセーブルにする、請求項１２に記載のメモリデバイス。
【請求項１４】
不揮発性メモリデバイスをプログラミングする方法であって、
前記メモリデバイスは、各メモリユニットが、複数のメモリセルを有し関連するインジケータ・メモリセルを含む、複数のメモリユニットを備え、前記ユニットの複数のメモリセル及び前記関連するインジケータ・メモリセルは、電荷ポンプからのプログラミング電流によってプログラムされ、
前記方法は、
プログラムされる前記ビットを「０」ビットに関して連続的にチェックすることによって、前記ユニット内のメモリセルの特定の割合又はそれ以下が前記プログラミング電流によってプログラムされることになるか否かを、クロックパルス発生器を含むデジタル「０」ビット検出器を備えたカウンタ回路を用いて判定する段階と、
プログラムされる場合には、前記プログラミング電流によって前記メモリセルをプログラムする段階と、
プログラムされない場合には、前記メモリセル及び前記関連するインジケータ・メモリセルの反転を前記プログラミング電流によってプログラムする段階と、
を含む方法。
【請求項１５】
同じユニットからの前記メモリセルの各々の状態を検知する段階と、
同じユニットに関連する前記インジケータ・メモリセルの状態を検知する段階と、
前記関連するインジケータ・メモリセルが特定の１つの状態にある場合には、前記同じユニットからのメモリセルの各々の状態を出力する段階と、
前記関連するメモリセルが別の状態にある場合には、前記同じユニットからのメモリセルの各々の反転状態を出力する段階と、
を更に含む、請求項１４に記載の方法。
【請求項１６】
前記特定の割合は、約５０パーセントである、請求項１４に記載の方法。
【請求項１７】
インジケータ・メモリセルは、複数の基本メモリセルを含む、請求項１４に記載の方法。
【請求項１８】
インジケータ・メモリは、ローデコーダに隣接する、請求項１４に記載の方法。
【請求項１９】
不揮発性メモリデバイスをプログラミングする方法であって、
前記メモリデバイスは、各メモリユニットが複数のメモリセルを有する複数のメモリユニットを含み、前記ユニットの複数のメモリセルは、高電圧電荷ポンプからのプログラミング電流によってプログラムされ、
前記方法は、
前記高電圧電荷ポンプによって消去状態からプログラム状態に記憶状態が変化することになる前記ユニット内のメモリセルの数が、所定の数に達しているか否かを、クロックパルス発生器を含むデジタル「０」ビット検出器を備えたカウンタ回路を用いて、ユニット内のメモリセルの最初から最後まで連続的に判定する段階と、
前記所定の数に達している場合には、前記判定された数の前記メモリセルを前記高電圧電荷ポンプによってプログラムする段階と、
前記所定の数に達しない場合には、前記ユニット内の全てのメモリセルをプログラムするか又はプログラムしないかが判定されるまで、プログラムされる前記ユニット内のメモリセル数の残りを判定することを継続する段階と、
を含む方法。
【請求項２０】
前記判定する段階は、ビット単位に基づく、請求項１９に記載の方法。
【請求項２１】
前記判定する段階は、ワード単位に基づく、請求項１９に記載の方法。
【請求項２２】
各メモリユニットは更に、関連するインジケータ・メモリセルを含む、請求項１９に記載の方法。
【請求項２３】
プログラミングに関して判断された前記メモリセルは、ｄａｔａｉｎビット「０」に対応する、請求項１９に記載の方法。
【国際調査報告】
2015500546.tif 000016