(57)【要約】【課題】調整可能な範囲および分解能のバイアス電圧を発生することのできるバイアス発生器を提供する。【解決手段】本発明の一実施態様によるメタル・プログラマブル（ＭＰ）バイアス発生器１００は、バイアス発生器内にＭＰトランジスタを含む。ＭＰトランジスタは、ＭＰプルアップ・トランジスタ１４０およびＭＰプルダウン・トランジスタ１４０’の一方または両方を含む。バイアス発生器を修正する方法４００は、メタル・プログラミングされたトランジスタの各オン状態抵抗が、バイアス発生器回路の実効オン状態抵抗と組み合わされるように、ＭＰプルアップ・トランジスタおよびＭＰプルダウン・トランジスタの一方または両方をメタル・プログラミングすることを含む。組み合わされたオン状態抵抗は、バイアス電圧出力信号の一組の利用可能な大きさの範囲および分解能の一方または両方を変更する。【選択図】図１
2005011507.tif 000002
【特許請求の範囲】
【請求項１】
スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）をテストするためのバイアス発生器であって、
メタル・プログラミングが施されると、前記バイアス発生器の出力におけるバイアス電圧出力信号の１組の利用可能な大きさを調整するメタル・プログラマブル・トランジスタを備えているバイアス発生器。
【請求項２】
前記メタル・プログラマブル・トランジスタが、メタル・プログラマブル・プルアップ・トランジスタおよびメタル・プログラマブル・プルダウン・トランジスタの一方または両方を含み、メタル・プログラミングが施されると、前記メタル・プログラマブル・トランジスタが、前記１組の利用可能な大きさの範囲および分解能の一方または両方を変更する、請求項１に記載のバイアス発生器。
【請求項３】
第１の供給電圧と前記バイアス発生器出力との間に接続されたプルアップ・トランジスタ・アレイと、
前記バイアス発生器出力と第２の供給電圧との間に接続されたプルダウン・トランジスタと、
モード選択入力と前記プルダウン・トランジスタのゲートとの間に接続されたゲート・バイアス回路と、
をさらに備え、
前記メタル・プログラマブル・トランジスタが、前記プルアップ・トランジスタ・アレイおよび前記プルダウン・トランジスタの一方または両方と、直列及び並列の一方または両方をなすように接続可能である、請求項１または２に記載のバイアス発生器。
【請求項４】
前記メタル・プログラマブル・プルアップ・トランジスタおよび前記メタル・プログラマブル・プルダウン・トランジスタのそれぞれが、一方または両方にメタル・プログラミングが施されると、前記プルアップ・トランジスタ・アレイの実効オン状態抵抗および前記プルダウン・トランジスタのオン状態抵抗と組み合わされて、前記１組の利用可能な大きさを調整する、それぞれのオン状態抵抗を備えている、請求項１乃至３のいずれか１項に記載のバイアス発生器。
【請求項５】
前記プルアップ・アレイ・トランジスタが、オン状態の場合に、前記バイアス電圧出力信号をプルアップする働きをするｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタであり、
前記前記プルダウン・トランジスタが、オン状態の場合に、前記バイアス電圧出力信号を前記第２の供給電圧にプルダウンする働きをするｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタであり、前記第２の供給電圧は、前記第１の供給電圧より低く、前記第２の供給電圧は、随意選択でゼロ・ボルトまたはグランド電圧である、
請求項１乃至４のいずれか１項に記載のバイアス発生器。
【請求項６】
前記プルアップ・アレイ・トランジスタのそれぞれが、個別に選択しかつ個別に起動することが可能であり、前記プルアップ・アレイ・トランジスタの特定の選択及び起動によって、前記バイアス電圧出力信号の前記１組の利用可能な大きさから特定の大きさが選択されるようになっており、
前記バイアス電圧の前記特定の大きさが、前記プルアップ・トランジスタ・アレイのうちの１つ以上のトランジスタを起動する、組Ｓｅｌiをなす選択入力の１つ以上をアサートすることによって選択される、
請求項１乃至５のいずれか１項に記載のバイアス発生器。
【請求項７】
前記バイアス電圧出力信号が、前記ＳＲＡＭに関してあらかじめ決められたターゲット大きさになるように、前記ＳＲＡＭにおける書き込みドライバの弱書き込みプルダウン・トランジスタのゲートにバイアスをかける、請求項１乃至６のいずれか１項に記載のバイアス発生器。
【請求項８】
前記ＳＲＡＭのテストが、前記ＳＲＡＭの弱書き込みテスト・モード（ＷＷＴＭ）テストである、請求項１乃至７のいずれか１項に記載のバイアス発生器。
【請求項９】
前記モード選択入力によって、弱書き込みテスト・モード（ＷＷＴＭ）と前記バイアス発生器のデフォルト動作モードとの間における選択が制御され、１組の選択入力Ｓｅｌiによって、前記ＷＷＴＭにおける前記バイアス電圧出力信号の前記１組の利用可能な大きさが選択され、前記バイアス電圧出力信号は、前記デフォルトモードの場合、前記バイアス発生器の出力において論理高レベルであり、
前記プルアップ・アレイ・トランジスタの接続が、各アレイ・トランジスタのソースが前記第１の供給電圧に接続され、各アレイ・トランジスタのドレインが前記バイアス発生器の出力に接続され、最後のアレイ・トランジスタのゲートを除く各アレイ・トランジスタのゲートが前記１組の選択入力Ｓｅｌiの異なる選択入力に接続され、前記最後のアレイ・トランジスタのゲートが前記モード選択入力に接続されるようになされる、
請求項１乃至８のいずれか１項に記載のバイアス発生器。
【請求項１０】
ソースが前記プルアップ・トランジスタ・アレイのドレインに接続され、ドレインが前記バイアス発生器の出力に接続され、ゲートが反転モード選択入力に接続された第１のトランジスタと、
ソースが前記第２の供給電圧に接続され、ドレインが前記バイアス発生器の出力に接続され、ゲートが前記反転モード選択入力に接続された第２のトランジスタと、
をさらに備え、
前記モード選択入力および前記反転モード選択入力によって、弱書き込みテスト・モード（ＷＷＴＭ）と前記バイアス発生器のデフォルト動作モードとの間における選択が制御され、１組の選択入力Ｓｅｌiによって、前記ＷＷＴＭにおける前記バイアス電圧出力信号の前記１組の利用可能な大きさが選択され、前記バイアス電圧出力信号が、前記デフォルトモードの場合、前記バイアス発生器の出力において論理低レベルであり、
前記プルアップ・アレイ・トランジスタの接続が、各アレイ・トランジスタのソースが前記第１の供給電圧に接続され、各アレイ・トランジスタのドレインが前記第１のトランジスタのソースに接続され、各アレイ・トランジスタのゲートが前記１組の選択入力Ｓｅｌiの異なる選択入力に接続されるようになされる、
請求項１乃至８のいずれか１項に記載のバイアス発生器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路（ＩＣ）に関するものである。とりわけ、本発明は、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）に用いられる組み込みセルフ・テスト（ＢＩＳＴ）に関するものである。
【背景技術】
【０００２】
ＳＲＡＭアレイに対して実施される典型的なテストの中には、メモリ・セルのデータ保存障害（ＤＲＦ）及びメモリ・セルの安定性障害に関するテストがある。特に、ＤＲＦ及び安定性障害は、製造材料及びプロセスの変化によって生じる場合が多い。従来、ＤＲＦ及び安定性障害テストは、主として機能的性質のものであった。すなわち、ＳＲＡＭの機能試験を行う、読み取り／書き込みアルゴリズムが開発されている。読み取り／書き込みアルゴリズムは、従って、ＩＣ外部のメモリ・テスト・システムによって実行される。機能テストの結果から、ＳＲＡＭにおける個別メモリ・セルのＤＲＦ及び安定性障害を推論しようとする試みがなされている。
【０００３】
最近になって、機能テストから障害を推論する代わりに、こうした障害について直接テストする、いくつかのテスト技法が開発された。さらに、これらのテスト技法の一部は、組み込みセルフ・テスト（ＢＩＳＴ）として実施するのに適しているので、外部メモリ・テスト・システムを利用したＤＲＦ及び安定性障害のテストに関連するコスト及び時間が節減されるか、または、有効に排除される。弱書き込みテスト・モード（ＷＷＴＭ）として知られるこうした技法の１つが、Ｂａｎｉｋその他による米国特許第５，５５９，７４５号に開示されている。
【０００４】
ＷＷＴＭでＳＲＡＭをテストする場合、「弱」書き込み値または信号を用いて、メモリ・セルに記憶されているデータ値に上書きする試みがなされる。弱書き込み信号は、メモリ・セルが不安定か、または、欠陥を有する場合にしか、メモリ・セルの記憶値に上書きすることができない。従って、弱書き込みテストが成功すると、メモリ・セルに欠陥があることを表わしている。弱書き込みテストが失敗すると、少なくとも安定性及びＤＲＦに関して、メモリ・セルが正常であることを表わしている。
【０００５】
Ｗｅｉｓｓその他の米国特許第６，１９２，００１Ｂ１号は、ＳＲＡＭの既存の従来の列に関連した書き込みドライバに弱書き込みドライバ機能を組み込むＷＷＴＭアプローチを開示している。Ｗｅｉｓｓその他によれば、Ｂａｎｉｋその他による列当たり６つのトランジスタに対して、各組をなす列の各従来の書き込みドライバ毎に２つの追加トランジスタが追加されるだけである。１組の列は、ＳＲＡＭに列多重化が用いられているか否かによって決まる、１つ以上の列である。すなわち、ＷＷＴＭの場合には、書き込みドライバの出力信号のレベルを修正する、第１のトランジスタすなわち弱書き込みプルダウン・トランジスタが追加され、ＷＷＴＭでない場合には、第１のトランジスタを事実上バイパスすることによって、書き込みドライバによって通常の出力信号すなわち強書き込み出力信号が生じるのを促進する、第２のトランジスタすなわちバイパス・プルダウン・トランジスタが追加される。
【０００６】
あいにく、Ｗｅｉｓｓその他の弱書き込みプルダウン・トランジスタのサイジングによって、ＩＣ製造においていくつかの実施上の問題が生じる。すなわち、弱書き込みプルダウン・トランジスタは、ＷＷＴＭ書き込みドライバ出力信号によって、ＳＲＡＭのメモリ・セルの適切な機能試験が行われ、欠陥のあるメモリ・セルの信頼できる検出が可能になるという保証が得られるようにするのに十分なほど、大きいか、または、強力でなければならない。同時に、弱書き込みプルダウン・トランジスタは、ＷＷＴＭ書き込みドライバ出力信号によって、正常なメモリ・セルのデータに上書きができず、欠陥の誤った検出が生じないほどに、十分に小さいか、または、弱くなければならない。
【０００７】
実際問題として、弱書き込みプルダウン・トランジスタのサイジングは、ある特定の製造ラインの変動要素及び許容差及び／またはこうした変動要素及び許容差を考慮した設計シミュレーションの不備に影響されやすい。従って、適正なサイズの弱書き込みプルダウン・トランジスタを得るには、多くのメモリ設計及びプロトタイプ作成を反復することが必要になる。さらに、ＩＣ設計の変更、及び／または、製造プロセス／ラインの変更または修正毎に、一般には、繰り返し設計プロセスを反復しなければならない。
【０００８】
【特許文献１】米国特許第５，５５９，７４５号明細書
【特許文献２】米国特許第６，１９２，００１  Ｂ１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従って、本発明の目的は、ＳＲＡＭのＷＷＴＭテストに用いられる、修正可能な範囲または限界のプログラマブル・バイアス電圧が得られるＷＷＴＭを実現することにある。本発明のもう１つの目的は、それ以上の選択入力数の増加を必要とせずに、プログラマブル・バイアス電圧の分解能を高める方法を提供することにある。すなわち、本発明の目的は、プログラマブル・バイアス電圧のこうした修正可能な範囲及び分解能の向上によって、ＳＲＡＭのＷＷＴＭテスト分野における長年にわたる切実な要求に対処することにある。
【課題を解決するための手段】
【００１０】
本発明によれば、プログラマブル・バイアス発生器によって発生するバイアス電圧出力信号の範囲の修正またはシフト及び／または分解能の調整が容易になる。すなわち、回路の製造中に、メタル・プログラミングを用いて、バイアス発生器に対して１つ以上のトランジスタが選択的に追加される。メタル・プログラミングによるトランジスタの選択的追加によって、範囲修正及び／または分解能調整が実現される。範囲修正及び／または分解能調整が施されたプログラマブル・バイアス電圧を用いて、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）のテストが実施される。
【００１１】
本発明の態様の１つによれば、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）をテストするためのメタル・プログラマブル・バイアス発生器が得られる。バイアス発生器には、メタル・プログラミングを用いたバイアス発生器の出力における、バイアス電圧出力信号の１組の利用可能な大きさを調整するための手段が含まれている。実施態様の中には、調整手段が、バイアス発生器にメタル・プログラマブル・トランジスタを含むものがある。このメタル・プログラマブル・トランジスタには、バイアス発生器の回路構成に対してメタル・プログラミングが施されると、１組の利用可能な大きさの範囲と分解能の一方または両方を変化させる、メタル・プログラマブル・プルアップ・トランジスタとメタル・プログラマブル・プルダウン・トランジスタの一方または両方が含まれている。
【００１２】
本発明のもう１つの態様によれば、プログラマブル・バイアス発生器のバイアス電圧の１組の利用可能な大きさを修正する（modify）方法が得られる。この修正方法には、バイアス発生器にメタル・プログラマブル・トランジスタを設けるステップと、メタル・プログラマブル・トランジスタにメタル・プログラミングを施して、トランジスタをバイアス発生器の回路に接続するステップが含まれている。メタル・プログラミングを施されたトランジスタの対応するオン状態抵抗と回路の実効オン状態抵抗を組み合わせて、１組の利用可能な大きさに修正が加えられる。
【００１３】
本発明の実施態様のいくつかには、上述の特徴以外の、及び、それに代わる他の特徴を備えるものもある。本発明の以上の及びその他の特徴及び利点については、添付の図面に関連して後述する。
【発明を実施するための最良の形態】
【００１４】
本発明のさまざまな特徴及び利点については、同様の参照番号が同様の構成要素を表わしている、添付の図面に関連してなされる下記の詳細な説明を参照することによってより容易に理解することが可能である。
【００１５】
「Ｐｒｏｇｒａｍｍａｂｌｅ  Ｗｅａｋ  Ｗｒｉｔｅ  Ｔｅｓｔ  Ｍｏｄｅ（ＰＷＷＴＭ）  Ｂｉａｓ  Ｇｅｎｅｒａｔｉｏｎ  Ｈａｖｉｎｇ  Ｌｏｇｉｃ  Ｈｉｇｈ  Ｏｕｔｐｕｔ  Ｄｅｆａｕｌｔ  Ｍｏｄｅ」と題する、Ｗｕｕ、Ｓｔａｃｋｈｏｕｓｅ、及び、Ｗｅｉｓｓ（Ｗｕｕその他）の同時係属の特許出願（代理人整理番号第２００２０７０８４−１号）が、本出願と同時に提出されており、参考までに、本明細書においてそっくりそのまま援用されている。この同時係属出願には、ＰＷＷＴＭバイアス発生器及びＷＷＴＭ可能ＳＲＡＭシステムと、ＰＷＷＴＭバイアス発生器を利用する方法の記載がある。同時係属出願のＰＷＷＴＭバイアス発生器は、ＳＲＡＭの書き込みドライバの弱書き込みプルダウン・トランジスタのサイジング感応性に関連した、上述のＷｅｉｓｓその他の組み込み弱書き込みテスト・モード（ＷＷＴＭ）アプローチの実施上の欠点に対処する。すなわち、同時係属出願のＰＷＷＴＭバイアス発生器によれば、弱書き込みプルダウン・トランジスタを駆動するためのプログラマブル・バイアス電圧が得られる。プログラマブル・バイアス電圧によって、弱書き込みプルダウン・トランジスタの性能における製造に関連したばらつきを補償する、弱書き込みプルダウン・トランジスタの強度の調整または調節が容易になる。
【００１６】
本発明によれば、プログラマブル弱書き込みテスト・モード（ＰＷＷＴＭ）・バイアス発生器によって生じるバイアス電圧出力信号の範囲シフトまたは修正及び／または分解能調整が容易になる。本発明では、回路製造中に、メタル・プログラミングを用いて、ＰＷＷＴＭバイアス発生器にトランジスタを選択的に追加する。メタル・プログラミングを用いて、トランジスタを選択的に追加することによって、範囲修正及び／または分解能調整が実現される。修正された範囲及び／または調整可能な分解能を有するプログラマブル・バイアス電圧を用いて、ＳＲＡＭのＷＷＴＭが実施される。
【００１７】
図１には、本発明の実施態様の１つによるメタル・プログラマブル弱書き込みテスト・モード（ＭＰＷＷＴＭ）バイアス発生器１００のブロック図が例示されている。すなわち、ＭＰＷＷＴＭバイアス発生器１００は、出力信号として、出力１０２からバイアス電圧Ｖbiasを送り出す。バイアス電圧Ｖbiasの大きさは、１組の利用可能な大きさから選択可能である。本発明によれば、メタル・プログラミングを用いて、１組の利用可能な大きさを修正または調整することが可能になる。例えば、メタル・プログラミングによって、１組の利用可能な大きさの範囲をシフトすることが可能である。さらに、または、代わりに、メタル・プログラミングによって、その１組内における大きさの分解能または大きさ間の差を調整することも可能である。メタル・プログラミングを利用して、１組の利用可能な大きさを修正することによって、ＭＰＷＷＴＭバイアス発生器１００が、ＭＰＷＷＴＭバイアス発生器１００の再設計を必要とすることなく、関連のＷＷＴＭを備えたＳＲＡＭについて、特定のまたは所望の（できれば「最適の」）ターゲット・バイアス電圧を実現する確率を高めることも可能である。
【００１８】
本明細書において用いられる限りにおいて、「メタル・プログラミング」は、回路製作中に、集積回路（ＩＣ）の最終または「上部」相互接続層が望ましい、相互接続層の経路パターンを変更することによって、ＩＣの接続を形成及び／または除去することを表わしている。メタル・プログラミングを利用して、接続が形成及び／または除去される最終相互接続層は、制限するわけではないが、ＩＣのアルミニウム層のような金属層とすることが可能である。あるいはまた、最終相互接続層は、導電性ポリシリコンまたは同等の導電性材料を用いて、ＩＣ内に相互接続を施すことが可能である。メタル・プログラミングによれば、実施可能な変更は、一般に、ＩＣの設計中にあらかじめ計画されるか、または、予測されるので、「ターンアラウンド」の迅速な経路または相互接続の変更が可能になる。経路パターンの変更によって、ＩＣの性能または機能に影響が及ぶ限りにおいて、この変更によって、事実上、ＩＣにプログラミングが施されるということになる。「マスク・プログラミング」と呼ばれる場合もある、メタル・プログラミングは、当該技術者に良く知られたものである。例えば、メタル・プログラミングは、読み取り専用メモリ（ＲＯＭ）ＩＣのプログラミング、並びに、ある特定用途向け集積回路（ＡＳＩＣ）及び関連ＩＣ実施例における特定の機能構成の選択に用いられる場合が多い。
【００１９】
ＭＰＷＷＴＭバイアス発生器１００には、一般に、ｐ型またはｐチャネル金属酸化膜半導体（ＰＭＯＳ）トランジスタである、アレイ・トランジスタによるプルアップ・アレイ１１０、一般に、ｎ型またはｎチャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタである、プルダウン・トランジスタ１２０、及び、ゲート・バイアス回路１３０が含まれている。プルアップ・トランジスタ・アレイ１１０は、供給電圧ＶDDとＭＰＷＷＴＭバイアス発生器１００の出力１０２との間に接続されている。プルアップ・トランジスタ・アレイ１１０は、１組の選択入力Ｓｅｌiを備えている。１組の選択入力Ｓｅｌiは、プルアップ・アレイ１１０のアレイ・トランジスタに接続されており、選択入力Ｓｅｌiの１つ以上をアサートすることによって、アレイ・トランジスタの１つ以上を起動する、すなわち、「オンにする」ことが可能になる。
【００２０】
プルダウン・トランジスタ１２０は、出力１０２と、一般には、ＭＰＷＷＴＭバイアス発生器１００のグランド電圧ＶSSである、第２の供給電圧ＶSSとの間に接続されている。すなわち、プルダウン・トランジスタ１２０のソースは、出力１０２に接続され、プルダウン・トランジスタ１２０のドレインは、第２の供給電圧ＶSSに接続されている。ゲート・バイアス回路１３０の出力は、プルダウン・トランジスタ１２０のゲートに接続されている。
【００２１】
ゲート・バイアス回路１３０によって、ゲート・バイアス電圧Ｖgが生じ、プルダウン・トランジスタ１２０のバイアス・ゲートに加えられて、トランジスタ１２０を活性化させる、すなわち、「オンにする」（オン状態にする）か、または、不活性化させる、すなわち、「オフにする」（オフ状態にする）。ゲート電圧Ｖgの値は、ＭＰＷＷＴＭバイアス発生器１００に対するモード選択ＭＳ入力によって決まる。モード選択ＭＳ入力は、ＷＷＴＭとＷＷＴＭが非活動状態になるデフォルトモードとの間で選択を行う。例えば、特定の実施態様の場合、モード選択ＭＳ入力が論理高の電圧レベル（すなわち、ＭＳ＝「１」）であれば、ゲート・バイアス回路１３０は、プルダウン・トランジスタ１２０をオンにするゲート電圧Ｖgを送り出す。あるいはまた、モード選択ＭＳ入力が論理低の電圧レベル（すなわち、ＭＳ＝「０」）であれば、ゲート・バイアス回路１３０は、プルダウン・トランジスタ１２０をオフにするゲート電圧Ｖgを送り出す。プルダウン・トランジスタ１２０がオンになると、ＭＰＷＷＴＭバイアス発生器１００は、関連ＳＲＡＭに関してＷＷＴＭで動作する。あるいはまた、プルダウン・トランジスタ１２０がオフになると、ＭＰＷＷＴＭバイアス発生器１００は、「デフォルト」モードまたは非ＷＷＴＭで動作する。
【００２２】
ゲート・バイアス回路１３０は、モード選択ＭＳ入力に応答して、プルダウン・トランジスタ１２０をオンまたはオフにするゲート電圧Ｖgを送り出す任意の回路とすることが可能である。例えば、ゲート・バイアス回路１３０は、上述のＷｕｕその他の同時係属の特許出願に開示されたゲート・バイアス回路の任意の１つとすることが可能である。同様に、プルアップ・トランジスタ・アレイ１１０は、Ｗｕｕその他の同時係属出願に開示されたトランジスタ・アレイの実施態様の任意の１つとすることが可能である。
【００２３】
ＭＰＷＷＴＭバイアス発生器１００には、さらに、メタル・プログラマブル（ＭＰ）・トランジスタが含まれている。すなわち、実施態様によっては、ＭＰトランジスタに、メタル・プログラミングによって、プルアップ・アレイ１１０と選択的に並列接続することが可能な、ＰＭＯＳトランジスタが望ましい、ＭＰプルアップ・トランジスタ１４０が含まれるものもある。他の実施態様には、ＭＰトランジスタに、メタル・プログラミングによって、プルダウン・トランジスタ１２０と選択的に並列接続することが可能な、ＮＭＯＳトランジスタが望ましい、ＭＰプルダウン・トランジスタ１４０’が含まれるものもある。さらに他の実施態様には、ＭＰトランジスタに、ＭＰプルアップ・トランジスタ１４０とＭＰプルダウン・トランジスタ１４０’の両方が含まれるものもある。ＭＰプルアップ・トランジスタ１４０とプルアップ・トランジスタ・アレイ１１０を並列接続すると、プルアップ・トランジスタ・アレイ１１０とＭＰプルアップ・トランジスタ１４０の組み合わせによって得られるプルアップ機能の「オン」状態抵抗が事実上低減することになる。ＭＰプルダウン・トランジスタ１４０’とプルダウン・トランジスタ１２０を並列接続すると、プルダウン・トランジスタ１２０とＭＰプルダウン・トランジスタ１４０’の組み合わせによって得られるプルダウン機能のオン状態抵抗が事実上低減することになる。
【００２４】
さらに、ＭＰプルアップ・トランジスタ１４０には、その任意の１つ以上または全てが、メタル・プログラミングによってアレイ１１０と選択的に並列接続可能な、１つ以上のＭＰプルアップ・トランジスタを含むことが可能である。２つ以上のＭＰプルアップ・トランジスタ１４０が存在する場合、ＭＰプルアップ・トランジスタ１４０の特定の１つは、他のＭＰプルアップ・トランジスタ１４０の１つ以上と同様のサイズまたは異なるサイズを備えることが可能である。同様に、ＭＰプルダウン・トランジスタ１４０’には、その任意の１つ以上または全てが、プルダウン・トランジスタ１２０と選択的に並列接続可能な、１つ以上のＭＰプルダウン・トランジスタを含むことが可能である。ＭＰプルアップ・トランジスタ１４０の場合と同様、２つ以上のＭＰプルダウン・トランジスタ１４０’が存在する場合、ＭＰプルダウン・トランジスタ１４０’の特定の１つは、他のＭＰプルダウン・トランジスタ１４０’の１つ以上と同様のサイズまたは異なるサイズを備えることが可能である。
【００２５】
他の実施態様には、ＭＰプルアップ・トランジスタ１４０に、選択可能ＭＰプルアップ・トランジスタ・アレイ（不図示）を含むことが可能なものもある。メタル・プログラミングを用いて、ＭＰＷＷＴＭバイアス発生器１００回路からプルアップ・トランジスタ・アレイ１１０を切断し、プルアップ・トランジスタ・アレイ１１０を選択可能ＭＰプルアップ・トランジスタ・アレイ（すなわち、「ＭＰアレイ」）に置き換えることが可能である。メタル・プログラミングが済むと、選択可能ＭＰプルアップ・トランジスタのＭＰアレイが、事実上、プルアップ・トランジスタ・アレイ１１０の機能を引き継ぐことになる。
【００２６】
また、他の実施態様には、ＭＰプルダウン・トランジスタ１４０’に、メタル・プログラミングによって、プルダウン・トランジスタ１２０に取って代わることが可能な、１つ以上のトランジスタを含むことが可能なものもある。すなわち、メタル・プログラミングを用いて、ＭＰＷＷＴＭバイアス発生器１００回路からプルダウン・トランジスタ１２０を切断し、プルダウン・トランジスタ１２０を１つ以上のＭＰプルダウン・トランジスタ１４０’に置き換えることが可能である。さらに、実施態様によっては、メタル・プログラミングを用いて、プルアップ・トランジスタ・アレイ１１０とプルダウン・トランジスタ１２０の両方を、それぞれ、ＭＰプルアップ・トランジスタ１４０とＭＰプルダウン・トランジスタ１４０’に置き換えることが可能なものもある。
【００２７】
さらに他の実施態様には、ＭＰプルアップ・トランジスタ１４０とプルアップ・トランジスタ・アレイ１１０（不図示）の１つ以上のトランジスタを直列に接続することが可能なものもある。ＭＰプルアップ・トランジスタ１４０とプルアップ・トランジスタ・アレイ１１０を直列接続すると、プルアップ・トランジスタ・アレイ１１０とＭＰプルアップ・トランジスタ１４０の組み合わせによって得られるプルアップ機能の「オン」状態抵抗が事実上増大することになる。同様に、ＭＰプルダウン・トランジスタ１４０’とプルダウン・トランジスタ１２０（不図示）を直列に接続することが可能なものもある。ＭＰプルダウン・トランジスタ１４０’とプルダウン・トランジスタ１２０を直列接続すると、プルダウン・トランジスタ１２０とＭＰプルダウン・トランジスタ１４０’の組み合わせによって得られるプルダウン機能の「オン」状態抵抗が事実上増大することになる。
【００２８】
もう一度図１を参照すると、ＩＣ製造中に、メタル・プログラミングを用いてプルアップ・トランジスタ・アレイ１１０と選択的に並列接続することが可能な、ＭＰトランジスタ１４０が、点線で例示されている。「選択的に接続可能」の意味するところは、ＭＰプルアップ・トランジスタ１４０に接続するか否かについて、ＩＣ製造中に判断することができるということである。接続が選択されると、例えば、ＭＰＷＷＴＭバイアス発生器１００回路に対してＭＰプルアップ・トランジスタ１４０を相互接続する、特定の金属相互接続層の経路構成が用いられる。あるいはまた、接続が選択されない場合には、ＭＰプルアップ・トランジスタ１４０がＭＰＷＷＴＭバイアス発生器１００回路から完全に分離される。
【００２９】
図２Ａには、メタル・プログラミングによる典型的な「分離」構成から接続構成への遷移を表した、図１のＭＰＷＷＴＭバイアス発生器１００のＭＰプルアップ・トランジスタ１４０の概略図が例示されている。すなわち、図２Ａの左側には、ＭＰプルアップ・トランジスタ１４０が、メタル・プログラミングを利用して、ＭＰＷＷＴＭバイアス発生器１００の回路に接続されていない場合の、ＭＰプルアップ・トランジスタ１４０の典型的な「分離」構成が例示されている。分離されたＭＰプルアップ・トランジスタ１４０は、ゲートがグランド電圧ＶSSに接続され、ドレインが供給電圧ＶDDに接続され、ソースが供給電圧ＶDDに接続されている。左から右を指した太い矢印は、メタル・プログラミングを表わしている。図２Ａの右側には、メタル・プログラミングによって、ＭＰＷＷＴＭバイアス発生器１００の回路に接続された後の、ＭＰプルアップ・トランジスタ１４０の構成が例示されている。ＭＰプルアップ・トランジスタ１４０と出力１０２との間には、図２Ａの左側の「点」線から右側の実線への変化によって表示のように、新たな接続が形成されている。新たな接続の形成に付随して、図２Ａの左側の既存の接続の「×」と図２Ａの右側の存在しない接続によって表示のように、ＭＰプルアップ・トランジスタ１４０のソースと供給電圧ＶDDとの間の既存の接続が除去されている。図１に戻ると、ＭＰプルアップ・トランジスタ１４０と出力１０２を接続する「点」線は、図２Ａに点線で例示のものと同じ典型的な「メタル・プログラミング」接続を表わしている。従って、メタル・プログラミングによって、ＭＰプルアップ・トランジスタ１４０とプルアップ・トランジスタ・アレイ１１０が並列接続される。
【００３０】
もう１つの例では、基準事例（nominal case）において、ＭＰプルアップ・トランジスタ１４０のソースとドレインが両方とも出力１０２に接続される（不図示）。メタル・プログラミングによって、出力１０２へのドレイン接続が、供給電圧ＶDDへのドレイン接続に置き換えられる。さらにもう１つの例では、基準事例において、ドレインとゲートを供給電圧ＶDDに接続し、ソースを出力１０２に接続することが可能である（不図示）。メタル・プログラミングによって、ゲートと供給電圧ＶDD間の接続が、ゲートとグランド電圧ＶSS間の接続に置き換えられ、その結果、ＭＰプルアップ・トランジスタ１４０がオンになる。あるいはまた、ゲートと供給電圧ＶDD間の接続を、ＭＰプルアップ・トランジスタ１４０のゲートと選択入力Ｓｅｌi（不図示）の１つとの接続に置き換えることも可能である。当該技術者であれば、ＭＰプルアップ・トランジスタ１４０とプルアップ・アレイ１１０を選択的に並列接続または直列接続する（すなわち、基準事例対メタル・プログラミング事例）ための他のさまざまなメタル・プログラマブル構成をたやすく考案することが可能であり、その全てが、本発明の範囲内に含まれる。
【００３１】
実施例に関係なく、基準事例の場合、ＭＰプルアップ・トランジスタ１４０は、バイアス発生器１００の回路内に設けられ、プルアップ・アレイ１１０と並列に接続されず、代わりに、バイアス発生器１００の回路から分離されている。従って、ＭＰプルアップ・トランジスタ１４０は、バイアス発生器１００の動作に影響しない。しかし、メタル・プログラミング事例では、接続されたＭＰプルアップ・トランジスタ１４０は、プルアップ・アレイ１１０と並列をなして、選択可能な大きさが得られるようにする働きをする。すなわち、基準事例の場合、バイアス電圧Ｖbiasの選択可能な大きさが、プルアップ・トランジスタ・アレイ１１０の実効抵抗とプルダウン・トランジスタ１２０のオン状態抵抗の関数になる。さらに、プルアップ・トランジスタ・アレイ１１０の実効抵抗は、選択入力Ｓｅｌiによって起動される、すなわち、オンになるアレイ１１０内のトランジスタの数及びそれぞれのサイズの関数になる。従って、１つ以上の選択入力Ｓｅｌiをアサートすると、１つ以上のアレイ・トランジスタがオンになり、オンになったアレイ・トランジスタによって、プルアップ・トランジスタ・アレイ１１０の実効抵抗が設定または決定される。さらに、プルアップ・トランジスタ１１０の実効抵抗を選択すると、選択的にオンになるアレイ１１０内のアレイ・トランジスタの多くの異なる組み合わせから得られる、１組の利用可能な大きさからバイアス電圧Ｖbiasの特定の大きさが事実上選択されることになる。
【００３２】
一方、メタル・プログラミング事例の場合、ＭＰプルアップ・トランジスタ１４０は、ＭＰＷＷＴＭバイアス発生器１００の回路に接続され、バイアス電圧Ｖbiasの選択可能な大きさは、ＭＰプルアップ・トランジスタ１４０のオン状態抵抗、並びに、プルアップ・トランジスタ・アレイ１１０の実効抵抗及びプルダウン・トランジスタ１２０のオン状態抵抗の関数である。すなわち、メタル・プログラミングによって接続されると、ＭＰプルアップ・トランジスタ１４０は、第２の抵抗器を第１の抵抗器に並列接続するのとほぼ同様に、プルアップ・トランジスタ・アレイ１１０と並列をなして、プルアップ・トランジスタ・アレイ１１０の実効抵抗を低減する働きをする。当該技術者であれば、第２の抵抗を第１の抵抗に接続して、合成抵抗に影響を及ぼす方法に精通している。従って、プルアップ・トランジスタ・アレイ１１０及び接続されたＭＰプルアップ・トランジスタ１４０の合成実効抵抗は、プルダウン・トランジスタ１２０の抵抗と共に、バイアス電圧Ｖbiasの１組の修正された利用可能な大きさを決定する。当該技術者であれば、抵抗器の直列接続、及び、その抵抗全体に対する影響についても精通しており、それは、本発明のプルアップ・トランジスタ・アレイ１１０に直列に接続されるＭＰプルアップ・トランジスタ１４０の他の実施態様にも適用可能である。
【００３３】
もう一度図１に戻ると、ＩＣ製造中に、メタル・プログラミングを利用した、出力１０２への点線の接続を利用して、プルダウン・トランジスタ１２０と選択的に並列接続することが可能な、ＭＰプルダウン・トランジスタ１４０’が例示されている。ＭＰプルアップ・トランジスタ１４０の場合と同様、メタル・プログラミングの事例では、ＭＰプルダウン・トランジスタ１４０’をＭＰＷＷＴＭバイアス発生器１００の回路に接続する、特定の金属相互接続層経路構成が用いられる。基準事例の場合、ＭＰプルダウン・トランジスタ１４０’は、存在するが、バイアス発生器１００の回路から分離するのが望ましい。例えば、ＭＰプルダウン・トランジスタ１４０’は、ゲートをゲート・バイアス回路１３０の出力に接続し、ドレインをグランド電圧ＶSSに接続するのが望ましい。基準事例の場合、プルダウン・トランジスタ１４０’のソースは、開路にする（例えば、いかなるものにも接続しない）ことが可能である。メタル・プログラミングによって、ソースと出力１０２の間に接続を形成または追加することが可能である。こうして形成された接続によって、ＭＰプルダウン・トランジスタ１４０’がプルダウン・トランジスタ１２０に事実上並列に接続されることになる。
【００３４】
図２Ｂには、メタル・プログラミングによる典型的な「分離」構成から接続構成への遷移を表す、図１のＭＰＷＷＴＭバイアス発生器１００のＭＰプルダウン・トランジスタ１４０’が例示されている。すなわち、図２Ｂの左側には、ＭＰプルダウン・トランジスタ１４０’の典型的な「分離」構成が例示されている。この分離されたＭＰプルダウン・トランジスタ１４０’は、ドレインがグランド電圧ＶSSに接続され、ゲートがプルダウン・トランジスタ１２０のゲートに接続され、ソースが開路になっている（すなわち、いかなるものにも接続されていない）。左から右への太い矢印は、メタル・プログラミングを表わしている。図２Ｂの右側には、メタル・プログラミングによってＭＰＷＷＴＭバイアス発生器１００の回路に接続した後の、ＭＰプルダウン・トランジスタ１４０’の構成が例示されている。ＭＰプルダウン・トランジスタ１４０’のソースと出力１０２との間には、それぞれ、図２Ｂの左側の点線及び右側の実線で示すように、新たな接続が形成されている。図１に戻ると、ＭＰプルダウン・トランジスタ１４０’と出力１０２を接続する点線は、図２Ｂに点線で例示のものと同じ典型的な「メタル・プログラマブル」接続を表わしている。従って、ＭＰプルダウン・トランジスタ１４０’は、メタル・プログラミングによって、ＭＰＷＷＴＭバイアス発生器１００の回路のプルダウン・トランジスタ１２０に並列に接続される。
【００３５】
もう１つの例では、基準事例の場合（不図示）、ＭＰプルダウン・トランジスタ１４０’のソースは、出力１０２に接続され、一方、ドレイン及びゲートは、グランド電圧ＶSSに接続される。メタル・プログラミングを用いて、ゲートとグランド電圧ＶSSの接続が、ゲートとゲート・バイアス回路１３０の出力との接続に置き換えられる。当該技術者であれば、さまざまな基準事例及びメタル・プログラミング事例において、ＭＰＷＷＴＭバイアス発生器１００の回路にＭＰプルダウン・トランジスタ１４０’を選択的に接続するための同様の構成を容易に考案することが可能であり、その全てが、本発明の範囲内に含まれる。さらに、ＭＰプルアップ・トランジスタ１４０の場合と同様、当該技術者であれば、ＭＰプルダウン・トランジスタ１４０’に関するさまざまな分離構成を考え出すことが可能である。こうした分離構成は、全て、本発明の範囲内である。
【００３６】
上述のように、基準事例の場合、ＭＰプルダウン・トランジスタ１４０’は、存在するが、ＭＰＷＷＴＭバイアス発生器１００から分離されており、従って、その動作に影響を及ぼすことはない。従って、プルアップ・トランジスタ・アレイ１１０の実効抵抗及びプルダウン・トランジスタ１２０のオン状態抵抗によって、バイアス電圧Ｖbiasの利用可能な大きさが決まる。しかし、メタル・プログラミング事例の場合、ＭＰプルダウン・トランジスタ１４０’は、プルダウン・トランジスタ１２０に並列に接続される。結果として、利用可能な大きさは、プルアップ・トランジスタ１１０の実効抵抗及びプルダウン・トランジスタ１２０のオン状態抵抗に加えて、ＭＰプルダウン・トランジスタ１４０’のオン状態によって決まることになる。すなわち、接続された（すなわち「メタル・プログラミングを施された」）ＭＰプルダウン・トランジスタ１４０’のオン状態抵抗は、プルダウン・トランジスタ１２０のオン状態抵抗と並列をなして、プルダウン・トランジスタ１２０及びＭＰプルダウン・トランジスタ１４０’の合成オン状態抵抗を事実上低減する働きをする。さらに、本発明の範囲内において、メタル・プログラミングによって、ＭＰプルダウン・トランジスタ１４０’とプルダウン・トランジスタ１２０を直列に接続すると、２つの抵抗を直列に接続する場合と同様に、合成オン状態抵抗に影響を及ぼすことになる。
【００３７】
本発明の実施態様の１つに従って、ＭＰプルアップ・トランジスタ１４０のメタル・プログラミングによって、バイアス電圧Ｖbiasの１組の利用可能な大きさを修正する例が、図３Ａの大きさ対選択入力のグラフを用いて示されている。図３Ａに例示のように、ＭＰプルアップ・トランジスタ１４０を含まないプルアップ・トランジスタ・アレイ１１０（すなわち、基準事例）を用いて、第１組（Ａ）をなすバイアス電圧Ｖbiasの利用可能な大きさ間で選択が行われる。ＭＰプルアップ・トランジスタ１４０とアレイ１１０を並列に接続すると（すなわち、メタル・プログラミング事例）、第２組（Ｂ）をなす利用可能な大きさが得られる。プルアップ・トランジスタ・アレイ１１０とＭＰプルアップ・トランジスタ１４０を並列に組み合わせると、プルアップ・トランジスタ・アレイ１１０単独の実効抵抗より低い合成実効抵抗を示すので、第２組Ｂは、一般に、第１組Ａより大きい（すなわち、中間値がより大きい）。さらに、図３Ａに例示のように、第２組Ｂの及ぶ全値域または範囲は、第１組Ａよりも狭い。従って、ＭＰプルアップ・トランジスタ１４０とプルアップ・トランジスタ・アレイ１１０を並列に組み合わせると、選択可能な大きさの分解能が事実上高くなる。
【００３８】
図３Ｂには、本発明の実施態様に従って、ＭＰプルダウン・トランジスタ１４０’のメタル・プログラミングによってバイアス電圧Ｖbiasの１組の利用可能な大きさを修正する例がグラフで示されている。例示のように、ＭＰプルダウン・トランジスタ１４０’を含まないプルダウン・トランジスタ１２０を用いて、第１組（Ａ）をなすバイアス電圧Ｖbiasの利用可能な大きさ間で選択することが可能である。メタル・プログラミングによってＭＰプルダウン・トランジスタ１４０’とプルダウン・トランジスタ１２０を並列に接続すると、第２組（Ｃ）をなす利用可能な大きさが得られる。プルダウン・トランジスタ１２０とＭＰプルダウン・トランジスタ１４０’を並列に組み合わせると、プルダウン・トランジスタ１２０単独のオン状態抵抗より低い合成オン状態抵抗を示すので、第２組Ｃは、一般に、第１組Ａより小さい（すなわち、中間値がより小さい）。従って、メタル・プログラミングによって、ＭＰプルダウン・トランジスタ１４０’とプルダウン・トランジスタ１２０を並列に接続すると、利用可能な大きさの範囲をより下方の範囲にシフトするのが容易になる。
【００３９】
図３Ｃには、本発明の実施態様に従って、利用可能な大きさの範囲をシフトし、発生したバイアス電圧Ｖbiasの利用可能な大きさの分解能を小さくする例がグラフで示されている。すなわち、図３Ｃに例示のように、メタル・プログラミングを用いて、ＭＰプルアップ・トランジスタ１４０及びＭＰプルダウン・トランジスタ１４０’の両方が、それぞれ、プルアップ・トランジスタ・アレイ１１０及びプルダウン・トランジスタ１２０と並列に接続される。第１組（Ａ）の利用可能な大きさは、ＭＰトランジスタ１４０、１４０’が回路に接続されていない場合の、基準事例を表わしている。もう１つの組（Ｄ）は、ＭＰトランジスタ１４０、１４０’を両方ともＭＰＷＷＴＭバイアス発生器１００の回路に接続することによって得られる、利用可能な大きさを表わしている。こうしたメタル・プログラミングによる「直列」接続を施すと、好都合なことに、本発明による他の範囲シフト及び／または分解能の修正が可能になる。
【００４０】
一般に、メタル・プログラミングを用いて、ＭＰプルアップ・トランジスタ１４０及び／またはＭＰプルダウン・トランジスタ１４０’をＭＰＷＷＴＭバイアス発生器１００の回路に接続するか否かは、バイアス電圧Ｖbiasのターゲット値が、メタル・プログラミングを用いない場合の、利用可能な大きさの範囲内か、その範囲より「大きい」か、または、その範囲より「小さい」かによって決まる。ターゲット値は、ＭＰＷＷＴＭバイアス発生器１００を用いた弱書き込みモード・テストを受けている、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）の動作特性によって決まる。当該技術者であれば、過度の実験をしなくても、メタル・プログラミングを用いたＭＰプルアップ・トランジスタ１４０及び／またはＭＰプルダウン・トランジスタ１４０’の接続が、ある特定の弱書き込みモード・テスト状況にとって有利及び／または必要であるか否かをたやすく判断することが可能である。
【００４１】
図４には、本発明の実施態様の１つによる典型的なＭＰＷＷＴＭバイアス発生器２００のブロック図が例示されている。すなわち、ＭＰＷＷＴＭ２００は、上述のＷｕｕその他の同時係属の特許出願に開示されたプログラマブル弱書き込みテスト・モード（ＰＷＷＴＭ）バイアス発生器をベースにしたものである。例えば、ＭＰトランジスタを接続しなければ、ＭＰＷＷＴＭバイアス発生器２００は、Ｗｕｕによって開示されたＰＷＷＴＭバイアス発生器と同様の動作を行う。図４には、本発明の図１に例示したＭＰＷＷＴＭバイアス発生器１００の特定の実施態様２００が例示されている。ＭＰＷＷＴＭバイアス発生器２００は、１組の選択入力Ｓｅｌ1〜Ｓｅｌ7、モード選択ＭＳ入力、及び、出力２０２を備えている。モード選択ＭＳがアサートされると（すなわち、ＭＳ＝「１」）、ＭＰＷＷＴＭバイアス発生器２００は、大きさの選択が可能なバイアス電圧Ｖbiasを出力信号として送り出す。バイアス電圧Ｖbias出力信号は、出力２０２から送り出される。選択可能な大きさは、選択入力Ｓｅｌ1〜Ｓｅｌ7によって制御され、１組の利用可能な大きさから選択可能である。モード選択ＭＳがアサートされない場合（すなわち、ＭＳ＝「０」）、典型的なＭＰＷＷＴＭバイアス発生器２００は、出力２０２から論理高レベル「１」を表す出力信号を送り出す。換言すれば、モード選択ＭＳがＷＷＴＭをアサートしない場合（すなわち、デフォルトモード）、典型的なＭＰＷＷＴＭバイアス発生器２００の出力信号は、論理高レベル「１」をデフォルト値とする。Ｗｕｕその他の同時係属出願では、メタル・プログラミングが用いられず、本発明によるＭＰトランジスタが存在しない、基準事例におけるＰＷＷＴＭバイアス発生器の動作についてさらに詳述されている。従って、簡略化のため、本明細書では、基準事例に関する論考は控えることにする。
【００４２】
ＭＰＷＷＴＭバイアス発生器２００には、一般にＰＭＯＳトランジスタである、トランジスタＭ０〜Ｍ７のプルアップ・アレイ２１０と、プルダウン・トランジスタＭ８と、ゲート・バイアス回路２２０と、１つ以上のメタル・プログラマブル（ＭＰ）・プルアップ・トランジスタ２４０及び１つ以上のメタル・プログラマブル（ＭＰ）・プルダウン・トランジスタ２４０’の一方または両方を含むメタル・プログラマブル（ＭＰ）・トランジスタが含まれている。アレイ２１０をなすトランジスタＭ０〜Ｍ７は、それぞれ、第１の供給電圧ＶDDとＭＰＷＷＴＭバイアス発生器２００の出力２０２との間に接続されている。プルダウン・トランジスタＭ８は、ソースが出力２０２に接続され、ドレインが、一般にグランド電圧である、第２の供給電圧ＶSSに接続されている。
【００４３】
ゲート・バイアス回路２２０には、インバータ２２２と、一般にＮＭＯＳである第１のトランジスタＭ９と、一般にＰＭＯＳである第２のトランジスタＭ１０と、一般にＮＭＯＳである第３のトランジスタＭ１１が含まれている。第１のトランジスタＭ９のソースは、プルダウン・トランジスタＭ８のゲートに接続され、一方、第１のトランジスタＭ９のドレインは、グランド電圧ＶSSに接続されている。第２のトランジスタＭ１０のドレインは、第３のトランジスタＭ１１のソース及びＭＰＷＷＴＭバイアス発生器２００の出力２０２に接続されている。第２のトランジスタＭ１０のソース及び第３のトランジスタＭ１１のドレインは、プルダウン・トランジスタＭ８のゲートに接続されている。ＭＰＷＷＴＭバイアス発生器２００のモード選択ＭＳ入力は、インバータ２２２の入力及び第３のトランジスタＭ１１のゲートに接続されている。インバータ２２２の出力は、第１のトランジスタＭ９のゲート及び第２のトランジスタＭ１０のゲートに接続されている。
【００４４】
各ＭＰプルアップ・トランジスタ２４０は、それぞれ、図４の実線及び点線で表示のように、供給電圧ＶDDと出力２０２の間で選択的に接続可能である。やはり図４に例示のように、接続の「×」は、メタル・プログラミング中に除去される接続を表わしている。従って、この典型的な実施態様の場合、ＭＰプルアップ・トランジスタ２４０の任意の１つ、または、ＭＰプルアップ・トランジスタ２４０の任意の組み合わせと、プルアップ・トランジスタ・アレイ２１０は、個別に、かつ、選択的に、並列接続が可能である。
【００４５】
各ＭＰプルダウン・トランジスタ２４０’は、ゲートがプルダウン・トランジスタＭ８のゲートに接続され、ドレインがグランド電圧ＶSSに接続されており、一方、ソースは、やはり図４に点線で表示のように、出力２０２に対して選択的に接続可能である。従って、この典型的な実施態様の場合、ＭＰプルダウン・トランジスタ２４０’の任意の１つ、または、ＭＰプルダウン・トランジスタ２４０’の任意の組み合わせと、プルダウン・トランジスタＭ８は、個別に、かつ、選択的に、並列接続が可能である。
【００４６】
ＭＰトランジスタが接続される、メタル・プログラミング事例の場合、ＭＰＷＷＴＭバイアス発生器２００の動作は、基準事例から修正される。すなわち、バイアス電圧Ｖbiasの１組の選択可能な大きさは、ＭＰＷＷＴＭバイアス発生器１００のＭＰトランジスタ１４０、１４０’に関連して上述のように、選択的に接続されるＭＰトランジスタ２４０、２４０’の作用によって決まる。例えば、ＭＰプルアップ・トランジスタ２４０及びＭＰプルダウン・トランジスタ２４０’の両方を含むメタル・プログラマブル・トランジスタの場合、メタル・プログラミングによって利用可能な大きさのいくつかを上方または下方にシフトさせることが可能である。従って、基準範囲を超えるか、または、それ未満のターゲット電圧は、例えば、ＭＰプルアップ・トランジスタ２４０及びＭＰプルダウン・トランジスタ２４０’のいずれかまたは両方のメタル・プログラミングによって実現することが可能である。しかし、メタル・プログラミングは、デフォルトモードにおける典型的なＭＰＷＷＴＭバイアス発生器２００の動作に影響を及ぼすことはない。メタル・プログラミングは、好都合なことに、ＷＷＴＭだけにしか影響しない。
【００４７】
図５には、本発明の実施態様の１つによるもう１つの典型的なＭＰＷＷＴＭバイアス発生器３００のブロック図が例示されている。図５に例示の典型的なＭＰＷＷＴＭバイアス発生器３００は、当該技術において既知のところであり、Ｗｕｕその他による同時係属出願に記載のあるＰＷＷＴＭ発生回路をベースにしたものである。ＭＰＷＷＴＭバイアス発生器３００は、上述の図１のＭＰＷＷＴＭバイアス発生器１００の特定の実施態様に相当する。ＭＰＷＷＴＭバイアス発生器３００は、１組の選択入力Ｓｅｌ1〜Ｓｅｌ7と、モード選択ＭＳ入力と、反転モード選択（バーＭＳ）入力と、出力３０２を備えている。モード選択ＭＳがアサートされると（すなわち、ＭＳ＝「１」）、ＭＰＷＷＴＭバイアス発生器３００は、出力３０２から、大きさの選択が可能なバイアス電圧Ｖbiasを出力信号として送り出す。選択可能な大きさは、選択入力Ｓｅｌ1〜Ｓｅｌ7によって制御され、１組の利用可能な大きさから選択することが可能である。モード選択ＭＳがアサートされない場合（すなわち、ＭＳ＝「０」）、ＭＰＷＷＴＭバイアス発生器３００は、出力３０２から論理低レベル「０」信号を送り出す。換言すれば、モード選択ＭＳがアサートされない場合（すなわち、ＷＷＴＭが活動状態にない、デフォルトモード）、ＭＰＷＷＴＭバイアス発生器３００の出力信号は、論理低の「０」をデフォルト値とする。本発明を用いない（すなわち、メタル・プログラミングを用いないか、または、本発明のＭＰトランジスタの存在しない、基準事例の）、当該技術において既知のＰＷＷＴＭ発生回路の動作に関するさらなる詳細については、Ｗｕｕその他による同時係属出願に記載があり、簡略化のため、本明細書では省略することにする。
【００４８】
ＭＰＷＷＴＭバイアス発生器３００には、一般にＰＭＯＳトランジスタである、アレイ・トランジスタＭ３０〜Ｍ３７のアレイ３１０が含まれている。アレイ・トランジスタＭ３０〜Ｍ３７のそれぞれのソースは、第１の供給電圧ＶDDに接続されている。各アレイ・トランジスタＭ３０〜Ｍ３７のゲートは、選択入力Ｓｅｌ0〜Ｓｅｌ7の異なる１つに接続されている。アレイ・トランジスタＭ３０は、相対的にオン状態抵抗が最高で、アレイ３１０のうちの最小または最弱のトランジスタであり、一方、アレイ・トランジスタＭ３７は、相対的にオン状態抵抗が最低で、アレイ３１０のうちの最大または最強のトランジスタである。
【００４９】
ＭＰＷＷＴＭバイアス発生器３００には、さらに、一般にＰＭＯＳである第１のトランジスタＭ３８と、一般にＮＭＯＳである第２のトランジスタＭ３９が含まれている。第１のトランジスタＭ３８のソースは、アレイ３１０の各アレイ・トランジスタＭ３０〜Ｍ３７のドレインに接続されている。第１のトランジスタＭ３８のドレイン及び第２のトランジスタＭ３９のドレインは、ＭＰＷＷＴＭバイアス発生器３００の出力３０２に接続されている。第２のトランジスタＭ３９のソースは、一般にグランド電圧である、第２の供給電圧ＶSSに接続されている。第１のトランジスタＭ３８のゲート及び第２のトランジスタＭ３９のゲートは、ＭＰＷＷＴＭバイアス発生器３００の反転モード選択（バーＭＳ）入力に接続されている。
【００５０】
ＭＰＷＷＴＭバイアス発生器３００には、さらに、一般にＮＭＯＳであり、一般に弱い、プルダウン・トランジスタＭ４０と、ゲート・バイアス回路３２０が含まれている。プルダウン・トランジスタＭ４０は、ドレインが出力３０２に接続され、ソースがグランド電圧ＶSSに接続されている。プルダウン・トランジスタＭ４０のゲートは、ゲート・バイアス回路３２０の出力に接続されている。ゲート・バイアス回路３２０は、上述のゲート・バイアス回路１３０、２２０とほぼ同様である。すなわち、ゲート・バイアス回路３２０には、インバータ３２２と、一般にＮＭＯＳであるバイアス回路プルダウン・トランジスタＭ４１と、一般にＰＭＯＳである第１のバイアス回路トランジスタＭ４２と、一般にＮＭＯＳである第２のバイアス回路トランジスタＭ４３が含まれている。バイアス回路プルダウン・トランジスタＭ４１のドレインは、プルダウン・トランジスタＭ４０のゲートに接続され、一方、トランジスタＭ４１のソースは、グランド電圧ＶSSに接続されている。第１のバイアス回路トランジスタＭ４２のソース及び第２のバイアス回路トランジスタＭ４３のドレインは、互いに接続されて、出力３０２に接続されている。第１のバイアス回路トランジスタＭ４２のドレイン及び第２のバイアス回路トランジスタＭ４３のソースは、互いに接続されて、プルダウン・トランジスタＭ４０のゲートに接続されている。第１及び第２のバイアス回路トランジスタＭ４２及びＭ４３は、共に、上述のゲート・バイアス回路２２０に関連して上述のトランスミッション・ゲートと同様のトランスミッション・ゲートを形成している。インバータ３２２の出力は、バイアス回路プルダウン・トランジスタＭ４１のゲート及び第１のバイアス回路トランジスタＭ４２のゲートに接続されている。インバータ３２２の入力及び第２のバイアス回路トランジスタＭ４３のゲートは、バイアス発生器３００の通常動作のために、バイアス発生器３００のモード選択ＭＳ入力に接続されている。インバータ３２２の入力は、さらに、バイアス発生器３００の第８の選択入力Ｓｅｌ7にも接続されている（不図示）。従って、第８の選択入力Ｓｅｌ7は、通常動作のためのモード選択ＭＳ入力とほぼ同等である。
【００５１】
典型的なＭＰＷＷＴＭバイアス発生器３００には、さらに、一般にＰＭＯＳである１つ以上のメタル・プログラマブル（ＭＰ）・プルアップ・トランジスタ３４０と、一般にＮＭＯＳである１つ以上のメタル・プログラマブル（ＭＰ）・プルダウン・トランジスタ３４０’のいずれかまたは両方を含む、メタル・プログラマブル（ＭＰ）・トランジスタが含まれている。ＭＰプルアップ・トランジスタ３４０のそれぞれは、図５のＭＰプルアップ・トランジスタ３４０からの点線で表示されたメタル・プログラミングを利用して、アレイ３１０をなすアレイ・トランジスタＭ３０〜Ｍ３７と選択的に並列接続することが可能である。やはり図５に例示のように、ラインの「×」は、メタル・プログラミング中に除去される接続を表わしている。ＭＰプルダウン・トランジスタ３４０’のそれぞれは、やはり、図５のＭＰプルダウン・トランジスタ３４０’からの点線で表示されたメタル・プログラミングを利用して、プルダウン・トランジスタＭ４０と選択的に並列接続することが可能である。さらに、ＭＰプルダウン・トランジスタ３４０’は、それぞれ、ゲートがプルダウン・トランジスタＭ４０のゲートに接続されており、各ＭＰプルダウン・トランジスタ３４０’は、メタル・プログラミングによって接続されると、プルダウン・トランジスタＭ４０と協力して動作する。
【００５２】
ＭＰＷＷＴＭバイアス発生器１００及び典型的なＭＰＷＷＴＭバイアス発生器２００の場合と同様、典型的なＭＰＷＷＴＭバイアス発生器３００は、一般に、メタル・プログラミングによってバイアス電圧Ｖbiasの利用可能な大きさの範囲をシフト可能にする。大きさの範囲をシフトすることによって、ＭＰＷＷＴＭバイアス発生器３００をあるＳＲＡＭに組み合わせる、すなわち、そのＳＲＡＭにバイアス電圧Ｖbiasの出力信号を供給するように接続すると、その組み合わせられたＳＲＡＭによって決まるバイアス電圧Ｖbiasのターゲット値または大きさは、メタル・プログラミングを用いない場合よりも容易に実現することが可能になる。
【００５３】
図６には、本発明の実施態様の１つによるプログラマブル弱書き込みテスト・モード（ＰＷＷＴＭ）・バイアス発生器によって生じる、バイアス電圧Ｖbiasの１組の利用可能な大きさを修正する方法４００に関するフローチャートが例示されている。ＰＷＷＴＭバイアス発生器は、弱書き込みテストを実施するために設けられた、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）にバイアス電圧Ｖbiasを供給する。この供給されるバイアス電圧Ｖbiasは、１組の利用可能な大きさの中から選択される、選択可能な大きさを有している。例えば、ＰＷＷＴＭバイアス発生器は、同時係属出願においてＷｕｕその他によって開示されているＰＷＷＴＭバイアス発生器の任意の１つとすることが可能である。本発明によれば、修正方法４００を利用して、利用可能な大きさの１つ以上がＳＲＡＭの弱書き込みテストによって決まるターゲット電圧により近づくように、利用可能な大きさの修正または調整が行われる。
【００５４】
修正方法４００には、メタル・プログラミングを用いて、ＰＷＷＴＭバイアス発生器の回路に補助またはメタル・プログラマブル（ＭＰ）・プルアップ・トランジスタを接続するステップ４１０が含まれている。補助プルアップ・トランジスタは、実施態様によっては、ＩＣ製造中にＰＷＷＴＭバイアス発生器の回路内に設けられるが、分離構成をなすように設けられる。補助プルアップ・トランジスタは、ＰＭＯＳトランジスタが望ましいが、用途によっては、ＮＭＯＳトランジスタを用いることも可能である。実施態様によっては、補助プルアップ・トランジスタは、メタル・プログラミングを利用して、ＰＷＷＴＭバイアス発生器のプルアップ・トランジスタ・アレイと並列に接続される（４１０）。他の実施態様では、補助プルアップ・トランジスタは、プルアップ・アレイをなすアレイ・トランジスタの１つ以上と直列に接続される。さらに他の実施態様では、メタル・プログラミングを用いて、複数の補助プルアップ・トランジスタがプルアップ・トランジスタ・アレイと直列及び並列に接続される。
【００５５】
メタル・プログラミングを利用した接続４１０によって、補助プルアップ・トランジスタのオン状態抵抗とプルアップ・トランジスタ・アレイの実効オン状態抵抗が組み合わせられて、ＭＰＷＷＴＭバイアス発生器１００、２００、３００に関連して上述のように、発生したバイアス電圧Ｖbiasの利用可能な大きさが修正される。実際に補助プルアップ・トランジスタを接続する（４１０）か否か（及び、補助プルアップ・トランジスタのどれを、または、どれだけ、いかに接続するか）は、ＳＲＡＭのターゲット電圧によって決まる。従って、接続４１０は、実施態様によっては、「接続の可能性」を表わすことになり、従って、ある特定の状況における接続４１０は、任意に施すことが可能である。さらに、接続される（４１０）ＭＰプルアップ・トランジスタは、ＰＷＷＴＭバイアス発生器の特定の実施例において設けられた複数のメタル・プログラマブル・プルアップ・トランジスタから選択することが可能である。すなわち、複数のメタル・プログラマブル・プルアップ・トランジスタのうちの各ＭＰプルアップ・トランジスタは、それぞれに異なるサイズを備えることが可能である（すなわち、それぞれに異なるオン状態抵抗を生じる）。従って、接続４１０には、トランジスタ・サイズに基づいて複数の適正なＭＰプルアップ・トランジスタを選択するステップと、次に、メタル・プログラミングを利用して、選択されたＭＰプルアップ・トランジスタとの接続を形成するステップが含まれている。
【００５６】
修正方法４００には、さらに、メタル・プログラミングを利用して、ＰＷＷＴＭバイアス発生器の回路に補助またはＭＰプルダウン・トランジスタを接続するステップ４２０が含まれている。補助プルダウン・トランジスタは、実施態様によっては、ＩＣ製造中にＰＷＷＴＭバイアス発生器の回路内に設けられるが、分離構成をなすように設けられる。補助プルダウン・トランジスタは、ＮＭＯＳトランジスタが望ましいが、用途によっては、ＰＭＯＳトランジスタを用いることも可能である。実施態様によっては、補助プルダウン・トランジスタは、ＰＷＷＴＭバイアス発生器のプルダウン・トランジスタと並列に接続される（４２０）。他の実施態様では、補助プルダウン・トランジスタが、プルダウン・トランジスタと直列に接続される。さらに他の実施態様では、メタル・プログラミングを用いて、複数の補助プルダウン・トランジスタの１つ以上がプルダウン・トランジスタ・アレイと直列及び／または並列に接続される（４２０）。
【００５７】
メタル・プログラミングを利用した接続４２０によって、補助ＭＰプルダウン・トランジスタのオン状態抵抗とプルダウン・トランジスタのオン状態抵抗が組み合わせられて、ＭＰＷＷＴＭバイアス発生器１００、２００、３００に関連して上述のように、発生したバイアス電圧Ｖbiasの利用可能な大きさが修正される。実際に補助ＭＰプルダウン・トランジスタを接続する（４２０）か否かは、ＳＲＡＭのターゲット電圧によって決まる。従って、接続４２０は、実施態様によっては、「接続の可能性」を表わすことになり、従って、ある特定の状況における接続４２０は、任意に施すことが可能である。さらに、接続される（４２０）補助プルダウン・トランジスタは、ＰＷＷＴＭバイアス発生器の特定の実施例において設けられた複数の補助メタル・プログラマブル・プルダウン・トランジスタから選択されるＭＰプルダウン・トランジスタとすることが可能である。すなわち、複数の補助メタル・プログラマブル・プルダウン・トランジスタのうちの各ＭＰプルダウン・トランジスタは、それぞれに異なるサイズを備えることが可能である（すなわち、それぞれに異なるオン状態抵抗を生じる）。従って、接続４２０には、トランジスタ・サイズに基づいて複数の適正な補助プルダウン・トランジスタの１つ以上を選択するステップと、次に、メタル・プログラミングを利用して、選択された補助プルダウン・トランジスタとの接続を形成するステップが含まれている。修正方法４００にとって重要なのは、ＩＣ製造中にバイアス発生器の回路に選択的に接続することが可能なＰＷＷＴＭバイアス発生器内に、メタル・プログラマブル・トランジスタが設けられているという点である。設けられたメタル・プログラマブル・トランジスタには、実施態様に応じて、補助ＭＰプルアップ・トランジスタと補助ＭＰプルダウン・トランジスタの一方または両方が含まれる。従って、接続４１０、４２０は、用いられるメタル・プログラマブルＰＷＷＴＭバイアス発生器の実施態様によって決まる。
【００５８】
本発明によって以下の特徴及び／または利点の１つ以上を実現することが可能である。プログラマブル・バイアス電圧信号レベルの選択的範囲シフト及び／または分解能修正を利用して、ＳＲＡＭのプルダウン・トランジスタの強度のプロセス変動に対処することが可能である。すなわち、メタル・プログラミングによって範囲をシフトすると、ＳＲＡＭ製造中に遭遇する変動にメタル・プログラミングを用いない場合よりも適切に対応することが可能になるので、バイアス発生回路の反復設計調整及び／または再設計の必要を軽減することになる。さらに、分解能修正によって、ＳＲＡＭのＷＷＴＭテストのためにバイアス電圧出力信号のレベルを最適化するのが容易になる可能性がある。好都合なことには、個別にか、一緒にかはともかく、メタル・プログラミングに基づく範囲シフト及び分解能調整を施すことによって、ＳＲＡＭの製造歩留まりを増すことが可能になる。
【００５９】
メタル・プログラミングを用いて、発生するバイアス電圧Ｖbiasの１組の利用可能な大きさに修正を加えるバイアス発生器の実施態様に関する説明は、以上の通りである。さらに、発生するバイアス電圧Ｖbiasの１組の利用可能な大きさに修正を加える方法についても開示された。もちろん、上述の実施態様は、ただ単に、本発明の原理を表わす多くの特定の実施態様のうちのいくつかについて例証したものにすぎない。当該技術者であれば、付属の請求項によって定義された本発明の範囲を逸脱することなく、他の多くの構成をたやすく考案することができるのは明白である。
【図面の簡単な説明】
【００６０】
【図１】本発明の実施態様の１つによるメタル・プログラマブル弱書き込みテスト・モード（ＭＰＷＷＴＭ）・バイアス発生器のブロック図である。
【図２Ａ】メタル・プログラミングによる、典型的な「分離」構成から接続構成への遷移を表した、図１のＭＰＷＷＴＭバイアス発生器のメタル・プログラマブル（ＭＰ）・プルアップ・トランジスタの概略図である。
【図２Ｂ】メタル・プログラミングによる、典型的な「分離」構成から接続構成への遷移を表した、図１のＭＰＷＷＴＭバイアス発生器のメタル・プログラマブル（ＭＰ）・プルダウン・トランジスタの概略図である。
【図３Ａ】本発明の実施態様の１つによるメタル・プログラマブル・プルアップ・トランジスタに関する典型的なバイアス電圧Ｖbiasの大きさ対選択入力のグラフ図である。
【図３Ｂ】本発明の実施態様の１つによるメタル・プログラマブル・プルダウン・トランジスタに関する典型的なバイアス電圧Ｖbiasの大きさ対選択入力のグラフ図である。
【図３Ｃ】本発明の実施態様の１つによるメタル・プログラマブル・プルアップ・トランジスタ及びメタル・プログラマブル・プルダウン・トランジスタの両方に関する典型的な、発生されるバイアス電圧Ｖbiasの大きさ対選択入力のグラフ図である。
【図４】本発明の実施態様の１つによる典型的なＭＰＷＷＴＭバイアス発生器のブロック図である。
【図５】本発明の実施態様の１つによるもう１つの典型的なＭＰＷＷＴＭバイアス発生器のブロック図である。
【図６】本発明の実施態様の１つによるプログラマブル弱書き込みテスト・モード（ＰＷＷＴＭ）・バイアス発生器によって生じるバイアス電圧Ｖbiasの１組の利用可能な大きさを調整する方法に関するフローチャートである。
【符号の説明】
【００６１】
１００：バイアス発生器
１１０：プルアップ・トランジスタ・アレイ
１２０：プルダウン・トランジスタ
１３０：ゲート・バイアス回路
１４０：メタル・プログラマブル・プルアップ・トランジスタ
１４０’：メタル・プログラマブル・プルダウン・トランジスタ
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５】
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【図６】
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