【手続補正書】
【提出日】平成22年10月21日(2010.10.21)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
図４の回路の周波数特性は、ｐＭＯＳトランジスタＰＭ３（出力トランジスタ）の出力電流（負荷電流）Ｉｏｕｔへの依存性が大きい。図５（Ａ）は、図４の回路の周波数特性を模式的に示した図であり、図４の入力（ｎＭＯＳトランジスタＮＭ１のゲート）に、ＤＣ信号である基準電圧Ｖｒｅｆのかわりに、ＡＣ信号を入力し、周波数掃引して、周波数に対するゲイン特性、位相特性をプロットしたものであり、横軸は周波数、左辺縦軸はゲイン、右辺縦軸は位相である。なお、周波数特性は回路シミュレーションによっても得られる。図５（Ｂ）は、図４における出力電流Ｉｏｕｔを図５（Ａ）の場合よりも、大きくした場合のゲイン、位相の周波数特性（横軸：周波数、左辺縦軸：ゲイン、右辺縦軸：位相）を示している。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
なお、特許文献１には、演算増幅器に対して帰還電圧ＶＦＢの位相を進ませて位相補償を行う位相補償回路に対して電流検出部で検出された、出力ドライバ（トランジスタ）からの出力電流に応じて、位相補償抵抗の短絡制御を行うことで位相補償回路の時定数を変えるように制御し、ＶＦＢに対して位相補償が行われる周波数の制御を行う位相補償制御回路を備えたボルテージレギュレータが開示されている。特許文献１においては、出力ドライバのドレインと分圧抵抗の分圧点の間に容量と直列に挿入されるｎＭＯＳトランジスタに対して、電流検出回路で出力電流が所定値以上と判定したとき、ｎＭＯＳトランジスタをオンさせ、位相補償用容量に関する時定数を小さくし、出力ドライバトランジスタによって位相遅れが生じる周波数が高周波側に移動しても位相補償回路で位相補償が行われる周波数を高周波数側に移動させ位相余裕を大きくする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
図１を参照すると、本発明の一実施形態のボルテージレギュレータ１０は、
（Ａ）ソースがグランドに接続され、ゲートにバイアス電圧ＶＢを受けるｎＭＯＳトランジスタ（定電流源トランジスタ）ＮＭ３と、
（Ｂ）ソースが共通接続されてｎＭＯＳトランジスタＮＭ３のドレインに接続され、基準電圧Ｖｒｅｆと、帰還電圧（出力端子電圧Ｖｏｕｔを抵抗Ｒｆ、Ｒｓにより分圧した電圧）とをゲートにそれぞれ受け、差動対を構成するｎＭＯＳトランジスタ対ＮＭ１、ＮＭ２と、
（Ｃ）ソースが電源ＶＤＤに接続され、ドレインがｎＭＯＳトランジスタＮＭ１のドレインに接続されたｐＭＯＳトランジスタＰＭ１、及び、ソースが電源ＶＤＤに接続され、ゲートがｐＭＯＳトランジスタＰＭ１のゲートに接続され、ゲートとドレインが接続されてｎＭＯＳトランジスタＮＭ２のドレインに接続されたｐＭＯＳトランジスタＰＭ２（ｐＭＯＳトランジスタＰＭ１、ＰＭ２は、差動対の負荷をなしカレントミラーを構成する）と、
（Ｄ）ソースが電源ＶＤＤに接続され、ゲートがｎＭＯＳトランジスタＮＭ１のドレインに接続され、ドレインが出力端子ＯＵＴに接続されたｐＭＯＳトランジスタＰＭ３（出力トランジスタ）と、
（Ｅ）ｐＭＯＳトランジスタＰＭ３のドレインとグランド間に直列に接続され、分圧抵抗をなす抗Ｒｆ（「帰還抵抗」ともいう）及び抵抗Ｒｓと、
（Ｆ）抵抗Ｒｆ及び抵抗Ｒｓの接続点（ノードＮ２）と、ｐＭＯＳトランジスタＰＭ３のゲートノードＮ１との間に直列に接続された可変抵抗１３（「ゼロ点制御抵抗」ともいう）と容量Ｃｃと、
（Ｇ）ｐＭＯＳトランジスタＰＭ３（出力ドライバ）に流れる出力電流ＩｏｕｔをモニタするＩｏｕｔモニタ回路１１と、
（Ｈ）Ｉｏｕｔモニタ回路１１のモニタ結果に基づき、バイアス電圧を生成するバイアス電圧生成回路１２と、を備えている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
図２を参照すると、Ｉｏｕｔモニタ回路１１は、ソースが電源ＶＤＤに接続され、ゲートがｐＭＯＳトランジスタＰＭ３のゲートとともに、差動増幅部の出力ノードＮ１（ｎＭＯＳトランジスタＮＭ１のドレインとｐＭＯＳトランジスタＰＭ１のドレインの接続点）に接続されたｐＭＯＳトランジスタＰＭ４を備え、ｐＭＯＳトランジスタＰＭ４のドレインから出力電流Ｉｏｕｔ（ｐＭＯＳトランジスタＰＭ３のドレイン電流）をモニタした電流が出力される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
可変抵抗１３は、ソースがノードＮ１に接続されゲートがバイアス電圧生成回路１２のＭＯＳトランジスタＮＭ４のドレインに接続され、ドレインが容量Ｃｃの一端に接続されたｐＭＯＳトランジスタＰＭ５を備えている。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
バイアス電圧Ｖｂｉａｓは、ゲート・ソース間電圧ＶＧＳ２段分であるため、
2010244255.tif 000001
となる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
本実施例において、ｐＭＯＳトランジスタＰＭ３の出力電流Ｉｏｕｔが増大するとき、Ｉｏｕｔモニタ回路１１を流れる電流Ｉｏｕｔ／ｎも増加し、式（６）より、バイアス電圧Ｖｂｉａｓが上昇する。この結果、ｐＭＯＳトランジスタＰＭ５のオン抵抗が増加する。より詳しくは、出力電流Ｉｏｕｔが増大する時、出力端子ＯＵＴの電圧Ｖｏｕｔは減少し、抵抗Ｒｆと抵抗Ｒｓの分圧点（ノードＮ２）の電圧も下がり、差動対の反転入力側のｎＭＯＳトランジスタＮＭ２のゲート電位が下がり、ｎＭＯＳトランジスタＮＭ２に流れる電流（ドレイン電流）が減少し、差動対の非反転側のｎＭＯＳトランジスタＮＭ１に流れる電流（ドレイン電流）が増加することで、ｎＭＯＳトランジスタＮＭ１のドレインの電位は下がり、したがってｐＭＯＳトランジスタＰＭ３のゲート（ノードＮ１）の電位が下がる。なお、差動対（ｎＭＯＳトランジスタＮＭ１、ＮＭ２）に流れる電流（ドレイン電流）がバランスするように、カレントミラー（ｐＭＯＳトランジスタＰＭ１、ＰＭ２）で制御される。出力電圧Ｖｏｕｔの低下によりノードＮ２の電圧が下がると、容量Ｃｃの容量結合により、ｐＭＯＳトランジスタＰＭ５のドレイン電圧も下がる。したがって、出力電流Ｉｏｕｔの増大時、バイアス電圧Ｖｂｉａｓが上昇し、ｐＭＯＳトランジスタＰＭ５のゲート・ソース間電圧の絶対値は小さくなり、ｐＭＯＳトランジスタＰＭ５のオン抵抗値は増大する。ｐＭＯＳトランジスタＰＭ５のオン抵抗値が大きくなると、ボルテージレギュレータの周波数特性におけるゼロ点周波数（１／（２πＣＲ））が小さくなる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
一方、ｐＭＯＳトランジスタＰＭ３の出力電流Ｉｏｕｔが減少すると、Ｉｏｕｔモニタ回路１１を流れる電流（＝Ｉｏｕｔ／ｎ）は減少する。モニタ電流（＝Ｉｏｕｔ／ｎ）が減少すると、バイアス電圧Ｖｂｉａｓが下がる。バイアス電圧Ｖｂｉａｓが下降すると、ｐＭＯＳトランジスタＰＭ５のオン抵抗値が小さくなる。このため、図２のボルテージレギュレータの周波数特性において、出力電流Ｉｏｕｔが減少すると、ゼロ点周波数は大きくなる。より詳細には、出力電流Ｉｏｕｔの減少時、出力端子ＯＵＴの電圧Ｖｏｕｔが上昇し、抵抗Ｒｆと抵抗Ｒｓの分圧点（ノードＮ２）の電圧も上がり、ｎＭＯＳトランジスタＮＭ２のゲート電位が上昇し、ｎＭＯＳトランジスタＮＭ２のドレイン電流が増大し、このため、ｎＭＯＳトランジスタＮＭ１のドレイン電流は減少し、ｎＭＯＳトランジスタＮＭ１のドレイン（ノードＮ１）の電位は上昇する。また、ノードＮ２の電圧が上がると、容量Ｃｃの容量結合により、ｐＭＯＳトランジスタＰＭ５のドレイン電圧も上がる。したがって、バイアス電圧Ｖｂｉａｓが下がると、ｐＭＯＳトランジスタＰＭ５のゲート・ソース間電圧の絶対値は大きくなり、ｐＭＯＳトランジスタＰＭ５のオン抵抗値が小さくなり、ボルテージレギュレータの周波数特性において、出力電流Ｉｏｕｔが減少すると、ゼロ点周波数（ＣＲ時定数の逆数に比例する）は大きくなる。例えば図５（A）に示すように、出力電流Ｉｏｕｔが小さいと、ゲインが０ｄＢ（ゲイン＝１）になるまでの周波数範囲でポールが一つしかなければ、位相は９０度程度までしか遅れないため、ゼロ点周波数を、出力電流Ｉｏｕｔが大のときより高くしても問題はない。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正の内容】
【００４６】
上記実施例では、可変抵抗１３（ゼロ点制御抵抗）としてｐＭＯＳトランジスタＰＭ５を用いたが、ｎＭＯＳトランジスタで構成してもよいことは勿論である。この場合、ｐＭＯＳトランジスタＰＭ３の出力電圧Ｉｏｕｔの増大時、バイアス電圧を小として、ｎＭＯＳトランジスタのオン抵抗を大としてゼロ点周波数（ＣＲ時定数）を小とし、ｐＭＯＳトランジスタＰＭ３の出力電流Ｉｏｕｔの減少時、バイアス電圧を大として、ｎＭＯＳトランジスタのオン抵抗を小として、ゼロ点周波数を大とするようにしてもよい。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
上記実施例では、差動増幅部の差動対をｎＭＯＳトランジスタで構成したが、極性を変え、ｐＭＯＳトランジスタとしてもよいことは勿論である。この場合、定電流源トランジスタは、ｎＭＯＳトランジスタＮＭ３のかわりに、ソースが電源ＶＤＤに接続されドレインがｐＭＯＳトランジスタ差動対の共通ソースに接続されたｐＭＯＳトランジスタで構成される。また負荷回路（ＰＭ１、ＰＭ２）はソースがグランドに接続され、ドレインがｐＭＯＳトランジスタ差動対のドレインに接続されたｎＭＯＳトランジスタ対で構成され、出力トランジスタはｎＭＯＳトランジスタで構成される。Ｉｏｕｔモニタ回路１１は、ｐＭＯＳトランジスタＰＭ４のかわリにソースがグランドに接続されたｎＭＯＳトランジスタで構成され、バイアス電圧生成回路１２は、Ｉｏｕｔモニタ回路１１のｎＭＯＳトランジスタのドレインと電源ＶＤＤ間に２段縦積みされたダイオード接続のｐＭＯＳトランジスタで構成される。