【手続補正書】
【提出日】平成22年8月6日(2010.8.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
制御信号に応答して、アップデータ信号およびダウンデータ信号の比較結果に応じて、増幅されるアップ信号およびダウン信号を出力するデータ増幅部を含み、
前記データ増幅部は、フィードバックされる前記アップ信号およびフィードバックされる前記ダウン信号の比較結果に応じて、前記アップ信号および前記ダウン信号を増幅する動作を繰り返す
ことを特徴とする半導体集積回路の増幅回路。
【請求項２】
前記データ増幅部は、
前記制御信号に応答して、前記アップデータ信号および前記ダウンデータ信号の比較結果に応じて、前記アップ信号を増幅して、フィードバックされる前記アップ信号およびフィードバックされる前記ダウン信号の比較結果に応じて、前記アップ信号を増幅するアップ信号増幅部と、
前記制御信号に応答して、前記アップデータ信号および前記ダウンデータ信号の比較結果に応じて、前記ダウン信号を増幅して、フィードバックされる前記アップ信号およびフィードバックされる前記ダウン信号の比較結果に応じて、前記ダウン信号をさらに増幅するダウン信号増幅部と
を含むことを特徴とする請求項１に記載の半導体集積回路の増幅回路。
【請求項３】
前記制御信号に応答して、前記アップ信号増幅部の出力端および前記ダウン信号増幅部の出力端をプリチャージさせるプリチャージ部をさらに含むことを特徴とする請求項２に記載の半導体集積回路の増幅回路。
【請求項４】
前記制御信号は、活性化区間が異なる第１制御信号および第２制御信号を含むことを特徴とする請求項１又は３に記載の半導体集積回路の増幅回路。
【請求項５】
前記第１制御信号の活性化の後、前記第２制御信号が活性化されることを特徴とする請求項４に記載の半導体集積回路の増幅回路。
【請求項６】
前記第１制御信号の非活性化の後、前記第２制御信号が非活性化されることを特徴とする請求項５に記載の半導体集積回路の増幅回路。
【請求項７】
前記アップ信号増幅部は、
前記第１制御信号に応答して駆動し、前記アップデータ信号および前記ダウンデータ信号の比較結果に応じて電流変化量を有する第１比較部と、
前記第２制御信号に応答して駆動し、フィードバックされる前記アップ信号およびフィードバックされる前記ダウン信号の比較結果に応じて電流変化量を有する第２比較部と、
前記第１比較部と前記第２比較部が接続された第１ノードおよび第２ノードに同一電流を印加する第１電流ミラー部と
を含むことを特徴とする請求項４又は６に記載の半導体集積回路の増幅回路。
【請求項８】
前記アップ信号増幅部は、前記第１ノード又は前記第２ノードから選択的に前記アップ信号を出力することを特徴とする請求項７に記載の半導体集積回路の増幅回路。
【請求項９】
前記ダウン信号増幅部は、
前記第１制御信号に応答して駆動し、前記アップデータ信号および前記ダウンデータ信号の比較結果に応じて電流変化量を有する第３比較部と、
前記第２制御信号に応答して駆動し、フィードバックされる前記アップ信号およびフィードバックされる前記ダウン信号の比較結果に応じて電流変化量を有する第４比較部と、
前記第３比較部と前記第４比較部が接続された第３ノードおよび第４ノードに同一電流を印加する第２電流ミラー部と
を含むことを特徴とする請求項８に記載の半導体集積回路の増幅回路。
【請求項１０】
前記ダウン信号増幅部は、前記３ノード又は前記第４ノードから選択的に前記ダウン信号を出力することを特徴とする請求項９に記載の半導体集積回路の増幅回路。
【請求項１１】
前記第１比較部は、
ゲート端に前記第１制御信号が入力されて、ソース端に接地電圧が印加される第１ＮＭＯＳトランジスタと、
ゲート端に前記ダウンデータ信号が入力されて、ドレーン端が前記第１ノードに接続され、ソース端が前記第１ＮＭＯＳトランジスタのドレーン端に接続された第２ＮＭＯＳトランジスタと、
ゲート端に前記アップデータ信号が入力されて、ドレーン端が前記第２ノードに接続され、ソース端が前記第１ＮＭＯＳトランジスタのドレーン端に接続された第３ＮＭＯＳトランジスタと
を含むことを特徴とする請求項７に記載の半導体集積回路の増幅回路。
【請求項１２】
前記第２比較部は、
ゲート端に前記第２制御信号が入力されて、ソース端に前記接地電圧が印加される第４ＮＭＯＳトランジスタと、
ゲート端にフィードバックされる前記アップ信号が入力されて、ドレーン端が前記第２ノードに接続され、ソース端が前記第４ＮＭＯＳトランジスタのドレーン端に接続された第５ＮＭＯＳトランジスタと、
ゲート端にフィードバックされる前記ダウン信号が入力されて、ドレーン端が前記第１ノードに接続され、ソース端が前記第４ＮＭＯＳトランジスタのドレーン端に接続された第６ＮＭＯＳトランジスタと
を含むことを特徴とする請求項１１に記載の半導体集積回路の増幅回路。
【請求項１３】
前記第１電流ミラー部は、
ソース端に外部供給電圧が印加されて、ドレーン端が前記第１ノードに接続される第１ＰＭＯＳトランジスタと、
ソース端に前記外部供給電圧が印加されて、ゲート端が前記第１ＰＭＯＳトランジスタのゲート端および前記第２ノードに接続され、ドレーン端が前記第２ノードに接続される第２ＰＭＯＳトランジスタと
を含むことを特徴とする請求項１２に記載の半導体集積回路の増幅回路。
【請求項１４】
前記第３比較部は、
ゲート端に前記第１制御信号が入力されて、ソース端に接地電圧が印加される第１ＮＭＯＳトランジスタと、
ゲート端に前記アップデータ信号が入力されて、ドレーン端が前記第３ノードに接続され、ソース端が前記第１ＮＭＯＳトランジスタのドレーン端に接続された第２ＮＭＯＳトランジスタと、
ゲート端に前記ダウンデータ信号が入力されて、ドレーン端が前記第４ノードに接続され、ソース端が前記第１ＮＭＯＳトランジスタのドレーン端に接続された第３ＮＭＯＳトランジスタと
を含むことを特徴とする請求項９に記載の半導体集積回路の増幅回路。
【請求項１５】
前記第４比較部は、
ゲート端に前記第２制御信号が入力されて、ソース端に前記接地電圧が印加される第４ＮＭＯＳトランジスタと、
ゲート端にフィードバックされる前記ダウン信号が入力されて、ドレーン端が前記第４ノードに接続され、ソース端が前記第４ＮＭＯＳトランジスタのドレーン端に接続された第５ＮＭＯＳトランジスタと、
ゲート端にフィードバックされる前記アップ信号が入力されて、ドレーン端が前記第３ノードに接続され、ソース端が前記第４ＮＭＯＳトランジスタのドレーン端に接続された第６ＮＭＯＳトランジスタと
を含むことを特徴とする請求項１４に記載の半導体集積回路の増幅回路。
【請求項１６】
前記第２電流ミラー部は、
ソース端に外部供給電圧が印加されて、ドレーン端が前記第３ノードに接続される第１ＰＭＯＳトランジスタと、
ソース端に前記外部供給電圧が印加されて、ゲート端が前記第１ＰＭＯＳトランジスタのゲート端および前記第４ノードに接続され、ドレーン端が前記第２ノードに接続される第２ＰＭＯＳトランジスタと
を含むことを特徴とする請求項１５に記載の半導体集積回路の増幅回路。
【請求項１７】
前記プリチャージ部は、
入力端に前記制御信号が入力されるナンドゲートと、
ゲート端が前記ナンドゲートの出力端に各々接続されて互いに直列に接続された複数のトランジスタとを備え、
複数の前記トランジスタの両端に外部供給電圧が印加されることを特徴とする請求項３に記載の半導体集積回路の増幅回路。
【請求項１８】
前記プリチャージ部は、前記トランジスタの接続端が前記アップ信号増幅部の出力端および前記ダウン信号増幅部の出力端に接続されることを特徴とする請求項１７に記載の半導体集積回路の増幅回路。