【手続補正書】
【提出日】平成22年4月27日(2010.4.27)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体装置
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
画素電極と、第１のトランジスタと、第２のトランジスタと、第１乃至第３の配線と、を有し、
前記画素電極は、前記第１のトランジスタのソース又はドレインの一方に電気的に接続されており、
前記第１のトランジスタのソース又はドレインの他方は、前記第１の配線に電気的に接続されており、
前記第１のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方に電気的に接続されており、
前記第２のトランジスタのソース又はドレインの他方は、前記第２の配線に電気的に接続されており、
前記第２のトランジスタのゲートは前記第３の配線に電気的に接続されており、
前記第１及び第２の配線は、前記第１及び第２のトランジスタの上方に位置しており、
前記第１及び第２の配線は、前記第３の配線と交差して配置されており、
前記第１及び第２の配線において電流が流れる方向は、前記画素電極の形状における長尺方向と平行であり、
前記第１のトランジスタのチャネル形成領域におけるキャリアの流れる方向は、前記第１及び第２の配線において電流が流れる方向と垂直方向であり、
前記第１のトランジスタは、前記第１及び第２の配線と重なる位置に配置されていることを特徴とする半導体装置。
【請求項２】
画素電極と、第１のトランジスタと、第２のトランジスタと、第１乃至第３の配線と、を有し、
前記画素電極は、前記第１のトランジスタのソース又はドレインの一方に電気的に接続されており、
前記第１のトランジスタのソース又はドレインの他方は、前記第１の配線に電気的に接続されており、
前記第１のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方に電気的に接続されており、
前記第２のトランジスタのソース又はドレインの他方は、前記第２の配線に電気的に接続されており、
前記第２のトランジスタのゲートは前記第３の配線に電気的に接続されており、
前記第１及び第２の配線は、前記第１及び第２のトランジスタの上方に位置しており、
前記第１及び第２の配線は、前記第３の配線と交差して配置されており、
前記第１及び第２の配線の形状における長尺方向は、前記画素電極の形状における長尺方向と平行であり、
前記第１のトランジスタのチャネル幅は、前記第１及び第２の配線の形状における長尺方向と垂直であり、
前記第１のトランジスタは、前記第１及び第２の配線と重なる位置に配置されていることを特徴とする半導体装置。
【請求項３】
画素電極と、第１のトランジスタと、第２のトランジスタと、第１乃至第３の配線と、を有し、
前記画素電極は、前記第１のトランジスタのソース又はドレインの一方に電気的に接続されており、
前記第１のトランジスタのソース又はドレインの他方は、前記第１の配線に電気的に接続されており、
前記第１のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方に電気的に接続されており、
前記第２のトランジスタのソース又はドレインの他方は、前記第２の配線に電気的に接続されており、
前記第２のトランジスタのゲートは前記第３の配線に電気的に接続されており、
前記第１及び第２の配線は、前記第１及び第２のトランジスタの上方に位置しており、
前記第１及び第２の配線は、前記第３の配線と交差して配置されており、
前記第１及び第２の配線において電流が流れる方向は、前記画素電極の形状における長尺方向と平行であり、
前記第１のトランジスタのチャネル幅は、前記第１及び第２の配線の形状における長尺方向と垂直であり、
前記第１のトランジスタは、前記第１及び第２の配線と重なる位置に配置されていることを特徴とする半導体装置。
【請求項４】
画素電極と、第１のトランジスタと、第２のトランジスタと、第１乃至第３の配線と、を有し、
前記画素電極は、前記第１のトランジスタのソース又はドレインの一方に電気的に接続されており、
前記第１のトランジスタのソース又はドレインの他方は、前記第１の配線に電気的に接続されており、
前記第１のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方に電気的に接続されており、
前記第２のトランジスタのソース又はドレインの他方は、前記第２の配線に電気的に接続されており、
前記第２のトランジスタのゲートは前記第３の配線に電気的に接続されており、
前記第１及び第２の配線は、前記第１及び第２のトランジスタの上方に位置しており、
前記第１及び第２の配線は、前記第３の配線と交差して配置されており、
前記第１及び第２の配線の形状における長尺方向は、前記画素電極の形状における長尺方向と平行であり、
前記第１のトランジスタのチャネル形成領域におけるキャリアの流れる方向は、前記第１及び第２の配線において電流が流れる方向と垂直方向であり、
前記第１のトランジスタは、前記第１及び第２の配線と重なる位置に配置されていることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記第２のトランジスタは、前記第１及び第２の配線と重なる位置に配置されていることを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一項において、
容量素子を有し、
前記容量素子の一方の電極は、前記第１の配線に電気的に接続されており、
前記容量素子の他方の電極は、前記第１のトランジスタのゲートに電気的に接続されており、
前記容量素子は、前記第１及び第２の配線と重なる位置に配置されていることを特徴とする半導体装置。
【請求項７】
請求項６において、
前記第１のトランジスタは、第１の半導体層を有し、
前記第２のトランジスタは、第２の半導体層を有し、
前記容量素子の一方の電極は、前記第１の半導体層の一部が用いられており、
前記容量素子の他方の電極は、前記第１のトランジスタのゲートの一部が用いられていることを特徴とする半導体装置。
【請求項８】
請求項６又は請求項７において、
容量素子を有し、
前記容量素子の一方の電極には、前記第１の配線の一部が用いられており、
前記容量素子の他方の電極は、前記第１のトランジスタのゲートの一部が用いられていることを特徴とする半導体装置。
【請求項９】
請求項１乃至請求項８のいずれか一項において、
前記第１のトランジスタはマルチゲート構造であり、
前記第１のトランジスタのチャネル幅方向は全て揃っていることを特徴とする半導体装置。
【請求項１０】
請求項１乃至請求項８のいずれか一項において、
前記第１のトランジスタはマルチゲート構造であり、
前記第１のトランジスタのチャネル形成領域においてキャリアの流れる方向は全て揃っていることを特徴とする半導体装置。
【請求項１１】
素子と、トランジスタと、第１の配線と、第２の配線と、を有し、
前記素子は、前記トランジスタのソース又はドレインの一方に電気的に接続されており、
前記トランジスタのソース又はドレインの他方は、前記第１の配線に電気的に接続されており、
前記トランジスタのゲートは前記第２の配線に電気的に接続されており、
前記第１の配線は、前記トランジスタの上方に位置しており、
前記第１の配線は、前記第２の配線と交差して配置されており、
前記第１の配線において電流が流れる方向は、前記素子の有する電極の長尺方向と平行であり、
前記第トランジスタのチャネル形成領域におけるキャリアの流れる方向は、前記第１の配線において電流が流れる方向と垂直方向であり、
前記トランジスタは、前記第１の配線と重なる位置に配置されていることを特徴とする半導体装置。
【請求項１２】
素子と、トランジスタと、第１の配線と、第２の配線と、を有し、
前記素子は、前記トランジスタのソース又はドレインの一方に電気的に接続されており、
前記トランジスタのソース又はドレインの他方は、前記第１の配線に電気的に接続されており、
前記トランジスタのゲートは前記第２の配線に電気的に接続されており、
前記第１の配線は、前記トランジスタの上方に位置しており、
前記第１の配線は、前記第２の配線と交差して配置されており、
前記第１の配線の形状における長尺方向は、前記素子の有する電極の長尺方向と平行であり、
前記トランジスタのチャネル幅は、前記第１の配線の形状における長尺方向と垂直であり、
前記トランジスタは、前記第１の配線と重なる位置に配置されていることを特徴とする半導体装置。
【請求項１３】
素子と、トランジスタと、第１の配線と、第２の配線と、を有し、
前記素子は、前記トランジスタのソース又はドレインの一方に電気的に接続されており、
前記トランジスタのソース又はドレインの他方は、前記第１の配線に電気的に接続されており、
前記トランジスタのゲートは前記第２の配線に電気的に接続されており、
前記第１の配線は、前記トランジスタの上方に位置しており、
前記第１の配線は、前記第２の配線と交差して配置されており、
前記第１の配線の形状における長尺方向は、前記素子の有する電極の長尺方向と平行であり、
前記第トランジスタのチャネル形成領域におけるキャリアの流れる方向は、前記第１の配線において電流が流れる方向と垂直方向であり、
前記トランジスタは、前記第１の配線と重なる位置に配置されていることを特徴とする半導体装置。
【請求項１４】
素子と、トランジスタと、第１の配線と、第２の配線と、を有し、
前記素子は、前記トランジスタのソース又はドレインの一方に電気的に接続されており、
前記トランジスタのソース又はドレインの他方は、前記第１の配線に電気的に接続されており、
前記トランジスタのゲートは前記第２の配線に電気的に接続されており、
前記第１の配線は、前記トランジスタの上方に位置しており、
前記第１の配線は、前記第２の配線と交差して配置されており、
前記第１の配線において電流が流れる方向は、前記素子の有する電極の長尺方向と平行であり、
前記トランジスタのチャネル幅は、前記第１の配線の形状における長尺方向と垂直であり、
前記トランジスタは、前記第１の配線と重なる位置に配置されていることを特徴とする半導体装置。
【請求項１５】
請求項１１乃至請求項１４のいずれか一項において、
前記素子は容量素子であることを特徴とする半導体装置。
【請求項１６】
請求項１１乃至請求項１４のいずれか一項において、
前記素子は有機メモリであることを特徴とする半導体装置。
【請求項１７】
請求項１１乃至請求項１４のいずれか一項において、
前記素子はセンサであることを特徴とする半導体装置。
【請求項１８】
請求項１１乃至請求項１７のいずれか一項において、
前記トランジスタはマルチゲート構造であり、
前記トランジスタのチャネル幅方向は全て揃っていることを特徴とする半導体装置。
【請求項１９】
請求項１１乃至請求項１７のいずれか一項において、
前記トランジスタはマルチゲート構造であり、
前記トランジスタのチャネル形成領域においてキャリアの流れる方向は全て揃っていることを特徴とする半導体装置。