(57)【要約】  電圧パルス（Ｖｉｍｐ）のランダムストリームを、調整されたデジタルデータのストリームに変換するための装置（１００）であって、当該装置が、ストリーム調整装置（１０）と、前記ストリーム調整装置（１０）の出力におけるアナログ／デジタル変換器（４）とを含み、前記変換器は、ある変換周波数でアナログ／デジタル変換を行い、前記ストリーム調整装置（１０）は、容量Ｋのバッファメモリを含み、ただし、Ｋは整数であり、およびＫ≧１であり、そのメモリには、受け取ったパルスの各々の場合の電圧信号が格納され、および前記バッファメモリの読み出しは、前記変換周波数で調節されることを特徴とする装置。【選択図】図３
2015502717.tif 000002
【特許請求の範囲】
【請求項１】
電圧パルス（Ｖｉｍｐ）のランダムストリームを、調整されたデジタルデータのストリームに変換するための装置（１００）であって、前記装置は、ストリーム調整装置（１０）と、前記ストリーム調整装置（１０）の出力におけるアナログ／デジタル変換器（４）とを含み、前記変換器は、ある変換周波数でアナログ／デジタル変換を行い、前記ストリーム調整装置（１０）は、Ｋ個のアナログメモリセルからなるバッファメモリ（１３）を含み、ただし、Ｋは整数であり、かつＫ≧１であり、当該メモリには、書き込み段階において、受け取ったパルスの各々の場合の電圧信号が格納され、および前記バッファメモリの読み出しは、前記変換周波数で調節され、および前記書き込みに対して非同期的に行われることを特徴とする装置。
【請求項２】
前記調整装置（１０）は、
入力において前記パルス（Ｖｉｍｐ）を受け取り、および受け取った各パルスに対して、その振幅が前記パルスの最大振幅に比例するアナログ信号（Ｖｉｎ）を生成する振幅検出ユニット（１２）であって、前記アナログ信号（Ｖｉｎ）が前記バッファメモリ（１３）に供給される振幅検出ユニットと、
入力において前記パルス（Ｖｉｍｐ）を受け取り、およびパルス検出時間の間に、高レベルに変化する第１の二値信号（Ｖｅｖｔ）を出力において生成するパルス検出ユニット（１１）であって、バッファメモリ（１３）に書き込むために、前記第１の二値信号（Ｖｅｖｔ）が制御手段（１４）に送られるパルス検出ユニット（１２）と、
を含むことを特徴とする請求項１に記載の装置（１００）。
【請求項３】
前記メモリセルは、Ｋ≧１の場合に、並列に配置されることを特徴とする請求項１または請求項２に記載の装置（１００）。
【請求項４】
前記メモリセルの各々は、
前記メモリセル（Ｃｅｌｌ）の入力と出力の間の直列の第１のスイッチ（１ａ）および第２のスイッチ（１ｂ）であって、前記第１のスイッチが、振幅検出ユニット（１２）の出力に接続され、および前記第２のスイッチが、前記変換器（４）の入力に接続される第１および第２のスイッチと、
両スイッチに共通のノードと、基準電位（Ｖｒｅｆ）との間に配置されたコンデンサ（Ｃｅ）と、
を含むことを特徴とする請求項３に記載の装置（１００）。
【請求項５】
前記バッファメモリ（１３）は、前記第１の二値信号（Ｖｅｖｔ）が高レベルに変化した場合に、前記第１のスイッチ（１ａ，２ａ，…，Ｋａ）をオン状態に変化させ、および前記変換周波数で第２の二値信号（Ｃｋ）が高レベルに変化した場合に、前記第２のスイッチ（１ｂ，２ｂ，…，Ｋｂ）をオン状態に変化させる制御手段（１４）をさらに含むことを特徴とする請求項４に記載の装置（１００）。
【請求項６】
光電検出器と、画素に関連する電子回路であって、前記光電検出器は、入射光子（ｐｈ）を受け取ること、および出力において電流パルス（ｉ）を放射することが可能であり、前記電子回路は、演算増幅器（Ａ１）の出力と反転入力との間に並列に配置された第１のコンデンサ（Ｃｉｎｔ）および第１の抵抗器（Ｒｐ）を含む集積回路（２）を含み、前記演算増幅器（Ａ１）の前記反転入力は、前記電流パルス（ｉ）を受け取り、前記集積回路は、出力において電圧パルス（Ｖｉｍｐ）を放射し、前記電子回路は、前記集積回路（２）の出力（Ｖｉｍｐ）を入力において受け取り、および出力において、調整されたデジタル信号を前記変換周波数で放射する、前述の請求項のいずれか一項に記載の変換装置（１００）も含むことを特徴とする光電検出器および電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特に、画像システムのための、アナログ／デジタル変換器の入力部で用いる電圧パルスのランダムストリームを調節するための装置に関する。
【背景技術】
【０００２】
画像システムは、広範な電磁放射に敏感（ｓｅｎｓｉｔｉｖｅ）な画素のマトリクスからなる。光電検出器および超小型電子回路が各画素に関連付けられている。
【０００３】
光電検出器は、それに対して敏感であるエネルギｈｖの光子の入射ストリームを受けると、当該入射ストリームに比例する電荷を生成する。その結果生じる電流は、その後、増幅されて、画素の電子回路によって処理される。当該電子回路は、当該検出器が受け取った光子のエネルギを測定することにより、可視画像を再構成するのに必要な信号を生成する。
【０００４】
画像システムの２つの重要な性質、すなわち、その空間分解能およびそのエネルギ分解能を考慮しなければならない。
【０００５】
空間分解能は、全ての画素に対して同一であると考えられ、画像の基本ポイントのサイズを規定する当該光電検出器の寸法に依存する。
【０００６】
一方、エネルギ分解能は、関連する光電検出器が受け取った全ての光子のエネルギを測定する当該電子回路の能力に依存する。実際には、受け取った一定の光子のエネルギの損失が、再構成された画像の分解能を低下させる可能性があることを理解されたい。
【０００７】
空間分解能を制御することは容易であるが、エネルギ分解能の向上は、当該電子回路の仕様と、当該電子回路に関する制約とによって限定される。実際には、当該画素に関する電子回路は、かなりの技術的制約を受け、とりわけ、当該電子回路は、低消費で、高い動特性を有していなければならない。
【０００８】
光電検出器と、画素に関連する超小型電子回路とからなるアセンブリのブロック図を図１に示す。光電検出器１は、入射光子ｐｈを受け取り、当該電子回路は、検出器１によって供給された信号を測定する前置増幅器２と、前置増幅器２によって供給された当該信号を処理するヘッド増幅装置３と、ヘッド増幅装置３によって供給された当該信号をデジタル化して、入射光子のエネルギヒストグラムを得るエネルギ定量化回路４とからなる。受け取った当該入射光子ｐｈのエネルギスペクトルは、このヒストグラムから得ることができる。
【０００９】
画像システムは、高速で到達する入射光子のエネルギを精密に測定できなければならない。現在の標準は、およそ１０７．ｓ−１．ｍｍ−２の入射光子ストリームに対して１％程度の検出分解能である。
【００１０】
これを実現するため、各画素のために、前置増幅器２、ヘッド増幅装置３および変換器４は、信号が検出器１からアナログ／デジタル変換器４へ送られる間の信号損失を可能な限り限定するために、高信号対雑音比を有していなければならない。
【００１１】
最も有効な低雑音前置増幅器は、電流積算器をもちいる増幅器である。図２は、検出器１に関連するそのようなアセンブリを示す。
【００１２】
検出器１は、光子ストリームに敏感な材料から形成された素子Ｍと、素子Ｍを高電圧ＨＴに接続する抵抗器Ｒとを含む。当該電流積算器回路は、コンデンサＣ１と、増幅器Ａ１と、コンデンサＣｉｎｔと、抵抗器Ｒｐとを含む。コンデンサＣ１は、増幅器Ａ１の非反転入力に設けられ、コンデンサＣｉｎｔおよび抵抗器Ｒｐは、増幅器Ａ１の反転入力と出力との間に並列に設けられている。
【００１３】
概略的には、光子が、十分なエネルギで材料Ｍ内に入った場合、当該光子が作用して、当該材料中に電荷を生成することができ、それらの電荷は、当該検出器に印加された電界の影響下で分離される。そして、素子Ｍは、光子ｐｈが検出されている間、検出電流ｉ（ｔ）を生成する。より具体的には、当該材料中で作用した各光子に対して、電流パルスが生成される。
【００１４】
検出器１の出力に設けられた前置増幅器２は、電流ｉ（ｔ）をパルスの形で受け取り、それに応答して、以下の数式によって与えられるパルスの形で、電圧Ｖｉｍｐ（ｔ）を生じさせる。
【００１５】
【数１】
2015502717.tif 000003
【００１６】
ただし、Ｑは、その半導体材料に作用する光子ｐｈによって生成された電荷の量である。
【００１７】
電子回路２によって供給された電圧Ｖｉｍｐ（ｔ）は、ヘッド増幅装置３の入力電圧に等しい。
【００１８】
ヘッド増幅装置３は、検出された光子のエネルギ、すなわち、電子回路２の出力で得られたパルスの振幅を測定できるようになっている。当該増幅装置は、例えば、信号対雑音比を最適化するために、電子回路２の出力に帯域通過フィルタを、および当該信号の最大パルスを測定するために、当該帯域通過フィルタの出力にピーク検出器を含むことができる。
【００１９】
次に、ヘッド増幅装置３は、その高さが、検出器１の端子で生成されたパルスに比例する、すなわち、光子ｐｈによって転送されたエネルギに比例する電圧パルスＥ（ｔ）を、当該検出器材料に供給する。
【００２０】
次いで、この電圧パルスＥ（ｔ）は、一般に、アナログ／デジタル変換器４である定量化回路４によってデジタル化される。このようにして得られた当該デジタル値は、所定のエネルギ閾値以上のエネルギ値を識別するようにプログラムされているコンピュータに供給される。
【００２１】
ヘッド増幅装置３の出力においては、変換器４の入力における電圧パルスＥ（ｔ）の到来の頻度はランダムである。
【００２２】
そして、アナログ／デジタル変換器は、入力電圧の処理時間に等しい変換時間を要することが分かっている。より具体的には、受け取った各パルスＥ（ｔ）に対して、当該変換器は、当該パルスの電圧を処理するために、期間φが必要であろう。その場合、当該パルスの電圧は、当該変換器のクロック期間に等しい変換段階中に処理されるといわれている。当該変換器の期間φの変換段階が終了すると、当該変換器は動作不能になり、および到来する各パルスは処理されない。そのため、検出器１が受け取ったいくつかの光子のエネルギデータが、当該電子回路内で失われ、その結果として、このことが、当該画素の検出分解能を低下させる。
【００２３】
変換時間φによるデータ損失率を推定するために、時間間隔ｔの間に受け取った、および変換器４の入力に到来するパルスＥ（ｔ）の数は、λ（λは、時間間隔当たりの平均発生回数）に等しいパラメータに関するポアソンの法則に従うと見なすものとする。
【００２４】
ｎ個のパルスが、時間ｔの間に受取られる可能性は、
【００２５】
【数２】
2015502717.tif 000004
【００２６】
ただし、
【００２７】
【数３】
2015502717.tif 000005
【００２８】
その場合、ある時間間隔内に、少なくとも１つのパルスを有する可能性は、
【００２９】
【数４】
2015502717.tif 000006
【００３０】
したがって、時間間隔ｔ＝１／１０λを選択した場合、当該間隔中のパルスＥ（ｔ）の出現の可能性は以下のとおりである。
【００３１】
【数５】
2015502717.tif 000007
【００３２】
換言すれば、当該パルスのほぼ１０％が、平均λよりも１０倍大きい割合で生じる。
【００３３】
アナログ／デジタル変換器４の場合、その変換時間は、例えば、Ｔｓ＝１／１０λ’であり、アナログ／デジタル変換器４の出力におけるデータ損失率は、約１０％である。これは、可視画像を再構成するのに必要な情報の１０％が失われていることを意味する。
【００３４】
当該変換器の出力ストリームμが一定である理想的な事例を考えた場合、アナログ／デジタル変換器４は、１％程度の損失率を得るために、当該ストリームの平均値λの約１００倍に等しい速度で作動する。このことは、アナログ／デジタル変換器４の動特性および変換時間を増加させることに存する。このような当該アナログ／デジタル変換器の能力の向上は、その消費、すなわち、約画素に関連する電子装置の消費の実質的な増加を引き起こすであろう。数千画素からなるマトリクスのスケールにおいては、そのような消費の増加は、特に著しいであろう。
【００３５】
したがって、次の問題が生じ、すなわち、現在の画像システムは、当該画素に関連する当該アナログ／デジタル変換器により、パルスのランダムストリームを処理するための限定された能力に起因する損失率が高すぎる。そのため、このような画像システムは、特定の用途、特に、高い検出分解能を要する医療用途には適していない。
【００３６】
当該アナログ／デジタル変換器の能力を高めることに存するであろう明白な解決策は、当該画素のマトリクスの全体的性能に関しては適切ではない。
【発明の概要】
【発明が解決しようとする課題】
【００３７】
前述の理由により、本発明の目的は、アナログ／デジタル変換器の性能を向上させることなく、この変換器の出力におけるデータ損失率を低減できるようになっている当該アナログ／デジタル変換器に結合された装置を提案することである。
【００３８】
第二には、本発明の目的は、高検出分解能を備えた画素のマトリクスからなる画像システムを提案することである。
【課題を解決するための手段】
【００３９】
本発明は、電圧パルスのランダムストリームを、調整されたデジタルデータ（ｄｉｇｉｔａｌ  ｄａｔａ）のストリームに変換するための装置であって、当該装置が、ストリーム調整装置と、前記ストリーム調整装置の出力におけるアナログ／デジタル変換器とを含み、前記変換器は、ある変換周波数でアナログ／デジタル変換を行い、前記ストリーム調整装置は、容量Ｋのバッファメモリを含み、ただし、Ｋは整数であり、およびＫ≧１であり、そのメモリには、受け取ったパルスの各々の場合の電圧信号が格納され、および前記バッファメモリの読み出しは、前記変換周波数で調節されることを特徴とする装置によって特徴付けられる。
【００４０】
当該調整装置は、
入力において前記パルスを受け取り、および受け取った各パルスに対して、その振幅が前記パルスの最大振幅に比例するアナログ信号を生成する振幅検出ユニットであって、前記アナログ信号が前記バッファメモリに供給される振幅検出ユニットと、
入力において前記パルスを受け取り、およびパルス検出時間の間に、高レベルに変化する第１の二値信号を出力において生成するパルス検出ユニットであって、前記バッファメモリに書き込むために、前記第１の二値信号が制御手段に送られるパルス検出ユニットと、
を含む。
【００４１】
容量Ｋの前記バッファメモリは、選択的にＫ個のアナログメモリセルからなり、前記メモリセルは、Ｋ＞１の場合、並列に配置される。
【００４２】
各メモリセルは、
・前記メモリセルの入力と出力の間の直列の第１のスイッチおよび第２のスイッチであって、前記第１のスイッチが、当該振幅検出ユニットの出力に接続され、および前記第２のスイッチが、前記変換器の入力に接続される第１および第２のスイッチと、
・当該両スイッチに共通のノードと、基準電位との間に配置されたコンデンサと、
を含む。
【００４３】
また、当該バッファメモリは、前記第１の二値信号が高レベルに変化した場合に、前記第１のスイッチをオン状態に変化させ、および当該変換周波数で第２の二値信号が高レベルに変化した場合に、前記第２のスイッチをオン状態に変化させる制御手段も含む。
【００４４】
また、本発明は、光電検出器と、画素に関連する電子回路とにも関連し、前記光電検出器は、入射光子を受け取ること、および出力において電流パルスを放射することが可能であり、前記電子回路は、演算増幅器の出力と反転入力との間に並列に配置された第１のコンデンサおよび第１の抵抗器を含む集積回路を含み、前記演算増幅器の前記反転入力は、前記電流パルスを受け取り、前記集積回路は、出力において電圧パルスを放射し、前記電子回路は、前記集積回路の出力を入力において受け取り、および出力において、調整されたデジタル信号を前記変換周波数で放射する、上記で定義したような変換装置も含むことを特徴とする。
【図面の簡単な説明】
【００４５】
【図１】光電検出器と、画素に関連する超小型電子回路とからなる最新のアセンブリのブロック図を示す。
【図２】図１の画素における、光電検出器に関連する前置増幅器のアセンブリを示す。
【図３】本発明に従って、電圧パルス（Ｖｉｍｐ）のランダムストリームを、調整されたデジタルデータのストリームに変換するための装置を概略的に示す。
【図４】異なる特性パラメータに対してプロットした、図３に示す変換装置の損失率を表す曲線を示す。
【図５】本発明の好適な実施形態による変換装置の略図を示す。
【図６】図５の拡大図を示す。
【図７】図７ａ及び図７ｂは、本発明の好適な実施形態による、特性インジケータを得ることができる変換装置のバッファメモリの論理手段の構成を示す。
【図８】本発明の好適な実施形態による、変換装置のバッファメモリを制御するための手段の入力および出力における特性信号のタイミング図を示す。
【図９】超小型電子回路が、本発明の好適な実施形態による変換装置を含む場合の、光電検出器と、画素に関連する超小型電子回路とからなるアセンブリのブロック図を示す。
【発明を実施するための形態】
【００４６】
本発明のその他の特徴および利点は、添付図面を参照して、本発明の選択的な実施形態を読むことで明らかになる。
【００４７】
図３は、本発明による、電圧パルスのランダムストリームを、調整されたデジタルデータのストリームに変換するための装置の略図を示す。
【００４８】
より具体的には、変換装置１００は、調整装置１０と、当該調整装置の出力に配置されたアナログ／デジタル変換器４とを含む。アナログ／デジタル変換器４は、そのクロック信号の周期Ｔｃｋ以下の変換時間φを有している。変換装置１００は、電圧パルスを信号Ｖｉｍｐ（ｔ）の形で受け取る。
【００４９】
調整装置１０は、容量Ｋのバッファメモリ１３を含み、ただし、Ｋは、１以上の整数であり、そのバッファメモリには、受け取った各パルスの電圧信号が格納される。当該パルスはランダムに到来することに留意して、当該バッファメモリへの書き込みもランダムに行われることを理解されたい。
【００５０】
バッファメモリ１３に格納された当該電圧信号は、書き込みの方法とは対照的に、非同期的に読み出される。実際には、バッファメモリ１３の読み出しは、変換器４のクロック信号の周期と同一の周期で調整される。
【００５１】
したがって、調整装置１０の出力においては、当該パルスのランダムストリームの各パルスの出現が、アナログ／デジタル変換器４の変換段階の開始と合わされているかのように、全てが行われる。そのため、調整装置１０は、アナログ待ち行列として機能する。
【００５２】
本発明によってもたらされる利点を説明するため、以下で、待ち行列の数学理論について説明する。実際には、当該調整装置の当該バッファメモリは、ケンドールの記号（Ｋｅｎｄａｌｌ’ｓ  ｎｏｔａｔｉｏｎ）を用いるＭ／Ｇ／１／Ｋタイプの待ち行列と見なすことができる。次の論文、すなわち、“Ｍ／Ｇ／ｃ／Ｋ  ｂｌｏｃｋｉｎｇ  ｐｒｏｂａｂｉｌｉｔｙ  ｍｏｄｅｌｓ  ａｎｄ  ｓｙｓｔｅｍ  ｐｅｒｆｏｒｍａｎｃｅ”，Ｊ．ＭｃＧｒｅｇｏｒ  Ｓｍｉｔｈ，Ｐｅｒｆｏｒｍａｎｃｅ  Ｅｖａｌｕａｔｉｏｎ  ５２（２００３）２３７−２６７について説明する。
【００５３】
非限定的に、および計算を簡単にするために、変換器４の変換時間は一定であり、そのため必然的に決定論的であり、および当該パルスの入力ストリームはポアソンストリームであると見なされる。
【００５４】
変換装置１００は、λで示される入力ストリームを受け取り、それは、所定の時間間隔の場合のパルスの平均到来数に等しい。
【００５５】
変換装置４は、データのセットを処理して、μで示される出力ストリームを生成し、当該ストリームは、単純に当該変換器の出力ストリームである。
【００５６】
そのため、変換装置１００は、平均サービス時間中の入力ストリームに等しいトラフィックρ＝λ／μを生成する。
【００５７】
ブロッケージ（ｂｌｏｃｋａｇｅ）の確率ＰＫは、次の式で求められる。
【００５８】
【数６】
2015502717.tif 000008
【００５９】
ただし、Ｋは、バッファメモリ１３の容量である。
【００６０】
当該変換装置のブロッケージの確率ＰＫは、変換時間φの間に、データを処理することができない確率に等しい。したがって、これは損失率である。
【００６１】
図４は、異なる値Ｋおよび一定の値λに対するトラフィックの関数ρとしての損失率ＰＫを示す。
【００６２】
曲線Ａは、Ｋ＝０の場合の損失率ＰＫ、すなわち、当該アナログ／デジタル変換器単独の損失率を示す。
【００６３】
曲線Ａ（Ｋ＝０）と曲線Ｂ（Ｋ＝１）を比較することにより、当該アナログ待ち行列によって実施される調整が、ストリームμの標準偏差の低減をもたらすことが観測されるであろう。
【００６４】
ストリームμの標準偏差は、より高容量Ｋのバッファメモリよりも小さいことに留意し、曲線Ｃ（Ｋ＝２）、Ｄ（Ｋ＝４）、Ｅ（Ｋ＝８）、Ｆ（Ｋ＝１６）およびＧ（Ｋ＝３２）を参照する。非常に高い値のＫは、損失率がゼロに近い場合、（平均値λの）入力ストリームの標準偏差に略等しい出力レートμを得ることを可能にするであろう。
【００６５】
したがって、例えば、曲線Ａを曲線Ｅと比較した場合、曲線Ａの値ｍ１において、ρ＝０．１、１／μ＝１０ｎｓであり、およびその損失は、１０％程度であることが観測される。曲線Ｅの値ｍ２においては、ρ＝０．８、１／μ＝８ｎｓであり、その損失は、０．７％程度である。
【００６６】
その結果、曲線Ｅと曲線Ａとの間で、当該損失は、１３という因数で分割され、また、μは、８という因数で分割される。このことから、当該バッファメモリの容量Ｋを増加させることにより、技術的制約および当該アナログ／デジタル変換器の損失率を低減することが可能であることが推論される。
【００６７】
有利には、十分に高い値のＫが、所望の損失率の低減、アナログ／デジタル変換器４の必要な性能および待ち行列のサイズの間の適切な妥協を得るように選択される。Ｋ≧１が採用され、および好ましくは、ｌ≧１の場合、Ｋ＝２ｌである。
【００６８】
図５は、本発明の実施形態による変換装置の略図を示す。
【００６９】
より具体的には、本発明による、パルスのランダムストリームを調整するための装置１０は、パルス検出器１１と、最大振幅検出器１２と、バッファメモリ１３とを含む。
【００７０】
パルス検出器１１と最大振幅検出器１２はともに、信号Ｖｉｍｐ（ｔ）を受け取る。
【００７１】
パルス検出器１１は、デジタル回路が利用することのできる二値信号Ｖｅｖｔ（ｔ）を生成する。より具体的には、パルス検出器１１の入力で受け取った各電圧パルスＶｉｍｐ（ｔ）に対して、信号Ｖｅｖｔ（ｔ）は、当該パルスの期間、高レベルに変化する。パルス検出器１１がパルスを少しも検出しない場合、パルス検出器１１の出力における二値信号Ｖｅｖｔ（ｔ）は、低レベルのままである。例えば、パルス検出器１１は、当業者が容易に作ることのできる比較器回路または差動回路を用いて形成することができる。
【００７２】
最大振幅検出器１２は、それが受け取った電圧パルスＶｉｍｐ（ｔ）の最大振幅を測定する。受け取った各パルスに対して、当該検出器は、その高さが、当該受け取ったパルスの最大振幅に比例するアナログ信号Ｖｉｎ（ｔ）を送る。その結果、信号Ｖｉｎ（ｔ）は、信号Ｖｅｖｔ（ｔ）と同期している電圧Ｖｉｍｐ（ｔ）のサンプリングと比較することができる。最大振幅検出器１２は、例えば、ピーク検出器回路によって形成することができ、その実施は、当業者には公知である。
【００７３】
容量Ｋのバッファメモリ１３は、並列に配置されたＫ個のメモリセルＣｅｌｌからなる。図５においては、メモリセルが１つだけ図示されている。メモリセルＣｅｌｌの各々は、メモリセルＣｅｌｌの入力と出力との間の並列の第１のスイッチ１ａおよび第２のスイッチ１ｂと、両スイッチの共通ノードと、基準Ｖｒｅｆ（ｔ）の第１の基準電位との間に配置されたコンデンサＣｅとを含む。
【００７４】
第１のスイッチ１ａまたは書き込みスイッチは、最大振幅検出器１２の出力に接続され、第２のスイッチ１ｂまたは読み出しスイッチは、アナログ／デジタル変換器４の入力に接続されることが意図されている。
【００７５】
メモリセルＣｅｌｌの出力電圧は、Ｖｏｕｔ（ｔ）で示されている。
【００７６】
制御手段１４は、第２のスイッチ１ｂの開閉に対する第１のスイッチ１ａの開閉を非同期的に制御できるようになっている。第１のスイッチ１ａのオンまたはオフ状態への切り替えは、パルス検出器１１から来ている二値信号Ｖｅｖｔ（ｔ）が高論理レベルであるか、または低論理レベルであるかに依存しているが、第２のスイッチのオンまたはオフ状態への切り替えは、当該変換器のクロック信号から生じる、または、当該変換器のクロック信号と同位相の信号から生じる二値信号Ｃｋの論理状態に依存している。
【００７７】
第１のスイッチ１ａと第２のスイッチ１ｂをともに、同時にオン状態にすることができないことが要求されるのは明らかである。
【００７８】
当該メモリセルの書き込みスイッチ１ａがオン状態である場合、すなわち、パルスが検出されると、検出されたパルスの期間にわたって、メモリセルＣｅｌｌが電圧Ｖｉｎ（ｔ）を受け取る。そして、当該検出されたパルスに相当する電気信号が、充電されているコンデンサＣｅに転送され、制御手段１４がメモリセルＣｅｌｌに書き込む。
【００７９】
当該メモリセルの読み出しスイッチ１ｂがオン状態になると、すなわち、当該クロック信号が高レベルである場合、周期Ｔｃｋにわたって、コンデンサＣｅは放電され、および信号Ｖｏｕｔ（ｔ）を伝送する。後者は、信号Ｖｉｎ（ｔ）に対して遅延している信号Ｖｉｍｐ（ｔ）のサンプルである。その後、メモリセルＣｅｌｌが読み出される。
【００８０】
信号Ｖｉｍｐ（ｔ）の形でランダムに到来するパルスのストリームは、調整されたサンプルで形成された信号Ｖｏｕｔ（ｔ）を供給するように、本発明による装置によって調整されることは理解されるであろう。
【００８１】
各段が基本的なメモリセルを含むＫ個の段を並列に配置することの１つの利点は、当該メモリセル間で電荷の転送がないため、当該信号の劣化を防ぐということである。
【００８２】
図６は、図５に示すバッファメモリ１３の拡大図を示す。
【００８３】
当該バッファメモリの異なるメモリセルは同一である。そのため、コンデンサＣｅの値、および書き込みスイッチ１ａ，２ａ，…，Ｋａおよび読み出しスイッチ１ｂ，２ｂ，…，Ｋｂの技術仕様は、当該メモリセルの各々に対して同じである。
【００８４】
制御手段１４は、入力において、二値信号Ｖｅｖｔ（ｔ）およびクロック信号Ｃｋを受け取る。出力においては、制御手段１４は、まず、Ｋ個の書き込みスイッチをオン状態に変えることができる書き込み信号Ｗｒを、次に、Ｋ個の読み出しスイッチをオン状態に変えることができるようになっている読み出し信号Ｒｄを供給する。
【００８５】
制御手段１４は、当該パルスを制御するためのＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ，Ｆｉｒｓｔ  Ｏｕｔ）スタックとして機能する。
【００８６】
実際には、当該メモリセルが「空いている（ｆｒｅｅ）」か、または「使われている（ｏｃｃｕｐｉｅｄ）」かを示す二値使用インジケータＪ（ｋ）が各メモリセルｋと関連付けられており、ｋ＝１，…，Ｋである。セルｋは、そのコンデンサＣｅに含まれている信号が読み出されていない場合に、すなわち、制御手段１４によって当該読み出しスイッチにメモリセルｋの読み出しスイッチｋｂをオン状態に変えるための読み出し信号Ｒｄ（ｋ）が送られていない場合に、「使われている」とされる。
【００８７】
バッファメモリ１３のメモリセルｋが「使われている」場合、その二値使用インジケータＪ（ｋ）は１に等しく、また、当該メモリセルが「空いている」場合には０に等しい。
【００８８】
使われているセルを読み出すと、当該二値使用インジケータが０に設定される。
【００８９】
パルスがパルス検出器１１によって検出されると、当該パルスの期間にわたって、信号Ｖｅｖｔ（ｔ）が高レベルに変化する。当該バッファメモリの第１の空いているメモリセルｋ（ｋ＝１，…，Ｋ、ただし、Ｋは正の整数）の二値使用インジケータＪ（ｋ）は１に変わり、したがって、セルメモリｋが使われる。同時に、制御手段１４は、当該セルメモリに書き込むために、書き込み信号Ｗｒ（ｋ）をセルメモリｋの書き込みスイッチｋａに送って、当該スイッチをオン状態に変える。
【００９０】
そして、その間に、書き込みスイッチｋａがオン状態になっている当該パルスの期間θにわたって、セルメモリｋのコンデンサＣｅに書き込みが行われる。その場合、他のメモリセルの書き込みスイッチは、期間θにわたって開いている。
【００９１】
２つの書き込みスイッチ１ａ，２ａ，…，Ｋａを同時にオン状態にすることができないため、各関連信号は、単一のメモリセルにのみ書き込むことができる。
【００９２】
当該読み出しスイッチは、周期的に制御され、およびその制御は、Ｋ個の非重複位相のジェネレータによって実施される。
【００９３】
Ｋは、有利には、制御手段１４における二値論理の設定を容易にするために、２の倍数であり、および好ましくは、２の累乗である。この説明の残りの部分では、Ｋは２の累乗であると見なしている。
【００９４】
より具体的には、当該ジェネレータは、値２ＮのＮビットの二進ワードを供給する、周期Ｔｃｋのクロック信号によって調整されるＫを法とする二進カウンタからなる。
【００９５】
本発明による装置は、高周波数での動作が意図されているため、当該カウンタは、有利には、同期的である。
【００９６】
周期Ｔｃｋのクロックは、好ましくは、当該変換器のクロックである。この説明の残りの部分では、当該クロック信号は、当該アナログ／デジタル変換器から来ていると見なしている。
【００９７】
当該カウンタの出力において、Ｎ〜Ｋの復号器は、二値ワード２Ｎを、周期ＴｃｋのＫ個の位相ｐｈｉ（１），…，ｐｈｉ（Ｋ）変換する。各位相は、メモリセルに固有の読み出し位相に対応している。そのため、周期Ｔｃｋは、その間に、メモリセルの読み出しスイッチ１ｂ，２ｂ，…，ｋｂが、当該セルの読み出し中にオン状態になっている時間に等しい。
【００９８】
最後に、２つの読み出しスイッチ１ｂ，２ｂ，…，Ｋｂの同時導通を防ぐために、ＲＳタイプのトグルスイッチが、非重複的なＫ個の位相ｐｈｉ（１），…，ｐｈｉ（Ｋ）生成する。
【００９９】
位相ｐｈｉ（１），…，ｐｈｉ（Ｋ）、当該セルの二値使用インジケータＪ（１），…，Ｊ（Ｋ）は、論理ＡＮＤゲートの入力にあり、その出力は、読み出し信号Ｒｄ（１），…，Ｒｄ（Ｋ）である。したがって、メモリセルｋの場合、読み出し信号Ｒｄ（ｋ）は、（ｋ）＝ｐｈｉ（ｋ）．Ｊ（ｋ）によって定義される。
【０１００】
したがって、メモリセルｋが、対応する読み出し位相ｈｉ（ｋ）の間に読み出される場合、次の関係Ｒｄ（ｋ）＝ｐｈｉ（ｋ）．Ｊ（ｋ）＝１．Ｊ（ｋ）が当てはまる。
【０１０１】
その結果、セルｋが「使われている」場合、Ｒｄ（ｋ）＝１である。
【０１０２】
したがって、読み出しは、他の書き込みスイッチが開いている間、制御手段１４が、その間に読み出し信号Ｒｄ（ｋ）を読み出しスイッチｋｂへ送って当該スイッチをオン状態に変える期間Ｔｃｋにわたって、メモリセルｋのコンデンサＣｅの放電を伴って行われる。
【０１０３】
次の読み出し位相ｐｈｉ（ｋ＋１）において、セルｋの二値使用インジケータＪ（ｋ）が０に設定される。したがって、セルｋは空いている。
【０１０４】
逆に、セルｋが空いている場合、Ｒｄ（ｋ）＝ｐｈｉ（ｋ）．Ｊ（ｋ）＝１．Ｊ（ｋ）＝０である。したがって、読み出し信号は読み出しスイッチｋｂへ送られない。
【０１０５】
所定のセルの場合、書き込みスイッチ１ａ，２ａ，…，Ｋａおよび読み出しスイッチ１ｂ，２ｂ，…，Ｋｂは、同時にオン状態にすることができないため、所定のセルの場合、その読み出しは、書き込みとずれることを明確に理解されたい。書き込み期間θは、読み出し時間と比較して小さい。出力抵抗Ｒの下流の回路による値Ｃのメモリコンデンサのフィルレートは、１−ｅｘｐ（−ｔ／ＲＣ）に等しい。書き込み期間ｔ＝５ＲＣは、典型的には、９９％以上の充電を示す。例えば、Ｃ＝０．２ｐＦおよびＲ＝１ｋΩの場合、ｔ＝１ｎｓが得られる。
【０１０６】
制御手段１４は、所定のセルが空き次第、このセルに書き込みを始めるように選択的に構成されている。この説明の残りの部分では、このセルが第１のセル１であると見なす。
【０１０７】
そのために、制御手段１４は、有利には、第１のセルに書き込みを始めるための手段を含む。
【０１０８】
それに伴って、論理手段を用いることにより、インジケータＡＪおよびＪＭ１を作り出すことができる。
【０１０９】
図７ａおよび図７ｂは、それぞれ、インジケータＡＪおよびＪＭ１を得ることのできる論理手段１５，１６を示す。
【０１１０】
インジケータＡＪは、入力において、Ｋ個のメモリセルの二値使用インジケータを受け取る論理ＯＲゲート１５によって供給される。
【０１１１】
ＡＪ＝０の場合、信号を含むメモリセルはない。全てのセルが空いている。逆に、ＡＪ＝１の場合は、当該バッファメモリは、読み出される１つ以上のセルを含んでいる。
【０１１２】
インジケータＪＭ１は、論理ＯＲゲート１６ａと、論理インバータゲート１６ｂとからなる論理ゲート１６によって供給される。論理ＯＲゲート１６ａは、入力において、最後のセルの二値使用インジケータＪ（ｋ）と、ｎｏｔＡＪで示されるＡＪの逆信号とを受け取る。信号ｎｏｔＡｊは、入力において、信号ＡＪを受け取る論理インバータゲート１６ｂによって供給される。
【０１１３】
当該バッファメモリの全てのセルが空いている（ｎｏｔＡＪ＝１）場合、または、最後のセルＫが使われている（Ｊ（ｋ）＝１）場合、インジケータＪＭ１＝１である。この場合、制御手段１４は、まず、検出された次のパルスに相当する電気信号を第１のメモリセルに書き込む。
【０１１４】
制御手段１４は、バッファメモリ１３の動作および使用負荷をモニタできるようになっている他のインジケータを含むことができる。そのため、バッファメモリ１３の使用割合を測定するために、他のインジケータを設けることができる。
【０１１５】
有利には、制御手段１４をゼロにリセットする手段を設けることができる。それが作動された場合、このゼロリセット手段は、ゼロリセット信号を制御手段１４に送信して、それらをリセットすることができる。
【０１１６】
図８は、８に等しい容量のバッファメモリに対する制御手段１４の特性信号のシミュレーションのためのタイミング図を示す。値Ｋ＝８は、調整装置１０の能力と、使用するメモリセルＣｅｌｌの数との間の満足のいく妥協である。当然、８以上または８以下のＫの値を選択することができ、およびＫ＝８の場合の実施例としてここで示す説明は、依然として通用する。
【０１１７】
当該特性信号は、まず、信号Ｖｅｖｔ（ｔ）および読み出し位相ｐｈｉ（１），…，ｐｈｉ（８）であり、次に、制御手段１４の出力信号であり、これらは、インジケータＡＪおよび書き込み信号Ｗｒ（１），…Ｗｒ（８）および読み出し信号Ｒｄ（１），…Ｒｄ（８）に対する信号である。
【０１１８】
当該装置は、当該パルスが到来する前に、制御手段１４のゼロリセットコマンドによってゼロにリセットされる。したがって、それは、全てのメモリセルが空いている初期状態になっている。
【０１１９】
インジケータＡＪは、第１の事象ｅｖｔ１がＡＪ＝０およびそれに伴ってＪＭ＝１に達する前は、ゼロになっている。そのため、制御手段１４は、メモリセル１に書き込む。
【０１２０】
第１のパルスが検出されると、信号Ｖｅｖｔ（ｔ）が、図８においてピークｅｖｔ１で示される高レベルに変化する。二値使用インジケータは１、すなわち、Ｊ（１）＝１に変わり、対応する書き込み信号Ｗｒ（１）が、制御手段１４によってスイッチ１ａに送られて、第１のパルスの期間、当該スイッチがオン状態に変わる。
【０１２１】
セル１が使われている限り、すなわち、それが読み出されていない限り、制御手段１４は、次の検出パルスのために、空いているメモリセル２に対する二値使用インジケータを生成するであろう。本発明者等の実施例において、第２のパルスの検出時には、信号Ｖｅｖｔ（ｔ）が、ピークｅｖｔ２で示される高レベルに変化し、制御手段１４は、二値使用インジケータＪ（２）＝１を生成して、書き込み信号Ｗｒ（２）をセル２の書き込みスイッチ２ａに送って、当該スイッチをオン状態に変化させる。
【０１２２】
これらの両方の検出されたパルス、すなわちピークｅｖｔ１およびｅｖｔ２の場合、２つのみの二値使用インジケータが生成される。したがって、他の二値使用インジケータは、ゼロである。その結果として、対応する書き込み信号が、セル３，４，５，６，７，８へ送られる。
【０１２３】
本発明者等の実施例において、期間Ｔｃｋは８０ｎｓである。したがって、読み出しは、８０ｎｓの周期で調整される。
【０１２４】
ピークｅｖｔ１において、当該読み出し位相は、位相ｐｈｉ（５）の状態を示す曲線によって示すように、セル５の位相である。したがって、メモリセル５は空いているため、当該読み出し信号は、Ｒｄ（ｋ）＝ｐｈｉ（５）．Ｊ（５）＝０である。そのため、セル５の読み出しスイッチには信号は送られない。同様に、信号Ｒｄ（６），Ｒｄ（７），Ｒｄ（８）はゼロである。
【０１２５】
時間Ｔ１において、第２のパルスの受け取り時間ｅｖｔ２の後、当該読み出し位相は、位相Ｐｈｉ（１）の状態を示す曲線によって示すように、セル１の位相である。この場合、Ｒｄ（１）＝ｐｈｉ（１）．Ｊ（１）＝１である。そのため、読み出し信号が第１のメモリセルの読み出しスイッチ１ｂへ送られて、メモリセル１が「読み出される」。
【０１２６】
次の読み出し位相、すなわち、Ｐｈｉ（２），Ｒｄ（２）＝１において、セル１の二値使用インジケータＪ（１）は０に設定される。同様に、読み出し位相Ｐｈｉ（３）において、メモリセル２の二値使用インジケータＪ（２）が０に設定される。
【０１２７】
第３のパルスが検出されると、信号Ｖｅｖｔ（ｔ）は、ピークｅｖｔ３で示される高レベルに変化する。この時点で、全てのセルは空いている。したがって、インジケータＡＪは、信号ＡＪで示す曲線によって示すようにゼロである。その結果として、インジケータＪＭ１は、１に等しい。したがって、制御手段１４は、次のパルスに相当する電気信号をメモリセル１に「書き込む」ことになる。
【０１２８】
その結果、ピークｅｖｔ３に応答して、制御手段１４は、二値使用インジケータＪ（１）を生成して、書き込み信号Ｗｒ（１）をセル１へ送って、スイッチ１ａをオン状態に変化させる。ピークｅｖｔ４，ｅｖｔ５，ｅｖｔ６に対応するパルスは、それぞれ、メモリセル２，３，４に書き込まれる。
【０１２９】
したがって、第４のパルスの検出時、すなわちピークｅｖｔ４には、二値使用インジケータＪ（２）＝１が生成されて、対応する書き込み信号Ｗｒ（２）がセル２へ送られ、第５のパルスの検出時ピークｅｖｔ５には、二値使用インジケータＪ（３）＝１が生成されて、対応する書き込み信号Ｗｒ（５）がセル３へ送られ、および第６のパルスの検出時、すなわちピークｅｖｔ６には、二値使用インジケータＪ（４）＝１が生成されて、対応する書き込み信号Ｗｒ（４）がセル４へ送られる。
【０１３０】
これらのパルスの場合、４つのみの二値使用インジケータが生成される。そのため、他の二値使用インジケータＪ（５），…，Ｊ（８）はゼロである。セル５，６，７，８には対応する書き込み信号は送られない。
【０１３１】
第３のパルスの受け取り時、すなわち、ｅｖｔ３において、当該読み出し位相は、Ｐｈｉ（３）の論理状態を示す曲線によって示すように、メモリセル３の位相である。したがって、メモリセル３は、この時点で空いているため、当該読み出し信号は、Ｒｄ（３）＝０である。同様に、信号Ｒｄ（４），Ｒｄ（５），Ｒｄ（６），Ｒｄ（７），Ｒｄ（８）はゼロである。
【０１３２】
読み出しサイクルがセル１に戻ったとき、すなわち、時間Ｔ２において、Ｒｄ（１）＝ｐｈｉ（１）．Ｊ（１）＝１である。そのため、読み出し信号が、第１のセルの読み出しスイッチへ送られる。次の読み出し位相において、すなわち、Ｐｈｉ（２）Ｒｄ（２）＝１であり、およびセル１の二値使用インジケータが０に設定される。同様に、読み出し位相Ｐｈｉ（３）において、Ｒｄ（３）＝１であり、およびセル２の二値使用インジケータが０に設定され、および読み出し位相Ｐｈｉ（４）においては、Ｒｄ（４）＝１であり、およびセル３の二値使用インジケータが０に設定される。
【０１３３】
セル４の二値使用インジケータは、読み出し位相Ｐｈｉ（５）においてゼロにリセットされる。
【０１３４】
読み出し位相Ｐｈｉ（４）が終了すると、ＡＪ＝０となる。その結果、次のパルスの受け取り時には、制御手段１４は、まずセル１に書き込むことになる。
【０１３５】
セル８が使われている、すなわち、Ｊ（８）＝１の場合、インジケータＪＭ１が用いられる。この場合、インジケータＪＭ１は１に等しく、制御手段１４は、まず、次のパルスに相当する電気信号をセル１に書き込む。
【０１３６】
変換装置１００は、図５に示すように、市販のコンポーネントを有する個別の電子装置を用いて形成することができる。
【０１３７】
本発明による調整装置は、集積化することができ、およびＣＭＯＳ技術を用いる超小型電子集積に適している。このような実施形態には、安価であり、特に電力消費量に関して、優れた特性を得ることが可能であるという効果がある。
【０１３８】
当該スイッチは、好ましくは、ＭＯＳＦＥＴトランジスタであり、およびこの場合、コンデンサＣｅの値の増加は、（ｋＴ／Ｃノイズと呼ばれる）再充電ノイズを低減することを可能にする。
【０１３９】
通常の０．１３μｍのＣＭＯＳ技術を用いる組み込みが優先的に選択される。当該装置は、特定の回路、または、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）の形で形成することができる。
【０１４０】
当該調整装置は、次の制約、すなわち、
１つの回路から他の回路への分散を限定するための技術的変化に対する低感受性、
・環境変化に対する低感受性、
・低雑音性、
・高い動特性、
・低消費電力、
を備えている。
【０１４１】
０．１３μｍＣＭＯＳ技術を用いる調整装置１０の算定した負担（ｅｎｃｕｍｂｒａｎｃｅ）は、８００μｍ２である。この負担を、同じ技術を用いて形成し、２００×４００μｍ２＝８００００μｍ２で評価した、８ビット、１２．５ＭＨｚのアナログ／デジタル変換器の負担と比較すると、提案した調整装置１０は、当該変換器の面積の１％を占め、およびＫ＝８の場合、「（速度×損失）の積」という制約を１００で割ることを可能にすることが観察される。
【０１４２】
上述した変換装置１００は、画素に関連付けられた電子回路に集積化することができる。
【０１４３】
より具体的には、図９は、当該電子回路が、本発明の好適な実施形態に従って形成された変換装置１００を含む場合の、光電検出器、および画素に関連する電子回路のブロック図を示す。
【０１４４】
検出器１は、上述したように、図２に関連している。検出器１は、有利には、ＣｄＺｎＴｅまたはＣｄＴｅ：ＣｌさらにはＣｄＴｅ：Ｉｎ等の半導体材料Ｍで形成された光電素子と、それを高電圧源ＨＴに接続する抵抗器Ｒとを含む。当該検出器の出力は、当該検出器によって送られた電流パルスｉ（ｔ）に応答して電圧Ｖｉｍｐ（ｔ）を供給する前置増幅器２に接続されている。
【０１４５】
本発明による変換装置１００は、前置増幅器２の出力に配置されている。当該変換装置は、入力において、電圧Ｖｉｍｐ（ｔ）を受け取る。変換器４から来るクロック信号Ｃｋは、読み出し信号Ｒｄを用いて、当該装置の読み出しスイッチを制御するために、一連のランダムな電圧パルスを調整するための装置１００の制御手段１４へ送られる。
【０１４６】
変換装置１００を、画素に関連する超小型電子回路に組み込むことは、あまり高速ではないアナログ／デジタル変換器を用いながらも、画素のマトリクスを備える画像システムの検出分解能を高めることを可能にする。
【０１４７】
このような画像システムは、当該ストリームがランダムである場合に、用途を見出すであろう。当該システムは、特に医療分野に用いることができる。
【図１】
2015502717.tif 000009
【図２】
2015502717.tif 000010
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2015502717.tif 000016
【図９】
2015502717.tif 000017
【国際調査報告】
2015502717.tif 000018
2015502717.tif 000019
2015502717.tif 000020
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