【手続補正書】
【提出日】平成22年7月1日(2010.7.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のノード（ノードＴ）によって制御される第１のインバータおよび第２のノード（ノードＢ）によって制御される第２のインバータをクロス接続して構成されたフリップフロップを有する不揮発性半導体記憶装置であって、
前記第１のインバータは直列に接続された第１の負荷トランジスタ（ＭＰ２）および第１の記憶トランジスタ（ＭＣＮ２）を含み、
前記第２のインバータは直列に接続された第２の負荷トランジスタ（ＭＰ１）および第２の記憶トランジスタ（ＭＣＮ１）を含み、
前記第１および第２の記憶トランジスタは、しきい値電圧制御可能な記憶トランジスタで構成され、
前記第１の記憶トランジスタのドレインは前記第２のノードに接続され、前記第２の記憶トランジスタのドレインは前記第１のノードに接続され、
ワード線（ＷＬ）によって制御される第１のゲートトランジスタ（ＭＮ１）および第２のゲートトランジスタ（ＭＮ２）を含み、
第１のビット線（ＢＬＴ）は第１のゲートトランジスタを介して前記第１のノードに接続され、第２のビット線（ＢＬＢ）は第２のゲートトランジスタを介して前記第１のノードに接続され、
前記第１の記憶トランジスタのソースおよび前記第２の記憶トランジスタのソースはそれぞれ直接ソース線（ＳＬ）に共通に接続されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１の記憶トランジスタおよび前記第２の記憶トランジスタは、それぞれチャネルホットエレクトロンをトラップするサイドスペーサをさらに含むことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１の記憶トランジスタおよび前記第２の記憶トランジスタの各ドレイン周辺領域には前記第１の記憶トランジスタおよび前記第２の記憶トランジスタの各ソース周辺領域の不純物濃度に比べて低い不純物濃度を有する領域を有することを特徴する請求項１または請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１および第２の負荷トランジスタの各ソースに接続され、前記各ソースに共通の電圧を印加する電圧供給線（ＶＰＳ）と、
前記第１および第２の負荷トランジスタの各ウエルに接続され、前記各ウエルに共通の電圧を印加する電圧供給線（ＶＰＭ）とをさらに含むことを特徴とする請求項１乃至請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
アレイ状に配列されて、メモリセルアレイを構成する不揮発性半導体記憶装置であって、
前記不揮発性半導体記憶装置は第１のノード（ノードＴ）によって制御される第１のインバータおよび第２のノード（ノードＢ）によって制御される第２のインバータをクロス接続して構成されたフリップフロップを含み、
前記第１のインバータは直列に接続された第１の負荷トランジスタ（ＭＰ２）および第１の記憶トランジスタ（ＭＣＮ２）を含み、
前記第２のインバータは直列に接続された第２の負荷トランジスタ（ＭＰ１）および第２の記憶トランジスタ（ＭＣＮ１）を含み、
前記第１および第２の負荷トランジスタの各ソースはそれぞれ共通の電圧を印加する電圧供給線（ＶＰＳ）に接続され、
前記第１および第２の負荷トランジスタの各ウエルはそれぞれ共通の電圧を印加する電圧供給線（ＶＰＭ）に接続され、
前記第１および第２の記憶トランジスタは、しきい値電圧制御可能な記憶トランジスタで構成され、
前記第１の記憶トランジスタのドレインは前記第２のノードに接続され、前記第２の記憶トランジスタのドレインは前記第１のノードに接続され、
ワード線（ＷＬ）によって制御される第１のゲートトランジスタ（ＭＮ１）および第２のゲートトランジスタ（ＭＮ２）を含み、
第１のビット線（ＢＬＴ）は第１のゲートトランジスタを介して前記第１のノードに接続され、第２のビット線（ＢＬＢ）は第２のゲートトランジスタを介して前記第１のノードに接続され、
前記第１の記憶トランジスタのソースおよび前記第２の記憶トランジスタのソースはそれぞれ直接ソース線（ＳＬ）に共通に接続されていることを特徴とする不揮発性半導体記憶装置。
【請求項６】
前記電圧供給線（ＶＰＳ）と前記電圧供給線（ＶＰＭ）と前記ソース線とは前記メモリセルアレイ全体で共通に設けられ、前記電圧供給線（ＶＰＳ）、前記電圧供給線（ＶＰＭ）および前記ソース線は一体で制御されることを特徴とする請求項５に記載の不揮発性半導体記憶装置。
【請求項７】
前記第１のインバータは前記第１の負荷トランジスタと並列に接続された第１のプリチャージトランジスタ（ＭＰ４）をさらに含み、前記第２のインバータは前記第２の負荷トランジスタと並列に接続された第２のプリチャージトランジスタ（ＭＰ３）をさらに含むことを特徴とする請求項１乃至請求項４に記載の不揮発性半導体記憶装置。
【請求項８】
第１のノード（ノードＴ）によって制御される第１のインバータおよび第２のノード（ノードＢ）によって制御される第２のインバータをクロス接続して構成されたフリップフロップを有する不揮発性半導体記憶装置であって、
前記第１のインバータは直列に接続された第１の負荷トランジスタ（ＭＰ２）および第１の記憶トランジスタ（ＭＣＮ２）と前記第１の負荷トランジスタと並列に接続された第１のプリチャージトランジスタ（ＭＰ４）とを含み、
前記第２のインバータは直列に接続された第２の負荷トランジスタ（ＭＰ１）および第２の記憶トランジスタ（ＭＣＮ１）と前記第２の負荷トランジスタと並列に接続された第２のプリチャージトランジスタ（ＭＰ３）とを含み、
前記第１および第２の記憶トランジスタは、しきい値電圧制御可能な記憶トランジスタで構成され、
前記第１の記憶トランジスタのドレインは前記第２のノードに接続され、前記第２の記憶トランジスタのドレインは前記第１のノードに接続され、
ワード線（ＷＬ）によって制御される第１のゲートトランジスタおよび第２のゲートトランジスタを含み、
第１のビット線（ＢＬＴ）は第１のゲートトランジスタ（ＭＮ１）を介して前記第１のノードに接続され、第２のビット線（ＢＬＢ）は第２のゲートトランジスタ（ＭＮ２）を介して前記第１のノードに接続され、
前記第１の記憶トランジスタのソースは第１のソース線（ＳＬＢ）に直接接続され、前記第２の記憶トランジスタのソースは第２のソース線（ＳＬＴ）に直接接続されていることを特徴とする不揮発性半導体記憶装置。
【請求項９】
前記第１の記憶トランジスタおよび前記第２の記憶トランジスタは、それぞれチャネルホットエレクトロンをトラップするサイドスペーサをさらに含むことを特徴とする請求項８に記載の不揮発性半導体記憶装置。
【請求項１０】
前記第１の記憶トランジスタおよび前記第２の記憶トランジスタの各ドレイン周辺領域には前記第１の記憶トランジスタおよび前記第２の記憶トランジスタの各ソース周辺領域の不純物濃度に比べて低い不純物濃度を有する領域を有することを特徴する請求項８または請求項９に記載の不揮発性半導体記憶装置。
【請求項１１】
前記第１および第２の負荷トランジスタの各ソースに接続され、前記各ソースに共通の電圧を印加する電圧供給線（ＶＰＳ）と、
前記第１および第２の負荷トランジスタの各ウエルに接続され、前記各ウエルに共通の電圧を印加する電圧供給線（ＶＰＭ）とをさらに含むことを特徴とする請求項８乃至請求項１０に記載の不揮発性半導体記憶装置。
【請求項１２】
第１のノード（ノードＴ）によって制御される第１のインバータおよび第２のノード（ノードＢ）によって制御される第２のインバータをクロス接続して構成されたフリップフロップを有する不揮発性半導体記憶装置であって、
前記第１のインバータは直列に接続された第１の負荷トランジスタ（ＭＰ２）および第１の記憶トランジスタ（ＭＣＮ２）と前記第１の負荷トランジスタと並列に接続された第１のプリチャージトランジスタ（ＭＰ４）とを含み、
前記第２のインバータは直列に接続された第２の負荷トランジスタ（ＭＰ１）および第２の記憶トランジスタ（ＭＣＮ１）と前記第２の負荷トランジスタと並列に接続された第２のプリチャージトランジスタ（ＭＰ３）とを含み、
前記第１および第２の記憶トランジスタは、しきい値電圧制御可能な記憶トランジスタで構成され、
前記第１の記憶トランジスタのドレインは前記第２のノードに接続され、前記第２の記憶トランジスタのドレインは前記第１のノードに接続され、
ワード線によって制御される第１のゲートトランジスタおよび第２のゲートトランジスタを含み、
第１のビット線（ＢＬＴ）は第１のゲートトランジスタ（ＭＮ１）を介して前記第１のノードに接続され、第２のビット線（ＢＬＢ）は第２のゲートトランジスタ（ＭＮ２）を介して前記第１のノードに接続され、
前記第１の記憶トランジスタのソースおよび前記第２の記憶トランジスタのソースはそれぞれ直接ソース線（ＳＬ）に共通に接続され、
前記第１の負荷トランジスタと前記第１の記憶トランジスタとの間に第１のスイッチトランジスタ（ＭＰ６）が配置され、前記第２のノードと前記第１の記憶トランジスタとの間に第２のスイッチトランジスタ（ＭＮ４）が配置され、
前記第２の負荷トランジスタと前記第２の記憶トランジスタとの間に第３のスイッチトランジスタ（ＭＰ５）が配置され、前記第１のノードと前記第２の記憶トランジスタとの間に第４のスイッチトランジスタ（ＭＮ３）が配置されていることを特徴とする不揮発性半導体記憶装置。
【請求項１３】
書き込みは前記第１のビット線または前記第２のビット線にＶｃｃを印加することを特徴とする請求項１乃至請求項１２に記載の不揮発性半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
［不揮発性半導体記憶装置］
請求項１の発明は、第１のノード（ノードＴ）によって制御される第１のインバータおよび第２のノード（ノードＢ）によって制御される第２のインバータをクロス接続して構成されたフリップフロップを有する不揮発性半導体記憶装置であって、第１のインバータは直列に接続された第１の負荷トランジスタ（ＭＰ２）および第１の記憶トランジスタ（ＭＣＮ２）を含み、第２のインバータは直列に接続された第２の負荷トランジスタ（ＭＰ１）および第２の記憶トランジスタ（ＭＣＮ１）を含み、第１および第２の記憶トランジスタは、しきい値電圧制御可能な記憶トランジスタで構成され、第１の記憶トランジスタのドレインは第２のノードに接続され、第２の記憶トランジスタのドレインは第１のノードに接続され、ワード線（ＷＬ）によって制御される第１のゲートトランジスタ（ＭＮ１）および第２のゲートトランジスタ（ＭＮ２）を含み、第１のビット線（ＢＬＴ）は第１のゲートトランジスタを介して第１のノードに接続され、第２のビット線（ＢＬＢ）は第２のゲートトランジスタを介して第１のノードに接続され、第１の記憶トランジスタのソースおよび第２の記憶トランジスタのソースはそれぞれ直接ソース線（ＳＬ）に共通に接続されていることを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
請求項２の発明は、請求項１の発明において、第１の記憶トランジスタおよび第２の記憶トランジスタは、それぞれチャネルホットエレクトロンをトラップするサイドスペーサをさらに含むことを特徴とする。
ことを特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
請求項３の発明は、請求項１，２の発明において、第１の記憶トランジスタおよび第２の記憶トランジスタの各ドレイン周辺領域には第１の記憶トランジスタおよび第２の記憶トランジスタの各ソース周辺領域の不純物濃度に比べて低い不純物濃度を有する領域を有することを特徴とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
請求項４の発明は、請求項１乃至請求項３の発明において、第１および第２の負荷トランジスタの各ソースに接続され、前記各ソースに共通の電圧を印加する電圧供給線（ＶＰＳ）と、第１および第２の負荷トランジスタの各ウエルに接続され、前記各ウエルに共通の電圧を印加する電圧供給線（ＶＰＭ）とをさらに含むことを特徴とする。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
請求項５の発明は、アレイ状に配列されて、メモリセルアレイを構成する不揮発性半導体記憶装置であって、不揮発性半導体記憶装置は第１のノード（ノードＴ）によって制御される第１のインバータおよび第２のノード（ノードＢ）によって制御される第２のインバータをクロス接続して構成されたフリップフロップを含み、第１のインバータは直列に接続された第１の負荷トランジスタ（ＭＰ２）および第１の記憶トランジスタ（ＭＣＮ２）を含み、第２のインバータは直列に接続された第２の負荷トランジスタ（ＭＰ１）および第２の記憶トランジスタ（ＭＣＮ１）を含み、第１および第２の負荷トランジスタの各ソースはそれぞれ共通の電圧を印加する電圧供給線（ＶＰＳ）に接続され、第１および第２の負荷トランジスタの各ウエルはそれぞれ共通の電圧を印加する電圧供給線（ＶＰＭ）に接続され、第１および第２の記憶トランジスタは、しきい値電圧制御可能な記憶トランジスタで構成され、第１の記憶トランジスタのドレインは第２のノードに接続され、第２の記憶トランジスタのドレインは第１のノードに接続され、ワード線（ＷＬ）によって制御される第１のゲートトランジスタ（ＭＮ１）および第２のゲートトランジスタ（ＭＮ２）を含み、第１のビット線（ＢＬＴ）は第１のゲートトランジスタを介して第１のノードに接続され、第２のビット線（ＢＬＢ）は第２のゲートトランジスタを介して第１のノードに接続され、第１の記憶トランジスタのソースおよび第２の記憶トランジスタのソースはそれぞれ直接ソース線（ＳＬ）に共通に接続されていることを特徴とする。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
請求項６の発明は、請求項５の発明において、電圧供給線（ＶＰＳ）と電圧供給線（ＶＰＭ）とソース線とはメモリセルアレイ全体で共通に設けられ、電圧供給線（ＶＰＳ）、電圧供給線（ＶＰＭ）およびソース線は一体で制御されることを特徴とする。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
請求項７の発明は、請求項１乃至請求項４の発明において、第１のインバータは第１の負荷トランジスタと並列に接続された第１のプリチャージトランジスタ（ＭＰ４）をさらに含み、第２のインバータは第２の負荷トランジスタと並列に接続された第２のプリチャージトランジスタ（ＭＰ３）をさらに含むことを特徴とする。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
請求項８の発明は、第１のノード（ノードＴ）によって制御される第１のインバータおよび第２のノード（ノードＢ）によって制御される第２のインバータをクロス接続して構成されたフリップフロップを有する不揮発性半導体記憶装置であって、第１のインバータは直列に接続された第１の負荷トランジスタ（ＭＰ２）および第１の記憶トランジスタ（ＭＣＮ２）と第１の負荷トランジスタと並列に接続された第１のプリチャージトランジスタ（ＭＰ４）とを含み、第２のインバータは直列に接続された第２の負荷トランジスタ（ＭＰ１）および第２の記憶トランジスタ（ＭＣＮ１）と第２の負荷トランジスタと並列に接続された第２のプリチャージトランジスタ（ＭＰ３）とを含み、第１および第２の記憶トランジスタは、しきい値電圧制御可能な記憶トランジスタで構成され、第１の記憶トランジスタのドレインは第２のノードに接続され、第２の記憶トランジスタのドレインは第１のノードに接続され、ワード線（ＷＬ）によって制御される第１のゲートトランジスタおよび第２のゲートトランジスタを含み、第１のビット線（ＢＬＴ）は第１のゲートトランジスタ（ＭＮ１）を介して第１のノードに接続され、第２のビット線（ＢＬＢ）は第２のゲートトランジスタ（ＭＮ２）を介して第１のノードに接続され、第１の記憶トランジスタのソースは第１のソース線（ＳＬＢ）に直接接続され、第２の記憶トランジスタのソースは第２のソース線（ＳＬＴ）に直接接続されていることを特徴とする。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
請求項９の発明は、請求項８の発明において、第１の記憶トランジスタおよび第２の記憶トランジスタは、それぞれチャネルホットエレクトロンをトラップするサイドスペーサをさらに含むことを特徴とする。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
請求項１０の発明は、請求項８または請求項９の発明において、第１の記憶トランジスタおよび第２の記憶トランジスタの各ドレイン周辺領域には第１の記憶トランジスタおよび第２の記憶トランジスタの各ソース周辺領域の不純物濃度に比べて低い不純物濃度を有する領域を有することを特徴とする。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
請求項１１の発明は、請求項８乃至請求項１０の発明において、第１および第２の負荷トランジスタの各ソースに接続され、前記各ソースに共通の電圧を印加する電圧供給線（ＶＰＳ）と、第１および第２の負荷トランジスタの各ウエルに接続され、前記各ウエルに共通の電圧を印加する電圧供給線（ＶＰＭ）とをさらに含むことを特徴とする。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
請求項１２の発明は、第１のノード（ノードＴ）によって制御される第１のインバータおよび第２のノード（ノードＢ）によって制御される第２のインバータをクロス接続して構成されたフリップフロップを有する不揮発性半導体記憶装置であって、第１のインバータは直列に接続された第１の負荷トランジスタ（ＭＰ２）および第１の記憶トランジスタ（ＭＣＮ２）と第１の負荷トランジスタと並列に接続された第１のプリチャージトランジスタ（ＭＰ４）とを含み、第２のインバータは直列に接続された第２の負荷トランジスタ（ＭＰ１）および第２の記憶トランジスタ（ＭＣＮ１）と第２の負荷トランジスタと並列に接続された第２のプリチャージトランジスタ（ＭＰ３）とを含み、前記第１および第２の記憶トランジスタは、しきい値電圧制御可能な記憶トランジスタで構成され、第１の記憶トランジスタのドレインは第２のノードに接続され、第２の記憶トランジスタのドレインは第１のノードに接続され、ワード線によって制御される第１のゲートトランジスタおよび第２のゲートトランジスタを含み、第１のビット線（ＢＬＴ）は第１のゲートトランジスタ（ＭＮ１）を介して前記第１のノードに接続され、第２のビット線（ＢＬＢ）は第２のゲートトランジスタ（ＭＮ２）を介して第１のノードに接続され、第１の記憶トランジスタのソースおよび第２の記憶トランジスタのソースはそれぞれ直接ソース線（ＳＬ）に共通に接続され、第１の負荷トランジスタと第１の記憶トランジスタとの間に第１のスイッチトランジスタ（ＭＰ６）が配置され、第２のノードと第１の記憶トランジスタとの間に第２のスイッチトランジスタ（ＭＮ４）が配置され、第２の負荷トランジスタと第２の記憶トランジスタとの間に第３のスイッチトランジスタ（ＭＰ５）が配置され、第１のノードと第２の記憶トランジスタとの間に第４のスイッチトランジスタ（ＭＮ３）が配置されていることを特徴とする。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
請求項１３の発明は、請求項１乃至請求項１２の発明において、書き込みは第１のビット線または第２のビット線にＶｃｃを印加することを特徴とする。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】削除
【補正の内容】
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】削除
【補正の内容】
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】削除
【補正の内容】
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】削除
【補正の内容】
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】削除
【補正の内容】
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】削除
【補正の内容】
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】削除
【補正の内容】
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】削除
【補正の内容】
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】削除
【補正の内容】
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】削除
【補正の内容】
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】削除
【補正の内容】
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】削除
【補正の内容】
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】削除
【補正の内容】
【手続補正２８】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】削除
【補正の内容】
【手続補正２９】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】削除
【補正の内容】
【手続補正３０】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【００４３】
これにより、一方のインバータの記憶トランジスタのしきい値電圧を上昇させる書き込み時、および、書き込んだ記憶トランジスタのしきい値電圧を下降させる消去時においても、ワード線，ビット線はＶｃｃレベルで動作させればよくなり、周辺回路の小型化や高速読み出しが可能になる。