【誤訳訂正書】
【提出日】平成22年3月25日(2010.3.25)
【誤訳訂正１】
【訂正対象書類名】明細書
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【書類名】      明細書
【発明の名称】  電界効果トランジスタ及びその製造方法
【特許請求の範囲】
【請求項１】  第１の導電型のドーパントを有する半導体基板と、
前記半導体基板の表面から当該半導体基板中に所定の深さ延びるゲート形成溝と、
前記第１の導電型と反対の第２の導電型のドーパントを有し、前記半導体基板の表面から当該半導体基板中に延び、前記溝の所定の深さよりも浅い第１の深さでウェル接合を形成するドープされたウェルと、
前記第１の導電型のドーパントを有し、前記溝の長さに沿って前記半導体基板の表面から当該半導体基板中に延びた前記溝の両側に位置して第２の深さでソース接合を形成する一対のドープされたソース領域と、
第２の導電型のドーパントを有し、一対のゲート形成溝の間に位置して前記ドープされたウェルの内側に形成された高濃度ドープボディ領域であって、前記ソース接合よりも深く前記ドープされたウェルよりも浅い深さで高濃度ドープボディ接合を形成し、前記半導体基板の表面下のある深さにおいてピーク濃度を生じる領域を有する当該高濃度ドープボディ領域と、
を含む電界効果トランジスタであって、
電圧がトランジスタに印加されたときに、ピーク電界が前記溝から離れるようにウェルと溝の深さに対する高濃度ドープボディ領域の深さが選択されている電界効果トランジスタ。
【請求項２】  電圧がトランジスタに印加されたときピーク電界が前記半導体の前記溝から離隔するように、前記第２の深さでウェル接合に対して前記高濃度ドープボディ接合の位置が調整されている、請求項１の電界効果トランジスタ。
【請求項３】  前記ドープされたウエルがほぼ平坦な底をもっている、請求項１の電界効果トランジスタ。
【請求項４】  前記溝が丸められた上方隅部および下方隅部をもっている、請求項１の電界効果トランジスタ。
【請求項５】  前記ドープされた高濃度ドープボディ領域のピーク濃度の領域が前記ドープされたウェルとほぼ接合する位置で第２の導電型のドーパントを注入して形成されている、請求項１の電界効果トランジスタ。
【請求項６】  前記溝には誘電体材料が並んで置かれるとともに当該溝が導電体材料でほぼ充たされ、前記溝をほぼ充たす前記導電体材料は前記基板の表面に対して窪んでいる、請求項１の電界効果トランジスタ。
【請求項７】  前記トランジスタを囲む電界成端構造を含んだ、請求項１の電界効果トランジスタ。
【請求項８】  前記端構造は前記基板の第２のドープされた領域内に延びる前記第２の導電型のドーパントを有するドープされた領域を含み、前記端のドープされた領域と前記基板の第２のドープされた領域との間にＰＮ接合を形成する、請求項７の電界効果トランジスタ。
【請求項９】  前記端構造が溝を含む、請求項７の電界効果トランジスタ。
【請求項１０】  前記端構造が前記トランジスタを囲む複数の同心状の成端溝を含む、請求項７の電界効果トランジスタ。
【請求項１１】  前記溝が前記トランジスタの溝とほぼ同じ深さに延びている、請求項９の電界効果トランジスタ。
【請求項１２】  前記高濃度ドープボディ領域と前記ドープされたウェルとの間に形成された前記接合部が急峻な接合であり、これによって電圧がトランジスタに印加されたときに、ピーク電界の位置が前記溝から離れ前記急峻な接合に移動する、請求項１の電界効果トランジスタ。
【請求項１３】  前記急峻な接合が二重注入プロセスで形成される、請求項１２の電界効果トランジスタ。
【請求項１４】  前記第２の導電型のドーパントを有し前記溝の深さよりも深く基板内に延びる深くドープされた領域をトランジスタのセル配列の周りにさらに有する、請求項１の電界効果トランジスタ。
【請求項１５】  前記深くドープされた領域が前記基板とＰＮ接合ダイオードを形成する、請求項１４の電界効果トランジスタ。
【請求項１６】  第１の導電型のドーパントを有する半導体基板を提供し、
前記半導体基板の第１の表面から当該半導体基板内の第１の深さに延びる複数のゲート形成溝を形成し、
前記複数の溝の各々にゲート誘電体材料を並べ、
誘電体の並べられた溝の各々を導電体材料でほぼ充たし、
前記基板に前記第１の導電型と反対の第２の導電型のドーパントを有するドープされたウェルを前記複数の溝の前記第１の深さよりも浅い第２の深さまで形成し、
前記ドープされたウェルの内側に、前記溝の長さに沿って基板の表面から半導体基板内に前記第２の深さよりも浅い第３の深さまで延びた前記溝の両側に、前記第１の導電型のドーパントを有する一対のソース領域を形成し、
前記第２の導電型のドーパントを有し、前記ソース領域の第３の深さよりも下で前記ドープされたウェルの前記第２の深さよりも上の第４の深さで前記ドープされたウェルと接合を形成する高濃度ドープボディを前記ドープされたウェルの内側で一対のゲート形成溝の間に配置して形成し、
電圧がトランジスタに印加されたときに、ピーク電界が前記溝の近傍から前記高濃度ドープボディに向かって移動するようにウェルと溝の深さに対する高濃度ドープボディの深さを調整し、そして前記高濃度ドープボディのドーパントプロファイルを調整する、溝型電界効果トランジスタの製造方法。
【請求項１７】  前記高濃度ドープボディのドーパントプロファイルを調整する前記ステップは、ほぼ前記第４の深さの位置で前記高濃度ドープボディにおいてドーパントのピーク濃度が形成する、請求項１６の溝型電界効果トランジスタの製造方法。
【請求項１８】  前記第２の導電型のドーパントを有し、前記溝の前記第１の深さよりも深い第４の深さに基板中に延びた深くドープされた領域をトランジスタのセル配列の周りに形成するステップを更に含む、請求項１６の溝型電界効果トランジスタの製造方法。
【請求項１９】  深くドープされた領域を形成する前記ステップは、トランジスタの破壊電圧を改善するための前記基板とのＰＮ接合ダイオードを形成する、請求項１８の溝型電界効果トランジスタの製造方法。
【請求項２０】  高濃度ドープボディを形成する前記ステップは、二重注入プロセスである、請求項１６の溝型電界効果トランジスタの製造方法。
【請求項２１】  前記二重注入プロセスは、
前記高濃度ドープボディの第１のドープされた部分を形成するために、第１のエネルギーレベルと第１の線量で前記第１の導電型のドーパントの第１注入と、
前記高濃度ドープボディの第２のドープされた部分を形成するために、第２のエネルギーレベルと第２の線量で前記第１の導電型のドーパントの第２注入と、を含む、請求項２０の溝型電界効果トランジスタの製造方法。
【請求項２２】  前記第１注入がほぼ前記第４の深さに行われる、請求項２１の溝型電界効果トランジスタの製造方法。
【請求項２３】  前記第１のエネルギーレベルは前記第２のエネルギーレベルよりも高い、請求項２１の溝型電界効果トランジスタの製造方法。
【請求項２４】  前記第１の線量は前記第２の線量よりも高い、請求項２３の溝型電界効果トランジスタの製造方法。
【請求項２５】  高濃度ドープボディを形成する前記ステップは、前記半導体基板の前記表面にドーパントソースの使用を含む、請求項１６の溝型電界効果トランジスタの製造方法。
【請求項２６】  複数の溝を形成する前記ステップは、長手軸に沿って平行に延びた複数の溝をパターニングしそしてエッチングするステップを含む、請求項１６の溝型電界効果トランジスタの製造方法。
【請求項２７】  前記基板の表面に隣接する溝との間で接続領域を形成するステップを更に含む、請求項２６の溝型電界効果トランジスタの製造方法。
【請求項２８】  接続領域を形成する前記ステップは、ソース接続領域と高濃度ドープボディ接続領域とを交互に形成するステップを含む、請求項２７の溝型電界効果トランジスタの製造方法。
【請求項２９】  接続領域を形成する前記ステップは、高濃度ドープボディ接続領域を囲む梯子状のソース接続領域を形成するステップを含む、請求項２７の溝型電界効果トランジスタの製造方法。
【請求項３０】  高濃度ドープボディ接続領域を囲む梯子状のソース接続領域を形成する前記ステップは、
前記高濃度ドープボディ接続領域を覆うために前記半導体基板の表面にパターン化されたソース阻止マスクを形成し、
前記梯子状のソース接続領域を形成するために前記第１の導電型のドーパントを注入する、ステップを含む、請求項２９の溝型電界効果トランジスタの製造方法。
【請求項３１】  高濃度ドープボディ接続領域を囲む梯子状のソース接続領域を形成する前記ステップは、前記高濃度ドープボディ接続領域を露出するためのパターン化された誘電体層を前記半導体基板の表面に形成するステップを含む、請求項２９の溝型電界効果トランジスタの製造方法。
【請求項３２】  前記ソース領域が前記高濃度ドープボディの前に形成される、請求項１６の溝型電界効果トランジスタの製造方法。
【請求項３３】  半導体基板を提供する前記ステップは、
前記基板の第１の表面とは反対の第２の表面にドレイン接続領域を形成し、
前記ドレイン接続領域の上にほぼ一様にドープされたエピタキシャル層を形成する、ステップを含む、請求項１６の溝型電界効果トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電界効果トランジスタ、特に溝型ＤＭＯＳトランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】
電力電界効果トランジスタ、すなわちＭＯＳＦＥＴ（酸化金属半導体電界効果トランジスタ）は半導体工業において良く知られている。ＭＯＳＦＥＴの１つの型にＤＭＯＳ（２重拡散金属酸化膜半導体）トランジスタがある。ＤＭＯＳトランジスタは、代表的にその上にエピタキシャル層が成長された基板と、ドープされたソース接合、ドープされた高濃度ボディ、高濃度ボディと同じ型（ｐまたはｎ）にドープされたウエルと、ゲート電極を含む。溝型ＤＭＯＳトランジスタにおいては、ゲート電極は垂直な溝である。高濃度ボディは代表的に溝の底部より深く拡散されて、溝の底の隅部における電界を最小にして、アバランシェ絶縁破壊による装置の損傷を防いでいる。溝は導電性のポリシリコンで充たされ、ポリシリコンは一般に過剰エッチングして、溝のを囲む表面から完全に除去されるのを確実にする。この過剰エッチングは一般にポリシリコンの頂部と半導体基板の表面（すなわちエピタキシャル層の表面）との間に凹部を残すことになる。この凹部の深さはソース接合の深さより浅くなるように注意深く制御しなければならない。もし、凹部がソース接合よりも深くなるとソースはゲートから外れて、オン状態で高抵抗となり、しきい値を高くし、もしかすると非作動のトランジスタになるかもしれない。
【０００３】
ソースとドレイン接合はｐ型、またはｎ型ドーパントがドープされ、何れの場合もボディは反対型のドーパントがドープされる。例えばｎ型のソースとドレインに対してはボディはｐ型となる。ソースとドレインにｐ型キャリアがドープされたＤＭＯＳトランジスタはｐチャネルと呼ばれる。ｐチャネルＤＭＯＳトランジスタにおいて、トランジスタのゲートに負電圧が印加されると、電流がソース領域からボディのチャネル領域、エピタキシャル層の積層領域および基板を通り、ドレイン領域に流れる。反対に、ソースとドレインにｎ型キヤリアがドープされたＤＭＯＳトランジスタはｎチャネルと呼ばれる。ｎチャネルＤＭＯＳトランジスタにおいてトランジスタのゲートに正電圧が印加されると、電流はドレインからソースに流れる。
【０００４】
ＤＭＯＳトランジスタは導通状態における低ソース・ドレイン抵抗（Ｒdson）と低い寄生容量をもつのが好ましい。トランジスタは「パンチスル−」を避ける構造でなければならない。パンチスル−は、高いドレイン−ソース電圧の印加によりボディ領域の空乏領域がソース領域まで延びて、トランジスタがオフになるべきときにボディ領域を介して好ましくない導通路が形成されるとき起こる。最後にトランジスタは良好な「堅実性(ruggedness)」、すなわち、ＤＭＯＳトランジスタに本来存在する寄生トランジスタを導通するのに高い活性化電流が必要であるようにしなければならない。
【０００５】
一般に、１つのトランジスタを形成するのに多数のＭＯＳＦＥＴセルが並列に接続される。セルは、それぞれの溝が格子パターンに配置され、その全側面が溝の壁で囲まれる、という閉鎖セル構成に配置され得る。あるいは、セルは、それぞれの溝が縞状パターンに配置され、その２つの側面のみが溝の壁で囲まれる、という開放セル構成に配置され得る。トランジスタがその上に形成されるシリコンダイの周辺（縁部）において接合（不純物添加領域）を終了するのに電界成端技術が利用される。これは、破壊電圧を、ダイの中央部分に位置する活性トランジスタセルの特性のみによって制御する場合に比べて高くする傾向がある。
【０００６】
【課題を解決するための手段】
本発明は、良好な均一性と高いセル密度をもち、容易に設計できる開放セル配置をもった電界効果トランジスタを提供する。好ましい溝型ＤＭＯＳトランジスタは低いＲdsonと、低い寄生容量、優れた信頼性、アバランシェ絶縁破壊の低下に対する耐抗性、および堅実性をもつ。好ましい装置は、アバランシェ絶縁破壊にたいする抵抗性に優れた電界成端(field termination) をもつ。本発明はまた、溝型ＤＭＯＳトランジスタの製造方法に特徴をもつ。
【０００７】
１つの態様において、本発明の特徴は下記を含む溝型電界効果トランジスタにある。
（ａ）半導体基板、（ｂ）前記半導体基板の中に所定深さ延びる溝、（ｃ）前記溝の互いに反対側に位置する不純物のドープされた１対のソース接合、（ｄ）前記ソース接合の前記溝とは反対側において、各ソース接合に近接して位置するドープされた高濃度ボディ（heavy body)であって、該高濃度ボディの最も深い部分が前記半導体基板の中に前記溝の前記所定の深さよりは浅く延びている前記高濃度ボディ、及び（ｅ）高濃度ボディの下部において該高濃度ボディを囲むドープされたウエル。
【０００８】
好ましい実施例は下記特徴の１つまたは複数を含む。前記ドープされたウエルが実質的に平坦な底部をもつ。前記ウエルおよび溝の深さにたいする前記高濃度ボディ領域の相対的深さは、電圧がトランジスタに印加されたときピークの電界が前記溝から隔離するように選択される。前記ドープされたウエルは前記溝の所定の深さよりも浅い深さをもつ。前記溝の頂部および底部は丸められた隅部をもつ。前記高濃度ボディとウエルの間の境界に急峻な接合があり、電圧がトランジスタに印加されたとき、ピーク電界が前記境界領域に発生する。
【０００９】
他の態様において、本発明はトランジスタセルの配列に特徴がある。この配列は（ａ）半導体基板、（ｂ）実質的に互いに平行に配置され、第１の方向に延びる複数のゲート形成の溝にして、隣接する溝の間の領域が接続領域を画定し、各溝は前記基板の中に所定の深さ延び、該所定の深さは前記ゲート形成溝の全てについて実質的に同一である、前記複数のゲート形成溝、（ｃ）前記溝の両側に位置し、該溝の長さに沿って延長し、各溝を囲むように形成された１対のドープされたソース接合、（ｄ）前記ゲート形成溝の各１対の間に位置し、各ソース接合に隣接して設けられたドープされた高濃度ボディにして、各高濃度ボディの最も深い部分が前記半導体基板の中に前記溝の所定の深さより深くない位置まで延びている前記高濃度ボディ、（ｅ）前記高濃度ボディの下方に各高濃度ボディを囲むように設けられたドープされたウエル、（ｆ）前記半導体基板の表面に位置し、前記接続領域の長さに沿って交互に配置されたｐ+とｎ+の接続、を含む。
【００１０】
好ましい実施例は下記特徴を１つまたは複数含む。ドープされたウエルはほぼ平坦な底部をもつ。各高濃度ボディ領域の前記ウエル及びゲート形成溝の深さに対する相対的深さは、前記トランジスタに電圧が印加されたときピークの電界が前記溝から隔離するように選択される。ドープされたウエルの深さは前記溝の所定深さより小さい。前記溝は丸められた頂部および底部の隅部をもつ。トランジスタに電圧を印加したとき各高濃度ボディと対応するウエルの間の境界領域にピーク電界が発生するように、前記境界に急峻な接合が存在する。前記配列はまた該配列の周縁を囲む電界成端構造を含む。前記電界成端構造は前記ゲート形成溝の深さより大きな深さをもったウエルを含む。前記電界成端構造は前記配列の周縁の回りを連続して延びる成端溝、さらに好ましくは複数の同心状に配置された複数の成端溝を含む。
【００１１】
さらに他の実施例において、本発明は下記を含む半導体ダイに特徴をもつ。すなわち、（ａ）半導体基板の上に形成された複数のＤＭＯＳトランジスタセルの配列にして、各ＤＭＯＳトランジスタセルは所定の深さをもったゲート形成溝を含み、全てのゲート形成溝の深さが実質的に同一であるような前記ＤＭＯＳトランジスタセルの配列、および（ｂ）前記配列の周縁を囲み、前記ゲート形成溝の所定の深さより深く前記半導体基板の中に延びている電界成端構造、を含む半導体ダイに特徴をもつ。
【００１２】
好ましい実施例は下記特徴の１つまたは複数をもつ。前記電界成端構造がドープされたウエルを含む。前記電界成端構造が成端溝を含む。前記電界成端構造が複数の同心に配置された複数の成端溝を含む。前記ＤＭＯＳトランジスタセルの各々がさらにドープされた高濃度ボディを含み、該高濃度ボディが前記半導体基板の中に前記ゲート形成溝の所定の深さより浅い深さ延びている。
【００１３】
本発明はまた、溝型ＤＭＯＳトランジスタ用の高濃度ボディ構造を製造する下記工程を含む方法に特徴をもつ。すなわち、（ａ）半導体基板を準備すること、（ｂ）前記基板の領域に第１のドーパントを第１のエネルギおよびドーズ量で注入すること、（ｃ）ついで、前記領域に第２のドーパントを第２のエネルギおよびドーズ量で注入すること、ただし前記第２のエネルギおよびドーズ量を前記第１のエネルギおよびドーズ量に比べて小さくする。
好ましい実施例は下記特徴を１つまたはそれ以上含む。すなわち、前記第１、第２のドーパントは共にボロンを含む。前記第１のエネルギは約１５０〜２００ｋｅＶである。前記第１のドーズ量は、約１×１０15〜５×１０15である。前記第２のエネルギは約２０〜４０ｋｅＶである。また、前記第２のドーズ量は約１×１０14〜１×１０15である。
【００１４】
さらに、本発明は溝型ＤＭＯＳトランジスタのソースを製造する下記を含む方法に特徴がある。すなわち、（ａ）半導体基板を準備すること、（ｂ）前記基板の領域に第１のドーパントを第１のエネルギおよびドーズ量で注入すること、および（ｃ）ついで、前記領域に第２のドーパントを第２のエネルギおよびドーズ量で注入すること、ただし前記第２のエネルギおよびドーズ量を前記第１のエネルギおよびドーズ量に比べて小さくする。
好ましい実施例は下記特徴を１つまたはそれ以上含む。すなわち、前記第１のドーパントは砒素を含み、第２のドーパントは燐を含む。前記第１のエネルギは約８０〜１２０ｋｅＶである。前記第１のドーズ量は約５×１０15〜１×１０16である。前記第２のエネルギは約４０〜７０ｋｅＶである。前記第２の線量は約１×１０15〜５×１０15である。前記ソースの結果深さは完成ＤＭＯＳトランジスタにおいて約０．４〜０．８μｍである。
【００１５】
他の態様において、本発明は溝型電界効果トランジスタの製造方法に特徴をもつ。その方法は（ａ）半導体基板の周縁を囲んで電界成端接合を形成すること、（ｂ）前記半導体基板の上にエピタキシァル層を形成すること、（ｃ）前記エピタキシァル層に複数の溝をパターニングしエッチングすること、（ｄ）前記溝を埋めるようにポリシリコンを堆積すること、（ｅ）前記ポリシリコンに第１の型のドーパントをドープすること、（ｆ）前記基板をパターニングして第２の反対の型のドーパントを注入して隣接する溝の間に挟まれた複数のウエルを形成すること、（ｇ）前記基板をパターニングして前記第２の型のドーパントを注入して複数の第２のドーパント型の接触領域と前記ウエルの上に位置する複数の高濃度ボディを形成し、各高濃度ボディが対応するウエルと急峻な接合をもつようにすること、（ｈ）前記基板をパターニングし、前記第１の型のドーパントを注入してソース領域と第１のドーパント型の接触領域を形成すること、および（ｉ）前記半導体基板の表面に誘電体を形成し、該誘電体をパターニングして電気接触領域を露出させること、を含む。
本発明の他の特徴および利点は以下の詳細な説明と特許請求の範囲から明らかであろう。
【００１６】
【発明の実施の形態】
溝型ＤＭＯＳトランジスタの複数の列１２を含むセル配列１０が図１に示される。セル配列１０は開放セル構成、すなわち溝１４が格子を形成せず、１つの方向のみに延びるという構成をもつ。個々のセルはｎ+ソース接続１６とｐ+接続１８が交互に配列し、かつ溝１４に平行で溝１４の間に延びる列２０により構成される。各列のｎ+ソース接続をもつ領域の形状は図２Ａに示され、ｐ+接続をもつ領域は図２Ｂに示される。
【００１７】
図２Ａと図２Ｂに示されるように、各溝型ＤＭＯＳトランジスタはドープされたｎ+基板（ドレイン）層２２、より薄くドープされたｎ-エピタキシャル層２４およびゲート電極２８を含む。ゲート電極２８は溝１４を埋める導電性のポリシリコンを含む。ゲート酸化膜２６が前記溝の壁を被覆しポリシリコンの下部に延びる。ポリシリコンの上部表面は半導体基板の表面３０より距離Ｒ（代表的に約０〜０．４μｍ）だけ窪んでいる。Ｎ+ドープされたソース領域３２ａ，３２ｂが溝１４の各側部に１つ形成される。誘電体層３５が溝の開口と２つのソース領域３２ａ，３２ｂを覆っている。隣接するセルのソース領域の間に高濃度にドープされたｐ+領域３４が設けられ、その下方に平坦な底部のｐ+ウエル３６が形成される。セル配列のｎ+接続１６をもった領域には、ｎ+にドープされた薄い接続領域がｎ+ソース領域の間に延びている。ソース金属層３８がセル配列の表面をカバ−している。
【００１８】
図２Ａ，２Ｂに示されるトランジスタはトランジスタの堅実性とアバランシェ絶縁破壊の低下にたいする抵抗性を高める幾つかの特徴をもつ。
第１に、溝１４およびｐ-ウエル深さに対するｐ+高濃度ボディ領域の相対深さは、トランジスタに電圧が印加されたときピーク電界がほぼ隣接する溝の間の中間に位置するように選ばれる。ｐ+高濃度ボディ、ｐ-ウエルおよび溝の好ましい相対深さは装置の配列が異なると変化する。しかし、好ましい相対深さは実験的に（ピーク電界の位置を観察して）、または特定の部品解析により容易に決定できる。
【００１９】
第２に、溝１４の底の隅部が丸められる（好ましくは、上方の隅部もまた丸められる。この特徴は図示されていない）。隅部を丸めるのは同時継続の１９９７年１０月２８日出願、米国特許出願第０８／９５９１９７に記載の処理により達成できる。溝の丸められた隅部はピーク電界を溝の隅部から遠ざけて隣接する溝の間の中間位置に移動させる傾向をもつ。
【００２０】
第３に、ｐ+高濃度ボディとｐ-ウエルの間の界面における急峻な接合はピーク電界をその界面領域に発生させるようにする。雪崩増殖は始めピーク電界の位置で始まり、ホットキャリアを高感度のゲート酸化膜およびチャネル領域から離れるように導く。そのため、上記構成は深い高濃度ボディ接合に加えて、信頼性とアバランシェ堅実性をセル密度を犠牲にすることなく改良する。この急峻な接合は以下に述べる２重ド−ピング処理により、または半導体の分野で公知の他の急峻な接合を形成する処理により達成できる。
【００２１】
最後に、図３を参照するとセル配列が電界成端接合４０により囲まれている。電界成端接合４０は装置の絶縁破壊電圧を高くし、アバランシェ電流をセル配列からダイの周縁の方に引きつける。電界成端接合４０は深いｐ+ウエルで、接合の曲線により発生する電界を減少するため、好ましくはｐ+高濃度ボディ領域３４よりも深く、その最も深い位置で好ましくは約１〜３μｍの深さをもつ。上記のトランジスタを製造する好ましい処理は、図４のフローチャートに示され、個々の工程は概略的に図５から図８に示される。従来の工程、または図示を必要としない工程は以下に記載はするが図５から図８の何れにも図示していないことに注意されたい。図４の矢印で示し、また以下に記載するように、図５から図８に示す工程の順序は変更することがある。さらに、図５から図８の工程のあるものは以下述べるように任意のものである。
【００２２】
半導体基板が最初に準備される。好ましくは、基板はＮ++シリコン基板であって、標準の厚み、例えば５００μｍをもち、非常に低い比抵抗、例えば０．００１〜０．００５オーム・ｃｍをもつ。この基板上に、良く知られているようにエピタキシャル層が、好ましくは約４〜１０μｍの厚みに堆積される。好ましくは、エピタキシャル層の比抵抗は約０．１〜３．０オーム・ｃｍである。
【００２３】
次に、電界成端接合４０が図５Ａから図６Ａに示す工程により形成される。図５Ａにおいて、酸化層がエピタキシャル層の表面に形成される。好ましくは、酸化層の厚みは約５〜１０ｋÅ（０．５〜１μｍ）である。次に酸化層をパターニングおよびエッチングしてマスクを形成し、ｐ+ドーパントを導入して深いｐ+ウエル電界成端を形成する。適当なドーパントはボロンで、約４０〜１００ｋｅＶのエネルギと１×１０14〜１×１０16ｃｍ-2のドーズ量で注入される。図５Ｃに示すように、ｐ+ドーパントはついで基板内部に例えば拡散により駆動され、フィールド酸化層がｐ+接合の上に形成される。好ましくは、酸化層の厚みは約４〜１０ｋÅ（０．４〜１μｍ）である。最後に、基板の活性領域（セル配列が形成される領域）上の酸化層（図５Ａ）がパターニングされ適当なエッチング処理により除去され、適当な領域にフィールド酸化層のみを残す。これにより、基板はセル配列を形成する次の工程に対して準備される。
【００２４】
図５Ａから図６Ａの工程に代えて、セル配列の周縁を囲み、電界を弱めてアバランシェ絶縁破壊の低下にたいする抵抗を増加するように作用するリング形状の溝を用いて適当な電界成端構造を形成することができることに注意すべきである。この溝型電界成端はフィールド酸化層または深いｐ+ボディ接合を用いることを必要としない。その結果、処理工程の幾つかを減少することができる。電界成端を形成するのにリング溝を使用することは、例えば米国特許第５，４３０，３２４号に記載されている。この特許の全開示を参照として本願に加入する。好ましくは溝はセル配列における溝と同じ深さをもつ。
【００２５】
セル配列は図６から図８に示す工程により形成される。第１に、複数の溝が基板のエピタキシャル層（図６Ｂ）にパターニングおよびエッチングにより形成される。好ましくは、上に述べたように、溝は本願と同時係属の米国特許出願第０８／９５９１９７号に記載の処理により形成し、各溝の上部および下部の隅を滑らかに丸める。図１に示し上述したように、溝は只１つの方向に延びて開放セル構造を画定するように形成される。溝が形成された後、半導体の分野で良く知られているようにゲート酸化層が溝の壁の上に形成される。好ましくは、ゲート酸化層は約１００〜８００Å（０．０１〜０．０８μｍ）の厚みをもつ。
【００２６】
次に図６Ｃに示すように、ポリシリコンが溝を埋め基板表面を覆うように、溝の幅により異なるが通常約１〜２μｍの厚みに（図６Ｃに点線で示すように）堆積される。この層は、溝の幅に対するその厚みの性質により、代表的に約２〜５ｋÅ（０．２〜０．５μｍ）（図６Ｃに実線で示される）に平坦化される。ポリシリコンはそこで、従来のＰＯＣＬ3のドーピングまたは燐の注入によりｎ型にドープされる。ウエファの裏側の剥離（欠陥除去を高めるためポリシリコンにドープする前に従来行われるような）は必要ない。これは、高度にドープされた基板を更にドープしても、欠陥除去を高めることはないと考えられるからである。
【００２７】
ポリシリコンはそこで図７Ａに示すようにホトレジストのマスクによりパターニングし、エッチングにより溝領域からポリシリコンを除去する。ポリシリコンが完全にエッチングされて基板表面から全てのポリシリコンが除去される結果として、必然的に溝のポリシリコンの頂部と基板表面との間に小さな凹部が形成される。この凹部は、その深さが後の工程で形成されるｎ+ソース接合の深さを越えないように制御されねばならない。処理においてこの事項を注意深く制御する必要性を減少するため、後述の如く比較的深いｎ+ソース接合が形成される。
【００２８】
ついで図７Ｂに示すように、例えばボロンのようなドーパントを３０〜１００ｋｅＶのエネルギと１×１０13〜１×１０15のドーズ量をもって注入し、そのドーパントを従来の駆動技術を用いて約１〜３μｍの深さに駆動することによりｐウエルが形成される。
【００２９】
次の２つの工程（ｐ+高濃度ボディの形成）は、図４の矢印で示すようにｎ+ソース接合の形成の前、あるいは後の何れで実行しても良い。ｐ+高濃度ボディの形成とｎ+ソース接合の形成は何れの順序で実行しても良く、それは何れの工程も共にレジスト−マスクによる工程であり、その間に拡散工程が存在しないからである。これは、重要な処理に融通性を与えるという利点がある。ｐ+高濃度ボディの形成工程についてはソース形成前に実行するものとして後で説明するが、ｎ+ソース接合の形成を最初に行うことは後述の工程を変更することにより簡単に可能であることが理解されるであろう。
【００３０】
先ず第１に図７Ｃに示されるように、ｐ+にドープしない領域の上にマスクが形成される。（もしｐ+高濃度ボディが後で形成される、すなわち誘電体層が形成されて接続孔にパターニングされた後に形成され（図８Ｃを参照）、従って誘電体それ自身がマスクを与えるなら、このマスクを形成する工程は必要でない、ことに注意すべきである。）上述の如く、ｐ+ウエルとｐ+高濃度ボディの間の界面における接合は急峻であることが望ましい。これを達成するために、ドーパント（例えばボロン）の２重注入が行われる。例えば、好ましい２重注入は、まずボロンを１５０〜２００ｋｅＶのエネルギと１×１０15〜５×１０15のドーズ量で注入し、ついで第２のボロン注入を２０〜４０ｋｅＶのエネルギと１×１０14〜１×１０15のドーズ量で実行する。高エネルギでの最初の注入はｐ+高濃度ボディを基板内に出来るだけ深く形成するので、後で導入されるｎ+ソース接合を補償するものでない。第２の低エネルギ／低ドーズ量注入は、ｐ+高濃度ボディを第１の注入の間に形成された深い領域から基板表面まで延ばしｐ+接続１８を形成する。形成されるｐ+高濃度ボディはこの処理の段階において好ましくは約０．４〜１μｍの深さにあり（内部駆動の後の最終接合深さは好ましくは０．５〜１．５μｍの深さである）ｐウエルとの界面に近接した高いドーパント濃度の領域とｐ+高濃度ボディの接触表面における低いドーパント濃度の領域を含む。好ましい濃度分布は図９Ａに示される。
急峻な接合は他の多くの方法、例えば拡散するドーパントにより、あるいは表面に置いた連続ドーパント源により、あるいはゆっくり拡散する原子を用いて形成することができることは、当業者には理解されるであろう。
【００３１】
ｐ+高濃度ボディを形成した後、従来のレジスト除去処理を行ってマスクを取り除き、新しいマスクをパターニングしてｎ+ソース接合を形成するように基板を準備する。図８Ａに示されるように、このマスクはｎ+阻止マスクでｐ+接続１８（図１及び図２Ｂ）を設ける基板の表面領域を被覆するようにパターニングされる。これにより、ｎ型のド−ピングの後、ｐ+接続とｎ+接続の交互配列が形成される（図２Ａ，２Ｂに対応する図８Ａの線Ａ−Ａ，Ｂ−Ｂおよび断面図Ａ−Ａ，Ｂ−Ｂを参照）。
【００３２】
ついで、２重注入を用いてｎ+ソース領域とｎ+接続が形成される。例えば、好ましい２重注入処理は、８０〜１２０ｋｅＶのエネルギと５×１０15〜１×１０16のドーズ量による第１の砒素の注入と、それに続く４０〜７０ｋｅＶのエネルギと１×１０15〜５×１０15のドーズ量による第２の燐注入を含む。この燐注入は比較的深いｎ+ソース接合を形成し、前述のようにポリシリコン凹部の深さにおける処理の融通性を大きくする。燐イオンは注工程および後の拡散工程において基板内により深く貫通する。拡散の後に、ｎ+ソース領域が、約０．４〜０．８μｍの深さをもつのが有利である。砒素注入はｎ+ソースを基板表面まで延し、またｐ+高濃度ボディのｐ型表面を所望の接続領域においてｎ型に補償（変換）して、ｎ+接続を形成する（図１及び図２Ａを参照）。溝の縁部に沿ったｎ+ソースおよびｎ+接続の好ましいシート抵抗分布は図９Ａ，図９Ｂにそれぞれ示される。
【００３３】
このようにして、図１に示されるｐ+接続１８とｎ+接続１６は基板を適当なマスクを用いてパターニングし、第１のｐ+注入と第２のｎ+注入とによりそれぞれドーピングすることにより形成される。接続の交互配列の形成のこのような方法は、そのような配列の代表的なものより小さいセルピッチをもった開放セル配列を形成し、高いセル密度と低いＲdsonを与える点において優れている。
【００３４】
次に、従来のｎ+駆動を実行してドーパントを活性化する。短いサイクル、例えば９００°Ｃで１０分というサイクルを用いて過度の活性化なしに拡散が行われる。
【００３５】
誘電体材料、例えばホウ素燐酸化珪酸ガラス（borophosphate silicate glass）（ＢＰＳＧ）が基板の全面に堆積されて従来の方法でフローされ（図８Ｂ）、その後誘電体材料がパターンされエッチングされて（図８Ｃ）前記ｎ+接続１６およびｐ+接続１８の上に電気接続孔を画定する。
【００３６】
上述のように、ｐ+高濃度ボディの注入工程は、もし望むなら（ｎ+ソース形成の前よりはむしろ）この時点で行われ、マスクの必要がなくなり、従って費用と処理時間を減少することができる。
【００３７】
次に、誘電体は不活性ガス、例えば窒素パージガスの中でリフローされる。もし、ｐ+ ボディが直ぐ直前に注入されているなら、この工程はｐ+ドーパントを活性化するため必要である。もし、ｐ+ボディがｎ+駆動の前の早い時期に注入されており、誘電体表面の接続孔の回りが充分に滑らかな縁部であれば、この工程は省略できる。
セル配列はついで、半導体の分野で良く知られている従来の金属化、保護膜堆積、合金工程により完成される。
【００３８】
その他の実施例も特許請求の範囲内に含まれる。例えば、上記記載はｎ−チャネルトランジスタに関するものであるが、本発明の処理はｐ−チャネルトランジスタの製造にも使用できる。この“ｐ”，“ｎ”は単に上記の説明に用いられたのみである。すなわち、上記で“ｐ”ドーピングと特定された領域を、それに代えて“ｎ”ドーピングしてもよく、またその反対でもよい。
【図面の簡単な説明】
【図１】
図１は、本発明の１態様による複数のＤＭＯＳトランジスタを含むセル配列の１部を示す、拡大され、概略斜視の切断図面である。ソース金属層と誘電体層の１部は下方の層を示すため省略されている。
【図２】
図２は、図１の配列におけるトランジスタの１つの列の切断部分の側面図であり、図２Ａ、図２Ｂはそれぞれ図１のＡ−Ａ、Ｂ−Ｂに沿った断面を示す。
【図３】
図３は、セル配列と電界成端の１部を示す半導体ダイの拡大された、概略の切断部分の側面図である。
【図４】
図４は、図１のＤＭＯＳトランジスタを形成する好ましい処理のフォトマスクを用いた工程の順序を示すフローチャートである。
【図５】
図５は、図５Ａ，５Ｂ，５Ｃを含み図４の処理における個々の工程を示す概略断面の側面図である。特に、図５Ｂは図４のブロック５Ｂの工程に対応する。
【図６】
図６は、図６Ａ，６Ｂ，６Ｃを含み図４の処理における個々の工程を示す概略断面の側面図である。特に、図６Ａ，６Ｂは図４のブロック６Ａ，６Ｂの工程に対応する。
【図７】
図７は、図７Ａ，７Ｂ，７Ｃを含み図４の処理における個々の工程を示す概略断面の側面図である。特に、図７Ａ，７Ｃは図４のブロック７Ａ，７Ｃの工程に対応する。
【図８】
図８は、図８Ａ，８Ｂ，８Ｃを含み図４の処理における個々の工程を示す概略断面の側面図である。特に、図８Ａ，８Ｃは図４のブロック８Ａ，８Ｃの工程に対応する。
【図９】
図９は、図９Ａ，９Ｂ，９Ｃを含み、それぞれトランジスタの異なる領域のドーパントの濃度分布を示すである。
【符号の説明】
１０  セル配列
１２  溝の列
１４  溝
１６  ソース接続
１８  ｐ+接続
２０  ｐ+接続の列
２２  ドレイン層
２４  ｎ−エピタキシャル層
２６  ゲート酸化層
２８  ゲート電極
３０  基板の表面
３２Ａ  ソース領域
３２Ｂ  ソース領域
３４  高濃度ボディ
３５  誘電体層
３６  ウエル
３８  ソース金属層
４０  フィールド酸化層
【誤訳訂正２】
【訂正対象書類名】図面
【訂正対象項目名】図４
【訂正方法】変更
【訂正の内容】
【図４】
1999243196.tif 000001
【誤訳訂正３】
【訂正対象書類名】図面
【訂正対象項目名】図７
【訂正方法】変更
【訂正の内容】
【図７】
1999243196.tif 000002