(57)【要約】【課題】ＬＳＩを設計する際に過剰な設計マージンが設定されることを回避しながら、設定される設計マージンに実際のＬＳＩの特徴を反映できるようにする。【解決手段】ＬＳＩの設計上の特徴を反映したテストチップの回路特性から抽出されたシミュレーション情報をパラメータとして、回路モデル１２０に基づく回路シミュレーション（Ｓ１０５）を行なうことにより、ＬＳＩの遅延歩留まりと、製造ばらつきに対して設定されるディレイティングファクター（設計マージン）との関係を予測する。そして、予測された上記の関係に基づいて、ＬＳＩに要求される期待歩留まり１２１を満足する特定ディレイティングファクターを算出する（Ｓ１０９）。【選択図】      図１
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【特許請求の範囲】
【請求項１】
ＬＳＩを設計する際に製造ばらつきに対して設定される設計マージンと歩留まりとの関係を予測する工程と、
予測された前記関係に基づいて、所定の歩留まりを満足する特定設計マージンを算出する工程とを備えていることを特徴とするＬＳＩの設計マージンの設定方法。
【請求項２】
前記歩留まりは、前記ＬＳＩの論理回路を伝搬する信号が所定の時間遅延する確率を信号伝搬遅延時間に対して累積した遅延歩留まりであり、
前記設計マージンは、前記信号伝搬遅延時間とその標準値との比率を表すディレイティングファクターであることを特徴とする請求項１に記載のＬＳＩの設計マージンの設定方法。
【請求項３】
前記関係を予測する工程は、前記ＬＳＩの設計上の特徴を反映したテストチップの回路特性から抽出されたシミュレーション情報をパラメータとする回路シミュレーションを、前記ＬＳＩの設計上の特徴を反映した回路モデルに基づいて行なうことにより、前記関係を予測する工程を含んでいることを特徴とする請求項１に記載のＬＳＩの設計マージンの設定方法。
【請求項４】
前記回路モデルに反映される前記ＬＳＩの設計上の前記特徴には、前記ＬＳＩのクリティカルパスに関する情報が少なくとも含まれていることを特徴とする請求項３に記載のＬＳＩの設計マージンの設定方法。
【請求項５】
ＬＳＩを設計する際に用いる設計マージンを製造ばらつきに対して設定する方法であって、
前記ＬＳＩの設計上の特徴を反映したテストチップを用いて、該ＬＳＩの回路特性を測定する第１の工程と、
前記ＬＳＩの設計上の特徴を反映した回路モデルを構築する第２の工程と、
前記第２の工程において構築された前記回路モデルを用いて行なわれる回路シュミレーションに必要なシミュレーション情報を、前記第１の工程において測定された前記回路特性から少なくとも抽出する第３の工程と、
前記第３の工程において抽出された前記シミュレーション情報をパラメータとする前記回路シミュレーションを、前記第２の工程において構築された前記回路モデルを用いて行なうことにより、前記ＬＳＩの論理回路を伝搬する信号が所定の時間遅延する確率を信号伝搬遅延時間に対して累積した遅延歩留まり、及び前記信号伝搬遅延時間とその標準値との比率を表すディレイティングファクターを算出する第４の工程と、
前記第４の工程において算出された前記遅延歩留まりと前記ディレイティングファクターとの関係を決定する第５の工程と、
前記第５の工程において決定された前記関係に基づいて、所定の遅延歩留まりを満足する特定ディレイティングファクターを算出すると共に、算出された該特定ディレイティングファクターを特定設計マージンとして前記製造ばらつきに対して設定する第６の工程とを備えていることを特徴とするＬＳＩの設計マージンの設定方法。
【請求項６】
前記第３の工程において抽出される前記シミュレーション情報には、前記製造ばらつきに起因するトランジスタ特性のばらつき成分が少なくとも含まれていることを特徴とする請求項５に記載のＬＳＩの設計マージンの設定方法。
【請求項７】
前記第４の工程における前記回路シミュレーションにおいて、前記回路モデルを構成するＮチャネルＭＩＳトランジスタ及びＰチャネルＭＩＳトランジスタのドレイン電流が共に増加又は減少するように前記パラメータを変化させることを特徴とする請求項６に記載のＬＳＩの設計マージンの設定方法。
【請求項８】
前記第３の工程において抽出される前記シミュレーション情報には、前記製造ばらつきに起因するトランジスタ特性のばらつき成分及び配線特性のばらつき成分が少なくとも含まれていることを特徴とする請求項５に記載のＬＳＩの設計マージンの設定方法。
【請求項９】
前記第３の工程において抽出される前記シミュレーション情報には、前記製造ばらつきに起因するランダムばらつきが少なくとも含まれていることを特徴とする請求項５に記載のＬＳＩの設計マージンの設定方法。
【請求項１０】
前記第３の工程において抽出される前記シミュレーション情報には、前記製造ばらつきに起因するランダムばらつき及びシステマティックばらつきが少なくとも含まれていることを特徴とする請求項５に記載のＬＳＩの設計マージンの設定方法。
【請求項１１】
前記システマティックばらつきは、前記回路モデルを構成するトランジスタを流れる電流のマスクレイアウトに対する依存性に基づいて複数タイプに類型化されることを特徴とする請求項１０に記載のＬＳＩの設計マージンの設定方法。
【請求項１２】
前記第４の工程における前記回路シミュレーションにおいて、前記システマティックばらつき成分は、前記回路モデルを構成するトランジスタに並列に接続された架空の電流源として表されることを特徴とする請求項１０に記載のＬＳＩの設計マージンの設定方法。
【請求項１３】
前記特定設計マージンに基づいて設計及び製造がされた前記ＬＳＩの実際の遅延歩留まりと前記所定の遅延歩留まりとの差に基づいて、前記関係を補正することを特徴とする請求項２又は５に記載のＬＳＩの設計マージンの設定方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  ＩＣ）又はシステムＬＳＩ等の設計を行なう際、製造プロセス上のばらつきに起因する性能ばらつきを考慮するために用いる設計マージンの設定技術に関するものである。
【０００２】
【従来の技術】
近年、製造技術の発達と共にトランジスタの微細化又は集積化が急速に向上してきたため、ＣＭＩＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）半導体集積回路（以下、ＬＳＩと称する）のワンチップ上に様々な機能を実現できるようになった。このようなＬＳＩを開発する際には、通常、設計余裕すなわち設計マージンが設けられる。設計マージンを設定する上で考慮すべきファクターには、回路特性に影響を与えるファクターとして、回路の動作環境である電圧及び温度だけでなく、製造時のばらつき又はゆらぎも含められる。このようなＬＳＩの製造時のばらつき又はゆらぎにより生じる信号伝搬遅延について図１９を用いて説明する。
【０００３】
図１９は、ＡＳＩＣ又はシステムＬＳＩ等に含まれる論理回路を複数の信号パスに分解した回路図である。
【０００４】
図１９に示すように、一般に、ＡＳＩＣ又はシステムＬＳＩ等に含まれる論理回路１の信号パスは、例えば一対のフリップフロップ２の間にＮ段（Ｎは自然数）の回路セル（第１の回路セル〜第Ｎの回路セル）３が含まれる信号パス４に分解できる。Ｎ段の回路セル３の各回路セルは、一般にインバータ、ＮＡＮＤ又はＮＯＲ等の論理回路素子からなる。また、これらのインバータ等からなるＮ段の回路セル３は配線からなる信号パス４により接続されている。このような論理回路１を設計する際には、信号パス４によって接続されたＮ段の回路セル３を信号が伝搬することによって生じる信号伝搬遅延時間（以下、遅延時間と略する）が、論理回路１に入力されるクロック信号のサイクルタイム（多くの場合、動作周波数若しくはクロック周波数の逆数、又はそれらの整数倍の周期）に基づいて決まる所定の時間内に収まっていることを要求される。この関係を次式（１）に示す。
【０００５】
【数１】
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【０００６】
ただし、ｔｃｙｃｌｅ  は論理回路１を設計する際に要求される遅延時間の上限を、ｔｉ  はＮ段の回路セル３のうちのｉ段目の回路セルに入力された信号が出力されるまでに遅延する時間（遅延時間）を、Σｔｉ  は一対のフリップフロップ２の間の各回路セルによって生じる信号伝搬遅延時ｔｉ  の総和を、また、ｔｏｔｈｅｒｓは一対のフリップフロップ２のセットアップ時間及びクロック信号のスキュー等の総和を表す。
【０００７】
一般に、設計マージンは、上記の遅延時間を考慮に入れて設定されるため、次式（２）に示すように、信号の伝搬を遅延させる種々の遅延変動要因をそれぞれ係数化したディレイティングファクター（ｄｅｒａｔｉｎｇ  ｆａｃｔｏｒ）と呼ばれる係数（Ｐ、Ｖ、Ｔ）を用いて表される。
【０００８】
2005011892.tif 000004
ただし、式（２）におけるｔｗｏｒｓｔ  は遅延時間Σｔｉ  の最悪値を、ｔｔｙｐ  は遅延時間Σｔｉ  の標準値を、Ｐは製造ばらつきを遅延変動要因として係数化されたディレイティングファクターを、Ｖは電源電圧幅を遅延変動要因として係数化されたディレイティングファクターを、また、Ｔは温度幅を遅延変動要因として係数化されたディレイティングファクターを表す。
【０００９】
このようなディレイティングファクターを用いれば、まず、遅延時間Σｔｉ  の標準値ｔｔｙｐ  を求めておき、その後、この標準値ｔｔｙｐ  に各ディレイティングファクタの最悪値を掛け合わせたものを最悪条件下における遅延時間の最悪値として簡易的に見積もることができる。その結果、論理回路を省力設計することができる。ディレイティングファクターの具体的な値を図２０に示す。
【００１０】
図２０は、式（２）に示すディレイティングファクターＰ、Ｖ、及びＴにおけるそれぞれの最良値（ｂｅｓｔ）、標準値（ｔｙｐ）、及び最悪値（ｗｏｒｓｔ）を示す図である。
【００１１】
図２０に示すように、Ｐ、Ｖ、及びＴのいずれかで表される各ディレイティングファクターには、それぞれ最良値、標準値、及び最悪値がある。このうちの最良値及び最悪値は標準値を１としてそれぞれ決定される。これらのディレイティングファクターの最悪値を式（２）に代入すると、遅延時間の最悪値ｔｗｏｒｓｔ  を次式（３）により算出できる。一方、遅延時間の最良値ｔｂｅｓｔについても同様に、次式（４）により算出できる。そして、このようにして算出された遅延時間の最良値ｔｂｅｓｔ及び最悪値ｔｗｏｒｓｔ  のそれぞれに相当する時間が遅延する条件下で、ＬＳＩの動作を回路設計時に確認する。
【００１２】
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ところで、ＬＳＩの品質は、ＬＳＩの設計マージンを過剰に設定することにより安全に確保することができるが、安全に確保できたとしても、反対に回路設計に無駄が多くなる。例えば、回路規模が増大するため、ＬＳＩの動作周波数のような性能が低下してしまう結果になる。したがって、過剰でない適切な設計マージンを評価することができると共に、評価された設計マージンに基づいたＬＳＩの設計が行なえる技術がないと、最近のデジタルシグナルプロセッサのような性能及び品質の双方を満足する最適なＬＳＩを効率的に開発することは困難になる。
【００１３】
ところが、製造ばらつきに対する適切な設計マージンを設定することは、製造ばらつきの発生メカニズムが複雑であるために容易ではない。すなわち、電圧又は温度に起因するばらつきは、それぞれ１つの変数に対する回路の応答に基づいて設定できるのに対して、製造ばらつきを決定するための変数（プロセス変数）は多数あるため、製造ばらつきに対する設計マージンを設定することは困難になる。このため、従来、製造ばらつきに対しては、図２１に示すようなＬＳＩの設計マージンの設定方法が用いられてきた。以下、詳しく説明する。
【００１４】
図２１は、従来のＬＳＩの設計マージンの設定方法の各工程を示す図である。
【００１５】
また、図２２は、図２１に示す従来のＬＳＩの設計マージンの設定方法におけるコーナー条件設定工程Ｓ１４において決定されるプロセス変数の変動幅を示す図である。
【００１６】
図２１に示すように、まず、テストチップ設計工程Ｓ１０では、製造しようとしているＬＳＩのテストチップを設計する。
【００１７】
次に、テストチップ試作工程Ｓ１１では、テストチップ設計工程Ｓ１０において設計したテストチップを試作する。
【００１８】
次に、テストチップ評価工程Ｓ１２では、テストチップ試作工程Ｓ１１において試作したテストチップを構成する素子（トランジスタ等）の標準となる特性（標準特性）、例えばトランジスタの標準特性として、トランジスタの電圧−電流特性を測定する。
【００１９】
次に、標準パラメータ抽出工程Ｓ１３では、テストチップ評価工程Ｓ１２において測定されたテストチップの標準特性に基づいて、後述する回路シミュレーション工程Ｓ１５において用いるＳＰＩＣＥ（Ｓｉｍｕｌａｔｉｏｎ  Ｐｒｏｇｒａｍ  ｗｉｔｈ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ  Ｅｍｐｈａｓｉｓ）パラメータの標準値を抽出する。
【００２０】
次に、コーナー条件設定工程Ｓ１４では、標準パラメータ抽出工程Ｓ１３において抽出されたＳＰＩＣＥパラメータが製造プロセスを通して変動すると見込まれる幅（変動幅）を決定する。具体的には、まず、プロセス変数の製造プロセスにおける変動幅が規定されたばらつき仕様２０等に基づいて、製造ばらつきに起因するゲート長、しきい値電圧、及びゲート酸化膜厚等のプロセス変数の変動幅を図２２のように決定する。
【００２１】
図２２は、ばらつき仕様２０に基づいて決定されたプロセス変数の変動幅の一例を示す図である。
【００２２】
図２２に示すように、ばらつき仕様２０に基づくことにより、製造ばらつきに起因するゲート長、しきい値電圧、及びゲート酸化膜厚等の各プロセス変数の変化幅、すなわち最小値（ｍｉｎ）及び最大値（ｍａｘ）を決定することができる。そして、これらのプロセス変数の変動幅を、トランジスタの標準特性から得られたＳＰＩＣＥパラメータの標準値に反映すると、ＳＰＩＣＥパラメータのコーナー条件である最小値及び最大値を得ることができる。尚、一般に、ばらつき仕様２０に基づいて決定されるにＳＰＩＣＥパラメータのコーナー条件のうちの最高値（上限）は、プロセス変数の変化幅の標準値（μ）から標準偏差（σ）を３倍した値を引いた値が選ばれる。一方、コーナー条件における最低値（下限）は、プロセス変数の変化幅の標準値（μ）に標準偏差（σ）を３倍した値を加えた値が選ばれる。
【００２３】
次に、回路シミュレーション工程Ｓ１５では、簡単な回路モデル２１を用いてＳＰＩＣＥパラメータの標準値及びコーナー条件における回路シミュレーションを行なう。具体的な工程を図２３に示す。
【００２４】
図２３は、図２１に示す回路シミュレーション工程Ｓ１５及びその後に行なわれるＬＳＩ遅延ばらつき予測工程Ｓ１６を詳しく示す図である。
【００２５】
図２３に示すように、回路シミュレーション工程Ｓ１５は、具体的には標準ＳＰＩＣＥシミュレーション工程Ｓ１５ａとスローＳＰＩＣＥシミュレーション工程Ｓ１５ｂとからなる。標準ＳＰＩＣＥシミュレーション工程Ｓ１５ａでは、標準値のＳＰＩＣＥパラメータ（標準ＳＰＩＣＥパラメータ）を用いてＳＰＩＣＥシミュレーションを行なうことにより、標準遅延時間ｔａ  を計算する。これに対して、スローＳＰＩＣＥシミュレーション工程Ｓ１５ｂでは、コーナー条件のうちの最大値のＳＰＩＣＥパラメータ（スローＳＰＩＣＥパラメータ）を用いてＳＰＩＣＥシミュレーションを行なうことにより、最悪遅延時間ｔｂ  を計算する。このために、回路モデルとして簡易的な２入力ＮＡＮＤ（２ＮＡＮＤ）等が想定されたネットリストとして、標準ＳＰＩＣＥシミュレーション工程Ｓ１５ａ用に標準ネットリストを用意すると共に、スローＳＰＩＣＥシミュレーション工程Ｓ１５ｂ用にはスローネットリストを用意する。
【００２６】
また、図２３に示すように、ＬＳＩ遅延ばらつき予測工程Ｓ１６は、具体的にはディレイティングファクター計算工程Ｓ１６’からなる。ディレイティングファクター計算工程Ｓ１６’では、スローＳＰＩＣＥシミュレーション工程Ｓ１５ｂにおいて計算された最悪遅延時間ｔｂ  が、標準ＳＰＩＣＥシミュレーション工程Ｓ１５ａにおいて計算された標準遅延時間ｔａ  に対してどれくらいの変動を生じているかを次式（５）を用いて計算する。
【００２７】
Ｐ＝｛（最悪遅延時間）／（標準遅延時間）｝≧１                            …（５）
これにより計算された遅延変動率が、製造ばらつきを遅延変動要因として係数化されたディレイティングファクターＰである。すなわち、このようにして計算されたディレイティングファクターＰを設計マージンとして、ＬＳＩの製造ばらつきに対して設定する。
【００２８】
以上説明したように、従来のＬＳＩの設計マージンの設定方法では、ＬＳＩのテストチップを用いて測定されたトランジスタの標準特性から、回路シミュレーションにおいて用いられる標準ＳＰＩＣＥパラメータを抽出すると共に、抽出されたＳＰＩＣＥパラメータのコーナー条件を、一般的なプロセス変数のばらつき仕様２０に基づいて決定する。また、プロセス変数のばらつき仕様２０に基づいて決定されたＳＰＩＣＥパラメータのコーナー条件を用いて回路遅延の応答を回路シミュレーションにより求めると共に、その回路遅延に基づいて算出されるディレイティングファクターを設計マージンとする。
【００２９】
【発明が解決しようとする課題】
しかしながら、前記の従来のＬＳＩの設計マージンの設定方法では、ＳＰＩＣＥシミュレーションにおいて用いられるＳＰＩＣＥパラメータのコーナー条件（上限及び下限）を、図２２に示すプロセス変数のばらつき仕様２０に基づいて決定していたため、実際にはほとんど生じる可能性のない仕様値の組合せを用いていた。例えば、ＳＰＩＣＥパラメータのコーナー条件のうちの上限は、図２２に示すゲート長、しきい値電圧、及びゲート酸化膜厚が全て最大値（ｍａｘ）になる組合せである。ところが、これらのプロセス変数が同時に最大値になる確率は非常に小さいため、実際には起こり難い。よって、従来は、非現実的なコーナー条件を有するＳＰＩＣＥパラメータを用いてＳＰＩＣＥシミュレーションを行なっていた。このため、ＳＰＩＣＥシミュレーションにより算出される遅延時間に基づいて計算されたディレイティングファクターは、過剰な値になり易かった。つまり、従来の方法では、過剰な設計マージンを設定する事態が起こり易かった。また、回路シミュレーション工程Ｓ１５において用いられていた回路モデル２１が、図２３に示すようにごく簡単なモデルとして設定されていたため、実際のＬＳＩ回路の特徴を反映しているとは言い難かった。このため、設定される設計マージンに過不足が生じることがあった。
【００３０】
前記に鑑み、本発明は、ＬＳＩを設計する際に過剰な設計マージンが設定されることを回避しながら、設定される設計マージンに実際のＬＳＩの特徴を反映できるようにすることを目的とする。
【００３１】
【課題を解決するための手段】
本発明の第１のＬＳＩの設計マージンの設定方法は、ＬＳＩを設計する際に製造ばらつきに対して設定される設計マージンと歩留まりとの関係を予測する工程と、予測された設計マージンと歩留まりとの関係に基づいて、所定の歩留まりを満足する特定設計マージンを算出する工程とを備えることを特徴とするＬＳＩの設計マージンの設定方法である。
【００３２】
第１のＬＳＩの設計マージンの設定方法によると、製造ばらつきに対して設定される設計マージンとＬＳＩの歩留まりとの関係を予測することができるため、所定の歩留まりを満足する特定設計マージンを算出することができる。すなわち、製造しようとするＬＳＩに要求される歩留まりに応じた特定設計マージンをＬＳＩの製造ばらつきに対して設定することができる。よって、ＬＳＩを設計する際に、過剰な設計マージンが製造ばらつきに対して設定されることを回避することができる。
【００３３】
第１のＬＳＩの設計マージンの設定方法において、歩留まりは、ＬＳＩの論理回路を伝搬する信号が所定の時間遅延する確率を信号伝搬遅延時間に対して累積した遅延歩留まりであり、設計マージンは、信号伝搬遅延時間とその標準値との比率を表すディレイティングファクターであることが好ましい。
【００３４】
このようにすると、ＬＳＩの論理回路を伝搬する信号が所定の時間遅延する確率を、ＬＳＩの論理回路を伝搬する信号が遅延する時間（信号伝搬遅延時間）に対して累積した遅延歩留まりと、信号伝搬遅延時間とその標準値との比率を表すディレイティングファクターとの関係を予測することができる。すなわち、製造しようとするＬＳＩに要求される信号伝搬遅延時間をＬＳＩが満足する割合（遅延歩留まり）を、ＬＳＩの製造ばらつきに対する設計マージンとして設定されるディレイティングファクターにより簡潔に予測することができる。このため、前述の効果が確実に得られる。
【００３５】
第１のＬＳＩの設計マージンの設定方法における設計マージンと歩留まりとの関係を予測する工程は、ＬＳＩの設計上の特徴を反映したテストチップの回路特性から抽出されたシミュレーション情報をパラメータとする回路シミュレーションを、ＬＳＩの設計上の特徴を反映した回路モデルに基づいて行なうことにより、設計マージンと歩留まりとの関係を予測する工程を含んでいることが好ましい。
【００３６】
このようにすると、ＬＳＩの設計上の特徴を反映したテストチップの回路特性から抽出されたシミュレーション情報をパラメータとし且つＬＳＩの回路モデルに基づいた回路シミュレーションを行なうことにより、ＬＳＩの歩留まりとＬＳＩの製造ばらつきに対して設定される設計マージンとの関係を予測することができる。このため、回路シミュレーションのパラメータになるシミュレーション情報に、テストチップの回路特性を反映させることができると共に、回路シミュレーションにＬＳＩの回路モデルを反映させることができる。よって、ＬＳＩの歩留まりとＬＳＩの製造ばらつきに対して設定される設計マージンとの関係を決定するための回路シミュレーションに、実際のＬＳＩの特徴部分を反映させることができる。したがって、実際のＬＳＩの製造ばらつきに対して、過不足のない設計マージンを適切且つ現実的に設定することができる。
【００３７】
上記のテストチップ及び回路モデルを用いる場合、回路モデルに反映されるＬＳＩの設計上の特徴には、ＬＳＩのクリティカルパスに関する情報が少なくとも含まれていることが好ましい。
【００３８】
このようにすると、ＬＳＩを構成する論理回路に含まれる信号パスのうちで、ＬＳＩの動作速度を律速するクリティカルパスに関する特徴を、回路シミュレーションにおいて用いる回路モデルに反映させることができる。このため、ＬＳＩの歩留まりをより正確に予測することができる。したがって、前述の効果が確実に得られる。
【００３９】
本発明の第２のＬＳＩの設計マージンの設定方法は、ＬＳＩを設計する際に用いる設計マージンを製造ばらつきに対して設定する方法であって、ＬＳＩの設計上の特徴を反映したテストチップを用いて、該ＬＳＩの回路特性を測定する第１の工程と、ＬＳＩの設計上の特徴を反映した回路モデルを構築する第２の工程と、第２の工程において構築された回路モデルを用いて行なわれる回路シュミレーションに必要なシミュレーション情報を、第１の工程において測定された回路特性から少なくとも抽出する第３の工程と、第３の工程において抽出されたシミュレーション情報をパラメータとする回路シミュレーションを、第２の工程において構築された回路モデルを用いて行なうことにより、ＬＳＩの論理回路を伝搬する信号が所定の時間遅延する確率を信号伝搬遅延時間に対して累積した遅延歩留まり、及び信号伝搬遅延時間とその標準値との比率を表すディレイティングファクターを算出する第４の工程と、第４の工程において算出された遅延歩留まりとディレイティングファクターとの関係を決定する第５の工程と、第５の工程において決定された関係に基づいて、所定の遅延歩留まりを満足する特定ディレイティングファクターを算出すると共に、算出された該特定ディレイティングファクターを特定設計マージンとして前記製造ばらつきに対して設定する第６の工程とを備えていることを特徴とするＬＳＩの設計マージンの設定方法である。
【００４０】
第２のＬＳＩの設計マージンの設定方法によると、第１の工程において、ＬＳＩの設計上の特徴を反映したテストチップの回路特性を測定すると共に、第４の工程において、測定された回路特性から抽出されたシミュレーション情報をパラメータとする回路シミュレーションを行なうことができる。また、この第４の工程における回路シミュレーションには、ＬＳＩの設計上の特徴を反映した回路モデルを用いるため、第５の工程において、実際のＬＳＩの特徴を反映させた現実的な遅延歩留まり及びディレイティングファクターを算出することができる。したがって、第６の工程において、過不足のない特定設計マージンを適切且つ現実的に設定することができる。
【００４１】
また、第２のＬＳＩの設計マージンの設定方法によると、第４の工程において、ＬＳＩの論理回路を伝搬する信号が所定の時間遅延する確率を遅延時間に対して累積した遅延歩留まり、及び信号伝搬遅延時間とその標準値との比率を表すディレイティングファクターを算出することができると共に、第５の工程において、これらの遅延歩留まりとディレイティングファクターとの関係を決定することができる。すなわち、製造するＬＳＩに要求される信号伝搬遅延時間をＬＳＩが満足する割合（遅延歩留まり）を、特定設計マージンとして設定されるディレイティングファクターによって予測することができる。
【００４２】
また、第２のＬＳＩの設計マージンの設定方法によると、第６の工程では、第５の工程において決定された遅延歩留まりとディレイティングファクターとの関係に基づいて、所定の遅延歩留まりを満足する特定ディレイティングファクターを、ＬＳＩの製造ばらつきに対する特定設計マージンとして設定することができる。すなわち、製造しようとするＬＳＩに要求される遅延歩留まりに応じた設計マージン（特定設計マージン）をＬＳＩの製造ばらつきに対して設定することができる。したがって、ＬＳＩを設計する際に、過剰な設計マージンがＬＳＩの製造ばらつきに対して設定される事態を回避することができる。
【００４３】
第２のＬＳＩの設計マージンの設定方法における第３の工程において抽出されるシミュレーション情報には、製造ばらつきに起因するトランジスタ特性のばらつき成分が少なくとも含まれていることが好ましい。
【００４４】
このようにすると、第３の工程では、第１の工程において測定された回路特性から、ＬＳＩの製造ばらつきに起因するトランジスタ特性のばらつき成分を少なくとも抽出することができる。このため、第４の工程では、ＬＳＩを構成する論理回路を伝搬する信号の遅延変動要因となるトランジスタ特性のばらつき成分に基づいて、遅延歩留まり及びディレイティングファクターを算出することができる。すなわち、ＬＳＩの遅延歩留まりと、ＬＳＩの製造ばらつきに対して設定される設計マージンとの関係を決定するための回路シミュレーションに、ＬＳＩの現実的な回路特性を反映させることができる。したがって、第６の工程において、ＬＳＩの製造ばらつきに対する過不足のない特定設計マージンを適切且つ現実的に設定することができる。
【００４５】
シミュレーション情報にトランジスタ特性のばらつき成分が含まれている場合、第４の工程における回路シミュレーションにおいて、回路モデルを構成するＮチャネルＭＩＳトランジスタ及びＰチャネルＭＩＳトランジスタのドレイン電流が共に増加又は減少するようにパラメータを変化させることが好ましい。
【００４６】
このようにすると、ＮＭＩＳトランジスタ及びＰＭＩＳトランジスタのドレイン電流が共に増加又は減少をする場合だけを扱うことができるため、特定ディレイティングファクターを第６の工程において設定するまでの処理を効率的に且つ容易に行なうことができる。尚、このような場合だけを考えてもよいのは、ＮＭＩＳトランジスタとＰＭＩＳトランジスタとの類似性を考慮に入れていることによる。
【００４７】
第２のＬＳＩの設計マージンの設定方法における第３の工程において抽出されるシミュレーション情報には、製造ばらつきに起因するトランジスタ特性のばらつき成分及び配線特性のばらつき成分が少なくとも含まれていることが好ましい。
【００４８】
このようにすると、第３の工程では、第１の工程において測定された回路特性から、ＬＳＩの製造ばらつきに起因するトランジスタ特性及び配線特性のばらつき成分を少なくとも抽出することができる。このため、第４の工程では、ＬＳＩを構成する論理回路を伝搬する信号の遅延変動要因となるトランジスタ特性及び配線特性のばらつき成分に基づいて、遅延歩留まり及びディレイティングファクターを算出することができる。すなわち、ＬＳＩの遅延歩留まりと、ＬＳＩの製造ばらつきに対して設定される設計マージンとの関係を決定するための回路シミュレーションに、ＬＳＩの現実的な回路特性を反映させることができる。したがって、第６の工程において、ＬＳＩの製造ばらつきに対する過不足のない特定設計マージンを適切且つ現実的に設定することができる。
【００４９】
第２のＬＳＩの設計マージンの設定方法における第３の工程において抽出されるシミュレーション情報には、製造ばらつきに起因するランダムばらつきが少なくとも含まれていることが好ましい。
【００５０】
このようにすると、第３の工程では、第１の工程において測定された回路特性から、ＬＳＩの製造ばらつきに起因してランダムに発生するばらつき成分（ランダムばらつき）を少なくとも抽出することができる。このため、第４の工程では、ＬＳＩを構成する論理回路を伝搬する信号の遅延変動要因となるランダムばらつきに基づいて、遅延歩留まり及びディレイティングファクターを算出することができる。すなわち、ＬＳＩの遅延歩留まりと、ＬＳＩの製造ばらつきに対して設定される設計マージンとの関係を決定するための回路シミュレーションに、ＬＳＩの現実的な回路特性を反映させることができる。したがって、第６の工程において、ＬＳＩの製造ばらつきに対する過不足のない特定設計マージンを適切且つ現実的に設定することができる。
【００５１】
第２のＬＳＩの設計マージンの設定方法における第３の工程において抽出されるシミュレーション情報には、製造ばらつきに起因するランダムばらつき及びシステマティックばらつきが少なくとも含まれていることが好ましい。
【００５２】
このようにすると、第３の工程では、第１の工程において測定された回路特性から、ＬＳＩの製造ばらつきに起因してシステマティックに発生するばらつき成分（システマティックばらつき）及びランダムばらつきを少なくとも抽出することができる。このため、第４の工程では、ＬＳＩを構成する論理回路を伝搬する信号の遅延変動要因となるランダムばらつき及びシステマティックばらつきに基づいて、遅延歩留まり及びディレイティングファクターを算出することができる。すなわち、ＬＳＩの遅延歩留まりと、ＬＳＩの製造ばらつきに対して設定される設計マージンとの関係を決定するための回路シミュレーションに、ＬＳＩの現実的な回路特性を反映させることができる。したがって、第６の工程において、ＬＳＩの製造ばらつきに対する過不足のない特定設計マージンを適切且つ現実的に設定することができる。
【００５３】
シミュレーション情報にシステマティックばらつきに関する情報が含まれている場合、システマティックばらつきは、回路モデルを構成するトランジスタを流れる電流のマスクレイアウトに対する依存性に基づいて複数タイプに類型化されることが好ましい。
【００５４】
このようにすると、回路モデルを構成するトランジスタを流れる電流がマスクレイアウトに対する依存性に基づいて複数のタイプに類型化されたシステマティックばらつきに基づいて、遅延歩留まり及びディレイティングファクターを算出することができる。したがって、前述の効果が確実に得られる。
【００５５】
また、シミュレーション情報にシステマティックばらつきに関する情報が含まれている場合、第４の工程における回路シミュレーションにおいて、システマティックばらつきは、回路モデルを構成するトランジスタに並列に接続された架空の電流源として扱われることが好ましい。
【００５６】
このようにすると、第４の工程における回路モデルを構成するトランジスタに並列に接続された架空の電流源として、すなわち、ネットリストの書式の中にだけ記載された補正用の電流源として、システマティックばらつきを表すことができる。このため、トランジスタを流れる電流値の“ずれ”を引き起こすシステマティックばらつきの特徴を、回路シミュレーションにより算出される遅延歩留まり及びディレイティングファクタに適切に反映させることができる。したがって、前述の効果が確実に得られる。
【００５７】
第１又は第２のＬＳＩの設計マージンの設定方法において、特定設計マージンに基づいて設計及び製造がされたＬＳＩの実際の遅延歩留まりと所定の遅延歩留まりとの差に基づいて、遅延歩留まりとディレイティングファクタとの関係を補正することが好ましい。
【００５８】
このようにすると、設定された特定設計マージンに基づいて現実に製造されたＬＳＩの実際の遅延歩留まりと、製造する前に予測された遅延歩留まりとの差を、それ以降に製造されるＬＳＩの製造ばらつきに対する設計マージン及び遅延歩留まりに反映させることができる。よって、後に開発するＬＳＩに設定される設計マージンをより現実的なものとして高精度化することができる。したがって、過不足のある設計マージンが設定されることを抑制することができる。
【００５９】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係るＬＳＩの設計マージンの設定方法について図面を参照しながら説明する。
【００６０】
図１は、第１の実施形態に係るＬＳＩの設計マージンの設定方法の各工程を示す図である。尚、本実施形態においては、ＣＭＩＳトランジスタの一種であるＣＭＯＳトランジスタの製造ばらつきを遅延変動要因とした場合のその製造ばらつきに対して設計マージンを設定する方法について説明する。
【００６１】
図１に示すように、まず、テストチップ設計工程Ｓ１０１では、製造しようとするＬＳＩを構成する各種のトランジスタが搭載されたテストチップを設計する。
【００６２】
次に、テストチップ試作工程Ｓ１０２では、テストチップ設計工程Ｓ１０１において設計されたテストチップを例えば複数個試作する。
【００６３】
次に、テストチップ評価工程Ｓ１０３では、テストチップ試作工程Ｓ１０２において試作されたテストチップに搭載された各種のトランジスタのうちのＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのそれぞれのトランジスタ特性、例えば電流−電圧特性を少なくとも測定する。
【００６４】
図２は、テストチップ試作工程Ｓ１０２において試作されたテストチップを用いて測定されたＭＯＳトランジスタの電流特性をプロットしたグラフである。ただし、横軸はＮＭＯＳトランジスタの飽和ドレイン電流を表しているのに対して、縦軸はＰＭＯＳトランジスタの飽和ドレイン電流を表している。
【００６５】
図２に示すように、テストチップ評価工程Ｓ１０３において測定されたＭＯＳトランジスタの電流特性は、ＮＭＯＳトランジスタの飽和ドレイン電流とＰＭＯＳトランジスタの飽和ドレイン電流とを表す１つの点として表される。また、テストチップ評価工程Ｓ１０３では、テストチップ試作工程Ｓ１０２において試作された複数個のテストチップを用いて、各テストチップに搭載された複数のＭＯＳトランジスタの電流−電圧特性が測定されているため、図２に示すグラフには複数の点がプロットされている。このようにしてプロットされたＮＭＯＳトランジスタの飽和ドレイン電流の分布は、図２に示すＮＭＯＳ分布１３０ｎになる。これに対して、ＰＭＯＳトランジスタの飽和ドレイン電流の分布は、図２に示すＰＭＯＳ分布１３０ｐになる。ただし、図２に示す例えばＮＭＯＳ分布１３０ｎの測定回数（縦軸）は簡易的なものであるため、縦軸のＰＭＯＳトランジスタの飽和ドレイン電流に対応したものではない。
【００６６】
ここで、上記のＮＭＯＳ分布１３０ｎ及びＰＭＯＳ分布１３０ｐを、それぞれ１次元の正規分布関数で近似すると共に、それぞれの標準値（期待値）μ及び標準偏差σを算出する。これらの値に基づいて、Ａ点（μｎ  ，μｐ  ）、Ｂ点（μｎ  −σｎ  ，μｐ  −σｐ  ）、Ｃ点（μｎ  −２σｎ  ，μｐ  −２σｐ  ）、及びＤ点（μｎ  −３σｎ  ，μｐ  −３σｐ  ）を通る直線を考える。この直線を図３に示す。ただし、μｎ  、σｎ  は、順に、ＮＭＯＳ分布１３０ｎの正規分布関数に基づいて算出された標準値（期待値）、標準偏差を表すのに対して、μｐ  、σｐ  は、順に、ＰＭＯＳ分布１３０ｐの正規分布関数に基づいて算出された標準値、標準偏差を表す。
【００６７】
図３は、上記のＡ点〜Ｄ点、及びこれらの点を通る直線１３０を示す図である。
【００６８】
図３に示すように、Ａ点〜Ｄ点は、それぞれ互いに異なる飽和ドレイン電流の値を示している。これらの点に相当する飽和ドレイン電流が測定された例えばＮＭＯＳトランジスタの電流−電圧特性は、図４のようなイメージ図になる。尚、ＰＭＯＳトランジスタの電流−電圧特性においても同様のイメージ図になる。
【００６９】
図４に示すように、Ａ点〜Ｄ点に相当するＮＭＯＳトランジスタの電流−電圧特性は、製造ばらつきに起因して、それぞれ互いに異なる電流−電圧特性として表される。尚、図４に示す４つの電流−電圧特性は、それぞれＮＭＯＳトランジスタのドレイン電流の大きい方から順に、Ａ点、Ｂ点、Ｃ点、Ｄ点にそれぞれ対応している。
【００７０】
また、図３に示すように、Ａ点〜Ｄ点を線分で結ぶと１つの線分が形成されると共に、その線分を延長すると１つの直線１３０が形成される。このようにして形成された直線１３０には次のような意味が含まれている。
【００７１】
図１９を用いて既に説明したように、ＬＳＩを構成する論理回路を分解すると、複数の回路セルと、その回路セル同士を接続する複数の信号パスとに分解できる。特に、図１９に示すようなスタティックな回路セルを接続する信号パスを伝搬する信号の速さは、回路セルを構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのドレイン電流の値が共に最小値になる場合に最も遅くなり、反対にＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのドレイン電流の値が共に最大値になる場合に最も速くなる。このため、論理回路を設計する際のタイミング検証において必要とされるコーナー条件（回路シミュレーションのパラメータの上限及び下限）を、図３に示す直線１３０の上に設定できると近似的に考えられる。すなわち、図２に示すＮＭＯＳ分布１３０ｎとＰＭＯＳ分布１３０ｐとの２次元の分布を近似した２次元の正規分布関数は、図２に示す楕円のようになるが、スタティックな回路セルから構成される論理回路のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのドレイン電流に設定すべきコーナー条件は、その論理回路の特徴を考慮に入れると、図３に示す直線１３０の上に設定できると見込まれる。また、図３に示す直線１３０は、近似的に、ＮＭＯＳトランジスタのドレイン電流とＰＭＯＳトランジスタのドレイン電流との関係を表わしているといってよい。
【００７２】
次に、ＳＰＩＣＥパラメータ抽出工程Ｓ１０４では、図２に示す測定結果に基づいて、後述するＳＰＩＣＥシミュレーション工程Ｓ１０５において用いるＳＰＩＣＥパラメータを抽出する。この際、ＮＭＯＳトランジスタのドレイン電流とＰＭＯＳトランジスタのドレイン電流との関係が、前述の図３に示す直線１３０に相当する関係を満たすように、ＳＰＩＣＥパラメータうちのいくつかを変数化しておく。このような変数化のための条件は、例えば図５のようになる。
【００７３】
図５は、ＮＭＯＳトランジスタのドレイン電流とＰＭＯＳトランジスタのドレイン電流との関係が図３に示す直線１３０に相当する関係を満たすように変数化されたＳＰＩＣＥパラメータの条件を示す表である。
【００７４】
図５に示すように、例えば変数化するＳＰＩＣＥパラメータとしてＭＯＳトランジスタのゲート長、しきい値電圧、及びゲート酸化膜厚の３つのプロセス変数を簡単のために考える。この場合、図３に示すＡ点〜Ｄ点におけるそれぞれの変化幅は、例えばテストチップ評価工程Ｓ１０３において測定された電流−電圧特性のフィッティング等により、図５に示す割合になる。この割合は、各ＳＰＩＣＥパラメータの標準値に対する割合を％表示で表したものである。すなわち、図５に示すＳＰＩＣＥパラメータの変化幅とは、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの上記３つのＳＰＩＣＥパラメータを変数化することにより、図３に示す直線１３０の上を、Ａ点、Ｂ点、Ｃ点、Ｄ点という順番でドレイン電流が減少する条件を見出したものである。尚、ＳＰＩＣＥパラメータとしては、例えば米国Ａｖａｎｔ！  Ｃｏｒｐｏｒａｔｉｏｎ社発行の「Ｓｔａｒ  Ｈｓｐｉｃｅ  Ｍａｎｕａｌ（Ｒｅｌｅａｓｅ  ２０００．２，Ｍａｙ  ２０００）」に具体的な記載がある。
【００７５】
次に、ＳＰＩＣＥシミュレーション工程Ｓ１０５では、上記のような条件下で変数化されたＳＰＩＣＥパラメータ、及びＬＳＩの回路モデル１２０を用いて、回路シミュレータによりモンテカルロ解析を行なう。モンテカルロ解析とは、特定の確率分布に応じて発生させた乱数を入力変数として、この乱数毎に通常の解析を繰り返して実施すると共に、解析された結果を総合することにより、出力としての確率分布を得るという統計解析手法である。また、回路シミュレータとしては、例えば米国Ｓｙｎｏｐｓｙｓ社製のＨＳＰＩＣＥを用いる。また、変数化するＳＰＩＣＥパラメータは、例えば図５に示すゲート長、しきい値電圧、及びゲート酸化膜厚の３変数とする。また、テストチップ評価工程Ｓ１０３において、上記の３つのＳＰＩＣＥパラメータ（ゲート長等）以外のプロセス変数の分布も測定しておく。
【００７６】
以下、ＳＰＩＣＥシミュレーション工程Ｓ１０５において行なわれるＳＰＩＣＥシミュレーションを具体的に説明する。
【００７７】
図６は、回路シミュレータに入力される３つのプロセス変数、入力されたプロセス変数の分布に従った乱数セット（ＳＰＩＣＥパラメータのセット）により解析されるＭＯＳトランジスタのドレイン電流の分布、及び回路シミュレータから出力される信号伝搬遅延時間の分布（以下、遅延分布と称する）を表す図である。
【００７８】
図６に示すように、まず、ＳＰＩＣＥパラメータ抽出工程Ｓ１０４において抽出された図６に示す３つのプロセス変数（ゲート長等）を回路シミュレータに入力すると共に、これらの分布に従った乱数を回路シミュレータによって発生させて変化させる。この際、３つのプロセス変数の分布に従った３つの正規乱数はそれぞれ互いに相関があるため、回路シミュレータ内に１つの正規乱数を最初に発生させた後、相関のある３つの正規乱数を発生させるようにする。３つの正規乱数を発生させると、回路シミュレータの内部において、１組の乱数セット毎に、ゲート長等の１組のＳＰＩＣＥパラメータが生成される。ただし、このとき生成される１組のＳＰＩＣＥパラメータによって生成されるＮＭＯＳ及びＰＭＯＳトランジスタの電流−電圧特性の対は、前述の通り、図３の直線１３０で示す関係に従うように設定しておく。そして、ＳＰＩＣＥパラメータが生成されると、（各乱数セット）毎に遅延時間が計算されると共に、各ＳＰＩＣＥパラメータのセットに基づく遅延時間の全体の分布としての遅延分布が出力される。尚、入力されるプロセス変数であって、ゲート長のようにネットリストの書式の中でも変数化できるものであれば、ネットリスト中の該当する変数を変化させるようにしてもよい。また、ＳＰＩＣＥシミュレーションにおいて用いる回路モデル１２０には、ＬＳＩを構成する論理回路の信号パスの中で信号伝搬の最も遅いクリティカルパスのネットリストを抽出して用いる。このようなネットリストの書式としては、例えば米国Ａｖａｎｔ！  Ｃｏｒｐｏｒａｔｉｏｎ社発行のＳｔａｒ−Ｈｓｐｉｃｅ  Ｍａｎｕａｌ（Ｒｅｌｅａｓｅ  ２０００．２，Ｍａｙ  ２０００）に記述がある。尚、図６には、従来の遅延時間のコーナー条件（上限及び下限）も併せて示す。
【００７９】
次に、ディレイティングファクター計算工程Ｓ１０６では、ＳＰＩＣＥシミュレーション工程Ｓ１０５において算出された遅延分布に基づいて最悪遅延時間及び標準遅延時間を算出すると共に、式（５）（「従来の技術」参照）に最悪遅延時間及び標準遅延時間を代入して製造ばらつきに関するディレイティングファクターを算出する。具体的に、標準遅延時間は、ＭＯＳトランジスタのドレイン電流が図３に示すＡ点（μｎ  ，μｐ  ）に相当するときの遅延時間になる。一方、仮にＭＯＳトランジスタのドレイン電流が図３に示すＢ点（μｎ  −σｎ  ，μｐ  −σｐ  ）、Ｃ点（μｎ  −２σｎ  ，μｐ  −２σｐ  ）、Ｄ点（μｎ  −３σｎ  ，μｐ  −３σｐ  ）のいずれかに相当する遅延時間が最悪遅延時間であるとすると、それぞれに対応するディレイティングファクターＰ１  、Ｐ２  、Ｐ３  は、それぞれ順に式（６）、式（７）、式（８）に従って算出される。
【００８０】
2005011892.tif 000006
ただし、ｔｐｄ（Ｉｄｎ  ，Ｉｄｐ  ）は、ＮＭＯＳトランジスタの飽和ドレイン電流Ｉｄｎ  及びＰＭＯＳトランジスタの飽和ドレイン電流Ｉｄｐ  を変数とするクリティカルパスの遅延時間を表す。
【００８１】
図７は、図３に示すＡ点〜Ｄ点の飽和ドレイン電流と、上式（６）〜式（８）により算出されたディレイティングファクターとの関係を示す表である。
【００８２】
図７に示すように、ＭＯＳトランジスタの飽和ドレイン電流とディレイティングファクターとの関係は非線形になることがわかる（図７の中の遅延歩留まりについては次に説明する）。
【００８３】
次に、遅延歩留まり計算工程Ｓ１０７では、ＳＰＩＣＥシミュレーション工程Ｓ１０５において算出された遅延分布の累積確率分布である遅延歩留まりＹ（ｔｐｄ）を計算する。具体的には、期待値（標準値）μ及び標準偏差σを持つ正規分布であるＮ（μ，σ２ ）を積分する次式（９）に従って遅延歩留まりＹ（ｔｐｄ）を計算する。
【００８４】
【数２】
2005011892.tif 000007
【００８５】
上式（９）に従って算出された遅延歩留まりＹ（ｔｐｄ）を図７に示す。
【００８６】
図７に示すように、ディレイティングファクターＰの値が増加するに従い、遅延歩留まりの値も増加する。すなわち、ディレイティングファクターＰの値が大きいほど、ＬＳＩに要求される遅延時間が緩和されるため、不良品とみなされるＬＳＩの数が少なくなる。尚、図７に示すように、遅延歩留まりは、遅延時間が標準値の場合に０．５（５０％）になると共に、遅延歩留まりの上限は１．０（１００％）になる。
【００８７】
次に、予測関数特定工程Ｓ１０８では、ディレイティングファクター計算工程Ｓ１０６において計算されたディレイティングファクターＰ（ｔｐｄ）と、遅延歩留まり計算工程Ｓ１０７において計算された遅延歩留まりＹ（ｔｐｄ）との関係を表す予測関数を図８に示すように決定する。
【００８８】
図８は、ディレイティングファクターＰ（ｔｐｄ）と、遅延歩留まりＹ（ｔｐｄ）との関係を示すグラフである。
【００８９】
図８に示すように、ディレイティングファクター設定工程Ｓ１０９では、予測関数特定工程Ｓ１０８において決定されたディレイティングファクターＰと遅延歩留まりＹとの関係に基づいて、ＬＳＩの遅延歩留まりとして要求される期待歩留まり１２１を設定する。例えば、９０％の遅延歩留まりを得たいのであれば、設定マージンとしてディレイティングファクターを１．１５に設定する。このようにすると、設定された期待歩留まり１２１に対応するディレイティングファクターを図８に示す関係から算出することができるため、算出されたディレイティングファクターを製造ばらつきに対する設計マージンとして設定することができる。尚、期待歩留まり１２１を満足する製造ばらつきに関するディレイティングファクターＰ（次式（１０）におけるＰｗｏｒｓｔ  ）、電源電圧幅に関するディレイティングファクターＶ、及び温度幅に関するディレイティングファクターＴのそれぞれの最悪値に基づいて、全体としての最悪遅延時間ｔｗｏｒｓｔ  は次式（１０）にしたがって計算できる。
【００９０】
2005011892.tif 000008
以上説明したように、第１の実施形態によると、テストチップ評価工程Ｓ１０３において、テストチップを用いてトランジスタ特性（例えばＭＯＳトランジスタの電流−電圧特性）の測定を行なうと共に、これにより測定されたトランジスタ特性に基づいてＳＰＩＣＥシミュレーションを行なうことができる。このため、製造ばらつきに起因するトランジスタ特性のばらつき成分が考慮された遅延分布を算出することができる。よって、過不足を抑えた現実的な設計マージンをＬＳＩの製造ばらつきに対して設定することができる。
【００９１】
また、第１の実施形態によると、予測関数特定工程Ｓ１０８において、ディレイティングファクターと遅延歩留まりとの関係を決定できる。このため、製品化されるＬＳＩに要求される期待歩留まり１２１を決めるだけで、その期待歩留まり１２１を満足する適切なディレイティングファクター（つまり設計マージン）を容易に算出することができる。また、図６に示すように、従来の方法により設定されていたコーナー条件よりも適切且つ現実的なコーナー条件を設定することができる。
【００９２】
また、第１の実施形態によると、図３の直線１３０で示すように、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのドレイン電流が共に増加又は減少をする場合だけを扱うことができるため、ディレイティングファクターを設定するまでの処理を効率的に且つ容易に行なうことができる。
【００９３】
また、第１の実施形態によると、ＳＰＩＣＥシミュレーション工程Ｓ１０５における回路モデル１２０のネットリストの書式の中に、ＬＳＩの論理回路における信号パスの中で最も遅い信号パスとして抽出されたクリティカルパスに関する情報を記述している。このため、クリティカルパスを記述したネットリストを用いるＳＰＩＣＥシミュレーションによって、ＬＳＩの遅延歩留まりをより正確に予測することができる。
【００９４】
尚、第１の実施形態において、ＮＭＯＳトランジスタのドレイン電流とＰＭＯＳトランジスタのドレイン電流との関係を、図３に示す直線１３０に相当する関係になるように制限した。しかし、直線１３０に相当する関係になるようなプロセス変数を与えることが困難な場合には、ＮＭＯＳトランジスタのドレイン電流とＰＭＯＳトランジスタのドレイン電流との関係が、図９に示す直線１３１と直線１３２との間の領域内に相当する関係になるようにしてもよい。また、ＮＭＯＳトランジスタのドレイン電流とＰＭＯＳトランジスタのドレイン電流との関係が非線形になることを考慮する場合は、直線１３０、１３１、及び１３２を曲線にしてもよい。
【００９５】
また、第１の実施形態において、ＮＭＯＳ分布１３０ｎ及びＰＭＯＳ分布１３０ｐをそれぞれ正規分布と仮定して全ての処理を行なったが、正規分布でなくてもよい。
【００９６】
また、第１の実施形態において、テストチップを用いてＭＯＳトランジスタの電流−電圧特性を測定したが、他の特性を測定してもよい。
【００９７】
また、第１の実施形態において、図７に示すＭＯＳトランジスタの飽和ドレイン電流がμ、（μ−σ）、（μ−２σ）、及び（μ−３σ）の場合の遅延歩留まり及びディレイティングファクターについて説明した。しかし、この飽和ドレイン電流の間隔は説明の便宜上設定した値であるため、任意の値でもよい。
【００９８】
また、第１の実施形態におけるテストチップ試作工程Ｓ１０２において、複数個のテストチップを試作したが、１個のテストチップを試作すると共に、このテストチップに搭載されている複数のＭＯＳトランジスタの電流−電圧特性を測定するだけでもよい。
【００９９】
（第２の実施形態）
以下、本発明の第２の実施形態に係るＬＳＩの設計マージンの設定方法について図面を参照しながら説明する。
【０１００】
第２の実施形態の特徴は、ＬＳＩを構成する論理回路の遅延変動要因として、第１の実施形態において説明したトランジスタ特性のばらつき成分に加えて、ＬＳＩの配線特性のばらつき成分も考慮に入れて製造ばらつきに対する設計マージンを設定する点にある。
【０１０１】
よって、以下、本実施形態の特徴部分について特に詳しく説明する。
【０１０２】
図１は、第２の実施形態に係るＬＳＩの設計マージンの設定方法、特に、ＣＭＩＳトランジスタの一種であるＣＭＯＳトランジスタの特性、及びＬＳＩの配線特性のばらつき成分を遅延変動要因とした場合の製造ばらつきに対する設計マージンを設定する方法の各工程を示す図でもある。
【０１０３】
図１に示すように、まず、テストチップ設計工程Ｓ１０１では、設計マージンを設定しようとするＬＳＩを構成する各種のトランジスタ及び配線が形成されたテストチップを設計する。
【０１０４】
次に、テストチップ試作工程Ｓ１０２では、テストチップ設計工程Ｓ１０１において設計されたテストチップを複数個試作する。
【０１０５】
次に、テストチップ評価工程Ｓ１０３では、テストチップ試作工程Ｓ１０２において試作されたテストチップに搭載された各種のトランジスタのうちのＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの例えば電流−電圧特性、並び配線特性として、例えば配線幅、配線膜厚、及び層間膜厚をそれぞれ測定する。このとき測定されるＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの電流−電圧特性から、第１の実施形態において説明した図２が同様に得られる。
【０１０６】
次に、実測された配線幅、配線膜厚、及び層間膜厚をパラメータとして、フィールドソルバー（電磁型シミュレータの一種）を用いたモンテカルロ解析により配線容量の分布を算出する。フィールドソルバーには、例えば米国Ｓｙｎｏｐｓｙｓ社のソフトウェアＲａｐｈａｅｌ等を用いる。
【０１０７】
まず、実測された配線幅、配線膜厚、及び層間膜厚の分布を入力として、これらの分布に従った乱数を発生させながらフィールドソルバーで解析する。この際、トランジスタ特性のばらつき成分と配線特性のばらつき成分とは互いに独立とみなせるので、また、これらの配線に関する３つのプロセス変数の分布に従った３つの乱数はそれぞれ互いに相関があるため、配線用に正規乱数をまず１つ発生させてから、相関のある３つの正規乱数を発生させるようになる。このようにして発生させた３つの正規乱数を変化させると、１組の各乱数セットに応じた配線容量が計算されると共に、各乱数セットに基づく配線容量の全体としての配線容量分布が得られる。また、出力された配線容量分布の標準値（例えば期待値）μｃ  及び標準偏差σｃ  を算出しておく。
【０１０８】
ところで、ＬＳＩの論理回路を構成する複数の回路セルを接続する信号パスを信号が伝搬する速度は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのドレイン電流が共に減少すると遅くなり、反対に共に増加すると速くなるという第１の実施形態において説明した特徴に加えて、配線容量が増加すると遅くなり、反対に配線容量が減少すると速くなるという特徴がある。ここでは、回路セルを接続する配線として、例えば単一の配線が基板上に存在する単純な配線構造を想定する。これにより、例えば信号の伝搬速度が遅くなる条件、すなわち、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのドレイン電流が共に減少すると共に、配線容量が増加する条件を第１の実施形態と同様に設定する。この条件のうちの配線容量に関する条件を表したものを図１０に示す。
【０１０９】
図１０は、配線特性のばらつき成分を遅延変動要因とした場合に条件となる各プロセス変数の変化幅を示す図である。尚、図１０におけるＥ、Ｆ、Ｇ、Ｈは順に、算出された配線容量の値がμｃ  、（μｃ  −σｃ  ）、（μｃ  −２σｃ  ）、（μｃ  −３σｃ  ）の場合であることを示している。また、トランジスタ特性に関する３つのプロセス変数（ゲート長等）については、第１の実施形態と同様とする。
【０１１０】
次に、ＳＰＩＣＥパラメータ抽出工程Ｓ１０４では、第１の実施形態と同様に、ＳＰＩＣＥシミュレーション工程Ｓ１０５において用いられるＳＰＩＣＥパラメータを抽出する。
【０１１１】
次に、ＳＰＩＣＥシミュレーション工程Ｓ１０５では、第１の実施形態と同様に、入力されたプロセス変数の分布に従ったトランジスタ特性及び配線特性に関する乱数を発生させてから、これらの乱数セットを用いたＳＰＩＣＥシミュレーションを行なう。ただし、この際、本実施形態では、テストチップ評価工程Ｓ１０３において算出した標準値μｃ  及び標準偏差σｃ  に基づく配線容量の正規乱数を回路シミュレーションに反映させる。具体的には、回路モデル１２０のネットリストに記述されている配線容量（Ｃｏｒｉｇｉｎａｌとする）を、フィールドソルバーにより算出された標準値μｃ  及び標準偏差σｃ  の配線容量分布（Ｃｍｏｎｔｅｃａｒｌｏとする）並びにこの標準値を用いて次式（１１）のようにスケーリングされた配線容量Ｃに置き換える。これにより、新たなネットリストを作成する。
【０１１２】
2005011892.tif 000009
すなわち、第１の実施形態のようにトランジスタ特性の製造ばらつき成分を考慮するために必要な乱数を生成し、生成された乱数をＳＰＩＣＥパラメータに反映させることに加えて、本実施形態では、配線特性のばらつき成分を考慮するために必要な乱数を独立に生成し、生成された乱数をネットリストに反映させる。そして、生成される個々の乱数セット（本実施形態では、トランジスタ特性用の乱数と配線特性用の乱数とを合わせた６つの乱数からなる）に応じた遅延時間が回路シミュレータにより算出されるため、全体としての信号伝搬遅延時間の分布（遅延分布）が出力される。この概念図を図１１に示す。
【０１１３】
図１１は、回路シミュレータに入力されるプロセス変数の分布、入力されたプロセス変数の分布に従った乱数セット（ＳＰＩＣＥパラメータのセット及びネットリスト中のパラメータのセット）により解析されるＭＯＳトランジスタのドレイン電流及び配線容量の分布、並びに回路シミュレータから出力される遅延分布を表す図である。
【０１１４】
図１１に示すように、本実施形態では、図６に示す第１の実施形態の３つのプロセス変数に加えて、配線幅、配線膜厚、及び層間膜厚の分布に従った乱数を生成し、生成された乱数セットを、回路モデル１２０のネットリスト中のパラメータとしている。これらのネットリスト中のパラメータに基づいて回路シミュレータの内部で算出される配線容量は、前述の図１０に示す条件に従うように設定されている。また、最終的に回路シミュレータから出力される遅延分布には、第１の実施形態におけるトランジスタの製造ばらつきだけでなく、配線の製造ばらつきも反映されている。
【０１１５】
これ以降のディレイティングファクター計算工程Ｓ１０６〜ディレイティングファクター設定工程Ｓ１０９は、第１の実施形態と同様であるため、説明を省略する。尚、予測関数特定工程Ｓ１０８において決定された遅延歩留まりとディレイティングファクターとの関係は図１２のようになる。
【０１１６】
以上、第２の実施形態によると、第１の実施形態により得られる効果に加えて次のような効果が得られる。
【０１１７】
第２の実施形態によると、テストチップ評価工程Ｓ１０３においてテストチップの配線特性のばらつき成分の測定を行なうと共に、測定された配線特性に基づいてＳＰＩＣＥシミュレーションを行なうことができる。このため、トランジスタ特性のばらつき成分だけでなく、配線特性のばらつき成分にも基づいた遅延分布を算出することができる。よって、過不足を抑えた現実的な設計マージンを製造ばらつきに対して設定することができる。
【０１１８】
また、第２の実施形態によると、ＳＰＩＣＥシミュレーションにより回路シミュレータの内部で使われる配線容量が、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのドレイン電流が共に増加する場合には小さくなり、減少する場合には大きくなるような条件でＳＰＩＣＥシミュレーションを行なうことができる。このため、ディレイティングファクターを設定するまでの処理を効率的に且つ容易に行なうことができる。
【０１１９】
尚、第２の実施形態におけるＳＰＩＣＥシミュレーション工程Ｓ１０５において、ＬＳＩの配線構造を単純な１構造と想定すると共に、この想定された構造に基づいて算出された配線の寸法を回路モデル１２０のネットリストに記述された全ての配線（配線容量素子）に当てはめた。しかし、ＬＳＩの配線構造を複数に分類すると共に、分類された複数の配線構造のそれぞれに基づく配線容量の分布をフィールドソルバーにより算出してもよい。具体的には、ＳＰＩＣＥシミュレーション工程Ｓ１０５において、回路モデル１２０のネットリストの書式に記述された第１の配線容量素子Ｃ１  には第１の配線容量分布Ｄ１  を、また第２の配線容量素子Ｃ２  には第２の配線容量分布Ｄ２  を当てはめるというように、配線容量素子に応じた配線容量分布を使い分けるようにする。
【０１２０】
また、第２の実施形態におけるＳＰＩＣＥシミュレーション工程Ｓ１０５において、トランジスタ特性のばらつき成分と、配線特性のばらつき成分とを互いに独立ものとして扱ったが、互いに相関のあるものとして扱ってもよい。この場合、ＳＰＩＣＥシミュレーション工程Ｓ１０５において、１つの正規乱数を発生させてから、互いに相関するトランジスタ特性及び配線特性の６つ正規乱数を生成させればよい。
【０１２１】
また、第２の実施形態において、配線容量のばらつき成分に基づいて設計マージンを設定したが、配線抵抗のばらつき成分に基づいて設計マージンを設定してもよい。この場合、ＳＰＩＣＥシミュレーション工程Ｓ１０５における回路モデル１２０のネットリストに記述された抵抗Ｒｏｒｉｇｉｎａｌを、モンテカルロ解析により計算された配線抵抗Ｒｍｏｎｔｅｃａｒｌｏ及びこの標準値μを用いて次式（１２）のようにスケーリングされた配線容量Ｒに置き換えることが好ましい。
【０１２２】
2005011892.tif 000010
また、第２の実施形態において、実測された配線の寸法等を正規分布であると仮定して全ての処理を行なっているが、正規分布でなくてもよい。
【０１２３】
また、第２の実施形態において、配線特性として配線幅、配線膜厚、及び層間膜厚を測定した場合について説明したが、これら以外のプロセス変数を測定した場合についても本実施形態の工程と同様に扱える。
【０１２４】
（第３の実施形態）
以下、本発明の第３の実施形態に係るＬＳＩの設計マージンの設定方法について図面を参照しながら説明する。
【０１２５】
図１３は、第３の実施形態に係るＬＳＩの設計マージンの設定方法の各工程を示す図である。尚、図１３に示す第３の実施形態において、図１に示す第１の実施形態に係るＬＳＩの設計マージンの設定方法と同一の工程等には同一の符号を付す。
【０１２６】
図１３に示すように、本実施形態の特徴は、第１の実施形態において説明した設計マージンを設定するまでの工程に加えて、設定された設計マージンに基づいて製品開発及び量産をする製品開発量産工程Ｓ３０１と、実際に製品化されたＬＳＩに基づいて設計マージンを補正する遅延歩留まり検証工程Ｓ３０２とを備えている点にある。
【０１２７】
具体的に、製品開発量産工程Ｓ３０１では、ディレイティングファクター設定工程Ｓ１０９において設計マージンが設定されたＬＳＩを開発すると共に量産する。
【０１２８】
次に、遅延歩留まり検証工程Ｓ３０２では、製品開発量産工程Ｓ３０１において量産されたＬＳＩの実際の遅延歩留まりを評価する。すなわち、ＬＳＩの実際の遅延歩留まり（実測歩留まり）と、ディレイティングファクター設定工程Ｓ１０９において設定された期待歩留まり１２１（予測歩留まり）との差を算出する。尚、ＬＳＩの実測歩留まりと、ディレイティングファクター設定工程Ｓ１０９において設定された予測歩留まりとの差は、ＳＰＩＣＥパラメータ抽出工程Ｓ１０４において抽出されたＳＰＩＣＥパラメータの精度、ＳＰＩＣＥシミュレーション工程Ｓ１０５において用いられる回路モデル１２０の精度、及びＳＰＩＣＥシミュレーション自体の精度等から生じる。
【０１２９】
次に、ディレイティングファクター設定工程Ｓ１０９では、遅延歩留まり検証工程Ｓ３０２において算出されたＬＳＩの実測歩留まりと、ＬＳＩを開発量産する前のディレイティングファクター設定工程Ｓ１０９において設定された予測歩留まりとの差に基づいて、予測関数特定工程Ｓ１０８において決定されディレイティングファクターと遅延歩留まりとの関係を補正する。この補正前及び補正後のそれぞれのディレイティングファクターと遅延歩留まりとの関係を図１４に示す。
【０１３０】
図１４は、図１３に示す予測関数特定工程Ｓ１０８において決定されたディレイティングファクターと遅延歩留まりとの関係（実線で示す）と、この関係を遅延歩留まり検証工程Ｓ３０２の測定結果に基づいて補正したもの（破線で示す）とを示す図である。
【０１３１】
図１４に示すように、最初のディレイティングファクター設定工程Ｓ１０９において予測歩留まりを設定すると、図１４に示す補正前の遅延歩留まりとディレイティングファクターとの予測関数（実線で示す）に基づいて、ディレイティングファクターＰｒが得られる。ところが、実際のディレイティングファクターＰｒを用いて開発したＬＳＩを量産後に評価すると、このＬＳＩの遅延歩留まりが、図１４中の実測歩留まり値であったとする。この場合に、実線で示す遅延歩留まりとディレイティングファクターとの予測関数を、破線で示す関数に補正する。そして、このようにして補正された新たな遅延歩留まりとディレイティングファクターとの関係を、以降のＬＳＩの製品開発において用いる。
【０１３２】
以上説明したように、第３の実施形態によると、ディレイティングファクター設定工程Ｓ１０９において設定されたディレイティングファクターに基づいて開発されたＬＳＩの実際の遅延歩留まり（実測歩留まり）を、ＬＳＩの量産後の遅延歩留まり検証工程Ｓ３０２において評価することができる。このため、ＬＳＩの開発以前に予測された予測歩留まりと、ＬＳＩの開発及び量産後に実際に評価された実測歩留まりとの差を、予測関数特定工程Ｓ１０８にフィードバックすることにより、遅延歩留まりとディレイティングファクターとの関係を適正に補正することができる。よって、これ以降に開発するＬＳＩに設定される設計マージンをより現実的なものとして高精度化することができる。したがって、過不足のある設計マージンが設定されることを抑制することができる。
【０１３３】
尚、第３の実施形態における製品開発量産工程Ｓ３０１において、開発及び量産される製品の種類又は量産数は任意でよい。
【０１３４】
（第４の実施形態）
以下、本発明の第４の実施形態に係るＬＳＩの設計マージンの設定方法について図面を参照しながら説明する。
【０１３５】
図１５は、第４の実施形態に係るＬＳＩの設計マージンの設定方法の各工程を示す図である。尚、図１５において、図１に示す第１の実施形態に係るＬＳＩの設計マージンの設定方法と同一の工程には同一の符号を付す。
【０１３６】
図１５に示すように、第４の実施形態の特徴は、テストチップ設計工程Ｓ１０１を行なう以前に、ＬＳＩ設計特徴抽出工程Ｓ４０１として、製品化するＬＳＩの特徴部分を複数のタイプに類型化して抽出する点にある。具体的には、製造ばらつきに起因してランダムに発生するばらつき（ランダムばらつき）及びシステマティックに発生するばらつき（システマティックばらつき）を共に考慮した上で設計マージンを設定する。ランダムばらつきとは、例えば遅延時間の標準値からの変動を正規分布として近似的に当てはめられるようなばらつきのことをいう。一方、システマティックばらつきとは、例えば信号伝搬遅延時間の標準値の規則的な“ずれ”に近似的に当てはめられるようなばらつきのことをいう。また、システマティックばらつきは、マスクレイアウトに依存して、半導体製造工程のリソグラフィー工程などで生じる。
【０１３７】
以下、第４の実施形態の特徴部分を特に詳しく説明する。
【０１３８】
まず、ＬＳＩ設計特徴抽出工程Ｓ４０１では、製品化するＬＳＩを分析することにより、ＬＳＩを構成する論理回路の回路セルを接続する信号パスのうちからクリティカルパスを抽出する。そして、抽出されたクリティカルパスに含まれるトランジスタのマスクレイアウトを分類する。
【０１３９】
次に、テストチップ設計工程、試作工程及び評価工程Ｓ１０１〜Ｓ１０３では、試作されたテストチップを用いて、例えばＭＯＳトランジスタの飽和ドレイン電流の標準値からのシフト量（ずれ）を、次式（１３ａ）又は式（１３ｂ）のように類型化すると共に、各類型をレイアウト変数の依存性として表す。
【０１４０】
2005011892.tif 000011
ただし、ΔＩＡ  は類型Ａにおけるドレイン電流シフト量を、ΔＩＢ  は類型Ｂにおけるドレイン電流シフト量を、ＬはＭＯＳトランジスタのゲート長を、Ｗはゲート幅を、Ｓ１  及びＳ２  はそれぞれトランジスタのレイアウト各部の寸法を表す。
【０１４１】
また、上記の類型（類型Ａ、類型Ｂ等）とは、レイアウト依存性の１つの単位として適用できるレイアウトの基本的な形状のことである。図１６に、類型化されたＭＯＳトランジスタのゲート長等のレイアウト変数の例を示す。
【０１４２】
図１６は、論理回路を構成するクリティカルパスに含まれるＭＯＳトランジスタを類型化した際のレイアウト変数の例を示す図である。
【０１４３】
図１６に示すように、クリティカルパスに含まれるＭＯＳトランジスタは、レイアウトの各部の寸法を表すレイアウト変数（ゲート長等）と、Ａ又はＢ等の類型とで分類することができる。すなわち、類型化されたＭＯＳトランジスタ（Ｔｒ１等）のうちの１つを標準トランジスタとして決めることにより、その標準トランジスタの電流分布を基準とした電流分布のシフト量ΔＩを、式（１３ａ）又は式（１３ｂ）のように各種のレイアウト変数をパラメータとして算出する。具体的には、クリティカルパスに含まれるＭＯＳトランジスタをそれぞれ各レイアウトの寸法に基づいて類型化すると共に、式（１３ａ）又は式（１３ｂ）に示すように、更にそれぞれの寸法により分類されるＭＯＳトランジスタのレイアウト依存性に基づいてシフト量を計算する。
【０１４４】
次に、ＳＰＩＣＥパラメータ抽出工程Ｓ１０４では、標準トランジスタとして設定されたトランジスタのＳＰＩＣＥパラメータを、第１の実施形態と同様に変数化しておく。
【０１４５】
次に、ＳＰＩＣＥシミュレーション工程Ｓ１０５では、ＳＰＩＣＥパラメータ抽出工程Ｓ１０４において抽出されたＳＰＩＣＥパラメータ、ＬＳＩ設計特徴抽出工程Ｓ４０１において抽出された各トランジスタの類型が反映された回路モデル４２０、及び回路シミュレータを用いてモンテカルロ解析を行なう。
【０１４６】
具体的には、まず、図１６に示す電流のシフト量を参照することにより、回路モデル４２０のネットリストの書式に記述された各ＭＯＳトランジスタのソース−ドレイン間に並列に、図１６に示す電流シフト量に相当する電流値を持つ架空の電流源を挿入する。この例を図１７に示す。
【０１４７】
図１７は、回路モデル４２０のネットリストに記述されたＭＯＳトランジスタに、標準トランジスタの電流分布を基準にした電流シフト量に相当する架空の電流源を挿入したネットリスト中の回路図を示す図である。
【０１４８】
図１７に示すように、回路モデル４２０のネットリストに記載されたトランジスタ４３０に、電流のシフト量に相当する架空の電流源４３１を並列に挿入する。これにより、類型化された各トランジスタに固有のシステマティックばらつきが、回路モデル４２０を用いた回路シミュレーションにおいてそれぞれ考慮されることとなる。例えば、図１６に示すＮＭＯＳトランジスタＴｒ１のドレイン電流の場合、ランダムばらつきのみを考慮に入れると、正規分布で近似されたＴｒ１の電流分布はＮ（μｎ  ，σｎ２）になるが、システマティックばらつきも考慮すると、図１８に示すように、Ｎ（μｎ  ×１．０５，σｎ２）となる。すなわち、ドレイン電流の標準値がシフトする。尚、回路モデル４２０のネットリストの記載に架空の電流源を挿入すること以外のモンテカルロ解析の方法は、第１の実施形態と同様である。このため、モンテカルロ解析の入力になるプロセス変数の分布と、これらに基づいて解析されるドレイン電流及び遅延時間の分布とは図１８のようになる。
【０１４９】
図１８は、ＳＰＩＣＥシミュレーション工程Ｓ１０５における回路シミュレータに入力されるプロセス変数の分布、入力されたプロセス変数の分布に従った乱数セット（ＳＰＩＣＥパラメータのセット）により解析されるＭＯＳトランジスタのドレイン電流の分布、及び回路シミュレータから出力される遅延分布を表す図である。
【０１５０】
図１８に示すように、第１の実施形態と同様にゲート長、しきい値電圧、及びゲート酸化膜厚の分布に従った乱数を発生させて変化させる。このようにすると、本実施形態においては回路シミュレータに入力される回路モデル４２０のネットリストに電流シフト量に相当する架空の電流源が書き込まれているため、回路シミュレータの内部で算出されるドレイン電流の分布がシフトする。これに伴い、出力される遅延時間の分布も同様にシフトする。すなわち、第１の実施形態と同様の方法でランダムばらつきを解析しているが、本実施形態においては、レイアウトに依存した電流分布のシフト量を供給する架空の電流源をネットリストに追加することによりシステマティックばらつきを考慮すると共に、このシステマティックばらつきに基づいて遅延分布を算出する。尚、これ以降の工程Ｓ１０６〜Ｓ１０９は第１の実施形態と同様であるため説明を省略する。
【０１５１】
以上、第４の実施形態によると、第１の実施形態により得られる効果に加えて次のような効果が得られる。
【０１５２】
すなわち、第４の実施形態によると、ＬＳＩ設計特徴抽出工程Ｓ４０１において、ＬＳＩを構成する論理回路のクリティカルパスに含まれるトランジスタのマスクレイアウトを類型化することにより、ＬＳＩの製造ばらつきに起因するランダムばらつき及びシステマティックばらつきの２つのばらつき成分を考慮することができる。また、このようにして分類されたシステマティックばらつきをＳＰＩＣＥシミュレーションにおいて用いる回路モデル４２０のネットリストに架空の電流源として挿入することにより、そのシステマティックばらつきの特徴が反映された遅延時間（つまり遅延歩留まり）を算出することができる。よって、製造するＬＳＩの現実的な製造ばらつきに対して適切な設計マージンを設定することができる。
【０１５３】
尚、第４の実施形態におけるＳＰＩＣＥシミュレーション工程Ｓ１０５において、回路モデル４２０のネットリストに挿入される架空の電流源は、電圧制御型の電流源でよい。
【０１５４】
【発明の効果】
第１のＬＳＩの設計マージンの設定方法によると、製造しようとするＬＳＩに要求される歩留まりに応じた特定設計マージンをＬＳＩの製造ばらつきに対して設定することができる。よって、ＬＳＩを設計する際に、過剰な設計マージンが製造ばらつきに対して設定されることを回避することができる。
【０１５５】
第２のＬＳＩの設計マージンの設定方法によると、実際のＬＳＩの特徴を反映させた現実的な遅延歩留まり及びディレイティングファクターを算出することができる。したがって、第６の工程において、過不足のない特定設計マージンを適切且つ現実的に設定することができる。また、製造しようとするＬＳＩに要求される遅延歩留まりに応じた設計マージン（特定設計マージン）をＬＳＩの製造ばらつきに対して設定することができる。したがって、ＬＳＩを設計する際に、過剰な設計マージンがＬＳＩの製造ばらつきに対して設定される事態を回避することができる。また、製造しようとするＬＳＩに要求される信号伝搬遅延時間をＬＳＩが満足する割合（遅延歩留まり）を、特定設計マージンとして設定されるディレイティングファクターによって簡潔に予測することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＬＳＩの設計マージンの設定方法の各工程を示す図である。
【図２】図１に示すテストチップ評価工程Ｓ１０３において測定されたＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのドレイン電流の分布を示すグラフである。
【図３】図１に示すＳＰＩＣＥシミュレーション工程Ｓ１０５において、ＳＰＩＣＥパラメータであるＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのドレイン電流を変化させる条件を示す図である。
【図４】図３に示すＡ点〜Ｄ点に相当するドレイン電流のそれぞれが測定されるテストチップを構成するＭＯＳトランジスタの電流−電圧特性のイメージ図である。
【図５】図３に示す条件を満たすように、ＳＰＩＣＥパラメータのうちのいくつかを変数化させた例を示す表である。
【図６】図１に示すＳＰＩＣＥシミュレーション工程Ｓ１０５の回路シミュレータに入力されるプロセス変数の分布、入力されたプロセス変数の分布に従った乱数セット（ＳＰＩＣＥパラメータのセット）により解析されるＭＯＳトランジスタのドレイン電流の分布、及び回路シミュレータから出力される信号伝搬遅延時間の分布（遅延分布）を表す図である。
【図７】図３に示すＡ点〜Ｄ点におけるそれぞれのドレイン電流、並びに図６に示す信号伝搬遅延時間の分布に基づいて算出されたディレイティングファクター及び遅延歩留まりを示す表である。
【図８】図１に示す予測関数特定工程Ｓ１０８において求められたディレイティングファクターと遅延歩留まりとの関係を示す図である。
【図９】図３に示す条件とは異なる条件の例を示す図である。
【図１０】本発明の第２の実施形態に係るＬＳＩの設計マージンの設定方法において、配線特性による製造ばらつきを遅延変動要因とした場合に条件となる各プロセス変数の変化幅を示す図である。
【図１１】本発明の第２の実施形態に係るＬＳＩの設計マージンの設定方法におけるＳＰＩＣＥシミュレーション工程Ｓ１０５において、回路シミュレータに入力されるプロセス変数の分布、入力されたプロセス変数の分布に従った乱数セット（ＳＰＩＣＥパラメータのセット及びネットリスト中のパラメータのセット）により解析されるＭＯＳトランジスタのドレイン電流及び配線容量の分布、並びに回路シミュレータから出力される遅延分布を表す図である。
【図１２】本発明の第２の実施形態に係るＬＳＩの設計マージンの設定方法における予測関数特定工程Ｓ１０８において求められたディレイティングファクターと遅延歩留まりとの関係を示す図である。
【図１３】本発明の第３の実施形態に係るＬＳＩの設計マージンの設定方法の各工程を示す図である。
【図１４】図１３に示す予測関数特定工程Ｓ１０８において決定されたディレイティングファクターと遅延歩留まりとの関係（実線で示す）、及びこの関係を遅延歩留まり検証工程Ｓ３０２の評価結果に基づいて補正したもの（破線で示す）とを示す図である。
【図１５】本発明の第４の実施形態に係るＬＳＩの設計マージンの設定方法の各工程を示す図である。
【図１６】図１５に示すＬＳＩ設計特徴抽出工程Ｓ４０１において、ＬＳＩを構成する論理回路のクリティカルパスに含まれるトランジスタを分類した例を示す図である。
【図１７】図１５に示すＳＰＩＣＥシミュレーション工程Ｓ１０５において用いる回路モデルのネットリストに挿入する架空の電流源を示す図である。
【図１８】図１５に示すＳＰＩＣＥシミュレーション工程Ｓ１０５の回路シミュレータに入力されるプロセス変数の分布、入力されたプロセス変数の分布に従った乱数セット（ＳＰＩＣＥパラメータのセット）により解析されるＭＯＳトランジスタのドレイン電流の分布、及び回路シミュレータから出力される遅延分布を表す図である。
【図１９】ＡＳＩＣ又はシステムＬＳＩ等に含まれる論理回路１を複数の信号パス４に分解した回路図である。
【図２０】従来のＬＳＩの設計マージンの設定方法により求められたディレイティングファクターＰ、Ｖ、及びＴにおけるそれぞれの最良値（ｂｅｓｔ）、標準値（ｔｙｐ）、及び最悪値（ｗｏｒｓｔ）を示す図である。
【図２１】従来のＬＳＩの設計マージンの設定方法の各工程を示す図である。
【図２２】図２１に示すコーナー条件設定工程Ｓ１４において決定されるプロセス変数の変動幅を示す図である。
【図２３】図２１に示す回路シミュレーション工程Ｓ１５、及びその次に行なわれるＬＳＩ遅延ばらつき予測工程Ｓ１６を詳しく説明した図である。
【符号の説明】
１２０    回路モデル
１２１    期待歩留まり
１３０        直線
１３０ｎ  ＮＭＯＳ分布
１３０ｐ  ＰＭＯＳ分布
１３１    直線
１３２    直線
４２０    回路モデル
４２１    期待歩留まり
４３０    ＭＯＳトランジスタ
４３１    架空の電流源
【図１】
2005011892.tif 000012
【図２】
2005011892.tif 000013
【図３】
2005011892.tif 000014
【図４】
2005011892.tif 000015
【図５】
2005011892.tif 000016
【図６】
2005011892.tif 000017
【図７】
2005011892.tif 000018
【図８】
2005011892.tif 000019
【図９】
2005011892.tif 000020
【図１０】
2005011892.tif 000021
【図１１】
2005011892.tif 000022
【図１２】
2005011892.tif 000023
【図１３】
2005011892.tif 000024
【図１４】
2005011892.tif 000025
【図１５】
2005011892.tif 000026
【図１６】
2005011892.tif 000027
【図１７】
2005011892.tif 000028
【図１８】
2005011892.tif 000029
【図１９】
2005011892.tif 000030
【図２０】
2005011892.tif 000031
【図２１】
2005011892.tif 000032
【図２２】
2005011892.tif 000033
【図２３】
2005011892.tif 000034