(57)【要約】  パワーＦＥＴ（１００）が、パッド（１１０）と第１リード（１１１）と第２リード（１１２）を含むリードフレーム、プレート（１５０ａ）とエクステンション（１５０ｂ）とリッジ（１５０ｃ）を含み、リードフレームパッドから離間されたプレート及びエクステンションとリッジがパッドに接続される、第１金属クリップ、プレートとパッド間の空間で垂直にアセンブルされ、第１ｎチャネルＦＥＴチップ（１２０）と第２ｎチャネルＦＥＴチップ（１３０）を含むスタックを含む。第１ＦＥＴチップは一表面上のドレイン端子と反対の表面上のソース及びゲート端子を有し、ドレイン端子はパッドに取り付けられ、ソース端子は第１リードに接続される第２クリップ（１４０）に取り付けられる。第２ＦＥＴチップは一表面上のソース端子と反対の表面上のドレイン及びゲート端子を有し、ソース端子が第２クリップに、ドレイン端子が第１クリップに取り付けられる。ＦＥＴスタックのドレイン‐ソースオン抵抗は第１ＦＥＴチップの及び第２ＦＥＴチップのオン抵抗より小さい。
2015530748.tif 000002
【特許請求の範囲】
【請求項１】
パワー電界効果トランジスタ（ＦＥＴ）であって、
パッドと第１のリードと第２のリードとを含むリードフレーム、
プレートとエクステンションとリッジとを含む第１の金属クリップであって、前記リードフレームのパッドから離間される前記プレート及びエクステンションと、前記リッジとが、前記パッドに接続される、前記第１の金属クリップ、及び
前記プレートと前記パッドとの間の空間におけるＦＥＴチップの垂直にアセンブルされたスタック、
を含み、
前記スタックが、
１つの表面上のドレイン端子と、反対の表面上のソース端子及びゲート端子とを有する第１のｎチャネルＦＥＴチップであって、前記ドレイン端子が前記パッドに取り付けられ、前記ソース端子が、前記第１のリードに接続される第２のクリップに取り付けられ、前記ゲート端子が前記第２のリードに接続され、前記第１のｎチャネルＦＥＴチップが第１のドレイン‐ソースオン抵抗を有する、前記第１のｎチャネルＦＥＴチップと、
１つの表面上のソース端子と、反対の表面上のドレイン端子及びゲート端子とを有する第２のｎチャネルＦＥＴチップであって、前記ソース端子が前記第２のクリップに取り付けられ、前記ドレイン端子が前記第１のクリップに取り付けられ、前記ゲート端子が前記第２のリードに接続され、前記第２のｎチャネルＦＥＴチップが第２のドレイン‐ソースオン抵抗を有する、前記第２のｎチャネルＦＥＴチップと、
を含み、
スタックされた前記ＦＥＴの前記ドレイン‐ソースオン抵抗が、前記第１のＦＥＴチップの及び前記第２のＦＥＴチップのオン抵抗より小さい、
パワーＦＥＴ。
【請求項２】
請求項１に記載のパワーＦＥＴであって、前記第１のｎチャネルＦＥＴチップ及び前記第２のｎチャネルＦＥＴチップが同じ面積を有する、パワーＦＥＴ。
【請求項３】
請求項１に記載のパワーＦＥＴであって、前記チップ及び前記クリップを封止するパッケージング化合物を更に含む、パワーＦＥＴ。
【請求項４】
請求項３に記載のパワーＦＥＴであって、前記パッケージング化合物が、前記第２のクリップの１つの表面を封止されずに残す、パワーＦＥＴ。
【請求項５】
請求項４に記載のパッケージであって、前記第２のクリップの前記封止されていない表面に取り付けられるヒートシンクを更に含む、パッケージ。
【請求項６】
請求項１に記載のパッケージであって、前記第１のｎチャネルＦＥＴチップの前記ゲート端子及び前記第２のｎチャネルＦＥＴチップの前記ゲート端子が、ボンディングワイヤによって前記第２のリードに接続される、パッケージ。
【請求項７】
パワー電界効果トランジスタ（ＦＥＴ）であって、
パッドと第１のリードと第２のリードとを含むリードフレーム、
１つの表面上のドレイン端子と、反対の表面上のソース端子及びゲート端子とを有する第１のｎチャネルＦＥＴチップであって、第１のオン抵抗を有する、前記第１のｎチャネルＦＥＴチップ、
１つの表面上のソース端子と、反対の表面上のドレイン端子及びゲート端子とを有する第２のｎチャネルＦＥＴチップであって、第２のオン抵抗を有する、前記第２のｎチャネルＦＥＴチップ、
を含み、
前記第１のｎチャネルＦＥＴチップ及び前記第２のｎチャネルＦＥＴチップが、前記パッド上に垂直にスタックとしてアセンブルされ、
前記第１のｎチャネルＦＥＴチップが、前記パッドに取り付けられるそのドレイン端子、前記第１のリードに接続される第２のクリップに取り付けられるそのソース端子、及び前記第２のリードに接続されるそのゲート端子を有し、
前記第２のｎチャネルＦＥＴチップが、前記第２のクリップに取り付けられるそのソース端子、前記パッドに接続される第１のクリップに取り付けられるそのドレイン端子、及び前記第２のリードに接続されるそのゲート端子を有し、
スタックされた前記ＦＥＴのオン抵抗が、前記第１のＦＥＴチップの及び前記第２のＦＥＴチップのオン抵抗より小さい、
パワーＦＥＴ。
【請求項８】
パワー電界効果トランジスタ（ＦＥＴ）であって、
パッドと第１のリードと第２のリードとを含むリードフレーム、
１つの表面上のソース端子と、反対の表面上のドレイン端子及びゲート端子を有する第１のｎチャネルＦＥＴチップであって、第１のオン抵抗を有する、前記第１のｎチャネルＦＥＴチップ、
１つの表面上のドレイン端子と、反対の表面上のソース端子及びゲート端子とを有する第２のｎチャネルＦＥＴチップであって、第２のオン抵抗を有する、前記第２のｎチャネルＦＥＴチップ、
を含み、
前記第１及び前記第２のｎチャネルＦＥＴチップが、前記パッド上に垂直にスタックとしてアセンブルされ、
前記第１のｎチャネルＦＥＴチップが、前記パッドに取り付けられるそのソース端子、前記第１のリードに接続される第２のクリップに取り付けられるそのドレイン端子、及び前記第２のリードに接続されるそのゲート端子を有し、
前記第２のｎチャネルＦＥＴチップが、前記第２のクリップに取り付けられるそのドレイン端子、前記パッドに接続される第１のクリップに取り付けられるそのソース端子、及び前記第２のリードに接続されるそのゲート端子を有し、
スタックされた前記ＦＥＴのオン抵抗が、前記第１のＦＥＴチップ及び前記第２のＦＥＴチップのオン抵抗より小さい、
パワーＦＥＴ。
【請求項９】
電力供給デバイスであって、
スイッチノード端子としてのパッド、入力端子としてのリード、接地端子としてのリード、制御モジュールのゲート端子としてのリード、及び同期モジュールのゲート端子としてのリードを含むリードフレーム、及び
同期バックコンバータ、
を含み、
前記同期バックコンバータが、
第１及び第２のｎチャネルＦＥＴチップを含む制御モジュールであって、前記第１のｎチャネルＦＥＴチップが、１つの表面上のそのソースと反対の表面上のそのドレイン及びゲートとを有し、かつ、第１のオン抵抗を有し、前記第２のｎチャネルＦＥＴチップが、１つの表面上のそのドレインと反対の表面上のそのソース及びゲートとを有し、且つ、第２のオン抵抗を有し、
前記第１及び前記第２のｎチャネルＦＥＴチップが、前記パッド上に垂直にスタックとしてアセンブルされ、
前記第１のｎチャネルＦＥＴチップが、前記パッドに取り付けられるそのソース、及び前記入力端子としての前記リードに接続される第２のクリップに取り付けられるそのドレインを有し、前記第２のｎチャネルＦＥＴチップが、前記第２のクリップに取り付けられるそのドレイン、及び前記パッドに接続される第１のクリップに取り付けられるそのソースを有し、
スタックされた前記制御モジュールのオン抵抗が、前記第１及び前記第２のＦＥＴチップのオン抵抗より小さく、
前記同期バックコンバータが更に、
第３及び第４のｎチャネルＦＥＴチップを含む同期モジュール、
を含み、
前記第３のｎチャネルＦＥＴチップが、１つの表面上のそのドレインと反対の表面上のそのソース及びゲートとを有し、且つ、第３のオン抵抗を有し、前記第４のｎチャネルＦＥＴチップが、１つの表面上のそのソースと反対の表面上のそのドレイン及びゲートとを有し、且つ、第４のオン抵抗を有し、
前記第３及び前記第４のｎチャネルＦＥＴチップが、前記パッド上に垂直にスタックとしてアセンブルされ、
前記第３のｎチャネルＦＥＴチップが、前記パッドに取り付けられるそのドレイン、及び前記接地端子としての前記リードに接続される第３のクリップに取り付けられるそのソースを有し、前記第４のｎチャネルＦＥＴチップが、前記第３のクリップに取り付けられるそのソース、及び前記パッドに接続される前記第１のクリップに取り付けられるそのドレインを有し、
スタックされた前記同期モジュールのオン抵抗が、前記第３及び前記第４のｎチャネルＦＥＴチップのオン抵抗より小さい、
電力供給デバイス。
【請求項１０】
請求項９に記載の電力供給デバイスであって、前記第１、前記第２、前記第３、及び前記第４のｎチャネルＦＥＴチップが同じ面積を有する、電力供給デバイス。
【請求項１１】
請求項９に記載の電力供給デバイスであって、前記ｎチャネルＦＥＴチップ及び前記クリップを封止するパッケージング化合物を更に含む、電力供給デバイス。
【請求項１２】
請求項１１に記載の電力供給デバイスであって、前記パッケージング化合物が、前記第３のクリップの１つの表面を封止されずに残す、電力供給デバイス。
【請求項１３】
請求項１２に記載の電力供給デバイスであって、前記第３のクリップの前記封止されていない表面に取り付けられるヒートシンクを更に含む、電力供給デバイス。
【請求項１４】
請求項９に記載の電力供給デバイスであって、更に、前記第２及び前記第３のクリップに取り付けられる少なくとも１つのキャパシタを含む、電力供給デバイス。
【請求項１５】
請求項９に記載の電力供給デバイスであって、ゲートドライバ及びコントローラとして動作し得るチップを更に含み、前記チップが前記リードフレームパッドに取り付けられる、電力供給デバイス。
【請求項１６】
電力供給デバイスであって、
前記電力供給デバイスのスイッチノードとして動作し得るパッドと、入力電圧に接続されるリードと、接地電位に接続されるリードとを含む金属リードフレーム、
プレートとエクステンションとリッジとを含む第１の金属クリップであって、前記リードフレームのパッドから離間される前記プレート及びエクステンションと、前記リッジとが、前記パッドに接続され、前記第１のクリップがスイッチノード電位にあり、
前記プレートと前記パッドとの間の空間における同期バックコンバータであって、前記同期バックコンバータが制御モジュール及び同期モジュールを含み、両方のモジュールが、前記パッド上に及び前記プレート上にはんだ付けされ、
前記制御モジュールが、ソース・ダウンの第１のＦＥＴチップ上に垂直にスタックされるドレイン・ダウンの第２のＦＥＴチップ、及び前記ＦＥＴのドレインを前記入力電圧に接続される前記リードに接続する第２のクリップを含み、前記第１の金属クリップが、前記第１のｎチャネルＦＥＴチップの前記ソースに取り付けられ、前記第１及び第２のＦＥＴチップが並列に電気的に接続され、前記制御モジュールのドレイン‐ソースオン抵抗が、前記第１及び第２のＦＥＴチップのドレイン‐ソースオン抵抗のうちの一層小さい方よりも小さく、
前記同期モジュールが、ドレイン・ダウンの第３のＦＥＴチップ上に垂直にスタックされるソース・ダウンの第４のＦＥＴチップ、及び前記ＦＥＴのソースを前記接地電位に接続される前記リードに接続する第３のクリップを含み、前記第１の金属クリップが、前記第４のチップのドレインに取り付けられ、前記第３及び第４のＦＥＴチップが並列に電気的に接続され、前記同期モジュールのドレイン‐ソースオン抵抗が、前記第３及び第４のＦＥＴチップのドレイン‐ソースオン抵抗のうちの一層小さい方よりも小さい、
を含む、電力供給デバイス。
【請求項１７】
請求項１６に記載の電力供給デバイスであって、前記チップ及び前記クリップを封止するパッケージング化合物を更に含み、前記パッケージング化合物が、前記第３のクリップの１つの表面を封止されずに残すこと、電力供給デバイス。
【請求項１８】
請求項１７に記載の電力供給デバイスであって、更に、前記第３のクリップの前記封止されていない表面に取り付けられるヒートシンクを含む、電力供給デバイス。
【請求項１９】
請求項１６に記載の電力供給デバイスであって、更に、前記第２及び第３のクリップに取り付けられる少なくとも１つのキャパシタを含む、電力供給デバイス。
【請求項２０】
請求項１６に記載の電力供給デバイスであって、ゲートドライバ及びコントローラとして動作し得るチップを更に含み、前記チップが前記リードフレームパッドに取り付けられる、電力供給デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、概して半導体デバイス及びプロセスの分野に関し、更に具体的には超低ソース‐ドレインオン抵抗を有する電界効果トランジスタの構造及び製造方法に関連する。
【背景技術】
【０００２】
パワースイッチングデバイスのファミリの中で、ＤＣ‐ＤＣ電力供給回路、特にスイッチドモード電力供給回路のカテゴリー、がポピュラーである。台頭してきている電力搬送要件に特に適しているのは、共通スイッチノードにより２つのパワーＭＯＳ電界効果トランジスタ（ＦＥＴ）が直列に接続されて共に結合される、同期バックコンバータ又はパワーブロックである。パワーブロックにおいて、ハイサイドスイッチと呼ぶこともある制御ＦＥＴチップは、供給電圧ＶＩＮとＬＣ出力フィルタとの間に接続され、ローサイドスイッチと呼ぶこともある同期（ｓｙｎｃ）ＦＥＴチップは、ＬＣ出力フィルタと接地電位との間に接続される。
【０００３】
制御ＦＥＴチップ及び同期ＦＥＴチップのゲートは、コンバータのドライバとして働く集積回路（ＩＣ）を含む半導体チップに接続され、ドライバは、コントローラＩＣに接続される。このアッセンブリは大抵、パワー段と呼ばれる。好ましくは、ドライバ及びコントローラＩＣ両方が単一のチップ上に集積され、これはまた、接地電位に接続される。
【０００４】
今日のパワースイッチングデバイスの多くでは、パワーＭＯＳ  ＦＥＴのチップ、及びドライバ及びコントローラＩＣのチップは、個別の構成要素として水平に隣り合ってアセンブルされる。各チップは典型的に、金属性リードフレームの長方形の又は矩形のパッドに取り付けられ、パッドは出力端子としてのリードにより囲まれる。リードは、通常、カンチレバーエクステンションなしの形状とされ、クワッドフラットノーリード（ＱＦＮ）又はスモールアウトラインノーリード（ＳＯＮ）デバイスの方式で配される。チップからリードへの電気的接続はボンディングワイヤによって提供され得、ボンディングワイヤは、その長さ及び抵抗に起因して、著しい寄生インダクタンスをパワー回路に導入する。幾つかの最近導入された先進のアッセンブリでは、クリップが多くの接続ワイヤの代わりとなる。これらのクリップは、幅広であり、最小の寄生インダクタンスを導入する。各アッセンブリは典型的に、プラスチックカプセル封止にパッケージングされ、パッケージングされた構成要素は、電力供給システムのボードアッセンブリのためのディスクリート構成ブロックとして用いられる。
【０００５】
多くの応用例では、コンバータのオン抵抗が小さく、及びそのため各ディスクリートＦＥＴのオン抵抗が小さいことが望ましい。並列動作するＦＥＴのオン抵抗を低減するため、半導体業界による取り組みは、例えば、ＭＯＳフィンガーを共に一層近接して位置決めすることによりディスクリートＭＯＳ  ＦＥＴの実効抵抗を最小化することに注目しており、これは、半導体材料においてトレンチを用いるＭＯＳフィンガー間のピッチを低減することによって達成され得る。
【０００６】
アプリケーションがボード上に充分なアッセンブリ領域を提供するとき、２つの同一チップを隣り合って配置すること、及び、それらを並列に電気的に接続することにより、チップのオン抵抗Ｒｏｎを低減することは周知である。ボードの接続トレースが寄生抵抗を付加しない場合、並列のこれらの２つのチップのオン抵抗は１／２Ｒｏｎとなる。典型的な例において、従来のＭＯＳ  ＦＥＴが、通常はチップの底部に配置され、ｎ＋基板にさせられるドレインコンタクトとして動作し、はんだ付け可能である、半導体ｎ型開始材料のチップとしてつくられる。このｎ型半導体に形成されるエピタキシャルｐ型ボディが、ＦＥＴのソースとして接触される。ソースへの金属性コンタクトは、チップの頂部側に配置され、これもまた、はんだ付け可能である。ｐ型領域の上方に配置されるゲートは、「オン」段におけるｎチャネルを形成することにより動作する。ゲートへの金属性コンタクトも、チップの頂部側に配置される（及び通常は、ボールボンディングされたワイヤにより接触される）。オン段におけるＦＥＴのソース‐ドレイン抵抗はオン抵抗Ｒｏｎと呼ばれる。
【０００７】
小さなオン抵抗が必要とされるとき、２つのＦＥＴチップを印刷回路基板などの水平の基板上に近接してドレイン・ダウン位置で並列に隣り合ってアセンブルすることによりオン抵抗を低減することは既知の技術において一般的な手法である。ボードの電気的接続は典型的に、基板上及び基板内の銅トレースによって形成される。これらの基板トレースは、並列位置のＦＥＴのオン抵抗に小さな寄生抵抗を付加する。また、クリップ及びリードフレームにより及び接続のコンタクト抵抗により、寄生抵抗がオン抵抗に付加される。
【発明の概要】
【０００８】
ハンドヘルド、ラップトップ、オートモーティブ、及び医療製品のように多岐にわたる市場における、パワーコンバータ、パワーブロック、及びパワー段などのパワー電子機器の応用例は、増大される電力密度と低減された電力放散のための継続的な需要を促している。これらの需要には一層良好な効率及び一層小さなパッケージが必要となる。しかし、ＤＣ‐ＤＣコンバータにおける効率を改善するためのアプローチは、一層低いドレイン‐ソースオン抵抗ＲＤＳｏｎを介してＭＯＳ  ＦＥＴにおける導通損失を低減すること、及び低周波数動作を介してスイッチング損失を下げることに注力しており、リターンが減りつつある。これは、低いＲＤＳｏｎデバイスは、電力密度を改善するために必要とされる高周波数動作を促進しない大きな寄生容量を有するためである。
【０００９】
パワーＦＥＴ、パワーブロック、及びパワー段のための低いオン抵抗をつくる一方で、同時にＰＣＢ領域を最小化する問題は、必要な電極を共に接続するクリップの組み合わせを用いてドレイン・ダウンｎチャネルＦＥＴの頂部上にソース・ダウンｎチャネルＦＥＴを垂直にスタックする手法により対処される。その結果、これら２つのＦＥＴは、並列に垂直に接続される一方で、単一チップのためのディスクリートパッケージの領域に対して、消費される印刷回路基板（ＰＣＢ）領域を制限する。スタックされたチップは更に、単一ＦＥＴデバイスの外部端子到達先を提供し、ＰＣＢトレースの寄生インピーダンスを概して避ける。また、スタックされたパワーＦＥＴは、理論的最大に近い熱的及び電気的効率を提供し、フットプリントをまず改変するという問題なく、ＰＣＢへの直接実装を可能にする。
【００１０】
例示の一実施例において、パワー電界効果トランジスタ（ＦＥＴ）が、ＱＦＮ／ＳＯＮタイプのリードフレームを用い、このリードフレームは、平坦プレート、第１の同一平面の平坦ストリップ、及び第２の同一平面の平坦ストリップを含む。リードフレーム上に垂直にアセンブルされるのは、第１のｎチャネルＦＥＴチップと第２のｎチャネルＦＥＴチップのスタックである。第１のｎチャネルＦＥＴチップは、１つの表面上のソース端子、及び反対の表面上のドレイン端子及びゲート端子を有し、また、第１のオン抵抗を有する。第２のｎチャネルＦＥＴチップは、１つの表面上のドレイン端子、及び反対の表面上のソース端子及びゲート端子を有し、また、第２のオン抵抗を有する。スタックのため、第１のｎチャネルＦＥＴチップは、プレートに取り付けられるそのドレイン端子と、第１のストリップに接続される第１のクリップに取り付けられるそのソース端子と、第２のストリップに接続されるそのゲート端子とを有する。第２のチップは、第１のクリップに取り付けられるそのソース端子と、プレートに接続される第２のクリップに取り付けられるそのドレイン端子と、第２のストリップに接続されるそのゲート端子とを有する。スタックは、パワー電界効果トランジスタを完成するようにモールディング化合物に封止され得、ここで、各リードフレームピースの表面が封止されていないままである。リードフレームプレートは、ＦＥＴのドレイン端子、第１のストリップはソース端子、及び第２のストリップはゲート端子である。
【００１１】
このパワーＦＥＴ構造により、電流が、ソース端子においてＦＥＴに入ること、第１及び第２のチップを介して並列に流れる２つのブランチに分かれること、及びその後、ドレイン端子を介してＦＥＴを出ることが可能となる。そのため、スタックされたＦＥＴのドレイン‐ソースオン抵抗は、第１のＦＥＴチップのオン抵抗より小さく、第２のＦＥＴチップのオン抵抗より小さい。第１のチップ及び第２のチップが同一（面積及びオン抵抗）である場合、スタックのオン抵抗は、寄生抵抗を備えたボードトレースがないため、ディスクリートチップのオン抵抗の半分である。
【００１２】
別の例示の実施例が、第１の低オン抵抗パワーＦＥＴスタックを第２の低オン抵抗パワーＦＥＴスタック（及びインダクタ）と結合することによって形成される、ハーフブリッジ（パワーブロックと呼ぶこともある）である。第２のＦＥＴは、入力電圧に接続されるそのソースと、第１のＦＥＴのソースに結合されるそのドレインとを有する。第１のＦＥＴのドレインは接地電位である。第２のＦＥＴのゲート及び第１のＦＥＴのゲートは、ゲートドライバ（集積回路ＩＣ）により動作され、ゲートドライバは、コントローラ（好ましくは、ＩＣに含まれる）によりレギュレートされる。第１のソースと第２のドレインとの間の共通接続は、スイッチとして動作する。
【図面の簡単な説明】
【００１３】
【図１Ａ】リードフレーム上に垂直にアセンブルされた２つのＦＥＴチップを含むパッケージングされたパワー電界効果トランジスタを示し、透明であると仮定されるパッケージを備えるアセンブルされたパワーＦＥＴスタックの斜視図である。
【図１Ｂ】リードフレーム上に垂直にアセンブルされた２つのＦＥＴチップを含むパッケージングされたパワー電界効果トランジスタを示し、アセンブルされたＦＥＴスタックの上面図を図示する。
【図１Ｃ】リードフレーム上に垂直にアセンブルされた２つのＦＥＴチップを含むパッケージングされたパワー電界効果トランジスタを示し、アセンブルされたＦＥＴスタックの断面を示し、総ドレイン‐ソースオン抵抗が各ＦＥＴチップのオン抵抗の約半分となるように、垂直にスタックされたチップが、どのように電流を並列分岐におけるスタックを介して流すかを図示する。
【００１４】
【図２Ａ】２つのスタックされたチップの制御モジュールを、２つのスタックされたチップの同期モジュールに近接して置くことによって形成される、同期バックコンバータ（パワーブロック）の上面図である。
【００１５】
【図２Ｂ】アセンブルされた同期バックコンバータの断面を示す。
【００１６】
【図３Ａ】改善された熱的特性のため頂部が封止されていない、図２Ａにおけるパワーブロックに類似するパワーブロックの上面図を図示する。
【００１７】
【図３Ｂ】図３Ａのダブルクールパワーブロックの断面である。
【００１８】
【図４Ａ】パッケージにおいてアセンブルされるゲートドライバ及び制御のためのキャパシタ及びＩＣチップを備えた、同期バックコンバータ（パワー段）の上面図を示す。
【００１９】
【図４Ｂ】図４Ａのパワー段の断面である。
【発明を実施するための形態】
【００２０】
図１Ａ、図１Ｂ、及び図１Ｃは、概して１００で示すパワー電界効果トランジスタ（ＦＥＴ）を含む例示のスイッチの一実施例の種々の図を示す。パワーＦＥＴ１００は、本発明に従った２つのＦＥＴチップの垂直スタックとしてリードフレーム上にアセンブルされ、モールディング化合物などのパッケージング材料１６０に封止される。封止は、図１Ａ及び図１Ｂにおいて透明であると仮定される。図１Ａ、図１Ｂ、及び図１Ｃの例示のパワーＦＥＴは、６．０  ｍｍの長さ１０１、５．０  ｍｍの幅１０２、及び１．５  ｍｍの高さ１０３を有する。
【００２１】
リードフレームは、平坦パッド１１０と、パッド１１０と同一平面上の第１の平坦リード１１１と、同じくパッド１１０と同一平面上の第２の平坦リード１１２とを含む。リードフレーム部分１１０、１１１、及び１１２は、金属性開始シートからスタンピング又はエッチングされることが好ましく、そのため同一平面上にある。リードフレームは、銅又は銅合金でつくられることが好ましく、他の代替例には、鉄ニッケル合金（合金４２など）、アルミニウム、及びＫｏｖａｒ（商標）が含まれる。リードフレーム厚み１１３は、約０．１５〜０．２５  ｍｍであることが好ましいが、これより薄く又は厚くてもよい。半導体チップの取り付け及び更に外部部品への取り付けを促進するため、錫又はニッケルの層など、はんだ付け可能な冶金学的処理を備えてリードフレーム表面を提供することは利点となり得る。
【００２２】
パワーＦＥＴ１００の第１のｎチャネルＦＥＴチップは、図１Ａ、図１Ｂ、及び図１Ｃにおいて１２０で示される。第１のｎチャネルＦＥＴチップ１２０は、リードフレームプレート１１０に面するそのドレイン端子（ｎ型開始材料上のｎ＋基板）を有する。チップ１２０のソース端子及びゲート端子は、プレート１１０とは反対のチップ表面上にあり、ゲート端子は１２０ｃで示される。例示のチップ１２０は、３．５  ｍｍの長さ、２．８４  ｍｍの幅を有し得、その結果、約１０  ｍｍ２の面積及び約０．１  ｍｍの厚みとなり、ソース端子は２つのパッドとして設計され得る。代替として、チップ１２０は、一層大きな又は一層小さな面積を有していてもよい。チップ１２０のｎ型開始材料は、ＦＥＴドレイン端子として動作するｎ＋基板を有し、好ましくは、ｎ＋基板は、はんだ付け可能な金属性表面を有する。エピタキシャルｐ型ボディがソースに接続される。
【００２３】
ソース端子は、ドレイン端子とは反対のチップ表面上に配置され、好ましくは、ソース端子金属ははんだ付け可能である。これに対し、ゲート端子１２０ｃは、ボンディングワイヤ１７０により第２のリードフレームストリップ１１２に接続されることが好ましい。チップ１２０の「オン」状況において、ゲートは、ソース及びドレイン間のｐ領域においてｎチャネルを形成することにより動作する。オン状況において、チャネルは、チップ１２０のソース‐ドレインオン抵抗Ｒｏｎ１を決定する。
【００２４】
第１のＦＥＴチップ１２０のドレイン端子は、好ましくははんだ層１２０ｄにより、リードフレームパッド１１０に取り付けられる。代替として、導電性接着剤、ｚ軸導体、カーボンチューブ、又はグラフェン材料の層が用いられ得る。第１のＦＥＴチップ１２０のソース端子は、好ましくははんだ層１２０ｅにより、金属クリップ１４０（ここでは第２のクリップと呼ばれ、好ましくは、銅でつくられる）に取り付けられる。トランジスタ１００の他の相互接続金属クリップのように、第２のクリップ１４０は、それが最低限の寄生抵抗及びインダクタンスのみを導入するように、幅広設計及び約０．２〜０．３  ｍｍの厚みを有する。クリップ１４０は、好ましくははんだ層１４０ｄにより、第１のリードフレームリード１１１に接続される。
【００２５】
パワーＦＥＴ１００の第２のｎチャネルＦＥＴチップは、図１Ａ、図１Ｂ、及び図１Ｃにおいて１３０で示される。第２のｎチャネルＦＥＴチップ１３０は、第１のクリップ１４０に面するそのソース端子（ｎ＋導電性のために注入されたｐエピタキシャル材料ｐ＋基板）を有する。チップ１３０のソース端子は、はんだ層１３０ｅにより第２のクリップ１４０に取り付けられる。第２のクリップ１４０が第１のリード１１１に接続されるため、第１のリード１１１は、パワートランジスタ１００の共通ソース端子として動作する。チップ１３０のドレイン端子及びゲート端子は、クリップ１４０とは反対のチップ表面上にあり、ゲート端子は１３０ｃで示される。例示のチップ１３０は、３．５  ｍｍの長さ、２．８４  ｍｍの幅を有し得、約１０  ｍｍ２の面積となり、約０．１  ｍｍの厚みを有する。ドレイン端子は２つのパッドとして設計され得る。代替として、チップ１３０は、一層大きな又は一層小さな面積を有していてもよい。より好ましくは、第２のチップ１３０は、第１のチップ１２０と同じ面積を有する。好ましくは、ソースコンタクトとしてのｐ＋基板は、はんだ付け可能な金属性表面を有する。
【００２６】
ドレイン端子は、ソース端子とは反対のチップ表面上に配置され、好ましくは、ドレイン端子金属ははんだ付け可能である。これに対し、ゲート端子１３０ｃは、ボンディングワイヤ１７１により第２のリードフレームリード１１２に接続されることが好ましい。ボンディングワイヤ１７０は第２のリード１１２にも接続されるため、第２のリード１１２は、パワートランジスタ１００の共通ゲート端子として動作する。チップ１３０のオン状況において、ゲートは、ソースとドレインとの間のｐ領域にｎチャネルを形成することにより動作する。オン状況において、チャネルは、チップ１３０のソース‐ドレインオン抵抗Ｒｏｎ２を決定する。
【００２７】
上述のように、第２のＦＥＴチップ１３０のソース端子は、はんだ層１３０ｅによって第２のクリップ１４０に取り付けられる。第２のＦＥＴチップ１３０のドレイン端子は、好ましくははんだ層１３０ｄにより、金属クリップ１５０（本明細書では第１のクリップと呼ばれ、好ましくは銅でつくられる）に取り付けられる。トランジスタ１００の他の相互接続金属クリップと同様に、第２のクリップ１５０は、それが最低限の寄生抵抗及びインダクタンスのみを導入するように、幅広設計及び約０．２〜０．３  ｍｍの厚みを有する。クリップ１５０は、好ましくははんだ層１５０ｄにより、リードフレームプレート１１０に接続される。第１のクリップ１５０がリードフレームプレート１１０に接続されるため、パッド１１０は、パワートランジスタ１００の共通ドレイン端子として動作する。
【００２８】
図１Ａ、図１Ｂ、及び図１Ｃに関連して上述したように、例示のパワートランジスタ１００は２つのＦＥＴチップ１２０及び１３０を含み、２つのＦＥＴチップ１２０及び１３０は、垂直にスタックされ、リードフレーム及び２つのクリップを用いて「並列」に電気的に接続される。ドレイン‐ソースオン抵抗Ｒｏｎ１及びＲｏｎ２を備えた２つの電界効果トランジスタの総オン抵抗Ｒｏｎは、ＦＥＴが「並列に」電気的に接続されるとき、各個別のトランジスタの最小オン抵抗より小さくし得ることは周知である。相互接続の寄生抵抗を無視し得る場合、Ｒｏｎは下記により得られる。
１／Ｒｏｎ＝１／Ｒｏｎ１＋１／Ｒｏｎ２
【００２９】
等しいオン抵抗Ｒｏｎ１＝Ｒｏｎ２を備えた２つのＦＥＴの場合、トランジスタの並列位置決めにより、総オン抵抗Ｒｏｎを半分に低減することが可能となる。即ち、Ｒｏｎ＝１／２Ｒｏｎ１となる。オン抵抗はＦＥＴのチップサイズに依存する。一例として、５  ｍｍ２のチップ面積のＦＥＴでは、オン抵抗は約２．０  ｍΩであり得る。相互接続の寄生抵抗が無視され得るとき、並列に相互接続される等しい面積のこれら２つのＦＥＴは、約１．０  ｍΩの総オン抵抗Ｒｏｎを有する。そうでない場合、オン抵抗は現実的には約１．１  ｍΩであると予測され得る。
【００３０】
オン・インピーダンスの並列配置に対して同様の関係が成り立つ。オン・インピーダンスＺｏｎ１を備えたＦＥＴが、オン・インピーダンスＺｏｎ２を備えたＦＥＴに並列に接続されるとき、及び更に、電圧に対する電流の位相差が両方のトランジスタにおいて同じであるとき、φ１＝φ２であり、総オン・インピーダンスＺｏｎは下記により得られる。
１／Ｚｏｎ＝１／Ｚｏｎ１＋１／Ｚｏｎ２
両方のトランジスタにおいて電流及び電圧間の位相差が同じでない、即ちφ１≠φ２である場合、下記関係が成り立つ。
１／Ｚｏｎ＝［（１／Ｚｏｎ１）２＋（１／Ｚｏｎ２）２＋２／（Ｚｏｎ１・Ｚｏｎ２）・ｃｏｓ（φ１−φ２）］１／２
インピーダンスの逆の（reciprocal）値１／Ｚｏｎは、並列接続では、通常、逆ディスクリートインピーダンスの合計１／Ｚｏｎ１＋Ｚｏｎ２より小さい。個別のデバイスでは、低オン・インピーダンスをつくるための取り組みは、各々の及びあらゆる付加的なわずかなオームを考慮すべきであり、そのため、特にアッセンブリボードの相互接続トレースなど、小さな寄生インピーダンスでさえ考慮すべきである。
【００３１】
垂直アッセンブリにより、無視し得る寄生抵抗及びインダクタンスを備えた並列ブランチにおけるスタックを介して電流が流れ得る（図１Ｃ参照）ことは、リードフレーム上のチップ１２０及び１３０の垂直アッセンブリの技術的利点である。これに対し、既知の技術においてアッセンブリボード上の導電性トレースから生じるかなりの寄生は、従来、チップの隣り合うアッセンブリのために用いていた。個別のチップ（図１Ｃ参照）のほぼ等しいオン抵抗を備えた２つの垂直にアセンブルされるチップのスタックを介して並列に流れる電流ブランチは、各ディスクリートチップのオン抵抗の値の半分のみの総ドレイン‐ソースオン抵抗に遭遇する。図１Ａ、図１Ｂ、及び図１Ｃに図示するように、２つのＦＥＴチップをスタックすることは、両方のチップが、例えば５  ｍｍ２又は１０  ｍｍ２などの、同じ面積を有するとき特に容易である。
【００３２】
上記考慮及び垂直にスタックされたアッセンブリは、両方のＦＥＴチップにおいてソース及びドレインの順が逆転される場合も有効である。これらのチップ極性を備えた一実施例において、リードフレームプレート１１０は、スタックされたパワーＦＥＴの共通ソース端子を、及び第１のリードフレームストリップ１１１は共通ドレイン端子を表し、一方、第２のリードフレームストリップ１１２は共通ゲート端子のままである。
【００３３】
別の実施例が、パワースイッチングデバイスに属するＤＣ‐ＤＣ電力供給デバイスであり、この場合、２つのパワーＭＯＳ  ＦＥＴが、直列に接続され、共通スイッチノードにより共に結合される。このファミリのデバイスは、通常、同期バックコンバータとして知られており、ハーフブリッジ又はパワーブロックと呼ぶこともある。バックコンバータにおいて、ハイサイドスイッチと呼ぶこともある制御ＦＥＴモジュールは、供給電圧ＶｉｎとＬＣ出力フィルタとの間に接続され、ローサイドスイッチと呼ぶこともある同期（ｓｙｎｃ）ＦＥＴモジュールは、ＬＣ出力フィルタと接地電位との間に接続される。このデバイスは、更にゲートドライバ回路及びコントローラ回路を含むとき、パワー段と呼ぶこともある。この実施例において、コンバータの各パワーＭＯＳ  ＦＥＴは、垂直にスタックされた構成の２つのＦＥＴチップの並列接続に起因して最小化されたオン抵抗を備えたモジュールである。
【００３４】
本発明に従った例示の同期バックコンバータ又はパワーブロックが、概して２００で示すデバイスの構成を示すため図２Ａ及び図２Ｂに図示される。図２Ａの上面図において、好ましくは黒色モールディング化合物である封止２６０が、明確にするため透明であると仮定される。図１Ｂにあるものと同様のサイズのチップを用いると、図２Ａにおけるデバイス長さは８．５  ｍｍ、デバイス幅は６．５  ｍｍである。これらの寸法は、一層小さなチップが用いられるとき低減され得る。デバイス２００は、リードフレームと、リードフレーム上にアセンブルされる同期バックコンバータを含む。コンバータの制御ＦＥＴモジュール２０１が、隣り合って、及び、コンバータの同期ＦＥＴモジュール２０２に近接して配置される。両方のモジュールは、リードフレームパッド２１０に導電的に取り付けられる。好ましい取り付け材料ははんだの層であり、代替として、導電性接着剤、ｚ軸導体、カーボンチューブ、又はグラフェン材料の層が用いられ得る。リードフレームパッド２１０は電気的にバックコンバータのスイッチノード端子である。
【００３５】
リードフレームは更に、入力端子Ｖｉｎとしてのリード２４１、接地端子としてのリード２８０、制御モジュール２０１のゲート端子としてのリード２１２、及び同期モジュール２０２のゲート端子としてのリード２１３を含む。
【００３６】
同期バックコンバータは、制御モジュール２０１及び同期モジュール２０２を含む。制御モジュール２０１は、第１のｎチャネルＦＥＴチップ２２０及び第２のｎチャネルＦＥＴチップ２２１を含み、これらは等しい面積を有することが好ましい。第１のｎチャネルＦＥＴチップ２２０は、１つの表面上にそのソース、及び反対の表面上にそのドレイン及びゲートを有する。図２Ｂの例示の実施例に図示するように、チップ２２０は、チップ２２０のソースがリードフレームのパッド２１０に面するように整合される。第１のｎチャネルＦＥＴチップ２２０は更に、第１のドレイン‐ソースオン抵抗Ｒｏｎ１を有する。図２Ｂに示されるように、第２のｎチャネルＦＥＴチップ２２１は、好ましくは、第１のｎチャネルＦＥＴチップ２２０と同じ面積を有する。第２のｎチャネルＦＥＴチップ２２１は、１つの表面上にそのドレイン、及び反対の表面上にそのソース及びゲートを有する。図２Ｂの例示の実施例に図示するように、チップ２２１は、チップ２２１のドレインがリードフレームのパッド２１０への方向で面するように整合される。第２のチップ２２１は更に、第２のドレイン‐ソースオン抵抗Ｒｏｎ２を有する。
【００３７】
第１のチップ２２０及び第２のチップ２２１は、パッド２１０上に垂直にスタックとしてアセンブルされる。第１のチップ２２０は、パッド２１０に（好ましくははんだ層により）取り付けられるそのソース、及びクリップ２４０（ここでは第２のクリップと呼ばれる）に取り付けられるそのドレインを有し、クリップ２４０は、コンバータの共通ドレイン端子であり、入力端子Ｖｉｎとしてリード２４１に接続される。第２のクリップ２４０は、好ましくは、約０．２〜０．３  ｍｍの厚み、及び高電流接続に適した幅広設計、及び最小の抵抗及びインダクタンスを有する。第２のチップ２２１は、第２のクリップ２４０に取り付けられるそのドレインと、クリップ２５０（ここでは第１のクリップと呼ばれる）に取り付けられるそのソースとを有し、クリップ２５０はパッド２１０に接続される。
【００３８】
この接続のため、第１及び第２のチップは並列に電気的に接続される。従って、制御モジュールＲｏｎ−ｃｏｎｔｒｏｌのドレイン‐ソースオン抵抗は、各ＦＥＴチップ２２０及び２２１のドレイン‐ソースオン抵抗Ｒｏｎ１及びＲｏｎ２のうち一層小さい方よりも小さい。
【００３９】
パッド２１０へのその接続のための第１のクリップ２５０の形状は、図２Ａから推定され得る。クリップ２５０の形状は、図１Ａにおけるクリップ１５０の形状に類似する。クリップ２５０は、プレート２５０ａ（図２Ａにおける上面図及び図２Ｂにおける断面図）、プレートとの鈍角を形成するエクステンション２５０ｂ、及びリッジを含む。プレート２５０ａ及びエクステンション２５０ｂはパッド２１０から離間される。リッジは、例えばはんだ層により、パッド２１０に接続される。プレートとエクステンションによって形成される空間において、バックコンバータの制御及び同期モジュールが収容され得る。パッド２１０へのその取り付けに起因して、第１のクリップ２５０は、電気的にスイッチノードの電位を有する。
【００４０】
同期モジュール２０２が、第３のｎチャネルＦＥＴチップ２２２及び第４のｎチャネルＦＥＴチップ２２３を含み、これらは好ましくは等しい面積を有する。一層好ましくは、全ての４つのチップ２２０、２２１、２２２、及び２２３が等しい面積を有する。第３のチップ２２２は、１つの表面上のそのドレイン、及び反対の表面上のそのソース及びゲートを有する。図２Ｂの例示の実施例に図示するように、チップ２２２は、チップ２２２のドレインがリードフレームのパッド２１０に面するように整合される。第３のチップ２２２は更に、第３のドレイン‐ソースオン抵抗Ｒｏｎ３を有する。図２Ｂに示されるように、第４のチップ２２３は好ましくは、第３のチップ２２２と同じ面積を有する。第４のチップ２２３は、１つの表面上のそのソース、及び反対の表面上のそのドレイン及びゲートを有する。図２Ｂの例示の実施例に図示するように、チップ２２３は、チップ２２３のソースが、リードフレームのパッド２１０への方向で面するように整合される。第４のチップ２２３は更に、第４のドレイン‐ソースオン抵抗Ｒｏｎ４を有する。
【００４１】
第３のチップ２２２及び第４のチップ２２１３は、パッド２１０上に垂直にスタックとしてアセンブルされる。第３のチップ２２２は、パッド２１０に（好ましくははんだ層により）取り付けられるそのドレインと、クリップ２８０（ここでは第３のクリップと呼ばれる）に取り付けられるそのソースとを有し、クリップ２８０は、コンバータの共通ソースであり、接地端子（ＰＧＮＤ）としてリード２８１に接続される。第３のクリップ２８０は、好ましくは、約０．２〜０．３  ｍｍの厚み、及び高電流接続に適した幅広設計、及び最小の抵抗及びインダクタンスを有する。第４のチップ２２３は、第３のクリップ２８０に取り付けられるそのソースと、第１のクリップ２５０に取り付けられるそのソースとを有し、第１のクリップ２５０はパッド２１０に接続される。
【００４２】
この接続のため、第３及び第４のチップは並列に電気的に接続される。従って、同期モジュールＲｏｎ−ｓｙｎｃのドレイン‐ソースオン抵抗は、各ＦＥＴチップ２２２及び２２３のドレイン‐ソースオン抵抗Ｒｏｎ３及びＲｏｎ４のうち一層小さな方よりも小さい。
【００４３】
オン抵抗はアクティブチップ面積に反比例するため、同期バックコンバータのデューティサイクルは、同期モジュールに対して制御モジュールに必要とされるアクティブ面積の比を決定することに留意すべきである。しばしば、予期されるデューティサイクルは、殆どの時間低であり（＜０．５）、制御モジュールはオフであり導通しておらず、一方、同期モジュールはサイクル時間の殆どで導通している。バックコンバータの導通損失を低減するため、同期モジュールは、制御モジュールのアクティブ面積に等しいか又はそれより大きいアクティブ面積を必要とする。従って、同期モジュールは、好ましくは、制御モジュールの物理的面積に等しいか又はそれより大きい物理的面積を有する。
【００４４】
第１のＦＥＴチップ２２０のゲート２２０ｃ及び第２のＦＥＴチップ２２１のゲート２２１ｃは、ボンディングワイヤによって制御モジュール２０１のゲート端子としてのリード２１２に接続される。第３のＦＥＴチップ２２２のゲート２２２ｃ及び第４のＦＥＴチップ２２３のゲート２２３ｃは、ボンディングワイヤによって同期モジュール２０２のゲート端子としてのリード２１３に接続される。
【００４５】
少なくとも１つのキャパシタが、それが第２のクリップ２４０と第３のクリップ２８０との間のギャップを橋渡しするように配置され得ることは、図２Ａに示される空間的配置の更なる技術的利点である。このようにして、キャパシタ２９０は、同期バックコンバータの重要な部分となる。
【００４６】
例示の図２Ａ及び２Ｂに示す同期バックコンバータは、一層高いオン抵抗及び寄生を備えた従来の技術を用いて達成し得る特性に比して、優れた電気的性能を呈する。そのためこのコンバータは一層高い周波数で動作し得る。本発明に基づいて高い性能及び効率を達成するための手法は下記のように要約できる。
【００４７】
制御モジュール及び同期モジュール両方のドレイン‐ソースオン抵抗は、各モジュールに対して実質的に等しい導電性特性の２つのＦＥＴチップを並列に接続することにより最小化される。
【００４８】
図２Ａ及び図２Ｂのスタックされた構成は、ワイヤ相互接続とボードトレースに起因するＦＥＴチップ間の寄生抵抗及びインダクタンスを仮想的になくす。スタックされた構成はまた、ボード占有面積（real estate）を節約する。
【００４９】
高電流接続は、ワイヤボンディングされた解決策と比較すると、Ｖｉｎ及びＶｓｗｉｔｃｈ接続に関連付けられる低減された導通損失及び寄生のため厚い銅クリップを用いることによって利点が得られる。
【００５０】
図３Ａ及び図３Ｂは、同期バックコンバータの熱的特性を高める別の実施例を示す。例えば銅でつくられる金属性プレート３０１が、第１のクリップ２５０に（例えばはんだ層３０２により）取り付けられ、コンバータのチップ及びクリップが封止材料３６０にパッケージングされるとき封止されないままである。そのため、プレート３０１は、ヒートスプレッダとなるだけでなく、ヒートシンクともなる。それは更に、例えば金属性フィン構造を用いて、外部ヒートシンクに取り付けられ得る。そのため、コンバータの低い熱抵抗は、ヒートシンク外部の改善された熱的コンダクタンスにより補足及び強化される。
【００５１】
図４Ａ及び図４Ｂは、ＩＣ回路４０１をゲートドライバ及びコントローラとして、概して４００で示す同期バックコンバータのパッケージに組み込む、別の実施例を図示する。図４Ａ及び図４Ｂに示すような集積されたコンバータはパワー段と呼ばれることもある。ゲートドライバ４０１が、それぞれ、ＦＥＴチップ２２０、２２１、２２２、及び２２３のゲート２２０ｃ、２２１ｃ、２２２ｃ、及び２２３ｃを用いてボンディングワイヤによって、及び付加的なボンディングワイヤによって、名称４１４、４１５、４１６などの増大された数の別個のリードフレームリードに接続される。ＩＣ４０１の面積及びリードの増大された数は、一層大きな矩形のパッケージ（８．５  ｍｍ×８．０  ｍｍ）に近づく、コンバータ４００のいくらか拡大されたサイズのパッケージを必要とし得るが、一層小さなチップが用いられるとき集積されたコンバータ４００は縮小され得る。
【００５２】
本発明の原理は、電界効果トランジスタ以外のパワートランジスタに適用されてもよい。また、電力供給モジュールの高電流能力は、第２のクリップが、好ましくははんだ付けにより、ヒートシンクに接続され得るように第２のクリップの頂部表面が封止されないまま残すことにより、更に拡張され得、効率性が更に向上され得る。この構成において、モジュールは、その熱を両方の表面からヒートシンクへ放散し得る。
【００５３】
当業者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び多くの他の実施例が可能であることが分かるであろう。
【図１Ａ】
2015530748.tif 000003
【図１Ｂ】
2015530748.tif 000004
【図１Ｃ】
2015530748.tif 000005
【図２Ａ】
2015530748.tif 000006
【図２Ｂ】
2015530748.tif 000007
【図３Ａ】
2015530748.tif 000008
【図３Ｂ】
2015530748.tif 000009
【図４Ａ】
2015530748.tif 000010
【図４Ｂ】
2015530748.tif 000011
【国際調査報告】
2015530748.tif 000012
2015530748.tif 000013