【手続補正書】
【提出日】平成22年2月25日(2010.2.25)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
次に、ゲート形成工程を行う。まず、上記ゲート絶縁膜１３、ダミーゲート絶縁膜１４上に第１ゲート電極およびダミーゲート電極を形成するための電極形成膜を形成する。この電極形成膜は、例えばポリシリコンもしくはアモルファスシリコンを半導体基板１１上の上記ゲート絶縁膜１３、ダミーゲート絶縁膜１４を介して、全面に堆積して形成する。例えば、ポリシリコンで形成する場合、減圧ＣＶＤ法を用い、例えばモノシラン（ＳｉＨ4）を原料ガスとし、堆積温度を５８０℃〜６２０℃に設定して、１００ｎｍ〜１５０ｎｍの厚さにポリシリコンを堆積する。次に、上記電極形成膜の第１領域１１Ａの部分にゲート抵抗を低減するためのイオン注入工程を行う。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
次に、ソース／ドレインを形成する。第２領域１１Ｂの半導体基板１１上にイオン注入マスク（図示せず）を形成する。このイオン注入マスクは、例えばレジスト塗布技術によって全面にレジスト膜を形成した後、リソグラフィー技術によって、第１領域１１Ａが露出され、第２領域１１Ｂが被覆されるようにレジスト膜を加工する。次いで、このレジスト膜をイオン注入マスクにして、半導体基板１１にイオン注入を行うことで、第１領域１１Ａの各ゲート部１７の側方の半導体基板１１表面側にエクステンション領域２１、２２をそれぞれに介してソース／ドレイン領域２７、２８を形成する。上記イオン注入では、各ゲート部１７、サイドウォール２０（オフセットスペーサも含む）等もイオン注入マスクとなる。その後、このイオン注入マスクを除去する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
同様にして、第１領域１１Ａおよび第２領域１１Ｂの領域ＬＶＰの半導体基板１１上にイオン注入マスク（図示せず）を形成する。このイオン注入マスクは、例えばレジスト塗布技術によって全面にレジスト膜を形成した後、リソグラフィー技術によって、第２領域１１Ｂの領域ＬＶＮ−１、領域ＬＶＮ−２が露出され、第１領域１１Ａおよび第２領域１１Ｂの領域ＬＶＰが被覆されるようにレジスト膜を加工する。次いで、このレジスト膜をイオン注入マスクにして、半導体基板１１にイオン注入を行うことで、第２領域１１Ｂの領域ＬＶＮ−１、領域ＬＶＮ−２の各ダミーゲート部１８の側方の半導体基板１１表面側にエクステンション領域２３、２４をそれぞれに介してソース／ドレイン領域２９、３０を形成する。上記イオン注入では、各ダミーゲート部１８、サイドウォール２０（オフセットスペーサも含む）等もイオン注入マスクとなる。その後、このイオン注入マスクを除去する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
同様にして、第１領域１１Ａおよび第２領域１１Ｂの領域ＬＶＮ−１、ＬＶＮ−２の半導体基板１１上にイオン注入マスク（図示せず）を形成する。このイオン注入マスクは、例えばレジスト塗布技術によって全面にレジスト膜を形成した後、リソグラフィー技術によって、第２領域１１Ｂの領域ＬＶＰが露出され、第１領域１１Ａおよび第２領域１１Ｂの領域ＬＶＮ−１、ＬＶＮ−２が被覆されるようにレジスト膜を加工する。次いで、このレジスト膜をイオン注入マスクにして、半導体基板１１にイオン注入を行うことで、第２領域１１Ｂの領域ＬＶＰのダミーゲート部１８の側方の半導体基板１１表面側にエクステンション領域２５、２６をそれぞれに介してソース／ドレイン領域３１、３２を形成する。上記イオン注入では、各ダミーゲート部１８、サイドウォール２０（オフセットスペーサも含む）等もイオン注入マスクとなる。その後、このイオン注入マスクを除去する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
このように、第２領域１１Ｂにおいて、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴを作り分ける。なお、上記イオン注入工程の順番は、上記した順序に限定されることはなく、第１領域のソース／ドレイン領域２７、２８、領域ＬＶＮ−１、ＬＶＮ−２のソース／ドレイン領域２９、３０、領域ＬＶＰのソース／ドレイン領域３１、３２のいずれを先に形成しても、後に形成してもかまわない。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
続いて、サイドウォール２０のＴＥＯＳ部分を除去する。この除去には、例えば稀フッ酸によるウエットエッチングを用いる。その後、注入したイオンを活性化するための熱処理を行う。例えばこの熱処理では、１０００℃、５秒の条件で不純物の活性化を行ない、各ＭＯＳＦＥＴのソース／ドレイン領域２７〜３２を形成する。また、ドーパントの活性化を促進し拡散を抑制する目的にスパイクＲＴＡにより熱処理を行うことも可能である。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
次に、レジスト塗布、リソグラフィー技術によって第１領域１１Ａ上を被覆するようにエッチングマスク７６を形成する。したがって、第２領域１１Ｂはこのエッチングマスク７６には被覆されていない。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【００４３】
続いて、図２７に示すように、レジスト塗布、リソグラフィー技術によって第２領域１１Ｂの領域ＬＶＮ−１、領域ＬＶＮ−２上を被覆するようにレジストマスク７７を形成する。このレジストマスク７７をエッチングマスクにして、領域ＬＶＰおよび第１領域１１Ａ上の上記仕事関数制御膜４４をエッチングする。この結果、図２８に示すように、領域ＬＶＰおよび第１領域１１Ａ上の上記仕事関数制御膜４４は除去され、第１領域１１Ａの領域ＬＶＮ−１、領域ＬＶＮ−２に仕事関数制御膜４４が残される。その後、上記レジストマスク７７を除去する。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
次に、図２９に示すように、ＰＭＯＳＦＥＴに適した仕事関数を持った金属もしくは金属化合物を、例えば原子層蒸着（ＡＬＤ）法、化学気相成長法等の成膜方法により堆積する。本実施例では、まず上記第２ゲート絶縁膜４３、仕事関数制御膜４４の表面に、例えば窒化チタン（ＴｉＮ）を５ｎｍ〜５０ｎｍ程度の厚さに堆積して、仕事関数制御膜４５を形成する。続いて、レジスト塗布、リソグラフィー技術によって第２領域１１Ｂの領域ＬＶＰ上を被覆するようにレジストマスク（図示せず）を形成する。このレジストマスクをエッチングマスクにして、第２領域１１Ｂの領域ＬＶＮ−１、領域ＬＶＮ−２および第１領域１１Ａ上の上記仕事関数制御膜４５をエッチングする。この結果、第２領域１１Ｂの領域ＬＶＮ−１、領域ＬＶＮ−２および第１領域１１Ａ上の上記仕事関数制御膜４５が除去され、第２領域１１Ｂの領域ＬＶＰに仕事関数制御膜４５が残される。ＰＭＯＳＦＥＴに対しては例えばルテニウム（Ｒｕ）等を堆積することもできる。その後、上記レジストマスクを除去する。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
次に、図３１に示すように、ゲート形成溝４２内部以外の余剰な上記導電膜４６（前記図３０参照）を除去する。この除去加工には、例えば化学的機械研磨（ＣＭＰ）を用いる。このＣＭＰでは、ライナー膜３６、第１層間絶縁膜３８、保護膜４１等が研磨ストッパとなる。これによって、第２領域１１Ｂの低電圧トランジスタ（ＮＭＯＳＦＥＴ）の第２ゲート電極４７が、ゲート形成溝４２内に残された導電膜４６、仕事関数制御膜４４によって形成され、低電圧トランジスタ（ＰＭＯＳＦＥＴ）の第２ゲート電極４８が、ゲート形成溝４２内に残された導電膜４６、仕事関数制御膜４５によって形成される。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正の内容】
【００４９】
このようにして、第１領域１１Ａの領域ＭＶに中電圧トランジスタ（ＮＭＯＳＦＥＴ）２が形成され、領域ＨＶに高電圧トランジスタ（ＮＭＯＳＦＥＴ）３が形成され、第２領域１１Ｂの領域ＬＶＮ−１に低電圧トランジスタ（ＮＭＯＳＦＥＴ）４が密に形成され、領域ＬＶＮ−２に低電圧トランジスタ（ＮＭＯＳＦＥＴ）４が孤立して形成され、領域ＬＶＰに低電圧トランジスタ（ＰＭＯＳＦＥＴ）５が形成された半導体装置１が形成される。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
上記製造方法は、非常に複雑であり、前記図３１に示すように、製造工程上、例えば、領域ＬＶＰと領域ＭＶとの間に保護膜４１による段差が発生するため、導電膜４６を研磨した後、保護膜４１の端部に形成されている段差部に導電膜４６の残渣が発生する可能性が高い。この残渣を無くすためには過剰研磨を行う必要があり、そうすると金属ゲートである第２ゲート電極４７、４８が過剰研磨され、第２ゲート電極４７、４８を設計値通りに作製することが困難になり、また、表面凹凸が大きくなって理想的な形状、例えば平坦な形状を得ることは難しくなる。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正の内容】
【００５７】
請求項１に係る本発明によれば、酸化シリコンもしくは酸窒化シリコンのゲート絶縁膜１３とポリシリコンもしくはアモルファスシリコンの第１ゲート電極１５を持つ第１トランジスタ群（高耐圧（高電圧動作、中電圧動作）のトランジスタ群）、および高誘電率（High-k）膜のゲート絶縁膜４３と、いわゆる金属ゲート電極である第２ゲート電極４７、４８を持つ第２トランジスタ群（例えば低電圧動作のトランジスタ群）とを同一の半導体基板１１に形成しても、金属材料の残渣が発生しないので、配線の信頼性を高めることができ、また第１トランジスタ群の第１ゲート電極１５の低抵抗化が可能となるという利点がある。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００６９
【補正方法】変更
【補正の内容】
【００６９】
次に、上記ゲート絶縁膜１３、ダミーゲート絶縁膜１４上に第１ゲート電極およびダミーゲート電極を形成するための電極形成膜を形成する。この電極形成膜は、例えばポリシリコンもしくはアモルファスシリコンを半導体基板１１上の上記ゲート絶縁膜１３、ダミーゲート絶縁膜１４を介して、全面に堆積して形成する。例えば、ポリシリコンで形成する場合、減圧ＣＶＤ法を用い、例えばモノシラン（ＳｉＨ4）を原料ガスとし、堆積温度を５８０℃〜６２０℃に設定して、１００ｎｍ〜１５０ｎｍの厚さにポリシリコンを堆積する。次いで、上記電極形成膜の第１領域１１Ａの部分にゲート抵抗を低減するためのイオン注入工程を行う。 
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００７０
【補正方法】変更
【補正の内容】
【００７０】
次に、上記電極形成膜上にハードマスク層を形成する。このハードマスク層は、例えば減圧ＣＶＤ（ＬＰ−ＣＶＤ）法によって窒化シリコン（Ｓｉ3Ｎ4）を例えば５０ｎｍ〜１００ｎｍ程度堆積して形成する。続いて、レジスト塗布およびリソグラフィー技術によって、電極形成膜上に第１ゲート電極およびダミーゲート電極を形成するためのレジストパターン（図示せず）を形成した後、このレジストパターンをエッチングマスクにして、上記ハードマスク層を、例えば異方性エッチングによって加工して、第１領域１１Ａに高電圧トランジスタおよび中電圧トランジスタの第１ゲート電極を形成するためのハードマスク７４Ａ、第２領域１１Ｂに低電圧トランジスタの第２ゲート電極を形成するためのハードマスク７４Ｂを形成する。この異方性エッチングには、エッチングガスに、例えば、臭化水素（ＨＢｒ）や塩素（Ｃｌ）系のガスを用いる。さらにハードマスク７４Ａ、７４Ｂをエッチングマスクに用いて第１領域１１Ａに第１ゲート電極１５を形成すると同時に、第２領域１１Ｂにダミーゲート電極１６を形成する。このとき、ゲート絶縁膜１３、ダミーゲート絶縁膜１４もエッチングされ、第１ゲート電極１５およびダミーゲート電極１６下に残される。また、上記レジストパターンを形成した後、酸素プラズマによるトリミング処理等を行うことによって、レジストパターンを細らせることによって、ダミーゲート電極１６を細く形成することも可能であり、例えば３２ｎｍノード技術ではゲート長を２０ｎｍ〜３０ｎｍ程度で形成することもできる。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００７８
【補正方法】変更
【補正の内容】
【００７８】
同様にして、第１領域１１Ａおよび第２領域１１Ｂの領域ＬＶＰの半導体基板１１上にイオン注入マスク（図示せず）を形成する。このイオン注入マスクは、例えばレジスト塗布技術によって全面にレジスト膜を形成した後、リソグラフィー技術によって、第２領域１１Ｂの領域ＬＶＮ−１、領域ＬＶＮ−２が露出され、第１領域１１Ａおよび第２領域１１Ｂの領域ＬＶＰが被覆されるようにレジスト膜を加工する。次いで、このレジスト膜をイオン注入マスクにして、半導体基板１１にイオン注入を行うことで、第２領域１１Ｂの領域ＬＶＮ−１、領域ＬＶＮ−２の各ダミーゲート部１８の側方の半導体基板１１表面側にエクステンション領域２３、２４をそれぞれに介してソース／ドレイン領域２９、３０を形成する。上記イオン注入では、各ダミーゲート部１８、サイドウォール２０（オフセットスペーサも含む）等もイオン注入マスクとなる。その後、このイオン注入マスクを除去する。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００７９
【補正方法】変更
【補正の内容】
【００７９】
同様にして、第１領域１１Ａおよび第２領域１１Ｂの領域ＬＶＮ−１、ＬＶＮ−２の半導体基板１１上にイオン注入マスク（図示せず）を形成する。このイオン注入マスクは、例えばレジスト塗布技術によって全面にレジスト膜を形成した後、リソグラフィー技術によって、第２領域１１Ｂの領域ＬＶＰが露出され、第１領域１１Ａおよび第２領域１１Ｂの領域ＬＶＮ−１、ＬＶＮ−２が被覆されるようにレジスト膜を加工する。次いで、このレジスト膜をイオン注入マスクにして、半導体基板１１にイオン注入を行うことで、第２領域１１Ｂの領域ＬＶＰのダミーゲート部１８の側方の半導体基板１１表面側にエクステンション領域２５、２６をそれぞれに介してソース／ドレイン領域３１、３２を形成する。上記イオン注入では、各ダミーゲート部１８、サイドウォール２０（オフセットスペーサも含む）等もイオン注入マスクとなる。その後、このイオン注入マスクを除去する。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００８１
【補正方法】変更
【補正の内容】
【００８１】
続いて、サイドウォール２０のＴＥＯＳ部分を除去する。この除去には、例えば稀フッ酸によるウエットエッチングを用いる。その後、注入したイオンを活性化するための熱処理を行う。例えばこの熱処理では、１０００℃、５秒の条件で不純物の活性化を行ない、各ＭＯＳＦＥＴのソース／ドレイン領域２７〜３２を形成する。また、ドーパント活性化を促進し拡散を抑制する目的にスパイクＲＴＡにより熱処理を行うことも可能である。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００８２
【補正方法】変更
【補正の内容】
【００８２】
次に、各ソース／ドレイン２７〜３２上にシリサイド層３３を形成する。まず、全面にシリサイドを形成するための金属層を形成する。ここでは、一例として、金属層にコバルト（Ｃｏ）を用いた。上記金属層は、例えばスパッタリングによって、例えば６ｎｍ〜８ｎｍの厚さにコバルトを堆積して形成する。次いで、ＲＴＡを５００℃〜６００℃の条件で行い、半導体基板１１のシリコン（Ｓｉ）上のみ金属層を反応させてシリサイド層３３を形成する。金属層がコバルトであるので、シリサイド層３３はコバルトシリサイド（例えばＣｏＳｉ）となる。その後、硫酸（Ｈ2ＳＯ4）と過酸化水素（Ｈ2Ｏ2）の混合液を用いたウエットエッチングによって、絶縁膜（例えば素子分離領域１２、ハードマスク７４Ａ、７４Ｂ、サイドウォール２０等）上の未反応なコバルトを除去する。続いて、熱処理を行い低抵抗なコバルトシリサイド（ＣｏＳｉ2）を形成する。この熱処理は、例えば６５０℃〜８５０℃、３０秒のＲＴＡで行う。また、金属層には、コバルト（Ｃｏ）の代わりにニッケル（Ｎｉ）やニッケル白金（ＮｉＰｔ）を用いることにより、ニッケルシリサイド（ＮｉＳｉ2）を形成することも可能である。いずれの場合もＲＴＡ温度は適宜設定することができる。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００９６
【補正方法】変更
【補正の内容】
【００９６】
本実施例では、図９に示すように、例えばハフニウムシリサイド（ＨｆＳｉx）を例えば１０ｎｍ〜１００ｎｍ程度の厚さに堆積して、仕事関数制御膜４４を形成する。続いて、レジスト塗布、リソグラフィー技術によって第２領域１１Ｂの領域ＬＶＮ−１、領域ＬＶＮ−２上を被覆するようにレジストマスク８３を形成する。このレジストマスク８３をエッチングマスクにして、領域ＬＶＰおよび第１領域１１Ａ上の上記仕事関数制御膜４４を除去する。この結果、第２領域１１Ｂの領域ＬＶＮ−１、領域ＬＶＮ−２に仕事関数制御膜４４が残される。その後、上記レジストマスク８３を除去する。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００９７
【補正方法】変更
【補正の内容】
【００９７】
次に、図１０に示すように、領域ＬＶＮ−１、領域ＬＶＮ−２の上記ゲート形成溝４２内に、第２ゲート絶縁膜４３、仕事関数制御膜４４を介して、また領域ＬＶＰの上記ゲート形成溝４２内に、第２ゲート絶縁膜４３を介して、ＰＭＯＳＦＥＴに適した仕事関数を持った金属もしくは金属化合物を、例えば原子層蒸着（ＡＬＤ）法、化学気相成長法等の成膜方法により堆積する。本実施例では、例えば窒化チタン（ＴｉＮ）を５ｎｍ〜５０ｎｍ程度の厚さに堆積して、仕事関数制御膜４５を形成する。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００９９
【補正方法】変更
【補正の内容】
【００９９】
上記、仕事関数制御膜４５は、領域ＬＶＰのゲート形成溝４２のみに形成されることが好ましい。この場合には、図１２に示すように、仕事関数制御膜４５を形成した後、レジスト塗布、リソグラフィー技術によって第２領域１１Ｂの領域ＬＶＰ上を被覆するようにレジストマスク（図示せず）を形成する。このレジストマスクをエッチングマスクにして、第２領域１１Ｂの領域ＬＶＮ−１、領域ＬＶＮ−２および第１領域１１Ａ上の上記仕事関数制御膜４５を除去する。この結果、第２領域１１Ｂの領域ＬＶＰに仕事関数制御膜４５が残される。ＰＭＯＳＦＥＴに対しては例えばルテニウム（Ｒｕ）等を堆積することもできる。その後、上記レジストマスクを除去する。そして、上記ゲート形成溝４２の内部を埋め込むように、領域ＬＶＮ−１、領域ＬＶＮ−２のゲート形成溝４２では上記仕事関数制御膜４４を介して、領域ＬＶＰのゲート形成溝４２では仕事関数制御膜４５を介して、導電材料として導電膜４６を形成する。この場合、上記仕事関数制御膜４４、４５はどちらを先に形成してもかまわない。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】０１０５
【補正方法】変更
【補正の内容】
【０１０５】
よって、酸化シリコンもしくは酸窒化シリコンのゲート絶縁膜１３とポリシリコンもしくはアモルファスシリコンの第１ゲート電極１５を持つ第１トランジスタ群（高耐圧（高電圧動作、中電圧動作）のトランジスタ群）、および高誘電率（High-k）膜のゲート絶縁膜４３と、いわゆる金属ゲート電極である第２ゲート電極４７、４８を持つ第２トランジスタ群（例えば低電圧動作のトランジスタ群）とを同一の半導体基板１１に形成して、第１トランジスタ群の第１ゲート電極１５の低抵抗化を可能とするという利点がある。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】０１１０
【補正方法】変更
【補正の内容】
【０１１０】
次に、上記ゲート絶縁膜１３、ダミーゲート絶縁膜１４上に第１ゲート電極およびダミーゲート電極を形成するための電極形成膜７１を形成する。この電極形成膜７１は、例えばポリシリコンもしくはアモルファスシリコンを半導体基板１１上の上記ゲート絶縁膜１３、ダミーゲート絶縁膜１４を介して、全面に堆積して形成する。例えば、ポリシリコンで形成する場合、減圧ＣＶＤ法を用い、例えばモノシラン（ＳｉＨ4）を原料ガスとし、堆積温度を５８０℃〜６２０℃に設定して、１００ｎｍ〜１５０ｎｍの厚さにポリシリコンを堆積する。次いで、上記電極形成膜７１の第１領域１１Ａの部分にゲート抵抗を低減するためのイオン注入工程を行う。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】０１１１
【補正方法】変更
【補正の内容】
【０１１１】
次に、図１５に示すように、レジスト塗布、リソグラフィー技術によって第２領域１１Ｂの領域ＬＶＮ−１、領域ＬＶＮ−２、領域ＬＶＰ上を被覆するようにレジストマスク７２を形成する。このレジストマスク７２をイオン注入マスクにして、領域ＭＶおよび領域ＨＶの上記電極形成膜７１にイオン注入を行う。このイオン注入は、例えば不純物にリン（Ｐ）を用い、注入エネルギーを５ｋｅＶ、ドーズ量を８×１０15／ｃｍ2に設定した。
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】０１２２
【補正方法】変更
【補正の内容】
【０１２２】
次に、上記ゲート絶縁膜１３、ダミーゲート絶縁膜１４上に第１ゲート電極およびダミーゲート電極を形成するための電極形成膜７１を形成する。この電極形成膜７１は、例えばポリシリコンもしくはアモルファスシリコンを半導体基板１１上の上記ゲート絶縁膜１３、ダミーゲート絶縁膜１４を介して、全面に堆積して形成する。例えば、ポリシリコンで形成する場合、減圧ＣＶＤ法を用い、例えばモノシラン（ＳｉＨ4）を原料ガスとし、堆積温度を５８０℃〜６２０℃に設定して、１００ｎｍ〜１５０ｎｍの厚さにポリシリコンを堆積する。次いで、上記電極形成膜７１の第１領域１１Ａの部分にゲート抵抗を低減するためのイオン注入工程を行う。
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】０１２３
【補正方法】変更
【補正の内容】
【０１２３】
次に、レジスト塗布、リソグラフィー技術によって第２領域１１Ｂの領域ＬＶＮ−１、領域ＬＶＮ−２、領域ＬＶＰ上を被覆するようにレジストマスク（図示せず）を形成する。このレジストマスクをイオン注入マスクにして、領域ＭＶおよび領域ＨＶの上記電極形成膜７１にイオン注入を行う。このイオン注入は、例えば不純物にリン（Ｐ）を用い、注入エネルギーを５ｋｅＶ、ドーズ量を８×１０15／ｃｍ2に設定した。
【手続補正２８】
【補正対象書類名】図面
【補正対象項目名】図１８
【補正方法】変更
【補正の内容】
【図１８】
2009043794.tif 000001
【手続補正２９】
【補正対象書類名】図面
【補正対象項目名】図２１
【補正方法】変更
【補正の内容】
【図２１】
2009043794.tif 000002