【手続補正書】
【提出日】平成22年4月19日(2010.4.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
Ｎ個のビット（該ビットの各々は低レベル値または高レベル値を有する）を有する、書き込むべき現在のワードを検査する工程と、
前記現在のワードとＮ個のビットを有する前のワードとを比較し、前記前のワードにおける前記低レベル値から前記現在のワードにおける前記高レベル値への遷移の数を決定する工程と、
前記遷移の数がＮ／２以上である時に、前記現在のワードを反転する工程と、
同期式メモリデバイスへ前記現在のワードを書き込む工程とを備えた、同期式メモリデバイスへ情報を書き込む方法。
【請求項２】
Ｎ個のビット（該ビットの各々は低レベル値または高レベル値を有する）を有する、読み出すべき同期式メモリデバイス内の現在のワードを検査する工程と、
前記現在のワードとＮ個のビットを有する前のワードとを比較し、前記前のワードにおける前記低レベル値を有するビットから前記現在のワードにおける前記高レベル値を有するビットへの遷移の数を決定する工程と、
前記遷移の数がＮ／２以上である時に、前記現在のワードを反転する工程と、
前記同期式メモリデバイスから前記現在のワードを読み出す工程とを備えた、同期式メモリデバイスから情報を読み出す方法。
【請求項３】
Ｎ個のビット（該ビットの各々は第１レベル値または第２レベル値を有する）を有する、書き込むべき現在のワードを検査する工程と、
前記現在のワードとＮ個のビットを有する前のワードとを比較し、前記前のワードにおける前記第１レベル値から前記現在のワードにおける前記第２レベル値への遷移の数を決定する工程と、
前記遷移の数がＮ／２以上である時に、前記現在のワードを反転する工程と、
メモリデバイスへ前記現在のワードを書き込む工程とを備えた、メモリデバイスへ情報を書き込む方法。
【請求項４】
Ｎ個のビット（該ビットの各々は第１レベル値または第２レベル値を有する）を有する、読み出すべき同期式メモリデバイス内の現在のワードを検査する工程と、
前記現在のワードとＮ個のビットを有する前のワードとを比較し、前記前のワードにおける前記第１レベル値を有するビットから前記現在のワードにおける前記第２レベル値を有するビットへの遷移の数を決定する工程と、
前記遷移の数がＮ／２以上である時に、前記現在のワードを反転する工程と、
前記メモリデバイスから前記現在のワードを読み出す工程とを備えた、メモリデバイスから情報を読み出す方法。
【請求項５】
Ｉ／Ｏピンを有するデータアレイ、とデータ反転マスク発生器を含むメモリデバイスであって、
前記データ反転マスク発生器は、前記Ｉ／Ｏピンに作動的に結合されていて、第１のビットセットを、少なくとも前記第１のビットセットと第２のビットセットに基づいて、選択的に反転する前記メモリデバイス。
【請求項６】
メモリデバイスであって、
フリップフロップの入力に接続されている読み取りデータバスと、
比較器の第１の入力と、
ＮＯＲゲートの第１の入力とを含み、
負荷信号は、前記フリップフロップのイネーブル入力に接続され
前記フリップフロップの出力は、ＯＲゲートの第１の入力に接続され、
ＤＣ最適化信号は、前記ＯＲゲートの第２の入力に接続され、
前記ＯＲゲートの出力は、前記比較記の第２の入力に接続され、
前記比較器の出力は、データ反転マスクビットと前記ＮＯＲゲートに接続され、
前記ＮＯＲゲートの出力は、Ｉ／Ｏピンに接続されている、
前記メモリデバイス。
【請求項７】
ＤＲＡＭを含むメモリデバイスであって、前記ＤＲＡＭは
データが読み出される第１のデータバンクと、
データが読み出される第２のデータバンクと、
前記第１のデータバンクからの出力バスと前記第２のデータバンクからの出力バスを結合させて結合バスを形成するメモリコントローラとを含み、
前記結合バスはマイクロプロセッサの第１の入力に接続され、
前記第１のデータバンクからのデータ反転マスクビットは、排他的ＯＲゲートの第１の入力に接続され、
前記第２のデータバンクからのデータ反転マスクビットは、前記排他的ＯＲゲートの第２の入力に接続され、
前記排他的ＯＲゲートの出力は、前記マイクロプロセッサの第２の入力に接続されている、
前記メモリデバイス。
【請求項８】
メモリデバイスであって、
第１のフリップフロップの入力に接続されている書き込みデータバスと、
第２のフリップフロップの入力に接続されているデータ反転マスクとを含み、
書き込みクロック信号は、前記第１のフリップフロップと前記第２のフリップフロップの各々のイネーブル入力に接続され、
前記第１のフリップフロップの出力は、ＮＯＲゲートの第１の入力に接続され、
前記第２のフリップフロップの出力は、前記ＮＯＲゲートの第２の入力に接続され、
前記ＮＯＲゲートの出力がＩ／Ｏピンに接続されている
前記メモリデバイス。
【請求項９】
メモリデバイスであって、
Ｉ／Ｏピンを有するデータアレイと、
前記Ｉ／Ｏピンに作動的に結合されているデータ反転マスク発生器とを含み、更に
第１の複数のバイトを蓄積する第１のレジスタと、
第２の複数のバイトを蓄積する第２のレジスタと、
前記第１のレジスタと前記第２のレジスタに作動的に接続されている比較器
とを含む、
前記メモリデバイス。
【請求項１０】
メモリデバイスであって、
Ｉ／Ｏピンを有するデータアレイと、
データ反転マスク発生器とを含み、更に
前記Ｉ／Ｏピンからの複数のデータビットを第１の入力としデータ反転マスクビットを第２の入力とする排他的ＯＲゲートと、
前記排他的ＯＲゲートの入力に接続されるデータアレイとを含む、
前記メモリデバイス。
【請求項１１】
メモリデバイスを含む装置であって、前記メモリデバイスは、
第１のビットセットと第２のビットセットを蓄積するよう作動するデータアレイと、
前記第１のビットセットと前記第２のビットセットに基づいて選択的にビット反転情報を提供するよう作動する、データ反転マスク発生器と、
前記メモリデバイスに作動的に結合されており、前記第１のビットセットに基づく出力データと、前記ビット反転情報に基づくビット反転出力とを提供するよう作動するメモリコントローラとを含む、
前記装置。
【請求項１２】
メモリデバイスであって、
フリップフロップの入力に作動的に結合されているデータバスと、
比較器の第１の入力と、
ロジックゲートの第１の入力とを含み、
前記フリップフロップのイネーブル入力は、負荷信号を受けるよう作動し、
前記フリップフロップの出力は、ＯＲゲートの第１の入力に作動的に結合され、
前記ＯＲゲートの第２の入力は、ＤＣ最適化信号を受けるよう作動し、
前記ＯＲゲートの出力は、前期比較器の第２の入力に作動的に結合され、
前期比較器の出力は、データ反転マスクビットと前記ロジックゲートの第２の入力に作動的に結合され、
前記ロジックゲートの出力は、Ｉ／Ｏピンに作動的に結合されている、
前記メモリデバイス。
【請求項１３】
メモリデバイスであって、
書き込みデータバスは、第１のフリップフロップの入力に作動的に結合され、
第２のフリップフロップの入力は、データ反転マスクを受けるよう作動し、
前記第１のフリップフロップおよび前記第２のフリップフロップの各々のイネーブル入力は、書き込みクロックを受けるよう作動し、
前記第１のフリップフロップの出力は、ロジックゲートの第１の入力に接続され、
前記第２のフリップフロップの出力は、前記ロジックゲートの第２の入力に接続され、
前記ロジックゲートの出力は、Ｉ／Ｏピンに接続されている、
前記メモリデバイス。