(57)【要約】  半導体デバイスの製造方法。誘電層とマスク層を有する基板が供される。前記基板はパターニング及び現像される。複数のトレンチが、レトログレードエッチングプロセスによって誘電材料内部に生成される。続いて前記複数のトレンチには、アスペクト比トラッピングによるヘテロエピタキシャル成長によって材料が過充填される。前記材料は、ゲルマニウム、III-V族化合物、又はそれら2つ以上の混合物を含む。続いて前記の過充填された複数のトレンチは平坦化される。
2015502657.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスの製造方法であって：
(a)  上に誘電層を有し、かつ、前記誘電層上にマスク層を有する基板を供する工程；
(b)  前記マスク層をパターニング及び現像する工程；
(c)  レトログレードエッチングによって前記誘電層内に複数のトレンチを生成する工程；
(d)  アスペクト比トラッピングによるヘテロエピタキシャル成長によって、ゲルマニウム、III-V族化合物、又は上記2つ以上の混合物のうちの少なくとも1つを含む材料を前記複数のトレンチに過充填する工程；並びに、
(e)  前記の過充填された複数のトレンチを平坦化する工程；
を有する方法。
【請求項２】
前記(c)のレトログレードエッチングによって前記誘電層内に複数のトレンチを生成する工程の前に前記のパターニングされたマスク層を除去する工程をさらに有する、請求項1に記載の方法。
【請求項３】
前記III-V族化合物が、GaAs、InP、又はInPAsを含む、請求項1に記載の方法。
【請求項４】
前記アスペクト比トラッピングが、前記材料と前記誘電層との間での格子不整合を解決するように構成される1層以上の緩衝層を堆積する工程を含む、請求項1に記載の方法。
【請求項５】
前記複数のトレンチの各々が、少なくとも1つの側壁、底部、及び前記底部に対向する開口部を有し、
前記少なくとも1つの側壁は、前記底部に対してレトログレード角をなし、かつ、
前記レトログレード角は45°乃至90°の範囲である、
請求項1に記載の方法。
【請求項６】
前記複数のトレンチの各々が、少なくとも1つの側壁、底部、及び前記底部に対向する開口部を有し、
前記底部の横方向寸法に対する前記開口部の横方向寸法の比は2乃至5の範囲である、
請求項1に記載の方法。
【請求項７】
(f)  前記複数のトレンチの各々内部の転位密度を測定する工程；
(g)  前記の測定された転位密度と所定の転位密度とを比較する工程；及び、
(h)  前記の測定された転位密度が所定の転位密度未満であるときに前記基板をさらに処理するか、又は、前記ART中に前記複数のトレンチのアスペクト比を変更する工程、前記複数のトレンチのレトログレード角を変更する工程、前記材料を変更する工程、若しくは1層以上の緩衝層を追加する工程を実行する一方で、前記基板を新たな基板に置き換え、かつ、前記(a)乃至(e)を前記新たな基板で反復する工程；
をさらに有する、請求項1に記載の方法。
【請求項８】
前記所定の転位密度が、1cm3あたりe10の転位乃至1cm3あたりe22の転位の範囲である、請求項7に記載の方法。
【請求項９】
前記複数のトレンチのレトログレードエッチングが、前記複数のトレンチの各々の構造耐久性を向上させることが可能な、請求項1に記載の方法。
【請求項１０】
前記半導体デバイスが少なくとも1つのp型電界効果型トランジスタと少なくとも1つのn型電界効果型トランジスタを有し、
前記複数のトレンチは、前記少なくとも1つのn型電界効果型トランジスタのFIN構造を構成する、
請求項1に記載の方法。
【請求項１１】
(f)  再度アスペクト比トラッピングによるヘテロエピタキシャル成長によって前記材料を前記複数のトレンチに過充填する工程；及び、
(g)  前記の過充填された複数のトレンチを平坦化することで、前記複数のトレンチの各々で平坦化されたプラトーを生成する工程；
をさらに有する、請求項1に記載の方法。
【請求項１２】
半導体デバイスの製造方法であって：
(a)  複数のFIN構造と該複数のFIN構造の各々を取り囲む誘電層を有する基板を供する工程であって、
前記複数のFIN構造の各々は、底部、開口部、及び前記底部と前記開口部との間で延びる少なくとも1つの側壁を有し、
前記底部の横方向寸法は、前記開口部の横方向寸法よりも大きい、
工程；
(b)  前記複数のFIN構造の第1部分をマスクする一方で、前記複数のFIN構造の第2部分をマスクしないままにする工程；
(c)  前記複数のFIN構造の第2部分をエッチングする工程；
(d)  アスペクト比トラッピングによるヘテロエピタキシャル成長によって、ゲルマニウム、III-V族化合物、又は上記2つ以上の混合物のうちの少なくとも1つを含む第1材料によって前記複数のFIN構造の第2部分を過充填する工程；並びに、
(e)  前記の過充填された複数のFIN構造の第2部分を平坦化する工程；
を有する、方法。
【請求項１３】
(f)  前記複数のFIN構造の第1部分をエッチングする工程；
(g)  アスペクト比トラッピングによるヘテロエピタキシャル成長によって、ゲルマニウム、III-V族化合物、又は上記2つ以上の混合物のうちの前記少なくとも1つとは異なる1つを含む第2材料によって前記複数のFIN構造の第1部分を過充填する工程；並びに、
(h)  前記の過充填された複数のFIN構造の第1部分を平坦化する工程；
を有する、請求項12に記載の方法。
【請求項１４】
前記複数のFIN構造の第1部分が少なくとも1つのp型電界効果型トランジスタに組み込まれ、かつ、
前記複数のFIN構造の第2部分が少なくとも1つのn型電界効果型トランジスタに組み込まれる、
請求項13に記載の方法。
【請求項１５】
前記III-V族化合物が、GaAs、InP、又はInPAsを含む、請求項12に記載の方法。
【請求項１６】
前記アスペクト比トラッピングが、前記材料と前記誘電層との間での格子不整合を解決するように構成される1層以上の緩衝層を堆積する工程を含む、請求項12に記載の方法。
【請求項１７】
前記複数のFIN構造の各々の少なくとも1つの側壁が、前記複数のFIN構造の各対応する一の底部に対してレトログレード角をなし、かつ、
前記レトログレード角は45°乃至90°の範囲である、
請求項12に記載の方法。
【請求項１８】
前記複数のトレンチの各々が、少なくとも1つの側壁、底部、及び前記底部に対向する開口部を有し、
前記複数のFIN構造の各々の底部の横方向寸法に対する前記複数のFIN構造の各対応する一の開口部の横方向寸法の比は2乃至5の範囲である、請求項12に記載の方法。
【請求項１９】
(f)  前記複数のFIN構造の各々の第1部分内の転位密度を測定する工程；
(g)  前記の測定された転位密度と所定の転位密度とを比較する工程；及び、
(h)  前記の測定された転位密度が所定の転位密度未満であるときに前記基板をさらに処理するか、又は、前記ART中に前記複数のFIN構造のアスペクト比を変更する工程、前記複数のFIN構造のレトログレード角を変更する工程、前記第1材料を変更する工程、若しくは1層以上の緩衝層を追加する工程を実行する一方で、前記基板を新たな基板に置き換え、かつ、前記(a)乃至(e)を前記新たな基板で反復する工程；
をさらに有する、請求項12に記載の方法。
【請求項２０】
前記所定の転位密度が、1cm3あたりe10の転位乃至1cm3あたりe22の転位の範囲である、請求項19に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの製造方法に関し、より具体的には、半導体デバイスの部位内の転位密度を減少させる製造方法に関する。
【背景技術】
【０００２】
相補型金属−酸化物−半導体(“CMOS”)は、マイクロプロセッサ、マイクロコントローラ、及び他の論理回路内において用いられる集積回路の製造に通常用いられる。CMOSデバイスは通常、論理ゲートとデジタル回路を構成する電界効果型トランジスタ(“FET”)の相補的で対称的な対−具体的にはn型及びp型金属−酸化物−半導体電界効果型トランジスタ(“MOSFET”)−を有する。
【０００３】
使用時、2つのn型半導体領域（又はソース及びドレインとも呼ばれる）はゲートによって電気的に結合されている。一部のデバイスでは、狭いチャネル−FIN構造とも呼ばれる−が、ソースとドレインとの間に存在する。誘電材料が、ゲートからFIN構造を隔離する。
【０００４】
CMOSデバイスを機能させる方法は、電子の移動度、すなわち電子が電場によって引き込まれるときに、如何に迅速に材料中を移動するかである。たとえばFIN構造に沿って電子の移動度が増大することで、デバイスの速度を落とすことなくデバイスのエネルギー消費を劇的に減少させることができる。FIN構造並びに他の構成要素にIII-V族化合物（たとえばInAs及びInSb）及び/又はゲルマニウムを用いるデバイスは、所望の程度に電子移動度を増大させることが可能であることを示してきた。
【０００５】
しかしIII-V族化合物及び/又はゲルマニウムの従来のCMOSデバイスへの統合は、従来の製造方法を用いては実現できない。従来の方法でシリコン及び/若しくは誘電材料（たとえば二酸化シリコン）上にIII-V族化合物及び/又はゲルマニウムを堆積する間に、格子不整合が生成される。格子不整合は転位を生成する。転位は、結晶構造の成長中に生成される結晶学上の欠陥で、最終的にはその結晶の特性−電子移動度を含む−に影響を及ぼす。換言すると、誘電材料に隣接する結晶のヘテロエピタキシャル成長は、少なくとも一の格子面内の結晶表面上に張力を生成する。一の面内での一の転位の存在は、隣接する格子面に伝播されうる。その結果転位が永続して、電子移動度がさらに低下する。隣接する格子面のさらなる歪みを緩和する一の既知である従来方法はアスペクト比トラッピング(“ART”)である。ART堆積処理は、ある部位の横方向に延びて閉じこめる側壁での転位を捕獲するように構成される反復的な堆積−結晶化の二段階処理である。所謂緩衝層が、成長サイクル間での格子不整合を緩和するのに用いられて良い。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許出願第61/556215号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし多数の転位がCMOS製造における問題として残されている。よって結果として得られる構造の構造上の耐久性を増大させる、誘電材料上でのIII-V族化合物及び/又はゲルマニウムのヘテロエピタキシャル成長方法が必要とされる。
【課題を解決するための手段】
【０００８】
本発明は、III-V族化合物及び/又はゲルマニウムをシリコン系基板上に統合する既知の従来方法の上述の問題及び他の欠点や課題等を解決する。本発明はある実施例に関連づけて説明されるが、本発明はこれらの実施例に限定されない。対照的に本発明は、本発明の技術的範囲内に含まれうるすべての代替型、修正型、及び均等型を含む。
【０００９】
本発明の一の実施例によると、半導体デバイスの製造方法は、上に誘電層とマスク層を有する基板を供する工程を有する。前記マスク層はパターニング及び現像される。その結果複数のトレンチが、レトログレードエッチングプロセスによって生成されうる。前記複数のトレンチには続いて、アスペクト比トラッピングを用いた材料のヘテロエピタキシャル成長によって前記材料が過充填される。前記材料は、ゲルマニウム、III-V族化合物、又は上記2つ以上の混合物のうちの少なくとも1つを含む。続いて前記の過充填された複数のトレンチは平坦化される。
【００１０】
本発明の他の実施例は、半導体デバイスの製造方法に関する。当該方法は、複数のFIN構造と該複数のFIN構造の各々を取り囲む誘電層を有する基板を供する工程を有する。前記複数のFIN構造の各々は、底部、開口部、及び前記底部と前記開口部との間で延びる少なくとも1つの側壁を有する。前記底部の横方向寸法は、前記開口部の横方向寸法よりも大きい。前記複数のFIN構造の第1部分がマスクされる一方で、前記複数のFIN構造の第2部分はマスクされないままである。前記複数のFIN構造の第2部分はエッチングされる。その後アスペクト比トラッピングを用いたヘテロエピタキシャル成長によって、前記複数のFIN構造の第2部分は、ある材料によって過充填される。前記材料は、ゲルマニウム、III-V族化合物、又は上記2つ以上の混合物のうちの少なくとも1つを含む。続いて前記の過充填された複数のFIN構造の第2部分は平坦化される。
【図面の簡単な説明】
【００１１】
【図１】本発明の一の実施例による半導体デバイスの製造方法を表すフローチャートである。
【図２】A-Gは、図1の方法によって製造されたデバイスの概略図である。
【図３】アスペクト比トラッピングを実行するステップ状の方法を表すタイムラインである。
【図４】本発明の一の実施例によるCMOSデバイスにエピタキシャルFIN構造を統合する方法を表すフローチャートである。
【図５】A-Fは、CMOSデバイスにエピタキシャルFIN構造を統合する図4の方法の概略図である。
【図６】A-Cは、CMOSデバイスにエピタキシャルFIN構造を統合する図4の方法における任意の追加工程の概略図である。
【発明を実施するための形態】
【００１２】
本明細書の一部を構成する添付図面は、本発明の実施例を表し、かつ、上述の本発明の一般的な説明及び以降の詳細な説明と共に、本発明を説明する役割を果たす。
【００１３】
ここで図面−特に図1−を参照すると、半導体11（図2A）を製造するため、誘電層上でのアスペクト比トラッピング(“ART”)を用いた材料のヘテロエピタキシャル成長の一方法を表すフローチャート10が示されている。図2A-図2Gは、図1に供される方法を概略的に表している。
【００１４】
工程12では、図2Aを参照すると、上に誘電層16を有する基板14が供される。その結果ハードマスク18が誘電層16上に堆積される。基板14はたとえば、誘電層16を構成する二酸化シリコン(SiO2)を有する従来のシリコン系材料であって良い。ハードマスク18は単層であって良いし又は多層であっても良い。少なくとも1層はシリコンを含み、少なくとも1層はシリコンと酸素を含み、又は、少なくとも1層は金属を含む。たとえば金属含有ハードマスク層18は、チタン(Ti)、チタン窒化物(TiNy)、タンタル(Ta)、タンタル窒化物(TaNy)、アルミニウム(Al)、又はアルミニウム-銅合金(Al-Cu)、誘電材料−たとえばシリコンカーバイド(SiCy)、シリコン酸化物(SiOy)、シリコン窒化物(SiNy)、又はシリコン酸窒化物(SiOxNy)−、又はアモルファスカーボン(a-C)を含んで良い。少なくとも1つのハードマスク層18は、気相成長方法−たとえば化学気相成長(“CVD”)法又はプラズマCVD(“PECVD”)法−を用いて生成されて良い。
【００１５】
図示されていないものの、ハードマスク層18は、たとえば光の波長によってパターニングされ、かつ処理されうるフォトレジスト層をさらに有して良い。フォトレジストパターンは、エッチングプロセス−たとえば乾式プラズマエッチングプロセス又は乾式非プラズマエッチングプロセス−を介してハードマスク層18へ転写されて良い。乾式プラズマエッチングプロセスを利用するとき、プラズマエッチング気体組成物はハロゲン含有化学物質を含んで良い。たとえばプラズマエッチング気体組成物は、Cl2、BCl3、Br2、HBr、SF6、若しくはNF3、又は上記2つ以上の混合物を含んで良い。それに加えてたとえばプラズマエッチング気体組成物は、フルオロカーボン系化学物質−たとえばC4F8、C5F8、C3F6、C4F6、CF4等のうちの少なくとも1つ−又はフルオロハイドロカーボン系化学物質−たとえばCHF3、CH2F2等のうちの少なくとも1つ−を含んで良い。さらに追加の気体は不活性気体−たとえば希ガス−、酸素、水素、窒素、CO2、CO、又は上記2種類以上の混合物を含んで良い。あるいはその代わりに、乾式プラズマエッチングの専門家には明らかなように、フォトレジスト層に対して少なくとも1層のハードマスク層18を選択的にエッチングする任意のエッチングプロセス用化学物質が用いられて良い。
【００１６】
如何なる場合でも、工程20において、誘電層16内部に1つ以上のトレンチ24（図2C）を生成するためにハードマスク層18内に開口部22を供するように、ハードマスク層18が、図2Bに図示されているように、パターニングされ、エッチングされ、かつ、穴を空けられる。
【００１７】
図2Cに図示されているように、工程26では、1つ以上のトレンチ24が、シリコン系基板14に対する誘電層16のレトログレードエッチングによって生成されて良い。レトログレードエッチング−深掘り反応性イオンエッチング(“DRIE”)系プロセスである−の結果、トレンチ24は、シリコン基板14の表面30に対して角度αをなす側壁28を有する。ここでαは約45°〜約90°の範囲であって良い。換言すると、トレンチ24は、シリコン基板14の表面30から、ハードマスク層18で生成される開口部31へ向かって先細って良い。さらに別な表現を用いて説明すると、各トレンチ24の底部（ここではトレンチ24内部で曝露される基板14の表面30）が、開口部31の横方向寸法（たとえば長さ、幅、又は直径）よりも大きい横方向寸法を有する。一例によると、横方向寸法（開口部対底部）の比は2〜3の範囲であって良い。
【００１８】
トレンチ24を生成する代表的なDRIEプロセスは、シリコンに対する非常に速いエッチング速度、高アスペクト比、及び酸化物に対する高い選択性を特徴とするボッシュエッチングプロセスを含んで良い。ボッシュエッチングプロセスは、エッチングと保護のサイクルを交互に繰り返す異方性エッチングを含む。エッチング工程中、原料気体−たとえばSF6−から生成されるプラズマは、誘電層16の材料をエッチングするのに用いられる。保護工程中、原料気体−たとえばC4F8−から生成されるプラズマは、化学的に不活性な層によってトレンチ24の側壁28をコーティングする。保護層は、後続のエッチング工程中に側壁28の横方向へ進行するエッチングを制御することができる。
【００１９】
あるいはその代わりに、トレンチ24を生成する他のDRIEプロセスは、側壁28をエッチングするSF6プラズマと側壁28を保護するハライド系化学物質(HBr/Cl2/O2,HBr/O2又はCl2/O2,)を同時に用いる。
【００２０】
一旦トレンチの生成が完了すると、ハードマスク層18は工程32において除去され、かつ、工程34において、トレンチ24は、ARTを用いた材料のヘテロエピタキシャル成長によって充填される。材料は、高電子移動度を有する化合物を含み、かつ、記載されている本発明の実施例によると、ゲルマニウム、III-V族化合物、又はそれら2つ以上の混合物を含んで良い。III-V族化合物は、周期表のIII族とV族からの元素を含む（たとえばガリウムヒ素(GaAs)、インジウム燐(InP)、インジウム燐ヒ素(InPAs)、及び他当業者に知られているもの等）。
【００２１】
一の典型的なARTプロセスによると、図2Cと図3のタイムライン36に図示されているように、基板14は、トレンチ24の側壁28上の酸化膜を除去する還元環境中で予熱されて良い（工程A）。基板14の温度は低下し（工程B）、それにより第1緩衝層（たとえばGaAs）がトレンチ24内部に堆積されうる。誘電層16とその続いて成長した結晶50との間での格子不整合を解決することの可能な緩衝層が図2Dに図示されている。基板温度は、堆積された緩衝層からの結晶成長のために昇温されて良い。再度基板14の温度は低下する（工程D）。その結果第2緩衝層（たとえば同じGaAsでも良いし又は異なるInPであっても良い）がトレンチ24内部に堆積される。温度は昇温して、さらなる結晶成長を助ける。低温での緩衝層堆積と高温での結晶成長との二段階処理は、図2Dに図示されているように第1過成長38が各トレンチ24上方に生成されるまで、何回でも繰り返される。
【００２２】
ここで図1、図2D、及び図2Eを参照すると、化学機械研磨(“CMP”)方法が、第1過成長38を除去するように実行されて良い（工程40）。本発明の一の実施例によると、KOH、コロイド状シリカ、及びNaOCl、NH4OH、又はH2O2のうちの1つ以上を含む研磨スラリーが、表面の汚染を導入することなく、第1過成長38を構成する余剰材料を除去するために研磨パッドと併用される。他のCMP方法が用いられて良く、かつ、本発明は本明細書で供された特定の例に限定されないことに留意して欲しい。
【００２３】
ここで図1、図2F、及び図2Gを参照する。工程42によると、ARTを用いたヘテロエピタキシャル成長が、各トレンチ24の上方に第2過成長44を生成するように繰り返されて良い。第2過成長44も、工程46において第2CMPプロセスによって除去されることで、たとえばCMOSデバイスのさらなる製造に用いられるのに適した平坦なプラトー48が生成される。
【００２４】
本発明の一の実施例による図1のプロセスは、従来方法と比較して、CMOSデバイスの製造中に生成される転位を数を減少させる。その点では、プロセスは、ある面積内での許される転位の数（転位密度）を抑制するように最適化されて良い。その点では、たとえ具体的に例示されていないとしても、所定の転位密度が選択される。前記所定の転位密度は、たとえば所望の電子移動度又は許容レベルの汚染に部分的に基づいて良い。一の典型的な方法では、所定の転位密度は、1cm3あたりe10の転位〜1cm3あたりe22の転位の範囲であって良い。
【００２５】
使用時及び工程46後に、図2Gの半導体11が除去され、かつ、各トレンチ24内部の材料の転位密度が、たとえば透過型電子顕微鏡、電界イオンで顕微鏡等によって測定されて良い。測定された転位密度が所定の転位密度の選択された範囲内である場合、半導体11はさらに処理されて良い。あるいはその代わりに、転位密度が所定の転位密度を超える場合、上述のプロセスの工程うちの1つ以上が変更されて良い。そのような工程は、ART中にトレンチ24のアスペクト比又はレトログレード角を変更する工程、材料50を変更する工程、又は1層以上の緩衝層を追加する工程を含む。変更されたプロセスは新たな半導体で実行されて良い。その後その新たな半導体は同様の方法で評価される。
【００２６】
ここで図4を参照すると、CMOS集積のためのFIN置き換え方法に関するフローチャート60が、本発明の一の実施例に従って記載されている。その点では、さらに図5Aを参照すると、工程68において、所望の寸法のFIN構造64を有する基板62が供され、かつ、誘電層66が基板62上に堆積される。工程70では、図5Bに図示されているように、誘電層66が、FIN構造64上に開口上部69を生成するように、化学機械平坦化−たとえば図2Eで説明したプロセスのような処理−によって処理される。
【００２７】
工程72では、マスク74が、置き換え用に選ばれなかったそれらのFIN構造−以降非選択FIN構造64bと呼ぶ−に適用されうる一方で、選択されたFIN構造６4aは、図5Cに図示されているようにマスクされないままである。従って選択されたFIN構造64aは、非選択FIN構造64bを処理することなくさらに処理されて良い。具体的には、選択されたFIN構造64a内のシリコンは、たとえば選択されたFIN構造64aからシリコンを選択的にエッチングするエッチングプロセス（工程76）によって、図4において、図5Dに図示されているように除去される。続いて工程82では、ARTを用いた第1材料78のヘテロエピタキシャル成長が、図1の工程34を参照しながら説明した方法で処理されて良い。材料は、ゲルマニウム、III-V族化合物、又はそれら2つ以上の混合物のうちの少なくとも1つを含んで良い。過成長80が、図5Eに図示されているように選択されたFIN構造64aの各々の上方に生成されるまで、工程82におけるARTプロセスは続く。過成長80は続いて、図5Fに図示されているように、化学機械平坦化によって工程82において除去される。工程82の化学機械平坦化はまた、非選択FIN構造64bからマスク74をも除去して良い。
【００２８】
図示されていないとはいえ、図1の工程42と46で詳細に説明したように、第2過成長が選択されたFIN構造64a上に生成され、その後除去されて良いことに留意して欲しい。
【００２９】
必要であれば、図5Fの基板62は、さらなるCMOS製造において用いられて良いし、又は、以降で詳述するように、本明細書で述べたさらなるプロセスを受け手も良い。より具体的には、図4と図6Aを参照すると、非選択FIN構造のシリコンは、工程84において除去され、かつ、続いて工程88においてARTプロセスを用いたヘテロエピタキシャル成長によって、図6Bに図示されているように、第2材料86に置き換えられる。必要ないとはいえ、第2材料86は高電子移動度の第1材料78とは一般的には異なるだけではなく、ゲルマニウム、III-V族化合物、又はそれら2つ以上の混合物のうちの少なくとも1つをも含む。図6Bに図示されているように、過成長90が非選択FIN構造64bの各々の上方に生成されるまで結晶成長は続く。過成長90はその後、図6Cに図示されているように化学機械平坦化によって除去される。
【００３０】
ここでも必要な場合には、第2過成長が、非選択FIN構造64b上に生成され、かつ、その後非選択FIN構造64bから除去されて良い。それに加えてFIN構造のマスク処理は、複数のFIN構造を、複数のFIN構造からなる2つの群又は2つの部分に限定する必要はない。その代わりに、第1マスクは、FIN構造の第1部分集合の材料を置き換えるのに用いられて良い。第1マスクの除去後、FIN構造の第2部分集合の材料を置き換えるように、第2マスクが用いられて良い。よってプロセスにおいて用いられるマスクの数は、特定のCMOSデバイスにおいて必要とされるFIN構造の部分集合の数に関連する。さらに本明細書では示されていないが、基板の反対面が、上述のように、又は、集積回路の製造と調和する他の工程に従って処理されて良い。
【００３１】
必要であれば、置き換えられたFIN構造は、転位の数を測定し、かつ、その転位の数と所定の数とを比較することによって、上述の方法に従って評価されて良い。
【００３２】
本明細書で詳述しているように、半導体デバイスの製造方法は、誘電層内部でのトレンチのレトログレードエッチング、ARTを用いた材料のヘテロエピタキシャル成長、及び、結果として得られた過成長の平坦化を含む。トレンチのレトログレードエッチングは、トレンチ内部での材料の転位密度をさらに減少させ、かつ、後続の処理のために前記トレンチの構造耐久性を増大させる。
【図１】
2015502657.tif 000003
【図２Ａ】
2015502657.tif 000004
【図２Ｂ】
2015502657.tif 000005
【図２Ｃ】
2015502657.tif 000006
【図２Ｄ】
2015502657.tif 000007
【図２Ｅ】
2015502657.tif 000008
【図２Ｆ】
2015502657.tif 000009
【図２Ｇ】
2015502657.tif 000010
【図３】
2015502657.tif 000011
【図４】
2015502657.tif 000012
【図５Ａ】
2015502657.tif 000013
【図５Ｂ】
2015502657.tif 000014
【図５Ｃ】
2015502657.tif 000015
【図５Ｄ】
2015502657.tif 000016
【図５Ｅ】
2015502657.tif 000017
【図５Ｆ】
2015502657.tif 000018
【図６Ａ】
2015502657.tif 000019
【図６Ｂ】
2015502657.tif 000020
【図６Ｃ】
2015502657.tif 000021
【国際調査報告】
2015502657.tif 000022