【手続補正書】
【提出日】平成21年12月15日(2009.12.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
コード信号に応じて該当するトランジスタがターンオン／ターンオフされて、オンダイターミネーション抵抗値を外部抵抗値と同一に調整するオンダイターミネーション制御部と、
前記オンダイターミネーション制御部の出力電圧からオフセット電圧値を検出してキャパシタに保存し、保存された前記オフセット電圧値を相殺した電圧と既に設定された基準電圧とを比較して出力するオフセット補償部と、
前記オフセット補償部の出力を一定時間保存するラッチと、
前記ラッチの出力をカウントして前記コード信号を増加又は減少させるカウンタとを含むことを特徴とするオンダイターミネーション制御装置。
【請求項２】
前記オフセット補償部は、
第１パルス信号の活性化時にネガティブフィードバックループを形成して、前記オフセット電圧値を前記キャパシタに保存して、第２パルス信号の活性化時に前記キャパシタに保存された前記オフセット電圧値を相殺して前記基準電圧と比較することを特徴とする請求項１に記載のオンダイターミネーション制御装置。
【請求項３】
前記第１パルス信号は、前記オフセット補償部をプレチャージするための信号であり、前記第２パルス信号は、前記第１パルス信号の非活性化区間において活性化される信号であることを特徴とする請求項２に記載のオンダイターミネーション制御装置。
【請求項４】
前記オフセット補償部は、
前記第２パルス信号の活性化時にオンダイターミネーション制御部の出力と前記基準電圧とを比較する比較器と、
前記オンダイターミネーション制御部と前記比較器との間に接続する前記キャパシタと、
前記第１パルス信号の活性化時に前記キャパシタに前記オフセット電圧値を保存して前記比較器に前記基準電圧と前記オフセット電圧値とを合算した値を出力し、前記第２パルス信号の活性化時に前記基準電圧と前記オフセット電圧値とを相殺した前記オンダイターミネーション制御部の出力を前記比較器に出力するスイッチング手段とを含むことを特徴とする請求項２又は３に記載のオンダイターミネーション制御装置。
【請求項５】
前記スイッチング手段は、
前記第２パルス信号と前記第２パルス信号の反転信号に応じてスイッチング制御されて、前記基準電圧を第１ノードに出力する第１伝送ゲートと、
前記第２パルス信号と前記第２パルス信号の反転信号に応じてスイッチング制御されて、前記オンダイターミネーション制御部の出力を第２ノードに出力する第２伝送ゲートと、
前記第１パルス信号と前記第１パルス信号の反転信号に応じてスイッチング制御されて、前記第１ノードと前記第２ノードとを選択的に接続する第３伝送ゲートと、
前記第１パルス信号と前記第１パルス信号の反転信号に応じてスイッチング制御されて、前記キャパシタの出力端と前記基準電圧の印加端との間の接続を選択的に制御する第４伝送ゲートと、
前記第１パルス信号と前記第１パルス信号の反転信号とによってスイッチング制御されて、前記比較器の出力端と前記比較器のネガティブ端子との間の接続を選択的に制御する第５伝送ゲートとを含むことを特徴とする請求項４に記載のオンダイターミネーション制御装置。
【請求項６】
第１コード信号に応じて該当する第１トランジスタ部が選択的にターンオン／ターンオフされて、オンダイターミネーション抵抗値を調整するオンダイターミネーション制御部と、
前記オンダイターミネーション制御部の出力電圧からオフセット電圧値を検出してキャパシタに保存し、保存された前記オフセット電圧値を相殺した電圧と既に設定された基準電圧とを比較して出力するオフセット補償部と、
前記オフセット補償部の出力を一定時間保存するラッチと、
前記ラッチの出力をカウントして前記第１コード信号を増加又は減少させて第２コード信号を出力するカウンタと、
前記第２コード信号に応じて該当する第２トランジスタ部が選択的にターンオン／ターンオフされて、出力抵抗値を調整する駆動制御部とを含むことを特徴とするオンダイターミネーション制御装置。
【請求項７】
前記オンダイターミネーション制御部は、
共通ソース端子を通して電源電圧が印加され、共通ゲート端子を通して前記第１コード信号が印加される複数のＰＭＯＳトランジスタと、
前記複数のＰＭＯＳトランジスタのドレイン端子と各々接続した複数の第１抵抗とを含むことを特徴とする請求項６に記載のオンダイターミネーション制御装置。
【請求項８】
前記駆動制御部は、
前記オンダイターミネーション制御部に接続した複数の第２抵抗と、
ソース端子を通して接地電圧に共通に接続して、各ゲート端子を通して前記第２コード信号が印加され、ドレイン端子が前記複数の第２抵抗と各々接続した複数のＮＭＯＳトランジスタとを含むことを特徴とする請求項６に記載のオンダイターミネーション制御装置。
【請求項９】
前記オフセット補償部は、
第１パルス信号の活性化時にネガティブフィードバックループを形成して前記オフセット電圧値を前記キャパシタに保存し、第２パルス信号の活性化時に前記キャパシタに保存された前記オフセット電圧値を相殺して前記基準電圧と比較することを特徴とする請求項６に記載のオンダイターミネーション制御装置。
【請求項１０】
前記オフセット補償部は、
前記第２パルス信号の活性化時にオンダイターミネーション制御部の出力又は駆動制御部の出力と前記基準電圧とを比較する比較器と、
前記オンダイターミネーション制御部と前記比較器との間に接続した前記キャパシタと、
前記第１パルス信号の活性化時に前記キャパシタに前記オフセット電圧値を保存して前記比較器に前記基準電圧と前記オフセット電圧値とを合算した値を出力し、前記第２パルス信号の活性化時に前記基準電圧と前記オフセット電圧値とを相殺した前記オンダイターミネーション制御部の出力を前記比較器に出力するスイッチング手段とを含むことを特徴とする請求項９に記載のオンダイターミネーション制御装置。
【請求項１１】
前記スイッチング手段は、
前記第２パルス信号と前記第２パルス信号の反転信号に応じてスイッチング制御されて、前記基準電圧を第１ノードに出力する第１伝送ゲートと、
前記第２パルス信号と前記第２パルス信号の反転信号に応じてスイッチング制御されて、前記オンダイターミネーション制御部の出力を第２ノードに出力する第２伝送ゲートと、
前記第１パルス信号と前記第１パルス信号の反転信号に応じてスイッチング制御されて、前記第１ノードと前記第２ノードを選択的に接続する第３伝送ゲートと、
前記第１パルス信号と前記第１パルス信号の反転信号に応じてスイッチング制御されて、前記キャパシタの出力端と前記基準電圧の印加端との間の接続を選択的に制御する第４伝送ゲートと、
前記第１パルス信号と前記第１パルス信号の反転信号に応じてスイッチング制御されて、前記比較器の出力端と前記比較器のネガティブ端子との間の接続を選択的に制御する第５伝送ゲートとを含むことを特徴とする請求項１０に記載のオンダイターミネーション制御装置。
【請求項１２】
前記ラッチは、第３パルス信号に応じて活性化制御されることを特徴とする請求項９に記載のオンダイターミネーション制御装置。
【請求項１３】
前記カウンタは、前記第３パルス信号が一定時間遅れた信号に応じて前記第２パルス信号の活性化区間内において活性化状態に制御されることを特徴とする請求項１２に記載のオンダイターミネーション制御装置。
【請求項１４】
コード信号に応じて該当するトランジスタがターンオン／ターンオフされて、オンダイターミネーション抵抗値を外部抵抗値と同一に調整するオンダイターミネーション制御部と、
前記オンダイターミネーション制御部に接続した外部抵抗と、
前記オンダイターミネーション制御部の出力ノードに接続したオフセット電圧相殺手段と、
基準電圧を一方の入力端子に入力し、他方の入力端子には前記オフセット電圧相殺手段が接続して、各入力端子に入力される電圧値を比較する比較器と、
前記比較器の出力信号を用いて前記コード信号を増加又は減少させるカウンタとを含むことを特徴とするオンダイターミネーション制御装置。
【請求項１５】
前記比較器の出力信号をラッチして、前記カウンタに伝送するラッチをさらに備えることを特徴とする請求項１４に記載のオンダイターミネーション制御装置。
【請求項１６】
前記オンダイターミネーション制御部は、
ソース端子を通して電源電圧が印加され、各ゲート端子を通して前記コード信号が印加される複数のＰＭＯＳトランジスタと、
前記複数のＰＭＯＳトランジスタのドレイン端子と各々対応して接続した複数の抵抗とを含むことを特徴とする請求項１又は１４に記載のオンダイターミネーション制御装置。
【請求項１７】
前記オフセット電圧相殺手段は、
第１パルス信号の活性化時にネガティブフィードバックループを形成して前記オフセット電圧値をキャパシタに保存し、第２パルス信号の活性化時に前記キャパシタに保存された前記オフセット電圧値を相殺して前記基準電圧と比較することを特徴とする請求項１４に記載のオンダイターミネーション制御装置。
【請求項１８】
前記第１パルス信号は、前記オフセット電圧相殺手段をプレチャージさせるための信号であり、前記第２パルス信号は、前記第１パルス信号の非活性化区間において活性化される信号であることを特徴とする請求項１７に記載のオンダイターミネーション制御装置。
【請求項１９】
前記オフセット電圧相殺手段は、
前記オンダイターミネーション制御部と前記比較器との間に接続した前記キャパシタと、
前記第１パルス信号の活性化時に前記キャパシタに前記オフセット電圧値を保存して前記比較器に前記基準電圧と前記オフセット電圧値とを合算した値を出力し、前記第２パルス信号の活性化時に前記基準電圧と前記オフセット電圧値とを相殺した前記オンダイターミネーション制御部の出力を前記比較器に出力するスイッチング手段とを含むことを特徴とする請求項１７に記載のオンダイターミネーション制御装置。
【請求項２０】
前記比較器は、前記第１パルス信号の活性化時にユニットゲインを有し、出力端を通して前記基準電圧と前記オフセット電圧値とを合算した値を出力することを特徴とする請求項４、１４又は１９のいずれかに記載のオンダイターミネーション制御装置。
【請求項２１】
前記スイッチング手段は、
前記第２パルス信号と前記第２パルス信号の反転信号に応じてスイッチング制御されて、前記基準電圧を第１ノードに出力する第１伝送ゲートと、
前記第２パルス信号と前記第２パルス信号の反転信号に応じてスイッチング制御されて、前記オンダイターミネーション制御部の出力を第２ノードに出力する第２伝送ゲートと、
前記第１パルス信号と前記第１パルス信号の反転信号に応じてスイッチング制御されて、前記第１ノードと前記第２ノードとを選択的に接続する第３伝送ゲートと、
前記第１パルス信号と前記第１パルス信号の反転信号に応じてスイッチング制御されて、前記キャパシタの出力端と前記基準電圧の印加端との間の接続を選択的に制御する第４伝送ゲートと、
前記第１パルス信号と前記第１パルス信号の反転信号に応じてスイッチング制御されて、前記比較器の出力端と前記比較器のネガティブ端子との間の接続を選択的に制御する第５伝送ゲートとを含むことを特徴とする請求項１９に記載のオンダイターミネーション制御装置。
【請求項２２】
前記ラッチ及び前記カウンタは、第３パルス信号に応じて活性化制御されることを特徴とする請求項２又は１５に記載のオンダイターミネーション制御装置。
【請求項２３】
前記第３パルス信号は、前記第２パルス信号の活性化区間内において活性化状態に制御されることを特徴とする請求項２２に記載のオンダイターミネーション制御装置。