(57)【要約】  マルチチップパッケージは、外部デバイスへの接続のための電気接点を有する基板を有する。ＣＰＵダイは、基板上に配置され、基板と連通する。ＣＰＵダイは、ＣＰＵダイの第１の領域を占める複数のプロセッサコア、及び、ＣＰＵダイの第２の領域を占めるＳＲＡＭキャッシュを有する。ＤＲＡＭキャッシュは、ＣＰＵダイ上に配置され、ＣＰＵダイと連通する。ＤＲＡＭキャッシュは、積層された複数のＤＲＡＭダイを有する。積層された複数のＤＲＡＭダイは、ＣＰＵダイの第２の領域に実質的に位置合わせされ、ＣＰＵダイの第１の領域に実質的に重畳しない。基板上に配置されたＤＲＡＭキャッシュ及びＤＲＡＭキャッシュ上に配置されたＣＰＵダイを有するマルチチップパッケージがまた開示される。
2015502663.tif 000002
【特許請求の範囲】
【請求項１】
外部デバイスへの接続のための電気接点を有する基板；
前記基板に配置され、前記基板と連通しているＣＰＵダイであって、前記ＣＰＵダイの第１の領域を占める複数のプロセッサコア及び前記ＣＰＵダイの第２の領域を占めるＳＲＡＭキャッシュを備えるＣＰＵダイ；及び、
前記ＣＰＵダイに配置され、前記ＣＰＵダイと連通しているＤＲＡＭキャッシュ；
を備え、
前記ＤＲＡＭキャッシュが、積層された複数のＤＲＡＭダイを備え、
前記積層された複数のＤＲＡＭダイが、前記ＣＰＵダイの第２の領域に実質的に位置合わせされ、
前記積層された複数のＤＲＡＭダイが、前記ＣＰＵダイの第１の領域に実質的に重畳しない、マルチチップパッケージ。
【請求項２】
前記ＣＰＵダイに配置され、前記ＣＰＵダイの第１の領域に実質的に位置合わせされるバルク材料をさらに備える、請求項１に記載のマルチチップパッケージ。
【請求項３】
前記バルク材料が、前記積層された複数のＤＲＡＭダイの上面と実質的に同一平面上にある上面を有する、請求項２に記載のマルチチップパッケージ。
【請求項４】
前記バルク材料の上面及び前記積層された複数のＤＲＡＭダイの上面に配置されるチップをさらに備え、前記チップが、前記ＣＰＵダイと連通している、請求項３に記載のマルチチップパッケージ。
【請求項５】
前記チップ及び前記複数のＤＲＡＭダイが、貫通シリコンビア（ＴＳＶ）を介して前記ＣＰＵダイと連通している、請求項４に記載のマルチチップパッケージ。
【請求項６】
前記ＴＳＶの少なくとも幾つかが、前記バルク材料を通過する、請求項５に記載のマルチチップパッケージ。
【請求項７】
前記積層された複数のＤＲＡＭダイの上面に配置される放熱板をさらに備える、請求項１に記載のマルチチップパッケージ。
【請求項８】
前記ＣＰＵダイの第１の領域の上面に配置される放熱板をさらに備える、請求項１に記載のマルチチップパッケージ。
【請求項９】
前記バルク材料の上面に配置される放熱板をさらに備える、請求項２に記載のマルチチップパッケージ。
【請求項１０】
前記バルク材料の上面及び前記積層された複数のＤＲＡＭダイの上面に配置される放熱板をさらに備える、請求項３に記載のマルチチップパッケージ。
【請求項１１】
前記ＣＰＵダイに配置され、前記ＣＰＵダイの第１の領域に実質的に位置合わせされる少なくとも１つのダイをさらに備え、前記少なくとも１つのダイが、少なくとも１つの追加的なプロセッサコアを備える、請求項１に記載のマルチチップパッケージ。
【請求項１２】
外部デバイスへの接続のための電気接点を有する基板；
前記基板に配置され、前記ＣＰＵダイと連通しているＤＲＡＭキャッシュであって、積層された複数のＤＲＡＭダイを備えるＤＲＡＭキャッシュ；
前記基板に配置されたバルク材料；及び
前記ＤＲＡＭキャッシュ及び前記基板に配置され、前記基板と連通しているＣＰＵダイであって、前記ＣＰＵダイの第１の領域を占める複数のプロセッサコア及び前記ＣＰＵダイの第２の領域を占めるＳＲＡＭキャッシュを備えるＣＰＵダイ；
を備え、
前記積層された複数のＤＲＡＭダイが、前記ＣＰＵダイの第２の領域に実質的に位置合わせされ、
前記バルク材料が、前記ＣＰＵダイの第１の領域に実質的に位置合わせされる、マルチチップパッケージ。
【請求項１３】
前記バルク材料が、前記積層された複数のＤＲＡＭダイの上面と実質的に同一平面上にある上面を有する、請求項１２に記載のマルチチップパッケージ。
【請求項１４】
前記基板及び前記複数のＤＲＡＭダイが、貫通シリコンビア（ＴＳＶ）を介して前記ＣＰＵダイと連通している、請求項１２に記載のマルチチップパッケージ。
【請求項１５】
前記ＴＳＶの少なくとも幾つかが、前記バルク材料を通過する、請求項１４に記載のマルチチップパッケージ。
【請求項１６】
前記ＣＰＵダイの上面に配置される放熱板をさらに備える、請求項１２に記載のマルチチップパッケージ。
【請求項１７】
前記バルク材料の上面に配置され、前記ＣＰＵダイの第１の領域に実質的に位置合わせされる少なくとも１つのダイをさらに備え、前記少なくとも１つのダイが、少なくとも１つの追加的なプロセッサコアを備える、請求項１２に記載のマルチチップパッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、２０１１年１２月１日付けで出願された米国仮特許出願番号６１／５６５，７０９号に対して優先権の利益を主張し、その内容は、参照することによって完全に本願明細書に含まれる。
【０００２】
本発明は、広く半導体デバイスに関連し、特に積層メモリを有するＣＰＵに関連する。
【背景技術】
【０００３】
携帯電話、ラップトップコンピュータ、携帯情報端末（ＰＤＡ）及びＭＰ３プレーヤなどの持ち運び可能な家庭用電化製品の出現によって、小型で高性能のメモリデバイスの必要性が増加している。これらのメモリデバイスは、可能な限り最小のデバイスを用いて所定の動作速度で提供され得るデータビットの数に関して益々増加した厳しい制約にさらされる。この明細書において、“最小の”という用語は、印刷回路基板又はモジュール基板の主面によって定義される平面などの、“側方”のＸ／Ｙ平面におけるメモリデバイスによって示される側方領域を意味するものとする。
【０００４】
デバイスによって示される面積の制限の結果として、マイクロチップのデザイナーは、それらのデバイスのデータ記憶容量を垂直方向に集積することを行い始めている。そのため、側方平面において互いに隣接して既に横たわっている可能性がある多くのメモリデバイスは、ここで側方のＸ／Ｙ平面に対してＺ平面において他方の上部における垂直に積層されたものの１つであり、それによって、デバイスが基板上で占める面積当たりのメモリ密度を非常に増加させる。
【０００５】
貫通シリコンビア（ＴＳＶ）の製造における最近の発展は、積層されたチップ間のより効率的な連通を提供することによって、及び、デバイスによって占められる面積をさらに低減することによって、垂直方向に積層された半導体メモリデバイスに対する傾向を促進している。ほとんどの三次元の積層技術は、垂直方向におけるチップレベルの集積のみに焦点を当てている。一つの性能ボトルネックは、益々速くなったマイクロプロセッサ及び相対的に固定された主メモリ（典型的にはＤＲＡＭ）の待ち時間の間の速度の違いからもたらされる。この性能ボトルネックを緩和するために、メモリＩ／Ｏインターフェイスは、これまでにない加速度的なＣＰＵ性能のペースを維持するような試みで改善されている。しかしながら、他の制限要因は、ＣＰＵ及びメモリの間の距離であり、それは、信号歪み及び信号の品質の劣化に関与し、Ｉ／Ｏ信号接続による電力消費を増加させる。ＣＰＵ及びメモリデバイスの間の距離は、これらのデバイスが共に同一基板に互いに隣り合って載置される場合、メモリ及びＣＰＵの物理的な寸法によって制限される。この距離は、メモリデバイスにＣＰＵを積層することによって低減することができる。２つの共通の積層配置は、メモリオーバーＣＰＵ（図１）及びＣＰＵオーバーメモリ（図２）である。図１の配置は、ＣＰＵからの熱がＤＲＡＭスタックを通って放熱板に達するように導かれなければならないので、熱分散の観点で欠点を有する。しかしながら、図２の配置は、ＣＰＵが、介在するＤＲＡＭスタックを通ってＴＳＶを用いて外部デバイス（基板を介して）に連通することを要求し、それによって、ＤＲＡＭスタックのＴＳＶオーバーヘッドを増加し、それに伴って記憶容量を低減させる。
【０００６】
ＣＰＵチップのプロセッサコアは、通常の動作中に多量の電力を消費し、熱を生成する。ＣＰＵチップのプロセッサコアが、レベル２（Ｌ２）のＳＲＡＭキャッシュに割り当てられる領域などのチップの低温部分より３０℃（約５５°Ｆ）熱いスポットを生成することは特殊なことではない。この高温は、隣接するＤＲＡＭデバイスの性能に不利に影響し得、それは、本質的に高温感受性であり、それ自体、動作中に多量の電力を消費する。温度が高くなればメモリ性能の劣化に影響を与え、より頻度の高いリフレッシュサイクルが必要になり、ＤＲＡＭデバイスの電力消費を増加させる。多くの熱生成ダイが近接しており、多くの放熱板を使用しなければならないので、積層された配置は、熱分散の問題を悪化させる。熱問題は、ＤＲＡＭスタックの受け入れ可能な最大の高さにおける１つの制限要因であり、それによって、提供されるＤＲＡＭチップの適切な動作に不利に影響を与えると共に、ＣＰＵに対して利用可能なメモリ容量を制限する。
【０００７】
熱問題を規制するための１つの手法は、プロセッサコアによって占められる領域上にホットスポットがより均一に分布されるようにＣＰＵを構成することである。しかしながら、これは、設計の複雑性を増加させ、ＣＰＵの最適な論理ブロック配置と対立し得る。さらに、ＤＲＡＭが依然として全体的に同一量の熱に晒されるので、この手法は、ＣＰＵ及びＤＲＡＭが共に積層されるときに制限的な利益となる。
【０００８】
従って、積層されたＤＲＡＭメモリが低減した熱影響に晒されるようにＣＰＵ及びＤＲＡＭメモリの積層配置を提供することが必要である。
【０００９】
効率的な熱分散を有するＣＰＵ及びＤＲＡＭの積層配置を提供することがまた必要である。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、１つ又はそれ以上の従来技術の欠点を解決することである。
【００１１】
本発明の他の目的は、積層された複数のＤＲＡＭチップが積層されたＣＰＵチップを有するマルチチップパッケージであって、ＤＲＡＭチップが、ＣＰＵチップのプロセッサコアに実質的に重畳しないように位置し、採寸されるマルチチップパッケージを提供することである。
【００１２】
本発明の他の目的は、積層された複数のＤＲＡＭチップが積層されたＣＰＵチップを有するマルチチップパッケージであって、ＤＲＡＭチップが、ＣＰＵチップのキャッシュ部分にのみ実質的に重畳するように位置し、採寸されるマルチチップパッケージを提供することである。
【課題を解決するための手段】
【００１３】
一側面において、マルチチップパッケージは、外部デバイスへの接続のための電気接点を有する基板を備える。ＣＰＵは、基板上に配置され、基板と連通する。ＣＰＵダイは、ＣＰＵダイの第１の領域を占める複数のプロセッサコア、及び、ＣＰＵダイの第２の領域を占めるＳＲＡＭキャッシュを有する。ＤＲＡＭキャッシュは、ＣＰＵダイ上に配置され、ＣＰＵダイと連通する。ＤＲＡＭキャッシュは、積層された複数のＤＲＡＭダイを備える。積層された複数のＤＲＡＭダイは、ＣＰＵダイの第２の領域に実質的に位置合わせされる。積層された複数のＤＲＡＭは、ＣＰＵダイの第１の領域に実質的に重畳しない。
【００１４】
さらなる側面において、バルク材料は、ＣＰＵダイ上に配置され、ＣＰＵダイの第１の領域に実質的に位置合わせされる。
【００１５】
さらなる側面において、バルク材料は、積層された複数のＤＲＡＭダイの上面と実質的に同一平面にある上面を有する。
【００１６】
さらなる側面において、チップは、バルク材料の上面及び積層された複数のＤＲＡＭダイの上面に配置される。チップは、ＣＰＵダイと連通する。
【００１７】
さらなる側面において、チップ及び複数のＤＲＡＭダイは、貫通シリコンビア（ＴＳＶ）を介してＣＰＵと連通する。
【００１８】
さらなる側面において、ＴＳＶの少なくとも幾つかは、バルク材料を通る。
【００１９】
さらなる側面において、放熱板は、積層された複数のＤＲＡＭダイの上面に配置される。
【００２０】
さらなる側面において、放熱板は、ＣＰＵダイの第１の領域の上面に配置される。
【００２１】
さらなる側面において、放熱板は、バルク材料の上面に配置される。
【００２２】
さらなる側面において、放熱板は、バルク材料の上面及び積層された複数のＤＲＡＭダイの上面に配置される。
【００２３】
さらなる側面において、少なくとも１つのダイは、ＣＰＵダイ上に配置され、ＣＰＵダイの第１の領域に実質的に位置合わせされる。少なくとも１つのダイは、少なくとも１つの追加的なプロセッサコアを備える。
【００２４】
さらなる側面において、マルチチップパッケージは、外部デバイスへの接続のための電気接点を有する基板を備える。ＤＲＡＭキャッシュは、基板上に配置され、ＣＰＵダイと連通する。ＤＲＡＭキャッシュは、積層された複数のＤＲＡＭダイを備える。バルク材料は、基板上に配置される。ＣＰＵダイは、ＤＲＡＭキャッシュ及び基板上に配置される。ＣＰＵダイは、基板と連通する。ＣＰＵダイは、ＣＰＵダイの第１の領域を占める複数のプロセッサコアを備え、ＳＲＡＭキャッシュは、ＣＰＵダイの第２の領域を占める。積層された複数のＤＲＡＭダイは、ＣＰＵダイの第２の領域に実質的に位置合わせされる。バルク材料は、ＣＰＵダイの第１の領域に実質的に位置合わせされる。
【００２５】
さらなる側面において、バルク材料は、積層された複数のＤＲＡＭダイの上面と実質的に同一平面上の上面を有する。
【００２６】
さらなる側面において、基板及び複数のＤＲＡＭダイは、貫通シリコンビア（ＴＳＶ）を介してＣＰＵダイと連通する。
【００２７】
さらなる側面において、ＴＳＶの少なくとも幾つかは、バルク材料を通る。
【００２８】
さらなる側面において、放熱板は、ＣＰＵダイの上面に配置される。
【００２９】
さらなる側面において、少なくとも１つのダイは、バルク材料の上面に配置され、ＣＰＵダイの第１の領域に実質的に位置合わせされる。少なくとも１つのダイは、少なくとも１つの追加的なプロセッサコアを備える。
【図面の簡単な説明】
【００３０】
【図１】図１は、従来の実施形態によるメモリオーバーＣＰＵ積層配置の概略図である。
【図２】図２は、従来の実施形態によるＣＰＵオーバーメモリ積層配置の概略図である。
【図３】図３は、一実施形態によるＣＰＵチップの概略図である。
【図４】図４は、第１の実施形態によるメモリオーバーＣＰＵ積層配置の概略側方正面図である。
【図５】図５は、図４の積層配置の斜視図である。
【図６】図６は、図４の積層配置の分解図である。
【図７】図７は、第２の実施形態によるメモリオーバーＣＰＵ積層配置の概略側方正面図である。
【図８】図８は、第３の実施形態によるメモリオーバーＣＰＵ積層配置の概略側方正面図である。
【図９】図９は、第４の実施形態によるＣＰＵオーバーメモリ積層配置の概略側方正面図である。
【発明を実施するための形態】
【００３１】
本発明の追加的な及び／又は代替的な特徴、側面及び利点は、以下の詳細な説明、添付された図面及び添付された特許請求の範囲から明らかになるだろう。
【００３２】
図３から図６を広く参照すると、第１の実施形態によるマルチチップパッケージ（ＭＣＰ）１００が記載されている。ＣＰＵチップ１０２は、ボールグリッドアレイ１０６を介して外部デバイス（図示されない）に接続される基板１０４上に載置される。代替案として、基板１０４が、ピンなどのあらゆる他の適切な形態の電気接点を用いて外部デバイスに電気的に接続可能であることが考えられ得る。ＣＰＵチップ１０２は、２つのコアプロセッサ１１０を含むプロセッサ領域１０８を含み、それぞれが、その各々のレベル１（Ｌ１）のキャッシュ１１２を有する。代替案として、ＣＰＵチップ１０２が単一のコアプロセッサ１１０又は２つ以上のコアプロセッサ１１０を有することが考えられる。ＣＰＵチップ１０２はまた、キャッシュ領域として使用され、特にレベル２（Ｌ２）のＳＲＡＭキャッシュ１１６及び関連回路を含む非コア領域１１４を含む。代替案として他の周知のタイプのメモリがＬ２のキャッシュ１１６として使用され得、代替案としてコアプロセッサ１１０の支持体で使用される他の論理回路を含み得ることが考えられる。プロセッサ領域１０８及び非コア領域１１４の各々は、ＣＰＵチップ１０２の面積の約半分を占める。しかしながら、それらの比がＣＰＵチップ１０２の所望の性能特性によって変わり得ることは理解されるべきである。多くのＤＲＡＭチップ１１８は、隣接するチップに各ＤＲＡＭチップ１１８を付けるためのあらゆる相応しい周知の方法を用いてＣＰＵチップ１０２の上面１２０に積層される。３つ又は４つのＤＲＡＭチップ１１８が種々の実施形態に示されているが、幾つかのＤＲＡＭチップ１１８は、特定のＭＣＰ１００における所望の記憶容量を達成するために必要に応じて積層され得る。ＤＲＡＭチップ１１８は、ＣＭＰチップ１０２の非コア領域１１４のサイズと略等しく、ＣＰＵチップ１０２の非コア領域１１４に積層され、ＤＲＡＭチップ１１８が積層されると、それらが非コア領域１１４にのみ実質的に重畳し、プロセッサ領域１０８を実質的に覆わないようになる。結果として、下部のＤＲＡＭチップ１１８は、ＣＰＵチップ１０２の比較的低温の非コア領域１１４とのみ接触し、ＣＰＵチップ１０２の比較的高温のプロセッサ領域１０８とは接触しない。この配置において、ＤＲＡＭチップ１１８の積層体へＣＰＵチップ１０２からの熱は殆ど伝導されず、結果として、ＤＲＡＭチップ１１８の低下した温度及び改善した性能をもたらし、性能に関する熱効果が受け入れ不能になる前に非常の多くのＤＲＡＭチップ１１８を積層する能力をもたらす。増加したプロセッサ容量が望まれる場合、１つ又は複数の追加のコアプロセッサ１１０を有するダイ１２８は、ＣＰＵチップ１０２のプロセッサ領域１０８の上部に積層され得る。ＣＰＵチップ１０２のプロセッサ領域１０８の上部に追加のプロセッサ１１０を含む少なくとも１つのダイ１２８を積層することは、非コア領域１１４が、ＣＰＵチップ１０２の面積の非常に多くの部分を占めることを可能にし得、それによって、プロセッサ領域１０８に重畳することなく、より大きなＤＲＡＭチップ１１８がＣＰＵチップ１０２に積層されることを可能にする。
【００３３】
バルクシリコンなどのバルク材料１２２の層は、チップ１０２のプロセッサ領域１０８に配置される。バルク材料１２２は、より均一な形状のパッケージを生成するようにスペーサとして機能し、また他の機能を果たし得る。バルク材料１２２の熱伝導率は、コアプロセッサ１１０動作中にコアプロセッサ１１０によって生成する熱の分散を改善し得、パッケージング化合物１４０がその熱分散特性をさらに向上させるためにアセンブリ全体に付けられた後、放熱板１３０（図５）は、バルク材料１２２の上面に配置され得る。バルク材料１２２の上面がＤＲＡＭチップ１１８の積層体の上面と略同一平面上にある場合（図４に示される）、放熱板１３０はまた、ＤＲＡＭチップ１１８の積層体の上面に配置され得る。
【００３４】
この配置において、ＣＰＵチップ１０２は、ＤＲＡＭチップ１１８の直下に位置するＣＰＵチップ１０２の非コア領域１１４から延長する貫通シリコンビア（ＴＳＶ）１２６を用いてＤＲＡＭチップ１１８の各々に連通し得、ＤＲＡＭチップ１１８及びＳＲＡＭキャッシュ１１６の間の急速な連通を可能にする短絡経路をもたらす。ＣＰＵチップ１０２は、ボールグリッドアレイ１０６を介して外部デバイスと連通する。この配置において、コアプロセッサ１１０及びＤＲＡＭチップ１１８の両方は、他方を通過することなく放熱板への熱通路を介して直接冷却され得る。この配置が各ＤＲＡＭチップ１１８の低下した面積をもたらすけれども、コアプロセッサ１１０からのＤＲＡＭチップ１１８の改善された熱分離は、より多くのＤＲＡＭチップ１１８が積層されることを可能にする。結果として、受け入れ可能な動作温度を維持しながら記憶容量が維持され又は増加され得、それは同様に、ＤＲＡＭチップ１１８の改善された性能及び信頼性をもたらす。
【００３５】
ここで図７を参照すると、第２の実施形態によるＭＣＰ２００は、バルク材料１２２が除かれていることを除いては、図３のＭＣＰ１００と同様である。対応する部分には対応する参照符号が付されておれ、詳細について繰り返して記載しない。この配置において、別個の放熱板２３２、２３４は、任意に、上部のＤＲＡＭチップ１１８及びプロセッサ領域１０８の上面１２４に直接配置され得、それによって、図１及び図２の配置と比較して、コアプロセッサ１１０及びＤＲＡＭチップ１１８の両方の改善された冷却を提供する。
【００３６】
ここで図８を参照すると、第３の実施形態によるＭＣＰ３００は、図３のＭＣＰ１００と同様である。対応する部分には対応する参照符号が付されており、詳細には繰り返して記載しない。バルク材料１２２の層は、ＭＣＰ３００のパッケージングを容易にするためにＤＲＡＭチップ１１８の積層体と高さが略等しい。追加のチップ３２６は、ＭＥＭＳ又はランダム論理ベースのチップなどの比較的低い熱感度及び比較的低い熱生成を有するチップであり得、バルク材料１２２及びＤＲＡＭチップ１１８の上部に積層される。ＣＰＵチップ１０２は、ＤＲＡＭチップ１１８のＴＳＶオーバーヘッドを最小化するために、バルク材料１２２を通るＴＳＶ１２６を介してチップ３２６と連通する。多くのチップ又は共通の放熱板３３８などの他の要素が、追加的に又は代替的にバルク材料１２２及びＤＲＡＭチップ１１８の上部に積層され得ることが考えられる。
【００３７】
ここで図９を参照すると、第４の実施形態によるＭＣＰ４００は、図３のＭＣＰ１００と同様である。対応する部分には対応する参照符号が付されており、詳細には繰り返して記載しない。この実施形態において、チップ３２６は、基板１０４に最も接近して載置される。多数のチップ３２６が使用され得ることが考えられる。ＤＲＡＭチップ１１８は、チップ３２６の部分の上に積層され、バルク材料１２２は、チップ３２６の残りの領域に積層される。ＣＰＵチップ１０２は、バルク材料１２２及びＤＲＡＭチップ１１８の上部に載置され、ＣＰＵチップ１０２の非コア領域１１４がＤＲＡＭチップ１１８及びプロセッサ領域１０８と実質的に重畳するようになる。追加的なコアプロセッサ１１０がＣＰＵチップ１０２のプロセッサ領域１０８の上又は下に積層され得ることが考えられる。追加的なコアプロセッサ１１０がプロセッサ領域１０８の下に積層される場合、バルク材料１２２の厚さはそれに伴って低下され得る。ＣＰＵチップ１０２は、バルク材料を通ってＴＳＶ１２６を用いて基板と連通し得、それによってＤＲＡＭチップ１１８のＴＳＶオーバーヘッドを低減する。放熱板は、任意に、コアプロセッサ１１０及びＤＲＡＭチップ１１８の両方に対する冷却を提供するようにＣＰＵチップ１０２に載置され得る。
【００３８】
本発明の上記の実施形態に対する修正及び改善は、当業者に明らかであろう。以上の詳細な説明は、単に例示目的であり、何ら制限するものではない。従って、本発明の範囲は、添付の特許請求の範囲によってのみ限定されるものである。
【符号の説明】
【００３９】
１００  マルチチップパッケージ（ＭＣＰ）
１０２  ＣＰＵチップ
１０４  基板
１０６  ボールグリッドアレイ
１０８  プロセッサ領域
１１０  コアプロセッサ
１１２  キャッシュ
１１４  非コア領域
１１６  キャッシュ
１１８  ＤＲＡＭチップ
１２０  上面
１２２  バルク材料
１２４  上面
１２６  貫通シリコンビア（ＴＳＶ）
１２８  ダイ
１３０  放熱板
１４０  パッケージング化合物
２００  マルチチップパッケージ（ＭＣＰ）
２３２  放熱板
２３４  放熱板
３００  マルチチップパッケージ（ＭＣＰ）
３２６  チップ
３３８  放熱板
４００  マルチチップパッケージ（ＭＣＰ）
【図１】
2015502663.tif 000003
【図２】
2015502663.tif 000004
【図４】
2015502663.tif 000005
【図５】
2015502663.tif 000006
【図７】
2015502663.tif 000007
【図８】
2015502663.tif 000008
【図９】
2015502663.tif 000009
【図３】
2015502663.tif 000010
【図６】
2015502663.tif 000011
【国際調査報告】
2015502663.tif 000012
2015502663.tif 000013
2015502663.tif 000014