(57)【要約】【課題】動作高速性、しきい値安定性がより向上するボディーコンタクト型のＳＯＩデバイスを有する半導体装置及びその製造方法を提供する。【解決手段】埋め込み素子分離領域１２によって、ＳＯＩ基板１１に素子領域が確立されている。ボディーとしてのＰ−領域１３上にゲート絶縁膜１４、その上にゲート電極１５とその側壁（スペーサ）１６が形成されている。ゲート電極１５の両側の基板１１にはソース／ドレイン領域Ｓ／Ｄが形成されている。Ｐ＋領域２１とソース／ドレイン領域Ｓ／Ｄは離間領域２０を隔てて隣り合い、離間領域２０にはゲート電極１５の一方端部が含まれる。Ｐ＋領域２１は、ゲート電極１５下のＰ−領域１３と接続されその接続経路２２は、離間領域２０を横切る形態となっている。上面からの接続経路２２は、素子分離領域１２によってゲート電極１５及びスペーサ１６を合わせた寸法範囲内の幅となっている。【選択図】    図１
2005011863.tif 000002
【特許請求の範囲】
【請求項１】
絶縁膜上に設けられた第１導電型の半導体基板領域と、
前記半導体基板領域上のゲート絶縁膜と、
ゲート絶縁膜上のゲート電極と、
前記ゲート電極の両側の前記半導体基板領域に形成された第２導電型不純物領域と、
少なくとも前記ゲート電極下の半導体基板領域と接続される前記半導体基板領域よりも高濃度の第１導電型不純物領域と、
前記ゲート電極の端部が含まれる、隣り合う前記第１導電型不純物領域と前記第２導電型不純物領域の離間領域と、
を具備したことを特徴とする半導体装置。
【請求項２】
素子分離領域と、
前記ゲート電極の側壁と、
を含み、
前記離間領域において前記素子分離領域と前記半導体基板領域との境界が前記ゲート電極及び前記側壁を合わせた寸法範囲内にあることを特徴とする請求項１記載の半導体装置。
【請求項３】
素子分離領域と、
前記ゲート電極の側壁と、
を含み、
前記離間領域において少なくとも前記素子分離領域と前記半導体基板領域との境界の一方は前記ゲート電極及び前記側壁を合わせた範囲内に設けられ、境界の他方は前記第２導電型不純物領域側に設けられていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記離間領域は、少なくとも前記ゲート電極または前記ゲート電極及び前記半導体基板領域を覆う絶縁部材が含まれていることを特徴とする請求項１〜３いずれか一つに記載の半導体装置。
【請求項５】
前記離間領域は、少なくとも前記ゲート電極及び前記半導体基板領域よりも高抵抗の領域が含まれていることを特徴とする請求項１〜３いずれか一つに記載の半導体装置。
【請求項６】
絶縁膜上に設けられた第１導電型の半導体基板領域と、
前記半導体基板領域上のゲート絶縁膜と、
ゲート絶縁膜上のゲート電極と、
前記ゲート電極の側壁と、
前記ゲート電極の両側の前記半導体基板領域に形成された第２導電型不純物領域と、
少なくとも前記ゲート電極下の半導体基板領域と接続される前記半導体基板領域よりも高濃度の第１導電型不純物領域と、
前記ゲート電極上、前記第１導電型の半導体基板領域上及び前記第２導電型の半導体基板領域上それぞれに設けられた低抵抗化層と、
前記ゲート電極の端部が含まれる、隣り合う前記第１導電型不純物領域と前記第２導電型不純物領域の離間領域と、
を具備したことを特徴とする半導体装置。
【請求項７】
素子分離領域を含み、
前記離間領域において前記素子分離領域と前記半導体基板領域との境界が前記ゲート電極及び前記側壁を合わせた寸法範囲内にあることを特徴とする請求項６記載の半導体装置。
【請求項８】
素子分離領域を含み、
前記離間領域において少なくとも前記素子分離領域と前記半導体基板領域との境界の一方は前記ゲート電極及び前記側壁を合わせた範囲内に設けられ、境界の他方は前記第２導電型不純物領域側に設けられていることを特徴とする請求項６記載の半導体装置。
【請求項９】
前記低抵抗化層はシリサイド層であり、前記離間領域は、シリサイド化を防止する絶縁部材に覆われていることを特徴とする請求項６〜８いずれか一つに記載の半導体装置。
【請求項１０】
前記低抵抗化層はシリサイド層であり、前記離間領域は、シリサイド化を防止する領域が含まれることを特徴とする請求項６〜８いずれか一つに記載の半導体装置。
【請求項１１】
絶縁膜上に設けられた第１導電型の半導体基板に少なくとも第１領域及びこれに隣接部分を有する第２領域を囲むように素子分離領域を形成する工程と、
前記第１領域にゲート電極とその側壁、第２導電型不純物領域のソース／ドレインを含む絶縁ゲート電界効果トランジスタを形成する工程と、
前記第２領域に前記第２導電型不純物領域と離間しかつ前記半導体基板の第１導電型と接続される前記半導体基板よりも高濃度の第１導電型不純物領域を形成する工程と、
を具備し、
前記素子分離領域は、前記第１領域と第２領域の隣接部分の幅が前記ゲート電極及び前記側壁を合わせた範囲内となるように形成することを特徴とする半導体装置の製造方法。
【請求項１２】
絶縁膜上に設けられた第１導電型の半導体基板に少なくとも第１領域及びこれに隣接部分を有する第２領域を囲むように素子分離領域を形成する工程と、
前記第１領域にゲート電極とその側壁、第２導電型不純物領域のソース／ドレインを含む絶縁ゲート電界効果トランジスタを形成する工程と、
前記第２領域に前記第２導電型不純物領域と離間しかつ前記半導体基板の第１導電型と接続される前記半導体基板よりも高濃度の第１導電型不純物領域を形成する工程と、
を具備し、
前記素子分離領域は、前記第１領域と第２領域の隣接部分における一方の境界が前記ゲート電極及び前記側壁を合わせた範囲内に設けられるように、他方の境界が前記第２導電型不純物領域側に設けられるように形成することを特徴とする半導体装置の製造方法。
【請求項１３】
少なくとも前記絶縁ゲート電界効果トランジスタに対するシリサイド化工程をさらに具備したことを特徴とする請求項１１または１２記載の半導体装置の製造方法。
【請求項１４】
絶縁膜上に設けられた第１導電型の半導体基板に少なくとも第１領域及びこれに隣接部分を有する第２領域を囲むように素子分離領域を形成する工程と、
前記第１領域にゲート電極とその側壁、第２導電型不純物領域のソース／ドレインを含む絶縁ゲート電界効果トランジスタを形成する工程と、
前記第２領域に前記第２導電型不純物領域と離間しかつ前記半導体基板の第１導電型と接続される前記半導体基板よりも高濃度の第１導電型不純物領域を形成する工程と、
前記絶縁ゲート電界効果トランジスタと前記第１導電型不純物領域との境界部分を含む表面のシリサイド化を防ぐ領域を形成する工程と、
少なくとも前記絶縁ゲート電界効果トランジスタに対するシリサイド化工程と、
を具備したことを特徴とする半導体装置の製造方法。
【請求項１５】
前記シリサイド化を防ぐ領域を形成する工程は、少なくとも前記ゲート電極または前記ゲート電極及び前記半導体基板を絶縁部材で覆う工程が含まれることを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記シリサイド化を防ぐ領域を形成する工程は、少なくとも前記ゲート電極または前記ゲート電極及び前記半導体基板に酸素イオンを注入する工程が含まれることを特徴とする請求項１４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特にＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板に形成されるトランジスタ素子におけるボディーコンタクト構造の改良に関する。
【０００２】
【従来の技術】
ＳＯＩデバイスとしてよく知られているＳＯＩ  ＭＯＳＦＥＴは、絶縁膜上に形成されたシリコン単結晶にＭＯＳＦＥＴを構成するものであり、ソース／ドレインの接合容量が小さく抑えられる利点を有する。このため、通常のバルクシリコン基板上に作製したＭＯＳＦＥＴ（バルクＭＯＳＦＥＴ）より高速で動作する。また、低電圧電源でも高速に動作するため、低消費電力ＬＳＩへの応用が検討されている。シリコン単結晶中のボディー全領域が空乏化するものを完全空乏型のＳＯＩ  ＭＯＳＦＥＴ、ボディーが部分的にのみ空乏化するものを部分空乏型のＳＯＩ  ＭＯＳＦＥＴとして区別される。本発明は部分空乏型ＳＯＩ  ＭＯＳＦＥＴに関する。
【０００３】
ＳＯＩ  ＭＯＳＦＥＴは、いわゆる基板浮遊効果によって、キャリア生成電流に起因する寄生バイポーラ動作が知られている。回路動作待機時のオフ電流が増加し、バルクＭＯＳＦＥＴに比べてボディー（チャネル部）の不純物濃度を高くしなければならず、これに伴って電界効果移動度は減少し、ひいては電流駆動能力が低下してしまう。
【０００４】
このような基板浮遊効果による寄生バイポーラ動作を防止するため、ＳＯＩ  ＭＯＳＦＥＴは、ソース／ドレインの近傍にボディーコンタクト領域を設け、チャネル電位を固定する構成が主流となっている。従来、例えばＮ＋型ソース／ドレインに隣接して形成されたＰ＋型のボディーコンタクト領域を有する。Ｐ＋型のボディーコンタクト領域は、ゲート電極下のＰ−型のチャネル領域と電気的に接続される。一方、Ｎ＋型ソース／ドレインとＰ＋型のボディーコンタクト領域はＰＮ接合されて電気的な分離状態とされる（例えば、特許文献１参照）。
【０００５】
【特許文献１】
特開２００１−８５６９４（第４頁、図１）
【０００６】
【発明が解決しようとする課題】
しかしながら、［特許文献１］の構成によれば、Ｎ＋型ソース／ドレインに隣接するＰ＋型のボディーコンタクト領域におけるＰＮ接合で接合容量が付加される。これにより、トランジスタ動作のスイッチング速度に悪影響を及ぼす結果となる。また、Ｐ＋型のボディーコンタクト領域の不純物拡散によっては、しきい値（Ｖｔｈ）の変動を招く懸念がある。
【０００７】
本発明は上記のような事情を考慮してなされたもので、動作高速性、しきい値安定性がより向上するボディーコンタクト型のＳＯＩデバイスを有する半導体装置及びその製造方法を提供しようとするものである。
【０００８】
【課題を解決するための手段】
本発明に係る半導体装置は、絶縁膜上に設けられた第１導電型の半導体基板領域と、前記半導体基板領域上のゲート絶縁膜と、ゲート絶縁膜上のゲート電極と、前記ゲート電極の両側の前記半導体基板領域に形成された第２導電型不純物領域と、少なくとも前記ゲート電極下の半導体基板領域と接続される前記半導体基板領域よりも高濃度の第１導電型不純物領域と、前記ゲート電極の端部が含まれる、隣り合う前記第１導電型不純物領域と前記第２導電型不純物領域の離間領域と、を具備したことを特徴とする。
【０００９】
上記本発明に係る半導体装置によれば、第１導電型不純物領域と前記第２導電型不純物領域の離間領域が設けられる。これにより、第１導電型不純物領域と第２導電型不純物領域の接合箇所（ＰＮ接合箇所）がなくなり、接合容量成分が大幅に低減される。かつ、第１導電型不純物領域はゲート電極の端部にも重なることはなく、特性の安定に寄与する。
【００１０】
また、上記本発明に係る半導体装置において、デバイスの低抵抗化（シリサイド化）を実現する設計上好ましい実施態様として次の特徴を有する。
素子分離領域と、前記ゲート電極の側壁と、を含み、前記離間領域において前記素子分離領域と前記半導体基板領域との境界が前記ゲート電極及び前記側壁を合わせた寸法範囲内にあることを特徴とする。
あるいは、
素子分離領域と、前記ゲート電極の側壁と、を含み、前記離間領域において少なくとも前記素子分離領域と前記半導体基板領域との境界の一方は前記ゲート電極及び前記側壁を合わせた範囲内に設けられ、境界の他方は前記第２導電型不純物領域側に設けられていることを特徴とする。
【００１１】
また、上記のいずれかの本発明に係る半導体装置において、より信頼性を得る構成として次の特徴を有する。
前記離間領域は、少なくとも前記ゲート電極または前記ゲート電極及び前記半導体基板領域を覆う絶縁部材が含まれていることを特徴とする。
あるいは、
前記離間領域は、少なくとも前記ゲート電極及び前記半導体基板領域よりも高抵抗の領域が含まれていることを特徴とする。
【００１２】
本発明に係る半導体装置は、絶縁膜上に設けられた第１導電型の半導体基板領域と、前記半導体基板領域上のゲート絶縁膜と、ゲート絶縁膜上のゲート電極と、前記ゲート電極の側壁と、前記ゲート電極の両側の前記半導体基板領域に形成された第２導電型不純物領域と、少なくとも前記ゲート電極下の半導体基板領域と接続される前記半導体基板領域よりも高濃度の第１導電型不純物領域と、前記ゲート電極上、前記第１導電型の半導体基板領域上及び前記第２導電型の半導体基板領域上それぞれに設けられた低抵抗化層と、前記ゲート電極の端部が含まれる、隣り合う前記第１導電型不純物領域と前記第２導電型不純物領域の離間領域と、を具備したことを特徴とする。
【００１３】
上記本発明に係る半導体装置によれば、隣り合う第１導電型不純物領域と第２導電型不純物領域での離間領域を設ける。これにより、第１導電型不純物領域と第２導電型不純物領域の接合箇所（ＰＮ接合箇所）がなくなり、接合容量成分が大幅に低減される。かつ、第１導電型不純物領域はゲート電極の端部にも重なることはなく、特性の安定に寄与する。また、低抵抗化層の配置が安定する。
【００１４】
また、上記本発明に係る半導体装置において、低抵抗化層の安定した実現を伴う設計上好ましい実施態様として次の特徴を有する。
素子分離領域を含み、前記離間領域において前記素子分離領域と前記半導体基板領域との境界が前記ゲート電極及び前記側壁を合わせた寸法範囲内にあることを特徴とする。
あるいは、
素子分離領域を含み、前記離間領域において少なくとも前記素子分離領域と前記半導体基板領域との境界の一方は前記ゲート電極及び前記側壁を合わせた範囲内に設けられ、境界の他方は前記第２導電型不純物領域側に設けられていることを特徴とする。
【００１５】
上記いずれかの本発明に係る半導体装置において、より信頼性を得る構成として次の特徴を有する。
前記低抵抗化層はシリサイド層であり、前記離間領域は、シリサイド化を防止する絶縁部材に覆われていることを特徴とする。
あるいは、
前記低抵抗化層はシリサイド層であり、前記離間領域は、シリサイド化を防止する領域が含まれることを特徴とする。
【００１６】
本発明に係る半導体装置の製造方法は、絶縁膜上に設けられた第１導電型の半導体基板に少なくとも第１領域及びこれに隣接部分を有する第２領域を囲むように素子分離領域を形成する工程と、前記第１領域にゲート電極とその側壁、第２導電型不純物領域のソース／ドレインを含む絶縁ゲート電界効果トランジスタを形成する工程と、前記第２領域に前記第２導電型不純物領域と離間しかつ前記半導体基板の第１導電型と接続される前記半導体基板よりも高濃度の第１導電型不純物領域を形成する工程と、を具備し、前記素子分離領域は、前記第１領域と第２領域の隣接部分の幅が前記ゲート電極及び前記側壁を合わせた範囲内となるように形成することを特徴とする。
【００１７】
本発明に係る半導体装置の製造方法は、絶縁膜上に設けられた第１導電型の半導体基板に少なくとも第１領域及びこれに隣接部分を有する第２領域を囲むように素子分離領域を形成する工程と、前記第１領域にゲート電極とその側壁、第２導電型不純物領域のソース／ドレインを含む絶縁ゲート電界効果トランジスタを形成する工程と、前記第２領域に前記第２導電型不純物領域と離間しかつ前記半導体基板の第１導電型と接続される前記半導体基板よりも高濃度の第１導電型不純物領域を形成する工程と、を具備し、前記素子分離領域は、前記第１領域と第２領域の隣接部分における一方の境界が前記ゲート電極及び前記側壁を合わせた範囲内に設けられるように、他方の境界が前記第２導電型不純物領域側に設けられるように形成することを特徴とする。
【００１８】
上記それぞれ本発明に係る半導体装置の製造方法によれば、素子分離領域の形状によって第１領域、第２領域を設定できるようにしておく。すなわち、絶縁ゲート電界効果トランジスタ、半導体層と繋がる高濃度の第１導電型不純物領域がそれぞれ分離され安定して形成できるようにする。これにより、第１導電型不純物領域と第２導電型不純物領域の接合箇所（ＰＮ接合箇所）をなくする。
また、少なくとも前記絶縁ゲート電界効果トランジスタに対するシリサイド化工程をさらに具備したことを特徴とする。シリサイド化される領域も問題なく安定して形成される。
【００１９】
本発明に係る半導体装置の製造方法は、絶縁膜上に設けられた第１導電型の半導体基板に少なくとも第１領域及びこれに隣接部分を有する第２領域を囲むように素子分離領域を形成する工程と、前記第１領域にゲート電極とその側壁、第２導電型不純物領域のソース／ドレインを含む絶縁ゲート電界効果トランジスタを形成する工程と、前記第２領域に前記第２導電型不純物領域と離間しかつ前記半導体基板の第１導電型と接続される前記半導体基板よりも高濃度の第１導電型不純物領域を形成する工程と、前記絶縁ゲート電界効果トランジスタと前記第１導電型不純物領域との境界部分を含む表面のシリサイド化を防ぐ領域を形成する工程と、少なくとも前記絶縁ゲート電界効果トランジスタに対するシリサイド化工程と、を具備したことを特徴とする。
【００２０】
上記本発明に係る半導体装置の製造方法によれば、素子分離領域の形状によって第１領域、第２領域を設定できるようにしておく。すなわち、絶縁ゲート電界効果トランジスタ、半導体層と繋がる高濃度の第１導電型不純物領域がそれぞれ分離され安定して形成できるようにする。これにより、第１導電型不純物領域と第２導電型不純物領域の接合箇所（ＰＮ接合箇所）をなくする。かつ、シリサイド化を防ぐ領域を形成することにより、自己整合的なシリサイド化処理に対する信頼性が向上する。
【００２１】
なお、上記本発明に係る半導体装置の製造方法において、前記シリサイド化を防ぐ領域を形成する工程は、少なくとも前記ゲート電極または前記ゲート電極及び前記半導体基板を絶縁部材で覆う工程が含まれることを特徴とする。シリサイドのマスク効果が得られる。
また、上記本発明に係る半導体装置の製造方法において、前記シリサイド化を防ぐ領域を形成する工程は、少なくとも前記ゲート電極または前記ゲート電極及び前記半導体基板に酸素イオンを注入する工程が含まれることを特徴とする。適当な深さの高抵抗層が形成され、シリサイドのマスク効果が得られる。
【００２２】
【発明の実施の形態】
図１（ａ），（ｂ），（ｃ）は、それぞれ本発明の第１実施形態に係る半導体装置の要部構成を示しており、部分空乏型ＳＯＩ  ＭＯＳＦＥＴの平面図、１Ｂ−１Ｂ線断面図、１Ｃ−１Ｃ線断面図である。
ＳＯＩ基板１１は、図示しないベース基板等に設けられた埋め込み絶縁膜１０上に形成されている。埋め込み素子分離領域１２によって、ＳＯＩ基板１１に素子領域が確立されている。ここでのＳＯＩ基板１１は、比較的低濃度のＰ型の不純物が導入されたボディーとしてのＰ−領域１３が形成されている。Ｐ−領域１３上にゲート絶縁膜１４が形成されている。ゲート絶縁膜１４上にゲート電極１５が形成されている。ゲート電極１５には側壁（スペーサ）１６が形成されている。ゲート電極１５の両側の基板１１にはソース／ドレイン領域Ｓ／Ｄが形成されている。ソース／ドレイン領域Ｓ／Ｄは、スペーサ１６によって、比較的低濃度でＮ型のＮ−領域（後述の１７１）及び高濃度Ｎ型のＮ＋領域１７２を有する周知のＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ  ）構造となっている。
【００２３】
ゲート電極１５の延長方向にＰ−領域１３より高濃度のＰ型の不純物が導入されたＰ＋領域２１が設けられている。Ｐ＋領域２１とソース／ドレイン領域Ｓ／Ｄは離間領域２０を隔てて隣り合い、離間領域２０にはゲート電極１５の一方端部が含まれる。Ｐ＋領域２１は、ゲート電極１５下のＰ−領域１３と接続されている。Ｐ＋領域２１とＰ−領域１３の接続経路２２は、離間領域２０を横切る形態となっている。上面からの接続経路２２は、素子分離領域１２によってゲート電極１５及びスペーサ１６を合わせた寸法範囲内の幅となっている。それ以外のＰ＋領域２１の周囲は離間領域２０も合わせて素子分離領域１２に囲まれている。
【００２４】
層間の絶縁膜２３を貫通する各コンタクト部２６，２７が図示されている。ソース／ドレイン領域Ｓ／Ｄの所定部分に設けられる他のコンタクト部の図示は省略している。コンタクト部２６は、ゲート電極１５の他方端部側に設けられる。また、コンタクト部２７は、ボディーのＰ−領域１３の電位を固定するためＰ＋領域２１上に設けられる。コンタクト部２７は、通常は基準電位（接地電位）に繋がる。
【００２５】
上記実施形態の構成によれば、Ｐ＋領域２１とソース／ドレインＳ／Ｄの離間領域２０が設けられる。これにより、Ｐ＋領域２１とＮ＋領域（及びＮ−領域）のソース／ドレイン領域との接合箇所（ＰＮ接合箇所）がなくなり、接合容量成分が大幅に低減される。かつ、Ｐ＋領域２１はゲート電極１５の端部にも重なることはなく、しきい値（Ｖｔｈ）は変動し難くなり、特性の安定に寄与する。また、ゲート電極１５及びソース／ドレイン領域Ｓ／Ｄの上部、かつ、Ｐ＋領域２１の上部をシリサイド化する工程にも対処できる。
【００２６】
図２〜図４は、それぞれ本発明の第２実施形態に係る半導体装置の製造方法の要部を工程順に示す断面図である。前記図１の構成を実現するための一例方法であり、図１と同様の箇所には同一の符号を付し、適宜図１を参照しながら説明する。
図２に示すように、埋め込み絶縁膜１０上にボディーとしてＰ−領域１３を有するＳＯＩ基板１１が形成されている。Ｐ−領域１３はウェル領域として形成されることも考えられる。ＳＯＩ基板１１に対し、埋め込み素子分離領域１２を形成する。埋め込み素子分離領域１２は、例えば窒化膜等を含むマスク部材を伴い、所定パターンのトレンチを形成する。次に、トレンチ内の側壁酸化工程を経て高密度プラズマを利用したＣＶＤ（化学的気相成長）技術によりＣＶＤ酸化膜を堆積する。その後、ＣＭＰ（化学的機械的研磨）技術を利用した平坦化処理及びウェットエッチングを用いたマスク部材の除去を経る。図中では、埋め込み素子分離領域１２における側壁酸化部１２１、埋め込み部１２２を示している。
【００２７】
このような埋め込み素子分離領域１２は、ＳＯＩ基板１１に素子領域を確立させるものであり、そのパターンは少なくとも前記図１で示した素子分離領域１２のパターン形状にする。すなわち、トランジスタ素子本体におけるソース／ドレイン領域Ｓ／Ｄと、Ｐ−領域１３へのボディーコンタクトの領域（Ｐ＋領域２１）、かつＰ＋領域２１とＰ−領域１３の接続経路２２の形成予定領域が設定される。
【００２８】
次に、図３に示すように、犠牲酸化膜の形成後、しきい値（Ｖｔｈ）調整を兼ねた所定導電型、つまりＰ型、Ｎ型それぞれのチャネルイオン注入をする。ここではＮチャネル用のイオン注入である。次いで、ウェットエッチング等で犠牲酸化膜を除去した後、ウェット酸化法等を用いゲート絶縁膜１４を形成する。次いで、例えばＣＶＤ法等によりポリシリコン膜を堆積する。次いで、所定の導電性を得るためのイオン注入を経た後、ポリシリコン電極としてパターニングする。これにより、ゲート電極１５を形成する。ゲート電極１５は、前記図１に示すように、ボディーコンタクトの領域（Ｐ＋領域２１）への接続経路２２形成予定領域上に設けられるようにする。
【００２９】
次に、図４に示すように、ゲート電極１５の領域をマスクにＬＤＤ構造いわゆるエクステンション領域としての所定導電型の不純物イオンを注入する。これにより、図ではソース／ドレインの低濃度Ｎ−領域１７１が形成される。次に、ＣＶＤ法によりゲート電極１５上を覆うように絶縁膜、例えばシリコン酸化膜を堆積し、異方性のドライエッチングを実施することによりシリコン酸化膜のスペーサ１６を形成する。次に、ゲート電極１５の領域及びスペーサ１６をマスクにしてソース／ドレイン領域として所定導電型の不純物イオン注入を実施する。これにより、図では高濃度Ｎ＋領域１７２が形成される。
【００３０】
一方、図示しない他のＰチャネル用デバイスとしてのソース／ドレイン領域には低濃度Ｐ−領域のエクステンション領域及び高濃度Ｐ＋領域が形成される。このときの高濃度Ｐ＋領域の形成と同一工程で、Ｐ＋領域２１への不純物イオン注入がなされる。その後、所定の熱処理等を経て活性化し、ソース／ドレイン領域Ｓ／Ｄ、ボディーコンタクトのＰ＋領域２１が形成される（図１参照）。これにより、Ｐ＋領域２１とソース／ドレイン領域Ｓ／Ｄは、離間領域２０を隔てて隣り合うように形成される。また、離間領域２０にはゲート電極１５の一方端部が含まれるようになっており、Ｐ＋領域２１は、接続経路２２を介してゲート電極１５下のＰ−領域１３と接続される。その後は層間の絶縁膜２３等を配し、各コンタクト部２６，２７、図示しないその他のコンタクト部を形成する。各コンタクト部は、例えばバリア膜を伴うＷ等の埋め込み配線で形成する。
【００３１】
上記実施形態の方法によれば、素子分離領域１２のパターン形状によって、ソース／ドレインＳ／Ｄと、ボディーコンタクトのＰ＋領域２１をそれぞれ分離して設定できるようにしておく。これにより、ＰＮ接合箇所をなくすると共に、離間領域２０を横切るＰ＋領域２１とＰ−領域１３の接続経路２２も容易に形成可能になる。
【００３２】
図５（ａ），（ｂ），（ｃ）は、それぞれ本発明の第３実施形態に係る半導体装置の要部構成を示す平面図であり、前記図１の構成にさらにサリサイドプロセスを経た構成である。すなわち、ゲート電極１５、ソース／ドレイン領域Ｓ／Ｄ及びボディーコンタクトのＰ＋領域２１を自己整合的にシリサイド化するサリサイドプロセスを経る。これにより、低抵抗化層（シリサイド層）３０を形成する。Ｐ＋領域２１とＰ−領域１３の接続経路２２は、ゲート電極１５及びスペーサ１６を合わせた寸法範囲内の幅となっている。これにより、サリサイドプロセスによってゲート電極１５、ソース／ドレイン領域Ｓ／Ｄ及びボディーコンタクトのＰ＋領域２１を同時にシリサイド化してもショート等の問題を起こすことはない。デバイスの低抵抗化、高速動作に寄与する。
【００３３】
図６（ａ），（ｂ）は、それぞれ本発明の第４実施形態に係る半導体装置の要部構成を示しており、ソース・タイ構造の部分空乏型ＳＯＩ  ＭＯＳＦＥＴの平面図、６Ｂ−６Ｂ線断面図である。前記図１と同様の箇所には同一の符号を付して説明する。この第４実施形態の構成は、前記図１に比べて、素子分離領域１２のパターン形状が、ソース・タイ構造用となっている点が異なる。その他の構成は図１と同様である。
【００３４】
ソース・タイ構造用の素子分離領域１２のパターン形状は次のようである。少なくとも離間領域２０において、素子分離領域１２の境界の一方はゲート電極１５及びスペーサ１６を合わせた範囲内に設けられ、境界の他方はソースＳ側に設けられている。その他は図１と同様構成であって、Ｐ＋領域２１とソース／ドレイン領域Ｓ／Ｄは離間領域２０を隔てて隣り合い、離間領域２０にはゲート電極１５の一方端部が含まれる。Ｐ＋領域２１とゲート電極１５下のＰ−領域１３との接続経路２２を有している。
【００３５】
上記第４実施形態の構成実現のための製造方法は、前記図２〜図４に準ずる。主な特徴は次のようである。ＳＯＩ基板１１に対し、ソース・タイ構造用の埋め込み素子分離領域１２を形成する（図６参照）。ゲート電極１５及び側壁（スペーサ）１６は、図６に示すように、ボディーコンタクトの領域（Ｐ＋領域２１）への接続経路２２形成予定領域上に設けられるようにする。ソース／ドレイン領域Ｓ／Ｄの形成、離間領域２０を隔てて隣り合うように高濃度Ｐ＋領域の形成を経る。Ｐ＋領域２１は、接続経路２２を介してゲート電極１５下のＰ−領域１３と接続される。
【００３６】
上記実施形態の構成及び方法によれば、第１、第２実施形態と同様の効果が得られる。Ｐ＋領域２１とソース／ドレイン領域のＮ＋領域（及びＮ−領域）との接合箇所（ＰＮ接合箇所）がなくなり、接合容量成分が大幅に低減される。かつ、Ｐ＋領域２１はゲート電極１５の端部にも重なることはなく、しきい値（Ｖｔｈ）は変動し難くなり、特性の安定に寄与する。また、ソース・タイ構造としてシリサイド化する工程にも対処できる。
【００３７】
図７（ａ），（ｂ）は、それぞれ本発明の第５実施形態に係る半導体装置の要部を示す平面図、７Ｂ−７Ｂ線断面図であり、前記図６の構成にさらにサリサイドプロセスを経た構成である。すなわち、ゲート電極１５、ソース／ドレイン領域Ｓ／Ｄ及びボディーコンタクトのＰ＋領域２１を自己整合的にシリサイド化するサリサイドプロセスを経る。これにより、低抵抗化層（シリサイド層）５０を形成する。ソース・タイ構造へのサリサイドプロセスによって、ショート等の懸念なく、デバイスの低抵抗化、高速動作に寄与する。
【００３８】
図８（ａ），（ｂ），（ｃ）は、それぞれ本発明の第６実施形態に係る半導体装置の要部構成を示しており、部分空乏型ＳＯＩ  ＭＯＳＦＥＴの平面図、８Ｂ−８Ｂ線断面図、８Ｃ−８Ｃ線断面図である。
ＳＯＩ基板６１は、図示しないベース基板等に設けられた埋め込み絶縁膜６０上に形成されている。埋め込み素子分離領域６２によって、ＳＯＩ基板６１に素子領域が確立されている。ここでのＳＯＩ基板６１は、比較的低濃度のＰ型の不純物が導入されたボディーとしてのＰ−領域６３が形成されている。Ｐ−領域６３上にゲート絶縁膜６４が形成されている。ゲート絶縁膜６４上にゲート電極６５が形成されている。ゲート電極６５は側壁（スペーサ）６６が形成されている。ゲート電極６５の両側の基板６１にはソース／ドレイン領域Ｓ／Ｄが形成されている。ソース／ドレイン領域Ｓ／Ｄは、スペーサ６６によって、比較的低濃度でＮ型のＮ−領域（後述の６７１）及び高濃度Ｎ型のＮ＋領域６７２を有する周知のＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ  ）構造となっている。
【００３９】
ゲート電極６５の延長方向にＰ−領域６３より高濃度のＰ型の不純物が導入されたＰ＋領域７１が設けられている。Ｐ＋領域７１とソース／ドレイン領域Ｓ／Ｄは離間領域７０を隔てて隣り合い、離間領域７０にはゲート電極６５の一方端部が含まれる。Ｐ＋領域７１は、ゲート電極６５下のＰ−領域６３と接続されている。Ｐ＋領域７１とＰ−領域６３の接続経路７２は、離間領域７０を横切る形態となっている。少なくとも離間領域７０におけるゲート電極６５一方端部上からスペーサ６６、Ｐ−領域６３及びＰ＋領域７１にかけて、シリサイド化を防止するマスク部材７３が設けられている。マスク部材７３は、例えば酸化膜等の絶縁膜で構成される。
【００４０】
自己整合的なシリサイド層７４は、マスク部材７３を除き、ゲート電極６５上部、ソース／ドレイン領域Ｓ／ＤのＮ＋領域６７２上部、及びＰ＋領域７１上部に設けられている。層間の絶縁膜７５を貫通する各コンタクト部７６，７７が図示されている。ソース／ドレイン領域Ｓ／Ｄの所定部分に設けられる他のコンタクト部の図示は省略している。コンタクト部７６は、ゲート電極６５の他方端部側に設けられる。また、コンタクト部７７は、ボディーのＰ−領域６３の電位を固定するためＰ＋領域７１上に設けられる。コンタクト部７７は、通常は基準電位（接地電位）に繋がる。
【００４１】
上記実施形態の構成によれば、Ｐ＋領域７１とソース／ドレインＳ／Ｄの離間領域７０が設けられる。これにより、Ｐ＋領域７１とＮ＋領域（及びＮ−領域）のソース／ドレイン領域との接合箇所（ＰＮ接合箇所）がなくなり、接合容量成分が大幅に低減される。かつ、Ｐ＋領域７１はゲート電極１５の端部にも重なることはなく、しきい値（Ｖｔｈ）は変動し難くなり、特性の安定に寄与する。また、シリサイド化を防止するマスク部材７３が設けられ、サリサイドプロセスにも対処できる。
【００４２】
図９〜図１３は、それぞれ本発明の第７実施形態に係る半導体装置の製造方法の要部を工程順に示す断面図である。前記図８の構成を実現するための一例方法であり、図８と同様の箇所には同一の符号を付し、適宜図８を参照しながら説明する。
図９に示すように、埋め込み絶縁膜６０上にボディーとしてＰ−領域６３を有するＳＯＩ基板６１が形成されている。Ｐ−領域６３はウェル領域として形成されることも考えられる。ＳＯＩ基板６１に対し、埋め込み素子分離領域６２を形成する。埋め込み素子分離領域６２は、例えば窒化膜等を含むマスク部材を伴い、所定パターンのトレンチを形成する。次に、トレンチ内の側壁酸化工程を経て高密度プラズマを利用したＣＶＤ技術によりＣＶＤ酸化膜を堆積する。その後、ＣＭＰ技術を利用した平坦化処理及びウェットエッチングを用いたマスク部材の除去を経る。図中では、埋め込み素子分離領域６２における側壁酸化部６２１、埋め込み部６２２を示している。
【００４３】
このような埋め込み素子分離領域６２は、ＳＯＩ基板６１に素子領域を確立させるものであり、そのパターンは少なくとも前記図８（ａ），（ｂ）で示した形状にする。すなわち、トランジスタ素子本体におけるソース／ドレイン領域Ｓ／Ｄと、Ｐ−領域６３へのボディーコンタクトの領域（Ｐ＋領域７１）、かつＰ＋領域７１とＰ−領域６３の接続経路７２の形成予定領域が設定される。
【００４４】
次に、図１０に示すように、犠牲酸化膜の形成後、しきい値（Ｖｔｈ）調整を兼ねた所定導電型、つまりＰ型、Ｎ型それぞれのチャネルイオン注入をする。ここではＮチャネル用のイオン注入である。次いで、ウェットエッチング等で犠牲酸化膜を除去した後、ウェット酸化法等を用いゲート絶縁膜６４を形成する。次いで、例えばＣＶＤ法等によりポリシリコン膜を堆積する。次いで、所定の導電性を得るためのイオン注入を経た後、フォトリソグラフィ工程、エッチング工程を経てポリシリコン電極をパターニングする。これにより、ゲート電極６５を形成する。ゲート電極６５は、前記図８に示すように、ボディーコンタクトの領域（Ｐ＋領域７１）への接続経路７２形成予定領域上に設けられるようにする。
【００４５】
次に、図１１に示すように、ゲート電極６５の領域をマスクにＬＤＤ構造いわゆるエクステンション領域としての所定導電型の不純物イオンを注入する。これにより、図ではソース／ドレインの低濃度Ｎ−領域６７１が形成される。次に、ＣＶＤ法によりゲート電極６５上を覆うように絶縁膜、例えばシリコン酸化膜を堆積し、異方性のドライエッチングを実施することによりシリコン酸化膜のスペーサ６６を形成する。次に、ゲート電極６５の領域及びスペーサ６６をマスクにしてソース／ドレイン領域として所定導電型の不純物イオン注入を実施する。これにより、図では高濃度Ｎ＋領域６７２が形成される。
【００４６】
一方、図示しない他のＰチャネル用デバイスとしてのソース／ドレイン領域には低濃度Ｐ−領域のエクステンション領域及び高濃度Ｐ＋領域が形成される。このときの高濃度Ｐ＋領域の形成と同一工程で、Ｐ＋領域７１への不純物イオン注入がなされる。その後、所定の熱処理等を経て活性化し、ソース／ドレイン領域Ｓ／Ｄ、ボディーコンタクトのＰ＋領域７１が形成される（図８参照）。これにより、Ｐ＋領域７１とソース／ドレイン領域Ｓ／Ｄは、離間領域７０を隔てて隣り合うように形成される。また、離間領域７０にはゲート電極６５の一方端部が含まれるようになっており、Ｐ＋領域７１は、接続経路７２を介してゲート電極６５下のＰ−領域６３と接続される。
【００４７】
次に、図１２に示すように、マスク部材７３を形成する。マスク部材７３は、少なくとも離間領域７０に対してシリサイド化を防止するために形成する（図８参照）。マスク部材７３は、ＣＶＤ法等により形成されるＴＥＯＳ（テトラエトキシシラン）酸化膜とし、フォトリソグラフィ工程、エッチング工程を経てシリサイド化領域に応じた開口領域を形成する。スパッタ法を用いて全面に例えばＣｏ、さらにキャップ膜としてＴｉＮを堆積し、シリサイド反応用の第１熱処理を経る。その後、キャップＴｉＮ膜及び未反応のＣｏを除去し、第１熱処理より高温でシリサイド反応用の第２熱処理を経る。これにより、マスク部材７３を除き、ゲート電極６５上部、ソース／ドレイン領域Ｓ／ＤのＮ＋領域６７２上部、及びＰ＋領域７１上部に自己整合的なシリサイド層７４が形成される。
【００４８】
次に、図１３に示すように、層間の絶縁膜７５を形成する。絶縁膜７５は、例えば、極薄いＳｉＮ膜を被覆した後、厚いオゾンＴＥＯＳ膜＋プラズマＴＥＯＳ膜の堆積をＣＭＰ法で平坦化することによって構成される。次に、各コンタクト部７６〜７９を形成する。ここではソース／ドレインのコンタクト部７８，７９が図示されている。各コンタクト部は、フォトリソグラフィ工程、エッチング工程を経て開孔を形成し、開孔内部にＴｉ／ＴｉＮ等のバリアメタル、Ｗの埋め込み後、平坦化ＣＭＰ工程を経て形成される。その後は図示しないが、Ａｌを主成分とした合金配線をパターニングする。
【００４９】
上記実施形態の方法によれば、素子分離領域６２のパターン形状によって、ソース／ドレインＳ／Ｄと、ボディーコンタクトのＰ＋領域７１をそれぞれ分離して設定できるようにしておく。これにより、ＰＮ接合箇所をなくすると共に、離間領域７０を横切るＰ＋領域７１とＰ−領域６３の接続経路７２も容易に形成可能になる。さらに、離間領域７０に対してシリサイド化を防止するためのマスク部材７３を形成する。これにより、サリサイドプロセスによってゲート電極６５、ソース／ドレイン領域Ｓ／Ｄ及びボディーコンタクトのＰ＋領域７１を同時にシリサイド化してもショート等の問題を起こすことはない。デバイスの低抵抗化、高速動作に寄与する。
【００５０】
図１４（ａ），（ｂ），（ｃ）は、それぞれ本発明の第８実施形態に係る半導体装置の要部構成を示しており、部分空乏型ＳＯＩ  ＭＯＳＦＥＴの平面図、１４Ｂ−１４Ｂ線断面図、１４Ｃ−１４Ｃ線断面図である。前記図８（ａ），（ｂ）と同様の箇所には同一の符号を付して説明する。この第８実施形態の構成は、前記図８に比べて、シリサイド化を防止するためマスク部材７３の代わりに酸素イオン注入領域８３を設けている。その他の構成は図８と同様である。
【００５１】
図１４の構成を実現するための製造方法の要部を説明する。前記第７実施形態による方法と同様に、ゲート電極６５及びスペーサ６６、ソース／ドレイン領域Ｓ／Ｄの高濃度Ｎ＋領域６７２のイオン注入、離間領域７０を隔てて隣り合うようにボディーコンタクトのＰ＋領域７１のイオン注入まで行う（図１１参照）。これらイオン注入領域活性化のための熱処理工程の前に、離間領域７０に対してシリサイド化を防止するための酸素イオン注入を実施する。酸素イオンの注入エネルギーは、接続経路７２の高抵抗化を避けるため、最高でもゲート電極６５のポリシリコン層厚を貫通しないエネルギーであることが重要である。これにより高抵抗の酸素イオン注入領域８３が形成される。その後、所定の熱処理等を経て活性化し、ソース／ドレイン領域Ｓ／Ｄ、ボディーコンタクトのＰ＋領域７１が形成される。
【００５２】
次に、スパッタ法を用いて全面に例えばＣｏ、さらにキャップ膜としてＴｉＮを堆積し、シリサイド反応用の第１熱処理を経る。その後、キャップＴｉＮ膜及び未反応のＣｏを除去し、第１熱処理より高温でシリサイド反応用の第２熱処理を経る。これにより、酸素イオン注入領域８３を除き、ゲート電極６５上部、ソース／ドレイン領域Ｓ／ＤのＮ＋領域６７２上部、及びＰ＋領域７１上部に自己整合的なシリサイド層７４が形成される。その後は、前記図１３と同様に、層間の絶縁膜７５を形成し、各コンタクト部（７６〜７９）を形成する。これにより、図１４に示すような構成が得られる。
【００５３】
上記実施形態の方法においても、前記第６、第７実施形態と同様の効果が得られる。すなわち、素子分離領域６２のパターン形状によって、ソース／ドレインＳ／Ｄと、ボディーコンタクトのＰ＋領域７１をそれぞれ分離して設定できるようにしておく。これにより、ＰＮ接合箇所をなくすると共に、離間領域７０を横切るＰ＋領域７１とＰ−領域６３の接続経路７２も容易に形成可能になる。さらに、離間領域７０に対してシリサイド化を防止するための高抵抗の酸素イオン注入領域８３を形成する。これにより、サリサイドプロセスによってゲート電極６５、ソース／ドレイン領域Ｓ／Ｄ及びボディーコンタクトのＰ＋領域７１を同時にシリサイド化してもショート等の問題を起こすことはない。デバイスの低抵抗化、高速動作に寄与する。
【００５４】
図１５（ａ），（ｂ）は、それぞれ本発明の第９実施形態に係る半導体装置の要部構成を示しており、ソース・タイ構造の部分空乏型ＳＯＩ  ＭＯＳＦＥＴの平面図、１５Ｂ−１５Ｂ線断面図である。前記図１４と同様の箇所には同一の符号を付して説明する。この第９実施形態の構成は、前記図１４に比べて、素子分離領域６２のパターン形状が、ソース・タイ構造用となっている点が異なる。その他の構成は図１４と同様である。
【００５５】
ソース・タイ構造用の素子分離領域６２のパターン形状は次のようである。少なくとも離間領域７０において、素子分離領域６２の境界の一方はゲート電極６５及びスペーサ６６を合わせた範囲内に設けられ、境界の他方はソースＳ側に設けられている。その他は図１４と同様構成であって、Ｐ＋領域７１とソース／ドレイン領域Ｓ／Ｄは離間領域７０を隔てて隣り合い、離間領域７０にはゲート電極６５の一方端部が含まれ、酸素イオン注入領域８３が設けられる。ゲート電極６５下のＰ−領域６３との接続経路７２を有している。
【００５６】
上記第９実施形態の構成実現のための製造方法の主な特徴は次のようである。ＳＯＩ基板６１に対し、ソース・タイ構造用の埋め込み素子分離領域６２を形成する。ゲート電極６５及び側壁（スペーサ）６６は、ボディーコンタクトの領域（Ｐ＋領域７１）への接続経路７２形成予定領域上に設けられるようにする。前記第８実施形態と同様に、ソース／ドレイン領域Ｓ／Ｄ及び離間領域７０を隔てた高濃度Ｐ＋領域の活性化熱処理前の段階で、酸素イオン注入領域８３を形成する。その後、所定の熱処理等を経て活性化し、ソース／ドレイン領域Ｓ／Ｄ、ボディーコンタクトのＰ＋領域７１が形成される。その後のシリサイド化工程、各コンタクト部の形成は前記第８実施形態で説明したのと同様である。
【００５７】
上記実施形態の構成及び方法においても、前記第６、第７実施形態と同様の効果が得られる。Ｐ＋領域７１とソース／ドレイン領域のＮ＋領域（及びＮ−領域）との接合箇所（ＰＮ接合箇所）がなくなり、接合容量成分が大幅に低減される。かつ、Ｐ＋領域７１はゲート電極６５の端部にも重なることはなく、しきい値（Ｖｔｈ）は変動し難くなり、特性の安定に寄与する。また、酸素イオン注入領域８３を設けたことにより、ソース・タイ構造としてシリサイド化する際に高信頼性が得られる。
【００５８】
上記各実施形態及び方法において、ゲート絶縁膜は酸化膜に限らず、高誘電体（Ｈｉｇｈ−ｋ）材料の利用等様々考えられる。ゲート電極のシリサイド物質も限定されずＮｉ等の利用等様々考えられる。また、各実施形態どうしの組み合わせも容易である。例えば、第１実施形態の図１の構成に、第６実施形態に係るシリサイド化を防止するマスク部材７３、または第８実施形態に係るシリサイド化を防止する酸素イオン注入領域８３を設けてもよい。第９実施形態の図１５の構成におけるシリサイド化を防止するマスク部材７３の代わりに、第８実施形態に係るシリサイド化を防止する酸素イオン注入領域８３を設けてもよい。また、各実施形態と逆導電型のＰチャネルのデバイスに対しても同様に形成可能である。
【００５９】
以上説明したように本発明によれば、ソース／ドレイン領域と隣り合うボディーコンタクトの不純物領域の間に離間領域を設ける。これにより、ＰＮ接合箇所がなくなり、接合容量成分が大幅に低減される。かつ、離間領域により、ボディーコンタクトの不純物領域はゲート電極の端部にも重なることはなく、しきい値（Ｖｔｈ）等、特性の安定に寄与する。また、離間領域にシリサイド化を防止する領域を設けることもでき、シリサイド等、低抵抗化層配置の安定化に寄与する。この結果、動作高速性、しきい値安定性がより向上するボディーコンタクト型のＳＯＩデバイスを有する半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の要部構成を示す各図。
【図２】第２実施形態に係る半導体装置の製造方法を示す第１断面図。
【図３】図２に続く第２断面図。
【図４】図３に続く第３断面図。
【図５】第３実施形態に係る半導体装置の要部構成を示す各図。
【図６】第４実施形態に係る半導体装置の要部構成を示す各図。
【図７】第５実施形態に係る半導体装置の要部構成を示す各図。
【図８】第６実施形態に係る半導体装置の要部構成を示す各図。
【図９】第７実施形態に係る半導体装置の製造方法を示す第１断面図。
【図１０】図９に続く第２断面図。
【図１１】図１０に続く第３断面図。
【図１２】図１１に続く第４断面図。
【図１３】図１２に続く第５断面図。
【図１４】第８実施形態に係る半導体装置の要部構成を示す各図。
【図１５】第９実施形態に係る半導体装置の要部構成を示す各図。
【符号の説明】
１０，６０…埋め込み絶縁膜、１１，６１…ＳＯＩ基板、１２，６２…素子分離領域、１２１，６２１…側壁酸化部、１２２，６２２…埋め込み部、１３，６３…Ｐ−領域、１４，６４…ゲート絶縁膜、１５，６５…ゲート電極、１６，６６…側壁（スペーサ）、１７１，６７１…Ｎ−領域、１７２，６７２…Ｎ＋領域、２０，７０…離間領域、２１，７１…Ｐ＋領域、２２，７２…接続経路、２３，７５…絶縁膜、２６，２７，７６〜７９…コンタクト部、３０，５０，７４…低抵抗化層（またはシリサイド層）、７３…マスク部材、８３…酸素イオン注入領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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