【手続補正書】
【提出日】平成22年1月5日(2010.1.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
シングルチップで構成される第１データプロセッサと、
上記第１データプロセッサとは異なるシングルチップで構成される第２データプロセッサと、
外部デバイスと、
一方を前記第１データプロセッサに接続され、他方を前記第２データプロセッサに接続される第１外部バスと、
一方を前記第２データプロセッサに接続され、他方を前記外部デバイスに接続される第２外部バスと、を含むデータ処理システムであって、
前記第２データプロセッサは、
動作状態と待機状態との間で遷移され、
前記動作状態のとき、命令をフェッチし、実行可能な中央処理装置と、
前記中央処理装置が接続される内部バスと、
前記第１外部バスに一方が接続され、前記内部バスに他方が接続可能な第１外部インタフェース回路と、
前記第２データプロセッサの待機状態のとき、一方を前記第１外部バスに接続され、他方を前記第２外部バスに接続される内部経路と、を自らのシングルチップの内部に有し、
前記動作状態のとき、前記第１データプロセッサは前記第１外部インタフェース回路を介して前記第２データプロセッサにアクセス可能であり、前記第２データプロセッサは信号を前記第２外部バスへ供給可能であり、
前記待機状態のとき、前記第１データプロセッサは前記内部経路を介して前記第２データプロセッサの前記内部バスをバイパスさせて前記第２外部バスにアクセス可能であるデータ処理システム。
【請求項２】
前記第２データプロセッサの待機状態とは、前記第２データプロセッサに含まれるクロック同期回路に対するクロック信号の供給が停止される状態である請求項１記載のデータ処理システム。
【請求項３】
前記クロック同期回路の一つとして、前記中央処理装置を含む請求項２記載のデータ処理システム。
【請求項４】
前記外部デバイスは、ＬＣＤコントローラであって、
前記待機状態のとき、前記第１データプロセッサは、前記第２データプロセッサの内部に配置される前記内部経路を介して前記ＬＣＤコントローラに時間表示制御を行うことが可能である請求項１乃至３の何れか１項記載のデータ処理システム。
【請求項５】
前記第１データプロセッサは、ベースバンド処理を行うプロセッサであって、
上記第２データプロセッサが待機状態の時、前記第１データプロセッサは前記内部経路を介して、前記第２外部バスへ画像表示情報の転送制御を行うことが可能である請求項１乃至３の何れか１項記載のデータ処理システム。
【請求項６】
前記第２データプロセッサの待機状態に応答して、前記クロック同期回路の全部又は一部への動作電源の供給を停止させる電源制御回路を更に含んで成る請求項４または５記載のデータ処理システム。
【請求項７】
第１データプロセッサと、
命令実行可能なＣＰＵを含む第２データプロセッサと、
一端を前記第１データプロセッサに接続され、他端を前記第２データプロセッサに接続される第１外部バスと、
一端を前記第２データプロセッサに接続され、他端を外部デバイスに接続される第２外部バスと、を有し、
前記第１データプロセッサと、前記第２データプロセッサとは、それぞれ異なる半導体集積回路として構成され、
前記第２データプロセッサは、
前記ＣＰＵに接続される内部バスと、
前記内部バスと前記第１外部バスとに接続される第１外部インタフェース回路と、
前記第１外部バスと前記第２外部バスと、に接続可能に配置された信号経路と、を有し、
前記第２データプロセッサは、前記ＣＰＵが命令実行可能な第１状態と、前記ＣＰＵの命令実行を抑止する第２状態とで遷移され、
前記第２状態のとき、前記第２データプロセッサの内部に配置される前記信号経路を介して前記第１外部バスと前記第２外部バスとが接続されるデータ処理システム。
【請求項８】
前記第２状態のとき、クロック同期回路へのクロック信号の供給を停止し、
前記ＣＰＵは、前記クロック同期回路の一つである請求項７記載のデータ処理システム。
【請求項９】
前記第１状態のとき、前記第２データプロセッサは、前記第２外部バスを介して、前記外部デバイスへ画像を取り扱うための処理が行われた所定の情報を供給可能である請求項８記載のデータ処理システム。
【請求項１０】
前記第２状態のとき、前記第１データプロセッサは、前記第２プロセッサの前記信号経路を介して、時刻表示などの制御を行うことが可能な請求項９記載のデータ処理システム。
【請求項１１】
前記第２状態のとき、前記ＣＰＵに対するクロック信号の供給が停止される請求項７記載のデータ処理システム。
【請求項１２】
前記第１状態のとき、前記第２データプロセッサは前記第２外部バスへアクセス可能であり、
前記第２状態のとき、前記第１データプロセッサは、前記信号経路および、前記第２データプロセッサの前記第２外部バスへ接続される外部端子を介して、前記第２外部バスへアクセス可能である請求項１１記載のデータ処理システム。
【請求項１３】
前記第１状態のとき、前記第２データプロセッサは、画像を取り扱うための信号処理が可能で、
前記信号処理の結果を、前記外部端子を介して前記第２外部バスへ供給可能である請求項１２記載のデータ処理システム。
【請求項１４】
前記第２データプロセッサは、さらに、
前記第１外部バスに接続可能な第１外部端子と、
前記第２外部バスに接続可能な第２外部端子と、
前記第２外部端子と前記内部バス、もしくは前記第２外部端子と前記信号経路との接続を切り換えるための切り換え回路と、を有し、
前記切り換え回路は、前記第１状態のとき、前記第２外部端子と前記内部バスとを接続し、前記第２状態のとき、前記第２外部端子と前記信号経路とを接続して前記データプロセッサの内部バスをバイパスする請求項１１記載のデータ処理システム。
【請求項１５】
前記第２状態のとき、前記ＣＰＵを含む内部回路の全部又は一部への電源供給を停止する請求項１０または１４記載のデータ処理システム。
【請求項１６】
第１半導体集積回路に形成される第１データプロセッサと、
中央処理装置、内部バスおよびメモリと、を内蔵し、第２半導体集積回路に形成される第２データプロセッサと、
第３半導体集積回路に形成される外部デバイスと、
前記第１データプロセッサと、前記第２データプロセッサとを接続する第１外部バスと、
前記第２データプロセッサと、前記外部デバイスとを接続する第２外部バスと、を含むデータ処理システムであって、
前記第２データプロセッサは、さらに、
前記第１外部バスと前記内部バスと、に接続可能な第１インタフェース回路と、
前記第１外部バスに接続される第１端子と、
前記第２外部バスに接続される第２端子と、
前記第１端子と前記第２端子とを半導体集積回路の内部で接続可能な信号経路と、を有し、
前記中央処理装置が命令を実行可能な第１状態と、前記中央処理装置が命令実行を抑止される第２状態とで動作状態を遷移可能とされ、
前記第２データプロセッサが前記第１状態のとき、前記第１データプロセッサは、前記第１外部バス及び前記第１端子を介して前記第１インタフェース回路へアクセス可能で、
前記第２データプロセッサが前記第２状態のとき、前記第１データプロセッサの制御に基づいて、前記信号経路を介して前記第１外部バスと前記第２外部バスと接続し、前記第１データプロセッサは前記信号経路を介して、前記第２外部バスに接続される前記外部デバイスにアクセス可能であるデータ処理システム。
【請求項１７】
前記第２データプロセッサは、さらに、前記内部バスと前記第２端子とに接続される第２インタフェース回路を有し、
前記第１状態のとき、前記中央処理装置は、前記第２インタフェース回路および前記第２端子を介して、前記第２外部バスにアクセス可能とされ、
前記第２状態のとき、前記中央処理装置へのクロック信号の供給が停止される状態である請求項１６記載のデータ処理システム。
【請求項１８】
前記第２状態のとき、前記第１データプロセッサは、時刻表示制御の情報を前記第１外部バスへ出力し、前記第１端子、前記信号経路及び前記第２端子を介して前記第２外部バスへ出力する請求項１７記載のデータ処理システム。
【請求項１９】
前記内部バスは、さらに、ＳＤＲＡＭに接続可能なＳＤＲＡＭインタフェース回路、液晶ディスプレイ装置に接続可能なＬＣＤインタフェース回路、メモリカードに接続可能なメモリカードインタフェース回路、シリアルインタフェース回路、揮発性メモリ、電気的に書き換え可能な不揮発性メモリ、及び汎用入出力ポート回路の中から選ばれた単数若しくは複数の回路が接続可能である請求項１８記載のデータ処理システム。
【請求項２０】
前記第２状態のとき、前記中央処理装置に対する動作電源供給が停止され、前記信号経路は電源が供給される請求項１９記載のデータ処理システム。