(57)【要約】【課題】半導体基板にスリップや欠陥を発生させることなく浅いｐｎ接合を形成することが可能な半導体装置の製造方法を提供する。【解決手段】シリコン基板に素子領域と素子分離領域を形成し、素子領域上にゲート絶縁膜とゲート電極を形成する。ゲート電極をマスクにソース・ドレイン不純物を注入したソース・ドレイン不純物領域を形成する。ソース・ドレイン不純物を拡散させることなく、ソース・ドレイン不純物領域の結晶性を回復させる熱処理を行なう。素子分離領域、シリコン基板とゲート電極の上に層間絶縁膜を形成する。層間絶縁膜では吸収されずにシリコン基板で吸収される光を、層間絶縁膜を介してシリコン基板に照射してシリコン基板を加熱し、ソース・ドレイン不純物を拡散させることなく、ソース・ドレイン不純物を活性化させる。【選択図】      図２
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【特許請求の範囲】
【請求項１】
シリコン基板に素子領域を分離する素子分離領域を形成することと、
前記素子領域の前記シリコン基板上にゲート絶縁膜を成膜することと、
前記ゲート絶縁膜の上にゲート電極を形成することと、
前記ゲート電極をマスクとしたイオン注入により、前記シリコン基板の表面を含む前記素子領域に、ソース・ドレイン不純物を注入したソース・ドレイン不純物領域を形成することと、
前記ソース・ドレイン不純物を拡散させることなく、前記ソース・ドレイン不純物領域の結晶性を回復させる熱処理を行なうことと、
前記素子分離領域、前記シリコン基板と前記ゲート電極の上に層間絶縁膜を形成することと、
前記層間絶縁膜では吸収されずに前記シリコン基板で吸収される光を、前記層間絶縁膜を介して前記シリコン基板に照射して前記シリコン基板を加熱し、前記ソース・ドレイン不純物を拡散させることなく、前記ソース・ドレイン不純物を活性化させることを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記ソース・ドレイン不純物領域を形成することの前に、
前記ゲート電極をマスクとしたイオン注入により、前記シリコン基板の表面を含む前記素子領域に、エクステンション不純物を注入したエクステンション不純物領域を形成することと、
前記エクステンション不純物を拡散させることなく、前記エクステンション不純物領域の結晶性を回復させる熱処理を行なうことと、
前記ゲート電極の側面に側壁スペーサを形成することをさらに有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記層間絶縁膜を形成することは、
前記素子分離領域、前記シリコン基板と前記ゲート電極の上にポーラスな膜を形成することであることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記層間絶縁膜を形成することは、
前記層間絶縁膜の表面を平坦化することを有することを特徴とする請求項１乃至３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
シリコン基板に炭化シリコン層または窒化シリコン層を形成することと、
前記シリコン基板に素子領域を分離する素子分離領域を形成することと、
前記素子領域の前記シリコン基板上にゲート絶縁膜を成膜することと、
前記ゲート絶縁膜の上にゲート電極を形成することと、
前記ゲート電極をマスクとしたイオン注入により、前記シリコン基板の表面を含む前記素子領域に、不純物を注入したソース・ドレイン不純物領域を形成することと、
前記シリコン基板で吸収される光を、前記シリコン基板に照射して前記シリコン基板を加熱し、前記不純物を拡散させることなく、前記不純物を活性化させることを有することを特徴とする半導体装置の製造方法。
【請求項６】
前記ソース・ドレイン不純物領域を形成することの前に、
前記ゲート電極をマスクとしたイオン注入により、前記シリコン基板の表面を含む前記素子領域に、エクステンション不純物を注入したエクステンション不純物領域を形成することと、
前記ゲート電極の側面に側壁スペーサを形成することをさらに有することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記エクステンション不純物を拡散させることなく、前記エクステンション不純物領域の結晶性を回復させる熱処理を行なうことをさらに有することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記光を前記層間絶縁膜を介して前記シリコン基板に照射して前記シリコン基板を加熱し、前記エクステンション不純物を拡散させることなく、前記エクステンション不純物を活性化させることをさらに有することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
前記ソース・ドレイン不純物領域を形成することは、前記炭化シリコン層または前記窒化シリコン層の上方に前記ソース・ドレイン不純物領域を形成することであることを特徴とする請求項１乃至８のいずれか１つに記載の半導体装置の製造方法。
【請求項１０】
前記炭化シリコン層または窒化シリコン層を形成することは、前記ゲート絶縁膜の下面から前記炭化シリコン層または前記窒化シリコン層の上面までの距離が、前記シリコン基板での前記光の波長の１．５倍より短いことであることを特徴とする請求項５乃至９のいずれか１つに記載の半導体装置の製造方法。
【請求項１１】
前記炭化シリコン層または窒化シリコン層を形成することは、
イオン注入により前記シリコン基板に炭素原子または窒素原子を注入することと、
前記シリコン基板を加熱し前記炭素原子または前記窒素原子と前記シリコン基板のシリコン原子を共有結合させることを有することを特徴とする請求項５乃至１０のいずれか１つに記載の半導体装置の製造方法。
【請求項１２】
前記炭素原子または窒素原子を注入することは、前記シリコン基板に表面から前記炭素原子または前記窒素原子を注入することであることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記炭素原子または窒素原子を注入することは、前記シリコン基板に裏面から前記炭素原子または前記窒素原子を注入することであることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１４】
前記炭化シリコン層または窒化シリコン層を形成することは、前記シリコン基板の裏面に前記炭化シリコン層または前記窒化シリコン層を形成することであることを特徴とする請求項５乃至９のいずれか１つに記載の半導体装置の製造方法。
【請求項１５】
複数の素子領域を有するシリコン基板と、
前記シリコン基板の表面に設けられ、前記素子領域を分離する素子分離領域と、
前記素子領域の前記シリコン基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたゲート電極と、
前記シリコン基板の表面を含む前記素子領域に設けられ、前記素子領域の導電型とは異なる導電型を有するソース・ドレイン不純物領域と、
前記ゲート絶縁膜の下方に設けられた炭化シリコン層または窒化シリコン層を有することを特徴とする半導体装置。
【請求項１６】
前記シリコン基板の表面を含む前記素子領域に設けられ、前記ゲート電極の下方に設けられ、前記ソース・ドレイン不純物領域に接し、前記ソース・ドレイン不純物領域の導電型と同じ導電型を有するエクステンション不純物領域をさらに有することを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記炭化シリコン層または前記窒化シリコン層は、前記ソース・ドレイン不純物領域の下方に設けられることを特徴とする請求項１５または請求項１６に記載の半導体装置。
【請求項１８】
前記炭化シリコン層または前記窒化シリコン層は、前記素子分離領域の下または下方に設けられることを特徴とする請求項１５乃至１７のいずれか１つに記載の半導体装置。
【請求項１９】
前記炭化シリコン層または前記窒化シリコン層は、前記シリコン基板の前記表面から裏面までの前記裏面よりに設けられることを特徴とする請求項１５乃至１８のいずれか１つに記載の半導体装置。
【請求項２０】
前記炭化シリコン層または前記窒化シリコン層は、前記シリコン基板の前記表面に対する裏面の上または近傍に設けられることを特徴とする請求項１５乃至１９のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高輝度光源で半導体装置を熱処理する半導体装置の製造方法に関し、高輝度光源で熱処理した半導体装置に関する。
【０００２】
【従来の技術】
半導体装置である大規模集積回路（ＬＳＩ）の性能向上は、集積度を高めること、すなわち半導体装置を構成する素子の微細化により実現できる。このため、ＬＳＩはまずます大規模化し、素子の微細化もさらに勢いを増して進んできている。そして、素子を微細化するためには、半導体基板の表面から２０ｎｍ以下程度の浅いところにｐｎ接合を形成する必要がある。素子が微細化されるに伴うより浅いｐｎ接合の形成は困難になってきている。
【０００３】
浅いｐｎ接合を形成するためには、浅い不純物拡散領域を形成する。浅い不純物拡散領域を形成する方法としては、まず、低加速エネルギーで不純物を半導体基板にイオン注入し、半導体基板を熱処理する。しかしながら、不純物であるｐ型ドーパントのボロン（Ｂ）、ｎ型ドーパントのリン（Ｐ）、砒素（Ａｓ）のイオン注入では、半導体基板のシリコン（Ｓｉ）中での拡散係数が大きいために、ハロゲンランプを用いたラピッドサーマルアニール（ＲＴＡ  ：Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）処理では、不純物が半導体基板の内方及び外方へ拡散してしまい、高濃度の不純物を有し浅い不純物拡散領域を半導体基板に形成することができない。一方、不純物の拡散を抑制すべく、ＲＴＡ処理での熱処理温度を下げると、高濃度の不純物の活性化は望めない。このように、高濃度の不純物が活性化して低抵抗であり浅い不純物拡散領域を半導体基板に形成することは困難であった。
【０００４】
近年、この困難を解決するために、不純物の活性化に必要な熱エネルギーを瞬時に供給することを目的に、キセノン（Ｘｅ）フラッシュランプを用いたフラッシュランプアニール法が検討されている。キセノンフラッシュランプは、管内にキセノンガスを封入した石英管を有し、コンデンサ等に蓄えられた電荷を管内で瞬時に放電させることで、例えば数１００μｓ〜数１００ｍｓの時間の範囲で高輝度の白色光を発光させることが可能である。この白色光は半導体基板に吸収され、半導体基板は瞬時に発熱し、不純物の活性化に必要な熱エネルギーを瞬時に得ることができる。このことにより、半導体基板に注入された不純物の濃度プロファイルを変化させずに、高濃度の不純物を活性化することができる。
【０００５】
キセノンフラッシュランプは、放電により発光するので、照射面積が広く半導体基板の全面を瞬時に照らし、一括で半導体基板を熱処理できる。半導体基板の全面が高速に昇温し降温するので、半導体基板に大きな熱応力が生じると考えられる。また、素子は凹凸を有する微細なパターンの異種材料から構成されているので、高輝度の白色光を半導体基板に照射すると、素子の異種材料の屈折率の違いにより、高輝度の白色光が屈折し半導体基板内で干渉し、高輝度の白色光が局所的に集中し局所的に温度の高い発熱点（ホットスポット）が形成されることが懸念される。素子の異種材料の加熱効率、比熱、熱伝導率、熱膨張率の違いにより、異種材料間に熱応力が生じると考えられる。これらのことにより、半導体基板にスリップや欠陥等の基板ダメージが発生し、半導体装置の生産歩留まりを低下させることが懸念される。
【０００６】
半導体基板に生じる熱応力を低減し、ホットスポットの発生を抑制するために、高輝度の白色光の照射前の半導体基板の基板予備加熱温度あるいはキセノンフラッシュランプの照射エネルギーを下げると、不純物の十分な活性化は期待できない。
【０００７】
半導体装置の製造方法において、層間絶縁膜の表面に光吸収膜を形成する技術が開示されている。層間絶縁膜の表面に形成された光吸収膜が発熱するので、ホットスポットは発生しにくいと考えられるが、半導体基板自体が発熱するわけでないので、半導体基板の効率的な瞬時の昇温を行なうことは困難である（例えば、特許文献１参照。）。
【０００８】
【特許文献１】
特開２０００−１３８１７７号公報（第１図）
【０００９】
【発明が解決しようとする課題】
本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、半導体基板にスリップや欠陥を発生させることなく浅いｐｎ接合を形成することが可能な半導体装置の製造方法を提供することにある。
【００１０】
また、本発明の目的は、半導体基板にスリップや欠陥がなく浅いｐｎ接合を有する半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】
上記問題点を解決するための本発明の第１の特徴は、シリコン基板に素子領域を分離する素子分離領域を形成することと、この素子領域のシリコン基板上にゲート絶縁膜を成膜することと、このゲート絶縁膜の上にゲート電極を形成することと、このゲート電極をマスクとしたイオン注入によりシリコン基板の表面を含む素子領域にソース・ドレイン不純物を注入したソース・ドレイン不純物領域を形成することと、このソース・ドレイン不純物を拡散させることなくソース・ドレイン不純物領域の結晶性を回復させる熱処理を行なうことと、素子分離領域、シリコン基板とゲート電極の上に層間絶縁膜を形成することと、この層間絶縁膜では吸収されずにシリコン基板で吸収される光を層間絶縁膜を介してシリコン基板に照射してシリコン基板を加熱しソース・ドレイン不純物を拡散させることなくソース・ドレイン不純物を活性化させることを有する半導体装置の製造方法にある。
【００１２】
本発明の第２の特徴は、シリコン基板に炭化シリコン層または窒化シリコン層を形成することと、シリコン基板に素子領域を分離する素子分離領域を形成することと、この素子領域のシリコン基板上にゲート絶縁膜を成膜することと、このゲート絶縁膜の上にゲート電極を形成することと、このゲート電極をマスクとしたイオン注入によりシリコン基板の表面を含む素子領域に不純物を注入したソース・ドレイン不純物領域を形成することと、シリコン基板で吸収される光をシリコン基板に照射してシリコン基板を加熱し不純物を拡散させることなく不純物を活性化させることを有する半導体装置の製造方法にある。
【００１３】
本発明の第３の特徴は、複数の素子領域を有するシリコン基板と、このシリコン基板の表面に設けられ素子領域を分離する素子分離領域と、この素子領域のシリコン基板上に設けられたゲート絶縁膜と、このゲート絶縁膜の上に設けられたゲート電極と、シリコン基板の表面を含む素子領域に設けられ素子領域の導電型とは異なる導電型を有するソース・ドレイン不純物領域と、ゲート絶縁膜の下方に設けられた炭化シリコン層または窒化シリコン層を有する半導体装置にある。
【００１４】
【発明の実施の形態】
次に、図面を参照して、本発明の実施の形態について説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。
【００１５】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体装置の製造方法を、半導体装置のＬＳＩの素子となるＣＭＯＳトランジスタの製造工程を例にして説明する。
【００１６】
まず、図１（ａ）に示すように、ｐ型シリコン（Ｓｉ）基板１のｎＭＯＳ領域内にｐウェル（ｗｅｌｌ）層３を形成し、ｐＭＯＳ領域内にｎウェル層２を形成する。ｐウェル層３の周囲とｎウェル層２の周囲に素子分離領域４乃至６を形成する。そして、ｐ型シリコン基板１の表面にゲート絶縁膜７になるシリコン酸化膜を形成する。
【００１７】
次に、図１（ｂ）に示すように、ゲート絶縁膜７上にゲート電極８となる多結晶シリコン膜を成膜する。多結晶シリコン膜を反応性イオンエッチング（ＲＩＥ）法によって選択的にエッチングし、ゲート電極８を形成する。
【００１８】
図１（ｃ）に示すように、ｐＭＯＳ領域にフォトレジスト膜１０を成膜する。フォトレジスト膜１０とｎＭＯＳ領域のゲート電極８をマスクとして、ｐ型シリコン基板１の表面のｎＭＯＳ領域にｎ型のイクステンション不純物となるＶ族原子、例えば砒素（Ａｓ）をイオン化し、イオン注入する。イオン注入の条件は、加速エネルギー１ｋｅＶ、ドーズ量１×１０１５ｃｍ−２である。このイオン注入により、ゲート電極８に隣接し、素子分離領域５と６に接し浅いｎ型イクステンション不純物領域９が形成される。フォトレジスト膜１０を除去する。
【００１９】
図１（ｄ）に示すように、ｎＭＯＳ領域にフォトレジスト膜１１を成膜する。フォトレジスト膜１１とｐＭＯＳ領域のゲート電極８をマスクとして、ｐ型シリコン基板１の表面のｐＭＯＳ領域にｐ型のイクステンション不純物となるＩＩＩ族原子、例えばボロン（Ｂ）をイオン化し、イオン注入する。イオン注入の条件は、加速エネルギー０．２ｋｅＶ、ドーズ量１×１０１５ｃｍ−２である。このイオン注入により、ゲート電極８に隣接し、素子分離領域４と５に接し浅いｐ型イクステンション不純物領域１２が形成される。フォトレジスト膜１１を除去する。
【００２０】
次に、ハロゲンランプを熱源として、ｐ型シリコン基板１のＲＴＡ処理を行なう。ＲＴＡ処理の条件は、図３に示すように、ＲＴＡ処理の際のｐ型シリコン基板１の基板温度とＲＴＡ処理の加熱時間が斜線のプロセスウィンドウ１９内に入るように設定される。このことにより、不純物の不純物拡散長を１０ｎｍ以下にできる。なお、このプロセスウィンドウ１９の境界線は、式１で表すことができる。より好ましくは、基板温度を９００℃以下に設定し、加熱時間を３０秒以下に設定することが望ましい。このことにより、不純物の不純物拡散長を５ｎｍ以下にできる。このＲＴＡ処理では、不純物がシリコン基板１の深くまで拡散することない。また、イオン注入でシリコン基板１に発生した結晶欠陥を消滅させることができる。この結晶欠陥の消滅により後の製造工程でシリコン基板１が昇温した際に不純物が拡散するのを抑制することができる。しかし、基板温度が低いので、不純物を十分に活性化させることはできない。
【００２１】
（加熱時間（（秒））＝６＊１０−１３ｅｘｐ｛３．７４＊１０＋４／（（基板温度（℃））＋２７５）｝  …（１）
窒化シリコン（Ｓｉ３Ｎ４）膜及び酸化シリコン（ＳｉＯ２）膜を減圧気相成長（ＬＰＣＶＤ：Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により順次堆積する。ＲＩＥ法により、窒化シリコン膜及び酸化シリコン膜をエッチングし、窒化シリコン膜及び酸化シリコン膜をゲート電極８とゲート絶縁膜７の側面に選択的に残置させる。このことにより、図２（ｅ）に示すように、窒化シリコン膜及び酸化シリコン膜の多層構造の側壁スペーサ１３が形成できる。
【００２２】
図２（ｆ）に示すように、ｐＭＯＳ領域をフォトレジスト膜でマスクして、ゲート電極８と側壁スペーサ１３をマスクとして、ｎＭＯＳ領域にｎ型のソース・ドレイン不純物となるＶ族原子、例えば燐（Ｐ）をイオン化しイオン注入する。イオン注入の条件は、加速エネルギー１５ｋｅＶ、ドーズ量３×１０１５ｃｍ−２である。同様に、ｎＭＯＳ領域をフォトレジスト膜でマスクして、ｐＭＯＳ領域にｐ型のソース・ドレイン不純物となるＩＩＩ族原子、例えばボロンをイオン化しイオン注入する。イオン注入の条件は、加速エネルギー４ｋｅＶ、ドーズ量３×１０１５ｃｍ−２である。これらのイオン注入により、ゲート電極８の端部から離間し素子分離領域４乃至６とイクステンション不純物領域９と１２に接した深いソース・ドレイン不純物領域１４と１５が、シリコン基板１内に形成される。また、これらのイオン注入により、ゲート電極８中にもｎＭＯＳ領域では燐が、ｐＭＯＳ領域ではボロンが注入される。
【００２３】
次に、ハロゲンランプを熱源として、ｐ型シリコン基板１のＲＴＡ処理を行なう。ＲＴＡ処理の条件は、図３に示すように、ＲＴＡ処理の際のｐ型シリコン基板１の基板温度とＲＴＡ処理の加熱時間が斜線のプロセス条件領域１９内に入るように設定される。このことにより、不純物の不純物拡散長を１０ｎｍ以下にできる。より好ましくは、基板温度を９００℃以下に設定し、加熱時間を３０秒以下に設定することが望ましい。このことにより、不純物の不純物拡散長を５ｎｍ以下にできる。このＲＴＡ処理では、不純物がシリコン基板１の深くまで拡散することない。また、イオン注入でシリコン基板１に発生した結晶欠陥を消滅させることができる。この結晶欠陥の消滅により後の製造工程でシリコン基板１が昇温した際に不純物が拡散するのを抑制することができる。しかし、基板温度が低いので、ソース・ドレイン不純物領域１４と１５に注入された不純物を十分に活性化させることはできない。
【００２４】
図２（ｇ）に示すように、ＬＰＣＶＤ法により窒化シリコン膜１６を膜厚３０ｎｍ程度成膜する。さらに、ＬＰＣＶＤ法により酸化シリコン膜１７を膜厚５００ｎｍ程度成膜する。このことにより、窒化シリコン膜１６と酸化シリコン膜１７の積層の層間絶縁膜が形成できる。
【００２５】
シリコン基板１を加熱して、シリコン基板１の基板予備加熱温度を４５０℃まで上昇させ、４５０℃に維持する。図２（ｈ）に示すように、シリコン基板１の表面の上方でキセノンフラッシュランプを発光させ、シリコン基板１の表面の上方からシリコン基板１の全面の表面にキセノンフラッシュランプ光１８を照射した。キセノンフラッシュランプ光１８のシリコン基板１上での照射エネルギー密度は３５Ｊ／ｃｍ２であり、キセノンフラッシュランプ光１８の照射時間は１ｍｓであった。照射されたキセノンフラッシュランプ光１８は、窒化シリコン膜１６、酸化シリコン膜１７と側壁スペーサ１３を透過し、ゲート電極８とシリコン基板１内のイクステンション不純物領域９、１２とソース・ドレイン不純物領域１４、１５で吸収される。キセノンフラッシュランプ光１８を吸収したゲート電極８と不純物領域９、１２、１４と１５は発熱し、昇温する。ゲート電極８と不純物領域９、１２、１４と１５の温度は１０００℃を超えると考えられ、この温度により、ゲート電極８と不純物領域９、１２、１４と１５に注入された不純物は活性化される。この活性化によりゲート電極８と不純物領域９、１２、１４と１５を低抵抗化できる。なお、キセノンフラッシュランプ光１８の光源の発光時間は１００ｍｓ以下であることが望ましい。このことにより、シリコン基板１を昇温しすぎることはない。より望ましくは１ｍｓ以下にすることである。このことにより、ゲート電極８と不純物領域９、１２、１４と１５のみを昇温させることができる。光源の照射エネルギー密度は１００Ｊ／ｃｍ２以下であることが望ましい。このことによっても、シリコン基板１を昇温しすぎることはない。基板予備加熱温度は６００℃以下であることが望ましい。このことによっても、シリコン基板１を昇温しすぎることはない。
【００２６】
この後、ゲート電極８とソース・ドレイン不純物領域１４と１５の上の層間絶縁膜にコンタクトホールを開口した。コンタクトホールを介してゲート電極８にゲート配線を接続した。コンタクトホールを介してソース・ドレイン不純物領域１４と１５にソース・ドレイン電極を接続した。以上により、半導体装置を完成させた。
【００２７】
第１の実施の形態の半導体装置の製造方法で製造した半導体装置では、シリコン基板１に結晶欠陥等のダメージは形成されなかった。ゲート電極８と不純物領域９、１２、１４と１５に注入された不純物も十分に活性化されたので、ゲート電極８と不純物領域９、１２、１４と１５のシート抵抗は低減し、シリコン基板１のウェーハに配置された複数の素子におけるこのシート抵抗の面内ばらつきσも１％未満に抑えられた。このように、半導体装置の素子特性が向上した。
【００２８】
図４に示すように、シリコン基板１のウェーハに配置された複数の素子におけるｎＭＯＳ領域のｐウェル３と不純物領域９、１４のｐｎ接合の接合リーク電流のウェーハ面内の面内分布の累積確率から、第１の実施の形態の半導体装置の方が比較例の半導体装置よりも接合リーク電流が小さく良好なｐｎ接合が形成されていると考えられる。
【００２９】
なお、比較例の半導体装置は、第１の実施の形態の半導体装置の製造方法の一部を変更して製造した。変更した箇所は３箇所である。第１の変更箇所は、層間絶縁膜の形成後のフラッシュランプ光の照射を行わないことである。第２の変更箇所は、図１（ｄ）のイクステンション不純物の注入後に、ハロゲンランプのＲＴＡ処理に換えて、第１の実施の形態と同じ条件でフラッシュランプ光の照射を行うことである。第３の変更箇所は、図２（ｆ）のソース・ドレイン不純物の注入後に、ハロゲンランプのＲＴＡ処理に換えて、第１の実施の形態と同じ条件でフラッシュランプ光の照射を行うことである。
【００３０】
比較例の半導体装置では、シリコン基板１であるウェーハ面内でソース・ドレイン不純物領域１４、１５のシート抵抗の面内ばらつきσが大きい場合があり、ソース・ドレイン不純物領域１４、１５の注入された不純物の活性化が十分でないことによると考えられた。また、接合リーク電流が大きくなるには、シリコン基板１の内部に、部分的な溶融による変形や、スリップ、積層欠陥、転位等の結晶欠陥による基板ダメージが発生しているためであることが分かった。
【００３１】
同様に、図５に示すように、シリコン基板１のウェーハに配置された複数の素子におけるｐＭＯＳ領域のｎウェル２と不純物領域１２、１５のｐｎ接合の接合リーク電流のウェーハ面内の面内分布の累積確率より、第１の実施の形態の半導体装置の方が比較例の半導体装置よりも接合リーク電流が小さく良好なｐｎ接合が形成されていると考えられる。
【００３２】
これより、図６に示すように、基板予備加熱温度と照射エネルギー密度に対して、低抵抗で低リーク電流の不純物領域９、１２、１４と１５を形成できるプロセスウィンドウ２０が存在することがわかった。基板予備加熱温度と照射エネルギー密度が大きすぎるとシリコン基板１にスリップやクラックが発生する。基板予備加熱温度と照射エネルギー密度が小さすぎるとシリコン基板１に注入された不純物に対して十分な活性化ができない。また、基板予備加熱温度を高くすると、照射エネルギー密度を低減できることがわかった。これは、基板予備加熱温度を高くすると、スリップ等が発生する照射エネルギー密度が低くなり、同時に、十分な活性化に必要な照射エネルギー密度も低くなるからである。なお、第１の実施の形態で半導体装置を製造した際のプロセス条件は、図６の点２２に相当し、プロセスウィンドウ２０の中にあった。
【００３３】
一方、図７に示すように、比較例の半導体装置を製造するためのプロセスウィンドウ２１は、図６の第１の実施の形態のプロセスウィンドウ２０より狭いことが分かった。そして、比較例で半導体装置を製造した際のプロセス条件は、点２２に相当し、プロセスウィンドウ２１の外にあった。
【００３４】
比較例の半導体装置を製造するためのプロセスウィンドウ２１が、図６の第１の実施の形態のプロセスウィンドウ２０より狭い理由は、以下のように考えられた。
【００３５】
半導体装置の素子を構成する材料の屈折率ｎは多く１．４〜５．０の間に分布している。例えば、シリコン基板１のシリコンの屈折率ｎは４．１である。ゲート電極８のポリシリコン（ｐｏｌｙ−Ｓｉ）の屈折率ｎは、３．８〜４．６である。素子分離領域４乃至６、ゲート絶縁膜７、側壁スペーサ１３と層間絶縁膜１７の酸化シリコン（ＳｉＯ２）の屈折率ｎは、１．５である。層間絶縁膜１６と側壁スペーサ１３の窒化シリコン（Ｓｉ３Ｎ４）の屈折率ｎは、２．０である。
【００３６】
比較例では、層間絶縁膜１６、１７を形成する前にフラッシュランプ光１８を照射するわけだが、フラッシュランプ光１８は、その波長が可視光から赤外にわたる連続スペクトルになっている。そして、波長によって屈折率ｎは変化するので、波長毎に屈折角は異なる。被処理基板であるシリコン基板１は、バンド構造に起因した吸収スペクトルを有している。この吸収スペクトルから、シリコン基板１は、可視光は吸収するが、赤外の光は吸収しないことがわかる。これらのことから、層間絶縁膜１６、１７を経由することなく、屈折率ｎが１の雰囲気からシリコン基板１へフラッシュランプ光１８が入射すると、シリコン基板１の表面において、フラッシュランプ光１８の特に赤外の光は、異なる波長の光の間では異なる屈折率により収束し、この収束によりシリコン基板１は局所的に発熱すると考えられる。
【００３７】
さらに、図８に示すように、雰囲気からシリコン基板１へフラッシュランプ光１８が入射すると、同じ波長の光の間では、ゲート電極８の下のシリコン基板１の表面を複数の同期した二次波源３１乃至３３として干渉を引き起こす。フラッシュランプ光１８の二次光源３２から出射した光が素子分離領域４で反射する場合、この反射の反射光の光源は二次光源３１、３３とみなすことができる。このことから、二次波源３１乃至３３から出射される同期して同波長の３つの伝搬波の重ね合わせると、ホットスポット２６乃至２９で３つの伝搬波の位相が一致することがわかる。このことにより、このホットスポット２６乃至２９では、３つの伝搬波を重ね合え合わせた振幅の最大の振幅が得られる。そして、最大の光エネルギーが得られる。このホットスポット２６乃至２９で局所的に発熱し、スリップやクラックの原因になると考えられる。ホットスポット２６、２７は二次光源３２から１．５波長離れ、ホットスポット２８は２．５波長離れ、ホットスポット２９は６．５波長離れている。具体的に、ホットスポット２６、２７のシリコン基板１の表面からの深さは、二次光源３２の波長を、キセノンフラッシュランプ光１８のピーク波長でありシリコンのバンド構造起因の臨界点付近である可視光の４００ｎｍとすると約１５０ｎｍである。
【００３８】
一方、第１の実施の形態では、層間絶縁膜１６、１７を形成した後にフラッシュランプ光１８を照射する。フラッシュランプ光１８は、雰囲気から層間絶縁膜１６、１７を経由してシリコン基板１へ照射される。凸部であるゲート電極８の間の凹部に層間絶縁膜１６、１７を配置している。層間絶縁膜の酸化シリコン膜１７の屈折率ｎは１．５であり、窒化シリコン膜１６の屈折率ｎは、２．０である。この凹部に雰囲気に換えて、層間絶縁膜１６、１７を配置したことにより、凹部の屈折率とゲート電極８の屈折率の差を小さくすることができるために、二次光源３１乃至３３を生じにくくし、光の干渉性を生じにくくできる。このことにより、ホットスポット２６乃至２９の発生を抑制し、発熱の強度を低くすることができる。そして、シリコン基板１を均等に昇温できる均熱性を向上でき、スリップやクラック等のダメージを低減できる。
【００３９】
また、第１の実施の形態では、フラッシュランプ光１８を吸収する光吸収膜がシリコン基板１の上方にないので、フラッシュランプ光１８を直接シリコン基板１に照射し発熱させることが出来る。このため、小さい光エネルギーで効率的な加熱を行なうことができる。なお、層間絶縁膜の窒化シリコン膜１６及び酸化シリコン膜１７のフラッシュランプ光１８の吸収係数は、ほぼ０である。このため、フラッシュランプ光１８は、光エネルギーを大きく損失させることなく、シリコン基板１にエネルギーを伝達させることができる。また、光吸収膜を使用していないので、光照射後の光吸収膜の剥離の工程は不要である。
【００４０】
なお、層間絶縁膜の窒化シリコン１６は、プラズマＣＶＤ法により形成してもよい。また、層間絶縁膜の酸化シリコン１７は、プラズマＣＶＤ法あるいは塗布法により形成してもよい。そして、シリコン基板１上に成膜する層間絶縁膜は、窒化シリコン１６や酸化シリコン１７に限らない。例えば、酸窒化シリコン（ＳｉＯＮ）膜、ＰＳＧ（Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＢＳＧ（Ｂｏｒｏ−Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＳｉＨ４膜のような誘電体膜でも良い。さらに、ポリシラザン膜、ポリアリレン膜、ポリアリレンエーテル膜、ポリメチルシロキサン膜のような有機膜でも良い。また、層間絶縁膜の窒化シリコン１６や酸化シリコン１７、これらの誘電体膜や有機膜をポーラスにしてもよい。ポーラスにすることにより、フラッシュランプ光１８は、層間絶縁膜内で光散乱する。このようにすることで、シリコン基板１にフラッシュランプ光１８が到達する直前に光が散乱するため、シリコン基板１内での光の干渉性は弱まり、光エネルギーが集中することによるホットスポット２６乃至２９の発生を抑制することができる。なお、ポーラスな膜を形成するためには成膜速度を速くすればよい。
【００４１】
また、フラッシュランプ光１８を層間絶縁膜内で光散乱させる他の方法としては、層間絶縁膜の膜表面に、例えば、ケミカルメカニカルポリッシング（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により微細な凹凸を形成してもよい。この微細な凹凸は、フラッシュランプ光１８を光散乱させることができる。この微細な凹凸は、シリコン基板１上に形成されたゲート電極８の凸部の繰り返しパターンよりも短い周期である。
【００４２】
また、第１の実施の形態では、図１（ｄ）及び図２（ｆ）の各々のイオン注入の後にハロゲンランプのＲＴＡ処理として、基板温度は９００℃以下、加熱時間は３０秒以下を例にして説明したが、これに限定したものではなく、これらのＲＴＡ処理を省略してもよい。側壁スペーサ１３の形成時と層間絶縁膜の形成時にシリコン基板１を昇温することによって、これらのＲＴＡ処理を兼ねることができるからである。
【００４３】
第１の実施の形態では、半導体装置の製造方法における熱処理方法において、高輝度の光源を用いて熱処理を行なう前に、半導体装置の素子のゲート電極８のような微細で凸な素子パターンを有するシリコン基板１の表面に、雰囲気より高屈折率な、あるいは光散乱性を有する膜を形成する。このことにより、シリコン基板１にダメージを発生させることなく、高輝度の光源を用いた熱処理を行なうことができる。
【００４４】
これは、微細で凸な素子パターン間を層間絶縁膜で埋めることで、微細で凸な素子パターンとその周囲の屈折率の差を小さくすることができるために、シリコン基板内での光の干渉性は弱まり、光エネルギーが集中するホットスポットの発生を抑制し、集中した光エネルギーの強度を低減することが可能となる。このことは、ポーラス性を有する層間絶縁膜を用いたり、層間絶縁膜の表面に素子パターンの間隔よりも微細な凹凸をつけたりすることによっても、シリコン基板１に光が到達する直前に光が散乱されるため同様な効果を得ることができる。
【００４５】
ホットスポットの発生が抑制される結果、シリコン基板１にダメージを与えることなく、均等にシリコン基板を昇温でき、半導体装置の素子の電気特性のばらつきが抑制される。さらに、半導体装置の素子の微細化が容易になるため、高性能なＭＯＳトランジスタを製造することができる。
【００４６】
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体装置を、半導体装置のＬＳＩの素子となるＣＭＯＳトランジスタを例にして説明する。
【００４７】
第２の実施の形態に係る半導体装置は、図９に示すように、シリコン基板１と、素子分離領域４乃至６と３７乃至３９と、ゲート絶縁膜７と、ゲート電極８と、ソース・ドレイン不純物領域１４、１５と、エクステンション不純物領域９、１２と、炭化シリコン層または窒化シリコン層３５、３６を有する。
【００４８】
シリコン基板１は、ｎＭＯＳ領域とｐＭＯＳ領域の複数の素子領域を有する。ｎＭＯＳ領域のシリコン基板１にｐウェル３が配置されている。ｐＭＯＳ領域のシリコン基板１にｎウェル２が配置されている。
【００４９】
素子分離領域４乃至６と３７乃至３９は、シリコン基板１の表面に設けられ、ｎＭＯＳ領域とｐＭＯＳ領域の素子領域を分離する。素子分離領域３７乃至３９は、シリコンと共有結合した炭素または窒素を含んでいる。
【００５０】
ゲート絶縁膜７は、ｎＭＯＳ領域とｐＭＯＳ領域の素子領域の前記シリコン基板１上に設けられる。
【００５１】
ゲート電極８は、ゲート絶縁膜７の上に設けられる。
【００５２】
ソース・ドレイン不純物領域１４、１５は、シリコン基板１の表面を含むｎＭＯＳ領域とｐＭＯＳ領域の素子領域に設けられる。ソース・ドレイン不純物領域１４の導電型はｎ型であり、ｎＭＯＳ領域の素子領域のｐウェルの導電型とは異なる。ソース・ドレイン不純物領域１５の導電型はｎ型であり、ｐＭＯＳ領域の素子領域のｎウェルの導電型とは異なる。
【００５３】
エクステンション不純物領域９、１２は、シリコン基板１の表面を含む素子領域に設けられ、ゲート電極８の下方に設けられ、ソース・ドレイン不純物領域１４、１５に接する。エクステンション不純物領域９の導電型はｎ型であり、ソース・ドレイン不純物領域１４の導電型と同じ導電型である。エクステンション不純物領域１２の導電型はｐ型であり、ソース・ドレイン不純物領域１５の導電型と同じ導電型である。
【００５４】
炭化シリコン層または窒化シリコン層３５、３６は、ゲート絶縁膜７の下方に設けられ、ソース・ドレイン不純物領域１４、１５の下方に設けられている。また、炭化シリコン層または窒化シリコン層３５、３６は、素子分離領域４乃至６と３７乃至３９の下または下方に設けられている。
【００５５】
第２の実施の形態の半導体装置では、炭化シリコン層または窒化シリコン層３５、３６により、半導体装置の製造方法における熱処理の際に発生する応力に耐えることができる。また、シリコン基板１の素子領域だけでなく、炭化シリコン層３５、３６と、シリコンと共有結合した炭素を含んでいる素子分離領域３７乃至３９も、光エネルギーにより発熱するので、シリコン基板１を均等に加熱することができる。
【００５６】
第２の実施の形態に係る半導体装置の製造方法を、半導体装置のＬＳＩの素子となるＣＭＯＳトランジスタの製造工程を例にして説明する。
【００５７】
まず、図１０（ａ）に示すように、ｐ型シリコン（Ｓｉ）基板１のｎＭＯＳ領域内にｐウェル（ｗｅｌｌ）層３を形成し、ｐＭＯＳ領域内にｎウェル層２を形成する。ｐウェル層３の周囲とｎウェル層２の周囲に素子分離領域４乃至６を形成する。
【００５８】
次に、図１０（ｂ）に示すように、炭素原子または窒素原子をイオン化し、加速エネルギー１００ｋｅＶ，  ドーズ量１×１０１５ｃｍ−２の条件で、シリコン基板１にイオン注入する。シリコン基板１を、基板温度１０００℃で１時間程度加熱する。この加熱処理により、炭化シリコン層または窒化シリコン層３５、３６がシリコン基板１内に形成される。シリコン原子と炭素原子の共有結合（Ｓｉ−Ｃ）、または、シリコン原子と窒素原子の共有結合（Ｓｉ−Ｎ）を有する素子分離領域３７乃至３９が素子分離領域４乃至６の下に形成される。なお、炭素または窒素が注入されるシリコン基板１の表面からの深さは１００ｎｍ以上の深さであることが望ましい。このことにより、素子特性が劣化することがない。注入される炭素または窒素の濃度が１×１０１９〜１×１０２２ｃｍ−３となるように注入することが望ましい。このことにより、シリコン基板１に結晶欠陥を発生させることなく屈折率を換えることができる。
【００５９】
次は、図１０（ｃ）に示すように、ゲート絶縁膜７とゲート電極８を形成する。ゲート絶縁膜７とゲート電極８の形成は、図１（ｂ）の第１の実施の形態の半導体装置の製造方法と同様に実施することができる。
【００６０】
図１１（ｄ）に示すように、浅いｎ型イクステンション不純物領域９を形成する。ｎ型イクステンション不純物領域９の形成は、図１（ｃ）の第１の実施の形態の半導体装置の製造方法と同様に実施することができる。
【００６１】
図１１（ｅ）に示すように、浅いｐ型イクステンション不純物領域１２を形成する。ｐ型イクステンション不純物領域１２の形成は、図１（ｄ）の第１の実施の形態の半導体装置の製造方法と同様に実施することができる。
【００６２】
シリコン基板１を加熱して、シリコン基板１の基板予備加熱温度を４５０℃まで上昇させ、４５０℃に維持する。図１１（ｆ）に示すように、キセノンフラッシュランプにより、キセノンフラッシュランプ光１８をシリコン基板１の表面に照射する。照射条件としては、例えば、照射時間は１ｍｓとし、照射エネルギー密度は３５Ｊ／ｃｍ２とする。この照射により、イオン注入されたイクステンション不純物が活性化されるとともに、イクステンション不純物領域９、１２の結晶欠陥が回復する。ゲート電極８に隣接する浅いイクステンション不純物領域９、１２を低抵抗化することはできる。なお、この照射は、ハロゲンランプを用いたＲＴＡ処理に換えることができる。このＲＴＡ処理の条件は、第１の実施の形態の半導体装置の製造方法の図１（ｄ）のハロゲンランプを用いたＲＴＡ処理と同じである。このＲＴＡ処理では、イクステンション不純物がシリコン基板１の深くまで拡散されることなく、イクステンション不純物領域９、１２の結晶欠陥が回復する。しかし、イクステンション不純物が十分に活性化しない場合がある。
【００６３】
図１２（ｇ）に示すように、側壁スペーサ１３を形成する。側壁スペーサ１３の形成は、図２（ｅ）の第１の実施の形態の半導体装置の製造方法と同様に実施することができる。
【００６４】
図１２（ｈ）に示すように、ソース・ドレイン不純物領域１４と１５を形成する。また、ゲート電極８中にｎＭＯＳ領域では燐を、ｐＭＯＳ領域ではボロンのイオンを注入する。ソース・ドレイン不純物領域１４と１５の形成と、イオン注入は、図２（ｆ）の第１の実施の形態の半導体装置の製造方法と同様に実施することができる。
【００６５】
シリコン基板１を加熱して、シリコン基板１の基板予備加熱温度を４５０℃まで上昇させ、４５０℃に維持する。図１２（ｉ）に示すように、キセノンフラッシュランプにより、キセノンフラッシュランプ光１８をシリコン基板１の表面に照射する。照射条件としては、例えば、照射時間は１ｍｓとし、照射エネルギー密度は３５Ｊ／ｃｍ２とする。この照射により、イオン注入されたソース・ドレイン不純物とゲート電極８に注入された不純物が活性化されるとともに、ソース・ドレイン不純物領域１４、１５とゲート電極８の結晶欠陥が回復する。ゲート電極８に隣接する深いソース・ドレイン不純物領域１４、１５とゲート電極８を低抵抗化することはできる。なお、キセノンフラッシュランプ光１８の発光時間は１００ｍｓ以下が望ましい。このことにより、ソース・ドレイン不純物領域１４、１５とゲート電極の全体を発熱させることができる。より望ましくは１ｍｓ以下に設定する。このことにより、ソース・ドレイン不純物領域１４、１５を局所的に発熱させることができる。キセノンフラッシュランプ光１８の照射エネルギー密度は１００Ｊ／ｃｍ２以下であることが望ましい。このことにより、ソース・ドレイン不純物領域１４、１５を局所的に発熱させることができる。基板予備加熱温度は、６００℃以下であることが望ましい。このことにより、この予備加熱時の不純物の再拡散を抑えることができる。
【００６６】
最後に、図９に示すように、窒化シリコン膜１６と酸化シリコン膜１７の積層の層間絶縁膜を形成する。窒化シリコン膜１６と酸化シリコン膜１７の形成は、図２（ｇ）の第１の実施の形態の半導体装置の製造方法と同様に実施することができる。なお、層間絶縁膜は、常圧ＣＶＤ法により成膜温度４００℃で、全面にシリコン酸化膜を形成してもよい。この後、ゲート電極８とソース・ドレイン不純物領域１４と１５の上の層間絶縁膜にコンタクトホールを開口した。コンタクトホールを介してゲート電極８にゲート配線を接続した。コンタクトホールを介してソース・ドレイン不純物領域１４と１５にソース・ドレイン電極を接続した。以上により、半導体装置を完成させた。
【００６７】
第２の実施の形態の半導体装置では、シリコン基板１に結晶欠陥等のダメージは形成されなかった。ゲート電極８と不純物領域９、１２、１４と１５に注入された不純物も十分に活性化されたので、ゲート電極８と不純物領域９、１２、１４と１５のシート抵抗は低減し、シリコン基板１のウェーハに配置された複数の素子におけるこのシート抵抗の面内ばらつきσも１％未満に抑えられた。シリコン基板１のウェーハに配置された複数の素子におけるｎＭＯＳ領域のｐウェル３と不純物領域９、１４のｐｎ接合の接合リーク電流のウェーハ面内の面内分布の累積確率から、接合リーク電流が小さく良好なｐｎ接合が形成されていると考えられた。このように、半導体装置の素子特性が向上した。
【００６８】
また、図１３に示すように、基板予備加熱温度と照射エネルギー密度に対して、低抵抗で低リーク電流の不純物領域９、１２、１４と１５を形成できるプロセスウィンドウ４３が存在することがわかった。基板予備加熱温度と照射エネルギー密度が大きすぎるとシリコン基板１にスリップやクラックが発生する。基板予備加熱温度と照射エネルギー密度が小さすぎるとシリコン基板１に注入された不純物に対して十分な活性化ができない。また、基板予備加熱温度を高くすると、照射エネルギー密度を低減できることがわかった。これは、第１の実施の形態の図６のプロセスウィンドウ２０と同様の傾向であった。また、第１の実施の形態の図６のプロセスウィンドウ２０と比べて、プロセスウィンドウ４３は、照射エネルギー密度がより大きい領域まで広がっている。なお、第２の実施の形態で半導体装置を製造した際のプロセス条件は、図１３の点２２に相当し、プロセスウィンドウ４３の中にあった。
【００６９】
第２の実施の形態の半導体装置を製造するためのプロセスウィンドウ４３が広い理由は、以下のように考えられた。
【００７０】
半導体装置の素子を構成する材料の屈折率ｎは多く１．４〜５．０の間に分布している。この素子にフラッシュランプ光１８を照射すると、フラッシュランプ光１８は、その波長が可視光から赤外にわたる連続スペクトルになっており、波長によって屈折率ｎは変化するので、波長毎に屈折角は異なる。また、被処理基板であるシリコン基板１は、バンド構造に起因した吸収スペクトルを有している。この吸収スペクトルから、シリコン基板１は、可視光は吸収するが、赤外の光は吸収しないことがわかる。これらのことから、屈折率ｎが１の雰囲気からシリコン基板１や素子分離領域４乃至６へフラッシュランプ光１８が入射すると、シリコン基板１と素子分離領域４乃至６の表面において、フラッシュランプ光１８の特に赤外の光は、レンズ効果、すなわち、異なる波長の光の間では異なる屈折率により収束し、このレンズ効果によりシリコン基板１は局所的に発熱すると考えられる。
【００７１】
さらに、図１４に示すように、図８と同様に、ホットスポット２６乃至２９が発生する位置に、炭化シリコン層または窒化シリコン層３５、３６を配置する。すなわち、炭化シリコン層または窒化シリコン層３５、３６の上面４１を、ホットスポット２６と２７よりシリコン基板１の表面に近いところに配置する。炭化シリコン層または窒化シリコン層３５、３６の下面４２を、ホットスポット２９よりシリコン基板１の表面に遠いところに配置する。ホットスポット２６乃至２９が発生する位置で、材料をシリコンから炭化シリコンまたは窒化シリコンに換えることで、屈折率が換わるので、ホットスポット２６乃至２９が形成されない。
【００７２】
ホットスポット２６、２７は二次光源３２から１．５波長離れ、ホットスポット２８は２．５波長離れ、ホットスポット２９は６．５波長離れている。具体的に、ホットスポット２６、２７のシリコン基板１の表面からの深さは、二次光源３２の波長を可視光の４００ｎｍとすると約１５０ｎｍである。ホットスポット２８のシリコン基板１の表面からの深さは、二次光源３２の波長を可視光の４００ｎｍとすると約２５０ｎｍである。ホットスポット２９のシリコン基板１の表面からの深さは、二次光源３２の波長を可視光の４００ｎｍとすると約６５０ｎｍである。以上から、炭化シリコン層または窒化シリコン層３５、３６の上面４１は、シリコン基板１の表面から約１５０ｎｍより浅いことが望ましく。さもなくば、約２５０ｎｍより浅いことが望ましい。炭化シリコン層または窒化シリコン層３５、３６の下面４２は、シリコン基板１の表面から約６５０ｎｍより深いことが望ましく。さもなくば、約２５０ｎｍより深いことが望ましい。
【００７３】
炭素をシリコン基板１中に注入した場合、素子分離領域３７乃至３９にも炭素が注入され、素子分離領域３７乃至３９にもフラッシュランプ光１８の光吸収性を持たせることが可能になり、シリコン基板１のウェーハの均熱性を向上することができる。炭化シリコン層３５、３６は、シリコン基板１の熱応力耐性を向上させる。ホットスポット発生に伴う応力にもシリコン基板１にダメージを与えることなく、十分なエネルギー供給が可能となる。不純物の活性化がより十分に行えることにより、シート抵抗の低抵抗化と均一性向上を達成できた。
【００７４】
また、窒化シリコン層３５、３７によれば、炭化シリコン層と異なりフラッシュランプ光１８の光吸収性を有していないので、ホットスポットでの光吸収量を低下でき、屈折率が変化するので、ホットスポットの発生及び強度を抑制することができる。また、窒化シリコン層３５、３６は、シリコン基板１の熱応力耐性を向上させる。
【００７５】
なお、第２の実施の形態では、図１０（ｂ）の素子分離領域４乃至６の形成直後に炭化シリコン層または窒化シリコン層３５、３７を形成したが、本発明はこれに限定したものではなく、キセノンフラッシュランプのフラッシュランプ光１８の照射前であればいつでも良い。しかしながら、素子分離領域４乃至６に光吸収性を持たせることと、素子のトランジスタの駆動力劣化を避けるためにも、素子分離領域４乃至６の形成後からソース・ドレイン領域１４、１５の形成前、望ましくはゲート絶縁膜７の成膜前に炭化シリコン層または窒化シリコン層３５、３７を形成することが望ましい。
【００７６】
炭素、窒素等の不純物を予めシリコン基板１に導入しておくことで、シリコン基板１にダメージを発生させることなく、高輝度の光源を用いて熱処理を行なうことができた。これは、シリコン基板１中に不純物を注入し再結晶化処理を施すことで、シリコン基板１中に硬化層の炭化シリコン層または窒化シリコン層３５、３６が形成されるためである。フラッシュランプ１８等の高輝度光エネルギーの照射による発熱の熱応力に対する耐性が向上する。また、ホットスポットの発生する位置での、光吸収性を低減させることで、ジュール熱発生を防止でき、基板ダメージを抑制できる。プロセスウィンドウが広がり、プロセスの安定化に繋がる。結果、シリコン基板１内にダメージを発生させることなく光照射強度の強い瞬間的な熱処理が可能となる。そして、半導体装置の微細化が容易になり、高性能なＭＯＳトランジスタを製造することができる
（第３の実施の形態）
本発明の第３の実施の形態に係る半導体装置を、半導体装置のＬＳＩの素子となるＣＭＯＳトランジスタを例にして説明する。
【００７７】
図９に示すように、第３の実施の形態に係る半導体装置は、図９の第２の実施の形態の半導体装置と比べて、炭化シリコン層または窒化シリコン層３５の配置された位置が異なっている。炭化シリコン層または窒化シリコン層３５は、シリコン基板１の裏面の上に設けられている。
【００７８】
第３の実施の形態に係る半導体装置の製造方法を、半導体装置のＬＳＩの素子となるＣＭＯＳトランジスタの製造工程を例にして説明する。
【００７９】
まず、図１６（ａ）に示すように、シリコン基板１の裏面に、プラズマＣＶＤ法で、炭化シリコン層または窒化シリコン層３５を形成する。炭化シリコン層または窒化シリコン層３５の膜厚は、１μｍにした。なお、炭化シリコン層または窒化シリコン層３５の形成は、炭素原子または窒素原子をシリコン基板１の裏面からシリコン基板１に注入することによってもよい。炭素原子または窒素原子の注入は、シリコン基板１の表面と裏面を換えることにより、図１０（ｂ）の第２の実施の形態の半導体装置の製造方法と同様に実施することができる。
【００８０】
図１６（ｂ）に示すように、ｐ型シリコン基板１のｎＭＯＳ領域内にｐウェル（ｗｅｌｌ）層３を形成し、ｐＭＯＳ領域内にｎウェル層２を形成する。ｐウェル層３の周囲とｎウェル層２の周囲に素子分離領域４乃至６を形成する。
【００８１】
図１６（ｃ）に示すように、ゲート絶縁膜７とゲート電極８を形成する。ゲート絶縁膜７とゲート電極８の形成は、図１０（ｃ）の第２の実施の形態の半導体装置の製造方法と図１（ｂ）の第１の実施の形態の半導体装置の製造方法と同様に実施することができる。以下、図１１（ｄ）乃至図１２（ｉ）の第２の実施の形態の半導体装置の製造方法と同様に実施する。そして、第３の実施の形態の半導体装置を完成させることができる。なお、フラッシュランプ１８の照射の条件は以下のように変更した。
【００８２】
図１７に示すように、第１及び第２の実施の形態での基板予備加熱温度４５０℃では、引張り応力が１２０Ｍｐａを超えると通常のシリコン基板１のウェーハでは、スリップやクラックが発生する。そこで、よりクラックが発生しやすい５００℃に基板予備加熱温度を設定した。基板予備加熱温度５００℃では、引張り応力が１００Ｍｐａを超えると通常のシリコン基板のウェーハでは、スリップやクラックが発生する。
【００８３】
そして、フラッシュランプ１８の照射時間は３ｍｓとし、照射エネルギー密度は３５Ｊ／ｃｍ２とした。図１８と図１９に示すように、照射直後の引張り応力は、シリコン基板１の裏面で最高になり、１３０Ｍｐａに達した。しかし、シリコン基板１のウェーハでは、スリップやクラックが発生しなかった。すなわち、図１３のプロセスウィンドウ４３の中でプロセス条件２３を得ることができた。なお、炭化シリコン層または窒化シリコン層３５は、シリコン基板１の裏面の上または近傍に設けられることが好ましい。このことにより、シリコン基板１の裏面は、照射直後に引張り応力が最大になる場所であり、その場所に炭化シリコン層または窒化シリコン層３５を配置できるからである。炭化シリコン層または窒化シリコン層３５は、シリコン基板１の表面から裏面までの裏面よりに設けられていてもよい。シリコン基板１の表面から裏面までの裏面よりの場所には、引張り応力が発生しているからである。また、裏面に発生した引張り応力は、表面の圧縮応力に起因しているので、圧縮応力の増大を抑制するために、第２の実施の形態の半導体装置のように表面の近傍に炭化シリコン層または窒化シリコン層３５を配置することは、スリップの発生の防止に効果的である。
【００８４】
なお、以上述べてきた実施の形態では、照射する光の光源としてキセノンフラッシュランプを使ったアニール装置の場合について説明したが、本発明はこれに限定されるものではなく、レーザー光のような高輝度発光が可能な光源について適用することが可能である。その他、本発明の要旨を逸脱しない範囲で、様々に変形して実施することができる。
【００８５】
【発明の効果】
以上説明したように、本発明によれば、半導体基板にスリップや欠陥を発生させることなく浅いｐｎ接合を形成することが可能な半導体装置の製造方法を提供できる。
【００８６】
また、本発明によれば、半導体基板にスリップや欠陥がなく浅いｐｎ接合を有する半導体装置を提供できる。
【図面の簡単な説明】
【図１】第１の実施の形態に係る半導体装置の製造途中の断面図（その１）である。
【図２】第１の実施の形態に係る半導体装置の製造途中の断面図（その２）である。
【図３】第１の実施の形態に係る半導体装置の製造方法での、ソース・ドレイン拡散層のイオン注入後の結晶性の回復と再拡散の抑制のための、ハロゲンランプを用いたＲＴＡ処理の温度と時間の適用範囲を表すグラフである。
【図４】第１の実施の形態に係る半導体装置のｎＭＯＳＦＥＴの接合リーク電流のウェーハ面内分布の累積確率を表すグラフである。
【図５】第１の実施の形態に係る半導体装置のｐＭＯＳＦＥＴの接合リーク電流のウェーハ面内分布の累積確率を表すグラフである。
【図６】第１の実施の形態に係る半導体装置の製造方法での、ソース・ドレイン拡散層のイオン注入後の活性化のための、キセノンフラッシュランプを用いたフラッシュランプアニール法の基板予備加熱温度と照射エネルギー密度の適用範囲を表すグラフである。
【図７】比較例の半導体装置の製造方法での、ソース・ドレイン拡散層のイオン注入後の活性化のための、キセノンフラッシュランプを用いたフラッシュランプアニール法の基板予備加熱温度と照射エネルギー密度の適用範囲を表すグラフである。
【図８】比較例の半導体装置の製造方法の、ソース・ドレイン拡散層のイオン注入後の活性化のための、キセノンフラッシュランプを用いたフラッシュランプアニール法での、ホットスポットの発生位置を示す半導体装置の断面図である。
【図９】第２の実施の形態に係る半導体装置の断面図である。
【図１０】第２の実施の形態に係る半導体装置の製造途中の断面図（その１）である。
【図１１】第２の実施の形態に係る半導体装置の製造途中の断面図（その２）である。
【図１２】第２の実施の形態に係る半導体装置の製造途中の断面図（その３）である。
【図１３】第２の実施の形態に係る半導体装置の製造方法での、ソース・ドレイン拡散層のイオン注入後の活性化のための、キセノンフラッシュランプを用いたフラッシュランプアニール法の基板予備加熱温度と照射エネルギー密度の適用範囲を表すグラフである。
【図１４】第２の実施の形態に係る半導体装置の窒化シリコン層または炭化シリコン層の配置位置を示す半導体装置の断面図である。
【図１５】第３の実施の形態に係る半導体装置の断面図である。
【図１６】第３の実施の形態に係る半導体装置の製造途中の断面図である。
【図１７】比較例の半導体装置の製造方法での、ソース・ドレイン拡散層のイオン注入後の活性化のための、キセノンフラッシュランプを用いたフラッシュランプアニール法の基板予備加熱温度と半導体基板が脆性破壊する引張り応力の関係を表すグラフである。
【図１８】比較例の半導体装置の製造方法の、ソース・ドレイン拡散層のイオン注入後の活性化のための、キセノンフラッシュランプを用いたフラッシュランプアニール法で発生した応力の、半導体基板の深さ方向のプロファイルである。
【図１９】第３の実施の形態に係る半導体装置の製造方法の、ソース・ドレイン拡散層のイオン注入後の活性化のための、キセノンフラッシュランプを用いたフラッシュランプアニール法での応力の発生状況を表す半導体基板の断面図である。
【符号の説明】
１  ｐ型シリコン基板
２  ｐウェル
３  ｎウェル
４乃至６  素子分離領域
７  ゲート絶縁膜
８  ゲート電極
９  イクステンション不純物領域
１０、１１  フォトレジスト
１２  イクステンション不純物領域
１３  側壁スペーサ
１４、１５  ソース・ドレイン領域
１６、１７  層間絶縁膜
１８  フラッシュランプ光
１９乃至２１  プロセス条件領域
２２、２３  プロセス条件
２４  シミュレーション領域
２５  空気
２６乃至２９  ホットスポット
３０  シリコン基板の表面
３１乃至３３  同期した２次光源
３４  ２次光源からの伝搬波の２次光源からの距離を半波長毎の等距離の位置に描いた円弧
３５、３６  炭化シリコン層または窒化シリコン層
３７乃至３９  炭素または窒素が注入された素子分離領域
４１  炭化シリコン層または窒化シリコン層の上面
４２  炭化シリコン層または窒化シリコン層の下面
４３  プロセス条件領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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