【手続補正書】
【提出日】平成21年11月12日(2009.11.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の可変遅延回路が配された第１のクロックパスと、前記第１の可変遅延回路を経由しない第２のクロックパスとが形成され、前記第１のクロックパスより出力される第１のクロックと、前記第１の可変遅延回路を経由しない第２のクロックパスより出力される第２のクロックとの位相を、前記第１の可変遅延回路の遅延値を用いて合わせる第１の位相制御回路を備えた遅延制御回路であって、
前記第１、第２のクロックパスのいずれか一方に配された第２の可変遅延回路と、
前記第２の可変遅延回路に対する遅延値を用いて、前記第１のクロックパス又は第２のクロックパスに対し、前記第１の位相制御回路にて発生する定常位相誤差を相殺する追加のフィードバックループを形成するよう配設される第２の位相制御回路と、を備えたこと、を特徴とする遅延制御回路。
【請求項２】
前記第２の位相制御回路は、前記第１のクロックパス又は前記第２のクロックパスの始終点を含む任意の位置から出力される第３のクロックと、前記第２の可変遅延回路より出力される第４のクロックとの位相を、前記第２の可変遅延回路に対する遅延値を用いて合わせるよう配設されることを特徴とする請求項１に記載の遅延制御回路。
【請求項３】
前記第２の可変遅延回路は、前記第１のクロックパスにおいて、入力端子と前記第１の可変遅延回路の間に挿入され、前記第２の位相制御回路は前記第３のクロックと前記第４のクロックが供給され、前記第３のクロックは前記第２の可変遅延回路の出力クロックであり、前記第４のクロックは前記第２のクロックパスの終点であることを特徴とする、請求項１又は２記載の遅延制御回路。
【請求項４】
前記第２の可変遅延回路は、前記第１のクロックパスにおいて、前記第１の可変遅延回路の出力と前記第１の位相制御回路との間に挿入され、前記第２の位相制御回路は前記第１のクロックと前記第３のクロックが供給され、前記第３のクロックは前記第２の可変遅延回路の入力クロックであることを特徴とする、請求項１又は２記載の遅延制御回路。
【請求項５】
前記第２の可変遅延回路は、前記第２のクロックパスに挿入され、前記第２の位相制御回路は前記第３のクロックと前記第４のクロックが供給され、前記第３のクロックは前記第１の可変遅延回路の入力クロックであり、前記第４のクロックは前記第２のクロックパスの終点であることを特徴とする、請求項１又は２記載の遅延制御回路。
【請求項６】
前記第１のクロックパスには、同クロックパスの遅延を調整するための第３の遅延回路が挿入されることを特徴とする、請求項１乃至５いずれか一に記載の遅延制御回路。
【請求項７】
前記第２のクロックパスには、同クロックパスの遅延を調整するための第４の遅延回路が挿入されていることを特徴とする、請求項１乃至５いずれか一に記載の遅延制御回路。
【請求項８】
前記第３の遅延回路及び第４の遅延回路は、前記第１の位相制御回路にて遅延制御されることを特徴とする、請求項１乃至７いずれか一に記載の遅延制御回路。
【請求項９】
前記第１の位相制御回路に供給されるクロックの位相はｎπ（ｎは奇数）又はｍπ（ｍは偶数）であることを特徴とする、請求項１乃至８いずれか一に記載の遅延制御回路。
【請求項１０】
前記第１の可変遅延回路はｘ段（ｘは整数）の同一特性を有する遅延バッファにて構成され、各遅延バッファは各々の出力クロックを出力することを特徴とする、請求項１乃至９いずれか一に記載の遅延制御回路。
【請求項１１】
前記第１の位相制御回路にて発生する第１の誤差遅延値と、前記第２の位相制御回路にて発生する第２の誤差遅延値とが、それぞれ実質的に同等であることを特徴とする、請求項１乃至１０いずれか一に記載の遅延制御回路。
【請求項１２】
前記第１の位相制御回路及び前記第２の位相制御回路は、同一の回路形式と素子ディメンジョンを有し、かつ同一レイアウト構成であることを特徴とする、請求項１乃至１１いずれか一に記載の遅延制御回路。
【請求項１３】
前記第１のクロックパスの始終点を含む２つの任意の位置同士の遅延時間は、前記第２の位相制御回路にて発生する第２の誤差遅延によって前記第１の位相制御回路にて発生する第１の誤差遅延が相殺され、設定値またはそれに近い値の遅延が生成されることを特徴とする、請求項１乃至１２いずれか一に記載の遅延制御回路。
【請求項１４】
第１の可変遅延回路が配された第１のクロックパスより出力される第１のクロックと、前記第１の可変遅延回路を経由しない第２のクロックパスより出力される第２のクロックとの位相を合わせる第１の位相制御回路を含む遅延制御回路における定常位相誤差の排除方法であって、
前記第１の位相制御回路にて、前記第１の可変遅延回路に与える遅延値を用いて、前記第１、第２のクロックの位相を合わせる第１の工程と、
前記第１の位相制御回路と別に設けられた第２の位相制御回路にて、前記第１のクロックパス又は前記第２のクロックパスの始終点を含む任意の位置から出力される第３のクロックと、前記第１、第２のクロックパスのいずれか一方に配された第２の可変遅延回路から出力される第４のクロックとの位相を前記第２の可変遅延回路に与える遅延値を調整して合わせる第２の工程と、を含む遅延制御回路における定常位相誤差の排除方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【０００４】
いま例えば、ＤＬＬ１では遅延バッファＧ１とＧ２を経由しセレクタ出力され、ＤＬＬ２では遅延バッファＨ１とＨ２を経由してセレクタ出力されていると仮定すると、入力（ＩＮ）に対し出力（ＯＵＴ）からは、１６０ｐｓ×２＋２００ｐｓ×２＝７２０ｐｓの遅延を持つクロックが出力される。次に、ＤＬＬ１では遅延バッファＧ１とＧ２とＧ３を経由しセレクタ出力され、ＤＬＬ２ではＨ１とのみ経由しセレクタ出力されたと仮定すると、入力（ＩＮ）に対し出力（ＯＵＴ）からは、１６０ｐｓ×３＋２００ｐｓ＝６８０ｐｓの遅延を持つクロックが出力される。すなわち、それぞれのＤＬＬ内のバッファ選択の前後によって、４０ｐｓの位相差が生成されることになる。この例の場合、ＤＬＬ１とＤＬＬ２のトータルの遅延時間は４０ｐｓだけ早まったため、位相シフトは−４０ｐｓ（位相が早まる）と便宜上表現する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
本発明の第１の視点によれば、第１の可変遅延回路が配された第１のクロックパスと、前記第１の可変遅延回路を経由しない第２のクロックパスとが形成され、前記第１のクロックパスより出力される第１のクロックと、前記第１の可変遅延回路を経由しない第２のクロックパスより出力される第２のクロックとの位相を、前記第１の可変遅延回路の遅延値を用いて合わせる第１の位相制御回路を備えた遅延制御回路であって、前記第１、第２のクロックパスのいずれか一方に配された第２の可変遅延回路と、前記第２の可変遅延回路に対する遅延値を用いて、前記第１のクロックパス又は第２のクロックパスに対し、前記第１の位相制御回路にて発生する定常位相誤差を相殺する追加のフィードバックループを形成するよう配設される第２の位相制御回路と、を備える遅延制御回路が提供される。第２の可変遅延回路に対する前記第２の位相制御回路の制御量には、第２の位相制御回路にて発生する定常位相誤差が含まれているため、結果として、第１の位相制御回路における定常位相誤差が排除される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
本発明の第２の視点によれば、第１の可変遅延回路が配された第１のクロックパスより出力される第１のクロックと、前記第１の可変遅延回路を経由しない第２のクロックパスより出力される第２のクロックとの位相を合わせる第１の位相制御回路を含む遅延制御回路における定常位相誤差の排除方法が提供される。この定常位相誤差の排除方法は、前記第１の位相制御回路にて、前記第１の可変遅延回路に与える遅延値を用いて、前記第１、第２のクロックの位相を合わせる第１の工程と、前記第１の位相制御回路とは別に設けた第２の位相制御回路にて、前記第１のクロックパス又は前記第２のクロックパスの始終点を含む任意の位置から出力される第３のクロックと、前記第１、第２のクロックパスのいずれか一方に配された第２の可変遅延回路から出力される第４のクロックとの位相を前記第２の可変遅延回路に与える遅延値を調整して合わせる第２の工程と、を含む。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
本発明によれば、定常位相誤差を自動的に排除することが可能となる。その理由は、第１の可変遅延回路及び第１の位相制御回路と別に配された第２の可変遅延回路及び第２の位相制御回路により第１、第２のクロックパスのいずれかに対し、第１の位相制御回路で発生する定常位相誤差を排除する追加の（第２の）位相制御を行う回路を追加したことにある。また、第２の可変遅延回路は、前記第１のクロックパス、第２のクロックパスのいずれかにも配置することができるため、他の定常位相誤差の相殺手段を採用する場合と比較して、遅延制御回路の設計の容易化、回路規模の削減、消費電力の低減の上で有利である。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
（形態１０）
前記第１の位相制御回路にて発生する第１の誤差遅延値と、前記第２の位相制御回路にて発生する第２の誤差遅延値とが、それぞれ実質的に同等（同等又はそれに近い値）であることが望ましい。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
上述した第１の実施例は、定常位相誤差がプラスのみに発生した場合の排除機能を有し、また第２の実施例は、定常位相誤差がプラス／マイナス両方に発生した場合の排除機能を示した。第１の実施例は、定常位相誤差が予めプラス側の一方向に出ることが分かっている場合、もしくは位相制御回路の設計の過程においてプラス側にのみ定常位相誤差が出る様に最適化した場合に、好ましく利用できる。第１の実施例の構成を採用することで、遅延バッファ（図３における可変遅延回路０ａと１ａ）の追加を抑え、遅延制御回路全体の回路面積と消費電力を低減できる効果がある。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正の内容】
【００５７】
図８は本発明の遅延制御回路の第５の実施例の回路構成を示し、図９はそのタイミングチャートを示す。図８を参照すると、本発明の第５の実施例では、第２の位相制御回路とそれによって遅延制御される可変遅延回路０ａは、入力端子ＩＮ／ＩＮＢと第１（及び第２）の位相制御回路の入力（２／２ＢＡＲ）との間に挿入される。
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図１２
【補正方法】変更
【補正の内容】
【図１２】
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