【手続補正書】
【提出日】平成22年9月23日(2010.9.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のＣＰＵと、ルータ回路と、第１のバスを介して前記ルータ回路と接続されるスレッド制御回路と、第２のバスを介して前記ルータ回路と接続される外部装置コントローラとを有し、
前記複数のＣＰＵの各々は、第１の無線回路と、ＣＰＵコアとを有し、
前記第１の無線回路は、第１のアンテナ回路と、第１の復調回路と、第１の変調回路とを有し、
前記ＣＰＵコアは、制御回路と、演算回路と、キャッシュメモリと、汎用レジスタとを有し、
前記ルータ回路は、第２の無線回路と、データ処理回路とを有し、
前記第２の無線回路は、第２のアンテナ回路と、第２の復調回路と、第２の変調回路とを有し、
前記第１の無線回路と、前記第２の無線回路とは、無線信号により前記複数のＣＰＵの各々と、前記ルータ回路との間でデータの送受信を行う機能を有し、
前記第１の無線回路は、前記第２の無線回路へバックスキャッタ方式を用いてデータを送信する機能を有し、
前記データ処理回路は、前記複数のＣＰＵの各々に送信又は受信する第１のデータと、前記スレッド制御回路に送信又は受信する第２のデータと、前記外部装置コントローラに送信又は受信する第３のデータを処理する機能と保存する機能を有し、
前記スレッド制御回路は、前記ＣＰＵコアが実行する命令を該当する前記ＣＰＵコアに割り当てる機能を有し、
前記外部装置コントローラは、外部データ入力線と外部データ出力線を介して接続された外部装置とデータの授受を行う機能を有することを特徴とする半導体装置。
【請求項２】
複数のＣＰＵと、ルータ回路と、第１のバスを介して前記ルータ回路と接続されるスレッド制御回路と、第２のバスを介して前記ルータ回路と接続される外部装置コントローラとを有し、
前記複数のＣＰＵの各々は、第１の無線回路と、ＣＰＵコアとを有し、
前記第１の無線回路は、第１のアンテナ回路と、第１の復調回路と、第１の変調回路と、電源回路とを有し、
前記電源回路は、前記第１のアンテナ回路で受信する無線信号から電源電圧を生成する機能を有し、
前記ＣＰＵコアは、制御回路と、演算回路と、キャッシュメモリと、汎用レジスタとを有し、
前記ルータ回路は、第２の無線回路と、データ処理回路とを有し、
前記第２の無線回路は、第２のアンテナ回路と、第２の復調回路と、第２の変調回路とを有し、
前記第１の無線回路と、前記第２の無線回路とは、無線信号により前記複数のＣＰＵの各々と、前記ルータ回路との間でデータの送受信を行う機能を有し、
前記第１の無線回路は、前記第２の無線回路へバックスキャッタ方式を用いてデータを送信する機能を有し、
前記データ処理回路は、前記複数のＣＰＵの各々に送信又は受信する第１のデータと、前記スレッド制御回路に送信又は受信する第２のデータと、前記外部装置コントローラに送信又は受信する第３のデータを処理する機能と保存する機能を有し、
前記スレッド制御回路は、前記ＣＰＵコアが実行する命令を該当する前記ＣＰＵコアに割り当てる機能を有し、
前記外部装置コントローラは、外部データ入力線と外部データ出力線を介して接続された外部装置とデータの授受を行う機能を有することを特徴とする半導体装置。
【請求項３】
複数のＣＰＵと、ルータ回路と、第１のバスを介して前記ルータ回路と接続されるスレッド制御回路と、第２のバスを介して前記ルータ回路と接続される外部装置コントローラとを有し、
前記複数のＣＰＵの各々は、第１の無線回路と、ＣＰＵコアとを有し、
前記第１の無線回路は、第１のアンテナ回路と、第３のアンテナ回路と、第１の復調回路と、第１の変調回路と、第１の電源回路と、第２の電源回路とを有し、
前記第２の電源回路は、昇圧回路を有し、
前記第１の電源回路は、前記第１のアンテナ回路で受信する第１の無線信号から電源電圧を生成する機能を有し、
前記第２の電源回路は、前記第３のアンテナ回路で受信する第２の無線信号から電源電圧を生成する機能を有し、
前記ＣＰＵコアは、制御回路と、演算回路と、キャッシュメモリと、汎用レジスタとを有し、
前記ルータ回路は、第２の無線回路と、データ処理回路とを有し、
前記第２の無線回路は、第２のアンテナ回路と、第２の復調回路と、第２の変調回路とを有し、
前記第１の無線回路と、前記第２の無線回路とは、無線信号により前記複数のＣＰＵの各々と、前記ルータ回路との間でデータの送受信を行う機能を有し、
前記第１の無線回路は、前記第２の無線回路へバックスキャッタ方式を用いてデータを送信する機能を有し、
前記データ処理回路は、前記複数のＣＰＵの各々に送信又は受信する第１のデータと、前記スレッド制御回路に送信又は受信する第２のデータと、前記外部装置コントローラに送信又は受信する第３のデータを処理する機能と保存する機能を有し、
前記スレッド制御回路は、前記ＣＰＵコアが実行する命令を該当する前記ＣＰＵコアに割り当てる機能を有し、
前記外部装置コントローラは、外部データ入力線と外部データ出力線を介して接続された外部装置とデータの授受を行う機能を有することを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記外部装置コントローラは、ＤＲＡＭコントローラであることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項３のいずれか一において、
前記外部装置コントローラは、ＰＣＩバスコントローラであることを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項３のいずれか一において、
前記外部装置コントローラは、ＵＳＢコントローラであることを特徴とする半導体装置。
【請求項７】
複数のＣＰＵと、ルータ回路と、スレッド制御回路と、を有し、
前記複数のＣＰＵの各々は、第１の無線回路を有し、
前記ルータ回路は、第２の無線回路を有し、
前記第１の無線回路と、前記第２の無線回路とは、無線信号により前記複数のＣＰＵの各々と、前記ルータ回路との間でデータの送受信を行う機能を有し、
前記スレッド制御回路は、前記複数のＣＰＵの各々に命令を割り当てる機能を有し、
前記第１の無線回路は、前記第２の無線回路へ無線信号を変調することでデータを送信する機能を有することを特徴とする半導体装置。
【請求項８】
複数のＣＰＵと、ルータ回路と、スレッド制御回路と、を有し、
前記複数のＣＰＵの各々と、前記ルータ回路とは、無線信号により前記複数のＣＰＵの各々と、前記ルータ回路との間でデータの送受信を行う機能を有し、
前記スレッド制御回路は、前記複数のＣＰＵの各々に命令を割り当てる機能を有し、
前記複数のＣＰＵの各々は、前記ルータ回路へ無線信号を変調することでデータを送信する機能を有することを特徴とする半導体装置。
【請求項９】
複数のＣＰＵと、ルータ回路と、スレッド制御回路と、を有し、
前記複数のＣＰＵの各々と、前記ルータ回路とは、無線信号により前記複数のＣＰＵの各々と、前記ルータ回路との間でデータの送受信を行う機能を有し、
前記スレッド制御回路は、前記複数のＣＰＵの各々に命令を割り当てる機能を有し、
前記複数のＣＰＵの各々は、前記ルータ回路へバックスキャッタ方式を用いてデータを送信する機能を有することを特徴とする半導体装置。
【請求項１０】
請求項１乃至請求項９のいずれか一において、
前記複数のＣＰＵは、絶縁表面を有する基板上に形成された半導体薄膜を活性層とする薄膜トランジスタを用いて構成されていることを特徴とする半導体装置。
【請求項１１】
請求項１０において、
前記絶縁表面を有する基板は、ガラス基板、プラスチック基板又はＳＯＩ基板であることを特徴とする半導体装置。