【手続補正書】
【提出日】平成22年8月9日(2010.8.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
信号を差動入力する差動対と、
第１電源端子と前記差動対との間に接続され前記差動対に電流を供給する電流源と、
前記差動対の出力電流に応じて、第１電源端子と第２電源端子の電位間で同一方向に変化する第１及び第２の電圧信号を出力する電流電圧変換回路と、
前記第１電源端子と前記第２電源端子との間に直列形態で接続され、前記第１及び第２の電圧信号をそれぞれ制御端子に受ける、第１及び第２の導電型の第１及び第２のトランジスタと、
前記第２電源端子と出力端子との間に接続され、前記第１の電圧信号を制御端子に受ける第１導電型の第３のトランジスタと、
前記出力端子と前記第１電源端子との間に接続され、前記第１及び第２のトランジスタの接続点に制御端子が接続された第１導電型の第４のトランジスタと、
を備えたことを特徴とする差動増幅器。
【請求項２】
前記電流電圧変換回路が、前記差動対の出力対と前記第２電源端子との間に接続された負荷回路と、
前記第２電源端子と、前記差動対の一つの出力と前記第１のトランジスタの制御端子と前記第３のトランジスタの制御端子との共通接続点との間に接続された第２の電流源と、
前記第１電源端子と前記第２のトランジスタの制御端子との間に接続された第３の電流源と、
前記第１のトランジスタの制御端子と前記第２のトランジスタの制御端子との間に並列に接続され、それぞれの制御端子に所定のバイアス電圧を受ける、第１及び第２導電型の第５及び第６のトランジスタと、
を備え、
前記第１の電圧信号は、前記第１のトランジスタの制御端子と前記第２の電流源の接続点の電圧信号であり、
前記第２の電圧信号は、前記第２のトランジスタの制御端子と前記第３の電流源の接続点の電圧信号である、ことを特徴とする請求項１記載の差動増幅器。
【請求項３】
第１端子が共通接続され、制御端子に信号をそれぞれ入力し差動対を構成する第１及び第２のトランジスタと、
一端が第１電源端子に接続され、他端が前記差動対の共通接続された前記第１端子に接続された第１の電流源と、
前記第１及び第２のトランジスタの第２端子と第２電源端子間に接続され、カレントミラーを構成する第３及び第４のトランジスタと
一端が前記第２電源端子に接続された第２の電流源と、
一端が前記第１電源端子に接続された第３の電流源と、
前記第２の電流源の他端に、それぞれの第１端子及び第２端子が共通に接続され、前記第３の電流源の他端に、それぞれの第２端子及び第１端子が共通に接続された第５及び第６のトランジスタと、
前記第２電源端子に第１端子が接続された第７のトランジスタと、
前記第１電源端子に第１端子が接続され、第２端子が前記第７のトランジスタの第２端子に接続された第８のトランジスタと、
前記第２電源端子と出力端子間に接続された第９のトランジスタと、
前記出力端子と前記第１電源端子間に接続された第１０のトランジスタと、
を備え、
前記第５及び第６のトランジスタは制御端子にそれぞれ所定のバイアス電圧を受け、
前記第７のトランジスタの制御端子は、前記第１のトランジスタと前記第３のトランジスタの接続点と、前記第２の電流源の他端と前記第５及び第６のトランジスタの接続点と、前記第９のトランジスタの制御端子の共通接続点に接続され、
前記第８のトランジスタの制御端子は、前記第３の電流源の他端と前記第５及び第６のトランジスタの接続点に接続され、
前記第１０のトランジスタの制御端子は、前記第７及び第８のトランジスタの接続点に接続され、
前記第１及び第２のトランジスタ、前記第６のトランジスタ、前記第８のトランジスタが第２の導電型であり、前記第３及び第４のトランジスタ、前記第５のトランジスタ、前記第７のトランジスタ、前記第９及び第１０のトランジスタは第１の導電型である、ことを特徴とする差動増幅器。
【請求項４】
請求項１乃至３のいずれか１項に記載の差動増幅器を含む表示装置のデータドライバ。
【請求項５】
正極及び負極の信号をそれぞれ受ける第１及び第２のバッファアンプと、
前記第１及び第２のバッファアンプの第１及び第２の出力をそれぞれ受け、切替制御信号に基づき、前記第１及び第２の出力を第１のデータ線及び第２のデータ線にそれぞれ接続するか、又は、前記第１及び第２の出力を前記第２のデータ線及び前記第１のデータ線にそれぞれ接続するように、切替える出力スイッチ回路と、
を備え、Ｎ水平期間毎（ただし、Ｎは２以上の整数）の極性反転駆動を行い、
前記第１及び第２のバッファアンプは、請求項１乃至３のいずれか１項に記載の差動増幅器を備え、
前記第１のバッファアンプを構成する差動増幅器における前記第１及び第２の導電型はそれぞれＰ型及びＮ型であり、
前記第２のバッファアンプを構成する差動増幅器における前記第１及び第２の導電型はそれぞれＮ型とＰ型であり、前記第２のバッファアンプを構成する差動増幅器における前記第１及び第２電源端子は、前記第１のバッファアンプを構成する差動増幅器における前記第２及び第１電源端子にそれぞれ対応している、データドライバ。
【請求項６】
請求項４又は５記載のデータドライバを含む表示装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
図７の構成は、信号電圧の正極、負極の極性ごとに、正極、負極出力バッファアンプ９１、９２を備え、出力スイッチ回路３００にて、データ線負荷９６１、９６２との接続を切り替えることで、極性反転駆動を行う。これにより、正極及び負極出力バッファ９１、９２の差動入力対は、それぞれ、Ｎチャネルトランジスタのみ及びＰチャネルトランジスタのみの一つの導電型で構成することが可能であることから、アンプの回路構成を簡易化し、出力偏差が均一化する。ただし、Ｒａｉｌ−ｔｏ−Ｒａｉｌ構成の場合、電源付近で出力偏差が悪化する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
図９は、図７の正極出力バッファアンプ９１の典型的な構成（関連技術）の一例を示す図であり、出力段を同一導電型のトランジスタとした構成が示されている。図９を参照すると、差動段（入力差動段）は、第１端子が電源端子（ＶＳＳ）に接続された電流源Ｍ９０と、共通ソースが電流源Ｍ９０の第２端子に接続され、ゲートに入力電圧Ｖｉｎと出力電圧Ｖｏｕｔを受けるＮチャネルトランジスタＭ９１、Ｍ９２と、ソースが電源端子（ＶＤＤ）に接続されドレインがＮチャネルトランジスタＭ９１のドレインに接続されたＰチャネルトランジスタＭ９３と、ソースが電源端子（ＶＤＤ）に接続され、ゲートがＰチャネルトランジスタＭ９３のゲートに接続され、ドレインがＮチャネルトランジスタＭ９２のドレインに接続され、ダイオード接続されたＰチャネルトランジスタＭ９４と、を含む。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
このように、図９の正極出力アンプ９１は放電能力は電流源Ｍ９６の電流で規定されるため、低消費電力を実現しようとすると放電能力は通常弱くなる（負極出力アンプ９２の充電能力も同様）。一方、正極出力アンプ９１の放電能力を高めるには、電流源９６の電流値を大きくすればよいが、アンプの静消費電力が増加する、という問題を生じる（負極出力アンプ９２の充電能力についても同様のことがいえる）。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
また、図１０において、ドライバ７０の出力端を端子ＮＮ１に接続するように構成し、さらにドライバ７０をＰチャネル差動対で構成することで、図７の負極出力アンプ９２と置き換えることも可能である。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
本発明の１つの側面（アスペクト）によれば、信号を差動入力する差動対と、第１電源端子と前記差動対との間に接続され前記差動対に電流を供給する電流源と、前記差動対の出力電流に応じて、前記第１電源端子の電位と前記第２電源端子の電位との間で同一方向に変化する第１及び第２の電圧信号を出力する電流電圧変換回路と、前記第１電源端子と第２電源端子との間に直列形態で接続され、前記第１及び第２の電圧信号をそれぞれ制御端子に受ける、第１及び第２の導電型の第１及び第２のトランジスタと、前記第２電源端子と出力端子との間に接続され、前記第１の電圧信号を制御端子に受ける、第１導電型の第３のトランジスタと、前記出力端子と前記第１電源端子との間に接続され、制御端子が前記第１及び第２のトランジスタの接続点に接続された第１導電型の第４のトランジスタと、を備えた差動増幅器が提供される。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
本発明において、前記電流電圧変換回路は、前記差動対の出力対と前記第２電源端子との間に接続された負荷回路と、前記第２電源端子と、前記差動対の一つの出力及び前記第１のトランジスタの制御端子及び前記第３のトランジスタの制御端子との共通接続点との間に接続された第２の電流源と、前記第１電源端子と前記第２のトランジスタの制御端子との間に接続された第３の電流源と、前記第１のトランジスタの制御端子と前記第２のトランジスタの制御端子との間に並列に接続され、それぞれの制御端子に所定のバイアス電圧を受ける、第１及び第２導電型の第５及び第６のトランジスタと、を備え、前記第１の電圧信号は、前記第１のトランジスタの制御端子と前記第２の電流源との接続点の電圧信号であり、前記第２の電圧信号は、前記第２のトランジスタの制御端子と前記第３の電流源の接続点の電圧信号である。本発明によれば、本発明に係る差動増幅器を含む表示装置のデータドライバが提供される。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
図１を参照すると、一端が、低位電圧源の第１電源端子（ＶＳＳ）に接続された電流源Ｍ１０と、
共通接続されたソースが電流源Ｍ１０の他端に接続され、入力信号電圧（Ｖ１、Ｖ２）を差動入力する差動対を構成するＮＭＯＳトランジスタＭ１１、Ｍ１２と、
ＮＭＯＳトランジスタＭ１１、Ｍ１２からなる差動対の出力（ドレイン）に接続され、出力電流の電流電圧変換を行い、第１電源端子（ＶＳＳ）と第２電源端子（ＶＤＤ）の電位間で同一方向に変化する第１の電圧（Ｖｆ１）及び第２の電圧（Ｖｆ２）を出力する電流電圧変換回路２０と、
ソースが高位電圧源の第２電源端子（ＶＤＤ）に接続され、ゲートが電流電圧変換回路２０の第１の電圧出力（Ｖｆ１）に接続されたＰＭＯＳトランジスタＭ１５と、
ソースが第１電源端子（ＶＳＳ）に接続され、ゲートが電流電圧変換回路２０の第２の電圧出力（Ｖｆ２）に接続され、ドレインがＰＭＯＳトランジスタＭ１５のドレインに接続されたＮＭＯＳトランジスタＭ１６と、
ソースが第２電源端子（ＶＤＤ）に接続され、ゲート（ノードＧＰ１７）が電流電圧変換回路２０の第１電圧出力（Ｖｆ１）に接続されたＰＭＯＳトランジスタＭ１７（充電素子）と、
ドレインが第１電源端子（ＶＳＳ）に接続され、ゲート（ノードＧＰ１８）がＮＭＯＳトランジスタＭ１６のドレインに接続され、ソースがＰＭＯＳトランジスタＭ１７のドレインに接続されたＰＭＯＳトランジスタＭ１８（放電素子）と、を備えている。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
本実施形態において、出力段の充電素子／放電素子は、同一導電型のＰＭＯＳトランジスタＭ１７、Ｍ１８で構成される。ＰＭＯＳトランジスタＭ１８のゲート（ノードＧＰ１８）は、中間段のＣＭＯＳ構成のトランジスタＭ１５、Ｍ１６により駆動される。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
上記のように、本実施形態の差動増幅器においては、出力段のＰチャネルトランジスタＭ１８のゲートが、ＰチャネルトランジスタＭ１５（Ｐチャネル）とＮチャネルトランジスタＭ１６の接続点に接続される。ＮチャネルトランジスタＭ１６は十分小さいサイズに設定し、そのドレイン電流Ｉ２も微少電流に設定される。そして、中間段のＰチャネルトランジスタＭ１５、ＮチャネルトランジスタＭ１６のゲートは、Ｎチャネル差動対（Ｍ１１、Ｍ１２）の出力電流信号に応じて、第１電源端子（ＶＳＳ）と第２電源端子（ＶＤＤ）の電位間で同一方向に変化する電圧信号Ｖｆ１，Ｖｆ２を出力する電流電圧変換回路２０に接続される。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正の内容】
【００５３】
電流電圧変換回路４０は、ＰＭＯＳ差動対Ｍ３１、Ｍ３２の能動負荷をなすＮＭＯＳトランジスタＭ４５、Ｍ４６よりなるカレントミラー回路を備え、さらに、Ｐチャネル及びＮチャネル浮遊電流源Ｍ４３、Ｍ４４と、電流源Ｍ４１、Ｍ４２を備えている。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正の内容】
【００５９】
図４（Ｂ）は、出力段が同一導電型（ＰＭＯＳ）構成の場合（図１、図２の実施例）である。図４（Ａ）と同様、大容量負荷を高スルーレートで駆動するため、ＰチャネルトランジスタＭ１７、Ｍ１８のチャネル幅は十分大きく設定される。出力Ｖｏｕｔが高速にＨｉｇｈレベルに変化する場合、ＰチャネルトランジスタＭ１８のゲートがゲート・ソース間容量を介して引き上げられても、ＰチャネルトランジスタＭ１８はゲート・ソース間電圧が低下してオフとなるため、貫通電流は発生しない。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００６７
【補正方法】変更
【補正の内容】
【００６７】
【図１】本発明の一実施形態の正極アンプの構成を示す図である。
【図２】本発明の第１の実施例の構成を示す図である。
【図３】本発明の第２の実施例の構成を示す図である。
【図４】高速充電時の作用を説明する図である（（Ａ）は出力段がＣＭＯＳ構成、（Ｂ）は出力段が同一導電型）。
【図５】本発明の第３の実施例の構成を示す図である。
【図６】液晶表示部の構成を模式的に示す図である。
【図７】出力回路の構成を示す図である。
【図８】データドライバの出力波形を示す図である（（ａ）は１Ｈドット反転、（ｂ）は２Ｈドット反転）。
【図９】関連技術の正極アンプ（出力段同一導電型）の構成を示す図である。
【図１０】関連技術の正極アンプ（出力段ＣＭＯＳ）の構成を示す図である。