(57)【要約】本発明は、ＣＭＯＳイメージセンサの列共有２×２画素ユニットおよび画素アレイを公開する。ＣＭＯＳイメージセンサ列共有２×２画素ユニットおよびＣＭＯＳイメージセンサ画素アレイは、４つの画素を２×２画素アレイに配置して１セットの画素ユニットとし、各セットの画素ユニットの前列の２つの画素および後列の２つの画素はそれぞれ列内にて選択トランジスタ、ソースフォロアトランジスタ、リセットトランジスタ、フローティングアクティブ領域を共有しており、ＣＭＯＳイメージセンサ画素アレイ中の金属線は２層の金属線で接続しており、第０の層の金属線および第１の層の金属線のみを素子の制御線として使用することで画像情報を収集する機能を実現するものであり、第２の層以上の高い層の金属線を素子制御線とすることなく、フォトダイオードＳｉ表面上の媒体高さを効果的に低くし、より多くの光をフォトダイオードに入射させることで、小面積イメージセンサの光利用効率および変換利得を高めることで、感度を向上させることができるので、小面積画素イメージセンサの画質を効果的に高めることができる。【選択図】図４
2015530749.tif 000002
【特許請求の範囲】
【請求項１】
１つの画素がフォトダイオードと、電荷転送トランジスタと、選択トランジスタと、ソースフォロアトランジスタと、リセットトランジスタと、フローティングアクティブ領域と、金属線とを含むＣＭＯＳイメージセンサの列共有２×２画素ユニットにおいて、
４つの画素を２×２画素アレイに配置して１セットの画素ユニットとし、
各セットの画素ユニットの前列の２つの画素および後列の２つの画素はそれぞれ列内にて選択トランジスタ、ソースフォロアトランジスタ、リセットトランジスタ、フローティングアクティブ領域を共有しており、
前記前列の２の画素が共有する選択トランジスタおよびソースフォロアトランジスタが画素ユニットの頂部に配置されており、前記後列の２つの画素が共有する選択トランジスタおよびソースフォロアトランジスタが画素ユニットの底部に配置されることを特徴とするＣＭＯＳイメージセンサの列共有２×２画素ユニット。
【請求項２】
前記フローティングアクティブ領域がソースフォロアトランジスタのゲートに列方向上において、第１の層の金属線で接続されており、該金属線は電源金属線とは隣接しないことを特徴とする請求項１に記載のＣＭＯＳイメージセンサの列共有２×２画素ユニット。
【請求項３】
請求項１または２に記載の前記ＣＭＯＳイメージセンサの列共有２×２画素ユニットを複数セット含み、複数セットの画素ユニットを垂直および水平方向上で二次元画素アレイになるように配置し、前記二次元画素アレイにて金属線は第０の層の金属線および第１の層の金属線を含む２層の金属線で接続することを特徴とするＣＭＯＳイメージセンサ画素アレイ。
【請求項４】
前記二次元画素アレイにおいて、列方向での同列画素の間の電源線および列信号出力線は第１の層の金属線を使用し、
前記二次元画素アレイにおいて、行方向での同行画素の間のトランジスタ素子制御線は第０の層の金属線を使用することを特徴とする請求項３に記載のＣＭＯＳイメージセンサ画素アレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、２０１２年９月２４日に中国特許庁に提出された、出願番号２０１２１０３５９８２８.７、発明の名称を「ＣＭＯＳイメージセンサの列共有２×２画素ユニットおよび画素アレイ」とする中国特許出願の優先権を主張し、その全ての内容は引用によって本願に結合される。
【０００２】
本発明はＣＭＯＳイメージセンサに関し、特にＣＭＯＳイメージセンサの列共有２×２画素ユニットおよび画素アレイに関する。
【背景技術】
【０００３】
現在、イメージセンサはデジタルカメラ、携帯電話機、医療機器、自動車およびその他用途に広汎に用いられている。特にＣＭＯＳ（相補型金属酸化膜半導体）のイメージセンサの急速な進歩により、低出力、小型、高解像度のイメージセンサに対する人々の要求は高まっている。
【０００４】
従来技術におけるＣＭＯＳイメージセンサの列共有２×２画素ユニット構造の配置方式は４Ｔ２Ｓ（４つのトランジスタ、２つの画素共有）を例とすると、画素自体の構造特徴に依存し、その画素アレイは一般的に第１の層の金属、第２の層の金属および第３の金属の層を素子として相互接続する必要があり、隣接する行の画素間または隣接する列の画素間でそれぞれ複数行または複数列の第１の層の金属、第２の層の金属または第３の層の金属線が必要となる。しかもフローティングアクティブ領域とソースフォロアトランジスタのゲートとを接続する金属の寄生容量が大きくなる。
【０００５】
上記した従来技術は少なくとも以下の欠点を含む。
【０００６】
小型画素センサの感光面積が小さく、感度は低いため、暗い光の下での情報伝送が充分に明晰でない。とりわけ、第１の層の金属、第２の層の金属および第３の金属の層を素子として相互接続する場合、フォトダイオードＳｉ（ケイ素）表面上の媒体の高さが比較的高く、フォトダイオードに入射する光の一部を金属層が阻害する。しかも、フローティングアクティブ領域とソースフォロアトランジスタのゲートとを接続する金属線が電源金属線に近く、フローティングアクティブ領域の寄生容量が大きくなり、信号電子を信号電圧に変換する幅（変換利得）は大きくならない。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、高感度の小面積ＣＭＯＳイメージセンサの列共有２×２画素ユニットおよび画素アレイを提供することである。
【課題を解決するための手段】
【０００８】
本発明の目的は、次の技術手法により実現される。
【０００９】
本発明のＣＭＯＳイメージセンサの列共有２×２画素ユニットは、１つの画素がフォトダイオードと、電荷転送トランジスタと、選択トランジスタと、ソースフォロアトランジスタと、リセットトランジスタと、フローティングアクティブ領域と、金属線とを含み、４つの画素を２×２画素アレイに配置して１セットの画素ユニットとする。
【００１０】
各セットの画素ユニットの前列の２つの画素および後列の２つの画素はそれぞれ列内にて選択トランジスタ、ソースフォロアトランジスタ、リセットトランジスタ、フローティングアクティブ領域を共有している。
【００１１】
前記前列の２つの画素が共有する選択トランジスタおよびソースフォロアトランジスタが画素ユニットの頂部に配置されており、前記後列の２つの画素が共有する選択トランジスタおよびソースフォロアトランジスタが画素ユニットの底部に配置される。
【００１２】
本発明のＣＭＯＳイメージセンサ画素アレイは、請求項１または２に記載の前記ＣＭＯＳイメージセンサの列共有２×２画素ユニットを複数セット含み、複数セットの画素ユニットを垂直および水平方向上で二次元画素アレイになるように配置し、前記二次元画素アレイにて金属線は第０の層の金属線および第１の層の金属線を含む２層の金属線で接続する。
【発明の効果】
【００１３】
上記本発明が提供する技術手法から分かるように、本発明のＣＭＯＳイメージセンサの列共有２×２画素ユニットおよび画素アレイは、４つの画素を２×２画素アレイに配置して１セットの画素ユニットとする。各セットの画素ユニットの前列の２つの画素および後列の２つの画素はそれぞれ列内にて選択トランジスタ、ソースフォロアトランジスタ、リセットトランジスタ、フローティングアクティブ領域を共有している。ＣＭＯＳイメージセンサ二次元画素アレイにて金属線は２層の金属線で接続しており、第０の層の金属線および第１の層の金属線のみを素子の制御線として使用することで画像情報を収集する機能を実現するものであり、第２の層以上の高い層の金属線を素子制御線とすることなく、フォトダイオードＳｉ表面上の媒体高さを効果的に低くし、より多くの光をフォトダイオードに入射させ、小面積イメージセンサの光利用効率および変換利得を高めることで、感度を向上させることができるので、小面積画素イメージセンサの画質を効果的に高めることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明のＣＭＯＳイメージセンサの列共有２×２画素ユニットの具体的な実施例１における４つの画素からなる４Ｔ２Ｓ構造の回路概略図である。
【図２】本発明のＣＭＯＳイメージセンサの列共有２×２画素ユニットの具体的な実施例１における４つの画素からなる４Ｔ２Ｓ構造のレイアウト概略図である。
【図３】本発明のＣＭＯＳイメージセンサアレイの具体的な実施例１における６×４画素アレイの回路概略図である。
【図４】本発明のＣＭＯＳイメージセンサアレイの具体的な実施例１における６×４画素アレイのレイアウト概略図である。
【発明を実施するための形態】
【００１５】
以下、本発明実施例中の図面を合わせて、本発明の実施例における技術手法について、明確に、完全に記述する。記述する実施例は単に本発明の実施例の一部に過ぎず、全ての実施例ではないことは明らかである。本発明の実施例に基づいて、当業者が創造的な労力を費やすことのない前提にて得られたその他全ての実施例は、いずれも本発明の保護範囲に含まれる。
【００１６】
本発明の実施例の記述において、第０の層の金属線および第１の層の金属線を使用するというものは、本発明を実現する唯一の実施形態ではなく、第１の層の金属線および第２の層の金属線またはその他金属線を使用して本発明の画素構造の長所を実現してもよい。
【００１７】
本発明のＣＭＯＳイメージセンサの列共有２×２画素ユニットにつき、その好ましい具体的な実施形態は図１、図２に示すとおりである。
【００１８】
１つの画素はフォトダイオードと、電荷転送トランジスタと、選択トランジスタと、ソースフォロアトランジスタと、リセットトランジスタと、フローティングアクティブ領域と、金属線とを含み、
【００１９】
４つの画素を２×２画素アレイに配置して１セットの画素ユニットとし、
【００２０】
各セットの画素ユニットの前列の２つの画素および後列の２つの画素はそれぞれ列内にて選択トランジスタ、ソースフォロアトランジスタ、リセットトランジスタ、フローティングアクティブ領域を共有しており、
【００２１】
前記前列の２の画素が共有する選択トランジスタおよびソースフォロアトランジスタが画素ユニットの頂部に配置されており、前記後列の２つの画素が共有する選択トランジスタおよびソースフォロアトランジスタが画素ユニットの底部に配置されることを特徴とする。
【００２２】
前記フローティングアクティブ領域がソースフォロアトランジスタのゲートに列方向上において第１の層の金属線で接続されており、該金属線は電源金属線とは隣接しない。
【００２３】
本発明のＣＭＯＳイメージセンサ画素アレイの好ましい具体的な実施形態は図３、図４に示すとおりである。
【００２４】
前記ＣＭＯＳイメージセンサの列共有２×２画素ユニットを複数セット含み、複数セットの画素ユニットを垂直および水平方向上で二次元画素アレイになるように配置し、前記二次元画素アレイにて金属線は第０の層の金属線および第１の層の金属線を含む２層の金属線で接続する。
【００２５】
前記二次元画素アレイにおいて、列方向での同列画素の間の電源線および列信号出力線は第１の層の金属線で接続される。
【００２６】
前記二次元画素アレイにおいて、行方向での同行画素の間のトランジスタ素子制御線は第０の層の金属線で接続される。
【００２７】
本発明では従来のイメージセンサの小面積画素の感度が低いという問題を解決し、第０の層の金属線および第１の層の金属線のみを素子の制御線として使用することで画像情報を収集する機能を実現するものであり、第２の層以上の高い層の金属線を素子制御線とすることなく、フォトダイオードＳｉ表面上の媒体高さを低くし、より多くの光をフォトダイオードに入射させることができる。フローティングアクティブ領域をソースフォロアトランジスタにゲートに接続する金属線は電源金属線から離れることで、フローティングアクティブ領域の寄生容量を低減するため、信号電子を信号電圧に変換する幅が大きくなる。よって、本発明のＣＭＯＳイメージセンサの列共有２×２画素ユニットおよびＣＭＯＳイメージセンサ画素アレイ構造では、小面積イメージセンサでの光利用効率および変換利得を高めることで、感度を向上させることができ、小面積画素イメージセンサの画質を効果的に高めることができる。
【００２８】
実施例１
【００２９】
図１に示す回路概略図のように、ＣＭＯＳイメージセンサの列共有２×２画素ユニットでは４Ｔ２Ｓ構造を採用しており、画素１１、画素１２、画素２１および画素２２という４つの画素を含む。ＰＤ１１、ＰＤ１２、ＰＤ２１およびＰＤ２２はそれぞれ画素１１、画素１２、画素２１および画素２２のフォトダイオードであり、ＴＸ１１、ＴＸ１２、ＴＸ２１およびＴＸ２２はそれぞれ画素１１、画素１２、画素２１および画素２２の電荷転送トランジスタであり、ＲＸ１およびＲＸ２はリセットトランジスタであり、ＳＦ１およびＳＦ２はソースフォロアトランジスタであり、ＳＸ１およびＳＸ２は選択トランジスタである。画素１１および画素２１はリセットトランジスタＲＸ１、ソースフォロアトランジスタＳＦ１、選択トランジスタＳＸ１を共有し、画素１２および画素２２はリセットトランジスタＲＸ２、ソースフォロアトランジスタＳＦ２、選択トランジスタＳＸ２を共有している。ＳＸ１およびＳＦ１は前列画素１１および画素２１の頂部に配置されており、ＳＸ２およびＳＦ２は後列画素１２および画素２２の底部に配置される。ＦＤ１は画素１１および画素２１が共有するフローティングアクティブ領域であり、ＦＤ２は画素１２および画素２２が共有するフローティングアクティブ領域であり、ＳＮ１およびＳＮ２は列信号出力線であり、ＶＣは電源線である。
【００３０】
トランジスタ制御線ＳＶ１は選択トランジスタＳＸ１のゲートに接続され、制御線ＴＶ１は電荷転送トランジスタＴＸ１１およびＴＸ１２のゲートに接続され、制御線ＲＶはリセットトランジスタＲＸ１およびＲＸ２のゲートに接続され、制御線ＴＶ２は電荷転送トランジスタＴＸ２１およびＴＸ２２のゲートに接続され、制御線ＳＶ２は選択トランジスタＳＸのゲートに接続される。ＳＮ１およびＳＮ２はそれぞれソースフォロアトランジスタのソースに接続され、ＶＣはＲＸ１、ＲＸ２、ＳＸ１およびＳＸ２のドレインに接続される。フローティングアクティブ領域ＦＤ１はソースフォロアトランジスタＳＦ１のゲートに接続され、フローティングアクティブ領域ＦＤ２はソースフォロアトランジスタＳＦ２のゲートに接続される。
【００３１】
図２に示すのは、図１に示す回路概略図に対応するレイアウト概略図（配置構造図）である。図２に示すように、トランジスタ素子制御線ＳＶ１、ＴＶ１、ＲＶ、ＴＶ２およびＳＶ２は第０の層の金属線を使用し、電源制御線ＶＣおよび列信号出力線ＳＮ１、ＳＮ２は第１の層の金属線を使用している。第０の層の金属制御線ＳＶ１、ＴＶ１、ＲＶ、ＴＶ２およびＳＶ２はそれぞれ対応するトランジスタのゲートポリシリコンにコンタクトホール０を介して相互に接触し、第１の層の金属制御線ＳＮ１、ＳＮ２およびＶＣはそれぞれ対応するトランジスタのソースおよびドレインにコンタクトホール１を介して相互に接触する。フローティングアクティブ領域ＦＤ１とＳＦ１のゲートポリシリコンとの間は第１の層の金属線を使用してコンタクトホール１を介して相互に接触し、フローティングアクティブ領域ＦＤ２とＳＦ２のゲートポリシリコンとの間は第１の層の金属線を使用してコンタクトホール１を介して相互に接触する。好ましくは、本実施例において選択トランジスタＳＸ１およびＳＸ２を省略することができるものであり、実施例においては選択トランジスタが欠けてもセンサの正常動作には影響ない上、本発明が解決する技術的課題にも影響はない。
【００３２】
上記した４つの画素は１セットのユニットとして記されているが、本実施例においては複数セットの画素ユニットが垂直および水平方向上で二次元画素アレイとして配置されるとともに、６×４画素アレイを例として概略的に示す。本発明の高感度小面積ＣＭＯＳイメージセンサの列共有２×２画素ユニット構造および二次元画素アレイ構造は、６×４画素アレイを含みつつもこれに限定されず、その他様々なサイズの画素アレイに適応することができる。
【００３３】
図３に示すのは、６×４画素アレイの回路概略図である。図３に示す画素アレイ回路概略図に対応するレイアウト概略図は図４に示すとおりである。
【００３４】
図３および図４に示す画素アレイにおいて、ＰＤ１１〜ＰＤ１６は第１行の画素のフォトダイオードであり、ＰＤ２１〜ＰＤ２６は第２行の画素のフォトダイオードであり、ＰＤ３１〜ＰＤ３６は第３行の画素のフォトダイオードであり、ＰＤ４１〜ＰＤ４６は第４行の画素のフォトダイオードである。画素素子制御線ＴＶ１は第１行の画素の電荷転送トランジスタＴＸ１１〜ＴＸ１６のゲートポリシリコンに接続され、画素素子制御線ＴＶ２は第２行の画素の電荷転送トランジスタＴＸ２１〜ＴＸ２６のゲートポリシリコンに接続され、画素素子制御線ＴＶ３は第３行の画素の電荷転送トランジスタＴＸ３１〜ＴＸ３６のゲートポリシリコンに接続され、画素素子制御線ＴＶ４は第４行の画素の電荷転送トランジスタＴＸ４１〜ＴＸ４６のゲートポリシリコンに接続される。画素素子制御線ＳＶ１は選択トランジスタＳＸ１１、ＳＸ１３、ＳＸ１５のゲートポリシリコンに接続され、画素素子制御線ＳＶ３は選択トランジスタＳＸ３１、ＳＸ２２、ＳＸ３３、ＳＸ２４、ＳＸ３５、ＳＸ２６のゲートポリシリコンに接続され、画素素子制御線ＳＶ５は選択トランジスタＳＸ４２、ＳＸ４４、ＳＸ４６のゲートポリシリコンに接続される。画素素子制御線ＲＶ１はリセットトランジスタＲＸ１１、ＲＸ２２、ＲＸ１３、ＲＸ２４、ＲＸ１５、ＲＸ２６のゲートポリシリコンに接続され、画素素子制御線ＲＶ３はリセットトランジスタＲＸ３１、ＲＸ４２、ＲＸ３３、ＲＸ４４、ＲＸ３５、ＲＸ４６のゲートポリシリコンに接続される。画素アレイ中の列信号出力線ＳＮ１は第１列画素のソースフォロアトランジスタＳＦ１１およびＳＦ３１のソースに接続され、列信号出力線ＳＮ２は第２列画素のソースフォロアトランジスタＳＦ２２およびＳＦ４２のソースに接続され、列信号出力線ＳＮ３は第３列画素のソースフォロアトランジスタＳＦ１３およびＳＦ３３のソースに接続され、列信号出力線ＳＮ４は第４列画素のソースフォロアトランジスタＳＦ２４およびＳＦ４４のソースに接続され、列信号出力線ＳＮ５は第５列画素のソースフォロアトランジスタＳＦ１５およびＳＦ３５のソースに接続され、列信号出力線ＳＮ６は第６列画素のソースフォロアトランジスタＳＦ２６およびＳＦ４６のソースに接続される。電源制御線ＶＣは画素アレイ中の各セット画素ユニットのリセットトランジスタのドレインに接続され、画素アレイ中の各セット画素ユニットの選択トランジスタのドレインに接続される。画素アレイ中の各セット画素ユニットのＦＤ領域はそれぞれ対応するソースフォロアトランジスタのゲートに接続される。
【００３５】
前記画素アレイにて、同行の画素素子制御線ＴＶ１〜ＴＶ４、ＳＶ１、ＳＶ３、ＳＶ５、ＲＶ１、ＲＶ３は第０の層の金属線を使用する。同列の画素制御線ＳＮ１〜ＳＮ６は第１の層の金属線を使用し、電源線ＶＣは第１の層の金属線を使用し、各セット画素ユニットのＦＤと対応するソースフォロアトランジスタのゲートとの接続線は第１の層の金属線を使用する。特に説明すべきは、第０の層の金属線および第１の層の金属線を使用するというものは、本発明を実現する唯一の実施形態ではなく、第１の層の金属線および第２の層の金属線またはその他金属線を使用して本発明の画素構造の長所を実現してもよいということである。第Ｎの層および第Ｎ+１の層の金属線の使用は具体的な画素の設計状況に応じて決定してもよく、いずれも本発明で提案する金属線の使用層数を減らして、媒体の高さを低くし、光利用効率を高める効果を実現することができる。金属線の層階層を変更する画素構造にてその核となる設計方法は上記実施例１および実施例２に類似しているため、ここでは別途説明しない。
【００３６】
本発明のＣＭＯＳイメージセンサ列共有２×２画素ユニットおよびその画素アレイでは、２×２画素アレイ構造を１セットのユニットとして採用していることから、各セットのユニットにて前列の２つの画素が共有する選択トランジスタおよびソースフォロアトランジスタが頂部に配置されており、後列の２つの画素が共有する選択トランジスタおよびソースフォロアトランジスタが底部に配置されるとともに、画素構造内のトランジスタおよびフローティングノードの接続方式を改善することで、金属線は第０の層の金属線および第１の層の金属線のみを素子の制御線として使用することで画像情報を収集する機能を実現するものであり、第２の層以上の高い層の金属線を素子制御線とすることなく、フォトダイオードＳｉ表面上の媒体高さを効果的に低くし、より多くの光をフォトダイオードに入射させて、光利用効率を高める。また、本実施例のＣＭＯＳイメージセンサ列共有２×２画素ユニットのフローティングアクティブ領域をソースフォロアトランジスタにゲートに接続する金属線は電源金属線から離れることで、フローティングアクティブ領域の寄生容量を低減するため、信号電子を信号電圧に変換する幅が大きくなる。
【００３７】
したがって、本発明のＣＭＯＳイメージセンサの列共有２×２画素ユニット構造では小面積画素センサの光利用効率および変換利得を高めることで、感度を向上させることができるので、小面積画素イメージセンサの画質を効果的に高めることができる。
【００３８】
上述したものは、本発明の好ましい具体的な実施形態でしかなく、本発明の保護範囲はこれに限られるものではない。当業者が本発明で開示された技術範囲内で容易に想到可能な変更または置換は、いずれも本発明の保護範囲内に含まれるものとする。よって、本発明の保護範囲は、特許請求の範囲の保護範囲を基準とすべきである。
【図１】
2015530749.tif 000003
【図２】
2015530749.tif 000004
【図３】
2015530749.tif 000005
【図４】
2015530749.tif 000006
【国際調査報告】
2015530749.tif 000007
2015530749.tif 000008
2015530749.tif 000009
2015530749.tif 000010