(57)【要約】【課題】必要なメモリ容量を自動生成してＤＲＡＭのメモリコアを得る際の電源回路の最適化を容易に行なえる半導体回路およびその検査方法を提供する。【解決手段】コンデンサの蓄積電荷Ｑ＝ＣＶの関係を基に、チャージポンプを行なう容量素子に接続される最終段のバッファに与える電位Ｖを、降圧電源により調整した値とすることにより、この電位Ｖの調整をコンデンサの容量Ｃの調整と等価なものにして、メモリ容量に応じた電源回路の最適化を行なえるようにする。【選択図】    図２
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【特許請求の範囲】
【請求項１】
供給された電源の電圧を昇圧して出力する昇圧電源回路と、供給された電源の電圧に対する降圧機能を有する降圧電源回路とからなる電源装置を有し、前記昇圧電源回路からの出力電圧を他回路へ供給する半導体回路であって、前記昇圧電源回路からの出力電圧の前記昇圧を、前記降圧電源回路の前記降圧機能により制御するよう構成したことを特徴とする半導体回路。
【請求項２】
請求項１記載の半導体回路であって、供給電源の電圧を第一の電源電位とし、前記降圧電源回路は、前記第一の電源電位と接地電位の間にある任意電位を第三の電源電位として生成するよう構成し、前記昇圧電源回路は、蓄電素子と制御回路とからなり、前記降圧電源回路の降圧機能を利用して、前記制御回路により、前記蓄電素子に前記第一の電源電位と前記第三の電源電位との差をなす電位を与えてその電位に応じた量の電荷を蓄積し、前記蓄電素子を前記制御回路で駆動して第二の電源電位を生成するよう構成したことを特徴とする半導体回路。
【請求項３】
請求項１記載の半導体回路であって、供給電源の電圧を第一の電源電位とし、前記降圧電源回路は、前記第一の電源電位と接地電位の間にある２つの任意電位を第三の電源電位および第四の電源電位として生成するよう構成し、前記昇圧電源回路は、蓄電素子と制御回路とからなり、前記降圧電源回路の降圧機能を利用して、前記制御回路により、前記蓄電素子に、前記第一の電源電位と前記第四の電源電位との差をなす電位を与えて、その電位に応じた量の電荷を蓄積し、前記蓄電素子を前記制御回路で前記第三の電位に駆動して第二の電源電位を生成するよう構成したことを特徴とする半導体回路。
【請求項４】
請求項２に記載の半導体回路であって、前記電源装置は、前記昇圧電源回路からの出力電圧の制御に用いる電源電位を切替え可能とするスイッチを設け、前記スイッチは、前記第三の電源電位と前記第一の電源電位あるいは接地電位とを切替えるよう構成し、前記降圧電源回路に、前記第三の電源電位を調整する電圧調整手段を設けたことを特徴とする半導体回路。
【請求項５】
請求項４記載の半導体回路であって、前記電圧調整手段は、回路の動作周波数が低い状態に遷移した場合あるいは当該降圧電源回路の動作が安定な定常状態となった場合には、前記第三の電源電位が低くなるように調整し、前記低い動作周波数あるいは前記定常状態から復帰した場合には、前記第三の電源電位が高くなるように調整するよう構成したことを特徴とする半導体回路。
【請求項６】
請求項４記載の半導体回路であって、前記スイッチは、前記昇圧電源回路の昇圧能力が要求される場合には、前記昇圧電源回路からの出力電圧の制御に用いる電源電位として、前記第一の電源電位に切替えるよう構成したことを特徴とする半導体回路。
【請求項７】
請求項４記載の半導体回路であって、前記スイッチは、前記昇圧電源回路が停止状態に遷移した場合には、前記昇圧電源回路からの出力電圧の制御に用いる電源電位として、前記接地電位に切替えるよう構成したことを特徴とする半導体回路。
【請求項８】
請求項４記載の半導体回路であって、前記降圧電源回路に、前記第三の電源電位として前記第一の電源電位と接地電位の間に任意電位を得るための複数の抵抗素子からなる分圧回路を設け、前記電圧調整手段は、前記第三の電源電位を調整する場合に、前記抵抗素子の接続数を可変する手段として、その接続状態をアクティブにするヒューズ、あるいは接続状態が書込み可能な不揮発性メモリあるいは書き換え可能な不揮発性メモリを設けたことを特徴とする半導体回路。
【請求項９】
請求項４記載の半導体回路であって、前記降圧電源回路に、前記第三の電源電位として前記第一の電源電位と接地電位の間に任意電位を得るための複数の抵抗素子からなる分圧回路を設け、前記電圧調整手段は、前記第三の電源電位を調整する場合に、前記抵抗素子の接続数を可変する手段として、その接続状態を変更する論理回路を設け、外部からの電圧設定信号を前記論理回路に入力することで前記第三の電位の値を決定するよう構成したことを特徴とする半導体回路。
【請求項１０】
請求項８記載の半導体回路を検査する検査方法であって、前記半導体回路に対する全数検査をあらかじめ実行し、正常であった前記半導体回路に対してのみ前記電圧調整手段による第三の電源電位の調整を実行する検査工程を有することを特徴とする半導体回路の検査方法。
【請求項１１】
請求項２から請求項９のいずれかに記載の半導体回路であって、前記昇圧電源回路は、蓄電素子ならびに前記第三の電位が印加される制御回路を、他の回路部分と同様の薄膜トランジスタにより形成したことを特徴とする半導体回路。
【請求項１２】
請求項２から請求項９のいずれかに記載の半導体回路であって、前記昇圧電源回路は、蓄電素子ならびに前記第三の電位が印加される制御回路を、他の回路部分より耐圧電位の高い厚膜トランジスタにより形成したことを特徴とする半導体回路。
【請求項１３】
請求項１から請求項９のいずれかに記載の半導体回路であって、前記降圧電源回路は、第一および第二の演算増幅器と、ＰチャネルトランジスタおよびＮチャネルトランジスタとを有し、前記第一の電源電位と接地電位の間にある任意電位として、前記第一および第二の演算増幅器の各反転入力端子に印加される第一および第二の参照電位のうち、高い方の参照電位が入力される側の前記第一の演算増幅器の出力は前記Ｎチャネルトランジスタのゲートに接続され、前記Ｎチャネルトランジスタのソースは接地電位に、ドレインは前記第三の電源電位に接続され、低い方の参照電位が入力される側の前記第二の演算増幅器の出力は前記Ｐチャネルトランジスタのゲートに接続され、前記Ｐチャネルトランジスタのソースは前記第一の電源電位に、ドレインは前記第三の電源電位に接続され、前記第一および第二の演算増幅器のいずれの正入力にも前記第三の電源電位が接続されていることを特徴とする半導体回路。
【請求項１４】
請求項１３記載の半導体回路であって、前記降圧電源回路は、前記Ｐチャネルトランジスタを駆動する前記第二の演算増幅器に印加される電源電位を、前記第一の電源電位よりも大とし、かつ該演算増幅器を厚膜トランジスタで形成したことを特徴とする半導体回路。
【請求項１５】
請求項１４記載の半導体回路であって、前記降圧電源回路は、第三の演算増幅器と第二のＰチャネルトランジスタとを設け、前記第三の演算増幅器の反転入力には前記第一および第二の参照電位よりも低い第三の参照電位が接続され、前記第三の演算増幅器の正入力には前記第三の電源電位が接続され、前記第三の演算増幅器の出力には前記第二のＰチャネルトランジスタのゲートが接続され、前記第二のＰチャネルトランジスタのソースは前記第一の電源電位に、ドレインは前記第三の電源電位に接続されていることを特徴とする半導体回路。
【請求項１６】
請求項１５記載の半導体回路であって、前記昇圧電源回路の出力電圧は正の電圧とすることを特徴とする半導体回路。
【請求項１７】
請求項１５記載の半導体回路であって、前記昇圧電源回路の出力電圧は負の電圧とすることを特徴とする半導体回路。
【請求項１８】
請求項１６または請求項１７に記載の半導体回路であって、前記昇圧電源回路は、半導体集積回路の一機能として備えられたメモリ回路に適用されることを特徴とする半導体回路。
【請求項１９】
請求項１８記載の半導体回路であって、前記メモリ回路は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）とし、前記昇圧電源回路は、その出力電圧を前記ＤＲＡＭのアクセス経路に印加するよう構成したことを特徴とする半導体回路。
【請求項２０】
請求項１９記載の半導体回路であって、前記昇圧電源回路は、その出力電圧を論理反転し、前記反転論理を前記ＤＲＡＭのアクセス経路に印加するよう構成したことを特徴とする半導体回路。
【請求項２１】
請求項２０記載の半導体回路であって、前記電圧調整手段は、隣接する２層の配線層間の絶縁体層を貫いて前記配線層間を接続する金属電極の有無によって、前記第三の電源電位を設定するよう構成したことを特徴とする半導体回路。
【請求項２２】
請求項２１記載の半導体回路の設計データ生成方法であって、前記２層の配線層間の配線状態の違いによって、前記半導体回路に搭載されるメモリの構成に適切な設定状態があらかじめレイアウトデータとして用意され、前記レイアウトデータを含めたメモリマクロを自動生成することを特徴とする半導体回路の設計データ生成方法。
【請求項２３】
請求項２１記載の半導体回路の検査方法であって、前記金属電極の状態が正常であることを検査するために、前記金属電極の状態を論理出力する回路の設定状態を、複数のフリップ・フロップからなるスキャン列との比較を行なえるようにし、前記スキャン列に入力されたデータと前記金属電極の状態の出力とを、それぞれ排他的論理和により比較し、それらの出力の論理和によって、前記金属電極のいずれかに不良があったかどうかを判定する検査項目を含むことを特徴とする半導体回路の検査方法。
【請求項２４】
請求項２３記載の半導体回路の検査方法であって、前記判定による出力により、前記金属電極の状態に不良があった場合に、前記金属電極以外の方法により前記第三の電源電位を発生するように切替えて、前記降圧電源回路を検査する検査工程を含むことを特徴とする半導体回路の検査方法。
【請求項２５】
請求項２４記載の半導体回路の検査方法であって、前記電源装置を搭載した複数のメモリ回路を含む場合に、前記切替え指示の規定状態を不活性とし、前記複数のメモリ回路を共通して動作させ、前記降圧電源回路を検査する検査工程を含むことを特徴とする半導体回路の検査方法。
【請求項２６】
請求項２４記載の半導体回路の検査方法であって、前記切替え指示の規定状態をマスクプログラムにより指定し、例外とした特定のマクロにより独立して電源装置を動作させて検査する検査工程を含むことを特徴とする半導体回路の検査方法。
【請求項２７】
請求項２５または請求項２６に記載の半導体回路の検査方法であって、前記半導体回路に高負荷を加えて検査する信頼性検査工程で、その検査中は、前記降圧電源回路から出力される第三の電源電位を下げて前記昇圧電源回路の出力を降下させることを特徴とする半導体回路の検査方法。
【請求項２８】
請求項２７記載の半導体回路の検査方法であって、メモリの特性を評価する際、前記第三の電源電位を接地電位として前記昇圧電源回路を不活性化し、前記昇圧電源回路からの出力電圧の代わりに外部印加電圧を用いて前記メモリを駆動することを特徴とする半導体回路の検査方法。
【請求項２９】
請求項２５または請求項２６に記載の半導体回路の検査方法であって、前記半導体回路に高負荷を加えて検査する信頼性検査工程で、その検査中は、前記第三の電源電位を接地電位として前記昇圧電源回路を不活性化し、前記昇圧電源回路からの出力電圧の代わりに外部印加電圧を用いることを特徴とする半導体回路の検査方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、内蔵されたＤＲＡＭへ電源供給するための電源回路を備えた半導体回路およびその検査方法に関するものである。
【０００２】
【従来の技術】
従来から、システムＬＳＩの回路設計において、その設計工数を削減するためには、容易に部品の再利用ができる回路設計が行いやすい環境を構築することが重要なこととして挙げられ、システムの要求に応じて容量可変なメモリを提供することで最適なメモリ構成となり、パフォーマンスの向上が可能となるため、メモリは可能な限り自由な容量構成をとれるような設計方法を提供することが重要である。
【０００３】
一般的に、システムＬＳＩではその目的に応じ、マスクＲＯＭ、ＳＲＡＭ、ＤＲＡＭなど多種のメモリが使用されており、プログラムの格納、キャッシュメモリに用いてデータのヒット率向上、データ処理などの目的に応じて、最適なメモリが使用される。
【０００４】
通常のＣＭＯＳプロセスで形成可能なマスクＲＯＭやＳＲＡＭでは、システムＬＳＩに搭載されるメモリとして広く用いられてきていることから、この設計工数削減の手段として、コンパイラブルなメモリジェネレータを用い、メモリを自動的に配置設計することにより、容易に所望のメモリ構成を得ることができるものが提供されている。
【０００５】
一方、ＤＲＡＭ（例えば、特許文献１および特許文献２を参照）では、リーク電流の削減、アクセス速度の補賞、信頼性の向上などを行なう目的で、外部から印加される電位から各部位に最適な中間電位、昇圧電位、負電位を供給しており、それらを生成する回路が必要となってくる。
【０００６】
このような理由により、回路設計において、ＤＲＡＭは自動生成が行ないにくいという特性があり、例えば電源回路に限定して着目してみても、メモリの容量に合わせて、チャージポンプ回路の能力を可変とする際には、チャージポンプを行なうコンデンサの容量だけでなく、そのコンデンサに電荷を転送するバッファのサイズをも変更する必要がある。
【０００７】
その設計工数を考慮した場合、サイズ決定、シミュレーションによる検証、レイアウト、ポストレイアウトシミュレーションというように、各工程による作業段階を踏んで回路設計を行なう必要があり、自動化の障害となっている。
【０００８】
しかしながら、ＤＲＡＭは、１ビット当たりの素子数による回路面積を小さくできるという理由から、大きなメモリ容量を必要とする箇所で求められており、ＳＲＡＭを適用した場合には１ビット当たりの素子数による回路面積が大きくなるという面積デメリットが顕在化するなかで、上記のようなデメリットを考慮に入れても搭載する価値がある。さらに近年では、通常のＣＭＯＳプロセスで形成可能なプレーナ構造を備えたＤＲＡＭが適用されてきており、システムＬＳＩにおけるＤＲＡＭの適用範囲は、今後大きく伸びていくことが予想される。
【０００９】
【特許文献１】
特開２００１−２５０３８１号公報
【００１０】
【特許文献２】
特開２００１−１６３８８８号公報
【００１１】
【発明が解決しようとする課題】
以上のような従来の半導体回路の回路設計においては、他種のメモリと同様に、ＤＲＡＭによるメモリ構成が容易に自動生成できる設計方法の確立が急務であり、その１つとして、前述した電源回路に関する問題を解決する必要がある。
【００１２】
これに対し、前述のようなＤＲＡＭを自動生成に対応させるためには、従来自動生成への対応が不十分である電源回路の自由度をあげて、回路設計時の自動生成が容易に行うことができ、設計工数の低減が行なえるようにする必要がある。
【００１３】
そのためには、トランジスタの面積変化による能力の違いを明確にすることに加え、素子のサイズによらない調整手段を選択し、それによってコンパイラ化を実現する手法を模索するのが最良であると考えられる。
【００１４】
本発明は、上記従来の問題点を解決するもので、メモリ容量の違いに関わらず、電源回路のレイアウトとしては共通のものを用いることができ、電源回路の自動生成に対する自由度を向上し、その自動生成を容易化して回路設計時の設計工数を削減することができるとともに、回路を構成する素子のばらつきに対応して、ポンピング容量素子に与える電圧を容易に調整することができ、回路設計の際に用いるコンパイラの扱いやすさを向上することができる半導体回路およびその検査方法を提供する。
【００１５】
【課題を解決するための手段】
上記の課題を解決するために、本発明の請求項１に記載の半導体回路は、供給された電源の電圧を昇圧して出力する昇圧電源回路と、供給された電源の電圧に対する降圧機能を有する降圧電源回路とからなる電源装置を有し、前記昇圧電源回路からの出力電圧を他回路へ供給する半導体回路であって、前記昇圧電源回路からの出力電圧の前記昇圧を、前記降圧電源回路の前記降圧機能により制御するよう構成したことを特徴とする。
【００１６】
また、本発明の請求項２に記載の半導体回路は、請求項１記載の半導体回路であって、供給電源の電圧を第一の電源電位とし、前記降圧電源回路は、前記第一の電源電位と接地電位の間にある任意電位を第三の電源電位として生成するよう構成し、前記昇圧電源回路は、蓄電素子と制御回路とからなり、前記降圧電源回路の降圧機能を利用して、前記制御回路により、前記蓄電素子に前記第一の電源電位と前記第三の電源電位との差をなす電位を与えてその電位に応じた量の電荷を蓄積し、前記蓄電素子を前記制御回路で駆動して第二の電源電位を生成するよう構成したことを特徴とする。
【００１７】
また、本発明の請求項３に記載の半導体回路は、請求項１記載の半導体回路であって、供給電源の電圧を第一の電源電位とし、前記降圧電源回路は、前記第一の電源電位と接地電位の間にある２つの任意電位を第三の電源電位および第四の電源電位として生成するよう構成し、前記昇圧電源回路は、蓄電素子と制御回路とからなり、前記降圧電源回路の降圧機能を利用して、前記制御回路により、前記蓄電素子に、前記第一の電源電位と前記第四の電源電位との差をなす電位を与えて、その電位に応じた量の電荷を蓄積し、前記蓄電素子を前記制御回路で前記第三の電位に駆動して第二の電源電位を生成するよう構成したことを特徴とする。
【００１８】
以上により、昇圧電源回路に印加する電圧を降圧電源回路からメモリ容量に応じて調整して供給することにより、メモリ容量に応じて自由に電源の能力を決定することができる。
【００１９】
また、本発明の請求項４に記載の半導体回路は、請求項２に記載の半導体回路であって、前記電源装置は、前記昇圧電源回路からの出力電圧の制御に用いる電源電位を切替え可能とするスイッチを設け、前記スイッチは、前記第三の電源電位と前記第一の電源電位あるいは接地電位とを切替えるよう構成し、前記降圧電源回路に、前記第三の電源電位を調整する電圧調整手段を設けたことを特徴とする。
【００２０】
以上により、昇圧電源回路を駆動する降圧電源回路の制御を、その内部に備えたスイッチを用いてさまざまなレベルに変化させることを可能とし、最大能力を与える場合、初期設定電位から予め設定した範囲に微調整を行なう場合、あるいは昇圧電源回路を不活性化させる場合について、それぞれを回路動作中に変更することができる。
【００２１】
また、本発明の請求項５に記載の半導体回路は、請求項４記載の半導体回路であって、前記電圧調整手段は、回路の動作周波数が低い状態に遷移した場合あるいは当該降圧電源回路の動作が安定な定常状態となった場合には、前記第三の電源電位が低くなるように調整し、前記低い動作周波数あるいは前記定常状態から復帰した場合には、前記第三の電源電位が高くなるように調整するよう構成したことを特徴とする。
【００２２】
また、本発明の請求項６に記載の半導体回路は、請求項４記載の半導体回路であって、前記スイッチは、前記昇圧電源回路の昇圧能力が要求される場合には、前記昇圧電源回路からの出力電圧の制御に用いる電源電位として、前記第一の電源電位に切替えるよう構成したことを特徴とする。
【００２３】
また、本発明の請求項７に記載の半導体回路は、請求項４記載の半導体回路であって、前記スイッチは、前記昇圧電源回路が停止状態に遷移した場合には、前記昇圧電源回路からの出力電圧の制御に用いる電源電位として、前記接地電位に切替えるよう構成したことを特徴とする。
【００２４】
以上により、低速動作モードや待機モード時のように消費電力を落すべきところでは昇圧回路も能力を落とし、電源立ち上げ時のように大きな能力が必要な場面では昇圧回路の能力を上げ、停止状態では電力供給を止めることにより、それぞれの状態に最適な動作モードを与えることができる。
【００２５】
また、本発明の請求項８に記載の半導体回路は、請求項４記載の半導体回路であって、前記降圧電源回路に、前記第三の電源電位として前記第一の電源電位と接地電位の間に任意電位を得るための複数の抵抗素子からなる分圧回路を設け、前記電圧調整手段は、前記第三の電源電位を調整する場合に、前記抵抗素子の接続数を可変する手段として、その接続状態をアクティブにするヒューズ、あるいは接続状態が書込み可能な不揮発性メモリあるいは書き換え可能な不揮発性メモリを設けたことを特徴とする。
【００２６】
また、本発明の請求項９に記載の半導体回路は、請求項４記載の半導体回路であって、前記降圧電源回路に、前記第三の電源電位として前記第一の電源電位と接地電位の間に任意電位を得るための複数の抵抗素子からなる分圧回路を設け、前記電圧調整手段は、前記第三の電源電位を調整する場合に、前記抵抗素子の接続数を可変する手段として、その接続状態を変更する論理回路を設け、外部からの電圧設定信号を前記論理回路に入力することで前記第三の電位の値を決定するよう構成したことを特徴とする。
【００２７】
また、本発明の請求項１０に記載の半導体回路の検査方法は、請求項８記載の半導体回路を検査する検査方法であって、前記半導体回路に対する全数検査をあらかじめ実行し、正常であった前記半導体回路に対してのみ前記電圧調整手段による第三の電源電位の調整を実行する検査工程を有する方法としたことを特徴とする。
【００２８】
以上により、検査により電圧調整を行なう場合に、ヒューズあるいは不揮発性メモリで状態変化を行なわせるものに加え、外部にヒューズボックスなどの調整手段を持つことができる。
【００２９】
また、本発明の請求項１１に記載の半導体回路は、請求項２から請求項９のいずれかに記載の半導体回路であって、前記昇圧電源回路は、蓄電素子ならびに前記第三の電位が印加される制御回路を、他の回路部分と同様の薄膜トランジスタにより形成したことを特徴とする。
【００３０】
また、本発明の請求項１２に記載の半導体回路は、請求項２から請求項９のいずれかに記載の半導体回路であって、前記昇圧電源回路は、蓄電素子ならびに前記第三の電位が印加される制御回路を、他の回路部分より耐圧電位の高い厚膜トランジスタにより形成したことを特徴とする。
【００３１】
以上により、降圧電源回路を使用して適用電圧範囲を低くした場合に使用するトランジスタとして薄い絶縁膜のものにも対応し、回路を実現するためのプロセスの自由度を上げることができるとともに、論理回路の高速性が必要な箇所だけ絶縁膜の厚いトランジスタを適用させることにより、論理回路の高速性の犠牲をできる限り抑え、回路の信頼性を向上させることができる。
【００３２】
また、本発明の請求項１３に記載の半導体回路は、請求項１から請求項９のいずれかに記載の半導体回路であって、前記降圧電源回路は、第一および第二の演算増幅器と、ＰチャネルトランジスタおよびＮチャネルトランジスタとを有し、前記第一の電源電位と接地電位の間にある任意電位として、前記第一および第二の演算増幅器の各反転入力端子に印加される第一および第二の参照電位のうち、高い方の参照電位が入力される側の前記第一の演算増幅器の出力は前記Ｎチャネルトランジスタのゲートに接続され、前記Ｎチャネルトランジスタのソースは接地電位に、ドレインは前記第三の電源電位に接続され、低い方の参照電位が入力される側の前記第二の演算増幅器の出力は前記Ｐチャネルトランジスタのゲートに接続され、前記Ｐチャネルトランジスタのソースは前記第一の電源電位に、ドレインは前記第三の電源電位に接続され、前記第一および第二の演算増幅器のいずれの正入力にも前記第三の電源電位が接続されている構成としたことを特徴とする。
【００３３】
また、本発明の請求項１４に記載の半導体回路は、請求項１３記載の半導体回路であって、前記降圧電源回路は、前記Ｐチャネルトランジスタを駆動する前記第二の演算増幅器に印加される電源電位を、前記第一の電源電位よりも大とし、かつ該演算増幅器を厚膜トランジスタで形成したことを特徴とする。
【００３４】
また、本発明の請求項１５に記載の半導体回路は、請求項１４記載の半導体回路であって、前記降圧電源回路は、第三の演算増幅器と第二のＰチャネルトランジスタとを設け、前記第三の演算増幅器の反転入力には前記第一および第二の参照電位よりも低い第三の参照電位が接続され、前記第三の演算増幅器の正入力には前記第三の電源電位が接続され、前記第三の演算増幅器の出力には前記第二のＰチャネルトランジスタのゲートが接続され、前記第二のＰチャネルトランジスタのソースは前記第一の電源電位に、ドレインは前記第三の電源電位に接続されている構成としたことを特徴とする。
【００３５】
以上により、差動増幅機能の追加のための構成配置を行なうことにより、電圧変動やポンピングの頻度、電圧の設定範囲など、設定内容の自由度を増大することができる。
【００３６】
また、本発明の請求項１６に記載の半導体回路は、請求項１５記載の半導体回路であって、前記昇圧電源回路の出力電圧は正の電圧とする構成としたことを特徴とする。
【００３７】
また、本発明の請求項１７に記載の半導体回路は、請求項１５記載の半導体回路であって、前記昇圧電源回路の出力電圧は負の電圧とする構成としたことを特徴とする。
【００３８】
また、本発明の請求項１８に記載の半導体回路は、請求項１６または請求項１７に記載の半導体回路であって、前記昇圧電源回路は、半導体集積回路の一機能として備えられたメモリ回路に適用される構成としたことを特徴とする。
【００３９】
また、本発明の請求項１９に記載の半導体回路は、請求項１８記載の半導体回路であって、前記メモリ回路は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）とし、前記昇圧電源回路は、その出力電圧を前記ＤＲＡＭのアクセス経路に印加するよう構成したことを特徴とする。
【００４０】
また、本発明の請求項２０に記載の半導体回路は、請求項１９記載の半導体回路であって、前記昇圧電源回路は、その出力電圧を論理反転し、前記反転論理を前記ＤＲＡＭのアクセス経路に印加するよう構成したことを特徴とする。
【００４１】
以上により、昇圧回路あるいは負電圧発生回路として、ＤＲＡＭでの正論理あるいは負論理用回路に適用させることができる。
【００４２】
また、本発明の請求項２１に記載の半導体回路は、請求項２０記載の半導体回路であって、前記電圧調整手段は、隣接する２層の配線層間の絶縁体層を貫いて前記配線層間を接続する金属電極の有無によって、前記第三の電源電位を設定するよう構成したことを特徴とする。
【００４３】
また、本発明の請求項２２に記載の半導体回路の設計データ生成方法は、請求項２１記載の半導体回路の設計データ生成方法であって、前記２層の配線層間の配線状態の違いによって、前記半導体回路に搭載されるメモリの構成に適切な設定状態があらかじめレイアウトデータとして用意され、前記レイアウトデータを含めたメモリマクロを自動生成する方法としたことを特徴とする。
【００４４】
以上により、電圧設定手段として、配線層によるプログラミングにより、メモリの自動生成を可能にすることができる。
【００４５】
また、本発明の請求項２３に記載の半導体回路の検査方法は、請求項２１記載の半導体回路の検査方法であって、前記金属電極の状態が正常であることを検査するために、前記金属電極の状態を論理出力する回路の設定状態を、複数のフリップ・フロップからなるスキャン列との比較を行なえるようにし、前記スキャン列に入力されたデータと前記金属電極の状態の出力とを、それぞれ排他的論理和により比較し、それらの出力の論理和によって、前記金属電極のいずれかに不良があったかどうかを判定する検査項目を含む方法としたことを特徴とする。
【００４６】
また、本発明の請求項２４に記載の半導体回路の検査方法は、請求項２３記載の半導体回路の検査方法であって、前記判定による出力により、前記金属電極の状態に不良があった場合に、前記金属電極以外の方法により前記第三の電源電位を発生するように切替えて、前記降圧電源回路を検査する検査工程を含む方法としたことを特徴とする。
【００４７】
以上により、コンパイラによるメモリ検査時に不具合があった場合でも、その不具合に対して充分な対応をとることができる。
【００４８】
また、本発明の請求項２５に記載の半導体回路の検査方法は、請求項２４記載の半導体回路の検査方法であって、前記電源装置を搭載した複数のメモリ回路を含む場合に、前記切替え指示の規定状態を不活性とし、前記複数のメモリ回路を共通して動作させ、前記降圧電源回路を検査する検査工程を含む方法としたことを特徴とする。
【００４９】
また、本発明の請求項２６に記載の半導体回路の検査方法は、請求項２４記載の半導体回路の検査方法であって、前記切替え指示の規定状態をマスクプログラムにより指定し、例外とした特定のマクロにより独立して電源装置を動作させて検査する検査工程を含む方法としたことを特徴とする。
【００５０】
以上により、複数のメモリコアで電源回路の設定を共用することを可能とし、この場合にも、使用者が指定した特定のコアに対しては、設定を変更することができる。
【００５１】
また、本発明の請求項２７に記載の半導体回路の検査方法は、請求項２５または請求項２６に記載の半導体回路の検査方法であって、前記半導体回路に高負荷を加えて検査する信頼性検査工程で、その検査中は、前記降圧電源回路から出力される第三の電源電位を下げて前記昇圧電源回路の出力を降下させる方法としたことを特徴とする。
【００５２】
また、本発明の請求項２８に記載の半導体回路の検査方法は、請求項２７記載の半導体回路の検査方法であって、メモリの特性を評価する際、前記第三の電源電位を接地電位として前記昇圧電源回路を不活性化し、前記昇圧電源回路からの出力電圧の代わりに外部印加電圧を用いて前記メモリを駆動する方法としたことを特徴とする。
【００５３】
また、本発明の請求項２９に記載の半導体回路の検査方法は、請求項２５または請求項２６に記載の半導体回路の検査方法であって、前記半導体回路に高負荷を加えて検査する信頼性検査工程で、その検査中は、前記第三の電源電位を接地電位として前記昇圧電源回路を不活性化し、前記昇圧電源回路からの出力電圧の代わりに外部印加電圧を用いる方法としたことを特徴とする。
【００５４】
以上により、メモリの検査項目における信頼性試験やメモリセル特性評価などを行なう際に、電源における動作電圧の降下あるいは停止などの各モードを適用することができる。
【００５５】
【発明の実施の形態】
以下、本発明の実施の形態を示す半導体回路およびその検査方法について、図面を参照しながら具体的に説明する。
【００５６】
図１は本実施の形態の半導体回路における電源回路の構成を示すブロック図である。この電源回路は、図１に示すように、昇圧電源回路１１と降圧電源回路１２とで構成され、降圧電源回路１２の出力ＶＭＩＤは、昇圧電源回路１１に加えられる。昇圧電源回路１１は活性化信号ＥＮＶＨによって活性化され、その出力としてＶＨを例えば半導体回路内の他の回路に供給するものである。
【００５７】
図２は本実施の形態における電源回路の概略構成例（１）を示すブロック図であり、昇圧電源回路１１と降圧電源回路１２の関係を示すもので、それぞれの回路が有する機能を特徴付ける部分を示すものである。昇圧電源回路１１の機能として、電荷転送を行なう部分を出力バッファ２１と電荷蓄積／転送コンデンサ２２として抜き出した。
【００５８】
チャージポンプを行なう信号／ＰＵＭＰＨが「Ｈ」レベルの場合、出力バッファ２１内のトランジスタ２１ａのみがオン（ＯＮ）となり、ＶＨは電源電位（以下、ＶＣＣで表す）であるので、コンデンサ２２の両端には電位差ＶＣＣが発生して、このＶＣＣに充電される。／ＰＵＭＰＨが「Ｌ」レベルに変化すると、トランジスタ２１ａはオフ（ＯＦＦ）となりトランジスタ２１ｂのみがオン（ＯＮ）となって、コンデンサ２２の電位差は保たれた状態で、さらに出力ＶＭＩＤがトランジスタ２１ｂを通じて加算され、ＶＨの電位はＶＣＣ＋ＶＭＩＤに押し上げられる。
【００５９】
通常、このバッファ２１にはＶＣＣが印加されるので、従来の電源回路では、ＶＨはＶＣＣの２倍になる。
【００６０】
しかしながら本実施の形態の電源回路では、演算増幅器２３、抵抗器２４、２５から作られる参照電位ＶＲＥＦ（＜ＶＣＣ）、および出力トランジスタ２６からなる回路において、ＶＲＥＦは抵抗器２４と抵抗器２５の抵抗値比率に分圧された値となり、演算増幅器２３の働きによって、ＶＭＩＤはＶＲＥＦと等しい値になるところで安定し、また、／ＰＵＭＰＨが「Ｈ」レベルから「Ｌ」レベルに変化した場合、出力バッファ２１の出力は、上記のように、接地電位（０Ｖ）からＶＭＩＤにしか上昇せず、このためＶＨの電位変化は、ＶＣＣにＶＭＩＤを加えた値、つまりＶＣＣ＋ＶＲＥＦに限定される。
【００６１】
このことは、ＶＨを従来の２×ＶＣＣから（ＶＣＣ＋ＶＲＥＦ）へ小さくした場合に相当するため、コンデンサの蓄積電荷の一般式Ｑ＝ＣＶに当てはめて、ＶＨをＶとすると、Ｖが降下したことになり、コンデンサの蓄積電荷Ｑに対しては、Ｖが一定とした時にＣを小さくした場合とほぼ等価な動作となるということがわかる。
【００６２】
図３は本実施の形態における電源回路の概略構成例（２）を示すブロック図であり、図２の場合と同様に、出力バッファ３１に与える電圧を、ＶＣＣならびにＶＭＩＤにしたもので、通常０となる「Ｌ」レベルをＶＭＩＤにしたものである。
【００６３】
この場合、／ＰＵＭＰＨが「Ｈ」レベルの時、バッファ３１の出力はＶＭＩＤとなり、コンデンサ３２の両端にはＶＣＣとＶＭＩＤしかかかっていない。そのため、コンデンサ３２に蓄えられる電荷量は小さくなる。／ＰＵＭＰＨが「Ｌ」レベルに変化すると、出力バッファ３１の出力値はＶＣＣとなるが、蓄積された電荷が少なく、コンデンサ３２にはＶＭＩＤに相当する電荷しか蓄積されてないため、ＶＨは２ＶＣＣ−ＶＭＩＤの値となり、やはり昇圧電源回路１１により昇圧される電圧を小さくできるという効果が得られる。
【００６４】
図４は本実施の形態における電源回路の概略構成例（３）を示すブロック図であり、出力バッファ４１の電位供給端子の両側を降圧電源回路４３、４４の出力で抑えたものである。降圧電源回路４３、４４の出力電位をそれぞれＶＭＩＤ１、ＶＭＩＤ２と設定したとき、／ＰＵＭＰＨが「Ｈ」レベルの時のコンデンサ４２の両電極の電位差はＶＣＣ−ＶＭＩＤ２となり、／ＰＵＭＰＨが「Ｌ」レベルとなって出力バッファ４１によって押し上げられた時のコンデンサ４２の両電極の電位はＶＣＣ−ＶＭＩＤ２＋ＶＭＩＤ１となる。
【００６５】
これらの機能により、過剰な昇圧能力を抑えることにより、昇圧動作すなわちチャージポンプ動作時のリップルが抑えられる。この効果は、昇圧電圧を供給する経路に配置しなければならない平滑コンデンサが小さくて済むという効果も得られる。
【００６６】
しかしながら、実際のメモリに適用することを考えると、昇圧能力の変化がリアルタイムでできる方が有効であり、そのために電源回路の適用範囲が広くなるという利点も得られる。
【００６７】
図５は本実施の形態における電源回路の制御端子群の構成を示すブロック図であり、前述のような目的のために昇圧能力の変化などの制御を行なえるように構成したものである。
【００６８】
ＵＳＥＲＥＧが「Ｈ」レベルであれば、スイッチ５１が選択されて導通状態となって経路となり、降圧電源回路５３からの出力がＶＭＩＤとして選ばれる。ＵＳＥＲＥＧが「Ｌ」レベルになると、スイッチ５２が選択されて導通状態となって経路となり、インバータ５４からの出力がＶＭＩＤとして選ばれる。
【００６９】
また、降圧電源回路５３には、参照電圧を変化させる制御端子としてＵＰ端子とＤＯＷＮ端子が備えられている。図面では簡単のために、ＵＰ、ＤＯＷＮひとつずつ配置しているものとなっているが、これらＵＰ、ＤＯＷＮは、それぞれ複数あっても良く、必要に応じて抵抗値の変化を起こすことができる機能がある。
【００７０】
スイッチ５２の経路が選ばれたときは、制御信号ＤＩＳＡＢＬＥによってＶＭＩＤに供給される電圧がＶＣＣになるか０になるかを選択できる。通常ではＤＩＳＡＢＬＥは「Ｌ」レベルであり、従ってスイッチ５２が選ばれた時はＶＭＩＤにはＶＣＣが与えられる。
【００７１】
これらの動作モードを表１にまとめると、制御信号によってＶＭＩＤをさまざまな値に変更可能であり、それゆえ動作モードによって昇圧電源回路の能力がリアルタイムに変更できるという利点が明確にされる。
【００７２】
【表１】
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図６は本実施の形態における電源回路の電圧調整手段（１）の構成を示すブロック図であり、別の手段により出力電位ＶＭＩＤが変更可能なように構成したものを示すものである。
【００７３】
降圧電源回路の参照電位ＶＲＥＦは、抵抗器６１および抵抗器６２の抵抗値比率で決められるが、それぞれの経路には、ヒューズによって短絡された調整用の抵抗器６１ａ、６１ｂ、６１ｃ、および抵抗器６２ａ、６２ｂ、６２ｃが備えられており、それらに対応するヒューズ６３ａ、６３ｂ、６３ｃ、およびヒューズ６４ａ、６４ｂ、６４ｃとして表すことにする。
【００７４】
また、図７は本実施の形態における電源回路の電圧調整手段（２）の構成を示すブロック図であり、ヒューズによらない手段で電圧調整を行うように構成したものである。
【００７５】
外部に備えられた例えばヒューズボックスや不揮発性メモリなどに記録された電圧調整情報は、ＡＤＪＤＡＴＡとして抵抗値調整回路７３を介して、抵抗器７１ａ、７１ｂ、７１ｃ、および抵抗器７２ａ、７２ｂ、７２ｃのそれぞれを活性化するかどうかを決定する。抵抗値調整回路７３において、各抵抗器の両端にソースおよびドレインが接続されたトランジスタがオフとなった場所では、その抵抗器を経由することで、基本の抵抗器７１および抵抗器７２の値を調整することができる。
【００７６】
これらの電圧調整手段を用いた検査のフローは図８に示すようなものであり、全数検査（ステップ＃１）において、まずレギュレータ、すなわちここで用いられる降圧電源装置の機能検査が行なわれ（ステップ＃２）、その電圧をモニタリングし（ステップ＃３）、正しい値が出てきていないものに対しては（ステップ＃４）、電圧調整手段を変更する（ステップ＃５）ことで正常に動作するようにして電源回路の調整を完了する（ステップ＃６）。この手順を採用することで、電圧調整が必要なものを絞りこんだ検査が行なえるようになり、検査のコストが下げられるという利点がある。
【００７７】
なお、ここまで述べてきた回路を実際に拡散によってＬＳＩとして作り上げる時、使用する電圧範囲によって適用されるトランジスタを変更できる。例えば、使用する電圧範囲が低い値が中心であれば、図９に示すように、バッファおよびコンデンサからなるポンピング回路を、薄膜のゲート酸化膜を用いた薄膜トランジスタＨＴ１で作り、またその一方で、使用する電圧範囲が高い値になる可能性があれば、図１０に示すように、バッファおよびコンデンサからなるポンピング回路を、厚膜のゲートで構成される厚膜トランジスタＡＴ１を用いることができ、このように、降圧電源回路１２の構成を厚膜のゲート構成に変更することで、高速動作に対応することが可能である。
【００７８】
図１１は本実施の形態における電源回路の降圧電源構成（１）を示すブロック図であり、図２に示す構成の改良例である。
【００７９】
ＶＭＩＤを参照電圧に上げる補償を行なう演算増幅器１１１、Ｐチャネル型トランジスタ１１６に加え、ＶＭＩＤを参照電圧に下げる補償を行なう演算増幅器１１２、Ｎチャネル型トランジスタ１１７が備えられており、抵抗器の構成も抵抗器１１３、１１４に加え、両者の演算増幅器が動作する電圧にオフセットを設ける目的で抵抗器１１５が追加されており、これら抵抗器は直列に接続されている。これは、ＶＭＩＤの変動が大きい場合に効果が高く、ＶＭＩＤを目標の電圧にする時間の短縮が可能である。
【００８０】
図１２は本実施の形態における電源回路の降圧電源構成（２）を示すブロック図であり、ＶＭＩＤを下げる方向に補償する演算増幅器１２２を、通常の電源電圧ＶＣＣより大きな値ＶＣＨで駆動する構成としたものである。
【００８１】
この効果としては、ＶＭＩＤの目標電圧がＶＣＣに近いところでも、演算増幅器１２２の動作電圧には余裕があり、設定範囲が広くできるという効果がある。
【００８２】
図１３は本実施の形態における電源回路の降圧電源構成（３）を示すブロック図であり、ＶＭＩＤを上げる方向に補償する能力を向上するために、演算増幅器１３８とＰチャネル型トランジスタ１３１０を追加した構成である。
【００８３】
新たに追加した抵抗器１３９により、演算増幅器１３２の動作範囲よりも低い電圧で働くので、ＶＭＩＤが大きく下がった場合に効果が高い。
【００８４】
これまで述べてきた回路を実際に使用する適用例は、図１４に示される昇圧電源ＶＰＰを生成する回路、および図１５に示される負電圧ＶＢＢを生成する回路として挙げられる。
【００８５】
図１４では、チャージポンプを行なう信号／ＰＵＭＰおよび制御信号ＣＴＲＬは同相のパルス信号で、それぞれ「Ｈ」レベルの時にはトランジスタ１４６、１４７がオン状態になり、ノードＶＴＲＡＮＳおよびＶＧＡＴＥがＶＣＣになる。
この状態ではトランジスタ１４８、１４５はオフであり、コンデンサ１４１の電極間にはＶＣＣの電位差があるので、コンデンサ１４１は充電状態となっている。
【００８６】
入力信号／ＰＵＭＰおよびＣＴＲＬが「Ｌ」レベルに変化すると、ＶＧＡＴＥは２ＶＣＣに押し上げられ、またＶＴＲＡＮＳはＶＣＣ＋ＶＭＩＤになる。ここでトランジスタ１４８がオン状態となるから、昇圧されたＶＴＲＡＮＳがＶＰＰとして出力される。
【００８７】
図１５も同様に、／ＰＵＭＰおよびＣＴＲＬが「Ｌ」レベルの時にはＶＴＲＡＮＳおよびＶＧＡＴＥが０になり、／ＰＵＭＰ、ＣＴＲＬが「Ｈ」レベルに変化した際にＶＧＡＴＥが−ＶＣＣに、ＶＴＲＡＮＳが−ＶＭＩＤとなり、ＶＢＢに−ＶＭＩＤが転送されるので負の電圧が出力される。
【００８８】
ここで、それぞれのＶＭＩＤは降圧電源回路によって最大値が制限されているために、コンデンサ１４１およびコンデンサ１５１から転送される電荷量が少なくなる。よって、通常の回路では昇圧回路の場合電源電位の約２倍の値、負電圧回路の場合電源電位と絶対値の等しい負の値となる出力値を、中間の値にすることができる。
【００８９】
図１６と図１７は本発明が適用される回路について示したもので、図１６は本実施の形態における電源回路のポジティブワード線によるＤＲＡＭへの適用例を示すブロック図であり、図１７は本実施の形態における電源回路のネガティブワード線によるＤＲＡＭへの適用例を示すブロック図であり、それぞれＤＲＡＭに適用した場合の構成を示してある。
【００９０】
図１６について説明すると、ＤＲＡＭメモリセルＤＭ１内のメモリセルトランジスタ１６４のゲートに接続されるワード線１６７の電位は、動作速度を確保する目的で昇圧電源回路１６１の出力電位ＶＰＰとなっている。また、メモリセルトランジスタ１６４のリークを低減するために、閾値を上げる必要があり、その基板電位には負電圧発生回路１６２の出力電圧ＶＢＢが印加されている。この場合では、昇圧電源回路１６１および負電圧発生回路１６２に対し、前述した機能を搭載可能である。
【００９１】
図１７は、ＤＲＡＭで反転論理のものであり、これはプレーナ型のＤＲＡＭメモリセルＤＭ２を有する構造で用いられるものである。この場合もアクセス速度とリーク電流の削減を目的として、負電圧ＶＢＢ１を発生する負電圧電源回路１７１および負電圧ＶＢＢ２を発生する負電圧電源回路１７２が搭載できるものとなっており、これらにも前述の機能を加えることができる。
【００９２】
メモリへの搭載に対し、これらの応用範囲を広げるために、昇圧電源回路の電流能力を調整する機能を有することに加え、実際に作製する時に適切な電流能力が出力されるようにすることは有意義であるといえる。
【００９３】
図１８〜図２０はその目的で備えられた機能について説明するものであり、具体的には配線層と配線層を互いに接続する層間絶縁膜に空けた穴に金属を埋め込んだコンタクトを用いて設定を行なう。
【００９４】
図１８は本実施の形態における電源回路のメタルプログラミングによる電圧調整手段（３）の構成を示すブロック図であり、コンタクト１８１の有無を判定して論理信号を出力する回路の例である。
【００９５】
まず、初期設定としてＲＥＳＥＴに一定時間「Ｈ」レベルとなる信号を入力する。この期間ノードＡの電位は「Ｌ」レベルとなりインバータ１８３を介し、出力ＣＦＧＤＡＴＡが「Ｈ」レベルに、そのデータを用いトランジスタ１８４が活性化され、Ａの電位を「Ｌ」レベルになる方向に促進する。
【００９６】
コンタクトが接続されていれば、ＲＥＳＥＴ信号が切れて「Ｌ」レベルに変化した場合、インバータ１８２の働きでノードＡの電位が上がる。Ａの電位が上昇し、インバータ１８３の出力が反転することでＣＦＧＤＡＴＡが「Ｌ」レベルとなると、そこでトランジスタ１８４はオフとなり、ノードＡは「Ｈ」レベルで安定する。
【００９７】
コンタクトが接続されていない時には、ＲＥＳＥＴの信号入力が「Ｌ」レベルに切り替わっても、ノードＡの電位は変化せず、「Ｌ」レベルを保ち続ける。そのため、インバータ１８３の出力、すなわちＣＦＧＤＡＴＡの電位は「Ｈ」となり、トランジスタ１８４のデータが保持されるので、ノードＡの電位に「Ｌ」レベルが割り当てられる。従って、ＣＦＧＤＡＴＡは入力信号レベルによらず「Ｈ」レベルが保たれる。
【００９８】
このコンタクトによるメタルプログラムを用いれば、図６あるいは図７における電圧調整パターンをマスクデータとして固定可能であり、電源回路を含むメモリマクロの自動生成を行なう際の設定データとして提供可能となる。
【００９９】
この設定が正しいことを検査するために用いることのできる回路例を図１９に示す。図１８に相当するコンタクト１８１の設定回路の出力１９１（１９１ａ、１９１ｂ、…１９１ｎ）に対し、スキャンフリップフロップの列１９２（１９２ａ、１９２ｂ、…１９２ｎ）に比較データを入力し、排他的論理和１９３（１９３ａ、１９３ｂ、…１９３ｎ）で比較を行なう。
【０１００】
設定に誤りがあれば、１９３ａ〜１９３ｎのいずれかが「Ｈ」レベルとなり、間違いがなければすべてが「Ｌ」レベルとなるので、この比較結果を論理和１９４で重ねあわせた信号ＣＨＥＣＫＶＩＡが検査結果として出力すれば、設定データの検査ができる。
【０１０１】
設定データが正しいか誤りがあるかに従って設定論理を変更できる回路例を図２０に示す。判定回路２０３あるいは切替え指示回路２０４のいずれかが「Ｈ」レベルになる場合と、そうでない場合で、コンタクト設定回路２０１と、別途用意した設定回路２０２の経路を、セレクタ２０５で選択し、設定データとして選ぶ。
【０１０２】
この設定変更回路を用いることで、設定変更指示をヒューズなどで検査後に設定し、外部の設定回路を用いて設定変更を行なうこと、また、外部の設定回路を共通に用いるような設定を行なえるようにできること、複数のマクロで設定の共通化、あるいは特定マクロでは設定を独立で行なえる設定にできることが可能となる。
【０１０３】
また、検査のモード変更のための回路としてこの切替え指示回路を用いることで、信頼性試験を行なう際に出力電位を下げることや、降圧電源回路を止めることで昇圧電源回路の動作を停止するモードを実現できる。また、このように昇圧電源を停止するモードはメモリの特性評価を行なう段階でも使用可能であるが、これらのモードを切替え指示回路２０４の働きによって実現できる。
【０１０４】
また、メモリの特性を評価する際には、降圧電源回路の出力電位ＶＭＩＤを接地電位として昇圧電源回路を不活性化し、昇圧電源回路からの出力電圧ＶＨの代わりに外部印加電圧を用いてメモリを駆動するようにしてもよい。
【０１０５】
これにより、メモリの検査項目における信頼性試験やメモリセル特性評価などを行なう際に、外部印加電圧を用いても、同様に動作電圧の降下あるいは停止などの各検査モードを適用することができ、外部電源からの出力電圧により各検査モードについて容易に対応させることができる。
【０１０６】
【発明の効果】
以上のように本発明によれば、コンデンサの蓄積電荷Ｑ＝ＣＶの関係を基に、チャージポンプを行なうポンピング容量素子に接続される最終段のバッファに与える電位Ｖを降圧電源回路により調整し、この調整電位に基づいて昇圧電源回路からの出力電圧を調整することにより、チャージポンプ回路内のバッファサイズおよびコンデンサ容量サイズを固定したままでも、回路設計のコンパイラブル化を可能にし、このコンパイラを用いてメモリ容量に応じた電源回路の最適化を行なえるようにすることができる。
【０１０７】
そのため、メモリ容量の違いに関わらず、電源回路のレイアウトとしては共通のものを用いることができ、電源回路の自動生成に対する自由度を向上し、その自動生成を容易化して回路設計時の設計工数を削減することができる。
【０１０８】
また、回路を構成する素子のばらつきに対応して、ポンピング容量素子に与える電圧を容易に調整することができ、回路設計の際に用いるコンパイラの扱いやすさを向上することができる。
【０１０９】
また、降圧電源回路の電圧調整や動作制御によりチャージポンプ回路の能力をリアルタイムで変更することができ、チャージポンプ回路の能力として、待機モードや低速動作モード時のように大きな能力を必要としない場合、あるいは立ち上げ時のように大きな能力を必要とする場合に対しても、それらの各場合に応じて昇圧電源回路の能力を変更することができる。
【０１１０】
そのため、別にサブ的な電源回路など複雑な機構を追加することなく、回路の動作モードを増やすことができるとともに、回路設計の自動化における設計工数を削減することができる。
【０１１１】
また、設定データをコンタクトのデータとして保持することで、メモリ容量に応じて電源回路の能力を最適化したデータを、回路設計時のデータとして提供することができ、その設計データを設計自動化の際に利用することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の半導体回路における電源回路の構成を示すブロック図
【図２】同実施の形態における電源回路の概略構成例（１）を示すブロック図
【図３】同実施の形態における電源回路の概略構成例（２）を示すブロック図
【図４】同実施の形態における電源回路の概略構成例（３）を示すブロック図
【図５】同実施の形態における電源回路の制御端子群の構成を示すブロック図
【図６】同実施の形態における電源回路の電圧調整手段（１）の構成を示すブロック図
【図７】同実施の形態における電源回路の電圧調整手段（２）の構成を示すブロック図
【図８】同実施の形態における電源回路の検査手順例を示すフローチャート
【図９】同実施の形態における電源回路の薄膜トランジスタでの構成を示すブロック図
【図１０】同実施の形態における電源回路の厚膜トランジスタでの構成を示すブロック図
【図１１】同実施の形態における電源回路の降圧電源構成（１）を示すブロック図
【図１２】同実施の形態における電源回路の降圧電源構成（２）を示すブロック図
【図１３】同実施の形態における電源回路の降圧電源構成（３）を示すブロック図
【図１４】同実施の形態における電源回路の昇圧電源構成を示すブロック図
【図１５】同実施の形態における電源回路の負電圧発生回路を示すブロック図
【図１６】同実施の形態における電源回路のポジティブワード線によるＤＲＡＭへの適用例を示すブロック図
【図１７】同実施の形態における電源回路のネガティブワード線によるＤＲＡＭへの適用例を示すブロック図
【図１８】同実施の形態における電源回路のメタルプログラミングによる電圧調整手段（３）の構成を示すブロック図
【図１９】同実施の形態における電源回路の電圧調整手段に対する評価回路の構成を示すブロック図
【図２０】同実施の形態におけるメタルプログラムとその他の電圧調整手段との切替え構成を示すブロック図
【符号の説明】
１１    昇圧電源回路
１２    降圧電源回路
２１    出力バッファ
２２    コンデンサ
２３    演算増幅器
２４    抵抗器
２５    抵抗器
２６    出力トランジスタ
３１    出力バッファ
３２    コンデンサ
３３    演算増幅器
３４    抵抗器
３５    抵抗器
３６    出力トランジスタ
４１    出力バッファ
４２    コンデンサ
４３    降圧電源回路
４４    降圧電源回路
５１    スイッチ
５２    スイッチ
５３    降圧電源回路
５４    インバータ
６１    抵抗器
６２    抵抗器
６３    ヒューズ
６４    ヒューズ
７１    抵抗器
７２    抵抗器
７３    抵抗値調整回路
１１１    演算増幅器
１１２    演算増幅器
１１３    抵抗器
１１４    抵抗器
１１５    抵抗器
１１６    （Ｐチャネル型）トランジスタ
１１７    （Ｎチャネル型）トランジスタ
１２１    演算増幅器
１２２    演算増幅器
１２３    抵抗器
１２４    抵抗器
１２５    抵抗器
１２６    （Ｐチャネル型）トランジスタ
１２７    （Ｎチャネル型）トランジスタ
１３１    演算増幅器
１３２    演算増幅器
１３３    抵抗器
１３４    抵抗器
１３５    抵抗器
１３６    （Ｐチャネル型）トランジスタ
１３７    （Ｎチャネル型）トランジスタ
１３８    演算増幅器
１３９    抵抗器
１３１０    （Ｐチャネル型）トランジスタ
１４１    コンデンサ
１４２    コンデンサ
１４３    コンデンサ
１４４    インバータ
１４５    （Ｎチャネル型）トランジスタ
１４６    （Ｎチャネル型）トランジスタ
１４７    （Ｎチャネル型）トランジスタ
１４８    （Ｎチャネル型）トランジスタ
１５１    コンデンサ
１５２    コンデンサ
１５３    コンデンサ
１５４    インバータ
１５５    （Ｐチャネル型）トランジスタ
１５６    （Ｐチャネル型）トランジスタ
１５７    （Ｐチャネル型）トランジスタ
１５８    （Ｐチャネル型）トランジスタ
１６１    昇圧電源回路
１６２    負電圧電源回路
１６３    中間電位発生回路
１６４    メモリセルトランジスタ
１６５    メモリセルコンデンサ
１６６    データ線
１６７    ワード線
１７１    負電圧電源回路（１）
１７２    負電圧電源回路（２）
１７３    メモリセルトランジスタ
１７４    メモリセルコンデンサ
１７５    データ線
１７６    ワード線
１８１    コンタクト
１８２    インバータ
１８３    インバータ
１８４    （Ｎチャネル型）トランジスタ
１９１    Ｖｉａ設定回路
１９２    スキャンフリップフロップ
１９３    排他的論理和
１９４    論理和
２０１    Ｖｉａ設定回路
２０２    （ヒューズなど）設定回路
２０３    判定回路
２０４    切替え指示回路
２０５    セレクタ
ＡＴ１    厚膜トランジスタ
ＨＴ１    薄膜トランジスタ
ＤＭ１    ＤＲＡＭメモリセル
ＤＭ２    ＤＲＡＭメモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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