【手続補正書】
【提出日】平成22年2月3日(2010.2.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に、チャネル形成領域、前記チャネル形成領域を挟んで形成された一対の接続領域、前記チャネル形成領域と前記接続領域との間に形成されたソース領域またはドレイン領域、前記接続領域の表面近傍に形成された第１のシリサイド領域、および前記ソース領域またはドレイン領域の表面近傍の一部に形成された第２のシリサイド領域を含む島状半導体膜と、
前記島状半導体膜上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の側面に形成されたサイドウォールと、
前記島状半導体膜、前記ゲート電極、および前記サイドウォールを覆い、前記第１のシリサイド領域に達するコンタクトホールが形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記コンタクトホールを介して、前記第１のシリサイド領域に電気的に接続されるソース電極またはドレイン電極と、
を有し、
前記接続領域に含まれる一導電型を付与する元素の濃度は、前記ソース領域またはドレイン領域よりも低い
ことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記一導電型を付与する元素は、ｎ型を付与する元素であることを特徴とする半導体装置。
【請求項３】
基板と、
前記基板上に、第１のチャネル形成領域、前記第１のチャネル形成領域を挟んで形成された一対の接続領域、前記第１のチャネル形成領域と前記接続領域との間に形成されたｎ型を付与する元素を含む第１のソース領域またはドレイン領域、前記接続領域の表面近傍に形成された第１のシリサイド領域、および前記第１のソース領域またはドレイン領域の表面近傍の一部に形成された第２のシリサイド領域を含む第１の島状半導体膜と、
前記第１の島状半導体膜上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第１のゲート電極の側面に形成された第１のサイドウォールと、
前記第１の島状半導体膜、前記第１のゲート電極、および前記第１のサイドウォールを覆い、前記第１のシリサイド領域に達する第１のコンタクトホールが形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記第１のコンタクトホールを介して、前記第１のシリサイド領域に電気的に接続される第１のソース電極またはドレイン電極と、
前記基板上に、第２のチャネル形成領域、前記第２のチャネル形成領域を挟んで形成され、ｐ型を付与する元素を含む第２のソース領域またはドレイン領域、前記第２のソース領域またはドレイン領域の表面近傍の一部に形成された第３のシリサイド領域を含む第２の島状半導体膜と、
前記第２の島状半導体膜上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
前記第２のゲート電極の側面に形成された第２のサイドウォールと、
前記第２の島状半導体膜、前記第２のゲート電極、および前記第２のサイドウォールを覆い、前記第２のシリサイド領域に達する第２のコンタクトホールが形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記第２のコンタクトホールを介して、前記第３のシリサイド領域に電気的に接続される第２のソース電極またはドレイン電極と、
を有し、
前記接続領域に含まれるｎ型を付与する元素の濃度は、前記第１のソース領域またはドレイン領域よりも低いことを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか１項において、
前記シリサイド領域は、チタン（Ｔｉ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、タングステン（Ｗ）、または白金（Ｐｔ）のシリサイドを含むことを特徴とする半導体装置。
【請求項５】
基板上に、下地膜を形成し、
前記下地膜上に、島状半導体膜を形成し、
前記島状半導体膜上に、ゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、ゲート電極を形成し、
前記島状半導体膜の両端部の上に、一対のレジストマスクを形成し、
前記レジストマスクおよび前記ゲート電極をマスクとして、前記島状半導体膜に一導電型を付与する元素を導入することにより、前記島状半導体膜中にチャネル形成領域、前記チャネル形成領域を挟み、前記レジストマスクの下方に位置する一対の接続領域、および前記チャネル形成領域と前記接続領域との間に位置するソース領域またはドレイン領域を形成し、
前記レジストマスクを除去し、
前記ゲート電極の側面にサイドウォールを形成し、
前記島状半導体膜および前記サイドウォールを覆って、金属膜を形成し、
前記島状半導体膜および前記金属膜を加熱することにより、前記接続領域の表面近傍に第１のシリサイド領域を形成するとともに前記ソース領域またはドレイン領域の表面近傍の一部に第２のシリサイド領域を形成し、
前記島状半導体膜、前記ゲート電極および前記サイドウォールを覆う層間絶縁膜を形成し、
前記層間絶縁膜中に、前記第１のシリサイド領域に到達するコンタクトホールを形成し、
前記層間絶縁膜上に、前記コンタクトホールを介して、前記第１のシリサイド領域に電気的に接続するソース電極またはドレイン電極を形成することを特徴とする半導体装置の作製方法。
【請求項６】
基板上に、下地膜を形成し、
前記下地膜上に、第１の島状半導体膜および第２の島状半導体膜を形成し、
前記第１の島状半導体膜および前記第２の島状半導体膜の上に、それぞれ第１のゲート絶縁膜および第２のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜および前記第２のゲート絶縁膜の上に、それぞれ第１のゲート電極および第２のゲート電極を形成し、
前記第１の島状半導体膜の両端部の上に一対の第１のレジストマスクを形成するとともに、前記第２の島状半導体膜および前記第２のゲート電極の上に第２のレジストマスクを形成し、
前記第１のレジストマスク、前記第１のゲート電極および前記第２のレジストマスクをマスクとして、前記第１の島状半導体膜にｎ型を付与する元素を導入することにより、前記第１の島状半導体膜中に第１のチャネル形成領域、前記第１のチャネル形成領域を挟み、前記第１のレジストマスクの下方に位置する一対の接続領域、および前記第１のチャネル形成領域と前記接続領域との間に位置する第１のソース領域またはドレイン領域を形成し、
前記第１のレジストマスクおよび前記第２のレジストマスクを除去し、
前記第１の島状半導体膜および前記第１のゲート電極の上に第３のレジストマスクを形成し、
前記第３のレジストマスクおよび前記第２のゲート電極をマスクとして、前記第２の島状半導体膜にｐ型を付与する元素を導入することにより、前記第２の島状半導体膜中に第２のチャネル形成領域、および前記第２のチャネル形成領域を挟む第２のソース領域またはドレイン領域を形成し、
前記第３のレジストマスクを除去し、
前記第１のゲート電極および第２のゲート電極の側面に、それぞれ第１のサイドウォールおよび第２のサイドウォールを形成し、
前記第１の島状半導体膜、前記第１のサイドウォール、前記第２の島状半導体膜、および前記第２のサイドウォールを覆って、金属膜を形成し、
前記第１の島状半導体膜、前記第２の島状半導体膜、および前記金属膜を加熱することにより、前記第１の島状半導体膜において前記接続領域の表面近傍に第１のシリサイド領域を形成するとともに前記第１のソース領域またはドレイン領域の表面近傍の一部に第２のシリサイド領域を形成し、前記第２の島状半導体膜において前記第２のソース領域またはドレイン領域の表面近傍の一部に第３のシリサイド領域を形成し、
前記第１の島状半導体膜、前記第１のゲート電極、前記第１のサイドウォール、前記第２の島状半導体膜、前記第２のゲート電極、および前記第２のサイドウォールを覆う層間絶縁膜を形成し、
前記層間絶縁膜中に、前記第１のシリサイド領域および前記第３のシリサイド領域にそれぞれ達する第１のコンタクトホールおよび第２のコンタクトホールを形成し、
前記層間絶縁膜上に、前記第１のコンタクトホールを介して前記第１のシリサイド領域に電気的に接続する第１のソース電極またはドレイン電極と、前記第２のコンタクトホールを介して前記第３のシリサイド領域に電気的に接続する第２のソース電極またはドレイン電極を形成することを特徴とする半導体装置の作製方法。
【請求項７】
請求項５または請求項６において、
前記一導電型を付与する元素は、ｎ型を付与する元素であることを特徴とする半導体装置の作製方法。
【請求項８】
請求項５乃至請求項７のいずれか１項において、
前記金属膜は、チタン（Ｔｉ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、タングステン（Ｗ）、または白金（Ｐｔ）のいずれか１つであることを特徴とする半導体装置の作製方法。