(57)【要約】  少なくとも、クランプ装置と、スイッチング装置と、電圧リミッタとを含む静電気放電（ＥＳＤ）保護回路が開示される。このＥＳＤ保護回路は、異なる電圧ドメインの装置を含む。スイッチング装置は、電圧の少なくとも一部分がクランプ装置にまたがって降下するのを阻止するためにクランプ装置と直列にされる。スイッチング装置は、クランプ装置よりも高い最大動作電圧を維持する。【選択図】  図３
2015500566.tif 000002
【特許請求の範囲】
【請求項１】
第１ノードと第２ノードとの間に接続された回路保護用の静電気放電(ＥＳＤ)保護回路であって、
前記第１ノードに接続された第１電圧ドメインの少なくとも１つのクランプ装置と、
前記少なくとも１つのクランプ装置に直列に接続され且つ前記第２ノードに接続された第２電圧ドメインのスイッチング装置と、
前記少なくとも１つのクランプ装置に接続され且つ前記少なくとも１つのクランプ装置にかかる電圧を制限するように構成された電圧リミッタと
を備えるＥＳＤ保護回路。
【請求項２】
前記第２電圧ドメインの電圧レベルは、前記第１電圧ドメインの電圧レベルより高い、請求項１に記載のＥＳＤ保護回路。
【請求項３】
前記第２電圧ドメインの信頼性及び漏洩要件に対応する最大電圧レベルは、前記第１電圧ドメインの信頼性及び漏洩要件に対応する電圧レベルより高い、請求項１に記載のＥＳＤ保護回路。
【請求項４】
前記少なくとも１つのクランプ装置は、直列接続された複数のクランプ装置を含む、請求項１に記載のＥＳＤ保護回路。
【請求項５】
前記少なくとも１つのクランプ装置は、少なくとも１つの金属酸化物半導体（ＭＯＳ）装置を含む、請求項１に記載のＥＳＤ保護回路。
【請求項６】
前記少なくとも１つのＭＯＳ装置は、少なくとも１つの低電圧ドメインＭＯＳ装置である、請求項５に記載のＥＳＤ保護回路。
【請求項７】
前記少なくとも１つのＭＯＳ装置の各ＭＯＳ装置は、ゲート及びソースを備え、前記各ＭＯＳ装置の前記ゲートは対応の前記ソースに接続される、請求項５に記載のＥＳＤ保護回路。
【請求項８】
前記少なくとも１つのＭＯＳ装置のＭＯＳ装置は、ゲート、ドレイン、及びソースを備え、前記少なくとも１つのクランプ装置は、少なくとも１つの抵抗性電圧分割器を含み、この少なくとも１つの抵抗性電圧分割器は、
第１端子電圧を有する第１端子と、
第２端子電圧を有する第２端子と、
第３端子電圧を有する第３端子と、
を含み、前記第２端子電圧は、前記第３端子電圧と前記第１端子電圧との間の電圧差の分割電圧であり、
前記ＭＯＳ装置のゲートは、前記少なくとも１つの抵抗性電圧分割器の前記第２端子に接続され、前記ＭＯＳ装置のドレインは、前記少なくとも１つの抵抗性電圧分割器の前記第１端子に接続され、前記ＭＯＳ装置のソースは、前記少なくとも１つの抵抗性電圧分割器の前記第３端子に接続される、請求項５に記載のＥＳＤ保護回路。
【請求項９】
前記スイッチング装置は、シリコン制御整流器（ＳＣＲ）である、請求項１に記載のＥＳＤ保護回路。
【請求項１０】
前記電圧リミッタは、抵抗器である、請求項１に記載のＥＳＤ保護回路。
【請求項１１】
前記電圧リミッタは、金属酸化物半導体（ＭＯＳ）装置である、請求項１に記載のＥＳＤ保護回路。
【請求項１２】
前記スイッチング装置に接続されたトリガー装置を更に備え、
該トリガー装置は、ＥＳＤ事象中に前記スイッチング装置をスイッチオンするように構成される、請求項１に記載のＥＳＤ保護回路。
【請求項１３】
前記トリガー装置は、少なくとも１つのダイオードを備える、請求項１２に記載のＥＳＤ保護回路。
【請求項１４】
前記トリガー装置は、更に、
ドレイン、ソース及びゲートを含むＭＯＳ装置と、
抵抗性素子と
を備え、前記ＭＯＳ装置のドレインと前記ＭＯＳ装置のゲートとの間には少なくとも１つのダイオードが接続され、更に、前記ＭＯＳ装置のゲートと前記ＭＯＳ装置のソースとの間には抵抗性素子が接続される、請求項１３に記載のＥＳＤ保護回路。
【請求項１５】
前記ＳＣＲは、アノードと、カソードと、第１トリガータップと、第２トリガータップとを含み、
前記ＳＣＲのカソードは、前記クランプ装置のアノードに接続され、
前記電圧リミッタは、前記ＳＣＲのカソードと前記第１ノードとの間に接続される、請求項９に記載のＥＳＤ保護回路。
【請求項１６】
前記ＳＣＲは、アノードと、カソードと、第１トリガータップと、第２トリガータップとを含み、
前記ＳＣＲのカソードは、前記クランプ装置のアノードに接続され、
前記電圧リミッタは、前記ＳＣＲの第１トリガータップと前記第１ノードとの間に接続される、請求項９に記載のＥＳＤ保護回路。
【請求項１７】
前記ＳＣＲは、アノードと、カソードと、第１トリガータップと、第２トリガータップとを含み、
前記ＳＣＲのアノードは、前記クランプ装置のカソードに接続され、
前記電圧リミッタは、前記ＳＣＲのアノードと前記第１ノードとの間に接続される、請求項９に記載のＥＳＤ保護回路。
【請求項１８】
前記ＳＣＲは、アノードと、カソードと、第１トリガータップと、第２トリガータップとを含み、
前記ＳＣＲのアノードは、前記クランプ装置のカソードに接続され、
前記電圧リミッタは、前記ＳＣＲの第２トリガータップと前記第１ノードとの間に接続される、請求項９に記載のＥＳＤ保護回路。
【請求項１９】
前記第１ノードと前記ＳＣＲの第１トリガータップとの間に接続された第１トリガー装置であって、ＥＳＤ事象中に前記ＳＣＲをターンオンするように構成された第１トリガー装置と、
前記ＳＣＲの第２トリガータップと前記第２ノードとの間に接続された第２トリガー装置であって、ＥＳＤ事象中に前記ＳＣＲをターンオンするように構成された第２トリガー装置と
の少なくとも一方を更に備えた、請求項１５に記載のＥＳＤ保護回路。
【請求項２０】
前記第１ノードと前記ＳＣＲの第１トリガータップとの間に接続された第１トリガー装置であって、ＥＳＤ事象中に前記ＳＣＲをターンオンするように構成された第１トリガー装置と、
前記ＳＣＲの第２トリガータップと前記第２ノードとの間に接続された第２トリガー装置であって、ＥＳＤ事象中に前記ＳＣＲをターンオンするように構成された第２トリガー装置と
の少なくとも一方を更に備える、請求項１６に記載のＥＳＤ保護回路。
【請求項２１】
前記第１ノードと前記ＳＣＲの第１トリガータップとの間に接続された第１トリガー装置であって、ＥＳＤ事象中に前記ＳＣＲをターンオンするように構成された第１トリガー装置と、
前記ＳＣＲの第２トリガータップと前記第２ノードとの間に接続された第２トリガー装置であって、ＥＳＤ事象中に前記ＳＣＲをターンオンするように構成される第２トリガー装置と、
の少なくとも一方を更に備えた、請求項１７に記載のＥＳＤ保護回路。
【請求項２２】
前記第１ノードと前記ＳＣＲの第１トリガータップとの間に接続された第１トリガー装置であって、ＥＳＤ事象中に前記ＳＣＲをターンオンするように構成された第１トリガー装置と、
前記ＳＣＲの第２トリガータップと前記第２ノードとの間に接続された第２トリガー装置であって、ＥＳＤ事象中に前記ＳＣＲをターンオンするように構成された第２トリガー装置と
の少なくとも一方を更に備える、請求項１８に記載のＥＳＤ保護回路。
【請求項２３】
第１電圧ドメインが第１の最大電圧定格に関連され、その第１の最大電圧定格は、前記保護回路の動作電圧より低く、前記電圧リミッタは、前記少なくとも１つのクランプ装置の電圧を、前記第１の最大電圧定格より低い電圧へ制限するように構成され、更に、前記スイッチング装置は、前記動作電圧と前記クランプ装置の電圧との間の電圧差を阻止するように構成される、請求項１に記載のＥＳＤ保護回路。
【請求項２４】
前記少なくとも１つのクランプ装置は、少なくとも１つの金属酸化物半導体（ＭＯＳ）装置を含み、前記スイッチング装置は、シリコン制御整流器（ＳＣＲ）を含み、前記電圧リミッタは、抵抗器を含む、請求項２３に記載のＥＳＤ保護回路。
【発明の詳細な説明】
【関連出願の相互参照】
【０００１】
[001]本出願は、２０１１年１２月８日に出願された米国仮特許出願第６１／５６８，４３１号の利益を主張するもので、該出願は、参考としてここに援用する。
【技術分野】
【０００２】
[002]本発明は、静電気放電（ＥＳＤ）保護、ラッチアップ（ＬＵ）防止、及び電気的過剰ストレス（ＥＯＳ）状態中のダメージの防止に関する。特に、本発明は、高レベルのラッチアップ頑健性及びＥＯＳ保護性を維持しつつ、ＥＳＤダメージに対して集積回路（ＩＣ）を保護する方法に関する。
【背景技術】
【０００３】
[003]ＥＳＤ中には、大きな電流がＩＣに流れて潜在的にダメージを引き起こすことがある。ダメージは、電流を導通する装置内に生じると共に、大きな電流のため著しい電圧降下を見る装置にも生じる。ＥＳＤ事象によるダメージを回避するため、ＩＣにはクランプが追加される。それらのクランプは、ＩＣの敏感なノードに高い電圧を生じることなく大きなＥＳＤ電流をシャントする。
【０００４】
[004]かかるＥＳＤクランプの設計に伴う１つの問題は、通常の動作状態中に電流をシャントして、一時的な機能ロスを招き、人間や又は他のＩＣ相互作用で通常の動作を回復させる必要が生じるかもしれないことである。更に、通常動作中に低導通（シャント）モードにおいてクランプがトリガーする場合には、クランプに流れる電流のエネルギーが高くなり過ぎて、一時的又は永久的なダメージを生じることも考えられる。通常動作中にＥＳＤ装置の誤ったトリガーによりしばしば生じる増加（供給）電流は、ラッチアップ事象と称され、一時的な機能ロス、一時的なダメージ、又は永久的なダメージを招くことがある。ＥＯＳは、ＩＣピンにおける望ましからぬ高電圧により最も多く生じる。
【０００５】
[005]この問題を解消する既知の方法は、高い保持電圧をもつＥＳＤクランプを生成することである。クランプの保持電圧は、装置がその高い導通状態を持続できる最低電圧である。保持電圧を供給レベルより高く増加することにより、ＥＳＤクランプは、通常の動作中にトリガーされた場合でもラッチ状態から解放されて、機能ロスがせいぜい一時的なものとなるように設計される。
【０００６】
[006]自動車のようなある用途では、一時的な機能ロスを引き起こすノイズスパイクを回避するため、又はオンチップＥＳＤ保護をトリガーせずにオフチップＥＳＤ保護でシステムレベルＥＳＤ電流をシャントできるようにするため、保持電圧が供給レベルより相当に高くされる場合がある。
【０００７】
[007]ＥＳＤ保護クランプの更なる要求は、スタンバイ電流又は漏れ電流を少なくすることである。ある用途では、パッドに追加されるキャパシタンスの量も最小にしなければならない。
【０００８】
[008]これらの問題は、ほとんどが高電圧ＩＣの問題であることが多く、保持電圧を高めると、典型的に、シリコンエリアのコストが高くなる。高電圧用途のためにこれらのＥＳＤクランプを生成するときには、典型的には、ＥＳＤクランプ装置が望ましい保持電圧及びトリガー電圧をもつように同調するために多数のシリコンテスト運転が行われる。
【０００９】
[009]高電圧技術における更に別の問題は、ＥＳＤ事象に対するＥＳＤクランプの応答時間である。これらの技術におけるバイポーラ装置の基本的な遷移時間は、ＥＳＤ事象の立ち上がり時間と同じ桁であるか又はそれより大きい。従って、ＥＳＤ事象に対するクランプの反応は、ＩＣを有効に保護するには遅過ぎるかもしれない。
【００１０】
[0010]広範囲なプロセス同調又は広範囲な複数テストチップ生成を必要とせずに、適度なシリコンエリア内で同調可能な高い保持電圧及び適当なトリガー電圧の効果を組み合わせた解決策は、現在のところ、存在しない。
【００１１】
[0011]それ故、この産業では、クランプの重要なパラメータを同調するための多数のシリコン運転を必要とせずに、高い同調可能な保持電圧、低い漏洩、高い同調可能なトリガー電圧、高電流のための小さなシリコンエリア、及び高速で有効なトリガーの効果を組み合わせた改良型のＥＳＤ保護クランプが要望されている。
【００１２】
[0012]ＥＳＤクランプ装置がシステム内の事象によるラッチアップ及び偽のトリガーを防止するには、供給電圧よりも高い保持電圧が望まれる。そのような保持電圧は、低電圧ドメインから多数の素子を直列にスタックすることで到達する。それらの素子は、低電圧ドメインに対して設計されるので、スタックは、高い漏洩を示す。いずれの場合も、チップの性能は、酸化物の信頼性又は高い漏洩により危険にさらされる。
【００１３】
図１は、従来のＥＳＤクランプを示す。多くの場合に良好なＥＳＤ特性を達成するために特定のプロセス適応技術を使用してゲート接地Ｎ型金属酸化物半導体（ｇｇＮＭＯＳ）装置が生成される。特にＥＳＤについては、ほとんどの場合に、付加的なドーピングレベルが必要とされ、プロセスのコストを高める。
【００１４】
[0014]図２は、従来の別のＥＳＤクランプを示す。レイアウト及びプロセス技術を使用してＥＳＤ特性が同調される高電圧（ＨＶ）シリコン制御整流器（ＳＣＲ）が開発されている。ＳＣＲは、内部の逆接合ブレークダウンによりトリガーされることがある。
【発明の概要】
【００１５】
[0015]最大パッド電圧の全部又は大部分がかかる高電圧（ＨＶ）スイッチと、保持電圧を同調する１つ以上の低電圧（ＬＶ）保護クランプと、通常動作中にＬＶ保護クランプにかかる電圧を制限する電圧リミッタ回路とを有する静電気放電（ＥＳＤ）保護回路が開示される。ＨＶスイッチ及び／又は１つ以上のＬＶ保護回路にトリガー信号を与えるために１つ以上のトリガー回路を追加することができる。トリガー回路は、ＨＶスイッチ及び／又はＬＶ保護クランプの内部でもよいし、又は外部に配置されてもよい。
【００１６】
[0016]第１ノードと第２ノードとの間に接続された回路を保護するための静電気放電（ＥＳＤ）保護回路の実施形態は、第１ノードに接続された第１電圧ドメインの少なくとも１つのクランプ装置を備えるものが考えられる。ＥＳＤ保護回路は、更に、少なくとも１つのクランプ装置に直列に接続され且つ第２ノードに接続された第２電圧ドメインのスイッチング装置も備えてもよい。ＥＳＤ保護回路は、更に、少なくとも１つのクランプ装置に接続され且つ少なくとも１つのクランプ装置にかかる電圧を制限するように構成された電圧リミッタも備えてもよい。
【００１７】
[0017]ある実施形態において、第２電圧ドメインの電圧レベルは、第１電圧ドメインの電圧レベルより高い。
【００１８】
[0018]ある実施形態において、第２電圧ドメインの信頼性及び漏洩要件に対応する最大電圧レベルは、第１電圧ドメインの信頼性及び漏洩要件に対応する電圧レベルより高い。
【００１９】
[0019]ある実施形態において、少なくとも１つのクランプ装置は、直列接続された複数のクランプ装置を含む。
【００２０】
[0020]ある実施形態において、少なくとも１つのクランプ装置は、金属酸化物半導体（ＭＯＳ）装置である。このＭＯＳ装置は、低電圧ドメインＭＯＳ装置としてもよい。また、ＭＯＳ装置は、ゲート及びソースを含み、ゲートは、ソースに接続されてもよい。
【００２１】
[0021]ある実施形態において、ＭＯＳ装置は、ゲート、ドレイン、及びソースを含む。クランプ装置は、少なくとも１つの抵抗性電圧分割器を含んでもよい。抵抗性電圧分割器は、第１端子電圧を有する第１端子と、第２端子電圧を有する第２端子と、第３端子電圧を有する第３端子とを含んでもよい。第２端子電圧は、第３端子電圧と第１端子電圧との間の電圧差の分割電圧であるものとすることができる。ＭＯＳ装置のゲートは、抵抗性電圧分割器の第２端子に接続され、ＭＯＳ装置のドレインは、抵抗性電圧分割器の第１端子に接続され、また、ＭＯＳ装置のソースは、抵抗性電圧分割器の第３端子に接続されてもよい。
【００２２】
[0022]ある実施形態において、スイッチング装置は、シリコン制御整流器（ＳＣＲ）である。このＳＣＲは、アノードと、カソードと、第１トリガータップと、第２トリガータップとを含んでもよい。
【００２３】
[0023]ある実施形態において、電圧リミッタは、抵抗器である。
【００２４】
[0024]ある実施形態において、電圧リミッタは、ＭＯＳ装置である。
【００２５】
[0025]ある実施形態において、ＥＳＤ保護回路は、更に、スイッチング装置に接続されたトリガー装置も備えている。トリガー装置は、ＥＳＤ事象中にスイッチング装置をスイッチオンするように構成されてもよい。
【００２６】
[0026]ある実施形態において、トリガー装置は、少なくとも１つのダイオードを含む。トリガー装置は、複数のダイオードを含んでもよい。複数のダイオードは直列接続されてもよい。
【００２７】
[0027]ある実施形態において、トリガー装置は、更に、ドレイン、ソース及びゲートを含むＭＯＳ装置を備えている。トリガー装置は、更に、抵抗性素子を含む。ＭＯＳ装置のドレインとＭＯＳ装置のゲートとの間にはトリガー装置のダイオードが接続されてもよい。ＭＯＳ装置のゲートとＭＯＳ装置のソースとの間には抵抗性素子が接続されてもよい。
【００２８】
[0028]ある実施形態において、ＳＣＲのカソードは、クランプ装置のアノードに接続される。電圧リミッタは、ＳＣＲのカソードと、ＥＳＤ保護装置が接続される第１ノードとの間に接続されてもよい。電圧リミッタは、ＳＣＲの第１トリガータップと、第１ノードとの間に接続されてもよい。ＳＣＲのアノードは、クランプ装置のカソードに接続されてもよい。電圧リミッタは、ＳＣＲのアノードと第１ノードとの間に接続されてもよい。また、電圧リミッタは、ＳＣＲの第２トリガータップと第１ノードとの間に接続されてもよい。
【００２９】
[0029]ある実施形態において、ＥＳＤ保護回路は、第１ノードとＳＣＲの第１トリガータップとの間に接続された第１トリガー装置を含む。この第１トリガー装置は、ＥＳＤ事象中にＳＣＲをターンオンするように構成されてもよい。また、ＥＳＤ保護回路は、ＳＣＲの第２トリガータップと第２ノードとの間に接続された第２トリガー装置を含んでもよい。この第２トリガー装置は、ＥＳＤ事象中にＳＣＲをターンオンするように構成されてもよい。ＳＣＲは、第１トリガー装置及び第２トリガー装置の両方を含んでもよい。
【００３０】
[0030]別の実施形態において、回路を保護するためのＥＳＤ保護回路が第１ノードと第２ノードとの間に接続される。ＥＳＤ保護回路は、最大電圧定格が保護回路の動作電圧より低い少なくとも１つのクランプ装置を含んでもよい。ＥＳＤ保護回路は、更に、スイッチング装置及び電圧リミッタも備えてもよい。電圧リミッタは、クランプ装置の電圧を最大電圧定格より低い電圧に制限するように構成されてもよい。スイッチング装置は、動作電圧とクランプ装置の電圧との間の電圧差を阻止するように構成されてもよい。
【００３１】
[0031]ある実施形態において、クランプ装置は、少なくとも１つのＭＯＳ装置を含む。スイッチング装置は、ＳＣＲを含んでもよい。電圧リミッタは、抵抗器を含んでもよい。
【００３２】
[0032]ある実施形態において、電圧リミッタは、抵抗器、ＭＯＳ装置、又はその組み合わせである。
【００３３】
[0033]ある実施形態において、ＥＳＤ保護回路は、スイッチング装置に接続されたトリガー装置であって、ＥＳＤ事象中にスイッチング装置をスイッチオンするように構成されたトリガー装置も含む。
【００３４】
[0034]添付図面を参照して一例として述べた以下の説明から本発明が更に詳細に理解されよう。
【図面の簡単な説明】
【００３５】
【図１】従来のｇｇＮＭＯＳクランプの回路図である。
【図２】従来のＳＣＲクランプの回路図である。
【図３】混合電圧ドメインＥＳＤクランプの一実施形態の回路図である。
【図４】混合電圧ドメインＥＳＤクランプの一実施形態の概要図である。
【図５】混合電圧ドメインＥＳＤクランプの別の概要図である。
【図６】混合電圧ドメインＥＳＤクランプの別の実施形態の回路図である。
【図７】ａは混合電圧ドメインＥＳＤクランプの別の実施形態の概要図である。ｂは図７のａの混合電圧ドメインＥＳＤクランプの典型的な実施形態の回路図である。
【図８】ａは混合電圧ドメインＥＳＤクランプの別の実施形態の概要図である。ｂは図８のａの混合電圧ドメインＥＳＤクランプの典型的な実施形態の回路図である。
【図９】ａは混合電圧ドメインＥＳＤクランプの別の実施形態の概要図である。ｂは図９のａの混合電圧ドメインＥＳＤクランプの典型的な実施形態の回路図である。
【図１０】混合電圧ドメインＥＳＤクランプの別の実施形態の概要図である。
【図１１】図１０の混合電圧ドメインＥＳＤクランプのここに示す実施形態の典型的な実施形態の回路図である。
【図１２】混合電圧ドメインＥＳＤクランプの別の実施形態の概要図である。
【図１３】図１２の混合電圧ドメインＥＳＤクランプの典型的な実施形態の回路図である。
【図１４】混合電圧ドメインＥＳＤクランプの別の実施形態の回路図である。
【図１５】混合電圧ドメインＥＳＤクランプの別の実施形態の回路図である。
【図１６】低電圧（ＬＶ）クランプ装置に使用できるＮＭＯＳ装置の断面図である。
【図１７】ＬＶクランプ装置に使用できるＰＭＯＳ装置の断面図である。
【図１８】ＬＶクランプ装置に使用できる別のＰＭＯＳ装置の断面図である。
【図１９】ａ〜ｃは混合電圧ドメインＥＳＤクランプの別の実施形態の回路図である。
【図２０】混合電圧ドメインＥＳＤクランプの別の実施形態の回路図である。
【図２１】混合電圧ドメインＥＳＤクランプの別の実施形態の回路図である。
【図２２】混合電圧ドメインＥＳＤクランプの別の実施形態の回路図である。
【図２３】混合電圧ドメインＥＳＤクランプの別の実施形態の回路図である。
【図２４】混合電圧ドメインＥＳＤクランプの別の実施形態の回路図である。
【図２５】混合電圧ドメインＥＳＤクランプの別の実施形態の回路図である。
【図２６】典型的なトリガー回路の回路図である。
【発明を実施するための形態】
【００３６】
[0066]以下の説明において、多数の図面にわたり同様の対応部品は、共通の番号を使用して呼称する。一般的に、部品の番号は、図面の番号でスタートする。例えば、図３に示された電圧リミッタ装置３０６は、図５に示した同様の電圧リミッタ装置５０６に対応する。同様に、図７ｂに示された高電圧（ＨＶ）スイッチ７０１は、図１０に示した同様のＨＶスイッチ１００１に対応する。
【００３７】
[0067]当業者であれば、ノード、装置、回路又は領域は複数の機能を果たすものと考えられることを認識すべきである。更に、ノード、装置又は領域は、異なる記載によっても示される。例えば、図３のＨＶスイッチ３０１は、シリコン制御整流器（ＳＣＲ）３０１とも称される。この場合に、ＳＣＲは、ＨＶスイッチとして動作する装置の１つの考えられる実施形態である。別の例として、図１９のカソード１９２１及びアノード１０２０は、各々、ノード１９２１及びノード１９２０とも称される。数字での呼称は、当該ノード、装置、回路又は領域のための明確な表記を与えるが、先行する記述子が議論の文脈において記述の読み易さを助けるものでなければならない。
【００３８】
[0068]図３は、混合電圧ドメイン静電気放電（ＥＳＤ）クランプの第１の実施形態を示す。回路３００は、パッド３２０と３２１との間の高電圧（ＨＶ）ドメインのクランプである。装置３１０は、ゲートがソースに接続された低電圧（ＬＶ）Ｐ型金属酸化物半導体（ＰＭＯＳ）装置（３１０ａ、３１０ｂ及び３１０ｃ）のスタックである。ＬＶ装置の数は、通常の動作中のラッチアップを防止するために装置３１０及びＨＶスイッチ３０１の保持電圧の和が指定電圧レベル（例えば、通常動作中の最大電圧、換言すれば、最大動作電圧、により決定された）より高くなり、且つ保持電圧が、保護されるべき回路のブレークダウン電圧より低くなるように、選択される。図３に示した装置３１０の保持電圧は、ＰＭＯＳの保持電圧の３倍である。装置３００は、３つのＰＭＯＳ装置を含むものとして示されているが、それより少数の又は多数のＰＭＯＳ装置を含んでもよいことに注意されたい。更に、装置３００は、Ｎ型の金属酸化物半導体（ＮＭＯＳ）装置、バイポーラ装置、等の他の装置を含んでもよい。保持電圧の指定レベルは、集積回路（ＩＣ）のラッチアップ免疫性に関連しており、実世界の用途におけるＩＣの使用によって決定される。このレベルは、最大パッド電圧より若干高いか、又はパッドの最大供給レベルより若干高い。最大供給レベルは、ＩＣの動作時に装置にかけることのできる意図された最大電圧として定義され、最大パッド電圧は、動作中にパッドに到達し得る電圧ピーク又は障害に基づいて定義される。
【００３９】
[0069]高電圧（ＨＶ）及び低電圧（ＬＶ）という語は、明瞭化の目的で互いに逆に使用される。ＨＶ装置は、ＬＶ装置に比して絶対的に高い電圧を維持する。実際上、ＨＶは、（ＨＶスイッチのような）信頼性の問題を招くことなく最大パッド電圧（又はその大部分）を阻止するように設計された回路の部分を表わすために使用され、一方、ＬＶは、最大パッド電圧に露出された場合に潜在的な信頼性及び／又は漏洩の問題を示すＬＶクランプ装置を表わすために使用される。最大電圧定格とは、電圧ドメインの装置に関連したもので、電圧ドメインの装置が信頼性又は漏洩の問題を経験せずに露出される最大電圧に対応する。換言すれば、装置は、その最大電圧定格までは動作電圧に対する信頼性及び漏洩の要件を満足するが、最大電圧定格を越えて動作すると、性能の低下又は装置特性の低下を経験することがある。信頼性の要件を満足する装置は、装置の寿命の間に装置特性の受け容れられる変化又は無視できる変化に耐えられるものである。ＨＶ装置の場合の最大電圧定格は、ＬＶ装置の最大電圧定格より高い。ＬＶ装置は、異なるＬＶ供給電圧、例えば、３．３Ｖ及び５Ｖに対して定義される。これらの素子の保持電圧は、その通常動作電圧を５０％以上越える。複数のＨＶドメインを利用できる場合には、使用する装置は、それらドメインの混合である。ＬＶ及びＨＶという語は、信頼性及び／又は漏洩の観点から使用されるもので、プロセスの観点からは、ＨＶスイッチに使用するのに適した形式は、ＬＶクランプ装置についても同じであると充分に考えられることに注意されたい。
【００４０】
[0070]ＬＶクランプ装置という語は、漏洩及び／又は信頼性の要件により２つのパッド３２０と３２１との間に直結されない装置、又は装置のスタック、又は装置の別の構成に対して使用される。最大パッド電圧がクランプに印加されたときのＬＶクランプ装置の残留電圧は、信頼性及び漏洩の問題を回避するに充分なほど低く設計されることに注意されたい。
【００４１】
[0071]非ＥＳＤ状態において２つのパッド３２０と３２１との間にかけられる最大電圧は、以下、最大パッド電圧と称される。
【００４２】
[0072]装置の保持電圧は、装置がトリガーモード又は高導通モードにある間に、装置にかけることのできる最低電圧である。
【００４３】
[0073]保持電流は、装置がトリガーモード又は高導通モードにあるときに、装置に流すことのできる最低電流である。
【００４４】
[0074]抵抗性素子は、それに電流が流れるときに電圧が生じる素子であり、抵抗率特性を有する装置、例えば、抵抗器、ダイオード、トランジスタ、等により実施することができる。ある実施形態では、トランジスタは、ＥＳＤ中ではなく通常動作中に異なる抵抗値が好ましい場合に使用されるか、又はトランジスタの高温度振る舞いが抵抗器より優れている場合に使用される。
【００４５】
[0075]電圧リミッタ回路とは、クランプに最大パッド電圧がかけられたときにＬＶクランプ装置の電圧を信頼性の臨界レベルより低く制限する回路である。
【００４６】
[0076]図３を参照すれば、ノード３２０と３２１との間にクランプが配置される。ノード３２０と３２１との間にＬＶクランプ装置３１０が直接配置された場合には、ＰＭＯＳ装置は、ＥＳＤに対してシステムを保護することができる。しかしながら、これは、３つのＰＭＯＳ装置の各々が、電圧分割を通して、信頼性の問題で定義されたレベルより高い電圧を見ることも意味する。これは、信頼性、例えば、酸化物の信頼性に伴う問題を引き起こすことがある。更に、各ＰＭＯＳがプロセス設計ルールで許された以上の電圧降下を見るときには、クランプの漏洩が望ましいレベルを越える。この実施形態では、３ｘＬＶ供給電圧がＨＶ供給電圧より相当に低くなり、３つのＰＭＯＳ装置３１０ａ、３１０ｂ、及び３１０ｃのスタックを信頼性の問題のために許可できないと仮定する。
【００４７】
[0077]ノード３２０とノード３２１との間にＬＶクランプ装置３１０を単に配置するのではなく、ＬＶクランプ装置３１０と直列にＳＣＲ装置３０１が配置される。このＳＣＲ３０１は、ＨＶ電源３２０とスタック３１０のアノード３０８との間のＨＶスイッチとして働く。ＳＣＲ３０１は、ＰＮＰ３０２及びＮＰＮ３０３より成り、ＰＮＰは、エミッタ３０７を経てノード３２０に接続され、そしてＮＰＮは、スタック３１０のアノード３０８に接続される。ＳＣＲ装置３０１がアントリガーされ、換言すれば、ターンオフされると、ノード３０８の電圧は、抵抗性素子３０６により電源接地点３２１に向かって引っ張られ、抵抗性素子は、直列であり、３０８から３２１への放電路を形成する。抵抗性素子３０５及び／又は３０６に流れる漏洩電流のために、ノード３０８及び３２１の電圧間には小さな差があることが考えられる。これは、ＨＶ電源がノード３２０であるときもそうである。全供給電圧は、ＳＣＲの内部逆接合にかかる（ＮＰＮ３０３のコレクタとベースとの間）。それ故、抵抗性素子３０６は、ＬＶクランプ装置（１つ又は複数）の電圧リミッタとして働く。
【００４８】
[0078]ＥＳＤの間に、ノード３２０と３２１との間の電圧は、最大パッド電圧より上に且つ逆方向ダイオード３１１のブレークダウン電圧より上に上昇し、この場合、これは、ＳＣＲ３０１のトリガーとして使用される。ダイオード３１１の逆方向ブレークダウンからトリガー電流が与えられると、ＳＣＲ３０１がトリガーし、ノード３０８へ移送されるべきノード３２０の電圧からＳＣＲ３０１に発生されるオフセット電圧を引くことができるようにする。次いで、装置３１０は、ノード３２１へのＥＳＤ電流を低下させる。ＥＳＤ事象が終了し、ノード３２０とノード３２１との間の電圧がスタック３１０及びＳＣＲ３０１の合成保持電圧より低いレベルに降下すると、ＳＣＲ３０１及びスタック３１０の両方がターンオフする。ノード３０８の電圧は、ノード３２１の電圧へと迅速に降下する。というのは、このノードが抵抗性素子３０５及び３０６を経て放電されるからである。従って、ＥＳＤ保護か与えられる一方、信頼性が保証される。
【００４９】
[0079]図３の実施形態では、ＨＶスイッチは、ＰＮＰ３０２及びＮＰＮ３０３で形成されたＳＣＲ３０１であり、ＰＮＰ３０２のベースは、抵抗性素子３０４を通してノード３２０に接続され、且つＮＰＮ３０３のベースは、抵抗性素子３０５を通してノード３０８に接続されることに注意されたい。
【００５０】
[0080]装置は、ＬＶクランプ装置及びＨＶスイッチがＥＳＤ電流の全部又は少なくとも大半を導通できるような大きさにされることに注意されたい。ＨＶスイッチのトリガーは、非常に短時間（即ち、ＨＶクランプが高導通モードにおいてトリガーするまでの時間）に電流を導通するだけでよく、それ故、小型に設計することができる。電圧リミッタ回路は、典型的に、小さな電流しか導通しない。
【００５１】
[0081]図３に示す実施形態のトリガー速度は、従来のＥＳＤクランプより高速である。多数の高電圧技術におけるバイポーラ装置の基本的遷移時間は大きく、これは、（標準的な解決策のように）それらバイポーラ装置を使用するＥＳＤ保護クランプは、ＥＳＤ事象の立ち上がり時間（典型的に１００ｐｓから１０ｎｓ）に比して比較的低速であることを意味する。主ＥＳＤ導通経路にＬＶクランプ装置を使用することにより、保護構造体の応答時間を短縮することができる。というのは、ＬＶ素子は、典型的に、ドーピングレベルが高く且つ間隔が減少されたために基本的遷移時間が短いからである。この効果をレバレッジするために、ＨＶスイッチも、高速であるように設計される。
【００５２】
[0082]高電圧保護のためにＬＶ保護素子を使用することにより、ＥＳＤクランプを複数のＨＶドメインへポーティングすることができる。典型的に、プロセスにおける複数の高電圧ドメインは、共通の低電圧ドメインを有する。共通の低電圧ドメインに対してＬＶクランプ装置を最適化することにより、ＨＶスイッチ及びトリガーのみが高電圧ドメインにおいて特徴付けられる。これは、複数クランプの設計の複雑さを著しく容易にする。
【００５３】
[0083]図３に示す実施形態に使用されるシリコンエリアは、従来のＥＳＤクランプより小さい。ＬＶ装置は、典型的に、高電圧装置に比して小さな間隔を要求するので、クランプのシリコンエリアは、小さくなる。
【００５４】
[0084]異なる構成の実施形態が考えられる。より一般的には、ある実施形態では、ＨＶスイッチと、スタックされる１つ以上のＬＶ装置と、電圧リミッタとが含まれる。
【００５５】
[0085]ＨＶスイッチは、信頼性の問題を生じることなく最大パッド電圧の大部分を維持することができ、ＬＶクランプ装置の電圧は、信頼性及び／又は漏洩の問題に対する臨界レベルより低く留まる。
【００５６】
[0086]ＥＳＤの間に、ＬＶクランプ装置（１つ又は複数）の保持電圧とＨＶスイッチの保持電圧の和は、ラッチアップ、電気的過剰ストレス、及び偽トリガーの否定的作用を回避するに必要なレベルより高くなることがある。ＬＶクランプ装置は、１つ以上の装置を含む。それらは、ノード３２０と３２１との間に直接配置されると、ノード３２０と３２１との間に最大パッド電圧がかけられたとき、信頼性（及び／又は漏洩）の問題を示すことがある。
【００５７】
[0087]最大パッド電圧の間に、電圧リミッタは、ＬＶクランプ装置（１つ又は複数）の電圧を、ＬＶクランプ装置の信頼性の問題を回避するに充分な低い値に制限する。
【００５８】
[0088]図４は、混合電圧ドメインＥＳＤクランプの１つの実施形態の概要図である。装置４０１は、ＨＶスイッチである。装置４０６は、電圧リミッタである。電圧リミッタ４０６は、ＨＶスイッチ４０１のノード、例えば、ＨＶスイッチのカソードに接続される。装置４１１は、ＨＶスイッチ４０１を導通モードへトリガーするためのトリガー回路である。ＨＶスイッチ４０１がＥＳＤダメージの臨界レベルより低いトリガー電圧で自己トリガーされる場合には、トリガー回路４１１を省略できることに注意されたい。装置４１０は、１つ以上の素子より成るＬＶクランプ装置（１つ又は複数）である。
【００５９】
[0089]ＨＶスイッチは、ＬＶクランプ装置（１つ又は複数）と直列に配置される。ＨＶスイッチが、図５のトリガー回路５１１のような付加的なトリガー回路を要求する場合には、前記トリガー回路５１１は、図５に示すＬＶクランプ装置５１０の少なくとも一部分と直列に配置される。ＤＣ電圧リミッタ回路は、ＬＶクランプ装置と並列に配置されるが、ある実施形態では、ＬＶクランプ装置及び例えば、図６に示す前記ＨＶスイッチの１つ以上の接合と並列に配置される。装置６１０は、３つのＰＭＯＳ装置を含むものとして示されているが、装置６１０は、それより少数の又は多数のＰＭＯＳ装置を含んでもよいことに注意されたい。更に、装置６１０は、ＮＭＯＳ装置、バイポーラ装置、等の他の装置を含んでもよい。
【００６０】
[0090]図７ａは、トリガー回路７１１が、ノード７２１ではなく、ノード７２０を参照する実施形態を示す。図７ｂは、図７ａの１つの考えられる実施形態を示す。図７ｂの装置７１０は、３つのＰＭＯＳ装置を含むものとして示されているが、装置７１０は、それより少数の又は多数のＰＭＯＳ装置を含んでもよいことに注意されたい。更に、装置７１０は、ＮＭＯＳ装置、バイポーラ装置、等の他の装置を含んでもよい。
【００６１】
[0091]図８ａは、ＬＶクランプ装置（１つ又は複数）８１０がノード８２０とＨＶスイッチ８０１との間に接続された実施形態を示す。ＨＶスイッチ８０１は、ＬＶクランプ装置８１０とノード８２１との間に接続される。それ故、電圧リミッタ回路８０６は、ノード８２０とＨＶスイッチ８０１のノードとの間に接続される。図８ｂは、図８ａの１つの考えられる実施形態を示す。図８ｂの装置８１０は、３つのＰＭＯＳ装置を含むものとして示されているが、装置８１０は、それより少数の又は多数のＰＭＯＳ装置を含んでもよいことに注意されたい。更に、装置８１０は、ＮＭＯＳ装置、バイポーラ装置、等の他の装置を含んでもよい。
【００６２】
[0092]図９ａは、トリガー９１１が、ノード９２０ではなくて、低電位ノード９２１に接続された実施形態を示す。図９ｂは、図９ａの１つの考えられる実施形態を示す。図９ｂの装置９１０は、３つのＰＭＯＳ装置を含むものとして示されているが、装置９１０は、それより少数の又は多数のＰＭＯＳ装置を含んでもよいことに注意されたい。更に、装置９１０は、ＮＭＯＳ装置、バイポーラ装置、等の他の装置を含んでもよい。
【００６３】
[0093]ＬＶクランプ装置（１つ又は複数）は、複数の部分へ分割することができる。図１０は、混合電圧ドメインＥＳＤクランプの１つの考えられる実施形態を示すもので、ＬＶクランプ装置は、２つの部分、即ち１０１０ａ及び１０１０ｂへ分割される。第１のＬＶクランプ装置１０１０ａは、ノード１０２０と装置１００１との間に配置され、そして第２のＬＶクランプ装置１０１０ｂは、装置１００１とノード１０２１との間に配置される。また、電圧リミッタも、第１の電圧リミッタ１００６ａ及び第２の電圧リミッタ１００６ｂへ分割される。図１０において、トリガー回路１０１１は、ノード１０２１に接続されるが、それとは別に、ノード１０２０に接続されてもよい。
【００６４】
[0094]図１１は、図１０に示した実施形態の典型を示す。図１１は、２つのＰＭＯＳ装置の２つのスタック、即ち第１のＬＶクランプ装置１１１０ａ及び第２のＬＶクランプ装置１１１０ｂに分割されたＬＶクランプ装置を示す。当業者であれば、ＬＶクランプ装置は、異なる数のＰＭＯＳ装置を含んでもよいことが認識されよう。ＨＶスイッチ１１０１は、第１のＬＶクランプ装置１１１０ａと第２のＬＶクランプ装置１１１０ｂとの間に配置される。ＬＶクランプ装置１１１０ａ及び１１１０ｂは、各々、電圧リミッタ１１０６ａ及び１１０６ｂにより保護される。
【００６５】
[0095]ＨＶスイッチも、複数の部分へ分割することができる。一例として、図１２において、ＨＶスイッチは、２つの部分、即ち１２０１ａ及び１２０１ｂへ分割される。図１２は、ノード１２２０に接続されたトリガー回路１２１１ａと、ノード１２２１に接続されたトリガー回路１２１１ｂとを示しているが、トリガー回路１２１１ａは、ノード１２２１に接続されてもよく、そしてトリガー回路１２１１ｂは、ノード１２２０に接続されてもよい。トリガー回路１２１１ａとトリガー回路１２１１ｂとを１つの回路へと合併してＨＶスイッチ１２０１ａ及び／又はＨＶスイッチ１２０１ｂ間に接続することも考えられ、合併したトリガー１２１１の１つのノードは、ＨＶスイッチ１２０１ａに接続され、そして合併したトリガー１２１１の他のノードは、ＨＶスイッチ１２０１ｂに接続される。上述したように、ＨＶスイッチ１２０１ａ又はＨＶスイッチ１２０１ｂの自己トリガー電圧が規定の範囲内である場合には、トリガー回路１２１１ａ及び／又はトリガー回路１２１１ｂを省略することができる。図１２は、ＨＶスイッチ１２０１ａとＨＶスイッチ１２０１ｂとの間に接続された電圧リミッタ１２０６を示す。或いはまた、電圧リミッタ１２０６は、第１の電圧リミッタ１２０６ａ（図示せず）及び第２の電圧リミッタ１２０６ｂ（図示せず）へ分割されてもよく、第１の電圧リミッタ１２０６ａは、ＨＶスイッチ１２０１ａとＬＶクランプ装置１２１０との間に接続され、そして第２の電圧リミッタ１２０６ｂは、ＨＶスイッチ１２０１ｂとＬＶクランプ装置１２１０との間に接続される。それとは別に、第１の電圧リミッタ１２０６ａは、ノード１２２１に接続され、そして第２の電圧リミッタ１２０６は、ノード１２２０に接続される。図１２において、２つのＨＶスイッチ１２０１ａ及び１２０１ｂがＬＶクランプ装置１２１０により分割されている（従って、それら素子が１２０１ａ−１２１０−１２０１ｂの順に配置されている）が、例えば、装置の順序が１２０１ａ−１２０１ｂ−１２１０、又は１２１０−１２０１ａ−１２０１ｂである他の構成も考えられる。
【００６６】
[0096]図１２に示す実施形態の典型例が図１３に示されている。ＳＣＲ１３０１ａ及びＳＣＲ１３０１ｂは、ＨＶスイッチとして働く。図１３に示すような分割型のＨＶスイッチの１つの理由は、低い電圧も使用されて、単一のＳＣＲのブレークダウン電圧が最大パッド電圧より低くなることがあるためであることに注意されたい。ＬＶ  ＰＭＯＳ装置１３１０のスタックは、電圧リミッタ１３０６を並列にもつＬＶクランプ装置として使用される。図１３は、３つのＬＶ  ＰＭＯＳ装置を含むＬＶクランプ装置（１つ又は複数）１３１０を示すが、このＬＶクランプ装置１３１０は、異なる数のＬＶ  ＰＭＯＳ装置を含んでもよい。トリガー１３１１がＳＣＲ１３０１ａ及びＳＣＲ１３１０ｂの両方に接続される。上述したように、雪崩によるＳＣＲの自己トリガーを含む他のトリガー構成も考えられる。
【００６７】
[0097]図１４において、ＬＶクランプ装置（１つ又は複数）１４１０を具現化するためにスタックされる低電圧装置の数を変更することができる。実施形態は、装置の特定のスタックに限定されない。保持電圧は、スタックされるＰＭＯＳ装置の数を調整することにより同調される。また、スタックのＬＶ装置の形式をＰＭＯＳからＮＭＯＳへ変更することにより、又はゲート長さのようなＬＶ装置の臨界パラメータを変更することにより、保持電圧を更に同調することができる。これらの変更は、スタック１４１０の全てのＬＶ素子について又はスタック１４１０の１つ以上のＬＶ素子について行うことができる。更に、スタックのＭＯＳ装置のゲートは、そのドレインに接続されてもよいし、又はＭＯＳ装置のゲートは、スタックの別のＭＯＳのドレイン、ソース又はゲートに接続されてもよい。それとは別に、ＭＯＳ装置のゲートは、ＥＳＤクランプのアノードであるノード１４２０に接続されてもよいし、又はＥＳＤクランプのカソードであるノード１４２１に接続されてもよい。
【００６８】
[0098]図１５は、ＮＭＯＳ装置スタックがＬＶクランプ装置１５１０に使用される別の実施形態を示す。３つのＮＭＯＳ装置を含むＬＶクランプ装置１５１０が描かれているが、ＮＭＯＳ装置の数は、変更することができる。
【００６９】
[0099]ＰＭＯＳ装置ではなくてＮＭＯＳを使用する判断は、多数のプロセス関連問題に依存する。１つのそのようなプロセスの影響は、ＮＭＯＳ対ＰＭＯＳの保持電圧及びトリガー電圧の差である。電子の移動度が高いため、ＮＭＯＳ装置は、ＰＭＯＳ装置より低い保持電圧をもつ傾向となる。クランプにより達成すべき望ましい全体的な保持電圧レベルに基づいていずれかの装置又はその両方の組み合わせが好ましくなる。ＮＭＯＳ及びＰＭＯＳの抵抗及びシリコン占有面積に対する電流導通能力も、ＬＶクランプ装置（１つ又は複数）の設計上の構成に影響する。それ故、ＮＭＯＳ及び／又はＰＭＯＳの組み合わせが考えられる。最大パッド電圧に露出されたときにＬＶクランプ装置の全部が信頼性の問題を示すことがある。しかしながら、同じ最大パッド電圧に露出されたときにＬＶクランプ装置の幾つかの素子は、信頼性の問題を示さないが、他の素子が信頼性の問題を示すことがある。例えば、ＬＶクランプ装置のＭＯＳ装置は、最大パッド電圧に露出されたときに信頼性の問題を示し、性能低下を生じる。しかしながら、ＬＶクランプ装置には抵抗器も含まれており、これは、最大パッド電圧を切り抜け、性能低下を被らず、従って、信頼性の問題を示さない。保持電圧を微同調するために他の素子を追加することもできる。実際に、ＬＶクランプ装置に追加される素子は、ＭＯＳトランジスタ、バイポーラトランジスタ、抵抗性素子、又は他のインピーダンス素子、キャパシタンス、インダクタ、ダイオード、ＳＣＲ、等の装置の組み合わせである。
【００７０】
[00100]スタックであるため、スタックの上位素子は、ＥＳＤ中に下部パッド１５２１に対して著しい電圧を見ることに注意されたい。これは、最高電位ノードから基板への直接的なブレークダウン電圧が低い装置にとって問題となる。例えば、装置と下部パッド１５２１との間の電圧差が、ＰＭＯＳバルク（Ｎウェル）対基板又はＰウェルのブレークダウン電圧より大きい場合には、ＰＭＯＳバルク及び／又は基板の両方に過剰な電流が流れることになる。これは、次いで、寄生的バイポーラ装置をトリガーし、漏洩を増加し、Ｎウェル／Ｐウェル接合の少なくとも一部分に熱的ブレークダウンを生じ、或いはＮウェル又はＰ基板ピックアップ結合部に熱的ブレークダウンを生じることになる。同様に、スタックに使用されるＮＭＯＳのドレイン／バルク接合は、熱的ブレークダウン電圧より高い電圧をＥＳＤ中に見るか、又は上述した破壊的事象の１つを招く電流を基板に生じさせる。それらの影響を回避するため、ＬＶ装置は、異なるウェルで取り巻かれるが、これは、基板に対するブレークダウン電圧を高める。その一例が、図１６、図１７及び図１８に示されている。多くの場合に、これらの付加的なウェルは、ＨＶウェルを含む。この分離は、通常の動作中にノイズの影響を減少するのにも有益である。
【００７１】
[00101]図１６は、分離型Ｐウェル領域１６３０におけるＬＶ  ＮＭＯＳ１６１０の実施形態を示す。Ｐウェルは、Ｎウェル１６２０及び１６４０により基板１６５０から分離される。基板１６５０に対するＮウェル１６２０及び１６４０のブレークダウン電圧を高くするために、高電圧Ｎウェルが使用される。更に、ＮＭＯＳバルク１６３０を基板１６５０からシールドすることにより、基板１６５０に電流が流れることがなく、それ故、基板１６５０内の異なる装置により形成されることのある寄生的素子をトリガーするおそれをかなり減少する。
【００７２】
[00102]更に、ＬＶ  ＮＭＯＳ１６１０のドレイン又はソースは、Ｐウェル１６３０を通してＮウェル１６２０及び／又は１６４０とでＮＰＮを形成する。このＮＰＮは、全クランプ装置の電流能力に貢献する。
【００７３】
[00103]Ｎウェル１６２０及び１６４０の接続については、異なる選択肢がある。Ｎウェル１６２０及び１６４０は、最高電位に接続され得る。この場合には、Ｎウェル１６２０及び／又は１６４０をコレクタとして、Ｐウェル１６３０をベースとして、且つＮＭＯＳ１６１０をエミッタとして含むＮＰＮが形成されるとよい。このＮＰＮは、電流に著しく貢献する。この導通路は、ＥＳＤクランプの全保持電圧を低下させる。低い全保持電圧を補償することが望まれるか、又はこのクランプを使用するときにそれが考慮される。導通路の抵抗率を高めることは、この問題を解決する１つの方法である。それとは別に、Ｎウェル１６２０及び１６４０は、ＮＭＯＳ１６１０のドレインに接続されてもよい。この場合に、ここに述べるＮＰＮの保持電圧は、ＮＭＯＳ１６１０の保持電圧より低くてもよいし、そうでなくてもよい。後者の場合、Ｎウェル１６２０及び１６４０は、電圧リミッタ回路を通して接地されることに注意されたい。従って、Ｎウェル１６２０及び１６４０は、近傍の回路のＮ型接合から形成されたコレクタも有する異なる寄生的ＮＰＮのエミッタとして働く。Ｎ型接合は、高に接続される。或いはまた、Ｎウェル１６２０及び１６４０は、寄生的ＳＣＲのカソードとして働き、ここで、そのＳＣＲは、更に、そのアノードとして働くＰ型接合を近傍の回路に含む。Ｎウェル１６２０及び１６４０の接続及び配置は、設計中に考慮しなければならない。実施形態は、特定の接続に限定されない。
【００７４】
[00104]図１７は、ＬＶ  ＰＭＯＳ１７１０の実施形態である。ＰＭＯＳ１７１０のバルク１７３０の周りに、付加的なＮウェル１７２０及び１７４０が配置される。その効果は、ＰＭＯＳバルク１７３０から基板１７５０へのブレークダウン電圧を上げることである。第２の効果は、ＰＭＯＳのソースと基板１７５０との間の寄生的ＰＮＰのベータを下げることである。というのは、Ｎウェル１７２０、１７３０及び１７４０により形成されるベースの長さが、ＬＶ  ＰＭＯＳ１７２０それ自体の（即ち、層１７２０及び１７４０を伴わない）寄生的ＰＮＰのベースより大きいからである。その結果、基板の電流が減少し、それ故、寄生的装置をトリガーする危険性が低減される。
【００７５】
[00105]図１８は、Ｐ型ウェル１８７０及びＰ型ウェル１８６０を使用して、ＰＭＯＳバルク１８３０をＮウェル１８２０及び１８４０から分離するＬＶ  ＰＭＯＳ１８１０の一実施形態を示す。Ｐ型ウェル１８７０は、ある技術において明確に描くことができる。他の技術では、Ｐ型ウェル１８７０及び１８６０が同じウェルを構成する。これは、ＰＭＯＳバルク１８３０が層１８２０に到達するほど充分に深くない場合である。図１６、図１７及び図１８は、低電圧トランジスタ１６１０、１７１０及び１８１０を基板から分離する異なる方法を示す。プロセスに利用できる選択肢に基づいて、この原理の実施形態はいろいろと異なるかもしれない。実施形態は、この原理の特定の構成に何ら限定されるものではないことに注意されたい。
【００７６】
[00106]ＬＶクランプ装置におけるＰＭＯＳ又はＮＭＯＳ装置の幾つかを同じウェルに描くことができる。これは、典型的に、使用するシリコンエリアを減少するか、又は直列の素子の保持電圧を下げるために行われる。合併レイアウトスタイルのように同じウェルに素子が配置される場合には、合計保持電圧が個別素子の保持電圧の和より低くなる。
【００７７】
[00107]図１９ａに示すＨＶスイッチ１９０１は、漏洩電流を阻止することができる。従って、ＬＶクランプ装置１９１０に高い漏洩電流がある状態でのＥＳＤ保護を使用することができる。図１９ａは、スタック内のＭＯＳ装置のゲートに電圧分割器として使用できる抵抗性素子、例えば、トリガー電圧を下げる手段として使用できる抵抗性素子を示している。例えば、図１９ｂに示すように、１つのＭＯＳのみが、ＬＶクランプ装置として使用されてもよい。このＭＯＳは、ＬＶ又はＨＶ  ＭＯＳ装置である。ＭＯＳは、ゲートバイアスのために大きな漏洩があるので、アノード１９２０とカソード１９２１との間に直接使用することができない。図１９ｃは、電圧リミッタ回路１９０６が電圧分割器として使用される実施形態を示す。電圧リミッタ回路１９０６は、ここで、２つの機能を有し、即ち低電圧クランプ装置１９１０にかかる電圧を制限し且つＭＯＳ１９１０へ分割された電圧を与える。他の技術も使用できる。例えば、図２０に示すように、ゲートバイアス回路２０４０がＮＭＯＳ装置と共に使用される。ゲートバイアス回路２０４０は、キャパシタ、抵抗器、順方向又は逆方向ダイオード、等を含む。
【００７８】
[00108]ＬＶクランプ装置の各個々の素子の保持電圧及びトリガー電圧、欠陥電流又は他のパラメータを工学的処理し、或いは複数のＬＶクランプ装置のトリガー電圧及び保持電圧、欠陥電流又は他のパラメータを工学的処理するため、異なる方法を使用することができる。幾つかの解決策は、トランジスタのゲート又はバルクへのバイアス信号の印加、バルクポンピンク技術、基板抵抗の工学的処理、バラストの適用、マルチフィンガートリガー技術、異なるトランジスタのカスコード状の合併、等を含む。これらの技術は、ＬＶクランプ装置の１つ以上の素子のトリガー電圧の上げ／下げ、ＬＶクランプ装置の１つ以上の素子の保持電圧の上げ／下げ、ＬＶクランプ装置の１つ以上の素子の電流能力の増加、ＬＶクランプ装置の１つ以上の素子のＯＮ抵抗の増加／減少、等の異なる目的をもつことに注意されたい。
【００７９】
[00109]ＨＶスイッチの色々な形態が考えられる。ＳＣＲ（例えば、図３に示すＳＣＲ３０１）、バイポーラ（例えば、図２１に示すバイポーラ２１０１）、又は他の装置が使用される。そのような装置は、ＥＳＤ中の高電流をシャントし、且つ最大パッド電圧の少なくとも大部分を阻止することができ、ＬＶクランプ装置の高い信頼性を維持するように電圧リミッタ回路とで保持（及びトリガー）電圧を同調させるようＬＶクランプ装置を設計することができる。ＨＶスイッチとして働く装置又は回路の特性は、指定の範囲内の保持電圧と、高い又は非常に高いインピーダンス状態から低い又は非常に低いインピーダンス状態へスイッチする能力と、ある最小トリガー電流及び高速トリガー速度を与えることによりある状態から他の状態へスイッチする能力と、を含む。ＨＶスイッチの最小保持電圧は、ＨＶスイッチの保持電圧とＬＶクランプ装置（１つ又は複数）の保持電圧（１つ又は複数）との和が供給電圧より高くなるような値を有する。また、高保持電流のＨＶスイッチは、電圧リミッタ回路及び／又は低電圧スタックの設計を容易にする。
【００８０】
[00110]図２１は、ＰＮＰバイポーラ２１０１として具現化されるＨＶスイッチを含む一実施形態を示すもので、トリガー回路２１１１は、抵抗性素子２１０４を通して電流を引き出す。バイポーラ２１０１のエミッタ・ベース接合２０１７が抵抗性素子２１０４にまたがる電圧降下のために著しく順方向にバイアスされる場合には、バイポーラ２１０１は、電圧リミッタ回路２１０６及びＬＶクランプ装置（１つ又は複数）２１１０を通して電流をシャントする。
【００８１】
[00111]図２２は、ＮＰＮバイポーラ２２０１として具現化されるＨＶスイッチを含む一実施形態を示すもので、トリガー回路２２１１は、抵抗性素子２２０４を通して電流を引き出す。ＮＰＮ２２０１のエミッタ・ベース接合が抵抗性素子２２０４にまたがる電圧降下のために著しく順方向にバイアスされる場合には、バイポーラ２２０２は、電圧リミッタ回路２２０６及びＬＶクランプ装置（１つ又は複数）２２１０を通して電流をシャントする。
【００８２】
[00112]ある実施形態では、高い保持電圧をもつＨＶスイッチが設計される。全保持電圧は、ＨＶスイッチの保持電圧とＬＶクランプ装置の保持電圧との和の関数である。ＨＶスイッチを、その保持電圧が望ましい全保持電圧に接近するように設計することにより、ＬＶクランプ装置の保持電圧が低下される。ＬＶクランプ装置の保持電圧の低下は、ＬＶクランプ装置をより小さなエリアに形成できるようにする。
【００８３】
[00113]ＨＶスイッチのトリガー回路は、ＨＶスイッチの外部にあってもよいし、又はＨＶスイッチが自己トリガー型であってもよい。トリガー回路、トリガー回路接続、トリガー回路レイアウト、トリガーメカニズム、例えば、電圧、電流、ＲＣタイミングベース又はそれらの組み合わせに対して何ら制限が要求されない。任意の実施形態に対して任意の変形を行うことができる。トリガー回路は、例えば、順方向又は逆方向のツェナー又は他の形式のダイオード、付加的なゲート／バルクバイアス回路を伴う又は伴わない任意の形式のトランジスタ、キャパシタ、ＲＣタイミングベース回路、インダクタ、及びその組み合わせを含む。
【００８４】
[00114]ほとんどの図面において、電圧リミッタ回路は、抵抗性素子として示されている。他の形態も考えられる。抵抗性素子が使用される場合に、その抵抗値は、ＨＶスイッチの保持電流が前記抵抗性素子に流れるときの抵抗性素子にまたがる電圧降下とＨＶスイッチの保持電圧との和が全ＥＳＤクランプの望ましい保持電圧に少なくとも等しくなるに充分なほど高いものである。それ故、ＨＶスイッチの高い保持電流は抵抗性素子の低い抵抗値を見込んだものである。しかしながら、抵抗性素子の抵抗値は、通常動作中の遷移中の電圧降下がその遷移に関する時間フレームにおいてＬＶクランプ装置の信頼性の臨界レベルより低くなるに充分なほど低いものである。
【００８５】
[00115]図２３に示したように、電圧リミッタ回路２３０６は、キャパシタ２３０６ｂ及び抵抗性素子２３０６ｃを含むＲＣゲートバイアス回路と共に、ＮＭＯＳ２３０６ａとして具現化される。この場合は、ＲＣ回路は、ゲートバイアスを印加することにより通常の動作中にトランジスタ２３０６ａの抵抗値を下げるように設計される。従って、通常の動作中のＬＶクランプ装置２３１０の電圧降下が最小にされる。ＥＳＤの間又は著しいノイズ事象の間に、電圧リミッタ回路２３０６は、インピーダンスが相当に高くなり、ＨＶスイッチ２３０１が低導電率モードで動作する場合は、電圧リミッタ回路２３０６の電圧降下が低電圧スタックの保持電圧より高くなり、従って、ラッチアップを回避する。実施形態は、この特定の回路に限定されない。通常動作中に電圧を信頼性の臨界レベルより低く制限する各回路がリミッタ回路として使用される。
【００８６】
[00116]図２４に示す実施形態に示されたように、電圧リミッタ回路２４０６は、逆方向ダイオードにより具現化される。このダイオードは、ツェナーダイオードである。実際に、それを越えるとＬＶクランプ装置２４１０が信頼性の問題を示す電圧よりダイオードのブレークダウン電圧が低いと仮定すれば、逆方向ダイオードは、ＬＶクランプ装置２４１０の電圧を効果的に制限することができる。
【００８７】
[00117]最大パッド電圧がクランプに印加されるときにＬＶクランプ装置の電圧を安全レベルにクランプする装置又は回路は、電圧リミッタ回路と考えられる。ＰＮ接合ダイオード、ツェナーダイオード、ＳＣＲ、ＭＯＳトランジスタ、バイポーラトランジスタ、又は他のトランジスタ形式、インダクタ、キャパシタ、等の多数の素子を電圧リミッタ回路として使用することができる。
【００８８】
[00118]低電圧スタック及びリミッタ回路の漏洩は、高電圧ＨＶスイッチの保持電流より低くなければならない。というのは、さもなければ、前記漏洩電流がＨＶスイッチを、偽のトリガーの後にラッチモードに保持するからである。それ故、高電圧ＨＶスイッチの保持電流を増加することにより、ＬＶクランプ装置及びリミッタ回路の漏洩電流がより高くなり、それらの設計を容易にする。
【００８９】
[00119]コア保護のために本発明が使用される多数の用途では、電圧リミッタ回路は、最大パッド電圧が印加されたときにＬＶクランプ装置の電圧を下げるように設計されることに注意されたい。ある用途では、ＡＣ又は電圧揺動状態の間にも電圧が制限されるように、複雑な計算が必要となる。ある場合には、ＬＶスタックの信頼性を危うくせずに電圧リミッタ回路を省略することができる。これは、電圧リミッタ回路なしにＨＶスイッチが充分な電圧を阻止する場合、又は電圧リミッタ回路が基板抵抗のような寄生的装置として存在する場合、又は最大パッド電圧が印加されたときにＬＶクランプ装置の電圧が信頼性の臨界レベルより下がるような電圧の容量分布である場合に言えることである。これらの場合にも、ＬＶクランプ装置の電圧レベルが全ての状態において且つ常時に信頼性の臨界レベルより低くなるよう保証するために電圧リミッタ回路が追加されてもよい。
【００９０】
[00120]図３に示す実施形態において、電圧リミッタ回路３０６は、ＳＣＲ３０１のカソードに接続されるが、その変形も考えられる。例えば、図２０は、抵抗器２００５を通してＳＣＲのＧ１タップ（ＰＮＰ２００２のコレクタ又はＮＰＮ２００３のベース）への電圧リミッタの接続を示している。別の例として、図２５において、レイアウトに何も描かれていなくても、Ｇ１タップと接地との間の抵抗性接続が基板抵抗２５０５ａを通して存在することが示される。これは、ＳＣＲ２５０１が、接地点として機能する基板に配置される場合である。上述したように、抵抗性素子２５０５ａ及び／又は２５０５ｂを追加し又は省略することができる。
【００９１】
[00121]ほとんどの例では、ツェナーダイオードがトリガー装置として使用されたが、他のトリガー装置も考えられる。図２６は、別のトリガー２６１１の一例を示す。トリガー２６１１は、ＰＭＯＳ２６２２、抵抗性素子２６２３、及びｎ個のダイオード２６２４−１から２６２４−ｎを含む。ｎ個のダイオード２６２４は、同じ形式のものでもよいし、又は異なる形式のものでもよい。ノード２６１１ｃは、ノード２６１１ｂに接続することもできるし、又はカソード２６２１に接続することもできる。
【符号の説明】
【００９２】
３００・・・回路、３０１・・・ＨＶスイッチ（ＳＣＲ）、３０２・・・ＰＮＰ、３０３・・・ＮＰＮ、３０６・・・電圧リミッタ装置（抵抗性素子）、３０８・・・ノード、３１０・・・低電圧（ＬＶ）クランプ装置、３２０、３２１・・・パッド、４０１・・・ＨＶスイッチ、４０６・・・電圧リミッタ、４１１・・・トリガー回路、５０６・・・電圧リミッタ装置、５１０・・・ＬＶクランプ装置、５１１・・・トリガー回路、６１０・・・装置、７０１・・・高電圧（ＨＶ）スイッチ、７１０・・・装置、７１１・・・トリガー回路、７２０、７２１・・・ノード、８０１・・・ＨＶスイッチ、８１０・・・ＬＶクランプ装置、８２０、８２１・・・ノード、９１０・・・装置、９１１・・・トリガー、９２０、９２１・・・ノード、１００１・・・ＨＶスイッチ、１００６・・・電圧リミッタ、１０１０・・・ＬＶクランプ装置、１０２０、１０２１・・・ノード、１１０１・・・ＨＶスイッチ、１１０６・・・電圧リミッタ、１１１０・・・ＬＶクランプ装置、１２０１・・・ＨＶスイッチ、１２０６・・・電圧リミッタ、１２１０・・・ＬＶクランプ装置、１２１１・・・トリガー回路、１２２０、１２２１・・・ノード、１３０１・・・ＳＣＲ、１３０６・・・電圧リミッタ、１３１０・・・ＬＶクランプ装置、１３１１・・・トリガー、１４１０・・・スタック、１４２０、１４２１・・・ノード、１５１０・・・ＬＶクランプ装置、１５２１・・・下部パッド、１６１０・・・ＬＶ  ＮＭＯＳ、１６２０、１６４０・・・Ｎウェル、１６３０・・・分離型Ｐウェル領域、１６５０・・・基板、１７１０・・・ＬＶ  ＰＭＯＳ、１７２０、１７４０・・・付加的なＮウェル、１７３０・・・ＰＭＯＳバルク、１７５０・・・基板、１８１０・・・ＬＶ  ＰＭＯＳ、１８２０、１８４０・・・Ｎウェル、１８３０・・・ＰＭＯＳバルク、１８６０、１８７０・・・Ｐ型ウェル、１９０１・・・ＨＶスイッチ、１９０６・・・電圧リミッタ回路、１９１０・・・ＬＶクランプ装置、１９２０・・・アノード、１９２１・・・カソード、２０４０・・・ゲートバイアス回路、２１０１・・・ＰＮＰバイポーラ、２１０４・・・抵抗性素子、２１０６・・・電圧リミッタ回路、２１０７・・・エミッタ・ベース接合、２１１０・・・ＬＶクランプ装置、２２０１・・・ＮＰＮバイポーラ、２２０４・・・抵抗性素子、２２０６・・・電圧リミッタ回路、２２１０・・・ＬＶクランプ装置、２３０１・・・ＨＶスイッチ、２３０６・・・電圧リミッタ回路、２３１０・・・ＬＶクランプ装置、２４１０・・・ＬＶクランプ装置、２５０１・・・ＳＣＲ、２５０５・・・抵抗性素子、２６１１・・・トリガー、２６２２・・・ＰＭＯＳ、２６２３・・・抵抗性素子、２６２４・・・ダイオード
【図１】
2015500566.tif 000003
【図２】
2015500566.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７ａ】
2015500566.tif 000009
【図７ｂ】
2015500566.tif 000010
【図８ａ】
2015500566.tif 000011
【図８ｂ】
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【図９ａ】
2015500566.tif 000013
【図９ｂ】
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【図１０】
2015500566.tif 000015
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2015500566.tif 000021
【図１７】
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【図１８】
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【図１９ａ】
2015500566.tif 000024
【図１９ｂ】
2015500566.tif 000025
【図１９ｃ】
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【図２０】
2015500566.tif 000027
【図２１】
2015500566.tif 000028
【図２２】
2015500566.tif 000029
【図２３】
2015500566.tif 000030
【図２４】
2015500566.tif 000031
【図２５】
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【図２６】
2015500566.tif 000033
【手続補正書】
【提出日】平成26年7月29日(2014.7.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１ノードと第２ノードとの間に接続された回路保護用の静電気放電(ＥＳＤ)保護回路であって、
前記第１ノードに接続された第１電圧ドメインの少なくとも１つのクランプ装置であり、アノード及びカソードを含む少なくとも１つのクランプ装置と、
前記少なくとも１つのクランプ装置に直列に接続され且つ前記第２ノードに接続された第２電圧ドメインのスイッチング装置と、
前記少なくとも１つのクランプ装置に接続された電圧リミッタであり、導通時に前記スイッチング装置を非トリガーとする電圧リミッタと
を備え、
前記スイッチング装置は、前記スイッチング装置にまたがる前記第１ノードと前記第２ノードとの間の全電圧を降下するように構成され、
前記電圧リミッタは、前記少なくとも１つのクランプ装置のアノードの電圧を前記少なくとも１つのクランプ装置のカソードの電圧に引き込むように構成される、ＥＳＤ保護回路。
【請求項２】
前記第２電圧ドメインの電圧レベルは、前記第１電圧ドメインの電圧レベルより高い、請求項１に記載のＥＳＤ保護回路。
【請求項３】
前記第２電圧ドメインの信頼性及び漏洩要件に対応する最大電圧レベルは、前記第１電圧ドメインの信頼性及び漏洩要件に対応する電圧レベルより高い、請求項１に記載のＥＳＤ保護回路。
【請求項４】
前記少なくとも１つのクランプ装置は、直列接続された複数のクランプ装置を含む、請求項１に記載のＥＳＤ保護回路。
【請求項５】
前記少なくとも１つのクランプ装置は、少なくとも１つの金属酸化物半導体（ＭＯＳ）装置を含む、請求項１に記載のＥＳＤ保護回路。
【請求項６】
前記少なくとも１つのＭＯＳ装置の各ＭＯＳ装置は、ゲート及びソースを備え、前記各ＭＯＳ装置の前記ゲートは対応の前記ソースに接続される、請求項５に記載のＥＳＤ保護回路。
【請求項７】
前記少なくとも１つのＭＯＳ装置のＭＯＳ装置は、ゲート、ドレイン、及びソースを備え、前記少なくとも１つのクランプ装置は、少なくとも１つの抵抗性電圧分割器を含み、この少なくとも１つの抵抗性電圧分割器は、
第１端子電圧を有する第１端子と、
第２端子電圧を有する第２端子と、
第３端子電圧を有する第３端子と
を含み、前記第２端子電圧は、前記第３端子電圧と前記第１端子電圧との間の電圧差の分割電圧であり、
前記ＭＯＳ装置のゲートは、前記少なくとも１つの抵抗性電圧分割器の前記第２端子に接続され、前記ＭＯＳ装置のドレインは、前記少なくとも１つの抵抗性電圧分割器の前記第１端子に接続され、前記ＭＯＳ装置のソースは、前記少なくとも１つの抵抗性電圧分割器の前記第３端子に接続される、請求項５に記載のＥＳＤ保護回路。
【請求項８】
前記電圧リミッタは、抵抗器である、請求項１に記載のＥＳＤ保護回路。
【請求項９】
前記スイッチング装置に接続されたトリガー装置を更に備え、
該トリガー装置は、ＥＳＤ事象中に前記スイッチング装置をスイッチオンするように構成される、請求項１に記載のＥＳＤ保護回路。
【請求項１０】
第１抵抗及び第２抵抗を更に備え、
前記スイッチング装置は、シリコン制御整流器（ＳＣＲ）であり、
該ＳＣＲは、アノードと、カソードと、第１トリガータップと、第２トリガータップとを含み、前記第１抵抗は、該ＳＣＲの前記第１トリガータップと前記カソードとの間に接続され、前記第２抵抗は、該ＳＣＲの前記第２トリガータップと前記アノードとの間に接続され、
前記ＳＣＲの前記カソードは、前記少なくとも１つのクランプ装置の前記アノードに接続され、
前記電圧リミッタは、前記ＳＣＲの前記カソードと前記第１ノードとの間に接続される、請求項１に記載のＥＳＤ保護回路。
【請求項１１】
第１抵抗及び第２抵抗を更に備え、
前記スイッチング装置は、シリコン制御整流器（ＳＣＲ）であり、
該ＳＣＲは、アノードと、カソードと、第１トリガータップと、第２トリガータップとを含み、前記第１抵抗は、該ＳＣＲの前記第１トリガータップと前記カソードとの間に接続され、前記第２抵抗は、該ＳＣＲの前記第２トリガータップと前記アノードとの間に接続され、
前記ＳＣＲの前記カソードは、前記少なくとも１つのクランプ装置の前記アノードに接続され、
前記電圧リミッタは、前記ＳＣＲの前記第１トリガータップと前記第１ノードとの間に接続される、請求項１に記載のＥＳＤ保護回路。
【請求項１２】
第１抵抗及び第２抵抗を更に備え、
前記スイッチング装置は、シリコン制御整流器（ＳＣＲ）であり、
該ＳＣＲは、アノードと、カソードと、第１トリガータップと、第２トリガータップとを含み、前記第１抵抗は、該ＳＣＲの前記第１トリガータップと前記カソードとの間に接続され、前記第２抵抗は、該ＳＣＲの前記第２トリガータップと前記アノードとの間に接続され、
前記ＳＣＲの前記アノードは、前記少なくとも１つのクランプ装置の前記カソードに接続され、
前記電圧リミッタは、前記ＳＣＲの前記アノードと前記第１ノードとの間に接続される、請求項１に記載のＥＳＤ保護回路。
【請求項１３】
第１抵抗及び第２抵抗を更に備え、
前記スイッチング装置は、シリコン制御整流器（ＳＣＲ）であり、
該ＳＣＲは、アノードと、カソードと、第１トリガータップと、第２トリガータップとを含み、前記第１抵抗は、該ＳＣＲの前記第１トリガータップと前記カソードとの間に接続され、前記第２抵抗は、該ＳＣＲの前記第２トリガータップと前記アノードとの間に接続され、
前記ＳＣＲの前記アノードは、前記少なくとも１つのクランプ装置の前記カソードに接続され、
前記電圧リミッタは、前記ＳＣＲの前記第２トリガータップと前記第１ノードとの間に接続される、請求項１に記載のＥＳＤ保護回路。
【請求項１４】
第１電圧ドメインが第１の最大電圧定格に関連され、その第１の最大電圧定格は、保護される回路の動作電圧より低く、前記電圧リミッタは、前記少なくとも１つのクランプ装置の電圧を、前記第１の最大電圧定格より低い電圧へ制限するように構成され、更に、前記スイッチング装置は、前記動作電圧と前記クランプ装置の電圧との間の電圧差を阻止するように構成される、請求項１に記載のＥＳＤ保護回路。
【請求項１５】
前記少なくとも１つのクランプ装置は、少なくとも１つの金属酸化物半導体（ＭＯＳ）装置を含み、前記スイッチング装置は、シリコン制御整流器（ＳＣＲ）を含み、前記電圧リミッタは、抵抗器を含む、請求項１４に記載のＥＳＤ保護回路。
【国際調査報告】
2015500566.tif 000034
2015500566.tif 000035
2015500566.tif 000036