(57)【要約】      （修正有）【課題】太幅配線を有する多層配線の製造において、ディッシングにより生じた凹部のある下層配線の上層の層間絶縁膜に段差が生じ、ビアプラグ形成時のフォトリソグラフィ精度低下やビアプラグ間短絡が生じることを抑制する。【解決手段】下層配線１０４，１０５上に拡散防止膜１０６、層間絶縁膜１０８を形成した後、ＣＭＰにより下層配線１０５のディッシング量に応じた研磨量で層間絶縁膜を研磨し平坦化する。この後フォトレジスト１１０をマスクとしてビアホールを形成する。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板の上部に第一の絶縁膜を形成する工程と、
前記第一の絶縁膜に、第一の配線溝と、前記第一の配線溝よりも溝幅の広い第二の配線溝とを形成する工程と、
前記第一および第二の配線溝を埋め込むように基板全面に金属膜を形成する工程と、
前記金属膜の全面を研磨またはエッチングして前記第一および第二の配線溝の外部に形成された前記金属膜を除去し、前記第一および第二の配線溝中にそれぞれ第一および第二の金属配線を形成する工程と、
前記第一および第二の金属配線を覆うように基板全面に第二の絶縁膜を形成する工程と、
前記第二の絶縁膜の全面を研磨して平坦化する工程と、
平坦化した前記第二の絶縁膜中に、前記第一または第二の金属配線に到達する複数のビアホールを形成する工程と、
前記ビアホール中に金属材料を埋め込み、ビアプラグを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記第一または第二の金属配線に到達するビアホールを形成する前記工程で、前記第二の金属配線の配線幅方向に複数のビアホールを形成することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
前記第二の金属配線の幅をＤ、前記第一の金属配線の幅をｄとすると、Ｄ／ｄの値を２０以上とすることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１乃至３いずれかに記載の半導体装置の製造方法において、
前記第二の金属配線の幅を２．０μｍ以上とすることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至４いずれかに記載の半導体装置の製造方法において、
前記第二の絶縁膜をＣＶＤ法により形成することを特徴とする半導体装置の製造方法。
【請求項６】
請求項１乃至５いずれかに記載の半導体装置の製造方法において、
前記第一の絶縁膜の膜材料を含む液を基板表面に塗布した後、乾燥することにより、前記第一の絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項７】
請求項１乃至６いずれかに記載の半導体装置の製造方法において、
前記第二の絶縁膜の全面を研磨して平坦化する前記工程で、前記第二の絶縁膜を少なくとも３０ｎｍ以上研磨することを特徴とする半導体装置の製造方法。
【請求項８】
請求項１乃至７いずれかに記載の半導体装置の製造方法において、
前記第二の絶縁膜の全面を研磨して平坦化する前記工程は、
前記第二の金属配線に発生するディッシング量の予測値を得る工程と、
前記予測値よりも大きい研磨量を設定する工程と、
設定された前記研磨量に基づいて前記第二の絶縁膜を研磨する工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ダマシン配線構造およびその製造方法に関するものである。
【０００２】
【従来の技術】
近年、素子の高集積化および高速動作化の要請から、金属配線の材料として銅が広く用いられるようになってきた。銅は、従来用いられてきたアルミニウムに比べ、抵抗が低く、エレクトロマイグレション耐性にも優れるという特徴を有している。
【０００３】
こうした銅を用いた配線構造は、特許文献１に記載されているように、銅膜形成後、ＣＭＰ（化学的機械的研磨）を行う、いわゆるダマシンプロセスにより形成される。以下、ダマシンプロセスによる従来の銅配線構造の形成工程について説明する。
【０００４】
はじめに、図６に示す工程を経て不図示のシリコン基板上に銅からなる下層配線を形成する。先ず図６（ａ）に示すように、シリコン基板（不図示）上に第一の絶縁膜１００を形成した後、その上部に第一の配線間絶縁膜１０２を成膜し、次いで第一の配線間絶縁膜１０２を選択的にエッチングして配線溝を形成する。次いで、不図示のバリアメタル膜を形成した後、配線溝を埋め込むように、めっき法を用いて基板全面に銅膜１０３を形成する（図６（ｂ））。その後、銅膜１０３の表面をＣＭＰにより研磨し、図６（ｃ）に示す下層配線層を得る。この配線層は、配線幅０．１３〜０．１６μｍ程度の狭幅の第一の下層配線１０４と、３０μｍ以上の太幅の第二の下層配線１０５とを含んでいる。第二の下層配線１０５の表面には凹部が形成されている。これは、ＣＭＰ工程においてバリアメタルと銅膜の研磨速度が異なることに起因して発生するものであり、「ディッシング」とよばれている。
【０００５】
次に、第一の下層配線１０４および第二の下層配線１０５の上部に拡散防止膜１０６および層間絶縁膜１０８をこの順で成膜する。このとき、層間絶縁膜１０８の表面には、下地の第二の下層配線１０５の凹部の形状を反映して凹部が発生する（図７（ａ））。つづいて層間絶縁膜１０８表面に、ビアホール形成用開口パターンを有するレジスト１１０を形成する（図７（ｂ））。次に、レジスト１１０をマスクとして層間絶縁膜１０８のドライエッチングを行い、レジスト１１０除去後、拡散防止膜１０６をエッチバックして第一の下層配線１０４および第二の下層配線１０５の表面を露出させ、ビアホールを形成する（図７（ｃ））。つづいて、ビアホールを埋め込むように、めっき法により銅膜１１２を形成する（図８（ａ））。その後、銅膜１１２の全面をＣＭＰにより研磨し、ビアホール外部の銅を除去することで下層配線に接続するビアプラグ１１４を形成する（図８（ｂ））。
【０００６】
次に、ビアプラグ１１４上部にエッチング阻止膜１１６、第二の配線間絶縁膜１１８を成膜した後（図８（ｃ））、その上に、配線溝形成用開口パターンを有するレジスト１２０を形成し（図９（ａ））、レジスト１２０をマスクとして第二の配線間絶縁膜１１８をドライエッチングした後、レジスト１２０を除去し、エッチング阻止膜１１６をエッチバックしてビアプラグ１１４の表面を露出させ、配線溝を形成する（図９（ｂ））。その後、配線溝を埋め込むように銅膜を形成し、次いでＣＭＰを行うことにより上層配線１２２が形成される（図９（ｃ））。
【０００７】
【特許文献１】
米国特許６，１７４，８１０号
【０００８】
【発明が解決しようとする課題】
しかしながら、上記従来のプロセスでは、図７（ｂ）の工程において、段差の発生した層間絶縁膜１０８上にレジスト１１０を形成し、パターニングを行うこととなるため、レジスト開口部の位置合わせ精度が低下する。この結果、ビアホール形成位置の精度が充分に得られないことがある。また、図８（ｂ）、図９（ｃ）に示したように、太幅の第二の下層配線１０５上の領域で、ビアプラグ１１４の上部が接続してしまい、不良部１４２が発生するといった不具合が生じることがある。このようにビアプラグ１１４上部でビア同士が短絡すると、所望の性能を有する配線構造が得られなくなることがある。また、不良部１４２から層間絶縁膜１０８中に銅が拡散し、素子の信頼性低下を引き起こすことがある。
【０００９】
太幅配線のディッシングに起因する上記課題は、配線間隔やビア間隔が小さくなると、より顕著となる。このような課題を解決するためには、第二の下層配線１０５表面のディッシングを抑制すればよい。しかしながら、たとえば３０μｍ以上の幅を有する太幅配線では、ディッシングは不可避的に発生し、これを解消することは困難である。特に、図６（ｃ）に示すように同一配線層に狭幅の第一の下層配線１０４を備える場合、第二の下層配線１０５においてディッシングの程度を抑制する手法を採用したとすると、第一の下層配線１０４の上部においては、銅膜が突出する等の問題が生じることが考えられる。すなわち、第一の下層配線１０４および第二の下層配線１０５の両方について設計通りの配線構造を得ることは困難であった。
【００１０】
本発明は上記事情に鑑みなされたものであって、太幅配線を有する配線構造の製造において、層間絶縁膜の段差発生により引き起こされる諸問題、たとえば、フォトリソグラフィの精度低下やビアプラグの形成不良等を解決する技術を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明によれば、半導体基板の上部に第一の絶縁膜を形成する工程と、前記第一の絶縁膜に、第一の配線溝と、前記第一の配線溝よりも溝幅の広い第二の配線溝とを形成する工程と、前記第一および第二の配線溝を埋め込むように基板全面に金属膜を形成する工程と、前記金属膜の全面を研磨またはエッチングして前記第一および第二の配線溝の外部に形成された前記金属膜を除去し、前記第一および第二の配線溝中にそれぞれ第一および第二の金属配線を形成する工程と、前記第一および第二の金属配線を覆うように基板全面に第二の絶縁膜を形成する工程と、前記第二の絶縁膜の全面を研磨して平坦化する工程と、平坦化した前記第二の絶縁膜中に、前記第一または第二の金属配線に到達する複数のビアホールを形成する工程と、前記ビアホール中に金属材料を埋め込み、ビアプラグを形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【００１２】
本発明の製造方法は、ビアホールを形成する前に第二の絶縁膜を平坦化する。このため、溝幅の広い第二の金属配線にディッシングが生じても、その影響を受けることなく、ビアプラグを安定的に形成することができる。
【００１３】
本発明の半導体装置の製造方法において、前記第一または第二の金属配線に到達するビアホールを形成する前記工程で、前記第二の金属配線の配線幅方向に複数のビアホールを形成してもよい。このようにした場合、従来技術の項で述べたようにビアホール同士の短絡等が問題となる。本発明によれば、ビアホールを形成する前に第二の絶縁膜を平坦化するため、溝幅の広い第二の金属配線にディッシングが生じても、その影響を受けることなく、ビアプラグを短絡させることなく安定的に形成することができる。
【００１４】
本発明の半導体装置の製造方法において、第二の金属配線の幅をＤ、第一の金属配線の幅をｄとすると、Ｄ／ｄの値を２０以上とする構成とすることができる。また、第二の金属配線の幅Ｄを２．０μｍ以上とする構成とすることができる。このような太幅の配線とした場合においても、本発明によれば、フォトリソグラフィの精度低下やビアプラグの形成不良を抑制することができる。
【００１５】
本発明において、第二の絶縁膜をＣＶＤ法により形成した場合や、第一の絶縁膜の膜材料を含む液を基板表面に塗布した後、乾燥することにより、第一の絶縁膜を形成する構成とした場合、層間絶縁膜に発生する段差はより大きくなる傾向にある。こうした場合、本発明の効果はより顕著に発揮される。
【００１６】
【発明の実施の形態】
第一の実施の形態
本発明の実施の形態について図面を参照して説明する。本実施形態では、図１に示す銅配線構造を形成する。この配線構造は、不図示のシリコン基板上に、第一の絶縁膜１００、第一の配線間絶縁膜１０２、拡散防止膜１０６、層間絶縁膜１０８、エッチング阻止膜１１６および第二の配線間絶縁膜１１８が積層し、これらの膜中に、下層配線、上層配線およびこれらを接続するビアプラグが形成された構成を有している。以下、各膜の材料および膜厚の例を示す。
【００１７】
第一の絶縁膜１００および第一の配線間絶縁膜１０２は、いずれもプラズマＣＶＤ法により形成されたＳｉＯ２からなり、第一の絶縁膜１００の膜厚が２５０〜５００ｎｍ程度、第一の配線間絶縁膜１０２の膜厚が２５０〜４００ｎｍ程度である。拡散防止膜１０６は、プラズマＣＶＤ法により形成されたＳｉＣＮからなり、５０〜１００ｎｍ程度の膜厚を有する。
【００１８】
層間絶縁膜１０８は、ＣＶＤ法により形成されたＳｉＯＣからなる。膜厚は、たとえば３００〜１５００ｎｍ程度である。エッチング阻止膜１１６は、プラズマＣＶＤ法により形成されたＳｉＣＮからなり、５０〜１００ｎｍ程度の膜厚を有する。第二の配線間絶縁膜１１８は、プラズマＣＶＤ法により形成されたＳｉＯ２からなり、２５０〜４００ｎｍ程度の膜厚を有する。
【００１９】
第一の配線間絶縁膜１０２中に、第一の下層配線１０４および第二の下層配線１０５が埋設され、これらは下層配線層を構成する。図中、第一の下層配線１０４および第二の下層配線１０５は配線の断面を示し、図の横方向が配線幅を示している。各配線は、図中、紙面垂直方向に延在形成されている。各配線の幅は任意であるが、たとえば、第一の下層配線１０４の幅は０．１６μｍ以下、第二の下層配線１０５の幅は３〜３０μｍとすることができる。第二の下層配線１０５の幅をＤ、第一の下層配線１０４の幅をｄとすると、本実施形態ではＤ／ｄの値が２０以上となっている。第二の下層配線１０５の表面には凹部が形成されている。これは、いわゆるディッシングとよばれる現象により生じたものであり、その深さは３０〜８０ｎｍ程度の値となっている。
【００２０】
層間絶縁膜１０８中には、ビアプラグ１１４が設けられている。第一の下層配線１０４上のビアプラグ１１４は、配線一つに対してプラグが一つ形成されているのに対し、第二の下層配線１０５の上部には、３つのビアプラグ１１４が形成されている。第二の下層配線１０５上のビアプラグ１１４は、第一の下層配線１０４上のビアプラグ１１４よりも高さ方向に長く形成されている。高さの差は第二の下層配線１０５表面に生じたディッシングの深さに等しく、本例では３０〜８０ｎｍ程度の値である。
【００２１】
ビアプラグ１１４の上部には、エッチング阻止膜１１６、第二の配線間絶縁膜１１８およびこれらの膜中に埋設された上層配線１２２からなる上層配線層が形成されている。ビアプラグ１１４は、第一の下層配線１０４および第二の下層配線１０５と、上層配線１２２とを電気的に接続する。
【００２２】
以下、図１に示す半導体装置の製造方法について図面を参照して説明する。まず図６に示す工程を経て、銅からなる下層配線を形成する。このプロセスは、すでに従来技術の項で述べたのと同様である。
【００２３】
その後、第一の下層配線１０４および第二の下層配線１０５の上面に、ＳｉＣＮからなる拡散防止膜１０６を形成した後、ＣＶＤ法によりＳｉＯＣからなる層間絶縁膜１０８を形成する。すると、層間絶縁膜１０８の表面には、下地である第二の下層配線１０５の凹部形状を反映し、凹部が形成される（図２（ａ））。
【００２４】
そこで本実施形態では、層間絶縁膜１０８の全面をＣＭＰにより研磨し、平坦化する（図２（ｂ））。研磨量は、層間絶縁膜１０８の表面を充分に平坦化できる程度に設定される。研磨量は、たとえば以下のようにして設定することができる。すなわち、上記第一の下層配線１０４、第二の下層配線１０５を含む配線層中で最も配線幅の広い金属配線についてディッシング量を求める予備実験を行い、得られたディッシング量を本プロセスにおけるディッシング予測値とし、この値よりも大きい研磨量を設定するといった方法を採用することができる。予備実験では、本プロセスと同様の条件でＣＭＰを行う。研磨量は、ディッシング量に対応する値とすればよく、３０〜８０ｎｍ程度とすればよい。しかしながら、安全余裕を考慮し、たとえば１００〜３００ｎｍとすると、より好適である。そして、研磨後の層間絶縁膜１０８の厚みが本来の設計値となるようにする。すなわち、本実施形態では、層間絶縁膜１０８の出来上がり膜厚に研磨量を加算した膜厚をあらかじめ求めておき、この膜厚分だけ層間絶縁膜１０８を成膜する。
【００２５】
なお、ディッシング予測値は、ＣＭＰを行った後、超音波エコーを利用した非接触型膜厚測定装置を用い、金属配線の幅方向端部における膜厚と、中央部における膜厚とを測定してこれらの差を算出することで求めることができる。
【００２６】
平坦化後、層間絶縁膜１０８表面に、ビアホール形成用開口パターンを有するレジスト１１０を形成する（図２（ｃ））。つづいて、レジスト１１０をマスクとして層間絶縁膜１０８をドライエッチングし、ビアホールを形成した後（図３（ａ））、これを埋め込むように、めっき法により銅膜１１２を形成する（図３（ｂ））。その後、銅膜１１２の全面をＣＭＰにより研磨し、ビアホール外部の銅を除去することで、下層配線に接続するビアプラグ１１４を形成する（図３（ｃ））。
【００２７】
次に、ビアプラグ１１４上部に、ＣＶＤ法を用いてエッチング阻止膜１１６、第二の配線間絶縁膜１１８を成膜した後、その上に、配線溝形成用開口パターンを有するレジスト１２０を形成する（図４（ａ））。つづいて、レジスト１２０をマスクとして第二の配線間絶縁膜１１８をドライエッチングし、ビアホールを形成した後（図４（ｂ））、このビアホールを埋め込むように、めっき法により銅膜１２１を形成する（図４（ｃ））。その後、銅膜１２１の全面をＣＭＰにより研磨し、配線溝外部の銅を除去することで、図１に示す配線構造を得ることができる。
【００２８】
本実施形態によれば、図２（ｂ）の段階で層間絶縁膜１０８を平坦化しているため、その後のリソグラフィ工程におけるレジスト開口部の位置合わせ精度低下を抑制することができる。
【００２９】
また、下層配線１０５上に形成されるビアプラグ１１４を短絡させることなく安定的に形成することができる。
【００３０】
第二の実施の形態
第一の実施の形態では、第一の配線間絶縁膜１０２の膜材料としてプラズマＣＶＤ法によるＳｉＯ２を用いたが、本実施形態では、塗布系の低誘電率材料を用いる。ここで、低誘電率材料とは、比誘電率が３．５以下の材料をいう。
【００３１】
塗布系の低誘電率材料として、ＨＳＱ（ハイドロジェンシルセスキオキサン）、ＭＳＱ（メチルシルセスキオキサン）、またはＭＨＳＱ（メチル化ハイドロジェンシルセスキオキサン）等のポリオルガノシロキサン、ポリアリールエーテル（ＰＡＥ）、ジビニルシロキサン−ビス−ベンゾシクロブテン（ＢＣＢ）、またはＳｉｌｋ（登録商標）等の芳香族含有有機材料を例示することができる。
【００３２】
図５は、こうした低誘電率材料を用いたプロセスの例を示す図である。本実施形態に係る半導体装置の製造方法は、第一の実施の形態と概ね同様であるが、下層銅配線の形成に係る図６（ｂ）の工程に代えて図５の工程を実施する。
【００３３】
本実施形態では、まず、図５（ａ）に示すように、シリコン基板（不図示）上に第一の絶縁膜１００を形成した後、その上部に第一の配線間絶縁膜１３１，１３２を成膜し、次いで第一の配線間絶縁膜１３１，１３２を選択的にエッチングして配線溝を形成する。次いで、不図示のバリアメタル膜を形成した後、配線溝を埋め込むように、めっき法を用いて基板全面に銅膜１３４を形成する。以上により図５（ａ）の状態となる。第一の配線間絶縁膜１３１，１３２は、たとえば、シリコンウエハ上にＭＳＱの塗布液をスピンコート法により塗布し、その後、乾燥することにより成膜することができる。
【００３４】
その後、銅膜１３４をアニールしてグレインを成長させる。このアニール工程で第一の配線間絶縁膜１３１，１３２が加熱されると、図５（ｂ）のように堆積収縮を起こすことがある。この堆積収縮は、配線ピッチの狭い領域で顕著に起こりやすい。図では、第一の配線間絶縁膜１３１の上面に凹部が発生している。このような膜の形態変化が生じた場合、その後の銅膜１３４のＣＭＰ工程では、研磨を余計に行い、上記凹部を解消することが必要となる。この場合、幅広配線部におけるディッシングの程度がより一層顕著となる。
【００３５】
こうした事情から、本発明は、下層配線の配線間絶縁膜として塗布系の低誘電率膜を用いた場合、特に顕著な効果を発揮する。
【００３６】
第三の実施の形態
本実施形態は、デュアルダマシンプロセスに本発明を適用した例である。本実施形態では、第一の実施の形態における図３の工程に代えて図１０の工程を実施する。
【００３７】
図２（ｂ）までの工程は第一の実施の形態と同様である。下層配線上に層間絶縁膜１０８を形成した後、図２（ｂ）のように、ＣＭＰによる平坦化を行う。
【００３８】
つづいて図１０（ａ）に示すように、レジストマスクを用いて層間絶縁膜１０８をドライエッチングし、ビアホールを形成する。つづいて、再度、レジストマスクを形成して層間絶縁膜１０８をドライエッチングし、ビアホール上に配線溝を形成する（図１０（ｂ））。
【００３９】
その後、ビアホールおよび配線溝を埋め込むように、めっき法により銅膜を形成し、ビアホール外部の銅を除去することで、ビアプラグと一体化した上層配線１５０が形成される（図１０（ｃ））。
【００４０】
本実施形態によれば、図２（ｂ）の段階で層間絶縁膜１０８を平坦化しているため、その後のリソグラフィ工程におけるレジスト開口部の位置合わせ精度低下を抑制することができる。
【００４１】
また、下層配線１０５上にビアプラグと一体化した上層配線１５０を安定的に形成することができる。
【００４２】
以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、様々な変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００４３】
上記実施の形態における材料については、適宜、他のものを選択することができる。たとえば、配線材料として銅を用いたが、銅と他の金属の合金等とすることもできる。層間絶縁膜や配線間絶縁膜の構成材料は、上記実施の形態で挙げた以外のものを用いることもできる。拡散防止膜等についても同様である。
【００４４】
層間絶縁膜の平坦化は、ＣＭＰでなくエッチバックで行うこともできる。但し、ＣＭＰの方が、高い平坦度を確実に実現することができる。
【００４５】
第三の実施の形態では、いわゆるビアファースト法によるデュアルダマシンプロセスを示したが、トレンチファースト、ミドルファースト等の他の手法を用いてもよい。
【００４６】
【発明の効果】
以上説明したように本発明によれば、太幅配線を有する配線構造の製造において、層間絶縁膜の段差発生により引き起こされる諸問題、たとえば、フォトリソグラフィの精度低下やビアプラグの形成不良等を有効に解決することができる。
【図面の簡単な説明】
【図１】実施の形態に係る製造方法により得られた配線構造の断面図である。
【図２】実施の形態に係る半導体装置の製造方法の工程断面図である。
【図３】実施の形態に係る半導体装置の製造方法の工程断面図である。
【図４】実施の形態に係る半導体装置の製造方法の工程断面図である。
【図５】実施の形態に係る半導体装置の製造方法の工程断面図である。
【図６】下層配線形成方法の工程断面図である。
【図７】従来技術に係る半導体装置の製造方法の工程断面図である。
【図８】従来技術に係る半導体装置の製造方法の工程断面図である。
【図９】従来技術に係る半導体装置の製造方法の工程断面図である。
【図１０】実施の形態に係る半導体装置の製造方法の工程断面図である。
【符号の説明】
１００  第一の絶縁膜
１０２  第一の配線間絶縁膜
１０３  銅膜
１０４  第一の下層配線
１０５  第二の下層配線
１０６  拡散防止膜
１０８  層間絶縁膜
１１０  レジスト
１１２  銅膜
１１４  ビアプラグ
１１６  エッチング阻止膜
１１８  第二の配線間絶縁膜
１２０  レジスト
１２１  銅膜
１２２  上層配線
１３１  低誘電率膜
１３２  低誘電率膜
１３４  銅めっき膜
１４０  幅広配線領域
１４２  不良部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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