【手続補正書】
【提出日】平成22年3月2日(2010.3.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項２
【補正方法】変更
【補正の内容】
【請求項２】
前記プルダウン回路は、各々が前記メモリセルの構成要素であるトランジスタと同様の電気的特性を有する複数の互いに並列に設けられる単位トランジスタをプルダウン素子として含む、請求項１記載の半導体記憶装置。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項５
【補正方法】変更
【補正の内容】
【請求項５】
各前記メモリセルは、絶縁ゲート型電界効果トランジスタを構成要素として含み、
前記Ｎ型ドープポリシリコン抵抗は、前記絶縁ゲート型電界効果トランジスタのチャネル長を規定するゲート長と実質的に同一の配線幅を有する、請求項４記載の半導体記憶装置。
【手続補正３】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項７
【補正方法】変更
【補正の内容】
【請求項７】
前記ゲート制御回路は、各前記メモリセルの構成要素であるトランジスタと同一の電気的特性を有し、前記主電源ノードと前記プルダウン用トランジスタのゲートとの間にソースフォロア態様で接続されるソースフォロアトランジスタを含む、請求項６記載の半導体記憶装置。
【手続補正４】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項９
【補正方法】変更
【補正の内容】
【請求項９】
各前記メモリセルは、絶縁ゲート型電界効果トランジスタを構成要素として含み、
前記Ｎ型ドープポリシリコン抵抗素子は、前記絶縁ゲート型電界効果トランジスタのチャネル長を規定するゲート長と実質的に同一の配線幅を有する、請求項８記載の半導体記憶装置。
【手続補正５】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１１
【補正方法】変更
【補正の内容】
【請求項１１】
各前記メモリセルは、絶縁ゲート型電界効果トランジスタを構成要素として含み、
前記Ｎ型拡散抵抗は、前記メモリセルのトランジスタのチャネル幅を規定するゲート幅
と実質的に同一の幅を有する、請求項１０記載の半導体記憶装置。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００６３
【補正方法】変更
【補正の内容】
【００６３】
（ｉ）メモリセルトランジスタＭＴＲのゲート長Ｌが小さくなる：
この場合、メモリセルトランジスタＭＴＲのしきい値電圧Ｖｔｈｎが低下し、またポリシリコン配線ＩＬの抵抗値が上昇する。したがって、抵抗素子２０の抵抗値Ｒが増大するため、ドライバ電源電圧ＶＤＤＲが低下する（このとき、プルダウントランジスタ２１のしきい値電圧Ｖｔｈｎは低下しており、電流駆動量が増大している）。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０１３７
【補正方法】変更
【補正の内容】
【０１３７】
対応の行ブロックの非選択時（スタンバイ状態を含む）においては、ＭＯＳトランジスタ３８がオン状態、ＭＯＳトランジスタ３６がオフ状態であり、ノード２５上の電圧ＶＧは、Ｌレベル（接地電圧レベル）に維持される。したがって、ＭＯＳトランジスタ３１がオフ状態となる。この非選択状態においては、したがって、抵抗素子２０、プルダウントランジスタ３１および３２において、貫通電流が流れる経路は遮断される。また、抵抗素子２６および２８においても、ＭＯＳトランジスタ３６がオフ状態であり、貫通電流が流れる経路は遮断される。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０１４１
【補正方法】変更
【補正の内容】
【０１４１】
一方、上位デコード信号ＸＬを伝達する上位デコード線４４は、マスク配線４６を介して電源ノード、接地ノードまたは、デコーダ出力線４５のいずれかに結合される。このマスク配線４６において、上位デコード線４４とデコーダ出力線４５の間のマスク配線４６ａは、行ブロック単位で配設される（３２本のワード線ブロック毎に配置される）。これにより、モードに応じて、上位デコード信号ＸＬを、Ｈレベル固定状態、Ｌレベル固定状態または、デコーダからの上位デコード信号ＸＬＦに応じて変化する状態のいずれの状態に設定することができる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】０１４７
【補正方法】変更
【補正の内容】
【０１４７】
（ｉ）ＣＴＬ０＝ＣＴＬ１＝０（＝Ｌレベル）：
この状態においては、ゲート回路ＧＴＫ１−ＧＴＫ３の出力信号はすべてＬレベルであり、単位トランジスタ群ＵＴＧ１−ＵＴＧ３の単位トランジスタＵＴＲはすべてオフ状態である。一方、ゲート回路ＧＴＫ０の出力信号はＨレベルであり、単位トランジスタ群ＵＴＧ０の単位トランジスタＵＴＲがすべてオン状態となる。したがって、この状態においては、ＭＯＳトランジスタ３２は、単位トランジスタ群ＵＴＧ０で構成される。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】０１６４
【補正方法】変更
【補正の内容】
【０１６４】
このゲート電極配線７２ａおよび７２ｄは、Ｘ方向に沿って整列して配置され、また、ゲート電極配線７２ｃおよび７２ｂが、Ｘ方向に沿って整列して配置される。活性領域７０ａおよび７０ｂは、Ｘ方向についての幅がＷ１であり、この領域にアクセストランジスタおよびドライブトランジスタが形成される。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０１６７
【補正方法】変更
【補正の内容】
【０１６７】
Ｎ＋ＰＯ抵抗１配置領域６４においては、このメモリセルＭＣのゲート電極配線７２ａ−７２ｄと同じ線幅、線長およびピッチで、Ｎ＋ドープトポリシリコン配線７５ａ−７５ｅが配置される。このポリシリコン配線７５ａ−７５ｅが、その両側で交互に接続され、このポリシリコン配線は、蛇行形状に形成される。ポリシリコン配線７５ａ−７５ｅは、それぞれ、Ｙ方向に連続的に延在する領域において、コンタクト７７を介して、上層の、シリサイド（コバルトシリサイドまたはニッケルシリサイド）で構成されるメタル配線７６ａ−７６ｆにより交互に接続される。このポリシリコン配線７５ａ−７５ｅを蛇行形状に形成することにより、大きな抵抗値を実現する。このポリシリコン配線７５ａ−７５ｅ上には、シリサイド阻止マスク（シリサイド阻止膜）８５ａが形成される。このシリサイド阻止マスク８５ａにより、メモリセルトランジスタのゲート電極配線のシリサイド工程において、ポリシリコン配線７５ａ−７５ｅに対するシリサイド化が防止される。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０１７１
【補正方法】変更
【補正の内容】
【０１７１】
Ｎ＋拡散抵抗配置領域６８においては、Ｙ方向に連続的に延在して、拡散領域（活性領域）８０が設けられる。この活性領域８０は、メモリセルＭＣの活性領域７０ａおよび７０ｂのＸ方向についての幅Ｗ１と同じ幅を有し、また同じ不純物濃度を有する。この活性領域８０においては、所定領域ごとに、シリサイド阻止マスク８５ｃが設けられ、コンタクト８２を介してシールド絶縁膜を超えて隣接拡散領域と配線８１ａおよび８１ｂにより相互接続される（この拡散領域８０が、Ｙ方向に連続的に延在している場合には、この配線８１ａおよび８１ｂは特に設けられない。シリサイド阻止マスク８５ｃが、Ｙ方向に連続的に延在する）。ここでは、種々のメモリセルのレイアウトに対応するため、フィールド絶縁膜により、拡散領域８０が所定間隔で分離されて形成される状態を一例として示す。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０１７４
【補正方法】変更
【補正の内容】
【０１７４】
図２４は、このＮ＋ドープトポリシリコン配線のシリサイド阻止領域近傍の断面構造を概略的に示す図である。図２４に示すように、ポリシリコン配線９０は、シリサイド阻止領域８５においては、Ｎ＋ドープトポリシリコン９０で形成される。この阻止領域８５外部においては、コバルトまたはニッケルなどの金属が積層された後、シリサイド化が行なわれ、シリサイド層９２が形成される。メモリセルトランジスタのゲート電極は、通常、このシリサイド化されたポリシリコン配線であり、ゲート電極の抵抗を低減するとともに、また、ＭＯＳトランジスタのしきい値電圧を低減する。通常、シリサイドゲート電極としては、多結晶シリコンを堆積して加工した後、コバルトまたはニッケルなどの金属を拡散させ、ゲート絶縁膜界面まで全領域においてシリサイド化の反応をさせる方法が用いられる。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０１７６
【補正方法】変更
【補正の内容】
【０１７６】
また、明確には示さないが、メモリセルトランジスタの活性領域においてもその表面にシリサイド層が形成される。Ｎ＋拡散抵抗配置領域６８においては、この活性領域８０表面にはシリサイド層は形成されない。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】０２５３
【補正方法】変更
【補正の内容】
【０２５３】
そして、Ｌｂ＝ｍ×Ｌａとし、ｌｂ＝ｎ×ｌａとする。プルダウントランジスタ２１のゲート長がｄばらついたとすると、この場合の内部ノード２５上の電圧ＶＧＤは以下の式で表わされる。