【手続補正書】
【提出日】平成22年2月11日(2010.2.11)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体集積回路の作製方法
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の基板上に、第１の素子形成層を形成し、
第２の基板上に、剥離層を介して、半導体素子と、開口部と、を有する第２の素子形成層を形成し、
前記第２の素子形成層を前記第２の基板から分離し、
前記分離した第２の素子形成層を前記第１の素子形成層上に貼り合わせ、
前記開口部に配線を形成することによって、前記第１の素子形成層と前記第２の素子形成層を電気的に接続することを特徴とする半導体集積回路の作製方法。
【請求項２】
第１の基板上に、第１の素子形成層を形成し、
第２の基板上に、剥離層を介して、半導体素子と、前記第２の基板及び前記剥離層を貫通する前記開口部と、を有する第２の素子形成層を形成し、
前記第２の素子形成層を前記第１の素子形成層上に貼り合わせ、
前記開口部に配線を形成することによって、前記第１の素子形成層と前記第２の素子形成層を電気的に接続し、
前記第２の素子形成層を前記第２の基板から分離することを特徴とする半導体集積回路の作製方法。
【請求項３】
請求項１又は請求項２において、
前記第１の素子形成層は、導電性を有する層を含む半導体素子を有し、
前記導電性を有する層は、前記開口部において露出していることを特徴とする半導体集積回路の作製方法。
【請求項４】
請求項１又は請求項２において、
前記開口部の側面に導電層を形成することを特徴とする半導体集積回路の作製方法。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記開口部に導電性を有する材料を滴下することによって、前記配線を形成することを特徴とする半導体集積回路の作製方法。
【請求項６】
請求項１乃至請求項５のいずれか一項において、
前記半導体素子は、トランジスタを有することを特徴とする半導体集積回路の作製方法。
【請求項７】
請求項１乃至請求項６のいずれか一項において、
前記剥離層は、タングステン、モリブデン、タングステンとモリブデンの混合物、タングステンの酸化物、タングステンの窒化物、タングステンの酸化窒化物、タングステンの窒化酸化物、モリブデンの酸化物、モリブデンの窒化物、モリブデンの酸化窒化物、モリブデンの窒化酸化物、タングステンとモリブデンの混合物の酸化物、タングステンとモリブデンの混合物の窒化物、タングステンとモリブデンの混合物の酸化窒化物、タングステンとモリブデンの混合物の窒化酸化物、チタン、タンタル、ニオブ、ニッケル、コバルト、ジルコニウム、亜鉛、ルテニウム、ロジウム、パラジウム、オスミウム、イリジウム、又は珪素のいずれかを含むことを特徴とする半導体集積回路の作製方法。
【請求項８】
第１の基板上に、第１の素子形成層を形成し、
第２の基板上に、第１の剥離層を介して、第１の半導体素子と、第１の開口部と、を有する第２の素子形成層を形成し、
前記第２の素子形成層を前記第２の基板から分離して、前記第１の素子形成層上に貼り合わせ、
前記第１の開口部に第１の配線を形成することによって、前記第１の素子形成層と前記第２の素子形成層を電気的に接続し、
第３の基板上に、第２の剥離層を介して、第２の半導体素子と、第２の開口部と、を有する第３の素子形成層を形成し、
前記第３の素子形成層を前記第３の基板から分離して、前記第２の素子形成層上に貼り合わせ、
前記第２の開口部に第２の配線を形成することによって、前記第１乃至第３の素子形成層を電気的に接続することを特徴とする半導体集積回路の作製方法。
【請求項９】
請求項８において、
前記第１の開口部又は前記第２の開口部に導電性を有する材料を滴下することによって、前記第１の配線又は前記第２の配線を形成することを特徴とする半導体集積回路の作製方法。
【請求項１０】
第１の基板上に、第１の素子形成層を形成し、
第２の基板上に、第１の剥離層を介して、第１の半導体素子と、第１の開口部と、を有する第２の素子形成層を形成し、
前記第２の素子形成層を前記第２の基板から分離して、前記第１の素子形成層上に貼り合わせ、
第３の基板上に、第２の剥離層を介して、第２の半導体素子と、第２の開口部と、を有する第３の素子形成層を形成し、
前記第３の素子形成層を前記第３の基板から分離して、前記第１の開口部と前記第２の開口部が略一致するように、前記第２の素子形成層上に貼り合わせ、
前記第１の開口部及び前記第２の開口部に配線を形成することによって、前記第１乃至第３の素子形成層を電気的に接続することを特徴とする半導体集積回路の作製方法。
【請求項１１】
請求項１０において、
前記第１の開口部及び前記第２の開口部に導電性を有する材料を滴下することによって、前記配線を形成することを特徴とする半導体集積回路の作製方法。
【請求項１２】
請求項８乃至請求項１１のいずれか一項において、
前記第１の素子形成層は、導電性を有する層を含む半導体素子を有し、
前記導電性を有する層は、前記第１の開口部において露出していることを特徴とする半導体集積回路の作製方法。
【請求項１３】
請求項８乃至請求項１１のいずれか一項において、
前記第１の開口部又は前記第２の開口部の側面に導電層を形成することを特徴とする半導体集積回路の作製方法。
【請求項１４】
請求項８乃至請求項１３のいずれか一項において、
前記第１の半導体素子及び前記第２の半導体素子のそれぞれは、トランジスタを有することを特徴とする半導体集積回路の作製方法。
【請求項１５】
請求項８乃至請求項１４のいずれか一項において、
前記第１の剥離層又は前記第２の剥離層は、タングステン、モリブデン、タングステンとモリブデンの混合物、タングステンの酸化物、タングステンの窒化物、タングステンの酸化窒化物、タングステンの窒化酸化物、モリブデンの酸化物、モリブデンの窒化物、モリブデンの酸化窒化物、モリブデンの窒化酸化物、タングステンとモリブデンの混合物の酸化物、タングステンとモリブデンの混合物の窒化物、タングステンとモリブデンの混合物の酸化窒化物、タングステンとモリブデンの混合物の窒化酸化物、チタン、タンタル、ニオブ、ニッケル、コバルト、ジルコニウム、亜鉛、ルテニウム、ロジウム、パラジウム、オスミウム、イリジウム、又は珪素のいずれかを含むことを特徴とする半導体集積回路の作製方法。
【請求項１６】
請求項１乃至請求項１５のいずれか一項において、
前記第１の素子形成層は、前記第１の基板上に形成された剥離層上に形成されており、
前記第１の基板から前記第１の素子形成層を分離した後、前記第２の素子形成層を貼り合わせることを特徴とする半導体集積回路の作製方法。
【請求項１７】
請求項１乃至請求項１６のいずれか一項において、
前記第１の素子形成層は、開口部を有することを特徴とする半導体集積回路の作製方法。
【請求項１８】
請求項５、請求項９、又は請求項１１において、
前記導電性を有する材料は、導電性粒子を有機樹脂に溶解又は分散させた材料であることを特徴とする半導体集積回路の作製方法。
【請求項１９】
請求項１８において、
前記導電性粒子は、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｗ、Ａｌ、Ｔａ、Ｍｏ、Ｃｄ、Ｚｎ、Ｆｅ、Ｔｉ、Ｚｒ、及びＢａのいずれか一つ以上の金属粒子、ハロゲン化銀の微粒子、又はカーボンブラックであることを特徴とする半導体集積回路の作製方法。