【手続補正書】
【提出日】平成22年4月1日(2010.4.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
少なくとも２種類以上の単位データ出力モードに対して単独または兼用で用いられるパッドが定められた複数のパッドと、
メモリバンクのデータを前記メモリバンクの外部に伝送するための複数のデータラインと、
前記複数のデータラインのうち少なくとも１つの制御信号に該当するデータラインのデータを、前記複数のパッドのうち現在設定された単位データ出力モードで用いられるパッドに対応する信号ラインへ出力するデータ出力制御手段と
を含むことを特徴とする半導体記憶装置のデータ出力回路。
【請求項２】
前記複数のデータラインは、所定数のデータラインを含む複数のグループに区分されて、各グループで前記少なくとも２種類以上の単位データ出力モード各々に対して用いられるデータラインの数が定められていることを特徴とする請求項１に記載の半導体記憶装置のデータ出力回路。
【請求項３】
前記データ出力制御手段は、
ロウアドレス（Ｒｏｗ  Ａｄｄｒｅｓｓ）およびリード命令が入力されればイネーブルされる命令認識信号によって前記第１制御信号を生成する第１制御信号生成部と、
前記第１制御信号または第２制御信号に相応するデータラインのデータを選択して、前記複数のパッドのうち現在選択された単位データ出力モードで用いられるパッドに対応する信号ラインへ出力するデータ選択部と
を含むことを特徴とする請求項１又は２に記載の半導体記憶装置のデータ出力回路。
【請求項４】
一回のリード命令によって出力されるデータのビット数が各々３２、１６、８である第１乃至第３単位データ出力モード兼用で用いられる半導体記憶装置において、
前記第１乃至第３単位データ出力モードのうち１つまたは２つ以上に対して用いられるパッドが定められた複数のパッドと、
メモリバンクのデータを前記メモリバンクの外部に伝送するための複数のデータラインと、
前記複数のデータラインにおいて、第１制御信号と第２制御信号のうち少なくとも１つに相応するデータラインのデータを、前記複数のパッドのうち現在設定された単位データ出力モードで用いられるパッドに対応する信号ラインへ出力するデータ出力制御手段と
を含むことを特徴とする半導体記憶装置のデータ出力回路。
【請求項５】
前記複数のデータラインは、少なくとも４個のデータラインを含む複数のグループに区分されて、各グループで前記第１乃至第３単位データ出力モード各々に対して用いられるデータラインの数が定められていることを特徴とする請求項４に記載の半導体記憶装置のデータ出力回路。
【請求項６】
前記データ出力制御手段は、
ロウアドレスおよびリード命令によって、メモリバンク毎に発生した命令認識信号を用いて前記第１制御信号を生成する第１制御信号生成部と、
前記第１制御信号と第２制御信号のうち少なくとも１つに相応するデータラインのデータを選択して、前記複数のパッドのうち現在選択された単位データ出力モードで用いられるパッドに対応する信号ラインへ出力するデータ選択部と
を含むことを特徴とする請求項４又は５に記載の半導体記憶装置のデータ出力回路。
【請求項７】
前記第１制御信号は、リード命令によって活性化したメモリバンクに該当するロウアドレスであることを特徴とする請求項３または６に記載の半導体記憶装置のデータ出力回路。
【請求項８】
前記第２制御信号は、リード命令によって活性化したメモリバンクに該当するコラムアドレスであることを特徴とする請求項３、６又は７のいずれかに記載の半導体記憶装置のデータ出力回路。
【請求項９】
前記第１制御信号生成部は、
各バンク毎にロウアドレスと該当バンクに関連した命令認識信号が入力される複数の第１ナンドゲートと、
前記複数の第１ナンドゲートの出力が入力されて、前記第１制御信号を出力する第２ナンドゲートと
を含むことを特徴とする請求項３、６又は８のいずれかに記載の半導体記憶装置のデータ出力回路。
【請求項１０】
前記データ選択部は、自身に該当する単位データ出力モードが選択されれば、自身と接続された少なくとも１つのデータラインのデータをリード／ライト区分信号、第１制御信号、および第２制御信号のうち少なくとも１つによって選択して、該当単位データ出力モードで用いられるパッドに対応する信号ラインへ出力する複数の選択部を含むことを特徴とする請求項３、６又は９のいずれかに記載の半導体記憶装置のデータ出力回路。
【請求項１１】
前記データ選択部は、
第１単位データ出力モード信号がイネーブルされれば自身と接続されたデータラインのデータを、前記第１単位データ出力モードで用いられるパッドに対応する信号ラインへ出力する第１選択部と、
前記第１単位データ出力モードと第２単位データ出力モードのうち１つがイネーブルされれば自身と接続されたデータラインのうち前記第１制御信号に相応するデータラインのデータを、前記第１および第２単位データ出力モードで用いられるパッドに対応する信号ラインへ出力する第２選択部と、
前記第１単位データ出力モード、第２単位データ出力モード、および第３単位データ出力モードのうち１つがイネーブルされれば自身と接続されたデータラインのうち前記第１制御信号および第２制御信号に相応するデータラインのデータを、前記第１乃至第３単位データ出力モードで用いられるパッドに対応する信号ラインへ出力する第３選択部と
を含むことを特徴とする請求項３、６又は１０のいずれかに記載の半導体記憶装置のデータ出力回路。
【請求項１２】
前記第１選択部は、リード／ライト区分信号がリードを定義するレベルであって、第１単位データ出力モード信号がイネーブルされれば自身と接続されたデータラインのデータを、前記第１単位データ出力モードで用いられるパッドに対応する信号ラインへ出力するように構成されることを特徴とする請求項１１に記載の半導体記憶装置のデータ出力回路。
【請求項１３】
前記第１選択部は、
反転したリード／ライト区分信号と前記第１単位データ出力モード信号が入力されるナンドゲートと、
前記ナンドゲートの出力によって自身と接続されたデータラインのデータを出力するスイッチと
を含むことを特徴とする請求項１１又は１２に記載の半導体記憶装置のデータ出力回路。
【請求項１４】
前記第２選択部は、
前記リード／ライト区分信号がリードを定義するレベルであって、前記第１単位データ出力モード信号がイネーブルされれば自身と接続されたデータラインのデータを、前記第１単位データ出力モードで用いられるパッドに対応する信号ラインへ出力する第１モード選択部と、
前記リード／ライト区分信号がリードを定義するレベルであって、第２単位データ出力モード信号がイネーブルされれば自身と接続された複数のデータラインのうち前記第１制御信号に相応するデータラインのデータを、前記第２単位データ出力モードで用いられるパッドに対応する信号ラインへ出力する第２モード選択部と
を含むことを特徴とする請求項１１又は１３に記載の半導体記憶装置のデータ出力回路。
【請求項１５】
前記第１モード選択部は、
反転したリード／ライト区分信号と前記第１単位データ出力モード信号が入力されるナンドゲートと、
前記ナンドゲートの出力によって自身と接続されたデータラインのデータを出力するスイッチと
を含むことを特徴とする請求項１４に記載の半導体記憶装置のデータ出力回路。
【請求項１６】
前記第２モード選択部は、
反転した第１制御信号、前記リード／ライト区分信号、および前記第２単位データ出力モード信号が入力される第１ナンドゲートと、
前記第１ナンドゲートの出力によって自身と接続されたデータラインのデータを出力する第１スイッチと、
前記第１制御信号、前記リード／ライト区分信号、および前記第２単位データ出力モード信号が入力される第２ナンドゲートと、
前記第２ナンドゲートの出力によって自身と接続されたデータラインのデータを出力する第２スイッチと
を含むことを特徴とする請求項１４又は１５に記載の半導体記憶装置のデータ出力回路。
【請求項１７】
前記第３選択部は、
前記リード／ライト区分信号がリードを定義するレベルであって、前記第１単位データ出力モード信号がイネーブルされれば自身と接続されたデータラインのデータを、前記第１単位データ出力モードで用いられるパッドに対応する信号ラインへ出力する第１モード選択部と、
前記リード／ライト区分信号がリードを定義するレベルであって、前記第２単位データ出力モード信号がイネーブルされれば自身と接続された複数のデータラインのうち前記第１制御信号に相応するデータラインのデータを、前記第２単位データ出力モードで用いられるパッドに対応する信号ラインへ出力する第２モード選択部と、
前記リード／ライト区分信号がリードを定義するレベルであって、第３単位データ出力モード信号がイネーブルされれば自身と接続された複数のデータラインのうち前記第１制御信号および前記第２制御信号に相応するデータラインのデータを、前記第３単位データ出力モードで用いられるパッドに対応する信号ラインへ出力する第３モード選択部と
を含むことを特徴とする請求項１１又は１６に記載の半導体記憶装置のデータ出力回路。
【請求項１８】
前記第１モード選択部は、
反転したリード／ライト区分信号と前記第１単位データ出力モード信号が入力されるナンドゲートと、
前記ナンドゲートの出力によって自身と接続されたデータラインのデータを出力するスイッチと
を含むことを特徴とする請求項１７に記載の半導体記憶装置のデータ出力回路。
【請求項１９】
前記第２モード選択部は、
反転した第１制御信号、前記リード／ライト区分信号、および前記第２単位データ出力モード信号が入力される第１ナンドゲートと、
前記第１ナンドゲートの出力によって自身と接続されたデータラインのデータを出力する第１スイッチと、
前記第１制御信号、前記リード／ライト区分信号、および前記第２単位データ出力モード信号が入力される第２ナンドゲートと、
前記第２ナンドゲートの出力によって自身と接続されたデータラインのデータを出力する第２スイッチと
を含むことを特徴とする請求項１７又は１８に記載の半導体記憶装置のデータ出力回路。
【請求項２０】
前記第３モード選択部は、
前記第１制御信号と前記第２制御信号との論理値の場合の数各々に対して、前記リード／ライト区分信号および前記第３単位データ出力モード信号が共通で入力される複数のナンドゲートと、
前記複数のナンドゲート各々の出力によって自身と接続されたデータラインのデータを出力する複数のスイッチと
を含むことを特徴とする請求項１７又は１９に記載の半導体記憶装置のデータ出力回路。
【請求項２１】
前記第３モード選択部は、
前記第１制御信号と前記第２制御信号との論理積の結果、前記リード／ライト区分信号および前記第３単位データ出力モード信号が入力される第１ナンドゲートと、
前記第１ナンドゲートの出力によって自身と接続されたデータラインのデータを出力する第１スイッチと、
反転した第１制御信号と前記第２制御信号との論理積の結果、前記リード／ライト区分信号および前記第３単位データ出力モード信号が入力される第２ナンドゲートと、
前記第２ナンドゲートの出力によって自身と接続されたデータラインのデータを出力する第２スイッチと、
前記第１制御信号と反転した第２制御信号との論理積の結果、前記リード／ライト区分信号および前記第３単位データ出力モード信号が入力される第３ナンドゲートと、
前記第３ナンドゲートの出力によって自身と接続されたデータラインのデータを出力する第３スイッチと、
反転した第１制御信号と反転した第２制御信号との論理積の結果、前記リード／ライト区分信号および前記第３単位データ出力モード信号が入力される第４ナンドゲートと、
前記第４ナンドゲートの出力によって自身と接続されたデータラインのデータを出力する第４スイッチと
を含むことを特徴とする請求項１７又は２０に記載の半導体記憶装置のデータ出力回路。
【請求項２２】
少なくとも２種類以上の単位データ出力モードに対して単独または兼用で用いられるパッドが定められた複数のパッドと、メモリバンクのデータを前記メモリバンクの外部に伝送するための複数のデータラインを有する半導体記憶装置のデータ出力制御方法であって、
リード命令に該当するメモリバンクからデータを出力させるための少なくとも１つの制御信号を獲得するステップと、
前記獲得された少なくとも１つの制御信号に相応するデータラインを選択するステップと、
前記選択されたデータラインのデータを、前記複数のパッドのうち現在設定された単位データ出力モードで用いられるパッドに対応する信号ラインへ出力するステップと
を含むことを特徴とする半導体記憶装置のデータ出力制御方法。
【請求項２３】
前記少なくとも１つの制御信号は、複数のメモリバンクのうちリード命令によって活性化したメモリバンクに該当するロウアドレスおよびコラムアドレスを含むことを特徴とする請求項２２に記載の半導体記憶装置のデータ出力制御方法。
【請求項２４】
前記リード命令に該当するメモリバンクからデータを出力させるための少なくとも１つの制御信号を獲得するステップは、
メモリバンク毎にロウアドレスとメモリバンク毎にリード命令が入力されればイネーブルされる命令認識信号からなる信号の組のうち、前記命令認識信号がイネーブルされた信号の組のロウアドレスを選択するステップを含むことを特徴とする請求項２２又は２３に記載の半導体記憶装置のデータ出力制御方法。
【請求項２５】
前記獲得された少なくとも１つの制御信号に相応するデータラインを選択するステップは、
前記少なくとも１つの制御信号の場合の数を組み合わせた結果、各々に対して接続された少なくとも１つ以上の互いに異なるデータラインのうち、前記獲得された少なくとも１つの制御信号に相応するデータラインを選択するステップであることを特徴とする請求項２２又は２４に記載の半導体記憶装置のデータ出力制御方法。
【請求項２６】
少なくとも２種類以上の単位データ出力モードに対して単独または兼用で用いられるパッドが定められた複数のパッドと、メモリバンクのデータを前記メモリバンクの外部に伝送するための複数のデータラインを有する半導体記憶装置のデータ出力制御方法であって、
リード命令が入力されたメモリバンクに該当するロウアドレスを検出するステップと、
前記複数のデータラインにおいて、前記ロウアドレスおよびコラムアドレスのうち少なくとも１つに相応するデータラインを選択するステップと、
前記選択されたデータラインのデータを、前記複数のパッドのうち現在設定された単位データ出力モードで用いられるパッドに対応する信号ラインへ出力するステップと
を含む半導体記憶装置のデータ出力制御方法。
【請求項２７】
前記複数のデータラインは、所定数のデータラインを含む複数のグループに区分されて、各グループで前記少なくとも２種類以上の単位データ出力モード各々に対して用いられるデータラインの数が定められていることを特徴とする請求項２２、２５または２６のいずれかに記載の半導体記憶装置のデータ出力制御方法。
【請求項２８】
前記リード命令が入力されたメモリバンクに該当するロウアドレスを検出するステップは、
メモリバンク毎にロウアドレスとメモリバンク毎にリード命令が入力されればイネーブルされる命令認識信号からなる信号の組のうち、前記命令認識信号がイネーブルされた信号の組のロウアドレスを検出するステップであることを特徴とする請求項２６又は２７に記載の半導体記憶装置のデータ出力制御方法。
【請求項２９】
前記複数のデータラインにおいて、前記ロウアドレスおよびコラムアドレスのうち少なくとも１つに相応するデータラインを選択するステップは、
前記ロウアドレスおよびコラムアドレスの場合の数を組み合わせた結果、各々に対して接続された複数の互いに異なるデータラインのうち前記ロウアドレスおよびコラムアドレスに相応するデータラインを選択するステップであることを特徴とする請求項２６又は２８に記載の半導体記憶装置のデータ出力制御方法。