(57)【要約】【課題】消費電力が低減され、テスト時間が短縮されると共に、小型化される半導体記憶装置を提供する。【解決手段】メモリセルアレイ１００と、メモリセルアレイ１００の不良情報を記憶するフェイルメモリ１０８と、特定のメモリセルから出力された値と期待値が異なる場合は、その特定のメモリセルを不良ビットとして検出する比較判定回路１１２と、不良ビットの数が第１の基準数より多ければ、ローラインのアドレスを検出し、第１の基準数より多くなければ、ローラインの不良ビットの不良情報をフェイルメモリに格納する不良ローライン検知回路１１３とを備える。【選択図】      図２
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【特許請求の範囲】
【請求項１】
複数のローラインと、該ローラインに直交する複数のカラムラインとからなるマトリクスの交点に相当する位置に、それぞれメモリセルを配置したメモリセルアレイと、
前記メモリセルアレイの不良情報を記憶するフェイルメモリと、
前記ローラインを順次走査しながら、テストベクタを各メモリセルに入力し、前記ローラインにある特定のメモリセルから出力された値と前記テストベクタの期待値とを比較して、前記特定のメモリセルから出力された値と前記期待値が異なる場合は、当該特定のメモリセルを不良ビットとして検出する比較判定回路と、
前記ローライン上に検出された前記不良ビットの数と２以上の第１の基準数とを比較し、前記不良ビットの数が該第１の基準数より多ければ、前記ローラインのアドレスを検出し、前記第１の基準数より多くなければ、前記ローラインの不良ビットの不良情報を前記フェイルメモリに格納する不良ローライン検知回路
とを備えることを特徴とする半導体記憶装置。
【請求項２】
前記不良ローライン検出回路は、前記ローラインの前記アドレスを記憶することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記カラムラインと置換可能なメモリセルを配置したスペアカラムを更に備え、
前記第１の基準数は、前記スペアカラムの数であることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
複数のローラインに関する不良情報から、前記複数のローラインが構成する特定のカラムライン上に含まれる前記不良ビットの数をカウントする不良ビットカウンタと、
前記特定のカラムライン上の不良ビットの数と予め定めた２以上の第２の基準数とを比較し、前記不良ビットの数が該第２の基準数より多ければ、前記特定のカラムラインのアドレスを検出する不良カラムライン検知回路
とを更に備えることを特徴とする請求項１〜３の何れか１に記載の半導体記憶装置。
【請求項５】
前記ローラインと置換可能なメモリセルを配置したスペアローを更に備え、
前記第２の基準数は、前記スペアローの数であることを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
複数のメモリマクロを備える半導体集積回路であって、
前記複数のメモリマクロのそれぞれが、
複数のローラインと、該ローラインに直交する複数のカラムラインとからなるマトリクスの交点に相当する位置に、それぞれメモリセルを配置したメモリセルアレイと、
前記メモリセルアレイの不良情報を記憶するフェイルメモリと、
前記ローラインを順次走査しながら、テストベクタを各メモリセルに入力し、前記ローラインにある特定のメモリセルから出力された値と前記テストベクタの期待値とを比較して、前記特定のメモリセルから出力された値と前記期待値が異なる場合は、当該特定のメモリセルを不良ビットとして検出する比較判定回路と、
前記ローライン上に検出された前記不良ビットの数と予め定めた２以上の第１の基準数とを比較し、前記不良ビットの数が該第１の基準数より多ければ、前記ローラインのアドレスを検出し、前記第１の基準数より多くなければ、前記ローラインの不良ビットの不良情報を前記フェイルメモリに格納する不良ローライン検知回路
とを備えることを特徴とする半導体記憶装置。
【請求項７】
前記不良ローライン検出回路は、前記ローラインの前記アドレスを記憶することを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記複数のメモリマクロのそれぞれが、
前記カラムラインと置換可能なメモリセルを配置したスペアカラムを更に備え、
前記第１の基準数は、前記スペアカラムの数であることを特徴とする請求項６又は７に記載の半導体記憶装置。
【請求項９】
前記複数のメモリマクロのそれぞれが、
複数のローラインに関する不良情報から、前記複数のローラインが構成する特定のカラムライン上に含まれる前記不良ビットの数をカウントする不良ビットカウンタと、
前記特定のカラムライン上の不良ビットの数と予め定めた２以上の第２の基準数とを比較し、前記不良ビットの数が該第２の基準数より多ければ、前記特定のカラムラインのアドレスを検出する不良カラムライン検知回路
とを更に備えることを特徴とする請求項６〜８の何れか１に記載の半導体記憶装置。
【請求項１０】
前記複数のメモリマクロのそれぞれが、
前記ローラインと置換可能なメモリセルを配置したスペアローを更に備え、
前記第２の基準数は、前記スペアローの数であることを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
前記メモリセルアレイは、前記メモリセルアレイのメモリセルが分割された複数の区分である複数のサブアレイから構成されることを特徴とする請求項１〜１０の何れか１に記載の半導体記憶装置。
【請求項１２】
前記複数のサブアレイに対して、１個の前記フェイルメモリが、共通となるように配分されていることを特徴とする請求項１１に記載の半導体記憶装置。
【請求項１３】
半導体記憶装置を検査するテストシステムであって、
複数のローラインと、該ローラインに直交する複数のカラムラインとからなるマトリクスの交点に相当する位置に、それぞれメモリセルを配置するように前記半導体記憶装置に設けられたメモリセルアレイへテストベクタを出力するパターンジェネレータと、
前記ローラインを順次走査しながら、前記テストベクタを各メモリセルに入力させ、前記ローラインにある特定のメモリセルから出力された値と前記テストベクタの期待値とを前記半導体記憶装置に比較させ、前記特定のメモリセルから出力された値と前記期待値が異なる場合は、当該特定のメモリセルを不良ビットとして前記半導体記憶装置に検出させる比較判定命令回路と、
前記ローライン上に検出された前記不良ビットの数と２以上の第１の基準数とを前記半導体記憶装置に比較させ、前記不良ビットの数が該第１の基準数より多ければ、前記ローラインのアドレスを前記半導体記憶装置に検出させ、前記第１の基準数より多くなければ、前記ローラインの不良ビットの不良情報を前記半導体記憶装置に設けられたフェイルメモリに格納させる不良ローライン検知命令回路と、
前記フェイルメモリが記憶する不良情報を読み出すアドレスフェイルメモリ
とを備えることを特徴とするテストシステム。
【請求項１４】
複数のローラインと、該ローラインに直交する複数のカラムラインとからなるマトリクスの交点に相当する位置に、それぞれメモリセルを配置したメモリセルアレイ内の前記ローラインを順次走査しながら、テストベクタを各メモリセルに入力し、前記ローラインにある特定のメモリセルから出力された値と前記テストベクタの期待値とを比較するステップと、
前記特定のメモリセルから出力された値と前記期待値が異なる場合は、当該特定のメモリセルを不良ビットとして検出するステップと、
前記ローライン上に検出された前記不良ビットの数をカウントするステップと、
前記不良ビットの数と予め定めた２以上の第１の基準数とを比較するステップと、
前記不良ビットの数が前記第１の基準数より多ければ、前記ローラインのアドレスを検出するステップと、
前記不良ビットの数が前記第１の基準数より多くなければ、前記ローラインの不良ビットの不良情報を格納するステップと、
前記不良ローラインのアドレスをシーケンシャルにメモリテスタへ出力するステップ
とを含むことを特徴とするテスト方法。
【請求項１５】
複数のメモリマクロを備える半導体集積回路のテスト方法であって、
前記複数のメモリマクロのそれぞれが、複数のローラインと、該ローラインに直交する複数のカラムラインとからなるマトリクスの交点に相当する位置に、それぞれメモリセルを配置したメモリセルアレイ内の前記ローラインを順次走査しながら、テストベクタを各メモリセルに入力し、前記ローラインにある特定のメモリセルから出力された値と前記テストベクタの期待値とを比較するステップと、
前記複数のメモリマクロのそれぞれが、前記特定のメモリセルから出力された値と前記期待値が異なる場合は、当該特定のメモリセルを不良ビットとして検出するステップと、
前記複数のメモリマクロのそれぞれが、前記ローライン上に検出された前記不良ビットの数をカウントするステップと、
前記複数のメモリマクロのそれぞれが、前記不良ビットの数と予め定めた２以上の第１の基準数とを比較するステップと、
前記複数のメモリマクロのそれぞれが、前記不良ビットの数が前記第１の基準数より多ければ、前記ローラインのアドレスを検出するステップと、
前記複数のメモリマクロのそれぞれが、前記不良ビットの数が前記第１の基準数より多くなければ、前記ローラインの不良ビットの不良情報を格納するステップと、
前記複数のメモリマクロのそれぞれが、前記複数のメモリマクロごとに前記不良ローラインのアドレスをシーケンシャルにメモリテスタへ出力するステップ
とを含むことを特徴とするテスト方法。
【請求項１６】
前記複数のメモリマクロのそれぞれが、複数のローラインに関する不良情報から、前記複数のローラインが構成する特定のカラムライン上に含まれる前記不良ビットの数をカウントするステップと、
前記複数のメモリマクロのそれぞれが、前記特定のカラムライン上の不良ビットの数と予め定めた２以上の第２の基準数とを比較するステップと、
前記複数のメモリマクロのそれぞれが、前記不良ビットの数が前記第２の基準数より多ければ、前記特定のカラムラインのアドレスを検出するステップと、
前記複数のメモリマクロのそれぞれが、前記複数のメモリマクロごとに前記不良カラムラインのアドレスをシーケンシャルにメモリテスタへ出力するステップ
とを更に含むことを特徴とする請求項１５に記載のテスト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置、そのテストシステム及びテスト方法に関する。
【０００２】
【従来の技術】
プロセスの微細化に伴い、ＬＳＩに搭載するメモリは、大容量化しており、且つ動作速度も向上している。一方、メモリの大容量化及び動作速度の向上により、メモリ製造時の歩留まりが低下する恐れがある。そこで、メモリの歩留まり向上のため、一部の不良メモリセルを正常メモリセルへ置換する方法がある。この場合、メモリセルアレイ内の不良メモリセルの位置を示したフェイルビットマップが作成された後、フェイルビットマップが解析された上で、不良メモリセルを含むロー又はカラムが予め設けられた冗長回路と置換される。
【０００３】
更に、キャッシュメモリ等記憶装置の不良箇所の有無を判定する自己診断回路を備える半導体集積回路において、記憶装置の不良箇所の位置を検出する不良位置検出手段と、不良位置検出手段に記憶された不良箇所の位置データを、リニアフィードバックシフトレジスタ（ＬＦＳＲ）等により圧縮し、圧縮された不良位置データを外部装置に出力する手段を備える冗長回路内蔵半導体記憶装置が提案されている（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開平１１−１６３９３号公報
【０００５】
【発明が解決しようとする課題】
しかし、特許文献１に示す発明に係るテスト回路は、不良位置検出手段に記憶された不良箇所の位置データを圧縮し、圧縮された不良位置データを外部装置に出力するのみである。よって、圧縮前に、不良位置検出手段に記憶された不良箇所の位置データは、総ての不良メモリセルの不良箇所の位置データである。従って、不良メモリセルの不良箇所の位置データを記憶するフェイルメモリの容量が大きくなる。この結果、フェイルメモリが占有する面積が大きくなり、半導体記憶装置が小型化されない。そして、消費電力が増大する。又、不良位置データが圧縮されても、総ての不良メモリセルの不良箇所の位置データは膨大であるため、圧縮された不良位置データを外部に出力する時間が長くなる。更に、特許文献１に示す発明は、テスト対象であるメモリ本体を１つの自己診断回路でテストするものであるため、メモリの大容量化に伴い、テスト時間が増大する。
【０００６】
上記問題に鑑み、本発明は、フェイルメモリの容量を小さくすることにより半導体記憶装置を小型化及び低消費電力化し、テスト時間を短縮することが可能な半導体記憶装置、この半導体記憶装置のテストシステム及びそれを用いたテスト方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明の第１の特徴は、複数のローラインと、ローラインに直交する複数のカラムラインとからなるマトリクスの交点に相当する位置に、それぞれメモリセルを配置したメモリセルアレイと、メモリセルアレイの不良情報を記憶するフェイルメモリと、ローラインを順次走査しながら、テストベクタを各メモリセルに入力し、ローラインにある特定のメモリセルから出力された値とテストベクタの期待値とを比較して、特定のメモリセルから出力された値と期待値が異なる場合は、その特定のメモリセルを不良ビットとして検出する比較判定回路と、ローライン上に検出された不良ビットの数と２以上の第１の基準数とを比較し、不良ビットの数が第１の基準数より多ければ、ローラインのアドレスを検出し、第１の基準数より多くなければ、ローラインの不良ビットの不良情報をフェイルメモリに格納する不良ローライン検知回路とを備えることを要旨とする。本発明の第１の特徴によれば、不良ローラインのローラインのローアドレスのみが、フェイルメモリに記憶されるため、総ての不良ビットの不良情報がフェイルメモリに記憶される必要がなくなる。
【０００８】
本発明の第２の特徴は、半導体記憶装置を検査するテストシステムであって、複数のローラインと、ローラインに直交する複数のカラムラインとからなるマトリクスの交点に相当する位置に、それぞれメモリセルを配置するように半導体記憶装置に設けられたメモリセルアレイへテストベクタを出力するパターンジェネレータと、ローラインを順次走査しながら、テストベクタを各メモリセルに入力させ、ローラインにある特定のメモリセルから出力された値とテストベクタの期待値とを半導体記憶装置に比較させ、特定のメモリセルから出力された値と期待値が異なる場合は、その特定のメモリセルを不良ビットとして半導体記憶装置に検出させる比較判定命令回路と、ローライン上に検出された不良ビットの数と２以上の第１の基準数とを半導体記憶装置に比較させ、不良ビットの数が第１の基準数より多ければ、ローラインのアドレスを半導体記憶装置に検出させ、第１の基準数より多くなければ、ローラインの不良ビットの不良情報を半導体記憶装置に設けられたフェイルメモリに格納させる不良ローライン検知命令回路と、フェイルメモリが記憶する不良情報を読み出すアドレスフェイルメモリとを備えることを要旨とする。本発明の第２の特徴によれば、不良ローラインのローラインのローアドレスのみが、フェイルメモリに記憶されるため、総ての不良ビットの不良情報がフェイルメモリに記憶される必要がなくなる。
【０００９】
本発明の第３の特徴は、複数のローラインと、ローラインに直交する複数のカラムラインとからなるマトリクスの交点に相当する位置に、それぞれメモリセルを配置したメモリセルアレイ内のローラインを順次走査しながら、テストベクタを各メモリセルに入力し、ローラインにある特定のメモリセルから出力された値とテストベクタの期待値とを比較するステップと、特定のメモリセルから出力された値と期待値が異なる場合は、その特定のメモリセルを不良ビットとして検出するステップと、ローライン上に検出された不良ビットの数をカウントするステップと、不良ビットの数と予め定めた２以上の第１の基準数とを比較するステップと、不良ビットの数が第１の基準数より多ければ、ローラインのアドレスを検出するステップと、不良ビットの数が第１の基準数より多くなければ、ローラインの不良ビットの不良情報を格納するステップと、不良ローラインのアドレスをシーケンシャルにメモリテスタへ出力するステップとを含むことを要旨とする。本発明の第３の特徴によれば、不良ローラインのローラインのローアドレスのみが格納されるため、総ての不良ビットの不良情報が格納される必要がなくなる。
【００１０】
【発明の実施の形態】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
【００１１】
（第１の実施の形態）
図１に示すように、本発明の第１の実施の形態に係る半導体記憶装置は、メモリテスタ９８に接続されたインターフェイス９９と、インターフェイス９９に接続された複数のメモリマクロ７１ａ、７１ｂ、７１ｃ、７１ｄ・・・・・とを備える。メモリマクロ７１ａは、制御回路８０と、制御回路８０に接続された半導体テスト回路５０と、制御回路８０に接続されたメモリセルアレイ１００と、メモリセルアレイ１００に接続されたスペアロー１０１と、メモリセルアレイ１００に接続されたスペアカラム１０２と、半導体テスト回路５０に接続されたフェイルメモリ１０８とを備える。図示を省略しているが、メモリマクロ７１ｂ、７１ｃ、７１ｄ・・・・・も同様な構造である。
【００１２】
制御回路８０は、図２に示すように、インターフェイス９９に接続されたメモリコントローラ１０３と、メモリコントローラ１０３に接続された第１のローアドレスデコーダ１０４と、メモリコントローラ１０３及び第１のローアドレスデコーダ１０４に接続された第１のワードラインドライバ１０５と、メモリコントローラ１０３及び半導体テスト回路５０に接続されたカラムアドレスデコーダ１０６と、メモリコントローラ１０３及びカラムアドレスデコーダ１０６に接続されたカラムセレクトゲート１０７とを備える。
【００１３】
半導体テスト回路５０は、メモリコントローラ１０３に接続されたフェイルメモリコントローラ１０９と、フェイルメモリコントローラ１０９に接続された第２のローアドレスデコーダ１１０と、フェイルメモリコントローラ１０９及び第２のローアドレスデコーダ１１０に接続された第２のワードラインドライバ１１１と、フェイルメモリコントローラ１０９、フェイルメモリ１０８及びカラムアドレスデコーダ１０６に接続された比較判定回路１１２と、フェイルメモリコントローラ１０９、フェイルメモリ１０８及び比較判定回路１１２に接続された不良ローライン検知回路１１３と、フェイルメモリコントローラ１０９、フェイルメモリ１０８及び比較判定回路１１２に接続された不良ビットカウンタ１１５と、フェイルメモリコントローラ１０９及び不良ビットカウンタ１１５に接続された不良カラムライン検知回路１１４とを更に備える。比較判定回路１１２、不良ローライン検知回路１１３、及び不良ビットカウンタ１１５は、バス配線１０を介してフェイルメモリ１０８に接続している。第２のワードラインドライバ１１１は、バス配線１１を介してフェイルメモリ１０８に接続している。
【００１４】
メモリセルアレイ１００は、複数のローラインと、ローラインに直交する複数のカラムラインとからなるマトリクスの交点に相当する位置に、それぞれメモリセルを配置したものである。スペアロー１０１は、メモリセルアレイ１００のローラインと置換可能なメモリセル列である。スペアカラム１０２は、メモリセルアレイ１００のカラムラインと置換可能なメモリセル列である。メモリコントローラ１０３は、インターフェイス９９を介してメモリテスタ９８から外部信号を与えられて、半導体記憶装置７０内の全体の回路を統合的にシーケンス制御する。又、メモリコントローラ１０３は、半導体記憶装置７０内の全体の回路が出力するデータを、インターフェイス９９を介して図１に示すメモリテスタ９８に出力する。更に、メモリコントローラ１０３は、図１に示すパターンジェネレータ９７により生成されたテストベクタの値をメモリセルアレイ１００に記憶させる。第１のローアドレスデコーダ１０４は、メモリコントローラ１０３により入力された第１のローアドレス信号をデコードする。第１のワードラインドライバ１０５は、メモリコントローラ１０３からの制御信号に従って、第１のローアドレスデコーダ１０４により入力された第１のローアドレスに関するローライン（ワードライン）をメモリセルアレイ１００から選択する。カラムアドレスデコーダ１０６は、メモリコントローラ１０３により入力されたカラムアドレス信号をデコードする。カラムセレクトゲート１０７は、メモリコントローラ１０３からの制御信号に従って、カラムアドレスデコーダ１０６により入力されたカラムアドレスに関するカラムラインをメモリセルアレイ１００から選択する。
【００１５】
フェイルメモリ１０８は不良情報を記憶する。「不良情報」とは、正常に動作しないため交換される必要があるメモリセル、ローライン、及びカラムラインのアドレスをいう。不良情報は、ＬＦＳＲ等により圧縮されて記憶されてもよい。フェイルメモリ１０８は、バス配線１０を介して比較判定回路１１２、不良ローライン検知回路１１３、及び不良ビットカウンタ１１５に不良情報を入力する。
【００１６】
フェイルメモリコントローラ１０９は、第２のローアドレスデコーダ１１０、第２のワードラインドライバ１１１、比較判定回路１１２、不良ローライン検知回路１１３、不良カラムライン検知回路１１４、不良ビットカウンタ１１５、及びフェイルメモリ１０８を統合的にシーケンス制御する。フェイルメモリコントローラ１０９は、フェイルメモリ１０８から不良情報を読み出し、第１のワードラインドライバ１０５により選択されたローラインが、既に不良ローラインとして検出されているか判断する。フェイルメモリコントローラ１０９は、フェイルメモリ１０８から不良情報を読み出し、第１のワードラインドライバ１０５により選択されたローラインにあるメモリセルが、既に不良ビットとして検出されているか判断する。フェイルメモリコントローラ１０９は、フェイルメモリ１０８に記憶されたその不良ローライン及び不良カラムラインに含まれる不良ビットの不良情報を消去する信号を出力する。更に、フェイルメモリコントローラ１０９は、比較判定回路１１２、不良ローライン検知回路１１３、不良カラムライン検知回路１１４が出力するデータを、メモリコントローラ１０３に出力する。第２のローアドレスデコーダ１１０は、フェイルメモリコントローラ１０９により入力された第２のローアドレス信号をデコードする。第２のワードラインドライバ１１１は、フェイルメモリコントローラ１０９からの制御信号に従って、第２のローアドレスデコーダ１１０により入力された第２のローアドレスに関するローラインをバス配線１１を介して選択する。
【００１７】
比較判定回路１１２は、カラムアドレスデコーダ１０６により入力されたローアドレスにあるメモリセルに記憶された値をメモリセルアレイ１００から読み出し、その値とパターンジェネレータ９７が生成したテストベクタの期待値とを比較する。そして、メモリセルアレイ１００から読み出した値と期待値が、異なる場合は、比較判定回路１１２は、フェイルメモリコントローラ１０９の信号により不良情報を、不良ローライン検知回路１１３及び不良ビットカウンタ１１５に出力し、不良ビットとしてフェイルメモリ１０８に記憶させる。「不良ビット」とは、メモリセルアレイ１００を構成するマトリクスの交点（ビット）に位置する特定の１つのメモリセルが不良である場合に、そのメモリセルのことをいう。
【００１８】
不良ローライン検知回路１１３は、同一のローラインに含まれる不良ビットの数をカウントし、不良ローライン検知回路１１３は、カウントされた不良ビットの数と２以上の第１の基準数とを比較する。例えば、不良ローライン検知回路１１３は、スペアカラムの数を第１の基準数とする。不良ビットの数が第１の基準数より多ければ、不良ローライン検知回路１１３は、そのローラインを「不良ローライン」として検出し、不良ローラインのローアドレスをデータとしてフェイルメモリコントローラ１０９へ出力する。例えば図３に示すように、ローライン１中の不良ビット（メモリセル９０ａ、９０ｂ、９０ｃ）の数が３つあるとする。そして、スペアカラムの数が２であるとすると、第１の基準数は２となる。よって、不良ビットの数が第１の基準数より多いので、不良ローライン検知回路１１３は、不良ローラインとしてローライン１のローアドレスをデータとしてフェイルメモリコントローラ１０９へ出力する。
【００１９】
不良ビットカウンタ１１５は、フェイルメモリ１０８から複数のローラインに関する不良情報を読み出し、複数のローラインの対応する位置が構成するカラムラインを検索することにより同一のカラムラインに含まれる不良ビットの数をカウントし、カウント結果を不良カラムライン検知回路１１４へ出力する。不良カラムライン検知回路１１４は、不良ビットカウンタ１１５からカウント結果を読み出し、カラムラインに含まれる不良ビットの数と第２の基準数とを比較する。例えば、不良カラムライン検知回路１１４は、スペアローの数を第２の基準数とする。そして、不良カラムライン検知回路１１４は、同一のカラムライン上の不良ビットの数が第２の基準数より多ければ、不良カラムライン検知回路１１４は、カラムラインを「不良カラムライン」として検出し、不良カラムラインのカラムアドレスをデータとしてフェイルメモリコントローラ１０９へ出力する。例えば図３に示すように、３本のローライン２、３、４に共通するカラムライン６に含まれる不良ビット（メモリセル９０ｄ、９０ｅ、９０ｆ）の数が３つあるとする。この場合、不良ビットカウンタ１１５が、カラムライン６上の不良ビットの数は３つであると判断する。そして、スペアローの数が２であるとすると、第２の基準数は２となる。よって、不良ビットの数が第２の基準数より多いので、不良カラムライン検知回路１１４は、「不良カラムライン」としてカラムライン６のカラムアドレスをデータとしてフェイルメモリコントローラ１０９へ出力する。
【００２０】
図１に示すように、本発明の第１の実施の形態に係るテストシステムは、メモリテスタ９８と、上述した半導体記憶装置７０とを備える。メモリテスタ９８は、パターンジェネレータ９７と、アドレスフェイルメモリ９６と、比較判定命令回路９５と、不良ローライン検知命令回路９４を更に備える。
【００２１】
パターンジェネレータ９７は、テストベクタを生成し、生成されたテストベクタを、インターフェイス９９を介して図２に示すメモリコントローラ１０３へ出力する。又、パターンジェネレータ９７は、生成されたテストベクタの期待値を、インターフェイス９９を介して図２に示す比較判定回路１１２へ出力する。アドレスフェイルメモリ９６は、フェイルメモリ１０８に記憶された不良情報を読み出す。比較判定命令回路９５は、メモリセルアレイ１００におけるローラインにある特定のメモリセルから出力された値とテストベクタの期待値とを、図２に示す比較判定回路１１２に比較させ、特定のメモリセルから出力された値と期待値が異なる場合は、その特定のメモリセルを不良ビットとして比較判定回路１１２に検出させる。不良ローライン検知命令回路９４は、メモリセルアレイ１００におけるローライン上に検出された不良ビットの数と２以上の第１の基準数とを、図２に示す不良ローライン検知回路１１３に比較させ、不良ビットの数が第１の基準数より多ければ、ローラインのアドレスを不良ローライン検知回路１１３に検出させ、第１の基準数より多くなければ、ローラインの不良ビットの不良情報をフェイルメモリ１０８に格納させる。
【００２２】
本発明の第１の実施の形態に係るテスト方法を、図４のフロー図を参照して説明する。メモリマクロ７１ａ、７１ｂ、７１ｃ、７１ｄ・・・・・のそれぞれにおいて、並列に以下の方法が行われる。
【００２３】
（イ）先ず、パターンジェネレータ９７が、メモリコントローラ１０３を介してメモリセルアレイ１００にテストベクタを入力する。ステップＳ１９６において、図２に示した第１のワードラインドライバ１０５により、メモリセルアレイ１００中のローラインが選択される。ステップＳ１９７において、フェイルメモリコントローラ１０９は、第１のワードラインドライバ１０５により選択されたローラインが、既に不良ローラインとして検出されているか判断する。ステップＳ１９７において、既に不良ローラインとして検出されている場合は、選択されたローラインは、再度テストされる必要はないため、そのローラインに関するテストは終了する。ステップＳ１９７において、不良ローラインとして検出されていない場合は、ステップＳ１９８へ進む。ステップＳ１９８において、フェイルメモリコントローラ１０９は、第１のワードラインドライバ１０５により選択されたローラインにあるメモリセルが、既に不良ビットとして検出されているか判断する。ステップＳ１９８において、既に不良ビットとして検出されている場合は、メモリセルは、比較判定回路１１２により比較されず、ステップＳ２０１へ進む。ステップＳ１９８において、不良ビットとして検出されていない場合は、ステップＳ１９９へ進む。ステップＳ１９９において、比較判定回路１１２は、選択されたローラインにあるメモリセルに記憶された値をメモリセルアレイ１００から読み出し、メモリセルから出力された値とパターンジェネレータ９７が生成したテストベクタの期待値とを比較する。ステップＳ１９９においてメモリセルアレイ１００の特定のセルから出力された値と期待値が異なる場合は、ステップＳ２００において、比較判定回路１１２は、不良ビットを検出する。そして、ステップＳ２０１において、検出された不良ビットのアドレスが不良情報としてフェイルメモリ１０８に記憶される。
【００２４】
（ロ）ステップＳ２０２において、不良ローライン検知回路１１３は、フェイルメモリ１０８から不良情報を読み出す。ステップＳ２０３において、不良ローライン検知回路１１３は、その不良情報から、同一のローラインに含まれる不良ビットの数をカウントする。ステップＳ２０４において、不良ローライン検知回路１１３は、スペアカラム１０２の数を第１の基準数とする。ステップＳ２０５において、不良ローライン検知回路１１３は、その不良情報からメモリセルアレイ１００の同一のローラインに含まれる不良ビットの数と第１の基準数とを比較する。そして、ステップＳ２０５において、不良ビットの数が第１の基準数より多いと判断された場合は、ステップＳ２０７において、不良ローライン検知回路１１３は、「不良ローライン」を検出し、そのローアドレスを不良情報としてフェイルメモリ１０８及びフェイルメモリコントローラ１０９へ出力する。その後、ステップＳ２０８に進み、フェイルメモリコントローラ１０９は、フェイルメモリ１０８に記憶されたそのローラインに含まれる不良ビットの不良情報を消去する。
【００２５】
（ハ）ステップＳ２０５において、不良ビットの数が第１の基準数より多くないと判断された場合は、ステップＳ２０９において、不良ビットカウンタ１１５は、フェイルメモリ１０８から複数のローラインの不良情報を読み出し、同一のカラムラインに含まれる不良ビットの数をカウントし、ステップＳ２１０に進む。
【００２６】
（ニ）ステップＳ２１０において、不良カラムライン検知回路１１４は、スペアローの数を第２の基準数とする。ステップＳ２１１において、不良カラムライン検知回路１１４は、不良ビットカウンタ１１５からカウント結果を読み出し、同一カラムラインに含まれる不良ビットの数と第２の基準数とを比較する。そして、同一のカラムラインに含まれる不良ビットの数が第２の基準数より多ければ、ステップＳ２１２において、不良カラムライン検知回路１１４は、「不良カラムライン」を検出し、そのカラムアドレスを不良情報としてフェイルメモリ１０８及びフェイルメモリコントローラ１０９へ出力する。その後、ステップＳ２１３に進み、フェイルメモリコントローラ１０９は、フェイルメモリ１０８に記憶されたそのカラムラインに含まれる不良ビットの不良情報を消去する。
【００２７】
（ホ）ステップＳ２１１において、不良ビットの数が第２の基準数より多くないと判断された場合は、ステップＳ２１４に進み、フェイルメモリ１０８の不良情報は、「不良ビット」としてフェイルメモリ１０８にそのまま記憶される。
【００２８】
（ヘ）最後に、ステップＳ２１５において、ステップＳ２０７、Ｓ２１２、Ｓ２１４においてフェイルメモリ１０８に記憶された不良情報がアドレスフェイルメモリ９６へ出力される。各メモリマクロ７１ａ、７１ｂ、７１ｃ、７１ｄ・・・・・は、メモリマクロ７１ａ、７１ｂ、７１ｃ、７１ｄ・・・・・のそれぞれのフェイルメモリに記憶された不良情報をシーケンシャルにアドレスフェイルメモリ９６へ出力する。
【００２９】
本発明の第１の実施の形態に係る半導体記憶装置、テストシステム及びテスト方法によれば、不良ローラインのローラインのローアドレスのみが、フェイルメモリ１０８に記憶され、不良ローラインと判断されたローラインに含まれる不良ビットの不良情報が消去されるため、総ての不良ビットの不良情報がフェイルメモリ１０８に記憶される必要がなくなる。又、不良カラムラインのカラムラインのカラムアドレスのみが、フェイルメモリ１０８に記憶され、不良カラムラインと判断されたカラムラインに含まれる不良ビットの不良情報が消去されるため、不良カラムラインのカラムライン内の総ての不良ビットの不良情報がフェイルメモリ１０８に記憶される必要がなくなる。この結果、フェイルメモリ１０８の容量が小さくなり、半導体記憶装置７０が小型化され、消費電力が低減される。又、テスト結果のデータを外部に出力する時間が短くなり、テスト時間が短縮される。
【００３０】
更に、本発明の第１の実施の形態に係る半導体記憶装置、テストシステム及びテスト方法によれば、半導体記憶装置７０は、メモリマクロ７１ａ、ｂ、ｃ・・・・・ごとに並列に複数の半導体テスト回路５０でテストされる。そして、各メモリマクロ７１ａ、ｂ、ｃ・・・・・において、半導体テスト回路５０は、メモリセルアレイ１００の不良ビット、不良ローライン、不良カラムラインを検出し、これらのアドレスを不良情報として出力する。不良情報は、各メモリマクロ７１ａ、ｂ、ｃ・・・・・から、インターフェイス９９を介してシーケンシャルにメモリテスタ９８へ出力される。この結果、１つの半導体テスト回路によりテストされるメモリセルの数が少なくなり、テスト時間が短縮される。具体的には、メモリセルアレイ１００をＮ個のメモリマクロ７１ａ、ｂ、ｃ・・・・・に分割し、Ｎ個の半導体テスト回路５０の各々が、各々のメモリマクロをテストする場合、テスト時間は、半導体記憶装置全体を１つの半導体テスト回路５０でテストする場合に比べ１／Ｎに短縮される。
【００３１】
本発明の第１の実施の形態に係る半導体記憶装置及びテストシステムでは、不良ローライン検知回路１１３は、フェイルメモリ１０８から不良情報を読み出す。しかし、不良ローライン検知回路１１３は、比較判定回路１１２から不良情報を読み出してもよい。本発明の第１の実施の形態に係る半導体記憶装置及びテストシステムでは、不良ローライン検知回路１１３は、スペアカラムの数を第１の基準数とする。しかし、不良ローライン検知回路１１３は、スペアカラムの数以下である所定の２以上の数を第１の基準数としてもよい。
【００３２】
本発明の第１の実施の形態に係る半導体記憶装置及びテストシステムでは、不良カラムライン検知回路１１４は、フェイルメモリ１０８から不良情報を読み出す。しかし、不良カラムライン検知回路１１４は、比較判定回路１１２から不良情報を読み出してもよい。本発明の第１の実施の形態に係る半導体記憶装置及びテストシステムでは、不良カラムライン検知回路１１４は、スペアローの数を第２の基準数とする。しかし、不良カラムライン検知回路１１４は、スペアカラムの数以下である２以上の所定の数を第２の基準数としてもよい。
【００３３】
（その他の実施の形態）
図１に示した第１の実施の形態の半導体記憶装置の構成において、図６に示すように、メモリセルアレイ１００の一部をフェイルメモリ１０８ａとして用いてもよい。即ち、図５に示すように、メモリマクロ７１ａは、制御回路８０と、制御回路８０に接続された半導体テスト回路５０と、制御回路８０に接続されたメモリセルアレイ１００と、メモリセルアレイ１００に接続されたスペアロー１０１と、メモリセルアレイ１００に接続されたスペアカラム１０２とを備える。そして図６に示すように、メモリセルアレイ１００は、第１のワードラインドライバ１０５及びカラムセレクトゲート１０７に接続されたサブアレイ１００ａ、ｂ、ｃ・・・・・と、バス配線１０を介して、図５に示す比較判定回路１１２、不良ローライン検知回路１１３、及び不良ビットカウンタ１１５に接続され、バス配線１１を介して、図５に示す第２のワードラインドライバ１１１に接続されるフェイルメモリ１０８ａとを更に備える。図示を省略しているが、メモリマクロ７１ｂ、７１ｃ、７１ｄ・・・・・も同様な構造である。
【００３４】
サブアレイ１００ａ、ｂ、ｃ・・・・・は、複数のローラインと複数のカラムラインとからなるマトリクスの交点に相当する位置に、それぞれメモリセルが配置されている。第１のワードラインドライバ１０５は、図５に示すメモリコントローラ１０３からの制御信号に従って、図５に示す第１のローアドレスデコーダ１０４により入力された第１のローアドレスに関するローラインをサブアレイ１００ａ、ｂ、ｃ・・・・・から選択する。カラムセレクトゲート１０７は、図５に示すメモリコントローラ１０３からの制御信号に従って、図５に示すカラムアドレスデコーダ１０６により入力されたカラムアドレスに関するカラムラインをサブアレイ１００ａ、ｂ、ｃ・・・・・から選択する。フェイルメモリ１０８ａは不良情報を記憶する。フェイルメモリ１０８ａは、バス配線１０を介して比較判定回路１１２、不良ローライン検知回路１１３、及び不良ビットカウンタ１１５に不良情報を入力する。
【００３５】
各サブアレイ１００ａ、ｂ、ｃ・・・・・に共通なフェイルメモリ１０８ａを設けることで、半導体記憶装置が小型化され効率化される。
【００３６】
【発明の効果】
本発明に係る半導体記憶装置、テストシステム及びテスト方法によれば、半導体記憶装置内でフェイルメモリが占有する面積が小さくなるため、半導体記憶装置が小型化されると共に、消費電力が低減される。又、テスト結果のデータを外部に出力する時間が短くなり、テスト時間が短縮される。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体記憶装置の構成の一例を示すブロック図である。
【図２】本発明の第１の実施の形態に係る半導体記憶装置を構成するメモリマクロの構成の一例を示すブロック図である。
【図３】メモリセルアレイ内の不良ビットを表す概略図である。
【図４】本発明の第１の実施の形態に係るテスト方法の一例を示すフロー図である。
【図５】本発明のその他の実施の形態に係る半導体記憶装置を構成するメモリマクロの構成の一例を示すブロック図である。
【図６】本発明のその他の実施の形態に係る半導体記憶装置を構成するメモリセルアレイの構成の一例を示すブロック図である。
【符号の説明】
１０、１１  バス配線
５０  半導体テスト回路
７０  半導体記憶装置
７１ａ、７１ｂ、７１ｃ、７１ｄ・・・・・  メモリマクロ
８０  制御回路
９７  パターンジェネレータ
９８  メモリテスタ
９９  インターフェイス
１００  メモリセルアレイ
１００ａ、ｂ、ｃ・・・・・  サブアレイ
１０１  スペアロー
１０２  スペアカラム
１０３  メモリコントローラ
１０４  第１のローアドレスデコーダ
１０５  第１のワードラインドライバ
１０６  カラムアドレスデコーダ
１０７  カラムセレクトゲート
１０８、１０８ａ  フェイルメモリ
１０９  フェイルメモリコントローラ
１１０  第２のローアドレスデコーダ
１１１  第２のワードラインドライバ
１１２  比較判定回路
１１３  不良ローライン検知回路
１１４  不良カラムライン検知回路
１１５  不良ビットカウンタ
【図１】
2005011464.tif 000003
【図２】
2005011464.tif 000004
【図３】
2005011464.tif 000005
【図４】
2005011464.tif 000006
【図５】
2005011464.tif 000007
【図６】
2005011464.tif 000008
【手続補正書】
【提出日】平成16年1月7日(2004.1.7)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のローラインと、該ローラインに直交する複数のカラムラインとからなるマトリクスの交点に相当する位置に、それぞれメモリセルを配置したメモリセルアレイと、
前記メモリセルアレイの不良情報を記憶するフェイルメモリと、
前記ローラインを順次走査しながら、テストベクタを各メモリセルに入力し、前記ローラインにある特定のメモリセルから出力された値と前記テストベクタの期待値とを比較して、前記特定のメモリセルから出力された値と前記期待値が異なる場合は、当該特定のメモリセルを不良ビットとして検出する比較判定回路と、
前記ローライン上に検出された前記不良ビットの数と２以上の第１の基準数とを比較し、前記不良ビットの数が該第１の基準数より多ければ、前記ローラインのアドレスを検出し、前記第１の基準数より多くなければ、前記ローラインの不良ビットの不良情報を前記フェイルメモリに格納する不良ローライン検知回路
とを備えることを特徴とする半導体記憶装置。
【請求項２】
複数のローラインに関する不良情報から、前記複数のローラインが構成する特定のカラムライン上に含まれる前記不良ビットの数をカウントする不良ビットカウンタと、
前記特定のカラムライン上の不良ビットの数と予め定めた２以上の第２の基準数とを比較し、前記不良ビットの数が該第２の基準数より多ければ、前記特定のカラムラインのアドレスを検出する不良カラムライン検知回路
とを更に備えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
半導体記憶装置を検査するテストシステムであって、
複数のローラインと、該ローラインに直交する複数のカラムラインとからなるマトリクスの交点に相当する位置に、それぞれメモリセルを配置するように前記半導体記憶装置に設けられたメモリセルアレイへテストベクタを出力するパターンジェネレータと、
前記ローラインを順次走査しながら、前記テストベクタを各メモリセルに入力させ、前記ローラインにある特定のメモリセルから出力された値と前記テストベクタの期待値とを前記半導体記憶装置に比較させ、前記特定のメモリセルから出力された値と前記期待値が異なる場合は、当該特定のメモリセルを不良ビットとして前記半導体記憶装置に検出させる比較判定命令回路と、
前記ローライン上に検出された前記不良ビットの数と２以上の第１の基準数とを前記半導体記憶装置に比較させ、前記不良ビットの数が該第１の基準数より多ければ、前記ローラインのアドレスを前記半導体記憶装置に検出させ、前記第１の基準数より多くなければ、前記ローラインの不良ビットの不良情報を前記半導体記憶装置に設けられたフェイルメモリに格納させる不良ローライン検知命令回路と、
前記フェイルメモリが記憶する不良情報を読み出すアドレスフェイルメモリ
とを備えることを特徴とするテストシステム。
【請求項４】
複数のメモリマクロを備える半導体集積回路のテスト方法であって、
前記複数のメモリマクロのそれぞれが、複数のローラインと、該ローラインに直交する複数のカラムラインとからなるマトリクスの交点に相当する位置に、それぞれメモリセルを配置したメモリセルアレイ内の前記ローラインを順次走査しながら、テストベクタを各メモリセルに入力し、前記ローラインにある特定のメモリセルから出力された値と前記テストベクタの期待値とを比較するステップと、
前記複数のメモリマクロのそれぞれが、前記特定のメモリセルから出力された値と前記期待値が異なる場合は、当該特定のメモリセルを不良ビットとして検出するステップと、
前記複数のメモリマクロのそれぞれが、前記ローライン上に検出された前記不良ビットの数をカウントするステップと、
前記複数のメモリマクロのそれぞれが、前記不良ビットの数と予め定めた２以上の第１の基準数とを比較するステップと、
前記複数のメモリマクロのそれぞれが、前記不良ビットの数が前記第１の基準数より多ければ、前記ローラインのアドレスを検出するステップと、
前記複数のメモリマクロのそれぞれが、前記不良ビットの数が前記第１の基準数より多くなければ、前記ローラインの不良ビットの不良情報を格納するステップと、
前記複数のメモリマクロのそれぞれが、前記複数のメモリマクロごとに前記不良ローラインのアドレスをシーケンシャルにメモリテスタへ出力するステップ
とを含むことを特徴とするテスト方法。
【請求項５】
前記複数のメモリマクロのそれぞれが、複数のローラインに関する不良情報から、前記複数のローラインが構成する特定のカラムライン上に含まれる前記不良ビットの数をカウントするステップと、
前記複数のメモリマクロのそれぞれが、前記特定のカラムライン上の不良ビットの数と予め定めた２以上の第２の基準数とを比較するステップと、
前記複数のメモリマクロのそれぞれが、前記不良ビットの数が前記第２の基準数より多ければ、前記特定のカラムラインのアドレスを検出するステップと、
前記複数のメモリマクロのそれぞれが、前記複数のメモリマクロごとに前記不良カラムラインのアドレスをシーケンシャルにメモリテスタへ出力するステップ
とを更に含むことを特徴とする請求項４に記載のテスト方法。