【手続補正書】
【提出日】平成22年2月18日(2010.2.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板内に形成された素子分離領域と、
前記素子分離領域に囲まれた前記半導体基板からなり、トレンチ部を有する活性領域と、
前記活性領域上に形成されたゲート電極と、前記ゲート電極の側面上であって、平面的に見て前記ゲート電極と前記トレンチ部との間に形成された第１のサイドウォールと、前記トレンチ部内に充填され、前記活性領域におけるチャネル領域に対して応力を生じさせる第１導電型のシリコン混晶層とを有する第１導電型のＭＩＳトランジスタと、
前記トレンチ部と前記素子分離領域との間に設けられ、前記半導体基板からなる基板領域と、
前記基板領域に形成された第１導電型の不純物領域と、
前記ゲート電極上に形成された金属シリサイド層とを備え、
前記基板領域上には、マスク部が形成されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記マスク部は、前記素子分離領域上に形成されたダミーゲート電極と、前記ダミーゲート電極の側面上に形成された第２のサイドウォールとを有し、
前記基板領域上は前記第２のサイドウォールで覆われていることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記素子分離領域は、ゲート長方向の一方に形成された第１の素子分離領域と、ゲート長方向の他方に形成された前記第１の素子分離領域よりも分離幅の広い第２の素子分離領域とを有し、
前記ダミーゲート電極は、前記第１の素子分離領域上に形成され、前記ゲート電極のゲート長よりも大きいゲート長を有する第１のダミーゲート電極と、前記第２の素子分離領域上に形成され、前記ゲート電極のゲート長と同一のゲート長を有する第２のダミーゲート電極とを有していることを特徴とする半導体装置。
【請求項４】
請求項２又は３に記載の半導体装置において、
前記第１のサイドウォールは、断面形状がＬ字状の第１絶縁膜からなる第１の内側サイドウォールと、前記第１の内側サイドウォール上に形成された第２絶縁膜からなる第１の外側サイドウォールとで構成されており、
前記第２のサイドウォールは、断面形状がＬ字状の前記第１絶縁膜からなる第２の内側サイドウォールと、前記第２の内側サイドウォール上に形成された前記第２絶縁膜からなる第２の外側サイドウォールとで構成されていることを特徴とする半導体装置。
【請求項５】
請求項２又は３に記載の半導体装置において、
前記第１のサイドウォールは、断面形状がＬ字状の第１絶縁膜からなる第１の内側サイドウォールと、前記第１の内側サイドウォール上に形成された第２絶縁膜からなる第１の外側サイドウォールとで構成されており、
前記第２のサイドウォールは、断面形状がＬ字状の前記第１絶縁膜からなる第２の内側サイドウォールのみで構成されていることを特徴とする半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記マスク部は、前記素子分離領域及び前記基板領域上に形成された保護膜からなることを特徴とする半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記第１のサイドウォールは、断面形状がＬ字状の第１絶縁膜からなる第１の内側サイドウォールと、前記第１の内側サイドウォール上に形成された第２絶縁膜からなる第１の外側サイドウォールとで構成されており、
前記マスク部は、前記基板領域上に形成された前記第１絶縁膜と、前記第１絶縁膜上に形成された前記第２絶縁膜とで構成されていることを特徴とする半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記素子分離領域は、上面が前記基板領域の上面よりも高く形成されており、
前記マスク部は、前記素子分離領域の側面上に形成された第３のサイドウォールからなることを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記第１のサイドウォールは、断面形状がＬ字状の第１絶縁膜からなる第１の内側サイドウォールと、前記第１の内側サイドウォール上に形成された第２絶縁膜からなる第１の外側サイドウォールとで構成されており、
前記第３のサイドウォールは、断面形状がＬ字状の前記第１絶縁膜からなる第２の内側サイドウォールと、前記第２の内側サイドウォール上に形成された前記第２絶縁膜からなる第２の外側サイドウォールとで構成されていることを特徴とする半導体装置。
【請求項１０】
請求項１〜９のうちいずれか１項に記載の半導体装置において、
前記トレンチ部の内壁全体は、前記半導体基板で構成されていることを特徴とする半導体装置。
【請求項１１】
請求項１〜１０のうちいずれか１項に記載の半導体装置において、
前記シリコン混晶層の上面は、前記ゲート電極直下に位置する前記半導体基板の上面の高さに比べて同等以上の高さを有することを特徴とする半導体装置。
【請求項１２】
請求項１〜１１のうちいずれか１項に記載の半導体装置において、
前記不純物領域の接合深さは、前記シリコン混晶層の底面よりも浅いことを特徴とする半導体装置。
【請求項１３】
請求項１〜１２のうちいずれか１項に記載の半導体装置において、
前記シリコン混晶層の上に前記金属シリサイド層が形成されていることを特徴とする半導体装置。
【請求項１４】
請求項１〜１３のうちいずれか１項に記載の半導体装置において、
前記第１導電型のＭＩＳトランジスタは、ｐ型ＭＩＳトランジスタであり、
前記第１導電型のシリコン混晶層は、ｐ型ＳｉＧｅ層であることを特徴とする半導体装置。
【請求項１５】
半導体基板内に形成された活性領域上に設けられた第１導電型のＭＩＳトランジスタを備えた半導体装置の製造方法であって、
前記半導体基板内に前記活性領域を囲む素子分離領域を形成する工程（ａ）と、
前記工程（ａ）の後、前記活性領域上に、ゲート電極と、前記ゲート電極上に形成された第１の保護絶縁膜と、前記ゲート電極の側面上に形成された第１のサイドウォールとを有するゲート部を形成する工程（ｂ）と、
前記活性領域の端部であって、前記素子分離領域と隣接する基板領域上に、マスク部を形成する工程（ｃ）と、
前記半導体基板のうち、平面的に見て前記ゲート部と前記マスク部との間に位置するトレンチ部形成領域をエッチングしてトレンチ部を形成するとともに、前記トレンチ部と前記素子分離領域との間に前記基板領域を残存させる工程（ｄ）と、
前記トレンチ部内に、前記活性領域におけるチャネル領域に対して応力を生じさせる第１導電型のシリコン混晶層を充填する工程（ｅ）と、
前記工程（ｅ）の後に、前記第１の保護絶縁膜を除去した後、前記ゲート電極上に金属シリサイド層を形成する工程（ｆ）と、
前記工程（ｂ）における前記ゲート電極及び前記第１の保護絶縁膜を形成する工程よりも後で、前記工程（ｆ）よりも前に、前記基板領域に第１導電型の不純物領域を形成する工程（ｇ）とを備え、
前記工程（ｆ）において、前記基板領域上は前記マスク部で覆われていることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５に記載の半導体装置の製造方法において、
前記マスク部は、前記素子分離領域上に形成されたダミーゲート電極と、前記ダミーゲート電極上に形成された第２の保護絶縁膜と、前記ダミーゲート電極の側面上に形成された第２のサイドウォールとを有し、
前記工程（ｃ）は、前記工程（ｂ）と同一工程で行い、
前記工程（ｄ）において、前記基板領域上は前記第２のサイドウォールで覆われていることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１５に記載の半導体装置の製造方法において、
前記工程（ｃ）では、前記工程（ｂ）の後に、前記トレンチ部形成領域を露出させる開口部を有し、且つ、前記基板領域を覆う保護膜からなる前記マスク部を前記半導体基板上に形成することを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１５に記載の半導体装置の製造方法において、
前記工程（ｂ）は、前記活性領域上に前記ゲート電極及び前記第１の保護絶縁膜を形成する工程（ｂ１）と、前記工程（ｂ１）の後に、前記半導体基板上に第１絶縁膜及び第２絶縁膜を順次形成する工程（ｂ２）と、前記第１絶縁膜及び前記第２絶縁膜をエッチングして、前記ゲート電極の側面上に断面形状がＬ字状の前記第１絶縁膜からなる第１の内側サイドウォールと、前記第１の内側サイドウォール上に形成された前記第２絶縁膜からなる第１の外側サイドウォールとで構成された前記第１のサイドウォールを形成する工程（ｂ３）とを有し、
前記工程（ｃ）は、前記工程（ｂ３）と同一工程であり、前記第１絶縁膜及び前記第２絶縁膜をエッチングして、前記基板領域上に形成され、前記第１絶縁膜及び前記第２絶縁膜からなる前記マスク部を形成することを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１５に記載の半導体装置の製造方法において、
前記工程（ａ）では、上面の高さが前記活性領域の上面よりも高い前記素子分離領域を形成し、
前記工程（ｃ）では、前記素子分離領域の側面上に第３のサイドウォールからなる前記マスク部を形成することを特徴とする半導体装置の製造方法。