【手続補正書】
【提出日】平成21年12月9日(2009.12.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のワード線と、複数のビット線と、前記複数のワード線と前記複数のビット線の交点に配置された複数のメモリセルと、前記メモリセルの記憶内容を読み出すためのセンスアンプとを備えた半導体メモリにおいて、
前記複数のビット線から任意のビット線を選択するビット線選択手段と、
前記ビット線選択手段により選択される選択ビット線電流の導通、または非導通を制御するスイッチ手段と、
判定電流を発生する電流発生手段と、
前記選択ビット線電流の値が前記判定電流の値よりも大きい場合に前記選択ビット線電流と前記判定電流との差電流を取り出す手段と、
前記差電流を電圧に変換する電圧変換手段と、
前記電圧変換手段の出力電圧を用いて前記判定電流と前記選択ビット線電流との大小関係を判定する判定手段とを備える、
ことを特徴とする半導体メモリ。
【請求項２】
請求項１において、
前記ビット線選択手段は、
メモリセルのドレインが接続されるビット線を選択する第１のビット線選択手段と、
メモリセルのソースが接続されるビット線を選択する第２のビット線選択手段とを備える、
ことを特徴とする半導体メモリ。
【請求項３】
請求項２において、
前記センスアンプは、前記第２のビット線選択手段の出力に接続される、
ことを特徴とする半導体メモリ。
【請求項４】
請求項１において、
前記電圧変換手段は、差電流が流れ込む抵抗手段を備える、
ことを特徴とする半導体メモリ。
【請求項５】
請求項１において、
前記電圧変換手段は、差電流を積分する手段を備える、
ことを特徴とする半導体メモリ。
【請求項６】
請求項５において、
前記積分手段は、差電流が流れ込む容量を備える、
ことを特徴とする半導体メモリ。
【請求項７】
請求項１において、
前記電流発生手段は、外部端子に印加された電流を基にして判定電流を発生する手段（ａ）を備える、
ことを特徴とする半導体メモリ。
【請求項８】
請求項７において、
前記手段（ａ）は、外部端子に印加された電流を係数倍する手段を備える、
ことを特徴とする半導体メモリ。
【請求項９】
請求項１において、
前記判定手段は、前記電圧変換手段の出力電圧と判定電圧とを比較する比較器を備える、
ことを特徴とする半導体メモリ。
【請求項１０】
複数のワード線と、複数のビット線と、前記複数のワード線と前記複数のビット線の交点に配置された複数のメモリセルと、前記メモリセルの記憶内容を読み出すためのセンスアンプとを備えた半導体メモリにおいて、
前記複数のビット線から任意のビット線を選択するビット線選択手段と、
前記ビット線選択手段により選択される選択ビット線電流の導通、または非導通を制御するスイッチ手段と、
判定電流を発生する電流発生手段と、
前記選択ビット線電流の値が前記判定電流の値よりも大きい場合に前記選択ビット線電流と前記判定電流との差電流を取り出す手段と、
前記差電流を電圧に変換する第１の電圧変換手段と、
前記第１の電圧変換手段の出力を変換する第２電圧変換手段と、
前記第２の電圧変換手段の出力電圧用いて前記判定電流と前記選択ビット線電流との大小関係を判定する判定手段とを備える、
ことを特徴とする半導体メモリ。
【請求項１１】
請求項１０において、
前記判定手段は、前記電圧変換手段の出力電圧と判定電圧とを比較する比較器を備える、
ことを特徴とする半導体メモリ。
【請求項１２】
複数のワード線と、複数のビット線と、前記複数のワード線と前記複数のビット線の交点に配置された複数のメモリセルと、前記メモリセルの記憶内容を読み出すためのセンスアンプとを備えた半導体メモリにおいて、
前記複数のビット線から任意のビット線を選択するビット線選択手段と、
前記ビット線選択手段により選択される選択ビット線電流の導通、または非導通を制御するスイッチ手段と、
判定電流を発生する電流発生手段と、
前記選択ビット線電流の値が前記判定電流の値よりも大きい場合に前記選択ビット線電流と前記判定電流との差電流を取り出す手段と、
前記差電流を電圧に変換する第１の電圧変換手段と、
前記第１の電圧変換手段の出力を変換する第２電圧変換手段と、
前記センスアンプの比較電圧を切り換える切り換え手段と、
前記第２の電圧変換手段の出力電圧を用いて前記判定電流と前記選択ビット線電流との大小関係を判定する判定手段とを備える、
ことを特徴とする半導体メモリ。
【請求項１３】
請求項１０または１２において、
前記ビット線選択手段は、
メモリセルのドレインが接続されるビット線を選択する第１のビット線選択手段と、
メモリセルのソースが接続されるビット線を選択する第２のビット線選択手段とを備える、
ことを特徴とする半導体メモリ。
【請求項１４】
請求項１３において、
前記センスアンプは、前記第２のビット線選択手段の出力に接続される、
ことを特徴とする半導体メモリ。
【請求項１５】
請求項１０または１２において、
前記第１の電圧変換手段は、差電流を第１の容量により積分する手段を備え、
前記第２の電圧変換手段は、第２の容量に蓄えられた電荷を前記第１の容量の電荷と再配分する手段を備える、
ことを特徴とする半導体メモリ。
【請求項１６】
請求項１０または１２において、
前記電流発生手段は、外部端子に印加された電流を基にして判定電流を発生する手段（ａ）を備える、
ことを特徴とする半導体メモリ。
【請求項１７】
請求項１６において、
前記手段（ａ）は、外部端子に印加された電流を係数倍する手段を備える、
ことを特徴とする半導体メモリ。
【請求項１８】
請求項１２において、
前記切り換え手段は、
バイアス印加手段と、
前記バイアス印加手段からのバイアスまたは読み出しリファレンスを選択的に前記センスアンプの比較電圧として与える手段とを備える、
ことを特徴とするビット線リーク電流判定手段を備えた半導体メモリ。
【請求項１９】
半導体メモリのビット線電流を判定する方法であって、
前記半導体メモリは、
複数のワード線と、
複数のビット線と、
前記複数のワード線と前記複数のビット線の交点に配置された複数のメモリセルを備えた仮想接地アレイ構成のメモリセルアレイと、
前記メモリセルのドレインが接続されるビット線を選択する第１のビット線選択手段と、
前記メモリセルのソースが接続されるビット線を選択する第２のビット線選択手段と、
前記第２のビット線選択手段の出力に接続された前記メモリセルの記憶内容を読み出すためのセンスアンプとを備え、
前記方法は、
前記第１のビット線選択手段により前記メモリセルのドレインが接続されるビット線を入力アドレスに応じて選択する第１のビット線選択ステップと、
前記第２のビット線選択手段により前記メモリセルのソースが接続されるビット線を前記入力アドレスに応じて選択する第２のビット線選択ステップと、
前記第２のビット線選択ステップにより選択されるビット線を接地するステップと、
前記第１のビット線選択ステップにより選択されたビット線に流れる電流の大小を判定するステップとを備える、
ことを特徴とする半導体メモリのビット線電流判定方法。
【請求項２０】
請求項１９において、
前記ビット線電流の大小を判定するステップは、
第１の容量および第２の容量を充電するステップと、
ビット線電流を前記第１の容量に蓄えられた電荷から供給している間に判定電流を前記第２の容量に蓄えられた電荷から供給するステップと、
前記第１の容量端電位と前記第２の容量端電位を比較するステップとを備える、
ことを特徴とする半導体メモリのビット線電流判定方法。
【請求項２１】
請求項１９において、
前記ビット線電流の大小を判定するステップは、
第３の容量を判定電流により充電するステップと、
ビット線電流を前記第３の容量から供給するステップと、
前記第３の容量端の電位を判定するステップとを備える、
ことを特徴とする半導体メモリのビット線電流判定方法。
【請求項２２】
複数のワード線と、複数のビット線と、前記複数のワード線と前記複数のビット線の交点に配置された複数のメモリセルを備えた仮想接地アレイ構成のメモリセルアレイとを備えた半導体メモリにおいて、
前記メモリセルのドレインが接続されるビット線を入力アドレスに応じて選択する第１のビット線選択手段と、
前記メモリセルのソースが接続されるビット線を入力アドレスに応じて選択する第２のビット線選択手段と、
前記第２のビット線選択手段の出力に接続された前記メモリセルの記憶内容を読み出すためのセンスアンプと、
前記第２のビット線選択手段により選択されるビット線を接地する手段と、
前記第１のビット線選択手段により選択されたビット線に流れる電流の大小を判定する手段とを備えた、
ことを特徴とする半導体メモリ。
【請求項２３】
請求項２２において、
前記ビット線電流の大小を判定する手段は、
前記第１のビット線選択手段により選択されたビット線と電源電位との電流経路の導通または非導通を切り換える第１のスイッチと、
前記第１のスイッチに接続された第１の容量と、
判定電流発生手段と、
前記判定電流発生手段と電源電位との電流経路の導通または非導通を切り換える第２のスイッチと、
前記第２のスイッチに接続された第２の容量と、
前記第１の容量端電位と前記第２の容量端電位を比較する比較手段とを備える、
ことを特徴とする半導体メモリ。
【請求項２４】
請求項２２において、
前記ビット線電流の大小を判定する手段は、
判定電流発生手段と、
前記判定電流発生が第３のスイッチを介して接続される第３の容量と、
前記第１のビット線選択手段により選択されたビット線の電流供給元を電源電位あるいは前記第３の容量に蓄えられた電荷とするかを切り換える第４のスイッチと、
前記第３の容量端の電位を比較する比較手段とを備える、
ことを特徴とする半導体メモリ。
【請求項２５】
請求項２３または２４において、
前記判定電流発生手段は、外部端子に印加された電流を基にして判定電流を発生する手段（ａ）を備える、
ことを特徴とする半導体メモリ。
【請求項２６】
請求項２５において、
前記手段（ａ）は、外部端子に印加された電流を係数倍する手段を備える、
ことを特徴とする半導体メモリ。
【請求項２７】
請求項２６において、
前記電流を係数倍する手段は、カレントミラーを備える、
ことを特徴とする半導体メモリ。
【請求項２８】
判定電流と被測定電流の大小関係を比較する半導体微少電流判定方法において、
被測定電流の導通、または非導通を制御するステップ（ａ）と、
判定電流を発生するステップ（ｂ）と、
前記被測定電流の値が前記判定電流の値よりも大きい場合に前記被測定電流と判定電流との差電流を取り出すステップ（ｃ）と、
前記差電流を検知して前記被測定電流の値と前記判定電流の値との大小関係を判定するステップ（ｄ）とを備える、
ことを特徴とする半導体微少電流判定方法。
【請求項２９】
請求項２８において、
前記ステップ（ｄ）は、
前記差電流を電圧に変換するステップ（ｄ１）と、
前記ステップ（ｄ１）により変換された電圧を判定電圧と比較するステップ（ｄ２）とを備える、
ことを特徴とする半導体微少電流判定方法。
【請求項３０】
判定電流と被測定電流の大小関係を比較する半導体微少電流判定手段において、
前記被測定電流の導通、または非導通を制御するスイッチ手段と、
判定電流を発生する電流発生手段と、
前記被測定電流の値が前記判定電流の値よりも大きい場合に前記被測定電流と判定電流との差電流を取り出す手段と、
前記差電流を電圧に変換する電圧変換手段と、
前記電圧変換手段の出力電圧を用いて前記判定電流と前記被測定電流の大小関係を判定する判定手段とを備える、
ことを特徴とする半導体微少電流判定手段。
【請求項３１】
判定電流と被測定電流の大小関係を比較する半導体微少電流判定手段において、
第１の電流が流れる第１のノードと第２の電流が流れる第２のノードとの導通または遮断を制御する第１のスイッチ手段と、
前記第２のノードと前記第１のスイッチ手段の接続点に接続された電圧変換手段と、
前記電圧変換手段に接続された比較器とを備える、
ことを特徴とする半導体微少電流判定手段。
【請求項３２】
請求項３０または３１において、
前記電圧変換手段は、差電流が流れ込む抵抗手段を備える、
ことを特徴とする半導体微少電流判定手段。
【請求項３３】
請求項３０または３１において、
前記電圧変換手段は、差電流を積分する手段を備える、
ことを特徴とする半導体微少電流判定手段。
【請求項３４】
請求項３３において、
前記積分手段は、差電流が流れ込む容量を備える、
ことを特徴とする半導体微少電流判定手段。
【請求項３５】
請求項３０において、
前記電流発生手段は、外部端子に印加された電流を基にして判定電流を発生する手段（ａ）を備える、
ことを特徴とする半導体微少電流判定手段。
【請求項３６】
請求項３５において、
前記手段（ａ）は、前記外部端子に印加された電流を係数倍する手段を備える、
ことを特徴とする半導体微少電流判定手段。
【請求項３７】
請求項１，１０，１１，１９または２２において、ビット線電流が前記複数のワード線が全て非選択状態時にビット線に流れるリーク電流である、
ことを特徴とする半導体メモリまたは半導体メモリのビット線電流判定方法。