【手続補正書】
【提出日】平成22年5月17日(2010.5.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のセンサ素子がライン状に並ぶ１つまたは複数のラインセンサにより取得された１ライン分の画素信号を、連続するｐ個（ｐは１以上の整数）の画素信号を前記１ライン分の画素信号からｐ×（ｍ−１）画素おきに抽出して得られるｍ個のライン（ｍは２以上の整数）の画素信号に分割して、前記ｍ個のラインの画素信号を出力する撮像手段と、
前記撮像手段より前記ｍ個のラインに分割して出力された画素信号を格納するメモリと、
前記撮像手段により得られる画像の前記複数のセンサ素子が並ぶ方向に対応したＸ方向の位置を示す、複数ビットからなるＸ位置信号を生成するＸ位置生成手段と、
前記画像の前記Ｘ方向に直交するＹ方向の位置を示す、複数ビットからなるＹ位置信号を生成するＹ位置生成手段と、
前記１ライン分の画素信号が前記ｍ個のラインに分割して格納された前記メモリから、前記複数のセンサ素子が並ぶ方向に対応したＸ方向の位置と前記Ｘ方向に直交するＹ方向の位置により特定される位置の画素信号が読み出されるように、前記Ｘ位置信号のビット配列の一部のビットを上位側に移動させて、前記Ｙ位置信号を前記Ｘ位置信号の上位側に結合することにより、前記メモリから前記画素信号を読み出すためのアクセスアドレス信号を生成するアドレス生成手段と、
前記アドレス生成手段で生成されたアクセスアドレス信号で前記メモリをアクセスして画素信号を取得して画像処理を施す画像処理手段とを備えることを特徴とする画像処理装置。
【請求項２】
前記アドレス生成手段は、
前記Ｘ位置の生成手段で生成された前記Ｘ位置信号の最下位ビット側よりｐ×ｍ−１の数値を表現するのに必要なビット数のビットを抽出し、
抽出されたビットのうちの下位側からｐ−１の数値を表現するのに必要なビット数のビットを除外した残りのビットを前記Ｙ位置信号の最下位側に結合し、
前記除外されたビットをビット抽出後の前記Ｘ位置信号の最下位側に結合することを特徴とする請求項１に記載の画像処理装置。
【請求項３】
前記アドレス生成手段は、前記Ｘ位置信号のビット配列を並べ替えて、前記Ｙ位置信号と結合することにより生成されたアドレスの下位側に、１画素のデータが連続する２つのアクセスアドレスを必要とする場合には値が０の１ビットを結合し、１画素のデータが連続する４つのアクセスアドレスを必要とする場合には値が０の２ビットを結合して、前記アクセスアドレス信号とすることを特徴とする請求項１又は２に記載の画像処理装置。
【請求項４】
前記アドレス生成手段は、前記Ｘ位置信号のビット配列のうち、前記移動の対象となる前記一部のビットに対して、前記一部のビットのビット数で表現可能な範囲の数値の中から選択された整数値を加算する加算手段を有することを特徴とする請求項１乃至３の何れか１項に記載の画像処理装置。
【請求項５】
前記撮像手段は、前記複数のセンサ素子が並ぶライン方向と直交する方向に複数のラインセンサが並列に配置された構成を有し、前記ラインセンサ内の隣接した画素の中心間の距離をｄとした場合に、前記複数のラインセンサ間で画素の位置が前記ライン方向にφ＝ｄ／Ｎずつずれるように配置されていることを特徴とする請求項１に記載の画像処理装置。
【請求項６】
前記メモリは前記センサ素子からの予め定められたライン数分の画素データを格納するバンドメモリであることを特徴とする請求項１乃至５の何れか１項に記載の画像処理装置。
【請求項７】
複数のセンサ素子がライン状方向に並ぶ１つまたは複数のラインセンサにより取得された１ライン分の画素信号を、連続するｐ個（ｐは１以上の整数）の画素信号を前記１ライン分の画素信号からｐ×（ｍ−１）画素おきに抽出して得られるｍ個のライン（ｍは２以上の整数）の画素信号に分割して、前記ｍ個のラインの画素信号を出力する撮像手段から出力された画素信号を処理するための画像処理装置によるメモリのアクセス制御方法であって、
格納手段が、前記撮像手段より前記ｍ個のラインに分割して出力された画素信号をメモリに格納する格納工程と、
Ｘ位置生成手段が、前記撮像手段により得られる画像の前記複数のセンサ素子が並ぶ方向に対応したＸ方向の位置を示す、複数ビットからなるＸ位置信号を生成するＸ位置生成工程と、
Ｙ位置生成手段が、前記画像の前記Ｘ方向に直交するＹ方向の位置を示す、複数ビットからなるＹ位置信号を生成するＹ位置生成工程と、
アドレス生成手段が、前記１ライン分の画素信号が前記ｍ個のラインに分割して格納された前記メモリから、前記複数のセンサ素子が並ぶ方向に対応したＸ方向の位置と前記Ｘ方向に直交するＹ方向の位置により特定される位置の画素信号が読み出されるように、前記Ｘ位置信号のビット配列の一部のビットを上位側に移動させて、前記Ｙ位置信号と結合することにより、前記メモリから前記画素信号を読み出すためのアクセスアドレス信号を生成するアドレス生成工程と、
取得手段が、前記アドレス生成工程で生成されたアクセスアドレス信号で前記メモリをアクセスして画素信号を取得する取得工程とを有することを特徴とするメモリのアクセス制御方法。
【請求項８】
前記アドレス生成工程では、前記アドレス生成手段が、
前記Ｘ位置の生成工程で生成された前記Ｘ位置信号の最下位ビット側よりｐ×ｍ−１の数値を表現するのに必要なビット数のビットを抽出し、
抽出されたビットのうちの下位側からｐ−１の数値を表現するのに必要なビット数のビットを除外した残りのビットを前記Ｙ位置信号の最下位側に結合し、
前記除外されたビットをビット抽出後の前記Ｘ位置信号の最下位側に結合することを特徴とする請求項７に記載のメモリのアクセス制御方法。
【請求項９】
前記アドレス生成工程では、前記アドレス生成手段が、前記Ｘ位置信号のビット配列を並べ替えて、前記Ｙ位置信号と結合することにより生成されたアドレスの下位側に、１画素のデータが連続する２つのアクセスアドレスを必要とする場合には値が０の１ビットを結合し、１画素のデータが連続する４つのアクセスアドレスを必要とする場合には値が０の２ビットを結合して、前記アクセスアドレス信号とすることを特徴とする請求項７又は８に記載のメモリのアクセス制御方法。
【請求項１０】
前記アドレス生成工程では、前記アドレス生成手段が、前記Ｘ位置信号のビット配列のうち、前記移動の対象となる前記一部のビットに対して、前記一部のビットのビット数で表現可能な範囲の数値の中から選択された整数値を加算する加算工程を有することを特徴とする請求項７乃至９の何れか１項に記載のメモリのアクセス制御方法。
【請求項１１】
前記撮像手段は、前記複数のセンサ素子が並ぶライン方向と直交する方向に複数のラインセンサが並列に配置された構成を有し、前記ラインセンサ内の隣接した画素の中心間の距離をｄとした場合に、前記複数のラインセンサ間で画素の位置が前記ライン方向にφ＝ｄ／Ｎずつずれるように配置されていることを特徴とする請求項７に記載のメモリのアクセス制御方法。
【請求項１２】
前記メモリは前記センサ素子からの予め定められたライン数分の画素データを格納するバンドメモリであることを特徴とする請求項７乃至１１の何れか１項に記載のメモリのアクセス制御方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
上記の目的を達成するための、本発明の一態様による画像処理装置は以下の構成を備える。すなわち、
複数のセンサ素子がライン状に並ぶ１つまたは複数のラインセンサにより取得された１ライン分の画素信号を、連続するｐ個（ｐは１以上の整数）の画素信号を前記１ライン分の画素信号からｐ×（ｍ−１）画素おきに抽出して得られるｍ個のライン（ｍは２以上の整数）の画素信号に分割して、前記ｍ個のラインの画素信号を出力する撮像手段と、
前記撮像手段より前記ｍ個のラインに分割して出力された画素信号を格納するメモリと、
前記撮像手段により得られる画像の前記複数のセンサ素子が並ぶ方向に対応したＸ方向の位置を示す、複数ビットからなるＸ位置信号を生成するＸ位置生成手段と、
前記画像の前記Ｘ方向に直交するＹ方向の位置を示す、複数ビットからなるＹ位置信号を生成するＹ位置生成手段と、
前記１ライン分の画素信号が前記ｍ個のラインに分割して格納された前記メモリから、前記複数のセンサ素子が並ぶ方向に対応したＸ方向の位置と前記Ｘ方向に直交するＹ方向の位置により特定される位置の画素信号が読み出されるように、前記Ｘ位置信号のビット配列の一部のビットを上位側に移動させて、前記Ｙ位置信号を前記Ｘ位置信号の上位側に結合することにより、前記メモリから前記画素信号を読み出すためのアクセスアドレス信号を生成するアドレス生成手段と、
前記アドレス生成手段で生成されたアクセスアドレス信号で前記メモリをアクセスして画素信号を取得して画像処理を施す画像処理手段とを備える。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
また、上記の目的を達成するための本発明の他の態様によるメモリのアクセス制御方法は、
複数のセンサ素子がライン状方向に並ぶ１つまたは複数のラインセンサにより取得された１ライン分の画素信号を、連続するｐ個（ｐは１以上の整数）の画素信号を前記１ライン分の画素信号からｐ×（ｍ−１）画素おきに抽出して得られるｍ個のライン（ｍは２以上の整数）の画素信号に分割して、前記ｍ個のラインの画素信号を出力する撮像手段から出力された画素信号を処理するための画像処理装置によるメモリのアクセス制御方法であって、
格納手段が、前記撮像手段より前記ｍ個のラインに分割して出力された画素信号をメモリに格納する格納工程と、
Ｘ位置生成手段が、前記撮像手段により得られる画像の前記複数のセンサ素子が並ぶ方向に対応したＸ方向の位置を示す、複数ビットからなるＸ位置信号を生成するＸ位置生成工程と、
Ｙ位置生成手段が、前記画像の前記Ｘ方向に直交するＹ方向の位置を示す、複数ビットからなるＹ位置信号を生成するＹ位置生成工程と、
アドレス生成手段が、前記１ライン分の画素信号が前記ｍ個のラインに分割して格納された前記メモリから、前記複数のセンサ素子が並ぶ方向に対応したＸ方向の位置と前記Ｘ方向に直交するＹ方向の位置により特定される位置の画素信号が読み出されるように、前記Ｘ位置信号のビット配列の一部のビットを上位側に移動させて、前記Ｙ位置信号と結合することにより、前記メモリから前記画素信号を読み出すためのアクセスアドレス信号を生成するアドレス生成工程と、
取得手段が、前記アドレス生成工程で生成されたアクセスアドレス信号で前記メモリをアクセスして画素信号を取得する取得工程とを有する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正の内容】
【００４５】
従って、本発明を適用可能なＣＣＤセンサ１２４のセンサ構造は前述したものに限られるものではない。例えば、図４Ｂにおいて、センサ出力部４１１にシフトレジスタ４０１，４０２を接続し、センサ出力部４１２にシフトレジスタ４０３，４０４を接続すれば、２ラインの各ラインから１画素ずつが順次に出力されることになる。これを、２分割１画素の形式と称し、この場合、バンドメモリ５４０には図１０の（ｂ）に示すような配置で画素データが格納されることになる。図１０の（ｃ）、（ｄ）はそれぞれ図４Ａ及び図９Ａのセンサ構造を用いた場合の、バンドメモリ５４０における画素データの配置状態を示す。図１０の（ｅ）は、４つのラインから２画素ずつが順次に出力される形態（４分割２画素）による、バンドメモリ５４０における画素データの配置状態を示す（センサ構造の図示は省略する）。図１０の（ａ）はライン分割を行なわない場合のバンドメモリ５４０における画素データの配置状態を示している。