【手続補正書】
【提出日】平成22年2月23日(2010.2.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
シリコン基板の第１の主面側に素子の表面構造を有し、かつ前記シリコン基板の第２の主面側に裏面電極を有する半導体素子を製造するにあたって、
前記裏面電極としてアルミニウムシリコン膜を前記第２の主面に接して形成することを特徴とする半導体素子の製造方法。
【請求項２】
前記アルミニウムシリコン膜の表面にバッファ金属膜を形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記バッファ金属膜の表面に半田接合金属膜を形成し、さらに前記半田接合金属膜の表面に保護金属膜を形成することを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項４】
前記アルミニウムシリコン膜におけるシリコン濃度を０．５ｗｔ％以上にすることを特徴とする請求項１〜３のいずれか一つに記載の半導体素子の製造方法。
【請求項５】
前記アルミニウムシリコン膜の厚さを０．３μｍ以上にすることを特徴とする請求項１〜４のいずれか一つに記載の半導体素子の製造方法。
【請求項６】
前記アルミニウムシリコン膜におけるシリコン濃度を２ｗｔ％以下にすることを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項７】
前記アルミニウムシリコン膜におけるシリコン濃度を１ｗｔ％以下にすることを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項８】
前記アルミニウムシリコン膜の厚さを１．０μｍ以下にすることを特徴とする請求項５〜７のいずれか一つに記載の半導体素子の製造方法。
【請求項９】
前記アルミニウムシリコン膜を形成する前に、前記シリコン基板の厚さを５０μｍ以上２００μｍ以下にすることを特徴とする請求項１〜８のいずれか一つに記載の半導体素子の製造方法。
【請求項１０】
前記バッファ金属膜をチタンまたはモリブデンで形成することを特徴とする請求項１〜９のいずれか一つに記載の半導体素子の製造方法。
【請求項１１】
前記第１の主面と前記第２の主面の間に、前記第１の主面側から順に、第１導電型のドリフト層、第１導電型のバッファ層および第２導電型のコレクタ層を有し、かつ前記コレクタ層が前記アルミニウムシリコン膜に接する構成のフィールドストップ型の絶縁ゲート型バイポーラトランジスタを製造することを特徴とする請求項１〜１０のいずれか一つに記載の半導体素子の製造方法。
【請求項１２】
シリコン基板の第１の主面と第２の主面の間に、前記第１の主面側から順に、第１導電型のドリフト層および第２導電型のコレクタ層を有し、かつ前記コレクタ層を含む第２導電型の半導体領域が前記ドリフト層を囲み、さらに前記コレクタ層に接する裏面電極を備えた逆阻止型の絶縁ゲート型バイポーラトランジスタを構成する半導体素子を製造するにあたって、
前記裏面電極としてアルミニウムまたはアルミニウム合金からなる０．３μｍ以上の厚さの膜を前記コレクタ層に接して形成することを特徴とする半導体素子の製造方法。
【請求項１３】
シリコン基板の第１の主面と第２の主面の間に、前記第１の主面側から順に、第１導電型のドリフト層および第２導電型のコレクタ層を有し、かつ前記コレクタ層を含む第２導電型の半導体領域が前記ドリフト層を囲み、さらに前記コレクタ層に接する裏面電極を備えた逆阻止型の絶縁ゲート型バイポーラトランジスタを構成する半導体素子を製造するにあたって、
前記裏面電極としてシリコンの濃度が２ｗｔ％以上のアルミニウム合金膜を前記コレクタ層に接して形成することを特徴とする半導体素子の製造方法。
【請求項１４】
シリコン基板の第１の主面と第２の主面の間に、前記第１の主面側から順に、第１導電型のドリフト層、第１導電型のバッファ層および第２導電型のコレクタ層を有し、かつ前記コレクタ層に接する裏面電極を備えたフィールドストップ型の絶縁ゲート型バイポーラトランジスタを構成する半導体素子を製造するにあたって、
前記裏面電極としてアルミニウムまたはアルミニウム合金からなる０．３μｍ以上の厚さの膜を前記コレクタ層に接して形成することを特徴とする半導体素子の製造方法。
【請求項１５】
シリコン基板の第１の主面と第２の主面の間に、前記第１の主面側から順に、第１導電型のドリフト層、第１導電型のバッファ層および第２導電型のコレクタ層を有し、かつ前記コレクタ層に接する裏面電極を備えたフィールドストップ型の絶縁ゲート型バイポーラトランジスタを構成する半導体素子を製造するにあたって、
前記裏面電極としてシリコンの濃度が２ｗｔ％以上のアルミニウム合金膜を前記コレクタ層に接して形成することを特徴とする半導体素子の製造方法。
【請求項１６】
シリコン基板の第１の主面側に設けられた表面構造と、
裏面電極として、前記シリコン基板の第２の主面に接して設けられたアルミニウムシリコン膜と、
前記アルミニウムシリコン膜の表面に設けられたバッファ金属膜と、を備え、
前記アルミニウムシリコン膜におけるシリコン濃度は０．５ｗｔ％以上２ｗｔ％以下であり、
前記アルミニウムシリコン膜の厚さは０．３μｍ以上１．０μｍ以下であることを特徴とする半導体素子。
【請求項１７】
前記バッファ金属膜の表面に設けられた半田接合金属膜と、
前記半田接合金属膜の表面に設けられた保護金属膜と、
をさらに備えること特徴とする請求項１６に記載の半導体素子。
【請求項１８】
前記アルミニウムシリコン膜におけるシリコン濃度は１ｗｔ％以下であること特徴とする請求項１６または１７に記載の半導体素子。
【請求項１９】
前記シリコン基板の厚さは５０μｍ以上２００μｍ以下であることを特徴とする請求項１６〜１８のいずれか一つに記載の半導体素子。
【請求項２０】
前記バッファ金属膜は、チタン膜またはモリブデン膜であることを特徴とする請求項１６〜１９のいずれか一つに記載の半導体素子。
【請求項２１】
前記半導体素子は、絶縁ゲート型バイポーラトランジスタであることを特徴とする請求項１６〜２０のいずれか一つに記載の半導体素子。
【請求項２２】
前記半導体素子は、前記シリコン基板の前記第１の主面と前記第２の主面の間に、前記第１の主面側から順に、第１導電型のドリフト層、第１導電型のバッファ層および第２導電型のコレクタ層を有し、かつ前記コレクタ層が前記アルミニウムシリコン膜に接する構成のフィールドストップ型の絶縁ゲート型バイポーラトランジスタであることを特徴とする請求項２１に記載の半導体素子。
【請求項２３】
前記半導体素子は、ダイオードであることを特徴とする請求項１６〜２０のいずれか一つに記載の半導体素子。
【請求項２４】
前記半導体素子は、逆阻止型絶縁ゲート型バイポーラトランジスタであることを特徴とする請求項１６〜２０のいずれか一つに記載の半導体素子。
【請求項２５】
シリコン基板の第１の主面と第２の主面の間に、前記第１の主面側から順に、第１導電型のドリフト層および第２導電型のコレクタ層を有し、かつ前記コレクタ層を含む第２導電型の半導体領域が前記ドリフト層を囲み、さらに前記コレクタ層に接する裏面電極を備えた逆阻止型の絶縁ゲート型バイポーラトランジスタを構成する半導体素子であって、
前記裏面電極として、アルミニウムまたはアルミニウム合金からなる０．３μｍ以上の厚さの膜が前記コレクタ層に接して設けられていることを特徴とする半導体素子。
【請求項２６】
シリコン基板の第１の主面と第２の主面の間に、前記第１の主面側から順に、第１導電型のドリフト層および第２導電型のコレクタ層を有し、かつ前記コレクタ層を含む第２導電型の半導体領域が前記ドリフト層を囲み、さらに前記コレクタ層に接する裏面電極を備えた逆阻止型の絶縁ゲート型バイポーラトランジスタを構成する半導体素子であって、
前記裏面電極として、シリコンの濃度が２ｗｔ％以上のアルミニウム合金膜が前記コレクタ層に接して設けられていることを特徴とする半導体素子。
【請求項２７】
シリコン基板の第１の主面と第２の主面の間に、前記第１の主面側から順に、第１導電型のドリフト層、第１導電型のバッファ層および第２導電型のコレクタ層を有し、かつ前記コレクタ層に接する裏面電極を備えたフィールドストップ型の絶縁ゲート型バイポーラトランジスタを構成する半導体素子であって、
前記裏面電極として、アルミニウムまたはアルミニウム合金からなる０．３μｍ以上の厚さの膜が前記コレクタ層に接して設けられていることを特徴とする半導体素子。
【請求項２８】
シリコン基板の第１の主面と第２の主面の間に、前記第１の主面側から順に、第１導電型のドリフト層、第１導電型のバッファ層および第２導電型のコレクタ層を有し、かつ前記コレクタ層に接する裏面電極を備えたフィールドストップ型の絶縁ゲート型バイポーラトランジスタを構成する半導体素子であって、
前記裏面電極としてシリコンの濃度が２ｗｔ％以上のアルミニウム合金膜が前記コレクタ層に接して設けられていることを特徴とする半導体素子。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体素子の製造方法および半導体素子
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
この発明は、半導体素子の製造方法および半導体素子に関し、特に電力変換装置などに用いられるパワー半導体素子であって、素子の裏面に電極を有する９０〜２００μｍの厚さの半導体素子の製造方法および半導体素子に関する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
上述した課題を解決し、目的を達成するため、この発明にかかる半導体素子は、以下の特徴を有する。シリコン基板の第１の主面側に設けられた素子の表面構造と、シリコン基板の第２の主面に接して設けられた裏面電極となるアルミニウムシリコン膜と、を備える。この半導体素子をＦＳ型ＩＧＢＴとして製造する場合には、まず、シリコン基板の第１の主面側に素子の表面構造を形成する。その後、第２の主面を加工して基板を５０μｍ以上２００μｍ以下の厚さにしてから、第２の主面側にイオン注入等によりバッファ層とコレクタ層を形成する。その後、裏面電極となるアルミニウムシリコン膜をコレクタ層に接して形成する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
この発明にかかる半導体素子を逆阻止型ＩＧＢＴとして製造する場合には、裏面電極として、アルミニウムまたはアルミニウム合金からなる０．３μｍ以上の厚さの膜をコレクタ層に接して形成する。このときのアルミニウム合金膜のシリコン濃度は問わない。あるいは、アルミニウム合金膜が０．３μｍよりも薄い場合、例えば０．１μｍ程度である場合には、シリコンの濃度が２ｗｔ％以上のアルミニウム合金膜をコレクタ層に接して形成することによって、裏面電極を形成してもよい。ＦＳ型ＩＧＢＴの場合も同様である。この発明によれば、漏れ電流不良や逆耐圧不良や逆漏れ電流不良の原因となるアルミニウムスパイクの発生を防ぐことができる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
本発明にかかる半導体素子の製造方法および半導体素子によれば、アルミニウムシリコン等でできた裏面電極の厚さやシリコン濃度を最適化することにより、アルミニウムスパイクの発生を防ぐことができる。従って、素子の裏面に電極を有する９０〜２００μｍの厚さの半導体素子を高い良品率で製造することができるという効果を奏する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
以下に添付図面を参照して、この発明にかかる半導体素子の製造方法および半導体素子の好適な実施の形態を詳細に説明する。本明細書および添付図面において、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正の内容】
【００４５】
以上のように、本発明にかかる半導体素子の製造方法および半導体素子は、デバイス厚の薄い半導体素子を製造するのに有用であり、特に、汎用インバータ、ＡＣサーボ、無停電電源（ＵＰＳ）またはスイッチング電源などの産業分野や、電子レンジ、炊飯器またはストロボなどの民生機器分野に用いられるＩＧＢＴ等の電力用半導体素子の製造に適している。