(57)【要約】【課題】  ＭＯＳトランジスタのボディ領域に蓄積された電荷により生じる複数のメモリセルの保持データの消失を防ぐ。【解決手段】  それぞれが、一方および他方のソース／ドレインと、それらに挟まれるボディと、ゲートとを有するＭＯＳトランジスタを含み、複数行及び複数列に配置された複数のメモリセルと、複数列に配置され、対応した列に配置されるメモリセルのＭＯＳトランジスタの他方のソース／ドレインが接続される複数のビット線と、複数行に配置され、対応した行に配置されるメモリセルのＭＯＳトランジスタのゲートが接続される複数のワード線を備える。ＭＯＳトランジスタは、ＳＯＩ基板における半導体層に形成される。さらに、ＭＯＳトランジスタのボディ領域に蓄積された電荷により生じる複数のメモリセルの保持データの消失を防ぐリフレッシュ動作を実行するリフレッシュ制御回路を備える。【選択図】      図１
2005122892.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが、一方および他方のソース／ドレインと、前記一方および他方のソース／ドレインに挟まれるボディと、ゲートとを有するＭＯＳトランジスタを含み、複数行及び複数列に配置された複数のメモリセルと、
複数列に配置され、対応した列に配置されるメモリセルのＭＯＳトランジスタの他方のソース／ドレインが接続される複数のビット線と、
複数行に配置され、対応した行に配置されるメモリセルのＭＯＳトランジスタのゲートが接続される複数のワード線を備え、
前記ＭＯＳトランジスタは、半導体基板と、前記半導体基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層とを有するＳＯＩ基板における前記半導体層に形成され、さらに、
前記ＭＯＳトランジスタのボディ領域に蓄積された電荷により生じる前記複数のメモリセルの保持データの消失を防ぐリフレッシュ動作を実行するリフレッシュ制御回路を備える半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体記憶装置に係り、特にSOI(Silicon On Insulator) 基板に構成されたDRAM(Dynamic Random Access Memory)（SOI-DRAM）に関するものである。
【背景技術】
【０００２】
パーソナルコンピュータやワークステーションは、データを記憶するためのメモリを有している。メモリの中には大容量でデータの読み出し、書き込み可能なメモリであるDRAM(Dynamic Random Access Memory)があり、パーソナルコンピュータやワークステーションなどでメインメモリとして用いられている。
【０００３】
また、薄膜SOI-MOS トランジスタは高速、低消費電力動作が可能、放射線耐性の向上、短チャネル効果の減少、高温動作が可能、高密度化が可能であるといった特徴から、1GビットDRAM(G=109) 以降の世代でのデバイス構造として期待が高まっている。
【０００４】
図58は例えばF.Morishita et al.,1995 Symposium on VLSI Technology Digest of Technical Papers,pp.141-142に開示された従来のSOI-DRAMのメモリセル部分の簡略化された断面図である。このSOI-DRAMはシリコン酸化物からなる絶縁体層1 と、この絶縁体層1 の上に形成されるシリコン層2 とを有している。また、このSOI-DRAMはシリコン層２に形成される薄膜SOI-MOS トランジスタ3 を有する。この薄膜SOI-MOS トランジスタ3 はn+型領域3aa およびこのn+型領域3aa よりも不純物濃度の低いn-型領域3ab を有するソース／ドレイン3aと、n+型領域3baおよびこのn+型領域3ba よりも不純物濃度の低いn-型領域3bb を有するソース／ドレイン3bと、このソース／ドレイン3aおよび3bで挟まれたボディ3cと、このボディ3c上に形成されるゲート酸化膜3dと、このゲート酸化膜3dを介してボディ3cに対向して設けられたゲート3eと、このゲート3eの側壁に形成されたサイドウォール酸化膜3fとを含む。
【０００５】
このように絶縁体層の上にシリコン層が形成されている基板はSOI 基板と呼ばれ、絶縁体層上の薄いシリコン層に形成されたMOS トランジスタは薄膜SOI-MOSトランジスタと呼ばれる。このSOI-DRAMはさらに薄膜SOI-MOS トランジスタ3のソース／ドレイン3bに接続されるキャパシタ4 を有する。メモリセルは薄膜SOI-MOS トランジスタ3 とキャパシタ4 とを有している。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
以上のように構成されたSOI-DRAMにおいては、メモリセルにデータを保持した状態、つまり薄膜SOI-MOS トランジスタ3 を非導通状態にしてキャパシタ4 にデータに対応した電位VSN を保持している状態で、浮遊状態3cのボディの深部3gに多数キャリアが蓄積してボディ3cの電位を上昇させ、ソース／ドレイン3bからソース／ドレイン3aに流れるサブスレッショルドリーク電流が増大し、最終的にメモリセルに蓄積されたデータの消失が加速されるという問題が生じる。このボディ電位の上昇はトランジスタ3 のソース／ドレイン3a,3b とボディ3cとの間のPN接合の逆バイアスリーク電流に大きく依存し、この接合特性の改善は難しい課題として残されている。
【０００７】
図59は薄膜SOI-MOS トランジスタが形成される活性領域の簡略化された平面図である。ソース／ドレイン3a、3bおよびボディ3cを含む活性領域は素子間分離絶縁膜5 によって囲まれ、図示されていない隣接した活性領域と分離されている。ボディ3cに多数キャリアが蓄積しないように、この図59に示すようにボディ領域3cをＬ字型に曲げてコンタクトホール3ca を介して接地電位または負の電位を与えてボディ3cをフローティングにしないことも考慮してみた。しかし、この電位を与えるための領域が必要とされるため、この領域がたとえ１つの薄膜SOI-MOSトランジスタにとっては小さくても、1G個(G=109) の薄膜SOI-MOS トランジスタを有するDRAM全体では大きなレイアウト面積の増大につながるという問題を発見した。
【０００８】
この発明は以上のような問題点を解決するためになされたものであり、ＭＯＳトランジスタのボディ領域に蓄積された電荷により生じる複数のメモリセルの保持データの消失を防ぐことを目的としている。
【課題を解決するための手段】
【０００９】
この発明に係る半導体記憶装置は、それぞれが、一方および他方のソース／ドレインと、一方および他方のソース／ドレインに挟まれるボディと、ゲートとを有するＭＯＳトランジスタを含み、複数行及び複数列に配置された複数のメモリセルと、複数列に配置され、対応した列に配置されるメモリセルのＭＯＳトランジスタの他方のソース／ドレインが接続される複数のビット線と、複数行に配置され、対応した行に配置されるメモリセルのＭＯＳトランジスタのゲートが接続される複数のワード線を備え、ＭＯＳトランジスタは、半導体基板と、半導体基板上に形成された絶縁層と、絶縁層上に形成された半導体層とを有するＳＯＩ基板における半導体層に形成され、さらに、ＭＯＳトランジスタのボディ領域に蓄積された電荷により生じる複数のメモリセルの保持データの消失を防ぐリフレッシュ動作を実行するリフレッシュ制御回路を備えるものである。
【発明の効果】
【００１０】
以上のようにこの発明はリフレッシュ制御回路を備えることで、ＭＯＳトランジスタのボディ領域に蓄積された電荷により生じる複数のメモリセルの保持データの消失を防ぐことができる。
【発明を実施するための最良の形態】
【００１１】
実施の形態１．
以下、この発明の実施の形態であるDRAM(Dynamic Random Access Memory)について図1 から図20に基づき説明する。まず、図1 を参照してDRAM DM は電源電位ノード10a に与えられる電源電位VCC および接地電位ノード10b に与えられるもう１つの電源電位である接地電位VSS を受けて駆動し、電源電位VCC と接地電位VSS の間の中間電位であるビット線プリチャージ電位VBLP(=(1/2)(VCC+VSS)) を出力するビット線プリチャージ電位発生回路、(1/2)(VCC+VSS)のセルプレート電位VCP を出力するセルプレート電位発生回路、電源電位VCC を昇圧して昇圧電位VPP を出力する昇圧電位発生回路、および接地電位VSS よりも低い電位であるボディリフレッシュ電位VBR を出力するボディリフレッシュ電位発生回路などの内部電位を発生する回路を有する内部電位発生回路群10を備える。
【００１２】
また、DRAM DM は外部から与えられる外部ロウアドレスストローブ信号ext/RAS を受け、内部回路のためのロウアドレスストローブ信号/RASを出力する/RASバッファ20、および外部から与えられる外部コラムアドレスストローブ信号ext/CAS を受け、内部回路のためのコラムアドレスストローブ信号/CASを出力する/CASバッファ30を備える。
【００１３】
さらに、DRAM DM はリフレッシュ制御回路40を備え、このリフレッシュ制御回路40は/RASバッファ20からのロウアドレスストローブ信号/RASおよび/CASバッファ30からのコラムアドレスストローブ信号/CASを受け、ロウアドレスストローブ信号/RASがＨレベルからＬレベルへ変化する前にコラムアドレスストローブ信号/CASがＨレベルからＬレベルに変化するCBR(/CAS Before /RAS) タイミングを検知するとＨレベルとなるCBR 検知信号CBR 、CBR 検知信号CBR が8k(213) 回Ｈレベルに変化するごとにＨレベルに変化するボディリフレッシュ信号BRE 、およびボディリフレッシュ信号BRE がＨレベルに変化したCBR サイクルの次のCBR サイクル以外はCBR 検知信号CBR がCBR タイミングを検知したＨレベルに変化するのに応じてインクリメントされるリフレッシュアドレス信号REFA0-REFA14を出力する。
【００１４】
さらに、DRAM DM は外部から与えられるアドレス信号Ai(i=0,1,・・・,14)、/RASバッファ20からのロウアドレスストローブ信号/RAS、/CASバッファ30からのコラムアドレスストローブ信号/CAS、リフレッシュ制御回路40からのリフレッシュアドレス信号REFAi 、CBR 検知信号CBR およびボディリフレッシュ信号BRE を受け、内部回路のためのロウアドレス信号RAi,/RAi(i=0,1,・・・,14)およびコラムアドレス信号CAi,/CAi(i=0,1,・・・,9) を出力するアドレスバッファ50を備える。
【００１５】
このアドレスバッファ50はCBR 検知信号CBR がCBR タイミングの検知を示さないＬレベルのときは、ロウアドレスストローブ信号/RASがＨレベルからＬレベルに変化するのに応じてロウアドレスとしてラッチしたアドレス信号Aiとリフレッシュ制御回路40からのリフレッシュアドレス信号REFAi のうちアドレス信号Aiを選択して、ロウアドレス信号RAi をアドレス信号Aiと同論理に、ロウアドレス信号/RAiをアドレス信号Aiと逆論理にし、CBR 検知信号CBR がCBR タイミングの検知を示すＨレベルのときは、アドレス信号Aiとリフレッシュアドレス信号REFAi  のうちリフレッシュアドレス信号REFAi を選択して、ロウアドレス信号RAi をリフレッシュアドレス信号REFAi と同論理に、ロウアドレス信号/RAiをリフレッシュアドレス信号REFAi と逆論理にする。
【００１６】
アドレスバッファ50はさらに、ロウアドレスストローブ信号/RASがＬレベルのときにコラムアドレスストローブ信号/CASがＨレベルからＬレベルに変化するのに応じてアドレス信号Aiをコラムアドレスとしてラッチし、コラムアドレス信号CAi をアドレス信号Aiと同論理に、コラムアドレス信号/CAiをアドレス信号Aiと逆論理にする。また、アドレスバッファ50はボディリフレッシュ信号BRE がボディリフレッシュモードを示すＨレベルのときはロウアドレス信号RAi および/RAiを共にディスエーブル状態のＬレベルとし、コラムアドレス信号CAi および/CAiも同様に共にディスエーブル状態のＬレベルとする。
【００１７】
さらにまた、DRAM DM はロウアドレスバッファ50からのロウアドレス信号RAi,/RAiを受け、RA0,/RA0,RA1,/RA1 に応じて１つがＨレベルとなるロウプリデコード信号X0-X3 、RA2,/RA2,RA3,/RA3 に応じて１つがＨレベルとなるロウプリデコード信号X4-X7 、RA4,/RA4,RA5,/RA5 に応じて１つがＨレベルとなるロウプリデコード信号X8-X11、RA6,/RA6,RA7,/RA7 に応じて１つがＨレベルとなるロウプリデコード信号X12-X15 、RA9,/RA9,RA10,/RA10 に応じて１つがＨレベルとなるロウプリデコード信号X16-X19 、RA11,/RA11,RA12,/RA12 に応じて１つがＨレベルとなるロウプリデコード信号X20-X23 、およびRA13,/RA13,RA14,/RA14 に応じて１つがＨレベルとなるロウプリデコード信号X24-X27 を出力するロウプリデコーダ60を備える。
【００１８】
さらに、DRAM DM はメモリアレイ70を備え、メモリアレイ70は複数行および複数列に配置された256M(32k×8k) 個のメモリセルをそれぞれが有する4 つのサブメモリアレイを有し、各サブメモリアレイはそれぞれが2M(256×8k) 個のメモリセルを有する128 個のメモリブロックに分割され、各メモリブロックは複数行に配置され、それぞれが対応した行に配置される8k(8192)個のメモリセルに接続される256 本のワード線と、複数列に配置され、それぞれが対応した列に配置される256 個のメモリセルに接続される8k(8192)のビット線対とを有している。そして、各メモリブロックはそれぞれが1k(1024)のビット線対を有する8 個のサブメモリブロックに分割されている。
【００１９】
さらにまた、DRAM DM はロウデコーダ80を備え、このロウデコーダ80はメモリブロックに対応して512 個のロウデコーダブロックに分割され、各ロウデコーダブロックがロウプリデコーダ60からのロウプリデコード信号X0-X15とロウデコーダブロックに対応したブロック選択信号BSj(j=0,1,・・・,511)の１つを受け、選択されたロウデコーダブロックに対応する256 本のワード線のうちロウプリデコード信号X0-X15に応じた（すなわちロウアドレス信号RA0,/RA0-RA7,/RA7 に応じた）1 本を電源電位VCC よりも高いワード線昇圧レベルにする。
【００２０】
また、DRAM DM はコラムアドレスバッファ50からのコラムアドレス信号CAi,/CAiを受け、CA0,/CA0,CA1,/CA1 に応じて１つがＨレベルとなるコラムプリデコード信号Y0-Y3 、CA2,/CA2,CA3,/CA3 に応じて１つがＨレベルとなるコラムプリデコード信号Y4-Y7 、CA4,/CA4,CA5,/CA5 に応じて１つがＨレベルとなるコラムプリデコード信号Y8-Y11、CA6,/CA6,CA7,/CA7 に応じて１つがＨレベルとなるコラムプリデコード信号Y12-Y15 、CA8,/CA8,CA9,/CA9 に応じて１つがＨレベルとなるコラムプリデコード信号Y16-Y19 を出力するコラムプリデコーダ90を備えている。
【００２１】
DRAM DM はさらにコラムデコーダ100 を備え、このコラムデコーダ100 は各サブメモリアレイ内のサブメモリブロックの列に対応して分割される32個のコラムデコーダブロックを有し、各コラムデコーダブロックは同じサブメモリアレイに含まれる128 のメモリブロックに共通して設けられる。各コラムデコーダブロックはコラムプリデコーダ90からのコラムプリデコード信号Y0-Y19を受け、コラムプリデコード信号Y4-Y19に応じて１つがＨレベルとなるコラム選択信号CSLk(k=0,1,・・・,255) を出力する。このコラム選択信号CSLkに基づいて、ブロック選択信号BSj によって選択された4 つのメモリブロックの各サブメモリブロックから4 対づつビット線が選択され、メモリアレイ全体では128 のビット線対が選択される。コラムデコーダ100 は32個のコラムデコーダブロックにより選択された128 のビット線対から読み出される128 ビットのデータからコラムプリデコード信号Y0-Y3 に応じて32ビットを選択するためのデータ選択信号DSm (m=0,1,・・・,127) も併せて出力する。
【００２２】
DRAM DM は、メモリブロックに対応してそれぞれが8k(8192)個のセンスアンプを含む516 のセンスアンプブロックに分割され、516 のセンスアンプブロックのうち508 のセンスアンプブロックが2 つのメモリブロックの間に設けられて隣接した2 つのメモリブロックに対応して共有され（いわゆるシェアードセンスアンプ構成）、2 つのセンスアンプブロックの間に設けられた1 つのメモリブロックはこの2 つのセンスアンプブロックに対応するセンスアンプ群、およびビット線を介して出力されるメモリセルのデータを出力したり、メモリセルに書き込まれるデータをビット線に伝えるためのローカルI/O 線とグローバルI/O 線とを含むI/O 回路などの回路を有するメモリアレイ周辺回路群110 を備える。
【００２３】
DRAM DM はさらにブロック関係信号発生回路120 を備え、このブロック関係信号発生回路120 は/RASバッファ20からのロウアドレスストローブ信号/RASとリフレッシュ制御回路40からのボディリフレッシュ信号BRE とアドレスバッファ50からのロウアドレス信号RA8,/RA8とロウプリデコーダ60からのロウプリデコード信号X16-X27 とを受け、ロウアドレスストローブ信号/RASがＬレベルに立ち下がるとロウアドレス信号RA8,/RA8およびロウプリデコード信号X16-X27 に応じて（つまりロウアドレス信号RA8,/RA8-RA14,/RA14 に応じて）選択された4 つがＨレベルになるブロック選択信号BSj(j=0,1,・・・,511)を出力する。このブロック選択信号BSj は、ボディリフレッシュ信号BRE がボディリフレッシュモードを示すＨレベルのときはロウアドレス信号RA8 および/RA8が共にディスエーブル状態のＬレベルとなるので、全て非選択状態のＬレベルとされる。
【００２４】
また、ブロック関係信号発生回路120 はロウアドレス信号RA8,/RA8およびロウプリデコード信号X16-X27 によって選択されたメモリブロックとセンスアンプを共有するメモリブロックにおけるビット線対を対応したセンスアンプから分離するためのビット線分離(isolation) 信号/BLIn(n=0,1,・・・,1023) 、選択されたメモリセルブロックに対応したセンスアンプを活性化するためのセンスアンプイネーブル信号/PSEp,NSEp(p=0,1,・・・,515) 、対応したメモリセルブロックにおけるビット線対の電位をビット線プリチャージ電位VBLPにプリチャージするためのプリチャージ信号PRp 、および選択されたメモリセルブロックに対応したローカルI/O 線をグローバルI/O 線に接続するための選択信号SELpを出力する。そして、ボディリフレッシュ信号BRE がボディリフレッシュモードを示すＨレベルのときは、ビット線分離信号/BLIn は全てVPP レベルに、センスアンプイネーブル信号/PSEp は全てディスエーブル状態のＨレベルに、センスアンプイネーブル信号NSEpは全てディスエーブル状態のＬレベルに、プリチャージ信号PRp は全てプリチャージを指示するＨレベルにされる。選択信号SELpはCBR 検知信号CBR がＨレベルのとき全てディスエーブル状態のＬレベルにされる。
【００２５】
また、ボディリフレッシュ信号BRE がＬレベルのときはプリチャージ信号PRp のうち選択されたブロックに対応したものが、ロウアドレスストローブ信号/RASがＬレベルに変化するのに応じてプリチャージの中断を指示するＬレベルとなり、ロウアドレスストローブ信号/RASがＨレベルに変化するのに応じてプリチャージを指示するＨレベルとなる。
【００２６】
さらに、DRAM DM はロウアドレスストローブ信号/RASおよびコラムアドレスストローブ信号/CASを受け、外部からライトコントロール信号/Wおよびアウトプットイネーブル信号ext/OEを受け、書き込みを指示するライトイネーブル信号/WE  および読み出しを指示する内部回路のためのアウトプットイネーブル信号/OE を出力する書き込み／読み出し制御回路130 を備える。アウトプットイネーブル信号/OE は外部からのアウトプットイネーブル信号ext/OEがＬレベルに変化するのに応じてＬレベルとなり、Ｈレベルに変化するのに応じてＨレベルとなる。また、ライトイネーブル信号/WE はロウアドレスストローブ信号/RASがＬレベルに変化してからライトコントロール信号/WがＬレベルに変化し、コラムアドレスストローブ信号/CASがＬレベルに変化するとＬレベルとなる。
【００２７】
さらにまた、DRAM DM は書き込み／読み出し制御回路130 からのライトイネーブル信号/WE およびアウトプットイネーブル信号/OE を受け、ライトイネーブル信号/WE が書き込みを示すＬレベルのときは、外部から与えられる32ビットのデータDq(q=0,1,・・・,31)に応じたデータをメモリアレイ周辺回路群110 におけるI/O 回路に与え、アウトプットイネーブル信号/OE が読み出しを示すＬレベルのときは、メモリアレイ周辺回路群110 におけるI/O 回路から出力されるデータに応じたデータDqを外部に出力する入出力バッファ140 を備える。
【００２８】
図2 は図1 に示されたメモリアレイ70、ロウデコーダ80、コラムデコーダ100  、およびメモリアレイ周辺回路群110 の配置関係を示しており、DRAMチップDMは4 つのサブメモリアレイ71を備え、各サブメモリアレイ71は128 のメモリブロック72を有し、各メモリブロック72は8 つのサブメモリブロック73を有している。また、DRAMチップDMはロウデコーダ80を備え、ロウデコーダ80はそれぞれがメモリブロック72に対応して設けられた512 のロウデコーダブロック81を有する。さらに、DRAMチップDMはコラムデコーダ100 を備え、コラムデコーダブロック100  は同じサブメモリアレイ71内のサブメモリブロック73の列に対応して対応の列の128 のサブメモリブロック73に共通して設けられるコラムデコーダブロック101  を有する。さらにまた、DRAMチップDMはメモリブロック72を挟んで設けられるセンスアンプブロック111 およびサブメモリブロック73の列に対応して、この列の両側に２対づつ対応するサブメモリブロック73を挟んで設けられる（図では対を１本の線で示している）グローバルI/O 線対112dを備える。
【００２９】
図3 はリフレッシュ制御回路40を示しており、リフレッシュ制御回路40はロウアドレスストローブ信号/RASおよびコラムアドレスストローブ信号/CASを受け、ロウアドレスストローブ信号/RASがＬレベルに変化する前にコラムアドレスストローブ信号/CASがＬレベルに変化するとCBR タイミングを検知したことを示すＨレベルになり、ロウアドレスストローブ信号/RASがＬレベルからＨレベルに変化するのに応じてＨレベルからＬレベルに変化するCBR 検知信号CBR を出力するCBR 検知回路41を有する。
【００３０】
また、リフレッシュ制御回路40はCBR 検知信号CBR 、ボディリフレッシュ信号BRE およびロウアドレスストローブ信号/RASを受け、前のCBR リフレッシュサイクルでボディリフレッシュ信号BRE がＬレベルのときは、CBR 検知信号CBR がCBR タイミングを検知したことを示すＨレベルになるとアドレスインクリメントを指示するＨレベルに変化し、前のCBR リフレッシュサイクルでボディリフレッシュ信号BRE がボディリフレッシュモードを示すＨレベルになったときは、CBR 検知信号CBR がＨレベルに変化してもＬレベルのままとされるアドレスインクリメント信号AIN を出力するアドレスインクリメント制御回路42を有する。
【００３１】
さらに、リフレッシュ制御回路40はアドレスインクリメント信号AIN を受け、このアドレスインクリメント信号AIN がＨレベルに変化するのに応じてインクリメントされるリフレッシュアドレス信号REFA0,REFA1,・・・,REFA14を出力するリフレッシュアドレス発生回路43を有する。リフレッシュアドレス信号REFA0,REFA1,・・・,REFA14はアドレスインクリメント信号AIN がＨレベルに変化するごとに例えば(REFA0,REFA1,・・・,REFA14)=(L,L,L,L,L,L,L,L,L,L,L,L,L,L,L)から(REFA0,REFA1,・・・,REFA14)=(H,L,L,L,L,L,L,L,L,L,L,L,L,L,L)に、次は(REFA0,REFA1,・・・,REFA14)=(L,H,L,L,L,L,L,L,L,L,L,L,L,L,L)に、その次は(REFA0,REFA1,・・・,REFA14)=(H,H,L,L,L,L,L,L,L,L,L,L,L,L,L)にといったふうにインクリメントされて(REFA0,REFA1,・・・,REFA14)=(H,H,H,H,H,H,H,H,H,H,H,H,H,H,H)までインクリメントされると次は再び(REFA0,REFA1,・・・,REFA14)=(L,L,L,L,L,L,L,L,L,L,L,L,L,L,L)からインクリメントされる。
【００３２】
リフレッシュアドレス信号REFA0,REFA1,・・・,REFA14が(REFA0,REFA1,・・・,REFA14)=(L,L,L,L,L,L,L,L,L,L,L,L,L,L,L)から(REFA0,REFA1,・・・,REFA14)=(H,H,H,H,H,H,H,H,H,H,H,H,H,H,H)までインクリメントされるとメモリセルのリフレッシュが一巡したことになる。この実施の形態では215(32k)回インクリメントするとリフレッシュが一巡するから、32k リフレッシュサイクルのDRAMということになる。つまり、リフレッシュタイムが128msec であるとすると、4 μsec(128msec/32k)ごとにリフレッシュアドレス信号REFA0,REFA1,・・・,REFA14をインクリメントしてリフレッシュを行うことが要求される。
【００３３】
さらにまた、リフレッシュ制御回路40はリフレッシュアドレス信号REFA12を受けて、このリフレッシュアドレス信号REFA12のＬレベルからＨレベルへの変化に応じてボディリフレッシュモードを示すＨレベルに変化し、ロウアドレスストローブ信号/RASのＨレベルへの立ち上がりに応じて再びＬレベルとなるボディリフレッシュ信号BRE を出力するボディリフレッシュ信号発生回路44を備える。ボディリフレッシュ信号BRE はリフレッシュアドレス信号REFA0,REFA1,・・・,REFA14が(REFA0,REFA1,・・・,REFA14)=(L,L,L,L,L,L,L,L,L,L,L,L,L,L,L)から(REFA0,REFA1,・・・,REFA14)=(H,H,H,H,H,H,H,H,H,H,H,H,H,H,H)までインクリメントされるメモリセルのリフレッシュが一巡するリフレッシュピリオドの間に4 回Ｈレベルに変化する。
【００３４】
すなわち、ボディリフレッシュ信号BRE は(REFA0,REFA1,・・・,REFA14)=(H,H,H,H,H,H,H,H,H,H,H,H,L,L,L)から(REFA0,REFA1,・・・,REFA14)=(L,L,L,L,L,L,L,L,L,L,L,L,H,L,L)にインクリメントされたとき、(REFA0,REFA1,・・・,REFA14)=(H,H,H,H,H,H,H,H,H,H,H,H,L,H,L)から(REFA0,REFA1,・・・,REFA14)=(L,L,L,L,L,L,L,L,L,L,L,L,H,H,L)にインクリメントされたとき、(REFA0,REFA1,・・・,REFA14)=(H,H,H,H,H,H,H,H,H,H,H,H,L,L,H)から(REFA0,REFA1,・・・,REFA14)=(L,L,L,L,L,L,L,L,L,L,L,L,H,L,H)にインクリメントされたときおよび(REFA0,REFA1,・・・,REFA14)=(H,H,H,H,H,H,H,H,H,H,H,H,L,H,L)から(REFA0,REFA1,・・・,REFA14)=(L,L,L,L,L,L,L,L,L,L,L,L,H,H,H)にインクリメントされたときの4 回Ｈレベルに変化する。
【００３５】
そして、アドレスインクリメント制御回路42はインバータ42a 、ボディリフレッシュ信号BRE とインバータ42a から出力されるCBR 検知信号CBR の反転信号/CBRとを受け、ボディリフレッシュ信号BRE がＨレベルのときCBR 検知信号CBR がCBR タイミングを検知したことを示すＨレベルからCBR リフレッシュサイクルが終了したことを示すＬレベルに変化するのに応じてＨレベルに変化し、次のCBR  リフレッシュサイクルが終了してCBR 検知信号CBR がＬレベルに変化するのに応じてＬレベルに変化するアドレスインクリメントスクリーン信号AIS を出力するアドレスインクリメントスクリーン回路42b 、およびCBR 検知信号CBR の反転信号/CBRとアドレスインクリメントスクリーン信号AIS とを受け、アドレスインクリメントスクリーン信号AIS がＬレベルかつCBR 検知信号CBR がCBR タイミングを検知したことを示すＨレベルならばアドレスインクリメント信号AIN をアドレスインクリメントを指示するＨレベルにし、アドレスインクリメントスクリーン信号AIS がＨレベルならばCBR 検知信号CBR によらずアドレスインクリメント信号AIN をＬレベルにするアドレスインクリメント信号発生回路42c を有する。
【００３６】
アドレスインクリメントスクリーン回路42b はCBR 検知信号CBR の反転信号/CBRを受け、この反転信号/CBRを遅延かつ反転させた信号を出力する反転遅延回路42ba、NAND回路42bb、NOR 回路42bc、インバータ42bd、NAND回路42be、NAND回路42bf、およびNAND回路42bfとでRSフリップフロップ回路を構成するNAND回路42bgを含む。反転遅延回路42baは奇数段の直列に接続されたインバータを含む。また、アドレスインクリメント信号発生回路42c はNOR 回路42caを含む。
【００３７】
また、アドレス発生回路43は同じ構成の15のカウンタセル43a,43b,43c,・・・,43d,43e,43f を有するリフレッシュアドレス用カウンタ回路およびカウンタセル43a,43b,43c,・・・,43d,43e,43f からのカウント信号CNT0,CNT1,CNT2,・・・,CNT11,CNT12,CNT13,CNT14を受けてリフレッシュアドレス信号REFA0,REFA1,REFA2,・・・,REFA11,REFA12,REFA13,REFA14 を出力する15のインバータ43g,43h,43i,・・・,43j,43k,43m,43n を含む。カウンタセル43a,43b,43c,・・・,43d,43e,43f のそれぞれは入力信号のＬレベルからＨレベルへの変化に応じて出力信号を変化させる。
【００３８】
また、ボディリフレッシュ信号発生回路44は奇数段の直列に接続されたインバータを含み、リフレッシュアドレス信号REFA12を遅延かつ反転した信号を出力する反転遅延回路44a 、NAND回路44b 、反転遅延回路42baと同じ構成の反転遅延回路44c 、NAND回路44d 、NAND回路44d とでRSフリップフロップ回路を構成するNAND回路44e およびインバータ44f を含む。
【００３９】
さらに、図4 を参照してリフレッシュ制御回路40におけるCBR 検知回路41について説明する。このCBR 検知回路41はインバータ41a,41b 、NAND回路41c 、NAND回路41c とでフリップフロップ回路を構成するNAND回路41d 、NAND回路41e 、NAND回路41e とでフリップフロップ回路を構成するNAND回路41f 、およびインバータ41g を含む。
【００４０】
ここで図5 および図6 を参照してリフレッシュ制御回路40の動作を説明しておく。はじめに、図5 を参照してボディリフレッシュ信号BRE がＨレベルに変化したときおよびその後のアドレスインクリメント制御回路42の動作について説明しておく。まず、コラムアドレスストローブ信号/CASが図5 の(b) に示すように時刻t0でＬレベルに変化した後に、ロウアドレスストローブ信号/RASが図5 の(a) に示すように時刻t1でＬレベルに変化するとCBR 検知信号CBR が図5 の(c) に示すようにCBR リフレッシュタイミングを検知したことを示すＨレベルに変化し、インバータ42a から出力される反転信号/CBRはＬレベルに変化する。
【００４１】
このとき、ボディリフレッシュ信号BRE は図5 の(d) に示すようにＬレベルであるので、このボディリフレッシュ信号BRE を受けるNAND回路42beは出力信号S3を図5 の(g) に示すようにＨレベルにしたままである。また、Ｌレベルに変化した反転信号/CBRを受けるNAND回路42bbも出力信号S1を図5 の(e) に示すようにＨレベルにしたままで、このＨレベルの出力信号S1を受けるNOR 回路42bcはＬレベルの信号を出力したままなので、インバータ42bdの出力信号S2は図5 の(f) に示すようにＨレベルのままとなる。従ってNAND回路42bfおよび42bgからなるRSフリップフロップ回路はアドレスインクリメントスクリーン信号AIS を図5 の(h) に示すようにＬレベルに保持したままとなる。そして、共にＬレベルの反転信号/CBRおよびアドレスインクリメントスクリーン信号AIS を受けるアドレスインクリメント信号発生回路42c のNOR 回路42caはアドレスインクリメント信号AIN を図5 の(i) に示すようにＨレベルとする。その後ボディリフレッシュ信号BRE が図5 の(d) に示すように時刻t2でＨレベルに変化する。
【００４２】
そして、ロウアドレスストローブ信号/RASおよびコラムアドレスストローブ信号/CASがそれぞれ図5 の(a) および(b) に示すように時刻t3でＨレベルに変化すると、CBR 検知信号CBR が図5 の(c) に示すようにロウアドレスストローブ信号/RASのＨレベルへの変化に応じてＬレベルに変化し、インバータ42a から出力される反転信号/CBRはＨレベルに変化する。また、アドレスインクリメント信号発生回路42c は反転信号/CBRがＨレベルに変化したのを受けてアドレスインクリメント信号AIN を図5 の(i) に示すようにＬレベルに変化させる。このとき、ボディリフレッシュ信号BRE は図5 の(d) に示すように時刻t4まではまだＨレベルであるので共にＨレベルの反転信号/CBRおよびボディリフレッシュ信号BRE を受けるNAND回路42beは出力信号S3を図5 の(g) に示すように時刻t4までの期間Ｌレベルにする。
【００４３】
そして、NAND回路42bfはＬレベルの出力信号S3を受けてアドレスインクリメントスクリーン信号AIS を図5 の(h) に示すようにＨレベルにセットする。また、反転信号/CBRがＨレベルに変化した後、時刻t4になってから反転遅延回路42baの出力信号がＬレベルに変化するので、NAND回路42bbから出力される出力信号S1は図5 の(e) に示すように時刻t4までの所定期間Ｌレベルとされる。しかし、このときボディリフレッシュ信号BRE はＨレベルであるため、NOR 回路42bcは出力信号をＬレベルに、インバータ42bdは出力信号S2を図5 の(f) に示すようにＨレベルにしたままとなる。
【００４４】
そして、CBR 検知信号CBR がＬレベルに変化してから所定時間が経過し、反転遅延回路42baの出力信号がＬレベルとなると、NAND回路42bbの出力信号S1は図5 の(e) に示すように時刻t4でＨレベルに戻る。また、ロウアドレスストローブ信号/RASがＨレベルに変化したのに応じてボディリフレッシュ信号BRE は図5 の(d) に示すように時刻t4でＬレベルに変化する。
【００４５】
その後、再びコラムアドレスストローブ信号/CASが図5 の(b) に示すようにＬレベルに変化した後にロウアドレスストローブ信号/RASが図5 の(a) に示すように時刻t6でＬレベルに変化すると、CBR 検知信号CBR は図5 の(c) に示すようにＨレベルに変化し、インバータ42a から出力される反転信号/CBRはＬレベルに変化する。しかし、時刻t0から時刻t4までの前のCBR リフレッシュサイクルでボディリフレッシュ信号BRE がＨレベルになったことによってアドレスインクリメントスクリーン信号AIS が図5 の(h) に示すようにＨレベルになっているので、アドレスインクリメント信号発生回路42c のNOR 回路42caはアドレスインクリメント信号AIN を図5 の(i) に示すようにＬレベルにしたままとなる。つまり、ボディリフレッシュ信号BRE がＨレベルとなったCBR リフレッシュサイクルの次のCBR リフレッシュサイクルではアドレスインクリメント信号AIN がCBR 検知信号CBR に応じてＨレベルになることがスクリーンされているのである。
【００４６】
そして、ロウアドレスストローブ信号/RASおよびコラムアドレスストローブ信号/CASがそれぞれ図5 の(a) および(b) に示すように時刻t7でＨレベルになると、CBR 検知信号CBR はロウアドレスストローブ信号/RASがＨレベルに変化したのに応じて図5 の(c) に示すようにＬレベルに変化する。また、NAND回路42bbから出力される出力信号S1は図5 の(e) に示すように時刻t3から時刻t4までと同様にCBR 検知信号CBR のＬレベルへの変化に応じて時刻t8までの所定期間Ｌレベルとなる。このとき、ボディリフレッシュ信号BRE は図5 の(d) に示すようにＬレベルであるので、共にＬレベルのボディリフレッシュ信号BRE および出力信号S1を受けるNOR 回路42bcは出力をＨレベルとし、インバータ42bdは出力信号S2を図5 の(f) に示すようにＬレベルとする。従ってＬレベルの出力信号S2を受けるNAND回路42bgは出力をＨレベルとし、一方、Ｌレベルのボディリフレッシュ信号BRE を受けるNAND回路42beも出力信号S3を図5 の(g) に示すようにＨレベルにしたままなので、NAND回路42bfから出力されるアドレスインクリメントスクリーン信号AIS は図5 の(h) に示すようにＬレベルにリセットされる。
【００４７】
以後、再びボディリフレッシュ信号BRE がＨレベルに立ち上がるまでは4 μsec ごとに時刻t5から時刻t8までと同様のCBR リフレッシュサイクルが実行される。ここでは説明を省略しているが、通常のリードまたはライトサイクルはCBR リフレッシュサイクルの合間（例えば時刻t8から時刻t9までの間）に実行される。また、ボディリフレッシュを実行するためのCBR リフレッシュサイクルも、通常のリフレッシュ動作を実行するために4 μsec ごとに実行されるCBR リフレッシュサイクルの合間に実行される。このようにボディリフレッシュモードの指示と通常のリフレッシュモードの指示を同じCBR タイミングでおこなっているため、ボディリフレッシュ信号BRE がＨレベルになってボディリフレッシュ動作が実行されるときは通常のリフレッシュ動作が行われないので、ボディリフレッシュモードに設定されたCBR リフレッシュサイクルの次のCBR リフレッシュサイクルではリフレッシュアドレス信号REFAi をインクリメントしないようにして、ボディリフレッシュ動作を行ったために通常のリフレッシュが行われなかったリフレッシュアドレスに対応するメモリセルの通常のリフレッシュを行うようにしている。
【００４８】
次に図6 を参照してリフレッシュ制御回路40の動作について説明する。まず最初にカウンタセル43a,43b,・・・,43f から出力されるカウント信号CNT0,CNT1,・・・,CNT14 は全てＬレベルにセットされているとする。すなわちリフレッシュアドレス信号REFA0-REFA14はそれぞれ図6 の(f)-(k) に示すように全てＨレベルに初期化されている。そして、コラムアドレスストローブ信号/CASが図6 の(b) に示すように時刻t0でＬレベルに変化した後、ロウアドレスストローブ信号/RASが図6 の(a) に示すように時刻t1でＬレベルに変化すると、CBR 検知信号CBR が図6 の(c) に示すようにＨレベルに変化する。するとアドレスインクリメント信号AIN は、前のCBR リフレッシュサイクルでボディリフレッシュ信号BRE がＨレベルに変化していないのでCBR 検知信号CBR に応じてＨレベルとなる。
【００４９】
すると、カウンタセル43a はアドレスインクリメント信号AIN がＨレベルに変化するのに応じてカウント信号CNT0をＬレベルからＨレベルへ変化させ、カウンタセル43b はカウント信号CNT0がＨレベルに変化したのに応じてカウント信号CNT1をＬレベルからＨレベルに変化させる。同様にしてカウンタセル43c,・・・,43d,43e,43f は入力のカウント信号CNTrがＨレベルになるのに応じて出力のカウント信号CNTr+1をＨレベルに変化させる。従ってリフレッシュアドレス信号REFA0-REFA14は図6 の(e)-(k) に示すように全てＬレベルに変化する。そして、ロウアドレスストローブ信号/RASおよびコラムアドレスストローブ信号/CASがそれぞれ図6 の(a) および(b) に示すように時刻t2でＨレベルに変化すると、CBR 検知信号CBR が図6 の(c) に示すようにロウアドレスストローブ信号/RASのＨレベルへの変化に応じてＬレベルに変化する。
【００５０】
そして、再びコラムアドレスストローブ信号/CASが図6 の(b) に示すように時刻t3でＬレベルになった後、ロウアドレスストローブ信号/RASが図6 の(a) に示すように時刻t4でＬレベルになると、CBR 検知信号CBR は図6 の(c) に示すようにＨレベルに変化する。このときも前のリフレッシュサイクル（時刻t0-t2 ）でボディリフレッシュ信号BRE はＬレベルのままなのでアドレスインクリメント信号AIN は図6 の(d) に示すようにCBR 検知信号CBR に応じてＨレベルに変化する。
【００５１】
すると、カウンタセル43a はアドレスインクリメント信号AIN がＨレベルに変化するのに応じてカウント信号CNT0をＨレベルからＬレベルへ変化させるので、インバータ43g から出力されるリフレッシュアドレス信号REFA0 は図6 の(e) に示すようにＬレベルからＨレベルに変化する。一方、カウンタセル43b はカウント信号CNT0がＬレベルに変化したときはカウント信号CNT1を変化させないのでインバータ43h から出力されるリフレッシュアドレス信号REFA1 は図6 の(f) に示すようにＬレベルのままとなる。また、カウンタセル43c-43f は入力のカウント信号CNTrがＨレベルのままなので出力のカウント信号CNTr+1もＨレベルのままとし、したがってインバータ43i-43n のそれぞれから出力されるリフレッシュアドレス信号REFA2-REFA14は図6 の(g)-(k) に示すようにＬレベルにされたままとなる。
【００５２】
そして、ロウアドレスストローブ信号/RASおよびコラムアドレスストローブ信号/CASがそれぞれ図6 の(a) および(b) に示すように時刻t5でＨレベルに変化すると、CBR 検知信号CBR が図6 の(c) に示すようにロウアドレスストローブ信号/RASのＨレベルへの変化に応じて再びＬレベルに変化する。
【００５３】
そして、再びコラムアドレスストローブ信号/CASが図6 の(b) に示すように時刻t6でＬレベルになった後、ロウアドレスストローブ信号/RASが図6 の(a) に示すように時刻t7でＬレベルになると、CBR 検知信号CBR は図6 の(c) に示すようにＨレベルに変化する。このときも前のリフレッシュサイクル（時刻t3-t5 ）でボディリフレッシュ信号BRE はＬレベルのままなのでアドレスインクリメント信号AIN は図6 の(d) に示すようにCBR 検知信号CBR に応じてＨレベルに変化する。
【００５４】
すると、カウンタセル43a はアドレスインクリメント信号AIN がＨレベルに変化するのに応じてカウント信号CNT0をＬレベルからＨレベルへ変化させるので、インバータ43g から出力されるリフレッシュアドレス信号REFA0 は図6 の(e) に示すようにＨレベルからＬレベルに変化する。一方、カウンタセル43b はカウント信号CNT0がＨレベルに変化したのに応じてカウント信号CNT1をＨレベルからＬレベルに変化させるのでインバータ43h から出力されるリフレッシュアドレス信号REFA1 は図6 の(f) に示すようにＬレベルからＨレベルに変化する。また、カウンタセル43c-43f は入力のカウント信号CNTrがＬレベルからＨレベルに変化しないので出力のカウント信号CNTr+1もＨレベルのままとし、したがってインバータ43i-43n のそれぞれから出力されるリフレッシュアドレス信号REFA2-REFA14は図6 の(g)-(k) に示すようにＬレベルにされたままとなる。
【００５５】
そして、ロウアドレスストローブ信号/RASおよびコラムアドレスストローブ信号/CASがそれぞれ図6 の(a) および(b) に示すように時刻t8でＨレベルに変化すると、CBR 検知信号CBR が図6 の(c) に示すようにロウアドレスストローブ信号/RASのＨレベルへの変化に応じて再びＬレベルに変化する。その後もCBR リフレッシュサイクルが実行されるたびに、アドレスインクリメント信号AIN がCBR 検知信号CBR に応じてＨレベルに変化し、リフレッシュアドレス信号REFA0-REFA14がインクリメントされる。
【００５６】
そして、時刻t15 から時刻t17 までの期間も同様に時刻t0から数えて212 回目のCBR リフレッシュサイクルが実行されると、リフレッシュアドレス信号REFAi は(REFA0,REFA1,・・・,REFA14)=(H,H,H,H,H,H,H,H,H,H,H,H,L,L,L)にインクリメントされる。そして、コラムアドレスストローブ信号/CASが図6 の(b) に示すように時刻t18 でＬレベルになった後、ロウアドレスストローブ信号/RASが図6 の(a) に示すように時刻t19 でＬレベルになると、CBR 検知信号CBR は図6 の(c) に示すようにＨレベルに変化する。このときも前のリフレッシュサイクル（時刻t15-t17 ）でボディリフレッシュ信号BRE はＬレベルのままなのでアドレスインクリメント信号AIN は図6 の(d) に示すようにCBR 検知信号CBR に応じてＨレベルに変化する。
【００５７】
すると、カウンタセル43a はアドレスインクリメント信号AIN がＨレベルに変化するのに応じてカウント信号CNT0をＬレベルからＨレベルへ変化させるので、インバータ43g から出力されるリフレッシュアドレス信号REFA0 は図6 の(e) に示すようにＨレベルからＬレベルに変化する。一方、カウンタセル43b はカウント信号CNT0がＨレベルに変化したのに応じてカウント信号CNT1をＬレベルからＨレベルに変化させるのでインバータ43h から出力されるリフレッシュアドレス信号REFA1 も図6 の(f) に示すようにＨレベルからＬレベルに変化する。また、カウント信号CNT2-CNT11も同様にＬレベルからＨレベルに変化し、リフレッシュアドレス信号REFA2-REFA11は図6 の(g)-(h) に示すように全てＬレベルからＨレベルに変化する。
【００５８】
そして、カウンタセル43d は入力のカウンタ信号CNT11 がＬレベルからＨレベルに変化したのに応じて出力のカウンタ信号CNT12 をＨレベルからＬレベルに変化させる。また、カウンタセル43e は入力のカウンタ信号CNT12 のＨレベルからＬレベルへの変化に応じては出力のカウンタ信号CNT13 のレベルを変化させないから、このカウンタ信号CNT13 をＨレベルに保ったままである。さらに、カウンタセル43f は入力のカウンタ信号CNT13 がＨレベルのままなので出力のカウンタ信号CNT14 をＨレベルにしたままとなる。したがって、インバータ43k から出力されるリフレッシュアドレス信号REFA12は図6 の(i) に示すようにＨレベルに変化し、インバータ43m,43n のそれぞれから出力されるリフレッシュアドレス信号REFA13,REFA14 は図6 の(j),(k) に示されるようにＬレベルのままである。
【００５９】
そして、ボディリフレッシュ信号発生回路44における反転遅延回路44a はリフレッシュアドレス信号REFA12がＨレベルに変化してから所定期間中は出力をＨレベルにしているので、NAND回路44b はリフレッシュアドレス信号REFA12がＨレベルに変化したのを受けて所定期間出力をＬレベルとする。するとNAND回路44b の出力を受けるNAND回路44d は出力をＨレベルにし、一方反転遅延回路44c はロウアドレスストローブ信号/RASがＬレベルに変化したのに応じて所定時間経過してから出力をＨレベルにし、NAND回路44e はNAND回路44d の出力および反転遅延回路44c の出力が共にＨレベルになるのに応じて出力をＬレベルとする。そして、NAND回路44e の出力を受けるインバータ44f はボディリフレッシュ信号BRE を図6 の(m) に示すように時刻t20 でＨレベルに変化させる。すなわち、このリフレッシュサイクルにおいては通常のリフレッシュ動作は実行されずにボディリフレッシュ動作が実行されるのである。
【００６０】
そして、ロウアドレスストローブ信号/RASおよびコラムアドレスストローブ信号/CASがそれぞれ図6 の(a) および(b) に示すように時刻t21 でＨレベルに変化すると、CBR 検知信号CBR が図6 の(c) に示すようにロウアドレスストローブ信号/RASのＨレベルへの変化に応じて再びＬレベルに変化する。また、ボディリフレッシュ信号発生回路44における反転遅延回路44c はロウアドレスストローブ信号/RASのＬレベルからＨレベルへの変化に応じて所定期間経過して出力をＬレベルとし、NAND回路44e はＬレベルの反転遅延回路44c の出力を受けて出力をＨレベルとし、インバータ44f はボディリフレッシュ信号BRE を図6 の(m) に示すように時刻t22 でＬレベルに変化させる。
【００６１】
そして、再びコラムアドレスストローブ信号/CASが図6 の(b) に示すように時刻t23 でＬレベルになった後、ロウアドレスストローブ信号/RASが図6 の(a) に示すように時刻t24 でＬレベルになると、CBR 検知信号CBR は図6 の(c) に示すようにＨレベルに変化する。このときは、前のリフレッシュサイクル（時刻t18-t21 ）でボディリフレッシュ信号BRE がＨレベルに変化したので、アドレスインクリメント信号AIN は図6 の(d) に示すようにCBR 検知信号CBR によらずＬレベルのままとなる。したがってこのリフレッシュサイクルではリフレッシュアドレス信号REFAi はインクリメントされず、前のリフレッシュサイクルでインクリメントされたままのリフレッシュアドレス信号REFAi に基づき通常のリフレッシュ動作が実行される。
【００６２】
さらに、コラムアドレスストローブ信号/CASが図6 の(b) に示すように時刻t26 でＬレベルになった後、ロウアドレスストローブ信号/RASが図6 の(a) に示すように時刻t27 でＬレベルになると、CBR 検知信号CBR は図6 の(c) に示すようにＨレベルに変化する。このとき、前のリフレッシュサイクル（時刻t23-t25 ）でボディリフレッシュ信号BRE はＬレベルのままなのでアドレスインクリメント信号AIN は再び図6 の(d) に示すようにCBR検知信号CBR に応じてＨレベルに変化し、リフレッシュアドレス信号REFAi は図6 の(e)-(k) に示すように再びインクリメントされる。
【００６３】
次に図7 を参照してアドレスバッファ50の説明をする。アドレスバッファ50はロウアドレスストローブ信号/RASに応じてアドレス信号をラッチするためのロウアドレスラッチ信号RAL を出力するロウアドレスラッチ制御回路51、ボディリフレッシュ信号BRE とロウアドレスストローブ信号/RASとを受け、ボディリフレッシュ信号BRE がＬレベルのときはロウアドレスストローブ信号/RASがＨレベルからＬレベルに変化して所定時間経過してからロウアドレスがイネーブルにされたことを示すＨレベルに変化し、ボディリフレッシュ信号BRE がボディリフレッシュモードを示すＨレベルのときはロウアドレスストローブ信号/RASのレベルによらずロウアドレスがディスエーブルにされていることを示すＬレベルに維持されるロウアドレスイネーブル信号REを出力するロウアドレスイネーブル信号発生回路52、およびロウアドレスストローブ信号/RASとコラムアドレスストローブ信号/CASとを受け、ロウアドレスストローブ信号/RASがＨレベルに変化した後にコラムアドレスストローブ信号/CASがＬレベルに変化するのに応じてアドレス信号のラッチを指示するＨレベルとなるコラムアドレスラッチ信号CAL を出力するコラムアドレスラッチ制御回路53を有する。
【００６４】
また、アドレスバッファ50はアドレス信号A0,A1,・・・,A14 を受ける複数のアドレスパッド54、およびアドレスパッド54のそれぞれに対応して設けられる複数のロウおよびコラムアドレス信号発生回路55を有する。そして、ロウおよびコラムアドレス信号発生回路55はロウアドレスストローブ信号/RASがＬレベルになるとアドレス信号Aiを取り入れてロウアドレスラッチ制御回路51からのロウアドレスラッチ信号RAL に応じてアドレス信号Aiをラッチすると共に、ロウアドレスイネーブル信号REがＬレベルのときはロウアドレス信号RAi および/RAiをともにＬレベルにし、ロウアドレスイネーブル信号REがＨレベルのときはCBR 検知信号CBR がＬレベルであるとラッチされたアドレス信号Aiに応じてロウアドレス信号RAi または/RAiのどちらかをＨレベルにし、CBR 検知信号CBR がＨレベルであるとリフレッシュアドレス信号REFAi に応じてロウアドレス信号RAi または/RAiのどちらかをＨレベルにする。
【００６５】
また、ロウおよびコラムアドレス信号発生回路55はコラムアドレスラッチ信号CAL を受け、コラムアドレスストローブ信号/CASがＬレベルに変化してコラムアドレスラッチ信号CAL がＨレベルに変化するのに応じてアドレス信号Aiをラッチすると共にこの時にラッチされたアドレス信号Aiに応じてコラムアドレス信号CAi または/CAiのどちらかをＨレベルにする。
【００６６】
次に図8 を参照して図7 に示されたロウおよびコラムアドレス信号発生回路55におけるアドレス入力回路55a およびロウアドレス信号発生回路55b の構成について説明する。まず、アドレス入力回路55a はインバータ55aa、p チャネルMOS  トランジスタ55aba,55abb とn チャネルMOS トランジスタ55abc,55abd を有するクロックトインバータ55ab、およびインバータ55acを含む。また、ロウアドレス信号発生回路55b はインバータ55ba、n チャネルMOS トランジスタ55bba とp チャネルMOS トランジスタ55bbb を有するトランスファゲート55bb、p チャネルMOS トランジスタ55bca とn チャネルMOS トランジスタ55bcb を有するトランスファゲート55bc、インバータ55bd、トランスファゲート55bcが導通状態となるとインバータ55bdとでラッチ回路を構成するインバータ55be、n チャネルMOS トランジスタ55bfa とp チャネルMOS トランジスタ55bfb を有するトランスファゲート55bf、p チャネルMOS トランジスタ55bga とn チャネルMOS トランジスタ55bgb  を有するトランスファゲート55bg、インバータ55bh,55bi,55bj、NAND回路55bk,55bm およびインバータ55bn,55bp を備える。
【００６７】
アドレス入力回路55a はロウアドレスストローブ信号/RASがスタンバイのＨレベルのとき、クロックトインバータ55abのp チャネルMOS トランジスタ55aba およびn チャネルMOS トランジスタ55abd が共に非導通状態となり、アドレス信号Aiを内部に取り入れない。ロウアドレスストローブ信号/RASがＬレベルに変化するとアドレス信号Aiが取り入れられてロウアドレス信号発生回路55b に与えられる。その後、ロウアドレスラッチ信号RAL がＨレベルに変化し、トランスファゲート55bbが非導通状態、トランスファゲート55bcが導通状態となり、取り入れられたアドレス信号Aiがラッチされる。そして、CBR 検知信号CBR がＬレベルのときは、トランスファゲート55bfが導通状態、トランスファゲート55bgが非導通状態となり、ロウアドレスストローブ信号/RASがＬレベルに変化したのに応じてロウアドレスイネーブル信号REがＨレベルになるとラッチされたアドレス信号Aiに応じてロウアドレス信号RAi または/RAiの１つがＨレベルに変化し、CBR 検知信号CBR がＨレベルのときは、トランスファゲート55bfが非導通状態、トランスファゲート55bgが導通状態となり、ロウアドレスストローブ信号/RASがＬレベルに変化したのに応じてロウアドレスイネーブル信号REがＨレベルになるとリフレッシュアドレス信号REFAi に応じてロウアドレス信号RAi または/RAiの１つがＨレベルに変化する。
【００６８】
次に図9 を参照してロウデコーダブロック81の説明をする。ロウデコーダブロック81はVCC-VSS の振幅のロウプリデコード信号X0-X3 とボディリフレッシュ信号BRE とロウアドレスイネーブル信号REとを受け、VPP-VSS の振幅のローカル昇圧信号LB0-LB3 を出力するワード線昇圧回路81a およびブロック選択信号BSj,/BSjとロウプリデコード信号X4-X15とローカル昇圧信号LB0-LB3 とに応じて対応のメモリブロック中の256 本のワード線72a のうちから1 本を選択するための64の部分ロウデコーダ81b を有している。そして、ワード線昇圧回路81a はボディリフレッシュ信号BRE がボディリフレッシュモードを示すＨレベルのときはロウアドレスイネーブル信号REおよびロウプリデコード信号X0-X3 によらずローカル昇圧信号LB0-LB3 を全てＬレベルとし、ボディリフレッシュ信号BRE がＬレベルのときは、ローカル昇圧信号LB0-LB3 のうちロウプリデコード信号X0-X3 によって（つまりロウアドレス信号RA0,/RA0,RA1,/RA1 によって）選択された1 つをロウアドレスイネーブル信号REがイネーブル状態を示すＨレベルに変化するのに応じて電源電位VCC よりも高いワード線昇圧レベルにする。
【００６９】
部分ロウデコーダ81b は対応のブロック選択信号BSj をゲートに受けるp チャネルMOSトランジスタ81ba、ゲートにロウプリデコード信号X4-X7 のうち1 つを受けるn チャネルMOS トランジスタ81bb、ゲートにロウプリデコード信号X8-X11のうち1 つを受けるn チャネルMOS トランジスタ81bc、およびゲートにロウプリデコード信号X12-X15 のうち1 つを受け、一方のソース／ドレインにブロック選択信号/BSjを受けるn チャネルMOS トランジスタ81bdを有する。
【００７０】
部分ロウデコーダ81b はさらにインバータ81be、インバータ81beとでハーフラッチ回路を構成するp チャネルMOS トランジスタ81bf、ゲートに電源電位VCC を受けるn チャネルMOS トランジスタ81bg,81bh,81bi,81bj 、およびn チャネルMOS トランジスタ81bk,81bm,81bn,81bp,81bq,81br,81bs,81bt を有する。そして、対応するメモリブロックが選択されて対応したブロック選択信号BSj および/BSjがそれぞれＨレベルおよびＬレベルになると、p チャネルMOS トランジスタ81baは非導通状態となり、64の部分ロウデコーダ81b のうち1 つにおいて、n チャネルMOS トランジスタ81bb,81bc,81bdが全て導通状態となり、ノード81buの電位はＬレベルとなってインバータ81beがＨレベルの信号を出力し、残りの63の部分ロウデコーダ81b ではn チャネルMOS トランジスタ81bb,81bc および81bdのうち少なくとも1 つが非導通状態となり、ノード81buの電位はインバータ81beおよびp チャネルMOS トランジスタ81bfからなるハーフラッチ回路によりＨレベルに保たれたままとなってインバータ81beはＬレベルの信号を出力する。
【００７１】
さらに、ノード81buの電位がＬレベルになった部分ロウデコーダ81b においては、このノード81buの電位を受けるn チャネルMOS トランジスタ81bm,81bp,81br,81bt が非導通状態になるとともに、ゲートにn チャネルMOS トランジスタ81bg,81bh,81bi,81bj を介してインバータ81beの出力を受けるn チャネルMOS トランジスタ81bk,81bn,81bq,81bs が導通状態となり、ローカル昇圧信号LB0-LB3 に応じて4 本のワード線72a のうち1 本が選択されて電源電位VCC よりも高いワード線昇圧レベルに変化する。また、ノード81buの電位がＨレベルのままの部分ロウデコーダ81b においては、このノード81buの電位を受けるn チャネルMOS トランジスタ81bm,81bp,81br,81bt が導通状態になるとともに、ゲートにn チャネルMOS トランジスタ81bg,81bh,81bi,81bj を介してインバータ81beの出力を受けるn チャネルMOS トランジスタ81bk,81bn,81bq,81bs が非導通状態となり、全てのワード線72a が非選択となりＬレベルとされる。
【００７２】
次に図10を参照してワード線昇圧回路81a について説明する。ワード線昇圧回路81a は、ロウアドレスイネーブル信号REおよびボディリフレッシュ信号BRE を受け、ボディリフレッシュ信号BRE がボディリフレッシュモードを示すＨレベルのときは、ロウアドレスイネーブル信号REのレベルによらずマスタ昇圧信号MBをＬレベルとし、ボディリフレッシュ信号BRE がＬレベルのときはロウアドレスイネーブル信号REがイネーブル状態を示すＨレベルに変化するのに応じてマスタ昇圧信号MBをVPP レベルに変化させるマスタ昇圧信号発生回路81aa、およびマスタ昇圧信号MBとロウプリデコード信号X0-X3 とを受け、ローカル昇圧信号LB0-LB3 のうちロウプリデコード信号X0-X3 により選択された１つをマスタ昇圧信号MBが昇圧電位VPP に変化するのに応じてワード線昇圧レベルに変化させるローカル昇圧信号発生回路81abを有する。
【００７３】
そして、マスタ昇圧信号発生回路81aaはVCC-VSS 振幅のロウアドレスイネーブル信号REがＬレベルからＨレベルに変化すると出力を接地電位VSS から昇圧電位VPP に変化させるレベル変換回路81aaa 、VCC-VSS 振幅のボディリフレッシュ信号BRE がＬレベルからＨレベルに変化すると出力を接地電位VSS から昇圧電位VPP に変化させるレベル変換回路81aab 、昇圧電位VPP によって駆動されるインバータ81aac 、および昇圧電位VPP によって駆動されるNOR 回路81aad を含む。
【００７４】
また、ローカル昇圧信号発生回路81abはマスタ昇圧信号MBが昇圧電位VPP に変化してから一定時間経過してから出力を昇圧電位VPP に変化させる遅延回路81aba 、n チャネルMOS トランジスタ81abb 、キャパシタ81abc 、n チャネルMOS トランジスタ81abd 、n チャネルMOS トランジスタ81abe,81abf,81abg,81abh 、n チャネルMOS トランジスタ81abe,81abf,81abg,81abh の各ゲートをセルフブーストするためのn チャネルMOS トランジスタ81abi,81abj,81abk,81abm 、インバータ81abn およびn チャネルMOS トランジスタ81abp を含む。そして、ボディリフレッシュ信号BRE がＬレベルのとき、ロウアドレスイネーブル信号REがＨレベルに変化するとロウプリデコード信号X0-X3 のうち１つがＨレベルとなり、n チャネルMOS トランジスタ81abe,81abf,81abg,81abh のうちＨレベルのロウプリデコード信号をゲートに受ける１つが導通状態となり、その後マスタ昇圧信号MBが昇圧電位VPP に変化すると、n チャネルMOS トランジスタ81abe,81abf,81abg,81abh のうち導通状態となったトランジスタのゲートがブーストされて、このトランジスタに対応するローカル昇圧信号がワード線昇圧レベルに変化する。
【００７５】
次に図11を参照してメモリアレイ70およびメモリアレイ周辺回路群110 の対応関係についての説明をする。各サブメモリブロック73はビット線72baおよび72bbを有する1024(1k)のビット線対72b を備える。また、センスアンプブロック111  はビット線対72b に生じた電位差を増幅したり、ビット線72baおよび72bbの電位BLs および/BLsをビット線プリチャージ電位VBLP(=(1/2)(VCC+VSS)) にプリチャージ／イコライズするための増幅／プリチャージ／イコライズ回路111aを有する。
【００７６】
メモリアレイ周辺回路群110 は、n チャネルMOS トランジスタ112aa と112ab  とを有しビット線分離信号/BLIn に応答してビット線72b を増幅／プリチャージ／イコライズ回路111aから分離するための分離ゲート回路112a、ローカルI/O 線112ba と112bb とを有するローカルI/O 線対112b、n チャネルMOS トランジスタ112ca と112cb とを有し、コラム選択信号CSLkに応じてビット線対72b とローカルI/O 線対112bとを選択的に接続するためのローカルI/O ゲート回路112c、複数ののサブメモリブロック73が並ぶ列に共通して設けられ、グローバルI/O 線112da とグローバルI/O 線112db とを有するグローバルI/O 線対112d、およびn チャネルMOS トランジスタ112ea と112eb とを有し、選択信号SELpに応じてローカルI/O 線対112bとグローバルI/O 線対112dとを選択的に接続するためのグローバルI/O ゲート回路112eを備え、これらの分離ゲート回路112a、ローカルI/O 線対112b、ローカルI/O ゲート回路112c、グローバルI/O 線対112d、およびグローバルI/O ゲート回路112eはI/O 回路に含まれる。
【００７７】
次に図12を参照して図11に示されたメモリブロック72およびメモリアレイ周辺回路群110 の一部をさらに詳細に説明する。メモリブロック72はワード線72a とビット線対72b との交点に対応して配置され、それぞれが一方の電極にセルプレート電位VCP を受けるメモリキャパシタ72caとキャパシタ72caの他方電極とビット線72baまたは72bbとの間に接続され、ゲートがワード線72a に接続されるメモリトランジスタ72cbとを有する複数のメモリセル72c を備える。
【００７８】
また、メモリアレイ周辺回路群110 は、クロスカップル接続されボディがp チャネル共通ソース線111eに接続されたp チャネルMOS トランジスタ111ba,111bb  を有しビット線72baまたは72bbのうち電位の高い方のビット線の電位を電源電位VCC に増幅するためのp チャネルセンスアンプと、クロスカップル接続されボディがn チャネル共通ソース線111fに接続されたn チャネルMOS トランジスタ121be,121bf を有しビット線72baまたは72bbのうち電位の低い方のビット線の電位を接地電位VSS に増幅するためのn チャネルセンスアンプとを含み、分離ゲート回路112aを介して接続されるビット線対72b の電位差をセンスアンプイネーブル信号/PSEp およびNSEpに応じてp チャネルコモンソース線111eの電位PCSpおよびn チャネルコモンソース線111fの電位NCSpがそれぞれ電源電位VCC およびVSS に変化するのに応じて増幅し、ビット線の一方の電位を電源電位VCC に、他方の電位を接地電位VSS にするセンスアンプ111bを備える。
【００７９】
さらに、メモリアレイ周辺回路群110 はボディの電位が接地電位VSS に固定されプリチャージ信号PRp に応じてビット線72baおよび72bbの電位をイコライズするためのn チャネルMOS トランジスタ111ca と、ビット線供給電位線111gからボディリフレッシュ信号BREがボディリフレッシュモードを示すＨレベルのときはボディリフレッシュ電位VBR になり、ボディリフレッシュ信号BRE がＬレベルのときはビット線プリチャージ電位VBLPになるビット線供給電位VBL を受け、ボディリフレッシュ信号BRE がボディリフレッシュモードを示すＨレベルのときはプリチャージ信号PRp に応じてビット線72baおよび72bbにボディリフレッシュ電位VBR を供給し、ボディリフレッシュ信号BRE がＬレベルのときはビット線72baおよび72bbの電位をビット線プリチャージ電位VBLPにプリチャージするためのn チャネルMOS トランジスタ111cb,111cc とを有するビット線プリチャージ／イコライズ回路111cを備える。n チャネルMOS トランジスタ111cb,111cc のボディの電位も接地電位VSSに固定されている。
【００８０】
さらに、メモリアレイ周辺回路群110 はボディの電位が接地電位VSS に固定されプリチャージ信号PRp に応じて共通ソース線111eおよび111fの電位をイコライズするためのn チャネルMOS トランジスタ111da と、ボディの電位が接地電位VSS に固定され、プリチャージ信号PRp に応じて共通ソース線111eおよび111fにビット線供給電位VBL を与えるためのn チャネルMOS トランジスタ111db,111dc とを有する共通ソース線プリチャージ／イコライズ回路111dを備える。そして、センスアンプ111bおよびビット線プリチャージ／イコライズ回路111cは増幅／プリチャージ／イコライズ回路111aに含まれる。
【００８１】
また、分離ゲート回路112aに含まれるn チャネルMOS トランジスタ112aa,112ab およびグローバルI/O ゲート回路112eに含まれるn チャネルMOS トランジスタ112ea,112eb のボディの電位はいずれも接地電位VSS に固定されている。
【００８２】
次に図13を参照してセンスアンプブロック111 に含まれるセンスアンプ活性化回路111hについて説明する。センスアンプ活性化回路111hはボディの電位が電源電位VCC に固定され、p チャネルセンスアンプイネーブル信号/PSEp に応じてp チャネル共通ソース線111eの電位PCSpを電源電位VCC にしてp チャネルセンスアンプを活性化するためのp チャネルMOS トランジスタ111ha およびボディの電位が接地電位VSS に固定され、n チャネルセンスアンプイネーブル信号NSEpに応じてn チャネル共通ソース線111fの電位NCSpを接地電位VSS にしてn チャネルセンスアンプを活性化するためのn チャネルMOS トランジスタ111hb を有する。つまり、センスアンプ活性化回路111hはセンスアンプイネーブル信号/PSEp,NSEpに応じてセンスアンプを活性化させる。
【００８３】
次に図14を参照してメモリアレイ周辺回路群110 に含まれるビット線供給電位VBL を供給するするためのビット線供給電位制御回路113 について説明する。ビット線供給電位制御回路113 はボディリフレッシュ信号BRE と内部電位発生回路群10に含まれているビット線プリチャージ電位発生回路およびボディリフレッシュ電位発生回路からそれぞれビット線プリチャージ電位VBLPおよびボディリフレッシュ電位VBR とを受け、ボディリフレッシュ信号BRE がボディリフレッシュモードを示すＨレベルのときはビット線供給電位VBL をボディリフレッシュ電位VBR に、ボディリフレッシュ信号BRE がＬレベルのときはビット線供給電位VBL をビット線プリチャージ電位VBLPとする。
【００８４】
そして、ビット線供給電位制御回路113 はボディリフレッシュ信号BRE を受けてこのVCC-VSS 振幅のボディリフレッシュ信号BRE をVCC-VBR 振幅にレベル変換した信号φ0 およびこの反転信号/φ0を出力する（つまり、ボディリフレッシュ信号BRE に応答したVCC-VBR 振幅の相補信号φ0 および/φ0を出力する）レベル変換回路113a、およびレベル変換された信号φ0 および/φ0に応じてビット線供給電位VBL をビット線プリチャージ電位VBLPまたはボディリフレッシュ電位VBR にするビット線供給電位出力バッファ回路113bを有する。
【００８５】
そして、レベル変換回路113aはインバータ113aa 、p チャネルMOS トランジスタ113ab,113ac 、n チャネルMOS トランジスタ113ad 、n チャネルMOS トランジスタ113ad とでクロスカップル回路を構成するn チャネルMOS トランジスタ113ae および電源電位VCC とボディリフレッシュ電位VBR とで駆動されるインバータ113af,113ag を含む。また、ビット線供給電位出力バッファ回路113bはn チャネルMOS トランジスタ113ba および113bb を含む。
【００８６】
次に、図15を参照してブロック関係信号発生回路120 に含まれるビット線分離信号およびプリチャージ信号発生回路121 について説明する。ビット線分離信号発生回路121 はロウアドレス信号RA8,/RA8およびロウプリデコード信号X16-X27 に応じたブロック選択信号BS0-BS511 、ビット線分離指示信号/BID0-/BID1023およびプリチャージ指示信号PD0-PD515 を出力するブロックデコーダ121aと、ビット線分離指示信号/BID0-/BID1023およびボディリフレッシュ信号BRE を受け、ボディリフレッシュ信号BRE がボディリフレッシュモードを示すＨレベルのときはビット線分離信号/BLI0-/BLI1023を全て昇圧電位VPP とし、ボディリフレッシュ信号BRE がＬレベルのときはビット線分離指示信号/BID0-/BID1023に応じてビット線分離信号/BLI0-/BLI1023を変化させるビット線分離制御回路121bと、プリチャージ指示信号PD0-PD515 およびボディリフレッシュ信号BRE を受け、ボディリフレッシュ信号BRE がボディリフレッシュモードを示すＨレベルのときはプリチャージ信号PR0-PR515 を全てプリチャージを示すＨレベルとし、ボディリフレッシュ信号BRE がＬレベルのときはプリチャージ指示信号PD0-PD515 に応じてプリチャージ信号PR0-PR515 を変化させるプリチャージ制御回路121cとを有する。
【００８７】
ブロック選択信号BS0-BS511 のうちブロック選択信号BS0-BS127 はそれぞれが#0のサブメモリアレイ71の各メモリブロック72に対応し、ブロック選択信号BS128-BS255 はそれぞれが#1のサブメモリアレイ71の各メモリブロック72に対応し、ブロック選択信号BS256-BS383 はそれぞれが#2のサブメモリアレイ71の各メモリブロックに対応し、ブロック選択信号BS384-BS511 はそれぞれが#3のサブメモリアレイ71の各メモリブロック72に対応している。そして、ロウアドレス信号RA8,/RA8およびロウプリデコード信号X16-X27 に応じてブロック選択信号BS0-BS127 のうち１つが対応のメモリブロックが選択状態にされたことを示すＨレベルに変化し、同様にブロック選択信号BS128-BS255 のうち１つがＨレベルに、ブロック選択信号BS256-BS383 のうち１つがＨレベルに、ブロック選択信号BS384-BS511 のうち１つがＨレベルに変化する。例えば、(RA8,/RA8,X16,X17,X18,X19,X20,X21,X22,X23,X24,X25,X26,X27)=(L,H,H,L,L,L,H,L,L,L,H,L,L,L)のときはブロック選択信号BS0,BS128,BS256,BS384 がそれぞれＨレベルに変化する。
【００８８】
また、ブロック選択信号BSj には２つのビット線分離指示信号/BID2jおよび/BID2j+1が対応しており、したがって各メモリブロック72に対し２つのビット線分離指示信号が対応している。そして、各サブメモリアレイ71の端に位置するメモリブロック72に対応するビット線分離指示信号/BID0,/BID256,/BID512,/BID768  は対応のブロック選択信号BS0,BS128,BS256,BS384 がそれぞれ対応のメモリブロック72がＨレベルのときもＬレベルのときもVPP レベルとなる。同様に各サブメモリアレイ71の端に位置するメモリブロック72に対応するビット線分離指示信号/BID255,/BID511,/BID767,/BID1023は対応のブロック選択信号BS127,BS255,BS383,BS511 がそれぞれ対応のメモリブロック72がＨレベルのときもＬレベルのときもVPP レベルとなる。つまり、サブメモリアレイ71の両端のセンスアンプブロック111 は隣接するメモリブロック72が片側にしかないのでシェアされないためである。
【００８９】
そして、残りのビット線分離指示信号/BIDn は対応のメモリブロック72に隣接したメモリブロックが選択されるとビット線の分離を指示するＬレベルに変化する。例えば(RA8,/RA8,X16,X17,X18,X19,X20,X21,X22,X23,X24,X25,X26,X27)=(H,L,H,L,L,L,H,L,L,L,H,L,L,L)のときは各サブメモリアレイ71の端から２つめのメモリブロック72に対応したブロック選択信号BS1,BS129,BS257,BS385 がそれぞれＨレベルに変化する。このとき、選択されたメモリブロックに隣接したメモリブロックに対応したビット線分離指示信号/BID1,/BID257,/BID513,/BID769 および/BID4,/BID260,/BID516,/BID772 はビット線の分離を指示するＬレベルにされる。つまり、各サブメモリアレイ71の両端以外のセンスアンプブロック111 は隣接する２つのメモリブロック72によりシェアされているためである。
【００９０】
また、プリチャージ指示信号PD0,PD129,PD258,PD387 は各サブメモリアレイの端に位置するメモリブロック72に対応するブロック選択信号BS0,BS128,BS256,BS384 にそれぞれ対応し、プリチャージ指示信号PD128,PD257,PD386,PD515 は各サブメモリアレイの端に位置するメモリブロック72に対応するブロック選択信号BS127,BS255,BS383,BS511 にそれぞれ対応し、残りのプリチャージ指示信号PDp のそれぞれは#0のサブメモリアレイ71においては２つのブロック選択信号BSp-1,BSp に、#1のサブメモリアレイ71においては２つのブロック選択信号BSp-2,BSp-1 に、#2のサブメモリアレイ71においては２つのブロック選択信号BSp-3,BSp-2 に、#3のサブメモリアレイ71においては２つのブロック選択信号BSp-4,BSp-3 に対応する。
【００９１】
そしてプリチャージ指示信号PD0-PD515 のそれぞれは、対応したブロック選択信号の少なくとも１つが選択状態を示すＨレベルになるとプリチャージの中断を指示するＬレベルになる。例えば、(RA8,/RA8,X16,X17,X18,X19,X20,X21,X22,X23,X24,X25,X26,X27)=(H,L,H,L,L,L,H,L,L,L,H,L,L,L)のときは各サブメモリアレイ71の端から２つめのメモリブロック72に対応したブロック選択信号BS1,BS129,BS257,BS385 がそれぞれＨレベルに変化し、ブロック選択信号BS1 に対応するプリチャージ指示信号PD1,PD2 、ブロック選択信号BS129 に対応するプリチャージ指示信号PD130,PD131 、ブロック選択信号BS257 に対応するプリチャージ指示信号PD259,PD260 、およびブロック選択信号BS385 に対応するプリチャージ指示信号PD388,PD389 がプリチャージの中断を指示するＬレベルにされる。
【００９２】
そして、ビット線分離制御回路121bはビット線分離指示信号/BIDn のそれぞれに対応して設けられ、昇圧電位VPP を受けて駆動するNOR 回路121ba およびインバータ121bb を含む。そして、ボディリフレッシュ信号BRE がボディリフレッシュモードを示すＨレベルのときはビット線分離信号/BLIn は全てVPP レベルとされ、ボディリフレッシュ信号BRE がＬレベルのときはビット線分離指示信号/BIDn に応じてビット線分離信号/BLIn のうち選択されたメモリブロックに隣接したメモリブロックに対応したものがＬレベルにされる。
【００９３】
また、プリチャージ制御回路121cはプリチャージ指示信号PDp のそれぞれに対応して設けられるNOR 回路121ca およびインバータ121cb を含む。そして、ボディリフレッシュ信号BRE がボディリフレッシュモードを示すＨレベルのときはプリチャージ信号PRp は全てプリチャージを示すＨレベルとされ、ボディリフレッシュ信号BRE がＬレベルのときはプリチャージ指示信号PDp に応じてプリチャージ信号PRp のうち選択されたメモリブロックに対応したものがＬレベルにされる。
【００９４】
次に図16を参照してブロック関係信号発生回路120 に含まれるセンスアンプイネーブル信号発生回路122 について説明する。センスアンプイネーブル信号発生回路122 はロウアドレスイネーブル信号REがＨレベルに変化してから所定時間経過してからＨレベルに変化するマスタn チャネルセンス信号MNS およびマスタn  チャネルセンス信号MNS がＨレベルに変化した後Ｈレベルに変化するマスタp チャネルセンス信号MPS を発生するマスタセンス信号発生回路122a、およびセンスアンプイネーブル信号/PSEp,NSEpのそれぞれに対応して設けられるパーシャルセンスアンプイネーブル信号発生回路122bを有する。
【００９５】
そして、パーシャルセンスアンプイネーブル信号発生回路122bはプリチャージ指示信号PDp 、マスタn チャネルセンス信号MNS 、マスタp チャネルセンス信号MPS およびボディリフレッシュ信号BRE を受け、ボディリフレッシュ信号BRE がボディリフレッシュモードを示すＨレベルのとき、他の入力信号のレベルによらずp チャネルセンスアンプイネーブル信号/PSEp およびn チャネルセンスアンプイネーブル信号NSEpをそれぞれディスエーブルを示すＨレベルおよびＬレベルにし、ボディリフレッシュ信号BRE がＬレベルのとき、プリチャージ指示信号PDp がプリチャージの中断を指示するＬレベルであるとマスタn チャネルセンス信号MNS がＨレベルに変化するのに応じてn チャネルセンスアンプイネーブル信号NSEpをイネーブルを示すＨレベルに変化させ、その後マスタp チャネルセンス信号MPS がＨレベルに変化するのに応じてp チャネルセンスアンプイネーブル信号/PSEp をイネーブルを示すＬレベルに変化させる。
【００９６】
したがって、ボディリフレッシュ信号BRE がＬレベルのときは516 のp チャネルセンスアンプイネーブル信号/PSEp のうち選択されたメモリブロックに対応した４つがp チャネルセンスアンプをイネーブルとするＬレベルに、516 のn チャネルセンスアンプイネーブル信号NSEpのうち選択されたメモリブロックに対応した４つがn チャネルセンスアンプをイネーブルとするＨレベルにされる。
【００９７】
例えば、(RA8,/RA8,X16,X17,X18,X19,X20,X21,X22,X23,X24,X25,X26,X27)=(H,L,H,L,L,L,H,L,L,L,H,L,L,L)のときは各サブメモリアレイ71の端から２つめのメモリブロック72に対応したブロック選択信号BS1,BS129,BS257,BS385 がそれぞれＨレベルに変化し、ブロック選択信号BS1 に対応するp チャネルセンスアンプイネーブル信号/PSE1,/PSE2 、ブロック選択信号BS129 に対応するp チャネルセンスアンプイネーブル信号/PSE130,/PSE131 、ブロック選択信号BS257 に対応するp チャネルセンスアンプイネーブル信号/PSE259,/PSE260 、およびブロック選択信号BS385 に対応するp チャネルセンスアンプイネーブル信号/PSE388,/PSE389 がp チャネルセンスアンプをイネーブルとするＬレベルにされ、ブロック選択信号BS1 に対応するn チャネルセンスアンプイネーブル信号NSE1,NSE2 、ブロック選択信号BS129 に対応するn チャネルセンスアンプイネーブル信号NSE130,NSE131 、ブロック選択信号BS257 に対応するn チャネルセンスアンプイネーブル信号NSE259,NSE260 、およびブロック選択信号BS385 に対応するn チャネルセンスアンプイネーブル信号NSE388,NSE389 がn チャネルセンスアンプをイネーブルとするＨレベルにされる。  パーシャルセンスアンプイネーブル信号発生回路122bのそれぞれは、インバータ122baa、NAND回路122babおよび122bacを含みプリチャージ指示信号PDp 、マスタn チャネルセンス信号MNS およびマスタp チャネルセンス信号MPS を受けてプリチャージ指示信号PDp がプリチャージの中断を指示するＬレベルであるとマスタn チャネルセンス信号MNS がＨレベルに変化するのに応じてローカルn チャネルセンス信号LNSpをＬレベルに変化させ、その後マスタp チャネルセンス信号MPS がＨレベルに変化するのに応じてローカルp チャネルセンス信号LPSpをＬレベルに変化させるローカルセンス信号発生回路122ba を有する。
【００９８】
また、パーシャルセンスアンプイネーブル信号発生回路122bのそれぞれは、NOR 回路122bba、インバータ122bbb、NOR 回路122bbc、およびインバータ122bbd,122bbe を含みボディリフレッシュ信号BRE 、ローカルn チャネルセンス信号LNSpおよびマスタp チャネルセンス信号LPSpを受けてボディリフレッシュ信号BRE がボディリフレッシュモードを示すＨレベルのときはローカルn チャネルセンス信号LNSpおよびマスタp チャネルセンス信号LPSpに依存せずにp チャネルセンスアンプイネーブル信号/PSEp およびn チャネルセンスアンプイネーブル信号NSEpをそれぞれディスエーブルを示すＨレベルおよびＬレベルにし、ボディリフレッシュ信号BRE がＬレベルのときはp チャネルセンスアンプイネーブル信号/PSEp およびn チャネルセンスアンプイネーブル信号NSEpをそれぞれローカルn チャネルセンス信号LNSpおよびマスタp チャネルセンス信号LPSpに応じて変化させるセンスアンプイネーブル信号制御回路122bb を有する。
【００９９】
次に図17を参照してメモリセル72c の構造について説明する。図17は隣接した２つのメモリセル72c をビット線方向に沿って切断した断面図であり、SOI(Silicon On Insulator) 基板510 はシリコンからなる半導体基板511 、半導体基板511 上に形成されたシリコン酸化物からなる絶縁層512 、および絶縁層512 上に形成されたシリコンからなる半導体層513 を含む。メモリセル72c におけるn チャネルMOS トランジスタ72cbは、半導体層513 に設けられるn 型の一方のソース／ドレイン72cba と、半導体層513 に一方のソース／ドレイン72cba と離隔して設けられたn 型の他方のソース／ドレイン72cbb と、半導体層513 に設けられ、一方および他方のソース／ドレイン72cba および72cbb によって挟まれたp 型のボディ72cbc と、ボディ72cbc 上に形成されたシリコン酸化物からなるゲート絶縁膜72cbd と、ゲート絶縁膜72cbd を介してボディ72cbc に対向して設けられ、ワード線72a の一部で形成されるゲート72cbe とを含む。隣接した２つのn チャネルMOS トランジスタ72c の他方のソース／ドレイン72cbb は共通して設けられている。
【０１００】
また、半導体層513 における２つのn チャネルMOS トランジスタ72cbが形成された領域は、半導体層513 を選択的に酸化して形成されたLOCOS(LOCal Oxdation of Silicon)酸化膜513aによって図示されていない隣接したメモリセル72c におけるn チャネルMOS トランジスタ72cbと絶縁されている。さらに、メモリセル72c におけるキャパシタ72caはn チャネルMOS トランジスタ72cbの一方のソース／ドレイン72cba に接続され、n 型のポリシリコンからなり、キャパシタ72caの電極となるストレージノード72caa と、ストレージノード72caa 上に形成され、シリコン酸化膜およびシリコン窒化膜の複合膜からなる誘電膜72cab と、セルプレート電位VCP が与えられ、ストレージノード72caa に誘電膜72cab を介して対向して設けられ、n 型のポリシリコンからなり、キャパシタ72caの電極となるセルプレート72cac とを含む。
【０１０１】
また、ビット線72ba(72bb)はアルミニウムからなり、n 型のポリシリコンからなるパッド72baa を介してn チャネルMOS トランジスタ72c の他方のソース／ドレイン72cbb に接続される。そして、n チャネルMOS トランジスタ72cbのゲートとキャパシタ72caのストレージノード72caa およびパッド72baa とはシリコン酸化物からなる層間絶縁膜521 および523 により絶縁されている。さらに、セルプレート72cac とパッド72baa とはシリコン酸化物からなる層間絶縁膜524 により絶縁されている。さらにまた、ビット線72b とパッド72baa とは層間絶縁膜525  に形成されたコンタクトホール525aを介して接続されている。また、ワード線72a の上層部72aaはアルミニウムで形成され、一部がn チャネルMOS トランジスタ72cbのゲート72cbe を構成するポリシリコンで形成される下層部と所定の間隔ごとに接続されてワード線72a の抵抗を低下させている。そして、上層部72aaはシリコン酸化物からなる層間絶縁膜526 により絶縁されている。
【０１０２】
また、シリコン酸化物からなる絶縁膜522 上に位置しているワード線72a の下層部72abは、ここでは図示されていない隣接したメモリセル72c のn チャネルMOS トランジスタ72cbのゲートとなる。
【０１０３】
次に図18を参照して以上のように構成されたDRAM DM の通常の読み出し／書き込み動作（リード／ライトサイクル）について説明する。まず、外部ロウアドレスストローブ信号ext/RAS が図18の(a) に示されるようにスタンバイ状態を示すＨレベルとなっている時刻t0以前ではロウアドレスイネーブル信号REは図18の(f) に示されるようにＬレベルとなっている。従って、ローカル昇圧信号LB0-LB3 は図18の(i) に示されるように全てＬレベルに、ワード線72a の電位WLt は図18の(j) に示されるように全て接地電位VSS になっており、メモリセル72c におけるn チャネルMOS トランジスタ72cbは非導通状態となりメモリセル72c はデータを保持した状態を保っている。
【０１０４】
また、ビット線分離信号/BLIn は図18の(h) に示されるように全て昇圧電位VPP で、全ビット線対72b が対応するセンスアンプ111bおよびビット線プリチャージ／イコライズ回路111cに接続された状態となっており、さらに、プリチャージ信号PRp は図18の(g) に示されるように全てＨレベルとなっており、ボディリフレッシュ信号BRE は図18の(e) に示されるようにＬレベルでビット線供給電位制御回路113 はビット線供給電位VBL をビット線プリチャージ電位VBLPにしているので、ビット線プリチャージ／イコライズ回路111cはビット線72baおよび72bbの電位BLs,/BLs(s=0,1,・・・,1023)を図18の(p) に示されるように(1/2)(VCC+VSS)のビット線プリチャージ電位VBLPにプリチャージおよびイコライズしており、共通ソース線プリチャージ／イコライズ回路111dは共通ソース線111eおよび111fの電位PCSpおよびNCSpを図18の(n) に示されるようにビット線プリチャージ電位VBLPにプリチャージおよびイコライズしている。
【０１０５】
また、センスアンプイネーブル信号/PSEp およびNSEpは図18の(m) に示されるようにそれぞれＨレベルおよびＬレベルとなっているため、センスアンプ活性化回路111hにおけるp チャネルMOS トランジスタ111ha およびn チャネルMOS トランジスタ111hb は非導通状態となっており、p チャネル共通ソース線111eの電位PCSpおよびn チャネル共通ソース線111fの電位NCSpは共に図18の(n) に示されるようにビット線プリチャージ電位VBLPなので、センスアンプ111bは全て非活性化されている。
【０１０６】
さらに、コラム選択信号CSLkは図18の(q) に示されるように全てＬレベルで、このコラム選択信号CSLkを受けるローカルI/O ゲート回路112cにおけるn チャネルMOS トランジスタ112ca および112cb は全て非導通状態となり、ビット線対72b とローカルI/O 線対112bとが分離され、選択信号SELpも図18の(k) に示されるように全てＬレベルで、この選択信号SELpを受けるグローバルI/O ゲート回路112eにおけるn チャネルMOS トランジスタ112ea および112eb が共に非導通状態となり、ローカルI/O 線対112bとグローバルI/O 線対112dとが分離されている。このとき、入出力バッファ140 は書き込み／読み出し制御回路130 により非活性化されているので出力されているデータDqは図18の(r) に示されるようにハイインピーダンス状態となっている。
【０１０７】
そして、ロウアドレスストローブ信号ext/RAS が図18の(a) に示されるように時刻t0でＬレベルに変化すると、/RASバッファ20から出力されるロウアドレスストローブ信号/RASもＬレベルとなり、アドレスバッファ50はリフレッシュ制御回路40から出力されるCBR 制御信号CBR が図18の(d) に示すようにＬレベルのままなので、アドレス信号Aiを取り入れた後ラッチし、ロウアドレスイネーブル信号REが図18の(f) に示されるように時刻t1でＨレベルに変化するのに応じてロウアドレス信号RAi,/RAiをラッチしたアドレス信号Aiに応じた論理レベルにする。
【０１０８】
そして、ビット線分離信号およびプリチャージ信号発生回路121 はロウアドレス信号RA8,/RA8およびロウプリデコード信号X16-X27 に応じた（つまりロウアドレス信号RA8,/RA8-RA14,/RA14 に応じた）プリチャージ信号PRp を図18の(g) に示されるようにＬレベルに変化させ、これを受けてロウアドレス信号RA8,/RA8およびロウプリデコード信号X16-X27 により選択されたメモリブロック72に対応したビット線プリチャージ／イコライズ回路111cはビット線72baおよび72bbのプリチャージおよびイコライズを中断し、選択されたメモリブロック72に対応した共通ソース線プリチャージ／イコライズ回路111dも共通ソース線111eおよび111fのプリチャージおよびイコライズを中断する。
【０１０９】
また、ビット線分離信号およびプリチャージ信号発生回路121 は図18の(h) に示されるように時刻t2でロウアドレス信号RA8,/RA8-RA14,/RA14 により選択されたメモリブロック72に対応したビット線分離信号/BLIn を昇圧電位VPP のまま維持し、選択されたメモリブロック72に隣接したメモリブロック72に対応したビット線分離信号/BLIn をＬレベルに立ち下げ、隣接したメモリブロック72に含まれるビット線対72b は分離ゲート回路112aによりセンスアンプ111bおよびビット線プリチャージ／イコライズ回路111cから分離される。
【０１１０】
さらに、ブロック関係信号発生回路120 はロウアドレス信号RA8,/RA8-RA14 により選択されたメモリブロック72に対応した選択信号SELpを図18の(k) に示されるようにＨレベルに変化させ、グローバルI/O ゲート回路112eを介して選択されたメモリブロック72に対応したローカルI/O 線対112bとこのローカルI/O 線対112bに対応したグローバルI/O 線対112dとが接続される。
【０１１１】
そして、ローカル昇圧信号LB0-LB3 のうちロウアドレス信号RA0,/RA0,RA1,/RA1 により選択された１つが図18の(i) に示されるように時刻t3で電源電位VCC よりも高いワード線昇圧レベルに変化すると、ロウアドレス信号RAi,/RAiに応じて選択されたワード線72a （各サブメモリアレイ71からメモリブロック72が1 ブロックづつ選択され、各選択メモリブロック72からワード線72a が1 本づつ選択される）の電位WLt が図18の(g) に示されるようにワード線昇圧電位に向けて上昇する。
【０１１２】
そして、選択されたワード線72a のそれぞれに接続された8k個のメモリセル72c におけるn チャネルMOS トランジスタ72cbが導通状態となり、キャパシタ72caの他方電極とビット線72baまたは72bbとの間で電荷の授受が行われ、ビット線72baまたは72bbの電位BLs,/BLsが図18の(p) に示されるようにメモリセル72c におけるキャパシタ72caに記憶されていたＨレベルまたはＬレベルのデータに応じてビット線プリチャージ電位VBLPよりもわずかに上昇または下降する（図ではＬレベルのデータが記憶されていた場合を示している）。
【０１１３】
そして選択されたメモリブロック72に対応したn チャネルセンスアンプイネーブル信号NSEpが図18の(m) に示されるように時刻t4でＨレベルになると、このセンスアンプイネーブル信号NSEpを受けるセンスアンプ活性化回路111hにおけるn チャネルMOS トランジスタ111hb が導通状態となり、n チャネル共通ソース線111fの電位NCSpが図18の(n) に示されるように接地電位VSS に向けて低下することで、センスアンプ111bにおけるn チャネルMOS トランジスタ111bc および111bd を含むn チャネルセンスアンプがビット線72baまたは72bbのうちのわずかに電位の低かった方の電位BLs または/BLsを図18の(p) に示されるように接地電位VSS に向けて低下させる。
【０１１４】
その後、選択されたメモリブロック72に対応したp チャネルセンスアンプイネーブル信号/PSEp が図18の(m) に示されるように時刻t5でＬレベルとなると、このセンスアンプイネーブル信号/PSEp を受けるセンスアンプ活性化回路111hにおけるp チャネルMOS トランジスタ111ha が導通状態となり、p チャネル共通ソース線111eの電位PCSpが図18の(n) に示されるように電源電位VCC に向けて上昇することで、センスアンプ111bにおけるp チャネルMOS トランジスタ111ba および111bb を含むp チャネルセンスアンプがビット線72baまたは72bbのうちのわずかに電位の高かった方の電位BLs または/BLsを図18の(p) に示されるように電源電位VCC に向けて上昇させる。
【０１１５】
このようにしてビット線対72b に生じたわずかな電位差がセンスアンプ111bにより増幅された後、コラムアドレスストローブ信号ext/CAS が図18の(b) に示されるように時刻t6でＬレベルに立ち下げられると、/CASバッファ30から出力されるコラムアドレスストローブ信号/CASもＬレベルとなり、これを受けるアドレスバッファ50はアドレス信号Aiをラッチしてコラムアドレス信号CAi,/CAiをラッチしたアドレス信号Aiに応じた論理レベルにし、コラムアドレス信号CAi,/CAiに応じて選択されたコラム選択信号CSLk（サブメモリブロック73の列のそれぞれで1 つのコラム選択信号CSLkが選択される）が図18の(q) に示されるように時刻t7でＨレベルとなり、Ｈレベルとなったコラム選択信号CSLkに対応するビット線対72b が対応するローカルI/O 線対112bにローカルI/O ゲート回路112cにより選択接続され、センスアンプ111bにより増幅されたビット線対72b の電位差がローカルI/O 線対112bを介してグローバルI/O 線対112dに伝達される。  さらに、入出力バッファ140 はライトコントロール信号/WがＨレベルで外部アウトプットイネーブル信号ext/OEがＬレベルならば、書き込み／読み出し制御回路130 によりデータを出力するように活性化され、グローバルI/O 線対112dから伝達されるメモリセルに記憶されていたデータのうち、データ選択信号DSm で選択されたデータに応じて32ビットのデータDqを図18の(r) に示されるように時刻t8で出力する。また、入出力バッファ140 はライトコントロール信号/WがＬレベルで外部アウトプットイネーブル信号ext/OEがＨレベルならば、書き込み／読み出し制御回路130 によりデータを入力するように活性化され、128 対のグローバルI/O 線対112dのうち、データ選択信号DSm で選択された32対のグローバルI/O 線対112dのそれぞれに、図18の(s) に示されるように入力された32ビットのデータDqのそれぞれに対応する電位を与えることでこのグローバルI/O 線対112dに接続されたローカルI/O 線対112bおよびビット線対72b を介して32のメモリセル72c にデータの書き込みが行われる。
【０１１６】
そして、外部ロウアドレスストローブ信号ext/RAS が図18の(a) に示されるように時刻t9でＨレベルにされると、これに応じてロウアドレスイネーブル信号REが図18の(f) に示されるようにＬレベルとなり、ワード線72a の電位WLt は図18の(j) に示されるように全てＬレベルに、ビット線分離信号/BLIn は図18の(h) に示されるように全てVPP レベルに、ローカル昇圧信号LB0-LB3 は図18の(i) に示されるように全てＬレベルに、選択信号SELpは図18の(k) に示されるように全てＬレベルに、コラムセレクト信号CSLkは図18の(q) に示されるように全てＬレベルに、センスアンプイネーブル信号/PSEp およびNSEpは図18の(m) に示されるようにそれぞれ全てＨレベルおよびＬレベルになる。
【０１１７】
また、プリチャージ信号PRp は図18の(g) に示されるように全てＨレベルとなり、このプリチャージ信号PRp を受けるビット線プリチャージ／イコライズ回路111cによりビット線対72b の電位BLs,/BLsが図18の(p) に示すようにビット線プリチャージ電位VBLPにプリチャージおよびイコライズされ、プリチャージ信号PRp を受ける共通ソース線プリチャージ／イコライズ回路111dにより共通ソース線111eおよび111fの電位PCSpおよびNCSpが図18の(n) に示すようにビット線プリチャージ電位VBLPにプリチャージおよびイコライズされる。
【０１１８】
次に、DRAM DM のCBR リフレッシュ動作について図19を参照して説明する。ここでは前のCBR リフレッシュサイクルでボディリフレッシュモードに設定されていない（つまり、CBR リフレッシュサイクルの始めにリフレッシュアドレスがインクリメントされる）場合について説明する。前のCBR リフレッシュサイクルでボディリフレッシュモードに設定される場合については、リフレッシュアドレス信号がインクリメントされない点を除いては前のCBR リフレッシュサイクルでボディリフレッシュモードに設定されていない場合と同様に動作する。
【０１１９】
まず、外部ロウアドレスストローブ信号ext/RAS がＬレベルに変化するよりも前にext/CAS が図19の(b) に示されるように時刻t0でＬレベルに変化し、外部ロウアドレスストローブ信号ext/RAS が図19の(a) に示されるように時刻t1でＬレベルに変化すると、これに応じてCBR 検知信号CBR が図19の(d) に示されるようにＨレベルに変化する。アドレスバッファ50はロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CASの順にＬレベルに変化してないため、アドレス信号Aiをラッチせずコラムアドレス信号CAi,/CAiを全てＬレベルとするので、コラムデコーダ100 から出力されるコラム選択信号CSLkは図19の(q) に示されるようにＬレベルに固定される。また、ＨレベルのCBR 検知信号CBR を受けてブロック関係信号発生回路120 はローカルI/O 線対112bとグローバルI/O 線対112dを接続するための選択信号SELpを全て図19の(k) に示されるようにＬレベルに固定する。
【０１２０】
また、CBR 検知信号CBR がＨレベルに変化したのに応じてリフレッシュアドレス信号REFAi が図19の(c) に示されるようにインクリメントされる。そして、ボディリフレッシュ信号BRE は図19の(e) に示されるようにＬレベルに維持されたままなので、外部ロウアドレスストローブ信号ext/RAS がＬレベルに変化したのに応じて、ロウアドレスイネーブル信号REが図19の(f) に示されるように時刻t2でＨレベルに変化する。アドレスバッファ50はCBR 検知信号CBR がＨレベルなので、ロウアドレスイネーブル信号REがＨレベルに変化したのに応じてロウアドレス信号RAi,/RAiをリフレッシュ制御回路40から発生されるリフレッシュアドレス信号REFAi に応じた論理レベルにする。
【０１２１】
そして、ビット線分離信号およびプリチャージ信号発生回路121 はロウアドレス信号RA8,/RA8およびロウプリデコード信号X16-X27 に応じた（つまりロウアドレス信号RA8,/RA8-RA14,/RA14 に応じた）プリチャージ信号PRp を図19の(g) に示されるようにＬレベルに変化させ、これを受けてロウアドレス信号RA8,/RA8およびロウプリデコード信号X16-X27 により選択されたメモリブロック72に対応したビット線プリチャージ／イコライズ回路111cはビット線72baおよび72bbのプリチャージおよびイコライズを中断し、選択されたメモリブロック72に対応した共通ソース線プリチャージ／イコライズ回路111dも共通ソース線111eおよび111fのプリチャージおよびイコライズを中断する。
【０１２２】
また、ビット線分離信号およびプリチャージ信号発生回路121 は図19の(h) に示されるように時刻t3でロウアドレス信号RA8,/RA8-RA14,/RA14 により選択されたメモリブロック72に対応したビット線分離信号/BLIn を昇圧電位VPP のまま維持し、選択されたメモリブロック72に隣接したメモリブロック72に対応したビット線分離信号/BLIn をＬレベルに立ち下げ、隣接したメモリブロック72に含まれるビット線対72b は分離ゲート回路112aによりセンスアンプ111bおよびビット線プリチャージ／イコライズ回路111cから分離される。
【０１２３】
そして、ローカル昇圧信号LB0-LB3 のうちロウアドレス信号RA0,/RA0,RA1,/RA1 により選択された１つが図19の(i) に示されるように時刻t4で電源電位VCC よりも高いワード線昇圧レベルに変化すると、ロウアドレス信号RAi,/RAiに応じて選択されたワード線72a （各サブメモリアレイ71からそれぞれ1 つのメモリブロック72が選択され、各選択メモリブロック72からワード線72a が1 本づつ選択される）の電位WLt が図19の(g) に示されるようにワード線昇圧電位に向けて上昇する。
【０１２４】
そして、選択されたワード線72a のそれぞれに接続された8k個のメモリセル72c におけるn チャネルMOS トランジスタ72cbが導通状態となり、キャパシタ72caの他方電極とビット線72baまたは72bbとの間で電荷の授受が行われ、ビット線72baまたは72bbの電位BLs,/BLsが図19の(p) に示されるようにメモリセル72c におけるキャパシタ72caに記憶されていたＨレベルまたはＬレベルのデータに応じてビット線プリチャージ電位VBLPよりもわずかに上昇または下降する（図ではＬレベルのデータが記憶されていた場合を示している）。
【０１２５】
そして選択されたメモリブロック72に対応したn チャネルセンスアンプイネーブル信号NSEpが図19の(m) に示されるように時刻t5でＨレベルになると、このセンスアンプイネーブル信号NSEpを受けるセンスアンプ活性化回路111hにおけるn チャネルMOS トランジスタ111hb が導通状態となり、n チャネル共通ソース線111fの電位NCSpが図19の(n) に示されるように接地電位VSS に向けて低下することで、センスアンプ111bにおけるn チャネルMOS トランジスタ111bc および111bd を含むn チャネルセンスアンプがビット線72baまたは72bbのうちのわずかに電位の低かった方の電位BLs または/BLsを図19の(p) に示されるように接地電位VSS に向けて低下させる。
【０１２６】
その後、選択されたメモリブロック72に対応したp チャネルセンスアンプイネーブル信号/PSEp が図19の(m) に示されるように時刻t6でＬレベルとなると、このセンスアンプイネーブル信号/PSEp を受けるセンスアンプ活性化回路111hにおけるp チャネルMOS トランジスタ111ha が導通状態となり、p チャネル共通ソース線111eの電位PCSpが図19の(n) に示されるように電源電位VCC に向けて上昇することで、センスアンプ111bにおけるp チャネルMOS トランジスタ111ba および111bb を含むp チャネルセンスアンプがビット線72baまたは72bbのうちのわずかに電位の高かった方の電位BLs または/BLsを図19の(p) に示されるように電源電位VCC に向けて上昇させる。
【０１２７】
このようにしてビット線対72b に生じたわずかな電位差がセンスアンプ111bにより増幅された後、外部ロウアドレスストローブ信号ext/RAS が図19の(a) に示されるように時刻t7でＨレベルにされると、これに応じてロウアドレスイネーブル信号REが図19の(f) に示されるようにＬレベルとなり、ワード線72a の電位WLt は図19の(j) に示されるように全てＬレベルになり、選択されたワード線72a  に接続されたメモリセル72c にＨレベルまたはＬレベルのデータが再記憶される。また、ロウアドレスイネーブル信号REがＬレベルに変化したのに応じてビット線分離信号/BLIn は図19の(h) に示されるように全てVPP レベルに、ローカル昇圧信号LB0-LB3 は図19の(f) に示されるように全てＬレベルに、センスアンプイネーブル信号/PSEp およびNSEpは図19の(m) に示されるようにそれぞれ全てＨレベルおよびＬレベルになる。
【０１２８】
また、プリチャージ信号PRp は図19の(g) に示されるように全てＨレベルとなり、このプリチャージ信号PRp を受けるビット線プリチャージ／イコライズ回路111cによりビット線対72b の電位BLs,/BLsが図19の(p) に示されるようにビット線プリチャージ電位VBLPにプリチャージおよびイコライズされ、プリチャージ信号PRp を受ける共通ソース線プリチャージ／イコライズ回路111dにより共通ソース線111eおよび111fの電位PCSpおよびNCSpが図19の(n) に示されるようにビット線プリチャージ電位VBLPにプリチャージおよびイコライズされ、通常のCBR リフレッシュサイクルが終了する。
【０１２９】
次に、DRAM DM のボディリフレッシュ動作について図20を参照して説明する。まず、外部ロウアドレスストローブ信号ext/RAS がＬレベルに変化するよりも前にext/CAS が図20の(b) に示されるように時刻t0でＬレベルに変化した後、外部ロウアドレスストローブ信号ext/RAS が図20の(a) に示されるように時刻t1でＬレベルに変化してから、CBR 検知信号CBR が図20の(d) に示されるようにＨレベルに変化し、リフレッシュアドレス信号REFAi が図20の(c) に示されるようにインクリメントされるまでは、図19を参照して説明した通常のCBR リフレッシュサイクルと同様に動作する。
【０１３０】
そして、ボディリフレッシュ信号BRE がリフレッシュアドレス信号REFAi のインクリメントに応じて図20の(c) に示されるように時刻t2でＨレベルに変化すると、ビット線供給電位制御回路113 はビット線供給電位VBL をビット線プリチャージ電位VBLPからボディリフレッシュ電位VBL に変化させる。また、ボディリフレッシュ信号BRE がＨレベルに変化したのに応じてロウアドレスイネーブル信号REは図20の(f) に示されるようにＬレベルに維持され、ローカル昇圧信号LB0-LB3 も図20の(i) に示されるように全てＬレベルに維持される。さらに、ボディリフレッシュ信号BRE がＨレベルに変化したのに応じてプリチャージ信号PRp は図20の(g) に示されるように全てＨレベルに維持され、ビット線分離信号/BLIn は図20の(h) に示されるように全て昇圧電位VPP に維持され、センスアンプイネーブル信号/PSEp およびNSEpは図20の(m) に示されるようにそれぞれ全てＨレベルおよびＬレベルに維持される。さらにまた、ワード線の電位WLt はローカル昇圧信号LB0-LB3 が全てＬレベルに維持されるため図20の(j) に示されるように全てＬレベルとされたままとなる。
【０１３１】
したがって、共通ソース線プリチャージ／イコライズ回路111dはＨレベルのプリチャージ信号PRp とボディリフレッシュ電位VBR にされたビット線供給電位VBR を受けて共通ソース線111eおよび111fの電位PCSpおよびNCSpを図20の(n) に示されるようにボディリフレッシュ電位VBR にする。また、ビット線プリチャージ／イコライズ回路111dもＨレベルのプリチャージ信号PRp とボディリフレッシュ電位VBR にされたビット線供給電位VBR を受けてビット線対72b の電位BLs,/BLsを図20の(p) に示されるように全てボディリフレッシュ電位VBR にする。すると全メモリセル72c におけるn チャネルMOS トランジスタ72cbの他方のソース／ドレイン72cbb にはボディリフレッシュ電位VBR が与えられて、n チャネルMOS トランジスタ72cbにおける多数キャリアが蓄積して電位の上昇しているボディ72cbc と他方のソース／ドレイン72cbb との間で順方向バイアス電圧が与えられる形となり、ボディ72cbc に蓄積されたキャリアが他方のソース／ドレイン72cbb を介してビット線72baおよびビット線72bbに移動してボディ72cbc の電位が低下しボディリフレッシュが実行される。
【０１３２】
ここで、ボディリフレッシュ電位VBR がＬレベルとなっているワード線72a の電位WLtよりもn チャネルMOS トランジスタ72cbのしきい値電圧Vth （例えば1.0V）以上低いとn チャネルMOS トランジスタ72cbが導通状態となってキャパシタ72caのストレージノード72caa に格納されているデータが破壊されてしまうので、ボディリフレッシュ電位VBR はVSS-Vth よりも高く、VSS よりも低い電位が好ましい。
【０１３３】
そして、ロウアドレスストローブ信号ext/RAS が図20の(a) に示されるように時刻t3でＨレベルに変化すると、これに応じてCBR 検知信号CBR が図20の(d) に示されるようにＬレベルに変化する。また、CBR 検知信号CBR がＬレベルに変化したのに応じてボディリフレッシュ信号BRE が図20の(e) に示されるようにＬレベルに変化し、これに応じてビット線供給電位VBL はボディリフレッシュ電位VBR からビット線プリチャージ電位VBLPに変化するので、共通ソース線111eおよび111fの電位PCSpおよびNCSpは図20の(n) に示されるように全てビット線プリチャージ電位VBLPに変化し、ビット線対72b の電位BLS,/BLSも図20の(p) に示されるように全てビット線プリチャージ電位VBLPに変化し、ボディリフレッシュ動作が完了する。
【０１３４】
以上のようにこの実施の形態１ではDRAM DM がボディリフレッシュモードを有し、メモリセル72c に含まれるn チャネルMOS トランジスタ72cbのボディ72cbc  に蓄積された多数キャリアを排出するため、メモリセル72c のデータ保持時間が長くなる。
【０１３５】
また、メモリセル72c のデータ保持時間が長くなることにより、例えばボディリフレッシュモードを有していないDRAMではリフレッシュピリオドが2 μsec であるところを4 μsec に伸ばすことができるので、これによって一定時間当たりのリフレッシュに要する電力を低減でき、低消費電力のDRAMを得ることができる。
【０１３６】
さらに、ビット線プリチャージ／イコライズ回路111cを利用して複数のメモリセル72cのボディリフレッシュを同時にするので、ボディリフレッシュが高速に行える。またビット線対72b にボディリフレッシュ電位VBR を与える回路を、ビット線対72b をビット線プリチャージ電位VBLPにプリチャージおよびイコライズするためのビット線プリチャージ／イコライズ回路111cで流用しているので回路面積の増大が抑制されている。また、ビット線プリチャージ電位VBLPおよびボディリフレッシュ電位VBR を伝達する配線をビット線供給電位VBL を伝達するビット線供給電位線111gで共有しているので配線面積の増大も抑制されている。
【０１３７】
さらにまた、ボディリフレッシュモードの設定と通常のCBR リフレッシュモードの設定を同じCBR タイミングで行えるので、ボディリフレッシュモードに設定するための複雑な操作が必要なく、ボディリフレッシュモードに設定するために新たに入力ピンを追加する必要もない。
【０１３８】
さらに、ボディリフレッシュモードの設定と通常のCBR リフレッシュモードの設定が同じCBR タイミングで行われても、ボディリフレッシュモードに設定されたCBR リフレッシュサイクル直後のCBR リフレッシュサイクルではインクリメントされないままのリフレッシュアドレス信号で通常のCBR リフレッシュ動作が行われるので、リフレッシュアドレスがボディリフレッシュ動作を行ったことでとばされることがない。
【０１３９】
なお、この実施の形態１においてはボディリフレッシュ電位VBR を負の電位としたが、負の電位に代えて接地電位VSS にしても負の電位ほどではないにしても、ボディにたまった多数キャリアを排出することができる。この場合は内部電位発生回路群10におけるボディリフレッシュ電位VBR を発生する回路を設けなくてもボディリフレッシュ電位VBR を伝達する配線に接地電位VSS を与えるだけで良いので、回路面積の増大を抑制できる。
【０１４０】
実施の形態２．
次にこの発明の他の実施の形態であるDRAMについて図21から図26に基づき説明する。この実施の形態２におけるDRAMと実施の形態１におけるDRAMとの間で異なる点は、まず実施の形態１ではボディリフレッシュ時にビット線供給電位VBL をボディリフレッシュ電位VBR にしてビット線プリチャージ／イコライズ回路111cを介してビット線対72b にボディリフレッシュ電位VBR を与えていたのに対し、この実施の形態２ではビット線供給電位VBL はビット線プリチャージ電位VBLPに固定され、n チャネル共通ソース線111fの電位NCSpをボディリフレッシュ電位VBR にしてセンスアンプ111bによりビット線対72b に含まれるビット線72baまたは72bbの一方にボディリフレッシュ電位VBR を与えている点である。
【０１４１】
また、ボディリフレッシュモードの設定のされ方についても、実施の形態１ではCBR タイミングでボディリフレッシュモードに設定されていたのに対し、この実施の形態２ではアドレスピンを介してアドレス信号A1が通常のＨレベルよりも高いスーパＨレベルにされることでボディリフレッシュモードに設定される点でも異なる。以下、これらの相違点に基づき実施の形態１と異なる回路について説明する。
【０１４２】
まず図21を参照してDRAM DM の全体構成中の図1 に示された実施の形態１におけるDRAM DM と異なる点について説明する。この実施の形態２におけるDRAM DM  のリフレッシュ制御回路40はロウアドレスストローブ信号/RASおよびコラムアドレスストローブ信号/CASに加えて外部からアドレスピンおよびアドレスパッドを介してアドレス信号A1を受け、ロウアドレスストローブ信号/RASがＨレベルからＬレベルへ変化する前にコラムアドレスストローブ信号/CASがＨレベルからＬレベルに変化するCBR タイミングを検知するとＨレベルとなるCBR 検知信号CBR 、アドレス信号A1が通常のＨレベルよりも高いスーパＨレベルになるとＨレベルに変化するボディリフレッシュ信号BRE 、およびCBR 検知信号CBR がCBR タイミングを検知したＨレベルに変化するのに応じてインクリメントされるリフレッシュアドレス信号REFA0-REFA14を出力する。
【０１４３】
また、アドレスバッファ50はボディリフレッシュ信号BRE を受けておらず、ボディリフレッシュ信号BRE がＨレベルのときでもコラムアドレスストローブ信号/CASがＬレベルに変化する前にロウアドレスストローブ信号/RASがＬレベルに変化すると、ロウアドレス信号RAi,/RAiを取り入れたアドレス信号Aiに応じた論理レベルにする。
【０１４４】
さらに、ブロック関係信号発生回路120 は/RASバッファ20からのロウアドレスストローブ信号/RASとアドレスバッファ50からのロウアドレス信号RA8,/RA8とロウプリデコーダ60からのロウプリデコード信号X16-X27 とを受け、ロウアドレスストローブ信号/RASがＬレベルに立ち下がるとブロック選択信号BSj(j=0,1,・・・,511)のうちロウアドレス信号RA8,/RA8およびロウプリデコード信号X16-X27 に応じて（つまりロウアドレス信号RA8,/RA8-RA14,/RA14 に応じて）選択された4 つをＨレベルにする。この実施の形態２におけるブロック選択信号BSj は実施の形態１と異なりボディリフレッシュ信号BRE に依存しない。
【０１４５】
また、ブロック関係信号発生回路120 から発生されるビット線分離信号/BLIn (n=0,1,・・・,1023)は、実施の形態１と同様にボディリフレッシュ信号BRE がＬレベルのときはロウアドレス信号RA8,/RA8およびロウプリデコード信号X16-X27 によって選択されたメモリブロックとセンスアンプを共有するメモリブロックに対応したものがＬレベルにされ、ボディリフレッシュ信号BRE がボディリフレッシュモードを示すＨレベルのときはロウアドレス信号RA8,/RA8およびロウプリデコード信号X16-X27 に依存せず全てVPP レベルにされる。
【０１４６】
また、ブロック関係信号発生回路120 から発生されるセンスアンプイネーブル信号/PSEp,NSEp(p=0,1,・・・,515) は実施の形態１と異なりボディリフレッシュ信号BRE には依存せず、ロウアドレスストローブ信号/RASがＬレベルに変化するのに応じて、p チャネルセンスアンプイネーブル信号/PSEp のうちロウアドレス信号RA8,/RA8およびロウプリデコード信号X16-X27 によって選択されたメモリブロックに対応したものがイネーブル状態を示すＬレベルとされ、n チャネルセンスアンプイネーブル信号NSEpのうちロウアドレス信号RA8,/RA8およびロウプリデコード信号X16-X27 によって選択されたメモリブロックに対応したものがイネーブル状態を示すＨレベルにされる。
【０１４７】
また、ブロック関係信号発生回路120 から発生されるプリチャージ信号PRp も実施の形態１と異なりボディリフレッシュ信号BRE には依存せず、ロウアドレスストローブ信号/RASがＬレベルに変化するのに応じて、ロウアドレス信号RA8,/RA8およびロウプリデコード信号X16-X27 によって選択されたメモリブロックに対応したものがＬレベルにされる。さらに、ブロック関係信号発生回路120 から発生される選択信号SELpもボディリフレッシュ信号BRE には依存せず、CBR 検知信号CBR がＨレベルのときは全てＬレベルとされ、CBR 検知信号CBR がＬレベルのときはロウアドレスストローブ信号/RASがＬレベルに変化するのに応じて、ロウアドレス信号RA8,/RA8およびロウプリデコード信号X16-X27 によって選択されたメモリブロックに対応したものがＨレベルにされる。
【０１４８】
次に図22を参照してリフレッシュ制御回路40について説明する。この実施の形態２におけるリフレッシュ制御回路40は、図3 に示された実施の形態１におけるリフレッシュ制御回路40と比較してアドレスインクリメント制御回路42が削除され、実施の形態１におけるリフレッシュアドレス発生回路43と同様に構成されたリフレッシュアドレス発生回路43の初段のカウンタセル43a にアドレスインクリメント信号AIN に代えてCBR 検知信号CBR が入力されている点が異なっている。また、実施の形態１におけるボディリフレッシュ信号発生回路44に代えて構成の違うボディリフレッシュ信号発生回路45が設けられている。
【０１４９】
ボディリフレッシュ信号発生回路45はアドレス信号A1およびロウアドレスストローブ信号/RASを受け、アドレス信号A1が通常のＨレベルよりも高いスーパＨレベルに変化するとボディリフレッシュ信号BRE をＨレベルにし、ロウアドレスストローブ信号/RASがＨレベルに変化するのに応じてボディリフレッシュ信号BRE をＬレベルにリセットする。
【０１５０】
そして、ボディリフレッシュ信号発生回路45はアドレスパッドに印加される静電気の高電界から内部回路を保護するサージ保護のための入力保護回路45a 、しきい値電圧がVthnのn チャネルMOS トランジスタ45ba,45bb とゲートに電源電位VCC を受けるしきい値がVthpのp チャネルMOS トランジスタ45bcとを含み、ロウアドレス信号A1がVCC+|Vthp|+2Vthnを越えると導通状態となりノード45g の電位をＨレベルにするプルアップ回路45b 、ロウアドレス信号/RASの反転遅延信号を出力する反転遅延回路45caと、NAND回路45cbと、インバータ45ccと、p チャネルMOS トランジスタ45bcよりも電流駆動能力の大きいn チャネルMOS トランジスタ45cdとを含み、ロウアドレスストローブ信号/RASに応じてボディリフレッシュ信号BRE をＬレベルにリセットするためのボディリフレッシュ信号リセット回路45c 、ノード45g と接地電位ノード10b との間に直列に接続され、ゲートに電源電位VCC を受けるn チャネルMOS トランジスタ45da,45db,45dc,45dd を含み、ノード45g の電位を接地電位VSS にプルダウンするためのプルダウン回路45d 、インバータ45e,45f 、およびインバータ45e とでノード45g の電位がＨレベルの状態を保持するためのハーフラッチ回路を構成するp チャネルMOS トランジスタ45h を有する。
【０１５１】
そして、通常はロウアドレス信号A1がVCC+|Vthp|+2Vthnよりも低く、プルアップ回路45b におけるp チャネルMOS トランジスタ45bcが非導通状態となっているので、ノード45g の電位はプルアップされず、プルダウン回路45d により接地電位VSS にプルダウンされ、ボディリフレッシュ電位BRE はＬレベルになる。また、アドレス信号A1がVCC+|Vthp|+2Vthnよりも高いスーパＨレベルのときは、プルアップ回路45b におけるp チャネルMOS トランジスタ45bcが導通状態になり、ノード45g の電位はプルアップされ、プルダウン回路45d のプルダウン能力は複数個のn チャネルMOS トランジスタ45da,45db,45dc,45dd によりプルアップ回路45b のプルアップ能力よりも小さく設定されているため、ノード45g の電位はＨレベルに上昇し、ボディリフレッシュ電位BRE はＨレベルに変化する。
【０１５２】
また、ロウアドレスストローブ信号/RASがＬレベルからＨレベルに変化すると、反転遅延回路45caは出力を遅延時間だけ遅れてＨレベルからＬレベルに変化させる。この反転遅延回路45caの出力がＬレベルに変化するまでの間、NAND回路45cbの2 入力は共にＨレベルとなるので、NAND回路45cdの出力はその間Ｌレベルとなるパルス信号となる。そしてNAND回路45cbの出力を受けるインバータ45ccによりロウアドレスストローブ信号/RASがＨレベルに変化してから反転遅延回路45caの出力がＬレベルに変化するまでの間、n チャネルMOS トランジスタ45cdは導通状態とされ、このn チャネルMOS トランジスタ45cdのプルダウンがp チャネルMOS トランジスタ45h のプルアップに打ち勝ってノード45g の電位が接地電位VSS に強制されてボディリフレッシュ信号BRE はＬレベルにリセットされる。
【０１５３】
次にアドレスバッファ50について説明する。この実施の形態２におけるアドレスバッファ50と図7 に示された実施の形態１におけるアドレスバッファ50とは、実施の形態１におけるアドレスバッファ50のロウアドレスイネーブル信号発生回路52がボディリフレッシュ信号BRE を受けてこのボディリフレッシュ信号BRE がボディリフレッシュモードを示すＨレベルのときはロウアドレスイネーブル信号REをロウアドレスストローブ信号/RASに依存せずにＬレベルにしていたのに対し、実施の形態２におけるアドレスバッファ50のロウアドレスイネーブル信号発生回路52はボディリフレッシュ信号BRE を受けておらず、ボディリフレッシュ信号BRE に依存せずにロウアドレスイネーブル信号REをロウアドレスストローブ信号/RASの変化に応じて変化させている点で異なっている。その他の回路については実施の形態１と同様の回路である。
【０１５４】
次にメモリアレイ周辺回路群110 について説明する。この実施の形態２ではビット線供給電位VBL はビット線プリチャージ電位VBLPに固定されたままなので、図14に示されたようなビット線供給電位制御回路113 は設けられていない。つまり、ビット線供給電位VBLを伝達する配線に直接ビット線プリチャージ電位VBLPが与えられている。その代わり図23に示されているようにボディリフレッシュ信号BRE を受け、このボディリフレッシュ信号BRE がＬレベルのときは接地電位VSS とされ、ボディリフレッシュ信号BRE がボディリフレッシュモードを示すＨレベルのときはボディリフレッシュ電位VBR とされるn チャネルソース電位NSを発生するソース電位制御回路114 が設けられている。また、図13に示された実施の形態１におけるセンスアンプ活性化回路111hのn チャネルMOS トランジスタ111hb はソースに接地電位VSS を受けているのに対し、この実施の形態２におけるセンスアンプ活性化回路111hのn チャネルMOS トランジスタ111hb は図23に示されるようにソースにソース電位制御回路114 から出力されるn チャネルソース電位NSを受けている。
【０１５５】
そして、ソース電位制御回路114 はボディリフレッシュ信号BRE を受けてこのVCC-VSS 振幅のボディリフレッシュ信号BRE をVCC-VBR 振幅にレベル変換した信号φ1 およびこの反転信号/φ1を出力する（つまり、ボディリフレッシュ信号BRE に応答したVCC-VBR 振幅の相補信号φ1 および/φ1を出力する）レベル変換回路114a、およびレベル変換された信号φ1 および/φ1に応じてn チャネルソース電位NSを接地電位VSS またはボディリフレッシュ電位VBR にするn チャネルソース電位出力バッファ回路114bを有する。レベル変換回路114aはインバータ114aa 、p チャネルMOS トランジスタ114ab,114ac 、n チャネルMOS トランジスタ114ad 、n チャネルMOS トランジスタ114ad とでクロスカップル回路を構成するn チャネルMOS トランジスタ114ae および電源電位VCC とボディリフレッシュ電位VBR とで駆動されるインバータ114af,114ag を含む。また、n チャネルソース電位出力バッファ回路114bはn チャネルMOS トランジスタ114ba および114bb を含む。
【０１５６】
次にブロック関係信号発生回路120 について説明する。この実施の形態２におけるブロック関係信号発生回路120 は実施の形態１におけるブロック関係信号発生回路120 が有する図15に示されたビット線分離信号およびプリチャージ信号発生回路121 に代えて、図24に示されたビット線分離信号およびプリチャージ信号発生回路121 を有する。図24を参照して、この実施の形態２におけるビット線分離信号およびプリチャージ信号発生回路121 は図15に示された実施の形態１におけるビット線分離信号およびプリチャージ信号発生回路121 と比べてボディリフレッシュ信号BRE がボディリフレッシュモードを示すＨレベルのときに、プリチャージ信号PR0-PR515 を全てプリチャージを示すＨレベルとするプリチャージ制御回路121cが省かれており、その代わりにプリチャージ指示信号PD0-PD515 をそのままプリチャージ信号PR0-PR515 として発生している。したがってプリチャージ信号PR0-PR515 のそれぞれは、ブロック選択信号BS0-BS511 のうちの対応したブロック選択信号の少なくとも１つが選択状態を示すＨレベルになるとプリチャージの中断を指示するＬレベルになる。
【０１５７】
また、この実施の形態２におけるブロック関係信号発生回路120 は実施の形態１におけるブロック関係信号発生回路120 が有する図16に示されたセンスアンプイネーブル信号発生回路122 に代えて、図25に示されたセンスアンプイネーブル信号発生回路122 を有する。図25を参照して、この実施の形態２におけるセンスアンプイネーブル信号発生回路122 は図16に示された実施の形態１におけるセンスアンプイネーブル信号発生回路122 と比べて各パーシャルセンスアンプイネーブル信号発生回路122bがボディリフレッシュ信号BREを受けておらず、また、プリチャージ指示信号PDp でなくプリチャージ信号PRp を受けてボディリフレッシュ信号BRE に依存せずプリチャージ信号PRp がプリチャージの中断を指示するＬレベルであるとマスタn チャネルセンス信号MNS がＨレベルに変化するのに応じてn チャネルセンスアンプイネーブル信号NSEpをイネーブルを示すＨレベルに変化させ、その後マスタp チャネルセンス信号MPS がＨレベルに変化するのに応じてp チャネルセンスアンプイネーブル信号/PSEp をイネーブルを示すＬレベルに変化させる。
【０１５８】
そして、この実施の形態２におけるパーシャルセンスアンプイネーブル信号発生回路122bは図16に示された実施の形態１におけるパーシャルセンスアンプイネーブル信号発生回路122bに比べ、センスアンプイネーブル信号制御回路122bb が省かれており、また、ローカルセンス信号発生回路122ba がさらにインバータ122bad,122bae,122bafを有し、このローカルセンス信号発生回路122ba がp チャネルセンスアンプイネーブル信号/PSEp およびn チャネルセンスアンプイネーブル信号NSEpを出力している。そして、ローカルセンス信号発生回路122ba はプリチャージ信号PRp がプリチャージの中断を示すＬレベルのとき、マスタn チャネルセンス信号MNS がＨレベルに変化するのに応じてn チャネルセンスアンプイネーブル信号NSEpをイネーブルを示すＨレベルに変化させ、その後マスタp チャネルセンス信号MPS がＨレベルに変化するのに応じてp チャネルセンスアンプイネーブル信号/PSEp をイネーブルを示すＬレベルに変化させる。
【０１５９】
次にこの実施の形態２におけるDRAM DM の動作について説明する。この実施の形態２におけるDRAM DM の通常の読み出し／書き込みは図18を参照して説明した実施の形態１におけるDRAM DM の通常の読み出し／書き込み動作と同様に動作をする。また、CBR リフレッシュ動作についても図19を参照して説明した実施の形態１におけるDRAM DM のCBR リフレッシュ動作と同様に動作をする。一方、ボディリフレッシュ動作については図20を参照して説明した実施の形態１におけるDRAM DM のボディリフレッシュ動作とは動作が異なる。以下にこの実施の形態２におけるDRAM DM のボディリフレッシュ動作について図26を参照して説明する。
【０１６０】
まず、アドレス信号A1が図26の(d) に示されるように時刻t0で通常のＨレベルよりも高いスーパＨレベルに変化するとボディリフレッシュ信号BRE が図26の(g) に示されるようにボディリフレッシュモードを示すＨレベルに変化する。すると、ボディリフレッシュ信号BRE がＨレベルに変化したのを受けてビット線分離信号/BLIn は図26の(j) に示されるように全てビット線の接続を指示するVPP レベルに維持され、ローカル昇圧信号LB0-LB3 は図26の(k) に示されるように全てＬレベルに維持される。また、ローカル昇圧信号LB0-LB3 が全てＬレベルなのを受けてワード線の電位WLt は図26の(m) に示されるように全て非活性を示すＬレベルに維持される。
【０１６１】
そして、ボディリフレッシュのためのデータがデータDqとして図26の(t) に示されるように与えられ、アドレス信号A1およびアドレス信号A0,A2-A14 がボディリフレッシュ用のロウアドレスとしてそれぞれ図26の(d) および(e) に示されるように与えられた後、外部ロウアドレスストローブ信号ext/RAS が図26の(a) に示されるように時刻t1でＬレベルに変化すると、ロウアドレスイネーブル信号REが図26の(h) に示されるように時刻t2でイネーブル状態を示すＨレベルに変化する。するとロウアドレス信号RAi,/RAiがアドレス信号Aiに応答した論理レベルとなり、プリチャージ信号PRp のうちロウアドレス信号RAi,/RAiにより選択されたものが図26の(i) に示されるようにプリチャージの中断を示すＬレベルに変化する。また、選択信号SELpのうちロウアドレス信号RAi,/RAiにより選択されたものが図26の(n) に示されるように時刻t3でローカルI/O 線対112bの選択を示すＨレベルに変化し、選択されたローカルI/O 線対112bが対応のグローバルI/O 線対112dに接続される。
【０１６２】
そして、n チャネルセンスアンプイネーブル信号NSEpのうちロウアドレス信号RAi,/RAiにより選択されたものが図26の(p) に示されるように時刻t4でＨレベルに変化すると、選択されたn チャネルセンスアンプイネーブル信号NSEpに対応したn チャネル共通ソース線111fの電位NCSpが図26の(q) に示されるようにボディリフレッシュ電位VBR に変化し、対応のセンスアンプ111bにおけるn チャネルセンスアンプが活性化する。このとき、ビット線対72b におけるビット線72baおよび72bbの電位BLs および/BLsは共に図26の(r) に示されるようにビット線プリチャージ電位VBLPとなっているが、センスアンプ111bのオフセットによりどちらか一方がボディリフレッシュ電位VBR に変化する。
【０１６３】
その後、p チャネルセンスアンプイネーブル信号/PSEp のうちロウアドレス信号RAi,/RAiにより選択されたものが図26の(p) に示されるように時刻t5でＬレベルに変化すると、選択されたp チャネルセンスアンプイネーブル信号/PSEp に対応したp チャネル共通ソース線111eの電位PCSpが図26の(q) に示されるように電源電位VCC に変化し、対応のセンスアンプ111bにおけるp チャネルセンスアンプが活性化する。すると、ビット線対72b におけるビット線72baおよび72bbの電位BLs および/BLsのうち電位の高い方が図26の(r) に示されるように電源電位VCC に変化する。
【０１６４】
そして、アドレス信号A1およびアドレス信号A0,A2-A14 がボディリフレッシュ用のコラムアドレスとしてそれぞれ図26の(d) および(e) に示されるように与えられ、ライトコントロール信号/Wが図26の(c) に示されるように書き込みを指示するＬレベルにされた後、外部コラムアドレスストローブ信号ext/CAS が図26の(b) に示されるように時刻t6でＬレベルに変化すると、コラムアドレス信号CAi,/CAiはアドレス信号Aiに応答した論理レベルになり、コラム選択信号CSLkのうちコラムアドレス信号CAi,/CAiにより選択されたものが図26の(s) に示されるように時刻t7でコラムの選択を示すＨレベルに変化し、このコラムアドレス信号CAi,/CAiにより選択されたローカルI/O ゲート回路112cが対応のビット線対72b とローカルI/O 線対112bとを接続させる。
【０１６５】
一方、書き込み／読み出し制御回路130 はロウアドレスストローブ信号/RASがＬレベルに変化してからコラムアドレスストローブ信号/CASがＬレベルに変化するまでの間にライトコントロール信号/WがＬレベルに変化したのを検知してライトイネーブル信号/WE をＬレベルとし、入出力バッファ140 はライトイネーブル信号/WE がＬレベルに変化したのに応じてデータDqに応じたデータがメモリアレイ周辺回路群におけるI/O 回路に与えられ、このデータに応じた電位差が128 のグローバルI/O 線対112dのうちのデータ選択信号DSm により選択された32対に与えられ、選択されたグローバルI/O ゲート回路112eを介してローカルI/O 線対112bに伝達され、選択されたローカルI/O ゲート回路112cを介してビット線対72b に伝達される。この電位差に応じてセンスアンプ111bはビット線対72b におけるビット線72baおよび72bbの電位BLs および/BLsを図26の(r) に示されるように一方をボディリフレッシュ電位VBR に、他方を電源電位VCC に変化させる。
【０１６６】
このようにワード線72a の電位WLt が全てＬレベルのままセンスアンプ111bを介してビット線対72b の一方にボディリフレッシュ電位VBR が与えられることにより、ボディリフレッシュ電位VBR が与えられたビット線に接続されたメモリセル72c におけるn チャネルMOS トランジスタ72cbの他方のソース／ドレイン72cbb にボディリフレッシュ電位VBR が与えられて、n チャネルMOS トランジスタ72cbにおける多数キャリアが蓄積して電位の上昇しているボディ72cbc と他方のソース／ドレイン72cbb との間で順方向バイアス電圧が与えられる形となり、ボディ72cbc に蓄積されたキャリアが他方のソース／ドレイン72cbb を介してボディリフレッシュ電位VBR が与えられたビット線に移動してボディ72cbc の電位が低下しボディリフレッシュが実行される。
【０１６７】
そして、外部ロウアドレスストローブ信号ext/RAS が図26の(a) に示されるように時刻t9でＨレベルに変化すると、ボディリフレッシュ信号BRE は図26の(g) に示されるようにＬレベルにリセットされる。また、ロウアドレスイネーブル信号REは図26の(h) に示されるようにディスエーブルを示すＬレベルに変化し、これに応じてp チャネルセンスアンプイネーブル信号/PSEp およびn チャネルセンスアンプイネーブル信号NSEpは図26の(p) に示されるようにそれぞれＨレベルおよびＬレベルに変化し、プリチャージ信号PRp は図26の(i) に示されるように全てＨレベルに変化する。するとp チャネル共通ソース線111eの電位PCSpおよびn チャネル共通ソース線111fの電位NCSpは共に図26の(q) に示されるようにビット線プリチャージ電位VBLPにプリチャージ／イコライズされ、ビット線対72b の各ビット線の電位BLs,/BLsも図26の(r) に示されるようにビット線プリチャージ電位VBLPにプリチャージ／イコライズされる。さらに、選択信号SELpは図26の(n)  に示されるように全てＬレベルに、コラム選択信号CSLkも図26の(s) に示されるように全てＬレベルに変化する。
【０１６８】
同じロウアドレスおよびコラムアドレスのビット線対72b のもう一方のビット線に接続されたメモリセル72c のボディリフレッシュは、アドレス信号Aiによって同一のロウアドレスおよびコラムアドレスを与えて、データDqを反転させて与えることによって実行される。そして、データDqを反転させながらロウアドレスおよびコラムアドレスを順次変化させてボディリフレッシュサイクルを実行することで全てのメモリセル72c のボディリフレッシュを完了させることができる。ただし、ワード線72a の選択活性化は行われず、選択されたメモリブロック72に含まれるコラム選択信号CSLkにより選択されたビット線対72b の一方のビット線に接続された全てのメモリセル72c が一度にボディリフレッシュされるので、全てのメモリセル72c のボディリフレッシュを完了させるために全てのロウアドレスを指定する必要はない。
【０１６９】
また、選択されたメモリブロック72だけでなく選択されたメモリブロック72に隣接したメモリブロック72に含まれるビット線対72b のうちの半分は選択されたメモリブロック72におけるビット線対72b とセンスアンプ111bを共有しているので、さらに全てのメモリセル72c のボディリフレッシュを完了させるために指定するロウアドレスを半分にすることができる。なお、ボディリフレッシュのための書き込みデータDqはボディリフレッシュピリオド中はＨレベルまたはＬレベルに固定されている。
【０１７０】
以上のようにこの実施の形態２ではDRAM DM がボディリフレッシュモードを有し、メモリセル72c に含まれるn チャネルMOS トランジスタ72cbのボディ72cbc  に蓄積された多数キャリアを排出するため、メモリセル72c のデータ保持時間が長くなる。
【０１７１】
また、メモリセル72c のデータ保持時間が長くなることにより、例えばボディリフレッシュモードを有していないDRAMではリフレッシュピリオドが2 μsec であるところを4 μsec に伸ばすことができるので、これによって一定時間当たりのリフレッシュに要する電力を低減でき、低消費電力のDRAMを得ることができる。
【０１７２】
さらに、センスアンプ111bを利用して複数のメモリセル72c のボディリフレッシュを同時にするので、ボディリフレッシュが高速におこなえる。またビット線対72b の一方のビット線にボディリフレッシュ電位VBR を与える回路を、ビット線対72b の電位差を増幅するためのセンスアンプ111bで流用しているので回路面積の増大が抑制されている。また、センスアンプ111bにボディリフレッシュ電位VBR および接地電位VSS を伝達する配線をn チャネル共通ソース線111fで共有しているので配線面積の増大も抑制されている。
【０１７３】
さらにまた、隣接したメモリブロック72間でセンスアンプ111bを共有するシェアードセンスアンプ構成となっているので、センスアンプ111bを共有している異なるメモリブロック72のビット線72ba（または72bb）に接続されるメモリセル72c を同時にボディリフレッシュすることができ、ボディリフレッシュが高速におこなえる。
【０１７４】
なお、この実施の形態２においてはボディリフレッシュ電位VBR を実施の形態１と同様に負の電位としているが、負の電位に代えて接地電位VSS にしても負の電位ほどではないにしても、ボディにたまった多数キャリアを排出することができる。この場合は内部電位発生回路群10におけるボディリフレッシュ電位VBR を発生する回路を設けなくてもボディリフレッシュ電位VBR を伝達する配線に接地電位VSS を与えるだけで良いので、回路面積の増大を抑制できる。
【０１７５】
実施の形態３．
次にこの発明の他の実施の形態であるDRAMについて図27に基づき説明する。この実施の形態３におけるDRAMと実施の形態２におけるDRAMとの間で異なる点は、まず実施の形態２ではコラム選択信号CSLkにより1 対のローカルI/O 線対112bに選択的に1 対のビット線対72b を接続させてボディリフレッシュ用のデータを与えていたのに対し、この実施の形態３ではコラム選択信号CSLkがボディリフレッシュ信号BRE に依存し、ボディリフレッシュ信号BRE がボディリフレッシュモードを示すＨレベルに変化すると全て選択状態のＨレベルに変化し、1 対のI/O 線対112bに対応する複数のビット線対72b を接続させてボディリフレッシュ用のデータを与えている点で異なる。このように1 対のローカルI/O 線対112bに対応する複数のビット線対72b にボディリフレッシュ用のデータを与えることで一度にボディリフレッシュされるメモリセル72c の数を増加させている。以下、この相違点に基づき実施の形態２と異なる回路について説明する。
【０１７６】
図27を参照して、この実施の形態３におけるDRAM DM のコラムデコーダ100 に含まれているコラムデコーダブロック101 は、それぞれがコラム選択信号CSLkのそれぞれに対応する256 のパーシャルコラムデコーダ101aを有している。各パーシャルコラムデコーダ101aはコラムプリデコード信号Y4-Y7 のうちの１つと、コラムプリデコード信号Y8-Y11のうち１つと、コラムプリデコード信号Y12-Y19 のうち１つと、ボディリフレッシュ信号BRE を受け、ボディリフレッシュ信号BRE がボディリフレッシュモードを示すＨレベルのとき入力されるコラムプリデコード信号に依存せずに対応のコラム選択信号CSLkを選択を示すＨレベルにし、ボディリフレッシュ信号BRE がＬレベルのときは入力されるコラムプリデコード信号に応じて対応のコラム選択信号CSLkを変化させる。
【０１７７】
したがって、ボディリフレッシュ信号BRE がＨレベルのときは256 のコラム選択信号CSLkが全てＨレベルとなり、全ビット線対72b が対応のローカルI/O 線対112bに接続される。また、ボディリフレッシュ信号BRE がＬレベルのときは、256 のパーシャルコラムデコーダ101aのうち1 つに入力されるコラムプリデコード信号が全てＨレベルとなり、256 のコラム選択信号CSLkのうち1 つがＨレベルに変化し、1 対のローカルI/O 線対112bに1 対のビット線対72b が接続される。
【０１７８】
この実施の形態３におけるDRAM DM はボディリフレッシュモード時に複数のコラム選択信号が同時に選択を示すＨレベルに変化する点を除いては実施の形態２におけるDRAM DMと同様に動作する。そしてボディリフレッシュ時は外部から与えられたデータDqに応じた電位差が与えられたローカルI/O 線対112bに接続される全てのビット線対72b の一方のビット線の電位がセンスアンプ111bによりボディリフレッシュ電位VBR にされてこのビット線に接続されたメモリセル72c のボディリフレッシュが行われる。そして、同じビット線対72b の他方のビット線の電位をボディリフレッシュ電位VBR にするのはデータDqを反転させて同様にボディリフレッシュを行うことで行われる。
【０１７９】
以上のようにこの実施の形態３ではDRAM DM がボディリフレッシュモードを有し、メモリセル72c に含まれるn チャネルMOS トランジスタ72cbのボディ72cbc  に蓄積された多数キャリアを排出するため、メモリセル72c のデータ保持時間が長くなる。
【０１８０】
また、メモリセル72c のデータ保持時間が長くなることにより、例えばボディリフレッシュモードを有していないDRAMではリフレッシュピリオドが2 μsec であるところを4 μsec に伸ばすことができるので、これによって一定時間当たりのリフレッシュに要する電力を低減でき、低消費電力のDRAMを得ることができる。
【０１８１】
さらに、センスアンプ111bを利用して複数のメモリセル72c のボディリフレッシュを同時にするので、ボディリフレッシュが高速におこなえる。またビット線対72b の一方のビット線にボディリフレッシュ電位VBR を与える回路を、ビット線対72b の電位差を増幅するためのセンスアンプ111bで流用しているので回路面積の増大が抑制されている。また、センスアンプ111bにボディリフレッシュ電位VBR および接地電位VSS を伝達する配線をn チャネル共通ソース線111fで共有しているので配線面積の増大も抑制されている。
【０１８２】
さらにまた、隣接したメモリブロック72間でセンスアンプ111bを共有するシェアードセンスアンプ構成となっているので、センスアンプ111bを共有している異なるメモリブロック72のビット線72ba（または72bb）に接続されるメモリセル72c を同時にボディリフレッシュすることができ、ボディリフレッシュが高速におこなえる。
【０１８３】
また、複数のコラム選択信号CSLkが同時に選択を示すＨレベルに変化し、1 対のI/O 線対112bに対応する複数のビット線対72b を接続させて同時に複数のビット線にボディリフレッシュ用のデータを与えてボディリフレッシュをおこなっているので、1 対のI/O 線対112bに対応する1 本のビット線対72b を接続させてボディリフレッシュ用のデータを与えてボディリフレッシュをおこなう実施の形態２のDRAM DM に比べてボディリフレッシュが高速におこなえる。
【０１８４】
なお、この実施の形態３においてはボディリフレッシュ電位VBR を実施の形態２と同様に負の電位としているが、負の電位に代えて接地電位VSS にしても負の電位ほどではないにしても、ボディにたまった多数キャリアを排出することができる。この場合は内部電位発生回路群10におけるボディリフレッシュ電位VBR を発生する回路を設けなくてもボディリフレッシュ電位VBR を伝達する配線に接地電位VSS を与えるだけで良いので、回路面積の増大を抑制できる。
【０１８５】
実施の形態４．
次にこの発明の他の実施の形態であるDRAMについて図28から図33に基づき説明する。この実施の形態４におけるDRAMと実施の形態１におけるDRAMとの間で異なる点は、まず実施の形態１ではボディリフレッシュ時にビット線供給電位VBL をボディリフレッシュ電位VBR にしてビット線プリチャージ／イコライズ回路111cを介してビット線対72b にボディリフレッシュ電位VBR を与えていたのに対し、この実施の形態４ではビット線供給電位VBL はビット線プリチャージ電位VBLPに固定され、n チャネル共通ソース線111fの電位NCSpをボディリフレッシュ電位VBR にしてセンスアンプ111bによりビット線対72b に含まれるビット線72baまたは72bbの一方にボディリフレッシュ電位VBR を与えている点である。
【０１８６】
また、実施の形態１ではボディリフレッシュモードと通常のCBR リフレッシュモードのサイクルは別々に行われており、そのためボディリフレッシュが行われた後のCBR リフレッシュサイクルではリフレッシュアドレス信号REFAi をインクリメントしないようにしていたのに対し、この実施の形態４ではボディリフレッシュが通常のCBR リフレッシュの陰で、すなわち通常のCBR リフレッシュ実行中に併せて実行される点でも異なる。以下、これらの相違点に基づき実施の形態１と異なる回路について説明する。
【０１８７】
まず図28を参照してDRAM DM の全体構成中の図1 に示された実施の形態１におけるDRAM DM と異なる点について説明する。この実施の形態４では通常のCBR リフレッシュ実行中にボディリフレッシュが実行されるため、CBR リフレッシュを指示するCBR 検知信号CBRはボディリフレッシュを指示するボディリフレッシュ信号として兼用される。したがって実施の形態４におけるDRAM DM のリフレッシュ制御回路40は実施の形態１におけるDRAM DM のようにはボディリフレッシュ信号BRE を発生しない。また、実施の形態４におけるDRAM DM のリフレッシュ制御回路40は、実施の形態１のようなボディリフレッシュが実行された後のCBR リフレッシュサイクルではリフレッシュアドレス信号REFAi のインクリメントをしないということをせず、CBR 検知信号CBR がCBR タイミングを検知したＨレベルに変化するのに応じてリフレッシュアドレス信号REFA0-REFA14をインクリメントしている。
【０１８８】
また、アドレスバッファ50はボディリフレッシュ信号BRE を受けておらず、CBR 検知信号CBR が通常のCBR リフレッシュおよびボディリフレッシュを指示するＨレベルに変化するとロウアドレス信号RAi,/RAiをリフレッシュアドレス信号REFAi に応じた論理レベルにする。そして、ロウデコーダ80もボディリフレッシュ信号BRE を受けておらず、ボディリフレッシュのときもロウアドレス信号RAi,/RAiに基づき選択されたワード線72a を活性化しワード線昇圧電位にする。
【０１８９】
さらに、ブロック関係信号発生回路120 もボディリフレッシュ信号BRE を受けておらず、/RASバッファ20からのロウアドレスストローブ信号/RASとアドレスバッファ50からのロウアドレス信号RA8,/RA8とロウプリデコーダ60からのロウプリデコード信号X16-X27 とを受け、ロウアドレスストローブ信号/RASがＬレベルに立ち下がるとブロック選択信号BSj(j=0,1,・・・,511)のうちロウアドレス信号RA8,/RA8およびロウプリデコード信号X16-X27 に応じて（つまりロウアドレス信号RA8,/RA8-RA14,/RA14 に応じて）選択された4 つをＨレベルにする。この実施の形態４におけるブロック選択信号BSj は実施の形態１と異なりボディリフレッシュ信号BRE に依存しない。また、ブロック関係信号発生回路120 から発生されるビット線分離信号/BLIn (n=0,1,・・・,1023)も実施の形態１と異なりボディリフレッシュ信号BRE に依存せず、ロウアドレス信号RA8,/RA8およびロウプリデコード信号X16-X27 によって選択されたメモリブロックとセンスアンプを共有するメモリブロックに対応したものがＬレベルにされる。
【０１９０】
また、ブロック関係信号発生回路120 から発生されるセンスアンプイネーブル信号/PSEp,NSEp(p=0,1,・・・,515) も実施の形態１と異なりボディリフレッシュ信号BRE には依存せず、ロウアドレスストローブ信号/RASがＬレベルに変化するのに応じて、p チャネルセンスアンプイネーブル信号/PSEp のうちロウアドレス信号RA8,/RA8およびロウプリデコード信号X16-X27 によって選択されたメモリブロックに対応したものがイネーブル状態を示すＬレベルとされ、n チャネルセンスアンプイネーブル信号NSEpのうちロウアドレス信号RA8,/RA8およびロウプリデコード信号X16-X27 によって選択されたメモリブロックに対応したものがイネーブル状態を示すＨレベルにされる。
【０１９１】
また、ブロック関係信号発生回路120 から発生されるプリチャージ信号PRp も実施の形態１と異なりボディリフレッシュ信号BRE には依存せず、ロウアドレスストローブ信号/RASがＬレベルに変化するのに応じて、ロウアドレス信号RA8,/RA8およびロウプリデコード信号X16-X27 によって選択されたメモリブロックに対応したものがＬレベルにされる。さらに、ブロック関係信号発生回路120 から発生される選択信号SELpもボディリフレッシュ信号BRE には依存しないが、CBR 検知信号CBR がＨレベルのときは全てＬレベルとされ、CBR 検知信号CBR がＬレベルのときはロウアドレスストローブ信号/RASがＬレベルに変化するのに応じて、ロウアドレス信号RA8,/RA8およびロウプリデコード信号X16-X27 によって選択されたメモリブロックに対応したものがＨレベルにされる。
【０１９２】
次に図29を参照してリフレッシュ制御回路40について説明する。この実施の形態４におけるリフレッシュ制御回路40は、図3 に示された実施の形態１におけるリフレッシュ制御回路40と比較してアドレスインクリメント制御回路42が削除され、実施の形態１におけるリフレッシュアドレス発生回路43と同様に構成されたリフレッシュアドレス発生回路43の初段のカウンタセル43a にアドレスインクリメント信号AIN に代えてCBR 検知信号CBR が入力されている点が異なる。また、ボディリフレッシュ信号発生回路45も削除されている点も異なる。
【０１９３】
次にアドレスバッファ50について説明する。この実施の形態４におけるアドレスバッファ50と図7 に示された実施の形態１におけるアドレスバッファ50とは、実施の形態１におけるアドレスバッファ50のロウアドレスイネーブル信号発生回路52がボディリフレッシュ信号BRE を受けてこのボディリフレッシュ信号BRE がボディリフレッシュモードを示すＨレベルのときはロウアドレスイネーブル信号REをロウアドレスストローブ信号/RASに依存せずにＬレベルにしていたのに対し、実施の形態４におけるアドレスバッファ50のロウアドレスイネーブル信号発生回路52はボディリフレッシュ信号BRE を受けておらず、ボディリフレッシュ信号BRE に依存せずにロウアドレスイネーブル信号REをロウアドレスストローブ信号/RASの変化に応じて変化させている点で異なっている。その他の回路については実施の形態１と同様の回路である。
【０１９４】
次にロウデコーダ80について説明する。この実施の形態４におけるロウデコーダ80に含まれるロウデコーダブロック81と図9 に示された実施の形態１におけるロウデコーダ80に含まれるロウデコーダブロック81とは、実施の形態１におけるロウデコーダブロック81のワード線昇圧回路81a はボディリフレッシュ信号BRE  を受けてボディリフレッシュ信号BRE がボディリフレッシュモードを示すＨレベルのときはローカル昇圧信号LB0-LB3 を他の入力信号に依存せずに全てＬレベルにしていたのに対し、実施の形態４におけるワード線昇圧回路81a はボディリフレッシュ信号BRE を受けておらず、ボディリフレッシュ信号に依存せずにローカル昇圧信号LB0-LB3 のうちロウプリデコード信号X0-X3 によって（つまりロウアドレス信号RA0,/RA0,RA1,/RA1 によって）選択された1 つをロウアドレスイネーブル信号REがイネーブル状態を示すＨレベルに変化するのに応じて電源電位VCC よりも高いワード線昇圧レベルにする点で異なっている。
【０１９５】
図30を参照して、この実施の形態４におけるワード線昇圧回路81a は、図10に示された実施の形態１におけるワード線昇圧回路81a と比べてマスタ昇圧信号発生回路81aaがボディリフレッシュ信号BRE を受けておらず、インバータ81aac およびNOR 回路81aad が削除されている点で異なる。
【０１９６】
次にメモリアレイ周辺回路群110 について説明する。この実施の形態４ではビット線供給電位VBL はビット線プリチャージ電位VBLPに固定されたままなので、図14に示されたようなビット線供給電位制御回路113 は設けられていない。つまり、ビット線供給電位VBLを伝達する配線に直接ビット線プリチャージ電位VBLPが与えられている。その代わり図23に示された実施の形態２におけるソース電位制御回路114 と同様のソース電位制御回路114 が設けられている。図31を参照して、この実施の形態４におけるソース電位制御回路114 は実施の形態２におけるソース電位制御回路114 と比べて、ボディリフレッシュ信号BRE の代わりにCBR 検知信号CBR を受けている点で相違する。
【０１９７】
そして、このソース電位制御回路114 はCBR 検知信号CBR がＬレベルのときは接地電位VSS とされ、CBR 検知信号CBR が通常のCBR リフレッシュモードおよびボディリフレッシュモードを示すＨレベルのときはボディリフレッシュ電位VBR とされるn チャネルソース電位NSを発生する。また、センスアンプ活性化回路111hも図23に示された実施の形態２におけるセンスアンプ活性化回路111hと同様にn チャネルMOS トランジスタ111hb がソースにソース電位制御回路114 から出力されるn チャネルソース電位NSを受けている。
【０１９８】
次にブロック関係信号発生回路120 について説明する。この実施の形態４におけるブロック関係信号発生回路120 は実施の形態１におけるブロック関係信号発生回路120 が有する図15に示されたビット線分離信号およびプリチャージ信号発生回路121 に代えて、図32に示されたビット線分離信号およびプリチャージ信号発生回路121 を有する。図32を参照して、この実施の形態４におけるビット線分離信号およびプリチャージ信号発生回路121 は図15に示された実施の形態１におけるビット線分離信号およびプリチャージ信号発生回路121 と比べてボディリフレッシュ信号BRE がボディリフレッシュモードを示すＨレベルのときに、ビット線分離信号/BLI0-/BLI1023を全てVPP レベルにするビット線分離制御回路121bが省かれており、その代わりにビット線分離指示信号/BID0-/BID1023をそのままビット線分離信号/BLI0-/BLI1023として発生している。したがってビット線分離信号/BLI0-/BLI1023のうち選択されたメモリブロックに隣接したメモリブロックに対応したものがＬレベルにされる。
【０１９９】
また、この実施の形態４におけるビット線分離信号およびプリチャージ信号発生回路121 は図15に示された実施の形態１におけるビット線分離信号およびプリチャージ信号発生回路121 と比べてボディリフレッシュ信号BRE がボディリフレッシュモードを示すＨレベルのときに、プリチャージ信号PR0-PR515 を全てプリチャージを示すＨレベルとするプリチャージ制御回路121cが省かれており、その代わりにプリチャージ指示信号PD0-PD515 をそのままプリチャージ信号PR0-PR515 として発生している。したがってプリチャージ信号PR0-PR515 のそれぞれは、ブロック選択信号BS0-BS511 のうちの対応したブロック選択信号の少なくとも１つが選択状態を示すＨレベルになるとプリチャージの中断を指示するＬレベルになる。
【０２００】
また、この実施の形態４におけるブロック関係信号発生回路120 は実施の形態１におけるブロック関係信号発生回路120 が有する図16に示されたセンスアンプイネーブル信号発生回路122 に代えて、図25に示された実施の形態２におけるセンスアンプイネーブル信号発生回路122 と同じセンスアンプイネーブル信号発生回路122 を有する。
【０２０１】
次にこの実施の形態４におけるDRAM DM の動作について説明する。この実施の形態２におけるDRAM DM の通常の読み出し／書き込みは図18を参照して説明した実施の形態１におけるDRAM DM の通常の読み出し／書き込み動作と同様に動作をする。一方、この実施の形態４におけるDRAM DM のCBR リフレッシュ動作とボディリフレッシュ動作は併せて行われているので図19および図20をそれぞれ参照して説明した実施の形態１におけるDRAM DM のCBR リフレッシュ動作およびボディリフレッシュ動作とは動作が異なる。以下にこの実施の形態４におけるDRAM DM  のCBR リフレッシュおよびボディリフレッシュ動作について図33を参照して説明する。
【０２０２】
まず、外部ロウアドレスストローブ信号ext/RAS がＬレベルに変化するよりも前にext/CAS が図33の(b) に示されるように時刻t0でＬレベルに変化し、外部ロウアドレスストローブ信号ext/RAS が図33の(a) に示されるように時刻t1でＬレベルに変化すると、これに応じてCBR 検知信号CBR が図33の(d) に示されるようにＨレベルに変化する。アドレスバッファ50はロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CASの順にＬレベルに変化してないため、アドレス信号Aiをラッチせずコラムアドレス信号CAi,/CAiを全てＬレベルとするので、コラムデコーダ100 から出力されるコラム選択信号CSLkは図33の(p) に示されるようにＬレベルに固定される。
【０２０３】
また、ＨレベルのCBR 検知信号CBR を受けてブロック関係信号発生回路120 はローカルI/O 線対112bとグローバルI/O 線対112dを接続するための選択信号SELpを全て図33の(j) に示されるようにＬレベルに固定する。一方、メモリアレイ周辺回路群110 に含まれるソース電位制御回路114 はCBR 検知信号CBR がＨレベルに変化したのに応答してn チャネルソース電位NSをボディリフレッシュ電位VBR に変化させる。
【０２０４】
また、CBR 検知信号CBR がＨレベルに変化したのに応じてリフレッシュアドレス信号REFAi が図33の(c) に示されるようにインクリメントされる。そして、外部ロウアドレスストローブ信号ext/RAS がＬレベルに変化したのに応じて、ロウアドレスイネーブル信号REが図33の(e) に示されるように時刻t2でＨレベルに変化する。アドレスバッファ50はCBR 検知信号CBR がＨレベルなので、ロウアドレスイネーブル信号REがＨレベルに変化したのに応じてロウアドレス信号RAi,/RAiをリフレッシュ制御回路40から発生されるリフレッシュアドレス信号REFAi に応じた論理レベルにする。
【０２０５】
そして、ビット線分離信号およびプリチャージ信号発生回路121 はロウアドレス信号RA8,/RA8およびロウプリデコード信号X16-X27 に応じた（つまりロウアドレス信号RA8,/RA8-RA14,/RA14 に応じた）プリチャージ信号PRp を図33の(f) に示されるようにＬレベルに変化させ、これを受けてロウアドレス信号RA8,/RA8およびロウプリデコード信号X16-X27 により選択されたメモリブロック72に対応したビット線プリチャージ／イコライズ回路111cはビット線72baおよび72bbのプリチャージおよびイコライズを中断し、選択されたメモリブロック72に対応した共通ソース線プリチャージ／イコライズ回路111dも共通ソース線111eおよび111fのプリチャージおよびイコライズを中断する。
【０２０６】
また、ビット線分離信号およびプリチャージ信号発生回路121 は図33の(g) に示されるように時刻t3でロウアドレス信号RA8,/RA8-RA14,/RA14 により選択されたメモリブロック72に対応したビット線分離信号/BLIn を昇圧電位VPP のまま維持し、選択されたメモリブロック72に隣接したメモリブロック72に対応したビット線分離信号/BLIn をＬレベルに立ち下げ、隣接したメモリブロック72に含まれるビット線対72b は分離ゲート回路112aによりセンスアンプ111bおよびビット線プリチャージ／イコライズ回路111cから分離される。
【０２０７】
そして、ローカル昇圧信号LB0-LB3 のうちロウアドレス信号RA0,/RA0,RA1,/RA1 により選択された１つが図33の(h) に示されるように時刻t4で電源電位VCC よりも高いワード線昇圧レベルに変化すると、ロウアドレス信号RAi,/RAiに応じて選択されたワード線72a （各サブメモリアレイ71からそれぞれ1 つのメモリブロック72が選択され、各選択メモリブロック72からワード線72a が1 本づつ選択される）の電位WLt が図33の(i) に示されるようにワード線昇圧電位に向けて上昇する。
【０２０８】
そして、選択されたワード線72a のそれぞれに接続された8k個のメモリセル72c におけるn チャネルMOS トランジスタ72cbが導通状態となり、キャパシタ72caの他方電極とビット線72baまたは72bbとの間で電荷の授受が行われ、ビット線72baまたは72bbの電位BLs または/BLsが図33の(n) に示されるようにメモリセル72c におけるキャパシタ72caに記憶されていたＨレベルまたはＬレベルのデータに応じてビット線プリチャージ電位VBLPよりもわずかに上昇または下降する（図ではＬレベルのデータが記憶されていた場合を示している）。
【０２０９】
そして選択されたメモリブロック72に対応したn チャネルセンスアンプイネーブル信号NSEpが図33の(k) に示されるように時刻t5でＨレベルになると、このセンスアンプイネーブル信号NSEpを受けるセンスアンプ活性化回路111hにおけるn チャネルMOS トランジスタ111hb が導通状態となり、n チャネル共通ソース線111fの電位NCSpが図33の(m) に示されるようにボディリフレッシュ電位VBR に向けて低下することで、センスアンプ111bにおけるn チャネルMOS トランジスタ111bc および111bd を含むn チャネルセンスアンプがビット線72baまたは72bbのうちのわずかに電位の低かった方の電位BLs または/BLsを図33の(n) に示されるようにボディリフレッシュ電位VBR に向けて低下させる。
【０２１０】
その後、選択されたメモリブロック72に対応したp チャネルセンスアンプイネーブル信号/PSEp が図33の(k) に示されるように時刻t6でＬレベルとなると、このセンスアンプイネーブル信号/PSEp を受けるセンスアンプ活性化回路111hにおけるp チャネルMOS トランジスタ111ha が導通状態となり、p チャネル共通ソース線111eの電位PCSpが図33の(m) に示されるように電源電位VCC に向けて上昇することで、センスアンプ111bにおけるp チャネルMOS トランジスタ111ba および111bb を含むp チャネルセンスアンプがビット線72baまたは72bbのうちのわずかに電位の高かった方の電位BLs または/BLsを図33の(n) に示されるように電源電位VCC に向けて上昇させる。
【０２１１】
このようにしてビット線対72b に生じたわずかな電位差がセンスアンプ111bにより増幅された後、外部ロウアドレスストローブ信号ext/RAS が図33の(a) に示されるように時刻t7でＨレベルにされると、これに応じてロウアドレスイネーブル信号REが図33の(e) に示されるようにＬレベルとなり、ワード線72a の電位WLt は図33の(i) に示されるように全てＬレベルになり、選択されたワード線72a  に接続されたメモリセル72c にＨレベルまたはＬレベルのデータが再記憶され、このメモリセル72c のデータがリフレッシュされる。このリフレッシュと併せてビット線対72b のうちの一方のビット線72baまたは72bbにボディリフレッシュ電位VBR が与えられたことで、このボディリフレッシュ電位VBR が与えられたビット線と選択されずに電位が接地電位VSS のままのワード線72a 接続されたメモリセル72c のボディリフレッシュが行われる。  そして、ロウアドレスイネーブル信号REがＬレベルに変化したのに応じてビット線分離信号/BLIn は図33の(g) に示されるように全てVPP レベルに、ローカル昇圧信号LB0-LB3 は図33の(h) に示されるように全てＬレベルに、センスアンプイネーブル信号/PSEp およびNSEpは図33の(k) に示されるようにそれぞれ全てＨレベルおよびＬレベルになる。また、プリチャージ信号PRp は図33の(f) に示されるように全てＨレベルとなり、このプリチャージ信号PRp を受けるビット線プリチャージ／イコライズ回路111cによりビット線対72b の電位BLs,/BLsが図33の(n) に示されるようにビット線プリチャージ電位VBLPにプリチャージおよびイコライズされ、プリチャージ信号PRp を受ける共通ソース線プリチャージ／イコライズ回路111dにより共通ソース線111eおよび111fの電位PCSpおよびNCSpが図33の(m) に示されるようにビット線プリチャージ電位VBLPにプリチャージおよびイコライズされ、CBR リフレッシュサイクルが終了する。
【０２１２】
以上のようにこの実施の形態４ではDRAM DM が通常のCBR リフレッシュモードの陰に隠れているものの、ボディリフレッシュモードを有しメモリセル72c に含まれるn チャネルMOS トランジスタ72cbのボディ72cbc に蓄積された多数キャリアを排出するため、メモリセル72c のデータ保持時間が長くなる。
【０２１３】
また、メモリセル72c のデータ保持時間が長くなることにより、例えばボディリフレッシュモードを有していないDRAMではリフレッシュピリオドが2 μsec であるところを4 μsec に伸ばすことができるので、これによって一定時間当たりのリフレッシュに要する電力を低減でき、低消費電力のDRAMを得ることができる。
【０２１４】
さらに、センスアンプ111bを利用して複数のメモリセル72c のボディリフレッシュを同時にするので、ボディリフレッシュが高速におこなえる。またビット線対72b の一方のビット線にボディリフレッシュ電位VBR を与える回路を、ビット線対72b の電位差を増幅するためのセンスアンプ111bで流用しているので回路面積の増大が抑制されている。また、センスアンプ111bにボディリフレッシュ電位VBR および接地電位VSS を伝達する配線をn チャネル共通ソース線111fで共有しているので配線面積の増大も抑制されている。
【０２１５】
さらにまた、通常のCBR リフレッシュとボディリフレッシュを併せて行うので、ボディリフレッシュモードに設定するために新たな操作が必要なく、ボディリフレッシュモードに設定するために新たに入力ピンを追加する必要もない。また、ボディリフレッシュサイクルを特別に設けずに済むのでDRAMの制御が複雑にならない。
【０２１６】
なお、この実施の形態４においてはボディリフレッシュ電位VBR を負の電位としたが、負の電位に代えて接地電位VSS にしても負の電位ほどではないにしても、ボディにたまった多数キャリアを排出することができる。この場合は内部電位発生回路群10におけるボディリフレッシュ電位VBR を発生する回路を設けなくてもボディリフレッシュ電位VBR を伝達する配線に接地電位VSS を与えるだけで良いので、回路面積の増大を抑制できる。
【０２１７】
また、この実施の形態４においては非選択のワード線72a の電位WLt のＬレベルを接地電位VSS としたが、ボディリフレッシュ電位VBR がビット線に与えられたときにこのビット線と非選択のワード線72a に接続されるメモリセル72c に含まれるn チャネルMOS トランジスタ72cbにゲート−ソース間電圧が与えられることになって一時的にこのn チャネルMOS トランジスタ72cbのサブスレッショルドリーク電流が増大するので、CBR リフレッシュおよびボディリフレッシュ時はYamagata et al.,1995 ISSCC Digest of Technical Papers,pp 248-249で紹介されている負電圧ワード線構成を採用してワード線72a のＬレベルを接地電位VSS から負電位のボディリフレッシュVBR に低下させることでサブスレッショルドリーク電流の増大を抑制することができる。
【０２１８】
実施の形態５．
次にこの発明の他の実施の形態であるDRAMについて図34から図36に基づき説明する。この実施の形態５におけるDRAMと実施の形態１におけるDRAMとの間で異なる点は、まず実施の形態１では通常の書き込み／読み出し動作での選択されたメモリブロック72に含まれるビット線対72b のＬレベルの電位は接地電位VSS であったのに対し、この実施の形態５におけるDRAMではビット線対72b のＬレベルの電位は接地電位VSS をわずかに昇圧した（例えば0.5V）昇圧センス接地電位VBSGとし、M.Asakura et al.,1994 IEEE Journal of Solid-State Circuits vol.29,pp 1303-1309で紹介されているBSG(Boosted Sense Ground) 構成を採っている点である。このBSG 構成はF.Morishita et al.,1995 Symposium on VLSI Technology Digest of Technical Papers,pp141-142 に紹介されているように特にSOI 構造においてビット線の電位がダイナミックに変化した場合のリフレッシュ特性の向上に関して有効となる。
【０２１９】
また、ボディリフレッシュ電位VBR についても実施の形態１においては負の電位であったのに対し、この実施の形態５ではボディリフレッシュ電位VBR に代えて接地電位VSS を使用している点でも異なる。以下、これらの相違点に基づき実施の形態１と異なる回路について説明し、実施の形態１と同じ回路については説明を省略する。
【０２２０】
まず図34を参照してDRAM DM の全体構成中の図1 に示された実施の形態１におけるDRAM DM と異なる点について説明する。この実施の形態５における内部電位発生回路群10はボディリフレッシュのための負の電位を発生する回路を備えておらず、昇圧センス接地電位VBSGを発生する回路を備えている。また、この内部電位発生回路群10から発生されるセルプレート電位VCP は実施の形態１では1/2(VCC+VSS)であったのに対し、この実施の形態５では1/2(VCC+VBSG) となっている。同様にビット線プリチャージ電位VBLPも実施の形態１では1/2(VCC+VSS)であったのに対し、この実施の形態５では1/2(VCC+VBSG) となっている。また、メモリアレイ周辺回路群110 に含まれる回路も実施の形態１とは異なっている。
【０２２１】
次にメモリアレイ周辺回路群110 に含まれるセンスアンプ活性化回路111hについて説明する。図35を参照して、この実施の形態５におけるセンスアンプ活性化回路111hは図13に示された実施の形態１におけるセンスアンプ活性化回路111hに比べてn チャネルMOS トランジスタ111hb のソースが接地電位VSS に代わって昇圧センス接地電位VBSGを受けている点で異なる。
【０２２２】
次にメモリアレイ周辺回路群110 に含まれるビット線供給電位制御回路113 について説明する。図36を参照して、この実施の形態５におけるビット線供給電位制御回路113 は図14に示された実施の形態１におけるビット線供給電位制御回路113 に比べてボディリフレッシュ信号BRE のＬレベルとn チャネルMOS トランジスタ113bb のソースが受ける接地電位VSS が同じレベルなので不要となったレベル変換回路113aが削除されている点で異なる。また、ビット線供給電位出力バッファ回路113bはインバータ113bc を新たに有し、ビット線供給電位出力バッファ回路113bに含まれるn チャネルMOS トランジスタ113ba はゲートにインバータ113bc からのボディリフレッシュ信号BRE の反転信号を受け、n チャネルMOS トランジスタ113bb はゲートにボディリフレッシュ信号BRE を受けている。
【０２２３】
次に以上のように構成されたDRAM DM の動作について説明する。まず、通常の読み出し／書き込み動作についてはビット線対72b に生じる電位差がセンスアンプ111bによりVCC-VBSGに増幅される点、ビット線対72b の電位BLs,/BLsのプリチャージレベルVBLPが1/2(VCC+VBSG) になっている点、およびp チャネル共通ソース線111eの電位PCSpとn チャネル共通ソース線111fの電位NCSpのプリチャージレベルVBLPが1/2(VCC+VBSG) になっている点を除いては、例えばワード線72a の電位などの他の信号のＬレベルは接地電位VSS のままなので図18に示された実施の形態１におけるDRAM DM の動作と同様に動作する。CBR リフレッシュ動作についてもビット線対72b に生じる電位差がセンスアンプ111bによりVCC-VBSGに増幅される点、ビット線対72b の電位BLs,/BLsのプリチャージレベルVBLPが1/2(VCC+VBSG) になっている点、およびp チャネル共通ソース線111eの電位PCSpとn チャネル共通ソース線111fの電位NCSpのプリチャージレベルVBLPが1/2(VCC+VBSG) になっている点を除いては図19に示された実施の形態１におけるDRAM DM の動作と同様に動作する。
【０２２４】
また、ボディリフレッシュ動作については、ボディリフレッシュ電位VBR が接地電位VSS に置き代わっている点、ビット線対72b の電位BLs,/BLsのプリチャージレベルVBLPが1/2(VCC+VBSG) になっている点、およびp チャネル共通ソース線111eの電位PCSpとn チャネル共通ソース線111fの電位NCSpのプリチャージレベルVBLPが1/2(VCC+VBSG) になっている点を除いては図20に示された実施の形態１におけるDRAM DM の動作と同様に動作する。つまり、ビット線のＬレベルが接地電位VSS より高い昇圧センス接地電位VBSGとなったのでボディリフレッシュ時にビット線に昇圧センス接地電位VBSGよりも低い接地電位VSS を与えることは相対的に見て実施の形態１のようにビット線のＬレベルが接地電位VSS のDRAMのビット線にこの接地電位VSS よりも低いボディリフレッシュ電位VBR を与えることに相当している。
【０２２５】
以上のようにこの実施の形態５では実施の形態１と同様にDRAM DM がボディリフレッシュモードを有し、メモリセル72c に含まれるn チャネルMOS トランジスタ72cbのボディ72cbc に蓄積された多数キャリアを排出するため、メモリセル72c のデータ保持時間が長くなるとともに、メモリセル72c のデータ保持時間が長くなることにより、例えばボディリフレッシュモードを有していないDRAMではリフレッシュピリオドが2 μsec であるところを4 μsec に伸ばすことができるので、これによって一定時間当たりのリフレッシュに要する電力を低減でき、低消費電力のDRAMを得ることができる。
【０２２６】
また、実施の形態１と同様にビット線プリチャージ／イコライズ回路111cを利用して複数のメモリセル72c のボディリフレッシュを同時にするので、ボディリフレッシュが高速に行える。また、ビット線対72b にボディリフレッシュのための接地電位VSS を与える回路を、ビット線対72b をビット線プリチャージ電位VBLPにプリチャージおよびイコライズするためのビット線プリチャージ／イコライズ回路111cで流用しているので回路面積の増大が抑制されている。また、ビット線プリチャージ電位VBLPおよびボディリフレッシュのための接地電位VSS を伝達する配線をビット線供給電位VBL を伝達するビット線供給電位線111gで共有しているので配線面積の増大も抑制されている。
【０２２７】
さらに、実施の形態１と同様にボディリフレッシュモードの設定と通常のCBR  リフレッシュモードの設定を同じCBR タイミングで行えるので、ボディリフレッシュモードに設定するための複雑な操作が必要なく、ボディリフレッシュモードに設定するために新たに入力ピンを追加する必要もない。
【０２２８】
さらにまた、実施の形態１と同様にボディリフレッシュモードの設定と通常のCBR リフレッシュモードの設定が同じCBR タイミングで行われても、ボディリフレッシュモードに設定されたCBR リフレッシュサイクル直後のCBR リフレッシュサイクルではインクリメントされないままのリフレッシュアドレス信号で通常のCBR リフレッシュ動作が行われるので、リフレッシュアドレスがボディリフレッシュ動作を行ったことでとばされることがない。
【０２２９】
また、この実施の形態５のDRAM DM はビット線の電位のＬレベルを接地電位VSS よりも高い昇圧センス接地電位VBSGとするBSG 構成を採用したことにより、例えばスタンバイ状態でワード線72a が接地電位VSS になっているときは、このワード線72a に接続されるメモリセル72c に含まれるn チャネルMOS トランジスタ72cbのソース−ゲート間電圧は負電圧（すなわち、ソース電位は最低でも昇圧センス接地電位VBSGまでしか低下しないのに、ゲート電位となるワード線の電位はこの昇圧センス接地電位VBSGよりも低い接地電位VSSである）となり、相対的にビット線のＬレベルが接地電位VSS のDRAMでワード線72のＬレベルを接地電位VSS でなく負の電位にしたようになるので、メモリセル72c に含まれるnチャネルMOS トランジスタ72cbのサブスレッショルドリーク電流が減少し、メモリセル72c のデータ保持時間が長くなり、リフレッシュ特性を改善することができる。
【０２３０】
さらに、この実施の形態５のDRAM DM はBSG 構成を採用しているため、ボディリフレッシュ電位に接地電位VSS を利用できるので、ボディリフレッシュモードを設けても新たにボディリフレッシュ電位を発生する回路を設ける必要がなく、回路面積の増大を抑制できる。
【０２３１】
実施の形態６．
次にこの発明の他の実施の形態であるDRAMについて図37から図38に基づき説明する。この実施の形態６におけるDRAMでは実施の形態２におけるDRAMと同様にボディリフレッシュのためのデータを与えてセンスアンプを介してボディリフレッシュのための電位をビット線に与えることでボディリフレッシュが実行される。この実施の形態６におけるDRAMと実施の形態２におけるDRAMとの間で異なる点は、まず実施の形態２では通常の書き込み／読み出し動作での選択されたメモリブロック72に含まれるビット線対72b のＬレベルの電位は接地電位VSS であったのに対し、この実施の形態６におけるDRAMでは実施の形態５と同様にビット線対72b のＬレベルの電位は接地電位VSS をわずかに昇圧した（例えば0.5V）昇圧センス接地電位VBSGとし、BSG 構成を採っている点である。
【０２３２】
また、ボディリフレッシュ電位VBR についても実施の形態２においては負の電位であったのに対し、この実施の形態６では実施の形態５と同様にボディリフレッシュ電位VBR に代えて接地電位VSS を使用している点でも異なる。以下、これらの相違点に基づき実施の形態２と異なる回路について説明し、実施の形態２と同じ回路については説明を省略する。
【０２３３】
まず図37を参照してDRAM DM の全体構成中の図21に示された実施の形態２におけるDRAM DM と異なる点について説明する。この実施の形態６における内部電位発生回路群10はボディリフレッシュのための負の電位VBR を発生する回路を備えておらず、昇圧センス接地電位VBSGを発生する回路を備えている。また、この内部電位発生回路群10から発生されるセルプレート電位VCP は実施の形態２では1/2(VCC+VSS)であったのに対し、この実施の形態６では1/2(VCC+VBSG) となっている。同様にビット線プリチャージ電位VBLPも実施の形態２では1/2(VCC+VSS)であったのに対し、この実施の形態６では1/2(VCC+VBSG) となっている。また、メモリアレイ周辺回路群110 に含まれる回路も実施の形態２とは異なっている。
【０２３４】
次にメモリアレイ周辺回路群110 に含まれるセンスアンプ活性化回路111hおよびソース電位制御回路114 について説明する。図38を参照して、この実施の形態６におけるビット線供給電位制御回路114 は図23に示された実施の形態２におけるビット線供給電位制御回路114 に比べてボディリフレッシュ信号BRE のＬレベルとn チャネルMOS トランジスタ114bb のソースが受ける接地電位VSS が同じレベルなので不要となったレベル変換回路114aが削除されている点で異なる。また、ビット線供給電位出力バッファ回路114bはインバータ114bc を新たに有し、ビット線供給電位出力バッファ回路114bに含まれるn チャネルMOS トランジスタ114ba はゲートにインバータ114bc からのボディリフレッシュ信号BRE の反転信号を受け、ドレインに接地電位VSS に代えて昇圧センス接地電位VBSGを受け、n チャネルMOS トランジスタ114bb はゲートにボディリフレッシュ信号BRE を受け、ソースにボディリフレッシュ電位VBR に代えて接地電位VSS を受けている。
【０２３５】
次に以上のように構成されたDRAM DM の動作について説明する。まず、通常の読み出し／書き込み動作についてはビット線対72b に生じる電位差がセンスアンプ111bによりVCC-VBSGに増幅される点、ビット線対72b の電位BLs,/BLsのプリチャージレベルVBLPが1/2(VCC+VBSG) になっている点、およびp チャネル共通ソース線111eの電位PCSpとn チャネル共通ソース線111fの電位NCSpのプリチャージレベルVBLPが1/2(VCC+VBSG) になっている点を除いては、例えばワード線72a の電位などの他の信号のＬレベルは接地電位VSS のままなので実施の形態２におけるDRAM DM と同様に動作する。つまり、図18に示された実施の形態１におけるDRAM DM の動作と同様に動作する。
【０２３６】
CBR リフレッシュ動作についてもビット線対72b に生じる電位差がセンスアンプ111bによりVCC-VBSGに増幅される点、ビット線対72b の電位BLs,/BLsのプリチャージレベルVBLPが1/2(VCC+VBSG) になっている点、およびp チャネル共通ソース線111eの電位PCSpとn チャネル共通ソース線111fの電位NCSpのプリチャージレベルVBLPが1/2(VCC+VBSG) になっている点を除いては実施の形態２におけるDRAM DM と同様に動作する。つまり、図19に示された実施の形態１におけるDRAM DM の動作と同様に動作する。
【０２３７】
また、ボディリフレッシュ動作については、ボディリフレッシュ電位VBR が接地電位VSS に置き代わっている点、ビット線対72b の電位BLs,/BLsのプリチャージレベルVBLPが1/2(VCC+VBSG) になっている点、およびp チャネル共通ソース線111eの電位PCSpとn チャネル共通ソース線111fの電位NCSpのプリチャージレベルVBLPが1/2(VCC+VBSG) になっている点を除いては図26に示された実施の形態２におけるDRAM DM の動作と同様に動作する。つまり、ビット線のＬレベルが接地電位VSS より高い昇圧センス接地電位VBSGとなったのでボディリフレッシュ時にビット線に昇圧センス接地電位VBSGよりも低い接地電位VSS を与えることは相対的に見て実施の形態２のようにビット線のＬレベルが接地電位VSS のDRAMのビット線にこの接地電位VSS よりも低いボディリフレッシュ電位VBR を与えることに相当している。
【０２３８】
以上のようにこの実施の形態６では実施の形態２と同様にDRAM DM がボディリフレッシュモードを有し、メモリセル72c に含まれるn チャネルMOS トランジスタ72cbのボディ72cbc に蓄積された多数キャリアを排出するため、メモリセル72c のデータ保持時間が長くなるとともに、メモリセル72c のデータ保持時間が長くなることにより、例えばボディリフレッシュモードを有していないDRAMではリフレッシュピリオドが2 μsec であるところを4 μsec に伸ばすことができるので、これによって一定時間当たりのリフレッシュに要する電力を低減でき、低消費電力のDRAMを得ることができる。
【０２３９】
また、実施の形態２と同様にセンスアンプ111bを利用して複数のメモリセル72c のボディリフレッシュを同時にするので、ボディリフレッシュが高速におこなえる。またビット線対72b の一方のビット線にボディリフレッシュのための接地電位VSS を与える回路を、ビット線対72b の電位差を増幅するためのセンスアンプ111bで流用しているので回路面積の増大が抑制されている。また、センスアンプ111bにボディリフレッシュのための接地電位VSS および昇圧センス接地電位VBSGを伝達する配線をn チャネル共通ソース線111fで共有しているので配線面積の増大も抑制されている。
【０２４０】
さらにまた、実施の形態２と同様に隣接したメモリブロック72間でセンスアンプ111bを共有するシェアードセンスアンプ構成となっているので、センスアンプ111bを共有している異なるメモリブロック72のビット線72ba（または72bb）に接続されるメモリセル72c を同時にボディリフレッシュすることができ、ボディリフレッシュが高速におこなえる。
【０２４１】
また、この実施の形態６のDRAM DM は実施の形態５と同様にビット線の電位のＬレベルを接地電位VSS よりも高い昇圧センス接地電位VBSGとするBSG 構成を採用したことにより、例えばスタンバイ状態でワード線72a が接地電位VSS になっているときは、このワード線72a に接続されるメモリセル72c に含まれるn チャネルMOS トランジスタ72cbのソース−ゲート間電圧は負電圧となり、相対的にビット線のＬレベルが接地電位VSS のDRAMでワード線72のＬレベルを接地電位VSS でなく負の電位にしたようになるので、メモリセル72c に含まれるn チャネルMOS トランジスタ72cbのサブスレッショルドリーク電流が減少し、メモリセル72c のデータ保持時間が長くなり、リフレッシュ特性を改善することができる。
【０２４２】
さらに、この実施の形態６のDRAM DM はBSG 構成を採用しているため、ボディリフレッシュ電位に接地電位VSS を利用できるので、ボディリフレッシュモードを設けても新たにボディリフレッシュ電位を発生する回路を設ける必要がなく、回路面積の増大を抑制できる。
【０２４３】
実施の形態７．
次にこの発明の他の実施の形態であるDRAMについて説明する。この実施の形態７におけるDRAMでは実施の形態３におけるDRAMと同様にボディリフレッシュのためのデータを与えて1 対のローカルI/O 線につながる全ビット線対の一方のビット線にセンスアンプを介してボディリフレッシュのための電位を与えることでボディリフレッシュが実行される。この実施の形態７におけるDRAMと実施の形態３におけるDRAMとの間で異なる点は、まず実施の形態３では通常の書き込み／読み出し動作での選択されたメモリブロック72に含まれるビット線対72b のＬレベルの電位は接地電位VSS であったのに対し、この実施の形態７におけるDRAMでは実施の形態６と同様にビット線対72b のＬレベルの電位は接地電位VSS をわずかに昇圧した（例えば0.5V）昇圧センス接地電位VBSGとし、BSG 構成を採っている点である。
【０２４４】
また、ボディリフレッシュ電位VBR についても実施の形態３においては負の電位であったのに対し、この実施の形態７では実施の形態６と同様にボディリフレッシュ電位VBR に代えて接地電位VSS を使用している点でも異なる。以下、これらの相違点に基づき実施の形態３と異なる回路について説明し、実施の形態３と同じ回路については説明を省略する。
【０２４５】
この実施の形態７における内部電位発生回路群10は、図37に示された実施の形態６における内部電位発生回路群10と同様にボディリフレッシュのための負の電位を発生する回路を備えておらず、昇圧センス接地電位VBSGを発生する回路を備えている。また、この内部電位発生回路群10から発生されるセルプレート電位VCP は実施の形態３では1/2(VCC+VSS)であったのに対し、この実施の形態７では1/2(VCC+VBSG) となっている。同様にビット線プリチャージ電位VBLPも実施の形態３では1/2(VCC+VSS)であったのに対し、この実施の形態７では1/2(VCC+VBSG) となっている。また、メモリアレイ周辺回路群110 に含まれる回路も実施の形態３とは異なっている。
【０２４６】
この実施の形態７におけるメモリアレイ周辺回路群110 に含まれるビット線供給電位制御回路114 は図38に示された実施の形態６におけるビット線供給電位制御回路114 と同様の回路構成を有し、実施の形態３におけるビット線供給電位制御回路114 に比べてボディリフレッシュ信号BRE のＬレベルとn チャネルMOS トランジスタ114bb のソースが受ける接地電位VSS が同じレベルなので不要となったレベル変換回路114aが削除されている点で異なる。また、ビット線供給電位出力バッファ回路114bはインバータ114bc を新たに有し、ビット線供給電位出力バッファ回路114bに含まれるn チャネルMOS トランジスタ114ba はゲートにインバータ114bc からのボディリフレッシュ信号BRE の反転信号を受け、ドレインに接地電位VSS に代えて昇圧センス接地電位VBSGを受け、n チャネルMOS トランジスタ114bb はゲートにボディリフレッシュ信号BRE を受け、ソースにボディリフレッシュ電位VBR に代えて接地電位VSS を受けている。
【０２４７】
次に以上のように構成されたDRAM DM の動作について説明する。まず、通常の読み出し／書き込み動作についてはビット線対72b に生じる電位差がセンスアンプ111bによりVCC-VBSGに増幅される点、ビット線対72b の電位BLs,/BLsのプリチャージレベルVBLPが1/2(VCC+VBSG) になっている点、およびp チャネル共通ソース線111eの電位PCSpとn チャネル共通ソース線111fの電位NCSpのプリチャージレベルVBLPが1/2(VCC+VBSG) になっている点を除いては、例えばワード線72a の電位などの他の信号のＬレベルは接地電位VSS のままなので実施の形態３におけるDRAM DM と同様に動作する。
【０２４８】
CBR リフレッシュ動作についてもビット線対72b に生じる電位差がセンスアンプ111bによりVCC-VBSGに増幅される点、ビット線対72b の電位BLs,/BLsのプリチャージレベルVBLPが1/2(VCC+VBSG) になっている点、およびp チャネル共通ソース線111eの電位PCSpとn チャネル共通ソース線111fの電位NCSpのプリチャージレベルVBLPが1/2(VCC+VBSG) になっている点を除いては実施の形態３におけるDRAM DM と同様に動作する。
【０２４９】
また、ボディリフレッシュ動作については、ボディリフレッシュ電位VBR が接地電位VSS に置き代わっている点、ビット線対72b の電位BLs,/BLsのプリチャージレベルVBLPが1/2(VCC+VBSG) になっている点、およびp チャネル共通ソース線111eの電位PCSpとn チャネル共通ソース線111fの電位NCSpのプリチャージレベルVBLPが1/2(VCC+VBSG) になっている点を除いては実施の形態３におけるDRAM DM の動作と同様に動作する。つまり、ビット線のＬレベルが接地電位VSS より高い昇圧センス接地電位VBSGとなったのでボディリフレッシュ時にビット線に昇圧センス接地電位VBSGよりも低い接地電位VSS を与えることは相対的に見て実施の形態２のようにビット線のＬレベルが接地電位VSS のDRAMのビット線にこの接地電位VSS よりも低いボディリフレッシュ電位VBR を与えることに相当している。
【０２５０】
以上のようにこの実施の形態７では実施の形態３と同様にDRAM DM がボディリフレッシュモードを有し、メモリセル72c に含まれるn チャネルMOS トランジスタ72cbのボディ72cbc に蓄積された多数キャリアを排出するため、メモリセル72c のデータ保持時間が長くなるとともに、メモリセル72c のデータ保持時間が長くなることにより、例えばボディリフレッシュモードを有していないDRAMではリフレッシュピリオドが2 μsec であるところを4 μsec に伸ばすことができるので、これによって一定時間当たりのリフレッシュに要する電力を低減でき、低消費電力のDRAMを得ることができる。
【０２５１】
また、実施の形態３と同様にセンスアンプ111bを利用して複数のメモリセル72c のボディリフレッシュを同時にするので、ボディリフレッシュが高速におこなえる。またビット線対72b の一方のビット線にボディリフレッシュのための接地電位VSS を与える回路を、ビット線対72b の電位差を増幅するためのセンスアンプ111bで流用しているので回路面積の増大が抑制されている。また、センスアンプ111bにボディリフレッシュのための接地電位VSS および昇圧センス接地電位VBSGを伝達する配線をn チャネル共通ソース線111fで共有しているので配線面積の増大も抑制されている。
【０２５２】
さらにまた、実施の形態３と同様に隣接したメモリブロック72間でセンスアンプ111bを共有するシェアードセンスアンプ構成となっているので、センスアンプ111bを共有している異なるメモリブロック72のビット線72ba（または72bb）に接続されるメモリセル72c を同時にボディリフレッシュすることができ、ボディリフレッシュが高速におこなえる。
【０２５３】
また、実施の形態３と同様に複数のコラム選択信号CSLkが同時に選択を示すＨレベルに変化し、1 対のI/O 線対112bに対応する複数のビット線対72b を接続させて同時に複数のビット線にボディリフレッシュ用のデータを与えてボディリフレッシュをおこなっているので、1 対のI/O 線対112bに対応する1 本のビット線対72b を接続させてボディリフレッシュ用のデータを与えてボディリフレッシュをおこなう実施の形態６のDRAM DM に比べてボディリフレッシュが高速におこなえる。
【０２５４】
また、この実施の形態７のDRAM DM は実施の形態６と同様にビット線の電位のＬレベルを接地電位VSS よりも高い昇圧センス接地電位VBSGとするBSG 構成を採用したことにより、例えばスタンバイ状態でワード線72a が接地電位VSS になっているときは、このワード線72a に接続されるメモリセル72c に含まれるn チャネルMOS トランジスタ72cbのソース−ゲート間電圧は負電圧となり、相対的にビット線のＬレベルが接地電位VSS のDRAMでワード線72のＬレベルを接地電位VSS でなく負の電位にしたようになるので、メモリセル72c に含まれるn チャネルMOS トランジスタ72cbのサブスレッショルドリーク電流が減少し、メモリセル72c のデータ保持時間が長くなり、リフレッシュ特性を改善することができる。
【０２５５】
さらに、この実施の形態７のDRAM DM はBSG 構成を採用しているため、ボディリフレッシュ電位に接地電位VSS を利用できるので、ボディリフレッシュモードを設けても新たにボディリフレッシュ電位を発生する回路を設ける必要がなく、回路面積の増大を抑制できる。
【０２５６】
実施の形態８．
次にこの発明の他の実施の形態であるDRAMについて説明する。この実施の形態８におけるDRAMでは実施の形態４におけるDRAMと同様に通常のCBR リフレッシュ動作の陰でボディリフレッシュ動作をおこない、CBR リフレッシュとボディリフレッシュを同時に実行している。この実施の形態８におけるDRAMと実施の形態４におけるDRAMとの間で異なる点は、実施の形態４では通常の書き込み／読み出し動作での選択されたメモリブロック72に含まれるビット線対72b のＬレベルの電位は接地電位VSS であったのに対し、この実施の形態８におけるDRAMでは実施の形態６と同様にビット線対72b のＬレベルの電位は接地電位VSS をわずかに昇圧した（例えば0.5V）昇圧センス接地電位VBSGとし、BSG 構成を採っている点である。
【０２５７】
また、ボディリフレッシュ電位VBR についても実施の形態４においては負の電位であったのに対し、この実施の形態８では実施の形態６と同様にボディリフレッシュ電位VBR に代えて接地電位VSS を使用している点でも異なる。以下、これらの相違点に基づき実施の形態４と異なる回路について説明し、実施の形態４と同じ回路については説明を省略する。
この実施の形態８における内部電位発生回路群10は、図37に示された実施の形態６における内部電位発生回路群10と同様にボディリフレッシュのための負の電位を発生する回路を備えておらず、昇圧センス接地電位VBSGを発生する回路を備えている。また、この内部電位発生回路群10から発生されるセルプレート電位VCP は実施の形態４では1/2(VCC+VSS)であったのに対し、この実施の形態８では1/2(VCC+VBSG) となっている。同様にビット線プリチャージ電位VBLPも実施の形態４では1/2(VCC+VSS)であったのに対し、この実施の形態８では1/2(VCC+VBSG) となっている。また、メモリアレイ周辺回路群110 に含まれる回路も実施の形態４とは異なっている。
【０２５８】
この実施の形態８におけるメモリアレイ周辺回路群110 に含まれるビット線供給電位制御回路114 は図38に示された実施の形態６におけるビット線供給電位制御回路114 と同様の回路構成を有し、実施の形態４におけるビット線供給電位制御回路114 に比べてボディリフレッシュ信号BRE のＬレベルとn チャネルMOS トランジスタ114bb のソースが受ける接地電位VSS が同じレベルなので不要となったレベル変換回路114aが削除されている点で異なる。また、ビット線供給電位出力バッファ回路114bはインバータ114bc を新たに有し、ビット線供給電位出力バッファ回路114bに含まれるn チャネルMOS トランジスタ114ba はゲートにインバータ114bc からのボディリフレッシュ信号BRE の反転信号を受け、ドレインに接地電位VSS に代えて昇圧センス接地電位VBSGを受け、n チャネルMOS トランジスタ114bb はゲートにボディリフレッシュ信号BRE を受け、ソースにボディリフレッシュ電位VBR に代えて接地電位VSS を受けている。
【０２５９】
次に以上のように構成されたDRAM DM の動作について説明する。まず、通常の読み出し／書き込み動作についてはビット線対72b に生じる電位差がセンスアンプ111bによりVCC-VBSGに増幅される点、ビット線対72b の電位BLs,/BLsのプリチャージレベルVBLPが1/2(VCC+VBSG) になっている点、およびp チャネル共通ソース線111eの電位PCSpとn チャネル共通ソース線111fの電位NCSpのプリチャージレベルVBLPが1/2(VCC+VBSG) になっている点を除いては、例えばワード線72a の電位などの他の信号のＬレベルは接地電位VSS のままなので実施の形態４におけるDRAM DM と同様に動作する。
【０２６０】
また、同時に実行されるCBR リフレッシュおよびボディリフレッシュ動作については、ボディリフレッシュ電位VBR が接地電位VSS に置き代わっている点、ビット線対72b の電位BLs,/BLsのプリチャージレベルVBLPが1/2(VCC+VBSG) になっている点、およびp チャネル共通ソース線111eの電位PCSpとn チャネル共通ソース線111fの電位NCSpのプリチャージレベルVBLPが1/2(VCC+VBSG) になっている点を除いては図33に示された実施の形態４におけるDRAM DM の動作と同様に動作する。つまり、ビット線のＬレベルが接地電位VSS より高い昇圧センス接地電位VBSGとなったのでボディリフレッシュ時にビット線に昇圧センス接地電位VBSGよりも低い接地電位VSS を与えることは相対的に見て実施の形態２のようにビット線のＬレベルが接地電位VSS のDRAMのビット線にこの接地電位VSS よりも低いボディリフレッシュ電位VBR を与えることに相当している。
【０２６１】
以上のようにこの実施の形態８では実施の形態４と同様にDRAM DM が通常のCBR リフレッシュモードの陰に隠れているものの、ボディリフレッシュモードを有しメモリセル72c に含まれるn チャネルMOS トランジスタ72cbのボディ72cbc に蓄積された多数キャリアを排出するため、メモリセル72c のデータ保持時間が長くなるとともに、メモリセル72c のデータ保持時間が長くなることにより、例えばボディリフレッシュモードを有していないDRAMではリフレッシュピリオドが2  μsec であるところを4 μsec に伸ばすことができるので、これによって一定時間当たりのリフレッシュに要する電力を低減でき、低消費電力のDRAMを得ることができる。
【０２６２】
さらに、実施の形態４と同様にセンスアンプ111bを利用して複数のメモリセル72c のボディリフレッシュを同時にするので、ボディリフレッシュが高速におこなえる。またビット線対72b の一方のビット線にボディリフレッシュ電位VBR を与える回路を、ビット線対72b の電位差を増幅するためのセンスアンプ111bで流用しているので回路面積の増大が抑制されている。また、センスアンプ111bにボディリフレッシュ電位VBR および接地電位VSS を伝達する配線をn チャネル共通ソース線111fで共有しているので配線面積の増大も抑制されている。
【０２６３】
さらにまた、実施の形態４と同様に通常のCBR リフレッシュとボディリフレッシュを併せて行うので、ボディリフレッシュモードに設定するために新たな操作が必要なく、ボディリフレッシュモードに設定するために新たに入力ピンを追加する必要もない。また、ボディリフレッシュサイクルを特別に設けずに済むのでDRAMの制御が複雑にならない。
【０２６４】
また、この実施の形態８のDRAM DM は実施の形態６と同様にビット線の電位のＬレベルを接地電位VSS よりも高い昇圧センス接地電位VBSGとするBSG 構成を採用したことにより、例えばスタンバイ状態でワード線72a が接地電位VSS になっているときは、このワード線72a に接続されるメモリセル72c に含まれるn チャネルMOS トランジスタ72cbのソース−ゲート間電圧は負電圧となり、相対的にビット線のＬレベルが接地電位VSS のDRAMでワード線72のＬレベルを接地電位VSS でなく負の電位にしたようになるので、メモリセル72c に含まれるn チャネルMOS トランジスタ72cbのサブスレッショルドリーク電流が減少し、メモリセル72c のデータ保持時間が長くなり、リフレッシュ特性を改善することができる。
【０２６５】
さらに、この実施の形態８のDRAM DM はBSG 構成を採用しているため、ボディリフレッシュ電位に接地電位VSS を利用できるので、ボディリフレッシュモードを設けても新たにボディリフレッシュ電位を発生する回路を設ける必要がなく、回路面積の増大を抑制できる。
【０２６６】
実施の形態９．
次にこの発明の他の実施の形態であるDRAMについて図39から図45に基づき説明する。この実施の形態９におけるDRAMと実施の形態１におけるDRAMとの間で異なる点は、まず実施の形態１ではメモリセル72c におけるキャパシタ72caの一方の電極72cac の電位が内部電位発生回路群10からのセルプレート電位VCP に固定されていたのに対し、この実施の形態９ではメモリセル72c におけるキャパシタ72caの一方の電極72cac の電位がボディリフレッシュ時に(1/2)(VCC+VSS)のセルプレート電位VCP から電源電位VCC に変化し、ボディリフレッシュ動作が加速されている点である。以下、この相違点に基づき実施の形態１と異なる回路について説明する。
【０２６７】
まず図39を参照してDRAM DM の全体構成中の図1 に示された実施の形態１におけるDRAM DM と異なる点について説明する。この実施の形態９におけるDRAM DM  のメモリアレイ70は内部電位発生回路群10から発生されるセルプレート電位VCP を直接受けずに、メモリアレイ周辺回路群110 からのセルプレート供給電位VCPPを介してセルプレート電位VCP を受ける。
【０２６８】
次に図40を参照してメモリアレイ周辺回路群110 に新たに付け加わったセルプレート供給電位制御回路115 について説明する。セルプレート供給電位制御回路115 はボディリフレッシュ信号BRE を受けるインバータ115aa 、ソースに電源電位VCC を受け、ゲートにインバータ115aa からのボディリフレッシュ信号BRE の反転信号を受けるp チャネルMOS トランジスタ115ab 、およびドレインにセルプレート電位VCP を受け、ゲートにボディリフレッシュ信号BRE を受けるp チャネルMOS トランジスタ115ac を含むセルプレート供給電位出力バッファ回路115aを有する。そしてセルプレート供給電位制御回路115 はボディリフレッシュ信号BRE がボディリフレッシュモードを示すＨレベルのときはセルプレート供給電位VCPPを電源電位VCC とし、ボディリフレッシュ信号BRE がＬレベルのときはセルプレート供給電位VCPPをセルプレート電位VCP にする。
【０２６９】
次に図41を参照してメモリアレイ70の一部について説明する。図12に示された実施の形態１におけるメモリアレイ70と異なる点は、実施の形態１におけるメモリセル72c に含まれるキャパシタ72caの一方の電極はセルプレート電位VCP を受けていたのに対し、この実施の形態９におけるメモリセル72c に含まれるキャパシタ72caの一方の電極は図40に示されたセルプレート供給電位制御回路115 からのセルプレート供給電位VCPPを受けている点である。
【０２７０】
次にセルプレート供給電位VCPPを変化させることによりボディリフレッシュ動作が実行される原理について説明する。ここではメモリセル72c を図42に示されるようにキャパシタンスで結合された等価回路に置き換えて考える。また、簡単のためにボディリフレッシュ時にビット線に負のボディリフレッシュ電位VBR ではなく接地電位VSS が与えられる場合を想定する。図42を参照して、この等価回路はボディ72cbc とストレージノード72caa との間にボディ72cbc-一方のソース／ドレイン72cba 間の空乏層キャパシタンス72cbf を有する。また、ボディ72cbc とビット線72baとの間にボディ72cbc-他方のソース／ドレイン72cbb 間の空乏層キャパシタンス72cbg を有する。さらに、ボディ72cbc とゲート72cbe との間にゲートキャパシタンス72cbh を有する。
【０２７１】
そして、メモリセル72c にＨレベルのデータが記憶されているとき、すなわちストレージノード72caa の電位SNが電源電位VCC のときは、図43を参照して、まず初期状態を図43の(a) に示されるようにストレージノード72caa の電位SNが電源電位VCC 、ボディ72cbc の電位BDが接地電位VSS 、ビット線72baの電位BLが接地電位VSS と仮定する。また、障壁電位は無視して考えることとする。ボディリフレッシュが始まって図43の(b) に示されるようにセルプレート供給電位VCPPがセルプレート電位VCP から電源電位VCC に変化すると、キャパシタンスカップリングによりストレージノード72caa の電位SNは電源電位VCC からVCC+ΔV1に上昇する。このΔV1はカップリング比で決まる値で、キャパシタ72caのキャパシタンスは空乏層キャパシタンス72cbf に比べて大きいのでΔV1は大きい値となる。また、ストレージノード72caa の電位SNが上昇するとキャパシタンスカップリングによりボディ72cbc の電位BDがVSS+ΔV2に上昇する。このΔV2もカップリング比で決まる値で、空乏層キャパシタンス72cbf がゲートキャパシタンス72cbh よりも小さいのでΔV2はΔV1に比べて小さい値となる。
【０２７２】
ボディ72cbc の電位BDが上昇すると、ボディ72cbc と他方のソース／ドレイン72cbb との間で順方向バイアスが生じ、ボディ72cbc から他方のソース／ドレイン72cbb を介してビット線72baに電流が流れ、図43の(c) に示されるようにボディ72cbc の電位BDはVSS+ΔV3まで低下する。そして、図43の(d) に示されるようにセルプレート供給電位VCPPが電源電位VCC からセルプレート電位VCP に戻されると、キャパシタンスカップリングによりストレージノード72caa の電位SNが電源電位VCC に戻り、キャパシタンスカップリングによりボディ72cbc の電位BDはVSS+ΔV3- ΔV2まで低下し、ボディリフレッシュが完了する。
【０２７３】
また、メモリセル72c にＬレベルのデータが記憶されているとき、すなわちストレージノード72caa の電位SNが接地電位VSS のときは、図44を参照して、まず初期状態を図44の(a) に示されるようにストレージノード72caa の電位、ボディ72cbc の電位BD、およびビット線72baの電位BLが共に接地電位VSS と仮定する。また、障壁電位を無視して考えることとする。ボディリフレッシュが始まって図44の(b) に示されるようにセルプレート供給電位VCPPがセルプレート電位VCP から電源電位VCC に変化すると、キャパシタンスカップリングによりストレージノード72caa の電位SNは接地電位VSS からVSS+ΔV1に上昇する。また、ストレージノード72caa の電位SNが上昇するとキャパシタンスカップリングによりボディ72cbc の電位BDがVSS+ΔV2に上昇する。
【０２７４】
ボディ72cbc の電位BDが上昇すると、ボディ72cbc と他方のソース／ドレイン72cbb との間で順方向バイアスが生じ、ボディ72cbc から他方のソース／ドレイン72cbb を介してビット線72baに電流が流れ、図44の(c) に示されるようにボディ72cbc の電位BDはVSS+ΔV3まで低下する。そして、図44の(d) に示されるようにセルプレート供給電位VCPPが電源電位VCC からセルプレート電位VCP に戻されると、キャパシタンスカップリングによりストレージノード72caa の電位SNが接地電位VSS に戻り、キャパシタンスカップリングによりボディ72cbc の電位BDはVSS+ΔV3- ΔV2まで低下し、ボディリフレッシュが完了する。
【０２７５】
次にこの実施の形態９におけるDRAM DM の動作について説明する。この実施の形態９におけるDRAM DM の通常の読み出し／書き込みは図18を参照して説明した実施の形態１におけるDRAM DM の通常の読み出し／書き込み動作と同様に動作をする。また、CBR リフレッシュ動作についても図19を参照して説明した実施の形態１におけるDRAM DM のCBR リフレッシュ動作と同様に動作をする。一方、ボディリフレッシュ動作については図20を参照して説明した実施の形態１におけるDRAM DM のボディリフレッシュ動作とは異なる。以下にこの実施の形態９におけるDRAM DM のボディリフレッシュ動作について図45を参照して説明する。
【０２７６】
図45を参照して、この実施の形態９におけるDRAM DM のボディリフレッシュ動作は、セルプレート供給電位VCPPが図45の(s) に示されるようにセルプレート電位VCP から電源電位VCC に変化する点を除いては図20に示された実施の形態１の動作と同様である。
【０２７７】
以上のようにこの実施の形態９では実施の形態１の効果に加え、さらにボディリフレッシュ時にセルプレート供給電位VCPPをセルプレート電位VCP から電源電位VCC に変化させているので、ボディリフレッシュ動作が加速される。つまり、セルプレート供給電位をセルプレート電位VCP に固定しておくよりもボディに蓄積した多数キャリアをより多く排出できる。
【０２７８】
特に、ボディリフレッシュ時にビット線に負のボディリフレッシュ電位VBR の代わりに接地電位VSS を与えるものでは、負のボディリフレッシュ電位VBR を与えるものほどボディからの多数キャリアの排出ができないので、ボディリフレッシュ時にセルプレート供給電位VCPPをセルプレート電位VCP から電源電位VCC に変化させてボディリフレッシュ動作を加速することが有効となる。
【０２７９】
なお、この実施の形態９では実施の形態１におけるDRAMにボディリフレッシュ時にセルプレート供給電位VCPPをセルプレート電位VCP から電源電位VCC に変化させる改良を加えてボディリフレッシュ動作を加速させたが、実施の形態２、３、５、６および７におけるDRAMに同様に改良を加えたものも、この実施の形態９と同様にボディリフレッシュ動作が加速される。
【０２８０】
実施の形態１０．
次にこの発明の他の実施の形態であるDRAMについて図46および図47に基づき説明する。この実施の形態１０におけるDRAMと実施の形態９におけるDRAMとの間で異なる点は、まず実施の形態９ではメモリセル72c におけるキャパシタ72caの一方の電極72cac の電位がボディリフレッシュ時に(1/2)(VCC+VSS)のセルプレート電位VCP から電源電位VCC に変化し、ボディリフレッシュ動作が加速されていたのに対し、この実施の形態１０ではメモリセル72c におけるキャパシタ72caの一方の電極72cac の電位をボディリフレッシュ時にセルプレート電位VCP から電源電位VCC よりも高く、ワード線の昇圧のために使用されている昇圧電位VPP に変化させる点である。以下、この相違点に基づき実施の形態９と異なる回路について説明する。
【０２８１】
まず、図46を参照してメモリアレイ周辺回路群110 におけるセルプレート供給電位制御回路115 について説明する。この実施の形態１０におけるセルプレート供給電位制御回路115 は、図40に示された実施の形態９におけるセルプレート供給電位制御回路115 に比べ、セルプレート供給電位出力バッファ115aがインバータ115aa を含んでおらず、また、さらにボディリフレッシュ信号BRE を受けてこのVCC-VSS 振幅のボディリフレッシュ信号BRE をVPP-VSS 振幅にレベル変換した信号φ3 およびこの反転信号/φ3を出力する（つまり、ボディリフレッシュ信号BRE に応答したVPP-VSS 振幅の相補信号φ3 および/φ3を出力する）レベル変換回路115bを有している。そして、セルプレート供給電位制御回路115 はボディリフレッシュ信号BRE がボディリフレッシュモードを示すＨレベルのときはセルプレート供給電位VCPPを電源電位VCC よりも高い昇圧電位VPP とし、ボディリフレッシュ信号BRE がＬレベルのときはセルプレート供給電位VCPPをセルプレート電位VCP にする。
【０２８２】
そして、レベル変換回路115bはインバータ115ba 、p チャネルMOS トランジスタ115bb 、p チャネルMOS トランジスタ115bb とでクロスカップル回路を構成するp チャネルMOS トランジスタ115bc 、n チャネルMOS トランジスタ115bd,115be および昇圧電位VPP と接地電位VSS とで駆動されるインバータ115bf,115bg を含む。
【０２８３】
次に図47を参照して内部電位発生回路群10に含まれる昇圧電位発生回路11について説明する。昇圧電位発生回路11は、電源電位VCC および接地電位VSS を受けて駆動され、クロック信号CLK を出力するリングオシレータ11a 、インバータ11b,11c 、キャパシタ11d,11e 、ゲートがキャパシタ11e に接続され、一方のソース／ドレインとボディがキャパシタ11d に接続されるn チャネルMOS トランジスタ、およびクロック信号CLK に応じてn チャネルMOS トランジスタ11f のゲートと一方のソース／ドレインがそれぞれキャパシタ11e と11d で昇圧される前にこれらのゲートと一方のソース／ドレインを電源電位VCC に充電しておく充電回路11g を有する。
【０２８４】
そして、充電回路11g はキャパシタ11ga、n チャネルMOS トランジスタ11gb、クランプ回路を構成する直列に接続されたn チャネルMOS トランジスタ11gc,11gd,11ge、およびn チャネルMOS トランジスタ11gf,11gg を含み、クロック信号CLK がＬレベルのときにn チャネルMOS トランジスタ11f のゲートおよび一方のソース／ドレインを電源電位VCC に充電する。
【０２８５】
クロック信号CLK がＬレベルのときにn チャネルMOS トランジスタ11f のゲートおよび一方のソース／ドレインが電源電位VCC に充電された後、クロック信号CLK がＨレベルに変化すると、キャパシタ11e および11d のキャパシタンスカップリングによりn チャネルMOS トランジスタ11f のゲートおよび一方のソース／ドレインが昇圧されて電源電位VCC よりも高い電位2VCCになる。そして、この昇圧された一方のソース／ドレインの電位がn チャネルMOS トランジスタ11f の他方のソース／ドレインに伝わり、昇圧電位VPP が発生される。この昇圧電位VPP は一方のソース／ドレインが昇圧される2VCCからn チャネルMOS トランジスタ11f のしきい値電圧Vth分の電圧降下を差し引いた2VCC-Vth となる。
【０２８６】
次にこの実施の形態１０におけるDRAM DM の動作について説明する。この実施の形態１０におけるDRAM DM の通常の読み出し／書き込みおよびCBR リフレッシュ動作は実施の形態９におけるDRAM DM の動作と同様に動作をする。一方、ボディリフレッシュ動作については図45を参照して説明した実施の形態９におけるDRAM DM のボディリフレッシュ動作と、実施の形態９ではセルプレート供給電位VCPPが図45の(s) に示されるようにボディリフレッシュ時にセルプレート電位VCP  から電源電位VCC に変化しているのに対し、この実施の形態１０ではセルプレート電位VCP から昇圧電位VPP に変化する点を除いて、同様に動作する。
【０２８７】
以上のようにこの実施の形態１０では実施の形態９の効果に加え、さらにボディリフレッシュ時にセルプレート供給電位VCPPをセルプレート電位VCP から電源電位VCC よりも高い昇圧電位VPP に変化させているので、ボディリフレッシュ動作がより加速される。つまり、セルプレート供給電位を電源電位に変化させるよりもボディに蓄積した多数キャリアをより多く排出できる。
【０２８８】
特に、ボディリフレッシュ時にビット線に負のボディリフレッシュ電位VBR の代わりに接地電位VSS を与えるものでは、負のボディリフレッシュ電位VBR を与えるものほどボディからの多数キャリアの排出ができないので、ボディリフレッシュ時にセルプレート供給電位VCPPをセルプレート電位VCP から昇圧電位VPP に変化させてボディリフレッシュ動作を加速することが有効となる。
【０２８９】
しかも、この昇圧電位VPP はワード線の昇圧のために必要な電位であるため、新たに昇圧電位発生回路11を設ける必要がなく、レイアウト面積の増大を抑制できる。
【０２９０】
なお、この実施の形態１０では実施の形態１におけるDRAMにボディリフレッシュ時にセルプレート供給電位VCPPをセルプレート電位VCP から昇圧電位VPP に変化させる改良を加えてボディリフレッシュ動作を加速させたが、実施の形態２、３、５、６および７におけるDRAMに同様に改良を加えたものも、この実施の形態１０と同様にボディリフレッシュ動作が加速される。
【０２９１】
実施の形態１１．
次にこの発明の他の実施の形態であるDRAMについて図48から図50に基づき説明する。この実施の形態１１におけるDRAMと実施の形態９におけるDRAMとの間で異なる点はメモリセル構造である。この実施の形態１１ではセルプレート供給電位を変化させてボディリフレッシュを加速させる場合に、もっと効率良く加速できるようなメモリセル構造にしている。以下、このメモリセル構造についてメモリセル1 ビット分を模式化した斜視図である図48、メモリセル16ビット分のレイアウトの上面図である図49および図49の50-50 面での断面図である図50に基づきメモリセル構造を説明する。このメモリセル構造は縦型Φ型構造と呼ばれ、1Gビット以降のDRAMにおいてセルサイズの縮小とプロセスの単純化をもたらす構造として、S.Maeda et al.,1994 Symposium on VLSI Technology Digest of Technical Papers,pp.133-134に紹介されている。
【０２９２】
図48を参照して、縦型Φ型メモリセル構造はSOI 基板のシリコン層で形成されるビット線72ba、ビット線72baと直交して設けられ、ポリシリコンで形成されるワード線72a 、ワード線72a の上面から下面にかけて開口されたホール中に設けられ、アモルファスシリコンを結晶化して形成されるチャネルΦプラグ531 、ワード線72a に開口されたホール内にチャネルΦプラグ531 とワード線72a との間に設けられ、シリコン酸化物で形成されるゲート酸化膜72cbd 、および下面がチャネルΦプラグ531 に接続され、チャネルΦプラグ531 と同様にアモルファスシリコンを結晶化して形成されるストレージノード72caa を含む。
【０２９３】
図49を参照して、チャネルΦプラグ531 およびストレージノード72caa はワード線72a とビット線72baとの交点に設けられ、すなわち、メモリセルはワード線72a とビット線72baとの交点にそれぞれ設けられる。図50を参照して、ビット線72baは埋め込みシリコン酸化物層512 上に形成される。また、チャネルΦプラグ531 は一方のソース／ドレインとなるn 型拡散領域72cba 、p 型チャネル領域72cbc および他方のソース／ドレインとなるn 型拡散領域72cbb を含む。このp 型チャネル領域72cbc はSOI-MOS トランジスタのボディとは構造が異なっているが、ここでは多数キャリアが蓄積する構造をもつチャネルが形成される領域をボディに含めることとする。したがって、このp 型チャネル領域72cbc もボディに含める。そして、このp 型チャネル領域72cbc はゲート酸化膜72cbd を介してワード線72a に開口されたホールの内壁と対向しており、n 型拡散領域72cba,72cbb 、p 型チャネル領域72cbc 、ゲート酸化膜72cbd およびワード線72a はMOS トランジスタを構成している。
【０２９４】
また、n 型拡散領域72cba はストレージノード72caa と一体化して形成されており、ストレージノード72caa 、誘電膜72cab およびセルプレート72cac はキャパシタを構成している。さらに、ビット線72baとワード線72a との間およびストレージノード72caa とワード線72a との間は層間絶縁膜532 により離隔されている。
【０２９５】
この縦型Φ型メモリセルはストレージノード72caa とトランジスタの一方のソース／ドレイン72cba とが一体化して形成され、ストレージノード72caa と一方のソース／ドレイン72cba との間でストレージノードコンタクトを必要としないため、セルサイズの縮小とプロセスの単純化をもたらす。また、SOI 基板上に形成される通常のMOS トランジスタ、すなわちSOI-MOS トランジスタではソース／ドレインとボディとの間のPN接合面積はSOI 層の膜厚とSOI-MOS トランジスタのゲート幅の積で与えられるのに対し、縦型Φ型構造のメモリセルではチャネル領域72cbc が形成される円筒の断面積で与えられるので、相対的にみてより大きな接合面積を確保することができる。これにより、セルプレート供給電位を変化させたときの、図43および図44に示されたボディの電位変化量ΔV2を大きくすることができ、よりボディリフレッシュを加速することができる。
【０２９６】
なお、この実施の形態１１では実施の形態９においてメモリセル構造を縦型Φ型構造に置き換えたが、実施の形態１０においてメモリセル構造を縦型Φ型構造に置き換えても同様の効果を奏する。
【０２９７】
実施の形態１２．
次にこの発明の他の実施の形態であるDRAMについて図51から図53に基づき説明する。この実施の形態１２におけるDRAMと実施の形態１におけるDRAMとの間で異なる点は、まず実施の形態１では半導体基板511 の電位は固定されていたのに対し、この実施の形態１２では半導体基板511 の電位がボディリフレッシュ時に負のバックバイアス電位VBB から電源電位VCC に変化し、ボディリフレッシュ動作が加速されている点である。以下、この相違点に基づき実施の形態１と異なる回路について説明する。
【０２９８】
まず図51を参照して、この実施の形態１２における内部電位発生回路群10は電源電位VCC 、バックバイアス電位発生回路13から発生される負のバックバイアス電位VBB およびボディリフレッシュ信号BRE を受け、ボディリフレッシュ信号BRE がボディリフレッシュモードを示すＨレベルになると基板電位VSUBをバックバイアス電位VBB から電源電位VCC に変化させる基板電位制御回路12を新たに有している。
【０２９９】
次に図52を参照して基板電位制御回路12について説明する。基板電位制御回路12は、インバータ12a 、p チャネルMOS トランジスタ12b,12c 、n チャネルMOS  トランジスタ12d 、n チャネルMOS トランジスタ12d とでクロスカップル回路を構成するn チャネルMOS トランジスタ12e 、電源電位VCC とバックバイアス電位VBB を受けて駆動するインバータ12f 、および電源電位VCC とバックバイアス電位VBB を受けて駆動し、基板電位出力パッド510aに基板電位VSUBを出力するインバータ12g を含み、VCC-VSS 振幅のボディリフレッシュ信号BRE をVCC-VBB 振幅の基板電位VSUBに変換する機能を有している。
【０３００】
次に図53を参照して半導体基板511 に基板電位VSUBを供給する構成について説明する。半導体基板511 の上面は埋め込み酸化膜である絶縁層512 で覆われているので、半導体基板511 への基板電位VSUBの供給はパッケージを介しておこなう。基板電位制御回路12および基板電位制御回路12から発生される基板電位VSUBを受ける基板電位出力パッド510aは半導体層513 に形成される。そして、半導体基板511 はパッケージ内に設けられるダイパッド510b上に載置されて、半導体基板511 の下面とダイパッド510bの上面とは電気的に導通している。また、基板電位出力パッド510aとダイパッド510bとはボンディングワイヤで接続され、基板電位制御回路12から発生される基板電位VSUBは基板電位出力パッド510a、ボンディングワイヤ510cおよびダイパッド510bを介して半導体基板511 に供給される。
【０３０１】
半導体層513 は半導体基板511 とは絶縁層512 により分離されているものの、寄生容量を介して半導体基板511 に接続されているため、ボディリフレッシュ時に半導体基板511 の基板電位VSUBがバックバイアス電位VBB から電源電位VCC に変化すると、半導体層513 に形成されるボディ72cbc の電位は半導体基板511 との間の寄生容量のために上昇し、実施の形態９と同様にボディリフレッシュが加速される。
【０３０２】
また、この実施の形態１２ではボディリフレッシュ信号BRE がＬレベルの通常動作時は基板電位VSUBをバックバイアス電位VBB に固定しているので、半導体基板511 の電位変動が抑制され、半導体基板511 の電位変動に伴いボディ72cbc の電位が不安定になるのが抑制される。
【０３０３】
なお、この実施の形態１２ではバックバイアス電位VBB を負の電位としたが、負の電位に代えて接地電位VSS にしてもボディリフレッシュ加速の効果を得ることができる。また、この実施の形態１２では実施の形態１におけるDRAMにボディリフレッシュ時に基板電位VSUBをバックバイアス電位VBB から電源電位VCC に変化させる改良を加えてボディリフレッシュ動作を加速させたが、実施の形態２、３、５、６、７、９、および１０におけるDRAMに同様に改良を加えたものも、この実施の形態１２と同様にボディリフレッシュ動作が加速される。
【０３０４】
実施の形態１３．
次にこの発明の他の実施の形態であるDRAMについて図54および図55に基づき説明する。この実施の形態１３におけるDRAMと実施の形態１２におけるDRAMとの間で異なる点は、まず実施の形態１２では半導体基板511 に供給される基板電位VSUBがボディリフレッシュ時にバックバイアス電位VBB から電源電位VCC に変化してボディリフレッシュ動作が加速されていたのに対し、この実施の形態１３では基板電位VSUBをボディリフレッシュ時にバックバイアス電位VBB から電源電位VCC よりも高く、ワード線の昇圧のために使用されている昇圧電位VPP に変化させる点である。以下、この相違点に基づき実施の形態１２と異なる回路について説明する。
【０３０５】
まず図54を参照して、この実施の形態１３における基板電位制御回路12は、図51に示された実施の形態１２の基板電位制御回路12に比べ、さらに昇圧電位発生回路11から発生される昇圧電位VPP を受けている。そして、基板電位制御回路12はボディリフレッシュ信号BRE がボディリフレッシュモードを示すＨレベルになると基板電位VSUBをバックバイアス電位VBB から電源電位VCC よりも高い昇圧電位VPP に変化させる。
【０３０６】
次に図55を参照して、この実施の形態１３における基板電位制御回路12は、図52に示された基板電位制御回路12と比べてさらに電源電位VCC とバックバイアス電位VBB とで駆動するインバータ12h 、クロスカップル回路を構成するp チャネルMOS トランジスタ12i,12j 、n チャネルMOS トランジスタ12k,12m が追加されている。また、インバータ12f および12g は電源電位VCC に代えて昇圧電位VPP を受けて駆動している。そして、VCC-VSS 振幅のボディリフレッシュ信号BRE はVCC-VBB 振幅の信号に変換され、さらにVPP-VBB 振幅の基板電位VSUBに変換される。
【０３０７】
以上のようにこの実施の形態１３では実施の形態１２の効果に加え、さらにボディリフレッシュ時に基板電位VSUBをバックバイアス電位VBB から電源電位VCC よりも高い昇圧電位VPP に変化させているので、ボディリフレッシュ動作がより加速される。つまり、セルプレート供給電位を電源電位に変化させるよりもボディに蓄積した多数キャリアをより多く排出できる。
【０３０８】
しかも、この昇圧電位VPP はワード線の昇圧のために必要な電位であるため、新たに昇圧電位発生回路11を設ける必要がなく、レイアウト面積の増大を抑制できる。
【０３０９】
なお、この実施の形態１３ではバックバイアス電位VBB を負の電位としたが、負の電位に代えて接地電位VSS にしてもボディリフレッシュ加速の効果を得ることができる。また、この実施の形態１３では実施の形態１におけるDRAMにボディリフレッシュ時に基板電位VSUBをバックバイアス電位VBB から昇圧電位VPP に変化させる改良を加えてボディリフレッシュ動作を加速させたが、実施の形態２、３、５、６、７、９、および１０におけるDRAMに同様に改良を加えたものも、この実施の形態１３と同様にボディリフレッシュ動作が加速される。
【０３１０】
実施の形態１４．
次にこの発明の他の実施の形態であるDRAMについて図56および図57に基づき説明する。この実施の形態１４におけるDRAMはスリープモードを備え、スリープモードでセルフリフレッシュ動作が行われる時にもボディリフレッシュ動作を実行する。
【０３１１】
通常のDRAMのリフレッシュ動作は、ロウアドレスストローブ信号/RASなどの外部からの制御信号でリフレッシュ動作を要求するいわゆるパルストリフレッシュであるが、リフレッシュアドレス信号だけでなく、リフレッシュ動作を要求するリフレッシュ同期信号もオンチップで発生するスリープモードまたはセルフリフレッシュモードと呼ばれるシステムが提案されている。スリープモードとは、DRAM制御の所定のタイミング条件が満たされたときに限り、外部からの制御信号を与えなくてもオンチップ化されたリフレッシュタイマの働きで自動的にDRAMの内部でリフレッシュ要求信号が発生され、DRAMの内部で自動的に例えばロウアドレスイネーブル信号やセンスアンプイネーブル信号などのRAS 系の信号が発生されてリフレッシュ動作が行われる、すなわちセルフリフレッシュ動作が行われるモードである。
【０３１２】
スリープモードに設定されれば、電源を切らない限り一定の周期でリフレッシュが実行され、データが保たれる。したがって、このスリープモードを利用すればチップ外部から電源電位を供給しておくだけでDRAMのデータが保存されるので、例えばノートパソコンのメモリなどのバッテリーでバックアップする用途に向いている。しかし、スリープモードを用いたバッテリーバックアップなどの低消費電力動作を実用的なものとするためには、スタンバイ電流はもとよりリフレッシュ電流を低減しなくてはならない。
【０３１３】
スリープモードを有するDRAMはY.Konishi et al.,1990 IEEE Journal of Solid-State Circuits,vol.25,pp.1112-1117にバッテリーバックアップモードを有する4MビットDRAMとして紹介されている。標準4MビットDRAMのリフレッシュピリオドは16msecであり、本来スタンバイ状態がこのリフレッシュピリオドを越えるとデータの保持が保証されないが、スリープモードにおいてはこのリフレッシュピリオドを越えた期間でのデータの保持を保証する。スリープモードには、/CASビフォア/RAS(CBR) のタイミングが入力された後、外部コラムアドレスストローブ信号ext/CAS がＬレベルのまま、外部ロウアドレスストローブ信号ext/RAS が16msecを過ぎてもＬレベルに変化しなければ自動的に設定される。
【０３１４】
スリープモードに設定されると外部コラムアドレスストローブ信号ext/CAS がＨレベルに変化するまで内部リフレッシュタイマの働きで64μsec ごとにリフレッシュサイクルが繰り返される。そしてスリープモードでは、１回のリフレッシュサイクルで選択されて動作するメモリブロックの数が通常モード時の1/4 に少なくなりバックバイアス電位発生回路の動作も必要に応じて間欠的に行う制御がなされており、消費電流の低減を実現している。しかし、スリープモードを製品スペックとするためにはメモリセルのスタティックデータ保持特性を標準スペックよりももっと向上させなければならない。
【０３１５】
この実施の形態１４のDRAMは、現状でダイナミックなデータ保持特性に比べスタティックなデータ保持特性のほうが十分良い特性が得られているSOI-DRAMであるのでスリープモードには好適である。そして、特にスタティックなデータ保持状態となるスリープモード時にもボディリフレッシュを実行するのでより良いデータ保持時間を得て超低消費電力DRAMを実現することができる。
【０３１６】
DRAMの一部を示す図56を参照して、この実施の形態１４のDRAMはリフレッシュ制御回路40に/CASビフォア/RAS(CBR) タイミングが入力されたのを受けてＨレベルとなりロウアドレスストローブ信号/RASがＨレベルに変化するとリセットされてＬレベルとなるCBR 検知信号CBR を出力するCBR 検知回路41、およびCBR 検知信号CBR がＨレベルに変化するとカウントを開始し、セルフリフレッシュピリオドtSRPごとにＨレベルに変化するセルフリフレッシュピリオド信号SRP とリフレッシュタイムtRFTごとにＨレベルに変化するリフレッシュタイム信号REFTとスリープモード用ボディリフレッシュピリオドtBRSごとにＨレベルに変化するスリープモード用ボディリフレッシュピリオド信号BRPSとを出力するリフレッシュタイマ46を有する。
【０３１７】
また、リフレッシュ制御回路40はCBR 検知回路41からのCBR 検知信号CBR と、リフレッシュタイマ46からのセルフリフレッシュピリオド信号SRP およびリフレッシュタイム信号REFTを受け、CBR 検知信号CBR がＨレベルに変化してからリフレッシュタイムtRFTの間CBR 検知信号CBR がＬレベルにリセットされなければスリープモードに設定されたことを検知して、セルフリフレッシュピリオドtSRPごとにＨレベルに変化するセルフリフレッシュ指示信号SRFDを出力するセルフリフレッシュ制御回路47を有する。
【０３１８】
さらに、リフレッシュ制御回路40はリフレッシュタイマ46からのスリープモード用ボディリフレッシュピリオド信号BRPSを受けてスリープモード用ボディリフレッシュピリオド信号BRPSがＨレベルに変化するとＨレベルに変化するスリープモード用ボディリフレッシュ信号BRESを出力するスリープモード用ボディリフレッシュ制御回路48を有する。
【０３１９】
さらにまた、リフレッシュ制御回路40はセルフリフレッシュ指示信号SRFDおよびスリープモード用ボディリフレッシュ信号BRESを受け、スリープモード用ボディリフレッシュ信号BRESがＬレベルのときはセルフリフレッシュ指示信号SRFDがＨレベルに変化するとＨレベルに変化し、スリープモード用ボディリフレッシュ信号BRESがボディリフレッシュを示すＨレベルのときはセルフリフレッシュ指示信号SRFDによらずＬレベルとされるセルフリフレッシュ信号SREFを出力するセルフリフレッシュ信号発生回路49を有する。
【０３２０】
そして、他の実施の形態におけるボディリフレッシュ信号BRE をスリープモード用ボディリフレッシュ信号BRESに置き換えて、セルフリフレッシュ信号SRFDをリフレッシュアドレス信号ののインクリメントのトリガ信号として、また、ロウアドレスイネーブル信号REやセンスアンプイネーブル信号/PSE,NSEなどの/RAS系の信号をイネーブル状態にするための信号として利用することで、スリープモードを備え、スリープモード時にボディリフレッシュが実行されるDRAMを得ることができる。
【０３２１】
そして、リフレッシュタイマ46はCBR 検知信号CBR がＨレベルになると発振を始めるクロック信号を発生するリングオシレータ46a およびリングオシレータ46a からのクロック信号によりカウントアップする複数のバイナリカウンタ46b を含む。また、セルフリフレッシュ信号発生回路はインバータ49a 、NAND回路49b  およびインバータ49c を含み、ボディリフレッシュの合間にセルフリフレッシュが行われているものの、ボディリフレッシュに時間がかかってセルフリフレッシュとかさなるような場合、すなわちスリープモード用ボディリフレッシュ信号BRESとセルフリフレッシュ指示信号SRFDが共にＨレベルとなってボディリフレッシュとセルフリフレッシュとが競合するような場合はセルフリフレッシュ信号SREFはＨレベルに変化せず、したがってアドレスのインクリメントもおこなわれず次のセルフリフレッシュ指示信号SRFDのＨレベルへの変化時にボディリフレッシュト競合してリフレッシュができなかったメモリセルのリフレッシュがおこなわれる。
【０３２２】
図57を参照して、スリープモード用ボディリフレッシュ制御回路48は、遅延回路48aaとNAND回路48abとを含みスリープモード用ボディリフレッシュピリオド信号BRPSがＨレベルに変化するのに応じてＬレベルとなるパルス信号を発生するスリープモード用ボディリフレッシュピリオド検知パルス発生回路48a 、NAND回路48ba,48bb を含むフリップフロップ回路48b 、インバータ48c 、および反転遅延回路48d を有し、スリープモード用ボディリフレッシュピリオド信号BRPSがＨレベルに変化したのに応じてスリープモード用ボディリフレッシュ信号BRESを反転遅延回路48d の遅延時間で決まる所定期間Ｈレベルにする。
【０３２３】
以上のようにこの実施の形態１４のDRAMはスリープモードを備え、スリープモード時にボディリフレッシュをおこなう構成となっているため、スリープモード時のデータ保持時間をさらに長くでき、スリープモード時のリフレッシュピリオドを長くできるため、同じ時間内におこなうセルフリフレッシュサイクルの数が少なくなり、これによって超低消費電力のDRAMを得ることができる。
【図面の簡単な説明】
【０３２４】
【図１】この発明の実施の形態１のDRAMを示すブロック図である。
【図２】この発明の実施の形態１DRAMのチップの概略を示す平面図である。
【図３】この発明の実施の形態１のDRAMのリフレッシュ制御回路を示す回路図である。
【図４】この発明の実施の形態１のDRAMのCBR 検知回路を示す回路図である。
【図５】この発明の実施の形態１のDRAMのリフレッシュ制御回路の動作を示すタイミング図である。
【図６】この発明の実施の形態１のDRAMのリフレッシュ制御回路の動作を示すタイミング図である。
【図７】この発明の実施の形態１のDRAMのアドレスバッファを示す回路図である。
【図８】この発明の実施の形態１のDRAMのアドレス入力回路およびロウアドレス信号発生回路を示す回路図である。
【図９】この発明の実施の形態１のDRAMのロウデコーダを示す回路図である。
【図１０】この発明の実施の形態１のDRAMのワード線昇圧回路を示す回路図である。
【図１１】この発明の実施の形態１のDRAMのメモリアレイおよび周辺回路の概略を示す回路図である。
【図１２】この発明の実施の形態１のDRAMのメモリアレイおよび周辺回路を示す回路図である。
【図１３】この発明の実施の形態１のDRAMのセンスアンプ活性化回路を示す回路図である。
【図１４】この発明の実施の形態１のDRAMのビット線供給電位制御回路を示す回路図である。
【図１５】この発明の実施の形態１のDRAMのビット線分離信号およびプリチャージ信号発生回路を示す回路図である。
【図１６】この発明の実施の形態１のDRAMのセンスアンプイネーブル信号発生回路を示す回路図である。
【図１７】この発明の実施の形態１のDRAMのメモリセルを示す断面図である。
【図１８】この発明の実施の形態１のDRAMのノーマルリード／ライト動作を示すタイミング図である。
【図１９】この発明の実施の形態１のDRAMのCBR リフレッシュ動作を示すタイミング図である。
【図２０】この発明の実施の形態１のDRAMのボディリフレッシュ動作を示すタイミング図である。
【図２１】この発明の実施の形態２のDRAMを示すブロック図である。
【図２２】この発明の実施の形態２のDRAMのリフレッシュ制御回路を示す回路図である。
【図２３】この発明の実施の形態２のDRAMのセンスアンプ活性化回路およびソース電位制御回路を示す回路図である。
【図２４】この発明の実施の形態２のDRAMのビット線分離信号およびプリチャージ信号発生回路を示す回路図である。
【図２５】この発明の実施の形態２のDRAMのセンスアンプイネーブル信号発生回路を示す回路図である。
【図２６】この発明の実施の形態２のDRAMのボディリフレッシュ動作を示すタイミング図である。
【図２７】この発明の実施の形態３のDRAMのコラムデコーダを示す回路図である。
【図２８】この発明の実施の形態４のDRAMを示すブロック図である。
【図２９】この発明の実施の形態４のDRAMのリフレッシュ制御回路を示す回路図である。
【図３０】この発明の実施の形態４のDRAMのワード線昇圧回路を示す回路図である。
【図３１】この発明の実施の形態４のDRAMのセンスアンプ活性化回路およびソース電位制御回路を示す回路図である。
【図３２】この発明の実施の形態４のDRAMのビット線分離信号およびプリチャージ信号発生回路を示すブロック図である。
【図３３】この発明の実施の形態４のDRAMのCBR およびボディリフレッシュの動作を示すタイミング図である。
【図３４】この発明の実施の形態５のDRAMを示すブロック図である。
【図３５】この発明の実施の形態５のDRAMのセンスアンプ活性化回路を示す回路図である。
【図３６】この発明の実施の形態５のDRAMのビット線供給電位制御回路を示す回路図である。
【図３７】この発明の実施の形態６のDRAMを示すブロック図である。
【図３８】この発明の実施の形態６のDRAMのセンスアンプ活性化回路およびソース電位制御回路を示す回路図である。
【図３９】この発明の実施の形態９のDRAMを示すブロック図である。
【図４０】この発明の実施の形態９のDRAMのセルプレート供給電位制御回路を示す回路図である。
【図４１】この発明の実施の形態９のDRAMのメモリアレイを示す回路図である。
【図４２】この発明の実施の形態９のDRAMのメモリセルの等価回路を示す回路図である。
【図４３】この発明の実施の形態９のDRAMのボディリフレッシュの加速原理を示す電位変化図である。
【図４４】この発明の実施の形態９のDRAMのボディリフレッシュの加速原理を示す電位変化図である。
【図４５】この発明の実施の形態９のDRAMのボディリフレッシュ動作を示すタイミング図である。
【図４６】この発明の実施の形態１０のDRAMのセルプレート供給電位制御回路を示す回路図である。
【図４７】この発明の実施の形態１０のDRAMの昇圧電位発生回路を示す回路図である。
【図４８】この発明の実施の形態１１のDRAMのメモリセル構造を示す斜視図である。
【図４９】この発明の実施の形態１１のDRAMのメモリセルのレイアウトを示す上面図である。
【図５０】この発明の実施の形態１１のDRAMのメモリセルを示す断面図である。
【図５１】この発明の実施の形態１２のDRAMを示す模式図である。
【図５２】この発明の実施の形態１２のDRAMの基板電位制御回路を示す回路図である。
【図５３】この発明の実施の形態１２のDRAMのチップの概略を示す斜視図である。
【図５４】この発明の実施の形態１３のDRAMを示す模式図である。
【図５５】この発明の実施の形態１３のDRAMの基板電位制御回路を示す回路図である。
【図５６】この発明の実施の形態１４のDRAMのリフレッシュ制御回路を示す回路図である。
【図５７】この発明の実施の形態１４のDRAMのスリープモード用ボディリフレッシュ制御回路を示す回路図である。
【図５８】従来のSOI-DRAMのメモリセルを示す断面図である。
【図５９】従来のSOI-MOS トランジスタのボディ固定を示す上面図である。
【符号の説明】
【０３２５】
72b ビット線対、  72ba,72bb ビット線
72c メモリセル、  72ca  キャパシタ、  72cb  MOS トランジスタ
72caa ストレージノード、  72cac セルプレート
72cba,72cbb ソース／ドレイン、  72cbc ボディ、  72cbe ゲート
111b  センスアンプ、  111c  ビット線プリチャージ／イコライズ回路
112b  ローカルI/O 線対、  112c  ローカルI/O ゲート回路
115 セルプレート供給電位制御回路
510 SOI 基板、  511 半導体基板、  512 絶縁体層、  513 半導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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