(57)【要約】【課題】  ＣＭＯＳプロセスと一体化されたバルク音響波フィルタあるいはバルク音響共振器またはその両方、その製造方法、および設計構造を提供する。【解決手段】  本発明は、以下の工程及び構造を備える。アモルファス・シリコン（Ｓｉ）材料（２９）を含む少なくとも１つのビーム（４４）を形成し、アモルファスＳｉビームを覆い、これに近接する絶縁体材料（３２）を提供し、絶縁体材料を介してバイア（５０）を形成すること、アモルファスＳｉビームの下にある材料（２５）を露出させ、バイア内およびアモルファスＳｉビームを覆って、犠牲材料（３６）を提供し、犠牲材料上および絶縁体材料を覆って、蓋（３８）を提供し、さらにアモルファスＳｉビームの上に上部キャビティ（４２ａ）を、アモルファスＳｉビームの下に下部キャビティ（４２ｂ）を、それぞれ形成するために、蓋（放出ホール４０）を介して、犠牲材料および下側の材料を放出すること。【選択図】  図１１
2015502074.tif 000002
【特許請求の範囲】
【請求項１】
アモルファス・シリコン材料を含む少なくとも１つのビームを形成すること、
前記アモルファス・シリコン・ビームを覆い、これに近接する、絶縁体材料を提供すること、
前記絶縁体材料を介してバイアを形成すること、および、前記アモルファス・シリコン・ビームの下側の材料を露出すること、
前記バイア内に、および前記アモルファス・シリコン・ビームを覆うように犠牲材料を提供すること、
前記犠牲材料上に、および前記絶縁体材料を覆う蓋を提供すること、および、
前記アモルファス・シリコン・ビームの上に上部キャビティを、前記アモルファス・シリコン・ビームの下に下部キャビティを、それぞれ形成するために、前記蓋を介して、前記犠牲材料および前記下側の材料を放出すること、
を含む、方法。
【請求項２】
前記下側の材料が、アクティブ半導体層を覆って形成された絶縁体層内に埋設された犠牲シリコン材料であり、
前記犠牲シリコン材料が、前記アモルファス・シリコン材料の下にあり、
前記アモルファス・シリコン材料が前記絶縁体層上に形成され、
前記下部キャビティが、前記絶縁体層内に埋設された前記犠牲シリコン材料を放出することによって形成される、請求項１に記載の方法。
【請求項３】
前記下側の材料がウェハであり、
前記バイアが前記ウェハへと延在し、
前記下部キャビティが、前記アモルファス・ビームの下方の前記ウェハ内にエッチングすることによって形成される、請求項１に記載の方法。
【請求項４】
前記アモルファス・シリコン・ビームの下のアクティブ・シリコン層内に、１つまたは複数のデバイスを形成することをさらに含む、請求項１に記載の方法。
【請求項５】
前記１つまたは複数のデバイスのうちの少なくとも１つと電気的に接続された、バルク音響波（ＢＡＷ）フィルタまたはバルク音響共振器（ＢＡＲ）を形成することをさらに含む、請求項４に記載の方法。
【請求項６】
前記アモルファス・シリコン・ビームを形成することが、
前記アモルファス・シリコン材料を覆って金属の層および圧電材料を形成すること、および、
前記アモルファス・シリコン材料ならびに前記金属の層および圧電材料をパターニングすること、を含み、
前記金属層および圧電材料を形成することが、
前記アモルファス・シリコン・ビーム上に絶縁体層を覆って第１の金属層を堆積すること、
前記第１の金属層上に前記圧電材料を堆積すること、および、
前記圧電材料上に第２の金属層を堆積すること、を含む請求項１に記載の方法。
【請求項７】
前記下部キャビティを形成することが、前記アモルファス・シリコン材料、前記第１の金属層、前記圧電材料、前記第２の金属層、および前記アモルファス・シリコン材料の下およびこれを覆う絶縁体層を介して、少なくとも１つのトレンチを形成すること、ならびに、前記下側の材料を放出することを含み、
前記絶縁体材料が、少なくとも前記アモルファス・シリコン材料、前記第１の金属層、前記圧電材料、前記第２の金属層の、露出部分を裏打ちする、請求項６に記載の方法。
【請求項８】
前記絶縁体材料が、前記バイアの形成に先立ち、逆マスクおよびＲＩＥプロセスを使用してパターン化され、
前記絶縁体材料に、前記バイアの形成に先立ち、酸化物堆積プロセスと共に化学機械研磨（ＣＭＰ）が施され、
前記バイアを形成することが、前記バイアの側壁および前記アモルファス・シリコン・ビームの露出部分が前記絶縁体材料内にコーティングされて残るように、前記絶縁体材料をエッチングすることを含む、請求項１に記載の方法。
【請求項９】
前記放出することが、前記蓋内に放出ホールを形成すること、前記露出された犠牲材料および前記下側の材料のすべてをストリップすることになる、前記放出ホールを介してＸｅＦ２エッチング液を使用して前記犠牲材料および下側の材料をエッチングすること、ならびに、前記上部キャビティおよび前記下部キャビティの形成後に、前記放出ホールを塞ぐことを含む、請求項１に記載の方法。
【請求項１０】
前記絶縁体材料が、前記放出中に前記アモルファス・シリコン・ビームを保護する、請求項９に記載の方法。
【請求項１１】
前記上部キャビティおよび前記下部キャビティが単一の放出ステップで形成される、請求項１に記載の方法。
【請求項１２】
少なくとも１つのビームを形成することが、２以上のビームを上部キャビティ内に形成することを含む、請求項１に記載の方法。
【請求項１３】
ＳＯＩ基板を覆ってアモルファス・シリコン・ビームを形成すること、及びキャビティ形成中に絶縁体材料で前記アモルファス・シリコン・ビームを保護すること、を含む方法であって、
前記キャビティの形成が、前記アモルファス・シリコン・ビームの上に上部キャビティを、前記アモルファス・シリコン・ビームの下に下部キャビティをそれぞれ形成することを含み、
前記上部キャビティが、前記アモルファス・シリコン・ビームを覆って形成された犠牲材料を放出することによって形成され、
前記下部キャビティが、前記上部キャビティと前記下部キャビティとを接続するバイアを介して、前記アモルファス・シリコン・ビームの下の下側の材料を放出することによって形成される、方法。
【請求項１４】
前記下部キャビティが、前記アモルファス・シリコン・ビームの下および上の絶縁体層内に形成される、請求項１３に記載の方法。
【請求項１５】
前記絶縁体材料が、前記上部キャビティおよび前記下部キャビティの前記放出中に、前記アモルファス・シリコン・ビームの露出された部分をコーティングおよび保護する、請求項１４に記載の方法。
【請求項１６】
前記上部キャビティが、前記アモルファス・シリコン・ビームの上に形成された絶縁体層内に形成され、前記下部キャビティが、ＢＯＸ層および前記アモルファス・シリコン・ビームの下のＳＯＩ基板内に形成される、請求項１３に記載の方法。
【請求項１７】
分離層によって前記アモルファス・シリコン・ビームから分離された、前記シＳＯＩ基板のアクティブ層内に１つまたは複数のデバイスを形成すること、および
前記１つまたは複数のデバイスのうちの少なくとも１つと電気的に接続された、バルク音響波（ＢＡＷ）フィルタまたはバルク音響共振器（ＢＡＲ）を形成すること、
をさらに含む、請求項１３に記載の方法。
【請求項１８】
前記アモルファス・シリコン・ビームと下側の基板材料との間に絶縁体層を形成することをさらに含む、請求項１３に記載の方法。
【請求項１９】
前記アモルファス・シリコン・ビームを形成することが、
絶縁体層上にアモルファス・シリコン材料を形成すること、および、
前記アモルファス・シリコン材料を覆う金属の層および圧電材料を形成すること、
を含み、
前記金属層および圧電材料を形成することが、
前記アモルファス・シリコン・ビーム上に形成されたに絶縁体層を覆う第１の金属層を堆積すること、
前記第１の金属層上に前記圧電材料を堆積すること、
前記圧電材料上に第２の金属層を堆積すること、および、
前記第１の金属層、前記圧電材料、および前記第２の金属層をパターニングすること、
を含む、請求項１８に記載の方法。
【請求項２０】
前記アモルファス・シリコン材料、前記第１の金属層、前記圧電材料、前記第２の金属層、および前記絶縁体層を介して、トレンチを形成することをさらに含み、前記絶縁体材料が、前記トレンチ内に、および、少なくとも前記アモルファス・シリコン材料、前記第１の金属層、前記圧電材料、および前記第２の金属層の露出された部分を覆って形成される、請求項１９に記載の方法。
【請求項２１】
前記絶縁体材料が、高密度プラズマまたはプラズマ・エンハンスト高密度プラズマ・プロセス、あるいは低圧化学気相堆積（ＣＶＤ）プロセスを使用して堆積された酸化物である、請求項１３に記載の方法。
【請求項２２】
絶縁体層上に形成されたアモルファス・シリコン・ビームと、
前記絶縁体材料の一部を覆って、前記アモルファス・シリコン・ビームの上に形成された上部キャビティと、
前記アモルファス・シリコン・ビームの下に形成された下部キャビティと、
前記上部キャビティを前記下部キャビティに接続する接続バイアであって、前記絶縁体材料でコーティングされている、接続バイアと、
前記アモルファス・シリコン・ビーム上のバルク音響波（ＢＡＷ）フィルタまたはバルク音響共振器（ＢＡＲ）と、
を備える、構造。
【請求項２３】
集積回路の設計、製造、またはシミュレーションで使用される機械によって読み取り可能な設計構造であって、
絶縁体層上に形成されたアモルファス・シリコン・ビームと、
前記絶縁体材料の一部を覆って、前記アモルファス・シリコン・ビームの上に形成された上部キャビティと、
前記アモルファス・シリコン・ビームの下に形成された下部キャビティと、
前記上部キャビティを前記下部キャビティに接続する接続バイアであって、前記絶縁体材料でコーティングされている、接続バイアと、
前記アモルファス・シリコン・ビーム上のバルク音響波（ＢＡＷ）フィルタまたはバルク音響共振器（ＢＡＲ）と、
を備える、設計構造。
【請求項２４】
前記設計構造がネットリストを備える、請求項２３に記載の設計構造。
【請求項２５】
前記設計構造が、
集積回路のレイアウト・データの交換に使用されるデータ形式として、記憶媒体上、および、プログラマブル・ゲート・アレイ内のうちの１つに保管される、請求項２３に記載の設計構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体構造および製造方法に関し、より詳細には、ＣＭＯＳプロセスと一体化されたバルク音響波フィルタあるいはバルク音響共振器またはその両方、製造方法、および設計構造に関する。
【背景技術】
【０００２】
バルク音響波（ＢＡＷ）フィルタおよびバルク音響共振器（ＢＡＲ）は、それらの性能の利点が広く知られており、現在の最先端の移動デバイスおよびシステムの設計で使用されている。しかしながら、製造の複雑さにより、バルク音響波（ＢＡＷ）フィルタおよびバルク音響共振器（ＢＡＲ）フィルタはスタンドアロン型デバイスとして製作される。すなわち、バルク音響波（ＢＡＷ）およびバルク音響共振器（ＢＡＲ）は、他のＣＭＯＳ、ＢｉＣＭＯＳ、ＳｉＧｅ  ＨＢＴ、あるいは受動デバイス、またはそれらすべてと一体化された構造として提供されないため、製造コストはより高くなり、製作プロセスは増加してしまう。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願第１２／９７４８５４号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
したがって、当分野では、前述の欠点および制限を克服することが求められている。
【課題を解決するための手段】
【０００５】
本発明の第１の態様では、方法は、アモルファス・シリコン材料を含む少なくとも１つのビームを形成すること、および、アモルファス・シリコン・ビーム（ｂｅａｍ）を覆い、これに近接する絶縁体材料を提供することを含む。方法は、絶縁体材料を介してバイアを形成すること、および、アモルファス・シリコン・ビームの下にある材料を露出することをさらに含む。方法は、バイア内およびアモルファス・シリコン・ビームを覆って、犠牲材料を提供することをさらに含む。方法は、犠牲材料上および絶縁体材料を覆って、蓋を提供することをさらに含む。方法は、アモルファス・シリコン・ビームの上に上部キャビティを、アモルファス・シリコン・ビームの下に下部キャビティを、それぞれ形成するために、蓋を介して、犠牲材料および下側の材料を放出（ｖｅｎｔ）することをさらに含む。
【０００６】
本発明の他の態様では、ＳＯＩ基板を覆ってアモルファス・シリコン・ビームを形成し、キャビティ形成中に絶縁体材料でアモルファス・シリコン・ビームを保護することを含む。キャビティ形成は、アモルファス・シリコン・ビームの上に上部キャビティを、アモルファス・シリコン・ビームの下に下部キャビティを形成することを含む。上部キャビティは、アモルファス・シリコン・ビームを覆って形成された犠牲材料を放出することによって形成される。下部キャビティは、上部キャビティと下部キャビティとを接続するバイアを介して、アモルファス・シリコン・ビームの下の、下側の材料を放出することによって形成される。
【０００７】
本発明のさらに他の態様では、構造は絶縁体層上に形成されたアモルファス・シリコン・ビームを備える。上部キャビティは、絶縁体材料の一部を覆ってアモルファス・シリコン・ビームの上に形成され、下部キャビティは、アモルファス・シリコン・ビームの下に形成される。接続バイアは上部キャビティを下部キャビティに接続し、接続バイアは絶縁体材料でコーティングされている。バルク音響波（ＢＡＷ）フィルタまたはバルク音響共振器（ＢＡＲ）がアモルファス・シリコン・ビーム上にある。
【０００８】
本発明の他の態様では、集積回路の設計、製造、または試験のために機械読み取り可能記憶媒体内に符号化／イメージ化され保管された設計構造が提供される。設計構造は、本発明の構造を備える。他の実施形態では、機械読み取り可能データ記憶媒体上で符号化されたハードウェア記述言語（ＨＤＬ）設計構造は、コンピュータ支援設計システム内で処理された場合、本発明の構造を備える半導体構造の機械実行可能表現を生成する、要素を備える。さらに他の実施形態では、コンピュータ支援設計システム内に、半導体構造の機能設計モデルを生成するための方法が提供される。方法は、半導体構造の構造要素の機能表現を生成することを含む。
【０００９】
より具体的に言えば、本発明の実施形態において、集積回路の設計、製造、またはシミュレーションで使用される機械による読み取りが可能な設計構造が提供される。設計構造は、絶縁体層上に形成されたアモルファス・シリコン・ビーム、絶縁体材料の一部を覆ってアモルファス・シリコン・ビームの上に形成された上部キャビティ、アモルファス・シリコン・ビームの下に形成された下部キャビティ、上部キャビティを下部キャビティに接続する絶縁体材料でコーティングされた接続バイア、および、アモルファス・シリコン・ビーム上のバルク音響波（ＢＡＷ）フィルタまたはバルク音響共振器（ＢＡＲ）を備える。
【００１０】
本発明は、示された複数の図面を参照しながら、本発明の例示の実施形態の非限定的な例として、以下の詳細な説明において説明される。
【図面の簡単な説明】
【００１１】
【図１】本発明の態様に従った処理ステップおよび関係構造を示す図である。
【図２】本発明の態様に従った処理ステップおよび関係構造を示す図である。
【図３】本発明の態様に従った処理ステップおよび関係構造を示す図である。
【図４】本発明の態様に従った処理ステップおよび関係構造を示す図である。
【図５】本発明の態様に従った処理ステップおよび関係構造を示す図である。
【図６】本発明の態様に従った処理ステップおよび関係構造を示す図である。
【図７】本発明の態様に従った処理ステップおよび関係構造を示す図である。
【図８】本発明の態様に従った処理ステップおよび関係構造を示す図である。
【図９】本発明の態様に従った処理ステップおよび関係構造を示す図である。
【図１０】本発明の態様に従った処理ステップおよび関係構造を示す図である。
【図１１】本発明の態様に従った処理ステップおよび関係構造を示す図である。
【図１２】図１１の線Ａ〜Ａに沿った、本発明の態様に従った構造を示す上面図である。
【図１３】本発明の態様に従った代替構造を示す上面図である。
【図１４】本発明の態様に従った図１３の構造を示す側面図である。
【図１５】本発明の態様に従った代替構造およびそれぞれの処理ステップを示す図である。
【図１６】本発明の態様に従った代替処理ステップを示す図である。
【図１７】本発明の態様に従った代替構造およびそれぞれの処理ステップを示す図である。
【図１８】本発明の態様に従った代替構造およびそれぞれの処理ステップを示す図である。
【図１９】本発明の態様に従った代替構造およびそれぞれの処理ステップを示す図である。
【図２０】本発明の態様に従った代替構造およびそれぞれの処理ステップを示す図である。
【図２１】半導体の設計、製造、あるいは試験またはそれらすべてで使用される、設計プロセスを示すフロー図である。
【発明を実施するための形態】
【００１２】
本発明は、半導体構造および製造方法に関し、より詳細には、ＣＭＯＳデバイス（およびプロセス）と一体化されたバルク音響波フィルタあるいはバルク音響共振器またはその両方、製造方法、および設計構造に関する。より具体的に言えば、本発明は、たとえば上部キャビティおよび下部キャビティによって囲まれたフィルタなどの、ＣＭＯＳ構造と一体化されたバルク音響波（ＢＡＷ）フィルタまたはバルク音響共振器（ＢＡＲ）を対象とする。実施形態において、フィルタは、アモルファス・シリコンまたはポリシリコン材料（本明細書では、以下、アモルファス・シリコンと呼ぶ）から形成される。また実施形態において、下部キャビティおよび上部キャビティは単一放出ステップで形成され、下部キャビティは、下側の半導体材料内、または半導体材料の上に形成される絶縁体材料内の、いずれかに形成される。別の方法として、下部キャビティおよび上部キャビティは、別々のエッチング・ステップで形成可能である。実施形態において、フィルタ・ビームおよび他のデバイスの表面は、放出中のシリコンのエッチングを避けるために、一体化プロセスを介して薄膜（たとえば酸化物）でコーティングすることができる。
【００１３】
図１は、本発明の態様に従った開始構造を示す。より具体的に言えば、図１は、半導体基板またはウェハ１０を示す。実施形態において、ウェハ１０は、ＢＵＬＫ（バルク）シリコンまたはシリコン・オン・インシュレータ（ＳＯＩ）実装を備えることができる。ＳＯＩウェハ実装において、たとえばウェハ１０は、絶縁体層１２上に形成されたアクティブ半導体層１４（たとえばアクティブ・シリコン）を備える。絶縁体層１２はウェハ１０の上部に形成される。絶縁体層１２（ＳＯＩ実装ではＢＯＸとも呼ばれる）は、ハンドル・ウェハ（バルク基板）１０上に形成される。実施形態において、アクティブ半導体層１４は約０．１から５ミクロンの厚さを有することが可能であり、絶縁体層１２は約０．１から５ミクロンの厚さを有することが可能であるが、本発明によって他の寸法も企図される。
【００１４】
ＳＯＩウェハまたはＢＵＬＫ実装の構成材料は、半導体デバイスの所望な最終用途適用例に基づいて選択可能である。たとえば絶縁層１２、たとえばＢＯＸは、ＳｉＯ２などの酸化物で構成可能である。さらにアクティブ半導体層１４は、たとえばＳｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣなどの、様々な半導体材料からなることが可能である。ＳＯＩウェハ１０は、当業者に良く知られた技法を使用して製作可能である。たとえばＳＯＩウェハ１０は、酸素注入（たとえばＳＩＭＯＸ）、ウェハ接合などを含むがこれらに限定されない、従来のプロセスによって形成可能である。
【００１５】
図２は、本発明の態様に従った、追加の処理ステップおよび結果構造を示す。たとえば図２は、（ＣＭＯＳプロセスにおいてバルク音響波（ＢＡＷ）フィルタまたはバルク音響共振器（ＢＡＲ）と一体化された）デバイス１６の形成を示す。実施形態において、デバイス１６は、本明細書では詳細な説明が不要であるように、従来のリソグラフ、エッチング、および堆積プロセスを使用してアクティブ半導体層１４から形成される。実施形態において、デバイス１６は、たとえば、アクティブ・シリコン層１４内で形成される、ＣＭＯＳ、ＢｉＣＭＯＳ、ＤＲＡＭ、ＦＬＡＳＨメモリ、または受動デバイスとすることができる。デバイス１６は、たとえばエッチングと、それに続く、当分野で知られたようなウェハを平坦化するための化学機械研磨ステップによって形成されたトレンチ内の酸化物などの、アクティブ半導体層１４のエッチングおよび絶縁材料の堆積によって形成された、浅いトレンチ分離（ＳＴＩ）構造２０によって分離される。
【００１６】
図３は、本発明の態様に従った、追加の処理ステップおよび関係構造を示す。より具体的に言えば、図３において、犠牲材料２５はアクティブ層１４上に形成される。犠牲材料２５は、たとえば従来のＣＭＯＳプロセスを使用して堆積およびパターニングされた、犠牲シリコン材料とすることができる。たとえば、犠牲材料は気相堆積を使用して堆積可能である。さらに特定の実施形態において、犠牲材料２５にシリコンが使用される場合、たとえば化学気相堆積（ＣＶＤ）、プラズマ・エンハンストＣＶＤ（ＰＥＣＶＤ）、または物理気相堆積（ＰＶＤ）などの、任意の従来の堆積プロセスを使用して堆積可能である。実施形態において、犠牲シリコン材料２５は下部キャビティ・シリコンである。犠牲材料２５は、フォトレジストでパターニングされ、ＳＦ６ベース化学を使用してＲＩＥエッチングされ、フォトレジストは酸素プラズマ内で除去されることが可能である。
【００１７】
さらに図３を参照すると、絶縁体層２２は、犠牲材料２５を含む、デバイス１６およびＳＴＩ構造２０を覆って形成される。実施形態において、絶縁体層２２は、たとえば化学気相堆積（ＣＶＤ）プロセス、ＰＥＣＶＤ、または熱酸化物堆積プロセスを使用して堆積される、酸化物材料である。実施形態において、絶縁体層２２は約１ミクロンの厚さを有するが、本発明によって他の寸法も企図される。一実施形態例では、シリコン層１４は製作時には０．５ミクロン厚さであり、絶縁体層２２は２ミクロン厚さである。絶縁体層２２は、当分野で知られたＣＭＰまたは逆ダマシン平坦化などの従来の方法を使用して、平坦化されることになる。
【００１８】
代替実施形態において、絶縁体層２２は従来のＣＭＯＳプロセスを使用してパターニングおよびエッチング可能であり、犠牲材料２５はパターン内部に堆積可能である。この代替実施形態では、その後、犠牲材料を覆って薄い絶縁体層が形成されることになる。実施形態において、薄い絶縁体層は約１から２ミクロン厚さとなるが、本発明によって他の寸法も企図される。当業者であれば、すべての実施形態において、絶縁体の層２２はアモルファス・シリコン層を覆って残ることが可能であることを理解されたい。この絶縁体の層２２の厚さは、たとえばおよそ０．１から３ミクロンの範囲となる。
【００１９】
金属または金属合金相互接続２７が、１つまたは複数のデバイス１６と接触して形成される。相互接続２７は、任意の従来のＣＭＯＳプロセスで形成可能である。たとえば、マスクが絶縁体材料２２上に形成され、パターンを形成するために露光されることが可能である。その後、デバイス１６に対して、絶縁体材料２２内にパターン（開口）を形成するためにエッチング・プロセスが実行可能である。その後、パターン（開口）は、たとえばアルミニウム基材料などの金属または金属合金で充填される。実施形態において、相互接続２７は、ダマシン・テーパー・スタッド接触（damascene tapered stud contact）またはバイアとすることができる。
【００２０】
図４では、アモルファス・シリコン２９が絶縁体材料２２上に堆積される。実施形態において、アモルファス・シリコン２９は、任意の従来の化学気相堆積（ＣＶＤ）またはプラズマ気相堆積（ＰＶＤ）プロセスを使用して堆積可能である。実施形態において、アモルファス・シリコン２９は約１から５ミクロンの厚さで堆積可能であるが、本発明によって他の寸法も企図される。実施形態において、犠牲材料２５とアモルファス・シリコン２９との間の絶縁体層２２は約１から２ミクロンとすることができるが、本発明によって他の寸法も企図される。
【００２１】
さらに図４を参照すると、絶縁体層３１がアモルファス・シリコン２９上に堆積される。金属層２４が絶縁体層２２上に形成される。圧電変換器（ＰＺＴ）フィルム２６が金属層２４上に形成される。ＰＺＴフィルム２６は、たとえば窒化アルミニウムまたは他の知られたＰＺＴ材料とすることができる。ＰＺＴフィルム２６は、音響波の生成あるいは感知またはその両方に使用することができる。このようにして、ＰＺＴフィルム２６は、たとえば（以下で説明するように）上部キャビティおよび下部キャビティによって囲まれたフィルタなどの、ＣＭＯＳプロセス／構造でバルク音響波（ＢＡＷ）フィルタまたはバルク音響共振器（ＢＡＲ）を一体化するために使用可能である。金属層２８はＰＺＴフィルム２６上に形成される。
【００２２】
実施形態において、たとえば金属層２４、２８は、たとえばチタン、窒化チタン、タングステン、モリブデン・アルミニウム、アルミニウム銅、および当業者に知られた同様のタイプの材料のうちの１つまたは複数を含む、任意の導体材料とすることができる。実施形態において、金属層２４、２８およびＰＺＴフィルム２６は、従来の堆積プロセスを使用して堆積される。実施形態において、金属層（たとえば導体層）２４、２８は同じ厚みおよび材料を採用可能であるため、それらは対称である。
【００２３】
図４でさらに示されるように、アモルファス・シリコン２９、絶縁体層３１、金属層２４、２８、およびＰＺＴフィルム２６は、従来のフォトリソグラフィおよびエッチング技法を使用してパターニングされる。たとえば、金属層２８上にレジストを堆積することが可能であり、次にこれを露光させてパターン（開口）を形成する。次に、たとえば反応性イオン・エッチング（ＲＩＥ）プロセスなどの従来のエッチング化学を使用し、開口を介して、アモルファス・シリコン２９、絶縁体層３１、金属層２４、２８、およびＰＺＴフィルム２６をエッチングすることができる。実施形態において、金属層２４、２８およびＰＺＴフィルム２６は、少なくとも（本発明のビームを形成することになる）アモルファス・シリコン２９の上、および、実施形態では１つまたは複数のデバイス１６の上に、たとえばアモルファス・シリコン２９と整列して残ることになる。その後、たとえば従来のアッシング・プロセスなどの、従来のストリッピング・プロセスを使用して、レジストを除去することができる。層２４、２６、２８、２９、３１の露出した部分は、オプションの酸化物層でコーティングすることができる。
【００２４】
音響波デバイスは、金属−圧電フィルム（ＰＺＴ）−金属プロセス、または金属−ＰＺＴプロセスのいずれかで製作可能である。金属−ＰＺＴ−金属の実施形態の場合、音響波は２枚の金属板の間で垂直に励起される。金属−ＰＺＴの実施形態の場合、音響波は金属内のコームフィンガ構造間で水平に励起される。図５および図６では、垂直（図５）および水平（図６）のバルク音響波フィルタの簡略上面図が示されている。図５は、垂直音響波フィルタ用の図４内の層２４（下部金属）および層２８（上部金属）の簡略上面図レイアウトを示す。図６は、水平バルク音響波フィルタ構造の簡略上面図を示し、フィルタの形成には層２８のみが使用され、層２４は省略するか、または接地板などの他の目的に使用することが可能である。以下の考察は、金属−ＰＺＴ−金属の実施形態に限定されているが、いずれの実施形態も考察の目的で適用可能である。
【００２５】
図７は、本発明の態様に従った、追加の処理ステップおよび関係構造を示す。より具体的に言えば、図７は、絶縁体材料３２、たとえば酸化物の堆積を示す。実施形態において、絶縁体材料３２は、たとえば高密度プラズマまたはプラズマ・エンハンスト高密度プラズマ・プロセス、原子層堆積（ＡＬＤ）、ＰＥＣＶＤ、あるいは液相化学気相堆積（ＣＶＤ）プロセスを用いて堆積された、酸化物材料とすることができる。図７に示されるように、絶縁体材料３２は、露出された層２９、３１、２４、２６および２８を覆って、堆積される。
【００２６】
絶縁体材料３２は、たとえば２０１０年１２月２１日出願の米国特許出願第１２／９７４８５４号に示されるように、従来のＣＭＰまたは逆ダマシン・プロセスを使用して平坦化することができる。パターンまたは開口５０は、層２９、３１、２４、２６および２８の側部上の絶縁体材料３２内に形成される。パターンまたは開口５０は、本明細書で説明される従来の様式で形成される。パターンまたは開口５０は、下側の犠牲材料２５の一部を露出する。実施形態において、絶縁体材料３２は、アモルファス・シリコン・ビーム（ｂｅａｍ、梁）２９、絶縁体層３１、金属層２４、２８、およびＰＺＴフィルム２６上に、ならびにデバイス１６を覆って残る。さらにより具体的に言えば、実施形態において、絶縁体材料３２は、たとえばＰＺＴフィルム２６との犠牲シリコン反応を防ぐために、ビーム４４のすべての露出表面上、ならびにビーム構造のいずれかの露出表面上に残る。実施形態において、絶縁体材料３２は、フィルタの上にキャビティを形成するために使用される犠牲シリコン材料とのＡＩＮ反応を防ぐ。絶縁体材料３２は、後続のシリコン・キャビティ放出エッチング・プロセス中に、アモルファス・シリコン・ビーム２９が放出または除去されるのも防ぐ。実施形態において、キャビティ・バイア５０は約５ミクロン幅のバイアであり、後続のキャビティ形成処理ステップにおいて、上部キャビティを下部キャビティに接続することになる。
【００２７】
図８では、犠牲材料３６は、バイア５０内、および金属層２８の上を含む絶縁体材料３２上に、提供される。バイア５０の下部内の層２５の表面からネイティブ酸化物を除去するために、層３６の堆積に先立って、１００：１  ＨＦなどのクリーニングが使用されることになる。次に、犠牲材料３６は、当分野で知られているようにパターニングおよびエッチングされる。たとえば犠牲材料３６にシリコンが使用される場合、フォトレジストでパターニングされ、シリコンはＳＦ６ベース化学を使用してＲＩＥエッチングされ、フォトレジストは酸素プラズマ内で除去されることになる。実施形態において、犠牲材料３６は、たとえば化学気相堆積（ＣＶＤ）または物理気相堆積（ＰＶＤ）などの任意の従来の堆積プロセスを使用して堆積可能な、犠牲シリコン材料である。実施形態において、犠牲シリコン材料３６は上部キャビティ・シリコンである。実施形態において、犠牲シリコン材料３６は、開口（キャビティ）５０内の酸化ボイドまたはシーム（ｓｅａｍ、すじ）なしで堆積される。
【００２８】
酸化ボイドは、開口を覆って形成されたシリコン内のシームまたはキーホールまたはピンチオフ開口であり、シームまたはキーホールの側部は二酸化シリコンでコーティングされ、後続のシリコン放出ステップ中に放出または除去されず、キャビティ内部に残余を残すことになる。別の方法として、犠牲材料は、当分野で知られるように、トポグラフィを覆っていずれのボイドまたはキーホールもなしに堆積される。シリコンの代わりに、ゲルマニウム（Ｇｅ）などの放出可能な他の材料が使用可能である。
【００２９】
図９では、犠牲材料３６を覆って蓋材料３８が形成される。実施形態において、蓋材料３８は二酸化シリコンであり、ＣＭＰを使用して平坦化される。金属または金属合金相互接続２７ａが、蓋材料３８および絶縁体材料３２内に、相互接続２７と接触して形成される。実施形態において、相互接続２７ａは任意の従来のＣＭＯＳプロセスで形成可能である。たとえば、マスクが蓋材料３８上に形成され、パターンを形成するために露光されることが可能である。その後、蓋材料３８および絶縁体材料３２内にパターンを形成するためにエッチング・プロセスが実行可能である。その後、パターン（開口）は、たとえばアルミニウム基材料などの金属または金属合金で充填される。別の方法として、トレンチは、当分野で知られるように、たとえば薄いＴｉＮとそれに続く厚いタングステンおよびダマシンＣＭＰなどの金属で充填される。上部配線層２７ｂは、当分野で知られるように、従来の金属堆積およびパターニング・プロセスによって、相互接続２７ａと接触して形成可能である。たとえば上部配線層２７ｂは、たとえばダマシン銅または減エッチ・アルミニウム銅を使用して形成可能である。
【００３０】
さらに図９に示されるように、蓋材料３８内に放出ホール４０が形成され、たとえば犠牲シリコン材料などの犠牲材料３６の一部を露出する。放出ホール４０は、相互接続２７ａのトレンチ形成中または形成後に、形成可能である。蓋材料３８内には、複数の放出ホール４０が形成可能であることを理解されたい。放出ホール４０は、当業者に知られた従来のリソグラフィおよびエッチング・プロセスを使用して形成可能である。放出ホール４０の幅および高さは、放出ホールをピンチオフするためのシリコン放出後に堆積されるべき材料の量を決定する。一般に、放出ホール４０をピンチオフするために堆積されるべき材料の量は、放出幅が減少するにつれて、および、放出ホールの高さ対幅の比である放出ホールのアスペクト比が増加するにつれて、減少する。実施形態において、たとえば放出ホール４０は高さ約３μｍおよび幅１μｍであるが、本発明によって他の寸法も企図される。実施形態において、ピンチオフに必要な後続の材料の量を最小限にするために、放出ホール４０は円形またはほぼ円形とすることができる。
【００３１】
図１０に示されるように、放出ホール４０は、単一の放出プロセスで上部キャビティ４２ａおよび下部キャビティ４２ｂを形成するために使用される。より具体的に言えば、放出ホール４０は、アモルファス・ビーム構造４４（たとえば（酸化フィルムを伴う）層２９、２２、２４、２６、および２８）の下方に、放出バイア４２ｃを介して、犠牲シリコン材料３６および犠牲シリコン材料２５を放出（たとえばエッチング）するためのアクセスを提供する。実施形態において、露出されたシリコンまたは上部キャビティ材料３６は、放出ホール４０を介してＸｅＦ２エッチング液を使用するフッ化水素酸クリーニングおよびそれに続くシリコン放出またはエッチングを使用して、ネイティブ酸化物のクリーニングおよび水素パッシベーションが実行され、それによって、露出されたシリコン材料をすべてストリップすることになる。酸化物材料３２は、放出プロセス中に、ビーム構造４４およびその構成層（たとえば層２９、３１、２２、２４、２６、および２８）を保護するために使用可能である。実施形態において、酸化物材料は約１００ｎｍとすることが可能であり、窒化アルミニウムＰＺＴフィルム、あるいは、ＰＺＴフィルム２６に接触しているモリブデンまたは他の材料、またはその両方との、シリコン反応を防ぐために、ビーム構造４４を覆っている。
【００３２】
実施形態において、放出が、ビーム構造４４を囲む上部キャビティ４２ａおよび下部キャビティ４２ｂを形成することになる。上部キャビティ４２ａおよび下部キャビティ４２ｂは約２μｍとすることが可能であるが、本発明によって他の寸法も企図される。実施形態において、ビーム４４は、酸化物材料およびその構成層３１、２４、２６、および２８によって囲まれたアモルファス・シリコン材料２９を含む。実施形態において、構造、および特に露出された犠牲材料３６は、ネイティブ酸化物を除去するための放出の前に、ＨＦ溶液でクリーニングすることができる。当業者であれば、相互接続２７ａが、従来のフォトリソグラフィ、エッチング、および堆積プロセス、すなわち、前述のような層３８および３２を介したトレンチのエッチング、ならびに内部金属の堆積によって、キャビティ４２ａ、４２ｂの形成前または形成後に、形成可能であることも理解されたい。
【００３３】
図１１に示されるように、放出ホールは、誘電体または金属などの材料４６で密封することができる。これにより、上部キャビティ４２ａおよび下部キャビティ４２ｂに対して気密シールが提供される。たとえば、材料４６を覆って気密シールを提供するために、５００ｎｍのＰＥＣＶＤ窒化シリコン・フィルムまたは知られた他のフィルムなどの気密シールを提供するために、オプション層４８を堆積することも可能である。
【００３４】
図１１は、本発明の態様に従った、ライン・プロセスの後部をさらに示す。より具体的に言えば、図１１は、蓋材料３８またはオプション層４８上に堆積された、上部層４９内に形成される最終バイア５２を示す。本実施形態において、上部層４８は絶縁体材料とすることができる。最終バイア５２は上部配線２７ｂと整列し、任意の従来のフォトリソグラフィおよびエッチング・プロセスを使用して形成可能である。実施形態において、最終バイア５２は、当分野で知られるように、上部オプション層４８および上部層４９内にトレンチをエッチングすることによって形成可能である。最終バイア５２は、ワイヤボンドまたははんだバンプ処理のために提供可能である。
【００３５】
図１２は、図１１の線Ａ〜Ａに沿った、図１１に対応する本発明に従った構造の上面図を示す。より具体的に言えば、図１２は、線Ａ〜Ａに沿った上からの図１１の構造の断面図を示す。この上面図は、金属層上に、より具体的に言えば酸化物材料３２を覆ってＰＺＴフィルム２６が形成された、ビーム構造４４を示す。実施形態において、酸化物材料３２は、窒化アルミニウムＰＺＴフィルム、あるいは、ＰＺＴフィルム２６に接触しているモリブデンまたは他の材料、またはその両方との、シリコン反応を防ぐために、ビーム構造４４を覆っている。また、この上面図に示されるように、下部キャビティ４２ｂは、放出ステップ中にビーム構造４４下に形成される。実施形態において、放出バイア４２ｃは、下部キャビティ４２ｂを形成するために、放出中に下部キャビティ４２ｂと上部キャビティ４２ａ（図示せず）との間に形成される。
【００３６】
図１３は、本発明の態様に従った代替構造の上面図を示し、図１４は、図１３の構造の側面図を示す。この構造では、キャビティ５０は、下部キャビティ４２ｂの形成を支援するために、ビーム４４の側部上、ならびにビーム４４を通じて形成される。より具体的に言えば、キャビティ５０は、従来のエッチング・プロセスを介し、前述のようにビーム４４を通じて、およびビーム４４の側部上に形成される。キャビティ５０は、たとえば本発明の他の構造をコーティングする酸化物材料３２などの絶縁体材料で裏打ちされる。本明細書ですでに説明されたように、酸化物材料３２は、たとえば放出プロセス中に、窒化アルミニウムＰＺＴフィルム、あるいは、ＰＺＴフィルム２６に接触しているモリブデンまたは他の材料、またはその両方との、シリコン反応を防ぐことになる。
【００３７】
プロセス・フローにおいて、キャビティ５０は、たとえば図７の形成プロセス中に、ビーム構造４４の形成後に形成可能である。たとえばバイアまたはトレンチをビーム構造内に形成し、その後、（たとえば図７で説明されたものと同様の）酸化物材料で充填することが可能である。その後キャビティ５０は、たとえば図７のプロセス中に、酸化物材料内に形成可能である。その後、シリコン材料は、図８のプロセス中に、（そのときに酸化物材料で裏打ちされた）キャビティ５０内に堆積可能であり、その後、本明細書で説明された後続の放出プロセス中に放出されることになる。
【００３８】
図１５は、本発明の態様に従った代替構造および処理ステップを示す。この構造において、アモルファス・ビーム構造４４は、アクティブ・シリコン層１４上に形成される酸化物２２ａの薄い層上に製作される。酸化物層２２ａは、たとえば化学気相堆積（ＣＶＤ）プロセスなどの任意の熱堆積プロセスによって形成可能である。実施形態において、酸化物の薄い層２２ａは、約０．１から５ミクロンの厚さを有することが可能であるが、本発明によって他の寸法も企図される。下部キャビティ４２ｂは、前述のように、従来のエッチング・ステップによってウェハ１０内に形成される。たとえば下部キャビティ４２ｂは、上部キャビティ４２ａを形成する同じエッチング・プロセス中に形成可能である。また、図１３および図１４に示された実施形態と同様に、下部キャビティ４２ｂは、１つまたは複数のバイアを介して、アモルファス・シリコン・ビーム４４の側部上に、アモルファス・シリコン・ビーム４４を介して、またはそれらの任意の組み合わせで、形成可能である。またアモルファス・シリコン・ビーム４４は、前述のように、薄い酸化物層でコーティング可能である。
【００３９】
図１６は、本発明の態様に従った構造を形成するための代替処理ステップを示す。この代替プロセスにおいて、構造の下部１００および上部２００は別々に形成され、その後接着される。下部１００および上部２００が接着されると、図１０で開始するプロセスは、上部キャビティ４２ａおよび下部キャビティ４２ｂを形成するために開始可能である。実施形態において、放出ホール４０は、接着プロセスの前または後に形成可能である。さらに他の代替プロセスにおいて、上部キャビティ４２ａおよび下部キャビティ４２ｂは、接着の前に形成可能である。この代替構造において、下部キャビティ４２ｂを形成する犠牲材料２５は、従来のＣＭＯＳプロセスを使用してエッチング可能である。
【００４０】
図１７〜図２０は、本発明に従った代替構造およびそれぞれの処理ステップを示す。より具体的に言えば、図１７〜図２０は２つのビーム構造４４および４４ｂの形成を示し、どちらもアモルファス・シリコン材料２９を備える。ビーム構造４４ｂは、ビーム４４と同様に形成可能である。図１７および図１８の実施形態では、下部キャビティ４２ｂが基板１０内に提供され、図１９および図２０は、下部キャビティ４２ｂが絶縁体材料２２内に形成されることを示す。図１７および図１９では、ビーム４４および４４ｂは、上部キャビティ４２ａの異なる側壁上に形成された、相対するビーム構造である。図１８および図２０では、ビーム４４および４４ｂは、上部キャビティ４２ａと同じ側から延在する。
【００４１】
図２１は、半導体の設計、製造、あるいは試験、またはそれらすべてで使用される設計プロセスのフロー図である。図２１は、たとえば、半導体ＩＣ論理の設計、シミュレーション、試験、レイアウト、および製造で使用される、例示の設計フロー９００のブロック図を示す。設計フロー９００は、上記で説明され、図１〜図５、図６、図７〜図１３、および図１４〜図２０に示された、設計の構造あるいはデバイスまたはその両方の論理的またはそうでなければ機能的に等価の表現を生成するために、設計の構造またはデバイスを処理するためのプロセス、機械、あるいはメカニズムを含む。設計フロー９００によって処理あるいは生成またはその両方が実行される設計構造は、データ処理システム上で実行されるかまたはその他の方法で処理された場合、ハードウェア構成要素、回路、デバイス、またはシステムの論理的、構造的、機械的、またはその他の方法で機能的に等価の表現を生成する、データあるいは命令またはその両方を含むために、機械読み取り可能伝送または記憶媒体上に符号化／イメージ化して保管することができる。機械は、回路、構成要素、デバイス、またはシステムの設計、製造、またはシミュレーションなどの、ＩＣ設計プロセスで使用される、任意の機械を含むが、これらに限定されない。たとえば機械は、リソグラフィ機械、マスクを生成するための機械あるいは機器またはその両方（たとえばｅビーム・ライタ）、設計構造をシミュレートするためのコンピュータまたは機器、製造または試験プロセスで使用される任意の装置、あるいは、設計構造の機能的に等価の表現を任意の媒体内にプログラミングするための任意の機械（たとえばプログラマブル・ゲート・アレイをプログラミングするための機械）を、含むことができる。
【００４２】
設計フロー９００は、設計されている表現のタイプに応じて変更可能である。たとえば、特定用途向けＩＣ（ＡＳＩＣ）を構築するための設計フロー９００は、標準構成要素を設計するための設計フロー９００、あるいは、設計をプログラマブル・アレイ、たとえば、Ａｌｔｅｒａ（Ｒ）Ｉｎｃ．またはＸｉｌｉｎｘ（Ｒ）Ｉｎｃ．によって提供されるプログラマブル・ゲート・アレイ（ＰＧＡ）またはフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）にインスタンス化するための設計フロー９００とは、異なる可能性がある。
【００４３】
図２１は、好ましくは設計プロセス９１０によって処理される設計構造９２０の入力を含む、複数のこうした設計構造を示す。設計構造９２０は、ハードウェア・デバイスの論理的に等価の機能表現を生成するために設計プロセス９１０によって生成および処理される、論理シミュレーション設計構造とすることができる。設計構造９２０は、設計プロセス９１０によって処理された場合、ハードウェア・デバイスの物理構造の機能表現を生成する、データあるいはプログラム命令またはその両方を含むことも可能であるか、または別法として含むことが可能である。機能あるいは構造またはその両方のいずれの設計機能を表現するのかにかかわらず、設計構造９２０は、中心開発者／設計者によって実装されるような電子コンピュータ支援設計（ＥＣＡＤ）を使用して生成することができる。機械読み取り可能なデータ伝送、ゲート・アレイ、または記憶媒体上で符号化される場合、設計構造９２０は、図１〜図５、図６、図７〜図１３、および図１４〜図２０に示されるような、電子構成要素、回路、電子または論理モジュール、装置、デバイス、あるいはシステムを、シミュレートするかまたは別の方法で機能的に表現するために、設計プロセス９１０内で、１つまたは複数のハードウェアあるいはソフトウェアまたはその両方のモジュールによって、アクセスおよび処理されることが可能である。したがって、設計構造９２０は、設計またはシミュレーション・データ処理システムによって処理された場合、回路または他のレベルのハードウェア論理設計をシミュレートするかまたは別の方法で表現する、人間あるいは機械またはその両方が読み取り可能なソース・コード、コンパイル済み構造、およびコンピュータ実行可能コード構造を含む、ファイルまたは他のデータ構造を含むことができる。こうしたデータ構造は、ＶｅｒｉｌｏｇおよびＶＨＤＬなどの低水準ＨＤＬ設計言語、あるいはＣまたはＣ＋＋などの高水準設計言語、またはその両方に、準拠するかあるいは適合する、またはその両方の、ハードウェア記述言語（ＨＤＬ）設計エンティティまたは他のデータ構造を含むことができる。
【００４４】
設計プロセス９１０は、設計構造９２０などの設計構造を含むことが可能なネットリスト９８０を生成するために、図１〜図５、図６、図７〜図１３、および図１４〜図２０に示される構成要素、回路、デバイス、または論理構造と機能的に等価な設計／シミュレーションを統合、変換、またはその他の方法で処理するための、ハードウェアあるいはソフトウェアまたはその両方のモジュールを、好ましくは採用し、組み込んでいる。ネットリスト９８０は、たとえば、集積回路設計内の他の要素および回路への接続を記述する、ワイヤ、個別構成要素、論理ゲート、制御回路、Ｉ／Ｏデバイス、モデルなどのリストを表す、コンパイルまたはその他の方法で処理されたデータ構造を含むことができる。ネットリスト９８０は、デバイスに関する設計仕様およびパラメータに応じてネットリスト９８０が１回または複数回再統合される、反復プロセスを使用して統合することができる。本明細書で説明される他の設計構造タイプの場合、ネットリスト９８０は、機械読み取り可能データ記憶媒体上に記録するか、またはプログラマブル・ゲート・アレイ内にプログラミングすることができる。媒体は、磁気または光ディスク・ドライブ、プログラマブル・ゲート・アレイ、コンパクト・フラッシュ、または他のフラッシュ・メモリなどの、不揮発性記憶媒体とすることができる。加えて、または別の方法では、媒体は、データ・パケットをインターネットまたは他のネットワーキング好適手段を介して伝送し、中間で記憶することが可能な、システムまたはキャッシュ・メモリ、バッファ・スペース、あるいは、電気的または光学的に伝導性のあるデバイスおよび材料とすることができる。
【００４５】
設計プロセス９１０は、ネットリスト９８０を含む様々な入力データ構造タイプを処理するための、ハードウェアおよびソフトウェアのモジュールを含むことができる。こうしたデータ構造タイプは、たとえばライブラリ要素９３０内に常駐可能であり、所与の製造技術（たとえば、異なる技術ノード、３２ｎｍ、４５ｎｍ、９０ｎｍなど）に関するモデル、レイアウト、および記号表現を含む、一般的に使用される要素、回路、およびデバイスのセットを含むことができる。データ構造タイプは、設計仕様９４０、特徴付けデータ９５０、検証データ９６０、設計規則９７０、ならびに、入力試験パターン、出力試験結果、および他の試験情報を含むことが可能な試験データ・ファイル９８５を、さらに含むことができる。設計プロセス９１０は、たとえば、鋳造、成形、およびダイ・プレス形成などの動作に関する、応力解析、熱解析、機械イベント・シミュレーション、プロセス・シミュレーションなどの標準機械設計プロセスを、さらに含むことができる。機械設計の当業者であれば、本発明の範囲および趣旨を逸脱することのない、設計プロセス９１０で使用される可能な機械設計のツールおよびアプリケーションの範囲を理解されよう。設計プロセス９１０は、タイミング解析、検証、設計規則チェック、配置およびルーティング動作などの、標準回路設計プロセスを実行するためのモジュールも、含むことができる。
【００４６】
設計プロセス９１０は、第２の設計構造９９０を生成するために、任意の追加の機械的設計またはデータ（適用可能な場合）と共に、示された支援データ構造の一部またはすべてと共に設計構造９２０を処理するために、ＨＤＬコンパイラおよびシミュレーション・モデル構築ツールなどの、論理および物理設計ツールを採用および組み込む。
【００４７】
設計構造９９０は、機械的デバイスおよび構造のデータの交換に使用されるデータ形式（たとえば、ＩＧＥＳ、ＤＸＦ、Ｐａｒａｓｏｌｉｄ  ＸＴ、ＪＴ、ＤＲＧ、あるいは、こうした機械的設計構造を記憶またはレンダリングするための任意の他の好適な形式で記憶された情報）で、記憶媒体またはプログラマブル・ゲート・アレイ上に常駐する。設計構造９２０と同様に、設計構造９９０は、好ましくは、伝送またはデータ記憶媒体上に常駐し、ＥＣＡＤシステムによって処理された場合、図１〜図５、図６、図７〜図１３、および図１４〜図２０に示される本発明の実施形態のうちの１つまたは複数の論理的またはその他の方法で機能的に等価の形を生成する、１つまたは複数のファイル、データ構造、あるいは、他のコンピュータ符号化データまたは命令を含む。一実施形態において、設計構造９９０は、図１〜図５、図６、図７〜図１３、および図１４〜図２０に示されたデバイスを機能的にシミュレートする、コンパイル済みの実行可能ＨＤＬシミュレーション・モデルを含むことができる。
【００４８】
設計構造９９０は、集積回路のレイアウト・データあるいは記号データ形式またはその両方の交換に使用されるデータ形式（たとえば、ＧＤＳＩＩ（ＧＤＳ２）、ＧＬ１、ＯＡＳＩＳ、マップ・ファイル、または、こうした設計データ構造を記憶するための任意の他の好適な形式で記憶された情報）を、採用することも可能である。設計構造９９０は、たとえば、記号データ、マップ・ファイル、試験データ・ファイル、設計コンテンツ・ファイル、製造データ、レイアウト・パラメータ、ワイヤ、金属のレベル、バイア、形状、製造ラインを介してルーティングするためのデータ、および、上記で説明され、図１〜図５、図６、図７〜図１３、および図１４〜図２０に示されたデバイスまたは構造を生成するために製造業者または他の設計者／開発者によって必要とされる任意の他のデータなどの情報を、含むことができる。設計構造９９０は、その後ステージ９９５へと進み、ここでたとえば設計構造９９０は、テープアウトに進む、製造に公開される、マスク・ハウスに公開される、他の設計ハウスに送信される、顧客に返信される、などが実行される。
【００４９】
前述の方法は、集積回路チップの製作で使用される。結果として生じる集積回路チップは、ロー・ウェハ形式で（すなわち、複数の未パッケージ化チップを有する単一のウェハとして）、裸ダイとして、またはパッケージ化形式で、製作者による配布が可能である。後者のケースでは、チップは、単一チップ・パッケージ（マザーボードまたは他の高水準キャリアに固定されたリード線を備えるプラスチック・キャリアなど）内、または複数チップ・パッケージ（表面相互接続または埋設相互接続のいずれかまたは両方を有するセラミック・キャリアなど）内に、載置される。いずれの場合でも、チップは、（ａ）マザーボードなどの中間製品または（ｂ）最終製品のいずれかの一部として、他のチップ、個別回路要素、あるいは他の信号処理デバイス、またはそれらすべてと統合される。最終製品は、玩具および他のローエンド・アプリケーションから、ディスプレイ、キーボード、または他の入力デバイスを有する高度なコンピュータ製品までの、集積回路チップ、および中央プロセッサを含む、任意の製品とすることができる。
【００５０】
本発明の様々な実施形態の説明を例示の目的で提示してきたが、これらは、網羅的であるかまたは開示された実施形態に限定されるものとは意図されていない。当業者であれば、説明された実施形態の範囲および趣旨を逸脱することなく、多くの修正および変形が明らかとなろう。本明細書で使用される用語は、実施形態の原理、実際の適用例、または、市場に見られる技術全体にわたる技術的向上を、最も良く説明するため、あるいは、他の当業者が本明細書で開示された実施形態を理解できるようにするために、選択されたものである。適用可能であれば、特許請求の範囲内のすべての手段またはステップならびに機能要素の、対応する構造、材料、動作、および同等物は、具体的に請求されたように、他の請求された要素と組み合わせて機能を実行するための、任意の構造、材料、または動作を含むことが意図される。したがって、本発明は実施形態で表して説明されてきたが、当業者であれば、本発明が修正と共に実践可能であること、ならびに、添付の特許請求の範囲の趣旨および範囲内にあることを、理解されよう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【国際調査報告】
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