(57)【要約】【課題】基板と半導体素子との間で生じる熱応力を緩和し、高速化、高集積化により強度が低下した半導体素子や大型の半導体素子を搭載可能な配線基板を提供する。【解決手段】基板４０に、半導体素子５０の電極５２の平面配置に一致する配置でビア導体１６が設けられたインターポーザ３０が接合された配線基板であって、前記インターポーザ３０が、複数の絶縁層１２が積層して形成されるとともに、絶縁層１２を厚さ方向に貫通して、フィルドビアに形成された前記ビア導体１６が柱状に積み上げられて形成されていることを特徴とする。【選択図】          図３
2005011883.tif 000002
【特許請求の範囲】
【請求項１】
基板に、半導体素子の電極の平面配置に一致する配置でビア導体が設けられたインターポーザが接合された配線基板であって、
前記インターポーザが、複数の絶縁層が積層して形成されるとともに、絶縁層を厚さ方向に貫通して、フィルドビアに形成された前記ビア導体が柱状に積み上げられて形成されていることを特徴とする配線基板。
【請求項２】
前記インターポーザに設けられたビア導体と、前記基板に設けられた接続電極とがはんだバンプを介して電気的に接続されていることを特徴とする請求項１記載の配線基板。
【請求項３】
前記インターポーザの半導体素子の搭載面に、前記ビア導体と電気的に接続してはんだバンプが設けられていることを特徴とする請求項１または２記載の配線基板。
【請求項４】
前記インターポーザの半導体素子の搭載面に、前記ビア導体と電気的に接続して、接続パッドが設けられていることを特徴とする請求項１または２記載の配線基板。
【請求項５】
請求項１記載の配線基板の製造方法であって、
絶縁層を形成し、絶縁層にビア穴を形成した後、ビアめっきを施してビア導体によってビア穴を充填する操作を、繰り返し行うことにより、複数の絶縁層が積層して形成されるとともに、絶縁層を厚さ方向に貫通して、フィルドビアに形成されたビア導体が柱状に積み上げられたインターポーザを形成し、
該インターポーザを、基板に形成された接続電極と前記ビア導体とを電気的に接続して基板に接合することを特徴とする配線基板の製造方法。
【請求項６】
請求項１記載の配線基板の製造方法であって、
絶縁層を厚さ方向に貫通するフィルドビアとして形成されたビア導体が設けられた接続用フィルムを用意し、
該接続用フィルムを位置合わせして積層して一体化することにより、複数の絶縁層が積層して形成されるとともに、絶縁層を厚さ方向に貫通して、フィルドビアに形成されたビア導体が柱状に積み上げられたインターポーザを形成し、
該インターポーザを、基板に形成された接続電極と前記ビア導体とを電気的に接続して基板に接合することを特徴とする配線基板の製造方法。
【請求項７】
請求項１〜４のいずれか一項記載の配線基板の前記インターポーザの素子搭載面に、フリップチップ接続により半導体素子が搭載されてなることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は配線基板、半導体装置および配線基板の製造方法に関し、より詳細には、半導体素子と半導体素子を搭載する基板との間で生じる熱応力を緩和した配線基板、半導体装置および配線基板の製造方法に関する。
【０００２】
【従来の技術】
ＣＰＵような発熱量の大きな半導体素子を搭載する方法として、フリップチップ接続によって半導体素子を搭載する方法が一般的に行われている。フリップチップ接続では半導体素子の電極と基板の接続電極とをはんだバンプ等を介して直接的に接合するから、半導体素子と基板との間で生じる熱応力が問題となる。
従来のフリップチップ接続では、半導体素子と基板との接合部にアンダーフィル樹脂を充填し、半導体素子と基板との接合部を固定することによって、半導体素子と基板との間で熱応力が発生しても半導体素子と基板との電気的接続が確保されるようにしている。
【０００３】
しかしながら、半導体素子と基板との間の熱応力が大きくなると、半導体素子と基板との接合部にクラックが生じたり、基板側では表面の樹脂層にクラックが生じるといった問題が生じる。このような半導体素子と基板との間で生じる熱応力による問題を回避する方法として、半導体素子と基板との間で生じる熱応力を緩和するため、基板の熱膨張係数を半導体素子の熱膨張係数に近づけるようにする方法や、半導体素子の接続電極の構造を半導体素子と基板との間の熱応力を吸収する構造にするといったことが行われている。
【０００４】
【特許文献１】
特開平１０−７９３６２号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、最近の半導体素子は、さらに高速化および高集積化を進めるため、半導体素子に設けられる絶縁層を低誘電率の材料によって形成するようになってきたため、半導体素子自体の強度が低下し、半導体素子と基板との間に生じる熱応力によって半導体素子が基板から簡単に剥離してしまったり、変形したりするという問題が生じてきた。
【０００６】
そこで、本発明はこれらの課題を解決すべくなされたものであり、その目的とするところは、半導体素子との間で生じる熱応力を緩和して、従来製品にくらべて強度が低下している半導体素子、あるいは従来の基板では搭載できないような大型の半導体素子であっても容易に搭載可能とし、半導体素子の高速化、高集積化に好適に対応することができる配線基板、半導体装置および配線基板の製造方法に提供しようとするものである。
【０００７】
【課題を解決するための手段】
上記課題を解決するため、本発明は次の構成を備える。
すなわち、基板に、半導体素子の電極の平面配置に一致する配置でビア導体が設けられたインターポーザが接合された配線基板であって、前記インターポーザが、複数の絶縁層が積層して形成されるとともに、絶縁層を厚さ方向に貫通して、フィルドビアに形成された前記ビア導体が柱状に積み上げられて形成されていることを特徴とする。
また、前記インターポーザに設けられたビア導体と、前記基板に設けられた接続電極とがはんだバンプを介して電気的に接続されていることを特徴とする。
また、前記インターポーザの半導体素子の搭載面に、前記ビア導体と電気的に接続してはんだバンプが設けられていることを特徴とする。
また、前記インターポーザの半導体素子の搭載面に、前記ビア導体と電気的に接続して、接続パッドが設けられていることを特徴とする。
また、これらの配線基板にフリップチップ接続によって半導体素子を搭載した半導体装置は、半導体素子と基板との間に生じる熱応力を緩和して、信頼性の高い半導体装置として提供することができる。
【０００８】
また、前記配線基板の製造方法であって、絶縁層を形成し、絶縁層にビア穴を形成した後、ビアめっきを施してビア導体によってビア穴を充填する操作を、繰り返し行うことにより、複数の絶縁層が積層して形成されるとともに、絶縁層を厚さ方向に貫通して、フィルドビアに形成されたビア導体が柱状に積み上げられたインターポーザを形成し、該インターポーザを、基板に形成された接続電極と前記ビア導体とを電気的に接続して基板に接合することを特徴とする。
また、前記配線基板の製造方法であって、絶縁層を厚さ方向に貫通するフィルドビアとして形成されたビア導体が設けられた接続用フィルムを用意し、該接続用フィルムを位置合わせして積層して一体化することにより、複数の絶縁層が積層して形成されるとともに、絶縁層を厚さ方向に貫通して、フィルドビアに形成されたビア導体が柱状に積み上げられたインターポーザを形成し、該インターポーザを、基板に形成された接続電極と前記ビア導体とを電気的に接続して基板に接合することを特徴とする。
【０００９】
【発明の実施の形態】
以下、本発明の好適な実施の形態について添付図面と共に詳細に説明する。
図１〜３は、本発明に係る配線基板の製造方法についての一実施形態を示す説明図である。
本発明に係る配線基板はプリント基板等の基板と半導体素子との間に、半導体素子と基板との間に生じる熱応力を緩和するためのインターポーザを設け、インターポーザに半導体素子を搭載したことを特徴とする。
【００１０】
図１、２は、インターポーザの製造工程を示す。
図１（ａ）は、銅箔１０の片面上に絶縁層１２ａを形成した状態を示す。絶縁層１２ａはポリイミド樹脂等の電気的絶縁性を有する樹脂材からなる樹脂フィルムを銅箔１０にラミネートして形成する。
図１（ｂ）は、次に、絶縁層１２ａにビア穴１４を形成した状態を示す。絶縁層１２ａを感光性樹脂によって形成した場合は、露光および現像操作によってビア穴１４を形成することができ、絶縁層１２ａが非感光性樹脂からなる場合はレーザ加工によってビア穴１４を形成することができる。ビア穴１４は底面に銅箔１０が露出するように形成する。
【００１１】
図１（ｃ）は、銅箔１０をめっき給電層として、ビアめっきにより、ビア穴１４を銅等のビア導体１６によって充填した状態を示す。ビア穴１４をビア導体１６によって充填したことにより、下層の銅箔１０とビア導体１６とが電気的に接続される。
図１（ｄ）は、さらに上層にビア導体を形成するため、第１層目の絶縁層１２ａの表面に絶縁層１２ｂをラミネートし、絶縁層１２ｂにビア穴１４を形成した状態を示す。
図１（ｅ）は、銅箔１０をめっき給電層とするビアめっきにより、第２層目のビア穴１４をビア導体１６によって充填した状態を示す。
【００１２】
第２層目に形成するビア導体１６は第１層目のビア導体１６と同一の平面配置位置に形成される。第１層目のビア導体１６はフィルドビアとして形成されており、第２層目の絶縁層１２ｂにビア穴１４を形成し、ビア穴１４にめっきを充填することによって、第２層目のビア導体１６は第１層目のビア導体１６の上に積み重なるようにして形成される。
【００１３】
上記の図１（ｄ）、（ｅ）の工程を複数回、繰り返して行うことにより、ビア導体１６が柱状に積み上げられた積層体１８を形成することができる。
絶縁層を介して柱状に積み上げて形成されるビア導体１６は、フリップチップ接続によって搭載される半導体素子の電極と電気的に接続されるもので、半導体素子の電極配置と同一の平面配置に設けられる。
【００１４】
図２は、ビア導体１６が形成された積層体１８に対して、半導体素子を搭載する面と、基板に接合される面に接続パッドを形成してインターポーザとするまでの工程を示す。
図２（ａ）は、積層体１８の両面にレジストフィルム２０、２２をラミネートした状態を示す。図２（ｂ）は、積層体１８の下面側のレジストフィルム２２を露光および現像してレジストパターン２２ａを形成した状態を示す。レジストパターン２２ａは、積層体１８に形成したビア導体１６の直下位置で円形のパッド状に銅箔１０を被覆するパターンに形成される。
【００１５】
図２（ｃ）は、レジストパターン２２ａをマスクとして銅箔１０をエッチングし、積層体１８の下面に接続パッド１０ａを形成した状態を示す。図２（ｃ）は、接続パッド１０ａを形成した後、積層体１８の上面を被覆しているレジストフィルム２０と、積層体１８の下面に被着されているレジストパターン２２ａを溶解して除去した状態である。
図２（ｄ）は、積層体１８の上面に形成されている接続パッド１７にはんだペーストを印刷し、リフローによりはんだバンプ２４を形成してインターポーザ３０を得た状態を示す。インターポーザ３０は、図のようにビア導体１６が絶縁層１２を介して、インターポーザ３０の厚さ方向に柱状に貫通するように設けられている。
【００１６】
本実施形態では積層体１８を形成した状態で、図２（ａ）に示すように、積層体１８の上面については接続パッド１７をあらかじめパターン形成するようにした。積層体１８の上面に接続パッド１７を形成するには、第４層目の絶縁層１２ｄに形成したビア穴１４にビアめっきする際に、絶縁層１２の表面にも導体層を形成し、絶縁層１２の表面の導体層を所定パターンにエッチングすればよい。
なお、絶縁層１２ｄの表面に導体層を形成した状態で、積層体１８の両面にレジストフィルムをラミネートし、積層体１８の両面のレジストフィルムを露光および現像して、積層体１８の両面に接続パッド１０ａ、１７を形成するようにすることもできる。
【００１７】
図３は、上述した方法によって形成したインターポーザ３０を基板４０に接合して配線基板を形成し、配線基板に半導体素子を搭載して半導体装置とする工程を示す。
図３（ａ）は、基板４０にインターポーザ３０を位置合わせして接合した状態を示す。基板４０には接続パッド１０ａの平面配置に合わせて接続電極４２が形成されている。本実施形態においては、接続電極４２にはんだペーストを印刷し、リフローにより接続電極４２にはんだバンプ４４を形成して、インターポーザ３０と基板４０とを接合した。４６は、インターポーザ３０と基板４０との接合部の隙間部分に充填したアンダーフィル樹脂である。なお、アンダーフィル樹脂４６は使用しなくてもよい。
【００１８】
図３（ｂ）は、インターポーザ３０を基板４０に接合して形成した配線基板に半導体素子５０を搭載した状態を示す。半導体素子５０はインターポーザ３０の素子搭載面にフリップチップ接続によって搭載される。
なお、本実施形態では、インターポーザ３０の接続パッド１７にあらかじめ、はんだバンプ２４を形成したが、半導体素子５０の電極５２にはんだバンプを設けて、接続パッド１７にははんだバンプ２４を設けない構成とすることも可能である。
半導体素子５０はフリップチップ接続により、インターポーザ３０の上面に形成されている接続パッド１７と電極５２とを位置合わせして接合する。２６は半導体素子５０とインターポーザ３０の上面との間に充填したアンダーフィル樹脂である。このアンダーフィル樹脂２６も、必ずしも使用しなくてもよい。
このように、半導体素子５０をインターポーザ３０に位置合わせして接合することにより、半導体素子５０と基板４０とがインターポーザ３０を介して電気的に接続された状態になる。
【００１９】
インターポーザ３０は、図のように半導体素子５０の電極５２の配置位置に合わせてビア導体１６が柱状に連結された状態で形成されていること、インターポーザ３０の絶縁層１２は、ポリイミド等の電気的絶縁性を有する絶縁材料を複数層に積層して形成されていることから、ビア導体１６および絶縁層１２は容易に変形可能であり、半導体素子５０と基板４０との間で生じる熱応力を緩和するに十分な緩衝性を備えたものとなる。
したがって、図３（ｂ）に示すように、インターポーザ３０を介して基板４０に半導体素子５０を搭載する構成とすることにより、半導体素子５０と基板４０との熱膨張係数が相違している場合でも、半導体素子５０に作用する熱応力を効果的に低減させることが可能になる。
【００２０】
インターポーザ３０を、ビア導体１６を備えた絶縁層１２を複数層に積層した構造としているのは、ビア導体１６を柱状に積み上げることによって、ビア導体１６を変形しやすくし、また、絶縁層１２の緩衝作用を向上させるためである。したがって、半導体素子５０の大きさ等に応じて、インターポーザ３０の積層数を調節して使用するようにすればよい。
なお、図では説明上、インターポーザ３０の厚さを厚く表現しているが、実際に使用するインターポーザ３０の厚さは２００μｍ程度であり、インターポーザ３０を設けることによってパッケージの厚さが問題となることはない。
【００２１】
図４は、インターポーザ３０を製造する他の方法を示す。
図４（ａ）は、銅箔１０の片面に絶縁層１２を形成した状態、図４（ｂ）は、絶縁層１２にビア穴１４を形成した状態を示す。
図４（ｃ）は、銅箔１０をめっき給電層とするビアめっきによりビア穴１４を銅等のビア導体１６によって充填した状態を示す。
図４（ｄ）は、本実施形態において特徴的な工程で、ビア穴１４をビア導体１６によって充填した後、絶縁層１２の両面をレジストフィルム２７、２８によって被覆した状態を示す。このレジストフィルム２７、２８は銅箔１０をエッチングするために設けたものである。
【００２２】
図４（ｅ）は、ビア導体１６を形成した位置に合わせて銅箔１０を接続パッドとして残すため、レジストフィルム２８をパターニングしてレジストパターン２８ａを形成した状態を示す。
図４（ｆ）は、レジストパターン２８ａをマスクとして銅箔１０をエッチングし、絶縁層１２の下面（一方の面）に接続パッド１０ａを形成した接続用フィルム１９を形成した状態を示す。この接続用フィルム１９は、絶縁層１２を厚さ方向に貫通してビア導体１６が形成され、ビア導体１６の一方の面にビア導体１６と電気的に接続して接続パッド１０ａが形成されたものである。
【００２３】
本実施形態においては、上記のようにして形成した接続用フィルム１９を相互に位置合わせして、複数枚、一括して積層することによってインターポーザ３０となる積層体１８を形成する。
図５（ａ）は、接続用フィルム１９を複数枚積層して積層体１８を形成した状態を示す。接続用フィルム１９は半導体素子５０の電極５２の平面配置に一致するようにビア導体１６を配置したものであり、接続用フィルム１９を所定枚数積層して一体化することによって、図５（ａ）に示すような積層体１８が得られる。
【００２４】
接続用フィルム１９を積層する際に、接続パッド１０ａが同じ面側（たとえば、下面側）となるように接続用フィルム１９を配置して積層することにより、各層の接続用フィルム１９は接続パッド１０ａを介して隣接層のビア導体１６と電気的に接続した状態で積層される。
図５（ｂ）は、積層体１８の上面の接続パッド１７にはんだバンプ２４を形成してインターポーザ３０を形成した状態を示す。図５（ｂ）に示すインターポーザ３０は図２（ｂ）に示すインターポーザ３０とまったく同形に形成されたものであり、図３に示すように、基板４０に接合することによって、インターポーザ３０を備えた配線基板として得ることができる。
本実施形態の配線基板の製造方法においては、同形に形成した接続用フィルム１９を用意しておくことにより、接続用フィルム１９を任意の枚数積層して所要の積層数のインターポーザ３０を得ることができるという利点がある。
【００２５】
本発明に係る配線基板は、基板４０にインターポーザ３０を接合して形成されたものであり、インターポーザ３０がきわめて効果的な緩衝作用を有していることから、半導体素子５０と基板４０との熱膨張係数が大きく相違しているような場合であっても、半導体素子５０に作用する熱応力を効果的に抑制することが可能になる。
これによって、高速化、高集積化によって強度が低下している半導体素子を搭載するような場合にも好適に搭載できる配線基板として提供することができる。また、熱応力の作用が大きくあらわれるために従来は搭載することができなかったような大型の半導体素子であっても、本発明に係る配線基板によれば十分に搭載することが可能になる。
【００２６】
【発明の効果】
本発明に係る配線基板によれば、半導体素子と基板との熱膨張係数が大きく相違しているような場合であっても、半導体素子と基板との間に生じる熱応力を効果的に緩和することができ、低強度の半導体素子であっても好適に搭載することが可能となり、信頼性の高い半導体装置として提供することが可能となる。また、従来の配線基板では搭載できなかったような大型の半導体素子であっても搭載可能となることから、種々用途の半導体素子が搭載できる配線基板として提供することができる。
また、本発明に係る配線基板の製造方法によれば、ビア導体が柱状に連結されたインターポーザを容易に形成することができ、ビア導体の積み上げ数を適宜調節して製品に合わせた緩衝作用を有する配線基板を製造することができる等の著効を奏する。
【図面の簡単な説明】
【図１】配線基板に用いるインターポーザの製造方法を示す説明図である。
【図２】配線基板に用いるインターポーザの製造方法を示す説明図である。
【図３】本発明に係る配線基板の製造方法と配線基板に半導体素子を搭載した状態を示す説明図である。
【図４】インターポーザの他の製造方法を示す説明図である。
【図５】インターポーザの他の製造方法を示す説明図である。
【符号の説明】
１０  銅箔
１０ａ  接続パッド
１０ａ、１７  接続パッド
１２、１２ａ、１２ｂ、１２ｃ、１２ｄ  絶縁層
１４  ビア穴
１６  ビア導体
１８  積層体
１９  接続用フィルム
２０、２２、２７、２８  レジストフィルム
２２ａ、２８ａ  レジストパターン
２４  はんだバンプ
２６、４６  アンダーフィル樹脂
３０  インターポーザ
４０  基板
４２  接続電極
４４  はんだバンプ
５０  半導体素子
５２  電極
【図１】
2005011883.tif 000003
【図２】
2005011883.tif 000004
【図３】
2005011883.tif 000005
【図４】
2005011883.tif 000006
【図５】
2005011883.tif 000007