(57)【要約】【課題】ヒューズの隣爆防止用の保護膜の消失を防止し、半導体装置の特性や歩留まりを向上させる。【解決手段】ヒューズＦ上の絶縁膜をエッチングすることにより、ヒューズＦ上の絶縁膜の厚さを低減した際に、酸化シリコン膜５から露出した隣爆防止膜（例えばＴｉ／ＴｉＮ／Ｗ膜）７の表面上に酸化シリコン膜１５を堆積し、ポリイミド膜１７、バリアシード層（例えばＴｉＮ／Ｔｉ膜）１９ａおよびシード層（例えばＣｕ膜）１９ｂを形成した後、配線溝を有するレジスト膜を形成し、配線溝の内部に電解メッキ法でＣｕ膜１９ｃおよびＮｉ膜１９ｄを形成する。その結果、この後Ｎｉ膜１９ｄ等をマスクにシード層１９ｂおよびバリアシード層１９ａをエッチングし、再配線を形成する際、隣爆防止膜７の表面が酸化シリコン膜１５で覆われているため、隣爆防止膜７が浸食されない。【選択図】    図１５
2005011833.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）第１導電性膜よりなる２以上のヒューズと、
（ｂ）前記ヒューズ間に形成された保護膜と、
を有する半導体装置であって、
（ｃ）前記２以上のヒューズ上には第１絶縁膜が形成され、
（ｄ）前記保護膜は、前記第１絶縁膜中に埋め込まれ、その上部は前記第１絶縁膜表面から突出した突出部を有し、
（ｅ）前記突出部は、第２絶縁膜で覆われていることを特徴とする半導体装置。
【請求項２】
前記半導体装置は、前記導電性膜よりなる配線と前記配線上に形成された接続部を有し、
前記ヒューズは、前記配線と同じ層に位置し、
前記保護膜は、前記接続部と同じ層に位置し、
前記配線上の前記第１絶縁膜は、前記ヒューズ上の前記第１絶縁膜より厚いことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体装置は、前記配線の上方に再配線を有し、
前記再配線は、バリア膜とメッキ膜とを有することを特徴とする請求項２記載の半導体装置。
【請求項４】
前記保護膜および前記接続部は、高融点金属を有することを特徴とする請求項２記載の半導体装置。
【請求項５】
（ａ）半導体基板の上方に第１導電性膜を形成し、パターニングすることにより第１配線と２以上のヒューズを形成する工程と、
（ｂ）前記第１配線および前記ヒューズ上に第１絶縁膜を堆積する工程と、
（ｃ）前記第１絶縁膜を選択的に除去し、導電性膜を埋め込むことにより、前記第１配線上に接続部を形成し、前記ヒューズ間に保護膜を形成する工程と、
（ｄ）前記ヒューズ上の前記第１絶縁膜を前記保護膜の表面が露出するまで後退させる工程と、
（ｅ）前記（ｄ）工程の後、前記保護膜の表面を覆う第２絶縁膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、ヒューズを有する半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）や電気的書き込みおよび消去が可能な不揮発性メモリ（ＥＥＰＲＯＭ：Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）等のメモリＬＳＩは、製造工程で生じた欠陥を救済するための冗長機能を備えることによって、製造歩留まりの向上を図っている。
【０００３】
これは、半導体装置（半導体集積回路装置）内にあらかじめ冗長救済用のメモリセル列やメモリセル行を用意しておき、メモリアレイ内に欠陥メモリセル列（行）が生じた場合には、かかる欠陥メモリセル列（行）に入るアドレス信号を、冗長救済用のメモリセル列（行）に入力することによって所望のメモリ動作を行わせるという不良救済機能である。
【０００４】
前記欠陥メモリセル列（行）と冗長救済用のメモリセル列（行）との切り換えは、アドレス切り換え回路に接続されたヒューズを切断することによって行なわれる。このヒューズの切断には、レーザ溶断方式などが採用されている。
【０００５】
例えば、特許文献１には、レーザービームでヒューズ素子を切断する際に隣接ヒューズ素子上の絶縁膜を破壊せず隣接ヒューズ素子上の絶縁膜を平坦に保つようにした半導体装置が開示されている。
【０００６】
【特許文献１】
特開平８−１７２１３４号公報（図２）
【０００７】
【発明が解決しようとする課題】
本発明者らは、半導体装置の研究・開発に従事しており、例えばＳＲＡＭの冗長救済のためにヒューズを用いている。このヒューズは前述したように、レーザ溶断方式により切断されるが、この際、隣のヒューズにレーザエネルギーが影響しないようヒューズ間に隣爆防止用の保護膜を形成している（図３および図４参照）。
【０００８】
しかしながら、隣爆防止用の保護膜が消失するという不具合が生じた。この原因について本発明者らが検討した結果、いわゆるＷＰＰ（ウエハプロセスパッケージ）工程で上記保護膜が消失することが判明した。
【０００９】
このＷＰＰとは、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）チップの表面のボンディングパッド部と実装基板の外部端子とを金線などで電気的に接続するのではなく、ボンディングパッドと電気的に接続されるバンプ電極を半導体装置の表面にエリア配置し、このバンプ電極を実装基板の外部端子と接続するものである。
【００１０】
この場合、ボンディングパッドを所定の位置のバンプ電極と接続するために再配線が用いられる。この再配線の形成時に隣爆防止用の保護膜が消失することが判明した。なお、この消失工程については図１９および図２０を参照しながら追って詳細に説明する。
【００１１】
本発明の目的は、ヒューズの隣爆防止用の保護膜の消失を防止することにある。
【００１２】
本発明の他の目的は、半導体位置の特性を向上させ、また、半導体装置の歩留まりを向上させることにある。
【００１３】
本発明の前記目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１４】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
（１）本発明の半導体装置は、（ａ）第１導電性膜よりなる２以上のヒューズと、（ｂ）前記ヒューズ間に形成された保護膜と、を有する半導体装置であって、（ｃ）前記２以上のヒューズ上には第１絶縁膜が形成され、（ｄ）前記保護膜は、前記第１絶縁膜中に埋め込まれ、その上部は前記第１絶縁膜表面から突出した突出部を有し、（ｅ）前記突出部は、第２絶縁膜で覆われているものである。
【００１６】
（２）本発明の半導体装置の製造方法は、（ａ）半導体基板の上方に第１導電性膜を形成し、パターニングすることにより第１配線と２以上のヒューズを形成する工程と、（ｂ）前記第１配線および前記ヒューズ上に第１絶縁膜を堆積する工程と、（ｃ）前記第１絶縁膜を選択的に除去し、導電性膜を埋め込むことにより、前記第１配線上に接続部を形成し、前記ヒューズ間に保護膜を形成する工程と、（ｄ）前記ヒューズ上の前記第１絶縁膜を前記保護膜の表面が露出するまで後退させる工程と、（ｅ）前記（ｄ）工程の後、前記保護膜の表面を覆う第２絶縁膜を形成する工程と、を有するものである。
【００１７】
（３）また、本発明の半導体装置の製造方法は、（ａ）半導体基板の上方に第１導電性膜を形成し、パターニングすることにより第１配線と２以上のヒューズを形成する工程と、（ｂ）前記第１配線および前記ヒューズ上に第１絶縁膜を堆積する工程と、（ｃ）前記第１絶縁膜を選択的に除去し、導電性膜を埋め込むことにより、前記第１配線上に接続部を形成し、前記ヒューズ間に保護膜を形成する工程と、（ｄ）前記第１絶縁膜の上部に第２配線を形成する工程と、（ｅ）前記第２配線上に第２絶縁膜を形成する工程と、（ｆ）前記ヒューズ上の前記第１および第２絶縁膜を前記保護膜の表面が露出するまで後退させる工程と、（ｇ）前記（ｆ）工程の後、前記保護膜の表面を覆う第３絶縁膜を形成する工程と、（ｈ）前記第２配線上の第２絶縁膜を選択的に除去することによりパッド部を露出させる工程と、（ｉ）前記パッド部を含む前記第２絶縁膜の上部に第２導電性膜を形成する工程と、（ｊ）前記第２導電性膜上に配線溝を有する第４絶縁膜を形成する工程と、（ｋ）前記配線溝内にメッキ法により金属膜を形成する工程と、（ｌ）前記第４絶縁膜を除去した後、前記金属膜をマスクに前記第２導電性膜を除去する工程と、を有するものである。
【００１８】
（４）また、前記（ｇ）工程を、前記（ｈ）工程の後に行ってもよい。
【００１９】
（５）また、本発明の半導体装置の製造方法は、（ａ）半導体基板の上方に第１導電性膜を形成し、パターニングすることにより第１配線と２以上のヒューズを形成する工程と、（ｂ）前記第１配線および前記ヒューズ上に第１絶縁膜を堆積する工程と、（ｃ）前記第１絶縁膜を選択的に除去し、導電性膜を埋め込むことにより、前記第１配線上に接続部を形成し、前記ヒューズ間に保護膜を形成する工程と、（ｄ）前記第１絶縁膜の上部に第２配線を形成する工程と、（ｅ）前記第２配線上に第２絶縁膜を形成する工程と、（ｆ）前記第２配線上の第２絶縁膜を選択的に除去することによりパッド部を露出させる工程と、（ｇ）前記パッド部を含む前記第２絶縁膜の上部に第２導電性膜を形成する工程と、（ｈ）前記第２導電性膜上に配線溝を有する第４絶縁膜を形成する工程と、（ｉ）前記配線溝内にメッキ法により金属膜を形成する工程と、（ｊ）前記第４絶縁膜を除去した後、前記金属膜をマスクに前記第２導電性膜を除去する工程と、（ｋ）前記（ｊ）工程の後、前記ヒューズ上の前記第１および第２絶縁膜を前記保護膜の表面が露出するまで後退させる工程と、を有するものである。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２１】
（実施の形態１）
以下、本実施の形態の半導体装置をその製造方法に従って説明する。図１、図２および図５〜図１８は、本実施の形態の半導体装置の製造方法を示す基板の要部断面図である。図３および図４は、本実施の形態の半導体装置のヒューズ形成領域の要部平面図およびその断面図である。
【００２２】
まず、半導体基板１上に、半導体素子を形成する。半導体素子は、種々の構成のものがあり、ここではその詳細な説明を省略するが、例えば、６つのＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）よりなるＳＲＡＭメモリセルやＭＩＳＦＥＴよりなる種々の論理回路等が形成される。
【００２３】
このような半導体素子は、図１に示す半導体基板１の主表面に形成される。さらに、半導体素子と電気的に接続されるビア（接続部、プラグ）や第１層配線が形成される。また、第１層配線上には絶縁膜が形成され、その絶縁膜中には、第２層配線Ｍ２との接続を図るビアが形成される。即ち、これらの素子、ビアおよび第１層配線等は、図１中の絶縁膜３中に形成されるが、その図示は省略してある。
【００２４】
次いで、絶縁膜３上に、例えばＴｉ（チタン）膜、ＴｉＮ（窒化チタン）膜を順次積層し、バリア膜を形成する。次いで、Ａｌ（アルミニウム）膜を堆積し、さらに、その上部にＴｉ膜／ＴｉＮ膜よりなるバリア膜を堆積する。次いで、これらの積層膜をパターニングすることにより第２層配線Ｍ２およびヒューズＦを形成する。従って、第２層配線Ｍ２とヒューズＦは同層に形成される。また、第２層配線Ｍ２およびヒューズＦは導電性膜よりなり、金属膜が用いられることが多い。
【００２５】
なお、図１中には、１つのヒューズＦの断面しか記載していないが、図３に示すように、ライン状のヒューズＦが一定の間隔毎に複数形成される。このヒューズＦ間に隣爆防止用の保護膜が形成される。また、図示はしないが、各ヒューズＦは、第１層配線や第３、第４層配線等を介して冗長救済回路に接続され、例えば、特定のヒューズを切断することにより、欠陥メモリセルを選択するアドレス信号を冗長救済用のメモリセルに対応するアドレス信号に変える。
【００２６】
次いで、図２に示すように、第２層配線Ｍ２等の上部に、絶縁膜として例えば酸化シリコン膜５を堆積し、必要に応じてその表面をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により平坦化する。この酸化シリコン膜は、例えばテトラエトキシシラン（ＴＥＯＳ）を原料としたＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で形成することができ、例えばプラズマ雰囲気中で堆積したＰ−ＴＥＯＳ膜である。また、高密度のプラズマ雰囲気下で酸化シリコン膜を堆積したＨＤＰ膜としてもよい。
【００２７】
次いで、酸化シリコン膜５を選択的に除去することによって第２層配線Ｍ２上にコンタクトホールを形成し、また、ヒューズＦの両側に溝を形成する。次いで、コンタクトホールおよび溝内を含む酸化シリコン膜５上にＴｉ膜／ＴｉＮ膜よりなるバリア膜を堆積し、さらに、その上部に導電性膜としてＷ（タングステン）膜を堆積する。次いで、酸化シリコン膜５が露出するまでＷ膜等をＣＭＰ法で除去することによりビアＭＶＩＡ２および隣爆防止膜（保護膜）７を形成する。従って、ビアＭＶＩＡ２と隣爆防止膜７は同層に形成される。
【００２８】
このように、隣爆防止膜７を固い金属膜（より好ましくは高融点金属膜）で構成することによりヒューズの隣爆を効果的に防止することができる。また、隣爆防止膜７を金属膜よりなるビアＭＶＩＡ２と同じ工程で形成することにより工程の簡略化を図ることができる。
【００２９】
また、この隣爆防止膜は、図３に示すように、ライン状のヒューズＦの間にライン状に形成される。図３は、隣爆防止膜７の形成後のヒューズ形成領域の要部平面図である。また、図４は、図３のＡ−Ａ断面図である。
【００３０】
次いで、図５に示すように、ビアＭＶＩＡ２上を含む酸化シリコン膜５上に第３層配線Ｍ３を形成する。この第３層配線Ｍ３は、第２層配線Ｍ２と同様に形成することができる。次いで、第３層配線Ｍ３上に酸化シリコン膜９を形成し、さらに、この膜中にビアＭＶＩＡ３を形成する。この酸化シリコン膜９およびビアＭＶＩＡ３は、酸化シリコン膜５およびビアＭＶＩＡ２と同様に形成することができる。
【００３１】
次いで、ビアＭＶＩＡ３上を含む酸化シリコン膜９上に第４層配線Ｍ４を形成する。次いで、第４層配線Ｍ４上に絶縁膜として酸化シリコン膜１１を堆積する。この酸化シリコン膜１１を例えばＨＤＰ膜とすると、図５に示すように、第４層配線Ｍ４上には、三角形状もしくは台形状に膜が残存する。次いで、酸化シリコン膜１１上に絶縁膜として窒化シリコン膜１３を堆積する。
【００３２】
次いで、図６に示すように、ヒューズ形成領域以外の領域にフォトレジスト膜（以下単に「レジスト膜」という）Ｒ１を形成する。次いで、レジスト膜Ｒ１をマスクに、ヒューズＦ上の絶縁膜（窒化シリコン膜１３、酸化シリコン膜１１、９および５）をエッチングすることにより、図７に示すように、ヒューズＦ上の絶縁膜の厚さを低減する。ここでは、第２層配線Ｍ２と第３層配線Ｍ３との間の酸化シリコン膜５の膜厚（ビアＭＶＩＡ２の高さ）が８００〜９００ｎｍであるのに対し、ヒューズＦ上の酸化シリコン膜５の厚さをそれ以下とする。その結果、隣爆防止膜７の表面が酸化シリコン膜５から露出し、また、その表面が酸化シリコン膜５から突出する。
【００３３】
次いで、図８に示すように、窒化シリコン膜１３およびヒューズＦ上の酸化シリコン膜５上に絶縁膜として酸化シリコン膜１５を堆積する。その結果、酸化シリコン膜５から突出した隣爆防止膜７の表面および側面が酸化シリコン膜１５で覆われる。また、酸化シリコン膜１５の膜厚は、ヒューズＦ上に残存する絶縁膜の総和（ここでは、酸化シリコン膜５の残膜の厚さと酸化シリコン膜１５の膜厚との和）が一定の膜厚（例えば２００〜３００ｎｍ程度）となるよう調整する。この膜厚は、ヒューズＦの幅や間隔等を考慮し、所望のレーザエネルギーで溶断できる程度である。従って、本実施の形態によれば、酸化シリコン膜１５の堆積膜厚を調整することで、ヒューズＦ上の絶縁膜を所定の厚さに調整することが可能である。例えば、酸化シリコン膜５がオーバーエッチングされた場合には、酸化シリコン膜１５を厚く堆積することによりヒューズＦ上の絶縁膜を所定の厚さにすることができる。
【００３４】
次いで、図９に示すように、酸化シリコン膜１５上にレジスト膜Ｒ２を形成し、第４層配線Ｍ４の第１パッドＰ１上に開口部ＯＡ１を形成する。次いで、図１０に示すように、レジスト膜Ｒ２をマスクに酸化シリコン膜１５、窒化シリコン膜１３および酸化シリコン膜１１をエッチングすることにより第１パッドＰ１を露出させる。この第１パッドＰ１は、第４層配線Ｍ４の表面の一部である。
【００３５】
次いで、図１１に示すように、酸化シリコン膜１５等の上部に絶縁膜としてポリイミド膜１７を堆積し、少なくとも第１パッドＰ１が露出するよう加工する。また、この際、ヒューズ形成領域上のポリイミド膜１７も除去する。
【００３６】
次いで、図１２に示すように、半導体基板１の全面に、バリアシード層１９ａとして例えばＴｉＮ膜／Ｔｉ膜をスパッタ法等で堆積し、さらに、その上部にシード層１９ｂとして薄いＣｕ（銅）膜をスパッタ法等で堆積する。
【００３７】
次いで、図１３に示すように、シード層１９ｂ上にレジスト膜Ｒ３を堆積し、第１パッドＰ１を含む領域を開口することにより配線溝を形成する。
【００３８】
次いで、図１４に示すように、配線溝の内部に電解メッキ法でＣｕ膜１９ｃを形成する。Ｃｕ膜１９ｃを形成するには、半導体基板１をＣｕ用のメッキ液に浸漬してシード層１９ｂをマイナス（−）電極に固定し、レジスト膜Ｒ３で覆われていない配線溝の底部のシード層１９ｂの表面にＣｕ膜１９ｃを析出させる。
【００３９】
さらに、この後、配線溝の内部のＣｕ膜１９ｃ上にＮｉ（ニッケル）膜１９ｄを電界メッキ法で形成する。Ｎｉ膜１９ｄを形成するには、半導体基板１をＮｉ用のメッキ液に浸漬してシード層１９ｂをマイナス（−）電極に固定し、レジスト膜Ｒ３で覆われていない配線溝の底部のＣｕ膜１９ｃの表面にＮｉ膜１９ｄを析出させる。
【００４０】
次いで、図１５に示すように、レジスト膜Ｒ３を除去した後、図１６に示すように、Ｃｕ膜１９ｃおよびＮｉ膜１９ｄをマスクにしたウェットエッチングで不要となったシード層１９ｂを除去し、さらに、バリアシード層１９ａを除去する（図１７）。その結果、バリアシード層１９ａ、シード層１９ｂ、Ｃｕ膜１９ｃおよびＮｉ膜１９ｄよりなる再配線１９が形成される。エッチング液としては、例えば酸・塩基・酸化剤混合水溶液を用いる。なお、このエッチングに際しては、Ｎｉ膜１９ｄの若干の後退を伴う。
【００４１】
ここで、バリアシード層１９ａは、導電性を有し、金属膜、中でも高融点金属膜（その化合物も含む）が用いられることが多い。また、シード層１９ｂは、上層にメッキ成長させる膜と同じ膜が用いられることが多い。
【００４２】
このように、バリアシード層１９ａおよびシード層１９ｂは、金属もしくは金属化合物で構成されているため、ビアＭＶＩＡ２と同じ材料で構成される隣爆防止膜７とのエッチング選択比が取り難い。特に、バリアシード層１９ａとビアＭＶＩＡ２のバリア膜を同じＴｉＮ膜／Ｔｉ膜で構成した場合には、隣爆防止膜７がエッチングされやすい。しかしながら、本実施の形態によれば、隣爆防止膜７の表面が、絶縁膜１５で覆われているため、上記エッチング工程によって隣爆防止膜７が浸食されることがない。
【００４３】
これに対して、絶縁膜１５の形成工程を省略した場合、図１９に示す構成となり、シード層１９ｂおよびバリアシード層１９ａのエッチングの際、隣爆防止膜７が浸食され、また、消失してしまう（図２０）。図１９および図２０は、本実施の形態の効果を説明するための半導体装置の製造工程を示す基板の要部断面図である。
【００４４】
図２０に示すように、隣爆防止膜７が消失すると、ヒューズＦをレーザにより溶断する際、その隣のヒューズＦにまで影響を及ぼし、冗長救済ができない、また、半導体装置の歩留まりが低下する。
【００４５】
逆に、本実施の形態によれば、隣爆防止膜７の浸食や消失を防止し、半導体装置の特性を向上させることができる。また、半導体装置の歩留まりを向上させることができる。
【００４６】
次いで、図１８に示すように、再配線１９等の上部にポリイミド膜２１を形成し、再配線１９の第２パッドＰ２上に開口部ＯＡ２を形成する。この際、ヒューズ形成領域上のポリイミド膜２１も除去する。
【００４７】
次いで、再配線１９の第２パッドＰ２上に例えばＳｎ（錫）とＰｂ（鉛）の合金半田で構成されたバンプ電極２３を形成する。バンプ電極２３は、例えば印刷法もしくはボール転写法で形成する。なお、図１８においては、便宜上第１パッドＰ１上に第２パッドＰ２を記載してあるが、これらのパッドが異なる位置に配置されてもよい。
【００４８】
次いで、ウエハ状態の半導体基板１の各チップ領域が所望の動作を行うかどうかの試験（検査）を行う。例えば、メモリセルに欠陥が見つかれば、当該メモリセルを有するメモリセル列（行）を冗長救済用のメモリセル列（行）に置き換えるよう、特定のヒューズＦを切断する。
【００４９】
この際、本実施の形態によれば、隣爆防止膜７の浸食や消失がないため、ヒューズＦの切断を制御性良く行うことができる。
【００５０】
その後、図示はしないがウエハ状態の半導体基板１をスクライブ領域に沿って、ダイシングし、複数個のチップに分割する。次いで、例えば、個々のチップを実装基板上にフェイスダウンボンディングし、バンプ電極２３を加熱リフローした後、チップと実装基板との隙間にアンダフィル樹脂を充填することにより半導体装置が完成する。なお、これらの図示は省略する。
【００５１】
（実施の形態２）
実施の形態１においては、酸化シリコン膜１５を堆積した後、開口部ＯＡ１を形成し、第１パッドＰ１を露出させたが、開口部ＯＡ１を形成した後、酸化シリコン膜１５を形成してもよい。なお、窒化シリコン膜１３の形成工程までは、図１〜図５を参照しながら説明した実施の形態１の場合と同様であるためその説明を省略する。また、以降の工程についても実施の形態１と同様の工程（処理）については、その詳細な説明を省略する。
【００５２】
以下、図２１〜図２４を参照しながら本実施の形態の半導体装置の製造方法について説明する。図２１〜図２４は、本実施の形態の半導体装置の製造工程を説明するための基板の要部断面図である。
【００５３】
図２１に示すように、第４層配線Ｍ４上の窒化シリコン膜１３および酸化シリコン膜１１を選択的に除去し、第１パッドＰ１を露出させる。この際、ヒューズＦ上の絶縁膜（窒化シリコン膜１３、酸化シリコン膜１１、９および５）をエッチングすることにより、ヒューズＦ上の絶縁膜の厚さを低減する。その結果、実施の形態１と同様に、隣爆防止膜７の表面が酸化シリコン膜５から突出する。
【００５４】
次いで、図２２に示すように、第１パッドＰ１上を含む窒化シリコン膜１３上およびヒューズＦ上の酸化シリコン膜５上に絶縁膜として酸化シリコン膜１５を堆積する。その結果、酸化シリコン膜５から突出した隣爆防止膜７の表面および側面が酸化シリコン膜１５で覆われる。また、酸化シリコン膜１５の膜厚は、実施の形態１と同様に、酸化シリコン膜５の残膜の厚さと酸化シリコン膜１５の膜厚との和が例えば２００〜３００ｎｍ程度となるよう調整する。
【００５５】
次いで、図２３に示すように、第１パッドＰ１以外の領域にレジスト膜Ｒ４を形成し、この膜をマスクに酸化シリコン膜１５をエッチングすることにより第１パッドＰ１上の酸化シリコン膜１５を除去する。
【００５６】
次いで、図２４に示すように、レジスト膜Ｒ４を除去し、その後は実施の形態１において図１１〜図１８を参照しながら説明したように、ポリイミド膜１７、再配線１９、ポリイミド膜２１およびバンプ電極２３を順次形成する。この後、実施の形態１と同様の検査の後、ヒューズＦを適宜切断することにより冗長救済し、その後、実装する。
【００５７】
本実施の形態においても、実施の形態１の場合と同様に、再配線１９を構成するシード層１９ｂおよびバリアシード層１９ａのエッチングの際、隣爆防止膜７の表面が、絶縁膜１５で覆われているため、このエッチング工程によって隣爆防止膜７が浸食されることがない。
【００５８】
従って、実施の形態１と同様に、隣爆防止膜７の浸食や消失を防止し、半導体装置の特性を向上させることができる。また、半導体装置の歩留まりを向上させることができる。
【００５９】
但し、本実施の形態においては、酸化シリコン膜１５のエッチング工程が増加する。また、第１パッドＰ１に対し２回のマスク合わせを行う必要があり、マスクずれが大きくなる恐れがある。従って、実施の形態１の方が工程が簡略であり、また、微細加工に適する。
【００６０】
（実施の形態３）
実施の形態１および２においては、酸化シリコン膜１５により酸化シリコン膜５から突出した隣爆防止膜７の表面および側面を保護し、再配線１９を構成するシード層１９ｂおよびバリアシード層１９ａのエッチングの際の隣爆防止膜７の浸食や消失を防止したが、本実施の形態においては、ヒューズＦ上の絶縁膜のエッチングのタイミングを工夫することにより、隣爆防止膜７の浸食や消失を防止する。なお、窒化シリコン膜１３の形成工程までは、図１〜図５を参照しながら説明した実施の形態１の場合と同様であるためその説明を省略する。また、以降の工程についても実施の形態１と同様の工程（処理）については、その詳細な説明を省略する。
【００６１】
以下、図２５〜図２９を参照しながら本実施の形態の半導体装置の製造方法について説明する。図２５〜図２９は、本実施の形態の半導体装置の製造工程を説明するための基板の要部断面図である。
【００６２】
図２５に示すように、第４層配線Ｍ４上の窒化シリコン膜１３および酸化シリコン膜１１を選択的に除去し、第１パッドＰ１を露出させる。この際、ヒューズＦ上の絶縁膜（窒化シリコン膜１３、酸化シリコン膜１１および９）をエッチングすることにより、ヒューズＦ上の絶縁膜の厚さを低減するが、隣爆防止膜７の表面が露出しない程度のエッチング量とする。従って、隣爆防止膜７の上部には、酸化シリコン膜９が残存している。
【００６３】
次いで、図２６に示すように、ポリイミド膜１７を形成した後、図２７に示すように、バリアシード層（例えばＴｉＮ膜／Ｔｉ膜）１９ａおよびシード層（例えばＣｕ膜）１９ｂを形成する。ポリイミド膜１７、バリアシード層１９ａおよびシード層１９ｂは、それぞれ実施の形態１と同様に形成する。
【００６４】
次いで、図２７に示すように、実施の形態１と同様にレジスト膜Ｒ３を形成した後、配線溝の内部に電解メッキ法でＣｕ膜１９ｃおよびＮｉ膜１９ｄを形成する。
【００６５】
次いで、図２８に示すように、レジスト膜Ｒ３を除去した後、Ｃｕ膜１９ｃおよびＮｉ膜１９ｄをマスクにしたウェットエッチングで不要となったシード層１９ｂおよびバリアシード層１９ａを除去し、再配線１９を形成する。
【００６６】
本実施の形態においても、再配線１９を構成するシード層１９ｂおよびバリアシード層１９ａのエッチングの際、隣爆防止膜７の表面が、絶縁膜９で覆われているため、このエッチング工程によって隣爆防止膜７が浸食されることがない。従って、実施の形態１と同様に、半導体装置の特性を向上させることができる。また、半導体装置の歩留まりを向上させることができる。
【００６７】
次いで、図２９に示すように、ヒューズ形成領域以外の領域をレジスト膜Ｒ５で覆い、この膜をマスクにヒューズＦ上の絶縁膜（この場合酸化シリコン膜９および５）をエッチングし、ヒューズＦ上に残存する膜厚を２００〜３００ｎｍ程度とする。
【００６８】
この後、レジスト膜Ｒ５を除去し、実施の形態１と同様にポリイミド膜２１およびバンプ電極２３を形成する。また、実施の形態１と同様の検査の後、ヒューズＦを適宜切断することにより冗長救済し、その後、実装する。
【００６９】
このように、ヒューズＦ上の絶縁膜のエッチング工程を、シード層１９ｂおよびバリアシード層１９ａのエッチング工程の後に行うことにより隣爆防止膜７の浸食を防止することができる。
【００７０】
但し、本実施の形態においては、ポリイミド膜１７や再配線１９が形成された後に、これらの領域を覆うレジスト膜Ｒ５を形成するため、レジスト膜Ｒ５の膜厚が大きくなる。また、レジスト膜Ｒ５の表面とヒューズ形成領域（酸化シリコン膜９）との標高差が大きくなる。
【００７１】
レジスト膜は、一般的に回転塗布により形成され、厚く形成することが困難である。また、材料等を工夫することにより厚膜化が可能であるとしても、段差の大きい肩部（例えば図２９のａ部）においては、レジスト膜が流れてしまい再配線１９上を被覆性良く覆うことが困難である。
【００７２】
従って、一般的なレジスト材料やその形成方法を用いる場合には、実施の形態１や２に示す方法を用いた方が好ましい。
【００７３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７４】
特に、本実施の形態１等においては、隣爆防止膜をＴｉ／ＴｉＮ膜のバリア膜とＷ膜との積層膜で構成し、また、再配線バリアシード層をＴｉＮ／Ｔｉ膜、シード層をＣｕ膜で構成したが、これらの膜に限定されるものではなく、隣爆防止膜および再配線に金属膜、特に、高融点金属膜を用いる場合に広く適用できる。
【００７５】
また、本実施の形態１等においては、ＳＲＡＭを例に説明したが、この他、ＤＲＡＭや不揮発性メモリ等、メモリセルの冗長救済を行う半導体集積回路装置に広く適用可能である。なお、ヒューズは、メモリセルの冗長救済用のものに限られない。例えば、ヒューズは、昇圧回路の出力電位を調整するためのヒューズ等、種々の回路に用いられる。このような冗長救済以外の用途に用いられるヒューズを有する半導体装置にも広く適用可能である。
【００７６】
また、実施の形態１等においては、ヒューズＦを第２層配線Ｍ２と同じ層で構成したが、他の配線層やＭＩＳＦＥＴを構成するゲート電極等と同じ層で構成しても良い。
【００７７】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００７８】
ヒューズ間に形成され、第１絶縁膜中に埋め込まれ、その上部が第１絶縁膜表面から突出した突出部を有する保護膜の突出部を、第２絶縁膜で覆ったので、保護膜の浸食や消失を防止し、半導体装置の特性を向上させることができる。また、半導体装置の歩留まりを向上させることができる。
【００７９】
また、保護膜が浸食し得る工程の後に、ヒューズ間に形成された保護膜が埋め込まれた第１絶縁膜を後退させ保護膜の表面を露出させたので、半導体装置の特性を向上させることができる。また、半導体装置の歩留まりを向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体装置の製造方法を示す基板の要部断面図である。
【図２】本発明の実施の形態１の半導体装置の製造方法を示す基板の要部断面図である。
【図３】本発明の実施の形態１である半導体装置の製造工程におけるヒューズ形成領域の要部平面図である。
【図４】本発明の実施の形態１である半導体装置の製造工程におけるヒューズ形成領域の要部断面図であり、図３のＡ−Ａ断面図である。
【図５】本発明の実施の形態１の半導体装置の製造方法を示す基板の要部断面図である。
【図６】本発明の実施の形態１の半導体装置の製造方法を示す基板の要部断面図である。
【図７】本発明の実施の形態１の半導体装置の製造方法を示す基板の要部断面図である。
【図８】本発明の実施の形態１の半導体装置の製造方法を示す基板の要部断面図である。
【図９】本発明の実施の形態１の半導体装置の製造方法を示す基板の要部断面図である。
【図１０】本発明の実施の形態１の半導体装置の製造方法を示す基板の要部断面図である。
【図１１】本発明の実施の形態１の半導体装置の製造方法を示す基板の要部断面図である。
【図１２】本発明の実施の形態１の半導体装置の製造方法を示す基板の要部断面図である。
【図１３】本発明の実施の形態１の半導体装置の製造方法を示す基板の要部断面図である。
【図１４】本発明の実施の形態１の半導体装置の製造方法を示す基板の要部断面図である。
【図１５】本発明の実施の形態１の半導体装置の製造方法を示す基板の要部断面図である。
【図１６】本発明の実施の形態１の半導体装置の製造方法を示す基板の要部断面図である。
【図１７】本発明の実施の形態１の半導体装置の製造方法を示す基板の要部断面図である。
【図１８】本発明の実施の形態１の半導体装置の製造方法を示す基板の要部断面図である。
【図１９】本発明の実施の形態１の効果を説明するための半導体装置の製造工程を示す基板の要部断面図である。
【図２０】本発明の実施の形態１の効果を説明するための半導体装置の製造工程を示す基板の要部断面図である。
【図２１】本発明の実施の形態２の半導体装置の製造工程を説明するための基板の要部断面図である。
【図２２】本発明の実施の形態２の半導体装置の製造工程を説明するための基板の要部断面図である。
【図２３】本発明の実施の形態２の半導体装置の製造工程を説明するための基板の要部断面図である。
【図２４】本発明の実施の形態２の半導体装置の製造工程を説明するための基板の要部断面図である。
【図２５】本発明の実施の形態３の半導体装置の製造工程を説明するための基板の要部断面図である。
【図２６】本発明の実施の形態３の半導体装置の製造工程を説明するための基板の要部断面図である。
【図２７】本発明の実施の形態３の半導体装置の製造工程を説明するための基板の要部断面図である。
【図２８】本発明の実施の形態３の半導体装置の製造工程を説明するための基板の要部断面図である。
【図２９】本発明の実施の形態３の半導体装置の製造工程を説明するための基板の要部断面図である。
【符号の説明】
１    半導体基板（基板）
３    絶縁膜
５    酸化シリコン膜
７    隣爆防止膜
９    酸化シリコン膜（絶縁膜）
１１    酸化シリコン膜
１３    窒化シリコン膜
１５    酸化シリコン膜（絶縁膜）
１７    ポリイミド膜
１９    再配線
１９ａ    バリアシード層
１９ｂ    シード層
１９ｃ    Ｃｕ膜
１９ｄ    Ｎｉ膜
２１    ポリイミド膜
２３    バンプ電極
Ｆ    ヒューズ
Ｍ２    第２層配線
Ｍ３    第３層配線
Ｍ４    第４層配線
ＭＶＩＡ２    ビア
ＭＶＩＡ３    ビア
ＯＡ１    開口部
ＯＡ２    開口部
Ｐ１    第１パッド
Ｐ２    第２パッド
Ｒ１    レジスト膜
Ｒ２    レジスト膜
Ｒ３    レジスト膜
Ｒ４    レジスト膜
Ｒ５    レジスト膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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