(57)【要約】  本発明は、液晶ディスプレイという技術分野に関し、シフトレジスタの動作安定性を向上できるゲートラインドライブ方法、シフトレジスタ、ゲートラインドライバ及表示機器を開示した。上記ゲートラインドライブ方法は、１行のゲートラインに対応するシフトレジスタ内の薄膜トランジスタの閾値電圧シフトを低下させる工程と、薄膜トランジスタをオンするように上記シフトレジスタ内の薄膜トランジスタのゲート電極に電圧を印加して、この行のゲートラインをオン／オフするように駆動するため、この行のゲートラインに行走査信号を提供する工程と、を備える。上記シフトレジスタは、第１の薄膜トランジスタと、第２の薄膜トランジスタと、第３の薄膜トランジスタと、電気容量と、リセットモジュールと、フィードバック受信モジュールと、を備える。
2015502564.tif 000002
【特許請求の範囲】
【請求項１】
１行のゲートラインに対応するシフトレジスタ内の薄膜トランジスタの閾値電圧シフトを低下させる工程と、
薄膜トランジスタをオンするように前記シフトレジスタ内の薄膜トランジスタのゲート電極に電圧を印加して、この行のゲートラインをオンするように駆動するため、この行のゲートラインに行走査信号を提供する工程と、を備えることを特徴とするゲートラインドライブ方法。
【請求項２】
前記１行のゲートラインに対応するシフトレジスタ内の薄膜トランジスタの閾値電圧シフトを低下させる工程は、
前記薄膜トランジスタの閾値電圧シフトを低減するように、前記薄膜トランジスタのゲート絶縁層に累積される電子を前記薄膜トランジスタのソース電極まで移動させる工程、を備えることを特徴とする請求項１に記載のゲートラインドライブ方法。
【請求項３】
前記薄膜トランジスタのゲート絶縁層に累積される電子を薄膜トランジスタのソース電極まで移動させる工程は、
前記薄膜トランジスタのゲート絶縁層に累積される電子を前記薄膜トランジスタのソース電極まで移動させるように、前記薄膜トランジスタの、ソース電極に高レベルを印加し、ゲート電極に低レベルを印加する工程を備えることを特徴とする請求項２に記載のゲートラインドライブ方法。
【請求項４】
ゲート電極及びソース電極が一緒に接続され、かつ上段のトリガ信号端に接続され、ドレイン電極がプルアップノードとしての第１のノードに接続される第１の薄膜トランジスタと、
ゲート電極が前記第１のノードに接続され、ソース電極がクロック信号端に接続され、ドレイン電極が本段出力端に接続される第２の薄膜トランジスタと、
前記第１のノードと本段出力端との間に接続される電気容量と、
プルダウンノードとしての第２のノードと、クロック信号端と低レベル信号端との間に接続され、本段の出力が完了した後、前記第２の薄膜トランジスタのドレイン電極及びゲート電極に低レベルを印加するリセットモジュールと、
前記第１のノードと、低レベル信号端と本段出力端との間に接続され、かつ下段のフィードバック信号端に接続され、前記第１のノード及び本段出力端のレベルをプルダウンするように下段のフィードバック信号を受信するフィードバック受信モジュールと、を備えることを特徴とするシフトレジスタ。
【請求項５】
前記リセットモジュールは、
ゲート電極が前記第２のノードに接続され、ソース電極が第３のリセット薄膜トランジスタＴ３のドレイン電極に接続され、ドレイン電極が低レベル信号端に接続される第１のリセット薄膜トランジスタと、
ゲート電極が前記第２のノードに接続され、ソース電極が第４のリセット薄膜トランジスタのドレイン電極に接続され、ドレイン電極が低レベル信号端に接続される第２のリセット薄膜トランジスタと、
ゲート電極及びソース電極がクロック信号端に接続され、ドレイン電極が第１のリセット薄膜トランジスタのソース電極に接続される第３のリセット薄膜トランジスタと、
ゲート電極が第３のリセット薄膜トランジスタのドレイン電極に接続され、ソース電極がクロック信号端に接続され、ドレイン電極が第２のリセット薄膜トランジスタのソース電極に接続される第４のリセット薄膜トランジスタと、を備え、
前記シフトレジスタは、
ゲート電極が前記リセットモジュールにおける第２のリセット薄膜トランジスタのソース電極に接続され、ソース電極が前記第１のノードに接続され、ドレイン電極が低レベル信号端に接続される第９の薄膜トランジスタと、
ゲート電極が前記リセットモジュールにおける第２のリセット薄膜トランジスタのソース電極に接続され、ソース電極が本段出力端に接続され、ドレイン電極が低レベル信号端に接続される第１０の薄膜トランジスと、をさらに備えることを特徴とする請求項４に記載のシフトレジスタ。
【請求項６】
前記フィードバック受信モジュールは、
ゲート電極が下段のフィードバック信号端に接続され、ソース電極が本段出力端に接続され、ドレイン電極が低レベル信号端に接続される第４の薄膜トランジスタと、
ゲート電極が下段のフィードバック信号端に接続され、ソース電極が前記第１のノードに接続され、ドレイン電極が低レベル信号端に接続される第５の薄膜トランジスタと、をさらに備えることを特徴とする請求項４に記載のシフトレジスタ。
【請求項７】
ゲート電極が第２のクロック信号端に接続され、ソース電極が前記第２のノードに接続され、ドレイン電極が低レベル信号端に接続され、前記第２のクロック信号端でのクロック信号が前記クロック信号でのクロック信号とが全く逆相である第６の薄膜トランジスタを、さらに備えることを特徴とする請求項４に記載のシフトレジスタ。
【請求項８】
ゲート電極が第２のクロック信号端に接続され、ソース電極が上段のトリガ信号端に接続され、ドレイン電極が前記第１のノードに接続され、前記第２のクロック信号端でのクロック信号が前記クロック信号でのクロック信号とが全く逆相である第７の薄膜トランジスタを、さらに備えることを特徴とする請求項４に記載のシフトレジスタ。
【請求項９】
ゲート電極がクロック信号端に接続され、ソース電極が前記第１のノードに接続され、ドレイン電極が前記第２のノードに接続される第８の薄膜トランジスタを、さらに備えることを特徴とする請求項４に記載のシフトレジスタ。
【請求項１０】
ゲート電極が前記第１のノードに接続され、ソース電極がクロック信号端に接続され、ドレイン電極が下段のトリガ信号端に接続される第３の薄膜トランジスタを、さらに備えることを特徴とする請求項４に記載のシフトレジスタ。
【請求項１１】
互いに直列される複数の請求項４〜１０のいずれか１項に記載のシフトレジスタを備えることを特徴とするゲートラインドライバ。
【請求項１２】
画素アレイ及び請求項１１に記載のゲートラインドライバを備えることを特徴とする表示機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶ディスプレイという技術分野に関し、特に、ゲートラインドライブ方法、シフトレジスタ、ゲートラインドライバ及び表示機器に関する。
【背景技術】
【０００２】
液晶ディスプレイの画素アレイは、交差した複数行のゲートライン及び複数列のデータラインを有する。そのうち、ゲートラインに対するドライブは、ドライブ集積回路を貼り付けることによって実現することができる。しかし、近年では、非晶質シリコン薄膜プロセスの発展によって、ゲートラインドライバ回路を薄膜トランジスタのアレイ基板に集積してシフトレジスタを構成することでゲートラインをドライブすることもできるようになった。
【０００３】
複数のシフトレジスタからなるゲートラインドライバは、画素アレイにおける複数行のゲートラインにスイッチング信号を提供して複数行のゲートラインを順にオンさせるように制御し、さらに、表示画像の各グレースケールが要求するグレースケール電圧を形成するように、データラインによって画素アレイにおける対応する行の画素電極に充電し、各フレームの画像を表示する。
【０００４】
各シフトレジスタでは、薄膜トランジスタをオン／オフすることによって、対応する行のゲートラインをオン／オフする必要がある。然し、実際に動作する時、薄膜トランジスタは、一定の時間を経過した後、閾値電圧シフト（ここは、順方向シフトであり、即ち、閾値電圧増加）が生じてしまい、正常にオンすることができなくなる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
薄膜トランジスタをオンする閾値電圧の増加は、そのソース電極及びゲート電極に印加される電圧に関わるのである。ソース電極及びゲート電極に印加される電圧が大きければ大きいほど、印加時間が長ければ長いほど、薄膜トランジスタをオンする閾値電圧の増加が大きくなる。よって、１つの薄膜トランジスタに電圧をずっと印加すれば、この薄膜トランジスタの閾値電圧シフトもずっと大きくなり、この薄膜トランジスタを正常にオンすることができなくなり、最終的に、シフトレジスタ回路が正常に動作することができなくなる。
【課題を解決するための手段】
【０００６】
本発明は、シフトレジスタの動作安定性を向上できるゲートラインドライブ方法、シフトレジスタ、ゲートラインドライバ及表示機器を提供する。
【０００７】
本発明の実施例は、ゲートラインドライブ方法であって、
１行のゲートラインに対応するシフトレジスタ内の薄膜トランジスタの閾値電圧シフトを低下させる工程と、
薄膜トランジスタをオンするように上記シフトレジスタ内の薄膜トランジスタのゲート電極に電圧を印加して、この行のゲートラインをオンするように駆動するため、この行のゲートラインに行走査信号を提供する工程と、を備える。
【０００８】
本発明の実施例は、シフトレジスタであって、
ゲート電極及びソース電極が一緒に接続され、かつ上段のトリガ信号端に接続され、ドレイン電極がプルアップノードとしての第１のノードに接続される第１の薄膜トランジスタと、
ゲート電極が上記第１のノードに接続され、ソース電極がクロック信号端に接続され、ドレイン電極が本段出力端に接続される第２の薄膜トランジスタと、
上記第１のノードと本段出力端との間に接続される電気容量と、
プルダウンノードとしての第２のノードと、クロック信号端と低レベル信号端との間に接続され、本段の出力が完了した後、上記第２の薄膜トランジスタのドレイン電極及びゲート電極に低レベルを印加するリセットモジュールと、
上記第１のノードと、低レベル信号端と本段出力端との間に接続され、かつ下段のフィードバック信号端に接続され、上記第１のノード及び本段出力端のレベルをプルダウンするように下段のフィードバック信号を受信するフィードバック受信モジュールと、を備える。
【０００９】
本発明の実施例は、ゲートラインドライバであって、互いに直列される複数の上記シフトレジスタを備える。
【００１０】
また、本発明の実施例は、表示機器であって、画素アレイ及び上記ゲートラインドライバを備える。
【発明の効果】
【００１１】
本発明の実施例は、ゲートラインドライブ方法、シフトレジスタ、ゲートラインドライバ及び表示機器であって、１つの薄膜トランジスタのゲート電極に電圧を長時間に印加すれば、この薄膜トランジスタのゲート絶縁層に電子を形成して累積しやすいため、この薄膜トランジスタの閾値電圧シフトが生じてしまう。薄膜トランジスタのソース電極に高レベルを印加し、ゲート電極に低レベルを印加することで、トンネル効果及び量子力学の原理により、ゲート絶縁層に形成して累積される電子をバリヤーを貫通して薄膜トランジスタのソース電極まで移動することができ、各行のゲートラインに対応するシフトレジスタ内の薄膜トランジスタの閾値電圧シフトが低下され、最終的にシフトレジスタ回路を正常に動作することができ、シフトレジスタの動作安定性が向上され、シフトレジスタの動作寿命が延長された。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施例に係るゲートラインドライブ方法の概略図である。
【図２】本発明の実施例に係るシフトレジスタの概略図である。
【図３】本発明に係るシフトレジスタの具体的な実施例の概略図である。
【図４】図３に示すシフトレジスタのシーケンス制御図である。
【図５】図３に示すシフトレジスタのｔ１段階の動作を示す概略図である。
【図６】図３に示すシフトレジスタのｔ２段階の動作を示す概略図である。
【図７】図３に示すシフトレジスタのｔ３段階の動作を示す概略図である。
【図８】図３に示すシフトレジスタ在ｔ４段階的動作を示す概略図。
【図９】本発明の実施例に係るゲートラインドライバの概略図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照しながら、本発明の実施例に係るゲートラインドライブ方法、シフトレジスタ、ゲートラインドライバ及び表示機器を詳しく説明する。
【００１４】
これらの実施例は、本発明の実施例の一部だけであり、すべての実施例ではない。本発明の実施例に基づき、当業者が創造性付けの労働を払わない場合に得られるすべての他の実施例は、いずれも本発明の保護範囲に入る。
【００１５】
ここで、本発明の実施例に定義されるソース電極、ドレイン電極は、実際に、名称が互いに変更することができる。さらに、図における矢印の方向は、ＴＦＴが導通されることだけを示し、導通の方向を示さない。
【００１６】
図１は、本発明に係るゲートラインドライブ方法の概略図である。上記ゲートラインドライブ方法は、
１行のゲートラインに対応するシフトレジスタ内の薄膜トランジスタの閾値電圧シフトを低下するステップ１１と、
薄膜トランジスタをオンするように上記シフトレジスタ内の薄膜トランジスタのゲート電極に電圧を印加し、該行のゲートラインをオンするように駆動するため、該行のゲートラインに行走査信号を提供するステップ１２と、を備える。
【００１７】
本発明の実施例に係るゲートラインドライブ方法によれば、１つの薄膜トランジスタに電圧をずっと印加すると、該薄膜トランジスタのゲート絶縁層に電子を形成して累積しやすくなり、該薄膜トランジスタの閾値電圧シフトが生じてしまうため、行ごとのゲートラインに対応するシフトレジスタ内の薄膜トランジスタの閾値電圧シフトを低下することによって、シフトレジスタ回路を正常に動作することができ、シフトレジスタの動作安定性が向上され、シフトレジスタの動作寿命が延長された。
【００１８】
上述のように、薄膜トランジスタにおける閾値電圧シフトは、一般的に、該薄膜トランジスタのゲート絶縁層に電子を形成して累積することによって形成されるため、１行のゲートラインに対応するシフトレジスタ内の薄膜トランジスタの閾値電圧シフトを低下する上記ステップ１１は、
該薄膜トランジスタの閾値電圧シフトを低減するように、該薄膜トランジスタのゲート絶縁層に累積される電子を該薄膜トランジスタのソース電極まで移動させるステップ１１１、を備えてもよい。
【００１９】
ここで、薄膜トランジスタのゲート絶縁層に電子を形成して累積することで薄膜トランジスタの閾値電圧シフトが生じる以外に、他の原因、例えば、パッシベーション層上における電子の累積等によって閾値電圧シフトも生じてしまう。このため、本実施例では、行ごとのゲートラインに対応するシフトレジスタ内の薄膜トランジスタの閾値電圧シフトを低減することは、上記ステップ１１１を含むだけではなく、例えば、パッシベーション層上に累積される電子を薄膜トランジスタのソース電極まで移動する等の他のステップを含んでもよい。
【００２０】
薄膜トランジスタのゲート絶縁層に累積される電子を薄膜トランジスタのソース電極まで移動する上記ステップ１１１は、薄膜トランジスタのゲート絶縁層に累積される電子を薄膜トランジスタのソース電極まで移動するように、薄膜トランジスタのソース電極に高レベルを印加し、ゲート電極に低レベルを印加するステップを備える。
【００２１】
薄膜トランジスタのソース電極に高レベルを印加し、ゲート電極に低レベルを印加した後、トンネル効果及び量子力学の原理により、薄膜トランジスタのゲート絶縁層に形成して累積される電子を、バリヤーを貫通して薄膜トランジスタのソース電極まで移動することができ、薄膜トランジスタのゲート絶縁層における電子の累積による薄膜トランジスタの閾値電圧シフトが低減される。
【００２２】
以下、上記ゲートラインドライブ方法によって、シフトレジスタを設計する。該シフトレジスタは高い動作安定性を有する。例えば、図２に示すように、本実施例に係るシフトレジスタは、３つの薄膜トランジスタ、１つの蓄積容量、１つのリセットモジュール、１つのフィードバック受信モジュール及び対応する入・出力端を備える。該シフトレジスタは、具体的に、
ゲート電極及びソース電極が一緒に接続され、かつ上段のトリガ信号端ｉｎｐｕｔ（ｎ）に接続され、ドレイン電極がプルアップノードとしての第１のノードＰＵに接続され、上段のトリガ信号端ｉｎｐｕｔ（ｎ）からの高レベル信号を受信するとき、シフトレジスタをオンするように制御するものであり、上段のシフトレジスタ（即ち、第ｎ−１段のシフトレジスタ）の本段出力端Ｏｕｔｐｕｔ（ｎ−１）が高レベルを出力するときに、上段のトリガ信号端ｉｎｐｕｔ（ｎ）が高レベルの信号を受信する第１の薄膜トランジスタＭ１と、
ゲート電極が第１のノードＰＵに接続され、ソース電極がクロック信号端に接続され、ドレイン電極が本段出力端Ｏｕｔｐｕｔ（ｎ）に接続され、本段のシフトレジスタ（即ち、第ｎ段のシフトレジスタ）に対応する１行のゲートラインをオンするように、本段出力端Ｏｕｔｐｕｔ（ｎ）に高レベルの出力を提供するものである第２の薄膜トランジスタＭ２と、
ゲート電極が第１のノードＰＵに接続され、ソース電極がクロック信号端に接続され、ドレイン電極が下段のトリガ信号端ｉｎｐｕｔ（ｎ＋１）に接続され、下段のシフトレジスタをオンするように下段のシフトレジスタ（即ち、第ｎ＋１段のシフトレジスタ）にトリガ信号を提供するものである第３の薄膜トランジスタＭ３と、
第１のノードＰＵと本段出力端Ｏｕｔｐｕｔ（ｎ）との間に接続される電気容量Ｃ１と、
プルダウンノードとしての第２のノードＰＬ、クロック信号端及び低レベル信号端Ｖｓｓの間に接続され、本段の出力が完了した後、第２の薄膜トランジスタＭ２のドレイン電極及びゲート電極に低レベルを印加するリセットモジュール１と、
第１のノードＰＵ、低レベル信号端Ｖｓｓ及び本段出力端Ｏｕｔｐｕｔ（ｎ）の間に接続され、かつ下段のフィードバック信号端Ｒｅｓｅｔ（ｎ＋１）に接続され、第１のノードＰＵ及び本段出力端Ｏｕｔｐｕｔ（ｎ）のレベルをプルダウンするように下段のフィードバック信号を受信するものであり、下段のシフトレジスタ（即ち、第ｎ＋１段のシフトレジスタ）の本段出力端Ｏｕｔｐｕｔ（ｎ＋１）が高レベルを出力するときに、下段のフィードバック信号端Ｒｅｓｅｔ（ｎ＋１）が高レベル信号を受信するフィードバック受信モジュール２と、を備える。上記下段のフィードバック信号端Ｒｅｓｅｔ（ｎ＋１）は、下段のシフトレジスタ（即ち、第ｎ＋１段のシフトレジスタ）の本段出力端Ｏｕｔｐｕｔ（ｎ＋１）に接続してもよいし、または、下段のシフトレジスタ（即ち、第ｎ＋１段のシフトレジスタ）の下段のトリガ信号端ｉｎｐｕｔ（ｎ＋２）に接続してもよい。
【００２３】
ここで、図２において、シフトレジスタは３つの薄膜トランジスタを有するが、本発明の実施例はこれに限らない。例えば、本発明の実施例に係るシフトレジスタは、第３の薄膜トランジスタＭ３を有しなく、第２の薄膜トランジスタＭ２のドレイン電極に接続する本段出力端Ｏｕｔｐｕｔ（ｎ）を、直接に下段のトリガ信号端ｉｎｐｕｔ（ｎ＋１）とともにすることもできる。
【００２４】
よって、本発明の他の実施例に係るシフトレジスタは、２つの薄膜トランジスタ、１つの蓄積容量、１つのリセットモジュール、１つのフィードバック受信モジュール及び対応する入・出力端を有する。このシフトレジスタは、具体的に、
ゲート電極及びソース電極が一緒に接続され、かつ上段のトリガ信号端ｉｎｐｕｔ（ｎ）に接続され、ドレイン電極がプルアップノードとしての第１のノードＰＵに接続され、上段のトリガ信号端ｉｎｐｕｔ（ｎ）からの高レベルの信号を受信するとき、シフトレジスタをオンするものであり、上段のシフトレジスタ（即ち、第ｎ−１段のシフトレジスタ）の本段出力端Ｏｕｔｐｕｔ（ｎ−１）が高レベルを出力するとき、上段のトリガ信号端ｉｎｐｕｔ（ｎ）が高レベル信号を受信する第１の薄膜トランジスタＭ１と、
ゲート電極が第１のノードＰＵに接続され、ソース電極がクロック信号端に接続され、ドレイン電極が本段出力端Ｏｕｔｐｕｔ（ｎ）とともに下段のトリガ信号端ｉｎｐｕｔ（ｎ＋１）に接続され、本段のシフトレジスタ（即ち、第ｎ段のシフトレジスタ）に対応する１行のゲートラインをオンするように、本段出力端Ｏｕｔｐｕｔ（ｎ）に高レベルを出力し、かつ下段のシフトレジスタをオンするように下段のシフトレジスタ（即ち、第ｎ＋１段のシフトレジスタ）にトリガ信号を提供する第２の薄膜トランジスタＭ２と、
第１のノードＰＵと本段出力端Ｏｕｔｐｕｔ（ｎ）との間に接続される電気容量Ｃ１と、
プルダウンノードとしての第２のノードＰＬ、クロック信号端及び低レベル信号端Ｖｓｓとの間に接続され、本段の出力が完了した後、第２の薄膜トランジスタＭ２のドレイン電極及びゲート電極に低レベルを印加するリセットモジュール１と、
第１のノードＰＵ、低レベル信号端Ｖｓｓ及び本段出力端Ｏｕｔｐｕｔ（ｎ）との間に接続され、かつ下段のフィードバック信号端Ｒｅｓｅｔ（ｎ＋１）に接続され、第１のノードＰＵ及び本段出力端Ｏｕｔｐｕｔ（ｎ）のレベルをプルダウンするように下段のフィードバック信号を受信し、下段のシフトレジスタ（即ち、第ｎ＋１段のシフトレジスタ）の本段出力端Ｏｕｔｐｕｔ（ｎ＋１）が高レベルを出力するとき、下段のフィードバック信号端Ｒｅｓｅｔ（ｎ＋１）が高レベル信号を受信するフィードバック受信モジュール２と、を備える。上記下段のフィードバック信号端Ｒｅｓｅｔ（ｎ＋１）は、下段のシフトレジスタ（即ち、第ｎ＋１段のシフトレジスタ）の本段出力端Ｏｕｔｐｕｔ（ｎ＋１）に接続してもよいし、または、本実施例に係る下段のシフトレジスタ（即ち、第ｎ＋１段のシフトレジスタ）に他の薄膜トランジスタ（例えば、図２におけるＭ３）を追加することによって、上記下段のフィードバック信号端Ｒｅｓｅｔ（ｎ＋１）を提供してもよい。
【００２５】
本発明の実施例に係るシフトレジスタは、１つの薄膜トランジスタに電圧をずっと印加すると、薄膜トランジスタのゲート絶縁層に電子を形成して累積しやすくなり、該薄膜トランジスタの閾値電圧シフトが生じてしまうため、薄膜トランジスタのソース電極に高レベルを印加し、ゲート電極に低レベルを印加することで、トンネル効果及び量子力学の原理により、薄膜トランジスタのゲート絶縁層に形成して累積される電子を、バリヤーを貫通して薄膜トランジスタのソース電極まで移動することができ、行ごとのゲートラインに対応するシフトレジスタ内の薄膜トランジスタの閾値電圧シフトが低減され、最終的に、シフトレジスタ回路を正常に動作させるようにして、シフトレジスタの安定性が向上され、シフトレジスタの寿命が延長される。ここで、シフトレジスタにおける各薄膜トランジスタのゲート絶縁層に電子が形成して累積されることによって、対応する薄膜トランジスタの閾値電圧がいずれもシフトされるので、シフトレジスタの本段出力が完了した後に薄膜トランジスタのソース電極に高レベルを印加して、ゲート電極に低レベルを印加するように、シフトレジスタにおける各薄膜トランジスタにリセットモジュール１を設置してもよい。これによって、薄膜トランジスタのゲート絶縁層における電子が薄膜トランジスタのソース電極まで移動し、薄膜トランジスタの閾値電圧シフトが低減される。その中では、シフトレジスタにおいて、第２の薄膜トランジスタＭ２がクロック信号端及び本段出力端を導通し、該シフトレジスタに対応する１行のゲートラインをオンすることができるので、該第２の薄膜トランジスタＭ２はシフトレジスタにおいて非常に重要であり、該第２の薄膜トランジスタＭ２が閾値電圧シフトによって正常にオンすることができないと、表示効果が影響される。また、該第２の薄膜トランジスタＭ２の動作電流が一般的に大きくて、閾値電圧シフトを招きやすい。よって、本実施例では、第２の薄膜トランジスタＭ２を例として、リセットモジュール１によってその閾値電圧シフトをどのように低減するかを説明する。この説明は、制限的なものではなく、例示的なものである。
【００２６】
図３は、本発明に係るシフトレジスタの１つの具体的な実施例を示す概略図である。図３に示すように、上記シフトレジスタは、１４つの薄膜トランジスタ、１つの蓄積容量及び対応の入・出力端を備える。この１４つの薄膜トランジスタは、第１の薄膜トランジスタＭ１、第２の薄膜トランジスタＭ２、第３の薄膜トランジスタＭ３、第４の薄膜トランジスタＭ４、第５の薄膜トランジスタＭ５、第６の薄膜トランジスタＭ６、第７の薄膜トランジスタＭ７、第８の薄膜トランジスタＭ８、第９の薄膜トランジスタＭ９、第１０の薄膜トランジスタＭ１０、第１のリセット薄膜トランジスタＴ１、第２のリセット薄膜トランジスタＴ２、第３のリセット薄膜トランジスタＴ３及び第４のリセット薄膜トランジスタＴ４である。蓄積容量が電気容量Ｃ１である。入・出力端は、上段のシフトレジスタのトリガ信号を受信する上段のトリガ信号端ｉｎｐｕｔ（ｎ）、本段のシフトレジスタにレベル信号を出力する本段出力端Ｏｕｔｐｕｔ（ｎ）、下段のシフトレジスタにトリガ信号を送信する下段のトリガ信号端ｉｎｐｕｔ（ｎ＋１）、下段のシフトレジスタフィードバック信号を受信する下段のフィードバック信号端Ｒｅｓｅｔ（ｎ＋１）、低レベル信号端Ｖｓｓ、及びクロック信号端を備え、該クロック信号端は、周波数とデューティ比がまったく同じであり位相差が１８０度である第１のクロック信号端ＣＬＫ及び第２のクロック信号端ＣＬＫＢを有する。
【００２７】
具体的に、第１の薄膜トランジスタＭ１は、ゲート電極及びソース電極が一緒に接続され、かつ上段のトリガ信号端ｉｎｐｕｔ（ｎ）に接続され、ドレイン電極がプルアップノードとしての第１のノードＰＵに接続され、第２の薄膜トランジスタＭ２は、ゲート電極が第１のノードＰＵに接続され、ソース電極が第１のクロック信号端ＣＬＫに接続され、ドレイン電極が本段出力端Ｏｕｔｐｕｔ（ｎ）に接続され、第３の薄膜トランジスタＭ３は、ゲート電極が第１のノードＰＵに接続され、ソース電極が第１のクロック信号端ＣＬＫに接続され、ドレイン電極が下段のトリガ信号端ｉｎｐｕｔ（ｎ＋１）に接続され、第４の薄膜トランジスタＭ４は、ゲート電極が下段のフィードバック信号端Ｒｅｓｅｔ（ｎ＋１）に接続され、ソース電極が本段出力端Ｏｕｔｐｕｔ（ｎ）に接続され、ドレイン電極が低レベル信号端Ｖｓｓに接続され、第５の薄膜トランジスタＭ５は、ゲート電極が下段のフィードバック信号端Ｒｅｓｅｔ（ｎ＋１）に接続され、ソース電極が第１のノードＰＵに接続され、ドレイン電極が低レベル信号端Ｖｓｓに接続され、第６の薄膜トランジスタＭ６は、ゲート電極が第２のクロック信号端ＣＬＫＢに接続され、ソース電極が第２のノードＰＬに接続され、ドレイン電極が低レベル信号端Ｖｓｓに接続され、第７の薄膜トランジスタＭ７は、ゲート電極が第２のクロック信号端ＣＬＫＢに接続され、ソース電極が上段のトリガ信号端ｉｎｐｕｔ（ｎ）に接続され、ドレイン電極が第１のノードＰＵに接続され、第８の薄膜トランジスタＭ８は、ゲート電極が第１のクロック信号端ＣＬＫに接続され、ソース電極が第１のノードＰＵに接続され、ドレイン電極が第２のノードＰＬに接続され、第９の薄膜トランジスタＭ９は、ゲート電極がリセットモジュール１における第４のリセット薄膜トランジスタＴ４のドレイン電極に接続され、ソース電極が第１のノードＰＵに接続され、ドレイン電極が低レベル信号端Ｖｓｓに接続され、第１０の薄膜トランジスタＭ１０は、ゲート電極がリセットモジュール１における第４のリセット薄膜トランジスタＴ４のドレイン電極に接続され、ソース電極が本段出力端Ｏｕｔｐｕｔ（ｎ）に接続され、ドレイン電極が低レベル信号端Ｖｓｓに接続される。第１のリセット薄膜トランジスタＴ１は、ゲート電極が第２のノードＰＬに接続され、ソース電極が第３のリセット薄膜トランジスタＴ３のドレイン電極に接続され、ドレイン電極が低レベル信号端Ｖｓｓに接続され、第２のリセット薄膜トランジスタＴ２は、ゲート電極が第２のノードＰＬに接続され、ソース電極が第４のリセット薄膜トランジスタＴ４のドレイン電極に接続され、ドレイン電極が低レベル信号端Ｖｓｓに接続され、第３のリセット薄膜トランジスタＴ３は、ゲート電極及びソース電極が第１のクロック信号端ＣＬＫに接続され、ドレイン電極が第１のリセット薄膜トランジスタＴ１のソース電極に接続され、第４のリセット薄膜トランジスタＴ４は、ゲート電極が第３のリセット薄膜トランジスタＴ３のドレイン電極に接続され、ソース電極が第１のクロック信号端ＣＬＫに接続され、ドレイン電極が第２のリセット薄膜トランジスタＴ２のソース電極に接続される。蓄積容量Ｃ１は、第１のノードＰＵと本段出力端Ｏｕｔｐｕｔ（ｎ）との間に接続される。
【００２８】
そのうち、第１のリセット薄膜トランジスタＴ１、第２のリセット薄膜トランジスタＴ２、第３のリセット薄膜トランジスタＴ３及び第４のリセット薄膜トランジスタＴ４の構造は、第１の薄膜トランジスタＭ１乃至第１０の薄膜トランジスタＭ１０等の構造と同じであり、第１のリセット薄膜トランジスタＴ１、第２のリセット薄膜トランジスタＴ２、第３のリセット薄膜トランジスタＴ３及び第４のリセット薄膜トランジスタＴ４は、本実施例におけるリセットモジュール１を構成するので、それらを第１の薄膜トランジスタＭ１乃至第１０の薄膜トランジスタＭ１０と名称で区分される。
【００２９】
上記のように、第１のリセット薄膜トランジスタＴ１、第２のリセット薄膜トランジスタＴ２、第３のリセット薄膜トランジスタＴ３及び第４のリセット薄膜トランジスタＴ４は、本実施例におけるリセットモジュール１を構成する。リセットモジュール１は、本段の出力が完了した後、第２の薄膜トランジスタＭ２の、ソース電極に高レベルを印加し、ゲート電極に低レベルを印加するものである。これによって、トンネル効果及び量子力学の原理によって、第２の薄膜トランジスタＭ２のゲート絶縁層に形成して累積される電子を、バリヤーを貫通して第２の薄膜トランジスタＭ２のソース電極まで移動することができ、行ごとのゲートラインに対応するシフトレジスタ内の第２の薄膜トランジスタＭ２の閾値電圧シフトが低減され、最終的に、シフトレジスタ回路を正常に動作することができ、シフトレジスタ動作の安定性が向上され、シフトレジスタの動作寿命が延長された。
【００３０】
第４の薄膜トランジスタＭ４及び第５の薄膜トランジスタＭ５は、フィードバック受信モジュール２を構成する。該フィードバック受信モジュール２は、本段のシフトレジスタが動作しないとともに下段のシフトレジスタが動作するとき、本段出力端Ｏｕｔｐｕｔ（ｎ）及びプルアップノードとしての第１のノードＰＵを低レベルに維持するものであり、本段出力端Ｏｕｔｐｕｔ（ｎ）が他の干渉信号によって高レベルになり、それに制御される１行のゲートラインを高レベルによってオンし、最終的にゲートラインを誤ってオンしてしまう状況が避けられた。その中では、第２の薄膜トランジスタＭ２を誤ってオンすることを防止するように、第４の薄膜トランジスタＭ４は、下段のフィードバック信号端Ｒｅｓｅｔ（ｎ＋１）によって本段出力端Ｏｕｔｐｕｔ（ｎ）を低レベルに維持するものであり、第５の薄膜トランジスタＭ５は、下段のフィードバック信号端Ｒｅｓｅｔ（ｎ＋１）によって第１のノードＰＵを低レベルに維持するものである。
【００３１】
図３からわかるように、上記シフトレジスタは第６の薄膜トランジスタＭ６をさらに有する。第６の薄膜トランジスタＭ６は、本段のシフトレジスタが動作しない場合、第２のクロック信号端ＣＬＫＢの高レベル信号を受信することによって、プルダウンノードとしての第２のノードＰＬをプルダウンするものであり、本段出力端Ｏｕｔｐｕｔ（ｎ）が他の干渉信号によって高レベルになり、それに制御される１行のゲートラインを高レベルによってオンし、ゲートラインを誤ってオンする状況が避けられた。
【００３２】
上記シフトレジスタは第７の薄膜トランジスタＭ７をさらに備える。第７の薄膜トランジスタＭ７は、上段のトリガ信号端ｉｎｐｕｔ（ｎ）が高レベルであって、第２のクロック信号端ＣＬＫＢが高レベルになるとき、蓄積容量Ｃ１に加速に充電するものである。
【００３３】
上記シフトレジスタは、第８の薄膜トランジスタＭ８をさらに備える。第８の薄膜トランジスタＭ８は、本段出力端Ｏｕｔｐｕｔ（ｎ）が高レベルである時期内（即ち、本段のシフトレジスタの動作時間内）に、第１のノードＰＵを高レベルに維持させ、電気容量Ｃ１に引き続いて充電するものであり、第２の薄膜トランジスタＭ２のオン能力がさらに向上される。
【００３４】
また、上記シフトレジスタは、第９の薄膜トランジスタＭ９及び第１０の薄膜トランジスタＭ１０を備える。それらをリセットモジュール１と組み合わせることによって、第２の薄膜トランジスタＭ２をリセットするとき、第２の薄膜トランジスタＭ２のゲート電極及びドレイン電極がともに低レベルにされる。そのうち、第９の薄膜トランジスタＭ９は、第２の薄膜トランジスタＭ２を誤ってオンすることを避けるように第１のノードＰＵを低レベルにプルダウンするものであり、第１０の薄膜トランジスタＭ１０は、本段出力端Ｏｕｔｐｕｔ（ｎ）が高レベルになることを避けるように、本段出力端Ｏｕｔｐｕｔ（ｎ）を低レベルにプルダウンするものである。
【００３５】
図３において、シフトレジスタは、１４つの薄膜トランジスタを有するが、本発明の実施例はこれに限らない。例えば、本発明の実施例に係るシフトレジスタは、第３の薄膜トランジスタＭ３を有しなく、第２の薄膜トランジスタＭ２のドレイン電極に接続する本段出力端Ｏｕｔｐｕｔ（ｎ）を下段のトリガ信号端ｉｎｐｕｔ（ｎ＋１）とともにすることもできる。
【００３６】
よって、本発明の他の実施例に係るシフトレジスタは、１３つの薄膜トランジスタ、１つの蓄積容量及び対応する入・出力端を備える。そのうち、該１３つの薄膜トランジスタは、第１の薄膜トランジスタＭ１、第２の薄膜トランジスタＭ２、第４の薄膜トランジスタＭ４、第５の薄膜トランジスタＭ５、第６の薄膜トランジスタＭ６、第７の薄膜トランジスタＭ７、第８の薄膜トランジスタＭ８、第９の薄膜トランジスタＭ９、第１０の薄膜トランジスタＭ１０、第１のリセット薄膜トランジスタＴ１、第２のリセット薄膜トランジスタＴ２、第３のリセット薄膜トランジスタＴ３及び第４のリセット薄膜トランジスタＴ４である。蓄積容量は電気容量Ｃ１である。入・出力端は、上段のシフトレジスタトリガ信号を受信する上段のトリガ信号端ｉｎｐｕｔ（ｎ）、本段のシフトレジスタにレベル信号を出力するとともに下段のシフトレジスタにトリガ信号を送信する本段出力端Ｏｕｔｐｕｔ（ｎ）、下段のシフトレジスタフィードバック信号を受信する下段のフィードバック信号端Ｒｅｓｅｔ（ｎ＋１）、低レベル信号端Ｖｓｓ、及びクロック信号端を備え、該クロック信号端は、周波数とデューティ比がまったく同じであり位相差が１８０度である第１のクロック信号端ＣＬＫ及び第２のクロック信号端ＣＬＫＢを有する。上記１３つの薄膜トランジスタに対する操作は、上記のように、図３を組み合わせて説明した実施例において対応する薄膜トランジスタに対する操作と同じであるため、ここで贅言しない。
【００３７】
実際に、本実施例の上記技術案における各薄膜トランジスタは、水素化非晶質薄膜トランジスタであってもよいが、他の薄膜トランジスタであってもよい。
【００３８】
以下、図３に示すシフトレジスタ及び図４に示す制御シーケンスに基づき、本実施例に係るシフトレジスタの動作過程を説明する。
【００３９】
図４は、本実施例に係るシフトレジスタの制御シーケンスを示す図であり、それは、ｔ１、ｔ２、ｔ３及びｔ４という４つの段階に分割されてもよい。それにおいて、第１のクロック信号端ＣＬＫ及び第２のクロック信号端ＣＬＫＢは周期的に交替に用いられる。ＳＴＶはスイッチング信号であり、即ち、上段のトリガ信号端ｉｎｐｕｔ（ｎ）、上段のシフトレジスタからの高レベル信号を受信するものである。ここで、高レベル信号を１で示し、低レベル信号を０で示す。さらに、下記の図５〜図８において、矢印で薄膜トランジスタの導通を示し、×印で薄膜トランジスタのオフを示す。
【００４０】
ｔ１段階では、ｉｎｐｕｔ（ｎ）＝１、ＣＬＫ＝０、ＣＬＫＢ＝１、Ｒｅｓｅｔ（ｎ＋１）＝０。
【００４１】
本段のシフトレジスタのＳＴＶ信号は、上段のシフトレジスタが上段のトリガ信号端ｉｎｐｕｔ（ｎ）によって提供される。図５に示すように、ｉｎｐｕｔ（ｎ）＝１ので、第１の薄膜トランジスタＭ１が導通され、かつ本段のシフトレジスタをオンさせ、上段のトリガ信号端ｉｎｐｕｔ（ｎ）は、第１の薄膜トランジスタＭ１によって蓄積容量Ｃ１に充電する。ＣＬＫＢ＝１ため、第７の薄膜トランジスタＭ７が導通され、第２のクロック信号端ＣＬＫＢが第７の薄膜トランジスタＭ７によって蓄積容量Ｃ１に加速に充電する。このとき、第１のノードＰＵがプルアップされて高レベルを有し、第２の薄膜トランジスタＭ２が導通され、ＣＬＫ＝０ため、第１のクロック信号端ＣＬＫの低レベルが第２の薄膜トランジスタＭ２を介して本段出力端Ｏｕｔｐｕｔ（ｎ）に出力し、この出力される低レベルによって、本段のシフトレジスタに対応する１行のゲートラインが低レベル状態になる。さらに、ＣＬＫＢ＝１ため、第６の薄膜トランジスタＭ６が導通される。第６の薄膜トランジスタＭ６は、本段のシフトレジスタが動作しないとき、本段出力端Ｏｕｔｐｕｔ（ｎ）が他の干渉信号によって高レベルになることを避けるように、第２のノードＰＬをＶｓｓにプルダウンする。また、第１のノードＰＵが高レベルまでプルアップされるため、第３の薄膜トランジスタＭ３が導通され、かつ第１のクロック信号端ＣＬＫ＝０ため、下段のトリガ信号端ｉｎｐｕｔ（ｎ＋１）が低レベルまでプルダウンされ、即ち、本段のシフトレジスタは、ｔ１段階内では、下段のシフトレジスタにトリガ信号を送信することがない。上記のように、ｔ１段階は、蓄積容量Ｃ１に充電する段階である。
【００４２】
ｔ２では、ｉｎｐｕｔ（ｎ）＝０、ＣＬＫ＝１、ＣＬＫＢ＝０、Ｒｅｓｅｔ（ｎ＋１）＝０。
【００４３】
図６示すように、ｉｎｐｕｔ（ｎ）＝０、ＣＬＫＢ＝０ため、第１の薄膜トランジスタＭ１及び第７の薄膜トランジスタＭ７がオフされ、ｔ２段階では、上段のトリガ信号端ｉｎｐｕｔ（ｎ）及び第２のクロック信号端ＣＬＫＢによって蓄積容量Ｃ１に充電することがない。ＣＬＫＢ＝０ため、第６の薄膜トランジスタＭ６がオフされ、第６の薄膜トランジスタＭ６が第２のノードＰＬをプルダウンすることがない。ＣＬＫ＝１ため、第２の薄膜トランジスタＭ２は、蓄積容量Ｃ１によって導通された後、第１のクロック信号端ＣＬＫの高レベルを本段出力端Ｏｕｔｐｕｔ（ｎ）に出力し、本段出力端Ｏｕｔｐｕｔ（ｎ）によって、該高レベルを本段のシフトレジスタに対応する１行のゲートラインに出力し、液晶パネルの表示領域内の、該行ゲートラインにある全ての薄膜トランジスタをオンさせ、データラインが信号を書き込み始める。ＣＬＫ＝１ため、第８の薄膜トランジスタＭ８が導通され、かつ本段出力端Ｏｕｔｐｕｔ（ｎ）の高レベルを第１のノードＰＵにフィードバックし、第１のノードＰＵを高レベルに維持して電気容量Ｃ１を引き続いて充電することを保証し、第２の薄膜トランジスタＭ２のオン能力を向上する。Ｏｕｔｐｕｔ（ｎ）＝１の後、第２のノードＰＬがプルアップされ、第１のリセット薄膜トランジスタＴ１及び第２のリセット薄膜トランジスタＴ２が導通され、第１のリセット薄膜トランジスタＴ１が第４のリセット薄膜トランジスタＴ４のゲート電極を低レベルに維持させ、第２のリセット薄膜トランジスタＴ２が第４のリセット薄膜トランジスタＴ４のドレイン電極を低レベルに維持させる。第４のリセット薄膜トランジスタＴ４がオフするので、第１のノードＰＵ及び本段出力端Ｏｕｔｐｕｔ（ｎ）をプルダウンしなくて高レベルに維持させるように、第９の薄膜トランジスタＭ９及び第１０の薄膜トランジスタＭ１０がオフする。さらに、このとき、第３の薄膜トランジスタＭ３も蓄積容量Ｃ１によって導通され、下段のシフトレジスタにトリガ信号を送信するように下段のトリガ信号端ｉｎｐｕｔ（ｎ＋１）を高レベルにさせる。上記のように、ｔ２段階は、本段のシフトレジスタの本段出力端Ｏｕｔｐｕｔ（ｎ）が高レベルを出力する段階である。
【００４４】
ｔ３段階では、ｉｎｐｕｔ（ｎ）＝０、ＣＬＫ＝０、ＣＬＫＢ＝１、Ｒｅｓｅｔ（ｎ＋１）＝１。
【００４５】
本段のシフトレジスタのＲｅｓｅｔ信号は、下段のシフトレジスタが下段のフィードバック信号端Ｒｅｓｅｔ（ｎ＋１）によって提供される。図７に示すように、Ｒｅｓｅｔ（ｎ＋１）＝１ため、第４の薄膜トランジスタＭ４及び第５の薄膜トランジスタＭ５が導通され、第４の薄膜トランジスタＭ４が導通された後、本段出力端Ｏｕｔｐｕｔ（ｎ）をＶｓｓまでプルダウンし、第５の薄膜トランジスタＭ５が導通された後、第１のノードＰＵをＶｓｓまでプルダウンする。これによって、本段出力端Ｏｕｔｐｕｔ（ｎ）が他の干渉信号によって高レベルになり、それに制御される１行のゲートラインを高レベルによってオンし、ゲートラインを誤ってオンする状況が避けられる。さらに、ＣＬＫＢ＝１ため、第６の薄膜トランジスタＭ６が導通され、第６の薄膜トランジスタＭ６は、本段のシフトレジスタが動作しないとき、第２のノードＰＬをＶｓｓにプルダウンし、本段出力端Ｏｕｔｐｕｔ（ｎ）が他の干渉信号によって高レベルになることが避けられた。以上のように、ｔ３段階は、下段のシフトレジスタの本段出力端Ｏｕｔｐｕｔ（ｎ＋１）が高レベルを出力する段階である。
【００４６】
ｔ４では、ｉｎｐｕｔ（ｎ）＝０、ＣＬＫ＝１、ＣＬＫＢ＝０、Ｒｅｓｅｔ（ｎ＋１）＝０。
【００４７】
図８に示すように、ＣＬＫ＝１ため、第３のリセット薄膜トランジスタＴ３が導通され、第４のリセット薄膜トランジスタＴ４のゲート電極が高レベルになり、第４のリセット薄膜トランジスタＴ４が導通される。また、第４のリセット薄膜トランジスタＴ４の導通によって、第９の薄膜トランジスタＭ９及び第１０の薄膜トランジスタＭ１０のゲート電極が高レベルになり、第９の薄膜トランジスタＭ９及び第１０の薄膜トランジスタＭ１０が導通される。第９の薄膜トランジスタＭ９は、第１のノードＰＵをＶｓｓまでプルダウンし、第１０の薄膜トランジスタＭ１０は、本段出力端Ｏｕｔｐｕｔ（ｎ）をＶｓｓまでプルダウンする。これによって、第２の薄膜トランジスタＭ２をリセットするとき、第２の薄膜トランジスタＭ２のゲート電極及びドレイン電極が低レベルに維持される。このとき、第２の薄膜トランジスタＭ２に対して、そのソース電極に高レベルが印加され、ゲート電極に低レベルが印加されるため、ゲート絶縁層上に累積される電子はバリヤーを貫通して第２の薄膜トランジスタＭ２のソース電極に到達することができ、第２の薄膜トランジスタＭ２の閾値電圧シフトが低減された。以上のように、ｔ４段階は、第２の薄膜トランジスタＭ２をリセットするようにリセットモジュール１を動作する段階であり、即ち、本段のシフトレジスタのリセット段階である。
【００４８】
以上のように、本実施例に係るシフトレジスタは、行ごとのゲートラインに対応するシフトレジスタ内の薄膜トランジスタの閾値電圧シフトを低減することができ、シフトレジスタ回路を正常に動作することができ、シフトレジスタ動作の安定性が向上され、シフトレジスタの動作寿命が延長された。
【００４９】
同じように、第３の薄膜トランジスタＭ３を備えない実施例は、上記した操作過程も適用できる。ここで贅言しない。
【００５０】
また、本発明の実施例はゲートラインドライバを提供する。図９に示すように、上記ゲートラインドライバは、直列している複数のシフトレジスタを備える。説明の便宜上に、図９は、第Ｎ−２段のシフトレジスタ、第Ｎ−１段のシフトレジスタ、第Ｎ段のシフトレジスタ、第Ｎ＋１段のシフトレジスタ及び第Ｎ＋２段のシフトレジスタという５つのシフトレジスタのみを示す。そのうち、第Ｎ段のシフトレジスタの出力Ｏｕｔｐｕｔ（ｎ）は、第Ｎ−１段のシフトレジスタをカットオフするように第Ｎ−１段のシフトレジスタにフィードバックするとともに、該第Ｎ＋１段のシフトレジスタのトリガ信号とするように第Ｎ＋１段のシフトレジスタに出力する。
また、図９に示すように、各段のシフトレジスタについて、第１のクロック信号ＣＬＫ及び第２のクロック信号ＣＬＫＢは周期的に交替に用いられる。具体的に、第Ｎ段のシフトレジスタのクロック信号端でクロック信号ＣＬＫを受信し、第Ｎ−１段と第Ｎ＋１段のシフトレジスタのクロック信号端でクロック信号ＣＬＫＢを受信する。よって、第Ｎ段のシフトレジスタに用いられるクロック信号と第Ｎ−１段と第Ｎ＋１段のシフトレジスタに用いられるクロック信号の位相はまったく逆であり、すなわち、位相差は１８０度である。
なお、クロック信号端が第１のクロック信号端と第２のクロック信号端を含んだ場合、各段のシフトレジスタについて、クロック信号ＣＬＫ及びクロック信号ＣＬＫＢも周期的に交替に用いられる。第Ｎ段のシフトレジスタについて、第１のクロック信号端でクロック信号ＣＬＫを受信し、第２のクロック信号端でクロック信号ＣＬＫＢを受信する。第Ｎ−１段と第Ｎ＋１段のシフトレジスタについて、第１のクロック信号端でクロック信号ＣＬＫＢを受信し、第２のクロック信号端でクロック信号ＣＬＫを受信する。
【００５１】
図２を組み合わせて、各段のシフトレジスタは、３つの薄膜トランジスタ、１つの蓄積容量、１つのリセットモジュール、１つのフィードバック受信モジュール及び対応する入・出力端を備え、具体的に、
ゲート電極及びソース電極が一緒に接続され、かつ上段のトリガ信号端ｉｎｐｕｔ（ｎ）に接続され、ドレイン電極がプルアップノードとしての第１のノードＰＵに接続され、上段のトリガ信号端ｉｎｐｕｔ（ｎ）からの高レベル信号を受信するとき、シフトレジスタを動作し始めるものであり、上段のシフトレジスタ（即ち、第ｎ−１段のシフトレジスタ）の本段出力端Ｏｕｔｐｕｔ（ｎ−１）が高レベルを出力するとき、上段のトリガ信号端ｉｎｐｕｔ（ｎ）が高レベル信号を受信する第１の薄膜トランジスタＭ１と、ゲート電極が第１のノードＰＵに接続され、ソース電極がクロック信号端に接続され、ドレイン電極が本段出力端Ｏｕｔｐｕｔ（ｎ）接続にされ、本段のシフトレジスタ（即ち、第ｎ段のシフトレジスタ）に対応する１行のゲートラインをオンするように駆動するため、本段出力端Ｏｕｔｐｕｔ（ｎ）に高レベルを出力するものである第２の薄膜トランジスタＭ２と、ゲート電極が第１のノードＰＵに接続され、ソース電極がクロック信号端に接続され、ドレイン電極が下段のトリガ信号端ｉｎｐｕｔ（ｎ＋１）に接続され、下段のシフトレジスタを動作し始めるように制御するように下段のシフトレジスタ（即ち、第ｎ＋１段のシフトレジスタ）にトリガ信号を提供するものである第３の薄膜トランジスタＭ３と、第１のノードＰＵと本段出力端Ｏｕｔｐｕｔ（ｎ）との間に接続される電気容量Ｃ１と、プルダウンノードとしての第２のノードＰＬ、クロック信号端および低レベル信号端Ｖｓｓの間に接続され、本段の出力が完了した後、第２の薄膜トランジスタＭ２のソース電極に高レベルを印加してゲート電極に低レベルを印加するものであるリセットモジュール１と、第１のノードＰＵ、低レベル信号端Ｖｓｓ及び本段出力端Ｏｕｔｐｕｔ（ｎ）の間に接続され、かつ下段のフィードバック信号端Ｒｅｓｅｔ（ｎ＋１）に接続され、第１のノードＰＵ及び本段出力端Ｏｕｔｐｕｔ（ｎ）のレベルをプルダウンするように下段のフィードバック信号を受信するものフィードバック受信モジュール２と、を備える。
【００５２】
また、本発明の他の実施例に係るゲートラインドライバによって、図２及び図３の説明を組み合わせて分かるように、第Ｎ段のシフトレジスタの出力Ｏｕｔｐｕｔ（ｎ）は、第Ｎ−１段のシフトレジスタをオフするように第Ｎ−１段のシフトレジスタにフィードバックする（即ち、下段のフィードバック信号端Ｒｅｓｅｔ（ｎ−１）とする）とともに、第Ｎ段のシフトレジスタの下段のトリガ信号端ｉｎｐｕｔ（ｎ＋１）は、該第Ｎ＋１段のシフトレジスタのトリガ信号とするように第Ｎ＋１段のシフトレジスタに出力する。
【００５３】
以上のように、本発明の他の実施例に係るゲートラインドライバにおける各段のシフトレジスタは、第３の薄膜トランジスタＭ３を有しなく、第２の薄膜トランジスタＭ２のドレイン電極に接続する本段出力端Ｏｕｔｐｕｔ（ｎ）を、直接に下段のトリガ信号端ｉｎｐｕｔ（ｎ＋１）とする。第３の薄膜トランジスタＭ３を備えない以外に、該シフトレジスタの操作は、本発明の実施例に係るゲートラインドライバのシフトレジスタの操作と同じであり、ここで贅言しない。
【００５４】
本発明の実施例に係るゲートラインドライバでは、１つの薄膜トランジスタに電圧をずっと印加すると、該薄膜トランジスタのゲート絶縁層に電子を形成して累積しやすくて、該薄膜トランジスタの閾値電圧シフトが生じてしまうため、薄膜トランジスタのソース電極に高レベルを印加し、ゲート電極に低レベルを印加することで、トンネル効果及び量子力学の原理によって、該薄膜トランジスタのゲート絶縁層に形成して累積される電子を、バリヤーを貫通して薄膜トランジスタのソース電極まで移動することができ、各行のゲートラインに対応するシフトレジスタ内の薄膜トランジスタの閾値電圧シフトが低減され、最終的にシフトレジスタ回路を正常に動作することができ、シフトレジスタ動作の安定性が向上され、シフトレジスタの動作寿命が延長された。
【００５５】
ここで、本実施例に係るゲートラインドライバにおけるシフトレジスタと、上記シフトレジスタに係る実施例におけるシフトレジスタとは、機能及び構造が同じであるので、同じ技術的課題を解決でき、同じ予期効果を図れる。
【００５６】
本発明は、表示機器であって、画素アレイ及び上記ゲートラインドライバを備える。
【００５７】
以上は液晶ディスプレイという技術分野で本発明の実施例を説明したが、本発明の実施例はこれに限らず、他の画素アレイに基づく表示技術分野、例えば、ＡＭＯＬＥＤ（アクティブマトリクス式有機ＥＬ）等にも用いられる。
【００５８】
以上は本発明の具体的な実施形態に過ぎず、本発明の保護範囲を限定するものではない。本発明に開示された技術的範囲内に、当業者が容易に想到し得る変更や取替は、いずれも本発明の保護範囲内に入る。従って、本発明の保護範囲は請求項に記載の保護範囲を基準すべきである。
【図３】
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【図４】
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【図１】
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【図２】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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