【手続補正書】
【提出日】平成22年8月6日(2010.8.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリ回路を有し、
前記メモリ回路は、
第１のワード配線及び第２のワード配線を有し、
第１のビット配線及び第２のビット配線を有し、前記第１のビット配線は前記第１のワード配線及び前記第２のワード配線と交差し、前記第２のビット配線は前記第１のワード配線及び前記第２のワード配線と交差し、
第１のラッチ回路及び第２のラッチ回路を有し、
第１のプリチャージ回路及び第２のプリチャージ回路を有し、
第１のバッファ及び第２のバッファを有し、
第１のメモリ出力配線及び第２のメモリ出力配線を有し、
前記第１のワード配線と前記第１のビット配線との交差部近傍、前記第１のワード配線と前記第２のビット配線との交差部近傍、前記第２のワード配線と前記第１のビット配線との交差部近傍、前記第２のワード配線と前記第２のビット配線との交差部近傍のうち、前記第１のワード配線と前記第１のビット配線との交差部近傍にトランジスタを選択的に設け、当該トランジスタのゲート電極は前記第１のワード配線に電気的に接続され、ソース電極は前記第１のビット配線に電気的に接続され、ドレイン電極は接地され、
前記第１のビット配線の出力側に前記第１のラッチ回路、前記第１のプリチャージ回路が順に電気的に接続され、前記第１のビット配線の出力端には前記第１のバッファの入力端子が電気的に接続され、前記第１のバッファの出力端子には前記第１のメモリ出力配線が電気的に接続され、
前記第２のビット配線の出力側に前記第２のラッチ回路、前記第２のプリチャージ回路が順に電気的に接続され、前記第２のビット配線の出力端には前記第２のバッファの入力端子が電気的に接続され、前記第２のバッファの出力端子には前記第２のメモリ出力配線が電気的に接続され、
前記第１のラッチ回路は２つのインバータを有し、一方のインバータの入力端子及び他方のインバータの出力端子には前記第１のビット配線が電気的に接続され、前記一方のインバータの出力端子には前記他方のインバータの入力端子が電気的に接続され、
前記第２のラッチ回路は２つのインバータを有し、一方のインバータの入力端子及び他方のインバータの出力端子には前記第２のビット配線が電気的に接続され、前記一方のインバータの出力端子には前記他方のインバータの入力端子が電気的に接続され、
前記第１のプリチャージ回路はトランジスタからなり、当該トランジスタのゲート電極はプリチャージ配線に電気的に接続され、ソース電極は電源配線に電気的に接続され、ドレイン電極は前記第１のビット配線に電気的に接続され、
前記第２のプリチャージ回路はトランジスタからなり、当該トランジスタのゲート電極は前記プリチャージ配線に電気的に接続され、ソース電極は前記電源配線に電気的に接続され、ドレイン電極は前記第２のビット配線に電気的に接続されている、
ことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記メモリ回路からのデータの読み出しは、第１のプリチャージ信号期間、第１のワード信号期間、第１のデータ保持期間、第２のプリチャージ信号期間、第２のワード信号期間及び第２のデータ保持期間からなり、
前記第１のプリチャージ信号期間では、
前記プリチャージ配線の電位をローにすることにより、
前記第１のプリチャージ回路の前記トランジスタがオンになり、当該トランジスタを介して前記第１のビット配線に前記電源配線から電荷が供給されて前記第１のビット配線の電位がハイとなり、
前記第２のプリチャージ回路の前記トランジスタがオンになり、当該トランジスタを介して前記第２のビット配線に前記電源配線から電荷が供給されて前記第２のビット配線の電位がハイとなり、
前記第１のラッチ回路により前記第１のビット配線の電位は保持され、
前記第２のラッチ回路により前記第２のビット配線の電位は保持され、
前記第１のワード信号期間では、
前記プリチャージ配線の電位をハイにし、前記第１のワード配線の電位をハイにすることにより、
前記第１のプリチャージ回路の前記トランジスタ及び前記第２のプリチャージ回路の前記トランジスタがともにオフし、
前記第１のワード配線と前記第１のビット配線との交差部近傍にある前記トランジスタがオンになり、当該トランジスタの前記ドレイン電極の接地電位が前記第１のビット配線に印加されて前記第１のビット配線の電位はローになり、前記第１のバッファを介して前記第１のメモリ出力配線からロー信号として出力され、
前記第２のビット配線の電位はハイのままであり、前記第２のバッファを介して前記第２のメモリ出力配線からハイ信号として出力され、
前記第１のデータ保持期間では、
前記第１のビット配線の電位は前記第１のラッチ回路によって保持されて前記第１のメモリ出力配線の電位はローの状態を保持し、
前記第２のビット配線の電位は前記第２のラッチ回路によって保持されて前記第２のメモリ出力配線の電位はハイの状態を保持し、
前記第２のプリチャージ信号期間では、
前記プリチャージ配線の電位をローとすることにより、
前記第１のプリチャージ回路の前記トランジスタがオンになり、当該トランジスタを介して前記第１のビット配線に前記電源配線から電荷が供給されて前記第１のビット配線の電位がハイとなり、
前記第２のプリチャージ回路の前記トランジスタがオンになり、当該トランジスタを介して前記第２のビット配線に前記電源配線から電荷が供給されて前記第２のビット配線の電位がハイとなり、
前記第１のラッチ回路により前記第１のビット配線の電位は保持され、
前記第２のラッチ回路により前記第２のビット配線の電位は保持され、
前記第２のワード信号期間では、
前記プリチャージ配線の電位をハイにし、前記第２のワード配線の電位をハイにすることにより、
前記第１のプリチャージ回路の前記トランジスタ及び前記第２のプリチャージ回路の前記トランジスタがともにオフし、
前記第１のビット配線の電位はハイのままであり、前記第１のビット配線の電位が前記第１のバッファを介して前記第１のメモリ出力配線からハイ信号として出力され、
前記第１のビット配線の電位はハイのままであり、前記第２のビット配線の電位が前記第２のバッファを介して前記第２のメモリ出力配線からハイ信号として出力され、
前記第２のデータ保持期間では、
前記第１のビット配線の電位は前記第１のラッチ回路によって保持されて前記第１のメモリ出力配線の電位はハイの状態を保持し、
前記第２のビット配線の電位は前記第２のラッチ回路によって保持されて前記第２のメモリ出力配線の電位はハイの状態を保持する、
ことを特徴とする半導体装置。
【請求項３】
メモリ回路を有し、
前記メモリ回路は、
第１のワード配線及び第２のワード配線を有し、
第１のビット配線及び第２のビット配線を有し、前記第１のビット配線は前記第１のワード配線及び前記第２のワード配線と交差し、前記第２のビット配線は前記第１のワード配線及び前記第２のワード配線と交差し、
第１のラッチ回路及び第２のラッチ回路を有し、
第１のプリチャージ回路及び第２のプリチャージ回路を有し、
第１のインバータ及び第２のインバータを有し、
第１のメモリ出力配線及び第２のメモリ出力配線を有し、
前記第１のワード配線と前記第１のビット配線との交差部近傍、前記第１のワード配線と前記第２のビット配線との交差部近傍、前記第２のワード配線と前記第１のビット配線との交差部近傍、前記第２のワード配線と前記第２のビット配線との交差部近傍のうち、前記第１のワード配線と前記第１のビット配線との交差部近傍にトランジスタを選択的に設け、当該トランジスタのゲート電極は前記第１のワード配線に電気的に接続され、ソース電極は前記第１のビット配線に電気的に接続され、ドレイン電極は接地され、
前記第１のビット配線の出力側に前記第１のラッチ回路、前記第１のプリチャージ回路が順に電気的に接続され、前記第１のビット配線の出力端には前記第１のバッファの入力端子が電気的に接続され、前記第１のインバータの出力端子には前記第１のメモリ出力配線が電気的に接続され、
前記第２のビット配線の出力側に前記第２のラッチ回路、前記第２のプリチャージ回路が順に電気的に接続され、前記第２のビット配線の出力端には前記第２のバッファの入力端子が電気的に接続され、前記第２のインバータの出力端子には前記第２のメモリ出力配線が電気的に接続され、
前記第１のラッチ回路は２つのインバータを有し、一方のインバータの入力端子及び他方のインバータの出力端子には前記第１のビット配線が電気的に接続され、前記一方のインバータの出力端子には前記他方のインバータの入力端子が電気的に接続され、
前記第２のラッチ回路は２つのインバータを有し、一方のインバータの入力端子及び他方のインバータの出力端子には前記第２のビット配線が電気的に接続され、前記一方のインバータの出力端子には前記他方のインバータの入力端子が電気的に接続され、
前記第１のプリチャージ回路はトランジスタからなり、当該トランジスタのゲート電極はプリチャージ配線に電気的に接続され、ソース電極は電源配線に電気的に接続され、ドレイン電極は前記第１のビット配線に電気的に接続され、
前記第２のプリチャージ回路はトランジスタからなり、当該トランジスタのゲート電極は前記プリチャージ配線に電気的に接続され、ソース電極は前記電源配線に電気的に接続され、ドレイン電極は前記第２のビット配線に電気的に接続されている、
ことを特徴とする半導体装置。
【請求項４】
請求項３において、
前記メモリ回路からのデータの読み出しは、第１のプリチャージ信号期間、第１のワード信号期間、第１のデータ保持期間、第２のプリチャージ信号期間、第２のワード信号期間及び第２のデータ保持期間からなり、
前記第１のプリチャージ信号期間では、
前記プリチャージ配線の電位をローにすることにより、
前記第１のプリチャージ回路の前記トランジスタがオンになり、当該トランジスタを介して前記第１のビット配線に前記電源配線から電荷が供給されて前記第１のビット配線の電位がハイとなり、
前記第２のプリチャージ回路の前記トランジスタがオンになり、当該トランジスタを介して前記第２のビット配線に前記電源配線から電荷が供給されて前記第２のビット配線の電位がハイとなり、
前記第１のラッチ回路により前記第１のビット配線の電位は保持され、
前記第２のラッチ回路により前記第２のビット配線の電位は保持され、
前記第１のワード信号期間では、
前記プリチャージ配線の電位をハイにし、前記第１のワード配線の電位をハイにすることにより、
前記第１のプリチャージ回路の前記トランジスタ及び前記第２のプリチャージ回路の前記トランジスタがともにオフし、
前記第１のワード配線と前記第１のビット配線との交差部近傍にある前記トランジスタがオンになり、当該トランジスタの前記ドレイン電極の接地電位が前記第１のビット配線に印加されて前記第１のビット配線の電位はローになり、前記第１のインバータを介して前記第１のメモリ出力配線からハイ信号として出力され、
前記第２のビット配線の電位はハイのままであり、前記第２のインバータを介して前記第２のメモリ出力配線からロー信号として出力され、
前記第１のデータ保持期間では、
前記第１のビット配線の電位は前記第１のラッチ回路によって保持されて前記第１のメモリ出力配線の電位はハイの状態を保持し、
前記第２のビット配線の電位は前記第２のラッチ回路によって保持されて前記第２のメモリ出力配線の電位はローの状態を保持し、
前記第２のプリチャージ信号期間では、
前記プリチャージ配線の電位をローとすることにより、
前記第１のプリチャージ回路の前記トランジスタがオンになり、当該トランジスタを介して前記第１のビット配線に前記電源配線から電荷が供給されて前記第１のビット配線の電位がハイとなり、
前記第２のプリチャージ回路の前記トランジスタがオンになり、当該トランジスタを介して前記第２のビット配線に前記電源配線から電荷が供給されて前記第２のビット配線の電位がハイとなり、
前記第１のラッチ回路により前記第１のビット配線の電位は保持され、
前記第２のラッチ回路により前記第２のビット配線の電位は保持され、
前記第２のワード信号期間では、
前記プリチャージ配線の電位をハイにし、前記第２のワード配線の電位をハイにすることにより、
前記第１のプリチャージ回路の前記トランジスタ及び前記第２のプリチャージ回路の前記トランジスタがともにオフし、
前記第１のビット配線の電位はハイのままであり、前記第１のビット配線の電位が前記第１のインバータを介して前記第１のメモリ出力配線からロー信号として出力され、
前記第２のビット配線の電位はハイのままであり、前記第２のビット配線の電位が前記第２のインバータを介して前記第２のメモリ出力配線からロー信号として出力され、
前記第２のデータ保持期間では、
前記第１のビット配線の電位は前記第１のラッチ回路によって保持されて前記第１のメモリ出力配線の電位はローの状態を保持し、
前記第２のビット配線の電位は前記第２のラッチ回路によって保持されて前記第２のメモリ出力配線の電位はローの状態を保持する、
ことを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか一において、
前記第１のワード配線と前記第２のビット配線との交差部近傍、前記第２のワード配線と前記第１のビット配線との交差部近傍、前記第２のワード配線と前記第２のビット配線との交差部近傍に、それぞれトランジスタが配置され、
前記それぞれのトランジスタのゲート電極は前記第１のワード配線及び前記第２のワード配線とは接続されていないことを特徴とする半導体装置。
【請求項６】
メモリ回路を有し、
前記メモリ回路は、
第１のワード配線及び第２のワード配線を有し、
第１のビット配線及び第２のビット配線を有し、前記第１のビット配線は前記第１のワード配線及び前記第２のワード配線と交差し、前記第２のビット配線は前記第１のワード配線及び前記第２のワード配線と交差し、
第１のラッチ回路及び第２のラッチ回路を有し、
第１のプリチャージ回路及び第２のプリチャージ回路を有し、
第１のバッファ及び第２のバッファを有し、
第１のメモリ出力配線及び第２のメモリ出力配線を有し、
前記第１のワード配線と前記第１のビット配線との交差部近傍、前記第１のワード配線と前記第２のビット配線との交差部近傍、前記第２のワード配線と前記第１のビット配線との交差部近傍、前記第２のワード配線と前記第２のビット配線との交差部近傍のうち、前記第２のワード配線と前記第１のビット配線との交差部近傍に第１のメモリトランジスタを、前記第２のワード配線と前記第２のビット配線との交差部近傍に第２のメモリトランジスタを選択的に設け、
第１のメモリトランジスタ及び第２のメモリトランジスタはそれぞれ制御ゲート電極、浮遊ゲート電極を有し、
前記第１のメモリトランジスタの前記制御ゲート電極は前記第２のワード配線に電気的に接続され、ソース電極は前記第１のビット配線に電気的に接続され、ドレイン電極は接地され、
前記第２のメモリトランジスタの前記制御ゲート電極は前記第２のワード配線に電気的に接続され、ソース電極は前記第２のビット配線に電気的に接続され、ドレイン電極は接地され、
前記第１のビット配線の出力側に前記第１のラッチ回路、前記第１のプリチャージ回路が順に電気的に接続され、前記第１のビット配線の出力端には前記第１のバッファの入力端子が電気的に接続され、前記第１のバッファの出力端子には前記第１のメモリ出力配線が電気的に接続され、
前記第２のビット配線の出力側に前記第２のラッチ回路、前記第２のプリチャージ回路が順に電気的に接続され、前記第２のビット配線の出力端には前記第２のバッファの入力端子が電気的に接続され、前記第２のバッファの出力端子には前記第２のメモリ出力配線が電気的に接続され、
前記第１のラッチ回路は２つのインバータを有し、一方のインバータの入力端子及び他方のインバータの出力端子には前記第１のビット配線が電気的に接続され、前記一方のインバータの出力端子には前記他方のインバータの入力端子が電気的に接続され、
前記第２のラッチ回路は２つのインバータを有し、一方のインバータの入力端子及び他方のインバータの出力端子には前記第２のビット配線が電気的に接続され、前記一方のインバータの出力端子には前記他方のインバータの入力端子が電気的に接続され、
前記第１のプリチャージ回路はトランジスタからなり、当該トランジスタのゲート電極はプリチャージ配線に電気的に接続され、ソース電極は電源配線に電気的に接続され、ドレイン電極は前記第１のビット配線に電気的に接続され、
前記第２のプリチャージ回路はトランジスタからなり、当該トランジスタのゲート電極は前記プリチャージ配線に電気的に接続され、ソース電極は前記電源配線に電気的に接続され、ドレイン電極は前記第２のビット配線に電気的に接続されている、
ことを特徴とする半導体装置。
【請求項７】
請求項６において、
前記第１のメモリトランジスタにデータ”ハイ”を書き込み、前記第２のメモリトランジスタにデータ”ロー”を書き込む動作は、
前記第２のワード配線に高電位を印加し、前記第１のビット配線に高電位を印加するとともに前記第２のビット配線の電位を接地電位にすることにより、
前記第１のメモリトランジスタの前記浮遊ゲート電極に電荷を蓄積することにより、前記第１のメモリトランジスタの前記制御ゲート電極のしきい値電圧を高電位にしてデータ”ハイ”を記憶させ、
前記第２のメモリトランジスタの前記浮遊ゲート電極には電荷を蓄積させないことにより、前記第２のメモリトランジスタの前記制御ゲート電極のしきい値電圧を変化させないでデータ”ロー”を記憶させる、
ことによって行うことを特徴とする半導体装置。
【請求項８】
請求項７において、
前記第１のメモリトランジスタに記憶させたデータの消去は、
前記第１のメモリトランジスタの前記ドレイン電極を開放し、前記制御ゲート電極を接地させ、前記ソース電極に高電圧を印加することによって行われることを特徴とする半導体装置。
【請求項９】
請求項７において、
前記メモリ回路からのデータの読み出しは、
前記プリチャージ配線の電位をローにすることにより、
前記第１のプリチャージ回路の前記トランジスタがオンになり、当該トランジスタを介して前記第１のビット配線に前記電源配線から電荷が供給されて前記第１のビット配線の電位がハイとなり、
前記第２のプリチャージ回路の前記トランジスタがオンになり、当該トランジスタを介して前記第２のビット配線に前記電源配線から電荷が供給されて前記第２のビット配線の電位がハイとなり、
前記第１のラッチ回路により前記第１のビット配線の電位は保持され、
前記第２のラッチ回路により前記第２のビット配線の電位は保持され、
前記プリチャージ配線の電位をハイにし、前記第２のワード配線の電位をハイにすることにより、
前記第１のプリチャージ回路の前記トランジスタ及び前記第２のプリチャージ回路の前記トランジスタがともにオフし、
前記第１のメモリトランジスタはオンせず、前記第１のビット配線の電位はハイのままであり、前記第１のバッファを介して前記第１のメモリ出力配線からハイ信号として出力され、
前記第２のトランジスタがオンになり、当該第２のトランジスタの前記ドレイン電極の接地電位が前記第２のビット配線に印加されて前記第２のビット配線の電位はローになり、前記第２のバッファを介して前記第２のメモリ出力配線からロー信号として出力される、
ことを特徴とする半導体装置。