【手続補正書】
【提出日】平成22年2月25日(2010.2.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
絶縁性を有する表面上に設けられた電気回路、および前記電気回路に電気的に接続された構造体を有し、
前記電気回路は、ゲート電極と、前記ゲート電極上に第１の半導体層を有する半導体素子を有し、
前記構造体は、第２の半導体層と、空間部分とを有し、前記構造体の空間部分は前記表面および前記第２の半導体層の間に設けられ、
前記第２の半導体層は、多結晶シリコンを有する層であることを特徴とするマイクロマシン。
【請求項２】
絶縁性を有する表面上に設けられた電気回路、および前記電気回路に電気的に接続された構造体を有し、
前記電気回路は、２つのゲート電極と、前記２つのゲート電極に挟まれた第１の半導体層を有する半導体素子を有し、
前記構造体は、第２の半導体層と、空間部分とを有し、前記構造体の空間部分は、前記表面および前記第２の半導体層の間に設けられ、
前記第２の半導体層は、多結晶シリコンを有する層であることを特徴とするマイクロマシン。
【請求項３】
請求項１または２において、
前記多結晶シリコンを有する層は、多結晶シリコンと非晶質シリコンとの積層構造を有することを特徴とするマイクロマシン。
【請求項４】
請求項１または２において、
前記多結晶シリコンを有する層は、多結晶シリコン、非晶質シリコン、またはシリコンと金属の化合物のいずれか二つ以上の層を積層した積層構造を有することを特徴とするマイクロマシン。
【請求項５】
請求項１または２において、
前記多結晶シリコンを有する層は、結晶成長の方向が異なる多結晶シリコンを積層した積層構造を有することを特徴とするマイクロマシン。
【請求項６】
請求項１または２において、
前記多結晶シリコンを有する層は、部分的に結晶構造が異なる領域を有することを特徴とするマイクロマシン。
【請求項７】
請求項１または２において、
前記多結晶シリコンを有する層は、金属を用いて熱結晶化された、または金属を用いてレーザ結晶化された多結晶シリコンを有することを特徴とするマイクロマシン。
【請求項８】
請求項１乃至７のいずれか１項において、
前記表面に対向する対向基板を有し、
前記対向基板には、保護層または導電層が設けられていることを特徴とするマイクロマシン。
【請求項９】
請求項１乃至７のいずれか１項において、
前記表面に対向する対向基板を有し、
前記対向基板には、前記構造体が設けられていない領域と対向する部分に保護層が設けられていることを特徴とするマイクロマシン。
【請求項１０】
基板上に、第１の導電層、および前記第１の導電層上の第１の犠牲層を形成し、
導電性を有する膜を成膜し、所定の形状に加工して、ゲート電極、および前記第１の犠牲層上の第２の犠牲層を形成し、
前記ゲート電極上に第１の絶縁層を形成し、
シリコンを有する膜を成膜し、所定の形状に加工することで、前記第１の絶縁層を介して前記ゲート電極上に半導体層を、前記第２の犠牲層上に構造層を、それぞれ、形成し、
前記第１の犠牲層の一部および前記第２の犠牲層を除去することを特徴とするマイクロマシンの作製方法。
【請求項１１】
基板上に、第１の導電層、および前記第１の導電層上に積層された第１の犠牲層を形成し、
導電性を有する膜を成膜し、所定の形状に加工して、ゲート電極、および前記第１の犠牲層上の第２の犠牲層を形成し、
前記ゲート電極上に第１の絶縁層を形成し、
シリコンを有する膜を成膜し、所定の形状に加工することで、前記第１の絶縁層を介して前記ゲート電極上に半導体層を、前記第２の犠牲層上に構造層を、それぞれ、形成し、
前記半導体層および前記構造層上に第２の絶縁層を形成し、
前記第２の絶縁層上に第２の導電層を形成し、前記第２の絶縁層の一部を除去して、前記第１の犠牲層および前記第２の犠牲層の一部を露出させ、
前記第１の犠牲層の一部および前記第２の犠牲層を除去することを特徴とするマイクロマシンの作製方法。
【請求項１２】
請求項１０または１１において、
前記シリコンを有する膜は、金属を用いて熱結晶化、または金属を用いてレーザ結晶化されたことを特徴とするマイクロマシンの作製方法。
【請求項１３】
請求項１０乃至１２のいずれか１項において、
前記基板と対向するように、第３の導電層が形成された対向基板を貼り合わせることを特徴とするマイクロマシンの作製方法。
【請求項１４】
基板上に、第１の導電層、および前記第１の導電層上の第１の犠牲層を形成し、
導電性を有する膜を成膜し、所定の形状に加工することで、ゲート電極と、前記第１の犠牲層上に第２の犠牲層とを、それぞれ、形成し、
前記ゲート電極上に第１の絶縁層を形成し、
シリコンを有する膜を成膜し、所定の形状に加工することで、前記第１の絶縁層を介して前記ゲート電極上に半導体層を、前記第２の犠牲層上に構造層を、それぞれ、形成し、
導電性を有する膜を成膜し、所定の形状に加工することで、前記半導体層および前記構造層上に、それぞれ、第２の導電層を形成し、
前記第１の犠牲層の一部および前記第２の犠牲層を除去することを特徴とするマイクロマシンの作製方法。
【請求項１５】
基板上に、第１の導電層および第１の犠牲層を積層して形成し、
導電性を有する膜を成膜し、所定の形状に加工することで、ゲート電極と、前記第１の犠牲層上に第２の犠牲層とを、それぞれ、形成し、
前記ゲート電極上に第１の絶縁層を形成し、
シリコンを有する膜を成膜し、所定の形状に加工することで、前記第１の絶縁層を介して前記ゲート電極上に半導体層を、前記第２の犠牲層上に構造層を、それぞれ、形成し、
導電性を有する膜を成膜し、所定の形状に加工することで、前記半導体層および前記構造層上に、それぞれ、第２の導電層を形成し、
前記第２の導電層上に第２の絶縁層を形成し、
前記第２の絶縁層上に第３の導電層を形成し、
前記第２の絶縁層の一部を除去して、前記第１の犠牲層および前記第２の犠牲層の一部を露出させ、
前記第１の犠牲層の一部および前記第２の犠牲層を除去することを特徴とするマイクロマシンの作製方法。
【請求項１６】
請求項１４または１５において、
前記半導体層は、非晶質半導体もしくは微結晶を有する半導体、および、不純物を添加した半導体との積層であることを特徴とするマイクロマシンの作製方法。
【請求項１７】
基板上に、第１の導電層および第１のゲート電極を形成し、
前記第１のゲート電極上に第１の絶縁層を形成し、
前記第１の導電層上と、前記第１の絶縁層を介して前記第１のゲート電極上とに、それぞれ、半導体層を形成し、
前記第１のゲート電極上の半導体層上に第２の絶縁層を形成し、
導電性を有する膜を成膜し、所定の形状に加工することで、前記第１の導電層上の半導体層上に第２の導電層を、前記第１のゲート電極上の半導体層上に第２のゲート電極を、それぞれ、形成し、
前記第１の導電層の一部、または前記第２の導電層の一部もしくは全部を除去することを特徴とするマイクロマシンの作製方法。
【請求項１８】
基板上に、第１の導電層および第１のゲート電極を形成し、
前記第１のゲート電極上に第１の絶縁層を形成し、
前記第１の導電層上と、前記第１の絶縁層を介して前記第１のゲート電極上とに、それぞれ、半導体層を形成し、
前記第１のゲート電極上の半導体層上に第２の絶縁層を形成し、
導電性を有する膜を成膜し、所定の形状に加工することで、前記第１の導電層上の半導体層上に第２の導電層を、前記第１のゲート電極上の半導体層上に第２のゲート電極を、それぞれ、形成し、
前記第１の導電層上の半導体層を除去することを特徴とするマイクロマシンの作製方法。
【請求項１９】
基板上に、第１の導電層および第１のゲート電極を形成し、
前記第１のゲート電極上に第１の絶縁層を形成し、
前記第１の導電層上と、前記第１の絶縁層を介して前記第１のゲート電極上とに、それぞれ、半導体層を形成し、
前記第１のゲート電極上の半導体層上に第２の絶縁層を形成し、
導電性を有する膜を成膜し、所定の形状に加工することで、前記第１の導電層上の半導体層上に第２の導電層を、前記第１のゲート電極上の半導体層上に第２のゲート電極を、それぞれ、形成し、
前記第２の導電層および前記第２のゲート電極上に、第３の絶縁層を形成し、
前記第３の絶縁層上に第３の導電層を形成し、
前記第３の絶縁層の一部を除去し、前記第１の導電層または前記第２の導電層の一部を露出させ、
前記第１の導電層または前記第２の導電層の一部もしくは全部を除去することを特徴とするマイクロマシンの作製方法。
【請求項２０】
基板上に、第１の導電層および第１のゲート電極を形成し、
前記第１のゲート電極上に第１の絶縁層を形成し、
前記第１の導電層上と、前記第１の絶縁層を介して前記第１のゲート電極上とに、それぞれ、半導体層を形成し、
前記第１のゲート電極上の半導体層上に第２の絶縁層を形成し、
導電性を有する膜を成膜し、所定の形状に加工することで、前記第１の導電層上の半導体層上に第２の導電層を、前記第１のゲート電極上の半導体層上に第２のゲート電極を、それぞれ、形成し、
前記第２の導電層および前記第２のゲート電極上に、第３の絶縁層を形成し、
前記第３の絶縁層上に第３の導電層を形成し、
前記第３の絶縁層の一部を除去し、前記第１の導電層上の半導体層の一部を露出させ、
前記第１の導電層上の半導体層を除去することを特徴とするマイクロマシンの作製方法。