(57)【要約】【課題】  十分なリフレッシュ機能を確保しつつ、メモリ制御の簡素化を図りうる半導体記憶装置及び半導体集積回路装置を提供する。【解決手段】  半導体記憶装置のロウ制御回路１００は、内部クロックを生成するクロック発振器として発振器１１０を備え、内部クロックに同期して、リフレッシュ要求信号ＲＦＲＱを生成するリフレッシュ要求信号ＲＦＲＱ生成回路としてＤフリップフロップ１８１を備え、リフレッシュ制御回路として、遅延回路１８２，ＮＡＮＤゲート１８４，ＡＮＤゲート１８２，Ｄフリップフロップ１８５，遅延回路１８８，ＡＮＤゲート１８９及びＯＲゲート１９０を備えている。リフレッシュ要求信号ＲＦＲＱ及びアクティブ信号ＡＣＴを用いることにより、外部リフレッシュ指令と切り離して、ＤＲＡＭ内部で内部リフレッシュを行なう。【選択図】        図２
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【特許請求の範囲】
【請求項１】
キャパシタ及びトランジスタを有するメモリセルの複数個を行列状に配置してなるメモリセルアレイと、上記メモリセルアレイの行方向に配置された複数のメモリセルに接続される複数のワード線と、上記メモリセルアレイの列方向に配置された複数のメモリセルに接続される複数のビット線と、外部からの信号によって上記メモリセルに対するリード・ライトが可能に構成された半導体記憶装置において、
発振クロックを生成するクロック発振器と、
上記発振クロックに基づいて、リフレッシュ要求信号を生成するリフレッシュ要求信号生成回路と、
外部からのアクセス要求信号に応答して、リフレッシュ開始可能区間を示す開始時期検知信号を生成する開始時期検知信号生成回路と、
上記リフレッシュ要求信号と上記開始時期検知信号とに基づいて、内部リフレッシュ動作を行なうためのリフレッシュ用内部ロウ制御信号を生成するリフレッシュ用内部ロウ制御信号生成回路と
を備えている，半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
上記リフレッシュ用内部ロウ制御信号生成回路は、上記リフレッシュ要求信号を遅延させる遅延回路を備えていて、上記遅延回路による遅延時間を経た後に上記リフレッシュ用内部ロウ制御信号を生成する，半導体記憶装置。
【請求項３】
請求項１記載の半導体記憶装置において、
リフレッシュ実行回数のカウント値に基づいてリフレッシュイネーブル信号を生成するリフレッシュイネーブル信号生成回路をさらに備え、
上記リフレッシュ要求信号生成回路は、上記リフレッシュイネーブル信号に応答して、上記リフレッシュイネーブル信号が第１の論理レベルのときに上記リフレッシュ要求信号を生成し、リフレッシュイネーブル信号が第２の論理レベルのときはリフレッシュ要求信号を生成しない，半導体記憶装置。
【請求項４】
請求項３記載の半導体記憶装置において、
内部リフレッシュ周期を計測するリフレッシュ周期計測回路をさらに備え、
上記リフレッシュイネーブル信号生成回路は、各内部リフレッシュ周期の先頭で上記リフレッシュイネーブル信号を第１の論理レベルにし、内部リフレッシュ回数のカウントを開始し、内部リフレッシュ回数が所定回数に達すると上記リフレッシュイネーブル信号を第２の論理レベルにする，半導体記憶装置。
【請求項５】
請求項４記載の半導体記憶装置において、
各内部リフレッシュ周期の先頭で、前回の内部リフレッシュ周期において内部リフレッシュが所定回数実行されたかをチェックして、所定回数実行されなかった場合に、エラーフラグを出力するエラーフラグ出力回路をさらに備えている，半導体記憶装置。
【請求項６】
請求項５記載の半導体記憶装置において、
上記エラーフラグ出力回路は、各内部リフレッシュ周期の先頭で、以前のいずれかの内部リフレッシュ周期において、１度でも内部リフレッシュが所定回数実行されなかった場合には、上記エラーフラグをエラー状態にセットして、その状態を保持する，半導体記憶装置。
【請求項７】
請求項１〜６のうちいずれか１つに記載の半導体記憶装置において、
上記メモリセルに対するリード・ライトを、リード・ライトサイクルの先頭から１回の内部リフレッシュ処理時間以上遅延させて開始するリード・ライトタイミング制御回路をさらに備えている，半導体記憶装置。
【請求項８】
請求項７記載の半導体記憶装置において、
上記開始時期検知信号生成回路は、上記リード・ライトの処理と上記開始時期検知信号に基づいて行われる内部リフレッシュ動作とが重ならないようなタイミングで、上記開始時期検知信号を生成する，半導体記憶装置。
【請求項９】
請求項８記載の半導体記憶装置において、
上記開始時期検知信号生成回路は、リード・ライトサイクルの終了時に上記開始時期検知信号を活性化し、次のリード・ライトサイクルの開始時に所定の遅延時間を経て上記開始時期検知信号を非活性化する，半導体記憶装置。
【請求項１０】
請求項１〜６のうちいずれか１つに記載の半導体記憶装置において、
外部からのリフレッシュ停止信号を入力として、上記リフレッシュ停止信号がアクティブレベルの時に内部リフレッシュを停止する，半導体記憶装置。
【請求項１１】
請求項１〜６のうちいずれか１つに記載の半導体記憶装置において、
検査時には、外部からの検査用リフレッシュ指令に従ってリフレッシュを行なう，半導体記憶装置。
【請求項１２】
請求項１１記載の半導体記憶装置において、
検査時には、上記リフレッシュ停止信号をアクティブレベルにして、内部リフレッシュを停止状態にして、外部からの検査用リフレッシュ指令に従ってリフレッシュを行なう，半導体記憶装置。
【請求項１３】
請求項１〜６のうちいずれか１つに記載の半導体記憶装置において、
内部リフレッシュ動作を停止するための内部ロウ制御リセット信号の生成を、上記リフレッシュ用内部ロウ制御信号の活性化から、遅延回路による所定の遅延時間を経て行なう，半導体記憶装置。
【請求項１４】
請求項１〜６のうちいずれか１つに記載の半導体記憶装置において、
リフレッシュ要求信号に応答して内部リフレッシュを開始する時に、内部ロウアドレスを外部アドレスからリフレッシュアドレスに切り替えた後一定時間が経過したときに、内部リフレッシュが開始される，半導体記憶装置。
【請求項１５】
請求項１〜６のうちいずれか１つに記載の半導体記憶装置において、
外部クロックに同期して外部から入力されるロウ制御信号に基づいて、ワード線をアクティブにしてメモリセルのデータを読み出し、センスアンプで増幅する動作を制御するためのリード・ライト用内部ロウ制御信号を生成し、上記外部クロックに同期して上記ロウ制御信号の供給に続いて外部から供給されるコラム制御信号がアクティブの時は、上記リード・ライト用内部ロウ制御信号の非活性化を、上記センスアンプのデータをデータ線に転送するための転送ゲートイネーブル信号の活性化から第１の所定遅延時間後に行ない、上記コラム制御信号が非アクティブのときは、リード・ライト用内部ロウ制御信号の非活性化を、上記リード・ライト用内部ロウ制御信号の活性化から第２の所定遅延時間後に行なう，半導体記憶装置。
【請求項１６】
請求項１５記載の半導体記憶装置において、
上記コラム制御信号が非アクティブのときは、メモリセルのデータをセンスアンプで増幅を開始して、所定時間後に上記リード・ライト用内部ロウ制御信号を非アクティブにする，半導体記憶装置。
【請求項１７】
キャパシタ及びトランジスタを有するメモリセルの複数個を行列状に配置してなるメモリセルアレイと、上記メモリセルアレイの行方向に配置された複数のメモリセルに接続される複数のワード線と、上記メモリセルアレイの列方向に配置された複数のメモリセルに接続される複数のビット線と、外部からの信号によって上記メモリセルに対するリード・ライトと内部リフレッシュとが可能に構成された半導体記憶装置において、
内部リフレッシュ周期を計測するリフレッシュ周期計測回路と、内部リフレッシュを実行した回数をカウントするカウンタ回路とを有するリフレッシュ回路とを備えている，半導体記憶装置。
【請求項１８】
請求項１７記載の半導体記憶装置において、
上記リフレッシュ回路は、上記カウンタ回路の出力に応答して、内部リフレッシュ周期が終了した時点で、内部リフレッシュ周期において内部リフレッシュが所定回数以上実行されなかった場合に、エラーフラグを出力する，半導体記憶装置。
【請求項１９】
請求項１７記載の半導体記憶装置において、
上記リフレッシュ回路は、上記カウンタ回路のカウント値が最大値になった時点から内部リフレッシュ周期が終了する時点までリフレッシュを止める，半導体記憶装置。
【請求項２０】
メモリ部と、ロジック部とを備えた半導体集積回路装置であって、
上記メモリ部は、
キャパシタ及びトランジスタを有するメモリセルの複数個を行列状に配置してなるメモリセルアレイと、
上記メモリセルアレイの行方向に配置された複数のメモリセルに接続される複数のワード線と、
上記メモリセルアレイの列方向に配置された複数のメモリセルに接続される複数のビット線と、
発振クロックを生成するクロック発振器と、
上記発振クロックに基づいて、リフレッシュ要求信号を生成するリフレッシュ要求信号生成回路と、
上記ロジック部からのアクセス要求信号に応答して、リフレッシュ開始可能区間を示す開始時期検知信号を生成する開始時期検知信号生成回路と、
上記リフレッシュ要求信号と上記開始時期検知信号とに基づいて、内部リフレッシュ動作を行なうためのリフレッシュ用内部ロウ制御信号を生成するリフレッシュ用内部ロウ制御信号生成回路とを備え、
上記ロジック部は、上記メモリセルに対するリード・ライトを指令する機能を有している，半導体集積回路装置。
【請求項２１】
請求項２０記載の半導体集積回路装置において、
上記メモリ部は、リフレッシュ実行回数のカウント値に基づいてリフレッシュイネーブル信号を生成するリフレッシュイネーブル信号生成回路をさらに備え、
上記リフレッシュ要求信号生成回路は、上記リフレッシュイネーブル信号に応答して、上記リフレッシュイネーブル信号が第１の論理レベルのときに上記リフレッシュ要求信号を生成し、リフレッシュイネーブル信号が第２の論理レベルのときはリフレッシュ要求信号を生成しない，半導体集積回路装置。
【請求項２２】
請求項２１記載の半導体集積回路装置において、
上記メモリ部は、内部リフレッシュ周期を計測するリフレッシュ周期計測回路をさらに備え、
上記リフレッシュイネーブル信号生成回路は、各内部リフレッシュ周期の先頭で上記リフレッシュイネーブル信号を第１の論理レベルにし、内部リフレッシュ回数のカウントを開始し、内部リフレッシュ回数が所定回数に達すると上記リフレッシュイネーブル信号を第２の論理レベルにする，半導体集積回路装置。
【請求項２３】
請求項２０記載の半導体集積回路装置において、
上記メモリ部は、
リフレッシュ回数をカウントするカウンタ回路と、
上記カウンタ回路の出力に応答して、内部リフレッシュ周期が終了した時点で、内部リフレッシュ周期において内部リフレッシュが所定回数以上実行されなかった場合に、エラーフラグを出力するエラーフラグ出力回路とをさらに備え、
上記ロジック部は、上記エラーフラグを受けたとき、上記メモリ部に格納されているデータのうちエラーフラグを受けた後に書き込まれたデータしか読み出さないように、上記メモリ部を制御する，半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データを保持するためのリフレッシュが必要なメモリセルを備えた半導体記憶装置及び半導体集積回路装置に関するものである。
【背景技術】
【０００２】
ＤＲＡＭは、メモリセルのデータを保持するために、リフレッシュ動作が必要である。特許文献１に開示されたＤＲＡＭでは、外部からのリフレッシュ要求信号によってリフレッシュを行なうオートリフレッシュ動作と、ＤＲＡＭをセルフリフレッシュモードに設定することによって内部のタイマを用いてリフレッシュを行なうセルフリフレッシュ動作が可能となっている。
【０００３】
オートリフレッシュの場合は、リード・ライト動作の合間に、一定周期毎に所定回数のリフレッシュ動作を行なうよう、外部でリフレッシュ要求信号を生成してＤＲＡＭに供給しなければならない。
【０００４】
セルフリフレッシュの場合は、内部のタイマに基づいてＤＲＡＭのリフレッシュ動作を開始するので、外部で個々のリフレッシュ動作のためのタイミング信号を生成する必要はなくなるが、セルフリフレッシュモードに設定している期間は、外部からのリード・ライトアクセスができなくなる。
【０００５】
また、特許文献２には、外部からのリード・ライト要求がないことを検知して、ＤＲＡＭ内部でリフレッシュ制御信号を生成して自動的にリフレッシュを行なう技術が開示されている。さらに、所定周期内に必要な回数だけ内部リフレッシュ動作が行われたならば、それ以上のリフレッシュ動作を行わないように制御して消費電力を節約する技術も開発されている。
【０００６】
特許文献３には、外部からリード・ライト動作が指示されると、そのリード・ライトサイクル内で、実際のリード・ライト処理の前にリフレッシュ動作を行なうＤＲＡＭが開示されている。このＤＲＡＭによれば、外部でリフレッシュ要求信号を生成し、リード・ライト動作を中断してリフレッシュ動作を挿入する必要がなくなり、データ転送レートを高くすることができる。
【特許文献１】特開平１１−３３９４６８号公報（第５−第９頁、図３）
【特許文献２】特開２００１−２１００７４号公報（第６−第１５頁、図３）
【特許文献３】特開２００２−１７５６９１号公報（第６−１２頁、図４）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献１に開示されたＤＲＡＭでは、リード・ライト動作を行ないながらメモリセルのデータを保持するためには、外部でリフレッシュ要求を生成しなければならない。そのリフレッシュ要求の生成は、リード・ライト動作の合間に挿入しなければならない。しかも、一定周期ごとに所定回数のリフレッシュ動作が行われるようにしなければならず、外部からのメモリ制御が複雑になる。
【０００８】
一方、特許文献２に開示されたＤＲＡＭでは、リード・ライト動作の間に、リード・ライト動作要求のないサイクル（ＮＯＰサイクル）が十分な頻度で存在する場合は、外部でリフレッシュ要求を生成する必要もなく、内部でリフレッシュ動作が行われ、メモリセルのデータが保持される。しかし、リード・ライト動作要求が連続し、ＮＯＰサイクルの数が少なくなり、一定周期ごとに所定回数のリフレッシュ動作を行なうために必要な数に達しなくなると、データを保持することができなくなってしまう。
【０００９】
特許文献３のＤＲＡＭでは、外部からリフレッシュ動作を行わなくても、内部でリード・ライト動作の処理の前に挿入されるリフレッシュ動作によってメモリセルのデータを保持することができ、しかも、リード・ライトアクセス要求がＮＯＰを挟まずに連続している場合でも確実にリフレッシュ動作が実行されるが、リード・ライト動作を頻繁に実行すると、リフレッシュ動作も頻繁に実行されることになり、消費電力が大きくなる。
【００１０】
本発明は、外部から複雑な制御を行なう必要がなく、外部からのアクセス要求が頻繁に生じる場合でも必要かつ十分な回数のリフレッシュ動作を確実に実行し、揮発性のメモリセルのデータを保持する半導体記憶装置及び半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の第１の半導体記憶装置は、メモリセルアレイ，ワード線，ビット線などを備えた半導体記憶装置であって、発振クロックを生成するクロック発振器と、発振クロックに基づいて、リフレッシュ要求信号を生成するリフレッシュ要求信号生成回路と、外部からのアクセス要求信号に応答して、リフレッシュ開始可能区間を示す開始時期検知信号を生成する開始時期検知信号生成回路と、リフレッシュ要求信号と開始時期検知信号とに基づいて、内部リフレッシュ動作を行なうためのリフレッシュ用内部ロウ制御信号を生成するリフレッシュ用内部ロウ制御信号生成回路とを備えている。
【００１２】
これにより、メモリ内部で内部リフレッシュ開始可能区間を設定し、自動的に内部リフレッシュを行なうことができるため、メモリ外部からの複雑なリフレッシュ制御を不要にすることができる。
【００１３】
リフレッシュ用内部ロウ制御信号生成回路は、リフレッシュ要求信号を遅延させる遅延回路による遅延時間を経た後にリフレッシュ用内部ロウ制御信号を生成することにより、たとえばリフレッシュ要求信号の生成時に半導体記憶装置がプリチャージ動作中という状態が生じても、遅延回路によってリフレッシュ動作の開始を遅らせて、プリチャージ動作が終了した後にリフレッシュ動作を開始することができ、内部動作タイミングの競合に起因する誤動作を回避することができる。
【００１４】
リフレッシュ実行回数のカウント値に基づいてリフレッシュイネーブル信号を生成するリフレッシュイネーブル信号生成回路をさらに備え、リフレッシュ要求信号生成回路は、リフレッシュイネーブル信号に応答して、リフレッシュイネーブル信号が第１の論理レベルのときにリフレッシュ要求信号を生成し、第２の論理レベルのときはリフレッシュ要求信号を生成しないことにより、内部リフレッシュ周期での内部リフレッシュ回数を、メモリセルのデータ保持に必要な回数に制限することができ、内部リフレッシュ時の電流を削減することができる。
【００１５】
エラーフラグをモニターして、内部リフレッシュが所定回数実行されたかどうか、或いは内部リフレッシュが所定回数実行されないエラーが起きたかどうかをチェックすることが好ましい。
【００１６】
メモリセルに対するリード・ライトを、リード・ライトサイクルの先頭から１回の内部リフレッシュ処理時間以上遅延させて開始することにより、リード・ライト要求を受け付けてリード・ライトサイクルが開始してから実際にリード・ライト処理を行なうまでの間に内部リフレッシュを挿入することが可能となり、この間に内部リフレッシュが実行されるように、リフレッシュ開始可能区間を示す開始時期検知信号を生成すればよいことになる。
【００１７】
開始時期検知信号生成回路は、リード・ライト処理と内部リフレッシュ動作とが重ならないようなタイミングで開始時期検知信号を生成することにより、内部リフレッシュ動作とリード・ライト動作との競合による誤動作が起きないようにすることができる。
【００１８】
その場合、開始時期検知信号生成回路によって、リード・ライトサイクル終了時に開始時期検知信号を活性化し、次のリード・ライトサイクルの開始時に所定の遅延時間を経て非活性化することにより、遅延時間と実際にリード・ライトサイクルを開始するまでの遅延時間との関係を適切に設定することが可能になり、リード・ライト処理と内部リフレッシュ動作とが重ならないようなタイミングで、容易に開始時期検知信号を生成することができる。
【００１９】
外部からのリフレッシュ停止信号を入力として、リフレッシュ停止信号がアクティブレベルの時に内部リフレッシュを停止することにより、内部リフレッシュが必要ない時は、外部からのリフレッシュ停止信号に応答して内部リフレッシュを停止させることができ、電流削減を図ることができる。
【００２０】
検査時には、外部からの検査用リフレッシュ指令に従ってリフレッシュを行なうことにより、リフレッシュ動作の周波数特性評価などの詳細なリフレッシュ評価ができるようになった。
【００２１】
また、検査時には、リフレッシュ停止信号をアクティブレベルにして、内部リフレッシュを停止状態にして、外部からの検査用リフレッシュ指令に従ってリフレッシュを行なうことにより、検査時の外部からの指令によるリフレッシュ時に、内部リフレッシュを停止させてリフレッシュ検査ができる。
【００２２】
内部リフレッシュ動作を停止するための内部ロウ制御リセット信号の生成を、上記リフレッシュ用内部ロウ制御信号の活性化から、遅延回路による所定の遅延時間を経て行なうことにより、内部リフレッシュ動作期間を、半導体記憶装置の内部で最適な値にすることができる。
【００２３】
内部リフレッシュ要求に応答して内部リフレッシュを開始する時に、内部ロウアドレスを外部アドレスからリフレッシュアドレスに切り替えた後一定時間が経過したときに、内部リフレッシュが開始されることにより、内部リフレッシュ動作の開始前に内部ロウアドレスを確定し、ワード線の多重選択によるデータ破壊を防止することができる。
【００２４】
ロウ制御信号に基づいてワード線をアクティブにしてメモリセルのデータを読み出し、リード・ライト用内部ロウ制御信号を生成し、コラム制御信号がアクティブの時は、リード・ライト用内部ロウ制御信号の非活性化を転送ゲートイネーブル信号の活性化から第１の所定遅延時間後に行ない、コラム制御信号が非アクティブのときは、リード・ライト用内部ロウ制御信号の非活性化をリード・ライト用内部ロウ制御信号の活性化から第２の所定遅延時間後に行なうことにより、ワード線，センスアンプ等の動作時間の最適化を図ることができる。
【００２５】
コラム制御信号が非アクティブのときは、メモリセルのデータをセンスアンプで増幅を開始して、一定時間後にワード線を非アクティブにすることが好ましい。
【００２６】
本発明の第２の半導体記憶装置は、メモリセルアレイ，ワード線，ビット線などを備えた半導体記憶装置であって、内部リフレッシュ周期を計測するリフレッシュ周期計測回路と、内部リフレッシュを実行した回数をカウントするカウンタ回路とを備えている。
【００２７】
これにより、リフレッシュ実行回数をカウントして、所定回数になるとリフレッシュを停止することが可能になるので、一定周期でのリフレッシュ回数を、メモリセルのデータ保持に必要な回数に制限することができ、リフレッシュ時の電流を削減することができる。
【００２８】
その場合、内部リフレッシュ周期が終了した時点で、内部リフレッシュ周期において内部リフレッシュが所定回数以上実行されなかった場合に、エラーフラグを出力することにより、エラー出力をモニターすることで、リフレッシュが所定回数（メモリセルのデータ保持に必要な回数）実行されたかどうかをチェックができる。
【００２９】
本発明の半導体集積回路装置は、上述のようなメモリ部と、ロジック部とを備えており、メモリ部において内部リフレッシュが可能に構成されているので、システムＬＳＩなどにおけるロジック部の構成を簡素化することができる。
【００３０】
その場合、メモリ部において、内部リフレッシュ周期において内部リフレッシュが所定回数以上実行されなかった場合に、エラーフラグを出力し、ロジック部は、エラーフラグを受けたとき、メモリ部に格納されているデータのうちエラーフラグを受けた後に書き込まれたデータしか読み出さないことにより、誤読み出しを防止することができる。
【発明の効果】
【００３１】
本発明の半導体記憶装置又は半導体集積回路装置により、メモリ内部でリフレッシュ開始可能区間を検出し、自動的にリフレッシュを行なうことができるため、メモリ外部よりのリフレッシュを不要にでき、従来多くの設計工数が必要であった、メモリ外部例えばロジック部におけるリフレッシュ制御の簡素化を図ることができる。
【発明を実施するための最良の形態】
【００３２】
（第１の実施形態）
−全体構成−
図１は、第１の実施形態に係る半導体記憶装置の構造を簡略化して示すブロック回路図である。同図に示すように、本実施形態の半導体記憶装置は、メモリセルを行列状に配置してなるメモリセルアレイと、メモリセルアレイの行方向に沿って延びるワード線，メモリセルアレイの列方向に沿って延びるビット線，メモリセルから読み出された信号を増幅するセンスアンプなどを有するメモリコア部３００と、ワード線の選択・非選択などを制御するロウ制御回路１００と、ビット線の選択・非選択などを制御するコラム制御回路２００とを備えている。
【００３３】
ロウ制御回路１００には、ロウ制御信号ＮＲＡＳと、コラム制御信号ＮＣＡＳと、リフレッシュ停止信号ＲＦＨＬＴと、テスト用リフレッシュ信号ＲＦＴＳＴと、外部ロウアドレスＥＸＴ＿Ｒ＿ＡＤＤと、外部クロックＣＬＫとが入力される。ロウ制御回路１００においては、ロウプリデコード信号Ｒ＿ＰＤと、反転センスアンプイネーブル信号／ＳＥＮとが生成され、これらの信号はメモリコア部３００に送られる。
【００３４】
コラム制御回路２００には、外部クロックＣＬＫと、外部コラムアドレスＥＸＴ＿Ｃ＿ＡＤＤと、ライトイネーブルＮＷＥとが入力される。コラム制御回路２００は、転送ゲートイネーブル信号ＴＧＥＮ，データ選択信号ＤＳＥＬ及び８ビットのライトイネーブル信号ＷＥ（７：０）を生成し、これらの信号をメモリコア部３００やロウ制御回路１００に転送する。
【００３５】
メモリコア部３００には、上述のロウ制御回路１００，コラム制御回路２００から送られる信号に加えて、外部クロックＣＬＫが入力される。
【００３６】
−ロウ制御回路の構成−
図２は、第１の実施形態に係る半導体記憶装置中のロウ制御回路１００の構成を示す回路図である。同図に示すように、ロウ制御回路１００は、内部リフレッシュ要求信号ＲＦＲＱを生成するためのリフレッシュ要求制御回路１２０と、内部ロウアドレスＩＮＴ＿Ｒ＿ＡＤＤ信号を生成するためのロウアドレス生成回路１６０と、外部クロックＣＬＫ，ロウ制御信号ＮＲＡＳ，コラム制御信号ＮＣＡＳ，転送ゲートイネーブル信号ＴＧＥＮ及び内部ロウ制御リセット信号ＩＲＡＳＲＳＴ（後述する）を受けて、アクティブ信号ＡＣＴとリード・ライト用内部ロウ制御信号ＲＷＩＲＡＳとを生成するリード・ライト用内部ロウ制御信号生成回路１３０と、これら以外の各種回路要素とを備えている。
【００３７】
リフレッシュ要求制御回路１２０は、発振器１１０からの発振クロックＯＳＣと外部からのリフレッシュ停止信号ＲＦＨＬＴとを受けて、基準クロックＲＯＳＣを生成するＡＮＤゲート１２６と、ＡＮＤゲート１２６から出力される基準クロックＲＯＳＣを受けて、カウンタ最上位ビットＣＮＴ＿ＭＳＢに基づいて、リセット信号／ＲＦＲＳＴを出力する周期カウンタ１２１と、リフレッシュ回数をカウントするとともに、リフレッシュイネーブル信号／ＲＦＥＮを生成するリフレッシュ回数カウンタ１２２と、周期カウンタ１２１の出力を反転するためのインバータ１２７と、リフレッシュ回数カウンタ１２２の出力を反転するためのインバータ１２８と、各インバータ１２８，１２７の出力をそれぞれＤ端子，ＣＫ端子に受けるＤフリップフロップ１２３と、Ｄフリップフロップ１２３の出力をＣＫ端子に受けるＤフリップフロップ１２４とを備えている。
【００３８】
図３は、リード・ライト用内部ロウ制御信号生成回路１３０の構成を示す回路図である。同図に示すように、リード・ライト用内部ロウ制御信号生成回路１３０は、ＮＲＡＳを反転するためのインバータ１３１と、ＮＣＡＳを反転するためのインバータ１３２と、インバータ１３１の出力をＤ端子に、外部クロックＣＬＫをＣＫ端子にそれぞれ受けて信号ＲＡＣＦ０を出力するＤフリップフロップ１３３と、信号ＲＡＣＦ０をＤ端子に、外部クロックＣＬＫをＣＫ端子にそれぞれ受けて信号ＲＡＣＦ１を出力するＤフリップフロップ１３４と、信号ＲＡＣＦ０を遅延させるための遅延回路１３５と、遅延回路１３５の出力と信号ＲＡＣＦ１とのＯＲ演算を行なってアクティブ信号ＡＣＴを出力するＯＲゲート１３６と、電源電圧ＶＤＤをＤ端子に、信号ＲＡＣＦ１をＣＫ端子にそれぞれ受けて、リード・ライト用内部ロウ制御信号ＲＷＩＲＡＳを出力するＤフリップフロップ１３７と、インバータ１３２の出力と信号ＲＡＣＦ０とのＡＮＤ演算を行なうＡＮＤゲート１３８と、ＡＮＤゲート１３８の出力とインバータ１３１の出力との各反転信号のＡＮＤ演算を行なうためのＡＮＤゲート１３９と、ＡＮＤゲート１３９の出力をＤ端子に、外部クロックＣＬＫをＣＫ端子にそれぞれ受けるＤフリップフロップ１４０と、転送ゲートイネーブル信号ＴＧＥＮを遅延させるための遅延回路１４１と、遅延回路１４１の出力を反転するためのインバータ１４３と、インバータ１４３の出力を遅延させるための遅延回路１４４と、遅延回路１４１，１４４の各出力のＡＮＤ演算を行なうＡＮＤゲート１４５と、信号ＲＡＣＦ０を反転するためのインバータ１４２と、インバータ１４２の出力とＡＮＤゲート１４５の出力とのＡＮＤ演算を行なうＡＮＤゲート１４６と、ＡＮＤゲート１４６の出力と内部ロウ制御リセット信号ＩＲＡＳＲＳＴとを選択して、いずれか一方の信号をＤフリップフロップ１３７のＲ端子に送るセレクタ１４７とを備えている。
【００３９】
以上の構成によって、リード・ライト用内部ロウ制御信号生成回路１３０は、ロウ制御信号ＮＲＡＳ（本実施形態ではＬアクティブ）が外部からのアクセスを要求するアクセス要求信号として外部クロックＣＬＫに同期して入力され、これに応答して、アクティブ信号ＡＣＴを内部リフレッシュ動作の開始が可能な区間を示す開始時期検知信号として生成するとともに、内部でリード・ライト処理を実行するためのリード・ライト用内部ロウ制御信号ＲＷＩＲＡＳを活性化する。さらに、それに続いて外部クロックＣＬＫに同期して入力され、外部からコラムアクセス動作を制御するコラム制御信号ＮＣＡＳ（本実施形態ではＬアクティブ）が入力される（アクティブになる）と、セレクタ１４７によってＡＮＤゲート１４６の出力が選択され、転送ゲートイネーブル信号ＴＧＥＮから遅延回路１４１等による遅延時間を経て、リード・ライト用内部ロウ制御信号ＲＷＩＲＡＳが非活性化される。コラム制御信号ＮＣＡＳが非アクティブの場合は、セレクタ１４７は、内部ロウ制御リセット信号ＩＲＡＳＲＳＴを選択し、図２に示される内部ロウ制御信号ＩＲＡＳの生成から遅延回路１９４，１９５，１９２等による遅延時間を経て、リード・ライト用内部ロウ制御信号ＲＷＩＲＡＳが非活性化される。
【００４０】
なお、本実施形態では、以上説明したように、リード・ライト用内部ロウ制御信号生成回路と一体化された回路でアクティブ信号ＡＣＴを生成する構成としているが、リフレッシュ開始可能区間を示す開始時期検知信号を生成する開始時期検知信号生成回路としては、これに限らず、種々の変形が可能である。
【００４１】
また、ロウ制御回路１００には、外部からのテスト用リフレッシュ信号ＲＦＴＳＴをＤ端子に、外部クロックＣＬＫをＣＫ端子にそれぞれ受けるＤフリップフロップ１８０と、リフレッシュ要求制御回路１２０（リフレッシュ回数カウンタ１２２）から出力されるリフレッシュイネーブル信号／ＲＦＥＮを制御端子（ＬＨ端子）に、電源電圧ＶＤＤをＤ端子に、基準クロックＲＯＳＣをＣＫ端子に、リフレッシュフラグＲＦＦＬＧをＲ端子にそれぞれ受けて、リフレッシュ要求信号ＲＦＲＱを出力するＤフリップフロップ１８１と、リフレッシュ要求信号ＲＦＲＱをある時間遅延させるための遅延回路１８２と、リード・ライト用内部ロウ制御信号生成回路１３０から出力されるアクティブ信号ＡＣＴを反転するためのインバータ１８３と、遅延回路１８２の出力とインバータ１８３の出力とのＡＮＤ演算を行なってリフレッシュクロックＲＦＣＫを生成するＡＮＤゲート１８４と、Ｄ端子に電源電圧ＶＤＤを、ＣＫ端子にリフレッシュクロックＲＦＣＫを、Ｒ端子に内部ロウ制御リセット信号ＩＲＡＳＲＳＴをそれぞれ受けて、リフレッシュフラグＲＦＦＬＧを出力するＤフリップフロップ１８５と、Ｄフリップフロップ１８５から出力されるリフレッシュフラグＲＦＦＬＧを遅延させるための遅延回路１８８と、遅延回路１８８の出力とリフレッシュフラグＲＦＦＬＧとのＡＮＤ演算を行なってリフレッシュ用内部ロウ制御信号ＲＦＩＲＡＳを出力するＡＮＤゲート１９７と、リフレッシュ用内部ロウ制御信号ＲＦＩＲＡＳ，テスト用リフレッシュ信号ＲＦＴＳＴが入力されるフリップフロップ１８０の出力及びリード・ライト用内部ロウ制御信号ＲＷＩＲＡＳのＯＲ演算を行なって内部ロウ制御信号ＩＲＡＳを出力するＯＲゲート１９０と、内部ロウ制御信号ＩＲＡＳを遅延させるための遅延回路１９４，１９５と、各遅延回路１９４，１９５を経た内部ロウ制御信号ＩＲＡＳ同士のＡＮＤ演算を行なって、センスアンプイネーブル信号／ＳＥＮを出力するＡＮＤゲート１９６と、センスアンプイネーブル信号／ＳＥＮを反転させるためのインバータ１９１と、インバータ１９１の出力を遅延させるための遅延回路１９２と、インバータ１９１の出力と遅延回路１９２の出力とのＡＮＤ演算を行なって内部ロウ制御リセット信号ＩＲＡＳＲＳＴを出力するＡＮＤゲート１９３と、センスアンプイネーブル信号／ＳＥＮをＲ端子に、リフレッシュフラグＲＦＦＬＧをＳ端子にそれぞれ受けるセット・リセット回路１８７と、セット・リセット回路１８７の出力を反転してカウントクロックＣＮＴＣＫを出力するインバータ１８６とが設けられている。
【００４２】
ロウアドレス生成回路１６０は、外部クロックＣＬＫに同期して外部ロウアドレスＥＸＴ＿Ｒ＿ＡＤＤをラッチするためのラッチ１６１と、インバータ１８６から出力されるカウントクロックＣＮＴＣＫをカウントするためのカウンタ１６２と、Ｓ端子にセット・リセット回路１８７の出力を受けて、ラッチ１６１及びカウンタ１６２の各出力のいずれかを選択して内部ロウアドレスＩＮＴ＿Ｒ＿ＡＤＤとして出力するセレクタ１６３とを備えている。
【００４３】
さらに、ロウ制御回路１００には、ロウアドレス生成回路１６０のセレクタ１６３から出力される内部ロウアドレスＩＮＴ＿Ｒ＿ＡＤＤと、ＯＲゲート１９０から出力される内部ロウ制御信号ＩＲＡＳとを受けて、ロウプリデコード信号Ｒ＿ＰＤを生成するロ
ウプリデコーダ１７０が設けられている。
【００４４】
本実施形態では、図２に示す周期カウンタ１２１，リフレッシュ回数カウンタ１２２等を用いてリフレッシュ要求信号ＲＦＲＱを生成しているが、発振クロックに基づいてリフレッシュ要求信号を生成するリフレッシュ要求信号生成回路として、これに限らず、種々の変形が可能である。
【００４５】
また、本実施形態では、図２に示す遅延回路１８２，ＡＮＤゲート１８４，Ｄフリップフロップ１８５，遅延回路１８８，ＡＮＤゲート１９７等を用いてリフレッシュ用内部ロウ制御信号ＲＦＩＲＡＳを生成しているが、リフレッシュ要求信号とリフレッシュ開始可能区間を示す開始時期検知信号とに基づいてリフレッシュ用内部ロウ制御信号を生成するリフレッシュ用内部ロウ制御信号生成回路としては、これに限らず、種々の変形が可能である。
【００４６】
さらに、本実施形態では、図２に示す周期カウンタ１２１（リフレッシュ周期計測回路），リフレッシュ回数カウンタ１２２（リフレッシュイネーブル信号生成回路）を用いて、リフレッシュ周期を計測し、また、リフレッシュイネーブル信号／ＲＦＥＮを生成しているが、リフレッシュ周期計測回路，リフレッシュイネーブル信号生成回路としては、これに限らず、種々の変形が可能である。
【００４７】
図４は、第１の実施形態に係る半導体記憶装置（ＤＲＡＭ）のメモリコア部の構成を示す回路図である。同図に示すように、メモリコア部３００は、出力データをラッチするための出力データラッチ３０１と、出力データラッチ３０１にどのリードアンプＲＡからのデータを送るかを選択するための選択回路３０２と、入力データをラッチするための入力データラッチ３０３と、ロウデコーダ３０４と、各々多数のセンスアンプＳＡを配置してなるセンスアンプ列３０５，３０６，３０７，３０８と、各々多数のメモリセルＭＣを行列状に配置してなるメモリセルブロック３０９，３１０，３１１，３１２とを備えている。
【００４８】
ロウデコーダ３０４からは、各センスアンプ列３０５〜３０８中のスイッチングトランジスタの各ゲートに接続されるトランスファゲート配線ＴＧと、各メモリセルブロック３０９〜３１２中の各メモリセルＭＣの各ゲートに接続されるワード線ＷＬとが延びている。また、センスアンプＳＡと各メモリセルＭＣとはビット線ＢＬ，／ＢＬにより接続されている。各リードアンプＲＡと各センスアンプＳＡとはデータ線ＤＬにより接続されている。
【００４９】
書き込み動作時及び読み出し動作時に、ロウデコーダ３０４は、転送ゲートイネーブル信号ＴＧＥＮとロウプリデコード信号Ｒ＿ＰＤとを受けて、ワード線ＷＬ，トランスファゲート線ＴＧを選択する。書き込み動作時に、入力データは、外部クロックＣＬＫに同期して、入力データラッチ３０３から、ライトイネーブル信号ＷＥ（７：０）を制御信号として受けるスリーステートバッファやセンスアンプＳＡを経て、選択されたメモリセルＭＣに送られる。読み出し動作時に、リードアンプＲＡによって読み出されたメモリセルＭＣのデータは、データ選択信号ＤＳＥＬを制御信号として受ける選択回路３０２を経て、出力データラッチ３０１から出力データとして取り出される。
【００５０】
−リフレッシュ動作−
以下、リード・ライトサイクル中にＤＲＡＭ内部でリフレッシュを行なう場合について、図５のタイミングチャートや図２，図３を参照しながら説明する。
【００５１】
まず、時間ｔ１とｔ２の間で、発振器１１０の出力である発振クロックＯＳＣがＬレベルからＨレベルに立ち上がると、Ｄフリップフロップ１８１がＨレベルに設定され、リフレッシュ要求信号ＲＦＲＱがアクティブレベル（Ｈレベル）になり、すこし遅れて遅延回路１８２の出力がＨレベルになる。この時、時間ｔ１で入力されたロウ制御信号ＮＲＡＳに従ってＤＲＡＭがリード・ライトサイクル中のため、図３に示すＯＲゲート１３６の出力であるアクティブ信号ＡＣＴがＨレベル（リフレッシュ開始可能区間を示す開始時期検知信号が非活性）となり、ＡＮＤゲート１８４の出力であるリフレッシュクロックＲＦＣＫがＬレベルのままとなり、リフレッシュ要求は受け入れられない。
【００５２】
その後、時間ｔ３において、メモリセルのリード・ライトが終了しワード線（ＷＬ）電圧がＬレベルになり、アクティブ信号ＡＣＴがＬレベル（リフレッシュ開始可能区間を示す開始時期検知信号が活性）になるため、リフレッシュ要求が受け付けられて、Ｄフリップフロップ１８５の出力であるリフレッシュフラグＲＦＦＬＧがＨレベルになる。そして、Ｄフリップフロップ１８１のＲ端子に入力されるリフレッシュフラグＲＦＦＬＧがＨレベルになることにより、Ｄフリップフロップ１８１がリセットされ、すでに受け入れられたリフレッシュ要求信号ＲＦＲＱはＬレベルになる。
【００５３】
時間ｔ３と時間ｔ４との間において、リフレッシュフラグＲＦＦＬＧがＨになると、セット・リセット回路１８７の出力がＨになるので、セレクタ１６３はカウンタ１６２の出力を選択し、内部ロウアドレスＩＮＴ＿Ｒ＿ＡＤＤとしてリフレッシュカウンタの値を出力する。そして、遅延回路１８８により、リフレッシュフラグＲＦＦＬＧが、ロウプリデコーダ１７０がプリデコードするために必要な時間だけ遅延された後に、内部ロウ制御信号ＩＲＡＳがＨレベルになり、リフレッシュ用ロウ動作（ワード線を駆動する等の動作）が開始される。
【００５４】
その後、選択ワード線ＷＬにつながるメモリセルのデータがビット線ＢＬ，／ＢＬに出力されると、センスアンプイネーブル信号／ＳＥＮがＬレベルになり、そのデータがセンスアンプで増幅されて、遅延回路１９２でメモリセルの再書き込みに必要な時間だけ遅延された後に、内部ロウ制御信号ＩＲＡＳがＬレベルになり、リフレッシュ動作が停止される。そして、時間ｔ４においては、リフレッシュが終了し、リード・ライト用内部ロウ制御信号ＲＷＩＲＡＳがＨレベルになり、ライト動作が開始される。
【００５５】
−内部リフレッシュの動作−
次に、内部リフレッシュの全体動作について、図６のタイミングチャートを参照しながら説明する。
【００５６】
リフレッシュ周期の先頭となる時間ｔ１１において、周期カウンタ１２１により、基準クロックＲＯＳＣに従ってリフレッシュ周期のカウントが開始されるとともに、リフレッシュ回数カウンタ１２２がリセットされる。リフレッシュ回数カウンタ１２２がリセットされると、リフレッシュイネーブル信号／ＲＦＥＮはＬレベル（アクティブレベル）になる。リフレッシュイネーブル信号／ＲＦＥＮがＬレベルになると、Ｄフリップフロップ１８１の出力は基準クロックＲＯＳＣの立ち上がりでＨレベルになる。したがって、リフレッシュ要求信号ＲＦＲＱがアクティブレベルになり、リフレッシュフラグＲＦＦＬＧおよび内部ロウ制御信号ＩＲＡＳがＨレベルになり、リフレッシュ動作が繰り返し行われる。このように、基準クロックＲＯＳＣの立ち下がりに応答して、リフレッシュ要求信号ＲＦＲＱがアクティブレベルになったときに限り、リフレッシュ動作が行われる。そして、リフレッシュ回数カウンタ１２２により、リフレッシュフラグＲＦＦＬＧの立ち上がりでリフレッシュ回数がカウントされ、時間ｔ１２においてリフレッシュ回数がｍ回（リフレッシュの必要回数）に達すると、リフレッシュ回数カウンタ１２２により、リフレッシュイネーブル信号／ＲＦＥＮがＨレベル（非アクティブレベル）になり、リフレッシュ要求動作が停止される。その後、時間ｔ１３において、周期カウンタによりリフレッシュ周期がカウントされると、時間ｔ１１以降と同じ動作が繰り返し行なわれる。
【００５７】
なお、上記説明では、リフレッシュ回数カウンタ１２２のリセットを、図２に示すごとく、周期カウンタ１２１によって一定周期がカウントされるごとに行なっていたが、一定周期で所定リフレッシュ回数がカウントされるカウンタを設けて、このカウンタが所定リフレッシュ回数のカウント値になった時に、リフレッシュ回数カウンタ１２２をリセットして、リフレッシュ回数のカウントを開始するような構成にしても、本実施形態と同じ効果が得られる。
【００５８】
本実施形態の半導体記憶装置によると、以下のような効果を発揮することができる。
【００５９】
まず、ＤＲＡＭ内部において、図５の時間ｔ３〜ｔ４に示されるように、アクティブ信号ＡＣＴを用いてリフレッシュ開始可能区間を検出し、自動的にリフレッシュを行なうことができるため、メモリ外部からのリフレッシュ指令を不要にすることができ、従来多くの設計工数が必要であったメモリ外部におけるリフレッシュ制御をほぼ不要にすることができ、全体としてリフレッシュのための制御の簡素化を図ることができる。
【００６０】
また、本実施形態の半導体記憶装置は、内部リフレッシュ周期を計測する周期カウンタ１２１を備え、リフレッシュ回数カウンタ１２２は、図６のタイミングチャートに示されるように、各内部リフレッシュ周期の先頭でリフレッシュイネーブル信号／ＲＦＥＮを第１の論理レベル（Ｌレベル）にし、内部リフレッシュ回数のカウントを開始し、内部リフレッシュ回数が所定回数に達するとリフレッシュイネーブル信号／ＲＦＥＮを第２の論理レベル（Ｈレベル）にしている。そして、Ｄフリップフロップ１８１により、リフレッシュイネーブル信号／ＲＦＥＮがＬレベルのときにリフレッシュ要求信号ＲＦＲＱを生成し、Ｈレベルのときはリフレッシュ要求信号ＲＦＲＱを生成しない。したがって、内部リフレッシュ周期での内部リフレッシュ回数を、メモリセルのデータ保持に必要な回数に制限することができ、内部リフレッシュ時の電流を削減することができる。
【００６１】
また、Ｄフリップフロップ１２３により、各内部リフレッシュ周期の先頭で、前回の内部リフレッシュ周期において内部リフレッシュが所定回数実行されたかをチェックして、所定回数実行されなかった場合に、エラーフラグＥＦＬＧを出力している。これにより、リフレッシュが所定回数実行されたかどうかをチェックができる。
【００６２】
また、Ｄフリップフロップ１２３は、各内部リフレッシュ周期の先頭で、以前のいずれかの内部リフレッシュ周期において、１度でも内部リフレッシュが所定回数実行されなかった場合には、エラーフラグＥＦＬＧをエラー状態にセットして、その状態を保持している。これにより、エラーフラグＥＦＬＧをモニターすることで、リフレッシュが所定回数実行されないエラーが起きたかどうかをチェックすることができる。
【００６３】
また、Ｄフリップフロップ１３３，１３４により、メモリセルに対するリード・ライト処理を実行するためのリード・ライト用内部ロウ制御信号ＲＷＩＲＡＳを遅延させ、リード・ライトサイクルの先頭から１回の内部リフレッシュ処理時間以上遅延させてメモリセルに対するリード・ライト処理が行われるよう制御している。これにより、リード・ライト要求を受け付けてリード・ライトサイクルが開始してから実際にリード・ライト処理を行なうまでの間に内部リフレッシュ処理を挿入することが可能となり、この間に内部リフレッシュが実行されるように、アクティブ信号ＡＣＴをリフレッシュ開始可能区間を示す開始時期検知信号として生成すればよいことになる。
【００６４】
図２に示されるように、外部からのリフレッシュ停止信号ＲＦＨＬＴを入力として、リフレッシュ停止信号ＲＦＨＬＴがアクティブレベルの時に内部リフレッシュを停止している。これにより、内部リフレッシュを行なう必要がないときは、外部からのリフレッシュ停止信号ＲＦＨＬＴに応答して内部リフレッシュを停止させることができ、電流の削減を図ることができる。
【００６５】
また、図５には示されていないが、検査時には、外部からのテスト用リフレッシュ信号ＲＦＴＳＴに従ってリフレッシュを行なう。これにより、リフレッシュ動作の周波数特性評価などの詳細なリフレッシュ評価ができるようになった。
【００６６】
また、図５には示されていないが、検査時には、リフレッシュ停止信号ＲＦＨＬＴをアクティブレベルにして、内部リフレッシュを停止状態にして、外部からのテスト用リフレッシュ信号ＲＦＴＳＴに従ってリフレッシュを行なう。これにより、検査時の外部からの指令によるリフレッシュ時に、内部リフレッシュを停止させてリフレッシュ検査ができる。
【００６７】
リフレッシュ制御回路は、内部ロウ制御リセット信号ＩＲＡＳＲＳＴを内部リフレッシュ開始から所定時間後に出力するよう遅延させる遅延回路としての遅延回路１９４，１９５，１９２により、内部リフレッシュ動作期間を半導体記憶装置内部で最適な値に設定することができる。
【００６８】
また、遅延回路１８８により、リフレッシュフラグＲＦＦＬＧが遅延された後に、内部ロウ制御信号ＩＲＡＳがＨレベルになる。これにより、内部リフレッシュ動作の開始時に、リフレッシュ動作を開始する前にセレクタ１６３によるロウアドレスの選択を確実に完了することができ、ワード線の多重選択によるメモリセルのデータ破壊を防止することができる。
【００６９】
外部クロックＣＬＫに同期して外部から入力されるロウ制御信号ＮＲＡＳに基づいて、リード・ライト用内部ロウ制御信号ＲＷＩＲＡＳを生成し、続いて外部クロックＣＬＫに同期して外部から入力されるコラム制御信号ＮＣＡＳがアクティブのときは、リード・ライト用内部ロウ制御信号ＲＷＩＲＡＳの非活性化を、転送ゲートイネーブル信号ＴＧＥＮの活性化から遅延回路１４１等による遅延時間の後に行ない、コラム制御信号ＮＣＡＳが非アクティブのときは、リード・ライト用内部ロウ制御信号ＲＷＩＲＡＳの非活性化を、リードライト用内部ロウ制御信号ＲＷＩＲＡＳの活性化から遅延回路１９４，１９５，１９２等による遅延時間の後に行なうことにより、ワード線を駆動したりセンスアンプによる増幅を行ったりするロウアクセス制御に係る動作時間の最適化を図ることができる。
【００７０】
（第２の実施形態）
図７は、本発明の第２の実施形態に係る半導体集積回路装置の構成を概略的に示す図である。同図に示すように、本実施形態の半導体集積回路装置は、ＣＰＵや各種演算回路を有するＣＭＯＳデバイスからなるロジック部４００と、図１に示すような半導体記憶装置であるメモリ部５００（ＤＲＡＭ）とを備えている。図６に示す半導体集積回路装置において、メモリ部５００の構成は、第１の実施形態における図１〜図４に示す通りである。ロジック部４００には、ＣＰＵや多数の演算回路などが配置されている。
【００７１】
そして、ロジック部４００からメモリ部５００には、ロウ制御信号ＮＲＡＳ，コラム制御信号ＮＣＡＳ，ライトイネーブルＮＷＥ，外部ロウアドレスＥＸＴ＿Ｒ＿ＡＤＤ，外部コラムアドレスＥＸＴ＿Ｃ＿ＡＤＤ，入力データなどが送られる。これらの信号は、第１の実施形態で示したように、メモリ部５００のロウ制御部，コラム制御部に送られる。また、メモリ部５００からロジック部４００には、出力データやエラーフラグが送られる。
【００７２】
本実施形態においては、ロジック部４００は、エラーフラグを受けたとき（図６における時間ｔ１３参照）、メモリ部５００にデータを書き込むようにエラーフラグを受けた時点から後に、メモリ部５００にデータを書き直すように指令を送る。具体的には、例えばＮＲＡＳ＝Ｌ，ＮＣＡＳ＝Ｌ，ＮＷＥ＝Ｌにして、新しい入力データをメモリ部５００に書き込む。
【００７３】
そして、ロジック部４００でエラーフラグを受けた後は、エラーフラグを受けるまでに書き込まれたデータは読み出しを行わずに、ロジック部４００でエラーフラグを受けた後にメモリ部５００に書き込んだデータしか読み出しを行わない。
【００７４】
本実施形態の半導体集積回路装置によると、第１の実施形態において説明したように、メモリ部５００（ＤＲＡＭ）が、リフレッシュ用クロックを生成する機能を有しており、アクティブ信号ＡＣＴを用いてリフレッシュ開始可能区間を検出し、自動的にリフレッシュを行なうことができるため、ロジック部４００からのリフレッシュ指令を不要にすることができる。したがって、ロジック・メモリ混載型の半導体集積回路装置において、従来多くの設計工数が必要であったロジック部４００におけるリフレッシュ制御をほぼ不要にすることができ、ロジック部４００の構成の制御の簡素化を図ることができる。
【００７５】
また、本実施形態の半導体集積回路装置又は第１の実施形態の半導体記憶装置によると、ロジック部４００（メモリの外部）からのアクセス要求が頻繁に生じる場合でも、メモリ部５００の内部で必要かつ十分な回数のリフレッシュ動作を確実に実行することができる。特に、ロジック部４００でメモリ部５００からエラーフラグを受けたときには、エラーフラグを受けた後にメモリ部５００に書き込まれたデータしか読み出しを行わないことにより、誤読み出しを防止することができる。
【００７６】
−本発明の特殊な効果−
図８は、本発明において、メモリ部にロングページモードサイクルがある場合のリフレッシュ制御の例を示すタイミングチャートである。図８に示すように、ロングページモードサイクル（時間ｔ２１〜ｔ２２）中には、リフレッシュ要求が受け付けられないので、その間リフレッシュを行なうことができない。この例では、基準クロックＲＯＳＣのうちロングページモードサイクル中を除く，基準クロックＲＯＳＣの立ち上がり時間ｔ３１，ｔ３２，ｔ３３，ｔ３４に対してのみリフレッシュ要求が受け付けられて、リフレッシュ要求信号ＲＦＲＱがアクティブレベルになり（時間ｔ４１，ｔ４２，ｔ４３，ｔ４４）、リフレッシュフラグＲＦＦＬＧがＨレベルになり（時間ｔ５１，ｔ５２，ｔ５３，ｔ５４）、集中的にリフレッシュが行なわれる。つまり、内部リフレッシュ周期の先頭（時間ｔ７１）でリフレッシュイネーブル信号／ＲＦＥＮがＬレベル（アクティブレベル）になり、内部リフレッシュ回数のカウントが開始されて、内部リフレッシュ回数が所定回数に達すると、リフレッシュイネーブル信号／ＲＦＥＮがＨレベル（非アクティブレベル）になり（時間ｔ７２）、リフレッシュ要求動作が停止される。
【００７７】
このように、リフレッシュ周期中のロングページモードサイクル以外の時間においては、ＲＯＳＣのパルスの間隔でリフレッシュ要求が受け付けられるタイミングが存在するので、平均すると、リフレッシュ周期の間に必要回数のリフレッシュ要求が受け付けられることになる。
【００７８】
それに対し、等間隔でリフレッシュ要求がされ、それに応答してリフレッシュが行なわれる構造（いわゆる分散型）の場合には、ロングページモードサイクルの間、リフレッシュが要求が受け付けられないと、必要回数のリフレッシュを行なうことができないおそれがある。
【００７９】
本発明では  内部リフレッシュ周期を計測するリフレッシュ周期計測回路である周期カウンタ１２１により、各内部リフレッシュ周期の先頭（時間ｔ７１）でリフレッシュイネーブル信号／ＲＦＥＮをアクティブレベルにし、内部リフレッシュ回数のカウントを開始して、内部リフレッシュ回数が所定回数に達すると、リフレッシュイネーブル信号／ＲＦＥＮをＨレベル（非アクティブレベル）にして、リフレッシュ要求動作を停止するようにしている。このような構成により、リフレッシュ要求が受け付けられない期間（例えば、ロングページモードサイクルなど）があっても、他の期間で短い周期で集中的にリフレッシュが行なわれる（いわゆる集中型）ので、確実に必要なリフレッシュを行なうことができるという利点がある。
【図面の簡単な説明】
【００８０】
【図１】第１の実施形態に係る半導体記憶装置の構造を簡略化して示すブロック回路図である。
【図２】第１の実施形態に係る半導体記憶装置中のロウ制御回路の構成を示す回路図である。
【図３】第１の実施形態に係る半導体記憶装置中のコラム制御回路の構成を示す回路図である。
【図４】第１の実施形態に係る半導体記憶装置中のリード・ライト用内部ロウ制御信号ＲＷＩＲＡＳ発生回路の構成を示す回路図である。
【図５】第１の実施形態に係る半導体記憶装置のリード・ライト中の内部リフレッシュ動作などを示すタイミングチャート図である。
【図６】第１の実施形態に係る半導体記憶装置の内部リフレッシュ動作の全体動作を示すタイミングチャート図である。
【図７】本発明の第２の実施形態に係る半導体集積回路装置の構成を概略的に示す図である。
【図８】本発明において、メモリ部にロングページモードサイクルがある場合のリフレッシュ制御の例を示すタイミングチャートである。
【符号の説明】
【００８１】
１００  ロウアドレス生成回路
１２０  リフレッシュ要求制御回路
１２１  周期カウンタ
１２２  リフレッシュ回数カウンタ
１２３  Ｄフリップフロップ
１２４  Ｄフリップフロップ
１２６  ＡＮＤゲート
１３０  リード・ライト用内部ロウ制御信号ＲＷＩＲＡＳ生成回路
１３１，１３２  インバータ
１３３，１３４，１３７，１４０  Ｄフリップフロップ
１３５，１４１，１４４  遅延回路
１３８，１３９，１４５，１４６  ＡＮＤゲート
１３６  ＯＲゲート
１４７  セレクタ
１６０  ロウアドレス生成回路
１６１  ラッチ
１６２  カウンタ
１６３  セレクタ
１７０  ロウプリデコーダー
１８０，１８１，１８５  Ｄフリップフロップ
１８２，１８８，１９２，１９４，１９５  遅延回路
１８３，１９１  インバータ
１８４，１８９，１９３，１９６  ＡＮＤゲート
１８７  セット・リセット回路
１９０  ＯＲゲート
２００  コラム制御回路
３００  メモリコア部
３０１  出力データラッチ
３０２  選択回路
３０３  入力データラッチ
３０４  ロウデコーダ
３０５〜３０８  センスアンプ列
３０９〜３１２  メモリセルブロック
４００  ロジック部
５００  メモリ部
ＢＬ，／ＢＬ  ビット線
ＷＬ  ワード線
ＤＬ  データ線
ＳＡ  センスアンプ
ＭＣ  メモリセル
【図１】
2005011493.tif 000003
【図２】
2005011493.tif 000004
【図３】
2005011493.tif 000005
【図４】
2005011493.tif 000006
【図５】
2005011493.tif 000007
【図６】
2005011493.tif 000008
【図７】
2005011493.tif 000009
【図８】
2005011493.tif 000010