(57)【要約】【課題】  消費電流が小さく、メモリトランジスタのしきい値電圧のバラツキが小さな不揮発性半導体記憶装置を提供する。【解決手段】  このフラッシュメモリでは、書込対象のメモリトランジスタ１のしきい値電圧ＶＴを検出し、その検出値に基づいて書込パルス信号のパルス電圧ＶＰの初期値を設定し、書込パルス信号を印加する毎にパルス電圧ＶＰをステップ電圧ΔＶずつ上昇させる。したがって、一定のパルス電圧を印加していた従来に比べ、メモリトランジスタ１のドレイン電流ＩＤを小さくすることができ、しきい値電圧ＶＴのバラツキを小さくすることができる。【選択図】        図７
2005122841.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性半導体記憶装置であって、
半導体基板のウェル領域の上方に順次形成されたフローティングゲートおよびコントロールゲートを有し、そのしきい値電圧が第１の電圧に設定されることによって第１の論理レベルのデータ信号を記憶し、そのしきい値電圧が前記第１の電圧よりも高い第２の電圧に設定されることによって第２の論理レベルのデータ信号を記憶するメモリトランジスタ、
前記メモリトランジスタのしきい値電圧を検出する第１の検出回路、
前記メモリトランジスタのドレインおよびソース間に所定の電圧を与えるとともに前記コントロールゲートおよび前記ウェル領域間にパルス信号列を与え、前記メモリトランジスタのしきい値電圧を前記第１の電圧から前記第２の電圧に上昇させる書込回路、および
前記第１の検出回路の検出結果に基づいて前記パルス信号列の振幅電圧の初期値を設定するとともに、前記パルス信号列の振幅電圧を所定の上昇率で上昇させる制御回路を備える、不揮発性半導体記憶装置。
【請求項２】
さらに、前記メモリトランジスタの電流値を検出する第２の検出回路を備え、
前記制御回路は、前記第２の検出回路の検出結果に基づいて前記パルス信号列の振幅電圧の上昇率を設定する、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
不揮発性半導体記憶装置であって、
半導体基板のウェル領域の上方に順次形成されたフローティングゲートおよびコントロールゲートを有し、そのしきい値電圧が第１の電圧に設定されることによって第１の論理レベルのデータ信号を記憶し、そのしきい値電圧が前記第１の電圧よりも高い第２の電圧に設定されることによって第２の論理レベルのデータ信号を記憶するメモリトランジスタ、
前記メモリトランジスタのドレインおよびソース間に所定の電圧を与えるとともに前記コントロールゲートおよび前記ウェル領域間にパルス信号列を与え、前記メモリトランジスタのしきい値電圧を前記第１の電圧から前記第２の電圧に上昇させる書込回路、
前記メモリトランジスタの電流値を検出する検出回路、および
前記パルス信号列の初期値を予め定められた値に設定するとともに、前記検出回路の検出結果に基づいて前記パルス信号列の振幅電圧の上昇率を設定し、設定した上昇率で前記パルス信号列の振幅電圧を上昇させる制御回路を備える、不揮発性半導体記憶装置。
【請求項４】
前記パルス信号列の振幅電圧の初期値は、前記第１および第２の電圧の間の値に設定される、請求項１から請求項３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
不揮発性半導体記憶装置であって、
半導体基板のウェル領域の上方に順次形成されたフローティングゲートおよびコントロールゲートを有し、そのしきい値電圧が第１の電圧に設定されることによって第１の論理レベルのデータ信号を記憶し、そのしきい値電圧が前記第１の電圧よりも高い第２の電圧に設定されることによって第２の論理レベルのデータ信号を記憶するメモリトランジスタ、
前記メモリトランジスタのドレインおよびソース間に第３の電圧を与えるとともに前記コントロールゲートおよび前記ウェル領域間に第４の電圧を与え、前記メモリトランジスタのしきい値電圧を前記第１の電圧から前記第２の電圧に上昇させて前記メモリトランジスタにデータ信号を書込む書込回路、
前記メモリトランジスタの電流値を検出する検出回路、および
前記第４の電圧を予め定められた電圧ずつステップ状に上昇させ、前記第４の電圧が参照電圧に到達し、かつ前記検出回路によって検出された前記メモリトランジスタの電流値が参照電流になったことに応じて、前記メモリトランジスタへのデータ信号の書込を停止させる制御回路を備える、不揮発性半導体記憶装置。
【請求項６】
前記検出回路は、前記メモリトランジスタの電流値が前記参照電流よりも小さい場合は検出信号を第１のレベルにし、前記メモリトランジスタの電流値が前記参照電流よりも大きい場合は検出信号を第２のレベルにし、
前記制御回路は、
前記検出信号が前記第２のレベルから前記第１のレベルに変化した回数をカウントするカウンタ、
前記カウンタのカウント値がインクリメントされたことに応じて、前記第４の電圧を前記予め定められた電圧だけ上昇させる電圧発生回路、および
前記カウンタのカウント値が予め定められた値に到達したことに応じて、前記メモリトランジスタのドレインおよびソース間への前記第３の電圧の印加を停止させる比較器を含む、請求項５に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は不揮発性半導体記憶装置に関し、特に、フローティングゲートを有するメモリトランジスタを備えた不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来より、フラッシュメモリでは、メモリトランジスタのコントロールゲートへの一定パルス電圧の印加と、メモリトランジスタのしきい値電圧がベリファイ電圧に到達したか否かの判定とを繰り返し行なうことにより、データ信号の書込みを行なっている。
【０００３】
また、メモリトランジスタのコントロールゲートに一定の電圧を印加し、メモリトランジスタのドレイン電流が参照電流に到達したことを検知して書込みを終了する方法もある（たとえば特許文献１参照）。
【特許文献１】米国特許第５４２２８４２号
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、従来のフラッシュメモリでは、メモリトランジスタのコントロールゲートに電圧を印加した瞬間にメモリトランジスタに大きな初期電流が流れ、フラッシュメモリの消費電流が大きくなるという問題があった。また、メモリトランジスタのしきい値電圧が高くなり過ぎてしきい値電圧のバラツキが大きくなるという問題もあった。
【０００５】
それゆえに、この発明の主たる目的は、消費電流が小さく、メモリトランジスタのしきい値電圧のバラツキが小さな不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００６】
この発明に係る不揮発性半導体記憶装置は、半導体基板のウェル領域の上方に順次形成されたフローティングゲートおよびコントロールゲートを有し、そのしきい値電圧が第１の電圧に設定されることによって第１の論理レベルのデータ信号を記憶し、そのしきい値電圧が第１の電圧よりも高い第２の電圧に設定されることによって第２の論理レベルのデータ信号を記憶するメモリトランジスタと、メモリトランジスタのしきい値電圧を検出する第１の検出回路と、メモリトランジスタのドレインおよびソース間に所定の電圧を与えるとともにコントロールゲートおよびウェル領域間にパルス信号列を与え、メモリトランジスタのしきい値電圧を第１の電圧から第２の電圧に上昇させる書込回路と、第１の検出回路の検出結果に基づいてパルス信号列の振幅電圧の初期値を設定するとともに、パルス信号列の振幅電圧を所定の上昇率で上昇させる制御回路とを備えたものである。
【０００７】
また、この発明に係る他の不揮発性半導体記憶装置は、半導体基板のウェル領域の上方に順次形成されたフローティングゲートおよびコントロールゲートを有し、そのしきい値電圧が第１の電圧に設定されることによって第１の論理レベルのデータ信号を記憶し、そのしきい値電圧が第１の電圧よりも高い第２の電圧に設定されることによって第２の論理レベルのデータ信号を記憶するメモリトランジスタと、メモリトランジスタのドレインおよびソース間に所定の電圧を与えるとともにコントロールゲートおよびウェル領域間にパルス信号列を与え、メモリトランジスタのしきい値電圧を第１の電圧から第２の電圧に上昇させる書込回路と、メモリトランジスタの電流値を検出する検出回路と、パルス信号列の初期値を予め定められた値に設定するとともに、検出回路の検出結果に基づいてパルス信号列の振幅電圧の上昇率を設定し、設定した上昇率でパルス信号列の振幅電圧を上昇させる制御回路とを備えたものである。
【０００８】
また、この発明に係るさらに他の不揮発性半導体記憶装置は、半導体基板のウェル領域の上方に順次形成されたフローティングゲートおよびコントロールゲートを有し、そのしきい値電圧が第１の電圧に設定されることによって第１の論理レベルのデータ信号を記憶し、そのしきい値電圧が前記第１の電圧よりも高い第２の電圧に設定されることによって第２の論理レベルのデータ信号を記憶するメモリトランジスタと、メモリトランジスタのドレインおよびソース間に第３の電圧を与えるとともにコントロールゲートおよびウェル領域間に第４の電圧を与え、メモリトランジスタのしきい値電圧を第１の電圧から第２の電圧に上昇させてメモリトランジスタにデータ信号を書込む書込回路と、メモリトランジスタの電流値を検出する検出回路と、第４の電圧を予め定められた電圧ずつステップ状に上昇させ、第４の電圧が参照電圧に到達し、かつ検出回路によって検出されたメモリトランジスタの電流値が参照電流になったことに応じて、メモリトランジスタへのデータ信号の書込を停止させる制御回路とを備えたものである。
【発明の効果】
【０００９】
この発明に係る不揮発性半導体記憶装置では、メモリトランジスタのしきい値電圧を検出し、その検出結果に基づいて書込用のパルス信号列の振幅電圧の初期値を設定するとともに、パルス信号列の振幅電圧を所定の上昇率で上昇させる。したがって、メモリトランジスタのしきい値電圧に関係無く、一定電圧のパルス信号列を与えていた従来に比べ、消費電流の低減化およびメモリトランジスタのしきい値電圧のバラツキの低減化を図ることができる。
【００１０】
また、この発明に係る他の不揮発性半導体記憶装置では、パルス信号列の初期値を予め定められた値に設定するとともに、メモリトランジスタの電流値を検出し、その検出結果に基づいてパルス信号列の振幅電圧の上昇率を設定し、設定した上昇率でパルス信号列の振幅電圧を上昇させる。したがって、メモリトランジスタの電流値に関係無く、一定電圧のパルス信号列を与えていた従来に比べ、消費電流の低減化およびメモリトランジスタのしきい値電圧のバラツキの低減化を図ることができる。
【００１１】
また、この発明に係るさらに他の不揮発性半導体記憶装置では、メモリトランジスタのコントロールゲートおよびウェル領域間の第４の電圧を予め定められた電圧ずつステップ状に上昇させるとともに、メモリトランジスタの電流値を検出し、第４の電圧が参照電圧に到達し、かつメモリトランジスタの電流値が参照電流になったことに応じて、メモリトランジスタへのデータ信号の書込を停止させる。したがって、メモリトランジスタのコントロールゲートおよびウェル領域間に一定電圧を与えていた従来に比べ、消費電流の低減化およびメモリトランジスタのしきい値電圧のバラツキの低減化を図ることができる。
【発明を実施するための最良の形態】
【００１２】
[実施の形態１]
図１は、この発明の実施の形態１によるフラッシュメモリのメモリトランジスタ１の構成を示す断面図である。図１において、このメモリトランジスタ１は、半導体基板のウェルＷの表面の上方に絶縁層を介してフローティングゲート２を形成し、さらにその上方に絶縁層を介してコントロールゲート３を形成し、ゲート２，３の両側のウェルＷ表面にそれぞれソース４およびドレイン５を形成したものである。ウェルＷ，コントロールゲート３、ソース４およびドレイン５には、それぞれ所定の電圧ＶＷ，ＶＧ，ＶＳ，ＶＤが印加される。メモリトランジスタ１のしきい値電圧ＶＴは、フローティングゲート２の電子数に応じて変化する。
【００１３】
読出動作時は、図２（ａ）に示すように、メモリトランジスタ１のドレイン５に１Ｖが印加され、コントロールゲート３に３．３Ｖが印加され、ソース４およびウェルＷに０Ｖが印加されて、図２（ｂ）に示すように、ドレイン５およびソース４間の電流ＩＤが所定の電流ＩＴを超えるか否かが判定される。メモリトランジスタ１にデータ“０”が書込まれている場合はＩＤ＜ＩＴとなり、そうでない場合はＩＤ＞ＩＴとなる。
【００１４】
書込動作時は、図３（ａ）に示すように、メモリトランジスタ１のドレイン５に５Ｖが印加され、コントロールゲート３に４Ｖ〜９Ｖ程度の電圧が印加され、ソース４およびウェルＷに０Ｖが印加される。これにより、トンネル効果によってソース４およびウェルＷからフローティングゲート２に電子が注入されてメモリトランジスタ１のしきい値電圧ＶＴが上昇し、図３（ｂ）に示すように、メモリトランジスタ１のＶＧ−ＩＤ特性が曲線Ａから曲線Ｂに変化する。すなわち、メモリトランジスタ１の記憶データが“１”から“０”に書換えられる。データの書込みは、メモリトランジスタ１のしきい値電圧ＶＴが約５Ｖになるまで、複数回に分けて行なわれる。書込方法については、後に詳述する。
【００１５】
消去動作時は、図４（ａ）に示すように、メモリトランジスタ１ドレイン５がオープン（フローティング）にされ、コントロールゲート３に−１０Ｖが印加され、ソース４およびウェルＷに１０Ｖが印加される。これにより、トンネル効果によってフローティングゲート２からウェルＷに電子が引き抜かれてメモリトランジスタ１のしきい値電圧ＶＴが低下し、図４（ｂ）に示すように、メモリトランジスタ１のＶＧ−ＩＤ特性が曲線Ｂから曲線Ａに変化する。すなわち、メモリトランジスタ１の記憶データが“０”から“１”に書換えられる。データの消去は、メモリトランジスタ１のしきい値電圧ＶＴが約１Ｖになるまで、複数回に分けて行なわれる。
【００１６】
書込ベリファイ動作時は、メモリトランジスタ１のドレイン５に１Ｖが印加され、コントロールゲート３に目標とするしきい値電圧ＶＴよりも若干小さな電圧（たとえば４．５Ｖ）が印加され、ソース４およびウェルＷに０Ｖが印加されて、ドレイン５およびソース４間に所定の電流ＩＣが流れるか否かが検出される。データの書込は、複数回に分けて行なわれ、上記電流ＩＣが検出された時点で停止される。
【００１７】
消去ベリファイ動作時は、メモリトランジスタ１のドレイン５に１Ｖが印加され、コントロールゲート３に目標とするしきい値電圧ＶＴよりも若干大きな電圧（たとえば１．５Ｖ）が印加され、ソース４およびウェルＷに０Ｖが印加されて、ドレイン５およびソース４間に所定の電流ＩＣが流れるか否かが検出される。データの消去は、複数回に分けて行なわれ、上記電流ＩＣが検出された時点で停止される。
【００１８】
図５は、図１〜図４で示したメモリトランジスタ１を用いたフラッシュメモリの全体構成を示すブロック図である。図５において、このフラッシュメモリは、アドレスレジスタ１０、ロウデコーダ１１、コラムデコーダ１２、メモリセルアレイ１３、Ｙゲート１４、センスアンプ１５、データ入力レジスタ１６および入出力バッファ１７を備える。
【００１９】
アドレスレジスタ１０は、外部アドレス信号Ａ０〜Ａｎ（但し、ｎは０以上の整数である）をラッチし、ロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡを出力する。メモリセルアレイ１３は、複数行複数列に配置された複数のメモリトランジスタ１を含む。複数のメモリトランジスタ１は、予め１６個ずつグループ化されている。各グループは、ロウアドレスおよびコラムアドレスで指定される所定のアドレスに配置される。各メモリトランジスタ１は、１ビットのデータ信号を記憶する。
【００２０】
ロウデコーダ１１は、アドレスレジスタ１０からのロウアドレス信号ＲＡに従ってメモリセルアレイ１３のロウアドレスを指定する。コラムデコーダ１２は、アドレスレジスタ１０からのコラムアドレス信号ＣＡに従ってメモリセルアレイ１３のコラムアドレスを指定する。Ｙゲート１４は、読出動作時は、デコーダ１１，１２によって指定されたグループに属する１６のメモリトランジスタとセンスアンプ１５とを結合し、書込動作時は、デコーダ１１，１２によって指定されたグループに属する１６のメモリトランジスタとデータ入力レジスタ１６とを結合する。
【００２１】
センスアンプ１５は、読出動作時は、各メモリトランジスタ１のデータ信号Ｑを読出して入出力バッファ１７に与え、ベリファイ動作時は各メモリトランジスタ１の電流を検出し、検出結果を示す信号を出力する。データ入力レジスタ１６は、書込動作時に、入出力バッファ１７が与えられたデータ信号Ｄ１〜Ｄ１６をＹゲート１４を介して選択された１６のメモリトランジスタ１に書込む。入出力バッファ１７は、読出動作時は、センスアンプ１５からの読出データ信号Ｑ１〜Ｑ１６を外部に出力し、書込動作時は、書込データ信号Ｄ１〜Ｄ１６をデータ入力レジスタ１６に与える。
【００２２】
また、このフラッシュメモリは、クロック発生回路１８、コマンドレジスタ１９、コマンドデコーダ２０、ベリファイ制御回路２１、ベリファイ電圧発生回路２２、プログラム電圧発生回路２３および消去電圧発生回路２４を備える。
【００２３】
クロック発生回路１８は、外部制御信号／ＣＥ，／ＷＥ，／ＯＥに従って種々の内部制御信号を生成し、フラッシュメモリ全体を制御する。コマンドレジスタ１９は、クロック発生回路１８からの内部制御信号と入出力バッファ１７を介して入力されたコマンド信号とを保持し、それらの信号をコマンドデコーダ２０に与える。コマンドデコーダ２０は、コマンドレジスタ１９からの信号に従って、ベリファイ制御回路２１、ベリファイ電圧発生回路２２、プログラム電圧発生回路２３、消去電圧発生回路２４および入出力バッファ１７を制御する。
【００２４】
ベリファイ制御回路２１は、ベリファイ電圧発生回路２２などを制御してベリファイ動作を実行する。ベリファイ電圧発生回路２２は、ベリファイ電圧を生成してロウデコーダ１１に与える。プログラム電圧発生回路２３は、プログラム電圧（書込電圧）を生成してロウデコーダ１１、コラムデコーダ１２およびＹゲート１４に与える。消去電圧発生回路２４は、消去電圧を生成してメモリセルアレイ１３に与える。
【００２５】
図６は、メモリセルアレイ１３のうちの１つのデータ信号ＤＱに対応する部分の構成を示す回路図である。実際にはメモリトランジスタ１は多数設けられているが、図面および説明の簡単化のため、図６では２行２列のメモリトランジスタ１が示されている。４つのメモリトランジスタ１は、ウェルＷの表面に形成されている。各行に対応してワード線ＷＬが設けられ、各列に対応してビット線ＢＬが設けられ、４つのメモリトランジスタ１に共通にソース線ＳＬが設けられる。各メモリトランジスタ１のコントロールゲート３は対応のワード線ＷＬに接続され、そのドレイン２５は対応のビット線ＢＬに接続され、そのソースはソース線ＳＬに接続される。各ワード線ＷＬはロウデコーダ１１に接続され、各ビット線ＢＬはＹゲート１４に接続され、各ソース線ＳＬおよびウェルＷは消去電圧発生回路２４に接続される。
【００２６】
読出動作時は、ロウデコーダ１１によって１本のワード線ＷＬが選択され、そのワード線ＷＬに３．３Ｖが印加される。ソース線ＳＬおよびウェルＷは共に０Ｖにされ、コラムデコーダ１２によって選択されたビット線ＢＬはＹゲート１４を介してセンスアンプ１５に接続される。センスアンプ１５は、選択されたビット線ＢＬに１Ｖを印加し、選択されたメモリトランジスタ１に流れる電流ＩＤがしきい値電流ＩＴよりも大きいか小さいかを検出し、検出結果に応じた論理レベルのデータ信号Ｑを出力する。センスアンプ１５の出力データ信号Ｑは、入出力バッファ１７を介して外部に出力される。
【００２７】
書込動作時は、ロウデコーダ１１によって１本のワード線ＷＬが選択され、そのワード線ＷＬに後述の書込パルス信号が与えられる。ソース線ＳＬおよびウェルＷは共に０Ｖにされ、コラムデコーダ１２によって選択されたビット線ＢＬはＹゲート１４を介してデータ入力レジスタ１６に接続される。書込データ信号Ｄは、入出力バッファ１７を介してデータ入力レジスタ１６に与えられる。データ入力レジスタ１６は、書込データ信号Ｄが「１」の場合は選択されたビット線ＢＬに０Ｖを与えてデータを書換えず、書込データ信号Ｄが「０」の場合は選択されたビット線ＢＬに５Ｖを与えてデータを書換える。消去動作時は、各ワード線ＷＬに−１０Ｖが印加され、ソース線ＳＬおよびウェルＷは共に１０Ｖにされ、各ビット線ＢＬはオープンにされる。したがって、データの消去は、１つのウェルＷ単位で行なわれる。
【００２８】
以下、このフラッシュメモリの特徴となるデータ書込方法について説明する。図７は、このフラッシュメモリのデータ書込方法を示すフローチャートである。デコーダ１１，１２によってメモリトランジスタ１が選択され、ステップＳ１において、選択されたメモリトランジスタ１のしきい値ＶＴが検出される。しきい値ＶＴの検出は、ベリファイ制御回路２１、ベリファイ電圧発生回路２２、センスアンプ１５などによって行なわれる。
【００２９】
ステップＳ２において、メモリトランジスタ１のしきい値電圧ＶＴの検出結果に基づいて、書込パルス信号のパルス電圧ＶＰの初期値が設定される。パルス電圧ＶＰの初期値の設定は、ベリファイ制御回路２１によって行なわれる。図８に示すように、しきい値電圧ＶＴの検出値が低い場合はパルス電圧ＶＰの初期値は高めに設定され、しきい値電圧ＶＴの検出値が高い場合はパルス電圧ＶＰの初期値は低めに設定される。これは、メモリトランジスタ１のしきい値電圧ＶＴが低い場合は、比較的大きなパルス電圧ＶＰを印加してメモリトランジスタ１のしきい値電圧ＶＴを迅速に上昇させ、メモリトランジスタ１のしきい値電圧ＶＴが高い場合は、比較的小さなパルス電圧ＶＰを印加してメモリトランジスタ１の電流を小さく抑えるためである。パルス電圧ＶＰの初期値は、「１」を記憶したメモリトランジスタ１のしきい値電圧（１Ｖ以下）と「０」を記憶したメモリトランジスタ１のしきい値電圧（５Ｖ以上）との間の所定の電圧（たとえば４Ｖ）に設定される。
【００３０】
ステップＳ３において、メモリトランジスタ１のコントロールゲート３に書込パルス信号が与えられる。図９は、書込パルス信号列を示す波形図である。書込パルス信号のパルス幅ＰＷは、１０μｓから２０μｓの間の一定値に設定されている。図３で示したように、メモリトランジスタ１のドレイン５に５Ｖが印加され、ソース４およびウェルＷに０Ｖが印加される。書込パルス信号の印加は、コマンドデコーダ２０、プログラム電圧発生回路２３、デコーダ１１，１２およびＹゲート１４などによって行なわれる。
【００３１】
図１０は、パルス電圧ＶＰ、しきい値電圧ＶＴおよび電流ＩＤの時間変化を示す波形図である。時刻ｔ０においてパルス電圧ＶＰを印加すると、メモリトランジスタ１のドレイン電流ＩＤが急に上昇し、ピーク値に到達した後、緩やかに低下する。メモリトランジスタ１のしきい値電圧ＶＴは、パルス電圧ＶＰの印加に応答して徐々に上昇し、一定値に飽和する。
【００３２】
図７に戻って、ステップＳ４において書込ベリファイを実行する。すなわち、メモリトランジスタ１のドレイン５に１Ｖを印加し、ソース４およびウェルＷを０Ｖにし、コントロールゲート３に目標とするしきい値電圧（５Ｖ）よりも若干低い電圧（たとえば４．５Ｖ）を印加し、所定の電流ＩＣが流れるか否かを検出する。書込ベリファイ動作は、ベリファイ制御回路２１、ベリファイ電圧発生回路２２、デコーダ１１，１２、センスアンプ１５などによって行なわれる。所定の電流ＩＣが流れない場合は、メモリトランジスタ１のしきい値電圧ＶＴは十分上昇したと判定して書込動作を終了し、所定の電流ＩＣが流れる場合は、メモリトランジスタ１のしきい値電圧ＶＴがまだ低いと判定してステップＳ５に進む。
【００３３】
ステップＳ５において、ベリファイ制御回路２１は、図９に示したように、書込パルス信号のパルス電圧ＶＰをステップ電圧ΔＶだけ高い値に設定する。ステップ電圧ΔＶは、０．１Ｖから０．２Ｖの間の一定の電圧である。この後、メモリトランジスタ１のしきい値電圧ＶＴが目標値に到達するまで、ステップＳ３〜Ｓ５が繰返し実行される。
【００３４】
図１１は、メモリセルアレイ１３内の複数のメモリトランジスタ１のしきい値電圧ＶＴの分布を示す図である。図１１の横軸はメモリトランジスタ１のしきい値電圧ＶＴを示し、縦軸はメモリトランジスタ１の数Ｎを示している。書込動作を行なうことにより、メモリトランジスタ１のしきい値電圧ＶＴを１Ｖ以下から５Ｖ以上に上昇させる。
【００３５】
この実施の形態１では、メモリトランジスタ１のしきい値電圧ＶＴを検出し、その検出値が低いほど書込パルス信号のパルス電圧ＶＰの初期値を低く設定する。したがって、図１２に示すように、メモリトランジスタ１のしきい値電圧ＶＴに関係なく一定のパルス電圧を印加していた従来に比べ、メモリトランジスタ１のドレイン電流ＩＤを小さくすることができ、消費電流の低減化を図ることができる。また、書込パルス信号を印加する毎に、パルス電圧ＶＰをステップ電圧ΔＶずつ上昇させるので、従来のように、しきい値電圧ＶＴを上昇させ過ぎることもない。したがって、図１３に示すように、しきい値電圧ＶＴの分布幅を従来よりも小さくすることができる。
【００３６】
なお、読出し、書込み、消去、ベリファイの各動作においてメモリトランジスタ１のコントロールゲート３、ソース４、ドレイン５、ウェルＷに印加する電圧は上記の値に限定されるものではなく、上記の値は設定例であることは言うまでもない。
【００３７】
［実施の形態２］
図１４は、この発明の実施の形態２によるフラッシュメモリのデータ書込方法を示すフローチャートである。図１４において、ステップＳ１１において、選択されたメモリトランジスタ１のしきい値電圧ＶＴを検出し、ステップＳ１２において、しきい値電圧ＶＴの検出値に基づいて書込パルス信号のパルス電圧ＶＰの初期値を設定する。ここまでは、実施の形態１と同じである。
【００３８】
次にステップＳ１３において、メモリトランジスタ１に書込パルス信号を与え、センスアンプ１５によってメモリトランジスタ１のドレイン電流ＩＤを検出し、ステップＳ１４において、ベリファイ制御回路２１は、ドレイン電流ＩＤの検出値に基づいてステップ電圧ΔＶを設定する。メモリトランジスタ１のドレイン電流ＩＤは、図１５に示すように、しきい値電圧ＶＴの変化が速いほど小さくなり、しきい値電圧ＶＴの変化が遅いほど大きくなる。そこで、図１６に示すように、ドレイン電流ＩＤが小さい場合はしきい値電圧ＶＴが変化しやすいのでステップ電圧ΔＶを小さな値に設定し、ドレイン電流ＩＤが大きい場合はしきい値電圧ＶＴが変化しにくいのでステップ電圧ΔＶを大きな値に設定する。
【００３９】
次にステップＳ１５において、書込パルス信号のパルス電圧ＶＰをステップ電圧ΔＶだけ上昇させ、ステップＳ１６においてメモリトランジスタ１に書込パルス信号を与える。ステップＳ１７において書込ベリファイ１７を実行し、メモリトランジスタ１のしきい値電圧ＶＴが目標電圧よりも高くなるまでステップＳ１５〜Ｓ１７を繰返す。他の構成および動作は、実施の形態１と同じであるのでその説明は繰返さない。
【００４０】
この実施の形態２では、実施の形態１と同様にして書込パルス信号のパルス電圧ＶＰの初期値を設定した後、メモリトランジスタ１に書込パルス信号を与えてドレイン電流ＩＤを検出し、その検出値に基づいてステップ電圧ΔＶを設定する。したがって、メモリトランジスタ１のしきい値電圧ＶＴの変化速度に応じてステップ電圧ΔＶを調整するので、しきい値電圧ＶＴの分布幅を実施の形態１よりも小さくすることができる。
【００４１】
図１７は、この実施の形態２の変更例を示すフローチャートであって、図１４と対比される図である。図１７を参照して、この変更例では、書込パルス信号のパルス電圧ＶＰは一定値（たとえば４Ｖ）に固定されており、ステップＳ１１，Ｓ１２は行なわれない。この変更例では、ステップＳ１１，Ｓ１２の分だけ、書込時間が短くて済む。
【００４２】
［実施の形態３］
図１８は、この発明の実施の形態３によるフラッシュメモリの要部を示す回路ブロック図である。図１８では、２つのデータ信号Ｄ１，Ｄ２に関連する部分が示されている。実際にはデータ信号１つ当り多数の列が設けられ、１列当り多数のメモリトランジスタ１が設けられているが、図面および説明の簡単化のため、図１８ではデータ信号１つ当り１つの列が示され、１つの列当り２つのメモリトランジスタ１が示されている。
【００４３】
２行のメモリトランジスタ１に対応してそれぞれワード線ＷＬ１，ＷＬ２が設けられ、２列のメモリトランジスタ１に対応してそれぞれビット線ＢＬ１，ＢＬ２が設けられ、４つのメモリトランジスタ１に共通にソース線ＳＬが設けられる。メモリトランジスタ１のコントロールゲートは対応のワード線ＷＬに接続され、そのドレインは対応のビット線ＢＬに接続され、そのソースは対応のソース線ＳＬに接続され、そのバックゲート（ウェルＷ）はウェル電圧ＶＷを受ける。
【００４４】
ワード線ＷＬ１に対応してＡＮＤゲート３１およびレベルシフタ（ＬＳ）３３が設けられ、ワード線ＷＬ２に対応してＡＮＤゲート３２およびレベルシフタ３４が設けられる。ＡＮＤゲート３１は信号ＰＧ，Ｗ１を受け、ＡＮＤゲート３２は信号ＰＧ，Ｗ２を受ける。信号ＰＧは、書込コマンド信号に応答して所定時間だけ「Ｈ」レベルにされる信号である。信号Ｗ１，Ｗ２は、それぞれロウアドレス信号ＲＡによってワード線ＷＬ１，ＷＬ２が指定された場合に「Ｈ」レベルにされる信号である。
【００４５】
レベルシフタ３３は、ＡＮＤゲート３１の出力信号φ３１が「Ｌ」レベルの場合はワード線ＷＬ１を「Ｌ」レベルにし、ＡＮＤゲート３１の出力信号φ３１が「Ｈ」レベルの場合はワード線ＷＬ１を所定の電位ＶＰＷにする。レベルシフタ３４は、ＡＮＤゲート３２の出力信号φ３２が「Ｌ」レベルの場合はワード線ＷＬ２を「Ｌ」レベルにし、ＡＮＤゲート３２の出力信号φ３２が「Ｈ」レベルの場合はワード線ＷＬ２を所定の電位ＶＰＷにする。ＶＰＷは、ステップ状に上昇される電位である。ＶＰＷについては、後に詳述する。
【００４６】
ビット線ＢＬ１，ＢＬ２に対応して、それぞれＮチャネルＭＯＳトランジスタ４８，４９が設けられ、ＮチャネルＭＯＳトランジスタ４８，４９に共通にレベルシフタ４５が設けられる。ＮチャネルＭＯＳトランジスタ４８はノードＮ１とビット線ＢＬ１との間に接続され、ＮチャネルＭＯＳトランジスタ４９はノードＮ２とビット線ＢＬ２との間に接続される。レベルシフタ４５は、信号Ｙが「Ｌ」レベルの場合はＮチャネルＭＯＳトランジスタ４８，４９のゲートを「Ｌ」レベルにし、信号Ｙが「Ｈ」レベルの場合はＮチャネルＭＯＳトランジスタ４８，４９のゲートを所定の電位ＶＰＹにする。信号Ｙは、コラムアドレス信号ＣＡによって対応の列が指定された場合に「Ｈ」レベルにされる信号である。信号Ｙが「Ｈ」レベルにされると、ＮチャネルＭＯＳトランジスタ４８，４９が導通する。
【００４７】
さらに、ビット線ＢＬ１に対応してＡＮＤゲート４１、レベルシフタ４３およびＮチャネルＭＯＳトランジスタ４６が設けられ、ビット線ＢＬ２に対応してＡＮＤゲート４２、レベルシフタ４４およびＮチャネルＭＯＳトランジスタ４７が設けられる。ＮチャネルＭＯＳトランジスタ４６，４７のドレインは共に電位ＶＰＤを受け、それらのソースはそれぞれノードＮ１，Ｎ２に接続される。ＡＮＤゲート４１は信号ＰＧおよびデータ信号Ｄ１を受け、ＡＮＤゲート４２は信号ＰＧおよびデータ信号Ｄ２を受ける。
【００４８】
レベルシフタ４３は、ＡＮＤゲート４１の出力信号φ４１が「Ｌ」レベルの場合はＮチャネルＭＯＳトランジスタ４６のゲートを「Ｌ」レベルにし、ＡＮＤゲート４１の出力信号φ４１が「Ｈ」レベルの場合はＮチャネルＭＯＳトランジスタ４６のゲートを所定の電位ＶＰＢにする。レベルシフタ４４は、ＡＮＤゲート４２の出力信号φ４２が「Ｌ」レベルの場合はＮチャネルＭＯＳトランジスタ４７のゲートを「Ｌ」レベルにし、ＡＮＤゲート４２の出力信号φ４２が「Ｈ」レベルの場合はＮチャネルＭＯＳトランジスタ４７のゲートを所定の電位ＶＰＢにする。信号ＰＧ，Ｄ１が共に「Ｈ」レベルにされるとＮチャネルＭＯＳトランジスタ４６が導通し、信号ＰＧ，Ｄ２が共に「Ｈ」レベルにされるとＮチャネルＭＯＳトランジスタ４７が導通する。
【００４９】
次に、図１８に示したフラッシュメモリの書込動作について説明する。まず行アドレス信号ＲＡに従って信号Ｗ１，Ｗ２のうちのいずれかの信号が選択レベルの「Ｈ」レベルに立上げられるとともに、列アドレス信号ＣＡに従って信号Ｙが選択レベルの「Ｈ」レベルに立上げられる。信号Ｙが「Ｈ」レベルにされると、ＮチャネルＭＯＳトランジスタ４８，４９が導通する。また、データ信号Ｄ１，Ｄ２の各々が「Ｈ」レベル（０）または「Ｌ」レベル（１）にされる。ここでは、信号Ｗ１が「Ｈ」レベルに立上げられ、データ信号Ｄ１，Ｄ２がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされたものとする。次いで信号ＰＧが「Ｈ」レベルに立上げられると、ＡＮＤゲート３１の出力信号φ３１が「Ｈ」レベルにされてワード線ＷＬ１にＶＰＷが印加され、ＡＮＤゲート４１の出力信号φ４１が「Ｈ」レベルにされてビット線ＢＬ１にＶＰＤが印加され、ワード線ＷＬ１とビット線ＢＬ１の交差部のメモリトランジスタ１にデータが書込まれる。
【００５０】
図１９（ａ）〜（ｃ）は、データ書込時におけるメモリトランジスタ１のコントロールゲート電位ＶＧ、ドレイン電流ＩＤおよびしきい値電圧ＶＴの変化を示すタイムチャートである。コントロールゲート電位ＶＧを、所定時間毎に所定電圧ずつステップ状に上昇させる。ＶＧの立上がり時にドレイン電流ＩＤも上昇するが、ＩＤが一定範囲に収まるようにＶＧの波形が設定されている。このようにＶＧを徐々に上昇させることにより、ドレイン電流ＩＤのピーク値を小さく抑えている。
【００５１】
このようにコントロールゲート電位ＶＧを制御すると、メモリトランジスタ１のしきい値電圧ＶＴはほぼ直線状にシフトしていく。コントロールゲート電位ＶＧが所定の電位（たとえばＶＧ２）になり、かつドレイン電流ＩＤが所定の電流（たとえばＩＤ２）になったとき（時刻ｔ１）にコントロールゲート電位ＶＧの印加を停止すれば、メモリトランジスタ１のしきい値電圧ＶＴはＶＧ２およびＩＤ２で決定される所定の値ＶＴ１になる。
【００５２】
図２０は、図１９（ａ）〜（ｃ）で示した書込動作を実現する手段を示す回路ブロック図である。図２０において、このフラッシュメモリでは、図１８の構成に加えてＮＡＮＤゲート５０、レベルシフタ５１，５６、ＰチャネルＭＯＳトランジスタ５２、電流モニタ５３、カウンタ５４、遅延回路５５および比較器５７が設けられる。
【００５３】
ＮＡＮＤゲート５０は、信号ＰＧと比較器５７の出力信号φ５７とを受ける。レベルシフタ５１は、ＮＡＮＤゲート５０の出力信号φ５０が「Ｌ」レベルの場合はＰチャネルＭＯＳトランジスタ５２のゲートを「Ｌ」レベルにし、ＮＡＮＤゲート５０の出力信号φ５０が「Ｈ」レベルの場合はＰチャネルＭＯＳトランジスタ５１のゲートを所定の電位ＶＰＢにする。ＰチャネルＭＯＳトランジスタ５２のソースは電位ＶＰＤを受け、そのドレインは電流モニタ５３を介してＮチャネルＭＯＳトランジスタ４６，４７のドレインに接続される。
【００５４】
ワード線ＷＬ１とビット線ＢＬ１の交差部のメモリトランジスタ１が選択されているものとすると、信号ＰＧ，φ５７が共に「Ｈ」レベルにされるとＰチャネルＭＯＳトランジスタ５２が導通し、ＶＰＤのラインからＰチャネルＭＯＳトランジスタ５２、電流モニタ５３、ＮチャネルＭＯＳトランジスタ４６，４８およびメモリトランジスタ１を介してソース線ＳＬに電流が流れる。電流モニタ５３の出力信号φ５３は、メモリトランジスタ１のドレイン電流ＩＤが参照電流ＩＲよりも小さい場合は「Ｈ」レベルにされ、メモリトランジスタ１のドレイン電流ＩＤが参照電流ＩＲよりも大きい場合は「Ｌ」レベルにされる。
【００５５】
カウンタ５４は、電流モニタ５３の出力信号φ５３の立上がりエッジの数をカウントする。カウンタ５４のカウント値Ｃは、信号φ５３が「Ｌ」レベルから「Ｈ」レベルに立上げられる毎にインクリメント（＋１）される。遅延回路５５は、カウンタ５４のカウント値Ｃを所定時間Ｔ１だけ遅延させてレベルシフタ５６に与える。レベルシフタ５６は、電位ＶＰＷ１によって駆動され、遅延回路５５によって遅延されたカウント値Ｃがインクリメントされたことに応じて電位ＶＰＷをステップ電圧ΔＶだけ上昇させる。比較器５７は、カウンタ５０のカウント値Ｃと参照カウント値ＣＲとを比較し、カウント値Ｃが参照カウント値ＣＲよりも小さい場合は信号φ５６を「Ｈ」レベルにし、カウント値Ｃが参照カウント値ＣＲに到達したことに応じて信号φ５６を「Ｌ」レベルにする。
【００５６】
図２１は、図２０に示したフラッシュメモリの動作を示すタイムチャートである。ある時刻ｔ０に信号ＰＧが「Ｈ」レベルに立上げられると、ＮＡＮＤゲート５０の出力信号φ５０が「Ｌ」レベルになってＰチャネルＭＯＳトランジスタ５２が導通し、メモリトランジスタ１のドレイン電流ＩＤが急激に上昇し、電流モニタ５３の出力信号φ５３が「Ｈ」レベルから「Ｌ」レベルに立下げられる。
【００５７】
ドレイン電流ＩＤがピーク値に到達した後低下して参照電流ＩＲよりも低くなると、電流モニタ５３の出力信号φ５３が「Ｌ」レベルから「Ｈ」レベルに立上げられ、カウンタ５４のカウント値Ｃがインクリメントされる。カウンタ５４のカウント値Ｃがインクリメントされてから所定時間Ｔ１経過後に、レベルシフタ５６の出力電位ＶＰＷのレベルがステップ電圧ΔＶだけ高くなる。
【００５８】
レベルシフタ５６の出力電位ＶＰＷのレベルがステップ電圧ΔＶだけ高くなると、メモリトランジスタ１のドレイン電流ＩＤが再び上昇する。以下、このサイクルが繰返される。カウンタ５０のカウント値Ｃが参照カウント値ＣＲに到達すると（時刻ｔ１）、比較器５７の出力信号φ５７が「Ｈ」レベルから「Ｌ」レベルに立上げられ、ＰチャネルＭＯＳトランジスタ５２が非導通になってデータ書込が終了する。
【００５９】
この実施の形態３では、メモリトランジスタ１のコントロールゲート電位ＶＧをステップ電圧ΔＶずつステップ状に上昇させるとともに、メモリトランジスタ１のドレイン電流ＩＤを検出し、ＶＧが参照電位になり、かつドレイン電流ＩＤが参照電流になったことに応じてドレイン電流ＩＤを遮断する。したがって、メモリトランジスタ１のコントロールゲートに一定電位を与えていた従来に比べ、ドレイン電流ＩＤのピーク値が小さくなり消費電流が小さくなる。また、メモリトランジスタ１のしきい値電圧ＶＴが上昇し過ぎるのを防止することができ、しきい値電圧ＶＴのバラツキを小さくすることができる。
【００６０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００６１】
【図１】この発明の実施の形態１によるフラッシュメモリのメモリトランジスタの構成を示す断面図である。
【図２】図１に示したメモリトランジスタのデータを読出す方法を示す図である。
【図３】図１に示したメモリトランジスタにデータを書込む方法を示す図である。
【図４】図１に示したメモリトランジスタのデータを消去する方法を示す図である。
【図５】図１〜図４に示したメモリトランジスタを含むフラッシュメモリの全体構成を示すブロック図である。
【図６】図５に示したメモリセルアレイの構成を示す回路図である。
【図７】図５に示したフラッシュメモリのデータ書込方法を示すフローチャートである。
【図８】メモリトランジスタのしきい値電圧の検出値とパルス電圧の初期値との関係を示す図である。
【図９】書込パルス信号列を示す波形図である。
【図１０】メモリトランジスタのしきい値電圧ＶＴとドレイン電流ＩＤとパルス電圧ＶＰの時間変化を示す波形図である。
【図１１】メモリトランジスタのしきい値電圧の分布を示す図である。
【図１２】この実施の形態１の効果を説明するための図である。
【図１３】この実施の形態１の効果を説明するための他の図である。
【図１４】この発明の実施の形態２によるフラッシュメモリのデータ書込方法を示すフローチャートである。
【図１５】メモリトランジスタのしきい値電圧の変化速度とドレイン電流との関係を示す図である。
【図１６】メモリトランジスタのドレイン電流とステップ電圧との関係を示す図である。
【図１７】この実施の形態２の変更例を示すフローチャートである。
【図１８】この発明の実施の形態３によるフラッシュメモリの要部を示す回路ブロック図である。
【図１９】図１８に示したフラッシュメモリのデータ書込方法を原理的に示す図である。
【図２０】図１９で説明したデータ書込方法を実現するための構成を示す回路ブロック図である。
【図２１】図２０に示した回路の動作を示すタイムチャートである。
【符号の説明】
【００６２】
１  メモリトランジスタ、２  フローティングゲート、３  コントロールゲート、４  ソース、５  ドレイン、Ｗ  ウェル、１０  アドレスレジスタ、１１  ロウデコーダ、１２  コラムデコーダ、１３  メモリセルアレイ、１４  Ｙゲート、１５  センスアンプ、１６  データ入力レジスタ、１７  入出力バッファ、１８  クロック発生回路、１９  コマンドレジスタ、２０  コマンドデコーダ、２１  ベリファイ制御回路、２２  ベリファイ電圧発生回路、２３  プログラム電圧発生回路、２４  消去電圧発生回路、ＷＬ  ワード線、ＢＬ  ビット線、ＳＬ  ソース線、３１，３２，４１，４２  ＡＮＤゲート、３３，３４，４３〜４５，５１，５６  レベルシフタ、４６〜４９  ＮチャネルＭＯＳトランジスタ、５０  ＮＡＮＤゲート、５２  ＰチャネルＭＯＳトランジスタ、５３  電流モニタ、５４  カウンタ、５５  遅延回路、５７  比較器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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