(57)【要約】  薄膜トランジスタ及びその製造方法、表示デバイスを提供する。当該薄膜トランジスタ及びその製造方法は、基板を提供するステップと、前記基板の上に半導体層を形成するステップと、ゲート絶縁層を形成するステップと、ゲート電極を形成するステップとを備え、前記ゲート絶縁層は第１のゲート絶縁層を含み、当該第１のゲート絶縁層は前記半導体層の一部を酸化することによって形成され、且つ前記半導体層の酸化されていない部分に活性層を形成し、且つ、前記ゲート電極は、ゲート絶縁層が前記ゲート電極と前記活性層との間に挟まれて設置されるよう形成される。
2015502029.tif 000002
【特許請求の範囲】
【請求項１】
薄膜トランジスタの製造方法であって、
基板を提供するステップと、
前記基板の上に半導体層を形成するステップと、
ゲート絶縁層を形成するステップと、
ゲート電極を形成するステップとを備え、
前記ゲート絶縁層は第１のゲート絶縁層を含み、当該第１のゲート絶縁層は前記半導体層の一部を酸化することによって形成され、且つ前記半導体層の酸化されていない部分に活性層を形成し、且つ、
前記ゲート電極は、ゲート絶縁層が前記ゲート電極と前記活性層との間に挟まれて設置されるよう形成される薄膜トランジスタの製造方法。
【請求項２】
前記半導体層の一部を酸化するステップは、
酸化性雰囲気の中で前記半導体層を加熱するステップを含む請求項１に記載の方法。
【請求項３】
前記ゲート電極を形成した後、前記ゲート電極の両側にあるゲート絶縁層の中に前記活性層を露出させるための隙間を形成し、且つ前記隙間の位置にソース・ドレイン電極を形成し、前記活性層と接触するようにする請求項１または請求項２に記載の方法。
【請求項４】
前記半導体層を形成する前にソース・ドレイン電極を形成し、且つ前記半導体層は前記ソース・ドレイン電極の上に形成され、且つ前記ソース・ドレイン電極と接触する請求項１または請求項２に記載の方法。
【請求項５】
前記半導体層を加熱する温度が３００℃から１２００℃の範囲にある請求項２ないし請求項４のいずれかに記載の方法。
【請求項６】
前記半導体層がポリシリコン層である請求項１ないし請求項５のいずれかに記載の方法。
【請求項７】
酸素を含む雰囲気の中で前記ポリシリコン層を加熱して前記ポリシリコン層の表面にＳｉＯ2を生成することによって、前記第１のゲート絶縁層を形成する請求項６に記載の方法。
【請求項８】
窒素を含む雰囲気の中で前記ポリシリコン層を加熱して前記ポリシリコンの表面にＳｉＮｘを生成することによって、前記第１のゲート絶縁層を形成する請求項６に記載の方法。
【請求項９】
前記窒素を含む雰囲気にＮ2あるいはＮＨ3が含まれている請求項８に記載の方法。
【請求項１０】
前記ゲート絶縁層を形成するステップは、化学気相成長またはスパッタリングの方法により前記第１のゲート絶縁層の上に第２のゲート絶縁層を形成するステップをさらに含む請求項１ないし請求項９のいずれかに記載の方法。
【請求項１１】
前記半導体層を形成する前に前記基板の上にバッファ層を形成し、且つ、
前記半導体層は、前記バッファ層の上に非結晶シリコン層を形成し、エキシマレーザー法で前記非結晶シリコンをポリシリコンに結晶化させて形成される請求項１ないし請求項１０のいずれかに記載の方法。
【請求項１２】
薄膜トランジスタであって、基板、活性層、ゲート絶縁層、ゲート電極及びソース・ドレイン電極を備え、前記ゲート絶縁層は前記活性層と直接接触する第１のゲート絶縁層を備え、且つ前記第１のゲート絶縁層の絶縁耐力は少なくとも９×１０6Ｖ・ｃｍ-1である薄膜トランジスタ。
【請求項１３】
前記第１のゲート絶縁層は、前記活性層を形成するための半導体層を酸化性雰囲気の中で加熱して形成され、且つ前記半導体層はポリシリコン層である請求項１２に記載の薄膜トランジスタ。
【請求項１４】
前記ゲート絶縁層は第１のゲート絶縁層の上にある第２のゲート絶縁層をさらに含み、前記第２のゲート絶縁層は化学気相成長またはスパッタリングの方法により形成される請求項１２または請求項１３に記載の薄膜トランジスタ。
【請求項１５】
表示デバイスであって、請求項１２ないし請求項１４のいずれかに記載の薄膜トランジスタを含む表示デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜トランジスタ（ＴＦＴ）及びその製造方法、表示デバイスに関する。
【背景技術】
【０００２】
ＴＦＴはすでに液晶表示デバイス、半導体デバイスを含むいろいろな電気光学デバイスに使用されている。ＴＦＴにおいて、ゲート絶縁層の品質はその電気特性に対してきわめて重要な影響を及ぼす。高品質のＨｉｇｈ−ｋ（誘電率）ゲート絶縁素材の採用はＴＦＴのデバイス性能を大いに改善することができ、例えば閾値電圧の低下、オン/オフ比の増加及びサブスレッショルドスイングの減少を可能とする。
【０００３】
従来のＴＦＴデバイスは化学気相成長（ＣＶＤ）やスパッタリングなどの方法を用いて、ゲート絶縁層としてＳｉＯ2またはＳｉＮx薄膜を堆積させていた。例えば、非特許文献１はテトラエトキシシラン（ＴＥＯＳ）プロセスを利用してゲート絶縁層を生産する方法を記載している。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Ｋｏｗ−Ｍｉｎｇ  Ｃｈａｎｇ等、Ｅｌｅｃｔｒｉｃａｌ  Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ  ｏｆ  Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｐｏｌｙｓｉｌｉｃｏｎ  ＴＦＴ  Ｗｉｔｈ  ａ  Ｎｏｖｅｌ  ＴＥＯＳ／Ｏｘｙｎｉｔｒｉｄｅ  Ｓｔａｃｋ  Ｇａｔｅ  Ｄｉｅｌｅｃｔｒｉｃ（新しいＴＥＯＳ／窒化物・酸化物スタックゲート絶縁層を備える低温ポリシリコンＴＦＴの電気特性），ＩＥＥＥ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥ  ＬＥＴＴＥＲＳ，第２４巻、第８期、２００３年８月。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、この方法は依然としてＣＶＤプロセスに属し、形成されたゲート絶縁薄層は形成温度が比較的低いため、生地が比較的粗く、絶縁性も優れていない（約５．６×１０6 Ｖ・ｃｍ-1にしか達することができない）。これはＴＦＴデバイスにとって、漏洩電流が大きすぎるため、デバイスの性能に影響を及ぼす。しかし、ゲート絶縁薄層を厚くすれば、デバイスの動作電圧が高くなり、プロセスの所要時間が延長することになる。
【０００６】
したがって、本分野において依然としてＴＦＴ、特にゲート絶縁層を製造する改良された方法が必要となる。
【課題を解決するための手段】
【０００７】
本発明の一つの実施例は薄膜トランジスタの製造方法であって、基板を提供するステップと、前記基板の上に半導体層を形成するステップと、ゲート絶縁層を形成するステップと、ゲート電極を形成するステップとを備え、前記絶縁層は第１のゲート絶縁層を含み、当該第１のゲート絶縁層は前記半導体層の一部を酸化することによって形成され、且つ前記半導体層の酸化されていない部分に活性層を形成し、且つ、前記ゲート電極は、ゲート絶縁層が前記ゲート電極と前記活性層との間に挟まれて設置されるよう形成される薄膜トランジスタの製造方法を提供する。
【０００８】
本発明のもう一つの実施例は薄膜トランジスタであって、基板、活性層、ゲート絶縁層、ゲート電極及びソース・ドレイン電極を備え、前記ゲート絶縁層は前記活性層と直接接触する第１のゲート絶縁層を備え、且つ前記第１のゲート絶縁層の絶縁耐力は少なくとも８×１０6Ｖ・ｃｍ-1である薄膜トランジスタを提供する。
【０００９】
本発明のもう一つの実施例は、表示デバイスであって、本発明のいずれかの実施例における薄膜トランジスタを備える表示デバイスを提供する。
【００１０】
以下、本発明をさらに明確に説明するように、実施例の図面を簡単に説明する。当然ながら、以下で説明する図面は、本発明の一部の実施例に関するものに過ぎず、本発明を限定するものではない。
【図面の簡単な説明】
【００１１】
【図１】本発明の一例のＴＦＴデバイスの製造プロセスにおいて使用される基板の模式図である。
【図２】本発明の一例のＴＦＴデバイスの製造プロセスにおいて形成される構造の模式図である。
【図３】本発明の一例のＴＦＴデバイスの製造プロセスにおいて形成される構造の模式図である。
【図４】本発明の一例のＴＦＴデバイスの製造プロセスにおいて形成される構造の模式図である。
【図５】本発明の一例のＴＦＴデバイスの製造プロセスにおいて形成される構造の模式図である。
【図６】本発明の一例のＴＦＴデバイスの構造の模式図である。
【発明を実施するための形態】
【００１２】
本発明の目的、技術方案、及びメリットをさらに明瞭にするため、以下に本発明の実施例の図面を用いて本発明実施例の技術方案を明瞭、完全に説明する。説明する実施例は本発明の一部の実施例に過ぎず、すべての実施例ではないことは明らかである。本発明の実施例の説明に基づいて、当業者による創造的労働を要しない前提で得られるその他すべての実施例は、本発明の範囲に含まれるものとする。
【００１３】
まず、図６を参照してＴＦＴデバイスの構造を説明する。具体的には、ＴＦＴデバイスは、基板１と、活性層３と、活性層３の上にある第１のゲート絶縁層５と、第１のゲート絶縁層５の上にあるゲート電極４と、第１のゲート絶縁層５の中にある隙間を通じて活性層３と接触するソース・ドレイン電極６と、を有する。ＴＦＴデバイス１０１は活性層３と基板１の間にバッファ層２を有してもよい。バッファ層２の厚さは５−１０００ｎｍで、且つＳｉＯ2またはＳｉＮxから形成されてもよい。基板１は透明なガラスで、且つ厚さは３０−１０００μmであってもよい。ただし、基板１は透明なガラスに限定されず、その他の透明または不透明の基板であってよく、基板１の厚さも上記の厚さに限定されない。
【００１４】
活性層３はポリシリコンであることが好ましい。ポリシリコンとしては、エキシマレーザアニールＥＬＡプロセス用いて得られる非結晶シリコンを採用してもよい。例えば、バッファ層２が堆積されている基板１の上に厚さ５０−２００ｎｍの非結晶シリコンを堆積し、高エネルギー（例えば、約100-500 mJ・cm-2）のＥＬＡなどの設備で走査し、非結晶シリコン層を結晶化させ、ポリシリコン層に変化させることが考えられる。
【００１５】
一つの好ましい例において、活性層３が形成されている半導体層３′（例えば、ポリシリコン層、図３を参照）を酸化性雰囲気（例えば、酸素または窒素を含む雰囲気）に置き、対流加熱またはレーザー加熱などの方法で半導体層３′の表面に熱酸化ゲート絶縁層５を形成させてもよい。例えば、窒素を含む環境で、活性層３を形成するための半導体層３′（例えば、ポリシリコン層）を加熱することによって、緻密な熱酸化ゲート絶縁層５（熱酸化シリコン層）を直接形成できる。ゲート絶縁層５の厚さは１―１００ｎｍとしてもよい。このとき、半導体層の表面層は酸化されて緻密な熱酸化ゲート絶縁層５が形成され、半導体層の酸化されていない部分には活性層３が形成される（図４を参照）。
【００１６】
もう一つの例において、他の方法（例えばＣＶＤ法またはスパッタリング法）によってゲート絶縁層５の上にもう一つの第２のゲート絶縁層を形成し、複合ゲート絶縁層（図示せず）を形成してもよい。複合ゲート絶縁層の全体の厚さ（即ち、第１のゲート絶縁層の厚さと第２のゲート絶縁層の厚さを合わせたもの）は１―１００ｎｍとしてもよい。このとき、第２のゲート絶縁層はゲート電極４と第１のゲート絶縁層５の間にあり、且つソース・ドレイン電極６は当該複合ゲート絶縁層の中にある隙間を通じて活性層３と接触する。
【００１７】
ゲート電極４は第１のゲート絶縁層５または上記複合ゲート絶縁層からなるゲート絶縁層の上（トップゲート構造）に形成されてもよい。あるいは、ボトムゲート構造のＴＦＴにおいて、ゲート電極４は基板１の上に形成されてもよい。
【００１８】
一つの実施例において、本発明の実施例に基づきボトムゲート構造に応用してもよい。この場合、ゲート電極４は基板１（あるいはバッファ層２）の上に設置され、ゲート絶縁層はゲート電極４の上に設置される。この場合、まずゲート電極４を形成し、そして、ゲート電極４の上に半導体層を形成し、その後半導体層の底部から酸素を注入し、半導体層の底部に絶縁層を形成する。当該絶縁層はゲート絶縁層として使用でき、酸化されていない上部は活性層として使用する。当然ながら、半導体層に注入し、酸化する上記元素は酸素元素以外に、その他の酸化性を有する元素を使用してもよい。
【００１９】
ゲート電極４の厚さは１−２００ｎｍであり、且つMo、Cr、Auなどの金属及びその他合金などの材料を選択できる。ゲート電極４はパターン化ゲート金属層によって形成されてもよい。ソース・ドレイン電極６の厚さは５−３００ｎｍであり、且つＭｏ、Ａｌ、Ｉｎ、Ｔｉなどの金属または複合金属及び合金素材などを選択できる。ソース・ドレイン電極６はパターン化ソース・ドレイン金属層によって形成されてもよい。
【００２０】
以下図１−６を参照して、本発明の一例に基づくＴＦＴデバイスの製造プロセスを説明する。図１に本発明の一例に基づくＴＦＴデバイスの製造プロセスに使用される透明な基板１が示されている。標準プロセスにしたがって当該透明な基板１を洗浄し、バッファ層２と半導体層３′を順次形成する。例えば、まず半導体層の前身３″（例えば非結晶シリコン）を形成し、図２に示す構造を得てから、図２に示す半導体層の前身３″を、活性層３を形成するためのシリコン層３′に変化させて図３に示す構造を得る方法で、半導体３′を形成してもよい。例えば、真空の環境でレーザー液晶化などの方法で、非結晶シリコン薄膜を結晶化することによってポリシリコン層３′を形成する。ただし、半導体層３′を形成する方法は、上記非結晶シリコンをレーザー結晶化プロセスによってポリシリコン層を形成する方法に限定されないことに注意されたい。
【００２１】
図４は図３に示す構造の上にゲート絶縁層５を形成して得られる構造の模式図である。一例として、まず１％のフッ化水素（ＨＦ）で半導体層３′（例えば、ポリシリコン層）の表面を処理し、その後酸化性雰囲気において半導体層３′の表面層を緻密なゲート絶縁層５に熱酸化する。同時に、半導体層３′の酸化されていない部分（下部の部分）に活性層３が形成される。
【００２２】
熱酸化としてはドライ酸化またはウェット酸化プロセスを採用し、焼還器やELAなどの方法で酸化プロセスにエネルギーを供給してもよい。ドライ酸化プロセスに使用する雰囲気において、酸素の体積含有量が９８％より大きく、且つ水の体積含有量が１０ｐｐｍより小さいことが好ましい。ウェット酸化プロセスにおいては、酸素の体積含有量が９７％より大きく、且つ水の体積含有量が１０−１０００ｐｐｍである。ここで、酸素が焼還器を通過するときに脱イオン水を含む容器（例えば、三角フラスコ）等を通らせ、酸素が脱イオン水を通るときに自然に水気をもたせて、ウェット酸化プロセスの雰囲気を得ることができる。このとき、水の体積含有量は１０−１０００ｐｐｍであることが好ましい。
【００２３】
当業者が理解するように、酸化性雰囲気は酸素を含む雰囲気に限らず、例えば窒素を含む雰囲気など他の酸化性物質が含まれる雰囲気も含んでよい。例えば、窒素を含む雰囲気はＮ2あるいはＮＨ3が含まれる雰囲気であってもよい。したがって、そのときの半導体３′がポリシリコンであるときは、形成されるゲート絶縁層５はＳｉＮxによって形成される。
【００２４】
一つの例において、通常の方法（例えば、ＣＶＤあるいはスパッタリング）によって第１の絶縁層５の上にその他のゲート絶縁層を堆積させてもよい。例えば、ゲート絶縁層５がＳｉＯ2からなる場合、本発明の実施例の方法は、熱酸化したＳｉＯ2の一部と他の方法で堆積したＳｉＯ2とを複合させ、ゲート絶縁層を形成する場合を含む。
【００２５】
次に、図５に示すように、ゲート金属層を堆積し、フォトエッチングなどの方法で必要なパターンを形成して、ゲート電極４を形成してもよい。その後、フォトエッチングとエッチングプロセスによって、ソース・ドレイン電極６と活性層が接触するために必要な隙間（接触口）をエッチングしてソース・ドレイン金属層を堆積し、フォトエッチングプロセスで必要なパターンを形成してソース・ドレイン電極６を形成し、図６に示すＴＦＴデバイスを得る。このとき、ソース・ドレイン電極６はゲート絶縁層５の中にある隙間を通じて活性層と接触する。上記複合ゲート絶縁層を形成するプロセスにおいて、ソース・ドレイン電極６は複合ゲート絶縁層の中にある隙間を通じて活性層と接触する。最後に、得られた構造に対してテストと分析を行う。
【００２６】
以上は図１−６を参照して、トップゲート構造を有するＴＦＴデバイスの製造プロセスを説明したに過ぎないことを理解すべきである。本発明の実施例における方法は同じように、ボトムゲート構造を有するＴＦＴデバイスにも適用する。
【００２７】
次に具体的な例を用いて、本発明にかかる実施例を詳しく説明する。ただし、本発明は以下の例に限定されるものではない。
【００２８】
［比較例―ＣＶＤ方法を用いてＳｉＯ2ゲート絶縁層を製造する場合］  
まず、石英基板を洗浄し、ＣＶＤ方法を用いて基板の上にバッファ層としてそれぞれ厚さ５０ｎｍのＳｉＮｘと厚さ３００ｎｍのＳｉＯ2を順次に堆積する。その後、厚さ１００ｎｍの非結晶シリコンを堆積し、エキシマレーザーで非結晶シリコンを結晶化するプロセスを経た後、まずサンプルを１％（体積）のＨＦで表面を処理し、次にＣＶＤ方法でサンプルの表面に厚さ５０ｎｍのＳｉＯ2薄膜を堆積し、次にその上にＭｏゲート電極とＭｏ／Ａｌソース・ドレイン電極を順次に形成する。
【００２９】
当該方法で形成したＳｉＯ2薄膜は比較的粗く、ゲート絶縁特性も普通であり、密度は１．９−２．３ｇｃｍ-3、屈折率は１．４３−１．４５、絶縁耐力は５．６×１０6 Ｖ・ｃｍ-1である。当該方法は普通のガラスに適用でき、ＳｉＯ2薄膜の堆積時間は約１−１０分間である。
【００３０】
［実施例１−焼還器を用いてドライ酸化プロセスを行ってゲート絶縁層を得る場合］  
まず、石英基板を洗浄し、ＣＶＤ方法を用いて基板の上にバッファ層としてそれぞれ厚さ５０ｎｍのＳｉＮｘと厚さ３００ｎｍのＳｉＯ2を順次に堆積する。その後、厚さ１００ｎｍの非結晶シリコンを堆積し、エキシマレーザーで非結晶シリコンを結晶化するプロセスを経た後、まずサンプルを１％（体積）のＨＦで表面を処理し、次にサンプルを乾燥純酸素雰囲気（酸素の体積含有量が９８％より大きく、水の体積含有量が１０ｐｐｍより小さい）を含む焼還器の中に入れ、焼還温度を１０００℃以上まで上昇させ、２０分間酸化することによって厚さ約５０ｎｍの緻密なＳｉＯ2薄膜を形成し、次にその上にＭｏゲート電極とＭｏ／Ａｌソース・ドレイン電極を順次に形成する。
【００３１】
当該方法で形成したＳｉＯ2薄膜はもっとも緻密であり、ゲート絶縁特性も最も優れており、密度は２．０−２．４ｇｃｍ-3、屈折率は１．４５−１．４７、絶縁耐力は１０×１０6 Ｖ・ｃｍ-1である。当該方法は耐熱性のガラスに適用し、ＳｉＯ2薄膜の成長時間は２０分間より長い。
【００３２】
［実施例２−レーザー加熱の方法を用いてゲート絶縁層を形成する場合］  
まず、石英基板を洗浄し、ＣＶＤ方法を用いて基板の上にバッファ層としてそれぞれ厚さ１００ｎｍのＳｉＮｘと厚さ２００ｎｍのＳｉＯ2を順次に堆積する。その後、厚さ１００ｎｍの非結晶シリコンを堆積し、エキシマレーザーで非結晶シリコンを結晶化するプロセスを経た後、まずサンプルを１％（体積）のＨＦで表面を処理し、次にサンプルを乾燥純酸素雰囲気（酸素の体積含有量が９８％より大きく、水の体積含有量が１０ｐｐｍより小さい）に入れ、次に高エネルギー密度（１００−５００ｍＪ・ｃｍ-2）の近赤外エキシマレーザーで走査することによって厚さ約３０ｎｍの緻密なＳｉＯ2薄膜を形成し、次にその上にＭｏゲート電極とＭｏ／Ａｌソース・ドレイン電極を順次に形成する。
【００３３】
当該方法で形成したＳｉＯ2薄膜の構造は緻密であり、ゲート絶縁特性も優れており、密度は２．０−２．４ｇｃｍ-3、屈折率は１．４５−１．４７、絶縁耐力は９×１０6 Ｖ・ｃｍ-1である。当該方法は普通高温のガラスの上で行うことができ、ＳｉＯ2薄膜の成長時間は約３０―６０分間である（３７０ｍｍ×４７０ｍｍのサンプルの場合）。
【００３４】
［実施例３−複合絶縁薄膜を製造する場合］  
まず、石英基板を洗浄し、ＣＶＤ方法を用いて基板の上にバッファ層としてそれぞれ厚さ２００ｎｍのＳｉＮｘと厚さ２００ｎｍのＳｉＯ2を順次に堆積する。その後、厚さ１００ｎｍの非結晶シリコンを堆積し、エキシマレーザーで非結晶シリコンを結晶化するプロセスを経た後、まずサンプルを１％（体積）のＨＦで表面を処理し、次にサンプルを１０００ｐｐｍの酸素雰囲気を含む焼還器の中に入れ、焼還温度を４００℃以上まで上昇させ、１００秒間酸化することによって厚さ約５―１０ｎｍのＳｉＯ2薄膜を形成する。次にその上にＣＶＤ方法で４０ｎｍのＳｉＯ2を堆積し、最後にＭｏゲート電極とＭｏ／Ａｌソース・ドレイン電極を順次に形成する。
【００３５】
当該方法におけるＳｉＯ2薄膜の成長時間は、熱酸化時間が約６０−３００秒、その後のＣＶＤ方法の成長時間が約６０-３００秒、合計所要時間は約２−１０間であり、活性層とゲート絶縁層接触面付近の５−１０ｎｍのＳｉＯ2薄膜は比較的緻密であり、ゲート絶縁特性も優れている。熱酸化膜の密度は２．０−２．４ｇｃｍ-3、屈折率は１．４５−１．４７、絶縁耐力は〜１０×１０6 Ｖ・ｃｍ-1であり、ＣＶＤ堆積膜層の密度は２．０−２．２ｇｃｍ-3、屈折率は１．４３−１．４５、絶縁耐力は〜６×１０6 Ｖ・ｃｍ-1である。したがって、活性層とゲート絶縁層の接触面の品質が保証され、且つ当該プロセスは普通のガラスに適用できる。
【００３６】
［実施例４−ＳｉＮｘで形成されたゲート絶縁薄膜の場合］  
まず、石英基板を洗浄し、ＣＶＤ方法を用いて基板の上にバッファ層としてそれぞれ厚さ５０ｎｍのＳｉＮｘと厚さ３００ｎｍのＳｉＯ2を順次に堆積する。その後、厚さ１００ｎｍの非結晶シリコンを堆積し、エキシマレーザーで非結晶シリコンを結晶化するプロセスを経た後、まずサンプルを１％（体積）のＨＦで表面を処理し、次にＮＨ3を含む雰囲気でＥＬＡプロセス（エネルギー密度約１００−５００ｍＪ・ｃｍ-2）を用いて厚さ５０ｎｍのＳｉＮＸ薄膜を成長させ、次にその上にＭｏゲート電極とＭｏ／Ａｌソース・ドレイン電極を順次に形成する。
【００３７】
当該方法におけるＳｉＮＸ薄膜は比較的緻密であり、ゲート絶縁特性も優れており、密度は３．２−３．５ｇｃｍ-3、屈折率は１．４３−１．４５、絶縁耐力＞１×１０７ Ｖ・ｃｍ-1である。当該方法は普通のガラスに適用でき、薄膜の堆積時間は約１０−３０分間である。
【００３８】
なお、本発明にかかる実施例は上記の例に限定されない。例えば、以上ではソース・ドレイン電極６とゲート電極４の両方が活性層３の上にある場合を説明したが、本発明にかかる実施例はこの構造に限定されない。ソース・ドレイン電極６は活性層３の下であって、ゲート電極４の上にあってもよい。このとき、活性層３ための半導体層前身３″を形成する前に基板の上にソース・ドレイン電極６を形成する必要がある。ソース・ドレイン電極６の上に活性層３を形成した後、活性層３はソース・ドレイン電極６と接触できる。このとき、ゲート絶縁層の中にソース・ドレイン電極６と活性層３とを接触させるための接触口を形成するプロセスを省略できる。
【００３９】
本発明にかかる実施例によれば、緻密なゲート絶縁層を形成でき、ゲート絶縁層の厚さを減少させ、プロセスにかかる時間を短縮し、同時にＴＦＴデバイスの漏洩電流を減少させ、デバイスの電気性能を向上させることできる。したがって、一方で本発明は活性層とゲート絶縁層の表面状態の影響を抑止し、他方で緻密なゲート絶縁層はＴＦＴの漏洩電流にとって有利である。
【００４０】
本発明にかかる上記実施例よれば、少なくとも以下の方法または構造を提供できる。
（１）薄膜トランジスタの製造方法であって、
基板を提供するステップと、
前記基板の上に半導体層を形成するステップと、
ゲート絶縁層を形成するステップと、
ゲート電極を形成するステップとを備え、
前記ゲート絶縁層は第１のゲート絶縁層を含み、当該第１のゲート絶縁層は前記半導体層の一部を酸化することによって形成され、且つ前記半導体層の酸化されていない部分に活性層を形成し、且つ、
前記ゲート電極は、ゲート絶縁層が前記ゲート電極と前記活性層との間に挟まれて設置されるよう形成される薄膜トランジスタの製造方法。
（２）前記半導体層の一部を酸化するステップは、
酸化性雰囲気の中で前記半導体層を加熱するステップを含む（１）に記載の方法。
（３）前記ゲート電極を形成した後、前記ゲート電極の両側にあるゲート絶縁層の中に前記活性層を露出させるための隙間を形成し、且つ前記隙間の位置にソース・ドレイン電極を形成し、前記活性層と接触するようにする（１）または（２）に記載の方法。
（４）前記半導体層を形成する前にソース・ドレイン電極を形成し、且つ前記半導体層は前記ソース・ドレイン電極の上に形成され、且つ前記ソース・ドレイン電極と接触する（１）または（２）に記載の方法。
（５）前記半導体層を加熱する温度が３００℃から１２００℃の範囲にある（２）−（４）のいずれかに記載の方法。
（６）前記半導体層がポリシリコン層である（１）−（５）のいずれかに記載の方法。
（７）酸素を含む雰囲気の中で前記ポリシリコン層を加熱して前記ポリシリコン層の表面にＳｉＯ2を生成することによって、前記第１のゲート絶縁層を形成する（６）に記載の方法。
（８）酸化性雰囲気の酸素体積含有量が９８％より大きく、且つ水の体積含有量が１０ｐｐｍより小さい、あるいは酸化性雰囲気の酸素体積含有量が９７％より大きく、且つ水の体積含有量が１０―１０００ｐｐｍである（７）に記載の方法。
（９）窒素を含む雰囲気の中で前記ポリシリコン層を加熱して前記ポリシリコンの表面にＳｉＮｘを生成することによって、前記第１のゲート絶縁層を形成する（６）に記載の方法。
（１０）前記窒素を含む雰囲気にＮ2あるいはＮＨ3が含まれている（９）に記載の方法。
（１１）前記ゲート絶縁層を形成するステップは、化学気相成長やスパッタリングなどの方法により前記第１のゲート絶縁層の上に第２のゲート絶縁層を形成するステップをさらに含む（１）−（１０）のいずれかに記載の方法。
（１２）前記半導体層を形成する前に前記基板の上にバッファ層を形成し、且つ、
前記半導体層は、前記バッファ層の上に非結晶シリコン層を形成し、エキシマレーザー法で前記非結晶シリコンをポリシリコンに結晶化させて形成される（１）−（１１）のいずれかに記載の方法。
（１３）薄膜トランジスタであって、基板、活性層、ゲート絶縁層、ゲート電極及びソース・ドレイン電極を備え、前記ゲート絶縁層は前記活性層と直接接触する第１のゲート絶縁層を備え、且つ前記第１のゲート絶縁層の絶縁耐力は少なくとも９×１０6Ｖ・ｃｍ-1である薄膜トランジスタ。
（１４）前記第１のゲート絶縁層は、前記活性層を形成するための半導体層を酸化性雰囲気の中で加熱して形成され、且つ前記半導体層はポリシリコン層である（１３）に記載の薄膜トランジスタ。
（１５）前記ゲート絶縁層は第１のゲート絶縁層の上にある第２のゲート絶縁層をさらに含み、前記第２のゲート絶縁層は化学気相成長やスパッタリングの方法により形成される（１３）−（１４）のいずれかに記載の薄膜トランジスタ。
（１６）表示デバイスであって、（１３）−（１５）のいずれかに記載の薄膜トランジスタを含む表示デバイス。
【００４１】
なお、上記（１）の半導体を酸化するステップにおいて、上記の酸化性雰囲気の中で加熱するプロセスに限定されず、いかなる適切な酸化方法を採用してもよい。例えば、酸化性質を持つ元素（例えば酸素または窒素）を注入して半導体層の一部を酸化してもよい。このとき、半導体層の底部の部分が酸化されるようにするなど、酸化する部分の位置を制御してもよい。
【００４２】
説明すべきことは、上記ＴＦＴ構造において、各部分の位置関係及接続関係は従来技術によって任意に調整できる。例えば、ゲート電極とソース・ドレイン電極の両方がゲート絶縁層の上にあり、且つソース・ドレイン電極はゲート絶縁層の中にある隙間を通じて活性層と接触してもよい。あるいは、ゲート電極がゲート絶縁層の上にあり、ソース・ドレイン電極が活性層と直接接触するように活性層の下にあってもよい。ゲート電極と活性層との間にゲート絶縁層があれば、ゲート電極は、活性層の上にあってもよいし、活性層の下にあってもよい。なお、一つの実施例において当該ＴＦＴの第１のゲート絶縁層の絶縁耐力は少なくとも９×１０6Ｖ・ｃｍ-1であってもよい。また、第１のゲート絶縁層の質量密度は２．０−３．５ｇ・ｃｍ-３が好ましい。
【００４３】
本発明にかかる実施例によるＴＦＴは、液晶ディスプレイなどの表示デバイスに用いることができる。本発明にかかる一つの実施例は、表示デバイスであって、本発明にかかるいずれかの実施例による薄膜トランジスタまたは本発明にかかるいずれかの実施例の方法によって製造された薄膜トランジスタを含む表示デバイスをさらに提供する。当該表示デバイスの他の構成部分については、当業者が知っているとおりである。これらの構成部分は、例えば、偏光板、共通電極、配列層、シール剤、液晶、スペーサー、保護層、有機半導体活性層、異方性導電フィルム（ＡＣＦ）、ドライバＩＣ、プリント回路基板（ＰＣＢ）、制御ＩＣ、ブラックマトリックス（ＢＭ）及びカラーフィルタ（ＣＦ）などが含まれるが、これに限らない。
【００４４】
以上の実施例は本発明の原理を説明するために用いた例示的な形態であり、本発明がこれに限定されないことは理解すべきである。当業者にとって本発明の精神および本質から離脱しなければ、あらゆる変形及び改良を施してもよく、このような変形及び改良は本発明の保護範囲に含まれていることとみなされる。
【符号の説明】
【００４５】
１  基板
２  バッファ層
３  活性層
３’  半導体層
３’’  前身
４  ゲート電極
５  第１のゲート絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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