(57)【要約】【課題】  十分なメモリロック動作を支援するフラッシュメモリ装置及びフラッシュメモリ装置の駆動方法を提供すること。【解決手段】  フラッシュメモリ装置は、一つ以上のフラッシュメモリアレイ及び第１動作(すなわち、プログラム、消去)と関連付けて供給される供給アドレスが一つ以上のフラッシュメモリアレイの解除領域の内部にあるか外部にあるかを指示するように構成されたアドレス比較回路を含む。また、制御回路が提供される。この制御回路は、アドレス比較回路から検出された供給アドレスがフラッシュメモリアレイの解除領域外部にあるという指示に応答してフラッシュメモリアレイ上での第１動作の実行を阻止するように構成される。【選択図】図１
2005011504.tif 000002
【特許請求の範囲】
【請求項１】
第１動作と関連付けて供給される供給アドレスがフラッシュメモリアレイの解除領域の内部にあるか外部にあるかを指示するように構成されたアドレス比較回路と、
前記アドレス比較回路で検出された、前記供給アドレスが前記フラッシュメモリアレイの解除領域の外部にあるという指示に応答して前記フラッシュメモリアレイ内での前記第１動作の実行を阻止するように構成された制御回路と、を含むことを特徴とするフラッシュメモリ装置。
【請求項２】
前記アドレス比較回路は、
開始クロック信号に同期して供給される供給開始アドレスをラッチするように構成された開始アドレスレジスタと、
終了クロック信号に同期して供給される供給終了アドレスをラッチするように構成された終了アドレスレジスタと、を含むことを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項３】
前記アドレス比較回路は、
前記開始アドレスレジスタから、ラッチされた開始アドレスを受信するように構成された開始アドレス比較器と、
前記終了アドレスレジスタから、ラッチされた終了アドレスを受信するように構成された終了アドレス比較器と、をさらに含むことを特徴とする請求項２に記載のフラッシュメモリ装置。
【請求項４】
前記開始アドレス比較器は、前記ラッチされた開始アドレスと前記供給アドレスとを比較するように構成されたブール論理部を含み、
前記終了アドレス比較器は、前記ラッチされた終了アドレスと前記供給アドレスとを比較するように構成されたブール論理部を含むことを特徴とする請求項３に記載のフラッシュメモリ装置。
【請求項５】
前記アドレス比較器は、前記第１動作と関連付けられた前記供給アドレスが前記フラッシュメモリアレイの解除領域の内部にあるか外部にあるかを示す解除信号を生成するように構成されることを特徴とする請求項４に記載のフラッシュメモリ装置。
【請求項６】
前記制御回路は、前記解除信号に応答することを特徴とする請求項５に記載のフラッシュメモリ装置。
【請求項７】
前記制御回路は、
複数の連続したアドレス入力パルスの受信に応答して開始クロック信号を生成するように構成されたパルスカウンタを具備する第１クロック生成器を含むことを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項８】
前記フラッシュメモリ装置は、
前記開始クロック信号に同期して解除領域の開始アドレスをラッチするように構成された第１アドレスレジスタをさらに含むことを特徴とする請求項７に記載のフラッシュメモリ装置。
【請求項９】
前記制御回路は、
一つ以上のアドレス入力パルスの受信に応答して開始クロック信号を生成するように構成された第１クロック生成器を含むことを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項１０】
フラッシュメモリアレイと、
前記フラッシュメモリアレイのワードラインと電気的に連結され、命令制御信号に応答するワードライン制御回路と、
前記フラッシュメモリアレイのビットラインと電気的に連結され、前記命令制御信号に応答するビットライン制御回路と、
供給される供給ローアドレスが解除領域内にあれば、活性レベルの解除信号を生成し、前記供給ローアドレスが前記解除領域外部にあれば、非活性レベルの解除信号を生成することによって、命令と関連付けられた前記供給ローアドレスが前記フラッシュメモリアレイの解除領域の内部にあるか外部にあるかを示すように構成されたアドレス比較回路と、
前記命令及び前記解除信号に応答して命令イネーブル信号を生成するように構成された主制御回路と、
前記命令イネーブル信号に応答して前記命令制御信号を生成するように構成された命令制御回路と、を含むことを特徴とするフラッシュメモリ装置。
【請求項１１】
前記主制御回路は、前記フラッシュメモリ装置の一ピンから受信されたアドレス入力パルス信号に応答し、前記フラッシュメモリ装置は、前記アドレス入力パルス信号の連続する第１、第２リーディングエッジに同期して前記供給ローアドレスの第１及び第２部分をラッチするように構成されることを特徴とする請求項１０に記載のフラッシュメモリ装置。
【請求項１２】
前記主制御回路は、前記フラッシュメモリ装置により受信されたリセット信号のリーディングエッジに応答して比較リセット信号を生成するように構成され、前記アドレス比較回路は前記比較リセット信号に応答することを特徴とする請求項１０に記載のフラッシュメモリ装置。
【請求項１３】
前記アドレス比較回路は、
開始クロック信号に同期して供給される供給開始アドレスをラッチするように構成された開始アドレスレジスタと、
終了クロック信号に同期して供給される供給終了アドレスをラッチするように構成された終了アドレスレジスタと、を含むことを特徴とする請求項１０に記載のフラッシュメモリ装置。
【請求項１４】
前記アドレス比較回路は、
前記開始アドレスレジスタから、ラッチされた開始アドレス及び前記供給ローアドレスを受信するように構成された開始アドレス比較器と、
前記終了アドレスレジスタから、ラッチされた終了アドレス及び前記供給ローアドレスを受信するように構成された終了アドレス比較器と、をさらに含むことを特徴とする請求項１３に記載のフラッシュメモリ装置。
【請求項１５】
前記開始アドレス比較器は、前記ラッチされた開始アドレスと前記供給ローアドレスとを比較するように構成されたブール論理部を含み、
前記終了アドレス比較器は、前記ラッチされた終了アドレスと前記供給ローアドレスとを比較するように構成されたブール論理部を含むことを特徴とする請求項１４に記載のフラッシュメモリ装置。
【請求項１６】
前記主制御回路は、アドレス入力パルスの第１シーケンスに応答して前記開始クロック信号を生成し、アドレス入力パルスの第２シーケンスに応答して前記終了クロック信号を生成するように構成されることを特徴とする請求項１３に記載のフラッシュメモリ装置。
【請求項１７】
第１の複数の連続するアドレス入力パルスのうち、それぞれのパルスに同期して、フラッシュメモリアレイの解除領域と関連付けられた開始アドレスのうち少なくとも第１及び第２部分を前記フラッシュメモリ装置にローディングする段階と、
第２の複数の連続するアドレス入力パルスのうち、それぞれのパルスに同期して、前記解除領域と関連付けられた終了アドレスのうち少なくとも第１及び第２部分を前記フラッシュメモリ装置にローディングする段階と、
第３の複数の連続するアドレス入力パルスのうち、それぞれのパルスに同期して、消去またはプログラム命令と関連付けて供給される供給アドレスのうち少なくとも第１及び第２部分を前記フラッシュメモリ装置にローディングする段階と、
前記消去またはプログラム命令が前記解除領域で行われているかどうかを判断するために、前記供給アドレスを前記開始及び終了アドレスと比較する段階と、を含むことを特徴とするフラッシュメモリ装置の動作方法。
【請求項１８】
前記比較段階は、
前記供給アドレスが前記開始アドレスより大きいか又は等しいかを評価する段階と前記供給アドレスが前記終了アドレスより小さいか又は等しいかを評価する段階とを含むことを特徴とする請求項１７に記載のフラッシュメモリ装置の動作方法。
【請求項１９】
前記比較段階は、
前記消去またはプログラム命令の実行をイネーブルさせる第１レベルと前記消去またはプログラム命令の実行を阻止する第２レベルとを有する解除信号を生成する段階を含むことを特徴とする請求項１７に記載のフラッシュメモリ装置の動作方法。
【請求項２０】
フラッシュメモリアレイの解除領域と関連付けられた開始アドレスをフラッシュメモリ装置にローディングする段階と、
前記解除領域と関連付けられた終了アドレスを前記フラッシュメモリ装置にローディングする段階と、
消去またはプログラム命令と関連付けて供給される供給アドレスを前記フラッシュメモリ装置にローディングする段階と、
前記供給アドレスが前記開始アドレスより大きいか又は等しいかを判断するために前記供給アドレスを前記開始アドレスと比較する段階と、
前記供給アドレスが前記終了アドレスより小さいか又は等しいかを判断するために前記供給アドレスを前記終了アドレスと比較する段階と、
前記供給アドレスが前記開始アドレスより大きいか又は等しく、かつ、前記供給アドレスが前記終了アドレスより小さいか又は等しいという判断に応答して活性レベルの解除信号を生成する段階と、を含むことを特徴とするフラッシュメモリ装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ装置の集積回路に係り、特にフラッシュメモリ装置及びフラッシュメモリ装置の駆動方法に関する。
【背景技術】
【０００２】
フラッシュメモリ装置は、一般にＥＥＰＲＯＭセルのアレイを用いる非揮発性メモリの一形態である。特に、フラッシュメモリは複数のメモリ領域が消去され、一つのプログラミング動作でプログラミングされるＥＥＰＲＯＭ技術より具現化される。通常のＥＥＰＲＯＭ技術は、一回に一つの領域だけを消去してプログラミングするが、同時に異なる領域を読み出し書き込みするようにシステムがフラッシュメモリを利用することができ、フラッシュメモリはより効率的なスピードで動作できる。フラッシュメモリは、一般的にＮＯＲ型のフラッシュメモリとＮＡＮＤ型のフラッシュメモリとの２形態に区分される。ＮＯＲ及びＮＡＮＤの名前は各貯蔵セルに使われる論理ゲートの形態から来たものである。ＮＯＲ型フラッシュは最初に開発された形態である。ＮＯＲ型フラッシュメモリは、相対的に消去及び書き込み時間が長くなるが、どの領域でもランダムにアクセスできるようにするフルアドレス／データインターフェース(ｆｕｌｌ Ａｄｄｒｅｓｓ／ｄａｔａ ｉｎｔｅｒｆａｃｅ)を有する。このような特徴は、プログラムコードの貯蔵に適合して時々アップデートするだけで済む。ＮＯＲ型フラッシュメモリは、１０,０００〜１００,０００回の消去サイクル範囲の耐久性を有しうる。ＮＯＲ型フラッシュメモリは、コンパクトフラッシュ（登録商標）及びスマートメディアの全てを含む速いフラッシュベースの取り外し可能媒体(ｅａｒｌｙ ｆｌａｓｈ−ｂａｓｅｄ ｒｅｍｏｖａｂｌｅ ｍｅｄｉａ)のベースとなる。これに比べて、ＮＡＮＤ型フラッシュは、通常ＮＯＲ型フラッシュに比べて速い消去及び書き込み(すなわちプログラム)時間を有し、高密度かつビット当たりで低コストであり、より高い耐久性を有する。しかし、ＮＡＮＤフラッシュのＩ／Ｏインターフェースは一般的に順次的なデータアクセスだけを許可する。したがって、ＰＣカードなどの大容量装置に適している。ＮＡＮＤ型フラッシュはＭＭＣ、セキュアデジタル、及びメモリスティックを含む様々の小さなメディアフォーマットを主導する。ＮＡＮＤ型フラッシュメモリはキードライブと知らされた流動ＵＳＢインターフェース貯蔵器のコアを形成する。
【０００３】
また、フラッシュメモリ及び他の非揮発性メモリ装置は保護されるべきデータを誤って消去したりデータを二重書き込みしたりすることを減らすための書き込み保護特性で発展してきた。書き込み保護を有する非揮発性メモリ装置の例が特許文献１〜３に開示されている。しかし、従来の書き込み保護技術は、一般的にメモリアレイ内の一つ以上の固定サイズのブロックのロックを必要とし、前記ロック動作を制御するための追加的な外部ピンを使用する必要がある。したがって、このような従来の非揮発性メモリ装置にもかかわらず、追加的なピンの使用及び固定サイズのブロックに対する保護を制限する柔軟な書き込み保護特性を有する改良型の非揮発性メモリ装置が求められている。
【特許文献１】米国特許第６,０３１,７５７号公報
【特許文献２】米国特許第５,５１３,１３６号公報
【特許文献３】米国特許第５,１９７,０３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする技術的課題は、追加的な外部ピンを使用せずに、ロック動作を行うことができるフラッシュメモリ装置を提供することである。
【課題を解決するための手段】
【０００５】
本発明の一実施形態によるフラッシュメモリ装置は、一つ以上のメモリアレイ及び第１動作（即ち、プログラム、消去）と関連付けて供給される供給アドレスが前記一つ以上のフラッシュメモリアレイの解除領域の内部にあるかまたは外部にあるかを示すアドレス比較回路を含む。また、制御回路も提供される。前記制御回路は、前記アドレス比較回路で検出された、前記供給アドレスが前記フラッシュメモリアレイの解除領域の外部にあるという指示に応答して前記フラッシュメモリアレイ内での前記第１動作の実行を阻止するように構成される。前記アドレス比較回路は、開始クロック信号に同期して供給される供給開始アドレスをラッチするように構成された開始アドレスレジスタと、終了クロック信号に同期して供給される供給終了アドレスをラッチするように構成された終了アドレスレジスタと、を含んでもよい。また、前記アドレス比較回路は、前記開始アドレスレジスタから、ラッチされた開始アドレスを受信するように構成された開始アドレス比較器と、前記終了アドレスレジスタから、ラッチされた終了アドレスを受信するように構成された終了アドレス比較器とを含んでもよい。また、前記開始及び終了アドレス比較器の出力端にブール論理部をさらに提供できる。前記ブール論理部は、前記第１動作と関連付けられた前記供給アドレスが前記フラッシュメモリアレイの解除領域の内部にあるか外部にあるかを示す解除信号を生成する。前記解除回路に提供されて、前記解除信号の値が前記供給アドレスが前記解除領域の外部にあることを表せば前記命令を阻止する役割をする。
【０００６】
本発明の他の実施形態によれば、本発明は一つ以上のフラッシュメモリアレイを有するフラッシュメモリ装置を含んでおり、前記フラッシュメモリアレイは前記フラッシュメモリアレイのワードラインと電気的に連結されたワードライン制御回路及び前記フラッシュメモリアレイのビットラインと電気的に連結されたビットライン制御回路を含む。前記ワードライン及びビットライン制御回路は、命令制御信号(すなわち、ＣＴＬ)に応答する。また、アドレス比較回路が提供される。前記比較回路は、プログラムまたは消去命令と関連付けて供給される供給ローアドレスが前記フラッシュメモリアレイの解除領域の内部にあるか外部にあるかを示すように構成される。前記解除領域の境界は、前記フラッシュメモリアレイ内のローを示す開始及び終了アドレスより特定されうる。前記開始及び終了アドレスは、前記比較回路内のレジスタに保存されうる。前記比較回路は、前記供給ローアドレスが前記解除領域の内部にあれば、活性化レベルの解除信号を生成し、前記供給ローアドレスが前記解除領域外部にあれば、非活性化レベルの解除信号を生成することによって、前記供給ローアドレスが前記解除領域の内部にあるか外部にあるかを示すことができる。
【０００７】
前記解除信号及び前記命令は主制御回路に提供され、前記主制御回路は前記命令及び前記解除信号に応答して命令イネーブル信号を生成する。前記命令イネーブル信号は、前記命令がプログラム命令であればプログラムイネーブル信号であり、前記命令が消去命令であれば消去命令イネーブル信号でありうる。前記命令イネーブル信号は対応する命令制御回路に提供され、前記命令制御回路は前記命令イネーブル信号に応答して前記命令制御信号を生成する。前記命令制御信号は、ビットライン及びワードライン制御回路に提供でき、活性状態でこれら回路をロックさせるように動作することができる。
【０００８】
また、本発明の他の実施形態によれば、主制御回路は前記フラッシュメモリ装置の一ピンから受信されるアドレス入力パルス信号ＡＩＰに応答できる。また、前記フラッシュメモリ装置は供給される供給アドレスの全体幅より狭いアドレスポートを含むことができる。この場合、前記フラッシュメモリ装置は前記アドレス入力パルス信号の連続する第１、第２リーディングエッジに同期して前記供給ローアドレスの第１及び第２部分をラッチするように構成される。
【０００９】
また、アドレス比較回路は別途の開始及び終了アドレスレジスタを含む。前記開始アドレスレジスタは、開始クロック信号に同期して供給される供給開始アドレスをラッチするように構成され、前記終了アドレスレジスタは終了クロック信号に同期して供給される供給終了アドレスをラッチするように構成される。これら開始及び終了クロック信号は、主制御回路で生成できる。特に、前記主制御回路は、アドレス入力パルスの第１シーケンスに応答して前記開始クロック信号を生成し、アドレス入力パルスの第２シーケンスに応答して前記終了クロック信号を生成する。
【００１０】
また、本発明の他の実施形態は、フラッシュメモリ装置を動作する方法を含む。前記方法は、パワーアップ及び／またはリセット動作に応答してフラッシュメモリアレイの解除領域と関連付けられた開始及び終了アドレスを前記フラッシュメモリ装置にローディングする段階を含む。次に、ノーマルモード動作の間、消去またはプログラム命令に関連付けて供給される供給アドレスが前記フラッシュメモリ装置にローディングされる。前記供給アドレスは前記開始アドレスと比較されて前記供給アドレスが前記開始アドレスより大きいか、または等しいかを判断する。また、前記供給アドレスは前記終了アドレスと比較されて前記供給アドレスが前記終了アドレスより小さいかまたは等しいかを判断する。次に、前記供給アドレスが前記開始アドレスより大きいかまたは等しいかと、前記供給アドレスが前記終了アドレスより小さいかまたは等しいかの判断に応答して活性レベルを有する解除信号が生成されうる。
【発明の効果】
【００１１】
本発明によれば、追加的な外部ピンを使用せずに、フラッシュメモリ装置内のロック動作を行うことができる。
【発明を実施するための最良の形態】
【００１２】
本発明とその動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには本発明の望ましい実施の形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
【００１３】
以下、添付した図面に基づき、本発明の望ましい実施の形態を説明することによって、本発明を詳細に説明する。各図面に示された同じ参照符号は同様の構成要素を示す。
【００１４】
図１を参照すれば、本発明の一実施の形態によるフラッシュメモリシステム１００は第１及び第２フラッシュメモリ装置１１０−１、１１０−２をそれぞれ含む。これらそれぞれのフラッシュメモリ装置は各半導体集積回路基板(例えば半導体チップ)上に形成することができ、各基板はそれぞれ個別の集積回路パッケージ内に装着されてもよいし、複数の基板が一つの集積回路パッケージ内に並んで装着されて(図示せず)単一の大容量フラッシュメモリ装置を構成してもよい。フラッシュメモリ装置１１０−１、１１０−２は、それぞれ独立して動作することもでき、図示したように他のフラッシュメモリ装置と結合して動作することもできる。
【００１５】
第１フラッシュメモリ装置１１０−１は第１フラッシュメモリアレイ１２０−１を含む。第１フラッシュメモリアレイ１２０−１は、従来方式のようにフラッシュメモリセルの複数のローと複数のカラムを支援するように構成できる。フラッシュメモリセルの各ローはそれぞれのワードラインに電気的に連結され、フラッシュメモリセルの各カラムは、それぞれのビットラインに電気的に連結される。第１フラッシュメモリアレイ１２０−１内のワードラインは、第１ワードライン制御回路１３２−１からローアドレス(ＡＤＤ＜１７:８＞と示される)に応答してワードライン信号を受信する。第１ワードライン制御回路１３２−１は、ワードラインドライバ回路及び第１ローデコーダ１３０−１に含まれうる。第１フラッシュメモリアレイ１２０−１内のビットラインは、第１カラムデコーダ１４０−１と電気的に連結された第１ビットライン制御回路１４２−１に読み出しデータを提供し、第１ビットライン制御回路１４２−１から書き込みデータを受信する。第１カラムデコーダ１４０−１は、カラムセグメントアドレス(ＡＤＤ＜７:０＞と示される)に応答する。前記書き込みデータ及び読み出しデータは、両方向データバスＤＡＴＡ＜７:０＞を介して、第１ビットライン制御回路１４２−１に提供されるか、または第１ビットライン制御回路１４２−１から提供される。ワードライン制御回路１３２−１、ローデコーダ１３０−１、ビットライン制御回路１４２−１及びカラムデコーダ１４０−１は従来の設計であり得るので、これ以上の説明は省略する。
【００１６】
第１フラッシュメモリアレイ１２０−１は、活性領域がプログラム及び消去命令にそれぞれ応答してプログラム(すなわち、書き込み)及び消去され、非活性領域はプログラム及び/または消去動作が行われない。前記活性領域は解除領域１２１−１として示され、前記非活性領域はロック領域１２３−１として示される。これら領域１２１−１，１２３−１の各々は第１フラッシュメモリアレイ１２０−１内で一つ以上の隣接したローブロックを構成する多数のフラッシュメモリセルローを含む。ロック領域１２３−１は、第１フラッシュメモリアレイ１２０−１内でロー０(ＬＳＢアドレス)から中間ローまでに延びている。前記中間ローは、開始ローアドレスＳＴＡＤＤ＜１７:８＞マイナス１(すなわち、中間ロー＝ＳＴＡＤＤ＜１７:８＞−１ｂ、ここで“ｂ”は２進記数法を示し、ＳＴＡＤＤ＜１８＞＝０ｂである)に相当する。解除領域１２１−１は、開始ローアドレスＳＴＡＤＤ＜１７:８＞から終了ローアドレスＥＤＡＤＤ＜１７:８＞(ここでＥＤＡＤＤ＜１８＞=０ｂ)と定義されるローアドレスまで延びている。したがって、本発明の好適な実施の形態において、第１フラッシュメモリアレイ１２０−１は８ビット/セグメントで２８のセグメントに区分される２１０のアドレス可能なローのフラッシュメモリセルを有し、これは、第１フラッシュメモリアレイ１２０−１は２１１カラムのフラッシュメモリセルを有することを意味する。
【００１７】
図２を参照すれば、開始及び終了ローアドレスは第１フラッシュメモリ装置１１０−１内の該当レジスタにプログラミングできる。また、他の適用例においては、終了ローアドレスＥＤＡＤＤは、第１フラッシュメモリアレイ１２０−１内の最後のアドレス可能なローのフラッシュメモリセルに対応し得る(すなわち、ＥＤＡＤＤ＜１８:８＞は０１１１１１１１１１１に等しい)。終了ローアドレスＥＤＡＤＤを第１フラッシュメモリアレイ１２０−１内の最後のアドレスとして設定することは、解除領域１２１−１がロック領域で定義された一つ以上のローブロックの割込みなしに、複数のフラッシュメモリアレイに及ぶフラッシュメモリセルのローブロックを構成する場合に役立つ。
【００１８】
第２フラッシュメモリ装置１１０−２は、第１フラッシュメモリ装置１１０−１と同様の形態により構成される。特に、第２フラッシュメモリ装置１１０−２は、第１フラッシュメモリアレイ１２０−１と同一容量を有する第２フラッシュメモリアレイ１２０−２を含む。第２フラッシュメモリアレイ１２０−２内のワードラインは、ローアドレス(ＡＤＤ＜１７:８＞と示される)に応答して、第２ワードライン制御回路１３２−２及び第２ローデコーダ１３０−２からワードライン信号を受信する。第２フラッシュメモリアレイ１２０−２内のビットラインは、第２カラムデコーダ１４０−２と電気的に連結された第２ビットライン制御回路１４２−２に読み出しデータを提供するか、第２ビットライン制御回路１４２−２から書き込みデータを受信する。第２カラムデコーダ１４０−２は、カラムセグメントアドレス(ＡＤＤ＜７:０＞と示される)に応答する。前記書き込みデータ及び読み出しデータは、両方向データバスＤＡＴＡ＜７:０＞を介して、第２ビットライン制御回路１４２−２に提供し、第２ビットライン制御回路１４２−２から提供される。このデータバスは第１及び第２フラッシュメモリ装置１１０−１、１１０−２が共有する。
【００１９】
１９ビットアドレスＡＤＤ＜１８:０＞は、第１及び第２フラッシュメモリ装置１１０−１、１１０−２に電気的に連結されたアドレスバス上に順次にローディングされる複数のアドレスバイト(すなわち、８ビットバイト)として提供できる。この１９ビットアドレスは、第１及び第２フラッシュメモリ装置１１０−１、１１０−２が初期化される時、開始アドレスＳＴＡＤＤ及び終了アドレスＥＤＡＤＤで示すことができる。したがって、１９ビットアドレスは、プログラム、消去及び読み出し動作を実行している間、特定のローアドレス及びカラムセグメントを識別するのに用いられる。前記１９ビットアドレスのうち最も大きいビット(すなわち、ＡＤＤ＜１８＞)はチップ選択信号として動作し、前記チップ選択信号はそれぞれの命令または他の制御信号に応答して第１及び第２フラッシュメモリ装置のうち、いずれがアドレスされるかを特定する機能を持つ。フラッシュメモリ装置システム１００においては、第１フラッシュメモリ装置１１０−１は、次の第１アドレス;０００．．．００００≦ＡＤＤ＜１８:０＞≦０１１．．．１１１１として定義されるメモリ空間と関連付けられ、第２メモリ装置１１０−２は、次の第２アドレス;１００．．．００００≦ＡＤＤ＜１８:０＞≦１１１．．．１１１１として定義されるメモリ空間と関連付けられる。
【００２０】
第２フラッシュメモリアレイ１２０−２は、プログラム及び消去命令ＣＭＤにそれぞれ応答してプログラム(即ち、書き込み)及び消去される活性領域と、プログラミング及び/または消去動作がなされない非活性領域とを支援するように構成される。本明細書では、前記活性領域は、解除領域１２１−２と記述され、前記非活性領域はロック領域１２３−２と記述される。これら領域１２１−１，１２３−１のそれぞれは複数のローフラッシュメモリセルを含む。また、解除領域１２１−２は、ロー０(ＳＴＡＤＤ＜１７:８＞＝０００．．．００００)から終了ローアドレス(ＥＤＡＤＤ＜１７:８＞、ここでＥＤＡＤＤ＜１８＞＝１ｂ)に対応するローである中間ローまで延びていると示される。ロック領域１２３−２は、前記終了ローアドレスの次のローから第２フラッシュメモリアレイ１２０−２内の最後の物理ローアドレスまでに延びていると示される。第１及び第２フラッシュメモリアレイ１２０−１，１２０−２内に解除領域を有することにより、アドレスは第１フラッシュメモリアレイ１２０−１内でＳＴＡＤＤ＜１８:０＞＝０ＸＸＸ．．．ＸＸＸからＥＤＡＤＤ＜１８:０＞＝０１１１．．．１１１までに延びており、第１フラッシュメモリアレイ１２０−１内でＳＴＡＤＤ＜１８:０＞＝１００．．．０００からＥＤＡＤＤ＜１８:０＞＝１ＸＸＸ．．．ＸＸＸまでに延びており、インタラプトされていないアドレス空間が第１及び第２フラッシュメモリアレイ１２０−１，１２０−２に及ぶように構成される。また、各フラッシュメモリアレイ内に別個のアドレス空間構成が可能である。例えば、複数の開始及び終了アドレスが各フラッシュメモリ装置１１０−１、１１０−２内に形成されて各フラッシュメモリアレイ内に複数の活性領域及び複数の非活性領域を構成することができる。
【００２１】
また、第１フラッシュメモリ装置１１０−１は、アドレス比較回路１６０−１及び第１制御回路を含む。第１制御回路は、主制御回路１７０−１、消去制御回路１５０−１、及びプログラム制御回路１５２−１を含む。図２を参照すれば、アドレス比較回路１６０−１は、ＡＤＤ＜１８:８＞で表示される受信されたアドレスの最も大きい部分及び主制御回路１７０−１で生成された複数の制御信号に応答する。これら制御信号は“開始”クロック信号ＳＴＣＬＫ、“終了”クロック信号ＥＤＣＬＫ、及びリセット信号ＲＥＳＥＴを含む。アドレス比較回路１６０−１は、解除信号ＵＬＫ_１を生成し、解除信号ＵＬＫ_１は、受信されたローアドレスＡＤＤ＜１７:８＞が第１フラッシュメモリアレイ１２０−１の解除領域１２１−１内のローを指示しているか否かを示す。主制御回路１７０−１は、ＡＤＤ＜１８＞で示されたチップ選択信号、リセット信号ＲＳＴ、命令信号ＣＭＤ、アドレス入力パルス信号ＡＩＰ、及び解除信号ＵＬＫ_１に応答する。前記チップ選択信号ＡＤＤ＜１８＞の値は、第１フラッシュメモリ装置１１０−１または第２フラッシュメモリ装置１１０−２が供給される供給命令信号によりアドレスされたかどうかを判断する。
【００２２】
主制御回路１７０−１は、開始クロック信号ＳＴＣＬＫ、終了クロック信号ＥＤＣＬＫ、及びリセット信号ＲＥＳＥＴを生成してアドレス比較回路１６０−１に提供する。また、主制御回路１７０−１は、解除信号ＵＬＫ_１の値によって消去イネーブル信号ＥＥＮ_１またはプログラムイネーブル信号ＰＥＮ_１を生成する。特に、命令信号ＣＭＤによりプログラム動作が要求され、解除信号ＵＬＫ_１が活性ハイレベルに生成されれば、プログラムイネーブル信号ＰＥＮ_１が活性レベルに生成され、解除領域１２１−１にはプログラム動作が可能となる。これと同じように、命令信号ＣＭＤにより消去動作が要求され、解除信号ＵＬＫ_１が活性ハイレベルに生成されれば、消去イネーブル信号ＥＥＮ_１が活性レベルに生成され、解除領域１２１−１には消去動作が可能となる。消去制御回路１５０−１は、活性消去イネーブル信号ＥＥＮ_１に応答して活性レベルの制御信号ＣＴＬ_１を生成する。同様に、プログラム制御回路１５２−１は、活性プログラムイネーブル信号ＰＥＮ_１に応答して活性レベルの制御信号ＣＴＬ_１を生成する。活性制御信号ＣＴＬ_１は、ワードライン制御回路１３２_１及びビットライン制御回路１４２_１がイネーブルされるように動作する。
【００２３】
同様に、第２フラッシュメモリ装置１１０−２はアドレス比較回路１６０−２及び第２制御回路を含む。第２制御回路は、主制御回路１７０−２、消去制御回路１５０−２、及びプログラム制御回路１５２−２を含む。図２を参照すれば、アドレス比較回路１６０−２は、ＡＤＤ＜１８:８＞と示される受信されたアドレスの最も大きい部分及び主制御回路１７０−２で生成された複数の対応する制御信号ＳＴＣＬＫ、ＥＤＣＬＫ、及びＲＥＳＥＴに応答する。また、アドレス比較回路１６０−２は、解除信号ＵＬＫ_２を生成し、解除信号ＵＬＫ_２は、受信されたローアドレスＡＤＤ＜１７:８＞が第２フラッシュメモリアレイ１２０−２の解除領域１２１−２内のローを指示しているか否かを示す。主制御回路１７０−２はチップ選択信号ＡＤＤ＜１８＞、リセット信号ＲＳＴ、命令信号ＣＭＤ、アドレス入力パルス信号ＡＩＰ、及び解除信号ＵＬＫ_２に応答する。主制御回路１７０−２は対応する開始クロック信号ＳＴＣＬＫ、終了クロック信号ＥＤＣＬＫ、及びリセット信号ＲＥＳＥＴを生成し、アドレス比較回路１６０−２に提供する。また、主制御回路１７０−２は解除信号ＵＬＫ_２の値によって消去イネーブル信号ＥＥＮ_２またはプログラムイネーブル信号ＰＥＮ_２を生成する。特に、命令信号ＣＭＤによりプログラム動作が要求され、解除信号ＵＬＫ_２が活性ハイレベルに生成されれば、プログラムイネーブル信号ＰＥＮ_２が活性レベルに生成され、解除領域１２１−２にはプログラム動作が可能となる。これと同じように、命令信号ＣＭＤにより消去動作が要求され、解除信号ＵＬＫ_２が活性ハイレベルに生成されれば、消去イネーブル信号ＥＥＮ_２が活性レベルに生成され、解除領域１２１−２には消去動作が可能となる。消去制御回路１５０−２は、活性消去イネーブル信号ＥＥＮ_２に応答して活性レベルの制御信号ＣＴＬ_２を生成する。同様に、プログラム制御回路１５２−２は、活性プログラムイネーブル信号ＰＥＮ_２に応答して活性レベルの制御信号ＣＴＬ_２を生成する。活性制御信号ＣＴＬ_２は、ワードライン制御回路１３２_２及びビットライン制御回路１４２_２がイネーブルされるように動作する。
【００２４】
第１及び第２フラッシュメモリ装置１１０−１、１１０−２内のアドレス比較回路１６０−１，１６０−２は、図２に示したように構成され得る。特に、図２は開始アドレスレジスタ２１０及び終了アドレスレジスタ２５０を含むアドレス比較回路１６０−iを示す。開始アドレスレジスタ２１０は供給された開始アドレスＳＴＡＤＤ＜１８:８＞に応答してラッチされた開始アドレスＬＳＡ＜１８:８＞を生成する複数のＤ-タイプフリップフロップ２１１-１、２１１-２．．．２１１-３を含む。開始アドレスレジスタ２１０は、活性ハイ開始クロック信号ＳＴＣＬＫ及び活性ハイリセット信号ＲＥＳＥＴに応答する。終了アドレスレジスタ２５０は、供給された終了アドレスＥＤＡＤＤ＜１８:８＞に応答してラッチされた終了アドレスＬＥＡ＜１８:８＞を生成する複数のＤ-タイプフリップフロップ２１１-４、２１１-５．．．２１１-６を含む。終了アドレスレジスタ２５０は活性ハイ終了クロック信号ＥＤＣＬＫ及び活性ハイリセット信号ＲＥＳＥＴに応答する。
【００２５】
ラッチされた開始アドレスＬＳＡ＜１８:８＞及び供給されたローアドレスＡＤＤ＜１８:８＞は第１アドレス比較回路２３０に入力される。第１アドレス比較回路２３０は、供給されたローアドレスＡＤＤ＜１８:８＞がラッチされた開始アドレスＬＳＡ＜１８:８＞より大きいかまたは等しい場合、活性ハイレベルの開始イネーブル信号ＳＴＥＮを生成する。これと同様に、ラッチされた終了アドレスＬＥＡ＜１８:８＞及び供給されたローアドレスＡＤＤ＜１８:８＞は、第２アドレス比較回路２７０に入力される。第１アドレス比較回路２７０は、供給されたローアドレスＡＤＤ＜１８:８＞がラッチされた終了アドレスＬＥＡ＜１８:８＞より小さいかまたは等しい場合、活性ハイレベルの終了イネーブル信号ＥＤＥＮを生成する。
【００２６】
第１アドレス比較回路２３０の例示的な実施の形態が図８に２３０−１〜２３０−ｎで示した複数のステージを含むように図示される。これらステージは、ラッチされた開始アドレスビットと供給されたアドレスの対応ビットを互いにビット単位に比較し、以前ステージからの結果信号を受信する機能を行う。第１ステージ２３０−１は、ＸＯＲ（exclusive OR）論理ゲート６０１、インバータ６０３、及びＮＡＮＤゲート６０５、６０７、６０９を含む。第２ステージ２３０−２は、ＸＯＲ論理ゲート６１１、インバータ６１３、及びＮＡＮＤゲート６１５、６１７、６１９を含む。第３ステージ２３０-３は、ＸＯＲ論理ゲート６２１、インバータ６２３、及びＮＡＮＤゲート６２５、６２７、６２９を含む。最後のステージ２３０−ｎは、ＸＯＲ論理ゲート６３１、インバータ６３３、ＮＡＮＤゲート６３５、６３７、６３９及びＮＡＮＤゲート６３９から出力される活性ロー信号を活性ハイ開始イネーブル信号ＳＴＥＮに変換する出力インバータ６４０を含む。
【００２７】
第２アドレス比較回路２７０の例示的な実施の形態が図９に２７０−１〜２７０−Ｎで示した複数のステージを含むように示される。これらステージはラッチされた終了アドレスビットと供給されたアドレスの対応ビットとを互いにビット単位で比較し、以前ステージからの結果信号を受信する機能を行う。第１ステージ２７０−１は、ＸＯＲ論理ゲート７０１、インバータ７０３、及びＮＡＮＤゲート７０５、７０７、７０９を含む。第２ステージ２７０−２は、ＸＯＲ論理ゲート７１１、インバータ７１３、及びＮＡＮＤゲート７１５、７１７、７１９を含む。第３ステージ２７０−３は、ＸＯＲ論理ゲート７２１、インバータ７２３、及びＮＡＮＤゲート７２５、７２７、７２９を含む。最後のステージ２７０−Ｎは、ＸＯＲ論理ゲート７３１、インバータ７３３、ＮＡＮＤゲート７３５、７３７、７３９、及びＮＡＮＤゲート７３９から出力される活性ロー信号を活性ハイ終了イネーブル信号ＥＤＥＮに変換する出力インバータ７４０を含む。
【００２８】
開始イネーブル信号ＳＴＥＮ及び終了イネーブル信号ＥＤＥＮはＡＮＤ動作を行う出力論理部に提供される。前記出力論理部は、２入力ＮＡＮＤゲート２８０及びインバータ２９０を含む。出力論理部のこのような構成に基づいて、活性ハイ開始イネーブル信号ＳＴＥＮ及び活性ハイ終了イネーブル信号ＥＤＥＮを同時に入力した結果、活性ハイ解除信号ＵＬＫ_ｉが生成される。生成された活性ハイ解除信号ＵＬＫ_ｉは、対応する主制御回路１７０−１または１７０−２に提供され、供給されたローアドレスＡＤＤ＜１８:８＞が対応第１メモリアレイ１２０−１または１２０−２の解除領域内のものであるかどうか識別する動作を実行する。
【００２９】
図２に示したＤ-タイプフリップフロップ２１１-ｉのそれぞれは、従来の方式によりまたは図３に示した形態より構成され得る。特に、各Ｄ-タイプフリップフロップ２１１-ｉは、複数のＣＭＯＳ伝送ゲート３０３、３０５、３０７、３０９で構成することができる。これら伝送ゲートは、データ入力信号ＤＩを複数の中間貯蔵ノード３０４、３０６、３０８を通じて順次に通過させて出力ＤＱを生成する。ＣＭＯＳ伝送ゲート３０３、３０５、３０７、３０９は、クロック信号ＣＬＫ(例えば、図２のＳＴＣＬＫまたはＥＤＣＬＫ)に応答してインバータストリングにより生成された一対のクロック信号に同期する。インバータストリングは、一対のインバータ３０１、３０２を含む。Ｄ-タイプフリップフロップ２１１-ｉの中間貯蔵ノード及び出力ＤＱはリセット信号Ｒ(例えば、図２のＲＥＳＥＴ)が活性ハイレベルに設定されればリセットされうる。前記中間貯蔵ノード及び出力ＤＱをリセットするように構成された論理部はインバータ３１１、３１５、３１９及びＮＡＮＤゲート３１３、３１７を含む。
【００３０】
主制御回路１７０−１、１７０−２のそれぞれは開始クロック信号ＳＴＣＬＫを生成する開始クロック生成器４００ａ及び終了クロック信号ＥＤＣＬＫを生成する終了クロック生成器４００ｂを含む。これら開始及び終了クロック信号ＳＴＣＬＫ、ＥＤＣＬＫは、図１を参照して説明したように、対応するアドレス比較回路１６０−１，１６０−２により受信される。図４において、開始クロック生成器４００ａ及び終了クロック生成器４００ｂは、各々命令入力信号ＣＭＤ_ｉｎ、アドレス入力パルスＡＩＰ及びリセット信号ＲＳＴに応答する。アドレス入力パルスＡＩＰ及びリセット信号ＲＳＴは、対応する主制御回路１７０−１、１７０−２により受信され、命令入力信号ＣＭＤ_ｉｎは各主制御回路内で生成される。開始クロック生成器４００ａ(及び終了クロック生成器４００ｂ)は、相補出力信号対（ＤＱ１、ＤＱ１Ｂ及びＤＱ２、ＤＱ２Ｂと示される）を生成し、集合的にパルスカウンタとして動作する一対のＤ-タイプフリップフロップ４０５、４０７を含む。第１Ｄ-タイプフリップフロップ４０５のデータ入力ＤＩは、第１相補出力信号ＤＱ１Ｂから抽出されたフィードバック信号及び命令入力信号ＣＭＤ_ｉｎを受信する。第１Ｄ-タイプフリップフロップ４０７のデータ入力ＤＩは、第２Ｄ-タイプフリップフロップ４０７の第２相補出力ＤＱ２Ｂで生成されたフィードバック信号を受信する。第１Ｄ-タイプフリップフロップ４０５のクロック入力は、アドレス入力パルスＡＩＰに応答し、第１Ｄ-タイプフリップフロップ４０７のクロック入力は、第１Ｄ-タイプフリップフロップ４０５の正出力ＤＱ１に応答する。また、ブール論理部がＮＡＮＤゲート４０１、４１１、インバータ４０３、４０９、４１３、及びパルス生成器４１５の形態で提供される。インバータ４１７及びＡＮＤゲート４１９を含むパルス生成器４１５は、インバータ４０９の出力端のノードＡ及び第１Ｄ-タイプフリップフロップ４０５の正出力ＤＱ１が同時に論理１レベルに設定される時、相対的に短い周期の活性ハイクロックパルスを生成する。この活性ハイクロックパルスは、開始クロック生成器４００ａにより生成される開始クロック信号ＳＴＣＬＫ、または終了クロック生成器４００ｂにより生成される終了クロック信号ＥＤＣＬＫのうち何れかで示される。
【００３１】
開始クロック生成器４００ａ及び終了クロック生成器４００ｂの動作は、図５のタイミング図を参照してさらに具体的に説明する。特に、図５は、アドレスローディング命令(以下、ＳＡＳＣＭＤという)の受信に応答して活性ハイ命令入力信号ＣＭＤ_ｉｎが生成されることを示す。命令入力信号ＣＭＤ_ｉｎがハイレベルで活性化される期間の間、３つの連続したアドレス入力パルスＡＩＰの受信により、第１Ｄ-タイプフリップフロップ４０５の正出力ＤＱ１で論理１レベル信号と重複するインバータ４０９の論理１レベルの信号出力Ａを生成する。その結果、インバータ４１３の出力はローからハイに変換し、パルス生成器４１５はインバータ４１７により提供される遅延と同じ区間を有する論理１のパルスを生成する。
【００３２】
また、図５に示した条件で３つの連続したアドレス入力パルスＡＩＰの生成は、１９ビットアドレスＡＤＤ＜１８:０＞の連続した部分のローディングを図１に示したアドレスバスに電気的に連結された出力部を有する対応するアドレスレジスタ(図示せず)に同期させる。特に、各アドレス入力パルスＡＩＰは、対応する１９ビットアドレスの８ビットをアドレスレジスタにローディングさせる。したがって、図６のタイミング図で示したように、第１アドレス入力パルスＡＩＰはＡＤＤ＜７:０＞のローディングを同期させ、第２アドレス入力パルスＡＩＰはＡＤＤ＜１５:８＞のローディングを同期させ、第３アドレス入力パルスＡＩＰはＡＤＤ＜１８:１６＞のローディングを同期させる。これらアドレスバイトは３つの連続されたアドレス入力パルスＡＩＰの第１シリーズの間にローディングされる開始アドレスＳＴＡＤＤ及び３つの連続されたアドレス入力パルスＡＩＰの第２シリーズの間にローディングされる終了アドレスＥＤＡＤＤに対応する。パッケージされた装置で減少したピンを維持するために、アドレスビットの前記３グループは、第１及び第２フラッシュメモリ装置１１０−１、１１０−２を含むパッケージされた装置の８Ｉ／Ｏピンに連続的に提供することができる。
【００３３】
３つの連続したアドレス入力パルスＡＩＰの第１シリーズは、開始アドレス(すなわちＳＴＡＤＤ＜１８:８＞、ここでＳＴＡＤＤ＜１７:８＞はフラッシュメモリアレイ内のローアドレスにマッピングされる)の１１個の最も大きいビットを図２の開始アドレスレジスタ２１０にローディングするように動作させる論理１パルスの開始クロック信号ＳＴＣＬＫを生成させる。３つの連続したアドレス入力パルスＡＩＰの第２シリーズは、終了アドレス(すなわち、ＥＤＡＤＤ＜１８:８＞)の１１個の最も大きいビットを図２の終了アドレスレジスタ２５０にローディングするように動作させる論理１パルスの終了クロック信号ＥＤＣＬＫを生成させる。これら開始アドレスビット及び終了アドレスビットは、開始及び終了アドレスレジスタ２１０、２５０の出力端でラッチされた開始アドレスＬＳＡ＜１８:８＞の１１ビット及びラッチされた終了アドレスＬＥＡ＜１８:８＞の１１ビットで反映される。
【００３４】
図２のアドレス比較器１６０−i及び図７のタイミング図を参照すれば、フラッシュメモリ装置システム１００における命令及びアドレスの適用方法の例は、前記アドレスが解除領域内にあれば前記命令を完了し、前記アドレスが解除領域内に存在しなければ、命令を阻止させる。この実施の形態において、プログラム命令ＰＲＧが３つの連続的なアドレス入力パルスＡＩＰと共にフラッシュメモリ装置システム１００により受信される。これらパルスは１９ビットアドレスＡＤＤ＜１８:８＞の全てをシステム１００にローディングさせ、この時ＡＤＤ＜１８＞はチップ選択信号として動作し、ＡＤＤ＜１７:８＞はローアドレスとして動作し、ＡＤＤ＜７:０＞はカラムセグメントアドレスとして動作する。この全体アドレスの一部分は第１アドレス比較器１６０−１に提供され、ラッチされた開始アドレスＬＳＡ＜１８:８＞は、０８Ｆｈ(すなわち、０００１０００１１１１ｂ)と同一で、ラッチされた終了アドレスＬＥＡ＜１８:８＞は、３ＦＦｈ(すなわち、０１１１１１１１１１１ｂ)と同一である。
【００３５】
チップ選択信号(すなわち、ＡＤＤ＜１８＞)は“０”と示され、これは第１フラッシュメモリ装置１１０−１(第２フラッシュメモリ装置１１０−２ではない)が前述されたプログラム動作のために選択される。供給されたアドレスの最も大きい１１ビット(すなわち、ＡＤＤ＜１８:８＞＝１ＡＦｈ＝００１１０１０１１１１ｂ)が第１アドレス比較器１６０−１内の第１アドレス比較回路２３０及び第２アドレス比較回路２７０に提供される。前記供給されたアドレスはラッチされた開始アドレスＬＳＡ＜１８:８＞より大きいため、第１アドレス比較回路２３０により開始イネーブル信号ＳＴＥＮが活性ハイレベルに生成される。また、供給されたアドレスがラッチされた終了アドレスＬＥＡ＜１８:８＞より小さいため、第２アドレス比較回路２７０により終了イネーブル信号ＥＤＥＮが活性ハイレベルに生成される。図２及び図７に示したように、これら二つの活性ハイイネーブル信号ＳＴＥＮ、ＥＤＥＮはＡＮＤ動作を行い、活性ハイ解除信号ＵＬＫ_１を生成するブール論理部により受信される。
【００３６】
図１に示したように、この活性ハイ解除信号ＵＬＫ_１は受信された命令(ＣＭＤ、すなわちＣＭＤ＝ＰＲＧ)に対応する活性ハイプログラムイネーブル信号ＰＥＮ_１を生成するように動作する主制御回路１７０−１に入力される。一方、チップ選択信号の値が第１フラッシュメモリ装置１１０−１を選択し、第２フラッシュメモリ装置１１０−２を選択しないように動作するので、アドレス比較回路１６０−２内で非活性ローレベルの開始イネーブル信号ＳＴＥＮ及び終了イネーブル信号ＥＤＥＮが生成される。したがって、主制御回路１７０−２をディセーブルさせるように動作する非活性解除信号ＵＬＫ_２が生成され、プログラムイネーブル信号ＰＥＮ_２は非活性ローレベルを維持する。
【００３７】
活性ハイレベルのプログラムイネーブル信号ＰＥＮ_１の生成はプログラム制御回路１５２−１をイネーブルするように動作させて、活性ハイの制御信号ＣＴＬ_１が生成される。この活性ハイ制御信号ＣＴＬ_１の生成は、ロー第１フラッシュメモリアレイ１２０−１内のアドレスＡＤＤ＜１７:８＞により指定されたローでプログラム動作が続くようにする。また、同様の動作が消去動作に応答して制御回路により行われうる。しかし、フラッシュメモリアレイ内の解除領域またはロック領域で行われる読み出し命令は主制御回路による対応イネーブル信号の選択的な生成を要求しない。
【００３８】
フラッシュメモリ装置システム１００により行われる前述の動作を図１０のフローチャートを通じて説明する。特に、図１０はパワーアップ及び/またはリセット動作を実行している間、フラッシュメモリアレイ内の解除領域を設定する段階を含むフラッシュメモリ装置の動作方法５００を示す。ブロック５０２、５０４、５０６で示したように、フラッシュメモリ装置内に各パワーアップ及び/またはリセット動作は、開始及び終了アドレスをアドレス比較回路にローディングすることにより、フラッシュメモリアレイ内の解除領域の境界を設定する段階を含んでもよい。解除領域の境界が設定されれば、フラッシュメモリ装置システムは、対応する命令及びアドレスに応答してノーマルプログラム、消去及び/または読み出し動作の実行を開始できる。前記段階は、次の命令(例えば、読み出し、プログラム(書き込み)または消去)及び対応するアドレス(例えば、チップ選択、ローアドレス及びカラムアドレス)をフラッシュメモリ装置にローディングする段階を含みうる(ブロック５０８)。次に、受信された命令が読み出し命令であるか否かを判断するチェック段階が行われる(ブロック５１０)。もし受信命令が読み出し命令であれば、一般的な読み出し動作が行われる(ブロック５１４)。次に、制御はブロック５０８に戻る。しかし、受信された命令が読み出し命令ではなければ、前記命令と関連したアドレスが対応するフラッシュメモリアレイ内の解除領域の境界内または境界外(すなわち、外部)にあるかどうかを判断するチェック段階が行われる(ブロック５１２)。前記アドレスが解除領域の境界外部にあると、入力された命令(すなわち、プログラムまたは消去命令)は阻止され(ブロック５１６)、制御はブロック５０８に戻る。しかし、前記アドレスが解除領域の境界内部にあると、活性解除信号(すなわち、ＵＬＫ＝１)が生成される(ブロック５１８)。もし前記命令が消去命令であれば、前記活性解除信号は活性消去イネーブル信号(すなわち、ＥＥＮ＝１)を生成させ、指定されたアドレスで消去動作が行われる(ブロック５２０、５２２、及び５２８)。一方、前記命令がプログラム命令であれば、前記活性解除信号は活性プログラムイネーブル信号(すなわち、ＰＥＮ＝１)を生成させ、指定されたアドレスでプログラム動作が行われる(ブロック５２０、５２４、及び５２６)。プログラムまたは消去動作が実行されれば、制御はブロック５０８に戻り、次の命令及びアドレスが処理される。
【００３９】
本発明は図面に示された一実施の形態に基づいて説明されたが、これは例示的なものに過ぎず、当業者であればこれより多様な変形及び均等な他の実施形態が可能である点を理解できるであろう。例えば、本明細書では合計３２ビットのデータを８ビット単位で分ける例が記載されているが、このようなビット単位及び全ビット数は任意に変更することができる。したがって、本発明の技術的範囲は特許請求の範囲の記載に基づいて定められるべきである。
【産業上の利用可能性】
【００４０】
本発明によれば、フラッシュメモリ装置はコンパクトフラッシュ（登録商標）、スマートメディア、ＰＣカードなどの大容量メモリ、ＭＭＣ、セキュアデジタル、及びメモリスティックなどの多様なメモリシステムに使われうる。
【図面の簡単な説明】
【００４１】
【図１】本発明の一実施の形態によるフラッシュメモリ装置のブロック図である。
【図２】図１のフラッシュメモリ装置システムにおいて用いられるアドレス比較回路の回路図である。
【図３】図２のアドレス比較回路に使われるＤタイプフリップフロップの回路図である。
【図４】図１の主制御回路に使われるクロック生成器の回路図である。
【図５】図４のクロック生成器の動作を示すタイミング図である。
【図６】開始アドレス(ＳＴＡＤＤ)及び終了アドレス(ＥＤＡＤＤ)を図２のアドレス比較回路にローディングする動作を示すタイミング図である。
【図７】図２のアドレス比較回路により解除信号を生成する動作と、図１の主制御回路によりプログラムイネーブル信号を生成する動作とを示すタイミング図である。
【図８】図２のアドレス比較回路に用いられる第１アドレス比較器の回路図である。
【図９】図２のアドレス比較回路に用いられる第２アドレス比較器の回路図である。
【図１０】図１のフラッシュメモリ装置システムにより行われる動作を示すフローチャートである。
【符号の説明】
【００４２】
１００  フラッシュメモリシステム
１１０−１、１１０−２  第１及び第２フラッシュメモリ装置
１２０−１、１２０−２  第１及び第２フラッシュメモリアレイ
１２１−１、１２１−２  解除領域
１２３−１、１２３−２  ロック領域
１３２−１、１３２−２  第１及び第２ワードライン制御回路
１３０−１、１３０−２  第１及び第２ローデコーダ
１４０−１、１４０−２  第１及び第２カラムデコーダ
１４２−１、１４２−２  第１及び第２ビットライン制御回路
１５０−１、１５０−２  消去制御回路
１５２−１、１５２−２  プログラム制御回路
１６０−１、１６０−２  アドレス比較回路
１７０−１、１７０−２  主制御回路
【図１】
2005011504.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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