(57)【要約】【課題】本発明はタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ装置及びその制御方法に関し、特にメインビットラインにおいてＣＭＯＳしきい値電圧レファレンスを利用してセルデータのセンシング電圧レベルを増幅し、時間軸を基準にレファレンスタイミングストローブの印加時点でセルデータを判定することができるようにする技術を開示する。【解決手段】このような本発明は、リード動作モード時にセルアレイブロックから印加されたリードデータを共通データバス部を介してリード／ライトデータレジスタアレイ部に格納し、ライト動作モード時にリード／ライトデータレジスタアレイ部に格納されたリードデータ、又はリード／ライトデータバッファ部から印加される入力データを共通データバス部を介してセルアレイブロックに格納し、セルデータのセンシング電圧を時間軸を基準に判断してセンシングマージンを向上させることができるようにする。【選択図】図１
2005011486.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性強誘電体メモリをそれぞれ備え、レファレンスタイミングストローブ区間でセルデータのセンシング電圧をロジックしきい値電圧を基準に増幅して出力する複数のセルアレイブロック、
リードロック制御信号の活性化時に前記複数のセルアレイブロックから印加されるリードデータを格納し、ライトロック制御信号の活性化時に前記複数のセルアレイブロックにライトされる前記リードデータ又は入力データを格納するリード／ライトデータレジスタアレイ部、及び
前記複数のセルアレイブロックと共通に連結され、前記複数のセルアレイブロックと前記リード／ライトデータレジスタアレイ部との間で前記リードデータ又は前記入力データを互いに交換する共通データバス部を備えることを特徴とするタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ装置。
【請求項２】
前記複数のセルアレイブロックは、前記共通データバス部と共通に連結され、前記共通データアドレスバス部の上部に配置された複数の上部セルアレイブロック、及び
前記共通データバス部と共通に連結され、前記共通データバス部の下部に配置された複数の下部セルアレイブロックを備えることを特徴とする請求項１に記載のタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ装置。
【請求項３】
前記複数のセルアレイブロックのそれぞれは、メインビットラインプルアップ制御信号の状態に従いメインビットラインをプルアップさせるメインビットラインプルアップ制御部、
前記不揮発性強誘電体メモリを備える複数のサブセルアレイ、
ライトスイッチ制御信号の状態に従い前記メインビットラインと前記共通データバス部を選択的に連結するライトスイッチ部、及び
一定時間軸上で前記ロジックしきい値電圧の臨界値を利用して前記セルデータの電圧レベルを増幅するセンスアンプアレイ部を備えることを特徴とする請求項１に記載のタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ装置。
【請求項４】
前記ライトスイッチ部は、前記メインビットラインと接地電圧端との間に直列連結され、それぞれ前記共通データバス部の出力信号及び前記ライトスイッチ制御信号の状態に従い選択的にスイッチングされる第１及び第２のＮＭＯＳトランジスタを備えることを特徴とする請求項３に記載のタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ装置。
【請求項５】
前記センスアンプアレイ部は、センシングイネーブル信号のイネーブル時に前記メインビットラインのセンシング電圧と前記臨界値を比べ、前記メインビットラインのセルデータのセンシング電圧レベルを増幅するレベルセンシング部、
前記ロジックしきい値電圧を基準に前記レベルセンシング部の出力電圧をバッファリングするセンシングバッファ部、及び
センシング出力イネーブル信号のイネーブル時に、前記センシングバッファ部の出力電圧に従い前記共通データバス部の電圧レベルを決めるセンシング出力部を備えることを特徴とする請求項３に記載のタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ装置。
【請求項６】
前記レベルセンシング部は、前記センシングイネーブル信号のイネーブル時に第１のノードにグラウンド電圧を出力する第１の駆動素子、
前記メインビットラインの電圧により前記第１のノードに印加される電流の量を制御する第２の駆動素子、
前記第１のノードの電圧レベルに従い前記メインビットラインに供給される電流の量を制御する第３の駆動素子、及び
前記第１のノードに一定の電流を供給する第４の駆動素子を備えることを特徴とする請求項５に記載のタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ装置。
【請求項７】
前記センシングバッファ部は、前記ロジックしきい値電圧を基準に前記レベルセンシング部の出力電圧をバッファリングする複数のインバータチェーンを備えることを特徴とする請求項５に記載のタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ装置。
【請求項８】
前記センシング出力部は、前記センシング出力イネーブル信号のイネーブル時にグラウンド電圧を出力する第５の駆動素子、及び
前記センシングバッファ部の出力電圧に従い前記共通データバス部の電圧レベルを決める第６の駆動素子を備えることを特徴とする請求項５に記載のタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ装置。
【請求項９】
前記リード／ライトデータレジスタアレイ部は、バスプルアップ制御信号に応答し初期状態で前記共通データバス部をプルアップさせるバスプルアップ部、
前記リードロック制御信号に応答し前記共通データバス部から印加される前記リードデータを選択的に出力するリードバススイッチ部、
前記ライトロック制御信号に応答しデータバッファバス部から印加される前記入力データを選択的に出力するデータ入力スイッチ部、
前記リードデータ及び前記入力データを格納するデータラッチ部、
ライトイネーブル信号に応答し前記データラッチ部に格納された前記リードデータ又は入力データを前記共通データバス部に出力するライトバススイッチ部、及び
出力イネーブル信号に応答し、前記データラッチ部に格納されたリードデータを前記データバッファバス部に出力するデータ出力スイッチ部を備えることを特徴とする請求項１に記載のタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ装置。
【請求項１０】
前記リードバススイッチ部は、前記リードロック制御信号の状態に従い前記リードデータを選択的に出力する第１の伝送ゲート、及び
前記リードロック制御信号の状態に従い、前記データラッチ部に前記リードデータを選択的に出力する第２の伝送ゲートを備えることを特徴とする請求項９に記載のタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ装置。
【請求項１１】
前記データ入力スイッチ部は、前記ライトロック制御信号の状態に従い前記入力データを選択的に出力する第３の伝送ゲート、及び
前記ライトロック制御信号の状態に従い、前記データラッチ部に前記入力データを選択的に出力する第４の伝送ゲートを備えることを特徴とする請求項９に記載のタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ装置。
【請求項１２】
前記ライトバススイッチ部は、前記データラッチ部の出力信号を一定時間のあいだ遅延する遅延部、及び
前記ライトイネーブル信号の状態に従い、前記遅延部の出力信号を前記共通データバス部に選択的に出力する第５の伝送ゲートを備えることを特徴とする請求項９に記載のタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ装置。
【請求項１３】
複数のセルアレイブロック、
前記複数のセルアレイブロックと共通に連結された共通データバス部、及び
前記共通データバス部を介し前記複数のセルアレイブロックから印加されるリードデータを格納し、複数のセルアレイブロックにライトされる入力データを格納するリード／ライトデータレジスタアレイ部を備え、
前記複数のセルアレイブロックは、レファレンスタイミングストローブ区間のあいだ一定時間軸上でセルデータのセルフセンシング電圧を変換し、ロジックしきい値電圧の臨界値を利用して前記セルデータの電圧レベルを増幅するセンスアンプアレイ部を備えることを特徴とするタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ装置。
【請求項１４】
前記センスアンプアレイ部は、センシングイネーブル信号のイネーブル時にメインビットラインのセンシング電圧が前記臨界値以下の場合、前記セルデータハイのセンシング電圧レベルを増幅するレベルセンシング部、
前記ロジックしきい値電圧を基準に前記レベルセンシング部の出力電圧をバッファリングするセンシングバッファ部、及び
センシング出力イネーブル信号のイネーブル時に、前記センシングバッファ部の出力電圧に従い前記共通データバス部の電圧レベルを決めるセンシング出力部を備えることを特徴とする請求項１３に記載のタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ装置。
【請求項１５】
前記リード／ライトデータレジスタアレイ部は、バスプルアップ制御信号に応答し初期状態で前記共通データバス部をプルアップさせるバスプルアップ部、
リードロック制御信号に応答し前記共通データバス部から印加される前記リードデータを選択的に出力するリードバススイッチ部、
ライトロック制御信号に応答しデータバッファバス部から印加される前記入力データを選択的に出力するデータ入力スイッチ部、
前記リードデータ及び前記入力データを格納するデータラッチ部、
ライトイネーブル信号に応答し前記データラッチ部に格納された前記リードデータ又は入力データを前記共通データバス部に出力するライトバススイッチ部、及び
出力イネーブル信号に応答し、前記データラッチ部に格納されたリードデータを前記データバッファバス部に出力するデータ出力スイッチ部を備えることを特徴とする請求項１３に記載のタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ装置。
【請求項１６】
複数のセルアレイブロック、
前記複数のセルアレイブロックと共通に連結された共通データバス部、及び
前記共通データバス部を介し前記複数のセルアレイブロックから印加されるリードデータを格納し、複数のセルアレイブロックにライトされる入力データを格納するリード／ライトデータレジスタアレイ部を備え、
前記リード／ライトデータレジスタアレイ部は、バスプルアップ制御信号に応答し初期状態で前記共通データバス部をプルアップさせるバスプルアップ部、
リードロック制御信号に応答し前記リードデータを選択的に出力するリードバススイッチ部、
ライトロック制御信号に応答しデータバッファバス部から印加される前記入力データを選択的に出力するデータ入力スイッチ部、
前記リードデータ及び前記入力データを格納するデータラッチ部、
ライトイネーブル信号に応答し前記データラッチ部に格納された前記リードデータ又は入力データを前記共通データバス部に出力するライトバススイッチ部、及び
出力イネーブル信号に応答し、前記データラッチ部に格納されたリードデータを前記データバッファバス部に出力するデータ出力スイッチ部を備えることを特徴とするタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ装置。
【請求項１７】
前記複数のセルアレイブロックのそれぞれは、レファレンスタイミングストローブ区間でセルデータのセルフセンシング電圧を変換し、ロジックしきい値電圧の臨界値を利用してセルデータの電圧レベルを増幅するセンスアンプアレイ部を備えることを特徴とする請求項１６に記載のタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ装置。
【請求項１８】
センシングイネーブル信号のイネーブル時にメインビットラインのセンシング電圧が所定の臨界値以下の場合、前記メインビットラインのセルデータハイのセンシング電圧レベルを増幅するレベルセンシング部、
ロジックしきい値電圧を基準に前記レベルセンシング部の出力電圧をバッファリングするセンシングバッファ部、及び
センシング出力イネーブル信号のイネーブル時に前記センシングバッファ部の出力電圧に従い、共通データバス部を介して不揮発性強誘電体メモリからリードされたリードデータの電圧レベルを決めるセンシング出力部を備えることを特徴とするタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ装置。
【請求項１９】
複数のセルアレイブロックと、前記複数のセルアレイブロックと共通に連結された共通データバス部を介し、前記複数のセルアレイブロックにリード／ライトされるデータを格納するリード／ライトデータレジスタアレイ部を備えるタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ制御方法において、
前記複数のセルアレイブロックのメインビットラインから印加されるセルデータの電圧レベルをセンシングする段階、
前記セルデータの電圧レベルがセンシング感知臨界電圧以下に達すると、前記セルデータの電圧レベルを増幅して前記共通データバス部に増幅電圧を出力する段階、及び
レファレンスタイミングストローブ区間のあいだ一定時間軸上で前記増幅電圧の電圧レベルをセンシングし、センシングされたレベルに従い有効なセルデータの値を格納する段階を含むことを特徴とするタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ制御方法。
【請求項２０】
前記セルデータがハイデータの場合、ローデータより一定時間先に前記センシング感知臨界電圧に達することを特徴とする請求項１９に記載のタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ装置及びその制御方法に関し、特に不揮発性強誘電体メモリ装置のセンシング動作をタイミングレファレンスにより制御してセルの動作特性を向上させることができるようにする技術である。
【背景技術】
【０００２】
一般に、不揮発性強誘電体メモリ、即ちＦｅＲＡＭ（Ferroelectric Random Access Memory）はディラム（ＤＲＡＭ：Dynamic Random Access Memory）ほどのデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目されている。
【０００３】
このようなＦｅＲＡＭは、ディラムと殆ど類似する構造を有する記憶素子であり、キャパシタの材料に高い残留分極特性を有する強誘電体を用いる。ＦｅＲＡＭは、このような残留分極特性により電界を除去してもデータが消失されない。
【０００４】
前述のＦｅＲＡＭに関する技術内容は、本発明と同一の発明者により出願された出願番号第２００２−８５５３３号に開示されたことがある。したがって、ＦｅＲＡＭに関する基本的な構成及びその動作に関する詳しい説明は省略する。
【０００５】
このような従来の不揮発性強誘電体メモリにおいてセルデータセンシングの際、センシングレファレンス電圧のレベルを適正なレベルに設けなければならない。
【０００６】
しかし、ＦｅＲＡＭのチップ動作電圧が低電圧化されながら、セルをセンシングするためのレファレンス電圧のレベルが徐々に減少することになった。セルデータのセンシング電圧レベルが低い場合、レファレンス電圧との電圧マージンが小さくなりデータ判別が困難になる。さらに、レファレンス電圧自体の電圧レベル変動によりセンシングマージンが減少することになる。したがって、１Ｔ１Ｃ（１transistor、１capacitor）構造のＦｅＲＡＭチップにおいて速い動作速度の具現が困難になるという問題点がある。
【特許文献１】USP 6,314,016
【特許文献２】USP 6,301,145
【特許文献３】USP 6,067,244
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、前述のような問題点を解決するためなされたもので、次の目的を有する。
【０００８】
第一、１つの共通データバス部を介しデータをリード及びライトし、レジスタを介しリード及びライトされたデータを格納してデータアクセス時間が向上したチップを具現することに目的がある。
【０００９】
第二、セルデータのセルフセンシング電圧をレファレンスタイミング区間で増幅し、時間軸を基準にデータの電圧レベルを判定することにより、低電圧又は速いアクセスタイムを有するチップの具現時にセンシング電圧のマージンを確保して動作速度を向上させることができるようにすることに目的がある。
【課題を解決するための手段】
【００１０】
本発明に係るタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ装置は、不揮発性強誘電体メモリをそれぞれ備え、レファレンスタイミングストローブ区間でセルデータのセンシング電圧をロジックしきい値電圧を基準に増幅して出力する複数のセルアレイブロック、リードロック制御信号の活性化時に複数のセルアレイブロックから印加されるリードデータを格納し、ライトロック制御信号の活性化時に複数のセルアレイブロックにライトされるリードデータ又は入力データを格納するリード／ライトデータレジスタアレイ部、及び複数のセルアレイブロックと共通に連結され、複数のセルアレイブロックとリード／ライトデータレジスタアレイ部との間でリードデータ又は入力データを互いに交換する共通データバス部を備えることを特徴とする。
【００１１】
さらに、本発明は複数のセルアレイブロック、複数のセルアレイブロックと共通に連結された共通データバス部、及び共通データバス部を介し複数のセルアレイブロックから印加されるリードデータを格納し、複数のセルアレイブロックにライトされる入力データを格納するリード／ライトデータレジスタアレイ部を備え、複数のセルアレイブロックはレファレンスタイミングストローブ区間のあいだ一定時間軸上でセルデータのセルフセンシング電圧を変換し、ロジックしきい値電圧の臨界値を利用してセルデータの電圧レベルを増幅するセンスアンプアレイ部を備えることを特徴とする。
さらに、本発明は複数のセルアレイブロック、複数のセルアレイブロックと共通に連結された共通データバス部、及び共通データバス部を介し複数のセルアレイブロックから印加されるリードデータを格納し、複数のセルアレイブロックにライトされる入力データを格納するリード／ライトデータレジスタアレイ部を備え、リード／ライトデータレジスタアレイ部はバスプルアップ制御信号に応答し初期状態で共通データバス部をプルアップさせるバスプルアップ部、リードロック制御信号に応答しリードデータを選択的に出力するリードバススイッチ部、ライトロック制御信号に応答しデータバッファバス部から印加される入力データを選択的に出力するデータ入力スイッチ部、リードデータ及び入力データを格納するデータラッチ部、ライトイネーブル信号に応答しデータラッチ部に格納されたリードデータ又は入力データを共通データバス部に出力するライトバススイッチ部、及び出力イネーブル信号に応答し、データラッチ部に格納されたリードデータをデータバッファバス部に出力するデータ出力スイッチ部を備えることを特徴とする。
【００１２】
さらに、本発明はセンシングイネーブル信号のイネーブル時にメインビットラインのセンシング電圧が所定の臨界値以下の場合、メインビットラインのセルデータハイのセンシング電圧レベルを増幅するレベルセンシング部、ロジックしきい値電圧を基準にレベルセンシング部の出力電圧をバッファリングするセンシングバッファ部、及びセンシング出力イネーブル信号のイネーブル時にセンシングバッファ部の出力電圧に従い、共通データバス部を介して不揮発性強誘電体メモリからリードされたリードデータの電圧レベルを決めるセンシング出力部を備えることを特徴とする。
【００１３】
さらに、本発明に係るタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ制御方法は複数のセルアレイブロックと、複数のセルアレイブロックと共通に連結された共通データバス部を介し、複数のセルアレイブロックにリード／ライトされるデータを格納するリード／ライトデータレジスタアレイ部を備えるタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ制御方法において、複数のセルアレイブロックのメインビットラインから印加されるセルデータの電圧レベルをセンシングする段階、セルデータの電圧レベルがセンシング感知臨界電圧以下に達すると、セルデータの電圧レベルを増幅して共通データバス部に増幅電圧を出力する段階、及びレファレンスタイミングストローブ区間のあいだ一定時間軸上で増幅電圧の電圧レベルをセンシングし、センシングされたレベルに従い有効なセルデータの値を格納する段階を含むことを特徴とする。
【発明の効果】
【００１４】
本発明は次のような効果を提供する。
【００１５】
第一、共通データバスを介しデータをリード及びライトしてデータバスの面積を縮小できるようにする。
【００１６】
第二、レジスタを介しリード及びライトされたデータを格納してデータアクセス時間を向上させることができるようにする。
【００１７】
第三、セルフレファレンスセンシング回路により別のレファレンス電圧発生回路が不要であるため、低電圧でセンシング電圧のマージンを確保することができ、動作速度を向上させることができるようにするという効果を提供する。
【発明を実施するための最良の形態】
【００１８】
図１は、本発明の第１の実施の形態に係るタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ装置に関する構成を示す図である。
【００１９】
本発明はリード／ライトデータバッファ部１００、データバッファバス部２００、リード／ライトデータレジスタアレイ部３００、複数のセルアレイブロック４００及び共通データバス部５００を備える。
【００２０】
リード／ライトデータバッファ部１００は、データバッファバス部２００を介しリード／ライトデータレジスタアレイ部３００と連結される。複数のセルアレイブロック４００は、共通データバス部５００を共有する。共通データバス部５００は、リード／ライトデータレジスタアレイ部３００と連結される。
【００２１】
このような構成を有する本発明は、リード動作モード時にセルアレイブロック４００からリードされたデータが共通データバス部５００を介しリード／ライトデータレジスタアレイ部３００に格納される。そして、リード／ライトデータレジスタアレイ部３００に格納されたリードデータは、データバッファバス部２００を介しリード／ライトデータバッファ部１００に出力される。
【００２２】
一方、ライト動作モード時にリード／ライトデータバッファ部１００を介し入力された入力データは、データバッファバス部２００を介しリード／ライトデータレジスタアレイ部３００に格納される。そして、リード／ライトデータレジスタアレイ部３００に格納された入力データ又はリードデータは、共通データバス部５００を介しセルアレイブロック４００にライトされる。
【００２３】
図２は、本発明の第２の実施の形態に係るタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ装置に関する構成を示す図である。
【００２４】
本発明はリード／ライトデータバッファ部１００、データバッファバス部２００、リード／ライトデータレジスタアレイ部３００、複数の上部セルアレイブロック４００、複数の下部セルアレイブロック４０２及び共通データバス部５００を備える。ここで、上部セルアレイブロック４００と下部セルアレイブロック４０２は共通データバス部５００を共有する。
【００２５】
リード／ライトデータバッファ部１００は、データバッファバス部２００を介しリード／ライトデータレジスタアレイ部３００と連結される。共通データバス部５００は、リード／ライトデータレジスタアレイ部３００と連結される。
【００２６】
このような構成を有する本発明は、リード動作モード時に上部セルアレイブロック４００又は下部セルアレイブロック４０２から出力されたリードデータが、共通データバス部５００を介しリード／ライトデータレジスタアレイ部３００に格納される。そして、リード／ライトデータレジスタアレイ部３００に格納されたリードデータは、データバッファバス部２００を介しリード／ライトデータバッファ部１００に出力される。
【００２７】
一方、ライト動作モード時にリード／ライトデータバッファ部１００を介し入力された入力データは、データバッファバス部２００を介しリード／ライトデータレジスタアレイ部３００に格納される。そして、リード／ライトデータレジスタアレイ部３００に格納された入力データは、共通データバス部５００を介し上部セルアレイブロック４００又は下部セルアレイブロック４０２にライトされる。このとき、リード／ライトデータレジスタアレイ部３００に格納されたリードデータを、上部セルアレイブロック４００又は下部セルアレイブロック４０２に再格納することもできる。
【００２８】
図３は、本発明に係る上部セルアレイブロック４００及び下部セルアレイブロック４０２に関する詳細な構成を示す図である。
【００２９】
上部セルアレイブロック４００と下部セルアレイブロック４０２の構成は同様であるので、本発明では図１に示したセルアレイブロック４００の構成をその実施の形態で説明する。
【００３０】
セルアレイブロック４００はメインビットライン（ＭＢＬ：Main Bit Line）プルアップ制御部４１０、複数のサブセルアレイ４２０、ライトスイッチ部４３０及びセンスアンプアレイ部４４０を備える。ここで、センスアンプアレイ部４４０は共通データバス部５００に連結される。
【００３１】
図４は、図３に示すメインビットラインプルアップ制御部４１０に関する詳細な回路図である。
【００３２】
メインビットラインプルアップ制御部４１０は、プリチャージ時にメインビットラインＭＢＬをプルアップさせるためのＰＭＯＳトランジスタＰ１を備える。ＰＭＯＳトランジスタＰ１のソース端子は電源電圧ＶＣＣ（或いはＶＰＰ）印加端に連結され、ドレイン端子はメインビットラインＭＢＬに連結され、ゲート端子を介しメインビットラインプルアップ制御信号ＭＢＬＰＵＣが印加される。
【００３３】
図５は、図３に示すライトスイッチ部４３０に関する詳細な回路図である。
【００３４】
ライトスイッチ部４３０は、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ２を備える。ＮＭＯＳトランジスタＮ１はメインビットラインＭＢＬと共通データバス部５００との間に連結され、ゲート端子を介しライトスイッチ制御信号ＷＳＮが印加される。さらに、ＰＭＯＳトランジスタＰ２はメインビットラインＭＢＬと共通データバス部５００との間に連結され、ゲート端子を介しライトスイッチ制御信号ＷＳＰが印加される。
【００３５】
このような構成を有するライトスイッチ部４３０はライト動作時にのみ用いられ、リード動作時にはオフ状態を維持する。リード動作時にはセンスアンプアレイ部４４０の増幅データが共通データバス部５００に出力される。
【００３６】
図６は、図２に示す実施の形態に適用されるライトスイッチ部４３０に関する他の実施の形態である。
【００３７】
ライトスイッチ部４３０は、メインビットラインＭＢＬと接地電圧端との間に直列連結されたＮＭＯＳトランジスタＮ２、Ｎ３を備える。ここで、ＮＭＯＳトランジスタＮ２のゲート端子は共通データバス部５００に連結され、ＮＭＯＳトランジスタＮ３のゲート端子にはライトスイッチ制御信号ＷＳＮが印加される。したがって、共通データバス部５００とメインビットラインＭＢＬは互いに反転された位相を有する。このような共通データバス部５００の位相は、後述する図１２に示すライトバススイッチ部により制御される。
【００３８】
ここで、ライトスイッチ部４３０をＮＭＯＳトランジスタだけで構成する場合、速いスイッチング動作により動作速度を向上させることができ、レイアウトを減少させることができるようになる。
【００３９】
図７は、図３に示すサブセルアレイ４２０に関する詳細な回路図である。
【００４０】
サブセルアレイ４２０のそれぞれのメインビットラインＭＢＬは、複数のサブビットラインＳＢＬのうち１つのサブビットラインＳＢＬと選択的に連結される。すなわち、サブビットライン選択信号ＳＢＳＷ１の活性化時にＮＭＯＳトランジスタＮ８がターンオンされ、１つのサブビットラインＳＢＬを活性化させる。さらに、１つのサブビットラインＳＢＬには複数のセルＣが連結される。
【００４１】
サブビットラインＳＢＬは、サブビットラインプルダウン信号ＳＢＰＤの活性化時に、ＮＭＯＳトランジスタＮ６のターンオンに従いグラウンドレベルにプルダウンされる。そして、サブビットラインプルアップ信号ＳＢＰＵはサブビットラインＳＢＬに供給される電源を制御するための信号である。すなわち、低電圧では電源電圧ＶＣＣより高い電圧を生成してサブビットラインＳＢＬに供給する。
【００４２】
なお、サブビットライン選択信号ＳＢＳＷ２はＮＭＯＳトランジスタＮ７のスイッチングに従い、サブビットラインプルアップ信号ＳＢＰＵ印加端とサブビットラインＳＢＬとの間の連結を制御する。
【００４３】
さらに、ＮＭＯＳトランジスタＮ５はＮＭＯＳトランジスタＮ４とメインビットラインＭＢＬとの間に連結され、ゲート端子がサブビットラインＳＢＬと連結される。ＮＭＯＳトランジスタＮ４は接地電圧端とＮＭＯＳトランジスタＮ５との間に連結され、ゲートを介しメインビットラインプルダウン信号ＭＢＰＤが印加されてメインビットラインＭＢＬのセンシング電圧を調整する。
【００４４】
図８は、図３に示すセンスアンプアレイ部４４０に関する詳細な構成を示す図である。
【００４５】
センスアンプアレイ部４４０はレベルセンシング部４４１、センシングバッファ部４４２及びセンシング出力部４４３を備える。
【００４６】
ここで、レベルセンシング部４４１はＰＭＯＳトランジスタＰ３、Ｐ４と、ＮＭＯＳトランジスタＮ９、Ｎ１０を備える。ＰＭＯＳトランジスタＰ３は電源電圧ＶＣＣ印加端とメインビットラインＭＢＬとの間に連結され、ゲート端子がノードＳＬに連結される。ＰＭＯＳトランジスタＰ４は電源電圧ＶＣＣ印加端とノードＳＬとの間に連結され、ゲート端子に接地電圧が印加される。
【００４７】
さらに、ＮＭＯＳトランジスタＮ９はノードＳＬとＮＭＯＳトランジスタＮ８との間に連結され、ゲート端子がメインビットラインＭＢＬと連結される。ＮＭＯＳトランジスタＮ１０はＮＭＯＳトランジスタＮ９と接地電圧端との間に連結され、ゲート端子にセンシングイネーブル信号Ｓ＿ＥＮが印加される。
【００４８】
センシングバッファ部４４２は、レベルセンシング部４４１の出力信号をバッファリングするインバータＩＶ１、ＩＶ２を備える。インバータＩＶ１、ＩＶ２は、ノードＳＬの出力電圧をＣＭＯＳロジックＶｔ（しきい値電圧）の値を基準に感知してバッファリングする。
【００４９】
センシング出力部４４３は、ＮＭＯＳトランジスタＮ１１、Ｎ１２を備える。ＮＭＯＳトランジスタＮ１１は、共通データバス部５００とＮＭＯＳトランジスタＮ１２との間に連結され、ゲート端子がノードＳＬＯに連結される。ＮＭＯＳトランジスタＮ１２はＮＭＯＳトランジスタＮ１１と接地電圧端との間に連結され、ゲート端子にセンシング出力イネーブル信号ＳＯＵＴ＿ＥＮが印加される。
【００５０】
このような構成を有する本発明に係るセンスアンプアレイ部４４０に関する動作過程を説明する。
【００５１】
先ず、通常モードの場合レベルセンシング部４４１のＮＭＯＳトランジスタＮ１０はオフ状態を維持する。そして、リード動作モード時にセンシングイネーブル信号Ｓ＿ＥＮがハイにイネーブルされると、ＮＭＯＳトランジスタＮ１０がターンオンされてノードＳＬに接地電圧を印加する。ここで、ＮＭＯＳトランジスタＮ９のゲート端子はメインビットラインＭＢＬに連結され、メインビットラインＭＢＬの電圧によりＮＭＯＳトランジスタＮ９に流れる電流の量が制御される。
【００５２】
ＰＭＯＳトランジスタＰ３に流れる電流の量は、ノードＳＬの電圧により決められる。したがって、ノードＳＬがグラウンドレベルの場合、ＰＭＯＳトランジスタＰ３がターンオンされてメインビットラインＭＢＬに電源電圧ＶＣＣを供給する。このとき、ＰＭＯＳトランジスタＰ４は常にターンオンされて一定の電流をノードＳＬに供給することにより、ロードとして作用することになる。
【００５３】
もし、メインビットラインＭＢＬが電源電圧ＶＣＣレベルの場合、ノードＳＬの電圧はロー状態を表わす。一方、メインビットラインＭＢＬがグラウンドレベルの場合、ノードＳＬの電圧はハイ状態を表わす。
【００５４】
すなわち、メインビットラインＭＢＬがハイレベルの場合は、ノードＳＬの電圧がロー状態となってＰＭＯＳトランジスタＰ３の電流供給能力が大きい状態となる。そして、メインビットラインＭＢＬの電圧が徐々に減少すると、ノードＳＬの電圧が徐々に上昇してＰＭＯＳトランジスタＰ３の電流供給能力が小さくなる。したがって、メインビットラインＭＢＬの電圧が小さくなれば小さくなるほど、メインビットラインＭＢＬの電圧下降速度は徐々に速くなる。
【００５５】
これにより、メモリセルのセルデータのうちデータ「ハイ」の場合がデータ「ロー」に比べ、メインビットラインＭＢＬの電圧下降速度が速くなる。したがって、ノードＳＬでの電圧上昇速度を比べてみる場合、セルデータ「ハイ」での電圧上昇速度がセルデータ「ロー」での電圧上昇速度に比べて大きくなる。
【００５６】
以後、インバータＩＶ１、ＩＶ２はロジックしきい値電圧Ｖｔを基準にノードＳＬの出力電圧をバッファリングする。結局、時間軸を基準にする場合、レファレンスタイミングストローブ区間でロジックしきい値電圧Ｖｔの臨界値を利用し、セルデータ「ハイ」と「ロー」との間の電圧レベルの差をより大きく増幅することができるようになる。このとき、インバータＩＶ１、ＩＶ２のロジックしきい値電圧Ｖｔ値を調節してセンシング電圧レベルのマージンを調節することができる。
【００５７】
ＮＭＯＳトランジスタＮ１２は、通常動作モード時にオフ状態を維持する。そして、リード動作モード時にセンシング出力イネーブル信号ＳＯＵＴ＿ＥＮがイネーブルされ、ＮＭＯＳトランジスタＮ１２がターンオンされる。したがって、ノードＳＬＯの電圧レベルの状態に従い共通データバス部５００の電圧レベルが決められる。
【００５８】
すなわち、共通データバス部５００は後述するバスプルアップ部によりハイレベルにプリチャージ状態を維持し、ノードＳＬＯの電圧レベルによりプルダウンの可否が決められる。もし、ノードＳＬＯの電圧レベルがハイの場合、共通データバス部５００はローレベルにプルダウンされる。一方、ノードＳＬＯの電圧レベルがローの場合、共通データバス部５００はそのままハイレベル状態を維持する。
【００５９】
図９は、本発明に係るセンスアンプアレイ部４４０に関する動作タイミング図である。
【００６０】
先ず、Ｔ０区間はワードラインＷＬ及びプレートラインＰＬが非活性化状態であり、メインビットラインＭＢＬ及び共通データバス部５００をハイレベルにプリチャージする区間である。ここで、サブビットラインＳＢＬ及びノードＳＬはローレベルにプリチャージされる。そして、センシングイネーブル信号Ｓ＿ＥＮ及びセンシング出力イネーブル信号ＳＯＵＴ＿ＥＮが全てディスエーブル状態である。
【００６１】
以後、Ｔ１区間ではワードラインＷＬ及びプレートラインＰＬがハイレベルに活性化される。これと共に、サブビットラインＳＢＬとメインビットラインＭＢＬにセルデータ「ハイ」又はデータ「ロー」が印加される。
【００６２】
さらに、センスアンプ制御信号のセンシングイネーブル信号Ｓ＿ＥＮ及びセンシング出力イネーブル信号ＳＯＵＴ＿ＥＮがハイレベルに活性化される。したがって、センスアンプアレイ部４４０はデータ増幅及び感知動作を行う。このとき、メインビットラインＭＢＬの電圧レベルはセンシング感知臨界電圧レベルに達するまで減少することになる。
【００６３】
次に、Ｔ２区間ではセルデータ「ハイ」の電圧レベルが先にセンシング感知臨界電圧に達する。すなわち、セルデータが「ハイ」の場合、ノードＳＬの電圧がインバータＩＶ１のロジックしきい値電圧Ｖｔレベルに先に達することになる。したがって、ノードＳＬＯの電圧レベルがハイに遷移し、共通データバス部５００に先にローレベルを出力することになる。ここで、ノードＳＬの電圧レベルの増加時にＰＭＯＳトランジスタＰ３の駆動電流が低下する時点からＰＭＯＳトランジスタＰ３の電圧レベルが急激に降下することになる。
【００６４】
さらに、Ｔ２区間ではセルデータ「ロー」の電圧レベルがセンシング感知臨界電圧のレベルに達することができなくなる。
【００６５】
したがって、セルデータ「ハイ」とセルデータ「ロー」がそれぞれセンシング感知臨界電圧レベルに達する時点は、時間軸を基準にする場合Ｔ２区間の間の時間差を有することになる。結局、Ｔ２区間の間にレファレンスタイミングストローブを印加してセルデータ「ハイ」又はセルデータ「ロー」を区別することにより、セルデータの有効性を判断することができるようになる。ここで、レファレンスタイミングストローブの印加時点を決める信号は、後述するリード／ライトデータレジスタアレイ部３００のリードロック制御信号Ｒ＿ＬＯＣＫである。
【００６６】
すなわち、レファレンスタイミングストローブ区間のＴ２区間で共通データバス部５００の電圧レベルがローの場合、セルデータは「ハイ」を表わす。逆に、Ｔ２区間で共通データバス部５００の電圧レベルがハイの場合、セルデータは「ロー」を表わす。
【００６７】
以後、Ｔ３区間でセルデータが「ロー」の場合、ノードＳＬの電圧レベルがロジックしきい値電圧Ｖｔの電圧レベルに達することになる。Ｔ３区間では、ノードＳＬ及びノードＳＬＯの電圧レベルがセルデータ「ハイ」又はセルデータ「ロー」の電圧レベルと係わりなく、全てハイレベルにイネーブルされる。したがって、共通データバス部５００の電圧レベルが全てローレベルにディスエーブルされる。
【００６８】
図１０は、図１及び図２に示したリード／ライトデータレジスタアレイ部３００の詳細な構成を示す図である。
【００６９】
リード／ライトデータレジスタアレイ部３００はバスプルアップ部３１０、リードバススイッチ部３２０、データラッチ部３３０、データ入力スイッチ部３４０、ライトバススイッチ部３５０及びデータ出力スイッチ部３６０を備える。
【００７０】
ここで、バスプルアップ部３１０はバスプルアップ制御信号ＢＵＳＰＵに応答し初期状態で共通データバス部５００をプルアップさせる。リードバススイッチ部３２０は、リードロック制御信号Ｒ＿ＬＯＣＫに応答し共通データバス部５００から印加されるデータをデータラッチ部３３０に出力する。
【００７１】
データラッチ部３３０は、リードバススイッチ部３２０から印加されるリードデータ及びデータ入力スイッチ部３４０より印加される入力データを格納する。データ入力スイッチ部３４０は、ライトロック制御信号Ｗ＿ＬＯＣＫに応答しデータバッファバス部２００から印加される入力データをデータラッチ部３３０に出力する。
【００７２】
ライトバススイッチ部３５０は、ライトイネーブル信号Ｗ＿ＥＮに応答しデータラッチ部３３０に格納されたデータを共通データバス部６００に出力する。データ出力スイッチ部３６０は、出力イネーブル信号ＯＵＴ＿ＥＮに応答しデータラッチ部３３０に格納されたデータをデータバッファバス部２００に出力する。
【００７３】
図１１は、図１０に示すリード／ライトデータレジスタアレイ部３００に関する詳細な回路図である。
【００７４】
先ず、バスプルアップ部３１０は電源電圧印加端と共通データバス部５００との間に連結され、ゲート端子を介しバスプルアップ制御信号ＢＵＳＰＵが印加されるＰＭＯＳトランジスタＰ５を備える。
【００７５】
リードバススイッチ部３２０は、伝送ゲートＴ１、Ｔ２及びインバータＩＶ３を備える。インバータＩＶ３は、リードロック制御信号Ｒ＿ＬＯＣＫを反転する。伝送ゲートＴ１は、リードロック制御信号Ｒ＿ＬＯＣＫの状態に従い共通データバス部５００から印加されるリードデータを選択的に出力する。伝送ゲートＴ２は、リードロック制御信号Ｒ＿ＬＯＣＫの状態に従いインバータＩＶ５の出力信号を選択的に出力する。
【００７６】
データラッチ部３３０は、ラッチ回路で構成されたインバータＩＶ４、ＩＶ５を備える。
【００７７】
データ入力スイッチ部３４０は、インバータＩＶ６及び伝送ゲートＴ３、Ｔ４を備える。インバータＩＶ６は、ライトロック制御信号Ｗ＿ＬＯＣＫを反転する。伝送ゲートＴ３は、ライトロック制御信号Ｗ＿ＬＯＣＫの状態に従いインバータＩＶ４の出力信号を選択的に出力する。伝送ゲートＴ４は、ライトロック制御信号Ｗ＿ＬＯＣＫの状態に従いデータバッファバス部２００の出力信号をデータラッチ部３３０に選択的に出力する。
【００７８】
ライトバススイッチ部３５０は、インバータＩＶ７〜ＩＶ９及び伝送ゲートＴ５を備える。インバータＩＶ７、ＩＶ８は伝送ゲートＴ３の出力信号を遅延する。インバータＩＶ９は、ライトイネーブル信号Ｗ＿ＥＮを反転する。伝送ゲートＴ５は、ライトイネーブル信号Ｗ＿ＥＮの状態に従いインバータＩＶ８の出力信号を共通データバス部５００に選択的に出力する。
【００７９】
データ出力スイッチ部３６０は、インバータＩＶ１０〜ＩＶ１２及び伝送ゲートＴ６を備える。インバータＩＶ１０、ＩＶ１１は伝送ゲートＴ３の出力信号を遅延する。インバータＩＶ１２は、出力イネーブル信号ＯＵＴ＿ＥＮを反転する。伝送ゲートＴ６は、出力イネーブル信号ＯＵＴ＿ＥＮの状態に従いインバータＩＶ１１の出力信号をデータバッファバス部２００に選択的に出力する。
【００８０】
図１２は、図１０に示すリード／ライトデータレジスタアレイ部３００に関する他の実施の形態である。
【００８１】
図１２に示す実施の形態は、ライトバススイッチ部３５０がインバータＩＶ７を備える点が図１１と相違する。これに従い、ライトバススイッチ部３５０はデータ入力スイッチ部３４０の出力を反転して共通データバス部５００に出力する。その他の構成及び動作過程は図１１のものと同様であるので、その詳細な説明は省略する。
【００８２】
図１３は、本発明に係るリード／ライトデータレジスタアレイ部３００の動作タイミング図である。
【００８３】
先ず、Ｔ１区間でリードロック制御信号Ｒ＿ＬＯＣＫがイネーブルされると、共通データバス部５００から印加されるセルセンシングデータがデータラッチ部３３０に格納される。すなわち、リードロック制御信号Ｒ＿ＬＯＣＫがハイの区間ではリードデータが引続きデータラッチ部３３０に格納される。このとき、ライトロック制御信号Ｗ＿ＬＯＣＫはローとなって伝送ゲートＴ３をターンオンさせることにより、リードデータをデータラッチ部３３０に格納することができる。
【００８４】
以後、Ｔ２区間でリードロック制御信号Ｒ＿ＬＯＣＫがローに遷移すると、リードデータがこれ以上データラッチ部３３０に入力されない。したがって、リードロック制御信号Ｒ＿ＬＯＣＫがディスエーブルされる時点で、レファレンスタイミングストローブの印加時にデータラッチ部３３０に既に格納されたデータを引続き維持することができるようになる。
【００８５】
次に、Ｔ３区間ではデータ「ハイ」又はデータ「ロー」の電圧レベルが全てロー状態となるので、データラッチ３３０にこれ以上リードデータを格納できなくなる。結局、Ｔ２のデータ有効区間のあいだレファレンスタイミングストローブの印加時点で入力されたデータが最終的にデータラッチ部３３０に格納される。
【００８６】
一方、図１４は図１に示す実施の形態に係るタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ制御方法のライトモード時の動作タイミング図である。
【００８７】
先ず、ｔ１区間でアドレスが遷移し、ライトイネーブル信号／ＷＥがローにディスエーブルされると、ライトモードアクティブ状態となる。そして、メインビットラインプルダウン信号ＭＢＰＤがハイにイネーブルされる。さらに、メインビットラインプルアップ制御信号ＭＢＬＰＵＣ及びバスプルアップ制御信号ＢＵＳＰＵはロー状態を維持し、メインビットラインＭＢＬがハイにプリチャージされる。
【００８８】
このとき、ワードラインＷＬ及びプレートラインＰＬが活性化される前に、ｔ０、ｔ１区間ではメインビットラインＭＢＬと共通データバス部５００の電圧レベルがハイにプルアップされる。
【００８９】
以後、ｔ２区間進入の際にワードラインＷＬがイネーブルされ、サブビットラインプルダウン信号ＳＢＰＤがローにディスエーブルされ、セルの格納ノードがグラウンドレベルに初期化される。そして、リードロック制御信号Ｒ＿ＬＯＣＫ及びメインビットラインプルアップ制御信号ＭＢＬＰＵＣがハイにイネーブルされる。このとき、ｔ２区間でワードラインをプレートラインＰＬより先に活性化される。したがって、初期動作時にセルの格納ノードの状態を安定させることにより、センシングマージンを向上させることができるようにする。
【００９０】
次に、データセンシング区間であるｔ３区間進入の際にプレートラインＰＬがポンピング電圧ＶＰＰレベルにイネーブルされ、メインビットラインＭＢＬにセルデータが印加される。そして、バスプルアップ制御信号ＢＵＳＰＵがハイにイネーブルされ、共通データバス部５００のプルアップ動作を中止することになる。
【００９１】
ここで、ｔ４区間進入の際にリードロック制御信号Ｒ＿ＬＯＣＫがディスエーブルされると、レファレンスタイミングストローブが印加される時点でセンスアンプアレイ部４４０の増幅データがデータラッチ部３３０に格納されることになる。
【００９２】
次に、ｔ５区間進入の際にプレートラインＰＬの電圧レベルがローにディスエーブルされ、サブビットライン選択信号ＳＢＳＷ２がポンピング電圧ＶＰＰレベルにイネーブルされる。そして、サブビットラインプルダウン信号ＳＢＰＤがハイにイネーブルされ、サブビットラインＳＢＬの電圧レベルがグラウンドレベルとなる。さらに、メインビットラインプルダウン信号ＭＢＰＤがローにディスエーブルされ、メインビットラインＭＢＬがハイにイネーブルされる。
【００９３】
次に、ｔ６区間進入の際にワードラインＷＬの電圧レベルが上昇し、セルデータ「ハイ」をライトすることになる。そして、サブビットラインプルアップ信号ＳＢＰＵがイネーブルされ、サブビットライン選択信号ＳＢＳＷ２の電圧レベルが上昇してサブビットラインＳＢＬの電圧レベルがポンピング電圧ＶＰＰレベルに上昇する。さらに、サブビットラインプルダウン信号ＳＢＰＤがローにディスエーブルされる。
【００９４】
さらに、データ「０」をライトする前の区間のｔ６区間でメインビットラインＭＢＬをハイレベルにプルアップさせる。すなわち、ｔ６区間でバスプルアップ制御信号ＢＵＳＰＵのディスエーブル時にメインビットラインＭＢＬがハイにイネーブルされる。
【００９５】
このとき、ライトロック制御信号Ｗ＿ＬＯＣＫがハイにイネーブルされると、データバッファバス部２００から入力された入力データがデータラッチ部３３０に格納される。そして、ライトバススイッチ部３５０はライトイネーブル信号Ｗ＿ＥＮのイネーブル時にデータラッチ部３３０に格納されたデータを共通データバス部５００に出力する。さらに、ライトスイッチ制御信号ＷＳＮがハイにイネーブルされると、共通データバス部５００のデータがメインビットラインＭＢＬに出力される。
【００９６】
以後、ｔ７区間進入の際にライトイネーブル信号／ＷＥ及びプレートラインＰＬがハイにイネーブルされると、データ有効区間のあいだセルデータ「０」を再格納する。さらに、ライトロック制御信号Ｗ＿ＬＯＣＫがローにディスエーブルされ、データ入力スイッチ部３４０に入力された入力データがデータラッチ部３３０に格納される。
【００９７】
このとき、メインビットラインＭＢＬの電圧レベルがローにディスエーブルされ、ライトイネーブル信号Ｗ＿ＥＮ及びバスプルアップ制御信号ＢＵＳＰＵがハイレベルとなる。そして、サブビットライン選択信号ＳＢＳＷ１の電圧レベルがポンピング電圧ＶＰＰレベルに上昇し、サブビットライン選択信号ＳＢＳＷ２がローにディスエーブルされてメインビットラインＭＢＬのデータがサブビットラインＳＢＬに出力される。
【００９８】
ここで、セルのデータが「ハイ」の場合、センシング時にサブビットラインＳＢＬの電圧が高いレベルとなる。したがって、セルＣのスイッチングトランジスタの電流が大きくなり、セルデータ「ロー」から誘起されたメインビットラインＭＢＬの電圧レベルが低くなる。逆に、セルのデータが「ロー」の場合、リード時にサブビットラインＳＢＬの電圧が低いレベルとなる。したがって、セルＣのスイッチングトランジスタの電流が小さくなり、セルデータ「ハイ」から誘起されたメインビットラインＭＢＬの電圧レベルが高くなる。
【００９９】
したがって、新たなデータをライトするため、サブビットライン選択信号ＳＢＳＷ１がイネーブルされている間にリード／ライトデータレジスタアレイ部３００に格納されたデータをサブビットラインＳＢＬ及びメインビットラインＭＢＬにそれぞれ印加することになる。このとき、書込みデータが「０」の場合、メモリセルにデータローレベルが格納される。
【０１００】
次に、ｔ８区間進入の際にワードラインＷＬがプレートラインＰＬより先にディスエーブルされる。
【０１０１】
次に、ｔ９区間進入の際にプレートラインＰＬの電圧レベル、サブビットライン選択信号ＳＢＳＷ１及びサブビットラインプルアップ信号ＳＢＰＵがローにディスエーブルされる。そして、サブビットラインプルダウン信号ＳＢＰＤ及びメインビットラインがハイにイネーブルされる。さらに、メインビットラインプルアップ制御信号ＭＢＬＰＵＣ及びバスプルアップ制御信号ＢＵＳＰＵがローにディスエーブルされる。
【０１０２】
このとき、ライトスイッチ制御信号ＷＳＮがローにディスエーブルされ、メインビットラインＭＢＬと共通データバス部５００との連結を遮断する。そして、ライトイネーブル信号Ｗ＿ＥＮがローにディスエーブルされ、共通データバス部５００にこれ以上データが入力されない。
【０１０３】
図１５は、図１に示す実施の形態に係るタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ制御方法のリードモード時の動作タイミング図である。
【０１０４】
先ず、リードモード時にはライトイネーブル信号／ＷＥが電源電圧レベルを維持する。そして、ｔ６区間以後データ出力有効区間を維持する。
【０１０５】
このとき、ライトロック制御信号Ｗ＿ＬＯＣＫはローレベル状態を維持することになる。したがって、データバッファバス部２００を介し外部から入力される入力データをセルに書き込むのではなく、データラッチ部３３０に格納されたリードデータをセルに再格納する。
【０１０６】
さらに、ｔ４区間で出力イネーブル信号ＯＵＴ＿ＥＮがハイにイネーブルされ、リードロック制御信号Ｒ＿ＬＯＣＫによりデータラッチ部３３０に格納されたリードデータを、データバッファバス部２００を介して出力できるようにする。
【０１０７】
一方、図１６は図２に示す実施の形態に係るタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ制御方法のライトモード時の動作タイミング図である。
【０１０８】
先ず、ｔ１区間進入の際にバスプルアップ制御信号ＢＵＳＰＵがローにディスエーブルされ、共通データバス部５００を電源電圧にプルアップさせる。以後、ｔ２区間進入の際にメインビットラインプルアップ制御信号ＭＢＬＰＵＣがハイにイネーブルされてメインビットラインＭＢＬのプルアップ動作を中止する。
【０１０９】
次に、ｔ３区間進入の際にバスプルアップ制御信号ＢＵＳＰＵが再びハイにイネーブルされて共通データバス部５００のプルアップ動作を中止することになる。そして、ｔ６区間進入の際にメインビットラインプルアップ制御信号ＭＢＬＰＵＣがローにディスエーブルされてメインビットラインＭＢＬをプルアップさせる。ｔ７区間進入の際にライトスイッチ制御信号ＷＳＮがハイにイネーブルされると、共通データバス部５００のデータがメインビットラインＭＢＬに出力される。その他の動作過程は図１４のものと同様であるので、その詳細な説明は省略する。
【０１１０】
図１７は、図２に示す実施の形態に係るタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ制御方法のリードモード時の動作タイミング図である。
【０１１１】
先ず、バスプルアップ制御信号ＢＵＳＰＵはｔ１、ｔ２区間の間にディスエーブルされて共通データバス部５００をプルアップさせる。そして、メインビットラインプルアップ制御信号ＭＢＬＰＵＣはｔ６区間の間にディスエーブルされてメインビットラインＭＢＬをプルアップさせる。さらに、ライトイネーブル信号Ｗ＿ＥＮはｔ６〜ｔ８区間のあいだイネーブル状態となり、共通データバス部５００にデータが出力されるようにする。ライトスイッチ制御信号ＷＳＮは、ｔ７、ｔ８区間の間にイネーブルされてメインビットラインＭＢＬと共通データバス部５００とを連結させる。その他の動作過程は図１５と同様であるので、その詳細な説明は省略する。
【図面の簡単な説明】
【０１１２】
【図１】本発明に係るタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ装置の第１の実施の形態である。
【図２】本発明に係るタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ装置の第２の実施の形態を示す図である。
【図３】本発明に係るセルアレイブロックに関する詳細な構成を示す図である。
【図４】図３に示すメインビットラインプルアップ制御部に関する詳細な回路図である。
【図５】図３に示すライトスイッチ部に関する詳細な回路図である。
【図６】図３に示すライトスイッチ部に関する他の実施の形態である。
【図７】図３に示すサブセルアレイに関する詳細な回路図である。
【図８】図３に示すセンスアンプアレイ部に関する詳細な回路図である。
【図９】図８に示すセンスアンプアレイ部に関する動作タイミング図である。
【図１０】本発明の第１の実施の形態に係るリード／ライトデータレジスタアレイ部の詳細な構成を示す図である。
【図１１】図１０に示すリード／ライトデータレジスタアレイ部に関する詳細な回路図である。
【図１２】図１０に示すリード／ライトデータレジスタアレイ部に関する他の実施の形態である。
【図１３】図１０に示すリード／ライトデータレジスタアレイ部に関する動作タイミング図である。
【図１４】本発明の第１の実施の形態に係るタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ制御方法の動作タイミング図である。
【図１５】本発明の第１の実施の形態に係るタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ制御方法の動作タイミング図である。
【図１６】本発明の第２の実施の形態に係るタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ制御方法の動作タイミング図である。
【図１７】本発明の第２の実施の形態に係るタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ制御方法の動作タイミング図である。
【符号の説明】
【０１１３】
１００   リード／ライトデータバッファ部
２００   データバッファバス部
３００   リード／ライトデータレジスタアレイ部
３１０   バスプルアップ部
３２０   リードバススイッチ部
３３０   データラッチ部
３４０   データ入力スイッチ部
３５０   ライトバススイッチ部
３６０   データ出力スイッチ部
４００   上部セルアレイブロック
４０２   下部セルアレイブロック
４１０   メインビットラインプルアップ制御部
４２０   複数のサブセルアレイ
４３０   ライトスイッチ部
４４０   センスアンプアレイ部
４４１   レベルセンシング部
４４２   センシングバッファ部
４４３   センシング出力部
５００   共通データバス部
【図１】
2005011486.tif 000003
【図２】
2005011486.tif 000004
【図３】
2005011486.tif 000005
【図４】
2005011486.tif 000006
【図５】
2005011486.tif 000007
【図６】
2005011486.tif 000008
【図７】
2005011486.tif 000009
【図８】
2005011486.tif 000010
【図９】
2005011486.tif 000011
【図１０】
2005011486.tif 000012
【図１１】
2005011486.tif 000013
【図１２】
2005011486.tif 000014
【図１３】
2005011486.tif 000015
【図１４】
2005011486.tif 000016
【図１５】
2005011486.tif 000017
【図１６】
2005011486.tif 000018
【図１７】
2005011486.tif 000019