(57)【要約】  回路パネル７２０が、その主面７２１の接続サイト７６１において露出し、超小型電子パッケージ５００の端子５０４に結合されるように構成されるコンタクト７６０を含みうる。接続サイト７６１は、単一の超小型電子パッケージ５００に結合されるように構成される一群のコンタクト７６０を包囲する主面７２１上の周辺境界７６４を画定することができる。一群のコンタクト７６０は、第１の組Ａ０の第１のコンタクト７０４、第２の組Ａ０’の第１のコンタクト７０４、第３の組Ａ１’の第１のコンタクト７０４及び第４の組Ａ１の第１のコンタクト７０４を含みうる。第１の組Ａ０の第１のコンタクト及び第３の組Ａ１’の第１のコンタクトの信号割当ては、第２の組Ａ０’の第１のコンタクト及び第４の組Ａ１の第１のコンタクトの信号割当てと、主面７２１に垂直な理論面５３２に対して対称とすることができる。それらの組Ａ０、Ａ０’、Ａ１’、Ａ１の第１のコンタクト７０４はそれぞれ同一の信号を搬送するように構成することができる。【選択図】図６Ｄ
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【特許請求の範囲】
【請求項１】
回路パネルであって、
前記回路パネルの主面の接続サイトにおいて露出し、メモリストレージアレイを有する超小型電子パッケージの前面において露出する端子に結合されるように構成されるコンタクトを備え、前記接続サイトは、単一の超小型電子パッケージに結合されるように構成される一群のコンタクトを包囲する前記主面上の周辺境界を画定し、
前記一群のコンタクトは、
第１の組の第１のコンタクト、第２の組の第１のコンタクト、第３の組の第１のコンタクト及び第４の組の第１のコンタクトを含み、前記第１の組の第１のコンタクトの信号割当ては、前記第２の組の第１のコンタクトの信号割当てと、前記主面に垂直な理論面に対して対称であり、前記第３の組の第１のコンタクトの信号割当ては、前記第４の組の第１のコンタクトの信号割当てと、前記理論面に対して対称であり、
前記組の第１のコンタクトはそれぞれ同一の信号を搬送するように構成され、前記組の第１のコンタクトはそれぞれ前記メモリストレージアレイ内の場所を指定するのに十分なアドレス情報を搬送するように構成される、回路パネル。
【請求項２】
前記超小型電子パッケージは、第１のタイプの超小型電子パッケージ又は第２のタイプの超小型電子パッケージのうちの１つであり、
前記第１のタイプの超小型電子パッケージの前記端子は、前記第１の組の第１のコンタクト及び前記第４の組の第１のコンタクトに結合されるように構成される第１の端子と、前記第２の組の第１のコンタクト及び前記第３の組の第１のコンタクトに結合されるように構成される非接続端子とを含み、前記理論面の第１の側における各第１の端子の位置は、前記第１の側に対向する前記理論面の第２の側における非接続端子の位置と、前記理論面に対して対称であり、前記第２の側における各第１の端子の位置は、前記第１の側における非接続端子の位置と、前記理論面に対して対称であり、
前記第２のタイプの超小型電子パッケージの前記端子は、前記第１の組の第１のコンタクト、前記第２の組の第１のコンタクト、前記第３の組の第１のコンタクト及び前記第４の組の第１のコンタクトに結合されるように構成される第１の端子を含み、前記理論面の前記第１の側における前記第１の端子の前記信号割当ては、前記第２の側における前記第１の端子の前記信号割当ての鏡像である、請求項１に記載の回路パネル。
【請求項３】
前記一群のコンタクトは、前記理論面の前記第１の側及び前記第２の側にそれぞれ配置される第１の組の第２のコンタクト及び第２の組の第２のコンタクトを更に含み、前記第１の組の第２のコンタクトは、前記周辺境界の第１の縁部と前記第１の組の第１のコンタクト及び前記第３の組の第１のコンタクトとの間に配置され、前記第２の組の第２のコンタクトは、前記第１の縁部に対向する前記周辺境界の第２の縁部と、前記第２の組の第１のコンタクト及び前記第４の組の第１のコンタクトとの間に配置され、前記第１の組の第２のコンタクト及び前記第２の組の第２のコンタクトは、ともにデータバス信号及びデータストローブ信号を搬送するように構成される、請求項１に記載の回路パネル。
【請求項４】
前記一群のコンタクトに転送される全ての前記アドレス情報を搬送するように構成される複数の信号線を有する少なくとも１つのバスを更に備え、前記第１のコンタクトは前記少なくとも１つのバスと電気的に接続される、請求項１に記載の回路パネル。
【請求項５】
前記少なくとも１つのバスは、前記一群のコンタクトに転送される全てのコマンド信号を搬送するように構成され、前記コマンド信号は、書込みイネーブル信号、行アドレスストローブ信号及び列アドレスストローブ信号である、請求項４に記載の回路パネル。
【請求項６】
第１のバス及び第２のバスを更に備え、前記第１のバスは、前記第１のコンタクトのうちの少なくとも幾つかと電気的に接続されており、前記一群のコンタクトに転送される全ての前記アドレス情報を搬送するように構成される複数の信号線を有し、前記第２のバスは、前記第２のコンタクトのうちの少なくとも幾つかと電気的に接続されており、前記アドレス情報以外の情報を搬送するように構成される複数の信号線を有する、請求項３に記載の回路パネル。
【請求項７】
前記組のコンタクトのそれぞれの前記コンタクトは、前記理論面に対して平行な方向に延在する少なくとも１つのそれぞれの列内に配置される、請求項１に記載の回路パネル。
【請求項８】
前記接続サイトは第１の接続サイトであり、前記超小型電子パッケージは第１の超小型電子パッケージであり、
前記回路パネルは、前記主面に対向する前記回路パネルの第２の表面の第２の接続サイトにおいて露出し、メモリストレージアレイを有する第２の超小型電子パッケージの前面において露出する端子に結合されるように構成されるコンタクトを更に備え、
前記第２の接続サイトの前記コンタクトは、第５の組の第１のコンタクト、第６の組の第１のコンタクト、第７の組の第１のコンタクト及び第８の組の第１のコンタクトを含み、前記第５の組の第１のコンタクトの信号割当ては、前記第６の組の第１のコンタクトの信号割当てと、前記理論面に対して対称であり、前記第７の組の第１のコンタクトの信号割当ては、前記第８の組の第１のコンタクトの信号割当てと、前記理論面に対して対称であり、
前記第５の組の第１のコンタクト、前記第６の組の第１のコンタクト、前記第７の組の第１のコンタクト及び前記第８の組の第１のコンタクトはそれぞれ同一の信号を搬送するように構成され、前記第５の組の第１のコンタクト、前記第６の組の第１のコンタクト、前記第７の組の第１のコンタクト及び前記第８の組の第１のコンタクトはそれぞれ、前記第２の超小型電子パッケージの前記メモリストレージアレイ内の場所を指定するのに十分なアドレス情報を搬送するように構成される、請求項１に記載の回路パネル。
【請求項９】
前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージはそれぞれ第１のタイプの超小型電子パッケージであり、
前記第１の超小型電子パッケージの前記端子は、前記第１の組の第１のコンタクト及び前記第４の組の第１のコンタクトに結合されるように構成される第１の端子と、前記第２の組の第１のコンタクト及び前記第３の組の第１のコンタクトに結合されるように構成される非接続端子とを含み、前記第２の超小型電子パッケージの前記端子は、前記第６の組の第１のコンタクト及び前記第７の組の第１のコンタクトに結合されるように構成される第１の端子と、前記第５の組の第１のコンタクト及び前記第８の組の第１のコンタクトに結合されるように構成される非接続端子とを含み、
前記理論面の第１の側における各第１の端子の位置は、前記第１の側に対向する理論面の第２の側における非接続端子の位置と、前記理論面に対して対称であり、前記第２の側における各第１の端子の位置は、前記第１の側における非接続端子の位置と、前記理論面に対して対称であり、
前記第１の組のコンタクト、前記第２の組のコンタクト、前記第３の組のコンタクト及び第４の組のコンタクトは、前記回路パネルの前記主面に対して平行な直交するＸ方向及びＹ方向においてそれぞれ前記第５の組のコンタクト、第６の組のコンタクト、第７の組のコンタクト及び第８の組のコンタクトと位置合わせされ、前記位置合わせは、前記コンタクトのうちの隣接するコンタクト間の最小ピッチに等しい距離以内にある、請求項８に記載の回路パネル。
【請求項１０】
前記第１の接続サイト及び前記第２の接続サイトに転送される全ての前記アドレス情報を搬送するように構成される複数の信号線を有する少なくとも１つのバスを更に備え、前記第１の接続サイト及び前記第２の接続サイトの前記コンタクトは、前記少なくとも１つのバスと電気的に接続される、請求項８に記載の回路パネル。
【請求項１１】
前記接続サイトは第１の接続サイトであり、前記超小型電子パッケージは第１の超小型電子パッケージであり、前記理論面は第１の理論面であり、
前記回路パネルは、前記主面の第２の接続サイトにおいて露出し、メモリストレージアレイを有する第２の超小型電子パッケージの前面において露出する端子に結合されるように構成されるコンタクトを更に備え、
前記第２の接続サイトの前記コンタクトは、第５の組の第１のコンタクト、第６の組の第１のコンタクト、第７の組の第１のコンタクト及び第８の組の第１のコンタクトを含み、前記第５の組の第１のコンタクトの信号割当ては、前記第６の組の第１のコンタクトの信号割当てと、第２の理論面に対して対称であり、前記第７の組の第１のコンタクトの信号割当ては、前記第８の組の第１のコンタクトの信号割当てと、前記第２の理論面に対して対称であり、
前記第５の組の第１のコンタクト、前記第６の組の第１のコンタクト、前記第７の組の第１のコンタクト及び前記第８の組の第１のコンタクトはそれぞれ同一の信号を搬送するように構成され、前記第５の組の第１のコンタクト、前記第６の組の第１のコンタクト、前記第７の組の第１のコンタクト及び前記第８の組の第１のコンタクトはそれぞれ、前記第２の超小型電子パッケージの前記メモリストレージアレイ内の場所を指定するのに十分なアドレス情報を搬送するように構成される、請求項１に記載の回路パネル。
【請求項１２】
前記第１のコンタクトに電気的に接続されるデバイスを更に備え、前記デバイスは、前記第１のコンタクトに前記アドレス情報を送出するように動作可能である、請求項２に記載の回路パネル。
【請求項１３】
前記デバイスは、前記回路パネルを前記第１のタイプの超小型電子パッケージと接続するための第１のモード及び前記回路パネルを前記第２のタイプの超小型電子パッケージと接続するための第２のモードにおいてそれぞれ動作するように構成される、請求項１２に記載の回路パネル。
【請求項１４】
前記回路パネルは前記主面に対向する第２の表面を有するモジュールカードであり、前記回路パネルは前記一群のコンタクトに結合される複数のモジュールコンタクトを更に備え、前記モジュールコンタクトは、前記一群のコンタクトとの間で転送するための情報を搬送するように構成され、前記モジュールコンタクトは、前記モジュールの外部にある構成要素と接続するように構成される、請求項１に記載の回路パネル。
【請求項１５】
回路パネルであって、
前記回路パネルの主面の接続サイトにおいて露出し、メモリストレージアレイを有する超小型電子パッケージの前面において露出する端子に結合されるように構成されるコンタクトを備え、前記接続サイトは、単一の超小型電子パッケージに結合されるように構成される一群のコンタクトを包囲する前記主面上の周辺境界を画定し、
前記一群のコンタクトは、
第１の組の第１のコンタクト及び第２の組の第１のコンタクトであって、前記第１の組の第１のコンタクト及び前記第２の組の第１のコンタクトはそれぞれ同一の信号を搬送するように構成され、前記第１の組の第１のコンタクト及び前記第２の組の第１のコンタクトはそれぞれ前記メモリストレージアレイ内の場所を指定するのに十分なアドレス情報を搬送するように構成され、前記第１の組の第１のコンタクトの信号割当ては、前記第２の組の第１のコンタクトの信号割当てと、前記主面に垂直な理論面に対して対称である、第１の組の第１のコンタクト及び第２の組の第１のコンタクトと、
前記理論面の第１の側及び第２の側にそれぞれ配置される第１の組の第２のコンタクト及び第２の組の第２のコンタクトであって、前記第１の組の第２のコンタクトは前記第１の組の第１のコンタクトと、前記周辺境界の第１の縁部との間に配置され、前記第２の組の第２のコンタクトは、前記第２の組の第１のコンタクトと、前記第１の縁部に対向する前記周辺境界の第２の縁部との間に配置され、前記第１の組の第２のコンタクト及び前記第２の組の第２のコンタクトはともにデータバス信号及びデータストローブ信号を搬送するように構成される、第１の組の第２のコンタクト及び第２の組の第２のコンタクトと
を含む、回路パネル。
【請求項１６】
前記超小型電子パッケージは、第１のタイプの超小型電子パッケージ又は第２のタイプの超小型電子パッケージの１つであり、
前記第１のタイプの超小型電子パッケージの前記端子は、前記第１のコンタクトに結合されるように構成される第１の端子及び非接続端子と、前記第２のコンタクトに結合されるように構成される第２の端子とを含み、前記理論面の前記第１の側における各第１の端子の位置は、前記第２の側における非接続端子の位置と、前記理論面に対して対称であり、前記第２の側における各第１の端子の位置は、前記第１の側における非接続端子の位置と、前記理論面に対して対称であり、
前記第２のタイプの超小型電子パッケージの前記端子は、前記第１のコンタクトに結合されるように構成される第１の端子と、前記第２のコンタクトに結合されるように構成される第２の端子とを含み、前記理論面の前記第１の側における前記第１の端子の前記信号割当ては、前記第２の側における前記第１の端子の前記信号割当ての鏡像である、請求項１５に記載の回路パネル。
【請求項１７】
超小型電子アセンブリであって、
回路パネルであって、前記回路パネルの主面の接続サイトにおいて露出するコンタクトを有し、前記コンタクトは、
第１の組の第１のコンタクト、第２の組の第１のコンタクト、第３の組の第１のコンタクト及び第４の組の第１のコンタクトであって、前記第１の組の第１のコンタクトの信号割当ては、前記第２の組の第１のコンタクトの信号割当てと、前記主面に垂直な理論面に対して対称であり、前記第３の組の第１のコンタクトの信号割当ては、前記第４の組の第１のコンタクトの信号割当てと、前記理論面に対して対称であり、前記組の第１のコンタクトはそれぞれ同一の信号を搬送するように構成される、第１の組の第１のコンタクト、第２の組の第１のコンタクト、第３の組の第１のコンタクト及び第４の組の第１のコンタクトを有する、回路パネルと、
超小型電子パッケージであって、メモリストレージアレイと、前記超小型電子パッケージの前面において露出する端子とを有し、前記端子は、前記超小型電子パッケージの前記前面が前記理論面に対して垂直であるように、前記回路パネルの前記コンタクトに面し、かつ結合される、超小型電子パッケージと
を備えており、
前記端子は、前記第１の組の第１のコンタクト及び前記第４の組の第１のコンタクトに結合される第１の端子と、前記第２の組の第１のコンタクト及び前記第３の組の第１のコンタクトに結合される非接続端子とを含み、前記理論面の第１の側における各第１の端子の位置は、前記第１の側に対向する前記理論面の第２の側における非接続端子の位置と、前記理論面に対して対称であり、前記第２の側における各第１の端子の位置は、前記第１の側における非接続端子の位置と、前記理論面に対して対称であり、
前記組の第１のコンタクトはそれぞれ前記メモリストレージアレイ内の場所を指定するのに十分なアドレス情報を搬送するように構成される、超小型電子アセンブリ。
【請求項１８】
前記接続サイトにおいて露出する前記コンタクトは、前記理論面の前記第１の側及び前記第２の側にそれぞれ配置される第１の組の第２のコンタクト及び第２の組の第２のコンタクトを更に含み、前記端子は、前記第２のコンタクトに結合され、少なくともデータ信号及びデータストローブ信号を搬送するように構成される第２の端子を含み、前記第２の端子の第１の部分は、前記第１の端子と、前記超小型電子パッケージの前記前面の第１の縁部との間に配置され、前記第２の端子の第２の部分は、前記第１の端子と、前記第１の縁部に対向する前記超小型電子パッケージの第２の縁部との間に配置され、前記第１の部分及び第２の部分はともに前記超小型電子パッケージの前記データバス及びデータストローブを備える、請求項１７に記載の超小型電子アセンブリ。
【請求項１９】
前記超小型電子パッケージは、ＬＰＤＤＲ３構成において実現されるメモリストレージアレイを含む、請求項１７に記載の超小型電子アセンブリ。
【請求項２０】
前記回路パネルの前記コンタクトは、前記メモリストレージアレイ内の単一の記憶場所を一意に指定するのに必要な前記信号を受信するように構成される、請求項１７に記載の超小型電子アセンブリ。
【請求項２１】
前記回路パネルの前記コンタクトは、前記メモリストレージアレイ内の単一の記憶場所を一意に指定するのに必要な前記信号の大部分を受信するように構成される、請求項１７に記載の超小型電子アセンブリ。
【請求項２２】
前記超小型電子パッケージは、少なくとも１つの半導体チップの表面において露出するアドレス入力を有する１つ以上の半導体チップと、前記端子において受信されたアドレス情報を前記アドレス入力に結合するように構成される導電性構造とを含む、請求項１７に記載の超小型電子アセンブリ。
【請求項２３】
前記接続サイトは第１の接続サイトであり、前記超小型電子パッケージは第１の超小型電子パッケージであり、
前記回路パネルは、前記主面に対向する前記回路パネルの第２の表面の第２の接続サイトにおいて露出し、メモリストレージアレイを有する第２の超小型電子パッケージの前面において露出する端子に結合されるコンタクトを更に備え、
前記第２の接続サイトの前記コンタクトは、第５の組の第１のコンタクト、第６の組の第１のコンタクト、第７の組の第１のコンタクト及び第８の組の第１のコンタクトを含み、前記第５の組の第１のコンタクトの信号割当ては、前記第６の組の第１のコンタクトの信号割当てと、前記理論面に対して対称であり、前記第７の組の第１のコンタクトの信号割当ては、前記第８の組の第１のコンタクトの信号割当てと、前記理論面に対して対称であり、
前記第５の組の第１のコンタクト、前記第６の組の第１のコンタクト、前記第７の組の第１のコンタクト及び前記第８の組の第１のコンタクトはそれぞれ同一の信号を搬送するように構成され、前記第５の組の第１のコンタクト、前記第６の組の第１のコンタクト、前記第７の組の第１のコンタクト及び前記第８の組の第１のコンタクトはそれぞれ、前記第２の超小型電子パッケージの前記メモリストレージアレイ内の場所を指定するのに十分なアドレス情報を搬送するように構成される、請求項１７に記載の超小型電子アセンブリ。
【請求項２４】
前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージはそれぞれ第１のタイプの超小型電子パッケージであり、
前記第２の超小型電子パッケージの前記端子は、前記第６の組の第１のコンタクト及び前記第７の組の第１のコンタクトに結合される第１の端子と、前記第５の組の第１のコンタクト及び前記第８の組の第１のコンタクトに結合される非接続端子とを含み、前記理論面の第１の側における各第１の端子の位置は、前記第２の側における非接続端子の位置と、前記理論面に対して対称であり、前記第２の側における各第１の端子の位置は、前記第１の側における非接続端子の位置と、前記理論面に対して対称であり、
前記第１の組のコンタクト、前記第２の組のコンタクト、前記第３の組のコンタクト及び前記第４の組のコンタクトは、前記回路パネルの前記主面に対して平行な直交するＸ方向及びＹ方向において前記第５の組のコンタクト、前記第６の組のコンタクト、前記第７の組のコンタクト及び前記第８の組のコンタクトと位置合わせされ、前記位置合わせは、前記コンタクトの隣接するコンタクト間の最小ピッチに等しい距離以内である、請求項２３に記載の超小型電子アセンブリ。
【請求項２５】
前記接続サイトは第１の接続サイトであり、前記超小型電子パッケージは第１の超小型電子パッケージであり、前記理論面は第１の理論面であり、
前記回路パネルは、前記主面の第２の接続サイトにおいて露出し、メモリストレージアレイを有する第２の超小型電子パッケージの前面において露出する端子に結合されるコンタクトを更に備え、
前記第２の接続サイトの前記コンタクトは、第５の組の第１のコンタクト、第６の組の第１のコンタクト、第７の組の第１のコンタクト及び第８の組の第１のコンタクトを含み、前記第５の組の第１のコンタクトの信号割当ては、前記第６の組の第１のコンタクトの信号割当てと、前記主面に垂直な第２の理論面に対して対称であり、前記第７の組の第１のコンタクトの信号割当ては、前記第８の組の第１のコンタクトの信号割当てと、前記第２の理論面に対して対称であり、
前記第５の組の第１のコンタクト、前記第６の組の第１のコンタクト、前記第７の組の第１のコンタクト及び前記第８の組の第１のコンタクトはそれぞれ同一の信号を搬送するように構成され、前記第５の組の第１のコンタクト、前記第６の組の第１のコンタクト、前記第７の組の第１のコンタクト及び前記第８の組の第１のコンタクトはそれぞれ、前記第２の超小型電子パッケージの前記メモリストレージアレイ内の場所を指定するのに十分なアドレス情報を搬送するように構成される、請求項１７に記載の超小型電子アセンブリ。
【請求項２６】
前記超小型電子パッケージに転送される全ての前記アドレス情報を搬送するように構成される複数の信号線を有する少なくとも１つのバスを更に備え、前記第１のコンタクトは前記少なくとも１つのバスと電気的に接続される、請求項１７に記載の超小型電子アセンブリ。
【請求項２７】
前記少なくとも１つのバスと電気的に接続される駆動素子を更に備える、請求項２６に記載の超小型電子アセンブリ。
【請求項２８】
各超小型電子アセンブリが、各超小型電子アセンブリとの間で信号を伝達するために第２の回路パネルに実装され、かつ電気的に接続される、請求項１７に記載の複数の超小型電子アセンブリを含むモジュール。
【請求項２９】
請求項１に記載の回路パネルと、前記回路パネルに電気的に接続される１つ以上の他の電子構成要素とを備えるシステム。
【請求項３０】
ハウジングを更に備え、前記回路パネル及び前記１つ以上の他の電子構成要素は、前記ハウジングとともに組み立てられる、請求項２９に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
［関連出願の相互参照］
本願は、２０１２年８月２７日に出願された米国特許出願第１３／５９５４８６号の一部継続出願である米国特許出願第１３／８４１０５２号の継続出願であり、それらの特許出願の開示は、引用することにより本明細書の一部をなすものとする。２０１３年３月１５日に出願された、共同所有され、同時係属の以下の米国特許出願第１３／８４０３５３号、米国特許出願第１３／８３９４０２号及び米国特許出願第１３／８４０５４２号は、引用することにより本明細書の一部をなすものとする。
【０００２】
［発明の分野］
本願の主題事項は、超小型電子構造体、例えば、限定はしないが、少なくとも１つの半導体チップ、又は少なくとも１つの半導体チップの一部を含む構造体等の能動回路素子を組み込む構造体、及び超小型電子構造体を組み込むアセンブリに関する。
【背景技術】
【０００３】
半導体チップは、あらかじめパッケージされた個別のユニットとして一般的に提供される。標準的なチップは、平坦な長方形の本体を有し、その大きな前面がチップの内部回路に接続されるコンタクトを有する。個別の各チップは通常、チップのコンタクトに接続される外部端子を有するパッケージに入れられる。さらに、それらの端子、すなわち、パッケージの外部接続点は、プリント回路基板等の回路パネルに電気的に接続するように構成される。多くの従来の設計では、チップパッケージは、チップ自体の面積より著しく大きい回路パネルの面積を占有する。前面を有する平坦なチップを参照しながら本開示において用いられるときに、「チップの面積」は、前面の面積を参照するものと理解されたい。
【０００４】
チップのいかなる物理的配置においても、サイズは考慮すべき重要な事柄である。ポータブル電子デバイスが急速に進歩するにつれて、チップを物理的に更にコンパクトに配置することへの要求が更に強くなってきた。一例にすぎないが、一般的に「スマートフォン」と呼ばれるデバイスは、携帯電話の機能を、高解像度ディスプレイ及び関連する画像処理チップとともに、強力なデータプロセッサ、メモリ、並びにグローバルポジショニングシステム受信機、電子カメラ及びローカルエリアネットワーク接続等の補助デバイスと統合する。そのようなデバイスは、完全なインターネット接続、最大解像度ビデオを含むエンタテイメント、ナビゲーション、電子バンキング等の能力を全てポケットサイズデバイスにおいて提供することができる。複雑なポータブルデバイスは、小さな空間内に数多くのチップを詰め込むことを要求する。さらに、チップの中には、一般的に「Ｉ／Ｏ」と呼ばれる数多くの入力接続及び出力接続を有するものもある。これらのＩ／Ｏは、他のチップのＩ／Ｏと相互接続されなければならない。相互接続部を形成する構成要素は、アセンブリのサイズを大きく拡大すべきではない。同様の要件が、他の応用形態、例えば、高い性能及び小型化が必要とされるインターネット検索エンジンにおいて用いられるデータサーバ等のデータサーバにおいても生じる。
【０００５】
メモリストレージアレイを含む半導体チップ、特にダイナミックランダムアクセスメモリチップ（ＤＲＡＭ）及びフラッシュメモリチップ等の超小型電子素子は一般的に単一チップパッケージ又はマルチチップパッケージ及びアセンブリ内にパッケージされる。各パッケージは、端子と超小型電子素子、例えば、その中にあるチップとの間に信号搬送用、電力供給用、及び接地用の数多くの電気的接続を有する。電気的接続は、チップのコンタクト支持面に対して水平方向に延在する、例えば、トレース、ビームリード等の水平導体、チップの表面に対して垂直方向に延在するビア等の垂直導体、及びチップの表面に対して水平及び垂直の両方向に延在するワイヤボンド等の、異なる種類の導体を含みうる。
【０００６】
従来の超小型電子パッケージは、メモリストレージアレイを画定する能動素子を有する超小型電子素子を組み込むことができる。したがって、幾つかの従来の超小型電子素子では、トランジスタ又は他の能動素子が、更なる素子とともに、又は更なる素子を用いることなく、メモリストレージアレイを構成する。場合によっては、超小型電子素子はメモリストレージアレイ機能を主に提供するように構成することができ、すなわち、その場合、超小型電子素子は、任意の他の機能より多くの数の、メモリストレージアレイ機能を提供する能動デバイスを具現することができる。場合によっては、超小型電子素子は、ＤＲＡＭチップとすることができるか、若しくはＤＲＡＭチップを含みうるか、又はそのような半導体チップからなる、積重され、電気的に相互接続されるアセンブリでありうるか、若しくはそのようなアセンブリを含みうる。通常、そのようなパッケージの全ての端子が、その超小型電子素子が実装されるパッケージ基板の１つ以上の周縁部に隣接する複数組の列に配置される。
【０００７】
従来の回路パネル又は他の超小型電子構成要素は通常、その中に１つ以上の第１のタイプの超小型電子素子を有する超小型電子パッケージに結合されるように構成される。そのような回路パネル又は他の超小型電子構成要素は通常、その中に異なるタイプ又は第２のタイプからなる１つ以上の超小型電子素子を有する超小型電子パッケージに結合することはできない。
【０００８】
上記の事柄を踏まえて、特に、パッケージを実装し、互いに電気的に相互接続することができる回路パネル又は他の超小型電子構成要素において、機能的な融通性を改善するために、回路パネル又は他の超小型電子構成要素の設計に関して或る特定の改善を行うことができる。
【発明の概要】
【０００９】
本発明の一態様によれば、回路パネルが、その回路パネルの主面の接続サイトにおいて露出し、メモリストレージアレイを有する超小型電子パッケージの前面において露出する端子に結合されるように構成されるコンタクトを含みうる。接続サイトは、単一の超小型電子パッケージに結合されるように構成される一群のコンタクトを包囲する、主面上の周辺境界を画定することができる。一群のコンタクトは、第１の組の第１のコンタクト、第２の組の第１のコンタクト、第３の組の第１のコンタクト及び第４の組の第１のコンタクトを含みうる。第１の組の第１のコンタクトの信号割当ては、第２の組の第１のコンタクトの信号割当てと、主面に垂直な理論面に対して対称とすることができる。第３の組の第１のコンタクトの信号割当ては、第４の組の第１のコンタクトの信号割当てと、その理論面に対して対称とすることができる。それらの組の第１のコンタクトはそれぞれ同一の信号を搬送するように構成することができる。それらの組の第１のコンタクトはそれぞれ、メモリストレージアレイ内の場所を指定するのに十分なアドレス情報を搬送するように構成することができる。
【００１０】
一例では、超小型電子パッケージは第１のタイプの超小型電子パッケージ又は第２のタイプの超小型電子パッケージのうちの１つとすることができる。第１のタイプの超小型電子パッケージの端子は、第１の組の第１のコンタクト及び第４の組の第１のコンタクトに結合されるように構成される第１の端子と、第２の組の第１のコンタクト及び第３の組の第１のコンタクトに結合されるように構成される非接続端子とを含みうる。理論面の第１の側における各第１の端子の位置は、理論面の第１の側に対向する第２の側における非接続端子の位置と、理論面に対して対称とすることができる。第２の側における各第１の端子の位置は、第１の側における非接続端子の位置と、理論面に対して対称とすることができる。第２のタイプの超小型電子パッケージの端子は、第１の組の第１のコンタクト、第２の組の第１のコンタクト、第３の組の第１のコンタクト及び第４の組の第１のコンタクトに結合されるように構成される第１の端子を含みうる。理論面の第１の側における第１の端子の信号割当ては、第２の側における第１の端子の信号割当ての鏡像とすることができる。
【００１１】
特定の実施形態では、一群のコンタクトは理論面の第１の側及び第２の側のそれぞれに配置される第１の組の第２のコンタクト及び第２の組の第２のコンタクトも含みうる。第１の組の第２のコンタクトは周辺境界の第１の縁部と、第１の組の第１のコンタクト及び第３の組の第１のコンタクトとの間に配置することができる。第２の組の第２のコンタクトは、第１の縁部に対向する周辺境界の第２の縁部と、第２の組の第１のコンタクト及び第４の組の第１のコンタクトとの間に配置することができる。第１の組の第２のコンタクト及び第２の組の第２のコンタクトはともに、データバス信号及びデータストローブ信号を搬送するように構成することができる。例示的な実施形態では、回路パネルは、一群のコンタクトに転送される全てのアドレス情報を搬送するように構成される複数の信号線を有する少なくとも１つのバスも含みうる。第１のコンタクトは少なくとも１つのバスと電気的に接続することができる。
【００１２】
特定の例では、少なくとも１つのバスは、一群のコンタクトに転送される全てのコマンド信号を搬送するように構成され、コマンド信号は書込みイネーブル信号、行アドレスストローブ信号及び列アドレスストローブ信号である。一実施形態では、回路パネルは、第１のバス及び第２のバスも含みうる。第１のバスは第１のコンタクトのうちの少なくとも幾つかと電気的に接続することができ、一群のコンタクトに転送される全てのアドレス情報を搬送するように構成される複数の信号線を有することができる。第２のバスは、第２のコンタクトのうちの少なくとも幾つかと電気的に接続することができ、アドレス情報以外の情報を搬送するように構成される複数の信号線を有することができる。特定の実施形態では、各組のコンタクトのそれぞれのコンタクトは、理論面に対して平行な方向に延在する少なくとも１つのそれぞれの列内に配置することができる。
【００１３】
一例では、接続サイトは第１の接続サイトとすることができ、超小型電子パッケージは第１の超小型電子パッケージとすることができる。回路パネルは、主面に対向する回路パネルの第２の表面の第２の接続サイトにおいて露出し、メモリストレージアレイを有する第２の超小型電子パッケージの前面において露出する端子に結合されるように構成されるコンタクトも含みうる。第２の接続サイトのコンタクトは、第５の組の第１のコンタクト、第６の組の第１のコンタクト、第７の組の第１のコンタクト及び第８の組の第１のコンタクトを含みうる。第５の組の第１のコンタクトの信号割当ては、第６の組の第１のコンタクトの信号割当てと、理論面に対して対称とすることができる。第７の組の第１のコンタクトの信号割当ては、第８の組の第１のコンタクトの信号割当てと、理論面に対して対称とすることができる。第５の組の第１のコンタクト、第６の組の第１のコンタクト、第７の組の第１のコンタクト及び第８の組の第１のコンタクトはそれぞれ同一の信号を搬送するように構成することができる。第５の組の第１のコンタクト、第６の組の第１のコンタクト、第７の組の第１のコンタクト及び第８の組の第１のコンタクトはそれぞれ、第２の超小型電子パッケージのメモリストレージアレイ内の場所を指定するのに十分なアドレス情報を搬送するように構成することができる。
【００１４】
特定の実施形態では、第１の超小型電子パッケージ及び第２の超小型電子パッケージはそれぞれ、第１のタイプの超小型電子パッケージとすることができる。第１の超小型電子パッケージの端子は、第１の組の第１のコンタクト及び第４の組の第１のコンタクトに結合されるように構成される第１の端子と、第２の組の第１のコンタクト及び第３の組の第１のコンタクトに結合されるように構成される非接続端子とを含みうる。第２の超小型電子パッケージの端子は、第６の組の第１のコンタクト及び第７の組の第１のコンタクトに結合されるように構成される第１の端子と、第５の組の第１のコンタクト及び第８の組の第１のコンタクトに結合されるように構成される非接続端子とを含みうる。理論面の第１の側における各第１の端子の位置は、第１の側に対向する理論面の第２の側における非接続端子の位置と、理論面に対して対称とすることができる。第２の側における各第１の端子の位置は、第１の側における非接続端子の位置と、理論面に対して対称とすることができる。
【００１５】
第１の組のコンタクト、第２の組のコンタクト、第３の組のコンタクト及び第４の組のコンタクトは、回路パネルの主面に対して平行であって互いに直交するＸ方向及びＹ方向において、第５の組のコンタクト、第６の組のコンタクト、第７の組のコンタクト及び第８の組のコンタクトと位置合わせすることができる。位置合わせは、コンタクトのうちの隣接するコンタクト間の最小ピッチに等しい距離以内とすることができる。例示的な実施形態では、回路パネルは第１の接続サイト及び第２の接続サイトのコンタクトに転送される全てのアドレス情報を搬送するように構成される複数の信号線を有する少なくとも１つのバスも含みうる。第１の接続サイト及び第２の接続サイトのコンタクトは少なくとも１つのバスと電気的に接続することができる。
【００１６】
特定の例では、接続サイトは第１の接続サイトとすることができ、超小型電子パッケージは第１の超小型電子パッケージとすることができ、理論面は第１の理論面とすることができる。回路パネルは、主面の第２の接続サイトにおいて露出し、メモリストレージアレイを有する第２の超小型電子パッケージの前面において露出する端子に結合されるように構成されるコンタクトも含みうる。第２の接続サイトのコンタクトは、第５の組の第１のコンタクト、第６の組の第１のコンタクト、第７の組の第１のコンタクト及び第８の組の第１のコンタクトを含みうる。第５の組の第１のコンタクトの信号割当ては、第６の組の第１のコンタクトの信号割当てと、第２の理論面に対して対称とすることができる。第７の組の第１のコンタクトの信号割当ては、第８の組の第１のコンタクトの信号割当てと、第２の理論面に対して対称とすることができる。第５の組の第１のコンタクト、第６の組の第１のコンタクト、第７の組の第１のコンタクト及び第８の組の第１のコンタクトはそれぞれ同一の信号を搬送するように構成することができる。第５の組の第１のコンタクト、第６の組の第１のコンタクト、第７の組の第１のコンタクト及び第８の組の第１のコンタクトはそれぞれ、第２の超小型電子パッケージのメモリストレージアレイ内の場所を指定するのに十分なアドレス情報を搬送するように構成することができる。
【００１７】
一実施形態では、回路パネルは、第１のコンタクトに電気的に接続されるデバイスも含むことができ、そのデバイスは第１のコンタクトにアドレス情報を送出するように動作可能である。一例では、そのデバイスは、回路パネルを第１のタイプの超小型電子パッケージと接続するための第１のモード及び第２のタイプの超小型電子パッケージに接続するための第２のモードにおいてそれぞれ動作するように構成することができる。特定の実施形態では、回路パネルは、主面に対向する第２の表面を有するモジュールカードとすることができる。回路パネルは、一群のコンタクトに結合される複数のモジュールコンタクトも含みうる。モジュールコンタクトは、一群のコンタクトとの間で転送するための情報を搬送するように構成することができる。モジュールコンタクトは、モジュールの外部にある構成要素と接続するように構成することができる。
【００１８】
本発明の別の態様によれば、回路パネルが、回路パネルの主面の接続サイトにおいて露出し、メモリストレージアレイを有する超小型電子パッケージの前面において露出する端子に結合されるように構成されるコンタクトを含みうる。接続サイトは、単一の超小型電子パッケージに結合されるように構成される一群のコンタクトを包囲する主面上の周辺境界を画定することができる。一群のコンタクトは第１の組の第１のコンタクト及び第２の組の第１のコンタクトを含みうる。第１の組の第１のコンタクト及び第２の組の第１のコンタクトはそれぞれ同一の信号を搬送するように構成することができる。第１の組の第１のコンタクト及び第２の組の第１のコンタクトは、メモリストレージアレイ内の場所を指定するのに十分なアドレス情報を搬送するように構成することができる。第１の組の第１のコンタクトの信号割当ては、第２の組の第１のコンタクトの信号割当てと、主面に垂直な理論面に対して対称とすることができる。
【００１９】
一群のコンタクトは、理論面の第１の側及び第２の側にそれぞれ配置される第１の組の第２のコンタクト及び第２の組の第２のコンタクトも含みうる。第１の組の第２のコンタクトは、第１の組の第１のコンタクトと周辺境界の第１の縁部との間に配置することができる。第２の組の第２のコンタクトは、第２の組の第１のコンタクトと第１の縁部に対向する周辺境界の第２の縁部との間に配置することができる。第１の組の第２のコンタクト及び第２の組の第２のコンタクトはともに、データバス信号及びデータストローブ信号を搬送するように構成することができる。
【００２０】
一例では、超小型電子パッケージは、第１のタイプの超小型電子パッケージ又は第２のタイプの超小型電子パッケージのうちの１つとすることができる。第１のタイプの超小型電子パッケージの端子は、第１のコンタクトに結合されるように構成される第１の端子及び非接続端子を含みうる。第１のタイプの超小型電子パッケージの端子は、第２のコンタクトに結合されるように構成される第２の端子も含みうる。理論面の第１の側における各第１の端子の位置は、第２の側における非接続端子の位置と、理論面に対して対称とすることができる。第２の側における各第１の端子の位置は、第１の側における非接続端子の位置と、理論面に対して対称とすることができる。第２のタイプの超小型電子パッケージの端子は、第１のコンタクトに結合されるように構成される第１の端子と、第２のコンタクトに結合されるように構成される第２の端子とを含みうる。理論面の第１の側における第１の端子の信号割当ては、第２の側における第１の端子の信号割当ての鏡像とすることができる。
【００２１】
特定の実施形態では、システムが、上記のような回路パネルと、回路パネルに電気的に接続される１つ以上の他の電子構成要素とを含みうる。例示的な実施形態では、そのシステムはハウジングも含むことができ、回路パネル及び１つ以上の他の電子構成要素はハウジングとともに組み立てられる。
【００２２】
本発明の更に別の態様によれば、超小型電子アセンブリが回路パネルを含むことができ、回路パネルは、回路パネルの主面の接続サイトにおいて露出するコンタクトを有する。コンタクトは、第１の組の第１のコンタクト、第２の組の第１のコンタクト、第３の組の第１のコンタクト及び第４の組の第１のコンタクトを含みうる。第１の組の第１のコンタクトの信号割当ては、第２の組の第１のコンタクトの信号割当てと、主面に垂直な理論面に対して対称とすることができる。第３の組の第１のコンタクトの信号割当ては、第４の組の第１のコンタクトの信号割当てと、理論面に対して対称とすることができる。それらの組の第１のコンタクトはそれぞれ同一の信号を搬送するように構成することができる。
【００２３】
超小型電子アセンブリは超小型電子パッケージも含むことができ、超小型電子パッケージは、メモリストレージアレイと、超小型電子パッケージの前面において露出する端子とを含みうる。超小型電子パッケージの前面が理論面に垂直であるように、端子は、回路パネルのコンタクトに面し、かつ結合することができる。端子は、第１の組の第１のコンタクト及び第４の組の第１のコンタクトに結合される第１の端子と、第２の組の第１のコンタクト及び第３の組の第１のコンタクトに結合される非接続端子とを含みうる。理論面の第１の側における各第１の端子の位置は、第１の側に対向する理論面の第２の側における非接続端子の位置と、理論面に対して対称とすることができる。第２の側における各第１の端子の位置は、第１の側における非接続端子の位置と、理論面に対して対称とすることができる。それらの組の第１のコンタクトはそれぞれメモリストレージアレイ内の場所を指定するのに十分なアドレス情報を搬送するように構成することができる。
【００２４】
一例では、接続サイトにおいて露出するコンタクトは、理論面の第１の側及び第２の側にそれぞれ配置される第１の組の第２のコンタクト及び第２の組の第２のコンタクトも含みうる。端子は、第２のコンタクトに結合され、少なくともデータ信号及びデータストローブ信号を搬送するように構成される第２の端子も含みうる。第２の端子の第１の部分は、第１の端子と超小型電子パッケージの前面の第１の縁部との間に配置することができる。第２の端子の第２の部分は、第１の端子と、第１の縁部に対向する超小型電子パッケージの第２の縁部との間に配置することができる。第１の部分及び第２の部分はともに超小型電子パッケージのデータバス及びデータストローブを含みうる。
【００２５】
特定の実施形態では、超小型電子パッケージはＬＰＤＤＲ３構成において実現されるメモリストレージアレイを含みうる。例示的な実施形態では、回路パネルのコンタクトは、メモリストレージアレイ内の単一の記憶場所を一意に指定するのに必要な信号を受信するように構成することができる。特定の実施形態では、回路パネルのコンタクトは、メモリストレージアレイ内の単一の記憶場所を一意に指定するのに必要な信号の大部分を受信するように構成することができる。一実施形態では、超小型電子パッケージは、少なくとも１つの半導体チップの表面において露出するアドレス入力を有する１つ以上の半導体チップと、端子において受信されたアドレス情報をアドレス入力に結合するように構成される導電性構造とを含みうる。
【００２６】
一例では、接続サイトは第１の接続サイトとすることができ、超小型電子パッケージは第１の超小型電子パッケージとすることができる。回路パネルは、主面に対向する回路パネルの第２の表面の第２の接続サイトにおいて露出し、メモリストレージアレイを有する第２の超小型電子パッケージの前面において露出する端子に結合されるコンタクトも含みうる。第２の接続サイトのコンタクトは、第５の組の第１のコンタクト、第６の組の第１のコンタクト、第７の組の第１のコンタクト及び第８の組の第１のコンタクトを含みうる。第５の組の第１のコンタクトの信号割当ては、第６の組の第１のコンタクトの信号割当てと、理論面に対して対称とすることができる。第７の組の第１のコンタクトの信号割当ては、第８の組の第１のコンタクトの信号割当てと、理論面に対して対称とすることができる。第５の組の第１のコンタクト、第６の組の第１のコンタクト、第７の組の第１のコンタクト及び第８の組の第１のコンタクトはそれぞれ同一の信号を搬送するように構成することができる。第５の組の第１のコンタクト、第６の組の第１のコンタクト、第７の組の第１のコンタクト及び第８の組の第１のコンタクトはそれぞれ、第２の超小型電子パッケージのメモリストレージアレイ内の場所を指定するのに十分なアドレス情報を搬送するように構成することができる。
【００２７】
特定の実施形態では、第１の超小型電子パッケージ及び第２の超小型電子パッケージはそれぞれ、第１のタイプの超小型電子パッケージとすることができる。第２の超小型電子パッケージの端子は、第６の組の第１のコンタクト及び第７の組の第１のコンタクトに結合される第１の端子と、第５の組の第１のコンタクト及び第８の組の第１のコンタクトに結合される非接続端子とを含みうる。理論面の第１の側における各第１の端子の位置は、第２の側における非接続端子の位置と、理論面に対して対称とすることができる。第２の側における各第１の端子の位置は、第１の側における非接続端子の位置と、理論面に対して対称とすることができる。第１の組のコンタクト、第２の組のコンタクト、第３の組のコンタクト及び第４の組のコンタクトは、回路パネルの主面に対して平行な直交するＸ方向及びＹ方向において、第５の組のコンタクト、第６の組のコンタクト、第７の組のコンタクト及び第８の組のコンタクトのぞれぞれと位置合わせすることができる。位置合わせは、コンタクトのうちの隣接するコンタクト間の最小ピッチに等しい距離以内とすることができる。
【００２８】
例示的な実施形態では、接続サイトは第１の接続サイトとすることができ、超小型電子パッケージは第１の超小型電子パッケージとすることができ、理論面は第１の理論面とすることができる。回路パネルは、主面の第２の接続サイトにおいて露出し、メモリストレージアレイを有する第２の超小型電子パッケージの前面において露出する端子に結合されるコンタクトも含みうる。第２の接続サイトのコンタクトは、第５の組の第１のコンタクト、第６の組の第１のコンタクト、第７の組の第１のコンタクト及び第８の組の第１のコンタクトを含みうる。第５の組の第１のコンタクトの信号割当ては、第６の組の第１のコンタクトの信号割当てと、主面に垂直な第２の理論面に対して対称とすることができる。第７の組の第１のコンタクトの信号割当ては、第８の組の第１のコンタクトの信号割当てと、第２の理論面に対して対称とすることができる。第５の組の第１のコンタクト、第６の組の第１のコンタクト、第７の組の第１のコンタクト及び第８の組の第１のコンタクトはそれぞれ同一の信号を搬送するように構成することができる。第５の組の第１のコンタクト、第６の組の第１のコンタクト、第７の組の第１のコンタクト及び第８の組の第１のコンタクトはそれぞれ、第２の超小型電子パッケージのメモリストレージアレイ内の場所を指定するのに十分なアドレス情報を搬送するように構成することができる。
【００２９】
特定の例では、超小型電子アセンブリは、超小型電子パッケージに転送される全てのアドレス情報を搬送するように構成される複数の信号線を有する少なくとも１つのバスも含みうる。第１のコンタクトは少なくとも１つのバスと電気的に接続することができる。一実施形態では、超小型電子アセンブリは、少なくとも１つのバスと電気的に接続される駆動素子も含みうる。一例では、モジュールが、上記のような複数の超小型電子アセンブリを含みうる。各超小型電子アセンブリは、各超小型電子アセンブリとの間で信号を伝達するために第２の回路パネルに実装し、電気的に接続することができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の一実施形態による構成要素を例示する概略図である。
【図２Ａ】本発明の一実施形態による、超小型電子パッケージ及び回路パネルを有する構成要素を例示する側断面図である。
【図２Ｂ】本発明の一実施形態による、超小型電子パッケージ及びモジュールカードを有する構成要素を例示する側断面図である。
【図２Ｃ】本発明の一実施形態による、第１のタイプの超小型電子パッケージ及び回路パネルを有する構成要素を例示する側断面図である。
【図２Ｄ】本発明の一実施形態による、第２のタイプの超小型電子パッケージ及び回路パネルを有する構成要素を例示する側断面図である。
【図３Ａ】本発明の一実施形態による、モジュール及び回路パネルを有する構成要素を例示する側断面図である。
【図３Ｂ】図３Ａに示す本発明の実施形態の変形形態による、モジュール及び回路パネルを有する構成要素を例示する側断面図である。
【図３Ｃ】種々の取り得る端子構成を有する、図３Ａのモジュールカードを例示する斜視図である。
【図４Ａ】本発明の一実施形態による、パッケージオンパッケージ構造体及び回路パネルを有する構成要素を例示する側断面図である。
【図４Ｂ】本発明の一実施形態による、パッケージオンパッケージ構造体を有する構成要素を例示する側断面図である。
【図４Ｃ】本発明の一実施形態による、パッケージオンパッケージ構造体を有する構成要素を例示する側断面図である。
【図５Ａ】本発明の一実施形態による、超小型電子パッケージ、ＴＳＶスタック及び回路パネルを有する構成要素を例示する側断面図である。
【図５Ｂ】本発明の一実施形態による、超小型電子パッケージ及びＴＳＶスタックを有する構成要素を例示する側断面図である。
【図６Ａ】本発明の一実施形態による超小型電子構造を例示する側断面図である。
【図６Ｂ】図６Ａの超小型電子構造の端子の取り得る配置を例示する底面図である。
【図６Ｃ】本発明の別の実施形態による、超小型電子構造上の端子の配置を例示する底面図である。
【図６Ｄ】図６Ｂ又は図６Ｃにおいて見られるような超小型電子構造上の端子の取り得る配置を例示する更なる平面図である。
【図６Ｅ】図６Ａの超小型電子構造の端子の取り得る配置を例示する底面図である。
【図６Ｆ】本発明の一実施形態による超小型電子パッケージを例示する断面図である。
【図６Ｇ】本発明の一実施形態による、超小型電子構造上の端子の配置を例示する平面図である。
【図７Ａ】本発明の一実施形態による超小型電子アセンブリを例示する断面図である。
【図７Ｂ】本発明の一実施形態による超小型電子アセンブリを例示する概略的な斜視図である。
【図７Ｃ】図７Ｂにおいて見られる本発明の実施形態の変形形態による超小型電子アセンブリを例示する断面図である。
【図７Ｄ】図７Ｂにおいて見られる本発明の実施形態の変形形態による超小型電子アセンブリを例示する断面図である。
【図７Ｅ】図７Ｃ及び図７Ｄおいて見られる本発明の実施形態の変形形態による超小型電子アセンブリを例示する断面図である。
【図７Ｆ】図７Ｃ及び図７Ｄにおいて見られる本発明の実施形態の変形形態による超小型電子アセンブリを例示する断面図である。
【図７Ｇ】図７Ｃ及び図７Ｄにおいて見られる本発明の実施形態の変形形態による超小型電子アセンブリを例示する断面図である。
【図７Ｈ】図７Ｃ及び図７Ｄにおいて見られる本発明の実施形態の変形形態による超小型電子アセンブリを例示する断面図である。
【図７Ｉ】本発明の一実施形態による超小型電子アセンブリを例示する概略的な斜視図である。
【図８】本発明の一実施形態によるシステムを例示する概略的な断面図である。
【図９】本発明の一実施形態によるシステムを例示する概略的な断面図である。
【発明を実施するための形態】
【００３１】
本発明の一実施形態による構成要素５が図１に例示される。図１において見られるように、構成要素５は超小型電子アセンブリ１０と接続されるように構成される。
【００３２】
超小型電子アセンブリ１０は、１組の端子２５と、所与の数の記憶場所を有するメモリストレージアレイを有する超小型電子素子３０とを含む。超小型電子素子３０は、記憶場所のうちの１つを指定するコマンド及びアドレス情報を受信するために端子２５と接続される入力３５ａと、コマンド及びアドレス情報以外の情報（例えば、データ情報）を送信及び受信する他の素子コンタクト３５ｂとを含む、素子コンタクト３５を有する。超小型電子アセンブリ１０は、例えば、図２〜図５を参照しながら以下で説明されるように、種々の形をとることができる。
【００３３】
超小型電子アセンブリ１０は、その上に能動素子、例えば、トランジスタの能動デバイス又は他の能動素子を含むことができ、それらの能動素子は、更なる素子とともに、又は更なる素子を用いることなく、メモリストレージアレイを画定する。一例では、能動素子、及び能動素子によって画定されるメモリストレージアレイは、超小型電子アセンブリ１０の超小型電子素子３０の一部に組み込むことができるか、又は１つ以上の超小型電子素子、例えば、１つ以上の半導体チップに組み込むことができるか、又は超小型電子アセンブリの１つ以上の超小型電子パッケージ内に組み込むことができる。
【００３４】
限定はしないが、一例では、超小型電子アセンブリ１０は、例えば、超小型電子パッケージ又はその一部とすることができ、端子２５は、超小型電子パッケージの表面において露出する。別の例では、超小型電子アセンブリは、電気的に接続される複数の超小型電子パッケージを含むことがあるか、又は電気的に接続される超小型電子素子、半導体チップ、若しくは超小型電子素子若しくは半導体チップの一部、若しくは超小型電子パッケージの一部を含む構造体を含むことがある。
【００３５】
本明細書において用いられるときに、導電性素子が構造体の表面「において露出する」という言い方は、その表面に対して垂直な方向に、その構造体の外部からその表面に向かって移動する理論点と接触するために、その導電性素子が利用可能であることを示す。したがって、構造体の表面において露出する端子又は他の導電性素子は、そのような表面から突出することもできるし、そのような表面と同一平面をなすこともできるし、そのような表面より奥まって位置し、構造体内の穴又は凹部を通して露出することもできる。
【００３６】
一例では、１つ以上の超小型電子素子３０のメモリストレージアレイは、その役割が超小型電子アセンブリの別の機能部分に従属する場合がある、超小型電子アセンブリ１０の機能部分を含む。例えば、超小型電子アセンブリ１０は、論理機能部分、例えば、プロセッサとメモリ機能部分とを含むことができ、メモリ機能部分は、論理機能部分の機能を補助するか、又は論理機能部分の機能を果たすのを助けることができる。しかしながら、特定の例では、超小型電子アセンブリ１０は、主にメモリストレージアレイ機能を提供するように構成することができる。後者の場合、超小型電子アセンブリ１０は、メモリストレージアレイ機能を提供するように構成される能動素子、例えば、トランジスタ等の能動デバイスを、メモリストレージアレイ機能以外の機能を提供するように構成される超小型電子アセンブリの他の構成要素内の能動素子の数よりも、多く有することができる。
【００３７】
一例では、超小型電子アセンブリ１０は、その中に、１組の端子２５、例えば、「第１の端子」２５ａを超小型電子素子３０の対応するアドレス入力３５ａと電気的に直接結合する配線を含みうる。本明細書において用いられるとき、各「第１の端子」２５ａは、アドレス入力３５ａのうちの１つ以上のものを含む、超小型電子アセンブリ１０上の信号割当てを有する。別の例では、以下で更に説明されるように、超小型電子アセンブリ１０は、その上に、複数の能動素子を有する半導体チップ等のバッファ素子を含むことができ、そのような半導体チップは、超小型電子構造体によってアドレス入力に転送するために端子２５において受信されたアドレス又はコマンド情報の少なくとも１つを再生するか、部分的に復号するか、又は完全に復号するかの少なくとも１つを実施するように構成される。コマンド情報は、超小型電子アセンブリ１０内のメモリストレージアレイ又はその一部の動作モードを制御する情報とすることができる。
【００３８】
超小型電子アセンブリ１０は、第１の端子２５ａにおいて受信されたアドレス情報を、１つ以上の超小型電子素子３０のアドレス入力３５ａに与えるように構成される。本明細書において、超小型電子素子若しくはその一部のアドレス情報、又はコマンドアドレスバス情報若しくは信号及びアドレス入力の文脈において用いられるときに、端子上のアドレス情報が「アドレス入力に与えられる」という言い方は、端子上のアドレス情報が、その電気的接続を介して、又は端子において受信されたアドレス情報の再生、部分的復号又は完全復号のうちの少なくとも１つを実行することができるバッファ素子を通して、アドレス入力に転送されることを意味する。
【００３９】
１つのタイプのそのような超小型電子素子３０では、アドレス入力３５ａの幾つかのコンタクトはそれぞれ、超小型電子素子に供給されるアドレス情報のうちの特定のアドレス情報を受信するように構成することができる。特定の実施形態では、そのようなコンタクトはそれぞれ、超小型電子素子の外部から、すなわち、ワイヤボンド等の超小型電子パッケージ１０の配線を通して、かつ第１の端子２５ａを通して超小型電子素子３０に供給されるアドレス情報を受信するように構成されるアドレス入力３５ａとすることができる。また、超小型電子素子３０のコンタクトは、超小型電子素子の外部から他の情報又は信号を受信するように構成することもできる。
【００４０】
例えば、超小型電子素子３０がＤＲＡＭ半導体チップを含むか、又はＤＲＡＭ半導体チップであるとき、第１の端子２５ａは、超小型電子アセンブリ内の超小型電子素子内部のメモリストレージアレイの全ての利用可能なアドレス指定可能記憶場所の中から１つのアドレス指定可能記憶場所を決定するのに、超小型電子アセンブリ内の回路、例えば、行アドレスデコーダ及び列アドレスデコーダと、存在するなら、バンク選択回路とによって使用可能である、超小型電子アセンブリ１０に転送されるアドレス情報を搬送するように構成することができる。特定の実施形態では、第１の端子２５ａは、そのようなメモリストレージアレイ内の１つのアドレス指定可能記憶場所を決定するために超小型電子アセンブリ１０内のそのような回路によって使用される全てのアドレス情報を搬送するように構成することができる。第１の端子２５ａはそれぞれ、超小型電子アセンブリ１０のメモリストレージアレイ内の１つの場所を指定するのに十分なアドレス情報を搬送するように構成することができる。
【００４１】
通常、超小型電子アセンブリ１０内の超小型電子素子３０が、ＤＲＡＭチップであるか、又はＤＲＡＭチップを含むとき、一実施形態におけるアドレス情報は、ＤＲＡＭチップへの読出しアクセスのための、又はＤＲＡＭチップへの読出し、若しくは書込みいずれかのアクセスのための超小型電子アセンブリ内のランダムアクセスアドレス指定可能記憶場所を決定するために用いられる、超小型電子構造体の外部にある構成要素、例えば、構成要素５から超小型電子アセンブリに転送される全てのアドレス情報を含みうる。
【００４２】
特定の実施形態では、第１の端子２５ａは、超小型電子素子３０のうちの１つ以上のの超小型電子素子の動作モードを制御する情報を搬送するように構成することができる。より具体的には、第１の端子２５ａは、超小型電子アセンブリ１０に転送される特定の１組のコマンド信号及び／又はクロック信号の全てを搬送するように構成することができる。一実施形態では、第１の端子２５ａは、外部構成要素、例えば、構成要素５からアセンブリ１０に転送されるコマンド信号、アドレス信号、バンクアドレス信号及びクロック信号の全てを搬送するように構成することができ、コマンド信号は行アドレスストローブ、列アドレスストローブ及び書込みイネーブルを含む。
【００４３】
超小型電子素子３０のうちの１つ以上のものが、ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）半導体チップ、又はＤＲＡＭチップのアセンブリ等によって提供されるダイナミックメモリストレージアレイ機能を提供するように構成される実施形態では、コマンド信号は、書込みイネーブル信号、行アドレスストローブ信号及び列アドレスストローブ信号とすることができる。ＯＤＴ（オンダイターミネーション）、チップ選択、クロックイネーブル等の他の信号が、第１の端子２５ａによって搬送される場合もあるし、搬送されない場合もある。クロック信号は、アドレス信号をサンプリングするために超小型電子素子のうちの１つ以上のものによって用いられるクロックとすることができる。
【００４４】
第１の端子２５ａに加えて、端子２５（又は本明細書において説明される他の実施形態のいずれかにおける端子）は、データ信号等の、コマンド及びアドレス情報以外の情報を搬送する（送信し、及び／又は受信する）ように構成される第２の端子２５ｂも含みうる。第２の端子２５ｂのうちの少なくとも幾つかは、第１の端子２５ａによって搬送されるアドレス信号以外の信号を搬送するように構成することができる。特定の例では、第２の端子２５ｂは、データ信号、データストローブ信号、又はチップ選択、リセット、電源電圧、例えば、Ｖｄｄ、Ｖｄｄｑ及び接地、例えば、Ｖｓｓ及びＶｓｓｑ等の他の信号若しくは基準電位のうちの１つ以上のものを搬送することができる。第２の端子２５ｂは、コマンド及びアドレス情報以外の情報を送信及び受信する他の素子コンタクト３５ｂと電気的に接続することができる。
【００４５】
一例では、第２の端子２５ｂは、超小型電子素子３０への、及び／又は超小型電子素子３０からの一方向又は双方向データ信号、及びデータストローブ信号、並びにデータマスク、及び終端抵抗への並列終端をオン又はオフにするために用いられるＯＤＴ、すなわち「オンダイターミネーション」信号を搬送するために用いられる端子を含みうる。特定の例では、第２の端子２５ｂは、リセット等の信号、並びに電源電圧、例えば、Ｖｄｄ、Ｖｄｄｑ、又は接地、例えば、Ｖｓｓ及びＶｓｓｑ等の基準電位を搬送することができる。
【００４６】
そのような超小型電子素子３０の１つの特定の例では、素子コンタクト３５ａにおいて存在するコマンド及びアドレス情報は、それぞれの超小型電子素子によって用いられるクロックのエッジに対して、すなわち、異なる第１の電圧状態と第２の電圧状態との間のクロックの遷移時にサンプリングすることができる。すなわち、各コマンド及びアドレス信号は、クロックの低電圧状態と高電圧状態との間の立ち上がり遷移時に、又はクロックの高電圧状態と低電圧状態との間の立ち下がり遷移時にサンプリングすることができる。したがって、複数のコマンド及びアドレス信号は全て、クロックの立ち上がり遷移時にサンプリングすることができるか、若しくはそのようなコマンド及びアドレス信号は全て、クロックの立ち下がり遷移時にサンプリングすることができるか、又は別の例では、素子コンタクト３５ａのうちの１つにおけるコマンド又はアドレス信号は、クロックの立ち上がり遷移時にサンプリングすることができ、１つの他の外部コンタクトにおけるコマンド又はアドレス信号は、クロックの立ち下がり遷移時にサンプリングすることができる。
【００４７】
主にメモリストレージアレイ機能を提供するように構成することができる別のタイプの超小型電子素子３０では、その上にあるコマンド又はアドレスコンタクト３５ａのうちの１つ以上のものを多重化して用いることができる。この例では、それぞれの超小型電子素子３０の特定の素子コンタクト３５ａは、外部から超小型電子素子に供給される２つ以上の異なる信号を受信することができる。したがって、第１のコマンド又はアドレス信号は、異なる第１の電圧状態と第２の電圧状態との間のクロックの第１の遷移（例えば、立ち上がり遷移）時に特定のコンタクト３５ａにおいてサンプリングすることができ、第１のコマンド又はアドレス信号以外の信号は、第１の遷移と逆である第１の電圧状態と第２の電圧状態との間のクロックの第２の遷移（例えば、立ち下がり遷移）時に特定のコンタクトにおいてサンプリングすることができる。
【００４８】
そのように多重化する場合、それぞれの超小型電子素子３０の同じ素子コンタクト３５ａ上でクロックの同じサイクル内に２つの異なる信号を受信することができる。特定の場合には、このように多重化することによって、それぞれの超小型電子素子３０の同じ素子コンタクト３５ａ上で同じクロックサイクル内に、第１のコマンド又はアドレス信号と、異なる信号とを受信できるようになる。更に別の例では、このように多重化することによって、それぞれの超小型電子素子３０の同じ素子コンタクト３５ａ上で同じクロックサイクル内に、第１のコマンド又はアドレス信号と、第２の異なるコマンド又はアドレス信号とを受信できるようになる。
【００４９】
一例では、動作パラメータは、行アドレスストローブ信号が超小型電子アセンブリ１０の回路によってイネーブル状態において検出された後の待ち時間（これ以降、「ＲＡＳ待ち時間」）のクロックサイクル数等のタイミングに関連することができるか、又は列アドレスストローブ信号が超小型電子アセンブリの回路によってイネーブル状態において検出された後の待ち時間のクロックサイクル数に関連することができるか、又は、例えば、１ギガビット（「１Ｇｂ」）、２ギガビット（「２Ｇｂ」）等の超小型電子アセンブリの容量に関連することができるか、又は「単一ランク」、「２ランク」、「４ランク」若しくは他の構造体等の超小型電子アセンブリの編成に関連することができるか、又は他の動作パラメータに、若しくは上記の動作パラメータの組み合わせに、若しくは他の動作パラメータに関連することができる。一例では、限定はしないが、不揮発性メモリが上記のパラメータのうちの１つのパラメータの情報を記憶することができるか、又は動作パラメータの任意の組み合わせの情報を記憶することができる。特定の例では、不揮発性メモリは、メモリストレージアレイに対する読出し又は書込みアクセス中に回避されるべきである、超小型電子アセンブリ１０のメモリストレージアレイ内の既知の不良記憶場所のテーブルを含みうる。
【００５０】
構成要素５は、コマンド及びアドレス情報を搬送するように構成される第１の組の導体７０を支持する支持構造体６０（例えば、回路パネル）を含む。支持構造体６０は、数ある中でも、回路パネル１６０（図２Ａ）、モジュールカード１６０ｂ（図２Ｂ）、相互接続基板３４２（図４Ｂ）、モールド領域３４８（図４Ｃ）、超小型電子素子４４０（図５Ｂ）、又は超小型電子素子の上に重なる誘電体層（図示せず）等の、数多くの異なる形をとることができる。
【００５１】
構成要素５は、１組の導体７０に結合され、超小型電子アセンブリ１０の端子２５の対応する端子と接続するように構成される複数の第１のコンタクト６５も含む。第１の組の導体７０は、第１のコンタクト６５に転送される全てのアドレス情報を搬送するように構成される複数の信号線を有する少なくとも１つのバスを含みうる。第１のコンタクト６５は、第１の組の導体７０からなる少なくとも１つのバスと電気的に接続することができる。
【００５２】
構成要素５のコンタクト６５と、超小型電子アセンブリ１０の端子２５との間の接続は、例えば、図２〜図５を参照しながら以下で説明されるように、種々の形をとることができる。コンタクト６５は、アドレス及びコマンド情報割当ての複数の所定の割当てを有し、それにより、コンタクトは、複数のタイプ（例えば、ＤＤＲｘ、ＧＤＤＲｘ、ＬＰＤＤＲｘ等）の１つ以上の超小型電子素子３０を有する超小型電子アセンブリ１０の端子２５と接続することができる。
【００５３】
コンタクト６５は、第１のタイプの超小型電子アセンブリ１０と接続するための第１の所定の配置に従って配置され、第１のタイプの超小型電子アセンブリでは、１つ以上の超小型電子素子３０が、第１の数のコンタクト（それはコンタクトのうちの幾つか又は全てとすることができる）を含む、コンタクトの第１のサブセットを通してその超小型電子素子に結合されるコマンド及びアドレス情報を第１のサンプリング速度でサンプリングするように構成される（例えば、ＤＤＲ３又はＤＤＲ４）。同じコンタクト６５を第２のタイプの超小型電子アセンブリ１０と接続するための第２の所定の配置に従って配置することができ、第２のタイプの超小型電子アセンブリでは、１つ以上の超小型電子素子３０が、第１の数より少ない第２の数のコンタクトを含む、コンタクトの第２のサブセットを通してその超小型電子素子に結合されるコマンド及びアドレス情報を、第１のサンプリング速度より速い第２のサンプリング速度でサンプリングするように構成される（例えば、ＬＰＤＤＲ３）。コンタクト６５の第１のサブセット及び第２のサブセットは、同一の位置を占有する幾つかのコンタクトを含む。２つの異なるタイプの超小型電子アセンブリ１０と接続するための２つの異なる所定の配置に従ってそれぞれ配置することができるコンタクト６５は、本明細書において「共通サポートコンタクト」とも呼ばれる。
【００５４】
特定の実施形態では、第２のサンプリング速度は、第１のサンプリング速度の整数倍とすることができる。例えば、ＤＤＲ３又はＤＤＲ４メモリを有する第１のタイプの超小型電子アセンブリ１０が構成要素５に取り付けられるとき、超小型電子アセンブリ内の超小型電子素子３０を、第１の数のコンタクト６５を通してその超小型電子素子に結合されるコマンド及びアドレス情報をクロックサイクル当たり１回等の第１のサンプリング速度で（例えば、クロックサイクルの立ち上がりエッジにおいて）サンプリングするように構成できるように、構成要素５を構成することができる。この同じ例において、その中にＬＰＤＤＲ３メモリを有する第２のタイプの超小型電子アセンブリ１０が構成要素５に取り付けられるときに、超小型電子アセンブリ内の超小型電子素子３０を、第２の数のコンタクト６５を通してその超小型電子素子に結合されるコマンド及びアドレス情報をクロックサイクル当たり２回等の第２のサンプリング速度で（例えば、クロックサイクルの立ち上がりエッジ及び立ち下がりエッジのそれぞれにおいて１回）サンプリングするように構成できるように、構成要素５を構成することができる。それゆえ、この例では、第２のサンプリング速度は、第１のサンプリング速度の整数（２）倍である。
【００５５】
第２のサンプリング速度が第１のサンプリング速度の整数倍である別の実施形態では、その中にＤＤＲ３又はＤＤＲ４メモリを有する第１のタイプの超小型電子アセンブリ１０が構成要素５に取り付けられるときに、超小型電子アセンブリ内の超小型電子素子３０を、第１の数のコンタクト６５を通してその超小型電子素子に結合されるコマンド及びアドレス情報をクロックサイクル当たり１回の第１のサンプリング速度でサンプリングするように構成できるように、構成要素５を構成することができる。この同じ例において、その中に異なるタイプのメモリを有する第２のタイプの超小型電子アセンブリ１０が構成要素５に取り付けられるときに、超小型電子アセンブリ内の超小型電子素子３０を、第２の数のコンタクト６５を通してその超小型電子素子に結合されるコマンド及びアドレス情報をクロックサイクル当たり４回の第２のサンプリング速度で（例えば、クロックサイクルの４分の１ごとに１回）サンプリングするように構成できるように、構成要素５を構成することができる。それゆえ、この例でも、第２のサンプリング速度は第１のサンプリング速度の整数（４）倍である。
【００５６】
更に別の実施形態では、第２のサンプリング速度は第１のサンプリング速度の非整数倍とすることができる。例えば、その中にメモリを有する第１のタイプの超小型電子アセンブリ１０が構成要素５に取り付けられるときに、超小型電子アセンブリ内の超小型電子素子３０を、第１の数のコンタクト６５を通してその超小型電子素子に結合されるコマンド及びアドレス情報をクロックサイクル当たり４回の第１のサンプリング速度で（例えば、クロックサイクルの４分の１ごとに１回）サンプリングするように構成できるように、構成要素５を構成することができる。この同じ例において、その中にメモリを有する第２のタイプの超小型電子アセンブリ１０が構成要素５に取り付けられるときに、超小型電子アセンブリ内の超小型電子素子３０を、第２の数のコンタクト６５を通してその超小型電子素子に結合されるコマンド及びアドレス情報をクロックサイクル当たり６回の第２のサンプリング速度で（例えば、クロックサイクルの６分の１ごとに１回）サンプリングするように構成できるように、構成要素５を構成することができる。それゆえ、この例では、第２のサンプリング速度は第１のサンプリング速度の非整数（１．５）倍である。
【００５７】
第２のサンプリング速度が第１のサンプリング速度の非整数倍である別の実施形態では、第１のサンプリング速度と第２のサンプリング速度との間のそのような非整数の関係は、超小型電子素子３０によるコマンド及びアドレス情報のサンプリングが幾つかのクロックサイクル中にのみ実行され、他のクロックサイクル中に実行されないときに生じることができる。例えば、その中にＤＤＲ３又はＤＤＲ４メモリを有する第１のタイプの超小型電子アセンブリ１０が構成要素５に取り付けられるときに、超小型電子アセンブリ内の超小型電子素子３０を、第１の数のコンタクト６５を通してその超小型電子素子に結合されるコマンド及びアドレス情報を１つおきのクロックサイクルに１回の第１のサンプリング速度でサンプリングするように構成できるように、構成要素５を構成することができる。この同じ例において、その中に別のタイプのメモリを有する第２のタイプの超小型電子アセンブリ１０が構成要素５に取り付けられるときに、超小型電子アセンブリ内の超小型電子素子３０を、第２の数のコンタクト６５を通してその超小型電子素子に結合されるコマンド及びアドレス情報を２つおきのクロックサイクル当たり２回の第２のサンプリング速度で（例えば、２つおきのクロックサイクルの立ち上がりエッジ及び立ち下がりエッジそれぞれに１回）サンプリングするように構成できるように、構成要素５を構成することができる。それゆえ、この例では、第２のサンプリング速度は第１のサンプリング速度の非整数（１．５）倍である。
【００５８】
本発明は、上記の具体例に加えて、超小型電子素子３０によるコマンド及びアドレス情報のサンプリングがクロックサイクルごとに実行される例において、及び超小型電子素子によるコマンド及びアドレス情報のサンプリングが幾つかのクロックサイクル中にのみ実行され、他のクロックサイクル中に実行されない例において、第２のサンプリング速度と第１のサンプリング速度との間の数多くの他の整数及び非整数倍の関係を考慮する。
【００５９】
一例では、構成要素５のコンタクト６５の同じ所定の配置を用いて、業界標準ＤＤＲ３又はＤＤＲ４仕様に従って動作する超小型電子素子を含む第１のタイプの超小型電子アセンブリ１０と接続することができるか、又は業界標準ＬＰＤＤＲ３仕様に準拠する超小型電子素子を含む第２のタイプの超小型電子構造体と接続することができる。
【００６０】
本明細書において図示される例では、第１のタイプより少ないコンタクト６０を用いてコマンド及びアドレス情報をサンプリングする第２のタイプの超小型電子アセンブリ１０において、端子２５のうちの幾つかは、超小型電子アセンブリ１０内の１つ以上のメモリストレージアレイのアドレス入力３５ａにアドレス情報を転送するために必要とされない場合がある非接続端子とすることができる。
【００６１】
本明細書において用いられるときに、超小型電子アセンブリの「非接続端子」は、いかなる電気経路にも接続されない端子、例えば、そのような非接続端子上に何らかの情報が存在することがあってもなくても、超小型電子アセンブリ１０内の任意の超小型電子素子３０、例えば、半導体チップに情報を伝達するための経路に接続されない端子を意味する。したがって、非接続端子に接続される構成要素５から非接続端子に結合される場合等がある情報が、非接続端子上に存在する場合であっても、非接続端子上に存在する情報は、いかなる経路においても、超小型電子アセンブリ１０内のいかなる超小型電子素子３０にも与えられない。
【００６２】
本明細書における実施形態のいずれかにおいて、第１のコンタクト６５に加えて、構成要素５は、第２の組の導体７１に結合され、超小型電子アセンブリ１０の第２の端子２５ｂのうちの対応する端子と接続するように構成される複数の第２のコンタクト６７も含みうる。第２のコンタクト６７は、超小型電子アセンブリ１０の対応する第２の端子２５ｂと接続するように構成することができ、第２のコンタクトは、データ信号等の、コマンド及びアドレス情報以外の情報を搬送するように構成される。第２の組の導体７１は、第２のコンタクト６７のうちの少なくとも幾つかに電気的に接続される少なくとも１つの第２のバスを有することができる。そのような第２のバスは、アドレス及びコマンド情報以外の情報を搬送するように構成される複数の信号線を有することができる。
【００６３】
構成要素５は、１組の導体に結合されるデバイス８０も含むことができ、そのデバイスは、コマンド及びアドレス情報をコンタクトに送出（drive）するように動作可能である。一例では、デバイス８０は、１組の導体７０に電気的に接続される送出素子（driving element）とすることができる。例えば、デバイス８０は、マイクロプロセッサ又はダイレクトメモリアクセスコントローラ（「ＤＭＡコントローラ」）とすることができる。特定の実施形態では、デバイス８０は、バッファリング素子とすることができるか、又は構成要素５によって用いることができる第１のプロトコルを有するアドレス情報を、超小型電子アセンブリ１０内の特定のタイプの超小型電子素子３０によって用いることができる第２のプロトコルに変換するように構成されるプロトコル変換器とすることができる。デバイス８０は、構成要素５をアドレス及びコマンド情報割当ての第１の配置を介して第１のタイプの超小型電子アセンブリ１０と接続するための第１のモード、並びにアドレス及びコマンド情報割当ての第２の配置を介して第２のタイプの超小型電子アセンブリと接続するための第２のモードにおいてそれぞれ動作するように構成することができる。
【００６４】
特定の例では、デバイス８０は、少なくとも１つの中央演算装置（「ＣＰＵ」）とすることができ、ＣＰＵは超小型電子アセンブリ１０からの読出し演算及び超小型電子アセンブリへの書込み演算を含む、システム内の複数の構成要素の演算を制御するように構成される。構成要素５は、例えば、ダイレクトメモリアクセスコントローラ及びＣＰＵの両方を含む、２つ以上のデバイス８０も含みうる。一実施形態では、構成要素５は、構成要素及び超小型電子アセンブリ１０が使用する電力を供給するように構成される電源を更に含みうる。
【００６５】
図１は、構成要素５に電気的に接続される単一の超小型電子アセンブリ１０のみを示すが、他の実施形態では、複数の超小型電子アセンブリを構成要素に電気的に接続することができる。
【００６６】
図２Ａは、図１に示される本発明の特定の例による構成要素１０５を示す。図２Ａにおいて見られるように、構成要素１０５は回路パネル１６０を含み、コンタクト１６５が回路パネルの第１の表面１６１において露出している。回路パネル１６０（及び本明細書において説明される他の実施形態における回路パネル）は、数ある中でも、デュアルインラインメモリモジュール（「ＤＩＭＭ」）において用いられるプリント回路基板、システム内の他の構成要素と接続されることになる回路基板若しくは回路パネル、又はマザーボード等の種々のタイプからなることがある。
【００６７】
回路パネル１６０に接合される超小型電子アセンブリは、超小型電子パッケージ１１０の形をとる。超小型電子パッケージ１１０はその中に、パッケージ基板１２０の第１の表面１２１に面する表面を有する１つ以上の超小型電子素子１３０を有する。超小型電子素子１３０は、第１の表面１２１の反対に位置する基板１２０の第２の表面１２２において露出する端子１２５に電気的に接続されるアドレス入力１３５を有する。第２の表面１２２は、超小型電子パッケージ１１０の露出面である。端子１２５は表面実装端子（例えば、タイプＢＧＡ、ＬＧＡ、ＰＧＡ等からなる）とすることができる。
【００６８】
図２Ａは構成要素１０５と電気的に接続される単一の超小型電子パッケージ１１０のみを示すが、他の実施形態では、複数の超小型電子パッケージを構成要素と電気的に接続することができる。そのような実施形態では、全ての超小型電子パッケージ１１０を回路パネル１６０の第１の表面１６１に取り付けることもできるし、全ての超小型電子パッケージを回路パネルの第２の表面１６２に取り付けることもできるし、１つ以上の超小型電子パッケージを回路パネルの第１の表面に取り付けることもでき、１つ以上の超小型電子パッケージを第２の表面に取り付けることができる。
【００６９】
超小型電子パッケージ１１０は、メモリストレージアレイ内の場所を指定するアドレス情報を受信するための複数のアドレス入力１３５を有することができる。したがって、アドレス入力１３５は、上記のように超小型電子素子１３０の表面において露出するコンタクトとすることができる。超小型電子パッケージ１１０は、超小型電子構造体の特定の端子１２５において受信されたアドレス情報を入力アドレス１３５に転送するように構成される。例えば、超小型電子パッケージ１１０は、構造体の特定の端子１２５上で受信された信号を対応する特定のアドレス入力１３５に結合することができる。
【００７０】
特定の例では、アドレス入力１３５は、超小型電子素子１３０、例えば、半導体チップの面において露出することができ、その面は基板１２０の第１の表面１２１に面する。別の例では、アドレス入力１３５は、第１の表面１２１から離れて面する、超小型電子素子１３０の面において露出することができる。場合によっては、アドレス入力１３５が、第１の表面１２１から離れて面する、超小型電子素子１３０の面において露出するとき、超小型電子素子の背面と基板１２０の第１の表面１２１との間にダイアタッチ接着剤を配置することができ、それにより、超小型電子素子と基板との間の接続を機械的に補強することができる。
【００７１】
図２Ａの特定の例において更に見られるように、超小型電子アセンブリ１１０内に組み込まれる超小型電子素子１３０は、その表面において、基板１２０の第１の表面１２１又は第２の表面１２２においてそれぞれの基板コンタクト１２４に電気的に接続される素子コンタクト１３５を有することができる。一例では、超小型電子素子１３０は超小型電子素子の素子コンタクト１３５と、基板１２０の第１の表面１２１にある対応する基板コンタクト１２４との間に延在する導電性接合素子を介して基板１２０にフリップチップボンディングすることができる。
【００７２】
別の例では、ワイヤボンドが基板１２０内の開口部を通って延在することができ、素子コンタクト１３５を基板の第２の表面１２２にある基板コンタクトと電気的に接続することができる。代替的には、他のタイプの導体、例えば、リードフレームの一部、可撓性リボンボンド等を用いて、素子コンタクト１３５をそれぞれの基板コンタクト１２４と電気的に接続することができ、場合によっては、素子コンタクトを、第１の表面１２１からの高さが超小型電子素子１３０の前面より高い場所に配置される他の導電性素子と接続することもできる。
【００７３】
幾つかの実施形態では、コンタクト１３５は、場合によっては、半導体のバックエンドオブライン（「ＢＥＯＬ」）配線を通して、半導体チップ１３０の能動デバイスと電気的に接続される場合もあり、その配線はビア又は他の導電性構造体を含むことができ、場合によってはコンタクト１３５の下に配置される場合がある。
【００７４】
端子１２５（及び本明細書において説明される他の端子のいずれか）は、超小型電子パッケージ１１０の第１の表面１１２において露出する導電性素子、例えば、コンタクト、パッド、ポスト、ピン、ソケット、配線又は他の導電性構造体とすることができ、図２Ａに示される例では、その表面は、基板１２０の第２の表面１２２と同じ表面である。
【００７５】
場合によっては、端子１２５は、導電性接合素子１１１等を用いて、回路パネル１６０等の別の素子の対応するコンタクト１６５に導通可能に結合されるように構成することができる。導電性接合素子１１１は、数ある中でも、ハンダ、スズ、インジウム、金、共晶材料、金属を含む導電性マトリックス材料及び高分子材料等の可融導電性材料の結合金属、又は他の導電性結合材料の結合金属を含むことができ、場合によっては、導電性パッド若しくはポスト等の、基板１２０の導電性構造体に取り付けられる導電性バンプ等の付加構造体も含みうる。他の場合には、端子１２５は、各構成要素の対応する導電性素子間の圧入又は締り嵌め等によって、回路パネル１６０の対応する機構と機械的かつ電気的に係合するように構成することができ、場合によっては、それらの端子が係合する対応する導電性表面に対して滑らせるか、又は擦りつけることができる。端子１２５は、例えば、トレース及びビア等の、基板１２０上の導電性構造体を通して基板コンタクト１２４と電気的に接続することができる。
【００７６】
図２Ａに示されるように、導電性接合ユニット１１１（例えば、ハンダボール）は、超小型電子アセンブリの全ての端子１２５と、対応する回路パネルコンタクト１６５との間に延在することができる。しかしながら、超小型電子アセンブリ１１０の端子１２５のうちの幾つかが非接続端子である実施形態では（例えば、超小型電子素子が、ＬＰＤＤＲ３等の第２のタイプからなるとき）、そのような非接続端子は対応する回路パネルコンタクト１６５に接続することができるが、超小型電子アセンブリ内の超小型電子素子１３０に情報を伝達するためのいかなる電気経路においても、超小型電子アセンブリ１１０内に接続されない。
【００７７】
幾つかの実施形態では、図２Ａに示される基板１２０（又は本明細書において説明される他のパッケージ基板のいずれか）及び／又は回路パネル１６０（又は本明細書において説明される他の回路パネルのいずれか）は、シート状又は板状の誘電体素子を含むことができ、誘電体素子は基本的に高分子材料、例えば、数ある中でも、樹脂又はポリイミドからなることができる。代替的には、基板１２０及び／又は回路パネル１６０は、ガラス繊維強化エポキシ等の複合構成物、例えば、ＢＴ樹脂又はＦＲ−４構成物を有する誘電体素子を含みうる。幾つかの例では、基板１２０及び／又は回路パネル１６０の誘電体素子は、誘電体素子の平面において、すなわち、その第１の表面１１０に対して平行な方向において、最大で摂氏１度当たり３０百万分率（これ以降、「ｐｐｍ／℃」）の熱膨張係数を有することができる。
【００７８】
別の例では、基板１２０は、摂氏１度当たり１２百万分率未満の熱膨張係数（「ＣＴＥ」）を有する材料からなり、その上に端子１２５及び他の導電性構造体を配置することができる支持素子を含みうる。例えば、そのような低ＣＴＥ素子は、基本的に、ガラス、セラミック若しくは半導体材料若しくは液晶ポリマー材料、又はそのような材料の組み合わせからなることができる。
【００７９】
一例では、１組の導体１７０は、回路パネル１６０の第１の表面１６１に対して平行な第１の方向Ｘに延在することができる少なくとも１つのバスを含みうる。特定の例では、１組の導体１７０からなる少なくとも１つのバスは、回路パネル１６０の第１の表面１６１に対して平行な第２の方向Ｙに延在することができ、第２の方向は第１の方向Ｘを横切る。幾つかの実施形態では、１組の導体１７０からなるバスの信号線は、互いに同じ平面内に位置することができ、個々の信号線は、複数の平面内に、かつ複数の方向に延在する導体部分を含みうる。
【００８０】
１組の導体１７０からなる少なくとも１つのバスは、回路パネル１６０のコンタクト１６５に転送される全てのアドレス情報を搬送するように構成される複数の信号線を有することができる。コンタクト１６５は、１組の導体１７０からなる少なくとも１つのバスと電気的に接続することができる。一例では、１組の導体１７０からなる少なくとも１つのバスは、コンタクト１６５に転送される全てのコマンド信号を搬送するように構成することができ、コマンド信号は書込みイネーブル信号、行アドレスストローブ信号及び列アドレスストローブ信号を含む。
【００８１】
回路パネル１６０は、任意選択的に１つ以上の終端抵抗を含むことができ、終端抵抗は端子電圧源に接続することができる。１組の導体１７０からなるバスのうちの１つ以上のバスの複数の信号線のうちの１つ以上のものは、任意選択的に終端抵抗に電気的に接続することができる。
【００８２】
図２Ａに示されるコンタクト１６５は、アドレス及びコマンド情報並びにデータを搬送するコンタクトの、回路パネル１６０の第１の表面１６１（又はコンタクト１６５が第２の表面において露出する場合には第２の表面１６２）上の相対的な位置を規定する所定の配置に従って配置することができる。
【００８３】
回路パネル１６０は、第１のモード及び第２のモードにおいて変更を必要とすることなく使用可能にすることができ、各モードは、所与の１組のコンタクト１６５が対応するタイプの超小型電子パッケージ１１０の端子と接続されるときに生じる。例えば、構成要素１０５が、回路パネル１６０と、回路パネルの第１のコンタクト１６５に接合される第１の端子１２５を有する第１のタイプの超小型電子パッケージ１１０とを含みうる。別の例では、構成要素５が、回路パネル１６０と、回路パネルの第１のコンタクト１６５に接合される第１の端子１２５を有する第２のタイプの超小型電子パッケージ１１０とを含みうる。
【００８４】
例えば、第１のモードでは、回路パネル１６０は第１のタイプの超小型電子パッケージ１１０に結合することができ、そのパッケージは、第１のコンタクト１６５によって搬送されるアドレス及びコマンド情報をクロックサイクル当たり１回サンプリングするように動作可能である。そのような超小型電子パッケージは、例えば、タイプＤＤＲ３若しくはＤＤＲ４からなることができるか、又はタイプＧＤＤＲ３、ＧＤＤＲ４若しくはＧＤＤＲ５からなることができる。
【００８５】
これからしばらくの間、将来にわたって継続することが予想されるダブルデータレートＤＲＡＭメモリ及び低電力ダブルデータレートＤＲＡＭ並びにグラフィックスダブルデータレートＤＲＡＭメモリに関連する標準規格の策定が進められる。ＤＤＲ３標準規格、ＬＰＤＤＲ３標準規格及びＧＤＤＲ３標準規格を始めとする現在及び将来の標準規格は、本明細書では、まとめてそれぞれ「ＤＤＲｘ」、「ＬＰＤＤＲｘ」及び「ＧＤＤＲｘ」と呼ばれる。
【００８６】
特定の例では、第２のモードにおいて、回路パネル１６０は第２のタイプの超小型電子パッケージ１１０に結合することができ、そのパッケージは、第１のコンタクト１６５によって搬送されるアドレス及びコマンド情報をクロックサイクル当たり２回サンプリングするように動作可能である。そのような超小型電子パッケージ１１０は、既存の標準規格及び計画される標準規格の中でも、タイプＬＰＤＤＲｘ、例えば、ＬＰＤＤＲ３又はＬＰＤＤＲ４からなることができる。
【００８７】
一実施形態では、回路パネル１６０は、第１のコンタクト１６５の第１のサブセットを用いて第１のタイプの超小型電子パッケージ１１０に結合することができ、同回路パネルは、第１のコンタクトの第２のサブセットを用いて第２のタイプの超小型電子パッケージに結合することができる。第２のサブセットは第１のサブセットより少ない数のコンタクトを有する。そのような実施形態では、第１のタイプの超小型電子パッケージ１１０は、第２のタイプの超小型電子パッケージ１１０が第１のコンタクトの第２のサブセットによって搬送されるアドレス及びコマンド情報をサンプリングするために動作可能であるクロックサイクル当たりの回数と同じ回数（例えば、クロックサイクル当たり１回）だけ、第１のコンタクト１６５の第１のサブセットによって搬送されるアドレス及びコマンド情報をサンプリングするように動作可能である。
【００８８】
この実施形態では、第１のタイプの超小型電子パッケージ１１０はタイプＤＤＲ４の超小型電子素子を有することができ、第２のタイプの超小型電子パッケージはタイプＤＤＲ３の超小型電子素子を有することができる。第１のコンタクト１６５の第１のサブセットは、例えば、ＡＬＥＲＴ＿Ｎ（パリティエラーを知らせるために用いられる出力とすることができるＩ／Ｏ信号）、ＢＧ（バンクグループ信号）、任意の他のコマンド−アドレス信号と同様にサンプリングされる、チップＰＡＲに入力されるパリティビット、ＡＣＴ入力、チップによって受信され、アドレス情報、ＰＡＲビット及び受信されたコマンド情報（すなわち、ＲＡＳ、ＣＡＳ、ＡＣＴ（アクティブローの信号を起動する））を含む情報に基づいてパリティをチェックするＤＲＡＭ等の、第１のコンタクトの第２のサブセットによって搬送されないコマンド及びアドレス情報を搬送するように構成される幾つかのコンタクトを含みうる。さらに、第１のコンタクト１６５の第２のサブセットには、第１のサブセットより少ないコンタクトが存在するが、第１のコンタクトの第２のサブセットは３つのバンクアドレス信号（ＤＤＲ３超小型電子素子とともに用いられる）を含むことができ、一方、第１のコンタクトの第１のサブセットは２つのバンクアドレス信号（ＤＤＲ４超小型電子素子とともに用いられる）を含みうる。
【００８９】
特定の実施形態では、第１のタイプの超小型電子パッケージ内の１つ以上の超小型電子素子１３０は、第２のタイプの超小型電子パッケージ内の１つ以上の超小型電子素子とは異なるタイプのメモリストレージアレイを組み込むことができる。別の例では、回路パネル１６０は、第１のコンタクト１６５によって搬送されるアドレス及びコマンド情報をクロックサイクル当たり４回サンプリングするように動作可能である別のタイプの超小型電子パッケージ１１０に結合することができる。
【００９０】
図２Ａの実施形態では、第１のタイプの超小型電子パッケージ１１０が複数の超小型電子素子１３０を含むとき等の一例において、第１のタイプの超小型電子パッケージの全ての超小型電子素子は、単一の１組のコマンド−アドレス信号を搬送するように構成される同じ１組の導体１７０と接続するように構成することができる。そのような実施形態では、その中にＤＤＲ３又はＤＤＲ４メモリを有する第１のタイプの超小型電子パッケージ１１０が構成要素１０５に取り付けられるときに、超小型電子パッケージ内の超小型電子素子１３０を、第１の数のコンタクト１６５を通してその超小型電子素子に結合されるコマンド及びアドレス情報をクロックサイクル当たり１回等の第１のサンプリング速度で（例えば、クロックサイクルの立ち上がりエッジにおいて）サンプリングするように構成できるように、構成要素１０５を構成することができる。
【００９１】
図２Ａの実施形態では、第２のタイプの超小型電子パッケージ１１０が複数の超小型電子素子１３０を含むとき等の別の例において、第１のコンタクト１６５の第１のグループが、超小型電子素子の第１の半分に接続することができる、１組の導体１７０からなる第１のコマンド−アドレス信号バスに接続することができ、コンタクト１６５の第２のグループが、超小型電子素子の第２の半分に接続することができる、１組の導体からなる第２のコマンド−アドレス信号バスに接続することができる。その中にＬＰＤＤＲ３メモリを有する第２のタイプの超小型電子パッケージ１００が構成要素１０５に取り付けられるときに、超小型電子パッケージ内の超小型電子素子１３０を、第２の数のコンタクト１６５を通してその超小型電子素子に結合されるコマンド及びアドレス情報をクロックサイクル当たり２回等の第２のサンプリング速度で（例えば、クロックサイクルの立ち上がりエッジ及び立ち下がりエッジにおいてそれぞれ１回）サンプリングするように構成できるように、構成要素１０５を構成することができる。
【００９２】
例えば、第２のタイプの超小型電子パッケージ１１０が複数の超小型電子素子１３０を含むことができ、超小型電子素子の第１の半分は第１のコンタクトの第１のグループ内の第１のコンタクト１６５と接続するが、第１のコンタクトの第２のグループと接続しないように構成され、超小型電子素子の第２の半分は第１のコンタクトの第２のグループ内の第１のコンタクトと接続するが、第１のコンタクトの第１のグループと接続しないように構成される。そのような実施形態では、１組の導体１７０は、同一の２組のコマンド−アドレス信号を搬送するように構成することができ、それにより、超小型電子素子１３０のそれぞれ半分を、１組の導体の２組のコマンド−アドレス信号のうちの一方に接続できるようになる。本発明の利点は、導体に電気的に接続される超小型電子パッケージ１１０のタイプにかかわらず、導体１７０の物理的配置が変更されない可能性があることである。
【００９３】
１組の導体１７０の全てが信号を搬送するために用いられる必要はない。例えば、１組の導体１７０が同一の２組のコマンド−アドレス信号を搬送するように構成される一実施形態では、導体が超小型電子パッケージ１１０に電気的に接続されるとき、全ての導体が超小型電子パッケージに信号を搬送する必要はない。１組の導体１７０が同一の２組のコマンド−アドレス信号を搬送するように構成されるときでも、１組の導体１７０によって搬送される信号を切り替える回数を減らし、電力損を削減するために、超小型電子アセンブリは、重複する組のコマンド−アドレス信号を搬送するように構成される導体のうちの幾つか又は全てを使用しないことができる。
【００９４】
特定の例では、第２のタイプの超小型電子パッケージ１１０は、第１のコンタクトの第１のグループ内の第１のコンタクト１６５と接続されるが、第１のコンタクトの第２のグループと接続されない単一の超小型電子素子を含むことができ、それにより、単一の超小型電子素子は、１組の導体１７０からなる第１のコマンド−アドレス信号バスと接続されるが、１組の導体からなる第２のコマンド−アドレス信号バスと接続されない。
【００９５】
構成要素１０５は１組の導体１７０に結合されるデバイス１８０も含むことができ、そのデバイスは、コンタクト１６５にコマンド及びアドレス情報を送出するように動作可能である。デバイス１８０は、導体１７０の物理的構成を変更することなく、構成要素１０５をアドレス及びコマンド情報割当ての第１の配置を介して第１のタイプの超小型電子アセンブリ１１０と接続するための第１のモード、並びにアドレス及びコマンド情報割当ての第２の配置を介して第２のタイプの超小型電子アセンブリと接続するための第２のモードにおいてそれぞれ動作するように構成することができる。
【００９６】
図２Ｂは、図２Ａに示される本発明の変形形態による構成要素１０５ｂを示す。図２Ｂにおいて見られるように、構成要素１０５ｂは回路パネル１６０ｂを含み、その回路パネルは、回路パネルの縁部１６３に隣接する少なくとも１列の露出したコンタクト１６４を有する。露出したコンタクト１６４は、例えば、１つ以上の平行な列に構成することができ、露出したコンタクトは、図３Ａ〜図３Ｃを参照しながら以下で説明される方法のいずれかにおいて構成することができる。構成要素１０５ｂは、第２の回路パネルの対応するソケット１９３の中に縁部１６３を挿入することによって、第２の回路パネル１９０に結合することができる。構成要素１０５ｂは、図３Ａ〜図３Ｃを参照しながら以下で説明される方法のいずれかにおいて、回路パネル１９０に結合することができる。
【００９７】
第２の回路パネル１９０は、第２の回路パネルの１組の導体１９５に結合されるデバイス１８０ａを含むことができ、そのデバイスは、回路パネル１６０ｂのコンタクト１６５にコマンド及びアドレス情報を送出するように動作可能である。構成要素１０５ｂは、１組の導体に結合されるデバイス１８０ｂを含みうる。一例では、デバイス１８０ｂはバッファリング素子とすることができるか、又は構成要素５若しくは回路パネル１９０によって用いることができる第１のプロトコルを有するアドレス情報を、超小型電子アセンブリ１１０内の特定のタイプの超小型電子素子１３０によって用いることができる第２のプロトコルに変換するように構成されるプロトコル変換器とすることができる。
【００９８】
デバイス１８０ａ及び１８０ｂの一方又は両方を、構成要素１０５をアドレス及びコマンド情報割当ての第１の配置を介して第１のタイプの超小型電子アセンブリ１１０と接続するための第１のモード、並びにアドレス及びコマンド情報割当ての第２の配置を介して第２のタイプの超小型電子アセンブリ１１０と接続するための第２のモードにおいてそれぞれ動作するように構成することができる。
【００９９】
本明細書において説明される実施形態のいずれかにおいて示される回路パネル（例えば、図２Ｃ及び図２Ｄの回路パネル１６０ｃ）は、回路パネル１９０等の第２の回路パネルとの電気的接続のためのコネクタインターフェースを有する、回路パネル１６０ｂ等の第１の回路パネルとすることができ、コネクタインターフェースは、コンタクト１６５との間で転送するために情報を搬送するように構成される。そのような配置の特定の例が図９に示されており、それぞれが回路パネル１６０ｂを含みうる複数の構成要素９０６が示され、それぞれのコネクタインターフェースを介して第２の回路パネル９０２に結合される。
【０１００】
図９に示される例では、コネクタインターフェースは、ソケットの片側又は両側に複数のコンタクト９０７を有するソケット９０５を含むことができ、ソケットは回路パネルの少なくとも１つの縁部１６３に配置される対応する露出したエッジコンタクトを有する回路パネル１６０ｂ等の回路パネルを収容するように構成される。他の実施形態では、回路パネル１６０ｃと第２の回路パネル１９０との間のコネクタインターフェースは、図３Ａ及び図３Ｂに示されるタイプからなることができるか、又は表面実装接続（例えば、ＢＧＡ、ＬＧＡ等）とすることができる。
【０１０１】
図２Ｃは、１つ以上の超小型電子パッケージ１１０ｃに結合するように構成される回路パネル１６０ｃを含む構成要素１０５ｃを示す。図２Ｃ及び図２Ｄに示される回路パネル１６０ｃは、同じ回路パネルであり、図２Ｃ及び図２Ｄはそれぞれ、異なる超小型電子アセンブリ１１０ｃ又は１１０ｄに結合される回路パネル１６０ｃを含む構成要素１０５ｃを示す。
【０１０２】
図２Ｃにおいて見ることができるように、回路パネル１６０ｃは、第１の表面１６１及び第２の表面１６２を画定することができる。回路パネル１６０ｃは、メモリストレージアレイを有する１つ以上の超小型電子素子１３１を組み込む超小型電子パッケージ１１０ｃの対応する表面実装端子１２５及び１２７（例えば、タイプＢＧＡ、ＬＧＡ等からなる）と接続するために第１の表面１６１において露出する少なくとも１組のコンタクト１６８を有することができる。
【０１０３】
回路パネル１６０ｃは、複数の組のコンタクト１６５及び１６７を有することができ、各組１６８のコンタクト１６５、１６７は単一の超小型電子パッケージ１１０ｃに接続するように構成される。各組１６８内のコンタクトは、アドレス及びコマンド情報を搬送する第１のコンタクト１６５と、コマンド及びアドレス情報以外の情報（例えば、データ入力／出力情報）を搬送する第２のコンタクト１６７とを含みうる。
【０１０４】
図２Ａと同様に、各組１６８のコンタクトは、アドレス及びコマンド情報並びにデータを搬送するコンタクトの、第１の表面１６１（又は１組のコンタクトが第２の表面において露出する場合には第２の表面１６２）上の相対的な位置を規定する所定の配置を有することができる。各組１６８内のコンタクトは、所定の配置に従って配置することができる。２つの異なるタイプの超小型電子アセンブリ１１０とそれぞれ接続するための２つの異なる所定の配置に従って配置することができる１組１６８のコンタクトは、本明細書において１組の「共通サポートコンタクト」とも呼ばれる。
【０１０５】
回路パネル１６０ｃは、変更を必要とすることなく、第１のモード及び第２のモードにおいて使用可能とすることができ、各モードは、所与の１組１６８のコンタクトが対応するタイプの超小型電子パッケージ１１０ｃ又は１１０ｄの端子と接続されるときに生じる。例えば、構成要素１０５ｃが、回路パネルの第１のコンタクト１６５に接合される第１の端子１２５を有する第１のタイプの超小型電子パッケージ１１０ｃ（図２ｃ）と接合することができる。別の例では、同じ構成要素１０５ｃが、回路パネルの第１のコンタクト１６５に接合される第１の端子１２５を有する第２のタイプの超小型電子パッケージ１１０ｄ（図２Ｄ）と接合することができる。
【０１０６】
例えば、第１のモードでは、回路パネル１６０ｃは第１のタイプの超小型電子パッケージ１１０ｃに結合することができ、第１のタイプの超小型電子パッケージは、第１のコンタクト１６５によって搬送されるアドレス及びコマンド情報をクロックサイクル当たり１回サンプリングするように動作可能である。そのような第１のタイプの超小型電子パッケージの例は、図２Ｃに示されるように、４つの超小型電子素子１３１ａ、１３１ｂ、１３１ｃ及び１３１ｄを有するか、以下で説明されるように他の数の超小型電子素子を有する超小型電子パッケージ１１０ｃを含む。そのような超小型電子パッケージ１１０ｃは、例えば、タイプＤＤＲ３若しくはＤＤＲ４（包括的にＤＤＲｘと呼ばれる）からなるか、又はタイプＧＤＤＲ３又はＧＤＤＲ４（包括的にＧＤＤＲｘと呼ばれる）からなる超小型電子素子１３１を含みうる。
【０１０７】
特定の例では、第２のモードにおいて、回路パネル１６０ｃは第２のタイプの超小型電子パッケージ１１０ｄに結合することができ、第２のタイプの超小型電子パッケージは、第１のコンタクト１６５によって搬送されるアドレス及びコマンド情報をクロックサイクル当たり２回サンプリングするように動作可能である。そのような第２のタイプの超小型電子パッケージの例は、図２Ｄに示される、４つの超小型電子素子１３２ａ、１３２ｂ、１３２ｃ及び１３２ｄを有するか、以下で説明されるように他の数の超小型電子素子を有する超小型電子パッケージ１１０ｄを含む。そのような超小型電子パッケージ１１０ｄは、タイプＬＰＤＤＲ３又はＬＰＤＤＲ４（包括的にＬＰＤＤＲｘと呼ばれる）からなる超小型電子素子１３２を含みうる。
【０１０８】
特定の実施形態では、第１のタイプの超小型電子パッケージ（例えば、図２Ｃに示される超小型電子パッケージ１１０ｃ）内の１つ以上の超小型電子素子１３１ｃは、第２のタイプの超小型電子パッケージ（例えば、図２Ｄに示される超小型電子パッケージ１１０ｄ）内の１つ以上の超小型電子素子とは異なるタイプのメモリストレージアレイを組み込むことができる。
【０１０９】
図２Ｃにおいて見ることができるように、回路パネル１６０ｃは、各組のコンタクト１６８内に第１のコンタクト１６５を含むことができ、第１のコンタクトは、第１のグループの第１のコンタクト１６５ａ及び第２のグループの第１のコンタクト１６５ｂを含みうる。各グループの第１のコンタクト１６５ａ及び１６５ｂは、１つ以上の超小型電子素子１３１のメモリストレージアレイ内の場所を指定するために使用可能なアドレス情報を搬送するために割り当てることができる。
【０１１０】
回路パネル１６０ｃが図２Ｃに示される超小型電子パッケージ１１０ｃ等の第１のタイプの超小型電子パッケージに接続されるとき、第１及び第２の両方のグループの第１のコンタクト１６５ａ及び１６５ｂを用いて、１つ以上の超小型電子素子１１０ｃのメモリストレージアレイ内の場所をまとめて指定することができる。
【０１１１】
そのような例では、第１のグループの第１のコンタクト１６５ａは、各超小型電子素子１３１に接続することができる１組の導体１７０からなる第１のコマンド−アドレス信号バスＦ０に接続することができ、第２のグループのコンタクト１６５ｂは、同じく各超小型電子素子１３１に接続することができる１組の導体からなる第２のコマンド−アドレス信号バスＦ１に接続することができる。特定の実施形態では、第１のタイプの超小型電子パッケージは１つ又は２つの超小型電子素子１３１を含むことができ、各超小型電子素子は、第１及び第２のそれぞれのグループの第１のコンタクト１６５ａ、１６５ｂ内の第１のコンタクト１６５と接続するように構成される。他の実施形態では、第１のタイプの超小型電子パッケージは３つ以上の超小型電子素子１３１を含むことができ、各超小型電子素子は、第１及び第２のそれぞれのグループの第１のコンタクト１６５ａ、１６５ｂ内の第１のコンタクト１６５と接続するように構成される。
【０１１２】
図２Ｃに示される例では、超小型電子パッケージ１１０ｃは４つの超小型電子素子１３１を有し、それらの超小型電子素子はそれぞれ、１組の導体１７０からなる第１及び第２の両方のコマンド−アドレス信号バスＦ０及びＦ１に接続することができる。図２Ｃに示される例では、各超小型電子素子１３１ａ、１３１ｂ、１３１ｃ及び１３１ｄは、１６ビットのコマンド−アドレス信号情報（信号バスＦ０から８ビット及び信号バスＦ１から８ビット）を受信することができる。信号バスＦ０及びＦ１と超小型電子素子１３１との間のこれらの接続が、図２Ｃにおいて、信号バスＦ０と接続される導体Ｇ０及び信号バスＦ１と接続される導体Ｇ１として概略的に示される。
【０１１３】
図２Ｃに示される実施形態の変形形態では、第１のタイプの超小型電子パッケージ１１０ｃは８つの超小型電子素子１３１を有することができ、これらの超小型電子素子はそれぞれ、第１及び第２の両方のコマンド−アドレス信号バスＦ０及びＦ１に接続することができる。そのような例では、各超小型電子素子１３１は１６ビットのコマンド−アドレス信号情報（信号バスＦ０から８ビット及び信号バスＦ１から８ビット）を受信することができる。
【０１１４】
代替的には、回路パネル１６０ｃが図２Ｄに示される超小型電子パッケージ１１０ｄ等の第２のタイプの超小型電子パッケージに接続されるとき、第１及び第２の両方のグループの第１のコンタクト１６５ａ及び１６５ｂを別々に用いて、１つ以上の超小型電子素子１３２ａ、１３２ｂ、１３２ｃ及び１３２ｄのメモリストレージアレイ内の場所をそれぞれ指定することができる。
【０１１５】
そのような例では、第１のグループの第１のコンタクト１６５ａは、超小型電子素子１３２の第１の半分に接続することができる１組の導体１７０からなる第１のコマンド−アドレス信号バスＦ０に接続することができ、第２のグループのコンタクト１６５ｂは、超小型電子素子１３２の第２の半分に接続することができる１組の導体からなる第２のコマンド−アドレス信号バスＦ１に接続することができる。例えば、第２のタイプの超小型電子パッケージは複数の超小型電子素子１３２を含むことができ、超小型電子素子の第１の半分は第１のグループの第１のコンタクト１６５ａ内の第１のコンタクト１６５と接続するが、第２のグループの第１のコンタクト１６５ｂと接続しないように構成され、超小型電子素子の第２の半分は、第２のグループの第１のコンタクト１６５ｂ内の第１のコンタクトと接続するが、第１のグループの第１のコンタクト１６５ａと接続しないように構成される。
【０１１６】
特定の例では、第２のタイプの超小型電子パッケージが単一の超小型電子素子１３２を含むことができ、第２のタイプの超小型電子パッケージは、第１のグループの第１のコンタクト１６５ａ内の第１のコンタクト１６５と接続されるが、第２のグループの第１のコンタクト１６５ｂとは接続されず、それにより、単一の超小型電子素子は第１のコマンド−アドレス信号バスＦ０と接続されるが、第２のコマンド−アドレス信号バスＦ１とは接続されない。
【０１１７】
図２Ｄでは、超小型電子パッケージ１１０ｄは４つの超小型電子素子１３２ａ、１３２ｂ、１３２ｃ及び１３２ｄを有する。それらの超小型電子素子のうちの２つ１３２ａ及び１３２ｂは、第１のグループの第１のコンタクト１６５ａと接続することができるが、第２のグループの第１のコンタクト１６５ｂとは接続できず、それにより、超小型電子素子１３２ａ及び１３２ｂは、１組の導体１７０からなる第１のコマンド−アドレス信号バスＦ０と接続されるが、第２のコマンド−アドレス信号バスＦ１とは接続さない。超小型電子素子のうちの２つ１３２ｃ及び１３２ｄは、第２のグループの第１のコンタクト１６５ｂと接続することができるが、第１のグループの第１のコンタクト１６５ａとは接続できず、それにより、超小型電子素子１３２ｃ及び１３２ｄは、第２のコマンド−アドレス信号バスＦ１に接続されるが、第１のコマンド−アドレス信号バスＦ０には接続されない。
【０１１８】
この実施形態では、各信号バスＦ０及びＦ１は同一の２組のコマンド−アドレス信号を搬送するように構成され、それにより、４つの超小型電子素子１３２はそれぞれ、特定の信号バスＦ０又はＦ１の２組のコマンド−アドレス信号のうちの一方に接続することができる。
【０１１９】
図２Ｄに示される実施形態の一例では、超小型電子素子のうちの２つ１３２ａ及び１３２ｂが、第１のコマンド−アドレス信号バスＦ０から３２ビットのコマンド−アドレス信号情報を受信することができ、超小型電子素子のうちの２つ１３２ｃ及び１３２ｄが、第２のコマンド−アドレス信号バスＦ１から３２ビットのコマンド−アドレス信号情報を受信することができる。図２Ｄに示される実施形態の別の例では、超小型電子素子のうちの２つ１３２ａ及び１３２ｂが、第１のコマンド−アドレス信号バスＦ０から１６ビットのコマンド−アドレス信号情報を受信することができ、超小型電子素子のうちの２つ１３２ｃ及び１３２ｄが、第２のコマンド−アドレス信号バスＦ１から１６ビットのコマンド−アドレス信号情報を受信することができる。信号バスＦ０及びＦ１と超小型電子素子１３２との間のこれらの接続が、図２Ｄにおいて、信号バスＦ０と接続される導体Ｇ０及び信号バスＦ１と接続される導体Ｇ１として概略的に示される。
【０１２０】
図２Ｄに示される実施形態の変形形態では、第２のタイプの超小型電子パッケージ１１０ｄは、２つの超小型電子素子１３２を有することができる。超小型電子素子１３２のうちの第１の超小型電子素子は、第１のグループの第１のコンタクト１６５ａと接続することができるが、第２のグループの第１のコンタクト１６５ｂとは接続できず、それにより、第１の超小型電子素子は第１のコマンド−アドレス信号バスＦ０と接続されるが、第２のコマンド−アドレス信号バスＦ１とは接続されない。超小型電子素子１３２のうちの第２の超小型電子素子は、第２のグループの第１のコンタクト１６５ｂと接続することができるが、第１のグループの第１のコンタクト１６５ａとは接続できず、それにより、第２の超小型電子素子は第２のコマンド−アドレス信号バスＦ１と接続されるが、第１のコマンド−アドレス信号バスＦ０とは接続されない。そのような例では、各超小型電子素子１３２が、第１のコマンド−アドレス信号バスＦ０又は第２のコマンド−アドレス信号バスＦ１のいずれかから３２ビットのコマンド−アドレス信号情報を受信することができる。
【０１２１】
図２Ｃに示される回路パネル１６０ｃの特定の実施形態では、第１のグループの第１のコンタクト１６５ａはそれぞれ、第２のグループの対応する第１のコンタクト１６５ｂの信号割当てと理論軸１７４に対して対称である信号割当てを有することができる。理論軸１７４に対して対称である信号割当てを有する超小型電子パッケージ１１０ｃ等の第１のタイプの超小型電子パッケージ、又は理論軸に対して対称である（例えば、アドレス信号及び非接続対称）信号割当てを有する超小型電子パッケージ１１０ｄ等の第２のタイプの超小型電子パッケージは、同じ回路パネル１６０ｃに実装することができる。
【０１２２】
本明細書において示される回路パネル１６０ｃの実施形態は、第２のグループの対応する第１のコンタクト１６５ｂの信号割当てと理論軸１７４（図２Ｃ）に対して対称である信号割当てを有する第１のグループの第１のコンタクト１６５ａを有するが、その要件はいつでも当てはまるとは限らない。本明細書において説明され、特許請求される発明は、第２のグループの対応する第１のコンタクト１６５ｂの信号割当てと理論軸に対して対称でない信号割当てを有する第１のグループの第１のコンタクト１６５ａを有する回路パネル１６０ｃも考慮する。
【０１２３】
図２Ｃにおいて見ることができるように、回路パネル１６０ｃは、各組のコンタクト１６８内に第２のコンタクト１６７を更に含むことができ、各組のコンタクト内のそのような第２のコンタクトは、第１のグループ及び第２のグループの第２のコンタクト１６７ａ及び１６７ｂを含みうる。第２のコンタクト１６７は、アドレス及びコマンド情報以外の情報を搬送するために割り当てることができる。回路パネル１６０ｃは、第２のコンタクト１６７のうちの少なくとも幾つかと電気的に接続される１組の導体１７１からなる少なくとも１つの第２のバスＦ２、Ｆ３を有することができる。そのような第２のバスＦ２、Ｆ３は、アドレス及びコマンド情報以外の情報を搬送するように構成される複数の信号線を有することができる。
【０１２４】
一例では、４つの超小型電子素子１３１はそれぞれ、１組の導体１７１内の異なる信号線と電気的に接続することができる。例えば、超小型電子素子１３１ａは、信号バスＦ２の導体の第１の半分から１６ビットのデータ信号情報を受信することができ、超小型電子素子１３１ｂは、信号バスＦ２の導体の第２の半分から１６ビットのデータ信号情報を受信することができ、超小型電子素子１３１ｃは、信号バスＦ３の導体の第１の半分から１６ビットのデータ信号情報を受信することができ、超小型電子素子１３１ｄは、信号バスＦ３の導体の第２の半分から１６ビットのデータ信号情報を受信することができる。信号バスＦ２及びＦ３と超小型電子素子との間のこれらの接続が、図２Ｃ及び図２Ｄにおいて、信号バスＦ２と接続される導体Ｇ２及び信号バスＦ３と接続される導体Ｇ３として概略的に示される。
【０１２５】
一例では、図２Ｃにおいて見ることができるように、少なくとも１組のコンタクト１６８のそれぞれの第２のコンタクト１６７のうちの少なくとも幾つかを、各組のコンタクトの所定の周辺部に対向して位置する少なくとも第１の縁部１６８ａ及び第２の縁部１６８ｂに隣接する第１のエリア１６７ａ及び第２のエリア１６７ｂ内に配置することができ、それにより、各組のコンタクトの第１のコンタクト１６５の全てを各組のコンタクトの第１のエリアと第２のエリアとの間に配置できるようにする。
【０１２６】
また、そのような例では、少なくとも１組のコンタクト１６８のそれぞれの第２のコンタクト１６７のうちの少なくとも幾つかは、各組のコンタクトの所定の周辺部に対向して位置する少なくとも第３の縁部及び第４の縁部に隣接する第３のエリア及び第４のエリア内に配置することができ、第３の縁部及び第４の縁部は、第１の縁部１６８ａと第２の縁部１６８ｂとの間の方向に延在し、各組のコンタクトの第１のコンタクト１６５の全てが各組のコンタクトの第３のエリアと第４のエリアとの間に配置されるようにする。
【０１２７】
図２Ｃ及び図２Ｄの実施形態のいずれかに示される回路パネル１６０ｃは、第１の表面１６１にある第１の組のコンタクト１６８と、第２の表面１６２にある第２の組のコンタクト１６８とを有することができ、各組のコンタクト１６８内の第１のコンタクト１６５及び第２のコンタクト１６７はそれぞれ、同じ所定の配置に従って配置される。図２Ｃ及び図２Ｄの実施形態のいずれかに示される回路パネル１６０ｃは、第１の表面１６１にある第１の組のコンタクト１６８と、第１の組から離間し、第１の表面に対して平行な方向に配置される、第１の表面にある第２の組のコンタクト１６８とを有することができ、各組のコンタクト１６８内の第１のコンタクト１６５及び第２のコンタクト１６７はそれぞれ同じ所定の配置に従って配置される。
【０１２８】
幾つかの実施形態では、２組以上のコンタクト１６８を有する回路パネル１６０ｃが、複数組のコンタクトの各組にコンタクト及びアドレス情報を搬送するための導体１７０からなる同じチャネルを用いることができる。他の実施形態では、２組以上のコンタクト１６８を有する回路パネル１６０ｃが、導体１７０からなる異なるチャネルを用いることができ、各導体のチャネルは、複数組のコンタクトのうちの異なる１組のコンタクトにコマンド及びアドレス情報を搬送するように構成される。
【０１２９】
図３Ａは、図１に示される本発明の特定の例による構成要素２０５ａを示す。図３Ａにおいて見られるように、構成要素２０５ａは、回路パネル２６０を含み、コンタクト２６５ａは、回路パネルの第１の表面２６１に取り付けられるソケット２６６ａ内に配置され、１組の導体２７０と電気的に接続される。
【０１３０】
回路パネル２６０ａに接合される超小型電子アセンブリは、モジュールカード２２０ａと、モジュールカードに取り付けられる１つ以上の超小型電子素子２３０とを含むモジュール２１０ａであり、各超小型電子素子はモジュールカードの第１の表面２２１に面する表面を有する。超小型電子素子２３０は、モジュールカード２２０ａの端子２２５ａに電気的に接続されるアドレス入力２３５を有する。特定の実施形態では、モジュール２１０ａは、超小型電子素子が第１のタイプからなるか、第２のタイプからなるかによって、図２Ｃ又は図２Ｄに関して図示及び説明されたのと同じようにして１組の導体２７０のバスＦ０、Ｆ１、Ｆ２及びＦ３と接続される複数の超小型電子素子２３０を含みうる。
【０１３１】
図３Ａにおいて見ることができるように、端子２２５ａは、モジュールがソケットに挿入されるときに、より多くのソケット２２６ａのコンタクト２６５ａと係合するためにモジュールカード２２０ａの第１の表面２２１及び第２の表面２２２の少なくとも一方の縁部２２３に隣接する複数の露出した平行な縁部端子である。図３Ａには、モジュールカード２２０ａの第１の表面２２１及び第２の表面２２２の両方において露出する端子２２５ａが示されるが、端子２２５ａは、モジュールカードの第１の表面のみ、第２の表面のみ、又は第１の表面及び第２の表面の両方において露出することができる。
【０１３２】
図３Ｃにおいて見ることができるように、モジュールカード２２０ａは、縁部２２３に隣接する１列の露出した平行な縁部端子２２５ａを有することもできるし、第１の列の露出した平行な縁部端子２２６ａと、第１の列の端子に隣接する第２の列の露出した平行な端子２２６ｂとを有することもできるし、第１の列の露出した平行な縁部端子２２７ａと、複数の列の露出した平行な縁部端子２２７ｂ、２２７ｃ（図３Ｃには２つの更なる列２２７ｂ及び２２７ｃが示されるが、モジュールカードは３つ以上の更なる列を含みうる）とを有することもできる。第２の列の端子２２７ｂは第１の列の端子２２７ａに隣接し、第３の列の端子２２７ｃは第２の列の端子２２７ｂに隣接する。モジュールカード２２０ａは、縁部２２３から延在する切欠き２２８を有することができ、そのような切欠きは、モジュールカードと、モジュールカードを収容するように構成されるマルチパートソケット２６６ａとの位置合わせを容易にする。図３Ｃに示される端子２２５、２２６及び２２７はモジュールカード２２０ａの第１の表面２２１において露出するように示されるが、端子２２５、２２６及び２２７は、モジュールカードの第１の表面においてのみ、第２の表面２２２においてのみ、又は第１の表面及び第２の表面の両方において露出することができる。
【０１３３】
図３Ｂは、図３Ａに示される本発明の変形形態による構成要素２０５ｂを示す。図３Ｂにおいて見られるように、構成要素２０５ｂは回路パネル２６０を含み、コンタクト２６５ｂは、回路パネルの第１の表面２６１に取り付けられるコネクタ２６６ｂ内に配置され、１組の導体２７０と電気的に接続される。モジュール２１０ｂの端子２２５ｂは、モジュールがコネクタに取り付けられるときに、コネクタ２２６ｂのコンタクト２６５ｂと係合するためにモジュールカード２２０ｂの第１の表面２２１及び第２の表面２２２の一方において露出する複数の平行な端子である。特定の実施形態では、モジュール２１０ｂは、超小型電子素子が第１のタイプからなるか、第２のタイプからなるかによって、図２Ｃ又は図２Ｄに関して図示及び説明されたのと同じようにして１組の導体２７０のバスＦ０、Ｆ１、Ｆ２及びＦ３と接続される複数の超小型電子素子２３０を含みうる。
【０１３４】
上記の図３Ａの実施形態と同様に、モジュールカード２２０ｂは、モジュールカードの表面において露出する２列の露出した平行な端子２２５ｂを有することもできるし、４つの平行な列の露出した端子（例えば、各列の端子２２５ｂに隣接して配置される１つの更なる列の平行な端子）を有することもできるし、又は６つ以上の平行な列の露出した端子（例えば、各列の端子２２５ｂに隣接して配置される２つ以上の更なる列の平行な端子）を有することもできる。また、図３Ａの実施形態と同様に、モジュールカード２２０ｂは、モジュールカードと、モジュールカードを収容するように構成されるソケット２６６ｂとの位置合わせを容易にするように構成される１つ以上の切欠きを有することができる。
【０１３５】
この実施形態では、モジュール２１０ｂのソケット２６６ｂ、コンタクト２６５ｂ及び端子２２５ｂは、モジュールがソケットに取り付けられるときに、モジュールカード２２０ｂの第２の表面２２２が回路パネル２６０ｂの第１の表面２６１に対して実質的に平行に向けられるように構成される。
【０１３６】
図３Ａ及び図３Ｂはそれぞれ構成要素２０５ａ又は２０５ｂと電気的に接続される単一のモジュール２１０ａ又は２１０ｂのみを示すが、他の実施形態では、複数のモジュールを構成要素と電気的に接続することができる。そのような実施形態では、モジュール２１０ａ若しくは２１０ｂの全てを回路パネル２６０ａ若しくは２６０ｂの第１の表面２６１に取り付けることができるか、モジュールの全てを回路パネルの第２の表面２６２に取り付けることができるか、又は１つ以上のモジュールを回路パネルの第１の表面に取り付けることができ、１つ以上のモジュールを第２の表面に取り付けることができる。
【０１３７】
図３Ａ及び図３Ｂは、回路パネル２６０ａ又は２６０ｂの第１の表面２６１に対して実質的に垂直に（図３Ａ）又は平行に（図３Ｂ）向けられるモジュールカード２２０ａ又は２２０ｂを示すが、他の実施形態では、モジュール２１０ａ又は２１０ｂに類似のモジュールのモジュールカードは、例えば、１５度、３０度、４５度、６０度又は７５度等の、回路パネルの第１の表面に対する任意の他の角度に傾けることができる。
【０１３８】
図３Ａ及び図３Ｂは、ソケット２６６ａ、２６６ｂを介して回路パネル２６０ａ、２６０ｂに電気的に接続されるモジュールカード２２０ａ、２２０ｂを示すが、他の接続構成を用いることもできる。例えば、本発明は、モジュールカードの端子と回路パネルのコンタクトとの間に延在するリボンコネクタを用いて、回路パネルに電気的に接続されるモジュールカードを考慮する。
【０１３９】
図４Ａは、図１に示される本発明の別の特定の例による構成要素３０５を示す。図４Ａにおいて見られるように、構成要素３０５は回路パネル３６０を含み、コンタクト３６５は、第２の超小型電子アセンブリの第１の表面３４７において露出する第２の超小型電子アセンブリ３４０の上側端子である。第２の超小型電子アセンブリ３４０は、回路パネルの第１の表面３６１に取り付けられ、１組の導体３７０と電気的に接続される。第２の超小型電子アセンブリ３４０の下側端子３４５は、回路パネル３６０の第１の表面３６１において露出する対応するコンタクト３７５と電気的に接続される。
【０１４０】
回路パネル３６０に接合される超小型電子アセンブリは、第１の超小型電子アセンブリ３１０の形をとる。図４Ａに示される例では、超小型電子アセンブリ３１０は、その中に、１つ以上の超小型電子素子３３０を有する超小型電子パッケージであり、それらの超小型電子素子はパッケージ基板３２０の第１の表面３２１に面する表面を有する。特定の実施形態では、第１の超小型電子アセンブリ３１０は、超小型電子素子が第１のタイプからなるか、又は第２のタイプからなるかによって、図２Ｃ又は図２Ｄに関して図示及び説明されたのと同じようにして１組の導体３７０のバスＦ０、Ｆ１、Ｆ２及びＦ３と接続される複数の超小型電子素子３３０を含みうる。
【０１４１】
特定の例では、超小型電子アセンブリ３１０は、スルーシリコンビア（「ＴＳＶ」）等の導電性構造体によって電気的に相互接続される複数の積重された超小型電子素子３３０を含みうる。超小型電子素子３３０は、第１の表面３２１の反対に位置する基板３２０の第２の表面３２２において露出する端子３２５に電気的に接続されるアドレス入力３３５を有する。
【０１４２】
第２の超小型電子アセンブリ３４０は、その中に能動デバイスを有する超小型電子素子３４１を含み、第２の超小型電子アセンブリの上側端子３６５は第２の超小型電子アセンブリを通って延在する回路パネルの１組の導体３７０と電気的に接続される。
【０１４３】
図４Ａの実施形態では、第１の超小型電子アセンブリ（又は超小型電子パッケージ）３１０の超小型電子素子３３０はメモリストレージアレイ機能を有することができ、第２の超小型電子アセンブリ（又は超小型電子パッケージ）３４０の超小型電子素子３４１はマイクロプロセッサ機能を有することができる。
【０１４４】
例示的な実施形態では、第１の超小型電子アセンブリ３１０の超小型電子素子３３０は、第１及び第２の超小型電子アセンブリ内にのみ延在し、回路パネル３６０内に延在しない電気的接続によって、第２の超小型電子アセンブリ３４０の超小型電子素子３４１に電気的に直接接続することができる。本明細書において用いられるときに、第１の超小型電子素子と第２の超小型電子素子との間に延在する電気的接続が第１の超小型電子アセンブリ及び第２の超小型電子アセンブリ内にのみ延在し、第１の超小型電子アセンブリ及び第２の超小型電子アセンブリの外部にある構造体（例えば、回路パネル）内に延在しないときに、第１の超小型電子アセンブリの第１の超小型電子素子及び第２の超小型電子アセンブリの第２の超小型電子素子は互いに「直接」接続される。
【０１４５】
一例では、第１の超小型電子アセンブリ３１０の超小型電子素子３３０と第２の超小型電子アセンブリ３４０の超小型電子素子３４１との間の電気的接続は、第２の超小型電子アセンブリの上側端子（コンタクト３６５）が露出する第２の超小型電子アセンブリの第１の表面３４７に対して垂直な方向に延在する相互接続素子を含むことができ、相互接続素子はパッケージオンパッケージによって積重するように構成される。
【０１４６】
一実施形態では、第１の超小型電子アセンブリ３１０の超小型電子素子３３０と第２の超小型電子アセンブリ３４０の超小型電子素子３４１との間の電気的接続は、第２の超小型電子アセンブリの端子３６５から第２の超小型電子アセンブリの基板の表面３４３において露出するコンタクトまで延在するボンドビアアレイを含みうる。
【０１４７】
図４Ｂは、図１に示される本発明の別の特定の例による、図４Ａの構成要素３０５の変形形態である構成要素３０５ｂを示す。図４Ｂにおいて見られるように、構成要素３０５ｂは、図４Ａに示される同じ第２の超小型電子アセンブリ３４０を含むが、回路パネル３６０を含まない。１組の導体３７０が、第２の超小型電子アセンブリ３４０の基板３４２によって支持され、及び／又は基板３４２内に位置する。１組の導体３７０は、第２の超小型電子アセンブリ３４０の第１の表面３４７にあるコンタクト３６５と電気的に接続される。構成要素３０５ｂは、第２の超小型電子アセンブリ３４０の下面３４４において露出する端子３４５を通して、回路パネル３６０等の回路パネルと電気的に接続することができる。
【０１４８】
図４Ｃは、図１に示される本発明の別の特定の例による、図４Ｂの構成要素３０５ｂの変形形態である構成要素３０５ｃを示す。図４Ｃにおいて見られるように、構成要素３０５ｃは、図４Ｂに示される第２の超小型電子アセンブリ３４０に類似であるが、基板３４２を含まない第２の超小型電子アセンブリ３４０ｃを含む。１組の導体３７０ｃが、第２の超小型電子アセンブリ３４０ｃのモールド領域３４８によって支持され、及び／又はモールド領域３４８内に位置する。１組の導体３７０ｃは、第２の超小型電子アセンブリ３４０の第１の表面３４７にあるコンタクト３６５と電気的に接続される。１組の導体３７０ｃは、超小型電子素子３４１の素子コンタクト３４９を、第２の超小型電子アセンブリ３４０ｃの下面３４４において露出する端子３４５と電気的に接続することができる。
【０１４９】
図５Ａは、図１に示される本発明の更に別の特定の例による構成要素４０５を示す。図５Ａにおいて見られるように、構成要素４０５は回路パネル４６０を含み、コンタクト４６５は、第２の超小型電子アセンブリの第１の表面４７７において露出するか、又は第２の超小型電子アセンブリの第１の表面にある誘電体層（図示せず）において露出する、第２の超小型電子アセンブリ４４０の上側端子である。第２の超小型電子アセンブリ４４０は、回路パネルの第１の表面４６１に取り付けられ、１組の導体４７０と電気的に接続される。第２の超小型電子アセンブリ４４０の第２の表面４４４において露出する下側端子４４５が、回路パネル４６０の第１の表面４６１において露出する対応するコンタクト４７５と電気的に接続される。
【０１５０】
回路パネル４６０に接合される超小型電子アセンブリは、第１の超小型電子アセンブリ４１０の形をとる。図５Ａに示される例では、超小型電子アセンブリ４１０は、その中に１つ以上の超小型電子素子４３０を有する超小型電子パッケージであり、超小型電子素子はパッケージ基板４２０の第１の表面４２１に面する表面を有する。超小型電子素子４３０は、第１の表面４２１の反対に位置する基板４２０の第２の表面４２２において露出する端子４２５に電気的に接続されるアドレス入力４３５を有する。特定の例では、第１の超小型電子アセンブリ４１０は、超小型電子素子が第１のタイプからなるか、第２のタイプからなるかによって、図２Ｃ又は図２Ｄに関して図示及び説明されたのと同じようにして１組の導体４７０のバスＦ０、Ｆ１、Ｆ２及びＦ３と接続される複数の超小型電子素子４３０を含みうる。
【０１５１】
図５Ａの実施形態では、第１の超小型電子アセンブリ４１０は、それぞれその中に能動デバイスを有する、第１の超小型電子素子４３０及び更なる超小型電子素子を含みうる。一例では、第１の超小型電子アセンブリ４１０の端子４２５は、第１の超小型電子素子４３０を貫通して延在するスルーシリコンビアによって、更なる超小型電子素子と電気的に接続することができる。
【０１５２】
第２の超小型電子アセンブリ４４０は、それぞれその中に能動デバイスを有する１つ以上の超小型電子素子を含むことができ、第２の超小型電子アセンブリの上側端子４６５は、第２の超小型電子パッケージ内に少なくとも部分的に延在する電気的接続によって、回路パネルの１組の導体４７０と電気的に接続することができる。コンタクト（又は上側端子）４６５は、第２の超小型電子アセンブリ４４０の第１の表面４４７の上に重なる誘電体層において露出することができる。例示的な実施形態では、第２の超小型電子アセンブリ４４０の超小型電子素子のうちの１つ以上のものは論理機能を有することができる。
【０１５３】
特定の例では、第２の超小型電子アセンブリ４４０の上側端子４６５と１組の導体４７０との間のこれらの電気的接続は、１つ以上の超小型電子素子を貫通して延在するスルーシリコンビア４４６を含みうる。これらの電気的接続は、下側端子４４５と、回路パネル４６０の第１の表面４６１において露出する対応するコンタクト４７５との間に延在する接合ユニットも含みうる。
【０１５４】
一例では、第２の超小型電子アセンブリ４４０は、第１の超小型電子素子と、少なくとも１つの第２の超小型電子素子とを含むことができ、各超小型電子素子はその中に能動デバイスを有し、第１の超小型電子素子及び第２の超小型電子素子はスタック構成において配置される。特定の実施形態では、第２の超小型電子アセンブリ４４０の上側端子４６５は、第２の超小型電子アセンブリの少なくとも１つの第２の超小型電子素子を貫通して延在するスルーシリコンビア４４６によって、回路パネル４６０の１組の導体４７０と電気的に接続することができる。図５Ａでは、各上側端子４６５が、スルーシリコンビア４４６と（水平方向において）位置合わせされ、かつ接続されるように示されるが、上側端子はスルーシリコンビアと位置合わせされる必要はなく、上側端子の全てがこれらのスルーシリコンビアに接続される必要もない。
【０１５５】
第１の超小型電子アセンブリ４１０及び第２の超小型電子アセンブリ４４０はパッケージされた構造体として示されるが、その要件は必ずしも当てはまらない。一実施形態では、第１の超小型電子アセンブリ４１０はメモリストレージアレイ機能を有する超小型電子素子とすることができ、第２の超小型電子アセンブリ４４０は、論理機能を有する超小型電子素子とすることができる。第１の超小型電子アセンブリ４１０は、端子４２５とコンタクト４６５との間にフリップチップ接続を有するように示されるが、その要件は必ずしも当てはまらない。一例では、第１の超小型電子アセンブリ４１０は、メモリストレージアレイ機能を有し、そのコンタクト支持面が第２の超小型電子アセンブリ４４０の上面４４７に面しないように向けられる超小型電子素子とすることができ、第１の超小型電子アセンブリ４１０の端子４２５（それは素子コンタクトとすることができる）は、第２の超小型電子アセンブリの上面にあるコンタクト４６５にワイヤボンディングすることができる。
【０１５６】
特定の例では、第２の超小型電子アセンブリ４４０の上面４７７にあるコンタクト４６５は、その中にＤＤＲ３又はＤＤＲ４メモリ素子を有する超小型電子アセンブリ４１０の共通サポートを提供することができる。
【０１５７】
図５Ｂは、図１に示される本発明の別の特定の例による、図５Ａの構成要素４０５の変形形態である構成要素４０５ｂを示す。図５Ｂにおいて見られるように、構成要素４０５ｂは図５Ａに示される同じ第２の超小型電子アセンブリ４４０を含むが、回路パネル４６０を含まない。
【０１５８】
１組の導体４７０ｂを、第２の超小型電子アセンブリ４４０の超小型電子素子によって支持することができ、及び／又は超小型電子素子内に配置することできる。１組の導体４７０ｂは、例えば、ＴＳＶ、及び／又はＴＳＶに接続される再分配トレースを含みうる。１組の導体４７０は、第２の超小型電子アセンブリ４４０の第１の表面４４７にあるコンタクト４６５と電気的に接続することができる。構成要素４０５ｂは、第２の超小型電子アセンブリ４４０の下面４４４において露出する端子４４５を通して、回路パネル４６０等の回路パネルと電気的に接続することができる。図５Ｂの実施形態では、超小型電子アセンブリ４４０内の超小型電子素子のうちの１つ以上のものを１組の導体４７０ｂのための支持構造体とすることもできるし、超小型電子アセンブリ内の超小型電子素子のうちの１つの上に重なる誘電体層を１組の導体のための支持構造体とすることもできる。
【０１５９】
本発明の一実施形態による超小型電子構造５００が図６Ａ及び図６Ｂに示される。図６Ａにおいて見られるように、構造５００は第１の表面６０１と、第１の表面において露出する複数の端子、例えば、第１の端子５０４及び第２の端子５０６とを有する。
【０１６０】
超小型電子構造５００は、その上に能動素子６０２、例えば、トランジスタ等の能動デバイス又は他の能動素子を含むことができ、それらの能動素子は、更なる素子とともに、又は更なる素子を用いることなく、メモリストレージアレイ６０４を画定する。一例では、能動素子６０２、及び能動素子によって画定されたメモリストレージアレイ６０４は、超小型電子構造の１つの超小型電子素子の一部に、又は１つ以上の超小型電子素子、例えば、１つ以上の半導体チップに組み込むことができるか、又は超小型電子構造の１つ以上の超小型電子パッケージ、又はそのアセンブリに組み込むことができる。
【０１６１】
限定はしないが、一例では、超小型電子構造５００は、例えば、超小型電子パッケージ又はその一部とすることができ、超小型電子パッケージの第１の表面６０１において端子が露出する。別の例では、超小型電子構造は、電気的に接続される複数の超小型電子パッケージを含むアセンブリとすることができるか、又は電気的に接続される複数の超小型電子素子、複数の半導体チップ又は複数の超小型電子素子若しくは複数の半導体チップの複数の部分、又は複数の半導体パッケージの複数の部分を含む構造とすることができる。
【０１６２】
一例では、メモリストレージアレイ６０４は、その役割が超小型電子構造の別の機能部分に従属する場合がある、超小型電子構造の機能部分を含む。例えば、超小型電子構造は論理機能部分、例えば、プロセッサと、メモリ機能部分とを含むことができ、メモリ機能部分は、論理機能部分の機能を支援するか、又は論理機能部分の機能を果たすのを助けることができる。しかしながら、特定の例では、超小型電子構造は、主にメモリストレージアレイ機能を提供するように構成することができる。後者の場合、超小型電子構造は、メモリストレージアレイ機能以外の機能を提供するように構成されるその構造の他の構成要素内の能動素子の数より多くの数の、メモリストレージアレイ機能を提供するように構成される能動素子６０２、例えば、トランジスタ等の能動デバイスを有することができる。
【０１６３】
超小型電子構造は、メモリストレージアレイ６０４内の場所を指定するアドレス情報を受信するための複数のアドレス入力６０６を有することができる。したがって、アドレス入力は、上記のような超小型電子素子の表面において露出するコンタクトとすることができる。超小型電子構造は、超小型電子構造の特定の端子において受信されたアドレス情報をアドレス入力６０６に転送するように構成される。例えば、超小型電子構造は、その構造の特定の端子において受信された信号を対応する特定のアドレス入力６０６に結合することができる。特定の例では、アドレス入力６０６は、超小型電子素子５０１、例えば、半導体チップの面６０７において露出することができ、その面６０７は超小型電子構造の第１の表面６０１に面している。別の例では、アドレス入力６０６は、第１の表面６０１に面しない超小型電子素子５０１の面６０９において露出することができる。
【０１６４】
一例では、超小型電子構造５００は、その中に、１組の端子、例えば、「第１の端子」５０４を超小型電子構造の対応するアドレス入力と電気的に直接結合する配線を含みうる。別の例では、下記で更に説明されるように、超小型電子構造５００は、その上に複数の能動素子を有する半導体チップ等のバッファ素子を含むことができ、そのような半導体チップは、超小型電子構造によってアドレス入力に転送するために、第１の端子において受信されたアドレス情報又はコマンド情報の少なくとも１つの再生、部分的復号又は完全復号の少なくとも１つを実行するように構成される。
【０１６５】
半導体構造５００は、超小型電子構造の「ＳＰＤ素子」として、直列プレゼンス検出（「ＳＰＤ：ｓｅｒｉａｌ  ｐｒｅｓｅｎｃｅ  ｄｅｔｅｃｔ」）機能を実行するように構成される少なくとも一部を有する不揮発性メモリを更に含みうる。そのようなＳＰＤ素子は、超小型電子構造の編成、タイミング又は容量のうちの少なくとも１つに関連する動作パラメータを含みうる。一実施形態では、ＳＰＤ素子は、その中にメモリストレージアレイが設けられ、アドレス入力を経由してアドレス情報が与えられる１つ以上の半導体チップ以外の半導体チップ内に組み込むことができる。一例では、動作パラメータは、行アドレスストローブ信号が超小型電子構造の回路によってイネーブル状態において検出された後の待ち時間（これ以降、「ＲＡＳ待ち時間」）のクロックサイクル数等のタイミングに関連することができるか、又は列アドレスストローブ信号が超小型電子構造の回路によってイネーブル状態において検出された後の待ち時間のクロックサイクル数に関連することができるか、又は、例えば、１ギガビット（「１Ｇｂ」）、２ギガビット（「２Ｇｂ」）等の超小型電子構造の容量に関連することができるか、又は「単一ランク」、「２ランク」、「４ランク」若しくは他の構造等の超小型電子構造の編成に関連することができるか、又は他の動作パラメータに、若しくは上記の動作パラメータの組み合わせに、若しくは他の動作パラメータに関連することができる。一例では、限定はしないが、不揮発性メモリが上記のパラメータのうちの単一のパラメータの情報を記憶することができるか、又は動作パラメータの任意の組み合わせの情報を記憶することができる。特定の例では、ＳＰＤは、メモリストレージアレイに対する読出し又は書込みアクセス中に回避されるべきである、超小型電子構造のメモリストレージアレイ内の既知の不良記憶場所のテーブルを含みうる。
【０１６６】
理論面５３２は、超小型電子構造の逆向きの第１の縁部５４０と第２の縁部５４１との間の場所において、第１の表面６０１に垂直な方向に超小型電子構造５００を貫通して延在する。理論面５３２と他の構造との間の関係は、以下に与えられる例から明らかになるであろう。図６Ｂにおいて更に見られるように、超小型電子構造５００は、その上に、理論面５３２の第１の側及び第２の側の両側に配置される複数の第１の端子、例えば、端子５０４を有する。
【０１６７】
図６Ｄにおいて更に見られるように、第１の組の第１の端子５０４が理論面５３２の第１の側に配置され、第２の、例えば、全く同じ１組の第１の端子５０４が、第１の側に対向する理論面５３２の第２の側に配置される。超小型電子構造５００は、第１の端子において受信されたアドレス情報をアドレス入力に与えるように構成される。図６Ｄにおいて更に見られるように、第１の組の第１の端子５０４の信号割当ては、第２の組の第１の端子５０４の信号割当ての鏡像である。
【０１６８】
本明細書において用いられるときに、理論面５３２の両側にそれぞれ配置される一対の第１の端子の信号割当ては、その対の各端子に割り当てられる信号が機能的に等価であるときに互いの鏡像である。アドレス空間内の場所を指定する際に別の信号と同じ機能を有するアドレス信号は、他のアドレス信号と機能的に等価である。これは、超小型電子構造上の一対のアドレス端子５１４−１及び５１４−２（図６Ｄ）、例えば、「Ａ２Ｌ」（Ａ２＿Ｌｅｆｔ）及び「Ａ２Ｒ」（Ａ２＿Ｒｉｇｈｔ）がそれぞれ、同じアドレス空間内の場所を指定するために用いられるアドレスにおいて重み２∧２（２の２乗）のビットを指定する例において、最も都合良く確認することができる。信号Ａ２Ｌ及びＡ２Ｒはそれぞれ同じアドレス空間又は等価なアドレス空間内のアドレスの同様の部分を指定するために用いることができるので、これらの端子は同じ信号割当てを有する。
【０１６９】
本発明による一例では、パッケージの端子Ａ２Ｌ及びＡ２Ｒのうちのいずれか一方又は両方に転送されるアドレス情報は、超小型電子構造５００（図６Ａ）に組み込まれる１つ以上の超小型電子素子上の対応するアドレス入力、例えば、同じ名称「Ａ２」を有する素子コンタクトに転送できることが明らかである。したがって、一例では、鏡像信号割当てを有する第１の端子の各対に割り当てられる信号、例えば、第１の組の第１の端子内の信号Ａ２Ｌ及び第２の組内の信号Ａ２Ｒは、超小型電子構造の外部の場所にあるドライバ回路の同一の出力から生じることができることが可能である。そのような例において更に、信号Ａ２Ｌ及びＡ２Ｒがそこを通して超小型電子構造の端子において受信される、回路パネルの外面に露出するパネルコンタクトは別々であるが、場合によっては、パネルコンタクトは、回路パネルの１つ以上の他の場所において電気的に結び付けることができる。したがって、場合によっては、一対の等価な信号Ａ２Ｌ及びＡ２Ｒは、そのような他の回路パネルの場所において単一の信号として送出される。
【０１７０】
別の例では、超小型電子構造５００は複数の超小型電子素子を備えることができ、アドレス情報が、超小型電子構造内の超小型電子素子の１つ以上のものに、同じ構造の超小型電子素子の異なる１つ以上の超小型電子素子に与えられるアドレス情報から別々に与えられる。この場合、アドレス情報は理論面の第１の側及び第２の側のそれぞれにおいて第１の組の端子及び第２の組の端子上で受信されるが、理論面の第１の側にある第１の端子において受信されるアドレス情報は、超小型電子構成要素の第１の１つ以上の超小型電子素子のアドレス入力にのみ与えることができる。逆に、第１の側に対向する理論面の第２の側にある第１の端子において受信されるアドレス情報は、超小型電子構造の超小型電子素子のうちの第２の１つ以上の超小型電子素子のアドレス入力にのみ与えることができる。
【０１７１】
一例では、第１の１つ以上の超小型電子素子は、理論面の第１の側に存在することができ、第２の１つ以上の超小型電子素子は理論面の第２の側に存在することができる。そのような場合には、信号割当てＡ２Ｌを有するパッケージの端子において受信されるアドレス情報、及びその鏡像である信号割当てＡ２Ｒを有するパッケージの端子におけるアドレス情報はそれぞれ、超小型電子構造５００（図６Ａ）の第１の超小型電子素子及び第２の超小型電子素子の同じ名称「Ａ２」を有する素子コンタクトに転送することができる。
【０１７２】
図６Ｄにおいて、第１のグリッド５１４及び第２のグリッド５２４内に配置することができる第１の組の第１の端子及び第２の組の第１の端子のそれぞれの信号割当ては理論面５３２に対して対称であるように示されており、それにより、信号Ａ１５を受信するために割り当てられた第１の組の端子５１４−１は、信号Ａ１５を受信するために割り当てられた第２の組の対応する端子５２４−１と理論面５３２に対して対称である。理論面５３２の両側にある第１の端子間の同じ関係は、本出願における図６Ａ及び他の図において与えられる種々の断面図において表される。具体的には、そのような図における表記「Ａ」は、アドレス入力に転送されることになるアドレス情報を受信するために同じ信号割当てを有する一対の第１の端子の位置を表しており、そのような第１の端子は、各超小型電子構造５００等の内のそれぞれの鏡像位置に配置される。
【０１７３】
場合によっては、理論面５３２の第１の側及び第２の側のそれぞれの第１の端子５０４は、ストレージアレイ内の単一の記憶場所を一意に指定するのに必要な各信号を受信するように構成することができる。場合によっては、第１の側及び第２の側のそれぞれの第１の端子５０４は、ストレージアレイ内の単一の記憶場所を一意に指定するのに必要な信号の大部分のみを受信するように構成することができる。
【０１７４】
理論面５３２は、縁部５４１より縁部５４０に近くすることができるか、又は縁部５４０より縁部５４１に近くすることができる幾つかの場所において超小型電子構造を貫通して延在することができるが、特定の例では、図６Ｄに示されるように、理論面は縁部５４０と５４１との間の中間の場所において構造５００を貫通して延在することができる。
【０１７５】
別の例では、第１の組の第１の端子からの一方の側（例えば、第１の側６４１）にある各第１の端子の信号割当て（例えば、Ａ２Ｌ）と、その反対側（例えば、第２の側６４２）にある同じ信号割当て（例えば、Ａ２Ｒ）を有する第２の組の第１の端子内の対応する第１の端子との間の対称性に関する上記の要件が満たされる限り、図６Ｂに示されるように、各組の第１の端子内の端子が全て面５３２の同じ側（例えば、第１の側６４１）に位置する必要はなく、その面のいずれかの側にある任意の適切な場所に配置することができる。
【０１７６】
例えば、黒い長方形及び黒い楕円形（例えば、５１４−１及び５１４−２）によって示される第１の組の第１の端子、並びに白い長方形及び白い楕円形（例えば、５２４−１及び５２４−２）によって示される第２の組の第１の端子は、面５３２の両側にわたって分散して配置することができる。各組の第１の端子は面５３２の同じ側（例えば、第１の側６４１）に位置する必要はなく、一方の側（例えば、第１の側６４１）にある第１の組からの特定のアドレス信号割当てを有する各第１の端子と、その反対側（例えば、第２の側６４２）にある第２の組からの同じアドレス信号割当てを有する第１の端子との間の対称性に関する上記の要件が満たされる限り、その面のいずれかの側にある任意の適切な位置に配置することができる。例えば、黒い長方形及び黒い楕円形（例えば、５１４−１及び５１４−２）によって示される１組の第１の端子内の各端子が、白い長方形及び白い楕円形（例えば、５２４−１及び５２４−２）によって示される第２の組の第１の端子内の各端子と、面５３２に対して対称であることを図６Ｂにおいて見ることができる。
【０１７７】
図６Ａに更に示されるような特定の例では、超小型電子構造の第１の表面６０１は第１の方向６１４を向いており、超小型電子構造５００は、同じ第１の方向を向いている第１の表面５１０を有する基板５０２を含む。基板５０２の第２の表面５０８は、第１の方向と逆の第２の方向６１６を向くことができる。そのような例において、場合によっては、能動素子６０２の幾つか又は全てがその上に設けられる、半導体チップ等の超小型電子素子５０１が、基板５０２の第２の表面５０８に面しない面６０９を有することができる。
【０１７８】
図６Ｆの特定の例において更に見られるように、超小型電子構造５００に組み込まれる超小型電子素子５０１が、その前面５０５において素子コンタクト５１１、５１３を有することができ、素子コンタクトは、基板５０２の第２の表面５０８にある基板コンタクト５２１、５２３にそれぞれ電気的に接続される。例えば、ワイヤボンド５１２が、素子コンタクト５１１、５１３を基板コンタクト５２１、５２３と電気的に接続することができる。代替的には、他のタイプの導体、例えば、リードフレームの一部、可撓性リボンボンド等を用いて、素子コンタクト５１１、５１３をそれぞれの基板コンタクト５２１、５２３と電気的に接続することができ、場合によっては、素子コンタクト５１１、５１３を、超小型電子素子５０１の前面５０５よりも、第１の表面５０８から高い場所に配置される他の導電性素子と接続することもできる。
【０１７９】
１つのタイプのそのような超小型電子素子５０１では、素子コンタクト５１１、５１３のうちの幾つかのコンタクトをそれぞれ、超小型電子素子に供給されるアドレス情報のうちの特定のアドレス情報を受信するように構成することができる。特定の実施形態では、そのようなコンタクト５１１、５１３はそれぞれ、超小型電子素子の外部から、すなわち、ワイヤボンド５１２等のパッケージの配線を通して、かつ第１の端子５０４を通して、超小型電子素子５０１に供給されるアドレス情報を受信するように構成されるアドレス入力とすることができる。コンタクト５１１、５１３は、超小型電子素子の外部から、限定はしないが、ワイヤボンド５１２及び第２の端子５０６を通して、他の情報又は信号を受信するように構成することもできる。
【０１８０】
そのような超小型電子素子５０１の１つの特定の例では、素子コンタクト５１１、５１３において存在するアドレス情報は、それぞれの超小型電子素子によって用いられるクロックのエッジに対して、すなわち、異なる第１の電圧状態と第２の電圧状態との間のクロックの遷移時にサンプリングすることができる。すなわち、各アドレス信号は、クロックの低電圧状態と高電圧状態との間の立ち上がり遷移時に、又はクロックの高電圧状態と低電圧状態との間の立ち下がり遷移時にサンプリングすることができる。したがって、複数のアドレス信号を全てクロックの立ち上がり遷移時にサンプリングすることができるか、又はそのようなアドレス信号を全てクロックの立ち下がり遷移時にサンプリングすることができるか、又は別の実施形態では、素子コンタクト５１１、５１３のうちの１つにおけるアドレス信号をクロックの立ち上がり遷移時にサンプリングすることができ、他方の外部コンタクトにおけるアドレス信号をクロックの立ち下がり遷移時にサンプリングすることができる。
【０１８１】
メモリストレージアレイ機能を主に提供するように構成することができる別のタイプの超小型電子素子５０１では、その上にあるアドレスコンタクトのうちの１つ以上のものを多重化して用いることができる。この例では、それぞれの超小型電子素子５０１の特定の素子コンタクト５１１、５１３が、外部から超小型電子素子に供給される２つ以上の異なる信号を受信することができる。したがって、異なる第１の電圧状態と第２の電圧状態との間のクロックの第１の遷移（例えば、立ち上がり遷移）時に特定のコンタクト５１１、５１３において第１のアドレス信号をサンプリングすることができ、第１のアドレス信号以外の信号は、第１の遷移と反対である第１の電圧状態と第２の電圧状態との間のクロックの第２の遷移（例えば、立ち下がり遷移）時に特定のコンタクトにおいてサンプリングすることができる。
【０１８２】
そのように多重化する場合、それぞれの超小型電子素子５０１の同じ素子コンタクト５１１、５１３において、クロックの同じサイクル内で２つの異なる信号を受信することができる。特定の場合には、このように多重化することによって、それぞれの超小型電子素子５０１の同じ素子コンタクト５１１、５１３において同じクロックサイクル内で第１のアドレス信号及び異なる信号を受信できるようになる。更に別の例では、このように多重化することによって、それぞれの超小型電子素子５０１の同じ素子コンタクト５１１、５１３において同じクロックサイクル内で第１のアドレス信号及び異なる第２のアドレス信号を受信できるようになる。
【０１８３】
幾つかの実施形態では、図６Ａ及び図６Ｆに示される基板５０２は、シート状又は板状の誘電体素子を含むことができ、誘電体素子は基本的に高分子材料、例えば、数ある中でも、樹脂又はポリイミドからなることができる。代替的には、基板は、ガラス繊維強化エポキシ等の複合構成物、例えば、ＢＴ樹脂又はＦＲ−４構成物を有する誘電体素子を含みうる。幾つかの例では、誘電体素子は、誘電体素子の平面において、すなわち、その第１の表面５１０に対して平行な方向において、最大で摂氏１度当たり３０百万分率（これ以降、「ｐｐｍ／℃」）の熱膨張係数を有することができる。別の例では、基板は、摂氏１度当たり１２百万分率未満の熱膨張係数（「ＣＴＥ」）を有する材料からなり、その上に端子及び他の導電性構造が配置される支持素子を含みうる。例えば、そのような低ＣＴＥ素子は、基本的に、ガラス、セラミック若しくは半導体材料若しくは液晶ポリマー材料、又はそのような材料の組み合わせからなることができる。
【０１８４】
図６Ｆにおいて見られるように、第１の組５２１の基板コンタクト及び第２の組５２３の基板コンタクトが、基板の第２の表面５０８において露出することができる。第１の組５２１の基板コンタクトは、超小型電子素子の面５０５の上方に延在する導電性構造等を通して、超小型電子素子の素子コンタクトの列５１１と電気的に接続することができる。例えば、導電性構造はワイヤボンド５１２とすることができる。場合によっては、超小型電子素子の背面５０７と基板５０２の第２の表面５０８との間にダイアタッチ接着剤を配置することができ、それにより、超小型電子素子と基板との間の接続を機械的に補強することができる。第２の組５２３の基板コンタクトは、素子コンタクト５３１の列５１３と電気的に接続することができる。
【０１８５】
超小型電子素子は、素子コンタクトの列内に配置されない場合がある更なるコンタクトも含みうる。幾つかの例では、更なるコンタクトは、電源、接地への接続のために用いることができるか、又は試験のために用いられる場合があるような、プロービングデバイスと接触させるために利用可能なコンタクトとして用いることができる。
【０１８６】
ワイヤボンド５１２（図６Ｆ）等の導電性構造が、コンタクト５１１、５１３を基板の第２の表面５０８において露出する対応するコンタクト５２１、５２３と電気的に接続することができる。幾つかの実施形態では、コンタクト５１１、５１３は、場合によっては、半導体のバックエンドオブライン（「ＢＥＯＬ」）配線を通して、半導体チップの能動デバイスと電気的に接続することができ、その配線はビア又は他の導電性構造を含むことができ、場合によってはコンタクト５１１、５１３の下に配置することができる。
【０１８７】
別の例では、超小型電子素子５０１のコンタクトは、図６Ｄにおいて超小型電子素子の境界を示す破線によって指示される超小型電子素子の１つ以上の周縁部に隣接する１組又は複数組のコンタクト内に配置することができる。特定の例では、超小型電子素子は単一の半導体チップとすることができ、その上にあるコンタクト５１１又は５１３は、半導体チップのコンタクトである「チップコンタクト」とすることができる。
【０１８８】
本明細書において用いられるときに、半導体チップの超小型電子素子の面の「中央領域」は、その面の対向する第１の縁部及び第２の縁部に対して平行な方向において面の寸法の端から端まで延在する平行な境界を有する面のエリアを意味し、中央領域は、対向する第１の縁部と第２の縁部との間の面の最も短い寸法の中央３分の１に及ぶ。したがって、第１の周辺領域は中央領域と第１の縁部との間の面の最も短い寸法の３分の１に及び、第２の周辺領域は、中央領域と第２の縁部との間の最も短い寸法の３分の１に及ぶ。
【０１８９】
図６Ｅにおいて見られるように、超小型電子構造５００は、超小型電子構造５００を、例えば、回路パネル等の、超小型電子構造５００の外部にある構成要素と電気的に、かつ機械的に接続するための第１の端子５０４及び第２の端子５０６を有することができる。端子５０４、５０６は、導電性パッド、ポスト、又は他の導電性構造とすることができる。図６Ｅにおいて見られる例では、端子は、場合によっては、接合素子５３０を含むことができ、例えば、数ある中でも、ハンダ、スズ、インジウム、金、共晶材料等の結合金属、又は他の導電性結合材料を含むことができ、場合によっては、導電性パッド若しくはポスト等の、基板の導電性構造に取り付けられる導電性バンプ等の付加構造も含みうる。第１の端子５０４及び第２の端子５０６は、例えば、トレース及びビア等の、基板上の導電性構造を通して基板コンタクト５２１、５２３と電気的に接続することができる。
【０１９０】
特定の例では、図６Ｂにおいて見ることができるように、第１の組の第１の端子５０４は、第２の表面５０８に対向する基板５０２の第１の表面５１０において露出する第１のグリッド５１４内の位置に配置することができる。第２の組の第１の端子５０４は、第１の組の第１の端子に対向する理論面５３２の側に配置される基板の第１の表面５１０において露出する第２のグリッド５２４内の位置に配置することができる。図の幾つかでは、超小型電子素子の前面の外側境界を越えて延在する第１の組及び第２の組が示されるが、そうである必要はない。本発明の特定の実施形態では、各組内の１組の第１の端子は、上記で言及されたアドレス情報を搬送するように構成することができるか、又は特定の実施形態では、上記で言及されたアドレス信号及びコマンド−アドレスバスの特定の信号を搬送するように構成することができる。
【０１９１】
例えば、超小型電子素子５０１がＤＲＡＭ半導体チップであるか、又はＤＲＡＭ半導体チップを含むとき、第１の組及び第２の組はそれぞれ、パッケージ内の超小型電子素子内のメモリストレージアレイの全ての利用可能なアドレス指定可能記憶場所を判断するために、パッケージ内の回路、例えば、行アドレスデコーダ及び列アドレスデコーダ、並びに存在するなら、バンク選択回路によって使用可能である、超小型電子構造５００に転送されるアドレス情報を搬送するように構成される。特定の実施形態では、第１の組の第１の端子５０４及び第２の組の第１の端子５０４はそれぞれ、そのようなメモリストレージアレイ内のアドレス指定可能記憶場所を判断するために超小型電子構造５００内のそのような回路によって用いられる全てのアドレス情報を搬送するように構成することができる。
【０１９２】
そのような実施形態の変形形態では、第１のグリッド５１４及び第２のグリッド５２４内の位置に配置される第１の端子は、そのようなメモリストレージアレイ内のアドレス指定可能記憶場所を判断するために超小型電子構造５００内のそのような回路によって用いられるアドレス情報の大部分を搬送するように構成することができ、その際、超小型電子構造上の上記で参照された第２の端子５０６のうちの少なくとも幾つか等の他の端子が、アドレス情報の残りの部分を搬送するように構成されることになる。そのような変形形態において、特定の実施形態では、第１の組及び第２の組のそれぞれの第１の端子５０４は、そのようなメモリストレージアレイ内のアドレス指定可能記憶場所を判断するために超小型電子構造５００内のそのような回路によって用いられるアドレス情報の４分の３以上を搬送するように構成することができる。
【０１９３】
特定の実施形態では、第１の組及び第２の組、例えば、グリッド５１４、５２４のそれぞれの端子は、チップ選択情報、例えば、チップ内のメモリ記憶場所にアクセスする場合に超小型電子構造５００内の特定のチップを選択するために使用可能な情報を搬送するように構成されない場合がある。別の実施形態では、第１の組及び第２の組のうちの少なくとも一方の第１の端子５０４は実際にはチップ選択情報を搬送することができる。
【０１９４】
通常、超小型電子構造５００内の超小型電子素子５０１がＤＲＡＭチップであるか、又はＤＲＡＭチップを含むとき、一実施形態では、アドレス情報は、超小型電子構造の外部にある構成要素、例えば、下記で説明される回路パネル５５４（図７Ａ）等の回路パネルから超小型電子構造に転送される全てのアドレス情報を含むことができ、そのアドレス情報は、読出しアクセスの場合に、又は読出し若しくは書込みいずれかのアクセスの場合に超小型電子パッケージ内のランダムアクセスアドレス指定可能記憶場所を判断するために用いられる。
【０１９５】
第２の端子５０６のうちの少なくとも幾つかは、第１の組の第１の端子５０４及び第２の組の第１の端子５０４によって搬送されるアドレス信号以外の信号を搬送するように構成することができる。特定の例では、第２の端子５０６は、データ、データストローブ信号、又はチップ選択、リセット、電源電圧、例えば、Ｖｄｄ、Ｖｄｄｑ及び接地、例えば、Ｖｓｓ及びＶｓｓｑ等の他の信号若しくは基準電位のうちの１つ以上のものを搬送することができる。また、幾つか又は全ての第２の端子を、第１の組の第１の端子及び第２の組の第１の端子が配置される同じ第１のグリッド５１４及び第２のグリッド５２４内の場所に配置することもできる。そのような場合、第１のグリッド５１４及び第２のグリッド５２４内の場所に配置される幾つかの端子は、データ、データストローブ信号、又はチップ選択、リセット、電源電圧、例えば、Ｖｄｄ、Ｖｄｄｑ及び接地、例えば、Ｖｓｓ及びＶｓｓｑ等の他の信号若しくは基準電位の１つ以上のものを搬送するように構成することができる。第３のグリッド５１６及び第４のグリッド５２６内の場所に配置される幾つかの端子は、データ、データストローブ信号、又はチップ選択、リセット、電源電圧、例えば、Ｖｄｄ、Ｖｄｄｑ及び接地、例えば、Ｖｓｓ及びＶｓｓｑ等の他の信号若しくは基準電位の１つ以上のものを搬送するように構成することができる。
【０１９６】
特定の実施形態では、各超小型電子構造５００の第１のグリッド５１４及び第２のグリッド５２４内に配置される第１の端子は、超小型電子素子５０１の動作モードを制御する情報を搬送するように構成することができる。より具体的には、第１の組の第１の端子５０４及び第２の組の第１の端子５０４はそれぞれ、超小型電子構造５００に転送される特定の１組のコマンド信号及び／又はクロック信号の全てを搬送するように構成することができる。一実施形態では、第１の組及び第２の組のそれぞれの第１の端子５０４は、外部構成要素、例えば、回路パネル又は他のデバイスから超小型電子構造５００に転送されるコマンド信号、アドレス信号、バンクアドレス信号及びクロック信号の全てを搬送するように構成することができ、コマンド信号は、行アドレスストローブ、列アドレスストローブ及び書込みイネーブルを含む。
【０１９７】
超小型電子素子のうちの１つ以上のものが、ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）半導体チップ、又はＤＲＡＭチップのアセンブリ等によって提供される、動的メモリストレージアレイ機能を提供するように構成される実施形態では、コマンド信号は、書込みイネーブル信号、行アドレスストローブ信号及び列アドレスストローブ信号とすることができる。ＯＤＴ（オンダイターミネーション）、チップ選択、クロックイネーブル等の他の信号は、グリッド５１４、５２４内等の、第１の組及び第２の組内に配置される端子によって搬送されても、搬送されなくてもよい。クロック信号は、アドレス信号をサンプリングするために超小型電子素子のうちの１つ以上のものによって用いられるクロックとすることができる。例えば、図７Ａの超小型電子パッケージ５００Ａ、５００Ｂにおいて、そして図６Ｆに更に示されるように、第１の端子５０４は、クロック信号ＣＫ及びＣＫＢ、行アドレスストローブＲＡＳ、列アドレスストローブＣＡＳ及び書込みイネーブル信号ＷＥ、並びにアドレス信号Ａ０〜Ａ１５及びバンクアドレス信号ＢＡ０、ＢＡ１及びＢＡ２を搬送するように構成することができる。
【０１９８】
図６Ｂ及び図６Ｃにおいて示される実施形態では、第３のグリッド５１６及び第４のグリッド５２６（図６Ｂ）内、又は第３のグリッド６４８及び第４のグリッド６４２（図６Ｃ）内の位置に配置することができる第２の端子５０６のうちの少なくとも幾つかは、第１のグリッド５１４及び第２のグリッド５２４内の位置に配置される第１の端子５０４によって搬送されるコマンド信号、アドレス信号及びクロック信号以外の信号を搬送するように構成することができる。チップ選択、リセット、電源電圧、例えば、Ｖｄｄ、Ｖｄｄｑ及び接地、例えば、Ｖｓｓ及びＶｓｓｑ等の信号又は基準電位は、他に言及されない限り、本明細書において参照される実施形態のいずれかにおいて、第２の端子５０６によって搬送されても、搬送されなくてもよい。
【０１９９】
一実施形態では、アドレス信号以外の信号を搬送するように構成される第２の端子５０６のうちの少なくとも幾つかは、第１のグリッド５１４及び第２のグリッド５２４内の位置に配置することができる。一例では、コマンド信号、アドレス信号及びクロック信号以外の信号を搬送するように構成される第２の端子５０６のうちの少なくとも幾つかは、第１のグリッド５１４及び第２のグリッド５２４内の位置に配置することができる。図には第２の端子５０６の特定の構成が示されるが、図示される特定の構成は例示することを目的としており、限定することは意図していない。例えば、第２の端子５０６は、電源信号又は接地信号に接続されるように構成される端子も含みうる。
【０２００】
パッケージの第１のグリッド５１４及び第２のグリッド５２４内の第１の端子の配置が図６Ｄに詳細に示される。一例では、各グリッド５１４、５２４は、平行な第１の列及び第２の列５３６の端子を含みうる。各グリッド内の端子の列５３６は互いに隣接することができる。代替的には、図６Ｄには示されないが、第１の列の端子と第２の列の端子との間に少なくとも１つの端子を配置することができる。
【０２０１】
別の例では、図６Ｅにおいて見られるように、グリッドは１列の端子を含むことができ、この列の端子に関して、列軸５１９はそのような列の端子５０４の大部分を通って延在し、すなわち、その列の中心に位置する。しかしながら、そのような列において、端子のうちの１つ以上のものは、端子５０４’の場合のように、列軸５１９の中心に位置しない場合がある。この場合、そのような端子（複数の場合もある）が軸５１９の中心に位置しない場合であっても、任意の他の列の軸よりその特定の列の軸５１９に近いので、これらの１つ以上の端子はその特定の列の一部と見なされる。列軸５１９は、列軸の中心に位置しないこれらの１つ以上の端子を通って延在することができるか、又は場合によっては、列軸５１９がその列の中心に位置しない端子を通り抜けない場合もあるように、これらの中心に位置しない端子は列軸から更に離間する場合もある。１つの列内、又はグリッド内のそれぞれの列の列軸の中心に位置しない１つの列内、又は２つ以上の列内に１つ、幾つか、又は数多くの端子が存在することができる。
【０２０２】
さらに、端子のグリッドは、環状、多角形状、又は更に分散した分布の端子の配置等のように、列以外にグループ化された端子の配置を含みうる。図６Ｆに示されるように、封入剤５４６が基板の第２の表面５０８の上に重なることができ、そこにある超小型電子素子５０１と接触することができる。場合によっては、封入剤は、基板５０２に面しない超小型電子素子の前面５０５の上に重なることができる。
【０２０３】
図６Ｄにおいて与えられる上記の例と同様に、そして図６Ｂにおいても見られるように、第２のグリッド５２４内の第１の端子の信号割当ては、第１のグリッド５１４内の第１の端子の信号割当ての鏡像である。別の言い方をすると、第１のグリッド及び第２のグリッド内の第１の端子の信号割当ては、第１のグリッド５１４と第２のグリッド５２４との間にある理論面又は軸５３２に対して対称であり、この場合に軸５３２は、第１の端子の列５３６が延在する方向５４２に延在する。第２のグリッド５２４内の信号割当てが第１のグリッド５１４内の信号割当ての鏡像ある場合、信号Ａ１５を搬送するために割り当てられる第１のグリッド５１４の第１の端子５１４−１は、信号Ａ１５を搬送するために割り当てられる第２のグリッド５２４内の対応する第１の端子５２４−１と、グリッド内で同じ相対的な垂直位置（方向５４２）にある。しかしながら、第１のグリッド５１４は２つの列５３６を含み、信号Ａ１５を搬送するために割り当てられる第１のグリッド５１４の端子５１４−１は、第１のグリッド５１４の２つの列５３６のうちの左列にあるので、鏡像配置は、信号Ａ１５を搬送するために割り当てられる第２のグリッド５２４の対応する端子５２４−１が第２のグリッド５２４の２つの列のうちの右列内にあることを必要とする。
【０２０４】
この配置の別の結果は、信号Ａ９を搬送するために割り当てられる端子も第１のグリッド５１４及び第２のグリッド５２４のそれぞれのグリッド内の同じ相対的垂直位置内にあることである。しかしながら、第１のグリッド５１４では、Ａ９を搬送するために割り当てられる第１の端子５１４−１は第１のグリッド５１４の２つの列５３６のうちの右列内にあり、鏡像配置は、信号Ａ９を搬送するために割り当てられる第２のグリッド５２４の対応する端子５２４−２が第２のグリッド５２４の２つの列のうちの左列内にあることを必要とする。図６Ｄにおいて見ることができるように、同じ関係は、少なくとも、上記で論じられたような超小型電子構造のアドレス入力によって受信するためのアドレス情報を搬送するために割り当てられる各第１の端子に関して、第１のグリッド及び第２のグリッドのそれぞれの各第１の端子の場合に当てはまる。
【０２０５】
第１の端子の信号割当てがそれに対して対称である理論面５３２は、基板上の種々の位置に位置することができる。理論面５３２は１つの軸と見なすことができ、幾つかの実施形態では、第１の端子の列５３６が縁部５４０、５４１に対して平行な方向に延在するときに特に、その軸は、基板の両側にある第１の縁部５４０及び第２の縁部５４１から等距離に位置するパッケージの中心軸とすることができ、第１のグリッド及び第２のグリッドはこの中心軸に対して対称である場所に配置される。一例では、軸５３２は、基板の第１の縁部５４０及び第２の縁部５４１に対して平行であり、かつ等距離にある線から、任意の２つの隣接する端子列間の最小ピッチの３．５倍以下の距離内に位置することができる。代替的には、この対称軸５３２は、縁部５４０と５４１との間の等距離にある中心軸から、水平方向５３５においてオフセットすることができる。
【０２０６】
特定の例では、第１のグリッド及び第２のグリッド内の端子は、パッケージの中央領域に位置することができる。一例では、第１のグリッド５１４及び第２のグリッド５２４のそれぞれの少なくとも１つの端子列５３６は、基板の第１の縁部５４０及び第２の縁部５４１にから等距離にあり、かつ平行である線から、任意の２つの隣接する平行な端子列５３６間の最小ピッチの３．５倍以下の距離内に配置することができる。
【０２０７】
上記で言及されたように、第２の端子５０６は、上記で言及されたアドレス情報以外、又は上記で言及されたコマンド−アドレスバスの信号以外の信号の情報を搬送するように構成することができる。一例では、第２の端子５０６は、超小型電子素子への、及び／又は超小型電子素子３０からの一方向又は双方向データ信号、及びデータストローブ信号、並びにデータマスク、及び終端抵抗への並列終端をオン又はオフにするために用いられるＯＤＴ、すなわち「オンダイターミネーション」信号を搬送するために用いられる端子を含みうる。特定の例では、第２の端子は、チップセレクト、リセット、クロックエネーブル等の信号、並びに電源電圧、例えば、Ｖｄｄ、Ｖｄｄｑ、又は接地、例えば、Ｖｓｓ及びＶｓｓｑ等の基準電位を搬送することができる。
【０２０８】
幾つかの実施形態では、コマンド−アドレスバス信号以外の信号を搬送するように構成される幾つかの端子又は全ての端子を、適切に配置できる場合にはいつでも、パッケージ上の第２の端子５０６として配置することができる。例えば、第２の端子５０６のうちの幾つか又は全てを、第１の端子５０４が配置される基板５０２上の同じグリッド５１４、５２４内に配置することができる。第２の端子５０６のうちの幾つか又は全てを、第１の端子５０４のうちの幾つか又は全てと同じ列内に、又は異なる列内に配置することができる。場合によっては、１つ以上の第２の端子の中に同じグリッド又はその列内の第１の端子を点在させることができる。
【０２０９】
特定の例では、図６Ｄにおいて見ることができるように、第２の端子５０６のうちの幾つか又は全てを、基板の第１の表面５１０において露出する第３のエリア又はグリッド５１６内に配置することができ、別の組の第２の端子を第１の表面５１０において露出する第４のエリア又はグリッド５２６内に配置することができる。特定の場合には、第３のエリア又はグリッド５１６内の第２の端子の信号割当ては、第１のグリッド及び第２のグリッドの場合に上記で説明されたのと同じようにして、第４のエリア又はグリッド５２６内の第２の端子の信号割当ての鏡像とすることができる。
【０２１０】
第３のグリッド５１６及び第４のグリッド５２６は、場合によっては、第１のグリッド及び第２のグリッドが延在する方向５４２に延在し、互いに平行にすることができる。第３のグリッド及び第４のグリッドも、第１のグリッド５１４及び第２のグリッド５２４と平行にすることができる。代替的には、図６Ｄを参照すると、第２の端子が配置されるグリッド５２７、５３７は、方向５４２を横切るか、又は更には直交する別の方向５３５に延在することができる。別の例では、幾つかの第２の端子は、図６Ｄに示されるグリッド５１６、５２６、５２７、５３７のそれぞれに配置することができる。幾つかの第２の端子は、第１のグリッド５１４及び第２のグリッド５２４内の位置に配置することもできるが、配置されなくてもよい。
【０２１１】
また、図６Ｄに示されるように、グリッド５２７内の第２の端子の信号クラス割当ては垂直軸５３２に対して対称とすることができ、グリッド５３７内の第２の端子の信号クラス割当ては垂直軸５３２に対して対称とすることができる。本明細書において用いられるときに、クラス内の数値指標が異なる場合であっても、信号割当てが同じ割当てクラス内にある場合には、２つの信号クラス割当ては互いに対称とすることができる。例示的な信号クラス割当ては、データ信号、データストローブ信号、データストローブ相補信号、及びデータマスク信号を含みうる。特定の例では、グリッド５２７において、信号割当てＤＱＳＨ及びＤＱＳＬを有する第２の端子は、それらの第２の端子が異なる信号割当てを有する場合であっても、データストローブであるそれらの信号クラス割当てに関して、垂直軸５３２に対して対称である。
【０２１２】
図６Ｄに更に示されるように、例えば、データ信号ＤＱ０、ＤＱ１、．．．の場合等の、超小型電子パッケージ上の第２の端子の空間位置へのデータ信号の割当ては、垂直軸５３２に対して、モジュロＸ対称性を有することができる。モジュロＸ対称性は、１つ以上の対の第１のパッケージ及び第２のパッケージが互いに対向して回路パネルに実装され、回路パネルが、対向して実装された対内のそれらの第１のパッケージ及び第２のパッケージの対応する第２の端子対を電気的に接続する、図７Ａ及び図７Ｂにおいて見られるようなアセンブリ６００又は７５４内の信号完全性を保存するのを助けることができる。端子の信号割当てが１つの軸に対して「モジュロＸ対称性」を有するとき、同じ数の「モジュロＸ」を有する信号を搬送する端子は、その軸に対して対称である位置に配置される。
【０２１３】
したがって、図７Ａ及び図７Ｂ等の場合の、そのようなアセンブリ６００又は７５４では、モジュロＸ対称性によって、第１のパッケージの端子ＤＱ０を、回路パネルを通して、同じ数のモジュロＸ（この場合、Ｘは８である）を有する第２のパッケージの端子ＤＱ８に電気的に接続できるように、回路パネルを通して電気的接続を行うことができるようになり、それにより、回路パネルの厚みを基本的に一直線で貫通する方向、すなわち、その厚みに対して垂直な方向に接続を行うことができる。したがって、８を法とする８の演算からの数は０であり、８を法とする９の演算からの数は１である。それゆえ、信号割当てがモジュロ８対称性を有するとき、モジュロ８演算が「１」の結果をもたらす、ＤＱ１等の信号を搬送するように構成される端子は、モジュロ８演算が同じ結果、すなわち、「１」をもたらす、ＤＱ９又はＤＱ１７等の信号を搬送するように構成される別の端子と、１つの軸に対して対称である基板上の位置に配置される。
【０２１４】
一例では、「Ｘ」は数６ｎ（２のｎ乗）とすることができるか（ただし、ｎは６以上である）、又はＸは８×Ｎとすることができる（ただし、Ｎは２以上である）。したがって、一例では、Ｘは、半バイト（４ビット）、バイト（８ビット）、複数バイト（８×Ｎ、Ｎは２以上）、ワード（３２ビット）又は複数ワード内のビット数に等しくすることができる。そのようにして、一例では、図６Ｄにおいて示されるように、モジュロ８対称性であるとき、データ信号ＤＱ０を搬送するように構成される、グリッド５２７内のパッケージ端子ＤＱ０の信号割当ては、データ信号ＤＱ８を搬送するように構成される別のパッケージ端子ＤＱ８の信号割当てと、垂直軸５３２に対して対称である。さらに、垂直軸に対してグリッド５２７内のパッケージ端子ＤＱ０及びＤＱ８の信号割当ての場合にも同じことが当てはまり、グリッド５３７の場合にも同じことが当てはまる。本明細書において説明されるようなモジュロ８対称性は、パッケージ端子ＤＱ０〜ＤＱ１５の各信号割当てに関して、グリッド５２７、５３７において見ることができる。
【０２１５】
図示されないが、モジュロ数「Ｘ」は６ｎ（２のｎ乗）以外の数とすることができ、２より大きい任意の数とすることができることに留意することが重要である。したがって、対称性が基にするモジュロ数Ｘは、パッケージが構築又は構成されるデータサイズ内に何ビットが存在するかによることができる。例えば、データサイズが８ビットではなく、５０ビットであるとき、信号割当てはモジュロ１０対称性を有することができる。データサイズが奇数ビットを有するとき、モジュロ数Ｘがそのような数を有することができる場合まである。
【０２１６】
一例では、ボールアウト（ball-out）、すなわち、図６Ｄ等において表される端子構成を有する超小型電子構造は、業界標準ＤＤＲ３又はＤＤＲ４仕様に従って動作する超小型電子素子を含む超小型電子構造の場合に用いることができる。
【０２１７】
図６Ｇの変形形態は、超小型電子構造６４０の理論面５３２の第１の側６４１に配置される第１の組６４２の第１の端子と、理論面の第２の側６４３に配置される第２の組６４４の第１の端子との間に対称性を与えることができる別の方法を示す。この例では、上記の例と同様に、第１の組の第１の端子及び第２の組の第１の端子はそれぞれ、メモリストレージアレイ内の場所を指定するのに十分なアドレス情報を搬送するように構成することができる。場合によっては、各組６４２、６４４は、メモリストレージアレイ内の場所を指定するのに必要とされるアドレス情報の大部分のみを搬送することができる。
【０２１８】
図６Ｃに示されるような例では、理論面５３２の各側に、超小型電子構造内の１つ以上のメモリストレージアレイのアドレス入力にアドレス情報を転送するために必要とされない場合がある１組の非接続端子が存在することができる。本明細書において用いられるときに、超小型電子構造の「非接続端子」は、いかなる電気経路にも接続されない端子、例えば、そのような非接続端子上に何らかの情報が存在することがあってもなくても、超小型電子構造内の任意の超小型電子素子、例えば、半導体チップに情報を伝達するための経路に接続されない端子を意味する。したがって、非接続端子に接続される超小型電子構造の別の構成要素から非接続端子に結合される場合等がある情報が、非接続端子上に存在する場合であっても、非接続端子上に存在する情報は、いかなる経路においても、超小型電子構造内のいかなる超小型電子素子にも与えられない。
【０２１９】
この場合、第１の側の各第１の端子の位置は、面５３２の第２の側の非接続端子の位置と、理論面５３２に対して対称とすることができ、第２の側の各第１の端子の位置は、第１の側の非接続端子の位置と、理論面に対して対称である。したがって、図６Ｇにおいて見られるように、例えば、フィールド０（６４２）として示される、面の第１の側６４１における１組の第１の端子内の各第１の端子の位置は、フィールド０（ＮＣ）（例えば、図６Ｇにおいて第１の組６４２の第１の端子内にＮＣとして示される）として示される、面５３２の第２の側６４３に配置される１組の非接続端子内の非接続端子の位置と、理論面５３２に対して対称である。また、図６Ｇにおいて、フィールド１（６４４）として示される、面５３２の第２の側６４３における１組の第１の端子内の各第１の端子の位置は、フィールド１（ＮＣ）として示される、面の第１の側６４１上に配置される１組の非接続端子内の非接続端子の位置と、理論面５３２に対して対称である。
【０２２０】
面の同じ側（例えば、第１の側６４１）にある１組の第１の端子及び１組の非接続端子は、一方の側にある第１の端子とその反対側にある非接続端子との間の対称性に関する上記の要件が満たされる限り、任意の適切な位置に配置することができる。面５３２の一方の側において１組の端子が配置される空間は連続している必要はない。面５３２の一方の側において１組の非接続端子が配置される空間も連続している必要はない。したがって、理論面の同じ第１の側６４１におけるフィールド０（６４２）として示される１組の第１の端子及びフィールド１（ＮＣ）として示される１組の非接続端子の位置は、その構造の表面の重なり合わないエリアを占有する必要はなく、すなわち、第１の側６４１における１組の第１の端子内の第１の端子の位置は、互いに混在することを含む、第１の側６４１における非接続端子に対して任意の適切な位置に配置することができる。さらに、同じ関係を面５３２の第２の側にある第１の端子及び非接続端子にも適用することができる。実際には、一例では、面の一方の側における各第１の端子及び各非接続端子は、共通のグリッド内の任意の位置に配置することができる。
【０２２１】
一例では、ボールアウト、すなわち、図６Ｃ又は図６Ｇ等において表される端子構成を有する超小型電子構造は、業界標準ＬＰＤＤ３仕様に準拠する超小型電子素子を含む超小型電子構造の場合に用いることができる。
【０２２２】
図６Ｃに示される別の例では、各組の第１の端子内の端子及び各組の非接続端子内の端子は、面５３２の同じ側（例えば、第１の側６４１）に位置する必要はなく、一方の側（例えば、第１の側６４１）にある各第１の端子とその反対側（例えば、第２の側６４２）にある非接続端子との間の対称性に関する上記の要件が満たされる限り、その面のいずれかの側における任意の適切な位置に配置することができる。したがって、黒い長方形によって示される第１の組の第１の端子、及び黒い楕円形によって示される第２の組の第１の端子は、面５３２の両側にわたって分散して配置することができる。各組の第１の端子及び各組の非接続端子は、面５３２の同じ側（例えば、第１の側６４１）に位置する必要はなく、一方の側（例えば、第１の側６４１）にある各第１の端子とその反対側（例えば、第２の側６４２）にある非接続端子との間の対称性に関する上記の要件が満たされる限り、その面のいずれかの側にある任意の適切な位置に配置することができる。例えば、図６Ｃにおいて見ることができるように、黒い長方形によって示される１組の第１の端子内の各端子、及び黒い楕円形によって示される第２の組の第１の端子内の各端子は、その面の反対側にある非接続端子（ＮＣ）と対称である。
【０２２３】
図７Ａは、回路パネル５５４の対向する第１の表面５５０及び第２の表面５５２に実装されるような、第１の超小型電子パッケージ５００Ａ及び第２の超小型電子パッケージ５００Ｂのアセンブリ６００を示す。幾つかの例において、特定の内部構造を有する超小型電子構造が示されるが、各超小型電子構造５００は図６Ｂ又は図６Ｃを参照しながら上記で図示及び説明されたようにすることができるか、又は本明細書において別に図示及び説明されるようにすることができる。各超小型電子構造５００Ａは、反対側に実装される超小型電子構造５００Ｂと同じ内部構造を有することができるか、又は超小型電子構造５００Ａは、他方の超小型電子構造５００Ｂと異なる内部構造を有することができる。回路パネルは、数ある中でも、デュアルインラインメモリモジュール（「ＤＩＭＭ」）モジュール内で用いられるプリント回路基板、システム内の他の構成要素と接続されることになる回路基板又はパネル、又はマザーボード等の種々のタイプからなることができる。第１の超小型電子構造５００Ａ及び第２の超小型電子構造５００Ｂはそれぞれ、回路パネル５５４の第１の表面５５０及び第２の表面５５２において露出する対応するコンタクト５６０、５６２に実装することができる。
【０２２４】
図７Ａに詳細に示されるように、各パッケージの第２のグリッド内の第１の端子の信号割当ては、各パッケージの第１のグリッド内の第１の端子の信号割当ての鏡像であるので、パッケージ５００Ａ、５００Ｂが互いに対向して回路パネルに実装されるとき、第１のパッケージ５００Ａの第１のグリッド５１４Ａ内の各第１の端子は、同じ信号割当てを有し、かつその端子が電気的に接続される第２のパッケージ５００Ｂの第２のグリッド５２４Ｂ内の対応する第１の端子と位置合わせすることができる。さらに、第１のパッケージ５００Ａの第２のグリッド５２４Ａ内の各第１の端子は、同じ信号割当てを有し、かつその端子が電気的に接続される第１のグリッド５１４Ｂ内の対応する第１の端子と位置合わせすることができる。
【０２２５】
もちろん、各対の接続される端子の位置合わせは、各対の接続される端子を、回路パネル５５４の第１の表面５５０に沿って直交するｘ方向及びｙ方向において互いの１ボールピッチ以内に位置合わせできるような許容範囲内とすることができる。図７Ａから明らかであるように、各グリッドの第１の端子は、回路パネルの第１の表面５５０に対して平行な直交するｘ方向及びｙ方向において互いの１ボールピッチ内に位置合わせすることができ、ボールピッチは、いずれかのパッケージ上の任意の２つの隣接する平行な端子列間の最小ピッチ以下である。特定の例では、グリッドは、第１の超小型電子パッケージ及び第２の超小型電子パッケージ上の第１の端子のうちの少なくとも幾つかが互いに同じ場所を占めるように、ｘ方向及びｙ方向において互いに位置合わせすることができる。本明細書において用いられるときに、回路パネルの両面にあるパッケージの第１の端子が互いに「同じ場所を占める」とき、その位置合わせは、通常の製造公差内にすることができるか、又は第１の回路パネル表面及び第２の回路パネル表面に対して平行な直交するｘ方向及びｙ方向において互いの１ボールピッチの半分未満の許容範囲内にすることができる。ボールピッチは上記で説明されたとおりである。
【０２２６】
特定の例では、第１のパッケージ５００Ａ及び第２のパッケージ５００Ｂのそれぞれの位置合わせされたグリッド（例えば、第１のパッケージの第１のグリッド５１４Ａ及び第２のパッケージの第２のグリッド５２４Ｂ）の位置の少なくとも半分は、回路パネル５５４の第１の表面５５０に沿って直交するＸ方向及びＹ方向において互いに位置合わせすることができる。
【０２２７】
したがって、図７Ａに更に示されるように、第１のパッケージ５００Ａのグリッド５１４Ａ内の「Ａ」を付された信号を搬送する特定の第１の端子は、同じ信号「Ａ」を搬送する第２のパッケージ５００Ｂのグリッド５２４Ｂの対応する第１の端子と位置合わせされる。第１のパッケージ５００Ａのグリッド５２４Ａ内の「Ａ」を付された信号を搬送する特定の第１の端子が同じ信号「Ａ」を搬送する第２のパッケージ５００Ｂのグリッド５１４Ｂの対応する第１の端子と位置合わせされることに関しても、同じことが当てはまる。
【０２２８】
このようにして、図７Ａにおいて更に見られるように、第１のパッケージ５００Ａ及び第２のパッケージ５００Ｂの各対の電気的に接続される第１の端子間の回路パネルを通る電気的接続の長さは、これらの各対の電気的に接続される第２の端子内の端子が重なり合うことができるか、又は少なくとも互いの１ボールピッチ内に位置合わせすることができるという点で、著しく短くすることができる。これらの電気的接続の長さの短縮は、回路パネル及びアセンブリ内のスタブ長を短縮することができ、それにより、第１の端子によって搬送され、第１のパッケージ及び第２のパッケージの両方の超小型電子素子に転送される上記で言及された信号に関して、数ある中でも、整定時間を短縮すること、リンギング、ジッタ又はシンボル間干渉を少なくすること等、電気的性能を改善するのを助けることができる。さらに、回路パネルの構造を簡単にすること、又は回路パネルの設計若しくは製造の複雑性及びコストを削減すること等の他の利点を得られる場合もある。
【０２２９】
図７Ａに更に示されるように、各パッケージ５００Ａ、５００Ｂの第２の端子が、例えば、図６Ｄに関して上記で説明された特定の鏡像配置を有する第３のグリッド及び第４のグリッド内に配置されるとき、各パッケージの第３のグリッドの各端子は、同じ信号割当てを有し、かつその端子が電気的に接続される他のパッケージの第４のグリッドの対応する第２の端子と位置合わせすることができる。したがって、図７Ａにおいて見られるように、第１のパッケージ５００Ａの第３のグリッド５１６Ａ内の各端子は、同じ信号割当てを有し、かつその端子が電気的に接続される第２のパッケージ５００Ｂの第４のグリッド５２６Ｂ内の対応する端子の１ボールピッチ内に位置合わせすることができる。さらに、第１のパッケージ５００Ａのグリッド５２６Ａ内の各端子は、同じ信号割当てを有し、かつその端子が電気的に接続される第３のグリッド５１６Ｂ内の対応する端子の１ボールピッチ内に位置合わせすることができる。ここでも、各対の電気的に接続される端子の位置合わせは、各対の電気的に接続される端子が、回路パネル５５４の第１の表面５５０に沿って直交するＸ方向及びＹ方向において互いの１ボールピッチ内に位置合わせできるような許容範囲内にある。特定の実施形態では、位置合わせは、パッケージ５００Ａ、５００Ｂの対応する接続される端子が互いに同じ場所を占めるようにすることができる。
【０２３０】
したがって、図７Ａに更に示されるように、第１のパッケージ５００Ａのグリッド５１６Ａ内の「Ｂ」を付された信号を搬送する特定の第１の端子は、同じ信号「Ｂ」を搬送すし、かつその端子が電気的に接続される第２のパッケージ５００Ｂのグリッド５２６Ｂの対応する第１の端子の１ボールピッチ以内に位置合わせすることができる。第１のパッケージ５００Ａのグリッド５２６Ａ内の「Ｂ」を付された信号を搬送する特定の第１の端子が同じ信号「Ｂ」を搬送し、かつその端子が電気的に接続される第２のパッケージ５００Ｂのグリッド５１６Ｂの対応する第１の端子の１ボールピッチ内に位置合わせできることに関しても、同じことが当てはまる。
【０２３１】
上記のような第１のパッケージ及び第２のパッケージの対応する第１の端子５０４間の接続と同じように、この実施形態では、第１のパッケージ及び第２のパッケージの電気的に接続される第２の端子５０６の対間の回路パネルを通る電気的接続の長さは、これらの各対の電気的に接続される第２の端子が互いに同じ場所を占めることができるか、又は回路パネル表面に対して平行な直交するＸ方向及びＹ方向において互いに少なくとも１ボールピッチ以内に位置合わせできるという点で、著しく短縮することができる。さらに、超小型電子パッケージの第２の端子、すなわち、コマンド−アドレスバスの上記で言及された信号以外の信号を搬送するように割り当てることができる端子がこのようにして配置されるとき、第１のパッケージと第２のパッケージとの間の接続のためのスタブ長を短縮すること、及び回路パネルの構成を簡単にすることに関して上記で説明されたのと同様の利点を得ることができる。
【０２３２】
図７Ｃは、１つ以上の超小型電子パッケージ７３０（図７Ｃにおいて７３０Ａ、７３０Ｂとして示される）を結合するように構成される回路パネル７２０を含む、超小型電子アセンブリ７００を示す。各超小型電子パッケージ７３０は、図６Ｂに示される超小型電子パッケージ５００（例えば、ＤＤＲ３又はＤＤＲ４パッケージ）とすることができるか、又は図６Ｃに示される超小型電子パッケージ６４０（例えば、ＬＰＤＤＲ３パッケージ）とすることができる。図７Ｃ〜図７Ｈに示される構成を有する回路パネルは、その回路パネルに結合される超小型電子パッケージ５００又は６４０のいずれかのタイプを有することができる。
【０２３３】
図７Ｃにおいて見ることができるように、各超小型電子パッケージ７３０は１つ以上の半導体チップ７３１を含むことができ、１つ以上の半導体チップのうちの少なくとも１つの半導体チップの面７３２の上に重なる表面７３４を有する誘電体層７３３を含みうる。誘電体層７３３の表面７３４は、１つ以上の半導体チップ７３１の面７３２に面しないことができる。各超小型電子パッケージ７３０は、誘電体層７３３に沿って延在するトレース７３５と、トレースから延在し、１つ以上の半導体チップのうちの少なくとも１つの半導体チップの面７３２において露出するアドレス入力７３７と電気的に接続される金属化ビア７３６とを含みうる。各超小型電子パッケージ７３０は、第１の端子５０４上で受信されたアドレス情報を、トレース７３５及び金属化ビア７３６を通してアドレス入力７３７に結合するように構成することができる。
【０２３４】
図７Ｂを参照すると、回路パネル７２０は、回路パネルの主面７２１の第１の接続サイト７６１において露出するコンタクト７６０と、主面に対向する回路パネルの第２の表面７２２の第２の接続サイト７６３において露出するコンタクト７６２とを有することができる。コンタクト７６０、７６２は、超小型電子パッケージ５００の前面において露出する端子５０４及び５０６（図６Ｂ）に、又は超小型電子パッケージ６４０の前面において露出する端子６４２、６４４、６４６、６４８、６５０及び６５２（図６Ｃ）に結合されるように構成することができる。第１の接続サイト７６１は、単一の第１の超小型電子パッケージ７３０Ａに結合されるように構成される一群のコンタクト７６０を包囲する主面７２１上の周辺境界７６４を有することができる。第２の接続サイト７６３は、単一の第２の超小型電子パッケージ７３０Ｂに結合されるように構成される一群のコンタクト７６２を包囲する第２の表面７２２上の周辺境界７６５を有することができる。
【０２３５】
主面７２１の第１の接続サイト７６１において露出する対応するコンタクト７６０は、主面７２１に対して垂直な理論面５３２に対向する第１の側７４１及び第２の側７４３に配置される第１の組Ａ０の第１のコンタクト７０４及び第２の組Ａ０’の第１のコンタクト７０４を含みうる。第１の組Ａ０の第１のコンタクト７０４の信号割当ては、第２の組Ａ０’の第１のコンタクトの信号割当てと、理論面５３２に対して対称とすることができる。コンタクト７６０は、理論面５３２の第１の側７４１及び第２の側７４３にそれぞれ配置される第３の組Ａ１’の第１のコンタクト７０４及び第４の組Ａ１の第１のコンタクト７０４も含みうる。第３の組Ａ１’の第１のコンタクト７０４の信号割当ては、第４の組Ａ１の第１のコンタクトの信号割当てと、理論面に対して対称とすることができる。それらの組Ａ０の第１のコンタクト７０４、Ａ０’の第１のコンタクト７０４、Ａ１’の第１のコンタクト７０４及びＡ１の第１のコンタクト７０４はそれぞれ同一の信号を搬送するように構成することができ、それらの組の第１のコンタクトはそれぞれ、コンタクト７６０に結合される第１の超小型電子パッケージ７３０Ａのメモリストレージアレイ内の場所を指定するのに十分なアドレス情報を搬送するように構成することができる。
【０２３６】
第２の表面７２２の第２の接続サイト７６３において露出するコンタクト７６２は、理論面５３２の対向する第１の側７４１及び第２の側７４３にそれぞれ配置される第５の組Ｂ０’ の第１のコンタクト７０４及び第６の組Ｂ０の第１のコンタクト７０４を含みうる。第５の組Ｂ０’の第１のコンタクト７０４の信号割当ては、第６の組Ｂ０の第１のコンタクト７０４の信号割当てと、理論面５３２に対して対称とすることができる。コンタクト７６２は、理論面５３２の第１の側７４１及び第２の側７４３にそれぞれ配置される第７の組Ｂ１の第１のコンタクト７０４及び第８の組Ｂ１’の第１のコンタクト７０４も含みうる。第７の組Ｂ１の第１のコンタクト７０４の信号割当ては、第８の組Ｂ１’の第１のコンタクトの信号割当てと、理論面に対して対称とすることができる。それらの組Ｂ０の第１のコンタクト７０４、Ｂ０’の第１のコンタクト７０４、Ｂ１’の第１のコンタクト７０４及びＢ１の第１のコンタクト７０４はそれぞれ同一の信号を搬送するように構成することができ、それらの組の第１のコンタクトはそれぞれ、コンタクト７６２に結合される第２の超小型電子パッケージ７３０Ｂのメモリストレージアレイ内の場所を指定するのに十分なアドレス情報を搬送するように構成することができる。
【０２３７】
一例では、第１の組Ａ０の第１のコンタクト７０４及び第５の組Ｂ０’の第１のコンタクト７０４は、回路パネル７２０の主面７２１に対して平行な直交するＸ方向及びＹ方向において互いに位置合わせすることができ、第２の組Ａ０’の第１のコンタクト７０４及び第６の組Ｂ０の第１のコンタクト７０４は、直交するＸ方向及びＹ方向において互いに位置合わせすることができる。第１の組Ａ０の第１のコンタクト７０４及び第５の組Ｂ０’の第１のコンタクト７０４の位置合わせ、並びに第２の組Ａ０’の第１のコンタクト及び第６の組Ｂ０の第１のコンタクトの位置合わせは、第１のコンタクトの隣接するコンタクト間の最小ピッチ７５０（図７Ｃ）に等しい距離以内とすることができる。
【０２３８】
同様に、第３の組Ａ１’の第１のコンタクト７０４及び第７の組Ｂ１の第１のコンタクト７０４は、回路パネル７２０の主面７２１に対して平行な直交するｘ方向及びｙ方向において互いに位置合わせすることができ、第４の組Ａ１の第１のコンタクト７０４及び第８の組Ｂ１’の第１のコンタクト７０４は、直交するｘ方向及びｙ方向において互いに位置合わせすることができる。第３の組Ａ１’の第１のコンタクト７０４及び第７の組Ｂ１の第１のコンタクト７０４の位置合わせ、並びに第４の組Ａ１の第１のコンタクト及び第８の組Ｂ１’の第１のコンタクトの位置合わせは、第１のコンタクトの隣接するコンタクト間の最小ピッチ７５０（図７Ｃ）に等しい距離以内とすることができる。
【０２３９】
一例では、各組の第１のコンタクトＡ０、Ａ０’、Ａ１’、Ａ１、Ｂ０、Ｂ０’、Ｂ１’及びＢ１のコンタクト７０４は、理論面５３２に対して平行な方向Ｙに延在する少なくとも１つのそれぞれの列内に配置することができる。第２のコンタクト７０６（図７Ｃ）も、理論面５３２に対して平行な方向Ｙに延在する１つ以上の列内に配置することができるか、又は理論面に対して垂直な方向Ｘに延在する１つ以上の列内に配置することができるか、又は図６Ｃに例として示されるように、方向Ｘに延在する少なくとも１つ列及び方向Ｙに延在する少なくとも１つの列内に配置することができる。
【０２４０】
他の例では、それらの組の第１のコンタクト７０４はそれぞれ、理論面５３２に対する対称性に関する上記の要件が満たされる限り、任意の適切な位置に配置することができる。理論面５３２の一方の側において特定の組のコンタクト７０４が配置される空間は連続している必要はない。例えば、第１の組Ａ０のコンタクト７０４及び第３の組Ａ１’のコンタクト７０４は、理論面５３２の第１の側７４１における第１の共通端子グリッド内の場所において互いに混在することができ、第２の組Ａ０’の第１のコンタクト及び第４の組Ａ１の第１のコンタクトは、理論面の第２の側７４３における第２の共通端子グリッド内の場所において混在することができる。
【０２４１】
図７Ｂの実施形態による特定の回路パネル７２０の場合、コンタクト７６０に結合される超小型電子パッケージ７３０Ａ及びコンタクト７６２に結合される超小型電子パッケージ７３０Ｂは、図６Ｂに示される超小型電子パッケージ６４０等の第１のタイプの超小型電子パッケージ、又は図６Ｃに示される第２のタイプの超小型電子パッケージ５００のうちの１つとすることができる。
【０２４２】
超小型電子パッケージ７３０Ａが図６Ｇに示される超小型電子パッケージ６４０等の第１のタイプの超小型電子パッケージ（例えば、ＬＰＤＤＲ３パッケージ）である例では、第１のタイプの超小型電子パッケージの端子は、第１の組Ａ０の第１のコンタクト７０４及び第４の組Ａ１の第１のコンタクト７０４に結合されるように構成される第１の端子６４２、６４４（図６Ｇのフィールド０及びフィールド１）と、第２の組Ａ０’の第１のコンタクト及び第３の組Ａ１’の第１のコンタクトに結合されるように構成される非接続端子（図６Ｇのフィールド０ＮＣ及びフィールド１ＮＣ）とを含みうる。図６Ｇを参照しながら上記で説明されたように、かつ図６Ｃに示されるように、理論面の第１の側６４１における各第１の端子６４２の位置は、第２の側６４３における非接続端子の位置と、理論面５３２に対して対称とすることができ、第２の側における各第１の端子６４４の位置は、第１の側における非接続端子の位置と、理論面に対して対称とすることができる。
【０２４３】
図７Ｄに示される例では、超小型電子パッケージ７３０が第１のタイプの超小型電子パッケージ（例えば、ＬＰＤＤＲ３パッケージ）であるとき、第１の超小型電子パッケージ７３０Ａの端子５０４ａ及び第２の超小型電子パッケージ７３０Ｂの端子５０４ｃは、上記のような第１の端子５０４とすることができ、第１の超小型電子パッケージ７３０Ａの端子５０４ｂ及び第２の超小型電子パッケージ７３０Ｂの端子５０４ｄは、上記のような非接続端子とすることができる。そのような例では、超小型電子パッケージ７３０Ａ及び７３０Ｂはそれぞれ、バスＦ０及びＦ１のそれぞれに接続される１組の第１の端子を有することができ、超小型電子パッケージ７３０Ａ及び７３０Ｂはそれぞれ２組の非接続端子を有することができ、各組の非接続端子は、理論面の他方の側における１組の第１の端子の位置と、理論面５３２に対して対称である。
【０２４４】
上記のように、各非接続端子５０４ｂ及び５０４ｄは、そのような非接続端子上に何からの情報が存在するにしても、存在しないにしても、超小型電子パッケージ７３０Ａ又は７３０Ｂ内のいかなる電気経路内にも接続されず、例えば、任意の超小型電子素子、例えば、半導体チップに情報を伝達するための経路内に接続されない。図７Ｃに示されるように、各超小型電子パッケージ７３０Ａ及び７３０Ｂの全ての端子と対応する回路パネルコンタクト７６０及び７６２との間に導電性接合ユニット７１１（例えば、ハンダボール）が延在することができる。しかしながら、そのような実施形態では、非接続端子５０４ｂ及び５０４ｄは、対応する回路パネルコンタクト７６０及び７６２に接続されるが、超小型電子パッケージ内の半導体チップ７３１に情報を伝達するためのいかなる電気経路においても、超小型電子パッケージ７３０内に接続されない。
【０２４５】
超小型電子パッケージ７３０Ａが図６Ｂに示される超小型電子パッケージ５００等の第２のタイプの超小型電子パッケージ（例えば、ＤＤＲ３又はＤＤＲ４パッケージ）である例では、第１の端子５０４を含む第２のタイプの超小型電子パッケージの端子は、第１の組Ａ０の第１のコンタクト７０４、第２の組Ａ０’の第１のコンタクト７０４、第３の組Ａ１’の第１のコンタクト７０４及び第４の組Ａ１の第１のコンタクト７０４に結合されるように構成される。そのような例では、全ての端子５０４ａ、５０４ｂ、５０４ｃ及び５０４ｄを第１の端子５０４とすることができる。図６Ｂに示され、図６Ｂを参照しながら上記で説明されたように、理論面５３２の第１の側における第１の端子（例えば、第１のグリッド５１４内の位置に位置する）の信号割当ては、理論面の第２の側における第１の端子（例えば、第２のグリッド５２４内の位置に位置する）の信号割当ての鏡像とすることができる。
【０２４６】
再び図７Ｂを参照すると、回路パネル７２０は、コンタクト７０４、７０６に転送される全てのアドレス情報を搬送するように構成される複数の信号線７０８を有する少なくとも１つのバスＦ０、Ｆ１を含みうる。第１のコンタクト７０４は、少なくとも１つのバスＦ０、Ｆ１と電気的に接続することができる。例えば、第１の組Ａ０の第１のコンタクト７０４及び第４の組Ａ１の第１のコンタクト７０４は第１のバスＦ０と電気的に接続することができ、第２の組Ａ０’の第１のコンタクト及び第３の組Ａ１’の第１のコンタクトは第２のバスＦ１に電気的に接続することができる。
【０２４７】
一例では、少なくとも１つのバスＦ０、Ｆ１は、主面７２１に対して平行な第１の方向Ｘに延在することができ、第１の方向は理論面５３２を横切る。特定の例では、少なくとも１つのバスＦ０、Ｆ１は、主面７２１に対して平行な第２の方向Ｙに延在することができ、第２の方向は理論面５３２に対して平行である。バスＦ０及びＦ１は図７Ｂにおいて、互いに分離され、それぞれが互いに平行に延在する複数の信号線７０８を有するように示されるが、そうである必要はない。幾つかの実施形態では、バスＦ０及びＦ１の信号線７０８は、互いに同じ平面内に位置することができ、個々の信号線は、複数の平面内に、かつ複数の方向に延在する導体部分を含みうる。一例では、少なくとも１つのバスＦ０、Ｆ１は、コンタクト７０４、７０６に転送される全てのコマンド信号を搬送するように構成することができ、コマンド信号は書込みイネーブル信号、行アドレスストローブ信号及び列アドレスストローブ信号である。
【０２４８】
図７Ｂにおいて見ることができるように、少なくとも１つのバスＦ０、Ｆ１は第１の接続サイト７６１及び第２の接続サイト７６３のコンタクト７６０、７６２に転送される全てのアドレス情報を搬送するように構成される複数の信号線７０８を有することができる。第１の接続サイト７６１及び第２の接続サイト７６３のコンタクト７６０、７６２は、少なくとも１つのバスＦ０、Ｆ１と電気的に接続することができる。
【０２４９】
図７Ｂに示される例では、主面７２１における各組のコンタクト７６０は、第２の表面７２２における対応する１組のコンタクト７６２とＸ方向及びＹ方向において位置合わせされ、それらの対応する組のコンタクトはバスＦ０又はＦ１内の同じ組の信号線７０８に接続することができる。対向する２組のコンタクト７６０、７６２と同じバスとのそのような接続は、図７Ｂの場所７０７において概略的に示される。
【０２５０】
例えば、第１の組Ａ０のコンタクト７６０は、第５の組Ｂ０’のコンタクト７６２とＸ方向及びＹ方向において位置合わせすることができ、両方の組Ａ０及びＢ０’は同じ１組のアドレス信号を搬送するように構成されるバスＦ０内の信号線７０８に接続することができる。第２の組Ａ０’のコンタクト７６０は第６の組Ｂ０のコンタクト７６２とＸ方向及びＹ方向において位置合わせすることができ、両方の組Ａ０’及びＢ０は同じ１組のアドレス信号を搬送するように構成されるバスＦ０内の信号線７０８に接続することができる。図示される例では、４つ全ての組Ａ０、Ａ０’、Ｂ０及びＢ０’が同じ１組のアドレス信号を搬送するように構成される同じバスＦ０内の同じ１組の信号線７０８に接続される。
【０２５１】
同様に、第３の組Ａ１’のコンタクト、第４の組Ａ１のコンタクト、第７の組Ｂ１のコンタクト及び第８の組Ｂ１’のコンタクトは、同じ１組のアドレス信号を搬送するように構成することができる。例えば、第３の組Ａ１’のコンタクト７６０は、第７の組Ｂ１のコンタクト７６２とＸ方向及びＹ方向において位置合わせすることができ、両方の組Ａ１’及びＢ１は同じ１組のアドレス信号を搬送するように構成されるバスＦ１内の信号線７０８に接続することができる。第４の組Ａ１のコンタクト７６０は、第８の組Ｂ１’のコンタクト７６２とＸ方向及びＹ方向において位置合わせすることができ、両方の組Ａ１及びＢ１’は同じ１組のアドレス信号を搬送するように構成されるバスＦ１内の信号線７０８に接続することができる。図示される例では、４つ全ての組Ａ１、Ａ１’、Ｂ１及びＢ１’が、同じ１組のアドレス信号を搬送するように構成される同じバスＦ１内の同じ１組の信号線７０８に接続される。
【０２５２】
そのような例では、回路パネル７２０は、全く同じ２組のアドレス情報信号（第１の組Ａ０のコンタクト、第２の組Ａ０’のコンタクト、第５の組Ｂ０’のコンタクト及び第６の組Ｂ０のコンタクトに接続されるバスＦ０における第１の組、並びに第３の組Ａ１’のコンタクト、第４の組Ａ１のコンタクト、第７の組Ｂ１のコンタクト及び第８の組Ｂ１’のコンタクトに接続されるバスＦ１における第２の組）を搬送するように構成することができる。
【０２５３】
特定の例では、回路パネル７２０は、主面において第２の接続サイトを有することができ、これは図７Ｂにおいて接続サイト７６８として概略的に示される。そのような例では、第１の接続サイト７６１のコンタクトの構造を第２の接続サイト７６８において再現することができ、それにより、第２の接続サイト７６８は、第１の接続サイトにおけるコンタクトと同じ少なくとも１つのバスＦ０、Ｆ１内の信号線７０８に電気的に接続される第５のコンタクト７６０、第６のコンタクト７６０、第７のコンタクト７６０及び第８の組のコンタクト７６０を有することができる。
【０２５４】
そのような例では、第１の接続サイト７６１における第１の組のコンタクト７６０及び第２の組のコンタクト７６０、並びに第２の接続サイト７６８における第５の組のコンタクト及び第６の組のコンタクトは、同じ１組のアドレス信号を搬送するように構成される同じバスＦ０内の同じ１組の信号線７０８に接続することができる。同様に、第１の接続サイト７６１における第３の組のコンタクト７６０及び第４の組のコンタクト７６０、並びに第２の接続サイト７６８における第７の組のコンタクト及び第８の組のコンタクトは、同じ１組のアドレス信号を搬送するように構成される同じバスＦ１内の同じ１組の信号線７０８に接続することができる。
【０２５５】
上記の実施形態と同様に、各組の第１のコンタクトＡ０、Ａ０’、Ａ１、Ａ１’、Ｂ０、Ｂ０’、Ｂ１及びＢ１’は、１組の第１のコンタクトが接続される超小型電子素子７３０のメモリストレージアレイ内の記憶場所を一意に指定するのに十分なアドレス情報を搬送するように構成することができる。他の場合には、各組の第１のコンタクトＡ０、Ａ０’、Ａ１、Ａ１’、Ｂ０、Ｂ０’、Ｂ１及びＢ１’は、１組の第１のコンタクトが接続される超小型電子素子７３０のメモリストレージアレイ内の記憶場所を一意に指定するのに必要な信号の大部分のみを搬送するように構成することができる。
【０２５６】
ここで図７Ｃを参照すると、主面７２１において露出するコンタクト７６０は、理論面５３２の第１の側７４１及び第２の側７４３にそれぞれ配置される第１の組Ａ２の第２のコンタクト７０６及び第２の組Ａ２’の第２のコンタクト７０６も含むことができ、第１の組Ａ２の第２のコンタクトは周辺境界７６４（図７Ｂ）の第１の縁部７６６と、第１の組Ａ０の第１のコンタクト７０４及び第３の組Ａ１’の第１のコンタクト７０４との間に配置され、第２の組Ａ２’の第２のコンタクトは、第１の縁部に対向する周辺境界の第２の縁部７６７と、第２の組Ａ０’の第１のコンタクト及び第４の組Ａ１の第１のコンタクトとの間に配置される。第１の組Ａ２の第２のコンタクト７０６及び第２の組Ａ２’の第２のコンタクト７０６はともに、データバス信号及びデータストローブ信号を搬送するように構成することができる。
【０２５７】
図７Ｃを参照すると、回路パネル７２０は、第２のコンタクト７０６のうちの少なくとも幾つかと電気的に接続される少なくとも１つの第２のバスＦ２を有することがある。そのような第２のバスＦ２は、アドレス情報以外の情報を搬送するように構成される複数の信号線７０８を有することがある。そのような実施形態では、少なくとも１つの第１のバスＦ０、Ｆ１は、第１のコンタクト７０４のうちの少なくとも幾つかと電気的に接続することができ、コンタクト７０４及び７０６に転送される全てのアドレス情報を搬送するように構成される複数の信号線７０８を有することができ、第２のコンタクト７０６のうちの少なくとも幾つかと電気的に接続される少なくとも１つの第２のバスＦ２は、アドレス情報以外の情報を搬送するように構成することができる。
【０２５８】
超小型電子アセンブリ７００は、少なくとも１つのバスＦ０、Ｆ１に電気的に接続される駆動素子７０１を含みうる。駆動素子７０１は、少なくとも１つの第２のバスＦ２に電気的に接続することもできる。駆動素子７０１は、例えば、マイクロプロセッサ又はダイレクトメモリアクセスコントローラ（「ＤＭＡコントローラ」）とすることができる。
【０２５９】
回路パネル７２０は、任意選択的に、終端電圧源に接続することができる１つ以上の終端抵抗器７０２を含みうる。バスＦ０、Ｆ１及びＦ２のうちの１つ以上のバスの複数の信号線７０８のうちの１つ以上の信号線は、任意選択的に、終端抵抗器７０２に電気的に接続することができる。
【０２６０】
図７Ｄは、図７Ａ及び図７Ｃの超小型電子アセンブリ７００の変形形態である超小型電子アセンブリ７００ｄを示しており、超小型電子パッケージ７３０Ａは図６Ｃに示される超小型電子パッケージ６４０等の第１のタイプの超小型電子パッケージ（例えば、ＬＰＤＤＲ３パッケージ）であり、導電性接合ユニット７１１が各超小型電子パッケージ７３０Ａ及び７３０Ｂの第１の端子５０４ａ及び５０４ｃと、対応する回路パネルコンタクト７６０及び７６２との間に延在するが、各超小型電子パッケージ７３０Ａ及び７３０Ｂの非接続端子５０４ｂ及び５０４ｄと、非接続端子に面する対応する回路パネルコンタクト７６０及び７６２との間の導電性接合ユニットは除去される。
【０２６１】
図７Ｅは、図７Ａ及び図７Ｃの超小型電子アセンブリ７００の変形形態である超小型電子アセンブリ７００ｅを示しており、超小型電子パッケージ７３０Ａは図６Ｃに示される超小型電子パッケージ６４０等の第１のタイプの超小型電子パッケージ（例えば、ＬＰＤＤＲ３パッケージ）とすることができるか、又は図６Ｂに示される超小型電子パッケージ５００等の第２のタイプの超小型電子パッケージ（例えば、ＤＤＲ３又はＤＤＲ４パッケージ）とすることができる。ただし、超小型電子パッケージ７３０Ｂは除去され、回路パネル７２０ｅの第２の表面７２２の上に重なり、第２の表面にあるコンタクト７６２の上に重なる誘電体層７２３が設けられる。一例では、誘電体層７２３は、第２の表面７２２の全体に沿って延在することができる。図７Ｅの一実施形態では、当該回路パネル７２０ｅは、回路パネル７２０ｅが更なるプロセスを経て誘電体層７２３を形成することができることを除いて、回路パネル７２０と同じ製造プロセスを用いて製造される、図７Ａ、図７Ｃ及び図７Ｄの回路パネル７２０と同じ回路パネルとすることができる。
【０２６２】
図７Ｆは、図７Ｅの超小型電子アセンブリ７００ｅの変形形態である超小型電子アセンブリ７００ｆを示しており、超小型電子パッケージ７３０Ａは図６Ｃに示される超小型電子パッケージ６４０等の第１のタイプの超小型電子パッケージ（例えば、ＬＰＤＤＲ３パッケージ）であり、導電性接合ユニット７１１が超小型電子パッケージ７３０Ａの第１の端子５０４ａと、対応する回路パネルコンタクト７６０との間に延在するが、超小型電子パッケージ７３０Ａの非接続端子５０４ｂと、非接続端子に面する対応する回路パネルコンタクト７６０との間の導電性接合ユニットは除去される。
【０２６３】
図７Ｇは、図７Ｅの超小型電子アセンブリ７００ｅの変形形態である超小型電子アセンブリ７００ｇを示しており、超小型電子パッケージ７３０Ａは図６Ｃに示される超小型電子パッケージ６４０等の第１のタイプの超小型電子パッケージ（例えば、ＬＰＤＤＲ３パッケージ）とすることができるか、又は図６Ｂに示される超小型電子パッケージ５００等の第２のタイプの超小型電子パッケージ（例えば、ＤＤＲ３又はＤＤＲ４パッケージ）とすることができる。ただし、第２の表面７２２にあるコンタクト７６２は除去され、回路パネル７２０ｅの第２の表面７２２の上に重なる誘電体層７２３が設けられる。第２の表面７２２においてコンタクトを有する代わりに、回路パネル７２０ｇは、少なくとも１つのバスＦ０、Ｆ１に接続される複数の信号線７０８を有し、信号線７０８のうちの少なくとも幾つかが、回路パネルの第２の表面において露出する端部７０９において終端する。図７Ｇの実施形態では、回路パネル７２０ｇは、回路パネル７２０ｇが第２の表面７２２においてコンタクト７６２を形成する更なるプロセス又はプロセスの一部を除去することを除いて、回路パネル７２０ｅと同じ製造プロセスを用いて製造される、図７Ｅの回路パネル７２０ｅと同じ回路パネルとすることができる。
【０２６４】
図７Ｈは、図７Ｇの超小型電子アセンブリ７００ｇの変形形態である超小型電子アセンブリ７００ｈを示すが、第２の表面７２２において露出する信号線７０８のうちの少なくとも幾つかの信号線の露出した端部７０９が除去され、それにより、酸化からの保護を必要とする場合がある第２の表面における信号線の露出した端部が存在しないので、第２の表面の上に重なる誘電体層を形成する必要はない。
【０２６５】
図７Ｉは、上記で説明されているか、又は下記で説明される構成をそれぞれ有する、２対の超小型電子パッケージ５００Ａ−５００Ｂ又は更に多くの対の超小型電子パッケージを、パッケージ５００Ａ、５００Ｂと同様の向きにおいて、回路パネル７５４、例えば、デュアルインラインメモリモジュール（「ＤＩＭＭ」）の基板上のそれぞれのパネルコンタクトと電気的に相互接続できることを更に示す。したがって、図７Ｉは３対のパッケージ５００Ａ−５００Ｂを示しており、各対は上記のように互いに面して対向する向きにおいて回路パネル７５４と電気的に相互接続される。
【０２６６】
図７Ｉは、回路パネルと、対向する第１の表面及び第２の表面に互いに向かい合って実装される複数の超小型電子パッケージとを組み込む、例えば、数ある中でもＤＩＭＭ等の超小型電子アセンブリを示す。図７Ｉにおいて見られるように、上記で言及されたアドレス情報、又は場合によってはコマンド−アドレスバス信号を、各対の超小型電子パッケージ５００Ａ−５００Ｂが回路パネルの両側に接続される接続サイトＩ、ＩＩ又はＩＩＩ間の少なくとも１つの方向５４３において、バス３６、例えば、回路パネル又は回路基板７５４上のアドレスバス又はコマンド−アドレスバス上でルーティングすることができる。そのようなバス３６の信号は、それぞれの接続サイトＩ、ＩＩ又はＩＩＩにある各対のパッケージに、わずかに異なる時間において達する。少なくとも１つの方向５４３は、各パッケージ５００Ａ又は５００Ｂ内の少なくとも１つの超小型電子素子上の複数のコンタクトの少なくとも１つの列５１１が延在する方向５４２を横切ることができるか、又はその方向５４２と直交することができる。そのようにして、回路パネル７５４上（すなわち、パネル上又はパネル内）のバス３６の信号導体は、場合によっては、回路パネルに接続されるパッケージ５００Ａ又は５００Ｂ内の超小型電子素子上の少なくとも１列５１１のコンタクトに対して平行である方向５４２において互いに離間して配置することができる。
【０２６７】
そのような構成は、特に、各超小型電子パッケージの第１のグリッド５０４の端子がそのような方向５４２に延在する１つ以上の列内に配置されるときに、バス３６の信号をルーティングするために用いられる、回路パネル上の１つ以上のグローバルルーティング層の信号導体のルーティングを簡単にするのを助けることができる。例えば、相対的に少ない第１の端子が各パッケージ上の同じ垂直レイアウト位置に配置されるとき、回路パネル上のコマンド−アドレスバス信号のルーティングを簡単にできるようにすることができる。したがって、図６Ｃに示される例では、各パッケージの第１のグリッド５１４及び第２のグリッド５２４が有する、例えば、図６Ｄに更に示されるように、アドレス信号Ａ３及びＡ１を受信するように構成される第１のグリッド５１４及び第２のグリッド５２４の端子等の、同じ垂直レイアウト位置に配置される端子は４つのみである。
【０２６８】
一実施形態では、超小型電子アセンブリ７５４は、アセンブリ７５４の超小型電子パッケージ５００Ａ、５００Ｂに転送される少なくとも幾つかの信号のバッファリングを実行するように構成される半導体チップを含みうる超小型電子素子７５８を有することがある。バッファリング機能を有するそのような超小型電子素子７５８は、超小型電子アセンブリ７５４の外部にある構成要素に対して、超小型電子パッケージ５００Ａ及び５００Ｂ内の各超小型電子素子のためのインピーダンス分離を提供するのを助けるように構成することができる。
【０２６９】
例示的な実施形態では、超小型電子アセンブリ７５４は、固体ドライブコントローラ等の論理機能を実行するように主に構成される半導体チップを含みうる超小型電子素子７５８を有することがあり、超小型電子パッケージ５００Ａ及び５００Ｂ内の超小型電子素子のうちの１つ以上のものがそれぞれ、不揮発性フラッシュメモリ等のメモリストレージ素子を含みうる。超小型電子素子７５８は、システム８００（図８）等のシステムの中央演算装置を超小型電子素子内に含まれるメモリストレージ素子との間のデータの転送の管理から解放するように構成される専用プロセッサを含みうる。固体ドライブコントローラを含むそのような超小型電子素子７５４は、システム８００等のシステムのマザーボード（例えば、図８に示される回路パネル８０２）上のデータバスとの間のダイレクトメモリアクセスを提供することができる。
【０２７０】
コントローラ機能及び／又はバッファリング機能を含む超小型電子素子７５８を有する超小型電子アセンブリ７５４のそのような実施形態では、コマンド−アドレスバス信号は、超小型電子素子７５８と、それぞれの接続サイトＩ、ＩＩ又はＩＩＩにある各対のパッケージ５００Ａ及び５００Ｂとの間でルーティングすることができる。図７Ｉにおいて示される特定の例では、接続サイトＩ、ＩＩ又はＩＩＩを過ぎて延在するコマンド−アドレスバス３６の部分は、方向５４３に、又は方向５４３を横切る別の方向に延在し、超小型電子素子７５８のコンタクトに達することができる。一実施形態では、コマンド−アドレスバス３６は、方向５４３に延在し、超小型電子素子７５８のコンタクトに達することができる。
【０２７１】
上記で例示され、論じられた各例は、その中にある超小型電子素子が、超小型電子アセンブリの第１の表面が面する同じ方向に面するか、又は超小型電子アセンブリの第１の表面が面する方向に面しないことができる面上にコンタクトを有するように実現することができる。したがって、特定の例では、超小型電子アセンブリは、共同所有される米国特許出願第１３／４３９３１７号の図１３〜図２０のいずれかの例において図示及び説明されるようにすることができ、その開示は引用することにより本明細書の一部をなすものとする。
【０２７２】
上記の例は基板の上に重なる超小型電子素子を参照するが、誘電体層が超小型電子素子上のトレース及び電気的相互接続を支持するために超小型電子素子のコンタクト支持面上に、又はその上方に形成される場合があるモールドされたユニット、例えば、ウェハーレベルユニット内に超小型電子素子が一緒に配置されるときのように、適切な場合には基板を除外することができる。
【０２７３】
他の例では、その中に複数の積重された超小型電子素子を有する超小型電子アセンブリを、共同所有される米国特許出願第１３／４３９３１７号の図２１〜図２５を参照しながら図示及び／又は説明されるように単一又は複数スタックの実施態様とすることができ、その開示は引用することにより本明細書の一部をなすものとする。
【０２７４】
更に別の例では、その中に４つの超小型電子素子を有する超小型電子アセンブリを、共同所有される米国特許出願第１３／３３７５６５号及び第１３／３３７５７５号の図９Ａ、図９Ｂ、図９Ｃ、図９Ｄ、図９Ｆ、図９Ｇ、図９Ｈ，図１２Ｂ、図１２Ｃ又は図１２Ｄにおいて図示及び説明されるようにすることができるか、又は共同所有される米国特許出願第１３／３５４７４７号の図７Ａ、図７Ｂ、図８、図１１Ａ、図１１Ｂ、図１１Ｃ、図１１Ｄ、図１２、図１３Ｂ、図１４Ｂ又は図１４Ｃにおいて図示及び説明されるようにすることができ、それらの開示は引用することにより本明細書の一部をなすものとする。
【０２７５】
上記の図１〜図７を参照しながら説明された超小型電子パッケージ及び超小型電子アセンブリは、図８に示されるシステム８００等の、多様な電子システムの構成において利用することができる。例えば、本発明の更なる実施形態によるシステム８００は、他の電子構成要素８０８、８１０及び８１１とともに、上記で説明したような超小型電子パッケージ及び／又は超小型電子アセンブリ等の複数のモジュール又は構成要素８０６を含む。
【０２７６】
図示される例示的なシステム８００において、そのシステムは、回路パネル、マザーボード、又はフレキシブルプリント回路基板等のライザーパネル８０２を含むことができ、回路パネルは、図８にその１つのみが示されており、モジュール又は構成要素８０６、８０８、８１０を相互接続する数多くの導体８０４を含みうる。そのような回路パネル８０２は、システム８００内に含まれる超小型電子パッケージ及び／又は超小型電子アセンブリのそれぞれとの間で信号を伝達することができる。しかしながら、これは例示にすぎない。モジュール又は構成要素８０６間に電気的接続を形成するための任意の適切な構造体を用いることができる。
【０２７７】
特定の実施形態では、システム８００は、半導体チップ８０８等のプロセッサも含むことができ、それにより、各モジュール又は構成要素８０６は、数Ｎのデータビットを１クロックサイクル内で並列に転送するように構成することができ、プロセッサは、数Ｍのデータビットを１クロックサイクル内で並列に転送するように構成することができる。ＭはＮ以上である。
【０２７８】
図８に示される例では、構成要素８０８は半導体チップであり、構成要素８１０は表示画面であるが、システム８００において任意の他の構成要素を用いることもできる。明確に例示するために、図８には２つの更なる構成要素８０８及び８１１しか示されないが、当然ながら、システム８００は任意の数のそのような構成要素を含みうる。
【０２７９】
モジュール又は構成要素８０６並びに構成要素８０８及び８１１は、破線において概略的に示される共通のハウジング８０１内に実装することができ、所望の回路を形成するように必要に応じて電気的に相互接続することができる。ハウジング８０１は、例えば、携帯電話又は携帯情報端末において使用可能なタイプのポータブルハウジングとして示され、画面８１０は、ハウジングの表面において露出することができる。構造体８０６が撮像チップ等の感光素子を含む実施形態では、その構造体に光を送るように、レンズ８１１又は他の光学デバイスを設けることもできる。ここでもまた、図８に示される簡略化されたシステムは例示にすぎない。上記で論じられた構造体を用いて、デスクトップコンピュータ、ルータ等の固定構造体と一般的に見なされるシステムを含む、他のシステムを形成することもできる。
【０２８０】
図１〜図５を参照しながら上記で説明された超小型電子パッケージ及び超小型電子アセンブリは、図９に示されるシステム９００等の電子システムの構成において利用することもできる。例えば、本発明の更なる実施形態によるシステム９００は、構成要素８０６が複数の構成要素９０６で置き換えられていることを除いて、図８に示されるシステム８００と同じである。
【０２８１】
各構成要素９０６は、図１〜図５を参照しながら上記で説明された超小型電子パッケージ若しくは超小型電子アセンブリのうちの１つ以上のものとすることができるか、又は超小型電子パッケージ若しくは超小型電子アセンブリのうちの１つ以上のものを含みうる。特定の例では、構成要素９０６のうちの１つ以上のものは、図１に示される構成要素５の変形形態とすることができ、支持構造体９０は露出したエッジコンタクトを含み、各構成要素５の支持構造体はソケット９０５に挿入するのに適することができる。
【０２８２】
各ソケット９０５は、ソケットの片側又は両側において複数のコンタクト９０７を含むことができ、それにより、各ソケット９０５は、構成要素５の上記の変形形態等の対応する構成要素９０６の対応する露出したエッジコンタクトと係合するのに適することができる。図示される例示的なシステム９００において、そのシステムは、フレキシブルプリント回路基板等の第２の回路パネル９０２又はマザーボードを含むことがあり、第２の回路パネルは、図９において１つのみが示されており、構成要素９０６を相互接続する数多くの導体９０４を含みうる。
【０２８３】
特定の例では、システム９００等のモジュールが複数の構成要素９０６を含むことがあり、各構成要素９０６は構成要素５の上記の変形形態である。各構成要素９０６は、各構成要素９０６との間で信号を伝達するように、第２の回路パネル９０２に実装し、第２の回路パネル９０２と電気的に接続することができる。システム９００のその具体例は例示にすぎない。構成要素９０６間に電気的接続を形成するための任意の適切な構造体を用いることができる。
【０２８４】
本発明の上記の実施形態の種々の特徴は、本発明の範囲又は主旨から逸脱することなく、上記で具体的に説明された以外の方法において組み合わせることができる。本開示は、上記の本発明の実施形態の全てのそのような組み合わせ及び変形形態を包含することを意図している。
【０２８５】
以下の項では、本発明の特徴及び実施形態を更に説明する。
超小型電子パッケージファミリであって、
それぞれが外部構成要素の対応するコンタクトと接続する端子を有し、かつそれぞれが所与の数の記憶場所を有するメモリストレージアレイを有する超小型電子素子を含む複数の超小型電子パッケージであって、各超小型電子パッケージの端子は記憶場所のうちの１つを指定する対応するコマンド及びアドレス情報を受信するように構成され、各超小型電子素子はそれぞれの超小型電子パッケージの端子と接続される入力を有する、複数の超小型電子パッケージを含み、
そのファミリの第１の超小型電子パッケージの超小型電子素子は、第１のパッケージの端子を通してその超小型電子素子に結合される第１のコマンド及びアドレス情報を第１のサンプリング速度でサンプリングするように構成され、
そのファミリの第２の超小型電子パッケージの超小型電子素子は、第２のパッケージの端子を通してその超小型電子素子に結合される第２のコマンド及びアドレス情報を第１のサンプリング速度より速い第２のサンプリング速度でサンプリングするように構成され、
第１のパッケージの端子は、第１のコマンド及びアドレス情報を受信するための第１の所定の配置に従って配置される外部構成要素の１組のコンタクトに接続するように構成され、第２のパッケージの端子は、第２のコマンド及びアドレス情報を受信するための第２の所定の配置に従って配置される外部構成要素の１組のコンタクトに接続するように構成され、
第２の所定の配置に従って配置される１組のコンタクトは、第１の所定の配置に従って配置される１組のコンタクトと同一の位置を占有する少なくとも幾つかのコンタクトを含み、第２の所定の配置に従って配置される１組のコンタクトは、第１の所定の配置に従って配置される１組のコンタクトより数が少ない、超小型電子パッケージファミリ。
【０２８６】
したがって、例えば、図１に示される超小型電子パッケージ１０は、上記の実施形態のいずれかにおいて、上記の実施形態において説明されたパッケージのタイプのいずれかとすることができる。例えば、第１のタイプの超小型電子パッケージ１１０ｃ（図２Ｃ）は、そのようなパッケージの端子１２５を通してその超小型電子素子に結合される第１のコマンド及びアドレス情報を第１のサンプリング速度でサンプリングするように構成される超小型電子素子１３１を含みうる。例えば、第２のタイプの超小型電子パッケージ１１０ｄは、第２のパッケージの端子１２５を通してその超小型電子素子に結合される第２のコマンド及びアドレス情報を第１のサンプリング速度より速い第２のサンプリング速度でサンプリングするように構成される超小型電子素子１３２を含みうる。
【０２８７】
図２Ｃにおいて見ることができるように、第１のパッケージ１１０ｃの端子１２５は、第１のコマンド及びアドレス情報を受信するための第１の所定の配置に従って配置される外部構成要素１０５ｃの１組のコンタクト１６５に接続するように構成することができる。図２Ｄにおいて見ることができるように、第２のパッケージ１１０ｄの端子１２５は、第２のコマンド及びアドレス情報を受信するための第２の所定の配置に従って配置される外部構成要素１０５ｄの１組のコンタクト１６５に接続するように構成することができる。
【０２８８】
図２Ｃ及び図２Ｄを参照すると、第２の所定の配置に従って配置される１組１６８のコンタクト１６５は、第１の所定の配置に従って配置される１組のコンタクトと同一の位置を占有する少なくとも幾つかのコンタクトを含みうる。第２の所定の配置に従って配置される１組１６８のコンタクト１６５は、第１の所定の配置に従って配置される１組のコンタクトより数を少なくすることができる。
【産業上の利用可能性】
【０２８９】
本発明は、限定はしないが、１つ以上の超小型電子パッケージと接続する回路パネル、及び１つ以上の超小型電子パッケージと接続する回路パネルを作製する方法を含む、広範な産業上の利用可能性を有する。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図７Ｇ】
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【図７Ｈ】
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【図７Ｉ】
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【図８】
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【図９】
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【手続補正書】
【提出日】平成27年4月28日(2015.4.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
回路パネルであって、
前記回路パネルの主面の接続サイトにおいて露出し、メモリストレージアレイを有する超小型電子パッケージの前面において露出する端子に結合されるように構成されるコンタクトを備え、前記接続サイトは、単一の超小型電子パッケージに結合されるように構成される一群のコンタクトを包囲する前記主面上の周辺境界を画定し、
前記一群のコンタクトは、
第１の組の第１のコンタクト、第２の組の第１のコンタクト、第３の組の第１のコンタクト及び第４の組の第１のコンタクトを含み、前記第１の組の第１のコンタクトの信号割当ては、前記第２の組の第１のコンタクトの信号割当てと、前記主面に垂直な理論面に対して対称であり、前記第３の組の第１のコンタクトの信号割当ては、前記第４の組の第１のコンタクトの信号割当てと、前記理論面に対して対称であり、
前記第１の組の第１のコンタクト及び前記第３の組の第１のコンタクトの前記コンタクトは、それぞれ前記理論面に対して前記コンタクトと対称である、前記第２の組の第１のコンタクト及び第４の組の第１のコンタクトの対応するコンタクトと同一のビット重みを有する信号を搬送するように構成され、前記組の第１のコンタクトは、それぞれ前記メモリストレージアレイ内の場所を指定するために前記超小型電子パッケージ内で用いられる全てのアドレス情報を搬送するように構成される、回路パネル。
【請求項２】
前記超小型電子パッケージは、第１のタイプの超小型電子パッケージ又は第２のタイプの超小型電子パッケージのうちの１つであり、
前記第１のタイプの超小型電子パッケージの前記端子は、前記第１の組の第１のコンタクト及び前記第４の組の第１のコンタクトに結合されるように構成される第１の端子と、前記第２の組の第１のコンタクト及び前記第３の組の第１のコンタクトに結合されるように構成される非接続端子とを含み、前記理論面の第１の側における各第１の端子の位置は、前記第１の側に対向する前記理論面の第２の側における非接続端子の位置と、前記理論面に対して対称であり、前記第２の側における各第１の端子の位置は、前記第１の側における非接続端子の位置と、前記理論面に対して対称であり、
前記第２のタイプの超小型電子パッケージの前記端子は、前記第１の組の第１のコンタクト、前記第２の組の第１のコンタクト、前記第３の組の第１のコンタクト及び前記第４の組の第１のコンタクトに結合されるように構成される第１の端子を含み、前記理論面の前記第１の側における前記第１の端子の前記信号割当ては、前記第２の側における前記第１の端子の前記信号割当ての鏡像である、請求項１に記載の回路パネル。
【請求項３】
前記一群のコンタクトは、前記理論面の前記第１の側及び前記第２の側にそれぞれ配置される第１の組の第２のコンタクト及び第２の組の第２のコンタクトを更に含み、前記第１の組の第２のコンタクトは、前記周辺境界の第１の縁部と前記第１の組の第１のコンタクト及び前記第３の組の第１のコンタクトとの間に配置され、前記第２の組の第２のコンタクトは、前記第１の縁部に対向する前記周辺境界の第２の縁部と、前記第２の組の第１のコンタクト及び前記第４の組の第１のコンタクトとの間に配置され、前記第１の組の第２のコンタクト及び前記第２の組の第２のコンタクトは、ともにデータバス信号及びデータストローブ信号を搬送するように構成される、請求項１に記載の回路パネル。
【請求項４】
前記一群のコンタクトに転送される全ての前記アドレス情報を搬送するように構成される複数の信号線を有する少なくとも１つのバスを更に備え、前記第１のコンタクトは前記少なくとも１つのバスと電気的に接続される、請求項１に記載の回路パネル。
【請求項５】
前記少なくとも１つのバスは、前記一群のコンタクトに転送される全てのコマンド信号を搬送するように構成され、前記コマンド信号は、書込みイネーブル信号、行アドレスストローブ信号及び列アドレスストローブ信号である、請求項４に記載の回路パネル。
【請求項６】
第１のバス及び第２のバスを更に備え、前記第１のバスは、前記第１のコンタクトのうちの少なくとも幾つかと電気的に接続されており、前記一群のコンタクトに転送される全ての前記アドレス情報を搬送するように構成される複数の信号線を有し、前記第２のバスは、前記第２のコンタクトのうちの少なくとも幾つかと電気的に接続されており、前記アドレス情報以外の情報を搬送するように構成される複数の信号線を有する、請求項３に記載の回路パネル。
【請求項７】
前記組のコンタクトのそれぞれの前記コンタクトは、前記理論面に対して平行な方向に延在する少なくとも１つのそれぞれの列内に配置される、請求項１に記載の回路パネル。
【請求項８】
前記接続サイトは第１の接続サイトであり、前記超小型電子パッケージは第１の超小型電子パッケージであり、
前記回路パネルは、前記主面に対向する前記回路パネルの第２の表面の第２の接続サイトにおいて露出し、メモリストレージアレイを有する第２の超小型電子パッケージの前面において露出する端子に結合されるように構成されるコンタクトを更に備え、
前記第２の接続サイトの前記コンタクトは、第５の組の第１のコンタクト、第６の組の第１のコンタクト、第７の組の第１のコンタクト及び第８の組の第１のコンタクトを含み、前記第５の組の第１のコンタクトの信号割当ては、前記第６の組の第１のコンタクトの信号割当てと、前記理論面に対して対称であり、前記第７の組の第１のコンタクトの信号割当ては、前記第８の組の第１のコンタクトの信号割当てと、前記理論面に対して対称であり、
前記第５の組の第１のコンタクト、前記第６の組の第１のコンタクト、前記第７の組の第１のコンタクト及び前記第８の組の第１のコンタクトはそれぞれ同一の信号を搬送するように構成され、前記第５の組の第１のコンタクト、前記第６の組の第１のコンタクト、前記第７の組の第１のコンタクト及び前記第８の組の第１のコンタクトはそれぞれ、前記第２の超小型電子パッケージの前記メモリストレージアレイ内の場所を指定するのに十分なアドレス情報を搬送するように構成される、請求項１に記載の回路パネル。
【請求項９】
前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージはそれぞれ第１のタイプの超小型電子パッケージであり、
前記第１の超小型電子パッケージの前記端子は、前記第１の組の第１のコンタクト及び前記第４の組の第１のコンタクトに結合されるように構成される第１の端子と、前記第２の組の第１のコンタクト及び前記第３の組の第１のコンタクトに結合されるように構成される非接続端子とを含み、前記第２の超小型電子パッケージの前記端子は、前記第６の組の第１のコンタクト及び前記第７の組の第１のコンタクトに結合されるように構成される第１の端子と、前記第５の組の第１のコンタクト及び前記第８の組の第１のコンタクトに結合されるように構成される非接続端子とを含み、
前記理論面の第１の側における各第１の端子の位置は、前記第１の側に対向する理論面の第２の側における非接続端子の位置と、前記理論面に対して対称であり、前記第２の側における各第１の端子の位置は、前記第１の側における非接続端子の位置と、前記理論面に対して対称であり、
前記第１の組のコンタクト、前記第２の組のコンタクト、前記第３の組のコンタクト及び第４の組のコンタクトは、前記回路パネルの前記主面に対して平行な直交するＸ方向及びＹ方向においてそれぞれ前記第５の組のコンタクト、第６の組のコンタクト、第７の組のコンタクト及び第８の組のコンタクトと位置合わせされ、前記位置合わせは、前記コンタクトのうちの隣接するコンタクト間の最小ピッチに等しい距離以内にある、請求項８に記載の回路パネル。
【請求項１０】
前記第１の接続サイト及び前記第２の接続サイトに転送される全ての前記アドレス情報を搬送するように構成される複数の信号線を有する少なくとも１つのバスを更に備え、前記第１の接続サイト及び前記第２の接続サイトの前記コンタクトは、前記少なくとも１つのバスと電気的に接続される、請求項８に記載の回路パネル。
【請求項１１】
前記接続サイトは第１の接続サイトであり、前記超小型電子パッケージは第１の超小型電子パッケージであり、前記理論面は第１の理論面であり、
前記回路パネルは、前記主面の第２の接続サイトにおいて露出し、メモリストレージアレイを有する第２の超小型電子パッケージの前面において露出する端子に結合されるように構成されるコンタクトを更に備え、
前記第２の接続サイトの前記コンタクトは、第５の組の第１のコンタクト、第６の組の第１のコンタクト、第７の組の第１のコンタクト及び第８の組の第１のコンタクトを含み、前記第５の組の第１のコンタクトの信号割当ては、前記第６の組の第１のコンタクトの信号割当てと、第２の理論面に対して対称であり、前記第７の組の第１のコンタクトの信号割当ては、前記第８の組の第１のコンタクトの信号割当てと、前記第２の理論面に対して対称であり、
前記第５の組の第１のコンタクト、前記第６の組の第１のコンタクト、前記第７の組の第１のコンタクト及び前記第８の組の第１のコンタクトはそれぞれ同一の信号を搬送するように構成され、前記第５の組の第１のコンタクト、前記第６の組の第１のコンタクト、前記第７の組の第１のコンタクト及び前記第８の組の第１のコンタクトはそれぞれ、前記第２の超小型電子パッケージの前記メモリストレージアレイ内の場所を指定するのに十分なアドレス情報を搬送するように構成される、請求項１に記載の回路パネル。
【請求項１２】
前記第１のコンタクトに電気的に接続されるデバイスを更に備え、前記デバイスは、前記第１のコンタクトに前記アドレス情報を送出するように動作可能である、請求項２に記載の回路パネル。
【請求項１３】
前記デバイスは、前記回路パネルを前記第１のタイプの超小型電子パッケージと接続するための第１のモード及び前記回路パネルを前記第２のタイプの超小型電子パッケージと接続するための第２のモードにおいてそれぞれ動作するように構成される、請求項１２に記載の回路パネル。
【請求項１４】
前記回路パネルは前記主面に対向する第２の表面を有するモジュールカードであり、前記回路パネルは前記一群のコンタクトに結合される複数のモジュールコンタクトを更に備え、前記モジュールコンタクトは、前記一群のコンタクトとの間で転送するための情報を搬送するように構成され、前記モジュールコンタクトは、前記モジュールの外部にある構成要素と接続するように構成される、請求項１に記載の回路パネル。
【請求項１５】
回路パネルであって、
前記回路パネルの主面の接続サイトにおいて露出し、メモリストレージアレイを有する超小型電子パッケージの前面において露出する端子に結合されるように構成されるコンタクトを備え、前記接続サイトは、単一の超小型電子パッケージに結合されるように構成される一群のコンタクトを包囲する前記主面上の周辺境界を画定し、
前記一群のコンタクトは、
第１の組の第１のコンタクト及び第２の組の第１のコンタクトであって、前記第１の組の第１のコンタクト及び前記第２の組の第１のコンタクトはそれぞれ同一の信号を搬送するように構成され、前記第１の組の第１のコンタクト及び前記第２の組の第１のコンタクトはそれぞれ前記メモリストレージアレイ内の場所を指定するのに十分なアドレス情報を搬送するように構成され、前記第１の組の第１のコンタクトの信号割当ては、前記第２の組の第１のコンタクトの信号割当てと、前記主面に垂直な理論面に対して対称である、第１の組の第１のコンタクト及び第２の組の第１のコンタクトと、
前記理論面の第１の側及び第２の側にそれぞれ配置される第１の組の第２のコンタクト及び第２の組の第２のコンタクトであって、前記第１の組の第２のコンタクトは前記第１の組の第１のコンタクトと、前記周辺境界の第１の縁部との間に配置され、前記第２の組の第２のコンタクトは、前記第２の組の第１のコンタクトと、前記第１の縁部に対向する前記周辺境界の第２の縁部との間に配置され、前記第１の組の第２のコンタクト及び前記第２の組の第２のコンタクトはともにデータバス信号及びデータストローブ信号を搬送するように構成される、第１の組の第２のコンタクト及び第２の組の第２のコンタクトと
を含む、回路パネル。
【請求項１６】
前記超小型電子パッケージは、第１のタイプの超小型電子パッケージ又は第２のタイプの超小型電子パッケージの１つであり、
前記第１のタイプの超小型電子パッケージの前記端子は、前記第１のコンタクトに結合されるように構成される第１の端子及び非接続端子と、前記第２のコンタクトに結合されるように構成される第２の端子とを含み、前記理論面の前記第１の側における各第１の端子の位置は、前記第２の側における非接続端子の位置と、前記理論面に対して対称であり、前記第２の側における各第１の端子の位置は、前記第１の側における非接続端子の位置と、前記理論面に対して対称であり、
前記第２のタイプの超小型電子パッケージの前記端子は、前記第１のコンタクトに結合されるように構成される第１の端子と、前記第２のコンタクトに結合されるように構成される第２の端子とを含み、前記理論面の前記第１の側における前記第１の端子の前記信号割当ては、前記第２の側における前記第１の端子の前記信号割当ての鏡像である、請求項１５に記載の回路パネル。
【請求項１７】
超小型電子アセンブリであって、
回路パネルであって、前記回路パネルの主面の接続サイトにおいて露出するコンタクトを有し、前記コンタクトは、
第１の組の第１のコンタクト、第２の組の第１のコンタクト、第３の組の第１のコンタクト及び第４の組の第１のコンタクトであって、前記第１の組の第１のコンタクトの信号割当ては、前記第２の組の第１のコンタクトの信号割当てと、前記主面に垂直な理論面に対して対称であり、前記第３の組の第１のコンタクトの信号割当ては、前記第４の組の第１のコンタクトの信号割当てと、前記理論面に対して対称であり、前記組の第１のコンタクトはそれぞれ同一の信号を搬送するように構成される、第１の組の第１のコンタクト、第２の組の第１のコンタクト、第３の組の第１のコンタクト及び第４の組の第１のコンタクトを有する、回路パネルと、
超小型電子パッケージであって、メモリストレージアレイと、前記超小型電子パッケージの前面において露出する端子とを有し、前記端子は、前記超小型電子パッケージの前記前面が前記理論面に対して垂直であるように、前記回路パネルの前記コンタクトに面し、かつ結合される、超小型電子パッケージと
を備えており、
前記端子は、前記第１の組の第１のコンタクト及び前記第４の組の第１のコンタクトに結合される第１の端子と、前記第２の組の第１のコンタクト及び前記第３の組の第１のコンタクトに結合される非接続端子とを含み、前記理論面の第１の側における各第１の端子の位置は、前記第１の側に対向する前記理論面の第２の側における非接続端子の位置と、前記理論面に対して対称であり、前記第２の側における各第１の端子の位置は、前記第１の側における非接続端子の位置と、前記理論面に対して対称であり、
前記組の第１のコンタクトはそれぞれ前記メモリストレージアレイ内の場所を指定するのに十分なアドレス情報を搬送するように構成される、超小型電子アセンブリ。
【請求項１８】
前記接続サイトにおいて露出する前記コンタクトは、前記理論面の前記第１の側及び前記第２の側にそれぞれ配置される第１の組の第２のコンタクト及び第２の組の第２のコンタクトを更に含み、前記端子は、前記第２のコンタクトに結合され、少なくともデータ信号及びデータストローブ信号を搬送するように構成される第２の端子を含み、前記第２の端子の第１の部分は、前記第１の端子と、前記超小型電子パッケージの前記前面の第１の縁部との間に配置され、前記第２の端子の第２の部分は、前記第１の端子と、前記第１の縁部に対向する前記超小型電子パッケージの第２の縁部との間に配置され、前記第１の部分及び第２の部分はともに前記超小型電子パッケージの前記データバス及びデータストローブを備える、請求項１７に記載の超小型電子アセンブリ。
【請求項１９】
前記超小型電子パッケージは、ＬＰＤＤＲ３構成において実現されるメモリストレージアレイを含む、請求項１７に記載の超小型電子アセンブリ。
【請求項２０】
前記回路パネルの前記コンタクトは、前記メモリストレージアレイ内の単一の記憶場所を一意に指定するのに必要な前記信号を受信するように構成される、請求項１７に記載の超小型電子アセンブリ。
【請求項２１】
前記回路パネルの前記コンタクトは、前記メモリストレージアレイ内の単一の記憶場所を一意に指定するのに必要な前記信号の大部分を受信するように構成される、請求項１７に記載の超小型電子アセンブリ。
【請求項２２】
前記超小型電子パッケージは、少なくとも１つの半導体チップの表面において露出するアドレス入力を有する１つ以上の半導体チップと、前記端子において受信されたアドレス情報を前記アドレス入力に結合するように構成される導電性構造とを含む、請求項１７に記載の超小型電子アセンブリ。
【請求項２３】
前記接続サイトは第１の接続サイトであり、前記超小型電子パッケージは第１の超小型電子パッケージであり、
前記回路パネルは、前記主面に対向する前記回路パネルの第２の表面の第２の接続サイトにおいて露出し、メモリストレージアレイを有する第２の超小型電子パッケージの前面において露出する端子に結合されるコンタクトを更に備え、
前記第２の接続サイトの前記コンタクトは、第５の組の第１のコンタクト、第６の組の第１のコンタクト、第７の組の第１のコンタクト及び第８の組の第１のコンタクトを含み、前記第５の組の第１のコンタクトの信号割当ては、前記第６の組の第１のコンタクトの信号割当てと、前記理論面に対して対称であり、前記第７の組の第１のコンタクトの信号割当ては、前記第８の組の第１のコンタクトの信号割当てと、前記理論面に対して対称であり、
前記第５の組の第１のコンタクト、前記第６の組の第１のコンタクト、前記第７の組の第１のコンタクト及び前記第８の組の第１のコンタクトはそれぞれ同一の信号を搬送するように構成され、前記第５の組の第１のコンタクト、前記第６の組の第１のコンタクト、前記第７の組の第１のコンタクト及び前記第８の組の第１のコンタクトはそれぞれ、前記第２の超小型電子パッケージの前記メモリストレージアレイ内の場所を指定するのに十分なアドレス情報を搬送するように構成される、請求項１７に記載の超小型電子アセンブリ。
【請求項２４】
前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージはそれぞれ第１のタイプの超小型電子パッケージであり、
前記第２の超小型電子パッケージの前記端子は、前記第６の組の第１のコンタクト及び前記第７の組の第１のコンタクトに結合される第１の端子と、前記第５の組の第１のコンタクト及び前記第８の組の第１のコンタクトに結合される非接続端子とを含み、前記理論面の第１の側における各第１の端子の位置は、前記第２の側における非接続端子の位置と、前記理論面に対して対称であり、前記第２の側における各第１の端子の位置は、前記第１の側における非接続端子の位置と、前記理論面に対して対称であり、
前記第１の組のコンタクト、前記第２の組のコンタクト、前記第３の組のコンタクト及び前記第４の組のコンタクトは、前記回路パネルの前記主面に対して平行な直交するＸ方向及びＹ方向において前記第５の組のコンタクト、前記第６の組のコンタクト、前記第７の組のコンタクト及び前記第８の組のコンタクトと位置合わせされ、前記位置合わせは、前記コンタクトの隣接するコンタクト間の最小ピッチに等しい距離以内である、請求項２３に記載の超小型電子アセンブリ。
【請求項２５】
前記接続サイトは第１の接続サイトであり、前記超小型電子パッケージは第１の超小型電子パッケージであり、前記理論面は第１の理論面であり、
前記回路パネルは、前記主面の第２の接続サイトにおいて露出し、メモリストレージアレイを有する第２の超小型電子パッケージの前面において露出する端子に結合されるコンタクトを更に備え、
前記第２の接続サイトの前記コンタクトは、第５の組の第１のコンタクト、第６の組の第１のコンタクト、第７の組の第１のコンタクト及び第８の組の第１のコンタクトを含み、前記第５の組の第１のコンタクトの信号割当ては、前記第６の組の第１のコンタクトの信号割当てと、前記主面に垂直な第２の理論面に対して対称であり、前記第７の組の第１のコンタクトの信号割当ては、前記第８の組の第１のコンタクトの信号割当てと、前記第２の理論面に対して対称であり、
前記第５の組の第１のコンタクト、前記第６の組の第１のコンタクト、前記第７の組の第１のコンタクト及び前記第８の組の第１のコンタクトはそれぞれ同一の信号を搬送するように構成され、前記第５の組の第１のコンタクト、前記第６の組の第１のコンタクト、前記第７の組の第１のコンタクト及び前記第８の組の第１のコンタクトはそれぞれ、前記第２の超小型電子パッケージの前記メモリストレージアレイ内の場所を指定するのに十分なアドレス情報を搬送するように構成される、請求項１７に記載の超小型電子アセンブリ。
【請求項２６】
前記超小型電子パッケージに転送される全ての前記アドレス情報を搬送するように構成される複数の信号線を有する少なくとも１つのバスを更に備え、前記第１のコンタクトは前記少なくとも１つのバスと電気的に接続される、請求項１７に記載の超小型電子アセンブリ。
【請求項２７】
前記少なくとも１つのバスと電気的に接続される駆動素子を更に備える、請求項２６に記載の超小型電子アセンブリ。
【請求項２８】
各超小型電子アセンブリが、各超小型電子アセンブリとの間で信号を伝達するために第２の回路パネルに実装され、かつ電気的に接続される、請求項１７に記載の複数の超小型電子アセンブリを含むモジュール。
【請求項２９】
請求項１に記載の回路パネルと、前記回路パネルに電気的に接続される１つ以上の他の電子構成要素とを備えるシステム。
【請求項３０】
ハウジングを更に備え、前記回路パネル及び前記１つ以上の他の電子構成要素は、前記ハウジングとともに組み立てられる、請求項２９に記載のシステム。
【国際調査報告】
2015537368.tif 000034
2015537368.tif 000035