【手続補正書】
【提出日】平成22年7月2日(2010.7.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１ＣＰＵ及び上記第１ＣＰＵとは異なる第２ＣＰＵによりクロック信号に従ってアクセス可能な不揮発性半導体メモリを含む半導体集積回路装置であって、
上記不揮発性半導体メモリは、複数のワード線と、
上記複数のワード線に交差するように配置された複数のビット線と、
上記ワード線と上記ビット線とに結合され、それぞれデータを格納可能な複数の不揮発性メモリセルと、
上記第１ＣＰＵ又は上記第２ＣＰＵから伝達されたＸアドレス信号をデコードして、上記複数のワード線から１本を選択するためのワード線選択信号を形成するＸデコーダと、
上記Ｘデコーダ回路からのワード線選択信号に基づいて、対応する上記ワード線を選択レベルに駆動するためのワードドライバと、
上記第１ＣＰＵ又は上記第２ＣＰＵから伝達されたＹアドレス信号をデコードして、上記複数のビット線から１本を選択するためのビット線選択信号を形成するＹデコーダと、
上記不揮発性メモリセルから上記ビット線に出力された信号を増幅するためのセンスアンプと、
上記Ｙデコーダからのビット線選択信号に基づいて、対応する上記ビット線を選択的に上記センスアンプに接続可能なＹ選択回路と、
上記センスアンプの出力信号を上記第１ＣＰＵ又は上記第２ＣＰＵに出力するための出力回路と、
上記Ｘデコーダの後段に配置され、上記Ｘデコーダの出力信号を保持して上記ワードドライバに伝達可能な第１ラッチ回路と、
上記Ｙデコーダの後段に配置され、上記Ｙデコーダの出力信号を保持して上記Ｙ選択回路に伝達可能な第２ラッチ回路と、
上記センスアンプの後段に配置され、上記センスアンプの出力信号を保持して上記出力回路に伝達可能な第３ラッチ回路と、
上記第１ＣＰＵから伝達されたＸアドレス信号及びＹアドレス信号が入力される第１ノードと上記第２ＣＰＵから伝達されたＸアドレス信号及びＹアドレス信号が入力される第２ノードとを有するアドレス選択回路とを含み、
上記アドレス選択回路は、上記クロック信号の遅延によって生成される第３制御信号に従って上記第１ノード又は上記第２ノードの一方が選択されることによりＸアドレス信号とＹアドレス信号を上記Ｘデコーダと上記Ｙデコーダに出力する、半導体集積回路装置。
【請求項２】
上記第１ＣＰＵ又は上記第２ＣＰＵから伝達されたアドレス信号におけるＸアドレス信号が上記Ｘデコーダでデコードされた後に、上記第１ラッチ回路により上記ワード線選択信号がラッチされ、上記第１ラッチ回路にラッチされた上記ワード線選択信号に従って、上記ワードドライバにより、上記ワード線が選択レベルに駆動される請求項１記載の半導体集積回路装置。
【請求項３】
上記第１ＣＰＵ又は上記第２ＣＰＵから伝達されたアドレス信号におけるＹアドレス信号が上記Ｙデコーダでデコードされた後に、上記第２ラッチ回路により上記ビット線選択信号がラッチされ、上記第２ラッチ回路にラッチされた上記ビット線選択信号に従って、上記Ｙ選択回路により、対応する上記ビット線が選択的に上記センスアンプに結合される請求項１記載の半導体集積回路装置。
【請求項４】
上記不揮発性メモリセルから上記ビット線に出力された信号が上記センスアンプで増幅された後、上記第３ラッチ回路により、上記センスアンプの出力信号がラッチされ、ラッチされた信号が上記出力回路を介して上記第１ＣＰＵ又は上記第２ＣＰＵに出力される請求項１記載の半導体集積回路装置。
【請求項５】
上記第１ＣＰＵから伝達されたアドレス信号におけるＸアドレス信号が上記Ｘデコーダでデコードされ、上記第１ラッチ回路により上記ワード線選択信号がラッチされた後に上記ワードドライバによりワード線が駆動され、このワード線駆動と並行して、第２ＣＰＵから伝達されたアドレス信号におけるＸアドレス信号が上記Ｘデコーダでデコードされる請求項２記載の半導体集積回路装置。
【請求項６】
上記第１ＣＰＵから伝達されたアドレス信号におけるＹアドレス信号が上記Ｙデコーダでデコードされ、上記第２ラッチ回路により上記ビット線選択信号がラッチされた後に、上記Ｙ選択回路により、対応する上記ビット線が選択的に上記センスアンプに結合され、このビット線とセンスアンプとの結合と並行して、上記第２ＣＰＵから伝達されたアドレス信号におけるＹアドレス信号が上記Ｙデコーダでデコードされる請求項３記載の半導体集積回路装置。
【請求項７】
上記第１ＣＰＵから伝達されたアドレス信号のデコード結果に従って読み出されたデータが上記第３ラッチ回路でラッチされた後に、上記出力回路から第１ＣＰＵへのデータ出力と並行して、第２ＣＰＵから伝達されたアドレス信号のデコード結果のラッチ、上記ワード線の駆動、上記ビット線と上記センスアンプとの結合、及び上記センスアンプによる信号増幅が行われる請求項４記載の半導体集積回路装置。
【請求項８】
上記不揮発性半導体メモリは、上記第１ＣＰＵからのアドレス信号取り込みを可能とする第１ポートと、
上記第１ポートを介して取り込まれたアドレス信号を保持可能な第１アドレスラッチと、
上記第２ＣＰＵからアドレス信号の取り込みを可能とする第２ポートと、
上記第２ポートを介して取り込まれたアドレス信号を保持可能な第２アドレスラッチと、
上記第１アドレスラッチに保持されているアドレス信号のデコードが完了された後に、上記第２アドレスタッチに保持されているアドレス信号のデコードを開始させるための制御信号を形成する制御回路と、を含む請求項１記載の半導体集積回路装置。
【請求項９】
上記不揮発性半導体メモリは、上記第１ＣＰＵから伝達されたアドレス信号のデコード結果に従って読み出されたデータが上記第３ラッチ回路でラッチされた後に、上記出力回路から第１ＣＰＵへのデータ出力と並行して、第２ＣＰＵから伝達されたアドレス信号のデコード結果のラッチ、上記ワード線の駆動、上記ビット線と上記センスアンプとの結合、及び上記センスアンプによる信号増幅を行うための制御信号を形成する制御回路を含む請求項７記載の半導体集積回路装置。
【請求項１０】
上記第１ＣＰＵと、上記第２ＣＰＵと、上記不揮発性半導体メモリとが一つの半導体基板に形成された請求項１記載の半導体集積回路装置。
【請求項１１】
上記第１ＣＰＵ及び上記第２ＣＰＵと、上記不揮発性半導体メモリとの間には、上記第１ＣＰＵと上記第２ＣＰＵとによって共有される共有アドレスバスと、
上記第１ＣＰＵによる上記共有アドレスバスの使用権と、上記第２ＣＰＵによる上記共有アドレスバスの使用権と競合を調停するための調停回路と、が配置される請求項１０記載の半導体集積回路装置。
【請求項１２】
上記第１ＣＰＵ及び上記第２ＣＰＵと、上記不揮発性半導体メモリとの間には、上記第１ＣＰＵと上記第２ＣＰＵとによって共有され、バスクロック信号の立ち上がり及び立ち下がりの両エッジに同期して駆動される共有アドレスバスと、
上記第１ＣＰＵ及び上記第２ＣＰＵから出力されたアドレス信号を上記バスクロック信号に等しい周波数で多重化し、上記共有アドレスバスを介して上記不揮発性半導体メモリに送出するためのアドレス選択回路と、が配置される請求項１０記載の半導体集積回路装置。
【請求項１３】
上記不揮発性半導体メモリからの読み出しデータを上記第１ＣＰＵに伝達するための第１データバスと、
上記不揮発性半導体メモリからの読み出しデータを上記第２ＣＰＵに伝達するための第２データバスと、を含み、
上記不揮発性半導体メモリから上記第１ＣＰＵへのデータ伝達と、上記不揮発性半導体メモリから上記第２ＣＰＵへのデータ伝達とが並行して行われる請求項１０記載の半導体集積回路装置。
【請求項１４】
上記不揮発性半導体メモリと上記第１ＣＰＵとの間には、上記不揮発性半導体メモリから出力されたデータを順次取り込んで、それを取り込み順に上記第１ＣＰＵに出力可能な第１バッファメモリが配置され、
上記不揮発性半導体メモリと上記第２ＣＰＵとの間には、上記不揮発性半導体メモリから出力されたデータを順次取り込んで、それを取り込み順に上記第２ＣＰＵに出力可能な第２バッファメモリが配置される請求項１３記載の半導体集積回路装置。
【請求項１５】
上記第１ＣＰＵと上記第２ＣＰＵとによって共有されるデータバスと、
上記不揮発性半導体メモリから上記バスを介して出力されたデータを順次取り込んで、それを取り込み順に単一のバスクロックサイクル内で上記第１ＣＰＵ及び上記第２ＣＰＵに出力可能なバッファメモリと、が配置される請求項１０記載の半導体集積回路装置。
【請求項１６】
上記不揮発性メモリセルは、半導体基板とメモリゲートとの間に、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の積層膜が配置されて成る請求項１記載の半導体集積回路装置。