(57)【要約】【課題】シリアルインタフェースにクロック、イネーブル、データを送出するインタフェース回路に関し、シリアル出力シーケンスの変更を容易にする。【解決手段】シリアルインタフェースに必要なシリアルイネーブル、シリアルクロック、シリアルデータのタイミングを制御するシリアル出力パターンを書込み可能なメモリ（４２）に展開し、メモリ（４２）をインクリメントして、シリアル出力パターンを順次出力し、シリアルインタフェースに必要なシリアルイネーブル、シリアルクロック、シリアルデータのタイミングを制御する。このため、シリアル出力パターンを容易に可変でき、シリアル出力パターンの不具合の修正やデバッグを、メモリのパターンの変更で実現できる。【選択図】図２
2005011129.tif 000002
【特許請求の範囲】
【請求項１】
シリアルクロック、シリアルイネーブル及びシリアルデータを同期して出力するインタフェース回路において、
前記データを格納するレジスタと、
前記シリアルクロックをクロックラインに出力するクロックドライバと、
前記シリアルイネーブルをイネーブルラインに出力するイネーブルドライバと、
前記シリアルデータをデータラインに出力するデータドライバと、
シリアル出力シーケンスに従い、連続するメモリアドレスに、前記シリアルクロック及び前記シリアルイネーブルのハイ／ロービット及び前記レジスタのアドレスを格納するシリアルパターンメモリと、
前記シリアルパターンメモリのメモリアドレスを順次インクリメントし、前記メモリの前記シリアルクロックのハイ／ロービットで前記クロックドライバを駆動し、前記シリアルイネーブルのハイ／ロービットで前記イネーブルドライバを駆動し、前記レジスタのアドレスで前記レジスタを駆動するメモリ読出回路とを有する
ことを特徴とするインタフェース回路。
【請求項２】
前記メモリは、前記シリアル出力シーケンスの終了を示すホルトビットを格納し、前記読出回路は、前記ホルトビットに応じて、前記メモリの読出しを停止する
ことを特徴とする請求項１のインタフェース回路。
【請求項３】
データライト時の前記シリアル出力シーケンスを定義したライトシリアルパターンと、データリード時の前記シリアル出力シーケンスを定義したリードシリアルパターンとを格納し、
前記読出回路は、与えられた開始アドレスに応じて、前記ライトシリアルパターンと前記リードシリアルパターンを選択して、順次読み出す
ことを特徴とする請求項１のインタフェース回路。
【請求項４】
インタフェース回路からシリアルインタフェースで他の回路にデータを転送する電子装置において、
前記インタフェース回路は、
前記データを格納するレジスタと、
シリアルクロックをクロックラインに出力するクロックドライバと、
シリアルイネーブルをイネーブルラインに出力するイネーブルドライバと、
シリアルデータをデータラインに出力するデータドライバと、
シリアル出力シーケンスに従い、連続するメモリアドレスに、前記シリアルクロック及び前記シリアルイネーブルのハイ／ロービット及び前記レジスタのアドレスを格納するシリアルパターンメモリと、
前記シリアルパターンメモリのメモリアドレスを順次インクリメントし、前記メモリの前記シリアルクロックのハイ／ロービットで前記クロックドライバを駆動し、前記シリアルイネーブルのハイ／ロービットで前記イネーブルドライバを駆動し、前記レジスタのアドレスで前記レジスタを駆動するメモリ読出回路とを有する
ことを特徴とする電子装置。
【請求項５】
媒体からデータを少なくとも読み出す媒体記憶装置において、
制御部と、
前記媒体記憶装置の機構部を駆動するドライブ回路と、
前記制御部のパラレルインタフェースに接続され、前記ドライブ回路に、シリアルクロック、シリアルイネーブル及びシリアルデータを同期して出力するインタフェース回路とを有し、
前記インタフェース回路は、
前記データを格納するレジスタと、
前記シリアルクロックをクロックラインに出力するクロックドライバと、
前記シリアルイネーブルをイネーブルラインに出力するイネーブルドライバと、
前記シリアルデータをデータラインに出力するデータドライバと、
シリアル出力シーケンスに従い、連続するメモリアドレスに、前記シリアルクロック及び前記シリアルイネーブルのハイ／ロービット及び前記レジスタのアドレスを格納するシリアルパターンメモリと、
前記シリアルパターンメモリのメモリアドレスを順次インクリメントし、前記メモリの前記シリアルクロックのハイ／ロービットで前記クロックドライバを駆動し、前記シリアルイネーブルのハイ／ロービットで前記イネーブルドライバを駆動し、前記レジスタのアドレスで前記レジスタを駆動するメモリ読出回路とを有する
ことを特徴とする媒体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、シリアルラインを使用して、シリアルデータをやり取りするためのインタフェース回路、電子装置及び媒体記憶装置に関し、特に、シリアルデータの送受信のため、シリアルクロック、イネーブル、シリアルデータを出力制御するシリアルパターンを生成するインタフェース回路、電子装置及び媒体記憶装置に関する。
【０００２】
【従来の技術】
近年のＬＳＩ技術の進展により、各種の回路が、１チップ化されている。各種の電子装置は、必要な機能に応じて、これらのＬＳＩチップを組み合わせ、構成される。このようなＬＳＩチップには、ＭＰＵとの接続のためのパラレルバスインタフェースを持つＬＳＩチップと、シリアルインタフェースを持つＬＳＩチップがある。
【０００３】
このパラレルインタフェースのＬＳＩチップと、シリアルインタフェースのＬＳＩチップで、データを交信するには、これらＬＳＩ間に、インタフェース回路を設ける方法が有効である。このインタフェース回路は、同期をとって、パラレルデータをシリアル出力し、逆に、シリアルデータをパラレル出力する。
【０００４】
図１０は、従来のインタフェース回路の構成図、図１１（Ａ）及び図１１（Ｂ）は、シリアル出力の説明図である。図１０に示すように、シリアルインタフェースのＬＳＩチップ１１０とデータ転送するため、インタフェース回路１００が、図示しないパラレルインタフェースのＬＳＩチップとの間に設けられる。
【０００５】
このシリアルインタフェース１２０は、通常、シリアルクロックと、イネーブルと、アドレス／データの各々を、シリアルラインで供給する。このため、インタフェース回路１００は、シリアルクロックのドライバ１０２と、イネーブル信号のドライバ１０６と、並列データを直列データに変換し、アドレス／データ線に出力し、アドレス／データ線からの直列データを並列データに変換する双方向ドライバ１０４と有する。
【０００６】
シリアル出力発生回路１０８は、外部（ＬＳＩチップ）のシリアル出力要求に応じて、各ドライバ１０２、１０４、１０６を動作するためのシリアルパターンを出力する。即ち、図１１（Ａ）に示すように、１６ビットのデータ「ｆ」〜「０」をシリアル出力するには、先ず、シリアルイネーブル信号を有効（図１１（Ａ）では、ローレベル）とし、次に、シリアルクロックを生成し、これに同期して、並列データを直列データに変換し、送信する。
【０００７】
そして、所定数（１６ビット）のシリアルデータの送出により、シリアルクロックを停止し、その後、シリアルイネーブル信号を無効（図１１（Ａ）では、ハイレベル）とする。
【０００８】
送信されたＬＳＩチップ１１０では、シリアルイネーブル信号により、データ線のデータが有効であることを認識し、シリアルクロックにより、シリアルデータの各ビットを確定する。図１１（Ａ）では、シリアルクロックの立下りで、データ線のデータを確定する。
【０００９】
このようなシリアルクロック、シリアルイネーブル、シリアルデータを出力するため、シリアル出力発生回路１０８は、シリアルパターンを発生し、各ドライバ１０２、１０４、１０６を駆動する。
【００１０】
従来は、このようなシリアルパターンは、相手のＬＳＩチップ１１０の仕様により、一定であることから、シリアル出力発生回路は、この一定のシリアルパターンを生成するワイヤードロジック回路で構成していた。
【００１１】
【発明が解決しようとする課題】
近年、ＬＳＩ技術の進展により、各種のＬＳＩが豊富に提供されている。このため、かかるＬＳＩでも、種類や仕様変更により、シリアルパターンの仕様が若干異なるものも提供されている。例えば、図１１（Ｂ）の例では、シリアルイネーブル信号は、ハイレベルで有効を示し、シリアルクロックの立ち上がりで、シリアルデータが確定するように、シリアルデータを出力する。
【００１２】
図１１（Ａ）のシリアルクロックの立下り基準でシリアルデータが確定するインタフェースで、シリアルクロックの立ち上がり基準でデータが確定するＬＳＩを接続すると、図１１（Ａ）の「Ｂ」のように、データ（ビット）３とデータ（ビット）２の境界でデータが確定する。このため、いずれかのデータがレジスタに設定され、設定値が条件により異なる可能性があり、データが不定となる。
【００１３】
このため、ＬＳＩチップの仕様に合わせたシリアル出力パターンを発生する必要があるが、従来技術では、予め決められた固定シリアルパターンをワイヤードロジック回路で指定していたため、シリアルパターンの間違いやＬＳＩチップの仕様が変更された場合には、このシリアルパターン発生回路を作成し直す必要があった。このため、新規なＬＳＩチップの評価等の開発工程が削減できず、且つ作り直しにより、改版コストが増加するという問題が生じる。
【００１４】
従って、本発明の目的は、シリアル出力パターンを容易に可変とすることができ、種々のシリアルインタフェース仕様に適合するためのインタフェース回路、電子装置及び媒体記憶装置を提供することにある。
【００１５】
又、本発明の他の目的は、種々のシリアルインタフェース仕様に容易に適応するためのインタフェース回路、電子装置及び媒体記憶装置を提供することにある。
【００１６】
更に、本発明の他の目的は、シリアル出力パターンの不具合の修正やデバッグを容易に実現するためのインタフェース回路、電子装置及び媒体記憶装置を提供することにある。
【００１７】
【課題を解決するための手段】
この目的の達成のため、本発明のシリアルクロック、シリアルイネーブル及びシリアルデータを同期して出力するインタフェース回路は、前記データを格納するレジスタと、前記シリアルクロックをクロックラインに出力するクロックドライバと、前記シリアルイネーブルをイネーブルラインに出力するイネーブルドライバと、前記シリアルデータをデータラインに出力するデータドライバと、シリアル出力シーケンスに従い、連続するメモリアドレスに、前記シリアルクロック及び前記シリアルイネーブルのハイ／ロービット及び前記レジスタのアドレスを格納するシリアルパターンメモリと、前記シリアルパターンメモリのメモリアドレスを順次インクリメントし、前記メモリの前記シリアルクロックのハイ／ロービットで前記クロックドライバを駆動し、前記シリアルイネーブルのハイ／ロービットで前記イネーブルドライバを駆動し、前記レジスタのアドレスで前記レジスタを駆動するメモリ読出回路とを有する。
【００１８】
又、本発明の電子装置は、インタフェース回路からシリアルインタフェースで他の回路にデータを転送する電子装置において、前記インタフェース回路は、前記データを格納するレジスタと、シリアルクロックをクロックラインに出力するクロックドライバと、シリアルイネーブルをイネーブルラインに出力するイネーブルドライバと、シリアルデータをデータラインに出力するデータドライバと、シリアル出力シーケンスに従い、連続するメモリアドレスに、前記シリアルクロック及び前記シリアルイネーブルのハイ／ロービット及び前記レジスタのアドレスを格納するシリアルパターンメモリと、前記シリアルパターンメモリのメモリアドレスを順次インクリメントし、前記メモリの前記シリアルクロックのハイ／ロービットで前記クロックドライバを駆動し、前記シリアルイネーブルのハイ／ロービットで前記イネーブルドライバを駆動し、前記レジスタのアドレスで前記レジスタを駆動するメモリ読出回路とを有する。
【００１９】
又、本発明の媒体からデータを少なくとも読み出す媒体記憶装置は、制御部と、前記媒体記憶装置の機構部を駆動するドライブ回路と、前記制御部のパラレルインタフェースに接続され、前記ドライブ回路に、シリアルクロック、シリアルイネーブル及びシリアルデータを同期して出力するインタフェース回路とを有し、前記インタフェース回路は、前記データを格納するレジスタと、前記シリアルクロックをクロックラインに出力するクロックドライバと、前記シリアルイネーブルをイネーブルラインに出力するイネーブルドライバと、前記シリアルデータをデータラインに出力するデータドライバと、シリアル出力シーケンスに従い、連続するメモリアドレスに、前記シリアルクロック及び前記シリアルイネーブルのハイ／ロービット及び前記レジスタのアドレスを格納するシリアルパターンメモリと、前記シリアルパターンメモリのメモリアドレスを順次インクリメントし、前記メモリの前記シリアルクロックのハイ／ロービットで前記クロックドライバを駆動し、前記シリアルイネーブルのハイ／ロービットで前記イネーブルドライバを駆動し、前記レジスタのアドレスで前記レジスタを駆動するメモリ読出回路とを有する。
【００２０】
本発明では、シリアルインタフェースに必要なシリアルイネーブル、シリアルクロック、シリアルデータのタイミングを制御するシリアル出力パターンを書込み可能なメモリに展開し、メモリをインクリメントして、シリアル出力パターンを順次出力し、シリアルインタフェースに必要なシリアルイネーブル、シリアルクロック、シリアルデータのタイミングを制御する。
【００２１】
このため、シリアル出力パターンを容易に可変でき、シリアル出力パターンの不具合の修正やデバッグを、メモリのパターンの変更で実現できる。これにより、シリアルインタフェ−ス接続される各種のＬＳＩチップを使用した電子装置の開発工程を削減でき、且つ改版コストを削減できる。
【００２２】
又、本発明では、好ましくは、前記メモリは、前記シリアル出力シーケンスの終了を示すホルトビットを格納し、前記読出回路は、前記ホルトビットに応じて、前記メモリの読出しを停止する。これにより、シリアル出力の停止も制御できる。
【００２３】
又、本発明では、好ましくは、データライト時の前記シリアル出力シーケンスを定義したライトシリアルパターンと、データリード時の前記シリアル出力シーケンスを定義したリードシリアルパターンとを格納し、前記読出回路は、与えられた開始アドレスに応じて、前記ライトシリアルパターンと前記リードシリアルパターンを選択して、順次読み出す。
【００２４】
これにより、メモリの設定により、ライトとリードのシーケンスを個別にシリアル制御できる。
【００２５】
又、本発明では、好ましくは、前記メモリのリードシリアルパターンは、前記データドライバの入出力方向ビットと、前記リードデータのリードストローブビットとを含む。これにより、リード時のシーケンスが一層容易となる。
【００２６】
又、本発明では、好ましくは、前記メモリアドレスを順次インクリメントするベースクロックを選択するクロック選択回路を更に有する。これにより、転送速度も変更できる。
【００２７】
又、本発明では、好ましくは、前記データドライバが、入出力ドライバで構成され、且つ前記データドライバからのシリアルデータをパラレルデータに組み立てるリードレジスタとを更に有する。これにより、リード処理が容易となる。
【００２８】
【発明の実施の形態】
以下、本発明の実施の形態を、媒体記憶装置、インタフェース回路、他の実施の形態の順で説明する。
【００２９】
［媒体記憶装置］
図１は、本発明の一実施の形態の媒体記憶装置の構成図である。図１は、媒体記憶装置として、磁気デイスクにデータをリード／ライトする磁気デイスク装置（ＨＤＤ）を例に示す。磁気デイスク装置１０は、パーソナルコンピュータ等のホスト８とＡＴＡ（ＡＴ  Ａｔｔａｃｈｍｅｎｔ）規格のインタフェースのケーブル９で接続される。
【００３０】
磁気デイスク装置１０は、磁気デイスク１９と、磁気デイスク１９を回転するスピンドルモータ２０と、磁気デイスク１９にデータをリード／ライトする磁気ヘッド２５と、磁気ヘッド２５を磁気デイスク１９の半径方向（トラック横断方向）に移動するアクチュエータ（ＶＣＭ）２２とを備える。
【００３１】
又、制御部として、ＨＤＣ（Ｈａｒｄ  Ｄｉｓｋ  Ｃｏｎｔｒｏｌｌｅｒ）１２と、データバッファ１４と、ＭＣＵ（Ｍｉｃｒｏ    Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）１１と、メモリ１３と、ＤＳＰ（Ｄｉｇｉｔａｌ    Ｓｉｇｎａｌ    Ｐｒｏｃｅｓｓｏｒ）１５と、リード／ライト回路（ＬＳＩ）１６、ドライブインタフェース回路１７と、ヘッドＩＣ１８と、スピンドルモータドライバとＶＣＭドライバを含むサーボドライバ２３と、駆動トランジスタ（ＦＥＴ）２１と、サーボ復調回路２４とを備える。
【００３２】
ＨＤＣ１２は、ホストと交信するためのＡＴＡインタフェース制御回路と、データバッファ１４を制御するデータバッファ制御回路とを有する。リード／ライト回路１６は、記録データのフォーマット制御を行う。
【００３３】
ヘッドＩＣ１８は、ライト時は、記録データに従い磁気ヘッド２５に記録電流を流し、リード時は、磁気ヘッド２５からの読取信号を増幅して、リード信号（サーボ情報を含む）を出力する。サーボ復調回路２４は、リード／ライト回路１６を介するヘッドＩＣ１８からのサーボ情報を復調し、磁気ヘッド２５の位置を検出する。
【００３４】
サーボドライバ２３のスピンドルドライバは、駆動トランジスタ２１を介しスピンドルモータ２０を回転駆動する。サーボドライバ２３のＶＣＭドライバは、磁気ヘッド２５を移動するＶＣＭ２２を駆動する。
【００３５】
ＤＳＰ１５は、サーボ復調回路２４からの検出位置に応じて、ＶＣＭ２２をサーボ制御する。ＭＣＵ１１は、リード／ライト制御、リトライ制御を行う。メモリ１３は、ＭＣＵ１１の処理に必要なテーブル、データを格納する。ドライブインタフェース回路１７は、磁気デイスクのドライブ系と処理系のインタフェースを行うものである。データ／アドレスバス２６は、ＭＣＵ１１、メモリ１３、ＨＤＣ１２とドライブインタフェース回路１７を接続する。ドライブインタフェース回路１７は、ＤＳＰ１５にも接続される。
【００３６】
ドライブインタフェース回路１７は、シリアルインタフェースライン２７Ａ乃至２７Ｄの各々により、サーボドライバ２３、ヘッドＩＣ１８，サーボ復調回路２４、リード／ライト回路１６と接続され、アドレス／データのやり取りをシリアルインタフェースで行う。
【００３７】
図１では、ドライブインタフェース回路１７が、パラレルデータ系のＭＣＵ１１，ＤＳＰ１５と、シリアルデータ系のサーボドライバ２３、ヘッドＩＣ１８，サーボ復調回路２４、リード／ライト回路１６とのＰ／Ｓ変換及びＳ／Ｐ変換を行う。
【００３８】
［インタフェース回路］
次に、図１のドライブインタフェース回路を説明する。図２は、図１のドライブインタフェース回路の構成図、図３は、図２のシリアルシーケンサの構成図、図４は、図３のシリアルシーケンサの動作手順の説明図である。
【００３９】
図２に示すように、インタフェース回路１７は、ＭＣＵ１１等とパラレルバス２６で接続され、サーボドライバ２３とシリアルライン５０，５１，５２で接続される。ここでは、シリアル接続されるＬＳＩチップとして、サーボドライバ２３を示しているが、図１のように、サーボ復調回路２４、リード／ライト回路１６、ヘッドＩＣ１８も同様である。
【００４０】
このインタフェース回路１７は、ＭＣＵ１１のパラレルデータを、シリアルデータに変換し、サーボドライバ２３にライトし、サーボドライバ２３のシリアルデータをパラレルデータに変換し、ＭＣＵ１１がリードする。
【００４１】
インタフェース回路１７は、バス２６からのライトデータを格納するライトレジスタ３０と、ライトレジスタ３０のパラレルデータをシリアルデータに変換するための変換レジスタ３１と、変換レジスタ３１に接続された双方向ドライバ３２と、双方向ドライバ３２のシリアルデータをパラレルデータに組み立てる組み立てレジスタ３３と、組み立てレジスタ３３のパラレルデータがセットされるリードレジスタ３４とを有する。
【００４２】
又、インタフェース回路１７は、更に、シリアルクロックライン５１にシリアルクロックを出力するクロックドライバ３５と、イネーブルライン５２にイネーブル信号を出力するイネーブルドライバ３６と、シリアル出力パターンを発生するシリアルシーケンサ４０とを有する。
【００４３】
シリアルシーケンサ４０は、図３に示すように、１６ビット幅のメモリ４２と、メモリ４２のリードクロック（ベースクロック）を選択するクロックセレクタ４３と、メモリ４２の開始アドレスがセットされ、ベースクロックに応じて、メモリ４２の読出しアドレスを生成し、メモリ４２から１６ビット幅の格納データ（シリアル出力シーケンスデータ）を順次読み出す読出し制御回路４１とを有する。
【００４４】
メモリ４２の１６ビット幅の格納データとして、ビット９に、イネーブル信号のハイ、ローを示すイネーブルビット、ビット８に、ＭＣＵ１１にリードデータを読めるタイミングを通知するリードレデイビット、ビット７に、シーケンスデータの出力停止を示すホルトビットを設定する。
【００４５】
又、ビット６に、シリアルクロックのハイ、ローを示すクロックビット、ビット５に、アドレス／データライン５０のデータの方向（双方向ドライバ３２の入出力）を示すデレクションビット、ビット４に、リードレジスタ３４のリードストローブを示すリードビットを設定する。更に、ビット３〜０に、レジスタ３１，３３のアドレスを設定し、ビットＦ〜Ａは、使用しない。
【００４６】
図２に示すように、このメモリ４２のイネーブルビット出力は、イネーブルドライバ３６に、リードレデイビット出力は、ＭＣＵ１１へ、ホルトビット出力は、図３の読出し制御回路４１に、クロックビット出力は、クロックドライバ３５に、デレクションビット出力は、双方向ドライバ３２に、リードビット出力は、リードレジスタ３４に、アドレス出力は、レジスタ３１，３３に、供給される。
【００４７】
図４に示すように、メモリ４２には、ライト時のシリアル出力シーケンスＷ１を、例えば、０〜４７番地の１６ビット幅の領域に格納し、リード時のシリアル出力シーケンスＲ１を、４８〜９６番地に格納する。ここでは、他のシリアルインタフェースのライト時のシリアル出力シーケンスＷ２を、９７番地以下の１６ビット幅の領域に格納し、リード時のシリアル出力シーケンスＲ２を、それ以降の番地に格納している。
【００４８】
図４も使用して、この構成の動作を説明する。メモリ４２に、シリアル出力パターンを格納した後、シリアル出力要求命令が、例えば、ＭＣＵ１１からシリアルシーケンサ４０に発行される。この命令は、図３で示したクロック選択信号と、開始アドレスである。
【００４９】
読出し制御回路４１は、開始アドレスをアドレスカウンタにセットし、アドレスカウンタでメモリ４２を読み出す。そして、アドレスカウンタは、ベースクロックをカウントし、メモリアドレスをインクリメントし、メモリ４２から順次１６ビット幅のシリアルパターンを出力する。読出し制御回路４１は、メモリ４２のホルトビットを入力され、ホルトビットによりホルトを検出すると、アドレスカウンタのカウントを停止する。これにより、シリアルパターンの出力が停止される。
【００５０】
更に、具体的に、説明する。図５は、ライト時のシリアル出力のタイムチャートであり、図６は、図５のシリアル出力のため設定されたメモリ４２のシリアルシーケンスパターンのビットマップ図である。
【００５１】
図５において、ベースクロックと、シリアルライン５１に出力されるシリアルクロック、イネーブルライン５２に出力されるイネーブル信号と、１６ビットのシリアルライトデータとの関係を示す。又、そのための１６ビット幅のシリアル出力パターンの下位１２ビットの値を４ビット毎、４進表示で示し、且つ対応するメモリアドレスを表示している。又、図６は、各メモリアドレスのシリアル出力パターンを２進表示したものである。
【００５２】
ここでは、開始アドレスとして、「００」が指示されたものとし、ベースクロックに応じて、図６のメモリ４２のメモリアドレスが順次インクリメントする。これにより、図６のメモリ４２のシリアル出力パターンデータが、アドレス００から図の下方に順次読み出される。
【００５３】
ここでは、最初にシリアルイネーブル信号をベースクロックの２クロック分、ハイ（ＥＮ＝１，無効）に設定してから、シリアルイネーブル信号をロー（ＥＮ＝０，有効）とする。次に、メモリアドレス「０３」で、デレクションＤＩＲをハイ（データ出力）とし、シリアルクロックＣＬＫをハイ、データアドレスを「ｆ」とし、レジスタ３１のアドレスｆのビットを双方向ドライバ５０から出力する。
【００５４】
次に、メモリアドレス「０４」で、シリアルクロックＣＬＫをロー、データアドレスを「ｆ」とし、レジスタ３１のアドレスｆのビットを双方向ドライバ５０から出力する。
【００５５】
即ち、シリアルクロックを生成し、これに同期して、並列データを直列データに変換し、送信する。この例では、シリアルクロックの立下りで、データを確定するサーボドライバ２３の仕様に対応している。
【００５６】
以降、シリアルクロックのハイ／ローを繰り返し、データアドレスを変えていく。これにより、レジスタ３１の所定数（１６ビット）のシリアルデータ（８ビットアドレス＋８ビットデータ）の送出が、メモリアドレス「３４」まで行われる。そして、メモリアドレス「３５」、「３６」で、シリアルクロックを停止し（ＣＬＫ＝０）、その後、メモリアドレス「３７」からシリアルイネーブル信号を無効（ＥＮ＝１、ハイレベル）とする。
【００５７】
以降、シリアル出力終了シーケンスのためのシリアルクロックを２つ発生した後、メモリアドレス「４７」のホルト（ＨＬＴ＝１）により、メモリアドレスのインクリメントを停止し、シリアル出力を終了する。
【００５８】
次に、リード動作を説明する。図７は、リード時のシリアル出力のタイムチャートであり、図８は、図７のシリアル出力のため設定されたメモリ４２のシリアルシーケンスパターンのビットマップ図である。
【００５９】
図７において、ベースクロックと、シリアルライン５１に出力されるシリアルクロック、イネーブルライン５２に出力されるイネーブル信号と、８ビットのシリアルリードアドレス、８ビットのリードデータとの関係を示す。又、そのための１６ビット幅のシリアル出力パターンの下位１２ビットの値を４ビット毎、４進表示で示し、且つ対応するメモリアドレスを表示している。又、図８は、各メモリアドレスのシリアル出力パターンを２進表示したものである。
【００６０】
ここでは、開始アドレスとして、「４８」が指示されたものとし、ベースクロックに応じて、図８のメモリ４２のメモリアドレスが順次インクリメントする。これにより、図８のメモリ４２のシリアル出力パターンデータが、アドレス４８から図の下方に順次読み出される。
【００６１】
ここでは、最初にシリアルイネーブル信号をベースクロックの２クロック分、ハイ（ＥＮ＝１，無効）に設定してから、シリアルイネーブル信号をロー（ＥＮ＝０，有効）とする。次に、メモリアドレス「０３」で、デレクションＤＩＲをハイ（データ出力）とし、シリアルクロックＣＬＫをハイ、データアドレスを「ｆ」とし、レジスタ３１のアドレスｆのビットを双方向ドライバ５０から出力する。
【００６２】
次に、メモリアドレス「０４」で、シリアルクロックＣＬＫをロー、データアドレスを「ｆ」とし、レジスタ３１のアドレスｆのビットを双方向ドライバ５０から出力する。
【００６３】
即ち、シリアルクロックを生成し、これに同期して、レジスタ３１の８ビットの並列データを直列データに変換し、送信する。この例では、シリアルクロックの立下りで、データを確定するサーボドライバ２３の仕様に対応している。
【００６４】
以降、シリアルクロックのハイ／ローを繰り返し、データアドレスを変えていく。これにより、レジスタ３１の所定数（８ビットアドレス）の送出が、メモリアドレス「６７」まで行われる。
【００６５】
次に、メモリアドレス「６８」で、デレクションＤＩＲをロー（データ入力）とし、双方向レジスタ５０を入力に切り換える。次に、メモリアドレス「６９」で、デレクションＤＩＲをローに維持し、シリアルクロックＣＬＫをハイ、データアドレスを「７」とし、レジスタ３３のアドレス「７」に、双方向ドライバ５０からのシリアルデータへ出力する。
【００６６】
次に、メモリアドレス「７０」で、シリアルクロックＣＬＫをロー、データアドレスを「７」とし、レジスタ３３のアドレス「７」に、を双方向ドライバ５０からシリアルデータを格納する。
【００６７】
即ち、シリアルクロックを生成し、これに同期して、レジスタ３３に、８ビットの直列データを格納する。この例では、シリアルクロックの立下りで、データを確定するサーボドライバ２３の仕様に対応している。
【００６８】
以降、シリアルクロックのハイ／ローを繰り返し、データアドレスを変えていく。これにより、レジスタ３３への所定数（８ビットアドレス）の送出が、メモリアドレス「８４」まで行われる。そして、メモリアドレス「８５」で、シリアルクロックを停止し、リードストローブをハイ（ＲＲ＝１）とし、１６ビットレジスタ３３のデータを、リードレジスタ３４にセットする。その後、メモリアドレス「８６」からシリアルイネーブル信号を無効（ＥＮ＝１、ハイレベル）とする。
【００６９】
以降、シリアル出力終了シーケンスのためのシリアルクロックを２つ発生した後、メモリアドレス「９６」のホルト（ＨＬＴ＝１）により、メモリアドレスのインクリメントを停止し、シリアル出力を終了する。
【００７０】
このように、シリアルインタフェースに必要なシリアルイネーブル、シリアルクロック、シリアルデータのタイミングを制御するシリアル出力パターンを書込み可能なメモリに展開し、メモリをインクリメントして、シリアル出力パターンを順次出力し、シリアルインタフェースに必要なシリアルイネーブル、シリアルクロック、シリアルデータのタイミングを制御する。
【００７１】
このため、シリアル出力パターンを容易に可変でき、シリアル出力パターンの不具合の修正やデバッグを、メモリのパターンの変更で実現できる。これにより、シリアルインタフェ−ス接続される各種のＬＳＩチップを使用した電子装置の開発工程を削減でき、且つ改版コストを削減できる。
【００７２】
又、ライトとリードで異なるパターンを設定でき、接続されるＬＳＩチップに適合したシリアルインタフェースでのリード／ライトを可能とする。更に、ベースクロックを選択することができるため、ベースクロックを可変にして、シリアル出力の動作クロックを変更できる。即ち、インタフェース速度を容易に変更できる。
【００７３】
しかも、メモリ４２のデレクションＤＩＲと、リードストローブＲＲを変え、シリアルリード出力のアドレス部とデータ部との比率を可変にできる。又、データ部の長さの変更により、シリアル出力の長さ（ビット数）を可変にできる。
【００７４】
［他の実施の形態］
図９は、本発明の他の実施の形態の構成図である。この例では、シリアルシーケンサ４０のメモリ４２は、１種類のライト／リードシリアル出力パターンを格納する。一方、ＭＣＵ１１のメモリ１３には、複数種類のライト／リードシリアル出力パターンを格納する。
【００７５】
図１の回路が実装されるプリント板には、設定ピン６０が設けられており、実装されるサーボドライバ２３等の仕様に応じて、種類を設定する。ＭＣＵ１１は、この設定ピン６０を読み取り、接続されるシリアルインタフェース仕様を自動認識し、メモリ１３から対応するライト／リードシリアル出力パターンを読み出し、シリアルシーケンサ４０のメモリ４２にロードする。
【００７６】
これにより、インタフェース回路１７は、自動的に、接続されるＬＳＩチップのシリアルインタフェース仕様のシリアル出力パターン発生回路を持つことができる。
【００７７】
前述の実施の形態では、媒体記憶装置の媒体を磁気デイスクで説明したが、光デイスク、光磁気デイスク、他の記憶媒体にも適用できる。又、電子装置を、ハードデイスクの制御部で説明したが、他の制御部等の電子装置に適用できる。更に、インタフェースは、ＡＴＡに限らず、他のインタフェースにも適用できる。
【００７８】
以上、本発明を実施の形態により説明したが、本発明の趣旨の範囲内において、本発明は、種々の変形が可能であり、本発明の範囲からこれらを排除するものではない。
【００７９】
（付記１）シリアルクロック、シリアルイネーブル及びシリアルデータを同期して出力するインタフェース回路において、前記データを格納するレジスタと、前記シリアルクロックをクロックラインに出力するクロックドライバと、前記シリアルイネーブルをイネーブルラインに出力するイネーブルドライバと、前記シリアルデータをデータラインに出力するデータドライバと、シリアル出力シーケンスに従い、連続するメモリアドレスに、前記シリアルクロック及び前記シリアルイネーブルのハイ／ロービット及び前記レジスタのアドレスを格納するシリアルパターンメモリと、前記シリアルパターンメモリのメモリアドレスを順次インクリメントし、前記メモリの前記シリアルクロックのハイ／ロービットで前記クロックドライバを駆動し、前記シリアルイネーブルのハイ／ロービットで前記イネーブルドライバを駆動し、前記レジスタのアドレスで前記レジスタを駆動するメモリ読出回路とを有することを特徴とするインタフェース回路。
【００８０】
（付記２）前記メモリは、前記シリアル出力シーケンスの終了を示すホルトビットを格納し、前記読出回路は、前記ホルトビットに応じて、前記メモリの読出しを停止することを特徴とする付記１のインタフェース回路。
【００８１】
（付記３）データライト時の前記シリアル出力シーケンスを定義したライトシリアルパターンと、データリード時の前記シリアル出力シーケンスを定義したリードシリアルパターンとを格納し、前記読出回路は、与えられた開始アドレスに応じて、前記ライトシリアルパターンと前記リードシリアルパターンを選択して、順次読み出すことを特徴とする付記１のインタフェース回路。
【００８２】
（付記４）前記メモリのリードシリアルパターンは、前記データドライバの入出力方向ビットと、前記リードデータのリードストローブビットとを含むことを特徴とする付記３のインタフェース回路。
【００８３】
（付記５）前記メモリアドレスを順次インクリメントするベースクロックを選択するクロック選択回路を更に有することを特徴とする付記１のインタフェース回路。
【００８４】
（付記６）前記データドライバが、入出力ドライバで構成され、且つ前記データドライバからのシリアルデータをパラレルデータに組み立てるリードレジスタとを更に有することを特徴とする付記４のインタフェース回路。
【００８５】
（付記７）インタフェース回路からシリアルインタフェースで他の回路にデータを転送する電子装置において、前記インタフェース回路は、前記データを格納するレジスタと、シリアルクロックをクロックラインに出力するクロックドライバと、シリアルイネーブルをイネーブルラインに出力するイネーブルドライバと、シリアルデータをデータラインに出力するデータドライバと、シリアル出力シーケンスに従い、連続するメモリアドレスに、前記シリアルクロック及び前記シリアルイネーブルのハイ／ロービット及び前記レジスタのアドレスを格納するシリアルパターンメモリと、前記シリアルパターンメモリのメモリアドレスを順次インクリメントし、前記メモリの前記シリアルクロックのハイ／ロービットで前記クロックドライバを駆動し、前記シリアルイネーブルのハイ／ロービットで前記イネーブルドライバを駆動し、前記レジスタのアドレスで前記レジスタを駆動するメモリ読出回路とを有することを特徴とする電子装置。
【００８６】
（付記８）前記メモリは、前記シリアル出力シーケンスの終了を示すホルトビットを格納し、前記読出回路は、前記ホルトビットに応じて、前記メモリの読出しを停止することを特徴とする付記７の電子装置。
【００８７】
（付記９）データライト時の前記シリアル出力シーケンスを定義したライトシリアルパターンと、データリード時の前記シリアル出力シーケンスを定義したリードシリアルパターンとを格納し、前記読出回路は、与えられた開始アドレスに応じて、前記ライトシリアルパターンと前記リードシリアルパターンを選択して、順次読み出すことを特徴とする付記７の電子装置。
【００８８】
（付記１０）前記メモリのリードシリアルパターンは、前記データドライバの入出力方向ビットと、前記リードデータのリードストローブビットとを含むことを特徴とする付記９の電子装置。
【００８９】
（付記１１）前記メモリアドレスを順次インクリメントするベースクロックを選択するクロック選択回路を更に有することを特徴とする付記７の電子装置。
【００９０】
（付記１２）前記データドライバが、入出力ドライバで構成され、且つ前記データドライバからのシリアルデータをパラレルデータに組み立てるリードレジスタとを更に有することを特徴とする付記１０の電子装置。
【００９１】
（付記１３）媒体からデータを少なくとも読み出す媒体記憶装置において、制御部と、前記媒体記憶装置の機構部を駆動するドライブ回路と、前記制御部のパラレルインタフェースに接続され、前記ドライブ回路に、シリアルクロック、シリアルイネーブル及びシリアルデータを同期して出力するインタフェース回路とを有し、前記インタフェース回路は、前記データを格納するレジスタと、前記シリアルクロックをクロックラインに出力するクロックドライバと、前記シリアルイネーブルをイネーブルラインに出力するイネーブルドライバと、前記シリアルデータをデータラインに出力するデータドライバと、シリアル出力シーケンスに従い、連続するメモリアドレスに、前記シリアルクロック及び前記シリアルイネーブルのハイ／ロービット及び前記レジスタのアドレスを格納するシリアルパターンメモリと、前記シリアルパターンメモリのメモリアドレスを順次インクリメントし、前記メモリの前記シリアルクロックのハイ／ロービットで前記クロックドライバを駆動し、前記シリアルイネーブルのハイ／ロービットで前記イネーブルドライバを駆動し、前記レジスタのアドレスで前記レジスタを駆動するメモリ読出回路とを有することを特徴とする媒体記憶装置。
【００９２】
（付記１４）前記メモリは、前記シリアル出力シーケンスの終了を示すホルトビットを格納し、前記読出回路は、前記ホルトビットに応じて、前記メモリの読出しを停止することを特徴とする付記１３の媒体記憶装置。
【００９３】
（付記１５）データライト時の前記シリアル出力シーケンスを定義したライトシリアルパターンと、データリード時の前記シリアル出力シーケンスを定義したリードシリアルパターンとを格納し、前記読出回路は、与えられた開始アドレスに応じて、前記ライトシリアルパターンと前記リードシリアルパターンを選択して、順次読み出すことを特徴とする付記１３の媒体記憶装置。
【００９４】
（付記１６）前記メモリのリードシリアルパターンは、前記データドライバの入出力方向ビットと、前記リードデータのリードストローブビットとを含むことを特徴とする付記１５の媒体記憶装置。
【００９５】
（付記１７）前記メモリアドレスを順次インクリメントするベースクロックを選択するクロック選択回路を更に有することを特徴とする付記１３の媒体記憶装置。
【００９６】
（付記１８）前記データドライバが、入出力ドライバで構成され、且つ前記データドライバからのシリアルデータをパラレルデータに組み立てるリードレジスタとを更に有することを特徴とする付記１６の媒体記憶装置。
【００９７】
【発明の効果】
このように、本発明では、シリアルインタフェースに必要なシリアルイネーブル、シリアルクロック、シリアルデータのタイミングを制御するシリアル出力パターンを書込み可能なメモリに展開し、メモリをインクリメントして、シリアル出力パターンを順次出力し、シリアルインタフェースに必要なシリアルイネーブル、シリアルクロック、シリアルデータのタイミングを制御する。
【００９８】
このため、シリアル出力パターンを容易に可変でき、シリアル出力パターンの不具合の修正やデバッグを、メモリのパターンの変更で実現できる。これにより、シリアルインタフェ−ス接続される各種のＬＳＩチップを使用した電子装置の開発工程を削減でき、且つ改版コストを削減できる。
【００９９】
又、複数のＬＳＩを、シリアルインタフェース接続するドライブインタフェースを持つ媒体記憶装置の開発を容易にし、且つ種々のＬＳＩを仕様でき、よりコストダウンに寄与する。
【図面の簡単な説明】
【図１】本発明の一実施の形態の媒体記憶装置の構成図である。
【図２】図１のドライブインタフェース回路の構成図である。
【図３】図２のシリアルシーケンサの構成図である。
【図４】図３のシリアルシーケンサの動作説明図である。
【図５】図２のドライブインタフェース回路のライトシーケンスのタイムチャート図である。
【図６】図５のライトシーケンスのためのメモリのシリアル出力パターンの説明図である。
【図７】図２のドライブインタフェース回路のリードシーケンスのタイムチャート図である。
【図８】図７のリードシーケンスのためのメモリのシリアル出力パターンの説明図である。
【図９】本発明の他の実施の形態の構成図である。
【図１０】従来のシリアルインタフェース回路の構成図である。
【図１１】従来のシリアルインタフェースのタイムチャート図である。
【符号の説明】
８  ホスト
９  ＡＴＡインタフェース
１０  媒体記憶装置（磁気デイスク装置）
１１  ＭＣＵ（処理ユニット）
１２  ＨＤＣ
１３  メモリ
１４  データバッファ
１５  ＤＳＰ
１６  リード／ライトＬＳＩ
１７  ドライブインタフェース回路
１８  ヘッドＩＣ
１９  媒体（磁気デイスク）
２０  スピンドルモータ
２２  アクチュエータ（ＶＣＭ）
２３  サーボドライバ
２４  サーボ復調回路
２５  ヘッド（磁気ヘッド）
２６  バス
２７Ａ〜２７Ｄ  シリアルライン
３０，３１，３３，３４  レジスタ
３２  双方向ドライバ
３５，３６  出力ドライバ
４０  シリアルシーケンサ
４１  読出し制御回路
４２  メモリ
４３  クロックセレクタ
５０〜５２  シリアルライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005011129.tif 000009
【図８】
2005011129.tif 000010
【図９】
2005011129.tif 000011
【図１０】
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【図１１】
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