【手続補正書】
【提出日】平成22年2月18日(2010.2.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
縦続接続されたＮ段（Ｎは正の整数）の遅延回路と、前記遅延回路の各段の出力論理値の排他的論理和をとる論理回路で構成され前記遅延回路の各段の出力の積をとる乗算回路と、前記遅延回路に入力する信号のパルス幅を所定の時間増減する回路とより構成され、前記乗算回路の前記論理回路は段を追うごとにその信号数がほぼ１/２になるよう多段接続したＮ−１個の２入力排他的論理和回路として構成され、かつｋ段目（ｋは整数）の出力信号の最小パルス幅はパルス継続時間／２k未満とならないように前記２入力排他的論理和回路の入力ペアを接続したことを特徴とするパルス発生回路。
【請求項２】
縦続接続されたＮ＋１段（Ｎは正の整数）の遅延回路と、前記遅延回路のｉ（ｉは１≦ｉ≦Ｎの偶数）段目の出力Ｄiおよび前記遅延回路のｉ−１段目の出力の否定論理ＸＤi-1の論理積ＤiＸＤi-1をとる第１の論理積回路と、前記遅延回路のｉ段目の出力Ｄiの否定論理ＸＤiおよび前記遅延回路のｉ＋１段目の出力のＤi+1の論理積ＸＤiＤi+1をとる第２の論理積回路と、前記遅延回路のｉ段目の出力否定論理ＸＤiおよび前記遅延回路のｉ−１段目の出力のＤi-1の論理積ＸＤiＤi-1をとる第３の論理積回路と、前記遅延回路のｉ段目の出力Ｄiおよび前記遅延回路のｉ＋１段目の出力の否定論理ＸＤi+1の論理積ＤiＸＤi+1をとる第４の論理積回路と、前記第１または第３の論理積回路出力が真のとき第１の電位レベルに前記第２または第４の論理積回路出力が真のときに第２の電位レベルに接続しそれ以外のときは第３の電位レベルに接続するスイッチ手段とを備えたことを特徴とするパルス発生回路。
【請求項３】
縦続接続されたＮ＋２段（Ｎは正の整数）の遅延回路と、前記遅延回路に前置され前記遅延回路へ入力される信号のパルス幅を前記遅延回路1段分の遅延量だけ増減するパルス幅増減回路と、前記遅延回路のｉ（ｉは１≦ｉ≦Ｎ＋１の偶数）段目の出力Ｄiおよび前記遅延回路のｉ−１段目の出力の否定論理ＸＤi-1の論理積ＤiＸＤi-1をとる第１の論理積回路と、前記遅延回路のｉ段目の出力Ｄiの否定論理ＸＤiおよび前記遅延回路のｉ＋１段目の出力のＤi+1の論理積ＸＤiＤi+1をとる第２の論理積回路と、前記パルス幅増減回路の出力パルス幅が狭いときには１≦ｉ≦Ｎ＋１の偶数のiについて前記遅延回路のｉ段目の出力Ｄiおよび前記遅延回路のｉ＋１段目の出力の否定論理ＸＤi+1の論理積ＤiＸＤi+1をとり、前記パルス幅増減回路の出力パルス幅が広いときには３≦ｉ≦Ｎ＋２前記遅延回路のｉ段目の出力否定論理ＸＤiおよび前記遅延回路のｉ−１段目の出力のＤi-1の論理積ＸＤiＤi-1をとる第３の論理積回路と、前記遅延回路のｉ段目の出力Ｄiおよび前記遅延回路のｉ＋１段目の出力の否定論理ＸＤi+1の論理積ＤiＸＤi+1をとる第４の論理積回路と、前記第１または第３の論理積回路出力が真のとき第１の電位レベルに前記第２または第４の論理積回路出力が真のときに第２の電位レベルに接続しそれ以外のときは第３の電位レベルに接続するスイッチ手段とを備えたことを特徴とするパルス発生回路。
【請求項４】
姿勢ないし位置に関して相対変位が許容されるように結合機構部によって結合され各個に電子回路が実装された複数の筐体間での信号の授受を無線で行うための無線部を各該当する前記筐体に備え、且つ、前記無線部は、請求項１乃至３の何れか一項に記載のパルス発生回路を適用して構成されていることを特徴とする電子装置。
【請求項５】
同一筺体内に実装される複数の回路ブロックないし回路基板のうちの所定の相互間で無線により信号の授受を行うための少なくとも一対の無線部を具備し、且つ、該当する前記無線部は、請求項１乃至３の何れか一項に記載のパルス発生回路を適用して構成されていることを特徴とする電子装置。
【請求項６】
姿勢ないし位置に関して相対変位が許容されるように結合機構部によって結合され各個に電子回路が実装された複数の筐体間での信号の授受を無線で行う情報伝送方法であって、前記無線による信号の授受を、請求項１乃至３の何れか一項に記載のパルス発生回路を適用して行うことを特徴とする情報伝送方法。
【請求項７】
同一筐体内に実装される複数の回路ブロックないし回路基板のうちの所定の相互間で無線により信号の授受を行う情報伝送方法であって、前記無線による信号の授受を、請求項１乃至３の何れか一項に記載のパルス発生回路を適用して行うことを特徴とする情報伝送方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】パルス発生回路、電子装置、情報伝送方法
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
上記目的を達成するために、本発明の一態様に係るパルス発生回路では、縦続接続されたＮ段（Ｎは正の整数）の遅延回路と、前記遅延回路の各段の出力論理値の排他的論理和をとる論理回路で構成され前記遅延回路の各段の出力の積をとる乗算回路と、前記遅延回路に入力する信号のパルス幅を所定の時間増減する回路とより構成され、前記乗算回路の前記論理回路は段を追うごとにその信号数がほぼ１/２になるよう多段接続したＮ−１個の２入力排他的論理和回路として構成され、かつｋ段目（ｋは整数）の出力信号の最小パルス幅はパルス継続時間／２k未満とならないように前記２入力排他的論理和回路の入力ペアを接続したことを特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
上記本発明の一態様に係るパルス発生回路によれば、遅延回路への入力パルス幅を制御することにより発生するパルスペアの間隔を変更することが可能となる。信号の受信側において、受信信号を一定時間遅延して生成したテンプレートと受信信号で相関を計算することにより容易に前記遅延回路に入力されたパルスのパルス幅を判定することができこれによって情報を伝えることが可能となる。通信伝送路における歪みや伝送特性はテンプレートも同じように歪んでいるので伝送路における歪みの影響も排除し信頼性の高い通信が可能となる。
また、乗算回路はアナログの乗算回路でなく排他的論理和回路を使用した簡単なデジタル回路で実現できる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
更にまた、乗算回路を２入力排他的論理和回路で構成するため回路の簡略化に効果がある。しかも上記接続の仕方によれば乗算回路を構成する各排他的論理和回路においてパルス幅の狭い信号を出力する排他的論理和回路の数を最小にすることが出来回路の安定化に効果がある。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
また、本発明の一態様に係るパルス発生回路では、縦続接続されたＮ＋１段（Ｎは正の整数）の遅延回路と、前記遅延回路のｉ（ｉは１≦ｉ≦Ｎの整数）段目の出力Ｄiおよび前記遅延回路のｉ−１段目の出力の否定論理ＸＤi-1の論理積ＤiＸＤi-1をとる第１の論理積回路と、前記遅延回路のｉ段目の出力Ｄiの否定論理ＸＤiおよび前記遅延回路のｉ＋１段目の出力のＤi+1の論理積ＸＤiＤi+1をとる第２の論理積回路と、前記遅延回路のｉ段目の出力否定論理ＸＤiおよび前記遅延回路のｉ−１段目の出力のＤi-1の論理積ＸＤiＤi-1をとる第３の論理積回路と、前記遅延回路のｉ段目の出力Ｄiおよび前記遅延回路のｉ＋１段目の出力の否定論理ＸＤi+1の論理積ＤiＸＤi+1をとる第４の論理積回路と、前記第１または第３の論理積回路出力が真のとき第１の電位レベルに前記第２または第４の論理積回路出力が真のときに第２の電位レベルに接続しそれ以外のときは第３の電位レベルに接続するスイッチ手段とを備えたことを特徴とする。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
本発明の上記構成によれば、乗算回路を簡単なスイッチ手段と論理回路によって実現するため回路の簡素化に効果がある。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
また、本発明の一態様に係るパルス発生回路では、縦続接続されたＮ＋２段（Ｎは正の整数）の遅延回路と、前記遅延回路に前置され前記遅延回路へ入力される信号のパルス幅を前記遅延回路1段分の遅延量だけ増減するパルス幅増減回路と、前記遅延回路のｉ（ｉは１≦ｉ≦Ｎ＋１の偶数）段目の出力Ｄiおよび前記遅延回路のｉ−１段目の出力の否定論理ＸＤi-1の論理積ＤiＸＤi-1をとる第１の論理積回路と、前記遅延回路のｉ段目の出力Ｄiの否定論理ＸＤiおよび前記遅延回路のｉ＋１段目の出力のＤi+1の論理積ＸＤiＤi+1をとる第２の論理積回路と、前記パルス幅増減回路の出力パルス幅が狭いときには１≦ｉ≦Ｎ＋１の偶数のiについて前記遅延回路のｉ段目の出力Ｄiおよび前記遅延回路のｉ＋１段目の出力の否定論理ＸＤi+1の論理積ＤiＸＤi+1をとり、前記パルス幅増減回路の出力パルス幅が広いときには３≦ｉ≦Ｎ＋２前記遅延回路のｉ段目の出力否定論理ＸＤiおよび前記遅延回路のｉ−１段目の出力のＤi-1の論理積ＸＤiＤi-1をとる第３の論理積回路と、前記遅延回路のｉ段目の出力Ｄiおよび前記遅延回路のｉ＋１段目の出力の否定論理ＸＤi+1の論理積ＤiＸＤi+1をとる第４の論理積回路と、前記第１または第３の論理積回路出力が真のとき第１の電位レベルに前記第２または第４の論理積回路出力が真のときに第２の電位レベルに接続しそれ以外のときは第３の電位レベルに接続するスイッチ手段とを備えたことを特徴とする。