【手続補正書】
【提出日】平成21年12月11日(2009.12.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
記憶回路と、
外部で生成される外部クロック信号の周波数に内部クロック信号の周波数を一致させる制御情報を生成し前記記憶回路に格納する論理回路と、
前記記憶回路に保持された制御情報に基づいて内部クロック信号を生成する発振回路と、
前記制御情報を格納する不揮発性記憶装置と、
端子を介して前記外部クロック信号が供給され、前記外部クロック信号の周波数に前記内部クロック信号の周波数を一致させるための前記制御情報を生成する第１動作モードと、
前記発振回路が前記制御情報に基づいて前記内部クロック信号を生成し、前記論理回路に供給する第２動作モードと、を有し、
前記発振回路は、
前記第１動作モードで生成された前記制御情報に基づいて、前記内部クロック信号の発振周波数を制御可能な電圧制御発振回路と、
前記制御情報を変換基準電圧に対してアナログ変換するＤ／Ａ変換回路と、
前記Ｄ／Ａ変換回路の出力電圧に基づいてバイアス電圧を形成するバイアス回路と、
前記端子を介して供給された外部クロック信号と、前記電圧制御発振回路が生成したクロック信号のいずれかを前記論理回路に供給するための選択回路と、を有し、
前記電圧制御発振回路は、ＣＭＯＳ回路形式のリングオシレータ部を有し、当該リングオシレータ部に対する電流制御用の前記バイアス電圧によって発振周波数が制御され、
前記バイアス回路は、前記電圧制御発振回路にＣＭＯＳ回路の論理閾値電圧変動を抑制する方向の動作電源電圧を印加し、
前記第１動作モードのとき、前記論理回路は、前記端子を介して外部から供給される外部クロック信号の周波数に前記内部クロック信号の周波数を一致させる方向に制御情報を更新することで、前記内部クロック信号の周波数を調整するための前記制御情報を生成し、
前記内部クロック信号を内部回路の同期動作に用い、
前記不揮発性記憶装置に格納された前記制御情報は前記半導体集積回路のリセット後、前記記憶回路にロードされることを特徴とする半導体集積回路。
【請求項２】
前記第１動作モードとは、周波数設定モードであり、
前記第２動作モードとは、通常モードであり、
前記第１動作モードと前記第２動作モードは、半導体集積回路の外部から供給されるモード信号に応じて決定され、
前記端子は、前記外部クロック信号の入力との兼用端子とされ、
前記発振回路が生成した内部クロック信号は、前記半導体集積回路の外部に出力可能とされ、
前記論理回路は、前記モード信号に応じて前記制御情報を生成することを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記第１動作モードのとき、前記端子から入力される外部クロック信号に同期して制御情報を生成し格納する動作を行うことを特徴とする請求項２記載の半導体集積回路。
【請求項４】
前記第１動作モードのとき、前記論理回路は外部クロック信号に同期して制御情報を生成する動作を行うことを特徴とする請求項２記載の半導体集積回路。
【請求項５】
前記第１動作モードのとき、リセット解除後に前記記憶回路に初期値が設定され、前記外部クロック信号の周波数に前記内部クロック信号の周波数を一致させる方向に前記記憶回路の値を更新することを特徴とする請求項３または４記載の半導体集積回路。
【請求項６】
さらに、前記内部クロック信号及び前記外部クロック信号をサンプリングするサンプリング回路を有し、
前記論理回路は、前記サンプリング回路でサンプリングされた情報を用いて前記内部クロック信号と前記外部クロック信号の周波数比較を行い、前記内部クロック信号の周波数を前記外部クロック信号の周波数に一致させる方向に制御情報を生成することを特徴とする請求項１記載の半導体集積回路。
【請求項７】
前記論理回路はＣＰＵであり、前記記憶回路はＣＰＵによってアクセス可能なレジスタであることを特徴とする請求項５または６記載の半導体集積回路。
【請求項８】
さらに、前記内部クロック信号と前記外部クロック信号の周波数の相異を比較する比較回路を有し、
前記論理回路は前記比較回路による比較結果を用いて前記内部クロック信号周波数を前記外部クロック信号周波数に一致させる制御情報を生成することを特徴とする請求項１記載の半導体集積回路。
【請求項９】
前記記憶回路はカウンタであり、
前記論理回路は前記内部クロック信号と前記外部クロック信号の周波数の相異を比較し、比較結果を用いて前記カウンタをアップカウント又ダウンカウントすることを特徴とする請求項１記載の半導体集積回路。
【請求項１０】
前記論理回路は、前記内部クロック信号と前記外部からの外部クロック信号の周波数比較結果を外部から入力し、入力した比較結果を参照して内部クロック信号周波数を外部クロック信号周波数に一致させる制御情報を生成することを特徴とする請求項１記載の半導体集積回路。
【請求項１１】
前記電圧制御発振回路は、前記Ｄ／Ａ変換回路の出力電圧に基づいて決定される電圧を動作電源電圧とし、前記バイアス電圧によって発振周波数が制御され、
前記バイアス回路は温度変化に対してドレイン・ソース間電流の変化が小さくされるゲート・ソース間電圧条件を満足するＭＯＳトランジスタを備えた定電流回路を有し、前記ＭＯＳトランジスタのドレイン電圧を制御電圧として出力することを特徴とする請求項１または５記載の半導体集積回路。
【請求項１２】
前記定電流回路は、電源電圧をソースに受けゲート・ドレイン間が短絡されたｐチャンネル型の第１ＭＯＳトランジスタと、回路の接地電圧をソースに受けゲート・ドレイン間が短絡されたｎチャンネル型の第２ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのドレインに一端が結合され前記第２ＭＯＳトランジスタのドレインに他端が結合された抵抗素子とを有し、
前記第１ＭＯＳトランジスタのドレイン電圧と前記第２ＭＯＳトランジスタのドレイン電圧を制御電圧として出力することを特徴とする請求項１１記載の半導体集積回路。
【請求項１３】
前記Ｄ／Ａ変換回路の出力電圧は、ボルテージフォロアアンプを介して前記電圧制御発振回路及び前記バイアス回路の動作電源電圧として供給されることを特徴とする請求項１２記載の半導体集積回路。
【請求項１４】
さらに、電源電圧と温度の変動に対する電圧変動が補償された基準電圧を発生する基準電圧発生回路を有し、
前記Ｄ／Ａ変換回路は前記基準電圧を変換基準電圧として入力することを特徴とする請求項１１記載の半導体集積回路。
【請求項１５】
前記バイアス回路は、前記発振回路にＣＭＯＳ回路の論理閾値電圧変動を抑制する方向の動作電源電圧を印加して温度変化によるリングオシレータ部の発振周波数の変動を補償することを特徴とする請求項１記載の半導体集積回路。
【請求項１６】
前記電圧制御発振回路はリングオシレータ部を構成する奇数段のＣＭＯＳインバータ遅延段を有し、
前記バイアス回路は、前記ＣＭＯＳインバータ遅延段の論理閾値電圧を模擬する論理閾値電圧模擬回路部を有し、前記論理閾値電圧模擬回路の出力を用いて発振回路の動作電源電圧を変化させることを特徴とする請求項１５記載の半導体集積回路。
【請求項１７】
さらに、電源電圧と温度の変動に対する電圧変動が補償された基準電圧を発生する基準電圧発生回路を有し、前記Ｄ／Ａ変換回路は前記基準電圧を変換基準電圧として入力することを特徴とする請求項１５記載の半導体集積回路。
【請求項１８】
前記発振回路から出力されるクロック信号を分周する可変分周回路を有し、
前記可変分周回路は、前記選択回路の出力を入力され、前記第２動作モードのとき、前記内部クロック信号を分周して出力することを特徴とする請求項１または５記載の半導体集積回路。
【請求項１９】
記憶回路と、
前記記憶回路に保持された制御情報に基づいて内部クロック信号を生成する発振回路と、
前記制御情報を格納する不揮発性記憶装置と、
前記発振回路で生成される前記内部クロック信号を外部へ出力し、前記内部クロック信号の周波数を、前記外部のクロック信号の周波数に一致する方向に制御する制御情報を生成する周波数設定モードと、
前記周波数設定モードのときに生成された前記制御情報に基づいて、前記発振回路が内部クロック信号を生成し、前記内部クロック信号を前記半導体集積回路へ供給する通常モードと、を有し、
前記発振回路は、前記周波数設定モードで生成された前記制御情報に基づいて、前記内部クロック信号の発振周波数を制御可能な電圧制御発振回路を有し、
前記通常モードのとき、前記不揮発性記憶装置に格納された前記制御情報は半導体集積回路のリセット後、前記記憶回路にロードされ、
前記内部クロック信号の出力端子は兼用端子であり、
前記内部クロック信号は、前記周波数設定モードで半導体集積回路の外部に出力可能とされ、
前記内部クロック信号を内部回路の同期動作に用いることを特徴とする半導体集積回路。
【請求項２０】
記憶回路と、
記憶回路に保持された制御情報に基づいて内部クロック信号を生成する発振回路と、
周期的に発生するパルスの一定区間毎に前記内部クロック信号を計数し計数値を期待値に一致させる方向に制御情報を更新する論理回路と、
不揮発性記憶装置と、を有し、
前記内部クロック信号の周波数を期待値に一致させるための制御情報を更新・生成する第１動作モードと、
前記第１動作モードで生成された前記制御情報に基づいて前記内部クロック信号を生成する第２動作モードと、を有し、
前記不揮発性記憶装置は、前記第１動作モードのとき、リセットに応答して前記記憶回路に初期的にロードされる制御情報と、前記論理回路にロードされる前記期待値とを保有し、
前記内部クロック信号を内部回路の同期動作に用いることを特徴とする半導体集積回路。
【請求項２１】
周期的にパルスの一定区間を発生する区間発生回路を有し、この区間発生回路は、パルス発生回路と、前記パルス発生回路から発生されるパルスの所定位相点から充電動作又は放電動作の何れかを行なうＣＲ時定数回路と、前記ＣＲ時定数回路で得られる電圧が規定電圧に到達するのを検出する検出回路を有し、所定位相点から前記検出回路による検出タイミングまでを前記一定区間とすることを特徴とする請求項２０記載の半導体集積回路。
【請求項２２】
前記規定電圧は基準電圧発生回路で発生される基準電圧に基づいて形成され、前記基準電圧は電源電圧と温度の変動に対する電圧変動が補償された電圧であることを特徴とする請求項２１記載の半導体集積回路。
【請求項２３】
前記記憶回路はアップダウンカウンタであることを特徴とする請求項２１記載の半導体集積回路。
【請求項２４】
前記アップダウンカウンタは前記パルス発生回路から発生されるパルスに同期してアップカウント又はダウンカウントを行なうことを特徴とする請求項２３記載の半導体集積回路。
【請求項２５】
前記記憶回路が保持する制御データを変換基準電圧に対してアナログ変換するＤ／Ａ変換回路と、前記Ｄ／Ａ変換回路の出力電圧に応じて変化されるバイアス電圧を形成するバイアス回路とを更に有し、
前記発振回路は、前記バイアス電圧によって発振周波数が制御される電圧制御発振回路であることを特徴とする請求項２０記載の半導体集積回路。
【請求項２６】
電源電圧と温度の変動に対する電圧変動を補償した基準電圧を発生する基準電圧発生回路を更に有し、前記Ｄ／Ａ変換回路は前記基準電圧を変換基準電圧として入力することを特徴とする請求項２５記載の半導体集積回路。
【請求項２７】
前記不揮発性記憶装置は記憶情報を電気的書換え可能であることを特徴とする請求項２０記載の半導体集積回路。
【請求項２８】
記憶回路と、
外部から端子を介して入力される所定のパルス信号に基づいて内部クロック信号の周波数を調整する制御回路と、
前記記憶回路に保持された制御情報に基づいて内部クロック信号を生成する発振回路と、
前記制御情報を格納する不揮発性記憶装置と、を有し、
前記発振回路は、
前記制御情報に基づいて前記内部クロック信号を発生する電圧制御発振回路と、
前記電圧制御発振回路の出力を入力し、通常動作時に、前記内部クロック信号を分周して、任意の周波数に変更可能な可変分周器を有し、
前記制御回路は、内部クロック信号周波数の設定モードの時、前記内部クロック信号の周波数と前記所定のパルス信号との周波数比較を行い、前記所定のパルス信号の周波数に一致するように制御するための前記制御情報を生成し、
前記生成された制御情報は、制御情報生成の終了時に、前記不揮発性メモリに格納され、
前記不揮発性記憶装置に格納された前記制御情報は、前記通常動作時に前記半導体集積回路のリセット後、前記記憶回路にロードされ、
前記端子は、所定のパルス信号の入力との兼用端子とされ、
前記内部クロック信号を内部回路の同期動作に用いることを特徴とする半導体集積回路。
【請求項２９】
前記制御回路は、動的に内部クロック信号を調整することが可能であることを特徴とする請求項１または２８記載の半導体集積回路。
【請求項３０】
前記制御回路は、前記内部クロック信号の周波数を調整によって前記制御情報を逐次更新することが可能であることを特徴とする請求項２９記載の半導体集積回路。
【請求項３１】
前記可変分周器は、前記制御回路による命令実行によって、前記内部クロック信号を任意の周波数に調整することが可能であることを特徴とする請求項３０記載の半導体集積回路。
【請求項３２】
更に、前記内部クロック信号と、外部クロック信号とを選択可能なセレクタを有し、前記セレクタの出力を前記可変分周回路に入力し、前記可変分周回路の出力を前記内部回路の同期動作に用いることを特徴とする請求項３１記載の半導体集積回路。
【請求項３３】
中央処理装置と、
中央処理装置を含む内部回路の動作に用いる内部クロック信号を生成可能な内部発振回路モジュールと、を有し、
前記内部発振回路モジュールは、
制御情報を格納するレジスタと、
前記制御情報に基づいて発振周波数が制御される電圧制御発振回路と、
前記電圧制御発振回路の出力を分周するための分周器と、を有し、
設定モードの時、前記レジスタに初期値を設定し、
外部から供給される信号の周波数と、前記出力の発振周波数との比較がされ、
前記周波数の比較結果が不一致のとき、新たな制御情報を前記レジスタに設定し、
前記比較結果が一致の時、前記レジスタに格納された制御情報を不揮発性メモリへ格納し、
通常モードの時、リセット後、前記不揮発性メモリから前記レジスタに格納された前記制御情報に応じて、前記電圧制御発振回路は、発振周波数が制御されてなる、半導体チップに形成されたマイクロコンピュータ。
【請求項３４】
前記マイクロコンピュータは、
前記通常モードの時、前記レジスタに格納された前記制御情報を変換基準電圧に対してアナログ変換するＤ／Ａ変換回路と、
前記Ｄ／Ａ変換回路の出力電圧に基づいて、前記制御情報に応じたバイアス電圧を形成するバイアス回路と、を有し、
前記電圧制御発振回路は、ＣＭＯＳ回路形式のリングオシレータ部を有し、当該リングオシレータ部に対する電流制御用の前記バイアス電圧によって発振周波数が制御されてなる請求項３３記載のマイクロコンピュータ。
【請求項３５】
前記設定モードで比較結果が不一致のとき、前記内部クロック信号と前記外部から供給される信号の周波数とを一致させるための新たな制御情報を前記レジスタに設定されてなる請求項３４記載のマイクロコンピュータ。
【請求項３６】
さらに、前記外部から供給される信号を入力するための端子を有し、
前記端子は、前記外部から供給される信号の入力端子機能と、その他の信号端子機能とがマルチプレクスされてなる請求項３５記載のマイクロコンピュータ。
【請求項３７】
前記不揮発性メモリは、前記マイクロコンピュータに内蔵されてなる請求項３６記載のマイクロコンピュータ。
【請求項３８】
前記不揮発性メモリは、前記半導体チップとはことなる半導体チップに形成されてなる請求項３６記載のマイクロコンピュータ。
【請求項３９】
中央処理装置と、
中央処理装置を含む内部回路に供給するための内部クロック信号を生成可能な発振回路と、
周波数設定モードの時に外部から供給される信号を入力するための端子と、を有し、
前記発振回路は、
制御情報を格納するレジスタと、
前記制御情報に応じた制御電圧を生成するバイアス回路と、
前記バイアス回路の出力する制御電圧に応じて、発振周波数が制御されてなる電圧制御発振回路と、
前記電圧制御発振回路の出力を分周して内部回路に供給する分周器と、を有し、
周波数設定モードの時、
内部クロック信号の周波数をトリミングするための制御情報を格納するレジスタに初期値が設定され、
前記端子を介して外部から供給される信号の周波数と前記内部クロック信号の周波数とが比較され、
前記内部クロック信号と前記外部から供給される信号の周波数とが異なるとき、前記外部から供給される信号の周波数に近づけるため、前記レジスタに格納された制御情報が変更され、
前記周波数が一致したとき、前記制御情報の変更を終了され、
通常モードの時、前記周波数設定モードの時に変更された前記制御情報に基づいて電圧制御発振回路の周波数制御が行われてなり、
前記端子は、前記外部から供給される信号の入力端子機能と、その他の信号端子機能とがマルチプレクスされてなる一つの半導体基板に形成されたマイクロコンピュータ。
【請求項４０】
前記変更された制御情報は、前記周波数設定モードの時に不揮発性メモリに格納され、
前記通常モードの時に、リセット後、前記不揮発性メモリから読み出されて前記レジスタに格納され、
前記発振回路は、前記レジスタに格納された制御情報に応じて内部クロック信号を生成可能とされる請求項３９記載のマイクロコンピュータ。