(57)【要約】【課題】ベース抵抗を低い値に保ったまま、コレクタ−ベース間寄生容量を低減し、高速動作と、低消費電力での動作が可能なバイポーラ型の半導体装置と、その製造方法を提供する。【解決手段】その一部外周が絶縁膜４で覆われ、絶縁膜４で覆われた部分の最上部から、上方及び水平方向に延びた形状を持つコレクタ層３を設け、コレクタ層３と絶縁膜４の間に隙間を形成する。さらに、コレクタ層３上にベース層９、エミッタ層１４を設けた構造とする。【効果】コレクタ層の一部を上方及び水平方向に延びた形状にすることで、外部コレクタ領域を削除することが出来、さらにコレクタ−ベース接合においてコレクタ側空乏層幅が広がるため、コレクタに起因する寄生容量と真性部のコレクタ容量を共に低減出来る。従って、高速動作、及び低消費電力での動作が可能なバイポーラトランジスタを構成することが出来る。【選択図】  図１
2005011979.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に設けられ、その一部の外周が第１の絶縁膜で覆われ、且つ該第１の絶縁膜に覆われた領域を起点として、上方及び水平方向に延びた形状を有する第１導電型の第１の半導体層と、前記第１の半導体層の上に設けられた第２導電型の第２の半導体層と、該第２の半導体層の上に設けられた第１導電型の第３の半導体層とを具備し、前記第１の半導体層と前記第１の絶縁膜で囲まれた空洞を有することを特徴とする半導体装置。
【請求項２】
前記第１の絶縁膜の上に設けられ、前記第２の半導体層に接続する第２導電型の第１の多結晶層と、前記第３の半導体層の上に設けられた第１導電型の第２の多結晶層と、前記第１の多結晶層と該第２の多結晶層を隔てるように設置した第２の絶縁膜を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の半導体層の、前記第１の絶縁膜に囲まれた部分の断面は、対となる２辺が＜１１０＞または＜１１１＞方向に配向した多角形を形成していることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１の半導体層をコレクタ、前記第２の半導体層をベース、前記第３の半導体層をエミッタとするバイポーラトランジスタを構成することを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記コレクタと前記ベースは単結晶シリコン・ゲルマニウムまたは単結晶シリコン・ゲルマニウム・カーボンからなり、前記エミッタは単結晶シリコンまたは単結晶シリコン・ゲルマニウムまたは単結晶シリコン・ゲルマニウム・カーボンからなることを特徴とする請求項４に記載の半導体装置。
【請求項６】
半導体基板上に、第１導電型の第１の半導体層の第１の部分を形成する工程と、該第１の部分の側壁の一部を第１の絶縁膜で覆う工程と、前記第１の部分の上に前記第１の半導体層の第２の部分を選択エピタキシャル成長により形成する工程と、前記第１の半導体層の上に第２導電型の第２の半導体層を形成する工程と、該第２の半導体層の上に、第１導電型の第３の半導体層を形成する工程とを有し、前記第１の半導体層の第２の部分は、形成時初期において上方及び水平方向に広がり、且つ、前記第１の絶縁膜との間に隙間を形成することを特徴とする半導体装置の製造方法。
【請求項７】
前記第１の絶縁膜の上に、前記第２の半導体層に接続する第２導電型の第１の多結晶層を形成する工程と、前記第３の半導体層の上に第１導電型の第２の多結晶層を形成する工程と、前記第１の多結晶層と前記第２の多結晶層を隔てる第２の絶縁膜をさらに形成する工程を含むことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第１の半導体層の、前記第１の絶縁膜に囲まれた部分の断面は、対となる２辺が＜１１０＞または＜１１１＞方向に配向した多角形を形成していることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
前記半導体装置は、前記第１の半導体層をコレクタ、前記第２の半導体層をベース、前記第３の半導体層をエミッタとするバイポーラトランジスタを構成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１０】
前記コレクタと前記ベースは単結晶シリコン・ゲルマニウムまたは単結晶シリコン・ゲルマニウム・カーボンからなり、前記エミッタは単結晶シリコンまたは単結晶シリコン・ゲルマニウムまたは単結晶シリコン・ゲルマニウム・カーボンからなることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
半導体基板上に、複数の開口部を有する第１の絶縁膜を形成する工程と、前記半導体基板上に、第１導電型の第１の半導体層を形成する工程と、該第１の半導体層の上に、第２導電型の第２の半導体層を形成する工程と、該第２の半導体層の上に、第１導電型の第３の半導体層を形成する工程とを有し、前記第１の半導体層の形成時には、少なくとも一部において前記第１の半導体層が前記第１の絶縁膜の開口部側壁と接し、前記第１の半導体層は該側壁の縁を起点として上部及び水平方向に広がり、且つ前記第１の半導体層と前記第１の絶縁膜との間に隙間を有することを特徴とする半導体装置の製造方法。
【請求項１２】
前記第１の絶縁膜の上に、前記第２の半導体層に接続する第２導電型の第１の多結晶層を形成する工程と、前記第３の半導体層の上に第１導電型の第２の多結晶層を形成する工程と、前記第１の多結晶層と前記第２の多結晶層を隔てる第２の絶縁膜をさらに形成する工程を含むことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第１の半導体層の、前記第１の絶縁膜に囲まれた部分の断面は、対となる２辺が＜１１０＞または＜１１１＞方向に配向した多角形を形成していることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１４】
前記半導体装置は、前記第１の半導体層をコレクタ、前記第２の半導体層をベース、前記第３の半導体層をエミッタとするバイポーラトランジスタを構成することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１５】
前記コレクタと前記ベースは単結晶シリコン・ゲルマニウムまたは単結晶シリコン・ゲルマニウム・カーボンからなり、前記エミッタは単結晶シリコンまたは単結晶シリコン・ゲルマニウムまたは単結晶シリコン・ゲルマニウム・カーボンからなることを特徴とする請求項１４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特にバイポーラトランジスタを有する半導体装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
近年、通信用デバイスやストレージ・システム等、様々な応用分野で高速性能を持つバイポーラトランジスタが用いられている。高速化及び素子の微細化を図り得るバイポーラトランジスタの従来例としては、例えば特許文献１に記載された、選択エピタキシャル技術を用いたバイポーラトランジスタがある。図２にこの従来例を示す。この従来例は、ｐ型ベース層１０９と、ｎ型エミッタ領域１１１が、パターニングされた構造内に形成され、エミッタ領域１１１に対してベース層１０９の幅が一意的に決まるという特徴を有する。リソグラフィー工程での合わせ余裕を見込む必要がないため、コレクタ−ベース接合面積の縮小が可能となる。しかしながら、この種のバイポーラトランジスタには、コレクタ−ベース接合以外の領域がもたらす寄生容量が存在する。図２において、ベース領域１０９と低濃度コレクタ領域１０３ｂの間には、リソグラフィー工程での合わせずれと、開口部形成時のエッチングばらつきを考慮して、距離ｄ１が必要となる。このため、ベース電極１０６と低濃度コレクタ層１０３ｂの間には、絶縁膜１０５を介して寄生容量Ｃ１が存在する。コレクタ−ベース分離絶縁膜１０５の膜厚はベース層１０９とほぼ等しく、トランジスタが高速になるほど薄くなり、寄生容量Ｃ１が増大する。また、ベース抵抗の増大を防ぐため、ベース層１０９とベース電極１０６の接合は十分に取る必要があり、外部ベース−コレクタ接合面積による寄生容量にも下限が存在する。これらの寄生容量は、トランジスタサイズが縮小する程大きくなり、コレクタ容量の５割程度にもなる。
【特許文献１】
特開平７−１４７２８７号公報
【本発明が解決しようとする課題】
バイポーラトランジスタの高速化には、高い遮断周波数と低いベース抵抗、そして低いコレクタ容量が必要である。しかし、上述のように、従来のバイポーラトランジスタは、ベース−コレクタ間の寄生容量がトランジスタの高速動作を阻害していた。また、トランジスタ動作時の消費電力の低減には、トランジスタサイズの低減と、コレクタ容量の低減が必須であるが、上記の理由により、トランジスタサイズが微細になる程、周辺部からの寄生容量の寄与が大きく、低消費電力化の妨げになっていた。本発明は、上記の問題を考慮してなされたもので、その目的とするところは、バイポーラトランジスタにおいて、低いベース抵抗を保ったまま外部コレクタ領域を削減し、高速化と低消費電力化の妨げとなるコレクタ−ベース間の寄生容量の低減を可能とする半導体装置及びその製造方法を提供することにある。
【０００３】
【課題を解決するための手段】
上記課題を解決するために、本発明の半導体装置は、半導体基板上に設けられ、その一部の外周が第１の絶縁膜で覆われ、且つ該第１の絶縁膜に覆われた領域を起点として、上方及び水平方向に延びた形状を有する第１導電型の第１の半導体層と、前記第１の半導体層の上に設けられた第２導電型の第２の半導体層と、該第２の半導体層の上に設けられた第１導電型の第３の半導体層とを具備し、前記第１の半導体層と前記第１の絶縁膜で囲まれた空洞を有することを特徴としている。本発明の半導体装置は、さらに前記第１の絶縁膜の上に設けられ、前記第２の半導体層に接続する第２導電型の第１の多結晶層と、前記第３の半導体層の上に設けられた第１導電型の第２の多結晶層と、前記第１の多結晶層と該第２の多結晶層を隔てるように設置した第２の絶縁膜を有していることが望ましい。前記第１の半導体層の、前記第１の絶縁膜に囲まれた部分の断面は、対となる２辺が＜１１０＞または＜１１１＞方向に配向した多角形を形成していれば好適である。前記半導体装置は、前記第１の半導体層をコレクタ、前記第２の半導体層をベース、前記第３の半導体層をエミッタとするバイポーラトランジスタであっても良く、このとき、前記コレクタと前記ベースは単結晶シリコン・ゲルマニウムまたは単結晶シリコン・ゲルマニウム・カーボンからなり、前記エミッタは単結晶シリコンまたは単結晶シリコン・ゲルマニウムまたは単結晶シリコン・ゲルマニウム・カーボンからなると良い。
本発明にかかわる半導体装置の第１の製造方法は、半導体基板上に、第１導電型の第１の半導体層の第１の部分を形成する工程と、該第１の部分の側壁の一部を第１の絶縁膜で覆う工程と、前記第１の部分の上に前記第１の半導体層の第２の部分を選択エピタキシャル成長により形成する工程と、前記第１の半導体層の上に第２導電型の第２の半導体層を形成する工程と、該第２の半導体層の上に、第１導電型の第３の半導体層を形成する工程とを有し、前記第１の半導体層の第２の部分は、形成時初期において上方及び水平方向に広がり、且つ、前記第１の絶縁膜との間に隙間を形成することを特徴とする。本発明にかかわる半導体装置の第２の製造方法は、半導体基板上に、複数の開口部を有する第１の絶縁膜を形成する工程と、前記半導体基板上に、第１導電型の第１の半導体層を形成する工程と、該第１の半導体層の上に、第２導電型の第２の半導体層を形成する工程と、該第２の半導体層の上に、第１導電型の第３の半導体層を形成する工程とを有し、前記第１の半導体層の形成時には、少なくとも一部において前記第１の半導体層が前記第１の絶縁膜の開口部側壁と接し、前記第１の半導体層は該側壁の縁を起点として上部及び水平方向に広がり、且つ前記第１の半導体層と前記第１の絶縁膜との間に隙間を有することを特徴とする。
【０００４】
前記半導体装置の、第１あるいは第２の製造方法において、前記第１の絶縁膜の上に、前記第２の半導体層に接続する第１の多結晶層を形成する工程と、前記第３の半導体層の上に第１導電型の第２の多結晶層を形成する工程と、前記第１の多結晶層と前記第２の多結晶層を隔てる第２の絶縁膜をさらに形成する工程を含むことが望ましい。
【０００５】
【発明の実施の形態】
本発明に係る半導体装置の好適な実施の形態は、シリコン基板上に、単一または複数の層から構成されるコレクタ層が設けられていて、そのコレクタ層の一部の側壁が絶縁膜によって覆われており、その覆われた部分の最上部を起点として、コレクタ層が上方に延びるとともに水平方向に広がっている形状を有することを特徴とするものである。さらに、コレクタ層上には、ベース層とエミッタ層が設けられている。本発明においては、コレクタがベースの内側に入り込む形状を有することにより、コレクタ外部領域による寄生容量（図２のＣ１）が削減され、且つ、コレクタ−ベース接合におけるコレクタ側空乏層が増加し、真性部コレクタ容量も低減する。
【０００６】
【実施例】
次に、本発明に係る半導体装置及びその製造方法の、更に具体的な実施例について、添付図面を参照しながら以下に説明する。
〈実施例１〉
図１は、本発明に係る半導体装置の第１の実施例を示す断面構造である。図１において３ａは単結晶シリコンからなる第１の低濃度ｎ型コレクタ層、４ｂは第１コレクタ層３ａの外周を覆う絶縁膜であり、その表面は第１コレクタ層３ａとの境界において、第１コレクタ層３ａよりも低い、または等しい高さを有している。第１コレクタ層３ａ上には低濃度ｎ型の単結晶シリコン・ゲルマニウムからなる第２コレクタ層３ｂが選択的に設けられ、第１コレクタ層３ａと絶縁膜４ｂ表面の境界を起点に上方及び水平方向に広がった形状を有している。４ｃは絶縁膜４ｂ上に設けられ、第１コレクタ層３ａを含む開口部を持ち、コレクタ−ベース間を分離する絶縁膜であり、５は第１コレクタ層３ａと絶縁膜４ｂ、４ｃの間に出来た空洞である。
本実施例の半導体装置では、第１コレクタ層３ａは第２コレクタ層３ｂ内に存在するため、第１コレクタ層３ａに起因する寄生容量（図２のＣ１）を削減することが出来る。更に、図３（ａ）に示すように、コレクタ−ベース接合から離れるほどコレクタ断面積が縮小するため、従来例（図３（ｂ））に比べてコレクタ−ベース接合におけるコレクタ側空乏層が増加し、真性部のコレクタ容量も低減出来る。このため、高速化及び低消費電力化が可能なバイポーラトランジスタを実現できる。更に、第２コレクタ層３ｂの形状は、表面が広がる方向の応力を第２コレクタ層３ｂ面内にもたらし、本実施例のように第２コレクタ層３ｂにシリコン・ゲルマニウムを用いた場合は、シリコン上に格子整合した第２コレクタ層３ｂの、表面近傍での歪みを低減出来る。このため、従来に比べてコレクタ層３ｂとベース層９のゲルマニウム組成を高め、エミッタ−ベース接合での電子帯不連続量を大きくすることが出来、より高性能なバイポーラトランジスタの実現が可能となる。この効果は、以下の実施例においても同様である。
【０００７】
次に、本実施例における、半導体装置の具体的な製造方法について、詳細に説明する。
まず、シリコン基板１の一部領域に砒素またはアンチモンのｎ型不純物をイオン打ち込み法により添加し、熱拡散により高濃度ｎ型コレクタ埋め込み層２を形成し、続いてエピタキシャル成長により、低濃度ｎ型の単結晶シリコンからなる第１のコレクタ層３ａを堆積する。さらに、トランジスタ形成領域とコレクタ引き出し電極領域を除いて絶縁膜４ａ、４ｂを選択的に形成し、素子分離を行い、図４（ａ）の構造を得る。この素子分離構造の形成方法としては、シリコン基板１上に低濃度ｎ型シリコン層をエピタキシャル成長法により形成し、第１コレクタ領域３ａと、コレクタ引き出し電極領域１７を残して、低濃度ｎ型シリコン層を選択的に酸化しても良いし、または低濃度ｎ型シリコン層を形成後、リソグラフィー技術により素子分離領域を削り込み、絶縁膜４ａ、４ｂを埋め込んで化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  ：  ＣＭＰ）等によって表面を平坦化しても良い。更には、シリコン基板上に絶縁膜４ａ、４ｂを堆積し、開口部を形成後に、前記開口部内に第１コレクタ領域３ａと、コレクタ引き出し電極領域１７をエピタキシャル成長等により選択的に形成することによっても可能である。ここで、第１コレクタ領域の表面は、正方形あるいは長方形の表面形状を有し、対となる２辺が＜１１０＞方向、もしくは＜１００＞方向に配向していることが望まれる。次いで、絶縁膜４ｂ上に絶縁膜４ｃを堆積する。絶縁膜４ｂと絶縁膜４ｃが異種の材料からなる場合、絶縁膜４ｃの堆積前に、絶縁膜４ｂを表面が第１コレクタ層３ａより低くなるようにエッチングする工程を挿入すると良い。次いで、絶縁膜４ｃ上に、高濃度ｐ型多結晶シリコンまたは高濃度ｐ型多結晶シリコン・ゲルマニウムからなるベース引き出し電極６と、絶縁膜７ａを形成し、図４（ｂ）の構造を得る。ここで、ベース引き出し電極６のｐ型不純物は、イオン打ち込み法によって注入されても良いし、堆積時に添加されていても良い。次いで、ベース電極６と絶縁膜７ａからなる多層膜に、リソグラフィー技術とドライエッチングにより開口部８を形成し、さらに絶縁膜を堆積させてドライエッチングを行うことにより、エミッタ−ベース分離絶縁膜７ｂを開口部８内に形成する（図４（ｃ））。この後、絶縁膜４ｃを選択的にエッチングして、ベース電極６の下部を一部開口し、コレクタ、ベース形成領域を設ける。この工程で、絶縁膜４ｂと絶縁膜４ｃが異なる材料からなる場合は、例えば絶縁膜４ｂと絶縁膜７ａ、７ｂにシリコン酸化膜を用い、絶縁膜４ｃにシリコン窒化膜を用いると良い。この場合、摂氏８０度の燐酸を用いることで、絶縁膜４ｃが、絶縁膜４ｂと絶縁膜７ａ、７ｂに対し、選択的にエッチングされ、図４（ｄ）の構造を得る。絶縁膜４ｂと絶縁膜４ｃが等しい場合は、例えば絶縁膜４ｂと４ｃにシリコン酸化膜を用い、絶縁膜７ａと７ｂにシリコン窒化膜を用いれば良く、この場合、絶縁膜４ｃと４ｂはフッ酸水溶液によって等方的にエッチングされ、図４（ｄ）の構造を得る。次に、図４（ｄ）の第１コレクタ層３ａ上に、単結晶シリコン・ゲルマニウムからなる第２の低濃度ｎ型コレクタ層３ｂを選択エピタキシャル成長により３０〜４０ｎｍ形成する。このとき、���２コレクタ層３ｂは水平方向に広がりを持って成長し、絶縁膜４ｂ、絶縁膜４ｃとの間に隙間５を形成する（図４（ｅ））。この第２コレクタ層３ｂ上に、単結晶シリコン・ゲルマニウムからなるｐ型ベース層９を選択エピタキシャル成長により１〜１０ｎｍ形成する。このとき、ベース引き出し電極６の下部には、多結晶シリコン・ゲルマニウムからなるｐ型外部ベース層１０がベース層９と同時に形成され、ベース引き出し電極６とベース層９を接続する（図４（ｆ））。ここでは、ベース電極６下部への多結晶シリコン・ゲルマニウムの成長が、第２コレクタ層３ｂ成長時には起こらず、ベース層９成長時以降で起こるような成長技術を用いている。これは、単結晶シリコン（シリコン・ゲルマニウム）上への単結晶シリコン（シリコン・ゲルマニウム）の成長開始時間と、多結晶シリコン（シリコン・ゲルマニウム）上の多結晶シリコン（シリコン・ゲルマニウム）の成長開始時間の差を利用したもので、ガスソース分子線エピタキシー（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ  ：  ＭＢＥ）法や、化学気相成長（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ  ：  ＣＶＤ）法に特有のものである。特にＣＶＤ法では制御性が良く、圧力が１００Ｐａ以下、温度が摂氏５００〜７００度の成長条件で良好な条件が得られる。次に、ベース層９上に低濃度の単結晶シリコン層１１を選択エピタキシャル成長により５〜２０ｎｍ堆積する。  （図４（ｇ））。次いで、全体に絶縁膜を堆積後、ドライエッチングにより、エミッタ−ベース分離絶縁膜１２を形成し、開口部を高濃度ｎ型の多結晶シリコンからなるエミッタ電極１３で埋める。次いで、熱処理を行い、ｎ型不純物をエミッタ電極から拡散させることにより、単結晶シリコン層１１内にエミッタ領域１４を形成する。この後、ベース引き出し電極６、エミッタ電極１３にパターニングを行い、全面に酸化膜１５を堆積し、ベース引き出し電極６、エミッタ電極１３、コレクタ引き出し電極１６の各領域に開口部を設け、電極１７を形成すると、図１に示した断面構造が得られる。本実施例における第１コレクタ領域３ａ、第２コレクタ領域３ｂ、ベース領域９、エミッタ領域１４の関係を表す平面図を図５（ａ）に示す。従来例（図５（ｂ））との比較からも分かるように、第１コレクタ領域３ａがベース領域９の内側に存在し、従来例（図５（ｂ）の１０３ａ、１０３ｂがそれぞれ第１、第２コレクタ領域、１０９がベース領域）に比べ、第１コレクタ領域の面積低減と、トランジスタサイズ全体のサイズ縮小が実現されている。また、本実施例においては、第１コレクタ領域を縮小しても、第２コレクタ領域３ｂはベース領域９とほぼ等しく、開口部８形成時の合わせずれを見込んでも、ベース層９とベース引き出し電極６の接続は十分に確保することが出来る。従って、ベース抵抗を増加させることなく、外部コレクタ領域の縮小が可能となる。尚、本実施例において、エミッタ形成時の熱処理による不純物の再分布がもたらす、ベース層９におけるベース幅の広がりを低減するため、第２コレクタ層３ｂと、ベース層９と、キャップ層１１の一部にカーボンを添加しても良い。以下の実施例においても、これらの層に関しては同様である。
〈実施例２〉
図６は、本発明に係る半導体装置の第２の実施例を示す断面構造である。本実施例の半導体構造は、絶縁膜４ｂと絶縁膜４ｃ間に絶縁膜４ｄが設けられ、且つ、絶縁膜４ｂは絶縁膜４ｄ上に庇を形成しており、第１の低濃度コレクタ層３ａは絶縁膜４ｂに設けられた開口部内にあり、基板から離れるほど面積が縮小する構造を持ち、その表面は絶縁膜４ｄから突出している。第１コレクタ層３ａと絶縁膜４ｂ、４ｄ間に空洞５ａが存在することを特徴とする。
本実施例においては、空洞５ａが第１コレクタ層周囲に存在することにより、第１コレクタ層に接する絶縁膜をほぼ排除することが出来る。このため、従来例１の効果に加えて、ベース引き出し電極６と第１コレクタ層３ａ間の容量の更なる低減が可能という効果を有する。
【０００８】
本実施例の半導体装置の製造方法について、その特徴となる部分を説明する。シリコン基板１上に、高濃度ｎ型埋め込み層２を介して、絶縁膜４ｂを堆積し、素子分離絶縁膜４ａを形成した後、絶縁膜４ｄを全面に堆積し、リソグラフィー技術とドライエッチングを用いて、絶縁膜４ｄのみを図７（ａ）に示すようにパターニングする。次に、絶縁膜４ｂのみを選択的にエッチングし、図７（ｂ）の構造を得る。このとき、絶縁膜４ｂをシリコン窒化膜、絶縁膜４ｄをシリコン酸化膜とすると、摂氏８０度の燐酸による絶縁膜４ｂの選択エッチングが可能となる。開口部内に単結晶シリコンからなる低濃度ｎ型コレクタ層３ａを選択エピタキシャル成長により形成し、表面を絶縁膜４ｄより高く、もしくは等しくすることで、図７（ｃ）の構造を得る。尚、このエピタキシャル成長の際に、予め絶縁膜４ｂと４ｄに開口部を形成しておき、コレクタ層３ａの成長と同時にコレクタ引き出し領域に、低濃度ｎ型シリコンを選択成長し、後にｎ型不純物をイオン打ち込み法により注入することでコレクタ引き出し層１６を形成しても良い。本実施例は、本発明における全ての実施例に適用可能である。
〈実施例３〉
図８は、本発明に係る半導体装置の第３の実施例を示す平面構造である。図８には第１の低濃度ｎ型コレクタ層３ａと、第２の低濃度ｎ型コレクタ層３ｂと、ベース層９と、エミッタ層１４、及び電極１７の関係を示す。本実施例は、エミッタ形状が八角形を有し、そのうちの対となる２辺が＜１１０＞方向に配向し、他の２辺が＜１００＞方向に配向しているという特徴を有する。正方形または長方形の角が削れていることにより、角の部分での電流集中が緩和できる。このため、コレクタ容量低減による高速化、低消費電力化に加え、高耐圧化がなされたバイポーラトランジスタの実現が可能である。
〈実施例４〉
図９は、本発明に係る半導体装置の第４の実施例を示す断面構造である。本実施例における構造は、イオン打ち込み法により、ｎ型領域１８がエミッタ層１４直下の第２低濃度ｎ型コレクタ層３ｂ及び第１低濃度ｎ型コレクタ層３ａ内に形成されることを特徴とする。
これにより、低濃度ｎ型コレクタ層を、トランジスタ真性部のみ高濃度化することが出来、コレクタ空乏層幅の減少により、キャリアの走行時間を短縮出来る。この時、低濃度ｎ型コレクタ層真性部分の不純物濃度の増大によるコレクタ容量の増大は、外部コレクタ領域におけるｎ型不純物濃度を低減することで補償される。従って、コレクタ容量を低減したままで、トランジスタの高速性能を更に高めることが可能である。
〈実施例５〉
図１０は、本発明に係る半導体装置の第５の実施例を示す断面構造である。本実施例における半導体構造は、絶縁膜２０４ｃが第２の低濃度ｎ型コレクタ層２０３ａと等しい高さを持ち、これら２層の側面は接するか、または極めて近接していて、さらにｐ型ベース層２０６がこれら２層上に全面に設けられていることを特徴とする。ベース層２０６は、第２コレクタ層２０３ｂ上では単結晶からなるベース層２０６ａを、絶縁膜２０４ｂ上では多結晶からなる外部ベース層２０６ｂを成している。ベース層２０６上にはパターニングされた保護絶縁膜２０７が設けられ、さらに多結晶シリコン・ゲルマニウムからなる高濃度ｐ型のベース引き出し電極２０８が設けられている。
本実施例の半導体装置では、外部ベース層２０６ａとベース引き出し電極２０８の接合部を広く取ることが出来る。このため、コレクタ容量と共にベース抵抗も低減されたバイポーラトランジスタが実現出来る。
【０００９】
次に、本実施例における、半導体装置の具体的な製造方法について、詳細に説明する。
まず、シリコン基板２０１上に高濃度ｎ型埋め込み層２０２を介して、第１コレクタ層２０３ａと、ｎ型高濃度コレクタ引き出し層２１４と、絶縁膜２０４ａ、２０４ｂによって、素子分離構造を形成後、絶縁膜２０４ｃを堆積し、リソグラフィー技術とドライエッチングを用いて、第１コレクタ層上に開口部を形成して、図１１（ａ）の構造を得る。ここで、絶縁膜２０４ｂと絶縁膜２０４ｃが異なる材料からなる場合、絶縁膜２０４ｃ堆積前に絶縁膜２０４ｂを予めエッチングしておくと良い。この場合、例えば絶縁膜２０４ｂがシリコン酸化膜で、絶縁膜２０４ｃがシリコン窒化膜とすると、絶縁膜２０４ｂのエッチングはフッ酸水溶液で行い、その後、摂氏８０度の燐酸により絶縁膜２０４ｃを絶縁膜２０４ｂに対して選択的にエッチングすると良い。絶縁膜２０４ｂと絶縁膜２０４ｃが同種の材料の場合、絶縁膜にシリコン酸化膜を用い、パターニングされた異種の絶縁膜をさらに堆積し、等方エッチングを行うことにより、図１１（ａ）の構造を得る。ここで、第１コレクタ層２０３ａ表面は、正方形か長方形、或いは八角形の表面形状を有し、対となる２辺が＜１１０＞方向または＜１００＞に配向していると良い。また、絶縁膜２０４ｂの高さは約３０〜４０ｎｍとする。図１１（ａ）の構造を形成後、単結晶シリコン・ゲルマニウムから成る第２の低濃度ｎ型コレクタ層２０３ｂを、第１コレクタ層２０３ａ上に、エピタキシャル成長法により選択的に形成する。このとき、第２コレクタ層２０３ｂは水平方向に広がりを持って成長し、ファセット面を持つ逆メサ形状を形成し、絶縁膜２０４ｂと絶縁膜２０４ｃとの間に隙間２０５を形成する（図１１（ｂ））。ここで、第２コレクタ層２０３ｂと、絶縁膜２０４ｃの高さは等しく、且つ、表面近傍において側面が接しているか、極めて近接していることが求められる。第２コレクタ層２０３ｂと、絶縁膜２０４ｃ上に、エピタキシャル成長によりシリコン・ゲルマニウムからなるｐ型ベース層２０６を全面に堆積する。この時、ベース層２０６は、コレクタ層２０３ｂ上では単結晶ベース層２０６ａ、絶縁膜２０４ｃ上では多結晶ベース層２０６ｂを形成する。更に絶縁膜を堆積し、リソグラフィー技術とエッチングによりパターニングし、保護絶縁膜２０７を形成し、図１１（ｃ）の構造を得る。その後、多結晶シリコンまたは多結晶シリコン・ゲルマニウムからなる高濃度ｐ型のベース引き出し電極２０８と、絶縁膜２０９ａを堆積し（図１１（ｄ））、リソグラフィー技術とドライエッチングにより、ベース引き出し電極２０８と絶縁膜２０９ａに開口部２１０を形成する。ここで、ベース引き出し電極２０８のｐ型不純物は、イオン打ち込み法によって注入されても良いし、堆積時に添加されていても良い。次に絶縁膜を堆積後、ドライエッチングを行うことにより開口部２１０内にエミッタ−ベース分離絶縁膜２０９ａを形成し（図１１（ｅ））、開口部内の保護酸化膜２０７を選択的にエッチング除去し、図１１（ｆ）の構造を得る。ここで、保護絶縁膜２０７は絶縁膜２０９ａ、２０９ｂとは異なる材料からなることが必要で、絶縁膜２０９ａ、２０９ｂをシリコン酸化膜、保護絶縁膜２０７をシリコン窒化膜とし、エッチングに摂氏８０度の燐酸を用いることで、選択エッチングが可能となる。開口部内に高濃度ｎ型の多結晶シリコンからなるエミッタ電極２１１を形成し、その後熱処理を施すことでｎ型不純物を拡散させ、単結晶ｐ型ベース２０６ａ内にエミッタ領域２１２を形成する。この後、ベース引き出し電極２０８とエミッタ電極２１１にパターニングを施し、構造を絶縁膜２１３で埋め込み、ベース引き出し電極２０８と、エミッタ電極２１１と、コレクタ引き出し層２１４の各領域上に開口部を設け、電極２１５を形成すると、図１０に示す構造が得られる。
〈実施例６〉
図１２は、本発明に係る半導体装置の第６の実施例を示す断面構造である。本実施例における半導体装置の構造は、第２の低濃度ｎ型コレクタ層２０３ｂ表面が、絶縁膜２０４ｃ上に突出している点と、ｐ型ベース層２０６ａとｐ型外部ベース２０６ｂ、及び低濃度の単結晶シリコン層（または低濃度の単結晶シリコン・ゲルマニウム層）２０６ｃと低濃度の多結晶シリコン層（または低濃度の多結晶シリコン・ゲルマニウム層）２０６ｄが全面に設けられている点と、保護酸化膜２０７に覆われていない低濃度シリコン層（または低濃度のシリコン・ゲルマニウム層）２０６ｃ、２０６ｄとベース層２０６ａ、２０６ｂが、イオン打ち込み法により、高濃度ｐ型にドーピングされている点を特徴とする。
【００１０】
本実施例においては、第２コレクタ層２０３ｂ表面が絶縁膜２０４ｃの上部に突出していることから、第２コレクタ層上に設けられたベース層と、ベース層上に設けられた低濃度シリコン層（または低濃度のシリコン・ゲルマニウム層）それぞれの単結晶領域２０６ａと２０６ｃが水平方向に広がり、開口部２１０形成時の合わせ余裕が増えるため、トランジスタサイズの縮小が可能となる。また、エミッタ形成を低濃度の単結晶シリコン層２０６ｃ内に行うことにより、ｎ型不純物をｐ型の結晶内に拡散する手法に比べ、ベース、エミッタ領域それぞれにおけるｐ型及びｎ型不純物濃度の制御をより高精度に行うことが出来るという利点を有する。更に、ベース層２０６ａ、２０６ｂと低濃度層２０６ｃ、２０６ｄに、選択的にｐ型不純物をイオン打ち込みにより注入することで、ベース抵抗の低減も可能となる。従って、本実施例においては、バイポーラトランジスタのコレクタ容量の低減に加えて、トランジスタサイズの微細化と歩留まりの向上、及びベース抵抗の低減が実現される。
【００１１】
本実施例の半導体装置の製造方法について、特徴となる工程を説明する。図１１（ａ）の構造から、単結晶シリコン・ゲルマニウムからなる第２の低濃度ｎ型コレクタ層２０３ｂを、絶縁膜２０４ｃの上部に突出するまでエピタキシャル成長により形成する。この後、ｐ型のシリコン・ゲルマニウムからなるベース層を全面に堆積し、第２コレクタ層上に単結晶ベース層２０６ａを、絶縁膜２０４ｃ上に多結晶外部ベース層２０６ｂを形成する。更に低濃度シリコン層（または低濃度のシリコン・ゲルマニウム層）を堆積し、単結晶ベース層２０６ａ上に、低濃度の単結晶シリコン層（または低濃度の単結晶シリコン・ゲルマニウム層）２０６ｃ、多結晶外部ベース層２０６ｂ上に低濃度の多結晶シリコン層（または低濃度の多結晶シリコン・ゲルマニウム層）２０６ｄを形成する。このとき、ベース層及び低濃度シリコン層（または低濃度のシリコン・ゲルマニウム層）の単結晶領域である、２０６ａと２０６ｃは、水平方向に広がりを持って形成されている。この後、酸化膜を堆積し、リソグラフィー技術とエッチングによるパターニングによって単結晶ベース層２０６ａ上に保護酸化膜２０７を形成し、保護酸化膜で覆われていない低濃度シリコン層（または低濃度のシリコン・ゲルマニウム層）２０６ｃ、２０６ｄ及びベース層２０６ａ、２０６ｂに、イオン打ち込み法によってｐ型不純物を注入する。この後は実施例５と同様の工程によって図１２に示した構造を得る。
〈実施例７〉
図１３は、本発明に係る半導体装置の第７の実施例を示す断面構造である。本実施例の半導体装置は、ｎ型の単結晶シリコンまたは単結晶シリコン・ゲルマニウムからなるｎ型エミッタ層２１２が、単結晶シリコン・ゲルマニウムからなるｐ型ベース層２０６ａ上の、保護絶縁膜２０７で囲まれた開口部内に設置されており、その上に高濃度ｎ型の多結晶シリコン層からなるエミッタ電極２１１が設置されている点を特徴とする。
本実施例における半導体装置の製造方法は、図１１（ｆ）の構造から、選択エピタキシャル成長によりｎ型の単結晶シリコンまたはｎ型の単結晶シリコン・ゲルマニウムからなるエミッタ層２１２を形成し、その後に高濃度ｎ型の多結晶シリコン層からなるエミッタ電極２１１を形成されている点を特徴とする。
本実施例では、エミッタ層２１２がエピタキシャル成長により行われるため、エミッタ層形成時にはｎ型不純物拡散のための熱処理を必要としない。従って、熱処理によってｐ型不純物の再分布が起こり、ベース幅が広がるという問題を回避出来、薄いベース幅の実現が可能となる。このため、ベース内でのキャリアの走行時間を短縮出来、低コレクタ容量を有するトランジスタにおいて更なる高速化を測ることが出来る。
〈実施例８〉
図１４は、本発明に係る半導体装置の第８の実施例を示す断面構造である。本実施例の特徴は、単結晶シリコン・ゲルマニウムからなるｐ型ベース層９が単結晶シリコン・ゲルマニウムからなる第２のコレクタ層３ｂ上に選択的に設けられ、単結晶ｎ型エミッタ層１４が、ベース層９上で、エミッタ−ベース分離絶縁膜７ｂで囲まれた開口部内に設けられている点である。
本実施例における半導体装置の製造方法の特徴となる工程を説明する。図４（ｅ）の構造から、表面がエミッタ−ベース分離絶縁膜７ｂの下部に接するまでベース層９を選択エピタキシャル成長により形成し、続けて前記開口部内に、ｎ型の単結晶シリコンまたはｎ型の単結晶シリコン・ゲルマニウムからなるエミッタ層１４を選択エピタキシャル成長により形成する。次いで、エミッタ層１４上に高濃度ｎ型多結晶シリコンからなるエミッタ電極１３を形成し、その後は実施例１と同様の工程を経ることにより、図１４に示した構造を得る。
本実施例においては、エミッタ層１４をｎ型の単結晶シリコンまたはｎ型の単結晶シリコン・ゲルマニウムをエピタキシャル成長することにより得ているため、エミッタ形成時にｎ型不純物拡散のための熱処理を施す必要がない。従って、熱処理時の不純物の再分布によるベース層９の幅の広がりが回避出来、薄膜ベースの形成が可能となり、より高速なバイポーラトランジスタが実現される。さらに、ベース層９とエミッタ層１４を連続して成長することが可能なので、ベース−エミッタ接合に酸化膜等が混入することも回避できる。また、エミッタ形成領域とベース層の間に、リソグラフィー工程での合わせずれを見こむ必要が無いことに加え、エミッタ層１４がエミッタ−ベース絶縁膜７ｂによって外部ベース層１０と隔てられていることにより、絶縁膜７ｂの内側に更に絶縁膜を形成する必要が無く、コレクタ−ベース接合面積を縮小することが出来る。これによりコレクタ容量の更なる低減と、ベース抵抗の低減が可能となる。従って、本実施例によると、コレクタ容量とベース抵抗が共に低減し、高速動作と低消費電力での動作が可能な高性能のバイポーラトランジスタの実現が可能となる。
【００１２】
以上の実施例によれば、コレクタ層の一部を、上方及び水平方向に延びた形状にすることで、外部コレクタ領域を削除することが出来、さらにコレクタ−ベース接合においてコレクタ側空乏層幅が広がるため、コレクタ−ベース間の寄生容量を大幅に低減することが出来る。これにより、トランジスタの高速動作が可能となり、加えてトランジスタ動作時の消費電力も低減する。更に、コレクタ、ベースにシリコン・ゲルマニウムを用いたヘテロバイポーラトランジスタの場合、一部に逆メサ構造を有するコレクタ層は、表面近傍において内部歪みが低減されるため、高いゲルマニウム組成を持ったコレクタ層及びベース層の形成が可能となる。この結果、エミッタ−ベース接合の電子帯不連続量を大きくすることが出来、より高速・高性能なヘテロバイポーラトランジスタの実現が可能となる。
【００１３】
【発明の効果】
本発明に係る半導体装置及びその製造方法によれば、ベース・コレクタ間容量が低減出来、高速動作、及び低消費電力での動作が可能なバイポーラトランジスタを構成することが出来る。特に高速動作が必要とされる回路やシステムに本発明による半導体装置を用いることで、回路及びシステム全体での性能の向上を図ることが出来る。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の第１の実施例を示す断面図である。
【図２】従来例のバイポーラトランジスタを示す断面図である。
【図３】本発明に係るコレクタ−ベース接合でのコレクタ空乏層幅を、従来例との比較により説明する図である。
【図４】本発明に係る半導体装置の第１の実施例の製造方法を順に示す断面図である。
【図５】本発明に係る半導体装置の第１の実施例を、従来例と比較した平面図である。
【図６】本発明に係る半導体装置の第２の実施例を示す断面図である。
【図７】本発明に係る半導体装置の第２の実施例の製造方法を順に示す断面図である。
【図８】本発明に係る半導体装置の第３の実施例を示す断面図である。
【図９】本発明に係る半導体装置の第４の実施例を示す断面図である。
【図１０】本発明に係る半導体装置の第５の実施例を示す断面図である。
【図１１】本発明に係る半導体装置の第５の実施例の製造方法を順に示す断面図である。
【図１２】本発明に係る半導体装置の第６の実施例を示す断面図である。
【図１３】本発明に係る半導体装置の第７の実施例を示す断面図である。
【図１４】本発明に係る半導体装置の第８の実施例を示す断面図である。
【符号の説明】
１、１０１、２０１  …  シリコン基板、２、１０２、２０２  …  高濃度ｎ型層埋め込みコレクタ層、３ａ、１０３ａ、２０３ａ  …  低濃度ｎ型第１コレクタ層（単結晶シリコン）、３ｂ、１０３ｂ、２０３ｂ  …  低濃度ｎ型第２コレクタ層（単結晶シリコン・ゲルマニウム層）、４ａ、４ｂ、１０４、２０４ａ、２０４ｂ  …  素子分離絶縁膜、４ｃ、１０５  、２０４ｃ、２０４ｄ  …  コレクタ−ベース分離絶縁膜、５、５ａ、２０５  …  空洞、２０７  …  保護絶縁膜、６、１０６、２０８  …  ベース引き出し電極（高濃度ｐ型多結晶シリコンまたは高濃度ｐ型多結晶シリコン・ゲルマニウム）、７ａ、７ｂ、１２、１０７、１０８、２０９ａ、２０９ｂ  …  エミッタ−ベース分離絶縁膜、８、２１０  …  開口、９、１０９、２０６ａ  …  ｐ型ベース（単結晶シリコン・ゲルマニウム）、１０、２０６ｂ  …  ｐ型外部ベース層（多結晶シリコン・ゲルマニウム）、２０６ｃ  …  低濃度単結晶層（単結晶シリコンまたは単結晶シリコン・ゲルマニウム）、２０６ｄ  …  低濃度多結晶層（多結晶シリコンまたは多結晶シリコン・ゲルマニウム）、１１  …  低濃度キャップ層（単結晶シリコンまたは単結晶シリコン・ゲルマニウム）、１３、１１０、２１１  …  エミッタ電極（高濃度ｎ型多結晶シリコン）、１４、１１１、２１２…  ｎ型エミッタ層（単結晶シリコンまたは単結晶シリコン・ゲルマニウム）、１５、２１３  …  絶縁膜、１６、１１２、２１４  …  高濃度ｎ型コレクタ引き出し層、１７、１１０、２１５  …  金属電極、１８  …  ｎ型不純物打ち込み領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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