(57)【要約】  レベルシフタ（２００）が提供される。このレベルシフタは、第１のドライバ（１０２）、第２のドライバ（１０４）、キャパシタ（Ｃ１、Ｃ２）、バイアス回路（２０２）、及び同相回路（２０４）を含む。第１のドライバは、入力端子と出力端子との間に結合される第１の信号経路を有し、第１のドライバは第１の電圧ドメインで動作する。第２のドライバは、第２の電圧ドメインで動作し、第２の信号経路及びラッチ（１１０−１）を含む。第２の信号経路は、第２のドライバの入力端子と出力端子との間に結合され、ラッチは、第２の信号経路の入力端子に結合される。キャパシタは、第１の信号経路の出力端子と第２の信号経路の入力端子との間に結合される。バイアス回路（２０２）は、第２の信号経路の入力端子に結合され、第２の電圧ドメインで動作する。【選択図】図４
2015502684.tif 000002
【特許請求の範囲】
【請求項１】
装置であって、
入力端子及び出力端子を備えた第１の信号経路を有する第１のドライバであって、第１の電圧ドメインで動作し、前記第１の信号経路の前記入力端子が入力信号を受け取る、前記第１のドライバ、
第２の電圧ドメインで動作する第２のドライバであって、
前記第２のドライバが、
入力端子及び出力端子を備えた第２の信号経路と、
前記第２の信号経路の前記入力端子に結合されるラッチと、
を有する、前記第２のドライバ、
前記第１の信号経路の前記出力端子と前記第２の信号経路の前記入力端子との間に結合されるキャパシタ、及び
前記第２の信号経路の前記入力端子に結合され、且つ、前記第２の電圧ドメインで動作するバイアス回路、
を含む、装置。
【請求項２】
請求項１に記載の装置であって、前記第２の信号経路が、前記第２の信号経路の前記入力端子と出力端子との間のシーケンスにおいて互いに直列に結合される複数のインバータを更に含む、装置。
【請求項３】
請求項２に記載の装置であって、
前記キャパシタが第１のキャパシタを更に含み、
前記バイアス回路が、
前記第２の信号経路の前記入力端子に結合されるレジスタ、
第２のキャパシタ、及び
前記第２のキャパシタと前記レジスタとの間に結合される同相インバータ、
を更に含む、装置。
【請求項４】
請求項３に記載の装置であって、前記同相インバータが、前記シーケンスの前記第１のインバータのレプリカである、装置。
【請求項５】
請求項４に記載の装置であって、前記入力信号が差動であり、前記第１のドライバが、入力端子及び出力端子を備えた第３の信号経路を更に含む、装置。
【請求項６】
請求項５に記載の装置であって、
前記レジスタが第１のレジスタを更に含み、
前記第２のドライバが、入力端子及び出力端子を備えた第４の信号経路を更に含み、
前記ラッチと第２のレジスタとが、前記第４の信号経路の前記入力端子に結合され、
前記装置が、前記第３の信号経路の前記出力端子と前記第４の信号経路の前記入力端子との間に結合される第３のキャパシタを更に含む、
装置。
【請求項７】
請求項６に記載の装置であって、前記第１及び第２のレジスタが共に結合される、装置。
【請求項８】
請求項６に記載の装置であって、
前記同相インバータが第１の同相インバータを更に含み、
前記バイアス回路が、
第４のキャパシタ、及び
前記第４のキャパシタと前記第２のレジスタとの間に結合される第２の同相インバータ、
を更に含む、装置。
【請求項９】
請求項８に記載の装置であって、前記第１及び第２のレジスタが調節可能である、装置。
【請求項１０】
装置であって、
第１の電圧ドメインで動作する第１のドライバであって、
前記第１のドライバが、
第１の入力端子と、
第１の出力端子と、
前記第１の入力端子と前記第１の出力端子との間に互いに直列に結合されるインバータの第１のセットと、
を有する、前記第１のドライバ、
第２の電圧ドメインで動作する第２のドライバであって、
前記第２のドライバが、
第２の入力端子と、
第２の出力端子と、
前記第２の入力端子と前記第２の出力端子との間に互いに直列に結合されるインバータの第２のセットと、
前記第２の入力端子に結合されるラッチと、
を有する、前記第２のドライバ、
前記第１の出力端子と前記第２の入力端子との間に結合されるキャパシタ、及び
前記第２の入力端子に結合され、且つ、前記第２の電圧ドメインで動作するバイアス回路、
を含む、装置。
【請求項１１】
請求項１０に記載の装置であって、
インバータの前記第２のセットがシーケンスにおいて互いに直列に結合され、
前記キャパシタが第１のキャパシタを更に含み、
前記バイアス回路が、
前記第２の入力端子に結合されるレジスタと、
第２のキャパシタと、
前記第２のキャパシタと前記レジスタとの間に結合される同相インバータと、
を更に含む、
装置。
【請求項１２】
請求項１１に記載の装置であって、前記同相インバータが、前記シーケンスの第１のインバータのレプリカである、装置。
【請求項１３】
請求項１２に記載の装置であって、前記第１のドライバが、
第３の入力端子と、
第３の出力端子と、
前記第３の入力端子と前記第３の出力端子との間に互いに直列に結合されるインバータの第３のセットと、
を更に含む、装置。
【請求項１４】
請求項１３に記載の装置であって、
前記レジスタが第１のレジスタを更に含み、
前記バイアス回路が第２のレジスタを更に含み、
前記第２のドライバが、
第４の入力端子と、
前記ラッチ及び前記第２のレジスタに結合される第４の出力端子と、
前記第４の入力端子と前記第４の出力端子との間に互いに直列に結合されるインバータの第４のセットと、
を更に含む、装置。
【請求項１５】
請求項１４に記載の装置であって、前記装置が、前記第３の出力端子と前記第４の入力端子との間に結合される第３のキャパシタを更に含む、装置。
【請求項１６】
請求項１５に記載の装置であって、前記第１及び第２のレジスタが共に結合される、装置。
【請求項１７】
請求項１５に記載の装置であって、
前記同相インバータが第１の同相インバータを更に含み、
前記バイアス回路が、
第４のキャパシタと、
前記第４のキャパシタと前記第２のレジスタとの間に結合される第２の同相インバータと、
を更に含む、装置。
【請求項１８】
請求項１７に記載の装置であって、前記第１及び第２のレジスタが調節可能である、装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、概してレベルシフトに関し、更に特定して言えば、低ジッタのレベルシフタに関連する。
【背景技術】
【０００２】
図１は従来のレベルシフタ１００を示す。レベルシフタ１００は概して、ドライバ１０２及び１０４（これらは異なる電圧ドメインで動作する）で構成され、それらの間に結合されるキャパシタＣ１及びC２（これらは充分に低いカットオフ周波数を有するように充分に大きくすべきである）を備える。一層高い電圧用途では、キャパシタＣ１及びC２をキャパシタストリングで置き換えることができる。典型的に、ドライバ１０２及び１０４の各々は、差動信号ＤＩＮ／
2015502684.tif 000003
から差動信号ＤＯＵＴ／
2015502684.tif 000004
を生成することができるように、一対の信号又はデータ経路（これらは概して、インバータ１０６−１〜１０６−４及び１０８−１〜１０８−４で構成される）を有する。信号をレールまで駆動するため、ラッチ１１０（これは、ドライバ１０４の信号経路間に結合され、概してインバータ１０８−５及び１０８−６で構成される）も含まれる。
【０００３】
しかし、この配置に関する問題点は、スイッチングが成されるにつれて、キャパシタＣ１及びC２が反復的に充電及び放電されることである。その結果、キャパシタＣ１及びC２上の電圧が変化し、信号ＤＩＮ／
2015502684.tif 000005
がレベルシフタ１００を横断するので、（図２に図示するように）その信号を歪ませる。また、ジッタが導入され、ジッタは、（図３に図示するように）アイオープンパターンを歪ませる。そのため、レベルシフタにおける歪みを補償する必要性がある。
【０００４】
従来のシステムの幾つかの他の例は下記文献に記載されている。
【特許文献１】米国特許公開番号２００６／００９１９０７
【非特許文献１】Rajapandian et al, "High- voltage power delivery through charge recycling," IEEE J. of Solid-State Circuits, Vol. 41, No. 6, pp. 1400-1410, June 2006
【非特許文献２】Breussegem et al, "Monolithic capactivie DC-DC Converter with Single Boundary-Multiphase Control及び Voltage Domain Stacking in 90 nm CMOS," IEEE J. of Solid-State Circuits, Vol. 46, No. 7, pp. 1715-1727, July 2011
【発明の概要】
【０００５】
一実施例は或る装置を提供する。この装置は、入力端子及び出力端子を備えた第１の信号経路を有する第１のドライバであって、第１の電圧ドメインで動作し、第１の信号経路の入力端子が入力信号を受け取る、第１のドライバ、第２の電圧ドメインで動作する第２のドライバであって、入力端子及び出力端子を備えた第２の信号経路と第２の信号経路の入力端子に結合されるラッチとを有する、第２のドライバ、第１の信号経路の出力端子と第２の信号経路の入力端子との間に結合されるキャパシタ、及び第２の信号経路の入力端子に結合され、且つ、第２の電圧ドメインで動作するバイアス回路を含む。
【０００６】
一実施例において、第２の信号経路は、第２の信号経路の入力端子と出力端子との間のシーケンスにおいて互いに直列に結合される複数のインバータを更に含む。
【０００７】
一実施例において、キャパシタは第１のキャパシタを更に含む。バイアス回路は、第２の信号経路の入力端子に結合されるレジスタと、第２のキャパシタと、第２のキャパシタとレジスタとの間に結合される同相インバータとを更に含む。
【０００８】
一実施例において、同相インバータは、シーケンスの第１のインバータのレプリカである。
【０００９】
一実施例において、入力信号は差動であり、第１のドライバは、入力端子及び出力端子を備えた第３の信号経路を更に含む。
【００１０】
一実施例において、レジスタは第１のレジスタを更に含む。第２のドライバは、入力端子及び出力端子を備えた第４の信号経路を更に含む。ラッチ及び第２のレジスタが、第４の信号経路の入力端子に結合される。装置は、第３の信号経路の出力端子と第４の信号経路の入力端子との間に結合される第３のキャパシタを更に含む。
【００１１】
一実施例において、第１及び第２のレジスタは共に結合される。
【００１２】
一実施例において、同相インバータは第１の同相インバータを更に含む。バイアス回路は、第４のキャパシタ、及び第４のキャパシタと第２のレジスタとの間に結合される第２の同相インバータを更に含む。
【００１３】
一実施例において、第１及び第２のレジスタは調節可能である。
【００１４】
一実施例において或る装置が提供される。この装置は、第１の電圧ドメインで動作する第１のドライバ、第２の電圧ドメインで動作する第２のドライバ、第１の出力端子と第２の入力端子との間に結合されるキャパシタ、及び第２の入力端子に結合され、且つ、第２の電圧ドメインで動作するバイアス回路を含む。第１のドライバは、第１の入力端子と、第１の出力端子と、第１の入力端子と第１の出力端子との間に互いに直列に結合されるインバータの第１のセットとを有する。第２のドライバは、第２の入力端子と、第２の出力端子と、第２の入力端子と第２の出力端子との間に互いに直列に結合されるインバータの第２のセットと、第２の入力端子に結合されるラッチとを有する。
【００１５】
一実施例において、インバータの第２のセットはシーケンスにおいて互いに直列に結合される。キャパシタは第１のキャパシタを更に含む。バイアス回路は、第２の入力端子に結合されるレジスタと、第２のキャパシタと、第２のキャパシタとレジスタとの間に結合される同相インバータとを更に含む。
【００１６】
一実施例において、同相インバータは、シーケンスの第１のインバータのレプリカである。
【００１７】
一実施例において、第１のドライバは、第３の入力端子、第３の出力端子、及び第３の入力端子と第３の出力端子との間に互いに直列に結合されるインバータの第３のセットを更に含む。
【００１８】
一実施例において、レジスタは第１のレジスタを更に含み、バイアス回路は第２のレジスタを更に含む。第２のドライバは、第４の入力端子、ラッチ及び第２のレジスタに結合される第４の出力端子、第４の入力端子と第４の出力端子との間に互いに直列に結合されるインバータの第４のセットを更に含む。
【００１９】
一実施例において、装置は、第３の出力端子と第４の入力端子との間に結合される第３のキャパシタを更に含む。
【図面の簡単な説明】
【００２０】
【図１】図１は従来のレベルシフタの一例の図である。
【００２１】
【図２】図２は、図１のレベルシフタに対する過渡応答を示す図である。
【００２２】
【図３】図３は、図１のレベルシフタに対するアイオープンを示す図である。
【００２３】
【図４】図４は、本発明の一実施例に従ったレベルシフタの一例の図である。
【００２４】
【図５】図５は、図４のバイアス回路の例の図である。
【００２５】
【図６】図６は、図１及び図４のレベルシフタに対する過渡応答を比較する図である。
【００２６】
【図７】図７は、図４のレベルシフタに対するアイオープンを示す図である。
【図８】図８は、図４のバイアス回路の例の図である。
【発明を実施するための形態】
【００２７】
図４は、本発明の原理を具現化するレベルシフタ２００の一例を図示する。図示するように、レベルシフタ２００は、レベルシフタ２００がバイアス回路２０２を含むことを除き、構造がレベルシフタ１００と同様である。このバイアス回路２０２（これは、ドライバ１０４と同じ電圧ドメインで動作する）は概して、ドライバ１０４の信号経路に結合されるレジスタＲ１及びR２と、同相回路２０４とを含む。同相回路２０４は、キャパシタＣ１及びC２上の電圧を実質的に維持するために用いることができる同相電圧を生成する。インバータ１０６−１〜１０６−４、１０８−１〜１０８−６、及び２０４の各々もＰＭＯＳトランジスタ及びＮＭＯＳトランジスタで構成され、レジスタＲ１及びＲ２は概して同じ値又は抵抗を有し得る。また、図示するように、レベルシフタ２００は差動であるが、レベルシフタ２００は、シングルエンド信号と共に用いることもできる（ここで、インバータ１０６−３、１０６−４、１０８−３及び１０８−４、及びキャパシタＣ２を含むデータ経路は省略されている）。
【００２８】
図５において、バイアス回路２０２（図５では２０２−Ａで示す）の更に詳細な例を見ることができる。図示するように、レジスタＲ１及びＲ２は、ドライバ１０４の信号経路間のディバイダを形成するため共に結合され、同相回路２０４−Ａは概して、同相インバータ２０６及びキャパシタＣ３を含む。典型的に、インバータ１０８−１〜１０８−４はマッチングされ（同じサイズのトランジスタが用いられていることを意味する）、同相インバータ２０６（これは概してドライバ１０４と同じ電圧ドメインで動作する）は典型的に、インバータ１０８−１のレプリカである（２０４のトランジスタがインバータ１０８−１に対してスケーリングされていることを意味する）。レプリカであるため、インバータ２０６により用いられる電流が一層低い。
【００２９】
上述したように、このバイアス回路２０２−Ａを用いて、キャパシタＣ１及びＣ２上の電圧が概して維持され得る。これは、スイッチングの間、バイアス回路２０２−Ａで付加的な電流経路を形成することにより達成される。一例として、ノードＮ１上の電圧が論理低に遷移しノードＮ２上の電圧が論理高に遷移すると仮定することができる。ノードＮ２における電圧が充分大きくなり、ノードＮ１上の電圧が充分小さくなり、いずれもレールされていないとき、インバータ１０８−５に対するＮＭＯＳトランジスタ及びインバータ１０８−６に対するＰＭＯＳトランジスタは、線形領域に入る。この時点で、同相回路２０２は、電圧スイングの振幅（Ａ）を下記まで制限する電流経路を形成する。
（１）  ＶＳＳ＋ＩＲＯＮＮＭＯＳ≦Ａ≦ＶＤＤ−ＩＲＯＮＰＭＯＳ
ここで、ＶＤＤ及びＶＳＳは、ドライバ１０４及びバイアス回路２０２−Ａのドメインに対するレール電圧である。電流経路も反対方向の遷移に対し同様に形成され得る。また、レジスタＲ１及びＲ２と共に、インバータ１０８−５及び１０８−６に対するＰＭＯＳ及びＮＭＯＳトランジスタも、インバータ１０８−５及び１０８−６に対するＰＭＯＳ及びＮＭＯＳトランジスタが線形領域に深く入らない（即ち、ドレインソース電圧ＶＤＳが約５０ｍＶ未満である）ような寸法とされるべきである。バイアス回路２０２−Ａを用いた結果、キャパシタＣ１及びＣ２によりみられる電圧スイングの振幅は小さく、キャパシタＣ１及びＣ２上の電圧が実質的に保たれることを意味する。そのため、シグナルインテグリティが改善され、（図６に図示するように）信号歪みが低減され、（図７に図示するように）ジッタが低減される。
【００３０】
バイアス回路２０２−Ａは、バイアス回路２０２−Ａ及びレベルシフタ２００がイナクティブにされ得るようにスイッチＳ１〜Ｓ５を更に含む。スイッチＳ１〜Ｓ５は通常、イネーブル信号が論理高又は「１」であるときスイッチＳ１、Ｓ２、及びＳ４が閉じられ、イネーブル信号が論理低又は「０」であるときスイッチＳ３及びＳ５が閉じられるように、イネーブル信号により制御される。この配置を有することにより、スイッチＳ５は同相電圧を接地まで駆動し、スイッチＳ３はノードＮ２を接地まで駆動して、ラッチ（インバータ１０８−５及び１０８−６）にノードＮ１をレールＶＤＤまで駆動させ得る。そのため、イナクティブにされるとき、レベルシフタ２００において静止電流はほとんどないか全くない。
【００３１】
図８に移ると、バイアス回路２０２（図８では２０２−Ｂで示す）の別の例を見ることができる。バイアス回路２０２−Ａに類似して、バイアス回路２０２−Ｂは、レジスタＲ３及びＲ４、及びスイッチＳ１〜Ｓ３を含むが、同相回路２０４−Ｂは、バイアス生成器２０８−１及び２０８−２から、それぞれ、レジスタＲ３及びＲ４の各々に対してバイアス電圧ＢＩＡＳ１及びＢＩＡＳ２を生成する。これらのバイアス生成器２０８−１及び２０８−２は、これらのバイアス電圧ＢＩＡＳ１及びＢＩＡＳ２を生成するため、同相インバータ２１０−１及び２１０−２（これらは、それぞれ、インバータ１０８−１及び１０８−３のレプリカであり、インバータ２０６と同様の方式で動作する）及びキャパシタＣ４−１及びＣ４−２（これらはキャパシタＣ３と同様の方式で動作する）を用いる。また、レジスタＲ３及びＲ４は、ドライバ１０４のデータ経路における差異を補償するため同相電圧を「同調する」ように調節可能である（これは例えばスイッチドレジスタアレイとし得る）。バイアス生成器２０８−１及び２０８−２も、ドライバ２００において静止電流を低下させるためスイッチＳ４及びＳ５と同様の方式で動作するスイッチＳ６−１、Ｓ６−２、Ｓ７−１、及びＳ７−２を含む。
【００３２】
本発明に関連する技術に習熟した者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び他の実施例を実装し得ることが分かるであろう。
【図１】
2015502684.tif 000006
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
2015502684.tif 000014
2015502684.tif 000015