(57)【要約】【解決手段】分子複合体を制御、検出、及び測定するためのデバイスが開示される。デバイスは、共通電極を含む。デバイスは、更に、複数の測定セルを含む。各測定セルは、セル電極と、該セル電極に電子的に結合された積算器とを含む。積算器は、共通電極とセル電極との間を流れる電流を測定する。デバイスは、更に、複数のアナログ−デジタル変換器を含み、複数の測定セルからの積算器は、これらの複数のアナログ−デジタル変換器のうちの１つのアナログ−デジタル変換器に電気的に結合される。【選択図】図１１
2015510129.tif 000002
【特許請求の範囲】
【請求項１】
デバイスであって、
共通電極と、
複数の測定セルと、
複数のアナログ−デジタル変換器と、
を備え、
各測定セルは、セル電極と、前記セル電極に電子的に結合された積算器とを含み、前記積算器は、前記共通電極と前記セル電極との間を流れる電流を測定し、
前記複数の測定セルからの積算器は、前記複数のアナログ−デジタル変換器のうちの１つのアナログ−デジタル変換器に電気的に結合される、デバイス。
【請求項２】
請求項１に記載のデバイスであって、
各測定セルは、更に、液体室を含む、デバイス。
【請求項３】
請求項１に記載のデバイスであって、
前記液体室が電解質を含むときに、前記共通電極は、共通電位を供給し、
前記液体室が前記電解質を含むときに、前記セル電極は、可変電位を供給し、前記共通電極と前記セル電極との間の電圧は、前記可変電位から前記共通電位を減算したものに等しく、
前記積算器は、積算コンデンサを含み、前記積算コンデンサにかかる電圧は、測定期間中に前記共通電極と前記セル電極との間を流れる電流の一指標であり、
前記セル電極の前記可変電位は、印加電圧によって制御される、デバイス。
【請求項４】
請求項３に記載のデバイスであって、
前記セル電極の前記可変電位は、バッファ手段を通じて前記印加電圧によって制御される、デバイス。
【請求項５】
請求項１に記載のデバイスであって、
前記積算器は、更に、バッファ要素を含み、前記バッファ要素は、前記積算器の出力が前記アナログ−デジタル変換器に接続される前に前記出力をバッファするために、前記アナログ−デジタル変換器に電気的に結合されている、デバイス。
【請求項６】
請求項１に記載のデバイスであって、
前記積算器に結合された前記アナログ−デジタル変換器は、測定期間の開始時に前記積算器の出力における第１の電圧を測定するとともに、前記測定期間の終了時に前記積算器の前記出力における第２の電圧を測定し、前記第２の電圧と前記第１の電圧との間の差は、前記電流の測定値に対応する、デバイス。
【請求項７】
請求項６に記載のデバイスであって、
前記測定期間は、少なくとも一部には、前記電流と、前記電流が飽和を引き起こすためにかかる時間とに基づいて調整される、デバイス。
【請求項８】
請求項１に記載のデバイスであって、
２つ以上の積算器が、それらの出力を、前記２つ以上の積算器に対応する結合されたアナログ−デジタル変換器に時分割多重化チャネルを通じて送信する、デバイス。
【請求項９】
請求項１に記載のデバイスであって、
前記アナログ−デジタル変換器のうちの少なくとも１つのアナログ−デジタル変換器が、比較器を含む、デバイス。
【請求項１０】
請求項９に記載のデバイスであって、
前記アナログ−デジタル変換器は、制御アナログ入力を含み、前記制御アナログ入力は、前記制御アナログ入力における電圧を変化させることによって前記電流測定の可変サンプリングレートを制御する、デバイス。
【請求項１１】
請求項１０に記載のデバイスであって、
前記可変サンプリングレートは、前記電流が増すときに増加する、デバイス。
【請求項１２】
請求項１０に記載のデバイスであって、
前記変化される電圧は、比較器閾値を含む、デバイス。
【請求項１３】
請求項１０に記載のデバイスであって、
前記変化される電圧は、前記積算器のうちの１つの積算器の出力における初期電圧を含む、デバイス。
【請求項１４】
請求項１３に記載のデバイスであって、
前記積算器のうちの１つの積算器の出力の、前記初期電圧から比較器閾値に到達するまでの時間の測定値は、前記電流の測定値に対応する、デバイス。
【請求項１５】
請求項１に記載のデバイスであって、
前記複数の測定セルからの一列の積算器は、前記複数のアナログ−デジタル変換器のうちの１つのアナログ−デジタル変換器に電気的に結合され、
前記一列の積算器は、前記結合されたアナログ−デジタル変換器を時分割多重化チャネルを通じて共有する、デバイス。
【請求項１６】
請求項２に記載のデバイスであって、
前記複数の測定セルのうちの少なくとも１つの測定セルの液体室内に、少なくとも１つの脂質、１つのナノポアタンパク質、及び１つの分子複合体を保持するように構成されるデバイス。
【請求項１７】
請求項１６に記載のデバイスであって、
前記分子複合体は、一本鎖ＤＮＡ、一本鎖ＲＮＡ、及びタグ付きヌクレオチドのうちの１つ以上を含む、デバイス。
【請求項１８】
請求項１６に記載のデバイスであって、
前記複数の測定セルのうちの前記少なくとも１つの測定セルの前記液体室内の前記脂質、前記ナノポアタンパク質、及び前記分子複合体に電気的刺激を供給するように構成されるデバイス。
【請求項１９】
請求項１６に記載のデバイスであって、
前記デバイスは、物理的状態を個々に検出し、前記物理的状態を、前記共通電極と前記セル電極との間で電圧を変調させる及び電流を測定することによって前記複数の測定セルのうちの各測定セルの前記液体室内の材料がとりえると考えられる複数の物理的状態から移行させるように構成され、
前記考えられる複数の物理的状態は、
脂質二重層が形成されていない状態と、
脂質二重層が形成された状態と、
脂質二重層にナノポアタンパク質が挿入され、ナノポアが形成された状態と、
前記ナノポアに分子複合体が相互作用している状態と、
を含む、デバイス。
【請求項２０】
請求項１９に記載のデバイスであって、
各測定セルは、前記測定セルの自身のペースで、尚且つ前記複数の測定セルのうちのその他の測定セルの物理的状態とは無関係に、前記考えられる複数の物理的状態を経て進む、デバイス。
【請求項２１】
請求項１６に記載のデバイスであって、
前記共通電極と前記セル電極との間を流れる電流を測定することによって、前記複数の測定セルのうちの１つの測定セルの前記液体室内の前記分子複合体に対応する具体的な塩基タイプを認識するように構成されるデバイス。
【請求項２２】
請求項２に記載のデバイスであって、
前記共通電極と前記セル電極との間の電流は、前記積算器の端子に印加される制御電位に応じていずれかの方向に流れる、デバイス。
【請求項２３】
共通電極とセル電極との間に電圧を印加しつつそこを流れる電流を同時に測定するための電気回路であって、
液体室が電解質を含むときに共通電位を電気的に供給する共通電極と、
前記液体室が前記電解質を含むときに可変電位を電気的に供給するセル電極であって、前記共通電極と前記セル電極との間の電圧は、前記可変電位から前記一定の液体電位を減算したものに等しい、セル電極と、
前記セル電極に電子的に結合された積算器であって、積算コンデンサを含み、前記積算コンデンサにかかる電圧は、測定期間中に前記共通電極と前記セル電極との間を流れる電流の一指標を含み、前記セル電極の前記可変電位は、印加電圧によって制御される、積算器と、
を備える電気回路。
【請求項２４】
請求項２３に記載の電気回路であって、
前記積算器は、更に、演算増幅器を含み、
前記演算増幅器の第１の入力は、前記積算コンデンサの第１の端子及び前記セル電極に電気的に結合され、前記第１の入力は、前記セル電極の前記可変電位を制御し、
前記演算増幅器の出力は、前記積算コンデンサの第２の端子及び前記比較器の入力に電気的に結合される、電気回路。
【請求項２５】
請求項２３に記載の電気回路であって、更に、
前記積算器に電気的に結合されたアナログ−デジタル変換器を備える電気回路。
【請求項２６】
請求項２３に記載の電気回路であって、
前記共通電極と前記セル電極との間を流れる電流は、前記積算器の端子に印加される制御電位に応じていずれかの方向に流れる、電気回路。
【発明の詳細な説明】
【背景技術】
【０００１】
［関連出願の相互参照］
本出願は、２０１２年２月２７日に出願され「ＳＥＮＳＯＲ  ＣＩＲＣＵＩＴＦＯＲ  ＣＯＮＴＲＯＬＬＩＮＧ、ＤＥＴＥＣＴＩＮＧ，ＡＮＤ  ＭＥＡＳＵＲＩＮＧ  Ａ  ＭＯＬＥＣＵＬＡＲ  ＣＯＭＰＬＥＸ（分子複合体を制御、検出、及び測定するためのセンサ回路）」と題された米国仮特許出願第６１／６０３，７８２号の優先権を主張する。該出願は、あらゆる目的のために、参照によって本明細書に組み込まれる。
【０００２】
近年、半導体業界において超小型化が進むにつれて、バイオ技術の研究者らは、従来はかさばっていた検出ツールをますます小さいフォームファクタにし、いわゆるバイオチップと呼ばれるものに詰め込むことが可能になってきた。バイオチップには、それらを更に強固で、効率的で、費用効果の高いものにする技術の開発が望まれているだろう。
【図面の簡単な説明】
【０００３】
本発明の様々な実施形態が、以下の詳細な説明及び添付の図面において開示される。
【０００４】
【図１】セル１００内のナノポアに拘束された一本鎖ＤＮＡ（ｓｓＤＮＡ）を示した図である。
【０００５】
【図２】ナノポア・シーケンシング（Ｎａｎｏ−ＳＢＳ）技術によってヌクレオチド・シーケンシングを実施しているセル２００の一実施形態を示した図である。
【０００６】
【図３】センサセルの、４つの物理的状態を示した図である。
【０００７】
【図４】セルバンク（Ｍ×Ｎ）の一実施形態を示した図である。
【０００８】
【図５】１６個のバンク８ｋ要素として実装された１２８ｋアレイを示した図である。
【０００９】
【図６】バンク８ｋ要素の８×８アレイとして実装された５１２ｋアレイを示した図である。
【００１０】
【図７】バンク８ｋブロックの一実施形態を示した図である。
【００１１】
【図８】スキャン順序の一実施形態を示した図である。
【００１２】
【図９】スキャン順序の一実施形態を示した図である。
【００１３】
【図１０】アレイの何分の一かが一度にスキャンされてよいことを示した図である。
【００１４】
【図１１】セル内の電流を測定するための回路の一実施形態を示した図である。
【００１５】
【図１２】セル内の電流を測定するための回路の一実施形態を示した図である。
【００１６】
【図１３】セル内の電流を測定するための回路の一実施形態を示した図である。
【発明を実施するための形態】
【００１７】
本発明は、プロセス、装置、システム、合成物、コンピュータ読み取り可能なストレージ媒体に実装されたコンピュータプログラム製品、並びに／又は結合先のメモリに記憶された命令及び／若しくは結合先のメモリによって提供される命令を実行するように構成されるプロセッサなどのプロセッサのような、数々の形態で実現することができる。本明細書では、これらの実現形態、又は本発明がとりえるその他のあらゆる形態が、技術と称されてよい。総じて、開示されたプロセスのステップの順序は、本発明の範囲内で変更されてよい。別途明記されない限り、タスクを実施するように構成されるものとして説明されるプロセッサ又はメモリなどのコンポーネントは、所定時にタスクを実施するように一時的に構成される汎用コンポーネントとして、又はタスクを実施するように製造された特殊コンポーネントとして実装されてよい。本明細書で使用される「プロセッサ」という用語は、コンピュータプログラム命令などのデータを処理するように構成される１つ以上のデバイス、回路、並びに／又は処理コアを言う。
【００１８】
本発明の原理を例示した添付の図面とともに、以下で、本発明の１つ以上の実施形態の詳細な説明が提供される。本発明は、このような実施形態との関わりのもとで説明されるが、いずれの実施形態にも限定されない。本発明の範囲は、特許請求の範囲によってのみ限定され、本発明は、数々の代替形態、変更形態、及び均等物を網羅している。以下の説明では、本発明の完全な理解を与えるために、数々の具体的詳細が明記される。これらの詳細は、例示を目的として提供され、本発明は、これらの詳細の一部又は全部を伴わずとも、特許請求の範囲にしたがって実施されえる。明瞭さを期するために、本発明に関係する技術分野で知られる技工物は、本発明が不必要に不明瞭にされないように、詳細な説明を省略されている。
【００１９】
内径がおよそ１ナノメートルのポアサイズを有するナノポア膜デバイスは、迅速なヌクレオチド・シーケンシングにおいてその効果を発揮する。導電性の流体に浸漬されたナノポアに電位差が印加されると、ナノポアを通るイオン伝導に由来する僅かなイオン電流を観測することができる。電流の大きさは、ポアのサイズに影響される。ＤＮＡ分子又はＲＮＡ分子などの分子は、ナノポアを通るときにナノポアを部分的に又は完全に遮断し、ナノポアを流れる電流の大きさに変化を生じさせる。このようなイオン電流遮断は、ＤＮＡ分子又はＲＮＡ分子の塩基対配列に相関付けられることがわかっている。
【００２０】
図１は、セル１００内のナノポアに拘束された一本鎖ＤＮＡ（ｓｓＤＮＡ）を示した図である。図１に示されるように、センサ電極の上に形成された絶縁膜１０６（脂質二重層など）に空けられた生物学的なナノポア１０４内に、アンカｓｓＤＮＡ分子１０２が拘束されている。
【００２１】
ナノポア・シーケンシングチップには、アレイとして構成された多数の独立動作式センサセルが組み込まれている。例えば、１００万個のセルからなるアレイは、１０００行×１００列のセルを含んでいてよい。このアレイは、ナノポアと絡み合った分子のくびれゾーンにおいて個々の塩基間のコンダクタンスの差を測定することによる、一本鎖ＤＮＡ（ｓｓＤＮＡ）のパラレル・シーケンシングを可能にしている。一部の実施形態では、所定の場所において特定のヌクレオチド塩基を区別するために、ポア−分子複合体の非線形（電圧依存性）コンダクタンス特性が決定されてよい。
【００２２】
ナノポアアレイは、また、単分子ナノポア・シーケンシング（Ｎａｎｏ−ＳＢＳ）技術を使用したパラレル・シーケンシングも可能にする。図２は、Ｎａｎｏ−ＳＢＳ技術によってヌクレオチド・シーケンシングを実施しているセル２００の一実施形態を示している。Ｎａｎｏ−ＳＢＳ技術では、配列を決定されようとしているテンプレート２０２と、プライマとがセル２００に導入される。このテンプレート−プライマ複合体には、異なるタグを付けられた４つのヌクレオチド２０８がバルク水相に加えられる。正しくタグ付けされたヌクレオチドは、ポリメラーゼ２０４と結合して複合体になるので、そのタグのテールは、ナノポア２０６の出入り口に位置決めされる。タグのテールは、ナノポア２０６の出入り口のアミノ酸残留物との間に強い親和性を有するように変化させることができる。ポリメラーゼを触媒として正しいヌクレオチドが組み込まれた後、タグを付けられたポリリン酸塩は、解放されてナノポア２０６を通り、固有なイオン電流遮断信号２１０を生成する。そうして、それらのタグの独特な化学的構造によって、追加された塩基が電子的に同定される。
【００２３】
図３は、センサセルの、４つの物理的状態を示している。４つの物理的状態は、以下、ＰＳ１〜ＰＳ４と呼ばれる。ＰＳ１状態では、セルは、脂質二重層を形成されていない。ＰＳ２では、脂質二重層は形成されているが、ナノポアはまだ脂質二重層上に形成されていない。ＰＳ３では、脂質二重層及びナノポアの両方が形成されている。ＰＳ４では、分子又は分子複合体（例えばｓｓＤＮＡ分子又はタグ付きヌクレオチド）がナノポアと相互作用している。シーケンシングの測定値は、センサセルがＰＳ４状態に移行した後に得られてよい。
【００２４】
物理的状態をＰＳ１からＰＳ４に順次移行させるために、アレイ内の各セルに電極電位が印加される。一部の実施形態では、以下の移行をサポートするために各セルに印加されえる電圧として、４つが考えられる。
ＰＳ１→ＰＳ２
ＰＳ２→ＰＳ３
ＰＳ３→ＰＳ４
ＰＳｘ→ＰＳｘ（移行無し）
一部の実施形態では、セルを異なる物理的状態に移行させるために、電極に印加される区分的に線形な電圧波形刺激の精密制御が利用される。
【００２５】
各セルの物理的状態は、キャパシタンスを測定することによって決定することができる。また、物理的状態は、バイアス電圧（例えば約５０ｍＶから１５０ｍＶまで）が印加されたときの電流の流れを測定することによって決定することができる。
【００２６】
一部の実施形態では、電極電位差が制御され、それと同時に電極電流が測定される。一部の実施形態では、アレイの各セルは、セルの物理的状態に応じてその他のセルとは独立に制御される。セルの独立制御は、異なる物理的状態にあるかもしれない多数のセルの管理を容易にする。
【００２７】
一部の実施形態では、どの時点においても許容印加電圧を２つに制限し、アレイを構成するセルを物理的状態間で集団で繰り返し移行させることによって、回路の簡略化及び回路サイズの縮小が実現される。例えば、アレイを構成するセルは、先ず、ＰＳ１状態にある第１群のセルと、ＰＳ２状態にある第２群のセルとに分けられてよい。第１群は、まだ二重層が形成されていないセルを含む。第２群は、既に二重層が形成されたセルを含む。最初は、第１群が、アレイを構成する全てのセルを含み、第２群は、セルを含んでいない。次いで、セルをＰＳ１状態からＰＳ２状態に移行させるために、セルに、脂質二重層形成電圧が印加される。次いで、セル内に脂質二重層が形成されたかどうかを決定するために、測定（例えば電流測定又はキャパシタンス測定）が実施される。もし、或るセルに対応する測定値が、脂質二重層が形成されたことを示すならば、そのセルは、ＰＳ１状態からＰＳ２状態に移行したと決定され、そのセルは、第１群から第２群に移される。第２群の各セルは、既に脂質二重層を形成されているので、第２群のセルは、脂質二重層形成電圧をこれ以上印加される必要はない。したがって、第２群のセルには、それらのセルが同じ状態にとどまるようにヌル動作（ＮＯＰ）を発効させるために、ゼロボルトのバイアスが印加されてよい。第１群のセルは、まだ脂質二重層を形成されていない。したがって、第１群のセルには、脂質二重層形成電圧が更に印加される。時間の経過に伴って、セルは、初期のＰＳ１状態からＰＳ２脂質二重層状態に移り、上記のステップは、十分な割合のセルがＰＳ２状態になった時点で停止される。
【００２８】
同様にして、セルには、そのうちの十分な割合がＰＳ２状態からＰＳ３状態に又はＰＳ３状態からＰＳ４状態に移行するまで繰り返しエレクトロポレーションを施すことができる。
【００２９】
一部の実施形態では、ナノポアアレイは、複数のセルバンクに分けられる。図４は、Ｍ×Ｎセルバンクの一実施形態を示している。個々のセルの状態を制御するために、行選択ライン及び列選択ラインが使用される。Ｍ及びＮは、整数であってよい。例えば、サイズが８ｋであるバンク（バンク８ｋと呼ばれる）は、６４×１２８のセルを含んでいてよい。
【００３０】
各バンクは、独立に存在しているので、ナノポアアレイは、更なるバンクの追加によって拡大することができる。例えば、図５に示されるように、１２８ｋのアレイを１６個のバンク８ｋ要素として実装することができる。図６に示されるように、５１２ｋのアレイをバンク８ｋ要素の８×８アレイとして実装することができる。一部の実施形態では、ナノポアアレイは、何百万ものセルを含むように拡大されてよい。バンクを選択するための及びセル印加電圧を設定するための制御信号を生成するために、広域制御小ブロックが使用されてよい。
【００３１】
図７は、バンク８ｋブロックの一実施形態を示している。バンク８ｋ構築ブロックは、図７に示されるように、６４行×１２８列として構成されてよい。各バンク８ｋブロックは、読み出し／スキャンのための行・列アドレス指定ロジック、アドレス書き込みデコーダ、アナログ−デジタル変換器（ＡＤＣ）、及び二重バッファ出力を伴った完全なサブシステムであってよい。
【００３２】
一部の実施形態では、バンク８ｋブロックの読み出し経路と書き込み経路とが別個であり、時分割方式で動作する。例えば、書き込み後に読み出しが続く。各行は、その行の全てのセルのアナログ−デジタル変換を実施することによってスキャンされる。続いて、ソフトウェアは、随意として、状態を更新するために同じ行内のどのセルにも同じ値を書き込むことによって、２つの異なる印加電圧間で選択を行う。
【００３３】
各バンク８ｋブロックには、８つのＡＤＣ７０２が組み込まれ、各ＡＤＣ７０２は、１６の列に接続されている。列カウンタ（ｃｏｌｃｎｔ）７０４は、１６ビット列選択バス（ｃｓｅｌ）７０６を生成する。ｃｓｅｌバス７０６は、８つの別個の１６：１アナログマルチプレクサ７０８を制御し、１６列のうちのどの列がＡＣＤ７０２に電気的に接続されるかを選択する。ＡＤＣ７０２出力は、ラッチされ、低電圧差信号（ＬＶＤＳ）出力を駆動するレジスタ（不図示）に入れられる。なお、所定の行から読み出される一連のセルは、ｃｏｌ０、ｃｏｌ１６、．．．．．．、ｃｏｌ１１２、ｃｏｌ１、ｃｏｌ１７、．．．．．．以下同様な形で物理的に位置付けられることに留意せよ。データは、アレイに亘って１６ビットに分けられている。同様に、１６ビットデータは、
ｄ［０：７］→｛ｃｏｌ０、ｃｏｌ１６、．．．．．．、ｃｏｌ１１２｝
ｄ［８：１５］→｛ｃｏｌ１、ｃｏｌ１７、．．．．．．、ｃｏｌ１１３｝
としてセルに書き込まれる。スキャンモードでは、イネーブルされた全てのバンクがパラレルに読み出される。
【００３４】
一部の実施形態では、一行をスキャンするために１６列の読み出しが必要であり、各列は、１６のクロックサイクルを必要とする。したがって、一行内の全セルは、２５６のクロックで、すなわち１２８ＭＨｚクロックレートにおいて２μｓで読み出される。プリチャージ期間は、一行がスキャンされた直後に発生し、２μｓにわたって持続する。
【００３５】
バンク８ｋは、クロックの立ち上がりエッジにおいて捕えられるａｓｔ７１０、ｗｒ７１２、及び多重アドレスデータバス７１４（ａｄ［１５：０］）を含む全ての信号と、完全に同期している。第１のクロックサイクル中は、ａｄ［１５：０］が、アドレスストローブ７１０（ａｓｔ）信号がハイであるときに上記クロックの立ち上がりエッジにおいてアドレスラッチ７１６（ａｌａｔ）によって捕えられる書き込みアドレスによって駆動される。ラッチされた７つのアドレス７１８は、どのバンク及びワードにデータが書き込まれるかを決定するために復号化される。第２のクロックサイクル中は、これがデータ書き込みサイクルであることを示すために、ａｄ［１５：０］が上記データによって駆動されるとともに、ｗｒ７１２信号がハイにアサートされるべきである。したがって、通常の書き込みは、２つのサイクル、すなわちアドレスサイクル（７１０信号によって示される）と、それに続くデータサイクル（ｗｒ７１２信号によって示される）とを必要とする。
【００３６】
書き込みには、３つのタイプがある。
・バンクイネーブルレジスタ書き込み
・制御レジスタ書き込み
・バンクセルＡ／Ｂ選択書き込み
【００３７】
以下の表１に示されるように、ラッチされたアドレス７１８のビットの一部であるｌａ［８：７］は、書き込みのタイプを決定するために使用される。
【表１】
2015510129.tif 000003
【００３８】
行選択（ｒｓ）シフトレジスタ７２０ロジック及び列カウンタ７０４（ｃｏｌｃｎｔ）は、バンク８ｋブロック内の全てのセルのラスタスキャンを実施するために、共同して動作する。全積算期間後は、行選択７２２（ｒｓ）信号をハイにアサートすることによって、一行が読み出される。行選択７２２及び列選択７０４は、共同して、１つのセルが所定の列を駆動することを可能にする。行内の８つの列は、それぞれ異なるＡＤＣに接続されており、パラレルに読み出される。選択されたセルは、セル内ソースフォロア増幅器を使用し、積算コンデンサにかかる電圧を列ラインに印加させる。
【００３９】
行選択ロジックは、全てのバンク８ｋブロック内で複製された６４ビットシフトレジスタ（ｓｒ６４レジスタ７２０）である。行内の全ての列が読み出された後、外部ＦＰＧＡ（フィールドプログラマブルゲートアレイ）は、ｎｘｔｒｏｗ（次の行）信号７２４をアサートしてよく、これは、ｓｒ６４ビットレジスタ７２０をシフトさせる。サブウィンドウ表示されたフィールド全体がスキャンされたら、外部ＦＰＧＡは、ｎｘｔｓｃａｎ（次のスキャン）７２６信号をアサートし、これは、１ビットシフトさせて最初のフリップフロップに戻すことによって、ｓｒ６４レジスタ７２０をゼロ行にリセットする。後ほど更に詳しく説明されるように、ｎｘｔｒｏｗ７２４信号及びｎｘｔｓｃａｎ７２６信号の期間及び持続時間を変化させることによって、スキャンされているアレイをウィンドウ表示することが可能である。
【００４０】
プリチャージは、行ごとに生じる。行は、ＡＤＣによってサンプル抽出された直後にプリチャージモードに入る。各行は、ｎｘｔｒｏｗ７２４がアサートされたときに行＿イネーブル信号をサンプル抽出するフリップフロップを有する。
【００４１】
また、行選択シフトレジスタ７２０は、ｎ番目のプリチャージ信号を（ｎ＋１）番目の行選択信号に結び付けて行プリチャージ信号を生成するためにも使用される。
Ｐｒｅ［ｎ］＝ｒｓ［ｎ＋１］
【００４２】
行スキャン期間中、行は、それが読み出された直後にプリチャージされる。このビットシフトプリチャージ接続は、したがって、６４を法とする演算として実装され、したがって、ｐｒｅｃｈａｒｇｅ［６３］は、ｒｓ［０］に論理的に接続される。
【００４３】
図８は、スキャン順序の一実施形態を示している。（途中に挟まれるあらゆる書き込みとともに、）６４の全ての行が読み出された後、ｎｘｔｓｃａｎ信号は、行０においてスキャンプロセスを再開させるためにアサートされる。
【００４４】
図９は、スキャン順序の一実施形態を示している。相関二重サンプリング（ＣＤＳ）ピンをアサートすることによって、ＣＤＳがイネーブルされる。ＣＤＳを伴わない通常の測定モードでは、コンデンサにかかる電圧が測定され、次いで、次の行を読み出すことができるようにｎｘｔｒｏｗピンがアサートされる。行Ｎは、行Ｎ＋１が読み出されている間にプリチャージされる。したがって、行は、それが読み出された直後にリセットされる。ＣＤＳピンのアサートは、プリチャージされたばかりの行が読み出されることを可能にする。したがって、リセット電圧の値は、プリチャージの完了直後に読み出すこと及び後ほど再び読み出すことが可能である。２つの測定値を減算することによって、プリチャージトランジスタ１１１４のｋＴ／Ｃ熱雑音が低減される。また、積算器のキャパシタンスとセル内のアクティブフォロアとの間における、電荷共有電圧分割器による影響も低減される。なお、相関二重サンプリングが実施されるときは、積算電流測定ごとに２回のＡＤＣ変換が必要とされるゆえに、有効測定速度が半分に落ちることに留意せよ。
【００４５】
行アドレス及び列アドレスは、ｎｘｔｒｏｗ７２４信号及びｎｘｔｓｃａｎ７２６信号によって制御される。ｎｘｔｒｏｗ７２４入力をハイにアサートすると、列アドレス及びシフトレジスタが０にリセットされ、行アドレスが１つシフトされる。ｎｘｔｓｃａｎ７２６入力をハイにアサートすると、行アドレス及び列アドレスが０にリセットされる。
【００４６】
通常の動作では、各バンク内の８ｋセルアレイ全体がスキャンされる。ＡＤＣは、変換を実施するために１６のクロックサイクルを必要とし、このような１６の変換は、行全体を変換するために実施される。したがって、各行は、２５６のクロックサイクル（１２８ＭＨｚにおいて２μｓ）を必要とする。
【００４７】
したがって、８ｋセルアレイ全体をスキャンするためには、ｎｘｔｒｏｗ７２４信号が２５６サイクルごとにアサートされ、ｎｘｔｓｃａｎ７２６信号が１６，３８４サイクルごとに１つのサイクルにわたってアサートされる。１２８ＭＨｚで動く代表的なクロックを使用すると、７．８ｋＨｚのサンプリングレート（１２８μｓの期間）が得られる。しかしながら、アレイの一部のみをスキャンすることによって、スキャンされるセルの数を犠牲にしてスキャン速度の増加を図ることが可能である。例えば、図１０に示されるように、２０４８のクロック後にｎｘｔｓｃａｎ７２６信号をアサートすることによって、アレイの上から４分の１の行がスキャンされてよい。サンプリングレートは、約８ｋＨｚから約３２ｋＨｚへ４倍に増加する。ただし、積算時間及び電圧信号も４分の１に低減され、これは、信号対雑音比（ＳＮＲ）の悪化を招く。
【００４８】
上記の例では、アレイの４分の１がスキャンされる。しかしながら、アレイのうちの一度にスキャンされる割合は、より多くてよい、又はより少なくてよい。例えば、アレイ全体の行のうちの２分の１又は３分の１が一度にスキャンされてよい。
【００４９】
上記の例では、アレイの４分の３がスキャンされないままである。一部の実施形態では、複数のパスによってアレイ全体がスキャンされる。第１のパスは、上述のとおりである。第２のパスは、最初の１６行を飛ばして１７行目から新しいスキャンを開始させるために、連続する１６クロックサイクルにわたってｎｘｔｒｏｗ７２４信号をアサートしたままにする。次いで、通常は、ｎｘｔｓｃａｎ７２６信号をアサートしてスキャンシフトレジスタをリセットする前に、アレイの次の４分の１のスキャンが実施される。３つ目の４分の１は、最後の１６行をスキャンするために、３２行を飛ばして３３行目からスキャンを開始させる。
【００５０】
したがって、時間インターリーブによって、通常よりも大幅に高い速度でアレイ全体がスキャンされる。４つの４分の１を全てスキャンするために必要とされる時間は変わらないので、実際のサンプリングレートは向上されない。各４分位スキャンの間には、「不感時間」が効果的に挿入される。場合によっては、電流は、通常の８ｋＨｚスキャン速度において電圧測定値が飽和するような電流である。したがって、時間インターリーブによる速いスキャンによって、アレイ内のこれらの高電流セルの読み取り値が飽和なく得られる。ソフトウェアは、プリチャージ信号を認識して所望領域の二重スキャンを実施する必要がある。
【００５１】
各セルでは、様々な印加電圧で電流が測定される。セルは、電極に定電圧（ＤＣ電圧）又は交流電圧波形（ＡＣ電圧）を印加するための及びそれと同時に低レベルの電流を測定するための回路構成を含む。
【００５２】
一部の実施形態では、ダイの表面に取り付けられた導電性シリンダ内に収容されている液体に、電位差が印加される。この「液体」電位は、ポアの上側に印加され、アレイ内の全てのセルに共通である。ポアの底側は、露出電極を有し、各センサセルは、その電極に個別の底側電位を印加することができる。電流は、上側の液体との接続と、ポア底側の各セルの電極接続との間で測定される。センサセルは、ポアを流れる電流を、ポア内に拘束されている分子複合体によって変調されたものとして測定する。
【００５３】
図１１は、セル内の電流を測定するための回路の一実施形態を示している。回路は、電気化学的にアクティブな電極（例えばＡｇＣｌ）に、電極感知（ＥＬＳＮＳ）ノード１１０２を通じて電気的に接続されている。回路は、トランジスタ１１０４を含む。トランジスタ１１０４は、２つの機能を実施するＮＭＯＳ、すなわちｎチャネルＭＯＳＦＥＴ（金属−酸化物−半導体電界効果トランジスタ）であってよい。ＥＬＳＮＳノード１１０２には、制御された電位差を印加することができ、該制御された電位差は、ソースフォロアとして機能するトランジスタ１１０４を制御するオペアンプ１１０８への入力にかかる電圧を変化させることによって、変動させることができる。トランジスタ１１０４は、コンデンサ１１０６からＥＬＳＮＳノード１１０２へ（及びその逆へ）電子を移動させるための電流輸送器としても動作する。トランジスタ１１０４のソースピンからの電流は、そのドレインピンへ直接的に且つ正確に伝搬され、コンデンサ１１０６に電荷を蓄積させる。したがって、トランジスタ１１０４及びコンデンサ１１０６は、共同して、超小型積算器（ＵＣＩ）として機能する。
【００５４】
ＵＣＩは、コンデンサ１１０６に積算された電圧の変化を測定することによって、電極から供給される又は電極へ沈降する電流を、次式にしたがって決定するために使用される。
Ｉ×ｔ＝Ｃ×ΔＶ
ここでは、
Ｉ：電流、
ｔ：積算時間、
Ｃ：キャパシタンス、
ΔＶ：電圧変化
である。
【００５５】
代表的な動作は、既知の一定値にコンデンサ１１０６をプリチャージする（例えばＶDD＝１．８Ｖ）ことと、次いで、一定の間隔ｔで電圧変化を測定することとを伴う。１２８ＭＨｚにおいて動作する８ｋバンクの場合、各セルは、約１２８μｓで積算される。一例では、
Ｃ＝５ｆＦ、
Ｉ＝２０ｐＡ、
ｔ＝１２８μｓ、
ΔＶ＝Ｉ×ｔ／Ｃ＝２０ｐＡ×１２８μｓ／２２ｆＦ＝５１２ｍＶである。
この例では、電圧の振れが比較的小さく、ＡＤＣの分解能は、ミリボルト規模である。積算電圧は、クロックレートを１２８ＭＨｚ未満に引き下げて積算期間を長くすることによって増加されてよい。
【００５６】
上記の回路では、最大の電圧の振れは、約１Ｖであり、したがって、回路は、約３２ｐＡよりも高い電流で飽和する。飽和限界は、スキャン窓を小さくしてセルスキャン速度を効果的に高めることによって引き上げることができる。高速スキャンと低速スキャンとを交互させることによって、測定することができる電流のダイナミックレンジを増加させることができる。
【００５７】
トランジスタ１１０４は、積算コンデンサ１１０６から電極へ電荷を移動させることによって電流輸送器として機能する。トランジスタ１１０４は、また、電圧ソースとしても機能し、オペアンプフィードバックループを通じて電極に定電圧を加える。列駆動トランジスタ１１１０は、コンデンサ電圧をバッファするための及び積算電圧の低インピーダンス表現を提供するためのソースフォロアとして構成される。これは、コンデンサにかかる電圧を変化させることによる電荷共有を防ぐ。
【００５８】
トランジスタ１１１２は、行選択（ｒｓ）信号に接続されたトランジスタである。これは、行アクセスデバイスとして使用され、該デバイスのソースにおけるアナログ電圧出力は、その他の多くのセルとの間で共有される列として接続される。１つのセルの電圧が測定されるように、列接続ＡＯＵＴ信号の一行のみがイネーブルされる。
【００５９】
代替の一実施形態では、行選択トランジスタ（トランジスタ１１１２）は、列駆動トランジスタ１１１０のドレインを行選択可能な「切り替えレール」に接続することによって省略されてよい。
【００６０】
プリチャージトランジスタ１１１４は、電圧が積算され始める所定の開始電圧にセルをリセットするために使用される。例えば、ｖｐｒｅ及びｐｒｅの両方への高電圧（例えばＶDD＝１．８Ｖ）の印加は、コンデンサ１１０６をプリチャージ値（ＶDD−Ｖt）に引き上げる。厳密な開始値は、リセット切り替え熱雑音（ｓｐｒｔ（ｋＴＣ）雑音）ゆえに、測定ごとはもちろん（プリチャージトランジスタ１１１４のＶt変動ゆえに）セルごとにも変動することがある。この変動Ｖt変動は、プリチャージ電圧をＶDD−Ｖt未満に制限することによって排除することが可能である。この場合、プリチャージトランジスタ１１１４は、ｖｐｒｅ電圧まで一気に引き上げられる。ただし、たとえこの場合でも、ｋＴ／Ｃ雑音は依然として存在している。したがって、積算器開始電圧及び終了電圧を測定して積算期間中における実際の電圧変化を決定するために、相関二重サンプリング（ＣＤＳ）技術が使用される。ＣＤＳは、積算コンデンサ１１０６にかかる電圧を２回、すなわち、測定サイクルの開始時に１回及び終了時に１回測定することによって実現される。
【００６１】
なお、プリチャージトランジスタ１１１４のドレインは、制御された電圧ｖｐｒｅ（リセット電圧）に接続されていることも留意せよ。通常の動作では、ｖｐｒｅは、電極電圧よりも高い定電圧に駆動される。しかしながら、ｖｐｒｅは、低電圧に駆動することもできる。もし、プリチャージトランジスタ１１１４のｖｐｒｅノードが実際は接地電位に駆動されたならば、電流の流れは逆転され（すなわち、電流は、電極からトランジスタ１１０４及びプリチャージトランジスタ１１１４を経て回路に流れ込み）、ソースの概念とドレインの概念とが入れ替わる。トランジスタ１１１４及びトランジスタ１１０４のゲート電圧が、ｖｐｒｅよりも少なくとも閾値だけ大きいと想定すると、電極に印加される負の（液体基準で）電圧は、ｖｐｒｅ電圧によって制御される。したがって、ｖｐｒｅにおける地電圧は、例えば、電極に負電圧を印加してエレクトロポレーション又は二重層形成を実現するために使用される。
【００６２】
ＡＤＣは、一定の期間中に積算される電流を決定するために、リセット直後に及び積算期間後に再びＡＯＵＴ電圧を測定する（すなわち、ＣＤＳ測定を実施する）。ＡＤＣは、列ごとに実装することができる。複数の列の間で１つのＡＤＣを共有するために、列ごとに別個のトランジスタがアナログマルチプレクサとして使用されてよい。列マルチプレクサ因子は、雑音、精度、及びスループットについての要件に応じて可変である。
【００６３】
代替の幾つかの実施形態では、図１１に示されるようなオペアンプとトランジスタとの組み合わせが、図１２に示されるような１つのトランジスタで置き換えられてよい。
【００６４】
図１３は、セル内の電流を測定するための回路の代替の一実施形態を示している。回路は、積算器と、比較器と、制御ビットをシフトインすると同時に比較器出力の状態をシフトアウトするためのデジタルロジックとを含む。Ｂ０〜Ｂ１ラインが、シフトレジスタから出ている。アナログ信号は、バンク内の全てのセルで共有され、デジタルラインは、セルからセルへとデイジチェーン方式でつながれている。
【００６５】
セルデジタルロジックは、５ビットデータシフトレジスタ（ＤＳＲ）と、５ビットパラレルロードレジスタ（ＰＬＲ）と、制御ロジックと、アナログ積算器回路とを含む。ＤＳＲにシフトインされた制御データは、ＬＩＮ信号の使用によって、ＰＬＲにパラレルにロードされる。５ビット制御デジタル「ブレークビフォーメーク」タイミングロジックは、セル内のスイッチを制御する。デジタルロジックは、比較器出力の切り替えを記録するために、セット−リセット（ＳＲ）ラッチを有している。
【００６６】
図１３のアーキテクチャは、個々のセル電流に比例する可変サンプリングレートを供給する。高電流であるほど、低電流の場合よりも１秒ごとのサンプル数が多くなる。電流測定の分解能は、測定されている電流に関係付けられる。小電流は、大電流よりも細かい分解能で測定され、これは、分解能を固定された測定システムに勝る明らかな利点である。アナログ入力は、積算器の電圧の振れを変化させてサンプリングレートを調整するために使用されてよい。したがって、生物学的に高速なプロセスを分析するためにサンプリングレートを増加させる、又は生物学的に低速なプロセスを分析するためにサンプリングレートを遅くする（そうして精度を高める）ことが可能である。
【００６７】
積算器の出力は、低電圧バイアス（ＬＶＢ）に初期設定され、積算されて電圧ＣＭＰに達する。これら２つのレベル間で積算器出力が振れるたびに、サンプルが生成される。したがって、電流が大きいほど、積算器出力の振れが速くなり、したがって、サンプリングレートも速くなる。同様に、もし、ＣＭＰ電圧が低減された場合は、新しいサンプルを生成するために必要とされる積算器の出力の振れが低減され、したがって、サンプリングレートは増加される。したがって、ＬＶＢとＣＭＰとの間の電圧差を単純に減少させることによって、サンプリングレートを増加させるためのメカニズムが提供される。
【００６８】
図１３に示されるようなアーキテクチャを使用すると、各セルサイトにおいて、積算器及び比較器が使用される。測定されている電流が積算され、積算器の出力において電圧ランプが形成される。この電圧が所定の値（比較器の閾値）に達すると、アレイ周辺の回路構成にフラグが送信される。積算器におけるランプの開始と比較器のトリッピングとの間でカウントされるクロックパルスの数は、電流値の一指標である。変換時間は、したがって、可変である。
【００６９】
図１１に示されるようなアーキテクチャを使用すると、積算器は、設定可能な一定の期間にわたってランプする。その期間の開始時及び終了時には、アレイ周辺のＡＤＣが電圧を測定する。図１１のアーキテクチャの利点としては、１）比較器がないので、各サイトにおける回路構成の量が少なくてすむこと、及び２）より高密度の（例えば、サイト数が１００，０００〜１，０００，０００又はそれよりも多い）アレイによって生成される大量のデータを扱うときは、設定可能な一定の変換時間を有することが望ましいこと、が挙げられる。
【００７０】
以上の実施形態は、理解を明瞭にする目的で幾らか詳細に説明されてきたが、本発明は、提供された詳細に限定されない。本発明を実現するには、数々の代替的手法がある。開示された実施形態は、例示的なものであり、限定的なものではない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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