(57)【要約】【課題】一方のトランジスタが正しく動作するかどうかをモニタすることで、他方のトランジスタの寿命を予測できるようにした半導体装置及びその製造方法を提供する。【解決手段】シリコン基板１上にｎＭＯＳトランジスタ１０、３０を形成する方法であって、モニタ領域のシリコン基板１上と、メモリ領域のシリコン基板１上とにゲート絶縁膜１３、３３を形成し、その後、シリコン基板１上に形成されたゲート絶縁膜１３、３３のうち、モニタ領域のゲート絶縁膜３３に所定のダメージを与えて、当該領域のゲート絶縁膜３３の電荷捕獲能をメモリ領域のゲート絶縁膜１３よりも高める。【選択図】  図４
2005011831.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に複数のトランジスタを有する半導体装置であって、
一方の領域の前記半導体基板上と、他方の領域の前記半導体基板上とに渡って設けられたゲート絶縁膜と、
一方の領域の前記ゲート絶縁膜上と、他方の領域の前記ゲート絶縁膜上とにそれぞれ設けられたゲート電極部とを備え、
前記半導体基板上に設けられた前記ゲート絶縁膜のうち、一方の領域の前記ゲート絶縁膜には、他方の領域の前記ゲート絶縁膜に比べて電荷捕獲能が高くなるようなダメージが与えられていることを特徴とする半導体装置。
【請求項２】
半導体基板上に複数のトランジスタを形成する方法であって、
一方の領域の前記半導体基板上と、他方の領域の前記半導体基板上とに渡ってゲート絶縁膜を形成する工程と、
前記半導体基板上に形成された前記ゲート絶縁膜のうち、一方の領域の前記ゲート絶縁膜に所定のダメージを与えて、当該領域の前記ゲート絶縁膜の電荷捕獲能を他方の領域の前記ゲート絶縁膜よりも高める工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項３】
一方の領域の前記ゲート絶縁膜に所定のダメージを与えて、当該領域の前記ゲート絶縁膜の電荷捕獲能を他方の領域の前記ゲート絶縁膜よりも高める工程は、
一方の領域の前記半導体基板の上方を露出させ、他方の領域の前記半導体基板の上方を覆う絶縁性のマスクパターンを当該半導体基板の上方に形成し、その後、
前記マスクパターンをマスクにして、前記半導体基板に向けて所定の不純物を所定の条件でイオン注入する工程であることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
一方の領域の前記ゲート絶縁膜に所定のダメージを与えて、当該領域の前記ゲート絶縁膜の電荷捕獲能を他方の領域の前記ゲート絶縁膜よりも高める工程は、
一方の領域の前記半導体基板の上方を露出させ、他方の領域の前記半導体基板の上方を覆う絶縁性のマスクパターンを当該半導体基板の上方に形成し、その後、
前記マスクパターンをマスクにして、前記半導体基板に高周波放電処理を施す工程であることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
一方の領域の前記ゲート絶縁膜に所定のダメージを与えて、当該領域の前記ゲート絶縁膜の電荷捕獲能を他方の領域の前記ゲート絶縁膜よりも高める前に、
一方の領域の前記ゲート絶縁膜上と、他方の領域の前記ゲート絶縁膜上とにそれぞれゲート電極部を形成することを特徴とする請求項２〜４の何れか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、複数のトランジスタの累積動作時間に対する閾値電圧の変化の大きさを、それぞれ意図して異ならせた半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置には一定期間（例えば、１０年間）の動作保証がメーカによって付されている場合が多い。このメーカによる保証期間は、半導体装置の実際の使用状況に関係なく、例えば、この半導体装置を１０年間連続して動作させ続けた場合でも、１０年間ほとんど動作させなかった場合でも保証期間は同じである。そして、通常は、半導体装置を連続して動作させ続けた場合でも、この半導体装置がその保障期間内に故障することはほとんどない。
【０００３】
しかし、半導体装置はその保証期間内に故障することは極めて稀であっても、その保障期間後も連続的に、または断続的に動作させていけば、いつかは必ず故障するものである。そして、この半導体装置の寿命、即ち、この半導体装置の「故障するまでの残り時間」は、その半導体装置の使用状況によって大きく異なる。例えば、１０年間連続して動作させ続けた半導体装置は、普通、１０年間ほとんど動作させなかった半導体装置よりも「故障するまでの時間」が残り少ない。
【０００４】
ところで、半導体装置の故障の一つとして、トランジスタの閾値がその動作時間の累積（ＯＮ時間の経過）に伴って徐々に変化していく現象がある。この現象は、以下のようにして起きる。
即ち、トランジスタのチャネルにドレイン電流を流すとホットキャリアが発生する。そして、このホットキャリアはチャネル上のゲート酸化膜に侵入して、膜中の未結合手（ダングリングボンド）等の欠陥にトラップ（捕獲）される。これにより、ゲート酸化膜の電荷量が変わり、トランジスタの閾値が変動する。そして、トランジスタにおいて、このようなホットキャリアの発生と、ゲート酸化膜でのトラップを繰り返すと、その閾値がある一定以上の値にまで変化してしまい、トランジスタが正しく動作しなくなる。
【０００５】
ユーザは、通常、トランジスタが実際に動作した時間の累積値を知らず、また、この動作時間の累積値とトランジスタの故障率との関係も知らない。そのため、ユーザは、半導体装置の保証期間が過ぎた後で、この半導体装置がいつ故障するのか推測することができず、保証期間が過ぎた時点で不安を感じざるを得なかった。
【０００６】
一方、半導体装置の中で、特にメモリ装置には、一定回数（例えば、１０万回）の書き換え保証がメーカによって付されているものがある。このようなメモリ装置には、例えば、メモリ回路のほかに、このメモリ回路での書き換えの実行回数を数えるカウンター回路が設けられている。メモリ回路による書き換えには一定の動作時間を要するので、このカウンター回路で数えられる書き換えの実行回数は、メモリ装置の動作時間の累積値を反映した値となる。ユーザは、このカウンター回路で数えられる書き換えの実行回数を、ＬＣＤ（ｌｉｑｕｉｄ  ｃｒｙｓｔａｌ  ｄｉｓｐｌａｙ）等を介して知ることが可能である。
【０００７】
例えば、メモリ回路での書き換えの保証回数が１０万回で、このメモリ回路での書き換えの実行回数が８万回に達している場合には、ユーザは、ＬＣＤを介して、書き換えの実行回数が８万回であり、保証回数の残りが２万回であることを知ることができる。ユーザは、この書き換えの実行回数と、保証回数の残りとから、メモリ装置に残された「故障するまでの時間」をある程度推測することができる。
【０００８】
【特許文献１】
特開平０９−１３９６６６号公報
【０００９】
【発明が解決しようとする課題】
ところで、従来方式の半導体装置では、ユーザは、トランジスタの動作時間の累積値を知る術がなく、半導体装置の保証期間が過ぎた後で、この半導体装置がいつ故障するのか推測することができないという問題があった。この問題は、例えばメモリ装置において、書き換えの実行回数を数えるカウンター回路をメモリ回路に併設することによって、ある程度解決することができた。
【００１０】
しかしながら、このカウンター回路は回路構成が複雑であり、その形成領域を半導体チップ上に広く確保する必要があるので、このカウンター回路をメモリ回路に併設する場合には、メモリ装置のチップ面積が著しく増大してしまうという問題があった。
そこで、この発明はこのような問題を解決したものであって、一方のトランジスタが正しく動作するかどうかをモニタすることで、他方のトランジスタの寿命を予測できるようにした半導体装置及びその製造方法の提供を目的とする。
【００１１】
【課題を解決するための手段】
上記した課題を解決するために、本発明に係る半導体装置は、半導体基板上に複数のトランジスタを有する半導体装置であって、一方の領域の半導体基板上と、他方の領域の半導体基板上とに渡って設けられたゲート絶縁膜と、一方の領域のゲート絶縁膜上と、他方の領域のゲート絶縁膜上とにそれぞれ設けられたゲート電極部とを備え、半導体基板上に設けられたゲート絶縁膜のうち、一方の領域のゲート絶縁膜には、他方の領域のゲート絶縁膜に比べて電荷捕獲能が高くなるようなダメージが与えられていることを特徴とするものである。
【００１２】
ここで、トランジスタの閾値電圧は、通常、トランジスタの動作時間が累積して増えるに従って上昇、または下降する。このトランジスタの閾値電圧の変化は、トランジスタのチャネルにドレイン電流を流すとホットキャリアが発生し、このホットキャリアがゲート絶縁膜中に侵入して膜中にトラップ（捕獲）されることによって生じる。そのため、ゲート絶縁膜の膜中に電子をトラップするような未結合手（ダングリングボンド）等の欠陥が多いほど、ホットキャリアは膜中にトラップされ易く、閾値電圧が変化し易い。このようなトランジスタの閾値電圧の変化は、今までは、トランジスタの単なる劣化現象として捉えられてきた。
【００１３】
本発明に係る半導体装置によれば、一方の領域のゲート絶縁膜に所定のダメージが与えられてその電荷捕獲能が高められているので、一方の領域の半導体基板に設けられたトランジスタ（以下で、一方のトランジスタという）の動作時間の累積（以下で、累積動作時間という）に対する閾値電圧の変化を、他方の領域の半導体基板に設けられたトランジスタ（以下で、他方のトランジスタという）の累積動作時間に対する閾値電圧の変化よりも大きくすることができる。
【００１４】
従って、一方のトランジスタと、他方のトランジスタのそれぞれのチャネルに常に同じ大きさのドレイン電流を同じタイミングで流すと、一方のトランジスタの方が他方のトランジスタよりも早く劣化させることができる。
これにより、一方のトランジスタが正しく動作するかどうかをモニタすることで、他方のトランジスタの寿命を予測することができる。従来方式と比べて、回路構造の複雑なカウンター回路を構造の簡単なトランジスタに置き換えることができ、チップ面積の縮小化に貢献することができる。
【００１５】
本発明に係る第１の半導体装置の製造方法は、半導体基板上に複数のトランジスタを形成する方法であって、一方の領域の半導体基板上と、他方の領域の半導体基板上とに渡ってゲート絶縁膜を形成する工程と、この半導体基板上に形成されたゲート絶縁膜のうち、一方の領域のゲート絶縁膜に所定のダメージを与えて、当該領域のゲート絶縁膜の電荷捕獲能を他方の領域のゲート絶縁膜よりも高める工程と、を含むことを特徴とするものである。
【００１６】
本発明に係る第１の半導体装置の製造方法によれば、累積動作時間に対する閾値電圧の変化が大きいトランジスタ（以下で、一方のトランジスタという）と、累積動作時間に対する閾値電圧の変化が遅いトランジスタ（以下で、他方のトランジスタという）とを同一の半導体基板に形成することができる。
従って、一方のトランジスタと、他方のトランジスタとで累積動作時間を揃えると共に、一方のトランジスタが正しく動作するかどうかをモニタすることで、他方のトランジスタの寿命を予測することができる。従来方式と比べて、回路構造の複雑なカウンター回路を形成する必要がないので、チップ面積を縮小することができる。
【００１７】
本発明に係る第２の半導体装置の製造方法は、上述した第１の半導体装置の製造方法において、一方の領域のゲート絶縁膜に所定のダメージを与えて、当該領域のゲート絶縁膜の電荷捕獲能を他方の領域のゲート絶縁膜よりも高める工程は、一方の領域の半導体基板の上方を露出させ、他方の領域の半導体基板の上方を覆う絶縁性のマスクパターンを当該半導体基板の上方に形成し、その後、このマスクパターンをマスクにして、半導体基板に向けて所定の不純物を所定の条件でイオン注入する工程であることを特徴とするものである。
【００１８】
本発明に係る第３の半導体装置の製造方法は、上述した第１の半導体装置の製造方法において、一方の領域のゲート絶縁膜に所定のダメージを与えて、当該領域のゲート絶縁膜の電荷捕獲能を他方の領域のゲート絶縁膜よりも高める工程は、一方の領域の半導体基板の上方を露出させ、他方の領域の半導体基板の上方を覆う絶縁性のマスクパターンを当該半導体基板の上方に形成し、その後、このマスクパターンをマスクにして、半導体基板に高周波放電処理を施す工程であることを特徴とするものである。
【００１９】
本発明に係る第２、第３の半導体装置の製造方法によれば、半導体基板上に形成したゲート絶縁膜のうち、一方の領域の半導体基板上に形成したゲート絶縁膜に一定以上の電界（ＥＯＸ）をかけることができ、その膜中に一定以上の電流（ＪＯＸ）を流すことができる。
本発明に係る第４の半導体装置の製造方法は、上述した第１〜第３の半導体装置の製造方法において、一方の領域のゲート絶縁膜に所定のダメージを与えて、当該領域のゲート絶縁膜の電荷捕獲能を他方の領域のゲート絶縁膜よりも高める前に、一方の領域のゲート絶縁膜上と、他方の領域のゲート絶縁膜上とにそれぞれゲート電極部を形成することを特徴とするものである。
【００２０】
本発明に係る第４の半導体装置の製造方法によれば、一方の領域の半導体基板上に形成したゲート絶縁膜に導電性のゲート電極部を介してダメージを与えることができるので、この一方の領域の半導体基板上に形成したゲート絶縁膜に一定以上の電界（ＥＯＸ）を略均一にかけることができ、その膜中に一定以上の電流（ＪＯＸ）を略均一に流すことができる。
【００２１】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施形態に係る半導体装置及びその製造方法について説明する。
図１は、本発明の実施形態に係るメモリ装置１００の構成例を示す断面図である。このメモリ装置１００は、例えば１個のスイッチング用のｎＭＯＳトランジスタ１０と、１個のキャパシタ２０と、上記のｎＭＯＳトランジスタ１０の寿命を予測するためのｎＭＯＳトランジスタ３０とを、同一のシリコン基板１上に備えたものである。
【００２２】
図１に示すように、このメモリ装置１００は、シリコン基板１と、このシリコン基板１に形成された素子分離層３とを備えている。この素子分離層３によって、シリコン基板１はメモリ領域と、モニタ領域とに素子分離されている。また、このメモリ装置１００は、メモリ領域と、モニタ領域のそれぞれのシリコン基板１にｐ型のウェル拡散層１１、３１を備えている。
【００２３】
図１に示すように、メモリ領域のウェル拡散層１１には、スイッチング用のｎＭＯＳトランジスタ１０が形成されている。また、シリコン酸化膜等からなる層間絶縁膜５を挟んで、このｎＭＯＳトランジスタ１０の上方にはキャパシタ２０が形成されている。この一対のｎＭＯＳトランジスタ１０と、キャパシタ２０とで、１Ｔ１Ｃ型のメモリセルを構成している。
【００２４】
また、図１に示すように、モニタ領域のウェル拡散層３１には、上記のｎＭＯＳトランジスタ１０の寿命を予測するためのｎＭＯＳトランジスタ３０が形成されている。この寿命予測用のｎＭＯＳトランジスタ３０は、例えば１００個のスイッチング用のｎＭＯＳトランジスタ１０に対して、１個形成されている。これらのｎＭＯＳトランジスタ１０、３０は、例えば両方ともエンハンスメント型ＦＥＴである。
【００２５】
図１に示すように、スイッチング用のｎＭＯＳトランジスタ１０は、ウェル拡散層１１上に形成されたゲート酸化膜１３と、このゲート酸化膜１３上に形成されたゲート電極１５と、このゲート電極１５下のチャネル領域の両側に形成されたｎ型のソース又はドレイン（以下で、ソース／ドレインという）拡散層１７と、から構成されている。これらの中で、ゲート電極１５がメモリセルのワード線として機能する。また、このｎＭＯＳトランジスタ１０のソース／ドレイン拡散層１７上にはコンタクトホールが形成されており、このコンタクトホール内にプラグ電極１９が形成されている。このプラグ電極１９が、メモリセルのビット線として機能する。
【００２６】
一方、寿命予測用のｎＭＯＳトランジスタ３０は、ウェル拡散層３１上に形成されたゲート酸化膜３３と、このゲート酸化膜３３上に形成されたゲート電極３５と、このゲート電極３５下のチャネル領域の両側に形成されたｎ型のソース／ドレイン拡散層３７と、から構成されている。また、このソース／ドレイン拡散層３７上にはコンタクトホールが形成されており、このコンタクトホール内にプラグ電極３９が形成されている。これらのｎＭＯＳトランジスタ１０、３０において、構成上の相違点はゲート酸化膜１３、３３の膜質にある。
【００２７】
図２（Ａ）及び（Ｂ）はｎＭＯＳトランジスタ１０、３０の構成例を示す拡大断面図である。図２（Ｂ）に示す寿命予測用のｎＭＯＳトランジスタ３０のゲート酸化膜３３は、図２（Ａ）に示すスイッチング用のｎＭＯＳトランジスタ１０のゲート酸化膜１３よりも、意図して膜中のダングリングボンド等が増やされており、図２（Ｂ）に示すゲート酸化膜３３は、図２（Ａ）に示すゲート酸化膜１３と比べて、その電荷獲得能が高められている。
【００２８】
このため、寿命予測用のｎＭＯＳトランジスタ３０の累積動作時間に対する閾値電圧の変化は、スイッチング用のｎＭＯＳトランジスタの累積動作時間に対する閾値電圧の変化よりも大きくなっている。
図６（Ａ）はｎＭＯＳトランジスタの累積動作時間に対する閾値電圧の変化を示す図である。図６（Ａ）の横軸はｎＭＯＳトランジスタのＯＮ（オン）時間の累積値（累積動作時間）Ｔである。また、縦軸は閾値電圧Ｖｔｈである。図６（Ａ）中の実線はスイッチング用のｎＭＯＳトランジスタ１０の閾値電圧Ｖｔｈ（ｍｅｍｏｒｙ）であり、二点鎖線は寿命予測用のｎＭＯＳトランジスタ３０の閾値電圧Ｖｔｈ（ｍｏｎｉｔｏｒ）である。さらに、閾値電圧Ｖｔｈ（ｓ）は、所定のゲート電圧に対して、ｎＭＯＳトランジスタが正しくＯＮ動作しなくなるときの閾値電圧である。
【００２９】
図６（Ａ）に示すように、ｎＭＯＳトランジスタ３０の閾値電圧Ｖｔｈ（ｍｏｎｉｔｏｒ）は、ｎＭＯＳトランジスタ１０の閾値電圧Ｖｔｈ（ｍｅｍｏｒｙ）よりも累積動作時間Ｔに対して傾き大きく上昇し、累積動作時間ＴがＴ１に到達したときに、その閾値電圧Ｖｔｈ（ｍｏｎｉｔｏｒ）がＶｔｈ（ｓ）となる。これに対して、ｎＭＯＳトランジスタの閾値電圧Ｖｔｈ（ｍｅｍｏｒｙ）は累積動作時間Ｔに対して緩やかに上昇し、累積動作時間ＴがＴ２に達したときに、その閾値電圧Ｖｔｈ（ｍｅｍｏｒｙ）がＶｔｈ（ｓ）に到達する。
【００３０】
従って、寿命予測用のｎＭＯＳトランジスタ３０と、スイッチング用のｎＭＯＳトランジスタ１０とにおいて、それぞれのチャネルに常に同じ大きさのドレイン電流を同じタイミングで流すことで、ｎＭＯＳトランジスタ３０をｎＭＯＳトランジスタ１０よりも累積動作時間でＴ２−Ｔ１だけ早く劣化させることができる。
【００３１】
これにより、寿命予測用のｎＭＯＳトランジスタ３０が正しく動作しなくなったら（ドレイン電流が流れなくなったら）、スイッチング用のｎＭＯＳトランジスタ１０は近々に故障する可能性が高い、とユーザは予測することができる。
図３（Ａ）〜図５（Ｂ）は、メモリ装置１００の製造方法を示す工程図である。次に、上述したメモリ装置１００の製造方法について説明する。
【００３２】
まず始めに、図３（Ａ）に示すように、メモリ領域（メモリセルを形成する領域）のシリコン基板１と、モニタ領域（寿命予測用のトランジスタを形成する領域）のシリコン基板１にそれぞれｐ型のウェル拡散層１１、３１を形成する。これらのｐウェル拡散層１１、３１は、メモリ領域の上方と、モニタ領域の上方を露出させ、他の領域の上方を覆うレジストパターン（図示せず）をシリコン基板１上に形成し、このレジストパターンをマスクにしてシリコン基板１にボロン等のｐ型不純物をイオン注入することによって形成する。
【００３３】
次に、メモリ領域のウェル拡散層１１とモニタ領域のウェル拡散層３１とを素子分離する素子分離層３をシリコン基板１に形成する。この素子分離層３は、例えばＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）法によって形成する。
そして、図３（Ｂ）に示すように、この素子分離層３によって素子分離されたメモリ領域のウェル拡散層１１上と、モニタ領域のウェル拡散層３１上にそれぞれゲート酸化膜１３、３３を形成する。これらのゲート酸化膜１３、３３は、例えば、シリコン基板をＨ２とＯ２を用いて８５０〜９５０［℃］程度で熱酸化することによって形成する。形成後のゲート酸化膜１３、３３の膜厚は、例えば約１００［Å］程度である。なお、この時点では、メモリ領域のゲート酸化膜１３と、モニタ領域のゲート酸化膜３３は、その膜質が同じである。
【００３４】
次に、図３（Ｃ）に示すように、このメモリ領域のゲート酸化膜１３上と、モニタ領域のゲート酸化膜３３上にそれぞれゲート電極１５、３５を形成する。これらのゲート電極１５、３５は、例えば、シリコン基板１の全面にリン等のｎ型不純物を含むポリシリコン膜をＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）で形成し、このポリシリコン膜をフォトリソグラフィとドライエッチングでパターニングすることによって形成する。
【００３５】
次に、モニタ領域のゲート酸化膜３３に所定のダメージを与えて、その電荷捕獲能をメモリ領域のゲート酸化膜１３よりも高める。このゲート酸化膜３３へのダメージ処理は、例えば以下のようにして行う。
まず始めに、図４（Ａ）に示すように、メモリ領域の上方を覆い、モニタ領域の上方を露出させるレジストパターン６１を、ゲート電極１５、３５が形成されたシリコン基板１の上方に形成する。このレジストパターン６１は、例えばフォトリソグラフィによって形成する。
【００３６】
次に、図４（Ｂ）に示すように、このレジストパターン６１をマスクにして、シリコン基板１にゲート電極３５と同じ導電型の不純物をイオン注入する。この実施形態では、ゲート電極３５をリン等のｎ型不純物を含むポリシリコン膜で構成しているので、このイオン注入工程では、リンや、ヒ素等のｎ型不純物をイオン注入する。
【００３７】
このｎ型不純物のイオン注入の条件は、例えば、リン（Ｐ＋）の注入量が１．０Ｅ＋１５〜１．０Ｅ＋１６［ｃｍ−２］程度、リンの注入エネルギーが最大で８０［ｋｅＶ］程度であり、リンがゲート電極３５を突き抜けない程度に注入エネルギーを低く抑える。
このようなイオン注入の条件により、ゲート電極３５下のゲート酸化膜３３の結晶構造をほとんど破壊することなく、また、このゲート酸化膜３３にほとんどリンを注入することなく、このゲート酸化膜３３に例えば６Ｍ［Ｖ／ｃｍ２］以上の電界（ＥＯＸ）をかけ、その膜中に例えば１ｕ［Ａ］以上の電流（ＪＯＸ）を流すことができる。
【００３８】
そして、このゲート酸化膜３３に上記のような一定以上のＥＯＸをかけ、一定以上のＪＯＸを流すことで、このゲート酸化膜３３には、メモリ領域のゲート酸化膜１３と比べて、より多くのダングリングボンド等の欠陥が生じる。このレジストパターン６１をマスクにしたリンのイオン注入が終了した後で、このレジストパターン６１をアッシングして除去する。
【００３９】
次に、図５（Ａ）に示すように、メモリ領域のゲート電極と、モニタ領域のゲート電極１５、３５の両方をマスクにして、両領域のウェル拡散層１１、３１にヒ素（Ａｓ＋）等のｎ型不純物をイオン注入し、ソース／ドレイン拡散層１７、３７を形成する。そして、図５（Ｂ）に示すように、これらのソース／ドレイン拡散層１７、３７を形成したシリコン基板１上に層間絶縁膜５を形成する。この層間絶縁膜５の形成は、ＣＶＤによって行う。
【００４０】
次に、フォトリソグラフィと、ドライ及びウエットエッチングによって、この層間絶縁膜５にソース／ドレイン拡散層１７、３７の上方を露出させるコンタクトホールを形成する。そして、このコンタクトホール内にタングステン（Ｗ）等からなるプラグ電極１９、３９をＣＶＤで形成する。これらのプラグ電極１９、３９のうち、メモリ領域のソース／ドレイン拡散層１７上に形成されたプラグ電極１９が、メモリセルのビット線として機能する。その後、このビット線として機能するプラグ電極部１９上にキャパシタを形成して、図１に示したようなメモリ装置１００を完成させる。
【００４１】
このように、本発明に係るメモリ装置１００によれば、モニタ領域のゲート酸化膜３３に所定のダメージが与えられ、その電荷捕獲能が高められているので、メモリ領域に形成された（スイッチング用の）ｎＭＯＳトランジスタ１０の累積動作時間に対する閾値電圧の変化よりも、モニタ領域に形成された（寿命予測用の）ｎＭＯＳトランジスタ３０の累積動作時間に対する閾値電圧の変化の方を大きくすることができる。
【００４２】
従って、スイッチング用のｎＭＯＳトランジスタ１０と、寿命予測用のｎＭＯＳトランジスタ３０のそれぞれのチャネルに常に同じ大きさのドレイン電流を同じタイミングで流すと、寿命予測用のｎＭＯＳトランジスタ３０をスイッチング用のｎＭＯＳトランジスタ１０よりも早く劣化させることができる。これにより、寿命予測用のｎＭＯＳトランジスタ３０が正しく動作するかどうかをモニタすることで、スイッチング用のｎＭＯＳトランジスタ１０の寿命を予測することができる。
【００４３】
従来方式と比べて、回路構造の複雑なカウンター回路を構造の簡単なｎＭＯＳトランジスタ３０に置き換えることができ、チップ面積を縮小することができる。また、ロット間やウエーハ間でのプロセスのばらつきを、スイッチング用のｎＭＯＳトランジスタ１０と、寿命予測用のｎＭＯＳトランジスタ３０は共有するので、このｎＭＯＳトランジスタ１０の寿命予測にロット間やウエーハ間でのプロセスのばらつきを反映させることができる。
【００４４】
この実施形態では、モニタ領域が本発明の一方の領域に対応し、メモリ領域が本発明の他方の領域に対応し、シリコン基板１が本発明の半導体基板に対応している。また、ゲート酸化膜３３が本発明の一方の領域のゲート絶縁膜に対応し、ゲート酸化膜１３が本発明の他方の領域のゲート絶縁膜に対応している。さらに、ゲート電極３５が本発明の一方の領域のゲート絶縁膜上に設けられたゲート電極部に対応し、ゲート電極１５が本発明の他方の領域のゲート絶縁膜上に設けられたゲート電極部に対応している。また、レジストパターン６１が本発明の絶縁性のマスクパターンに対応しており、メモリ装置１００が本発明の半導体装置に対応している。
【００４５】
なお、この実施形態では、スイッチング用のＭＯＳトランジスタ１０と、寿命予測用のＭＯＳトランジスタ３０が共に、ｎＭＯＳである場合について説明した。しかしながら、これらのＭＯＳトランジスタはｎＭＯＳに限られることはなく、ｐＭＯＳでも良い。
図６（Ｂ）はｐＭＯＳトランジスタの累積動作時間に対する閾値電圧の変化を示す図である。図６（Ｂ）の横軸はｐＭＯＳトランジスタのＯＮ（オン）時間の累積値（累積動作時間）Ｔである。また、縦軸は閾値電圧Ｖｔｈである。図６（Ｂ）中の実線はスイッチング用のｐＭＯＳトランジスタの閾値電圧Ｖｔｈ（ｍｅｍｏｒｙ）´であり、二点鎖線は寿命予測用のｐＭＯＳトランジスタの閾値電圧Ｖｔｈ（ｍｏｎｉｔｏｒ）´である。さらに、閾値電圧Ｖｔｈ（ｓ）´は、所定のゲート電圧に対して、ｐＭＯＳトランジスタが正しくＯＮ動作しなくなるときの閾値電圧である。
【００４６】
ここで、寿命予測用のｐＭＯＳトランジスタは、上述したｎＭＯＳトランジスタ３０と同様に、そのゲート酸化膜にダメージ処理が施されている。
図６（Ｂ）に示すように、寿命予測用のｐＭＯＳトランジスタの閾値電圧Ｖｔｈ（ｍｏｎｉｔｏｒ）´は、スイッチング用のｐＭＯＳトランジスタの閾値電圧Ｖｔｈ（ｍｅｍｏｒｙ）´よりも累積動作時間Ｔに対して傾き大きく下降し、累積動作時間ＴがＴ１´に到達したときに、その閾値電圧Ｖｔｈ（ｍｏｎｉｔｏｒ）´がＶｔｈ（ｓ）´となる。これに対して、ｎＭＯＳトランジスタの閾値電圧Ｖｔｈ（ｍｅｍｏｒｙ）´は累積動作時間Ｔに対して緩やかに下降し、累積動作時間ＴがＴ２´に達したときに、その閾値電圧Ｖｔｈ（ｍｅｍｏｒｙ）がＶｔｈ（ｓ）´となる。
【００４７】
従って、寿命予測用のＭＯＳトランジスタと、スイッチング用のＭＯＳトランジスタがｐＭＯＳの場合も、上述したｎＭＯＳの場合と同様に、寿命予測用のＭＯＳトランジスタをＴ２´−Ｔ１´だけ早く劣化させることができる。そして、寿命予測用のｐＭＯＳトランジスタが正しく動作しなくなったら、スイッチング用のｐＭＯＳトランジスタは近々に故障する可能性が高いと、ユーザは予測することができる。
【００４８】
また、この実施形態では、モニタ領域のゲート酸化膜３３に所定のダメージを与える方法の一例として、メモリ領域のシリコン基板１上をレジストパターンで覆った状態で、このシリコン基板１にゲート電極３５と同じ導電型の不純物を低エネルギーでイオン注入する場合について説明した。しかしながら、このゲート酸化膜３３にダメージを与える方法は、イオン注入に限られることはない。
【００４９】
例えば、図４（Ｂ）において、レジストパターン６１をマスクにして、シリコン基板１にＲＦ放電処理を施しても良い。これにより、レジストパターン６１下から露出したゲート電極３５を介して、ゲート酸化膜３３に一定以上のＥＯＸをかけることができ、一定以上のＪＯＸを流すことができる。そして、このゲート酸化膜３３に多くのダングリングボンド等の欠陥を生じさせることができる。
【００５０】
このＲＦ放電処理の工程は、ゲート酸化膜３３の形成後でゲート電極３５の形成前に行っても良いが、やはり、図４（Ｂ）に示したゲート電極３５の形成後に行うことが好ましい。これは、ゲート電極３５を介してゲート酸化膜３３にＲＦ放電処理を施すことで、このゲート電極３５下のゲート酸化膜３３にＥＯＸを略均一にかけることができ、このゲート酸化膜にＪＯＸを略均一に流すことができるからである。
【００５１】
なお、上記のレジストパターン６１をマスクにしたイオン注入や、ＲＦ放電処理を行う際に、ゲート酸化膜３３にかかるＥＯＸと、ゲート酸化膜３３中に流れるＪＯＸとがそれぞれ一定の値以上となるように、かつ、シリコン基板１上でこれらの値のばらつきが最小となるように、ゲート電極３５のパターン配列を工夫することが好ましい。
【００５２】
この実施形態では、本発明の半導体装置の一例としてメモリ装置の場合について説明したが、これに限られることはなく、本発明は例えばドライバーＩＣ等にも適用することができる。
【図面の簡単な説明】
【図１】メモリ装置１００の構成例を示す断面図。
【図２】ｎＭＯＳトランジスタ１０、３０の構成例を示す拡大断面図。
【図３】メモリ装置１００の製造方法（その１）を示す工程図。
【図４】メモリ装置１００の製造方法（その２）を示す工程図。
【図５】メモリ装置１００の製造方法（その３）を示す工程図。
【図６】ＭＯＳトランジスタの累積動作時間に対する閾値電圧の変化を示す図。
【符号の説明】
１  シリコン基板、３  素子分離層、５  層間絶縁膜、１０  ｎＭＯＳトランジスタ、１１、３１  ウェル拡散層、１３、３３  ゲート酸化膜、１５、３５  ゲート電極、１７、３７  ソース／ドレイン拡散層、１９、３９  プラグ電極２０  キャパシタ、６１  レジストパターン、１００  メモリ装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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