(57)【要約】  イメージセンサ及びその製造方法が開示される。イメージセンサは、支持基板と、前記支持基板の下に配置される配線層と、前記配線層の下に配置されるエピ層と、前記エピ層に形成されるフォトダイオードと、を含み、前記エピ層のオフ角は[００１]結晶方位に対して０.３°〜１.５°である。【選択図】図１
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【特許請求の範囲】
【請求項１】
支持基板と、
前記支持基板の下に配置される配線層と、
前記配線層の下に配置されるエピ層と、
前記エピ層に形成されるフォトダイオードと、
を含み、
前記エピ層のオフ角は、[００１]結晶方位(crystal orientation)に対して０.３°〜１.５°である、イメージセンサ。
【請求項２】
前記エピ層は、[００１]結晶方位に対して０.３°〜０.７°の範囲のオフ角を有する、請求項１に記載のイメージセンサ。
【請求項３】
前記エピ層に形成され、前記フォトダイオードと連結されるトランスファトランジスタをさらに含む、請求項１に記載のイメージセンサ。
【請求項４】
前記エピ層の下に配置されるカラーフィルタをさらに含む、請求項１に記載のイメージセンサ。
【請求項５】
前記カラーフィルタの下に配置されるマイクロレンズをさらに含む、請求項４に記載のイメージセンサ。
【請求項６】
前記エピ層の抵抗は、１Ω・ｃｍ〜１０Ω・ｃｍの範囲の値を有する、請求項１に記載のイメージセンサ。
【請求項７】
オフ角が[００１]結晶方位に対して０.３°〜１.５°であるシリコンウェーハを提供するステップと、
前記シリコンウェーハ上にエピ層を形成するステップと、
前記エピ層にフォトダイオードを形成するステップと、
前記エピ層上に配線層を形成するステップと、
前記配線層上に支持基板を形成するステップと、
前記シリコンウェーハを除去するステップと、を含むイメージセンサの製造方法。
【請求項８】
前記シリコンウェーハを除去した後、前記エピ層の下にカラーフィルタを形成するステップをさらに含む、請求項７に記載のイメージセンサの製造方法。
【請求項９】
前記カラーフィルタの下にマイクロレンズを形成するステップをさらに含む、請求項８に記載のイメージセンサの製造方法。
【請求項１０】
前記シリコンウェーハは、[００１]結晶方位に対して０.３°〜０.７°の範囲のオフ角を有する、請求項７に記載のイメージセンサの製造方法。
【請求項１１】
前記シリコンウェーハの抵抗は、０.００５Ω・ｃｍ〜０.０２Ω・ｃｍの範囲の値を有する、請求項７に記載のイメージセンサの製造方法。
【請求項１２】
前記エピ層の抵抗は、１Ω・ｃｍ〜１０Ω・ｃｍの範囲の値を有する、請求項７に記載のイメージセンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサ及びその製造方法に関するものである。
【背景技術】
【０００２】
最近、次世代イメージセンサとしてCMOSイメージセンサが注目されている。CMOSイメージセンサは、制御回路及び信号処理回路などを周辺回路として使用するCMOS技術を利用して、単位画素の個数に該当するMOSトランジスタを半導体基板上に形成することにより、MOSトランジスタによって各単位画素の出力を順次検出するスイッチング方式を採用した素子である。即ち、CMOSイメージセンサは、単位画素内にフォトダイオードとMOSトランジスタを形成することにより、スイッチング方式で各単位画素の電気的信号を順次検出して映像を具現する。
【０００３】
CMOSイメージセンサは、CMOSの製造技術を利用するので、低消費電力、少ないフォト工程による単純な製造工程などの長所がある。また、CMOSイメージセンサは、制御回路、信号処理回路、アナログ/デジタル変換回路などをイメージセンサチップに集積させることができるので、製品の小型化が容易であるという長所がある。従って、CMOSイメージセンサは現在、デジタルスチルカメラ(digital still camera)、デジタルビデオカメラなどの多様な応用部分に広く利用されている。
【０００４】
一般的に、低画素及び半導体デザインルール(Design rule)が微細ではない場合は、FSI(Front side Illumination)構造のイメージセンサを用いる。しかし、半導体デザインルールが微細化され、CMOSイメージセンサが高画素化されることにつれて、フォトダイオード(Photo diode)に入射される光量及び伝達経路の確保が難しくなる。そこで、カラーフィルタ及びレンズをウェーハの裏面に形成するBSI(Back side Illumination)構造のCMOSイメージセンサが開発された。
【０００５】
このように製作されたBSI CMOSイメージセンサは、FSI CMOSイメージセンサの欠点を克服して、センサの感度が高く高画質の具現に有利であり、基板サイズも小さいという長所がある。ただし、BSI CMOSは、ウェーハの裏面を加工して光を入れる方法を用いるので、半導体高低上の製作が難しく、歩留まりが低いという問題点がある。
【０００６】
また、フォトダイオードが形成される領域及びその表面におけるシリコン単結晶領域に不純物があってはならない。これに用いられるCMOSイメージセンサの基板に、ポリッシュトウェーハ(Polished wafer)よりもエピタキシャルウェーハ(Epitaxy wafer)が一般的に用いられることになる。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、不良が少なく、向上された性能を有するイメージセンサ及びその製造方法を提供しようとする。
【課題を解決するための手段】
【０００８】
本発明に係るイメージセンサは、支持基板と、前記支持基板の下に配置される配線層と、前記配線層の下に配置されるエピ層と、前記エピ層に形成されるフォトダイオードと、を含み、前記エピ層のオフ角は、[００１]結晶方位に対して０.３°〜１.５°である。
【０００９】
本発明に係るイメージセンサの製造方法は、オフ角が[００１]結晶方位に対して０.３°〜１.５°であるシリコンウェーハを提供するステップと、前記シリコンウェーハ上にエピ層を形成するステップと、前記エピ層にフォトダイオードを形成するステップと、前記エピ層上に配線層を形成するステップと、前記配線層上に支持基板を形成するステップと、前記シリコンウェーハを除去するステップと、を含む。
【発明の効果】
【００１０】
本発明に係るイメージセンサは、オフ角が[００１]結晶方位に対して０.３°〜１.５°であるエピ層を含む。上記範囲のオフ角を有するエピ層は、エピ層の欠陥を大幅に減少させることができる。
【００１１】
これによって、本発明に係るイメージセンサは、欠陥を減少させることができ、向上されたセンシング効率を有することができる。
【図面の簡単な説明】
【００１２】
【図１】シリコンウェーハを形成するためのインゴットを成長させる過程を示す図である。
【図２】シリコンウェーハ上にエピ層を形成する過程を示す図である。
【図３】実施形態に係るイメージセンサを製造する過程を示す図である。
【図４】実施形態に係るイメージセンサを製造する過程を示す図である。
【図５】実施形態に係るイメージセンサを製造する過程を示す図である。
【図６】実施形態に係るイメージセンサを製造する過程を示す図である。
【図７】実施形態に係るイメージセンサを製造する過程を示す図である。
【図８】実施形態に係るイメージセンサを製造する過程を示す図である。
【図９】エピ層のオフ角に応じた欠陥の数を示す図である。
【図１０】シリコンウェーハのオフ角に応じたイメージセンサの不良率を示す図である。
【発明を実施するための形態】
【００１３】
実施の形態の説明において、各基板、パターン、領域または層などが、各基板、パターン、領域または層などの「上」または「下」に形成されると記載される場合、「上」と「下」は「直接」または「他の構成要素を介して」形成されることも含む。また、各構成要素の上または下の基準は、図面を基準として説明する。また、図面での各構成要素の大きさは、説明の便宜を図り誇張されることがあり、実際に適用されるサイズを意味するものではない。
【００１４】
図１は、シリコンウェーハを形成するためのインゴットを成長させる過程を示す図である。
【００１５】
まず、図１に示すようにシリコンインゴットが成長させられる。前記シリコンインゴットは、[００１]結晶方位に成長することができる。即ち、前記シリコンインゴットが延長される方向は、前記シリコンインゴットの[００１]結晶方位である。
【００１６】
以後、前記シリコンインゴットは、ワイヤーソーによる切断工程などのスライシング工程により、多数のウェーハにスライスされる。このとき、それぞれのウェーハのオフ角(θ)が決定されることになる。
【００１７】
即ち、前記シリコンインゴットは、前記[１００]平面に対して傾斜方向にスライスされ、前記シリコンインゴットは、[１００]平面に対して所定のオフ角(θ)だけ傾斜する方向にスライスされる。
【００１８】
このとき、前記シリコンインゴットは、約０.３°〜約１.５°のオフ角(θ)を有するようにスライスされることで、複数のウェーハ２００が形成されることになる。
【００１９】
詳しくは、前記シリコンインゴットは、より狭いオフ角である約０.３°〜０.７°のオフ角(θ)で傾斜するようにスライスすることが好ましい。
【００２０】
即ち、前記オフ角(θ)は、前記シリコンインゴットの[００１]結晶方位とスライスされる面に対して垂直な方向との間の角度であり、前記[００１]結晶方位は[１００]面に直交する方向である。即ち、前記オフ角(θ)は、前記スライスされる面に直交する方向と前記[００１]結晶方位との間の角度である。
【００２１】
以後、前記のシリコンウェーハ２００は、研磨工程などにより、後工程に適合するように研磨される。このように、前記シリコンウェーハ２００は、約０.３°〜約１.５°のオフ角(θ)を有することが好ましく、約０.３°〜０.７°のオフ角(θ)を有することがより好ましい。
【００２２】
前記シリコンウェーハ２００のオフ角(θ)は、前記シリコンウェーハ２００の上面と前記シリコンウェーハ２００の[１００]平面との間の角度である。即ち、前記のシリコンウェーハ２００のオフ角(θ)は、前記シリコンウェーハ２００の上面に対して垂直な直線と前記シリコンウェーハ２００の[００１]結晶方位との間の角度である。即ち、前記のシリコンウェーハ２００のオフ角(θ)は、[００１]結晶方位に対して、x軸及びy軸に関係なく、傾斜する角度を意味することができる。
【００２３】
また、前記シリコンウェーハ２００は、ｐ型シリコンウェーハからなることができ、実施形態の変形に応じて、前記シリコンウェーハ２００は、ｎ型シリコンウェーハからなることができる。
【００２４】
前記シリコンウェーハ２００の抵抗は、約０.００５Ω・ｃｍ〜約０.０２Ω・ｃｍである。
【００２５】
図２は、シリコンウェーハ上にエピ層を形成する過程を示す図である。
【００２６】
図２を参照してウェーハ上にエピ層を形成する方法を説明すると、前記エピ層２１０を形成するために、前記シリコンウェーハ２００がエピ層２１０成長装置内に配置される。前記エピ層２１０成長装置はヒータ１１とサセプタ１２を含む。前記ヒータ１１は前記シリコンウェーハ２００に熱を加え、このとき、前記サセプタ１２は前記シリコンウェーハ２００を支持する。
【００２７】
このように、前記シリコンウェーハ２００に熱が加えられた状態で、前記シリコンウェーハ２００にソースガスが供給される。前記エピ層２１０を成長させるためのソースガスとしては、四塩化ケイ素を用いることができ、前記エピ層２１０にドーパントを注入するためのガスとしては、B２H６を用いることができる。また、水素ガスをキャリアガスとして用いることができる。
【００２８】
これによって、前記エピ層２１０にはｐ型不純物がドーピングされ、このとき、前記シリコンウェーハ２００もｐ型シリコンウェーハからなることができる。
【００２９】
これとは違って、前記エピ層２１０にはｎ型不純物がドーピングされ、このとき、前記シリコンウェーハ２００は、ｎ型シリコンウェーハからなることができる。
【００３０】
前記エピ層２１０を成長させるための工程では、約１１００℃〜約１２００℃の範囲の温度、大気圧下で、シリコンエピタキシャル工程が実行される。
【００３１】
前記エピ層２１０は、エピタキシャル工程によって形成されるので、前記シリコンウェーハ２００と同じ結晶構造を有することになる。これによって、前記エピ層２１０のオフ角(θ)は、約０.３°〜約１.５°、または約０.３°〜０.７°の範囲のオフ角を有することができる。
【００３２】
また、前記エピ層２１０の厚さは約１μｍ〜約２０μｍであり、前記エピ層の抵抗は約１Ω・ｃｍ〜約１０Ω・ｃｍである。
【００３３】
以下、本実施形態に係るイメージセンサの製造方法を添付された図面を参照して説明する。
【００３４】
図３〜図８は、実施形態に係るイメージセンサを製造する過程を示す図である。
【００３５】
まず、図３に示すように、前記エピ層２１０にフォトダイオードPDが形成される。前記エピ層２１０に選択的に低濃度の不純物が注入されて、前記フォトダイオードPDが形成される。例えば、低濃度のｎ型不純物とｐ型不純物が異なる深さで注入されて、前記フォトダイオードPDが形成される。前記フォトダイオードPDは、低濃度のｎ型不純物がドーピングされた領域２１１と低濃度のｐ型不純物がドーピングされた領域２１２を含む。
【００３６】
図４に示すように、前記エピ層２１０に多数のトランジスタが形成される。また、前記エピ層２１０に高濃度の導電型不純物が注入されて、浮遊拡散層FD(floating diffusion)が形成される。図４は、前記フォトダイオードPDと連結されるトランスファトランジスタTxが示されているが、これに限定されるものではなく、さらに多数のトランジスタが前記エピ層２１０に形成される。例えば、前記エピ層２１０にリセットトランジスタ、セレクトトランジスタとアクセストランジスタなどがさらに形成される。
【００３７】
前記フォトダイオードPDには、前記トランスファトランジスタTx及び前記リセットトランジスタが直列に接続される。前記トランスファトランジスタTxのソースは、前記フォトダイオードPDと接続し、前記トランスファトランジスタTxのドレインは、前記リセットトランジスタのソースと接続する。前記リセットトランジスタのドレインには、電源電圧Vddが印加される。
【００３８】
前記トランスファトランジスタTxのドレインは、浮遊拡散層FDの役割をする。前記浮遊拡散層FDは、前記セレクトトランジスタのゲートに接続される。前記セレクトトランジスタと前記アクセストランジスタは、直列に接続されている。即ち、前記セレクトトランジスタのソースと、前記アクセストランジスタのドレインは、相互接続する。前記アクセストランジスタのドレインと前記リセットトランジスタのソースには、前記電源電圧Vddが印加される。前記セレクトトランジスタのドレインは出力端Outに該当し、前記セレクトトランジスタのゲートには選択信号Rowが印加される。
【００３９】
上述した構造のイメージセンサの動作を簡略に説明する。まず、前記リセットトランジスタをターンオン(turn on)させて、前記浮遊拡散層FDの電位を前記電源電圧Vddと同様にした後、前記リセットトランジスタをターンオフ(turn off)させる。このような動作をリセット動作と定義する。
【００４０】
外部の光が前記フォトダイオードPDに入射されると、前記フォトダイオードPD内に電子正孔対(EHP：electron-hole pair)が生成され、信号電荷が前記フォトダイオードPD内に蓄積される。続いて、前記トランスファトランジスタTxがターンオンされることによって、前記フォトダイオードPD内に蓄積された信号電荷は、前記浮遊拡散層FDに出力されて前記浮遊拡散層FDに貯蔵される。これにより、前記浮遊拡散層FDの電位は、前記フォトダイオードPDから出力された電荷の電荷量に比例して変化し、これにより、前記アクセストランジスタのゲートの電位が変化する。このとき、選択信号Rowにより前記セレクトトランジスタがターンオンされると、データが出力端Outに出力される。データが出力された後、画素Ｐはリセット動作を再実行する。実施形態に係るイメージセンサは、このような過程を繰り返して、光を電気信号に変換させて出力する。
【００４１】
次に、図５に示すように、前記エピ層２１０上に複数の配線層３１０、３２０、３３０、３４０が形成される。前記配線層３１０、３２０、３３０、３４０は、例えば、第１配線層３１０、第２配線層３２０、第３配線層３３０及び第４配線層３４０となることができる。
【００４２】
前記配線層３１０、３２０、３３０、３４０は、配線及びビアをさらに含むことができ、前記配線は、それぞれの配線層３１０、３２０、３３０、３４０に含まれる層間絶縁膜内にそれぞれ配置される。前記第１配線層３１０は、第１配線３１１と第１ビア３１２を含む。前記第２配線層３２０は、第２配線３２１と第２ビアを含む。前記第３配線層３３０は、第３配線３３１と第３ビアを含む。前記第４配線層３４０は、第４配線３４１と第４ビアを含む。
【００４３】
前記配線層３１０、３２０、３３０、３４０は、デュアルダマシン工程(dual damascene process)によって形成することができる。即ち、前記配線層３１０、３２０、３３０、３４０は、層間絶縁膜に溝を形成し、溝に銅などの導電物質を充填した後、化学機械研磨工程を行うことで形成することができる。
【００４４】
次に、図６に示すように、前記配線層３１０、３２０、３３０、３４０上に支持基板４００が形成される。前記支持基板４００は、前記エピ層２１０と前記配線層３１０、３２０、３３０、３４０を支持する。即ち、前記支持基板４００は、前記エピ層２１０と前記配線層３１０、３２０、３３０、３４０を支持できる程の十分な強度を持って形成される。前記支持基板４００は、シリコン基板、金属基板、プラスチック基板またはガラス基板からなることができる。
【００４５】
次に、図７に示すように、前記シリコンウェーハ２００が除去される。前記シリコンウェーハ２００は、機械的工程及び化学的工程によって除去することができる。例えば、前記のシリコンウェーハ２００は、機械的切断工程の後、エッチング液によるエッチング工程によって除去することができる。また、前記シリコンウェーハ２００を除去するために、化学機械研磨工程をさらに行うことができる。
【００４６】
次に、図８に示すように、前記エピ層２１０の下にカラーフィルタ５００が形成される。前記カラーフィルタ５００と前記エピ層２１０との間にオーバーコート層をさらに介在させることができる。前記カラーフィルタ５００は、有色顔料または染料を含むことができる。前記カラーフィルタ５００は、特定色の光をフィルタリングすることができる。
【００４７】
前記カラーフィルタ５００の下にはマイクロレンズ６００が形成され、前記マイクロレンズ６００は、リフロー工程によって形成され、凸状を有する。
【００４８】
前述したように、実施形態に係るイメージセンサは、前記支持基板４００、前記支持基板４００の下に前記配線層３１０、３２０、３３０、３４０、前記配線層３１０、３２０、３３０、３４０の下に前記エピ層２１０、及び前記エピ層２１０内に前記フォトダイオードPDを含む。
【００４９】
このとき、前記エピ層２１０のオフ角(θ)は０.３°〜１.５°である。前記エピ層２１０のオフ角(θ)が上記範囲を有するとき、前記エピ層２１０は欠陥を大幅に減少させることができる。これによって、実施形態に係るイメージセンサは、欠陥を減少させることができ、向上されたセンシング効率を有することができる。
【００５０】
特に、実施形態に係るイメージセンサを形成するために、前記エピ層２１０に多様なイオンが注入される。例えば、前記エピ層２１０に、前記フォトダイオードPDを形成するために、ｎ型不純物及び/又はｐ型不純物が注入される。
【００５１】
このように注入されたイオンの濃度と深さに応じて、前記フォトダイオードPDの性能及び特性が決定される。このとき、前記エピ層２１０のオフ角(θ)を微調整することで、イオン注入工程時に発生する欠陥と特性変化を制御することができる。即ち、本実施形態に係るイメージセンサの製造方法は、前記オフ角(θ)を調節して、イオン注入工程で発生する不良または特性変化を抑制することができる。
【００５２】
また、実施形態に係るイメージセンサは、前記シリコンウェーハ２００を除去し、背面から光が入射される。これによって、実施形態に係るイメージセンサは、短い経路により前記フォトダイオードPDに光を入射させることができ、向上されたセンシング効率を有することができる。
【００５３】
以上で実施形態を中心に説明したが、これは単に例示であり、本発明を限定するものではなく、本発明が属する分野の通常の知識を有する者であれば、本実施形態の本質的な特性を逸脱しない範囲で、以上に例示されていない多様な変形と応用が可能であることは自明である。例えば、実施形態に具体的に示された各構成要素は変形して実施することができるものである。そして、そのような変形や応用による差異点も、添付された請求の範囲で規定する本発明の範囲に含まれるものと解釈されるべきである。
【００５４】
(実験例)
多様なオフ角を有する約３００ｍｍの直径を有するシリコンインゴットを成長させた後、これを切断及び研磨工程によりシリコンウェーハとした。以後、四塩化ケイ素をソースガスとし、B２H６をドーパントガスとして、前記シリコンウェーハ上に約１μｍ〜約２０μｍの厚さを有するエピ層を形成した。以後、前記エピ層にｎ型不純物を注入してフォトダイオードを形成した。以後、前記エピ層上にデュアルダマシン工程によって、４つの配線層を形成した。以後、最上の配線層に支持基板であるウェーハが接合され、前記シリコンウェーハが除去された後、前記エピ層の下にカラーフィルタ及びマイクロレンズを形成した。
【００５５】
(結果)
このように、オフ角に応じて形成されたエピ層及びイメージセンサの欠陥(defect)及び不良率を図９及び図１０に示す。図９はエピ層のオフ角に応じた欠陥の数を示す図であり、図１０はシリコンウェーハのオフ角に応じたイメージセンサの不良率を示す図である。
【００５６】
図９及び図１０に示すように、オフ角が約０.３°〜約０.７°であるとき、イメージセンサの不良率が減少することが分かる。
【産業上の利用可能性】
【００５７】
本発明は、イメージセンサ及びその製造方法に適用可能であるので、産業上の利用可能性がある。
【図１】
2015510275.tif 000003
【図２】
2015510275.tif 000004
【図３】
2015510275.tif 000005
【図４】
2015510275.tif 000006
【図５】
2015510275.tif 000007
【図６】
2015510275.tif 000008
【図７】
2015510275.tif 000009
【図８】
2015510275.tif 000010
【図９】
2015510275.tif 000011
【図１０】
2015510275.tif 000012
【国際調査報告】
2015510275.tif 000013
2015510275.tif 000014
2015510275.tif 000015
2015510275.tif 000016