【手続補正書】
【提出日】平成21年12月8日(2009.12.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板の表面に、
複数の回路と、
前記複数の回路を取り囲む環状のシールリングと、
前記シールリングと外部の低インピーダンスノードとを接続する配線と
を備えることを特徴とする半導体素子。
【請求項２】
半導体基板の表面に、
複数の回路と、
前記複数の回路を取り囲む環状のシールリングと、
一端が外部の低インピーダンスノードと接続される容量素子と、
前記シールリングと前記容量素子の他端とが接続された配線と
を備えることを特徴とする半導体素子。
【請求項３】
前記シールリングはビアおよび配線層を交互に積層した積層構造を有する
ことを特徴とする請求項１または請求項２に記載の半導体素子。
【請求項４】
前記シールリングは前記半導体基板の周縁部に形成されている
ことを特徴とする請求項１または請求項２に記載の半導体素子。
【請求項５】
前記配線はビアおよび配線層を交互に積層した積層構造を有する
ことを特徴とする請求項１または請求項２に記載の半導体素子。
【請求項６】
前記各回路の少なくとも１つはアナログ回路であり、
前記各回路の少なくとも１つはデジタル回路である
ことを特徴とする請求項１または請求項２に記載の半導体素子。
【請求項７】
前記配線は前記シールリングのうち前記デジタル回路の近傍に設けられている
ことを特徴とする請求項６に記載の半導体素子。
【請求項８】
前記配線は、当該配線のインピーダンスが、前記シールリングを介して前記デジタル回路から前記アナログ回路へ伝播するノイズの経路のうち当該配線と前記シールリングとの接続点から前記アナログ回路側の経路のインピーダンスよりも小さくなるように、前記シールリングと電気的に接続されている
ことを特徴とする請求項６に記載の半導体素子。
【請求項９】
前記半導体基板は、第１導電型の半導体により構成され、
前記配線は、前記半導体基板を介して前記シールリングと電気的に接続されている
ことを特徴とする請求項１または請求項２に記載の半導体素子。
【請求項１０】
前記半導体基板は、少なくとも当該半導体基板の表面のうち前記シールリングと対向する部位に高濃度の第１導電型不純物を含む第１導電型半導体領域を有し、
前記配線は、前記第１導電型半導体領域を介して前記シールリングと電気的に接続されている
ことを特徴とする請求項１または請求項２に記載の半導体素子。
【請求項１１】
前記配線は、前記配線層を介して前記シールリングと電気的に接続されている
ことを特徴とする請求項３に記載の半導体素子。
【請求項１２】
前記半導体基板は第１導電型の半導体により構成され、
前記半導体基板の表面のうち前記シールリングと対向する部位を前記半導体基板の他の部位と分離する第２導電型のウェル層を備える
ことを特徴とする請求項１または請求項２に記載の半導体素子。
【請求項１３】
前記シールリングは延在方向と直交する方向に蛇行した形状を有する
ことを特徴とする請求項１または請求項２に記載の半導体素子。
【請求項１４】
前記半導体基板は第１導電型の半導体により構成され、
前記半導体基板の表面のうち前記シールリングと対向する部位を前記半導体基板の他の部位と分離する第２導電型のウェル層を備え、
前記シールリングは延在方向と直交する方向に蛇行した形状を有する
ことを特徴とする請求項１または請求項２に記載の半導体素子。
【請求項１５】
前記容量素子は、デカップリングコンデンサ、ＭＩＭ（Metal-Insulator-Metal：金属
−絶縁体−金属）コンデンサ、櫛型コンデンサ、またはＩＰＤ（Integrated Passive Device）に設けられたコンデンサである
ことを特徴とする請求項２に記載の半導体素子。
【請求項１６】
第１導電型の半導体基板の表面に、
複数の回路と、
前記複数の回路を取り囲む環状のシールリングと、
前記半導体基板の前記シールリングと対向する部位を前記半導体基板の他の部位と分離する第２導電型のウェル層と
を備えることを特徴とする半導体素子。
【請求項１７】
前記シールリングは延在方向と直交する方向に蛇行した形状を有する
ことを特徴とする請求項１６に記載の半導体素子。
【請求項１８】
半導体基板の表面に、
複数の回路と、
前記複数の回路を取り囲む環状のシールリングと
を備え、
前記シールリングは延在方向と直交する方向に蛇行した形状を有する
ことを特徴とする半導体素子。
【請求項１９】
第１導電型の半導体基板の表面に、
複数の回路と、
前記複数の回路を取り囲む環状のシールリングと、
前記半導体基板と前記シールリングとの間に形成された絶縁層と
を備える
ことを特徴とする半導体素子。
【請求項２０】
前記半導体基板は、少なくとも当該半導体基板の表面のうち前記シールリングと対向する部位に第２導電型半導体領域を有する
ことを特徴とする請求項１９に記載の半導体素子。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体素子
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
本発明は、半導体基板に例えばアナログ回路およびデジタル回路などの複数の回路が混載された半導体素子に係り、特に、デジタル回路において大振幅の信号を扱う一方で、アナログ回路で数μＶないし数ｍＶの微小信号を扱う場合に好適に適用可能な半導体素子に関する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
本発明はかかる問題点に鑑みてなされたものであり、その目的は、シールリングを介して一の回路に伝播する他の回路のノイズを低減することの可能な半導体素子を提供することにある。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】削除
【補正の内容】
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】削除
【補正の内容】
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
本発明の第１の半導体素子によれば、シールリングと外部の低インピーダンスノードとを電気的に接続する配線を形成するようにしたので、一の回路（例えばデジタル回路）で発生したノイズを、配線を介して外部の低インピーダンスノードに排出することができる。これにより、シールリングを介して他の回路（例えばアナログ回路）に伝播する一の回路のノイズを低減することができる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
本発明の第２の半導体素子によれば、シールリングおよび容量素子を互いに電気的に接続する配線を形成すると共に、容量素子を外部の低インピーダンスノードと接続するようにしたので、一の回路で発生したノイズを、配線および容量素子を介して外部の低インピーダンスノードに排出することができる。これにより、シールリングを介して他の回路に伝播する一の回路のノイズを低減することができる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
本発明の第３の半導体素子によれば、第１導電型の半導体基板のシールリングと対向する部位を半導体基板の他の部位と分離する第２導電型のウェル層を形成するようにしたので、このようなウェル層を設けていない場合と比べて一の回路と半導体基板との間の高周波領域におけるインピーダンスを高くすることができる。これにより、シールリングを介して他の回路に伝播する一の回路のノイズを低減することができる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
本発明の第４の半導体素子によれば、シールリングに、延在方向と直交する方向に蛇行した形状を形成するようにしたので、蛇行した形状を設けていない場合と比べて一の回路と半導体基板との間の高周波領域におけるインピーダンスを高くすることができる。これにより、シールリングを介して他の回路に伝播する一の回路のノイズを低減することができる。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
本発明の第５の半導体素子によれば、半導体基板とシールリングとの間に絶縁層を形成するようにしたので、このような絶縁層を設けていない場合と比べて一の回路と半導体基板との間のインピーダンスを高くすることができる。これにより、シールリングを介して他の回路に伝播する一の回路のノイズを低減することができる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
そこで、例えば、図３４（Ａ）に示したように、アナログ回路１１０をｐ型半導体基板１４０のその他の部分と分離するディープｎ型ウェル層１４３およびｎ型ウェル層１４４を設けることが考えられる（特許文献１）。これにより、図３４（Ｂ）に示したように、ディープｎ型ウェル層１４３およびｎ型ウェル層１４４のアナログ回路１１０側の界面に寄生容量Ｃ102が発生すると共にディープｎ型ウェル層１４３およびｎ型ウェル層１４４のアナログ回路１１０とは反対側の界面に寄生容量Ｃ103が発生し、アナログ回路１１０は直列に接続された寄生容量Ｃ101、Ｃ102およびＣ103を介してｐ型半導体基板１４０と電気的に接続されるので、ディープｎ型ウェル層１４３およびｎ型ウェル層１４４を設けていない場合と比べてアナログ回路１１０とｐ型半導体基板１４０との間の高周波領域におけるインピーダンスを高くすることができる。その結果、アナログ回路１１０がｐ型半導体基板１４０の電位の影響を受けにくくすることができる。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
［第２の実施の形態］
図４は本発明の第２の実施の形態に係る半導体素子２の平面構成を表すものである。なお、図４では半導体素子２の層間絶縁膜４３およびパッシベーション層４４が省略されている。図５（Ａ）は図４のＢ−Ｂ矢視方向の断面構成を表すものであり、図５（Ｂ）は図５（Ａ）の断面部分におけるビア３１とｐ型半導体領域３３との間に生じる抵抗Ｒ1を表すものである。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
［第３の実施の形態］
図７は本発明の第３の実施の形態に係る半導体素子４の平面構成を表すものである。なお、図７では半導体素子４の層間絶縁膜４３およびパッシベーション層４４が省略されている。図８（Ａ）は図７のＣ−Ｃ矢視方向の断面構成を表すものであり、図８（Ｂ）は図８（Ａ）の断面部分におけるビア３１またはビア７１とｐ型半導体領域３５との間に生じる抵抗Ｒ2を表すものである。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
［第３の実施の形態の変形例］
上記実施の形態では、経路ｐａｔｈ2，ｐａｔｈ3の中途に低インピーダンスのノイズアイソレータ７０を並列に設けていたが、図１１，図１２（図１１のＤ−Ｄ矢視方向の断面構成図）の半導体素子５に示したように、さらに、第２の実施の形態のミアンダ部３４を設けてシールリング８０を構成するようにしてもよい。なお、図１１ではノイズアイソレータ７０をミアンダ部３４よりもデジタル回路２０側に設けた場合が例示されているが、ノイズアイソレータ７０およびミアンダ部３４のどちらをデジタル回路２０側に設けても構わない。これにより、経路ｐａｔｈ2，ｐａｔｈ3の中途に高インピーダンスの箇所が１つ直列に挿入されると共に、低インピーダンスのノイズアイソレータ７０が並列に接続されるので、シールリング８０を介してアナログ回路１０に伝播するデジタル回路２０のノイズをさらに低減することができる。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正の内容】
【００５７】
また、図１３の半導体素子６に示したように、上記第３の実施の形態に、さらに、第１の実施の形態と同様にディープｎ型ウェル層４１およびｎ型ウェル層４２を設けてもよい。なお、この場合には、シールリング６０だけでなくノイズアイソレータ７０もディープｎ型ウェル層４１およびｎ型ウェル層４２によってｐ型半導体基板４０のその他の部分と分離されている。これにより、経路ｐａｔｈ2，ｐａｔｈ3の中途に高インピーダンスの箇所が１つ直列に挿入されると共に、低インピーダンスのノイズアイソレータ７０が並列に接続されるので、シールリング６０を介してアナログ回路１０に伝播するデジタル回路２０のノイズをさらに低減することができる。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正の内容】
【００５８】
また、図１４の半導体素子７に示したように、上記図１３の半導体素子６の構成に、さらに、第２の実施の形態のミアンダ部３４を設けてシールリング８０を構成するようにしてもよい。これにより、経路ｐａｔｈ2，ｐａｔｈ3の中途に高インピーダンスの箇所が２つ直列に挿入されると共に、低インピーダンスのノイズアイソレータ７０が並列に接続されるので、シールリング８０を介してアナログ回路１０に伝播するデジタル回路２０のノイズをさらに低減することができる。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正の内容】
【００６１】
［第４の実施の形態］
図１６は本発明の第４の実施の形態に係る半導体素子９の平面構成を表すものである。なお、図１６では半導体素子９の層間絶縁膜４３およびパッシベーション層４４が省略されている。図１７（Ａ）は図１６のＡ−Ａ矢視方向の断面構成を表すものであり、図１７（Ｂ）は図１７（Ａ）の断面部分におけるビア３１とｐ型半導体領域３５との間に生じる寄生容量Ｃ6を表すものである。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００６４
【補正方法】変更
【補正の内容】
【００６４】
また、このシールリング２４０は、ポリシリコン膜３６および素子分離絶縁膜４９を介してｐ型半導体基板４０と接している。そのため、図１７（Ｂ）に示したように、ビア３１、ポリシリコン膜３６およびｐ型半導体基板４０からなるキャパシタによって、容量Ｃ3が発生する。ここで、ポリシリコン膜３６は、例えば、ＣＭＯＳのゲート電極を形成する際に一括して形成することが可能であり、ＬＯＣＯＳ（local oxidation of silicon）またはＳＴＩ（Shallow Trench Isolation）により形成されており、十分に厚い。そのため、容量Ｃ3の大きさは極めて小さく、高周波に対するインピーダンスが高いので、デジタル回路２０で発生したノイズが経路ｐａｔｈ2，ｐａｔｈ3を介して伝播してきたとしても、ｐ型半導体基板４０の電位へ与える影響を低減することができる。その結果、シールリング２４０を介してアナログ回路１０に伝播するデジタル回路２０のノイズを低減することができる。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００６５
【補正方法】変更
【補正の内容】
【００６５】
［第４の実施の形態の変形例］
上記実施の形態では、シールリング２４０の最下部にポリシリコン膜３６および素子分離絶縁膜４９を設け、シールリング２４０をｐ型半導体基板４０から分離していたが、図１８に示したように、ポリシリコン膜３６ならびにポリシリコン膜３６に隣接して形成されていた配線層３２およびビア３１の代わりに層間絶縁膜４３を配置することによっても、シールリング２４０をｐ型半導体基板４０から分離することが可能である。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００６７
【補正方法】変更
【補正の内容】
【００６７】
［上記各実施の形態およびその変形例に対する変形例］
上記各実施の形態およびその変形例では、経路ｐａｔｈ2，ｐａｔｈ3（図３、図４、図７、図１１および図１６参照）を伝播してくるノイズを低減するために経路ｐａｔｈ2，ｐａｔｈ3に対してだけ種々の対策を講じたが、これに加えて、経路ｐａｔｈ1，ｐａｔｈ2，ｐａｔｈ3を伝播してくるノイズをアナログ回路１０の直近で低減するために、例えば、図２０（Ａ）（半導体素子のアナログ回路１０部分の断面図）に示したように、アナログ回路１０をｐ型半導体基板４０のその他の部分と分離するディープｎ型ウェル層４５およびｎ型ウェル層４６を設けてもよい。これにより、例えば、図２０（Ｂ）に示したように、アナログ回路１０に含まれるトランジスタのｎ型ソース領域１１またはｎ型ドレイン領域１２とｐ型半導体基板４０との界面に寄生容量Ｃ6が発生し、さらに、ディープｎ型ウェル層４５およびｎ型ウェル層４６のアナログ回路１０側の界面に寄生容量Ｃ7が発生すると共にディープｎ型ウェル層４５およびｎ型ウェル層４６のアナログ回路１０とは反対側の界面に寄生容量Ｃ8が発生する。これにより、アナログ回路１０は直列に接続された寄生容量Ｃ6、Ｃ7およびＣ8を介してｐ型半導体基板４０と電気的に接続されるので、ディープｎ型ウェル層４５およびｎ型ウェル層４６を設けていない場合と比べてアナログ回路１０とｐ型半導体基板４０との間の高周波領域におけるインピーダンスを高くすることができる。その結果、経路ｐａｔｈ1，ｐａｔｈ2，ｐａｔｈ3を介してアナログ回路１０に伝播するデジタル回路２０のノイズをさらに低減することができる。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００７７
【補正方法】変更
【補正の内容】
【００７７】
［適用例］
上記各実施の形態およびその変形例に係る半導体素子は、例えば、図２８、図２９に示したような半導体装置２や、この半導体装置２が実装された実装基板３に対して適用可能である。ここで、半導体装置２は、例えば、半導体素子１と、半導体素子１を固定する支持基板３０１と、半導体素子１を覆うと共に外部から保護する蓋体３０２と、支持基板３０１を貫通すると共に裏面に露出し、かつ半導体素子１と電気的に接続された端子３０３とを備えている。また、実装基板３は、半導体装置２と、この半導体装置２やその他の種々のデバイスを実装するプリント基板４とを備えている。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】００８１
【補正方法】変更
【補正の内容】
【００８１】
【図１】本発明の第１の実施の形態に係る半導体素子の平面構成図（層間絶縁膜およびパッシベーション層を省略）である。
【図２】図１のＡ−Ａ矢視方向の断面構成図である。
【図３】図１の半導体素子におけるノイズの伝播経路について説明するための平面構成図である。
【図４】本発明の第２の実施の形態に係る半導体素子の平面構成図（層間絶縁膜およびパッシベーション層を省略）である。
【図５】図４のＢ−Ｂ矢視方向の断面構成図である。
【図６】一変形例に係る半導体素子の断面構成図である。
【図７】本発明の第３の実施の形態に係る半導体素子の平面構成図（層間絶縁膜およびパッシベーション層を省略）である。
【図８】図７のＣ−Ｃ矢視方向の断面構ｓ成図である。
【図９】図７の半導体素子の一具体例についての等価回路図である。
【図１０】図７の半導体素子の他の具体例についての等価回路図である。
【図１１】一変形例に係る半導体素子の平面構成図（層間絶縁膜およびパッシベーション層を省略）である。
【図１２】図１１のＤ−Ｄ矢視方向の断面構成図である。
【図１３】他の変形例に係る半導体素子の断面構成図である。
【図１４】その他の変形例に係る半導体素子の断面構成図である。
【図１５】その他の変形例に係る半導体素子の断面構成図である。
【図１６】本発明の第４の実施の形態に係る半導体素子の平面構成図（層間絶縁膜およびパッシベーション層を省略）である。
【図１７】図１６のＡ−Ａ矢視方向の断面構成図である。
【図１８】一変形例に係る半導体素子の断面構成図である。
【図１９】他の変形例に係る半導体素子の断面構成図である。
【図２０】各実施の形態のその他の変形例に係る半導体素子の断面構成図である。
【図２１】実施例１，２、比較例１に係る半導体素子のノイズ特性を表す特性図である。
【図２２】実施例３、比較例２に係る半導体素子のノイズ特性を表す特性図である。
【図２３】実施例２に係る半導体素子の平面構成図である。
【図２４】実施例４、比較例１に係る半導体素子のノイズ特性を表す特性図である。
【図２５】実施例５、比較例２に係る半導体素子のノイズ特性を表す特性図である。
【図２６】実施例６、比較例１に係る半導体素子のノイズ特性を表す特性図である。
【図２７】実施例７、比較例２に係る半導体素子のノイズ特性を表す特性図である。
【図２８】一適用例に係る半導体装置の一例を表す断面構成図である。
【図２９】他の適用例に係る実装基板の一例を表す斜視図である。
【図３０】従来の半導体素子の平面構成図（層間絶縁膜およびパッシベーション層を省略）である。
【図３１】図３０のＡ−Ａ矢視方向の断面構成図である。
【図３２】図３０のＢ−Ｂ矢視方向の断面構成図である。
【図３３】図３０の半導体素子におけるノイズの伝播経路について説明するための平面構成図である。
【図３４】一変形例に係る従来の半導体素子の断面構成図である。
【図３５】他の変形例に係る従来の半導体素子の断面構成図である。
【図３６】その他の変形例に係る従来の半導体素子の断面構成図である。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】００８２
【補正方法】変更
【補正の内容】
【００８２】
１〜７…半導体素子、１０…アナログ回路、２０…デジタル回路、３０，５０，６０，８０…シールリング、３１，７１，７３…ビア、３２，７２…配線層、３３，３５…ｐ型半導体領域、３４…ミアンダ部、４０…ｐ型半導体基板、４１，４５…ディープｎ型ウェル層、４２，４６…ｎ型ウェル層、４３…層間絶縁膜、４４…パッシベーション層、４４Ａ…ＳｉＯ2層、４４Ｂ…ポリイミド層、４９…素子分離絶縁膜、７０…ノイズアイソレータ、７４…パッド、ｐａｔｈ1，ｐａｔｈ2，ｐａｔｈ3…経路。