【手続補正書】
【提出日】平成22年9月16日(2010.9.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項７
【補正方法】変更
【補正の内容】
【請求項７】
前記タイミング生成回路は、前記制御信号として少なくとも第１、第２の制御信号を出力し、
第１、第２の前記コントロール回路を備え、
第１の前記コントロール回路は、前記活性化信号と、前記タイミング生成回路から出力される第１のタイミング信号を受け、前記第１の制御信号を出力し、
第２の前記コントロール回路は、第１の前記コントロール回路から出力される前記第１の制御信号を前記コントロール回路に入力される前記活性化信号として受け、前記タイミング生成回路から出力される第２のタイミング信号を受け、前記第２の制御信号を生成する、ことを特徴とする請求項３乃至６のいずれか一に記載の半導体装置。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１８
【補正方法】変更
【補正の内容】
【請求項１８】
前記疎調遅延回路は、入力されるシフトクロックに応答して固定値を順次後方に転送するシフトレジスタと、
前記第１のクロック信号と前記活性化信号を入力し、前記活性化信号が活性状態のとき、前記第１のクロック信号を伝達出力し、前記活性化信号が非活性状態のとき、前記第１のクロックをマスクするゲート回路と、
を備え、
前記ゲート回路から出力されるクロック信号が、前記シフトレジスタのシフトクロックとして用いられ、
前記ゲート回路からのクロックが入力端に共通に接続され、出力端が１つのノードに共通に接続され、前記遅延時間を選択する前記選択信号を記憶するタイミングレジスタからの選択信号の本数に対応して設けられた複数のスイッチを備え、
前記複数のスイッチのうち、前記タイミングレジスタに格納された前記選択信号の値ｍに対応して選択されたスイッチは、前記シフトレジスタの出力に基づき、前記シフトレジスタの前記選択信号に対応するｍ段まで固定値がシフトされた時点でオンとされ、
前記活性化信号が活性化された場合、前記第１のクロックの有効エッジから、前記選択信号で選択されたｍサイクル後に、前記ゲート回路からのクロックを前記ノードに出力し前記疎調タイミング信号を出力する、ことを特徴とする請求項２記載の半導体装置。
【手続補正３】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１９
【補正方法】変更
【補正の内容】
【請求項１９】
前記微調遅延回路は、入力される第２のシフトクロックに応答して固定値を順次後方に転送する第２のシフトレジスタと、
前記疎調タイミング信号の出力タイミングに応答して第２の活性化信号を活性化させる回路と、
前記第２のクロックと前記第２の活性化信号とを入力し、前記第２の活性化信号が活性状態のとき、前記第２のクロックを伝達出力し、前記第２の活性化信号が非活性状態のとき、前記第２のクロックをマスクする第２のゲート回路と、
を備え、
前記第２のゲート回路から出力されるクロックが、前記第２のシフトクロックとして用いられ、
前記第２のゲート回路からのクロックが入力端に共通に接続され、出力端が１つのノードに共通に接続され、前記遅延時間を選択する前記選択信号を記憶するタイミングレジスタからの選択信号の本数に対応して設けられた第２群のスイッチを備え、
前記第２群のスイッチのうち、前記タイミングレジスタからの前記選択信号の値ｎに対応して選択されたスイッチは、前記第２のシフトレジスタの出力に基づき、前記第２のシフトレジスタの前記選択信号に対応するｎ段まで固定値がシフトされた時点でオンとされ、
前記第２の活性化信号が活性化された時点における前記第２のクロックの有効エッジから、前記選択信号で選択されたｎサイクル後に、前記第２のゲート回路からのクロックを前記ノードに出力し前記微調タイミング信号を出力する、ことを特徴とする請求項２記載の半導体装置。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
アレイロジック回路（ＡＬ０、ＡＬ１、ＡＬ２）からは、プリチャージタイミング信号ＲＤＬＥＱ、ワード線タイミング信号ＲＭＷＬ、センスアンプタイミング信号ＲＳＡＮが出力され、アレイコントロール（ＡＲＡＣ）、メインワードドライバ（ＭＷＤ）、センスアンプコントロール（ＳＡＣＴＬ）からは、メモリセルアレイ（Ｍｅｍｏｒｙ  Ｃｅｌｌ  Ａｒｒａｙ）に、プリチャージタイミング信号ＡＤＬＥＱ、ワード線タイミング信号ＡＭＷＬ、センスアンプタイミング信号ＡＳＡＮが出力される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
ここで、アナログディレイ（ＡＤＬＹ０）は、プリチャージタイミング信号ＲＤＬＥＱの非活性のタイミング調整とワード線タイミング信号ＲＭＷＬの起動時間のタイミング調整に利用している。すなわち、不図示のプリチャージ回路の非活性化の完了とほぼ同時に、メモリセルアレイのワード線が活性化されるようにアナログディレイ（ＡＤＬＹ０）の遅延時間を調整して、ワード線タイミング信号ＲＭＷＬを出力するよう制御する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
図３４（ａ）は、ワーストケース側でタイミング設計したときのメモリアレイ内部の動作波形の一部である。選択対象のメモリセルに対応する、プリチャージ信号ＤＬＥＱＬが非活性化される。ほぼ同時に、非選択側のメモリアレイに対応するシェアードスイッチＳＨＲＲ（トランスファゲートのオン・オフを制御する制御信号）がネゲートされる。一方、選択側のメモリアレイに対応するシェアードスイッチＳＨＲＬ（トランスファゲートのオン・オフを制御する制御信号線）はＶＰＰレベルとされる。なお、シェアードスイッチは、後の説明で参照される図２３、図２５等に示される。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正の内容】
【００５９】
これらのタイミング制御信号は、ロウ系制御回路（Ｒｏｗ  Ｃｏｎｔｒｏｌ）内のアレイロジック（ＡＬ０、ＡＬ１、ＡＬ２）に入力され、ロウデコーダ（ＲＤＥＣ）に入力される。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００６４
【補正方法】変更
【補正の内容】
【００６４】
フリップフロップ（ＦＦ０）は、活性化信号ＰＡＣＴＶをデータ端子Ｄに入力し、図１のタイミング生成回路（Ｔｉｍｉｎｇ  Ｇｅｎｅｒａｔｏｒ）からのプリチャージタイミング信号ＰＤＬＥＱをクロック端子ＣＫに入力し、ＰＤＬＥＱの立ち上がりエッジで活性化信号ＰＡＣＴＶをサンプルして出力端子Ｑから出力する。フリップフロップ（ＦＦ０）の出力端子Ｑの出力信号は、インバータＩＮＶ１を介してノードｎｏｄｅ０に出力され、２入力否定論理積回路ＮＡＮＤ１の一方の入力端子に入力される。２入力ＮＡＮＤ１はｎｏｄｅ０とｎｏｄｅ６の一方がＨｉｇｈのとき、他方の信号を反転出力するインバータとして機能する。２入力ＮＡＮＤ２には、ＭＲ＜０＞、ＮＲ＜０＞が入力され、ＭＲ＜０＞、ＮＲ＜０＞がともにＨｉｇｈのとき、ＮＡＮＤ２の出力ノードｎｏｄｅ４はＬｏｗとなり、ノードｎｏｄｅ４の電位をインバータＩＮＶ４で反転した信号をリセット端子Ｒに入力するフリップフロップＦＦ０がリセットされる。ノードｎｏｄｅ４とセルフリフレッシュモード信号ＳＥＬＦＬＢは２入力ＮＡＮＤ３の入力端子にそれぞれ接続され、２入力ＮＡＮＤ３の出力をインバータＩＮＶ２で反転した信号が論理和回路ＯＲに入力され、ＯＲの出力ノードｎｏｄｅ６はＮＡＮＤ１の入力に接続されている。アナログディレイ回路（ＡＤＬＹ０）はＰＡＣＴＶをインバータＩＮＶ５で反転させた信号を受け該信号を遅延させた信号をｎｏｄｅ１に出力し、アナログディレイ回路（ＡＤＬＹ１）はＰＡＣＴＶを遅延させた信号を出力する。アナログディレイ回路（ＡＤＬＹ１）からの遅延出力とＰＡＴＣＶは２入力否定論理和回路ＮＯＲに入力され、ＮＯＲは、ＰＡＣＴＶとアナログディレイ回路ＡＤＬＹ１からの遅延出力がともにＬｏｗの間Ｈｉｇｈとなる信号をＮＡＮＤ４に出力する。ＮＡＮＤ４とインバータＩＮＶ３を介して、ｎｏｄｅ３には、ＰＡＣＴＶのＬｏｗからＨｉｇｈヘの立ち上がりエッジをＡＤＬＹ０の遅延時間分遅延させたタイミングでＨｉｇｈからＬｏｗへ遷移し、ＰＡＣＴＶのＨｉｇｈからＬｏｗへの立ち下がりエッジをＡＤＬＹ１の遅延時間遅延させたタイミングでＬｏｗからＨｉｇｈへ遷移する信号が出力され、ｎｏｄｅ５がＬｏｗ、ｎｏｄｅ０がＨｉｇｈのとき、ｎｏｄｅ３の信号波形をＮＡＮＤ１で反転した信号がＢＵＦを介してＲＤＬＥＱとして出力される。このｎｏｄｅ５は、ｎｏｄｅ４がＨｉｇｈ（ＭＲ＜０＞＝Ｈｉｇｈ、ＮＲ＜０＞＝Ｈｉｇｈ以外）、ＳＥＬＦＢがＨｉｇｈのとき、Ｈｉｇｈ、それ以外はＬｏｗとされる。ＮＡＮＤ１の出力はＮ１としてＡＬ１へ供給される。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００８６
【補正方法】削除
【補正の内容】
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】０１０３
【補正方法】変更
【補正の内容】
【０１０３】
なお図中にあるモードレジスタコマンドＥＭＲＳ（２）、モードレジスタコマンドＥＭＲＳ（１）、モードレジスタコマンドＭＲＳの具体的な内容は、例えば非特許文献１に開示されるような、一般的なＤＲＡＭチップと同等であることから、本明細書では詳細な説明は省略する。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０１０４
【補正方法】変更
【補正の内容】
【０１０４】
図１３は、複数あるモードレジスタコマンドの中の、モードレジスタコマンドＭＲＳ（図６のＭｏｄｅ  Ｒｅｇｉｓｔｅｒ）の一例を示す図である。例えば、アドレスフィールドＡＤＤＲＥＳＳ  ＦＩＥＬＤに入力された値によって、
・動作モードがノーマル（Ｎｏｒｍａｌ）なのか、テストモード（Ｔｅｓｔ）であるのか、
・バーストタイプ（Ｂｕｒｓｔ  Ｔｙｐｅ)がシーケンシャル（Ｓｅｑｕｅｎｔｉａｌ）かインターリーブ（Ｉｎｔｅｒｌｅａｖｅ）であるかが選択される。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０１１７
【補正方法】変更
【補正の内容】
【０１１７】
図１２を参照すると、続いてモードレジスタコマンドＥＭＲＳ（１）（ステップＳ６）、モードレジスタコマンドＭＲＳ（ステップＳ７）、プリチャージオール（ステップＳ８）、オートリフレッシュ（ステップＳ９）、モードレジスタコマンドＭＲＳ（ステップＳ１０）、オフチップドライバ（ＯＣＤ）キャリブレーション（ステップＳ１１）と設定がなされ、通常の動作を受け付けられる待機状態となる（ステップＳ１２）。以上が電源投入および初期化のシーケンスである。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０１３０
【補正方法】変更
【補正の内容】
【０１３０】
ＡＮＤゲート（ＡＮＤ８）は、活性化信号（ＰＡＣＴＶ）とクロック（ＣＫａ）を入力し、活性化信号（ＰＡＣＴＶ）が活性状態（Ｈｉｇｈ）のときに、クロック（ＣＫａ）を伝達してクロック（ＣＫｃ）として出力し、一方、活性化信号（ＰＡＣＴＶ）が活性状態（Ｌｏｗ）のときに固定値Ｌｏｗを出力する（クロックをマスクする）。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０１３４
【補正方法】変更
【補正の内容】
【０１３４】
より詳細には、ｍ選択信号ＭＲ＜０：７＞のうちＭＲ＜０＞と、ＦＦ１の出力Ｑ１を反転するインバータ（ＩＮＶ１）の出力とを入力するＮＡＮＤゲート（ＮＡＮＤ０）と、ＩＮＶ１の出力とＭＲ＜０＞とを入力するＡＮＤゲート（ＡＮＤ０）の出力は、トランスファゲート（ＴＧ０）のＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲートにそれぞれ接続される。活性化信号（ＰＡＣＴＶ）、ＭＲ＜０＞が活性状態（Ｈｉｇｈ）のとき、ＦＦ１の出力Ｑ１がＬｏｗの場合、ＮＡＮＤ０、ＡＮＤ０の出力がそれぞれＬｏｗ、Ｈｉｇｈとなり、ＴＧ０がオンする。活性化信号（ＰＡＣＴＶ）、ＭＲ＜０＞が活性状態（Ｈｉｇｈ）のとき、ＦＦ１の出力Ｑ１がＨｉｇｈとなると、ＮＡＮＤ０、ＡＮＤ０の出力はそれぞれＨｉｇｈ、Ｌｏｗとなり、ＴＧ０はオフする。すなわち、活性化信号（ＰＡＣＴＶ）が活性化された時点のサイクル０（クロックのＣＫｃの立ち下がりエッジは０発）で、ＴＧ０がオンし、ＣＫａをノードＮ０に出力しバッファ（ＩＮＶ２、ＩＮＶ３）を介してＣＴに出力する。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】０１３６
【補正方法】変更
【補正の内容】
【０１３６】
活性化信号（ＰＡＣＴＶ）、ＭＲ＜１＞が活性状態（Ｈｉｇｈ）のとき、ＦＦ１が電源電位をＣＫｃの立ち下がりエッジでサンプルした結果、その出力Ｑ１がＨｉｇｈ、ＦＦ２の出力Ｑ２がＬｏｗの場合（ＦＦ２までは電源電位はシフトされていない状態）、ＮＯＲ１の出力がＨｉｇｈとなり、ＮＡＮＤ１、ＡＮＤ１の出力はそれぞれＬｏｗ、Ｈｉｇｈとなり、ＴＧ１がオンする。活性化信号（ＰＡＣＴＶ）、ＭＲ＜１＞が活性状態（Ｈｉｇｈ）のとき、ＦＦ１の出力Ｑ１、ＦＦ２の出力Ｑ２がともにＨｉｇｈとなると（ＦＦ２まで電源電位がシフトされると）、その時点でＮＯＲ１の出力がＬｏｗとなり、ＮＡＮＤ１、ＡＮＤ１の出力はそれぞれＨｉｇｈ、Ｌｏｗとなり、ＴＧ１はオフする。すなわち、活性化信号（ＰＡＣＴＶ）が活性化された時点から１発目のクロックＣＫｃの立ち下がりに応答して、ＴＧ１がオンし、クロックＣＫｃをノードＮ０に出力しバッファ（ＩＮＶ２、ＩＮＶ３）を介してＣＴに出力する。ＴＧ１がオンのときＣＫａのＨｉｇｈからＬｏｗへの遷移に応答してノードＮ０はＮＭＯＳトランジスタＮＭ１を介して接地端子に放電される。つづいて２発目のクロックＣＫｃの立ち下がりに応答してＴＧ１はオフする。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】０１４４
【補正方法】変更
【補正の内容】
【０１４４】
特に制限されないが、クロックＣＫｂはクロックＣＫａの周波数を逓倍したクロックとしてもよい。この場合、図１６（ａ）の微調タイミング発生回路（ＦＤ）は、活性化信号として前段の疎調タイミング発生回路（ＣＤ）からの出力信号ＣＴに基づき生成された信号ＡＣＴを用い、入力クロックとしてＣＫｂを用い、遅延を決めるｎを微調タイミングレジスタ（ＦＤＲ）から入力する以外、図３５の構成と同様な構成としてもよい。図３７に、図１６の微調タイミング発生回路（ＦＤ）の構成の一例を示す。なお、図３７において、図３５と同一機能の要素には同等の参照符号が付されている。図３７を参照すると、疎調タイミング発生回路（ＣＤ）からの出力信号ＣＴのＨｉｇｈパルスを受けてセットされるＳＲラッチ（ＬＡＴＣＨ：ＮＯＲゲートにより構成される）の出力が活性化信号（ＰＡＣＴＶ）として用いられる。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】０１４５
【補正方法】変更
【補正の内容】
【０１４５】
図３７の構成では、ＳＲラッチ（ＬＡＴＣＨ）はリセット信号ＲＳＴのＨｉｇｈを受けてリセットされ、活性化信号（ＰＡＣＴＶ）がＬｏｗにリセットされる。ＳＲラッチ（ＬＡＴＣＨ）は、疎調タイミング信号ＣＴのＨｉｇｈを受けてセットされ、ＡＣＴはＨｉｇｈとなる。ＡＣＴとＣＫｂをＡＮＤ９でＡＮＤをとった信号の反転信号がクロックＣＫｄとしてＦＦ１〜ＦＦ９のクロック端子に共通に入力される。ＦＤＲからＮＲ＜３＞がＨｉｇｈ（他はＬｏｗ）の場合クロックＣＫｄにより、対応するＦＦ３（不図示）にまでＨｉｇｈ（電源電位）が転送された時点でトランスファゲートＴＧ３（不図示）がオンし、ノードＮ０にＣＫｄのパルスが伝搬し、ＰＭＷＬとして出力される。図３７の回路の動作は、クロック周期がＴ２と、図３５の回路と異なるほかは、図３５の回路の動作と基本的に同一である。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】０１４９
【補正方法】変更
【補正の内容】
【０１４９】
なお、図３５乃至図３８を参照して説明したタイミング生成回路（Ｔｉｍｉｎｇ  Ｇｅｎｅｒａｔｏｒ）は一例を示したものであり、図１６に示した機能・動作を実現するものであれば、任意の回路構成としてもよい。また、ＣＫｂとしてタイミング位相が互いに（Ｔ２／Ｌ）離間したＬ相クロックを用い（上述した例は、Ｌ＝１の単相クロックの場合であるが、Ｌを２以上の整数としてもよい）、活性化信号（ＰＡＣＴＶ）が活性化された時点における、第１のクロックの有効エッジ（立ち上がりエッジ）から、タイミング信号の有効エッジ（立ち上がりエッジ）までの遅延時間ｔｄが、Ｔ１のｍ倍の遅延時間ｍ・Ｔ１と、（Ｔ２／Ｌ）のｎ倍の遅延時間ｎ・（Ｔ２／Ｌ）の和、
ｔｄ＝ｍ・Ｔ１＋ｎ・（Ｔ２／Ｌ）
となるように構成してもよい。この場合、図１６において、疎調遅延回路（ＣＤ）は、活性化信号（ＰＡＣＴＶ）が活性化された時点における第１のクロック（ＣＫａ）の有効エッジから、ｍ・Ｔ１の遅延量で疎調タイミング信号（ＣＴ）を出力し、微調遅延回路（ＦＤ）は、活性化信号（ＰＡＣＴＶ）の活性化されたタイミングでの第１のクロック（ＣＫａ）の有効エッジと、同時または直後のタイミングに有効エッジをもつ第２のクロック（ＣＫｂ）の検出結果に基づき、活性化信号の活性化されたタイミングにおける第１のクロックの有効エッジから、ｍサイクル目に疎調タイミング信号（ＣＴ）の有効エッジと同一タイミングの有効エッジを持つ第２のクロックを導出し、導出された第２のクロックがＬ相の第１相となるように第２のクロック群を並び替えることでＬ相の微調クロック群を生成し、生成されたＬ相の微調クロック群に基づき、ｎ・（Ｔ２／Ｌ）の遅延量の微調タイミング信号を出力するようにしてもよい。あるいは、微調遅延回路（ＦＤ）は、疎調遅延回路（ＣＤ）からの疎調タイミング信号（ＣＴ）をＬ相の第２のクロック群のタイミングでそれぞれサンプルし、サンプルした信号を基準に遅延ｎ・（Ｔ２／Ｌ）の信号を生成し、そのうち１つを選択してｎ・（Ｔ２／Ｌ）分遅延させた微調タイミング信号を出力するようにしてもよい。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】０１５６
【補正方法】変更
【補正の内容】
【０１５６】
図１８は、図１７におけるＤＲＡＭ回路ブロックの動作タイミングを示した図である。コマンドデコーダ（Ｃｏｍｍａｎｄ  Ｄｅｃｏｄｅｒ）、ロウ系制御回路（Ｒｏｗ  Ｃｏｎｔｒｏｌ）、ロウデコーダ（ＲＤＥＣ）、メモリセルアレイ（Ｍｅｍｏｒｙ  Ｃｅｌｌ  Ａｒｒａｙ）の動作時間を横軸にとっている。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】０１５７
【補正方法】変更
【補正の内容】
【０１５７】
なお、図１８において、ＢＬＥＱは、プリチャージタイミング信号ＡＤＬＥＱが入力されてから、アレイコントロール（ＡＲＡＣ）から最も離れたアレイ内のプリチャージ回路が非活性化されるまでの時間である。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】０１８０
【補正方法】変更
【補正の内容】
【０１８０】
メモリバンク（ＢＡＮＫ）には、例えば図２２に示すように、複数のアレイ状に配置されたサブアレイ（ＳＡＲＹ）が配置され、その周囲にはセンスアンプアレイ（ＳＡＡ＿Ｌ、ＳＡＡ＿Ｒ）、サブワードドライバアレイ（ＳＷＤＡ＿Ｕ、ＳＷＤＡ＿Ｄ）、クロスエリア（ＩＳ）が配置される。また、メモリバンク（ＢＡＮＫ）内の外周には、センスアンプ列（ＳＡＡ）と平行にカラムデコーダ（ＣＤＥＣ）およびメインアンプ（Ｍａｉｎ  Ａｍｐ）が配置され、サブワードドライバアレイ（ＳＷＤＡ）と平行にロウデコーダＲＤＥＣ並びにアレイ制御回路（ＡＲＡＣ）が配置される。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】０１９４
【補正方法】変更
【補正の内容】
【０１９４】
ＰチャネルＭＯＳトランジスタＰＭ１は、ゲートにメインワード線ＭＷＬＢが接続され、ドレインにワード線ＷＬが接続され、ソースにサブワードドライバ選択線ＦＸが接続される。一つのサブワードドライバアレイＳＷＤＡ上に４組のサブワードドライバ選択線ＦＸ０〜ＦＸ３とその相補信号線ＦＸＢ０〜ＦＸＢ３が配線され、一本のメインワード線ＡＭＷＬＢで選択される４個のサブワードドライバＳＷＤのうちいずれか１個を選択して１本のサブワード線ＷＬが活性化される。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】０１９５
【補正方法】変更
【補正の内容】
【０１９５】
図２５は、図２２に示した半導体記憶装置において、クロスエリア（ＩＳ）の構成の一例を示す回路構成を示す図である。図２５を参照すると、クロスエリア（ＩＳ）は、シェアードスイッチ（ＳＨＲＬ、ＳＨＲＲ）、ドライバ（ＳＨＤ）と、プリチャージタイミング信号ドライバ（ＤＬＥＱＤ）、ローカル入出力線（ＬＩＯＴ/ＬＩＯＢ）、プリチャージ回路（ＲＥＱ）と、リードライトゲート（ＲＧＣ）と、コモンソース線（ＣＳＮ、ＣＳＰ）、駆動ドライバ（ＣＳＤ）と、コモンソース線プリチャージ回路（ＣＳＥＱ）と、ＦＸ線ドライバ（ＦＸＤ）を備えている。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】０２０３
【補正方法】変更
【補正の内容】
【０２０３】
図２６は、図２２におけるサブアレイ（ＳＡＲＹ）の平面レイアウトと、それに接続されるセンスアンプアレイ（ＳＡＡ＿Ｒ、ＳＡＡ＿Ｌ）を示す図である。
【手続補正２５】
【補正対象書類名】図面
【補正対象項目名】図１９
【補正方法】変更
【補正の内容】
【図１９】
2009152658.tif 000001