(57)【要約】  対向する第１および第２面を有する電気的絶縁性のピエゾ電気薄膜と、ピエゾ電気薄膜の第１面の一つ以上の部分に配置された半導体薄膜内に形成された、ひとつ以上のセミコンダクタ・オン・インシュレータ（ＳＯＩ）ＣＭＯＳデバイスと、ピエゾ電気薄膜の第１および第２面の少なくとも一方に配置された電気的導電性のトランスデューサ電極を有する少なくともひとつの音波構造とを有する一体化したＣＭＯＳおよび音波デバイス。
2015510292.tif 000002
【特許請求の範囲】
【請求項１】
対向する第１および第２面を有する電気的絶縁性のピエゾ電気薄膜と、
前記ピエゾ電気薄膜の第１面の一つ以上の部分に配置された半導体薄膜内に形成された、ひとつ以上のセミコンダクタ・オン・インシュレータ（ＳＯＩ）ＣＭＯＳデバイスと、
前記ピエゾ電気薄膜の前記第１および第２面の少なくとも一方に配置された電気的導電性のトランスデューサ電極を有する少なくともひとつの音波構造と
を備えた一体化したＣＭＯＳおよび音波デバイス。
【請求項２】
前記ＣＭＯＳデバイスは部分的空乏化ＣＭＯＳデバイスおよび完全空乏化ＣＭＯＳデバイスの少なくともひとつを含む、請求項１に記載のデバイス。
【請求項３】
前記ピエゾ電気薄膜は前記ＣＭＯＳデバイス用の実質的な冷却経路を与える、請求項１または２に記載のデバイス。
【請求項４】
前記ピエゾ電気薄膜は実質的に支持されておらず、前記ピエゾ電気薄膜を通じた冷却の大部分は前記ピエゾ電気薄膜の平面に沿って行われる、請求項３に記載のデバイス。
【請求項５】
前記トランスデューサ電極は前記ピエゾ電気薄膜の少なくとも前記第２面に配置されている、請求項１から４のいずれか一項に記載のデバイス。
【請求項６】
前記トランスデューサ電極は、前記ピエゾ電気薄膜の前記第１および第２面上に配置されている、請求項１から５のいずれか一項に記載のデバイス。
【請求項７】
前記ピエゾ電気薄膜の前記第１面上の前記トランスデューサ電極の少なくともいくつかは、前記ピエゾ電気薄膜の前記第２面上の前記トランスデューサ電極の対応するものとアライメントされている、請求項６に記載のデバイス。
【請求項８】
前記ピエゾ電気薄膜を貫通する電気的導電性のコンタクトをさらに備える、請求項１から７のいずれか一項に記載のデバイス。
【請求項９】
前記トランスデューサ電極は櫛型音波トランスデューサを形成する、請求項１から８のいずれか一項に記載のデバイス。
【請求項１０】
前記少なくともひとつの音波構造は、少なくともひとつの弾性表面波構造を有する、請求項１から９のいずれか一項に記載のデバイス。
【請求項１１】
前記少なくともひとつの音波構造は、少なくともひとつのバルク音波構造を有する、請求項１から１０のいずれか一項に記載のデバイス。
【請求項１２】
一つ以上の層を通じて前記半導体薄膜の第１面側に接合されたハンドル基板をさらに備え、前記一つ以上の層は一つ以上の相互接続層を有する、請求項１から１１のいずれか一項に記載のデバイス。
【請求項１３】
前記半導体薄膜はシリコン薄膜であり、前記ピエゾ電気薄膜はＡｌＮ薄膜である、請求項１から１２のいずれか一項に記載のデバイス。
【請求項１４】
一体化したＣＭＯＳおよび音波デバイスを製造するための方法であって、
支持基板上に配置された電気的絶縁性のピエゾ電気薄膜上に配置された半導体薄膜を有するセミコンダクタ・オン・インシュレータ（ＳＯＩ）基板を形成または受け取ることと、
前記半導体薄膜の一つ以上の第１の部分にＣＭＯＳデバイスを形成することと、
前記ピエゾ電気薄膜の少なくとも一方の面上に相互に離隔されて配置され、かつ、少なくともひとつの絶縁材料がそれらの間および前記ピエゾ電気薄膜の前記少なくとも一方の面上に配置されている電気的導電性のトランスデューサ電極を有する少なくともひとつの音波構造を形成することと
を備えた方法。
【請求項１５】
前記ピエゾ電気薄膜は対向する第１面および第２面を有し、前記半導体薄膜は前記ピエゾ電気薄膜の前記第１面上に配置され、前記トランスデューサ電極は前記ピエゾ電気薄膜の少なくとも前記第２面上に配置される、請求項１４に記載の方法。
【請求項１６】
前記トランスデューサ電極は、前記ピエゾ電気薄膜の前記第１および第２面上に配置されている、請求項１５に記載の方法。
【請求項１７】
前記ピエゾ電気薄膜をまたいで前記トランスデューサ電極を相互接続するべく、前記ピエゾ電気薄膜を通過する電気的導電性のコンタクトを形成することをさらに備える、請求項１６に記載の方法。
【請求項１８】
前記ＣＭＯＳデバイスは、部分的空乏化ＣＭＯＳデバイスおよび完全空乏化ＣＭＯＳデバイスの少なくともひとつを含む、請求項１４から１７のいずれか一項に記載の方法。
【請求項１９】
前記ピエゾ電気薄膜は前記ＣＭＯＳデバイス用の実質的な冷却経路を与える、請求項１４から１８のいずれか一項に記載の方法。
【請求項２０】
前記ピエゾ電気薄膜を露出するべく前記支持基板を除去することをさらに備え、
前記ピエゾ電気薄膜を通じた冷却の大部分は、前記ピエゾ電気薄膜の面に沿って行われる、請求項１９に記載の方法。
【請求項２１】
前記ＣＭＯＳデバイスの上に一つ以上の層を形成することと、前記一つ以上の層は一つ以上の相互接続層を有し、
前記一つ以上の層の最も外側にハンドルスーパーストレートを接合することと、
前記ピエゾ電気薄膜を露出させるべく前記支持基板を除去することと
をさらに備える請求項２０に記載の方法。
【請求項２２】
前記ピエゾ電気薄膜上で相互に離隔された半導体アイランドとして、前記半導体薄膜の前記一つ以上の第１部分を形成するべく、前記半導体薄膜の一つ以上の第２の部分を選択的に除去することをさらに備える請求項１４から２１のいずれか一項に記載の方法。
【請求項２３】
前記半導体薄膜はシリコン薄膜であり、前記ピエゾ電気薄膜はＡｌＮ薄膜である、請求項１４から２２のいずれか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願発明は、モノリシック集積した音波およびＣＭＯＳデバイス、ならびに、それを製造するための方法に関する。
【背景技術】
【０００２】
弾性表面波（ＳＡＷ）などの音波装置および薄膜バルク弾性波共振（ＦＢＡＲ）装置は通信および検出を含む多くのアプリケーションにとって重要である。これらのアプリケーションは、概して、バンドパスフィルタ、分散性遅延線およびオシレータなどを与えるのに、マイクロスケールまたはナノスケールの音波構造を必要とする。ＣＭＯＳエレクトロニクスを有する構造の使用を容易にするために、対応する製造プロセス技術を一体化することにより、比較的低コストで、ＣＭＯＳエレクトロニクスおよびひとつ以上の音波構造／デバイスを含む単一デバイスを製造することが所望される。しかし、この一体化は技術的に困難であり、これまでは主にハイブリッドインテグレーションまたは異種インテグレーションの方式をとっていた。例えば、ひとつ以上の予め作成した音波装置を予め作成したＣＭＯＳデバイスにフリップチップボンディングによって接続するというものである。異種またはモノリシックインテグレーションの論文はこれまで存在したが、これらは限定的に、完全な既存のＣＭＯＳデバイスの金属層上に音波構造およびピエゾ電気材料を形成することに関連する。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
従来技術の一つ以上の問題点を改善し、または少なくとも代替案を提供するべく、一体化したＣＭＯＳおよび音波デバイス、および、一体化したＣＭＯＳおよび音波デバイスを製造するプロセスを与えることが所望される。
【課題を解決するための手段】
【０００４】
本願発明にしたがって、一体化したＣＭＯＳおよび音波デバイスが与えられる。当該デバイスは、対向する第１および第２面を有する電気的絶縁性のピエゾ電気薄膜と、ピエゾ電気薄膜の第１面の一つ以上の部分に配置された半導体薄膜内に形成された、ひとつ以上のセミコンダクタ・オン・インシュレータ（ＳＯＩ）ＣＭＯＳデバイスと、ピエゾ電気薄膜の第１および第２面の少なくとも一方に配置された電気的導電性のトランスデューサ電極を有する少なくともひとつの音波構造とを有する。
【０００５】
ある態様において、ＣＭＯＳデバイスは部分的空乏化ＣＭＯＳデバイスおよび完全空乏化ＣＭＯＳデバイスの少なくともひとつを含む。
【０００６】
ある態様において、ピエゾ電気薄膜はＣＭＯＳデバイス用の実質的な冷却経路を与える。ある態様において、ピエゾ電気薄膜は実質的に支持されておらず、ピエゾ電気薄膜を通じた冷却の大部分はピエゾ電気薄膜の平面に沿って行われる。
【０００７】
ある態様において、トランスデューサ電極はピエゾ電気薄膜の少なくとも第２面に配置されている。ある態様において、トランスデューサ電極は、ピエゾ電気薄膜の第１および第２面上に配置されている。
【０００８】
ある態様において、ピエゾ電気薄膜の第１面上のトランスデューサ電極の少なくともいくつかは、ピエゾ電気薄膜の第２面上のトランスデューサ電極の対応するものとアライメントされている。
【０００９】
ある態様において、当該デバイスは、ピエゾ電気薄膜を貫通する電気的導電性のコンタクトをさらに有する。
【００１０】
ある態様において、トランスデューサ電極は櫛型音波トランスデューサを形成する。
【００１１】
ある態様において、少なくともひとつの音波構造は、少なくともひとつの弾性表面波構造を有する。ある態様において、少なくともひとつの音波構造は、少なくともひとつのバルク音波構造を有する。
【００１２】
ある態様において、当該デバイスは、一つ以上の層を通じて半導体薄膜の第１面側に接合されたハンドル基板をさらに有し、一つ以上の層は一つ以上の相互接続層を含む。
【００１３】
ある態様において、半導体薄膜はシリコン薄膜であり、ピエゾ電気薄膜はＡｌＮ薄膜である。
【００１４】
本願発明に従って、一体化したＣＭＯＳおよび音波デバイスを製造するための方法が与えられる。当該方法は、支持基板上に配置された電気的絶縁性のピエゾ電気薄膜上に配置された半導体薄膜を有するセミコンダクタ・オン・インシュレータ（ＳＯＩ）基板を形成または受け取ることと、半導体薄膜の一つ以上の第１の部分にＣＭＯＳデバイスを形成することと、ピエゾ電気薄膜の少なくとも一方の面上に相互に離隔されて配置され、かつ、少なくともひとつの絶縁材料がそれらの間およびピエゾ電気薄膜の少なくとも一方の面上に配置されている電気的導電性のトランスデューサ電極を有する少なくともひとつの音波構造を形成することとを有する。
【００１５】
ある態様において、ピエゾ電気薄膜は対向する第１面および第２面を有し、半導体薄膜はピエゾ電気薄膜の第１面上に配置され、トランスデューサ電極はピエゾ電気薄膜の少なくとも第２面上に配置される。ある態様において、トランスデューサ電極は、ピエゾ電気薄膜の第１および第２面上に配置されている。
【００１６】
ある態様において、当該方法は、ピエゾ電気薄膜をまたいでトランスデューサ電極を相互接続するべく、ピエゾ電気薄膜を通過する電気的導電性のコンタクトを形成することをさらに有する。
【００１７】
ある態様において、ＣＭＯＳデバイスは、部分的空乏化ＣＭＯＳデバイスおよび完全空乏化ＣＭＯＳデバイスの少なくともひとつを含む。ある態様において、ピエゾ電気薄膜はＣＭＯＳデバイス用の実質的な冷却経路を与える。
【００１８】
ある態様において、当該方法は、ピエゾ電気薄膜を露出するべく支持基板を除去することをさらに有し、ピエゾ電気薄膜を通じた冷却の大部分は、ピエゾ電気薄膜の面に沿って行われる。
【００１９】
ある態様において、当該方法は、ＣＭＯＳデバイスの上に一つ以上の層を形成することと、当該一つ以上の層は一つ以上の相互接続層を有し、一つ以上の層の最も外側にハンドルスーパーストレートを接合することと、ピエゾ電気薄膜を露出させるべく支持基板を除去することとをさらに有する。
【００２０】
ある態様において、当該方法は、ピエゾ電気薄膜上で相互に離隔された半導体アイランドとして、半導体薄膜の一つ以上の第１部分を形成するべく、半導体薄膜の一つ以上の第２の部分を選択的に除去することをさらに有する。
【００２１】
ある態様において、半導体薄膜はシリコン薄膜であり、ピエゾ電気薄膜はＡｌＮ薄膜である。
【００２２】
本願発明のいくつかの実施形態が、以下の図面を参照して説明されるが、これらは例示に過ぎない。
【図面の簡単な説明】
【００２３】
【図１】図１は、モノリシック集積したＣＭＯＳおよび音波デバイスを製造するプロセスのフローチャートである。
【図２】図２は、図１に示すプロセスの第１コンタクトプロセスのフローチャートである。
【図３】図３は、図１のプロセスの第２コンタクトプロセスのフローチャートである。
【図４】図４は、半導体薄膜の下の埋め込み絶縁層が音波の生成および送信に適したピエゾ電気特性を有する電気絶縁体であるところの、セミコンダクタ・オン・インシュレータ（ＳＯＩ）ウエハまたは基板の断面略示図である。
【図５】図５は、図４のＳＯＩ基板部分の平面図および断面図を示す。
【図６】図６は、続くステップでの図４のＳＯＩ基板部分の平面図および断面図を示す。
【図７】図７は、続くステップでの図４のＳＯＩ基板部分の平面図および断面図を示す。
【図８】図８は、続くステップでの図４のＳＯＩ基板部分の平面図および断面図を示す。
【図９】図９は、続くステップでの図４のＳＯＩ基板部分の平面図および断面図を示す。
【図１０】図１０は、続くステップでの図４のＳＯＩ基板部分の平面図および断面図を示す。
【図１１】図１１は、続くステップでの図４のＳＯＩ基板部分の平面図および断面図を示す。
【図１２】図１２は、続くステップでの図４のＳＯＩ基板部分の平面図および断面図を示す。
【図１３】図１３は、続くステップでの図４のＳＯＩ基板部分の平面図および断面図を示す。
【図１４】図１４は、続くステップでの図４のＳＯＩ基板部分の平面図および断面図を示す。
【図１５】図１５は、図１から３のプロセスによって製造された一体化されたＣＭＯＳおよび音波構造／デバイスの最終部分の平面図および対応する断面図を示し、音波構造がバルク音波構造である場合を示す。
【図１６】図１６は、図１から３のプロセスによって製造された一体化されたＣＭＯＳおよび音波構造／デバイスの最終部分の平面図および対応する断面図を示し、音波構造が弾性表面波構造である場合を示す。
【発明を実施するための形態】
【００２４】
ここで説明するのは、モノリシック集積したＣＭＯＳ（相補型ＭＯＳ半導体）および音波デバイス、並びに、それを製造するための方法である。ここで、ＣＭＯＳデバイスは、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板の薄膜に形成される。ＳＯＩ構造は、ピエゾ電気材料でもあり、かつ、音波構造／デバイス用の音波材料を与える薄膜絶縁体上に配置された半導体薄膜を有する。よって、音波構造は一つ以上のピエゾ電気薄膜の第１部分を有し、一つ以上のピエゾ電気薄膜の第２部分は、ＣＭＯＳデバイスが形成されるＳＯＩ基板のインシュレータを与える。ＣＭＯＳデバイスは、一部空乏化および／または、完全空乏化したＣＭＯＳデバイスを含んでよい。
【００２５】
ここで説明する音波構造は、ピエゾ電気薄膜の少なくとも一方側に配置された電気的導体のトランスデューサ電極を有する。すなわち、ピエゾ電気薄膜は対向する第１および第２平面または面を有する。トランスデューサ電極は第１の面側にのみ配置されるか、第２の面側にのみ配置されるか、または、ピエゾ電気薄膜の両面側に配置されてよい。
【００２６】
以下で詳細に説明する実施形態において、半導体はシリコン（Ｓｉ）である。ピエゾ電気薄膜は窒化アルミニウム（ＡｌＮ）薄膜であり、それは電気的絶縁体にもかかわらず、比較的高い熱導電率を有する。それにより、ＣＭＯＳデバイスからの実質的な熱流用の熱伝導路が与えられる。これは、ＣＭＯＳデバイスの下のＡｌＮ薄膜がＣＭＯＳデバイスの下側で支持されない実施形態において、特に重要である。すなわち、ＡｌＮ薄膜の下側に有効な熱伝導路を与える基板または下層が存在しない状態で、自立しているか、少なくとも、それ自身はＣＭＯＳデバイスからの熱を伝達する実質的な熱伝導路を提供しないひとつ以上の薄膜によって下側のみが覆われる場合である。これにより、薄膜を通じてヒートシンクへ垂直方向に熱を逃がすのではなく、ＡｌＮ薄膜の面に沿って横方向の熱流によりＣＭＯＳデバイスが効果的に冷却されることが期待される。
【００２７】
図１から図３は、モノリシック集積したＣＭＯＳおよび音波デバイスを製造するプロセスのフローチャートである。プロセスは、ステップ１０２において、ＳＯＩ基板またはウエハ４００を受け取るかまたは形成することで開始する。図４に示す断面図には、半導体薄膜４０２が電気的絶縁性のピエゾ電気薄膜４０４上に配置され、そのピエゾ電気薄膜４０４が支持基板またはウエハ４０６上に配置される様子が記載されている。本明細書および特許請求の範囲において、特に断らない限り、ウエハの用語は便宜的に使用されており、通常の完全に円板形状の基板の意味に限定されず、任意の形状の基板または層を包含するような広い意味に解釈されるべきである。つまり、ウエハとは、完全なウエハまたは部分的に完全なウエハを含む。
【００２８】
実施形態において、ＳＯＩ基板またはウエハ４００は、電気的絶縁性ＡｌＮ薄膜４０４上に配置されたシリコン薄膜４０２を有する。ＡｌＮ薄膜４０４は、支持基板４０６上に配置され、支持基板４０６自体シリコン基板またはウエハであってもよい。ＳＯＩ基板４００およびその製造方法は、ここに参照文献として組み込む、“Ｍｅｔｈｏｄ  ｏｆ  Ｐｒｏｄｕｃｉｎｇ  ａ  Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ  Ａｒｔｉｃｌｅ”と題する、米国仮特許出願第６１／５５６，１２１号および国際特許出願第ＰＣＴ／ＡＵ２０１２／００１３４８に記載されている。しかし、当業者が理解するように、ＳＯＩ基板またはウエハの他の形状および／または組成が他の実施形態で代替的に使用されてもよい。基板またはウエハの電気的インシュレータは、音波装置を形成するのに使用されるべき、十分にピエゾ電気的な材料から構成される。
【００２９】
図５の上側に記載されるように、ＳＯＩ基板４００の平面の有効領域は、異なる領域に分割して考えることができる。有効領域には、ひとつ以上のＣＭＯＳデバイス領域５０２およびひとつ以上の音波デバイス／構造領域５０４が含まれる。ひとつ以上のＣＭＯＳデバイスはＣＭＯＳデバイス領域５０２内に形成されており、ひとつ以上の弾性表面波（ＳＡＷ）および／またはバルク音波（ＢＡＷ）デバイス／構造は、音波デバイス／構造領域５０４に形成されている。
【００３０】
上記した実施形態が以下で詳細に説明される。最初のＳＯＩ基板４００は、約７５０Åから１１００Åの厚さの薄いシリコン（１００）のデバイス品質層４０２を有し、それは、約２０００Åの厚さの窒化アルミニウム（ＡｌＮ）層４０４上に配置されている。また、ＡｌＮ層は、約６７５μｍの厚さの直径１５０ｍｍシリコン基板４０６上に配置されている。しかし、当業者が理解するように、これらの値は例示に過ぎず、他の値が他の例で使用されてもよい。
【００３１】
ステップ１０２において、シリコン層４０２が音波デバイス／構造領域５０４から選択的に除去され、その後、新しく露出したピエゾ電気薄膜４０４が少なくともひとつの保護層によって以下のように保護される。まず、以下の表１に示すように、約１１ｎｍの厚さを有するパッド酸化物５０６がＳＯＩウエハ全体に成長される。１４５ｎｍのシリコンの窒化物層（通常はＳｉ３Ｎ４）５０８がその後パッド酸化物層５０６上およびウエハ表面全体に配置される。フォトレジスト５１０が付着され標準的なフォトリソグラフィー技術を用いてパターニングされる。その結果、図５の下側に示すように、残ったフォトレジスト５１０がＣＭＯＳデバイス領域５０２内の窒化層５０８を保護しつつ、音波デバイス／構造領域５０４内の窒化物層５０８が露出する。以下の図面において、下側の図面は、上側の図面の水平方向点線で切った断面図を示す。
【表１】
2015510292.tif 000003
【００３２】
以下の表２に示すように、露出した窒化物層５０８はその後エッチングによって音波デバイス／構造領域５０４から剥離される。フォトレジスト５１０のマスクが剥離され、窒化物層５０８のみがＣＭＯＳデバイス領域５０２内に残る。
【００３３】
音波デバイス領域５０４内の露出したシリコン層部分５０６はその後、標準的なＬＯＣＯＳプロセスを使って、完全に酸化される。生成された〜２２０ｎｍのＳｉＯ２はその後部分的に厚さ約１４５ｎｍまでエッチバックされ、フィールド酸化層６０２が与えられる。これが、これ以降のＣＭＯＳデバイス形成プロセス１０６の間に、下側のピエゾ電気薄膜４０４を保護する。生成された構造は図６に示されている。明確化のためにシリコン層４０２のひとつの領域またはアイランド６０４のみが記載されているが、典型的に各ＭＯＳトランジスタに対してひとつの割合で、多くのアイランドが存在してもよい。
【表２】
2015510292.tif 000004
【００３４】
ＣＭＯＳデバイス形成
シリコン層４０２が音波デバイス／構造領域５０４から除去されて、その領域内の露出したピエゾ電気薄膜４０４はフィールド酸化膜６０２によって保護される。ＣＭＯＳデバイスは、ステップ１０６において、ＣＭＯＳデバイス領域５０２内に残ったシリコンアイランド６０４内に形成される。
【００３５】
本質的に、それぞれの薄膜シリコンアイランド６０４内にＣＭＯＳデバイスを形成するのに任意の標準的なＣＭＯＳ  ＳＯＩプロセスが使用可能である。多くの適切なプロセスが当業者に知られているかまたは利用可能である。ここでは、詳細な説明は省略する。上記のプロセス１０６において、標準的なＣＭＯＳ  ＳＯＩプロセスは、ＳＯＩウエハ４００のＣＭＯＳデバイス領域５０２内に残ったシリコンアイランド６０４内にＣＭＯＳデバイスを形成するのに使用される。このプロセスは、ＣＭＯＳデバイスに電気的コンタクトを形成するのに使用されるステップまでに限らず、より特定的に、層間絶縁層（ＩＬＤ）を堆積するステップまでであってもよい。ＣＭＯＳデバイスが形成されている間、ピエゾ電気薄膜インシュレータ４０４は基板４００の音波デバイス／構造領域５０４内の少なくともひとつの保護層によって保護されたままである。
【００３６】
定義として、ＣＭＯＳデバイスは、ｎ型およびｐ型チャネルの両方を有するＭＯＳトランジスタを含む。実施形態で説明するように、これらのデバイスはシリコン薄膜アイランド６０４の対応する領域内で各ＭＯＳトランジスタのソース、ドレインおよびチャネル領域をドープするべく適当なドーパント種をマスクを使ってイオン注入することにより形成される。表３、４および５は、コンタクトマスク形成ステップまでのひとつの可能なＣＭＯＳ  ＳＯＩプロセスのフローを要約したものである。
【００３７】
以下の表３に示すように、ＣＭＯＳ  ＳＯＩプロセスフローはシリコンアイランド６０４から窒化物層５０８および１１ｎｍのパッド酸化物５０６を除去することから始まる。その後、シリコンアイランド６０４の新しく露出した面に約１１ｎｍの犠牲酸化膜を成長させる。
【表３】
2015510292.tif 000005
【００３８】
以下の表４に示すように、Ｐ＋ソースおよびドレイン注入ステップまでを含むＣＭＯＳプロセス中に、音波デバイス領域はマスクされかつ保護されている。
【表４】
2015510292.tif 000006
【００３９】
それ以外に、表４のＣＭＯＳプロセスはシリコンアイランド６０４内にＣＭＯＳデバイスを形成するのに使用される当業者に周知の標準的なＣＭＯＳプロセスのいずれかであってよい。これ以上の説明は省略する。
【００４０】
これで、プロセス１００のＣＭＯＳデバイス形成部分は完了する。結果として、シリコン薄膜アイランド６０４内に通常の配線層のみがない完全なＣＭＯＳデバイスが形成される。当業者が理解するように、図面では単一のＣＭＯＳデバイスおよび関連するゲート積層体を有する単一のシリコン薄膜アイランド６０４のみが示されているが、実際には、多くのＣＭＯＳデバイスが形成されてもよい。また、アプリケーションの要求に応じて、それらのデバイスは多くのシリコンアイランド６０４内に形成されてもよい。
【００４１】
音波デバイス形成
ＣＭＯＳデバイスがステップ１０６で形成された後、ＣＭＯＳデバイスは相互接続される。デバイスが任意のバルク音波（ＢＡＷ）構造を有する場合、その後バルク音波構造電極およびコンタクトが形成される。まず、図２のフローチャートに示すように第１コンタクトプロセス１０８を使って、これらのコンタクトおよび電極がピエゾ電気薄膜４０４のＣＭＯＳデバイスの上側に形成される。
【００４２】
当業者に周知のように、標準的なＣＭＯＳデバイスプロセスにおいて、配線層はパターニングされた金属および層間絶縁層（ＩＬＤ）を交互に堆積することにより、ＣＭＯＳデバイス上に形成される。所望の実施形態において、単一のＩＬＤ層７０２がステップ２０２で堆積され、厚い（例えば、〜１μｍ）複数層のＰＥＣＶＤ  ＢＰＳＧ（ｐｌａｓｍａ−ｅｎｈａｎｃｅｄ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ  ｂｏｒｏ−ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）をウエハ全面に堆積させ、その後、堆積した層を緻密化することにより形成されて、図７に示す一般的構造が形成される。したがって、ＩＬＤ層７０２は、音波デバイス／構造領域５０４内の保護フィールド酸化層６０２上、および、ＣＭＯＳデバイス領域５０２内のメタライゼーションされていないＣＭＯＳデバイス上に形成される。他の実施形態において、複数のＩＬＤおよびメタル層が交互に堆積されてもよい。
【００４３】
図７の上側の平面図に示すように、各ＣＭＯＳトランジスタのゲート電圧はＣＭＯＳトランジスタボディから横方向に離隔されたゲートコンタクト７０４から対応する伸長したゲート電極／スタック７０６を介して与えられる。図７の下側の断面図には、ゲート電極／スタックが示されている。便宜上、ゲートコンタクト７０４は他の平面図から省略されているが、存在することは確かである。
【表５】
2015510292.tif 000007
【００４４】
ステップ２０４において、以下の表６に示すように、コンタクトフォトレジストマスクがＩＬＤ層７０２および下側のフィールド酸化層６０２の領域を選択的にエッチングするのに使用され、図８に示すようにこれらの領域からＩＬＤ層７０２が完全に除去される。生成された開口部８０２は真下に伸長し、ＣＭＯＳデバイス領域５０４内の各ＭＯＳトランジスタのソース、ドレイン、ゲートコンタクトに加え、任意の抵抗およびコンデンサを含むウエハ上の各電子デバイスに対してコンタクトを形成する。それにより、ひとつ以上のコンタクトメタルがそれらの開口部８０２内に堆積される。デバイスが任意のバルク音波構造を有する場合、開口部８０２は音波デバイス／構造領域５０２内のピエゾ電気薄膜４０４まで達し、バルク音波構造の一つ以上の背面電極が形成される。各ＢＡＷ構造は一組の櫛歯電極（ＩＤＴ）形式であってよく、または、ピエゾ電気薄膜４０４上にそれと平行に堆積された単一面として形成されてもよい。他に、音波デバイス／構造はすべてＳＡＷ構造である場合には、音波構造領域５０２内には開口部８０２が形成されない。
【表６】
2015510292.tif 000008
【００４５】
ステップ２０６において、ひとつ以上のコンタクトメタル９０２が以下の表７に示すようなプロセスを使ってウエハ上に堆積される（例えば、メタルの厚さ〜１μｍ）。それによって、図９に示すように、ＩＬＤ層７０２内の開口部８０２が完全に充填されるだけでなく、緻密化されたＩＬＤ層７０２を覆う平坦層が形成される。図９において単一のメタル層９０２のみが示されているが、典型的に３層のメタル層が積層される。メタル層９０２はバルク音波デバイス／構造領域５０４内でピエゾ電気層４０４と接続し、ＣＭＯＳデバイス領域５０２内でＭＯＳトランジスタ構造のゲートスタック、ソースおよびドレインと接続する。
【表７】
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【００４６】
ステップ２０８において、堆積されたメタル層９０２は以下の表８に示す標準的なアライメントリソグラフィーおよびエッチングプロセスを使って選択的にエッチングされる。その結果、図１０に示すような構造が形成される。この実施形態において、メタルエッチングマスクは、音波トランスデューサ電極１００４および音波デバイスコンタクトパッド１００６を相互接続する伸長した導体１００２を除いて、バルク音波デバイス／構造領域５０４内に残ったＩＬＤ層７０２の上方にあったメタル層部分が完全にエッチング除去されるように構成される。メタル層７０２内の開口部８０２を充填するメタル層９０２のその部分のみがＩＬＤ層７０２の上方に残される。それに対して、ＣＭＯＳデバイス領域５０２において、残った金属コンタクト領域１００８はＩＬＤ層７０２内の対応する開口部より広いため、これらのメタル領域１００８はＩＬＤ層７０２の上部面の対応部分と接触するショルダ部分を有する。この構成は、ＭＯＳトランジスタの小さいゲート、ソースおよびドレイン領域に対して比較的大きいコンタクトを与える。
【表８】
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【００４７】
図１に戻って、ステップ１１０において、ひとつ以上のパッシベーション層１１０２が以下に示す表９のプロセスを使って、パターン化されたメタル層９０２およびパターン化されたＩＬＤ層７０２上に堆積される。
【表９】
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【００４８】
ステップ１１２において、ハンドルウエハまたはスーパーストレート１２０２が図１２に示すようにパッシベーション層１１０２の上面に接合される。必要であれば、例えばＣＭＰ（化学機械的研磨）処理を使って、パッシベーション層１１０２は接合ステップの前に平坦化される。ステップ１１４において、元の支持基板またはウエハ４０６が除去される。それにより図１３に示すように、ピエゾ電気薄膜４０４の下側面１３０２が露出する。
【００４９】
図３に示す第２コンタクトプロセス１１６によって、露出したピエゾ電気層４０４の下側面１３０２上に第２のコンタクト／電極のセットが形成される。第２コンタクトプロセス１１６のステップ３０２において、ピエゾ電気薄膜４０４の下側面１３０２上にフォトレジストマスクを形成するのにアライメントフォトリソグラフィーステップが使用される。ピエゾ電気薄膜４０４の露出した領域はその後完全にエッチング除去され、ＣＭＯＳデバイスの下側コンタクトおよびバルク音波デバイス／構造コンタクトメタル領域に対する下層コンタクトへピエゾ電気薄膜４０４を通じて伸長する開口部が形成される。それによって、これらのコンタクトが接触するように露出する。
【００５０】
ステップ３０４において、一つ以上のメタル（例えば、アルミニウム、および検出用に光学的保護金薄膜層により覆われる金属）がピエゾ電気薄膜４０４の表面１３０２およびピエゾ電気薄膜４０４内の開口部を通じて露出したコンタクト金属領域の表面にわたって堆積される。ステップ３０６において、さらにアライメントフォトリソグラフィーステップが使用されて新しく露出した金属層の上に他のフォトレジストマスクが形成され、ピエゾ電気薄膜４０４の他方側上のコンタクト金属領域およびＢＡＷ電極に対して相補的にアライメントされた開口部が形成される。マスクを通じて露出した金属層の領域はエッチングによって完全に除去され、図１４に示す音波デバイスコンタクト／電極構造が生成される。
【００５１】
図１４に示す音波デバイス構造は、ピエゾ電気薄膜４０４の一方側の一体化した櫛歯電極１４０２の対およびそれに対応して相互にアライメントされたピエゾ電気薄膜４０４の他方側の一体化した櫛歯電極１４０４の対を有する。これにより、バルク音波共振器（ＲＡＲ）構造が構成される。ピエゾ電気薄膜４０４の両側の電極構造１４０２、１４０４へのコンタクトは、ピエゾ電気薄膜４０４を通じて伸長することによりピエゾ電気薄膜４０４のいずれか側で音波構造１４０２、１４０４を相互接続する音波構造コンタクト１４０６を通じて形成される。ピエゾ電気薄膜４０４の他方側のＣＭＯＳデバイスへのコンタクトは同様の方法により形成される（図示せず）。
【００５２】
概して、最終的なウエハは、アプリケーションに応じて、ＣＭＯＳデバイスとともに、（ｉ）ＳＡＷ構造のみ、（ｉｉ）ＢＡＷ／ＦＢＡＲ構造のみ、または（ｉｉｉ）ＳＡＷ構造およびＢＡＷ／ＦＢＡＲ構造の両方を含む。典型的に、ＲＦフィルタおよび／またはオシレータはＳＡＷ構造またはＢＡＲ構造のいずれかを使用する。液体検出用としてしばしば、ＢＡＷ構造が使用され、一方ガス検出用としてＳＡＷ構造が使用される。
【００５３】
図１５には、ハンドルウエハ１２０２がＣＭＯＳデバイスおよびバルク音波デバイス／構造用の支持基板となるように反転された状態で、完成した構造が略示されている。図１６は、音波構造が図１５に示すバルク音波構造ではなく、弾性音波構造であるデバイスを示す。もちろん、いずれかまたは両方の音波構造を有してもよい。
【００５４】
当業者が理解するように、形成された音波デバイス／構造のＩＤＴはピエゾ電気薄膜４０４の両側でアライメントされており、これらは一緒に薄膜バルク音波共振器（ＦＢＡＲ）デバイスを構成する。追加の層が非負荷保護ポリマー（図示せず）であるため、露出したＩＤＴに負荷は存在しない。検出アプリケーション用として、ＩＤＴが検出されるべき物質に負荷を与えるように保護ポリマーは省略される。
【００５５】
本願発明の態様から離れることなく多くの修正が可能であることは当業者の知るところである。
【先行技術文献】
【特許文献】
【００５６】
【特許文献１】国際特許出願ＰＣＴ／ＡＵ２０１２／００１３４８号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【国際調査報告】
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