【手続補正書】
【提出日】平成22年2月16日(2010.2.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
通常動作時は第１および第２の電源電圧によって駆動され、スタンバイ時は前記第２の電源電圧が遮断される半導体記憶装置であって、
前記第１の電源電圧によって駆動され、データを記憶するメモリセルと、
前記第２の電源電圧によって駆動され、前記メモリセルのデータの書込／読出を行なう書込／読出回路とを備え、
前記書込／読出回路は、バックゲートが前記第１の電源電圧を受け、ソースが前記第２の電源電圧を受け、ドレインが前記メモリセルに接続されたＰチャネルＭＯＳトランジスタを含む、半導体記憶装置。
【請求項２】
通常動作時は第１および第２の電源電圧によって駆動され、スタンバイ時は前記第２の電源電圧が遮断される半導体記憶装置であって、
前記第１の電源電圧によって駆動され、データを記憶するメモリセルと、
前記第２の電源電圧によって駆動され、前記メモリセルのデータの書込／読出を行なう書込／読出回路とを備え、
前記書込／読出回路は、ソースが前記第２の電源電圧を受け、ドレインが前記メモリセルに接続されたＰチャネルＭＯＳトランジスタを含み、
さらに、前記スタンバイ時に前記ＰチャネルＭＯＳトランジスタのゲートに前記第１の電源電圧を与えて前記ＰチャネルＭＯＳトランジスタを非導通にするプルアップ回路を備える、半導体記憶装置。
【請求項３】
さらに、前記メモリセルに接続されたビット線対を備え、
前記書込／読出回路は、
書込動作時に、前記メモリセルを活性化させるデコーダと、
書込データ信号に従って前記ビット線対のうちのいずれか一方のビット線を前記第２の電源電圧にするとともに他方のビット線を接地電圧にし、前記デコーダによって活性化された前記メモリセルに前記書込データ信号を書込む書込回路とを含み、
前記書込回路は、各ビット線に対応して設けられ、ドレインが対応のビット線を介して前記メモリセルに接続された前記ＰチャネルＭＯＳトランジスタを含む、請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
さらに、前記メモリセルに接続されたビット線対を備え、
前記書込／読出回路は、
読出動作時に、前記ビット線対を前記第２の電源電圧に充電する充電回路と、
前記メモリセルを活性化させるデコーダと、
前記デコーダによって活性化された前記メモリセルの記憶データに応じて前記ビット線対に生ずる電位差を入出力ノード対間に伝達させるゲート回路と、
前記入出力ノード対間の電位差を増幅するセンスアンプとを含み、
前記充電回路および前記ゲート回路の各々は、各ビット線に対応して設けられ、ドレインが対応のビット線を介して前記メモリセルに接続された前記ＰチャネルＭＯＳトランジスタを含む、請求項１または請求項２に記載の半導体記憶装置。
【請求項５】
前記センスアンプは、前記入出力ノード対間の電位差を前記第２の電源電圧に増幅する、請求項４に記載の半導体記憶装置。
【請求項６】
通常動作時は第１および第２の電源電圧によって駆動され、スタンバイ時は前記第２の電源電圧が遮断される半導体記憶装置であって、
前記第１の電源電圧によって駆動され、データを記憶するメモリセルと、
前記第２の電源電圧によって駆動され、前記メモリセルのデータの書込／読出を行なう書込／読出回路とを備え、
前記書込／読出回路は、
第１のしきい値電圧を有する第１のＰチャネルＭＯＳトランジスタと、
ソースが前記第２の電源電圧を受け、ドレインが前記メモリセルに接続され、第１のしきい値電圧よりも絶対値が高い第２のしきい値電圧を有する第２のＰチャネルＭＯＳトランジスタとを含む、半導体記憶装置。
【請求項７】
さらに、前記メモリセルに接続されたビット線対を備え、
前記書込／読出回路は、
書込動作時に、前記メモリセルを活性化させるデコーダと、
書込データ信号に従って前記ビット線対のうちのいずれか一方のビット線を前記第２の電源電圧にするとともに他方のビット線を接地電圧にし、前記デコーダによって活性化された前記メモリセルに前記書込データ信号を書込む書込回路とを含み、
前記書込回路は、各ビット線に対応して設けられ、ドレインが対応のビット線を介して前記メモリセルに接続された前記第２のＰチャネルＭＯＳトランジスタを含む、請求項６に記載の半導体記憶装置。
【請求項８】
さらに、前記メモリセルに接続されたビット線対を備え、
前記書込／読出回路は、
読出動作時に、前記ビット線対を前記第２の電源電圧に充電する充電回路と、
前記メモリセルを活性化させるデコーダと、
前記デコーダによって活性化された前記メモリセルの記憶データに応じて前記ビット線対に生ずる電位差を入出力ノード対間に伝達させるゲート回路と、
前記入出力ノード対間の電位差を増幅するセンスアンプとを含み、
前記充電回路および前記ゲート回路の各々は、各ビット線に対応して設けられ、ドレインが対応のビット線を介して前記メモリセルに接続された前記第２のＰチャネルＭＯＳトランジスタを含む、請求項６に記載の半導体記憶装置。
【請求項９】
前記センスアンプは、前記入出力ノード対間の電位差を前記第２の電源電圧に増幅する、請求項８に記載の半導体記憶装置。
【請求項１０】
前記半導体記憶装置はスタティック型である、請求項１から請求項９までのいずれかに記載の半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正の内容】
【０００３】
また、他のＳＲＡＭでは、スタンバイ時に、メモリセルのドライバ・トランジスタのソース電圧を接地電圧ＶＳＳよりも少しだけ高い電圧（０．３Ｖ）に上げることにより、記憶データを保持しつつ、メモリセルのサブスレッショルドリーク電流の低減化を図っている（非特許文献１参照）。
【非特許文献１】ISSCC 2004/SESSION 27/SRAM/27.2“A 300MHz 25μA/Mb Leakage On-Chip SRAM Module Featuring Process-Variation immunity and Low-Leakage-Active Mode for Mobile-Phone Application Processor”Yamamoto et al.
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
メモリセルＭＣは、図５に示すように、負荷トランジスタ（ＰチャネルＭＯＳトランジスタ）３１，３２、ドライバトランジスタ（ＮチャネルＭＯＳトランジスタ）３３，３４、およびアクセストランジスタ（ＮチャネルＭＯＳトランジスタ）３５，３６を含む。負荷トランジスタ３１，３２のソースはともに内部電源電圧ＳＶＤＤのラインに接続され、それらのドレインはそれぞれ記憶ノードＮ３１，Ｎ３２に接続され、それらのゲートはそれぞれ記憶ノードＮ３２，Ｎ３１に接続される。ドライバトランジスタ３３，３４のソースはともに対応のソース線ＳＬに接続され、それらのドレインはそれぞれ記憶ノードＮ３１，Ｎ３２に接続され、それらのゲートはそれぞれ記憶ノードＮ３２，Ｎ３１に接続される。アクセストランジスタ３５，３６のソースはそれぞれ記憶ノードＮ３１，Ｎ３２に接続され、それらのドレインはそれぞれ対応のビット線ＢＬ，／ＢＬに接続され、それらのゲートはともに対応のワード線ＷＬに接続される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
たとえば、書込データ信号が“１”の場合は記憶ノードＮ３１，Ｎ３２がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされ、書込データ信号が“０”の場合は記憶ノードＮ３１，Ｎ３２がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされる。ワード線ＷＬが非選択レベルの「Ｌ」レベル（接地電圧ＶＳＳ）にされてアクセストランジスタ３５，３６が非導通状態にされると、記憶ノードＮ３１，Ｎ３２に書き込まれたデータ信号がトランジスタ３１〜３４によってラッチされる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
プルアップ回路８０は、図１１に示すように、ＰチャネルＭＯＳトランジスタ８４，８５およびＮチャネルＭＯＳトランジスタ８６を含む。ＰチャネルＭＯＳトランジスタ８４のソースおよびバックゲートは周辺回路用の内部電源電圧ＶＤＤを受け、そのゲートは接地電圧ＶＳＳを受ける。ＰチャネルＭＯＳトランジスタ８４は抵抗素子を構成する。ＮチャネルＭＯＳトランジスタ８６のソースおよびバックゲートは接地電圧ＶＳＳを受け、そのドレインはＰチャネルＭＯＳトランジスタ８４のドレインに接続され、そのゲートは制御信号ＷＬＰＤを受ける。ＰチャネルＭＯＳトランジスタ８５のソースおよびバックゲートはメモリセルＭＣ用の内部電源電圧ＳＶＤＤを受け、そのゲートはＰチャネルＭＯＳトランジスタ８４のドレインに接続され、そのドレインは出力ノードＮ８５に接続される。出力ノードＮ８５は、対応のＰチャネルＭＯＳトランジスタ５０のゲートに接続される。