【手続補正書】
【提出日】平成21年11月17日(2009.11.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ドリフト領域としての第１の第１導電型層（２）および第１の第２導電型層（３）が第２の第１導電型層（１）上に形成されていると共に、前記第１の第１導電型層（２）および前記第１の第２導電型層（３）が前記第２の第１導電型層（１）の面方向に繰り返し配置された繰り返し構造をなしており、
前記繰り返し構造を構成する前記第１の第１導電型層（２）および前記第１の第２導電型層（３）のうち前記第１の第１導電型層（２）をドリフト領域とする縦型のＮチャネル型半導体素子を備えた半導体装置の製造方法であって、
第１導電型の基板（１０）を用意する工程と、
前記第１導電型の基板（１０）の表面側にトレンチ（１１）を形成する工程と、
前記トレンチ（１１）内に前記第１の第２導電型層（３）を形成することで、前記第１導電型の基板（１０）のうち前記各第１の第２導電型層（３）に挟まれた領域を前記第１の第１導電型層（２）とし、当該第１の第１導電型層（２）と前記第１の第２導電型層（３）とが交互に配置された前記繰り返し構造を形成する工程と、
前記繰り返し構造が形成された前記第１導電型の基板（１０）の裏面側を薄膜化した後、当該裏面側に前記第１の第１導電型層（２）よりも不純物濃度が高い前記第２の第１導電型層（１）を形成する工程と、を含んでいることを特徴とする半導体装置の製造方法。
【請求項２】
ドリフト領域としての第１の第１導電型層（２）および第１の第２導電型層（３）が第２の第１導電型層（１）上または前記第２の第１導電型層（１）の面方向に隣接する第２の第２導電型層（１９）上に形成されていると共に、前記第１の第１導電型層（２）および前記第１の第２導電型層（３）が前記第２の第１導電型層（１）または前記第２の第２導電型層（１９）の面方向に繰り返し配置された繰り返し構造をなしており、
前記繰り返し構造を構成する前記第１の第１導電型層（２）および前記第１の第２導電型層（３）のうち前記第１の第１導電型層（２）をドリフト領域とする縦型のＮチャネル型半導体素子と前記第１の第２導電型層（３）をドリフト領域とする縦型のＰチャネル型半導体素子とを備えた半導体装置の製造方法であって、
第１導電型の基板（１０）を用意する工程と、
前記第１導電型の基板（１０）の表面側にトレンチ（１１）を形成する工程と、
前記トレンチ（１１）内に前記第１の第２導電型層（３）を形成することで、前記第１導電型の基板（１０）を前記第１の第１導電型層（２）とした領域と前記第１の第２導電型層（３）との繰り返し構造を形成する工程と、
前記トレンチ（１１）内に前記第１の第２導電型層（３）を形成することで、前記第１導電型の基板（１０）のうち前記各第１の第２導電型層（３）に挟まれた領域を前記第１の第１導電型層（２）とし、当該第１の第１導電型層（２）と前記第１の第２導電型層（３）とが交互に配置された前記繰り返し構造を形成する工程と、
前記第１導電型の基板（１０）の裏面側において前記繰り返し構造のうち前記Ｎチャネル型半導体素子が形成された領域に前記第１の第１導電型層（２）よりも不純物濃度が高い前記第２の第１導電型層（１）を形成し、前記繰り返し構造のうち前記Ｐチャネル型半導体素子が形成された領域に前記第１の第２導電型層（３）よりも不純物濃度が高い前記第２の第２導電型層（１９）を形成する工程と、を含んでいることを特徴とする半導体装置の製造方法。
【請求項３】
前記第１導電型の基板（１０）を用意する工程では、当該第１導電型の基板（１０）の不純物濃度を測定する工程およびトレンチ幅を測定する工程を含んでおり、
前記第１の第２導電型層（３）を形成する工程では、前記不純物濃度を測定する工程で得られた前記第１導電型の基板（１０）の不純物濃度とトレンチ幅を測定する工程で得られた前記各第１の第２導電型層（３）の間の前記第１の第１導電型層（２）の幅との積が、前記各第１の第１導電型層（２）の間の前記第１の第２導電型層（３）の幅と当該第１の第２導電型層（３）の不純物濃度の積に等しくなるように、前記第１の第２導電型層（３）の不純物濃度を調整しつつ当該第１の第２導電型層（３）を形成することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第１の第２導電型層（３）を形成する工程では、前記第１導電型の基板（１０）の温度を段階的に下げることなく当該第１の第２導電型層（３）を形成することを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記繰り返し構造を形成する工程の後、当該繰り返し構造を構成する前記第１の第１導電型層（２）の表層部に前記縦型のＮチャネル型半導体素子を形成する工程を含んでいることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置の製造方法。
【請求項６】
前記第１導電型の基板（１０）を用意する工程では、当該第１導電型の基板（１０）を用意した後、前記第１導電型の基板（１０）の表層部に前記縦型のＮチャネル型半導体素子を形成する工程を含んでおり、
前記トレンチ（１１）を形成する工程では、前記第１導電型の基板（１０）のうち前記各縦型のＮチャネル型半導体素子の間に前記トレンチ（１１）を形成することを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置の製造方法。
【請求項７】
ドリフト領域としての第１の第１導電型層（２）および第１の第２導電型層（３）が第２の第１導電型層（１）上に形成されていると共に、前記第１の第１導電型層（２）および前記第１の第２導電型層（３）が前記第２の第１導電型層（１）の面方向に繰り返し配置された繰り返し構造をなしており、
当該繰り返し構造を挟むように前記第２の第１導電型層（１）の面方向に酸化膜（１３）が配置され、前記繰り返し構造を構成する前記第１の第１導電型層（２）および前記第１の第２導電型層（３）のうち前記第１の第１導電型層（２）をドリフト領域とする縦型のＮチャネル型半導体素子を備えた半導体装置の製造方法であって、
第１導電型の基板（１０）を用意する工程と、
前記第１導電型の基板（１０）の表面側にトレンチ（１１）を形成する工程と、
前記トレンチ（１１）の内壁面に当該トレンチ（１１）の幅の半分以下の厚さで前記第１の第２導電型層（３）をエピタキシャル成膜する工程と、
前記第１の第２導電型層（３）上に前記酸化膜（１３）を形成して当該酸化膜（１３）で前記トレンチ（１１）を埋めることで、前記第１導電型の基板（１０）のうち前記各第１の第２導電型層（３）に挟まれた領域を前記第１の第１導電型層（２）とし、当該第１の第１導電型層（２）と前記第１の第２導電型層（３）とが交互に配置された前記繰り返し構造を形成する工程と、
前記繰り返し構造が形成された前記第１導電型の基板（１０）の裏面側を薄膜化した後、当該裏面側に前記第１の第１導電型層（２）よりも不純物濃度が高い前記第２の第１導電型層（１）を形成する工程と、を含んでいることを特徴とする半導体装置の製造方法。
【請求項８】
ドリフト領域としての第１の第１導電型層（２）および第１の第２導電型層（３）が第２の第１導電型層（１）上に形成されていると共に、前記第１の第１導電型層（２）および前記第１の第２導電型層（３）が前記第２の第１導電型層（１）の面方向に繰り返し配置された繰り返し構造をなしており、
当該繰り返し構造を挟むように前記第２の第１導電型層（１）の面方向に酸化膜（１３）が配置され、前記繰り返し構造を構成する前記第１の第１導電型層（２）および前記第１の第２導電型層（３）のうち前記第１の第１導電型層（２）をドリフト領域とする縦型のＮチャネル型半導体素子を備えた半導体装置の製造方法であって、
第１導電型の基板（１０）を用意する工程と、
前記第１導電型の基板（１０）の表面側にトレンチ（１１）を形成する工程と、
前記トレンチ（１１）の内壁面を気相拡散するか若しくは前記トレンチ（１１）の内壁面にイオン注入を行うことで前記トレンチ（１１）の壁面を前記第１の第２導電型層（３）に形成する工程と、
前記第１の第２導電型層（３）上に酸化膜（１３）を形成して当該酸化膜（１３）で前記トレンチ（１１）を埋めることで、前記第１導電型の基板（１０）のうち前記各第１の第２導電型層（３）に挟まれた領域を前記第１の第１導電型層（２）とし、当該第１の第１導電型層（２）と前記第１の第２導電型層（３）とが交互に配置された前記繰り返し構造を形成する工程と、
前記繰り返し構造が形成された前記第１導電型の基板（１０）の裏面側を薄膜化した後、当該裏面側に前記第１の第１導電型層（２）よりも不純物濃度が高い前記第２の第１導電型層（１）を形成する工程と、を含んでいることを特徴とする半導体装置の製造方法。
【請求項９】
前記繰り返し構造を形成する工程の後、当該繰り返し構造を構成する前記第１の第１導電型層（２）の表層部に前記縦型のＮチャネル型半導体素子を形成する工程を含んでいることを特徴とする請求項７または８に記載の半導体装置の製造方法。
【請求項１０】
前記第１導電型の基板（１０）を用意する工程では、当該第１導電型の基板（２）を用意した後、前記第１導電型の基板（１０）の表層部に前記縦型のＮチャネル型半導体素子を形成する工程を含んでおり、
前記トレンチ（１１）を形成する工程では、前記第１導電型の基板（１０）のうち前記各縦型のＮチャネル型半導体素子の間に前記トレンチ（１１）を形成することを特徴とする請求項７または８に記載の半導体装置の製造方法。
【請求項１１】
前記第１導電型の基板（１０）を用意する工程では、当該第１導電型の基板（１０）の不純物濃度を測定する工程を含んでおり、
前記縦型のＮチャネル型半導体素子を形成する工程では、前記縦型のＮチャネル型半導体素子を形成した後、当該縦型のＮチャネル型半導体素子の耐圧を測定する工程を含んでおり、
当該耐圧を測定する工程では、前記耐圧が基準値よりも低い場合、前記第１導電型の基板（１０）の不純物濃度と前記各第１の第２導電型層（３）の間の前記第１の第１導電型層（２）の幅との積が、前記各第１の第１導電型層（２）の間の前記第１の第２導電型層（３）の幅と当該第１の第２導電型層（３）の不純物濃度の積に等しくなるように、前記第１導電型の基板（１０）を熱処理して前記第１の第２導電型層（３）から当該第１の第２導電型層（３）に含まれる不純物イオンを前記酸化膜（１３）に吸い出させる工程を含んでいることを特徴とする請求項９または１０に記載の半導体装置の製造方法。
【請求項１２】
前記第１の第２導電型層（３）を形成する工程では、当該第１の第２導電型層（３）の不純物濃度が前記第１導電型の基板（１０）の不純物濃度よりも高くなるように前記第１の第２導電型層（３）を形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第１の第２導電型層（３）を形成する工程では、前記第１導電型の基板（１０）の不純物濃度と前記各第１の第２導電型層（３）の間の前記第１の第１導電型層（２）の幅との積よりも、前記各第１の第１導電型層（２）の間の前記第１の第２導電型層（３）の幅と当該第１の第２導電型層（３）の不純物濃度の積が大きくなるように前記第１の第２導電型層（３）を形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１４】
前記第１導電型の基板（１０）を用意する工程では、当該第１導電型の基板（１０）として、リン、もしくはヒ素、もしくはアンチモンを不純物としてドープしたものを用意することを特徴とする請求項１ないし１３のいずれか１つに記載の半導体装置の製造方法。
【請求項１５】
前記第１導電型の基板（１０）を用意する工程では、当該第１導電型の基板（１０）として、不純物濃度が１×１０１５ｃｍ−３以上、１×１０１８ｃｍ−３以下のものを用意することを特徴とする請求項１ないし１４のいずれか１つに記載の半導体装置の製造方法。
【請求項１６】
ドリフト領域としての第１の第１導電型層（２）および第１の第２導電型層（３）が前記第１の第１導電型層（２）よりも不純物濃度が低い第３の第１導電型層（１５）に形成され、前記第３の第１導電型層（１５）が外縁部に位置するように前記第１の第１導電型層（２）、前記第１の第２導電型層（３）、前記第３の第１導電型層（１５）が第２の第１導電型層（１）上に形成されており、
さらに、前記第１の第１導電型層（２）および前記第１の第２導電型層（３）が前記第２の第１導電型層（１）の面方向に繰り返し配置された繰り返し構造をなしており、
当該繰り返し構造を構成する前記第１の第１導電型層（２）および前記第１の第２導電型層（３）のうち前記第１の第１導電型層（２）と、前記各第１の第１導電型層（２）間の第３の第１導電型層（１５）をドリフト領域とする縦型のＮチャネル型半導体素子を備えた半導体装置の製造方法であって、
第１の第１導電型層（２）よりも不純物濃度が低い第１導電型の基板（１８）を用意する工程と、
前記第１導電型の基板（１８）の表面側にトレンチ（１１）を形成する工程と、
前記トレンチ（１１）の内壁面を気相拡散するか若しくは前記トレンチ（１１）の内壁面にイオン注入を行うことで前記トレンチ（１１）の壁面を前記第１の第１導電型層（２）に形成する工程と、
前記第１の第１導電型層（２）上に第１の第２導電型層（３）をエピタキシャル成膜することで、前記第１の第１導電型層（２）と前記第１の第２導電型層（３）とが交互に配置された前記繰り返し構造を形成する工程と、
前記繰り返し構造が形成された前記第１導電型の基板（１８）の裏面側を薄膜化した後、当該裏面側に前記第１の第１導電型層（２）よりも不純物濃度が高い前記第２の第１導電型層（１）を形成し、前記第２の第１導電型層（１）上の外縁部に前記第１導電型の基板（１８）に基づく前記第３の第１導電型層（１５）を構成する工程と、を含んでいることを特徴とする半導体装置の製造方法。
【請求項１７】
ドリフト領域としての第１の第１導電型層（２）および第１の第２導電型層（２）が前記第１の第１導電型層（２）よりも不純物濃度が低い第３の第１導電型層（１５）に形成されたトレンチ（１１）内に配置され、前記第３の第１導電型層（１５）が外縁部に位置するように前記第１の第１導電型層（２）、前記第１の第２導電型層（３）、前記第３の第１導電型層（１５）が第２の第１導電型層（１）上に形成されており、
前記トレンチ（１１）内では、前記第１の第１導電型層（２）および前記第１の第２導電型層（３）が前記第２の第１導電型層（１）の面方向に繰り返し配置された繰り返し構造をなしており、
さらに、前記繰り返し構造を構成する前記第１の第１導電型層（２）および前記第１の第２導電型層（３）のうち前記第１の第１導電型層（２）と、当該第１の第１導電型層（２）に挟まれた前記第３の第１導電型層（１５）をドリフト領域とする縦型のＮチャネル型半導体素子を備えた半導体装置の製造方法であって、
前記第１の第１導電型層（２）よりも不純物濃度が低い第１導電型の基板（１８）を用意する工程と、
前記第１導電型の基板（１８）の表面側に前記トレンチ（１１）を形成する工程と、
前記トレンチ（１１）の内壁面に前記第１の第１導電型層（２）をエピタキシャル成膜する工程と、
前記第１の第１導電型層（２）上に第１の第２導電型層（３）をエピタキシャル成膜することで、前記第１の第１導電型層（２）と前記第１の第２導電型層（３）とが交互に配置された前記繰り返し構造を形成する工程と、
前記繰り返し構造が形成された前記第１導電型の基板（１８）の裏面側を薄膜化した後、当該裏面側に前記第１の第１導電型層（２）よりも不純物濃度が高い前記第２の第１導電型層（１）を形成し、前記第２の第１導電型層（１）上の外縁部に前記第１導電型の基板（１８）に基づく前記第３の第１導電型層（１５）を構成する工程と、を含んでいることを特徴とする半導体装置の製造方法。
【請求項１８】
ドリフト領域としての第１の第１導電型層（２）および第１の第２導電型層（３）が第２の第１導電型層（１）上で当該第２の第１導電型層（１）の面方向に繰り返し配置された繰り返し構造をなしており、
前記各繰り返し構造の間に前記第１の第１導電型層（２）よりも不純物濃度が低い第３の第１導電型層（１５）が形成され、当該第３の第１導電型層（１５）を挟んだ前記各繰り返し構造が酸化膜（１３）に挟まれた状態になっており、
前記第３の第１導電型層（１５）が外縁部に位置するように前記繰り返し構造、前記酸化膜（１３）、前記第３の第１導電型層（１５）が前記第２の第１導電型層（１）上に形成され、さらに前記第１の第１導電型層（２）と、前記各第１の第１導電型層（２）の間の前記第３の第１導電型層（１５）をドリフト領域とする縦型のＮチャネル型半導体素子を備えた半導体装置の製造方法であって、
前記第１の第１導電型層（２）よりも不純物濃度が低い第１導電型の基板（１８）を用意する工程と、
前記第１導電型の基板（１８）の表面側にトレンチ（１１）を形成する工程と、
前記トレンチ（１１）の内壁面を気相拡散するか若しくは前記トレンチ（１１）の内壁面にイオン注入を行うことで前記トレンチ（１１）の壁面を前記第１の第１導電型層（２）に形成する工程と、
前記トレンチ（１１）の内壁面に前記第１の第２導電型層（３）をエピタキシャル成膜することで、前記第１の第１導電型層（２）および前記第１の第２導電型層（３）で構成される前記繰り返し構造を形成し、前記各繰り返し構造に挟まれた前記第１導電型の基板（１８）を前記第３の第１導電型層（１５）として構成する工程と、
前記第１の第２導電型層（３）上に前記酸化膜（１３）を形成して当該酸化膜（１３）で前記トレンチ（１１）を埋める工程と、
前記繰り返し構造が形成された前記第１導電型の基板（１８）の裏面側を薄膜化した後、当該裏面側に前記第１の第１導電型層（２）よりも不純物濃度が高い前記第２の第１導電型層（１）を形成する工程と、を含んでいることを特徴とする半導体装置の製造方法。
【請求項１９】
前記第１導電型の基板（１８）を用意する工程では、当該第１導電型の基板（１８）を用意した後、前記第１導電型の基板（１８）の表層部に前記縦型のＮチャネル型半導体素子を形成する工程を含んでおり、
前記トレンチ（１１）を形成する工程では、前記第１導電型の基板（１８）のうち前記各縦型のＮチャネル型半導体素子の間に前記トレンチ（１１）を形成することを特徴とする請求項１６ないし１８のいずれか１つに記載の半導体装置の製造方法。
【請求項２０】
前記第１導電型の基板（１８）の裏面側を薄膜化して、当該裏面側に前記第２の第１導電型層（１）を形成する工程の前に、前記繰り返し構造を構成する前記第１の第１導電型層（２）および前記各第１の第１導電型層（２）に挟まれた前記第３の第１導電型層（１５）の表層部に前記縦型のＮチャネル型半導体素子を形成する工程を含んでいることを特徴とする請求項１６ないし１８のいずれか１つに記載の半導体装置の製造方法。
【請求項２１】
ドリフト領域としての第１の第１導電型層（２）および第１の第２導電型層（３）が第２の第１導電型層（１）上に形成されていると共に、前記第１の第１導電型層（２）および前記第１の第２導電型層（３）が前記第２の第１導電型層（１）の面方向に繰り返し配置された繰り返し構造をなしており、
前記繰り返し構造を構成する前記第１の第１導電型層（２）および前記第１の第２導電型層（３）のうち前記第１の第１導電型層（２）をドリフト領域とする縦型半導体素子を備えた半導体装置の製造方法であって、
第１導電型の基板（１０）を用意する工程と、
前記第１導電型の基板（１０）の表層部に前記縦型半導体素子を形成する工程と、
前記縦型の半導体素子を形成する工程のうち、最も熱履歴の大きな工程の後に、前記第１導電型の基板（１０）の前記各縦型半導体素子の間に表面側よりトレンチ（１１）を形成する工程と、
前記トレンチ（１１）内に前記第１の第２導電型層（３）を形成することで、前記第１導電型の基板（１０）のうち前記各第１の第２導電型層（３）に挟まれた領域を前記第１の第１導電型層（２）とし、当該第１の第１導電型層（２）と前記第１の第２導電型層（３）とが交互に配置された前記繰り返し構造を形成する工程と、
前記繰り返し構造が形成された後に、表面側に電極を形成する工程を含んでいることを特徴とする半導体装置の製造方法。
【請求項２２】
前記縦型の半導体素子とは、ＭＯＳゲート構造であり、前記トレンチ（１１）を形成する工程が、ゲート構造を形成された後になされることを特徴とする請求項２１に記載の半導体装置の製造方法。
【請求項２３】
前記第１導電型の基板（１０）を用意する工程では、当該第１導電型の基板（１０）の不純物濃度を測定する工程を含んでおり、
前記トレンチ（１１）を形成する工程では、トレンチ幅を測定する工程を含んでおり、
前記第１の第２導電型層（３）を形成する工程では、前記不純物濃度を測定する工程で得られた前記第１導電型の基板（１０）の不純物濃度とトレンチ幅を測定する工程で得られた前記各第１の第２導電型層（３）の間の前記第１の第１導電型層（２）の幅との積が、前記各第１の第１導電型層（２）の間の前記第１の第２導電型層（３）の幅と当該第１の第２導電型層（３）の不純物濃度の積に等しくなるように、前記第１の第２導電型層（３）の不純物濃度を調整しつつ当該第１の第２導電型層（３）を形成することを特徴とする請求項２１または２２に記載の半導体装置の製造方法。
【請求項２４】
前記第１の第２導電型層（３）を形成する工程では、前記第１導電型の基板（１０）の温度を段階的に下げることなく当該第１の第２導電型層（３）を形成することを特徴とする請求項２１ないし２３のいずれか１つに記載の半導体装置の製造方法。
【請求項２５】
ドリフト領域としての第１の第１導電型層（２）および第１の第２導電型層（３）が第２の第１導電型層（１）上に形成されていると共に、前記第１の第１導電型層（２）および前記第１の第２導電型層（３）が前記第２の第１導電型層（１）の面方向に繰り返し配置された繰り返し構造をなしており、
当該繰り返し構造を挟むように前記第２の第１導電型層（１）の面方向に酸化膜（１３）が配置され、前記繰り返し構造を構成する前記第１の第１導電型層（２）および前記第１の第２導電型層（３）のうち前記第１の第１導電型層（２）をドリフト領域とする縦型半導体素子を備えた半導体装置の製造方法であって、
第１導電型の基板（１０）を用意する工程と、
前記第１導電型の基板（１０）の表層部に前記縦型半導体素子を形成する工程と、
前記縦型の半導体素子を形成工程のうち、最も熱履歴の大きな工程の後に、前記第１導電型の基板（１０）の前記各縦型半導体素子の間に表面側よりトレンチ（１１）を形成する工程と、
前記トレンチ（１１）の内壁面に当該トレンチ（１１）の幅の半分以下の厚さで前記第１の第２導電型層（３）をエピタキシャル成膜する工程と、
前記第１の第２導電型層（３）上に前記酸化膜（１３）を形成して当該酸化膜（１３）で前記トレンチ（１１）を埋めることで、前記第１導電型の基板（１０）のうち前記各第１の第２導電型層（３）に挟まれた領域を前記第１の第１導電型層（２）とし、当該第１の第１導電型層（２）と前記第１の第２導電型層（３）とが交互に配置された前記繰り返し構造を形成する工程と、
前記繰り返し構造が形成された後に、表面側に電極を形成する工程を含んでいることを特徴とする半導体装置の製造方法。
【請求項２６】
ドリフト領域としての第１の第１導電型層（２）および第１の第２導電型層（３）が第２の第１導電型層（１）上に形成されていると共に、前記第１の第１導電型層（２）および前記第１の第２導電型層（３）が前記第２の第１導電型層（１）の面方向に繰り返し配置された繰り返し構造をなしており、
当該繰り返し構造を挟むように前記第２の第１導電型層（１）の面方向に酸化膜（１３）が配置され、前記繰り返し構造を構成する前記第１の第１導電型層（２）および前記第１の第２導電型層（３）のうち前記第１の第１導電型層（２）をドリフト領域とする縦型のＮチャネル型半導体素子を備えた半導体装置の製造方法であって、
第１導電型の基板（１０）を用意する工程と、
前記第１導電型の基板（１０）の表層部に前記縦型半導体素子を形成する工程と、
前記縦型の半導体素子を形成工程のうち、最も熱履歴の大きな工程の後に、前記第１導電型の基板（１０）の前記各縦型半導体素子の間に表面側よりトレンチ（１１）を形成する工程と、
前記トレンチ（１１）の内壁面を気相拡散するか若しくは前記トレンチ（１１）の内壁面にイオン注入を行うことで前記トレンチ（１１）の壁面を前記第１の第２導電型層（３）に形成する工程と、
前記第１の第２導電型層（３）上に酸化膜（１３）を形成して当該酸化膜（１３）で前記トレンチ（１１）を埋めることで、前記第１導電型の基板（１０）のうち前記各第１の第２導電型層（３）に挟まれた領域を前記第１の第１導電型層（２）とし、当該第１の第１導電型層（２）と前記第１の第２導電型層（３）とが交互に配置された前記繰り返し構造を形成する工程と、
前記繰り返し構造が形成された後に、表面側に電極を形成する工程を含んでいることを特徴とする半導体装置の製造方法。
【請求項２７】
前記縦型の半導体素子とは、ＭＯＳゲート構造であり、前記トレンチ（１１）を形成する工程が、ゲート構造を形成された後になされることを特徴とする請求項２５または２６に記載の半導体装置の製造方法。
【請求項２８】
前記第１導電型の基板（１０）を用意する工程では、当該第１導電型の基板（１０）の不純物濃度を測定する工程を含んでおり、
前記縦型半導体素子を形成する工程では、前記縦型半導体素子を形成し前記繰り返し構造が形成された後に、当該縦型半導体素子の耐圧を測定する工程を含んでおり、
当該耐圧を測定する工程では、前記耐圧が基準値よりも低い場合、前記第１導電型の基板（１０）の不純物濃度と前記各第１の第２導電型層（３）の間の前記第１の第１導電型層（２）の幅との積が、前記各第１の第１導電型層（２）の間の前記第１の第２導電型層（３）の幅と当該第１の第２導電型層（３）の不純物濃度の積に等しくなるように、前記第１導電型の基板（１０）を熱処理して前記第１の第２導電型層（３）から当該第１の第２導電型層（３）に含まれる不純物イオンを前記酸化膜（１３）に吸い出させる工程を含んでいることを特徴とする請求項２５ないし２７のいずれか１つに記載の半導体装置の製造方法。
【請求項２９】
前記第１の第２導電型層（３）を形成する工程では、当該第１の第２導電型層（３）の不純物濃度が前記第１導電型の基板（１０）の不純物濃度よりも高くなるように前記第１の第２導電型層（３）を形成することを特徴とする請求項２８に記載の半導体装置の製造方法。
【請求項３０】
前記第１の第２導電型層（３）を形成する工程では、前記第１導電型の基板（１０）の不純物濃度と前記各第１の第２導電型層（３）の間の前記第１の第１導電型層（２）の幅との積よりも、前記各第１の第１導電型層（２）の間の前記第１の第２導電型層（３）の幅と当該第１の第２導電型層（３）の不純物濃度の積が大きくなるように前記第１の第２導電型層（３）を形成することを特徴とする請求項２８に記載の半導体装置の製造方法。
【請求項３１】
前記第１導電型の基板（１０）を用意する工程では、当該第１導電型の基板（１０）として、リン、もしくはヒ素、もしくはアンチモンを不純物としてドープしたものを用意することを特徴とする請求項２１ないし３０のいずれか１つに記載の半導体装置の製造方法。
【請求項３２】
前記第１導電型の基板（１０）を用意する工程では、当該第１導電型の基板（１０）として、不純物濃度が１×１０１５ｃｍ−３以上、１×１０１８ｃｍ−３以下のものを用意することを特徴とする請求項２１ないし３１のいずれか１つに記載の半導体装置の製造方法。
【請求項３３】
ドリフト領域としての第１の第１導電型層（２）および第１の第２導電型層（３）が前記第１の第１導電型層（２）よりも不純物濃度が低い第３の第１導電型層（１５）に形成され、前記第３の第１導電型層（１５）が外縁部に位置するように前記第１の第１導電型層（２）、前記第１の第２導電型層（３）、前記第３の第１導電型層（１５）が第２の第１導電型層（１）上に形成されており、
さらに、前記第１の第１導電型層（２）および前記第１の第２導電型層（３）が前記第２の第１導電型層（１）の面方向に繰り返し配置された繰り返し構造をなしており、
当該繰り返し構造を構成する前記第１の第１導電型層（２）および前記第１の第２導電型層（３）のうち前記第１の第１導電型層（２）と、前記各第１の第１導電型層（２）間の第３の第１導電型層（１５）をドリフト領域とする縦型半導体素子を備えた半導体装置の製造方法であって、
第１の第１導電型層（２）よりも不純物濃度が低い第１導電型の基板（１８）を用意する工程と、
前記第１導電型の基板（１８）の表層部に前記縦型半導体素子を形成する工程と、
前記縦型の半導体素子を形成工程のうち、最も熱履歴の大きな工程の後に、前記第１導電型の基板（１８）の前記各縦型半導体素子の間に表面側よりトレンチ（１１）を形成する工程と、
前記トレンチ（１１）の内壁面を気相拡散するか若しくは前記トレンチ（１１）の内壁面にイオン注入を行うことで前記トレンチ（１１）の壁面を前記第１の第１導電型層（２）に形成する工程と、
前記第１の第１導電型層（２）上に第１の第２導電型層（３）をエピタキシャル成膜することで、前記第１の第１導電型層（２）と前記第１の第２導電型層（３）とが交互に配置された前記繰り返し構造を形成する工程と、
前記繰り返し構造が形成された後に、表面側に電極を形成する工程を含んでいることを特徴とする半導体装置の製造方法。
【請求項３４】
ドリフト領域としての第１の第１導電型層（２）および第１の第２導電型層（２）が前記第１の第１導電型層（２）よりも不純物濃度が低い第３の第１導電型層（１５）に形成されたトレンチ（１１）内に配置され、前記第３の第１導電型層（１５）が外縁部に位置するように前記第１の第１導電型層（２）、前記第１の第２導電型層（３）、前記第３の第１導電型層（１５）が第２の第１導電型層（１）上に形成されており、
前記トレンチ（１１）内では、前記第１の第１導電型層（２）および前記第１の第２導電型層（３）が前記第２の第１導電型層（１）の面方向に繰り返し配置された繰り返し構造をなしており、
さらに、前記繰り返し構造を構成する前記第１の第１導電型層（２）および前記第１の第２導電型層（３）のうち前記第１の第１導電型層（２）と、当該第１の第１導電型層（２）に挟まれた前記第３の第１導電型層（１５）をドリフト領域とする縦型半導体素子を備えた半導体装置の製造方法であって、
前記第１の第１導電型層（２）よりも不純物濃度が低い第１導電型の基板（１８）を用意する工程と、
前記縦型の半導体素子を形成工程のうち、最も熱履歴の大きな工程の後に、前記第１導電型の基板（１８）の前記各縦型半導体素子の間に表面側よりトレンチ（１１）を形成する工程と、
前記トレンチ（１１）の内壁面に前記第１の第１導電型層（２）をエピタキシャル成膜する工程と、
前記第１の第１導電型層（２）上に第１の第２導電型層（３）をエピタキシャル成膜することで、前記第１の第１導電型層（２）と前記第１の第２導電型層（３）とが交互に配置された前記繰り返し構造を形成する工程と、
前記繰り返し構造が形成された後に、表面側に電極を形成する工程を含んでいることを特徴とする半導体装置の製造方法。
【請求項３５】
ドリフト領域としての第１の第１導電型層（２）および第１の第２導電型層（３）が第２の第１導電型層（１）上で当該第２の第１導電型層（１）の面方向に繰り返し配置された繰り返し構造をなしており、
前記各繰り返し構造の間に前記第１の第１導電型層（２）よりも不純物濃度が低い第３の第１導電型層（１５）が形成され、当該第３の第１導電型層（１５）を挟んだ前記各繰り返し構造が酸化膜（１３）に挟まれた状態になっており、
前記第３の第１導電型層（１５）が外縁部に位置するように前記繰り返し構造、前記酸化膜（１３）、前記第３の第１導電型層（１５）が前記第２の第１導電型層（１）上に形成され、さらに前記第１の第１導電型層（２）と、前記各第１の第１導電型層（２）の間の前記第３の第１導電型層（１５）をドリフト領域とする縦型半導体素子を備えた半導体装置の製造方法であって、
前記第１の第１導電型層（２）よりも不純物濃度が低い第１導電型の基板（１８）を用意する工程と、
前記縦型の半導体素子を形成工程のうち、最も熱履歴の大きな工程の後に、前記第１導電型の基板（１８）の前記各縦型半導体素子の間に表面側よりトレンチ（１１）を形成する工程と、
前記トレンチ（１１）の内壁面を気相拡散するか若しくは前記トレンチ（１１）の内壁面にイオン注入を行うことで前記トレンチ（１１）の壁面を前記第１の第１導電型層（２）に形成する工程と、
前記トレンチ（１１）の内壁面に前記第１の第２導電型層（３）をエピタキシャル成膜することで、前記第１の第１導電型層（２）および前記第１の第２導電型層（３）で構成される前記繰り返し構造を形成し、前記各繰り返し構造に挟まれた前記第１導電型の基板（１８）を前記第３の第１導電型層（１５）として構成する工程と、
前記第１の第２導電型層（３）上に前記酸化膜（１３）を形成して当該酸化膜（１３）で前記トレンチ（１１）を埋める工程と、
前記繰り返し構造が形成された後に、表面側に電極を形成する工程を含んでいることを特徴とする半導体装置の製造方法。
【請求項３６】
前記縦型の半導体素子とは、ＭＯＳゲート構造であり、前記トレンチ（１１）を形成する工程が、ゲート構造を形成された後になされることを特徴とする請求項３３ないし３５のいずれか一つに記載の半導体装置の製造方法。