(57)【要約】テスト用マイクロエレクトロニクス基板の両面に結合可能なトランスレータ、ならびに関連するシステムおよび方法が開示されている。一実施形態による装置が、第１の主要面と、第１の主要面とは反対に向いている第２の主要面と、基板を貫通して延在しかつ第１の主要面および第２の主要面の両方から電気的にアクセス可能な、導電性の基板貫通ビアを有するマイクロエレクトロニクス基板を含む。装置は、基板に切離し可能に接続されておりかつ第１の面から外側に延在する第１の領域内に配置されている第１のトランスレータであって、第１の面からビアにアクセスする第１の電気信号経路を含む、第１のトランスレータと、第１のトランスレータと同時に基板に切離し可能に接続されている第２のトランスレータであって、第２の面から外側に延在する第２の領域内に配置されており、第２の面からビアにアクセスする第２の電気信号経路を含む、第２のトランスレータとをさらに含む。
2015514226.tif 000002
【特許請求の範囲】
【請求項１】
マイクロエレクトロニクス基板をテストする方法であって、
マイクロエレクトロニクス基板に近接して第１の領域内に第１のトランスレータを配置するステップであって、前記マイクロエレクトロニクス基板は、第１の主要面および前記第１の主要面とは逆方向を向いている第２の主要面を有し、前記マイクロエレクトロニクス基板は、前記基板を貫通して延在する導電性の基板貫通ビア、前記マイクロエレクトロニクス基板の前記第１の主要面から外側に延在する第１の領域、および前記第２の主要面から外側に延在する第２の領域を有する、ステップと、
前記第１の領域において前記第１のトランスレータを前記マイクロエレクトロニクス基板に対して取外し可能に固定するステップと、
前記第１のトランスレータが前記第１の領域において前記マイクロエレクトロニクス基板に対して固定されている間に、前記第２の領域において第２のトランスレータを前記マイクロエレクトロニクス基板に対して取外し可能に固定するステップと、
前記第１のトランスレータが前記第１の領域に配置されている間に、前記マイクロエレクトロニクス基板の第１の基板貫通ビアを前記第１のトランスレータで電気的にアクセスするステップと、
前記第１のトランスレータおよび前記第２のトランスレータの両方が前記マイクロエレクトロニクス基板に対して取外し可能に固定されている間に、前記マイクロエレクトロニクス基板の前記第１の基板貫通ビアまたは第２の基板貫通ビアを前記第２のトランスレータで電気的にアクセスするステップと
を含むことを特徴とする方法。
【請求項２】
前記マイクロエレクトロニクス基板を前記第１のトランスレータで電気的にアクセスするステップおよび前記マイクロエレクトロニクス基板を前記第２のトランスレータで電気的にアクセスするステップは、前記マイクロエレクトロニクス基板を前記第１のトランスレータおよび前記第２のトランスレータの両方で同時に電気的にアクセスするステップを含むことを特徴とする請求項１に記載の方法。
【請求項３】
前記マイクロエレクトロニクス基板を前記第１のトランスレータでアクセスするステップは、信号を前記第１のビアに沿って前記第２のトランスレータへ方向付けるステップを含み、前記マイクロエレクトロニクス基板を前記第２のトランスレータでアクセスするステップは、前記信号を受信するステップを含むことを特徴とする請求項１に記載の方法。
【請求項４】
前記マイクロエレクトロニクス基板を前記第２のトランスレータでアクセスするステップは、前記第１のトランスレータから受信された前記信号または別の信号を前記第１のトランスレータへ方向付けるステップを含むことを特徴とする請求項３に記載の方法。
【請求項５】
前記マイクロエレクトロニクス基板を前記第１のトランスレータで電気的にアクセスするステップおよび前記マイクロエレクトロニクス基板を前記第２のトランスレータで電気的にアクセスするステップは、
前記第２のトランスレータにおいて前記第１のトランスレータから第１の信号を受信するステップと、
前記第１の信号を受信するステップに応答して、前記第１の信号または第２の信号を前記マイクロエレクトロニクス基板へ方向付けるステップと
を含むことを特徴とする請求項１に記載の方法。
【請求項６】
前記マイクロエレクトロニクス基板を前記第１のトランスレータで電気的にアクセスするステップおよび前記マイクロエレクトロニクス基板を前記第２のトランスレータで電気的にアクセスするステップは、
前記第２のトランスレータにおいて前記第１のトランスレータから第１の信号を受信するステップと、
前記第１の信号を受信するステップに応答して、前記第１の信号または第２の信号を前記第１のトランスレータへ方向付けるステップと
を含むことを特徴とする請求項１に記載の方法。
【請求項７】
前記マイクロエレクトロニクス基板を前記第１のトランスレータで電気的にアクセスするステップおよび前記マイクロエレクトロニクス基板を前記第２のトランスレータで電気的にアクセスするステップは、
前記第１のトランスレータからの第１の信号を前記第１のビアに沿って方向付けるステップと、
前記第２のトランスレータにおいて前記第１のトランスレータからの第１の信号を受信するステップと、
前記第１の信号を受信するステップに応答して、前記第１の信号または第２の信号を前記第２の基板貫通ビアに沿って前記第１のトランスレータまたは前記マイクロエレクトロニクス基板へ方向付けるステップであって、前記第２の基板貫通ビアは、前記第１の基板貫通ビアとは異なっている、ステップと
を含むことを特徴とする請求項１に記載の方法。
【請求項８】
前記第１のビアは、前記第１の信号が方向付けられたとき通電されるダイの一部であり、前記第２のビアは、前記第１の信号または前記第２の信号が前記第２の基板貫通ビアに沿って方向付けられたとき通電されないダイの一部であることを特徴とする請求項７に記載の方法。
【請求項９】
前記第１のトランスレータから前記第２のトランスレータにおいて受信された信号を、前記マイクロエレクトロニクス基板、前記第１のトランスレータおよび前記第２のトランスレータ以外のデバイスへ送るステップをさらに含むことを特徴とする請求項１に記載の方法。
【請求項１０】
前記第１のビアは第１のダイの一部であり、前記方法は、
前記第１のトランスレータからの信号を前記第１のビアを通して前記第２のトランスレータへ送ること、
前記第２のトランスレータを使用して、前記第１のビアからの前記信号を前記第２のビアへ送ること、
前記第１のトランスレータにおいて前記第２のビアからの前記信号を受信すること、
前記第１のトランスレータを使用して、前記第２のビアからの前記信号を前記マイクロエレクトロニクス基板の第３のビアへ送ることであって、前記第３のビアは、前記第１のダイとは異なる第２のダイの一部であること
により積層ダイをシミュレーションするステップをさらに含むことを特徴とする請求項１に記載の方法。
【請求項１１】
前記マイクロエレクトロニクス基板を前記第１のトランスレータでアクセスするステップおよび前記マイクロエレクトロニクス基板を前記第２のトランスレータで電気的にアクセスするステップは、
前記第１のトランスレータおよび前記第２のトランスレータのうちの一方を使用して、未完成ダイのビアに沿って信号を伝送するステップと、
前記第１のトランスレータおよび前記第２のトランスレータのうちの他方を使用して、前記信号を完成ダイへ伝送するステップと
を含むことを特徴とする請求項１に記載の方法。
【請求項１２】
前記マイクロエレクトロニクス基板を前記第１のトランスレータでアクセスするステップおよび前記マイクロエレクトロニクス基板を前記第２のトランスレータで電気的にアクセスするステップは、
前記第１のトランスレータおよび前記第２のトランスレータのうちの一方を使用して、非通電ダイのビアに沿って信号を伝送するステップと、
前記第１のトランスレータおよび前記第２のトランスレータのうちの他方を使用して、前記信号を通電ダイへ伝送するステップと
を含むことを特徴とする請求項１に記載の方法。
【請求項１３】
前記マイクロエレクトロニクス基板により担持されているデバイスが、第１のビアに沿って第１の方向に移動する信号にアクセス可能であるが、前記第１のビアに沿って前記第１の方向と反対の第２の方向に移動する信号にアクセス不可能であり、前記マイクロエレクトロニクス基板を前記第１のトランスレータでアクセスするステップおよび前記マイクロエレクトロニクス基板を前記第２のトランスレータで電気的にアクセスするステップは、
前記第１のトランスレータおよび前記第２のトランスレータのうちの一方から他方へ信号を第２のビアに沿って前記第２の方向に伝送するステップと、
前記第１のトランスレータおよび前記第２のトランスレータのうちの他方から前記信号を前記第１のビアに沿って前記第１の方向に方向付けるステップと
を含むことを特徴とする請求項１に記載の方法。
【請求項１４】
前記マイクロエレクトロニクス基板を前記第１のトランスレータでアクセスするステップおよび前記マイクロエレクトロニクス基板を前記第２のトランスレータで電気的にアクセスするステップは、
第１の信号を、前記第１のトランスレータおよび前記第２のトランスレータのうちの一方からビアを通して第１の方向に方向付けるステップと、
第２の信号を、前記第１のトランスレータおよび前記第２のトランスレータのうちの他方からビアを通して前記第１の方向と反対の第２の方向に方向付けるステップと
を含むことを特徴とする請求項１に記載の方法。
【請求項１５】
前記第１のトランスレータは第１の厚さを有し、前記第２のトランスレータは、前記第１の厚さとは異なる第２の厚さを有することを特徴とする請求項１に記載の方法。
【請求項１６】
前記マイクロエレクトロニクス基板が移動するとき、前記第２のトランスレータを用いて前記マイクロエレクトロニクス基板を支持するステップをさらに含むことを特徴とする請求項１５に記載の方法。
【請求項１７】
マイクロエレクトロニクス基板をテストする方法であって、
マイクロエレクトロニクス基板に近接して第１の領域内に第１のトランスレータを配置するステップであって、前記マイクロエレクトロニクス基板は、第１の主要面および前記第１の主要面とは逆方向を向いている第２の主要面を有し、前記マイクロエレクトロニクス基板は、前記基板を貫通して延在する導電性の基板貫通ビア、前記マイクロエレクトロニクス基板の前記第１の主要面から外側に延在する第１の領域、および前記第２の主要面から外側に延在する第２の領域を有する、ステップと、
前記第１の領域において前記第１のトランスレータを前記マイクロエレクトロニクス基板に取外し可能に固定するステップと、
前記第１のトランスレータが前記第１の領域に配置されている間に、前記マイクロエレクトロニクス基板の少なくとも第１の基板貫通ビアを前記第１のトランスレータで電気的にアクセスするステップと、
前記第２の領域において第２のトランスレータを前記マイクロエレクトロニクス基板に対して取外し可能に固定するステップと、
前記マイクロエレクトロニクス基板の少なくとも前記第１の基板貫通ビアまたは第２の基板貫通ビアを前記第２のトランスレータで電気的にアクセスするステップと
を含むことを特徴とする方法。
【請求項１８】
前記マイクロエレクトロニクス基板を前記第１のトランスレータで電気的にアクセスするステップおよび前記マイクロエレクトロニクス基板を前記第２のトランスレータで電気的にアクセスするステップは、前記第１のトランスレータおよび前記第２のトランスレータの両方が前記マイクロエレクトロニクス基板に取外し可能に固定されている間に、前記マイクロエレクトロニクス基板を電気的にアクセスするステップを含むことを特徴とする請求項１７に記載の方法。
【請求項１９】
マイクロエレクトロニクス基板をテストする装置であって、
第１の主要面および前記第１の主要面とは逆方向を向いている第２の主要面を有するマイクロエレクトロニクス基板であって、前記基板を貫通して延在する導電性の基板貫通ビアを有し、前記ビアは、前記第１の主要面および前記第２の主要面の両方から電気的にアクセス可能である、マイクロエレクトロニクス基板と、
前記マイクロエレクトロニクス基板に切離し可能に接続されておりかつ前記第１の主要面から外側に延在する第１の領域内に配置されている第１のトランスレータであって、前記第１の領域から前記基板貫通ビアにアクセスする第１の電気信号経路を含む、第１のトランスレータと、
前記第１のトランスレータと同時に前記マイクロエレクトロニクス基板に切離し可能に接続されている第２のトランスレータであって、前記マイクロエレクトロニクス基板の前記第２の主要面から外側に延在する第２の領域内に配置されており、前記第２の領域から前記基板貫通ビアにアクセスする第２の電気信号経路を含む、第２のトランスレータと
を含むことを特徴とする装置。
【請求項２０】
前記第１のトランスレータは、第１の厚さを有し、前記第２のトランスレータは、前記第１の厚さとは異なる第２の厚さを有することを特徴とする請求項１９に記載の装置。
【請求項２１】
前記マイクロエレクトロニクス基板は、完成ダイと部分ダイとを含み、前記第１のトランスレータおよび前記第２のトランスレータのうちの少なくとも一方が部分ダイのビアを介して前記マイクロエレクトロニクス基板にアクセスすることを特徴とする請求項１９に記載の装置。
【請求項２２】
前記マイクロエレクトロニクス基板は、完成ダイと部分ダイとを含み、前記第１のトランスレータおよび前記第２のトランスレータは、どちらも部分ダイの１または複数のビアを介して前記マイクロエレクトロニクス基板にアクセスすることを特徴とする請求項１９に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般に、テスト用マイクロエレクトロニクス基板の両面に結合可能なトランスレータ、ならびに関連するシステムおよび方法に関する。
【背景技術】
【０００２】
関連出願の相互参照
本願は、どちらもそれらの全体が参照により本明細書に援用されている、２０１３年３月１５日に出願された米国特許出願第１３／８４０，９３７号明細書および２０１２年４月９日に出願された米国特許仮出願第６１／６２１，９５４号明細書の優先権を主張するものである。参照により本明細書に援用されている上記出願および／または任意の他の資料が本開示に矛盾する場合は本開示が支配する。
【０００３】
マイクロエレクトロニクス（例えば、半導体）製造技術における進歩が、とりわけ、最新電子工学のコストの大幅な低減をもたらしている。結果として、集積回路が現代環境において至る所に存在するものとなっている。
【０００４】
集積回路は、通常、バッチで（in batches）製造される。個々のバッチは、通常、複数の半導体ウエハまたは他の基板を含み、その内部および上に集積回路が形成される。当該集積回路を形成することは、例えば蒸着、マスキング、パターニング、注入、エッチング、平坦化および他のプロセスを含む、多種多様の半導体製造ステップを必要とする。
【０００５】
各ウエハは、通常、後に分離されるかまたは単一化されかつ使用するためにパッケージングされる何百もの個々のダイを含む。ダイが単一化される前に、完成ウエハがテストされて、ウエハ上のどのダイが所定の仕様に従って動作することができるか判定する。このようにして、所望通りに機能することができない集積回路は、パッケージングされないか、またはさもなければ最終製品に組み込まれない。
【０００６】
おおよそ円形の半導体基板またはウエハ上に集積回路を製造するのが通常である。さらに、集積回路の最上層上にまたはそれに近接して配設されている導電性領域が集積回路の低層内にまたは上に配設されている種々の電子的要素への接続ための端子の機能を果たすのに役立つように、そのような集積回路を形成することが一般的である。テスト中、これらの導電性領域は、一般的にプローブカードと接触している。
【０００７】
歴史的に、ウエハ上の非単一化集積回路が一度に１つテストされていた。コストを低減しかつ投資利益率を向上させるために、各ウエハがテストプロセスに費やす時間は短縮されるべきである。同時に２つ以上の集積回路をテストするために、種々の方法および装置がメーカにより模索されてきた。このようにして、ウエハスループットが改善され得る。一度に２つ以上の集積回路をテストするための典型的な要求が、テスタ上のテスタチャネルの数を増やすことである。そのような平行テスト装置では、２つ以上の集積回路の最初の１つがテストプログラムに不合格であると判定された場合、そのグループ内の１または複数の残りの集積回路は、ウエハ上の集積回路の別のグループがテストプロセスを開始することができる前に、テスト順序を継続し、それを完了しなければならない。このことは、ウエハ上の集積回路の次のグループをテストするテストシステムの準備ができるまで、不合格だった集積回路専用のテスタチャネルが有効に占有されていないことを意味する。したがって、特にウエハ上の集積回路の集中および複雑さの増大の観点から、依然として、より効率的なウエハテストが必要である。
【発明の概要】
【０００８】
本技術は、全般的に、例えばテスト用のマイクロエレクトロニクス基板の両面に結合可能なトランスレータ、ならびに関連するシステムおよび方法に関する。特定の実施形態では、これらの技術は基板貫通（例えば、ウエハ貫通またはシリコン貫通）ビアを活用して、両面からマイクロエレクトロニクス基板にアクセスすることができ、それにより基板のダイがテストされる効率性を高めることができる。
【図面の簡単な説明】
【０００９】
【図１Ａ】本技術の実施形態による、２つの対向面と、両面から基板に電気的にアクセスする対応するトランスレータとを有する代表的な基板（例えば、ウエハ）の図である。
【図１Ｂ】本技術の実施形態による、２つの対向面と、両面から基板に電気的にアクセスする対応するトランスレータとを有する代表的な基板（例えば、ウエハ）の図である。
【図１Ｃ】本技術の実施形態による、２つの対向面と、両面から基板に電気的にアクセスする対応するトランスレータとを有する代表的な基板（例えば、ウエハ）の図である。
【図１Ｄ】図１Ａ〜図１Ｃに示されているタイプの基板の部分の走査電子顕微鏡図である。
【図１Ｅ】図１Ｃに示されている基板および２つのトランスレータの部分概略拡大図である。
【図２】本開示時の実施形態による、基板、およびテスタ組立体に結合されている２つのトランスレータの部分概略横断面図である。
【図３Ａ】本技術の実施形態による、非通電ダイ（unpowered die）にアクセスする２つのトランスレータに結合されている基板の部分概略横断面図である。
【図３Ｂ】本技術の実施形態による、非通電ダイにアクセスする２つのトランスレータに結合されている基板の部分概略横断面図である。
【図４Ａ】本技術の実施形態による、テスト信号を径方向外側方向に方向付けるように構成されている、基板および２つのトランスレータの図である。
【図４Ｂ】本技術の実施形態による、テスト信号を径方向外側方向に方向付けるように構成されている、基板および２つのトランスレータの図である。
【図５Ａ】本技術の実施形態による、非単一化基板の積層ダイをシミュレーションするように配置されている、基板および２つのトランスレータの図である。
【図５Ｂ】本技術の実施形態による、非単一化基板の積層ダイをシミュレーションするように配置されている、基板および２つのトランスレータの図である。
【図６Ａ】本技術の実施形態による、未完成ダイの基板貫通ビアを使用するように配置されている、基板および２つのトランスレータの図である。
【図６Ｂ】本技術の実施形態による、未完成ダイの基板貫通ビアを使用するように配置されている基板および２つのトランスレータの図である。
【図７Ａ】本技術の実施形態に従って構成されている基板および２つの可撓性トランスレータの図である。
【図７Ｂ】本技術の実施形態に従って構成されている基板および２つの可撓性トランスレータの図である。
【図８Ａ】本技術の実施形態に従って構成されている１つの剛性トランスレータを備えた基板および１つの可撓性トランスレータの図である。
【図８Ｂ】本技術の実施形態に従って構成されている１つの剛性トランスレータを備えた基板および１つの可撓性トランスレータの図である。
【図９Ａ】本技術の実施形態に従って構成されている基板および２つの剛性トランスレータの図である。
【図９Ｂ】本技術の実施形態に従って構成されている基板および２つの剛性トランスレータの図である。
【図１０Ａ】本技術の別の実施形態に従って構成されている基板および２つの可撓性トランスレータの図である。
【図１０Ｂ】本技術の別の実施形態に従って構成されている基板および２つの可撓性トランスレータの図である。
【発明を実施するための形態】
【００１０】
本技術のいくつかの実施形態の特定の詳細が、図１Ａ〜図１０Ｂを参照して以下に記載されている。周知でありかつマイクロエレクトロニクスデバイスおよび関連テストに関係することが多いが、本開示のいくつかの重要な態様を不必要に曖昧にする可能性がある、構造またはプロセスを記載しているいくつかの詳細が、明確にするために以下の説明において記載されていない。さらに、以下の開示は本技術の異なる態様のいくつかの実施形態を記載しているが、本技術のいくつかの他の実施形態が、本項に記載されているものとは異なる構成または異なる構成要素を有する可能性がある。したがって、本技術は、追加要素を備えたかつ／または図１Ａ〜図１０Ｂを参照して以下に記載されている要素のいくつかを備えていない他の実施形態を有し得る。
【００１１】
図１Ａは、本技術による、デバイスおよび方法に関してテストするのに適したマイクロエレクトロニクス基板１００（例えば、半導体ウエハ）の部分概略横断面図である。代表的なマイクロエレクトロニクス基板１００は、対応するダイ縁部１０７を有する複数のダイまたはダイ部位１０１を含む。テスト後、基板１００は、ダイ縁部１０７に沿って単一化されるかまたは賽の目に切断されて、使用する前に封入されるかまたは別途パッケージングされる個々のダイ１０１を作り出す。各ダイ１０１は、１または複数の活性領域１０２を含み得る。ダイパッド１０３が、基板１００の第１の面（例えば、第１の主要面）１０６ａからアクセス可能である。基板貫通ビア（例えば、シリコン貫通ビア）１０４が、基板１００の第１の面１０６ａおよび対向する第２の面（例えば、第２の主要面）１０６ｂの両方から基板１００の内部の構造物に電気的アクセスを実現する。基板貫通ビアパッド１０５が、ビア１０４への電気的アクセスを実現する。
【００１２】
図１Ｂは、第１のトランスレータ１１０ａおよび第２のトランスレータ１１０ｂとして示されている２つのトランスレータ１１０間に配置されている代表的な基板１００を示す。第１のトランスレータ１１０ａは、基板１００の第１の面１０６ａに近接しかつその方に向いて配置されており、第２のトランスレータ１１０ｂは、基板１００の第２の面１０６ｂに近接しかつその方に向いて配置されている。本明細書に用いられている用語「トランスレータ」は、全般的に、１または複数の導電性（例えば、金属）層を有する構造物を指し、当該トランスレータは、一般にテスト目的で、ウエハまたは他の基板に一時的に貼付されているか、取り付けられているか、または係合されている。通常、トランスレータは、例えば１つのステーション（例えば、テストまたは処理ステーション）から別のステーションへ、基板１００と共に移動するように構成されている。一般に、トランスレータは、ダイパッド１０３間かつ／またはビア１０４間の間隔と合致する、それらの間の間隔を有する１セットの接点を含む。一般にウエハ接点または基板接点と呼ばれることもあるこの第１の接点セットは、テスト中は基板１００と係合しており、トランスレータの「ウエハ面」または「基板面」上で位置決めされている。また、トランスレータは、通常、例えば、テスタまたは他のテストデバイスに結合するのに適した、異なる間隔を有していてもよい、トランスレータの反対側「テスタ面」上で位置決めされている第２の接点セットを含む。したがって、トランスレータは、通常は非常に近接して共に離間されているダイパッドと、通常はさらに離間されている対応するテスタパッドとの間に、インターフェースをもたらすことができる。トランスレータは、テスト中に、予備テスト中にかつ／またはテスト手順後に１つのステーションから別のステーションへ基板１００と共に移動するために、真空力、クランプおよび／または他の技法により基板に一時的に取り付けられることが可能である。
【００１３】
第１のトランスレータ１１０ａの基板接点またはウエハ接点は、関連基板１００のダイパッド１０３に接触するように配置されている第１の導体１１１と、基板１００の第１の面１０６ａにおいて基板貫通ビア１０４（例えば、ビアパッド１０５）に接触するように配置されている第２の導体１１２とを含み得る。また、第２のトランスレータ１１０ｂは、基板１００の第２の面１０６ｂから基板貫通ビア１０４に接触するように配置されている第２の導体１１２を含み得る。したがって、第１のトランスレータ１１０ａは、第１の面１０６ａから基板貫通ビア１０４にアクセスすることができ、第２のトランスレータ１１０ｂは、第２の面１０６ｂから同一のまたは異なる基板貫通ビア１０４にアクセスすることができる。
【００１４】
図１Ｃは、それに取外し可能に取り付けられた第１のトランスレータ１１０ａと第２のトランスレータ１１０ｂとを備えた基板１００を示す。この構成における基板１００ならびにトランスレータ１１０ａおよびトランスレータ１１０ｂを用いて、基板１００は、基板１００の第１の面１０６ａおよび第２の面１０６ｂの両方にアクセスする電気信号を用いてテストされ得る。したがって、第１のトランスレータ１１０ａは、基板１００の第１の主要面１０６ａから外側に延在する第１の領域１０８ａに配置されており、第２のトランスレータ１１０ｂは、基板１００の第２の主要面１０６ｂから外側に延在する第２の領域１０８ｂに配置されている。
【００１５】
図１Ｄは、図１Ｃに示されている基板１００の部分を示す走査電子顕微鏡図である。したがって、図１Ｄは個々のダイ１０１および関連基板貫通ビア１０４を示す。
【００１６】
図１Ｅは、図１Ｃに示されている基板１００ならびにトランスレータ１１０ａおよびトランスレータ１１０ｂの部分の拡大図である。
【００１７】
図２は、本技術の実施形態による、テスト用に配置されている代表的な基板１００ならびに代表的なトランスレータ１１０ａおよびトランスレータ１１０ｂの部分概略横断面図である。図２に示されている通り、当該装置は、複数のテスタまたはテストモジュール１２１を含むテスタ組立体１２０を含み得る。テスタ１２１は、第１のトランスレータ１１０ａにアクセスするように配置されている第１のテスタ１２１ａと、第２のトランスレータ１１０ｂを介して基板１００にアクセスするように配置されている第２のテスタ１２１ｂとを含み得る。したがって、第１のテスタ１２１ａは、第１のトランスレータ１１０ａにより担持されている第１のテスタ接点１１３ａと電気的に通信することができ、第２のテスタ１２１ｂは、第２のテスタ接点１１３ｂを介して第２のトランスレータ１１０ｂにアクセスすることができる。テスタ１２１と基板１００との間の通信は、第１の信号経路１１４および第２の信号経路１１４ｂとして、点線で概略的に示されている。テスタ信号経路１２２は、第１のテスタ１２１ａと第２のテスタ１２１ｂとの間を接続するか、またはそれらの間で通信を実現する。したがって、第１のテスタ１２１ａにより実施されるテストが、第２のテスタ１２１ｂにより実施されるテストと調整され得る。この機能は、あるマイクロエレクトロニクスデバイス、例えばＮＡＮＤデバイス、をテストするのに特に有用である可能性があり、１つのテストからの結果が複数の可能な後続テストのうちのどれが実施されるかを導くことができる。上記装置の別の利点が、積層状のダイ内に最終的に組み込まれるダイをテストするのに使用され得ることである。そのようなダイは、基板貫通ビア１０４を使用して、第２の面１０６ｂにおいて位置決めされているパッドへではなく、第１の面１０６ａにおいて位置決めされているパッドへ様々な信号を伝送してもよい。したがって、第１のテスタ１２１ａおよび第２のテスタ１２１ｂは、ダイ１０１が生成する可能性がある様々な信号を送達しかつ／またはそれらに応答するようにプログラムされ／構成され得る。上述に加えてまたは上述の代わりに、第２のテスタ１２１ｂは下部のダイをシミュレーションすることができ、第１のテスタ１２１ａは上部のダイをシミュレーションすることができる。
【００１８】
特定の実施形態では、基板貫通ビア１０４を通してダイ１０１にかつ／またはそれから伝送される信号が、動作中、一方向のみに（例えば、第１のトランスレータ１１０ａの方へのみまたは第２のトランスレータ１１０ｂの方へのみ）移動することができる。代表的なデバイスが、ダイオードおよびトライステートデバイスを含む。したがって、個々の基板貫通ビア１０４の両端部にアクセスする能力は、全体的なテスト動作の多様性を高めることができる。さらに、以下に記載される通り、１つのダイの基板貫通ビアは、別のダイのテストを容易にするために使用され得る。さらなる実施形態では、１または複数のビアに沿って両方向に信号が伝送される。例えば、そのような信号は、（信号を一方向のみに伝送しなければならない）単方向デバイスの完全性をテストしかつ／または多方向に信号を伝送する多方向デバイスの能力をテストするのに使用され得る。
【００１９】
図３Ａおよび図３Ｂは、本技術の特定の実施形態に従って構成されている代表的な第１のトランスレータ１１０ａと第２のトランスレータ１１０ｂとを備えた代表的な基板１００を示す。図３Ａでは、トランスレータ１１０ａ、１１０ｂおよび第１のテスタ１２１ａのセットは、基板１００に係合するための適所に概略的に示されている。図３Ｂでは、第１のトランスレータ１１０ａおよび第２のトランスレータ１１０ｂは基板１００と係合しており、第１のテスタ１２１ａは第１のトランスレータ１１０ａと係合している。本実施形態の特定の態様では、第２のトランスレータ１１０ｂは、非通電ダイまたはテストされていないダイの基板貫通ビアが通電ダイ（powered die）またはテストダイ（例えば、テスト下のダイまたはデバイスすなわち「ＤＵＴ：Ｄｉｅ／Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ」）のテストを容易にすることを可能にする回路を含む。例えば、図３Ｂは、通電され、テスト下にあり、かつ非電通の（「非電通ダイ３」および「非電通ダイ５」としても確認される）２つの第２のダイ１０１ｂ間に配置されている（「ダイ４テスト」としても確認される）第１のダイ１０１ａを示す。対応する第１のテスタ１２１ａが、第１のダイ１０１ａの第１の基板貫通ビア１０４ａにより、第１のダイ１０１ａにアクセスする。第２のトランスレータ１１０ｂは、第１のダイの第１の基板貫通ビア１０４ａを第２のダイ１０１ｂの第２の基板貫通ビア１０４ｂと接続する第２の信号経路１１４ｂを含む。したがって、第１のテスタ１２１ａは、第１のダイ１０１ａの第１の基板貫通ビア１０４ａと第２のダイ１０１ｂの第２の基板貫通ビア１０４ｂの両方を通過する第１の信号経路１１４ａにより、第１のダイ１０１ａと通信することができる。この装置を使用して、現在テスト下にない隣接する（かつ／または他の）ダイを使用することにより、現在テスト下にある各ダイに利用可能なアクセスを増加させることができる。例えば、この装置は、通常は第２のトランスレータ１１０ｂを使用することにより第１の基板貫通ビア１０４ａを「下方へ」通って第２のトランスレータ１１０ｂの方へ単方向に伝送される第１のダイ１０１ａからの信号を第１のテスタ１２１ａが評価して、そのような信号を第２のダイ１０１ｂの第２のビア１０４ｂを上方へ通って第１のテスタ１２１ａへ戻るよう再度方向付けることを可能にすることができる。動作中、第１のテスタ１２１ａ、および／またはテスタとダイ１０１ａ、１０１ｂとの間の接続部を順番に移動させることにより、ダイの全てがテストされ得る。上述に加えてまたはそれの代わりに、第２のビア１０４ｂが使用されて、第１のトランスレータ１１０ａと第２のトランスレータ１１０ｂとの間で命令を送信することができる。
【００２０】
図４Ａおよび図４Ｂは、第２のトランスレータ１１０ｂが使用されて、図４Ａおよび図４Ｂに示されていない構成要素に搬送されかつ／またはそれから受信される可能性のある信号を搬送する別の装置を示す。例えば、第１のテスタ１２１ａは、第１の信号経路１１４ａにより示されているように、ダイ１０１と通信することができ、第２のトランスレータ１１０ｂは、第２の信号経路１１４ｂにより示されているように、離れた所に、例えば図４Ａおよび図４Ｂにおいて可視でない追加テスタ（現地外テスタまたは分布テスタ）へ／から、信号を搬送することができる。図７Ａおよび図７Ｂを参照して以下にさらに記載される通り、信号は、基板１００の外周を越えて延びている経路に沿って送られることが可能である。
【００２１】
図５Ａおよび図５Ｂは、第１のトランスレータ１１０ａおよび第２のトランスレータ１１０ｂが、積層ダイ装置を模倣する方法で複数の非単一化ダイをテストするのに使用される信号経路を含む装置を示す。図５Ｂに示されている代表的な実施形態では、合計６つのダイ１０１ａ〜１０１ｆが、３つの積層ダイをシミュレーションする特定のテストに関与している。第１のダイ１０１ａ、第３のダイ１０１ｃ、および第５のダイ１０１ｅが通電されており、テストされている。第２のダイ１０１ｂ、第４のダイ１０１ｄ、および第６のダイ１０１ｆは通電されていないが、通電されているダイを接続する通路を提供している。トランスレータ１１０ａ、１１０ｂの各々の信号経路は、非通電ダイを使用して、一方のテストされるダイの底部から他方の上部へ信号を送るように構成されており、このように積層ダイ装置を模倣している。例えば、第１のトランスレータ１１０ａにおける第１の信号経路１１４ａは、第１のテスタ１２１ａと第１のダイ１０１ａとの間に通信を実現している。第２のトランスレータ１１０ｂにおける第２の信号経路１１４ｂは、第１のダイ１０１ａの基板貫通ビア１０４を第２のダイ１０１ｂの基板貫通ビア１０４に接続している。第１のトランスレータ１１０ａにおける第３の信号経路１１４ｃは、第２の非通電ダイ１０１ｂの基板貫通ビア１０４を第３の通電ダイ１０１ｃの基板貫通ビア１０４と接続している。同様の装置が使用されて、第３のダイ１０１ｃを第５のダイ１０１ｅと接続し、第２のテスタ１２１ｂに信号を送っている。このように、通常はダイが積層装置内にある場合にのみ明らかであるダイの動作の態様が、ダイが単一化され積層装置内に実際に配置される前にテストされ得る。個々のダイがシミュレーションされる積層装置内で一緒にテストされてもよいが、単一化されると、ダイは、必ずしも、シミュレーション中に使用される同一のダイと共に積層される必要がない。
【００２２】
図６Ａおよび図６Ｂは、基板１００により担持されている未完成ダイの基板貫通ビアを使用することにより、ダイ（例えば、無傷の完成ダイ）をテストする装置を示す。詳細には、基板１００は通常は円形でありかつ完成ダイまたは全体ダイ１０１ａは通常は矩形であるため、基板１００の外周は、未完成ダイまたは部分ダイ１０１ｂの部分を含み得る。これらの未完成ダイ１０１ｂは、完成ダイ１０１ａに関連する製造プロセスの少なくともいくつか、例えば基板貫通ビアの形成、を経た可能性がある。したがって、完成ダイ１０１ａは第１の基板貫通ビア１０４ａを有することができ、未完成ダイ１０１ｂは第２の基板貫通ビア１０４ｂ有し得る。第２の基板貫通ビア１０４ｂが使用されて、第２のトランスレータ１１０ｂを使用して部分ダイまたは未完成ダイ１０１ｂの第２の基板貫通ビア１０４ｂと完成ダイ１０１ａの第１の基板貫通ビア１０４ａとの間で信号経路１１４に沿って信号を搬送することにより、第１のダイ１０１ａへのアクセスを実現することができる。したがって、第２のビア１０４ｂは「通過」機能をもたらすことができる。
【００２３】
図７Ａおよび図７Ｂは、比較的薄い第１のトランスレータ１１０ａおよび比較的薄い第２のトランスレータ１１０ｂにより、代表的な基板１００がテストされる構成を示す。第２のトランスレータ１１０ｂは、基板１００の外縁を越えて延びている縁部延長部１１５を含む「縁部が延長した」構成を有し得る。縁部延長部１１５は、例えばテスタおよび／または他の外部デバイスに結合するための、追加機能領域をもたらすことができる。トランスレータ１１０ａ、１１０ｂは、薄い可撓性の層状の金属／誘電材料から形成されて、垂直方向に低い間隙をもたらすことができる。したがって、この装置は、テスト中の垂直間隙要件が狭い場合に特に適している。
【００２４】
図８Ａおよび図８Ｂは、比較的厚い構成を有する第１のトランスレータ８１０ａと図７Ａおよび図７Ｂを参照して前述されているものにおおよそ類似した薄い構成を有する第２のトランスレータ８１０ｂとの間に代表的な基板１００が配置されている別の装置を示す。この装置は、基板１００の上方の垂直間隙が基板１００の下方の垂直間隙ほど狭くないかまたは限界的でない場合に使用され得る。
【００２５】
図９Ａおよび図９Ｂは、どちらも比較的厚い構成を有する２つのトランスレータ９１０ａと９１０ｂとの間に基板１００が配置されている別の装置を示す。この装置は、基板１００の上方および下方の垂直間隙がどちらもそれほど狭くないかまたは限界的でない設置において使用することができる。
【００２６】
図１０Ａおよび図１０Ｂは、どちらも比較的薄く、どちらも図７Ａおよび図７Ｂを参照して前述されている縁部延長装置を含まない、第１のトランスレータ１０１０ａと第２のトランスレータ１０１０ｂとの間に配置されている、基板１００を示す。したがって、この装置は、基板１００へのかつそれからの通信が信号経路の密度を必要としない、および／または縁部延長装置を必要とするかまたは別の方法で必要とする他の特徴を必要としない例において使用され得る。
【００２７】
本技術の特定の実施形態が、マイクロエレクトロニクス基板、例えば複数のダイを含むウエハ、をテストする方法に関する。代表的な方法が、マイクロエレクトロニクス基板に近接して第１の領域に第１のトランスレータを配置するステップを含む。マイクロエレクトロニクス基板は、第１の主要面と、第１の主要面とは逆方向に向いている第２の主要面とを有し、基板を貫通して延在する導電性の基板貫通ビアを有し、第１の領域はマイクロエレクトロニクス基板の第１の主要面から外側に延在し、第２の領域は第２の主要面から外側に延在する。本方法は、第１の領域において第１のトランスレータをマイクロエレクトロニクス基板に対して取外し可能に固定するステップと、第１の領域において第１のトランスレータがマイクロエレクトロニクス基板に対して固定されている間に、第２の領域において第２のトランスレータをマイクロエレクトロニクス基板に対して取外し可能に固定するステップと、第１のトランスレータが第１の領域に配置されている間に、マイクロエレクトロニクス基板の第１の基板貫通ビアを第１のトランスレータで電気的にアクセスするステップと、第１のトランスレータおよび第２のトランスレータの両方がマイクロエレクトロニクス基板に対して固定されている間に、マイクロエレクトロニクス基板の第１の基板貫通ビアまたは第２の基板貫通ビアを第２のトランスレータで電気的にアクセスするステップとをさらに含み得る。
【００２８】
さらなる特定の実施形態では、本方法は、マイクロエレクトロニクス基板を第１のトランスレータおよび第２のトランスレータの両方で同時に電気的にアクセスするステップをさらに含む。さらなる特定の実施形態では、本方法は、第２のトランスレータにおいて第１のトランスレータからの第１の信号を受信するステップと、それに応答して、第１の信号または第２の信号をマイクロエレクトロニクス基板または第１のトランスレータに方向付けるステップとをさらに含む。さらなる実施形態では、第１のビアは第１のダイの一部であり、本方法は、第１のトランスレータからの信号を第１のダイの第１のビアを通して第２のトランスレータへ送ることにより、積層ダイをシミュレーションするステップと、第２のトランスレータを使用して、第１のビアからの信号を第２のビアへ送るステップと、第１のトランスレータにおいて第２のビアからの信号を受信するステップと、第１のトランスレータを使用して、第２のビアからの信号をマイクロエレクトロニクス基板の第３のビアへ送るステップであって、第３のビアは第１のダイとは異なる第２のダイの一部である、ステップとをさらに含む。
【００２９】
本明細書に開示されている方法は、開示されているデバイスおよびシステムを作製し使用する方法に加えて、開示されているデバイスおよびシステムを作製し使用するように他者に教授する方法を含み、包含する。したがって、また、本明細書に開示されている使用および製造のありとあらゆる方法は、そのような使用および製造の方法を教授する対応する方法を完全に開示し、可能にする。そのような使用および製造を教授する方法は、コンピュータ可読媒体ベースの実行可能なプログラムまたはプロセスの形を取っていてもよい。
【００３０】
上述から、本技術の特定の実施形態が例示目的で本明細書に記載されているが、当該技術から逸脱することなく種々の修正が施されてもよいことは言うまでもない。例えば、明示的に前述されているもの以外の構成を有するトランスレータが使用されて、基板の両面から基板へのアクセスを実現することができる。基板は、図に示されている通り概ね水平の配向で、または他の実施形態では垂直もしくは他の配向で、テストされ得る。いくつかの実施形態では、別のものから１つのトランスレータにより受信される同一の信号が、別の部位へ、例えば第１のトランスレータへ戻されまたはテスト下のダイへ、直接伝送される。いくつかの実施形態では、受信された信号は、さらなる伝送の前に修正されるか、または異なる信号の伝送に対する根拠を提供する。特定の実施形態の場合において記載されている本技術のある態様が、他の実施形態に組み込まれるかまたはそれらにおいて排除されてもよい。例えば、図２〜図５Ｂの場合において記載されている信号経路は、比較的薄い外形または比較的厚い外形を有するトランスレータにおいて実施され得る。さらに、本技術のある実施形態に関連する利点がそれらの実施形態の場合において記載されている一方、他の実施形態もまたそのような利点を呈示してもよく、全ての実施形態が、必ずしも、本技術の範囲内に入るそのような利点を呈示する必要はない。したがって、本開示および関連技術は、本明細書に明示的に示されていないかまたは記載されていない他の実施形態を包含し得る。以下の例は、本技術の追加の代表的な実施形態を提供する。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【国際調査報告】
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