(57)【要約】  超小型電子パッケージ１０は、各々前面２０及びコンタクト２６を有する半導体ダイ１８を備える、第１の封止された超小型電子素子１４及び第２の封止された超小型電子素子１６を備える。封止材２８が、各ダイのエッジ面２４と接触し、そこから少なくとも１つの横方向に延在する。導電性素子３６が、コンタクトから前面の上を封止材の上に重なる位置まで延在する。第１の超小型電子素子及び第２の超小型電子素子は、第１のダイ及び第２のダイのうちの一方のダイの前面又は背面のうちの一方が、第１のダイ及び第２のダイのうちの他方のダイの前面又は背面のうちの一方の方に向けられるように、互いに取り付けられる。複数の導電性相互接続４０が、第１の超小型電子素子及び第２の超小型電子素子の封止材を通って延在し、第１の超小型電子素子及び第２の超小型電子素子の少なくとも１つの半導体ダイに導電性素子によって電気的に接続される。【選択図】図１Ａ
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【特許請求の範囲】
【請求項１】
第１の封止された超小型電子素子及び第２の封止された超小型電子素子であって、各超小型電子素子は、
第１の横方向及び第２の横方向に延在する前面と、該前面上の複数のコンタクトと、該前面と反対側の背面と、該前面と該背面との間に延在するエッジ面と、を有する半導体ダイと、
前記半導体ダイの少なくとも前記エッジ面と接触し、該エッジ面から前記横方向のうちの少なくとも一方の方向に延在する封止材と、
前記半導体ダイの前記コンタクトから前記前面の上を前記横方向のうちの少なくとも一方の方向に前記封止材の上に重なる位置まで延在する導電性素子と、
を有し、
第１の超小型電子素子及び第２の超小型電子素子は、第１の半導体ダイ及び第２の半導体ダイのうちの一方の半導体ダイの前記前面又は前記背面のうちの一方が、前記第１の半導体ダイ及び前記第２の半導体ダイのうちの他方の半導体ダイの前記前面又は前記背面のうちの一方の方にかつそれに隣接して向けられるように、互いに取り付けられ、前記第１の超小型電子素子及び前記第２の超小型電子素子の前記封止材は、それぞれの外側に反対側の面を画定する、第１の超小型電子素子及び第２の超小型電子素子と、
前記第１の超小型電子素子及び前記第２の超小型電子素子の前記封止材を通って延在する複数の導電性相互接続であって、該導電性相互接続のうちの少なくとも幾つかは、前記第１の超小型電子素子及び前記第２の超小型電子素子の少なくとも１つの半導体ダイに前記導電性素子によって電気的に接続され、前記導電性相互接続は、前記外側に反対側の面において露出している、複数の導電性相互接続と、
を備える、超小型電子パッケージ。
【請求項２】
前記第１の超小型電子素子及び前記第２の超小型電子素子は、前記第１の半導体ダイ及び前記第２の半導体ダイの前記前面が互いに対向するように、互いに取り付けられている、請求項１に記載の超小型電子パッケージ。
【請求項３】
前記第１の超小型電子素子及び前記第２の超小型電子素子は、前記第２の半導体ダイの前記前面が前記第１の半導体ダイの前記背面と対向するように、互いに取り付けられている、請求項１に記載の超小型電子パッケージ。
【請求項４】
前記第１の超小型電子素子及び前記第２の超小型電子素子は、前記第１の半導体ダイ及び前記第２の半導体ダイの前記背面が互いに対向するように、互いに取り付けられている、請求項１に記載の超小型電子パッケージ。
【請求項５】
前記超小型電子素子のうちの少なくとも１つは、前記封止材の主面が前記それぞれの半導体ダイの前記前面と同一平面上であるように構成されている、請求項１に記載の超小型電子パッケージ。
【請求項６】
前記超小型電子素子のうちの少なくとも１つは、前記封止材の第２の主面が、対応する半導体ダイの前記背面と同一平面上であるように構成されている、請求項１に記載の超小型電子パッケージ。
【請求項７】
前記封止材の前記外側に反対側の面の間に延在し、それぞれの導電性素子と交差するレーザエッチングされた開口部を前記導電性相互接続が含み、該開口部は、少なくとも部分的に導電性金属が充填されている、請求項１に記載の超小型電子パッケージ。
【請求項８】
前記導電性相互接続のうちの第１の導電性相互接続は、前記第１の半導体ダイにそれぞれの導電性素子によって電気的に接続され、前記導電性相互接続のうちの第２の導電性相互接続は、前記第２の半導体ダイにそれぞれの導電性素子によって電気的に接続されている、請求項１に記載の超小型電子パッケージ。
【請求項９】
前記第１の導電性相互接続の量は、前記第２の導電性相互接続の量と等しい、請求項８に記載の超小型電子パッケージ。
【請求項１０】
前記導電性相互接続の全ては、第１の導電性相互接続又は第２の導電性相互接続のいずれかである、請求項８に記載の超小型電子パッケージ。
【請求項１１】
前記第１の半導体ダイ及び前記第２の半導体ダイは、他のいかなる機能よりも、メモリ記憶アレイ機能を提供するように構成された能動素子の数が多いメモリチップである、請求項１に記載の超小型電子パッケージ。
【請求項１２】
前記メモリチップの各々は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）記憶アレイを含む、請求項１１に記載の超小型電子パッケージ。
【請求項１３】
請求項１に記載の第１の超小型電子パッケージと、
端子が露出している第１の面と、パッケージコンタクトが露出している第２の面と、を画定する第２の超小型電子パッケージであって、超小型電子素子を更に含み、該超小型電子素子は、前記第１の面と前記第２の面との間に配置され、前記端子及び前記パッケージコンタクトと電気的に接続される、第２の超小型電子パッケージと、
前記第１の超小型電子パッケージの前記導電性相互接続の対向する端部と前記第２の超小型電子パッケージの前記端子との間に接合された複数の導電性接合素子と、
を備える、超小型電子アセンブリ。
【請求項１４】
前記第２の超小型電子パッケージの前記超小型電子素子は、他のいかなる機能よりも、ロジック機能を提供するように構成された能動素子の数が多いロジックチップである、請求項１３に記載の超小型電子アセンブリ。
【請求項１５】
前記第２の超小型電子パッケージは、前記超小型電子素子が実装される基板を更に備え、該基板は、前記超小型電子素子と前記端子との間に電気的に接続された導電性素子を備える、請求項１３に記載の超小型電子アセンブリ。
【請求項１６】
前記端子は、前記導電性素子のそれぞれに接合されたベースを有するワイヤボンドの端部である、請求項１５に記載の超小型電子アセンブリ。
【請求項１７】
前記第２の超小型電子パッケージは、前記基板の表面の上にかつ前記超小型電子素子の少なくとも一部の上に形成された封止層を更に含み、該封止層は、前記ワイヤボンドのエッジ面に沿って更に延在し、かつ前記ワイヤボンドを分離し、前記封止層は、前記第２の超小型電子パッケージの前記第１の面を画定し、前記ワイヤボンドの前記端面は、前記第２の超小型電子パッケージの前記第２の面の上の前記封止層によって覆われていない、請求項１６に記載の超小型電子アセンブリ。
【請求項１８】
前記第２の超小型電子パッケージは基板を更に備え、該基板は、前記第２の超小型電子パッケージの前記第１の面を画定し、かつ該第１の面と反対側の第３の面を有し、前記超小型電子素子は、前記第３の面の上に実装されている、請求項１３に記載の超小型電子アセンブリ。
【請求項１９】
前記導電性相互接続のうちの第１の導電性相互接続は、前記第１の超小型電子素子にそれぞれの導電性素子によって電気的に接続され、前記導電性相互接続のうちの第２の導電性相互接続は、前記第２の超小型電子素子にそれぞれの導電性素子によって電気的に接続され、前記導電性相互接続のうちの第３の導電性相互接続は、前記第１の超小型電子素子又は前記第２の超小型電子素子のいずれにも接続されていない、請求項１３に記載の超小型電子アセンブリ。
【請求項２０】
前記第１の超小型電子パッケージの上に重なる第３の超小型電子パッケージを更に備え、該第３の超小型電子パッケージは、前記封止材の前記第１の面の上で露出している前記第３の導電性素子の前記端部に接合されるパッケージコンタクトを有する、請求項１９に記載の超小型電子アセンブリ。
【請求項２１】
請求項１３に記載の超小型電子アセンブリと、１つ又は複数の電子コンポーネントとを備えるシステム。
【請求項２２】
第１の封止された超小型電子素子及び第２の封止された超小型電子素子であって、各超小型電子素子は、第１の横方向及び第２の横方向に延在する前面と、該前面上の複数のコンタクトと、該前面と反対側の背面と、該前面と該背面との間に延在するエッジ面と、を有する半導体ダイを備え、各超小型電子素子は封止材と導電性素子とを有し、該封止材は、前記それぞれの半導体ダイの少なくとも前記エッジ面と接触し、前記半導体ダイの前記前面と同一平面上であるか又はそれに対して平行である主面を画定するように、前記エッジ面から前記横方向のうちの少なくとも一方の方向に延在し、前記導電性素子は、前記半導体ダイの前記コンタクトから前記前面に沿って延在する金属化ビア含み、該導電性素子のうちの少なくとも幾つかは、前記エッジ面を越えて前記封止材の前記主面の上に重なる位置まで延在し、該第１の超小型電子素子及び該第２の超小型電子素子は、前記前面が互いに対向し、前記主面が互いに対向するように、互いに取り付けられている、第１の超小型電子素子及び前記第２の超小型電子素子と、
前記第１の超小型電子素子及び前記第２の超小型電子素子の前記封止材を通って前記主面から離れる方向に延在する複数の導電性相互接続であって、該導電性相互接続のうちの少なくとも幾つかは、前記第１の超小型電子素子及び前記第２の超小型電子素子の少なくとも１つの半導体ダイに前記導電性素子によって電気的に接続され、該導電性相互接続は、前記主面と反対側の前記封止材の第１の反対の面及び第２の反対の面において露出している、導電性相互接続と、
を備える、超小型電子パッケージ。
【請求項２３】
超小型電子パッケージを作製する方法であって、
第１の封止された超小型電子素子及び第２の封止された超小型電子素子を通して複数の導電性相互接続を形成するステップであって、該超小型電子素子の各々は、
第１の横方向及び第２の横方向に延在する前面と、該前面上の複数のコンタクトと、該前面と反対側の背面と、該前面と該背面との間に延在するエッジ面と、を有する半導体ダイと、
前記それぞれの半導体ダイの少なくとも前記エッジ面と接触し、該エッジ面から前記横方向のうちの少なくとも一方の方向に延在する封止材と、
前記半導体ダイの前記コンタクトから前記横方向のうちの少なくとも一方の方向に前記封止材の上に重なる位置まで延在する導電性素子と、
を有し、
前記第１の超小型電子素子及び前記第２の超小型電子素子は、第１の半導体ダイ及び第２の半導体ダイのうちの一方の半導体ダイの前記前面又は前記背面のうちの一方が、前記第１の半導体ダイ及び前記第２の半導体ダイのうちの他方の半導体ダイの前記前面又は前記背面のうちの一方の方にかつそれに隣接して向けられるように、互いに取り付けられ、前記第１超小型電子素子及び前記第２の超小型電子素子の前記封止材はそれぞれの外側に反対側の面を画定し、
前記導電性相互接続は、前記第１の超小型電子素子及び前記第２の超小型電子素子の前記封止材を通して、該導電性相互接続のうちの少なくとも幾つかが、前記第１の超小型電子素子及び前記第２の超小型電子素子の少なくとも１つの半導体ダイに前記導電性素子によって電気的に接続されるように形成され、前記導電性相互接続は、前記外側に反対側の面において露出する、前記形成するステップ、
を含む、方法。
【請求項２４】
前記導電性相互接続は、前記第１の超小型電子素子及び前記第２の超小型電子素子の前記封止材を通して、かつ前記導電性素子のそれぞれを通して開口部をレーザエッチングするステップと、前記開口部に少なくとも部分的に導電性金属を充填するステップと、によって形成される、請求項２３に記載の方法。
【請求項２５】
前記第１の超小型電子素子及び前記第２の超小型電子素子を、前記前面が互いに対向するように、互いに取り付けるステップを更に含む、請求項２３に記載の方法。
【請求項２６】
前記第１の超小型電子素子及び前記第２の超小型電子素子を、前記第２の超小型電子素子の前記前面が前記第１の超小型電子素子の前記背面に対向するように、互いに取り付けるステップを更に含む、請求項２３に記載の方法。
【請求項２７】
前記第１の超小型電子素子及び前記第２の超小型電子素子を、前記背面が互いに対向するように、互いに取り付けるステップを更に含む、請求項２３に記載の方法。
【請求項２８】
前記導電性相互接続は、前記第１の超小型電子素子にそれぞれの導電性素子によって接続される第１の導電性相互接続と、前記第２の超小型電子素子にそれぞれの導電性素子によって接続される第２の導電性相互接続と、を含むように形成される、請求項２３に記載の方法。
【請求項２９】
前記パッケージに形成された第１の導電性相互接続の量は、前記パッケージに形成された第２の導電性ビアの量と等しい、請求項２８に記載の方法。
【請求項３０】
前記導電性相互接続は、前記パッケージ内の他の電気的接続がない第３の導電性相互接続を含むように更に形成される、請求項２８に記載の方法。
【請求項３１】
前記半導体ダイのそれぞれの前面と前記封止材の前記第１の主面との上に重なる誘電体材料に沿って延在する前記導電性素子を形成するステップを更に含む、請求項２３に記載の方法。
【請求項３２】
前記導電性素子を形成するステップは、前記超小型電子素子を合わせて取り付けるステップの前に、前記第１の超小型電子素子又は前記第２の超小型電子素子のうちの少なくとも１つの上に前記導電性素子を形成するステップを含む、請求項３１に記載の方法。
【請求項３３】
前記導電性素子を形成するステップは、前記超小型電子素子を合わせて取り付けるステップの前に、前記第１の超小型電子素子又は前記第２の超小型電子素子のうちの少なくとも１つの上に重なる誘電体領域上に前記導電性素子を形成するステップを含む、請求項３１に記載の方法。
【請求項３４】
超小型電子アセンブリを作製する方法であって、
第１の超小型電子パッケージを、
第１の封止された超小型電子素子及び第２の封止された超小型電子素子を通して複数の導電性相互接続を形成するステップであって、前記超小型電子素子の各々は、
第１の横方向及び第２の横方向に延在する前面と、該前面上の複数のコンタクトと、該前面と反対側の背面と、該前面と該背面との間に延在するエッジ面と、を有する半導体ダイと、
前記それぞれの半導体ダイの少なくとも前記エッジ面と接触し、該エッジ面から前記横方向のうちの少なくとも一方の方向に延在する封止材と、
前記半導体ダイの前記コンタクトから前記横方向のうちの少なくとも一方の方向に前記封止材の上に重なる位置まで延在する、金属化ビアを含む導電性素子と、
を有し、
前記第１の超小型電子素子及び前記第２の超小型電子素子は、第１の半導体ダイ及び第２の半導体ダイのうちの一方の半導体ダイの前記前面又は前記背面のうちの一方が、前記第１の半導体ダイ及び前記第２の半導体ダイのうちの他方の半導体ダイの前記前面又は前記背面のうちの一方の方にかつそれに隣接して向けられるように、互いに取り付けられ、前記第１超小型電子素子及び前記第２の超小型電子素子の前記封止材はそれぞれの外側に反対側の面を画定し、
前記導電性接続は、前記第１の超小型電子素子及び前記第２の超小型電子素子の前記封止材を通して、該導電性相互接続のうちの少なくとも幾つかが、前記第１の超小型電子素子及び前記第２の超小型電子素子の少なくとも１つの半導体ダイに前記導電性素子によって電気的に接続されるように形成され、前記導電性相互接続は、前記外側に反対側の面において露出する、前記形成するステップ、
を含む方法によって作製するステップと、
前記第１の超小型電子パッケージを第２の超小型電子パッケージの上に配置するステップであって、該第２の超小型電子パッケージは、該第２の超小型電子パッケージの第１の面の上で露出する端子と前記第２の超小型電子パッケージの第２の面の上で露出するパッケージコンタクトとに電気的に接続されるロジックチップを含む、前記配置するステップと、
前記第２の超小型電子パッケージに面する前記第１の超小型電子パッケージの前記導電性相互接続の端部を、複数の導電性接合素子を用いて前記第２の超小型電子パッケージの前記端子に接合するステップと、
を含む、方法。
【請求項３５】
前記第１の超小型電子パッケージの上に第３の超小型電子パッケージを配置するステップであって、該第３の超小型電子パッケージは、前記第１の超小型電子パッケージに対向するように配置される該第３の超小型電子パッケージの表面の上で露出する端子を含む、配置するステップを更に含み、前記第３の超小型電子パッケージの端子を該第３の超小型電子パッケージに向かって配置される前記導電性相互接続の端部に接合するステップを更に含む、請求項３４に記載の方法。
【請求項３６】
前記導電性相互接続は、前記第１の超小型電子素子にそれぞれの導電性素子によって接続される第１の導電性相互接続と、前記第２の超小型電子素子にそれぞれの導電性素子によって接続される第２の導電性相互接続と、前記パッケージ内の他の電気的接続がない第３の導電性相互接続と、を含むように形成され、前記第３の超小型電子パッケージの前記端子は前記第３の導電性相互接続の端子に接合され、該第３の導電性相互接続は、前記第３の超小型電子パッケージを前記第２の超小型電子パッケージに電気的に接続する、請求項３５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願の相互参照）
本出願は２０１２年７月３１日に出願の米国特許出願第１３／５６３，０８５号の継続出願であり、この特許文献の開示は参照することにより本明細書の一部をなすものとする。
【０００２】
本出願の主題は、超小型電子パッケージ及び超小型電子パッケージを組み込んだアセンブリに関する。
【背景技術】
【０００３】
半導体チップは、一般に、個々のパッケージ化されたユニットとして提供される。標準的なチップは、平坦な方形の本体を有し、この本体は、チップの内部回路部に接続されたコンタクトを有する大きな前面を備えている。個々の各チップは、通常、外部端子を有するパッケージ内に含まれている。また、この外部端子は、プリント回路基板等の回路パネルに電気的に接続され、チップのコンタクトを回路パネルの導体に接続する。多くの従来の設計では、チップパッケージは、チップ自体の面積よりもかなり大きな回路パネルの面積を占有する。「チップの面積」とは、この開示において、前面を有する平坦なチップに関して用いられるとき、前面の面積を指すものとして理解されるべきである。
【０００４】
超小型電子パッケージを、ウェハレベルで製造することができ、すなわち、パッケージを構成する筐体、端子及び他の機構は、チップ又はダイが依然としてウェハ形態にある間に製造される。ダイが形成された後、ウェハには複数の追加のプロセスステップが行われ、ウェハ上にパッケージ構造体が形成され、その後、ウェハはダイシングされて個々にパッケージングされたダイを解放する。ウェハレベル処理は、好ましい製造方法である可能性がある。なぜなら、コスト削減という利益をもたらすことができるためであり、かつ各ダイパッケージの実装面積をダイ自体のサイズと同一に又は概ね同一にすることができ、その結果、パッケージングされたダイが取り付けられるプリント回路基板上の領域が非常に効率的に利用されることになるためである。このようにパッケージングされたダイは、一般に、ウェハレベルチップスケールパッケージ又はウェハレベルチップサイズパッケージ（ＷＬＣＳＰ）と呼ばれる。
【０００５】
パッケージダイが実装される基板上の更なる空間を節約するために、複数のチップを垂直に積層することによって単一パッケージに結合することができる。積層体の各ダイは、通常、積層体における１つ若しくは複数の他のダイに、又は積層体が実装される基板に、又は両方に、電気的接続機構を提供しなければならない。これにより、垂直積層型マルチダイパッケージは、基板上で、パッケージにおける合算された全てのチップの全表面積より小さい表面積を占有することができる。しかしながら、こうした配置には、複数のチップの全てに対するルーティング（配線）がパッケージの同じ面に沿って行われるので、チップを少なくとも幾分かずらして、上部チップのコンタクトへの電気的な接続のためのアクセスを提供する必要がある。これにより、外部接続されるロジックへの経路が、同じパッケージのチップ間で異なるため、ルーティングが複雑になる可能性もある。
【０００６】
上記に鑑みて、特に、互いに又は他のパッケージと相互接続されたマルチチップパッケージを含むアセンブリにおいて電気的性能を改善するために、そのような超小型電子パッケージにおいて改善をいくらか行うことができる。
【発明の概要】
【０００７】
本開示の一態様は、超小型電子パッケージに関する。この超小型電子パッケージは、第１の封止された超小型電子素子及び第２の封止された超小型電子素子を含み、それらの各々は、第１の横方向及び第２の横方向に延在する前面と、前面上の複数のコンタクトと、前面と反対側の背面と、前面と背面との間に延在するエッジ面と、を有する半導体ダイを備える。封止材が、半導体ダイの少なくともエッジ面と接触し、エッジ面から横方向のうちの少なくとも一方の方向に延在する。導電性素子が、半導体ダイのコンタクトから前面の上を横方向のうちの少なくとも一方の方向に封止材の上に重なる位置まで延在する。第１の超小型電子素子及び第２の超小型電子素子は、第１の半導体ダイ及び第２の半導体ダイのうちの一方の半導体ダイの前面又は背面のうちの一方が、第１の半導体ダイ及び第２の半導体ダイのうちの他方の半導体ダイの前面又は背面のうちの一方の方にかつそれに隣接して向けられるように、互いに取り付けられている。第１超小型電子素子及び第２の超小型電子素子の封止材は、それぞれの外側に反対側の面を画定している。本パッケージは、第１の超小型電子素子及び第２の超小型電子素子の封止材を通って延在する複数の導電性相互接続を更に備える。導電性相互接続のうちの少なくとも幾つかは、第１の超小型電子素子及び第２の超小型電子素子の少なくとも１つの半導体ダイに導電性素子によって電気的に接続されている。導電性相互接続は、外側に反対側の面において露出している。
【０００８】
一例では、第１の超小型電子素子及び第２の超小型電子素子は、第１の半導体ダイ及び第２の半導体ダイの前面が互いに対向するように、互いに取り付けることができる。別の構成では、第１の超小型電子素子及び第２の超小型電子素子は、第２の半導体ダイの前面が第１の半導体ダイの背面と対向するように、互いに取り付けることができる。また別の例では、第１の超小型電子素子及び第２の超小型電子素子は、第１の半導体ダイ及び第２の半導体ダイの背面が互いに対向するように、互いに取り付けることができる。
【０００９】
超小型電子素子のうちの少なくとも１つは、封止材の主面がそれぞれの半導体ダイの前面と同一平面上であるように構成することができる。同様に、超小型電子素子のうちの少なくとも１つは、封止材の第２の主面が対応する半導体ダイの背面と同一平面上であるように構成することができる。
【００１０】
導電性相互接続は、封止材の外側に反対側の面の間に延在し、それぞれの導電性素子と交差するレーザエッチングされた開口部を含むことができ、この開口部は、少なくとも部分的に導電性金属が充填されている。導電性相互接続のうちの第１の導電性相互接続は、第１の半導体ダイにそれぞれの導電性素子によって電気的に接続することができ、導電性相互接続のうちの第２の導電性相互接続は、第２の半導体ダイにそれぞれの導電性素子によって電気的に接続することができる。特定の例では、第１の導電性相互接続の量は、第２の導電性相互接続の量と等しくすることができる。さらに、導電性相互接続の全ては、第１の導電性相互接続又は第２の導電性相互接続のいずれかとすることができる。
【００１１】
一例では、第１の半導体ダイ及び第２の半導体ダイは、他のいかなる機能よりも、メモリ記憶アレイ機能を提供するように構成された能動素子の数が多いメモリチップとすることができる。メモリチップの各々は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）記憶アレイを含むことができる。
【００１２】
超小型電子アセンブリは、上記説明による第１の超小型電子パッケージと、第２の超小型電子パッケージとを備えることができる。第２の超小型電子パッケージは、端子が露出している第１の面と、パッケージコンタクトが露出している第２の面とを画定することができる。第２の超小型電子パッケージは、超小型電子素子を更に含むことができ、該超小型電子素子は、第１の面と第２の面との間に配置され、端子とパッケージコンタクトとに電気的に接続される。複数の導電性接合素子を、第１の超小型電子パッケージの導電性相互接続の対向する端部と第２の超小型電子パッケージの端子との間に接合することができる。
【００１３】
第２のパッケージの超小型電子素子は、他のいかなる機能よりも、ロジック機能を提供するように構成された能動素子の数が多いロジックチップとすることができる。第２の超小型電子パッケージは、超小型電子素子が実装される基板を更に含むことができ、基板は、超小型電子素子と端子との間に電気的に接続された導電性素子を含むことができる。
【００１４】
第２のパッケージの端子は、導電性素子のそれぞれに接合されたベースを有するワイヤボンドの端部とすることができる。そのような例では、第２の超小型電子パッケージは、基板の表面の上にかつ超小型電子素子の少なくとも一部の上に形成された封止層を更に含むことができる。封止層は、ワイヤボンドのエッジ面に沿って更に延在することができ、ワイヤボンドを分離することができる。封止層は、第２のパッケージの第１の面を画定することができ、ワイヤボンドの端面は、第２のパッケージの第２の面の上の封止層によって覆われなくてもよい。
【００１５】
一例では、導電性相互接続のうちの第１の導電性相互接続は、第１の超小型電子素子にそれぞれの導電性素子によって電気的に接続することができ、導電性相互接続のうちの第２の導電性相互接続は、第２の超小型電子素子にそれぞれの導電性素子によって電気的に接続することができ、導電性相互接続のうちの第３の導電性相互接続は、第１の超小型電子素子又は第２の超小型電子素子のいずれにも接続しないことができる。第１の超小型電子パッケージは、第３の超小型電子パッケージを更に含むことができ、該第３の超小型電子パッケージは、第１の超小型電子パッケージの上に重なり、かつ封止材の第１の面の上で露出している第３の導電性素子の端部に接合されるパッケージコンタクトを有する。
【００１６】
例示的な構成において、第２の超小型電子パッケージは、第２のパッケージの第１の面を画定し第１の面と反対側の第３の面を有する基板を更に備えることができ、超小型電子素子は第３の面の上に実装されている。
【００１７】
システムは、上記で説明された超小型電子アセンブリと、１つ又は複数の電子コンポーネントとを備えることができる。
【００１８】
本開示の別の態様は、第１の封止された超小型電子素子及び第２の封止された超小型電子素子を備える超小型電子パッケージに関する。各超小型電子素子は、第１の横方向及び第２の横方向に延在する前面と、前面上の複数のコンタクトと、前面と反対側の背面と、前面と背面との間に延在するエッジ面と、を有する半導体ダイを備える。各超小型電子素子は、封止材と導電性素子とをさらに有し、該封止材は、それぞれの半導体ダイの少なくともエッジ面と接触し、半導体ダイの前面と同一平面上であるか又はそれに対して平行である主面を画定するように、エッジ面から横方向のうちの少なくとも一方の方向に延在し、導電性素子は、半導体ダイのコンタクトから前面に沿って延在する金属化ビア含む。導電性素子のうちの少なくとも幾つかは、エッジ面を越えて封止材の主面の上に重なる位置まで延在する。第１の超小型電子素子及び第２の超小型電子素子は、前面が互いに対向し、主面が互いに対向するように、互いに取り付けられている。本パッケージは、第１の超小型電子素子及び第２の超小型電子素子の封止材を通って主面から離れる方向に延在する複数の導電性相互接続を更に備える。導電性相互接続のうちの少なくとも幾つかは、第１の超小型電子素子及び第２の超小型電子素子の少なくとも１つの半導体ダイに導電性素子によって電気的に接続されている。導電性相互接続は、主面と反対側の封止材の第１の反対の面及び第２の反対の面において露出している。
【００１９】
本開示の別の態様は、超小型電子パッケージを作製する方法に関する。本方法は、第１の封止された超小型電子素子及び第２の封止された超小型電子素子を通して複数の導電性相互接続を形成することを含む。超小型電子素子の各々は、第１の横方向及び第２の横方向に延在する前面と、前面上の複数のコンタクトと、前面と反対側の背面と、前面と背面との間に延在するエッジ面と、を有する半導体ダイを備える。封止材が、それぞれの半導体ダイの少なくともエッジ面と接触し、エッジ面から横方向のうちの少なくとも一方の方向に延在する。導電性素子が、半導体ダイのコンタクトから横方向のうちの少なくとも一方の方向に封止材の上に重なる位置まで延在する。第１の超小型電子素子及び第２の超小型電子素子は、第１の半導体ダイ及び第２の半導体ダイのうちの一方の半導体ダイの前面又は背面のうちの一方が、第１の半導体ダイ及び第２の半導体ダイのうちの他方の半導体ダイの前面又は背面のうちの一方の方にかつそれに隣接して向けられるように、互いに取り付けられる。第１の超小型電子素子及び第２の超小型電子素子の封止材はそれぞれの外側に反対側の面を画定する。導電性相互接続は、第１の超小型電子素子及び第２の超小型電子素子の封止材を通して、導電性相互接続のうちの少なくとも幾つかが、第１の超小型電子素子及び第２の超小型電子素子の少なくとも１つの半導体ダイに導電性素子によって電気的に接続されるように形成される。導電性相互接続は、外側に反対側の面において露出する。
【００２０】
導電性相互接続は、第１の超小型電子素子及び第２の超小型電子素子の封止材を通して、かつ導電性素子のそれぞれを通して開口部をレーザエッチングすることと、開口部に少なくとも部分的に導電性金属を充填することとによって形成することができる。
【００２１】
一例では、方法は、第１の超小型電子素子及び第２の超小型電子素子を、前面が互いに対向するように、互いに取り付けることを更に含むことができる。別の例では、本方法は、第１の超小型電子素子及び第２の超小型電子素子を、第２の超小型電子素子の前面が第１の超小型電子素子の背面に対向するように、互いに取り付けることを更に含むことができる。また別の例では、本方法は、第１の超小型電子素子及び第２の超小型電子素子を、背面が互いに対向するように、互いに取り付けることを更に含むことができる。
【００２２】
導電性相互接続は、第１の超小型電子素子にそれぞれの導電性素子によって接続される第１の導電性相互接続と、第２の超小型電子素子にそれぞれの導電性素子によって接続される第２の導電性相互接続と、を含むように形成することができる。パッケージに形成された第１の導電性相互接続の量は、パッケージに形成された第２の導電性ビアの量と等しくすることができる。導電性相互接続は、パッケージ内の他の電気的接続がない第３の導電性相互接続を含むように更に形成することができる。
【００２３】
本方法は、半導体ダイのそれぞれの前面と封止材の第１の主面との上に重なる誘電体材料に沿って延在する導電性素子を形成することを更に含むことができる。導電性素子を形成するステップは、超小型電子素子を合わせて取り付ける前に、第１の超小型電子素子又は第２の超小型電子素子のうちの少なくとも１つの上に導電性素子を形成することを含むことができる。付加的に又は代替的に、超小型電子素子を形成することは、超小型電子素子を合わせて取り付ける前に、第１の超小型電子素子又は第２の超小型電子素子のうちの少なくとも１つの上に重なる誘電体領域上に導電性素子を形成することを含むことができる。
【００２４】
本開示の別の態様は、超小型電子アセンブリを作製する方法に関する。本方法は、第１の超小型電子パッケージを、第１の封止された超小型電子素子及び第２の封止された超小型電子素子を通して複数の導電性相互接続を形成することを含むステップによって作製することを含む。超小型電子素子の各々は、第１の横方向及び第２の横方向に延在する前面と、前面上の複数のコンタクトと、前面と反対側の背面と、前面と背面との間に延在するエッジ面と、を有する半導体ダイを備える。封止材が、それぞれの半導体ダイの少なくともエッジ面と接触し、エッジ面から横方向のうちの少なくとも一方の方向に延在する。金属化ビアを含む導電性素子が、半導体ダイのコンタクトから横方向のうちの少なくとも一方の方向に封止材の上に重なる位置まで延在する。第１の超小型電子素子及び第２の超小型電子素子は、第１の半導体ダイ及び第２の半導体ダイのうちの一方の半導体ダイの前面又は背面のうちの一方が、第１の半導体ダイ及び第２の半導体ダイのうちの他方の半導体ダイの前面又は背面のうちの一方の方にかつそれに隣接して向けられるように、互いに取り付けられる。第１超小型電子素子及び第２の超小型電子素子の封止材は、それぞれの外側に反対側の面を画定する。導電性接続は、第１の超小型電子素子及び第２の超小型電子素子の封止材を通して、導電性相互接続のうちの少なくとも幾つかが、第１の超小型電子素子及び第２の超小型電子素子の少なくとも１つの半導体ダイに導電性素子によって電気的に接続されるように形成される。導電性相互接続は、外側に反対側の面において露出する。本方法は、第１の超小型電子パッケージを第２の超小型電子パッケージの上に配置することを更に含み、第２の超小型電子パッケージは、第２のパッケージの第１の面の上で露出する端子と第２の超小型電子パッケージの第２の面の上で露出するパッケージコンタクトとに電気的に接続されるロジックチップを含む。本方法は、第２の超小型電子パッケージに面する第１の超小型電子パッケージの導電性相互接続の端部を、複数の導電性接合素子を用いて第２の超小型電子パッケージの端子に接合することを更に含む。
【００２５】
本方法は、第１の超小型電子パッケージの上に第３の超小型電子パッケージを配置することを更に含むことができ、第３の超小型電子パッケージは、第１のパッケージに対向するように配置される第３の超小型電子パッケージの表面の上で露出する端子を含む。そのような例において、本方法は、第３の超小型電子パッケージの端子を第３の超小型電子パッケージに向かって配置される導電性相互接続の端部に接合することを更に含むことができる。
【００２６】
導電性相互接続は、第１の超小型電子素子にそれぞれの導電性素子によって接続される第１の導電性相互接続と、第２の超小型電子素子にそれぞれの導電性素子によって接続される第２の導電性相互接続と、パッケージ内の他の電気的接続がない第３の導電性相互接続と、を含むように形成することができる。第３の超小型電子パッケージの端子は、第３の導電性相互接続の端子に接合することができ、第３の導電性相互接続は、第３のパッケージを第２のパッケージに電気的に接続する。
【００２７】
次に、本発明の様々な実施形態を、添付図面を参照して説明する。これらの図面は、本発明のいくつかの実施形態しか示しておらず、したがって、本発明の範囲を限定するものとみなされるべきでないことが理解される。
【図面の簡単な説明】
【００２８】
【図１】本開示の一実施形態による超小型電子アセンブリを示す図である。
【図１Ａ】図１のアセンブリに含まれる超小型電子パッケージの詳細図である。
【図２】図１のパッケージの平面図である。
【図３】図１のパッケージの底面図である。
【図４】本開示の更なる実施形態による超小型電子アセンブリを示す図である。
【図５】本開示の更なる実施形態による超小型電子アセンブリを示す図である。
【図６】本開示の別の実施形態による超小型電子素子を作製する方法ステップの間のインプロセスユニットの様々な反復のうちの１つを示す図である。
【図７】本開示の別の実施形態による超小型電子素子を作製する方法ステップの間のインプロセスユニットの様々な反復のうちの１つを示す図である。
【図８】本開示の別の実施形態による超小型電子素子を作製する方法ステップの間のインプロセスユニットの様々な反復のうちの１つを示す図である。
【図９】本開示の別の実施形態による超小型電子素子を作製する方法ステップの間のインプロセスユニットの様々な反復のうちの１つを示す図である。
【図１０】本開示の別の実施形態による超小型電子素子を作製する方法ステップの間のインプロセスユニットの様々な反復のうちの１つを示す図である。
【図１１】本開示の別の実施形態による超小型電子アセンブリを示す図である。
【図１２】本開示の別の実施形態による超小型電子アセンブリを示す図である。
【図１３】本開示の様々な実施形態による超小型電子アセンブリを含むことができるシステムを示す図である。
【発明を実施するための形態】
【００２９】
（詳細な説明）
ここで、同様の参照数字を用いて同様の特徴が示されている図を参照すると、図１には、第１の超小型電子パッケージ１２が第２の超小型電子パッケージ５０の上に積層された形態である超小型電子アセンブリ１０が示されている。一例では、アセンブリ１０は、第１のパッケージ１２がメモリパッケージであり、第２のパッケージ５０がロジックパッケージであるメモリオンロジック（memory-on-logic）アセンブリの形態とすることができるが、本明細書に記載する配置は、異なるタイプのパッケージ又は異なるタイプの組合せでの配置で使用することができる。第１のパッケージ１２及び第２のパッケージ５０はともに、１つ又は複数のそれぞれの半導体ダイ１８を含み、半導体ダイ自体が複数の能動素子を含む。メモリパッケージは、能動素子の大部分がメモリ記憶アレイ機能に対して構成された半導体ダイを備えたパッケージとすることができる。同様に、ロジックパッケージは、その中の能動素子の大部分がプロセッサ機能を実行するように構成されているパッケージとすることができる。
【００３０】
第１の超小型電子パッケージ１２は、第１の封止された超小型電子素子１４及び第２の封止された超小型電子素子１６を含むことができる。封止された超小型電子素子１４、１６の各々は、半導体ダイ１８を含む。上述したように、これらの半導体ダイ１８は、ＤＲＡＭチップ等のようなメモリチップの形態とすることができる。他の例では、半導体ダイ１８は、特定用途向け集積回路（ＡＳＩＣ）チップの形態とすることができる。パッケージ１２内では、ＡＳＩＣチップ及びメモリチップの様々な組合せもあり得る。半導体ダイ１８は、横方向に延在しかつ上に素子コンタクト２６が露出している前面２０を更に含む。前面２０の反対側に背面２２が配置されており、それは前面２０に対して概して平行である。前面２０と背面２２との間にエッジ面２４が延在して、ダイ１８の外周を画定している。
【００３１】
封止材２８が、半導体ダイ１８を少なくとも部分的に包囲している。封止材は、誘電体材料から作製することができ、少なくとも部分的にダイ１８の周囲に成形するか又は他の方法で形成することができる。封止材２８は、ダイ１８の１つ又は複数のエッジ面２４と接触することができ、そこから、エッジ面２４に対して垂直な１つ又は複数の横方向に延在することができる。一例では、前面２０及び背面２２は、矩形又は正方形とすることができ、４つの対応するエッジ面２４が、前面２０及び背面２２のそれぞれの辺の間に延在することができる。封止材２８は、４つのエッジ面２４の全てを包囲することができ、かつそこから延在して、超小型電子素子１４又は１６に矩形形状を与えることができる。封止材２８は、半導体ダイ１８の前面２０及び背面２２にそれぞれ関連しかつそれらに対して平行な第１の主面３０及び第２の主面３２を含む。幾つかの例では、封止材２８は、更に背面２２に接触し、第２の主面３２が背面２２の上に重なるように背面２２から延在することができる。他の実施形態では、図１に示すもののように、前面２０及び背面２２を封止材２８によって覆わないようにすることができ、それにより、第１の主面３０は前面２０と実質的に同一平面上に延在し、及び／又は第２の主面３２は背面２２と実質的に同一平面上に延在する。
【００３２】
各超小型電子素子１４及び１６は、半導体ダイ１８の少なくとも前面２０の上に重なる誘電体領域４８を更に含むことができる。図１Ａに見えるように、誘電体領域４８は、半導体ダイ１８のエッジ面２４を越えて延在して、封止材２８の第１の主面３０の上に重なることができる。誘電体領域４８は、任意の適切な誘電体材料から部分的に又は完全に作製することができる。例えば、誘電体領域４８は、ポリイミド、ＢＴ樹脂、又はテープ自動ボンディング（ＴＡＢ）テープを作製するために一般に使用される他の誘電体材料等の、可撓性材料の層を備えることができる。代替的に、誘電体領域４８は、Ｆｒ−４基板又はＦｒ−５基板等、繊維強化エポキシ樹脂の厚い層等の相対的に剛性の板状材料を備えることができる。使用される材料とは無関係に、誘電体領域４８は、誘電体材料の単一の層又は複数の層を含むことができる。
【００３３】
図１Ａの詳細な図に示すように、半導体ダイ１８のコンタクト２６に導電性素子を接続することができる。特に、半導体ダイ１８のコンタクト２６と接続するために、誘電体領域４８を通って導電性ビア３８が延在することができる。トレース３６等の追加の導電性機構が、導電性ビア３８と接続することができ、かつそこから、１つ又は複数の横方向に、面２０の上を誘電体領域４８に沿って延在することができ、さらに、封止材２８の第１の主面３０の上に延在して、第１の主面３０に沿った様々な位置に配置することができる１つ又は複数のコンタクト２６と接続することができる。こうした導電性素子は、銅、金、銀、ニッケル、アルミニウム又はそれらの様々な合金等の導電性金属から作製することができる。
【００３４】
図１Ａに更に示すように、第１の超小型電子素子１４及び第２の超小型電子素子１６は、それぞれの半導体ダイ１８の前面２０が互いに対向するように合わせて組み立てることができる。こうした配置では、それぞれの封止材２８の第１の主面３０も同様に互いに対向することができる。超小型電子素子を、接着剤、成形した誘電体、又は超小型電子素子１４及び１６の誘電体領域４８の間で結合することができる同様のものとすることができるボンディング層４４によって、合わせて接合することができる。ボンディング層４４は、トレース３６及びコンタクト４０等、導電性素子を包囲しかつ絶縁するように更に構成することができる。図示する例では、ボンディング層４４は、トレース３６のルーティングパターン（配線パターン）が互いに干渉しないように超小型電子素子１４及び１６の間隔をあける。他の例では、それぞれの第１の超小型電子素子１４及び第２の超小型電子素子１６のルーティングパターンを、互いから横方向に間隔を空けて配置されるように構造化することができ、それにより、超小型電子素子１４及び１６の間隔をより近づけることができる。
【００３５】
導電性相互接続４０が、第１の超小型電子素子１４及び第２の超小型電子素子１６両方の封止材２８を通って、その端面４６Ａが第１の超小型電子素子１４の封止材２８の第２の主面３２の上で露出し、反対側の端面４６Ｂが第２の超小型電子素子１６の封止材２８の第２の主面３２の上で露出するように延在することができる。導電性相互接続４０はまた、超小型電子素子１４及び１６のいずれかに関連する導電性素子のそれぞれを通って延在しかつそれと接触することもできる。図１Ａの例では、導電性素子４０Ａは、トレース３６の端部でパッド３４と接触し、そのトレース３６は、超小型電子素子１４の主面３０及び前面２０に沿って延在し、超小型電子素子１４の半導体ダイ１８のそれぞれのコンタクトに接続している。同様に、導電性素子４０Ｂは、別のトレース３６の端部でパッド３４と接続し、そのトレース３６は、超小型電子素子１６の主面３０及び前面２０に沿って延在し、超小型電子素子１６の半導体ダイ１８のそれぞれのコンタクトと接続している。この配置により、超小型電子素子１４及び１６の第２の主面３２といずれかの半導体ダイ１８との間に、複数の接続を行うことができる。これにより、例えば、超小型電子素子１６の第２の主面３２において露出する導電性相互接続４０の端部４６Ｂによって超小型電子素子１４及び１６両方の半導体ダイ１８への接続を可能にすることができ、又はその逆も可能である。導電性相互接続は、後に更に詳細に説明するように、エッチング、ドリル加工等によって、封止材を通してかつそれらの間に配置された導電性素子の部分を通して形成することができる開口部内に、導電性金属をめっきすることによって形成される、金属化ビアとすることができる。相互接続４０のための導電性金属としては、銅、金、銀、ニッケル、アルミニウム又はそれらの様々な合金を挙げることができる。
【００３６】
導電性相互接続４０を、封止材２８内に任意の構成又はパターンで配置することができる。図２に示す例では、導電性相互接続４０は、エリアアレイパターンに配置されており、そこでは、相互接続４０が、封止材２８内に相互接続４０の様々な行及び列のグリッドパターンで配置され、半導体ダイ１８を取り囲んでいる。こうしたアレイ内の相互接続４０は、例えば５００ミクロン（マイクロメートル）未満、別の例では約２５０ミクロンと３００ミクロンとの間とすることができる、アレイのピッチに従って、互いから間隔を空けて配置することができる。アレイは、第２のパッケージ５０内の端子５８のアレイと整列するように構成して、例えば、端子５８を例えば導電性相互接続４０の端部４６Ｂと接合することによりパッケージ間の特定の電気的接続を容易にすることができる。これにより、例えば、超小型電子素子５２と、第１のパッケージ１２内の超小型電子素子１４及び１６両方の半導体ダイ１８との間の接続を可能にすることができる。
【００３７】
それぞれの超小型電子素子１４及び１６の導電性素子は、半導体ダイ１８のうちの１つの半導体ダイの単一のコンタクト２６のみが、対応する導電性相互接続４０と接続されるように配置することができる。例えば、それぞれの超小型電子素子１４及び１６のパッド３４を、異なるアレイ、又は各パッド３４が導電性相互接続４０のアレイに部分的に対応する他のパターンで配置することができる。こうした部分的に対応するパターンは、超小型電子素子１４と超小型電子素子１６との間で異なることができ、それにより、超小型電子素子１４に関連するパッド３４のいずれも、超小型電子素子１６に関連するパッド３４の位置を占有せず、その逆も同様である。こうした異なるパターンに対して多数の構成が可能である。一例では、超小型電子素子１６のパッド３４の全てを、超小型電子素子１４のパッド３４のアレイの内側に配置することができる。別の例では、超小型電子素子１４のパッド３４は、アレイにおいて超小型電子素子１６のパッド３４と交互になることができ、更なる配置が可能である。トレース３６は、対応する半導体ダイ１８の上の単一のパッド３４及び単一のコンタクト２６以外の、パッケージ１２内のいかなる特徴とも接触しないようにルーティング（配線）することができる。
【００３８】
上述したように、導電性相互接続４０は、例えばロジックパッケージとすることができる第２のパッケージ５０の端子２９と接続するように配置することができる。図１に示すように、第２のパッケージ５０は、基板５４の上に支持された超小型電子素子５２の形態とすることができ、基板の上に重なる封止材の表面上に端子５８がある。端子５８は、例えば導電性塊７０によって超小型電子素子５２と接続するように基板５４の表面に沿って延在する導電性素子から延在する相互接続５６の端面とすることができる。相互接続は、複数の構成のうちの任意のものとすることができ、導電性ピン又は導電性ポストを含むことができる。別の例では、相互接続５６は、Otrembaに対する米国特許第７，３９１，１２１号において、米国特許出願公開第２００５／００９５８３５号（ワイヤボンディングの形態とみなすことができるウェッジボンディング手順について記載）において、かつ本願と同一の譲受人に譲渡された米国特許出願第１３／４６２，１５８号、同第１３／４０４，４０８号、同第１３／４０５，１０８号、同第１３／４０５，１２５号及び同第１３／４０４，４５８号において記載されているように、ワイヤボンドの形態とすることができる。これらの特許文献の開示内容は、参照することによりその全体が本明細書の一部をなすものとする。基板５４は、端子５８の反対側で基板５４の上に露出したパッケージコンタクトを超小型電子素子５２に接続して、アセンブリ１０と超小型電子システムにおける他の超小型電子デバイスとの接続を容易にする、再配線（redistribution）を含むことができる。一実施形態では、パッケージコンタクト６０が、導電性接合塊によって回路パネル等（図示せず）の上の端子と接続することができる。こうしたパッケージコンタクト６０は、図３に示すようなパターン又はアレイで配置することができ、アセンブリ１０のための入力接続及び出力接続とすることができる。
【００３９】
図４に示すように、パッケージ１２Ａの上部に追加のパッケージ１２Ｂを積層させることができる。パッケージ１２Ｂは、パッケージ１２Ａと同様の構成とすることができ、パッケージ１２Ａ自体が、図１〜図３に関して上述したパッケージ１２と同様である。こうした例では、パッケージ１２Ａは、パッケージ１２Ｂとパッケージ５０との間の電気的接続を容易にするように適合させることができる。これを達成するために、パッケージ１２Ａ内の導電性相互接続４０のうちの幾つかは、パッケージ１２Ａ内の半導体ダイ１８のいずれとも非接続とすることができる。こうした相互接続４０は、さらに、パッケージ１２Ａ内のパッド３４又はトレース３６等、いずれの導電性素子とも非接続とすることができる。パッケージ１２Ａ内のこれらの非接続相互接続４０は、パッケージ１２Ｂ内の導電性相互接続４０と接続することができ、これらの導電性相互接続自体は、図１Ａにおいてパッケージ１２に関して上述したものと同様に、その中の半導体ダイ１８のいずれかと接続することができる。更なる例では、パッケージ１２Ｂ内の導電性相互接続４０のうちの幾つかは、それら自体、パッケージ１２Ｂにおける半導体ダイ１８のいずれとも非接続とすることができ、パッケージ１２Ａ内の非接続相互接続４０とともに、パッケージ５０とパッケージ１２Ｂの上部に積層された更に別のパッケージ（図示せず）との電気的接続を容易にすることができる。こうした積層配置における最上パッケージは、図４に示すようなパッケージ１２Ａ若しくは１２Ｂと同様とすることができるか、又は、コンタクトが、少なくともその下のパッケージの導電性相互接続４０に面する面において露出している、パッケージングされた超小型電子素子（又は複数の超小型電子素子）の別の形態とすることができる。
【００４０】
図５は、図１のアセンブリの変形であるアセンブリ１１０を示す。特に、アセンブリ１１０は、図１〜図３のパッケージ１２と構造が類似する第１のパッケージ１１２を含む。アセンブリ１１０は、図１〜図４のパッケージ５０と類似の第２のパッケージ１５０をさらに含むが、相互接続１５６の端部１５８が、パッケージ１１２から離れて配置され、かつ回路パネル等のような外部コンポーネントとアセンブリ１１０を接続するためのコンタクトとして作用するように構成されている。したがって、超小型電子素子１５２とは反対側の基板１５４上のコンタクトは、パッケージ１１２の導電性相互接続１４０の端部１４６Ｂが、導電性接合塊７０等を用いて接続される端子１６０として作用する。こうした配置では、相互接続１５６は、相互接続１５６の端部であるコンタクト１６０に対してファインピッチを達成するように、上述したような封止されたワイヤボンドの形態とすることができる。基板１５４（又はその層）を通る再配線は、導電性相互接続１４０と接続する端子１５８の所望の構成を提供することができる。アセンブリ１１０に、図４に関して上述したものと同様に、更なるパッケージ（図示せず）を含めることができる。
【００４１】
図６〜図１０は、本開示の一実施形態による方法における、アセンブリ１０の製造のステップ間のアセンブリ１０の様々な構成要素を示す。特に、図６は、合わせて組み立てる前の第１の超小型電子素子１４及び第２の超小型電子素子１６を示す。超小型電子素子１４及び１６は、再構成されたウェハレベルパッケージとして形成することができる。すなわち、それらは、ウェハにおいて複数の半導体ダイが封止材層に埋め込まれるように形成することができる。そして、ウェハを、ダイシングし分割して、例えば単一の半導体ダイを含み、封止材の一部が少なくともその一部を包囲する、個々の超小型電子素子にすることができる。封止材の１つ又は複数の表面を研削して、半導体ダイ１８の前面２０及び背面２２（それら自体、こうした研削プロセスによって薄化することができる）と同一平面である主面３０及び３２を生成することを含む、他のプロセスステップを用いて、特定のパッケージを生成することができる。分割する前又は分割した後に、上述した原理に従って、半導体ダイ１８の前面２０と封止材２８の第１の主面３０とに沿って、パッド３４、トレース３６及び導電性ビア３８を含む導電性素子を形成することができる。導電性素子によって覆われていない第１の主面３０及び前面２０の部分の上に、任意選択的に、追加の誘電体層を形成することができる。
【００４２】
図６に示すように、その後、超小型電子素子１４及び１６を、前面２０及び第１の主面３０が、上述したように互いに対して適切に配置されたそれらのそれぞれの導電性素子と互いに対向するように配置することができる。その後、超小型電子素子１４及び１６を、超小型電子素子１４と超小型電子素子１６との間に配置された接着剤層又は硬化性誘電体材料層によって互いに結合することができる。幾つかの実施形態では、こうした層は、超小型電子素子１４及び１６が合わせて動かされるときに、導電性素子の間に散在することができる。こうした結合により、図７に示すインプロセスユニット（製造過程のユニット）１２’をもたらすことができる。
【００４３】
その後、図７のインプロセスユニットを、第１の超小型電子素子１４及び第２の超小型電子素子１６の封止材２８を通してかつそれらに関連する導電性素子の所望の部分を通して開口部を形成するように処理することができる。超小型電子素子１４及び１６が合わせて組み立てられると、超小型電子素子１４及び１６に関連するパッド３４がアレイで配置される一例では、開口部４２は、パッド３４とパッド３４の上に重なる封止材２８の領域の部分とを通して形成することができる。図示する例では、開口部４２は、インプロセスユニット１２を通して完全に延在することができ、それにより、超小型電子素子１４及び１６両方の第２の主面３２に通じる。作製されているパッケージが積層体における最上パッケージとして意図されている場合のような他の実施形態では、開口部は、第２の主面３２のうちの１つからパッド３４を通って延在するのに適切な深さまで延在することができる。開口部４２は、ドリル加工、エッチング等で形成することができる。エッチングは、第２の主面３２の上にマスク層が少なくとも一時的にあるようにして、化学エッチング剤等を用いて行うことができる。別の例では、開口部４２は、レーザエッチングによって形成することができる。レーザエッチングは、パッド３４の検出に基づいて穴４２を形成するためにインプロセスユニット１２’の一部の位置を特定し標的とすることができる特別に構成された機器を使用することができるため、有利とすることができる。
【００４４】
その後、開口部４２に、銅又は上述した他の金属等の導電性金属を充填して、導電性相互接続４０を形成することができる。これは、穴内に導電性金属をめっきすることによって行うことができる。こうしためっきは、電子めっき又は無電解めっきによって行うことができ、開口部４２内にシード層等を堆積させた後に行うことができる。使用する場合、こうしたシード層は、導電性相互接続４０とパッド３４又は他の導電性素子との間の電気的接続を可能にするように導電性とすることができる。幾つかの実施形態では、導電性相互接続４０の端部４６は、第２の主面３２と実質的に同一平面となるように、研削等によって平坦化することができる。他の例では、相互接続４０の端部４６にコンタクトを形成して、他のコンポーネントに接続するための更なる領域を提供することができる。
【００４５】
図１０に示すように、その後、導電性相互接続４０、特にその面４６Ｂがパッケージ５０の所望の端子５８と整列するように、パッケージ１２がパッケージ５０に位置合せされる。一例では、パッケージ５０は、上述した本願と同一の譲受人に譲渡された米国特許出願第１３／４６２，１５８号、同第１３／４０４，４０８号、同第１３／４０５，１０８号、同第１３／４０５，１２５号及び同第１３／４０４，４５８号に記載されている方法のうちの任意のものによって、封止されたワイヤボンド相互接続を含むパッケージとして形成することができる。その後、相互接続４０の面４６Ｂは、はんだボール等の導電性接合塊７０を用いてそれぞれの端子５８と接合され、図１に示すもののようなパッケージを形成する。図４を参照して上述したように、パッケージ１２の上に更に組み付けることができるパッケージ１２と同様の追加のパッケージを、こうした追加のパッケージの導電性相互接続をパッケージ１２の導電性相互接続４０の幾つかに接続して形成することを含む、追加のステップを行うことができる。
【００４６】
図１１は、別の超小型電子パッケージ２５０と組み立てられたパッケージ２１２を含む超小型電子アセンブリ２１０を示し、そこでは、パッケージ２５０は、図１に関して考察したパッケージ５０と同様とすることができる。パッケージ２１２は、多くの共通の特性を有する、図１に示すパッケージ１２の変形とすることができる。特に、パッケージ２１２は、半導体ダイ２１８を含み、封止材２２８が半導体ダイ２１８を少なくとも部分的に包囲している、第１の超小型電子素子２１４及び第２の超小型電子素子２１６を含むことができる。各超小型電子素子２１４及び２１６は、それぞれの半導体ダイ２１８のコンタクト２２６と、前面２０及び第１の主面３０に沿ってパッド３４まで延在するトレース３６と、に接続された導電性ビア２３８を含むそれぞれの導電性素子を含むことができる。図１１に示す実施形態における第１の超小型電子素子２１４及び第２の超小型電子素子２１６は、超小型電子素子２１４の第１の主面２３０が超小型電子素子２１６の第２の主面２３２に対向するように合わせて組み立てることができる。さらに、こうした配置では、第１の超小型電子素子２１４の半導体ダイ２１８の前面２２０は、第２の超小型電子素子２１６の半導体ダイ２１８の背面２２２と対向する。
【００４７】
図１１の配置では、導電性素子、特にそれぞれの超小型電子パッケージ２１４及び２１６のパッド２３４の位置は、図１〜図４の超小型電子パッケージ１２のものと同様に決めることができる。特に、パッド２３４は、各導電性相互接続２４０が超小型電子素子２１４又は２１６のうちの一方のみの１つのパッド２３４のみを通過するように配置することができる。また、図１〜図４のパッケージ１２の場合のように、導電性相互接続２４０のうちの幾つかは、パッケージ２１２内の半導体ダイ２１８のいずれとの電気的接続もなくすことができ、パッケージ２１２の上部に積層された別のパッケージ（図示せず）をパッケージ２５０の端子２５８に接続するために使用することができる。
【００４８】
アセンブリ２１０を製造する方法もまた、図６〜図１０において説明したようなアセンブリ１０の製造方法と同様とすることができるが、超小型電子素子２１４及び２１６が、合わせて組み立てられているときに上述した背面−前面（back-to-front）配置で配置されている。さらに、第２の超小型電子素子２１６の導電性素子は、第２の超小型電子素子２１６を第１の超小型電子素子２１４と組み立てた後に形成することができる。
【００４９】
図１２は、別の超小型電子パッケージ３５０と組み立てられたパッケージ３１２を含む超小型電子アセンブリ３１０の別の変形を示し、そこでは、パッケージ３５０は、図１に関して考察したパッケージ５０と同様とすることができる。パッケージ３１２は、図１に示すパッケージ１２の一変形とすることができ、多くの共通の特徴を有する。特に、パッケージ３１２は、半導体ダイ３１８を含み、封止材３２８が半導体ダイ３１８を少なくとも部分的に包囲している、第１の超小型電子素子３１４及び第２の超小型電子素子３１６を含むことができる。各超小型電子素子３１４及び３１６は、それぞれの半導体ダイ３１８のコンタクト３２６と、前面３２０及び第１の主面３３０に沿ってパッド３３４まで延在するトレース３３６と、に接続された導電性ビア３３８を含むそれぞれの導電性素子を含むことができる。図１２に示す実施形態における第１の超小型電子素子３１４及び第２の超小型電子素子３１６は、超小型電子素子２１４及び２１６の第２の主面３３２が互いに対向するように、合わせて組み立てることができる。さらに、こうした配置では、第１の超小型電子素子２１４及び第２の超小型電子素子２１６の半導体ダイ２１８の背面３２２は互いに対向することができる。
【００５０】
図１２の配置では、導電性素子、特にそれぞれの超小型電子パッケージ３１４及び３１６のパッド３３４の位置は、図１〜図４の超小型電子パッケージ１２のものと同様に決めることができる。特に、パッド３３４は、各導電性相互接続３４０が超小型電子素子３１４又は３１６のうちの一方のみの１つのパッド３３４のみを通過するように配置することができる。また、図１〜図４のパッケージ１２の場合のように、導電性相互接続３４０のうちの幾つかは、パッケージ３１２内の半導体ダイ３１８のいずれとの電気的接続もなくすことができ、パッケージ３１２の上部に積層された別のパッケージ（図示せず）をパッケージ３５０の端子３５８に接続するために使用することができる。図１２のパッケージ３１２の幾つかの変形では、第２の超小型電子素子３１６の導電性パッド３３４は、パッケージ３１２上で露出し、パッケージ３５０の端子３５８と対向し、したがって、はんだボール３７０等によって端子３５８に直接接続することができる。したがって、こうしたパッド３３４には、いかなる導電性相互接続３４０も関連付ける必要をなくすことができる。こうした例では、導電性相互接続３４０は、第１の超小型電子素子３１４のパッドと接続することができ、パッケージ３１２の上方で組み立てられた追加のパッケージ（図示せず）と接続するためにパッケージ３１２内で非接続とすることもできる。
【００５１】
アセンブリ３１０を製造する方法もまた、図６〜図１０において説明したようなアセンブリ１０の製造方法と同様とすることができるが、超小型電子素子３１４及び３１６が、合わせて組み立てられているときに上述した背面−背面（back-to-back）配置で配置されている。さらに、第１の超小型電子素子３１４及び第２の超小型電子素子３１６の導電性素子は、合わせて組み立てられた後に形成することができる。
【００５２】
上記で論じられた構造は、多様な電子システムを構成する際に利用することができる。例えば、本発明の更なる実施形態によるシステム１は、図１〜図４に関して上記で説明したように、他の電子構成要素２及び３とともに、上記のような超小型電子アセンブリ１０を含む。図示される例では、構成要素２は半導体チップであるのに対して、構成要素３は表示画面であるが、任意の他の構成要素を用いることもできる。当然、明確に例示するために、図１３には２つの更なる構成要素しか示されないが、そのシステムは任意の数のそのような構成要素を含むことができる。上記のような超小型電子アセンブリ１０は、例えば、図１に関連して上記で論じられたような超小型電子アセンブリ、又は図４を参照しながら論じられたような複数の超小型電子アセンブリを組み込む構造とすることができる。アセンブリ１０は、図１１又は図１２において記述された実施形態のうちのいずれか１つを更に含むことができる。更なる変形形態では、複数の変形を与えることができ、任意の数のそのような構造を用いることができる。
【００５３】
超小型電子アセンブリ１０並びに構成要素２及び３は、破線において概略的に表される、共通のハウジング４内に実装され、所望の回路を形成するために必要に応じて互いに電気的に相互接続される。図示される例示的なシステムでは、そのシステムは、フレキシブルプリント回路基板等の回路パネル５を含み、回路パネルは、構成要素を互いに相互接続する多数の導体６を含み、そのうちの１つだけが図１３に示される。しかしながら、これは例示にすぎず、電気的接続を作製するのに適した任意の構造を用いることができる。
【００５４】
ハウジング４は、例えば、携帯電話又は携帯情報端末において使用可能なタイプのポータブルハウジングとして示されており、画面３はハウジングの表面に露出する。超小型電子アセンブリ１０が撮像チップ等の感光性素子を含む場合、光をその構造まで送るために、レンズ７又は他の光学デバイスも設けることができる。ここでもまた、図１３に示される簡略化されたシステムは例示にすぎない。デスクトップコンピュータ、ルータ等の一般的に固定構造と見なされるシステムを含む他のシステムも、上記で論じられた構造を用いて作製することができる。
【００５５】
本発明は特定の実施形態を参照しながら本明細書において説明されてきたが、これらの実施形態は本発明の原理及び応用形態を例示するにすぎないことは理解されたい。それゆえ、添付の特許請求の範囲によって規定されるような本発明の趣旨及び範囲から逸脱することなく、例示的な実施形態に数多くの変更を加えることができること、及び他の構成を考案することができることは理解されたい。
【００５６】
本出願の主題は、超小型電子パッケージ及び超小型電子パッケージを組み込んだアセンブリに関する。
【図１】
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【図１Ａ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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