(57)【要約】半導体デバイスを作製する方法が、本明細書で開示される。特定の実施形態に従って構成される方法は、半導体デバイスの前面内に１つ以上の開口を形成することと、この開口を部分的に充填する犠牲プラグを開口内に形成することとを含む。本方法は、部分的に充填された開口に導電材料をさらに充填することをさらに含み、個々の犠牲プラグは、概して導電材料と半導体デバイスの基板との間に存在する。犠牲プラグは、半導体デバイスの裏面に露出される。犠牲プラグを取り除くことによって、接触領域が裏面に形成され得る。【選択図】図２０Ａ
2015536563.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスを製造する方法であって、
前記半導体デバイスの基板の一部を通って伸び、開口の底部で前記基板内に表面を画定する、１つ以上の開口を前記半導体デバイスの前面に形成することと、
犠牲プラグを前記開口内に形成することと、
導電材料を前記開口にさらに充填することであって、概して前記導電材料と前記開口の前記底部の前記基板内の前記表面との間に個々の犠牲プラグが存在する、ことと、
前記犠牲プラグを前記半導体デバイスの裏面に露出させることと、
前記犠牲プラグを取り除くことによって、前記開口に位置合わせされた接触領域を形成することと、
を含む、方法。
【請求項２】
前記半導体デバイスの前記裏面において前記基板を薄型化することをさらに含み、
前記犠牲プラグを露出させることは、前記基板を薄型化した後に、前記基板から材料を取り除くことを含み、
接触領域を形成することは、
前記犠牲プラグを取り除くことによって空隙を画定することと、
別の導電材料を前記空隙に充填することと、
をさらに含む、
請求項１に記載の方法。
【請求項３】
前記犠牲プラグと前記開口の前記底部の前記基板内の前記表面との間に、第１のバリア／シード材料を形成することと、
前記半導体デバイスの前記裏面の前記犠牲プラグ上に保護材料を形成することと、
をさらに含み、
前記犠牲プラグを露出させることは、前記保護材料から材料を取り除くことをさらに含み、
接触領域を形成することは、前記別の導電材料と前記第１のバリア／シード材料との間に存在する第２のバリア／シード材料を前記空隙に充填することをさらに含む、請求項２に記載の方法。
【請求項４】
前記犠牲プラグを形成することは、前記開口にポリシリコンを充填することを含む、
請求項１に記載の方法。
【請求項５】
前記接触領域において、前記導電材料に電気的に結合された導電構造を形成することをさらに含む、
請求項１に記載の方法。
【請求項６】
前記導電構造を形成することは、柱構造もしくはスタンドオフ構造を形成することを含む、
請求項５に記載の方法。
【請求項７】
保護材料によって互いに電気的に絶縁された導電構造を含むダマシン構造を形成することをさらに含む、
請求項５に記載の方法。
【請求項８】
前記開口に導電材料をさらに充填することは、バリア／シード材料を前記開口内、および前記犠牲プラグ上に形成することを含む、
請求項１に記載の方法。
【請求項９】
前記接触領域は、前記バリア／シード材料の一部を含む、
請求項８に記載の方法。
【請求項１０】
前記バリア／シード材料は、第１のバリア／シード材料を含み、前記方法は、前記接触領域内に第２のバリア／シード材料を形成することをさらに含み、前記第２のバリア／シード材料は、前記第１のバリア／シード材料の一部の上に形成される、
請求項８に記載の方法。
【請求項１１】
前記犠牲プラグを露出させることは、前記半導体デバイスの裏面の前記基板を薄型化することを含む、
請求項１に記載の方法。
【請求項１２】
基板貫通ビアを半導体デバイス内に形成するための方法であって、
前記半導体デバイスの基板の一部を通って開口を形成することと、
導電材料と、前記導電材料を前記開口の底部から分離する犠牲プラグとを、前記開口に少なくとも部分的に充填することと、
前記犠牲プラグを有する前記基板の一部から材料を取り除くことと、
を含み、
前記犠牲プラグは、前記基板の前記部分からの前記材料の前記除去の間、前記導電材料をマスクするように位置付けられる、方法。
【請求項１３】
前記半導体デバイスは、ウエハ内に形成され、前記犠牲プラグは、前記ウエハ内の他の開口の高さにおける変動を補償する高さを有する、
請求項１２に記載の方法。
【請求項１４】
前記半導体デバイスは、ウエハ内に形成され、前記犠牲プラグは、前記ウエハの薄型化工程における変動を補償する高さを有する、
請求項１２に記載の方法。
【請求項１５】
前記導電材料と前記犠牲プラグとを、前記開口に少なくとも部分的に充填することは、前記開口にポリシリコンを部分的に充填することと、前記導電材料を前記ポリシリコン上に充填することと、を含む、
請求項１２に記載の方法。
【請求項１６】
前記導電材料は、第１の導電材料を含み、前記方法は、
空隙を形成するために前記犠牲プラグを取り除くことと、
前記空隙に第２の導電材料を充填することによって、前記第１の導電材料との電気的結合を形成することと、
をさらに含む、
請求項１２に記載の方法。
【請求項１７】
基板貫通ビアを用いて裏面電気接点を形成するための方法であって、
半導体デバイスの基板から材料を取り除くことによって、前記半導体デバイスの裏面に犠牲プラグを露出させることと、
開口を形成するために、前記犠牲プラグを取り除くことによって、前記基板貫通ビアを露出させることと、
前記開口に導電材料を充填することによって、前記導電材料と前記基板貫通ビアとを電気的に結合することと、
を含む、方法。
【請求項１８】
前記導電材料を含み、前記開口によって少なくとも部分的に画定される形状を有する導電構造を形成することをさらに含む、
請求項１７に記載の方法。
【請求項１９】
前記導電構造の前記形状は、柱構造もしくはスタンドオフ構造を含む、
請求項１８に記載の方法。
【請求項２０】
前記導電構造の前記形状をさらに画定するダマシン構造を形成することをさらに含む、請求項１８に記載の方法。
【請求項２１】
前記半導体デバイスの前記裏面にパターンを含むマスクを形成することと、
前記導電材料を含み、前記パターンと前記開口とによって少なくとも部分的に画定される形状を有する導電構造を形成することと、
をさらに含む、
請求項１７に記載の方法。
【請求項２２】
前記マスクを形成することは、フォトレジストマスクを形成することを含み、前記導電構造を形成することは、前記フォトレジストマスクを剥離することを含む、
請求項２１に記載の方法。
【請求項２３】
前記半導体デバイスの前記裏面に保護材料を形成することと、
前記パターンを前記保護材料に転写することと、
をさらに含む、
請求項２１に記載の方法。
【請求項２４】
基板の前面から前記基板の裏面に伸びる開口を有する、基板と、
前記開口を通って伸びる基板貫通ビアと、を含み、
前記基板貫通ビアは、
前記基板の前記前面で前記開口を通って伸びる第１の導電材料と、
前記基板の前記裏面で前記開口を通って伸びる第２の導電材料と、
前記第１の導電材料と前記第２の導電材料との間に少なくとも１つのバリア／シード材料と、を含む、
半導体デバイス。
【請求項２５】
前記バリア／シード材料は、前記基板の内側部分の前記開口に位置付けられる、
請求項２４に記載の半導体デバイス。
【請求項２６】
前記開口は、前記前面の第１の部分と、前記開口の前記第１の部分とは異なる形状を有する前記裏面の第２の部分と、を含み、
前記開口の前記第１の部分は、前記第１の導電材料を含む第１の導電構造を少なくとも部分的に画定し、
前記開口の前記第２の部分は、前記第２の導電材料を含む第２の導電構造を少なくとも部分的に画定する、
請求項２４に記載の半導体デバイス。
【請求項２７】
前記第２の導電材料を含む導電構造をさらに備え、前記導電構造は、柱構造もしくはスタンドオフ構造を含む、
請求項２６に記載の半導体デバイス。
【請求項２８】
前記第２の導電構造と、前記第２の導電構造を他の導電構造から電気的に絶縁する保護材料と、を含むダマシン構造をさらに含む、
請求項２６に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、半導体デバイスの基板を通って伸びる基板貫通ビアの形成に関する。具体的には、本技術のいくつかの実施形態は、シリコン貫通ビア（ＴＳＶ）の形成に関する。
【背景技術】
【０００２】
半導体デバイスの形成には、半導体基板または組立体を、それぞれ材料の追加、除去、および／または改変を目的とした一連の処理ステップに供することが通常含まれる。累積的に、これらの処理ステップは、例えば、トランジスタ、コンデンサ、およびダイオードなどの電気部品を、正確にかつ大変高密度に形成できる。電気部品間の電気接続のネットワークは、複雑なものとなり得、最新の半導体デバイスでは、通常複数の層に及んでいる。ある層から別の層への接続は、ビアを介して形成可能であり、ビアは、所望のパターンで基板を通る穴をエッチングすることによって選択的に形成される。基板貫通ビアは、半導体デバイスまたは基板の全体を通って伸び、その半導体デバイスの反対側の接点または他の形体を電気的に結合する。従来、基板貫通ビアは多段工程を用いて形成され、本工程は、半導体デバイスの前面を通ってビアを形成することと、次にビアが裏面から露出されるまで裏面の研削または裏面の薄型化を行うこととを含む。
【発明の概要】
【０００３】
本技術の多くの態様は、下記の図面を参照してより理解を深めることができる。図面内の構成部品は、必ずしも一定の縮尺で描かれているとは限らない。むしろ、本技術の原理を明確に示すことに重点が置かれている。
【図面の簡単な説明】
【０００４】
【図１】本技術の実施形態に従って導電構造を作製する方法において選択されたステップにおける半導体デバイスを示す部分概略断面図である。
【図２】本技術の実施形態に従って導電構造を作製する方法において選択されたステップにおける半導体デバイスを示す部分概略断面図である。
【図３】本技術の実施形態に従って導電構造を作製する方法において選択されたステップにおける半導体デバイスを示す部分概略断面図である。
【図４】本技術の実施形態に従って導電構造を作製する方法において選択されたステップにおける半導体デバイスを示す部分概略断面図である。
【図５】本技術の実施形態に従って導電構造を作製する方法において選択されたステップにおける半導体デバイスを示す部分概略断面図である。
【図６】本技術の実施形態に従って導電構造を作製する方法において選択されたステップにおける半導体デバイスを示す部分概略断面図である。
【図７】本技術の実施形態に従って導電構造を作製する方法において選択されたステップにおける半導体デバイスを示す部分概略断面図である。
【図８】本技術の実施形態に従って導電構造を作製する方法において選択されたステップにおける半導体デバイスを示す部分概略断面図である。
【図９】本技術の実施形態に従って導電構造を作製する方法において選択されたステップにおける半導体デバイスを示す部分概略断面図である。
【図１０】本技術の実施形態に従って導電構造を作製する方法において選択されたステップにおける半導体デバイスを示す部分概略断面図である。
【図１１】本技術の実施形態に従って導電構造を作製する方法において選択されたステップにおける半導体デバイスを示す部分概略断面図である。
【図１２】本技術の実施形態に従って導電構造を作製する方法において選択されたステップにおける半導体デバイスを示す部分概略断面図である。
【図１３】本技術の実施形態に従って導電構造を作製する方法において選択されたステップにおける半導体デバイスを示す部分概略断面図である。
【図１４】本技術の実施形態に従って導電構造を作製する方法において選択されたステップにおける半導体デバイスを示す部分概略断面図である。
【図１５】本技術の実施形態に従って導電構造を作製する別の方法において選択されたステップにおける半導体デバイスを示す部分概略断面図である。
【図１６】本技術の実施形態に従って導電構造を作製する別の方法において選択されたステップにおける半導体デバイスを示す部分概略断面図である。
【図１７】本技術の実施形態に従って導電構造を作製する別の方法において選択されたステップにおける半導体デバイスを示す部分概略断面図である。
【図１８】本技術の実施形態に従って導電構造を作製する別の方法において選択されたステップにおける半導体デバイスを示す部分概略断面図である。
【図１９】本技術の実施形態に従って導電構造を作製する別の方法において選択されたステップにおける半導体デバイスを示す部分概略断面図である。
【図２０Ａ】図１〜図１９で示した方法によって作製された半導体デバイスを示す部分概略断面図である。
【図２０Ｂ】図１〜図１９で示した方法によって作製された半導体デバイスを示す部分概略断面図である。
【図２１】本技術の実施形態に従った半導体デバイスを組み込んだシステムを示すブロック図である。
【発明を実施するための形態】
【０００５】
半導体デバイスを作製する方法のいくつかの実施形態の具体的な詳細が、関連する方法、デバイス、およびシステムと共に本明細書で説明される。用語「半導体デバイス」は、概して半導体材料を含むソリッドステート（ｓｏｌｉｄ−ｓｔａｔｅ：固体状態）デバイスを指している。半導体デバイスの例としては、とりわけ論理デバイス、メモリデバイス、およびダイオードが挙げられる。さらに、用語「半導体デバイス」は、完成したデバイス、または完成したデバイスになる前の工程の様々な段階における組立体もしくは他の構造を指すこともあり得る。使用される内容にもよるが、用語「基板」は、ウエハレベルの基板もしくは単独化されたダイレベルの基板を指すこともあり得る。当業者であれば、本明細書で説明する方法の好適なステップがウエハレベルもしくはダイレベルにおいて行われ得ることを認識するであろう。さらに、文脈で否定されない限り、本明細書で開示される構造は、従来の半導体製造技術を用いて形成され得る。材料は、例えば、化学蒸着法、物理蒸着法、原子層堆積、スピンコーテング、および／または他の好適技術を用いて堆積され得る。同様に、材料は、例えば、プラズマエッチング、ウエットエッチング、化学機械平坦化、もしくは他の好適技術を用いて除去され得る。
【０００６】
本技術の多くの実施形態は、完成時に基板を通って完全に伸びる導電プラグまたはコネクタなどの基板貫通ビア（例えば、シリコン貫通ビア）との関連で以下に説明される。当業者であれば、本技術がウエハ内に他の電気コネクタを含む実施形態など、さらなる実施形態を提供され得ることと、本技術が図１〜図１９を参照して本明細書で説明される実施形態の詳細のいくつかが無くても、実施され得ることを理解するであろう。参照を簡単にするため、本開示を通して、類似または相似な構成部品もしくは形体を識別するために、同一の参照番号が使用されるが、同一の参照番号の使用は、それらの部品が同一のものとして解釈されるべきであるということを暗示するものではない。実際には、本明細書で説明される実施例の多くでは、同一番号が付けられた部品は、構造および／または機能において区別される。その上、同一の陰影付けは、組成的に類似しているとみなされ得る断面における材料を示すために使用されてもよいが、同一の陰影付けの使用が、それらの材料が同一のものとして解釈されるべきであるということを暗示するものではない。
【０００７】
基板貫通ビアは、基板に穴を形成し、導電材料でその穴を充填し、裏面の基板を薄型化させて基板の裏面を通してその導電材料を露出させることにより、製作される。穴を形成するための工程は、１つ以上のウエットおよび／またはドライ化学エッチング工程が後に続くフォトリソグラフィー工程を含むことができる。通常、本工程は、ウエハもしくはダイの穴の深さにおいてある程度の変動を生み出す。例えば、本変動は、ほぼ２０００オングストローム以上にすることができる。薄型化工程は、概してこれらの変動に適応するように設計される。例えば、裏面研削工程は、全ての基板貫通ビアが基板を完全に通って伸びることを確実にするため追加時間に実施されてもよい。しかしながら、基板貫通ビアは通常軟質金属から構成されるため、基板全体にわたる金属の汚染に帰着し得る。この汚染された金属は、電気的短絡を生成すること等によって、デバイス性能に悪影響を及ぼし得る。例えば、銅は大変流動的であり、基板全体にわたって汚染された銅は、トランジスタレベルに拡散できる。その上、裏面研削および他の薄型化工程もまた、ある程度の変動を有する。このことは、全ての基板貫通ビアが基板の裏面を貫通して露出することを確実にするために要する時間量を増やす一因となる。
【０００８】
本技術の実施形態に従った方法は、基板貫通ビアの初期開口で犠牲プラグを形成することを含むことができる。犠牲プラグは、例えば、導電材料と初期開口の底部との間に位置付けられるポリシリコンプラグを含むことができる。この犠牲プラグは、エッチングもしくはウエハ薄型化などの他の製造工程におけるどのような変動をも補償する高さを有することができる。犠牲プラグは、裏面研削もしくは他の薄型化工程の間、基板貫通ビアを保護することもできる。犠牲プラグは、基板の裏面の金属汚染に関連するいくつかの問題を解消すると期待されている。これによって歩留まりと、デバイス性能を向上することができる。さらに、基板の裏面に構造を形成するために、犠牲プラグを取り除いて、開口もしくは空隙などの接触領域を画定することができる。例えば、裏面をパターン化して、空隙を通して導電材料と電気的に結合した導電柱もしくはスタンドオフ構造（例えば、金属構造）を形成できる。このような構造は、デバイスの裏面の基板表面を超えて伸びることができる。別の実施例では、裏面は、空隙を通して導電材料と電気的に結合されるダマシン構造を含むことができる。
【０００９】
図１〜図１４は、本技術の実施形態に従って基板貫通ビアもしくは他のコネクタを作製するための方法における、半導体デバイス１００の一部を示す部分概略断面図である。図１〜図８は、基板貫通ビアもしくは他のコネクタの前面部を形成する様々な段階における半導体デバイス１００を示す。図１に示すように、半導体デバイス１００は、基板１０２、電気部品１０４（概略的に示された）、および電気部品１０４から誘電領域１０８を通って伸びる電極１０６を含むことができる。電気部品１０４は、トランジスタ（例えば、バイポーラもしくは電界効果トランジスタ）、ダイオード、コンデンサ、もしくは基板１０２内および／または基板１０２上に形成された別の好適なソリッドステート部品であってもよい。いくつかの実施形態では、電極１０６はゲート電極でもよく、半導体デバイス１００はソース電極（図示されない）およびドレイン電極（図示されない）をさらに含むことができる。電極１０６用の好適な材料として、とりわけタングステンが含まれる。いくつかの実施形態では、電極１０６として、金属ボンドパッド、トレース、およびビアの積層体などの導電材料の積層体を含むことができる。同様に、誘電領域１０８として、酸化ケイ素材料もしくは他の好適な誘電材料などの誘電材料の積層体を含むことができる。図に示す実施形態では、マスク材料１０７は、後に続く工程の間、電極１０６と誘電領域１０８とを覆って、電極１０６と半導体デバイス１００の他の形体とを保護する。マスク材料１０７の実施形態として、炭化ケイ素ハードマスクもしくは他の好適なマスク材料を含むことができる。
【００１０】
図２に示すように、開口１１０は、半導体デバイス１００の前面１０９を通って形成され得る。開口１１０は、マスク材料１０７および誘電領域１０８を通って伸び、基板１０２に到達する。複数の開口１１０を、例えば、フォトリソグラフィーおよびエッチング工程を用いて基板１０２全体にわたって形成することができる。図に示すように、フォトリソグラフィーおよびエッチング工程は、基板１０２を完全に通るのではなく基板内のある深さまで伸びる側壁を画定する。これらの工程は、開口１１０が「ブラインド」（例えば、基板１０２の裏面において開口していない）であるように、基板１０２の開口１１０内の底面１１２も画定する。いくつかの実施形態では、開口１１０は、異なるタイプの誘電体、半導体、もしくは他の材料を通してエッチングするように設計された第１のエッチング工程および第２のエッチング工程などの２つ以上の工程によって形成され得る。図面の簡略化のために、たった１つの開口１１０が図で示されているが、半導体デバイス１００は、複数の開口も含むことができる。
【００１１】
図３は、誘電体ライナー１１４が開口１１０内とマスク材料１０７上に形成された後の半導体デバイス１００を示す。誘電体ライナー１１４は、約０．０５ミクロンから約１．５ミクロンもしくは約０．１ミクロンから約０．４ミクロンであり得、近隣の構造から開口１１０に形成される導電構造（図２には示されない）を電気的に絶縁する。誘電体ライナー１１４用の好適な材料としては、とりわけ二酸化ケイ素がある。図に示すように、誘電体ライナー１１４は、堆積もしくは成長され得る。誘電体ライナー１１４は、またスペーサエッチングを用いてエッチングされ得るが、このとき誘電体ライナー１４４が開口１１０内の側壁と底面１１２を覆うが、開口１１０の外側のマスク材料１０７を覆わない、あるいはまた開口１１０の内側と比べて開口１１０の外側がより薄くなる（図３には示されない）ようにエッチングが行われる。
【００１２】
図４は、犠牲材料１１５が開口１１０内と開口１１０の外側のマスク材料１０７上に堆積された後の半導体デバイス１００を示す。ある実施形態では、犠牲材料１１５はポリシリコンであってもよい。例えば、低圧力化学蒸着（ＬＰＣＶＤ）工程では、開口１１０内と開口１１０の外側のマスク材料１０７上にポリシリコンを形成できる。他の実施形態では、犠牲材料１０７として、窒化ケイ素もしくは酸化ケイ素などの他の好適な材料を含むことができる。
【００１３】
図５は、開口１１０を部分的に充填する底面１１２上の犠牲プラグ１１６を含む半導体デバイス１００を示す。開口１１０の外側の過剰な犠牲材料は、エッチング工程で除去され得る。過剰な犠牲材料は、開口１１０からもまた除去され得る。上記したように、犠牲プラグ１１６は、裏面研削工程もしくは他の好適な薄型化工程などの薄型化工程の間、開口１１０内に形成された導電構造を保護もしくはマスクするように構成され得る。犠牲プラグ１１６の高さｔ１は、ウエハもしくはダイ内に開口を形成するときに、ウエハもしくはダイの全体にわたって起こる深さ変動、例えばエッチング工程の間に起こる変動の量に基づき、選択可能である。加えて、あるいはまた、高さｔ１は、薄型化工程で起こる表面の高さ変動の量に基づいて選択可能である。図に示すように、薄型化工程もしくは別のエッチング工程により、マスク材料１０７から誘電体ライナーが除去されている。
【００１４】
図６は、開口１１０に導電材料１２０を充填もしくは少なくとも部分的に充填した後の半導体デバイス１００を示す。ある実施形態では、第１のバリア／シード材料１１８を誘電体ライナー１１４上に形成することができ、これにより、導電材料１２０の形成がシードされ、基板１０２を通した導電材料１２０の拡散が削減される。いくつかの実施形態では、第１のバリア／シード材料１１８は、例えば、導電構造がメッキの替わりに化学蒸着法を用いて形成される場合には、導電構造の形成をシードしないバリア材料を有することができる。バリア材料として、例えば、タンタル、窒化タンタル、もしくは別の好適な材料を含むことができる。第１のバリア／シード材料１１８として、例えば、銅もしくは銅合金などの導電材料によって画定されるシード材料も含むことができる。いくつかの実施形態では、第１のバリア／シード材料１１８は、拡散を制限し、バルク導電材料の形成をシードする単一材料のみを有することができる。他の実施形態では、第１のバリア／シード材料１１８は省略することができる。図に示すように、第１の導電材料１２０が、第１のバリア／シード材料１１８上に堆積されている。第１の導電材料１２０は、例えば、銅、銅合金、もしくは他の好適な材料などの金属であってもよい。
【００１５】
図７は、半導体デバイス１００の第１の裏面レベル１２２ａから材料を取り除いた後の半導体デバイス１００を示す。特に、除去工程では、第１の裏面レベル１２２ａと犠牲プラグ１１６との間から全ての基板材料が取り除かれる前に、除去工程を停止することによって、基板１０２が第１の裏面レベル１２２ａから第２の裏面レベル１２２ｂに薄型化されている。基板１０２は、裏面研削、エッチング、化学機械平坦化（ＣＭＰ）、および／または他の好適な除去方法によって薄型化され得る。いくつかの実施形態では、薄型化工程で、終点検出などの、いつ薄型化工程を停止すべきかを検出するために、犠牲プラグ１１６が使用され得る。このような実施形態では、ウエハもしくはダイ上の犠牲プラグのいくつかが基板から露出され得るが、他のものはそうではない。他の実施形態では、薄型化工程は、ウエハもしくはダイの全体にわたって犠牲プラグのほとんどもしくは１つも基板１０２から露出しないように設計された時限工程であり得る。
【００１６】
図８は、犠牲プラグ１１６が第３の裏面レベル１２２ｃを超えて突出するように、基板１０２の第２の裏面レベル１２２ｂから第３の裏面レベル１２２ｃまでさらなる材料を取り除いた後の半導体デバイス１００を示す。図に示すように、犠牲プラグ１１６上の誘電体ライナー１１４の一部が露出される。他の実施形態では、誘電体ライナー１１４は、取り除かれてもよく、もしくは部分的に取り除かれてもよい。概して、さらに基板１０２の材料を取り除き、第３の裏面レベル１２２ｃに到達させるために、１回以上のウエットおよび／またはドライ化学エッチング工程が使用され得る。例えば、このようなエッチング工程は、誘電体ライナー１１４の材料よりも基板１０２に対して選択的であってもよい。いくつかの実施形態では、ＣＭＰ工程で、基板１０２、および／または誘電体ライナー１１４から材料を取り除くことができる。他の実施形態では、単一の工程においてエッチングもしくは薄型化工程が生じる。例えば、単一工程では、基板１０２を第２の裏面レベル１２２ｂまで薄型化する工程（図５）を、第３の裏面レベル１２２ｃまでさらに材料を取り除く工程と組み合わせることができる。
【００１７】
図９〜図１４は、裏面電気接点を形成する基板貫通ビアもしくは他のコネクタの裏面部を形成する様々な段階における半導体デバイス１００を示す。本実施例では、柱構造もしくはスタンドオフ構造が半導体デバイス１００の第３の裏面レベル１２２ｃにおいて形成される。図９は、保護（ｐａｓｓｉｖａｔｉｏｎ：不動態化）材料１２４が、犠牲プラグ１１６、誘電体ライナー１１４、および基板１０２の第３の裏面レベル１２２ｃ上に堆積された後の半導体デバイス１００を示す（図９では、第１および第２の保護材料１２４ａおよび１２４ｂとして個別に識別される）。保護材料１２４は、ＬＰＣＶＤ工程などの低温不動態化工程において堆積され得る。ある実施形態では、第１の保護材料１２４ａは、酸化ケイ素膜であり、第２の保護材料１２４ｂは、窒化ケイ素膜である。他の実施形態では、他の好適な材料がポリシリコンを含む保護材料を形成してもよい。また、いくつかの実施形態では、保護材料１２４として、単一膜の材料を含むことができる。図に示すように、保護材料１２４は、基板１０２の表面と、犠牲プラグ１１６によって画定される表面に適合する。犠牲プラグ１１６を覆う保護材料１２４の一部は、平坦化され得る局所的な形体もしくは突起１２５を形成する。
【００１８】
図１０は、局所的形体１２５（図７）を含む、保護材料１２４がＣＭＰ、裏面研削、フライカット加工、もしくは他の好適な工程によって平坦化された後の半導体デバイス１００を示す。平坦化は、基板１０２および保護材料１２４から犠牲プラグ１１６を露出させる。本実施形態では、誘導体ライナー１１４の一部も犠牲プラグ１１６から取り除かれる。他の図示されない実施形態では、誘電体ライナー１１４もしくは誘電体ライナー１１４の少なくとも一部を、平坦化後も犠牲プラグ１１６上に残すことができる。
【００１９】
図１１は、犠牲プラグ１１６（図８）が半導体デバイス１００から取り除かれた後の半導体デバイス１００を示す。犠牲プラグの除去により、第１の導電材料１２０および第１のバリア／シード材料１１８を基板１０２から露出させる空隙もしくは開口１２６が提供される。以下で説明するように、空隙１２６は、第１の導電材料１２０との電気的結合のための接触領域を提供する。１回以上のウエットおよび／またはドライ化学エッチングにより、材料を取り除いて空隙１２６を形成することができる。ある実施形態では、エッチングは、保護材料１２４および誘電体ライナー１１４よりも犠牲プラグ１１６の材料に対して選択的である。別の実施形態では、フォトリソグラフィーマスクなどが、エッチングの間、保護材料１２４を覆う（図示されない）。概して、好適なエッチング工程により、空隙１２６内の第１の導電材料１２０を実質的に劣化もしくは酸化させずに、犠牲プラグ１１６を取り除くことができる。いくつかの実施形態では、エッチングもしくはクリーニング工程が、空隙１２６内の第１の導電材料１２０の表面に施されて、犠牲プラグが取り除かれた後に、あらゆる自然酸化物または他の材料をも取り除くことができる。例えば、このような工程により、空隙１２６内に位置する第１のバリア／シード材料１１８の一部を取り除くこともできる。
【００２０】
図１２は、第２のバリア／シード材料１２８を、保護材料１２４および空隙１２６内の第１のバリア／シード材料１１８上に堆積させた後の半導体デバイス１００を示す。いくつかの実施形態では、第２のバリア／シード材料１２８が、第１のバリア／シード材料１１８に類似した材料を含む。他の実施形態では、第２のバリア／シード材料１２８が、第１のバリア／シード材料１１８とは異なる材料を含み、および／または第１のバリア／シード材料１１８とは異なる工程によって堆積される。また、いくつかの実施形態では、第２のバリア／シード材料１２８は、半導体デバイス１００から省略されてもよい。
【００２１】
図１３は、フォトレジストマスク１３２を保護材料１２４上に形成した後の半導体デバイス１００を示す。フォトレジストマスク１３２は、空隙１２６と位置合わせされた開口１３４を有するパターンを画定し、開口１３４は、空隙１２６の外側に部分１３６ａおよび１３６ｂを含む。開口１３４は、開口１３４および空隙１２６内に形成された導電構造（図示されない）の形状の一部を画定する。
【００２２】
図１４は、エッチングもしくは他の好適な工程などによってマスク材料１０７（図１３）を取り除き、例えば、柱構造もしくはスタンドオフ構造の導電構造１３８を形成した後の半導体デバイス１００を示す。導電構造１３８は、第１の導電材料１２０と同じもしくは異なる材料であり得る、例えば、銅、銅合金、もしくは他の好適な材料の金属を含むことができる第２の導電材料１４０を含む。電気メッキ工程では、最初に第２の導電材料１４０を、フォトレジストマスク１３２（図１１）上と、フォトレジストマスク１３２の開口１３４（図１１）から露出された第２のバリア／シード材料１２８上とに堆積させることにより、導電構造１３８を形成できる。次に、剥離工程では、フォトレジストマスク１３２およびマスク上に堆積された第２の導電材料１４０を取り除くことができる。導電構造１３８は、剥離されていない残りの第２の導電材料１４０を含む。エッチングもしくは他の工程では、導電構造１３８の外側の過剰な第２のバリア／シード材料１２８を取り除くことができる。他の実施形態では、他の堆積および／またはパターン化技術により、導電構造１３８を形成することができる。例えば、いくつかの実施形態では、導電材料をフォトレジストマスク１３２の前に堆積させてもよい。本実施例では、剥離工程の代わりにエッチングを用いることもできる。
【００２３】
本技術の実施形態によると、基板貫通ビア１４２として、第１の導電材料１２０および第２の導電材料１４０を含むことができる。図に示すように、第１のシード／バリア材料１１８および第２のシード／バリア材料１２８は、基板１０２の内側部分の第１および第２導電材料１２０および１４０間の電気的結合を提供する。他の実施形態では、製作工程にもよるが、第１および第２のシード／バリア材料１１８および１２８の一方もしくは両方が省略されてもよい。例えば、シード／バリア材料は、第１および第２導電材料１２０および１４０の一方（もしくは両方）が非メッキ工程によって堆積される場合に、省略されてもよい。
【００２４】
図１５〜図１９は、本技術の別の実施形態に従って、基板貫通ビアもしくは他のコネクタを作製する別の方法における、半導体デバイス２００の一部を示す部分概略断面図である。図１５〜図１９は、裏面電気接点を形成する基板貫通ビアもしくは他のコネクタの裏面部を形成する様々な状態における半導体デバイス２００を示す。本実施例では、ダマシン構造が、半導体デバイスの裏面に形成される。
【００２５】
図１５を参照すると、本工程の本段階における半導体デバイス２００は、図９の半導体デバイス１００と類似しているが、半導体デバイス２００は、誘電体ライナー１１４を露出させることなく保護材料２２４上に平面を形成するために、ＣＭＰ工程もしくは他の好適な工程によって平坦化され得る、より厚い保護材料２２４を有する。いくつかの実施形態では、平坦化工程は省略できる。例えば、犠牲プラグ１１６は、ごく小さな表面形状を作り出してもよい、つまり、その形状は、実質的には後に続くフォトリソグラフィーもしくは他の後に続く工程の妨げになり得ない。
【００２６】
図１６は、フォトレジストマスク２４２を保護材料２２４上に形成した後の半導体デバイス２００を示す。フォトレジストマスク２４２は、犠牲プラグ１１６に位置合わせされた開口２４４を画定するパターン化を有する。図１７は、開口２４４のパターンが保護材料２２４に転写され、犠牲プラグ１１６（図１５）を取り除くことによって空隙２２６が形成された後の、半導体デバイス２００を示す。例えば、１回以上のウエットおよび／またはドライ化学エッチングにより材料を取り除いて、開口２４４のパターンを保護材料２２４に転写し、空隙２２６を形成することができる。ある実施形態では、単一エッチング工程により、材料を取り除き、開口２４４のパターンと空隙２２６を形成することができる。別の実施形態では、多段エッチング工程を用いることができる。
【００２７】
図１８は、フォトレジストマスク２４２（図１５）が取り除かれ、第２のバリア／シード材料２２８を保護材料１２４、第１のバリア／シード材料１２８、および空隙２２６内の第２のバリア／シード材料２２８上に堆積させた後の半導体デバイス２００を示す。いくつかの実施形態では、第２のバリア／シード材料２２８が、第１のバリア／シード材料１１８に類似した材料を含む。他の実施形態では、第２のバリア／シード材料２２８が、異なる材料を含み、および／または異なる工程によって堆積される。
【００２８】
図１９は、ダマシン構造２３８を形成後の半導体デバイス２００を示す。ダマシン構造２３８は、第１の導電材料１２０と同じもしくは異なる材料である、例えば、銅、銅合金、もしくは他の好適な材料の金属を含むことができる第２の導電材料２４０を含む。電気メッキ工程もしくは他の好適な工程では、空隙２２６と、保護材料２２４において画定された開口２４４（図１８）のパターンに第２の導電材料２４０を充填する。ＣＭＰなどの平坦化工程では、保護材料２２４上の過剰な第２の導電材料２４０と、過剰な第２シード材料２２８を取り除くことができる。例えば、平坦化工程では、第２の導電材料２４０が保護材料２２４から完全に取り除かれるまで、半導体デバイス２００を支持しているウエハを平坦化できる。
【００２９】
基板貫通ビア１４２（図１４）と同様に、基板貫通ビア２４２として、第１の導電材料１２０および第２の導電材料２４０を含むことができる。図に示すように、第１のシード／バリア材料１１８および第２のシード／バリア材料２２８は、基板１０２の内側部分の第１および第２導電材料１２０および２４０間の電気的結合を提供する。他の実施形態では、製作工程にもよるが、第１および第２のシード／バリア材料１１８および２２８の一方もしくは両方が省略されてもよい。例えば、シード／バリア材料は、第１および第２導電材料１２０および２４０の一方が非メッキ工程によって堆積される場合に、省略されてもよい。
【００３０】
図２０Ａおよび図２０Ｂは、パッケージング前の追加の工程の後の半導体デバイス１００および２００をそれぞれ示す部分概略断面図である。追加の誘電および金属化構造１５０および１５２（概略的に示される）は、導電構造１３８とダマシン構造２３８とに結合されて、半導体デバイス１００および２００内の電気接続の好適ネットワークを完成させることができる。半導体デバイス１００および２００は、好適なパッケージ（図示されない）に、単独で組み込むことも、もしくは他の半導体デバイスと共に組み込むこともできる。例えば、導電構造１３８およびダマシン構造２３８は、ワイヤーボンド（図示されない）、半田バンプ（図示されない）、もしくは他の好適な構造を用いて、パッケージのリード線（図示されない）に接続され得る。半導体デバイス１００および２００および他の関連する構造は、保護のため、および動作中の放熱を促進するために封入され得る。
【００３１】
図１〜図２０Ｂを参照して上記した特徴を有する半導体デバイスのどれもが、無数のより大きなおよび／またはより複雑なシステムのいずれにも組み込み可能であり、その代表的な例が図２１に概略的に示されるシステム１６２である。システム１６２は、プロセッサ１６４、メモリ１６６（例えば、ＳＲＡＭ、ＤＲＡＭ、フラッシュ、および／または他のメモリデバイス）、入出力デバイス１６８、および／または他のサブシステムもしくは構成部品１７０を含むことができる。図１〜図２０Ｂを参照して上記した半導体デバイス１００および２００は、図２１に示す素子のいずれかに含めることができる。結果としてのシステム１６２は、多種多様な好適計算、処理、記憶、検出、画像化、および／または他の機能のいずれも実行可能に構成され得る。したがって、システム１６２の代表例としては、制限が無く、デスクトップコンピュータ、ラップトップコンピュータ、インターネット家電、ハンドヘルドデバイス（例えば、パームトップコンピュータ、ウェアラブルコンピュータ、携帯電話、携帯情報端末、ミュージックプレイヤー、等）、タブレット、マルチプロセッサシステム、プロセッサベースもしくはプログラマブル家庭用電化製品、ネットワークコンピュータ、およびミニコンピュータなどの、コンピュータ、および／または他のデータプロセッサが含まれる。システム１６２のさらなる代表例としては、ライト、カメラ、車両、等が含まれる。これらおよび他の例に関しては、システム１６２は、単一ユニットに収容され得るか、もしくは例えば、通信ネットワークを介して複数の相互接続ユニットにわたって分散され得る。したがって、システム１６２の構成部品としては、ローカルおよび／またはリモートメモリ記憶デバイス、および多種多様な好適コンピュータ可読媒体のいずれもが含まれる。
【００３２】
本開示は、包括的であること、また、本明細書で開示されている厳密な形態に本技術を限定したりすることを意図していない。例示するために具体的な実施形態が本明細書で開示されているが、当業者であれば認めるように、均等な様々の変更は本技術から逸脱しない範囲で可能である。状況によっては、本技術の実施形態の記述を不必要にあいまいにすることを避けるために、よく知られた構造および機能に関して、詳細の図示および説明を割愛する。方法のステップが本明細書で特定の順番で提示されているが、代替の実施形態ではステップを異なる順番で実施してもよい。同様に、特定の実施形態に照らして開示された本技術のある特定の態様は、他の実施形態において組み合わされたり、取り除かれたりすることができる。しかも、本技術のある特定の実施形態に関連する効果は、これらの実施形態との関連で開示されてきたが、他の実施形態もこのような効果を示すことができ、本技術の範囲に含まれるように、このような効果もしくは本明細書で開示された他の効果を必ずしも全ての実施形態が示す必要もない。したがって、本開示および関連技術は、本明細書で明示的に示されないもしくは説明されない他の実施形態を含み得る。
【００３３】
本開示を通じて、単数形（“ａ”，“ａｎ”，“ｔｈｅ”）は、文脈で明確に否定されない限り、複数の指示対象も含む。同様に、単語「または」および「もしくは」（“ｏｒ”）が、２つ以上の項目のリストに関して他の項目を除外して単一項目だけを意味することに明示的に限定される場合を除き、このようなリストにおける「または」および「もしくは」（“ｏｒ”）の使用は、（ａ）リスト内のあらゆる単一項目、（ｂ）リスト内の全ての項目、もしくは（ｃ）リスト内の項目のあらゆる組み合わせも含むものとして解釈されるべきである。その上、用語「備える」および「含む」（“ｃｏｍｐｒｉｓｉｎｇ”）は、より多くの同一の特徴および／またはさらなるタイプの他の特徴が排除されないように、少なくとも列挙された（複数の）特徴を含むことを意味するものとして本明細書全体を通して用いられる。「上方」（“ｕｐｐｅｒ”）、「下方」（“ｌｏｗｅｒ”）、「前」（“ｆｒｏｎｔ”）、「後ろ」（“ｂａｃｋ”）、「縦の」（“ｖｅｒｔｉｃａｌ”）および「横の」（“ｈｏｒｉｚｏｎｔａｌ”）などの方向用語は、本明細書では様々な要素間の関係を表現する、および明確にするために用いられることがある。このような用語が絶対的な向きを示すものでないことを理解すべきである。本明細書で用いられる「一実施形態」（“ｏｎｅ  ｅｍｂｏｄｉｍｅｎｔ”）、「ある実施形態」（“ａｎ  ｅｍｂｏｄｉｍｅｎｔ”）、もしくは同様な語句は、その実施形態との関連において説明される特定の特徴、構造、動作、特性が、本技術の少なくとも１つの実施形態に含まれ得ることを意味する。したがって、本明細書で用いられるこのような言い回しもしくは語句の出現は、必ずしも全てが同じ実施形態を参照するものでない。その上、様々な特定の特徴、構造、動作、もしくは特性は、１つ以上の実施形態において、どのような好適方法で組み合わされてもよい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０Ａ】
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【図２０Ｂ】
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【図２１】
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【国際調査報告】
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