(57)【要約】  半導体装置は：所定の情報を検出する検出部を有する第１基板と；データを処理する第１処理部を有する第２基板であって、前記データが前記第１処理部に前記検出部から供給される、第２基板と；データを処理する第２処理部を有する第３基板であって、前記データが前記第２処理部に前記第１基板または前記第２基板のいずれかの基板から供給される、第３基板とを含む。【特許請求の範囲】
【請求項１】
所定の情報を検出する検出部を有する第１基板と、
データを処理する第１処理部を有する第２基板であって、前記データが前記第１処理部に前記検出部から供給される、第２基板と、
データを処理する第２処理部を有する第３基板であって、前記データが前記第２処理部に前記第１基板または前記第２基板のいずれかの基板から供給される、第３基板と
を備える、半導体装置。
【請求項２】
前記第１〜第３基板は、互いの基板の上に順次積層される、請求項１に記載の半導体装置。
【請求項３】
前記第３基板は、前記第１基板または前記第２基板のいずれかの基板からの前記データを保存する記憶領域部を有する、請求項２に記載の半導体装置。
【請求項４】
前記第３基板の前記記憶領域部は、揮発性記憶領域及び不揮発性記憶領域の両方を有する、請求項３に記載の半導体装置。
【請求項５】
前記第１基板の前記検出部、前記第２基板の前記第１処理部、及び前記第３基板の前記記憶領域部は、異なるプロセスによりそれぞれ製造される、請求項３に記載の半導体装置。
【請求項６】
前記第３基板の前記記憶領域部は、前記第１基板の前記検出部が検出する前記データの一部を出力する、請求項２に記載の半導体装置。
【請求項７】
前記第３基板の前記第２処理部は、前記検出部からの前記データを処理することにより得られるデータを外部に出力するインターフェースを有する、請求項２に記載の半導体装置。
【請求項８】
前記第１基板は複数の検出部を有する、請求項２に記載の半導体装置。
【請求項９】
前記第２基板の前記第１処理部の発熱量は、前記第３基板の前記第２処理部の発熱量よりも少ない、請求項２に記載の半導体装置。
【請求項１０】
前記第３基板の前記第２処理部は、発熱量が最も多い回路ブロックを含む、請求項９に記載の半導体装置。
【請求項１１】
前記半導体装置はイメージセンサである、請求項２に記載の半導体装置。
【請求項１２】
前記第２基板の前記第１処理部はアナログ回路を含む、請求項１１に記載の半導体装置。
【請求項１３】
前記第２基板の前記第１処理部はＤＲＡＭを含む、請求項１１に記載の半導体装置。
【請求項１４】
前記第２基板の前記第１処理部は、ドライバ、基準電圧発生部、ＤＡ変換器、ＡＤ変換器、ＯＴＰからなる少なくとも１つの回路ブロックを含む、請求項１１に記載の半導体装置。
【請求項１５】
前記第３基板の前記第２処理部は論理回路を含む、請求項１１に記載の半導体装置。
【請求項１６】
前記第３基板の前記第２処理部は、パイプライン処理部、カウンタ、ＳＲＡＭ、ＭＰＵ、アレイコントローラ、及びＤＲＡＭコントローラからなる少なくとも１つの回路ブロックを含む、請求項１１に記載の半導体装置。
【請求項１７】
所定の情報を検出する検出装置を備え、該検出装置は、
所定の情報を検出する検出部を有する第１基板と、
データを処理する第１処理部を有する第２基板であって、前記データが、前記第１処理部に前記検出部から供給される、第２基板と、
データを処理する第２処理部を有する第３基板であって、前記データが、前記第２処理部に前記第１基板または前記第２基板のいずれかの基板から供給される、第３基板と
を含む、検出システム。
【請求項１８】
更に、複数の前記検出装置からのデータを処理するＭＰＵを備える、請求項１７に記載の検出システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、半導体装置、及び半導体を含む検出システムに関するものであり、特に高画質信号を取得することができる半導体装置、及び半導体を含む検出システムに関するものである。
【背景技術】
【０００２】
本技術による方法を提案するために、既存の半導体装置及び検出システムと、本技術による半導体装置及び検出システムとの違いについて以下に説明する。以下の記載では、説明は、画像処理検出システムを例として挙げることにより行われる。
【０００３】
図１は、既存のイメージセンサ１の構成の一例を示すブロック図である。既存のイメージセンサ１では、基準電圧発生部１９が、必要な基準電圧を個々の構成部分の各構成部分に供給する。ドライバ１７は、複数の画素が行列状に配置される構成の画素部１１を駆動することにより、アナログビデオ信号を画素部１１から読み出す。ＡＤ変換器１２は、このＡＤ変換器１２に画素部１１から入力されるアナログビデオ信号を、ＤＡ変換器１８から供給されて徐々に高くなる基準電圧と比較し、そしてＡＤ変換器１２の出力信号を、アナログビデオ信号の電位が基準電圧に達したときに反転させる。
【０００４】
カウンタ１３はクロックを、ＡＤ変換器１２からの出力信号が、所定のタイミングでオンしてから反転するまで、所定の期間に亘ってカウントする。その結果、アナログビデオ信号の電位がデジタルビデオ信号に変換される。ＳＲＡＭ（スタティックランダムアクセスメモリ）１４は、カウンタ１３から出力されるデジタルビデオ信号を当該ＳＲＡＭに一時的に格納する。
【０００５】
パイプライン処理部１５は、当該パイプライン処理部にＳＲＡＭ１４から供給されるデジタルビデオ信号に種々の種類の処理を施す。パイプライン処理部１５は、当該パイプライン処理部内にＳＲＡＭ１５Ａを内蔵し、そしてＳＲＡＭ１５Ａは、当該ＳＲＡＭ１５Ａに、前処理が施されたデジタルビデオ信号を一時的に格納する。ＳＲＡＭ１５Ａから読み出されるデジタルビデオ信号は、外部にデータインターフェース１６を介して出力される。
【０００６】
ＭＰＵ（マイクロプロセッサユニット）２０は、個々の構成部分の動作をＯＴＰ（ワンタイムプログラマブルリードオンリーメモリ）２１に格納されるプログラム及びデータに従って制御する。
【０００７】
これまで、上に説明した画素部１１、及び他の回路３１が、１枚の基板シートに配置される構成のイメージセンサが知られている。一言で言えば、ＡＤ変換器１２、カウンタ１３、ＳＲＡＭ１４、パイプライン処理部１５、データインターフェース１６、ドライバ１７、ＤＡ変換器１８、基準電圧発生部１９、ＭＰＵ２０、及びＯＴＰ２１は、回路部３１内に配置される。
【０００８】
集積度及び雑音特性をバランスさせるために、本特許出願人はこれまで、例えば日本国特許出願公開第２０１１／１５９９５８号明細書に記載される方法を提案している。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】日本国特許出願公開第２０１１／１５９９５８号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、画素部１１の基板、及び回路部３１の基板が、互いの上にこのように積層される構成の構造の場合、回路部３１で発生する熱が画素部１１に悪影響を及ぼすことにより、ビデオ信号を幾つかの場合において劣化させる。その結果、コストの上昇を幾つかの場合においてもたらすこのような状況を補完する回路を提供する必要がある。補完回路が省略される場合、高画質イメージセンサを提供することが困難になる。
【００１１】
本技術は、上に説明した問題を解決するために開発され、そして高画質信号の取得を可能とすることが本技術の第１の目的である。
【００１２】
本技術の第２の目的は、ノイズ及び熱に起因する信号の劣化を抑制することにある。
【００１３】
本技術の第３の目的は、種々の種類の半導体装置を最適な製造プロセスにより製造することができるようにすることにある。
【００１４】
本技術の第４の目的は、電力消費量の抑制を可能とすることにある。
【００１５】
本技術の第５の目的は、種々の種類の信号方式を具体的に実施することができるようにすることにある。
【００１６】
本技術の第６の目的は、検出される情報を部分的に出力することができるようにすることにある。
【００１７】
本技術の第７の目的は、入力／出力に関するインターフェース速度を下げることができるようにすることにある。
【００１８】
本技術の第８の目的は、電磁波の放射を抑制することができるようにすることにある。
【００１９】
本技術の第９の目的は、検出される種々の種類の物理情報に関する信号を、当該信号に信号処理を施した後に出力することができるようにすることにある。
【００２０】
本技術の第１０の目的は、種々の方式を有する信号の標準化を基板内で行うことができるようにすることにある。
【課題を解決するための手段】
【００２１】
本技術によれば、半導体装置が提供され、該半導体装置は：所定の情報を検出する検出部を有する第１基板と；データを処理する第１処理部を有する第２基板であって、データが第１処理部に検出部から供給される、第２基板と；データを処理する第２処理部を有する第３基板であって、データが第２処理部に第１基板または第２基板のいずれかの基板から供給される、第３基板とを含む。
【００２２】
第１〜第３基板は、互いの基板の上に順次積層させることができる。
【００２３】
第３基板は、第１基板または第２基板のいずれかの基板からのデータを保存する記憶領域部を有することができる。
【００２４】
第３基板の記憶領域部は、揮発性記憶領域部及び不揮発性記憶領域部の両方を有することができる。
【００２５】
第１基板の検出部、第２基板の第１処理部、及び第３基板の記憶領域部は、異なるプロセスによりそれぞれ製造することができる。
【００２６】
第３基板の記憶領域部は、第１基板の検出部が検出するデータの一部を出力することができる。
【００２７】
第３基板の第２処理部は、検出部からのデータを処理することにより得られるデータを外部に出力するインターフェースを有することができる。
【００２８】
第１基板は複数の検出部を有することができる。
【００２９】
第２基板の第１処理部の発熱量は、第３基板の第２処理部の発熱量よりも少なくすることができる。
【００３０】
第３基板の第２処理部は、発熱量が最も多い回路ブロックを含むことができる。
【００３１】
半導体装置はイメージセンサとすることができる。
【００３２】
第２基板の第１処理部はアナログ回路を含むことができる。
【００３３】
第２基板の第１処理部はＤＲＡＭを含むことができる。
【００３４】
第２基板の第１処理部は、ドライバ、基準電圧発生部、ＤＡ変換器、ＡＤ変換器、及びＯＴＰからなる少なくとも１つの回路ブロックを含むことができる。
【００３５】
第３基板の第２処理部は論理回路を含むことができる。
【００３６】
第３基板の第２処理部は、パイプライン処理部、カウンタ、ＳＲＡＭ、ＭＰＵ、アレイコントローラ、及びＤＲＡＭコントローラからなる少なくとも１つの回路ブロックを含むことができる。
【００３７】
本技術によれば、検出システムを提供することができ、該検出システムは：所定の情報を検出する検出装置を含み、該検出装置は、所定の情報を検出する検出部を有する第１基板と、データを処理する第１処理部を有する第２基板であって、データが、第１処理部に検出部から供給される、第２基板と、データを処理する第２処理部を有する第３基板であって、データが、第２処理部に第１基板または第２基板のいずれかの基板から供給される、第３基板とを含む。
【００３８】
検出システムは、複数の検出装置からのデータを処理するＭＰＵを備えることができる。
【図面の簡単な説明】
【００３９】
【図１】既存のイメージセンサの構成の一例を示すブロック図である。
【図２】本技術の１つの実施形態による半導体装置の構成例を示すブロック図である。
【図３】格納されたビデオ信号の処理を行う例を示す一連の図である。
【図４】本技術による半導体装置の積層構造の一例を示す一連の図である。
【図５】画素基板の平面構造を示す図である。
【図６】アナログ部の基板の平面構造を示す図である。
【図７】ロジック部の基板の平面構造を示す図である。
【図８】基板におけるブロック群の間の接続の関係を示す図である。
【図９】本技術の１つの実施形態による検出システムの構成の一例を示す図である。
【図１０】本技術の別の実施形態による半導体装置の構造の一例を示す図である。
【図１１】本技術の更に別の実施形態による半導体装置の構造の一例を示す図である。
【図１２】本技術の更に別の実施形態による半導体装置の構造の一例を示す図である。
【図１３】本技術の別の実施形態による半導体装置の構造の一例を示す図である。
【図１４】本技術の更に別の実施形態による半導体装置の構造の一例を示す図である。
【図１５】本技術の１つの実施形態による半導体装置に対する処理を説明する図である。
【図１６】本技術の別の実施形態による検出システムの構成の一例を示す図である。
【発明を実施するための形態】
【００４０】
図２は、本技術の１つの実施形態による半導体装置を示すブロック図である。例えば、デジタルカメラに使用されるＣＭＯＳイメージセンサ（相補型金属酸化物半導体イメージセンサ）として使用することができる半導体装置１０１は画素部１１１を含む。被写体からの光を検出する複数の画素は、ｎ×ｍの行列状に画素部１１１に配置される。便宜上、画素を図２に２個だけ示している。
【００４１】
画素群の各画素は、トランジスタ１５１〜１５３、及びフォトダイオード１５４からなる。フォトダイオード１５４は、被写体からの光を光電変換することにより得られるビデオ信号を出力する。トランジスタ１５２は、フォトダイオード１５４からの当該ビデオ信号をトランジスタ１５３に転送する。トランジスタ１５３は、当該トランジスタ１５３にフォトダイオード１５４からトランジスタ１５２を介して供給される当該ビデオ信号を増幅し、そして結果的に得られるビデオ信号を配線１５５に出力する。トランジスタ１５１は、駆動されるべきフォトダイオード１５４を選択する。
【００４２】
トランジスタ１５１のゲートに接続される配線１５６、トランジスタ１５２のゲートに接続される配線１５７、及びトランジスタ１５３のゲートに接続される配線１５８は全て、ドライバ１１２にビア群１７１をそれぞれ介して接続される。更に、配線１５５は、トランジスタ１１６、及びＡＤ変換器１１５の一方の入力端子にビア１７１を介して接続される。ＤＡ変換器１１４から出力された基準電圧は、ＡＤ変換器１１５の他方の入力端子に供給される。基準電圧発生部１１３は、所定の基準電圧を発生し、この基準電圧が今度は、ＡＤ変換器１１５以外の個々の構成部分の各構成部分に供給される。
【００４３】
アレイコントローラ１１７は、ドライバ１１２、ＤＡ変換器１１４、及び基準電圧発生部１１３にそれぞれのビア１７２を介して接続され、そしてドライバ１１２、ＤＡ変換器１１４、及び基準電圧発生部１１３の動作を制御する。ＡＤ変換器１１５の出力は、カウンタ１１８にビア１７２を介して接続される。カウンタ１１８は、当該カウンタに回路（図示せず）から供給されるクロックをカウントする。カウンタ１１８のカウント動作は、ＡＤ変換器１１５からのデジタル出力信号に応じて制御され、これによりカウント値がアナログビデオ信号の電位に一致するようになる。すなわち、カウンタ１１８のカウント値がデジタルビデオ信号になる。カウンタ１１８からの出力信号は、バッファとして機能するＳＲＡＭ１２１に供給され、そしてＳＲＡＭ１２１に一時的に格納される。本開示の方法において提案される構成を使用する場合、ＤＲＡＭ１２４をＳＲＡＭ１２１に代わって用いることができることに留意されたい。その結果、チップサイズを小さくすることができる。
【００４４】
コラムインターフェースとして機能するＳＲＡＭ１２１から読み出されたビデオ信号は、パイプライン処理部１２２に供給され、そして次に、当該ビデオ信号に前処理が施される。パイプライン処理部１２２において前処理が施された当該ビデオ信号は、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）コントローラ１２３が読み出し、そして次に、ＤＲＡＭ１２４にビア１７２を介して供給されて、ＤＲＡＭ１２４に格納される。
【００４５】
ＤＲＡＭ１２４に格納されるビデオ信号は、所定のタイミングで、ＤＲＡＭコントローラ１２３によって読み出され、そして次に、パイプライン処理部１２２に転送される。パイプライン処理部１２２に転送されるビデオ信号は、パイプライン処理部１２２に内蔵されるＳＲＡＭ１２２Ａに一時的に格納される。ＳＲＡＭ１２２Ａに一時的に格納されるビデオ信号は、データインターフェース１２５に供給され、そして次に、データインターフェース１２５から外部に出力される。
【００４６】
ＭＰＵ１１９は、ＯＴＰ１２０にビア１７２を介して接続され、そしてアレイコントローラ１１７の他に、ＳＲＡＭ１２１、パイプライン処理部１２２、及びＤＲＡＭコントローラ１２３の動作を、ＯＴＰ１２０に格納されるプログラム及びデータに従って制御する。
【００４７】
次に、半導体装置１０１の動作について説明することとする。ドライバ１１２は、アレイコントローラ１１７により制御されて、所定の配線に属する画素群を所定のタイミングで選択する。このようにして選択される画素のフォトダイオード１５４に蓄積している電荷量に対応するビデオ信号は、トランジスタ１５３にトランジスタ１５２を介して転送され、そして次に、トランジスタ１５３によって増幅されることにより、配線１５５に読み出される。このようにして読み出されるビデオ信号は、ＡＤ変換器１１５の一方の入力端子に供給される。
【００４８】
ＤＡ変換器１１４は、アレイコントローラ１１７によって制御されて、所定のタイミングで徐々に大きくなる基準電圧を発生させ、そしてこのようにして発生させた基準電圧をＡＤ変換器１１５の他方の入力端子に供給する。カウンタ１１８は、動作を開始して、所定のタイミングでオンしてからのクロックをカウントする。ＤＡ変換器１１４から出力される基準電圧の電位が、ビデオ信号の電位に等しくなると、ＡＤ変換器１１５からの出力が反転する。ＡＤ変換器１１５からの出力が反転すると、カウンタ１１８は、カウント値を当該カウンタに、該当する時点までラッチし、そして当該カウント値をＳＲＡＭ１２１に供給する。当該カウント値は、ビデオ信号の電位が高くなるにつれて大きくなる。すなわち、当該カウント値は、アナログビデオ信号をデジタルビデオ信号に変換することにより得られる値になる。
【００４９】
ＳＲＡＭ１２１に一時的に保持されているビデオ信号には前処理が、パイプライン処理部１２２によって施される。例えば、欠陥画素群に関するデータは、ＯＴＰ１２０に格納され、そして欠陥を有する画素からの画素信号は、格納されている欠陥データに基づいて補正される。更に、ビデオ信号には、クランプ処理が施される。
【００５０】
前処理が施されたビデオ信号は、ＤＲＡＭ１２４にＤＲＡＭコントローラ１２３を介して供給され、そして次に、ＤＲＡＭ１２４に格納される。ＭＰＵ１１９は、ＤＲＡＭコントローラ１２３を必要に応じて制御して、所定の処理をＤＲＡＭ１２４に格納されるビデオ信号に対して実行する。
【００５１】
図３は、ＤＲＡＭ１２４に格納されるビデオ信号に対して行われる処理の例を示す一連の図である。この場合、１フレームに対応するビデオ信号群は、ＤＲＡＭ１２４内の所定のアドレス群にそれぞれ格納されると考えられる。図３Ａに示すように、フレーム５０１に対応するビデオ信号群は、左上側から右下側に向かう方向に連続的に読み出される。更に、図３Ｂに示すように、フレーム５０１の所定領域内のビデオ信号群も、右上側から左下側に向かう方向に連続的に読み出すことができる。それに加えて、図３Ｃに示すように、フレーム５０１Ａに対応するビデオ信号群と、フレーム５０１Ａに対応するビデオ信号群の前または後のフレーム５０１Ｂに対応するビデオ信号群との差は、数値演算することができる。
【００５２】
このような種々の種類の処理を実行すると、手ぶれ補正、ノイズ補正、動き検出、ＴｏＦ（飛行時間）検出、高速ＡＦ（オートフォーカス）、画素数を増やす、または減らす高解像度のスカラ場の処理、及びデジタルズームのような機能を実現することができる。ＤＲＡＭ１２４は、半導体装置１０１にこのようにして内蔵されることにより、イメージセンサから出力されるビデオ信号を外部ＤＳＰ（デジタルシグナルプロセッサ）で処理する場合と比較して、高速処理が可能になる。
【００５３】
ＤＲＡＭ１２４に格納されるビデオ信号群が、ＤＲＡＭコントローラ１２３により行われる制御に従って読み出されて、パイプライン処理部１２２のＳＲＡＭ１２２Ａに一時的に格納された後、関係するビデオ信号群は更に、外部にデータインターフェース１２５を介して出力される。
【００５４】
次に、半導体装置１０１の構造について説明することとする。図４は、半導体装置１０１の積層構造の一例を示す一連の図である。図４に示すように、半導体装置１０１は、３層：最下層の基板４０１；基板４０１に積層される基板３０１；及び基板３０１に積層される基板２０１からなる。一言で言えば、基板２０１、基板３０１、及び基板４０１を積層して１チップ状に形成する。図４Ａは、基板２０１、基板３０１、及び基板４０１を順次積層する状態を示している。更に、図４Ｂは、基板２０１、基板３０１、及び基板４０１を順次積層する前の状態を示している。図４では、矢印で示すように、被写体から放出される光の入射が、上側から最上層の基板２０１に向かって行われる。
【００５５】
図５は、画素群を形成した基板２０１の平面構造を示す図である。この図に示すように、画素部１１１は、基板２０１の略中心に形成される。上に説明したように、これらの画素は、ｎ×ｍの行列状に画素部１１１に配置される。この図では、ビア群２１１は、画素部１１１の上側及び下側、及び右側にそれぞれ形成される。これらのビア２１１は、図２のビア群１７１をそれぞれ形成する。
【００５６】
図６は、アナログ部を形成した基板３０１の平面構造を示す図である。基板３０１は、第１回路部３３１を含み、第１回路部３３１は、当該第１回路部に画素部１１１から供給される信号群を処理する。すなわち、この図に示すように、３個のＤＲＡＭ１２４が、基板３０１の略中心の右側及び左側の各側に配置される、すなわち合計６個のＤＲＡＭ１２４が、基板３０１の略中心に配置される。ＯＴＰ１２０は、基板３０１の左側に配置される。基準電圧発生部１１３及びＤＡ変換器１１４の両方は、基板３０１の右側に配置される。また、ドライバ１１２は、基板３０１の基準電圧発生部１１３及びＤＡ変換器１１４の両方の右側に配置される。
【００５７】
各ＡＤ変換器がこの図の水平方向に延在する構成のＡＤ変換器群１１５は、基板３０１の上側及び下側にそれぞれ配置される。ビア群３１２は、ＡＤ変換器群１１５の内側に形成される。また、３個のビア３１２が更に配置されて、この図の長手方向に、右側ＤＲＡＭ１２４及び左側ＤＲＡＭ１２４の内側で延在している。これらの３個のビア３１２は、図２のビア群１７２をそれぞれ形成している。
【００５８】
図２に示すビア群１７１をそれぞれ形成するビア群３１１は、上側ＡＤ変換器１１５及び下側ＡＤ変換器１１５の外側に、そして基板３０１のドライバ１１２の右側にそれぞれ形成される。ビア群３１１は、図５に示す基板２０１のビア群２１１にそれぞれ対応する位置に形成される。従って、基板２０１が、基板３０１に積層される場合、基板３０１のビア群３１１は、基板２０１のビア群２１１に接続されることにより、図２に示すビア群１７１をそれぞれ形成する。
【００５９】
このようにして、本実施形態では、アナログ回路ブロック及びＤＲＡＭ群１２４は基板３０１に埋め込まれる。一言で言えば、基板３０１の第１回路部３３１は、ドライバ１１２、基準電圧発生部１１３、ＤＡ変換器１１４、及びＡＤ変換器１１５からなるアナログ回路ブロックに加えて、ＯＴＰ１２０、ＤＲＡＭ群１２４などからなる回路ブロックにより構成される。
【００６０】
図７は、ロジック部を形成した基板４０１の平面構造を示す図である。基板４０１は、第２回路部４３１を含み、第２回路部４３１は、当該第２回路部に画素部１１１から供給される信号群を処理する。すなわち、基板４０１では、パイプライン処理部１２２は、略中心の左側に配置される。更に、データインターフェース１２５は、この図の長手方向に、パイプライン処理部１２２の左側で延在するように配置される。ＤＲＡＭコントローラ１２３は、基板４０１の略中心の右側に配置される。また、ＭＰＵ１１９及びアレイコントローラ１１７の両方は、この図の長手方向にＤＲＡＭコントローラ１２３の右側で延在するように配置される。
【００６１】
各ＳＲＡＭがコラムインターフェースとして機能する構成のＳＲＡＭ群１２１は、この図の水平方向に、基板４０１の上側及び下側でそれぞれ延在するように配置される。また、カウンタ群１１８は、この図の水平方向に、ＳＲＡＭ群１２１の内側で延在するように配置される。
【００６２】
ビア群４１１は、この図の水平方向に、カウンタ群１１８の内側でそれぞれ延在するように配置される。更に、３個のビア４１１は、パイプライン処理部１２２とＤＲＡＭコントローラ１２３との間に配置されて、この図の長手方向に延在している。
【００６３】
基板４０１のビア群４１１は、図６に示す基板３０１のビア群３１２にそれぞれ対応する位置に形成される。従って、基板３０１が、基板４０１に積層される場合、基板４０１のビア群４１１は、基板３０１のビア群３１１に接続されることにより、図２に示すビア群１７２をそれぞれ形成する。
【００６４】
このようにして、基板４０１の第２回路部４３１は、アレイコントローラ１１７、カウンタ群１１８、ＭＰＵ１１９、ＳＲＡＭ群１２１、パイプライン処理部１２２、ＤＲＡＭコントローラ１２３、データインターフェース１２５などからなる回路ブロックにより構成される。図８には図示されていないが、図７に示すように、アレイコントローラ１１７及びＤＲＡＭコントローラ１２３の両方が更に、基板４０１の第２回路部４３１に含まれることに留意されたい。
【００６５】
図８は、これらの基板のブロック群の間の接続の関係を示す図である。基板２０１の画素部１１１からの出力は、基板３０１のＡＤ変換器１１５に供給される。ＡＤ変換器１１５からの出力は、基板４０１のカウンタ１１８に供給され、そして当該出力を使用して、カウンタ１１８のカウント動作を制御する。カウンタ１１８のカウント値に所定の前処理を、基板４０１のパイプライン処理部１２２によって、基板４０１のＳＲＡＭ１２１を介して行った後、結果として得られるカウント値を基板３０１のＤＲＡＭ１２４に供給して、ＤＲＡＭ１２４に格納する。パイプライン処理部１２２の動作は、基板４０１のＭＰＵ１１９により制御される。
【００６６】
ＭＰＵ１１９のプログラム及びデータの両方は、基板３０１のＯＴＰ１２０に格納される。ドライバ１１２、ＤＡ変換器１１４、及び基準電圧発生部１１３が更に、基板３０１に配置される。
【００６７】
基板３０１のＤＲＡＭ１２４に格納されているビデオ信号群は、基板４０１のデータインターフェース１２５に、基板４０１のパイプライン処理部１２２のＳＲＡＭ１２２Ａを介して供給され、そして更に、データインターフェース１２５から外部に出力される。データインターフェース１２５は、例えばＣＳＩ２（カメラシリアルインターフェース２）規格に準拠することができる。
【００６８】
３つの基板を設けると、発熱量が多い論理回路を基板４０１に配置することができ、そして発熱量が少ない回路ブロックを基板３０１に配置することができる。一言で言えば、ドライバ１１２、基準電圧発生回路１１３、ＤＡ変換器１１４、及びＡＤ変換器１１５からなるアナログ回路ブロックの他に、ＯＴＰ１２０、ＤＲＡＭ１２４などからなる発熱量の少ない回路ブロックを基板３０１に配置することができる。その結果、基板２０１の画素部１１１のノイズ発生量を抑制することができる。更に、高集積度を有する基板は、基板４０１として使用することができる。
【００６９】
一言で言えば、基板３０１は、基板４０１と基板２０１との間に配置される。その結果、画素部１１１を有する基板２０１は、基板４０１から遠ざけることができる。回路ブロックの発熱量は、動作周波数が高くなるにつれて多くなる。従って、発熱量が比較的多い論理回路ブロックは、基板４０１に配置される。別の表現をすると、熱を発生しない、または発熱量が、発熱する場合でも相対的かつ比較的に少ないアナログ回路ブロックは、基板３０１に配置される。その結果、基板４０１に発生するノイズ及び熱が、悪影響を基板２０１の画素部１１１に及ぼすことにより、ビデオ信号を劣化させるのを防止することができる。更に、基板４０１は、最も外側に配置されるので、基板４０１は、熱を外部に放散し易くなるので、半導体装置１０１の温度の上昇を抑えることができる。
【００７０】
基板３０１の発熱量が基板４０１の発熱量よりも少なくなる（別の表現をすると、基板４０１の発熱量が基板３０１の発熱量よりも多くなる）ことにより、発熱によって画素部１１１に及ぶ悪影響を抑制することができる。一言で言えば、回路ブロック群の全てが、基板３０１及び基板４０１に、基板３０１の第１回路部３３１の発熱量が基板４０１の第２回路部４３１の発熱量よりも少なくなるように分散配置される。
【００７１】
或いは、例えば配置される予定の回路ブロック群のうち、発熱量が最も多い回路ブロックが、基板３０１に配置されるのではなく、基板４０１に配置される場合でも、同じ効果を実現することもできる。
【００７２】
比較される発熱量は、半導体装置１０１が、熱を最も発生し易い方法を利用することにより所定の時間長に亘ってのみ使用される場合の発熱量として、または半導体装置１０１が、標準的な方法を利用することにより標準的な時間長に亘ってのみ使用される場合の発熱量として採用することができることに留意されたい。最も過酷な条件が設定される場合、前者の方の発熱量を採用することができる。
【００７３】
上の説明から、高画質ビデオ信号は、半導体装置１０１を用いて得られる。
【００７４】
上に説明した半導体装置１０１は、例えばデジタルカメラのような撮像システムのイメージセンサに適用することができる。図９は、本技術の１つの実施形態による検出システムの構成の一例を示す図である。図９に示す例では、検出システムは、撮像システムに適用される。説明を分かり易くするために、撮像システム６０１の構成を簡略化している。撮像システム６０１は、レンズ６１１、上に説明した実施形態の半導体装置１０１からなるイメージセンサ１０１Ａ、信号処理部６１２、メモリ６１３、及び表示部６１４を含む。
【００７５】
被写体から放出される光を収束させてイメージセンサ１０１Ａに入射させる。イメージセンサ１０１Ａは、被写体に対応するビデオ信号を、被写体から放出される光量に応じて出力する。信号処理部６１２は、当該信号処理部にイメージセンサ１０１Ａから供給されるビデオ信号を処理し、そして変調することにより記録信号を生成し、そして結果的に得られる記録信号をメモリ６１３に供給してメモリ６１３に格納する。メモリ６１３は、ハードディスク、固体メモリなどからなる。信号処理部６１２は、ビデオ信号を外部に必要に応じて出力する。
【００７６】
信号処理部６１２は、メモリ６１３に格納されているビデオ信号を、所定のタイミングで読み出し、このようにして読み出したビデオ信号を変調し、そして結果的に得られるビデオ信号を表示部６１４に供給する。その結果、被写体の画像が表示部６１４に表示される。
【００７７】
上に説明したように、イメージセンサ１０１Ａが熱による悪影響を受けるのを抑制することができる。従って、高画質の画像を取得することができる。
【００７８】
本技術は、画像情報を出力する撮像システムに適用することができるのみならず、音声情報、位置情報、速度情報などに関する大容量の高精細信号を出力する必要がある構成の種々の種類の検出システムにも適用することができる。図１０は、本技術の別の実施形態による半導体装置の構造の一例を示す図である。
【００７９】
図１０に示す半導体装置７０１は、検出部７２１、処理部７２２、及び処理部７２３からなる。検出部７２１は、基板７１１に形成され、処理部７２２は基板７１２に形成され、そして処理部７２３は基板７１３に形成される。基板７１２は基板７１３に積層され、そして基板７１１は基板７１２に積層される。基板７１１に形成される検出部７２１は、音声情報、位置情報、速度情報などを検出する。基板７１２に形成される処理部７２２は、検出部７２１が検出するデータを処理する。基板７１３に形成される処理部７２３は、検出部７２１が検出するデータ（当該データが基板７１２の処理部７２２によって処理される場合のデータを含む）を処理する。
【００８０】
図１０に示す半導体装置７０１における基板７１１上の検出部７２１、基板７１２上の処理部７２２、及び基板７１３上の処理部７２３は、図４に示す半導体装置１０１における基板２０１上の画素部１１１、基板３０１上の第１回路部３３１、及び基板４０１上の第２回路部４３１にそれぞれ対応している。
【００８１】
図１０に示す実施形態の場合においても、処理部７２２及び７２３は、基板７１１に接触する基板７１２の発熱量が、基板７１３の発熱量よりも少なくなるように基板７１２及び基板７１３に分散配置される。３つの基板７１１、７１２、及び７１３は、積層構造を有するように１チップ状に形成される。その結果、高画質出力信号を取得することができる。
【００８２】
４層またはそれよりも多くの層数を有する積層構造を採用する場合においてもまた、発熱量が最も大きい回路ブロックが、最下層の基板（基板７１１に形成される検出部７２１を有する当該基板７１１から最も遠く離れた位置に積層される基板）に配置されていることに注目されたい。
【００８３】
図１１は、本技術の更に別の実施形態による半導体装置の構造の一例を示す図である。本実施形態の半導体装置７０２では、複数の検出部が基板７１１に形成される。図１１に示す例では、２つの検出部７２１Ａ及び７２１Ｂが基板７１１に形成される。２つの検出部７２１Ａ及び７２１Ｂは、同じ種類の情報、または異なる情報のいずれの情報も検出する。基板７１２及び７１３にそれぞれ形成される処理部７２２及び７２３は、検出部７２１Ａ及び７２１Ｂからの出力信号群のいずれか一方の出力信号、または両方の出力信号を処理する。半導体装置７０２の他の構造は、図１０に示す半導体装置構造と同じである。
【００８４】
図１２は、本技術の更に別の実施形態による半導体装置の構造の一例を示す図である。本実施形態の半導体装置７０３では、記憶領域部７３１は、図１０に示す基板７１３の処理部７２３として形成される。勿論、処理部７２３全体においてではなく、処理部７２３の一部において、記憶領域部７３１を形成してもよい。基板７１３の記憶領域部７３１は、基板７１１の検出部７２１から出力されるデータ（当該データが基板７１２の処理部７２２において処理される場合のデータを含む）を当該記憶領域部７３１に保存する。半導体装置７０３の他の構造は、図１０または図１１に示す半導体装置構造と同じである。
【００８５】
処理部７２３は、最下層の基板７１３に形成することもでき、そして記憶領域部７３１は、中間の基板７１２に形成することもできることに留意されたい。
【００８６】
図１３は、本技術の別の実施形態による半導体装置の構造の一例を示す図である。本実施形態の半導体装置７０４では、揮発性記憶領域部７３１Ａ及び不揮発性記憶領域部７３１Ｂの両方が、基板７１３の記憶領域部７３１として形成される。電源のオフ状態の位相において消去する必要がある情報は、揮発性記憶領域部７３１Ａに保存される。これとは異なり、電源のオフ状態の位相においても消去してはならない情報は、不揮発性記憶領域部７３１Ｂに保存される。他の構造は、図１２に示す場合における構造と同じである。
【００８７】
図１４は、本技術の更に別の実施形態による半導体装置の構造の一例を示す図である。本実施形態の半導体装置７０５は、図１２に示す半導体装置７０３と構造が基本的に同じである。しかしながら、半導体装置７０５では、基板７１１Ａの検出部７２１Ｐは、製造プロセスＡにより製造され、基板７１２Ａの処理部７２２Ｐは、製造プロセスＢにより製造され、そして基板７１３Ａの記憶領域部７３１Ｐは、製造プロセスＣにより製造される。
【００８８】
半導体装置７０５が、多層構造状に形成される場合、個々の層は、最適な製造プロセスによりそれぞれ製造されることにより、電力消費量を減らすことができる。
【００８９】
図１５は、本技術の１つの実施形態による半導体装置の処理を説明する図である。図１５に示す半導体装置７０６では、基板７１１の検出部７２１が検出するデータは、基板７１２の処理部７２２で処理され、そして次に、基板７１３の記憶領域部７３１に保存される。また、基板７１３の記憶領域部７３１に保存される所定数のデータのうち、これらのデータのほんの一部だけが外部に出力される。すなわち、検出部７２１が検出する所定数のデータのほんの一部だけが、外部に出力される。
【００９０】
記憶領域部７３１をこのようにして設けると、情報を時間軸方向に保存することができるので、種々の種類の信号方式を具体的に実施することができるようになる。更に、検出されるデータは、記憶領域部７３１に保存することができるので、検出される所定数のデータの一部を出力段に出力することができる。一言で言えば、入力／出力に関するインターフェース速度を下げるように作用することができる。更に、入力／出力に関するインターフェース速度を下げることと併せて、電磁波の放射を抑制することができる。
【００９１】
図１６は、本技術の別の実施形態による検出システムの構成の一例を示す図である。図１６に示す検出システム８０１は、検出装置８１１〜８１４、及びＭＰＵ８１５からなる。検出装置８１１〜８１４は、図４に示す半導体装置１０１、図１０〜図１５にそれぞれ示す半導体装置７０１〜７０６などにより構成される。
【００９２】
検出装置８１１〜８１４は、例えば画像情報、オートフォーカス情報、位置情報、及び速度情報に付加される音声情報及び他の情報のような、検出システム８０１の機能に対応する種々の種類の情報に関するデータを個々に検出する。ＭＰＵ８１５は、検出装置８１１〜８１４が検出する所定数のデータを処理する。
【００９３】
検出装置８１１〜８１４は、検出装置８１１〜８１４によってそれぞれ検出された種々の種類の物理情報に関する所定数のデータを、信号処理までの処理が行われた後に出力することができる。従って、種々の種類の方式を有する信号（画像情報、音声情報、位置情報、及び速度情報のような）が準拠する規格を標準化することができる。一言で言えば、既に規定されている所定の規格に準拠するこれらの信号は、検出装置８１１〜８１４などがそれぞれ有する検出部７２１から出力される信号の方式に関係なく、最終的に検出装置８１１〜８１４などから出力することができる。その結果、例えば任意の製造業者により製造された検出部７２１を採用することができるようになる。このようにして、自由度が高くなる。
【００９４】
また、本技術のこれらの実施形態は、上に説明した実施形態に決して限定されることがなく、従って種々の変更を本技術の主題から逸脱することなく行うことができることに留意されたい。
【００９５】
例えば、それぞれの基板に配置される具体的な回路ブロックは、上に説明した実施形態において記載される回路ブロックに決して限定されない。
＜関連出願の相互参照＞
【００９６】
本出願は、２０１２年６月４日に出願された米国仮特許出願第６１／６５５，２３７号の優先権の利益を主張するものであり、この仮特許出願の内容全体は、参照により本明細書に組み込まれる。
【図１】
2015521390.tif 000002
【図２】
2015521390.tif 000003
【図３】
2015521390.tif 000004
【図４】
2015521390.tif 000005
【図５】
2015521390.tif 000006
【図６】
2015521390.tif 000007
【図７】
2015521390.tif 000008
【図８】
2015521390.tif 000009
【図９】
2015521390.tif 000010
【図１０】
2015521390.tif 000011
【図１１】
2015521390.tif 000012
【図１２】
2015521390.tif 000013
【図１３】
2015521390.tif 000014
【図１４】
2015521390.tif 000015
【図１５】
2015521390.tif 000016
【図１６】
2015521390.tif 000017
【国際調査報告】
2015521390.tif 000018
2015521390.tif 000019
2015521390.tif 000020
2015521390.tif 000021
2015521390.tif 000022