(57)【要約】  クロックおよびデータ復元（ＣＤＲ）回路と、リセット可能電圧制御発振器（ＶＣＯ）とが開示される。一実施形態では、ＣＤＲ回路は、データ経路においてデータストリームを受信し、データストリームをサンプリングするように構成されたサンプラーを含む。しかしながら、データストリームにはクロック信号が付随しないことがあるので、データストリームをサンプリングするためにデータストリームのクロック信号が復元される必要がある。データストリームからクロック信号を復元するために、ＣＤＲ回路は、クロック出力を生成するように構成されたリセット可能ＶＣＯを有し得る。サンプラーとリセット可能ＶＣＯとは、サンプラーがクロック出力に基づいてデータ経路中のデータストリームをサンプリングするように、動作可能に関連付けられ得る。リセット可能ＶＣＯは、クロック出力のクロック位相を調整し、クロック出力および／またはデータストリームのドリフトから生じるサンプリング誤差を低減するのを助けるために、リセットされ得る。
2015508262.tif 000002
【特許請求の範囲】
【請求項１】
クロックおよびデータ復元回路のためのリセット可能電圧制御発振器（ＶＣＯ）であって、前記リセット可能ＶＣＯが、
クロック位相を有するクロック出力を生成することと、
前記クロック位相の位相設定を示す位相制御入力を受信することと、
データストリーム中のエッジ検出の結果として前記位相制御入力に基づいて前記クロック出力の前記クロック位相を調整することと
を行うように構成された、リセット可能ＶＣＯ。
【請求項２】
前記位相制御入力が、前記クロック位相の前記位相設定を示す位相制御コードを備える、請求項１に記載のリセット可能ＶＣＯ。
【請求項３】
前記位相制御入力が、前記クロック位相の前記位相設定を示し、前記データストリーム中のエッジ検出を示すリセットパルスによってゲートされる、ゲートされた位相制御コードを備える、請求項１に記載のリセット可能ＶＣＯ。
【請求項４】
前記ゲートされた位相制御コードによって示される前記位相設定が位相遅延を表す、請求項３に記載のリセット可能ＶＣＯ。
【請求項５】
前記リセット可能ＶＣＯが、前記リセットパルスのリリースに応答して前記位相遅延を与えることによって前記クロック出力の前記クロック位相を調整するようにさらに構成された、請求項４に記載のリセット可能ＶＣＯ。
【請求項６】
前記データストリームのビットレートに基づくクロック周波数を有する前記制御出力を生成するようにさらに構成された、請求項１に記載のリセット可能ＶＣＯ。
【請求項７】
前記クロック出力を生成するように構成された複数の遅延段をさらに備える、請求項１に記載のリセット可能ＶＣＯ。
【請求項８】
前記複数の遅延段が発振モードとリセットモードとにおいてプログラム可能である、請求項７に記載のリセット可能ＶＣＯ。
【請求項９】
前記複数の遅延段が、
前記クロック出力を初期差動入力として受信し、初期差動出力を生成するように構成された初期遅延段と、
前記初期差動出力に基づいて最終差動入力を受信し、前記クロック出力を生成するように構成された最終遅延段と
を備える、請求項８に記載のリセット可能ＶＣＯ。
【請求項１０】
前記初期遅延段と前記最終遅延段との間に配設された少なくとも１つの中間遅延段をさらに備え、前記少なくとも１つの中間遅延段が、少なくとも１つの中間差動入力を受信し、少なくとも１つの中間差動出力を生成するように構成された、請求項９に記載のリセット可能ＶＣＯ。
【請求項１１】
発振モードにおいて、
前記初期遅延段が、前記初期差動入力の反極性を有する前記初期差動出力を生成するように構成され、
前記最終遅延段が、前記最終差動入力を受信し、前記最終差動入力の反極性を有する前記クロック出力を生成するように構成された、
請求項９に記載のリセット可能ＶＣＯ。
【請求項１２】
前記位相制御入力を受信していないとき、前記発振モードで動作するように構成された、請求項９に記載のリセット可能ＶＣＯ。
【請求項１３】
リセットモードにおいて、
前記初期遅延段が、前記初期差動出力を前記位相制御入力の第１のコードの逆極性として生成するように構成され、
前記最終遅延段が、前記クロック出力を前記位相制御入力の第２のコードの逆極性として生成するように構成された、
請求項９に記載のリセット可能ＶＣＯ。
【請求項１４】
リセットモード中に、前記複数の遅延段の各々が、
リセットパルスによってゲートされる前記位相制御入力の対応するコードを受信することと、
前記対応するコードに基づいて対応する差動出力を与えることと
を行うように構成され、
前記クロック出力は、前記リセットモードのリリース時に、前記クロック出力の初期エッジが前記位相遅延の後の前記リセットモードの前記リリースに続くような、前記差動出力のうちの１つからなる、
請求項７に記載のリセット可能ＶＣＯ。
【請求項１５】
半導体ダイに組み込まれた、請求項１に記載のリセット可能ＶＣＯ。
【請求項１６】
セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビジョン、チューナー、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、およびポータブルデジタルビデオプレーヤからなるグループから選択されるデバイス中に含まれる、請求項１に記載のリセット可能ＶＣＯ。
【請求項１７】
クロックおよびデータ復元回路のためのリセット可能電圧制御発振器（ＶＣＯ）であって、前記リセット可能ＶＣＯが、
クロック位相を有するクロック出力を生成するための手段と、
前記クロック位相の位相設定を示す位相制御入力を受信するための手段と、
データストリーム中のエッジ検出の結果として前記位相制御入力に基づいて前記クロック出力の前記クロック位相を調整するための手段と
を備える、リセット可能ＶＣＯ。
【請求項１８】
クロックおよびデータ復元回路においてデータストリームからクロック出力を生成するための方法であって、
クロック位相を有するクロック出力を生成することと、
前記クロック位相の位相設定を示す位相制御入力を受信することと、
データストリーム中のエッジ検出の結果として前記位相制御入力に基づいて前記クロック出力の前記クロック位相を調整することと
を備える、方法。
【請求項１９】
前記位相制御入力を受信することが、前記クロック位相の前記位相設定を示す位相制御コードを受信することを備える、請求項１８に記載の方法。
【請求項２０】
前記位相制御入力を生成するために、前記データストリーム中の前記エッジ検出を示すリセットパルスで予備位相制御入力をゲートすることをさらに備える、請求項１８に記載の方法。
【請求項２１】
サンプラーが前記クロック出力に基づいて前記データストリームをサンプリングするように前記クロック出力を与えることをさらに備える、請求項１８に記載の方法。
【請求項２２】
クロック位相を有するクロック出力を生成することと、
前記クロック位相の位相設定を示す位相制御入力を受信することと、
データストリーム中のエッジ検出の結果として前記位相制御入力に基づいて前記クロック出力の前記クロック位相を調整することと
をプロセッサベースリセット可能電圧制御発振器に行わせるコンピュータ実行可能命令を記憶したコンピュータ可読媒体。
【請求項２３】
データ経路においてデータストリームを受信し、クロック出力に基づいて前記データストリームをサンプリングするように構成されたサンプラーと、
前記データストリームを受信し、前記データストリーム中のエッジの検出時にリセットパルスを生成するように構成されたエッジ検出器と、
リセット可能電圧制御発振器（ＶＣＯ）であって、
クロック位相を有する前記クロック出力を生成することと、
前記クロック位相の位相設定を示す位相制御入力を受信することと、
前記リセットパルスの結果として前記位相制御入力に基づいて前記クロック出力の前記クロック位相を調整することと
を行うように構成されたリセット可能ＶＣＯと
を備える、クロックおよびデータ復元回路。
【請求項２４】
前記データストリームの位相を調整するために前記データ経路においてチューナブルディレイ回路を含まない、請求項２３に記載のクロックおよびデータ復元回路。
【請求項２５】
前記クロック出力を受信し、バッファされたクロック出力を前記サンプラーに与えるように構成されたクロックバッファをさらに備える、請求項２３に記載のクロックおよびデータ復元回路。
【請求項２６】
クロック経路が、前記リセットパルスに応答して前記位相制御入力を生成するように構成された位相シフトセットアップ回路をさらに備える、請求項２３に記載のクロックおよびデータ復元回路。
【発明の詳細な説明】
【技術分野】
【０００１】
優先権出願
[0001]本出願は、その全体が参照により本明細書に組み込まれる、２０１２年２月１６日に出願された「RESETTABLE VOLTAGE CONTROLLED OSCILLATORS (VCOs) FOR CLOCK DATA RECOVERY (CDR), AND RELATED CDR CIRCUITS, SYSTEMS, AND METHODS」と題する米国仮特許出願第６１／５９９，６９２号の優先権を主張する。
【０００２】
[0002]本開示の技術は、データストリームをサンプリングするためにデータストリームからクロック信号を復元するクロックおよびデータ復元（ＣＤＲ：clock and data recovery）回路に関する。
【背景技術】
【０００３】
[0003]データストリームは、時々、付随するクロックなしに送信される。付随するクロック信号なしにデータストリームを通信すると、データストリームを送信するために必要とされる帯域幅が低減される。しかしながら、データストリームからビットを復元するために、データストリームは、一般に、データストリームを適切にサンプリングするためにタイミング基準を必要とするサンプラーによってサンプリングされる。このタイミング基準を与える１つの方法は、データストリームからクロック信号を復元するクロックおよびデータ復元（ＣＤＲ）回路を与えることである。ＣＤＲは、クロック信号を伴わずにデータストリームからクロック信号を抽出し、再構成するプロセスである。生成されたクロック信号は、データストリームがいつサンプリングされるかを制御し、データストリーム中のデータビットを復元するために、サンプラーに与えられる。
【０００４】
[0004]図１に、ＣＤＲ回路１０の一例を示す。この点について、ＣＤＲ回路１０は、データストリーム１４を搬送するデータ経路１２を含む。このデータストリーム１４からクロック信号を復元するために、ＣＤＲ回路１０はクロック経路１６を含む。クロック経路１６は、データストリーム１４中のエッジ（すなわち、ビット値の遷移）を検出するエッジ検出器１８を含む。データストリーム１４中のエッジの検出に応答して、エッジ検出器１８は、クロック出力２４を生成するために、ゲートされた電圧制御発振器（ＶＣＯ：voltage controlled oscillator）２２へのリセットパルス２０を生成する。ゲートされたＶＣＯ２２は、クロック出力２４のクロック位相ドリフトを回避するために、エッジ検出時にリセットされる。ゲートされたＶＣＯ２２によって生成されたクロック出力２４はクロックバッファ２６に与えられ、クロックバッファ２６は、バッファされたクロック出力２８を与える。バッファされたクロック出力２８は、データストリーム１４のサンプリングの時間を制御するためにデータ経路１２においてサンプラー３０によって使用される。データ経路１２では、データ入力とサンプラー３０との間にチューナブルディレイ３２が設けられる。チューナブルディレイ３２は、サンプラー３０が最適な位相（たとえば、データストリーム１４のアイパターンの最大開口）でデータをサンプリングするように、クロック出力２４に対してデータストリーム１４を位相シフトする。チューナブルディレイ３２によって与えられる遅延量は遅延制御コード３４によって制御される。
【０００５】
[0005]ＣＤＲ回路１０のデータ経路１２中にチューナブルディレイ３２を設けると、追加のハードウェアおよびダイ面積が必要となり、電力消費量が増加し得る。
【発明の概要】
【０００６】
[0006]発明を実施するための形態で開示する実施形態は、クロックおよびデータ復元（ＣＤＲ）回路と、リセット可能電圧制御発振器（ＶＣＯ）とを含む。本明細書で開示するＣＤＲ回路およびリセット可能ＶＣＯは、データ経路中にチューナブルディレイ回路を必要としない。データストリーム内で通信されるビットを復元するために、ＣＤＲ回路の一実施形態は、データ経路中のデータストリームを受信し、データストリームをサンプリングするように構成されたサンプラーを含む。データストリームから復元されたクロック信号は、データストリームをサンプリングするためにサンプラーによって使用される。データストリームからクロック信号を復元するために、ＣＤＲ回路は、クロック出力を生成するように構成されたリセット可能ＶＣＯを含む。サンプラーとリセット可能ＶＣＯとは、サンプラーがクロック出力に基づいてデータ経路中のデータストリームをサンプリングするように、動作可能に関連付けられ得る。サンプリング中の誤差を低減するために、リセット可能ＶＣＯは、データストリームとクロック出力とが適切に位相整合させられるように、クロック出力を位相シフトするように構成される。このようにして、クロック出力とデータストリームとを位相整合させるためにデータ経路中にチューナブルディレイ回路は必要とされない。
【０００７】
[0007]リセット可能ＶＣＯの一実施形態では、リセット可能ＶＣＯは、クロック出力を位相シフトし、ＣＤＲ回路においてドリフトから生じるサンプリング誤差を低減するのを助けるために、リセットされ得る。より詳細には、リセット可能ＶＣＯによって生成されるクロック出力はクロック位相を有する。データストリームの位相および／またはクロック出力のクロック位相はドリフトを経験し得るので、リセット可能ＶＣＯは、クロック出力のクロック位相のための位相設定を示す位相制御入力を受信するように構成され得る。データストリーム中のエッジ検出の結果として、リセット可能ＶＣＯは、位相制御入力に基づいてクロック出力のクロック位相を調整する。したがって、クロック出力のクロック位相はデータストリームの位相と再整合させられ、それにより、ドリフトによって生じるサンプリング誤差が低減し得る。
【０００８】
[0008]ＣＤＲ回路の一実施形態は、リセット可能ＶＣＯを含むクロック経路を有する。ＣＤＲ回路のクロック経路はまた、データストリームを受信するように構成されたエッジ検出器を有する。データストリーム中のエッジの検出時に、エッジ検出器はリセットパルスを生成する。リセット可能ＶＣＯは、リセットパルスの結果として位相制御入力に基づいてクロック出力のクロック位相を調整するように構成される。このようにして、クロック出力は位相シフトされ、データ経路中にチューナブルディレイ回路は必要とされない。
【０００９】
[0009]別の実施形態では、ＣＤＲ回路においてデータストリームからクロック出力を生成するための方法が提供される。本方法は、データ経路中のデータストリームを調整可能に遅延させることなしに、クロック出力とデータストリームとの位相整合を可能にする。本方法は、クロック位相を有するクロック出力を生成することを含む。本方法はまた、クロック出力のクロック位相のための位相設定を示す位相制御入力を受信することを含む。クロック出力のクロック位相をデータストリームの位相と整合させるために、本方法はまた、データストリーム中のエッジ検出の結果として位相制御入力に基づいてクロック出力のクロック位相を調整することを含む。
【００１０】
[0010]また別の実施形態では、コンピュータ可読媒体が提供される。コンピュータ可読媒体は、プロセッサベースリセット可能ＶＣＯによって実装され得るコンピュータ実行可能命令を記憶する。コンピュータ実行可能命令は、クロック位相を有するクロック出力を生成することをプロセッサベースリセット可能ＶＣＯに行わせるように構成される。コンピュータ実行可能命令を実装することによって、プロセッサベースリセット可能ＶＣＯはまた、クロック位相のための位相設定を示す位相制御入力を受信するように構成される。エッジ検出の結果として、コンピュータ実行可能命令は、位相制御入力に基づいてクロック出力のクロック位相を調整することをプロセッサベースリセット可能ＶＣＯに行わせる。コンピュータ可読媒体に記憶されたコンピュータ実行可能命令を実行することによって、プロセッサベースリセット可能ＶＣＯは、クロック出力とデータストリームとを位相整合させるためにデータ経路中のチューナブルディレイ回路の必要をなくす。
【図面の簡単な説明】
【００１１】
【図１】[0011]データ経路を含むチューナブルディレイと、データストリームのサンプリングを制御するためにサンプラーへのクロック出力を生成するクロック経路中に含まれるゲートされた電圧制御発振器（ＶＣＯ）とをもつ、例示的なクロックおよびデータ復元（ＣＤＲ）回路のブロック図。
【図２】[0012]データストリームを搬送するデータ経路を含み、データ経路中のデータストリームのサンプリングを制御するためにクロック経路中でクロック出力を生成するように構成された例示的なリセット可能ＶＣＯを有するクロック経路を含む、例示的なＣＤＲ回路のブロック図。
【図３】[0013]データストリームを搬送するデータ経路を含み、データ経路中のデータストリームのサンプリングを制御するためにクロック経路中でクロック出力を生成するように構成された別の例示的なリセット可能ＶＣＯを有するクロック経路を含む、別の例示的なＣＤＲ回路のブロック図。
【図４Ａ】[0014]複数の遅延段を有する例示的なリセット可能ＶＣＯの内部回路の図。
【図４Ｂ】[0015]図４Ａに示されたリセット可能ＶＣＯ中の遅延段の例示的な差動出力を示すタイミング図。
【図４Ｃ】[0016]図４Ａのリセット可能ＶＣＯによって与えられ得る例示的なリセットパルスおよび位相シフトされたクロック出力を示すタイミング図。
【図４Ｄ】[0017]図４Ａのリセット可能ＶＣＯ中の遅延段の例示的な回路図。
【図５】[0018]位相シフトセットアップ回路が図４Ａのリセット可能ＶＣＯのためのゲートされた位相制御入力を生成するように構成された、図３の例示的なＣＤＲ回路のクロック経路中の位相シフトセットアップ回路の例示的な回路図。
【図６】[0019]本開示のＣＤＲ回路を含むことができる例示的なプロセッサベースシステムのブロック図。
【発明を実施するための形態】
【００１２】
[0020]次に図面を参照すると、本開示のいくつかの例示的な実施形態について説明する。「例示的」という単語は、本明細書では、「例、事例、または例示の働きをすること」を意味するために使用する。本明細書で「例示的」と記載されたいかなる実施形態も、必ずしも他の実施形態よりも好ましいまたは有利であると解釈すべきではない。
【００１３】
[0021]別のデバイスに通信されるデータストリームは、クロック信号を伴わないことがある。付随するクロック信号が与えられない場合、データストリームを送信するためにより少ない帯域幅が必要とされる。とはいえ、受信されたデータストリーム中のビットを復元するために、データストリームはサンプリングされる必要があり得る。したがって、データストリームをサンプリングするためのタイミング基準が必要とされる。タイミング基準を与える１つの方法は、クロックおよびデータ復元（ＣＤＲ）回路を与えることによってデータストリームからクロック信号を復元することである。
【００１４】
[0022]発明を実施するための形態で開示する実施形態は、クロックおよびデータ復元（ＣＤＲ）回路と、リセット可能電圧制御発振器（ＶＣＯ）とを含む。本明細書で開示するＣＤＲ回路およびリセット可能ＶＣＯは、データ経路中にチューナブルディレイ回路を必要としない。データストリーム内で通信されるビットを復元するために、ＣＤＲ回路の一実施形態は、データ経路中のデータストリームを受信し、データストリームをサンプリングするように構成されたサンプラーを含む。データストリームから復元されたクロック信号は、データストリームをサンプリングするためにサンプラーによって使用される。データストリームからクロック信号を復元するために、ＣＤＲ回路は、クロック出力を生成するように構成されたリセット可能ＶＣＯを含む。サンプラーとリセット可能ＶＣＯとは、サンプラーがクロック出力に基づいてデータ経路中のデータストリームをサンプリングするように、動作可能に関連付けられ得る。サンプリング中の誤差を低減するために、リセット可能ＶＣＯは、データストリームとクロック出力とが適切に位相整合させられるように、クロック出力を位相シフトするように構成される。このようにして、クロック出力とデータストリームとを位相整合させるためにデータ経路中にチューナブルディレイ回路は必要とされない。
【００１５】
[0023]リセット可能ＶＣＯの一実施形態では、リセット可能ＶＣＯは、クロック出力を位相シフトし、ＣＤＲ回路においてドリフトから生じるサンプリング誤差を低減するのを助けるために、リセットされ得る。より詳細には、リセット可能ＶＣＯによって生成されるクロック出力はクロック位相を有する。データストリームの位相および／またはクロック出力のクロック位相はドリフトを経験し得るので、リセット可能ＶＣＯは、クロック出力のクロック位相のための位相設定を示す位相制御入力を受信するように構成され得る。データストリーム中のエッジ検出の結果として、リセット可能ＶＣＯは、位相制御入力に基づいてクロック出力のクロック位相を調整する。したがって、クロック出力のクロック位相はデータストリームの位相と再整合させられ、それにより、ドリフトによって生じるサンプリング誤差が低減し得る。
【００１６】
[0024]ＣＤＲ回路の一実施形態は、リセット可能ＶＣＯを含むクロック経路を有する。ＣＤＲ回路のクロック経路はまた、データストリームを受信するように構成されたエッジ検出器を有する。データストリーム中のエッジの検出時に、エッジ検出器はリセットパルスを生成する。リセット可能ＶＣＯは、リセットパルスの結果として位相制御入力に基づいてクロック出力のクロック位相を調整するように構成される。このようにして、クロック出力は位相シフトされ、データ経路中にチューナブルディレイ回路は必要とされない。
【００１７】
[0025]この点について、図２に、データストリーム３６からビットを復元するためにサンプラーに与えられるべきデータストリーム３６からのクロック信号を復元するように構成されたＣＤＲ回路３４の一実施形態を示す。ＣＤＲ回路３４は、入力ノード３８においてデータストリーム３６を受信する。入力ノード３８は、ＣＤＲ回路３４においてデータ経路４０およびクロック経路４２と動作可能に関連付けられる。入力ノード３８におけるデータストリーム３６は、データ経路４０に沿って搬送される。データストリーム３６からビットを復元するために、ＣＤＲ回路３４は、データ経路４０においてサンプラー４４を含む。サンプラー４４は、データ経路４０中のデータストリーム３６を受信し、サンプリングするように構成される。サンプラー４４は、データストリーム３６から復元されたビットを示すデータ出力４６を生成する。一実施形態では、データ出力４６は非ゼロ復帰（ＮＲＺ：non-return to zero）信号形式を有する。たとえば、サンプラー４４によって取得されたサンプルがしきい値電圧レベルを上回る場合、これは論理的「１」を示す。サンプラー４４は、データストリーム３６から復元されたビットが「１」であることを示すために高い電圧レベルを有するとしてデータ出力４６を生成する。データストリーム３６から取得されたサンプルがしきい値電圧レベルを下回る場合、データストリーム３６から復元されたビットが「０」であることを示すためにデータ出力４６においてパルスが生成されない。このようにして、サンプラー４４は、データストリーム３６からの復元されたビットを表すデータ出力４６を生成する。
【００１８】
[0026]しかしながら、サンプラー４４は、データストリーム３６を適切なサンプリング位相でサンプリングしなければならない。データストリーム３６はクロック信号を伴わずに受信されることがあるので、図２のＣＤＲ回路３４はクロック経路４２をも含む。クロック経路４２は、データストリーム３６からの復元されたクロック信号としてクロック位相を有するクロック出力５０を生成するように構成されたリセット可能ＶＣＯ４８を含む。データ経路４０におけるサンプラー４４は、クロック出力５０に基づいてデータストリーム３６をサンプリングする。この実施形態では、サンプラー４４は、クロック出力５０に基づいて、バッファされたクロック出力５２を受信する。したがって、サンプラー４４は、リセット可能ＶＣＯ４８によって生成されたクロック出力５０に基づいてデータストリーム３６をサンプリングする。
【００１９】
[0027]データ出力４６におけるサンプリング誤差を低減するために、クロック出力５０のクロック位相はデータストリーム３６の位相に従って制御される。データストリーム３６をサンプリングするための最適な位相を判断するために、データストリーム３６のアイパターンが利用され得る。データストリーム３６のアイパターンは、データストリーム３６の変調技法によって採用される様々なシンボルのトレースを与える。（トレースは、サンプラー４４によって受信されたときの様々なシンボルの信号レベルを示し得る。）さらに、トレースは、様々なシンボルの信号レベルの差がアイダイヤグラムから容易に観測され得るように、単一のシンボル期間にわたってプロットされ得る。この特定の例では、ビットレートはシンボルレートに等しいと仮定される。代替実施形態は、様々なシンボルがデータストリーム３６中の１つまたは複数のビットのグルーピングを表す方式を実装し得る。
【００２０】
[0028]シンボル期間は、一般にデータストリーム３６のビットレートの整数倍である、変調技法のシンボルレートから判断され得る。この例では、シンボルレートはビットレートに等しく、したがってシンボル期間は１／ビットレートに等しい。アイパターンの最大開口は、データストリーム３６をいつサンプリングするとサンプリング誤差を生成する可能性が最も低いかを示す。アイパターンの最大開口は、時間的にシンボル期間中の特定の時間（または特定の複数の時間）に位置する。この特定の時間（または特定の複数の時間）は、データストリーム３６をサンプリングするための最適な位相（または最適な複数の位相）に対応する。
【００２１】
[0029]引き続き図２を参照すると、リセット可能ＶＣＯ４８は初めに、サンプラー４４が最適なデータ位相またはその近くでデータストリーム３６をサンプリングするように、クロック出力５０のクロック位相（したがって、バッファされたクロック出力５２のクロック位相）を整合させ得る。たとえそうでも、クロック出力５０はドリフトし、それにより、データストリーム３６とクロック出力５０との間の位相整合が変化し得、それにより、データ出力４６の誤差レートが増加し得る。この点について、リセット可能ＶＣＯ４８は、データストリーム３６中のエッジ検出の結果としてクロック出力５０のクロック位相を調整するように構成される。これは、最適な位相（または最適な複数の位相）あるいはその近くでのサンプラー４４によるデータストリーム３６のサンプリングを維持するのを助け、サンプラー４４によって生成されるデータ出力４６の誤差レートを低減する。任意のタイプの通信形式を使用してデータストリーム３６が使用され得るとき、データストリーム３６の特定の通信形式に応じて、クロック出力５０とデータストリーム３６とを位相整合させるためにリセット可能ＶＣＯ４８の異なる実施形態が採用され得る。
【００２２】
[0030]この特定の実施形態では、クロック経路４２はまた、データストリーム３６を受信し、データストリーム３６からクロック信号を復元するように、入力ノード３８に結合される。クロック経路４２は、エッジ検出器５４と、リセット可能ＶＣＯ４８と、クロックバッファ５６とを含む。エッジ検出器５４は、データストリーム３６を受信し、データストリーム３６中のエッジの検出時にリセットパルス５８を生成するように構成される。リセット可能ＶＣＯ４８は、エッジ検出器５４に結合され、クロック位相を有するクロック出力５０を生成するように構成される。特に、リセット可能ＶＣＯ４８は、クロック出力５０がデータストリーム３６のビットレートに基づくクロック周波数を有するように、クロック出力５０を生成する。ＣＤＲ回路３４は、特定の通信チャネル上で通信されるデータストリーム３６とともに動作するように構成され得るので、データストリーム３６のビットレートは本質的に知られ得る。一方、データストリーム３６のビットレートは、ＣＤＲ回路３４からアップストリームまたはダウンストリームの他のデバイスによって判断され得、リセット可能ＶＣＯ４８は、そのビットレートに基づくクロック周波数をもつクロック出力５０を生成するように調整され得る。一例では、クロック出力５０のクロック周波数は、サンプラー４４がナイキストサンプリングレートに従ってデータストリーム３６をサンプリングするように、そのビットレートの約２倍である。代替的に、リセット可能ＶＣＯ４８は、データストリーム３６のビットレートに基づくクロック周波数をもつクロック出力５０を生成するために、エッジ検出器５４（または別のエッジ検出器）からのリセットパルス５８のタイミングに応答し得る。
【００２３】
[0031]エッジ検出器５４は、データストリーム３６中にエッジが検出されるたびに、または代替的に、データストリーム３６中にｎ個のエッジが検出されるたびにリセットパルス５８を生成し得る。これは、データストリーム３６の特定の特性と、サンプラー４４によって採用されるべき所望のサンプリング技法とに依存し得る。たとえば、データストリーム３６がＮＲＺ信号である場合、データストリーム３６中の各ビットは相補型エッジを有しないことがある。これは、連続するビットが同じビット値を有するときにＮＲＺ信号において発生する。したがって、一実施形態では、エッジ検出器５４は、データストリーム３６のエッジごとにリセットパルス５８を生成する。言い換えれば、リセットパルス５８は、正の遷移エッジと負の遷移エッジの両方において、正のエッジのみにおいて、または負のエッジのみにおいて生成される。これにより、リセット可能ＶＣＯ４８は、あらゆるエッジの後に、またはいくつかのエッジにおいて位相整合を行うことが可能になる。たとえば、リセットパルス５８は、データストリーム３６中の正の遷移エッジごとに生成され得る。代替的に、リセットパルス５８は、データストリーム３６中の負の遷移エッジごとに生成され得る。
【００２４】
[0032]ＲＺ信号と同じビットレートをもつＮＲＺ信号はより少ない帯域幅を必要とするので、データ送信ではＮＲＺ信号形式がしばしば利用される。様々な適用例は、データストリーム３６内のビットを表すためにＮＲＺ形式、ＲＺ形式、および任意の他の形式を採用し得る。本明細書で説明する特定の実施形態は、ＮＲＺ信号形式を有するデータストリームを採用するが、ＣＤＲ回路３４とＣＤＲ回路３４の構成要素との他の実施形態は、任意の他の形式を有するデータストリームからクロック信号を復元するように構成され得る。図２に示すエッジ検出器５４に関して、データストリーム３６はＮＲＺ信号形式を有すると仮定され、エッジ検出器５４は、データストリーム３６のエッジごとに応答してリセットパルス５８を生成するように構成される。代替的に、エッジ検出器５４は、立上りエッジまたは立下りエッジのみのためにリセットパルス５８を生成するように構成され得る。ＣＤＲ回路３４のさらに他の実施形態は、他の信号形式をもつデータストリームと、信号形式によるデータストリーム内の選択されたエッジとのためにリセットパルスを生成するように設計され得る。
【００２５】
[0033]データストリーム３６および／またはクロック出力５０のドリフトを防止または補正するために、リセット可能ＶＣＯ４８は、クロック出力５０のクロック位相のための位相設定を示す位相制御入力６０を受信するように構成され得る。リセット可能ＶＣＯ４８は、位相制御入力６０に基づいてクロック出力５０のクロック位相を調整する。さらに、リセット可能ＶＣＯ４８は、データストリーム３６中のエッジ検出の結果としてクロック出力５０のクロック位相を調整するように構成される。したがって、クロック出力５０のクロック位相への調整は、リセットパルス５８に応答して行われ得る。この特定の実施形態では、リセット可能ＶＣＯ４８は、エッジ検出器５４からのリセットパルス５８に応答してリセットモードで動作する。リセットモードでは、リセット可能ＶＣＯ４８は、クロック出力５０のクロック位相が、リセットパルス５８のリリース時に位相制御入力６０によって示される位相設定に従って与えられるようにリセットする。リセットパルスがリリースされると、リセット可能ＶＣＯ４８は、リセット可能ＶＣＯ４８が単にクロック出力５０を生成するように構成された発振モードで動作する。
【００２６】
[0034]図２のＣＤＲ回路３４は、データストリーム３６の位相を調整するためにデータ経路４０中にチューナブルディレイ回路を含まないことに留意されたい。そうではなく、クロック経路４２は、クロック出力５０のクロック位相をデータストリーム３６と整合させるためにクロック出力５０をシフトする。位相整合を行うためにリセット可能ＶＣＯ４８を利用することによって、ＣＤＲ回路３４のハードウェア、ダイ面積、および電力消費量が低減され得る。
【００２７】
[0035]発振モード中に、図２に示すリセット可能ＶＣＯ４８は、位相制御入力６０が受信されているかどうかにかかわらず、位相制御入力６０に応答しない。しかしながら、リセットパルス５８が受信されたとき、リセット可能ＶＣＯ４８は、クロック出力５０のクロック位相が、位相制御入力６０によって示される位相設定に従って調整され得るように、リセットモードで動作する。これにより、図２のリセット可能ＶＣＯ４８の実施形態は、リセットパルス５８によって示される、データストリーム３６の現在の位相に対してクロック出力５０の位相調整を行うことが可能になる。
【００２８】
[0036]クロック経路４２とデータ経路４０とはサンプラー４４に結合される。サンプラー４４は、クロック出力５０に基づいてデータ経路４０中のデータストリーム３６をサンプリングする。サンプラー４４は、クロック出力５０を直接受信することによって、クロック出力５０を間接的に受信することによって、またはクロック出力５０に従って生成された別のタイプのクロック信号を受信することによって、クロック出力５０に基づいてデータストリーム３６をサンプリングし得る。この実施形態では、クロックバッファ５６は、リセット可能ＶＣＯ４８とサンプラー４４との間に結合される。クロックバッファ５６は、リセット可能ＶＣＯ４８からクロック出力５０を受信し、バッファされたクロック出力５２をサンプラー４４に与えるように構成される。この例では、バッファされたクロック出力５２は、クロック出力５０のバッファされたバージョンであるので、サンプラー４４はクロック出力５０を間接的に受信する。さらに、バッファされたクロック出力５２はまた、バッファされたクロック出力５２が、ＣＤＲ回路３４に結合されたダウンストリーム回路によって利用され得るように、ＣＤＲ回路３４の出力ノード６２から独立して送信される。一実施形態では、サンプラー４４は、データ出力４６をＮＲＺ信号として生成する。したがって、データ出力４６とデータストリーム３６とのビットレートは等しくなり得るが、データストリーム３６とデータ出力４６との周波数成分は異なり得る。データ出力４６は、さらに処理するためにサンプラー４４からダウンストリーム回路に送られ得る。
【００２９】
[0037]引き続き図２を参照すると、位相制御入力６０は、クロック出力５０のクロック位相と、バッファされたクロック出力５２のクロック位相と、データストリーム３６との間のドリフトによる不整合を補正するために利用される。この点について、位相制御入力６０によって示される位相設定は、可能な場合、データストリーム３６の最適な位相またはその近くでサンプラー４４によるサンプリングを制御するために、クロック出力５０のクロック位相を再整合させる。
【００３０】
[0038]図２に示すように、ＣＤＲ回路３４は半導体ダイ６４に組み込まれている。したがって、データ経路４０と、クロック経路４２と、サンプラー４４と、エッジ検出器５４と、リセット可能ＶＣＯ４８と、クロックバッファ５６とは、半導体ダイ６４に組み込まれている回路である。代替的に、ＣＤＲ回路３４の構成要素のうちの１つまたは複数は、別個の（１つまたは複数の）半導体ダイ上に設けられ得る。たとえば、リセット可能ＶＣＯの代替実施形態は、マイクロプロセッサなど、汎用コンピュータハードウェアを使用して実装され得る。これらのプロセッサベースリセット可能ＶＣＯは、別個の半導体ダイ上に設けられ、コンピュータ実行可能命令を実装するように動作可能であり得る。コンピュータ実行可能命令は、クロック出力５０を生成し、位相制御入力６０を受信し、データストリーム３６中のエッジ検出の結果として位相制御入力６０に基づいてクロック出力５０のクロック位相を調整することをプロセッサベースリセット可能ＶＣＯに行わせる。したがって、プロセッサベースリセット可能ＶＣＯは、図２に示すＣＤＲ回路３４に類似するＣＤＲ回路の実施形態において使用され得る。コンピュータ実行可能命令はまた、本開示の範囲内で他のＣＤＲ回路とともに動作するように構成された他のプロセッサベースリセット可能ＶＣＯのために与えられ得る。
【００３１】
[0039]図３に、本開示による別の例示的なＣＤＲ回路６６を示す。ＣＤＲ回路６６はまた、データストリーム３６からビットおよびクロック信号を復元するように動作可能である。しかしながら、サンプラー４４のサンプリングを制御するためにＣＤＲ回路６６において異なる例示的なクロック経路６８が使用される。図２に示したクロック経路４２とは異なり、クロック経路６８は、エッジ検出器５４からのリセットパルス５８と、予備位相制御入力７２とを受信するように構成された位相シフトセットアップ回路７０を含む。さらに、クロック出力５０を生成するためにクロック経路６８において別の例示的なリセット可能ＶＣＯ７４が与えられる。
【００３２】
[0040]図３の位相シフトセットアップ回路７０は、予備位相制御入力７２とリセットパルス５８とに基づいて位相制御入力７６を生成する。より詳細には、位相シフトセットアップ回路７０は、予備位相制御入力７２をリセットパルス５８でゲートする。位相シフトセットアップ回路７０は予備位相制御入力７２をリセットパルス５８でゲートするので、位相制御入力７６はリセットパルス５８によってゲートされる。このようにして、位相シフトセットアップ回路７０は、位相制御入力７６を、ゲートされた位相制御入力として生成する。以下でさらに詳細に説明するように、予備位相制御入力７２の一実施形態は予備位相制御コードとして与えられ得、位相制御入力７６の一実施形態は、ゲートされた位相制御コードとして与えられ得る。
【００３３】
[0041]引き続き図３を参照すると、リセット可能ＶＣＯ７４は、位相シフトセットアップ回路７０から位相制御入力７６を受信し、位相制御入力に基づいてクロック出力５０のクロック位相を調整するように構成される。位相制御入力７６は、クロック出力５０のクロック位相のための位相設定を示す。リセット可能ＶＣＯ７４によって受信された位相制御入力７６はリセットパルス５８によってゲートされるので、リセット可能ＶＣＯ７４は、データストリーム３６中のエッジ検出の結果としてクロック位相を調整するように構成される。このようにして、クロック出力５０は（したがって、バッファされたクロック出力５２も）、データストリーム３６が最適なデータ位相またはその近くでサンプリングされるように整合させられ得る。
【００３４】
[0042]図４Ａは、図３に示したリセット可能ＶＣＯ７４の例示的な回路図である。リセット可能ＶＣＯ７４は、クロック出力５０を生成するように構成された（一般的に要素７８と呼ばれ、個々に要素７８Ａ〜７８Ｄと呼ばれる）複数の遅延段を有する。特に、各遅延段７８は、（一般的に要素８０と呼ばれ、個々に要素８０Ａ〜８０Ｄと呼ばれる）差動入力を受信し、（一般的に要素８２と呼ばれ、個々に要素８２Ａ〜８２Ｄと呼ばれる）差動出力を生成するように構成される。図４Ａのリセット可能ＶＣＯ７４は４つの遅延段７８Ａ〜７８Ｄを有する。ただし、本開示に照らして当業者に明らかになるように、リセット可能ＶＣＯ７４の代替実施形態は任意の数の遅延段７８を有し得る。
【００３５】
[0043]遅延段７８は、発振ループにおいて集合的に構成され、それにより、遅延段７８はクロック出力５０を生成することが可能になる。各遅延段７８は、発振モードとリセットモードとにおいて動作するようにプログラム可能である。リセット可能ＶＣＯ７４は、（図３に示した）位相制御入力７６を受信していないとき、発振モードで動作し、差動入力８０は、発振モードで差動出力８２を決定する。しかしながら、位相制御入力７６が、図４Ａに示すリセット可能ＶＣＯ７４によって受信されているとき、リセット可能ＶＣＯ７４はリセットモードで動作し、差動出力８２は、（一般的に要素８４と呼ばれ、個々に要素８４Ａ〜８４Ｄと呼ばれる）一連のコードによって決定される。図４Ａに示す一連のコード８４は、図３に示した位相制御入力７６の一実施形態を構成する。この実施形態では、位相制御入力７６は、リセットパルス５８によってゲートされ、データストリーム３６中のエッジ検出を示す、ゲートされた位相制御コードであると仮定される。発振モードとは異なり、遅延段７８によって受信されたコード８４は、リセットモードで、差動入力８０ではなく差動出力８２を決定する。ゲートされた位相制御コードによって示される位相設定は位相遅延を表し得る。
【００３６】
[0044]図４Ａに示す特定の実施形態では、リセット可能ＶＣＯ７４は、初期遅延段７８Ａと、第１の中間遅延段７８Ｂと、第２の中間遅延段７８Ｃと、最終遅延段７８Ｄとを含む。初期遅延段７８Ａは、初期差動入力８０Ａを受信し、初期差動出力８２Ａを生成するように構成される。同様に、第１の中間遅延段７８Ｂは、第１の中間差動入力８０Ｂを受信し、第１の中間差動出力８２Ｂを生成するように構成される。第２の中間遅延段７８Ｃは、第２の中間差動入力８０Ｃを受信し、第２の中間差動出力８２Ｃを生成するように構成される。最後に、最終遅延段７８Ｄは、最終差動入力８０Ｄを受信し、最終差動出力８２Ｄを生成するように構成される。最終遅延段７８Ｄによって生成される最終差動出力８２Ｄはクロック出力５０である。
【００３７】
[0045]発振ループを形成するために、初期遅延段７８Ａは、クロック出力５０を初期差動入力８０Ａとして受信するように構成される。最終差動出力８２Ｄが初期遅延段７８Ａにフィードバックされると、初期遅延段７８Ａは、発振モード中に受信されたフィードバックに応答して、初期差動出力８２Ａを生成する。最終遅延段７８Ｄは、初期差動出力８２Ａに基づく最終差動入力８０Ｄを受信するように構成される。これから、最終遅延段７８Ｄは最終差動出力８２Ｄを生成する。
【００３８】
[0046]発振モード中に発振を与えるために必要とされることは、リセット可能ＶＣＯ７４にフィードバックされたクロック出力５０が、リセット可能ＶＣＯ７４によるクロック出力５０の反転を生じることだけである。この例では、最終差動出力８２Ｄがクロック出力５０であり、クロック出力５０は初期遅延段７８Ａに初期差動入力８０Ａとしてフィードバックされる。最終差動出力８２Ｄの反転は初期差動入力８０Ａの反転を生じ、初期差動入力８０Ａの反転は、再び最終差動出力８２Ｄの反転を生じる。これらの反転がフィードバックにより継続的に繰り返されると、クロック出力５０の発振が与えられる。クロック出力５０のクロック周波数は、リセット可能ＶＣＯ７４の総伝搬遅延によって決定される。より詳細には、リセット可能ＶＣＯ７４の総伝搬遅延は、クロック出力５０の反転が総伝搬遅延の後に起こるので、クロック周期の約１／２に等しくなり得る。図４Ａは、初期遅延段７８Ａを形成するために利用され得る回路構成要素を示す。これらの構成要素の機能については、図４Ｄにおいてさらに詳細に説明する。ただし、第１の中間遅延段７８Ｂ、第２の中間遅延段７８Ｃ、および最終遅延段７８Ｄは、初期遅延段７８Ａと同じ構成要素を有すると仮定される。
【００３９】
[0047]発振モードでは、遅延段７８がコード８４を受信していないとき、各遅延段７８Ａ〜７８Ｄは、差動出力８２が差動入力８０の反極性を有するように、差動入力８０を反転させるように構成される。ただし、各遅延段７８は遅延段伝搬遅延を有する。遅延段伝搬遅延は、差動入力８０の反極性をもつ差動出力８２を生成するために遅延段７８によって必要とされる時間量を決定する。
【００４０】
[0048]次に図４Ｂを参照し、引き続き図４Ａを参照すると、図４Ｂは、発振モード中に遅延段７８によって生成され得る差動出力８２Ａ〜８２Ｄの実施形態を示している。最終差動出力８２Ｄは図４Ａのクロック出力５０である。図４Ａのリセット可能ＶＣＯ７４の機能の説明は、最終差動出力８２Ｄが低い信号レベルを有するとき、クロックパルス８５の直後の図４Ｂの時間ｔ1から開始する。最終差動出力８２Ｄが低い信号レベルを有するとき、最終差動出力８２Ｄの上部極性は低い信号レベルを有し、最終差動出力８２Ｄの下部極性は高い信号レベルを有する（図４Ａ参照）。したがって、初期差動入力８０Ａは、初期差動入力８０Ａの上部極性が低い信号レベルを有し、初期差動入力８０Ａの下部極性が高い信号レベルを有するように、初期遅延段７８Ａによって受信される。上記で説明したように、初期遅延段７８Ａは、初期差動入力８０Ａの反極性をもつ初期差動出力８２Ａを生成するように構成される。ただし、初期遅延段７８Ａは、初期差動出力８２Ａが時間ｔ2まで初期差動入力８０Ａの反極性を有するとして安定しないように、初期遅延段伝搬遅延８６Ａを有する。
【００４１】
[0049]引き続き図４Ｂを参照すると、時間ｔ2において、初期差動出力８２Ａは高い信号レベルを有する。したがって、初期差動出力８２Ａの上部極性は高い信号レベルを有し、初期差動出力８２Ａの下部極性は低い電圧レベルを有する。第１の中間遅延段７８Ｂは初期遅延段７８Ａと交差結合される。その結果、時間ｔ2において、第１の中間差動入力８０Ｂの上部極性は低い信号レベルを有し、第１の中間差動入力８０Ｂの下部極性は高い信号レベルを有する。第１の中間遅延段７８Ｂはまた、第１の中間差動入力８０Ｂの反極性を有するとして第１の中間差動出力８２Ｂを生成するように構成される。ただし、第１の中間遅延段７８Ｂは、第１の中間差動出力８２Ｂが時間ｔ3まで第１の中間差動入力８０Ｂの反転を有するとして安定しないように、第１の中間遅延段伝搬遅延８６Ｂを有する。
【００４２】
[0050]引き続き図４Ｂを参照すると、時間ｔ3において、第１の中間差動出力８２Ｂは高い信号レベルを有し、したがって、第１の中間差動出力８２Ｂの上部極性は高い信号レベルを有するが、第１の中間差動出力８２Ｂの下部極性は低い信号レベルを有する。第２の中間遅延段７８Ｃは第１の中間遅延段７８Ｂに交差結合される。したがって、時間ｔ3において、第２の中間差動入力８０Ｃの上部極性は低い信号レベルを有し、第２の中間差動入力８０Ｃの下部極性は高い信号レベルを有する。第２の中間遅延段７８Ｃはまた、第２の中間差動入力８０Ｃの反極性をもつ第２の中間差動出力８２Ｃを生成するように構成される。ただし、第２の中間遅延段７８Ｃは、第２の中間差動出力８２Ｃが時間ｔ4まで第２の中間差動入力８０Ｃの反極性として安定しないように、第２の中間遅延段伝搬遅延８６Ｃを有する。
【００４３】
[0051]引き続き図４Ｂを参照すると、時間ｔ4において、第２の中間差動出力８２Ｃは高い信号レベルを有し、したがって、第２の中間差動出力８２Ｃの上部極性は高い信号レベルを有し、第２の中間差動出力８２Ｃの下部極性は低い信号レベルを有する。最終遅延段７８Ｄは第２の中間遅延段７８Ｃと交差結合される。その結果、時間ｔ4において、最終差動入力８０Ｄの上部極性は低い信号レベルを有し、最終差動入力８０Ｄの下部極性は高い信号レベルを有する。最終遅延段７８Ｄは、最終差動入力８０Ｄの反極性をもつ最終差動出力８２Ｄを生成するように構成される。ただし、最終遅延段７８Ｄは、最終差動出力８２Ｄが時間ｔ5まで最終差動入力８０Ｄの反極性を有するとして安定しないように、最終遅延段伝搬遅延８６Ｄを有する。
【００４４】
[0052]引き続き図４Ｂを参照すると、最終差動出力８２Ｄ、したがって、クロック出力５０は、時間ｔ5において高い信号レベルを有する。したがって、時間ｔ5において、最終差動出力８２Ｄの上部極性は高い信号レベルを有し、最終差動出力８２Ｄの下部極性は低い信号レベルを有する。したがって、クロック出力５０は、クロック周期の１／２の後に、高い信号レベルに反転させられている。クロック周期の１／２は、初期遅延段伝搬遅延８６Ａと、第１の中間遅延段伝搬遅延８６Ｂと、第２の中間遅延段伝搬遅延８６Ｃと、最終遅延段伝搬遅延８６Ｄとの集合にほぼ等しい。
【００４５】
[0053]引き続き図４Ｂを参照すると、最終差動出力８２Ｄは初期遅延段７８Ａにフィードバックされる。したがって、時間ｔ5において、初期差動入力８０Ａの上部極性は高い信号レベルを有し、初期差動出力８２Ａの下部極性は低い信号レベルを有する。その結果、初期遅延段伝搬遅延８６Ａの後に、初期差動出力８２Ａは、時間ｔ6において、低い信号レベルに反転する。したがって、時間ｔ6において、初期差動出力８２Ａの上部極性は低い信号レベルを有し、最終差動出力８２Ｄの下部極性は高い信号レベルを有する。
【００４６】
[0054]初期遅延段７８Ａと第１の中間遅延段７８Ｂとの交差結合により、時間ｔ6において、第１の中間差動入力８０Ｂの上部極性は高い信号レベルを有し、第１の中間差動入力８０Ｂの下部極性は低い信号レベルを有する。第１の中間遅延段伝搬遅延８６Ｂの後に、第１の中間差動出力８２Ｂは、時間ｔ7において、低い信号レベルに反転する。その結果、時間ｔ7において、第１の中間差動出力８２Ｂの上部極性は低い信号レベルを有し、第１の中間差動出力８２Ｂの下部極性は高い信号レベルを有する。
【００４７】
[0055]第１の中間遅延段７８Ｂと第２の中間遅延段７８Ｃとの交差結合により、時間ｔ7において、第２の中間差動入力８０Ｃの上部極性は高い信号レベルを有し、第２の中間差動入力８０Ｃの下部極性は低い信号レベルを有する。第２の中間遅延段伝搬遅延８６Ｃの後に、第２の中間差動出力８２Ｃは、時間ｔ8において、低い信号レベルに反転する。その結果、時間ｔ8において、第２の中間差動出力８２Ｃの上部極性は低い信号レベルを有し、第２の中間差動出力８２Ｃの下部極性は高い信号レベルを有する。
【００４８】
[0056]第２の中間遅延段７８Ｃと最終遅延段７８Ｄとの交差結合により、時間ｔ8において、最終差動入力８０Ｄの上部極性は高い信号レベルを有し、最終差動入力８０Ｄの下部極性は低い信号レベルを有する。最終遅延段伝搬遅延８６Ｄの後に、最終差動出力８２Ｄは、時間ｔ9において、低い信号レベルに反転する。その結果、時間ｔ9において、最終差動出力８２Ｄの上部極性は低い信号レベルを有し、最終差動出力８２Ｄの下部極性は高い信号レベルを有する。したがって、クロック出力５０は、時間ｔ1においてそうであったように、時間ｔ9において再び低に反転される。したがって、クロック出力５０は、クロック周期の別の１／２の後に、再び低に反転させられている。この別の１／２のクロック周期は、この場合も、初期遅延段伝搬遅延８６Ａと、第１の中間遅延段伝搬遅延８６Ｂと、第２の中間遅延段伝搬遅延８６Ｃと、最終遅延段伝搬遅延８６Ｄとの集合にほぼ等しい。したがって、クロック周期は、初期遅延段伝搬遅延８６Ａと、第１の中間遅延段伝搬遅延８６Ｂと、第２の中間遅延段伝搬遅延８６Ｃと、最終遅延段伝搬遅延８６Ｄとの集合の約２倍である。上記で説明したプロセスは、リセット可能ＶＣＯ７４が発振モードである限り繰り返す。
【００４９】
[0057]リセット可能ＶＣＯ７４の実施形態では、初期遅延段伝搬遅延８６Ａ、第１の中間遅延段伝搬遅延８６Ｂ、第２の中間遅延段伝搬遅延８６Ｃ、および最終遅延段伝搬遅延８６Ｄは、ほぼ同じであり、したがって、それぞれクロック周期の約１／８に等しい。リセット可能ＶＣＯ７４の代替実施形態は、遅延段伝搬遅延８６Ａ〜８６Ｄが、設計された差を有するように構成され得る。いずれの場合も、遅延段伝搬遅延８６Ａ〜８６Ｄの組合せは、クロック周期の１／２の時間長を決定し、したがって、差動出力８２と、その結果、クロック出力５０とのクロック周波数を設定する。遅延段７８は、それらの遅延段伝搬遅延８６を変化させるようにプログラム可能であり得、それにより、差動出力８２（したがって、さらにクロック出力５０）のクロック周波数が変化させられることが可能になり得る。
【００５０】
[0058]次に図４Ｃを参照し、引き続き図４Ａを参照すると、図４Ｃは、例示的なリセットパルス５８と、（図４Ｃでは個々に要素５０Ａ〜５０Ｆと呼ばれる）クロック出力の様々な実施形態とを示す例示的な信号図である。リセットパルス５８の結果として、リセット可能ＶＣＯ７４は、（図３に示した）位相制御入力７６を、ゲートされた位相制御コードとして受信する。ゲートされた位相制御コードは、クロック出力５０のクロック位相のための位相設定を示す。ゲートされた位相制御コードは、図４Ａに示すリセット可能ＶＣＯ７４によって、第１のコード８４Ａ、第２のコード８４Ｂ、第３のコード８４Ｃ、および第４のコード８４Ｄとして受信される。遅延段７８の各々がコード８４を受信すると、リセット可能ＶＣＯ７４はリセットモードで動作する。発振モードの場合のように差動入力８０に従って差動出力８２を与えるのではなく、各遅延段７８は、リセットモード中に（図３に示した）位相制御入力７６の対応するコード８４を受信し、対応するコード８４に基づいて対応する差動出力８２を与えるように構成される。
【００５１】
[0059]この場合も上記で説明したように、（図４Ｂに示した）最終差動出力８２Ｄは、リセット可能ＶＣＯ７４のためのこの実施形態では、（図４Ａに示した）クロック出力５０である。したがって、図４Ｃは、クロック出力５０（したがって、図４Ｂの最終差動出力８２Ｄ）の様々な実施形態をクロック出力５０Ａ〜５０Ｆとして示している。クロック出力５０Ａは、リセットモードによる調整なしに示されており、単に他のクロック出力５０Ｂ〜５０Ｆのための基準として与えられている。クロック出力５０Ｂ〜５０Ｆの各々は、ゲートされた位相制御コードによって示される様々な例示的な位相設定に従って調整されている。この実施形態では、ゲートされた位相制御コードによって示される位相設定は、（図４Ｃでは一般的に要素８８と呼ばれ、個々に要素８８Ａ〜８８Ｅと呼ばれる）位相遅延である。リセット可能ＶＣＯ７４は、ゲートされた位相制御コードによって示される位相遅延８８に応じてクロック出力５０のクロック位相を調整するように構成される。クロック出力５０のクロック位相は、リセットパルス５８のリリースに応答して位相遅延８８を与えることによって調整される。
【００５２】
[0060]再び図４Ａおよび図４Ｃを参照すると、リセットパルス５８は、クロック出力５０Ａ〜５０Ｆが低い信号レベルにあるとき、時間ｔaにおいて開始する。したがって、時間ｔaにおいて、クロック出力５０（したがって、図４Ｂに示した最終差動出力８２Ｄ）の上部極性は低い信号レベルを有し、クロック出力５０の下部極性は高い信号レベルを有する。本質的に、ゲートされた位相制御コードは、リセット可能ＶＣＯ７４が発振モードに戻されたとき、リセットモードのリリースに応答して位相遅延８８が与えられるように、（図４Ｂに示した）差動出力８２Ａ〜８２Ｄの発振のポイントを選択する。リセットパルス５８は時間ｔbにおいて終了する。リセットパルス５８のリリースに応答して、リセットモード中にゲートされた位相制御コードの特定の実施形態によって選択された発振のポイントに基づいて位相遅延８８が与えられる。
【００５３】
[0061]リセット可能ＶＣＯ７４の動作についてさらに説明するために、下記の表に、ゲートされた位相制御コードと、その特定のゲートされた位相制御コードによって示される対応する位相遅延８８と、図４Ｃの対応するクロック出力５０のクロック位相に対応する位相遅延８８によって与えられる位相調整との実施形態を示す。
【００５４】
【表１】
2015508262.tif 000003
【００５５】
[0062]上記の表のゲートされた位相制御コード中の論理ビット「１」は高い信号レベルを表し、ゲートされた位相制御コードの論理ビット「０」は低い信号レベルを表す。図４Ｃに示すクロック出力５０Ａは、クロック位相への調整なしに与えられており、リセット可能ＶＣＯ７４の動作の説明を案内するのを助けるための参照を与えるものにすぎない。リセットパルス５８は（図３に示した）データストリーム３６中のエッジ検出を示すので、リセットパルス５８は、データストリーム３６のデータ位相に関する基準ポイントとして働く。リセットモードは、クロック出力５０のクロック位相が、図４Ｃのクロック出力５０Ｂ〜５０Ｆによって示すように、ゲートされた位相制御コードに従って調整されることを可能にする。
【００５６】
[0063]再び図４Ａおよび図４Ｃを参照すると、初期遅延段７８Ａは、第１のコード８４Ａを、ゲートされた位相制御コードの第１のビットおよび第５のビットとして受信するように構成される。より詳細には、第１のコード８４Ａの上部極性は、ゲートされた位相制御コードの第１のビットであり、第１のコード８４Ａの下部極性は、ゲートされた位相制御コードの第５のビットである。リセットモードでは、初期遅延段７８Ａは、リセットモード中に初期差動出力８２Ａを第１のコード８４Ａの逆極性として生成するように構成される。たとえば、第１のコード８４Ａの上部極性は高い信号レベルを有するとして与えられ得（すなわち、第１のコードの第１のビットは「１」であり）、第１のコード８４Ａの下部極性は低い信号レベルを有するとして与えられ得る（すなわち、位相制御コードの第５のビットは「０」である）。この場合、初期差動出力８０Ｂの上部極性は、リセットモード中に初期差動出力８０Ｂの上部極性が低い信号レベルを有し、下部極性が高い信号レベルを有するように生成される。しかしながら、第１のコード８４Ａの上部極性は低い信号レベルを有するとして与えられ得（すなわち、ゲートされた位相制御コードの第１のビットは「０」であり）、第１のコード８４Ａの下部極性は高い信号レベルを有するとして与えられ得る（すなわち、ゲートされた位相制御コードの第５のビットは「１」である）。この場合、初期遅延段７８Ａは、初期差動出力８２Ａの上部極性が高い信号レベルを有し、初期差動出力８２Ａの下部極性が低い信号レベルを有するように、初期差動出力８２Ａを生成する。
【００５７】
[0064]第１の中間遅延段７８Ｂは、第２のコード８４Ｂを、ゲートされた位相制御コードの第２のビットおよび第６のビットとして受信する。より詳細には、第２のコード８４Ｂの上部極性は、ゲートされた位相制御コードの第２のビットであり、第２のコード８４Ｂの下部極性は、ゲートされた位相制御コードの第６のビットである。第１の中間遅延段７８Ｂは、リセットモード中に第１の中間差動出力８２Ｂを第２のコード８４Ｂの逆極性として生成するように構成される。たとえば、第２のコード８４Ｂの上部極性は高い信号レベルを有するとして与えられ得（すなわち、ゲートされた位相制御コードの第２のビットは「１」であり）、第２のコード８４Ｂの下部極性は低い信号レベルを有するとして与えられ得る（すなわち、ゲートされた位相制御コードの第６のビットは「０」である）。この場合、第１の中間遅延段７８Ｂは、第１の中間差動出力８２Ｂの上部極性が低い信号レベルを有し、下部極性が高い信号レベルを有するように、第１の中間差動出力８２Ｂを生成する。しかしながら、第２のコード８４Ｂの上部極性は低い信号レベルを有するとして与えられ得（すなわち、ゲートされた位相制御コードの第２のビットは「０」であり）、第２のコード８４Ｂの下部極性は高い信号レベルを有するとして与えられ得る（すなわち、ゲートされた位相制御コードの第６のビットは「１」である）。この場合、第２の中間差動出力８２Ｃは、第２の中間差動出力８２Ｃの上部極性が高い信号レベルを有し、下部極性が低い信号レベルを有するように与えられる。
【００５８】
[0065]次に、第２の中間遅延段７８Ｃは、第３のコード８４Ｃを、ゲートされた位相制御コードの第３のビット、およびゲートされた位相制御コードの第７のビットとして受信するように構成される。より詳細には、第３のコード８４Ｃの上部極性は、ゲートされた位相制御コードの第３のビットであり、第３のコード８４Ｃの下部極性は、ゲートされた位相制御コードの第７のビットである。第２の中間遅延段７８Ｃは、リセットモード中に第２の中間差動出力８２Ｃを第３のコード８４Ｃの逆極性として生成するように構成される。たとえば、第３のコード８４Ｃの上部極性は高い信号レベルを有するとして与えられ得（すなわち、ゲートされた位相制御コードの第３のビットは「１」であり）、第３のコード８４Ｃの下部極性は低い信号レベルを有するとして与えられ得る（すなわち、ゲートされた位相制御コードの第７のビットは「０」である）。この場合、第２の中間遅延段７８Ｃは、第２の中間差動出力８２Ｃの上部極性が低い信号レベルを有し、下部極性が高い信号レベルを有するように、第２の中間差動出力８２Ｃを生成する。しかしながら、第３のコード８４Ｃの上部極性は低い信号レベルを有するとして与えられ得（すなわち、ゲートされた位相制御コードの第３のビットは「０」であり）、第３のコード８４Ｃの下部極性は高い信号レベルを有するとして与えられ得る（すなわち、ゲートされた位相制御コードの第７のビットは「１」である）。この場合、第２の中間遅延段７８Ｃは、第２の中間差動出力８２Ｃの上部極性が高い信号レベルを有し、第２の中間差動出力８２Ｃの下部極性が低い信号レベルを有するように、第２の中間差動出力８２Ｃを生成する。
【００５９】
[0066]最後に、最終遅延段７８Ｄは、第４のコード８４Ｄを、ゲートされた位相制御コードの第４のビットおよび第８のビットとして受信するように構成される。より詳細には、第４のコード８４Ｄの上部極性は、ゲートされた位相制御コードの第４のビットであり、第４のコード８４Ｄの下部極性は、ゲートされた位相制御コードの第８のビットである。最終遅延段７８Ｄは、リセットモード中に最終差動出力８２Ｄを、したがって、クロック出力５０を第４のコード８４Ｄの逆極性として生成するように構成される。たとえば、第４のコード８４Ｄの上部極性は高い信号レベルを有するとして与えられ得（すなわち、ゲートされた位相制御コードの第４のビットは「１」であり）、第４のコード８４Ｄの下部極性は低い信号レベルを有するとして与えられ得る（すなわち、ゲートされた位相制御コードの第８のビットは「０」である）。この場合、最終遅延段７８Ｄは、最終差動出力８２Ｄの上部極性が低い信号レベルを有し、最終差動出力８２Ｄの下部極性が高い信号レベルを有するように、最終差動出力８２Ｄを生成する。しかしながら、第４のコード８４Ｄの上部極性は低い信号レベルを有するとして与えられ得（すなわち、ゲートされた位相制御コードの第４のビットは「０」であり）、第４のコード８４Ｄの下部極性は高い信号レベルを有するとして与えられ得る（すなわち、ゲートされた位相制御コードの第８のビットは「１」である）。この場合、最終遅延段７８Ｄは、最終差動出力８２Ｄの上部極性が高い信号レベルを有し、下部極性が低い信号レベルを有するように、最終差動出力８２Ｄを生成する。
【００６０】
[0067]ゲートされた位相制御コードによるクロック位相への調整なしではない場合、図４Ｃに示すクロック出力５０Ａは、クロック出力５０Ａのクロックエッジ９０Ａが時間ｔcに生じることを示す。しかしながら、リセットパルス５８中に、ゲートされた位相制御コード「００００１１１１」が受信されたとき、遅延段７８は、図４Ｂの時間ｔ5において示したのと同じ方法で差動出力８２を生成する。したがって、リセットモードのリリース時に、クロック出力５０Ｂの初期クロックエッジ９０Ｂが、位相遅延８８Ａの後のリセットモードのリリースに続く。したがって、クロック位相は時間ｔb−時間ｔcだけ調整されている。これは、この実施形態では、クロック出力５０Ｂのクロック位相がクロック周期の約１／８だけ上にシフトされていることを意味する。ゲートされた位相制御コード「００００１１１１は」、位相遅延８８Ａが０に等しいことを表す。しかしながら、リセットパルス５８と、リセットパルス５８の発生より前のクロック出力５０Ｂのクロック位相との間の関係により、クロック出力５０Ｂのクロック位相への位相調整は、クロック周期の１／８よりも多いシフトである。他の実施形態では、０の位相遅延８８Ａ（および他の位相遅延８８Ｂ〜８８Ｅ）は、クロック位相とリセットパルス５８との間の時間的関係に応じて異なる位相調整を与え得る。
【００６１】
[0068]次に、ゲートされた位相制御コードが「０００１１１１０」であるとき、遅延段７８は、図４Ｂの時間ｔ4において示したのと同じ方法で差動出力８２を与える。リセットパルス５８のリリースに応答して、クロック出力５０Ｃの初期クロックエッジ９０Ｃが、位相遅延８８Ｂの後のリセットモードのリリースに続く。この場合の位相遅延８８Ｂは、最終遅延段伝搬遅延８６Ｄにほぼ等しく、したがって、クロック周期の約１／８である。クロック出力５０Ｃの初期クロックエッジ９０Ｃは時間ｔcにおいて与えられ、したがって、クロック位相への位相調整はｔc−ｔcに等しく、それは０である。したがって、クロック周期の１／８の位相遅延８８Ｂは、この実施形態では０の位相調整を与える。
【００６２】
[0069]ゲートされた位相制御コード「００１１１１００」に関して、遅延段７８は、図４Ｂの時間ｔ3において示したのと同じ方法で差動出力８２を与える。リセットパルス５８のリリースに応答して、クロック出力５０Ｄの初期クロックエッジ９０Ｄが、位相遅延８８Ｃの後のリセットモードのリリースに続く。位相遅延８８Ｃは、最終遅延段伝搬遅延８６Ｄと第２の中間遅延段伝搬遅延８６Ｃとの集合にほぼ等しい。これは、位相遅延８８Ｃがクロック周期の約１／４であることを意味する。クロック出力５０Ｄの初期クロックエッジ９０Ｄは時間ｔdにある。したがって、クロック位相への位相調整はｔd−ｔcに等しい。これは、クロック出力５０Ｄのクロック位相がクロック周期の約１／８だけ下にシフトされていることを意味する。したがって、クロック周期の１／４の位相遅延８８Ｃは、この実施形態ではクロック出力５０Ｄのクロック位相をクロック周期の１／８だけ下にシフトする。
【００６３】
[0070]次に、ゲートされた制御コードが「０１１１１０００」であるとき、遅延段７８は、図４Ｂの時間ｔ2において示したのと同じ方法で差動出力８２を与える。リセットパルス５８のリリースに応答して、クロック出力５０Ｅの初期クロックエッジ９０Ｅが、位相遅延８８Ｄの後のリセットモードのリリースに続く。したがって、位相遅延８８Ｄは、最終遅延段伝搬遅延８６Ｄと、第２の中間遅延段伝搬遅延８６Ｃと、第１の中間遅延段伝搬遅延８６Ｂとの集合にほぼ等しく、それはクロック周期の３／８に等しい。初期クロックエッジ９０Ｅは時間ｔeにある。したがって、クロック出力５０Ｅの位相調整はｔe−ｔcに等しく、クロック位相はクロック周期の約１／４だけ下にシフトされている。したがって、クロック周期の３／８の位相遅延８８Ｄは、クロック出力５０Ｅのクロック位相をクロック周期の１／４だけ下にシフトする。
【００６４】
[0071]ゲートされた位相制御コード「１１１１００００」に関して、遅延段７８は、図４Ｂの時間ｔ1において示したのと同じ方法で差動出力８２を与える。リセットパルス５８のリリースに応答して、クロック出力５０Ｆの初期クロックエッジ９０Ｆが、位相遅延８８Ｅの後のリセットモードのリリースに続く。位相遅延８８Ｅは、最終遅延段伝搬遅延８６Ｄと、第２の中間遅延段伝搬遅延８６Ｃと、第１の中間遅延段伝搬遅延８６Ｂと、初期遅延段伝搬遅延８６Ａとの集合に等しく、それはクロック周期の約１／２に等しい。クロック出力５０Ｅの初期クロックエッジ９０Ｆは時間ｔfにおいて発生し、したがって、位相調整はｔf−ｔcに等しい。したがって、クロック周期の１／２の位相遅延８８Ｅは、クロック出力５０Ｅのクロック位相をクロック周期の約３／８だけ下にシフトしている。
【００６５】
[0072]上記で説明したように、リセット可能ＶＣＯ７４の実施形態は任意の数の遅延段７８を有し得る。図４Ａに示した例は４つの遅延段７８を有するが、４よりも小さいかまたは大きい任意の数を有し得る。遅延段７８の数は単に、クロック出力５０を位相シフトするために与えられ得る位相遅延８８の数を制御する。
【００６６】
[0073]図４Ｄに、図４Ｃに示した遅延段７８のうちの１つにおいて与えられ得る例示的な構成要素を示す。遅延段７８はｐチャネル型電界効果トランジスタ（ＦＥＴ）９２、９４、９６、９８、１００、１０２を含む。さらに、遅延段７８はｎチャネル型ＦＥＴ１０４、１０６、１０８、１１０、１１２および１１４を有する。また、可変容量性構成要素１２４とともにインバータゲート１１６、１１８、１２０、および１２２が与えられる。この例示的な実施形態では、遅延段７８にＤＣ電圧ＶＤＤが与えられる。ＤＣ電圧ＶＤＤは高い電圧レベルを与える。遅延段７８に別のＤＣ電圧ＶＳＳも与えられる。ＤＣ電圧ＶＳＳは、低い電圧レベルを与えるために接地にあり得る。
【００６７】
[0074]差動入力８０および差動出力８２は差動信号である。したがって、差動出力８２が高い信号レベルを有するとき、差動出力の電圧レベルは約ＶＤＤにある。したがって、差動出力８２の上部極性は約ＶＤＤにあり、差動出力８２の下部極性は約ＶＳＳにある。しかしながら、差動出力が低い信号レベルを有する場合、差動出力は−ＶＤＤの電圧レベルを有する。したがって、差動出力８２の上部極性はＶＳＳにあり、差動出力８２の下部極性はＶＤＤにある。同じことは差動入力８０についても言える。
【００６８】
[0075]発振モードでは、コード８４は遅延段７８によって受信されない。したがって、端末１２６Ａ、１２６Ｂは両方とも約ＶＳＳにおいて低い。端末１２６Ａ、１２６Ｂが両方とも低い信号レベルを有するとき、ＦＥＴ１１２、１００、１０２、および１１４はすべてオフに切り替えられる。ｐチャネル型ＦＥＴ９２、９６がオンに切り替えられた場合、ｐチャネル型ＦＥＴ９４、９８はオンに切り替えられ得る。同様に、ｎチャネル型ＦＥＴ１０６、１０８がオンに切り替えられたとき、ｎチャネル型ＦＥＴ１０４、１１０はオンに切り替えられ得る。差動入力８０の上部極性が低い信号レベルを有し、差動入力８０の下部極性が高い信号レベルを有する場合、ｐチャネル型ＦＥＴ９２とｎチャネル型ＦＥＴ１０８とはオンに切り替えられるが、ｐチャネル型ＦＥＴ９６とｎチャネル型ＦＥＴ１０６とはオフに切り替えられる。この場合、高い電圧レベルＶＤＤはノード１２８Ａに現れ、低い電圧レベルＶＳＳはノード１２８Ｂに現れる。しかしながら、インバータゲート１２０、１２２と、可変容量性構成要素１２４とはメモリセルを形成し、したがって、差動出力８２の上部極性、および差動出力８２の下部極性は、それぞれ高いレベルおよび低いレベルにおいて直ちに現れない。代わりに、可変容量性構成要素１２４は相応に充電されなければならず、遅延段７８の遅延段伝搬遅延８６は、（他の構成要素の切替え過渡とともに）可変容量性構成要素１２４によって与えられる。したがって、可変容量性構成要素１２４の可変容量を変化させることによって、（図３に示した）クロック出力５０のクロック周波数が制御され、変化させられ得る。可変容量性構成要素１２４が相応に充電されると、差動出力８２の上部極性はＶＤＤにあり、差動出力８２の下部極性はＶＳＳにある。その結果、差動出力８２は、電圧レベルＶＤＤにおいて高い信号レベルを有する。
【００６９】
[0076]発振モード中に差動入力８０の上部極性が高い信号レベルを有し、差動入力８０の下部極性が低い信号レベルを有する場合、ｐチャネル型ＦＥＴ９２およびｎチャネル型ＦＥＴ１０８はオフであるが、ｎチャネル型ＦＥＴ１０６およびｐチャネル型ＦＥＴ９６はオンである。この場合、低い電圧レベルＶＳＳはノード１２８Ａにおいて与えられるが、高い電圧レベルＶＤＤはノード１２８Ｂにおいて与えられる。ここでも、差動出力８２の上部極性は直ちに低くなく、差動出力８２の下部極性は直ちに高くない。そうではなく、適切な値を差動出力８２に与えるために、可変容量性構成要素１２４は相応に充電されなければならない。可変容量性構成要素１２４が相応に充電されると、差動出力８２の上部極性はＶＳＳにあり、差動出力８２の下部極性はＶＤＤにある。その結果、差動出力８２は、電圧レベル−ＶＤＤにおいて低い信号レベルを有する。
【００７０】
[0077]しかしながら、リセットモードでは、コード８４の上部極性が低い信号レベルを有し、コード８４の下部極性が高い信号レベルを有する場合、ｎチャネル型ＦＥＴ１１２はオフであるが、ｐチャネル型ＦＥＴ１００はオンである。同様に、リセットモードでは、ｐチャネル型ＦＥＴ１０２はオフであるが、ｎチャネル型ＦＥＴ１１４はオンである。ｐチャネル型ＦＥＴ９４はオンに切り替えられ得るが、ｎチャネル型ＦＥＴ１０４はオフに切り替えられなければならない。ｐチャネル型ＦＥＴ９８はオフに切り替えられなければならず、ｎチャネル型ＦＥＴ１１０はオンに切り替えられ得る。したがって、差動入力８０の上部極性と下部極性とが低いか高いかにかかわらず、高い電圧レベルＶＤＤはノード１２８Ａにおいて与えられ、低い電圧レベルＶＳＳはノード１２８Ｂにおいて与えられる。可変容量性構成要素１２４が適切に充電されると、差動出力８２の上部極性はＶＤＤにおいて高い信号レベルを有し、差動出力８２の下部極性はＶＳＳにおいて低い信号レベルを有する。その結果、差動出力８２は、電圧レベルＶＤＤにおいて高い信号レベルを有する。
【００７１】
[0078]対照的に、リセットモード中にコード８４の上部極性が高い信号レベルを有し、コード８４の下部極性が低い信号レベルを有する場合、ｎチャネル型ＦＥＴ１１２およびｐチャネル型ＦＥＴ１０２はオンに切り替えられるが、ｐチャネル型ＦＥＴ１００およびｎチャネル型ＦＥＴ１１４はオフに切り替えられる。さらに、ｐチャネル型ＦＥＴ９４およびｎチャネル型ＦＥＴ１１０はオフに切り替えられなければならないが、ｎチャネル型ＦＥＴ１０４およびｐチャネル型ＦＥＴ９８はオンに切り替えられ得る。したがって、差動入力８０の上部極性が低い信号レベルを有するか高い信号レベルを有するか、および差動入力８０の下部極性が低い信号レベルを有するか高い信号レベルを有するかにかかわらず、低い電圧レベルＶＳＳはノード１２８Ａにおいて与えられ、高い電圧レベルＶＤＤはノード１２８Ｂにおいて与えられる。可変容量性構成要素１２４が適切に充電されると、差動出力８２の上部極性は低い信号レベルを有し、差動出力８２の下部極性は高い信号レベルを有する。その結果、差動出力８２は、電圧レベル−ＶＤＤにおいて低い信号レベルを有する。
【００７２】
[0079]図５に、リセットモードにおいて（図３に示した）位相制御入力７６を与える位相シフトセットアップ回路７０の回路図を示す。位相シフトセットアップ回路７０は、（一般的に要素１３０と呼ばれ、個々に要素１３０Ａ〜１３０Ｈと呼ばれる）複数のｎｏｒゲートを含む。各ｎｏｒゲート１３０は、リセットパルス５８と、予備位相制御コードの（一般的に要素１３２と呼ばれ、個々に要素１３２Ａ〜１３２Ｈと呼ばれる）ビットとを受信する。この例では、リセットパルス５８は、低く与えられる負パルスとして与えられる。したがって、パルスが与えられないとき、予備位相制御コードのビット１３２にかかわらず、ｎｏｒゲート１３０の各々は高い入力を受信し、低い出力が生成されなければならない。しかしながら、リセットパルス５８が与えられたとき、リセットパルス５８からの入力は低い信号レベルを有する。各ｎｏｒゲート１３０は、出力として、ゲートされた位相制御コードのビットを生成する。ゲートされた位相制御コードのこのビットは、予備位相制御コードのビット１３２に関して反転させられる。
【００７３】
[0080]この実施形態では、ｎｏｒゲート１３０Ａは、第１のコード８４Ａ（すなわち、ゲートされた位相制御コードの第１のビット）の上部極性を予備位相制御コードの第１のビット１３２Ａの反転として与える。ｎｏｒゲート１３０Ｂは、第２のコード８４Ｂ（すなわち、ゲートされた位相制御コードの第２のビット）の上部極性を予備位相制御コードの第２のビット１３２Ｂの反転として与える。ｎｏｒゲート１３０Ｃは、第３のコード８４Ｃ（すなわち、ゲートされた位相制御コードの第３のビット）の上部極性を予備位相制御コードの第３のビット１３２Ｃの反転として与える。ｎｏｒゲート１３０Ｄは、第４のコード８４Ｄ（すなわち、ゲートされた位相制御コードの第４のビット）の上部極性を予備位相制御コードの第４のビット１３２Ｄの反転として与える。ｎｏｒゲート１３０Ｅは、第１のコード８４Ａ（すなわち、ゲートされた位相制御コードの第５のビット）の下部極性を予備位相制御コードの第５のビット１３２Ｅの反転として与える。ｎｏｒゲート１３０Ｆは、第２のコード８４Ｂ（すなわち、ゲートされた位相制御コードの第６のビット）の下部極性を予備位相制御コードの第６のビット１３２Ｆの反転として与える。ｎｏｒゲート１３０Ｇは、第３のコード８４Ｃ（すなわち、ゲートされた位相制御コードの第７のビット）の下部極性を予備位相制御コードの第７のビット１３２Ｇの反転として与える。最後に、ｎｏｒゲート１３０Ｈは、第４のコード８４Ｄ（すなわち、ゲートされた位相制御コードの８ビット）の下部極性を予備位相制御コードの第８のビット１３２Ｈの反転として与える。
【００７４】
[0081]本明細書で開示する実施形態によるＣＤＲ回路およびリセット可能ＶＣＯは、任意のプロセッサベースデバイス中に設けられるかまたは組み込まれ得る。例としては、限定はしないが、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビジョン、チューナー、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、およびポータブルデジタルビデオプレーヤがある。
【００７５】
[0082]この点について、図６に、本明細書で開示するＣＤＲ回路を採用することができるプロセッサベースシステム１３４の一例を示す。図２および図３に示したＣＤＲ回路３４および６６は、特に示されないが、概して、プロセッサベースシステム１３４中の任意の特定の構成要素に結合されるか、インターフェースにおいて、構成要素のいずれかの中に含まれるか、またはプロセッサベースシステム１３４の任意の構成要素との間でインターフェースされ得る。
【００７６】
[0083]引き続き図６を参照すると、この例では、プロセッサベースシステム１３４は１つまたは複数の中央処理ユニット（ＣＰＵ）１３６を含み、ＣＰＵ１３６はそれぞれ１つまたは複数のプロセッサ１３８を含む。（１つまたは複数の）ＣＰＵ１３６は、一時的に記憶されたデータへの高速アクセスのために（１つまたは複数の）プロセッサ１３８に結合されたキャッシュメモリ１４０を有し得る。（１つまたは複数の）ＣＰＵ１３６はシステムバス１４２に結合される。システムバス１４２は、経路を与え、プロセッサベースシステム１３４のデバイス間の内部通信を協調させ得る。よく知られているように、（１つまたは複数の）ＣＰＵ１３６は、システムバス１４２を介してアドレス、制御、およびデータ情報を交換することによって、これらの他のデバイスと通信する。たとえば、（１つまたは複数の）ＣＰＵ１３６はメモリシステム１４４に要求を通信し得る。図６には示されていないが、複数のシステムバス１４２が与えられ得、各システムバス１４２は異なるファブリック（fabric）を構成する。
【００７７】
[0084]他のデバイスがプロセッサベースシステム１３４によって与えられ、システムバス１４２に接続され得る。図６に示すように、これらのデバイスは、例として、他のメモリシステム１４４、１つまたは複数の入力デバイス１４６、１つまたは複数の出力デバイス１４８、１つまたは複数のネットワークインターフェースデバイス１５０、および１つまたは複数のディスプレイコントローラ１５２を含むことができる。（１つまたは複数の）入力デバイス１４６は、限定はしないが、入力キー、スイッチ、音声プロセッサなどを含む、任意のタイプの入力デバイスを含むことができる。（１つまたは複数の）出力デバイス１４８は、限定はしないが、オーディオ、ビデオ、他の視覚的インジケータなどを含む、任意のタイプの出力デバイスを含むことができる。（１つまたは複数の）ネットワークインターフェースデバイス１５０は、ネットワーク１５４との間でデータの交換を可能にするように構成された任意のデバイスであり得る。ネットワーク１５４は、限定はしないが、ワイヤードネットワークまたはワイヤレスネットワーク、プライベートネットワークまたは公衆ネットワーク、ローカルエリアネットワーク（ＬＡＮ）、ワイドローカルエリアネットワーク（ＷＬＡＮ）、およびインターネットを含む、任意のタイプのネットワークであり得る。（１つまたは複数の）ネットワークインターフェースデバイス１５０は、所望の任意のタイプの通信プロトコルをサポートするように構成され得る。メモリシステム１４４は、１つまたは複数のメモリユニットを含むことができる。
【００７８】
[0085]ＣＰＵ１３６はまた、１つまたは複数のディスプレイ１５６に送られる情報を制御するためにシステムバス１４２を介して（１つまたは複数の）ディスプレイコントローラ１５２にアクセスするように構成され得る。（１つまたは複数の）ディスプレイコントローラ１５２は、１つまたは複数のビデオプロセッサ１５８を介して表示されるべき情報を（１つまたは複数の）ディスプレイ１５６に送り、１つまたは複数のビデオプロセッサ１５８は、表示されるべき情報を（１つまたは複数の）ディスプレイ１５６に好適なフォーマットに処理する。（１つまたは複数の）ディスプレイ１５６は、限定はしないが、陰極線管（ＣＲＴ）、液晶ディスプレイ（ＬＣＤ）、プラズマディスプレイなどを含む、任意のタイプのディスプレイを含むことができる。
【００７９】
[0086]さらに、本明細書で開示する実施形態に関連して説明した様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムは、電子ハードウェア、メモリまたは別のコンピュータ可読媒体に記憶され、プロセッサまたは他の処理デバイスによって実行される命令、あるいはその両方の組合せとして実装され得ることを当業者は諒解されよう。本明細書のＣＤＲ回路およびリセット可能ＶＣＯは、例として、任意の回路、ハードウェア構成要素、集積回路（ＩＣ）、またはＩＣチップにおいて採用され得る。本明細書で開示するメモリは、任意のタイプおよびサイズのメモリであり得、任意のタイプの所望の情報を記憶するように構成され得る。この互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップについて、上記では概してそれらの機能に関して説明した。そのような機能がどのように実装されるかは、特定の適用例、設計選択、および／または全体的なシステムに課された設計制約に依存する。当業者は、説明した機能を特定の適用例ごとに様々な方法で実装し得るが、そのような実装の決定は、本発明の範囲からの逸脱を生じるものと解釈すべきではない。
【００８０】
[0087]本明細書で開示した実施形態に関連して説明した様々な例示的な論理ブロック、モジュール、および回路はまた、プロセッサ、ＤＳＰ、特定用途向け集積回路（ＡＳＩＣ）、ＦＰＧＡまたは他のプログラマブル論理デバイス、個別ゲートまたはトランジスタロジック、個別ハードウェア構成要素、あるいは本明細書で説明した機能を実行するように設計されたそれらの任意の組合せを用いて実装または実行され得る。プロセッサはマイクロプロセッサであり得るが、代替として、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であり得る。プロセッサはまた、コンピューティングデバイスの組合せ、たとえば、ＤＳＰとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つまたは複数のマイクロプロセッサ、あるいは任意の他のそのような構成として実装され得る。
【００８１】
[0088]本明細書で開示する実施形態は、ハードウェアにおいて、およびハードウェアに記憶された命令において実施され得、たとえば、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読取り専用メモリ（ＲＯＭ）、電気的プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ（登録商標））、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野で知られている任意の他の形態のコンピュータ可読記憶媒体中に常駐し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサに一体化され得る。プロセッサおよび記憶媒体はＡＳＩＣ中に常駐し得る。ＡＳＩＣは遠隔局中に常駐し得る。代替として、プロセッサおよび記憶媒体は、個別構成要素として遠隔局、基地局、またはサーバ中に常駐し得る。
【００８２】
[0089]また、本明細書の例示的な実施形態のいずれかにおいて説明した動作ステップは、例および説明を与えるために説明したものであることに留意されたい。説明した動作は、図示したシーケンス以外の多数の異なるシーケンスで実行され得る。さらに、単一の動作ステップで説明した動作は、実際はいくつかの異なるステップで実行され得る。さらに、例示的な実施形態において説明した１つまたは複数の動作ステップは組み合わせられ得る。フローチャート図に示した動作ステップは、当業者には容易に明らかになるように、多数の様々な修正を受け得ることを理解されたい。また、情報および信号は、様々な技術および技法のいずれかを使用して表現され得ることを、当業者なら理解されよう。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界または磁性粒子、光場または光学粒子、あるいはそれらの任意の組合せによって表され得る。
【００８３】
[0090]本開示についての以上の説明は、いかなる当業者も本開示を作成または使用することができるように与えたものである。本開示への様々な修正は当業者には容易に明らかになり、本明細書で定義した一般原理は、本開示の趣旨または範囲から逸脱することなく他の変形形態に適用され得る。したがって、本開示は、本明細書で説明した例および設計に限定されるものではなく、本明細書で開示した原理および新規の特徴に合致する最も広い範囲を与えられるべきである。
【図１】
2015508262.tif 000004
【図２】
2015508262.tif 000005
【図３】
2015508262.tif 000006
【図４Ａ】
2015508262.tif 000007
【図４Ｂ】
2015508262.tif 000008
【図４Ｃ】
2015508262.tif 000009
【図４Ｄ】
2015508262.tif 000010
【図５】
2015508262.tif 000011
【図６】
2015508262.tif 000012
【手続補正書】
【提出日】平成26年10月15日(2014.10.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
クロックおよびデータ復元回路のためのリセット可能電圧制御発振器（ＶＣＯ）であって、前記リセット可能ＶＣＯが、
クロック位相を有するクロック出力を生成することと、
位相制御入力を受信することと、前記位相制御入力は、前記クロック位相の位相設定を示す位相制御コードを備え、
データストリーム中のエッジ検出の結果として前記位相制御入力に基づいて前記クロック出力の前記クロック位相を調整することと
を行うように構成された、リセット可能ＶＣＯ。
【請求項２】
前記位相制御入力が、前記クロック位相の前記位相設定を示し、前記データストリーム中のエッジ検出を示すリセットパルスによってゲートされる、ゲートされた位相制御コードを備える、請求項１に記載のリセット可能ＶＣＯ。
【請求項３】
前記ゲートされた位相制御コードによって示される前記位相設定が位相遅延を表す、請求項２に記載のリセット可能ＶＣＯ。
【請求項４】
前記リセット可能ＶＣＯが、前記リセットパルスのリリースに応答して前記位相遅延を与えることによって前記クロック出力の前記クロック位相を調整するようにさらに構成された、請求項３に記載のリセット可能ＶＣＯ。
【請求項５】
前記データストリームのビットレートに基づくクロック周波数を有する前記クロック出力を生成するようにさらに構成された、請求項１に記載のリセット可能ＶＣＯ。
【請求項６】
前記クロック出力を生成するように構成された複数の遅延段をさらに備える、請求項１に記載のリセット可能ＶＣＯ。
【請求項７】
前記複数の遅延段が発振モードまたはリセットモードのどちらにおいても動作するようにプログラム可能である、請求項６に記載のリセット可能ＶＣＯ。
【請求項８】
前記複数の遅延段が、
前記クロック出力を初期差動入力として受信し、初期差動出力を生成するように構成された初期遅延段と、
前記初期差動出力に基づいて最終差動入力を受信し、前記クロック出力を生成するように構成された最終遅延段と
を備える、請求項７に記載のリセット可能ＶＣＯ。
【請求項９】
前記初期遅延段と前記最終遅延段との間に配設された少なくとも１つの中間遅延段をさらに備え、前記少なくとも１つの中間遅延段が、少なくとも１つの中間差動入力を受信し、少なくとも１つの中間差動出力を生成するように構成された、請求項８に記載のリセット可能ＶＣＯ。
【請求項１０】
前記発振モードにおいて、
前記初期遅延段が、前記初期差動入力の反極性を有する前記初期差動出力を生成するように構成され、
前記最終遅延段が、前記最終差動入力を受信し、前記最終差動入力の反極性を有する前記クロック出力を生成するように構成された、
請求項８に記載のリセット可能ＶＣＯ。
【請求項１１】
前記位相制御入力を受信していないとき、前記発振モードで動作するように構成された、請求項８に記載のリセット可能ＶＣＯ。
【請求項１２】
前記リセットモードにおいて、
前記初期遅延段が、前記初期差動出力を前記位相制御入力の第１のコードの逆極性として生成するように構成され、
前記最終遅延段が、前記クロック出力を前記位相制御入力の第２のコードの逆極性として生成するように構成された、
請求項８に記載のリセット可能ＶＣＯ。
【請求項１３】
リセットモード中に、前記複数の遅延段の各々が、
リセットパルスによってゲートされる前記位相制御入力の対応するコードを受信することと、
前記対応するコードに基づいて対応する差動出力を与えることと
を行うように構成され、
前記クロック出力は、前記リセットモードのリリース時に、前記クロック出力の初期エッジが位相遅延の後の前記リセットモードの前記リリースに続くような、前記対応する差動出力のうちの１つからなる、
請求項６に記載のリセット可能ＶＣＯ。
【請求項１４】
半導体ダイに組み込まれた、請求項１に記載のリセット可能ＶＣＯ。
【請求項１５】
セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビジョン、チューナー、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、およびポータブルデジタルビデオプレーヤからなるグループから選択されるデバイス中に含まれる、請求項１に記載のリセット可能ＶＣＯ。
【請求項１６】
クロックおよびデータ復元回路のためのリセット可能電圧制御発振器（ＶＣＯ）であって、前記リセット可能ＶＣＯが、
クロック位相を有するクロック出力を生成するための手段と、
位相制御入力を受信するための手段と、前記位相制御入力は、前記クロック位相の位相設定を示す位相制御コードを備え、
データストリーム中のエッジ検出の結果として前記位相制御入力に基づいて前記クロック出力の前記クロック位相を調整するための手段と
を備える、リセット可能ＶＣＯ。
【請求項１７】
クロックおよびデータ復元回路においてデータストリームからクロック出力を生成するための方法であって、
クロック位相を有するクロック出力を生成することと、
位相制御入力を受信することと、前記位相制御入力を受信することは、前記クロック位相の位相設定を示す位相制御コードを受信することを備え、
データストリーム中のエッジ検出の結果として前記位相制御入力に基づいて前記クロック出力の前記クロック位相を調整することと
を備える、方法。
【請求項１８】
前記位相制御入力を生成するために、前記データストリーム中の前記エッジ検出を示すリセットパルスで予備位相制御入力をゲートすることをさらに備える、請求項１７に記載の方法。
【請求項１９】
サンプラーが前記クロック出力に基づいて前記データストリームをサンプリングするように前記クロック出力を与えることをさらに備える、請求項１７に記載の方法。
【請求項２０】
クロック位相を有するクロック出力を生成することと、
位相制御入力を受信することと、前記位相制御入力は、前記クロック位相の位相設定を示す位相制御コードを備え、
データストリーム中のエッジ検出の結果として前記位相制御入力に基づいて前記クロック出力の前記クロック位相を調整することと
をプロセッサベースリセット可能電圧制御発振器（ＶＣＯ）に行わせるコンピュータ実行可能命令を記憶したコンピュータ可読媒体。
【請求項２１】
データ経路においてデータストリームを受信し、クロック出力に基づいて前記データストリームをサンプリングするように構成されたサンプラーと、
前記データストリームを受信し、前記データストリーム中のエッジの検出時にリセットパルスを生成するように構成されたエッジ検出器と、
リセット可能電圧制御発振器（ＶＣＯ）であって、
クロック位相を有する前記クロック出力を生成することと、
前記クロック位相の位相設定を示す位相制御入力を受信することと、
前記リセットパルスの結果として前記位相制御入力に基づいて前記クロック出力の前記クロック位相を調整することと
を行うように構成されたリセット可能ＶＣＯと
を備え、
前記データストリームの位相を調整するために前記データ経路においてチューナブルディレイ回路を含まない、クロックおよびデータ復元回路。
【請求項２２】
前記クロック出力を受信し、バッファされたクロック出力を前記サンプラーに与えるように構成されたクロックバッファをさらに備える、請求項２１に記載のクロックおよびデータ復元回路。
【請求項２３】
クロック経路が、前記リセットパルスに応答して前記位相制御入力を生成するように構成された位相シフトセットアップ回路をさらに備える、請求項２１に記載のクロックおよびデータ復元回路。
【請求項２４】
前記位相制御入力が、前記クロック位相の前記位相設定を示し、前記データストリーム中のエッジ検出を示す前記リセットパルスによってゲートされる、ゲートされた位相制御コードを備える、請求項２１に記載のクロックおよびデータ復元回路。
【請求項２５】
前記ゲートされた位相制御コードによって示される前記位相設定が位相遅延を表す、請求項２４に記載のクロックおよびデータ復元回路。
【請求項２６】
前記リセット可能ＶＣＯが、前記リセットパルスのリリースに応答して前記位相遅延を与えることによって前記クロック出力の前記クロック位相を調整するようにさらに構成された、請求項２５に記載のクロックおよびデータ復元回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００８３
【補正方法】変更
【補正の内容】
【００８３】
[0090]本開示についての以上の説明は、いかなる当業者も本開示を作成または使用することができるように与えたものである。本開示への様々な修正は当業者には容易に明らかになり、本明細書で定義した一般原理は、本開示の趣旨または範囲から逸脱することなく他の変形形態に適用され得る。したがって、本開示は、本明細書で説明した例および設計に限定されるものではなく、本明細書で開示した原理および新規の特徴に合致する最も広い範囲を与えられるべきである。
以下に、出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
クロックおよびデータ復元回路のためのリセット可能電圧制御発振器（ＶＣＯ）であって、前記リセット可能ＶＣＯが、
クロック位相を有するクロック出力を生成することと、
前記クロック位相の位相設定を示す位相制御入力を受信することと、
データストリーム中のエッジ検出の結果として前記位相制御入力に基づいて前記クロック出力の前記クロック位相を調整することと
を行うように構成された、リセット可能ＶＣＯ。
［Ｃ２］
前記位相制御入力が、前記クロック位相の前記位相設定を示す位相制御コードを備える、Ｃ１に記載のリセット可能ＶＣＯ。
［Ｃ３］
前記位相制御入力が、前記クロック位相の前記位相設定を示し、前記データストリーム中のエッジ検出を示すリセットパルスによってゲートされる、ゲートされた位相制御コードを備える、Ｃ１に記載のリセット可能ＶＣＯ。
［Ｃ４］
前記ゲートされた位相制御コードによって示される前記位相設定が位相遅延を表す、Ｃ３に記載のリセット可能ＶＣＯ。
［Ｃ５］
前記リセット可能ＶＣＯが、前記リセットパルスのリリースに応答して前記位相遅延を与えることによって前記クロック出力の前記クロック位相を調整するようにさらに構成された、Ｃ４に記載のリセット可能ＶＣＯ。
［Ｃ６］
前記データストリームのビットレートに基づくクロック周波数を有する前記制御出力を生成するようにさらに構成された、Ｃ１に記載のリセット可能ＶＣＯ。
［Ｃ７］
前記クロック出力を生成するように構成された複数の遅延段をさらに備える、Ｃ１に記載のリセット可能ＶＣＯ。
［Ｃ８］
前記複数の遅延段が発振モードとリセットモードとにおいてプログラム可能である、Ｃ７に記載のリセット可能ＶＣＯ。
［Ｃ９］
前記複数の遅延段が、
前記クロック出力を初期差動入力として受信し、初期差動出力を生成するように構成された初期遅延段と、
前記初期差動出力に基づいて最終差動入力を受信し、前記クロック出力を生成するように構成された最終遅延段と
を備える、Ｃ８に記載のリセット可能ＶＣＯ。
［Ｃ１０］
前記初期遅延段と前記最終遅延段との間に配設された少なくとも１つの中間遅延段をさらに備え、前記少なくとも１つの中間遅延段が、少なくとも１つの中間差動入力を受信し、少なくとも１つの中間差動出力を生成するように構成された、Ｃ９に記載のリセット可能ＶＣＯ。
［Ｃ１１］
発振モードにおいて、
前記初期遅延段が、前記初期差動入力の反極性を有する前記初期差動出力を生成するように構成され、
前記最終遅延段が、前記最終差動入力を受信し、前記最終差動入力の反極性を有する前記クロック出力を生成するように構成された、
Ｃ９に記載のリセット可能ＶＣＯ。
［Ｃ１２］
前記位相制御入力を受信していないとき、前記発振モードで動作するように構成された、Ｃ９に記載のリセット可能ＶＣＯ。
［Ｃ１３］
リセットモードにおいて、
前記初期遅延段が、前記初期差動出力を前記位相制御入力の第１のコードの逆極性として生成するように構成され、
前記最終遅延段が、前記クロック出力を前記位相制御入力の第２のコードの逆極性として生成するように構成された、
Ｃ９に記載のリセット可能ＶＣＯ。
［Ｃ１４］
リセットモード中に、前記複数の遅延段の各々が、
リセットパルスによってゲートされる前記位相制御入力の対応するコードを受信することと、
前記対応するコードに基づいて対応する差動出力を与えることと
を行うように構成され、
前記クロック出力は、前記リセットモードのリリース時に、前記クロック出力の初期エッジが前記位相遅延の後の前記リセットモードの前記リリースに続くような、前記差動出力のうちの１つからなる、
Ｃ７に記載のリセット可能ＶＣＯ。
［Ｃ１５］
半導体ダイに組み込まれた、Ｃ１に記載のリセット可能ＶＣＯ。
［Ｃ１６］
セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビジョン、チューナー、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、およびポータブルデジタルビデオプレーヤからなるグループから選択されるデバイス中に含まれる、Ｃ１に記載のリセット可能ＶＣＯ。
［Ｃ１７］
クロックおよびデータ復元回路のためのリセット可能電圧制御発振器（ＶＣＯ）であって、前記リセット可能ＶＣＯが、
クロック位相を有するクロック出力を生成するための手段と、
前記クロック位相の位相設定を示す位相制御入力を受信するための手段と、
データストリーム中のエッジ検出の結果として前記位相制御入力に基づいて前記クロック出力の前記クロック位相を調整するための手段と
を備える、リセット可能ＶＣＯ。
［Ｃ１８］
クロックおよびデータ復元回路においてデータストリームからクロック出力を生成するための方法であって、
クロック位相を有するクロック出力を生成することと、
前記クロック位相の位相設定を示す位相制御入力を受信することと、
データストリーム中のエッジ検出の結果として前記位相制御入力に基づいて前記クロック出力の前記クロック位相を調整することと
を備える、方法。
［Ｃ１９］
前記位相制御入力を受信することが、前記クロック位相の前記位相設定を示す位相制御コードを受信することを備える、Ｃ１８に記載の方法。
［Ｃ２０］
前記位相制御入力を生成するために、前記データストリーム中の前記エッジ検出を示すリセットパルスで予備位相制御入力をゲートすることをさらに備える、Ｃ１８に記載の方法。
［Ｃ２１］
サンプラーが前記クロック出力に基づいて前記データストリームをサンプリングするように前記クロック出力を与えることをさらに備える、Ｃ１８に記載の方法。
［Ｃ２２］
クロック位相を有するクロック出力を生成することと、
前記クロック位相の位相設定を示す位相制御入力を受信することと、
データストリーム中のエッジ検出の結果として前記位相制御入力に基づいて前記クロック出力の前記クロック位相を調整することと
をプロセッサベースリセット可能電圧制御発振器に行わせるコンピュータ実行可能命令を記憶したコンピュータ可読媒体。
［Ｃ２３］
データ経路においてデータストリームを受信し、クロック出力に基づいて前記データストリームをサンプリングするように構成されたサンプラーと、
前記データストリームを受信し、前記データストリーム中のエッジの検出時にリセットパルスを生成するように構成されたエッジ検出器と、
リセット可能電圧制御発振器（ＶＣＯ）であって、
クロック位相を有する前記クロック出力を生成することと、
前記クロック位相の位相設定を示す位相制御入力を受信することと、
前記リセットパルスの結果として前記位相制御入力に基づいて前記クロック出力の前記クロック位相を調整することと
を行うように構成されたリセット可能ＶＣＯと
を備える、クロックおよびデータ復元回路。
［Ｃ２４］
前記データストリームの位相を調整するために前記データ経路においてチューナブルディレイ回路を含まない、Ｃ２３に記載のクロックおよびデータ復元回路。
［Ｃ２５］
前記クロック出力を受信し、バッファされたクロック出力を前記サンプラーに与えるように構成されたクロックバッファをさらに備える、Ｃ２３に記載のクロックおよびデータ復元回路。
［Ｃ２６］
クロック経路が、前記リセットパルスに応答して前記位相制御入力を生成するように構成された位相シフトセットアップ回路をさらに備える、Ｃ２３に記載のクロックおよびデータ復元回路。
【国際調査報告】
2015508262.tif 000013
2015508262.tif 000014
2015508262.tif 000015