(57)【要約】半導体デバイスの製造方法およびこれにより製造する半導体であって、発光性デバイスおよび光起電性デバイスとして用い得る、異種基板（５０）の上にほとんど結晶欠陥を有しない半導体結晶を含むシードアイランドメサ、階段ヘテロ接合から成長させることを含む。【選択図】図１ａ
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【特許請求の範囲】
【請求項１】
異種半導体基板（５０）の前面（５０ａ）の上に、バッファー層（５２）とシード層（５４）とを形成する工程（１００ｂ）、
前記バッファー層（５２）と前記シード層（５４）との少なくとも１つのシードアイランドメサ（５１）を提供する加工工程（１００ｂ）、
前記少なくとも１つのシードアイランドメサ（５１）の上で絶縁性マスク層（６２、７２）を形成する工程であり、前記絶縁性マスク層（６２、７２）が前記シードアイランドメサ（５１）の上に提供される開口部（５８、５８ｂ）を有する形成工程、を含むヘテロ構造を有する半導体デバイスの製造方法であって、
前記開口部（５８、５８ｂ）から互いの上にエピタキシャル、垂直、水平方向に成長した連続的な半導体領域（８０Ｉ、８０ＩＩ、８０ＩＩＩ）を有する半導体成長層（８０）を成長させる工程を含み、高欠陥密度を有する第一領域（８０Ｉ）が、前記開口部（５８、５８ｂ）から垂直にのみ成長し、他の領域（８０ＩＩ、８０ＩＩＩ）は、低欠陥密度を有する少なくとも１つの半導体領域（８０ＩＩＩ）が前記半導体基板（５０）の前面（５０ａ）または前記絶縁性マスク層（７２）と合体するまで成長する、製造方法。
【請求項２】
前記半導体基板（５０）の上で特定の方向性（α）を有するシードアイランドメサ（５１）を提供する加工工程（１００ｂ）を含む、請求項１に記載の方法。
【請求項３】
前記絶縁性マスク層（６２、７２）を、前記シードアイランドメサ（５１）の上面（６０）および側壁（６０ａ、６０ｂ）を被膜するように形成する（１０１）、請求項１に記載の方法。
【請求項４】
前記半導体成長層（８０）を、気相中で成長させる（１０３）、請求項１または２に記載の方法。
【請求項５】
前記方向性（α）を、前記半導体基板の結晶平面および、例えば、前記半導体基板の（００１）表面の上で＜１１０＞方向から０〜±４５°の範囲を有する成長パラメータに基づいて選択する、請求項２に記載の方法。
【請求項６】
高欠陥密度を有する前記半導体成長層（８０）の第一領域（８０Ｉ）および第二領域（８０ＩＩ）をエッチングによって除去し、および低欠陥密度を有する第三領域（８０ＩＩＩ）を、半導体デバイス製造の半導体層（８１）を調製するためにエッチング後に残す、請求項１に記載の方法。
【請求項７】
前記半導体基板（５０）がコルゲーション（７０）を有し、前記半導体層（８１）が前記コルゲーション（７０）を充填する、請求項６に記載の方法。
【請求項８】
前記半導体基板（５０）の前面（５０ａ）の上に前記絶縁性マスク層（７２）を形成する工程（１０１ｂ）を含む、請求項１に記載の方法。
【請求項９】
高欠陥密度を有する第一領域（８０Ｉ）および第二領域（８０ＩＩ）をエッチングによって除去し、低欠陥密度を有する第三領域（８０ＩＩＩ）を、半導体デバイス製造用の前記絶縁性マスク層（７２）の上で半導体層（９１）を調製するためにエッチング後に残す、請求項８に記載の方法。
【請求項１０】
異種半導体基板（５０）の前面（５０ａ）の上にバッファー層（５２）とシード層（５４）とを形成する工程（１００ａ）、
前記バッファー層（５２）と前記シード層（５４）との少なくとも１つのシードアイランドメサ（５１）を提供する加工工程（１００ｂ）、
前記シードアイランドメサ（５１）の上に提供される開口部（５８、５８ｂ）を有する前記少なくとも１つのシードアイランドメサ（５１）、前記絶縁性マスク層（６２、７２）の上に前記絶縁性マスク層（６２、７２）を形成する工程（１０１）、および
前記開口部（５８、５８ｂ）から互いの上にエピタキシャル、垂直、水平方向に成長する連続的な半導体領域（８０Ｉ、８０ＩＩ、８０ＩＩＩ）を有する半導体成長層（８０）を成長させる工程、を含む方法によって製造される半導体デバイスであって、
高欠陥密度を有する第一領域（８０Ｉ）を、前記開口部（５８、５８ｂ）から垂直にのみ成長させ、他の領域（８０ＩＩ、８０ＩＩＩ）を、低欠陥密度を有する少なくとも１つの半導体領域（８０ＩＩＩ）が前記半導体基板（５０）の前面（５０ａ）または前記絶縁性マスク層（７２）と合体するまで成長させる工程を含み、高欠陥密度を有する第一領域（８０Ｉ）および第二領域（８０ＩＩ）をエッチングにより除去し、低欠陥密度を有する第三領域（８０ＩＩＩ）を、半導体デバイス製造のための半導体層（８１、９１）を調製するためにエッチング後に残す、半導体デバイス。
【請求項１１】
前記半導体層（８１）にｎ型不純物をドープし、前記半導体層（８１）がｎ側コンタクト層（２７）の上に重ねたｎ側コンタクト層（２７）およびｎ電極（８）を提供し、前記半導体基板（５０）の裏側（５０ｂ）が、後側接触部位（６）に重ねた後側接触部位（６）およびｐ側電極（２）を備えている、請求項１０に記載の半導体デバイス。
【請求項１２】
請求項１０に記載の半導体デバイスであって、
前記半導体基板（５０）がｎ型エミッタ領域（３００）および高濃度でドープした表面領域（３０５）を有し、半導体基板（５０）の後側（５０ｂ）が後側接触部位（６）の上に重ねた後側接触部位（６）およびｐ側電極（６０ａ）を備え、前記半導体層（８１）が、
ＧａＡｓサブセル（２０２）、
トンネル接合（２０４）、
ＩｎＧａＰサブセル（２０６）、
窓層（２０８）、
コンタクト層（２１０）、
ＡＲコーティング（２１１）、および
ｎコンタクト（２１２）
を順に重ねた層を備えるｐ＋−ＧａＡｓ層である。
【請求項１３】
請求項１０に記載の半導体デバイスであって、
前記基板（５０）がｎ型エミッタ領域（３００）および高濃度でドープした表面領域（３０５）を有し、前記基板（５０）が、
絶縁性マスク層（７２）およびｎコンタクト（２１４）、
ｐ＋−ＧａＡｓ層（９１）およびｐコンタクト（２１３）、
ＧａＡｓサブセル（２０２）、
トンネル接合（２０４）、
ＩｎＧａＰサブセル（２０６）、
窓層（２０８）、
コンタクト層（２１０）、
ＡＲコーティング（２１１）、および
ｎコンタクト（２１２）、
を順に重ねた層を備える、半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスおよびこれらの製造に関し、特に本発明は、ヘテロ構造を有する半導体デバイスの製造方法に関する。本発明は、当該方法を用いて製造した半導体デバイスにも関する。
【背景技術】
【０００２】
半導体デバイスは、例えば、いわゆる「ウエハーボンディング」を用いて製造することができる。ウエハーボンディングは、例えば、微小電気機械システム（ＭＥＭＳ）、ナノ電気機械システム（ＮＥＭＳ）、マイクロエレクトロニクスおよびオプトエレクトロニクスの製造に好適なウェーハレベルでのパッケージング技術である。典型的には、ウエハーボンディングは、機械的に安定かつ密閉したカプセル封入を確保する。典型的には、半導体を含む、製造したウェーハは、ＭＥＭＳ／ＮＥＭＳのために１００ｍｍ〜２００ｍｍ（４インチ〜８インチ）の直径を、そしてマイクロエレクトロニクスおよびオプトエレクトロニクスなどの半導体デバイスの製造のため最大３００ｍｍ（１２インチ）の直径を有し得る。
【０００３】
残念ながら、いくつかの用途のため、ウエハーボンディングにより製造する半導体デバイスの費用は高く、半導体デバイスの製造方法の生産高は、基板、例えば異種基板など、に結合した半導体を制限して利用できるウェーハサイズに起因して低いだろう。ウエハーボンディングは、基板の利用できる効果的なウェーハサイズ、典型的には、異種基板のレギュラーサイズよりはるかに小さい基板の利用できる効果的なウェーハサイズにも制限する。半導体材料と異種基板との間の一致は、疑問視もされ、最悪のケースにおいて、材料が結合する問題をもたらすかもしれない。半導体デバイスの操作中に２つの材料が結合するという失敗は、悲惨であり得た。
【０００４】
他の技術も、半導体デバイスを製造する応用、例えば、エピタキシャル技術および特に「選択的なエピタキシャル成長」を用いる技術などを見出した。このことは、例えば、「Ｍｕｌｔｉｐｌｅ  Ｌａｙｅｒｓ  ｏｆ  Ｓｉｌｉｃｏｎ−ｏｎ−ｌｎｓｕｌａｔｏｒ  Ｉｓｌａｎｄｓ  Ｆａｂｒｉｃａｔｉｏｎ  ｂｙ  Ｓｅｌｅｃｔｉｖｅ  Ｅｐｉｔａｘｉａｌ  Ｇｒｏｗｔｈ（選択的エピタキシャル成長による複数層のシリコン・オン・インシュレーターアイランドの製造）（非特許文献１）」に記載されている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Ｓ．Ｐａｅら、ＩＥＥＥ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥ  ＬＥＴＴＥＲＳ、第２０巻、第５号、１９９９年５月（ＩＥＥＥ）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の態様において、エピタキシャル成長に基づく半導体デバイスの製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明に係る方法を用いて製造し得る半導体デバイスの大きさは、異種基板の利用可能なウェーハサイズによってのみ決定され、典型的にはケイ素（Ｓｉ）基板のため１２インチの大きさであり得る。さらに、半導体材料と異種基板との間の適合性（ｃｏｎｆｏｒｍａｂｉｌｉｔｙ）は、エピタキシャル成長の固有特性に起因して先行技術の方法より優れている。
【０００８】
本願明細書において、用語「半導体デバイス」は、使用する準備の整った半導体レーザーなどの半導体デバイスまでおよびその半導体デバイスを包含している半導体基板などの半導体デバイス前駆体を包含する。
【０００９】
本願明細書において、用語「異種」は、成長した半導体およびその基板が異なる材料から作製されていることを意味する。
【００１０】
本発明の一実施形態によれば、半導体基板などの半導体デバイスの製造方法を提供する。当該方法は、半導体基板の前面における異種半導体基板の上に、バッファー層およびシード層を形成し、続いて、典型的には、異種半導体基板の上で特定の方向性を有する１以上のシードアイランドメサを提供する加工工程を含む。したがって、絶縁性マスク層を、少なくとも１つのシードアイランドメサの上に形成する。絶縁性マスク層は、シードアイランドメサの上に備わる開口部を有する。もしそうでない場合、開口部を絶縁性マスク層中に形成する。したがって、互いに成長する連続的な半導体領域を有する半導体成長層は、絶縁性マスク層の開口部から成長する。当該成長は、選択的にエピタキシャル、垂直、水平方向であり、高欠陥密度を有する第一領域は開口部から垂直にのみ成長し、他の領域は、低欠陥密度を有する少なくとも１つの半導体領域が半導体基板の前面と合体するまで成長する。高欠陥密度を有する半導体成長層の第一領域および第二領域はエッチングによって除去し得、低欠陥密度を有する第三領域はエッチングされず、典型的には、半導体デバイス製造用の半導体層を調製するためにエッチングから保護される。
【００１１】
このようにして、低欠陥密度である、ヘテロ構造を有する半導体、例えば半導体基板は、異種基板の上に製造することができる。
【００１２】
一般に、メサはフラットトップを有する部分の隆起部であり、険しい断崖によって全面を囲まれている。本願明細書において、用語「メサ」は、半導体がエッチング除去される半導体基板の上の領域を意味する。典型的には、メサは周囲の半導体基板より隆起し、隆起部の高さは、典型的には数ミクロンである。
【００１３】
このようにして、異種基板であって、半導体材料のシードアイランドメサが、絶縁性マスク層、典型的には、シードアイランドメサの露出表面の上に絶縁性マスクで保護されている異種基板の製造方法を提供する。開口部は、絶縁性マスク層内に形成される。半導体材料の過成長（ｏｖｅｒｇｒｏｗｔｈ）した結晶層は成長し、開口部を埋め、シードアイランドメサの上のマスクを被膜し、次いで、水平と下方向との両方に成長し、シードアイランドの周囲の異種基板の露出表面を被膜する。成長した半導体層における高欠陥密度を有する領域（群）は、典型的には、エッチングして除去し、低欠陥密度を有する領域（群）を、エッチング後に残し、または換言すれば、それらをエッチングせず、低欠陥密度を有する半導体材料のテンプレートを包含している半導体デバイスを、異種基板の上で製造する。
【００１４】
本願明細書において、用語「テンプレート」は、半導体レーザーダイオードデバイスなどの半導体デバイスを製造するために調製した半導体層を有する任意の種類の半導体前駆体を意味する。
【００１５】
本発明の別の実施形態によれば、半導体デバイスの製造方法を提供し、絶縁性マスク層を、それらの上に形成し、開口部を絶縁性マスク層内、本願発明では、メサアイランドの上部に形成する。したがって、互いの上に成長する連続的な半導体領域を有する半導体成長層は、絶縁性マスク層の開口部からエピタキシャル、垂直、水平方向に成長し、高欠陥密度を有する第一領域は、開口部から垂直に成長するだけであり、他の領域は、低欠陥密度を有する少なくとも１つの半導体領域が絶縁性マスク層７２と合体するまで成長する。
【００１６】
典型的には、当該シードアイランドメサ形成、バッファー層、シード層およびシードアイランドメサ形成までのプロセスは、本発明に係る方法の種々の実施形態と同じである。
【００１７】
本発明の別の実施形態によれば、上に開示した方法によって製造した半導体デバイスを提供する。
【００１８】
本発明の別の態様によれば、低欠陥密度を有する半導体ヘテロ構造は、上に開示した方法によって製造した異種基板の上に半導体層を含む。この基板は、間接遷移型バンドギャップを有する半導体であり得る。半導体層は、直接遷移型バンドギャップを有し得る。異種基板半導体材料の伝導と価電子帯端エネルギーとの両方は、半導体層のそれより高い。構成要素である半導体材料は、電子が直接遷移型バンドギャップを有する半導体層の面に囲まれ、正孔が間接遷移型バンドギャップを有する異種基板の面に囲まれるタイプＩＩヘテロ接合を形成する。電子および正孔は、トンネル効果に起因するヘテロ接合の界面で放射的に再結合し、両方のヘテロ接合を構成する材料のバンドギャップより低いエネルギーを有する光を放射し得る。このタイプＩＩのヘテロ接合は、構成要素である半導体のバンドギャップより低いエネルギーを有する光子を吸収するために使用することができる。間接遷移型半導体における価電子帯内の電子は、直接遷移型半導体の伝導帯に励起する。
【００１９】
本願明細書において、用語「ヘテロ接合」は、２層の間、または異種結晶性半導体の領域に生じる界面を意味する。これらの半導性物質は、非均等なバンドギャップを有する。デバイス内で複数のヘテロ接合の組み合わせは「ヘテロ構造」と称され、２つの用語を一般的にほとんど同義で使用する。本願明細書において、両方の用語を、保護範囲を低下させることなく本発明に適用する。本願明細書において、用語「ヘテロ接合」の別の定義は、金属製、絶縁性、迅速なイオン電導性および半導性の物質の結晶性および非晶性の構造を包含している、任意の２つの固体状態材料の間の界面である。
【００２０】
本発明の別の態様によれば、ケイ素サブセルおよび太陽スペクトルに整合するバンドギャップを有する半導体のサブセル群、例えば、ＧａＡｓ、ＧａＩｎＰ、ＧａＰおよびケイ素サブセル群を含む多接合太陽電池を提供する。サブセルを、電気的連続的に連結し、二つの電極は、負荷へ多接合太陽電池を連結するために用いられる。ＳｉサブセルはＳｉ基板に組み込まれる。Ｓｉサブセルを有するＳｉ基板の内部に、半導体テンプレートを本発明の方法によって成長させる。好適なバンドギャップを有する半導体で作られているサブセルはＳｉの上の半導体テンプレートの上に成長する。効率をさらに高めるために、異なるバンドギャップを有するさらなるサブセルを提供することができる。
【００２１】
本発明の別の態様によれば、ケイ素サブセルおよび太陽スペクトルに整合するバンドギャップを有する半導体のおよびサブセル群、例えばＧａＡｓ、ＧａＩｎＰ、ＧａＰおよびケイ素サブセル群を含む多接合太陽電池を提供する。Ｓｉサブセルおよび他のサブセルを、電気的に分離し、分離した電極対と共に負荷に連結している。ＳｉサブセルをＳｉ基板に組み込む。Ｓｉサブセルを有するＳｉ基板の上部で、半導体のヘテロ構造は本発明の方法によって成長する。好適なバンドギャップを有する半導体で作られているサブセルはＳｉ上の半導体ヘテロ構造の上で成長する。
【００２２】
本発明の実施形態は、添付図面を参照して、以下に詳細に記載する。
【図面の簡単な説明】
【００２３】
【図１ａ】半導体デバイスを製造するための本発明の一実施形態に係る方法を説明するために加工した半導体基板の概略断面図である。
【図１ｂ】図１ａに示す半導体基板の上部から見た図である。
【図２ａ】本発明の一実施形態に係る方法を説明するために図１ａ、図１ｂに図示する半導体基板の概略断面図である。
【図２ｂ】本発明の一実施形態に係る方法を説明するために図１ａ、図１ｂに図示する半導体基板の概略断面図である。
【図２ｃ】本発明の一実施形態に係る方法を説明するために図１ａ、図１ｂに図示する半導体基板の概略断面図である。
【図２ｄ】本発明の一実施形態に係る方法を説明するために図１ａ、図１ｂに図示する半導体基板の概略断面図である。
【図２ｅ】本発明の一実施形態に係る方法を説明するために図１ａ、図１ｂに図示する半導体基板の概略断面図である。
【図２ｆ】本発明の一実施形態に係る方法を説明するために図１ａ、図１ｂに図示する半導体基板の概略断面図である。
【図２ｇ】本発明の一実施形態に係る方法を説明するために図１ａ、図１ｂに図示する半導体基板の概略断面図である。
【図２ｈ】本発明の一実施形態に係る方法を説明するために図１ａ、図１ｂに図示する半導体基板の概略断面図である。
【図２ｉ】本発明の一実施形態に係る方法を説明するために図１ａ、図１ｂに図示する半導体基板の概略断面図である。
【図２ｊ】本発明の一実施形態に係る方法を説明するために図１ａ、図１ｂに図示する半導体基板の概略断面図である。
【図３ａ】半導体デバイスを製造する本発明の別の実施形態に係る方法を説明する半導体基板の概略断面図である。
【図３ｂ】半導体デバイスを製造する本発明の別の実施形態に係る方法を説明する半導体基板の概略断面図である。
【図３ｃ】半導体デバイスを製造する本発明の別の実施形態に係る方法を説明する半導体基板の概略断面図である。
【図３ｄ】半導体デバイスを製造する本発明の別の実施形態に係る方法を説明する半導体基板の概略断面図である。
【図３ｅ】半導体デバイスを製造する本発明の別の実施形態に係る方法を説明する半導体基板の概略断面図である。
【図３ｆ】半導体デバイスを製造する本発明の別の実施形態に係る方法を説明する半導体基板の概略断面図である。
【図４】直接（ｄｉｒｅｃｔｉｏｎ）／間接遷移型バンドギャップを有するヘテロ接合を含む、図１ａ、図１ｂに図示かつ記載した方法を用いて製造した半導体デバイスを含む、半導体レーザーダイオードを図示する概略断面図である。
【図５】ＧａｘＩｎ１−ｘＡｓｙＰ１−ｙとＳｉとの間にタイプＩＩのバンドラインアップを含む、図４の半導体ヘテロ接合のバンド図である。
【図６】タイプＩＩのバンドラインアップを有するヘテロ接合部にある、順方向バイアスの下、ｎ型ＧａｘＩｎ１−ｘＡｓｙＰ１−ｙおよびｐ型Ｓｉを含む、発光メカニズムの概略図である。
【図７】本発明の一実施形態に係る方法で製造したＧａＡｓ／Ｓｉデバイスの上に担持したＧａＩｎＰ、ＧａＡｓおよびケイ素サブセル群を含む多接合太陽電池を概略的に図示する断面図である。
【図８ａ】工程順にＳｉソーラーサブセルを形成するプロセスを説明する概略断面図である。
【図８ｂ】工程順にＳｉソーラーサブセルを形成するプロセスを説明する概略断面図である。
【図９】図１ａ、図１ｂおよび図２ａ〜図２ｊに説明する実施形態に係る方法のフローチャートである。
【図１０】図３ａ〜図３ｆに説明する実施形態に係る方法のフローチャートである。
【図１１】本発明の別の実施形態に係る方法で製造したＧａＡｓ／Ｓｉ基板の上に担持したＧａＩｎＰ、ＧａＡｓおよびケイ素サブセル群を含む多接合太陽電池を概略的に図示する断面図である。
【発明を実施するための形態】
【００２４】
本発明を添付の図面を参照して、以下に記載する。図面の全体にわたって、同一または同様の部分を同じ参照数字で主に示す。
【００２５】
図１ａは、半導体デバイスの概略断面図を示し、基板を、本発明の一実施形態に係る方法を用いて製造する。本願明細書において、それは、フローチャートにおける工程によって、本発明の一実施形態に係る方法の工程を説明する図９にも言及している。まず、例えば、Ｓｉで作られている異種基板５０を提供する（図９では図示していない）。例えば、ＧａＡｓで作られているバッファー層５２を形成し（１００ａ）、例えば、基板５０の前面５０ａの上に分子線エピタキシー法（ＭＢＥ）またはＭＯＶＰＥによって低温で成長させる。ここで、用語「ＭＯＶＰＥ」は、Ｏｒｇａｎｏｍｅｔａｌｌｉｃ  Ｖａｐｏｕｒ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ（有機金属気相エピタキシー）またはＭｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ（有機金属気相成長法）（ＭＯＣＶＤ）としても知られるＭｅｔａｌ  Ｏｒｇａｎｉｃ  Ｖａｐｏｒ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ（有機金属気相エピタキシー）（ＭＯＶＰＥ）の頭文字である。そして、例えば、バッファー層５２の上にＩｎＰで作られるシード層５４を形成する（１００ａ）、例えば、ＭＯＶＰＥで成長させる。バッファー層５２は１００ｎｍ以上の厚さを有し、シード層５４は１μｍ以上の厚さを有し得る。ＳｉとＩｎＰとの格子の大きな不一致のせいで、シード層５４は貫通転位、および積層欠陥などの欠陥を包含する高欠陥密度を有し得る。シード層５４およびバッファー層５２は、従来のフォトリソグラフィおよびエッチングによって、たった１つのメサ５１を図示している１以上のシードアイランドメサ（群）５１に加工する（１００ｂ）。その後、例えば、３００Å以上の厚さを有するＳｉＯ２の層で作られている、選択的な成長マスク層などの絶縁性マスク層６２を、例えば、ＰＥＣＶＤ（プラズマエンハンスド化学気相成長）による堆積によって形成する。絶縁性マスク層６２は、メサ５１の上表面（図２ｂを参照してより詳細に説明する）および側壁（図２ｂを参照してより詳細に説明する）を覆うように加工し、メサ（群）５１または絶縁性マスク層６２によって覆われていない基板５０の表面部分５０ａは露出している。その後、開口部５８を絶縁性マスク層６２に作製し（１０２）、シード層５４の表面部分５４ａが開口部において露出している。その後、例えば、ＩｎＰで作られている半導体成長層８０を、メサ５１の上でシード層５４の露出した表面部分５４ａから、例えば、気体のＩＩＩ族およびＶ族元素源を用いて開口部５８から成長させる（１０３）。半導体成長層８０を、まず垂直に成長させ、第一半導体領域８０Ｉを形成する。シード層５４における転移は、第一半導体領域８０Ｉに成長し、成長した半導体成長層８０の成長の外部表面に拡大する。成長した半導体成長層８０が絶縁性マスク層６２の厚さより厚くなるとき、成長は、絶縁性マスク層６２上を水平方向に拡大し、第二半導体領域８０ＩＩを形成する。第二半導体領域８０ＩＩにおける欠陥密度は、シード層５４における欠陥密度よりも小さい。とりわけ、絶縁性マスク層６２に隣接する半導体成長層８０の第三半導体領域８０ＩＩＩは、第二成長領域８０ＩＩにおけるシード層５４の表面部分５４ａに近接する第一成長領域８０Ｉよりはるかに高い結晶品質を有する。このことは、第一半導体領域（８０Ｉ）の全て、および第二領域８０ＩＩの一部に示されているが、斜線部およびラベル化した「転移」である第三領域８０ＩＩＩは、転移が第三半導体領域８０ＩＩＩに存在せず、第一および第二半導体領域８０Ｉおよび８０ＩＩにのみ存在することを説明しようとする。半導体成長層８０が水平に成長し、絶縁性マスク層６２によって覆われるメサ５１の端を越え続けるとき、半導体層８０は水平および垂直の両方に、ならびに基板５０の前面５０ａに向かって成長し、半導体成長層８０の第三半導体領域８０ＩＩＩを形成するだろう。第三半導体領域８０ＩＩＩにおける成長は、第二成長領域８０ＩＩにおける絶縁性マスク層６２に隣接する半導体成長層８０からシードされたものとして見られ、高い結晶品質を有する。加えて、第三成長領域８０ＩＩＩにおける半導体成長層８０の成長方向は、シード層５４から生じる貫通転位の反対方向である。それゆえ、第三半導体領域８０ＩＩＩにおける半導体成長層８０の成長は、極めて低欠陥密度である。半導体成長層８０の成長が続くとき、半導体成長層８０と基板５０との間のコンタクトを、メサ５１に隣接する半導体層８１内に形成し、半導体成長層８０の成長は、基板５０の上を水平に拡大するだろう。このことは、以下において、より詳細に記載かつ図示する。
【００２６】
典型的には、複数のコンタクトを複数のメサから提供するだろう。半導体成長層８０は、基板５０に直接堆積されず、むしろミスフィット転位などの転移ではないホモエピタキシャルメカニズムによって堆積され、関連した貫通転位を、半導体成長層８０における基板５０と第三半導体領域８０ＩＩＩとの間の界面５０ａで形成するだろう。
【００２７】
図１〜図６において、複数のメサ５１の１つだけを一例として図示するが、本発明は、決して１つだけのメサ５１に制限されない。
【００２８】
異種基板５０は、成長した半導体成長層８０とは異なる材料で作られる限り、上記の例に特に限定されるものではない。例えば、Ｓｉで作られている基板５０を、ＩＩＩ−Ｖ半導体の成長のために用い、主要面としてＣ面（（０００１）面）、Ｒ面（（１−１０２）面）、またはＡ面（（１１―２０）面））を有するサファイア基板、またはスピネル（ＭｇＡＩ２Ｏ４）、およびＳｉＣ（６Ｈ、４Ｈ、および３Ｃを包含している）、ＺｎＳ基板、ＧａＡｓ基板、またはＳｉ基板のような絶縁基板を、窒化物半導体の成長のために用いることができる。
【００２９】
図１ｂの左の差し込み図に示すように、半導体成長層８０の垂直成長速度と水平成長速度との間に高いアスペクト比を有するために、シード層５４およびバッファー層５２のメサ５１の配向角αを、本発明の一実施形態によれば注意深く、特に配向角αに選択しなければならない。
【００３０】
例えば、（００１）Ｓｉ基板上部でのＧａｘＩｎ１−ｘＡｓｙＰ１−ｙ（０＜ｘ＜１；０＜ｙ＜１）の成長のため、メサ５１は、結晶方向＜１１０＞から配向角αに沿って方向づけられるに違いない。一実施形態によれば、配向角αは０〜±４５°の間であり得る。典型的には、配向角αを、例えば、温度、ドーパント、圧力、など基板および成長パラメータの結晶平面に応じて選択する。本発明の一実施形態によれば、シードアイランドメサ５１の上部６０の上の絶縁性マスク層６２における開口部５８を、メサ５１と同じ方向に向けている。
【００３１】
図２ａ〜２ｇは、本発明の一実施形態に係る半導体の実質的に段階的に製造方法の原理をさらに説明するための断面図であり、少しの段階を組み合わせて示している。図２ａ〜２ｇにおいて、非常に低欠陥密度を有する半導体基板５０および格子のミスマッチした成長半導体層を含むヘテロ構造の製造方法のプロセスフローを説明する。図２ａに示すように、例えば、ＧａＡｓで作られているバッファー層５２は、例えば、低温でＭＯＰＶＥにより、（００１）Ｓｉ基板などの基板５０上で成長して形成され、または成長し続けている（１００ａ）。例えば、ＩｎＰで作られているシード層５４は、ＭＯＶＰＥによって連続的に成長しまたは成長し続けており、およそ２μｍの厚さを有し得る。例えば、ＳｉＯ２またはＳｉＮｘで作られている保護用メサマスク５６は、ＰＥＣＶＤによって堆積されまたは堆積され続けており、フォトリソグラフィによって複数のストリップにパターンされる。典型的には、保護用メサマスク５６は３００Åより大きい厚さを有し得、所望のメサ幅に対応する幅を有し得る。
【００３２】
図２ｂに図示するように、シード層５４およびバッファー層５２を、典型的にはドライエッチングによって複数、本願明細書では２つのメサ５１に加工しまたは加工し続けている。例えば、Ｓｉ３Ｎ４で作られている絶縁性マスク層６２を、基板５０および保護用メサマスク５６の上に形成しており、典型的にはＰＥＣＶＤによって堆積している。絶縁性マスク層６２は、３００Åより大きい厚さを有し得る。
【００３３】
図２ｃに図示するように、絶縁性マスク層６２を、反応性イオン・エッチング反応器の中でＳＦ６およびＣＨ４によってエッチングしまたはエッチングし続けている。化学薬品のＣＨＦ３も、反応性イオン・エッチング反応器の中で、絶縁性マスク層６２をエッチングするために用い得る。絶縁性マスク層６２を、メサ５１および基板５０の上面６０から完全にエッチング除去し、それにより、メサ５１の側壁６０ａ、６０ｂの上の絶縁性マスク層６２を、例えば、エッチングの間に形成されるポリマーによって保護し、エッチングの後には傷がない。したがって、メサ５１の上面６０および基板５０の前面５０ａを露出し得る。基板５０の全面５０ａは、絶縁性マスク層６２のフォトレジスのリフローを用いたフォトリソグラフィおよび化学エッチングまたはドライエッチングなどのプロセスで露出し得る。
【００３４】
図２ｄに図示するように、複数の開口部５８を、フォトリソグラフィによって形成しまたは形成し続けており（１０２）、絶縁性マスク層６２においてエッチングする。図２ｅに図示するように、例えば、ＩｎＰで作られている半導体成長層８０のエピタキシャル成長を、ハイドライド気相成長法（ＨＶＰＥ）において実施する（１０３）。例えば、Ｓｉで作られている基板５０の前面５０ａは、基板５０がＨＶＰＥ成長チャンバーに用いられる前に適切に変化する。Ｈ２ＳＯ４：Ｈ２：Ｏ２およびＮＨ４ＯＨ：Ｈ２Ｏ２の溶液は、有機不純物および粒子を除去するために用いられる。湿式化学実験施設内洗浄プロセスに従って、Ｓｉで作られている基板５０を、酸化物を除去するために１０秒間１ＨＦ：１０Ｈ２Ｏの溶液に浸す。一例として、ＨＶＰＥ成長チャンバーにおける成長温度は６２０℃であり、圧力は２０ｍＢａｒである。十分な成長時間（当業者に明らかである）で、隣接するメサ５１から選択的成長は結果的に幅広い第三半導体領域８０ＩＩＩとなり、それと融合して基板５０の前面５０ａの上の連続的な成長半導体層８１を形成する。
【００３５】
図２ｆに図示するように、半導体成長層８０の垂直および水平の成長部分を、例えば、化学機械エッチングによってエッチング除去する。エッチングプロセスは、成長層の上面６０で停止する。成長した半導体層８１の表面８１ａ（半導体成長層８０の第三半導体領域８０ＩＩＩの垂直成長であり）は、さらに当業者にそれ自体公知である研磨法を用いて、エピレディー（ｅｐｉ−ｒｅａｄｙ）表面に磨き、その研磨法は、研磨剤からの低い金属不純物および２〜３Åの表面粗さを提供する。本願明細書において、エピレディーは、エピレディー表面の上の炭素および未変性の酸化被膜がＭＯＶＰＥ反応器におけるｉｎ  ｓｉｔｕ洗浄により除去され得ることを意味する。
【００３６】
図２ｇに示されるように、本発明の一実施形態によれば、シード層５４およびバッファー層５２および絶縁性マスク層６２のメサ５１は、成長した半導体層８１をフォトレジストで保護した後、化学エッチングによってエッチング除去されまたはされ続けている。成長半導体層８１は、極めて低欠陥密度を有し、階段ヘテロ接合１０５は、基板５０の半導体層８１と前面５０ａとの間に形成する。このヘテロ接合１０５は、活性な構造、例えば、レーザーダイオードまたは発光性ダイオードにおける発光領域およびフォトダイオード、太陽電池、またはフォトディテクターなどの感光性半導体デバイス内の構成半導体より低いエネルギーを有する光子の吸収領域としての半導体デバイス内に用いられ得る。このヘテロ接合１０５は、成長した半導体層８１が光吸収のために配置され、異種基板５０を電子衝撃イオン化のために用いるアバランシェフォトダイオードを形成するために用いられる。成長半導体層８１を、例えば、ケイ素基板５０の上でＩＩＩ−Ｖ半導体で作られているレーザーダイオード、フォトダイオード、高速電界効果トランジスタ（ＦＥＴ）の半導体デバイス構造を製造するための基板としても用い得る。他の例は、エレクトロニクス用のケイ素の上にワイドバンドギャップＧａＮ材料を有する高出力電子デバイスである。
【００３７】
図２ｈ〜２ｊは、コルゲーションの異種基板表面（ｃｏｒｒｕｇａｔｅｄ  ｄｉｓｓｉｍｉｌａｒ  ｓｕｂｓｔｒａｔｅ  ｓｕｒｆａｃｅ）５０の上で、本発明の一実施形態に係る半導体の製造方法の利用を説明するための断面図である。図２ｈに図示するように、複数のコルゲーション（ｃｏｒｒｕｇａｔｉｏｎ）７０を、成長した半導体層８１が組み立てられる前に異種基板５０の前面５０ａの上に製造する。コルゲーション７０は、任意の種類の形状、寸法、および奥行を有し得る。コルゲーション７０は、異種基板の前面５０ａの上の任意の種類の様式において繰り返され得る。図２ｉは、コルゲーション面を提供するコルゲーション７０を有する異種基板のラインＡ−Ａ’に沿っている断面を図示する。図２ｅ〜図２ｇに図示する半導体層８１を製造するための方法の段階を、異種基板５０のコルゲーション面の上においても行い得る。その後、成長半導体層８１は、図２ｊに図示するように、異種基板５０の上のコルゲーション７０を満たす。
【００３８】
図３ａ〜３ｆは、本発明の別の実施形態に係る半導体デバイスの代替の製造方法を説明するための断面図である。本願明細書において、そのことは、その製造方法の工程を図示するフローチャートである図１０にも言及する。異種基板５０、絶縁性マスク層７２および低欠陥密度を有する成長半導体層９１を含むヘテロ構造を製造するためのプロセスフローを、図示している。
【００３９】
図３ａに示すように、例えば、ＧａＡｓで作られているバッファー層５２は、低温でＭＯＰＶＥによって（００１）Ｓｉ基板などの基板５０の上に成長する（１００ａ）。例えば、ＩｎＰで作られているシード層５４は、ＭＯＶＰＥによって連続的に成長し、およそ２μｍの厚さを有し得る。例えば、ＳｉＯ２で作られている保護用メサマスク５６を、ＰＥＣＶＤによって堆積し（１０１）、フォトリソグラフィによって、ストリップ（２つを図示する）に、パターン化している。メサマスク５６は、３００Å超の厚さを有し得る。
【００４０】
図３ｂに示すように、バッファー層５２およびシード層５４を、メサ５１にフォトリソグラフィおよびエッチングプロセス、例えば、反応性イオン・エッチングによって加工した後（１００ｂ）、絶縁性マスク層、またはアイソレーター７２、例えば、Ｓｉ３Ｎ４を、ＰＥＣＶＤによって全基板５０の上に堆積する（１０１ｂ）。図３ｃに示すように、開口部５８ｂを、シード層５４の表面領域５４ａを露出するためにバッファー層５２およびシード層５４の上部で絶縁性マスク層７２内に形成する（１０２）。
【００４１】
図３ｄに示すように、例えば、ＩｎＰで作られている半導体層９０は、ハイドライド気相成長法（ＨＶＰＥ）によって成長する（１０３）。十分な成長時間の後、隣接するメサ５１から選択的な成長を、均一な成長半導体層９０を形成するために結合させる。
【００４２】
図３ｅに示すように、半導体層９０の垂直および水平の成長部分を、例えば、化学機械エッチングによってエッチングする。当該エッチングは、絶縁性マスク層７２の表面７２ａで停止した。成長した半導体層９１の表面９１ａを、エピレディーであるように磨く。
【００４３】
図３ｆに示すように、シード層５４およびバッファー層５２のメサ５１および絶縁性マスク層７２の側壁７０ａ、７０ｂを、成長した半導体層９１をフォトレジストによって保護し、およびフォトリソグラフィによって加工しまたは保護して加工し続ける後にエッチング除去する。極めて低欠陥密度を有する異種基板５０、絶縁性マスク層７２および成長半導体層９１を含むヘテロ構造を製造する。
【００４４】
上の記載から明らかなように、本発明の方法によって成長した成長半導体層９１は極めて欠陥が少なく、その上に所定の半導体デバイスを支持するための基板などの半導体デバイスとして効果的に用いられ、「絶縁体構造上の半導体」を提供する。例えば、「絶縁体構造上の半導体」は、先行技術の構造と比較して、高速電子デバイスより優れた構造を提供する低寄生容量の利点を有する。
【００４５】
本発明の半導体構造の上に担持する所定の半導体デバイスは、それが所定のデバイス機能、典型的にはヘテロ接合を有し、およびレーザーダイオードデバイス構造、多接合太陽電池デバイスなどを包含する限りは特に限定されない。しかしながら、これらのデバイスは、述べられるこれらの例のいずれにも限定されない。
【００４６】
図４は、本発明において製造する半導体デバイスの上に形成するレーザーダイオード（ＬＤ）デバイスを示す概略断面図である。図４に図示するように、半導体基板５０は、室温で低下するドープされたｐ型Ｓｉで作られている。成長半導体層８１を、硫黄をドープしたまたはドープしていないＧａｘＩｎｌ−ｘＡｓｙＰ１−ｙ（０＜ｘ＜１；０＜ｙ＜１）から構成し、本発明の一実施形態に係る方法によって製造する。ＧａｘＩｎ１−ｘＡｓｙＰ１−ｙ半導体層８１は＜２μｍの厚さを有する。ドープしていないＧａｘＩｎ１−ｘＡｓｙＰ１−ｙ層８１を、さらに拡散またはｎ型不純物の打ち込み、例えばＳによって、ドーパント濃度を室温で低下させるためにドープする。ｎ側コンタクト層２７、好ましくはｎ型不純物、例えば、Ｓでドープしたｎ型ＩｎＰで作られているｎ側コンタクト層２７を、半導体層８１の上に形成する。ｎ電極８を、ｎ側コンタクト層２７の全表面の上に形成する。基板５０を、１００μｍまで薄くする。基板５０の後側５０ｂを、ＢまたはＧａなどのｐ型ドーパントで浅く打ち込み、アニーリングおよびドーパント活性化の上に高濃度でドープした後側接触部位６を形成する。ｐ側電極２を、後側接触部位６の上に形成する。レーザーダイオードの小平面を、デバイスの端から開裂しおよび発光して形成する。図４に図示するように、前面５０ａの上の階段ヘテロ接合１０５を、基板５０と成長半導体層８１との間に形成する。
【００４７】
図５に示すように、ヘテロ接合１０５は、基板５０がＳｉで作られている場合、タイプＩＩのジグザグ状のバンドラインアップを有し得、成長半導体層８１は、ＧａｘＩｎｌ−ｘＡｓｙＰ１−ｙ（合金の組成物比ｘおよびｙが成長した半導体層８１の電子親和力をＳｉの電子親和力で４．０１ｅＶより高く上げるように選択する）で作られている。この組み合わせの材料は、両方とも、ＧａｘＩｎ１−ｘＡｓｙＰ１−ｙに対して上方にシフトしたＳｉの伝導バンドおよび価電子バンド端を作り、そしてヘテロ接合１０５の界面での残りのギャップを「Ｅｒ」とラベル化する。図６に図示するように、ｎ型ＧａｘＩｎ１−ｘＡｓｙＰ１−ｙ半導体層８１およびｐ型Ｓｉ基板５０の両方を、低下するようにドープする。順方向バイアスＶａｐｐの下で、上記バンドは、ヘテロ接合１０５の界面で曲がる。２種類の担体閉じ込めウェルは、界面の２面の上で発展する。ウェル形態と関連して、自由電子および正孔は、ウェルに蓄積する。本発明で得られるＧａｘＩｎ１−ｘＡｓｙＰ１−ｙ／Ｓｉヘテロ接合の界面は、十分険しい。界面にわたるトンネル効果のせいで、自由電子および正孔の波動関数は強く重なるだろう。Ｓｉは、間接遷移型バンドギャップ半導体であるが、空間的に分離したウェルに蓄積した高濃度の電子正孔対は、効率的な放射再結合を有し得る。
【００４８】
図７は、本発明の一実施形態に係る半導体基板の上に形成したＳｉサブセル１８０、ＧａＡｓサブセル２０２、およびＩｎＧａＰサブセル２０６を包含している多接合太陽電池デバイスの断面を概略的に図示する。図２ｂに図示するように、ＭＯＶＰＥにおけるバッファー層５２およびシード層５４の成長の前に、Ｓｉ基板５０を、図８ａおよび図８ｂに図示するＳｉサブセルに加工する。図８ａに図示するように、前面３００ａに、ＰまたはＡｓなどのｎ型ドーパントを光線３１０によって打ち込む。ｎ型エミッタ領域３００を、高温でのアニーリングおよびドーパントの活性化によって形成する。他の方法は、打ち込みおよびアニーリングの代わりに拡散を包含し得る。エミッタ領域３００の奥行は浅く、１μｍ以下である。Ｓｉ基板の前面３００ａを、アニーリングおよびドーパント活性化を用いた打ち込みまたは拡散によって、より高容量のｎ型ドーパント光線３２０でさらにドーピングし、高濃度でドープした表面領域３０５を形成し、図８ｂに図示する電気コンタクトを促進する。高濃度でドープした表面領域３０５の厚さは、薄く、１００ｎｍ以下である。したがって、ケイ素ｐ−ｎソーラーサブセル１８０が形成される。ｐ＋−ＧａＡｓ半導体層８１は、ｐ−ｎソーラーサブセル１８０を有するｐ型Ｓｉで作られている基板５０の上に、図１ａ、図１ｂおよび図２ａ〜図２ｇを参照して記載する本発明の方法によって成長する。本発明の一実施形態に係る方法によってｐ＋−ＧａＡｓ半導体層８１の成長の後、ＧａＡｓサブセル２０２およびＩｎＧａＰサブセル２０６は、従来の三重接合太陽電池にちょうど製造するようにｐ＋−ＧａＡｓ半導体層８１の上に製造し得る。ＧａＡｓサブセルおよびＩｎＧａＰサブセルを、高濃度でドープしたｎ＋およびｐ＋−ＩｎＧａＰで作るトンネル接合２０４によって接続する。ＩｎＧａＰサブセルの上にｎ＋−ＩｎＡＩＰで作る窓層２０８およびｎ＋−ＧａＡｓで作るコンタクト層２１０を成長させる。ｎ＋−ＧａＡｓコンタクト層２１０を、開口部（灰色部分）を有するように加工し、ＡＲコーティング２１１を堆積させる。ｎ＋−ＧａＡｓコンタクト層２１０の上部に、ｎコンタクト２１２を形成する。Ｓｉ基板５０を１００μｍに薄くした後、ｐ型Ｓｉ基板５０の後側５０ｂは、ＢまたはＧａなどのｐ型ドーパントを浅く打ち込み、アニーリングおよびドーパント活性化の上に高濃度でドープした後側接触領域６を形成する。Ｐ側電極６ａを、後側接触部位６の上部に形成する。
【００４９】
図１１は、半導体デバイス５０の上に形成するＳｉサブセル１８０、ＧａＡｓサブセル２０２、およびＩｎＧａＰサブセル２０６を包含している本発明の一実施形態に係る多接合太陽電池デバイスの断面を概略的に示し、本願明細書で、本発明の第二実施形態の基板を、図３ａ〜図３ｆを参照して説明しかつ記載している。図２ｂに図示するようにＭＯＶＰＥにおけるバッファー層５２およびシード層５４の成長の前に、Ｓｉ基板５０を、図８ａおよび８ｂに図示するようなＳｉサブセルに加工する。図８ａに図示するように、前面３００ａは、ＰまたはＡｓなどのｎ型ドーパントを光線３１０によって打ち込まれる。ｎ型エミッタ領域３００を、高温でアニーリングおよびドーパント活性化によって形成する。他の方法は、打ち込みおよびアニーリングの代わりに拡散を包含してよい。ｎ型エミッタ領域３００の奥行は、浅く、１μｍ以下である。Ｓｉ基板の前面３００ａは、アニーリングかつドーパント活性化のよる打ち込みまたは拡散による打ち込みにより高容量ｎ型ドーパント光線３２０でさらにドーピングされ、図８ｂに図示するような高濃度でドープした表面領域３０５を形成して、電気コンタクトを促進する。高濃度でドープした表面領域３０５の厚さは薄く、１００ｎｍ以下である。このようにして、ケイ素ｐ−ｎソーラーサブセル１８０を、絶縁層、または絶縁体７２を備えるものの上に形成する。ｐ＋−ＧａＡｓ半導体層９１は、ｐ−ｎソーラーサブセル１８０を伴うｐ型Ｓｉで作られている基板５０の上部に、図１ａ、図１ｂおよび図２ａ〜図２ｇを参照して記載する本発明の方法によって成長する。本発明の一実施形態に係る方法に係るｐ＋−ＧａＡｓ半導体層９１の成長の後、ＧａＡｓサブセル２０２およびＩｎＧａＰサブセル２０６を、従来の三重接合太陽電池内でちょうど形成するように、ｐ＋−ＧａＡｓ半導体層９１の上に形成しうる。ＧａＡｓサブセルおよびＩｎＧａＰサブセル２０４を、高濃度でドープしたｎ＋およびｐ＋−ＩｎＧａＰで作るトンネル接合によって結合する。ＩｎＧａＰサブセル２０４の上部に、ｎ＋−ＩｎＡＩＰで作る窓層２０８およびｎ＋−ＧａＡｓで作るコンタクト層２１０を成長させる。ｎ＋−ＧａＡｓコンタクト層２１０を、開口部２１１を有するように加工し、ここでＡＲコーティングを堆積する。ｎ＋−ＧａＡｓコンタクト層２１０の上部に、ｎコンタクトＩＩＩＶ２１２を形成する。エピタキシャル層のスタッキングを通って、ｐ＋−ＧａＡｓ半導体層９１の表面に開口部を形成し、高濃度でドープした表面領域ｎ＋−Ｓｉ３０５をそれぞれ露出させる。ＰコンタクトＩＩＩＶ２１３を、ｐ＋−ＧａＡｓ半導体９１の上部に形成し、ｎコンタクトＳｉ２１４を、表面領域ｎ＋−Ｓｉ３０５の上部に形成する。Ｓｉ基板５０を１００μｍに薄くした後、ｐ型Ｓｉ基板５０の後側２１５に、ＢまたはＧａなどのｐ型ドーパントを用いて浅く打ち込み、アニーリングおよびドーパント活性化の上に高濃度でドープした後側接触部位６を形成する。Ｐ側電極ｐコンタクトＳｉ２１６を、後側接触部位６上部に形成する。ｎ／ｐコンタクトＳｉ２１４、２１６およびｎ／ｐコンタクトＩＩＩＶ２１２、２１３は、分離して充填するように結合する。ケイ素ボトムセルとい��ゆる「化合物半導体」のサブセルの間を電流マッチングすることは必要でない。ケイ素サブセルの高い短絡電流は、全変換効率により効率的に寄与する。
【００５０】
本願明細書の上述の記載は、当業者が、それらの最良の形態であるように現在考えられるものとし、使用することができる一方で、当業者は、変動、組み合わせ、および具体的な実施態様、方法および本願の実施例の等価のものの範囲を理解し、評価するだろう。本発明は、それゆえ、上記の実施形態、方法、および実施例に限定されず、以下の特許請求の範囲にのみ限定される。
【００５１】
本発明の方法は、ケイ素基板の上に化合物半導体発光性デバイスおよび光起電性のデバイスを製造するために用いられ得る。
【図１ａ】
2015521365.tif 000003
【図１ｂ】
2015521365.tif 000004
【図２ａ】
2015521365.tif 000005
【図２ｂ】
2015521365.tif 000006
【図２ｃ】
2015521365.tif 000007
【図２ｄ】
2015521365.tif 000008
【図２ｅ】
2015521365.tif 000009
【図２ｆ】
2015521365.tif 000010
【図２ｇ】
2015521365.tif 000011
【図２ｈ】
2015521365.tif 000012
【図２ｉ】
2015521365.tif 000013
【図２ｊ】
2015521365.tif 000014
【図３ａ】
2015521365.tif 000015
【図３ｂ】
2015521365.tif 000016
【図３ｃ】
2015521365.tif 000017
【図３ｄ】
2015521365.tif 000018
【図３ｅ】
2015521365.tif 000019
【図３ｆ】
2015521365.tif 000020
【図４】
2015521365.tif 000021
【図５】
2015521365.tif 000022
【図６】
2015521365.tif 000023
【図７】
2015521365.tif 000024
【図８ａ】
2015521365.tif 000025
【図８ｂ】
2015521365.tif 000026
【図９】
2015521365.tif 000027
【図１０】
2015521365.tif 000028
【図１１】
2015521365.tif 000029
【手続補正書】
【提出日】平成26年12月4日(2014.12.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
異種半導体基板（５０）の前面（５０ａ）の上に、バッファー層（５２）とシード層（５４）とを形成する工程（１００ｂ）、
前記バッファー層（５２）と前記シード層（５４）との少なくとも１つのシードアイランドメサ（５１）を提供する加工工程（１００ｂ）、
前記少なくとも１つのシードアイランドメサ（５１）の上で絶縁性マスク層（６２、７２）を形成する工程であり、前記絶縁性マスク層（６２、７２）が前記シードアイランドメサ（５１）の最上部に提供される開口部（５８、５８ｂ）を有する形成工程、を含むヘテロ構造を有する半導体デバイスの製造方法であって、
前記開口部（５８、５８ｂ）から互いの上にエピタキシャル、垂直、水平方向に成長した連続的な半導体領域（８０Ｉ、８０ＩＩ、８０ＩＩＩ）を有する半導体成長層（８０）を成長させる工程を含み、高欠陥密度を有する第一領域（８０Ｉ）が、前記開口部（５８、５８ｂ）から垂直にのみ成長し、他の領域（８０ＩＩ、８０ＩＩＩ）は、低欠陥密度を有する少なくとも１つの半導体領域（８０ＩＩＩ）が前記半導体基板（５０）の前面（５０ａ）または前記絶縁性マスク層（７２）と合体するまで成長する、製造方法。
【請求項２】
前記半導体基板（５０）の上で特定の方向性（α）を有するシードアイランドメサ（５１）を提供する加工工程（１００ｂ）を含む、請求項１に記載の方法。
【請求項３】
前記絶縁性マスク層（６２、７２）を、前記シードアイランドメサ（５１）の上面（６０）および側壁（６０ａ、６０ｂ）を被膜するように形成する（１０１）、請求項１に記載の方法。
【請求項４】
前記半導体成長層（８０）を、気相中で成長させる（１０３）、請求項１または２に記載の方法。
【請求項５】
前記方向性（α）を、前記半導体基板の結晶平面および、例えば、前記半導体基板の（００１）表面の上で＜１１０＞方向から０〜±４５°の範囲を有する成長パラメータに基づいて選択する、請求項２に記載の方法。
【請求項６】
高欠陥密度を有する前記半導体成長層（８０）の第一領域（８０Ｉ）および第二領域（８０ＩＩ）をエッチングによって除去し、および低欠陥密度を有する第三領域（８０ＩＩＩ）を、半導体デバイス製造の半導体層（８１）を調製するためにエッチング後に残す、請求項１に記載の方法。
【請求項７】
前記半導体基板（５０）がコルゲーション（７０）を有し、前記半導体層（８１）が前記コルゲーション（７０）を充填する、請求項６に記載の方法。
【請求項８】
前記半導体基板（５０）の前面（５０ａ）の上に前記絶縁性マスク層（７２）を形成する工程（１０１ｂ）を含む、請求項１に記載の方法。
【請求項９】
高欠陥密度を有する第一領域（８０Ｉ）および第二領域（８０ＩＩ）をエッチングによって除去し、低欠陥密度を有する第三領域（８０ＩＩＩ）を、半導体デバイス製造用の前記絶縁性マスク層（７２）の上で半導体層（９１）を調製するためにエッチング後に残す、請求項８に記載の方法。
【請求項１０】
異種半導体基板（５０）の前面（５０ａ）の上にバッファー層（５２）とシード層（５４）とを形成する工程（１００ａ）、
前記バッファー層（５２）と前記シード層（５４）との少なくとも１つのシードアイランドメサ（５１）を提供する加工工程（１００ｂ）、
前記シードアイランドメサ（５１）の最上部に提供される開口部（５８、５８ｂ）を有する前記少なくとも１つのシードアイランドメサ（５１）、前記絶縁性マスク層（６２、７２）の上に前記絶縁性マスク層（６２、７２）を形成する工程（１０１）、および
前記開口部（５８、５８ｂ）から互いの上にエピタキシャル、垂直、水平方向に成長する連続的な半導体領域（８０Ｉ、８０ＩＩ、８０ＩＩＩ）を有する半導体成長層（８０）を成長させる工程、を含む方法によって製造される半導体デバイスであって、
高欠陥密度を有する第一領域（８０Ｉ）を、前記開口部（５８、５８ｂ）から垂直にのみ成長させ、他の領域（８０ＩＩ、８０ＩＩＩ）を、低欠陥密度を有する少なくとも１つの半導体領域（８０ＩＩＩ）が前記半導体基板（５０）の前面（５０ａ）または前記絶縁性マスク層（７２）と合体するまで成長させる工程を含み、高欠陥密度を有する第一領域（８０Ｉ）および第二領域（８０ＩＩ）をエッチングにより除去し、低欠陥密度を有する第三領域（８０ＩＩＩ）を、半導体デバイス製造のための半導体層（８１、９１）を調製するためにエッチング後に残す、半導体デバイス。
【請求項１１】
前記半導体層（８１）にｎ型不純物をドープし、前記半導体層（８１）がｎ側コンタクト層（２７）の上に重ねたｎ側コンタクト層（２７）およびｎ電極（８）を提供し、前記半導体基板（５０）の裏側（５０ｂ）が、後側接触部位（６）に重ねた後側接触部位（６）およびｐ側電極（２）を備えている、請求項１０に記載の半導体デバイス。
【請求項１２】
請求項１０に記載の半導体デバイスであって、
前記半導体基板（５０）がｎ型エミッタ領域（３００）および高濃度でドープした表面領域（３０５）を有し、半導体基板（５０）の後側（５０ｂ）が後側接触部位（６）の上に重ねた後側接触部位（６）およびｐ側電極（６０ａ）を備え、前記半導体層（８１）が、
ＧａＡｓサブセル（２０２）、
トンネル接合（２０４）、
ＩｎＧａＰサブセル（２０６）、
窓層（２０８）、
コンタクト層（２１０）、
ＡＲコーティング（２１１）、および
ｎコンタクト（２１２）
を順に重ねた層を備えるｐ＋−ＧａＡｓ層である。
【請求項１３】
請求項１０に記載の半導体デバイスであって、
前記基板（５０）がｎ型エミッタ領域（３００）および高濃度でドープした表面領域（３０５）を有し、前記基板（５０）が、
絶縁性マスク層（７２）およびｎコンタクト（２１４）、
ｐ＋−ＧａＡｓ層（９１）およびｐコンタクト（２１３）、
ＧａＡｓサブセル（２０２）、
トンネル接合（２０４）、
ＩｎＧａＰサブセル（２０６）、
窓層（２０８）、
コンタクト層（２１０）、
ＡＲコーティング（２１１）、および
ｎコンタクト（２１２）、
を順に重ねた層を備える、半導体デバイス。
【国際調査報告】
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2015521365.tif 000031
2015521365.tif 000032
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