(57)【要約】【課題】絶縁層上にシリコン含有層を含む基板上にハードマスク層を形成することにより形成されるＦｉｎＦＥＴ構造物を提供すること。【解決手段】ハードマスク層は、シリコン含有層上に第１、第２および第３の層を含む。フィンの配列は、ハードマスク層およびシリコン含有層から形成される。ゲートは、フィンの配列の各々の長さの、部分は覆うが全体は覆わずに形成される。その部分は、配列内のフィンの各々を覆う。ゲートは、ゲートの両方の側部上に、ソース／ドレイン領域を画定する。スペーサは、ゲートの各側部上に形成され、スペーサを形成するステップが、ソース／ドレイン領域内のフィンの部分から第３の層を除去するために実施される。ハードマスク層の第２の層は、ソース／ドレイン領域内のフィンの部分から除去され、ソース／ドレイン領域内のフィンがマージされる。【選択図】図７
2015536581.tif 000002
【特許請求の範囲】
【請求項１】
ＦｉｎＦＥＴ構造物を形成する方法であって、
基板上にハードマスク層を形成するステップであって、前記基板が絶縁層上にシリコン含有層を備え、前記ハードマスク層が第１、第２および第３の層を備え、前記第１の層が前記シリコン含有層上に形成され、前記第２の層が前記第１の層上に形成され、前記第３の層が前記第２の層上に形成される、前記ハードマスク層を形成する前記ステップと、
前記ハードマスク層および前記シリコン含有層からフィンの配列を形成するステップと、
フィンの前記配列の各々の長さの、部分を覆うが全体は覆わないゲートを形成するステップであって、前記部分が前記配列内の前記フィンの各々を覆い、前記ゲートが前記ゲートの両方の側部上にソース／ドレイン領域を画定する、前記ゲートを形成する前記ステップと、
前記ゲートの各側部上にスペーサを形成するステップであって、前記ソース／ドレイン領域内の前記フィンの部分から前記第３の層を除去するために実施される、前記スペーサを形成する前記ステップと、
前記ソース／ドレイン領域内の前記フィンの前記部分から前記ハードマスク層の前記第２の層を除去するステップと、
前記ソース／ドレイン領域内の前記フィンをマージして、前記ソース／ドレイン領域内にマージしたフィンを作り出すステップと
を含む方法。
【請求項２】
フィンの前記配列を形成する前記ステップが、シリコン含有反射防止被覆および光学的分散層処理を実施して、非デバイス区域内の過剰なフィンを除去し、残りのフィンを長さに切断するステップをさらに含む、請求項１に記載の方法。
【請求項３】
前記長さが５００ナノメートルと１マイクロメートルの間である、請求項２に記載の方法。
【請求項４】
前記ゲートを形成する前記ステップが、フィンの前記配列を覆う高ｋ金属ゲート層を形成するステップと、前記高ｋ金属ゲート層を覆うゲート材料を形成するステップと、前記ソース／ドレイン領域内の前記フィンの前記部分から前記高ｋ金属ゲート層および前記ゲート材料を除去するステップとをさらに含む、請求項１に記載の方法。
【請求項５】
前記ゲート材料がポリシリコンを含む、請求項４に記載の方法。
【請求項６】
前記高ｋ金属ゲート層が、ＨｆＯ２、Ａｌ２Ｏ３、またはＬａ２Ｏ３のうちの１つまたは複数を含む高ｋ誘電体を含む、請求項５に記載の方法。
【請求項７】
前記高ｋ金属ゲート層が、ＴｉＮ、ＴａＮ、ＴａＡｌＮ、ＴｉＣのうちの１つまたは複数を含む金属層を含む、請求項６に記載の方法。
【請求項８】
前記ゲートを形成する前記ステップが、約１８ｎｍと約２２ｎｍの間の幅を有するよう前記ゲートを形成する、請求項１ないし７のいずれか一項に記載の方法。
【請求項９】
前記第２の層を除去する前記ステップが、ウェット・エッチングを実施して、前記ソース／ドレイン領域内の前記フィンの部分から前記ハードマスク層の前記第２の層を除去するステップをさらに含む、請求項１ないし８のいずれか一項に記載の方法。
【請求項１０】
前記ウェット・エッチングを実施して前記第２の層を除去する前記ステップが、前記フィンをマージする前に前洗浄も実施する、請求項９に記載の方法。
【請求項１１】
前記フィンがマージする前に約８ｎｍと約１２ｎｍの間の幅を有する、請求項１ないし１０のいずれか一項に記載の方法。
【請求項１２】
前記フィンをマージして前記マージしたフィンを作り出す前記ステップが、インサイチュ・ドープされるＳｉエピタキシャル成長プロセスを実施するステップをさらに含む、請求項１ないし１１のいずれか一項に記載の方法。
【請求項１３】
前記シリコン含有層が結晶性シリコン層を備え、
前記インサイチュ・ドープされるＳｉエピタキシャル成長プロセスを実施する前記ステップが、ｎ型ドーパントを使用し、
前記ＦｉｎＦＥＴ構造物がＮＦＥＴ構造物である、
請求項１２に記載の方法。
【請求項１４】
前記結晶性シリコン層がｐ型ドーパントでドープされる、請求項１３に記載の方法。
【請求項１５】
シリコン含有層が結晶性シリコン層を備え、
前記インサイチュ・ドープされるＳｉエピタキシャル成長プロセスを実施する前記ステップが、ｐ型ドーパントを使用し、
前記ＦｉｎＦＥＴ構造物がＰＦＥＴ構造物である、
請求項１２に記載の方法。
【請求項１６】
前記結晶性シリコン層がｎ型ドーパントでドープされる、請求項１５に記載の方法。
【請求項１７】
前記スペーサが第１のスペーサであり、前記第１のスペーサの各々の露出した側部上に第２のスペーサを形成するステップをさらに含む、請求項１ないし１６のいずれか一項に記載の方法。
【請求項１８】
前記第１のスペーサの各々の露出した側部上に前記第２のスペーサを形成する前記ステップが、前記フィンから前記ソース／ドレイン領域内の前記第１の層を除去するステップをさらに含む、請求項１７に記載の方法。
【請求項１９】
前記第２のスペーサを形成する前記ステップに続けて、少なくとも１回のアニールを実施するステップをさらに含む、請求項１７に記載の方法。
【請求項２０】
前記少なくとも１回のアニールがスパイク・アニールまたはレーザ・アニールのうちの一方または両方を含む、請求項１９に記載の方法。
【請求項２１】
前記フィンの直立部が、埋込酸化物から始まり、距離で分離される、請求項１ないし２０のいずれか一項に記載の方法。
【請求項２２】
前記第１および第３の層がシリコン窒化物を含み、前記第２の層がシリコン酸化物を含む、請求項１ないし２１のいずれか一項に記載の方法。
【請求項２３】
ＦｉｎＦＥＴ構造物であって、
絶縁層上にシリコン含有層を備える基板と、
前記シリコン含有層を備えるように形成されるフィンの配列と、
フィンの前記配列内の各フィンの長さの、部分を覆うが全体は覆わないゲートであって、前記部分が前記配列内の前記フィンの各々を覆い、前記ゲートの両方の側部上にソース／ドレイン領域を画定する、前記ゲートと、
前記ゲートの各側部上のスペーサであって、前記スペーサおよび前記ゲートが、前記配列内の前記フィン上に形成されるハードマスク層を覆い、前記ハードマスク層が前記シリコン含有層上に第１、第２および第３の層を備え、前記第１の層が前記シリコン含有層上に形成され、前記第２の層が前記第１の層上に形成され、前記第３の層が前記第２の層上に形成される、前記スペーサと、
前記ソース／ドレイン領域内のマージしたフィンであって、前記ハードマスク層の少なくとも前記第２および第３の層が、前記ソース／ドレイン領域内の前記フィンの部分を覆わない、前記マージしたフィンと
を備える、構造物。
【請求項２４】
前記マージしたフィンが、前記ゲートの長手軸に垂直に、５００ナノメートルと１マイクロメートルの間の長さを有する、請求項２３に記載の構造物。
【請求項２５】
前記ゲートが、フィンの前記配列を覆う高ｋ金属ゲート層と、前記高ｋ金属ゲート層を覆うゲート材料とをさらに備える、請求項２３に記載の構造物。
【請求項２６】
前記ゲート材料がポリシリコンを含む、請求項２５に記載の構造物。
【請求項２７】
前記高ｋ金属ゲート層が、ＨｆＯ２、Ａｌ２Ｏ３、またはＬａ２Ｏ３のうちの１つまたは複数を含む高ｋ誘電体を含む、請求項２６に記載の構造物。
【請求項２８】
前記高ｋ金属ゲート層が、ＴｉＮ、ＴａＮ、ＴａＡｌＮ、ＴｉＣのうちの１つまたは複数を含む金属層を含む、請求項２７に記載の構造物。
【請求項２９】
前記ゲートが、長手軸に垂直に、約１８ｎｍと約２２ｎｍの間の幅を有する、請求項２３ないし２８のいずれか一項に記載の構造物。
【請求項３０】
前記シリコン含有層が結晶性シリコン層を備え、
前記マージしたフィンがｎ型ドーパントでドープされ、
前記ＦｉｎＦＥＴ構造物がＮＦＥＴ構造物である、
請求項２３ないし２９のいずれか一項に記載の構造物。
【請求項３１】
シリコン含有層が、ｐ型ドーパントを含む結晶性シリコン層を備える、請求項３０に記載の構造物。
【請求項３２】
前記シリコン含有層が結晶性シリコン層を備え、
前記マージしたフィンがｐ型ドーパントでドープされ、
前記ＦｉｎＦＥＴ構造物がＰＦＥＴ構造物である、
請求項２３ないし２６のいずれか一項に記載の構造物。
【請求項３３】
前記結晶性シリコン層がｎ型ドーパントでドープされる、請求項３２に記載の構造物。
【請求項３４】
前記スペーサが第１のスペーサであり、前記第１のスペーサの各々の露出した側部上に形成される第２のスペーサをさらに備える、請求項２３ないし３３のいずれか一項に記載の構造物。
【請求項３５】
前記第１および第３の層がシリコン窒化物を含み、前記第２の層がシリコン酸化物を含む、請求項２３ないし３４のいずれか一項に記載の構造物。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的にＦｉｎＦＥＴ（フィンを有する電界効果トランジスタ、ＦＥＴ）に関し、より詳細には、ＦｉｎＦＥＴで、フィン侵食（fin erosion）を防止することおよびＥＰＩ（エピタキシャル）オーバーバーデン（overburden）を制限することに関する。
【０００２】
本開示の最後に略称のリストが提示される。このリストは、本明細書および図面に使用される略称の多くを含む。
【背景技術】
【０００３】
ＦｉｎＦＥＴのゲート上に第１の組のスペーサ（「スペーサ１」）を形成するためのＲＩＥ期間のフィン侵食は、ＳＯＩ  ＦｉｎＦＥＴにおける主要な問題の１つである。スペーサ・プルダウン（spacer pull down）期間のフィン攻撃（fin attack）は、活性なキャリア量の減少およびアクセス抵抗の増加をもたらす。すなわち、スペーサ・プルダウンとは、スペーサ材料がゲートの側部上にスペーサとして残されるような、スペーサ材料の（例えば、ＲＩＥを介した）除去である。ＲＩＥは等方性であり、そのためスペーサ・プルダウンは、一定の区域をオーバー・エッチする可能性がある。したがって、このプルダウンのためのＲＩＥは、典型的には、Ｓｉフィンも攻撃し、そのため、（フィンは、少なくともゲート領域内のゲート材料により保護されるので）Ｓ／Ｄ区域内のフィン高は、ゲート領域内のフィン高よりも低い。Ｓ／Ｄ領域内のＳｉフィンからの材料の除去は、活性なキャリア量の減少およびアクセス抵抗の増加をもたらす。ハードウェアのデータは、ソース／ドレイン領域内のフィンへのＳｉ損失を最小化することによって、Ｒｅｘｔ（外部抵抗）減少でＩｅｆｆ（有効スイッチング電流）が改善することを示唆する。
【０００４】
さらに、ＳＤ領域内のフィンの頂部上の、エピタキシャル過成長を減少させることが重要である。マージしたフィンを作り出すための、フィンの側部からのＳｉの横方向成長が、フィンの頂部からのＳｉの垂直方向成長も引き起こすとき、過剰なエピタキシャル・オーバーバーデンが起こる。過剰なエピタキシャル・オーバーバーデンは、ＰＣ（例えばゲート）からエピタキシャル過成長への周縁容量（fringing capacitance）の増加をもたらす。オーバーバーデンは、ゲート上の第２の組のスペーサ（「スペーサ２」）の形状にも影響を及ぼし、ゲートからＳ／Ｄ領域への短絡をもたらす可能性がある。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、フィン侵食を防止し、およびＥＰＩオーバーバーデンを制限するために、絶縁層上にシリコン含有層を含む基板上にハードマスク層を形成し、形成されるＦｉｎＦＥＴ構造物を提供する。
【課題を解決するための手段】
【０００６】
例示的な実施形態では、ＦｉｎＦＥＴ構造物を形成するための方法が開示される。方法は、基板上にハードマスク層を形成するステップを含む。基板は、絶縁層上にシリコン含有層を備える。ハードマスク層は、第１、第２および第３の層を備える。第１の層は、シリコン含有層上に形成され、第２の層は、第１の層上に形成され、第３の層は、第２の層上に形成される。方法は、ハードマスク層およびシリコン含有層からフィンの配列を形成するステップと、フィンの配列の各々の長さの、部分を覆うが全体は覆わないゲートを形成するステップとを含む。その部分は、配列内のフィンの各々を覆う。ゲートは、ゲートの両方の側部上に、ソース／ドレイン領域を画定する。方法は、ゲートの各側部上にスペーサを形成するステップであって、ソース／ドレイン領域内のフィンの部分から第３の層を除去するために実施される、スペーサを形成するステップと、ソース／ドレイン領域内のフィンの部分からハードマスク層の第２の層を除去するステップと、ソース／ドレイン領域内にマージしたフィンを作り出すためにソース／ドレイン領域内のフィンをマージするステップとを含む。
【０００７】
別の例示的な実施形態では、ＦｉｎＦＥＴ構造物が開示される。ＦｉｎＦＥＴ構造物は、絶縁層上にシリコン含有層を含む基板と、シリコン含有層を含むように形成されるフィンの配列とを含む。ＦｉｎＦＥＴ構造物は、フィンの配列内の各フィンの長さの、部分を覆うが全体は覆わないゲートを含む。その部分は、配列内のフィンの各々を覆う。ゲートは、ゲートの両方の側部上に、ソース／ドレイン領域を画定する。ＦｉｎＦＥＴ構造物は、ゲートの各側部上にスペーサを含み、スペーサおよびゲートは、配列内のフィン上に形成されるハードマスク層を覆う。ハードマスク層は、シリコン含有層上に第１、第２および第３の層を含む。第１の層は、シリコン含有層上に形成される。第２の層は、第１の層上に形成される。第３の層は、第２の層上に形成される。ＦｉｎＦＥＴ構造物は、ソース／ドレイン領域内にマージしたフィンを含み、少なくともハードマスク層の第２および第３の層は、ソース／ドレイン領域内のフィンの部分を覆わない。
【図面の簡単な説明】
【０００８】
【図１】例示的な実施形態による、ＦｉｎＦＥＴ構造物形成の一ステージにおける半導体材料の斜視図である。
【図２】例示的な実施形態による、ＦｉｎＦＥＴ構造物形成の一ステージにおける半導体材料の斜視図である。
【図３】例示的な実施形態による、ＦｉｎＦＥＴ構造物形成の一ステージにおける半導体材料の斜視図である。
【図４】例示的な実施形態による、ＦｉｎＦＥＴ構造物形成の一ステージにおける半導体材料の斜視図である。
【図５】例示的な実施形態による、ＦｉｎＦＥＴ構造物形成の一ステージにおける半導体材料の斜視図である。
【図６】例示的な実施形態による、ＦｉｎＦＥＴ構造物形成の一ステージにおける半導体材料の側面図である。
【図７】例示的な実施形態による、ＦｉｎＦＥＴ構造物形成の一ステージにおける半導体材料の斜視図である。
【図８】例示的な実施形態による、ＦｉｎＦＥＴ構造物形成の一ステージにおける半導体材料の側面図である。
【発明を実施するための形態】
【０００９】
本発明では、スペーサ・プルダウン期間のフィン侵食を防止し、ＥＰＩオーバーバーデンを制限する技法が提案される。これらは、例示的な実施形態では、フィンの頂部上に窒化物−酸化物−窒化物（ＮＯＮ）複合ハードマスクを形成することにより達成される。頂部ＳｉＮおよび酸化物のキャップがＰＣ／スペーサ１ＲＩＥからのフィン侵食を防止する。また、底部ＳｉＮ  ＨＭが、フィンの頂部からのエピタキシャル成長を制限し、したがって、エピタキシャル・オーバーバーデンを最小化する助けとなる。
【００１０】
図１から図４は、例示的な実施形態による、ＦｉｎＦＥＴ構造物形成の様々なステージにおける半導体材料１００の斜視図である。図１は、ＦｉｎＦＥＴ構造物形成の初期のステージを図示する。詳細には、図１は、ａ−ＳｉマンドレルおよびＭＬＤ（分子層堆積）ＳＩＴスペーサ形成の前の、ＮＯＮキャップ堆積を図示する。ＭＬＤを使用するのは、他の技法よりも良好な共形性を達成するためである。ＭＬＤの例示的な実施形態は、シリコン窒化物（ＳｉＮ）の薄い層を堆積するために、ミニバッチ炉で使用される、ジクロロシラン（ＤＣＳ）およびアンモニア（ＮＨ３）の交番処理を含む。図１では、半導体材料１００の基板１０５は、絶縁するＢＯＸ層１１０を含む。結晶形態のＳｉを含有するＳＯＩ層１２０が、ＢＯＸ層１１０上に、ＢＯＸ層１１０と接触して形成される。ＳＯＩ層１２０は、ドープされても、ドープされなくてもよい。例えば、いくつかの低閾値電圧（Ｖｔ）デバイスは、ドープされなくてよく、一方いくつかの高閾値デバイスは、ドープされてよい。ＳＯＩ層１２０の例示的な厚さは、２５ｎｍ以上である。ドーパントとしては、例えば、ＮＦＥＴ用にホウ素、または例えば、ＰＦＥＴ用にリンが挙げられる。ＮＯＮ層（例えば、「ＮＯＮキャップ」）１３０は、ＳＯＩ層１２０上に、ＳＯＩ層１２０と接触して形成される。ＮＯＮ層１３０は、多層ハードマスクである。ＮＯＮ層１３０内の層についての、例示的な層および例示的な理由は、下でより詳細に記載される。例では、ＮＯＮ層１３０は、ＳＯＩ層１２０上に、ＳＯＩ層１２０と接触して形成される第１の層（例えば、第１のＳｉＮ層）１４０、第１のＳｉＮ層１４０上に、第１のＳｉＮ層１４０と接触して形成される第２の層（例えば、酸化物層）１５０、酸化物層１５０上に、酸化物層１５０と接触して形成される第３の層（例えば、第２のＳｉＮ層）１６０を備える。例示的な実施形態では、層１４０、１５０、１６０の各々は、１０ｎｍ（ナノメートル）以下であるが、層は、より厚くてもよい。
【００１１】
図２は、ＦｉｎＦＥＴ構造物処理の、図１に図示されるステージの後のステージを図示する。詳細には、この例は、ＳＩＴスペーサ・エッチングおよびマンドレル・プル（mandrel pull）、その後に続くＦＨリソグラフィを図示する。ＦＨは、マンドレルを画定するために使用されるマスク層のことをいう。すなわち、半導体材料１００は、ａ−Ｓｉ層２３０を形成した後、それに続いて、ａ−Ｓｉのマンドレル２１０を形成するために（例えばエッチングを介した）除去して示されており、ａ−Ｓｉのマンドレル２１０のうちの２つ（２１０−１および２１０−２）が示される。ａ−Ｓｉのマンドレル２１０の形成は、本明細書では、マンドレル・プルと呼ばれる。ＳＩＴスペーサ２２０−１および２２０−２は、各マンドレル２１０上に形成される。各ＳＩＴスペーサは、およそピッチ２４０離れて形成される。形成は、スペーサ層の堆積と（ＳＩＴスペーサ２２０は、ＳｉＮで作られてよい）、それに続くＲＩＥなどのＳＩＴスペーサ・エッチングを含む。ＢＯＸ層１１０の表面１１１（図３参照）に対するＮＯＮ層１３０およびＳＯＩ層１２０のエッチングを含む、フィンを形成するのに使用されるＳＩＴスペーサ・エッチングがＳＩＴスペーサ２２０を除去してフィン３１０を形成することが可能であるように、厚さ２２１は、（ＳＩＴスペーサＲＩＥのように）規定される。例では、厚さ２２１は、約２０ｎｍである。
【００１２】
ＦＨリソグラフィは、少なくとも、マンドレル２１０および対応するＳＩＴスペーサ２２０を長さ（「Ｌ１」）に切断するように実施される。ＳＩＴスペーサ２２０は、フィンの範囲を（少なくとも部分的に）規定する（図３参照）。
【００１３】
図３は、例えばＲＩＥを介したマンドレル２１０の除去後の半導体材料１００を図示する。ＮＯＮ層１３０の除去およびＳＩＴスペーサ２２０の除去のように、ＳＯＩ層１２０内のＳｉの除去が起こるように、ＲＩＥが設計される。ＲＩＥは、ＢＯＸ層１１０上で、例えば表面１１１において停止する。したがって、ＳＩＴスペーサ２２０は、少なくとも部分的に、ＳＩＴスペーサ２２０が対応するフィン３１０の範囲およびフィンの配列３４０を画定する。すなわち、マンドレル２１０−１のＳＩＴスペーサ２２０−１は、少なくとも部分的にフィン３１０−１の範囲を画定し、マンドレル２１０−１のＳＩＴスペーサ２２０−２は、少なくとも部分的にフィン３１０−２の範囲を画定し、マンドレル２１０−２のＳＩＴスペーサ２２０−１は、少なくとも部分的にフィン３１０−３の範囲を画定し、マンドレル２１０−２のＳＩＴスペーサ２２０−２は、少なくとも部分的にフィン３１０−４の範囲を画定する。デバイス区域外の区域に生じるフィンもあってよい。したがって、Ｓｉ−ＡＲＣおよびＯＤＬ処理は、過剰なフィンを除去し、また残りのフィンを正しい長さに切断するように実施されうる。
【００１４】
この例では、フィンの配列３４０は、第１の軸（Ｙ）に沿って互いに平行であり、第２の軸（Ｘ）に沿って（例えば、中心から中心が）フィンのピッチ２４０、距離ｄだけ離れた４つのフィン３１０を有する。各フィン３１０は、幅Ｗ１および長さＬ２を有し、長さＬ２は、Ｗ１よりもはるかに大きい。Ｗ１は、８〜１２ｎｍの範囲である。Ｌ２は５００ｎｍから１μｍの範囲にある。フィン３１０の各々は、長軸および各フィンに対して平行な側部３７０を有し、フィン３１０の長手方向端部に側部３８０を有する。
【００１５】
配列３４０は、ＦｉｎＦＥＴ構造物３００の部分を形成する。フィン３１０の各々は、フィンの頂部３３０を覆うＮＯＮ層１３０を依然として有する。
【００１６】
図４は、ＰＣ／ＨＫＭＧ層４１０を形成した後、それに続けて、ゲート４２０を形成する、またＳ／Ｄ領域４４０を画定する、ゲート材料層４２５のゲート・パターン形成をした半導体材料１００を図示する。ＨＫＭＧ層４１０が形成され、次いで（例えば、ポリシリコンを含む）ゲート材料層４２５が形成される。ＨＫＭＧ層４１０は、ＨｆＯ２、Ａｌ２Ｏ３、Ｌａ２Ｏ３であってよい高ｋ誘電体を含んでよく、金属層の候補は、例として、ＴｉＮ、ＴａＮ、ＴａＡｌＮ、ＴｉＣが挙げられる。（ＨＫＭＧ層４１０およびゲート４２０をパターン形成するための）ＰＣ  ＲＩＥは、ＢＯＸ層１１０の表面１１上およびＳｉＮキャップ（すなわち、第２のＳｉＮ層１６０）上で停止して、フィンの酸化物層１５０の侵食を防止する。すなわち、第２のＳｉＮ層１６０は、ゲート４２０のパターン形成期間に、フィン侵食を防止する。ＰＣ  ＲＩＥは、例えば、側部４４５がＳ／Ｄ領域４４０に面し、側部４５０がフィンの側部に平行であるようにゲート４２０を形成することにより、ゲート４２０の範囲を画定する。ゲート４２０は、幅Ｗ２を有し、ゲート領域４６０に形成される。Ｗ２は、およそ１８〜２２ｎｍであってよい。ゲート４２０は、典型的には、軸４７５が、Ｗ２／２およびＬ２／２に（例えば、Ｙ軸に沿って）位置するように配置される。言い換えると、軸４７５がＹ軸上のゼロに位置する場合、ゲート４２０は、＋Ｙ方向および−Ｙ方向の各々にＷ２／２延び、各フィン３１０は、＋Ｙ方向および−Ｙ方向の各々にＬ２／２延びる。
【００１７】
図５および図６を参照すると、図５は、例示的な実施形態による、ＦｉｎＦＥＴ構造物形成の一ステージにおける半導体材料の斜視図であり、図６は例示的な実施形態による、ＦｉｎＦＥＴ構造物形成の一ステージにおける半導体材料の（図５に示される矢印６により表示される）側面図である。ＦｉｎＦＥＴ構造物３００は、ゲート材料層４２５の側部４４５上へのｉＲＡＤのスペーサ５１０の形成後が示される。ｉＲＡＤのスペーサ５１０（例えば、「スペーサ１」）は、スペーサ５１０が形成されるスペーサ層用に非常に共形な層および高密度なフィルムを作り出す、ｉＲＡＤプロセスを介して（例えば、ＳｉＮ）層を形成することにより形成される。スペーサ５１０は、各々が表面５３０を有しており、スペーサ・プルダウンのため、およびＳ／Ｄ領域５４０内の頂部ＳｉＮキャップ（すなわち、例では第２のＳｉＮ層である第３の層１６０）を除去するためのスペーサＲＩＥを実施し、その後ＩＳＤエピタキシャル成長することにより形成される。スペーサＲＩＥは、酸化物層１５０の上面５５０上で終了し、第２のＳｉＮ層１６０がＳ／Ｄ領域５４０で除去される。ＬＰＣＶＤなど、ｉＲＡＤ以外の技法をスペーサ５１０を作り出すために使用することができる。しかし、第２のＳｉＮ層１６０は、ゲート材料層４２５の両方の側部４４５上、およびＨＫＭＧ層４１０の下に形成されるｉＲＡＤのスペーサ５１０の下に残る。
【００１８】
ここで、図７および図８を参照すると、図７は、例示的な実施形態による、ＦｉｎＦＥＴ構造物形成の一ステージにおける半導体材料１００の斜視図であり、図８は、例示的な実施形態による、ＦｉｎＦＥＴ構造物形成の一ステージにおける半導体材料１００の側面図である。第２の層１５０は、マージしたエピタキシャル成長のためのエピタキシ前洗浄（epitaxy preclean）の期間に除去される。第２の層１５０は、例えばＨＦウェット・エッチングを使用して除去されうる酸化物層１５０であってよい。ＢＯＸ層１１０に（例えば、酸化物層１５０の厚さについてといった）何らかの影響がある可能性があるが、ＢＯＸ層１１０上の酸化物層１５０の典型的な厚さ（例えば、１０ｎｍ）の損失の影響は小さいはずである。マージしたエピタキシャル成長は、Ｓ／Ｄ領域４４０内にマージしたフィン区域６１０および元々のフィン３１０（例えば、元々のフィン３１０のＳＯＩ層１２０）を含む、マージしたフィン６２０を作り出す。マージしたエピタキシャル成長のための例示的な技法は、インサイチュ・ドープされるＳｉエピタキシャル成長プロセスである。マージしたエピタキシャル成長は、拡張ドライブイン（extension drive-in）および接合形成のためのドーパント源の目的に役立つ。使用されるドーパントは、例えばＮＦＥＴ用のリン、または例えばＰＦＥＴ用のホウ素であってよい。マージしたフィン区域６１０は、フィン３１０の側部３７０から水平に成長することにより生じる。第１のＳｉＮ層１４０は、フィン３１０の頂部３３０からのエピタキシャル成長を防止し、したがって、エピタキシャル・オーバーバーデンを最小化する助けをする。構成に応じて、フィン３１０の側部３８０上に、何らかのエピタキシャル成長がある可能性があることに留意されたい。しかし、このエピタキシャル成長は、問題があるとは予想されない（第１のＳｉＮ層１４０なしでも生じることになる）。
【００１９】
第１の（例えば、ＳｉＮ）層１４０は、除去されてもよく、除去されなくてもよいが、典型的には、この層は除去されることになる。例えば、典型的には、第２のスペーサ（「スペーサ２」）形成（例えば、堆積およびエッチング）があり、このエッチング・プロセスを、第１のＳｉＮ層１４０を除去するために使用することができる。第２のスペーサは、ＳｉＮからなってよい。Ｓ／Ｄ注入があってよい。拡張部オーバーラップのために、Ｓ／Ｄ領域４４０からチャネル領域６２１に向かってドーパントをドライブすること、またはフィン３１０のＳＯＩ層１２０の中にドーパントをドライブすること、あるいはその両方のため、Ｓ／Ｄ熱処理（例えば、スパイク・アニール）もあってよく、ドーパントの活性化のためのレーザ・アニールもあってよい。典型的には、インサイチュ・ドープされるエピタキシャル・プロセスおよびその後のＳ／Ｄ注入の両方が使用される。
【００２０】
本発明は、本発明の好ましい実施形態に関して具体的に示され、記載されてきたが、当業者であれば、本発明の精神および範囲から逸脱することなく、形状および詳細において、上記および他の変更がなされうることが理解されよう。したがって、本発明は、記載され図示された正確な形状および詳細に限定されるべきではなく、添付の特許請求の範囲に含まれることが意図される。
【００２１】
本明細書または図面あるいはその両方に見いだされうる以下の略称は、以下のように規定される。
ＡＲＣ    反射防止被覆
ａ−Ｓｉ    アモルファス・シリコン
ＢＯＸ    埋込酸化物
ＥＰＩ  または  ｅｐｉ    エピタキシャル
ＦＥＴ    電界効果トランジスタ
ＨＦ    フッ化水素酸
ＨＫＭＧ    高ｋ金属ゲート
Ｉｅｆｆ    有効スイッチング電流
ｉＲＡＤ    インサイチュ・ラジカル・アシスト堆積
ＬＰＣＶＤ    低圧化学気相堆積
ＭＬＤ    多層堆積
ＮＦＥＴ    ｎ型（例えば、負チャネル）ＦＥＴ
ＮＯＮ    窒化物酸化物窒化物
ＯＤＬ    光学的分散層
ＰＦＥＴ    ｐ型（例えば、正チャネル）ＦＥＴ
ｉＲＡＤ    インサイチュ・ラジカル・アシスト堆積
Ｒｅｘｔ    外部抵抗
ＲＩＥ    反応性イオン・エッチング
Ｓ／Ｄ    ソース／ドレイン
Ｓｉ−ＡＲＣ    シリコン含有ＡＲＣ
ＳＩＴ    側壁像転写
ＳＯＩ    シリコン・オン・インシュレータ
【図１】
2015536581.tif 000003
【図２】
2015536581.tif 000004
【図３】
2015536581.tif 000005
【図４】
2015536581.tif 000006
【図５】
2015536581.tif 000007
【図６】
2015536581.tif 000008
【図７】
2015536581.tif 000009
【図８】
2015536581.tif 000010
【手続補正書】
【提出日】平成27年6月30日(2015.6.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＦｉｎＦＥＴ構造物を形成する方法であって、
基板上にハードマスク層を形成するステップであって、前記基板が絶縁層上にシリコン含有層を備え、前記ハードマスク層が第１、第２および第３の層を備え、前記第１の層が前記シリコン含有層上に形成され、前記第２の層が前記第１の層上に形成され、前記第３の層が前記第２の層上に形成される、前記ハードマスク層を形成する前記ステップと、
前記ハードマスク層および前記シリコン含有層からフィンの配列を形成するステップと、
フィンの前記配列の各々の長さの、部分を覆うが全体は覆わないゲートを形成するステップであって、前記部分が前記配列内の前記フィンの各々を覆い、前記ゲートが前記ゲートの両方の側部上にソース／ドレイン領域を画定する、前記ゲートを形成する前記ステップと、
前記ゲートの各側部上にスペーサを形成するステップであって、前記ソース／ドレイン領域内の前記フィンの部分から前記第３の層を除去するために実施される、前記スペーサを形成する前記ステップと、
前記ソース／ドレイン領域内の前記フィンの前記部分から前記ハードマスク層の前記第２の層を除去するステップと、
前記ソース／ドレイン領域内の前記フィンをマージして、前記ソース／ドレイン領域内にマージしたフィンを作り出すステップと
を含む方法。
【請求項２】
フィンの前記配列を形成する前記ステップが、シリコン含有反射防止被覆および光学的分散層処理を実施して、非デバイス区域内の過剰なフィンを除去し、残りのフィンを長さに切断するステップをさらに含む、請求項１に記載の方法。
【請求項３】
前記長さが５００ナノメートルと１マイクロメートルの間である、請求項２に記載の方法。
【請求項４】
前記ゲートを形成する前記ステップが、フィンの前記配列を覆う高ｋ金属ゲート層を形成するステップと、前記高ｋ金属ゲート層を覆うゲート材料を形成するステップと、前記ソース／ドレイン領域内の前記フィンの前記部分から前記高ｋ金属ゲート層および前記ゲート材料を除去するステップとをさらに含む、請求項１に記載の方法。
【請求項５】
前記ゲート材料がポリシリコンを含む、請求項４に記載の方法。
【請求項６】
前記高ｋ金属ゲート層が、ＨｆＯ２、Ａｌ２Ｏ３、またはＬａ２Ｏ３のうちの１つまたは複数を含む高ｋ誘電体を含む、請求項５に記載の方法。
【請求項７】
前記高ｋ金属ゲート層が、ＴｉＮ、ＴａＮ、ＴａＡｌＮ、ＴｉＣのうちの１つまたは複数を含む金属層を含む、請求項６に記載の方法。
【請求項８】
前記ゲートを形成する前記ステップが、約１８ｎｍと約２２ｎｍの間の幅を有するよう前記ゲートを形成する、請求項１ないし７のいずれか一項に記載の方法。
【請求項９】
前記第２の層を除去する前記ステップが、ウェット・エッチングを実施して、前記ソース／ドレイン領域内の前記フィンの部分から前記ハードマスク層の前記第２の層を除去するステップをさらに含む、請求項１ないし８のいずれか一項に記載の方法。
【請求項１０】
前記ウェット・エッチングを実施して前記第２の層を除去する前記ステップが、前記フィンをマージする前に前洗浄も実施する、請求項９に記載の方法。
【請求項１１】
前記フィンがマージする前に約８ｎｍと約１２ｎｍの間の幅を有する、請求項１ないし１０のいずれか一項に記載の方法。
【請求項１２】
前記フィンをマージして前記マージしたフィンを作り出す前記ステップが、インサイチュ・ドープされるＳｉエピタキシャル成長プロセスを実施するステップをさらに含む、請求項１ないし１１のいずれか一項に記載の方法。
【請求項１３】
前記シリコン含有層が結晶性シリコン層を備え、
前記インサイチュ・ドープされるＳｉエピタキシャル成長プロセスを実施する前記ステップが、ｎ型ドーパントを使用し、
前記ＦｉｎＦＥＴ構造物がＮＦＥＴ構造物である、
請求項１２に記載の方法。
【請求項１４】
前記結晶性シリコン層がｐ型ドーパントでドープされる、請求項１３に記載の方法。
【請求項１５】
シリコン含有層が結晶性シリコン層を備え、
前記インサイチュ・ドープされるＳｉエピタキシャル成長プロセスを実施する前記ステップが、ｐ型ドーパントを使用し、
前記ＦｉｎＦＥＴ構造物がＰＦＥＴ構造物である、
請求項１２に記載の方法。
【請求項１６】
前記結晶性シリコン層がｎ型ドーパントでドープされる、請求項１５に記載の方法。
【請求項１７】
前記スペーサが第１のスペーサであり、前記第１のスペーサの各々の露出した側部上に第２のスペーサを形成するステップをさらに含む、請求項１ないし１６のいずれか一項に記載の方法。
【請求項１８】
前記第１のスペーサの各々の露出した側部上に前記第２のスペーサを形成する前記ステップが、前記フィンから前記ソース／ドレイン領域内の前記第１の層を除去するステップをさらに含む、請求項１７に記載の方法。
【請求項１９】
前記第２のスペーサを形成する前記ステップに続けて、少なくとも１回のアニールを実施するステップをさらに含む、請求項１７に記載の方法。
【請求項２０】
前記少なくとも１回のアニールがスパイク・アニールまたはレーザ・アニールのうちの一方または両方を含む、請求項１９に記載の方法。
【請求項２１】
前記フィンの直立部が、埋込酸化物から始まり、距離で分離される、請求項１ないし２０のいずれか一項に記載の方法。
【請求項２２】
前記第１および第３の層がシリコン窒化物を含み、前記第２の層がシリコン酸化物を含む、請求項１ないし２１のいずれか一項に記載の方法。
【請求項２３】
ＦｉｎＦＥＴ構造物であって、
絶縁層上にシリコン含有層を備える基板と、
前記シリコン含有層を備えるように形成されるフィンの配列と、
フィンの前記配列内の各フィンの長さの、部分を覆うが全体は覆わないゲートであって、前記部分が前記配列内の前記フィンの各々を覆い、前記ゲートの両方の側部上にソース／ドレイン領域を画定する、前記ゲートと、
前記ゲートの各側部上のスペーサであって、前記スペーサおよび前記ゲートが、前記配列内の前記フィン上に形成されるハードマスク層を覆い、前記ハードマスク層が前記シリコン含有層上に第１、第２および第３の層を備え、前記第１の層が前記シリコン含有層上に形成され、前記第２の層が前記第１の層上に形成され、前記第３の層が前記第２の層上に形成される、前記スペーサと、
前記ソース／ドレイン領域内のマージしたフィンであって、前記ハードマスク層の少なくとも前記第２および第３の層が、前記ソース／ドレイン領域内の前記フィンの部分を覆わない、前記マージしたフィンと
を備える、構造物。
【請求項２４】
前記シリコン含有層が結晶性シリコン層を備え、
前記マージしたフィンがｎ型ドーパントでドープされ、
前記ＦｉｎＦＥＴ構造物がＮＦＥＴ構造物である、
請求項２３に記載の構造物。
【請求項２５】
前記シリコン含有層が結晶性シリコン層を備え、
前記マージしたフィンがｐ型ドーパントでドープされ、
前記ＦｉｎＦＥＴ構造物がＰＦＥＴ構造物である、
請求項２３又は２４に記載の構造物。
【請求項２６】
前記スペーサが第１のスペーサであり、前記第１のスペーサの各々の露出した側部上に形成される第２のスペーサをさらに備える、請求項２３ないし２５のいずれか一項に記載の構造物。
【請求項２７】
前記第１および第３の層がシリコン窒化物を含み、前記第２の層がシリコン酸化物を含む、請求項２３ないし２６のいずれか一項に記載の構造物。
【国際調査報告】
2015536581.tif 000011
2015536581.tif 000012