(57)【要約】いかなるメモリセルもアサートされていないビット線上に出現する電流は、ＶＤＤ電位でビット線と電力供給部との間に接続されるゲート−ドレイン短絡ＰＭＯＳプルアップデバイスにバイアスをかけるように読取が行われる前のビット線事前充電時間中に使用されてもよい。このＰＭＯＳプルアップデバイスのゲートに接続される静電容量は、いったん事前充電時間が完了すると、ドレインが切断されるときに、結果として生じたゲート−ソース電圧を「格納する」ために使用されてもよい。いったん読取動作が開始すると、「格納された」結果として生じたゲート−ソース電圧を有する、ＰＭＯＳプルアップデバイスの電流、および「格納された」結果として生じたゲート−ソース電圧自体は、その読取動作中にビット線に接続されるアサートされたメモリセルの状態を感知するための基準、またはマルチ基準として、再利用される。
2015531958.tif 000002
【特許請求の範囲】
【請求項１】
フローティングゲートを有するメモリセルの充電状態を判定するための方法であって、前記方法は、
ビット線に連結された全てのメモリセルがアサート停止されるときに、前記ビット線内の第１の電流を感知するステップと、
前記第１の電流を電圧に変換するステップと、
前記電圧を格納するステップと、
前記格納された電圧に基づいて、基準電流を提供するステップと、
前記格納された電圧から、感知増幅器のための入力として使用される電圧基準を提供するステップと、
前記ビット線に接続された単一のメモリセルが、その読取動作中にアサートされるときに、前記感知増幅器を用いて、前記基準電流を前記ビット線内の第２の電流と比較するステップと、
前記第２の電流との前記基準電流の前記比較から、前記単一のメモリセルに格納されたビット値充電状態を前記感知増幅器の出力から判定するステップと
を含む、方法。
【請求項２】
前記第１の電流を感知するステップは、前記ビット線に連結された全てのメモリセルがアサート停止されるときに、第１のトランジスタのゲートおよびドレインを前記ビット線に連結するステップを含む、請求項１に記載の方法。
【請求項３】
前記第１の電流を前記電圧に変換するステップは、前記感知された第１の電流から、前記第１のトランジスタの前記ゲートおよびソースにわたって前記電圧を生成するステップを含む、請求項２に記載の方法。
【請求項４】
前記電圧を格納するステップは、第２のトランジスタのゲートおよびともに接続されたソース−ドレインにわたって前記電圧を連結するステップを含み、前記電圧は、前記第２のトランジスタのゲートとソース−ドレインとの間に形成された静電容量の間に格納される、請求項３に記載の方法。
【請求項５】
前記電圧を格納するステップは、コンデンサにわたって前記電圧を連結するステップを含む、請求項３に記載の方法。
【請求項６】
前記基準電流を提供するステップは、前記第２のトランジスタに格納された前記電圧に基づいて、前記第１のトランジスタを用いて前記基準電流を生成するステップを含む、請求項４に記載の方法。
【請求項７】
前記基準電流を提供するステップは、前記コンデンサに格納された前記電圧に基づいて、前記第１のトランジスタを用いて前記基準電流を生成するステップを含む、請求項５に記載の方法。
【請求項８】
前記基準電流を前記第２の電流と比較するステップは、前記メモリセルがアサートされた後に前記メモリセルと関連付けられる前記ビット線の前記電圧を監視するステップを含む、請求項１に記載の方法。
【請求項９】
前記単一のメモリセルに格納された前記ビット値充電状態を判定するステップは、前記アサートされたメモリセルと関連付けられる前記ビット線の論理状態の変化または論理状態の欠如を検出するステップを含む、請求項１に記載の方法。
【請求項１０】
前記第１のトランジスタの前記ドレインは、前記ビット線に連結され、前記第１のトランジスタの前記ソースは、電力供給電圧に連結され、前記第２のトランジスタに格納された前記電圧は、前記基準電流を提供するように前記第１のトランジスタにバイアスをかける、請求項６に記載の方法。
【請求項１１】
前記アサートされたメモリセルの読取動作中に、前記第２のトランジスタの中の前記格納された電圧は、前記ビット線に連結された前記アサートされたメモリセルの前記ビット値充電状態を感知するための前記基準電流を判定する際に使用される、請求項１に記載の方法。
【請求項１２】
前記アサートされたメモリセルの読取動作中に、前記第２のトランジスタの中の前記格納された電圧は、前記感知増幅器への基準入力として再使用され、前記感知増幅器は、前記ビット線に連結される前記アサートされたメモリセルの前記ビット値充電状態を判定する出力を有する、請求項１に記載の方法。
【請求項１３】
前記第１および第２のトランジスタは、ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタである、請求項４に記載の方法。
【請求項１４】
前記第１および第２のトランジスタは、ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタである、請求項４に記載の方法。
【請求項１５】
フローティングゲートを有するメモリセルの充電状態を判定するための装置であって、前記装置は、第１のトランジスタを備え、
前記第１のトランジスタは、ビット線に連結された全てのメモリセルがアサート停止されるときに、前記ビット線に連結されるゲートおよびドレインと、電力供給電圧に連結されるソースとを有し、前記ビット線内の第１の電流が感知され、
前記第１のトランジスタは、前記第１の電流を電圧に変換し、
第２のトランジスタは、前記電圧を格納し、
前記第１のトランジスタは、前記第２のトランジスタからの前記格納された電圧に基づいて、基準電流を提供し、
コンデンサからの前記格納された電圧はまた、感知増幅器の基準入力として使用され、
前記基準電流は、前記ビット線に接続された単一のメモリセルが、その読取動作中にアサートされるときに、前記感知増幅器を用いて、前記ビット線内の第２の電流と比較され、
前記単一のメモリセルに格納されたビット値充電状態は、前記基準電流を前記第２の電流と比較する前記感知増幅器から判定される、装置。
【請求項１６】
前記第１のトランジスタを通る前記第１の電流は、前記第１のトランジスタの前記ゲートとソースとの間に前記電圧を生成する、請求項１５に記載の装置。
【請求項１７】
前記電圧は、前記第２のトランジスタのゲートとソース−ドレインとの間に形成された静電容量の間に格納される、請求項１５に記載の装置。
【請求項１８】
前記電圧は、コンデンサ上に格納される、請求項１５に記載の装置。
【請求項１９】
前記基準電流は、前記アサートされたメモリセルと関連付けられる前記ビット線を用いて、前記第２の電流と比較される、請求項１５に記載の装置。
【請求項２０】
前記単一のメモリセルに格納された前記ビット値充電状態は、前記アサートされたメモリセルと関連付けられる前記ビット線の論理状態の変化または論理状態の欠如を検出することによって判定される、請求項１５に記載の装置。
【請求項２１】
前記第１のトランジスタの前記ドレインは、前記ビット線に連結され、前記第１のトランジスタの前記ソースは、電力供給電圧に連結され、前記第２のトランジスタに格納された前記電圧は、前記基準電流を提供するように前記第１のトランジスタにバイアスをかける、請求項１５に記載の装置。
【請求項２２】
前記アサートされたメモリセルの読取動作中に、前記第２のトランジスタの中の前記格納された電圧は、感知増幅器への前記基準入力として提供され、前記感知増幅器の出力手段は、前記ビット線に連結された前記アサートされたメモリセルの前記ビット値充電状態を判定する、請求項１５に記載の装置。
【請求項２３】
前記第１および第２のトランジスタは、ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタである、請求項１５に記載の装置。
【請求項２４】
前記第１および第２のトランジスタは、ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタである、請求項１５に記載の装置。
【請求項２５】
フローティングゲートを有するメモリセルの充電状態を判定するための装置であって、前記装置は、第１のトランジスタを備え、
前記第１のトランジスタは、ビット線に連結された全てのメモリセルがアサート停止されるときに、前記ビット線に連結されるゲートおよびドレインと、電力供給電圧に連結されるソースとを有し、前記ビット線内の第１の電流が感知され、
前記第１のトランジスタは、前記第１の電流を電圧に変換し、
コンデンサは、前記電圧を格納し、
前記第１のトランジスタは、前記コンデンサからの前記格納された電圧に基づいて、基準電流を提供し、
前記コンデンサからの前記格納された電圧は、感知増幅器の基準入力として提供され、
前記基準電流は、前記ビット線に接続された単一のメモリセルが、その読取動作中にアサートされるときに、前記感知増幅器を用いて、前記ビット線内の第２の電流と比較され、
前記単一のメモリセルに格納されたビット値充電状態は、前記基準電流を前記第２の電流と比較する前記感知増幅器から判定される、装置。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連の特許出願）
本出願は、２０１２年９月１８日に出願された、Ｄａｖｉｄ  Ｆｒａｎｃｉｓ  Ｍｉｅｔｕｓによる「Ｓｅｌｆ−Ｂｉａｓｉｎｇ  Ｍｕｌｔｉ−Ｒｅｆｅｒｅｎｃｅ」という題名の共同所有された米国仮特許出願第６１／７０２，３９１号に対して優先権を主張する。上記文献は、これによって、全ての目的のために参照することによって本明細書において援用される。
【０００２】
（技術分野）
本開示は、自己バイアスマルチ基準（ｍｕｌｔｉ−ｒｅｆｅｒｅｎｃｅ）に関し、具体的には、メモリセルで使用される自己バイアスマルチ基準に関する。
【背景技術】
【０００３】
（背景）
電気的消去可能かつプログラム可能な読取専用メモリ（ＥＥＰＲＯＭ）は、電力を用いることなく、そのメモリコンテンツを保持することができる、書換可能メモリデバイスである。ＥＥＰＲＯＭは、書込レベルにおいてアドレス化可能なビットまたはバイトであり、これは、書き換えられ得る前に、ビットまたはバイトのいずれか一方が消去されなければならないことを意味する。ＥＥＰＲＯＭは、典型的には、命令およびデータを格納するために回路基板上で使用される。図１を参照すると、「フローティングゲート」は、格納されたビット電荷をＥＥＰＲＯＭの中に保持する。相補型金属酸化膜半導体（ＣＭＯＳ）ベースのトランジスタ技術が、概して使用され、格納されたビット電荷を保持するように「フローティングゲート」を有する。いかなる電荷もフローティングゲート上に存在しないとき、トランジスタが正常に作用し、制御ゲート上のパルスが電流を流動させる。フローティングゲートが充電されるとき、この充電は、メモリセルトランジスタの正常な制御ゲート作用を阻止し、電流は、制御ゲート上のパルス中に流動しない。充電は、ソースおよびドレイン端子を接地し、電荷が酸化物を通ってフローティングゲートまでトンネルするように、制御ゲートに十分な電圧をかけることによって達成される。別のトランジスタから導かれる逆電圧は、集積回路基板の中へ放散させることによって、フローティングゲート電荷を取り除く。
【０００４】
メモリデバイスは、高い信頼性を必要とする。例えば、直列ＥＥＰＲＯＭ製品を作成するために使用される技術は、メモリアレイから適正なデータを読み出すデバイスの能力において制限を有し得る。例えば、過剰な「セル」漏出が、読み取られているアサートされたメモリセルの「オン」セルおよび「オフ」セル電流を区別する能力を最小限化／排除し得る。ビット線に接続される「リーカ」トランジスタの使用によって、オフセットを引き起こし得る。自己タイミング型読取方式の使用が、読取前にビット線放電を可能にし得る。読取電荷ポンプの使用が、「オン」セル電流の供給変動を最小限化し得る。
【０００５】
さらに、「オン」セル電流の劣化および／または制御されていない／誤った基準電流レベルが、感知増幅器性能を制限する。「オン」セル電流の耐久性関連劣化がある。使用される基準電圧／電流レベルは、使用されるプロセスとともに過度に変動し得る、および／または電圧供給および／または温度と対比して「オン」セル電流を追跡しない。ビット線漏出電流は、固定基準電流によって補償されることができない。
【発明の概要】
【課題を解決するための手段】
【０００６】
（要約）
したがって、外部基準電流および／または漏出補償を排除し、高温で漏出電流の効果を最小限化することによって回路機能を向上させ、読取動作中にビット線が完全ＶＤＤ電位まで事前充電されることを要求しないことによって低電力動作を可能にする、メモリセル電流の耐久性劣化に対する向上した耐性の必要性が、ＥＥＰＲＯＭメモリ製品に存在する。
【０００７】
実施形態によると、フローティングゲートを有するメモリセルの充電状態を判定するための方法は、ビット線に連結される全てのメモリセルがアサート停止され得るときに、ビット線内の第１の電流を感知するステップと、第１の電流を電圧に変換するステップと、電圧を格納するステップと、格納された電圧に基づいて、基準電流を提供するステップと、格納された電圧から、感知増幅器のための入力として使用される電圧基準を提供するステップと、ビット線に接続される単一のメモリセルが、その読取動作中にアサートされ得るときに、感知増幅器を用いて、基準電流をビット線内の第２の電流と比較するステップと、第２の電流との基準電流の比較から、単一のメモリセルに格納されたビット値充電状態を感知増幅器の出力から判定するステップとを含んでもよい。
【０００８】
本方法のさらなる実施形態によると、第１の電流を感知するステップは、ビット線に連結される全てのメモリセルがアサート停止され得るときに、第１のトランジスタのゲートおよびドレインをビット線に連結するステップを含んでもよい。本方法のさらなる実施形態によると、第１の電流を電圧に変換するステップは、感知された第１の電流から、第１のトランジスタのゲートおよびソースにわたって電圧を生成するステップを含んでもよい。本方法のさらなる実施形態によると、電圧を格納するステップは、第２のトランジスタのゲートおよびともに接続されたソース−ドレインにわたって電圧を連結するステップを含んでもよく、電圧は、第２のトランジスタのゲートとソース−ドレインとの間に形成される静電容量の間に格納されてもよい。本方法のさらなる実施形態によると、電圧を格納するステップは、コンデンサにわたって電圧を連結するステップを含んでもよい。
【０００９】
本方法のさらなる実施形態によると、基準電流を提供するステップは、第２のトランジスタに格納された電圧に基づいて、第１のトランジスタを用いて基準電流を生成するステップを含んでもよい。本方法のさらなる実施形態によると、基準電流を提供するステップは、コンデンサに格納された電圧に基づいて、第１のトランジスタを用いて基準電流を生成するステップを含んでもよい。本方法のさらなる実施形態によると、基準電流を第２の電流と比較するステップは、メモリセルがアサートされた後に上記メモリセルと関連付けられるビット線の電圧を監視するステップを含んでもよい。本方法のさらなる実施形態によると、単一のメモリセルに格納されたビット値充電状態を判定するステップは、アサートされたメモリセルと関連付けられるビット線の論理状態の変化またはその欠如を検出するステップを含んでもよい。
本方法のさらなる実施形態によると、第１のトランジスタのドレインは、ビット線に連結されてもよく、第１のトランジスタのソースは、電力供給電圧に連結されてもよく、第２のトランジスタに格納された電圧は、基準電流を提供するように第１のトランジスタにバイアスをかける。本方法のさらなる実施形態によると、アサートされたメモリセルの読取動作中に、第２のトランジスタの中の格納された電圧は、ビット線に連結されるアサートされたメモリセルのビット値充電状態を感知するための基準電流を判定する際に使用されてもよい。本方法のさらなる実施形態によると、アサートされたメモリセルの読取動作中に、第２のトランジスタの中の格納された電圧は、感知増幅器への基準入力として再使用されてもよく、この感知増幅器は、ビット線に連結されるアサートされたメモリセルのビット値充電状態を判定する出力を有する。本方法のさらなる実施形態によると、第１および第２のトランジスタは、ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタであってもよい。本方法のさらなる実施形態によると、第１および第２のトランジスタは、ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタであってもよい。
【００１０】
別の実施形態によると、フローティングゲートを有するメモリセルの充電状態を判定するための装置は、ビット線に連結される全てのメモリセルがアサート停止され得るときに、ビット線に連結されるゲートおよびドレインと、電力供給電圧に連結されるソースとを有する、第１のトランジスタであって、ビット線内の第１の電流が感知され得る、第１のトランジスタを備えてもよく、第１のトランジスタは、第１の電流を電圧に変換し、第２のトランジスタは、電圧を格納し、第１のトランジスタは、第２のトランジスタからの格納された電圧に基づいて、基準電流を提供し、コンデンサからの格納された電圧はまた、感知増幅器の基準入力として使用されてもよく、基準電流は、ビット線に接続される単一のメモリセルが、その読取動作中にアサートされ得るときに、感知増幅器を用いて、ビット線内の第２の電流と比較されてもよく、単一のメモリセルに格納されたビット値充電状態は、基準電流を第２の電流と比較する感知増幅器から判定されてもよい。
【００１１】
さらなる実施形態によると、第１のトランジスタを通る第１の電流は、第１のトランジスタのゲートとソースとの間に電圧を生成する。さらなる実施形態によると、電圧は、第２のトランジスタのゲートとソース−ドレインとの間に形成される静電容量の間に格納されてもよい。さらなる実施形態によると、電圧は、コンデンサ上に格納されてもよい。さらなる実施形態によると、基準電流は、アサートされたメモリセルと関連付けられるビット線を用いて、第２の電流と比較されてもよい。さらなる実施形態によると、単一のメモリセルに格納されたビット値充電状態は、アサートされたメモリセルと関連付けられるビット線の論理状態の変化またはその欠如を検出することによって判定されてもよい。さらなる実施形態によると、第１のトランジスタのドレインは、ビット線に連結されてもよく、第１のトランジスタのソースは、電力供給電圧に連結されてもよく、第２のトランジスタに格納された電圧は、基準電流を提供するように第１のトランジスタにバイアスをかける。さらなる実施形態によると、アサートされたメモリセルの読取動作中に、第２のトランジスタの中の格納された電圧は、感知増幅器への基準入力として提供されてもよく、感知増幅器の出力手段は、ビット線に連結されたアサートされたメモリセルのビット値充電状態を判定する。さらなる実施形態によると、第１および第２のトランジスタは、ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタであってもよい。さらなる実施形態によると、第１および第２のトランジスタは、ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタであってもよい。
【００１２】
さらに別の実施形態によると、フローティングゲートを有するメモリセルの充電状態を判定するための装置は、ビット線に連結される全てのメモリセルがアサート停止され得るときに、ビット線に連結されるゲートおよびドレインと、電力供給電圧に連結されるソースとを有する、第１のトランジスタであって、ビット線内の第１の電流が感知され得る、第１のトランジスタを備えてもよく、第１のトランジスタは、第１の電流を電圧に変換し、コンデンサは、電圧を格納し、第１のトランジスタは、コンデンサからの格納された電圧に基づいて、基準電流を提供し、コンデンサからの格納された電圧は、感知増幅器の基準入力として提供されてもよく、基準電流は、ビット線に接続される単一のメモリセルが、その読取動作中にアサートされ得るときに、感知増幅器を用いて、ビット線内の第２の電流と比較されてもよく、単一のメモリセルに格納されたビット値充電状態は、基準電流を第２の電流と比較する感知増幅器から判定されてもよい。
【００１３】
本開示のより完全な理解が、添付図面と併せて解釈される以下の説明を参照することによって獲得され得る。
【図面の簡単な説明】
【００１４】
【図１】図１は、本開示の教示による、電気的消去可能かつプログラム可能な読取専用メモリ（ＥＥＰＲＯＭ）トランジスタの概略断面図を図示する。
【図２】図２は、本開示の具体的な例示的実施形態による、感知増幅器を有する自己バイアスマルチ基準の概略図を図示する。
【図３】図３は、図２に示される自己バイアスマルチ基準をモデル化するために使用される概略図を図示する。
【図４】図４は、アサートされたメモリセルの「オン」および「オフ」状態の両方について図３に示される回路モデルと関連付けられる読取動作のタイミング波形を図示する。
【図５】図５は、本開示の具体的な例示的実施形態による、自己バイアスマルチ基準を利用する回路と関連付けられる流れ図を図示する。
【発明を実施するための形態】
【００１５】
本開示は、種々の修正および代替形態の影響を受け得るが、その具体的な例示的実施形態が、図面に示されており、本明細書で詳細に説明される。しかしながら、具体的な例示的実施形態の本明細書の説明は、本開示を本明細書で開示される特定の形態に限定することを目的としておらず、反対に、本開示は、添付の請求項によって定義されるような全ての修正および均等物を対象とするものであることを理解されたい。
【００１６】
（詳細な説明）
本開示の種々の実施形態によると、アサートされていないメモリアレイビット線上に存在する電流が、感知され、電圧として格納されてもよい。次いで、この格納された電圧は、その読取動作中にアサートされたメモリセルの状態を判定するときに、基準電流を生成するために利用されても、感知増幅器のための基準電圧として利用されてもよい。さらに、種々の実施形態によると、高温で漏出電流の効果を最小限化することによって、向上した回路機能が提供されてもよい。種々の実施形態は、アサートされたメモリセルの読取中にビット線がＶＤＤ電位未満まで事前充電され得るため、低電力動作を可能にする。
【００１７】
種々の実施形態によると、メモリセル電流の耐久性劣化に対する耐性が向上させられ、外部基準電圧、電流、および／または漏出補償の必要性が排除され得る。
【００１８】
種々の実施形態によると、いかなるメモリセルもアサートされていないビット線上に出現する電流は、ＶＤＤ電位でビット線と供給部との間に接続される、ゲート−ドレイン短絡ＰＭＯＳプルアップデバイスにバイアスをかけるように読取が行われる前のビット線事前充電時間中に使用されてもよい。このＰＭＯＳプルアップデバイスのゲートに接続される静電容量は、いったん事前充電時間が完了すると、ドレインが切断されるときに、結果として生じたゲート−ソース電圧を「格納する」ために使用されてもよい。いったん読取動作が開始すると、「格納された」結果として生じたゲート−ソース電圧を有する、ＰＭＯＳプルアップデバイスの電流は、ビット線に接続されるアサートされたメモリセルの状態を感知するための基準として、再利用され、他方、感知増幅器は、その読取動作中の所望の出力状態を確かめるために、結果として生じたビット線電圧に対する比較のための基準として、「格納された」電圧を使用する。
【００１９】
ここで図面を参照すると、具体的な例示的実施形態の詳細が概略的に図示されている。図面中の類似要素は、類似番号によって表され、類似する要素は、異なる小文字接尾語を伴う類似番号によって表されるであろう。
【００２０】
図２を参照すると、本開示の具体的な例示的実施形態による、感知増幅器を有する自己バイアスマルチ基準の概略図が描写されている。トランジスタ２０４、２０８、２１０、２１４、および２１８は、図２に示されるように、ともに配列および接続されるＰ型金属酸化膜半導体（ＰＭＯＳ）トランジスタであってもよく、ともに以下のように機能してもよい。ビット線２３０に取り付けられたＥＥＰＲＯＭメモリアレイ（図示せず）のメモリセルの全てがアサート停止されるとき、ｎサンプルノード２３２上の論理低（「０」）をアサートし、トランジスタ２１０を介してトランジスタ２０４のゲートおよびドレインをともに連結されることによって、ビット線２３０上の電流が感知される。次いで、電流がトランジスタ２０４を通って流動し、それによって、この電圧のための「保持」コンデンサとしても機能する、トランジスタ２１４のゲート−ソースにわたって出現する電圧を生成する。本開示の範囲内で、ＰＭＯＳトランジスタの代わりにＮ型金属酸化膜半導体（ＮＭＯＳ）トランジスタが使用されてもよく、本開示の利益を有する、半導体およびメモリ回路設計における当業者であれば、ＮＭＯＳトランジスタを使用して、そのような回路を設計できることが考慮される。
【００２１】
ｎサンプルノード２３２が論理高（「１」）にアサート停止されるとき、トランジスタ２０４は、電流基準の役割を果たし、基準電流は、「保持」コンデンサの役割を果たすトランジスタ２１４のゲート−ソースにわたって格納される電圧によって判定される。次いで、この基準電流は、その読取動作中に、ビット線ノード２３０に接続される単一のアサートされたメモリセル（図示せず）からの電流に対して比較されてもよい。このアサートされたメモリセルからの電流に依存して、ビット線ノード２３０上に出現する電圧は、このアソートされたメモリセルのオン（高電流）またはオフ（低電流）状態、例えば、基準電流がアサートされたメモリセル電流より大きいときの第１の電圧レベル、および基準電流がアサートされたメモリセル電流より小さいときの第２の電圧レベルにおけるビット線ノード２３０に基づいて、その論理状態を変化させることが観察され得る。感知増幅器２４２は、トランジスタ２０４のゲート端子上に出現する電圧をその基準入力として再使用することによって、ビット線ノード２３０の電圧レベルを検出するために使用される。感知増幅器２４２は、Ｅｘｔ．バイアスノード２４８によって表される外部バイアスと、ｅｎノード２４６によって表される外部状態制御装置とを利用し、この外部状態制御装置は、論理高にアサートされるとき、読取動作のために、感知増幅器２４２を有効にするために使用され、アサート停止されるとき、感知増幅器２４２を無効にする。ｃｏｍｐ出力ノード２４４は、感知増幅器２４２の出力であり、ビット線ノード２３０とトランジスタ２０４のゲート端子上に出現する電圧との間の電圧比較の結果を監視する手段である。トランジスタ２０４のゲート端子上に出現する電圧は、それが、電圧比較動作のための基準として、およびビット線電流比較動作のために利用される基準を生成する際に使用される格納された電圧バイアスの両方として使用されるので、マルチ基準として働く。観察される電流の変化が、以降でより完全に説明されるように、アサートされている単一のメモリセルの状態変化によって引き起こされるため、この動作は、ビット線ノード２３０に接続されるメモリセルの数とは無関係である。
【００２２】
ｎリセットノード２３４が論理低にアサートされるとき、トランジスタ２０８は、電力循環中にトランジスタ２０４のゲート端子をｖｐｐｉｎノード２３６上に存在するＶＤＤ電位まで放電するため、または読取動作を開始／終了するために使用されてもよい。トランジスタ２１８は、ノード２４０上のサンプル信号とともに、トランジスタ２１０をアサート停止させることに起因する「保持」ステップ電圧を相殺するために電荷補償として使用されてもよい。これは、トランジスタ２０４によって生成される基準電流が、メモリアレイビット線ノード２３０上に最初に存在した電流以上であることを保証するために必要とされ得る。トランジスタ２１４のゲート−電圧を備える、「保持」コンデンサは、代替として、本開示の具体的な例示的実施形態に従って、実際のコンデンサを使用することによって提供され得ることに留意されたい。Ｅｘｔ．バイアスノード２４８、およびｅｎノード２４６における制御信号は、それぞれ、感知増幅器２４２にバイアスをかけるため、および感知増幅器２４２を有効にするために使用される。
【００２３】
図３を参照すると、図２に示される自己バイアスマルチ基準を利用する回路をモデル化するために使用される、概略図が描写されている。電流源４４６は、ビット線ノード２３０に接続する他の回路ブロック（図示せず）によって生成される、漏出電流を含むために使用される。トランジスタ４４８は、ビット線ノード２３０に接続される、大量のアサート停止されたメモリセルを含むために使用される。トランジスタ４５０は、読取動作のために、ｗｌノード４５２を用いて、アサートされるビット線ノード２３０に接続される単一のメモリセルを表す。コンデンサ４５４は、ビット線ノード２３０と関連付けられる寄生静電容量を含むために使用される。
【００２４】
図４を参照すると、アサートされたメモリセルの「オン」および「オフ」状態の両方について図３に示される回路モデルと関連付けられる、読取動作タイミング波形が描写されている。読取動作は、ｎリセットノード２３４が、トランジスタ２０４のゲート端子をｖｐｐｉｎノード２３６上に存在するＶＤＤ電位まで放電する論理低に簡潔にアサートされるときに始まる。これはまた、トランジスタ２１４のゲート端子上に存在する、任意の格納された電荷を放電する働きもする。読取動作は、トランジスタ２１４のゲート端子上に存在する格納された電荷によって判定されるように、トランジスタ２０４によって生成されている電流Ｉｓｔｏｒｅをもたらす、ｎサンプルノード２３２およびサンプルノード２４０を循環させることによって継続する。Ｉｓｔｏｒｅの値は、以下のように概算され得る。
Ｉｓｔｏｒｅ〜Ｉ４４６＋Ｉ４４８＋Ｉ４５０，ｄｅ−ａｓｓｅｒｔｅｄ
【００２５】
これはまた、トランジスタ２０４上に存在するゲート−ソース電圧によって判定されるように、ｖｐｐｉｎノード２３６上に存在するＶＤＤ電位を下回る電圧にビット線ノード２３０を強制させる。いったんｎサンプルノード２３２およびサンプルノード２４０の循環が完了すると、ｗｌノード４５２が遷移させられ、メモリセルトランジスタ４５０をアサートする。メモリセルトランジスタ４５０がアサートされると、ビット線ノード２３０は、２つの方法のうちの１つで応答するであろう。
１）メモリセルトランジスタ４５０が「オフ」状態である場合には、ビット線ノード２３０は、以下の事実に基づいて、不変（Ｖｄｄ電位に近い）のままであろう。
Ｉｓｔｏｒｅ＞Ｉ４４６＋Ｉ４４８＋Ｉ４５０，ａｓｓｅｒｔｅｄ
結果として、ビット線ノード２３０がトランジスタ２０４のゲート端子上に出現する基準電圧と比較されるとき、感知増幅器２４２の出力、すなわち、ｃｏｍｐ出力ノード２４４は、論理低状態にある。
２）メモリセルトランジスタ４５０が「オン」状態である場合には、ビット線ノード２３０は、以下の事実に基づいて、（例えば、接地電位近くまで）放電されるであろう。
Ｉｓｔｏｒｅ＜Ｉ４４６＋Ｉ４４８＋Ｉ４５０，ａｓｓｅｒｔｅｄ
結果として、ビット線ノード２３０がトランジスタ２０４のゲート端子上に出現する基準電圧と比較されるとき、感知増幅器２４２の出力、すなわち、ｃｏｍｐｏｕｔノード２４４は、論理高状態にある。
【００２６】
したがって、メモリセルトランジスタ４５０の「オン」または「オフ」状態は、感知増幅器２４２の出力、すなわち、ｃｏｍｐ出力ノード２４４を監視することによって、容易に判定することができる。読取動作は、ｗｌノード４５２を遷移させることによって、およびｅｎノード２４６をアサート停止することにより感知増幅器２４２を無効にすることによって、メモリセルトランジスタ４５０がアサート停止されるときに終了させられる（図４では示されていない）。
【００２７】
図５を参照すると、本開示の具体的な例示的実施形態による、自己バイアスマルチ基準を利用する回路と関連付けられる流れ図が描写されている。ステップ７５０では、ビット線に連結される全てのメモリセルがアサート停止されるときに、第１のビット線電流が感知される。ステップ７５２では、感知された第１のビット線電流が電圧に変換され、ステップ７５４では、電圧が、例えば、電圧格納コンデンサの役割を果たすトランジスタ２１４のゲート−ソース接合部に格納される。ステップ７５６では、格納された電圧に基づいて、基準電流が提供される。ステップ７５８では、格納された電圧が感知増幅器のための基準として使用される。ステップ７６０では、それに連結される単一のメモリセルが読取動作中にアサートされるときに、基準電圧を利用する感知増幅器を用いて、基準電流が第２のビット線電流と比較される。ステップ７６２では、単一のメモリセルに格納されたビット値充電状態を判定するために、ビット線の論理状態が変化するかどうかの判定が感知増幅器の出力から行われる。
【００２８】
本開示の教示によると、ＥＥＰＲＯＭアレイからデータを適正に読み出すための既存の解決策の制限を効果的に排除する、「自己バイアス型」マルチ基準が生成され得る。供給電圧より小さい事前充電電圧の使用は、電力消費を削減する。本開示の種々の実施形態は、加工費を削減し、例えば、限定されないが、直列ＥＥＰＲＯＭ製品等のよりロバストなメモリデバイスを可能にするために使用され得る。
【００２９】
本開示の実施形態は、本開示の例示的実施形態を参照することにより、描写され、説明され、定義されているが、そのような参照は、本開示への制限を示唆せず、いかなるそのような制限も推測されるものではない。開示される主題は、本開示の利益を有する当業者に想起されるように、形態および機能の相当な修正、変更、および均等物が可能である。本開示の描写および説明された実施形態は、実施例にすぎず、本開示の範囲を包括しない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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