(57)【要約】  装置が、第１のイントリンシックボディダイオード（２１５）を含む第１のＰＦＥＴ（Ｍ１）（２１０）と、第１のＰＦＥＴ（２１０）のソースに結合される静電放電（ＥＳＤ）サブ回路（ＥＳＤ１）（２２２）と、そのアノードが第１のＰＦＥＴ（２１０）のゲート（ＶＧ）に結合されるツェナーダイオード（２４０）などの逆バイアス電圧要素と、ツェナーダイオード（２４０）のカソードに結合されるソースを有する第２のＰＦＥＴ（Ｍ２）（２５０）と、第２のＰＦＥＴ（２５０）のゲートに結合されるキャパシタ（C１）（２７０）と、第２のＰＦＥＴ（２５０）のゲートに結合される第１のレジスタ（Ｒ１）（２６０）を含む。この装置は、正及び負の静電気遷移放電事象両方から保護することができる。
2015505644.tif 000002
【特許請求の範囲】
【請求項１】
装置であって、
第１のイントリンシックボディダイオードを含む第１のＰ型電界効果トランジスタ（ＰＦＥＴ）、
前記第１のＰＦＥＴのソースに結合される静電放電（ＥＳＤ）サブ回路、
そのアノードが前記第１のＰＦＥＴのゲートに結合される、逆バイアス電圧要素、
前記逆バイアス電圧要素のカソードに結合されるソースを有する第２のＰＦＥＴ、
前記第２のＰＦＥＴのゲートに結合されるキャパシタ、及び
前記第２のＰＦＥＴのゲートに結合される第１のレジスタ、
を含む、装置。
【請求項２】
請求項１に記載の装置であって、前記第１のＰＦＥＴのドレインと前記第１のボディダイオードのアノードが、入力ノードに結合される、装置。
【請求項３】
請求項１に記載の装置であって、前記ＥＳＤサブ回路が、前記装置の出力ノードと接地との間に結合される、装置。
【請求項４】
請求項３に記載の装置であって、前記第１のＰＦＥＴのゲートと前記接地との間に第２のレジスタが結合される、装置。
【請求項５】
請求項３に記載の装置であって、前記第１のレジスタが前記接地に結合される、装置。
【請求項６】
請求項３に記載の装置であって、前記キャパシタが、前記第２のＰＦＥＴのドレインと前記第２のＰＦＥＴの前記ゲートとの間に並列に結合される、装置。
【請求項７】
請求項１に記載の装置であって、前記装置が単一の集積回路内に具現化される、装置。
【請求項８】
請求項１に記載の装置であって、前記逆バイアス電圧要素がツェナーダイオードである、装置。
【請求項９】
装置であって、
第１のボディダイオードを有する第１のＰＦＥＴ、
前記第１のＰＦＥＴのソースに結合されるＥＳＤサブ回路、
そのアノードが前記第１のＰＦＥＴのゲートに結合される、逆バイアス電圧要素、
第２のボディダイオードを有し、前記逆バイアス電圧要素のカソードに結合されるソースを有する、第２のＰＦＥＴ、
前記第２のＰＦＥＴのゲートに結合される第１のレジスタ、
前記第１のＰＦＥＴのゲートと接地との間に結合される第２のレジスタ、及び
前記第２のＰＦＥＴのゲートに結合されるキャパシタ、
を含み、
前記キャパシタが、前記第２のＰＦＥＴのドレインと前記第２のＰＦＥＴの前記ゲートとの間に並列に結合され、
前記第１のレジスタが前記接地にも結合される、
装置。
【請求項１０】
請求項９に記載の装置であって、前記装置が、前記第１のＰＦＥＴの前記ソースにおいて出力ノードを有する、装置。
【請求項１１】
請求項９に記載の装置であって、正の電流のスパイクが、少なくとも部分的に前記第１のＰＦＥＴの前記ボディダイオードを介して及び前記ＥＳＤサブ回路を介して前記接地まで通る、装置。
【請求項１２】
請求項９に記載の装置であって、負の電流のスパイクが、前記ＥＳＤサブ回路を介し、その後前記第１のＰＦＥＴを介して、前記第１のＰＦＥＴの前記ドレインに結合されるノードまで通る、装置。
【請求項１３】
請求項９に記載の装置であって、前記ドレインと前記第１のＰＦＥＴの前記ソースとの間のツェナーダイオードの少なくとも逆バイアス電圧の電圧降下を更に含む、装置。
【請求項１４】
請求項９に記載の装置であって、前記装置が単一の集積回路内に具現化される、装置。
【請求項１５】
請求項９に記載の装置であって、前記第２のボディダイオードが電圧降下を前記逆バイアス電圧要素の前記カソードに搬送する、装置。
【請求項１６】
請求項９に記載の装置であって、前記第１のレジスタ及び前記第１のキャパシタが、入力ノード上で負の電圧スパイクが生じる時間の経過後、前記第２のＰＦＥＴをオフにするため時定数を作成するように構成される、装置。
【請求項１７】
請求項９に記載の装置であって、前記逆バイアス電圧要素がツェナーダイオードである、装置。
【請求項１８】
装置であって、
第１のボディダイオードを有する第１のＰＦＥＴ、
前記第１のＰＦＥＴのソースに結合されるＥＳＤサブ回路、
そのアノードが前記第１のＰＦＥＴのゲートに結合される、逆バイアス電圧要素、
第２のボディダイオードを有し、前記逆バイアス電圧要素のカソードに結合されるソースを有する、第２のＰＦＥＴ、
前記第２のＰＦＥＴのゲートに結合される第１のレジスタ、
前記第１のＰＦＥＴのゲートと接地との間に結合される第２のレジスタ、及び
前記第２のＰＦＥＴのゲートに結合されるキャパシタ、
を含み、
前記キャパシタが、前記第２のＰＦＥＴのドレインと前記第２のＰＦＥＴの前記ゲートとの間に並列に結合され、
前記第１のレジスタが前記接地にも結合され、
第１のノードが、前記第１のＰＦＥＴのドレイン、前記第２のＰＦＥＴのドレイン、及び前記キャパシタに結合される、
装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、概して、静電放電（ＥＳＤ）保護に関し、更に具体的には、正及び負の両方の電流スパイクから保護するＥＳＤ保護に関連し、ＥＳＤ保護は、以下の３つの特徴を１つの回路に統合することを含む。（１）正の電力供給が印加されるとき、通常ＤＣオペレーションを可能にし、低インピーダンスを提供すること、（２）負の電圧が印加されるとき負のＤＣ電圧をブロックすること、及び（３）正及び負の両方のＥＳＤ事象に対し電流経路を提供すること。
【背景技術】
【０００２】
多くのシステムに対する通常使用の間、時間が経つにつれ、電源が取り除かれ得、再接続され得る。電力が再接続される度、その電力を不適切に接続する可能性があり得る。例えば、バッテリー電力供給用途では、バッテリーが逆に挿入され得る。再充電可能なシステムでは、バッテリー充電器が不適切に接続され得るか、又は適合性のないバッテリー充電器が接続され得る。他のシステムにおいて、電力供給構成要素がシステムに不適切に接続され得る。内部回路及び更にはＥＳＤ（静電放電）回路の寄生ダイオードが順方向バイアスされ得、大電流を引き得るため、逆のバッテリー、バッテリー充電器、又は電力供給接続は危険である。これらの大電流は、ＥＳＤ構造及び内部回路を損傷させ得る。
【０００３】
従って、従来の電力供給回路に関連付けられる問題を解決する技術が必要とされている。
【発明の概要】
【０００４】
第１の側面が或る装置を提供する。この装置は、第１の寄生ボディダイオードを含む第１のＰ型電界効果トランジスタ（ＰＦＥＴ）、第１のＰＦＥＴのソースに結合される静電放電（ＥＳＤ）サブ回路、そのアノードが第１のＰＦＥＴのゲートに結合される逆バイアス電圧要素、逆バイアス電圧要素のカソードに結合されるソースを有する第２のＰＦＥＴ、第２のＰＦＥＴのゲートに結合されるキャパシタ、及び第２のＰＦＥＴのゲートに結合される第１の抵抗性要素を含む。
【０００５】
第２の側面が或る装置を提供する。この装置は、第１の寄生ボディダイオードを有する第１のＰＦＥＴ、第１のＰＦＥＴのソースに結合されるＥＳＤ、そのアノードが第１のＰＦＥＴのゲートに結合される逆バイアス電圧要素、第２の寄生ボディダイオードを有し、逆バイアス電圧要素のカソードに結合されるソースを有する第２のＰＦＥＴ、第２のＰＦＥＴのゲートに結合される第１の抵抗性要素、第１のＰＦＥＴのゲートと接地との間に結合される第２の抵抗性要素、及び第２のＰＦＥＴのゲートに結合されるキャパシタを含む。キャパシタは、第２のＰＦＥＴのドレインと第２のＰＦＥＴのゲートとの間に並列に結合される。第１の抵抗性要素は接地にも結合される。
【０００６】
第３の側面が或る装置を提供する。この装置は、第１の寄生ボディダイオードを有する第１のＰＦＥＴ、第１のＰＦＥＴのソースに結合されるＥＳＤ、そのアノードが第１のＰＦＥＴのゲートに結合される逆バイアス電圧要素、第２の寄生ボディダイオードを有し、逆バイアス電圧要素のカソードに結合されるソースを有する第２のＰＦＥＴ、第２のＰＦＥＴのゲートに結合される第１の抵抗性要素、第１のＰＦＥＴのゲートと接地との間に結合される第２の抵抗性要素、及び第２のＰＦＥＴのゲートに結合されるキャパシタを含む。キャパシタは、第２のＰＦＥＴのドレインと第２のＰＦＥＴのゲートとの間に並列に結合される。第１の抵抗性要素は接地にも結合される。第１のノードが、第１のＰＦＥＴのドレイン、第２のＰＦＥＴのドレイン、及びキャパシタに結合される。
【図面の簡単な説明】
【０００７】
【図１】図１は、従来技術の静電放電（ＥＳＤ）保護回路要素を図示する。
【０００８】
【図２】図２は、本開示の原理に従って構成されるＥＳＤ保護回路の一実施例を図示する。
【０００９】
【図３】図３は、図１の回路要素と図２の回路との間の回路フットプリントの比較の例である。
【００１０】
【図４】図４は、図２のＥＳＤ保護回路のＶＤＤＰＩＮノードとＧＮＤノードとの間の正の極性のＥＳＤストライクの電圧対時間のシミュレーションである。
【００１１】
【図５】図５は、図２のＥＳＤ保護回路のＶＤＤＰＩＮノードとＧＮＤノードとの間の負の極性のＥＳＤストライクの電圧対時間のシミュレーションである。
【００１２】
【図６】図６は、図２のＥＳＤ保護回路への非ＥＳＤ高電圧正及び負のＤＣ入力への応答の電圧対時間のシミュレーションである
【００１３】
【図７】図７は、図２のＥＳＤ保護回路への非ＥＳＤ低電圧正及び負のＤＣ入力への応答の電圧対時間のシミュレーションである。
【発明を実施するための形態】
【００１４】
図１は、従来技術の電圧保護回路の一例を図示し、２０１０年２月９日に出願されたウェイビアオ  ジャンらの米国特許出願番号第１２／７０２，６９９号、発明の名称「逆電圧保護回路」においても説明されており、これは参照のため全体が本出願に組み込まれている。
【特許文献１】米国特許出願番号第１２／７０２，６９９号
【００１５】
概して、図１において、ツェナーダイオードＺＤの閾値電圧を上回る正のＤＣ電圧がＥＳＤ回路要素１００のＶＤＤＰＩＮ入力ノード１０２と接地（ＧＮＤ）との間に印加されるとき、Ｐ型電界効果トランジスタ（ＰＦＥＴ）Ｍ１がオンである。ＶＤＤＰＩＮ１０２とＶＤＤＩＮＴノード１０４との間に電流が流れ、ＶＤＤＩＮＴノード１０４は機能回路要素１３０に結合され、機能回路要素１３０は保護されるべきものである。ツェナーＺＤの逆バイアス電圧がＰＦＥＴ  Ｍ１のドレイン及びゲート間に印加されるため、ＰＦＥＴ  Ｍ１はオンであり（「短絡」）、従って、常にＰＦＥＴ  Ｍ１をオンにさせる。ＶＤＤＰＩＮ１０２とＧＮＤとの間の電圧降下の残りの大部分がＲ２を介して生じる。
【００１６】
ＥＳＤ回路要素１００において、典型的に、２つの使用事例があり得る。
１．ＶＤＤＰＩＮ電圧がＺＤの閾値電圧（又は降伏電圧）より低いとき、ＶＧはＲ２によりゼロ電圧又はＧＮＤ電圧までプルダウンされ得る。これは、Ｍ１のドレインがＶＤＤＰＩＮ電圧にあり、Ｍ１のソースが寄生ダイオードに起因してドレイン電圧に非常に近くなり、Ｍ１がオンになり得るためである。
２．ＶＤＤＰＩＮ電圧がＺＤの降伏電圧より高いとき、ＶＧ電圧はＶＤＤＰＩＮのものより低いままであり得る。Ｍ１のドレインとＶＧとの間の電圧差は、ＰＦＥＴの閾値電圧より高くなり得、これはＭ１がオンのままであることを保証するのを助け得る。
【００１７】
また、ＥＳＤ回路要素１００の付加的な逆電圧耐性ＥＳＤ回路１２０に関して、ＶＤＤＰＩＮが正であるとき、ＰＦＥＴ  Ｍ４、Ｍ５及びＭ６は常にオフである。これは、これらのＰＦＥＴのゲート及びソースは、常に結合され、従って、その対応するＰＦＥＴの閾値ＶＴより小さく、各ＰＦＥＴのドレインがゼロ電圧であるか又はそのソース及びゲート電圧より低いためである。即ち、Ｍ４及びＭ６では、それらのドレインノードは接地に結合され、Ｍ５では、そのドレインノード電圧はソース及びゲートノード電圧より低く、そのため、ＰＦＥＴ  Ｍ４、Ｍ５、及びＭ６はオフである。また、Ｃ１は、ＶＤＤＰＩＮ１０２の正の電圧のＤＣ構成要素をブロックする。Ｎ５は正の電力供給よりわずかに低い。
【００１８】
また、ＰＦＥＴ  Ｍ４は、正の電圧に対するＶＤＤＰＩＮ１０２からのＰＦＥＴ  Ｍ３を介する如何なる電流をもブロックし、そのため、ＰＦＥＴ  Ｍ３のドレインとゲートＮ３との間の電圧差がゼロよりも著しく高くなり得る場合であっても、ＥＳＤ回路１００のこのレッグ（ｌｅｇ）は再びオフになる。従って、正のＤＣ状況下で、ＶＤＤＰＩＮ１０２から、Ｍ３、Ｍ４で及びＭ２、Ｒ４、Ｍ５、Ｍ６で構成されるブランチを介してＧＮＤへ流れる電流はない。ＶＤＤＰＩＮ１０２とＧＮＤとの間の電圧降下は、Ｍ３及びＭ４で構成されるブランチでは実質的にＰＦＥＴ  Ｍ４のドレインとソースとの間で生じる。Ｍ２、Ｒ４、Ｍ５、及びＭ６で構成されるブランチでは、電圧降下はＭ５及びＭ６間で共有される。
【００１９】
大きな正の電圧スパイク／遷移がＶＤＤＰＩＮ１０２にストライクする（即ち、大きな電圧遷移が生じる）場合、上述のツェナーダイオードＺＤの継続する逆バイアスに起因して、Ｍ１は、オンのままであり得、ＶＤＤＰＩＮ１０２から正の電流を搬送し、静電放電サブ回路（ＥＳＤ１）１２２が、正の電流パルスをそれ自体の保護回路要素を介して接地まで搬送し得、それにより、機能回路要素１３０を保護する。サブ回路ＥＳＤ１  １２２についての更なる情報は、米国特許出願番号第１２／７０２，６９９号を参照されたい。また、大きな正の電圧スパイクがＶＤＤＰＩＮ１０２にストライクするとき、Ｍ１の寄生ボディダイオードは、順方向バイアスされ、電流をＥＳＤ１  １２２にシャントし得る。
【００２０】
しかし、ＶＤＤＰＩＮ１０５とＧＮＤとの間に負のＤＣ電圧が印加される場合、回路１００は次のように機能し得る。Ｄ１は、ＧＮＤからＶＤＤＰＩＮ１０５への電流フローをブロックし得る。従って、ＶＧはＧＮＤ電圧にあり得る。Ｍ１のドレイン電圧は、負であるＶＤＤＰＩＮ１０５の電圧となり得る。Ｍ１におけるソース電圧は、サブ回路ＥＳＤ１  １２２から導出されるように、ゼロに非常に近くなり得、従ってＭ１が「開」であり、ＥＳＤ１  １２２回路及び機能回路要素１３０からＶＤＤＰＩＮ１０２へ流れる電流をブロックする。
【００２１】
ＰＦＥＴは、それらの内部構成の一部として、イントリンシックな寄生「ボディダイオード」を有することに留意されたい。ボディダイオードに関する更なる情報は、参照のため全体が本出願に組み込まれている、Paul R. Gray/ Robert G. Meyerによる「アナログ集積回路の分析及び設計  第３版」を参照されたく、この文献は、ＭＯＳトランジスタのＰＮ接合によって寄生ボディダイオードがどのように形成されるかを述べている。また、同じく参照のため全体が本出願に組み込まれている、Behzad Razaviによる「アナログＣＭＯＳ集積回路の設計」の「第２章：ベーシックＭＯＳデバイスフィジックス」も参照されたく、この文献は、ドレインノードからボディノードへの接合ダイオードであって、カソードノードがソースノードに短絡されている接合ダイオードを論じている。
【非特許文献１】"Analysis and Design of Analog Integrated Circuits, 3rd edition" by Paul R. Gray/ Robert G. Meyer, page 171-172 and 174
【非特許文献２】"Design of Analog CMOS Integrated Circuits" by Behzad Razavi, “Chapter 2: Basic MOS Device Physics", page 12
【００２２】
付加的な逆電圧耐性ＥＳＤ１サブ回路１２２に関して、負のＤＣ電圧に対し、Ｎ２はＧＮＤからの２つのボディダイオード電圧降下である。これは、これらはＭ５及びＭ６のボディ電圧降下であり、Ｒ３を介する電流はないためである。従って、Ｍ２のドレインはＭ２のゲートより小さく、Ｍ２のソースは、ＧＮＤからの２つのボディダイオード電圧降下（Ｍ６及びＭ５のボディダイオード）であり、従って、Ｍ２がオフである。従って、Ｍ３のＮ３におけるゲートもゼロからの２つの電圧降下であり、これはＭ３ドレイン電圧より高い。しかし、Ｍ３もオフであるため、Ｍ３は導通することができない。
【００２３】
しかし、負のＥＳＤ遷移がある場合、付加的な逆電圧耐性ＥＳＤ回路１２０は次のように機能し得る。キャパシタＣ１は、遷移充電でプルダウンされ、従って、ＰＦＥＴ  Ｍ２のゲート、ノードＮ２もプルダウンされる。しかし、ＰＦＥＴ  Ｍ２のソース、ノードＮ３における電圧は、ゼロより低い２つのボディダイオード電圧に近いままである。従って、ＰＦＥＴ  Ｍ２はオンになり短絡され、Ｎ３がＶＤＤＰＩＮ１０２の負の遷移電圧にあり、従って、ＰＦＥＴ  Ｍ３がオンになり短絡され、逆電流がＧＮＤからＶＤＤＰＩＮ１０２にＰＦＥＴ  Ｍ４及びＰＦＥＴ  Ｍ３を介して流れる。回路１２０において、レジスタＲ４は、圧倒的なＰＦＥＴ  Ｍ６、Ｍ５及びＭ２を避けるため、Ｍ６、Ｍ５及びＭ２を介する逆電流が最小閾値を下回って保たれることを確実にすることを助ける。
【００２４】
回路１００において、負のＥＳＤスパイク遷移が生じる場合、Ｍ２がオンであり、これにより、Ｍ３が、オンであり、Ｍ４及びＭ３のブランチを介する大電流をダンプするようにＮ３がプルダウンされる。Ｍ３及びＭ４は、充分な電流を急速にダンプするように充分に大きな寸法とされる。負のストライクの初めに、ＧＮＤからの２つのボディダイオード電圧降下であるノードＮ５と、Ｒ３及びＣ１にわたって分配されるＶＤＤＰＩＮ１０２との間の電圧降下もある。従って、Ｃ１は、キャパシタが、ＶＤＤＰＩＮからＮ５への電圧降下に等しい、それを介する電圧を有するまで充電し始める。Ｃ１を介する電圧がＶＤＤＰＩＮ１０２からＮ５への電圧に達するため、Ｍ２のゲート、Ｎ２がそのソースＮ３に等しくプルされ、従って、ＰＦＥＴ  Ｍ２は開となり、Ｎ３はＧＮＤに近くされる。その後、ＰＦＥＴ  Ｍ３のゲートは、ＰＦＥＴ  Ｍ３のＶＴを超えてそのソースより低くなく、そのため、ＥＳＤ回路要素１００のＰＦＥＴ  Ｍ３は次第にオフにされる。
【００２５】
図２は、本開示の原理に従って構成されるＥＳＤ保護回路２００を図示する。回路２００において、ボディダイオード２１５を有するＰＦＥＴ  Ｍ１  ２１０のドレインにＶＤＤＰＩＮ２０２が結合される。ＰＦＥＴ  Ｍ１  ２１０のソースが、装置の出力ノードであるＶＤＤＩＮＴノード２０４に結合され、ＶＤＤＩＮＴノード２０４は機能回路要素２３０に結合される。ＥＳＤ１サブ回路２２２が、ＶＤＤＩＮＴ２０４及びＧＮＤ２０９に結合される。ＥＳＤ１  ２２２は、４０ボルトなど、ＧＮＤから最大許容電圧までの電圧である電圧をＧＮＤ及びノードＶＤＤＩＮＴ２０４間に出力し得るが、他の許容可能な最大許容電圧が、概して用いられるプロセス技術及びデバイスによって決まることに留意されたい。
【００２６】
ボディダイオード２１５及び２５５など、イントリンシック、寄生ボディダイオードは、図２におけるＥＳＤ保護回路２００の説明を簡潔にするために図示され、回路２００内の付加的な要素内及びそれら自体のではなく、これらは回路２００内でその対応するＰＦＥＴのイントリンシック部として用いられることに留意されたい。
【００２７】
更なる側面において、ＰＦＥＴ  Ｍ１  ２１０はドレイン拡張されたＰＭＯＳ（ＤＥＰＭＯＳ）であり、これは非対称構造を有する。Ｍ１  ＰＦＥＴ２１５の非対称構造は、ＰＦＥＴが、ドレイン・ソース、ドレイン・ゲート、及び通常ゲート・ソース電圧にわたる一層高い電圧に耐えることを可能にする。
【００２８】
ＥＳＤ保護回路２００において、ボディダイオード２５５を有するＰＦＥＴ２５０のドレインもＶＤＤＰＩＮに結合される。ＰＦＥＴ  Ｍ２のソースが、ツェナーダイオード２４０のカソードに結合される。ツェナーダイオード２４０のアノードが、ノードＶＧにおいてＰＦＥＴ  Ｍ１  ２１０のゲートに結合される。レジスタＲ２  ２３５もＰＦＥＴ  Ｍ１  ２１０のゲートにおけるノードＶＧとＧＮＤ２０９との間に結合される。
【００２９】
ツェナーＺＤ２４０は逆ブロック電圧を提供するが、更なる側面において、逆バイアス電圧要素が、バイアスされた逆要素が逆バイアスされるとき、それはオフであり、それが３Ｖ又は７Ｖなどの何らかの閾値電圧より高いとき、短絡されることで代替され得る。それが順方向バイアスされる場合、それは短絡される。
【００３０】
ＥＳＤ保護回路２００において、ＶＤＤＰＩＮ２０２ノードとＭ２  ２５０のゲートとの間にキャパシタ２７０が並列に結合される。ＰＦＥＴ  Ｍ２  ２５０のゲートとＧＮＤ２０９との間にレジスタ２６０が結合される。
【００３１】
１つの側面において、ＥＳＤ保護回路２００は次のように機能し得る。
【００３２】
ＶＤＤＰＩＮ２０２とＧＮＤ２０９との間に正のＤＣ電圧が印加されるとき、ＰＦＥＴ  Ｍ２  ２５０のドレインはＶＤＤＰＩＮにある。ＰＦＥＴ  Ｍ２  ２５０のゲートは、Ｃ１  ２７０のＤＣブロックとＧＮＤ２０９からＭ２のゲートへの間で導通するＲ１とに起因して、ＧＮＤ電圧２０９にある。従って、ＰＦＥＴ  Ｍ２は「オン」であり、逆バイアスされたＺＤ２４０を介する電圧降下が生じる。逆バイアスされたＺＤ２４０を介する電圧降下、及びＰＦＥＴ  Ｍ２  ２５０を介する電圧降下がその後、ＰＦＥＴ  Ｍ１  ２１０のドレインとゲートとの間に印加される。総電圧降下はＭ１の閾値電圧より大きい。従って、ＰＦＥＴ  Ｍ１  ２１０がオンであり、ＶＤＤＩＮＴ２０４は、ＶＤＤＰＩＮ２０２からＰＦＥＴ  Ｍ１  ２１０を介する電圧降下を減じた電圧である。Ｍ１が「オン」であるため、Ｍ１のインピーダンスは低く、従って、２０２と２０４との間の電圧降下は小さく、従って、低インピーダンス電力供給である。
【００３３】
４０ボルトより大きいなどの、ＶＤＤＰＩＮ２０２上の正の電圧スパイク／遷移の事象において、回路２００は、ＶＤＤＰＩＮ２０２からＧＮＤ２０９への電流の搬送を介する電圧スパイクの緩和を介して次のように機能し得る。ＰＦＥＴ  Ｍ２  ２１０のドレインにおける正の電圧は、ＶＤＤＰＩＮ２０２の正の電圧スパイクまでプルアップされ得る。従って、まだ、例えば約７ボルトであり得るＺＤ２４０を介する逆バイアス電圧降下と、ＰＦＥＴ  Ｍ１  ２１０のドレインとゲートとの間に印加されるＰＦＥＴ  Ｍ２  ２５０を介する電圧降下とがあり得る。Ｍ２  ２５５のドレインがＭ２  ２５５のゲートより高くなるため、ＰＦＥＴ  Ｍ２  ２５０はオンのままであり得る。従って、ＰＦＥＴ  Ｍ１  ２１０はオンのままであり、ＶＤＤＰＩＮ２０２からＧＮＤ２０９へそのボディダイオード２１５を介して導通する。その後、正の電流が、正のストライク２０３に対するＥＳＤ電流経路を介してＥＳＤ１サブ回路２２２により吸収され、ＶＤＤＰＩＮ２０２の電圧スパイクを緩和する。たとえＭ１  ２１０がオンでなくても、Ｍ１  ２１０の寄生ボディダイオード２１５は、正のＥＳＤ電流をＥＳＤ１  ２２２にシャントし得る。
【００３４】
回路２００の幾つかの側面において、Ｒ１  ２６０及びＣ１  ２７０の値は、回路２００のユーザーなどにより調節可能であり得る。例えば、Ｃ１  ２７０はバラクターであり得、Ｒ１  ２６０は等価の可変抵抗を与えるトランジスタであり得る。
【００３５】
ＶＤＤＰＩＮ２０２に印加される負のＤＣ電圧に対し、回路２００は次のように機能し得る。ＰＦＥＴ  Ｍ２  ２５０のゲートは、Ｃ１  ２７０のＤＣブロックとＲ１  ２６０を介してＧＮＤ２０９に結合されていることとの両方に起因して、ゼロボルトである。しかし、ＰＦＥＴ  Ｍ２  ２５５のドレインは負のＤＣ電圧にある。ＰＦＥＴ  Ｍ２  ２５５のソースもＰＦＥＴ  Ｍ２  ２５５のゲートより低い電圧電位であり得る。従って、ＰＦＥＴ  Ｍ２  ２５０は導通していない。従って、ＶＧがＧＮＤ２０９電圧にあり、これは、ＶＧがＶＤＤＰＩＮ２０２より高い電圧にあり、従ってドレイン・ソース電圧がＰＦＥＴ  Ｍ１  ２１０に対しオフであることを意味する。また、ＰＦＥＴ  Ｍ１  ２１０のソースは、サブ回路ＥＳＤ１  ２２２から搬送されるＧＮＤ２０９電圧に遭い、そのため、Ｍ１  ２０１もオフである。Ｃ１  ２７０はＤＣ負の電圧をブロックする。
【００３６】
ＶＤＤＰＩＮ２０２における負の電圧ストライクに対し、回路２００は、ＧＮＤ２０９からＶＤＤＰＩＮ２０２への電流の搬送を介する電圧ストライクを緩和するため次のように機能し得る。キャパシタＣ１  ２７０を介する電圧は、負の電圧ストライクに対し瞬時には変化しない。従って、ＰＦＥＴ  Ｍ２  ２５０のゲートは、負のストライク電圧であるＶＤＤＰＩＮ２０２に一時的に運ばれる。従って、ＰＦＥＴ  Ｍ２  ２５５のソース・ゲートを介する正の電圧差があり、従ってＰＦＥＴ  Ｍ２  ２５５は、ソース・ドレインを導通し始める。ＺＤ２４０が順方向バイアスされ、これはＶＧをＭ２  ２５０のドレインに短絡する。従って、電流がが、ＰＦＥＴ  Ｍ２  ２５０を介するこの遷移に対してＧＮＤ２０９からＶＤＤＰＩＮ２０２へ流れるが、Ｍ２の抵抗により制限される。Ｍ１  ２１０のゲートがＶＤＤＰＩＮ２０２近くまでプルダウンされるとき、負の電圧ストライク緩和するため、ＧＮＤから、サブ回路ＥＳＤ１  １２２及びＭ１を介してＶＤＤＰＩＮへ遷移電流を搬送するためＭ１はＯＮである。
【００３７】
図２では、負の電圧ストライクに対し、負のストライクに対するＥＳＤ電流経路２１３がどのくらい長く継続するかについてＲＣ時間限界があり得る。内部回路ブロック２３０への負のＥＳＤ保護を実行するためにサブ回路ＥＳＤ１  ２２２及びＭ１  ２１０が用いられる。この時間係数は、Ｒ１  ２６０及びＣ１  ２７０のＲＣ値から計算され得る。Ｒ１  ２６０の抵抗値及びＣ１  ２７０の静電容量が一層大きいと、回路２００がＭ１  ２１０を介するサブ回路ＥＳＤ１  ２２２までの負の電流経路２１２を停止し得る前に一層長い時間がかかり得る。
【００３８】
回路２００に関して、この回路２００は、少なくとも下記の利点を有し得る。回路２００は、図１における回路１００のものより小さなシリコン面積を有し得る。また、図１の多数の要素が除かれる。概して、図１における負のＥＳＤ保護のための部分を消費するほとんどの面積はＭ３、Ｍ４であり、これらは、図２の回路では必要とされない。Ｍ５、Ｍ６、及びＲ４のスタンドアロン物理的要素も必要とされない。実装の一例のレイアウトが２７％の面積節約を示している。ＰＦＥＴ  Ｍ１  ２１０は、回路２００の電圧パラメータ内である正の電圧オペレーションの間、低インピーダンスを有し、これは１つの側面において、ＶＤＤＰＩＮ２０２において印加される正の４０ボルトレールであり得、これは負の電圧をブロックし得る。また、回路２００は、正及び負のストライク両方に対し機能回路要素２３０に対するＥＳＤ保護を提供し得る。
【００３９】
米国特許出願番号第１２／７０２，６９９号の出願と較べて、ＥＳＤ保護２００は一層シンプルなトポロジーを有するにも関わらず、正及び負の電圧ストライクに対する保護を提供する。回路２００は、印刷回路基板上の個別の構成要素の必要性をなくし得る。幾つかの従来技術の回路において、ＥＳＤ保護のための種々の構成要素は、集積回路ＩＣの外にある必要があるためオフチップであることが必要とされる。また、回路２００は、図３において後に更に詳細に説明するように、回路１００と比べて消費し得るシリコン面積が一層小さい。
【００４０】
回路２００は、例えば、Ｒ１  ２６０及びＣ１  ２７０の値を変えることを介して、異なるＥＳＤ目標を満たすようにカスタマイズされ得る。また、機能回路要素２３０を備えた又は備えない回路２００は、スタンドアロン集積回路（ＩＣ）にパッケージングされ得るか、又は内部回路要素に対する調整された電圧を提供する設計の一部であり得る。
【００４１】
回路２００において、Ｍ１  ２１０はインピーダンスを低減するため「大きな」総フィンガー幅を有し得る。低い値は、回路２００が設計されるインピーダンスがどの程度低いか、及びそれが実装されるプロセスに依存する。
【００４２】
概して、１つの側面において、図２のＥＳＤ回路２００は、図１のＲ１の機能性を図２のＰＦＥＴ  Ｍ２  ２１０にまとめており、図１のダイオードＤ１は、Ｍ１  ２１０のボディダイオードに機能的に組み込まれ、図１のＥＳＤ回路要素１００からのＰＦＥＴトランジスタＭ３、Ｍ４、Ｍ５、及びＭ６の機能性は、ＰＦＥＴ  Ｍ１  ２１５及びＥＳＤ保護回路２００のその制御回路要素にまとめている。従って、ＥＳＤ保護回路２００を従来技術のＥＳＤ保護回路１００と比較すると、図１のＥＳＤ保護回路１００の省かれた要素の機能性がＥＳＤ保護回路２００内に保持されている。
【００４３】
また、ＥＳＤ２００において、ＰＦＥＴ  Ｍ１  ２１０が負のストライク２１３に対する電流経路に用いられ、これは図２の従来技術において、ＥＳＤ回路要素１００のＭ３及びＭ４を介して搬送され得る。しかし、ＥＳＤ回路２００において、ＰＦＥＴ  Ｍ１  ２１０を、正及び負のストライク両方に対する導通経路として有利に用いることができ、ＥＳＤ保護回路要素１００と比べてＥＳＤ回路の要素が低減されるが、これらの要素がなくても、負のストライク保護がＰＦＥＴ  Ｍ１  ２１０に統合されている。実際、ＥＳＤ保護回路要素１００と比べると、専用のＣ１／Ｒ３／Ｍ２／Ｍ３／Ｒ４／Ｍ５／Ｍ６電流経路がなくされており、多数のこれらの要素が回路２００において省かれても、それらの機能性が保持される。
【００４４】
図３は、回路１００のレイアウトの例であり、どのように回路２００が一層少ないＩＣフットプリントを占め得るかの例である。回路３００（それが図３における全面積を意味すると仮定する）は９００×８００μｍ×μｍの面積を有し、３０１は、４００×１３０μｍ×μｍの面積を有する図１におけるＥＳＤ１  １２２に対応し、３０３は図１におけるＭ１に対応し、３０５は図１におけるＭ３であり、３０７及び３０９は回路２００にはもはや必要ではない面積であり、これはＭ４、Ｍ５、Ｍ５、Ｒ４、Ｒ３、Ｍ２と、Ｃ１及びＭ３の一部とに対応する。３０７及び３０９の全面積は〜５５０×４００μｍ×μｍである。
【００４５】
図４は、正の極性のＥＳＤストライクに対する例示のＥＳＤ保護２００性能シミュレーションを図示する。この図示では、人体を仮定する２ｋＶ人体モデル（ＨＢＭ）が２０００ボルトの電圧での充電されたキャパシタであり、人が回路に触れる際に誤って手を使うとき、アタックを受ける回路はこのストライクを受け得る。ストライクがＶＤＤＰＩＮから接地までシミュレーションされた。この図示に選択されたＥＳＤ保護回路２００は、４０ＶのＤＣ電圧を維持（sustain）することができ、ＶＤＤＰＩＮは１９Ｖのピーク電圧を有し、ＶＤＤＩＮＴは１６Ｖのピーク電圧を有し、これらの電圧は４０Ｖより小さい絶対値を有するため、回路２００は正の２ｋＶのＨＢＭストライクに耐えることができる。２つのグラフは、それぞれ種々の時の、ＶＤＤＰＩＮ２０２及びＶＤＤＩＮＴ２０４における電圧を表す。
【００４６】
図５は、負の極性のＥＳＤストライクに対する例示のＥＳＤ保護２００性能シミュレーションを図示する。この図示では、２ｋＶ  ＨＢＭである。負のストライクがＶＤＤＰＩＮから接地までシミュレーションされた。ＶＤＤＰＩＮは−１５．４Vでクランプされ、ＶＤＤＩＮＴは−２.４Ｖでクランプされ、これらの電圧の絶対値は４０Ｖより小さいため、ＥＳＤ回路２００は負の２ｋＶ  ＨＢＭストライクに耐えることができる。２つのグラフは、それぞれ種々の時の、ＶＤＤＰＩＮ２０２及びＶＤＤＩＮＴ２０４における電圧を表す。図示されているように、ＶＤＤＩＮＴ２０４は、ＶＤＤＰＩＮ２０２に印加される負の電圧遷移からの著しい保護を有する。
【００４７】
図６は、低インピーダンス正電圧及び負の過電圧保護の両方のシミュレーションの一例を図示し、これは、図示されるシミュレーションでは＋／−４０ボルトであるが、これはＣＭＯＳプロセスに従って変化し得る。５０オーム負荷が印加されるが、他の負荷を用いることができる。負荷は５０オームのレジスタであり得るが、これは、何らかの他の値でもよく、更に、電流シンクなどのような要素とすることもできる。図示されているように、ＶＤＤＰＩＮが４０ＶであるときＶＤＤＩＮＴが３９．０１ボルトである。図示される例において、ＶＤＤＩＮＴが１Ｖ内でＶＤＤＰＩＮを追跡し、正のＤＣモードの回路の低インピーダンス又は低電圧降下の性質を知らせる。しかし、有利なことに、ＶＤＤＰＩＮが−４０Ｖであるとき、ＶＤＤＩＮＴはそれにもかかわらず−２．８５４ｕＶでクランプされる。言い換えると、ＶＤＤＩＮＴ３０２上の負荷に対する著しい負の電圧保護がある。
【００４８】
図７は、回路２００の典型的な利用の一例を図示する。図示されているように、ＶＤＤＩＮＴ２０２上の５０オーム負荷で、ＶＤＤＰＩＮ２０２が２Ｖであるとき、ＶＤＤＩＮＴ２０４は１．８１Ｖである。ＶＤＤＩＮＴが−２Ｖであるとき、ＶＤＤＩＮＧが−１．２５ｕＶでクランプされる。
【００４９】
ＥＳＤ１  ２２２回路は、ＶＤＤＩＮがＧＮＤに対して正及び負の両方のストレスを受けるとき適切に電流シャントを提供する。負の方向において、それは順方向バイアスされるｅ特性を有し得る。これらの特性を備えた任意の回路をＥＳＤ１  ２２２に用いることができる。
【００５０】
当業者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び多くの他の実施例が可能であることが分かるであろう。
【図３】
2015505644.tif 000003
【図１】
2015505644.tif 000004
【図２】
2015505644.tif 000005
【図４】
2015505644.tif 000006
【図５】
2015505644.tif 000007
【図６】
2015505644.tif 000008
【図７】
2015505644.tif 000009
【国際調査報告】
2015505644.tif 000010
2015505644.tif 000011