(57)【要約】  電子回路は、２つのトランジスタを有する差動トランジスタペアと共に差動増幅器を有する。電子回路は、２つのデジタル／アナログ変換器も有し、この２つのデジタル／アナログ変換器の各々は、２つのトランジスタのうちの対応する１つに結合される。制御ビットは、差動増幅器のオフセット電圧調整を提供するためにＤＡＣを調整する。
2015521828.tif 000002
【特許請求の範囲】
【請求項１】
回路基板と、
前記回路基板上に配置され、互いに結合されて差動構成となる第１および第２のトランジスタを含む差動増幅器であって、各トランジスタは、ベースノードまたはゲートノードを含む対応する制御ノードを有し、各トランジスタは、対応する電流が流れるエミッタノードまたはソースノードを含む対応する電流ノードを有する、差動増幅器と、
前記回路基板上に配置され、前記差動増幅器のオフセット電圧を調整するように動作可能であるオフセット補正回路であって、
前記第１および第２のトランジスタの前記電流ノード間に結合される、複数の抵抗器を有する抵抗器ネットワーク、
各々が第１および第２の対応するノードを有する複数の電流生成器、
複数のスイッチを有するスイッチングネットワークであって、各スイッチは、対応する制御ノードならびに対応する第１のスイッチトノードおよび第２のスイッチトノードを有し、前記第１のスイッチトノードは、前記抵抗器ネットワークに結合され、前記第２のスイッチトノードは、前記複数の電流生成器の前記第１のノードに結合される、スイッチングネットワーク、ならびに、
複数の制御信号を生成するように構成された選択回路であって、各制御信号は、前記スイッチングネットワークの対応する制御ノードに結合され、前記複数のスイッチのうちの少なくとも対応する１つを閉じるように動作可能である、選択回路、
を含むオフセット補正回路と、
を備える、電子回路。
【請求項２】
前記複数の抵抗器が、Ｒおよび２Ｒの値を有し、第１および第２のＲ−２Ｒネットワークとして構成され、前記第１のＲ−２Ｒネットワークは、第１のデジタル／アナログ変換器（ＤＡＣ）を形成し、前記第２のＲ−２Ｒネットワークは、第２のデジタル／アナログ変換器（ＤＡＣ）を形成し、前記第１のＤＡＣは、前記第１のトランジスタに結合されるノードを有し、前記第２のＤＡＣは、前記第２のトランジスタに結合されるノードを有する、請求項１に記載の電子回路。
【請求項３】
前記複数のスイッチが、スイッチの複数のペアとして構成され、スイッチの各ペアは、前記第１のＤＡＣに結合される第１のスイッチおよび前記第２のＤＡＣに結合される第２のスイッチを有し、前記第１および第２のスイッチの制御ノードにおいて受け取られる制御信号の特定の状態に応じて、前記第１のスイッチは閉じ、前記第２のスイッチは開いて、前記複数の電流生成器のうちの１つによって生成された電流を前記第１のＤＡＣまたは前記第２のＤＡＣのどちらかへ適宜導く、請求項２に記載の電子回路。
【請求項４】
前記選択回路が、閉じられる前記複数のスイッチのうちの選択されたスイッチを示す値を記憶するように構成されたプログラム可能な装置を含む、請求項１に記載の電子回路。
【請求項５】
前記プログラム可能な装置が、ＥＥＰＲＯＭを含む、請求項４に記載の電子回路。
【請求項６】
前記プログラム可能な装置が、複数の可溶性リンクを含む、請求項４に記載の電子回路。
【請求項７】
前記第１および第２のトランジスタが、ＮＰＮバイポーラトランジスタである、請求項１に記載の電子回路。
【請求項８】
前記第１および第２のトランジスタが、ＰＮＰバイポーラトランジスタである、請求項１に記載の電子回路。
【請求項９】
前記第１および第２のトランジスタが、Ｎチャネル電界効果トランジスタ（ＦＥＴ）である、請求項１に記載の電子回路。
【請求項１０】
前記第１および第２のトランジスタが、Ｐチャネル電界効果トランジスタ（ＦＥＴ）である、請求項１に記載の電子回路。
【請求項１１】
前記複数の電流生成器が、
温度に対して安定である基準電圧を生成するように構成された基準電圧生成装置と、
温度に比例する温度比例電圧を生成するように構成された温度比例電圧生成装置と、
前記基準電圧を受け取るように結合され、基準電流を生成するように構成された第１の対応する電流生成器と、
前記温度比例電圧を受け取るように結合され、温度に比例する温度比例電流を生成するように構成された第２の対応する電流生成器と、
を含む、請求項１に記載の電子回路。
【請求項１２】
前記複数のスイッチが、互いに結合されてスイッチの複数のペアとなる第１の複数のスイッチおよび第２の複数のスイッチを含み、スイッチの各ペアは、前記第２の複数のスイッチのうちの対応する１つに結合される、前記第１の複数のスイッチのうちの対応する１つから成り、前記第１の複数のスイッチは、前記複数の電流生成器のうちの対応する１つから前記基準電流を受け取るように結合され、前記第２の複数のスイッチは、前記複数の電流生成器のうちの対応する１つから前記温度比例電流を受け取るように結合される、請求項１１に記載の電子回路。
【請求項１３】
前記選択回路が、閉じられる前記第１の複数のスイッチのうちの選択されたスイッチおよび前記第２の複数のスイッチのうちの選択されたスイッチを示す値を記憶するように構成されたプログラム可能な装置を含む、請求項１２に記載の電子回路。
【請求項１４】
前記プログラム可能な装置が、ＥＥＰＲＯＭを含む、請求項１３に記載の電子回路。
【請求項１５】
前記プログラム可能な装置が、複数の可溶性リンクを含む、請求項１３に記載の電子回路。
【請求項１６】
前記第１および第２のトランジスタの前記制御ノードに結合される１つまたは複数の磁場検出素子をさらに備え、前記１つまたは複数の磁場検出素子は、磁場センサを形成する前記回路基板上に配置される、
請求項１に記載の電子回路。
【請求項１７】
前記１つまたは複数の磁場検出素子が、２つの他の回路素子と共にブリッジ構成に結合される少なくとも２つの磁気抵抗素子を含む、請求項１６に記載の電子回路。
【請求項１８】
前記１つまたは複数の磁場検出素子が、１つまたは複数の磁気抵抗素子を含む、請求項１６に記載の電子回路。
【請求項１９】
前記１つまたは複数の磁場検出素子が、１つまたは複数のホール素子を含む、請求項１６に記載の電子回路。
【請求項２０】
前記複数の抵抗器が、Ｒおよび２Ｒの値を有し、第１および第２のＲ−２Ｒネットワークとして構成され、前記第１のＲ−２Ｒネットワークは、第１のデジタル／アナログ変換器（ＤＡＣ）を形成し、前記第２のＲ−２Ｒネットワークは、第２のデジタル／アナログ変換器（ＤＡＣ）を形成し、前記第１のＤＡＣは、前記第１のトランジスタに結合されるノードを有し、前記第２のＤＡＣは、前記第２のトランジスタに結合されるノードを有する、請求項１６に記載の電子回路。
【請求項２１】
前記複数のスイッチが、スイッチの複数のペアとして構成され、スイッチの各ペアは、前記第１のＤＡＣに結合される第１のスイッチおよび前記第２のＤＡＣに結合される第２のスイッチを有し、前記第１および第２のスイッチの制御ノードにおいて受け取られる制御信号の特定の状態に応じて、前記第１のスイッチは閉じ、前記第２のスイッチは開いて、前記複数の電流生成器のうちの１つによって生成された電流を前記第１のＤＡＣまたは前記第２のＤＡＣのどちらかへ適宜導く、請求項２０に記載の電子回路。
【請求項２２】
前記選択回路が、閉じられる前記複数のスイッチのうちの選択されたスイッチを示す値を記憶するように構成されたプログラム可能な装置を含む、請求項１６に記載の電子回路。
【請求項２３】
前記プログラム可能な装置が、ＥＥＰＲＯＭを含む、請求項２２に記載の電子回路。
【請求項２４】
前記プログラム可能な装置が、複数の可溶性リンクを含む、請求項２２に記載の電子回路。
【請求項２５】
前記複数の電流生成器の各々が、
温度に対して安定である基準電圧を生成するように構成された基準電圧生成装置と、
温度に比例する温度比例電圧を生成するように構成された温度比例電圧生成装置と、
前記基準電圧を受け取るように結合され、基準電流を生成するように構成された第１の対応する電流生成器と、
前記温度比例電圧を受け取るように結合され、温度に比例する温度比例電流を生成するように構成された第２の対応する電流生成器と、
を含む、請求項１６に記載の電子回路。
【請求項２６】
前記複数のスイッチが、互いに結合されてスイッチの複数のペアとなる第１の複数のスイッチおよび第２の複数のスイッチを含み、スイッチの各ペアは、前記第２の複数のスイッチのうちの対応する１つに結合される、前記第１の複数のスイッチのうちの対応する１つから成り、前記第１の複数のスイッチは、前記複数の電流生成器のうちの対応する１つから前記基準電流を受け取るように結合され、前記第２の複数のスイッチは、前記複数の電流生成器のうちの対応する１つから前記温度比例電流を受け取るように結合される、請求項２５に記載の電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、電子回路に関し、より詳細には、オフセット電圧が調整され得る電子回路に関する。
【背景技術】
【０００２】
周知のように、差動増幅器は、ゼロの値を有する差動入力信号を受け取る場合、その差動増幅器から非ゼロの出力電圧をもたらす望ましくないオフセット電圧を有する傾向がある。
【０００３】
また、磁場検出素子を含むが、これに限定されない、いくつかのタイプの検出素子も、ゼロの値を有する検出パラメータ、例えば、ゼロの値を持つ磁場を経験する場合、その検出素子から非ゼロの出力電圧をもたらす望ましくないオフセット電圧を有する傾向があることが知られている。
【０００４】
検出素子が差動増幅器の入力ノードに結合される場合、この組み合わせの結果としてもたらされるオフセット電圧は、差動増幅器または検出素子単独のオフセット電圧よりも大きくなり得る。
【０００５】
差動増幅器および／または検出素子と差動増幅器との組み合わせのオフセット電圧を低減するために、いくつかの技法が使用されてきた。
【０００６】
図１を参照すると、オフセット低減回路１０は、各々が磁場に比例する抵抗を有する４つの磁気抵抗素子１２を含み、これらの磁気抵抗素子１２は、ホイートストンブリッジ１２に構成される。ブリッジ１２は、差動増幅器１６の差動入力、および、特に、差動増幅器１６内の差動トランジスタ構成１８、２０に結合される差動電圧信号１２ａ、１２ｂを生成する。
【０００７】
象徴的に、入力調整によるオフセット電圧調整を表すために、図示のように、差動電圧信号１２ａ、１２ｂの結合のうちの１つに挿入されるべき電圧源１４が示される。電圧源１４は、差動増幅器１６と磁気抵抗素子ブリッジ１２との組み合わせのオフセット電圧がゼロまたはゼロ近くになるように調整され得る。換言すれば、ゼロの値を有する磁場を磁気抵抗素子ブリッジ１２が経験する場合、電圧源１４の電圧値は、差動増幅器１６によって生成される出力信号１６ａがゼロになるように調整され得る。
【０００８】
また、磁気抵抗素子ブリッジ１２の代わりに、電流生成器２２と電圧基準（例えば、グランド）との間に結合されるホール効果素子２４が、差動増幅器の入力ノードに結合され得る差動信号２４ａ、２４ｂを生成し得ることも図示される。同様に、ゼロの値を有する磁場をホール効果素子２４が経験する場合、電圧源１４の電圧値は、差動増幅器１６によって生成される出力信号１６ａがゼロになるように調整され得る。
【０００９】
２つのタイプの磁場検出素子が図示されるが、オフセット電圧の電圧源調整は、磁性的であってもなくても、任意のタイプの検出素子に適用可能である。さらに、オフセット電圧の電圧源調整は、検出素子を全く使用しない回路に適用可能である。
【００１０】
さらに、磁気抵抗素子ブリッジ１２に関して、対角線上で対向する磁気抵抗素子の一方のペアが、場＋Ｂを検出する一方で、磁気抵抗素子の他方のペアが、逆の場−Ｂを検出するように、磁気抵抗素子は磁場内に位置付けられ得る。これは、典型的な巨大磁気抵抗（ＧＭＲ：ｇｉａｎｔ  ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）素子抵抗（＋／−ΔＲＢ）における対応する変化を引き起こし、ブリッジ出力端子における差動信号ＶＢＲＩＤＧＥ１２ａ、１２ｂを生成する。ブリッジ出力電圧は、その後、図示のように、差動増幅器によって、バイポーラ接合トランジスタ（ＢＪＴ：ｂｉｐｏｌａｒ  ｊｕｎｃｔｉｏｎ  ｔｒａｎｓｉｓｔｏｒ）差動ペア１８、２０をしばしば使用して処理される。
【００１１】
製造上の変動に起因するＧＭＲ装置のばらつきは、磁場が印加されない場合に残るＧＭＲ抵抗変動（ΔＲＭＭｎ）を引き起こす。これは、有意なブリッジ出力オフセットをもたらす。ブリッジ出力オフセットは、本明細書において、ゼロ値の入力磁場を持つブリッジ出力電圧として定義される。ＧＭＲ素子のオフセット電圧は、ＧＭＲ磁気抵抗素子を使用する磁場センサの精度性能を低下させる傾向がある。
【００１２】
ＧＭＲブリッジにおけるオフセットは、問題を生じさせるほどに大きい。実質的な磁場を経験している場合、ＧＭＲ装置の抵抗は、飽和前に約５％しか変化せず、使用可能な線形範囲は、多くの適用においてさらに小さい。典型的なＧＭＲ素子の公称抵抗値は、装置の大きさおよび製造技術に依存して、０．１％から１％の精度に一致する。したがって、ブリッジオフセットは、使用可能な信号範囲と比較して、これらの値についての信号範囲の最大で（１％／５％）＝２０％まで大きくなり得る。生成される非常に小さい磁場の場合、例えば、高精度なＧＭＲ電流センサにおいて、オフセット電圧は、検知される信号よりも大きくなり得る。
【００１３】
例えば、電圧源１４を用いるトリミングは、ブリッジオフセット電圧を除去または低減させるために使用される従来の方法である。電圧源１４を調整するために、デジタル／アナログ変換器（ＤＡＣ：ｄｉｇｉｔａｌ−ｔｏ−ａｎａｌｏｇ  ｃｏｎｖｅｒｔｅｒ）（図示せず）が使用され得る。生産試験においては、トリミングを達成するために、磁気抵抗素子ブリッジ１２を有する磁場センサにゼロ磁場が印加されることができ、ゼロに最も近いセンサ出力電圧１６ａを生成するコードを見出すために、ＤＡＣ入力コードが検索され得る。
【００１４】
ここで図２を参照すると、電子回路７０は、特定の差動オフセット調整構成を示す。電子回路７０は、差動演算増幅器７２を含む。抵抗器Ｒ１、Ｒ２、Ｒ３、Ｒ４は、差動増幅回路８０を提供するために、演算増幅器７２の周りに結合される。差動増幅回路８０は、差動入力信号ｉｎ＋、ｉｎ−を受け取るように結合され、差動出力信号ｏｕｔ＋、ｏｕｔ−を生成するように構成される。オフセット調整は、差動増幅器７２の入力ノード７４、７６へ調整電流を注入することによって実施され得る。
【００１５】
差動増幅回路８０内の差動増幅器７２の入力ノード７４、７６は、いわゆる「バーチャルグランド（ｖｉｒｔｕａｌ  ｇｒｏｕｎｄ）」、すなわち、フィードバックが理由で非常に低い入力インピーダンスを有するノードであることが理解されるであろう。ノード７４、７６は、いわゆる「加算ノード（ｓｕｍｍｉｎｇ  ｎｏｄｅｓ）」として動作することが知られている。ノード７４、７６へ注入される（等しいインピーダンスを持つ）等しい電流は、出力オフセット電圧に対して影響を及ぼさないであろう。しかしながら、ノード７４、７６へ注入される等しくない電流は、出力オフセット電圧を調整するために使用され得る。
【００１６】
クロスカップル型Ｒ−２Ｒデジタル／アナログ変換器７８（ＤＡＣ）は、入力ノード７４、７６に結合されることができ、これらのノードへ等しくない電流を注入することによって、差動増幅回路８０にオフセット調整を提供することができる。ここでは、ＤＡＣ７８は、スイッチトレジスタタイプのＤＡＣであることが示される。
【００１７】
２つのＤＡＣ７８は、２つのそれぞれの基準電流Ｉを受け取るために結合され得る。その拡大図が素子８２として示されるクロスカップル型スイッチを介して、電流は、２つのＤＡＣ７８からノード７４、７６へ注入され得る。入力ノード７４、７６の各々によって受け取られる相対流は、クロスカップル型スイッチの位置を切り替えることによって制御され、クロスカップル型スイッチは、制御ビットｂ０からｂＮ−１によって制御される。
【００１８】
図示のようにノード７４、７６に結合されるＲ−２Ｒ  ＤＡＣは、解像度の追加ビットごとに面積の指数関数的増加を被る、典型的なＤＡＣの欠点なしに、バイナリ重み付けされたオフセット調整値を生成し得ることが知られている。
【００１９】
図２のオフセット調整回路は、センサ信号ｉｎ＋、ｉｎ−が、ＤＡＣ７８によって生成されるオフセット調整信号と同じ加算接合点７４、７６を通過することを必要とする。これらの加算接合点７４、７６は、図１においてＶＴＲＩＭ電圧源１４として示され、図１と共に上述された加算機能を実行する。しかしながら、差動センサ信号ｉｎ＋、ｉｎ−をこのように処理することは望ましくないことがある。例えば、差動センサ信号ｉｎ＋、ｉｎ−は、入力抵抗器Ｒ１を駆動しなければならない。所望のオフセット調整範囲に依存して、抵抗器Ｒ１は小さくなり、差動センサ信号ｉｎ＋、ｉｎ−に低い入力抵抗を与えることがある。特に、図１の抵抗器ブリッジは、一般に、小さい入力抵抗を駆動することができず、したがって、付加的なバッファ段または増幅器段が抵抗器ブリッジと電子回路７０との間に必要となり得る。付加的な増幅器段またはバッファ段は、ノイズ、オフセット、および帯域幅などの重要なシステムパラメータに悪影響を及ぼすであろう。
【発明の概要】
【発明が解決しようとする課題】
【００２０】
差動増幅器のオフセット電圧、または、磁場検出素子、例えば、ＧＭＲ素子もしくはＧＭＲブリッジに結合される差動増幅器の組み合わせのオフセット電圧を、磁場検出素子の信号経路に余分な増幅器段を追加せずに調整するための回路を提供することが望ましい。
【課題を解決するための手段】
【００２１】
本発明は、差動増幅器のオフセット電圧、または、磁場検出素子、例えば、ＧＭＲ素子もしくはＧＭＲブリッジに結合される差動増幅器の組み合わせのオフセット電圧を、磁場検出素子の信号経路に余分な増幅器段を追加せずに調整するための回路を提供する。
【００２２】
本発明の一態様によれば、電子回路は、回路基板と、回路基板上に配置される差動増幅器とを含む。差動増幅器は、互いに結合されて差動構成となる第１および第２のトランジスタを含み、各トランジスタは、ベースノードまたはゲートノードを含む対応する制御ノードを有し、各トランジスタは、対応する電流が流れるエミッタノードまたはソースノードを含む、少なくとも１つの対応する電流ノードを有する。電子回路は、回路基板上に配置されるオフセット補正回路も含む。オフセット補正回路は、差動増幅器のオフセット電圧を調整するように動作可能である。オフセット補正回路は、第１および第２のトランジスタの電流ノード間に結合される、複数の抵抗器を有する抵抗器ネットワークを含む。オフセット補正回路は、各々が第１および第２の対応するノードを有する複数の電流生成器も含む。オフセット補正回路は、複数のスイッチを有するスイッチングネットワークも含み、各スイッチは、対応する制御ノードならびに対応する第１のスイッチトノードおよび第２のスイッチトノードを有する。第１のスイッチトノードは、抵抗器ネットワークに結合され、第２のスイッチトノードは、複数の電流生成器の第１のノードに結合される。オフセット補正回路は、複数の制御信号を生成するように構成された選択回路も含み、各制御信号は、スイッチングネットワークの対応する制御ノードに結合され、複数のスイッチのうちの少なくとも対応する１つを閉じるように動作可能である。
【００２３】
電子回路のいくつかの実施形態において、電子回路は、以下の態様のうちの１つまたは複数を含むことができる。
【００２４】
電子回路のいくつかの実施形態において、複数の抵抗器は、Ｒおよび２Ｒの値を有し、第１および第２のＲ−２Ｒネットワークとして構成され、第１のＲ−２Ｒネットワークは、第１のデジタル／アナログ変換器（ＤＡＣ）を形成し、第２のＲ−２Ｒネットワークは、第２のデジタル／アナログ変換器（ＤＡＣ）を形成し、第１のＤＡＣは、第１のトランジスタに結合されるノードを有し、第２のＤＡＣは、第２のトランジスタに結合されるノードを有する。
【００２５】
電子回路のいくつかの実施形態において、複数のスイッチは、スイッチの複数のペアとして構成され、スイッチの各ペアは、第１のＤＡＣに結合される第１のスイッチおよび第２のＤＡＣに結合される第２のスイッチを有し、第１および第２のスイッチの制御ノードにおいて受け取られる制御信号の特定の状態に応じて、第１のスイッチは閉じ、第２のスイッチは開いて、複数の電流生成器のうちの１つによって生成された電流を第１のＤＡＣまたは第２のＤＡＣのどちらかへ適宜導く。
【００２６】
電子回路のいくつかの実施形態において、選択回路は、閉じられる複数のスイッチのうちの選択されたスイッチを示す値を記憶するように構成されたプログラム可能な装置を含む。
【００２７】
電子回路のいくつかの実施形態において、プログラム可能な装置は、ＥＥＰＲＯＭを含む。
【００２８】
電子回路のいくつかの実施形態において、プログラム可能な装置は、複数の可溶性リンクを含む。
【００２９】
電子回路のいくつかの実施形態において、第１および第２のトランジスタは、ＮＰＮバイポーラトランジスタである。
【００３０】
電子回路のいくつかの実施形態において、第１および第２のトランジスタは、ＰＮＰバイポーラトランジスタである。
【００３１】
電子回路のいくつかの実施形態において、第１および第２のトランジスタは、Ｎチャネル電界効果トランジスタ（ＦＥＴ：ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒｓ）である。
【００３２】
電子回路のいくつかの実施形態において、第１および第２のトランジスタは、Ｐチャネル電界効果トランジスタ（ＦＥＴ）である。
【００３３】
電子回路のいくつかの実施形態において、複数の電流生成器は、
温度に対して安定である基準電圧を生成するように構成された基準電圧生成装置と、
温度に比例する温度比例電圧を生成するように構成された温度比例電圧生成装置と、
基準電圧を受け取るように結合され、基準電流を生成するように構成された第１の対応する電流生成器と、
温度比例電圧を受け取るように結合され、温度に比例する温度比例電流を生成するように構成された第２の対応する電流生成器と、
を含む。
【００３４】
電子回路のいくつかの実施形態において、複数のスイッチは、互いに結合されてスイッチの複数のペアとなる第１の複数のスイッチおよび第２の複数のスイッチを含み、スイッチの各ペアは、第２の複数のスイッチのうちの対応する１つに結合される、第１の複数のスイッチのうちの対応する１つから成り、第１の複数のスイッチは、複数の電流生成器のうちの対応する１つから基準電流を受け取るように結合され、第２の複数のスイッチは、複数の電流生成器のうちの対応する１つから温度比例電流を受け取るように結合される。
【００３５】
電子回路のいくつかの実施形態において、選択回路は、閉じられる第１の複数のスイッチのうちの選択されたスイッチおよび第２の複数のスイッチのうちの選択されたスイッチを示す値を記憶するように構成されたプログラム可能な装置を含む。
【００３６】
電子回路のいくつかの実施形態において、プログラム可能な装置は、ＥＥＰＲＯＭを含む。
【００３７】
電子回路のいくつかの実施形態において、プログラム可能な装置は、複数の可溶性リンクを含む。
【００３８】
いくつかの実施形態において、電子回路は、
第１および第２のトランジスタの制御ノードに結合される１つまたは複数の磁場検出素子をさらに備え、１つまたは複数の磁場検出素子は、磁場センサを形成する回路基板上に配置される。
【００３９】
電子回路のいくつかの実施形態において、１つまたは複数の磁場検出素子は、２つの他の回路素子と共にブリッジ構成に結合される少なくとも２つの磁気抵抗素子を含む。
【００４０】
電子回路のいくつかの実施形態において、１つまたは複数の磁場検出素子は、１つまたは複数の磁気抵抗素子を含む。
【００４１】
電子回路のいくつかの実施形態において、１つまたは複数の磁場検出素子は、１つまたは複数のホール素子を含む。
【００４２】
電子回路のいくつかの実施形態において、複数の抵抗器は、Ｒおよび２Ｒの値を有し、第１および第２のＲ−２Ｒネットワークとして構成され、第１のＲ−２Ｒネットワークは、第１のデジタル／アナログ変換器（ＤＡＣ）を形成し、第２のＲ−２Ｒネットワークは、第２のデジタル／アナログ変換器（ＤＡＣ）を形成し、第１のＤＡＣは、第１のトランジスタに結合されるノードを有し、第２のＤＡＣは、第２のトランジスタに結合されるノードを有する。
【００４３】
電子回路のいくつかの実施形態において、複数のスイッチは、スイッチの複数のペアとして構成され、スイッチの各ペアは、第１のＤＡＣに結合される第１のスイッチおよび第２のＤＡＣに結合される第２のスイッチを有し、第１および第２のスイッチの制御ノードにおいて受け取られる制御信号の特定の状態に応じて、第１のスイッチは閉じ、第２のスイッチは開いて、複数の電流生成器のうちの１つによって生成された電流を第１のＤＡＣまたは第２のＤＡＣのどちらかへ適宜導く。
【００４４】
電子回路のいくつかの実施形態において、選択回路は、閉じられる複数のスイッチのうちの選択されたスイッチを示す値を記憶するように構成されたプログラム可能な装置を含む。
【００４５】
電子回路のいくつかの実施形態において、プログラム可能な装置は、ＥＥＰＲＯＭを含む。
【００４６】
電子回路のいくつかの実施形態において、プログラム可能な装置は、複数の可溶性リンクを含む。
【００４７】
電子回路のいくつかの実施形態において、複数の電流生成器の各々は、
温度に対して安定である基準電圧を生成するように構成された基準電圧生成装置と、
温度に比例する温度比例電圧を生成するように構成された温度比例電圧生成装置と、
基準電圧を受け取るように結合され、基準電流を生成するように構成された第１の対応する電流生成器と、
温度比例電圧を受け取るように結合され、温度に比例する温度比例電流を生成するように構成された第２の対応する電流生成器と、
を含む。
【００４８】
電子回路のいくつかの実施形態において、複数のスイッチは、互いに結合されてスイッチの複数のペアとなる第１の複数のスイッチおよび第２の複数のスイッチを含み、スイッチの各ペアは、第２の複数のスイッチのうちの対応する１つに結合される、第１の複数のスイッチのうちの対応する１つから成り、第１の複数のスイッチは、複数の電流生成器のうちの対応する１つから基準電流を受け取るように結合され、第２の複数のスイッチは、複数の電流生成器のうちの対応する１つから温度比例電流を受け取るように結合される。
【００４９】
本発明自体のみならず、本発明の前述の特徴は、図面の以下の詳細な説明から、より完全に理解され得る。
【図面の簡単な説明】
【００５０】
【図１】ホイートストンブリッジに構成される４つの磁気抵抗素子に結合される差動増幅器を有する電子回路を示し、かつ、オフセットトリムを表すための電圧源を示すブロック図である。
【図２】オフセットトリムを提供するために、対応する２つの加算ノードに結合される２つのクロスカップル型デジタル／アナログ変換器（ＤＡＣ）を持つ演算増幅器を有する従来の電子回路を示すブロック図である。
【図３】差動増幅器において使用され得るようなＮＰＮトランジスタ（または、代替的に、ＮチャネルＦＥＴ）の差動ペアを有し、かつ、２つのＤＡＣを有する例示的な電子回路であって、第１のＤＡＣは、トランジスタの差動ペアのうちの第１のトランジスタのエミッタに結合され、第２のＤＡＣは、差動トランジスタのペアのうちの第２のトランジスタのエミッタに結合され、この２つのＤＡＣが、オフセット調整を提供し、各ＤＡＣは、複数のスイッチを通じて複数の電流生成器に結合される、電子回路を示すブロック図である。
【図３Ａ】差動増幅器において使用され得るようなＰＮＰトランジスタ（または、代替的に、ＰチャネルＦＥＴ）の差動ペアを有し、かつ、２つのＤＡＣを有する別の例示的な電子回路であって、第１のＤＡＣは、トランジスタの差動ペアのうちの第１のトランジスタのエミッタに結合され、第２のＤＡＣは、差動トランジスタのペアのうちの第２のトランジスタのエミッタに結合され、この２つのＤＡＣが、オフセット調整を提供し、各ＤＡＣは、複数のスイッチを通じて複数の電流生成器に結合される、電子回路を示すブロック図である。
【図４】図３および図３Ａの電流生成器を提供するために使用され得る電子回路を示すブロック図である。
【図５】図３および図３Ａの電子回路の一部の等価回路のブロック図である。
【図６】図３および図３Ａの電子回路の一部の簡略化された等価回路のブロック図である。
【図７】図３の電子回路のオフセット電圧制御のシミュレーション結果を示すグラフである。
【発明を実施するための形態】
【００５１】
本発明を説明する前に、いくつかの予備的な概念および専門用語が解説される。
【００５２】
本明細書において、「磁場検出素子（ｍａｇｎｅｔｉｃ  ｆｉｅｌｄ  ｓｅｎｓｉｎｇ  ｅｌｅｍｅｎｔ）」という用語は、磁場を検出することができる様々な電子的素子を説明するために使用される。磁場検出素子は、ホール効果素子、磁気抵抗素子、または磁気トランジスタとすることができるが、これらに限定されない。周知のように、種々のタイプのホール効果素子、例えば、平面ホール素子、縦型ホール素子、および円型縦型ホール（ＣＶＨ：Ｃｉｒｃｕｌａｒ  Ｖｅｒｔｉｃａｌ  Ｈａｌｌ）素子が存在する。また、周知のように、種々のタイプの磁気抵抗素子、例えば、アンチモン化インジウム（ＩｎＳｂ）などの半導体磁気抵抗素子、巨大磁気抵抗（ＧＭＲ）素子、異方性磁気抵抗素子（ＡＭＲ：ａｎｉｓｏｔｒｏｐｉｃ  ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ  ｅｌｅｍｅｎｔ）、トンネリング磁気抵抗（ＴＭＲ：ｔｕｎｎｅｌｉｎｇ  ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）素子、および磁気トンネル接合（ＭＴＪ：ｍａｇｎｅｔｉｃ  ｔｕｎｎｅｌ  ｊｕｎｃｔｉｏｎ）が存在する。磁場検出素子は、単一の素子であっても、または、代替的に、様々な構成、例えば、ハーフブリッジもしくはフル（ホイートストン）ブリッジに構成された２つ以上の磁場検出素子を含んでもよい。装置のタイプおよび他の適用要件に応じて、磁場検出素子は、シリコン（Ｓｉ）もしくはゲルマニウム（Ｇｅ）などのタイプＩＶの半導体材料、またはガリウムヒ素（ＧａＡｓ）もしくはインジウム化合物、例えば、アンチモン化インジウム（ＩｎＳｂ）のようなタイプＩＩＩ−Ｖの半導体材料から成る装置であってもよい。
【００５３】
本明細書において、「検出素子（ｓｅｎｓｉｎｇ  ｅｌｅｍｅｎｔ）」という用語は、環境の任意のそれぞれの特性を検出することができる任意の電子部品を説明するために使用される。
【００５４】
ホール効果素子または磁気抵抗素子に結合され、または、そうではなく、ホール効果素子または磁気抵抗素子を含む、ある回路が下記に示されるが、同じ回路および技法は、任意の他のタイプの磁場検出素子に、任意のタイプの検出素子一般に、または検出素子を含まない他の回路に結合される差動増幅器に適用できることが理解されるべきである。
【００５５】
本明細書において、「電流生成器（ｃｕｒｒｅｎｔ  ｇｅｎｅｒａｔｏｒ）」という表現は、定電流を生成するように動作可能な電流源、または定電流をシンクするように動作可能な電流シンクのどちらかを説明するために使用される。
【００５６】
ここで図３を参照すると、例示的な電子回路１００は、２つの整合されたＮビットのＲ−２Ｒデジタル／アナログ変換器（ＤＡＣ）１０２、１０４を含む。各ＤＡＣ１０２、１０４は、対応するＮＰＮバイポーラ接合トランジスタ（ＢＪＴ）１０６、１０８の対応するエミッタノードに直列に結合される。２つのトランジスタ１０６、１０８は、差動増幅器の差動ペアとして構成される。この差動増幅器の差動ペアは、図１の差動増幅器１６の差動ペア１８、２０と同じまたは同様とすることができる。ＢＪＴ装置１０６、１０８が図示されるが、ＮチャネルＭＯＳＦＥＴ装置１２４、１２６が代わりに使用されてもよい。
【００５７】
本明細書において、バイポーラ接合トランジスタ（ＢＪＴ）１０６、１０８に言及する場合、これらのトランジスタのエミッタに言及するために「電流ノード（ｃｕｒｒｅｎｔ  ｎｏｄｅ）」という表現が使用される。「電流ノード」という表現は、電界効果トランジスタ（ＦＥＴ）のソースを説明するためにも使用され得る。ＢＪＴを通って流れる電流の大部分は、エミッタへ、またはエミッタから流れ、ＦＥＴを通って流れる電流の大部分は、ソースへ、またはソースから流れることが理解されるであろう。
【００５８】
したがって、トランジスタ１０６は、第１の電流ノード１０６ａと第２の電流ノード１０６ｂとを含むことができ、これらの間を電流ＩＯＵＴＰが流れる。トランジスタ１０８は、第１の電流ノード１０８ａと第２の電流ノード１０８ｂとを含むことができ、これらの間を電流ＩＯＵＴＮが流れる。
【００５９】
電子回路１００は、オフセット補正回路も含む。オフセット補正回路は、抵抗器ネットワーク、例えば、２つのＤＡＣ１０２、１０４を含むことができる。抵抗器ネットワークは、複数の抵抗器を有する。抵抗器ネットワーク１０２、１０４は、電流ノード間、すなわち、第１のトランジスタ１０６のエミッタ１０６ｂと第２のトランジスタ１０８のエミッタ１０８ｂとの間に結合される。オフセット補正回路は、第１および第２の対応するノードを有する複数の電流生成器１１４も含む。いくつかの実施形態において、第２のノードは、基準電圧ノード、ここではグランドに結合され得る。オフセット補正回路は、各スイッチが対応する制御ノード、ならびに対応する第１および第２のスイッチトノードを有する複数のスイッチを有するスイッチングネットワーク１１２も含む。第１のスイッチトノードは、抵抗器ネットワーク１０２、１０４に結合され、第２のスイッチトノードは、複数の電流生成器１１４のうちの第１のノードに結合される。オフセット補正回路は、複数の制御信号ｂ０からｂＮ−１を生成するように構成された選択回路１１６も含み、各制御信号は、スイッチングネットワーク１１２の対応する制御ノードに結合され、スイッチングネットワークの複数のスイッチのうちの少なくとも対応する１つを閉じるように動作可能である。
【００６０】
２つのデジタル／アナログ変換器（ＤＡＣ）１０２、１０４は、ここでは、各々がＲ−２Ｒ構造を有するスイッチト電流タイプのＤＡＣとして示される。
【００６１】
電子回路１００の全ての素子は、集積回路内の共通の基板１２８、例えば、シリコン基板上に配置され得る。
【００６２】
動作においては、スイッチングネットワーク１１２により、ＤＡＣ制御ビットｂ０〜ｂＮ−１の各々は、複数の電流生成器１２０のうちの対応する１つによって生成される、対応する整合された基準電流Ｉが、スイッチ１１２によって差動ペア１０６、１０８の正の（左）側にルーティングされるか、または負の（右）側にルーティングされるかを選択する。例えば、入力制御ワードの最上位ビット（ＭＳＢ：ｍｏｓｔ  ｓｉｇｎｉｆｉｃａｎｔ  ｂｉｔ）であるｂＮ−１が高の場合、最左端の電流生成器は、ノードｐＮ−１へルーティングされる。そうでない場合、最左端の電流生成器は、ノードｎＮ−１へルーティングされる。同じように、最下位ビット（ＬＳＢ：ｌｅａｓｔ  ｓｉｇｎｉｆｉｃａｎｔ  ｂｉｔ）であるｂ０は、電流がノードｐ０へルーティングされるのか、またはｎ０へルーティングされるのかを選択する。ミッドレンジよりも大きいＤＡＣ入力制御ワードが選択される場合、負（右）よりも正（左）から多くの電流がシンクされる。これは、右から左へ双方のＲ−２Ｒ構造に純粋な正の電圧降下を生じさせ、Ｖ（ｎＮ−１）＞Ｖ（ｐＮ−１）（ノードｎＮ−１およびｐＮ−１における電圧）という結果をもたらす。この状況は、Ｖ（ｉｎ＋）＜Ｖ（ｉｎ−）の場合、負の入力ブリッジオフセットを補正し、Ｖ（ｉｎ＋）−Ｖ（ｉｎ−）＝Ｖ（ｐＮ−１）−Ｖ（ｎＮ−１）の場合、等しい出力電流（ＩＯＵＴＰ＝ＩＯＵＴＮ）を強制的に流し、すなわち、オフセット電圧を相殺することができる。Ｒ−２Ｒ構造１０２、１０４は、入力制御ビットｂ０〜ｂＮ−１のうちの各々が変化するにつれて、電圧Ｖ（ｐＮ−１）−Ｖ（ｎＮ−１）をバイナリ重み付けの手法で調整する。下記に提供される分析は、回路１００が、以下のような範囲およびステップサイズを持つオフセット調整ＤＡＣとして使用され得ることを示す：
範囲＝±２ＩＲ・（１−２−Ｎ）                    （１）
ステップサイズ＝ＩＲ・２２−Ｎ                    （２）
上述されるように、オフセット電圧調整を実行することに加えて、電子回路１００は、入力トランジスタ１０６ＱＰおよび１０８ＱＮを使用する差動入力増幅器段としての機能も果たす。Ｒ−２Ｒ  ＤＡＣ１０２、１０４は、等価抵抗Ｒを持つエミッタ減衰抵抗を形成する。
【００６３】
随意的に、２つの抵抗器ＲＥ１２８、１３０は、それぞれトランジスタ１０６、１０８のエミッタとＤＡＣ１０２、１０４との間に結合され得る。抵抗器ＲＥ１２８、１３０は、小さいことが期待される抵抗Ｒを超えて減衰抵抗を増加させることができる。抵抗器ＲＥ１２８、１３０は、ＤＡＣ１０２、１０４の動作に影響を及ぼさない。
【００６４】
随意的に、トランジスタ１０６、１０８に適切なバイアス電流を選択する際にさらなる制御を可能にするために、電流生成器１１０によって生成されるバイアス電流Ｉｒは、ＤＡＣ１０２、１０４双方の入力ノードに結合され得る。電流Ｉｒ１１０は、２つのトランジスタ１０６、１０８間で均等に分かれる。電流Ｉｒ１１０は、ＤＡＣの動作に影響を及ぼさない。
【００６５】
電圧オフセットが相殺される場合、トランジスタ１０６、１０８双方のエミッタ電流は、０．５（Ｉｒ＋Ｎ・Ｉ）に等しく、ただし、Ｎは、制御ビットｂ０〜ｂＮ−１の数である。電流Ｉは、典型的な入力増幅器についての設計要件を満たすために、電流Ｉｒと比べて小さいことが期待される。１つの特定の実施形態において、Ｉ＝４０μＡ、Ｉｒ＝４８０μＡであり、Ｎ＝８つのＤＡＣ  Ｒ−２Ｒセグメント、および対応する８つの電流源Ｉが存在する。
【００６６】
ＤＡＣ１０２、１０４を制御する制御ビットｂ０〜ｂＮ−１は、選択回路１１６によって生成され得る。いくつかの実施形態において、選択回路１１６は、制御ビットｂ０〜ｂＮ−１の状態、すなわち、高状態および低状態を示すコード（または、代替的に、１つまたは複数の選択可能なコード）を記憶するように構成されたメモリ装置を含む。いくつかの実施形態において、メモリ装置は、電気的消去可能読み出し専用メモリＥＥＰＲＯＭ：ｅｌｅｃｔｒｉｃａｌｌｙ  ｅｒａｓａｂｌｅ  ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ）である。いくつかの実施形態において、メモリ装置は、１回だけ使用可能な可溶性リンク（ｏｎｅ−ｔｉｍｅ  ｆｕｓｉｂｌｅ  ｌｉｎｋｓ）、すなわち、１回だけプログラム可能な（ＯＴＰ：ｏｎｅ−ｔｉｍｅ  ｐｒｏｇｒａｍｍａｂｌｅ）装置を有する装置である。選択回路１１６内のメモリ装置は、電子回路１００の製造期間中にプログラムされ得る。ただし、選択回路１１６内のメモリ装置を任意の時点でプログラムすることも可能である。
【００６７】
随意的に、電子回路１００の温度補償を提供するために、スイッチ１１８の別のセットおよび電流生成器１２０の別のセットが使用され得る。スイッチ１１８は、このスイッチの出力がスイッチ１１２の出力に結合されるように結合され得る。これは、ノードｎ０〜ｎＮ−１およびｐ０〜ｐＮ−１において２つの電流寄与を加算する。電流生成器１２０は、電流値ＩＰＴＡＴを有することができる。電流値ＩＰＴＡＴは、温度に比例する電流値とすることができる。電流値ＩＰＴＡＴの生成は、下記で図４と共により完全に説明される。ここでは、電流生成器１２０に結合されたスイッチ１１８が、温度変化に対して安定である、トランジスタ１０６、１０８または１２４、１２６の差動ペアのオフセット電圧の補償を提供することができると言えば充分である。
【００６８】
スイッチ１１８のセットは、制御ビットｃ０〜ｃＮ−１によって制御され得る。様々な制御ビットｃ０〜ｃＮ−１は、別の選択回路１２２によって生成され得る。選択回路１２２は、選択回路１１８と同じまたは同様とすることができる。
【００６９】
図２の電子回路７０とは異なり、電子回路１００は、電子回路１００に入力信号を提供する１つまたは複数の検出素子、例えば、図１の磁気抵抗素子ブリッジ１２に比較的高い入力抵抗を与えることは明らかであるべきである。したがって、多くの実施形態において、１つまたは複数の検出素子と電子回路１００との間には、付加的な増幅器段またはバッファ段の必要がない。
【００７０】
ここで図３Ａを参照すると、別の例示的な電子回路１５０は、図３の電子回路１００と同様であるが、ＰＮＰバイポーラ接合トランジスタ（ＢＪＴ）１５６、１５８またはＰチャネルＭＯＳＦＥＴ装置１７４、１７６と共に使用される場合に、別様に結合される。例示的な電子回路１５０は、２つの整合されたＮビットのＲ−２Ｒデジタル／アナログ変換器（ＤＡＣ）１５２、１５４を含み、各々が、２つの対応するＰＮＰバイポーラ接合トランジスタ（ＢＪＴ）１５６、１５８のエミッタノード（すなわち、電流ノード）１５６ｂ、１５８ｂのうちの対応する１つと直列に結合される。２つのＰＮＰトランジスタ１５６、１５８は、差動ペアとして構成される。ＢＪＴ装置１５６、１５８が図示されるが、ＰチャネルＭＯＳＦＥＴ装置１７４、１７６が代わりに使用されてもよい。
【００７１】
ＤＡＣ１５２、１５４は、図３のＤＡＣ１０２、１０４と同じ構造を有する。ここでは、ＤＡＣ１５２、１５４は、各々Ｒ−２Ｒ構造を有する、スイッチト電流タイプのＤＡＣであることが示される。ＤＡＣ制御ビットｂ０〜ｂＮ−１の各々は、複数の電流生成器１６４のうちの対応する１つによって生成される、対応する整合された基準電流が、スイッチ１６２によって差動ペア１５６、１５８の正の（左）側にルーティングされるか、または負の（右）側にルーティングされるかを選択する。方程式（１）および（２）は、電子回路１５０の範囲およびステップサイズに適用される。
【００７２】
随意的に、２つの抵抗器ＲＥ１７８、１８０は、それぞれトランジスタ１５６、１５８のエミッタとＤＡＣ１５２、１５４との間に結合され得る。抵抗器ＲＥ１７８、１８０は、小さいことが期待される抵抗Ｒを超えて減衰抵抗を増加させることができる。抵抗器ＲＥ１７８、１８０は、ＤＡＣ１５２、１５４の動作に影響を及ぼさない。
【００７３】
随意的に、トランジスタ１５６、１５８に適切なバイアス電流を選択する際にさらなる制御を可能にするために、電流生成器１６０によって生成されるバイアス電流Ｉｒは、ＤＡＣ１５２、１５４双方の入力に結合され得る。電流Ｉｒは、双方のトランジスタ１５６、１５８の間で均等に分かれる。電流Ｉｒは、ＤＡＣの動作に影響を及ぼさない。
【００７４】
電子回路１５０の全ての素子は、集積回路内の共通の基板１７８、例えば、シリコン基板上に配置され得る。
【００７５】
電圧オフセットが相殺される場合、トランジスタ１５６、１５８双方のエミッタ電流は、０．５（Ｉｒ＋Ｎ・Ｉ）に等しく、ただし、Ｎは、制御ビットｂ０〜ｂＮ−１の数である。電流Ｉは、典型的な入力増幅器についての設計要件を満たすために、電流Ｉｒ１６０と比べて小さいことが期待される。１つの特定の実施形態において、Ｉ＝４０μＡ、Ｉｒ＝４８０μＡであり、Ｎ＝８つのＤＡＣ  Ｒ−２Ｒセグメント、および対応する８つの電流源Ｉが存在する。
【００７６】
ＤＡＣ１５２、１５４を制御する制御ビットｂ０〜ｂＮ−１は、選択回路１６８によって生成されることができ、選択回路１６８は、図３の選択回路１１６と同じまたは同様とすることができる。
【００７７】
随意的に、電子回路１５０の温度補償を提供するために、スイッチ１６８の別のセットおよび電流生成器１７０の別のセットが使用され得る。スイッチ１６８は、このスイッチの出力がスイッチ１６２の出力と並列に結合されるように結合され得る。電流生成器１７０は、上述された電流値ＩＰＴＡＴを有することができる。スイッチ１６８のセットは、制御ビットｃ０〜ｃＮ−１によって制御され得る。制御ビットｃ０〜ｃＮ−１は、別の選択回路１７２によって生成され得る。選択回路１７２は、選択回路１６８と同じまたは同様とすることができる。
【００７８】
スイッチ１６８および電流生成器１７０の動作は、図３と共に上記の議論から理解されるであろう。
【００７９】
ここで図４を参照すると、電子回路２００は、バンドギャップ電圧２０２ｂおよびＰＴＡＴ電圧２０２ａを生成するように構成された絶対温度比例（ＰＴＡＴ：ｐｒｏｐｏｒｔｉｏｎａｌ  ｔｏ  ａｂｓｏｌｕｔｅ  ｔｅｍｐｅｒａｔｕｒｅ）装置２０２を含み得る。バンドギャップ電圧２０２ｂは温度に対して実質的に不変であることが理解されるであろう。ＰＴＡＴ電圧２０２ａは既知の関係において温度に比例する値を有することも理解されるであろう。
【００８０】
バンドギャップ電圧２０２ｂは、演算増幅器２０４に結合されることができ、演算増幅器２０４は、電流生成器構成において電界効果トランジスタ２０６を制御するための制御電圧２０４ａを提供することができる。抵抗器２１２は、電界効果トランジスタ２０６のソースに結合され得る。抵抗器２１２は、演算増幅器２０４の別の入力に結合され得る。抵抗器２１２は、値ＲＭＡＴＣＨ１を有することができる。定電流２０６ａは、ＦＥＴ２０６のドレインへ流れ得る。定電流２０６ａは、温度に対して実質的に不変の値を有する。
【００８１】
好適な実施形態において、ＲＭＡＴＣＨ１＝ｋ１Ｒであり、ただし、Ｒは、図３および図３Ａに示されるものであり、ｋ１は、スケーリング定数である。好適な実施形態において、ｋ１は、直列および／または並列な抵抗Ｒの組み合わせからＲＭＡＴＣＨ１を形成することによって固定される。この関係により、抵抗は、特に同じ回路ダイ上に製造される場合、温度に対して実質的に同じように変動するであろう。したがって、電流Ｉは、抵抗Ｒの温度依存性に応じた温度依存性を有し、ただし、電子回路２００ならびに図３および図３Ａの電子回路１００、１５０において抵抗Ｒを通過する場合、電流Ｉは温度に依存しない電圧を生じさせる。
【００８２】
ＰＴＡＴ電圧２０２ａは、演算増幅器２０８に結合されることができ、演算増幅器２０８は、電流生成器構成において電界効果トランジスタ２１０を制御するための制御電圧２０８ａを提供することができる。抵抗器２１４は、電界効果トランジスタ２１０のソースに結合され得る。抵抗器２１４は、演算増幅器２０８の別の入力に結合され得る。抵抗器２１４、値ＲＭＡＴＣＨ２を有することができる。定電流２１０ａは、ＦＥＴ２１０のドレインへ流れ得る。定電流２１０ａは、既知の関係において温度に比例する値を有する。上述された理由により、好適な実施形態において、ＲＭＡＴＣＨ２＝ｋ２Ｒであり、ただし、Ｒは、図３および図３Ａに示されるものであり、ｋ２は、上記のｋ１と同様のスケーリング定数である。
【００８３】
いくつかの実施形態において、演算増幅器２０４、２０８、ＦＥＴ２０６、２１０、および抵抗器２１２、２１４は、複数回複製されることができ、各々が、図３の複数の電流生成器１１４、１２０を提供するために、また、図３Ａの複数の電流生成器１６４、１７０も提供するために、それぞれＰＴＡＰ装置２０２に結合される。ただし、好適な実施形態において、図４の電流ＩおよびＩＰＴＡＴは、電流ミラーを代わりに用いて複製され得る。
【００８４】
ＤＡＣの範囲およびオフセットステップサイズの値を、処理および温度によらず安定させることは望ましいことがある。上記の方程式（１）および（２）によれば、所与のＮビットのＤＡＣについて、範囲およびステップサイズは、ＩおよびＲのみに依存する。周知の通り、ＰＴＡＴ装置、例えば、ＰＴＡＴ装置２０２は、安定したＩＲの積を生成する電流を生成するために使用され得る。電子回路２００は、値ＩおよびＩＰＴＡＴをそれぞれ有する電流２０６ａ、２１０ａを生成することができ、電流２０６ａ、２１０ａは、双方ともに温度に依存せず、かつ、温度に比例するＩＲ値を生成するために使用され得る。
【００８５】
例えば、上述されたような電流ミラーによって提供される、これら２つの電流のＮ個の複製が、２つのＮビットのスイッチングバンク、例えば、図３のスイッチ１１２、１１８のセットまたは図３Ａのスイッチ１６２、１６８のセットと共に使用される場合、オフセットとオフセット温度ドリフトとの双方の調整が実現され得る。付加的なＲ−２Ｒ抵抗器ネットワークは必要とされない。
【００８６】
図３および図３Ａそれぞれの増幅器入力トランジスタ１０６、１０８または１７８、１８０をバイアスする電流は、０．５（Ｉｒ＋Ｎ・Ｉ＋Ｎ’・ＩＰＴＡＴ）によって決定され、ただし、Ｎは、制御ビットｂ０〜ｂＮ−１の数であり、Ｎ’は、制御ビットｃ０〜ｃＮ’−１の数である。いくつかの実施形態において、Ｎ＝Ｎ’である。電流をバイアスすることは、電流Ｎ・ＩおよびＮ’・ＩＰＴＡＴからの望ましくない温度依存性を有し得る。しかしながら、このバイアス電流０．５（Ｉｒ＋Ｎ・Ｉ＋Ｎ’・ＩＰＴＡＴ）は、ＤＡＣの入力コードに依存しないため、電流Ｉｒは、入力コードの選択にかかわらず、ＤＡＣ電流Ｎ・ＩおよびＮ’・ＩＰＴＡＴからの任意の望ましくない温度依存性を相殺するように調整され得る。
【００８７】
バンドギャップ電圧が上述されているが、温度に対して安定である電圧基準を生成するための他の手法が存在することが理解されるであろう。ＰＴＡＴ装置が上記に示されているが、電圧ＶＰＴＡＴに相当する温度依存電圧を生成する他の手法が存在することが理解されるであろう。さらに、電圧ＶＢＧおよびＶＰＴＡＴの双方を生成することができるＰＴＡＴ装置が示されているが、同様の電圧は別個の装置によって生成されてもよいことが理解されるであろう。
【００８８】
ここで図５を参照すると、図３の電子回路１００が方程式（１）および（２）の範囲およびステップサイズを生成し得ることを示すために、等価回路が下記で使用される。簡略化された等価回路は、図３の電子回路１００を表し得るが、Ｉｒ＝０、かつ、ＲＥ＝０であり、スイッチ１１８のセットおよび電流生成器１２０のセットが省略される、簡略化された場合について示される。スイッチ１１２のセットも省略され、電流生成器は、その代わりにパラメータｂｉまたはｂ’ｉによってオンまたはオフにされる。パラメータｂｉ、ｂ’ｉは、相補的なＤＡＣ入力制御信号を表し、０または１の値をとる（各ｉについて、ｂｉ＝１の場合はｂ’ｉ＝０、ｂｉ＝０の場合はｂ’ｉ＝１である）。電流生成器は、合わさって共通の差動増幅器のテールノード（電流生成器の上流にあるノードＮ・Ｉ）となる。なぜなら、この等価回路において、全てのＤＡＣ電流の和は、常にＮ・Ｉ、すなわち、
【００８９】
【数１】
2015521828.tif 000003
【００９０】
であり、余分な電流Ｎ・Ｉが、Ｎ・Ｉとして識別される別の等価な電流生成器によって、このテールノードから引き込まれる場合、この回路は、図３と等価であるためである。
【００９１】
ここで図６を参照すると、さらに簡略化された等価回路は、テブナンの定理およびノートンの定理の反復適用を使用して、図５から得ることができる。図６の電圧ＶＲ２Ｒ，ｐおよびＶＲ２Ｒ，ｎは、以下のようにｂｉ個のＤＡＣ選択ビットに依存する値を有する。
【００９２】
【数２】
2015521828.tif 000004
【００９３】
【数３】
2015521828.tif 000005
【００９４】
図６のさらに簡略化された等価回路は、オフセット調整回路によって誘導される補正入力オフセット電圧ＶＴＲＩＭを見出すために使用され得る。電圧ＶＴＲＩＭの値は、ＩＯＵＴＰ＝ＩＯＵＴＮの場合、ゼロ出力電圧を強制的に印加するために必要な差動トランジスタ構成における入力端子間の電圧（Ｖｉｎ＋  −  Ｖｉｎ−）の逆数である。（−ＶＴＲＩＭ）を入力端子に印加し、Ｖｉｎ＋／Ｖｉｎ−の電圧ループについて電圧を加算すると、
【００９５】
【数４】
2015521828.tif 000006
【００９６】
ＶＴＲＩＭ＝ＶＲ２Ｒ，ｐ−ＶＲ２Ｒ，ｎ                    （６）
であり、ただし、ＩＯＵＴＰ＝ＩＯＵＴＮであるため、ＶＢＥ，ｐ＝ＶＢＥ，ｎが用いられた。
【００９７】
方程式（３）および（４）を方程式（６）に代入すると、以下が得られる：
【００９８】
【数５】
2015521828.tif 000007
【００９９】
そのため、電圧ＶＴＲＩＭは、制御ビットｂｉのバイナリ重み付けされた和である。ＤＡＣの範囲は、全てのｂｉ＝１、かつ、全てのｂ’ｉ＝０である場合の最大のＶＴＲＩＭから、全てのｂｉ＝０、かつ、全てのｂ’ｉ＝１である場合の電圧ＶＴＲＩＭの最小値を差し引くことによって、上記の方程式から見出される。これにより、上述されたように、以下が得られる：
範囲＝±２ＩＲ・（１−２−Ｎ）                    （８）
これは、より大きなＮビットのＤＡＣについて約＋／−２ＩＲである。ステップサイズは、隣接する入力コード、例えば、（ｂＮ−１．．．ｂ０）＝（００．．．００）および（００．．．０１）におけるＶＴＲＩＭの値を差し引くことによって、方程式（７）から見出される。これにより、上述されたように、以下が得られる：
ステップサイズ＝ＩＲ・２２−Ｎ                    （９）
ここで図７を参照すると、グラフ２５０は、バイナリ値を単位とする目盛りを持つ横軸を有し、１０進コードは、ｂＮ−１．．．ｂ０によって表され、ただし、ｂＮ−１からｂ０は、図３および図３Ａの制御ビットである。換言すれば、８ビットの調整（Ｎ＝８）を仮定すると、ｂＮ−１．．．ｂ０は、０から２５５の調整値を表す。グラフ２５０は、補正されたオフセット電圧を単位とする、すなわち、ミリボルトを単位とするオフセット補正値の目盛りを持つ縦軸も有する。
【０１００】
曲線２５２は、図３の回路トポロジーのシミュレーションを使用する、シミュレーションされたＮ＝８ビットの調整回路についての調整コードに対する補正されたオフセット電圧を表す。選ばれたパラメータは、下記の表１において一覧にされている。曲線２５２は、入力デジタルコードが取り得る２５６個のコード全てがスイープされるにつれて、調整ＤＡＣ１０２、１０４によって相殺される入力オフセット値についてのシミュレーション結果を示す。範囲、ステップサイズ、およびＤＡＣの線形性についてのシミュレーション結果は、分析的結果と一致する。
【０１０１】
【表１】
2015521828.tif 000008
【０１０２】
曲線２５２は、線形である。
【０１０３】
抵抗比２を有するＤＡＣ、すなわち、Ｒ−２Ｒ  ＤＡＣが上記の電子回路において示されているが、ＤＡＣ段のうちのいくつかのみにおいて異なる抵抗比を有するＤＡＣを含めて、他の抵抗比を有するＤＡＣも使用され得ることが理解されるべきである。そのようなＤＡＣは、補正されたオフセットとオフセット調整コードとの間に、図７と共に上記に示されるような線形関係を提供しないであろう。ただし、いくつかの適用では、非線形の補正曲線を有することが望ましいことがある。
【０１０４】
上述された回路および技法は、磁場検出素子だけでなく、任意の検出素子に適用され得ることが明らかであるべきである。特定の利点は、比較的高い出力抵抗を有する検出素子について上述されている。
【０１０５】
本明細書において引用される全ての参考文献は、それらの全体が参照によって本明細書に包含される。
【０１０６】
本特許の主題である、様々な概念、構造および技法を例示する役割を果たす好適な実施形態を説明したので、これらの概念、構造および技法を包含する他の実施形態も使用され得ることは、当業者にはいまや明らかとなるであろう。したがって、本特許の範囲は、説明された実施形態に限定されるべきではないが、むしろ以下の特許請求の範囲の精神および範囲によってのみ限定されるべきであることが提示される。
【図１】
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【図２】
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【図３】
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【図３Ａ】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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