(57)【要約】本発明はＣＭＯＳイメージセンサの列共有画素ユニットおよび画素アレイを公開する。ＭＯＳイメージセンサ列共有画素ユニットおよびＣＭＯＳイメージセンサ画素アレイは、２つの列画素を１セットの画素ユニットとし、２つの画素は列内にて選択トランジスタ、ソースフォロアトランジスタ、リセットトランジスタ、フローティングアクティブ領域を共有しており、複数セットの画素ユニットを垂直および水平方向上で二次元画素アレイになるように配置し、前記二次元画素アレイにて２層の金属線で接続しており、金属線は第０の層の金属線および第１の層の金属線のみを素子の制御線として使用することで画像情報を収集する機能を実現するものであり、第２の層以上の高い層の金属線を素子制御線とすることなく、フォトダイオードＳｉ表面上の媒体高さを効果的に低くし、より多くの光をフォトダイオードに入射させることで、小面積イメージセンサの光利用効率および変換利得を高めることで、感度を向上させることができるので、小面積画素イメージセンサの画質を効果的に高めることができる。【選択図】図４
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【特許請求の範囲】
【請求項１】
１つの画素がフォトダイオードと、電荷転送トランジスタと、選択トランジスタと、ソースフォロアトランジスタと、リセットトランジスタと、フローティングアクティブ領域と、金属線とを含むＣＭＯＳイメージセンサの列共有画素ユニットであって、
２つの列画素を１セットの画素ユニットとし、２つの画素は列内にて選択トランジスタ、ソースフォロアトランジスタ、リセットトランジスタ、フローティングアクティブ領域を共有している、ことを特徴とするＣＭＯＳイメージセンサの列共有画素ユニット。
【請求項２】
前記フローティングアクティブ領域およびソースフォロアトランジスタのゲートは列方向で第１の層の金属線で接続されており、この金属線は電源の金属線から離れている、ことを特徴とする請求項１に記載のＣＭＯＳイメージセンサの列共有画素ユニット。
【請求項３】
請求項１または２に記載のＣＭＯＳイメージセンサの列共有画素ユニットを複数セット含み、複数セットの画素ユニットを垂直および水平方向上で二次元画素アレイになるように配置し、前記二次元画素アレイにて第０の層の金属線および第１の層の金属線を含む２層の金属線で接続する、ことを特徴とするＣＭＯＳイメージセンサ画素アレイ。
【請求項４】
前記二次元画素アレイにおいて、列方向での同列画素の間の電源線および列信号出力線が第１の層の金属線で接続され、
前記二次元画素アレイにおいて、行方向での同行画素の間のトランジスタ素子制御線が第０の層の金属線で接続される、ことを特徴とする請求項３に記載のＣＭＯＳイメージセンサ画素アレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、２０１２年９月２４日に中国特許庁に提出された、出願番号２０１２１０３５９３６１.６、発明の名称を「ＣＭＯＳイメージセンサの列共有画素ユニットおよび画素アレイ」とする中国特許出願の優先権を要求し、その全ての内容は引用によって本願に結合される。
【０００２】
本発明はＣＭＯＳイメージセンサに関し、特にＣＭＯＳイメージセンサの列共有画素ユニットおよび画素ユニットに関する。
【背景技術】
【０００３】
現在、イメージセンサはデジタルカメラ、携帯電話機、医療機器、自動車およびその他用途に広汎に用いられている。特にＣＭＯＳ（相補型金属酸化膜半導体）のイメージセンサの急速な進歩により、低出力、小型、高解像度のイメージセンサに対する人々の要求は高まっている。
【０００４】
従来技術におけるＣＭＯＳイメージセンサの画素構造の配置方式は４Ｔ２Ｓ（４つのトランジスタ、２つの画素共有）を例とすると、画素自体の構造特徴に依存し、その画素アレイは一般的に第１の層の金属、第２の層の金属および第３の金属の層を素子として相互接続する必要があり、隣接する行の画素間または隣接する列の画素間でそれぞれ複数行または複数列の第１の層の金属、第２の層の金属または第３の層の金属線が必要となる。しかもフローティングアクティブ領域とソースフォロアトランジスタのゲートとを接続する金属の寄生容量が大きくなる。
【０００５】
上記した従来技術は少なくとも以下の欠点を含む。
【０００６】
小型画素センサの感光面積が小さく、感度は低いため、暗い光の下での情報伝送が充分に明晰でない。とりわけ、第１の層の金属、第２の層の金属および第３の金属の層を素子として相互接続する場合、フォトダイオードＳｉ（ケイ素）表面上の媒体の高さが比較的高く、フォトダイオードに入射する光の一部を金属線が阻害する。しかも、フローティングアクティブ領域とソースフォロアトランジスタのゲートとを接続する金属線が電源金属線に近く、フローティングアクティブ領域の寄生容量が大きくなり、信号電子を信号電圧に変換する幅（変換利得）は大きくならない。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、高感度の小面積ＣＭＯＳイメージセンサの列共有画素ユニットおよび画素アレイを提供することである。
【課題を解決するための手段】
【０００８】
本発明の目的は、次の技術手法により実現される。
【０００９】
本発明のＣＭＯＳイメージセンサの列共有画素ユニットは、１つの画素がフォトダイオードと、電荷転送トランジスタと、選択トランジスタと、ソースフォロアトランジスタと、リセットトランジスタと、フローティングアクティブ領域と、金属線とを含み、２つの列画素を１セットの画素ユニットとし、２つの画素は列内にて選択トランジスタ、ソースフォロアトランジスタ、リセットトランジスタ、フローティングアクティブ領域を共有している。
【００１０】
本発明のＣＭＯＳイメージセンサ画素アレイは、前記ＣＭＯＳイメージセンサの列共有画素ユニットを複数セット含み、複数セットの画素ユニットを垂直および水平方向上で二次元画素アレイになるように配置し、前記二次元画素アレイにて第０の層の金属線および第１の層の金属線を含む２層の金属線で接続する。
【００１１】
上記本発明が提供する技術手法から分かるように、本発明のＣＭＯＳイメージセンサの列共有画素ユニットおよびＣＭＯＳイメージセンサ画素アレイは、２つの列画素を１セットの画素ユニットとし、２つの画素は列内にて選択トランジスタ、ソースフォロアトランジスタ、リセットトランジスタ、フローティングアクティブ領域を共有しており、複数セットの画素ユニットを垂直および水平方向上で二次元画素アレイになるように配置し、前記二次元画素アレイにて２層の金属線で接続しており、金属線は第０の層の金属線および第１の層の金属線のみを素子の制御線として使用することで画像情報を収集する機能を実現するものであり、第２の層以上の高い層の金属線を素子制御線とすることなく、フォトダイオードＳｉ表面上の媒体高さを効果的に低くし、より多くの光をフォトダイオードに入射させる。したがって、本発明のＣＭＯＳイメージセンサの列共有画素ユニット構造では小面積イメージセンサの光利用効率および変換利得を高めることで、感度を向上させることができるので、小面積画素イメージセンサの画質を効果的に高めることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明のＣＭＯＳイメージセンサの列共有画素ユニットの具体的な実施例１における２つの画素からなる４Ｔ２Ｓ構造の回路概略図である。
【図２】本発明のＣＭＯＳイメージセンサの列共有画素ユニットの具体的な実施例１における２つの画素からなる４Ｔ２Ｓ構造のレイアウト概略図である。
【図３】本発明のＣＭＯＳイメージセンサの列共有画素ユニットおよび画素アレイの具体的な実施例１における４×４画素アレイの回路概略図である。
【図４】本発明のＣＭＯＳイメージセンサの列共有画素ユニットおよび画素アレイの具体的な実施例１における４×４画素アレイのレイアウト概略図である。
【図５】本発明のＣＭＯＳイメージセンサの列共有画素ユニットの具体的な実施例２における２つの画素からなる４Ｔ２Ｓ構造の回路概略図である。
【図６】本発明のＣＭＯＳイメージセンサの列共有画素ユニットおよび画素アレイの具体的な実施例２における４×４画素アレイのレイアウト概略図である。
【発明を実施するための形態】
【００１３】
以下、本発明実施例中の図面を合わせて、本発明の実施例における技術手法について、明確に、完全に記述する。記述する実施例は単に本発明の実施例の一部に過ぎず、全ての実施例ではないことは明らかである。本発明の実施例に基づいて、当業者が創造的な労力を費やすことのない前提にて得られたその他全ての実施例は、いずれも本発明の保護範囲に含まれる。
【００１４】
本発明のＣＭＯＳイメージセンサの列共有画素ユニットにつき、その好ましい具体的な実施例は図１〜図４に示すとおりである。
【００１５】
１つの画素はフォトダイオードと、電荷転送トランジスタと、選択トランジスタと、ソースフォロアトランジスタと、リセットトランジスタと、フローティングアクティブ領域と、金属線とを含み、２つの列画素を一組の画素ユニットとし、２つの画素は列内にて選択トランジスタ、ソースフォロアトランジスタ、リセットトランジスタ、フローティングアクティブ領域を共有している。
【００１６】
前記フローティングアクティブ領域およびソースフォロアトランジスタのゲートは列方向で第１の層の金属線で接続されており、この金属線は電源金属線から離れている。
【００１７】
本発明のＣＭＯＳイメージセンサ画素アレイは、前記ＣＭＯＳイメージセンサの列共有画素ユニットを複数セット含み、複数セットの画素ユニットを垂直および水平方向上で二次元画素アレイになるように配置し、前記二次元画素アレイにて第０の層の金属線および第１の層の金属線を含む２層の金属線で接続する。
【００１８】
前記二次元画素アレイにおいて、列方向での同列画素の間の電源線および列信号出力線は第１の層の金属線で接続される。
【００１９】
前記二次元画素アレイにおいて、行方向での同行画素の間のトランジスタ素子制御線は第０の層の金属線で接続される。
【００２０】
本発明では従来のイメージセンサの小面積画素の感度が低いという問題を解決し、金属線は第０の層の金属線および第１の層の金属線のみを素子の制御線として使用することで画像情報を収集する機能を実現するものであり、第２の層以上の高い層の金属線を素子制御線とすることなく、フォトダイオードＳｉ表面上の媒体高さを低くし、より多くの光をフォトダイオードに入射させることができる。フローティングアクティブ領域をソースフォロアトランジスタにゲートに接続する金属線は電源金属線から離れることで、フローティングアクティブ領域の寄生容量を低減するため、信号電子を信号電圧に変換する幅が大きくなる。よって、本発明のＣＭＯＳイメージセンサの列共有画素ユニットおよびＣＭＯＳイメージセンサ画素アレイ構造では、小面積イメージセンサでの光利用効率および変換利得を高めることで、感度を向上させることができ、小面積画素イメージセンサの画質を効果的に高めることができる。
【００２１】
実施例１
【００２２】
図１に示す回路概略図のように、ＣＭＯＳイメージセンサの列共有画素ユニットでは４Ｔ２Ｓ構造を採用しており、２つの画素を含み、この２つの画素は同列で上下構造方式で配置されている。
【００２３】
図１において、１０１および２０１はそれぞれ２つの画素のフォトダイオード、１０２および２０２はそれぞれ２つの電荷転送トランジスタである。１０３はリセットトランジスタ、１０４はソースフォロアトランジスタ、１０５は選択トランジスタ、１０６は列信号出力線であり、このうち２つの画素はリセットトランジスタ１０３、ソースフォロアトランジスタ１０４、選択トランジスタ１０５および列信号出力線１０６を共有している。ＦＤ（Ｆｌｏａｔｉｎｇ  Ｄｉｆｆｕｓｉｏｎ）はフローティングアクティブ領域であり、２つの画素がＦＤを共有している。トランジスタの制御線ＳＸは選択トランジスタ１０５のゲートに接続され、制御線ＴＸ１は転送トランジスタ１０２のゲートに接続され、制御線ＲＸはリセットトランジスタ１０３のゲートに接続され、制御線ＴＸ２は転送トランジスタ２０２のゲートに接続される。列信号出力線１０６はソースフォロアトランジスタ１０４のソースに接続される。Ｖｄｄは電源電圧であり、リセットトランジスタ１０３のドレインおよび選択トランジスタ１０５のドレインに接続されている。
【００２４】
図２に示すのは、図１に示す回路概略図に対応するレイアウト概略図である。
【００２５】
図２において、トランジスタ素子制御線ＳＸ、ＴＸ１、ＲＸ、ＴＸ２は第０の層の金属線により接続され、電源制御線Ｖｄｄおよび列信号出力線１０６は第１の層の金属線により接続される。第０の層の金属素子制御線ＳＸ、ＴＸ１、ＲＸおよびＴＸ２はそれぞれ１０５、１０２、１０３および２０２のゲートポリシリコンにコンタクトホール０を介して相互に接触し、第１の層の金属電源制御線Ｖｄｄと１０５のドレインおよび１０３のドレインとの間はコンタクトホール１を介して相互に接触し、第１の層の金属列信号出力線１０６と１０４のソースのとの間はコンタクトホール１を介して相互に接触する。フローティングアクティブ領域ＦＤと１０４のゲートポリシリコンとの間は第１の層の金属線を使用してコンタクトホール１を介して接触する。
【００２６】
上記した２つの画素は１セットのユニットとして記されているが、本実施例においては複数セットの画素ユニットが垂直および水平方向上で二次元画素アレイとして配置されるとともに、４×４画素アレイを例として概略的に示す。本発明の高感度小面積ＣＭＯＳイメージセンサの列共有画素ユニット構造および二次元画素アレイ構造は、４×４画素アレイを含みつつもこれに限定されず、その他様々なサイズの画素アレイに適応することができる。
【００２７】
図３に示すのは、４×４画素アレイの回路概略図である。図３に示す画素アレイ回路図が対応するレイアウト概略図は図４に示すとおりである。
【００２８】
図３および図４に示す画素アレイにおいて、１１１、１２１、１３１、１４１は第１行の画素のフォトダイオードであり、２１１、２２１、２３１、２４１は第２行の画素のフォトダイオードであり、３１１、３２１、３３１、３４１は第３行の画素のフォトダイオードであり、４１１、４２１、４３１、４４１は第４行の画素のフォトダイオードである。画素素子制御線ＳＸ１は同行の選択トランジスタ１１５、１２５、１３５、１４５のゲートポリシリコンに接続され、画素素子制御線ＴＸ１は同行の電荷転送トランジスタ１１２、１２２、１３２、１４２のゲートポリシリコンに接続され、画素素子制御線ＲＸ１は同行のリセットトランジスタ１１３、１２３、１３３、１４３のゲートポリシリコンに接続され、画素素子制御線ＴＸ２は同行の電荷転送トランジスタ２１２、２２２、２３２、２４２のゲートポリシリコンに接続され、各セットの画素ユニットＦＤはそれぞれ対応するソースフォロアトランジスタ１１４、１２４、１３４、１４４のゲートポリシリコンに接続される。画素素子制御線ＳＸ３は同行の選択トランジスタ３１５、３２５、３３５、３４５のゲートポリシリコンに接続され、画素素子制御線ＴＸ３は同行の電荷転送トランジスタ３１２、３２２、３３２、３４２のゲートポリシリコンに接続され、画素素子制御線ＲＸ３は同行のリセットトランジスタ３１３、３２３、３３３、３４３のゲートポリシリコンに接続され、画素素子のＴＸ４は同行の電荷転送トランジスタ４１２、４２２、４３２、４４２のゲートポリシリコンに接続され、各セットの画素ユニットＦＤはそれぞれ対応するソースフォロアトランジスタ３１４、３２４、３３４、３４４のゲートポリシリコンに接続される。１６、２６、３６、４６はそれぞれ第１列、第２列、第３列、第４列の画素の列信号出力線であり、それぞれ対応する列画素のソースフォロアトランジスタのソースに接続される。Ｖｄｄは電源金属線である。
【００２９】
前記画素アレイにて、同行の画素素子制御線ＳＸ１、ＴＸ１、ＲＸ１、ＴＸ２、ＳＸ３、ＴＸ３、ＲＸ３、ＴＸ４は第０の層の金属線で接続される。同列の信号出力線１６、２６、３６、４６は第１の層の金属線で接続され、電源線Ｖｄｄは第１の層の金属線で接続され、各セットの画素ユニットのＦＤは対応するソースフォロアトランジスタのゲートに第１の層の金属線で接続される。
【００３０】
実施例２
【００３１】
本発明の実施形態を実現する他の実施例は図５の回路概略図に示すように、ＣＭＯＳイメージセンサの列共有画素ユニットでは４Ｔ２Ｓ構造を採用しており、２つの画素を含み、この２つの画素は同列で上下構造方式で配置されている。１０１’および２０１’はそれぞれ２つの画素のフォトダイオードであり、１０２’および２０２’はそれぞれ２つの画素の電荷転送トランジスタである。１０３’はリセットトランジスタであり、１０４’はソースフォロアトランジスタであり、１０５’は選択トランジスタであり、１０６’は列信号出力線であり、このうち２つの画素はリセットトランジスタ１０３’、ソースフォロアトランジスタ１０４’、選択トランジスタ１０５’および列信号出力線１０６’を共有している。ＦＤ’（Ｆｌｏａｔｉｎｇ  Ｄｉｆｆｕｓｉｏｎ）はフローティングアクティブ領域であり、２つの画素がＦＤ’を共有している。トランジスタ制御線ＳＸ’は選択トランジスタ１０５’のゲートに接続され、制御線ＴＸ１’は転送トランジスタ１０２’のゲートに接続され、制御線ＲＸ’はリセットトランジスタ１０３’のゲートに接続され、制御線ＴＸ２’は転送トランジスタ２０２’のゲートに接続される。列信号出力線１０６’はソースフォロアトランジスタ１０４’のソースに接続される。Ｖｄｄ’は電源電圧であり、リセットトランジスタ１０３’のドレインおよび選択トランジスタ１０５’のドレインに接続されている。
【００３２】
上記した２つの画素は１セットのユニットとして記されているが、本実施例においては複数セットの画素ユニットが垂直および水平方向上で二次元画素アレイとして配置されるとともに、４×４画素アレイを例として概略的に示す。本発明の高感度小面積ＣＭＯＳイメージセンサの列共有画素ユニット構造および二次元画素アレイ構造は、４×４画素アレイを含みつつもこれに限定されず、その他様々なサイズの画素アレイに適応することができる。
【００３３】
図６に示す画素アレイにおいて、１１１’、１２１’、１３１’、１４１’は第１行の画素のフォトダイオードであり、２１１’、２２１’、２３１’、２４１’は第２行の画素のフォトダイオードであり、３１１’、３２１’、３３１’、３４１’は第３行の画素のフォトダイオードであり、４１１’、４２１’、４３１’、４４１’は第４行の画素のフォトダイオードである。画素素子制御線ＳＸ１’は同行の選択トランジスタ１１５’、１２５’、１３５’、１４５’のゲートポリシリコンに接続され、画素素子制御線ＴＸ１’は同行の電荷転送トランジスタ１１２’、１２２’、１３２’、１４２’のゲートポリシリコンに接続され、画素素子制御線ＲＸ１’は同行のリセットトランジスタ１１３’、１２３’、１３３’、１４３’のゲートポリシリコンに接続され、画素素子制御線ＴＸ２’は同行の電荷転送トランジスタ２１２’、２２２’、２３２’、２４２’のゲートポリシリコンに接続され、各セットの画素ユニットＦＤ’はそれぞれ対応するソースフォロアトランジスタ１１４’、１２４’、１３４’、１４４’のゲートポリシリコンに接続される。画素素子制御線ＳＸ３’は同行の選択トランジスタ３１５’、３２５’、３３５’、３４５’のゲートポリシリコンに接続され、画素素子制御線ＴＸ３’は同行の電荷転送トランジスタ３１２’、３２２’、３３２’、３４２’のゲートポリシリコンに接続され、画素素子制御線ＲＸ３’は同行のリセットトランジスタ３１３’、３２３’、３３３’、３４３’のゲートポリシリコンに接続され、画素素子のＴＸ４’は同行の電荷転送トランジスタ４１２’、４２２’、４３２’、４４２’のゲートポリシリコンに接続され、各セットの画素ユニットＦＤ’はそれぞれ対応するソースフォロアトランジスタ３１４’、３２４’、３３４’、３４４’のゲートポリシリコンに接続される。１６’、２６’、３６’、４６’はそれぞれ第１列、第２列、第３列、第４列の画素の列信号出力線であり、それぞれ対応する列画素のソースフォロアトランジスタのソースに接続される。Ｖｄｄ’は電源金属線である。
【００３４】
本発明の２つの実施例のＣＭＯＳイメージセンサの列共有画素ユニットおよびＣＭＯＳイメージセンサ画素アレイでは、上下構造方式で配置された画素構造を採用するとともに、画素構造内のトランジスタおよびフローティングノードの接続方式を改善することで、金属線は第０の層の金属線および第１の層の金属線のみを素子の制御線として使用することで画像情報を収集する機能を実現するものであり、第２の層以上の高い層の金属線を素子制御線とすることなく、金属線の使用層数を減らして、フォトダイオードＳｉ表面上の媒体高さを効果的に低くし、より多くの光をフォトダイオードに入射させて、光利用効率を高める。
【００３５】
特に説明すべきは、第０の層の金属線および第１の層の金属線を使用するというものは、本発明を実現する唯一の実施形態ではなく、第１の層の金属線および第２の層の金属線またはその他金属線を使用して本発明の画素構造の長所を実現してもよいということである。第Ｎの層および第Ｎ+１の層の金属線の使用は具体的な画素の設計状況に応じて決定してもよく、いずれも本発明で提案する金属線の使用層数を減らして、媒体の高さを低くし、光利用効率を高める効果を実現することができる。金属線の層階層を変更する画素構造にてその核となる設計方法は上記実施例１および実施例２に類似しているため、ここでは別途説明しない。
【００３６】
また、本発明のＣＭＯＳイメージセンサの列共有画素ユニットのフローティングアクティブ領域をソースフォロアトランジスタのゲートに接続する金属線は電源金属線から離れることで、フローティングアクティブ領域の寄生容量を低減するため、信号電子を信号電圧に変換する幅が大きくなる。
【００３７】
したがって、本発明のＣＭＯＳイメージセンサの列共有画素ユニットおよびＣＭＯＳイメージセンサ画素アレイ構造では小面積画素センサの光利用効率および変換利得を高めることで、感度を向上させることができるので、小面積画素イメージセンサの画質を効果的に高めることができる。
【００３８】
上述したものは、本発明の好ましい具体的な実施形態でしかなく、本発明の保護範囲はこれに限られるものではない。当業者が本発明で開示された技術範囲内で容易に想到可能な変更または置換は、いずれも本発明の保護範囲内に含まれるものとする。よって、本発明の保護範囲は、特許請求の範囲の保護範囲を基準とすべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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