(57)【要約】  本発明は、薄膜トランジスタアレイ基板及びその製造方法、表示パネル、表示装置を提供する。薄膜トランジスタアレイ基板の製造方法は、第１金属酸化物層、第２金属酸化物層及びソース・ドレイン金属層を順次堆積するステップと、前記第１金属酸化物層、前記第２金属酸化物層及び前記ソース・ドレイン金属層をパターニングすることにより活性層（４−１）、バッファー層（４−２）、ソース電極（５）及びドレイン電極（６）をそれぞれ形成するステップとを含む。前記第１金属酸化物層の導電率が前記第２金属酸化物層の導電率よりも小さい。本発明は、金属酸化物ＴＦＴアレイ基板の製造プロセスを簡素化し、製品の生産コストを低下することができる。
2015521383.tif 000002
【特許請求の範囲】
【請求項１】
薄膜トランジスタアレイ基板の製造方法であって、
第１金属酸化物層、第２金属酸化物層及びソース・ドレイン金属層を順次堆積するステップと、
前記第１金属酸化物層、前記第２金属酸化物層及び前記ソース・ドレイン金属層をパターニングすることにより、活性層、バッファー層及びソース・ドレイン電極をそれぞれ形成するステップと、を含み、
前記第１金属酸化物層の導電率が前記第２金属酸化物層の導電率よりも小さい、薄膜トランジスタアレイ基板の製造方法。
【請求項２】
前記第１金属酸化物層、前記第２金属酸化物層及び前記ソース・ドレイン金属層をパターニングすることは、
前記ソース・ドレイン金属層にフォトレジストを塗布するステップと、
完全除去領域、ソース・ドレイン電極に対応する完全保留領域、及びチャネル領域に対応する一部保留領域を形成するステップと、
前記完全除去領域のソース・ドレイン金属層、第１金属酸化物層及び第２金属酸化物層をエッチングするステップと、
前記フォトレジストの灰化プロセスを行うことにより前記一部保留領域のフォトレジストを除去するステップと、
前記一部保留領域のソース・ドレイン金属層をエッチングするステップと、
前記一部保留領域の第２金属酸化物層をエッチングするステップと、
前記完全保留領域のフォトレジストを除去するステップと、を含む、請求項１に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項３】
前記ソース・ドレイン電極を形成した後、さらに、
前記チャネル領域の活性層の表面を修復することを含む、請求項１又は２に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項４】
前記第１金属酸化物層、前記第２金属酸化物層及び前記ソース・ドレイン金属層を堆積する前に、基板にゲート電極及びゲート走査線のパターンを形成し、前記ゲート電極及びゲート走査線のパターンを形成した基板にゲート絶縁層を形成するステップと、
前記第１金属酸化物層、前記第２金属酸化物層及び前記ソース・ドレイン金属層をパターニングした後、前記ソース・ドレイン電極及びデータ線のパターンを形成した基板にコンタクトホールを備えるパッシベーション層のパターンを形成し、前記パッシベーション層に前記コンタクトホールにより前記ドレイン電極と互いに接続する画素電極を形成するステップと、を含む、請求項１〜３の何れか一項に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項５】
薄膜トランジスタアレイ基板であって、
第１金属酸化物層で形成された活性層と、
第２金属酸化物層で形成されたバッファー層と、
ソース・ドレイン金属層で形成されたソース・ドレイン電極と、を備え、
前記バッファー層の導電率が前記活性層の導電率よりも大きく、前記バッファー層はソース電極バッファー層とドレイン電極バッファー層を含み、
前記ソース電極バッファー層は前記活性層と前記ソース電極との間に位置し、前記ドレイン電極バッファー層は前記活性層と前記ドレイン電極との間に位置する薄膜トランジスタアレイ基板。
【請求項６】
前記バッファー層は少なくとも２つの金属酸化物層を含み、前記活性層からの距離の増大に従って、金属酸化物層の導電率が順次増大する、請求項５に記載の薄膜トランジスタアレイ基板。
【請求項７】
基板と、
前記基板に位置し、ゲート金属層で形成されたゲート電極及びゲート走査線と、
前記ゲート電極及びゲート走査線を形成した基板に位置するゲート絶縁層と、
前記ゲート絶縁層に位置する前記活性層と、
前記活性層に位置する前記ソース電極バッファー層と前記ドレイン電極バッファー層と、
前記ソース電極バッファー層及びドレイン電極バッファー層にそれぞれ位置する前記ソース・ドレイン電極及びデータ線と、
前記ソース・ドレイン電極及びデータ線を形成した基板に位置し、コンタクトホールを備えるパッシベーション層と、
前記パッシベーション層に位置する画素電極と、をさらに備え、
前記画素電極は前記コンタクトホールにより前記ドレイン電極と互いに接続する、請求項４又は５に記載の薄膜トランジスタアレイ基板。
【請求項８】
前記バッファー層の材料が非晶質ＩＧＺＯである、請求項５〜７の何れか一項に記載の薄膜トランジスタアレイ基板。
【請求項９】
前記活性層の材料が非晶質ＩＧＺＯ、ＨＩＺＯ、ＩＺＯ、ａ−ＩｎＺｎＯ、ＺｎＯ：Ｆ、Ｉｎ２Ｏ３：Ｓｎ、Ｉｎ２Ｏ３：Ｍｏ、Ｃｄ２ＳｎＯ４、ＺｎＯ：Ａｌ、ＴｉＯ２：Ｎｂ又はＣｄ−Ｓｎ−Ｏである、請求項５〜７の何れか一項に記載の薄膜トランジスタアレイ基板。
【請求項１０】
表示パネルであって、請求項５〜９の何れか一項に記載の薄膜トランジスタアレイ基板を含む表示パネル。
【請求項１１】
表示装置であって、請求項５〜９の何れか一項に記載の薄膜トランジスタアレイ基板を含む表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタアレイ基板及びその製造方法、表示パネル、表示装置に係る。
【背景技術】
【０００２】
薄膜トランジスタ液晶ディスプレイ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ、略称ＴＦＴ−ＬＣＤ）は、体積が小さく、消費電力が低く、放射がないなどの特性を有し、現在のフラットパネルディスプレイ市場で優位性がある。
【０００３】
近年、ＴＦＴ−ＬＣＤは急速に発展し、そのサイズ及び解像度を絶えず向上させ、サイズが大きくて解像度の高い液晶テレビがＴＦＴ−ＬＣＤ発展の主流になる。ＴＦＴ−ＬＣＤサイズの絶えず増加、解像度の絶えず向上に従い、表示品質を向上させるために、周波数がより高い駆動回路を採用する必要がある。従来の非晶質シリコン薄膜トランジスタの移動度は液晶ディスプレイのニーズを満たすことが困難となった。非晶質シリコン薄膜トランジスタの移動度は一般的に約０．５ｃｍ２／Ｖ・Ｓであるが、液晶ディスプレイのサイズが８０インチを超えて且つ駆動周波数が１２０Ｈｚである際、１ｃｍ２／Ｖ・Ｓ以上の移動度が必要となり、従来の非晶質シリコン薄膜トランジスタの移動度は明らかにそれを満たすことが困難である。金属酸化物ＴＦＴ（非晶質ＩＧＺＯ）は、移動度が高く、均一性が優れ、透明で且つ製造プロセスが簡単であるため、大サイズである液晶ディスプレイとアクティブ型有機ＥＬの要求をより良く満たすことができ、注目を集めるものとなっている。
【０００４】
ただし、従来技術において、金属酸化物ＴＦＴを製造する際、ソース・ドレイン金属電極を形成する際、金属酸化物層に対する損壊を避けるように一般的に金属酸化物の上に一層の保護層を加える。このように、パターニング回数を増加して、生産効率を影響する。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする技術課題は、薄膜トランジスタアレイ基板、その製造方法、表示パネル及び表示装置を提供し、金属酸化物ＴＦＴアレイ基板の製造プロセスを簡素化することができ、製品の生産コストを低下することである。
【課題を解決するための手段】
【０００６】
上記技術課題を解決するために、本発明により提供した技術案は以下のようである。
【０００７】
本発明の一方面では、薄膜トランジスタアレイ基板の製造方法を提供する。この製造方法は、第１金属酸化物層、第２金属酸化物層及びソース・ドレイン金属層を順次堆積するステップと、前記第１金属酸化物層、前記第２金属酸化物層及び前記ソース・ドレイン金属層をパターニングすることにより活性層、バッファー層及びソース・ドレイン電極をそれぞれ形成するステップとを含み、前記第１金属酸化物層の導電率が前記第２金属酸化物層の導電率より小さい。
【０００８】
例えば、前記第１金属酸化物層、前記第２金属酸化物層及び前記ソース・ドレイン金属層をパターニングすることは、前記ソース・ドレイン金属層にフォトレジストを塗布するステップと、完全除去領域、ソース・ドレイン電極に対応する完全保留領域、及びチャネル領域に対応する一部保留領域を形成するステップと、前記完全除去領域のソース・ドレイン金属層、第１金属酸化物層及び第２金属酸化物層をエッチングするステップと、前記フォトレジストの灰化プロセスを行うことにより前記一部保留領域のフォトレジストを除去するステップと、前記一部保留領域のソース・ドレイン金属層をエッチングするステップと、前記一部保留領域の第２金属酸化物層をエッチングするステップと、前記完全保留領域のフォトレジストを除去することにより、ソース電極バッファー層とドレイン電極バッファー層を含むバッファー層、前記ソース電極バッファー層と前記ドレイン電極バッファー層にそれぞれ位置する前記ソース・ドレイン金属層で形成されたソース・ドレイン電極を形成するステップと、を含む。
【０００９】
さらに、前記ソース・ドレイン電極を形成した後、さらに、前記チャネル領域の活性層の表面を修復することを含む。
【００１０】
さらに、前記製造方法は、前記第１金属酸化物層、前記第２金属酸化物層及びソース・ドレイン金属層を堆積する前に、基板にゲート電極及びゲート走査線のパターンを形成し、前記ゲート電極及びゲート走査線のパターンを形成した基板にゲート絶縁層を形成するステップと、前記第１金属酸化物層、前記第２金属酸化物層及び前記ソース・ドレイン金属層をパターニングした後、前記ソース・ドレイン電極及びデータ線のパターンを形成した基板にコンタクトホールを備えるパッシベーション層のパターンを形成し、前記パッシベーション層に前記コンタクトホールにより前記ドレイン電極と互いに接続する画素電極を形成するステップと、を含む。
【００１１】
本発明は、薄膜トランジスタアレイ基板をさらに提供する。このアレイ基板は、第１金属酸化物層で形成された活性層と、第２金属酸化物層で形成されたバッファー層と、ソース・ドレイン金属層で形成されたソース・ドレイン電極とを備え、前記バッファー層の導電率が前記活性層の導電率よりも大きく、前記バッファー層はソース電極バッファー層とドレイン電極バッファー層を含み、前記ソース電極バッファー層は前記活性層と前記ソース電極との間に位置し、前記ドレイン電極バッファー層は前記活性層と前記ドレイン電極との間に位置する。
【００１２】
さらに、前記バッファー層は少なくとも２つの金属酸化物層を含み、前記活性層に近いところから前記活性層に離れるところへの方向に、即ち、活性層からの距離の増大に従って、金属酸化物層の導電率が順次増大する。
【００１３】
さらに、前記薄膜トランジスタアレイ基板は、基板と、前記基板に位置し、ゲート金属層で形成されたゲート電極及びゲート走査線と、前記ゲート電極及びゲート走査線を形成する基板に位置するゲート絶縁層と、前記ゲート絶縁層に位置する活性層と、前記活性層に位置するソース電極バッファー層と前記ドレイン電極バッファー層と、前記ソース電極バッファー層及びドレイン電極バッファー層にそれぞれ位置する前記ソース・ドレイン電極及びデータ線と、前記ソース・ドレイン電極及びデータ線を形成する基板に位置し、コンタクトホールを備えるパッシベーション層と、前記パッシベーション層に位置する画素電極と、を備え、前記画素電極は前記コンタクトホールにより前記ドレイン電極と互いに接続する。
【００１４】
さらに、前記バッファー層の材料は非晶質ＩＧＺＯである。
【００１５】
さらに、前記活性層の材料は、非晶質ＩＧＺＯ、ＨＩＺＯ、ＩＺＯ、ａ−ＩｎＺｎＯ、ＺｎＯ：Ｆ、Ｉｎ２Ｏ３：Ｓｎ、Ｉｎ２Ｏ３：Ｍｏ、Ｃｄ２ＳｎＯ４、ＺｎＯ：Ａｌ、ＴｉＯ２：Ｎｂ又はＣｄ−Ｓｎ−Ｏである。
【００１６】
本発明は、以上に記載した薄膜トランジスタアレイ基板を含む表示パネルをさらに提供する。
【００１７】
本発明は、以上に記載した薄膜トランジスタアレイ基板を含む表示装置をさらに提供する。
【発明の効果】
【００１８】
本発明は、以下の有益な効果を有する。
上記方法において、導電率が高い第２金属酸化物層によりソース・ドレイン金属層をエッチングする際、活性層を保護するとともに、ソース・ドレイン電極と活性層との接触抵抗を減少するバッファー層を最後に形成することができる。これにより、活性層と、ソース・ドレイン金属層で形成されたソース・ドレイン電極は１回のパターニングにより形成され、パターニング回数を減少し、生産効率を向上させ、製品の生産コストを低下することができる。
【００１９】
本発明をさらに明確に説明するために、以下、実施例の図面について簡単に紹介する。言うまでもないが、下記に記載の図面は本発明のいくつかの実施例に係るものに過ぎず、本発明を制限するものではない。
【図面の簡単な説明】
【００２０】
【図１】図１は本発明の一実施例の薄膜トランジスタアレイ基板の平面模式図である。
【図２】図２は本発明の一実施例の薄膜トランジスタアレイ基板の製造方法の第１回のパターニングプロセスの後、図１におけるＡ−Ｂ位置に対応する断面模式図である。
【図３】図３は本発明の一実施例の薄膜トランジスタアレイ基板の製造方法の第２回のパターニングプロセスにおいて露光と現像後の図１におけるＡ−Ｂ位置に対応する断面模式図である。
【図４】図４は本発明の一実施例の薄膜トランジスタアレイ基板の製造方法の第２回のパターニングプロセスにおいて第１回のエッチングの後の図１におけるＡ−Ｂ位置に対応する断面模式図である。
【図５】図５は本発明の一実施例の薄膜トランジスタアレイ基板の製造方法の第２回のパターニングプロセスにおいて灰化後の図１におけるＡ−Ｂ位置に対応する断面模式図である。
【図６】図６は本発明の一実施例の薄膜トランジスタアレイ基板の製造方法の第２回のパターニングプロセス後の図１におけるＡ−Ｂ位置に対応する断面模式図である。
【図７】図７は本発明一実施例の薄膜トランジスタアレイ基板の製造方法の第３回のパターニングプロセスにおいて第１回のエッチングの後の図１におけるＡ−Ｂ位置に対応する断面模式図である。
【図８】図８は本発明の一実施例の薄膜トランジスタアレイ基板の図１におけるＡ−Ｂ位置に対応する断面模式図である。
【発明を実施するための形態】
【００２１】
本発明の目的、技術案、及びメリットをさらに明確にするために、以下において本発明の実施例の図面を参照して、本発明の実施例について明確に、完全に記述する。明らかなように、この実施例は本発明の一部の実施例であり、全ての実施例ではない。本発明の実施例に基づいて、当業者が創造的な労働を必要としない前提において得ることができるその他の実施例は、いずれも本発明の保護範囲に属するものとなる。
【００２２】
特に定義しない限り、ここで用いられる技術用語又は科学用語は、本発明が属する技術分野の一般的な当業者が理解できる通常の意味の用語である。本願の明細書及び特許請求の範囲で用いられる「第１」、「第２」及び類似の単語は何らの順番、数量又は重要性を表するものではなく、単に異なる構成部分を区分するために用いられる。同様に、「１つ」又は「１」などの類似した単語も数量制限を表すものではなく、少なくとも１つが存在することを表す。「含む」又は「含有」などの類似の単語は、「含む」又は「含有」の前に記載された素子又は部材及びその同等のものを含む意味で、他の素子又は部材を除外するものではない。「接続」又は「連通」などの類似の単語は物理的又は機械的な接続に限定されたものではなく、直接又は間接に関わらず電気的な接続を含むことができる。「上」、「下」、「左」、「右」などは単に相対位置関係を表し、記述された対象の絶対位置が変更した後、該相対位置関係も相応に変更する可能性がある。
【００２３】
本発明の一実施例のアレイ基板は、複数のゲート線と複数のデータ線を含み、これらのゲート線とデータ線は互いに交差することにより、行列に配列された画素ユニットを画成する。各画素ユニットは、スイッチ素子とする薄膜トランジスタと液晶の配列を制御するための画素電極とを含む。例えば、各画素の薄膜トランジスタのゲートが対応するゲート線と電気接続され又は一体として形成され、ソースが対応するデータ線と電気接続され又は一体として形成され、ドレインが対応する画素電極と電気接続され又は一体として形成される。以下の説明は主に単一又は複数の画素ユニットに対して行われるが、他の画素ユニットは同じ方法で形成することができる。
【００２４】
従来技術において、金属酸化物ＴＦＴを製造する場合、ソース／ドレイン金属電極を形成する際に金属酸化物層に対する損壊を避けるように一般的に金属酸化物の上に一層の保護層を加える。これにより、パターニングプロセスの回数が増加し、生産効率に影響する。この問題を解決するために、本発明の実施例では薄膜トランジスタアレイ基板及びその製造方法、表示パネル、表示装置を提供し、金属酸化物ＴＦＴアレイ基板の製造プロセスを簡素化することができ、製品の生産コストを低下する。
【００２５】
本発明一実施例では、薄膜トランジスタアレイ基板の製造方法を提供する。この製造方法によれば、１回のパターニングプロセスにより金属酸化物層で形成された活性層と、ソース・ドレイン金属層で形成されたソース・ドレイン電極を形成することができる。
【００２６】
該製造方法により活性層とソース・ドレイン電極を形成する工程は、
第１金属酸化物層、第２金属酸化物層及びソース・ドレイン金属層を順次堆積するステップと、
ソース・ドレイン金属層にフォトレジストを塗布するステップと、
グレートーン又はハーフトーンマスクを利用してフォトレジストに対して露光と現像を行い、完全除去領域、ソース・ドレイン電極に対応する完全保留領域、及びチャネル領域に対応する一部保留領域を形成ステップと、
完全除去領域のソース・ドレイン金属層、第１金属酸化物層及び第２金属酸化物層をエッチングして活性層を形成し、一部保留領域のフォトレジストをフォトレジストの灰化プロセスで除去するステップと、
その後、まず、一部保留領域のソース・ドレイン金属層をエッチングし、さらに一部保留領域の第２金属酸化物層をエッチングして薄膜トランジスタのチャネル領域を形成し、完全保留領域のフォトレジストを除去し、ソース電極バッファー層及びドレイン電極バッファー層を含むバッファー層と、ソース電極バッファー層及びドレイン電極バッファー層にそれぞれ位置し、ソース・ドレイン金属層で形成されたソース・ドレイン電極とを形成するステップと、
を含む。
第１金属酸化物層の導電率が第２金属酸化物層の導電率よりも小さい。
【００２７】
バッファー層が活性層とソース・ドレイン金属層との間に位置し、金属酸化物層で形成され、ソース・ドレイン電極と活性層との接触抵抗を減少するとともに下の活性層を保護し、金属酸化物ＴＦＴの性能を向上させる役割を有する。バッファー層はソース電極バッファー層及びドレイン電極バッファー層を含み、ソース電極バッファー層は活性層とソース電極との間に位置し、ドレイン電極バッファー層は活性層とドレイン電極との間に位置している。
【００２８】
活性層は低導電率の金属酸化物層で形成され、バッファー層は高導電率の金属酸化物層で形成される。高導電率の金属酸化物層は、酸素の含有量が高く、該金属酸化物層の導電性が良く、Ｒｓ＜１０６オーム・平方ミリメートル／メートルであり、導体に近い。低導電率の金属酸化物層は、酸素の含有量が低く、該金属酸化物層の導電性が悪く、１０６オーム・平方ミリメートル／メートル＜Ｒｓ＜１０１１オーム・平方ミリメートル／メートルであり、半導体である。例えば、高導電率の金属酸化物層は非晶質インジウムガリウム亜鉛酸化物（ＩＧＺＯ）を採用することができる。低導電率の金属酸化物層はハフニウムインジウム亜鉛酸化物（ＨＩＺＯ）、ＩＺＯ、ａ−ＩｎＺｎＯ、ＺｎＯ：Ｆ、Ｉｎ２Ｏ３：Ｓｎ、Ｉｎ２Ｏ３：Ｍｏ、Ｃｄ２ＳｎＯ４、ＺｎＯ：Ａｌ、ＴｉＯ２：Ｎｂ、Ｃｄ−Ｓｎ−Ｏ又は他の金属酸化物を採用することができる。
【００２９】
例えば、バッファー層は少なくとも２つの高導電率の金属酸化物層で形成されることができ、活性層に近いところから活性層に離れるところへの方向に、該少なくとも２つの金属酸化物層の導電率が順次増大する。
【００３０】
例えば、ソース電極及びドレイン電極を形成した後、さらにチャネル領域の活性層の表面を修復処理することができる。これにより、エッチングの際、活性層に対する損傷及び汚染を修復する。具体的に、Ｎ２Ｏ又はＯ２プラズマを利用してチャネル領域の活性層の表面を処理することができる。ひとつの実施例において、プラズマのプロセスパラメータの範囲は、気圧１００−２０００ｍＴ、ＲＦパワー５００Ｗ−４０００Ｗ、Ｎ２Ｏガス流量５００−３０００ｓｃｃｍである。
【００３１】
例えば、本発明の実施例の薄膜トランジスタアレイ基板の製造方法は、
基板にゲート電極及びゲート走査線のパターンを形成するステップと、
ゲート電極及びゲート走査線のパターンを形成した基板にゲート絶縁層を形成するステップと、
ゲート絶縁層に第１金属酸化物層、第２金属酸化物層、及びソース・ドレイン金属層を順次堆積するステップと、
ソース・ドレイン金属層にフォトレジストを塗布するステップと、
グレートーン又はハーフトーンマスクを利用してフォトレジストに対して露光と現像を行い、完全除去領域、ソース・ドレイン電極及びデータ線に対応する完全保留領域、及びチャネル領域に対応する一部保留領域を形成ステップと、
完全除去領域のソース・ドレイン金属層、第１金属酸化物層及び第２金属酸化物層をエッチングし、活性層を形成し、一部保留領域のフォトレジストをフォトレジストの灰化プロセスで除去ステップと、
その後、まず、一部保留領域のソース・ドレイン金属層をエッチングし、さらに一部保留領域の第２金属酸化物層をエッチングし、薄膜トランジスタのチャネル領域を形成し、完全保留領域のフォトレジストを除去し、ソース電極バッファー層及びドレイン電極バッファー層を含むバッファー層と、ソース電極バッファー層及びドレイン電極バッファー層にそれぞれ位置し、ソース・ドレイン金属層で形成されたソース・ドレイン電極及びデータ線とを形成するステップと、
ソース・ドレイン電極及びデータ線のパターンを形成した基板にコンタクトビアホールを含むパッシベーション層のパターンを形成するステップと、
パッシベーション層にコンタクトビアホールによりドレイン電極と互いに接続する画素電極を形成するステップと、を含む。
前記第１金属酸化物層の導電率が前記第２金属酸化物層の導電率よりも小さい。
【００３２】
本発明の実施例による薄膜トランジスタアレイ基板の製造方法によれば、導電率が高い第２金属酸化物層はソース・ドレイン金属層をエッチングする際活性層を保護することができるだけでなく、最後にソース・ドレイン電極と活性層との接触抵抗を減少するバッファー層を形成することもできる。これにより１回のパターニングだけで活性層と、ソース・ドレイン金属層で形成されたソース・ドレイン電極とを形成することができ、パターニング回数を減少し、生産効率を向上させ、製品の生産コストを低下することができる。
【００３３】
本発明の実施例は薄膜トランジスタアレイ基板をさらに提供する。該アレイ基板は、
第１金属酸化物層で形成された活性層と、
第２金属酸化物層で形成されたバッファー層と、
ソース・ドレイン金属層で形成されたソース・ドレイン電極と、を備え、
バッファー層の導電率が活性層の導電率よりも大きく、バッファー層はソース電極バッファー層及びドレイン電極バッファー層を含み、ソース電極バッファー層は活性層とソース電極との間に位置し、ドレイン電極バッファー層は活性層とドレイン電極との間に位置している。
【００３４】
バッファー層が活性層とソース・ドレイン金属層との間に位置し、金属酸化物で形成され、ソース・ドレイン電極と活性層との接触抵抗を減少するとともに、活性層を保護し、金属酸化物ＴＦＴの性能を向上させることを目的とする。
【００３５】
活性層の材料が低導電率の金属酸化物層であり、バッファー層の材料が高導電率の金属酸化物層である。そのうち高導電率の金属酸化物層における酸素の含有量が高く、該金属酸化物層の導電性が良く、Ｒｓ＜１０６オーム・平方ミリメートル／メートルであり、導体に近い。低導電率の金属酸化物層は、酸素の含有量が低く、該金属酸化物層の導電性が悪く、１０６オーム・平方ミリメートル／メートル＜Ｒｓ＜１０１１オーム・平方ミリメートル／メートルであり、半導体である。例えば、バッファー層は非晶質ＩＧＺＯを採用することができ、活性層はＨＩＺＯ、ＩＺＯ、ａ−ＩｎＺｎＯ、ＺｎＯ：Ｆ、Ｉｎ２Ｏ３：Ｓｎ、Ｉｎ２Ｏ３：Ｍｏ、Ｃｄ２ＳｎＯ４、ＺｎＯ：Ａｌ、ＴｉＯ２：Ｎｂ、Ｃｄ−Ｓｎ−Ｏ又は他の金属酸化物を採用することができる。
【００３６】
例えば、バッファー層は２つ以上の高導電率の金属酸化物層で形成され、活性層に近いところから活性層に離れるところへの方向に、該２つ以上の金属酸化物層の導電率が順次増大する。
【００３７】
以下、具体的な実施例を参考して本発明の実施例の薄膜トランジスタアレイ基板をさらに説明する。
【００３８】
本実施例において、チャネル領域、ソース電極、ドレイン電極及びデータ線などの部分の構造は、
第１金属酸化物層で形成された活性層と、
活性層に位置し、第２金属酸化物層で形成されたバッファー層と、
ソース電極バッファー層及びドレイン電極バッファー層にそれぞれ位置しソース／ドレイン金属層で形成されたソース電極、ドレイン電極と、を備え、バッファー層の導電率が活性層の導電率よりも大きく、バッファー層はソース電極バッファー層及びドレイン電極バッファー層を含む。
【００３９】
図１及び図８に示すように、該薄膜トランジスタアレイ基板の構造は、具体的に、
基板１と、
基板１に位置し、ゲート金属層で形成されたゲート電極２及びゲート走査線１２と、
ゲート電極２とゲート走査線１２を形成した基板１に位置するゲート絶縁層３と、
ゲート絶縁層３に位置し、第１金属酸化物層で形成された活性層４−１と、
活性層４−１に位置し、第２金属酸化物層で形成されたソース電極バッファー層及びドレイン電極バッファー層４−２と、
ソース電極バッファー層及びドレイン電極バッファー層にそれぞれ位置し、ソース・ドレイン金属層で形成されたソース電極５、ドレイン電極６及びデータ線１３と、
ソース電極５、ドレイン電極６及びデータ線１３を形成した基板１に位置し、コンタクトホールを含むパッシベーション層７と、
パッシベーション層７に位置する画素電極８と、を備え、画素電極８はコンタクトホールによりドレイン電極６と互いに接続する。
【００４０】
以下、本実施例の薄膜トランジスタアレイ基板の製造プロセスを詳細に説明する。このプロセスは以下のステップを含む。
〈第１回のパターニングステップ〉
ガラス基板又は石英基板であり得る基板１を提供する。基板１にゲート金属層を堆積することによりゲート電極及びゲート走査線を形成する。
【００４１】
具体的に、スパッタリング又は熱蒸発の方法を採用して基板１に厚さが５００〜４０００Åのゲート金属層を堆積する。ゲート金属層はＣｒ、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ａｌ、Ｃｕなどの金属又は合金から選ばれることができる。ゲート金属層は単層金属又は単層合金であってよく、多層金属又は多層合金であってもよい。ゲート金属層にフォトレジストを塗布し、マスクを利用してフォトレジストに対して露光と現像を行った後、エッチングし、ゲート電極２とゲート走査線１２を形成する。図２に示すのは、第１回のパターニングした後に形成された構造の断面模式図である。
【００４２】
〈第２回のパターニングプロセス〉
ゲート電極２とゲート走査線１２を形成した基板１にゲート絶縁層３、第１金属酸化物層、第２金属酸化物層、ソース・ドレイン金属層を順次堆積する。
【００４３】
具体的に、ゲート電極２とゲート走査線１２を形成した基板１にＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ，プラズマ強化化学気相蒸着法）で厚さが２０００〜５０００Åのゲート絶縁層３を堆積する。ゲート絶縁層３は酸化物、窒化物又は酸素窒素化合物から選ばれることができ、反応ガスはＳｉＨ４、ＮＨ３、Ｎ２又はＳｉＨ２Ｃｌ２、ＮＨ３、Ｎ２であってよい。ゲート絶縁層は、単層であってもよく、多層であってもよい。一般的に金属酸化物層に近いものは酸化物ゲート絶縁層である。
【００４４】
そして、スパッタリングによりゲート絶縁層３に厚さがいずれも５０〜２０００Åの第１金属酸化物層及び第２金属酸化物層を連続に堆積する。これにより第１金属酸化物層で活性層を形成し、第２金属酸化物層でバッファー層を形成する。バッファー層は活性層とソース・ドレイン金属層との間に位置し、金属酸化物で形成され、ソース・ドレイン電極と活性層との接触抵抗を減少するとともにソース・ドレイン金属層をエッチングしてソース電極及びドレイン電極を形成する際、下の活性層を保護し、金属酸化物ＴＦＴの性能を向上させる役割を有する。
【００４５】
活性層は、導電率がバッファー層の導電率よりも低く、半導体に近い。バッファー層は少なくとも１つの金属酸化物層で形成されることができる。バッファー層は２つ以上の高導電率の金属酸化物層で形成される際、活性層に近いところから活性層に離れるところへの方向に、即ち、活性層からの距離の増大に従って、該２つ以上の金属酸化物層の導電率が順次増大する。活性層は多層を含むことができ、例えば、多層金属酸化物層を含むことができる。具体的に、例えば、活性層は３層の金属酸化物層を含むことができ、順次に第１金属酸化物層、第２金属酸化物層及び第３金属酸化物層であり、第１金属酸化物層の導電率が第２金属酸化物層の導電率よりも小さく、第２金属酸化物層の導電率が第３金属酸化物層の導電率よりも小さい。
【００４６】
本実施例はバッファー層がただ１つの金属酸化物層を含むことを例として具体的に説明した。本実施例において、ゲート絶縁層３に２つの金属酸化物層を連続に堆積し、先に堆積した金属酸化物層は、導電率が低く、活性層４−１を形成することができ、次に堆積した金属酸化物層は、導電率が高く、バッファー層４−２を形成することができる。ゲート絶縁層３に３つ以上の金属酸化物層を堆積する際、最下層の金属酸化物層は活性層を形成するためのものであり、残りの金属酸化物層はバッファー層を形成するためのものである。
【００４７】
金属酸化物層を堆積する際、酸素含有量を制御することにより有効的に金属酸化物層の導電性を制御することができる。金属酸化物層における酸素の含有量が高い場合、該金属酸化物層の導電性が良く、Ｒｓ＜１０６オーム・平方ミリメートル／メートルであり、導体に近い。金属酸化物層における酸素の含有量が低い場合、該金属酸化物層の導電性が悪く、１０６オーム・平方ミリメートル／メートル＜Ｒｓ＜１０１１オーム・平方ミリメートル／メートルであり、半導体である。具体的に、第２金属酸化物層は非晶質ＩＧＺＯを採用することができ、第１金属酸化物層は非晶質ＩＧＺＯ、ＨＩＺＯ、ＩＺＯ、ａ−ＩｎＺｎＯ、ＺｎＯ：Ｆ、Ｉｎ２Ｏ３：Ｓｎ、Ｉｎ２Ｏ３：Ｍｏ、Ｃｄ２ＳｎＯ４、ＺｎＯ：Ａｌ、ＴｉＯ２：Ｎｂ、Ｃｄ−Ｓｎ−Ｏ又は他の金属酸化物を採用することができ、その後、第２金属酸化物層にソース・ドレイン金属層を堆積し、具体的に、スパッタリング又は熱蒸発の方法により厚さが２０００〜４０００Åのソース・ドレイン金属層を堆積することができる。ソース・ドレイン金属層はＣｒ、Ｗ、Ｔｉ、Ｔａ、Ｍｏなどの金属と合金から選ばれることができ、単層金属薄膜又は単層合金薄膜であってもよく、多層金属薄膜又は多層合金薄膜であってもよい。
【００４８】
フォトレジストの塗布と１回のグレートーン又はハーフトーンマスクの露光と現像後、完全除去領域、一部保留領域及び完全保留領域を形成する。図３に示すように、完全保留領域がソース・ドレイン金属電極及びデータ線に対応し、一部保留領域がＴＦＴチャネル領域に対応する。第１回のエッチングを行い、完全除去領域のソース・ドレイン金属層及び第１金属酸化物層、第２金属酸化物層をエッチングし、それにより活性層４−１を形成する。その構造は図４に示す。次に１回のフォトレジストの灰化プロセスを行い、それにより一部保留領域のフォトレジスト１０を除去し、図５に示すような構造を形成する。次に第２回のエッチングを行い、先に一部保留領域のソース・ドレイン金属層をエッチングし、さらに一部保留領域の第２金属酸化物層をエッチングする。第２金属酸化物層を完全にエッチングすることを確保するために、エッチングする際、一部の第１金属酸化物層をエッチングし、それによりソース電極とドレイン電極との間にＴＦＴのチャネルを形成する。
【００４９】
本実施例において、バッファー層４−２はソース／ドレイン金属層と直接接触する。このように設計すると、活性層４−１と、ソース・ドレイン電極との接触抵抗を減少し、金属酸化物ＴＦＴのオン電流を向上させることができる。活性層４−１はゲート絶縁層３と直接接触し、低酸素含有量の金属酸化物層は活性層を形成してＴＦＴの性能が一層安定になる。
【００５０】
さらに、金属酸化物ＴＦＴの性能を向上させるためにＴＦＴチャネル領域の活性層の表面を処理し、それによりエッチングする際に活性層に対する損傷及び汚染を修復する。具体的に、Ｎ２Ｏ又はＯ２プラズマを利用してチャネル領域の活性層の表面を処理することができる。５Ｇ生産ラインを例として、プラズマのプロセスパラメータの範囲は、気圧１００−２０００ｍＴ、ＲＦパワー５００Ｗ−４０００Ｗ、Ｎ２Ｏガス流量５００−３０００ｓｃｃｍであり、異なる生産ラインの設備は、プロセスパラメータが異なるが、処理の考えが同じである。
【００５１】
その後、残余のフォトレジスト１０を除去し、ソース電極バッファー層及びドレイン電極バッファー層を含むバッファー層４−２、ソース電極５、ドレイン電極６及びデータ線１３を形成し、第２回のパターニングをし、最後に形成された構造は図６に示すようなものである。
【００５２】
〈第３回のパターニング〉
第２回のパターニングを終了した基板１にパッシベーション層７を堆積する。具体的に、ＰＥＣＶＤ方法により厚さが２０００〜５０００Åのパッシベーション層７を堆積する。パッシベーション層７は酸化物、窒化物又は酸素窒素化合物から選ばれることができる。パッシベーション層７は単層構造であってもよく、多層構造であってもよい。対応の反応ガスはＳｉＨ４、ＮＨ３、Ｎ２又はＳｉＨ２Ｃｌ２、ＮＨ３、Ｎ２であってもよい。パッシベーション層にフォトレジストを塗布し、マスクを利用してフォトレジストに対して露光と現像を行なった後エッチングし、コンタクトビアホールを含むパッシベーション層７のパターンを形成する。図７に示すのは、第３回のパターニングプロセスをした後に形成された構造の断面模式図である。
【００５３】
〈第４回のパターニング〉
第３回のパターニングプロセスを完成した基板１に透明導電層を堆積する。具体的に、スパッタリング又は熱蒸発の方法によりパッシベーション層７を形成した基板１に厚さが３００〜１５００Åの透明導電層を堆積する。透明導電層はＩＴＯ又はＩＺＯ、又は他の透明金属酸化物を採用することができる。透明導電層にフォトレジストを塗布し、マスクを利用してフォトレジストに対して露光と現像を行なった後にエッチングし、画素電極８を形成する。この画素電極８はコンタクトビアホールによりドレイン電極６と互いに接続する。
【００５４】
図８に示すのは、第４回のパターニングをした後に形成された薄膜トランジスタアレイ基板の断面模式図である。図１に示すのは、４回のパターニングをした後形成された薄膜トランジスタアレイ基板の平面模式図である。
【００５５】
本実施例は導電率が高い第２金属酸化物層によりソース・ドレイン金属層をエッチングする際に活性層を保護することができるだけでなく、最後にソース・ドレイン電極と活性層との接触抵抗を減少するバッファー層を形成することができる。これにより１回のパターニングにより活性層、ソース・ドレイン電極を形成することができ、パターニング回数を減少し、生産効率を向上させ、製品の生産コストを低下することができる。その他、本発明の実施例の技術案はゲート絶縁層に２層以上の金属酸化物層を形成し、底層は活性層であり、残りの層はバッファー層として、ソース・ドレイン電極を形成する際、一部のバッファー層をエッチングし、チャネルを形成する。このように設計すると、ソース・ドレイン電極と活性層との接触抵抗を減少することができるだけでなく、同時にバッファー層を利用して活性層を保護し、金属酸化物ＴＦＴの性能を向上させることができる。
【００５６】
本発明の実施例は、以上に記載した薄膜トランジスタアレイ基板を含む表示パネルをさらに提供する。
【００５７】
本発明の実施例は、以上に記載した薄膜トランジスタアレイ基板を含む表示装置をさらに提供する。該表示装置は、具体的に、液晶ディスプレイ、タブレットＰＣなどの電子機器に適用することができる。
【００５８】
以上に記載したのは単に本発明の例示的な実施形態であり、本発明の保護範囲を限定するものではなく、本発明の保護範囲は特許請求の範囲により確定される。
【符号の説明】
【００５９】
１  基板
２  ゲート電極
３  ゲート絶縁層
４−１  活性層
４−２  バッファー層
５  ソース電極
６  ドレイン電極
７  パッシベーション層
８  画素電極
１０  フォトレジスト
１２  ゲート走査線
１３  データ線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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