(57)【要約】  １つの特徴は、アクセストランジスタとアンチヒューズとを含む集積回路に関する。アクセストランジスタは、少なくとも１つのソース／ドレイン領域を含み、アンチヒューズは、導体−絶縁体−導体構造を有する。アンチヒューズは、第１の電極として機能する第１の導体を含み、アンチヒューズ誘電体および第２の導体も含む。第１の電極の第１の表面は、アンチヒューズ誘電体の第１の表面に結合され、アンチヒューズ誘電体の第２の表面は、第２の導体の第１の表面に結合される。第２の導体は、アクセストランジスタのソース／ドレイン領域に電気的に結合される。アンチヒューズは、アンチヒューズ誘電体破壊電圧よりも大きいか、またはそれに等しいプログラミング電圧Ｖｐｐが、第１の電極と第２の導体との間に印加される場合、開回路状態から閉回路状態に遷移するように構成される。
2015525969.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つのソース／ドレイン領域を含むアクセストランジスタと、
導体−絶縁体−導体構造を有し、第１の電極である第１の導体と、アンチヒューズ誘電体と、第２の導体とを含むアンチヒューズであって、前記第１の電極の第１の表面は、前記アンチヒューズ誘電体の第１の表面に結合され、前記アンチヒューズ誘電体の第２の表面は、前記第２の導体の第１の表面に結合され、前記第２の導体は、前記アクセストランジスタのソース／ドレイン領域に電気的に結合される、アンチヒューズと
を含む、集積回路。
【請求項２】
前記アンチヒューズは、アンチヒューズ誘電体破壊電圧よりも大きいか、またはそれに等しいプログラミング電圧Ｖｐｐが、第１の電極と第２の導体との間に印加される場合、開回路状態から閉回路状態に遷移するように構成される、請求項１に記載の集積回路。
【請求項３】
前記プログラミング電圧Ｖｐｐは、前記集積回路の入力／出力（Ｉ／Ｏ）電圧ＶＩ／Ｏにほぼ等しい、請求項２に記載の集積回路。
【請求項４】
前記アンチヒューズ誘電体は、厚さｔを有し、ｔを増加させることによって、前記アンチヒューズ誘電体破壊電圧は増加する、請求項２に記載の集積回路。
【請求項５】
前記アクセストランジスタは、ゲート端子と、ゲート誘電体破壊電圧を有するゲート誘電体と、本体とをさらに含み、前記ゲート誘電体は、ゲートと前記本体との間に配置され、前記アンチヒューズ誘電体破壊電圧は、前記ゲート誘電体破壊電圧よりも小さい、請求項２に記載の集積回路。
【請求項６】
前記ゲート誘電体および前記アンチヒューズ誘電体は、少なくとも１つの異なる誘電材料から作製される、請求項５に記載の集積回路。
【請求項７】
前記アンチヒューズは、少なくとも一部は、前記ソース／ドレイン領域の上に位置する、請求項１に記載の集積回路。
【請求項８】
前記アンチヒューズは、少なくとも一部は、前記ソース／ドレイン領域と同じ垂直平面内に位置する、請求項１に記載の集積回路。
【請求項９】
前記第２の導体は、前記ソース／ドレイン領域に結合された金属ソース／ドレイン接触子である、請求項１に記載の集積回路。
【請求項１０】
前記第２の導体は、前記ソース／ドレイン領域に電気的に結合された第２の表面を有する第２の電極である、請求項１に記載の集積回路。
【請求項１１】
前記アンチヒューズ誘電体の前記第１の表面は、前記アンチヒューズ誘電体の前記第２の表面の反対方向に面する、請求項１に記載の集積回路。
【請求項１２】
前記第１の電極、前記アンチヒューズ誘電体、および／または前記第２の導体のうちの少なくとも１つは、ほぼ平坦な形状および／または矩形の直方体形状のうちの少なくとも１つを有する、請求項１に記載の集積回路。
【請求項１３】
前記第１の電極は、少なくとも一部は、前記集積回路の抵抗器と同じ水平面内に位置する、請求項１に記載の集積回路。
【請求項１４】
前記第１の電極および前記抵抗器は、同じ材料から作製される、請求項１３に記載の集積回路。
【請求項１５】
前記アンチヒューズ誘電体は、少なくとも一部は、前記抵抗器の下に位置する誘電体サポートと同じ水平面内に位置し、前記アンチヒューズ誘電体および前記誘電体サポートは、同じ誘電材料から作製される、請求項１３に記載の集積回路。
【請求項１６】
前記集積回路は、ワンタイムプログラマブル（ＯＴＰ）メモリセルである、請求項１に記載の集積回路。
【請求項１７】
前記集積回路は、マルチタイムプログラマブル（ＭＴＰ）メモリセルである、請求項１に記載の集積回路。
【請求項１８】
前記集積回路は、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、モバイルフォン、スマートフォン、携帯情報端末、固定位置端末、タブレットコンピュータ、および／またはラップトップコンピュータのうちの少なくとも１つに組み込まれる、請求項１に記載の集積回路。
【請求項１９】
集積回路を製造する方法であって、
基板を提供するステップと、
前記基板内に少なくとも１つのソース／ドレイン領域を含むアクセストランジスタを形成するステップと、
第１の電極を形成するために第１の導体を提供するステップと、
アンチヒューズ誘電体を提供するステップと、
第２の導体を提供するステップと、
アンチヒューズを形成するステップであって、
前記第１の電極の第１の表面を前記アンチヒューズ誘電体の第１の表面に結合し、
前記アンチヒューズ誘電体の第２の表面を前記第２の導体の第１の表面に結合する
ことによってアンチヒューズを形成するステップと、
前記第２の導体を前記アクセストランジスタのソース／ドレイン領域に電気的に結合するステップと
を含む、方法。
【請求項２０】
前記第１の電極および抵抗器を提供するためにマスクを共用するステップであって、前記抵抗器および前記第１の電極は、同じ材料から作製される、ステップ
をさらに含む、請求項１９に記載の方法。
【請求項２１】
前記アンチヒューズは、アンチヒューズ誘電体破壊電圧よりも大きいか、またはそれに等しいプログラミング電圧Ｖｐｐが、第１の電極と第２の導体との間に印加される場合、開回路状態から閉回路状態に遷移するように構成される、請求項１９に記載の方法。
【請求項２２】
前記プログラミング電圧Ｖｐｐは、前記集積回路の入力／出力（Ｉ／Ｏ）電圧ＶＩ／Ｏにほぼ等しい、請求項２１に記載の方法。
【請求項２３】
前記アクセストランジスタは、ゲート端子と、ゲート誘電体破壊電圧を有するゲート誘電体と、本体とをさらに含み、本方法は、
ゲートと前記本体との間に前記ゲート誘電体を配置するステップであって、前記アンチヒューズ誘電体破壊電圧は、前記ゲート誘電体破壊電圧よりも小さい、ステップ
をさらに含む、
請求項２１に記載の方法。
【請求項２４】
前記ゲート誘電体および前記アンチヒューズ誘電体は、少なくとも１つの異なる誘電材料から作製される、請求項２３に記載の方法。
【請求項２５】
前記ソース／ドレイン領域の上に、前記アンチヒューズを少なくとも一部配置するステップ
をさらに含む、請求項１９に記載の方法。
【請求項２６】
前記ソース／ドレイン領域と同じ垂直平面内に、前記アンチヒューズを少なくとも一部配置するステップ
をさらに含む、請求項１９に記載の方法。
【請求項２７】
前記第２の導体は、金属ソース／ドレイン接触子であり、本方法は、
前記金属ソース／ドレイン接触子を前記ソース／ドレイン領域に結合するステップ
をさらに含む、請求項１９に記載の方法。
【請求項２８】
前記第２の導体は、第２の表面を有する第２の電極を形成し、本方法は、
前記第２の電極の前記第２の表面を前記ソース／ドレイン領域に電気的に結合するステップ
をさらに含む、請求項１９に記載の方法。
【請求項２９】
前記第１の電極、前記アンチヒューズ誘電体、および／または前記第２の導体のうちの少なくとも１つは、ほぼ平坦な形状および／または矩形の直方体形状のうちの少なくとも１つを有する、請求項１９に記載の方法。
【請求項３０】
抵抗器を形成するステップと、
前記集積回路の前記抵抗器と同じ水平面内に、前記第１の電極を少なくとも一部配置するステップと
をさらに含む、請求項１９に記載の方法。
【請求項３１】
前記第１の電極および前記抵抗器を同じ材料を使用して形成するステップ
をさらに含む、請求項３０に記載の方法。
【請求項３２】
前記抵抗器の下に誘電体サポートを形成するステップと、
前記誘電体サポートと同じ水平面内に、前記アンチヒューズ誘電体を少なくとも一部配置するステップであって、前記アンチヒューズ誘電体および前記誘電体サポートは、同じ誘電材料から作製される、ステップと
をさらに含む、請求項３０に記載の方法。
【請求項３３】
前記集積回路は、ワンタイムプログラマブル（ＯＴＰ）メモリセルである、請求項１９に記載の方法。
【請求項３４】
少なくとも１つのソース／ドレイン領域を含むアクセストランジスタと、
通電するための第１の手段と、絶縁するための手段と、通電するための第２の手段とを含む、導体−絶縁体−導体構造を有するアンチヒューズであって、通電するための前記第１の手段の第１の表面は、絶縁するための前記手段の第１の表面に結合され、絶縁するための前記手段の第２の表面は、通電するための前記第２の手段の第１の表面に結合され、通電するための前記第２の手段は、前記アクセストランジスタのソース／ドレイン領域に電気的に結合される、アンチヒューズと
を含む、集積回路。
【請求項３５】
前記アンチヒューズは、絶縁するための前記手段の破壊電圧よりも大きいか、またはそれに等しいプログラミング電圧Ｖｐｐが、通電するための前記第１の手段と通電するための前記第２の手段との間に印加される場合、開回路状態から閉回路状態に遷移するように構成される、請求項３４に記載の集積回路。
【請求項３６】
前記プログラミング電圧Ｖｐｐは、前記集積回路の入力／出力（Ｉ／Ｏ）電圧ＶＩ／Ｏにほぼ等しい、請求項３５に記載の集積回路。
【請求項３７】
前記アクセストランジスタは、ゲート端子と、ゲート誘電体破壊電圧を有するゲート誘電体と、本体とをさらに含み、前記ゲート誘電体は、ゲートと前記本体との間に配置され、絶縁するための前記手段の破壊電圧は、前記ゲート誘電体破壊電圧よりも小さい、請求項３５に記載の集積回路。
【請求項３８】
前記ゲート誘電体および絶縁するための前記手段は、少なくとも１つの異なる誘電材料から作製される、請求項３７に記載の集積回路。
【請求項３９】
前記アンチヒューズは、少なくとも一部は、前記ソース／ドレイン領域の上に位置する、請求項３４に記載の集積回路。
【請求項４０】
通電するための前記第２の手段は、前記ソース／ドレイン領域に結合された金属ソース／ドレイン接触子である、請求項３４に記載の集積回路。
【請求項４１】
通電するための前記第１の手段は、第１の電極であり、通電するための前記第２の手段は、絶縁するための前記手段の前記第２の表面に結合された第１の表面と、前記ソース／ドレイン領域に電気的に結合された第２の表面とを有する第２の電極である、請求項３４に記載の集積回路。
【請求項４２】
通電するための前記第１の手段、絶縁するための前記手段、および／または通電するための前記第２の手段のうちの少なくとも１つは、ほぼ平坦な形状および／または矩形の直方体形状のうちの少なくとも１つを有する、請求項３４に記載の集積回路。
【請求項４３】
通電するための前記第１の手段は、少なくとも一部は、前記集積回路の抵抗器と同じ水平面内に位置し、通電するための前記第１の手段および前記抵抗器は、同じ材料から作製される、請求項３４に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
優先権の主張
本特許出願は、その開示全体が参照により本明細書に明確に組み込まれる、２０１２年６月２９日に出願された「Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ  Ｄｅｖｉｃｅ  Ｆｅａｔｕｒｉｎｇ  ａｎ  Ａｎｔｉ−ｆｕｓｅ」と題する米国仮特許出願第６１／６６６，６４９号の優先権を主張する。
【０００２】
様々な特徴は、集積回路に関し、より詳細には、アンチヒューズを採用する改善されたプログラマブルメモリセル用の方法および装置に関する。
【背景技術】
【０００３】
集積回路は、基板と呼ばれる共通の基礎上に作製された電気的構成要素の相互接続されたネットワークである。基板は、典型的には、シリコンなどの半導体材料のウエハである。ウエハ上に何百万もの抵抗器、トランジスタ、および他の電気的構成要素を構築するために、レイヤリング、ドーピング、マスキング、およびエッチングなどの様々な作製技法が使用される。次いで、プロセッサまたはメモリデバイスなどの特定の電気回路を画成するために、構成要素が互いに結線されるか、または相互接続される。
【０００４】
作製後、集積回路の構成の変更を可能にするために、集積回路に可融性要素が採用される。たとえば、可融性要素は、欠陥のある回路を冗長回路に差し替えるために使用され得る。別の例として、可融性要素は、ワンタイムプログラマブル（ＯＴＰ）メモリ回路またはマルチタイムプログラマブル（ＭＴＰ）メモリ回路を作製するために使用され得る。ＯＴＰメモリセルの個々のメモリセルは、容易に改変され得ない、および／またはセキュアな読取り専用メモリモジュールを作製するために一度書き込まれ得る。
【０００５】
可融性要素の１つのタイプは、金属ヒューズである。金属ヒューズは、銅などの、金属合金または金属から構成され、その状態を導電性の閉回路状態から、金属ヒューズを通して十分な量の電流が流れた場合の、実質的に非導電性の開回路まで変化させ得る。金属ヒューズは、いくつかの欠点を有する。たとえば、ヒューズをプログラムする（すなわち、ヒューズを飛ばして、ヒューズを閉回路状態から開回路状態に変化させる）のに必要な電流は、比較的高い。この電流を生成するのは、特にモバイルデバイスにとってかなりの量の電力を消費し、電力消費が懸念される。さらに、金属ヒューズを飛ばすのに必要な電流駆動を発生させるのに、比較的大きいトランジスタ（すなわち、大きいチップ面積を有するトランジスタ）が必要になる。さらに、金属ヒューズを有する集積回路パッケージは、金属ヒューズをプログラムするために使用される高い電流を処理するのに専用の電力ピンを必要とし得る。加えて、金属ヒューズは、場合によっては、飛んだヒューズを光学的に見ることができるので、不十分なセキュリティを与える。また、金属ヒューズは、不十分な信頼性を与え、場合によっては、逐次プログラミングを必要とし得る。
【０００６】
可融性要素の別のタイプは、ゲート誘電体アンチヒューズである。アンチヒューズは、絶縁体または誘電体によって分離された２つの導電性端子を含み、開回路として作製される。アンチヒューズは、絶縁体を破壊し、端子間に電気経路を形成するために、その端子にわたって高電圧を印加することによってプログラムされる。プログラマブルメモリセルに使用される、典型的な従来技術のゲート誘電体アンチヒューズは、アンチヒューズの状態を開回路状態から閉回路状態に変化させるために高電圧を必要とする。状態変化を引き起こすのに必要な電圧は、チャージポンプを使用して生成される。しかしながら、チャージポンプは、場合によってはメモリセルなどの他の能動構成要素に使用され得る、集積回路の能動チップ面積のかなりの量を消費する。
【０００７】
それゆえ、金属ヒューズおよびゲート誘電体ヒューズに関して上記で説明した欠点を有しない可融性要素を採用する、ＯＴＰメモリセルおよびＭＴＰメモリセルなどの集積回路が必要である。
【発明の概要】
【課題を解決するための手段】
【０００８】
１つの特徴は、少なくとも１つのソース／ドレイン領域を含むアクセストランジスタと、導体−絶縁体−導体構造を有するアンチヒューズとを含む集積回路を提供する。アンチヒューズは、第１の電極である第１の導体と、アンチヒューズ誘電体と、第２の導体とを含み、第１の電極の第１の表面は、アンチヒューズ誘電体の第１の表面に結合され、アンチヒューズ誘電体の第２の表面は、第２の導体の第１の表面に結合され、第２の導体は、アクセストランジスタのソース／ドレイン領域に電気的に結合される。一態様によれば、アンチヒューズは、アンチヒューズ誘電体破壊電圧よりも大きいか、またはそれに等しいプログラミング電圧Ｖｐｐが、第１の電極と第２の導体との間に印加される場合、開回路状態から閉回路状態に遷移するように構成される。別の態様によれば、プログラミング電圧Ｖｐｐは、集積回路の入力／出力（Ｉ／Ｏ）電圧ＶＩ／Ｏにほぼ等しい。また別の態様によれば、アンチヒューズ誘電体は、厚さｔを有し、ｔを増加させることによって、アンチヒューズ誘電体破壊電圧は増加する。また別の態様によれば、アクセストランジスタは、ゲート端子と、ゲート誘電体破壊電圧を有するゲート誘電体と、本体とをさらに含み、ゲート誘電体は、ゲートと本体との間に配置され、アンチヒューズ誘電体破壊電圧は、ゲート誘電体破壊電圧よりも小さい。
【０００９】
一態様によれば、ゲート誘電体およびアンチヒューズ誘電体は、少なくとも１つの異なる誘電材料から作製される。別の態様によれば、アンチヒューズは、少なくとも一部は、ソース／ドレイン領域の上に位置する。また別の態様によれば、アンチヒューズは、少なくとも一部は、ソース／ドレイン領域と同じ垂直平面内に位置する。また別の態様によれば、第２の導体は、ソース／ドレイン領域に結合された金属ソース／ドレイン接触子である。
【００１０】
一態様によれば、第２の導体は、ソース／ドレイン領域に電気的に結合された第２の表面を有する第２の電極である。別の態様によれば、アンチヒューズ誘電体の第１の表面は、アンチヒューズ誘電体の第２の表面の反対方向に面する。また別の態様によれば、第１の電極、アンチヒューズ誘電体、および／または第２の導体のうちの少なくとも１つは、ほぼ平坦な形状および／または矩形の直方体形状のうちの少なくとも１つを有する。また別の態様によれば、第１の電極は、少なくとも一部は、集積回路の抵抗器と同じ水平面内に位置する。
【００１１】
一態様によれば、第１の電極および抵抗器は、同じ材料から作製される。別の態様によれば、アンチヒューズ誘電体は、少なくとも一部は、抵抗器の下に位置する誘電体サポートと同じ水平面内に位置し、アンチヒューズ誘電体および誘電体サポートは、同じ誘電材料から作製される。また別の態様によれば、集積回路は、ワンタイムプログラマブル（ＯＴＰ）メモリセルである。また別の態様によれば、集積回路は、マルチタイムプログラマブル（ＭＴＰ）メモリセルである。また別の態様によれば、集積回路は、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、モバイルフォン、スマートフォン、携帯情報端末、固定位置端末、タブレットコンピュータ、および／またはラップトップコンピュータのうちの少なくとも１つに組み込まれる。
【００１２】
別の特徴は、集積回路を製造する方法を提供し、本方法は、基板を提供するステップと、基板内に少なくとも１つのソース／ドレイン領域を含むアクセストランジスタを形成するステップと、第１の電極を形成するために第１の導体を提供するステップと、アンチヒューズ誘電体を提供するステップと、第２の導体を提供するステップと、第１の電極の第１の表面をアンチヒューズ誘電体の第１の表面に結合し、アンチヒューズ誘電体の第２の表面を第２の導体の第１の表面に結合することによってアンチヒューズを形成するステップと、第２の導体をアクセストランジスタのソース／ドレイン領域に電気的に結合するステップとを含む。一態様によれば、本方法は、第１の電極および抵抗器を提供するためにマスクを共用するステップをさらに含み、抵抗器および第１の電極は、同じ材料から作製される。別の態様によれば、アクセストランジスタは、ゲート端子と、ゲート誘電体破壊電圧を有するゲート誘電体と、本体とをさらに含み、本方法は、ゲートと本体との間にゲート誘電体を配置するステップをさらに含み、アンチヒューズ誘電体破壊電圧は、ゲート誘電体破壊電圧よりも小さい。また別の態様によれば、本方法は、ソース／ドレイン領域の上にアンチヒューズを、少なくとも一部、配置するステップをさらに含む。
【００１３】
一態様によれば、本方法は、ソース／ドレイン領域と同じ垂直平面内に、アンチヒューズを少なくとも一部配置するステップをさらに含む。別の態様によれば、第２の導体は、金属ソース／ドレイン接触子であり、本方法は、金属ソース／ドレイン接触子をソース／ドレイン領域に結合するステップをさらに含む。また別の態様によれば、第２の導体は、第２の表面を有する第２の電極を形成し、本方法は、第２の電極の第２の表面をソース／ドレイン領域に電気的に結合するステップをさらに含む。また別の態様によれば、本方法は、抵抗器を形成するステップと、少なくとも一部は、集積回路の抵抗器と同じ水平面内に第１の電極を配置するステップとをさらに含む。
【００１４】
一態様によれば、本方法は、同じ材料を使用して第１の電極および抵抗器を形成するステップをさらに含む。別の態様によれば、本方法は、抵抗器の下に誘電体サポートを形成するステップと、誘電体サポートと同じ水平面内に、アンチヒューズ誘電体を少なくとも一部配置するステップとをさらに含み、アンチヒューズ誘電体および誘電体サポートは、同じ誘電材料から作製される。
【００１５】
別の特徴は、少なくとも１つのソース／ドレイン領域を含むアクセストランジスタと、導体−絶縁体−導体構造を有するアンチヒューズとを含む集積回路を提供し、アンチヒューズは、通電するための第１の手段と、絶縁するための手段と、通電するための第２の手段とを含み、通電するための第１の手段の第１の表面は、絶縁するための手段の第１の表面に結合され、絶縁するための手段の第２の表面は、通電するための第２の手段の第１の表面に結合され、通電するための第２の手段は、アクセストランジスタのソース／ドレイン領域に電気的に結合される。一態様によれば、アンチヒューズは、絶縁するための手段の破壊電圧よりも大きいか、またはそれに等しいプログラミング電圧Ｖｐｐが、通電するための第１の手段と通電するための第２の手段との間に印加される場合、開回路状態から閉回路状態に遷移するように構成される。別の態様によれば、アクセストランジスタは、ゲート端子と、ゲート誘電体破壊電圧を有するゲート誘電体と、本体とをさらに含み、ゲート誘電体は、ゲートと本体との間に配置され、絶縁するための手段の破壊電圧は、ゲート誘電体破壊電圧よりも小さい。また別の態様によれば、ゲート誘電体および絶縁するための手段は、少なくとも１つの異なる誘電材料から作製される。
【００１６】
一態様によれば、通電するための第２の手段は、ソース／ドレイン領域に結合された金属ソース／ドレイン接触子である。別の態様によれば、通電するための第１の手段は、第１の電極であり、通電するための第２の手段は、絶縁するための手段の第２の表面に結合された第１の表面と、ソース／ドレイン領域に電気的に結合された第２の表面とを有する第２の電極である。また別の態様によれば、通電するための第１の手段、絶縁するための手段、および／または通電するための第２の手段のうちの少なくとも１つは、ほぼ平坦な形状および／または矩形の直方体形状のうちの少なくとも１つを有する。また別の態様によれば、通電するための第１の手段は、少なくとも一部は、集積回路の抵抗器と同じ水平面内に位置し、通電するための第１の手段および抵抗器は、同じ材料から作製される。
【図面の簡単な説明】
【００１７】
【図１】アンチヒューズを採用する集積回路プログラマブルメモリセルの断面概略図である。
【図２】プログラマブルメモリセルに隣接して位置する集積回路抵抗器の断面概略図である。
【図３】アンチヒューズを採用する集積回路プログラマブルメモリセルの断面概略図である。
【図４】ソース接触子を越えて位置するアンチヒューズを採用する集積回路プログラマブルメモリセルの断面概略図である。
【図５】ソース接触子を越えて位置するアンチヒューズを採用する集積回路プログラマブルメモリセルの断面概略図である。
【図６】ソース／ドレイン相互接続子、上部電極、アンチヒューズ誘電体、およびソース／ドレイン接触子を、これらの構成要素の様々な表面をより良く示すために互いに分離して示す図である。
【図７】ソース／ドレイン相互接続子、上部電極、アンチヒューズ誘電体、下部電極、およびソース／ドレイン接触子を、これらの構成要素の様々な表面をより良く示すために互いに分離して示す図である。
【図８】プログラマブルメモリセルアレイの概略図である。
【図９】プログラマブルメモリセルアレイの概略図である。
【図１０】アンチヒューズを採用するＩＣプログラマブルメモリセルの断面概略図である。
【図１１】アンチヒューズを採用するＩＣプログラマブルメモリセルの断面概略図である。
【図１２】アンチヒューズを採用するＩＣプログラマブルメモリセルの断面概略図である。
【図１３】アンチヒューズを採用するＩＣプログラマブルメモリセルの断面概略図である。
【図１４】プログラマブルメモリセルアレイの概略図である。
【図１５】プログラマブルメモリセルアレイの概略図である。
【図１６】集積回路を製造する方法を示す図である。
【図１７】集積回路を含み得る様々な電子デバイスを示す図である。
【図１８】集積回路の概略図である。
【発明を実施するための形態】
【００１８】
以下の説明では、本開示の様々な態様の完全な理解を提供するために具体的な詳細が与えられる。ただし、態様はこれらの具体的な詳細なしに実施され得ることを当業者は理解するだろう。たとえば、態様が不要な細部で不明瞭になるのを避けるために、回路をブロック図で示すことがある。他の場合には、本開示の態様を不明瞭にしないように、よく知られている回路、構造および技法を詳細に示さないことがある。
【００１９】
「例示的な」という言葉は、例、事例、または例示として機能することを意味するように本明細書で使用される。「例示的」として本明細書で説明するいかなる実装形態または態様も、必ずしも本開示の他の態様よりも好ましいまたは有利なものと解釈すべきではない。同様に、「態様」という用語は、本開示のすべての態様が、論じられた特徴、利点または動作モードを含むことを必要とするとは限らない。「電気的に結合された」という用語は、２つの物体間に起こる電流の流れを可能にする、２つの物体間の直接的または間接的な結合を指すために本明細書で使用される。たとえば、物体Ａが物体Ｂに物理的に接触し、物体Ｂが物体Ｃに物理的に接触する場合、物体ＡおよびＣは、互いに直接物理的に接触していなくとも、物体Ｂが物体Ａから物体Ｃまでおよび／または物体Ｃから物体Ａまでの電流の流れを可能にする導体であれば、互いに電気的に結合されているとさらに見なすことができる。
【００２０】
ウエハおよび基板という用語は、本開示の態様による集積回路（ＩＣ）を形成する露出面を有する任意の構造体を含むものとして本明細書で使用され得る。基板という用語は、半導体ウエハを含むものとして理解される。基板という用語は、作製中の半導体構造体を指すものとしても使用され、その上に作製されてきた他の層を含み得る。基板という用語は、ドープされた半導体およびドープされていない半導体、ベースの半導体によってサポートされたエピタキシャル半導体層、または絶縁体によってサポートされた半導体層、ならびに当業者によく知られている他の半導体構造体を含む。絶縁体という用語は、当業者によって一般に導体と呼ばれる材料ほど導電性がない任意の材料を含むものとして定義される。「水平」という用語は、ウエハまたは基板の方向に関係なく、ウエハまたは基板の通常の平面または表面に実質的に平行な平面として定義される。「垂直」という用語は、上記で定義した水平に対して実質的に直角な方向を指す。「ａｂｏｖｅ」、「ｂｅｌｏｗ」、「ｏｎ」、「ｕｐｐｅｒ」、「ｓｉｄｅ」、「ｈｉｇｈｅｒ」、「ｌｏｗｅｒ」、「ｏｖｅｒ」、および「ｕｎｄｅｒ」などの前置詞は、本明細書で説明する集積回路に関して使用される際、ウエハまたは基板の方向に関係なく、ウエハまたは基板の上面上にある通常の平面または表面に対して定義される。それにより、「ａｂｏｖｅ」、「ｂｅｌｏｗ」、「ｏｎ」、「ｕｐｐｅｒ」、「ｓｉｄｅ」、「ｈｉｇｈｅｒ」、「ｌｏｗｅｒ」、「ｏｖｅｒ」、および「ｕｎｄｅｒ」という前置詞は、「水平」および「垂直」に対して定義される。
【００２１】
「ソース」および「ドレイン」という用語は、概して、電界効果トランジスタの端子または拡散領域を指す。端子または拡散領域は、より詳細には、電界効果トランジスタが動作中であるとき、それに印加された電圧に基づいて「ソース」または「ドレイン」として説明され得る。ｐ型伝導性は、半導体材料内のホールに関連する伝導性であり、ｎ型伝導性は、半導体材料内の電子に関連する伝導性である。
【００２２】
図１は、一態様によるアンチヒューズ１０２を採用する集積回路プログラマブルメモリセル１００の断面概略図を示す。プログラマブルメモリセル１００は、たとえば、ワンタイムプログラマブル（ＯＴＰ）メモリセルであり得る。本開示の他の態様では、メモリセル１００は、抵抗性ランダムアクセスメモリ（ＲＲＡＭ（登録商標）またはＲｅＲＡＭ）などのマルチタイムプログラマブル（ＭＴＰ）メモリセルであり得る。
【００２３】
メモリセル１００は、半導体基板１０４上に形成された電界効果トランジスタ１０１を含む。トランジスタ１０１は、ソース１０６の端子、ドレイン１０８の端子、およびゲート１１０の端子を含む。基板１０４は、トランジスタ１０１の本体として機能し、たとえば、ｐ型半導体であり得る。一態様では、基板１０４は、実際は、別の半導体基板内のｐ型ウェルであり得る。ソース１０６およびドレイン１０８は、ｐ型基板本体１０４内のｎ型半導体領域であってよくり、ゲート１１０は、金属などの導体から構成され得る。ソース１０６、ドレイン１０８、ゲート１１０、および本体１０４に互いに印加された電圧を制御することによって、トランジスタ１０１を通る電流（すなわち、ソース１０６とドレイン１０８との間の電流）も制御される。たとえば、トランジスタ１０１のしきい値電圧（ＶＴＨ）を超えるゲートソース電圧（ＶＧＳ）により、ソース１０６とドレイン１０８との間で電流が流れるのを可能にする、本体１０４と、ゲート１１０の下のゲート誘電体１１６との間の界面に反転層（図示せず）が形成される。図示した例は、ｎ型チャネルトランジスタ（たとえば、ＮＭＯＳ）を示すが、本明細書で提示された同じ概念は、電圧および電流の極性が必要に応じて変更されるｐ型チャネルトランジスタ（たとえば、ＰＭＯＳ）に等しく適用される。
【００２４】
図１に示すように、導電性オームソース接触子（ｃｏｎｄｕｃｔｉｖｅ  ｏｈｍｉｃ  ｓｏｕｒｃｅ  ｃｏｎｔａｃｔ）１１２は、ソース１０６に電気的に結合し、別の導電性オームドレイン接触子（ｃｏｎｄｕｃｔｉｖｅ  ｏｈｍｉｃ  ｄｒａｉｎ  ｃｏｎｔａｃｔ）１１４は、ドレイン１０８に電気的に結合する。接触子１１２、１１４は、タングステンまたはタングステン合金などの金属から構成され得る。ゲート誘電体１１６は、導電性金属ゲート１１０と基板本体１０４との間に位置する。ゲート誘電体１１６は、限定はしないが、二酸化ケイ素、または、ケイ酸ハフニウム、ケイ酸ジルコニウム、および／もしくは二酸化ハフニウムなどの高−Ｋ誘電材料であり得る。ゲート１１０は、その両側に１つまたは複数のスペーサ１１８を有し得る。窒化ケイ素などの絶縁層１２０は、ソース１０６、ドレイン１０８、およびゲート１１０を覆い得る。
【００２５】
ソース接触子１１２は、ソース相互接続子１２２に電気的に結合されてよく、ソース相互接続子１２２は、次には、垂直相互接続アクセス（ビア）１２４を介して第１の金属トレース１２６に電気的に結合し得る。一態様によれば、第１の金属トレース１２６は、第１の金属層ＭＬ１に関連付けられてよく、アース端子（Ｖｓｓ）に電気的に結合し得る。
【００２６】
ソース接触子１１２と第１の金属トレース１２６との間に導電性経路を有するトランジスタのソース１０６とは対照的に、トランジスタのドレイン１０８は、ドレイン接触子１１４と第２の金属トレース１２８との間に低抵抗導電経路を必ずしも有しない。代わりに、アンチヒューズ１０２は、第２の金属トレース１２８とドレイン接触子１１４との間の経路内に配置され、「開」非導電状態、または「閉」導電状態のいずれかであり得る。一態様によれば、第２の金属トレース１２８は、第１の金属層ＭＬ１に関連付けられ、メモリビットライン（ＢＬ）に電気的に結合される。示した例によれば、第２の金属トレース１２８は、ビア１３０に電気的に結合され、ビア１３０は、次には、ドレイン相互接続子１３２に電気的に結合される。
【００２７】
図示の例では、アンチヒューズ１０２は、ドレイン接触子１１４とドレイン相互接続子１３２との間に位置する。しかしながら、他の例では、アンチヒューズ１０２は、ドレイン相互接続子１３２とビア１３０との間、またはビア１３０と第２の金属１２８との間に位置し得る。一態様によれば、アンチヒューズ１０２がドレイン接触子１１４とドレイン相互接続子１３２との間、ドレイン相互接続子１３２とビア１３０との間、またはビア１３０と第２の金属トレース１２８との間に位置するかどうかに関係なく、アンチヒューズ１０２は、概してトランジスタ１０１のドレイン１０８上（またはトランジスタのソース１０６上、図４および図５参照）になるように位置し得る。すなわち、アンチヒューズ１０２の少なくとも一部は、ドレイン１０８上の領域または空間に位置してよく、その例は図１に示される。一態様によれば、アンチヒューズ１０２は、図１に示すように、少なくとも一部は、ドレイン領域１０８と同じ垂直平面内に位置する。
【００２８】
ゲート１１０は、第２の金属層ＭＬ２に関連付けられた第３の金属トレース１２９に電気的に結合されてよく、第２の金属層ＭＬ２は、次には、ワードライン（ＷＬ）に電気的に結合される。第１の金属層ＭＬ１に関連付けられたトレース１８８にゲート１１０を電気的に結合するビア１３１および／または相互接続子１３３が存在し得る。トレース１８８は、次には、ビア１８９を介して第３のトレース１２９に電気的に結合され得る。金属トレース１２６、１２８、１２９、１８８、相互接続子１２２、１３２、１３３、ビア１２４、１３０、１３１、１８９、およびアンチヒューズ１０２はすべて、絶縁材料（図示せず）に包み込まれてよい。
【００２９】
アンチヒューズ１０２は、アンチヒューズ誘電体１３６を含む。アンチヒューズ１０２は、アンチヒューズ誘電体１３６の上面に電気的に結合された導電性上部電極１３４（たとえば、「第１の電極」）を含むこともできる。一態様によれば、アンチヒューズ１０２は、誘電体１３６の下面に電気的に結合される導電性下部要素も含む。一例によれば、導電性下部要素は、ソース接触子１１２またはドレイン接触子１１４を含み得る。他の例によれば、導電性下部要素は、ソース相互接続子１２２、ビア１２４、ドレイン相互接続子１３２、およびビア１３０を含み得る。このようにして、アンチヒューズ１０２は、導体−絶縁体−導体（たとえば、金属−絶縁体−金属）構造を有し、第１の電極１３４は、第１の導体であり、アンチヒューズ誘電体１３６は、絶縁体であり、ソース接触子１１２またはドレイン接触子１１４などの下部導体は、第２の導体である。
【００３０】
アンチヒューズ１０２は、「開回路状態」または「閉回路状態」のいずれかであり得る。アンチヒューズ１０２が開状態である間、アンチヒューズ誘電体１３６は、開回路絶縁体として機能し、ドレイン相互接続子１３２とドレイン接触子１１４との間の電流の流れを防ぎ、したがって、電流がトランジスタ１０１のソース／ドレイン端子１０６、１０８を通って流れるのを防ぐ。アンチヒューズ１０２が閉回路状態である間、アンチヒューズ誘電体１３６は、電流がドレイン相互接続子１３２およびドレイン接触子１１４を通って流れるのを可能にする導体のように実質的に機能し、それによって、電流がトランジスタ１０１のソース／ドレイン端子１０６、１０８を通って流れるのが可能になる。
【００３１】
アンチヒューズ１０２の状態を開回路状態から閉回路状態に変化させるために、アンチヒューズ誘電体１３６を横切って（たとえば、上部電極１３４とドレイン接触子１１４との間）十分高い電圧が印加され、アンチヒューズ誘電体１３６に導電経路を破壊および形成させる。選択された誘電材料１３６のタイプに応じて、形成された導電経路は、実質的に永続的または一時的であり得る。たとえば、メモリセル１００がＯＴＰメモリセルであることを所望される場合、選択された誘電体１３６は、破壊された際、形成された導電経路が永続的であるタイプであり得る。ＯＴＰのために使用され得る誘電体の例には、限定はしないが、窒化ケイ素（ＳｉＮ）、二酸化ケイ素（ＳｉＯ２）、酸化ハフニウム（ＨｆＯ）などが含まれる。したがって、ＯＴＰメモリセルは、永続的な導電経路を形成するためにアンチヒューズ１０２を横切って十分高い電圧を印加することによって「プログラム」され得る。
【００３２】
対照的に、メモリセル１００がＭＴＰメモリセルであることを所望される場合、アンチヒューズ誘電体１３６に使用される特定の誘電体は、導電経路を形成するために破壊された後に非導電性絶縁状態にリセットされ得るタイプであり得る。そのような誘電体の例には、限定はしないが、酸化チタン（ＴｉＯ）、酸化ハフニウム（ＨｆＯ）などが含まれる。したがって、ＭＴＰメモリセルは、アンチヒューズ１０２を横切って様々な電圧を印加することによってリセットまたは「再プログラム」され得る。
【００３３】
選択されたアンチヒューズ誘電体１３６のタイプおよび厚さｔは、誘電体１３６を破壊し、したがって、アンチヒューズ１０２を開回路状態から閉回路状態に変化させるのに必要な電圧（以下ＶＢＤと呼ぶ）に直接影響を及ぼす。たとえば、厚さｔが低減されるとき、誘電体１３６の状態を開から閉に変化させるのに、誘電体１３６を横切って、より小さい電圧が必要とされ、すなわち、ＶＢＤが低減される。厚さｔが増加するとき、誘電体１３６の状態を開から閉に変化させるのに、アンチヒューズ誘電体１３６を横切って、より大きい電圧が必要とされ、すなわち、ＶＢＤが増加する。特に、アンチヒューズ誘電体１３６の厚さおよびタイプは、ＶＢＤが、メモリセル１００が存在する集積回路に供給される入力／出力（Ｉ／Ｏ）電圧ＶＩ／Ｏに実質的に等しくなるように選択され得る。したがって、アンチヒューズ１０２は、チップ面積および電力などの、かなりのリソースを必要とする専用チャージポンプを必要とするのではなく、ＩＣのＩ／Ｏ電圧を使用してプログラムされ得る。
【００３４】
アンチヒューズ１０２に使用される誘電体１３６は、金属ゲート１１０を基板本体１０４から分離するゲート誘電体１１６に使用される絶縁材料とは異なってよい。ゲート誘電体１１６は、アンチヒューズ誘電体１３６のＶＢＤよりもはるかに高いＶＢＤを有し得る。したがって、メモリセルを含むＩＣの作製中、ゲート誘電体１１６を形成するために、比較的大きいＶＢＤを有する誘電材料の１つのタイプ（たとえば、ＩＣのＩ／Ｏ電圧ＶＩ／Ｏの１．５倍よりも大きい）を使用することができ、アンチヒューズ１０２用の誘電体１３６を形成するために、より低いＶＢＤ（たとえば、ＩＣのＩ／Ｏ電圧よりもわずかに小さいがＶＤＤよりも大きい）を有する誘電材料の別のタイプを使用することができる。一例によれば、アンチヒューズ誘電体１３６のＶＢＤおよびＩＣのＩ／Ｏ電圧ＶＩ／Ｏは約１．８ボルトであり、ＩＣ用の公称供給電圧ＶＤＤは約１．２ボルトである。そのような場合、ゲート誘電体１１６のＶＢＤは、たとえば、２ボルトよりも大きくてよい。
【００３５】
当然、アンチヒューズ１０２のＶＢＤ、ゲート誘電体１１６のＶＢＤ、ＶＩ／Ｏ、およびＶＤＤの値の範囲は、ＩＣの用途およびスケールに応じて大幅に変化し得る。たとえば、ＩＣのＩ／Ｏ電圧ＶＩ／Ｏは０．４ボルトから１０．０ボルトまでの範囲であってよく、公称供給電圧ＶＤＤは、対応して、より低い範囲、たとえば、０．２５ボルトから８．０ボルトを有してよい。したがってアンチヒューズ１０２のＶＢＤは、ＶＩ／Ｏよりも小さいが、ＶＤＤよりも大きくてよく（たとえば、ＶＢＤは０．２６ボルトから９．９９ボルトまでの範囲であってよく）、ゲート誘電体１１６のＶＢＤは、その際、ＶＩ／Ｏよりも大きくてよい（たとえば、０．４０ボルトよりも大きい）。
【００３６】
図２は、一態様による、上記で説明したプログラマブルメモリセル１００に隣接して位置する集積回路抵抗器２０２の断面概略図を示す。抵抗器２０２の一方の端部は、相互接続子２０６に電気的に結合され得るが、抵抗器２０２の他方の端部は、別の相互接続子２０８に電気的に結合され得る。抵抗器２０２は、誘電体サポート２０４の上部に堆積され得る。
【００３７】
図示の例では、抵抗器２０２は、アンチヒューズ１０２の上部電極１３４に使用されるものと同じ材料から構成され得る。このようにして、上部電極１３４のためだけに異なる材料を使用した別の堆積ステップは必要ない。同様に、誘電体サポート２０４は、アンチヒューズ１０２のアンチヒューズ誘電体１３６に使用されるものと同じ材料から構成される。したがって、ＩＣの作製中、アンチヒューズ１０２のアンチヒューズ誘電体１３６および上部電極１３４を形成するのに寄与するマスクは、誘電体サポート２０４および抵抗器２０２を形成するために同時に使用され得る。このように、アンチヒューズ１０２と抵抗器２０２の両方を形成するのに必要なマスクの数を低減することによって製造コストを最小化することができる。一態様によれば、抵抗器２０２および上部電極１３４は、窒化チタン（ＴｉＮ）から作製され得る。他の態様によれば、上部電極１３４および抵抗器２０２は、任意の他の導電材料から作製され得る。
【００３８】
図３は、一態様によるアンチヒューズ３０２を採用する集積回路プログラマブルメモリセル３００の断面概略図を示す。メモリセル３００は、図３のメモリセル３００が下部電極３０４（たとえば、「第２の電極」）も有するアンチヒューズ３０２を採用することを除いて、図１および図２に示すメモリセル１００と同一である。このようにして、アンチヒューズ誘電体１３６の底面は、導電性下部電極３０４に電気的に結合され、アンチヒューズ誘電体１３６の上面は、導電性上部電極１３４に電気的に結合される。２つの電極１３４、３０４間にアンチヒューズ誘電体１３６を配置することによって、アンチヒューズ誘電体１３６の底面および上面における電気的接触の改善を可能にすることができ、それによって、アンチヒューズ誘電体１３６を横切って適正なＶＢＤが印加される場合、アンチヒューズ誘電体１３６のより高信頼で予測可能な破壊を可能にする。したがって、アンチヒューズ３０２は、導体−絶縁体−導体（たとえば、金属−絶縁体−金属）構造を有し、第１の電極１３４は、第１の導体であり、アンチヒューズ誘電体１３６は、絶縁体であり、第２の電極３０４は、第２の導体である。
【００３９】
図示の例では、アンチヒューズ３０２は、ドレイン接触子１１４とドレイン相互接続子１３２との間に位置する。しかしながら、他の例では、アンチヒューズ３０２は、ドレイン相互接続子１３２とビア１３０との間、またはビア１３０と第２の金属トレース１２８との間に位置し得る。一態様によれば、アンチヒューズ３０２がドレイン接触子１１４とドレイン相互接続子１３２との間、ドレイン相互接続子１３２とビア１３０との間、またはビア１３０と第２の金属トレース１２８との間に位置するかどうかに関係なく、アンチヒューズ３０２は、概してトランジスタ１０１のドレイン１０８上になるように位置し得る。すなわち、アンチヒューズ３０２の少なくとも一部は、ドレイン１０８上の領域または空間に位置してよく、その例は図３に示される。一態様によれば、アンチヒューズ３０２は、図３に示すように、少なくとも一部は、ソース／ドレイン領域と同じ垂直平面内に位置する。
【００４０】
また、メモリセル３００に隣接して位置する抵抗器２０２が図３に示される。この例では、誘電体サポート２０４は、導電層３０６の上部上に堆積される。導電層３０６および下部電極３０４はどちらも、同じ材料から作製され得る。ＩＣの作製中、アンチヒューズ３０２の下部電極３０４、誘電体１３６、および上部電極１３４を形成するのに寄与するマスクは、導電層３０６、誘電体サポート２０４、および抵抗器２０２を形成するために同時に使用され得る。このように、アンチヒューズ３０２と抵抗器２０２の両方を形成するのに必要なマスクの数を低減することによって製造コストを最小化することができる。一態様によれば、下部電極３０４および導電層３０６はどちらも、窒化チタン（ＴｉＮ）から作製され得る。他の態様によれば、他の導電材料が使用され得る。
【００４１】
図１〜図３に関して上記で説明した開示の態様では、アンチヒューズ１０２、３０２は、ドレイン接触子１１４の上に／を越えて位置することに限定されない。代わりに、アンチヒューズ１０２、３０２は、同様に、動作時に大幅な差がないソース接触子１１２の上に／を越えて位置し得る。
【００４２】
図４および図５は、一態様による、それぞれソース接触子１１２を越えて位置するアンチヒューズ１０２、３０２を採用する集積回路プログラマブルメモリセル４００、５００の断面概略図を示す。図示の例では、アンチヒューズ１０２、３０２は、ソース接触子１１２とソース相互接続子１２２との間に位置する。しかしながら、他の例では、アンチヒューズ１０２、３０２は、ソース相互接続子１２２とビア１２４との間、またはビア１２４と第１の金属トレース１２６との間に位置し得る。一態様によれば、アンチヒューズ１０２、３０２がソース接触子１１２とソース相互接続子１２２との間、ソース相互接続子１２２とビア１２４との間、またはビア１２４と第１の金属トレース１２６との間に位置するかどうかに関係なく、アンチヒューズ１０２、３０２は、概してトランジスタ１０１のソース１０６上になるように位置し得る。すなわち、アンチヒューズ１０２、３０２の少なくとも一部は、ソース１０６上の領域または空間に位置してよく、その例は図４および図５に示される。一態様によれば、アンチヒューズ１０２、３０２は、図４および図５に示すように、少なくとも一部は、ソース領域１０６と同じ垂直平面内に位置し得る。
【００４３】
図６は、ソース／ドレイン相互接続子１２２、１３２（たとえば、図４のソース相互接続子１２２、または図１および図２のドレイン相互接続子１３２のいずれか）、上部電極１３４、アンチヒューズ誘電体１３６、およびソース／ドレイン接触子１１２、１１４（たとえば、図４のソース接触子１１２、または図１および図２のドレイン接触子１１４のいずれか）を、これらの構成要素の様々な表面をより良く示すために互いに分離して示す。上部電極１３４（たとえば、「第１の電極」または「第１の導体」）は、アンチヒューズ誘電体１３６の上面６０４（たとえば、「第１の表面」）に結合し得る底面６０２（たとえば、「第１の表面」）を有する。上部電極１３４は、ソース／ドレイン相互接続子１２２、１３２などの導電要素の底面６０８（たとえば、「第１の表面」）に結合される上面６０６（たとえば、「第２の表面」）を採用することもできる。アンチヒューズ誘電体１３６は、ソース／ドレイン接触子１１２、１１４などの第２の導体の上面６１２（たとえば、「第１の表面」）に結合される底面６１０（たとえば、「第２の表面」）を有することもできる。一態様によれば、上部電極１３４は、通電するための第１の手段として機能し、アンチヒューズ誘電体は、絶縁するための第１の手段を指し、ソース／ドレイン接触子１１２、１１４は、通電するための第２の手段として機能する。
【００４４】
図７は、ソース／ドレイン相互接続子１２２、１３２（たとえば、図５のソース相互接続子１２２、または図３のドレイン相互接続子１３２のいずれか）、上部電極１３４、アンチヒューズ誘電体１３６、下部電極３０４、およびソース／ドレイン接触子１１２、１１４（たとえば、図５のソース接触子１１２、または図３のドレイン接触子１１４のいずれか）を、これらの構成要素の様々な表面をより良く示すために互いに分離して示す。この例では、アンチヒューズ誘電体１３６の底面６１０は、下部電極３０４（たとえば、「第２の導体」）の上面７０２（たとえば、「第１の表面」）に結合される。下部電極３０４の底面７０４（たとえば、「第２の表面」）は、次には、ソース／ドレイン接触子１１２、１１４などの導体の上面６１２に結合され得る。一態様によれば、第２の電極３０４は、通電するための第２の手段として機能する。
【００４５】
図８および図９は、本開示の一態様による、プログラマブルメモリセルアレイ８００の概略図を示す。アレイ８００は、本明細書で説明するアンチヒューズを有する複数のプログラマブルメモリセル８０２、８０４、８０６、８０８から構成される。メモリセル８０２、８０４、８０６、８０８の「読取り」および「書込み」動作は、それらのそれぞれのビットライン（ＢＬ）およびワードライン（ＷＬ）に印加される電圧によって制御される。メモリセル８０２、８０４、８０６、８０８は各々、図１〜図５に関して説明したメモリセル１００、３００、４００、５００のうちのいずれか１つであり得る。メモリセル８０２、８０４、８０６、８０８は各々、アクセストランジスタ８１０、８２０、８３０、８４０およびアンチヒューズ８１２、８２２、８３２、８４２を含む。アクセストランジスタ８１０、８２０、８３０、８４０は、たとえば、ｎチャネル電界効果トランジスタであり得る。アクセストランジスタ８１０、８２０、８３０、８４０は、図１〜図５に示すトランジスタ１０１と同一である可能性があり、したがって、ソース１０６、ドレイン１０８、ゲート１１０、および本体１０４を含む。アンチヒューズ８１２、８２２、８３２、８４２は、図１〜図５に示すアンチヒューズ１０２、３０２のうちのいずれか１つであり得る。一態様によれば、メモリセル８０２、８０４、８０６、８０８は、ＯＴＰメモリセルである可能性があり、アンチヒューズ８１２、８２２、８３２、８４２は、それらの状態を開回路状態から閉回路状態に一度だけ変化させ得る。
【００４６】
図８を参照すると、メモリセル８０２は、書込み動作を行っている（すなわち、メモリセル８０２がプログラムされている）。メモリセル８０２の値を書き込む（たとえば、論理状態を「０」から「１」に、または「１」から「０」に変化させる）ために、アクセストランジスタ８１０およびアンチヒューズ８１２の端子における様々な電圧が適切に設定されなければならない。トランジスタ８１０のゲートにおける電圧は、ワードラインＷＬ２によって制御され、アンチヒューズ８１２の一方の側８１６（たとえば、図１〜図５の上部電極１３４）における電圧は、ビットラインＢＬ２によって制御される。たとえば、図８に示すように、値は、アクセストランジスタのソース８１４を接地基準電圧Ｖｓｓに電気的に結合し、ＷＬ２およびトランジスタ８１０のゲートを公称供給電圧Ｖｄｄに設定し、ＢＬ２およびアンチヒューズの端子８１６（たとえば、図１〜図５の上部電極１３４）をプログラミング電圧Ｖｐｐに設定することによって書き込むことができる。公称供給電圧Ｖｄｄは、トランジスタ８１０のしきい値電圧ＶＴＨよりも大きいことに留意されたい。本開示の一態様によれば、Ｖｐｐ＞Ｖｄｄであり、Ｖｐｐは、メモリセルアレイ８００が存在するＩＣのＩ／Ｏ電圧に等しい可能性がある。さらに、Ｖｐｐは、アンチヒューズ８１２の破壊電圧ＶＢＤよりも大きい。ただ１つの例として、Ｖｐｐは、約１．８ボルトである可能性があり、Ｖｄｄは、約１．２ボルトである可能性がある。
【００４７】
トランジスタの本体端子が接地されていると仮定すれば、アクセストランジスタ８１０のゲートに電圧Ｖｄｄを印加することによって、アクセストランジスタ８１０は、起動し、導電性になる（すなわち、ゲートの下に反転層が形成され、ソースとドレインとの間のかなりの電流の流れを可能にする）。ビットラインＢＬ２の電圧をＶｐｐに増加させることによって、アンチヒューズ８１２は、開回路状態から閉回路状態に遷移する（すなわち、アンチヒューズ８１２内のアンチヒューズ誘電体１３６の材料が破壊する）が、それは、アンチヒューズ８１２にわたる電圧が、アンチヒューズ８１２の誘電体の破壊電圧ＶＢＤを超えるからである。アンチヒューズ８１２にわたる得られた導電経路は、正の電圧がビットラインＢＬ２に後で印加され、アクセストランジスタ８１０のゲート電圧がＶＴＨを超える場合、（曲がった点線の矢印で示すように）ビットラインＢＬ２およびアクセストランジスタ８１０を通る電流が流れるようにする。
【００４８】
メモリセル８０２が書込み動作（すなわち、プログラミング動作）を行っている間、アクセストランジスタ８２０およびアンチヒューズ８２２から構成されるメモリセル８０４は、基本的に非アクティブであり、アクセストランジスタ８２０を通してほとんど電流は流れない。トランジスタ８２０のゲートはＶｓｓに結合されているので、トランジスタ８２０は、非アクティブであり、トランジスタ８２０を通してほとんど（すなわち、無視できる漏洩電流のほかに）電流は流れない可能性がある。同様に、トランジスタ８３０およびアンチヒューズ８３２から構成されるメモリセル８０６も非アクティブであり、トランジスタ８３０を通してほとんど電流は流れない。トランジスタ８３０のゲートの電圧はＶｄｄであるが、アクセストランジスタ８３０のソースとドレインの両方が接地されているので、アクセストランジスタ８３０を通してまったく電流は流れない。同様に、トランジスタ８４０およびアンチヒューズ８４２から構成されるメモリセル８０８も、トランジスタ８４０のゲート、ドレイン、およびソースが接地されているので、非アクティブであり、したがって、トランジスタ８４０を通してまったく電流は流れない。
【００４９】
図９を参照すると、メモリセル８０２は、「読取り」動作を行っている。メモリセル８０２から値を読み取る（たとえば、論理状態「０」または「１」を読み取る）ために、トランジスタ８１０およびアンチヒューズ８１２の端子における様々な電圧が適切に設定されなければならない。たとえば、図９に示すように、これは、トランジスタのソース８１４をＶｓｓに設定するステップと、トランジスタ８１０のゲートおよびアンチヒューズの端子８１６をＶｄｄに設定するステップとを含み得る。トランジスタ８１０のゲートに電圧Ｖｄｄを印加することによって、トランジスタ８１０は、起動し、導電性になる（すなわち、ゲートの下に反転層が形成され、ソースとドレインとの間の電流の流れを可能にする）。ビットラインＢＬ２の電圧をＶｄｄに増加させることによって、アンチヒューズ８１２の状態に応じてアンチヒューズ８１２およびトランジスタ８１０を通して電流が流れる可能性がある。たとえば、アンチヒューズ８１２が開回路状態である（たとえば、アンチヒューズ８１２がプログラムされなかった）場合、ビットラインＢＬ２を通してほとんど電流は流れず、これは、「０」などの第１の論理状態を表し得る。アンチヒューズ８１２が導電性閉回路状態である（たとえば、アンチヒューズ８１２がプログラムされ／書き込まれた）場合、（点線の曲がった矢印で示すように）ビットラインＢＬ２を通してかなりの量の電流が流れ、これは、「１」などの第２の論理状態を表し得る。
【００５０】
メモリセル８０２が読取り動作を行っている間、メモリセル８０４、８０６、および８０８は、それらの関連するアクセストランジスタ８２０、８３０、８４０のゲート電圧がＶＴＨを超えない可能性があり、および／またはそれらのソースとドレインとの間の電圧差が無視できるので、非アクティブである可能性がある。
【００５１】
このようにして、ビットラインの電圧をＶｐｐに設定することによって、メモリセル８０２、８０４、８０６、８０８のプログラミングが可能になり得るが、ビットラインの電圧をＶｄｄに設定することによって、メモリセル８０２、８０４、８０６、８０８の読取りが可能になり得る。したがって、メモリセル８０２、８０４、８０６、８０８は、ＩＣのＩ／Ｏ電圧を使用してプログラムされ、Ｉ／Ｏ電圧よりも小さい公称供給電圧を使用して、そのような公称供給電圧を読み取ることができる。
【００５２】
別の態様によれば、メモリセル８０２、８０４、８０６、８０８は、ＭＴＰメモリセルである可能性があり、アンチヒューズ８１２、８２２、８３２、８４２内に使用されるアンチヒューズ誘電体が、アンチヒューズ誘電体を横切って印加される電圧に基づいて導電経路を複数回、形成および破壊するように設計される場合、アンチヒューズ８１２、８２２、８３２、８４２は、それらの状態を複数回、開回路状態から閉回路状態に変化させ、再び開回路状態に変化させ得る。そのような場合、メモリセル８０２、８０４、８０６、８０８は、トランジスタ８１０、８２０、８３０、８４０およびアンチヒューズ８１２、８２２、８３２、８４２の端子に適正な電圧を印加することによって再プログラム（すなわち、再書き込み）され得る。たとえば、メモリセル８０２は、トランジスタ８１０のゲートに電圧Ｖｄｄを印加し、アクセストランジスタのソース８１４にＶｐｐを印加し、ＢＬ２にＶｓｓを印加することによって、開回路状態に再プログラムされ得る。
【００５３】
図１０および図１１は、一態様による、それぞれアンチヒューズ１０２、３０２を採用するＩＣプログラマブルメモリセル１０００、１１００の断面概略図を示す。メモリセル１０００は、第１の金属トレース１２６がビットラインに電気的に結合しており、第３の金属層ＭＬ３に関連付けられた第２の金属トレース１０２８が選択ライン（ＸＬ）に電気的に結合されることを除いて、図１および図２に示したメモリセル１００と同一である。第３の金属層ＭＬ３の第２の金属１０２８は、直列のトレース１０８８、１０７８およびビア１０３０、１０８９を介してビア１３０に電気的に結合され得る。メモリセル１１００は、第１の金属トレース１２６がビットラインに電気的に結合しており、第３の金属層ＭＬ３に関連付けられた第２の金属トレース１０２８が選択ライン（ＸＬ）に電気的に結合されることを除いて、図３に示したメモリセル３００と同一である。第３の金属層ＭＬ３の第３の金属トレース１０２８は、直列のトレース１０８８、１０７８およびビア１０３０、１０８９を介してビア１３０に電気的に結合され得る。
【００５４】
図１０および図１１に示すメモリセル１００、３００の例では、アンチヒューズ１０２、３０２は、第１のソース／ドレイン領域１０８の上に位置する。しかしながら、図４および図５に示したメモリセル４００、５００と同様に、図１０および図１１のメモリセル１０００、１１００のアンチヒューズ１０２、３０２は、第２のソース／ドレイン領域１０６上にくるように位置し得る。図１２および図１３は、一態様による、それぞれ第２のソース／ドレイン領域１０６の上に位置するアンチヒューズ１０２、３０２を採用するＩＣプログラマブルメモリセル１２００、１３００の断面概略図を示す。本明細書で説明するように、要素１０６、１１２、１２２、および１２４はトランジスタ１０１の「ソース」に関連付けることができ、要素１０８、１１４、１３２、および１３０は、トランジスタ１０１の「ドレイン」に関連付けることができるが、これらの要素は、トランジスタ１０１のソース／ドレイン端子１０６、１０８に印加された電圧の極性に応じて実際のソースまたはドレインのいずれかに関連付けることができる。
【００５５】
図１４および図１５は、本開示の別の態様による、プログラマブルメモリセルアレイ１４００の概略図を示す。アレイ１４００は、本明細書で説明するアンチヒューズを有する複数のプログラマブルメモリセル１４０２、１４０４、１４０６、１４０８から構成される。メモリセル１４０２、１４０４、１４０６、１４０８の「読取り」および「書込み」動作は、それらのそれぞれのビットライン（ＢＬ）、ワードライン（ＷＬ）、および選択ライン（ＸＬ）に印加される電圧によって制御される。メモリセル１４０２、１４０４、１４０６、１４０８は各々、図１０〜図１３に関して説明したメモリセル１０００、１１００、１２００、１３００のうちのいずれか１つであり得る。メモリセル１４０２、１４０４、１４０６、１４０８は各々、アクセストランジスタ１４１０、１４２０、１４３０、１４４０およびアンチヒューズ１４１２、１４２２、１４３２、１４４２を含む。アクセストランジスタ１４１０、１４２０、１４３０、１４４０は、たとえば、ｎチャネル電界効果トランジスタであり得る。アクセストランジスタ１４１０、１４２０、１４３０、１４４０は、図１０〜図１３に示すトランジスタ１０１と同一である可能性があり、したがって、ソース１０６、ドレイン１０８、ゲート１１０、および本体１０４を含む。アンチヒューズ１４１２、１４２２、１４３２、１４４２は、図１０〜図１３に示すアンチヒューズ１０２、３０２のうちのいずれか１つであり得る。一態様によれば、メモリセル１４０２、１４０４、１４０６、１４０８は、ＯＴＰメモリセルである可能性があり、アンチヒューズ１４１２、１４２２、１４３２、１４４２は、それらの状態を開回路状態から閉回路状態に一度だけ変化させ得る。
【００５６】
図１４を参照すると、メモリセル１４０２は、書込み動作を行っている（すなわち、メモリセル１４０２がプログラムされている）。メモリセル１４０２の値を書き込む（たとえば、論理状態を「０」から「１」に、または「１」から「０」に変化させる）ために、アクセストランジスタ１４１０およびアンチヒューズ１４１２の端子における様々な電圧が適切に設定されなければならない。トランジスタのソース１４１６における電圧は、ビットラインＢＬ２によって制御され、トランジスタ１４１０のゲートにおける電圧は、ワードラインＷＬ１によって制御され、アンチヒューズ１４１２の一方の側１４１４（たとえば、図１０〜図１３の上部電極１３４）における電圧は、選択ラインＸＬ１によって制御される。
たとえば、図１４に示すように、値は、トランジスタのソース１４１６を接地基準電圧Ｖｓｓに電気的に結合し、トランジスタ１４１０のゲートを公称供給電圧Ｖｄｄに設定し、アンチヒューズの端子１４１４（たとえば、図１０〜図１３の上部電極１３４）をプログラミング電圧Ｖｐｐに設定することによって書き込むことができる。公称供給電圧Ｖｄｄは、トランジスタ１４１０のしきい値電圧ＶＴＨよりも大きいことに留意されたい。本開示の一態様によれば、Ｖｐｐ＞Ｖｄｄであり、Ｖｐｐは、メモリセルアレイ１４００が存在するＩＣのＩ／Ｏ電圧に等しい可能性がある。さらに、Ｖｐｐは、アンチヒューズ１４１２の破壊電圧ＶＢＤよりも大きい。ただ１つの例として、Ｖｐｐは、約１．８ボルトであってよく、Ｖｄｄは、約１．２ボルトであってよい。
【００５７】
トランジスタの本体端子が接地されていると仮定すれば、トランジスタ１４１０のゲートに電圧Ｖｄｄを印加することによって、トランジスタ１４１０は、起動し、導電性になる（すなわち、ゲートの下に反転層が形成され、ソースとドレインとの間のかなりの電流の流れを可能にする）。選択ラインＸＬ１の電圧をＶｐｐに増加させることによって、アンチヒューズ１４１２は、開回路状態から閉回路状態に遷移する（すなわち、アンチヒューズ１４１２内の誘電体材料が破壊する）が、それは、アンチヒューズ１４１２にわたる電圧Ｖｐｐが、アンチヒューズ１４１２のアンチヒューズ誘電体の破壊電圧ＶＢＤを超えるからである。アンチヒューズ１４１２にわたる得られた導電経路は、ＢＬ２の電圧がＸＬ１の電圧よりも小さく、トランジスタ１４１０のゲート電圧がＶＴＨを超える場合、（曲がった点線の矢印で示すように）ＸＬ１、ＢＬ２、およびトランジスタ１４１０を通る電流が流れるようにする。
【００５８】
メモリセル１４０２が書込み動作（すなわち、プログラミング動作）を行っている間、トランジスタ１４２０およびアンチヒューズ１４２２から構成されるメモリセル１４０４は、基本的に非アクティブであり、トランジスタ１４２０を通してほとんど電流は流れないが、それは、トランジスタ１４２０のゲート、ドレイン、およびソースが接地されているからである。同様に、トランジスタ１４３０およびアンチヒューズ１４３２から構成されるメモリセル１４０６も非アクティブであり、トランジスタ１４３０を通してほとんど電流は流れない。トランジスタ１４３０のゲートの電圧はＶｄｄであるが、ソースとドレインの両方が接地されているので、トランジスタ１４３０を通してまったく電流は流れない。同様に、トランジスタ１４４０およびアンチヒューズ１４４２から構成されるメモリセル１４０８も非アクティブである。トランジスタ１４４０のゲートはＶｓｓに結合されているので、トランジスタ１４４０は、非アクティブであり、トランジスタ１４４０を通して（すなわち、ソースからドレインへ）ほとんど（すなわち、無視できる漏洩電流のほかに）電流は流れない可能性がある。
【００５９】
図１５を参照すると、メモリセル１４０２は、「読取り」動作を行っている。メモリセル１４０２から値を読み取る（たとえば、論理状態「０」または「１」を読み取る）ために、トランジスタ１４１０およびアンチヒューズ１４１２の端子における様々な電圧が適切に設定されなければならない。たとえば、図１５に示すように、これは、アンチヒューズの端子１４１４（たとえば、図１０〜図１３の上部電極１３４）をＶｓｓに設定するステップと、トランジスタ１４１０のゲートおよびドレイン１４１６をＶｄｄに設定するステップとを含み得る。（この例では、ＢＬ２がＸＬ１よりも大きい電圧を有するので、ノード１４１６は、今度はドレインになり、トランジスタ１４１０の他の側はソースになることに留意されたい。）トランジスタ１４１０のゲートに電圧Ｖｄｄを印加することによって、トランジスタ１４１０は、アクティブになり、導電性になる。ＢＬ２の電圧をＶｄｄに増加させることによって、アンチヒューズ１４１２の状態に応じてアンチヒューズ１４１２およびトランジスタ１４１０を通して電流が流れる可能性がある。たとえば、アンチヒューズ１４１２が開回路状態である（たとえば、アンチヒューズ１４１２がプログラムされなかった）場合、ＢＬ２およびＸＬ１を通してほとんど電流は流れず、これは、「０」などの第１の論理状態を表し得る。アンチヒューズ１４１２が導電性閉回路状態である（たとえば、アンチヒューズ１４１２がプログラムされ／書き込まれた）場合、（点線の曲がった矢印で示すように）ＢＬ２およびＸＬ１を通してかなりの量の電流が流れ、これは、「１」などの第２の論理状態を表し得る。
【００６０】
メモリセル１４０２が読取り動作を行っている間、メモリセル１４０４、１４０６、および１４０８は、それらの関連するトランジスタ１４２０、１４３０、１４４０のゲート電圧がＶＴＨを超えない可能性があり、および／またはそれらのソースとドレインとの間の電圧差が無視できるので、非アクティブである可能性がある。このようにして、選択ラインの電圧をＶｐｐに設定し、ビットラインの電圧をＶｓｓに設定することによって、メモリセル１４０２、１４０４、１４０６、１４０８のプログラミングが可能になり得るが、選択ラインの電圧をＶｓｓに設定し、ビットラインの電圧をＶｄｄに設定することによって、メモリセル１４０２、１４０４、１４０６、１４０８の読取りが可能になり得る。
【００６１】
別の態様によれば、メモリセル１４０２、１４０４、１４０６、１４０８は、ＭＴＰメモリセルである可能性があり、アンチヒューズ１４１２、１４２２、１４３２、１４４２内に使用される誘電体が、誘電体を横切って印加される電圧に基づいて導電経路を複数回、形成および破壊するように設計される場合、アンチヒューズ１４１２、１４２２、１４３２、１４４２は、それらの状態を複数回、開回路状態から閉回路状態に変化させ、再び開回路状態に変化させ得る。そのような場合、メモリセル１４０２、１４０４、１４０６、１４０８は、トランジスタ１４１０、１４２０、１４３０、１４４０およびアンチヒューズ１４１２、１４２２、１４３２、１４４２の端子に適正な電圧を印加することによって再プログラム（すなわち、再書き込み）され得る。たとえば、メモリセル１４０２は、トランジスタ１４１０のゲートに電圧Ｖｄｄを印加し、ＸＬ１にＶｓｓを印加し、ＢＬ２にＶｐｐを印加することによって、開回路状態に再プログラムされ得る。さらに、ＢＬ１、ＢＬ３、およびＢＬ４は、意図的でないプログラミングからアレイ１４００内の他のメモリセルを非アクティブ化するためにＶｓｓに設定される必要がある。
【００６２】
一態様によれば、第１の電極１３４、アンチヒューズ誘電体１３６、および／または第２の電極３０４は、図１〜図７および図１０〜図１３に示すように、平坦であり得る。別の態様によれば、第１の電極１３４、アンチヒューズ誘電体１３６、および／または第２の電極３０４は、ほぼ矩形の直方体形状を有し得る。
【００６３】
図１６は、一態様による、集積回路を製造する方法１６００を示す。ステップ１６０２では、本方法は、基板を提供するステップを含む。ステップ１６０４では、本方法は、基板内に少なくとも１つのソース／ドレイン領域を含むアクセストランジスタを形成するステップをさらに含む。ステップ１６０６では、本方法は、第１の電極を形成するために第１の導体を提供するステップをさらに含む。ステップ１６０８では、本方法は、アンチヒューズ誘電体を提供するステップをさらに含む。ステップ１６１０では、本方法は、第２の導体を提供するステップをさらに含む。ステップ１６１２では、本方法は、第１の電極の第１の表面をアンチヒューズ誘電体の第１の表面に結合し、アンチヒューズ誘電体の第２の表面を第２の導体の第１の表面に結合することによってアンチヒューズを形成するステップをさらに含む。ステップ１６１４では、本方法は、第２の導体をアクセストランジスタのソース／ドレイン領域に電気的に結合するステップをさらに含む。
【００６４】
図１７は、一態様による、集積回路１７００を含み得る様々な電子デバイスを示す。集積回路１７００は、図１、図２、図３、図４、図５、図６、図７、図８、図９、図１０、図１１、図１２、図１３、図１４、図１５、および／または図１６に関して上記で説明した、集積回路メモリセル１００、３００、４００、５００、１０００、１１００、１２００、１３００、および／またはメモリセルアレイ８００、１４００のうちのいずれか１つであり得る。たとえば、携帯電話１７０２、ラップトップコンピュータ１７０４、および固定位置端末１７０６は、集積回路１７００を含み得る。図１７に示すデバイス１７０２、１７０４、１７０６は、例にすぎない。他の電子デバイスは、限定しないが、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、携帯情報端末などのポータブルデータユニット、ＧＰＳ対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、メータ読取り機器などの固定ロケーションデータユニット、またはデータもしくはコンピュータ命令の記憶もしくは取り出しを行う任意の他のデバイス、またはそれらの任意の組合せを含む集積回路１７００を採用することもできる。
【００６５】
図１８は、本開示の一態様による、集積回路１８００の概略図を示す。ＩＣ１８００は、複数のメモリセル１８０４を含むメモリセルアレイ１８０２を含み得る。メモリセルアレイ１８０２は、本明細書で説明したメモリセルアレイ８００、１４００のうちのいずれかであり得る。メモリセル１８０４は、本明細書で説明したＯＴＰメモリセルまたはＭＴＰメモリセル１００、３００、４００、５００、１０００、１１００、１２００、１３００のうちのいずれかであり得る。ＩＣ１８００は、Ｉ／Ｏ電圧ＶＩ／Ｏより小さい公称供給電圧Ｖｄｄを生成するためにＩＣの電圧コンバータ回路１８０６によって使用されるＶＩ／Ｏを外部から供給され得る。ＶＩ／ＯとＶｄｄの両方は、図示のように、メモリセルアレイ１８０２に供給され得る。他の態様では、ＩＣ１８００には、ＶＩ／ＯとＶｄｄの両方を外部から供給することができ、したがって、ＩＣ１８００は、電圧コンバータ回路１８０６を使用してオンチップでＶｄｄを生成する必要がない。ＩＣ１８００は、１つまたは複数の入力／出力（Ｉ／Ｏ）信号ラインＩ／Ｏ１、Ｉ／Ｏ２を有し得る。
【００６６】
図１、図２、図３、図４、図５、図６、図７、図８、図９、図１０、図１１、図１２、図１３、図１４、図１５、図１６、図１７、および／または図１８に示される構成要素、ステップ、特徴および／または機能のうちの１つまたは複数は、単一の構成要素、ステップ、特徴または機能に再構成され、かつ／もしくは組み合わせられ、または、いくつかの構成要素、ステップ、もしくは機能で具現化され得る。本発明から逸脱することなしに、さらなる要素、構成要素、ステップ、および／または機能を追加することもできる。
【００６７】
また、本開示の態様は、フローチャート、流れ図、構造図またはブロック図として示されるプロセスとして説明され得ることに留意されたい。フローチャートは動作を逐次プロセスとして説明し得るが、動作の多くは並行してまたは同時に実行され得る。加えて、動作の順序は並び替えられ得る。プロセスは、その動作が完了したときに終了する。プロセスは、方法、関数、手順、サブルーチン、サブプログラムなどに対応し得る。プロセスが関数に対応するとき、プロセスの終了は、関数呼出しまたはメイン関数に対する関数のリターンに対応する。
【００６８】
本明細書で説明する本発明の様々な特徴は、本発明から逸脱することなく様々なシステムで実装され得る。上記の本開示の態様は例にすぎず、本発明を限定するものと解釈すべきではないことに留意されたい。本開示の態様の説明は、例示的なものであり、特許請求の範囲を限定するものではない。したがって、本教示は、他のタイプの装置、ならびに多くの代替形態、変更形態、および変形形態に容易に適用され得ることが当業者には明らかであろう。
【符号の説明】
【００６９】
１００  集積回路プログラマブルメモリセル
１０１  電界効果トランジスタ
１０２  アンチヒューズ
１０４  半導体基板（本体）
１０６  ソース
１０８  ドレイン
１１０  ゲート
１１２  ソース接触子
１１４  ドレイン接触子
１１６  ゲート誘電体
１１８  スペーサ
１２０  絶縁層
１２２  ソース相互接続子
１２４  ビア
１２６  第１の金属トレース
１２８  第２の金属トレース
１２９  第３の金属トレース
１３０  ビア
１３１  ビア
１３２  ドレイン相互接続子
１３３  相互接続子
１３４  上部電極
１３６  アンチヒューズ誘電体
１８８  トレース
１８９  ビア
２０２  抵抗器
２０４  誘電体サポート
２０６  相互接続子
２０８  相互接続子
３００  メモリセル
３０２  アンチヒューズ
３０４  下部電極
３０６  導電層
４００  プログラマブルメモリセル
５００  プログラマブルメモリセル
６０２  上部電極の底面
６０４  アンチヒューズ誘電体の上面
６０６  上部電極の上面
６０８  ソース／ドレイン相互接続子の底面
６１０  アンチヒューズ誘電体の底面
６１２  ソース／ドレイン接触子の上面
７０２  下部電極の上面
７０４  下部電極の底面
８００  プログラマブルメモリセルアレイ
８０２  プログラマブルメモリセル
８０４  プログラマブルメモリセル
８０６  プログラマブルメモリセル
８０８  プログラマブルメモリセル
８１０  アクセストランジスタ
８１２  アンチヒューズ
８１４  アクセストランジスタのソース
８１６  アンチヒューズの一方の側
８２０  アクセストランジスタ
８２２  アンチヒューズ
８３０  アクセストランジスタ
８３２  アンチヒューズ
８４０  アクセストランジスタ
８４２  アンチヒューズ
１０００  プログラマブルメモリセル
１０２８  選択ライン
１０３０  ビア
１０７８  トレース
１０８８  トレース
１０８９  ビア
１１００  プログラマブルメモリセル
１２００  プログラマブルメモリセル
１３００  プログラマブルメモリセル
１４００  プログラマブルメモリセルアレイ
１４０２  メモリセル
１４０４  メモリセル
１４０６  メモリセル
１４０８  メモリセル
１４１０  アクセストランジスタ
１４１２  アンチヒューズ
１４１６  ノード
１４２０  アクセストランジスタ
１４２２  アンチヒューズ
１４３０  アクセストランジスタ
１４３２  アンチヒューズ
１４４０  アクセストランジスタ
１４４２  アンチヒューズ
１７００  集積回路
１７０２  携帯電話
１７０４  ラップトップコンピュータ
１７０６  固定位置端末
１８００  集積回路
１８０２  メモリセルアレイ
１８０４  メモリセル
１８０６  電圧コンバータ回路
【図１】
2015525969.tif 000003
【図２】
2015525969.tif 000004
【図３】
2015525969.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2015525969.tif 000009
【図８】
2015525969.tif 000010
【図９】
2015525969.tif 000011
【図１０】
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【図１１】
2015525969.tif 000013
【図１２】
2015525969.tif 000014
【図１３】
2015525969.tif 000015
【図１４】
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【図１５】
2015525969.tif 000017
【図１６】
2015525969.tif 000018
【図１７】
2015525969.tif 000019
【図１８】
2015525969.tif 000020
【国際調査報告】
2015525969.tif 000021
2015525969.tif 000022
2015525969.tif 000023
2015525969.tif 000024
2015525969.tif 000025