(57)【要約】可変キャパシタ（３００）は、接合パッド（３０）と連結されたＲＦ電極（２０２，４０２）を有するセル（２００，４００）を備える。各セルは、キャパシタンスが可動電極を用いて変化する複数のＭＥＭＳデバイス（１００）を備える。ＭＥＭＳデバイスは、セルの封止空洞内に設置され、セルのＲＦ電極の長さに沿って互いに隣接して配置される。各セルのＲＦ電極は、ＲＦライン（４０２）および追加のグランド電極（４０４）が得られるように、そして、ＭＥＭＳセルの機械的性能に影響を及ぼすことなく、セルのＲＦキャパシタンスを拡大縮小するように、トリム調整可能である。各セルは、ＲＦキャパシタンスとは関係なく、同じ制御キャパシタンスを有する。これにより各セルが、ＲＦ動作に必要とされる同じアイソレーション抵抗を使用することが可能になり、各セルは同じ寄生容量を有する。これによりＣＭＯＳ制御回路は、最適化が可能になり、セルのダイナミック性能の整合化が可能になる。
2015525978.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
基板上に設置された１つ以上の接合パッドと、
基板上に設置され、該１つ以上の接合パッドと連結された第１セルと、
基板上に設置され、該１つ以上の接合パッドと連結された第２セルとを備え、
第１セルは、第１端および第２端を有し、
・該１つ以上の接合パッドおよび第１セルの第１端と連結されたＲＦ電極と、
・ＲＦ電極の上に設置された複数のＭＥＭＳデバイスであって、各ＭＥＭＳデバイスは第１端および第２端を有し、各ＭＥＭＳデバイスはＲＦ電極の上に設置されている、複数のＭＥＭＳデバイスと、
・各ＭＥＭＳデバイスの第１端および第２端ならびに第１セルの第２端と連結された１つ以上のグランド電極とを備え、
第２セルは、第１端および第２端を有し、
・該１つ以上の接合パッドと連結されたＲＦ電極と、
・全部より少ないＭＥＭＳデバイスがＲＦ電極の上に設置されている、複数のＭＥＭＳデバイスと、
・各ＭＥＭＳデバイスの第１端および第２端ならびに第１セルの第２端と連結された１つ以上のグランド電極とを備える、可変キャパシタ。
【請求項２】
第２セルは、第２セルのＲＦ電極より大きい長さを有するプルイン電極をさらに備える請求項１記載の可変キャパシタ。
【請求項３】
第２セルは、ＲＦ電極に近接して配置されたグランド電極をさらに備える請求項１記載の可変キャパシタ。
【請求項４】
第１セルのＲＦ電極は、第１セルのグランド電極から、１マイクロメータ〜１０マイクロメータの距離だけ離れている請求項３記載の可変キャパシタ。
【請求項５】
第１セルおよび第２セルは、それぞれ異なるキャパシタンスを有する請求項１記載の可変キャパシタ。
【請求項６】
第２セルは、第２セルのＲＦ電極より大きい長さを有するプルイン電極をさらに備える請求項５記載の可変キャパシタ。
【請求項７】
各セルは、封止空洞であり、封止空洞内に集団で包囲された複数のＭＥＭＳデバイスを含む請求項１記載の可変キャパシタ。
【請求項８】
基板と、
基板上に設置された１つ以上の接合パッドと、
基板上に設置され、該１つ以上の接合パッドと連結された第１セルと、
基板上に設置され、該１つ以上の接合パッドと連結された第２セルとを備え、
第１セルは、第１キャパシタンス、第１端および第２端を有し、
・該１つ以上の接合パッドおよび第１セルの第１端と連結され、第１長さを有するＲＦ電極と、
・ＲＦ電極の上に設置された第１の複数のＭＥＭＳデバイスであって、各ＭＥＭＳデバイスは第１端および第２端を有する、第１の複数のＭＥＭＳデバイスと、
・各ＭＥＭＳデバイスの第１端および第２端ならびに第１セルの第２端と連結された１つ以上のグランド電極とを備え、
第２セルは、第１キャパシタンスより小さい第２キャパシタンス、第１端および第２端を有し、
・該１つ以上の接合パッドと連結され、第１長さより小さい第２長さを有するＲＦ電極と、
・ＲＦ電極の上に設置された第２の複数のＭＥＭＳデバイスであって、各ＭＥＭＳデバイスは第１端および第２端を有し、第１の複数と数値的に等しい第２の複数のＭＥＭＳデバイスと、
・各ＭＥＭＳデバイスの第１端および第２端ならびに第１セルの第２端と連結された１つ以上のグランド電極とを備える、可変キャパシタ。
【請求項９】
第２セルは、第２セルのＲＦ電極より大きい長さを有するプルイン電極をさらに備える請求項８記載の可変キャパシタ。
【請求項１０】
第２セルは、ＲＦ電極に近接して配置されたグランド電極をさらに備える請求項８記載の可変キャパシタ。
【請求項１１】
ＲＦ電極は、グランド電極から、１マイクロメータ〜１０マイクロメータの距離だけ離れている請求項１０記載の可変キャパシタ。
【請求項１２】
各セルは、封止空洞であり、封止空洞内に集団で包囲された複数のＭＥＭＳデバイスを含む請求項１１記載の可変キャパシタ。
【請求項１３】
第２セルは、第２セルのＲＦ電極より大きい長さを有するプルイン電極をさらに備える請求項１２記載の可変キャパシタ。
【請求項１４】
各セルは、封止空洞であり、封止空洞内に集団で包囲された複数のＭＥＭＳデバイスを含む請求項８記載の可変キャパシタ。
【請求項１５】
基板と、
基板上に設置された１つ以上の接合パッドと、
基板上に設置され、該１つ以上の接合パッドと連結された第１セルとを備え、
第１セルは、第１端、第２端および第１体積を有し、
・該１つ以上の接合パッドおよび第１セルの第１端と連結され、第１長さを有するＲＦ電極と、
・複数のＭＥＭＳデバイスであって、各ＭＥＭＳデバイスは第１端および第２端を有し、全部より少ないＭＥＭＳデバイスがＲＦ電極の上に設置されている、複数のＭＥＭＳデバイスと、
・各ＭＥＭＳデバイスの第１端および第２端ならびに第１セルの第２端と連結された１つ以上のグランド電極とを備える、可変キャパシタ。
【請求項１６】
第１セルは、第１長さより大きい第２長さを有するプルイン電極をさらに備える請求項１５記載の可変キャパシタ。
【請求項１７】
基板上に設置され、該１つ以上の接合パッドと連結された第２セルをさらに備え、
第２セルは、第１端、第２端および第１体積と等しい第２体積を有し、
・該１つ以上の接合パッドと連結され、第１長さより小さい第２長さを有するＲＦ電極と、
・複数のＭＥＭＳデバイスであって、各ＭＥＭＳデバイスは第１端および第２端を有し、全部より少ないＭＥＭＳデバイスがＲＦ電極の上に設置されている、複数のＭＥＭＳデバイスと、
・各ＭＥＭＳデバイスの第１端および第２端ならびに第１セルの第２端と連結された１つ以上のグランド電極とを備え、
第２セルは、第２長さと等しい第４長さを有するプルイン電極をさらに備える請求項１６記載の可変キャパシタ。
【請求項１８】
第２セルは、ＲＦ電極に近接して配置されたグランド電極をさらに備える請求項１５記載の可変キャパシタ。
【請求項１９】
ＲＦ電極は、グランド電極から、１マイクロメータ〜１０マイクロメータの距離だけ離れている請求項１８記載の可変キャパシタ。
【請求項２０】
各セルは、封止空洞であり、封止空洞内に集団で包囲された複数のＭＥＭＳデバイスを含む請求項１５記載の可変キャパシタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、一般に、無線周波数（ＲＦ）およびマイクロ波の用途のための可変キャパシタに関する。
【背景技術】
【０００２】
半導体のサイズが縮小し続けると、半導体と連結されるマイクロ電気機械システム（ＭＥＭＳ）もそうなる。ＭＥＭＳデバイスが、小型リレースイッチ、キャパシタンススイッチ、不揮発性メモリ素子およびより多くの用途に使用できる。ＭＥＭＳデバイスは、少なくとも２つの位置の間で移動して、直流または交流の流れに対する電気インピーダンスを変更する懸架構造を有する。
【０００３】
ＭＥＭＳデバイスは、相補型金属酸化膜半導体（ＣＭＯＳ）デバイスの上に構築できる。ＭＥＭＳデバイスは、半導体製造工場で見られるものと類似した処理ステップを用いて製作され、従って、ウエハスケールで高い費用効率で製造できる。ＭＥＭＳデバイスで生ずる問題の幾つかが、不要な容量結合、直列インダクタンスおよび損失を含む。ＭＥＭＳデバイスは、セルまたはビットセル内に設置され、ＤＶＣを集合的に形成できる。ＤＶＣが２値方式で制御でき、ＣｍｉｎからＣｍａｘまでのＲＦキャパシタンスを生成する。多くの小型なＭＥＭＳスイッチが１つの空洞内に組み合わされ、全てが同時に駆動される。例えば、２×，４×，８×（スイッチの数）などの多重セルを組み合わせたり、あるいは、部分的なセル、例えば、セル内の（スイッチの数）の１／２，１／４または１／８を使用することによって、ビットグループが生成される。
【０００４】
ＤＶＣのキャパシタンスは、固有キャパシタンスを有するように特別設計(customize)にできる。特別設計のキャパシタンスを有するには、ビットセルは、所望のキャパシタンスを達成するように特別設計にできる。所望のキャパシタンスを得る１つの方法が、必要なＲＦキャパシタンス、例えば、完全セルと比べて、スイッチ数の１／２，１／４，１／８などだけを含む部分セルを生成するのに要求されるのと同程度に多くのスイッチだけを有する各セルを特別設計することである。そして、これらの部分セルの制御ラインの容量負荷も、標準的なセルと比べて比例的に縮小する。
【０００５】
典型的には、制御電極がＲＦフローティングとなるように、制御電極とＣＭＯＳドライバとの間には大きい値のアイソレーション抵抗が要求され、ＲＦ電流が、そのＱ値を損なうであろうＣＭＯＳドライバへ流れ込まないようにしている。これを達成するために、このアイソレーション抵抗のインピーダンスは、全体のＲＦ周波数範囲（０．５〜３．５ＧＨｚ）に渡って、可動ＭＥＭＳ要素に対して制御電極のインピーダンスより数桁大きくする必要がある。アイソレーション抵抗の典型的な値は、１００ｋΩ〜１０ＭΩの範囲である。これらの部分セルは、制御電極と可動ＭＥＭＳ要素との間でより低いキャパシタンスを有するため、同じＲＦ性能を達成するには、より大きい値のアイソレーション抵抗が必要になる。これらの増加したアイソレーション抵抗は、より多くの寄生容量を示し、ＣＭＯＳ制御回路がこれらの部分セルのダイナミック性能を全セルに整合させることを困難にする。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従って、先行技術において、寄生容量の無い、所望のキャパシタンスを有するＤＶＣのニーズが存在する。
【課題を解決するための手段】
【０００７】
ここで説明する実施形態は、ＭＥＭＳセルの機械的性能に影響を及ぼすことなく、ＤＶＣセルのＲＦキャパシタンスを拡大縮小する方法を提供する。各セルは、ＲＦキャパシタンスとは関係なく、同じ制御キャパシタンスを有する。これにより各セルが、ＲＦ動作に必要とされる同じアイソレーション抵抗を使用することが可能になり、各セルは同じ寄生容量を有する。これによりＣＭＯＳ制御回路は、最適化が可能になり、セルのダイナミック性能の整合化が可能になる。従って、幾つかの範囲のキャパシタンス（異なる部品番号または製品）が、同じ制御回路を再利用できる。さらに、最終的な最小および最大キャパシタンスのトリミング調整が達成でき、仕様限界に関するプロセス変動を集中させて、歩留まりを最大化する。最後に、汎用のキャパシタンスアレイを使用し、続いてトリミング調整して、新製品の開発時間を節約する顧客要求に素早く応答できる。
【０００８】
一実施形態において、可変キャパシタが、基板と、基板上に設置された１つ以上の接合パッドと、基板上に設置され、１つ以上の接合パッドと連結した第１セルと、基板上に設置され、１つ以上の接合パッドと連結した第２セルとを備える。第１セルは、第１端および第２端を有しており、１つ以上の接合パッドおよび第１セルの第１端と連結したＲＦ電極と、ＲＦ電極の上に設置された複数のＭＥＭＳデバイスであって、各ＭＥＭＳデバイスは第１端および第２端を有し、各ＭＥＭＳデバイスはＲＦ電極の上に設置されている、複数のＭＥＭＳデバイスと、各ＭＥＭＳデバイスの第１端および第２端ならびに第１セルの第２端と連結された１つ以上のグランド電極とを備える。第２セルは、第１端および第２端を有しており、１つ以上の接合パッドと連結したＲＦ電極と、ＲＦ電極の上に設置された複数のＭＥＭＳデバイスであって、各ＭＥＭＳデバイスは第１端および第２端を有し、全部より少ないＭＥＭＳデバイスがＲＦ電極の上に設置されている、複数のＭＥＭＳデバイスと、各ＭＥＭＳデバイスの第１端および第２端ならびに第１セルの第２端と連結された１つ以上のグランド電極とを備える。
【０００９】
他の実施形態において、可変キャパシタが、基板と、基板上に設置された１つ以上の接合パッドと、基板上に設置され、１つ以上の接合パッドと連結した第１セルと、基板上に設置され、１つ以上の接合パッドと連結した第２セルとを備える。第１セルは、第１キャパシタンス、第１端および第２端を有しており、１つ以上の接合パッドおよび第１セルの第１端と連結されたＲＦ電極と、ＲＦ電極の上に設置された第１の複数のＭＥＭＳデバイスであって、各ＭＥＭＳデバイスは第１端および第２端を有する、第１の複数のＭＥＭＳデバイスと、各ＭＥＭＳデバイスの第１端および第２端ならびに第１セルの第２端と連結された１つ以上のグランド電極とを備える。第２セルは、第１キャパシタンスより小さい第２キャパシタンス、第１端および第２端を有しており、１つ以上の接合パッドと連結されたＲＦ電極と、ＲＦ電極の上に設置された第２の複数のＭＥＭＳデバイスであって、各ＭＥＭＳデバイスは第１端および第２端を有する第２の複数のＭＥＭＳデバイスと、各ＭＥＭＳデバイスの第１端および第２端ならびに第１セルの第２端と連結された１つ以上のグランド電極とを備える。第２の複数のＭＥＭＳデバイスは、第１の複数のＭＥＭＳデバイスと等しい。
【００１０】
他の実施形態において、可変キャパシタが、基板と、基板上に設置された１つ以上の接合パッドと、基板上に設置され、１つ以上の接合パッドと連結した第１セルと、基板上に設置され、１つ以上の接合パッドと連結した第２セルとを備える。第１セルは、第１端および第２端を有しており、１つ以上の接合パッドおよび第１セルの第１端と連結され、第１長さを有するＲＦ電極と、ＲＦ電極の上に設置された複数のＭＥＭＳデバイスであって、各ＭＥＭＳデバイスは第１端および第２端を有する複数のＭＥＭＳデバイスと、各ＭＥＭＳデバイスの第１端および第２端ならびに第１セルの第２端と連結された１つ以上のグランド電極とを備える。第２セルは、第１端および第２端を有しており、１つ以上の接合パッドと連結され、第１長さより小さい第２長さを有するＲＦ電極と、ＲＦ電極の上に設置された複数のＭＥＭＳデバイスであって、各ＭＥＭＳデバイスは第１端および第２端を有する複数のＭＥＭＳデバイスと、各ＭＥＭＳデバイスの第１端および第２端ならびに第１セルの第２端と連結された１つ以上のグランド電極とを備える。第１セルおよび第２セルは、実質的に同じ体積を有する空洞を有する。
【図面の簡単な説明】
【００１１】
本発明の上記特徴が詳細に理解できるような方法で、上記のように短く要約した本発明についてのより詳細な説明が実施形態を参照して行われ、その幾つかを添付図面に図示している。しかしながら、添付図面は、本発明の典型的な実施形態だけを図示しており、よってその範囲の限定と考えるべきでなく、本発明は他の等しく有効な実施形態を認めていることに留意すべきである。
【００１２】
【図１】一実施形態に係るＭＥＭＳデバイスの概略断面図である。
【図２】一実施形態に係るセルの概略説明図である。
【図３】一実施形態に従って、コモンＲＦバンプパッドの周りに配置された複数のＤＶＣセルを備えた例示のデバイスを示す。
【図４】一実施形態に従って、トリム調整したＲＦラインを有するＤＶＣセルを示す。
【００１３】
理解を促進するために、図面に共通した同一の要素を指定するために、可能であれば、同一の参照符号を使用している。一実施形態に開示された要素が、特別の記載なしで他の実施形態に有益に利用できることが想定される。
【発明を実施するための形態】
【００１４】
ここで説明する実施形態は、ＭＥＭＳセルの機械的性能に影響を及ぼすことなく、ＤＶＣセルのＲＦキャパシタンスを拡大縮小する方法を提供する。各セルは、ＲＦキャパシタンスとは関係なく、同じ制御キャパシタンスを有する。これにより各セルが、ＲＦ動作に必要とされる同じアイソレーション抵抗を使用することが可能になり、各セルは同じ寄生容量を有する。これによりＣＭＯＳ制御回路は、最適化が可能になり、セルのダイナミック性能の整合化が可能になる。
【００１５】
ここで説明する実施形態により、部分セルは完全長セルと正確に同じに設計することが可能になり、低減したＲＦキャパシタンスを用いて２値の拡大縮小を達成する。ＲＦラインの上方にある可動ＭＥＭＳ要素は、完全長セルとして設計され、駆動電極の制御キャパシタンスが影響を受けないため、駆動した場合、標準の完全長セルと同じに機械的に動作するようになる。そして、各個別セルのダイナミック挙動を整合させることがより容易になる。他の利点が、ＤＶＣアレイの合計ＲＦキャパシタンスが、アレイ内の各セルのＲＦラインを１回のマスク交換だけで拡大縮小することによって容易に拡大縮小できることである。これにより、プロセスフローにおいて適切なマスクをかなり後に選択することによって、異なるＲＦキャパシタンスを有する複数の製品について同じＣＭＯＳウエハの使用が可能になる。
【００１６】
図１は、一実施形態に係るＭＥＭＳデバイス１００の概略断面図である。ＭＥＭＳデバイス１００は、接地電極１０４Ａ，１０４Ｅ、制御／プルイン（引き込み）電極１０４Ｂ，１０４ＤおよびＲＦ電極１０４Ｃを形成することによって製造される。２つの接地電極１０４Ａ，１０４Ｅおよび２つの制御電極１０４Ｂ，１０４Ｄを示したが、単一の接地電極および単一の制御電極が利用できることが想定されると理解すべきである。基板１０２は、単一の層材料、例えば半導体ベースの基板などを、スタンドアロン型のＭＥＭＳデバイス、または一般にはラインのバックエンド（ＢＥＯＬ）プロセスにおいて生産されるような多層構造として備えてもよい。
【００１７】
一実施形態において、基板１０２は、ＣＭＯＳ基板を備えてもよい。電極１０４Ａ〜１０４Ｅに使用できる適切な材料が、ＢＥＯＬプロセスにおいて一般に利用される導電性材料、例えば、銅、アルミニウム、チタン、タンタル、タングステン、窒化チタン、窒化アルミニウム、窒化タングステンおよびこれらの組合せなどを含む。電極１０４Ａ〜１０４Ｅは、周知の堆積方法、例えば、物理的気相成長法（ＰＶＤ）、化学的気相成長法（ＣＶＤ）、電気メッキ、原子層堆積（ＡＬＤ）および周知のパターニング方法、例えば、エッチングまたは周知のデュアル・ダマシン・プロセス工程などによって形成できる。制御電極１０４Ｂ，１０４Ｄは、プルイン（引き込み）電極として機能することになり、スイッチング素子をＲＦ電極１０４Ｃに近接した位置に移動させる。
【００１８】
電極１０４Ａ〜１０４Ｅの上には、薄い誘電体層１０６が堆積され、そしてパターン化され、グランド電極１０４Ａ，１０４Ｅを露出させる。薄い誘電体層１０６に使用できる適切な材料が、窒化シリコン、炭化シリコン、酸化シリコン、アルミナ、酸窒化シリコン、およびＣＭＯＳデバイスでの使用に適した他の誘電体材料を含む。誘電体層１０６は、ＣＶＤ、ＡＬＤを含む周知の堆積方法によって堆積してもよい。薄い誘電体層１０６は、幾つかの理由、即ち、電極１０４Ａ〜１０４Ｅへのスイッチング素子の接着力を低減すること、そして、後述するような犠牲材料を除去する場合、エッチングガスイオンの再結合を低減することなどのために有用である。
【００１９】
薄い誘電体層１０６の上には、導電性材料が全面堆積され、そしてパターン化され、グランド電極１０４Ａ，１０４Ｅとの電気相互接続１０８Ａを形成する。さらに、導電性材料は、パターン化されて、後に堆積されるアンカー材料の堆積用のシード材料として利用できるパッド１０８Ｂを形成してもよい。電気相互接続１０８Ａおよびパッド１０８Ｂの適切な材料が、ＢＥＯＬプロセスにおいて一般に利用される導電性材料、例えば、銅、アルミニウム、チタン、タンタル、タングステン、窒化チタン、窒化タングステン、窒化アルミニウムおよびこれらの組合せなどを含む。導電性材料は、周知の堆積方法、例えば、ＰＶＤ、ＣＶＤ、電気メッキ、ＡＬＤなどによって堆積され、そして、周知のパターニング方法、例えば、エッチングなどによってパターン化できる。
【００２０】
そして、犠牲材料が、露出した誘電体層１０６ならびに電気相互接続１０８Ａおよびパッド１０８Ｂの上に堆積される。犠牲材料が接着するのを支援するために、犠牲材料の堆積前に、接着促進剤を誘電体層１０６の上に堆積できることが想定される。犠牲材料の適切な材料が、炭素骨格を持つ長鎖分子を含有する、スピンオングラスまたはスピンオン誘電体を含む。犠牲材料は、周知の堆積方法、例えば、スピンコーティング、ＣＶＤ、ＡＬＤなどによって堆積してもよい。犠牲材料は、材料が空洞を少なくとも部分的に定義するために使用され、製造プロセスにおいて後で除去されることになるため、犠牲材料と称される。こうして犠牲材料は使用され、「犠牲」または除去されて空洞を形成する。
【００２１】
犠牲材料の堆積後、スイッチング素子１１０が形成できる。スイッチング素子１１０は、第１構造層１１２を含む多層構造を備えてもよい。第１構造層１１２は、電気相互接続１０８Ａと連結され、電気相互接続１０８Ａの間の長さに架橋される。そして、第２構造層１１４が第１構造層１１２の上に堆積され、複数のポスト１１６によって第１構造層１１２と連結される。第１構造層１１２、第２構造層１１４およびポスト１１６に使用できる適切な材料が、窒化チタン、チタンアルミニウム、タングステン、銅、窒化チタンアルミニウム、アルミニウムおよびこれらの組合せなど、そして、多層構造、例えば、窒化チタン／窒化チタンアルミニウム／窒化チタンなどを含む。第１スイッチング素子１１０は、周知の堆積方法、例えば、ＰＶＤ、ＣＶＤ、ＡＬＤを用いて材料を堆積し、そして、周知のパターニング方法、例えば、エッチングを用いて材料をパターン化することによって形成できる。第２構造層１１４は、グランド電極１０４Ａ，１０４Ｅと軸方向に整列した第１部分１１８Ａおよび、スイッチング素子１１０の撓み部分１２０Ａの一部となる第２部分１１８Ｂを有するように、パターン化される。終了すると、スイッチング素子１１０は、ワッフル状の外観を有する。
【００２２】
追加の犠牲材料が、スイッチング素子１１０の上、および第１構造層１１２および第２構造層１１４の構造の間に堆積できる。追加の犠牲材料が、最初に堆積した犠牲材料とともに、スイッチング素子１１０が移動することになる範囲内の空洞の形状および境界を定義する。最後に堆積した犠牲材料の上に、第２誘電体層１２２を堆積できる。第２誘電体層１２２は、誘電体層１０６に関して上述したような周知の堆積方法および材料を用いて堆積できる。
【００２３】
そして、第２誘電体層１２２は、パターン化、エッチングされ、空洞の外形を定義する。同じステップで、犠牲層はエッチングされ、構造層１１８Ａ，１１２はハードマスクとして機能し、空洞側壁の段階的な降下を提供する。この多段式の降下は、空洞壁１２６の完全性(integrity)を改善する。
【００２４】
そして、導電性材料が堆積されパターン化され、プルオフ（引き離し）電極１２４および空洞壁１２６を形成する。こうして同じ堆積の際、プルオフ電極１２４および空洞壁１２６の両方を形成するために使用される材料が堆積される。パターニングの際、プルオフ電極１２４および空洞壁１２６は、別個の要素になる。プルオフ電極１２４はスイッチング素子１１０の上方になるように示しているが、プルオフ電極１２４は、スイッチング素子１１０の下方に設置される材料と電気接続してもよいことは理解すべきである。さらに、空洞壁１２６は、グランド電極１０４Ａ，１０４Ｅを介して接地される。導電性材料の適切な材料が、ＢＥＯＬプロセスにおいて一般に利用される導電性材料、例えば、銅、アルミニウム、チタン、タンタル、タングステン、窒化チタンおよびこれらの組合せなどを含む。導電性材料は、周知の堆積方法、例えば、ＰＶＤ、ＣＶＤ、ＡＬＤなどによって堆積され、そして、周知のパターニング方法、例えば、エッチングなどによってパターン化できる。
【００２５】
導電性材料をパターン化した後、誘電体天井(roof)１２８が導電性材料の上に堆積できる。誘電体天井１２８は、プルオフ電極１２４と、導電性材料を含む壁１２６との間の電気アイソレーションを提供する。誘電体天井１２８は、ＭＥＭＳデバイス１００を封入する。誘電体天井１２８は、誘電体層１０６に関して上述したような周知の堆積方法および材料を用いて堆積できる。空洞壁１２６を形成するために使用される導電性材料は、空洞壁１２６から排除してもよく、その結果、誘電体天井１２８が、空洞壁１２６を形成するのに充分な量に堆積されることが想定される。
【００２６】
そして、１つ以上の放出(release)孔が誘電体天井１２８および第２誘電体層１２２を通るように形成できる。そして、エッチングガスが導入され、犠牲材料を除去し、スイッチング素子を自由にして空洞内で移動できるようにする。使用できる適切なエッチングガスが、Ｈ２，ＮＨ３，Ｏ２，Ｏ３，Ｎ２Ｏまたは、Ｈ，ＯまたはＮを生成する他のエッチングガスを含む。そして、封止層１３０を誘電体天井１２８の上および放出孔内部に堆積することによって、空洞は封止される。
【００２７】
動作の際、スイッチング素子１１０は、電気バイアスをプルイン電極１０４Ｂ，１０４Ｄまたはプルオフ電極１２４に印加することによって移動する。スイッチング素子１１０の撓み部分１２０Ａ（１１８Ｂ）は移動するとともに、アンカー部分１２０Ｂ（１１８Ａ）は、グランド電極１０４Ａ，１０４Ｅに固定的に取り付けられる。封止層１３０および導電性壁１２６は、両方とも追加の梃子を提供し、アンカー部分１２０Ｂがグランド電極１０４Ａ，１０４Ｅから外れないようにしている。スイッチング素子１１０の両端は、アンカー部分１２０Ｂを有し、両方のアンカー部分１２０Ｂは、封止層１３０および、プルオフ電極１２４を形成するために堆積した導電性材料の両方と直接連結している。
【００２８】
上述したＭＥＭＳデバイス１００は、ＲＦおよびマイクロ波用途のＭＥＭＳ可変キャパシタデバイスで利用されるＭＥＭＳデバイスの一実施形態であり、寄生容量および損失の最小化が主な関心事である。ＭＥＭＳデバイス１００は、ＣＭＯＳバックエンド内に埋め込まれた封止空洞に集積されたＭＥＭＳベースの可変キャパシタにおいて使用できる。
【００２９】
可変キャパシタにおいてＭＥＭＳデバイス１００を利用することに幾つかの利点がある。１つの利点は、損失の最小化（即ち、最善のＱ値）と不要容量結合の最小化（即ち、最善の容量同調比）との間のトレードオフ(trade-off)が、代替の従来のデバイス構造様式より優れていることである。他の利点は、封止空洞の製造が、空洞の狭くて長い形状に起因して容易になることであり、このことは放出(release)および構造長さの両方を支援する。さらに、階層的なグループ分けが、デジタル可変キャパシタの分解能要件（即ち、容量変化対制御の最小ステップサイズ）に適合した制御グループ（即ち、同じ制御電極を共有するデバイス）の定義を可能にする。
【００３０】
ＭＥＭＳ可変キャパシタデバイスの配置は、セルと称される第１グループ分け階層を生成することによって行われる。図２は、ＤＶＣセル２００の概略図である。セル２００は、集団で共通空洞内にある複数のＭＥＭＳデバイス１００を備える。ＭＥＭＳデバイス１００は、ＲＦ電極２０２、１つ以上の制御電極２０６、および１つ以上のグランド電極２０４を共有することになる。電極２０２，２０４，２０６の各々は、セル２００内において互いに平行に配列されることになる。ＭＥＭＳデバイス１００は、ＭＥＭＳデバイス１００の第２部分１１８Ｂが、電極２０４から、ＲＦ電極２０２、制御電極２０６およびグランド電極２０４に対して垂直な方向に延びるように配列される。後述するように、ＲＦ電極２０２は、ＤＶＣセル２００の第１辺２０８においてＲＦバンプと接続され、一方、電極２０４，２０６は第２辺２１０において接続される。セル２００の一部である全てのＭＥＭＳデバイス１００（全体として破線で示す）は、下記のような特徴を有する。１つのセル２００内の全てのＭＥＭＳデバイスは、同じ封止空洞を共有する。可動ＭＥＭＳデバイス１００が、電極２０４と接続され、面外に移動して、電極２０２，２０４間のキャパシタンスを変化させる。この移動は、静電気力を生じさせる、電極２０６と、電極２０４と接続された可動素子との間の電圧によって誘起される。
【００３１】
図３は、コモンＲＦバンプパッド３０４の周りに配置された複数のＤＶＣセル２００を備えた例示のデバイスを示す。各セル２００は、コモンＲＦ電極２０２を共有する１つ以上のＭＥＭＳデバイス１００を内部に有することになる。各セル２００は、対応する枝３０２Ａ〜３０２Ｂ（幹(trunk)３１２から延びる）と個別に接続され、あるいは、第１端２０８でＲＦパッド３０４と直接接続され、個別セル２００とのＲＦ接続を提供する。グランドおよび制御の経路選定は、セル２００の反対側２１０で接続される。
【００３２】
図４は、トリム調整したＲＦラインを有するＤＶＣセル４００を示す。ＤＶＣセル４００は、ＤＶＣセル２００に存在するものと同じ数のＭＥＭＳスイッチ１００を収納している。しかしながら、ＲＦラインにおいて切断が行われ、間隙(gap)４０６によって分離された２つのＲＦライン４０２，４０４が生じた。ＲＦライン４０２は、ＤＶＣセルの辺２０８においてＲＦバンプと接続される。ＲＦライン４０２の減少した面積のため、このＤＶＣセル４００のＲＦキャパシタンスは比例的に減少する。ＲＦライン４０４は、辺２１０において電極２０４（可動ＭＥＭＳ要素）と接続され、ＲＦライン４０４から静電気力が到来しないことを確保している。こうしてＲＦ電極４０４がグランド電極と考えられる。
【００３３】
ＲＦ電極４０２を備えたＭＥＭＳスイッチ１００は、能動スイッチである。これらは、ＲＦ電極４０２と電極２０４との間のキャパシタンスを能動的に調整するためである。ＲＦ電極４０４を備えたＭＥＭＳスイッチ１００は、ダミースイッチである。これらは、ＲＦ電極４０２と電極２０４との間のキャパシタンスに関与しないためである。
【００３４】
間隙４０６は、ＲＦライン４０２からＲＦライン４０４へのＲＦ結合を最小化するために充分に大きくすべきである。典型的には、数（即ち、約１〜約１０）マイクロメータの距離が充分である。ＲＦライン４０２は、電極の上方で近い距離で可動要素と結合するためである。間隙４０６は、過度に大きくすべきでない。間隙４０６内のコンタクト表面は、ＲＦライン４０２，４０４に沿っ            たコンタクト表面と比べて、異なる高さでもよいためである。これは、製造時にこれらの領域でのＣＭＰレートの差に起因する。間隙４０６が大き過ぎる場合、この領域において対応するスイッチが、ＲＦ電極４０２を備えた隣接するスイッチ１００より低く引き下げられることがある。これは、ＭＥＭＳ要素でのトルクを面外に置いて、ＲＦ性能（キャパシタンス、直線性など）に影響を及ぼすことがある。間隙４０６を数マイクロメータに制限することによって、間隙の両側にあるスイッチが間隙エリア内のスイッチを支持し、この影響が最小化できる。
【００３５】
図４から、制御ライン２０６の合計面積が図２のもの同じであり、電極２０６と接続されたＣＭＯＳドライバが見て、同じ容量負荷を生じさせることが明らかである。このことは、駆動時にデバイスの機械的性能に影響を与えることなく、辺２０８においてＲＦバンプと接続されたＲＦライン４０２の面積を０から空洞内の全てのスイッチに拡大縮小することが可能になる。
【００３６】
これにより、部分セルは、これらの特定セルにおいて電極２０２のキャパシタンスの１／２，１／４，１／８などを生じさせるような切断場所で設計でき、アレイ内の他の完全セルと同じダイナミック性能を有することが可能になる。さらに、これにより、全て同じＣＭＯＳウエハを用いて、ある範囲の製品をカバーするように充分に大きな数のスイッチを備えたＤＶＣセルの設計が可能になる。製造の後の段階で、電極２０２，２０４，２０６，４０２，４０４を定義するマスクだけを、製品について正しい数の能動スイッチを定義するように選択する必要がある。こうして同じＣＭＯＳウエハは、プロセスフローの後でより多くの製品キャパシタンス範囲のために使用できる。
【００３７】
こうしてセル２００，４００は、サイズの点で実質的に同一にでき、同じ数のＭＥＭＳ素子１００を内部に備える。しかしながら、ＲＦ電極２０２，４０２，４０４は異なる。詳細には、セル２００，４００のプルイン電極２０６は同じ長さを有することができ、セル２００，４００のグランド電極２０４は同じ長さを有することができ、セル２００，４００のＭＥＭＳ素子１００の数は同じにできる。換言すると、セル２００，４００は、セル２００のＲＦ電極２０２がセル４００のＲＦ電極４０２より長いＲＦ電極２０２，４０２，４０４を除いて、実質的に同一にできる。さらに、ＲＦ電極４０４は、グランド電極２０４を介して接地するように結合され、ＲＦ電極４０２に近接しているが、約２マイクロメータ〜約１０マイクロメータの距離だけ間隔があいている。セル２００，４００をこうして配置することによって、セル２００およびセル４００は、それぞれ異なるキャパシタンスを有する。さらに、グランド電極２０４およびプルイン電極２０６は、ＲＦ電極４０２より長い。ＲＦ電極２０２，４０２，４０４だけが異なるため、実質的に同じ数のスイッチを備えた実質的に同じサイズのＤＶＣセルが、１つのマスク（即ち、ＲＦ電極の形状を定義するために使用するマスク）を単に交換することによって、ＣＭＯＳ基板の上に容易に製造できる。
【００３８】
ここで開示した実施形態により、部分セルは完全長セルと正確に同じに設計することが可能になり、低減したＲＦキャパシタンスを用いて２値の拡大縮小を達成する。ＲＦラインの上方にある可動ＭＥＭＳ要素は、完全長セルとして設計され、駆動電極の制御キャパシタンスが影響を受けないため、駆動した場合、標準の完全長セルと同じに機械的に動作するようになる。そして、各個別セルのダイナミック挙動を整合させることがより容易になる。他の利点が、ＤＶＣアレイの合計ＲＦキャパシタンスが、アレイ内の各セルのＲＦラインを１回のマスク交換だけで縮小することによって容易に縮小できることである。これにより、プロセスフローにおいて適切なマスクをかなり後に選択することによって、異なるＲＦキャパシタンスを有する複数の製品について同じＣＭＯＳウエハの使用が可能になる。
【００３９】
上記記載は、本発明の実施形態に関するものであるが、本発明の他のおよび追加の実施形態が、その基本的範囲から逸脱することなく考案でき、その範囲は後記の請求項によって決定される。
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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