(57)【要約】電子装置、システム、および方法は、２つの電極の間に動作可能可変抵抗領域として構造化されるものと、誘電体と２つの電極のうちの１つとの間の領域に配置される金属バリアとを有する抵抗性メモリセルを含み得る。金属バリアは、抵抗性メモリセルのプログラムまたは消去動作中に第１の閾値を超える酸素拡散率と、抵抗性メモリセルの保持状態の間に第２の閾値未満の酸素拡散率とを提供する構造および材料組成を有し得る。さらなる装置、システム、および方法が開示される。【選択図】図６
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【特許請求の範囲】
【請求項１】
抵抗性メモリセルであって、
２つの電極と、
前記２つの電極の間に動作可能可変抵抗領域として構造化される誘電体と、
前記誘電体と前記２つの電極のうちの一方との間の領域に配置される金属バリアであって、前記金属バリアが、前記抵抗性メモリセルのプログラムまたは消去動作中に第１の閾値を超える酸素拡散率と、前記抵抗性メモリセルの保持状態の間に第２の閾値未満の酸素拡散率とを提供する構造および材料組成を有し、前記第１の閾値が前記第２の閾値より大きい、金属バリアと、を含む、抵抗性メモリセルを備える、装置。
【請求項２】
前記金属バリアの前記構造および材料組成が、セル動作中に金属状態または半導体状態を動作可能に維持して、前記抵抗性メモリセルに対する低抵抗を可能にする酸素移動を提供する、請求項１に記載の装置。
【請求項３】
前記金属バリアが、Ｒｕ、ＲｕＯ２、Ｉｎ２Ｏ３、またはＺｎＯのうちの１つ以上を含む、請求項１に記載の装置。
【請求項４】
前記２つの電極のうちの一方または両方が１つ以上の貴金属を含む、請求項１に記載の装置。
【請求項５】
抵抗性メモリセルであって、
第１の電極および第２の電極と、
第１の電極上の誘電体であって、動作可能可変抵抗領域として構造化される、誘電体と、
前記誘電体上に配置される金属バリアであって、前記金属バリアが、前記抵抗性メモリセルのプログラムまたは消去動作中に第１の閾値を超える酸素拡散率と、前記抵抗性メモリセルの保持状態の間に第２の閾値未満の酸素拡散率とを提供する構造および材料組成を有し、前記第１の閾値が前記第２の閾値より大きい、金属バリアと、
前記第２の電極に隣接して前記金属バリア上に配置される酸化物と、を含む抵抗性メモリセルを備える、装置。
【請求項６】
前記金属バリアの前記構造および材料組成が、セル動作中に金属状態または半導体状態を動作可能に維持して、前記抵抗性メモリセルに対する低抵抗を可能にする酸素移動を提供する、請求項５に記載の装置。
【請求項７】
前記金属バリアが、Ｒｕ、ＲｕＯ２、Ｉｎ２Ｏ３、またはＺｎＯのうちの１つ以上を含む、請求項５に記載の装置。
【請求項８】
前記誘電体が、酸化ハフニウム、酸化ジルコニウム、ジルコニウム酸化ケイ素、ジルコニウム酸窒化ケイ素、ハフニウム酸化ケイ素、ハフニウム酸窒化ケイ素、酸化アルミニウム、アルミニウム酸化ケイ素、アルミニウム酸窒化ケイ素、またはこれらの材料の組み合わせのうちの１つ以上を含む、請求項５に記載の装置。
【請求項９】
前記酸化物が、プラセオジムカルシウム酸化マンガン、ランタンストロンチウム酸化コバルト、またはランタンストロンチウム酸化マンガンのうちの１つ以上を含む、請求項５に記載の装置。
【請求項１０】
前記２つの電極のうちの一方または両方が、１つ以上の白金、金、またはイリジウムを含む、請求項５に記載の装置。
【請求項１１】
前記装置が、金属バリア上に酸化物の構造的な対を含み、前記構造的な対が、前記絶縁性金属酸化物と前記第２の電極との間で互いの上に積み重ねられる、請求項５に記載の装置。
【請求項１２】
前記抵抗性メモリセルが、メモリデバイスの抵抗性メモリセルのアレイに配置される、請求項５に記載の装置。
【請求項１３】
前記抵抗性メモリセルが、面積抵抗メモリセルとして配置される、請求項１２に記載の装置。
【請求項１４】
抵抗性メモリセルを形成することであって、
第１の電極を形成することと、
前記第１の電極上に動作可能可変抵抗領域として構造化される誘電体を形成することと、
前記誘電体と第２の電極との間の領域に金属バリアを形成することであって、前記形成された金属バリアが、前記抵抗性メモリセルのプログラムまたは消去動作中に第１の閾値を超える酸素拡散率と、前記抵抗性メモリセルの保持状態の間に第２の閾値未満の酸素拡散率とを提供する構造および材料組成を有し、前記第１の閾値が前記第２の閾値より大きく、前記構造および材料組成が、セル動作中に金属状態または半導体状態を維持して、前記抵抗性メモリセルに対する低抵抗を可能にする酸素移動を提供するように選択される、金属バリアを形成することと、
前記第２の電極を形成することと、を含む、抵抗性メモリセルを形成することを含む、方法。
【請求項１５】
前記金属バリアを形成することが、Ｒｕ、ＲｕＯ２、Ｉｎ２Ｏ３、またはＺｎＯのうちの１つ以上を形成することを含む、請求項１４に記載の方法。
【請求項１６】
前記第１の電極を形成することが、窒化ケイ素領域に前記第１の電極を形成することを含む、請求項１４に記載の方法。
【請求項１７】
前記第１の電極を形成すること、前記第２の電極を形成すること、前記金属バリアを形成すること、または前記誘電体を形成することが、単層または部分的な単層シーケンシングプロセスを使用することを含む、請求項１４に記載の方法。
【請求項１８】
前記第１の電極を形成すること、前記第２の電極を形成すること、前記金属バリアを形成すること、または前記誘電体を形成することが、化学蒸着プロセスを使用することを含む、請求項１４に記載の方法。
【請求項１９】
抵抗性メモリセルを形成することであって、
第１の電極を形成することと、
前記第１の電極上の誘電体であって、ある材料から形成され、動作可能可変抵抗領域として構造化される、誘電体を形成することと、
前記誘電体上に金属バリアを形成することであって、前記形成された金属バリアが、前記抵抗性メモリセルのプログラムまたは消去動作中に第１の閾値を超える酸素拡散率と、前記抵抗性メモリセルの保持状態の間に第２の閾値未満の酸素拡散率とを提供する構造および材料組成を有し、前記第１の閾値が前記第２の閾値より大きい、金属バリアを形成することと、
第２の電極に隣接して前記金属バリア上に酸化物を形成することと、
前記第２の電極を形成することと、を含む、抵抗性メモリセルを形成することを含む、方法。
【請求項２０】
前記金属バリア上に前記酸化物を形成することが、構造的な対として金属バリア材料上に酸化物を形成して、前記構造的な対が前記酸化物と前記第２の電極との間で互いの上に積み重ねられるようにすることを含む、請求項１９に記載の方法。
【請求項２１】
前記金属バリアを形成することが、セル動作中に金属状態または半導体状態を維持するように前記金属バリアの前記構造および材料組成を選択して、前記抵抗性メモリセルに対する低抵抗を可能にする酸素移動を提供することを含む、請求項１９に記載の方法。
【請求項２２】
前記金属バリアを形成することが、Ｒｕ、ＲｕＯ２、Ｉｎ２Ｏ３、またはＺｎＯのうちの１つ以上を形成することを含む、請求項１９に記載の方法。
【請求項２３】
前記誘電体を形成することが、酸化ハフニウム、酸化ジルコニウム、ジルコニウム酸化ケイ素、ジルコニウム酸窒化ケイ素、ハフニウム酸化ケイ素、ハフニウム酸窒化ケイ素、酸化アルミニウム、アルミニウム酸化ケイ素、アルミニウム酸窒化ケイ素、またはこれらの材料の組み合わせのうちの１つ以上を形成することを含み、前記酸化物を形成することが、プラセオジムカルシウム酸化マンガン、ランタンストロンチウム酸化コバルト、またはランタンストロンチウム酸化マンガンのうちの１つ以上を形成することを含む、請求項１９に記載の方法。
【請求項２４】
前記第１の電極および前記第２の電極のうちの一方または両方を形成することが、１つ以上の貴金属を形成することを含む、請求項１９に記載の方法。
【請求項２５】
抵抗性メモリセルを動作させることであって、
２つの電極と、
前記２つの電極の間に動作可能可変抵抗領域として構造化される誘電体と、
前記誘電体と前記２つの電極のうちの一方との間の領域に配置される金属バリアであって、前記金属バリアが、前記抵抗性メモリセルのプログラムまたは消去動作中に第１の閾値を超える酸素拡散率と、前記抵抗性メモリセルの保持状態の間に第２の閾値未満の酸素拡散率とを提供する構造および材料組成を有し、前記第１の閾値が前記第２の閾値より大きい、金属バリアと、を含む、抵抗性メモリセルを動作させることと、
前記２つの電極にわたって信号を印加して、前記金属バリアにわたる電界を伴わずに高抵抗状態または低抵抗状態に前記抵抗性メモリセルを置くことと、を含む、方法。
【請求項２６】
前記方法が、前記電界が保持状態の間の電界より高くなるように、前記プログラムまたは消去動作中に電界を提供することを含む、請求項２５に記載の方法。
【請求項２７】
前記抵抗性メモリセルを動作させることが、前記抵抗性メモリセルの動作中に前記金属バリアの金属または半導体状態を維持することを含む、請求項２５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
優先権出願
本出願は、参照によりその全体が本明細書に組み込まれる、２０１２年８月３０日に出願された米国特許出願第１３／５９９，８６５号に対する優先権の利益を主張するものである。
【背景技術】
【０００２】
半導体デバイス産業には、メモリデバイスの動作を改善させる市場主導型ニーズが存在する。メモリデバイスの改善は、メモリデバイスの設計の進歩によって対処することができる。メモリデバイスの機能強化も、加工における進歩によって実現することができる。
【図面の簡単な説明】
【０００３】
【図１】様々な実施形態に従う、例示のメモリデバイスのブロック図を示す。
【図２】様々な実施形態に従う、アクセス部品およびメモリ素子と共にメモリセルを有するメモリアレイを含む例示のメモリデバイスの特徴のブロック図を示す。
【図３】様々な実施形態に従う、メモリ素子に連結されたアクセス部品を有する例示のメモリセルの概略図を示す。
【図４】様々な実施形態に従う、メモリ素子に連結されたアクセス部品を有する例示のメモリセルの概略図を示す。
【図５】様々な実施形態に従う、メモリ素子に連結されたアクセス部品を有する例示のメモリセルの概略図を示す。
【図６】様々な実施形態に従う、抵抗性メモリセルとして配置される部品を有する例示の装置のブロック図を示す。
【図７】様々な実施形態に従う、抵抗性メモリセルとして配置される部品を有する例示の装置のブロック図を示す。
【図８】様々な実施形態に従う、抵抗性メモリセルとして配置される部品を有する例示の装置のブロック図を示す。
【図９】様々な実施形態に従う、メモリセルを有する装置を形成する例示の方法の特徴を示す。
【図１０】様々な実施形態に従う、抵抗性メモリセルを形成することを含む、構造を形成する例示の方法の特徴を示す。
【図１１】様々な実施形態に従う、メモリセルを動作させる例示の方法の特徴を示す。
【図１２】様々な実施形態に従う、完成したウェーハを示す。
【図１３】様々な実施形態に従う、電子システムの様々な特徴のブロック図を示す。
【発明を実施するための形態】
【０００４】
以下の詳細な発明は、図解によって本発明の様々な実施形態を示す添付図面を参照する。これらの実施形態を、当業者がこれらおよび他の実施形態を実施できるように十分に詳細に記述する。他の実施形態が利用されてもよく、構造的、論理的、電気的変更をこれらの実施形態に対して行うことができる。いくつかの実施形態を１つ以上の他の実施形態と組み合わせて新しい実施形態を形成することができるように、様々な実施形態は、必ずしも相互排他的ではない。以下の詳細な説明は、したがって、限定的な意味に解釈されるべきではない。
【０００５】
異なるメモリセルのアーキテクチャは、種々の異なるメモリデバイスを提供する。例えば、抵抗性メモリデバイスは、メモリセルの材料領域の抵抗状態が記憶されたデータに対応するように使用されるアーキテクチャを用いる。抵抗状態は、低抵抗状態（ＬＲＳ）および高抵抗状態（ＨＲＳ）に対応し得る。３つ以上の抵抗領域を用いて、他の状態が可能である。抵抗性メモリデバイスは、抵抗性ランダムアクセスメモリ（ＲＲＡＭ）として構造化され得る。
【０００６】
加えて、抵抗性メモリデバイスが実現され得る異なるフォーマットが存在する。１つのフォーマットは、フィラメント状の抵抗性メモリデバイスである。フィラメント状の抵抗性メモリセル中で、メモリデバイスは、メモリセルの抵抗を変更するフィラメントを動作可能に生成するように構造化される。抵抗性メモリセルの別のフォーマットは、面積抵抗メモリセルである。面積抵抗メモリセルは、フィラメントに基づく構造よりもむしろ面積依存構造として動作する。フィラメント状の抵抗性メモリセルと比較して、面積抵抗メモリセルは、優れた拡張性とセル電流−電圧特性の内蔵非線形性とを示し得る。このような特性は、２０ｎｍ未満の不揮発性メモリ用途での使用のためのデバイスの構成を可能にし得る。
【０００７】
面積抵抗メモリセルの一種が、多原子価酸化（ＭＶＯ）セルである。電界がＭＶＯセルに印加された状態で、ＭＶＯが酸素イオンを受容または提供して原子価状態を変えるように、酸素の移動が発生する可能性がある。ＭＶＯセルは、ＩＭＯ領域が印加された電界下で変更可能な抵抗を提供する２つの電極におよびそれらの間で接続された、組み合わされたＣＭＯ領域およびＩＭＯ領域を有する絶縁性金属酸化物（ＩＭＯ）領域に接続された導電性金属酸化物（ＣＭＯ）領域を含み得る。ＣＭＯおよびＩＭＯ層状のデバイスを使用して、酸素イオンは、ＩＭＯ材料の中にかつその外に移動され得、層状デバイスの抵抗率（導電率）を変更することができるそのエネルギーバリアの高さを変え得る。ＭＶＯデバイスは双極方法で動作し得、該双極方法では、１つの極性の電界が設定動作のために一方向に酸素を移動させ、逆の極性が再設定機能を提供するために他方向に酸素を移動させる。
【０００８】
しかしながら、従来のＭＶＯ技術を使用して信頼できるメモリ動作を提供するという課題は、ＭＶＯセルがＨＲＳまたはＬＲＳに置かれた後の酸素の拡散／ドリフトが原因で乏しいデータ保持を含む。加えて、従来のＭＶＯセルのトンネル抵抗は、電極として使用される貴金属とそれが接続されている導電性金属酸化物材料との高い実効仕事関数が原因で高速感知には高すぎる可能性がある。
【０００９】
様々な実施形態において、抵抗性メモリセル構造は、酸化物と誘電体との間に挿入された領域を含み、この組み合わせられた構造は、２つの電極の間に配置される。このような構造を用いて、従来のＭＶＯセルと比較して保持特性を強化し、動作電流密度を増加させることができる。挿入された領域は、酸素に対する拡散バリアとして機能し得る。挿入された領域は、酸化物と誘電体との間の比較的薄い領域として構造化され得る。酸化物は、導電性金属酸化物等の導電性酸化物であり得、誘電体は、絶縁性酸化物であり得る。例えば、セルの読み取り電流を増加させるために、酸化物と誘電体との間の領域挿入層のための材料および厚さが選択され得る。バリアは、酸素が動作可能に伝導され得る金属材料を含むことができる。金属材料は、金属、金属合金、金属の組み合わせ、組成物が金属的な導電率（抵抗率）特性を有するように金属および非金属を含む組成物、またはこのような組成物の組合せである。バリアの材料および構造は、プログラム／消去動作中に良好な酸素拡散率を有する等、１つ以上の特性を有するように所定の基準に従って選択され得る一方で、保持中に低い酸素拡散率を呈し、セル動作中および低いセル抵抗を可能にする酸素移動中に金属または半導体導電性特性を維持し、かつ抵抗性メモリセルの誘電体と接触するときに低い実効仕事関数を呈する。
【００１０】
図１は、メモリデバイス１００の例示の実施形態のブロック図を示す。メモリデバイス１００は、複数のメモリセル１０１を有するメモリアレイ１０２を含み得る。メモリアレイは、複数のパラメータに従って論理的に配置され得るメモリセルの系統的な配置である。様々な実施形態において、それぞれのメモリセルは、２つのパラメータの値に従ってアドレス指定され得る。２つのパラメータは、行および列と称され得る。メモリセルは、行に対する値および列に対する値に従って、メモリアレイ内に論理的に位置付けられ、一意的に指定され得る。行および列は、特別な物理的配向または線形関係に限定されない。メモリアレイの行は、行値に割り当てられたデコーダによって同時にアクセスされ得るメモリセルの群として配置され得る。メモリアレイの列は、列値に割り当てられたデコーダによって同時にアクセスされ得るメモリセルの群として配置され得る。メモリセル１０１は、アクセス線１０４および第１のデータ線１０６と共に、行および列で配置され得る。例えば、アクセス線は、信号ＷＬ０〜ＷＬｍを伝導するためにワード線として構造化され得、第１のデータ線は、信号ＢＬ０〜ＢＬｎを伝導するためにビット線として構造化され得る。メモリデバイス１００は、アクセス線１０４および第１のデータ線１０６を使用して、情報をメモリセル１０１へ、およびそこから転送することができる。行デコーダ１０７および列デコーダ１０８は、アドレス線１０９上のアドレス信号Ａ０〜ＡＸをデコードして、メモリセル１０１のうちのどれがアクセスされるべきなのかを決定する。
【００１１】
感知増幅器回路１１０は、メモリセル１０１から読み取られた情報の値を決定するように動作し、読み取られた情報は、第１のデータ線１０６への信号の形態で通信される。感知増幅器回路１１０は、また、第１のデータ線１０６上の信号を使用して、メモリセル１０１に対して書き込まれることになる情報の値を決定する。
【００１２】
メモリデバイス１００は、メモリアレイ１０２と入力／出力（Ｉ／Ｏ）線１０５との間で情報を転送するための回路網１１２を含み得る。Ｉ／Ｏ線１０５上の信号ＤＱ０〜ＤＱＮは、メモリセル１０１から読み取られるかそこへ書き込まれる情報を表し得る。Ｉ／Ｏ線１０５は、メモリデバイス１００が存在し得るパッケージ上のメモリデバイス１００内のノード（あるいは、ピン、はんだボール、または圧壊制御方式チップ接続（Ｃ４）もしくはフリップチップ実装（ＦＣＡ）等の他の相互接続技術）を含み得る。メモリデバイス１００の外部の他のデバイスは、Ｉ／Ｏ線１０５、アドレス線１０９、または制御線１２０を介してメモリデバイス１００と通信し得る。例えば、そのような外部デバイスは、メモリ制御装置またはプロセッサを含み得る。
【００１３】
メモリデバイス１００は、メモリセル１０１の選択されたものから情報を読み取るための読み取り動作、および情報をメモリセル１０１の選択されたものの中にプログラムする（書き込む）ためのプログラミング動作（書き込み動作とも称される）等のメモリ動作を行い得る。メモリデバイス１００は、また、メモリ消去動作を行って、情報をメモリセル１０１のいくつかまたは全てから消去し得る。メモリ制御ユニット１１８は、制御線１２０上の信号に基づいて、メモリ動作を制御する。制御線１２０上の信号の例としては、どの動作（例えば、プログラミングまたは読み取り動作）をメモリデバイス１００が行い得るまたは行うべきかを表示するための１つ以上のクロック信号および他の信号が挙げられる。メモリデバイス１００の外部の他のデバイスは、制御線１２０上の制御信号の値を制御し得る。外部デバイスは、例えば、プロセッサまたはメモリ制御装置を含み得る。制御線１２０上の信号の組み合わせの特定の値は、例えば、メモリデバイス１００に、対応するメモリ動作を行わせ得るプログラミングまたは読み取りコマンド等のコマンドを生じ得る。対応するメモリ動作は、例えば、プログラム、読み取り、または消去動作を含み得る。
【００１４】
メモリセル１０１のそれぞれは、プログラムされて、単一ビットの値、または２、３、４、もしくはより大きな数のビット等の複数ビットの値を表す情報を記憶し得る。例えば、メモリセル１０１のそれぞれは、プログラムされて、単一ビットの２進値「０」または「１」を表す情報を記憶し得る。セルあたりの単一ビットは、シングルレベルセルと時に呼ばれる。別の例において、メモリセル１０１のそれぞれは、プログラムされて、２ビットの「００」、「０１」、「１０」、および「１１」という４つの可能な値のうちの１つ、３ビットの「０００」、「００１」、「０１０」、「０１１」、「１００」、「１０１」、「１１０」、および「１１１」という８つの可能な値のうちの１つ、または別の複数ビットの値の集合のうちの１つ等の複数ビットを表す値を表す情報を記憶し得る。複数ビットを記憶する能力を有するセルは、マルチレベルセルまたは多状態セルと時に称される。
【００１５】
メモリデバイス１００は、第１の供給線１３０および第２の供給線１３２上にそれぞれ供給電圧信号ＶｃｃおよびＶｓｓを含む供給電圧を受容し得る。供給電圧信号Ｖｓｓは、グランド電位で動作し得る。グランド電位は、およそ０ボルトの値を有し得る。供給電圧信号Ｖｃｃは、電池または交流直流（ＡＣ−ＤＣ）変換器回路網等の外部電力源からメモリデバイス１００に供給された外部電圧を含み得る。
【００１６】
メモリデバイス１００の回路網１１２は、選択回路１１５および入力／出力（Ｉ／Ｏ）回路１１６を含み得る。選択回路１１５は、信号ＳＥＬ１〜ＳＥＬｎに反応して、メモリセル１０１から読み取られるかメモリセル１０１にプログラムされる情報を表し得る第１のデータ線１０６および第２のデータ線１１３上の信号を選択し得る。列デコーダ１０８は、アドレス線１０９上のＡ０〜ＡＸアドレス信号に基づいて、ＳＥＬ１〜ＳＥＬｎの信号を選択的に活性化し得る。選択回路１１５は、第１のデータ線１０６および第２のデータ線１１３上の信号を選択して、読み取りおよびプログラミング動作中に、メモリアレイ１０２と入力／出力回路１１６との間の通信を提供し得る。
【００１７】
電力がメモリデバイス１００から切られたときに、メモリセル１０１が、中に記憶された情報を保持するように、メモリデバイス１００は、不揮発性メモリデバイスを含み得、メモリセル１０１は、不揮発性メモリセルを含み得る。電力は、Ｖｃｃ、Ｖｓｓ、または両方の表示によって表され得る。
【００１８】
メモリセル１０１のそれぞれは、材料を有するメモリ素子を含み得、その少なくとも一部は、材料の抵抗値を変化するようにプログラムされ得る。メモリセル１０１のそれぞれがプログラミング動作においてプログラムされるとき、メモリセル１０１のそれぞれは、抵抗値に対応する状態を有し得る。異なる抵抗値は、このように、メモリセル１０１のそれぞれにプログラムされた情報の異なる値を表し得る。
【００１９】
メモリデバイス１００は、それがプログラミングコマンドおよびメモリセル１０１のうちの１つ以上の選択されたものの中にプログラムされる情報の値を受信したとき、プログラミング動作を行い得る。プログラミングコマンドは、外部プロセッサ、メモリ制御装置、または他の制御装置から受信され得る。情報の値に基づいて、メモリデバイス１００は、選択されたメモリセルをプログラムして、それらが、中に記憶された情報の値を表す適切な抵抗値をもつようにさせ得る。メモリデバイス１００は、デバイスおよびメモリセルを含み、本明細書で議論された様々な他の図および実施形態を参照して下記に記載されたものと類似または同一のメモリ動作を用いて動作し得る。
【００２０】
図２は、アクセス部品２１１およびメモリ素子２２２をもつメモリセル２０１を有するメモリアレイ２０２を含むメモリデバイス２００の例示の実施形態例の特徴のブロック図を示す。メモリアレイ２０２は、図１のメモリアレイ１０２と類似または同一であり得る。メモリセル２０１は、信号ＷＬ０、ＷＬ１、およびＷＬ２等の信号を伝導するアクセス線に沿った、いくつかの行２３０、２３１、および２３２に配置され得る。アクセス線はワード線であり得る。メモリセル２０１は、また、信号ＢＬ０、ＢＬ１、およびＢＬ２等の信号を伝導するデータ線に沿った、いくつかの列２４０、２４１、および２４２に配置され得る。データ線はビット線であり得る。アクセス部品２１１は、例えば、信号ＷＬ０、ＷＬ１、およびＷＬ２の適切な値を用いることによってオンとなって、メモリ素子２２２から情報を読み取るかそこに情報をプログラムするための、メモリ素子２２２へのアクセスを可能にし得る。メモリアレイ２０２は、図２に示されたメモリセル２０１の数よりも多数または少数を有し得る。
【００２１】
情報をメモリ素子２２２内にプログラムすることは、メモリ素子２２２に特定の抵抗値または指定された範囲の抵抗値を有させることを含み得る。抵抗性ランダムアクセスメモリセルに関して、電界は酸素空孔を移動するために印加され得る。それから、情報をメモリ素子２２２から読み取ることは、メモリ素子２２２の抵抗値を測定することを含み得る。抵抗を測定することは、メモリセル２０１の様々なものを流れる電流の値を感知することを含み得る。電流の測定値に基づいて、メモリ内に記憶された情報の対応する値は決定され得る。情報の決定は、電流の値に基づくものであり得る。
【００２２】
図３〜５のそれぞれは、メモリ素子３３３、４４４、５５５にそれぞれ連結された異なるアクセス部品３１１、４１１、５１１を有する異なるメモリセル３０１、４０１、５０１の例示の実施形態の概念図を示す。図３〜５においてＷＬおよびＢＬと呼ばれる線は、図１のアクセス線１０４のうちの任意の１つおよび第１のデータ線１０６のうちの任意の１つにそれぞれ対応し得る。図３〜５は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、バイポーラ接合トランジスタ（ＢＪＴ）、およびダイオードをそれぞれ含むアクセス部品３１１、４１１、５１１の例を示す。メモリセル３０１、４０１、および５０１は、他の種類のアクセス部品を含み得る。
【００２３】
メモリ素子３３３、４４４、５５５のそれぞれは、図３の第１の電極３５１および第２の電極３５２、図４の第１の電極４５１および第２の電極４５２、または図５の第１の電極５５１および第２の電極５５２等の２つの電極に連結され、それらの間に配置され得る。図３〜５は、これらの電極のそれぞれを点として概略的に示す。構造的に、これらの電極のそれぞれは、導電性材料を含み得る。メモリ素子３３３、４４４、５５５のうちの各一つは、例えば、信号に応じて、異なる抵抗値を有するように変化させられ得る材料を含み得る。メモリ素子内に記憶された情報の値は、メモリ素子の抵抗値または範囲に対応し得る。アクセス部品３１１、４１１、および５１１は、信号が、読み取り、プログラム、または消去動作等のメモリセルの動作中、各対の電極を介して、メモリ素子３３３、４４４、５５５におよびそれらから転送されることを可能にし得る。
【００２４】
抵抗性ランダムアクセスメモリ（ＲＲＡＭ）セルとして実現されたメモリセル３０１、４０１、または５０１に関して、電極３５１および３５２、電極４５１および４５２、電極５５１および５５２は、２つの電極の間の動作可能可変抵抗領域を有するＲＲＡＭセルの２つの電極であり得る。メモリ素子３３３、４４４、および５５５は、動作可能可変抵抗領域として実現され得る。誘電体は、２つの電極の間に動作可能可変抵抗領域として構造化され得る。誘電体は、酸素を受容し、かつそれを提供するように動作可能な材料を含み、酸素が誘電体から収集されるか、または除去されるかに従って抵抗の変化を提供する。誘電体は、酸化物であり得る。酸化物は、酸化ジルコニウム、酸化ハフニウム、二酸化チタン、ジルコニウム酸化ケイ素、酸化アルミニウムのうちの１つ以上を含み得る。他の酸化物または金属酸化物が使用され得る。抵抗性ランダムアクセスメモリセルとして構造化されるメモリセル３０１、４０１、または５０１は、それぞれ、酸化物３３３、４４４、または５５５のそれぞれと、２つの対応する電極３５１および３５２、４５１および４５２、または５５１および５５２のうちの一方との間の緩衝領域を含み得る。様々な実施形態において、２つの対応する電極３５１および３５２、４５１および４５２、または５５１および５５２のうちの少なくとも一方は、酸化物と反応する材料を含み得る。
【００２５】
プログラミング動作は、信号ＷＬを使用して、アクセス部品３１１、４１１、５１１をオンにし、それから、例えばプログラミング電圧または電流を有する信号を、メモリ素子３３３、４４４、５５５を通るように印加することができる。このような信号は、メモリ素子３３３、４４４、５５５の材料の少なくとも一部が状態を変化するようにさせ得る。その変化は、例えば、消去動作を行うことによって逆にされ得る。抵抗値における差を使用して、メモリ素子３３３、４４４、５５５内に記憶される情報の異なる値を表す異なる状態を表すことができる。
【００２６】
読み取り動作は、信号ＷＬを使用して、アクセス部品３１１、４１１、または５１１をオンにし、それから、電圧または電流を有する信号を、メモリ素子３３３、４４４、５５５を通るように印加することができる。読み取り動作は、中に記憶された情報の対応する値を決定するために、読み取り電圧または電流に基づいて、メモリセル３０１、４０１、５０１の抵抗を測定し得る。読み取り電流がメモリ素子３３３、４４４、５５５を通るとき、例えば、メモリセル３０１、４０１、５０１のそれぞれにおいて、異なる抵抗値は、異なる値（例えば、電圧または電流値）を信号ＢＬに伝え得る。メモリデバイスの他の回路網、例えば、図１の入力／出力回路１１６等の回路は、中に記憶された情報の値を決定するために、信号ＢＬを使用して、メモリ素子３３３、４４４、５５５の抵抗値を測定することができる。
【００２７】
読み取り動作において、メモリ素子を流れる電流を生成する信号（例えば、図３もしくは図４における信号ＢＬまたは図５における信号ＷＬ）の値（例えば、電圧）は、電流を生成するには十分であるが、メモリ素子の任意の部分が状態を変化するようにさせるには不十分である場合がある。その結果として、メモリ素子内に記憶された情報の値は、読み取り動作中および後に変更されないままであり得る。
【００２８】
消去動作において、信号の電圧値（例えば、図３もしくは図４における信号ＢＬまたは図５における信号ＷＬ）は、プログラミング動作において用いられた電圧とは反対の極性を有し得る。したがって、この場合に電流を生成している信号は、メモリ素子の材料をその元の状態、例えば、任意のプログラミングがメモリセル上で行われる前の状態に変更するか、再設定され得る。
【００２９】
図６は、抵抗性メモリセル６０１として配置される部品を有する装置６００の例示の実施形態のブロック図を示す。抵抗性メモリセル６０１は、２つの電極６２０および６２５、電極６２０および６２５の間の動作可能可変抵抗領域として構造化される誘電体６０５、誘電体６０５と２つの電極６２０、６２５のうちの一方との間の領域に配置されるバリア６１０を含む。抵抗性メモリセル６０１は、フィラメントに基づく可変抵抗よりもむしろ面積依存可変抵抗を有するように構造化され得る。バリア６１０は、抵抗性メモリセル６０１のプログラムまたは消去動作中に第１の閾値を超える酸素拡散率と、抵抗性メモリセル６０１の保持状態の間に第２の閾値未満の酸素拡散率とを提供する構造および材料組成を有し、第１の閾値が第２の閾値より大きい。第１および第２の閾値は、バリア６１０の材料および構造の選択のための基礎として、様々な酸素拡散率を提供するように設定することができる。バリア６１０はプログラム／消去中に良好な酸素拡散率を有することができる一方で、保持中に低い酸素拡散率を示す。プログラム／消去は、高電界にあり得、保持は、低電界にあり得る。バリア６１０の構造および材料組成は、セル動作中に金属状態または半導体状態を維持して、抵抗性メモリセル６０１に対する低抵抗を可能にする酸素移動を提供するように選択され得る。
【００３０】
バリア６１０は、金属材料を含むことができる。このような金属材料の例としては、ルテニウム、酸化ルテニウム、酸化インジウム、酸化亜鉛のうちの１つ以上が挙げられるが、これらに限定されない。酸化ルテニウム、酸化インジウム、酸化亜鉛はそれぞれ、ＲｕＯ２、Ｉｎ２Ｏ３、およびＺｎＯの形態であり得るが、これらに限定されない。誘電体６０５は、酸化ハフニウム（ＨｆＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、ジルコニウム酸化ケイ素（ＺｒＳｉＯｘ）、ジルコニウム酸窒化ケイ素（ＺｒＳｉＯＮ）、ハフニウム酸化ケイ素（ＨｆＳｉＯｘ）、ハフニウム酸窒化ケイ素（ＨｆＳｉＯＮ）、酸化アルミニウム（ＡｌＯｘ）、アルミニウム酸化ケイ素（ＡｌＳｉＯｘ）、アルミニウム酸窒化ケイ素（ＡｌＳｉＯＮ）、またはこれらの材料の組み合わせのうちの１つ以上を含み得るが、これらに限定されない。様々な実施形態において、２つの電極６２０および６２５のうちの一方または両方は１つ以上の貴金属を含み得る。他の導電性材料は、電極６２０および６２５のために使用することができる。電極６２０および６２５は、同じ材料または異なる材料からなり得る。電極６２０および６２５は、同じ構造または異なる構造を有し得る。
【００３１】
図７は、抵抗性メモリセル７０１として配置される部品を有する装置７００の例示の実施形態のブロック図を示す。抵抗性メモリセル７０１は、第１の電極７２０および第２の電極７２５、第１の電極７０２上の誘電体７０５、動作可能可変抵抗領域として構造化される誘電体７０５、誘電体７０５上に配置されるバリア７１０、ならびにバリア７１０上に配置されて第２の電極７２５に隣接する酸化物７１５を含み得る。バリア７１０は、酸素が動作できる金属材料を含むことができる。バリア７１０は、抵抗性メモリセル７０１のプログラムまたは消去動作中に第１の閾値を超える酸素拡散率と、抵抗性メモリセル７０１の保持状態の間に第２の閾値未満の酸素拡散率とを提供する構造および材料組成を有し得、第１の閾値が第２の閾値より大きい。第１および第２の閾値は、バリア７１０の材料および構造の選択のための基礎として、様々な酸素拡散率を提供するように設定することができる。バリア７１０はプログラム／消去中に良好な酸素拡散率を有することができる一方で、保持中に低い酸素拡散率を示す。プログラム／消去は、高電界にあり得、保持は、低電界にあり得る。バリア７１０の構造および材料組成は、セル動作中に金属状態または半導体状態を維持して、抵抗性メモリセル７０１に対する低抵抗を可能にする酸素移動を提供するように選択され得る。バリア７１０の構造および材料組成は、セル動作中に金属状態または半導体状態を維持して、抵抗性メモリセル７０１に対する低抵抗を可能にする酸素移動を提供するように選択され得る。
【００３２】
バリア７１０は、金属材料を含むことができる。この金属材料の例としては、ルテニウム、酸化ルテニウム、酸化インジウム、酸化亜鉛のうちの１つ以上が挙げられるが、これらに限定されない。酸化ルテニウム、酸化インジウム、酸化亜鉛はそれぞれ、ＲｕＯ２、Ｉｎ２Ｏ３、およびＺｎＯの形態であり得るが、これらに限定されない。
【００３３】
誘電体７０５は、抵抗性メモリセル７０１の動作において誘電体材料の中へかつその外への酸素の移動を可能にする誘電体材料を含み得、抵抗性メモリセル７０１に抵抗変化を提供する。このような誘電体材料の例としては、ＨｆＯｘ、ＺｒＯｘ、ＺｒＳｉＯｘ、ＺｒＳｉＯＮ、ＨｆＳｉＯｘ、ＨｆＳｉＯＮ、ＡｌＯｘ、ＡｌＳｉＯｘ、ＡｌＳｉＯＮ、またはこれらの材料の組み合わせのうちの１つ以上を含むが、これらに限定されない。酸化物７１５は、酸素が酸化物７１５からバリア７１０を通り誘電体７０５へ移動され得るように、酸素源を提供する酸化物材料を含み、酸素は、誘電体７０５からバリア７１０を通る移動により酸化物７１５中に収集され得る。このような酸化物の例としては、プラセオジムカルシウム酸化マンガン（ＰＣＭＯ）、ランタンストロンチウム酸化コバルト、またはランタンストロンチウム酸化マンガンのうちの１つ以上が挙げられるが、これらに限定されない。ＰＣＭＯ、ランタンストロンチウム酸化コバルト、およびランタンストロンチウム酸化マンガンはそれぞれ、（ＰｒＣａ）ＭｎＯ３、（ＬａＳｒ）ＣｏＯ３、および（ＬａＳｒ）ＭｎＯ３の形態であり得るが、これらに限定されない。
【００３４】
２つの電極７２０および７２５のうちの一方または両方が、１つ以上の白金、金、またはイリジウムを含み得る。他の貴金属またはそれらの組み合わせを使用して、２つの電極７２０および７２５の一方または両方を形成することができる。他の導電性材料は、電極７２０および７２５のために使用することができる。電極７２０および７２５は、同じ材料または異なる材料からなり得る。電極７２０および７２５は、同じ構造または異なる構造を有し得る。電極７２０は、絶縁性領域７３０−１および７３０−２内またはそれらの間に配置され得る。絶縁性領域７３０−１および７３０−２は、例えば、窒化ケイ素領域として実現され得る。別の実施形態において、電極７２０は、ＳｉＮがそれを囲むことなく、基板にわたって延在し得る。
【００３５】
抵抗性メモリセル７０１は、基板７０２上に配置される。基板７０２は、ケイ素、シリコンゲルマニウム、ゲルマニウム、ガリウムヒ素、シリコン・オン・サファイア、または他の好適な材料を含み得る。基板７０２は、抵抗性メモリセル７０１と動作可能な他の構造を含み得る。様々なこれらの他の構造は、基板７０２の上またはその内に形成され得る。抵抗性メモリセル７０１は、メモリの抵抗性メモリセルのアレイに配置され得る。抵抗性メモリセルは、面積抵抗メモリセルとして配置され得る。
【００３６】
図８は、抵抗性メモリセル８０１として配置される部品を有する装置８００の例示の実施形態のブロック図を示す。抵抗性メモリセル８０１は、第１の電極８２０および第２の電極８２５、第１の電極８２０上の誘電体８０５であって、動作可能可変抵抗領域として構造化される誘電体８０５、構造的な対８１７−１．．．８１７−Ｎが誘電体８０５と第２の電極８２５との間で互いの上に積み重ねられるバリア上の酸化物の構造的な対８１７−１．．．８１７−Ｎを含む。構造的な対８１７−１．．．８１７−Ｎはそれぞれ、バリア８１０−１上の酸化物８１５−１．．．バリア８１０−Ｎ上の酸化物８１５−Ｎを含む。バリア８１０−１．．．８１０−Ｎのそれぞれは、酸素が移動できる低抵抗材料、例えば、金属材料であり得る。バリア８１０−１．．．８１０−Ｎのそれぞれは、抵抗性メモリセル８０１のプログラムまたは消去動作中に第１の閾値を超える酸素拡散率と、抵抗性メモリセル８０１の保持状態の間に第２の閾値未満の酸素拡散率とを提供する構造および材料組成を有し得、第１の閾値が第２の閾値より大きい。第１および第２の閾値は、バリア８１０−１．．．８１０−Ｎの材料および構造の選択のための基礎として、様々な酸素拡散率を提供するように設定することができる。バリア８１０−１．．．８１０−Ｎの構造および材料組成は、セル動作中に低抵抗状態（ＬＲＳ）または高抵抗状態（ＨＲＳ）を維持して、抵抗性メモリセル８０１に対する低抵抗を可能にする酸素移動を提供するように選択され得る。
【００３７】
バリア８１０−１．．．８１０−Ｎは、ルテニウム、酸化ルテニウム、酸化インジウム、酸化亜鉛、または酸素が移動できる他の金属材料のうちの１つ以上を含み得るが、これらに限定されない。酸化ルテニウム、酸化インジウム、酸化亜鉛はそれぞれ、ＲｕＯ２、Ｉｎ２Ｏ３、およびＺｎＯの形態であり得るが、これらに限定されない。酸化物８１５−１．．．８１５−Ｎは、ＰＣＭＯ、ランタンストロンチウム酸化コバルト、ランタンストロンチウム酸化マンガン、または抵抗性メモリセル８０１中で酸素源を提供する他の酸化物のうちの１つ以上を含み得る。
【００３８】
様々な実施形態において、代替的な構造が、メモリセル８０１として実現され得る。図８は、電極８２５および誘電体８０５に接続する整数の構造的な対８１７−１．．．８１７−Ｎを示すが、抵抗性メモリセル８０１は、追加の酸化物８１５またはバリア８１０と共に１つ以上の構造的な対を含み得る。この追加領域は、バリア領域が電極８２５と接触するように構造化され得る。この追加領域は、酸化物領域が誘電体８０５と接触するように構造化され得る。追加のバリア領域が電極８２５に接触し、追加の酸化物領域が誘電体８０５に接触するように、追加の酸化物８１５および追加のバリア８１０が含まれ得る。このような追加領域は、非整数の構造的な対を提供するものと見なすことができる。ソース酸化物およびバリア領域の他の積み重ね配置が実現され得る。メモリセル８０１中のソース酸化物およびバリア層の複数の積み重ねは、セル性能を改善するように実装され得る。
【００３９】
誘電体８０５は、抵抗性メモリセル８０１の動作において誘電体材料の中へかつその外への酸素の移動を可能にする誘電体材料を含み得、抵抗性メモリセル８０１に抵抗変化を提供する。このような誘電体材料の例としては、酸化ジルコニウム、酸化ハフニウム、ジルコニウム酸化ケイ素、または酸化アルミニウムのうちの１つ以上が挙げられるが、これらに限定されない。２つの電極８２０および８２５のうちの一方または両方は、１つ以上の白金、金、またはイリジウムを含み得る。他の貴金属またはそれらの組み合わせを使用して、２つの電極８２０および８２５の一方または両方を形成することができる。電極８２０は、絶縁性領域８３０−１および８３０−２内またはそれらの間に配置され得る。絶縁性領域８３０−１および８３０−２は、窒化ケイ素領域として実現され得る。別の実施形態において、電極８２０は、ＳｉＮがそれを囲むことなく、基板にわたって延在し得る。
【００４０】
抵抗性メモリセル８０１は、基板８０２上に配置される。基板８０２は、ケイ素、シリコンゲルマニウム、ゲルマニウム、ガリウムヒ素、シリコン・オン・サファイア、または他の好適な材料を含み得る。基板８０２は、抵抗性メモリセル８０１と動作可能な他の構造を含み得る。様々なこれらの他の構造は、基板８０２内に形成され得る。メモリセル８０１に使用される材料は、図６のメモリセル６０１もしくは図７のメモリセル７０１の材料に類似するか、または同一であり得る。抵抗性メモリセル８０１は、メモリの抵抗性メモリセルのアレイの一部として配置され得る。抵抗性メモリセルは、面積抵抗メモリセルとして配置され得る。面積抵抗メモリセルは、図１、２、または３に関連付けられるメモリに類似または同一のメモリ中に配置され得る。面積抵抗メモリセルは、他のメモリアーキテクチャ中に配置され得る。
【００４１】
図９は、抵抗性メモリセルを形成することを含む構造を形成する方法の例示の実施形態例の特徴を示す。９１０において、第１の電極が形成され得る。第１の電極を形成することは、窒化ケイ素領域に第１の電極を形成することを含み得る。９２０において、誘電体は、第１の電極上に動作可能可変抵抗領域として形成され、構造化され得る。
【００４２】
９３０において、バリアが誘電体上に形成され得る。これは、誘電体と形成されるべき第２の電極との間の領域に形成され得る。バリアは、金属バリアであり得る。バリアは、ソースおよび誘電体に対して印加された電界下で誘電体に向けられたソースへおよびまたはそれからの酸素の移動を可能にするように構造化され、酸素が、強化されたデータ保持を提供する水準まで構造を放置することを防ぐことができる。バリアは、抵抗性メモリセルのプログラムまたは消去動作中に第１の閾値を超える酸素拡散率と、抵抗性メモリセルの保持状態の間に第２の閾値未満の酸素拡散率とを提供する構造および材料組成を有して形成され得、第１の閾値が第２の閾値より大きい。構造および材料組成は、セル動作中に金属状態または半導体状態を維持して、抵抗性メモリセルに対する低抵抗を可能にする酸素移動を提供するように選択され得る。バリアを形成することが、Ｒｕ、ＲｕＯ２、Ｉｎ２Ｏ３、ＺｎＯ、または酸素が動作可能に移動され得る金属のうちの１つ以上を形成することを含み得る。
【００４３】
９４０において、第２の電極が形成され得る。第１の電極を形成すること、第２の電極を形成すること、バリアを形成すること、または誘電体を形成することが、単層または部分的な単層シーケンシングプロセスを使用することを含み得る。単層または部分的な単層シーケンシングプロセスは、原子層蒸着の自己制限的手順として行うことができる。第１の電極を形成すること、第２の電極を形成すること、バリアを形成すること、または酸化物を形成することが、化学蒸着プロセスを使用することを含み得る。半導体デバイスに典型的に用いられる他の製造プロセスは、本明細書で議論される材料に類似または同一の材料を含めて、本明細書で議論される抵抗性メモリセルに類似または同一の抵抗性メモリセルを形成するために使用され得る。
【００４４】
図１０は、抵抗性メモリセルを形成することを含む構造を形成する方法の例示の実施形態例の特徴を示す。１０１０において、第１の電極が形成される。１０２０において、誘電体が第１の電極上に形成される。誘電体は、材料の形態であり得、動作可能可変抵抗領域として構造化され得る。誘電体を形成することは、酸化ジルコニウム、酸化ハフニウム、ジルコニウム酸化ケイ素、または酸化アルミニウムのうちの１つ以上を形成することを含み得る。
【００４５】
１０３０において、バリアが誘電体上に形成される。バリアは、印加された電界下で誘電体に向けられたソースへおよびまたはそれからの酸素の移動を可能にするように構造化され得る。バリアは、抵抗性メモリセルのプログラムまたは消去動作中に第１の閾値を超える酸素拡散率と、抵抗性メモリセルの保持状態の間に第２の閾値未満の酸素拡散率とを提供する構造および材料組成を有して選択され、形成され得る。第１の閾値は第２の閾値より大きい可能性がある。バリアの構造および材料組成は、セル動作中に金属状態または半導体状態を維持して、抵抗性メモリセルに対する低抵抗を可能にする酸素移動を提供するように選択され得る。バリアを形成することは、Ｒｕ、ＲｕＯ２、Ｉｎ２Ｏ３、またはＺｎＯのうちの１つ以上を形成することを含み得る。
【００４６】
１０４０において、酸化物は、第２の電極隣接してバリア上に形成される。酸化物は、バリアを通り誘電体へかつそれからの酸素移動のためのソースを提供し得る。酸化物を形成することは、プラセオジムカルシウム酸化マンガン、ランタンストロンチウム酸化コバルト、またはランタンストロンチウム酸化マンガンのうちの１つ以上を形成することを含み得る。１０５０において、第２の電極が形成される。第１の電極および第２の電極のうちの一方または両方を形成することは、１つ以上の貴金属を形成することを含み得る。
【００４７】
第１の電極を形成すること、第２の電極を形成すること、誘電体を形成すること、バリアを形成すること、または酸化物を形成することは、単層または部分的な単層シーケンシングプロセスを使用することを含み得る。単層または部分的な単層シーケンシングプロセスは、原子層蒸着の自己制限的手順として行うことができる。第１の電極を形成すること、第２の電極を形成すること、誘電体を形成すること、バリアを形成すること、または酸化物を形成することは、化学蒸着プロセスを使用することを含み得る。典型的には、半導体デバイス処理に用いられる他の製造プロセスを用いて、本明細書で議論される材料に類似または同一の材料を含めて、本明細書で議論される抵抗性メモリセルに類似または同一の抵抗性メモリセルを形成し得る。
【００４８】
様々な実施形態において、抵抗性メモリセルを形成することは、構造的な対を形成することを含み得る。それぞれの構造的な対は、バリア材料上の導電性金属酸化物を含む。構造的な対は、誘電体と第２の電極との間で互いの上に積み重ねられ得る。
【００４９】
図１１は、メモリセルを動作させる方法の例示の実施形態の特徴を示す。１１１０において、抵抗性メモリセルが動作される。抵抗性メモリセルは、２つの電極、２つの電極の間に動作可能可変抵抗領域として構造化される誘電体、誘電体と２つの電極のうちの１つとの間の領域に配置されるバリアを含み得る。バリアは、金属バリアであり得る。バリアは、抵抗性メモリセルのプログラムまたは消去中に第１の閾値を超える酸素拡散率と、抵抗性メモリセルの保持状態の間に第２の閾値未満の酸素拡散率とを提供する構造および材料組成を有し得る。第１の閾値は第２の閾値より大きい可能性がある。抵抗性メモリセルを動作させることは、抵抗性メモリセルの動作中にバリアの金属または半導体状態を維持することを含み得る。バリアの構造および材料組成は、セル動作中に金属状態または半導体状態を維持するように形成され、抵抗性メモリセルに対する低抵抗をもたらす酸素移動を提供し得る。
【００５０】
１１２０において、信号は、バリアにわたる電界を伴わずに高抵抗状態または低抵抗状態に抵抗性メモリセルを置くように２つの電極にわたって印加される。電界は、電界が保持状態中の電界より高くなるように、プログラムまたは消去動作中に印加され得る。メモリセルを動作することは、本明細書に記載のメモリセルに類似または同一の構造化されたメモリセルを動作することを含み得る。
【００５１】
セル動作の機構は、ＨＲＳ状態を提供するために酸化物からバリアを通り誘電体への酸素移動と、ＬＲＳ状態を提供するために誘電体からバリアを通り酸化物への酸素移動とを含み得る。強化動作を提供するバリア領域の例としては、Ｒｕ、ＲｕＯ２、Ｉｎ２Ｏ３、またはＺｎＯの薄い領域が挙げられるが、これらに限定されない。例えば、酸化物としてのＰＣＭＯと誘電体としてのＺｒＯｘを含み、Ｒｕ領域でＰＣＭＯとＺｒＯｘとを分離するセルの場合、ＣＭＯとしてのＰＣＭＯとＩＭＯとしてのＺｒＯｘを含みＭＶＯセル中にバリア領域をもたない類似構造セルと比較して、改善されたセルデータ保持が測定された。この比較は、Ｒｕ中間層の使用がまた、Ｒｕバリアを伴わないセルの約１ｅ０Ａ／ｃｍ２から約１ｅ４Ａ／ｃｍ２まで、−１Ｖで適切な３桁ぶんＬＲＳ状態の読み取り電流を増加させることを示した。バリア領域を伴うこのような抵抗性メモリセルは、非発揮性メモリセルのための高速感知を提供し得る。
【００５２】
図１２は、複数の電子部品を提供するように配置されたウェーハ１２００の例を図解する。ウェーハ１２００は、複数のダイス１２０５が製造され得るウェーハとして提供され得る。あるいは、ウェーハ１２００は、複数のダイス１２０５が電子機能性を提供するように加工されてパッケージ化のためにウェーハ１２００からの単体化を待っているウェーハとして提供され得る。ウェーハ１２００は、半導体ウェーハ、セミコンダクターオンインシュレータウェーハ、または集積回路チップ等の電子デバイスを処理するための他の適切なウェーハを含み得る。ウェーハ１２００は、図１〜１１に関係した任意の実施形態に従って製造され得る。
【００５３】
ウェーハ１２００上の他のダイスと同じ機能性およびパッケージ構造を有する集積回路として、それぞれのダイス１２０５が製作されるように、様々なマスキングおよび加工技法を用いて、それぞれのダイス１２０５は、機能的回路網を含むように加工され得る。あるいは、ダイス１２０５のうちの全てがウェーハ１２００上の他のダイスと同じ機能性およびパッケージ化された構造を有する集積回路として製造されるわけではないように、様々なマスキングおよび加工技法を用いて、様々な組のダイス１２０５が機能的回路網を含むように加工され得る。電子能力を提供し、その上で集積された回路を有するパッケージ化されたダイスは、本明細書では集積回路（ＩＣ）と称される。
【００５４】
ウェーハ１２００は、抵抗性メモリを含み得、それぞれの抵抗性メモリはダイス１２０５内に位置付けられる。抵抗性メモリは、抵抗性ランダムアクセスメモリとして構造化され得る。それぞれの抵抗性メモリは、抵抗性メモリセルを含み得る。それぞれの抵抗性メモリセルは、２つの電極の間に誘電体を伴う２つの電極を含み得る。誘電体は、抵抗性メモリセルの動作可能可変抵抗として構造化され得る。１つ以上のバッファは、抵抗性メモリセル中に任意に配置され得る。動作可能可変抵抗性の誘電体は、保持中に低い酸素拡散率を有する一方で、プログラム／消去中に良好な酸素拡散率を有する構造および材料組成を有するバリアによってソース酸化物から分離された誘電体として構造化され得る。プログラム／消去は高電界に対応し得る一方で、低電界は保持に対応し得る。バリアは、金属バリアであり得る。バリアの構造および材料組成は、セル動作中に金属状態または半導体状態を維持して、抵抗性メモリセルに対する低抵抗を可能にする酸素移動を提供するように選択され得る。抵抗性メモリセル中に誘電体を酸化物から分離するバリアを有するこのようなデバイスアーキテクチャは、いくつかの従来の抵抗性メモリデバイスと比較して、抵抗性メモリセルが配置されるメモリデバイスの性能を改善し得る。
【００５５】
図１３は、抵抗性メモリとして構造化されるメモリ１３０３を含むシステム１３００のブロック図を示す。抵抗性メモリは抵抗性ランダムアクセスメモリであり得る。抵抗性メモリのそれぞれの抵抗性メモリセルは、２つの電極の間に誘電体を有する２つの電極を含み得る。誘電体は、動作可能可変抵抗誘電体として構造化される誘電体であり得、それを少なくとも２つの電極のうちの１つから分離するバリアおよび酸化物と共に配置される。抵抗性メモリセルおよびメモリのデバイスアーキテクチャは、本明細書で議論される様々な実施形態に従った構造と類似または同一の方法で実現され得る。
【００５６】
システム１３００は、メモリ１３０３に動作可能に連結された制御装置１３０２を含み得る。システム１３００はまた、電子装置１３０７および周辺装置１３０９を含み得る。制御装置１３０２、メモリ１３０３、電子装置１３０７、および周辺装置１３０９のうちの１つ以上は、ＩＣのうちの１つ以上の形態であり得る。バス１３０６は、システム１３００の様々な部品の間および／またはそれらの中で電気導電率を提供する。ある実施形態において、バス１３０６は、それぞれが独立して構成されるアドレスバス、データバス、および制御バスを含む。代替の実施形態において、バス１３０６は、アドレス、データ、または制御のうちの１つ以上を提供するための共通の導電線を用い、その使用は、制御装置１３０２によって規制される。制御装置１３０２は、形態または１つ以上のプロセッサであり得る。
【００５７】
電子装置１３０７は追加メモリを含み得る。システム１３００内のメモリは、動的ランダムアクセスメモリ（ＤＲＡＭ）、静的ランダムアクセスメモリ（ＳＲＡＭ）、同期動的ランダムアクセスメモリ（ＳＤＲＡＭ）、同期グラフィックスランダムアクセスメモリ（ＳＧＲＡＭ）、ダブルデータレート動的ラム（ＤＤＲ）、ダブルデータレートＳＤＲＡＭ、および磁気ベースメモリ等の１つ以上の種類のメモリとして構築され得るが、これらに限定されない。
【００５８】
周辺装置１３０９は、制御装置１３０２と併せて動作し得るディスプレイ、撮像デバイス、印刷デバイス、無線デバイス、追加記憶メモリ、および制御デバイスを含み得る。様々な実施形態において、システム１３００は、光ファイバーシステムまたはデバイス、電子光学システムまたはデバイス、光学システムまたはデバイス、撮像システムまたはデバイス、ならびに無線システムまたはデバイス、電気通信システムまたはデバイス、およびコンピュータ等の情報取扱システムまたはデバイスを含むが、これらに限定されない。
【００５９】
特定の実施形態が本明細書に図解かつ説明されたが、同じ目的を達するために計算される全ての配置が、示される特定の実施形態の代わりに使われ得ることが、当業者によって認識されるだろう。様々な実施形態は、本明細書に記載された実施形態の順列および／または組み合わせを用いる。上記の説明が図解を意図されるが、制限的なものではなく、本明細書中に用いられる語法または専門用語が説明の目的のためのものである、ことが理解されるべきである。また、上述の詳細な説明において、様々な特徴が本開示を合理化する目的のために単一の実施形態にまとめられることが理解され得る。開示の本方法は、特許請求の範囲に記載された実施形態がそれぞれの請求項に明示的に述べられるよりも多くの特徴を必要とするという意図を反映するものとして解釈されるべきではない。このように、以下の特許請求の範囲は、本明細書によって詳細な説明内に組み込まれ、それぞれの請求項は、別個の実施形態として独立している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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