(57)【要約】メモリデバイスは、第１の制御入力ポートと、第２の制御入力ポートと、第３の制御入力ポートと、データ入力ポートと、データ出力ポートと、内部メモリと、制御回路と、を備える。制御回路はデータ入力ポートを経由して、コマンドとアドレス情報を捕えるために第１の制御入力ポートの制御信号に応答する。コマンドがリードコマンドの場合、制御回路は、アドレス情報と関連するデータを内部メモリからデータ出力ポートの上へ移送するために、第２の制御入力ポート上のリード制御信号にさらに応答する。コマンドがライトコマンドの場合、制御回路は、データ入力ポートを経由して、アドレス情報と関連する位置の内部メモリの中へ捕えられたデータを書き込むために、第３の制御入力ポート上のライト制御信号にさらに応答する。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の制御入力ポートと、
第２の制御入力ポートと、
第３の制御入力ポートと、
データ入力ポートと、
データ出力ポートと、
内部メモリと、
前記データ入力ポートを経由して、コマンドとアドレス情報を捕えるために前記第１の制御入力ポートの制御信号に応答する制御回路と、を備え、
前記コマンドがリードコマンドの場合、前記制御回路は、前記アドレス情報と関連するデータを前記内部メモリから前記データ出力ポートの上へ移送するために、前記第２の制御入力ポート上のリード制御信号にさらに応答し、
前記コマンドがライトコマンドの場合、前記制御回路は、前記データ入力ポートを経由して、前記アドレス情報と関連する位置の前記内部メモリの中へ捕えられたデータを書き込むために、前記第３の制御入力ポート上のライト制御信号にさらに応答する、
メモリデバイス。
【請求項２】
前記コマンドとアドレス情報は、デバイス識別子バイト、コマンドバイト、及び／またはメモリデバイスバイトを有する、コマンドとアドレスパケット（ＣＡＰ）を含む、
請求項１に記載のメモリデバイス。
【請求項３】
前記コマンドバイトは、宛先のメモリデバイスにより実行されるコマンドに関連する情報を伝達し、前記ＣＡＰのバイト数は前記コマンドに依存する、
請求項１に記載のメモリデバイス。
【請求項４】
前記制御回路は、前記ライトコマンドまたは前記ライトコマンドが前記メモリデバイスへ向かうことになっている場合に、前記ライト制御信号または前記リード制御信号に応答する、
請求項１に記載のメモリデバイス。
【請求項５】
前記制御回路は、前記第１の制御入力ポート上の前記制御信号からデバイス識別子を抽出することをさらに含む、
請求項１に記載のメモリデバイス。
【請求項６】
前記制御回路は、前記抽出されたデバイス識別子が前記メモリデバイスの割り当てられた識別子と一致する場合に、前記ライト制御信号または前記リード制御信号に応答する、
請求項５に記載のメモリデバイス。
【請求項７】
少なくとも１つの別のメモリデバイスを有するチェーンの部分を形成し、
前記制御回路は、前記第１の制御入力ポート上の制御信号を前記チェーンの次のデバイスへ転送する、
請求項１に記載のメモリデバイス。
【請求項８】
前記コマンドがリードコマンドである場合、前記制御回路は、前記第３の制御入力ポート上の前記信号を前記チェーンの前記次のデバイスへ移送することを、さらに含む、
請求項７に記載のメモリデバイス。
【請求項９】
前記第３の制御入力ポート上の前記信号は、前記チェーンの別のメモリデバイスへ向かうことになっているライトデータパケット（ＷＤＰ）を区切る、
請求項８に記載のメモリデバイス。
【請求項１０】
前記コマンドはリードコマンドであり、前記制御回路は、前記リード制御信号を前記チェーンの前記次のデバイスへ移送することを、さらに含む、
請求項７に記載のメモリデバイス。
【請求項１１】
前記コマンドはライトコマンドであり、前記制御回路は、前記第２の制御入力ポート上の前記信号を前記チェーンの前記次のデバイスへ移送することを、さらに含む、
請求項７に記載のメモリデバイス。
【請求項１２】
前記第３の制御入力ポート上の前記信号は、前記チェーンの別のメモリデバイスへ向かうことになっているリードデータパケット要求（ＲＤＰＲ）を区切る、
請求項１１に記載のメモリデバイス。
【請求項１３】
前記コマンドはライトコマンドであり、前記制御回路は、前記ライト制御信号を前記チェーンの前記次のデバイスへ移送することを一時停止することを、さらに含む、
請求項１２に記載のメモリデバイス。
【請求項１４】
前記コマンドはリードコマンドであり、前記制御回路は、前記内部メモリから前記データ出力ポートの上へデータを移送することを一時停止するために、前記リード制御信号のアサート停止に、さらに応答する、
請求項１に記載のメモリデバイス。
【請求項１５】
前記制御回路が前記内部メモリから前記データ出力ポートの上へデータを移送することを一時停止している時間の間、前記制御回路は、前記データ入力ポートから前記データ出力ポートへ移送し、前記第１、第２、第３の制御入力ポートの上へ前記データを前記チェーンの前記次のデバイスへ移送することを、さらに含む、
請求項１４に記載のメモリデバイス。
【請求項１６】
前記コマンドがリードコマンドである場合、前記制御回路は、前記内部メモリから前記データ出力ポートの上へデータを移送することを再開するために、前記リード制御信号の再アサートにさらに応答する、
請求項１５に記載のメモリデバイス。
【請求項１７】
前記コマンドがライトコマンドである場合、前記制御回路は、前記データ入力ポートを経由して前記内部メモリへ捕えられたデータを書き込むことを一時停止するために、前記ライト制御信号のアサート停止にさらに応答する、
請求項１に記載のメモリデバイス。
【請求項１８】
前記制御回路が前記データ入力ポートを経由して前記内部メモリへ捕えられたデータを書き込むことを一時停止している時間の間、前記制御回路は、前記データ入力ポートから前記データ出力ポートへ前記捕えられたデータを移送し、前記第１、第２、第３の制御入力ポートの上の前記信号を前記チェーンの前記次のデバイスへ移送することを、さらに含む、
請求項１７に記載のメモリデバイス。
【請求項１９】
前記コマンドがライトコマンドである場合、前記制御回路は、前記データ入力ポートから前記内部メモリへ捕えられたデータを書き込むことを再開するために、前記ライト制御信号の再アサートにさらに応答する、
請求項１８に記載のメモリデバイス。
【請求項２０】
前記データ入力ポートと前記データ出力ポートは、前記メモリデバイスへ、及び前記メモリデバイスから、データをパラレルに転送するための複数のピンをそれぞれ含む、
請求項１に記載のメモリデバイス。
【請求項２１】
前記リード制御信号と前記ライト制御信号は、メモリコントローラから受信した少なくとも１つのクロック信号の遷移エッジを参照する、
請求項１に記載のメモリデバイス。
【請求項２２】
前記コマンドは、バースト・データ・ロード・スタート・コマンド、バースト・データ・ロード・コマンド、ライト・リンク・コンフィギュレーション・レジスタ・コマンド、バースト・データ・リード・スタート・コマンド、バースト・データ・リード・コマンド、リード・ステータス・レジスタ・コマンドの、少なくとも１つである、
請求項１に記載のメモリデバイス。
【請求項２３】
前記内部メモリは、固体メモリである、
請求項１に記載のメモリデバイス。
【請求項２４】
前記内部メモリは、半導体メモリである、
請求項１に記載のメモリデバイス。
【請求項２５】
前記内部メモリは、揮発性メモリ、不揮発性メモリ、及び揮発性メモリと不揮発性メモリの組み合わせの、少なくとも１つを含む、
請求項１に記載のメモリデバイス。
【請求項２６】
前記内部メモリは、フラッシュメモリを含む、
請求項１に記載のメモリデバイス。
【請求項２７】
前記内部メモリは、ＮＡＮＤ型フラッシュＥＥＰＲＯＭ、ＮＯＲ型フラッシュＥＥＰＲＯＭ、ＡＮＤ型フラッシュＥＥＰＲＯＭ、ＤｉＮＯＲ型フラッシュＥＥＰＲＯＭ、シリアルフラッシュＥＥＰＲＯＭ、ＤＲＡＭ、ＳＲＡＭ、ＲＯＭ、ＥＰＲＯＭ、ＦＲＡＭ、ＭＲＡＭ、ＰＣＲＡＭの、少なくとも１つを含む、
請求項１に記載のメモリデバイス。
【請求項２８】
請求項１に記載のメモリデバイスのチェーンと接続するメモリコントローラを含む、
メモリシステム。
【請求項２９】
直列接続されたメモリデバイスのチェーンと接続可能なメモリコントローラにより実行される方法であって、
前記チェーンの第１のターゲットメモリデバイスへ宛てたリードデータパケット要求（ＲＤＰＲ）を区切るリードデータ制御信号をアサートするステップと、
前記チェーンの第２のターゲットメモリデバイスへ宛てたライトデータパケット（ＷＤＰ）を区切るライトデータ制御信号をアサートするステップと、を含み、
前記ＲＤＰＲと前記ＷＤＰとは、異なる長さである、
方法。
【請求項３０】
前記ライトデータ制御信号をアサートする間に、前記第２のターゲットメモリデバイスへ書き込まれたデータをデータ出力ポートの上へ配置するステップと、をさらに含む、
請求項２９に記載の方法。
【請求項３１】
前記第１のターゲットメモリデバイスへ宛てた第１のコマンドとアドレスパケット（ＣＡＰ）を区切る、コマンドとアドレス制御信号をアサートするステップであって、前記第１のＣＡＰは前記第１のターゲットメモリデバイスに前記ＲＤＰＲを通報する、ステップと、
前記第２のターゲットメモリデバイスへ宛てた第２のコマンドとアドレスパケット（ＣＡＰ）を区切る、前記コマンドとアドレス制御信号をアサートするステップであって、前記第２のＣＡＰは前記第２のターゲットメモリデバイスに前記ＷＤＰを通報する、ステップと、をさらに含む、
請求項３０に記載の方法。
【請求項３２】
前記第１のＣＡＰは、バースト・データ・リード・スタート・コマンド、バースト・データ・リード・コマンド、リード・ステータス・レジスタ・コマンドの、少なくとも１つを含むように編成される、
請求項３１に記載の方法。
【請求項３３】
前記第２のＣＡＰは、バースト・データ・ロード・スタート・コマンド、バースト・データ・ロード・コマンド、ライト・リンク・コンフィギュレーション・レジスタ・コマンドの、少なくとも１つを含むように編成される、
請求項３１に記載の方法。
【請求項３４】
前記第１のＣＡＰを区切るための前記コマンドとアドレス制御信号をアサートする間に、前記第１のターゲットメモリデバイスへ宛てたコマンドとアドレス情報を前記データ出力ポートの上へ配置するステップと、
前記第２のＣＡＰを区切るための前記コマンドとアドレス制御信号をアサートする間に、前記第２のターゲットメモリデバイスへ宛てたコマンドとアドレス情報を前記データ出力ポートの上へ配置するステップと、をさらに含む、
請求項３１に記載の方法。
【請求項３５】
前記第１のターゲットメモリデバイスへ宛てた前記コマンドとアドレス情報は、前記第１のターゲットメモリデバイスの識別子を含み、
前記第２のターゲットメモリデバイスへ宛てた前記コマンドとアドレス情報は、前記第２のターゲットメモリデバイスの識別子を含む、
請求項３４に記載の方法。
【請求項３６】
前記ＲＤＰＲを一時停止するために前記リードデータ制御信号をアサート停止するステップと、
前記ＲＤＰＲを再開するために前記リードデータ制御信号を再アサートするステップと、をさらに含む、
請求項２９に記載の方法。
【請求項３７】
前記ライトデータ制御信号は、前記ＲＤＰＲが一時停止する間にアサートされる、
請求項３６に記載の方法。
【請求項３８】
前記ＷＤＰを一時停止するために前記ライトデータ制御信号をアサート停止するステップと、
前記ＷＤＰを再開するために前記ライトデータ制御信号を再アサートするステップと、をさらに含む、
請求項２９に記載の方法。
【請求項３９】
前記リードデータ制御信号は、前記ＷＤＰが一時停止する間にアサートされる、
請求項３８に記載の方法。
【請求項４０】
少なくとも１つのクロック信号を生成するステップをさらに含み、
前記リードデータ制御信号と前記ライトデータ制御信号は、前記少なくとも１つのクロック信号の遷移エッジを参照する、
請求項２９に記載の方法。
【請求項４１】
前記メモリコントローラの制御入力ポートで、前記チェーンの前記最後のメモリデバイスから受信されたコマンドとアドレス制御信号のアサートを検出するステップと、
前記受信されたコマンドとアドレス制御信号がアサートされている間に、前記メモリコントローラのデータ入力ポートで、前記最後のメモリデバイスからのデータを受信するステップと、をさらに含み、
前記受信したデータは、前記ＲＤＰＲに応答して、前記第２のターゲットメモリデバイスから読まれたデータを含む、
請求項２９に記載の方法。
【請求項４２】
直列接続されたメモリデバイスのチェーンと接続可能なメモリコントローラにより実行される方法であって、
前記チェーンの第１のターゲットメモリデバイスへ宛てたリードデータパケット要求（ＲＤＰＲ）を区切るリードデータ制御信号をアサートするステップと、
前記チェーンの第２のターゲットメモリデバイスへ宛てたライトデータパケット（ＷＤＰ）を区切るライトデータ制御信号をアサートするステップと、を含み、
前記ＲＤＰＲと前記ＷＤＰとは、互いに時間インターリーブされた、
方法。
【請求項４３】
前記ライトデータ制御信号をアサートする間に、前記第２のターゲットメモリデバイスへ書き込まれたデータをデータ出力ポートの上へ配置するステップと、をさらに含む、
請求項４２に記載の方法。
【請求項４４】
前記第１のターゲットメモリデバイスへ宛てた第１のコマンドとアドレスパケット（ＣＡＰ）を区切る、コマンドとアドレス制御信号をアサートするステップであって、前記第１のＣＡＰは前記第１のターゲットメモリデバイスに前記ＲＤＰＲを通報する、ステップと、
前記第２のターゲットメモリデバイスへ宛てた第２のコマンドとアドレスパケット（ＣＡＰ）を区切る、前記コマンドとアドレス制御信号をアサートするステップであって、前記第２のＣＡＰは前記第２のターゲットメモリデバイスに前記ＷＤＰを通報する、ステップと、をさらに含む、
請求項４３に記載の方法。
【請求項４５】
前記第１のＣＡＰは、バースト・データ・リード・スタート・コマンド、バースト・データ・リード・コマンド、リード・ステータス・レジスタ・コマンドの、少なくとも１つを運び、
前記第２のＣＡＰは、バースト・データ・ロード・スタート・コマンド、バースト・データ・ロード・コマンド、ライト・リンク・コンフィギュレーション・レジスタ・コマンドの、少なくとも１つを運ぶ、
請求項４４に記載の方法。
【請求項４６】
前記第１のＣＡＰを区切るための前記コマンドとアドレス制御信号をアサートする間に、前記第１のターゲットメモリデバイスへ宛てたコマンドとアドレス情報を前記データ出力ポートの上へ配置するステップと、
前記第２のＣＡＰを区切るための前記コマンドとアドレス制御信号をアサートする間に、前記第２のターゲットメモリデバイスへ宛てたコマンドとアドレス情報を前記データ出力ポートの上へ配置するステップと、をさらに含む、
請求項４４に記載の方法。
【請求項４７】
前記第１のターゲットメモリデバイスへ宛てた前記コマンドとアドレス情報は、前記第１のターゲットメモリデバイスの識別子を含み、
前記第２のターゲットメモリデバイスへ宛てた前記コマンドとアドレス情報は、前記第２のターゲットメモリデバイスの識別子を含む、
請求項４６に記載の方法。
【請求項４８】
前記ＲＤＰＲを一時停止するために前記リードデータ制御信号をアサート停止するステップと、
前記ＲＤＰＲを再開するために前記リードデータ制御信号を再アサートするステップと、をさらに含む、
請求項４２に記載の方法。
【請求項４９】
前記ライトデータ制御信号は、前記ＲＤＰＲが一時停止する間にアサートされる、
請求項４８に記載の方法。
【請求項５０】
前記ＷＤＰを一時停止するために前記ライトデータ制御信号をアサート停止するステップと、
前記ＷＤＰを再開するために前記ライトデータ制御信号を再アサートするステップと、をさらに含む、
請求項４２に記載の方法。
【請求項５１】
前記リードデータ制御信号は、前記ＷＤＰが一時停止する間にアサートされる、
請求項５０に記載の方法。
【請求項５２】
少なくとも１つの自走クロック信号を生成するステップをさらに含み、
前記リードデータ制御信号と前記ライトデータ制御信号は、前記少なくとも１つの自走クロック信号の遷移エッジを参照する、
請求項４２に記載の方法。
【請求項５３】
前記メモリコントローラの制御入力ポートで、前記チェーンの前記最後のメモリデバイスから受信されたコマンドとアドレス制御信号のアサートを検出するステップと、
前記受信されたコマンドとアドレス制御信号がアサートされている間に、前記メモリコントローラのデータ入力ポートで、前記最後のメモリデバイスからのデータを受信するステップと、をさらに含み、
前記受信したデータは、前記ＲＤＰＲに応答して、前記第２のターゲットメモリデバイスから読まれたデータを含む、
請求項４２に記載の方法。
【請求項５４】
チェーンの次のデバイスと接続可能なメモリデバイスであって、
入力／出力インターフェースと、
内部メモリと、
制御回路と、を含み、
前記制御回路は、前記入力／出力インターフェースを経由して受信され、前記メモリデバイスへ宛てたコマンドを認識し、
前記コマンドが、前記メモリデバイスへ宛てたリードコマンドである場合、前記制御回路は、
前記内部メモリから前記入力／出力インターフェースを経由して前記次のデバイスの方へデータを送ることにより、前記入力／出力インターフェースを経由して受信されたリード制御信号に応答し、
前記入力／出力インターフェースを経由して前記次のデバイスの方へ、前記入力／出力インターフェースを経由して受信されたライト制御信号を移送し、
前記コマンドが、前記メモリデバイスへ宛てたライトコマンドである場合、前記制御回路は、
前記入力／出力インターフェースから捕えたデータを前記内部メモリへ書き込むことにより、ライト制御信号に応答し、
前記入力／出力インターフェースを経由して前記次のデバイスの方へ、前記入力／出力インターフェースを経由して受信されたライト制御信号を移送する、
メモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリデバイスに関する。
【背景技術】
【０００２】
たとえば、メモリデバイスなどのデバイスは、しばしば直列接続されている。直列接続された各デバイスの動作は、コントローラによって制御される。デバイスがメモリデバイスである場合には、独立して、直列接続されたデバイスのそれぞれにアクセスすることが望ましい。
【０００３】
＜関連出願の相互参照＞
本出願は、Ｐｙｅｏｎの２０１１年１２月８日出願の米国仮特許出願第６１／５６８，２７５号と、２０１２年２月２１日出願の米国特許出願第１３／４０１，０８７号の利益を主張するものであり、これらの内容は全て参照によってここに取り入れられる。
【発明の概要】
【課題を解決するための手段】
【０００４】
本発明の第１の広い面は、第１の制御入力ポートと、第２の制御入力ポートと、第３の制御入力ポートと、データ入力ポートと、データ出力ポートと、内部メモリと、制御回路と、を備えるメモリデバイスを提供しようとする。制御回路はデータ入力ポートを経由して、コマンドとアドレス情報を捕えるために第１の制御入力ポートの制御信号に応答する。コマンドがリードコマンドの場合、制御回路は、アドレス情報と関連するデータを内部メモリからデータ出力ポートの上へ移送するために、第２の制御入力ポート上のリード制御信号にさらに応答する。コマンドがライトコマンドの場合、制御回路は、データ入力ポートを経由して、アドレス情報と関連する位置の内部メモリの中へ捕えられたデータを書き込むために、第３の制御入力ポート上のライト制御信号にさらに応答する。
【０００５】
第２の広い面は、直列接続されたメモリデバイスのチェーンと接続可能なメモリコントローラにより実行される方法を提供しようとする。その方法は、チェーンの第１のターゲットメモリデバイスへ宛てたリードデータパケット要求（ＲＤＰＲ）を区切るリードデータ制御信号をアサートするステップと、チェーンの第２のターゲットメモリデバイスへ宛てたライトデータパケット（ＷＤＰ）を区切るライトデータ制御信号をアサートするステップと、を含む。この第２の面では、ＲＤＰＲとＷＤＰとは異なる長さである。
【０００６】
第３の広い面は、直列接続されたメモリデバイスのチェーンと接続可能なメモリコントローラにより実行される方法を提供しようとする。その方法は、チェーンの第１のターゲットメモリデバイスへ宛てたリードデータパケット要求（ＲＤＰＲ）を区切るリードデータ制御信号をアサートするステップと、チェーンの第２のターゲットメモリデバイスへ宛てたライトデータパケット（ＷＤＰ）を区切るライトデータ制御信号をアサートするステップと、を含む。この第３の面では、ＲＤＰＲとＷＤＰとは互いに時間インターリーブされている。
【０００７】
第４の広い面は、チェーンの次のデバイスと接続可能なメモリデバイスであって、入力／出力インターフェースと、内部メモリと、制御回路と、を含むように提供しようとする。制御回路は、入力／出力インターフェースを経由して受信され、メモリデバイスへ宛てたコマンドを認識するように構成される。コマンドが、メモリデバイスへ宛てたリードコマンドである場合、制御回路は、内部メモリから入力／出力インターフェースを経由して次のデバイスの方へデータを送ることにより、入力／出力インターフェースを経由して受信されたリード制御信号に応答し、入力／出力インターフェースを経由して次のデバイスの方へ、入力／出力インターフェースを経由して受信されたライト制御信号を移送する。コマンドが、メモリデバイスへ宛てたライトコマンドである場合、制御回路は、入力／出力インターフェースから捕えたデータを内部メモリへ書き込むことにより、ライト制御信号に応答し、入力／出力インターフェースを経由して次のデバイスの方へ、入力／出力インターフェースを経由して受信されたライト制御信号を移送する。
【０００８】
本発明の他の態様及び特徴は、添付図面と共に本発明の特定の実施形態の以下の説明を検討することにより、当業者に明らかになるであろう。
【図面の簡単な説明】
【０００９】
本発明の実施形態は、添付された図を参照して、例としてのみ記載する。
【００１０】
【図１Ａ】メモリコントローラがメモリデバイスのチェーンと接続された、メモリシステムのブロック図である。
【図１Ｂ】より詳細にメモリコントローラとチェーン内のメモリデバイスの第１のものとの間の相互接続の例を示す図である。
【図２】本発明の特定の非限定的な実施形態による、メモリコントローラの動作を示すフローチャートである。
【図３Ａ】本発明の特定の非限定的な実施形態による、メモリコントローラの動作をまとめて示すフローチャートである。
【図３Ｂ】本発明の特定の非限定的な実施形態による、メモリコントローラの動作をまとめて示すフローチャートである。
【図３Ｃ】本発明の特定の非限定的な実施形態による、メモリコントローラの動作をまとめて示すフローチャートである。
【図４】メモリコントローラの観点からの、コマンド／アドレスパケット（ＣＡＰ）のタイミングチャートである。
【図５】メモリデバイスの観点からの、コマンド／アドレスパケット（ＣＡＰ）のタイミングチャートである。
【図６】メモリデバイスの観点からの、ライトデータパケット（ＷＤＰ）のタイミングチャートである。
【図７】メモリデバイスの観点からの、リードデータパケット要求（ＲＤＰＲ）とリードデータパケット（ＲＤＰ）のタイミングチャートである。
【図８】本発明の特定の非限定的な実施形態による、メモリデバイスのブロック図である。
【図９】メモリコントローラとチェーン内のメモリデバイスの第１のものとの間の相互接続の他の例を示す図である。
【発明を実施するための形態】
【００１１】
一般に、本発明の特定の実施形態は、半導体デバイスの直列相互接続におけるデータのライト及びリードを独立して制御するためのアーキテクチャを提供する。図１Ａに、直列に接続されたメモリデバイスのメモリコントローラ１０とチェーン（またはリング）２０を含む、メモリシステムを示す。メモリコントローラ１０は、クロックプロデューサ、制御ロジック、インターフェース回路、それが本明細書に記載の機能を実行することを可能にする他の要素を含んでもよい。メモリコントローラ１０は、デジタル電子機器（例えば、カメラ、携帯電話、ポータブルコンピュータ、電子書籍等）に関連する処理ユニットとして、外部回路（図示せず）に（バスを介して）接続されてもよい。直列接続されたメモリデバイスのチェーン２０は、第１のメモリデバイス３０と、ゼロ以上の中間メモリデバイス４０、５０と、最後のメモリデバイス６０を備える。図示の実施形態では、２つの中間メモリデバイス、すなわち、第１の中間メモリデバイス４０と第２の中間メモリデバイス５０とが示されている。しかし、中間メモリデバイスの数は特に限定されるものではないことを理解すべきである。
【００１２】
メモリシステムは、メモリデバイス３０、４０、５０、６０の隣接する対の間の一連のリンクを介してコマンド、アドレス、データ等の情報を移送する多重化シリアルバス・アーキテクチャを実装する。したがって、メモリコントローラ１０とそれぞれのメモリデバイス３０、４０、５０、６０は、それぞれの信号を搬送する複数のポートを含む入力／出力インターフェースを備える。具体的には、特定のメモリデバイスは、前のデバイスから通じるリンクに沿ってそれぞれの入力信号を搬送する複数の入力ポート、並びに次のデバイスへ通じるリンクに沿ってそれぞれの出力信号を搬送する複数の出力ポートを備える。前述のポートおよび信号は、ここでさらに詳細に説明する。
【００１３】
最初のメモリデバイス３０の視点からは、シリアルデータ入力ポートＤｎ−３０とシリアルデータ出力ポートＱｎ−３０があり、それぞれが１または複数のピンを含むことができる。シリアルデータ入力ポートＤｎ−３０は、データ信号ＳＤ−３０を運び、それはデータ信号ＳＤ−３０としてメモリコントローラ１０のシリアルデータ出力ポートＱｎ−１０から発せられる。その一部については、シリアルデータ出力ポートＱｎ−３０はデータ信号をチェーン２０内の次のメモリデバイス、すなわち、第１中間メモリデバイス４０の、シリアルデータ入力ポートＤｎ−４０へ運ぶ。シリアルデータ入力ポートＤｎ−３０とシリアルデータ出力ポートＱｎ−３０が、データ入力ピンと出力ピンを複数、それぞれ備える場合、値「ｎ」は通信に実際に使用される「現在リンク幅」として知られているピンのセットを指す。従って、ｎ∈｛０｝は１ビット現在リンク幅のため、ｎ∈｛０、１｝は２ビット現在リンク幅のため、ｎ∈｛０、１、２、３｝は４ビット現在リンク幅のため、ｎ∈｛０、１、２、３、４、５、６、７｝は８ビット現在リンク幅のためなどである。特定のデバイスによって使用される「現在リンク幅」は、リンクコンフィギュレーションレジスタを介して、「最大リンク幅」として知られている１、２、４、または８のデバイスパッケージの利用可能なデータ入力と出力ピンを使用してプログラムされることができる。この機能は、より小さいまたはより大きい最大リンク幅を有する他のメモリデバイスとチェーンの中で動作する、第１のメモリデバイス３０を可能にする。それらが同じ現在リンク幅を使用するようにプログラムされるという条件とすればである。
【００１４】
図１Ｂを追加して参照すると、第１のメモリデバイス３０は、３つの制御入力ポート、すなわちコマンドストローブ入力ポートＣＳＩ−３０と、ライトデータストローブ入力ポートＷＤＳＩ−３０と、リードデータストローブ入力ポートＲＤＳＩ−３０と、をさらに含む。これらの制御入力ポートは、メモリコントローラ１０からのそれぞれの制御信号を運ぶ。具体的には、コマンドストローブ入力ポートＣＳＩ−３０は、メモリコントローラ１０のコマンドストローブ出力ポートＣＳＯ−１０からコマンド／アドレス制御信号ＳＣＳＯ−１０の形で発せられる、コマンド／アドレス制御信号ＳＣＳＩ−３０を運ぶ。同様に、ライトデータストローブ入力ポートＷＤＳＩ−３０は、メモリコントローラ１０のライトデータストローブ出力ポートＷＤＳＯ−１０からライトデータ制御信号ＳＷＤＳＯ−１０の形で発せられる、ライトデータ制御信号ＳＷＤＳＩ−３０を運ぶ。最後に、リードデータストローブ入力ポートＲＤＳＩ−３０は、メモリコントローラ１０のリードデータストローブ出力ポートＲＤＳＯ−１０からリードデータ制御信号ＳＲＤＳＯ−１０の形で発せられる、リードデータ制御信号ＳＲＤＳＩ−３０を運ぶ。
【００１５】
第１のメモリデバイス３０はまた、コマンドストローブ出力ポートＣＳＯ−３０と、ライトデータストローブ出力ポートＷＤＳＯ−３０と、リードデータストローブ出力ポートＲＤＳＯ−３０と、が提供されており、それぞれが、チェーン２０内の次のメモリデバイス、すなわち、第１の中間メモリデバイス４０の、コマンドストローブ入力ポートＣＳＩ−４０と、ライトデータストローブ入力ポートＷＤＳＩ−４０と、リードデータストローブ入力ポートＲＤＳＩ−４０に接続されている。
【００１６】
第１のメモリデバイス３０は、デバイスの動作を実行するためのデバイス制御回路３１と、割り当てられたデバイス識別子（ＩＤ）（または「デバイスアドレス」）を記憶するＩＤレジスタ３３と、データを記憶するためのメモリ３５と、を備える。デバイス制御回路３１は、メモリ３５などへデータを書き込み、メモリ３５などからデータを読み出す。
【００１７】
では次にチェーン２０の他のメモリデバイスを検討すると、第１の中間メモリデバイス４０と、第２の中間メモリデバイス５０と、最後のメモリデバイス６０は、隣接するメモリデバイス間に類似の相互接続で、入力ポートと出力ポートの類似セットをそれぞれ含む。最後のメモリデバイス６０の場合、コマンドストローブ出力ポートＣＳＯ−６０はメモリコントローラ１０のコマンドストローブ入力ポートＣＳＩ−１０に接続され、ライトデータストローブ出力ポートＷＤＳＯ−６０はメモリコントローラ１０のライトデータストローブ入力ポートＷＤＳＩ−１０に接続され、リードデータストローブ出力ポートＲＤＳＯ−６０はメモリコントローラ１０のリードデータストローブ入力ポートＲＤＳＩ−１０に接続され、シリアルデータ出力ポートＱｎ−６０はメモリコントローラ１０のシリアルデータ入力ポートＤｎ−１０に接続されている。
【００１８】
チェーン２０の隣接するデバイスとの間の所与のリンク上で搬送される信号に加えて、メモリシステムはまた、メモリコントローラ１０からメモリデバイス３０、４０、５０、６０の各々へ直接運ばれる信号のセットを提供する。例えば、第１のメモリデバイス３０は、差動クロック信号ＳＣＫ／ＳＣＫ＃（例えば、自走クロック信号）のペアを運ぶ、クロック入力ポートＣＫ／ＣＫ＃−３０を含むだけでなく、必要に応じて、チップイネーブル信号ＳＣＥ＃を運ぶチップイネーブルポートＣＥ＃−３０と、リセット信号ＳＲＳＴ＃を運ぶリセットポートＲＳＴ＃−３０とを含む。特定の非限定的な実施形態では、クロック信号ＳＣＫ／ＳＣＫ＃は、メモリコントローラ１０のクロック出力ポートＣＫ／ＣＫ＃−１０から発せられ、それらが一般にメモリデバイス３０、４０、５０、６０へ供給されるようなマルチドロップバスアーキテクチャで実装することができる。他の実施形態において、クロック信号ＳＣＫ／ＳＣＫ＃はリング／チェーンの周りに伝播することができる。さらに他の実施形態において、シングルエンドクロック信号が提供されることができる。その部分については、チップイネーブル信号ＳＣＥ＃とチップリセット信号ＳＲＳＴ＃は、それぞれ、メモリコントローラ１０のチップイネーブルポートＣＥ＃−１０とチップリセットポートＲＳＴ＃−１０から、メモリデバイス３０、４０、５０、６０へ、同様に一般的に供給することができる。もちろん、専用の構成も可能であるが、より多くの数の信号線およびメモリコントローラポートを必要とするであろう。
【００１９】
動作において、メモリコントローラ１０はパケットベースの通信プロトコルの使用を介してチェーン２０内の個々のメモリデバイスから読み出され、そこへ書き込まれるようにデータをもたらす。パケットベースの通信プロトコルに参加するために、各々のメモリデバイス３０、４０、５０、６０は、プロトコルに参加するために使用される、それぞれのデバイス識別子（ＩＤ）（または「デバイスアドレス」）を割り当てられる。メモリデバイス３０、４０、５０、６０の識別子（または「デバイスアドレス」）は、初期化フェーズ中に、メモリコントローラ１０により、割り当てられることができる。例えば、メモリコントローラ１０は、メモリデバイス３０のデバイス識別子を送信し、応答して、メモリデバイス３０は、ＩＤレジスタ３３の中にデバイス識別子を記憶する。あるいは、メモリデバイス３０、４０、５０、６０の識別子は、メモリデバイス自身の中にハードコードされ、発見フェーズの間でメモリコントローラ１０により発見されてもよい。通常動作の目的のために、メモリデバイス３０、４０、５０、６０は有効とされ、リセットされない。すなわち、リセット信号がアサートされず（つまり、 ＳＲＳＴ＃がハイレベル）、チップイネーブル信号がアサートされる（つまり、ＳＣＥ＃がローレベル）。リセット信号ＳＲＳＴ＃は、すべての接続されたデバイスメモリを初期化するために、システムの電源投入時のシーケンスの間に、アサートされる。
＜メモリコントローラの動作＞
【００２０】
図２は、パケットベースの通信プロトコルに基づいて、メモリコントローラ１０によって実行することができるステップを示す。具体的には、ステップ２１０で、メモリコントローラ１０は、そこへデータを書き込む、またはそこからデータを読み出すのどちらかを望む「ターゲットメモリデバイス」を特定する。ターゲットメモリデバイスは、メモリデバイス３０、４０、５０、６０のいずれかであることができる。
【００２１】
ステップ２２０で、メモリコントローラ１０は、ターゲットメモリデバイスへ宛てたコマンド／アドレスパケット（ＣＡＰ）を発行する。ＣＡＰは、ターゲットメモリデバイスの識別子と、実施される所望の動作（例えば、読み出しまたは書き込み）と、動作に関与するメモリアドレス（たとえば、開始アドレス）と、おそらく期間（バイト数の点で）と、をも伝えるために特別に編成される。図４に示すようにＣＡＰは、シリアルデータ出力Ｑｎ−１０上でＣＡＰに関連するデータ（オペレーションコードやアドレスなど）を配置しながら、コマンドストローブ出力ポートＣＳＯ−１０上でコマンド／アドレス制御信号を制御することによって作成される。図４では、「ＤＡ」、「ＯＰ」、「ＡＤＤ」及び「ＥＤＣ」は、それぞれ、ターゲットデバイスのデバイスアドレス（または識別子）、オペレーションコード（実行すべき特定の動作を識別する）、メモリデバイスのメモリセルアレイの中の行および／または列アドレス、エラー検出コード、を参照する。図２に戻り、ターゲットメモリへ宛てたＣＡＰが発行されると、メモリコントローラ１０は、するべき動作が、書込みまたは読出しかによって、それぞれライトデータパケット（ＷＤＰ）またはリードデータパケット要求（ＲＤＰＲ）を発行する（ステップ２３０を参照）。
【００２２】
具体的には、書込み動作の場合には、メモリコントローラ１０は、ＣＡＰ送信後でＷＤＰ送信（ステップ２５０）前のＴＣＷＤＬの期間中待つ（ステップ２４０）。この遅延は、ターゲットメモリデバイスがＣＡＰを認識し、その後のＷＤＰ確保を処理するためにそれ自身を設定することを可能にする。ＷＤＰを送信するために、メモリコントローラ１０は、ライトデータストローブ出力ポートＷＤＳＯ−１０上のライトデータ制御信号ＳｗＤＳＯ−１０をアサートし、データ信号ＳＱ−１０をシリアルデータ出力ポートＱｎ−１０の上へ出力する。データ信号ＳＱ−１０により運ばれたデータは、以前に発行されたＣＡＰ内の指定されたアドレスから始まる、ターゲットメモリデバイスに書き込まれる。ＷＤＰは、ライトデータストローブ出力ポートＷＤＳＯ−１０上でライトデータ制御信号ＳＷＤＳ−１０がアサートされる間に時間で区切られる（範囲を定められる）。つまり、ＷＤＰは、時間的に離間した複数の部分から構成することができ、このような部分は、ライトデータストローブ出力ポートＷＤＳＯ−１０上でライトデータ制御信号ＳＷＤＳ−１０がアサートされる間の期間に対応する。
【００２３】
あるいは、読出し動作の場合には、メモリコントローラ１０は、ＣＡＰ送信後でＲＤＰＲ送信（ステップ２７０）前のＴＣＲＤＬの期間中待つ（ステップ２６０）。この遅延は、ターゲットメモリデバイスがＣＡＰを認識し、その後のＲＤＰＲ確保を処理するためにそれ自身を設定することを可能にする。ＲＤＰＲを送信するために、メモリコントローラ１０はリードデータストローブ出力ポートＲＤＳＯ−１０上のリードデータ制御信号ＳＲＤＳＯ−１０をアサートする。ＲＤＰＲは、リードデータストローブ出力ポートＲＤＳＯ−１０上でリードデータ制御信号ＳＲＤＳＯ−１０がアサートされる間に時間で区切られる。つまり、ＲＤＰＲは、時間的に離間した複数の部分から構成することができ、このような部分は、リードデータストローブ出力ポートＲＤＳＯ-１０上でリードデータ制御信号ＳＲＤＳＯ−１０がアサートされる間の期間に対応する。
＜メモリデバイスの動作＞
【００２４】
図３Ａから３Ｃは、パケットベースの通信プロトコルに従って、ターゲットメモリデバイスを含む、任意の特定のメモリデバイス３０、４０、５０、６０の１つによって行うことができるステップを示す。ステップ３１０で、特定のメモリデバイス（これは、ターゲットデバイスであってもなくてもよい）はＣＡＰを受信する一方、ステップ３１１で、特定のメモリデバイスはＣＡＰを「次のデバイス」に転送する。チェーン２０内の特定のメモリデバイスの位置によっては、このような次のデバイスは、チェーン２０内の別のメモリデバイスまたはメモリコントローラ１０のいずれかである。
【００２５】
図５を併せて参照すると、特定のメモリデバイスがメモリデバイス３０である場合に、ＣＡＰを受信し転送することを示すタイミングチャートの例が示される。コマンドストローブ入力ポートＣＳＩ−３０は所定期間にわたってアサートされ、この期間の間に、シリアルデータ入力ポートＤｎ−３０は、データ信号を伝送することがわかるであろう。上述したように、このデータ信号は、ターゲットメモリデバイスの識別子、実行される操作、メモリ位置および／またはＣＡＰに関連する他の情報を含むように編成される。データ信号内の情報は、特定のメモリデバイスによって決定される（例えば、デコードされる）。また、ＣＡＰは、この場合１クロックサイクルである入力出力間遅延時間ｔＩＯＬの後で、次のデバイスに転送される。この具体例では、シリアルデータ入力ポートＤｎ−３０上のデータ信号は、シリアルデータ出力ポートＱｎ−３０へ移送され、ＣＡＰを区切るコマンドストローブ入力ポートＣＳＩ−３０上の信号は、コマンドストローブ出力ポートＣＳＯ−３０へ移送される。
【００２６】
図３Ａに戻ると、特定のメモリデバイスは、ＣＡＰに含まれる情報を特定しているものとする。ステップ３１２で、特定のメモリデバイスはＣＡＰ内の識別子を自身に割り当てられた識別子と比較する。ステップ３１２は、所望の実装に応じて、ステップ３１１の前、後またはその間に行うことができる。特定のメモリデバイスがＣＡＰ内の識別子を自身の識別子であると認識しない場合、特定のメモリデバイスは、ターゲットメモリデバイスではなく、ＣＡＰに関するさらなる動作を取らない、と結論づける。さらに、ターゲットメモリデバイスではないと判断された場合に、特定のメモリデバイスは、後続のＷＤＰや、ＲＤＰＲや、メモリコントローラ１０によって発行された何に対しても、注意しないであろう。そのように、特定のメモリデバイスは単に受信した制御信号を次のデバイスの方へ伝播させる。具体的には、このことは、どの受信したリードデータ制御信号もそのリードデータストローブ入力ポートからそのリードデータストローブ出力ポートへ移送し、どの受信したライトデータ制御信号もそのライトデータストローブ入力ポートからライトデータストローブ出力ポートへ移送し、また、どの受信したデータ信号もそのシリアルデータ入力ポートからシリアルデータ出力ポートへ移送することを、含む。
【００２７】
ステップ３１２に戻ると、特定のメモリデバイスがＣＡＰ内の識別子を自身の識別子であるとして認識する場合を検討する。これは特定のメモリデバイスが実際にターゲットメモリデバイスであることを意味する。表記を簡単にするために、ターゲットメモリデバイスは「Ｘ」で示され、Ｘ∈｛３０、４０、５０、６０｝である。従って、ステップ３１３で、ターゲットメモリデバイスＸは実行されるコマンド（例えば、リードまたはライト）の性質を判断し、任意のアドレス情報（たとえば、リードまたはライトの開始アドレス）を格納し、メモリコントローラ１０からのさらなる信号伝送に注意するようになる。
【００２８】
図３Ｂを参照して、ライトコマンドの場合には、ターゲットメモリデバイスＸは、入ってくるＷＤＰを区切る、ライトデータストローブ入力ポートＷＤＳＩ−Ｘ上のライトデータ制御信号ＳＷＤＳＩ−Ｘをアサートすることに注意している間に、ターゲットメモリデバイスＸは、ステップ３２０で「ライトモード」に入る。ライトデータストローブ入力ポートＷＤＳＩ−Ｘ上のライトデータ制御信号ＳＷＤＳＩ−Ｘがアサート停止された場合（ステップ３２１の「Ｎ」の分岐を参照）、これはライトコマンドの一時停止を示し、それが再アサートされた場合、ライトコマンドの再開を示す。ライトコマンドが中断されている時間の間（すなわち、ステップ３２１の「Ｎ」の分岐）、シリアルデータ入力ポートＤｎ−Ｘで受信されたデータ信号はシリアルデータ出力ポートＱｎ−Ｘへ移送される（ステップ３２８）。
【００２９】
一方、書き込み動作が進行中（すなわち、ステップ３２１の「Ｙ」の分岐）にある時間の間に、ターゲットメモリデバイスＸはシリアルデータ入力ポートＤｎ−Ｘで受信されたデータ信号ＳＤ−Ｘをページバッファへ捕える（例えば、ラッチ）ことへ進む（ステップ３２３）。ページバッファは、本明細書中の以下でさらに詳細に説明されるように、ターゲットメモリデバイスＸの内部メモリに書き込まれる。この動作は、ライトデータストローブ入力ポートＷＤＳＩ−Ｘ上のライトデータ制御信号ＳＷＤＳＩ−Ｘがアサートされたままの間に、クロック信号ＳＣＫ／ＳＣＫ＃と同期して行われ、それによって、データがターゲットメモリデバイスＸへ直列に書き込まれることができる。（データ移送はクロック信号ＳＣＫ／ＳＣＫ＃の遷移エッジを参照することができ、それにより、クロック周期ごとに２回発生する。）また、ターゲットメモリデバイスＸはデータの所定の受け手であるので、受信したデータをチェーン２０に沿ってさらに伝播する必要はない。したがって、ターゲットメモリデバイスＸは、ライトデータストローブ出力ポートＷＤＳＯ−Ｘ上のライトデータ制御信号ＳＷＤＳＯ−Ｘをアサートしない（ステップ３２４）。また、ターゲットメモリデバイスＸは、シリアルデータ入力ポートＤｎ−Ｘからシリアルデータ出力ポートＱｎ−Ｘへデータ信号ＳＤ−Ｘを移送しない（ステップ３２５）。
【００３０】
さらに、ターゲットメモリデバイスＸがライトモードの間は、書き込み動作が進行中か中断されているかに関係なく、ターゲットメモリデバイスＸは、リードデータストローブ入力ポートＲＤＳＩ−Ｘ上のリードデータ制御信号ＳＲＤＳＩ−Ｘのアサートに応答しない。
そのため、ターゲットメモリデバイスＸは単にリードデータ制御信号ＳＲＤＳＩ−Ｘをリードデータストローブ入力ポートＲＤＳＩ−Ｘからリードデータストローブ出力ポートＲＤＳＯ−Ｘへ移送する（ステップ３２６）。これは、メモリコントローラ１０がチェーン２０中の他の場所の他のメモリデバイスと導通する動作中であってもよい読み出し動作と干渉しないように行われる。
【００３１】
上記のステップ（３２１−３２６）は、ステップ３２７によって概念的示されるように、ＷＤＰが完了するまで実行され続ける。ＷＤＰの長さ（バイトまたはワードの数の点で）は、以前に受信したＣＡＰ内に指定されるか、またはコントローラ１０からのライトデータ制御信号ＳＷＤＳＯ−１０の期間によって決まることができる。ＷＤＰが完了すると、ターゲットメモリデバイスＸはステップ３２９でライトモードを出る。
【００３２】
図６を併せて参照すると、ターゲットメモリデバイスＸによる、ＷＤＰに対する応答性を示すタイミング図の一例が示される。ライトデータストローブ入力ポートＷＤＳＩ−Ｘが一定期間にわたってアサートされ、この期間中に、シリアルデータ入力ポートＤｎ−Ｘがデータ信号を伝送することがわかるであろう。データ信号の情報は、ターゲットメモリデバイスＸの内部メモリに書き込まれる。さらに、メモリデバイスＸがターゲットメモリデバイスではなかった場合、ライトデータ制御信号とリードデータ制御信号は、入力出力間遅延時間ｔＩＯＬ、この場合は１クロックサイクルの後で、次のデバイスに転送されるであろう。しかし、図６はメモリデバイスＸがターゲットメモリデバイスである（そして、ライトモードになっている）状態を示し、それゆえ、ＷＤＰを区切る、ライトデータストローブ入力ポートＷＤＳＩ−Ｘ上の信号は、ライトデータストローブ出力ポートＷＤＳＯ−Ｘへ移送されない。
【００３３】
図３Ｃを参照して、リードコマンドの場合には、ターゲットメモリデバイスＸは、入ってくるＲＤＰＲを区切る、リードデータストローブ入力ポートＲＤＳＩ−Ｘ上のリードデータ制御信号ＳＲＤＳＩ−Ｘをアサートすることに注意している間に、ターゲットメモリデバイスＸはステップ３３０で「リードモード」に入る。リードデータストローブ入力ポートＲＤＳＩ−Ｘ上のリードデータ制御信号ＳＲＤＳＩ−Ｘがアサート停止された場合（ステップ３３１の「Ｎ」の分岐を参照）、これはリードコマンドの一時停止を示しており、それが再アサートされた場合、リードコマンドの再開を示す。リードコマンドが中断されている時間の間（すなわち、ステップ３３１の「Ｎ」の分岐）、シリアルデータ入力ポートＤｎ−Ｘで受信されたデータ信号は、シリアルデータ出力ポートＱｎ−Ｘへ移送される（ステップ３３８）。
【００３４】
一方、読み出し動作が進行中（すなわち、ステップ３３１の「Ｙ」の分岐）にある時間の間に、ターゲットメモリデバイスＸは内部メモリから読まれるデータをシリアルデータ出力ポートＱｎ−Ｘの上へ配置することへ進む（ステップ３３２）。データはＲＤＰＲの受信に備えて、ページバッファの中にプリフェッチされることができる。この動作は、リードデータストローブ入力ポートＲＤＳＩ−Ｘ上のリードデータ制御信号ＳＲＤＳＩ−Ｘがアサートされたままの間に、クロック信号ＳＣＫ／ＳＣＫ＃と同期して行われ、それによって、データがターゲットメモリデバイスＸから直列に読み出されることができる。（データ移送はクロック信号ＳＣＫ／ＳＣＫ＃の遷移エッジを参照することができ、それにより、クロック周期ごとに２回発生する。）また、ターゲットメモリデバイスＸは、リードデータストローブ出力ポートＲＤＳＯ−Ｘ上のリードデータ制御信号ＳＲＤＳＯ−Ｘをアサートする（ステップ３３３）。この方法で、ターゲットメモリデバイスＸは、リードデータストローブ出力ポートＲＤＳＯ−Ｘ上でリードデータ制御信号ＳＲＤＳＯ−Ｘがアサートされている間に、時間で区切られたリードデータパケット（ＲＤＰ）を効果的に作成する。換言すれば、ＲＤＰは、時間で離れた複数の部分から構成することができ、このような部分は、リードデータストローブ出力ポートＲＤＳＯ−Ｘ上のリードデータ制御信号ＳＲＤＳＯ−Ｘがアサートされた間の期間に対応する。
【００３５】
さらに、ターゲットメモリデバイスＸがリードモードの間で、読み出し動作が進行中か中断されているかどうかに関係なく、ターゲットメモリデバイスＸは、ライトデータストローブ入力ポートＷＤＳＩ−Ｘ上のライトデータ制御信号ＳＷＤＳＩ−Ｘのアサートに応答しない。そのため、ターゲットメモリデバイスＸは、ライトデータ制御信号ＳＷＤＳＩ−Ｘをライトデータストローブ入力ポートＷＤＳＩ−Ｘからライトデータストローブ出力ポートＷＤＳＯ−Ｘへ移送する（ステップ３３６）。これは、メモリコントローラ１０がチェーン２０の他の場所の別のメモリデバイスと導通する動作中であってもよい書き込み動作と干渉しないように、行われる。
【００３６】
上記のステップ（３３１−３３３）は、ステップ３３７によって概念的に示されるように、ＲＤＰＲが完了するまで実行され続ける。ＲＤＰＲの長さ（バイトまたはワードの数の点で）は、以前に受信したＣＡＰ内に指定されるか、またはコントローラ１０からのリードデータ制御信号ＳＲＤＳＯ−１０の持続時間によって決まることができる。ＲＤＰＲが完了すると、ターゲットメモリデバイスＸはステップ３３９でリードモードを出る。
【００３７】
図７を併せて参照して、ターゲットメモリデバイスＸによるＲＤＰＲへの応答性を示すタイミング図の一例を示す。リードデータストローブ入力ポートＲＤＳＩ−Ｘは、所定期間にわたってアサートされていることがわかるであろう。情報はターゲットメモリデバイスＸの内部メモリから読み出され、入力出力間遅延時間ｔＩＯＬ、この場合１クロックサイクルの後で、シリアルデータ出力ポートＱｎ−Ｘの上へ出力される。また、ライトデータ制御信号とリードデータ制御信号は、入力出力間遅延時間ｔＩＯＬの後に、次のデバイスに転送される。具体的には、図７で、ＲＤＰを区切るリードデータストローブ入力ポートＲＤＳＩ−Ｘ上の信号であり、リードデータストローブ出力ポートＲＤＳＯ−Ｘに移送される信号が示される。
【００３８】
特定のメモリデバイスの様々なポートの動作の概要を表1に示す。
表１
2015505080.tif 000003
2015505080.tif 000004
【００３９】
リードデータ制御信号がライトデータ制御信号と別であるいう事実は、どの異なるメモリデバイスが読み出され、または書き込まれるかということの独立性を提供するとともに、より速く及び／または効率的な性能につながることができることを認識されるであろう。２つの非限定的な使用事例は、例示の目的のために提供されるであろう。
＜例１：ＷＤＳＩと関係するＲＤＳＩオフセット＞
【００４０】
第１の中間メモリデバイス４０へ書き込まれ、最後のメモリデバイス６０から読み出される、第１のシナリオ例を検討する。第１の中間メモリデバイス４０がライトモードに入ることに応答して、メモリコントローラ１０が第１の中間メモリデバイス４０へ宛てた第１のＣＡＰを発行すると想定する。同様に、最後のメモリデバイス６０がリードモードに入ることに応答して、メモリコントローラ１０が最後のメモリデバイス６０へ宛てた第２のＣＡＰを発行すると想定する。そして、メモリコントローラ１０は、最後のメモリデバイス６０からデータの読み出しを開始したいが、何らかの理由で、第１の中間メモリデバイス４０に書き込まれるデータがメモリコントローラ１０へまだ使用できないと想定する。この状況は、リードデータストローブ出力ポートＲＤＳＯ−１０上のリードデータ制御信号ＳＲＤＳＯ−１０をアサートすることによって、メモリコントローラ１０は、最後のメモリデバイス６０へリードデータパケット要求（ＲＤＰＲ）を発行することができ、ＲＤＰＲを開始する。しかしライトデータが使用できないので、ライトデータストローブ出力ポートＷＤＳＯ−１０上のライトデータ制御信号ＳＷＤＳＯ−１０は、アサート停止されたままである。
【００４１】
そして複数のクロックサイクル後に、第１の中間メモリデバイス４０に書き込まれるデータが、メモリコントローラ１０に利用できるようになると想定する。その時点で、以前に発行されたＲＤＰＲは、既に最後のメモリデバイス６０の方へ向かう途中にある。それにもかかわらず、メモリコントローラ１０はシリアルデータ出力ポートＱｎ−１０の上へデータを配置し、ライトデータストローブ出力ポートＷＤＳＯ−１０上のライトデータ制御信号ＳＷＤＳＯ−１０をアサートし、それによって、ライトデータパケット（ＷＤＰ）を開始する。一方、リードデータ制御信号ＳＲＤＳＯ−１０は、リードデータストローブ出力ポートＲＤＳＯ−１０上で以前にアサートされたことを思い出されるであろう。したがって、ＷＤＰとＲＤＰＲは互いに対してオフセットされているが、依然として書き込み動作（第１の中間メモリデバイス４０による）と読み出し動作（最後のメモリデバイス６０による）が適切に実行されるようにできる。この有利な機能は、リードデータ制御信号ＳＲＤＳＯ−１０とライトデータ制御信号ＳＷＤＳＯ−１０の相互独立性によって実現される。
＜例２：中断と再開＞
【００４２】
第１のメモリデバイス３０から、かなりの期間（例えば、閲覧のためのデジタル写真の取得）で読み出される、第２のシナリオ例を検討する。これは、メモリコントローラ１０のリードデータストローブ出力ポートＲＤＳＯ−１０でリードデータ制御信号ＳＲＤＳＯ−１０を継続的にアサートすることにより、メモリコントローラ１０がＲＤＰＲを発行処理中であることを意味する。第１のメモリデバイス３０がシリアルデータ出力ポートＱｎ−３０の上へデータ信号ＳＱ−３０を同期して出力する間に、第１のメモリデバイス３０で、リードデータストローブ入力ポートＲＤＳＩ−３０に到着した、アサートされたリードデータ制御信号ＳＲＤＳＩ−３０は、リードデータストローブ出力ポートＲＤＳＯ−３０へ移送される。そして第１のメモリデバイス３０からの読み出しが進行中のこの時間の間に、メモリコントローラ１０は、第２の中間メモリデバイス５０へ少量のデータを書き込みたい（例えば、制御情報を更新するため）と想定されるものする。本発明の実施形態によれば、これは読み出し動作が完了することを待つことなく達成することができる。
【００４３】
具体的には、メモリコントローラ１０は、第２の中間メモリデバイス５０がライトモードに入ることに応答して、第２の中間メモリデバイス５０へ宛てたＣＡＰを発行する。この時点では、シリアルデータ出力ポートＱｎ−１０の上へデータを設定することは望ましくないであろうことがわかるであろう。なぜなら、第１のメモリデバイス３０に到着の際、このようなデータはシリアルデータ出力ポートＱｎ−３０の上へ設定されたデータと混乱を生成するであろうからである。したがって、メモリコントローラ１０は、それが発行の処理中であるＲＤＰＲを一時停止するステップをとる。具体的には、メモリコントローラ１０は、メモリコントローラ１０のリードデータストローブ出力ポートＲＤＳＯ−１０でリードデータ制御信号ＳＲＤＳＯ−１０をアサート停止する。第１のメモリデバイス３０では、停止されたリードデータ制御信号ＳＲＤＳＩ−３０はリードデータストローブ入力ポートＲＤＳＩ−３０に到達する。それに応答して、第１のメモリデバイス３０は受信したリードデータ制御信号ＳＲＤＳＯ−１０をリードデータストローブ出力ポートＲＤＳＯ−３０へ移送し、また、データ信号ＳＱ−３０をシリアルデータ出力ポートＱｎ−３０の上へ出力するのを停止する。このように、第１のメモリデバイス３０はリードモードを維持するが、読み出し動作は中断される。
【００４４】
そのリードデータストローブ出力ポートＲＤＳＯ−１０でリードデータ制御信号ＳＲＤＳＯ−１０がアサート停止されたあと、メモリコントローラ１０はデータ信号ＳＱ−１０をシリアルデータ出力ポートＱｎ−１０の上へ配置し、ライトデータストローブ出力ポートＷＤＳＯ−１０の上でライトデータ制御信号ＳＷＤＳＯ−１０をアサートし、したがってライトデータパケット（ＷＤＰ）を開始する。ＷＤＰは第１のメモリデバイス３０と第１の中間メモリデバイス４０を介して第２の中間メモリデバイス５０に到達するまで伝達される。それに応答して、第２の中間メモリデバイス５０は、そのシリアルデータ入力ポートＤｎ−５０の上でデータ信号ＳＤ−５０を捕える。このように捕えられたデータは、第２中間メモリデバイス５０の内部メモリに書き込まれる。この動作は、ライトデータストローブ入力ポートＷＤＳＩ−５０上のライトデータ制御信号ＳＷＤＳＩ−５０が依然としてアサートされたままの間、クロック信号ＳＣＫ／ＣＫ＃と同期して行われ、それによって、第２の中間メモリデバイス５０へデータを直列に書き込むことができる。
【００４５】
書き込み動作が完了すると、メモリコントローラ１０は、第１のメモリデバイス３０を含む読み出し動作（以前に一時停止された）を再開することができる。具体的には、メモリコントローラ１０は、メモリコントローラ１０のリードデータストローブ出力ポートＲＤＳＯ−１０でリードデータ制御信号ＳＲＤＳＯ−１０を再アサートする。第１のメモリデバイス３０で、再アサートされたリードデータ制御信号ＳＲＤＳＩ−３０は、リードデータストローブ入力ポートＲＤＳＩ−３０に到達する。第１のメモリデバイス３０は、中断された読み出し動作の間であってもリードモードに依然としてとどまっており、リードデータ制御信号ＳＲＤＳＩ−３０の再アサートを認識し、データ信号ＳＱ−３０をシリアルデータ出力ポートＱｎ−３０の上へ同期して出力することを再開する。一方、リードデータ制御信号ＳＲＤＳＩ−３０は、リードデータストローブ入力ポートＲＤＳＩ−３０からリードデータストローブ出力ポートＲＤＳＯ−３０へ移送される。
【００４６】
したがって、チェーン２０の異なるメモリデバイスとの書き込み動作を実行するために、チェーン２０の１つのメモリデバイスとの読み出し動作を中断することができる。この機能は、メモリのより効率的な利用と、潜在的により優れたユーザ経験を導くことができる。同様に、メモリコントローラ１０は、ライトデータ制御信号ＳＷＤＳＯ−１０の制御を介して書き込み動作を一時停止し、再開することができる。書き込み動作を一時停止しまたは再開する場合、メモリコントローラ１０は、シリアルデータ出力ポートＱｎ−１０の上のデータ信号ＳＱ−１０の制御を、ライトデータストローブ出力ポートＷＤＳＯ−１０の上のライトデータ制御信号ＳＷＤＳＯ−１０のアサート停止と連係することが望ましいかもしれない。
【００４７】
したがって、現在提案されている技術を用いて、ライトおよびリードデータの長さは、ライトとリードの要件を分離することに応じて異ならせることができる。また、１つのメモリデバイス宛てのＲＤＰＲと別のメモリデバイス宛てのＷＤＰとの時間インターリーブを提供することが、どのように有用であるかが示される。すなわち、 ＲＤＰＲの少なくとも一部が２つのＷＤＰの部分の間にある、又はＷＤＰの少なくとも一部が２つのＲＤＰＲの部分の間にある、ということである。ＲＤＰＲとＷＤＰのそれぞれが時間インターリーブされた複数の部分で構成されていた場合に、ＲＤＰＲ及びＷＤＰは、互いに対して交互に時間インターリーブされることができる。
【００４８】
上記の説明から、メモリシステムの要素は、ライトデータパケット（ＷＤＰｓ）を制御するための専用のライトデータ制御信号と、リードデータパケット要求（ＲＤＰＲｓ）とリードデータパケット（ＲＤＰｓ）を制御するための専用のリードデータ制御信号と、を利用することが理解されるであろう。この機能調節により、独立したライトとリードの長さ制御が、それぞれライトデータ制御信号とリードデータ制御信号によって提供されるので、同時書き込みと読出し（すなわち、二重）動作が、書き込み動作と読み出し動作との間の任意のデータストローブの長さの制約なしで達成することができる。したがって、メモリコントローラ１０は、メモリデバイス３０、４０、５０、６０とメモリコントローラ１０自体との間の通信を制御するための、より多くの柔軟性を有することができる。
【００４９】
上述した機能を実現するために、代表的なメモリデバイスの機能ブロック図を示す図８に表すように、メモリデバイスは実現することができる。この場合は第１のメモリデバイス３０が選択されているが、他のメモリデバイス４０、５０、６０でも同様である。図８を参照すると、従って、メモリデバイス３０は、例えばメモリセルアレイ８０１のような内部メモリを含む。メモリセルアレイ８０１は、メモリセルアレイの単一のバンクであってもよいし、設計変更に応じて、メモリセルアレイの複数のバンクでもよい。入力／出力インターフェースと内部メモリに加えて、制御回路がある。具体的には、行デコーダ８０２は、所与のプリデコードされた行アドレスのための最終的な復号処理を行う。列デコーダ８０４は、所与のプリデコードされた列アドレスのための最終的な復号処理を行う。センスアンプ増幅器とページバッファアレイ８０３は、メモリセルアレイ８０１のビット線毎に動作を感知して増幅し、感知したデータをページバッファに一時的に格納し、入力データを取り込み、一時的に格納する。内部電圧生成部８０５は、メモリデバイス３０内の他の回路ブロックで使用される必要な電圧レベルを生成する。行と列プリデコーダ＆アレイ制御回路８０６は、コマンドとアドレス処理ユニット８０９から、所与の行アドレス情報と列アドレス情報をプリデコードし、行デコーダ８０２、センス増幅器とページバッファアレイ８０３、列デコーダ８０４のために必要な制御信号を生成する。データ制御ユニットとレジスタ８０７は、情報を移送するすべての必要なデータを処理し、記憶する。コンフィギュレーションレジスタ８０８は、各種設定可能であり、プログラム可能であり、読み書き可能なレジスタ情報を記憶する。
【００５０】
制御インターフェース８１１は、ＳＣＳＩ−３０、ＳＣＳＯ−３０、ＳＷＤＳＩ−３０、ＳＷＤＳＯ−３０、ＳＲＤＳＩ−３０、ＳＲＤＳＯ−３０、ＳＲＳＴ＃、ＳＣＥ＃、ＳＣＫ／ＣＫ＃などの様々な制御入力信号を受信し、および／または送信する。また、入力出力バッファ８１２を制御するための内部制御信号、ｉｎｔ＿ＣＳＩ、ｉｎｔ＿ＷＤＳＩ、ｉｎｔ＿ＲＤＳＩを生成する。図８では、内部クロック分配及び信号伝送は、図面を簡略化するために示されていない。コマンドとアドレス処理ユニット８０９は、内部信号「ｓｄ  ｉｎ」を通して与えられたすべてのコマンド命令および／またはアドレス情報を処理する。具体的には、コマンドとアドレス処理ユニット８０９がライトコマンド（例えば、バースト・データ・ロード・スタート・コマンド、バースト・データ・ロード・コマンドまたはライト・リンク・コンフィギュレーション・レジスタ・コマンドのような）を受信すると、メモリデバイス３０が、ライトモードに入り、直列データ入力ストリームの処理を開始するために、入力＆出力データ処理ユニット８１０に指示することを示す、内部信号「ライト」を生成する。一方、コマンドとアドレス処理ユニット８０９がリードコマンド（例えば、バースト・データ・リード・スタート・コマンド、バースト・データ・リード、またはリード・ステータス・レジスタ・コマンドのような）を受信すると、デバイスが、リードモードに入り、信号「ｓｄ  ｏｕｔ」を介して直列データ出力ストリームの処理を開始するために、入力＆出力データ処理ユニット８１０に指示することを示す、内部信号「リード」を生成する。
【００５１】
図９は、メモリコントローラと、チェーン内のメモリデバイスの最初の一つと、の間の相互接続の他の例を示す。メモリコントローラ１１０と、メモリデバイス１３０と、メモリ（ＭＥＭ）１３５とは、それぞれ図１Ａで示すメモリコントローラ１０と、メモリデバイス３０と、メモリ３５と同様である。図９では、メモリコントローラ１１０からのｎビットのパラレルデータは第１のメモリデバイス１３０に移送される。同様に、ｎビットのパラレルデータが第２のメモリデバイス（図示せず）に転送される。デバイス制御回路１３１は、メモリデバイスのメモリ１３５へのパラレルデータを書き込む。パラレルデータはデバイス制御回路１３１によりメモリ１３５から読み出され、第２のメモリデバイスへ移送される。データライトとリードの機能は、メモリコントローラ１１０により提供された識別子と、ＩＤレジスタ１３３に格納されたメモリデバイス１３０の割り当てられたアドレス識別子との一致に応答して実行される。
【００５２】
上記のコマンド／アドレスパケット（ＣＡＰｓ）、ライトデータパケット（ＷＤＰｓ）、リードデータパケット（ＲＤＰ）、リードデータパケット要求（ＲＤＰＲｓ）は、現在のリンク幅（例えば、１、２、４、８ビット幅）に関係なく、整数のバイト長であることができる。メモリデータ移送は、開始アドレスと移送長で指定することができる。移送長は、例えば、その立ち上がりエッジからその立ち下がりエッジまでの、対応するライトまたはリードデータストローブ信号（ＷＤＳＩまたはＲＤＳＩ）の長さによって定義される。
【００５３】
上記の説明に鑑みて、本発明の特定の実施形態によるメモリデバイスは、次の機能を実装するために見ることができる：
（i）コマンドストローブ入力（ＣＳＩ）信号によって制御されるコマンド／アドレスパケット（ＣＡＰ）の受信に応答して制御情報のデコード／解釈すること
（ii）「バースト・データ・ロード・スタート」、「バースト・データ・ロード」、および「ライト・リンク・コンフィギュレーション・レジスタ」などのコマンドセットを有効にする「ライトモード」の動作
（iii）具体的には、メモリデバイスが「ライトモード」の場合に、ライトデータストローブ入力（ＷＤＳＩ）信号によって制御されるライトデータパケット（ＷＤＰ）に応答して、内部メモリへのデータを書き込む
（iv）ライトデータストローブ入力（ＷＤＳＩ）のハイとローの制御により、ＷＤＰの一時停止と再開機能
（v）「バースト・データ・リード」と「リード・ステータス・レジスタ」などのコマンドセットを有効にするための「リードモード」の動作
（vi）具体的には、メモリデバイスが「リードモード」の場合に、リードデータストローブ入力（ＲＤＳＩ）信号によって制御されるリードデータパケット要求（ＲＤＰＲ）に応答して、内部メモリからデータを読み出す
（vii）リードデータストローブ入力（ＲＤＳＩ）のハイとローの制御により、ＲＤＰＲの中断と再開機能
【００５４】
このように、メモリシステムは、バスアーキテクチャの単純さと記憶密度の事実上無制限の拡張性を提供する。柔軟なデータ利用は、専用のデータストローブ信号（ライトデータパケットのためのＷＤＳＩとリードデータパケットのためのＲＤＳＩ）によって提供される。
【００５５】
本提案された技術は、例えば、ＮＡＮＤ型フラッシュ電気的消去可能プログラマブル・リード・オンリー・メモリ（ＥＥＰＲＯＭ）、ＮＯＲ型フラッシュＥＥＰＲＯＭ、ＡＮＤ型フラッシュＥＥＰＲＯＭ、ＤｉＮＯＲ型フラッシュＥＥＰＲＯＭ、シリアルフラッシュＥＥＰＲＯＭ、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、電気的プログラム可能読み出し専用メモリ（ＥＰＲＯＭ）、強誘電体ランダム・アクセス・メモリ（ＦｅＲＡＭ又はＦＲＡＭ（登録商標））、磁気抵抗型ランダムアクセスメモリ（ＭＲＡＭ）、相変化ランダム・アクセス・メモリ（ＰＲＡＭまたはＰＣＲＡＭ）などのいかなる種類の固体メモリシステムにも、いくつかの非限定的な可能性を指定するために、適用することができる。
【００５６】
上述した実施形態では、簡略化のために、図に示すように、デバイス要素および回路は互いに接続されている。実際の用途において、これらのデバイス要素、回路等は、互いに直接的に接続されたり、他のデバイス要素、回路等を介して間接的に接続されたりする。したがって実際の構成では、デバイス要素、回路等は互いに直接的または間接的に結合されている。
【００５７】
本発明の上述の実施形態は、単なる例であることが意図される。変更、修正および変形は、添付の特許請求の範囲によってのみ定義される本発明の範囲から逸脱することなく、当業者によって特定の実施形態に行うことができる。
【符号の説明】
【００５８】
１０、１１０  メモリコントローラ
３０、４０、５０、６０  メモリデバイス
３１、１３１  デバイス制御回路
３３、１３３  ＩＤレジスタ
３５、１３５  メモリ
８０１  メモリセルアレイ
８０２  行デコーダ
８０３  センス増幅器とページバッファアレイ
８０４  列デコーダ
８０５  内部電圧生成器
８０６  行と列プリデコーダ＆アレイ制御
８０７  データ制御ユニットとレジスタ
８０８  コンフィギュレーションレジスタ
８０９  コマンドとアドレス処理ユニット
８１０  入力＆出力データ処理ユニット
８１１  制御インターフェース
８１２  入力出力バッファ
【図１Ａ】
2015505080.tif 000005
【図１Ｂ】
2015505080.tif 000006
【図２】
2015505080.tif 000007
【図３Ａ】
2015505080.tif 000008
【図３Ｂ】
2015505080.tif 000009
【図３Ｃ】
2015505080.tif 000010
【図４】
2015505080.tif 000011
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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2015505080.tif 000018
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