(57)【要約】例えばメモリデバイスなどにおいて、少なくとも２個のマスクを使用する階段形成のための装置および方法が提供される。１つの方法例は、第１露出エリアを画成するために第１マスクを伝導性物質の上方に形成することと、第２露出エリアを画成するために第１露出エリアの１部分の上方に第２マスクを形成することと、を含み得る。なお第２露出エリアは第１露出エリアよりも小さい。伝導性物質は第２露出エリアから除去される。第２マスクの初期第１寸法は第１露出エリアの第１寸法よりも小さく、第２マスクの初期第２寸法は少なくとも、第１露出エリアの第２寸法と、第２マスクの初期第１寸法と階段構造の形成後における第２マスクの最終第１寸法との間の差異に等しい距離と、の合計である。【選択図】図７Ａ
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【特許請求の範囲】
【請求項１】
メモリ構造体を形成するための方法であって、
第１露出エリアを画成するために伝導性物質の上方に第１マスクを形成することと、
前記第１露出エリアよりも小さい第２露出エリアを画成するために前記第１露出エリアの１部分の上方に第２マスクを形成することと、
前記第２露出エリアから伝導性物質を除去することと、
を含み、
前記第２マスクの初期第１寸法は前記第１露出エリアの第１寸法よりも小さく、前記第２マスクの初期第２寸法は少なくとも、前記第１露出エリアの第２寸法と、前記第２マスクの前記初期第１寸法と階段構造の形成後における前記第２マスクの最終第１寸法との間の差異に等しい距離と、の合計である、
方法。
【請求項２】
前記第２マスクは前記第１マスクのエッチング速度よりも大きいエッチング速度を有する物質で形成される、請求項１に記載の方法。
【請求項３】
前記第１マスクはハードマスクであり前記第２マスクはフォトレジストマスクである、請求項１に記載の方法。
【請求項４】
前記第２露出エリアが少なくともさらに１つの階段ステップの追加的エリアを含むように、ある量だけ前記第２マスクをリサイズすることをさらに含む、請求項１に記載の方法。
【請求項５】
前記第１寸法は長さであり前記第２寸法は幅である、請求項１に記載の方法。
【請求項６】
前記第２マスクの前記初期幅は少なくとも、前記第１露出エリアの前記幅と、前記階段構造における階段ステップの個数に１個の階段ステップを形成するために前記第２マスクが縮小される前記幅を乗算した積と、の合計である、請求項５に記載の方法。
【請求項７】
第２露出エリアを画成するために前記第１露出エリアの前記部分の上方に前記第２マスクを形成することは、前記第２露出エリアが、等しい面積の２つの部分を、前記第１露出エリアの対向端部上に有するよう、前記第１露出エリア内で１方向において中心に置かれた前記第２マスクを形成することを含む、請求項１〜請求項６のうちのいずれか１つに記載の方法。
【請求項８】
第２露出エリアを画成するために前記第１露出エリアの前記部分の上方に前記第２マスクを形成することは、前記第２露出エリアが前記第１露出エリアの一方端に位置するよう、前記第１露出エリア内で１方向において中心から偏位した前記第２マスクを形成することを含む、請求項１〜請求項６のうちのいずれか１つに記載の方法。
【請求項９】
前記第１マスクを形成することは前記第１露出エリアを画成するための開口部を形成することを含む、請求項１〜請求項６のうちのいずれか１つに記載の方法。
【請求項１０】
前記第２マスクを形成することは少なくとも１つの寸法において前記開口部を完全に横断する前記第２マスクを形成することを含む、請求項９に記載の方法。
【請求項１１】
前記第２マスクを形成することは前記開口部の対向縁部上で前記第１マスクに対して重複する前記第２マスクを形成することを含む、請求項９に記載の方法。
【請求項１２】
前記開口部を形成することは非正方形の形状を有する開口部を形成することを含む、請求項９に記載の方法。
【請求項１３】
前記第２マスクを形成することは前記正方形の形状の４つの縁部のうちの３つにおいて前記第１マスクに対して重複する前記第２マスクを形成することを含む、請求項１２に記載の方法。
【請求項１４】
前記第２露出エリアは２つの非隣接部分を含む、請求項１〜請求項６のうちのいずれか１つに記載の方法。
【請求項１５】
前記伝導性物質は交互に並んだポリシリコン物質および酸化物物質を含む物質のスタックに配置されたポリシリコン物質である、請求項１〜請求項６のうちのいずれか１つに記載の方法。
【請求項１６】
メモリ構造体を形成する方法であって、
交互に並んだ伝導性物質および絶縁性物質を含む物質のスタックの上方に、階段構造が後に形成されるべきでない前記物質のスタックの第１エリアは被覆し、且つ前記階段構造が後に形成されるべき前記物質のスタックの第２エリアは被覆しない、第１マスクを形成することと、
前記第２エリアの第１部分の上方および前記第１マスクの１部分の上方に第２マスクを形成することと、
前記交互に並んだ伝導性物質および絶縁性物質のうちの１部分を、前記第１マスクまたは前記第２マスクにより被覆されない前記第２エリアの第２部分から除去することと、
を含み、
最初、前記第２マスクは、次の階段ステップを形成するために前記第２マスクが縮小される量に、形成されるべき階段ステップの個数を乗算した積だけ、前記第２エリアの寸法に対して重複する、
方法。
【請求項１７】
前記第２マスクは最後の階段ステップが形成された後にも依然として前記第１マスクの１部分に対して重複する、請求項１６に記載の方法。
【請求項１８】
前記最後の階段ステップが形成された後、前記第２マスクは依然として前記第２エリアの前記寸法に対して重複する、請求項１６に記載の方法。
【請求項１９】
前記量をそれぞれの側部から除去することにより前記第２マスクのサイズを縮小することと、
前記第１マスクまたは前記縮小されたサイズを有する前記第２マスクにより被覆されない前記第２エリアの第３部分から、追加的な交互に並んだ伝導性物質および絶縁性物質を除去することであって、前記第３部分は前記第２部分を含むことと、
をさらに含む、請求項１６〜請求項１８のうちのいずれか１つに記載の方法。
【請求項２０】
前記第１マスクを形成することは、前記第１マスクを前記物質のスタックの前記第１エリアおよび前記第２エリアの上方に形成することと、前記第１マスクにおける開口部を前記第２エリアの上方に形成することと、を含む、請求項１６〜請求項１８のうちのいずれか１つに記載の方法。
【請求項２１】
前記第２マスクを形成することは、階段構造が形成されるべき前記第２エリア内で１方向において中心に置かれた前記第２マスクを形成することを含む、請求項１６〜請求項１８のうちのいずれか１つに記載の方法。
【請求項２２】
メモリ構造体を形成する方法であって、
交互に並んだ伝導性物質および絶縁性物質の複数のカラムのスタックを形成することであって、前記複数のカラムのスタックは、少なくとも１つの内側のカラムのスタックが２つの外側のカラムのスタックの間に配置された状態で、並列して配置されていることと、
前記２つの外側のカラムのスタックと、前記少なくとも１つの内側のカラムのスタックの第１部分と、の上方に第１マスクを形成することと、
前記第１マスクの１部分と、前記第１マスクにより被覆されない前記少なくとも１つの内側のカラムのスタックの第２部分と、の上方に第２マスクを形成することと、
前記第１マスクまたは前記第２マスクにより被覆されない前記少なくとも１つの内側のカラムのスタックの前記交互に並んだ伝導性物質および絶縁性物質から第１量を除去することと、
を含む方法。
【請求項２３】
前記第１マスクにより被覆されない少なくとも１つの内側のカラムのスタックの前記第２部分よりも狭く被覆するよう、前記第２マスクをリサイズすることと、
階段構造を形成するために前記第１マスクまたは前記第２マスクにより被覆されない前記少なくとも１つの内側のカラムのスタックの前記交互に並んだ伝導性物質および絶縁性物質から第２量を除去することと、
をさらに含む、請求項２２に記載の方法。
【請求項２４】
前記第１量を除去することは、前記２つの外側のカラムのスタックの長さよりも短くなるよう、前記少なくとも１つの内側のカラムのスタックの長さを短縮することを含む、請求項２３に記載の方法。
【請求項２５】
第２量を除去することは、前記少なくとも１つの内側のカラムのスタックの前記長さを短縮するために前記第１量が除去された前記少なくとも１つの内側のカラムのスタックの端部から前記第２量を除去することを含む、請求項２４に記載の方法。
【請求項２６】
複数のカラムのスタックを形成することは、前記２つの外側のカラムのスタック間に配置された複数の内側のカラムのスタックを形成することを含む、請求項２２〜請求項２５のうちのいずれか１つに記載の方法。
【請求項２７】
メモリ構造体を形成する方法であって、
複数の交互に並んだ伝導性物質および絶縁性物質を形成することと、
前記複数の交互に並んだ伝導性物質および絶縁性物質の上方にハードマスク物質の第１マスクを形成することと、
前記複数の交互に並んだ伝導性物質および絶縁性物質を露出させるエリアを有するよう、前記第１マスクをパターン形成することと、
前記第１マスクと、前記複数の交互に並んだ伝導性物質および絶縁性物質を露出する前記エリアと、の上方に第２マスクを形成することと、
前記複数の交互に並んだ伝導性物質および絶縁性物質を露出する前記エリアの第１部分を露出させるよう、前記第２マスクをパターン形成することと、
少なくとも１つの階段構造を形成するために、前記複数の交互に並んだ伝導性物質および絶縁性物質を露出させる前記エリアの前記第１部分における前記複数の交互に並んだ伝導性物質および絶縁性物質のうちのいくつかを除去することと、
を含み、
前記第２マスクは、少なくとも、前記複数の交互に並んだ伝導性物質および絶縁性物質のうちの前記いくつかを除去する間に前記第２マスクが寸法において縮小される量だけ、前記複数の交互に並んだ伝導性物質および絶縁性物質を露出させる前記エリアの寸法に対して重複するよう形成される、
方法。
【請求項２８】
メモリセルの垂直ストリングと、
前記メモリセルに連結された水平導電線であって、前記スタックのただ１つの縁部において形成された階段構造を有する交互に並んだ導体のスタックから形成された水平導電線と、
前記階段構造のそれぞれの階段ステップに連結された垂直導体を介して前記導電線に連結されたストリングドライバと、
を含む、メモリ。
【請求項２９】
前記スタックは、前記スタックのただ１つの縁部の１部分のみの上に形成された前記階段構造を有する、請求項２８に記載の装置。
【請求項３０】
前記メモリセルのストリングは３次元ＮＡＮＤストリングとして配列された、請求項２８〜請求項２９のうちのいずれか１つに記載の装置。
【請求項３１】
前記交互に並んだ伝導性物質および絶縁性物質のスタックは、交互に並んだ伝導性物質および絶縁性物質の複数のカラムのスタックを含み、前記複数のカラムのスタックは、少なくとも１つの内側のカラムのスタックが２つの外側のカラムのスタック間に配置された状態で、並列して配置され、
前記少なくとも１つの内側のカラムのスタックは前記階段構造を含む、
請求項２８〜請求項２９のうちのいずれか１つに記載の装置。
【請求項３２】
前記少なくとも１つの内側のカラムのスタックは前記２つの外側のカラムのスタックよりも長さが短い、請求項３１に記載の装置。
【請求項３３】
前記少なくとも１つの内側のカラムのスタックは、前記２つの外側のカラムのスタックの第１端部に整列し、且つ前記第１端部の近位に位置する第１端部を有し、前記少なくとも１つの内側のカラムのスタックは、前記２つの外側のカラムのスタックの第２縁部に整列しないよう配置された第２端部を有し、前記階段構造は前記少なくとも１つの内側のカラムのスタックの前記第２端部において形成された、請求項３２に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、全般的には、半導体メモリ装置および形成方法に関し、さらに詳細には、少なくとも２個のマスクを使用する階段形成のための装置および方法に関する。
【背景技術】
【０００２】
メモリデバイスは、通常、コンピュータまたは他の電子デバイスにおける内蔵型の半導体、集積回路として提供される。とりわけランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、抵抗変化型メモリ（例えばＲＲＡＭ）、およびフラッシュメモリを含む、多くの異なる種類のメモリが存在する。
【０００３】
メモリデバイスは広範な電子的用途のための揮発性および不揮発性のデータ記憶装置として利用される。フラッシュメモリは通常、高いメモリ密度、高い信頼性、および低い電力消費を可能にする１つのトランジスタメモリセルを用いる。不揮発性メモリは、例えば、パーソナルコンピュータ、携帯型メモリスティック、ソリッドステートドライブ（ＳＳＤ）、デジタルカメラ、携帯電話、携帯型音楽プレーヤ（例えばＭＰ３プレーヤ）、ムービープレーヤ、およびその他の電子デバイスにおいて使用され得る。
【０００４】
メモリデバイスはメモリセルのメモリアレイを含み、係るメモリアレイは様々な２次元構成または３次元構成で配列され得る。メモリアレイに連結される回路は、例えば、実質的に平面構成で配列され得る。相互接続部が、メモリセルと、関連する回路と、を連結するために使用される。
【図面の簡単な説明】
【０００５】
【図１】３次元（３Ｄ）メモリデバイスの１部分の先行技術による斜視図である。
【図２】メモリアレイとストリングドライバとの間の接続を示す先行技術による概略図である。
【図３】３Ｄメモリアレイと平面ストリングドライバとの間の接続を示す先行技術による分離された斜視ブロック図である。
【図４Ａ】縮小するフォトレジストを使用する階段形成の側面図を示す先行技術によるブロック図である。
【図４Ｂ】縮小するフォトレジストを使用する階段形成の側面図を示す先行技術によるブロック図である。
【図４Ｃ】縮小するフォトレジストを使用する階段形成の側面図を示す先行技術によるブロック図である。
【図４Ｄ】縮小するフォトレジストを使用する階段形成の側面図を示す先行技術によるブロック図である。
【図４Ｅ】縮小するフォトレジストを使用する階段形成の側面図を示す先行技術によるブロック図である。
【図４Ｆ】縮小するフォトレジストを使用する階段形成の側面図を示す先行技術によるブロック図である。
【図５Ａ】本開示の１つまたは複数の実施形態に係る縮小するフォトレジストを使用する階段形成の上面図を図示するブロック図である。
【図５Ｂ】本開示の１つまたは複数の実施形態に係る縮小するフォトレジストを使用する階段形成の上面図を図示するブロック図である。
【図５Ｃ】本開示の１つまたは複数の実施形態に係る縮小するフォトレジストを使用する階段形成の上面図を図示するブロック図である。
【図５Ｄ】本開示の１つまたは複数の実施形態に係る縮小するフォトレジストを使用する階段形成の上面図を図示するブロック図である。
【図５Ｅ】本開示の１つまたは複数の実施形態に係る縮小するフォトレジストを使用する階段形成の上面図を図示するブロック図である。
【図５Ｆ】本開示の１つまたは複数の実施形態に係る縮小するフォトレジストを使用する階段形成の上面図を図示するブロック図である。
【図６Ａ】４方向における階段形成を図示する先行技術によるブロック図である。
【図６Ｂ】４方向における階段形成を図示する先行技術によるブロック図である。
【図７Ａ】本開示の１つまたは複数の実施形態に係る２個のマスクを使用する２方向における階段形成を図示するブロック図である。
【図７Ｂ】本開示の１つまたは複数の実施形態に係る２個のマスクを使用する１方向における階段形成を図示するブロック図である。
【図８Ａ】本開示の１つまたは複数の実施形態に係る２個のマスクを使用する１方向における階段形成を図示するブロック図である。
【図８Ｂ】本開示の１つまたは複数の実施形態に係る２個のマスクを使用する１方向における階段形成を図示するブロック図である。
【図８Ｃ】本開示の１つまたは複数の実施形態に係る２個のマスクを使用する１方向における階段形成を図示するブロック図である。
【図８Ｄ】本開示の１つまたは複数の実施形態に係る２個のマスクを使用する１方向における階段形成を図示するブロック図である。
【図８Ｅ】本開示の１つまたは複数の実施形態に係る２個のマスクを使用する１方向における階段形成を図示するブロック図である。
【図８Ｆ】本開示の１つまたは複数の実施形態に係る２個のマスクを使用する１方向における階段形成を図示するブロック図である。
【図８Ｇ】本開示の１つまたは複数の実施形態に係る２個のマスクを使用する１方向における階段形成を図示するブロック図である。
【図８Ｈ】本開示の１つまたは複数の実施形態に係る２個のマスクを使用する１方向における階段形成を図示するブロック図である。
【図８Ｉ】本開示の１つまたは複数の実施形態に係る２個のマスクを使用する１方向における階段形成を図示するブロック図である。
【図８Ｊ】本開示の１つまたは複数の実施形態に係る２個のマスクを使用する１方向における階段形成を図示するブロック図である。
【図８Ｋ】本開示の１つまたは複数の実施形態に係る２個のマスクを使用する１方向における階段形成を図示するブロック図である。
【図８Ｌ】本開示の１つまたは複数の実施形態に係る２個のマスクを使用する１方向における階段形成を図示するブロック図である。
【発明を実施するための形態】
【０００６】
例えばメモリデバイスなどにおいて、少なくとも２個のマスクを使用する階段形成のための装置および方法が提供される。１つの方法例は、第１露出エリアを画成するために第１マスクを伝導性物質の上方に形成することと、第１露出エリアよりも小さい第２露出エリアを画成するために第１露出エリアの１部分の上方に第２マスクを形成することと、を含み得る。伝導性物質は第２露出エリアから除去される。第２マスクの初期長さは第１露出エリアの長さよりも短く、第２マスクの初期幅は少なくとも、第１露出エリアの幅と、第２マスクの初期長さと階段構造の形成後における第２マスクの最終長さとの間の差異に等しい距離と、の合計である。
【０００７】
本開示の以下の詳細な説明において、添付の図面が参照される。なお、添付の図面は本開示の一部を形成するものであり、添付の図面においては本開示の１つまたは複数の実施形態がいかにして実施され得るかが例示により示される。これらの実施形態は、当業者が本開示の実施形態を実施することが可能となるよう十分詳細に説明される。他の実施形態も利用され得ること、およびプロセスに関する変更、電気的な変更、および／または構造的な変更が本開示の範囲から逸脱することなく可能であることが理解されるべきである。
【０００８】
本明細書における図面は、番号付与の習慣に従って、最初の桁（単数または複数）は図面番号に対応し、残余の桁は図面における構成要素または構成品を指す。異なる図面の間での同様の構成要素または構成品は、同一の桁を使用することにより指定され得る。理解され得るように、本明細書における様々な実施形態において示される構成要素は、本開示のいくつかの追加的な実施形態を提供するために、追加、交換、および／または排除され得る。加えて、これらの図面において提供される構成要素の比率および相対的尺度は本開示の様々な実施形態の例示を意図するものであり、限定的な意味で使用されるものではない。
【０００９】
「第１」、「第２」、「第３」、および「第４」という用語は本明細書および／または請求項では、様々な特徴の命名を互いに区別する際に、単に便宜的に使用され得る。係る用語の使用は、物質が異なる組成であることを必ずしも示すものではなく、時には、たとえ同一の組成であったとしても異なる高度、異なる時間、または異なる手法で形成された物質を区別するためにも使用され得る。係る用語の使用は、特徴の特定の順序（形成の順序を含むが必ずしもこれに限定されない）を伝達することを意図するものではない。
【００１０】
図１は３次元（３Ｄ）メモリデバイス１００の１部分の先行技術による斜視図である。メモリデバイス１００は、例えば、ＮＡＮＤ型フラッシュメモリアレイを含み得る。メモリデバイス１００は直列連結されたメモリセル１０３のいくつかの垂直ストリングを含み、これらのメモリセル１０３は、いくつかの導電線（例えばアクセス線１０５および／またはデータ線１０２など）に対して垂直に配列される。本明細書で使用される、ＡがＢに「連結」されるという表現は、ＡとＢとが例えば直接的オーミック接続を通して、または間接的接続（例えばＣを介して）を通して電気的に接続されるよう、ＡとＢとが動作可能に連結されることを指す。様々な導電線間の絶縁性物質は明瞭化のために図１では省略される。伝導性物質は、例えばポリシリコン製であってもよく、または他のドープ物質製もしくは非ドープ物質製であってもよい。絶縁性物質は例えば酸化物製であってもよく、または他の誘電物質製であってもよい。
【００１１】
第１選択ゲート１０８（例えばドレイン側選択ゲート（ＳＧＤ）など）が、直列連結されたメモリセル１０３のいくつかの垂直ストリングの第１端部に配置され得、第２選択ゲート１１０（例えばソース側選択ゲート（ＳＧＳ）など）が、直列結合されたメモリセル１０３の垂直ストリングの第２端部（例えば反対側端部）に配置され得る。
【００１２】
複数のデータ線１０２が第１平面内で配向され得、さらに第１平面内で第１方向に配向され得る。直列連結されたメモリセル１０３の垂直ストリングは第１平面に対して垂直に配向される。複数のアクセス線１０５が第２平面内で配向され得、さらに第２平面内で第２方向に配向され得る。
【００１３】
図１に示すように、アクセス線１０５は平面構成で形成され得る。第２平面は第１平面に対して実質的に平行であり得る。第２方向は、例えば、第１方向に対して直交し得る。データ線１０２は直列連結されたメモリセル１０３のいくつかの垂直ストリングにより第１方向において共有され得、アクセス線１０５は直列連結されたメモリセル１０３のいくつかの垂直ストリングにより第２方向において共有され得る。
【００１４】
１つまたは複数のソース線１０４が第３平面内で配向され得、第３平面は第１平面および第２平面に対して実質的に平行である。ソース線１０４はさらに第２方向（例えば図１に示すようにアクセス線１０５と同一方向）に配向されてもよく、または異なる方向に配向されてもよい。選択ゲート１０８および１１０は、データ線１０２とソース線１０４との間の直列連結されたメモリセル１０３の特定の垂直ストリングを選択するよう動作し得る。このようにして直列連結されたメモリデバイス１０３の垂直ストリングが、データ線１０２とソース線１０４との交差部分において位置決めされ得る。
【００１５】
アクセス線１０５は、特定レベルにおけるメモリセルの制御ゲートに（いくつかの場合では、係る制御ゲートから）連結され、垂直ストリング内における直列連結されたメモリセルのうちの特定の１つを選択するために使用され得る。このようにして、第１選択ゲート１０８、第２選択ゲート１１０、およびアクセス線１０５の動作を介して、特定のメモリセルが選択されてデータ線１０２に電気的に連結されることが可能となる。アクセス線１０５は、直列連結されたメモリセル１０３の１つまたは複数の垂直ストリング内の特定位置におけるメモリセルを選択するよう構成され得る。
【００１６】
図１で見られ得るように、平面状のアクセス線１０５は、例えば垂直導体１１２による垂直方向の連結を支援するために、複数の３Ｄ階段構造１０６を有するよう構成され得る。すなわち、それぞれの平面状のアクセス線１０５は階段構造１０６のそれぞれの階段ステップとして形成され得る。本明細書で使用される階段構造１０６とは、一般に１組の階段ステップに関連付けられるように、異なる高度において横方向に異なる距離だけ延長する複数の階段ステップを有する３Ｄ構造を意味する。本開示の１つの実施形態によれば、より低い高度における階段ステップは、図１に示すように、すぐ１つ上の階段ステップが延長する横方向距離を越えて横方向に延長し得る。すなわち、より低い階段ステップは上方の階段ステップ（単数または複数）よりも横方向にさらに延長する。図１では、平面状のアクセス線１０５の両端部上の階段ステップが図示されるが、最も近い縁部上の階段ステップは図示されない。先行技術の手法では、階段ステップは、全縁部上に形成された後、階段ステップが必要でないこれらの縁部から削り取られる。結果的に、階段ステップが形成後に削り落とされるエリアが無駄になってしまう。係る無駄なエリアはメモリデバイス１００の有効な占有面積を増加させ得る。
【００１７】
例えば図１は、階段構造を有するように形成された３個または４個の縁部を有する、少なくとも第１選択ゲート１０８、アクセス線１０５、第２選択ゲート１１０を含む物質のスタックを示す。図１は、階段構成に形成された縁部を有する物質のスタックを図示するが、後に論じるように、物質のスタックの縁部の１部分のみを階段構成に形成することは先行技術ではない。本開示の実施形態は、物質のスタックが、階段構成を有する１つまたは複数の縁部を有することを含み得る。本開示の実施形態は、スタックの縁部の１部分（例えば全体に満たない部分）のみが階段構成に形成されることを含み得る。例えば本開示の実施形態は後にさらに詳細に述べるように、物質のスタックの１つの縁部の第１部分が階段構成を有するよう構成され得ることと、当該縁部の第２部分が、階段構成を有さないよう形成され得ることと、を含み得る。
【００１８】
より低い階段ステップは、次により高い階段ステップを越えて横方向に延長するより低い階段ステップの部分に対して垂直連結が可能となり得るよう、次により高い階段ステップを越えて必要な距離だけ横方向に延長し得る。このようにして垂直導体１１２が、より低い階段ステップに、例えばアクセス線１０５、選択ゲート１０８もしくは１１０、またはソース線１０４に、連結され得る。なおこれらのアクセス線１０５、選択ゲート１０８もしくは１１０、またはソース線１０４は、階段構造１０６における階段ステップに対応し得る。
【００１９】
メモリアレイ１００は、メモリアレイ１００を動作させることに関連する様々な回路に連結され得る。係る回路は、例えばストリングドライバ回路を含み得る。一例として、水平導電線１１４がメモリアレイ１００から、例えばストリングドライバまで、配線され得る。階段構造１０６の階段ステップは、例えば垂直導体１１２を介して、導電線１１４に連結され得る。このようにして、アクセス線１０５、選択ゲート１０８／１１０、および／またはソース線１０４の垂直スタックとストリングドライバと、の間で、例えば平面水平導電線１１４を介して、電気的連結が可能となる。
【００２０】
ＮＡＮＤメモリセルのストリングは、選択ゲートトランジスタが各端部（例えばソース、ドレイン）において連結される状態で、配列され得る。各ストリングはドレインからソースへと直列に連結された、いくつかのメモリセルを含み得る。ＮＡＮＤメモリセルの垂直ストリングは、直列連結されたメモリセルのストリングが垂直方向に直線状に配列されるよう配列されてもよく、または例えば「Ｕ」字形（「Ｕ」形状の部分が垂直方向に向けられる）などの非直線状構成で配列されてもよい。すなわち、直列連結されたメモリセルのストリングは、アクセス線（例えばワード線）およびデータ線（例えばビット線）を含む平面に対して垂直な次元に配列され得る。
【００２１】
図２はメモリアレイ２００とストリングドライバ２１６との間の連結を示す先行技術による概略図である。ストリングドライバ２１６は、例えばアクセス線２０６の適切なアサートにより、例えばメモリセルのストリング内の特定の選択ゲートおよび／または特定メモリセルに電圧信号を印加することにより、メモリセルの特定ストリングおよび／または特定メモリセルの選択を制御するために使用され得る。図２は、いくつかの導電線２１４を介してストリングドライバ２１６に連結された、メモリアレイ２００のアクセス線２０６、選択ゲート２０８（ＳＧＤ）、および選択ゲート２１０（ＳＧＳ）を図示する。ストリングドライバ２１６は例えばＣＭＯＳデバイスを使用して形成され得る。メモリアレイ２００は、図示のように配列され且つメモリセルのストリングに連結されたデータ線２０２をさらに含む。
【００２２】
メモリアレイ２００のアクセス線２０６、選択ゲート２０８（ＳＧＤ）、および選択ゲート２１０（ＳＧＳ）は、選択トランジスタ２１８を通してそれぞれのグローバルアクセス線２２８に連結され得る。選択トランジスタ２１８は例えば電界効果トランジスタ（ＦＥＴ）であり得る。選択トランジスタ２１８はブロック高電圧スイッチ出力（ＢＬＫＨＶＳＷ＿ＯＵＴ）信号線２２６を介して制御され得、この信号線２２６は、ブロック高電圧スイッチ２２０の出力と、例えば選択トランジスタ２１８のそれぞれのゲートと、の間で連結される。ブロック高電圧スイッチ２２０は、メモリアレイ２００のアクセス線２０６、選択ゲート２０８（ＳＧＤ）、および選択ゲート２１０（ＳＧＳ）をグローバルアクセス線２２８に連結することが適切である場合に、入力として例えばブロック選択アドレス２２２および入力電圧２２４を受け取り、ブロック高電圧ステッチ出力信号線２２６上でＢＬＫＨＶＳＷ＿ＯＵＴ信号を生成する。
【００２３】
検出動作（例えば読み出しまたはプログラムベリファイ動作）時には、グローバルアクセス線ドライバ２１６は、検出対象のメモリセルに連結された特定のローカルアクセス線を選択するために、正の電圧信号をグローバルアクセス線２２８（例えばグローバルワード線）に提供する。選択されたアクセス線には読み出し電圧が提供され得る一方で、選択されないアクセス線（例えば読み出しまたはベリファイ中のメモリセルに連結されないアクセス線など）にはパス電圧（Ｖｐａｓｓ）が提供され得る。メモリセルに対する読み出しおよび／またはプログラムを行うための他の技法も可能である。様々な実施形態によれば、メモリアレイ２００は、垂直方向に配向されたストリングを有する３Ｄメモリアレイとして実装され得、選択トランジスタ２１８を含むストリングドライバ２１６は図３に示すように実質的に平面状のデバイスとして実装され得る。導電線２１４を含む階段構造が、垂直３Ｄアレイと水平平面構造（例えばストリングドライバ２１６）とを電気的に連結するために使用され得る。
【００２４】
図３は３Ｄメモリアレイと平面ストリングドライバとの間の連結を示す先行技術による分離された斜視ブロック図である。図３は、分離して、垂直スタック構造（例えば３Ｄメモリアレイ）と実質的に平面状の構造（平面ストリングドライバ３１６）とを連結するための階段構造の使用を図示する。垂直スタック構造は、メモリアレイの選択ゲート３０８（例えばＳＧＤ）、複数のアクセス線３０６（例えば８階段ステップのワード線）、および選択ゲート３１０（例えばＳＧＳ）を含む伝導性物質のいくつかの階段ステップからなる。直列連結されたメモリセル３０３の垂直ストリングは、垂直スタック構造の階段ステップに対して垂直に配列される（図３では簡略化のために多数の垂直ストリングのうちの２個だけが図示される）。
【００２５】
様々な階段ステップに連結された垂直導体３１２が図示される。なお、より低い階段ステップは、それぞれのより低い階段ステップの上方の階段ステップを越えて延長する。図２に概略的に示す様式で、垂直導体３１２は水平導電線３１４に連結され、次に水平導電線３１４は実質的に平面ストリングドライバ３１６に連結される。ストリングドライバ３１６の導体、トランジスタ、および／または他の要素は３次元であり、従って有限の長さ、幅、高さを有するという意味において厳密には平面ではない。しかしストリングドライバは本明細書では、２方向における寸法が第３方向における寸法よりも著しく大きいという意味で、実質的に平面であるとされる。例えば３Ｄがスタックされた要素（例えば３次元のそれぞれにおける複数の要素）を有する構造を指す一方で、平面はスタックされない要素を有する構造を指し得る。
【００２６】
図４Ａ〜図４Ｆは縮小するフォトレジストを使用する階段形成の側面図を示す先行技術によるブロック図である。図４Ａは、交互に並んだ伝導性物質および絶縁性物質４０７−１、４０７−２〜４０７−５のスタック４０９を図示する。伝導性物質は、選択ゲート４１０物質（例えばソース側選択ゲート物質）の上方に形成された複数のアクセス線４０６−０物質、アクセス線４０６−１物質、アクセス線４０６−２物質、およびアクセス線４０６−３物質の上方に形成された選択ゲート４０８物質（例えば、ドレイン側選択ゲート物質）を含み得る。４個のアクセス線４０６−０、４０６−１、４０６−２、および４０６−３の物質のみがスタック４０９において図示されるが、本開示の実施形態は、物質の特定の量、順序、または組成を含むスタックに限定されず、より多数の、またはより少数の、アクセス線物質、選択ゲート物質、および／または他の物質を含み得る。さらにスタック４０９は必ずしも交互に並んだ単一の伝導性物質および絶縁性物質により形成される必要はなく、例えば、互いに隣接して形成された２つの異なる絶縁性物質により隔てられたいくつかの伝導性物質（伝導性物質および絶縁性物質と考えられ得る）の他にも、物質の他の組み合わせおよび構成を含み得る。
【００２７】
フォトレジスト４３０−１がスタック４０９の上方に形成される。図４Ａに図示するようにフォトレジスト４３０−１は、フォトレジスト４３０−１がスタック４０９の縁部にまで横方向に延長しないよう、形成され得る。すなわちフォトレジスト４３０−１は、スタック４０９よりも各寸法においてより小さくなり、その結果、スタック４０９の横方向部分が各方向において露出された状態で残されるよう、形成され得る。図４Ａの物質のスタックを通る側面図では、フォトレジストがスタック４０９の２つの対向縁部（例えば左および右の縁部）まで延長しないものとして図示されるが、先行技術によるフォトレジスト４３０−１は図面の方向（例えばスタック４０９の前縁および後縁）に縁部まで延長しないよう、形成される。フォトレジスト４３０−１は、スタック４３０−１の１つの階段ステップの幅がスタック４０９のそれぞれの縁部において露出状態で残されるよう、形成される。
【００２８】
図４Ｂは、反応性イオンエッチングなどの第１物質除去プロセス（例えばポリシリコン物質および酸化物物質のエッチング）後におけるスタック４０９の構成を図示する。フォトレジスト４３０−１により保護されないスタック４０９の部分が除去される。物質除去プロセスは、事前定義された深さまでスタック４０９の物質が除去されるよう、例えばエッチングの時間および／または組成などにより、または他の技法により、制御される。例えば図４Ｂは、第１物質除去プロセスによりスタック４０９の物質が、選択ゲート４０８物質、絶縁性物質４０７−５、およびアクセス線４０６−３のフォトレジスト４３０−１により被覆されない部分を含む絶縁性物質４０７−４の深さまで除去されたことを図示する。第１除去プロセスはアクセス線４０６−３物質の深さにおいて停止され得る。すなわち例えば選択ゲート４０８物質および絶縁性物質４０７−５のみが除去され、アクセス線４０６−３物質を含まない第１階段ステップが形成されることとなる。
【００２９】
このようにして、選択ゲート４０８物質、絶縁性物質４０７−５、およびアクセス線４０６−３物質から形成される階段ステップがスタック４０９の残余部分に対して形成される。図４Ｂはスタック４０９の２つの対向縁部において同時に形成された階段ステップを図示する。同様に、階段ステップは前縁および後縁においても形成される。
【００３０】
図４Ｃは、スタック４０９の頂部物質の他の部分（例えば選択ゲート４０８物質）を露出させるために、図４Ａおよび図４Ｂに示すフォトレジスト４３０−１の寸法から横方向寸法においてリサイズされたフォトレジスト４３０−２を図示する。フォトレジストは、図４Ｃの図面の方向（例えば前後方向）にも、より小さくリサイズされる。フォトレジスト４３０−２のリサイズは様々な技法により達成され得る。例えば図４Ａおよび図４Ｂに示すフォトレジスト４３０−１が定位置において削り取られてもよく、または化学機械研磨（ＣＭＰ）などにより完全に除去された後、より小さい寸法の新規フォトレジスト４３０−２が図４Ｃに示すように選択ゲート４０８の上方に堆積されてもよい。フォトレジスト４３０−１は例えば、それぞれの階段ステップを作成するために使用されるポリシリコンおよび酸化物ドライエッチングの間に、図４Ｂに示す介在構造が存在することがないよう、定位置において削り取られてもよい。
【００３１】
図４Ｄは、後続の物質除去プロセス（例えば第２エッチング）後におけるスタック４０９の構成を図示する。フォトレジスト４３０−２により保護されない、いくらかの深さのスタック４０９の物質が除去される。物質除去プロセスは、スタック４０９の物質が事前定義された深さまで除去されるよう、制御される。例えば図４Ｄは、露出された選択ゲート４０８物質、絶縁性物質４０７−５、およびアクセス線４０６−３物質のフォトレジスト４３０−２により被覆されない他の部分を含むスタック４０９から物質が除去されるよう、第２物質除去プロセスが制御されることを図示する。第２物質除去プロセスは、絶縁性物質４０７−４（第１物質除去プロセスにより露出された）およびアクセス線４０６−２物質も除去する。アクセス線４０６−２は、第２物質除去プロセスの間に絶縁性物質４０７−４が除去された後、露出される。図４Ｄは、第２除去プロセスから生成された２個の階段ステップ（右および左）を有する階段構造を図示する。同様に追加的な階段ステップが、以前の手法に従って、スタックの前縁および後縁上に同時に形成される。階段ステップに基づいてここで使用される命名は、物質のスタックに切り込まれた「ノッチ」であることに注意すべきである。なおノッチは、水平表面および水平表面により形成されるコーナー部である。従って図４Ａは、（１個ではなく）０個の階段ステップを示し、図４Ｂおよび図４Ｃは（２個ではなく）１個の階段ステップを示し、図４Ｄは（３個ではなく）２個の階段ステップを示す。
【００３２】
物質除去プロセスはさらに反復され得る。なお各後続の除去プロセスでは、階段形成のそれぞれの位置（例えば前後左右の縁部のそれぞれ）に関連付けられた１個の階段ステップ幅だけ小さいフォトレジストマスクが利用される。階段ステップ幅は例えば１０μメートルであり得る。
【００３３】
図４Ｅは、４回の物質除去プロセス（例えば４回のエッチング）後におけるスタック４０９の構成を図示する。なおフォトレジスト４３０−３は各縁部において、いくつかの階段ステップの幅だけ、フォトレジスト４３０−２に対して縮小される。図４Ｆは、４回の物質除去プロセスが行われた後に例えばＣＭＰによりフォトレジスト４３０−３が除去されて最終的な階段構造が残された後におけるスタック４０９の構成を図示する。各階段ステップは、それぞれの絶縁性物質が階段ステップの上部に存在する状態で図示されるが（ただし選択ゲート物質４０８は階段ステップとして算入されない）、垂直連結は、下方に存在する絶縁層を貫通するプラグを形成するためのさらなるエッチング技法を使用して、それぞれの下方に存在する伝導性物質（例えば選択ゲート物質および／またはアクセス線物質）に対してなされ得る。
【００３４】
図５Ａ〜図５Ｆは、本開示の１つまたは複数の実施形態に係る縮小するフォトレジストを使用する階段形成の上面図を図示するブロック図である。図５Ａ〜図５Ｆは図４Ａ〜図４Ｆに示す側面図に対応する上面図である。すなわち図５Ａは図４Ａに対応する上面図であり、図５Ｂは図４Ｂに対応する上面図であり、以下同様である。先に詳述したように、参照番号も、図５Ａ〜図５Ｆと図４Ａ〜図４Ｆとの間で対応する。なお第１桁は適切な図面番号を反映する。
【００３５】
図５Ａは交互に並んだ伝導性物質および絶縁性物質（例えば図４Ａに示すスタック４０９）の上方に形成されたフォトレジスト５３０−１を図示する。さらに詳細には、フォトレジスト５３０−１は、当該スタックの頂部物質である選択ゲート５０８物質の上方に形成される。図示のようにフォトレジスト５３０−１は、フォトレジスト５３０−１が選択ゲート５０８物質の一方または両方の縁部まで横方向（例えば図５Ａにおける左右方向）に延長しないよう、形成され得る。例えばフォトレジスト５３０−１は、選択ゲート５０８の１部分を左右の縁部において露出状態で残すために、選択ゲート５０８物質よりも少なくとも１つの寸法においてより小さくなるよう形成され得る。
【００３６】
フォトレジスト５３０−１が選択ゲート５０８の上方で、スタックにおける階段構造が形成されるべきでない選択ゲート５０８物質の一方または両方の縁部（例えば図５Ａに示す選択ゲート５０８物質の上方縁部および下方縁部など）まで延長するよう、または係る縁部を越えて延長するよう、形成され得ることが、図５Ａに示す上面図において示される。フォトレジスト５３０−１は図５Ａに示すように、選択ゲート５０８物質の上方縁部および下方縁部まで、または係る上方縁部および下方縁部を越えて、延長し得る。１つまたは複数の実施形態によれば、フォトレジスト５３０−１は、後に物質除去プロセスの全部に対してフォトレジストが縮小される距離全体に等しい距離だけ選択ゲート５０８物質の両方の縁部を越えて延長するよう、形成され得る。係る重複により、図５Ａに示すように２つの寸法のそれぞれでフォトレジストが比例的に縮小されるとき、フォトレジストは、最小化されたときでさえも、スタックにおいて階段構造が形成されるべきでない選択ゲート５０８物質の縁部まで延長することとなる。
【００３７】
図５Ｂは第１物質除去プロセス（例えばエッチング）後におけるスタックの構成を図示する。フォトレジスト５３０−１により保護されないスタックの物質が部分的に除去される。第１物質除去プロセスは、スタックの物質が絶縁性物質５０７−４の深さまで除去されるよう、制御される。すなわち、フォトレジスト５３０−１により保護されない、選択ゲート５０８物質の部分の他に、下方に存在する絶縁性物質およびアクセス線物質も、除去される。
【００３８】
図５Ｃは、物質のスタックの上部における選択ゲート５０８物質の他の部分を露出させるために、図５Ａおよび図５Ｂに示すフォトレジスト５３０−１のサイズからリサイズされたフォトレジスト５３０−２を図示する。第１物質除去プロセスにより露出された絶縁性物質５０７−４も露出状態に保たれる。フォトレジスト５３０−２のリサイズは、横方向（例えば左右方向）のみのサイズが縮小化されるのではなく、垂直方向の寸法も比例する量だけ縮小化されて図示されている。フォトレジストは、例えばポリシリコンおよび酸化物のドライエッチングが実施される間、全方向の寸法においてリサイズされ得る。
【００３９】
従って１方向（例えば図５Ｃにおける水平方向）に階段を形成する際は、フォトレジストの（例えば図５Ｃに示す垂直方向における）幅は、幅の縮小化により、上方縁部および下方縁部における下方の伝導性物質および／または絶縁性物質が露出することがないよう、保持され得る。従ってフォトレジストの幅は、最初は、選択ゲート物質５０８の縁部を越えて延長するよう形成され得る。これによりシリコンエリアは強制的に、フォトレジストがその上方に形成され得るよう、図５Ｃに示す垂直方向においてより大きくなり、その結果、体積および占有面積がより大きいものとなってしまう。
【００４０】
しかしフォトレジスト５３０−２のサイズが縮小されたとしても、依然としてトレジスト５３０−２は階段が形成されない選択ゲート５０８物質の縁部（例えば選択ゲート５０８物質の上方縁部および下方縁部）を越えて延長する。階段構造が形成されない選択ゲート５０８物質の縁部を越えてフォトレジストが比例的に過剰延長することは、フォトレジストが定位置において、例えばフォトレジスト物質の削り取りまたはエッチングにより、リサイズされる場合、利用され得る。
【００４１】
図５Ｄは第２物質除去プロセス（例えば第２エッチング）後におけるスタックの構成を図示する。フォトレジスト５３０−２により保護されない、スタックの深さの物質が除去され（これにはフォトレジスト５３０−２により保護されない、露出された選択ゲート物質５０８の他の部分、絶縁性物質、およびアクセス線物質が含まれる）、それにより絶縁性物質５０７−４が露出される。第２物質除去プロセスにおいても、第１物質除去プロセスにより露出された絶縁性物質５０７−４と、絶縁性物質５０７−４の下方のアクセス線物質と、が同時に除去され、それにより、絶縁性物質５０７−３が第２階段ステップとして露出されることとなる。従って図５Ｄでは、図４Ｄに示す側面図に対応する、第２除去プロセスから生成された２つの階段ステップを有する階段構造が図示される。
【００４２】
上述のように、物質除去プロセスはさらに反復され得る。なお、それぞれの物質除去プロセスでは、階段形成のそれぞれの位置（例えば左側縁部および右側縁部のそれぞれ）において階段ステップ幅だけ小さい（任意で、垂直方向においても同一量だけ小さい）フォトレジストが利用され得る。図５Ｅでは、それぞれが絶縁層５０７−１、５０７−２、５０７−３、および５０７−４をそれぞれの階段ステップの上部に有する４つの階段ステップを含む、追加的な階段ステップを作成するための４回の物質除去プロセス後におけるスタックの構成が図示される。
【００４３】
図５Ｅは図４Ｅに示すスタックの側面図に対応する。なおここでは、フォトレジスト５３０−３は各側部上で、フォトレジスト５３０−２に対して、いくつかの階段ステップの幅だけ縮小されている。図５Ｅではフォトレジスト５３０−３が同様に、フォトレジストの最終のリサイズにより、絶縁性物質５０７−４の上方縁部および下方縁部まで縮小されたことが図示される。図５Ｆでは、４回の物質除去プロセスが実施され、例えばＣＭＰによりフォトレジスト５３０−３が除去され、露出された選択ゲート５０８物質を有する最終的な階段構造が残された後における、図４Ｆに対応する階段構造の構成が図示される。
【００４４】
図６Ａ〜図６Ｂはスタック物質の４つの縁部における階段形成を図示する先行技術によるブロック図である。図６Ａは、スタックの４つの縁部において階段構造へと形成された物質のスタックの上面図を示す。図６Ａは第２階段ステップ６３６を越えて延長する第１（底部）階段ステップ６３４を含む複数の階段ステップを有するスタックを示す。なお第２階段ステップ６３６は第３階段ステップ６３８を越えて延長し、第３階段ステップ６３８は第４階段ステップ６４０を越えて延長し、第４階段ステップ６４０は第５（頂部）階段ステップ６４２を越えて延長する。ビア６４４がスタック内へと形成され、メモリセルがその内部に形成され得る（絶縁性物質が図示されていないため、図６Ｂではビアは輪郭が図示される）。
【００４５】
図６Ａに示す階段構造は、階段構造が各縁部において形成されるよう４つの縁部のいずれへも（またはいずれも越えて）延長しないフォトレジストを使用して図４Ａ〜図４Ｆに関して説明したのと同様の様式で形成され得る。５個の階段ステップのみが図６Ａでは図示されるが、階段ステップの個数およびサイズは図示の個数およびサイズに限定されず、より少数のまたはより多数の、同一寸法または異なる寸法の階段ステップが含まれ得る。
【００４６】
図６Ｂは図６Ａに示すスタックの伝導性物質の側面図を示す。（例えば選択ゲート物質および／またはアクセス線物質間などの）スタックの絶縁性物質は明瞭化のために省略される。
【００４７】
図７Ａは、本開示の１つまたは複数の実施形態に係るエリアマスクの使用による物質のスタックの２つの縁部のそれぞれの部分のみにおける階段形成を示すブロック図である。図７Ａは開口部７５２Ａ（例えばエリアマスク７５０Ａを貫通する窓部）を有するエリアマスク７５０Ａを示す。エリアマスクは、例えばシリコン窒化物、シリコン酸化物、酸窒化シリコン、アルミニウム酸化物などから形成されたハードマスクであり得る。すなわちハードマスク物質を伝導性物質および絶縁性物質のスタックの上方に形成し、パターン形成およびエッチングを実質すると、開口部７５２Ａが形成され得る。
【００４８】
様々な実施形態によれば、エリアマスク７５０Ａを貫通する開口部を有するエリアマスク７５０Ａは、階段構造が形成されるべきスタックされた物質（例えば伝導性物質）のエリアを露出するために、伝導性物質および絶縁性物質のスタックの上方に形成される。このようにしてエリアマスク７５０Ａは伝導性物質のスタックの第１露出エリアを画成し得る。第１露出エリアは開口部７５２Ａを通して露出状態で残される。
【００４９】
エリアマスク７５０Ａまで延長するまたはエリアマスク７５０Ａを越えて延長する（例えば重なる）フォトレジストマスクが開口部７５２Ａの上方に形成され得る。いくつかの実施形態によれば、フォトレジストマスクはエリアマスクのエッチング速度よりも大きいエッチング速度を有する物質から形成され得る。様々な実施形態によれば、フォトレジストマスクは、伝導性物質の第１露出エリアの１部分の上方に形成され得る。このようにしてフォトレジストマスクは第１露出エリアよりも小さい第２露出エリアを画成し得る。例えば第２露出エリア７４６は部分的にフォトレジストマスク７５３により開口部７５２Ａ内に画成される。
【００５０】
様々な実施形態によれば、第２露出エリアは伝導性物質の第１露出エリアの全体よりも小さい。例えばフォトレジストマスクは、最初、第１物質除去プロセスのために７５３において示すように形成されると、スタックのエリア７４６（例えば伝導性物質）が露出状態で残され、物質除去の対象となる。エリア７４６における伝導性物質（および下方に存在する絶縁性物質および／または伝導性物質）はその上方に形成されたエリアマスク７５０Ａまたはフォトレジストマスク（例えば７５３）の部分を有さない。図７Ａにおいて見られるように、フォトレジストマスク７５３の初期寸法（例えば（図７Ａでは水平またはＸ方向における）長さ）はエリアマスク７５０Ａにおける開口部７５２Ａにより画成される第１露出エリアの対応する寸法（例えば長さ）より小さくなり得る。
【００５１】
フォトレジストマスク７５３の（例えば図７Ａに示す垂直なＹ方向における）初期幅は少なくとも、エリアマスクの幅と、フォトレジストマスクの初期長さと階段構造形成後におけるフォトレジストマスクの最終長さとの間の差異に等しい距離と、の合計であり得る。すなわちフォトレジストマスクは、エッチングされて、および／または削り取られて、より小さいサイズとなった後、再び、追加的な階段ステップを形成するために使用され得る。フォトレジストマスクの初期幅は少なくとも、エリアマスクの幅と、重複距離と、の合計であり得る。初期重複の量（例えば重複距離）は例えば、フォトレジストマスクの初期長さと、階段構造形成後におけるフォトレジストマスクの最終長さと、の間のフォトレジストマスクの長さにおける差異に等しくなり得る。
【００５２】
初期重複の量は階段構造に含まれる階段ステップ数に依存し得る。いくつかの実施形態によれば、フォトレジストマスクの初期幅は少なくとも、エリアマスクの幅と、階段構造に存在する階段ステップの個数に１個の階段ステップを形成するためにフォトレジストマスクがリサイズされる量を乗算した積と、の合計であり得る。すなわちフォトレジストマスクがそれぞれの階段ステップを形成するために物質除去の間で同一距離だけ全周にわたってエッチングされ、および／または削り取られた場合、最終階段形成に対して意図しない物質の除去が生じないよう、何らかの重複を保持するために、またはエリアマスクの縁部に少なくとも当接するために、フォトレジストマスクの寸法は、エリアマスク窓の幅に対して、階段ステップ毎の量に階段ステップの個数を乗算した積だけ、過大化され得る。
【００５３】
いくつかの実施形態によればフォトレジストマスクは、最初は、次の階段ステップを形成するためにフォトレジストマスクが縮小される量に階段ステップの個数を乗算した積だけ、エリアマスクの部分に対して重複し得る。例えば２個の階段ステップを含む階段構造は２回の物質除去プロセスにより形成され、２回の物質除去プロセスは通常、フォトレジストマスクを１回リサイズすることを含む。従ってフォトレジストマスは最初、１回の物質除去プロセスの間にフォトレジストマスクのサイズが縮小される距離だけ、エリアマスクに対して重複し得る。３個の階段ステップを含む階段構造はフォトレジストマスクの２回（例えば３−１＝２）のリサイズを使用して形成され得る。従ってフォトレジストマスは最初、２回のフォトレジストマスクのリサイズの間にフォトレジストマスクのサイズが縮小される距離だけ、エリアマスクに対して重複し得る。
【００５４】
図７Ａに示すように、開口部７５２Ａの右側におけるエリア７４６および開口部７５２Ａの左側におけるエリア７４６を含む階段構造が形成され得る。２個の露出エリア７４６が隣接しないものとして図示され、エリア７４６間にフォトレジストマスクが形成されている。エリアマスク７５０Ａは、図７Ａに図示するように開口部７５２Ａが非正方形の長方形に構成されるよう、形成され得る。しかし本開示の実施形態はそのように限定されるものではなく、エリア７４６は、様々なサイズ、形状、および／または位置を取り得る。すなわちいくつかの実施形態によれば、エリアマスク７５０Ａは、開口部７５２Ａが他の幾何学的形状（正方形、円形、３個以上の側部を有する多角形、その他など）を取るよう、形成され得る。最初に形成されるフォトレジストマスク７５３は、少なくとも１つの寸法において開口部を完全に横断する（例えば図７Ａに示すように、開口部７５２Ａの上部から下部へとＹ方向に、より小さい寸法で横断する）よう形成され得る。最初に形成されるフォトレジストマスク７５３は、階段ステップを形成する際にフォトレジストマスクが縮小される量に形成される階段ステップの個数を乗算した積だけ、エリアマスク７５０Ａに対して重複するよう、形成され得る。すなわち最初に形成されるフォトレジストマスク７５３は図７Ａに示すように位置７５７と位置７５３との間の距離に等しい量だけ開口部７５２Ａの上縁部および下縁部においてエリアマスクに対して重複するよう形成され得る。
【００５５】
その後、最初に形成されるフォトレジストマスク７５３は、第２物質除去プロセスのために、より小さいサイズにリサイズ（例えば形成）され、点線輪郭７５４で示す位置に配置され得、第３物質除去プロセスのために、より小さいサイズにリサイズされ、点線輪郭７５５で示す位置に配置され得、第４物質除去プロセスのために、より小さいサイズにリサイズされ、点線輪郭７５６で示す位置に配置され得、第５物質除去プロセスのために、より小さいサイズにリサイズされ、点線輪郭７５７で示す位置に配置され得る。１回につきフォトレジストマスク７５３、７５４、７５５、７５６、または７５７のうちの１個のみが開口部７５２Ａの上方に形成される。フォトレジストマスク７５３、７５４、７５５、７５６、または７５７は、開口部７５２Ａの上方において中心に置かれ得る。すなわちフォトレジストマスク７５３、７５４、７５５、７５６、または７５７は、図７Ａに示すように２個の露出エリア７４６の面積が等しくなるよう、または図７Ｂに示すように偏心するよう、開口部７５２Ａの上方で１方向において中心に置かれ得る。エリアマスク７５０Ａは図示のように、物質除去プロセスの全部に対して、定位置に保持され得る。このようにして階段構造が開口部７５２Ａ内で、例えば開口部７５２Ａのそれぞれの側部において、形成され得る。
【００５６】
開口部７５２Ａを有するエリアマスク７５０Ａは、物質のスタックの特定部分（例えば図８Ａ〜図８Ｌを参照して説明するように、１つの縁部、２つの縁部、または１つもしくは２つの縁部のうちのそれぞれの１部分のみなど）のみに形成されるよう階段構造を制限する。すなわち開口部７５２Ａを有するエリアマスク７５０Ａは、階段構造が、物質のスタックの全部（例えば４個）の縁部に満たない一部に形成されるよう、階段構造の形成を制限し得る。開口部７５２Ａは、１つまたは複数の階段構造が、図７Ａに示すようにＸ方向に、Ｙ方向に、または他の何らかの方向（例えば中間方向）に形成されるよう、配向され得る。開口部７５２Ａを有するエリアマスク７５０Ａを階段構造形成のために使用することにより、幅狭化された階段構造が形成され得る。それにより、他の信号線および特徴物がエリアマスク７５０および／またはフォトレジストマスクによりマスクされるエリア内に形成されることが可能となる。開口部７５２Ａが制限されること、および結果的に形成される階段構造のために、ダイサイズが全体的に小さくなり得る。なぜならエリアマスクが、階段構造形成が必要でないエリアを保護するために使用され得るためである。
【００５７】
図７Ｂは、本開示の１つまたは複数の実施形態に係るエリアマスクを使用する１方向での階段形成を図示するブロック図である。図７Ｂは伝導性物質および絶縁性物質のスタックの上方に形成されたエリアマスク７５０Ｂを示す。なおエリアマスク７５０Ｂは、エリアマスク７５０Ｂを貫通する開口部７５２Ｂ（例えば窓）を有する。フォトレジストマスクが７５３において図示する開口部７５２Ｂの上方に形成され得る。このフォトレジストマスク７５３はエリアマスク７５０Ｂまで延長するか、またはエリアマスク７５０Ｂを越えて延長する。様々な実施形態によればフォトレジストマスクは、スタックのエリア７４６（例えば伝導性物質）が露出状態で残されて物質除去の対象となるよう、開口部７５２Ｂを通して露出された伝導性物質のエリアの１部分の上方に形成され得る。エリア７４８における伝導性物質（および下方に存在する絶縁性物質および／または伝導性物質）は、その上方に形成された、エリアマスク７５０Ｂまたはフォトレジストマスクの部分（例えば７５３）を有さない。
【００５８】
図７Ｂに示すように、開口部７５２Ｂの右側にエリア７４８を含む、階段構造が形成され得る。フォトレジストマスクは、開口部７５２Ｂの４個の縁部のうちの３個の縁部に対してエリアマスク７５０Ｂの上方に形成され、例えば非正方形の長方形の形状を有す。フォトレジストマスク、例えば７５３は、１つのエリア７４８以外の開口部７５２Ｂにおける伝導性物質の露出されたエリア全体を被覆するよう、形成される。第１物質除去プロセスがエリア７４８に適用され得る。
【００５９】
その後、フォトレジストマスクは、第２物質除去プロセスのために、７５４で示されるようにリサイズ（例えば形成）され得、第３物質除去プロセスのために、７５５で示されるようにリサイズされ得、第４物質除去プロセスのために、７５６で示されるようにリサイズされ得、第５物質除去プロセスのために、７５７で示すようにリサイズされ得る。エリアマスク７５０Ｂは図示のように、物質除去プロセスの全部に対して、定位置に保持され得る。このようにして階段構造が開口部７５２Ｂ内（例えば開口部７５２Ｂの右側）に形成され得る。
【００６０】
図８Ａ〜図８Ｌは、本開示の１つまたは複数の実施形態に係るエリアマスクを使用する階段形成を図示するブロック図である。図８Ａは伝導性物質８６１のスタック８６０の端面図を示す。伝導性物質はスタック８６０におけるそれぞれの階段ステップを構成する。スタック８６０は伝導性物質８６１間における絶縁性物質も含み得るが、係る絶縁性物質は明瞭化のために図８Ａ〜図８Ｌから省略される。本開示の方法が適用され得る伝導性物質の量、組成、および順序は、この事例に図示するものと同一であってもよくまたは異なってもよい。例えばスタック８６０は複数の選択ゲート伝導性物質、複数のアクセス線伝導性物質、および／または他の伝導性物質および／または絶縁性物質を含み得る。
【００６１】
図８Ｂは、スタック８６０の上方に形成されたチョップマスク物質８６２（例えばハードマスク物質）を図示する。図８Ｃは、エリアマスク８６４に対するパターン形成およびエッチングが実施された後におけるチョップマスク物質８６２を図示する。図８Ｄは、エリアマスク８６４のパターンに基づいて、いくつかのスタックカラム８６３へと伝導性物質８６１（および絶縁性物質（図示せず））をエッチングするためのさらなる処理後におけるスタック８６０を図示する。図８Ｅは、例えばＣＭＰなどによりエリアマスク８６４を除去するためのさらなる処理後における図８Ｄのエッチングされたスタック８６０を図示する。図示しないが、絶縁性物質などの物質は、エリアマスク８６４のパターンに基づいて伝導性物質８６１（および絶縁性物質（図示せず））をエッチングすることにより形成された空間に堆積され得る。
【００６２】
図８Ｆは、パターン形成およびエッチングが実施されたスタック８６０の上方に形成されハードマスク物質８６６を図示する。図８Ｇは、エリアマスク８６８に対するパターン形成およびエッチングが実施された後におけるハードマスク物質８６６を図示する。図８Ｇに図示するように、エリアマスク８６８は伝導性物質８６１のいくつかのスタックカラム８６３の縁部を越えて横方向に延長し得る。図８Ｈは、パターン形成およびエッチングされたスタック８６０および／またはエリアマスク８６８の上方に形成された第１フォトレジストマスク８７２および第２フォトレジストマスク８７０を図示する。第１フォトレジストマスク８７２は図８Ｈではエリアマスク８６８の部分間に配置された状態で図示され、第２フォトレジストマスク８７０は第１フォトレジストマスク８７２およびエリアマスク８６８の上方に形成された状態で示される。別個の第１フォトレジストマスク８７２および第２フォトレジストマスク８７０が図８Ｈでは図示されるが、フォトレジストマスクは、単一フォトレジストマスク物質により形成（例えば堆積）されてもよい。
【００６３】
図８Ｉはさらなる処理後におけるスタック８６０の上面図である。それぞれ図８Ｊ、図８Ｋ、および図８Ｌに示す端面図に対応する切断線８Ｊ、８Ｋ、および８Ｌが図８Ｉ上で示される。図８Ｉは、以前の図面に関して説明した形成、パターン形成、およびエッチング後におけるエリアマスク８６８（例えばハードマスク）を図示する。エリアマスク８６８はエリアマスク８６８を通る開口部を有し、そのためにエリアマスク８６８は最外部スタックカラム８６３全体を完全に被覆し且つ内側スタックカラム８６３を部分的に被覆するＵ字形状多角形に似るよう構成される。
【００６４】
いくつかのフォトレジストマスク構成が、図８Ｉにおいて示す位置に内側スタックカラム８６３を含む階段構造を形成するために、エリアマスク８６８に関連して使用され得る。例えばフォトレジストマスク構成８７４、８７６、および８７８が、以前の図面に関して前述したように、内側スタックカラム８６３（例えば第１、第２、および第３の物質除去プロセスにより除去されない内側スタックカラム８６３の部分）から階段構造をパターン形成するために使用され得る。図８Ｉは２個の外側スタックカラムの第１端部（例えば左端部）に対して整列し且つ近接する第１端部（例えば左端部）を有する内側スタックカラム８６３のうちの少なくとも１つを図示し、少なくとも１つの内側スタックカラムは、少なくとも１つの内側スタックカラムの第２端部（例えば右端部）において階段構造が形成されるよう、２個の外側スタックカラムの第２端部（例えば右端部）に対して整列しない状態に位置する第２端部（例えば右端部）を有する。
【００６５】
図８Ｊは図８Ｉに示す切断線８Ｊで取られたスタック８６０の端面図である。図８Ｊは第３フォトレジストマスク構成８７８におけるフォトレジストマスク８７０を反映し、外側スタック８６８および内側スタックカラム８６３のそれぞれにおける上部伝導性物質８６１を図示する。ここでは上部伝導性物質が階段構造の上部階段ステップとして残されている。なぜなら、外側スタックカラム８６３および内側スタックカラム８６３のこの部分は、全構成（例えばフォトマスク８７０／８７２の８７４、８７６、８７８）に対して常にエリアマスク８６８またはフォトマスク８７０／８７２のいずれかにより被覆されているためである。
【００６６】
図８Ｋは図８Ｉに示す切断線８Ｋで取られたスタック８６０の端面図である。図８Ｋは第３フォトレジストマスク構成８７８におけるフォトレジストマスク８７０を反映する。一方、切断線８Ｋはフォトレジストマスク８７０と交わらず、従って図８Ｋではフォトレジストマスク８７０は図示されない。図８Ｋは、外側スタックカラム８６３のそれぞれにおける伝導性物質が階段構造を形成するために使用される全部の物質除去プロセスに対して常にエリアマスク８６８により被覆されていることを図示する。
【００６７】
図８Ｋは内側スタックカラム８６３のそれぞれにおける伝導性物質８６１の上部層が除去された状態にあることを図示する。なぜなら切断線８Ｋの位置における内側スタックカラム８６３は、第１フォトレジストマスク構成８７４および第２フォトレジストマスク構成８７６を伴う物質除去プロセスに対するフォトレジストマスク８７０／８７２により被覆されるが、第３フォトレジスト構成８７８を伴う物質除去プロセスに対しては被覆されないためである。切断線８Ｋの位置において、内側スタックカラム８６３は、伝導性物質の第２層８８２が露出された状態で、階段構造における中央階段ステップを形成する。
【００６８】
図８Ｌは内側スタックカラム８６３のそれぞれにおける伝導性物質８６１の上部２階段ステップが除去された状態にあることを図示する。なぜなら切断線８Ｌの位置における内側スタックカラム８６３は、第１フォトレジストマスク構成８７４を伴う物質除去プロセスに対するフォトレジストマスク８７０／８７２により被覆されるが、第２フォトレジスト構成８７６および第３フォトレジストマスク構成８７８を伴う物質除去プロセスに対しては被覆されないためである。切断線８Ｋの位置において、内側スタックカラム８６３は、伝導性物質の第３層８８０が露出された状態で、階段構造における下部階段ステップを形成する。
【００６９】
図８Ｉにおいて観察されるように、フォトレジストマスクと組み合わせてエリアマスクを使用すると、より小さいエリアに、および／または例えば階段ステップが、単独で（例えばエリアマスクなしに）使用されるフォトレジストマスクの側部全部の周囲に形成される場合に達成されるより他の特徴物により近いエリアに、階段形成を制限することが可能となる。例えば階段は図８Ｉに示すように内側スタックカラム８６３のみに形成されることも可能である。ここで、エリアマスク８６８は、全体的にまたは部分的に、フォトレジストマスクを使用して階段が形成されるエリアを画成するために使用される。このようにして階段は例えば、より小さいエリアおよび／またはメモリアレイの近位に位置するより正確に配置されたエリアからドライバ回路への連結を形成することに使用されることが可能である。
【００７０】
第１物質除去は内側スタックカラムの長さを２個の外側スタックカラムの長さよりも短縮することを含み得る。さらなる物質除去プロセス（例えばエッチング）は、少なくとも１つの内側スタックカラムの短縮された端部（例えば外側スタックカラムと整列しない端部）において階段構造を形成するために使用され得る。図８Ｉには図示しないが、階段構造は、少なくとも１つの内側スタックカラムの短縮された端部（例えば外側スタックカラムに整列しない端部）においても形成され得る。階段構造は、外側スタックカラムの１つまたは複数の縁部においても形成され得る。すなわちフォトレジストマスクと組み合わせて使用されるエリアマスクは、様々な非均一的な形状およびサイズの階段構造を形成するために使用され得る。フォトレジストマスクの初期サイズは少なくとも、全部（例えば複数）の階段ステップを形成する間におけるエッチングおよび／または削り取りの間の除去される量だけ、エリアマスクに対して重複するようにサイズ決定され得る。
【００７１】
前述の例示および説明から理解されるように、エリアマスクは、階段構造が形成されないスタックのエリアを画成するために使用され得る。フォトレジストマスクは、その後、１つまたは複数の階段構造を形成するために、エリアマスクにより保護されないエリアにおいて異なる占有面積構成（例えば縮小）で使用され得る。エリアマスクは、エリアマスクを貫通する開口部を有し得る。そのためエリアマスクは、階段構造を形成するために使用されるいずれの物質除去プロセスにおいてもエッチングされるべきでない伝導性物質および／または絶縁性物質のスタックのいくつかの部分は被覆し、且つ、階段構造を形成するために使用される物質除去プロセスにおいてエッチングされるべき伝導性物質および／または絶縁性物質のスタックの他の部分は被覆しないよう、構成される。このようにして階段形成は、（階段構造が形成された後、引き続き除去されることとは対照的に）伝導性物質および／または絶縁性物質のスタックの最終構成において階段が必要とされるこれらのエリアにのみ限定されることが可能となる。
【００７２】
特定の実施形態について本明細書において図示および説明してきたが、当業者は、同一結果を達成されると計算される構成が、示した特定の実施形態と取って代わり得ることを理解するであろう。本開示は本開示の様々な実施形態の改変例または変化例を含むことを意図するものである。上記の説明が例示的様式でなされたものであり、限定的様式でなされたものではないことを理解すべきである。上述の実施形態の組み合わせ、および本明細書において特に説明されない他の実施形態は、上記の説明を綿密に調べると、当業者に明らかとなることであろう。本開示の様々な実施形態の範囲は上述の構造および方法が使用される他の応用を含む。従って本開示の様々な実施形態の範囲は、添付の請求項が権利を有する均等物の全範囲とともに添付の請求項を参照して、決定されるべきである。
【００７３】
前述の発明を実施するための形態では、様々な特徴は、本開示を簡素化する目的で、単一の実施形態にまとめられる。この開示の方法は、本開示の開示された実施形態が、各請求項において明示的に記載されるよりも多くの特徴を用いなければならないという意図を反映するものとして解釈されるべきではない。むしろ以下の請求項が反映するように、発明主題は単一の開示された実施形態の全部の特徴よりも少ない特徴の中にある。従って以下の請求項は、各請求項が本発明の分離された実施形態としてそれ自身存在する状態で、発明を実施するための形態に組み込まれる。
【図１】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図８Ｆ】
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【図８Ｇ】
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【図８Ｈ】
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【図８Ｉ】
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【図８Ｊ】
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【図８Ｋ】
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【図８Ｌ】
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【図２】
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【図３】
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【手続補正書】
【提出日】平成27年2月5日(2015.2.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリ構造体を形成するための方法であって、
第１露出エリアを画成するために伝導性物質の上方に第１マスクを形成することと、
前記第１露出エリアよりも小さい第２露出エリアを画成するために前記第１露出エリアの１部分の上方に第２マスクを形成することと、
前記第２露出エリアから伝導性物質を除去することと
を含み、
前記第２マスクの初期第１寸法は前記第１露出エリアの第１寸法よりも小さく、前記第２マスクの初期第２寸法は少なくとも、前記第１露出エリアの第２寸法と、前記第２マスクの前記初期第１寸法と階段構造の形成後における前記第２マスクの最終第１寸法との間の差異に等しい距離との合計である、
方法。
【請求項２】
前記第２マスクは前記第１マスクのエッチング速度よりも大きいエッチング速度を有する物質で形成される、請求項１に記載の方法。
【請求項３】
前記第１マスクはハードマスクであり前記第２マスクはフォトレジストマスクである、請求項１または２に記載の方法。
【請求項４】
前記第２露出エリアが少なくともさらに１つの階段ステップの追加的エリアを含むように、ある量だけ前記第２マスクをリサイズすることをさらに含む、請求項１〜３のいずれか１項に記載の方法。
【請求項５】
前記第１寸法は長さであり前記第２寸法は幅であり、前記第２マスクの前記初期幅は少なくとも、前記第１露出エリアの前記幅と、前記階段構造における階段ステップの個数に１個の階段ステップを形成するために前記第２マスクがリサイズされる前記幅を乗算した積との合計である、
請求項１〜４のいずれか１項に記載の方法。
【請求項６】
第２露出エリアを画成するために前記第１露出エリアの前記１部分の上方に前記第２マスクを形成することは、前記第２露出エリアが、等しい面積の２つの部分を、前記第１露出エリアの対向端部上に有するよう、前記第１露出エリア内で１方向において中心に置かれた前記第２マスクを形成することを含む、請求項１〜５のいずれか１項に記載の方法。
【請求項７】
第２露出エリアを画成するために前記第１露出エリアの前記１部分の上方に前記第２マスクを形成することは、前記第２露出エリアが前記第１露出エリアの一方端に位置するよう、前記第１露出エリア内で１方向において中心から偏位した前記第２マスクを形成することを含む、請求項１〜６のいずれか１項に記載の方法。
【請求項８】
前記第１マスクを形成することは前記第１露出エリアを画成するための開口部を形成することを含み、前記第２マスクを形成することは少なくとも１つの寸法において前記開口部を完全に横断する前記第２マスクを形成することを含む、請求項１〜７のいずれか１項に記載の方法。
【請求項９】
前記第１マスクを形成することは前記第１露出エリアを画成するための開口部を形成することを含み、前記第２マスクを形成することは少なくとも１つの寸法において前記開口部を完全に横断する前記第２マスクを形成することを含む、請求項１〜８のいずれか１項に記載の方法。
【請求項１０】
メモリ構造体を形成する方法であって、
交互に並んだ伝導性物質および絶縁性物質を含む物質のスタックの上方に、階段構造が後に形成されるべきでない前記物質のスタックの第１エリアを被覆し、且つ前記階段構造が後に形成されるべき前記物質のスタックの第２エリアを被覆しない、第１マスクを形成することと、
前記第２エリアの第１部分の上方および前記第１マスクの１部分の上方に第２マスクを形成することと、
前記交互に並んだ伝導性物質および絶縁性物質のうちの１部分を、前記第１マスクまたは前記第２マスクにより被覆されない前記第２エリアの第２部分から除去することと
を含み、
最初、前記第２マスクは、少なくとも、次の階段ステップを形成するために前記第２マスクが縮小される量に、形成されるべき階段ステップの個数を乗算した積だけ、前記第２エリアの寸法に対して重複する、
方法。
【請求項１１】
メモリ構造体を形成する方法であって、
交互に並んだ伝導性物質および絶縁性物質の複数のカラムのスタックを形成することであって、前記複数のカラムのスタックは、少なくとも１つの内側のカラムのスタックが２つの外側のカラムのスタックの間に配置された状態で、並列して配置されていることと、
前記２つの外側のカラムのスタックと、前記少なくとも１つの内側のカラムのスタックの第１部分との上方に第１マスクを形成することと、
前記第１マスクの１部分と、前記第１マスクにより被覆されない前記少なくとも１つの内側のカラムのスタックの第２部分との上方に第２マスクを形成することと、
前記第１マスクまたは前記第２マスクにより被覆されない前記少なくとも１つの内側のカラムのスタックの前記交互に並んだ伝導性物質および絶縁性物質の第１量を除去することと
を含む方法。
【請求項１２】
前記第１マスクにより被覆されない少なくとも１つの内側のカラムのスタックの前記第２部分よりも狭く被覆するよう、前記第２マスクをリサイズすることと、
階段構造を形成するために前記第１マスクまたは前記第２マスクにより被覆されない前記少なくとも１つの内側のカラムのスタックの前記交互に並んだ伝導性物質および絶縁性物質
の第２量を除去することと、
をさらに含む、請求項１１に記載の方法。
【請求項１３】
前記第１量を除去することは、前記２つの外側のカラムのスタックの長さよりも短くなるよう、前記少なくとも１つの内側のカラムのスタックの長さを短縮することを含む、請求項１１または１２に記載の方法。
【請求項１４】
メモリセルの垂直ストリングと、
前記メモリセルに連結された水平導電線であって、前記スタックのただ１つの縁部において形成された階段構造を有する交互に並んだ導体のスタックから形成された水平導電線と、
前記階段構造のそれぞれの階段ステップに連結された垂直導体を介して前記導電線に連結されたストリングドライバと
を含む、装置。
【請求項１５】
前記スタックは、前記スタックのただ１つの縁部の１部分の上に形成された前記階段構造を有する、請求項１４に記載の装置。
【請求項１６】
前記交互に並んだ伝導性物質および絶縁性物質のスタックは、交互に並んだ伝導性物質および絶縁性物質の複数のカラムのスタックを含み、前記複数のカラムのスタックは、少なくとも１つの内側のカラムのスタックが２つの外側のカラムのスタック間に配置された状態で、並列して配置され、
前記少なくとも１つの内側のカラムのスタックは前記階段構造を含む、
請求項１４または請求項１５に記載の装置。
【請求項１７】
前記少なくとも１つの内側のカラムのスタックは前記２つの外側のカラムのスタックよりも長さが短い、請求項１４〜１６のいずれか１項に記載の装置。
【請求項１８】
前記少なくとも１つの内側のカラムのスタックは、前記２つの外側のカラムのスタックの第１端部に整列し、且つ前記第１端部の近位に位置する第１端部を有し、前記少なくとも１つの内側のカラムのスタックは、前記２つの外側のカラムのスタックの第２縁部に整列しないよう配置された第２端部を有し、前記階段構造は前記少なくとも１つの内側のカラムのスタックの前記第２端部において形成された、請求項１４〜１７のいずれか１項に記載の装置。
【国際調査報告】
2015525971.tif 000034
2015525971.tif 000035