(57)【要約】【課題】  メモリサブシステムを開示する。【解決手段】  メモリサブシステムは、シリアルペリフェラルインタフェース（ＳＰＩ）ダブルデータレート（ＤＤＲ）揮発性メモリコンポーネント（２０３）と、このシリアルペリフェラルインタフェース（ＳＰＩ）ダブルデータレート（ＤＤＲ）揮発性メモリコンポーネント（２０３）に結合されたシリアルペリフェラルインタフェース（ＳＰＩ）ダブルデータレート（ＤＤＲ）不揮発性メモリコンポーネント（２０１）と、シリアルペリフェラルインタフェース（ＳＰＩ）ダブルデータレート（ＤＤＲ）インタフェース（２０５ａ〜２０５ｃ）と、を含む。シリアルペリフェラルインタフェース（ＳＰＩ）ダブルデータレート（ＤＤＲ）インタフェース（２０５ａ〜２０５ｃ）は、シリアルペリフェラルインタフェース（ＳＰＩ）ダブルデータレート（ＤＤＲ）揮発性メモリコンポーネント（２０３）及びシリアルペリフェラルインタフェース（ＳＰＩ）ダブルデータレート（ＤＤＲ）不揮発性メモリコンポーネント（２０１）にアクセスし、データはクロック信号の立ち上がり及び立ち下がりでアクセスされる。【選択図】図２
2015503169.tif 000002
【特許請求の範囲】
【請求項１】
シリアルペリフェラルインタフェース（ＳＰＩ）ダブルデータレート（ＤＤＲ）揮発性メモリコンポーネント（２０３）と、
前記シリアルペリフェラルインタフェース（ＳＰＩ）ダブルデータレート（ＤＤＲ）揮発性メモリコンポーネント（２０３）に結合されたシリアルペリフェラルインタフェース（ＳＰＩ）ダブルデータレート（ＤＤＲ）不揮発性メモリコンポーネント（２０１）と、
データがクロック信号の立ち上がり及び立ち下がりでアクセスされ、前記シリアルペリフェラルインタフェース（ＳＰＩ）ダブルデータレート（ＤＤＲ）揮発性メモリコンポーネント（２０３）及び前記シリアルペリフェラルインタフェース（ＳＰＩ）ダブルデータレート（ＤＤＲ）不揮発性メモリコンポーネント（２０１）にアクセスするシリアルペリフェラルインタフェース（ＳＰＩ）ダブルデータレート（ＤＤＲ）インタフェース（２０５ａ〜２０５ｃ）と
を備えるメモリサブシステム。
【請求項２】
前記ＳＰＩ  ＤＤＲ揮発性メモリコンポーネントがＳＰＩ  ＤＤＲ  ＰＳＲＡＭを備え、前記ＳＰＩ  ＤＤＲ不揮発性メモリコンポーネントがＳＰＩ  ＤＤＲフラッシュメモリを備える、請求項１に記載のメモリサブシステム。
【請求項３】
前記ＳＰＩ  ＤＤＲ  ＰＳＲＡＭ及び前記ＳＰＩ  ＤＤＲフラッシュメモリが同一のバスを共有する、請求項２に記載のメモリサブシステム。
【請求項４】
前記メモリサブシステムが９本のピンを含むパッケージにおいて提供される、請求項１に記載のメモリサブシステム。
【請求項５】
前記メモリサブシステムが７本のアクティブピンを含むパッケージにおいて提供される、請求項１に記載のメモリサブシステム。
【請求項６】
前記７本のアクティブピンが２本のＣＥピンを含む、請求項５に記載のメモリサブシステム。
【請求項７】
前記７本のアクティブピンが１本のＳＣＫ、４本のＩ／Ｏ、及び２本のＣＥピンを備える、請求項５に記載のメモリサブシステム。
【請求項８】
処理サブシステムと、
メモリサブシステムであって、
シリアルペリフェラルインタフェース（ＳＰＩ）ダブルデータレート（ＤＤＲ）揮発性メモリコンポーネントと、
前記シリアルペリフェラルインタフェース（ＳＰＩ）ダブルデータレート（ＤＤＲ）揮発性メモリコンポーネントに結合されたシリアルペリフェラルインタフェース（ＳＰＩ）ダブルデータレート（ＤＤＲ）不揮発性メモリコンポーネントと、
前記シリアルペリフェラルインタフェース（ＳＰＩ）ダブルデータレート（ＤＤＲ）揮発性メモリ及び前記シリアルペリフェラルインタフェース（ＳＰＩ）ダブルデータレート（ＤＤＲ）不揮発性メモリにアクセスするシリアルペリフェラルインタフェース（ＳＰＩ）ダブルデータレート（ＤＤＲ）インタフェースと、を備える、メモリサブシステムと、
を備える、電子デバイス。
【請求項９】
前記ＳＰＩ  ＤＤＲ揮発性メモリコンポーネントがＳＰＩ  ＤＤＲ  ＰＳＲＡＭを備え、前記ＳＰＩ  ＤＤＲ不揮発性メモリコンポーネントがＳＰＩ  ＤＤＲフラッシュメモリを備える、請求項８に記載の電子デバイス。
【請求項１０】
前記ＳＰＩ  ＤＤＲ  ＰＳＲＡＭ及び前記ＳＰＩ  ＤＤＲフラッシュメモリが同一のバスを共有する、請求項９に記載の電子デバイス。
【請求項１１】
前記メモリサブシステムが９本のピンを含むパッケージにおいて提供される、請求項８に記載の電子デバイス。
【請求項１２】
前記メモリサブシステムが７本のアクティブピンを含むパッケージにおいて提供される、請求項８に記載の電子デバイス。
【請求項１３】
前記７本のアクティブピンが２本のＣＥピンを含む、請求項１２に記載の電子デバイス。
【請求項１４】
前記７本のアクティブピンが１本のＳＣＫ、４本のＩ／Ｏ、及び２本のＣＥピンを備える、請求項１２に記載の電子デバイス。
【請求項１５】
シリアルペリフェラルインタフェース（ＳＰＩ）ダブルデータレート（ＤＤＲ）揮発性メモリコンポーネントを形成することと、
前記シリアルペリフェラルインタフェース（ＳＰＩ）ダブルデータレート（ＤＤＲ）揮発性メモリコンポーネントに結合されたシリアルペリフェラルインタフェース（ＳＰＩ）ダブルデータレート（ＤＤＲ）不揮発性メモリコンポーネントを形成することと、
前記シリアルペリフェラルインタフェース（ＳＰＩ）ダブルデータレート（ＤＤＲ）揮発性メモリコンポーネント（２０３）及び前記シリアルペリフェラルインタフェース（ＳＰＩ）ダブルデータレート（ＤＤＲ）不揮発性メモリコンポーネント（２０１）にアクセスするためのシリアルペリフェラルインタフェース（ＳＰＩ）ダブルデータレート（ＤＤＲ）インタフェースを形成することと、
を備える、メモリサブシステムを形成する方法。
【発明の詳細な説明】
【背景技術】
【０００１】
[0001]  テレビ、デジタルカメラ、セル式電話、メディアコンテンツプレーヤ、タブレットＰＣ等の消費者用電子製品は、毎日の使用を意図した電子機器を求める消費者の要求を満足させるために、設計、製造、及び販売されている。かかるデバイスの動作においてデータ記憶コンポーネントは重要な役割を果たす。データ記憶コンポーネントは、ＲＡＭ、ＰＳＲＡＭ、ＲＯＭ、フラッシュメモリ等を含むことができる。
【０００２】
[0002]  フラッシュメモリは、電気的に消去及び書き換えを行うことができる不揮発性コンピュータメモリである。フラッシュメモリは、コンピュータと他のデジタル製品との間で一般的にデータを記憶及び転送するために、主としてメモリカード及びＵＳＢフラッシュドライブにおいて用いられる。フラッシュメモリは、大きいブロック単位で消去及びプログラムされる電気的消去可能書き込み可能読み取り専用メモリ（ＥＥＰＲＯＭ）の特定のタイプである。例示的な用途は、パーソナルデジタルアシスタント（ＰＤＡ）、ラップトップコンピュータ、デジタルオーディオプレーヤ、デジタルカメラ、及び移動電話のためのデータ記憶を含む。他の用途は、ゲーム用コンソールを含み、この場合フラッシュメモリは、ゲームのデータをセーブするために、他のタイプのＥＥＰＲＯＭ又は電池駆動ＳＰＡＭの代わりに用いることができる。
【０００３】
[0003]  ＰＳＲＡＭは、スタティックＲＡＭ（ＳＲＡＭ）と同様に機能するために内蔵のリフレッシュ及びアドレス制御回路を有するダイナミックＲＡＭである。これは、ＤＲＡＭの高密度と真のＳＲＡＭの使用の容易さとを組み合わせている。ＰＳＲＡＭは、Ａｐｐｌｅ社のｉＰｈｏｎｅ（登録商標）及び他の埋め込みシステムにおいて用いられている。
【０００４】
[0004]  メモリサブシステムが揮発性（例えばＲＡＭ）及び不揮発性（例えばフラッシュ）のメモリコンポーネントの双方を含む電子用途において、メモリコンポーネントは同一のバスを共有するか又は別個のバスを用いることができる。同一のバスを共有するメモリは、同一のピン配列及びスループット性能を有する必要がある。なぜなら、プロセッサが同一バス上で様々な速度のメモリコンポーネントを管理することは難しい場合があるからである。バス共有メモリサブシステムの一例は、パラレルＮＯＲフラッシュ（不揮発性）及びＰＳＲＡＭ（揮発性）メモリを含むメモリサブシステムである。別個のバスを用いるメモリサブシステムにおいては、プロセッサはバスの競合なくメモリコンポーネントの各々を個別に管理することができる。しかしながら、個別バスシステムは、揮発性及び不揮発性メモリコンポーネントの双方のために別個のトレースをサポートしなければならない。個別バスサブシステムは、高いスループット性能のために最適化され、コストにはあまり重点をおかないことは認められよう（かかるメモリはパラレルＮＯＲフラッシュ及びダイナミックＲＡＭメモリを含む）。これに対してバス共有システムでは、その特徴であるトレース数の削減に直接関連してコストの節約が得られる。
【発明の概要】
【０００５】
[0005]  パラレルＮＯＲフラッシュ／ＰＳＲＡＭインフラストラクチャを特徴とする従来のバス共有サブシステムでは、メモリインタフェースが与えるデータ、アドレス、及び制御ラインに適合するために、４０以上のトレースが必要である可能性がある。パラレルＮＯＲフラッシュ及びＰＳＲＡＭコンポーネントを含むパッケージのコンポーネントコストの削減は、小さいパッケージを使用すること及び／又はこれらの回路が形成されるダイ（die）のサイズを縮小することによって達成される。しかしながら、パッケージのサイズの縮小は、ダイを使用可能とするために必要なパッドによって制限される。ダイは、必要なパッドを収容するために必要なサイズよりも小さくすることができないからである。同様に、必要なトレースの数によっても、達成可能なパッケージサイズの縮小は制限される。従って、従来のパラレルＮＯＲフラッシュ／ＰＳＲＡＭメモリでは個別バスシステムに比べてトレース数は削減されるが、常に求められているパッケージサイズの縮小及びコスト節約の向上に応えるために必要であるような著しい追加の削減の見込みは限られている。
【０００６】
[0006]  必要なダイサイズのために、従来のパラレルＮＯＲフラッシュ／ＰＳＲＡＭメモリパッケージでは、常に求められているパッケージサイズの縮小及びコスト節約の向上に応えるために必要であり得るタイプのサイズ削減の見込みは限られている。従来よりも必要とするダイが小さく、これらの欠点に対処することに役立つ、シリアルペリフェラルインタフェース（ＳＰＩ）を有するメモリサブシステムを提供する。しかしながら、特許請求される実施形態は、これらの欠点に対処する実施に限定されない。メモリサブシステムは、シリアルペリフェラルインタフェース（ＳＰＩ）ダブルデータレート（ＤＤＲ）揮発性メモリコンポーネント、シリアルペリフェラルインタフェース（ＳＰＩ）ダブルデータレート（ＤＤＲ）不揮発性メモリコンポーネント、及びシリアルペリフェラルインタフェース（ＳＰＩ）ダブルデータレート（ＤＤＲ）インタフェースを含む。シリアルペリフェラルインタフェース（ＳＰＩ）ダブルデータレート（ＤＤＲ）インタフェースは、シリアルペリフェラルインタフェース（ＳＰＩ）ダブルデータレート（ＤＤＲ）揮発性メモリコンポーネント及びシリアルペリフェラルインタフェース（ＳＰＩ）ダブルデータレート（ＤＤＲ）不揮発性メモリコンポーネントにアクセスし、データはクロック信号の立ち上がり及び立ち下がりでアクセスされる。
【０００７】
[0007]  本発明は、その更に別の利点と共に、添付図面と関連付けて以下の説明を参照することによって最良に理解することができる。
【図面の簡単な説明】
【０００８】
【図１】[0008]  一実施形態による、高速シリアルペリフェラルインタフェース（ＳＰＩ）メモリサブシステムを含む電子デバイスを示す。
【図２】[0009]  一実施形態によるＳＰＩメモリサブシステムを示す。
【図３】[0010]  例示的な実施形態に従った構造のモバイルベースバンドと比較した従来のモバイルベースバンドの構造的組成の差を示す。
【図４】[0011]  例示的な実施形態に従って提供されたマルチチップパッケージと比較した従来のＮＯＲマルチチップパッケージの面積及びピン数の差を示す一連の図である。
【図５】[0012]  一実施形態によるＳＰＩメモリサブシステムを形成するための方法において実行されるステップのフローチャートを示す。
【発明を実施するための形態】
【０００９】
[0013]  図面において同様の参照番号は同様の要素を示すことに留意すべきである。
【００１０】
[0014]  添付図面に示された様々な実施形態を参照して、本発明について詳細に説明する。以下の説明において、本発明の完全な理解を得るために具体的な詳細事項を記載する。しかしながら、本明細書に述べる実施の詳細の一部を用いなくても本発明を実施可能であることは当業者には認められよう。また、本発明を不必要に曖昧にしないため、周知の動作については詳しく説明しないことは理解されよう。
【００１１】
一実施形態による高速シリアルペリフェラルインタフェースメモリサブシステムの例示的な動作環境
[0015]  図１は、一実施形態による高速シリアルペリフェラルインタフェース（ＳＰＩ）メモリサブシステム２００を含む電子デバイス１００を示す。例示的な実施形態の高速ＳＰＩメモリサブシステムの設計が提供する電子デバイス１００が有するメモリサブシステムは、従来のパラレルメモリサブシステムと同様のスループット性能を提供するが、ピン数が少ない。電子デバイス１００は、限定ではないが、テレビ、デジタルカメラ、セル式電話、メディアコンテンツプレーヤ、及びタブレットＰＣを含むことができる。図１に示す実施形態の電子デバイス１００は、高速ＳＰＩメモリサブシステム２００及びプロセッサ２５０を含む。
【００１２】
[0016]  図１を参照すると、高速ＳＰＩメモリサブシステム２００は、電子デバイス１００のデータ記憶サブシステムであり、その動作のためにメモリサポートを提供する。高速ＳＰＩメモリサブシステム２００は、ダブルデータレート（ＤＤＲ）インタフェース（例えば以下で論じる）を介して電子デバイスプロセッサ２５０によってアクセスされる。ＤＤＲインタフェースは、クロックサイクルの立ち上がり及び立ち下がりの双方でデータの読み取り及び書き込みを行う。ＳＰＩメモリサブシステム２００の構造的組成については図２を参照して以下で詳述する。
【００１３】
高速シリアルペリフェラルインタフェースメモリサブシステム
[0017]  図２は、一実施形態によるＳＰＩメモリサブシステム２００のコンポーネントを示す。一実施形態において、高速ＳＰＩメモリサブシステム２００は、同一のバスを共有するシリアルペリフェラルインタフェース（ＳＰＩ）ダブルデータレート（ＤＤＲ）揮発性メモリコンポーネント（例えばＮＯＲ、ＮＡＮＤ、ＰＣＭ等、フラッシュメモリコンポーネント）及びシリアルペリフェラルインタフェース（ＳＰＩ）ダブルデータレート（ＤＤＲ）不揮発性メモリコンポーネント（例えばＤＲＡＭ、ＰＳＲＡＭ、ＳＲＡＭ等）を含む。シリアルインフラストラクチャによって、パラレルバスインフラストラクチャを特徴とする従来のシステムに比べて、メモリサブシステムを使用可能とするために必要なトレース数の削減が容易になる。メモリサブシステムを使用可能とするために用いられるトレース数の削減により、従来のシステムに比べて、高速ＳＰＩメモリサブシステム２００が形成されるダイのサイズを縮小することができ、ＳＰＩメモリサブシステム２００を含むパッケージのサイズを縮小することができる。図２の実施形態において、ＳＰＩメモリサブシステム２００は、シリアルペリフェラルインタフェース（ＳＰＩ）ダブルデータレート（ＤＤＲ）不揮発性メモリコンポーネント２０１、シリアルペリフェラルインタフェース（ＳＰＩ）ダブルデータレート（ＤＤＲ）揮発性メモリコンポーネント２０３、シリアルペリフェラルインタフェース（ＳＰＩ）ダブルデータレート（ＤＤＲ）インタフェース２０５ａ、２０５ｂ、及び２０５ｃ、並びにＳＰＩバス２０７を含む。図２にはプロセッサ２５０も示す。
【００１４】
[0018]  図２を参照すると、ＳＰＩ  ＤＤＲ不揮発性メモリコンポーネント２０１は、ダブルデータレートでアクセスすることができるフラッシュメモリセル内にデータを記憶する。一実施形態において、ＳＰＩ  ＤＤＲ不揮発性メモリコンポーネント２０１は、ＳＰＩ  ＤＤＲインタフェース２０５ｃによるアクセスを可能とすることができる。更に、一実施形態では、ＳＰＩ  ＤＤＲ不揮発性メモリコンポーネント２０１のメモリセルは、ダブルデータレートでクロック信号の立ち上がり及び立ち下がりの双方でＳＰＩ  ＤＤＲインタフェース２０５ｃによってアクセスすることができる。ＳＰＩメモリサブシステム２００の不揮発性データ記憶コンポーネントとして、ＳＰＩ  ＤＤＲ不揮発性メモリコンポーネント２０１は、ＳＰＩメモリサブシステム２００の電力がオフになった場合にデータを失わない。ＳＰＩ  ＤＤＲ不揮発性メモリコンポーネント２０１は、ＳＰＩバス２０７によってＳＰＩ  ＤＤＲ揮発性メモリコンポーネント２０３に結合されている。
【００１５】
[0019]  ＳＰＩ  ＤＤＲ揮発性メモリコンポーネント２０３は、ダブルデータレートでアクセスすることができるメモリセル内にデータを記憶する。一実施形態において、ＳＰＩ  ＤＤＲ揮発性メモリコンポーネント２０３は、ＳＰＩインタフェース２０５ｂによるアクセスを可能とすることができる。更に、一実施形態では、ＳＰＩ  ＤＤＲ不揮発性メモリコンポーネント２０１と同様に、ＳＰＩ  ＤＤＲ揮発性メモリコンポーネント２０３のメモリセルは、ダブルデータレートでクロック信号の立ち上がり及び立ち下がりの双方でＳＰＩ  ＤＤＲインタフェース２０５ｂによってアクセスすることができる。ＳＰＩ  ＤＤＲ揮発性メモリコンポーネント２０３は、ＳＰＩメモリサブシステム２００の揮発性データ記憶コンポーネントである。ＳＰＩ  ＤＤＲ揮発性メモリコンポーネント２０３は、ＳＰＩバス２０７によってＳＰＩ  ＤＤＲ不揮発性メモリコンポーネント２０１に結合されている。
【００１６】
[0020]  プロセッサ２５０は、ＳＰＩ  ＤＤＲ不揮発性メモリコンポーネント２０１及びＳＰＩ  ＤＤＲ揮発性メモリコンポーネント２０３からアクセスする命令を実行しデータを利用する。命令及びデータは、プロセッサ２５０によって、ＳＰＩ  ＤＤＲインタフェース２０５ａを介して、ＳＰＩ  ＤＤＲ不揮発性メモリコンポーネント２０１及びＳＰＩ  ＤＤＲ揮発性メモリコンポーネント２０３に書き込まれると共にこれらから読み取ることができる。一実施形態において、ＳＰＩ  ＤＤＲインタフェース２０５ａは、クロックサイクルの立ち上がり及び立ち下がりの双方においてメモリセルにアクセスすることができる（例えばＳＰＩ  ＤＤＲインタフェース２０５ｂ及び２０５ｃを介して）。この結果、ＳＰＩサブシステム２００は、パラレルインフラストラクチャを用いたサブシステムによって達成される性能と同様の高いスループット性能を達成することができる。
【００１７】
動作
[0021]  動作において、プロセッサ２５０がＳＰＩ  ＤＤＲ揮発性メモリコンポーネント２０３に対するアクセスを求めた場合、ＳＰＩ  ＤＤＲインタフェース２０５ｂは、プロセッサ２５０によって（ＳＰＩ  ＤＤＲインタフェース２０５ａを介して）、ＳＰＩ  ＤＤＲ揮発性メモリコンポーネント２０３のアクセスを可能とするように促され、ＳＰＩ  ＤＤＲ揮発性メモリコンポーネント２０３における所望のメモリ位置がアクセスされる。あるいは、プロセッサ２５０がＳＰＩ  ＤＤＲ揮発性メモリコンポーネント２０１に対するアクセスを求めた場合、ＳＰＩ  ＤＤＲインタフェース２０５ｃは、プロセッサ２５０によって（ＳＰＩ  ＤＤＲインタフェース２０５ａを介して）、ＳＰＩ  ＤＤＲ不揮発性メモリコンポーネント２０１のアクセスを可能とするように促され、ＳＰＩ  ＤＤＲ不揮発性メモリコンポーネント２０１における所望のメモリ位置がアクセスされる。ＳＰＩ  ＤＤＲインタフェース２０５ａ、２０５ｂ、及び２０５ｃによって、ＳＰＩサブシステム２００は、上述したように従来のパラレルＮＯＲサブシステムが与えるスループットと同様の高速スループット性能を達成可能であることは認められよう。しかしながら、ＳＰＩサブシステム２００は、ＳＰＩプロトコルによって与えられる少ないピン数というメリットに加えてスループットの利点を提供する。
【００１８】
従来のシステムとの比較
[0022]  図３は、従来のモバイルベースバンドデバイスと一実施形態に従って提供されるモバイルベースバンドデバイスとの差を示す。図３を参照すると、従来のモバイルベースバンドデバイス３００は、ＶＳ−Ｒ３０１、ＰＳＲＡＭ３０３、及びベースバンドプロセッサ３０５を含む。また、一実施形態に従って提供されるＳＰＩ  ＤＤＲモバイルベースバンドデバイス３５０は、ＳＰＩ  ＤＤＲフラッシュメモリ３５１（不揮発性メモリコンポーネント）、ＳＰＩ  ＤＤＲ  ＰＳＲＡＭ３５３（揮発性メモリコンポーネント）、及びベースバンドプロセッサ３５５を含む。図３に示すように、ＳＰＩ  ＤＤＲモバイルベースバンドデバイス３５０は、９ピン（７本のアクティブピン）構造であり、ＳＰＩ  ＤＤＲ（ＤＳＰＩ）フラッシュメモリコンポーネント及びＳＰＩ  ＤＤＲ  ＰＳＲＡＭ（ＤＰＳＲＡＭ）メモリコンポーネントを含む。これは、図３に示す従来の４０ピンパラレルＮＯＲフラッシュモバイルベースバンドデバイス３００と対照的である。一実施形態では、ＳＰＩ  ＤＤＲモバイルベースバンド３５０において、７本のアクティブピンは、１本のＳＣＫ、４本のＩ／Ｏ、及び２本のＣＥ（図示せず）である。一実施形態では、別個のＣＥを用いてＤＳＰＩ又はＤＰＳＲＡＭを使用可能とすると共に使用不可能とする。
【００１９】
[0023]  図４は、例示的な実施形態に従って提供されたマルチチップパッケージと比較した従来のＮＯＲマルチチップパッケージの面積及びピン数の差を例示する一連の図４００を示す。図４を参照すると、Ａにおいて、ＰＳＲＡＭを含む４０ピンパラレルＮＯＲフラッシュメモリサブシステムのブロック４１０を示し、Ｂにおいて、そのマルチチップパッケージの端子のブロック４２０を示す。次に、Ｃにおいて、９ピンＳＰＩ  ＤＤＲ（ＤＳＰＩ）メモリサブシステムを特徴とする例示的な実施形態に従って提供されるマルチチップパッケージの端子のブロック４３０を示す。一実施形態では、ＳＰＩ  ＤＤＲフラッシュメモリサブシステムは、面積が５０パーセント縮小し、ピン数が７８パーセント削減する。他の実施形態では、他の分量の面積の縮小及びピン数の削減を得ることができる。再び図４を参照すると、Ｄにおいて、９ピンＳＰＩ  ＤＤＲ（ＤＳＰＩ）メモリサブシステムを含むマルチチップパッケージの断面４４０を示し、Ｅにおいて、９ピンＳＰＩ  ＤＤＲ（ＤＳＰＩ）メモリサブシステムのパッドレイアウト４５０を示す。
【００２０】
実施形態の例示的な利点
[0024]  一実施形態においては、ＤＤＲインタフェース（例えば図２の２０５ａ、２０５ｂ、及び２０５ｃ）を用いて、ＳＰＩメモリサブシステム（例えば図２の２００）は、ＳＰＩプロトコルの少ないピン数というメリットを維持しながら、パラレルＮＯＲメモリサブシステムと同様のスループット性能を達成することができる。ＳＰＩフラッシュアーキテクチャは従来、８パッド構成におけるシリアル（単一データ入力及び単一データ出力）デバイスを用いる。近年、かかるデバイスによって提供される出力数は、（８パッドを維持しながら）４信号を含むまでに増えている。これらの変化により性能は向上しているものの、かかるＳＰＩフラッシュサブシステムの速度がバーストタイプのパラレルＮＯＲフラッシュメモリインタフェースの速度に等しくなる程ではない。これに対して、ＳＰＩ  ＤＤＲインタフェースを用いることで、例示的な実施形態は、バーストタイプのパラレルＮＯＲフラッシュメモリサブシステムが提供するものと同様のスループット性能を達成する。更に、例示的な実施形態のＳＰＩ  ＤＤＲインタフェース（例えば図２の２０５ａ、２０５ｂ、及び２０５ｃ）は、インタフェースに対応するように適合された既存のＳＰＩバスと共に使用可能である。一実施形態では、ＳＰＩ  ＤＤＲメモリサブシステムのフラッシュ及びＰＳＲＡＭコンポーネントは、同一の性能を有することができ、同一のプロトコルに従うことができる。
【００２１】
[0025]  例示的な実施形態により提供される他の利点には、パラレルＮＯＲサブシステムが用いるパッドに比べてパッド使用数が削減することが含まれる（パッド使用数は４０以上から９に、７８パーセント削減される）。更に、既存のＳＤＲ（シングルデータレート）ＳＰＩ構成に比べ、一実施形態のＳＰＩ  ＤＤＲ構成の性能の利点及びピンの節約は、例示的な２Ｉ／Ｏ  ＤＤＲバス（５のアクティブピン）及び従来の４Ｉ／Ｏ  ＳＤＲバス（７のアクティブピン）の性能が同等であることによって立証される。例示的な実施形態により与えられるピン数の削減は、パッケージサイズ縮小に直接的な影響を及ぼす。例えば一実施形態においては、ＢＧＡ４４におけるパラレルＮＯＲ＋ＰＳＲＡＭ（６．２ｘ７．２ｍｍ＝７７ｍｍ２）を例示的なＤＳＰＩ＋ＤＰＳＲＡＭ（６ｘ４ｍｍ＝２４ｍｍ２）と比較すると、５０パーセントのパッケージサイズ削減が達成される。また、例示的な実施形態では、ダイサイズを更に縮小させることができる。これは、４０以上のパッドを用いるパラレルＮＯＲフラッシュとは異なり、実施形態のフラッシュはパッドにより制限されないからである。一実施形態では、例示的なメモリサブシステムに関連付けたプロセッサがダイの面積を節約することができる。これは、制御パッドの使用数が少なくなるため、又はプロセッサが他の特性（features）又は機能をサポートするために未使用パッドを利用可能であるためである。
【００２２】
一実施形態による高速シリアルペリフェラルインタフェースメモリサブシステムを形成するためのプロセス
[0026]  図５は、一実施形態によるメモリサブシステムを形成するための方法において実行されるステップのフローチャート５００を示す。フローチャートにおいて具体的なステップを開示するが、かかるステップは例示的なものである。すなわち、本実施形態は、フローチャートに列挙したステップ以外の様々なステップ又はそれらの変形の実行に充分に適合される。
【００２３】
[0027]  ５０１において、ＳＰＩ  ＤＤＲ揮発性メモリコンポーネントを形成する。例示的な実施形態において、ＳＰＩ  ＤＤＲ揮発性メモリコンポーネントは、ダブルデータレートでアクセスすることができるメモリセルを含む。一実施形態では、ＳＰＩ  ＤＤＲ揮発性メモリコンポーネントは、ＳＰＩ  ＤＤＲインタフェースを含むように形成される。
【００２４】
[0028]  ５０３において、ＳＰＩ  ＤＤＲ不揮発性メモリコンポーネントを形成する。例示的な実施形態において、ＳＰＩ  ＤＤＲ不揮発性メモリコンポーネントは、ダブルデータレートでアクセスすることができるフラッシュメモリセルを含む。
【００２５】
[0029]  ５０５において、ＳＰＩ  ＤＤＲ不揮発性メモリコンポーネント及びＳＰＩ  ＤＤＲ揮発性メモリコンポーネントを含むようにパッケージを形成する。一実施形態では、ＳＰＩ  ＤＤＲ不揮発性メモリコンポーネントは、ＳＰＩ  ＤＤＲインタフェースを含むように形成される。
【００２６】
[0030]  例示的な実施形態を参照してメモリサブシステムを開示する。メモリサブシステムは、シリアルペリフェラルインタフェース（ＳＰＩ）ダブルデータレート（ＤＤＲ）揮発性メモリコンポーネント、このシリアルペリフェラルインタフェース（ＳＰＩ）ダブルデータレート（ＤＤＲ）揮発性メモリコンポーネントに結合されたシリアルペリフェラルインタフェース（ＳＰＩ）ダブルデータレート（ＤＤＲ）不揮発性メモリコンポーネント、及びシリアルペリフェラルインタフェース（ＳＰＩ）ダブルデータレート（ＤＤＲ）インタフェースを含む。シリアルペリフェラルインタフェース（ＳＰＩ）ダブルデータレート（ＤＤＲ）インタフェースは、シリアルペリフェラルインタフェース（ＳＰＩ）ダブルデータレート（ＤＤＲ）揮発性メモリコンポーネント及びシリアルペリフェラルインタフェース（ＳＰＩ）ダブルデータレート（ＤＤＲ）不揮発性メモリコンポーネントにアクセスし、データはクロック信号の立ち上がり及び立ち下がりでアクセスされる。
【００２７】
[0031]  簡便さのため、コンポーネント及びプロセスの多くを単数で述べたが、多数のコンポーネント及びプロセスの反復を用いて本発明の技法を実施可能であることは当業者によって認められよう。更に、本発明についてその特定の実施形態を参照して具体的に図示し記載したが、本発明の精神又は範囲から逸脱することなく、開示した実施形態の形態及び詳細において変更を実施可能であることは当業者には理解されよう。例えば、本発明の実施形態は様々なコンポーネントと共に使用可能であり、上述のものに制限されるわけではない。従って本発明は、本発明の真の精神及び範囲内に該当する全ての変形及び均等物を包含するように解釈されることが意図される。
【図１】
2015503169.tif 000003
【図２】
2015503169.tif 000004
【図３】
2015503169.tif 000005
【図４】
2015503169.tif 000006
【図５】
2015503169.tif 000007
【国際調査報告】
2015503169.tif 000008
2015503169.tif 000009