(57)【要約】  複数のオプトエレクトロニクス半導体素子を製造するための方法において、複数の行および列に配列された複数のリードフレームを有するリードフレーム複合体を供給する供給ステップであって、前記複数のリードフレームがそれぞれ、前記複数の行に沿って順次連続する少なくとも２つのリードフレーム部分を含み、前記複数の半導体素子の各々に対して設けられている、供給ステップと、記リードフレーム複合体の少なくとも一部を、前記複数の半導体素子のケーシング体のためのケーシング材料を用いて前成形する成形ステップと、前記リードフレーム複合体を、前記複数の行および／または列の少なくとも一部に沿って、および、少なくとも一部の間で、前記複数のリードフレームのマトリックス状の配列は維持したまま分離する分離ステップと、前記複数のリードフレームに、少なくとも１つのオプトエレクトロニクス半導体チップを実装する実装ステップと、前記分離ステップの後で前記少なくとも１つのオプトエレクトロニクス半導体チップを実装されかつ前記ケーシング材料を用いて成形されている前記複数のリードフレームの少なくとも一部を、検査する検査ステップと、前記成形ステップの後および前記検査ステップの後で、前記複数の半導体素子を、個別化する個別化ステップとを含む。
2015520515.tif 000002
【特許請求の範囲】
【請求項１】
複数のオプトエレクトロニクス半導体素子（１）を製造するための方法において、
複数の行（Ｒ）および列（Ｃ）に配列された複数のリードフレーム（２）を有するリードフレーム複合体（２０）を供給する供給ステップであって、前記複数のリードフレーム（２）がそれぞれ、前記複数の行（Ｒ）に沿って順次連続する少なくとも２つのリードフレーム部分（２１，２２）を含み、前記複数のオプトエレクトロニクス半導体素子（１）の各々に対して設けられるものである、供給ステップと、
前記リードフレーム複合体（２０）の少なくとも一部を、前記複数の半導体素子（１）のケーシング体（４）のためのケーシング材料を用いて成形する成形ステップと、
前記リードフレーム複合体（２０）を、前記複数の行（Ｒ）および／または列（Ｃ）の少なくとも一部に沿って、および、少なくとも一部の間で、前記複数のリードフレーム（２）のマトリックス状の配列を維持したまま分離する分離ステップと、
前記複数のリードフレーム（２）に、少なくとも１つのオプトエレクトロニクス半導体チップ（３）を実装する実装ステップと、
前記分離ステップの後で前記少なくとも１つのオプトエレクトロニクス半導体チップ（３）を実装し前記ケーシング材料を用いて成形されている前記複数のリードフレーム（２）の少なくとも一部を、検査する検査ステップと、
前記成形ステップの後および前記検査ステップの後で、前記複数の半導体素子（１）を、個別化する個別化ステップとを含んでいることを特徴とする方法。
【請求項２】
前記リードフレーム複合体（２０）は、前記複数の行（Ｒ）に対して平行に配向されている少なくとも１つの縁部領域（２５）を含み、
前記縁部領域（２５）での周縁行（Ｒ）の少なくとも第１のリードフレーム部分（２１）が、まだ分離されていないリードフレーム複合体（２０）における隣接する行（Ｒ）の第１のリードフレーム部分（２１）から絶縁されており、
前記周縁行（Ｒ）の第１のリードフレーム部分（２１）は、まだ分離されていないリードフレーム複合体（２０）において、前記縁部領域（２５）と電気的に接続されており、
前記分離ステップにおいて、前記リードフレーム複合体（２０）が前記周縁行（Ｒ）と前記縁部領域（２５）との間で連続的に分離される、請求項１記載の方法。
【請求項３】
前記分離が、厳密に２つの周縁行（Ｒ）と、該２つの周縁行（Ｒ）に対して平行に延在し隣接している厳密に２つの縁部領域（２５）との間で行われ、前記２つの周縁行（Ｒ）は、前記リードフレーム（２）の１０％以上４０％以下を含む、請求項２記載の方法。
【請求項４】
前記複数の行（Ｒ）の少なくとも一部に沿って、隣接する前記リードフレーム（２）が前記個別化ステップの前に相互に電気的に接続されており、
前記分離ステップの際に、前記複数の行（Ｒ）の少なくとも一部がそれぞれ隣接する行（Ｒ）と、場合により隣接している縁部領域（２５）とから電気的に分離される、請求項１から３いずれか１項記載の方法。
【請求項５】
前記分離ステップの際に、前記隣接する行（Ｒ）から分離している行（Ｒ）は、自身に対して垂直方向に配向されている縁部領域（２５）からも電気的に分離される、請求項４記載の方法。
【請求項６】
前記実装されたリードフレーム（２）および半導体チップ（３）の検査ステップが、前記複数の行（Ｒ）に沿って、個別に行われる、または電気的に直列接続されて行われる、請求項１から５いずれか１項記載の方法。
【請求項７】
まだ個別化されていないリードフレーム複合体（２０）において、複数のリードフレーム部分（２１，２２）が、複数の列（Ｃ）に沿って相互に電気的に接続されており、
前記リードフレーム複合体（２０）は、複数の行（Ｒ）に対して平行に配向されている少なくとも２つの縁部領域（２５）を含み、
前記分離が周縁行（Ｒ）と縁部領域（２５）との間で行われ、それによって、実装された複数のリードフレーム（２）がそれぞれ前記複数の列（Ｃ）に沿って電気的に並列に接続される、請求項１記載の方法。
【請求項８】
前記検査の際に、隣接する前記複数のリードフレーム（２）が前記複数の行（Ｒ）に沿って相互に電気的に接続される、請求項７記載の方法。
【請求項９】
前記分離ステップは、前記ケーシング材料を用いた成形ステップの後で実施される、請求項１から８いずれか１項記載の方法。
【請求項１０】
前記リードフレーム複合体（２０）が、中間支持体（７）上に被着され、
それに続いて前記リードフレーム複合体（２０）は少なくとも前記複数の行（Ｒ）の一部に沿って分離され、
前記分離ステップは、前記ケーシング材料を用いた成形ステップの前に行われる、請求項１記載の方法。
【請求項１１】
前記分離は、隣接する前記複数の列（Ｃ）に沿っても行われ、それによって、隣接する前記複数のリードフレーム（２）が前記分離ステップの後で相互に電気的に絶縁される、請求項１０記載の方法。
【請求項１２】
前記検査の際に、前記実装された複数のリードフレーム（２）の一部と該リードフレーム（２）上に被着された半導体チップ（３）の一部のみが検査され、該検査によって得られた検査結果が統計的に評価され、前記リードフレーム複合体（２０）の後続処理に関する判断が前記検査結果に基づいて下される、請求項１から１１いずれか１項記載の方法。
【請求項１３】
複数の接続ウェブ（５）を有し、該接続ウェブ（５）を介して、隣接する複数のリードフレーム（２）が相互に接続され、
前記周縁行（Ｒ）とそれに隣接する行（Ｒ）との間の接続ウェブ（５）は、前記周縁行（Ｒ）に隣接していない複数の行（Ｒ）の間の接続ウェブ（５）からずらされて成形されている、請求項２または請求項２を引用する従属項記載の方法。
【請求項１４】
請求項２若しくは１０記載の方法、または、請求項２若しくは１０を引用する従属項記載の方法を用いて製造されたオプトエレクトロニクス半導体素子（１）であって、
前記複数のリードフレーム部分（２１，２２）の少なくとも１つが、最大で、前記ケーシング体（４）の横方向の境界面（４２）において露出していることを特徴とする、オプトエレクトロニクス半導体素子（１）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のオプトエレクトロニクス半導体素子の製造方法に関している。また本発明は、そのような方法のためのリードフレーム複合体に関しており、さらにそのような方法によって製造されるオプトエレクトロニクス半導体素子にも関している。
【背景技術】
【０００２】
冒頭に述べたような形式の複数のオプトエレクトロニクス半導体素子においては、それらの低コストでかつ効率的な製造方法が望まれており、従って本発明で解決しようとしている課題は、そのような低コストで効率的な製造方法を提供することにある。
【０００３】
前記課題は、独立請求項の特徴部分に記載された本発明による方法によって解決される。好ましい実施形態は、従属請求項に記載されている。
【０００４】
本発明の少なくとも１つの実施形態によれば、前記方法が、複数のオプトエレクトロニクス半導体素子の製造に使用される。この半導体素子は、例えば、発光ダイオード（ＬＥＤ）、レーザーダイオードまたはフォトダイオードであってもよい。
【０００５】
本発明の少なくとも１つの実施形態によれば、前記方法が、リードフレーム複合体を供給する供給ステップを含んでいる。このリードフレーム複合体は、例えば、導電性材料を含むかまたは導電性材料からなる複合部材であってもよい。例えば前記リードフレーム複合体は、銅薄板から形成されていてもよい。
【０００６】
少なくとも１つの実施形態によれば、前記リードフレーム複合体は、複数のリードフレームを含んでいてもよい。これらの個々のリードフレームは、有利には、複数の行と列において規則的なマトリックス状に配列される。これらのリードフレームの配列は、有利には矩形状のパターンで構成される。前記リードフレームの各々は、製造すべき半導体素子のために設けられる。
【０００７】
少なくとも１つの実施形態によれば、前記各リードフレームは、それぞれ２つのリードフレーム部分若しくはそれ以上のリードフレーム部分を含んでいる。少なくとも２つのリードフレーム部分は、リードフレーム複合体の複数の行に沿って連続している。換言すれば、前記複数の行は、リードフレーム部分の位置によって定まる。ここでは、複数の列に沿って、各リードフレームが唯１つのリードフレーム部分を有し得る。
【０００８】
少なくとも１つの実施形態によれば、前記方法が、リードフレーム複合体の少なくとも１つの部分をケーシング材料を用いて成形する成形ステップを含む。このケーシング材料は、製造すべき半導体素子のケーシング体のために設けられている。このケーシング材料によって、前記リードフレーム複合体は、有利には硬化状態で機械的安定性を備える。前記ケーシング材料を用いた成形により、前記リードフレーム複合体の個々の部分領域、とりわけ隣接するリードフレーム間の部分領域を、リードフレーム複合体とケーシング材料からなる一体性の機械的統合を損ねることなく除去することが可能である。
【０００９】
少なくとも１つの実施形態によれば、前記方法は、リードフレームの実装のステップを含んでいる。この実装は、特に１つまたは複数のオプトエレクトロニクス半導体チップを用いて行われる。少なくとも１つの半導体チップは、例えば、当該半導体素子の動作中に電磁ビームを生成するように構成された発光ダイオードチップである。さらに、リードフレームが、静電放電による損傷を防止するための保護ダイオードを備えること、および／または、温度センサやビームセンサなどの別の部品を備えることも可能である。
【００１０】
少なくとも１つの実施形態によれば、前記方法は、リードフレーム複合体を分離するステップを含む。ここでの分離とは、リードフレーム複合体の一部を、例えば、ソーイング、パンチング、ボーリング又はレーザーカッティングなどによって除去することを意味する。特にこの分離は、隣接するリードフレーム間の接続ウェブに関係する。リードフレーム複合体の分離の際には、ケーシング材料の一部も取り除くがことが可能である。但し、場合により既に被着されているケーシング材料の機能的な不可侵性が当該リードフレーム複合体の分離によって損なわれるわけではなく、とりわけ著しく損なわれるものではない。
【００１１】
少なくとも１つの実施形態によれば、リードフレーム複合体の分離が、列及び／又は行の少なくとも一部に沿って、および隣接する列および／または行の間で行なわれる。同様に、前記分離は、一方では列および／または行の間で行われ、他方ではリードフレーム縁部において行われてもよい。好ましくは、前記分離は、行および列の全体に沿って行われ、相応する一部の列および／または行だけに関わるものではない。とりわけ前記分離は、一方の縁部領域から他方の縁部領域まで延在していてもよい。
【００１２】
少なくとも１つの実施形態によれば、前記リードフレーム複合体は、前記分離ステップの際に、個々のリードフレームの配列は維持し続ける。換言すれば、前記分離ステップの際には、リードフレーム相互間の相対位置は変えないことが可能である。つまりこれらのリードフレームは、分離の際にも、とりわけ複数の行と列からなるマトリックス状の配列を維持し続ける。
【００１３】
少なくとも１つの実施形態によれば、前記方法は、複数の半導体素子を実装する実装ステップと、ケーシング材料を用いて成形される複数のリードフレームの全部若しくは少なくとも一部を検査する検査ステップを含んでいる。代替的にこの検査は、ケーシング材料を用いた成形ステップの前に行なわれてもよい。前記検査ステップは、リードフレーム複合体の分離ステップの後で実施される。前記検査ステップは、特に複数の半導体チップ相互の電気的な接続状態および／またはそれらの機能性について検査されることを意味する。例えばこれらの半導体チップは一時的に電気的に動作させられる。
【００１４】
少なくとも１つの実施形態によれば、前記方法は、複数の半導体素子に個別化する個別化ステップを含む。この個別化ステップは、例えば行と列に沿ったソーイング、あるいは隣接する行と列の間のソーイングで実施されてもよい。この個別化ステップは、ケーシング材料を用いた成形ステップの後で実施されてもよいし、複数の半導体素子の検査ステップの後で実施されてもよい。
【００１５】
少なくとも１つの実施形態によれば、オプトエレクトロニクス半導体素子の製造方法が提案され、当該方法が、少なくとも以下に記載の順序で、若しくは、以下の記載順序とは異なる順序で行われる以下のステップを含む。すなわち、
複数の行および列に配列された複数のリードフレームを有するリードフレーム複合体を供給する供給ステップであって、前記複数のリードフレームがそれぞれ、前記複数の行に沿って順次連続する少なくとも２つのリードフレーム部分を含み、前記複数の半導体素子の各々に対して設けられている、供給ステップと、
記リードフレーム複合体の少なくとも一部を、前記複数の半導体素子のケーシング体のためのケーシング材料を用いて前成形する成形ステップと、
前記リードフレーム複合体を、前記複数の行および／または列の少なくとも一部に沿って、および、少なくとも一部の間で、前記複数のリードフレームのマトリックス状の配列は維持したまま分離する分離ステップと、
前記複数のリードフレームに、少なくとも１つのオプトエレクトロニクス半導体チップを実装する実装ステップと、
前記分離ステップの後で前記少なくとも１つのオプトエレクトロニクス半導体チップを実装されかつ前記ケーシング材料を用いて成形されている前記複数のリードフレームの少なくとも一部を、検査する検査ステップと、
前記成形ステップの後で、および、前記検査ステップの後で、前記複数の半導体素子を、個別化する個別化ステップとを含んでいる。
【００１６】
このような方法によれば、実装された個々のリードフレームが、それらの機能を比較的早期段階において検査することが可能になる。それにより早期段階で、欠陥若しくは不良のリードフレーム複合体と半導体素子とが区別され、あるいは修理の可能性が提供される。その結果、支障のある半導体素子に起因する後続処理によって生じるコストがなくなるので、結果として当該方法は、特に費用効果の点で利点をもたらす。
【００１７】
前記方法の少なくとも１つの実施形態によれば、前記リードフレーム複合体は、少なくとも１つの縁部領域を含む。この縁部領域は、前記行に対して平行に配列されている。この縁部領域は、例えば連続したウェブであってもよい。この縁部領域は、特にリードフレーム複合体が機械的に安定するように構成されている。
【００１８】
前記行に対して平行に配列されている縁部領域の他にも、これに対して垂直に配向されたさらに別の縁部領域が設けられていてもよい。好ましくは、４つの縁部領域が、複数のリードフレームを有するリードフレーム複合体の一部領域を取り囲んでいる。以下の明細書でリードフレーム複合体に言及するときには、リードフレーム複合体の全体を指すか、４つのそのような縁部領域によってフレーム状に形成されかつ当該フレームによって閉じられたリードフレームを形成する部分領域を指すものと理解されたい。
【００１９】
少なくとも１つの実施形態によれば、前記リードフレームは、周縁行を有している。この周縁行とは、これに平行に配向された縁部領域の次に占める行である。この周縁行においては、第１のリードフレーム部分が、まだ分離されていないリードフレーム複合体における隣接する行の第１のリードフレーム部分から絶縁される。この関係において前記絶縁または電気的な絶縁または電気的な分離とは、本発明の文脈においては、これらの隣接する第１のリードフレーム部分の間の例えば接続ウェブによる直接的な電気的接続が何も形成されないことを意味するが、しかしながら、１つまたは複数の縁部領域を介した間接的な電気的接続が存在する可能性はある。従って、前記絶縁または電気的な絶縁または電気的な分離との概念は、必ずしも実際に把握する必要のない、とりわけ少なくとも１つ若しくは全ての縁部領域は考慮にいれずに、個々のリードフレーム間だけの機能的な接続に関連させることができよう。
【００２０】
少なくとも１つの実施形態によれば、まだ分離されていないリードフレーム複合体の周縁行における第１のリードフレーム部分が、特に少なくとも１つの接続ウェブを介して縁部領域に接続される。
【００２１】
ここでの第１のリードフレーム部分とは、特に半導体チップを実装するために設けられたリードフレーム部分である。すなわち第１のリードフレーム部分とは、各リードフレームの最大のリードフレーム部分である。
【００２２】
前記方法の少なくとも１つの実施形態によれば、前記リードフレーム複合体が、前記分離の際に、前記周縁行とこれに平行するように配向された縁部領域との間で分離、特に連続的に分離される。この分離により、リードフレーム複合体において第１のリードフレーム部分を、隣接するリードフレーム部分から電気的に絶縁することが可能になる。
【００２３】
少なくとも１つの実施形態によれば、前記分離は、縁部領域によって形成されるフレーム若しくはリードフレーム複合体において、２つの周縁行とこれに隣接して平行に延在する２つの縁部領域との間で行われる。これらの周縁行は、好ましくはリードフレームの少なくとも１０％または少なくとも１５％または少なくとも２０％を含む。代替的にまたは付加的に、これらの周縁行は、リードフレームの最大で５０％、または４０％、または３０％を含む。前記周縁行内に配置されているリードフレームは、前記分離ステップの後で、好ましくはそれぞれ独立して検査可能である。
【００２４】
少なくとも１つの実施形態によれば、個別化ステップの前に、隣接するリードフレームが、行の少なくとも一部に沿って互いに電気的に接続される。この場合個々のリードフレーム部分は、好ましくは行に沿って見て、相互に電気的に直接接続されていないか、および／または接続ウェブを介して直接接触していない。
【００２５】
少なくとも１つの実施形態によれば、前記分離の際に、前記行の先行する段部ないし一部分の少なくとも一部が、隣接する行と場合によっては隣接する縁部領域から分離される。前記分離ステップは、さらに前記行を当該行に垂直に延在する縁部領域から電気的に分離させるステップをさらに含んでいてもよい。
【００２６】
少なくとも１つの実施形態によれば、前記半導体チップを実装したリードフレームの検査ステップが、個別に若しくは行に沿って電気的に直列に接続される。例えば、実装される各行は、電気的な直列回路を形成し、そこでは複数の半導体チップが、有利には前記行の始端と終端にそれぞれ１つずつ存在している２つの電気的なコンタクトを介して動作可能である。
【００２７】
少なくとも１つの実施形態によれば、まだ分離されていないリードフレーム複合体において、複数のリードフレーム部分が、前記列に沿って相互に電気的に接続される。すなわち前記列に沿って、個々のリードフレームの全てのリードフレーム部分の間に、連続的な電気的接続が存在し得る。特に連続的な電気的接続が相互に対向する２つの縁部領域の間に存在し得る。
【００２８】
少なくとも１つの実施形態によれば、前記分離は、前記周縁行と前記縁部領域との間で行われる。これにより、特に実装されたリードフレームがそれぞれ前記列に沿って電気的に並列に接続される。
【００２９】
少なくとも１つの実施形態によれば、前記リードフレーム複合体が、中間支持体に被着される。この中間支持体とは、例えば、いわゆる熱放出フィルムであってもよい。この中間支持体への被着は、有利には前記分離ステップの前に行われる。さらに前記分離ステップは、有利にはケーシング材料を用いた前記成形ステップの前に行われる。
【００３０】
少なくとも１つの実施形態によれば、前記分離は、隣接する列にも沿って行われ、さらに隣接する行にも沿って行われる。これによって、前記隣接する複数のリードフレームは、前記分離ステップの後で相互に電気的に分離される。従って前記複数のリードフレームは、有利には前記縁部領域からも電気的に絶縁される。
【００３１】
少なくとも１つの実施形態によれば、前記検査ステップの際に、実装されたリードフレームの一部と、その上に被着された半導体チップだけが検査される。このリードフレームの一部と半導体チップの検査に基づいて統計的な評価が行われる。この評価と当該検査の結果に基づいて、リードフレーム複合体の更なる処理に関する判断がなされる。ここにおいて、前記リードフレーム複合体が、所定の数のまたは所定の割合の欠陥のあるリードフレームおよび／または半導体チップを有することがわかった場合には、当該リードフレーム複合体に被着された他の構成要素と共に、さらなる処理ステップの手間と余分にかかるコスト等を考慮して破棄するか若しくは再加工される。
【００３２】
さらに前記リードフレーム複合体は、本発明による方法に対して、上記実施形態のうちの少なくとも１つに従って構成されてもよい。それ故前記リードフレーム複合体の複数の特徴は、この明細書で説明する本発明による方法のためにも開示されており、また本発明による方法の複数の特徴も、本発明によるリードフレーム複合体のためにも開示される。
【００３３】
少なくとも１つの実施形態によれば、前記リードフレーム複合体は、複数の接続ウェブを含んでいる。これらの接続ウェブを介して、隣接する複数のリードフレームが相互に直接機械的にかつ電気的に接続されている。リードフレーム内でのリードフレーム部分間の、接続ウェブによる直接の接続は存在しない。
【００３４】
リードフレームの少なくとも１つの実施形態によれば、前記接続ウェブが、前記周縁行と対応する隣接行との間で、周縁行に接しない２つの隣接行の間の接続ウェブからずらされて成形される。換言すれば、前記リードフレーム複合体は、少なくとも２つの異なる形状の領域を前記２つの隣接する行の間に有し得る。前記接続ウェブは、当該接続ウェブが、前記周縁行に接しない隣接行の間で形成されるように、前記周縁行と、これに平行するように配向された縁部領域との間に形成されてもよい。
【００３５】
その上さらに、オプトエレクトロニクス半導体素子が開示される。この半導体素子は、上記の実施形態の１つまたは複数に関連して説明したような方法によって製造されてもよい。それ故にこの半導体素子の複数の特徴は、前記方法と前記リードフレーム複合体のためにも開示され、またその逆も成り立つ。
【００３６】
少なくとも１つの実施形態によれば、前記オプトエレクトロニクス半導体素子は、少なくとも２つのリードフレーム部分を有するリードフレームを含む。このリードフレーム上には、少なくとも１つのオプトエレクトロニクス半導体チップが実装される。この半導体チップは、ケーシング体の凹部内に存在している。このリードフレーム部分は、ケーシング体を介して相互に機械的に接続されている。前記ケーシング体は、好ましくは、前記半導体素子を機械的に指示する構成要素であってもよい。
【００３７】
少なくとも１つの実施形態によれば、半導体素子は、いわゆるＱＦＮ部品である。このＱＦＮとは、“Quad Flat No Leads”の略である。
【００３８】
少なくとも１つの実施形態によれば、前記複数のリードフレーム部分は、長手方向に順次連続している。この長手方向に対して垂直な方向では、少なくとも１つのリードフレーム部分が、最大でも前記ケーシング体の横方向境界面において露出する。同様に、１つまたは複数のリードフレーム部分が、最大でも前記長手方向に対して平行か若しくはこれに垂直な横方向境界面において露出していてもよい。
【００３９】
以下では、本明細書に記載される方法、並びに本明細書に記載されるリードフレーム複合体、及び本明細書に記載されるオプトエレクトロニクス半導体素子を、参照図面並びに複数の実施例に基づいて詳細に説明する。その際、個々の図面において同じ構成要素には、同じ参照番号が付される。但しそこに示される個々の要素は必ずしも縮尺通りではない。それどころか本願発明のよりよい理解のために、実際よりも拡大して示されている場合もある。
【図面の簡単な説明】
【００４０】
【図１】本発明の方法による実施例を概略的に示した図
【図２】本発明の方法による実施例を概略的に示した図
【図３】本発明の方法による実施例を概略的に示した図
【図４】本発明の方法による実施例を概略的に示した図
【図５】本発明の方法による実施例を概略的に示した図
【図６】本発明の方法によるリードフレーム複合体の実施例を概略的に示した図
【図７】本発明の方法によるリードフレーム複合体の実施例を概略的に示した図
【図８】本発明の方法によるリードフレーム複合体の実施例を概略的に示した図
【図９】本発明の方法によるリードフレーム複合体の実施例を概略的に示した図
【図１０】本発明によるオプトエレクトロニクス半導体素子を概略的に示した図
【００４１】
実施例
図１には、リードフレーム複合体２０の１つの実施形態が模式的平面図で示されている。このリードフレーム複合体２０に基づいて、本発明によるオプトエレクトロニクス半導体素子１の製造方法を説明する。
【００４２】
このリードフレーム複合体２０は、複数のリードフレーム２を含んでいる。図１中では、これらのリードフレーム２のうちの１つを、矩形の形態で示している。前記複数のリードフレーム２の各々は、第１のリードフレーム部分２１と第２のリードフレーム部分２２とを含んでいる。前記複数のリードフレーム２は、複数の行Ｒと、複数の列Ｃとに沿って、規則的なパターンでマトリックス状に配設されている。前記リードフレーム部分２１と２２は、前記行Ｒに沿って順次連続している。また前記複数のリードフレーム２の各々は、前記列Ｃに沿って、前記リードフレーム部分２１，２２のうちの厳密に１つしか有していない。
【００４３】
隣接するリードフレーム２は、接続ウェブ５を介して相互に接続されている。前記複数のリードフレーム２の内部では、前記リードフレーム部分２１と２２とは、互いに接続ウェブ５を介して機械的にも電気的にも直接接続していない。前記行Ｒに沿って隣接するリードフレーム２間の接続ウェブ５は任意である。
【００４４】
さらに、リードフレーム複合体２０は、縁部領域２５Ｒ，２５Ｃを含んでいる。これらの縁部領域２５Ｃ，２５Ｒは、前記リードフレーム２をフレーム状に取り囲んでいる。これらの縁部領域２５Ｒ，２５Ｃは、相互に電気的にかつ連続的に接続されている。また図示の構成とは異なって、前記リードフレーム複合体２０は、そのような縁部領域２５Ｃ，２５Ｒから形成された複数のフレームを有していてもよい。そのようなフレームに対する説明のための複数の方法ステップ及び特徴は、以下の明細書において、ただ１つのそのようなフレームに対しても、あるいはそのようなフレームを複数備えたリードフレーム複合体全体に対しても関連させることが可能である。
【００４５】
リードフレーム複合体２０は、例えば銅薄板から成形加工され、とりわけ９０μｍ以上から３００μｍ以下の厚さを有していてもよい。またリードフレーム複合体２０は、例えば２５０個以上から２５００個以下の数のリードフレーム２を含んでいてもよい。特に前記リードフレーム複合体２０は、３００個以上から１２００個以下の数のリードフレーム２を含み得る。さらに前記リードフレーム複合体２０は、例えば、前記縁部領域２５Ｃ，２５Ｒによって形成される、少なくとも４個または少なくとも９個または少なくとも１２個のフレームを含んでいてもよい。このことは他の全ての実施例に対しても相応に当て嵌まる。
【００４６】
図１に示されている、リードフレーム２に被着されている半導体チップは、有利には比較的大きな第１のリードフレーム部分２１が取り付けられている。第２のリードフレーム部分２２との接続も、例えば、同様に図示していないボンディングワイヤを介して行われている。半導体チップを実装する前に、リードフレーム複合体２０は、場所によっては、図示されていないケーシング体のためのケーシング材料を塗布される。この塗布の後でリードフレーム複合体２０は、機械的に安定する。
【００４７】
図示していない半導体チップの検査の前に、リードフレーム複合体２０は部分的に分離される。この分離は、図１によれば、この分離線Ｓは、周縁行Ｒとこれに対して平行に延びている縁部領域２５Ｒとの間で行われる。これにより、所定の数のリードフレーム２が、列Ｃに沿って各検査ユニットＴに統合される。これらの検査ユニットＴ内のすべてのリードフレーム２は、電気的に並列に接続されている。
【００４８】
個々の列Ｃは、相前後して電気的に検査されてもよいし、あるいは、前記列の少なくとも１つによって互いに離間されている所定の数の列Ｃを同時に検査するようにしてもよい。このようにして、全ての半導体チップとリードフレーム２とを効率的に検査することも可能であるし、それらの一部のみを検査することも可能である。
【００４９】
実装されたリードフレーム２の検査は、例えば構成部品下面側からのピン接触によって行われてもよい。同様に、前記複数の行Ｒと列Ｃ並びに前記縁部領域２５Ｒ，２５Ｃの間毎の個別の検査接触が行われてもよい。また、半導体チップが実装される側からアクセスされる検査接触も可能である。
【００５０】
前記検査ユニットＴ内の列Ｃの１つに不良の半導体チップや欠陥のある電気的接続箇所が含まれている場合には、例えば、発光ダイオードとして構成されている半導体チップは発光しない。このようにして、機能しない構成部品が個別に検出できるようになる。
前記分離は、他のすべての実施形態においても、既に成形されたケーシング体の機械的安定性が、分離線Ｓの形成によって損なわれないように行われる。分離の後でも、リードフレーム複合体２０は、全体として、更なる方法ステップに適用可能である。
【００５１】
特に、ケーシング材料を用いた成形ステップや検査ステップ、個別化ステップは、それぞれ独自に図に示されてはいない。
【００５２】
図２には、本発明による方法の別の実施例がリードフレーム複合体２０に基づいて示されている。まだ分離前のリードフレーム複合体２０は、図１に示されているのと同じ構成であってもよい。
【００５３】
リードフレーム複合体２０の分離の際には、周縁行Ｒの両側に分離線Ｓが刻まれる。さらにこれらの分離線Ｓは、縁部領域２５Ｃにも沿って設けられる。これにより、図２中の上側の縁部領域２５Ｒの次に占めている行Ｒが、縁部領域２５Ｃ，２５Ｒ、並びにさらなる別の行Ｒから完全に電気的に分離される。この周縁行Ｒのリードフレームと図示していない半導体チップとは、それぞれ個別に測定可能である。なおここで図示されている構成とは異なるが、図２中の下方側の周縁行Ｒの両側に、２つのさらなる分離線Ｓを設けることも可能である。
【００５４】
前記分離は、例えばソーイングによって行われてもよい。同様に、接続ウェブ５を、ボーリング、レーザーカッティング、または打ち抜き加工によって分断し、そのようにして前記分離を行うことも可能である。さらに、この分離が、ケーシング材料を用いた成形ステップの後で実施されてもよい。それにより全てのリードフレーム２は、ケーシング材料を介して相互に機械的に接続される。
【００５５】
図３の方法によれば、リードフレーム複合体２０は、ｎ個の行Ｒを有している。それぞれ隣接する行Ｒの間、並びに、境界となる周縁領域２５Ｒとの間に分離線Ｓが設けられている。なお図を分かり易くするために、ここではそれらの複数の分離線Ｓのうちの２つだけが描かれている。全てのリードフレーム２、並びに図示されていない全ての半導体チップの個々の部品測定を行えるようにするためには、ｎ個の行Ｒに対して、ｎ＋１個の分離線Ｓが必要である。個々の部品測的に対しては、例えば、リードフレーム２の２つのリードフレーム部分２１，２２、あるいは行Ｒに沿って隣接する２つのリードフレーム２の、代替的に同一に成形されたリードフレーム部２１，２２が接触接続される。
【００５６】
また必要に応じて、他の全ての実施形態でも同様に、斜めに配置され、列や行にまたがるように配置されている複数の接続ウェブ５を設けることも可能である。これにより、分離ステップの前にリードフレーム複合体２０の機械的安定性をさらに向上させることが可能となる。
【００５７】
図４に示された実施形態によれば、２つの周縁行Ｒとこれらに隣接する各行Ｒとの間の接続ウェブ５が、残りの行Ｒの間の接続ウェブ５とは異なって形成されてもよく、その他にも前記周縁行Ｒと縁部領域２５Ｒとの間のものとは異なって形成されてもよい。
【００５８】
分離線Ｓは、周縁行Ｒと隣接する縁部領域２５Ｒとの間に設けられる。それにより検査ユニットは、それぞれの周縁行Ｒである。この検査ユニット内では、複数の構成部品が個別に電気的に測定可能であり、個別に検査可能である。前記２つの検査ユニットＴ内には、有利には前記リードフレーム２のうちの約２０％が存在している。
【００５９】
換言すれば、前記分離線Ｓによって、比較的高い割合の実装されたリードフレーム２が、電気的に個別に検査可能となる。
【００６０】
多数の分離線Ｓの設定は、比較的大きなコスト増にも結びつくので、特に図４の実施形態によれば、極僅かな分離線Ｓの数で、比較的高い割合の実装されたリードフレーム２の検査が可能になる。したがって、実装されたリードフレーム複合体２０におけるエラー頻度についての統計に基づく推論が可能である。
【００６１】
図示とは異なって、周縁行Ｒに沿って、周縁ではない行Ｒにおいて示されているように、隣接するリードフレーム２間にも接続ウェブが存在していてもよい。
【００６２】
図５によれば、リードフレーム複合体２０が中間支持体７上に被着されている。半導体素子のケーシング体のためのケーシング材料を用いた成形ステップの前に、前記リードフレーム複合体２０の分離が、少なくとも隣接する複数の行Ｒおよび／または列Ｃに沿って行われる。
【００６３】
図５には、すべての列Ｃと行Ｒとの間の接続ブリッジ５が分断されていることが示され、その他にも前記縁部領域２５Ｃ，２５Ｒと隣接するリードフレーム２との間で分離される。これにより、すべてのリードフレーム２は、個別に電気的に測定可能となる。リードフレーム２の各々は、検査ユニットＴの１つを形成する。
【００６４】
図５の実施形態によれば、代替的に前記分離線Ｓも、図１乃至図４に示された実施例との結び付きで設定可能である。
【００６５】
図６乃至図９は、リードフレーム複合体２０の実施形態の概略的平面図である。ここでのリードフレーム２は、それぞれ３つのリードフレーム部２１，２２を有している。個々のリードフレーム複合体２０は、特に、前記列Ｃに沿った接続ウェブ５の構成が異なっている。
【００６６】
図６によるリードフレーム複合体２０は、特に図４に関連して説明したようにとりわけ本発明による方法にも適している。周縁行Ｒへの接続ウェブ５は、隣接する他の行Ｒの間の接続ブリッジとは異なって構成されている。
【００６７】
個々のリードフレーム２は、平面図で見て、例えば約３ｍｍ×３ｍｍの寸法を有している。隣接するリードフレームの間の間隔は、例えば約０．７ｍｍである。周縁行Ｒと縁部領域２５Ｒとの間の間隔は、約１．２ｍｍであり、そのため、隣接するリードフレーム２間の間隔よりも大きい。前述した数値は、例えば、それぞれが最大でも係数２の偏差で満たされる。前述した数値は、他の全ての実施形態にも有効である。
【００６８】
図７乃至図９によるリードフレーム複合体２０は、例えば図１乃至図３並びに図５による方法のために構成されている。図７においては、接続ウェブ５の一部が、列Ｃに沿って斜めに成形されており、ここでは、当該の接続ウェブ５の中央部材がとりわけ個別化の容易化のために、列Ｃに平行に延在している。
【００６９】
図８によれば、前記接続ウェブ５は、図６と同じように、列Ｃに沿ってＸ状に構成されている。このＸ状の接続ウェブ５によって、１つのリードフレーム２内のリードフレーム部分２１，２２は、本願の文脈において、間接的に、および非直接的に、相互接続されている。なぜなら、これらの接続ウェブ５は、１つの列Ｃまたは行Ｒに対して実質的に平行に延在しているだけでなく、実質的に斜め方向の延在部分も有している。また、完成した半導体素子の個別化を容易にするためにも、隣接するリードフレーム２間の中央領域における接続ウェブ５が列Ｃと平行に配向された部分領域を有する。
【００７０】
図９によれば、接続ウェブ５は、矩形パターンに類似して成形されている。
【００７１】
図１０では、図１０Ａの概略的断面図に、並びに図１０Ｂおよび図１０Ｃの概略的底面図に、オプトエレクトロニクス半導体素子１の実施例が示されている。
【００７２】
この半導体素子１は、少なくとも１つの半導体チップ３、例えば発光ダイオードチップ３を含み、このチップ３は、リードフレーム２の一方のリードフレーム部分２１に被着されており、さらにボンディングワイヤ６を介して、別のリードフレーム部分２２に接続されている。半導体チップ３は、ケーシング体４の凹部４３内に存在している。この凹部４３は、必要に応じて充填材で満たされていてもよい。
【００７３】
当該素子下面側４５は、好ましくは、フラットに構成されている。当該素子下面側４５では、前記リードフレーム部分２１，２２と面一にケーシング体４が延在している。また代替的に、前記リードフレーム部分２１，２２は、前記素子下面側４５において当該ケーシング体４から突出することも可能である。
【００７４】
図１０Ｂからは、リードフレーム部分２１が、ケーシング体４の唯一つの横方向境界面４２においてしか露出していないことが見て取れる。このことは、特に図６に関連して示したようなリードフレームを有する半導体素子１の製造と、図４を用いて説明したような方法とによって生じる。
【００７５】
図１０Ｃには、図５による製造方法のもとで得られるリードフレーム２の構成が見て取れる。ここでの接続ウェブ５は、それぞれ横方向境界面４２まで達していない。つまり図４及び図５による製造方法が、完成した半導体素子１において可能である。
【００７６】
図示のものとは異なり、前記接続ウェブ５は、素子下面側４５にて露出されるのではなく、素子下面側４５が前記ケーシング体４材料によって覆われていてもよい。つまり、素子下面側４５において、リードフレーム部分２１，２２だけが露出され、接続ウェブ５は露出していなくてもよい。しかしながら横方向境界面４２における露出が、これによって損なわれることはない。相応に成形されたリードフレーム複合体２０は、他の全ての実施例においても存在し得る。
【００７７】
本明細書で説明した発明は、前述してきた実施例に基づく説明に限定されるものではない。それどころか、本発明は、その特徴または組み合わせ自体が明示的に特許請求の範囲または例示的な実施形態に示されていない場合であっても、任意の新たな特徴並びにそれらの任意の組み合わせを包含し、このことは、とりわけ、これらの特徴の任意の組み合わせが特許請求の範囲に含まれていることを意味している。
【００７８】
最後にこの特許出願は、ドイツ特許出願１０  ２０１２  １０４  ８８２．７号の優先権を主張するものであり、これによってその開示内容も引用により本明細書に取り込まれる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ）】
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【図１０Ｂ）】
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【図１０Ｃ）】
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【手続補正書】
【提出日】平成27年2月5日(2015.2.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のオプトエレクトロニクス半導体素子（１）を製造するための方法において、
複数の行（Ｒ）および列（Ｃ）に配列された複数のリードフレーム（２）を有するリードフレーム複合体（２０）を供給する供給ステップであって、前記複数のリードフレーム（２）はそれぞれ、前記複数の行（Ｒ）に沿って順次連続する少なくとも２つのリードフレーム部分（２１，２２）を含み、前記複数のオプトエレクトロニクス半導体素子（１）の各々に対して設けられるものである、供給ステップと、
前記リードフレーム複合体（２０）の少なくとも一部を、前記複数の半導体素子（１）のケーシング体（４）のためのケーシング材料を用いて成形する成形ステップと、
前記リードフレーム複合体（２０）を、前記複数の行（Ｒ）および／または列（Ｃ）の少なくとも一部に沿って、および、少なくとも一部の間で、前記複数のリードフレーム（２）のマトリックス状の配列を維持したまま分離する分離ステップと、
前記複数のリードフレーム（２）に、少なくとも１つのオプトエレクトロニクス半導体チップ（３）を実装する実装ステップと、
前記分離ステップの後で前記少なくとも１つのオプトエレクトロニクス半導体チップ（３）を実装し前記ケーシング材料を用いて成形されている前記複数のリードフレーム（２）の少なくとも一部を、検査する検査ステップと、
前記成形ステップの後および前記検査ステップの後で、前記複数の半導体素子（１）を、個別化する個別化ステップとを含み、
前記リードフレーム複合体（２０）は、前記複数の行（Ｒ）に対して平行に配向されている少なくとも１つの縁部領域（２５）を含み、
前記縁部領域（２５）での周縁行（Ｒ）の少なくとも第１のリードフレーム部分（２１）が、まだ分離されていないリードフレーム複合体（２０）における隣接する行（Ｒ）の第１のリードフレーム部分（２１）から絶縁されており、
前記周縁行（Ｒ）の第１のリードフレーム部分（２１）は、まだ分離されていないリードフレーム複合体（２０）において、前記縁部領域（２５）と電気的に接続されており、
前記分離ステップにおいて、前記リードフレーム複合体（２０）が、前記周縁行（Ｒ）と前記縁部領域（２５）との間で連続的に分離されるようにしたことを特徴とする方法。
【請求項２】
前記分離は、厳密に２つの周縁行（Ｒ）と、該２つの周縁行（Ｒ）に対して平行に延在し隣接する厳密に２つの縁部領域（２５）との間で行われ、前記２つの周縁行（Ｒ）は、前記リードフレーム（２）の１０％以上４０％以下を含む、請求項１記載の方法。
【請求項３】
前記複数の行（Ｒ）の少なくとも一部に沿って、隣接する前記リードフレーム（２）が前記個別化ステップの前に相互に電気的に接続されており、
前記分離ステップの際に、前記複数の行（Ｒ）の少なくとも一部がそれぞれ隣接する行（Ｒ）と、場合により隣接している縁部領域（２５）とから電気的に分離される、請求項１または２記載の方法。
【請求項４】
前記分離ステップの際に、前記隣接する行（Ｒ）から分離している行（Ｒ）は、自身に対して垂直方向に配向されている縁部領域（２５）からも電気的に分離される、請求項３記載の方法。
【請求項５】
前記実装されたリードフレーム（２）および半導体チップ（３）の検査ステップが、前記複数の行（Ｒ）に沿って、個別に行われる、または電気的に直列接続されて行われる、請求項１から４いずれか１項記載の方法。
【請求項６】
前記分離ステップは、前記ケーシング材料を用いた成形ステップの後で実施される、請求項１から５いずれか１項記載の方法。
【請求項７】
前記検査の際に、前記実装された複数のリードフレーム（２）の一部と、該リードフレーム（２）上に被着された半導体チップ（３）の一部のみが検査され、該検査によって得られた検査結果が統計的に評価され、前記リードフレーム複合体（２０）の後続処理に関する判断が前記検査結果に基づいて下される、請求項１から６いずれか１項記載の方法。
【請求項８】
請求項１から７いずれか１項記載の方法を用いて製造されたオプトエレクトロニクス半導体素子（１）であって、
前記複数のリードフレーム部分（２１，２２）の少なくとも１つが、最大で、前記ケーシング体（４）の横方向の境界面（４２）において露出していることを特徴とする、オプトエレクトロニクス半導体素子（１）。
【国際調査報告】
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