(57)【要約】  電子部品は、高電圧デプレッションモードトランジスタ及び低電圧エンハンスメントモードトランジスタを含む。高電圧デプレッションモードトランジスタのソース電極は、低電圧エンハンスメントモードトランジスタのドレイン電極に電気的に接続され、高電圧デプレッションモードトランジスタのゲート電極は、低電圧エンハンスメントモードトランジスタのソース電極に電気的に接続される。エンハンスメントモードトランジスタのオン抵抗は、デプレッションモードトランジスタのオン抵抗より小さく、エンハンスメントモードトランジスタの最大電流レベルは、デプレッションモードトランジスタの最大電流レベルより低い。【選択図】  図３
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【特許請求の範囲】
【請求項１】
第１の降伏電圧、第１のオン抵抗及び第１の最大電流レベルを有し、ソース電極、ゲート電極及びドレイン電極を備えるデプレッションモードトランジスタと、
第２の降伏電圧、第２のオン抵抗及び第２の最大電流レベルを有し、ソース電極、ゲート電極及びドレイン電極を備えるエンハンスメントモードトランジスタとを備え、
前記デプレッションモードトランジスタのソース電極は、前記エンハンスメントモードトランジスタのドレイン電極に電気的に接続され、前記デプレッションモードトランジスタのゲート電極は、前記エンハンスメントモードトランジスタのソース電極に電気的にされ、
前記第２のオン抵抗は、前記第１のオン抵抗より小さく、前記第２の最大電流レベルは、前記第１の最大電流レベルより低い電子部品。
【請求項２】
前記第２の降伏電圧は、前記第１の降伏電圧より低い請求項１記載の電子部品。
【請求項３】
前記デプレッションモードトランジスタは、高電圧デバイスであり、前記エンハンスメントモードトランジスタは、低電圧デバイスである請求項２記載の電子部品。
【請求項４】
前記電子部品は、単一の高電圧エンハンスメントモードトランジスタと実質的に同様に機能するように構成されている請求項２記載の電子部品。
【請求項５】
前記電子部品の最大電流レベルは、前記エンハンスメントモードトランジスタの最大電流レベルと略々同じ又はこれより低い請求項１記載の電子部品。
【請求項６】
前記エンハンスメントモードトランジスタのオン抵抗は、前記デプレッションモードトランジスタのオン抵抗の半分未満である請求項１記載の電子部品。
【請求項７】
前記エンハンスメントモードトランジスタの最大電流レベルは、前記デプレッションモードトランジスタの最大電流レベルの半分未満である請求項６記載の電子部品。
【請求項８】
前記エンハンスメントモードトランジスタの最大電流レベルは、約３５Ａ以下である請求項１記載の電子部品。
【請求項９】
前記デプレッションモードトランジスタの最大電流レベルは、約６０Ａ以上である請求項８記載の電子部品。
【請求項１０】
前記エンハンスメントモードトランジスタは、シリコンデバイスである請求項１記載の電子部品。
【請求項１１】
前記デプレッションモードトランジスタは、ＩＩＩ−Ｎデバイスである請求項１記載の電子部品。
【請求項１２】
前記エンハンスメントモードトランジスタは、シリコンデバイス又はＩＩＩ−Ｎデバイスである請求項１１記載の電子部品。
【請求項１３】
前記デプレッションモードトランジスタのゲート電極は、前記エンハンスメントモードトランジスタのソース電極に電気的に接続されている請求項１記載の電子部品。
【請求項１４】
前記エンハンスメントモードトランジスタは、半導体材料を更に備え、前記半導体材料と前記エンハンスメントモードトランジスタのゲートとの間にチャネル空乏誘電体を備える請求項１記載の電子部品。
【請求項１５】
第１の降伏電圧及び第１の最大電流レベルを有し、ソース電極、ゲート電極、ドレイン電極、半導体材料層及び前記半導体層内のチャネルを備えるデプレッションモードトランジスタと、
第２の降伏電圧及び第２の最大電流レベルを有し、ソース電極、ゲート電極及びドレイン電極を備えるエンハンスメントモードトランジスタとを備え、
前記デプレッションモードトランジスタのソース電極は、前記エンハンスメントモードトランジスタのドレイン電極に電気的に接続され、前記デプレッションモードトランジスタのゲート電極は、前記エンハンスメントモードトランジスタのソース電極に電気的にされ、
前記デプレッションモードトランジスタのソース電極に対して、前記デプレッションモードトランジスタのゲート電極に０Ｖが印加されたとき、前記デプレッションモードトランジスタのゲート領域におけるチャネルの伝導率又は荷電密度が、前記デプレッションモードトランジスタのアクセス領域におけるチャネルの伝導率又は荷電密度より小さい電子部品。
【請求項１６】
前記第１の最大電流レベルは、前記第２の最大電流レベルより低い請求項１５記載の電子部品。
【請求項１７】
前記第２の降伏電圧は、前記第１の降伏電圧より小さい請求項１６記載の電子部品。
【請求項１８】
前記デプレッションモードトランジスタは、高電圧デバイスであり、前記エンハンスメントモードトランジスタは、低電圧デバイスである請求項１７記載の電子部品。
【請求項１９】
前記電子部品は、単一の高電圧エンハンスメントモードトランジスタと実質的に同様に機能するように構成されている請求項１７記載の電子部品。
【請求項２０】
前記デプレッションモードトランジスタは、ＩＩＩ−Ｎデバイスである請求項１５記載の電子部品。
【請求項２１】
前記エンハンスメントモードトランジスタは、シリコンデバイス又はＩＩＩ−Ｎデバイスである請求項１９記載の電子部品。
【請求項２２】
前記デプレッションモードトランジスタの半導体材料層は、前記ゲート領域において凹んでいる請求項１５記載の電子部品。
【請求項２３】
前記デプレッションモードトランジスタのゲート電極は、前記エンハンスメントモードトランジスタのソース電極に電気的に接続されている請求項１５記載の電子部品。
【請求項２４】
第１の降伏電圧及び第１の最大電流レベルを有し、ソース電極、ゲート電極、ドレイン電極、前記ソース電極とドレイン電極との間のゲート領域及び前記ゲート領域の両側の複数のアクセス領域を含む半導体材料層、並びに前記半導体材料層内のチャネルを備えるデプレッションモードトランジスタと、
第２の降伏電圧及び第２の最大電流レベルを有し、ソース電極、ゲート電極及びドレイン電極を備えるエンハンスメントモードトランジスタとを備え、
前記デプレッションモードトランジスタのソース電極は、前記エンハンスメントモードトランジスタのドレイン電極に電気的に接続され、前記デプレッションモードトランジスタのゲート電極は、前記エンハンスメントモードトランジスタのソース電極に電気的にされ、
前記デプレッションモードトランジスタは、前記ゲート領域内に１つ以上の絶縁領域を備え、前記１つ以上の絶縁領域は、前記デプレッションモードトランジスタのアクセス抵抗を実質的に増加させることなく、前記１つ以上の絶縁領域を欠いている同様のデバイスに比べて前記第１の最大電流レベルを低下させるように構成され、
前記第１の最大電流レベルは、前記第２の最大電流レベルより低い電子部品。
【請求項２５】
前記第２の降伏電圧は、前記第１の降伏電圧より低い請求項２４記載の電子部品。
【請求項２６】
前記デプレッションモードトランジスタは、高電圧デバイスであり、前記エンハンスメントモードトランジスタは、低電圧デバイスである請求項２４記載の電子部品。
【請求項２７】
前記電子部品は、単一の高電圧エンハンスメントモードトランジスタと実質的に同様に機能するように構成されている請求項２４記載の電子部品。
【請求項２８】
前記デプレッションモードトランジスタは、ＩＩＩ−Ｎデバイスである請求項２４記載の電子部品。
【請求項２９】
前記エンハンスメントモードトランジスタは、シリコンデバイス又はＩＩＩ−Ｎデバイスである請求項２８記載の電子部品。
【請求項３０】
前記デプレッションモードトランジスタのゲート電極は、前記エンハンスメントモードトランジスタのソース電極に電気的に接続されている請求項２４記載の電子部品。
【請求項３１】
前記１つ以上の絶縁領域は、ドーパントを含む請求項２４記載の電子部品。
【請求項３２】
前記ドーパントは、Ｍｇ、Ａｌ及びＦｅからなるグループから選択される請求項３０記載の電子部品。
【請求項３３】
前記１つ以上の絶縁領域は、前記チャネル内の遮蔽体を構成する請求項２４記載の電子部品。
【請求項３４】
前記１つ以上の絶縁領域は、前記半導体材料層のゲート領域に形成された凹部を含む請求項２４記載の電子部品。
【請求項３５】
前記凹部は、チャネルを介して形成されている請求項３４記載の電子部品。
【請求項３６】
請求項２４記載の電子部品を動作させる方法において、
前記エンハンスメントモードトランジスタのソース電極に対して前記エンハンスメントモードトランジスタのゲート電極に正電圧を印加し、前記エンハンスメントモードトランジスタのソース電極に対して前記デプレッションモードトランジスタのドレイン電極に実質的な正電圧を印加して、前記エンハンスメントモードトランジスタのソース電極と前記デプレッションモードトランジスタのドレイン電極との間に前記電子部品の最大電流レベルの電流を流し、前記電子部品の最大電流レベルが、前記第１の最大電流レベル以下である方法。
【発明の詳細な説明】
【技術分野】
【０００１】
電流リミッタが組み込まれた半導体電子デバイス及び半導体電子部品を開示する。
【背景技術】
【０００２】
現在、パワーエレクトロニクス用途に使用される殆どのトランジスタは、通常、シリコン（Ｓｉ）半導体材料から製造されている。パワー用途のための一般的なトランジスタデバイスは、Ｓｉ  ＣｏｏｌＭＯＳ、ＳｉパワーＭＯＳＦＥＴ及びＳｉ絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistors：ＩＧＢＴ）を含む。Ｓｉパワーデバイスは、安価であるが、スイッチング速度が遅く、電気雑音のレベルが高いという短所がある。より最近では、炭化シリコン（ＳｉＣ）パワーデバイスが、その優れた特性のために注目されている。窒化ガリウム（ＧａＮ）デバイス等のＩＩＩ−Ｎ半導体デバイスは、大きな電流を搬送し、高い電圧をサポートし、極めて低いオン抵抗及び高速スイッチング時間を実現する有力な候補となっている。
【０００３】
従来の殆どのＩＩＩ−Ｎ高電子移動度トランジスタ（high electron mobility transistor：ＨＥＭＴ）及びこれに関連するトランジスタデバイスは、ノーマリーオン型（normally on）であり、すなわち、負の閾値電圧を有し、これは、ゼロゲート電圧で電流を流すことができることを意味する。負の閾値電圧を有するこれらのデバイスは、デプレッションモード（depletion-mode：Ｄモード）デバイスとも呼ばれる。パワーエレクトロニクスでは、デバイスが偶発的にオンになることを防止することによってデバイス及び他の回路要素へのダメージを回避するために、ノーマリーオフ型（normally off）デバイスすなわち、ゼロゲート電圧では電流を実質的に流さない正の閾値電圧を有するデバイスが望ましい。ノーマリーオフ型のデバイスは、一般的にエンハンスメントモード（enhancement-mode：Ｅモード）デバイスとも呼ばれる。
【０００４】
ＩＩＩ−Ｎ高電圧Ｅモードトランジスタの信頼できる構成及び製造は、これまで、非常に困難であった。単一の高電圧Ｅモードトランジスタの１つの代替物として、図１に示す構成のように高電圧Ｄモードトランジスタを低電圧Ｅモードトランジスタと組合せ、ハイブリッドデバイスを形成することができ、これは、単一の高電圧Ｅモードトランジスタと同様に動作し、多くの場合、図２に示すような単一の高電圧Ｅモードトランジスタと同等又は同様の出力特性を実現することができる。図１のハイブリッドデバイスは、高電圧Ｄモードトランジスタ２３と、低電圧Ｅモードトランジスタ２２とを含み、これらは、オプションとして、パッケージ１０に共に収容され、このパッケージは、ソースリード１１、ゲートリード１２及びドレインリード１３を備える。低電圧Ｅモードトランジスタ２２のソース電極３１及び高電圧Ｄモードトランジスタ２３のゲート電極３５は、電気的に相互に接続され、ソースリード１１に電気的に接続できる。低電圧Ｅモードトランジスタ２２のゲート電極３２は、ゲートリード１２に電気的に接続できる。高電圧Ｄモードトランジスタ２３のドレイン電極３６は、ドレインリード１３に電気的に接続できる。高電圧Ｄモードトランジスタ２３のソース電極３４は、低電圧Ｅモードトランジスタ２２のドレイン電極３３に電気的に接続されている。
【０００５】
ここで言う２つ以上のコンタクト又は他のアイテム、例えば、導電層又は部品が「電気的に接続される」とは、これらが十分な導電性を有する材料によって接続され、各コンタクト又は他のアイテムの電位がバイアス条件によらず、実質的に同じ又は略々同じになることを意味する。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図２のデバイス２は、図１のハイブリッドデバイスと同じ又は同様のパッケージ１０に収容された単一の高電圧Ｅモードトランジスタ２１を含む。高電圧Ｅモードトランジスタ２１のソース電極４１は、ソースリード１１に接続でき、高電圧Ｅモードトランジスタ２１のゲート電極４２は、ゲートリード１２に接続でき、高電圧Ｅモードトランジスタ２１のドレイン電極４３は、ドレインリード１３に接続できる。図１のデバイス及び図２のデバイスは、何れも、ソースリード１１に対してゲートリード１２に０Ｖが印加されている場合、ソースリード１１とドレインリード１３との間の高い電圧を阻止（ブロック）し、ソースリード１１に対してゲートリード１２に十分な正電圧が印加されている場合、ドレインリード１３からソースリード１１に電流を流すことができる。
【０００７】
図２の単一の高電圧Ｅモードデバイス２に代えて図１のハイブリッドデバイス１を用いることができる多くの用途があるが、ある用途では、所望の出力を達成すると同時に、適切なデバイス信頼性を維持するために、ハイブリッドデバイス１の構造の変更及び／又は改良が望ましい又は必要である。
【課題を解決するための手段】
【０００８】
一側面において、電子部品は、第１の降伏電圧、第１のオン抵抗及び第１の最大電流レベルを有するデプレッションモードトランジスタを備える。デプレッションモードトランジスタは、ソース電極、ゲート電極及びドレイン電極を備える。電子部品は、更に、第２の降伏電圧、第２のオン抵抗及び第２の最大電流レベルを有するエンハンスメントモードトランジスタを備える。エンハンスメントモードトランジスタは、ソース電極、ゲート電極及びドレイン電極を備え、デプレッションモードトランジスタのソース電極は、エンハンスメントモードトランジスタのドレイン電極に電気的に接続され、デプレッションモードトランジスタのゲート電極は、エンハンスメントモードトランジスタのソース電極に電気的にされている。更に、第２のオン抵抗は、第１のオン抵抗より小さく、第２の最大電流レベルは、第１の最大電流レベルより低い。
【０００９】
他の側面においては、電子部品は、第１の降伏電圧及び第１の最大電流レベルを有するデプレッションモードトランジスタを備える。デプレッションモードトランジスタは、ソース電極、ゲート電極、ドレイン電極、半導体材料層及び半導体層内のチャネルを備える。電子部品は、第２の降伏電圧及び第２の最大電流レベルを有するエンハンスメントモードトランジスタを更に備える。エンハンスメントモードトランジスタは、ソース電極、ゲート電極及びドレイン電極を備える。デプレッションモードトランジスタのソース電極は、エンハンスメントモードトランジスタのドレイン電極に電気的に接続され、デプレッションモードトランジスタのゲート電極は、エンハンスメントモードトランジスタのソース電極に電気的にされている。デプレッションモードトランジスタのソース電極に対して、デプレッションモードトランジスタのゲート電極に０Ｖが印加されたとき、デプレッションモードトランジスタのゲート領域におけるチャネルの伝導率又は荷電密度は、デプレッションモードトランジスタのアクセス領域におけるチャネルの伝導率又は荷電密度より低い。
【００１０】
更に他の側面において、電子部品は、第１の降伏電圧及び第１の最大電流レベルを有するデプレッションモードトランジスタを備える。デプレッションモードトランジスタは、ソース電極、ゲート電極、ドレイン電極、ソース電極とドレイン電極との間のゲート領域及びゲート領域の両側の複数のアクセス領域を含む半導体材料層、並びに半導体材料層内のチャネルを備える。電子部品は、第２の降伏電圧及び第２の最大電流レベルを有し、ソース電極、ゲート電極及びドレイン電極を備えるエンハンスメントモードトランジスタを更に備える。デプレッションモードトランジスタのソース電極は、エンハンスメントモードトランジスタのドレイン電極に電気的に接続され、デプレッションモードトランジスタのゲート電極は、エンハンスメントモードトランジスタのソース電極に電気的にされている。デプレッションモードトランジスタは、ゲート領域内に１つ以上の絶縁領域を備え、１つ以上の絶縁領域は、デプレッションモードトランジスタのアクセス抵抗を実質的に増加させることなく、１つ以上の絶縁領域を欠いている同様のデバイスに比べて第１の最大電流レベルを低下させるように構成されている。更に、第１の最大電流レベルは、第２の最大電流レベルより低い。
【００１１】
ここに説明した電子部品のそれぞれは、以下の特徴の１つ以上を有することができる。第２の降伏電圧は、第１の降伏電圧より低くすることができる。デプレッションモードトランジスタは、高電圧デバイスであってもよく、エンハンスメントモードトランジスタは、低電圧デバイスであってもよい。電子部品は、単一の高電圧エンハンスメントモードトランジスタと実質的に同様に機能するように構成することができる。電子部品の最大電流レベルは、エンハンスメントモードトランジスタの最大電流レベルと略々同じ又はこれより低くてもよい。エンハンスメントモードトランジスタのオン抵抗は、デプレッションモードトランジスタのオン抵抗の半分未満であってもよい。エンハンスメントモードトランジスタの最大電流レベルは、デプレッションモードトランジスタの最大電流レベルの半分未満であってもよい。エンハンスメントモードトランジスタの最大電流レベルは、約３５Ａ以下であってもよい。デプレッションモードトランジスタの最大電流レベルは、約６０Ａ以上であってもよい。
【００１２】
エンハンスメントモードトランジスタは、シリコンデバイスであってもよい。デプレッションモードトランジスタは、ＩＩＩ−Ｎデバイスであってもよい。エンハンスメントモードトランジスタは、シリコンデバイス又はＩＩＩ−Ｎデバイスであってもよい。デプレッションモードトランジスタのゲート電極は、エンハンスメントモードトランジスタのソース電極に電気的に接続されていてもよい。エンハンスメントモードトランジスタは、半導体材料を更に備え、半導体材料とエンハンスメントモードトランジスタのゲートとの間にチャネル空乏誘電体を備えていてもよい。第１の最大電流レベルは、第２の最大電流レベルより低くてもよい。デプレッションモードトランジスタの半導体材料層は、ゲート領域において凹んでいてもよい。
【００１３】
１つ以上の絶縁領域は、ドーパントを含んでいてもよく、ドーパントは、Ｍｇ、Ａｌ及びＦｅからなるグループから選択してもよい。１つ以上の絶縁領域は、チャネル内の遮蔽体を構成してもよい。１つ以上の絶縁領域は、半導体材料層のゲート領域に形成された凹部を含んでいてもよい。凹部は、チャネルを介して形成してもよい。
【００１４】
更に他の側面として、上述した電子部品の何れかを動作させる方法を開示する。方法は、エンハンスメントモードトランジスタのソース電極に対してエンハンスメントモードトランジスタのゲート電極に正電圧を印加し、エンハンスメントモードトランジスタのソース電極に対してデプレッションモードトランジスタのドレイン電極に実質的な正電圧を印加して、エンハンスメントモードトランジスタのソース電極とデプレッションモードトランジスタのドレイン電極との間に電子部品の最大電流レベルの電流を流し、電子部品の最大電流レベルは、第１の最大電流レベル以下である。
【００１５】
本明細書に開示する発明の特定の実施形態によって、以下の利点の１つ以上が達成される。ここに開示する電子部品は、幾つかの従来の電子部品に比べて、同様の電圧阻止能力及びオン抵抗を有しながら、最大電流レベルを低くすることができ、この結果、短絡生存時間が長い電子部品が実現される。
【図面の簡単な説明】
【００１６】
【図１】パッケージ内のハイブリッドトランジスタデバイスの回路図である。
【００１７】
【図２】パッケージ内のトランジスタデバイスの回路図である。
【００１８】
【図３】パッケージ内の他のハイブリッドトランジスタデバイスの回路図である。
【００１９】
【図４】異なるゲート幅を有する２つのトランジスタの平面図である。
【００２０】
【図５Ａ】トランジスタの断面図である。
【図５Ｂ】トランジスタの断面図である。
【図５Ｃ】トランジスタの断面図である。
【００２１】
【図６】パッケージ内の更に他のハイブリッドトランジスタデバイスの回路図である。
【００２２】
【図７】複数の絶縁領域を有するトランジスタの平面図である。
【００２３】
【図８】図７の破線８に沿ったトランジスタの断面図である。
【００２４】
【図９】図９の破線８に沿ったトランジスタの断面図である。
【００２５】
【図１０】図７の破線９に沿ったトランジスタの他の断面図である。
【００２６】
【図１１】電流リミッタが組み込まれたトランジスタデバイスの平面図である。
【００２７】
【図１２】図１１の破線９０に沿ったトランジスタの断面図である。
【発明を実施するための形態】
【００２８】
複数の図面に亘って、同様の要素には同様の符号を付している。
【００２９】
デバイスの信頼性を向上するために、電流リミッタを組み込んだ高電圧エンハンスメントモードデバイスを開示する。このデバイスは、高電圧デプレッションモードトランジスタ及び低電圧エンハンスメントモードトランジスタを含むハイブリッドエンハンスメントモード電子部品である。デバイス内の少なくとも１つのトランジスタは、デバイスを流れることができる最大電流を制限するように構成され、これによって、デバイスの短絡生存時間が増加し、デバイスの信頼性が向上する。
【００３０】
ここで用いる「ハイブリッドエンハンスメントモード電子デバイス又は部品」又は単に「ハイブリッドデバイス又は部品」という用語は、デプレッションモードトランジスタ及びエンハンスメントモードトランジスタによって構成された電子デバイス又は部品を意味し、ここで、デプレッションモードトランジスタは、エンハンスメントモードトランジスタに比べてより高い動作電圧及び／又は降伏電圧を有し、ハイブリッドデバイス又は部品は、デプレッションモードトランジスタの降伏電圧及び／又は動作電圧と同じくらい高い降伏電圧及び／又は動作電圧で単一のエンハンスメントモードトランジスタと同様に動作するように構成される。すなわちハイブリッドエンハンスメントモードデバイス又は部品は、以下の特性を有する少なくとも３つのノードを含む。第１のノード（ソースノード）及び第２のノード（ゲートノード）が同じ電圧に保持されると、ハイブリッドエンハンスメントモードデバイス又は部品は、ソースノードに対して第３のノード（ドレインノード）に印加される正の高電圧（すなわち、エンハンスメントモードトランジスタが阻止できる最大電圧より大きい電圧）を阻止することができる。ゲートノードがソースノードに対して十分な正電圧（すなわち、エンハンスメントモードトランジスタの閾値電圧より高い電圧）に保持されると、ソースノードからドレインノードに電流が流れ、ソースノードに対してドレインノードに十分な正電圧が印加されると、ドレインノードからソースノードに電流が流れる。エンハンスメントモードトランジスタが低電圧デバイスであり、デプレッションモードトランジスタが高電圧デバイスである場合、ハイブリッド部品は、単一の高電圧エンハンスメントモードトランジスタと同様に動作することができる。デプレッションモードトランジスタは、エンハンスメントモードトランジスタの少なくとも２倍、少なくとも３倍、少なくとも５倍、少なくとも１０倍又は少なくとも２０倍の降伏電圧及び／又は最大動作電圧を有することができる。
【００３１】
ここで言う高電圧トランジスタ等の「高電圧デバイス」とは、高電圧スイッチング用途に最適化された電子デバイスである。すなわち、トランジスタがオフになると、トランジスタは、約３００Ｖ以上、約６００Ｖ以上、約１２００Ｖ以上又は約１７００Ｖ以上といった高電圧を阻止でき、トランジスタがオンになると、トランジスタが使用される用途にとって十分低いオン抵抗（ＲＯＮ）を有し、すなわち、実質的な電流がデバイスを通過する際の導電損失が十分小さい。高電圧デバイスは、少なくとも高電圧源又はデバイスが使用されている回路の最大電圧に等しい電圧を阻止できる。高電圧デバイスは、３００Ｖ、６００Ｖ、１２００Ｖ、１７００Ｖ又は用途によって必要とされる他の適切な電圧を阻止してもよい。換言すれば、高電圧デバイスは、０Ｖから少なくともＶｍａｘの間のあらゆる電圧を阻止でき、ここで、Ｖｍａｘは、回路又は電源が供給できる最大電圧である。幾つかの具体例では、高電圧デバイスは、０Ｖから少なくとも２＊Ｖｍａｘの間のあらゆる電圧を阻止する。ここで言う低電圧トランジスタ等の「低電圧デバイス」とは、０ＶからＶｌｏｗ（Ｖｌｏｗは、Ｖｍａｘより小さい。）の間の低電圧は阻止できるが、Ｖｌｏｗより高い電圧は阻止できない電子デバイスを意味する。幾つかの具体例では、Ｖｌｏｗは、約｜Ｖｔｈ｜、｜Ｖｔｈ｜より大、２＊｜Ｖｔｈ｜、約３＊｜Ｖｔｈ｜又は約｜Ｖｔｈ｜と３＊｜Ｖｔｈ｜の間であり、ここで、｜Ｖｔｈ｜は、低電圧トランジスタが使用されているハイブリッド部品内に含まれている高電圧デプレッションモードトランジスタ等の高電圧トランジスタの閾値電圧の絶対値である。他の具体例では、Ｖｌｏｗは、約１０Ｖ、約２０Ｖ、約３０Ｖ、約４０Ｖ又は約５Ｖから５０Ｖの間、例えば、約１０Ｖから４０Ｖの間である。更に他の具体例では、Ｖｌｏｗは、約０．５＊Ｖｍａｘ未満、約０．３＊Ｖｍａｘ未満、約０．１＊Ｖｍａｘ未満、約０．０５＊Ｖｍａｘ未満又は約０．０２＊Ｖｍａｘ未満である。
【００３２】
高電圧スイッチングトランジスタが使用される典型的なパワースイッチング用途では、トランジスタは、大部分の状況下で２つの状態のうちの１つである。一般的に「オン状態」と呼ばれる第１の状態では、ソース電極に対するゲート電極の電圧は、トランジスタ閾値電圧より高く、トランジスタを介して実質的な電流が流れる。この状態では、ソースとドレインとの間の電位差は、一般的に低く、通常、数ボルトを超えず、例えば、約０．１〜５Ｖボルトである。一般的に「オフ状態」と呼ばれる第２の状態では、ソース電極に対するゲート電極の電圧は、トランジスタ閾値電圧より低く、オフ状態漏れ電流を除いて、トランジスタを介して実質的な電流は流れない。この第２の状態では、ソースとドレインとの間の電圧は、０Ｖから、１００Ｖ、３００Ｖ、６００Ｖ、１２００Ｖ、１７００Ｖ又はこれ以上の高さの回路高電圧源までの範囲内のどこかにあるが、トランジスタの降伏電圧より小さい。トランジスタがオフ状態である場合、ソースとドレインとの間で「電圧が阻止されている」と表現される。ここで言う「電圧を阻止する」とは、トランジスタ、デバイス又は部品に亘って電圧が印加されたときに、有意の電流、例えば、通常のオン状態の導通の間の平均動作電流の０．００１倍より大きい電流が、トランジスタ、デバイス又は部品を流れることを防ぐことができるトランジスタ、デバイス又は部品の能力を意味する。換言すれば、トランジスタ、デバイス又は部品が印加されている電圧を阻止している間、トランジスタ、デバイス又は部品を流れる総電流は、通常のオン状態の導通の間の平均の０．００１倍を超えない。
【００３３】
高電圧トランジスタが使用される幾つかの用途では、回路又はシステムに障害が生じている間、トランジスタがオン状態（すなわち、電流を流す状態）で動作し、ソースとドレインとの間に短期間に大きな電圧が加わることがある。この間にトランジスタを流れる電流は、トランジスタが流すことができる最大電流である。この最大電流値は、通常、「短絡電流」とも呼ばれ、記号Ｉｍａｘで表される。例えば、モータ駆動回路では、モータの回転が停止することがあり、このとき、モータ駆動回路の高電圧トランジスタに大きな電流（すなわち、短絡電流）が流れ、トランジスタのソース端子とドレイン端子の間に大きな電圧が印加される。制御回路は、トランジスタのゲートに電圧信号を送り、デバイスをオフにして、更なる電流が流れることを防止することができるが、制御回路の応答時間は、有限であり、通常、約１０マイクロ秒である。したがって、この大電流、高電圧モードの動作は、制御回路の応答時間の全体に亘って持続する。
【００３４】
上述した大電流、高電圧モードの動作の間、高電圧トランジスタ及び／又は他の回路要素が破損し、又は動作不能になることがある。高電圧トランジスタを破損することなく大電流、高電圧モードの動作に耐えることができる時間の長さは、高電圧トランジスタの「短絡生存時間（short-circuit survival time）」とも呼ばれ、シンボルτによって表され、τ＝［ΔＴ＊ｍ＊Ｃ］／［Ｉｍａｘ＊Ｖ］である。ここで、ΔＴは、ダメージが発生するまでのトランジスタの最高温度上昇であり、ｍは、トランジスタの熱容量（すなわち、トランジスタチャネルの近傍の材料の質量、例えば、トランジスタチャネルから約５ミクロン以内の材料の質量）であり、Ｃは、トランジスタチャネルの近傍の材料の平均熱容量であり、Ｉｍａｘは、トランジスタが流すことができる最大電流（すなわち、短絡電流）であり、Ｖは、大電流、高電圧モードの動作の間にトランジスタに印加される平均電圧である。
【００３５】
上記τの式からわかるように、τを増加させる１つの手法は、τの式の他のパラメータのいずれにも実質的に影響を与えることなく、短絡電流Ｉｍａｘを減少させることである。これは、例えば、チャネル荷電密度がより低い及び／又はチャネル伝導率がより低いトランジスタを設計することによって達成できる。しかしながら、この手法並びに他の多くの手法によってＩｍａｘを低減すると、トランジスタのオン抵抗Ｒｏｎが高くなり、したがって、標準動作の間の電力損失が大きくなる。性能を劣化させることなく、信頼性を向上させるためには、オン抵抗の増加を最小限に抑制しながら、τの式の他のパラメータのいずれにも実質的に影響を与えることなく、Ｉｍａｘを減少させることが望ましい。
【００３６】
図２の従来の高電圧Ｅモードトランジスタ２に代えて、図１のハイブリッドエンハンスメントモードデバイス１を用いる場合、ハイブリッドデバイスは、以下のように動作する。ハイブリッドデバイスがオン状態である場合、低電圧Ｅモードトランジスタのチャネル及び高電圧Ｄモードトランジスタのチャネルの両方に電流が流れ、２つのトランジスタのそれぞれに印加される電圧は低く、通常、数ボルト以下である。デバイスがオフ状態である場合、ハイブリッドデバイスによって阻止される全体の電圧は、以下に説明するように、低電圧Ｅモードトランジスタと高電圧Ｄモードトランジスタとの間で分割される。低電圧Ｅモードトランジスタは、｜Ｖｔｈ｜に略々等しい電圧を阻止し、ここで、｜Ｖｔｈ｜は、高電圧Ｄモードトランジスタの閾値電圧の絶対値であり、ハイブリッドデバイスに印加される電圧の残りは、高電圧Ｄモードトランジスタによって阻止される。Ｖｔｈは、通常、−２Ｖ〜−１０Ｖであり、ハイブリッドデバイスによって阻止される全体の電圧は、３００Ｖ、６００Ｖ、１２００Ｖ、１７００Ｖ又はこれ以上であることがあり、したがって、電圧の大部分は、高電圧Ｄモードトランジスタによって阻止される。上述した大電流、高電圧モードの動作では、両方のトランジスタのチャネルに大きな電流が流れ、低電圧Ｅモードトランジスタに印加される電圧は小さく、通常、｜Ｖｔｈ｜より小さく、高電圧Ｄモードトランジスタに大きな電圧が印加される。この動作モードの間に流れる電流の値は、２つのトランジスタの何れのＩｍａｘの値も超えることができず、したがって、この動作モードの間に流れる電流量は、Ｉｍａｘの値がより小さいトランジスタによって制限される。この動作モードの間に低電圧Ｅモードトランジスタに印加される電圧は、高電圧Ｄモードトランジスタに印加される電圧より遙かに小さいので、通常、低電圧Ｅモードトランジスタの短絡生存時間は、高電圧Ｄモードトランジスタの短絡生存時間より遙かに長い。したがって、高電圧ハイブリッドエンハンスメントモードデバイスを使用する場合、ハイブリッドデバイスの短絡生存時間は、通常、ハイブリッドデバイス内に含まれている高電圧Ｄモードトランジスタの短絡生存時間に等しく、このため、ハイブリッドデバイスの信頼性を改良するには、高電圧Ｄモードトランジスタの短絡生存時間を可能な限り長くする必要がある。
【００３７】
上述した短絡電流に関連する信頼性問題に加えて、高電力又は高電圧半導体トランジスタ、特にＩＩＩ族窒化物トランジスタの信頼性に関する更なる問題は、デバイス動作の間に生成される正孔から生じる。例えば、トランジスタ等の半導体デバイスがオフ状態で動作する際、特に、デバイスが高電圧用途で使用されている場合、材料層に強い電界が印加されることがある。このような強い電界の結果、例えば、電界が強い領域における衝突電離によって、正孔が生じる。正電荷を有する正孔は、デバイス構造内で、低電位（すなわち、低電圧）の領域に向かって移動する。このような正孔の存在によって、デバイス閾値電圧がシフトし、信頼性が低下し、他の望ましくない作用が生じることがある。したがって、これらの正孔の作用を最小化又は排除することが望ましい。
【００３８】
ここで使用するＩＩＩ族窒化物又はＩＩＩ−Ｎ材料、層、デバイス等の用語は、化学量論式ＢｗＡｌｘＩｎｙＧａｚＮで表される化合物半導体材料を含む材料又はデバイスを意味し、ｗ＋ｘ＋ｙ＋ｚは、約１である。ＩＩＩ族窒化物又はＩＩＩ−Ｎデバイスでは、導電チャネルは、部分的又は完全にＩＩＩ−Ｎ材料層内に含まれる。
【００３９】
図３は、低電圧エンハンスメントモードトランジスタ２４の設計によって、部品を流れる最大電流レベル（すなわち、短絡電流）が制限されたハイブリッドエンハンスメントモード電子部品３の回路図である。ハイブリッドエンハンスメントモード電子部品は、上述のように、単一の高電圧エンハンスメントモードトランジスタと実質的に同様に機能するように構成された高電圧デバイスである。図３のハイブリッドエンハンスメントモード電子部品３は、以下のように接続された低電圧エンハンスメントモードトランジスタ２４及び高電圧デプレッションモードトランジスタ２３を含む。高電圧デプレッションモードトランジスタのソース電極３４は、低電圧エンハンスメントモードトランジスタのドレイン電極３３に電気的に接続され、高電圧デプレッションモードトランジスタのゲート電極３５は、低電圧エンハンスメントモードトランジスタ３１のソース電極に電気的に接続されている。
【００４０】
低電圧エンハンスメントモードトランジスタ２４は、最大電流レベル（すなわち、短絡電流）が高電圧デプレッションモードトランジスタ２３の最大電流レベルより実質的に低くなるように設計されている。例えば、低電圧エンハンスメントモードトランジスタ２４の最大電流レベルは、高電圧デプレッションモードトランジスタ２３の最大電流レベルの半分未満、１／３未満、１／５未満又は１／１０未満であってもよい。したがって電子部品を流れる最大電流レベル（すなわち、短絡電流）は、低電圧エンハンスメントモードトランジスタ２４によって制限される。すなわち、電子部品の最大電流レベルは、低電圧エンハンスメントモードトランジスタ２４の最大電流レベルを超えることはなく、通常、低電圧エンハンスメントモードトランジスタ２４の最大電流レベルより僅かに低い。
【００４１】
幾つかの手法によって、低電圧エンハンスメントモードトランジスタ２４の最大電流レベルを高電圧デプレッションモードトランジスタ２３の最大電流レベルより低くすることができる。例えば、高電圧デプレッションモードトランジスタ２３と同等又はこれ以上の最大電流レベルを有することがあった従来の低電圧エンハンスメントモードトランジスタを以下のように変更して、図３の低電圧エンハンスメントモードトランジスタ２４を製造する。図４に示すように、従来の低電圧エンハンスメントモードトランジスタ２２のゲート幅ＷＧ（すなわち、電流が流れる方向に実質的に直交する方向のゲートの長さ）を狭くすることによって、低電圧エンハンスメントモードトランジスタ２４の最大電流レベルを高電圧デプレッションモードトランジスタ２３の最大電流レベルより低くすることができる。
【００４２】
これに代えて、低電圧エンハンスメントモードトランジスタが電界効果トランジスタ（field-effect transistor：ＦＥＴ）、例えば、横型ＦＥＴ（lateral FET）である場合、トランジスタがオン状態にバイアスされる等してトランジスタのチャネルが完全にエンハンスされたときのエンハンスメントモードトランジスタのゲート領域におけるチャネルの荷電密度をアクセス領域におけるチャネルの電荷密度より低くしてもよい。これは、例えば、図５Ｂに示すように、低電圧エンハンスメントモードトランジスタのゲート電極、すなわち、トランジスタのゲート領域の下の半導体材料を凹ませることによって、又は幾つかの場合、図５Ｃに示すように、ゲート電極と基底にある半導体材料との間に誘電体材料、例えば、チャネルを空乏にする誘電体（チャネル空乏誘電体）を挿入することによって実現できる。トランジスタがオン状態のときの低電圧エンハンスメントモードトランジスタのゲート領域の荷電密度を減少させることによって、最大電流を減少させることができ、これによって、低電圧エンハンスメントモードトランジスタの最大電流レベルを高電圧デプレッションモードトランジスタ２３の最大電流レベルより実質的に低くすることができる。後述するように、ゲート領域の荷電密度を低減する手法は、低電圧エンハンスメントモードトランジスタのアクセス抵抗（すなわち、デバイスアクセス領域の抵抗）が従来の低電圧エンハンスメントモードトランジスタに比べて高くならないため、ゲート幅を削減する手法より望ましい。したがって、電子部品の総合的なオン抵抗は、低電圧エンハンスメントモードトランジスタのアクセス抵抗が大きくなる具体例に比べて、上昇しない。
【００４３】
ここで言うトランジスタの「ゲート領域」とは、トランジスタのゲートの直下のトランジスタの部分を指し、例えば、図５Ａ〜図５Ｃのゲート電極３２の下の領域を指す。ここで言うトランジスタの「アクセス領域」とは、トランジスタのソース電極とゲート電極との間、及びゲート電極とドレイン電極との間の領域、すなわち、図５Ａ〜図５Ｃの領域５２を指す。ここで言う「チャネル空乏誘電体（channel-depleting dielectric）」とは、トランジスタのゲート電極と半導体材料層との間に配置されると、例えば、誘電体が負電荷を含むために、又は誘電体と、基底にある層の間の界面に負電荷が誘起されるために、又は他のメカニズムによって、トランジスタチャネル内の負電荷の量を低減する誘電体材料である。チャネル空乏誘電体として機能する絶縁体の具体例としては、以下に限定するわけではないが、ＨｆＯ２、Ｔａ２Ｏ５、ＺｒＯ２及びＡｌＳｉＮ等がある。幾つかの具体例では、チャネル空乏誘電体は、ＨｆＯ２、Ｔａ２Ｏ５又はＺｒＯ２等の高誘電体（high-K dielectric）であってもよい。例えば、ｋ＞４等、誘電率がシリコン酸化物の誘電率より高い誘電体材料を高誘電体と呼ぶことができるが、高誘電体は、通常、ｋ＞１５の誘電率を有する。
【００４４】
図４及び図５は、上述した具体例を示す図である。図４は、従来の低電圧エンハンスメントモードトランジスタ２２と、一実施形態に基づく図３の低電圧エンハンスメントモードトランジスタ２４とを並べて示す平面図である。図４に示すように、２つのトランジスタ間の実質的な違いは、トランジスタ２４のゲート幅ＷＧがトランジスタ２２のゲート幅より実質的に狭いことである。例えば、従来の低電圧エンハンスメントモードトランジスタ２２は、定格として、オフ状態で約４０Ｖの電圧を阻止し、オン状態で最大約１００Ａの電流を流し、約１０ｍΩのオン抵抗を有することができる。このようなデバイスのゲート幅の電流密度は、通常、約０．３Ａ／ｍｍであり、これは、総ゲート幅が約３３０ｍｍであることを意味する。図１の構成の高電圧デプレッションモードトランジスタに組み合わされると、高電圧デプレッションモードトランジスタが、定格として、オフ状態で６００Ｖの電圧を阻止し、オン状態で最大約７０Ａの電流を流し、約１０５ｍΩのオン抵抗を有する場合、ハイブリッドデバイスの総合的な抵抗は、約１２５ｍΩ（デプレッションモードトランジスタの１０５ｍΩ、エンハンスメントモードトランジスタの１０ｍΩ及びトランジスタ間の接続の接続によって生じる約１０ｍΩの合計）となり、最大電流レベルは、約７０Ａとなる。上述したものと同じ電圧処理能力のデバイスについて、望まれる最大電流レベルが３０Ａである場合、従来の低電圧エンハンスメントモードトランジスタ２２を、ゲート幅がトランジスタ２２のゲート幅の３０％である（すなわち、約１／３又は１／３より僅かに狭い）が、他はトランジスタ２２と実質的に同様のトランジスタ２４に置換することができる。この場合、トランジスタ２４のオン抵抗は、トランジスタ２２の約３．３倍、すなわち、約３３ｍΩとなる。この結果、ハイブリッドデバイスの総オン抵抗は、約１５８ｍΩとなり、すなわち、低電圧エンハンスメントモードトランジスタ２２を用いるハイブリッドデバイスに対する上昇率は２７％未満であり、一方、このハイブリッドデバイスの最大電流レベルは、低電圧エンハンスメントモードトランジスタ２２を用いるハイブリッドデバイスの半分以下となる。更に、典型的な高電圧エンハンスメントモードトランジスタは、定格として、オフ状態で６００Ｖの電圧を阻止し、オン状態で最大約７０Ａの電流を流し、通常、約１７５Ωのオン抵抗を有する。したがって、図３のハイブリッドデバイス３は、従来の高電圧エンハンスメントモードトランジスタに比べて、同程度の電圧阻止能力及び実質的に低い最大電流レベルを有することができると共に、オン抵抗を低くすることができる。
【００４５】
図５Ａは、従来の低電圧エンハンスメントモードトランジスタ２２の断面図であり、図５Ｂ及び図５Ｃは、本発明の他の実施形態に基づく低電圧エンハンスメントモードトランジスタ２４’／２４”の断面図である。低電圧エンハンスメントモードトランジスタ２４’、２４”の何れも、図３の低電圧エンハンスメントモードトランジスタ２４として使用することができる。図５Ａ及び図５Ｂに示すように、トランジスタ２２、２４’の間の違いは、トランジスタ２４’のゲート電極３２の下方の半導体層構造５１、すなわち、トランジスタのゲート領域が凹んでいる点であり、トランジスタ２２は、このような凹みはない。幾つかの具体例では、従来の低電圧エンハンスメントモードトランジスタ２２及び低電圧エンハンスメントモードトランジスタ２４’の半導体層構造５１の両方がゲート領域で凹んでいるが、トランジスタ２４’の凹部は、トランジスタ２２の凹部（図示せず）より深い。図５Ａ及び図５Ｃに示すように、トランジスタ２２、２４”の違いは、トランジスタ２４”がゲート電極と半導体層構造５１との間にチャネル空乏誘電体５３を有し、両方のトランジスタがオン状態にバイアスされ、すなわち、（デバイスをオンにするために）ソース電極に対してゲート電極に十分高い電圧が印加されたとき、トランジスタ２２に比べて、トランジスタ２４”のゲート領域のチャネル荷電密度が低くなるという点である。
【００４６】
低電圧デバイスは、高電圧を阻止する能力を有する必要がないため、低電圧デバイスのオン抵抗は、同様の最大電流レベルが流れるように設計された高電圧デバイスのオン抵抗より、通常、遙かに小さい。例えば、低電圧デバイスのオン抵抗は、低電圧デバイスと同様の最大電流レベルを流すように設計された高電圧デバイスの１／３以下、１／５以下、１／１０以下、又は少なくとも１／２０以下とすることができる。したがって、総合的なオン抵抗が２つのトランジスタのそれぞれのオン抵抗の合計に略々等しい図３に示すようなハイブリッドエンハンスメントモード電子部品においては、低電圧エンハンスメントモードトランジスタ２４のオン抵抗が高くなっても、ハイブリッドエンハンスメントモード電子部品３のオン抵抗を十分に低くすることができる。
【００４７】
例えば、低電圧エンハンスメントモードトランジスタのオン抵抗が、高電圧デプレッションモードトランジスタのオン抵抗の１／５であり、両方のトランジスタが同じ最大電流レベルを有するように設計されたハイブリッドエンハンスメントモード電子部品を想定する。低電圧エンハンスメントモードトランジスタのゲート幅が１／２に削減されると、低電圧エンハンスメントモードトランジスタの最大電流レベルも１／２に減少し、低電圧エンハンスメントモードトランジスタのオン抵抗は、２倍に増加する。この場合、ハイブリッドエンハンスメントモード電子部品の最大電流レベルが約１／２になるが、ハイブリッドエンハンスメントモード電子部品のオン抵抗は、僅かに約１．１７倍になるだけである。
【００４８】
上述のように、例えば、ゲート凹部又はチャネル空乏誘電体を用いて低電圧エンハンスメントモードトランジスタのゲート領域における電荷を減少させることによって、ハイブリッドエンハンスメントモード電子部品の最大電流レベルを低下させることができると共に、これに伴うオン抵抗の増加は、低電圧エンハンスメントモードトランジスタのゲート幅を削減させた場合に比べて、抑制することができる。これは、低電圧エンハンスメントモードトランジスタの総合的なオン抵抗が、内在的なオン抵抗とアクセス抵抗の合計であるためである。ゲート幅を１／Ｘに削減すると、内在的なオン抵抗とアクセス抵抗の両方がＸ倍に増加するが、ゲート領域における電荷を減少させた場合は、デバイスの内在的なオン抵抗だけが増加し、アクセス抵抗は、略々変わらない。
【００４９】
図３の低電圧エンハンスメントモードトランジスタ２４及び高電圧デプレッションモードトランジスタ２３は、上述した条件を満たすトランジスタであってもよい。幾つかの具体例では、低電圧エンハンスメントモードトランジスタ２４の最大電流レベルは、５０Ａ以下であり、例えば、４０Ａ未満又は３０Ａ未満であってもよい。幾つかの具体例では、低電圧エンハンスメントモードトランジスタ２４は、シリコントランジスタ、ＦＥＴ又はＭＯＳＦＥＴ等のシリコンデバイス（すなわち、半導体材料が主にシリコンであるデバイス）である。他の具体例では、高電圧デプレッションモードトランジスタ２３は、ＩＩＩ−Ｎトランジスタ又はＦＥＴ等のＩＩＩ−Ｎデバイスである。更に他の具体例では、低電圧エンハンスメントモードトランジスタ２４は、窒素面、Ｎ面又はＮ極ＩＩＩ−Ｎデバイス等のＩＩＩ−Ｎデバイスである。窒素面、Ｎ面又はＮ極性ＩＩＩ−Ｎデバイスは、成長基板から最も遠いＮ面又は［０００１ｂａｒ］面を有するように成長されたＩＩＩ−Ｎ材料を含むことができ、又はＩＩＩ−Ｎ材料のＮ面又は［０００１ｂａｒ］面上のソース電極、ゲート電極又はドレイン電極を含むことができる。
【００５０】
図６は、高電圧デプレッションモードトランジスタ５６の設計によって、部品を流れる最大電流レベル（すなわち、短絡電流）が制限されたハイブリッドエンハンスメントモード電子部品６の回路図である。すなわち、高電圧デプレッションモードトランジスタ５６の最大電流レベルは、低電圧エンハンスメントモードトランジスタ２２の最大電流レベルより低く（例えば、実質的に小さく）することができ、これによって、ハイブリッド電子部品を流れる電流は、高電圧デプレッションモードトランジスタの最大電流レベルに略々等しいか、これより小さい値に制限される。図６のハイブリッドエンハンスメントモード電子部品６は、上述のように、単一の高電圧エンハンスメントモードトランジスタと実質的に同様に機能するように構成された高電圧デバイスである。ハイブリッドエンハンスメントモード電子部品６は、以下のように接続された低電圧エンハンスメントモードトランジスタ２２及び高電圧デプレッションモードトランジスタ５６を含む。高電圧デプレッションモードトランジスタのソース電極３４は、低電圧エンハンスメントモードトランジスタのドレイン電極３３に電気的に接続されており、高電圧デプレッションモードトランジスタのゲート電極３５は、低電圧エンハンスメントモードトランジスタ３１のソース電極に電気的に接続されている。
【００５１】
上述したように、ハイブリッド電子部品６の総合的なオン抵抗は、２つのトランジスタ２２、５６のそれぞれのオン抵抗の合計と略々等しい。高電圧デプレッションモードトランジスタ５６のオン抵抗は、通常、低電圧エンハンスメントモードトランジスタ２２のオン抵抗より遙かに大きいので、高電圧デプレッションモードトランジスタ５６を設計する際に、そのオン抵抗が大きくなり過ぎないようにすることが望ましい。例えば、低電圧エンハンスメントモードトランジスタのオン抵抗が、高電圧デプレッションモードトランジスタのオン抵抗の１／５であり、両方のトランジスタが同じ最大電流レベルを有するように設計されたハイブリッドエンハンスメントモード電子部品を想定する。高電圧エンハンスメントモードトランジスタのゲート幅が１／２に削減されると、高電圧エンハンスメントモードトランジスタの最大電流レベルも１／２に減少し、オン抵抗は、２倍に増加する。この場合、ハイブリッドエンハンスメントモード電子部品６の最大電流レベルは、約１／２になり、ハイブリッドエンハンスメントモード電子部品のオン抵抗は、約１．８３倍に上昇し、これは、ハイブリッドエンハンスメントモード電子部品を用いる用途では、大きすぎることがある。したがって、幾つかの用途では、デバイスのオン抵抗を大きくしすぎることなく、デバイスの最大電流レベルを目標値に減少させる高電圧デプレッションモードトランジスタの設計が望まれる。
【００５２】
上述したように、電子部品６の高電圧阻止能力は、高電圧Ｄモードトランジスタ５６によって提供されるので、高電圧Ｄモードトランジスタ５６は、通常、デバイスの合成オン抵抗への影響が大きい。ここで、高電圧Ｄモードトランジスタ５６のオン抵抗は、高電圧Ｄモードトランジスタ５６のチャネルではなく、高電圧阻止能力を提供するドレイン側アクセス領域内のドリフト領域の抵抗によって支配されることが多い。したがって、アクセス領域のデバイス幅を実質的に削減することなく、ゲートの下方の領域内の有効デバイス幅を削減することによって、電子部品６の総合的なオン抵抗の上昇を僅かにしながら、デバイスの最大電流レベルを実質的に制限することができる。
【００５３】
図７は、図６の高電圧デプレッションモードトランジスタ５６として用いることができる高電圧デプレッションモードトランジスタ、すなわち、ＩＩＩ−Ｎ高電子移動度トランジスタ（high electron mobility transistor：ＨＥＭＴ）の概略的な平面図（上面図）である。図８は、図７の破線８に沿ったトランジスタの断面図であり、図９は、図７の破線９に沿ったトランジスタの断面図である。図７〜図９のトランジスタは、（特に、図８〜図９に示すように）ソース６４とドレイン６５との間のＩＩＩ−Ｎ材料層８７において、（特に、図７に示すように）絶縁領域７０、７１、７２を有する。絶縁領域７０〜７２は、アクセス領域７３、７４の抵抗を実質的に増加させることなく、ゲート領域７６における有効デバイス幅を削減する。
【００５４】
絶縁領域は、後述するように、オン抵抗を許容可能な程度に低く維持しながら、デバイスを流れることができる最大電流レベル（短絡電流）Ｉｍａｘを低減又は最小化するように構成される。図９に示すように、絶縁領域７０〜７２は、デバイスチャネル１９内の遮蔽体を構成している。絶縁領域７０〜７２は、ＩＩＩ−Ｎ材料層８７のゲート領域７６内にあり、オプションとして、ソースアクセス領域７３及びドレインアクセス領域７４内に侵入していてもよい。電流を効果的に制限するために、絶縁領域７０〜７２は、少なくとも、ソース６４に最も近いゲート６６の下方に設けるとよい。すなわち、図９に示すように、絶縁領域は、それぞれ、ソースアクセス領域７３内にある第１の部分と、ゲート領域７６内にある第２の部分とを有することができる。また、オプションとして、図７及び図９に示すように、絶縁領域は、ドレインアクセス領域７４にまで延びていてもよく、すなわち、ドレインアクセス領域７４内にある第３の部分を有していてもよい。ゲート長が短いデバイスでは、絶縁領域７０〜７２をドレインアクセス領域７４にまで延ばすことによって、デバイスの製造が容易になる。
【００５５】
図８及び図９の断面図に示すように、トランジスタデバイスは、（オプションとして省略可能な）基板８０と、半導体材料構造８７と、例えば、半導体材料構造８７内の二次元電子ガス（２ＤＥＧ）である導電チャネル１９とを備える。半導体材料構造８７は、ＩＩＩ−Ｎチャネル層８１とＩＩＩ−Ｎバリア層８２とを含み、層８１、８２の構成は、ＩＩＩ−Ｎチャネル層８１とＩＩＩ−Ｎバリア層８２の間の界面の近傍のＩＩＩ−Ｎチャネル層８１内に２ＤＥＧが誘起されるように選択される。トランジスタは、更に、第１の絶縁材料層８５及び第２の絶縁材料層８３を含む絶縁材料８８を有する。これに代えて絶縁材料層を同じ絶縁材料で形成してもよく、この場合、２つの絶縁材料層が共に単一の材料層を構成する。第１の絶縁材料層８５は、デバイスのゲート６６の下方のゲート領域７６内のゲート絶縁部分８９を含み、第２の絶縁材料層８３は、デバイスのアクセス領域７３、７４内にある。また、トランジスタは、ソース６４、ドレイン６５、ゲート６６及びフィールドプレート６８を備える。ゲート６６及びフィールドプレート６８は、直接的に接続されて、電極８９を構成しているように示されている。但し、これに代えて、ゲート６６及びフィールドプレート６８は、直接的に接続せず、互いに分離してもよい。
【００５６】
図７〜図９に示す傾斜フィールドプレート６８は、ゲートコンタクト６６と同じ導電材料から形成されている。このような導電材料の具体例は、Ｎｉ、Ｐｔ、ポリシリコン、Ａｌ、Ｔｉ、Ａｕ又はこれらの組合せである。トランジスタ等の半導体デバイスでは、フィールドプレートを用いて、デバイスの高電界領域の電界を整形して、ピーク電界を減少させ、デバイス降伏電圧を増加させ、これによって、より高い電圧での動作を実現することができる。フィールドプレートは、必ずしもゲートと同じ材料で形成する必要はなく、また、ゲートに接続する必要もなく、幾つかの場合、ソース、ドレイン、グラウンド又は直流電源に接続してもよい。（図８及び図９に示す）絶縁材料層８３は、ゲート及びフィールドプレート構造の形状を少なくとも部分的に画定する。例えば、図８及び図９の具体例では、絶縁材料層８３は、ゲートのドレイン側に傾斜したエッジ６１を有し、フィールドプレート６８は、傾斜したエッジ６１上に接触している。したがって、フィールドプレート２８を「傾斜フィールドプレート」と呼ぶ。傾斜したエッジ６１は、半導体材料構造８２の主面と非直角な実質的な部分を含む。また、傾斜フィールドプレートに代わるフィールドプレート構造を用いてもよい。
【００５７】
図７〜図９のトランジスタは、それぞれ、半導体材料構造８７の同じ側にソース電極６４及びドレイン電極６４、６５を有する横型デバイスである。但し、トランジスタは、ドレイン６５がソース６４に対して半導体材料構造８７の反対側にある縦型デバイスに変更してもよい。更に、デバイスは、如何なる種類の電界効果トランジスタであってもよく、ＩＩＩ極（ＩＩＩ面）デバイス、Ｎ極（Ｎ面）デバイス、非極性又は半極性デバイスであってもよい。Ｇａ面、ＩＩＩ族面又はＩＩＩ極性ＩＩＩ−Ｎデバイスは、成長基板の反対側のＩＩＩ族面又は［０００１］面を有するように成長されたＩＩＩ−Ｎ材料を含むことができ、及び／又はＩＩＩ−Ｎ材料のＩＩＩ族面又は［０００１］面に上のソース電極、ゲート電極又はドレイン電極を含むことができる。窒素面、Ｎ面又はＮ極性ＩＩＩ−Ｎデバイスは、成長基板の反対側のＮ面又は［０００１ｂａｒ］面を有するように成長されたＩＩＩ−Ｎ材料を含むことができ、又はＩＩＩ−Ｎ材料のＮ面又は［０００１ｂａｒ］面上のソース電極、ゲート電極又はドレイン電極を含むことができる。
【００５８】
デバイスのソース幅（図７のＷｓｏｕｒｃｅ）に対する絶縁領域間の分離距離（図７のＷｓｅｐ）及び正孔コレクタ領域の幅（図７のＷｉｓｏ）によって、デバイスの最大電流レベルが決まる。すなわち、図７〜図９のデバイスと略々同じであるが、絶縁領域７０〜７２がないデバイスの最大電流レベルをＩ０とすると、図７〜図９のデバイスの最大電流レベルは、Ｉ０＊（Ｗｓｏｕｒｃｅ−ΣＷｉｓｏ）／Ｗｓｏｕｒｃｅとなる（ΣＷｉｓｏは、全ての絶縁領域の幅の合計）。したがって、所与の絶縁領域幅Ｗｉｓｏに対して、最大電流レベルを高くすることが望まれる場合、Ｗｓｅｐをより大きくする必要があり、最大電流レベルを低くすることが望まれる場合、Ｗｓｅｐをより小さくする必要がある。
【００５９】
絶縁領域７０〜７２のそれぞれは、ソースアクセス領域７３（オプションとしてドレインアクセス領域７４）内で部分的に延びているだけであるため、デバイスのソース及びドレインアクセス抵抗は、絶縁領域７０〜７２がアクセス領域の全体に亘って延びている場合ほどは増加しない。したがって、デバイスの内在的なオン抵抗は、Ｗｓｏｕｒｃｅ／（Ｗｓｏｕｒｃｅ−ΣＷｉｓｏ）を係数として増加するが、総合的なデバイスオン抵抗（内在的抵抗とアクセス抵抗の合計値）は、実質的により小さい係数で増加するのみである。
【００６０】
上述したように、絶縁領域７０〜７２は、少なくともデバイスのゲート領域７６において、デバイスチャネル１９内の遮蔽体を構成している。領域７０〜７２は、例えば、イオン打ち込みによってＡｌ、Ｍｇ又は鉄イオン等でドーピングしてもよく、ｐ型であってもよく、公称ｐ型（nominally p-type）であってもよく、絶縁性を有していてもよい。これに代えて、（図８〜図９に示すｎ型チャネルとは逆に）チャネルがｐ型チャネルであるデバイスでは、絶縁領域７０〜７２は、ｎ型であってもよく、公称ｎ型（nominally n-type）であってもよく、絶縁性を有していてもよい。
【００６１】
幾つかの具体例では、絶縁領域７０〜７２は、動作の間にデバイス内で生成された正孔を捕集するように構成される。このような具体例では、領域７０〜７２は、実質的な正孔電流を流すが、実質的な電子電流を流さない。すなわち、幾つかの具体例では、領域７０〜７２を流れることができる最大の正孔電流密度は、領域７０〜７２を流れることができる最大の電子電流密度の少なくとも１００倍である。更に、幾つかの具体例では、ゲート電極は、絶縁領域７０〜７２に直接的に接触してもよい（図７〜図９には示していない）。すなわち、図９に示すように、ゲート絶縁部分８９をエッチングして、絶縁領域７０〜７２の直接上に開口を設け、ゲート６６が開口内に堆積され、基底のＩＩＩ−Ｎ半導体材料に直接的に接触するようにしてもよい。
【００６２】
図１０は、本発明の他の具体例を示す図である。図１０は、図７の破線９に沿った代替の断面図である。図１０に示すように、絶縁領域７０（及び同様に絶縁領域７１、７２）は、ＩＩＩ−Ｎ材料構造８７に凹部をエッチングすることによって形成され、これによって、導電チャネル１９内の遮蔽体を構成している。図１０に示すように、凹部は、２ＤＥＧチャネル１９を超えて延び、これによって、ＩＩＩ−Ｎバリア層８２の厚さ全体に亘って、及びＩＩＩ−Ｎチャネル層８１の少なくとも一部に延びている。これに代えて、凹部は、バリア層８２の一部のみであるが、ソースに対してゲート６６に０Ｖ以下の電圧（すなわち、負電圧）が印加されたときに絶縁領域７０〜７２において２ＤＥＧチャネル１９が誘起されない十分な深さまで延びていてもよい（図示せず）。更に、図１０では、電極８９が絶縁領域７０においてＩＩＩ−Ｎ材料８７に直接的に接触しているが、ＩＩＩ−Ｎ材料８７と電極８９との間の凹部に絶縁材料層（図示せず）を設け、これによって、電極８９が絶縁領域７０において基底にあるＩＩＩ−Ｎ材料８７に直接的に接触しないようにしてもよい。例えば、幾つかの具体例では、絶縁領域７０において、電極８９と基底にあるＩＩＩ−Ｎ材料８７との間に１又は複数の層８５、８３が設けられる。
【００６３】
図６のトランジスタ５６のために用いることができる、電流リミッタが組み込まれた他のデプレッションモードトランジスタを図１１〜図１２に示す。図１１は、デバイスの平面図であり、図１２は、図１１の破線９０に沿った断面図である。図１１〜図１２のデバイスは、絶縁領域７０〜７２が含まれていない点を除けば、図７〜図１０のデバイスと同様である。これらに代えて、ＩＩＩ−Ｎバリア層８２は、ゲート領域７６においてデバイス内に凹み、ソース６４に対して、ゲート６６に０Ｖ又はこれ以下の電圧が印加されたとき、ゲート領域７６の２ＤＥＧ荷電密度がアクセス領域７３、７４の２ＤＥＧ荷電密度より実質的により低くなるようにしている。但し、バリア層８２は、（ソースに対する）０Ｖゲートバイアスでゲート領域７６に２ＤＥＧ電荷が誘起されるように、ゲート領域７６において十分な厚さに形成されており、これによって、デバイスは、０Ｖゲートバイアスでオン状態になる。
【００６４】
図１１〜図１２の高電圧デプレッションモードトランジスタでは、アクセス領域７３、７４内の荷電密度又は伝導率は、ゲート領域７６内の荷電密度又は伝導率より高く、アクセス抵抗は、凹部の影響を受けないので、オン抵抗に与える影響を最小限にしながら、デバイスの最大電流レベルを所望の値に低減することができる。他の具体例では、ゲート凹部の代替となる手法を用いて、０Ｖゲートバイアスにおいて、ゲート領域７６の荷電密度又は伝導率をアクセス領域７３、７４の荷電密度又は伝導率に対して低減することができる。例えば、ゲート領域７６において、ＩＩＩ−Ｎ材料構造８７の最上位の表面の近傍のＩＩＩ−Ｎバリア層８２にフッ素イオン等のイオンを注入し又は含有させて、０Ｖゲートバイアスにおけるゲート領域７６の２ＤＥＧ荷電密度を低減してもよい。
【００６５】
幾つかの具体例について説明した。但し、ここに開示した技術及びデバイスの思想及び範囲から逸脱することなく、様々な変更を加えることができることは明らかである。例えば、図３及び図６の電子部品３、６の高電圧Ｅモード動作は、Ｄモードトランジスタ２３／５６のゲート電極３５をＥモードトランジスタ２４／２２のソース電極３１に電気的に接続することによって部分的に達成されているが、このような動作を達成するために他の構成を用いてもよい。例えば、電子部品３、６は、電子部品のスルーレートを低減するために、Ｄモードトランジスタ２３／５６のゲート電極３５とＥモードトランジスタ２４／２２のソース電極３１との間に抵抗器（図示せず）を備えていてもよい。この場合、ゲート電極３５は、ソース電極３１に電気的に結合（例えば、抵抗結合）されるが、２つの電極は、電気的に接続されていない。したがって、他の具体例も特許請求の範囲に含まれる。
【図１】
2015526900.tif 000003
【図２】
2015526900.tif 000004
【図３】
2015526900.tif 000005
【図４】
2015526900.tif 000006
【図５Ａ】
2015526900.tif 000007
【図５Ｂ】
2015526900.tif 000008
【図５Ｃ】
2015526900.tif 000009
【図６】
2015526900.tif 000010
【図７】
2015526900.tif 000011
【図８】
2015526900.tif 000012
【図９】
2015526900.tif 000013
【図１０】
2015526900.tif 000014
【図１１】
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【図１２】
2015526900.tif 000016
【手続補正書】
【提出日】平成27年3月18日(2015.3.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の降伏電圧、第１のオン抵抗及び第１の最大電流レベルを有し、ソース電極、ゲート電極及びドレイン電極を備えるデプレッションモードトランジスタと、
第２の降伏電圧、第２のオン抵抗及び第２の最大電流レベルを有し、ソース電極、ゲート電極及びドレイン電極を備えるエンハンスメントモードトランジスタとを備え、
前記デプレッションモードトランジスタのソース電極は、前記エンハンスメントモードトランジスタのドレイン電極に電気的に接続され、前記デプレッションモードトランジスタのゲート電極は、前記エンハンスメントモードトランジスタのソース電極に電気的にされ、
前記第２のオン抵抗は、前記第１のオン抵抗より小さく、前記第２の最大電流レベルは、前記第１の最大電流レベルより低い電子部品。
【請求項２】
前記第２の降伏電圧は、前記第１の降伏電圧より低い請求項１記載の電子部品。
【請求項３】
前記デプレッションモードトランジスタは、高電圧デバイスであり、前記エンハンスメントモードトランジスタは、低電圧デバイスである請求項２記載の電子部品。
【請求項４】
前記電子部品は、単一の高電圧エンハンスメントモードトランジスタと実質的に同様に機能するように構成されている請求項２記載の電子部品。
【請求項５】
前記電子部品の最大電流レベルは、前記エンハンスメントモードトランジスタの最大電流レベルと略々同じ又はこれより低い請求項１記載の電子部品。
【請求項６】
前記エンハンスメントモードトランジスタのオン抵抗は、前記デプレッションモードトランジスタのオン抵抗の半分未満である請求項１記載の電子部品。
【請求項７】
前記エンハンスメントモードトランジスタの最大電流レベルは、前記デプレッションモードトランジスタの最大電流レベルの半分未満である請求項６記載の電子部品。
【請求項８】
前記エンハンスメントモードトランジスタの最大電流レベルは、約３５Ａ以下である請求項１記載の電子部品。
【請求項９】
前記デプレッションモードトランジスタの最大電流レベルは、約６０Ａ以上である請求項８記載の電子部品。
【請求項１０】
前記エンハンスメントモードトランジスタは、シリコンデバイスである請求項１記載の電子部品。
【請求項１１】
前記デプレッションモードトランジスタは、ＩＩＩ−Ｎデバイスである請求項１記載の電子部品。
【請求項１２】
前記エンハンスメントモードトランジスタは、シリコンデバイス又はＩＩＩ−Ｎデバイスである請求項１１記載の電子部品。
【請求項１３】
前記デプレッションモードトランジスタのゲート電極は、前記エンハンスメントモードトランジスタのソース電極に電気的に接続されている請求項１記載の電子部品。
【請求項１４】
前記エンハンスメントモードトランジスタは、半導体材料を更に備え、前記半導体材料と前記エンハンスメントモードトランジスタのゲートとの間にチャネル空乏誘電体を備える請求項１記載の電子部品。
【請求項１５】
第１の降伏電圧及び第１の最大電流レベルを有し、ソース電極、ゲート電極、ドレイン電極、半導体材料層及び前記半導体層内のチャネルを備えるデプレッションモードトランジスタと、
第２の降伏電圧及び第２の最大電流レベルを有し、ソース電極、ゲート電極及びドレイン電極を備えるエンハンスメントモードトランジスタとを備え、
前記デプレッションモードトランジスタのソース電極は、前記エンハンスメントモードトランジスタのドレイン電極に電気的に接続され、前記デプレッションモードトランジスタのゲート電極は、前記エンハンスメントモードトランジスタのソース電極に電気的にされ、
前記デプレッションモードトランジスタのソース電極に対して、前記デプレッションモードトランジスタのゲート電極に０Ｖが印加されたとき、前記デプレッションモードトランジスタのゲート領域におけるチャネルの伝導率又は荷電密度が、前記デプレッションモードトランジスタのアクセス領域におけるチャネルの伝導率又は荷電密度より小さい電子部品。
【請求項１６】
前記第１の最大電流レベルは、前記第２の最大電流レベルより低い請求項１５記載の電子部品。
【請求項１７】
前記第２の降伏電圧は、前記第１の降伏電圧より小さい請求項１６記載の電子部品。
【請求項１８】
前記デプレッションモードトランジスタは、高電圧デバイスであり、前記エンハンスメントモードトランジスタは、低電圧デバイスである請求項１７記載の電子部品。
【請求項１９】
前記電子部品は、単一の高電圧エンハンスメントモードトランジスタと実質的に同様に機能するように構成されている請求項１７記載の電子部品。
【請求項２０】
前記デプレッションモードトランジスタは、ＩＩＩ−Ｎデバイスである請求項１５記載の電子部品。
【請求項２１】
前記エンハンスメントモードトランジスタは、シリコンデバイス又はＩＩＩ−Ｎデバイスである請求項１９記載の電子部品。
【請求項２２】
前記デプレッションモードトランジスタの半導体材料層は、前記ゲート領域において凹んでいる請求項１５記載の電子部品。
【請求項２３】
前記デプレッションモードトランジスタのゲート電極は、前記エンハンスメントモードトランジスタのソース電極に電気的に接続されている請求項１５記載の電子部品。
【請求項２４】
第１の降伏電圧及び第１の最大電流レベルを有し、ソース電極、ゲート電極、ドレイン電極、前記ソース電極とドレイン電極との間のゲート領域及び前記ゲート領域の両側の複数のアクセス領域を含む半導体材料層、並びに前記半導体材料層内のチャネルを備えるデプレッションモードトランジスタと、
第２の降伏電圧及び第２の最大電流レベルを有し、ソース電極、ゲート電極及びドレイン電極を備えるエンハンスメントモードトランジスタとを備え、
前記デプレッションモードトランジスタのソース電極は、前記エンハンスメントモードトランジスタのドレイン電極に電気的に接続され、前記デプレッションモードトランジスタのゲート電極は、前記エンハンスメントモードトランジスタのソース電極に電気的にされ、
前記デプレッションモードトランジスタは、前記ゲート領域内に１つ以上の絶縁領域を備え、前記１つ以上の絶縁領域は、前記デプレッションモードトランジスタのアクセス抵抗を実質的に増加させることなく、前記１つ以上の絶縁領域を欠いている同様のデバイスに比べて前記第１の最大電流レベルを低下させるように構成され、
前記第１の最大電流レベルは、前記第２の最大電流レベルより低い電子部品。
【請求項２５】
前記第２の降伏電圧は、前記第１の降伏電圧より低い請求項２４記載の電子部品。
【請求項２６】
前記デプレッションモードトランジスタは、高電圧デバイスであり、前記エンハンスメントモードトランジスタは、低電圧デバイスである請求項２４記載の電子部品。
【請求項２７】
前記電子部品は、単一の高電圧エンハンスメントモードトランジスタと実質的に同様に機能するように構成されている請求項２４記載の電子部品。
【請求項２８】
前記デプレッションモードトランジスタは、ＩＩＩ−Ｎデバイスである請求項２４記載の電子部品。
【請求項２９】
前記エンハンスメントモードトランジスタは、シリコンデバイス又はＩＩＩ−Ｎデバイスである請求項２８記載の電子部品。
【請求項３０】
前記デプレッションモードトランジスタのゲート電極は、前記エンハンスメントモードトランジスタのソース電極に電気的に接続されている請求項２４記載の電子部品。
【請求項３１】
前記１つ以上の絶縁領域は、ドーパントを含む請求項２４記載の電子部品。
【請求項３２】
前記ドーパントは、Ｍｇ、Ａｌ及びＦｅからなるグループから選択される請求項３１記載の電子部品。
【請求項３３】
前記１つ以上の絶縁領域は、前記チャネル内の遮蔽体を構成する請求項２４記載の電子部品。
【請求項３４】
前記１つ以上の絶縁領域は、前記半導体材料層のゲート領域に形成された凹部を含む請求項２４記載の電子部品。
【請求項３５】
前記凹部は、チャネルを介して形成されている請求項３４記載の電子部品。
【請求項３６】
請求項２４記載の電子部品を動作させる方法において、
前記エンハンスメントモードトランジスタのソース電極に対して前記エンハンスメントモードトランジスタのゲート電極に正電圧を印加し、前記エンハンスメントモードトランジスタのソース電極に対して前記デプレッションモードトランジスタのドレイン電極に実質的な正電圧を印加して、前記エンハンスメントモードトランジスタのソース電極と前記デプレッションモードトランジスタのドレイン電極との間に前記電子部品の最大電流レベルの電流を流し、前記電子部品の最大電流レベルが、前記第１の最大電流レベル以下である方法。
【請求項３７】
電子部品を動作させる方法において、前記電子部品は、
第１の降伏電圧及び第１の最大電流レベルを有し、ソース電極、ゲート電極、ドレイン電極、前記ソース電極とドレイン電極との間のゲート領域及び前記ゲート領域の両側の複数のアクセス領域を含む半導体材料層、前記半導体材料層内のチャネル、並びに前記ゲート領域内の１つ以上の絶縁領域を備えるデプレッションモードトランジスタと、
第２の降伏電圧及び第２の最大電流レベルを有し、ソース電極、ゲート電極及びドレイン電極を備えるエンハンスメントモードトランジスタとを備え、前記デプレッションモードトランジスタのソース電極は、前記エンハンスメントモードトランジスタのドレイン電極に電気的に接続され、前記デプレッションモードトランジスタのゲート電極は、前記エンハンスメントモードトランジスタのソース電極に電気的にされ、
前記方法は、
前記エンハンスメントモードトランジスタのソース電極に対して前記エンハンスメントモードトランジスタのゲート電極に正電圧を印加し、前記エンハンスメントモードトランジスタのソース電極に対して前記デプレッションモードトランジスタのドレイン電極に実質的な正電圧を印加して、前記エンハンスメントモードトランジスタのソース電極と前記デプレッションモードトランジスタのドレイン電極との間に前記電子部品の最大電流レベルの電流を流し、前記電子部品の最大電流レベルが、前記第１の最大電流レベル以下であり、前記第１の最大電流レベルは、前記第２の最大電流レベルより低い方法。
【請求項３８】
前記１つ以上の絶縁領域は、ドーパントを含む請求項３７記載の方法。
【請求項３９】
前記ドーパントは、Ｍｇ、Ａｌ及びＦｅからなるグループから選択される請求項３８記載の方法。
【請求項４０】
前記１つ以上の絶縁領域は、前記チャネル内の遮蔽体を構成する請求項３７記載の方法。
【請求項４１】
前記１つ以上の絶縁領域は、前記半導体材料層のゲート領域に形成された凹部を含む請求項３７記載の方法。
【請求項４２】
前記凹部は、チャネルを介して形成されている請求項４１記載の方法。
【国際調査報告】
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