(57)【要約】対数コンパンディング比率複数同時実行式超高速ＡＤＣ及びＤＡＣにおいて、電圧降下がゼロである電圧フォロー部スイッチのサポートにより、無損失臨界点作動型スイッチ組を構成する。分圧抵抗において、Ａ／Ｄ変換とＤ／Ａ変換の量子化電圧を直接に獲得することにより、変換ステップを簡素化させ、変換誤差を低減することができる。また、多次元多ビット同時実行、超高速、対数コンパンディング率、高ビット変換、誤差が少ないＡ／Ｄ変換とＤ／Ａ変換を実現することができる。【選択図】図4
2015503862.tif 000002
【特許請求の範囲】
【請求項１】
対数コンパンディング比率複数同時実行式超高速ＡＤＣ及びＤＡＣにおいて、対数ＡＤＤＡはいずれも多次元の子次元ＡＤＤＡで構成され、少なくとも１つの子次元ＡＤＤＡは点電位処理装置を含み、第λ番目の点電位処理装置は、２つの通用のモジュール、すなわち第λ番目の点電位形成モジュールと点電位取得モジュールとを含み、
第λ番目の点電位形成モジュールは、参考電位を形成する抵抗チェーンと点電位を確定する回路とで構成されており、Ｑ＝２ｑになり、ｑビット第λ番目の子次元ＡＤＤＡ参考電位点は直列に接続されたＱ個の抵抗により形成されるように、該抵抗チェーンはＱ＋１個の電位点ＶλＱ、Ｖλ（Ｑ−１）、・・・、Ｖλ１を形成し、ここでＶλ（Ｑ−１）、・・・、Ｖλ１、Ｖλ０は第λ番目のＱ次元参考電位点であり、ＶλＱと電源正極Ｖｐとが同様であり、ＶλＱがＱ次元参考電位に含まれないことにより、ｇは次元の下付き（０〜Ｑ−１）のいずれかの１つの点と同様になり、このｇ点をテスト点といい、このＶλｇを第λ番目の第ｇ次元参考電位といい、量子化間隔を次元差Δλｇ＝Ｖλ（ｇ＋１）−Ｖλｇともいい、比較電圧ＵλＺが変換範囲ＶλＱ〜０を超えないとき、ＵλＺに対応する１つの点Ｇが必ず存在し、ｇ＝Ｇであるとき、Ｖλ（Ｇ＋１）＞ＵλＺ＞ＶλＧ、かつＵλＺ−ＶλＧ＜ΔλＧになり、Ｇ点を所定点と命名し、所定点ＧのＶλＧはＵλＺの参考点より小さいとともにＵλＺの参考点に最接近し、かつ参考点Ｖλ（Ｑ−１）〜Ｖλ０中の特殊の参考点であり、ＶλＧに表記し、ＶλＧを第λ番目の点電位といい、現在の第λ番目の子次元ＡＤＤＡにおいて、点電位ＶλＧはＵλＺの変換値であり、
点電位取得モジュールは、第λ番目の子次元ＡＤＤＡにおいて、参考電位点Ｖλ（Ｑ−１）〜Ｖλ０中の点電位ＶλＧを確認することができるが、点電位ＶλＧを検出したことではないので、点電位取得モジュールを使用する必要があり、点電位取得モジュールは点電位スイッチであり、一組の臨界点作動型スイッチは点電位スイッチを構成し、点電位スイッチＪＤＷＫＧλは臨界点作動型スイッチ組ＬＪＫＧＺλと多電気路線スイッチＤＬＫＧλと含み、臨界点作動型スイッチ組は一組の臨界点作動型スイッチの出力端を１つの公共端にし、臨界点作動型スイッチのすべての入力端は臨界点作動型スイッチ組の入力端組を構成し、制御ワードでオンさせた１つの入力端を選択開通端にし、第λ番目の第ｇ次元臨界点作動型スイッチＳλｇの臨界点作動型スイッチ点Ｓλｇ上にある上下２つの制御端Ｉλ（ｇ＋１）とＩλｇはそれぞれ、電位比較値Ｉ*λ（ｇ＋１）とＩ*λｇと同値になるように電位比較値に接続され、Ｉλ（ｇ＋１）＝１又はＩλｇ＝０になるとき、スイッチ点Ｓλｇがオフされ、スイッチ点ＳλｇがＩλ（ｇ＋１）＝０であるとともにＩλｇ＝１である条件を満たすときのみ、スイッチ点Ｓλｇがオンされるとともに選択開通点ＳλＧになり、選択開通点ＳλＧの電位は第λ番目の第ｇ次元電位ＶλＧであり、第λ番目の点電位ＶλＧといい、
点電位ＶλＧは、Ａ／Ｄ変換又はＤ／Ａ変換のブリッジであり、かつそれぞれデジタル信号Ｄλ（ｑ−１）〜Ｄλ０及び比較電圧ＵλＺと所定の対応関係を持ち、この対応関係は参考点Ｖλ（Ｑ−１）〜Ｖλ０と制御ワードＩλ（Ｑ−１）〜Ｉλ０と臨界点作動型スイッチ組Ｓλ（Ｑ−１）〜Ｓλ０との間の対応関係により実現し、点電位ＶλＧは参考点Ｖλ（Ｑ−１）〜Ｖλ０中の１つの臨界点であり、制御ワードＩλ（Ｑ−１）〜Ｉλ０の値と臨界点作動型スイッチ組Ｓλ（Ｑ−１）〜Ｓλ０の選択開通点とにより点電位ＶλＧを決定し、
点電位ＶλＧは、参考点Ｖλ（Ｑ−１）〜Ｖλ０と制御ワードＩλ（Ｑ−１）〜Ｉλ０と臨界点作動型スイッチ組Ｓλ（Ｑ−１）〜Ｓλ０との間の対応関係により獲得し、
一方面において、Ｖλ（Ｑ−１）〜Ｖλ０とデジタル信号の対応関係は、Ｖλ（Ｑ−１）〜Ｖλ０と制御ワードＩλ（Ｑ−１）〜Ｉλ０の対応関係であり、Ｖλ（Ｑ−１）〜Ｖλ０中には１つの臨界点ＶλＧが存在し、第λ番目の比較電圧ＵλＺ＞（ＶλＧ〜Ｖλ０）であることにより、参考点ＶλＧ〜Ｖλ０に対応する制御ワードＩλＧ〜Ｉλ０は１になり、すなわち、ＶλＧの以下に接続された各臨界点作動型スイッチ（Ｓλ（Ｇ−１）〜Ｓλ０）の制御ワードＩλ（ｇ＋１）＝Ｉλｇ＝１になり、すべての（Ｓλ（Ｇ−１）〜Ｓλ０）はオフ状態になり、ＵλＺ＜（ＶλＱ〜Ｖλ（Ｇ＋１））であることにより、参考点ＶλＱ〜Ｖλ（Ｇ＋１）に対応する制御ワードＩλＱ〜Ｉλ（Ｇ＋１）は０になり、すなわち、ＶλＧの以上に接続された各臨界点作動型スイッチ（Ｓλ（Ｇ＋１）〜Ｓλ（Ｑ−１））の制御ワードＩλ（ｇ＋１）＝Ｉλｇ＝０になり、すべての（Ｓλ（Ｇ＋１）〜Ｓλ（Ｑ−１））はオフ状態になり、臨界点の臨界点作動型スイッチＳλＧの制御ワードのみがＩλ（Ｇ＋１）＝０、ＩλＧ＝１になり、オン状態になり、一方面において、Ｖλ（Ｑ−１）〜Ｖλ０とＳλ（Ｑ−１）〜Ｓλ０とが対応し、両者は直接に接続されるか或いは算術回路により間接的に接続され、Ｓλ（Ｑ−１）〜Ｓλ０中の選択開通点ＳλＧは取得した点電位ＶλＧを点電位スイッチバスＳλに送信するとともに、他の子次元ＡＤＤＡの点出力値に送信して集合演算を行うことにより、Ａ／Ｄ又はＤ／Ａ変換を行い、上述した点電位ＶλＧは比較電圧ＵλＺに最接近する参考点であり、両者の関係はＶλＧ＝ＵλＺ−ＵλＸであり、ＵλＸは小数電圧であり、かつその参考電位の電圧範囲より小さく、
臨界点作動型スイッチは従来の信号損失スイッチと無損失スイッチとを含み、無損失スイッチはフォロースイッチを信号スイッチにし、信号を送信するか或いは信号を切断し、電圧フォロースイッチは２つのモジュール、すなわちフォロー部と電源スイッチとを含み、電源スイッチは該フォロー部電源回路上に設けられた電子装置であり、かつ制御ワードで該フォロー部電源回路の開閉を制御することにより、フォロー部信号回路の開閉を制御することができる、ことを特徴とする対数コンパンディング比率複数同時実行式超高速ＡＤＣ及びＤＡＣ。
【請求項２】
フォロースイッチに基づいた無損失スイッチにおいて、フォロースイッチを信号スイッチにすることにより、信号を送信又は切断し、フォロースイッチは２つのモジュールであるフォロー部と電源スイッチとを含み、電源スイッチは前記フォロー部電源回路上に設けられた電子装置であり、かつ制御ワードで該フォロー部電源回路の開閉を制御することができ、
該フォロー部は、電源がオンされた状態において電圧フォロー状態になり、信号を同相端に入力するとき、その出力端の電圧が同相端の電圧に精密にフォローすることにより、信号がオンされ、電源がオフされた状態において、フォロー部の信号が切断されることにより、フォロースイッチは制御ワードで該フォロー部電源回路の開閉を制御するとともに、フォロー部信号回路の開閉を制御することができ、制御ワードはフォロースイッチの開閉の論理関係によって自由に設定し、例えば常開、常閉、臨界点作動型スイッチなどに設定することができ、フォロースイッチを臨界点作動型スイッチの論理関係に設定し、臨界点作動型スイッチＳλｇはＳλｇ１、Ｓλｇ２、Ｓλｇ３などのような様々な回路構造の臨界点作動型スイッチを含む、ことを特徴とするフォロースイッチに基づいた無損失スイッチ。
【請求項３】
電源スイッチ制御論理を設定することにより、フォロースイッチを無損失スイッチＳλｇに構成することができ、その論理関係は、Ｉλｇ＝０或いはＩλ（ｇ＋１）＝１であるとき、Ｓλｇ信号がオフされることであり、Ｉλｇ＝１かつＩλ（ｇ＋１）＝０である場合のみ、高電位が電源スイッチＫＳ１とＫＳ３をオンさせ、かつ低電位が電源スイッチＫＳ０とＫＳ２をオンさせることにより、Ａλｇ電源がオンされ、かつＡλｇ信号もオンされ、逆に、Ｉλｇ＝０或いはＩλ（ｇ＋１）＝１である場合は、ＫＳ１とＫＳ３をオフさせるか或いはＫＳ０とＫＳ２をフさせることにより、Ａλｇ電源がオフされ、かつＡλｇ信号もオフされ、回路を簡単化するため、ＫＳ０とＫＳ２のうちいずれか１つを短絡させ、ＫＳ１とＫＳ３のうちいずれか１つを短絡させることができる、ことを特徴とする請求項２に記載のフォロースイッチに基づいた無損失スイッチ。
【請求項４】
ｍ番＊ｑビット同抵抗式対数ＡＤＣを構成し、原始入力交流信号ｕαyは前置回路ＱＺＤＬにより処理された後、第α番目の入力電圧Ｕαyになり、第λ番目の入力電圧Ｕλyの範囲は０〜Ｖｐであり、第λ番目の子次元ＡＤ＃λが第λ番目の入力電圧Ｕλyに対してＡＤ変換を行うことは、下記の５つのモジュールで行い、
（１）点電位ＶλＧ形成モジュール：Ｑ＝２ｑであり、第λ番目の同時実行部の分圧抵抗チェーンＲλ（Ｑ−１）〜Ｒλ０は第λ番目の電位参考点Ｖλ（Ｑ−１）〜Ｖλ０を形成し、この式においてＶλ０は最小電位であり、参考点Ｖλ（Ｑ−１）〜Ｖλ１は同時実行部中のコンパレータＣλ（Ｑ−１）〜Ｃλ１の逆相端に接続され、第λ番目の入力電圧Ｕλｙはサンプリングした後にＵ*λｙになり、かつ最小電位Ｖλ０を加えた後には比較電圧Ｕλｚになり、この電圧をコンパレータＣλ（Ｑ−１）〜Ｃλ１の同相端に入力して、電位参考点Ｖλ（Ｑ−１）〜Ｖλ０と比較して点電位ＶλＧを獲得し、関係式Ｖλ（Ｇ＋１）＞Ｕλｚ＞ＶλＧにより、第λ番目の比較値Ｉλ（Ｑ−１）〜Ｉλ１の分界点Ｇを獲得し、かつＩλ（Ｑ−１）〜Ｉλ（Ｇ＋１）＝０、ＩλＧ−Ｉλ１＝１になり、ＩλＱは定値０であり、Ｉλ０は定値１であり、比較値Ｉλ（Ｑ−１）〜Ｉλ０がエンコーダーＢＭλによって符号化されることにより、点電位ＶλＧのデジタル出力値Ｄλ（ｑ−１）〜Ｄλ０を獲得し、上述したことにより、点電位ＶλＧをブリッジとし、比較電圧Ｕλｚを点電位ＶλＧに変換するとともに、デジタル信号Ｄλ（ｑ−１）〜Ｄλ０に変換し、
（２）スイッチ誤差低減モジュール：スイッチ誤差を低減する方法は二種があるが、一番目の方法は、同じ幅で参考点電位と入力電圧をベッドフォームすることであり、二番目に方法は、無損失スイッチを採用することであり、
（３）点電位ＶλＧ取得モジュール：ＡＤ＃＃において、点電位ＶλＧを取得する必要がない最後のモジュールを除去し、他のすべてのモジュールは次の変換を行うために点電位ＶλＧを取得しなければならなく、点電位を取得する目的は次の変換を行うためであり、各子次元変換のビットはいずれもｑビットであり、Ｑ＝２ｑであり、抵抗チェーンは電圧ＶｐをＱ等分し、各当分電圧ΔＶは固定値ΔＶ＝Ｖｐ／Ｑであり、参考電位点Ｖλ（Ｑ−１）〜Ｖλ０はそれぞれ各スイッチ点Ｓλ（Ｑ−１）〜Ｓλ０に接続され、かつ臨界点作動型スイッチ組の選択開通を制御することにより、選択開通点ＳλＧを確定し、選択開通点ＳλＧは点電位ＶλＧに対応し、選択開通点ＳλＧは点電位ＶλＧをスイッチバスＳλに送信し、
（４）点間演算モジュール：この点間演算モジュールは、サンプル取得格納部ＣＢλと、小数合計計算機Σλと、小数増幅器ＦＤλとを含み、第λ番目の入力電圧Ｕλｙがサンプル取得格納部ＣＢλを通過した後に安定電圧Ｕ*λｙになることにより、ｍ個の子次元を同時実行させることができ、小数合計計算機Σλは小数電圧ＵλＸ＝ＵλＺ−Ｖ'λＧ−ＶλＳを獲得し、小数増幅器ＦＤλの役割は、小数電圧ＵλＸの範囲が０〜ΔＶであるとき、増幅器ＦＤλは小数電圧信号をＱ倍拡大し、Ｕ（λ＋１）ｙ＝Ｕμｙ＝Ｑ＊ＵλＸを獲得することにあり、Ｕμｙの範囲は最大の満量範囲０〜Ｖｐまで拡大されて、第μ番目の入力電圧Ｕμｙになり、かつ第μ番目のＡＤ＃μに入って精度一層高い測量と変換を行い、
（５）対数変換モジュール及びその過程：この対数変換モジュールはアナログ式変換とデジタル式変換を含み、デジタル式変換を行う前提は総入力電圧Ｕαｙを高ビット等量子化間隔のデジタル信号に変換し、かつ該高ビットデジタル信号を対数検針器によって低ビット対数量子化間隔のデジタル信号に変換することにあり、アナログ式変換は第α番目の入力を行う前に、アナログ式対数変換器によって線形入力電圧を対数入力電圧に変換し、実際のＡＤＣは対数入力電圧を対数量子化間隔デジタル信号に変換する、ことを特徴とする請求項１に記載の対数コンパンディング比率複数同時実行式超高速ＡＤＣ及びＤＡＣ。
【請求項５】
ｍ番＊ｑビット同抵抗式対数ＤＡＣを構成し、Ｎビットデジタル信号はｍ番＊ｑビットに従って次のとおりに配置され、
（Ｄ（Ｎ−１）、・・・、Ｄ０）＝（Ｄα（ｑ−１）、・・・、Ｄα０）、（Ｄβ（ｑ−１）、・・・、Ｄβ０）、・・・、（Ｄｍ（ｑ−１）、・・・、Ｄｍ０）であり、Ｄはｄの所定の点電位スイッチ制御端（ｄα（ｑ−１）、・・・、ｄα０）、（ｄβ（ｑ−１）、・・・、ｄβ０）、・・・、（ｄｍ（ｑ−１）、・・・、ｄｍ０）に送信され、
第λ番目の子次元ＤＡＣλが第λ番目のデジタル信号（Ｄλ（ｑ−１）、・・・、Ｄλ０）に対してＤＡ変換を行うことは、次の４つのモジュール及びその過程で行い、
（１）点電位ＶλＧ形成モジュール；Ｑ＝２ｑであり、第λ番目の同時実行部の分圧抵抗チェーンＲλＱ〜Ｒλ０は、第λ番目の電位参考点Ｖλ（Ｑ−１）〜Ｖλ０を形成し、デジタル信号（Ｄλ（ｑ−１）、・・・、Ｄλ０）を受信した後、デジタル信号に対応する電位参考点ＶλＧは点電位になり、Ｖλ０は最小電位であり、
（２）スイッチ誤差低減モジュールは、実施例２．１のものと同様であり、
（３）点電位ＶλＧ取得モジュール：各点の点電位ＶλＧを取得することは、各点の出力電圧ＶλΨを取得するためにすることであり、実施例２．１中の点電位ＶλＧ取得モジュール及びその過程と同様であり、
（４）点間演算モジュール：点電位ＶλＧと出力電圧ＶλΨと縮小倍数Ψλとの間の関係は、ＶλΨ＝ＶλＧ／Ψλであり、Ψλ＝Ｑ（λ−１）であり、すなわち、第λ番目の縮小器Ψλの縮小倍数ΨλはΨλ＝Ｑ（λ−１）であり、各点のＶλΨの合計を総合計計算機ΣΨで算出することにより、総出力アナログ電圧ＶΨを取得し、各点の最小電位を縮小して得た合計は定値ＶＲＳであり、かつＶＲＳ＝Ｖα０／Ψα＋Ｖβ０／Ψβ＋・・・＋Ｖｍ０／Ψｍ＝Ｖα０／（Ｑｍ−α）＋Ｖβ０／（Ｑｍ−β）＋・・・＋Ｖｍ０／（Ｑｍ−ｍ）であり、ＶＲＳは総出力アナログ電圧ＶΨの波形に影響を与えず、波形のみをＶＲＳ程度増波させたので、総合計計算機ΣΨからＶＲＳを引くべきであり、
（５）対数変換モジュール：該対数変換モジュールもアナログ式変換とデジタル式変換とを含み、デジタル式変換は、低ビット対数量子化間隔のデジタル信号を受信するとき、反対数検針器で該対数デジタル信号を高ビット等量子化間隔のデジタル信号に変換するとともに、高ビット等量子化間隔のＤＡＣでアナログ信号に変換し、アナログ式変換は、ＤＡＣがデジタルアナログ変換を行った後、アナログ式反対数変換器で得た該対数アナログ信号を線形出力電圧に変換する、ことを特徴とする請求項１に記載の対数コンパンディング比率複数同時実行式超高速ＡＤＣ及びＤＡＣ。
【請求項６】
二次元対数チェーンＡＤＣを構成し、該対数チェーンＡＤＣは２つの子次元であるＬＡＤ＃αとＬＡＤ＃βを含み、ＬＡＤ＃αは第一番目の対数チェーン子ＡＤＣであり、ＬＡＤ＃βは第二番目の対数チェーン子ＡＤＣであり、無損失スイッチを採用し、
第一番目のＬＡＤ＃αはｑビット変換を行い、対数比率抵抗チェーンＲＱ〜Ｒ１とＲθは、電圧０〜ＶＰをＱ＋１個の大段、合計Ｑ＋２個の電位点に分け、０点とＶＰを除去するとき、残ったＶＱ−１〜Ｖθを参考電位点（量子化点ともいう）にするこにより、Ｑ＝２ｑ次元が形成され、参考電位チェーンＶＱ−１〜Ｖθを対数比率にし、かつＶＱ−１〜Ｖ１を第一番目のコンパレータＣＱ−１〜Ｃ１の逆相端に入力し、第一番目の比較電圧ＵαＺを第一番目のコンパレータの同相端に入力することにより、第一番目の比較値ＩＱ−１〜Ｉ１を獲得し、かつ該値を第一番目のエンコーダーＢＭで符号化することにより、第一番目の対数比率デジタル出力信号Ｄｑ−１〜Ｄ０を生成し、第一番目の比較値ＩＱ−１〜Ｉ１又はデジタル出力信号Ｄｑ−１〜Ｄ０で点電位スイッチＪＤＷＫＧを制御することにより、比較電圧ＵαＺの点電位ＶＧを獲得し、すなわち、比較電圧ＵαＺが最初電位チェーン中のどの大段に属するかを検出し、ＵαＺの粗略測量結果を獲得し、第一番目の合計計算機ΣＱ−１〜Σ０に入力した比較電圧ＵαＺは引かれ数になり、ΣＱ−１〜Σ０に入力した参考電位点ＶＱ−１〜Ｖθは引き数になり、この両者により差異電圧ＵＸ（Ｑ−１）〜ＵＸ０を獲得し、差異電圧ＵＸ（Ｑ−１）〜ＵＸ０を第一番目の増幅器ＦＱ−１〜Ｆ０で増幅することにより、演算電圧Ｕｙ（Ｑ−１）〜Ｕｙ０を獲得し、点電位ＶＧに対応する差異電圧は小数電圧ＵＸＧといい、点電位ＶＧに対応する演算電圧は演算点電圧ＵｙＧといい、合計計算機が算出した小数電圧はＵＸＧ＝ＵαＺ−ＶＧであり、ＵＸＧの変化範囲は（０〜ΔＶＧ）であり、ΔＶＧは点電位量子化間隔といい、かつΔＶＧ＝（Ｖ（Ｇ＋１）−ＶＧ）であることにより、増幅器ＦＧの増幅倍数がＶＰ／ΔＶＧになり、増幅器ＦＧによって演算点電圧ＵｙＧを獲得し、ＵｙＧ＝ＵＸＧ＊ＶＰ／ΔＶＧであり、ＵｙＧによって増幅された電圧の変化範囲は最大の満量範囲０〜Ｖｐになり、点電位スイッチは、獲得した演算点電圧ＵｙＧをスイッチバスＳαに送信するとともに第二番目に出力し、ＵｙＧは、サンプル取得格納部ＣＢβがサンプリングを行った後に第二番目の比較電圧ＵβＺになり、かつこれを第二番目に送信して精密測量を行い、点間サンプル取得格納部ＣＢβの役割は、二次元の入力電圧が１サンプリング周期内で独立・安定し、２つの子次元が同時実行をするように確保し、パイプライン式変換を形成することにあり、
第二番目のＬＡＤ＃βの主な部分は第二番目の対数チェーン同時実行部ＬＢＸＱβであり、第二番目の対数式抵抗チェーンＲ'Ｔ〜Ｒ'１は電位点ＶＰとＶ'Ｔ−１〜Ｖ'０を形成し、ＶＰを除去した後、Ｖ'Ｔ−１〜Ｖ'０は第二番目の対数式参考電位点になり、Ｖ'Ｔ−１〜Ｖ'１を第二番目のコンパレータＣ'Ｔ−１〜Ｃ'１の所定の逆相端に接続し、第二番目の比較電圧ＵβＺを各第二番目のコンパレータの同相端に接続することにより、第二番目の比較値Ｉ'Ｔ−１〜Ｉ'１を獲得し、かつ第二番目のエンコーダーＢＭ'で符号化することにより、第二番目の対数比率デジタル出力信号Ｄ'ｔ−１〜Ｄ'０を獲得し、ＬＡＤ＃αとＬＡＤ＃βは共にｑ＋ｔビット対数比率デジタル信号変換を行い、Ｄｑ−１〜Ｄ０は高電位であり、Ｄ'ｔ−１〜Ｄ'０は低電位であり、
信号雑音比と信号ダイナミックレンジ値を向上させるため、対数比率の抵抗チェーンを採用することにより、２つの子次元ＬＡＤ＃αとＬＡＤ＃βの抵抗チェーンが対数比率設計を採用するようにし、以下、第一番目と第二番目の抵抗チェーンのデジタル化設計を分析し、
第一番目の抵抗チェーンの対数化設計：ＬＡＤ＃αの抵抗チェーンの抵抗値が定値であるので、チェーン電流Ｉαも定値であり、これにより基準電位Ｖθはセンサーの有効検出値の最小値に等しくなり、基準抵抗Ｒθ＝Ｖθ／Ｉαになり、ＲＡ／Ｒθ＝η−１になり、ＲＡは存在しない仮設最小抵抗であり、第一番目のチェーン抵抗はいずれもＲＡを起点とするとともに大比率ηＴに従って逓増するので、大比率抵抗チェーンＲ１＝ＲＡ＊ηＴ、Ｒ２＝ＲＡ＊η２＊Ｔ、・・・、ＲＱ−３＝ＲＡ＊η（Ｑ−３）＊Ｔ、ＲＱ−２＝ＲＡ＊η（Ｑ−２）＊Ｔ、ＲＱ−１＝ＲＡ＊η（Ｑ−１）＊Ｔといい、大比率抵抗チェーンＲθ〜ＲＱが生成した大比率電位チェーン（Ｖｊ＋１／Ｖｊ＝ηＴ）はそれぞれ、ゼロ電位、Ｖθ、Ｖ１＝Ｖθ＊ηＴ、Ｖ２＝Ｖθ＊η２＊Ｔ、Ｖ３＝Ｖθ＊η３＊Ｔ、・・・、ＶＱ−２＝Ｖθ＊η（Ｑ−２）＊Ｔ、ＶＱ−１＝Ｖθ＊η（Ｑ−１）＊Ｔ、ＶＱ＝Ｖθ＊ηＱ＊Ｔ＝ＶＰであり、ＶＱ＝ＶＰを除去すると、Ｑ個の参考電位点（量子化点ともいう）Ｖθ、Ｖ１、・・・、ＶＱ−１が形成され、Ｖθより小さい区域はセンサー検出不可能区域であるので、（Ｖ１〜Ｖθ〜０）はＶθを量子化点とし、（Ｖ１〜Ｖθ〜０）→Ｖθと示し、他の量子化点の量子化区間は（Ｖ２〜Ｖ１]→Ｖ１、（Ｖ３〜Ｖ２]→Ｖ２、・・・、（ＶＱ−１〜ＶＱ−２]→ＶＱ−２、（ＶＱ〜ＶＱ−１]→ＶＱ−１と示し、第一番目の量子化点は大比率ηＴによって得た粗略型量子化点であるので、第一番目の量子化点の間に小比率ηによって得たＴ個の精細型量子化点を挿入し、
第二番目の抵抗チェーンの対数化設計：ＬＡＤ＃βの抵抗チェーンはＴ＝２ｔ個の抵抗Ｒ'１〜Ｒ'Ｔを有し、第一番目において得た小数電圧はＵＸＧ＝ＵαＺ−ＶＧであり、ＵＸＧの変化範囲は（０〜ΔＶＧ）であり、ΔＶＧ＝（Ｖ（Ｇ＋１）−ＶＧ）、ＶＧ＝Ｖθ＊ηＧ＊Ｔ、Ｖ（Ｇ＋１）＝Ｖθ＊η（Ｇ＋１）＊Ｔであり、ΔＶＧは第一番目の電位ＶＧの量子化間隔であり、理論的にはＶＧ〜Ｖ（Ｇ＋１）の間に第二番目中のＴ個の精細量子化点を挿入し、ＶＧ〜Ｖ（Ｇ＋１）の精細量子化点はＶ''０＝ＶＧ＝Ｖθ＊ηＧ＊Ｔ、Ｖ''１＝ＶＧ＊η１、Ｖ''２＝ＶＧ＊η２、Ｖ''３＝ＶＧ＊η３、・・・、Ｖ''Ｔ−２＝ＶＧ＊η（Ｔ−２）、Ｖ''Ｔ−１＝ＶＧ＊η（Ｔ−１）であり、かつ比率ηによって同比率に増加することは、第二番目の抵抗チェーンが同比率関係ηを満たし、かつ１係数を掛けることにより、小数電圧の対数変換を実現することができることを説明し、実際の第二番目の変更は精細量子化点をＶＧ〜Ｖ（Ｇ＋１）中に挿入せず、第一番目の小数電圧ＵＸＧを取得し、このＵＸＧの変化範囲は（０〜ΔＶＧ）であるが、それが所定の増幅器ＦＧに増幅された後、第一番目の小数電圧ＵＸＧが第一番目の演算点電圧ＵｙＧに増幅されるので、増幅器ＦＧの増幅倍数はＶＰ／ΔＶＧであり、ＵｙＧ＝ＵＸＧ＊ＶＰ／ΔＶＧであり、電圧の変換範囲は第二番目の最大満量範囲０〜Ｖｐまで拡大され、演算点電圧ＵｙＧは、サンプル取得格納部ＣＢβがサンプリングを行った後に第二番目の比較電圧ＵβＺになり、第二番目の抵抗チェーン中の構造は対数比率量子化点に対しては重要な一環であり、第二番目の抵抗チェーンにおいて、ＲＢは任意に設定した仮設抵抗であり、Ｔ個のチェーン抵抗が比率ηに従って同比率に逓増することにより、Ｒ'１＝ＲＢ＊η１、Ｒ'２＝ＲＢ＊η２、Ｒ'３＝ＲＢ＊η３、・・・、Ｒ'Ｔ−２＝ＲＢ＊η（Ｔ−２）、Ｒ'Ｔ−１＝ＲＢ＊η（Ｔ−１）、Ｒ'Ｔ＝ＲＢ＊ηＴになり、自然に形成されかつ比率ηに従って同比率に逓増するＴ個の電位量子化点は、０、Ｖ'１＝ＶＢ＊η１、Ｖ'２＝ＶＢ＊η２、Ｖ'３＝ＶＢ＊η３、・・・、Ｖ'Ｔ−２＝ＶＢ＊ηＴ−２、Ｖ'Ｔ−１＝ＶＢ＊ηＴ−１になり、それらの量子化区間は、（Ｖ'１〜０]→０、（Ｖ'２〜Ｖ'１]→Ｖ'１、（Ｖ'３〜Ｖ'２]→Ｖ'２、・・・、（Ｖ'Ｔ−１〜Ｖ'Ｔ−２]→Ｖ'Ｔ−２、（Ｖ'Ｔ〜Ｖ'Ｔ−１]→Ｖ'Ｔ−１であり、Ｖ'Ｔ＝ＶＰはそれらの量子化点から除去され、
上述したことにより、前記二次元式対数チェーンＡＤＣは、アナログ信号を定値であるデジタル信号に変換し、その状況において、基準抵抗Ｒθを調整抵抗Ｒ＊θに調整することにより、Ｒ＊θ＝Ｒθ〜Ｒθ／１５になり、かつＲ＊θ＝検出器の最小有効信号になり、これにより調整抵抗Ｒ＊θを低減し、したがって、信号雑音比曲線は小信号の端で降下し、そのダイナミックレンジは増加する、ことを特徴とする請求項１に記載の対数コンパンディング比率複数同時実行式超高速ＡＤＣ及びＤＡＣ。
【請求項７】
二次元式対数チェーンＤＡＣを構成し、該ＤＡＣの抵抗チェーンと参考電位チェーンはいずれも対数関係になっており、受信した対数比率デジタル信号において、高ビットはＤｑ−１〜Ｄ０であり、低ビットはＤ'ｔ−１〜Ｄ'０であり、高ビットＤｑ−１〜Ｄ０を所定の第一番目の多電気路線スイッチ制御端ｄｑ−１〜ｄ０に送信して第一番目の電位ＶＧを獲得し、かつ低ビットＤ'ｔ−１〜Ｄ'０を所定の第二番目の多電気路線スイッチ制御端ｄ'ｔ−１〜ｄ'０に送信して第二番目の点電位Ｖ'Ｂを得ることによって、ｂは（０〜Ｔ−１）中のいずれかの１つの点に等しくなり、Ｖ'ｂは第二番目の第ｂ次元参考電位点といい、オンされた所定の電位点は第二番目の点電位Ｖ'Ｂといい、ここで無損失スイッチを採用し、
ＬＤＡ＃βは、ＤＺＬβ、ＪＤＷＫＧ'及びΣβＵを含みＤＺＬβは第二番目の対数抵抗チェーンであり、かつ第二番目の対数式抵抗チェーンＲ'Ｔ〜Ｒ'１と、第二番目の対数式参考電位点Ｖ'Ｔ−１〜Ｖ'０とを含み、第二番目の抵抗チェーンの対数化設計は実施例４．１と同様であり、
第二番目の抵抗チェーンはＴ個の参考電位点Ｖ'Ｔ−１、Ｖ'Ｔ−２、・・・、Ｖ'１、Ｖ'０を形成し、その量子化区間は（Ｖ'１〜０]→Ｖ'０、（Ｖ'２〜Ｖ'１]→Ｖ'１、（Ｖ'３〜Ｖ'２]→Ｖ'２、・・・、（Ｖ'Ｔ−１〜Ｖ'Ｔ−２]→Ｖ'Ｔ−２、（Ｖ'Ｔ〜Ｖ'Ｔ−１]→Ｖ'Ｔ−１であり、可知Ｖ'ｂの量子化間隔又は次元差はΔＶ'ｂ＝（Ｖ'ｂ＋１−Ｖ'ｂ）であり、第二番目の点電位スイッチＪＤＷＫＧ'の制御端ｄ'ｔ−１〜ｄ'０は低ビットデジタル信号Ｄ'ｔ−１〜Ｄ'０を受信した後、第二番目のスイッチ点Ｓ'Ｔ−１〜Ｓ'０のうち１つの選択開通端Ｓ'ｂを選択し、かつこの選択開通端をＳ'Ｂに表記し、該選択開通端Ｓ'Ｂに対応する電位点Ｖ'ｂは第二番目の点電位ＶβＢであり、第二番目の点電位ＶβＢはＴ個の電位点Ｖ'０、Ｖ'１、・・・、Ｖ'Ｔ−２、Ｖ'Ｔ−１の範囲内で変化し、各点の量子化区間はそれぞれ（Ｖ'１〜Ｖ'０]→Ｖ'０、（Ｖ'２〜Ｖ'１]→Ｖ'１、（Ｖ'３〜Ｖ'２]→Ｖ'２、・・・、（Ｖ'Ｔ−１〜Ｖ'Ｔ−２]→Ｖ'Ｔ−２、（Ｖ'Ｔ〜Ｖ'Ｔ−１]→Ｖ'Ｔ−１であるので、第二番目の点電位ＶβＢに対応するアナログ電圧の変化範囲は０〜ＶＰであり、
ＬＤＡ＃αは、ＤＺＬα、ＳＪＱＨ、ＪＤＷＫＧ及びΣＡＵを含み、ＤＺＬαは、第一番目の対数抵抗チェーンであり、第一番目の対数式抵抗チェーンＲＱ〜Ｒ１及びＲθと、第一番目の対数式参考電位点ＶＱ−１〜Ｖθを含み、第一番目の抵抗チェーンの対数化設計を行うことにより、ｇは０〜（Ｑ−１）中のいずれかの１つの点に等しくなり、各最初電位点Ｖｇに合計計算機Σｇ、縮小器Ψｇ及びスイッチ点Ｓｇを接続させることにより、ｇ側回路を構成し、電位点Ｖｇと電位点Ｖｇ＋１の電圧は電位点Ｖｇ次元差ΔＶｇといい、この三者の間の関係はΔＶｇ＝Ｖｇ＋１−Ｖｇであり、
第二番目の点電位ＶβＢと第一番目の電位ＶＧとを加えるとき、第二番目の点電位ＶβＢは点電位ＶＧの小数電圧として現れ、かつ縮小器ΨｇでＶβＢの変化範囲を０〜ＶＰから０〜ΔＶｇに縮小し、各次元のΔＶｇは互いに異なり、かつ同比率に変化するので、各次元の縮小器Ψｇの縮小比率ψｇは同比率に変化し、ψｇ＝ΔＶｇ／ＶＰになり、第二番目の点電位ＶβＢは縮小値ＶΨｇに縮小され、縮小計算式ＶΨｇ＝ＶβＢ＊ψｇ＝ＶβＢ＊ΔＶｇ／ＶＰにより、ＶβＢの電圧変化範囲は０〜ＶＰからＶΨｇの０〜ΔＶｇに縮小され、縮小電圧ＶΨｇは第一番目の参考電位点ＶＱ−１〜Ｖθのうちの第ｇ次元の小数電圧であり、オンされることを待ち、第一番目の参考電位Ｖｇは粗略アナログ値にし、対応する縮小電圧ＶΨｇは精細アナログ値であるＶｇの小数電圧にし、ＶｇとＶΨｇを合計計算機Σｇで加えることにより、第一番目の粗略アナログ値Ｖｇと第二番目の精細アナログ値ＶΨｇとの合計を獲得し、該合計は参考電位合計値ＶΣｇといい、第一番目の各参考電位Ｖｇはいずれも、出力する１つの参考電位合計値ＶΣｇを含み、第一番目の電位スイッチＪＤＷＫＧの制御端ｄｑ−１〜ｄ０は高ビットデジタル信号Ｄｑ−１〜Ｄ０を受信するとき、第一番目の選択開通点ＳＧを確定し、かつ所定の参考電位合計値ＶΣｇを点電位合計値ＵΣＧとして集合器ΣαＵに送信し、この集合器ΣαＵは唯一の点電位合計値ＵΣＧのみを受信するとともに、それをデジタルアナログ変換値Ｕαβとして出力し、それにより二次元対数チェーンＤＡＣ変換が済む、ことを特徴とする請求項１に記載の対数コンパンディング比率複数同時実行式超高速ＡＤＣ及びＤＡＣ。
【請求項８】
半次元量子化点の二次元対数チェーンＤＡＣを構成し、参考電位点の設定に対して半次元化処理を行ったことにより、すべての参考電位点が半次元上昇するので、それらの参考点を半次元参考点といい、かつすべての抵抗が半次元上昇するので、それらの抵抗を半次元抵抗といい、Ｕｇは第一番目の半次元参考点を示し、Ｐｇは第一番目の半次元抵抗を示し、Ｕ'ｂは第二番目の半次元参考点を示し、Ｐ'ｂは第二番目の半次元抵抗を示し、元抵抗チェーンとの対応関係は、Ｕｇ→Ｖｇ、Ｐｇ→Ｒｇ、Ｕ'ｂ→Ｖ'ｂ、Ｐ'ｂ→Ｒ'ｂであり、半次元とは参考電位点が現有の基準から半次元上昇することを意味し、計算方法としてすべての参考電位点を半次元上昇させるとき、第一番目の半次元参考点はＵｇ＝（Ｖｇ＋Ｖｇ＊η）／２に変化し、第一番目の半次元抵抗はＰｇ＝（Ｒｇ＋Ｒｇ＊η）／２に変化し、第二番目の半次元参考点はＵ'ｂ＝（Ｖ'ｂ＋Ｖ'ｂ＊η）／２に変化し、第二番目の半次元抵抗Ｐ'ｂ＝（Ｒ'ｂ＋Ｒ'ｂ＊η）／２に変化し、これにより、すべての参考電位と抵抗は半次元上昇する、ことを特徴とする請求項１に記載の対数コンパンディング比率複数同時実行式超高速ＡＤＣ及びＤＡＣ。
【請求項９】
デジタル対数変換器を構成し、二次元で合計Ｎビットである対数チェーンＡＤＣにより、１つの線形アナログ信号をＮビット対数比率デジタル信号に変換し、つぎはＮビットの線形ＤＡＣによりこのデジタル信号を出力アナログ信号に変換し、該出力アナログ信号は対数比率のアナログ信号である、ことを特徴とする請求項１に記載の対数コンパンディング比率複数同時実行式超高速ＡＤＣ及びＤＡＣ。
【請求項１０】
デジタル逆対数変換器を構成し、まずはＮビットの線形チェーンＡＤＣにより、１つの対数比率アナログ信号をＮビット対数比率デジタル信号に変換し、つぎはＮビット二次元対数チェーンＤＡＣによりこのデジタル信号を出力アナログ信号に変換し、該出力アナログ信号は線形アナログ信号である、ことを特徴とする請求項１に記載の対数コンパンディング比率複数同時実行式超高速ＡＤＣ及びＤＡＣ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル通信に関し、特にＡＤ変換器及びＤＡＣ変換器に関する。
【背景技術】
【０００２】
理論的な分析によると、通信システムが対数コンパンディング比率を採用することが一番よいが、実現しにくい。現在の通信システムはコンパンディングコードを採用する。例えば音声通信は、Ａコンパンディング比率とμコンパンディング比率の８ビットコンパンディングコードを採用し、その信号雑音比は図１．３中の曲線１、２が示したとおりである。この曲線は、対数コンパンディング比率法の曲線に類似するが、理想的な信号雑音曲線ではない。以下、理想的な信号雑音曲線について説明する。理想的な信号雑音曲線は、信号雑音比がアナログ信号の幅と確率密度分布の変化に従って変化しないという条件を満たす。つまり、信号雑音比が水平線３のような定値になり、かつできる限り上方に移動するとともに、右に延伸するという条件を満たす。上方に延伸される場合、信号雑音比が増加し、右に延伸される場合、信号のダイナミックレンジが増加する。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
コンパンディングコード回路を構成するため、現在では段階接近式ＡＤＣを採用しているが、それは同時実行式ＡＤＣより二単位量遅い。かつ現在の同時実行式ＡＤＣは理想的なコンパンディングコードを行うことができない。本発明の目的は、対数コンパンディング比率法を行うことができる同時実行式ＡＤＣと対数コンパンディング比率ＤＡＣとを提供することにある。
【０００４】
信号雑音比がコンスタントにされるＡＤ変換の理論的分析
第一ステップにおいて、ＡＤＣの信号雑音比をコンスタントにする方法を考え出し、信号雑音比のサイズと信号ダイナミックレンジとを計算する。確率密度分布ｐ(ｕ)を設定する。Ｖｊ−１＜ｕ≦Ｖｊであるとき（ｊ＝１・・・Ｑ）、量子化器入力信号の電力はＳｊであり、雑音電力はＮｊであり、Ｖ軸の量子化間隔ΔＶｊは可変値であり、ΔＶｊ＝Ｖｊ−Ｖｊ−１である。まずは、ｕがＶｊ−１を量子化点にすることを分析する。
【０００５】
ｕの信号平均電力は、次のとおりである。
2015503862.tif 000003
【０００６】
ｕの雑音平均電力は、次のとおりである。
2015503862.tif 000004
【０００７】
信号雑音比は、次のとおりである。
2015503862.tif 000005
【０００８】
Ｖ０−ＶＰをＱ個に分けるとき、ΔＶｊが非常に小さくなるので、ΔＶｊの間のｐ(ｕ)を常数にみなすことができる。Ｖｊ＝Ｖｊ−１＋ΔＶｊを挿入し、かつＸ＝Ｖｊ−１／ΔＶｊを使うことにより、次の式を得るこ
2015503862.tif 000006
2015503862.tif 000007
【０００９】
Ｖｊ／ΔＶｊ＝常数である場合、Ｓｊ／Ｎｊが常数になり、信号雑音比［Ｓｊ／Ｎｊ］ｄＢがコンスタントにされる目的を実現することができる。これにより、［Ｓｊ／Ｎｊ］ｄＢは２０ｌｏｇＶＰ／ＶＰ〜２０ｌｏｇＶθ／ＶＰの範囲内でコンスタントにされ、［Ｓｊ／Ｎｊ］ｄＢのダイナミックレンジは０〜２０ｌｏｇＶθ／ＶＰになる（図１．４）。センサーが獲得できる最小有効信号がｕθである場合、Ｖθ＝ｕθになる。ｕが（Ｖθ〜０）の範囲内にあるとき信号検出不可能点になるので、センサー信号ｕ＝０になり、すべての信号はｙ０区域に所属され、Ｓｊ／Ｎｊ＝０になる。
【００１０】
量子化点の半次元化処理：Ｖｊ−１を量子化点と仮定する場合、量子化抵抗Ｒθ〜ＲＱを確定するため、Ｒθ〜ＲＱを確定しておく。実際の量子化点がＵｊ−１＝（Ｖｊ−１＋Ｖｊ）／２に調節されるとき、Ｕｊ−１を半次元量子化点といい、Ｎｊの積分区域はＵｊ−１−ΔＶｊ／２からＵｊ−１＋ΔＶｊ／２に変わる。すなわち、量子化点を変更した後、量子化間隔ΔＵｊはΔＵｊ＝ΔＶｊ／２になり、元のデータと同様であるデータを取る。これにより、誤差を元の１／４に低減し、［Ｓｊ／Ｎｊ］ｄＢを１０ｌｏｇ４＝６．０２ｄＢほど向上させることができる。量子化点をどうやって調節するか。ＡＤ変換過程で量子化点を調節する場合、回路が複雑になり、かつＡＤ変換後のデータがデジタルデータであるので、量子化点を調節することができない。したがって、ＤＡ変換過程により量子化点を調節した方がよい。すなわち、ＤＡ変換を行うとき、量子化点Ｖｊ−１をＵｊ−１＝（Ｖｊ−１＋Ｖｊ）／２に調節する。ΔＵｊ＝ΔＶｊ／２であり、Ｖｊ＝Ｖｊ−１＋ΔＶｊを挿入し、Ｘ＝Ｖｊ−１／ΔＶｊを使うことにより、次の式を得ることができる。
2015503862.tif 000008
2015503862.tif 000009
（式１．４．２）と（式１．４．１）は４倍の関係であり、（式１．５．２）＝（式１．５．１）＋１０ｌｏｇ４である。
【００１１】
第二ステップにおいて、ＶｊとΔＶｊを選択する方法を分析する。すなわち、各量子化点Ｖθ、Ｖ１、・・・、ＶＱ−１の値を確定する方法を分析する。各量子化点の値は抵抗チェーン中の各抵抗値を選択することによって決められるので、抵抗値を選択する方法を同時検討することができる。
【００１２】
推論１：Ｖｊ／ΔＶｊ＝常数である条件を満たすため、各量子化点Ｖθ、Ｖ１、・・・、ＶＱの値が同比率に逓増する関係を守らなければならない。すなわち、次の式を満たさなければならない。
2015503862.tif 000010
2015503862.tif 000011
2015503862.tif 000012
2015503862.tif 000013
すなわち、Ｖ１、Ｖ２、・・・、ＶＱ−１はそれぞれ、
2015503862.tif 000014
である。
上述したことにより結論１を得ることができる。すなわち、電位Ｖθを採用し、各量子化点が同比率に逓増する場合、信号雑音比がコンスタントにされることを実現することができる。すなわち、対数比率の圧縮と拡大を実現することができる。
推論１が推論２を得ることができる。
【００１３】
推論２：各量子化点Ｖθ、Ｖ１、・・・、ＶＱが同比率に逓増することを満たすためには、
（１）
2015503862.tif 000015
、  （２）
2015503862.tif 000016
になければならない。
Ｒ１、Ｒ２、・・・、ＲＱはそれぞれ、
2015503862.tif 000017
である。
2015503862.tif 000018
上述したことにより結論２を得ることができる。すなわち、抵抗Ｒθを採用することにより、Ｒ１／Ｒθ＝η−１になるとともに、Ｒｊ＋１／Ｒｊ＝ηになり、かつηの値範囲を（１．００１〜１．５）にすることにより、Ｖｊ＋１／Ｖｊ＝ηを実現し、信号雑音比がコンスタントにされることを実現し、対数比率の圧縮と拡大を実現することができる。
【００１４】
ＶＰが既知のことであるので、Ｖθ、Ｑ及びηのうち２つを知ると、他の１つを算出することができる。通常ＶθとＱを算出した後に、対応するη、Ｖ１〜ＶＱ−１及びＲθ〜ＲＱ−１を算出する。
【００１５】
現在の音声通信は８ビットのデジタル信号を採用し、そのうち１ビットは正負を判断することに使われ、他の７ビットは符号化を行うことに使われる。したがって、Ｑ＝２ｑ＝１２８になり、ダイナミックレンジが４０ｄＢより小さくないことと、信号雑音比が２６ｄＢより小さくないこととを確保しなければならない。本発明において、ＶＰ＝１００００Δであり、Δは等間隔量子化単位だと仮定する場合、（式１．５．２）により、
2015503862.tif 000019
の信号雑音比［Ｓｊ／Ｎｊ］ｄＢと信号ダイナミックレンジをそれぞれ算出することができる。表１は、信号雑音比がコンスタントにされた設計である。
【００１６】
【表１】
2015503862.tif 000020
【００１７】
図１．５に示されたとおり、基準電位が信号検出不可能点電位Ｖθに等しくなり、かつ微弱信号区域で同様な高信号雑音比を採用する場合、信号検出不可能点Ｖθが最初の複数量子化間隔ΔＶ１、ΔＶ２、ΔＶ３、・・・より一単位量大きくなるので、資源の浪費が発生するおそれがある。したがって、ＶθとΔＶ１、ΔＶ２、ΔＶ３、・・・とを同じ単位量にし、信号検出不可能点を小さくした方がよい。しかし、そうする場合、微弱信号区域の信号雑音比が低下するので、信号設備が微弱信号区域で信号を検出及び変換することができるかを先に検討しなければならない。例えば、信号が弱いとき、レーダーができるだけ早めに敵機を察知することが重要である。この場合、信号雑音比が若干低下してもよい。信号が増加すると、信号雑音比も迅速に増加するので、中、強信号区域では信号雑音比を先に検討した方がよい。上記のようにパラメーターを配置することにより、信号雑音比［Ｓｊ／Ｎｊ］ｄＢと信号ダイナミックレンジの最適化を実現することができる。
【００１８】
この設計の実現方法を、１つの実施例で説明する。第一ステップにおいて、表１の第一行に示されたパラメーターによりすべての量子化点Ｖθ〜ＶＱ−１を設定し、量子化抵抗Ｒθ〜ＲＱを確定する場合、信号雑音比［Ｓｊ／Ｎｊ］ｄＢ＝３６．１５まで増加する。しかし、信号検出不可能点Ｖθ＝１０Δが量子化間隔ΔＶ１＝０．０５５４５Δより一単位量大きくなるので、資源の浪費が発生する。第二ステップにおいて、信号検出不可能点Ｖθ＝１０ΔをＶ＃θ＝Ｖθ／１０＝１Δに調節し、Ｒ＃θ＝Ｒθ／１０にするとき、調節後の信号検出不可能点Ｖ＃θ＝１Δと量子化間隔ΔＶ１＝０．０５５４５Δとが同じ単位量になるので、信号検出不可能点を大幅に低減することができる。第三ステップにおいて、調節後の式は次のとおりである。
2015503862.tif 000021
この式によって得た信号雑音比は、表２に示すとおりである。表の内容により、最小の信号雑音比は可用範囲内にあり、かつ信号雑音比は信号の増加に従って迅速に増加するとともに、迅速に最大値３６．１５に達することを確定することができる。低信号雑音比の区域を共に検討する場合、ダイナミックレンジは最初の６０ｄＢから調節後の８０ｄＢに拡大される。表２にはこの変化が示されている。
【００１９】
【表２】
2015503862.tif 000022
【００２０】
本発明は次の事項を予め説明する。
本発明の対数コンパンディング比率複数同時実行式超高速ＡＤＣ及びＤＡＣをそれぞれ、対数ＡＤＣ及び対数ＤＡＣと略称し、対数ＡＤＣと対数ＤＡＣとを共に対数ＡＤＤＡという。対数ＡＤＣ、対数ＤＡＣ及び対数ＡＤＤＡの子次元をそれぞれ、子次元ＡＤＣ、子次元ＤＡＣ及び子次元ＡＤＤＡと略称し、二次元又は二次元以上の子次元を多次元という。対数ＡＤＤＡは多次元の子次元ＡＤＤＡで構成される。対数ＡＤＣ、対数ＤＡＣ、対数ＡＤＤＡ、子次元ＡＤＣ、子次元ＤＡＣ及び子次元ＡＤＤＡの符号はそれぞれ、ＡＤ＃＃、ＤＡ＃＃、Ａ＃＃Ｄ、ＡＤ＃、ＤＡ＃、Ａ＃Ｄである。
【００２１】
符号λですべてのα、β、γ、・・・を示す。α、β、γ、・・・は１、２、３、・・・を示し、番号が紛れることを避けるためにこのような符号を使う。第α番、第β番、第γ番、・・・は、第１番、第２番、第３番、・・・を示し、ｍは最後点を示す。第λ番目の変換ビットはｑγであり、μ＝λ＋１は第λ番目の次を示す。
【００２２】
第α番は最大番である。すなわち第α番はＮビット二進数の最高ｑαビットに対応し、第β番、第γ番、・・・に対応するビットが漸次に低下する。例えば、Ｎ＝４番＊３ビット＝１２ビットであり、第α番目のＤα２Ｄα１Ｄα０の三ビットは最高のＤ１１Ｄ１０Ｄ９ビットに対応し、第β番目のＤβ２Ｄβ１Ｄβ０の三ビットは第二番目のＤ８Ｄ７Ｄ６ビットに対応する。
【００２３】
点電位スイッチＪＤＷＫＧは多電気路線スイッチＤＬＫＧと臨界点作動型スイッチＬＪＫＧとを含む。この２つのスイッチを互いに交換することができるので、１つのスイッチを説明した場合、他の１つのスイッチを説明しなくてよい。
【００２４】
ＡＤＣについて、交流アナログ信号は第α番目の前置回路の前でのみ現れ、小文字ｕαｙで示す。Ｕλｙは第λ番目で入力した正方向に振動するアナログ電圧信号であり、以下入力電圧Ｕλｙと略称する。点電位ＶλＧをブリッジとして、入力電圧Ｕλｙを点電位ＶλＧに変換するとともに、デジタル信号Ｄλ（ｑ−１）・・・Ｄλ０に変換する。
【００２５】
ＤＡＣについて、第λ番目のデジタル信号Ｄλ（ｑ−１）・・・Ｄλ０を点電位に変換する。点電位を所定の比率に縮小すると出力正方向アナログ電圧信号になり、それを出力電圧と略称する。
【００２６】
入力電圧と出力電圧を共にアナログ電圧という。
【００２７】
以下において、すべての子次元同時実行式ＡＤＣを同時実行部と略称し、サンプル取得格納部をサンプル取得格納部ＣＢという。
【００２８】
具体的な回路の種類が多く、本発明の回路はその一部分の事例に過ぎない。
【００２９】
下付き符号は、符号の性質を変えない。例えば、ＣＢは採取保存器であり、ＣＢβも依然として採取保存器であり、下付きβは番位置のみを示す。下付き（Ｑ−１）〜０は第（Ｑ−１）階〜０階を示し、下付き（Ｔ−１）〜０は第（Ｔ−１）階〜０階を示し、下付き（ｑ−１）〜０は第（ｑ−１）ビット〜０ビットを示し、下付き（ｔ−１）〜０は第（ｔ−１）ビット〜０ビットを示す。α、β、γは番を示し、λはすべての番を示す。
【００３０】
点線フレーム又は実線フレームが囲む回路が１つのモジュールであり、フレームの上部にモジュール名が記載されている。
【００３１】
制御ワードＩ*λｇとＩλｇは導線によって連結されているので、Ｉ*λｇ＝Ｉλｇになり、両者は同じ制御ワードになる。Ｉ*λｇは比較部の出力端に位置し、Ｉλｇは臨界点作動型スイッチの制御端に位置する。
【００３２】
既に定義された符号、例えばＶ１を後の内容で再び定義する場合、この場所から新定義を実施する。
【００３３】
電圧フォロー部（フォロー部と略称）は、集積演算増幅器（演算増幅器と略称）が接続されている回路である。オペアンプの逆相入力端（逆相端と略称）と出力端とを短絡させると、フォロー部になる。電子技術知識において、信号を同相入力端（同相端と略称）に入力する場合、その出力端の電圧が同相端の電圧に精密にフォローし、信号電圧が入力端から出力端へ流れるとき電圧降下が極めて小さい（１０−８Ｖより小さし）ので、技術面で電圧降下が略ゼロであるか或いは導電抵抗が略ゼロであると認定するすることができる。かつ、入力抵抗が極めて大きい（１０９Ωより大きい）ことは、技術面で入力抵抗が極めて大きいという。フォロー部は三角形の符号で示し、他の符号を付けない。
【００３４】
電圧フォロースイッチ（フォロースイッチと略称）のいずれの入力、出力信号電圧には、有効区間が存在する。本発明のすべての信号電圧は有効区間に入っている。フォロースイッチは複数のロジック関係を有し、臨界点作動型スイッチはフォロースイッチの一種である。
【００３５】
臨界点作動型スイッチ符号Ｓλｇは、第λ番目の第ｇ次元の臨界点作動型スイッチを意味し、Ｓλｇは下端制御ワードＩλｇと上端制御ワードＩλ（ｇ＋１）とを有する。各点の次元は異なっているが、説明を簡単にするため、各点の次元変量符号を第ｇ次元で統一する。
【００３６】
説明を簡単にするため、この明細書において、参考点Ｖλ（Ｑ−１）〜Ｖλ１は対応する比較部Ｃλ（Ｑ−１）〜Ｃλ１の逆相端に接続され、比較アナログ電圧（比較電圧と略称）ＵλＺは比較部Ｃλ（Ｑ−１）〜Ｃλ１の同相端に接続され、かつ正ロジックを採用すると仮設する。ＵλＺが参考電圧より高いと「１」に示し、参考電圧より高くないと「０」に示す。第λ番目は１つの臨界点Ｇを有し、第λ番目の比較電圧ＵλＺ＞（ＶλＧ〜Ｖλ０）である場合は、参考点ＶλＧ〜Ｖλ０に対応する制御ワードＩλＧ〜Ｉλ０が１に等しいと仮設し、ＵλＺ＜（ＶλＱ〜Ｖλ（Ｇ＋１））である場合は、参考点ＶλＱ〜Ｖλ（Ｇ＋１）に対応する制御ワードＩλＱ〜Ｉλ（Ｇ＋１）が０に等しいと仮設する。それらを逆に仮設することもできる。
【課題を解決するための手段】
【００３７】
対数コンパンディング比率複数同時実行式超高速ＡＤＣ及びＤＡＣにおいて、対数ＡＤＤＡはいずれも多次元の子次元ＡＤＤＡで構成され、少なくとも１つの子次元ＡＤＤＡは点電位処理装置を含み、第λ番目の点電位処理装置は、２つの通用のモジュール、すなわち第λ番目の点電位形成モジュールと点電位取得モジュールとを含む。
【００３８】
第λ番目の点電位形成モジュールは、参考電位を形成する抵抗チェーンと点電位を確定する回路とで構成される。Ｑ＝２ｑになり、ｑビット第λ番目の子次元ＡＤＤＡ参考電位点は直列に接続されたＱ個の抵抗により形成される。該抵抗チェーンはＱ＋１個の電位点ＶλＱ、Ｖλ（Ｑ−１）、・・・、Ｖλ１を形成し、Ｖλ（Ｑ−１）、・・・、Ｖλ１、Ｖλ０は第λ番目のＱ次元参考電位点であり、ＶλＱは電源正極Ｖｐと同様であり、ＶλＱはＱ次元参考電位に含まれず、ｇは次元の下付き（０〜Ｑ−１）のいずれかの１つの点と同様であり、ｇ点をテスト点といい、Ｖλｇを第λ番目の第ｇ次元参考電位という。量子化間隔を次元差Δλｇ＝Ｖλ（ｇ＋１）−Ｖλｇともいい、比較電圧ＵλＺが変換範囲ＶλＱ〜０を超えないとき、ＵλＺに対応する１つの点Ｇが必ず存在し、ｇ＝Ｇであるとき、Ｖλ（Ｇ＋１）＞ＵλＺ＞ＶλＧ、かつＵλＺ−ＶλＧ＜ΔλＧになる。Ｇ点を所定点と命名し、所定点ＧのＶλＧはＵλＺの参考点より小さいとともにＵλＺの参考点に最接近し、かつ参考点Ｖλ（Ｑ−１）〜Ｖλ０中の特殊の参考点である。それをＶλＧに表記し、ＶλＧを第λ番目の点電位という。現在第λ番目の子次元ＡＤＤＡにおいて、点電位ＶλＧはＵλＺの変換値である。実際の点電位ＶλＧは、第λ番目の比較電圧ＵλＺと第λ番目のデジタル信号Ｄλ（ｑ−１）・・・Ｄλ０のブリッジであり、この点電位はデジタル量に対応するか、或いはアナログ量に対応することができるデジタル化のアナログ量である。真面目に考えてみると、以下のような問題を見つける。ｍ個の子次元において、各点のテスト点は互いに独立し、各点の所定点が互いに違うことができるので、全体をｇとＧで正確に示すことができない。しかし説明を簡単にするため、ここで、α、β、γ、δ・・・番目のテスト点をそれぞれ符号ａ、ｂ、ｃ、ｄ・・・で示し、所定点は対応するＡ、Ｂ、Ｃ、Ｄ・・・で示す。ｇですべてのテスト点を示し、ｇをテスト点の通用符号という。Ｇで各点を示し、Ｇを所定点の通用符号という。誤解を招かない限り、統一した通用符号ｇとＧで原理の説明を行う。
【００３９】
第二番目の点電位取得モジュールである。第λ番目の子次元ＡＤＤＡにおいて、参考電位点Ｖλ（Ｑ−１）〜Ｖλ０中の点電位ＶλＧを確認することができるが、点電位ＶλＧを検出したことではないので、点電位取得モジュールを使用する必要がある。点電位取得モジュールは点電位スイッチであり、一組の臨界点作動型スイッチは点電位スイッチを構成し、点電位スイッチＪＤＷＫＧλは臨界点作動型スイッチ組ＬＪＫＧＺλと多電気路線スイッチＤＬＫＧλと含む。臨界点作動型スイッチ組は一組の臨界点作動型スイッチの出力端を１つの公共端にし、臨界点作動型スイッチのすべての入力端は臨界点作動型スイッチ組の入力端組を構成し、制御ワードでオンさせた１つの入力端を選択開通端にする。第λ番目の第ｇ次元臨界点作動型スイッチＳλｇ上には上下２つの制御端Ｉλ（ｇ＋１）とＩλｇがある。Ｓλｇと、Ｉλ（ｇ＋１）と、Ｉλｇとの間のロジック関係は表３に示すとおりである。
【００４０】
【表３】
2015503862.tif 000023
【００４１】
臨界点作動型スイッチ組の選択開通制御において、まずＩλＱ≡０かつＩλ０≡１にし、Ｓλｇ上には上下２つの制御端Ｉλ（ｇ＋１）とＩλｇをそれぞれ、電位比較値Ｉ*λ（ｇ＋１）とＩ*λｇと同値になるようにそれに接続する。Ｉλ（ｇ＋１）＝１又はＩλｇ＝０であるとき、スイッチ点Ｓλｇがオフされ、スイッチ点ＳλｇがＩλ（ｇ＋１）＝０であるとともにＩλｇ＝１である条件を満たす（すなわち、「上０下１」の臨界点Ｇに位置する）ときのみ、スイッチ点Ｓλｇがオンされるとともに選択開通点ＳλＧになる。選択開通点ＳλＧは第λ番目の第ｇ次元電位ＶλＧであり、第λ番目の点電位ＶλＧという。
【００４２】
点電位ＶλＧは、Ａ／Ｄ変換又はＤ／Ａ変換のブリッジであり、かつそれぞれデジタル信号Ｄλ（ｑ−１）〜Ｄλ０及び比較電圧ＵλＺと所定の対応関係を持っている。この対応関係は、参考点Ｖλ（Ｑ−１）〜Ｖλ０と制御ワードＩλ（Ｑ−１）〜Ｉλ０と臨界点作動型スイッチ組Ｓλ（Ｑ−１）〜Ｓλ０との間の対応関係により実現する。点電位ＶλＧは、参考点Ｖλ（Ｑ−１）〜Ｖλ０中の１つの臨界点であり、制御ワードＩλ（Ｑ−１）〜Ｉλ０の値と臨界点作動型スイッチ組Ｓλ（Ｑ−１）〜Ｓλ０の選択開通点とにより点電位ＶλＧを決定する。
【００４３】
点電位ＶλＧは、参考点Ｖλ（Ｑ−１）〜Ｖλ０と制御ワードＩλ（Ｑ−１）〜Ｉλ０と臨界点作動型スイッチ組Ｓλ（Ｑ−１）〜Ｓλ０との間の対応関係により獲得する。
【００４４】
一方面において、Ｖλ（Ｑ−１）〜Ｖλ０とデジタル信号の対応関係は、Ｖλ（Ｑ−１）〜Ｖλ０と制御ワードＩλ（Ｑ−１）〜Ｉλ０の対応関係である（制御ワードをデジタル信号に変換する）。比較電圧が参考点電圧より高いので「１」に示す。Ｖλ（Ｑ−１）〜Ｖλ０中には１つの臨界点ＶλＧが存在し、第λ番目の比較電圧ＵλＺ＞（ＶλＧ〜Ｖλ０）であることにより、参考点ＶλＧ〜Ｖλ０に対応する制御ワードＩλＧ〜Ｉλ０は１になる。すなわち、ＶλＧの以下（すなわち、ｇ＝０〜（Ｇ−１））に接続された各臨界点作動型スイッチ（Ｓλ（Ｇ−１）〜Ｓλ０）の制御ワードＩλ（ｇ＋１）＝Ｉλｇ＝１になり、すべての（Ｓλ（Ｇ−１）〜Ｓλ０）は表３中のオフ状態になる。ＵλＺ＜（ＶλＱ〜Ｖλ（Ｇ＋１））であることにより、参考点ＶλＱ〜Ｖλ（Ｇ＋１）に対応する制御ワードＩλＱ〜Ｉλ（Ｇ＋１）は０になる。すなわち、ＶλＧの以上（すなわち、ｇ＝（Ｇ＋１）〜（Ｑ−１））に接続された各臨界点作動型スイッチ（Ｓλ（Ｇ＋１）〜Ｓλ（Ｑ−１））の制御ワードＩλ（ｇ＋１）＝Ｉλｇ＝０になり、すべての（Ｓλ（Ｇ＋１）〜Ｓλ（Ｑ−１））がオフ状態になり、臨界点の臨界点作動型スイッチＳλＧの制御ワードのみがＩλ（Ｇ＋１）＝０、ＩλＧ＝１になる。すなわち、表３中のオン状態になる。一方面において、Ｖλ（Ｑ−１）〜Ｖλ０とＳλ（Ｑ−１）〜Ｓλ０とが対応し、両者は直接に接続されるか或いは算術回路により間接的に一対一に接続される（対応接続という）。Ｓλ（Ｑ−１）〜Ｓλ０中の選択開通点ＳλＧは取得した点電位ＶλＧ（又はＶλＧで演算をした後の点出力値形式）を点電位スイッチバスＳλに送信するとともに、他の子次元ＡＤＤＡの点出力値に送信して集合演算を行うことにより、Ａ／Ｄ又はＤ／Ａ変換を行う。上述した点電位ＶλＧは比較電圧ＵλＺに最接近する参考点であり、両者の関係はＶλＧ＝ＵλＺ−ＵλＸである。ＵλＸは小数電圧であり、その参考電位の電圧範囲より小さい。
【００４５】
実際の多電気路線スイッチは１つの臨界点作動型スイッチ組であるが、その制御ワードはデジタル信号を解読して得たことである。すなわち、多電気路線スイッチは１つのデコーダーと１つの臨界点作動型スイッチ組で構成される。まずデコーダーでデジタル信号を制御ワードに解読した後、制御ワードで臨界点作動型スイッチ組中の１つのスイッチ点を選択開通した選択開通点にする。臨界点作動型スイッチ組と多電気路線スイッチとは同じものであるので、互いに交換することができ、両者を点電位スイッチという。
【００４６】
臨界点作動型スイッチは、従来の信号損失スイッチと本発明の無損失臨界点作動型スイッチ（臨界点作動型スイッチと略称）とを含む。無損失スイッチは、電圧フォロースイッチ（フォロースイッチと略称）を信号スイッチにすることにより、信号を送信するか或いは信号を切断する。電圧フォロースイッチは、電圧フォロー部（電圧フォロー部と略称）と電源回路スイッチ（電源スイッチと略称）とを含む。電源スイッチは、該フォロー部作動電源回路（電源回路と略称）上に設けられた電子装置であり、かつ制御ワードで該フォロー部電源回路の開閉を制御することにより、フォロー部信号回路の開閉を制御することができる。
【発明を実施するための形態】
【００４７】
実施例（この実施例中の符号は図面の符号に対応する）
実施例１．１−−臨界点作動型スイッチ。各臨界点作動型スイッチは、２つの制御ワードで制御し、第λ番目の第ｇ次元の各臨界点作動型スイッチＳλｇは、制御ワードＩλ（ｇ＋１）とＩλｇで制御し、それらの制御関係は、表３に示すとおりである。Ｉλｇ＝０であり、Ｉλ（ｇ＋１）＝１である場合、臨界点作動型スイッチＳλｇがオフされ、Ｉλｇ＝１であり、Ｉλ（ｇ＋１）＝０である場合のみ、臨界点作動型スイッチＳλｇがオンされる。臨界点作動型スイッチは、有損失スイッチと本発明の無損失スイッチを含む。
【００４８】
実施例１．１．１−−フォロースイッチ。無損失スイッチは、フォロースイッチを信号スイッチにすることにより信号を送信するか或いは切断する。電圧フォロースイッチは、主にフォロー部と電源スイッチを含む２つのモジュールで構成される。電源スイッチは、該フォロー部電源回路に設けられた電子装置であり、制御ワードで該フォロー部電源回路の開閉を制御することができる。
【００４９】
作動電源がオンされた（電源オンと略称する）状態において、前記フォロー部は電圧フォロー状態になる。この場合、信号が同相端から入力され、かつ該フォロー部の出力端の電圧とその同相端の電圧とが完全に同値になることにより、入力端の信号が出力端の送信される（信号オン状態と略称する）。信号オン状態において、電圧降下が極めて小さい（１０−８Ｖより小さし）ので、技術面で電圧降下が略ゼロであるか或いは導電抵抗が略ゼロであり、理想的な短絡回路に近似すると認定するすることができる。作動電源がオフされた（電源オフと略称する）状態において、フォロー部の出力端とその同相端とは信号オフ状態になる（信号オフ状態と略称する）。信号オフ状態になったとき、フォロー部の出力端とその同相端の抵抗が極めて多くなる（１０９Ω程度までなることができる）ので、技術面で抵抗が遥かに大きく、理想的なオフ状態に近似すると認定するすることができる。
【００５０】
フォロースイッチは、電源オンのときに信号オン状態になり、電源オフのときに信号オフ状態になる。そのため、フォロースイッチは、制御ワードでフォロー部電源回路の開閉を制御するとともに、フォロー部信号回路の開閉を制御することができる。制御ワードは、フォロースイッチの開閉論理関係を構成することにより自由に設定することができる。例えば、常開、常閉、臨界点作動型スイッチなどに設定することができる。本発明においては、フォロースイッチを表３に示す臨界点作動型スイッチの開閉論理関係に設定する。臨界点作動型スイッチＳλｇは、後述するＳλｇ１、Ｓλｇ２及びＳλｇ３などの複数の回路構造の臨界点作動型スイッチを含む。
【００５１】
実施例１．２．１−−Ｓλｇ１類無損失スイッチ。逆相端と出力端とが短絡されることにより、オペアンプがフォロー部になる。ダイナトロンＶＴ１、ＶＴ３、ＶＴ０及びＶＴ２はＡλｇの電源回路に設けられ、Ｉλｇ＝１でありかつＩλ（ｇ＋１）＝０である場合のみ、Ａλｇ電源がオンされ（解釈：Ｉλｇ＝１であることによってＶＴ１とＶＴ３が飽和オンされ、かつＩλ（ｇ＋１）＝０であることによってＶＴ０とＶＴ２が飽和オンされることにより、Ａλｇ電源がオンされる）、Ａλｇ信号もオンされる。逆に、Ｉλｇ＝０であるか或いはＩλ（ｇ＋１）＝１であるときは、Ａλｇ電源が必ずオフされる（解釈：Ｉλｇ＝０であることによってＶＴ１とＶＴ３がオフされ、かつＩλ（ｇ＋１）＝１であることによってＶＴ０とＶＴ２がオフされる）。この場合、Ａλｇが増幅機能を失うので、同相端の入力抵抗が極めて大きくなり、Ａλｇ信号がオフされる。
【００５２】
電気回路を簡素化するため、ＶＴ０とＶＴ２のうちいずれか１つを短絡させることができ、かつＶＴ１とＶＴ３のうちいずれか１つを短絡させることもできる。
【００５３】
実施例１．２．２−−Ｓλｇ２類無損失スイッチ。Ａλｇは電圧フォロー部であり、ダイナトロンＶＴ４、ＶＴ５、ＶＴ６、ＶＴ７、ＶＴ８及びＶＴ９はＡλｇの電源回路に設けられる。同様に、Ｉλｇ＝１でありかつＩλ（ｇ＋１）＝０である場合のみ、Ａλｇ電源がオンされ（解釈：Ｉλｇ＝１であることによってＶＴ６とＶＴ９が飽和オンされ、Ｉλ（ｇ＋１）＝０であることによってＶＴ５とＶＴ８がオフされ、かつＶＴ４とＶＴ７が飽和オンされる）、かつＡλｇ信号がオンされる。逆に、Ｉλｇ＝０であるか或いはＩλ（ｇ＋１）＝１であるときは、Ａλｇの電源が必ずオフされ（解釈：Ｉλｇ＝０であることによってＶＴ６とＶＴ９がオフされ、かつＩλ（ｇ＋１）＝１であることによってＶＴ５とＶＴ８が飽和オンされ、ドレイン電位Ｖ５Ｃ及び電位Ｖ８Ｃが低いことにより、ＶＴ４とＶＴ７がオフされる）、Ａλｇ信号もオフされる。
【００５４】
電気回路を簡素化するため、ＶＴ６とＶＴ９のうちいずれか１つを短絡させることができ、かつＶＴ４とＶＴ７のうちいずれか１つを短絡させることもできる。
【００５５】
実施例１．２．３−−広義の無損失スイッチ（Ｓλｇ３類）。Ａλｇ電源の開閉を制御する電源スイッチの種類が多いので、広義の定義を用いる。ＫＳ１とＫＳ３は高電位オン型電源スイッチであり、ＫＳ０とＫＳ２は低電位オン型電源スイッチである。Ｉλｇ＝１でありかつＩλ（ｇ＋１）＝０である場合のみ、ＫＳ１とＫＳ３がオンされるとともに、ＫＳ０とＫＳ２がオンされる。これにより、Ａλｇ電源がオンされるとともに、Ａλｇ信号がオンされる。逆に、Ｉλｇ＝０であるか或いはＩλ（ｇ＋１）＝１であるときは、ＫＳ１とＫＳ３がオフされるか或いはＫＳ０とＫＳ２がオフされる。これにより、Ａλｇ電源がオフされるとともに、Ａλｇ信号がオフされる。
【００５６】
実施例１．２．４−−ｑビット多電気路線スイッチ。Ｓλ０〜Ｓλ（Ｑ−１）は、第λ番目の０階〜（Ｑ−１）階の臨界点作動型スイッチであり、これらの臨界点作動型スイッチを囲むフレームは、第λ番目の臨界点作動型スイッチ組ＬＪＫＧＺλを示す。Ｖλ０〜Ｖλ（Ｑ−１）は第λ番目の０階〜（Ｑ−１）階の入力端電位であり、Ｉλ０〜ＩλＱは第λ番目の０階〜（Ｑ−１）階の制御ワードであり、ｄλ０〜ｄλ（ｑ−１）は第λ番目の多電気路線スイッチの制御端である。デコーダーＪＭλは、制御端のデジタル信号を第λ番目の０階〜（Ｑ−１）階の制御ワードＩλ０〜ＩλＱに解読し、第０階〜（Ｑ−１）階の入力端電位Ｖλ０〜Ｖλ（Ｑ−１）の選択開通端を得る。
【００５７】
実施例２．１−−ｍ番＊ｑビット同抵抗式対数ＡＤＣ。本実施例の原理を簡単に説明するため、この実施例と実施例３．１はいずれもｑビットを採用したが、理論的には各点のビットが異なることができる。前置回路ＱＺＤＬに処理された後、原始入力交流信号ｕαyが第α番目の入力電圧Ｕαyになる。第λ番目の入力電圧Ｕλyの範囲は０〜Ｖｐであり、第λ番目の子次元ＡＤ＃λが第λ番目の入力電圧Ｕλyに対してＡＤ変換を行うことは、下記の５つのモジュールによって行われる。
【００５８】
（１）点電位ＶλＧ形成モジュール。Ｑ＝２ｑであり、第λ番目の同時実行部の分圧抵抗チェーンＲλ（Ｑ−１）〜Ｒλ０（Ｒλ０＝Ｒ'λ０＋ＲλＳ）は、第λ番目の電位参考点Ｖλ（Ｑ−１）〜Ｖλ０を形成する。この式において、Ｖλ０は最小電位である。参考点Ｖλ（Ｑ−１）〜Ｖλ１は、同時実行部中のコンパレータＣλ（Ｑ−１）〜Ｃλ１の逆相端に接続される。第λ番目の入力電圧Ｕλｙは、サンプリングした後に暫時安定電圧Ｕ*λｙになり、最小電位Ｖλ０を加えた後に比較電圧Ｕλｚになる。次は、該電圧をコンパレータＣλ（Ｑ−１）〜Ｃλ１の同相端に入力して、電位参考点Ｖλ（Ｑ−１）〜Ｖλ０と比較をする。ＶλＱ＞Ｕλｚ＞Ｖλ０であるので、（ＶλＱ〜Ｖλ０）範囲内には必ず１つの臨界点ＶλＧが存在し、該ＶλＧを点電位という。関係式Ｖλ（Ｇ＋１）＞Ｕλｚ＞ＶλＧにより、第λ番目の比較値Ｉλ（Ｑ−１）〜Ｉλ１の分界点Ｇを獲得し、かつＩλ（Ｑ−１）〜Ｉλ（Ｇ＋１）＝０、ＩλＧ〜Ｉλ１＝１になる。ＩλＱは定値０であり、Ｉλ０は定値１であり。比較値Ｉλ（Ｑ−１）〜Ｉλ０がエンコーダーＢＭλによって符号化されることにより、点電位ＶλＧのデジタル出力値Ｄλ（ｑ−１）〜Ｄλ０を得る。上述したとおり、点電位ＶλＧをブリッジとすることにより、比較電圧Ｕλｚを点電位ＶλＧに変換した後、再びデジタル信号Ｄλ（ｑ−１）〜Ｄλ０に変換する。
【００５９】
（２）スイッチ誤差低減モジュール。スイッチ誤差を低減する方法は二種がある。一番目の方法は、参考点電位と入力電圧を同じ幅にベッドフォームすることである。従来のアナログ信号スイッチ（スイッチと略称）のいずれにも電圧降下が発生するので、Ｓλ０に対応する参考点電位Ｖλ０でＳλ０をオンさせるため、Ｒλ０によって得た分圧Ｖλ０でＳλ０がオンされることを補償することができる。いずれの参考点電位がＶλ０程度ベッドフォームされるので、バランスをとるため、暫時安定電圧Ｕ*λｙもＶλ０程度ベッドフォームしなければならない。ベッドフォーム方法として、フォロー部で得たＶλ０をベッドフォーム合計計算機Σ'λに入力することにより、入力電圧Ｕ*λｙを比較電圧Ｕλｚにベッドフォームすることができる。参考点電位と入力電圧とが共にベッドフォームされたので、電位の面において、いずれもベッドフォームされなかったとみなすことができる。選択開通点ＳλＧが点電位ＶλＧを取得するとき、一単位量のスイッチ電圧降下ＶλＳ（通常、各スイッチの間の電圧降下が異なるが、本発明では各スイッチの間の差異を無視し、同じＶλＳに取り扱う）が発生することにより、準点電位Ｖ'λＧまで降下する。それにより、Ｒλ０＝Ｒ'λ０＋ＲλＳになり、ＲλＳによって発生した電圧降下はＶλＳに等しくなる。次は、フォロー部ＶλＳで該電圧降下を獲得し、それを小数合計計算機Σλに入力することにより、小数電圧ＵλＸ＝Ｕλｚ−Ｖ'λＧ−ＶλＳを得る。二番目の方法は、無損失スイッチを採用することである。無損失スイッチの電圧降下がゼロであるので、選択開通点ＳλＧが点電位ＶλＧを取得するとき電圧を維持することができる。図２．１において、Ｒ'λ０＝０に、ＲλＳ＝０にすることにより、Ｖλ０＝０に、ＶλＳ＝０になる。したがって、Ｒ'λ０とＲλＳを削除するとともに、Ｖλ０とＶλＳに対応するフォロー部とベッドフォーム合計計算機Σ'λを削除することができる。この場合、Ｕλｚ＝Ｕ*λｙになり、Ｖ'λＧ＝ＶλＧになる。
【００６０】
（３）点電位ＶλＧ取得モジュール。ＡＤ＃＃において、点電位ＶλＧを取得する必要がない最後のモジュールの以外、他のすべてのモジュールは次の変換を行うために点電位ＶλＧを取得しなければならない。点電位を取得する目的は、次の変換を行うためである。各子次元変換のビットはいずれもｑビットであり、Ｑ＝２ｑである。抵抗チェーンは電圧ＶｐをＱ等分し、各当分電圧ΔＶは固定値ΔＶ＝Ｖｐ／Ｑである。点電位ＶλＧは、比較電圧Ｕλｚの参考電位より小さく、かつそれに最接近する。第λ番目の測量精度範囲内で、ＶλＧ＝Ｕλｚであると認定する。点電位ＶλＧを取得するモジュールは、点電位スイッチであり、臨界点作動型スイッチモジュール組ＬＪＫＧＺλと多電気路線スイッチＤＬＫＧλとを含む。参考電位点Ｖλ（Ｑ−１）〜Ｖλ０はそれぞれ、各スイッチ点Ｓλ（Ｑ−１）〜Ｓλ０に接続される。ＡＤ＃λ中の実線フレームＬＪＫＧＺλに囲まれたことは、臨界点作動型スイッチ組を示す図である。上記の臨界点作動型スイッチ組の選択開通を制御することにより、選択開通点ＳλＧを確定する。選択開通点ＳλＧは点電位ＶλＧに対応し、選択開通点ＳλＧは点電位ＶλＧをスイッチバスＳλに送信する。
【００６１】
（４）点間演算モジュール。点間演算モジュールは、サンプル取得格納部ＣＢλと、小数合計計算機Σλと、小数増幅器ＦＤλとを含む。第λ番目のサンプル取得格納部ＣＢλを通過した後、第λ番目の入力電圧Ｕλｙは安定電圧Ｕ*λｙになる。点間サンプル取得格納部ＣＢλの役割は、各子次元の入力電圧が１サンプリング周期内で独立・安定し、ｍ個の子次元が同時実行をするように確保し、かつパイプライン式変換を形成することにある。小数合計計算機Σλは、小数電圧ＵλＸ＝Ｕλｚ−Ｖ'λＧ−ＶλＳを獲得する。小数増幅器ＦＤλの役割は、小数電圧ＵλＸの範囲が０〜ΔＶになるとき、増幅器ＦＤλが小数電圧信号をＱ倍拡大することにより、Ｕ（λ＋１）ｙ＝Ｕμｙ＝Ｑ＊ＵλＸを獲得することにある。したがって、Ｕμｙの範囲は、最大の満量範囲０〜Ｖｐまで拡大されることにより、第λ＋１番目（すなわち、第μ番目）の入力電圧Ｕμｙになり、かつ第μ番目のＡＤ＃μに入って精度一層高い測量と変換を行うことができる。
【００６２】
（５）対数変換モジュール及びその過程。この実施例の対数変換モジュールは、アナログ式変換とデジタル式変換とを含む。デジタル式変換を行う前提は、総入力電圧Ｕαｙを高ビット等量子化間隔のデジタル信号に変換し、かつ該高ビットデジタル信号を対数検針器により低ビット対数量子化間隔のデジタル信号に変換することにある。アナログ式変換は、第α番目の入力を行う前、アナログ式対数変換器により線形入力電圧を対数入力電圧に変換する。実際のＡＤＣは、対数入力電圧を対数量子化間隔デジタル信号に変換する。
【００６３】
実施例２．２−−前置回路ＱＺＤＬの作動原理。サンプリング実施信号が入力されるとき、サンプル取得格納部ＣＢが原始入力交流信号ｕαyに対してサンプリングを行うことにより、１サンプリング周期内の安定維持可能な交流見本採取保存信号ｕｇを得る。正負判別器ＺＦＰＸは、ｕｇに対して極性の判断と処理を行い、ｕｇ＞０である場合は、極性保存器ＤＸ＝０にし、ＺＦＰＸの判別出力信号Ｕｇ＝ｕｇにする。ｕｇ＜０である場合は、Ｄ１＝１、Ｕｇ＝−ｕｇにする。それにより、Ｕｇがいつでも正極性に、すなわちＵｇ＝|ｕｇ|になるので、正入力電圧Ｕｇという。アナログ対数圧縮比モジュールＬＯＧは選択して使用することができる。例えば、アナログ式圧縮技術を採用するときは、ＬＯＧモジュール（ＬＯＧモジュールは常用技術であるので、ここでは再び説明しない。本文において説明したとおり、対数比率圧縮を行うとき、対数近似圧縮比とするＡ圧縮比とμ圧縮比とを含む。）を採用する必要がある。この場合、第α番目の入力電圧ＵαｙがＵｇの対数圧縮比に等しくなり、等間隔ＡＤ変換を行った後に対数圧縮比デジタル信号を得ることができる。ＬＯＧモジュールを採用しないときは、Ｕαｙ＝Ｕｇになり、ＡＤ変換が線形変換になる。
【００６４】
実施例２．３−−信号正負判別器の作動原理
ｕｇが正数であるとき、ＹＦＡは低電位になり、ＤＸ＝０になり、かつＳＸを上方に移動させることによりｕｇをＵｇに直接出力する。ＲＣ５＝ＲＣ６であることによりＹＦＢ拡大倍数は−１になる。ｕｇが負数であるとき、ＹＦＡは高電位になり、ＤＸ＝１になり、かつＳＸを下方に移動させることにより、ＹＦＢでｕｇを逆相させるとともにＵｇに出力する。
【００６５】
実施例３．１−−ｍ番＊ｑビット同抵抗式対数ＤＡＣ。Ｎビットデジタル信号はｍ番＊ｑビットに従って次のとおりに配置される。
【００６６】
（Ｄ（Ｎ−１）、・・・、Ｄ０）＝（Ｄα（ｑ−１）、・・・、Ｄα０）、（Ｄβ（ｑ−１）、・・・、Ｄβ０）、・・・、（Ｄｍ（ｑ−１）、・・・、Ｄｍ０）であり、Ｄは、ｄの所定の点電位スイッチ制御端（ｄα（ｑ−１）、・・・、ｄα０）、（ｄβ（ｑ−１）、・・・、ｄβ０）、・・・、（ｄｍ（ｑ−１）、・・・、ｄｍ０）に送信される。
【００６７】
第λ番目の子次元ＤＡＣλが第λ番目のデジタル信号（Ｄλ（ｑ−１）、・・・、Ｄλ０）に対してＤＡ変換を行うことは、次の４つのモジュール及びその過程により行う。
【００６８】
（１）点電位ＶλＧ形成モジュール。Ｑ＝２ｑであり、第λ番目の同時実行部の分圧抵抗チェーンＲλＱ〜Ｒλ０により第λ番目の電位参考点Ｖλ（Ｑ−１）〜Ｖλ０を形成し、デジタル信号（Ｄλ（ｑ−１）、・・・、Ｄλ０）を受信した後、デジタル信号に対応する参考電位点ＶλＧは点電位になる。Ｖλ０は最小電位である。
【００６９】
（２）スイッチ誤差低減モジュール。実施例２．１のものと同様である。
【００７０】
（３）点電位ＶλＧ取得モジュール。各点の点電位ＶλＧを取得することは、各点の出力電圧ＶλΨを取得するためにすることである。それは実施例２．１中の点電位ＶλＧ取得モジュール及びその過程と同様である。
【００７１】
（４）点間演算モジュール。点電位ＶλＧと出力電圧ＶλΨと縮小倍数Ψλとの間の関係は、ＶλΨ＝ＶλＧ／Ψλであり、（Ｑ＝２ｑであることを注意）、Ψλ＝Ｑ（λ−１）である。すなわち、第λ番目の縮小器Ψλの縮小倍数ΨλはΨλ＝Ｑ（λ−１）であり、λはα、β、γ、・・・、ｍを示し、α、β、γ、・・・を数値で示すとα＝１、β＝２、γ＝３、・・・になる。すなわち、λで所定の番を示す。例えば、第γが第３番目であり、λ＝３であることにより、Ψγ＝Ｑ２になる。各点のＶλΨの合計を総合計計算機ΣΨで算出することにより、総出力アナログ電圧ＶΨを獲得する。各点の最小電位を縮小して得た合計は、定値ＶＲＳであり、ＶＲＳ＝Ｖα０／Ψα＋Ｖβ０／Ψβ＋・・・＋Ｖｍ０／Ψｍ＝Ｖα０／（Ｑｍ−α）＋Ｖβ０／（Ｑｍ−β）＋・・・＋Ｖｍ０／（Ｑｍ−ｍ）である。ＶＲＳは、総出力アナログ電圧ＶΨの波形に影響を与えず、波形のみをＶＲＳ程度増波させたことであるので、総合計計算機ΣΨからＶＲＳを引くべきである。
【００７２】
（５）対数変換モジュール。該対数変換モジュールもアナログ式変換とデジタル式変換とを含む。デジタル式変換は、低ビット対数量子化間隔のデジタル信号を受信するとき、反対数検針器で該対数デジタル信号を高ビット等量子化間隔デジタル信号に変換するとともに、高ビット等量子化間隔のＤＡＣでそれをアナログ信号に変換する。ＤＡＣがデジタルアナログ変換を行った後、アナログ式変換はアナログ式反対数変換器によって得た該対数アナログ信号を線形出力電圧に変換する。
【００７３】
実施例４−−二次元式対数チェーンＡＤＣ。該対数チェーンＡＤＣは、子次元であるＬＡＤ＃αとＬＡＤ＃βを含む。ＬＡＤ＃αは第一番目の対数チェーン子ＡＤＣであり、ＬＡＤ＃βは二番目の対数チェーン子ＡＤＣである。この実施例においては無損失スイッチを採用する。
【００７４】
第一番目のＬＡＤ＃αは、ｑビット変換を行い、対数比率抵抗チェーンＲＱ〜Ｒ１とＲθは、電圧０〜ＶＰをＱ＋１個の大段、合計Ｑ＋２個の電位点に分ける。０点とＶＰを除去するとき、残ったＶＱ−１〜Ｖθを参考電位点（量子化点ともいう）にすることにより、Ｑ＝２ｑ次元を形成する。参考電位チェーンＶＱ−１〜Ｖθを対数比率にし、ＶＱ−１〜Ｖ１を所定の第一番目のコンパレータＣＱ−１〜Ｃ１の逆相端に入力し、かつ第一番目の比較電圧ＵαＺを第一番目のコンパレータの同相端に入力することにより、第一番目の比較値ＩＱ−１〜Ｉ１を得る。次は、この値を第一番目のエンコーダーＢＭで符号化することにより、第一番目の対数比率デジタル出力信号Ｄｑ−１〜Ｄ０を生成する。第一番目の比較値ＩＱ−１〜Ｉ１又はデジタル出力信号Ｄｑ−１〜Ｄ０で点電位スイッチＪＤＷＫＧを制御することにより、比較電圧ＵαＺの点電位ＶＧを得る。すなわち、比較電圧ＵαＺが最初電位点チェーン中のどこの大段に属するかを検知し、ＵαＺの粗略測量結果を得る。第一番目の合計計算機ΣＱ−１〜Σ０に入力した比較電圧ＵαＺは引かれ数になり、ΣＱ−１〜Σ０に入力した参考電位点ＶＱ−１〜Ｖθは引き数になり、かつ両者により差異電圧ＵＸ（Ｑ−１）〜ＵＸ０を得る。第一番目の増幅器ＦＱ−１〜Ｆ０で差異電圧ＵＸ（Ｑ−１）〜ＵＸ０を増幅することにより、演算電圧Ｕｙ（Ｑ−１）〜Ｕｙ０を得る。点電位ＶＧに対応する差異電圧は小数電圧ＵＸＧ（ＵＸＧの位置がランダム的であるものであるので、それを示せない）といい、点電位ＶＧに対応する演算電圧は演算点電圧ＵｙＧという。合計計算機が算出した小数電圧はＵＸＧ＝ＵαＺ−ＶＧであり、ＵＸＧの変化範囲は（０〜ΔＶＧ）である。ΔＶＧは点電位量子化間隔という。ΔＶＧ＝（Ｖ（Ｇ＋１）−ＶＧ）であることにより、増幅器ＦＧの増幅倍数はＶＰ／ΔＶＧになる。増幅器ＦＧによって演算点電圧ＵｙＧを獲得し、ＵｙＧ＝ＵＸＧ＊ＶＰ／ΔＶＧである。ＵｙＧに増幅された後、この電圧の変化範囲は最大の満量範囲０〜Ｖｐになる。点電位スイッチは、取得した演算点電圧ＵｙＧは、スイッチバスＳαに送信するとともに二番目に出力する。サンプル取得格納部ＣＢβがサンプリングを行った後、ＵｙＧは二番目の比較電圧ＵβＺになり、かつこれを第二番目に送信して精密測量を行う。点間サンプル取得格納部ＣＢβの役割は、二次元の入力電圧が１サンプリング周期内で独立・安定し、２つの子次元が同時実行をするように確保し、かつパイプライン式変換を形成することにある。
【００７５】
第二番目のＬＡＤ＃βの主な部分は、第二番目の対数チェーン同時実行部ＬＢＸＱβであり、第二番目の対数式抵抗チェーンＲ'Ｔ〜Ｒ'１は、電位点ＶＰとＶ'Ｔ−１〜Ｖ'０を形成し、ＶＰを除去した後、Ｖ'Ｔ−１〜Ｖ'０は第二番目の対数式参考電位点になる。Ｖ'Ｔ−１〜Ｖ'１を第二番目のコンパレータＣ'Ｔ−１〜Ｃ'１の所定の逆相端に接続し、第二番目の比較電圧ＵβＺを各第二番目のコンパレータの同相端に接続することにより、第二番目の比較値Ｉ'Ｔ−１〜Ｉ'１を獲得し、かつそれを第二番目のエンコーダーＢＭ'で符号化することにより、第二番目の対数比率デジタル出力信号Ｄ'ｔ−１〜Ｄ'０を得る。ＬＡＤ＃αとＬＡＤ＃βは共に、ｑ＋ｔビット対数比率デジタル信号変換を行う。ここにおいて、Ｄｑ−１〜Ｄ０は高電位であり、Ｄ'ｔ−１〜Ｄ'０は低電位である。
【００７６】
信号雑音比と信号ダイナミックレンジ値を向上させるため、対数比率の抵抗チェーンを採用することにより、２つの子次元ＬＡＤ＃αとＬＡＤ＃βの抵抗チェーンが対数比率設計を採用するようにする。以下、第一番目と第二番目の抵抗チェーンのデジタル化設計を分析する。
【００７７】
第一番目の抵抗チェーンの対数化設計：ＬＡＤ＃αの抵抗チェーンの抵抗値は定値であるので、チェーン電流Ｉαも定値である。これにより、基準電位Ｖθはセンサーの有効検出値の最小値に等しくなり、基準抵抗Ｒθ＝Ｖθ／Ｉαになり、ＲＡ／Ｒθ＝η−１になる。ＲＡは存在しない仮設の最小抵抗である。第一番目のチェーン抵抗はいずれも、ＲＡを起点とするとともに大比率ηＴに従って逓増するので、大比率抵抗チェーンといい、かつ各抵抗はＲ１＝ＲＡ＊ηＴ、Ｒ２＝ＲＡ＊η２＊Ｔ、・・・、ＲＱ−３＝ＲＡ＊η（Ｑ−３）＊Ｔ、ＲＱ−２＝ＲＡ＊η（Ｑ−２）＊Ｔ、ＲＱ−１＝ＲＡ＊η（Ｑ−１）＊Ｔである。大比率抵抗チェーンＲθ〜ＲＱによって生成された大比率電位チェーン（Ｖｊ＋１／Ｖｊ＝ηＴ）はそれぞれ、ゼロ電位、Ｖθ、Ｖ１＝Ｖθ＊ηＴ、Ｖ２＝Ｖθ＊η２＊Ｔ、Ｖ３＝Ｖθ＊η３＊Ｔ、・・・、ＶＱ−２＝Ｖθ＊η（Ｑ−２）＊Ｔ、ＶＱ−１＝Ｖθ＊η（Ｑ−１）＊Ｔ、ＶＱ＝Ｖθ＊ηＱ＊Ｔ＝ＶＰである。ＶＱ＝ＶＰを除去すると、Ｑ個の参考電位点（量子化点ともいう）Ｖθ、Ｖ１、・・・、ＶＱ−１が形成される。Ｖθより小さい区域がセンサー検出不可能区域であるので、（Ｖ１〜Ｖθ〜０）はＶθを量子化点とし、（Ｖ１〜Ｖθ〜０）→Ｖθに示す。他の量子化点の量子化区間は（Ｖ２〜Ｖ１]→Ｖ１、（Ｖ３〜Ｖ２]→Ｖ２、・・・、（ＶＱ−１〜ＶＱ−２]→ＶＱ−２、（ＶＱ〜ＶＱ−１]→ＶＱ−１である。第一番目の量子化点が大比率ηＴによって得た粗略型量子化点であるので、第一番目の量子化点の間に小比率ηによって得たＴ個の精細型量子化点を挿入する。
【００７８】
第二番目の抵抗チェーンの対数化設計：ＬＡＤ＃βの抵抗チェーンはＴ＝２ｔ個の抵抗Ｒ'１〜Ｒ'Ｔを有する。第一番目において得た小数電圧はＵＸＧ＝ＵαＺ−ＶＧであり、ＵＸＧの変化範囲は（０〜ΔＶＧ）である。ΔＶＧ＝（Ｖ（Ｇ＋１）−ＶＧ）であり、ＶＧ＝Ｖθ＊ηＧ＊Ｔであり、Ｖ（Ｇ＋１）＝Ｖθ＊η（Ｇ＋１）＊Ｔであり、ΔＶＧは第一番目の電位ＶＧの量子化間隔である。理論的にはＶＧ〜Ｖ（Ｇ＋１）の間に第二番目中のＴ個の精細量子化点を挿入する。ＶＧ〜Ｖ（Ｇ＋１）の精細量子化点は、Ｖ''０＝ＶＧ＝Ｖθ＊ηＧ＊Ｔ、Ｖ''１＝ＶＧ＊η１、Ｖ''２＝ＶＧ＊η２、Ｖ''３＝ＶＧ＊η３、・・・、Ｖ''Ｔ−２＝ＶＧ＊η（Ｔ−２）、Ｖ''Ｔ−１＝ＶＧ＊η（Ｔ−１）であり、かつそれらは比率ηにより同比率に増加する。（Ｖ''Ｔ＝ＶＧ＊ηＴ＝ＶＧ＋１は第一番目中の次の次元の量子化点あり、挿入点から除去されている）。これは、第二番目の抵抗チェーンが同比率関係ηを満たし、かつ１係数を掛けるとき、小数電圧の対数変換を実現することができることを説明する。実際の第二番目の変更は精細量子化点をＶＧ〜Ｖ（Ｇ＋１）中に挿入せず、第一番目の小数電圧ＵＸＧを取得する。ＵＸＧの変化範囲は（０〜ΔＶＧ）であるが、所定の増幅器ＦＧによって増幅された後、第一番目の小数電圧ＵＸＧは第一番目の演算点電圧ＵｙＧに増幅される。この場合、増幅器ＦＧの増幅倍数はＶＰ／ΔＶＧであり、ＵｙＧ＝ＵＸＧ＊ＶＰ／ΔＶＧであり、電圧の変換範囲は第二番目の最大満量範囲０〜Ｖｐまで拡大される。サンプル取得格納部ＣＢβがサンプリングを行った後、演算点電圧ＵｙＧは第二番目の比較電圧ＵβＺになる。第二番目の抵抗チェーン中の構造は、対数比率量子化点に対しては重要な一環である。第二番目の抵抗チェーンにおいて、ＲＢは任意に設定した仮設抵抗である。Ｔ個のチェーン抵抗が比率ηに従って同比率に逓増することにより、Ｒ'１＝ＲＢ＊η１、Ｒ'２＝ＲＢ＊η２、Ｒ'３＝ＲＢ＊η３、・・・、Ｒ'Ｔ−２＝ＲＢ＊η（Ｔ−２）、Ｒ'Ｔ−１＝ＲＢ＊η（Ｔ−１）、Ｒ'Ｔ＝ＲＢ＊ηＴになる。自然に形成され、かつ比率ηに従って同比率に逓増するＴ個の電位量子化点は、０、Ｖ'１＝ＶＢ＊η１、Ｖ'２＝ＶＢ＊η２、Ｖ'３＝ＶＢ＊η３、・・・、Ｖ'Ｔ−２＝ＶＢ＊ηＴ−２、Ｖ'Ｔ−１＝ＶＢ＊ηＴ−１であり、それらの量子化区間は、（Ｖ'１〜０]→０、（Ｖ'２〜Ｖ'１]→Ｖ'１、（Ｖ'３〜Ｖ'２]→Ｖ'２、・・・、（Ｖ'Ｔ−１〜Ｖ'Ｔ−２]→Ｖ'Ｔ−２、（Ｖ'Ｔ〜Ｖ'Ｔ−１]→Ｖ'Ｔ−１であり、Ｖ'Ｔ＝ＶＰはそれらの量子化点から除去される。
【００７９】
上述したことにより、前記二次元対数チェーンＡＤＣは、アナログ信号を対数式デジタル信号に変換する。信号雑音比は図１．３の曲線３で示し、該信号雑音比は定値である。その状況において、基準抵抗Ｒθを調整抵抗Ｒ＊θに調節することにより、Ｒ＊θ＝Ｒθ〜Ｒθ／１５になり、かつＲ＊θ＝検出器の最小有効信号になるので、調整抵抗Ｒ＊θを低減することができる。これにより、信号雑音比曲線は小信号の端で降下し、そのダイナミックレンジは増加する。そのときの信号雑音比は図１．３の曲線４で示す。
【００８０】
実施例５．１−−二次元対数チェーンＤＡＣ。該ＤＡＣの抵抗チェーンと参考電位チェーンはいずれも対数関係になっている。受信した対数比率デジタル信号において、高ビットはＤｑ−１〜Ｄ０であり、低ビットはＤ'ｔ−１〜Ｄ'０である。高ビットＤｑ−１〜Ｄ０を所定の第一番目の多電気路線スイッチ制御端ｄｑ−１〜ｄ０に送信して、第一番目の電位ＶＧを獲得し、低ビットＤ'ｔ−１〜Ｄ'０を所定の第二番目の多電気路線スイッチ制御端ｄ'ｔ−１〜ｄ'０に送信して、第二番目の点電位Ｖ'Ｂを獲得することにより、ｂは（０〜Ｔ−１）中のいずれかの１つの点に等しくなる。Ｖ'ｂは第二番目の第ｂ次元参考電位点といい、そのうちでオンされた電位点は第二番目の点電位Ｖ'Ｂという。本実施例は無損失スイッチを採用する。
【００８１】
ＬＤＡ＃βは、ＤＺＬβ、ＪＤＷＫＧ'及びΣβＵを含む。ＤＺＬβは第二番目の対数抵抗チェーンであり、かつ第二番目の対数式抵抗チェーンＲ'Ｔ〜Ｒ'１と、第二番目の対数式参考電位点Ｖ'Ｔ−１〜Ｖ'０とを含む。第二番目の抵抗チェーンの対数化設計は実施例４．１と同様である。
【００８２】
第二番目の抵抗チェーンは、Ｔ個の参考電位点Ｖ'Ｔ−１、Ｖ'Ｔ−２、・・・、Ｖ'１、Ｖ'０を形成し、その量子化区間は、（Ｖ'１〜０]→Ｖ'０、（Ｖ'２〜Ｖ'１]→Ｖ'１、（Ｖ'３〜Ｖ'２]→Ｖ'２、・・・、（Ｖ'Ｔ−１〜Ｖ'Ｔ−２]→Ｖ'Ｔ−２、（Ｖ'Ｔ〜Ｖ'Ｔ−１]→Ｖ'Ｔ−１である。可知Ｖ'ｂの量子化間隔又は次元差は、ΔＶ'ｂ＝（Ｖ'ｂ＋１−Ｖ'ｂ）である。第二番目の点電位スイッチＪＤＷＫＧ'の制御端ｄ'ｔ−１〜ｄ'０は、低ビットデジタル信号Ｄ'ｔ−１〜Ｄ'０を受信した後、第二番目のスイッチ点Ｓ'Ｔ−１〜Ｓ'０のうち１つの選択開通端Ｓ'ｂを選択し、かつこの選択開通端をＳ'Ｂに表記する。該選択開通端Ｓ'Ｂに対応する電位点Ｖ'ｂは第二番目の点電位ＶβＢであり、第二番目の点電位ＶβＢはＴ個の電位点Ｖ'０、Ｖ'１、・・・、Ｖ'Ｔ−２、Ｖ'Ｔ−１の範囲内で変化し、各点の量子化区間はそれぞれ（Ｖ'１〜Ｖ'０]→Ｖ'０、（Ｖ'２〜Ｖ'１]→Ｖ'１、（Ｖ'３〜Ｖ'２]→Ｖ'２、・・・、（Ｖ'Ｔ−１〜Ｖ'Ｔ−２]→Ｖ'Ｔ−２、（Ｖ'Ｔ〜Ｖ'Ｔ−１]→Ｖ'Ｔ−１である。したがって、第二番目の点電位ＶβＢに対応するアナログ電圧の変化範囲は０〜ＶＰになる。
【００８３】
ＬＤＡ＃αは、ＤＺＬα、ＳＪＱＨ、ＪＤＷＫＧ及びΣＡＵを含む。ＤＺＬαは第一番目の対数抵抗チェーンであり、第一番目の対数式抵抗チェーンＲＱ〜Ｒ１及びＲθと、第一番目の対数式参考電位点ＶＱ−１〜Ｖθを含む。第一番目の抵抗チェーンの対数化設計は実施例４．１と同様である。上述したことにより、ｇは０〜（Ｑ−１）中のいずれかの１つの点に等しくなる。各最初電位点Ｖｇに合計計算機Σｇ、縮小器Ψｇ及びスイッチ点Ｓｇを接続させることにより、ｇ側回路を構成する。電位点Ｖｇと電位点Ｖｇ＋１の電圧を電位点Ｖｇ次元差ΔＶｇといい、この三者の間の関係はΔＶｇ＝Ｖｇ＋１−Ｖｇである。
【００８４】
第二番目の点電位ＶβＢと第一番目の電位ＶＧとを加えるとき、第二番目の点電位ＶβＢは点電位ＶＧの小数電圧として現れる。第二番目の点電位ＶβＨに対応するアナログ電圧の変化範囲が０〜ＶＰであるので、電圧の変化範囲が０〜ΔＶＧになることが好ましい。つまり、第ｇ次元電位に応じて、ＶβＢの変化範囲を０〜ＶＰから０〜ΔＶｇに縮小することが好ましいので、縮小器Ψｇを採用して縮小処理を行う。また、各次元のΔＶｇが互いに異なり、かつ同比率に変化するので、各次元の縮小器Ψｇ（Ψは大文字である）の縮小比率ψｇ（ψは小文字である）も同比率に変化し、ψｇ＝ΔＶｇ／ＶＰになり、かつ第二番目の点電位ＶβＢは縮小値ＶΨｇに縮小される。縮小計算式ＶΨｇ＝ＶβＢ＊ψｇ＝ＶβＢ＊ΔＶｇ／ＶＰにより、電圧変化範囲はＶβＢの０〜ＶＰからＶΨｇの０〜ΔＶｇに縮小される。縮小電圧ＶΨｇは第一番目の参考電位点ＶＱ−１〜Ｖθのうちの第ｇ次元の小数電圧であり、オンされることを待つ。第一番目の参考電位Ｖｇを粗略アナログ値にし、対応する縮小電圧ＶΨｇを精細アナログ値であるＶｇの小数電圧にする。ＶｇとＶΨｇを合計計算機Σｇで加えることにより、第一番目の粗略アナログ値Ｖｇと第二番目の精細アナログ値ＶΨｇとの合計を獲得し、該合計を参考電位合計値ＶΣｇという。第一番目の各参考電位Ｖｇはいずれも、出力する１つの参考電位合計値ＶΣｇを含む。第一番目の電位スイッチＪＤＷＫＧの制御端ｄｑ−１〜ｄ０は高ビットデジタル信号Ｄｑ−１〜Ｄ０を受信するとき、第一番目の選択開通点ＳＧを確定する。所定の参考電位合計値ＶΣｇを点電位合計値ＵΣＧとして集合器ΣαＵに送信する。集合器ΣαＵは唯一の点電位合計値ＵΣＧのみを受信するとともに、それをデジタルアナログ変換値Ｕαβとして出力する。それにより、二次元対数チェーンＤＡＣ変換が済む。
【００８５】
しかし、反対数を求めるときにも対数チェーンを使う訳は、対数チェーンから入力されたアナログ信号はデジタル信号に変更され、このデジタル信号は同じ構造を有する対数チェーンからそのまま出力されることにより、自然的に元々のアナログ信号に還元されるからである。例えば、Ｕαｙ＝Ｖ'３は対数チェーンＡＤによりＤ２Ｄ１Ｄ０＝０００とＤ'３Ｄ'２Ｄ'１Ｄ'０＝００１１に変更され、Ｄ２Ｄ１Ｄ０とＤ'３Ｄ'２Ｄ'１Ｄ'０は対数チェーンＤＡによって元々のＶ'３に還元されることができる。すなわち、対数−反対数の逆処理はＡＤ−ＤＡの逆処理により行うことができる。
【００８６】
実施例５．２−−半次元量子化点の二次元対数チェーンＤＡＣ。このＤＡＣの基本原理と実施例５．１の基本原理とが同様である。相違点は、参考電位点の設定に対して半次元化処理を行うことにある。理論分析において説明した半次元量子化点（００１０段落を参考）をそのＤＡＣの参考電位点に採用するとき、すべての参考電位点が半次元上昇するので、それらの参考点を半次元参考点といい、かつすべての抵抗は半次元上昇するので、それらの抵抗を半次元抵抗という。第一番目の半次元参考点をＵｇに示し、第一番目の半次元抵抗をＰｇに示し、第二番目の半次元参考点をＵ'ｂに示し、第二番目の半次元抵抗をＰ'ｂに示す。それらと元抵抗チェーンとの対応関係は、Ｕｇ→Ｖｇ、Ｐｇ→Ｒｇ、Ｕ'ｂ→Ｖ'ｂ、Ｐ'ｂ→Ｒ'ｂである。半次元とは、参考電位点が現有の基準から半次元上昇することを意味し、その計算方法は次のとおりである。
【００８７】
すべての参考電位点が半次元上昇するとき、第一番目の半次元参考点はＵｇ＝（Ｖｇ＋Ｖｇ＊η）／２に変化し、第一番目の半次元抵抗はＰｇ＝（Ｒｇ＋Ｒｇ＊η）／２に変化し、第二番目の半次元参考点はＵ'ｂ＝（Ｖ'ｂ＋Ｖ'ｂ＊η）／２に変化し、第二番目の半次元抵抗Ｐ'ｂ＝（Ｒ'ｂ＋Ｒ'ｂ＊η）／２に変化する。これにより、すべての参考電位と抵抗が半次元上昇する。
【００８８】
二次元対数チェーンＤＡＣは、半次元化されるとき、半次元量子化点の二次元対数チェーンＤＡＣになる。参考電位点が半次元化されるとき、量子化間隔は元の半分になる。それにより、量子化誤差を元の１／４まで低減し、[Ｓｊ／Ｎｊ]ｄＢを１０  ｌｏｇ４＝６．０２ｄＢに上昇させることができる。
【００８９】
実施例６．１−−デジタル対数変換器。
まずは、実施例４．１において説明した二次元で合計Ｎビットである対数チェーンＡＤＣにより、１つの線形アナログ信号をＮビット対数比率デジタル信号に変換し、つぎはＮビットの線形ＤＡＣにより、このデジタル信号を出力アナログ信号に変換する。該出力アナログ信号は対数比率のアナログ信号である。
【００９０】
実施例６．２−−デジタル逆対数変換器。
まずは、Ｎビットの線形チェーンＡＤＣにより、１つの対数比率アナログ信号をＮビット対数比率デジタル信号に変換し、次はＮビット二次元対数チェーンＤＡＣにより、このデジタル信号を出力アナログ信号に変換する。該出力アナログ信号は線形アナログ信号である。Ｎビット二次元対数チェーンＤＡＣは実施例５．１で説明したことと同様である。
【００９１】
実施例７．１−−三次元以上の対数チェーンＡＤＣ。この対数チェーンＡＤＣと二次元対数チェーンＡＤＣの原理が同様である。相違点は、この実施例において、第二番目を最後点にし、かつ第一番目の構造と同様な１つ又は複数の中間点、例えば第二番、第三番、第四番などを増設することにある。
【００９２】
実施例７．２−−三次元以上の対数チェーンＤＡＣ。この対数チェーンＡＤＣと二次元対数チェーンＤＡＣの原理が同様である。相違点は、この実施例において、新増番と第二番目が同様であり、かつ抵抗チェーン、点電位スイッチ及び対応する縮小器組を含むことにある。複数の新増番を含む場合も同様である。
【図面の簡単な説明】
【００９３】
図１．１は、臨界点作動型スイッチを示す図である。図面において、符号λｇは第λ番目の第ｇ次元を示し、四角形のＳλｇは第λ番目の第ｇ次元臨界点作動型スイッチであり、Ｖλｇは第λ番目の第ｇ次元信号点であり、Ｉλｇは第λ番目の第ｇ次元制御値であり、Ｉλ（ｇ＋１）は第λ番目の第ｇ＋１階制御値であり、Ｓλは第λ番目のスイッチバスである。ＶλＧは第λ番目のバス電位である。
【００９４】
図１．２．１は、Ｓλｇ１類無損失スイッチの原理を示す図である。図面において、Ａλｇはフォロー部であり、Ｖλｇ、Ｉλｇ、Ｉλ（ｇ＋１）、Ｓλ、ＶλＧは図１．１のことと同様である。ＶＴ１とＶＴ３はＮＰＮ型ダイナトロンであり、ＶＴ０とＶＴ２はＰＮＰ型ダイナトロンであり、＋ＶＰは電源正極であり、−ＶＮは電源負極である。点線フレーム内の回路はＳλｇ１類無損失臨界点作動型スイッチを構成する。
【００９５】
図１．２．２は、Ｓλｇ２類無損失スイッチの原理を示す図である。図面において、Ａλｇ、Ｖλｇ、Ｉλｇ、Ｉλ（ｇ＋１）、Ｓλ、＋ＶＰ、−ＶＮと図１．２．１のこととは同様である。ＶＴ４〜ＶＴ９はＮＰＮ型ダイナトロンであり、Ｖ５ＣとＶ８ＣはＶＴ５とＶＴ８のドレイン電位であり、Ｒλは抵抗である。点線フレーム内の回路は、Ｓλｇ２類無損失臨界点作動型スイッチを構成する。
【００９６】
図１．２．３は、Ｓλｇ３類広義の無損失スイッの原理を示す図である。図面において、ＫＳ１とＫＳ３は高電位オン型電源スイッチであり、ＫＳ０とＫＳ２は低電位オン型電源スイッチである。
【００９７】
図１．２．４は、ｑビット多電気路線スイッチの原理を示す図である。図面において、Ｓλ０〜Ｓλ（Ｑ−１）は第λ番目の０階〜（Ｑ−１）階の臨界点作動型スイッチであり、実線フレームＬＪＫＧＺλは第λ番目の臨界点作動型スイッチ組を示す。Ｖλ０〜Ｖλ（Ｑ−１）は第λ番目の０階〜（Ｑ−１）階の入力端電位であり、Ｉλ０〜ＩλＱは第λ番目の０階〜（Ｑ−１）階の制御ワードであり、ｄλ０〜ｄλ（ｑ−１）は第λ番目の多電気路線スイッチの制御端である。ＪＭλはデコーダーであり、点線フレームＤＬＫＧλは多電気路線スイッチである。
【００９８】
理論分析部分において、図１．３と、図１．４と、図１．５とを参照する。
図１．３は、Ａ圧縮比、μ圧縮比及び対数圧縮比の７ビット圧縮増幅符号の信号雑音比を示す曲線図である。図面において、Ａ圧縮比信号雑音比を示す曲線は１であり、μ圧縮比信号雑音比を示す曲線は２であり、定値の信号雑音比の対数圧縮比信号雑音比を示す曲線は３であり、変化信号雑音比の対数圧縮比信号雑音比を示す曲線は４である。
【００９９】
図１．４は、ｑビット全同時実行式ＡＤＣを示す図である。Ｑ＝２ｑになるようにする。Ｑは量子化次元であり、Ｖθは基準電位点であり、Ｖ１は開始電位点であり、ＶθはＶ０である。Ｖ０が重要な点であるので、他の点と区別するため、それをＶθに示す。同様に、Ｒθは基準抵抗であり、Ｒ１は開始抵抗である。電位参考点はＶθ、Ｖ１〜ＶＱ−１であり、抵抗Ｒθ〜ＲＱの値によって決められる。抵抗Ｒθ〜ＲＱの値は、実施の需要に応じて設定することができる。アナログ入力信号はｕであり、Ｃ１〜ＣＱ−１はコンパレータであり、ＢＭＱはエンコーダーである。Ｙ０〜ＹＱ−１の合計Ｑ種の状態をｑビットの二進数Ｄ０〜Ｄｑ−１に符号化する。回路中の通用符号、例えば電源正極ＶＰ、ゼロ電位などについて、以下の図面の説明では再び説明しない。
【０１００】
図１．５は、圧縮特性を示す局部図である。Ｖ軸のＶθとＶＰとの間に同比率Ｖｊ＋１／Ｖｊ＝ηの間隔で合計Ｑ−１個の量子化点ＶＡ、Ｖ２、・・・、ＶＱ−１を挿入する。Ｖθ及びＶＱ＝ＶＰであり、Ｑ＋１個の量子化点により、ＶθとＶＰとの間がＱ個に分けられ、Ｑ個の折れ線が形成される。Ｙ軸に等間隔でＱ＋１個の座標点（ｙ０〜ｙＱ）を形成する。それはデジタル量であるか、或いは等間隔のアナログ量であり、かつＱ個の折れ線が形成される。それにより、圧縮曲線中のＶとｙの対応関係は、（Ｖ１〜Ｖθ〜０）→ｙ０、（Ｖ２〜Ｖ１）→ｙ１、（Ｖ３〜Ｖ２）→ｙ２、・・・、（ＶＱ〜ＶＱ−１）→ｙＱ−１、ＶＱ→ｙＱになる。ｙ０＋とｙ０−が原点で重なることにより、正負各Ｑ個は２＊Ｑ−１個に合併される。
【０１０１】
参照を便利にするため、以下の説明において実施例中の符号と図面中の符号とが互いに対応するようにする。また、図面の各説明と各実施例とが互いに対応するようにし、両者を対照しながら説明をする。１つの符号について一度釈明した後、この符号に対する新釈明が出るまで、この釈明をそのまま使う。図面中のすべての符号λｇを第λ番目の第ｇ次元という。
【０１０２】
図２．１は、ｍ番＊３ビット同抵抗式対数ＡＤＣの原理を示す図である。本説明においてλで図面中のα、β、γ及びｍを示す。ｕαｙは原始入力交流信号であり、ＱＺＤＬは前置回路である。ＡＤ＃λは、ＡＤＣの第λ番目のＡ／Ｄ変換子モジュール、すべての子モジュールＡＤ＃α〜ＡＤ＃ｍを示すことができる。ＡＤ＃ｍには臨界点作動型スイッチ組ＬＪＫＧＺｍを設ける必要がなく、Ｕλｙは第λ番目の入力電圧である。Ｒλ８〜Ｒλ０は第λ番目の分圧抵抗チェーンであり、Ｖλ７〜Ｖλ０は第λ番目の電位参考点であり、Ｃλ７〜Ｃλ１は第λ番目のコンパレータであり、Ｉ*λ７〜Ｉ*λ１は第λ番目の比較値であり、Ｉλ８は定値０であり、Ｉλ０は定値０であり、Ｄλ２〜Ｄλ０は第λ番目のデジタル出力値である。Ｖｐは電源正極であり、Ｓλ７〜Ｓλ０は第λ番目の臨界点作動型スイッチの開閉点である。Ｓλ７〜Ｓλ０と制御値Ｉλ８〜Ｉλ０とを囲んだ実線フレームＬＪＫＧＺλは、臨界点作動型スイッチ組である（Ｉλ８〜Ｉλ０は制御値であり、Ｉ*λｇとＩλｇは導線の導線連結によった同じ値であり、以下のＩｇとＩ*ｇもそのとおりである）。Ｓλは第λ番目の点電位スイッチバスであり、Ｖ'λＧは第λ番目の準点電位であり、ＶλＧは第λ番目の点電位（ＶλＧは図示せず）であり、Ｖλ０は最小電位であり、Σ'λは第λ番目のベッドフォーム合計計算機であり、Σλは第λ番目の小数合計計算機であり、ＵλＺは第λ番比較電圧であり、ＣＢλは第λ番目のサンプル取得格納部であり、Ｕ*λｙは見本採取保存電圧であり、ＵλＸは第λ番目の小数電圧であり、ＦＤλは第λ番目の小数電圧増幅器である。Ｕμｙは、小数電圧ＵλＸの増幅値であり、第二番目のＡＤ＃μの入力電圧になる。空心三角形は電圧フォロー部である。
【０１０３】
図２．２は、前置回路ＱＺＤＬを示すフレーム図である。図面において、原始入力交流信号はＵαｙであり、サンプル取得格納部はＣＢであり、交流見本採取信号はｕｇであり、正負判別器はＺＦＰＸであり、正入力電圧はＵｇであり、極性保存器はＤＸであり、アナログ対数圧縮比モジュールはＬＯＧであり、第α番目の入力電圧はＵαｙである。
【０１０４】
図２．３は、信号正負判別器の原理を示す図である。図面において、点線フレームＺＦＰは信号正負判別器であり、ｕｇ、Ｕｇ、ＤＸは上記のとおりである。演算増幅器ＹＦは、正負判別器ＹＦＡ及び逆相器ＹＦＢと、逆相器入力抵抗及びフィードバック抵抗ＲＣ５及びＲＣ６と、逆相スイッチＳＸとを含む。
【０１０５】
図３．１は、ｍ番＊３ビット同抵抗式対数ＤＡＣの原理を示す図である。前の図面において、既に説明したことは、ＶλＧ、Ｖ'λＧ、Ｒλ８〜Ｒλ０、Ｖλ７〜Ｖλ０、Ｉλ８〜Ｖλ０、Ｓλ、ＣＢλ、ＧＳ、ＬＪＫＧＺλ、多電気路線スイッチＤＬＫＧλ、点電位スイッチＪＤＷＫＧλである。以下の符号について新たに説明する。ＤＡ＃λは第λ子次元対数ＤＡＣであり、実線フレームＪＭαは第α番目のデコーダーであり、ｄα２〜ｄα０はＪＭαの入力端である。解読により得た制御値Ｉα７〜Ｉα１により、点電位選択開通点ＳαＧを確定し、ＪＭα＋ＬＪＫＧＺα＝ＤＬＫＧαを得る。したがって、ｄα２〜ｄα０はＪＭαの入力端になるとともに、多電気路線スイッチＤＬＫＧαの制御端になる。Ψλは第λ番目の縮小器であり、ＶλΨは第λ番目のアナログ出力信号電圧であり、この電圧を出力電圧ＶλΨと略称する。ΣΨは総合計計算機であり、ＶΨは総出力アナログ電圧である。
【０１０６】
図３．２．１は、三角形ＧＳで電圧フォロー部を示す図である。出力電圧と入力電圧とは等しく、かつＵＸ２を採用することにより、負荷能力を向上させることができる。本考案のすべての図面において、三角形が電圧フォロー部を示しているが、その構造が簡単であるので、ＧＳを付けなくてもよい。
【０１０７】
図３．２．２は、比例縮小器ΨＸを示す図である。Ψは縮小器を示す符号であり（Ψは大文字である）、下付き符号Ｘは通用符号である。比例縮小でψＸを示す（ψは小文字である）。入力信号はＵＸ１と出力信号ＵＸ２と比例縮小ψＸとの間の関係は、ＵＸ２＝ＵＸ１／ψＸである。
【０１０８】
図３．２．３は、比例縮小器ΨＸの原理を示す図である。図面において、オペアンプＧＳは図３．２．１の電圧フォロー部であり、ＲＸ１とＲＸ２は分圧回路を構成する。電圧フォロー部ＧＳは同相端を入力端にし、仮定切断状態になっているので、電流がゼロだとみなすことができる。すなわち、ＲＸ１の電流とＲＸ２の電流とが同様であるので、得た分圧関係はＵＸ２＝ＵＸ１＊ＲＸ２／（ＲＸ１＋ＲＸ２）である。それにより、ψＸ＝（ＲＸ１＋ＲＸ２）／ＲＸ２になり、ＵＸ２＝ＵＸ１／ψＸになる。
【０１０９】
図４は、二次元対数チェーンＡＤＣの原理を示す図である。該ＡＤＣの抵抗チェーンと参考電位チェーンはいずれも対数関係になっているので、対数チェーンＡＤＣという。対数チェーンＡＤＣは、符号ＬＡＤ＃＃に示し、かつ２つの子次元ＬＡＤ＃αとＬＡＤ＃βを含む。ＬＡＤ＃αは第一番目の対数チェーン子ＡＤＣであり、ＬＡＤ＃βは第二番目の対数チェーン子ＡＤＣである。図４において、第二番目、すなわち第β番目の符号は引用符'で表記する。引用符'が付いていないことは第一番目、すなわち第α番目を示すことである。
【０１１０】
ＬＡＤ＃αは、ＬＢＸＱαと、ＪＤＷＫＧと、ＱＨＦＤとを含む。ＬＢＸＱαは第一番目の対数チェーン同時実行部であり、第一番目の対数式抵抗チェーンＲＱ〜Ｒ１及びＲθと、第一番目の対数式参考電位点ＶＱ−１〜Ｖθと、第一番目のコンパレータＣＱ−１〜Ｃ１と、第一番目の比較値ＩＱ−１〜Ｉ１と、第一番目のエンコーダーＢＭと、第一番目の対数比率デジタル出力信号Ｄｑ−１〜Ｄ０とを含む。ＱＨＦＤは合計計算増幅演算回路であり、第一番目の合計計算機ΣＱ−１〜Σ０と、差異電圧ＵＸ（Ｑ−１）〜ＵＸ０と、増幅器ＦＱ−１〜Ｆ０と、演算電圧Ｕｙ（Ｑ−１）〜Ｕｙ０と、演算点電圧はＵｙＧとを含む。ＪＤＷＫＧは点電位スイッチであり、スイッチ点Ｓ（Ｑ−１）〜Ｓ０と、多電気路線スイッチ制御端ｄｑ−１〜ｄ０と、第一番目の制御値ＩＱ−１〜Ｉ１と、定値０であるＩＱと、定値１であるＩ０と、スイッチバスＳαと、選択開通点電圧降下Ｖｒとを含む。
【０１１１】
ＬＡＤ＃βの主な構成部分は、第二番目の対数チェーン同時実行部ＬＢＸＱβであり、第二番目の対数式抵抗チェーンＲ'Ｔ〜Ｒ'１を含む。第二番目の対数式参考電位点Ｖ'Ｔ−１〜Ｖ'０と第二番目の比較電圧ＵβＺをそれぞれ第二番目のコンパレータＣ'Ｔ−１〜Ｃ'１の同相端と逆相端に接続させることにより、第二番目の比較値Ｉ'Ｔ−１〜Ｉ'１を獲得する。かつ第二番目のエンコーダーＢＭ'で符号化することにより、第二番目のデジタル出力信号Ｄ'ｔ−１〜Ｄ'０を得る。ＬＡＤ＃βはサンプル取得格納部ＣＢβを更に含む。準演算点電圧はＵ'ｙＧであり、演算点電圧はＵｙＧであり、第二番目の比較電圧はＵβＺである。
【０１１２】
図５は、二次元対数チェーンＤＡＣの原理を示す図である。該ＤＡＣの抵抗チェーンと参考電位チェーンはいずれも対数関係になっているので、対数チェーンＤＡＣという。対数チェーンＤＡＣは、符号ＬＤＡ＃＃に示し、かつ２つの子次元ＬＤＡ＃αとＬＤＡ＃βを含む。ＬＤＡ＃αは第一番目の対数チェーン子ＤＡＣであり、ＬＤＡ＃βは第二番目の対数チェーン子ＤＡＣである。この図において、第二番目、すなわち第β番目の符号は引用符'で表記する。引用符'が付いていないことは第一番目、すなわち第α番目を示すことである。
【０１１３】
ＬＤＡ＃αは、ＤＺＬαと、ＳＪＱＨと、ＪＤＷＫＧと、ΣＡＵとを含む。ＤＺＬαは第一番目の対数抵抗チェーンであり、第一番目の対数式抵抗チェーンＲＱ〜Ｒ１と及びＲθと、第一番目の対数式参考電位点ＶＱ−１〜Ｖθとを含む。ＳＪＱＨは縮小合計計算モジュールであり、縮小器ΨＱ−１〜Ψ０と、第二番目の点電位縮小値ＶΨ（Ｑ−１）〜ＶΨ０と、合計計算機ΣＱ−１〜Σ０と、参考電位合計値ＶΣ（Ｑ−１）〜ＶΣ０と、フォロー部ＧＳとを含む。ＪＤＷＫＧは第一番目の電位スイッチであり、第一番目の制御値ＩＱ−１〜Ｉ１と、第一番目が定値０であるＩＱと、第一番目が定値１であるＩ０と、第一番目のスイッチバスＳ（Ｑ−１）〜Ｓ０と、第一番目の多電気路線スイッチ制御端ｄｑ−１〜ｄ０とを含む。ΣＡＵは集合モジュールであり、集合器ΣαＵと、点電位合計値ＵΣ（Ｑ−１）〜ＵΣ０と、アナログ電圧出力値Ｕαβとを含む。
【０１１４】
ＬＤＡ＃βは、ＤＺＬβと、ＪＤＷＫＧ'と、ΣβＵとを含む。ＤＺＬβは第二番目の対数抵抗チェーンであり、第二番目の対数式抵抗チェーンＲ'Ｔ〜Ｒ'１と、第二番目の対数式参考電位点Ｖ'Ｔ−１〜Ｖ'０とを含む。点電位スイッチＪＤＷＫＧ'は、第二番目の制御値Ｉ'Ｔ−１〜Ｉ'１と、第二番目が定値０であるＩ'Ｔと、第二番目が定値１であるＩ'０と、第二番目のスイッチ点Ｓ'（Ｔ−１）〜Ｓ'０と、第二番目の多電気路線スイッチ制御端ｄ'ｔ−１〜ｄ'０とを含む。
【図１．１】
2015503862.tif 000024
【図１．２．１】
2015503862.tif 000025
【図１．２．２】
2015503862.tif 000026
【図１．２．３】
2015503862.tif 000027
【図１．２．４】
2015503862.tif 000028
【図１．３】
2015503862.tif 000029
【図１．４】
2015503862.tif 000030
【図１．５】
2015503862.tif 000031
【図２．１】
2015503862.tif 000032
【図２．２】
2015503862.tif 000033
【図２．３】
2015503862.tif 000034
【図３．１】
2015503862.tif 000035
【図３．２．１】
2015503862.tif 000036
【図３．２．２】
2015503862.tif 000037
【図３．２．３】
2015503862.tif 000038
【図４】
2015503862.tif 000039
【図５】
2015503862.tif 000040
【国際調査報告】
2015503862.tif 000041
2015503862.tif 000042
2015503862.tif 000043
2015503862.tif 000044
2015503862.tif 000045
2015503862.tif 000046