(57)【要約】方法は、部分的に処理されたＣＭＯＳウェハを第２のウェハに付着させて結合ウェハを作製することを含む。第２のウェハはシリコンとは異なる材料を含む第１の領域を備える。該方法は、シリコンとは異なる材料を有する結合ウェハの第１の領域または第２の領域に素子を形成することも含む。
2015517216.tif 000002
【特許請求の範囲】
【請求項１】
部分的に処理されたＣＭＯＳウェハを、シリコンとは異なる材料を含む第１の領域を備える第２のウェハに付着させて結合ウェハを作製する工程と、
シリコンとは異なる材料を有する前記結合ウェハの前記第１の領域または第２の領域に素子を形成する工程と
を含む方法。
【請求項２】
前記部分的に処理されたＣＭＯＳウェハがトランジスタを含む素子層を備える請求項１に記載の方法。
【請求項３】
前記素子層がシリコンを含み、前記トランジスタがＣＭＯＳ工程で形成される請求項２に記載の方法。
【請求項４】
前記部分的に処理されたＣＭＯＳウェハを前記第２のウェハに付着させる工程は、前記部分的に処理されたＣＭＯＳウェハを前記第２のウェハにウェハ接合することを含む請求項１に記載の方法。
【請求項５】
前記素子が前記第２の領域に形成され、前記第２のウェハがテンプレートウェハであり、前記第１の領域が非ＩＶ族半導体材料を含むテンプレート材料を備える請求項１に記載の方法。
【請求項６】
前記非ＩＶ族半導体材料がＩＩＩ−Ｖ族半導体材料を含む請求項５に記載の方法。
【請求項７】
前記ＩＩＩ−Ｖ族半導体材料がＡｌＩｎＡｓ材料を含む請求項６に記載の方法。
【請求項８】
ＣＭＯＳファウンドリから前記部分的に処理されたＣＭＯＳウェハを受け取る工程をさらに含む請求項１に記載の方法。
【請求項９】
前記素子を形成する工程が、電子素子および光電子素子のうちの少なくとも一方を形成することを含む請求項１に記載の方法。
【請求項１０】
前記第２のウェハがテンプレートウェハであり、前記第１の領域がテンプレート材料を含み、前記方法が前記テンプレート材料の上に素子層としての前記第２の領域を形成する工程を含み、前記素子が前記素子層に形成される請求項１に記載の方法。
【請求項１１】
前記部分的に処理されたＣＭＯＳウェハを前記第２のウェハに付着させた後に前記第２の領域が形成される請求項１０に記載の方法。
【請求項１２】
前記第２の領域が非ＩＶ族半導体材料を含む請求項１０に記載の方法。
【請求項１３】
前記非ＩＶ族半導体材料がＩＩＩ−Ｖ族半導体材料を含む請求項１２に記載の方法。
【請求項１４】
前記ＩＩＩ−Ｖ族半導体材料が、ＩｎＧａＡｓ材料およびＡｌＩｎＧａＡｓ材料のうちの少なくとも一方を含む請求項１３に記載の方法。
【請求項１５】
前記素子が前記第１の領域に形成される請求項１に記載の方法。
【請求項１６】
前記部分的に処理されたＣＭＯＳウェハを前記第２のウェハに付着させる前に、前記素子が前記第１の領域に形成される請求項１５に記載の方法。
【請求項１７】
前記第１の領域がＧａＮ材料を含む請求項１５に記載の方法。
【請求項１８】
前記素子の形成後、前記結合ウェハに対しＣＭＯＳ工程の一部を実施する工程を含む請求項１に記載の方法。
【請求項１９】
前記結合ウェハに対し前記ＣＭＯＳ工程の一部を実施する工程が、前記結合ウェハに対しバックエンドＣＭＯＳ工程の少なくとも一部を実施することを含む請求項１８に記載の方法。
【請求項２０】
フロントエンドＣＭＯＳ工程で前記部分的に処理されたＣＭＯＳウェハを形成する工程をさらに含む請求項１に記載の方法。
【請求項２１】
ＣＭＯＳ工程を用いて半導体ウェハに対し部分的なＣＭＯＳ処理を実施して、トランジスタが形成された部分的に処理されたＣＭＯＳウェハを作製する工程と、
前記ＣＭＯＳ工程から前記部分的に処理されたＣＭＯＳウェハを取り出す工程と、
前記トランジスタを有する前記部分的に処理されたＣＭＯＳウェハの少なくとも一部と、シリコンとは異なる材料を有し、素子が形成される素子領域とを含む結合ウェハを受け取る工程と、
前記結合ウェハに追加のＣＭＯＳ処理を行う工程と
を含む方法。
【請求項２２】
前記部分的に処理されたＣＭＯＳウェハが、前記トランジスタが形成されるシリコン素子層を含む請求項２１に記載の方法。
【請求項２３】
シリコンとは異なる前記材料がＩＩＩ−Ｖ族半導体材料を含む請求項２１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の技術は、（たとえば、シリコン内に形成された）ＣＭＯＳ回路と非シリコン材料および素子との一体化に関する。
【背景技術】
【０００２】
デジタル革命は、約１８〜２４ヶ月間でシリコン集積回路中のトランジスタ密度がほぼ倍になる、べき乗則の駆動力が存在する、という技術的な法則と経済的な法則の混合であるムーアの法則によって推進されてきた。この傾向を後押ししたのは、トランジスタ密度増大に伴う技術性能の向上、コストの低減、市場用途の拡大の組み合わせである。この傾向は１９６０年代に始まったが、現在は落ち着きつつある。この傾向が落ち着きつつある理由の一つは、電力制限によりトランジスタのサイズ低減が容易に阻まれてしまうことである。別の理由は、標準的な素子、すなわち、ＰＭＯＳＦＥＴやＮＭＯＳＦＥＴの密度の増大が生み出す新たな市場用途や分野が、ムーアの法則のパラダイムの核心として何年か前には達成されていたほどには多くないことである。
【０００３】
いずれは新たな材料がシリコンＣＭＯＳ回路に組み込まれるであろうことは、約３０年間にわたり予期されてきた。発明者は当初このような変革を市場に持ち込んだ経験があり、最初は歪みシリコンのデジタルＭＯＳ回路への導入から始められた。しかしながら、この変革は、主流のシリコンＣＭＯＳ製造に新たな要素、すなわちゲルマニウム（Ｇｅ）を導入することによって達成された。現行の高度ＣＭＯＳ製造施設に新たな材料を直接組み込むことに関する時間、コスト、リターンは、新たな一体形成材料および素子をシリコンＣＭＯＳ回路に導入する際の大きな制限となる。
【０００４】
本発明者による先の発明では、シリコンＣＭＯＳ工程の開始時に投入することのできる特殊加工基板が作製された。この基板は、変更されたＣＭＯＳ工程の温度に耐えうる埋込テンプレート層を含むものであった。ＣＭＯＳ工程のフロントエンド高温ステップの完了後、テンプレートを露出させ、ＩＩＩ−Ｖ素子エピタクシーを開始させた後、処理してＣＭＯＳバックエンド処理で仕上げることで、モノリシック回路を製造することができる。
【発明の概要】
【０００５】
いくつかの実施形態は、部分的に処理されたＣＭＯＳウェハを第２のウェハに付着させて結合ウェハを作製する工程を含む方法に関する。第２のウェハは、シリコンとは異なる材料を含む第１の領域を含む。該方法は、シリコンとは異なる材料を有する結合ウェハの第１の領域または第２の領域に素子を形成する工程をさらに含む。
【０００６】
いくつかの実施形態は、ＣＭＯＳ工程を用いて半導体ウェハに部分的なＣＭＯＳ処理を実施して、トランジスタを有する部分的に処理されたＣＭＯＳウェハを作製する工程を含む方法に関する。該方法は、ＣＭＯＳ工程から部分的に処理されたＣＭＯＳウェハを取り出す工程も含む。さらに、該方法は、トランジスタを有する部分的に処理されたＣＭＯＳウェハの少なくとも一部と、シリコンとは異なる材料を有し、素子が形成される素子領域とを備える結合ウェハを受け取る工程を含む。該方法は、結合ウェハに追加のＣＭＯＳ処理を行う工程をさらに含む。ＣＭＯＳ工程は従来のＣＭＯＳ工程であってよい。
【０００７】
いくつかの実施形態は、本明細書に記載の装置に関する。
いくつかの実施形態は、本明細書に記載の工程を用いて形成される製品に関する。
上記の概要は例示による説明のためであり、限定を目的としない。
【０００８】
図面において、各図に示される同一または略同一の構成要素は同様の参照符号で示す。明瞭化のため、すべての構成要素をすべての図で表示しているとは限らない。図面は必ずしも等縮尺ではなく、本明細書に記載の技術および素子の様々な側面を説明することに重点を置く。
【図面の簡単な説明】
【０００９】
【図１】従来のＣＭＯＳ工程のブロック図である。
【図２】いくつかの実施形態により非シリコン材料および／または素子と一体化されるＣＭＯＳ回路の形成工程のブロック図である。
【図３Ａ】いくつかの実施形態による例示的なテンプレートウェハを示す図である。
【図３Ｂ】いくつかの実施形態による例示的なテンプレートウェハを示す図である。
【図３Ｃ】いくつかの実施形態による例示的なテンプレートウェハを示す図である。
【図４Ａ】図２の工程で実施可能な例示的なウェハ処理を示す図である。
【図４Ｂ】図２の工程で実施可能な例示的なウェハ処理を示す図である。
【図４Ｃ】図２の工程で実施可能な例示的なウェハ処理を示す図である。
【図４Ｄ】図２の工程で実施可能な例示的なウェハ処理を示す図である。
【図４Ｅ】図２の工程で実施可能な例示的なウェハ処理を示す図である。
【図４Ｆ】図２の工程で実施可能な例示的なウェハ処理を示す図である。
【図４Ｇ】図２の工程で実施可能な例示的なウェハ処理を示す図である。
【図４Ｈ】図２の工程で実施可能な例示的なウェハ処理を示す図である。
【図４Ｉ】図２の工程で実施可能な例示的なウェハ処理を示す図である。
【図４Ｊ】図２の工程で実施可能な例示的なウェハ処理を示す図である。
【図５】いくつかの実施形態により非シリコン材料および／または素子と一体化されるＣＭＯＳ回路の形成工程のブロック図であり、テンプレートウェハを部分的に処理されたＣＭＯＳウェハに付着させる前に素子層が形成される。
【図６Ａ】図５の工程で実施することのできる例示的なウェハ処理を示す図である。
【図６Ｂ】図５の工程で実施することのできる例示的なウェハ処理を示す図である。
【図６Ｃ】図５の工程で実施することのできる例示的なウェハ処理を示す図である。
【図６Ｄ】図５の工程で実施することのできる例示的なウェハ処理を示す図である。
【図６Ｅ】図５の工程で実施することのできる例示的なウェハ処理を示す図である。
【図６Ｆ】図５の工程で実施することのできる例示的なウェハ処理を示す図である。
【発明を実施するための形態】
【００１０】
いくつかの実施形態では、本明細書に記載の技術は、特殊加工ウェハをシリコンＣＭＯＳ製造施設に投入する必要を省くことができる。いくつかの実施形態では、本明細書に記載の技術は、比較的成熟したシリコンＣＭＯＳ処理を変更する必要を省くことができる。これらの要因は、シリコンＣＭＯＳ素子と、現行のＣＭＯＳ製造工程に適合しない材料で形成されたその他の素子との両方を有する新規のモノリシック集積回路を作製する際のハードルを下げるものである。
【００１１】
図１は、従来のＣＭＯＳファウンドリで実施されるような従来のシリコンＣＭＯＳ工程５を示す。ＣＭＯＳ工程５はシリコンまたはＳＯＩ（シリコン−オン−インシュレータ）ウェハなどの半導体ウェハ２の投入から開始される。従来のシリコンＣＭＯＳ工程５では、「フロントエンド」処理４が行われた後、「バックエンド」処理６が行われる。フロントエンド処理４は通常、ソース、ドレイン、ゲート領域の形成などの半導体ウェハ２内のトランジスタ形成のための各種工程段階を含む。フロントエンド処理４はゲート、ドレイン、ソース領域上の誘電層の形成を含んでもよい。フロントエンド処理４はソース、ゲート、および／またはドレイン領域に接触するプラグ（たとえばタングステンプラグ）の形成を含んでもよい。しかしながら、フロントエンド処理４は、このような誘電層および／またはプラグの形成を含む必要はなく、その形成はバックエンド処理６の一部とすることができる。フロントエンド処理４に引き続き、バックエンド処理６が行われて、トランジスタ間の相互接続部を形成する。複数の相互接続層を形成しパターニングすることができる。ＣＭＯＳ処理が完了するとシリコンＣＭＯＳ回路８が製造される。
【００１２】
業界では、従来のシリコンＣＭＯＳ工程の開発に向けて多額の投資が注ぎ込まれてきた。その結果、今日のＣＭＯＳ工程は開発が進み、チップ毎に高歩留まりかつ低コストでシリコンＣＭＯＳ回路を生産するように最適化されている。従来のＣＭＯＳ工程は、ＣＭＯＳファウンドリとして知られる特別な半導体製造施設で実施される。ＣＭＯＳファウンドリでは、歩留まりを低減させる可能性のある汚染物質や不純物が工程に導入されないように入念に注意される。ＩＩＩ−ＶまたはＩＩ−ＶＩ半導体材料などの非標準的な半導体材料は許可されないか、あるいはそれらを受け入れるために標準的なＣＭＯＳ工程の大幅な変更が余儀なくされる。今日のＣＭＯＳファウンドリは製造を開始するのに何十億ドル単位の投資が必要であり、それが参入への高い障壁となって、非シリコン材料の導入と適合するＣＭＯＳ工程の開発を妨害している。フロントエンド処理は、ＩＩＩ−ＶまたはＩＩ−ＶＩ半導体材料が耐えられない超高温ステップを含むために特に影響を受け易い。
【００１３】
本明細書に記載の技術は、ＣＭＯＳ素子と、現行のＣＭＯＳ工程に適合しないＩＩＩ−Ｖおよび／またはＩＩ−ＶＩ半導体材料などの非ＩＶ族半導体材料を含むその他の材料で形成された素子とをモノリシックに一体化させることができる。いくつかの実施形態では、半導体ウェハはＣＭＯＳ工程（たとえばフロントエンド工程）で部分的に処理されてトランジスタを形成することができる。部分処理ＣＭＯＳウェハはＣＭＯＳ工程から取り出され、ＩＩＩ−ＶまたはＩＩ−ＶＩ半導体材料などのシリコンとは異なる材料の層を含む別のテンプレートウェハに付着させることができる。ＩＩＩ−Ｖおよび／またはＩＩ−ＶＩ半導体材料などの非ＩＶ族半導体材料を含むシリコンとは異なる材料の素子層を処理して、電子および／または光電子素子などの素子を形成することができる。その後、結合ウェハは、ＣＭＯＳ処理を完了させるためのＣＭＯＳ工程（たとえばバックエンド処理）に再投入することができる。いくつかの実施形態では、従来のＣＭＯＳ処理を使用して、非シリコン材料で形成されたその他の素子と同じチップ上にシリコンＣＭＯＳ素子が作製される。いくつかの実施形態では、従来のＣＭＯＳ工程５の変更を必要とせず、したがって既存のＣＭＯＳ工程およびファウンドリとの適合性が提供される。この既存のＣＭＯＳ工程およびファウンドリとの適合性のおかげで、非標準的な材料および素子をＣＭＯＳ電子素子と一体化させる際のハードルが下がる。
【００１４】
後述するように、材料および素子毎に異なるサーマルバジェットを有する可能性があるため、ＣＭＯＳ電子素子に組み込む予定の非標準的な材料および素子の性質が、部分処理ＣＭＯＳウェハをＣＭＯＳ工程から取り出すタイミングに影響を及ぼす場合がある。工程フローは、新たな材料テンプレートおよび新たな素子層のサーマルバジェット、部分処理シリコンＣＭＯＳウェハのサーマルバジェット、集積接合工程のサーマルバジェット、エピタキシャル素子層堆積のサーマルバジェットの５つのサーマルバジェットをいずれも超過することのないように決定することができる。テンプレート、素子層堆積、素子処理の順序は、各種サーマルバジェットによって決定することができる。最高サーマルバジェットは工程の開始時で、最低サーマルバジェットは工程の終了時である。
【００１５】
第１の実施形態は、たとえばＩｎＧａＡｓ材料および素子とＣＭＯＳ電子素子との集積を示す図２〜図４を参照して説明する。第２の実施形態は、ＧａＮ材料および素子、たとえばＣＭＯＳ電子素子の集積を示す図５〜図６を参照して説明する。
【００１６】
図２は、いくつかの実施形態により非シリコン材料および／または素子と一体化されたＣＭＯＳ回路を形成する工程のブロック図である。図２の実施形態では、素子層の形成は、部分処理ＣＭＯＳウェハのテンプレートウェハへの付着後に行うことができる。いくつかの実施形態では、図２に示す工程フローは、部分処理ＣＭＯＳウェハとテンプレートウェハとの付着に（上記ステップが実施される温度のため）耐えられない材料および素子の集積に使用することができる。いくつかの実施形態では、図２の工程フローを用いて、シリコンＣＭＯＳ素子と、ＩｎＧａＡｓ内に少なくとも部分的に形成される素子とを一体化させることができる。しかしながら、本明細書に記載の技術はこれに限定されず、図２の工程フローはＩｎＧａＡｓ以外の材料にも使用することができる。
【００１７】
図２に示すように、テンプレートウェハ２４を提供することができる。いくつかの実施形態では、テンプレートウェハ２４は、シリコンとは異なるテンプレート材料を有するテンプレート層を含む。いくつかの実施形態では、テンプレート材料は、緩和シリコンとは異なる格子定数を有する半導体材料とすることができる。このような格子定数により、テンプレート材料は、その後の非シリコン半導体素子層の堆積のために、シリコンを使用して得られるよりも適したエピタキシャルテンプレートを提供することができる。いくつかの実施形態では、テンプレート材料は、ＩＩＩ−Ｖ半導体材料および／またはＩＩ−ＩＶ族半導体材料などのＩＶ族半導体材料とは異なる半導体材料とすることができる。
【００１８】
後で形成される素子層がＩｎＧａＡｓを含む実施形態では、テンプレート材料は、シリコンの格子定数よりもＩｎＧａＡｓの格子定数に近い格子定数を有するＡｌＩｎＡｓなどのＩＩＩ−Ｖ半導体材料を含むことができる。テンプレート材料はＩｎＧａＡｓよりもサーマルバジェットが高くなるように、かつ／またはＩｎＧａＡｓよりも高温工程に耐え得るように選択できるため、テンプレート材料はテンプレートウェハと部分処理ＣＭＯＳウェハとを付着する高温工程に耐えることができる。ＩｎＧａＡｓ層を備えることのできる素子層は、この段階ではＡｌＩｎＡｓテンプレート層には堆積されない。その理由は、この特定の実施形態における素子層のサーマルバジェットは、テンプレートウェハと部分処理ＣＭＯＳウェハとを付着するステップのサーマルバジェット以下であるために、このようなステップに素子層が耐えられないためである。テンプレートウェハ２４を作製する例示的な技術および材料に関して、図３を参照してさらに説明する。
【００１９】
別途、図２に示すように、ＳｉまたはＳＯＩウェハなどの半導体ウェハ２はシリコンＣＭＯＳ工程で部分処理することができる。いくつかの実施形態では、埋め込まれた酸化物層がその後のシリコン基板取り外しのためのエッチング止めとして使用できるため、ＳＯＩウェハを半導体ウェハ２に利用することができる。いくつかの実施形態では、半導体ウェハ２に対しフロントエンド処理４が行われ、これはソース、ゲート、および／またはドレイン領域などの素子領域の形成を含むことができる。ＣＭＯＳ工程は、ＣＭＯＳ工程段階の残りのサーマルバジェットが、部分処理ＣＭＯＳウェハ３がテンプレートウェハ２４に付着される付着工程２６のサーマルバジェット以上である時点まで継続することができる。この時点で、図２に示すように、部分処理ＣＭＯＳウェハ３をＣＭＯＳ工程から取り出すことができる。
【００２０】
その後、部分処理ＣＭＯＳウェハ３は付着工程２６でテンプレートウェハ２４に付着させることができる。いくつかの実施形態では、付着工程２６は、部分処理ＣＭＯＳウェハ３のテンプレートウェハ２４へのウェハ接合を含むことができる。しかしながら、本明細書に記載の技術はウェハ接合に限定されず、部分処理ＣＭＯＳウェハ３をテンプレートウェハ２４に付着させる任意の適切な工程を使用することができる。
【００２１】
部分処理ＣＭＯＳウェハ３のテンプレートウェハ２４への付着後、テンプレート層への非シリコン素子層の堆積および層内への非シリコン素子の形成の処理を開始することができる。素子層の堆積前に、ＣＭＯＳ素子層に窓部を形成してテンプレート層を露出させることができる。その後、堆積ステップ２８で、ＣＭＯＳ素子層の窓部を通じてテンプレート層上および／またはテンプレート層の上方に素子層を形成することができる。エピタクシーなど、素子層を形成する任意の適切な工程を使用することができる。素子層がＩｎＧａＡｓ材料を含む実施形態では、ＩｎＧａＡｓおよび／またはＡｌＩｎＧａＡｓを含む素子層をテンプレート層の上、および／またはテンプレート層の上方に堆積させることができる。素子層は、素子の動作にとって最適となる正確なドーピングと厚さを有することができる。
【００２２】
素子層の堆積後、素子形成工程３０を実施して非シリコン素子層を処理し、電子または光電子素子などの素子を形成することができる。いくつかの実施形態では、工程３０は、ＣＭＯＳ工程に再投入できるようにウェハを処理することを含むことができる。
【００２３】
図２に示すように、その後ウェハをＣＭＯＳ工程に再投入することができる。いくつかの実施形態では、ウェハは、部分処理ＣＭＯＳウェハ３がＣＭＯＳ工程から取り出されるのと同時にＣＭＯＳ工程に再投入することができる。たとえば、フロントエンド処理４の完了後に部分処理ＣＭＯＳウェハ３がＣＭＯＳ工程から取り出された場合、結合ウェハは素子形成ステップ３０後、バックエンド処理６の開始時にＣＭＯＳ工程に再投入することができる。次いで、結合ウェハに対しバックエンド処理６が実施される。上述したように、バックエンド処理６の実施は、たとえば相互接続部の形成を含むことができる。任意の数の階層の相互接続部を形成することができる。いくつかの実施形態では、このような相互接続部によってシリコンＣＭＯＳ電子素子と、非シリコン素子層に形成された素子とを接続することができる。こうして、ＣＭＯＳ電子素子と非シリコン素子の両方を有する集積回路３２が作製される。
【００２４】
図２の実施形態のための例示的なテンプレートウェハおよびウェハ処理を図３Ａ〜図３Ｃおよび図４Ａ〜図４Ｊを参照して説明する。
図３Ａは、いくつかの実施形態によるテンプレートウェハ２４ａの一例を示す。図３Ａに示すように、テンプレートウェハ２４ａはシリコン基板（たとえばシリコンウェハ）などの半導体基板２２を含むことができる。半導体基板２２に対しエンジニアリングステップを実施して、半導体基板２２の格子定数とは異なる格子定数の被覆半導体層を形成することにより、低欠陥密度テンプレート層４１の形成が可能になる。たとえば、段階的組成傾斜バッファ層４２を、半導体基板２２の格子定数からテンプレート層４１を形成する材料の格子定数により近い別の格子定数まで次第に移行するように、半導体基板２２上に形成することができる。非シリコン材料を、テンプレート層４１として傾斜バッファ層４２上に形成することができる。たとえば、テンプレート層４１上にＩｎＧａＡｓ素子層が形成され得る実施形態では、ＡｌＩｎＡｓのテンプレート層４１を形成することができる。しかしながら、テンプレート層４１の材料はＡｌＩｎＡｓに限定されず、適切な格子定数を有する任意の適切な材料を使用することができる。
【００２５】
図３Ｂに示すように、いくつかの実施形態では、ＧＯＩ（ゲルマニウム−オン−インシュレータ）の初期基板を、より大きな格子定数へと段階付けられたＡｌＩｎＡｓの組成傾斜層を含むバッファ層４６の堆積用の初期基板とすることができる。図３Ｂは、シリコン基板４３上の二酸化ケイ素層４４上にゲルマニウム薄層４５を有するＧＯＩ基板を示す。図３Ｃに示すように、テンプレートウェハ２４ｂは、バッファ層４６上に形成された高品質ＡｌＩｎＡｓ層を、二酸化ケイ素４７で被覆された半導体ウェハ２２（たとえばシリコンウェハ）に移送することによって形成することができる。このような移送は、エピタキシャルリフトオフ、イオン注入および剥離、あるいは単純な接合と基板分離などの標準的な工程を含む任意の適切な工程を通じて行うことができる。その後、高品質ＡｌＩｎＡｓ層は、ＩｎＧａＡｓなどの別の半導体材料の素子層堆積用のテンプレート層４１として供することができる。いくつかの実施形態では、ＡｌＩｎＡｓテンプレート層４１が使用される場合、エピタクシーによる素子層形成が促進されるように、ＡｌＩｎＡｓテンプレート層は任意選択の歪みＧａＡｓ薄層で終端することができる。
【００２６】
本明細書に記載の技術は、テンプレートウェハ２４を特定の材料に限定しない。さらに、本明細書に記載の技術は、テンプレート２４の基板２２への形成を特定のエンジニアリングステップに限定しない。いくつかの実施形態では、テンプレートウェハ２４は基板２２および／またはバッファ層を使用せずに形成することができる。たとえば、いくつかの実施形態では、テンプレートウェハ２４は適切なテンプレート材料（たとえばＡｌＩｎＡｓ）で形成されるウェハ全体とすることができる。
【００２７】
いくつかの実施形態では、テンプレートウェハ２４はＣＭＯＳ工程で処理される半導体ウェハ２と同じ直径（よって、部分処理ＣＭＯＳウェハ３と同じ直径）を有することができる。しかしながら、本明細書に記載の技術はこれに限定されず、いくつかの実施形態では、異なるサイズのウェハを使用することができる。いくつかの実施形態では、テンプレートウェハ２４は、十分に進化したシリコンＭＯＳＦＥＴ技術に適合する半導体ウェハ２への付着を容易にするように、２００ｍｍ以上の直径を有することができる。いくつかの実施形態では、テンプレートウェハの直径は、高度シリコンＭＯＳＦＥＴ技術ウェハの直径以下とすることができる。
【００２８】
いくつかの実施形態では、ウェハは略円形状を取ることができる。しかしながら、本明細書に記載の技術はこれに限定されず、本明細書に記載のウェハは任意の適切な形状を有することができる。
【００２９】
図４Ａ〜図４Ｊは、図２に示す実施形態に関して実施することができるウェハ処理を説明する工程フロー図である。
図４Ａは、ＣＭＯＳ処理開始前の半導体ウェハ２の一例を示す。図４Ａの例では、ウェハ２は、シリコン基板３２と、絶縁体層３４（たとえばＳｉＯ２）と、シリコン素子層３６とを有するＳＯＩウェハである。しかしながら、本明細書に記載の技術はＳＯＩウェハの使用に限定されず、いくつかの実施形態では、ウェハ２はシリコンウェハまたは従来のＣＭＯＳ工程に適合する別の種類のウェハとすることができる。
【００３０】
上述したように、ウェハ２はフロントエンドＣＭＯＳ工程４に投入することができる。図４Ｂは、フロントエンドＣＭＯＳ工程４から取り出された後の部分処理ＣＭＯＳウェハ３を示す。図示されるように、素子層３６はフロントエンドＣＭＯＳ工程で処理されており、ソース、ドレイン、および／またはゲート領域などの半導体素子領域を含むことができる。任意選択で、ＣＭＯＳ工程から取り出される前に、素子層３６には、内部に形成された半導体素子の領域と接触するビアまたはプラグを形成しておくことができる。ＣＭＯＳ工程から取り出す前または取り出した後に、部分処理ＣＭＯＳウェハ３には、接合のために平坦化され得る酸化物系材料４０を終端に形成することができる。その後、この部分処理ＣＭＯＳウェハ３の平坦面は、図４Ｃに示すように、仮ハンドルウェハに接合することができる。
【００３１】
図４Ｃに示すように、部分処理ＣＭＯＳウェハ３を反転させて、（たとえばウェハ接合により）ハンドルウェハ３７に仮付着させることができる。本実施形態では、ハンドルウェハ３７は半導体基板３８（たとえばＳｉ）および酸化物層３９（たとえばＳｉＯ２）を含む。酸化物層３９は接合前に平坦化されてもよい。いくつかの実施形態では、高温、たとえば、４５０℃以上で接合工程を行うことによってハンドルウェハ３７と部分処理ＣＭＯＳウェハ３との間に比較的強い結合を形成することができる。もしくは、仮低温接合を利用して、部分処理ＣＭＯＳウェハ３をハンドルウェハ３７に接合することができる。この種の仮接合の利点はサーマルバジェットが使用されないことである。しかしながら、本明細書に記載の技術はこれに限定されない。本明細書に記載の技術はハンドルウェハ３７の部分処理ＣＭＯＳウェハ３へのウェハ接合に限定されないため、ハンドルウェハ３７を部分処理ＣＭＯＳウェハ３に付着させるのにウェハ接合以外の技術も使用することができる。
【００３２】
図４Ｄに示すように、ハンドルウェハ３７の部分処理ＣＭＯＳウェハ３への付着後、初期基板３２のほとんどまたは全部を取り除いて、部分処理ＣＭＯＳ素子層３６（上下反転）を仮ハンドルウェハに付着させることができる。図４Ｄに示すように、部分処理ＣＭＯＳ素子層３６の当初の裏側が上面となり、この面は後のテンプレートウェハ２４への接合のために、平坦化酸化物層３１を終端とすることができる。
【００３３】
図４Ｅに示すように、その後、図４Ｄに示すＣＭＯＳ−オン−ハンドルウェハをテンプレートウェハ２４に付着させることができる。ＩｎＧａＡｓ素子層が形成され、ＡｌＩｎＡｓテンプレートが後で使用される実施形態では、ＡｌＩｎＡｓテンプレートウェハは平坦化酸化物を終端として、それをＣＭＯＳ−オン−ハンドルウェハの平坦化酸化物３１と接合させることができる。強固な接合を形成するため、いくつかの実施形態では、酸化物−酸化物接合は４５０〜８００℃で焼なましすることができる。本明細書に記載の技術はウェハ接合に限定されず、いくつかの実施形態では、テンプレートウェハ２４を部分処理ＣＭＯＳウェハ３に接合するのにウェハ接合以外の技術を使用することができる。図２に示す実施形態では、素子層はテンプレートウェハ２４の部分処理ＣＭＯＳウェハ３への付着ステップの後に形成されるため、いくつかの実施形態では、付着ステップの温度を素子層が形成されるステップの温度以上にすることができる。
【００３４】
その後、ハンドルウェハ３７は図４Ｆに示すように除去することができる。ハンドルウェハ３７を除去するには任意の適切な方法を使用することができる。たとえば、ハンドルウェハ３７はＫＯＨ、ＴＭＡＨ、またはＥＤＰエッチングなどの選択的エッチング工程で溶解させることができる。いくつかの実施形態では、仮接合がＣＭＯＳ−オン−ハンドルウェハ工程で使用される場合、ハンドル基板を低温で除去してから、酸化物−酸化物接合を焼なましすることができる。
【００３５】
図４Ｆに示すように、結果的に生じた構造は、テンプレート層４２を有するテンプレートウェハ２４上の酸化物層３１の上に部分処理シリコンＣＭＯＳ層３６を有する。
その後、非シリコン素子層の形成ステップ２８（図２を参照）は図４Ｇに示すように、素子層３６およびその下の酸化物層への１つまたはそれ以上の窓部４２の形成に進むことができる。次に、非シリコン材料の素子層を窓部４２内に形成することができる。たとえば、図４Ｈに示すように、ＩｎＧａＡｓおよび／またはＡｌＩｎＧａＡｓなどを含む素子層５０をテンプレート層４に堆積させることができる。いくつかの実施形態では、素子層５０の上面はＣＭＯＳ素子層３６の上面と同一平面または略同一平面として、その後のウェハ処理を簡易化することができる。
【００３６】
図４Ｉに示すように、ステップ３０（図２を参照）で、電子および／または光電子素子などの素子５２を素子層５０内に形成することができる。当業者において既知であるような任意の適切な技術を使用して、素子層５０内に素子を形成することができる。いくつかの実施形態では、引用により全文を本文書に組み込む本発明者の米国特許第８，０１２，５９２号に記載の技術に従いステップ２８および／または３０を行うことができる。
【００３７】
図２および図４Ｊに示すように、次に、結合ウェハはＣＭＯＳ処理完了のためのＣＭＯＳ工程に再投入することができる。たとえば、フロントエンド処理後に部分処理ＣＭＯＳウェハ３がＣＭＯＳ工程から取り出されたら、非シリコン素子形成ステップ３０に続いてバックエンドＣＭＯＳ処理６のためにウェハをＣＭＯＳ工程に再投入することができる。図４Ｊは、バックエンド処理を実施して相互接続部５４を形成できることを示す。上述したように、このような相互接続部はシリコンＣＭＯＳ素子と非シリコン素子層に形成される素子とを接続することができる。
【００３８】
素子層の形成ステップ２８が部分処理ＣＭＯＳウェハのテンプレートウェハへの付着ステップ２６の後に実施される実施形態について上述した。しかしながら、いくつかの実施形態では、素子層の形成は、部分処理ＣＭＯＳウェハを、非シリコン材料を有する別のウェハに付着するステップの前に行うことができる。図５に示すような実施形態を使用して、たとえばＧａＮ素子をシリコンＣＭＯＳ電子素子と一体化させることができる。場合によっては、ＧａＮ素子層は、部分処理ＣＭＯＳウェハ３を別のウェハに付着するステップの高温に耐え抜くことができる。場合によっては、ＧａＮ素子層を堆積する最適温度が部分処理ＣＭＯＳウェハ３のサーマルバジェットにとって高すぎる場合がある。したがって、いくつかの実施形態では、ＧａＮ素子層の形成は、部分処理ＣＭＯＳウェハを、非シリコン材料を有する別のウェハに付着するステップの前に行うことができる。
【００３９】
図５は、いくつかの実施形態による非シリコン材料および／または素子と一体化されるＣＭＯＳ回路の形成工程のブロック図であり、素子層はテンプレートウェハを部分処理ＣＭＯＳウェハに付着させる前に形成される。図５に示すように、テンプレートウェハ６４を提供することができる。いくつかの実施形態では、テンプレートウェハ６４は、以後のＧａＮなどの非シリコン素子層の堆積に適した格子定数を有するテンプレート材料を有する。ＧａＮの場合、ＧａＮ／ＡｌＧａＮシリーズの層をテンプレート材料として使用することができる。テンプレート材料の層は通常、ＧａＮおよび／またはＡｌＧａＮ素子層とは異なる温度と順序で堆積させることができる。しかしながら、本明細書に記載の技術はこれに限定されず、任意の適切なテンプレート材料、層の組み合わせ、堆積技術を使用することができる。ステップ６８で、素子層（たとえばＧａＮ）を堆積させることができる。ステップ２６で、素子層の堆積に引き続き、素子層を形成したテンプレートウェハを部分処理ＣＭＯＳウェハ３に付着させて結合ウェハを形成することができる。次に、窓部をＣＭＯＳ素子層内に開けて非シリコン素子層（たとえばＧａＮ）を露出させることができる。ステップ７０では、非シリコン素子層に非シリコン素子を形成する処理が行われる。たとえば電界効果トランジスタ、発光ダイオード、またはレーザのうちいずれか１つまたはそれ以上の各種適切な素子をそこに形成することができる。追加処理を実施して、ＣＭＯＳ素子層の高さより下方のウェハの高さに非シリコン素子との接点を形成することができる。上述したように、非シリコン素子の形成後、ＣＭＯＳ処理を完了させるためにウェハをＣＭＯＳ工程に再投入することができる。
【００４０】
図６Ａは、テンプレート層７１およびその上に形成された素子層７２を有するテンプレートウェハ６４の一例を示す。素子層７２を備えたテンプレートウェハは、上述したような任意の適切な技術を用いて部分処理ＣＭＯＳウェハに付着させることができる。図６Ｂは、ハンドル基板の付着および除去ステップ後の結合ウェハを示す。図６Ｃに示すように、窓部４２をＣＭＯＳ素子層に形成して、非シリコン素子層７２を露出させることができる。図６Ｄは、非シリコン素子７４が非シリコン素子層７２に形成されてもよいことを示す。上述したように、非シリコン素子７４は電子および／または光電子素子などの任意の適切な種類の素子とすることができる。図６Ｅに示すように、ビアまたはプラグ７６を形成して非シリコン素子７４と接触させることができる。上述したように、非シリコン素子形成ステップ７０に引き続き、ウェハをバックエンドＣＭＯＳ処理のためのＣＭＯＳ工程に再投入することができる。図６Ｆは、バックエンド処理を実施して相互接続部５４を形成してもよいことを示す。
【００４１】
本明細書に記載の技術により、標準的なシリコンＣＭＯＳ製造施設と併せて非標準的な材料および素子を形成することができる。従来、この分野の変革は、新たな材料を成熟したシリコン製造施設に組み込むことの破壊的な性質のために困難あるいは不可能であった。ＩＩＩ−Ｖ素子などの新たな材料および素子を含む様々な新しい工程の開発および製造を進めることはハイリスクであり、現行のシリコン製造のビジネス方法を破壊するものである。本明細書に記載の技術は、非標準的な材料および素子とＣＭＯＳ電子素子を一体化させつつ成熟し安定したＣＭＯＳ製造工程を利用することによって、非常に巨額の投資を必要とせずに新たな市場機会を生み出すことができる。
【００４２】
本明細書に記載の装置および技術の各種側面は単独で、組み合わせて、あるいは実施形態には具体的に記載されない様々な構成で使用することができるため、適用の際、上述の説明に記載される、あるいは図面に示される詳細および構成に限定されない。たとえば、ある実施形態に記載される態様は他の実施形態に記載される態様と任意に組み合わせることができる。
【００４３】
請求項内の請求項の要素を変更する「第１」、「第２」、「第３」などの順序を示す用語の使用はそれ自体、ある請求項要素の他の請求項要素に対する優先、先行、または順序や、方法の行為が行われる時間的順序を意味するものではなく、ある名称を有する請求項要素と、それと（順序の用語がなければ）同一の名称を有する別の請求項要素とを区別する標示として使用されているにすぎない。
【００４４】
また、本明細書で使用される言い回しや用語は説明のために使用されており、限定とみなすべきではない。本明細書内の「含む」、「備える」、「有する」、「含有する」、「内包する」、またはそれらの変形の使用は、その後に列挙される事項、その等価物、ならびに追加の事項を包含することを目的とする。
【図４Ａ】
2015517216.tif 000003
【図１】
2015517216.tif 000004
【図２】
2015517216.tif 000005
【図３Ａ】
2015517216.tif 000006
【図３Ｂ】
2015517216.tif 000007
【図３Ｃ】
2015517216.tif 000008
【図４Ｂ】
2015517216.tif 000009
【図４Ｃ】
2015517216.tif 000010
【図４Ｄ】
2015517216.tif 000011
【図４Ｅ】
2015517216.tif 000012
【図４Ｆ】
2015517216.tif 000013
【図４Ｇ】
2015517216.tif 000014
【図４Ｈ】
2015517216.tif 000015
【図４Ｉ】
2015517216.tif 000016
【図４Ｊ】
2015517216.tif 000017
【図５】
2015517216.tif 000018
【図６Ａ】
2015517216.tif 000019
【図６Ｂ】
2015517216.tif 000020
【図６Ｃ】
2015517216.tif 000021
【図６Ｄ】
2015517216.tif 000022
【図６Ｅ】
2015517216.tif 000023
【図６Ｆ】
2015517216.tif 000024
【国際調査報告】
2015517216.tif 000025
2015517216.tif 000026