(57)【要約】  本発明の実施形態は、電圧スイングが非対称である集積回路間のインタフェース接続全般に係る。一実施形態に係る装置は、第１送信機及び第１受信機を有する第１集積回路と、第２送信機及び第２受信機を有する第２集積回路と、第１送信機を第２受信機にリンクし、第１受信機を第２送信機にリンクする通信チャンネルを有するインタフェースとを備える。通信チャンネルは、単一チャンネル又は二重チャンネルのいずれかである。第１送信機は、第１信号を送信するように動作し、第２送信機は第２信号を送信するように動作する。第１信号の第１平均電圧スイングは、第２信号の第２平均電圧スイングと非対称である。
2015535983.tif 000002
【特許請求の範囲】
【請求項１】
第１送信機及び第１受信機を有する第１集積回路と、
第２送信機及び第２受信機を有する第２集積回路と、
前記第１送信機を前記第２受信機にリンクし、前記第１受信機を前記第２送信機にリンクする通信チャンネルを有するインタフェースとを備え、
前記通信チャンネルは単一チャンネル又は二重チャンネルであり、
前記第１送信機は第１信号を送信するように動作し、
前記第２送信機は第２信号を送信するように動作し、
前記第１信号の第１平均電圧スイングは、前記第２信号の第２平均電圧スイングと非対称である装置。
【請求項２】
前記第１送信機は、シングルエンド送信機又は差動送信機のいずれかである、請求項１に記載の装置。
【請求項３】
前記第１送信機の出力の基準は、信号基準が接地である低電圧供給、信号基準が供給電圧である高電圧供給、又は低電圧供給及び高電圧供給の双方の組み合わせである、請求項１に記載の装置。
【請求項４】
前記第１送信機の出力は、非ゼロ復帰（NRZ）符号化を含む、請求項１に記載の装置。
【請求項５】
前記第１送信機の出力の１つは、前記送信機に供給される１つ以上の供給電圧のうちの１つの供給電圧と略同等である請求項１に記載の装置。
【請求項６】
前記第１集積回路はメモリコントローラを含み、
前記第２集積回路はメモリを含む、請求項１に記載の装置。
【請求項７】
前記メモリは DRAM（Dynamic Random Access Memory）である、請求項６に記載の装置。
【請求項８】
前記メモリコントローラは、SoC（System on Chip）である、請求項６に記載の装置。
【請求項９】
前記第１集積回路の前記第１受信機は、前記第２集積回路の前記第２受信機に比して高い信号感度を有する、請求項１に記載の装置。
【請求項１０】
前記第１集積回路の供給電圧は、前記第２集積回路の供給電圧に比して低い、請求項１に記載の装置。
【請求項１１】
第１送信機及び第１受信機を有する第１集積回路から、第２送信機及び第２受信機を有する第２集積回路への送信を行うために、第１電圧スイングを確立するステップと、
前記第２集積回路から前記第１集積回路への送信を行うために、第２電圧スイングを確立するステップと、
前記第１電圧スイングを使用して、前記第１送信機から前記第２受信機へ第１信号を送信するステップと、
前記第２電圧スイングを使用して、前記第２送信機から前記第１受信機へ第２信号を送信するステップと、を備え、
前記第１電圧スイング及び前記第２電圧スイングは非対称である、方法。
【請求項１２】
前記第１集積回路はメモリコントローラを含み、
前記第２集積回路はメモリを含む請求項１１に記載の方法。
【請求項１３】
前記第１電圧スイングを確立するステップは、前記第１送信機及び前記第２受信機間の通信チャンネルにおいて減衰した後に前記第２集積回路の仕様を十分に満たす信号スイングを確立するステップを含み、
前記第２電圧スイングを確立するステップは、前記第２送信機及び前記第１受信機間の通信チャンネルにおいて減衰した後に前記第１集積回路の仕様を十分に満たす信号スイングを確立するステップを含む、請求項１１に記載の方法。
【請求項１４】
前記第１送信機及び前記第２受信機間の前記通信チャンネルは、二重通信チャンネルの第１チャンネルであり、前記第２送信機及び前記第１受信機の間の前記通信チャンネルは、前記二重通信チャンネルの第２チャンネルである、請求項１３に記載の方法。
【請求項１５】
前記第１送信機及び前記第２受信機の間の前記通信チャンネルは、前記第２送信機及び前記第１受信機の間の通信チャンネルと同一である、請求項１３に記載の方法。
【請求項１６】
前記第１受信機は前記第２受信機に比して高い信号感度を有する、請求項１３に記載の方法。
【請求項１７】
データを処理する処理要素と、
第１送信機及び第１受信機を有するメモリコントローラと、
データを記憶し、第２送信機及び第２受信機を有する DRAM（Dynamic Random Access Memory）と、
前記第１送信機を前記第２受信機にリンクし、前記第１受信機を前記第２送信機にリンクする通信チャンネルを有する、前記メモリコントローラ及び前記 DRAM 間のインタフェースとを備え、
前記第１送信機は第１信号を送信するように動作し、
前記第２送信機は第２信号を送信するように動作し、
前記第１信号の第１平均電圧スイングは前記第２信号の第２平均電圧スイングと非対称である、システム。
【請求項１８】
前記メモリコントローラは、SoC（System on Chip）である、請求項１７に記載のシステム。
【請求項１９】
前記コントローラの前記第１受信機は、前記 DRAM の前記第２受信機に比して高い信号感度を有する、請求項１７に記載のシステム。
【請求項２０】
命令シーケンスを表すデータを記憶したコンピュータ可読記憶媒体であって、
前記命令シーケンスがプロセッサによって実行させると、プロセッサが、
I/O（Input/Output）インタフェースを介して、第１送信機及び第１受信機を有する第１メモリコントローラから第２送信機及び第２受信機を有するメモリへの送信を行うために第１電圧スイングを確立するステップと、
前記メモリから前記メモリコントローラへの送信を行うために第２電圧スイングを確立するステップと、
前記第１電圧スイングを使用して、前記第１送信機から前記第２受信機へ第１信号を送信するステップと、
前記第２電圧スイングを使用して、前記第２送信機から前記第１受信機へ第２信号を送信するステップと、を実行し、
前記メモリコントローラの第１電圧スイング及び前記メモリの前記第２電圧スイングは非対称である、媒体。
【請求項２１】
前記第１電圧スイングを確立するステップは、前記第１送信機及び前記第２受信機間の通信チャンネルにおいて減衰した後に前記メモリの仕様を十分満たす信号スイングを確立するステップを含み、
前記第２電圧スイングを確立するステップは、前記第２送信機及び前記第１受信機間の通信チャンネルにおいて減衰した後に前記メモリコントローラの仕様を十分満たす信号スイングを確立するステップを含む、請求項２０に記載の媒体。
【請求項２２】
前記第１送信機及び前記第２受信機間の前記通信チャンネルは二重通信チャンネルの第１チャンネルであり、
前記第２送信機及び前記第１受信機の間の前記通信チャンネルは前記二重通信チャンネルの第２チャンネルである、請求項２１に記載の媒体。
【請求項２３】
前記第１送信機及び前記第２受信機の間の前記通信チャンネルは、前記第２送信機及び前記第１受信機の間の通信チャンネルと同一である請求項２１に記載の媒体。
【請求項２４】
前記コントローラは、前記メモリに比して高速な性能及び高い感度を備えた装置であり、前記メモリと比較して低い信号電圧を許容する、請求項２１に記載の媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電子装置分野全般に関し、特に電圧スイングが非対称な集積回路間のインタフェース接続に関する。
【背景技術】
【０００２】
演算装置を含む電子装置の効率的且つ効果的な動作を提供するために、コンピュータメモリ等の回路は、過剰な電力を消費することなく、高い性能を提供するよう設計される必要がある。
【０００３】
特に、インタフェースへ適用するための高データレートのチップ間相互接続については、電力効率が高くかつ高速なリンクの設計がキーとなる要素である。リンク設計に影響する問題には、高性能の通信及び演算、集積回路の技術、並びに集積回路間の電気的接続（コントローラとコンピュータメモリの間の電気的接続など）が含まれる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体技術の進歩は、例えばコンピュータメモリの設計におけるデジタル演算能力やメモリ能力の重大性さやこれらによる制約を低減するなど、回路についての制約を緩和してきた。しかしながら、集積回路間の電気的インタフェースは依然として重要である。例えば、コントローラ及びメモリ間の電気的インタフェースは、依然としてメモリ性能に対する大きな制約となっている。
【０００５】
本発明の実施形態は、電圧スイングが非対称な集積回路間のインタフェース接続全般に係る。
【課題を解決するための手段】
【０００６】
本発明の第１様態によると、一実施形態に係る装置は、第１送信機及び第１受信機を有する第１集積回路と、第２送信機及び第２受信機を有する第２集積回路と、前記第１送信機を前記第２受信機にリンクし、前記第１受信機を前記第２送信機にリンクする通信チャンネルを有するインタフェースと、を備える。前記通信チャンネルは単一チャンネル又は二重チャンネルである。前記第１送信機は第１信号を送信するように動作し、前記第２送信機は第２信号を送信するように動作する。前記第１信号の第１平均電圧スイングは、前記第２信号の第２平均電圧スイングと非対称である。
【０００７】
本発明の第２様態によると、一実施形態に係る方法は、第１送信機及び第１受信機を有する第１集積回路から第２送信機及び第２受信機を有する第２集積回路への送信を行うために第１電圧スイングを確立するステップと、前記第２集積回路から前記第１集積回路への送信を行うために第２電圧スイングを確立するステップと、前記第１電圧スイングを使用して前記第１送信機から前記第２受信機へ第１信号を送信するステップと、前記第２電圧スイングを使用して前記第２送信機から前記第１受信機へ第２信号を送信するステップと、を備える。前記第１電圧スイング及び前記第２電圧スイングは非対称である。
【図面の簡単な説明】
【０００８】
本発明の実施形態は、一例として挙げられるものであって限定を意図するものではなく、添付の図面中において、同一の参照符号は同様の要素を示す。
【０００９】
【図１】図１（ａ）は、接続された集積回路間で非対称な電圧スイングを有する一方向 I/O を備えた、一実施形態に係る装置又はシステムを示す。図１（ｂ）は、一体接続された集積回路間で非対称な電圧スイングを有する双方向 I/O インタフェースを備えた、一実施形態に係る装置又はシステムを示す。
【図２】図２（ａ）は、分圧シングルエンドドライバの簡易図である。図２（ｂ）は、電力解析に用いられるドライバ及び受信機の構造を示す。
【図３】異なるスイング条件に対する電圧スイングの関数としての平均電力を示す。
【図４Ａ】送信機ドライバ出力の時間領域表現を示すグラフである。
【図４Ｂ】経時的な電力供給に対する瞬時電力消費を示すグラフである。
【図４Ｃ】平均最高電圧スイングパラメータ、平均最低電圧スイングパラメータ、及び平均電圧スイングパラメータを含むアイダイアグラムを示す。
【図４Ｄ】DC 高電圧値を有するピーク形高電圧と DC 低電圧値を有するピーク形低電圧とを規定する出力信号の時間領域波形を示す。
【図５】図５（ａ）は、対称なスイングを有するメモリインタフェースを示す。図５（ｂ）は、非対称な電圧スイングを有する、一実施形態に係るメモリインタフェースを示す。
【図６】非対称な電圧スイング動作を伴うメモリ動作の、一実施形態に係るプロセスを示すフローチャートである。
【図７】非対称な電圧スイングを有するメモリを備えた装置又はシステムを示す。
【発明を実施するための形態】
【００１０】
本発明の実施形態は、電圧スイングが非対称な集積回路間のインタフェース接続全般に係る。
【００１１】
ある実施形態において、メモリインタフェースでは、コントローラの送信機とメモリの送信機とで、非対称な電圧スイングを用いる。ある実施形態において、メモリからコントローラへの送信時に確立する電圧スイングに比して大きい電圧を、コントローラからメモリへの送信時に確立する。
【００１２】
ダイナミックランダムアクセスメモリ（Dynamic Random Access Memory: DRAM）等のデバイスは通常、DRAM 内のトランジスタがコントローラ内の相手方デバイスに比して高い閾値電圧を有するため、メモリインタフェースのコントローラ内の相手方デバイスに比して低速である（２倍に及ぶこともある）。さらに、下層金属層のみが DRAM プロセスに利用可能であることは、より多くの寄生容量及び抵抗がもたらされるということを意味し、これによってメモリのルーティングや設計プロセスをコントローラに比してより複雑かつ低速にしてしまう。
【００１３】
ある実施形態において、スイングが非対称なメモリインタフェースが、コントローラ及びメモリ間のインタフェース接続に関する問題に対処するように適用される。ある実施形態において、スイングが非対称なアーキテクチャでは、コントローラの回路が等化、検出、及びタイミング制約の大半を担っている。コントローラがこれらを担うのは、通常、コントローラ内のデバイスはメモリに比して遷移頻度が高く、閾値電圧が低いため、結果として、コントローラ内のアナログ設計及びデジタル設計を DRAM に比してより電力効率のよいものにするからである。
【００１４】
高速通信リンクのための CMOS 回路の解析では、CMOS 技術の性能のメトリクスが、リンク特性に直接影響を与えうるものであることを示している。下位の CMOS プロセスは、受信機感度に関して、自身の兆候を顕著に表すものである。ある実施形態において、下流の（コントローラから DRAM への）ビットストリームで、リンク BER（bit error rate: ビットエラーレート）性能を満たして十分でない受信機感度を補うために、インタフェースのメモリ側の受信機の信号対雑音比（Signal to Noise Ratio: SNR）を上げることができる。ここで、SNR は送信機側の信号スイングをブーストすることで高くすることができる。同種の要素が、アップリンク（DRAM からコントローラへの）ビットストリームにおいても問題となるが、受信機の感度は高品質の CMOS プロセスを利用することによって向上することができる。ある実施形態において、コントローラの受信機の感度により、電力効率化のため、DRAM 送信機ドライバの信号のスイングを低減することができる。
【００１５】
ある実施形態において、パッケージ化技術はデバイス（コントローラやメモリ）間で異なってもよく、コントローラには第１のパッケージ化技術を用い、メモリには第２のパッケージ化技術を用いてもよい。ある実施形態において、コントローラは、例えばフリップチップパッケージした SoC（System on Chip: システムオンチップ）と、DRAM（例えばワイヤボンディングされたもの）とを備えてもよい。SoC のパッケージ化技術により、DRAM に比して低い信号電圧での動作が可能となる。DRAM は、SoC に比して高いインダクタンス、容量、及び抵抗を有しうるため、パッケージ化におけるロス及び ISI（Interfering Switching Inputs：インタフェース接続切替入力）効果が大きくなり、より高い信号電圧を受ける必要がある。DRAM 送信機は、より低いスイング信号を用いて送信を行う場合、DRAM パッケージ化における SSO（Simultaneous Switching Outputs：同時切替出力）の効果を低減することができ、SoC 受信機においてより良好な信号伝達を行うことができる。
【００１６】
ある実施形態において、コントローラにおいて DRAM に比してより高速の技術及びより低い閾値電圧を利用するために、コントローラの送信機ドライバの出力における信号スイングは、DRAM 側の送信機の出力における信号スイングより高くなるように選ばれてもよい。DRAM 側の送信機は、通常、より低速の技術及びより高い VTH（閾値電圧）電圧値を有する。ある実施形態において、コントローラからメモリへの電圧スイングの増加と、メモリからコントローラへの電圧スイングの減少とを利用して、性能を向上しつつ、潜在的に全体的な電力消費が低減されうる。
【００１７】
ある実施形態において、コントローラ及びメモリ間の電圧供給の差は、全体的な電力損失を改善するための非対称な電圧スイング動作を可能にしうる。例えば、DRAM の供給電圧を 1.2 ボルトにし、SoC の供給電圧を 0.9 ボルトにすることができる。SoC 及び DRAM において同様のスイングとした場合、リンクの両側の終端では、DRAM 側で SoC 側に比して約（1.2/0.9）= 1.3 倍の電力となる。動的な電力損失が考慮される場合、この差はさらに大きくなる。ある実施形態において、SoC 送信機において DRAM 送信機より大きな信号スイングがある非対称なスイングを有することにより、リンクの全体的な電力損失を低減しうる。
【００１８】
図１（ａ）は、接続された集積回路間で電圧スイングが非対称な一方向 I/O インタフェースを備えた、一実施形態に係る装置又はシステムを示す。この装置又はシステムは、例えば、メモリコントローラ１１０及び DRAM メモリ１３０間に I/O インタフェースを備えたメモリデバイス１００を含んでもよい。図示のメモリデバイス１００において、コントローラ１１０は DRAM １３０に連結され、コントローラ１１０の送信機（TX）１１２は、メモリ I/O インタフェースの二重通信チャンネルの第１の一方向チャンネル１２２を介して、DRAM １１０の受信機（ＲＸ）１３２に連結され、DRAM １３０の送信機１３４は、二重通信チャンネルの第２の一方向チャンネル１２４を介して、コントローラ１１０の受信機１１４に連結される。ある実施形態において、第１チャンネル１２２及び第２チャンネル１２４を有するインタフェースは、実装ごとに様々であり、例えば、シングルエンドチャンネル又は差動チャンネルのいずれか、及び、一方向チャンネル及び双方向チャンネルのいずれかを含んでもよい。ある実施形態において、コントローラ１１０は、メモリ１３０に比して低い信号電圧を許容する、より高速の性能とより高い感度とを備えたシステムオンチップ（SoC）等のデバイスであり、メモリ１３０は、コントローラに比して高い信号電圧を必要とする DRAM である。ある実施形態において、信号符号化には、非ゼロ復帰符号化が含まれてもよく、各二値信号は非ゼロ電位を有し、例えば、「１」は正の電圧で表され、「０」信号は負の電圧で表される。
【００１９】
同図において、コントローラ１１０は、チャンネル１２２を介して送信され、かつαVpeak-peak スイングとして表される特定の電圧スイングを持つ信号１４０を提供する。信号１４０はチャネル１２２で減衰され、DRAM １３０の受信機１３２では信号１４２となる。DRAM 端において、DRAM の送信機１３４は、Vpp（ピーク−ピーク）スイングを持つ信号１４４を、第２チャンネル１２４を介して送信する。信号１４４はこのチャンネルで減衰されて信号１４６となり、コントローラ１１０の受信機１１４で受信される。
【００２０】
ある実施形態において、コントローラ１１０から DRAM １３０への信号送信における電圧スイングαV は、DRAM １３０からコントローラ１１０への信号送信における電圧スイング V と異なる。ある実施形態において、α > 1.0 であり、メモリからコントローラへの電圧スイングに比して大きい電圧スイングをコントローラからメモリに提供する。
【００２１】
図１（ｂ）は、一体接続された集積回路間で電圧スイングが非対称である双方向 I/O インタフェースを備えた、一実施形態に係る装置又はシステムを示す。図１（ｂ）に示す実施形態において、メモリデバイス１５０は DRAM １８０に連結されたコントローラ１６０を備え、コントローラ１６０の送信機１６２は DRAM １８０の受信機１８２に信号送信を行うためにメモリ I/O インタフェースの双方向チャンネル１７２に連結され、DRAM １８０の送信機１８４はコントローラ１６０の受信機１６４に信号送信を行うために同一の双方向チャンネル１７２に連結される。ある実施形態において、コントローラ１６０はここでも、メモリ１８０に比して低い信号電圧を許容しうる、より高速の性能及びより高い感度を備えた SoC 等のデバイスあり、メモリ１８０はコントローラに比して高い信号電圧を要求する DRAM である。
【００２２】
図１（ｂ）において、コントローラ１６０は、チャンネル１７２を介して送信され、かつαVpeak-peak スイングとして表される特定の電圧スイングを持つ信号１９０を提供する。信号１９２はチャンネル１７２で減衰され、DRAM １８０の受信機１８２では信号１９２となる。DRAM 端において、DRAM の送信機１８４は、Vpp スイングを持つ信号１９４を、同一のチャンネル１７２を介して送信する。信号１９４は、このチャンネルで減衰されて信号１９６となり、コントローラ１６０の受信機１６４で受信される。図１（ａ）に示す実施形態と同様に、図１（ｂ）に示すコントローラ１６０から DRAM １８０への信号送信のための電圧スイングαV は、DRAM １８０からコントローラ１６０への信号送信のための電圧スイング V と異なり、α > 1.0 となるため、メモリからコントローラへの電圧スイングに比して大きい電圧スイングをコントローラからメモリへ提供することになる。
【００２３】
図２（ａ）は、分圧シングルエンドドライバの簡易図である。同図において、デバイス２００はドライバ（TX）２１０を備え、ドライバは電力供給電圧 VDD 及び接地間に抵抗 R1 ２１２及び R3 ２１４を備えるものとして描かれており、R1 と R3 の間のノードに分圧を与える。R1 ２１２と R3 ２１４の間のノードは、受信機２３０で受信される信号２４０の送信を行うためにチャンネル２２０と連結されており、５０オームの抵抗２３２を備えるものとして描かれている。R3 と並列の抵抗 R1 は、インピーダンスを合致させるために５０オームとなるであろう。
【００２４】
図２（ｂ）は、電力解析に用いられるドライバ及び受信機の構造を示す。図５（ｂ）において、ドライバ２６０は出力ステージ２６２及びプレ駆動ステージ２６４からなる。プレ駆動ステージは、PU（プルアップ）信号、PD（プルダウン）信号、及び ODT（On Die Termination）信号を駆動する。差動受信機２７０は、等化した２つのゲインステージ（ゲインステージ１  ２７２及びゲインステージ２  ２７４）からなる。差動受信機２７０は、完成させるためにサンプラを含むが、これは受信機の電力解析には考慮されない。PU 信号は、トランジスタ M1 を切り替えてプルアップレジスタ R1 を有効化又は無効化するように動作する。PD 信号は、トランジスタ M2 を切り替えてプルダウンレジスタ R2 を有効化又は無効化するように動作する。ODT 信号制御トランジスタ M3 は、R3 を有効化又は無効化するものであり、PU/PD 信号の場合のように入力データ信号ごとに切り替えを行ってもよいし、行わなくてもよい。
【００２５】
図２（ａ）において、ドライバ２１０は、Vswing の信号振幅で、ビット「１」を示す信号２４０を生成する。理想的には、ドライバ２１０はビット「０」の間、VDD 電源から電流を引き込むことはない。そのため、電力の計算においては、ビット「１」のみを電力を消費する状態として考えてもよい。図２（ａ）より、電力は、VDD と、ビット「１」の間に VDD から引き込まれた DC 電流の大きさとの積によって算出されてもよい。Vswing の値、並びに並列な R1 及び R2 のインピーダンスの値を用いて、平均 DC 電力の値の式を以下のように定めてもよい。
【００２６】
【数１】
2015535983.tif 000003
【００２７】
【数２】
2015535983.tif 000004
【００２８】
【数３】
2015535983.tif 000005
【００２９】
式［３］の係数 1/2 は、ビット「１」の発生率が 0.5 という前提に基づいている。式［１］〜［３］を組み合わせることにより、VDD 及び Vswing について平均電力を表してもよい。
【００３０】
【数４】
2015535983.tif 000006
【００３１】
Vswing < VDD/2 の条件は、チャンネルの両側が理想的には 50 Ωの終端を有することにより導出される。
【００３２】
TX の平均合計電力は、TX の平均 DC 電力と TX の平均 AC 電力とを含み、TX の平均 AC 電力は以下のように決定される。
【数５】
2015535983.tif 000007
ここで Ci はドライバの内部容量であり、Cp はドライバ及び入力受信機負荷の双方のパッド容量であり、Vswing は、出力平均出力スイング電圧であり、f はデータ信号の平均周波数である。
【００３３】
したがって TX の平均合計電力は、
【数６】
2015535983.tif 000008
となる。
【００３４】
4Gbps のデータレートでは、TX の平均 DC 電力が合計電力の 80% を占め、TX の平均 AC 電力が合計電力の 20% を占める。
【００３５】
図３は、異なるスイング条件に対する電圧スイングの関数としての平均電力を示す。ある実施形態において、グラフ３００は、平均電力消費と、所望の TX ドライバの信号スイングとの対をプロットしている。図３に示す通り、電力は非線形に増加しており、信号スイングに対して平方根的になっている。例えば、TX ドライバにおけるスイングが 400mV から 200mV へ半減された場合、ドライバにおける平均電力消費は 6.4mW から 4mW に減少することになる。
【００３６】
図４Ａは、送信機のドライバ出力の時間領域表現を示すグラフである。図４Ｂは、経時的な電力供給に対する瞬時電力消費を示すグラフである。図４Ａは、２つの異なるスイング条件に対する典型的な TX ドライバの出力を示しており、図４Ｂは各スイングに対する瞬時電力を示している。図４Ａは、送信機のドライバの特定の電圧スイング値に対する経時的な（ナノ秒単位）電圧曲線４００（ミリボルト単位）を示しており、スイング電圧値は、上側の曲線４１２については 400mV であり、下側の曲線４１４については 200mV である。図４Ｂは、瞬時電力消費と時間との対応の曲線４２０を示しており、スイング電圧値は、上側の曲線４２２については 400mV であり、下側の曲線４２４については 200mV である。
【００３７】
図４Ｃは、平均最高電圧スイングパラメータ、平均最低電圧スイングパラメータ、及び平均電圧スイングパラメータを含むアイダイアグラムを示している。図４Ｄは、ピークハイが DC ハイ値で定義され、ピークローが DC ロー値で定義される出力信号の時間領域波形を示す。図４Ｃは「平均 Vswing」パラメータ４３４を含んでおり、これは、接地を基準とするシングルエンドドライバの出力の場合では平均「ハイ」値４３２で定義され、差動信号の場合は平均「ロー」値４３６を基準とするピーク−ピーク値で定義される。ドライバ出力４３０に図示されたアイダイヤグラムは中心値付近の瞬時値を含み、これは通常、ドライバの非理想的特性とその相互接続とに関連した過渡電流により、DC 値とは異なる。ドライバ出力が規定時間内に依然として高レベルであった場合、出力値は定常状態の DC 電圧値に到達し、理想的には高レベルの DC 電圧となる。図４Ｄは、デバイスに対する経時的な電圧を示している。図４Ｄに示すように、ドライバ、受信機、及び特定時間経過後の相互接続における寄生容量に依存して、所定時間後に出力が DC 電圧値に到達し、この値は高レベル DC 電圧４４４又は低レベル DC 電圧４４６のいずれかとなる。
【００３８】
ある実施形態において、ドライバの出力電圧の基準を接地（ゼロ）でなく、 VDD とすることもできる。その場合、低レベル DC 電圧がゼロより高くなり、高レベル DC 電圧が VDD に近くなる（図２（ｂ）に示す VDDQ1 又は VDDQ2）。ある実施形態において、ドライバの出力の基準は、信号レベルの基準を接地（ゼロ）とする低電圧供給でもよく、信号レベルの基準を供給電圧（VDD）とする高電圧供給でも、又は信号レベルがロー値及びハイ値のいずれとも関連しない、低電圧供給及び高電圧供給の双方の組み合わせでもよい。
【００３９】
ある実施形態において、コントローラの送信機において電圧スイングをより高くし、DRAM の送信機において電圧スイングをより低くすることにより、 DRAM での受信機ブロックを、より要件を緩和するように設計することができ、コントローラの受信機に比して低い感度を与えるようすることもできる。このような実装を利用して、DRAM の受信機ブロックにおける電力消費を低減するとともに、コントローラにおけるより良好な回路プロセスにアクセスすることにより、電力効率のよいリンク設計を達成してもよい。
【００４０】
ある実施形態において、ドライバの出力は、送信機に供給する１つ以上の供給電圧のうちの１つとおおよそ同じであってもよく、これによって送信機は、その供給電圧に基づいて電圧のフルスイングを利用してもよい。
【００４１】
電力の節約を比較するため、図５（ａ）はスイングが対称であるメモリインタフェースを示しており、図５（ｂ）は電圧スイングが非対称である一実施形態に係るメモリインタフェースを示している。
【００４２】
図５（ａ）において、メモリデバイス５００は、DRAM ５３０に連結されたコントローラ５１０と、第１チャンネル５２２を介して DRAM ５３０の受信機５３２に連結されたコントローラ５１０の送信機５１２と、第２チャンネル５２４を介してコントローラ５１０の受信機５１４に連結された DRAM ５３０の送信機５３４とを備えている。同図では２つのチャンネルが示されているが、他の実装において、デバイス間の送信に単一のチャンネルが設けられてもよい。DRAM ５３０の受信機５３２の感度制限及び等化レベルにより、チャンネル５２２及びチャンネル５２４がチャンネルを通じた信号送信の平均スイングにおいて６デシベルの損失を伴うものとすると、コントローラ５１０の送信機５１２は、このチャンネル損失を補うべく、十分に大きな信号スイングを送信する必要があり、受信機５３２に十分な信号を提供する必要がある。対称なスイングインタフェースのため、DRAM ５３０の送信機５３４は、コントローラ５１０のコントローラ受信機５１４に同一の増幅信号を送信し、これらの信号は結果として、コントローラ側及び DRAM 側の双方の電力消費を増やすことになる。同図において、コントローラ５１０は、200mV の電圧スイングを持つ信号５４０を提供しており、これは DRAM において、100mV の電圧スイングを持つ信号５４２として受信される。DRAM ５３０は、200mV の電圧スイングを持つ対称な信号５４６を送信しており、これがコントローラ５１０において、100mV の電圧スイングを持つ信号５４８として受信される。
【００４３】
図５（ｂ）において、一実施形態に係るメモリデバイス５５０は、DRAM ５８０に連結されたコントローラ５６０と、第１チャンネル５７２を介して DRAM ５８０の受信機５８２と連結されたコントローラ５６０の送信機５６２と、第２チャンネル５７４を介してコントローラ５６０の受信機５６４に連結された DRAM ５８０の送信機５８４とを備えている。図５（ｂ）において、チャンネル５７２及びチャンネル５７４はここでも、チャンネルを通じた信号送信の平均スイングにおいて６デシベルの損失を伴うものとする。ある実施形態において、メモリデバイスは、メモリの性能を向上するためにコントローラからの電圧スイングを増幅させ、コントローラのより良好な感度を利用しつつ電力を低減するために DRAM からの電圧スイングを低減する。同図において、コントローラ５６０は、400mV の電圧スイングで信号５９０を提供し、 これは DRAM において 200mV の電圧スイングを持つ信号５９２として受信される。 DRAM ５８０は 100mV の電圧スイングを持つ非対称な信号５９６を送信し、これはコントローラ５９０で 50mV の電圧スイングを持つ信号５９８として受信される。同図において、α = 4.0である。
【００４４】
図５（ａ）に示す回路動作と図５（ｂ）に示す回路動作との間の比較等、非対称なスイングを用いた場合の各 I/O リンクにおける電力の節約量を推定するために、特定の前提条件が考慮されてもよい。
【００４５】
（１）DRAM 回路及びコントローラ回路は、各々、1.2V 及び 0.9V で供給が行われるものとする。
【００４６】
（２）コントローラは 28nm のプロセス技術において元来 0.9V のトランジスタを有し、DRAM は 40nm のプロセス技術において 1.2V のより厚い酸化トランジスタを有する。
【００４７】
（３）パッド容量（CP）は合計 2 ピコファラッドであり、内部ドライバ容量（Ci）は 0.4 ピコファラッドである。
【００４８】
（４）図５（ａ）に示すような対称な状況においては、受信機及び送信機における電力消費は同一であり、値「P」に等しい。
【００４９】
（５）報告された電力値は、データレート 4Gb/s における動作のシミュレーションによって導出されたものである。
【００５０】
このような推定において、コントローラプロセス及び DRAM プロセスが感度及び駆動能力等の特定の仕様に見合うのに必要な電力量に関して決定を行う。この推定において、コンデンサを駆動し、入力信号を 6dB 増幅する差動対増幅器が、式［４］、［５］、及び［６］を用いた結果、通常の DRAM プロセスにおける TX の平均 DC 電力消費が、コントローラプロセスの DC 電力消費の 1.43 倍となる。DRAM プロセス技術の内部容量（Ci）は、コントローラプロセス技術の内部容量の 1.5 倍であり、結果として、通常の DRAM プロセスにおける TX の平均 AC 電力消費が、コントローラプロセスの電力消費の 2.4 倍となる。したがって、通常の DRAM プロセスにおける TX の平均合計電力消費は、コントローラプロセスにおける平均合計電力消費より 1.43*0.8 + 2.4*0.2 = 1.624 倍大きくなる。
【００５１】
非対称の場合、図５（ｂ）の実施形態に示すとおり、図５（ｂ）におけるコントローラの送信機５６２の電力は、出力電圧スイングを 200mV から 400mV に増幅するため、図５（ａ）の送信機５１２より 1.6 倍に増加させる。しかしながら、図５（ｂ）における DRAM 送信機５８４では、出力電圧スイングが 200mV から 100mV に半減されているため、電力が図５（ａ）の送信機５３４に比して 0.55 倍低減されている。
【００５２】
実施形態を図５（ｂ）に示したが、DRAM の送信機５８４において 100mV に低減された電圧スイングは、コントローラ５６０の受信機５６４が、この信号を、50mV のスイングを持つ信号として検出できることを要求する。ある実施形態において、コントローラ５６０の受信機５６４における増幅器ステージは、図５（ａ）の受信機５１４の２倍とされる。図２（ｂ）に示すとおり、２ステージを有する受信機２７０において、第１ゲインステージは主として、コモンモードゲイン及び入力信号の等化のためのものであり、第２ステージが信号ゲインを提供する。入力スイングを 100mV から 50mV に半減することにより、差動ゲインステージにさらなるゲインを与えることが必要となる。また、コントローラのプロセスをより高速にし、コモンモードゲインステージを存在させることにより、差動ゲインステージにおけるさらなるゲインは、コントローラの受信機５６４において、受信機５１４に比して約 1.5 倍以上の合計電力消費に換算される。しかしながら、DRAM の受信機５８２において電圧信号５９２を増幅することにより、感度の要件を緩和するため、コモンモードゲインステージを無くすことができ、差動ゲインステージで必要なゲインが少なくなる。ゲインステージを１つ無くすことにより、電力は半分になる。受信機の残りのゲインステージにおける電力は、85% が DC ゲイン電力からなり、15% が AC 電力からなる。DRAM のプロセスが低速であるため、 DRAM の受信機の動作においてヘッドルームを制限することにより、サンプラに向かう前のゲインステージの出力スイングが同一であるという前提で、DC 電力は 入力信号の V スイングの平方根でその大きさを決定し、AC 電力は入力された V スイングから大きく独立している。DRAM の RX の合計電力のスケーリングは、
【数７】
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となる。式［７］において、第１項は受信機からゲインステージを１つ除いた結果としての電力因子であり、第２項は入力された電圧スイングによる DRAM の受信機の DC 電力の大きさであり、最終項は DRAM の受信機における AC 電力のスケーリングである。式［７］は、DRAM 受信機の平均電力が、DRAM 受信機５３２に比して、DRAM の受信機５８２における電力消費より 5.55 倍小さいことを示している。
【００５３】
図５（ｂ）における I/O リンクの非対称動作に対する電力性能は、図示の I/O リンクの対称動作との比較において、表１にまとめられている。図示のとおり、本例において、合計電力は 5.248xP から 4.28xP に約２０％低減されている。
【表１】
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【００５４】
各リンク集積回路内に存在する技術に応じて、非対称信号スイング動作で達成できる電力の節約は増減する。
【００５５】
図６は、非対称な電圧スイング動作を伴うメモリ動作の、一実施形態に係る処理を示すフローチャートである。図６は、メモリインタフェースの特定の実装のための方法６００を示しているが、実施形態はこの実装に限定されるものでない。ある実施形態において、コントローラ及びメモリ間のメモリ I/O インタフェースを初期化するか、又は動作が開始される（６０５）。ある実施形態において、コントローラからメモリへ送信を行うために第１電圧スイングが確立され（６１０）、メモリからコントローラへ送信を行うために第２電圧スイングが確立される（この第２電圧スイング及び第１電圧スイングは互いに非対称である。）（６１５）。ある実施形態において、接続された集積回路における技術に応じたレベルで、第１電圧スイング及び第２電圧スイングが確立される。I/O インタフェースを介してメモリに連結された本例のコントローラにおいて、図５（ｂ）に示すとおり、コントローラからメモリへの信号送信において、メモリからコントローラへの電圧スイングに比して大きな電圧スイングを提供するように電圧が確立されてもよい。ある実施形態において、第１電圧スイングを用いてコントローラからメモリへ第１信号が送信され（６２０）、第２電圧スイングを用いてメモリからコントローラへ第２信号が送信される（６２５）。ある実施形態において、第１電圧スイングを用いた第１信号の送信及び第２電圧スイングを用いた第２信号の送信は、例えば、コントローラではメモリに比して要求される電圧が低いためにメモリからコントローラへのスイングを低減できることを利用して、対称な電圧スイング動作に比して電力消費を低減し、同時にコントローラからメモリへの電圧を増加する結果としてメモリの動作を改善できる。
【００５６】
本明細書全般に記載した実施形態は、メモリコントローラ及びメモリインタフェースとの関連で説明したが、実施形態はこの実装に限定されるものでなく、インタフェース接続チップが異なるプロセス実装を有する他のインタフェースが含まれてもよく、速度及び電力浪費に関わる全体的性能に関して、チップが独自の制限を有する実装を含んでもよい。例えば、本記述は、プロセッサがモバイルプロットフォームのモデムベースバンドチップに接続されるインタフェースを含むことができる。
【００５７】
ある実施形態において、ドライバ及び受信機の実装は、本明細書において図示及び説明したものと異なってもよい。しかしながら、その場合、表１を参照して上述した一例としての実施形態より、電力に関する効果が増減しうる。
【００５８】
図７は、電圧スイングが非対称なメモリを備えた装置又はシステムを示す。同図において、本開示の説明との関連が小さい標準的かつ既知の要素については図示を省略している。ある実施形態において、装置又はシステム７００（ここでは装置と総称する）は、データの送信を行うために、バス、相互接続７０２、又はその他の通信手段を備えている。装置７００は、情報の処理を行うために、相互接続７０２に連結された１つ以上のプロセッサ７０４等の処理手段を備えてもよい。プロセッサ７０４は、１つ以上の物理プロセッサと、１つ以上の論理プロセッサとを備えてもよい。バス又は相互接続７０２は、図を簡便にするために単一の相互接続として示してあるが、複数の異なる相互接続又はバスが設けられてもよく、これらの相互接続に対する要素の接続は様々である。図７に示す相互接続７０２は、１つ以上の個別の物理バス、ポイント間接続、又は適切なブリッジ、アダプタ、又はコントローラによって接続された物理バス及びポイント間接続の双方を表す抽象概念である。
【００５９】
ある実施形態において、装置７００はさらに、プロセッサ７０４によって実行される情報及び指示を記憶したメインメモリ７１２として、ランダムアクセスメモリ（RAM）、その他のダイナミック記憶装置、又は要素を備える。RAM メモリには、ダイナミックランダムアクセスメモリ（DRAM）が含まれてもよい。ある実施形態において、装置のメモリはさらに、特定のレジスタ又は特定用途のメモリを備えてもよい。
【００６０】
ある実施形態において、メインメモリ７１２は、非対称な電圧スイングを利用するメモリ７１４を備えてもよく、メモリ７１４は、コントローラからメモリまでの間において、メモリからコントローラまでの間の電圧スイングに比して大きい電圧スイングを提供する。ある実施形態において、メモリ７１４の非対称な電圧は、少なくとも部分的に、装置７００の性能の改善、装置７００の電力消費の低減、又はその双方を目的として利用されてもよい。ある実施形態において、非対称な電圧スイングが、追加又は代替として、集積回路間の他のインタフェースにおいて実装されてもよい。ある実施形態において、電圧スイングは、コントローラ及びメモリの仕様に合致するよう確立される。
【００６１】
装置７００は、プロセッサ７０４のために静的情報及び指示を記憶するため、リードオンリーメモリ（ROM）７１６又はその他の静的記憶装置を備えてもよい。装置７００は、特定の要素を記憶するため、１つ以上の不揮発性メモリ要素７１８を備えてもよく、例えば、これにはフラッシュメモリ、ハードディスクドライブ、又は SSD（Solid state Drive）が含まれてもよい。
【００６２】
相互接続７０２には、１つ以上の送信機又は受信機７２０がさらに連結されてもよい。ある実施形態において、受信機又は送信機７２０は、１つ以上のポート７２２に連結されてもよく、ポートには例えば、１つ以上の HDMI（登録商標）（High-Definition Multimedia Interface）ポート及び１つ以上の MHL（登録商標）（Mobile High-Definition Link）ポートが含まれてもよい。
【００６３】
ある実施形態において、装置７００は、１つ以上の入力装置７２４を備え、入力装置には、演算システムに入力を行うキーボード、マウス、タッチパッド、音声命令認識、ジェスチャー認識、又はその他の装置のうちの１つ以上が含まれてもよい。
【００６４】
装置７００はさらに、相互接続７０２を介して出力装置７２６に連結されてもよい。ある実施形態において、ディスプレイ７２６には、ユーザに情報又はコンテンツを表示するための液晶ディスプレイ（LCD）又はその他の表示技術が含まれてもよい。環境によっては、ディスプレイ７２６には、少なくとも部分的に入力装置としても利用されるタッチスクリーンが含まれてもよい。環境によっては、ディスプレイ７２６は、音声情報を提供するスピーカ等の音声装置であってもよく、又は音声装置を備えてもよい。
【００６５】
装置７００はさらに、電力デバイス又は装置７３０を備えてもよく、これは、電力を供給又は生成する電源、バッテリ、太陽電池、燃料電池、又はその他のシステム若しくは装置からなってもよい。電力デバイス又はシステム７３０から供給される電力は、要求に応じて、装置７００内の要素に配電されてもよい。
【００６６】
以上の説明において、説明の目的で、本発明の完全な理解を促すために数多くの特定の詳細を記載した。しかしながら当業者にとって、これら特定の詳細のいずれかを除いて本発明が実施されてもよいことは明らかであろう。他の例では、周知の構造やデバイスがブロック図の形式で示されている。図示された複数の構成要素の間には、中間構造が存在してもよい。本明細書に記載及び図示された構成要素は、図示又は記載されない追加の入力及び出力を有してもよい。図示した要素又は構成要素は、任意のフィールドの並べ替え又はフィールドサイズの変更等、異なる配置又は順番で配置されてもよい。
【００６７】
本発明は、種々の処理を含みうる。本発明の処理は、ハードウェア構成要素によって実行されるか、又はコンピュータ可読な命令で実現されうる。このコンピュータ可読な命令は、汎用若しくは特殊用途のプロセッサ又は上記命令がプログラムされた論理回路に、処理を実行させるのに使用される。あるいはこれらの処理は、ハードウェアとソフトウェアの組み合わせで実行されてもよい。
【００６８】
本発明の一部は、コンピュータプログラム製品として提供されてもよく、そこにはコンピュータプログラム命令が記憶された持続性媒体（non-transitory medium）を含む、コンピュータ可読又は機械可読の記憶媒体が含まれてもよく、本発明に係る処理を実行するようにコンピュータ（又はその他電子機器）をプログラムするために使用されてもよい。コンピュータ可読記憶媒体は、フロッピー（登録商標）ディスク、光ディスク、CD-ROM(compact disk read-only memory)、磁気光学ディスク、ROM(read-only memory)、RAM(random access memory)、EPROM(erasable programmable read-only memory)、EEPROM(electrically-erasable programmable read-only memory)、磁気若しくは光学カード、フラッシュメモリ、又はその他の電子指示の記憶に好適な種別の媒体／コンピュータ可読媒体を含んでよいが、これに限定されるものでない。さらに本発明はまた、コンピュータプログラム製品としてダウンロードされてもよく、プログラムは遠隔コンピュータから要求のコンピュータへと転送されてもよい。
【００６９】
多くの方法を最も基本的な形態で説明したが、本発明の基本的な範囲から逸脱することなく、これら方法に処理を加えても削除してもよく、また記載のメッセージに情報を追加しても差し引いてもよい。当業者にとって、さらに多くの変更及び適用がなされてもよいことは明らかであろう。特定の実施形態は、本発明の限定を意図するものでなく、説明の目的で提供されている。
【００７０】
要素「Ａ」が要素「Ｂ」と連結されていると表現した場合、要素Ａは要素Ｂに直接連結されていてもよく、また例えば要素Ｃを介して間接的に連結されていてもよい。明細書中で構成要素、特徴、構造、処理、又は特性Ａが、構成要素、特徴、構造、処理、又は特性Ｂを「促す」と述べた場合、「Ａ」は少なくとも「Ｂ」の部分的要因であり、「Ｂ」の促進を補助する少なくとも１つの他の構成要素、特徴、構造、処理、又は特性も存在してもよい。明細書中で要素、特徴、構造、処理、又は特性が含まれ「てもよい」「ることがある」又は「うる」と記した場合、これら特定の構成要素、特徴、構造、処理、又は特性が含まれなくてもよい。明細書中で数に言及しない場合、説明の要素が１つのみ存在することを意味するものでない。
【００７１】
実施形態は、本発明を実装したもの、すなわち例である。明細書中の「実施形態」「一実施形態」「ある実施形態」あるいは「他の実施形態」といった表現は、これらの実施形態に関連して説明した特定の特徴、構造、又は特性が少なくともいくつかの実施形態に含まれるものであり、必ずしもすべての実施形態に含まれる必要がないことを意味する。「実施形態」「一実施形態」又は「ある実施形態」の種々の外観が、必ずしもすべて同一の実施形態について言及しているものである必要はない。本発明の一例としての実施形態に係る以上の説明において、本発明の種々の特徴は、開示を簡潔にし、種々の発明的側面のうちの１つ以上の理解を助けるために、単一の実施形態、図面、又は説明にまとめられている場合がある。
【００７２】
ある実施形態に係る装置は、第１送信機及び第１受信機を有する第１集積回路と、第２送信機及び第２受信機を有する第２集積回路と、前記第１送信機を前記第２受信機にリンクし、前記第１受信機を前記第２送信機にリンクする通信チャンネルを有するインタフェースと、を備える。前記通信チャンネルは単一チャンネル又は二重チャンネルである。ある実施形態において、前記第１送信機は第１信号を送信するように動作し、前記第２送信機は第２信号を送信するように動作する。前記第１信号の第１平均電圧スイングは、前記第２信号の第２平均電圧スイングと非対称である。
【００７３】
ある実施形態において、前記第１送信機はシングルエンド送信機又は差動送信機である。
【００７４】
ある実施形態において、前記第１送信機の出力の基準は、信号基準が接地である低電圧供給、信号基準が供給電圧である高電圧供給、又は低電圧供給及び高電圧供給の双方の組み合わせである。
【００７５】
ある実施形態において、前記第１送信機の出力は非ゼロ復帰（NRZ）符号化を含む。
【００７６】
ある実施形態において、前記第１送信機の出力の１つは、前記送信機に供給される１つ以上の供給電圧のうちの１つの供給電圧と略同等である。
【００７７】
ある実施形態において、前記第１集積回路はメモリコントローラを含み、前記第２集積回路はメモリを含む。ある実施形態において、前記メモリは、ダイナミックランダムアクセスメモリ（DRAM）であり、前記メモリコントローラは、システムオンチップ（SoC）である。
【００７８】
ある実施形態において、前記第１集積回路の前記第１受信機は、前記第２集積回路の前記第２受信機に比して高い信号感度を備える。
【００７９】
ある実施形態において、前記第１集積回路の供給電圧は、前記第２集積回路の供給電圧に比して低い。
【００８０】
ある実施形態に係る方法は、第１送信機及び第１受信機を有する第１集積回路から第２送信機及び第２受信機を有する第２集積回路への送信を行うために第１電圧スイングを確立するステップと、前記第２集積回路から前記第１集積回路への送信を行うために第２電圧スイングを確立するステップと、前記第１電圧スイングを使用して前記第１送信機から前記第２受信機へ第１信号を送信するステップと、前記第２電圧スイングを使用して前記第２送信機から前記第１受信機へ第２信号を送信するステップとを備える。ある実施形態において、前記第１電圧スイング及び前記第２電圧スイングは、非対称である。
【００８１】
ある実施形態において、前記第１集積回路はメモリコントローラを含み、前記第２集積回路はメモリを含む。
【００８２】
ある実施形態において、前記第１電圧スイングを確立するステップは、前記第１送信機及び前記第２受信機間の通信チャンネルにおいて減衰した後に前記第２集積回路の仕様を十分に満たす信号スイングを確立するステップを含む。前記第２電圧スイングを確立するステップは、前記第２送信機及び前記第１受信機間の通信チャンネルにおいて減衰した後に前記第１集積回路の仕様を十分に満たす信号スイングを確立するステップを含む。
【００８３】
ある実施形態において、前記第１送信機及び前記第２受信機間の前記通信チャンネルは二重通信チャンネルの第１チャンネルである。前記第２送信機及び前記第１受信機の間の前記通信チャンネルは前記二重通信チャンネルの第２チャンネルである。
【００８４】
ある実施形態において、前記第１送信機及び前記第２受信機の間の前記通信チャンネルは、前記第２送信機及び前記第１受信機の間の通信チャンネルと同一である。
【００８５】
ある実施形態において、前記第１受信機は前記第２受信機に比して高い信号感度を備える。
【００８６】
ある実施形態に係るシステムは、データを処理するプロセッサと、第１送信機及び第１受信機を有するメモリコントローラと、データを記憶し、第２送信機及び第２受信機を有する DRAM と、前記第１送信機を前記第２受信機にリンクし、前記第１受信機を前記第２送信機にリンクする通信チャンネルを有する、前記メモリコントローラ及び前記 DRAM 間のインタフェースと、を備える。ある実施形態において、前記第１送信機は第１信号を送信するように動作し、前記第２送信機は第２信号を送信するように動作する。前記第１信号の第１平均電圧スイングは、前記第２信号の第２平均電圧スイングと非対称である。
【００８７】
ある実施形態において、前記メモリデバイスの前記メモリコントローラは、SoC である。ある実施形態において、前記コントローラの前記第１受信機は、前記 DRAM の前記第２受信機に比して高い信号感度を備える。
【００８８】
ある実施形態に係るコンピュータ可読記憶媒体は、命令シーケンスを表すデータを記憶したコンピュータ可読記憶媒体である。この命令シーケンスがプロセッサによって実行させると、プロセッサが、I/O （Input/Output）インタフェースを介して、第１送信機及び第１受信機を有する第１メモリコントローラから第２送信機及び第２受信機を有するメモリへの送信を行うために、第１電圧スイングを確立するステップと、前記メモリから前記メモリコントローラへの送信を行うために、第２電圧スイングを確立するステップと、前記第１電圧スイングを使用して前記第１送信機から前記第２受信機へ第１信号を送信するステップと、前記第２電圧スイングを使用して前記第２送信機から前記第１受信機へ第２信号を送信するステップと、を実行する。ある実施形態において、前記メモリコントローラの第１電圧スイング及び前記メモリの前記第２電圧スイングは、非対称である。
【００８９】
ある実施形態において、前記第１電圧スイングを確立するステップは、前記第１送信機及び前記第２受信機間の通信チャンネルにおいて減衰した後に前記メモリの仕様を十分に満たす信号スイングを確立するステップを含む。前記第２電圧スイングを確立するステップは、前記第２送信機及び前記第１受信機間の通信チャンネルにおいて減衰した後に前記メモリコントローラの仕様を十分に満たす信号スイングを確立するステップを含む。
【００９０】
ある実施形態において、前記第１送信機及び前記第２受信機間の前記通信チャンネルは二重通信チャンネルの第１チャンネルであり、前記第２送信機及び前記第１受信機の間の前記通信チャンネルは前記二重通信チャンネルの第２チャンネルである。
【００９１】
ある実施形態において、前記第１送信機及び前記第２受信機の間の前記通信チャンネルは、前記第２送信機及び前記第１受信機の間の通信チャンネルと同一である。
【００９２】
ある実施形態において、前記コントローラは、前記メモリに比して高速な性能及び高い感度を備えた装置であり、前記メモリと比較して低い信号電圧を許容する。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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