(57)【要約】  メモリセルを形成する方法は、基板上に導電性の浮遊ゲートを形成する工程と、浮遊ゲート上に導電性の制御ゲートを形成する工程と、浮遊ゲートの片側に横方向に寄った導電性の消去ゲートを形成する工程と、浮遊ゲートの片側の反対側に横方向に寄った導電性の選択ゲートを形成する工程と、を含む。浮遊ゲート及び選択ゲートの形成後に、この方法は、基板の表面に対して９０度未満かつ０度超の所定の角度でドーパントを注ぎ込む注入プロセスを用いて選択ゲートの下のチャネル領域の部分にドーパントを注入する工程を含む。
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【特許請求の範囲】
【請求項１】
メモリセルを形成する方法であって、
第１の導電型の半導体材料の基板を提供する工程と、
間にチャネル領域を有する、第２の導電型の前記基板内に第１及び第２の離間した領域を形成する工程と、
前記基板の上にあって前記基板から絶縁された導電性の浮遊ゲートを形成する工程と、
前記浮遊ゲートの上にあって前記浮遊ゲートから絶縁された導電性の制御ゲートを形成する工程と、
前記浮遊ゲートの片側に横方向に寄り、前記浮遊ゲートから絶縁された導電性の消去ゲートを形成する工程と、
前記浮遊ゲートの前記片側の反対側に横方向に寄り、前記浮遊ゲートから絶縁された導電性の選択ゲートを形成する工程と、
前記浮遊ゲート及び前記選択ゲートの前記形成後に、前記基板の表面に対して９０度未満かつ０度超の所定の角度でドーパントを注ぎ込む注入プロセスを用いて前記選択ゲートの下の前記チャネル領域の一部に前記ドーパントを注入する工程と、を含む、方法。
【請求項２】
前記ドーパントが前記浮遊ゲートの下の前記チャネル領域の一部に注入されない、請求項１に記載の方法。
【請求項３】
前記ドーパントが前記第１の導電型である、請求項１に記載の方法。
【請求項４】
前記ドーパントがホウ素を含む、請求項１に記載の方法。
【請求項５】
前記基板の前記表面の法線Ｎに対する前記角度が概ね３０°である、請求項１に記載の方法。
【請求項６】
前記ドーパントが２．４×１０-15Ｊ（１５ＫｅＶ）の注入エネルギーで注ぎ込まれる、請求項１に記載の方法。
【請求項７】
前記ドーパントが４Ｅ１３の全量を注ぎ込まれる、請求項１に記載の方法。
【請求項８】
前記基板を９０度水平回転させる工程と、
２回目の前記注入を繰り返す工程と、を更に含む、請求項１に記載の方法。
【請求項９】
２回目の前記注入後に、前記基板を更に９０度水平回転させる工程と、
３回目の前記注入を繰り返す工程と、を更に含む、請求項８に記載の方法。
【請求項１０】
３回目の前記注入後に、前記基板を更に９０度水平回転させる工程と、
４回目の前記注入を繰り返す工程と、を更に含む、請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、選択ゲート、浮遊ゲート、制御ゲート、及び選択ゲートの下の基板内に特定のドーピングを有する消去ゲートを有する不揮発性フラッシュメモリセルに関連する。本発明はまた、そのようなフラッシュメモリセルのアレイ、並びにそのようなセル及びアレイの製造方法にも関連する。
【背景技術】
【０００２】
選択ゲート、浮遊ゲート、制御ゲート、及び消去ゲートを有する分割ゲート不揮発性フラッシュメモリセルは、当該技術分野において周知である。例えば米国特許第６，７４７，３１０号、同第７，８６８，３７５号、及び同第７，９２７，９９４号、並びに米国特許出願公開第第２０１１／０１２７５９９号を参照されたい（これらは全て本明細書に、全体にわたりあらゆる目的で参照によって組み込まれる）。そのような分割ゲートメモリセルは、基板内にソースとドレインとの間に延在するチャネル領域を含む。チャネル領域は、浮遊ゲートの下に第１の部分（以下ＦＧチャネルと呼び、その導電性は浮遊ゲートによって制御される）、及び選択ゲートの下に第２の部分（以下ＷＬチャネル、その導電性は選択ゲートによって制御される）を有する。
【０００３】
読み出し性能を改善するために、選択ゲートの下の酸化物層の厚さは最小化される。しかしながら、この酸化物層の厚さの低減には、所望のターゲットのワード線閾値電圧を維持するために選択ゲートチャネル領域におけるＰ型ドーピングの増加を伴う必要がある。一解決法は、チャネル領域のＷＬチャネル部分（選択ゲートの下）の中にＰ型ドーパントを注入することであり得る。これは、チャネル領域のＷＬチャネル部分だけが注入工程によって増加したドーピングを受容するように、浮遊ゲート及び制御ゲートを形成した後であるが選択ゲートを形成する前に、Ｐ型注入工程を実施することによって可能になる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、その後の熱サイクル中に、ＷＬチャネルの中に注入されたドーパントは、必然的にＦＧチャネルの中へ横方向に拡散し、最も選択ゲートに近い側でのＦＧトランジスタ閾値の局所的増大を引き起こす。図１は、分割ゲートセル内でのＰ型ドーパント分布の一実施例を図示する。図１に見られるように、ＦＧチャネル（浮遊ゲートの下）におけるドーパント分布は均一ではない。これは、ＦＧチャネルの重度にドープされた部分をターンオンし、ＦＧチャネルの軽度にドープされた部分をターンオフすることをより困難にすることがあるため、好ましくない。
【課題を解決するための手段】
【０００５】
上記の問題に対応するメモリセルを形成する方法は、第１の導電型の半導体材料の基板を提供する工程と、それらの間にチャネル領域を有する、第２の導電型の基板内の第１及び第２の離間した領域を形成する工程と、基板上にあって基板から絶縁された導電性の浮遊ゲートを形成する工程と、浮遊ゲート上にあって浮遊ゲートから絶縁された導電性の制御ゲートを形成する工程と、浮遊ゲートの片側に横方向に寄り、浮遊ゲートから絶縁された導電性の消去ゲートを形成する工程と、浮遊ゲートの片側の反対側に横方向に寄り、浮遊ゲートから絶縁された導電性の選択ゲートを形成する工程と、浮遊ゲート及び選択ゲートの形成後に、基板の表面に対して９０度未満かつ０度超の所定の角度でドーパントを注ぎ込む注入プロセスを用いて選択ゲートの下のチャネル領域の部分の中にドーパントを注入する工程と、を含む。
【０００６】
本発明の他の目的及び特徴は、明細書、特許請求の範囲、及び添付の図面を見直すことによって明らかになる。
【図面の簡単な説明】
【０００７】
【図１】セルの下方の基板におけるＰ型ドーパント分布を図示するメモリセルの側断面図である。
【図２】本発明の手法から利益を得ることができるタイプのメモリセルの側断面図である。
【図３Ａ】本発明による不揮発性メモリセルを製造するプロセスにおける工程を図示する側断面図である。
【図３Ｂ】本発明による不揮発性メモリセルを製造するプロセスにおける工程を図示する側断面図である。
【図３Ｃ】本発明による不揮発性メモリセルを製造するプロセスにおける工程を図示する側断面図である。
【図３Ｄ】本発明による不揮発性メモリセルを製造するプロセスにおける工程を図示する側断面図である。
【図３Ｅ】本発明による不揮発性メモリセルを製造するプロセスにおける工程を図示する側断面図である。
【図３Ｆ】本発明による不揮発性メモリセルを製造するプロセスにおける工程を図示する側断面図である。
【図３Ｇ】本発明による不揮発性メモリセルを製造するプロセスにおける工程を図示する側断面図である。
【図３Ｈ】本発明による不揮発性メモリセルを製造するプロセスにおける工程を図示する側断面図である。
【図３Ｉ】本発明による不揮発性メモリセルを製造するプロセスにおける工程を図示する側断面図である。
【図３Ｊ】本発明による不揮発性メモリセルを製造するプロセスにおける工程を図示する側断面図である。
【図３Ｋ】本発明による不揮発性メモリセルを製造するプロセスにおける工程を図示する側断面図である。
【図３Ｌ】本発明による不揮発性メモリセルを製造するプロセスにおける工程を図示する側断面図である。
【図３Ｍ】本発明による不揮発性メモリセルを製造するプロセスにおける工程を図示する側断面図である。
【発明を実施するための形態】
【０００８】
本発明は、角度の付いた注入プロセスを用いて選択ゲートの形成後にＷＬチャネル領域の中にドーパントを注入することによって前述の問題を解決し、それによってＦＧチャネル領域の中への拡散を最小限にしてＷＬチャネル領域のドーパントレベル増大をより効率的に提供する。
【０００９】
図２は、本発明の手法によって形成される不揮発性メモリセル１０の断面図を図示する。図２のメモリセルは、本発明の手法から利益を得ることができるタイプの例示であるが、ほんの一実施例であり、限定するものと見なされるべきではない。メモリセル１０は、実質的に単結晶シリコンなどの単結晶基板１２で製造され、Ｐ導電型の特徴を有する。基板１２内には、第２の導電型の領域１４がある。第１の導電型がＰである場合は、第２の導電型はＮである。領域１４から離間しているのは、第２の導電型の別の領域１６である。領域１４と１６との間はチャネル領域１８であり、領域１４と領域１６との間で電荷の伝導を提供する。
【００１０】
基板１２の上方に位置付けられ、基板１２から離間して絶縁されているのは、ワード線２０としても知られる選択ゲート２０である。選択ゲート２０は、チャネル領域１８の第１の部分（即ち、ＷＬチャネル部分１８ａ）の上に位置付けられる。チャネル領域１８のＷＬチャネル部分１８ａは、領域１４に直ぐに当接する。したがって、選択ゲート２０は、領域１４とほとんど重ならないか、全く重ならない。浮遊ゲート２２もまた、基板１２の上方に位置付けられ、基板１２から離間して絶縁される。浮遊ゲート２２は、チャネル領域１８の第２の部分（即ち、ＦＧチャネル部分１８ｂ）及び領域１６の一部の上に位置付けられる。チャネル領域１８のＦＧチャネル部分１８ｂは、チャネル領域１８のＷＬチャネル部分１８ａとは異なる。したがって、浮遊ゲート２２は、選択ゲート２０から横方向に離間して絶縁され、選択ゲート２０に隣接する。消去ゲート２４は、領域１６の上に位置付けられ、領域１６から離間して、基板１２から絶縁される。消去ゲート２４は、浮遊ゲート２２から横方向に絶縁され離間する。選択ゲート２０は、浮遊ゲート２２の片側に寄り、消去ゲート２４は、浮遊ゲート２２の別の側に寄る。最後に、浮遊ゲート２２の上方に位置付けられ、そこから絶縁され離間しているのは、制御ゲート２６である。制御ゲート２６は、消去ゲート２４と選択ゲート２０との間に位置付けられ、これらから絶縁される。
【００１１】
図３Ａ〜３Ｍは、不揮発性メモリセル１０を製造するプロセスにおける工程の断面図を図示する。図３Ａを始めとして、Ｐ型単結晶シリコンの基板１２上での二酸化シリコンの層４０の形成が示されている。二酸化シリコンの層４０は、約８０〜１１０オングストロームであり得る。その後、ポリシリコン（又はアモルファスシリコン）の第１の層４２が、二酸化シリコンの層４０の上に堆積又は形成される。ポリシリコンの第１の層４２は、約３００〜８００オングストロームであり得る。ポリシリコンの第１の層４２は、その後選択ゲート２０に垂直の方向にパターン化される。
【００１２】
図３Ｂを参照すると、二酸化シリコン（又は更には、ＯＮＯなどの複合層）などの別の絶縁層４４は、ポリシリコンの第１の層４２上に堆積されるか、形成される。材料が二酸化シリコンであるかＯＮＯであるかに応じて、層４４は、約１００〜２００オングストロームであり得る。ポリシリコンの第２の層４６は、次に層４４上に堆積されるか、形成される。ポリシリコンの第２の層４６は、約５００〜４０００オングストロームの厚さであり得る。絶縁体の別の層４８は、ポリシリコンの第２の層４６上に堆積されるか、形成され、その後のドライエッチング中のハードマスクとして使用される。好ましい実施形態では、層４８は、窒化ケイ素４８ａ、二酸化シリコン４８ｂ、及び窒化ケイ素４８ｃを含む複合層であり、その寸法は、層４８ａについては２００〜６００オングストローム、層４８ｂについては２００〜６００オングストローム、及び層４８ｃについては５００〜３０００オングストロームであり得る。
【００１３】
図３Ｃを参照すると、フォトレジスト材料（図示せず）は、図３Ｂに示される構造の上に堆積され、またマスキング工程が形成されて、フォトレジスト材料の選択された部分を露出する。フォトレジストは発達し、そのフォトレジストをマスクとして使用して、構造がエッチングされる。複合層４８、ポリシリコンの第２の層４６、絶縁層４４は、次にポリシリコンの第１の層４２が露出されるまで異方性エッチングされる。これに伴う構造を図３Ｃに示す。２つの「積層体」Ｓ１及びＳ２だけが示されるが、互いに分離した、多数のそのような「積層体」が存在することは明らかである。
【００１４】
図３Ｄを参照すると、二酸化シリコン４９は、その構造上に堆積されるか、形成される。この後に窒化ケイ素層５０の堆積が続く。二酸化シリコン４９及び窒化ケイ素５０は、異方性エッチングされ、積層体Ｓ１及びＳ２のそれぞれの周囲に（二酸化シリコン４９及び窒化ケイ素５０の混合である）スペーサ５１を残す。これに伴う構造を図３Ｄに示す。
【００１５】
図３Ｅを参照すると、フォトレジストマスクは、積層体Ｓ１とＳ２との間、及び他の代替の対の積層体の間の領域上に形成される。この議論のために、積層体Ｓ１とＳ２との間のこの領域を「内側領域」と呼び、フォトレジストによって覆われない領域を「外側領域」と呼ぶ。外側領域内の露出した第１のポリシリコン４２は、異方性エッチングされる。酸化物層４０を、無傷のまま残してもよいか、又は部分的に若しくは完全に異方性エッチングしてもよい。これに伴う構造を図３Ｅに示す。
【００１６】
図３Ｆを参照すると、フォトレジスト材料は、図３Ｅに示される構造から除去される。酸化物の層５２が、次に堆積されるか、形成される。酸化物層５２は次に、積層体Ｓ１及びＳ２に隣接したスペーサ５２を残す異方性エッチングの対象となる。これに伴う構造を図３Ｆに示す。
【００１７】
図３Ｇを参照すると、フォトレジスト材料は、次に堆積され、またマスクされて積層体Ｓ１とＳ２との間の内側領域内の開口部を残す。再度、図３Ｅに示される図面と同様に、フォトレジストは他の代替の対の積層体間にある。積層体Ｓ１とＳ２との（及び他の代替の対の積層体）間の内側領域内のポリシリコン４２は、異方性エッチングされる。ポリシリコン４２の下の二酸化シリコン層４０を無傷のまま残してもよいか、又は部分的に若しくは完全に異方性エッチングしてもよい。これに伴う構造は、領域１６を形成する高電圧イオン注入の対象となる。これに伴う構造を図３Ｇに示す。
【００１８】
図３Ｈを参照すると、内側領域内の積層体Ｓ１及びＳ２に隣接する酸化物スペーサ５２は、例えばウェットエッチング又はドライ等方性エッチングによって除去される。図３Ｉを参照すると、積層体Ｓ１及びＳ２の外側領域内のフォトレジスト材料は除去される。二酸化シリコン層５４は、約１００〜２００オングストロームで至る所に堆積されるか又は形成される。これに伴う構造を図３Ｉに示す。
【００１９】
図３Ｊを参照すると、この構造は、再度フォトレジスト材料によって覆われ、またマスキング工程が実施されて積層体Ｓ１及びＳ２の外側領域を露出し、かつ積層体Ｓ１とＳ２との間の内側領域を覆うフォトレジスト材料を残す。酸化物異方性エッチングは、積層体Ｓ１及びＳ２の外側領域内のスペーサ５４の厚さを低減するため、また二酸化シリコンを外側領域内の露出したシリコン基板１２から完全に除去するために実施される。これに伴う構造を図３Ｊに示す。
【００２０】
図３Ｋを参照すると、二酸化シリコンの薄層５６は、１０〜１００オングストロームのオーダーで構造上に形成される。この酸化物層５６は、選択ゲートと基板１２との間のゲート酸化物であり、読み出し性能を向上させるその厚さの低減が、本発明の発見につながった。これに伴う構造を図３Ｋに示す。
【００２１】
図３Ｌを参照すると、ポリシリコン６０は至る所に堆積される。ポリシリコンの層６０は、コモン領域１６を共有しながら互いに隣接する２つのメモリセル１０の選択ゲート２０を形成する積層体Ｓ１及びＳ２の外側領域内のスペーサを形成する異方性エッチングの対象となる。加えて、積層体Ｓ１及びＳ２の内側領域内のスペーサは結合されて、２つの隣接するメモリセル１０によって共有される単一の消去ゲート２４を形成する。角度の付いたＰ型注入が、次に実施され（即ち、基板に対して９０度未満の所定の角度で実施される注入）、これによりドーパントは基板内に注ぎ込まれ、結果として、浮遊ゲート２２の下の基板に届かずに選択ゲート２０の下に注ぎ込まれる。この注入の角度及びエネルギーは、ＦＧ  Ｖｔ（浮遊ゲートの下のチャネルのＦＧチャネル領域をターンオンするのに必要な電圧）に悪影響を与えることなく、ドーパント原子がチャネルのＷＬチャネル領域（１８ｂ）の中に注ぎ込まれるように選択される。注入パラメータの例として、基板表面の法線Ｎ（即ち、法線Ｎは基板の表面に対して垂直の線である）に対して概ね３０度の所定の角度αにおいて、４Ｅ１３の全量が２．４×１０-15Ｊ（１５ＫｅＶ）で注入される、Ｂ１１が挙げられる。全てのＷＬチャネル部分が十分に注入されるように、角度の付いた注入をいくつかのウェハ回転角の間に分割することができる。例えば、メモリセルに対向して左右両方をカバーするため、角度の付いた注入を、基板に対して９０度の回転の注入により４回実施することができる。この結果得られた構造が図３Ｌに示される。
【００２２】
図３Ｍを参照すると、絶縁体の層６２が構造上に堆積され、選択ゲート２０の隣にスペーサ６２を形成するように異方性エッチングされる。絶縁体６２は、二酸化シリコン及び窒化ケイ素を含む複合層であり得る。その後、イオン注入工程が実施され、領域１４を形成する。別の面でこれらのメモリセルのそれぞれがコモン領域１４を共有する。絶縁体層及び金属化層は、その後堆積され、ビット線７０及びビット線コンタクト７２を形成するようにパターン化される。プログラム、読み出し、及び消去の操作並びに特に適用される電圧は、米国特許第６，７４７，３１０号に記載のものと同じであってよく、その開示は全体にわたり本明細書に参照として組み込まれる。結果として得られるメモリセル１０は、図３Ｍに図示される。
【００２３】
全てのゲートの形成後（及び特に選択ゲートの形成後）に角度の付いた注入の手順を用いてＷＬチャネル部分の中にドーパントを堆積させることは多くの利点をもたらす。第１に、注入されたドーパントは、最初にＦＧチャネルから離れて配置され、ＦＧチャネル部分内へとドーパントが横方向に拡散する可能性を最小化する。第２に、注入後に実施される熱サイクルを最小化し、ＦＧチャネル部分に向かうドーパントの横方向の拡散を更に低減する。ＦＧチャネル部分のドーピングを低く保つことによって、より低くかつより均一のＦＧ  Ｖｔ（チャネルターンオン電圧）が生じ、より良好なオン／オフ読み出し電流ウィンドウ、より良好な耐久性、簡略化された保持スクリーンテスト、及びより低い製造コストをもたらす。
【００２４】
本発明は、本明細書で上述及び例示される実施形態（複数可）に限定されるものではないが、添付の特許請求の範囲内にあるありとあらゆる変更例を包含することは理解されるべきである。例えば、本明細書における本発明に対する言及は、いかなる特許請求の範囲又は特許請求の範囲の用語も限定することを意図するものではなく、代わりに特許請求の範囲の１つ以上によって包含され得る１つ以上の特徴に言及するにすぎない。上述される材料、プロセス、及び数値例は単に例示であり、特許請求の範囲を限定すると見なされるべきではない。更に、特許請求及び明細書を見てわかるように、全ての方法の工程が例示又は請求した正確な順序で実施される必要はなく、むしろ任意の順序で本発明のメモリセルの適切な形成が可能である。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。
【００２５】
本明細書で使用される場合、「の上に（over）」及び「の上に（on）」という用語は両方とも、「の上に直接（directly on）」（中間物質、要素、又は空間がそれらの間に何ら配置されない）、及び「の上に間接的に（indirectly on）」（中間物質、要素、又は空間がそれらの間に配置される）を包括的に含むことに留意するべきである。同様に、「隣接した」という用語は「直接隣接した」（中間物質、要素、又は空間がそれらの間に何ら配置されない）、及び「間接的に隣接した」（中間物質、要素、又は空間がそれらの間に配置される）を含み、「取付けられた」は、「直接取り付けられた」（中間物質、要素、又は空間がそれらの間に何ら配置されない）、及び「間接的に取付けられた」（中間物質、要素、又は空間がそれらの間に配置される）を含み、「電気的に結合された」は、「直接電気的に結合された」（中間物質、又は要素がそれらの間で要素を電気的に連結しない）、及び「間接的に電気的に結合された」（中間物質、又は要素がそれらの間で要素を電気的に連結する）を含む。例えば、要素を「基板の上に」形成することは、その要素を基板の上に直接、中間材料／要素をそれらの間に何ら伴わずに、形成すること、並びにその要素を基板の上に間接的に、１つ以上の中間材料／要素をそれらの間に伴って、形成することを含み得る。
【図２】
2015526907.tif 000003
【図３Ａ】
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【図３Ｂ】
2015526907.tif 000005
【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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【図３Ｉ】
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【図３Ｊ】
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【図３Ｋ】
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【図３Ｌ】
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【図３Ｍ】
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【図１】
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【国際調査報告】
2015526907.tif 000018