(57)【要約】【課題】フィン構造を有する半導体装置、およびフィン構造を有する半導体装置を形成する方法を提供する。【解決手段】基板表面上の少なくとも２つのフィン構造、および少なくとも２つのフィン構造上に存在する機能ゲート構造を含む半導体装置を提供する。機能ゲート構造は、少なくとも２つのフィン構造の側壁と直接接触している少なくとも１つのゲート誘電体、および少なくとも１つのゲート誘電体上の少なくとも１つのゲート導体を含む。ゲート構造の側壁は基板表面の上面にほぼ垂直であり、ゲート構造の側壁により規定される平面および基板表面の上面により規定される平面は、９０°＋／−５°の角度で交差する。エピタキシャル半導体材料は、少なくとも２つのフィン構造と直接接触している。【選択図】図１０
2015517220.tif 000002
【特許請求の範囲】
【請求項１】
基板表面上に存在する少なくとも１つのフィン構造の側壁上にエピタキシャル半導体材料を形成するステップであって、前記少なくとも１つのフィン構造は前記エピタキシャル半導体材料の第２の組成と異なる第１の組成を有するステップ；
前記少なくとも１つのフィン構造のチャネル部分上にリプレースメント・ゲート構造を形成するステップ；
前記リプレースメント・ゲート構造の上面と同一平面となる上面を有する層間誘電体層を前記少なくとも１つのフィン構造の露出部分全体に形成するステップ；
少なくとも前記少なくとも１つのフィン構造、前記エピタキシャル半導体材料および前記層間誘電体層よりも選択的にエッチングすることにより前記リプレースメント・ゲート構造を除去するステップであって、前記リプレースメント・ゲート構造の除去は前記少なくとも１つのフィン構造に対して第１の開口部を与えるステップ；
前記基板表面上で終わる第２の開口部を得るため、異方性エッチングにより前記エピタキシャル半導体材料の露出部分を除去するステップ；および
前記第１の開口部および前記第２の開口部の少なくとも一部を埋める機能ゲート構造を形成するステップ
を含む半導体装置の製造方法。
【請求項２】
前記少なくとも１つのフィン構造は少なくとも２つのフィン構造を含む、請求項１に記載の方法。
【請求項３】
少なくとも１つのフィン構造の前記側壁上に前記エピタキシャル半導体材料を形成するステップは、前記少なくとも２つのフィン構造の前記側壁上に半導体材料の前記第２の組成をエピタキシャル成長させることを含み、半導体材料の前記第２の組成は第１のフィン構造から隣接する第２のフィン構造まで延在する、請求項２に記載の方法。
【請求項４】
前記少なくとも２つのフィン構造の各々の上に誘電体フィン・キャップが存在し、前記誘電体フィン・キャップは前記リプレースメント・ゲート構造を形成する前に除去される、請求項３に記載の方法。
【請求項５】
前記少なくとも２つのフィン構造の各々の上面は１０ｎｍ以下の寸法だけ前記エピタキシャル半導体材料の上面から上下にずれている、請求項４に記載の方法。
【請求項６】
前記第２の開口部の形成後および前記リプレースメント・ゲート構造の形成前に、
前記第２の開口部の幅を広げて前記層間誘電体層の下にあるアンダーカット領域を与える等方性エッチングを少なくとも前記層間誘電体層よりも選択的に前記第２の開口部に施すステップ；
第１の比誘電率を有するコンフォーマルな誘電体層を前記等方性エッチング後に前記第２の開口部内に堆積させるステップ；および
前記コンフォーマルな誘電体層を異方性エッチングするステップであって、前記コンフォーマルな誘電体層の残存部分が前記アンダーカット領域に存在し、誘電体スペーサを与えるステップ
を含む、請求項１に記載の方法。
【請求項７】
前記機能ゲート構造の前記形成ステップは前記第１の開口部および前記第２の開口部の少なくとも一部を埋めるステップを含み、前記機能ゲート構造は第２の比誘電率を有する機能ゲート誘電体を含み、前記第２の比誘電率は前記第１の比誘電率より大きい、請求項６に記載の方法。
【請求項８】
基板表面上に存在する少なくとも２つのフィン構造；
前記少なくとも２つのフィン構造上に存在するゲート構造であって、少なくとも前記２つのフィン構造の側壁と直接接触している少なくとも１つのｈｉｇｈ−ｋゲート誘電体と、前記少なくとも１つのｈｉｇｈ−ｋゲート誘電体上の少なくとも１つのゲート導体とを含むゲート構造；
前記ｈｉｇｈ−ｋゲート誘電体の比誘電率より小さな比誘電率を有する誘電体スペーサであって、第１のフィン構造から隣接するフィン構造まで延在し、前記少なくとも２つのフィン構造の上面とほぼ同一平面となる上面を有し、前記ゲート構造の前記少なくとも１つのｈｉｇｈ−ｋゲート誘電体と直接接触している誘電体スペーサ；および
前記少なくとも２つのフィン構造と直接接触し、前記誘電体スペーサにより前記ゲート構造から隔てられているエピタキシャル半導体材料
を含む、半導体装置。
【請求項９】
前記ゲート構造は前記基板表面に垂直な側壁を有する、請求項８に記載の半導体装置。
【請求項１０】
前記エピタキシャル半導体材料は前記半導体装置にソース領域およびドレイン領域を与える、請求項８に記載の半導体装置。
【請求項１１】
前記少なくとも１つのｈｉｇｈ−ｋゲート誘電体は前記少なくとも２つのフィン構造の各々の側壁および上面と直接接触しており、前記半導体装置はトライゲート半導体装置である、請求項８に記載の半導体装置。
【請求項１２】
前記少なくとも２つのフィン構造の各々の前記上面上に誘電体フィン・キャップが存在し、前記少なくとも１つのｈｉｇｈ−ｋゲート誘電体は前記少なくとも２つのフィン構造の各々の側壁と直接接触し、前記誘電体フィン・キャップにより前記少なくとも２つのフィン構造の各々の上面から隔てられ、前記半導体装置はｆｉｎＦＥＴ半導体装置である、請求項９に記載の半導体装置。
【請求項１３】
基板表面上の少なくとも２つのフィン構造上に犠牲半導体材料をエピタキシャルに形成するステップであって、前記犠牲半導体材料は前記少なくとも２つのフィン構造の第１のフィン構造の第１の側壁から隣接するフィン構造の第２の側壁まで延在するステップ；
前記少なくとも２つのフィン構造の各々のチャネル部分上にリプレースメント・ゲート構造を形成するステップ；
少なくとも前記リプレースメント・ゲート構造および前記少なくとも２つのフィン構造よりも選択的に前記犠牲半導体材料を異方性エッチングするステップであって、前記犠牲半導体材料の残存部分は前記リプレースメント・ゲート構造の下に存在するステップ；
前記リプレースメント・ゲート構造の側壁および前記犠牲半導体材料の前記残存部分上に誘電体スペーサを形成するステップ；
前記少なくとも２つのフィン構造の各々のチャネル部分に開口部を与えるため、前記リプレースメント・ゲート構造および前記残存する半導体材料を除去するステップ；および
前記少なくとも２つのフィン構造の前記チャネル部分の前記開口部に機能ゲート構造を形成するステップ
を含む、半導体装置の製造方法。
【請求項１４】
前記犠牲半導体材料は前記少なくとも２つのフィン構造と異なる組成を有する、請求項１３に記載の方法。
【請求項１５】
前記犠牲半導体材料はエピタキシャル成長プロセスにより形成される、請求項１３に記載の方法。
【請求項１６】
前記少なくとも２つのフィン構造の各々の上面は前記犠牲半導体材料の上面から１０ｎｍ以下の寸法だけ上下にずれている、請求項１３に記載の方法。
【請求項１７】
前記リプレースメント・ゲート構造の前記側壁および前記犠牲半導体材料の前記残存部分上の前記誘電体スペーサの前記形成ステップは
前記リプレースメント・ゲート構造、前記基板表面、前記犠牲半導体材料の前記残存部分、および前記少なくとも２つのフィン構造の各表面上にコンフォーマルな誘電体層を堆積させるステップ；
前記コンフォーマルな誘電体層を異方性エッチングするステップであって、前記コンフォーマルな誘電体層の第１の残存部分は前記リプレースメント・ゲート構造の前記側壁、前記少なくとも２つのフィン構造の前記側壁および前記犠牲半導体材料の前記残存部分の側壁上に存在するステップ；および
前記少なくとも２つのフィン構造の前記側壁から前記コンフォーマルな誘電体層の前記第１の残存部分を除去するステップであって、前記コンフォーマルな誘電体層の第２の残存部分は前記リプレースメント・ゲート構造の前記側壁および前記犠牲半導体材料の前記残存部分の前記側壁上に存在し、前記コンフォーマルな誘電体層の前記第２の残存部分は前記誘電体スペーサを与えるステップ
を含む、請求項１３に記載の方法。
【請求項１８】
前記誘電体スペーサの形成後、エピタキシャルなソースおよびドレイン領域半導体材料が形成され、前記少なくとも２つのフィン構造の第１のフィン構造の前記第１の側壁から隣接するフィン構造の第２の側壁まで延在する、請求項１３に記載の方法。
【請求項１９】
前記少なくとも２つのフィン構造の露出部分全体に層間誘電体層を形成するステップをさらに含み、前記層間誘電体層は前記リプレースメント・ゲート構造の上面と同一平面となる上面を有し、前記少なくとも２つのフィン構造の前記各々の前記チャネル部分の前記開口部を得るための、前記リプレースメント・ゲート構造および前記残存する半導体材料の前記除去ステップは、前記少なくとも２つのフィン構造、前記誘電体スペーサおよび前記層間誘電体層よりも選択的にエッチングすることを含む、請求項１３に記載の方法。
【請求項２０】
前記機能ゲート構造の前記形成ステップは前記開口部の前記側壁および底部上にｈｉｇｈ−ｋゲート誘電体を堆積させ、ゲート導体材料で前記開口部を埋めることを含み、前記機能ゲート構造の前記側壁は前記基板表面の上面にほぼ垂直であり、前記機能ゲート構造の前記側壁により規定される前記平面および前記基板表面の上面により規定される平面は９０°＋／−５°の角度で交差する、請求項１９に記載の方法。
【請求項２１】
基板表面上の少なくとも２つのフィン構造；
前記少なくとも２つのフィン構造上に存在するゲート構造であって、少なくとも前記２つのフィン構造の側壁と直接接触している少なくとも１つのゲート誘電体、および前記少なくとも１つのゲート誘電体上の少なくとも１つのゲート導体を含み、前記ゲート構造の側壁は前記基板表面の上面にほぼ垂直であり、前記ゲート構造の前記側壁により規定される平面および前記基板表面の上面より規定される平面は９０°＋／−５°の角度で交差するゲート構造；および
前記少なくとも２つのフィン構造と直接接触しているエピタキシャル半導体材料
を含む、半導体装置。
【請求項２２】
前記エピタキシャル半導体材料は前記半導体装置にソース領域およびドレイン領域を与える、請求項２１に記載の半導体装置。
【請求項２３】
前記少なくとも１つのゲート誘電体は前記少なくとも２つのフィン構造の各々の側壁および上面と直接接触しており、前記半導体装置はトライゲート半導体装置であるか、あるいは前記少なくとも２つのフィン構造の各々の前記上面上に誘電体フィン・キャップが存在し、前記少なくとも１つのゲート誘電体は前記少なくとも２つのフィン構造の各々の側壁と直接接触し、前記誘電体フィン・キャップにより前記少なくとも２つのフィン構造の各々の上面から隔てられており、前記半導体装置はｆｉｎＦＥＴ半導体装置である、請求項２１に記載の半導体装置。
【請求項２４】
第１の半導体材料からなる少なくとも２つのフィン構造を基板表面上に形成するステップ；
前記少なくとも２つのフィン構造上に第２の半導体材料の犠牲半導体材料をエピタキシャルに形成するステップであって、前記犠牲半導体材料は前記少なくとも２つのフィン構造の第１のフィン構造の第１の側壁から隣接するフィン構造の第２の側壁まで延在するステップ；
前記少なくとも２つのフィン構造の各々のチャネル部分上にリプレースメント・ゲート構造を形成するステップ；
少なくとも前記リプレースメント・ゲート構造および前記少なくとも２つのフィン構造よりも選択的に前記犠牲半導体材料を異方性エッチングするステップであって、前記犠牲半導体材料の残存部分は前記リプレースメント・ゲート構造の下に存在するステップ；
少なくとも前記少なくとも２つのフィン構造および前記犠牲半導体材料の前記残存部分を酸化するステップであって、前記犠牲半導体材料の前記残存部分上の第１の酸化物は第１の厚さを有し、前記少なくとも２つのフィン構造上の第２の酸化物は第２の厚さを有し、前記第１の厚さは前記第２の厚さより大きい酸化するステップ；
前記第２の酸化物を除去するステップ；
前記少なくとも２つのフィン構造の各々のチャネル部分に開口部を与えるため、前記リプレースメント・ゲート構造および前記残存する半導体材料を除去するステップ；および
前記少なくとも２つのフィン構造の前記チャネル部分の前記開口部に機能ゲート構造を形成するステップ
を含む、半導体装置を形成する方法。
【請求項２５】
前記第１の半導体材料はゲルマニウムを含む半導体であり、前記第２の半導体材料はゲルマニウムを含まないシリコンを含む半導体である、請求項２４に記載の方法。
【請求項２６】
前記少なくとも２つのフィン構造および前記犠牲半導体材料の前記残存部分の前記の酸化ステップは酸素含有雰囲気での熱アニールを含む、請求項２４に記載の方法。
【請求項２７】
前記第２の酸化物の除去ステップは前記少なくとも２つのフィン構造の側壁表面から前記第２の酸化物を除去する等方性エッチングを含む、請求項２４に記載の方法。
【請求項２８】
少なくとも２つのフィン構造；
前記少なくとも２つのフィン構造上に存在するゲート構造であって、少なくとも前記２つのフィン構造の側壁と直接接触している少なくとも１つのゲート誘電体、および前記少なくとも１つのゲート誘電体上の少なくとも１つのゲート導体を含むゲート構造；
前記少なくとも２つのフィン構造の第１のフィン構造から隣接するフィン構造まで延在し、前記少なくとも２つのフィン構造の上面とほぼ同一平面となる上面を有する、ゲルマニウムを含む酸化物の誘電体スペーサであって、前記ゲート構造と直接接触している誘電体スペーサ；および
前記少なくとも２つのフィン構造と直接接触し、前記誘電体スペーサにより前記ゲート構造から隔てられているエピタキシャル半導体材料
を含む、半導体装置。
【請求項２９】
前記ゲート構造の側壁は、前記少なくとも２つのフィン構造が存在する基板表面の上面にほぼ垂直であり、前記ゲート構造の前記側壁により規定される平面および前記基板表面の上面により規定される平面は９０°＋／−５°の角度で交差する、請求項２８に記載の半導体装置。
【請求項３０】
前記エピタキシャル半導体材料は前記半導体装置にソース領域およびドレイン領域を与える、請求項２９に記載の半導体装置。
【請求項３１】
前記少なくとも１つのゲート誘電体は前記少なくとも２つのフィン構造の各々の側壁および上面と直接接触しており、前記半導体装置はトライゲート半導体装置であるか、あるいは前記少なくとも２つのフィン構造の各々の前記上面上に誘電体フィン・キャップが存在し、前記少なくとも１つのゲート誘電体は前記少なくとも２つのフィン構造の各々の側壁と直接接触し、前記誘電体フィン・キャップにより前記少なくとも２つのフィン構造の各々の上面から隔てられており、前記半導体装置はｆｉｎＦＥＴ半導体装置である、請求項３０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は一般的に半導体装置に関する。より詳細には、本開示は半導体装置のスケーリングに関する。
【背景技術】
【０００２】
現在実現可能な集積密度より高い集積密度の集積回路（ＩＣ）、たとえばメモリ、ロジックおよび他の装置の製造を可能にするには、電界効果トランジスタ（ＦＥＴ）、たとえば金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）および相補型金属酸化物半導体（ＣＭＯＳ）の寸法をさらに微細化する方法を見出す必要がある。スケーリングにより装置の全体の寸法および動作電圧を小さくすることで、装置の電気的特性を維持しながら、装置のコンパクト性が達成され、動作性能が向上する。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
ＦｉｎＦＥＴおよびトライゲート半導体装置は、半導体装置のスケーリングの向上に好適であり得るが、ＦｉｎＦＥＴ半導体装置およびトライゲート半導体装置の３Ｄ幾何形状は、いくつかの集積化の課題を生じさせる。たとえば、これらの装置の表面形状の相違から、装置の上部および底部で同じゲート長を持つ直線状のゲート導体を規定することが困難であることが確認されている。さらに、ｆｉｎＦＥＴおよびトライゲート半導体装置に機能ゲート構造を形成するリプレースメント・ゲート法では、別の課題が生じる。たとえば、場合によっては、フィン構造間のスペースからリプレースメント・ゲート構造の要素を除去しにくい場合があり、ソースおよびドレイン領域にエピタキシャル半導体材料を形成してフィン構造を融合することが困難である場合がある。
【課題を解決するための手段】
【０００４】
一実施形態では、誘電体表面上に存在する少なくとも１つのフィン構造の側壁上にエピタキシャル半導体材料を形成することを含む半導体装置の製造方法であって、少なくとも１つのフィン構造はエピタキシャル半導体材料の第２の組成と異なる第１の組成を有する方法を提供する。次いで少なくとも１つのフィン構造のチャネル部分上にリプレースメント・ゲート構造を形成する。次いで少なくとも１つのフィン構造の露出部分全体に層間誘電体層を形成し、層間誘電体層は、リプレースメント・ゲート構造の上面と同一平面となる上面を有する。次いで少なくとも該少なくとも１つのフィン構造およびエピタキシャル半導体材料よりも選択的にエッチングすることで、リプレースメント・ゲート構造を除去し、リプレースメント・ゲート構造の除去により少なくとも１つのフィン構造に第１の開口部を得る。エピタキシャル半導体材料の露出部分を異方性エッチングにより除去して、誘電体表面上で終わる第２の開口部を得る。機能ゲート構造を形成して、第１の開口部および第２の開口部の少なくとも一部を埋める。
【０００５】
別の実施形態では、半導体装置の製造方法であって、誘電体表面上に存在する少なくとも１つのフィン構造の側壁上にエピタキシャル半導体材料を形成することを含み、少なくとも１つのフィン構造は、エピタキシャル半導体材料の第２の組成と異なる第１の組成を有する方法を提供する。次いで少なくとも１つのフィン構造のチャネル部分上にリプレースメント・ゲート構造を形成する。次いで少なくとも１つのフィン構造の露出部分全体に層間誘電体層を形成し、層間誘電体層は、リプレースメント・ゲート構造の上面と同一平面となる上面を有する。次いで少なくとも該少なくとも１つのフィン構造およびエピタキシャル半導体材料よりも選択的にエッチングすることで、リプレースメント・ゲート構造を除去し、リプレースメント・ゲート構造の除去により少なくとも１つのフィン構造に第１の開口部を得る。エピタキシャル半導体材料の露出部分を異方性エッチングにより除去して、誘電体表面上で終わる第２の開口部を得る。エピタキシャル半導体材料をエッチングし、かつ少なくとも層間誘電体層および少なくとも１つのフィン構造よりも選択的な等方性エッチングを第２の開口部に施し、等方性エッチングにより第２の開口部の幅が広げられる。第１の比誘電率を有するコンフォーマルな誘電体層を第２の開口部に設け、その後異方性エッチングを行う。機能ゲート構造を形成して、第１の開口部および第２の開口部の少なくとも一部を埋め、機能ゲート構造は、第２の比誘電率を有するゲート誘電体を有し、第２の比誘電率は第１の比誘電率より大きい。
【０００６】
別の態様では、少なくとも２つのフィン構造、および少なくとも２つのフィン構造上に存在するゲート構造を含む半導体装置を提供する。ゲート構造は、少なくとも２つのフィン構造の側壁と直接接触している少なくとも１つのｈｉｇｈ−ｋゲート誘電体、および少なくとも１つのｈｉｇｈ−ｋゲート誘電体上の少なくとも１つのゲート導体を含む。誘電体スペーサが、第１のフィン構造から隣接するフィン構造まで延在し、少なくとも２つのフィン構造の上面とほぼ同一平面となる上面を有する。誘電体スペーサは、ｈｉｇｈ−ｋゲート誘電体の比誘電率より小さな比誘電率を有する。誘電体スペーサはまた、ゲート構造の少なくとも１つのｈｉｇｈ−ｋゲート誘電体と直接接触していてもよい。エピタキシャル半導体材料は、少なくとも２つのフィン構造と直接接触し、誘電体スペーサによりゲート構造から隔てられている。
【０００７】
なお別の実施形態では、半導体装置の製造方法であって、少なくとも２つのフィン構造上に犠牲半導体材料をエピタキシャルに形成することを含む方法を提供する。犠牲半導体材料は、少なくとも２つのフィン構造の第１のフィン構造の第１の側壁から隣接するフィン構造の第２の側壁まで延在していてもよい。少なくとも２つの各フィン構造のチャネル部分上にリプレースメント・ゲート構造を形成する。犠牲半導体材料は、少なくともリプレースメント・ゲート構造および少なくとも２つのフィン構造よりも選択的に異方性エッチングしてもよく、犠牲半導体材料の残存部分はリプレースメント・ゲート構造の下に存在する。リプレースメント・ゲート構造の側壁および犠牲半導体材料の残存部分上に誘電体スペーサを形成する。リプレースメント・ゲート構造および残存する半導体材料を除去して少なくとも２つの各フィン構造のチャネル部分に開口部を与えることができる。少なくとも２つのフィン構造のチャネル部分の開口部に機能ゲート構造を形成することができる。
【０００８】
別の態様では、基板上の少なくとも２つのフィン構造、および少なくとも２つのフィン構造上に存在する機能ゲート構造を含む半導体装置を提供する。機能ゲート構造は、少なくとも２つのフィン構造の側壁と直接接触している少なくとも１つのゲート誘電体、および少なくとも１つのゲート誘電体上の少なくとも１つのゲート導体を含む。機能ゲート構造の側壁は誘電体表面の上面にほぼ垂直であり、機能ゲート構造の側壁により規定される平面および基板表面の上面により規定される平面は、９０°＋／−５°の角度で交差する。エピタキシャル半導体材料が、少なくとも２つのフィン構造と直接接触している。
【０００９】
別の実施形態では、半導体装置を形成する方法であって、第１の半導体材料からなる少なくとも２つのフィン構造を基板上に形成すること、および少なくとも２つのフィン構造上に第２の半導体材料の犠牲半導体材料をエピタキシャルに形成することを含む方法を提供する。犠牲半導体材料は、少なくとも２つのフィン構造の第１のフィン構造の第１の側壁から隣接するフィン構造の第２の側壁まで延在する。少なくとも２つの各フィン構造のチャネル部分上にリプレースメント・ゲート構造を形成する。犠牲半導体材料は、少なくともリプレースメント・ゲート構造および少なくとも２つのフィン構造よりも選択的に異方性エッチングし、犠牲半導体材料の残存部分はリプレースメント・ゲート構造の下に存在する。次いで少なくとも２つのフィン構造および犠牲半導体材料の残存部分を酸化して、犠牲半導体材料の残存部分上に第１の酸化物、および少なくとも２つのフィン構造上に第２の酸化物を形成する。第１の酸化物の第１の厚さは、第２の酸化物の第２の厚さより大きい。次いで第２の酸化物は除去してもよい。次いで少なくとも１つのフィン構造の露出部分全体に層間誘電体層を形成し、層間誘電体層は、リプレースメント・ゲート構造の上面と同一平面となる上面を有する。リプレースメント・ゲート構造および残存する半導体材料を除去して少なくとも２つの各フィン構造のチャネル部分に開口部を得る。次いで少なくとも２つのフィン構造のチャネル部分の開口部に機能ゲート構造を形成する。
【００１０】
別の態様では、一実施形態において少なくとも２つのフィン構造、および少なくとも２つのフィン構造上に存在するゲート構造を含む半導体装置を提供する。ゲート構造は、少なくとも２つのフィン構造の側壁と直接接触している少なくとも１つのゲート誘電体、および少なくとも１つのゲート誘電体上の少なくとも１つのゲート導体を含む。ゲルマニウムを含む酸化物の誘電体スペーサが、第１のフィン構造から隣接するフィン構造まで延在し、少なくとも２つのフィン構造の上面とほぼ同一平面となる上面を有する。誘電体スペーサは、ゲート構造の少なくとも１つの誘電体と直接接触している。エピタキシャル半導体材料は、少なくとも２つのフィン構造と直接接触し、誘電体スペーサによりゲート構造から隔てられていてもよい。
【００１１】
例示であり、本開示をそれのみに限定することを意図するものではない以下の詳細な説明は、添付図面と照らし合わせると最もよく理解されよう。添付図面では、同様の参照番号は同様の構成要素および構成部分を示す。
【図面の簡単な説明】
【００１２】
【図１】本開示の一実施形態による、基板表面上に存在する４つのフィン構造を上から見た透視図である。
【図２】本開示の一実施形態による、切断線ａ−ａに沿って図１に示したフィン構造を横切る側断面図である。
【図３】図３Ａは、本開示の一実施形態による、図２に示したフィン構造を横切る側断面図であり、基板表面上に存在するフィン構造の側壁上にエピタキシャル半導体材料を形成し、フィン構造がエピタキシャル半導体材料の第２の組成と異なる第１の組成を有することを図示する。図３Ｂは、図３Ａに示したフィン構造の上視図であり、エピタキシャル半導体材料が、隣接するフィン構造の間に存在する。
【図４】図４Ａは、本開示の一実施形態による、フィン構造を（図３Ｂに示した切断線ａ−ａに沿って）横切る側断面図であり、図３Ａに示したフィン構造上にリプレースメント・ゲート・スタックを形成するステップを図示する。図４Ｂは、本開示の一実施形態による、フィン構造の１つを（図３Ｂに示した切断線ｂ−ｂに沿って）通る側断面図であり、図４Ａに示したリプレースメント・ゲート・スタックをパターニングしてリプレースメント・ゲート構造を形成するステップを図示する。図４Ｃは、本開示の一実施形態による、図４Ａに示した構造のエピタキシャル半導体材料を（図３Ｂに示した切断線ｃ−ｃに沿って）通る側断面図である。
【図５】図５Ａは、本開示の一実施形態による、フィン構造の１つを（図３Ｂに示した切断線ｂ−ｂに沿って）通る側断面図であり、図４Ｂに示した構造上に層間誘電体を形成するステップを図示する。図５Ｂは、本開示の一実施形態による、エピタキシャル半導体材料を（図３Ｂに示した切断線ｃ−ｃに沿って）通る側断面図であり、図４Ｃに示した構造上に層間誘電体を形成するステップを図示する。
【図６】図６Ａは、本開示の一実施形態による、フィン構造の１つを（図３Ｂに示した切断線ｂ−ｂに沿って）通る側断面図であり、図５Ａに図示した構造からリプレースメント・ゲート構造を除去して第１の開口部を得るステップを図示する。図６Ｂは、本開示の一実施形態による、エピタキシャル半導体材料を（図３Ｂに示した切断線ｃ−ｃに沿って）通る側断面図であり、図５Ｂに図示した構造からリプレースメント・ゲート構造を除去するステップを図示する。
【図７】本開示の一実施形態による、エピタキシャル半導体材料を（図３Ｂに示した切断線ｃ−ｃに沿って）通る側断面図であり、異方性エッチングにより図６Ｂに図示した構造からエピタキシャル半導体材料の露出部分を除去して、誘電体表面上で終わる第２の開口部を得るステップを図示する。
【図８】図８Ａは、本開示の一実施形態による、フィン構造を（図３Ｂに示した切断線ａ−ａに沿って）横切る側断面図であり、フィン構造の第１の開口部および第２の開口部に機能ゲート構造を形成するステップを図示する。図８Ｂは、本開示の一実施形態による、図８Ａに示した構造フィン構造の１つを（図３Ｂに示した切断線ｂ−ｂに沿って）通る側断面図である。図８Ｃは、本開示の一実施形態による、図８Ａに示した構造のエピタキシャル半導体材料を（図３Ｂに示した切断線ｃ−ｃに沿って）通る側断面図である。
【図９】本開示の別の実施形態による、エピタキシャル半導体材料を（図３Ｂに示した切断線ｃ−ｃに沿って）通る側断面図であり、図７に示した第２の開口部に施される等方性エッチングを図示し、等方性エッチングにより第２の開口部の幅が広げられ、第１の比誘電率を有するコンフォーマルな誘電体層が第２の開口部内に堆積される。
【図１０】本開示の別の実施形態による、エピタキシャル半導体材料を（図３Ｂに示した切断線ｃ−ｃに沿って）通る側断面図であり、機能ゲート構造を形成し、第１の開口部および図９に示した第２の開口部の少なくとも一部を埋めるステップを図示し、機能ゲート構造は、第１のゲート誘電体より大きな第２の比誘電率を有するゲート誘電体を含む。
【図１１】犠牲半導体材料を（図３Ｂに示した切断線ｃ−ｃに沿って）通る側断面図であり、少なくともリプレースメント・ゲート構造およびフィン構造より選択的に、図４Ｃに示した犠牲半導体材を異方性エッチングするステップを含む本開示の別の実施形態を図示し、犠牲半導体材料の残存部分はリプレースメント・ゲート構造の下に存在する。
【図１２】図１２Ａは、本開示の一実施形態による、犠牲半導体材料を（図３Ｂに示した切断線ｃ−ｃに沿って）通る側断面図であり、図１１に示した構造のリプレースメント・ゲート構造、フィン構造および犠牲半導体材料の残存部分の各表面上にコンフォーマルな誘電体層を形成するステップを図示する。図１２Ｂは、本開示の一実施形態による、図１２Ａに示した構造のフィン構造を（図３Ｂに示した切断線ｂ−ｂに沿って）通る側断面図である。
【図１３】図１３Ａは、犠牲半導体材料を（図３Ｂに示した切断線ｃ−ｃに沿って）通る側断面図であり、図１２Ａに示したコンフォーマルな誘電体層を異方性エッチングする一実施形態を図示し、コンフォーマルな誘電体層の第１の残存部分は、リプレースメント・ゲート構造の側壁、フィン構造の側壁および犠牲半導体材料の残存部分の側壁上に存在する。図１３Ｂは、本開示の一実施形態による、図１３Ａに示した構造のフィン構造を（図３Ｂに示した切断線ｂ−ｂに沿って）通る側断面図である。
【図１４】複数のフィン構造の（Ｄ地点から図３Ｂに示したフィン構造の端部に向かって見た）側面透視図であり、フィン構造の側壁上に存在するコンフォーマルな誘電体層の第１の残存部分を除去するステップを図示し、コンフォーマルな誘電体層の第２の残存部分が、リプレースメント・ゲート構造の側壁および犠牲半導体材料の残存部分の側壁上に存在する誘電体スペーサを与える。
【図１５】複数のフィン構造の（ｄ地点から図３Ｂに示したフィン構造の端部に向かって見た）側面透視図であり、第１のフィン構造の第１の側壁から隣接するフィン構造の第２の側壁まで延在するエピタキシャル半導体材料のソースおよびドレイン領域を形成するステップを図示する。
【図１６】図１６Ａは、フィン構造を（図３Ｂに示した切断線ｂ−ｂに沿って）通る側断面図であり、フィン構造の露出部分全体に層間誘電体層を形成し、フィン構造、誘電体表面および層間誘電体層よりも選択的にリプレースメント・ゲート構造および犠牲半導体材料の残存部分を除去する一実施形態を図示する。図１６Ｂは、本開示の一実施形態による、前に犠牲半導体材料が占めていた部分を（図３Ｂに示した切断線ｃ−ｃに沿って）通る、図１６Ａに示した構造の側断面図である。
【図１７】図１７Ａは、フィン構造を（図３Ｂに示した切断線ｂ−ｂに沿って）通る側断面図であり、リプレースメント・ゲート構造を除去して得られる、図１６Ａおよび図１６Ｂに図示した第１および第２の開口部に機能ゲート構造を形成するステップを図示する。図１７Ｂは、本開示の一実施形態による、前に犠牲半導体材料が占めていた部分を（図３Ｂに示した切断線ｃ−ｃに沿って）通る、図１７Ａに示した構造の側断面図である。
【図１８】図１８Ａは、犠牲半導体材料を（図３Ｂに示した切断線ｃ−ｃに沿って）通る側断面図であり、図１１に示した犠牲半導体材料の残存部分を酸化して、フィン構造上に存在する第２の酸化物より大きな厚さを有する第１の酸化物を形成する本開示の別の実施形態を図示する。図１８Ｂは、本開示の一実施形態による、フィン構造の１つを（図３Ｂに示した切断線ｂ−ｂに沿って）通る、図１８Ａに示した構造の側断面図であり、フィン構造上に形成される第２の酸化物を図示する。
【図１９】フィン構造の１つを（図３Ｂに示した切断線ｂ−ｂに沿って）通る側断面図であり、図１８Ｂに示した構造から第２の酸化物を除去するステップを図示する。
【図２０】図２０Ａは、フィン構造の１つを（図３Ｂに示した切断線ｂ−ｂに沿って）通る側断面図であり、第１のフィン構造の第１の側壁から隣接するフィン構造の第２の側壁まで延在するエピタキシャル半導体材料のソースおよびドレイン領域を形成し、図１９に示したフィン構造の露出部分全体に層間誘電体層を形成する一実施形態を図示する。図２０Ｂは、図２０Ａに図示した構造の犠牲半導体材料を（図３Ｂに示した切断線ｃ−ｃに沿って）通る側断面図である。
【図２１】図２１Ａは、フィン構造を（図３Ｂに示した切断線ｂ−ｂに沿って）通る側断面図であり、図２０ａおよび図２０ｂに図示したリプレースメント・ゲート構造および犠牲半導体材料の残存部分を除去し、機能ゲート構造を形成する一実施形態を図示する。図２１Ｂは、前に犠牲半導体材料が占めていた部分を（図３Ｂに示した切断線ｃ−ｃに沿って）通る、図２１Ａに図示した構造の側断面図である。
【発明を実施するための形態】
【００１３】
本開示の方法および構造の詳細な実施形態について本明細書に記載する。しかしながら、開示される実施形態は、様々な形態で実施することができる本開示の方法および構造の例証に過ぎないことが理解されよう。さらに、本開示の種々の実施形態と共に記載される各例も、例示であり、限定するものではないことを意図している。本明細書において「一実施形態」、「例示的実施形態」等という場合、記載された実施形態は、特定の特徴、構造または特性を含んでもよいが、すべての実施形態がその特定の特徴、構造または特性を必ずしも含まなくてもよいことを示す。
【００１４】
さらに、図面は必ずしも縮尺通りであるとは限らず、特定の要素の詳細を示すため一部の特徴を誇張している場合がある。したがって、本明細書に開示された特定の構造および機能の詳細は限定的なものとしてではなく、当業者に本開示の方法および構造を様々に利用するように教示する代表的な根拠として解釈すべきである。以下の記載において、「上方（ｕｐｐｅｒ）」、「下方（ｌｏｗｅｒ）」、「上部（ｔｏｐ）」、「底部（ｂｏｔｔｏｍ）」、およびこれらの派生語は、図面中の方向の本開示の構造に関するものとする。「を覆う」または「上に配置する」とは、第１の構成要素、たとえば第１の構造が第２の構成要素、たとえば第２の構造上に存在し、介在する構成要素、たとえば界面構造、たとえば、界面層が第１の構成要素と第２の構成要素との間に存在してもよいことを意味する。「直接接触」という用語は、第１の構成要素、たとえば第１の構造および第２の構成要素、たとえば第２の構造が２つの構成要素の界面に中間の導電層、絶縁層または半導体層がまったく存在せずに結合していることを意味する。
【００１５】
本明細書に開示された方法および構造は、三次元半導体装置、たとえばｆｉｎＦＥＴ半導体装置およびトライゲート半導体装置に関する。ＦｉｎＦＥＴおよびトライゲート半導体装置は典型的には、３つの端子、すなわち、機能ゲート構造、ソース領域およびドレイン領域を有する。この機能ゲート構造が、出力電流、すなわち、チャネル領域におけるキャリアの流れを制御する。チャネル領域は、トランジスタのソース領域とドレイン領域との間の領域であり、トランジスタがオンになると導電性になる。典型的には、ｆｉｎＦＥＴにおける機能ゲート構造は、半導体装置のチャネル領域を与えるフィン構造の側壁と直接接触している。フィン構造は、その幅より大きな高さを有する半導体材料の島である。トライゲート半導体装置は、ｆｉｎＦＥＴ半導体装置と類似している。トライゲート半導体装置は、トライゲート半導体装置の機能ゲート構造がチャネル領域を含むフィン構造の上面および側壁表面と直接接触しているため、ｆｉｎＦＥＴ半導体装置と異なる。ｆｉｎＦＥＴ半導体装置では、フィン構造の上にある誘電体フィン・キャップが、機能ゲート構造とチャネルを含むフィン構造の上面との直接接触を遮る。
【００１６】
ＦｉｎＦＥＴおよびトライゲート半導体装置は、半導体装置のスケーリングの向上に好適であり得るが、ＦｉｎＦＥＴ半導体装置およびトライゲート半導体装置の３Ｄ幾何形状は、いくつかの集積化の課題を生じさせる。たとえば、これらの装置の表面形状の相違から、装置の上部および底部で同じゲート長を持つ直線状のゲート導体を規定することが困難であることが確認されている。さらに、ｆｉｎＦＥＴおよびトライゲート半導体装置に機能ゲート構造を形成するリプレースメント・ゲート法では、別の課題が生じる。たとえば、場合によっては、フィン構造間のスペースからリプレースメント・ゲート構造の要素を除去しにくい場合があり、ソースおよびドレイン領域にエピタキシャル半導体材料を形成してフィン構造を融合することが困難である場合がある。
【００１７】
前述の問題は、フィン構造と基板、たとえば、フィン構造が形成される誘電体表面との上面間の表面形状の相違に起因することが発見されている。いくつかの実施形態では、本開示の方法および構造は、リプレースメント・ゲート構造を形成する前にフィン構造の間に犠牲的であってもよいエピタキシャル半導体材料を形成することで前述の問題を解決する。エピタキシャル半導体材料は、フィン構造の上面とほぼ同一平面となる上面を有する。したがって、その後のリプレースメント・ゲート・プロセスにおいて、ほぼ平面な表面、すなわち、表面形状のばらつきを最小限に抑えた表面が得られる。
【００１８】
図１〜図８Ｃは、誘電体表面４上に存在する少なくとも１つのフィン構造５の側壁Ｓ１上にエピタキシャル半導体材料１０を形成することを含み、少なくとも１つのフィン構造５はエピタキシャル半導体材料１０の第２の組成と異なる第１の組成を有する、半導体装置の製造方法の一実施形態を図示する。次いで少なくとも１つのフィン構造５のチャネル部分上にリプレースメント・ゲート構造１５を形成する。次いで少なくとも１つのフィン構造５の露出部分全体に層間誘電体層を形成し、層間誘電体層２０は、リプレースメント・ゲート構造１５の上面と同一平面となる上面を有する。次いで少なくとも該少なくとも１つのフィン構造５およびエピタキシャル半導体材料１０よりも選択的にエッチングしてリプレースメント・ゲート構造１５を除去し、リプレースメント・ゲート構造１５の除去により少なくとも１つのフィン構造５に第１の開口部２５を得る。エピタキシャル半導体材料１０の露出部分を異方性エッチングにより除去して、誘電体表面４上で終わる第２の開口部３０を得る。次いで機能ゲート構造３５を形成して、第１の開口部２５および第２の開口部３０の少なくとも一部を埋める。次に、この方法に関する詳細についてより詳細に記載する。
【００１９】
図１および図２は、基板表面４上に少なくとも１つのフィン構造５を形成する一実施形態を示す。図１および図２に示した実施形態では、少なくとも１つのフィン構造５が形成される基板表面４は、半導体オン・インシュレータ（ＳＯＩ）基板の埋め込まれた誘電体層により与えられてもよい誘電体表面である。いくつかの実施形態では、基板表面４は、誘電体材料である必要はない。たとえば、バルク半導体基板を利用するいくつかの実施形態では、基板表面４は、半導体材料、たとえばシリコンからなってもよい。以下、基板表面４は、付属の図面に示した実施形態と一致させるため誘電体表面４という。
【００２０】
具体的には、図１は、誘電体表面４上に存在する４つのフィン構造５（以下、フィン構造５という）の上から見た透視図であり、切断線ａ−ａがフィン構造５を横切り、切断線ｂ−ｂがフィン構造５の１つを通る。「フィン構造を横切る」という用語は、本開示を通じて図１の切断線ａ−ａに対応する。「フィン構造を通る」という用語は、本開示を通じて図１の切断線ｂ−ｂに対応する。図２は、少なくとも１つのフィン構造５を横断する、すなわち、図１に示した切断線ａ−ａを横断する側断面図であり、各フィンが誘電体表面上に形成されている。これらのフィンは、半導体オン・インシュレータ（ＳＯＩ）基板上に半導体層をパターニングし、エッチングすることにより形成することができる。あるいは、フィン構造がバルク半導体基板上に形成される実施形態（付属の図面には示さず）では、フィン構造の間に形成される誘電体材料の領域により、隣接するフィン構造を互いに隔てることができる。
【００２１】
図２を参照すると、フィン構造５、およびフィン構造５が存在する誘電体表面４は、半導体オン・インシュレータ（ＳＯＩ）基板１から形成することができる。ＳＯＩ基板１は、埋め込まれた誘電体層により電気的に互いに分離されているベース半導体層２および上部半導体層（同義でＳＯＩ層ともいう）を含んでもよい。一実施形態では、ＳＯＩ基板１をパターニングおよびエッチングして図２に示した初期構造を得てもよく、ＳＯＩ層はフィン構造５を与え、埋め込まれた誘電体層は誘電体表面４を与える。
【００２２】
ＳＯＩ層およびベース半導体層２は、Ｓｉ化合物半導体、Ｇｅ化合物半導体、ＳｉＧｅ化合物半導体、ＧａＡｓ化合物半導体、ＩｎＡｓ化合物半導体、ＩｎＰ化合物半導体、ＳｉＣＧｅ化合物半導体、ＳｉＣ化合物半導体のほか、ＩＩＩ／ＶまたはＩＩ／ＶＩ化合物半導体およびこれらの合金の少なくとも１つを含んでもよい。ＳＯＩ層およびベース半導体層２は、同一材料を含んでいても、あるいは異なる材料を含んでもよい。一例では、ＳＯＩ層は単結晶である。ＳＯＩ層とベース半導体層２とを隔てる埋め込まれた誘電体材料は、結晶性もしくは非結晶性酸化物でも、窒化物でも、酸窒化物でも、あるいは他の任意の好適な絶縁材料でもよい。埋め込まれた誘電体層は、誘電体材料の単相または誘電体材料の多層を含んでもよい。埋め込まれた誘電体層は５ｎｍ〜５００ｎｍの範囲の厚さであってもよい。
【００２３】
ＳＯＩ基板１からフィン構造５を得るには、フォトリソグラフィおよびエッチング・プロセス・シーケンスを利用してもよい。具体的には一例において、フォトレジスト・マスクを形成し、ＳＯＩ基板１のＳＯＩ層を覆い、フォトレジスト・マスクの下にあるＳＯＩ層の部分は半導体本体６を与え、フォトレジスト・マスクで保護されていないＳＯＩ層の部分を選択的エッチング・プロセスにより除去する。フォトレジスト・マスクを設けるには、最初にフォトレジスト層をＳＯＩ層の上に配置する。フォトレジスト層は、たとえば、スピン・オン・コーティングを利用して形成されるフォトレジスト材料のブランケット層により得てもよい。次いでフォトレジスト材料をパターン照射で露光し、露光されたフォトレジスト材料をレジスト現像液により現像することを含み得るリソグラフィ・プロセスにより、フォトレジスト材料のブランケット層をパターニングしてフォトレジスト・マスクを得る。フォトレジスト・マスクの形成後、エッチング・プロセスにおいてＳＯＩ層の保護されていない部分を、下にある埋め込まれた誘電体層よりも選択的に除去することができる。たとえば、フォトレジストにより得られたパターンのＳＯＩ層への転写は、異方性エッチングを含んでもよい。異方性エッチング・プロセスは、エッチング対象の表面に垂直方向のエッチング速度が、エッチング対象の表面に平行な方向の場合より大きい材料除去プロセスである。異方性エッチングは、反応性イオン・エッチング（ＲＩＥ：ｒｅａｃｔｉｖｅ−ｉｏｎ  ｅｔｃｈｉｎｇ）を含んでもよい。本発明のこの時点で使用してもよい異方性エッチングの他の例として、イオン・ビーム・エッチング、プラズマ・エッチングまたはレーザ・アブレーションが挙げられる。
【００２４】
一実施形態では、フォトレジスト・マスクの形成の前にＳＯＩ層上にハード・マスク誘電体層を堆積させてもよい。ハード・マスク誘電体層は、窒化物または酸化物からなっていてもよく、フィン誘電体キャップ６という場合がある。このハード・マスク誘電体層および２段階異方性エッチングを利用して、フォトレジスト・マスクのパターンをＳＯＩ層に転写してフィン構造５を得ることができる。さらに詳しくは、フォトレジスト・マスクの形成後、２段階異方性エッチングを行ってもよく、第１の選択的エッチングによりハード・マスク誘電体層の露出部分は除去されるが、フォトレジスト・マスクの真下にあるハード・マスク誘電体層部分はフォトレジスト・マスクにより保護されており、フィン構造５ごとに誘電体フィン・キャップ６が得られる。保護されたハード・マスク誘電体層の残存部分の真下にあるＳＯＩ層は、その後に形成される装置のフィン構造５を与える。第１段階の異方性エッチングは、フォトレジスト・マスクから露出したハード・マスク誘電体層部分が除去されてＳＯＩ層が露出するまで継続してもよい。２段階異方性エッチングの第２段階では、埋め込まれた絶縁層、すなわち、誘電体表面４よりも選択的にＳＯＩ層の材料を除去するエッチング化学により、ＳＯＩ層の露出した部分が除去される。エッチング・プロセスの第２段階において、ハード・マスク誘電体層の残存部分はエッチング・マスクとして働き、その下にあるＳＯＩ層部分を保護してＳＯＩ層にフィン構造５を与える。異方性エッチングの第２段階において、ＳＯＩ層の露出した部分は除去される。一例では、フィン構造５は各々シリコン（Ｓｉ）からなり、各フィン構造５の上にある誘電体フィン・キャップ６は窒化ケイ素または酸化ケイ素からなる。
【００２５】
フィン構造５は各々５ｎｍ〜２００ｎｍの範囲の高さＨ１を有してもよい。一実施形態では、フィン構造５は各々１０ｎｍ〜１００ｎｍの範囲の高さＨ１を有してもよい。別の実施形態では、フィン構造５は各々１５ｎｍ〜５０ｎｍの範囲の高さＨ１を有してもよい。フィン構造５は各々５ｎｍ〜５０ｎｍの範囲の幅Ｗ１を有してもよい。別の実施形態では、フィン構造５は各々８ｎｍ〜２０ｎｍの範囲の幅Ｗ１を有してもよい。隣接するフィン構造５は２０ｎｍ〜１００ｎｍの範囲のピッチＰ１で離れていてもよい。一実施形態では、隣接するフィン構造５は３０ｎｍ〜５０ｎｍの範囲のピッチＰ１で離れていてもよい。
【００２６】
図２に示した初期構造はＳＯＩ基板から形成されたように記載されているが、バルク半導体基板を利用する、本開示の実施形態も意図している点に留意されたい。図２は４つのフィン構造５を図示しているが、誘電体表面４に存在するフィン構造５は任意の数でもよく、本開示はこの実施形態のみに限定されるものではない点にも留意されたい。
【００２７】
図３Ａは、各フィン構造５の側壁Ｓ１にエピタキシャル半導体材料１０が形成される一実施形態を図示する。図３Ａは、フィン構造５を横切る側断面図である。「エピタキシャル」と呼ばれる半導体材料は、エピタキシャル成長もしくはエピタキシャル堆積またはその両方により形成される半導体材料である。「エピタキシャル成長もしくはエピタキシャル堆積またはその両方」および「エピタキシャルに形成されたもしくはエピタキシャルに成長したまたはその両方」という用語は、ある半導体材料の堆積表面上に別の半導体材料が成長することを意味し、成長する半導体材料が堆積表面の半導体材料と同じ結晶特性を有する。エピタキシャル堆積プロセスでは、原料ガスにより得られる化学反応物が制御され、この系のパラメータは、堆積する原子が表面上を動き回るのに十分なエネルギを有して半導体基板の堆積表面に達し、堆積表面の原子の結晶配列に配向するように設定される。したがって、エピタキシャル半導体材料は、それが形成される堆積表面と同じ結晶特性を有する。たとえば、｛１００｝結晶表面上に堆積するエピタキシャル半導体材料は｛１００｝配向をとる。いくつかの実施形態では、エピタキシャル成長プロセスもしくはエピタキシャル堆積プロセスまたはその両方のプロセスは半導体表面上の形成に選択的であり、誘電体表面上、たとえば酸化ケイ素表面または窒化ケイ素表面上の材料に堆積しない。
【００２８】
フィン構造５は典型的には、エピタキシャル半導体材料１０の第２の組成と異なる第１の組成を有する半導体材料からなる。エピタキシャル半導体材料１０の第２の組成は典型的には、フィン構造５とエピタキシャル半導体材料１０との間で選択的エッチングができるように選択される。本明細書で使用する場合、材料除去プロセスに関する「選択的」という用語は、第１の材料の材料除去率が、材料除去プロセスに供される構造の少なくとももう１つの材料除去率より大きいことを意味する。たとえば、一実施形態では、選択的エッチングは、第２の材料よりも１０：１以上の比率で選択的に第１の材料を除去するエッチング化学を含んでもよい。一実施形態では、エピタキシャル半導体材料１０の第２の組成がゲルマニウムを含む半導体である場合、フィン構造５の第１の組成は、ゲルマニウムを含まずにシリコンを含む半導体である。たとえば、エピタキシャル半導体材料１０を与えるゲルマニウムを含む半導体は、シリコンゲルマニウム（ＳｉＧｅ）でもあるいはゲルマニウム（Ｇｅ）でもよく、フィン構造を与えるシリコンを含む半導体はシリコン（Ｓｉ）である。一実施形態では、エピタキシャル半導体材料１０は、１つのフィン構造５の側壁Ｓ１から隣接するフィン構造５の側壁Ｓ１まで延在しており、融合エピタキシャル半導体材料という場合がある。
【００２９】
一実施形態では、エピタキシャル半導体材料１０はゲルマニウム（Ｇｅ）からなってもよい。エピタキシャルなゲルマニウムの堆積には、いくつかの異なる原料を使用してもよい。いくつかの実施形態では、エピタキシャル成長のためのゲルマニウムを含むガス原料として、ゲルマン（ＧｅＨ４）、ジゲルマン（Ｇｅ２Ｈ６）、ハロゲルマン、ジクロロゲルマン、トリクロロゲルマン、テトラクロロゲルマンおよびこれらの組み合わせが挙げられる。
【００３０】
なお別の実施形態では、エピタキシャル半導体材料１０はゲルマニウムを含む材料、たとえばシリコンゲルマニウム（ＳｉＧｅ）からなる。エピタキシャルなシリコンゲルマニウムの堆積には、いくつかの異なる原料を使用してもよい。いくつかの実施形態では、エピタキシャルなＳｉＧｅの堆積のためのガス原料は、シリコンを含むガス原料とゲルマニウムを含むガス原料との混合物を含んでもよい。たとえば、シリコンゲルマニウムのエピタキシャル層は、シラン、ジシラン、トリシラン、テトラシラン、ヘキサクロロジシラン、テトラクロロシラン、ジクロロシラン、トリクロロシラン、メチルシラン、ジメチルシラン、エチルシラン、メチルジシラン、ジメチルジシラン、ヘキサメチルジシランおよびこれらの組み合わせからなる群から選択されるシリコンガス原料と、ゲルマン、ジゲルマン、ハロゲルマン、ジクロロゲルマン、トリクロロゲルマン、テトラクロロゲルマンおよびこれらの組み合わせからなる群から選択されるゲルマニウムガス原料との組み合わせから堆積させてもよい。シリコンゲルマニウムのエピタキシャル層のゲルマニウム含有量は、原子量％で５％〜９０％の範囲であってもよい。別の実施形態では、シリコンゲルマニウムのエピタキシャル層のゲルマニウム含有量は、１０％〜４０％の範囲であってもよい。
【００３１】
エピタキシャル半導体材料１０を形成するエピタキシャル堆積プロセスの温度は典型的には、５５０℃〜９００℃の範囲である。典型的には温度を高くすると堆積が速くなるが、堆積が速くなると結晶欠陥および膜クラックが生じることがある。
【００３２】
いくつかの実施形態では、エピタキシャル半導体材料１０は、その後形成される半導体装置のソース領域およびドレイン領域を与える。本明細書で使用する場合、「ソース」という用語は、多数キャリアがチャネルに流れる半導体装置のドープ領域である。本明細書で使用する場合、「ドレイン」という用語は、チャネルの端部に位置する半導体装置のドープ領域を意味し、キャリアはドレインを介してトランジスタから流れ出る。典型的にはソース領域およびドレイン領域の導電性が半導体装置の導電型を決定する。いくつかの実施形態では、エピタキシャル半導体材料１０はｉｎ−ｓｉｔｕドーピング法によりｎ型ドーパントでドープしても、あるいはｐ型ドーパントでドープしてもよい。「ｉｎ−ｓｉｔｕ」とは、エピタキシャル半導体材料１０の導電型を決定するドーパントをプロセス・ステップ中に、たとえば、エピタキシャル半導体材料を形成するエピタキシャル堆積中に導入することを意味する。本明細書で使用する場合、「ｐ型」とは、真性半導体に不純物を加えると、価電子が欠落することをいう。シリコン、ゲルマニウムまたはシリコンゲルマニウムなどＩＶ型半導体（元素周期表のＩＶ族の元素）におけるｐ型ドーパント、すなわち、不純物の例として、ホウ素、アルミニウム、ガリウムおよびインジウムがあるが、これに限定されるものではない。本明細書で使用する場合、「ｎ型」とは、不純物を加えると真性半導体に自由電子が生じることをいう。シリコン、ゲルマニウムまたはシリコンゲルマニウムなどＩＶ型半導体におけるｎ型ドーパント、すなわち、不純物の例として、アンチモン、砒素およびリンがあるが、これに限定されるものではない。あるいは、エピタキシャル半導体材料１０の導電型を与えるドーパントは、半導体装置を形成する方法の後の段階においてイオン注入により導入してもよい。
【００３３】
一実施形態では、エピタキシャル半導体材料１０は１０ｎｍ〜１００ｎｍの範囲の幅Ｗ２を有する。別の実施形態では、エピタキシャル半導体材料１０の幅Ｗ２は２０ｎｍ〜４０ｎｍの範囲である。いくつかの実施形態では、エピタキシャル半導体材料１０の幅Ｗ２は、エピタキシャル半導体材料１０が第１のフィン構造５の側壁から隣接するフィン構造５の側壁まで延在するように選択される。
【００３４】
図３Ｂは図３Ａに示したフィン構造５の上視図であり、切断線ｃ−ｃはエピタキシャル半導体材料１０を通り、「ｄ」地点から延びる矢印は、フィン構造５を側面から見た透視図を示す。「エピタキシャル半導体材料を通る」という用語は、本開示を通じて図３Ｂの切断線ｃ−ｃに対応することを意図している。「フィン構造を側面から見た」という用語は、本開示を通じて「ｄ」地点から矢印で示した方向のフィン構造の透視図に対応することを意図している。
【００３５】
図４Ａはフィン構造５を横切る側断面図であり、誘電体フィン・キャップ６が除去され、フィン構造５上にリプレースメント・ゲート・スタック１４が形成されるステップを図示する。誘電体フィン・キャップ６は、選択的エッチング・プロセスにより除去することができる。一実施形態では、誘電体フィン・キャップ６は、フィン構造５、エピタキシャル半導体材料１０および誘電体表面４よりも選択的にエッチングすることにより除去される。誘電体フィン・キャップ６を除去するエッチング・プロセスは、異方性エッチング、たとえば反応性イオン・エッチング（ＲＩＥ）でも、あるいは等方性エッチング、たとえば湿式化学エッチングでもよい。一実施形態では、誘電体フィン・キャップ６の除去後、フィン構造５の上面は、エピタキシャル半導体材料１０の上面から０ｎｍ〜２０ｎｍの範囲の寸法だけ上下にずれている。別の実施形態では、フィン構造５の上面は、エピタキシャル半導体材料１０の上面から２ｎｍ〜１０ｎｍの範囲の寸法だけ上下にずれている。なお別の実施形態では、フィン構造５の上面は、エピタキシャル半導体材料１０の上面から３ｎｍ〜５ｎｍの範囲の寸法だけ上下にずれている。いくつかの実施形態では、誘電体フィン・キャップ６を除去してトライゲート半導体装置を得、いくつかの実施形態では誘電体フィン・キャップ６を除去せず、最終の装置構造に残してｆｉｎＦＥＴ半導体装置を得る。
【００３６】
図４Ａを参照すると、一実施形態では、リプレースメント・ゲート・スタック１４は犠牲ゲート誘電体層１１、犠牲ゲート導体層１２および犠牲ゲート誘電体キャップ１３を含んでもよい。犠牲ゲート誘電体層１１は、任意の誘電体材料、たとえば酸化物材料、窒化物材料または酸窒化物材料からなってもよい。一実施形態では犠牲ゲート誘電体層１１の組成は、犠牲ゲート誘電体が、その下にあるフィン構造５よりも選択的にエッチングにより除去されるように選択される。犠牲ゲート誘電体層１１は、堆積プロセス、たとえば化学気相堆積（ＣＶＤ）を用いて形成することができる。犠牲ゲート誘電体層１１はまた、蒸着法、化学溶液堆積法、スピン・オン堆積法および物理気相堆積（ＰＶＤ）法を用いて堆積させてもよいし、あるいは熱成長法を用いて形成してもよい。犠牲ゲート導体層１２は、半導体を含む材料、たとえばシリコンを含む材料、たとえば、多結晶シリコン、単結晶シリコン、多結晶シリコンおよびシリコンゲルマニウムからなってもよい。犠牲ゲート導体層１２は、堆積プロセス、たとえばＣＶＤ法、蒸着法、化学溶液堆積法、スピン・オン堆積法およびＰＶＤ法を用いて形成することができる。犠牲ゲート誘電体キャップ１３は、酸化物、窒化物または酸窒化物からなってもよく、化学気相堆積（ＣＶＤ）法、物理気相堆積（ＰＶＤ）法、熱成長法またはこれらの組み合わせを用いて形成することができる。
【００３７】
図４Ｂ〜図４Ｃは、リプレースメント・ゲート・スタック１４をパターニングしてフィン構造５のチャネル部分上にリプレースメント・ゲート構造１５を得る一実施形態を図示する。図４Ｂは、フィン構造を通る側断面図であり、図４Ｃは、エピタキシャル半導体材料を通る側断面図である。リプレースメント・ゲート構造１５は、半導体装置を「オン」状態から「オフ」状態、およびその逆に切り換える働きをする、後で形成される機能ゲート構造の幾何形状を規定する犠牲材料を含む。
【００３８】
一実施形態では、フォトリソグラフィ・プロセスおよびエッチング・プロセスを用いて、図４Ａに示したリプレースメント・ゲート・スタック１４のパターニングおよびエッチングを行い、図４Ｂおよび図４Ｃに図示したリプレースメント・ゲート構造１５を得てもよい。一実施形態では、エッチング対象の表面にフォトレジストを塗布し、フォトレジストをパターン照射で露光し、次いでレジスト現像液を用いてフォトレジストにパターンを現像してパターンを形成する。フォトレジストのパターニングが終了したら、フォトレジストで被覆された部分は保護されているのに対し、露出領域は、保護されていない領域を除去する選択的エッチング・プロセスにより除去される。一実施形態では、エッチング・プロセスにおいて、フィン構造５およびエピタキシャル半導体材料１０よりも選択的であるエッチング化学でリプレースメント・ゲート・スタック１４の露出部分を除去する。一実施形態では、リプレースメント・ゲート構造１５を形成するエッチング・プロセスは、異方性エッチングである。異方性エッチングは、反応性イオン・エッチング（ＲＩＥ）を含んでもよい。使用してもよい異方性エッチングの他の例として、イオン・ビーム・エッチング、プラズマ・エッチングまたはレーザ・アブレーションが挙げられる。リプレースメント・ゲート構造１５を与えるリプレースメント・ゲート・スタックの残存部分は、フィン構造５チャネル部分上に存在する。
【００３９】
図５Ａおよび図５Ｂは、リプレースメント・ゲート構造１５、エピタキシャル半導体材料１０およびフィン構造５上に層間誘電体２０を形成し、層間誘電体２０の上面がリプレースメント・ゲート構造１５の上面と同一平面となるように層間誘電体２０を平坦化する一実施形態を図示する。層間誘電体２０は、シリコンを含む材料、たとえばＳｉＯ２化合物、Ｓｉ３Ｎ４化合物、ＳｉＯｘＮｙ化合物、ＳｉＣ化合物、ＳｉＣＯ化合物、ＳｉＣＯＨ化合物およびＳｉＣＨ化合物；Ｓｉの一部または全部がＧｅで置き換えられた上記のシリコンを含む材料；カーボン・ドープト・オキサイド；無機酸化物；無機ポリマー；ハイブリッド・ポリマー；有機ポリマー、たとえばポリアミドまたはＳｉＬＫ（商標）；炭素を含む他の材料；有機無機材料、たとえばスピン・オン・グラスおよびシルセスキオキサン系材料；およびダイヤモンド・ライク・カーボン（ＤＬＣ）、水素化アモルファス・カーボン（α−Ｃ：Ｈ）、またはシリコンボロンニトリド（ＳｉＢＮ）からなる群から選択することができる。層間誘電体層２０は、溶液からのスピン、溶液からのスプレ、化学気相堆積（ＣＶＤ）、プラズマ励起ＣＶＤ（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）、スパッタ堆積、反応性スパッタ堆積、イオン・ビーム堆積および蒸着の少なくとも１つを用いて堆積してもよい。層間誘電体層２０の誘電体材料の堆積後、平坦化プロセスを行い、層間誘電体層２０の上面がリプレースメント・ゲート構造１５の上面と同一平面となる平面上面を得る。層間誘電体層２０の平坦化は、化学機械的研磨（ＣＭＰ）により得ることができる。
【００４０】
図６Ａおよび図６Ｂは、リプレースメント・ゲート構造１５を除去してフィン構造５に第１の開口部２５を得る一実施形態を図示する。図６Ａはフィン構造５を通る側断面図であり、図６Ｂはエピタキシャル半導体材料１０を通る側断面図である。一実施形態では、リプレースメント・ゲート構造１５は、エッチング・プロセスを用いて除去してもよい。リプレースメント・ゲート構造１５を除去するエッチング・プロセスは、選択的エッチングであってもよい。リプレースメント・ゲート構造１５は、ウェットまたはドライ・エッチング・プロセスを用いて除去してもよい。一実施形態では、リプレースメント・ゲート構造１５は反応性イオン・エッチング（ＲＩＥ）により除去する。一例では、リプレースメント・ゲート構造１５を除去するエッチング・ステップは、フィン構造５、エピタキシャル半導体材料１０および層間誘電体層２０よりも選択的にリプレースメント・ゲート構造１５を除去するエッチング化学を含んでもよい。
【００４１】
図７は、エピタキシャル半導体材料１０を通る側断面図であり、異方性エッチングにより図６Ｂに図示した構造からエピタキシャル半導体材料１０の露出部分を除去して、誘電体表面４上で終わる第２の開口部３０を得るステップを図示する。エピタキシャル半導体材料１０の露出部分を除去するための異方性エッチングは、反応性イオン・エッチング（ＲＩＥ）であってもよい。エピタキシャル半導体材料１０の露出部分を除去するのに好適な他の異方性エッチング・プロセスとして、イオン・ビーム・エッチング、プラズマ・エッチングまたはレーザ・アブレーションが挙げられる。一実施形態では、エピタキシャル半導体材料１０を除去するためのエッチング・プロセスにおいて層間誘電体層２０およびフィン構造５よりも選択的にエピタキシャル半導体材料１０の材料が除去され、エッチング・プロセスは誘電体表面４上で終わる。
【００４２】
図８Ａ〜図８Ｃは、フィン構造５に第１の開口部および第２の開口部に機能ゲート構造を形成する一実施形態を図示する。図８Ａはフィン構造５を横切る側断面図であり、図８Ｂは少なくとも１つのフィン構造５を通る側断面図であり、図８Ｃはエピタキシャル半導体材料１０を通る側断面図である。機能ゲート構造３５は、少なくとも１つのゲート誘電体３６および少なくとも１つのゲート導体３７を含む。機能ゲート構造３５の少なくとも１つのゲート誘電体３６は、酸化物、窒化物および酸窒化物など任意の誘電体材料からなってもよい。一実施形態では、少なくとも１つのゲート誘電体３６は、ｈｉｇｈ−ｋ誘電体材料により得てもよい。「ｈｉｇｈ−ｋ」という用語は、少なくとも１つのゲート誘電体３６の材料が室温（２０℃〜２５℃）、大気圧（１ａｔｍ）で酸化ケイ素（ＳｉＯ２）より大きい比誘電率を有する誘電体材料であることを説明するのに使用される。たとえば、ｈｉｇｈ−ｋ誘電体材料は、４．０より高い比誘電率を有してもよい。別の例では、ｈｉｇｈ−ｋゲート誘電体材料は７．０より大きい比誘電率を有する。さらに別の例では、ｈｉｇｈ−ｋ誘電体材料の比誘電率は１０．０より大きくてもよい。一実施形態では、少なくとも１つのゲート誘電体３６は、ｈｉｇｈ−ｋ酸化物、たとえば、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、Ｌａ２Ｏ３、ＳｒＴｉＯ３、ＬａＡｌＯ３、Ｙ２Ｏ３およびこれらの混合物からなる。少なくとも１つのゲート誘電体３６のｈｉｇｈ−ｋ誘電体材料の他の例として、ハフニウムシリケート、酸窒化ハフニウムシリコンまたはこれらの組み合わせが挙げられる。一実施形態では、少なくとも１つのゲート誘電体３６は化学気相堆積（ＣＶＤ）により堆積させてもよい。少なくとも１つのゲート誘電体３６の堆積に好適なＣＶＤプロセスの変種には、ＡＰＣＶＤ、ＬＰＣＶＤ、ＰＥＣＶＤ、ＭＯＣＶＤ、ＡＬＤおよびこれらの組み合わせがあるが、これに限定されるものではない。
【００４３】
一実施形態では、少なくとも１つのゲート誘電体３６はコンフォーマルな堆積法を用いて堆積させてもよい。「コンフォーマルな層」という用語は、層の厚さの平均値が上下２０％以内に収まる厚さを有する層を表す。少なくとも１つのゲート誘電体３６は、フィン構造５のチャネル部分上に堆積させてもよい。少なくとも１つのゲート誘電体３６はまた、層間誘電体２０により規定される第１の開口部の側壁および第２の開口部の側壁上に形成される。一実施形態では、少なくとも１つのゲート誘電体３６の厚さは０．８ｎｍより厚い。より典型的には、少なくとも１つのゲート誘電体３６は、約１．０ｎｍ〜約６．０ｎｍの範囲の厚さを有する。
【００４４】
少なくとも１つのゲート導体３７は、少なくとも１つのゲート誘電体３６上に形成される。少なくとも１つのゲート導体３７は、ＣＶＤ、プラズマ・アシストＣＶＤ、メッキもしくはスパッタリングまたはそれらすべての堆積プロセス、その後の平坦化により形成することができる。一実施形態では、少なくとも１つのゲート導体３７は、金属またはドープ半導体からなる。少なくとも１つのゲート導体３７に利用してもよい金属の例として、以下に限定されるものではないが、Ｗ、Ｎｉ、Ｔｉ、Ｍｏ、Ｔａ、Ｃｕ、Ｐｔ、Ａｇ、Ａｕ、Ｒｕ、Ｉｒ、ＲｈおよびＲｅ、Ａｌ、スズ、ＷＮ、ＴａＮ、ＴｉＡｌＮ、ＴａＡｌＮならびにこれらの合金を挙げることができる。少なくとも１つのゲート導体３７に好適なドープ半導体の１つの例として、ドープト・ポリシリコンがある。
【００４５】
図８Ｃを参照すると、一実施形態では、機能ゲート構造３５の側壁Ｓ２は誘電体表面４の上面にほぼ垂直であり、機能ゲート構造３５の側壁Ｓ２で規定される平面および誘電体表面４の上面により規定される平面は、９０°＋／−１０°の角度α１で交差する。別の実施形態では、機能ゲート構造３５の側壁Ｓ２で規定される平面および誘電体表面４の上面により規定される平面は、９０°＋／−５°の角度α２で交差する。なお別の実施形態では、機能ゲート構造３５の側壁Ｓ２で規定される平面および誘電体表面４の上面により規定される平面は、９０°の角度α２で交差する。
【００４６】
半導体装置のソース領域およびドレイン領域を得るため機能ゲート構造３５を形成する前にエピタキシャル半導体材料１０をドープしていない、いくつかの実施形態では、層間誘電体層２０の少なくとも一部を除去してエピタキシャル半導体材料１０の残存部分を露出させてもよい。エピタキシャル半導体材料１０の残存部分が露出したら、ｎ型またはｐ型ドーパントをイオン注入によりエピタキシャル半導体材料に注入して半導体装置のソース領域およびドレイン領域を得ることができる。
【００４７】
いくつかの実施形態では、誘電体フィン・キャップ６がフィン構造５から除去されている、図１〜図８Ｃを参照して記載した方法において、少なくとも１つの機能ゲート誘電体３６は、各フィン構造５の側壁および上面と直接接触しており、この方法により形成される半導体装置は、トライゲート半導体装置である。他の実施形態では、誘電体フィン・キャップ６がフィン構造５の上面から除去されていない、図１〜図８Ｃを参照して記載した方法において、機能ゲート誘電体３６は、各フィン構造５の側壁と直接接触し、誘電体フィン・キャップ６により各フィン構造５の上面から隔てられており、この半導体装置はｆｉｎＦＥＴ半導体装置である。
【００４８】
本開示の別の実施形態では、機能ゲート構造のｈｉｇｈ−ｋゲート誘電体に隣接してｌｏｗ−ｋスペーサを形成する。「ｌｏｗ」という用語は、機能ゲート構造のゲート誘電体に隣接するスペーサがゲート誘電体より低い比誘電率を有することを説明するのに使用される。いくつかの実施形態では、ｌｏｗ−ｋスペーサは半導体装置の寄生容量を減少させる。ｌｏｗ−ｋスペーサを形成するための１つのプロセス・シーケンスを図１〜図６Ｂと共に図９および図１０に図示する。一実施形態では、この方法は、図３Ａに示した誘電体表面４の上に存在するフィン構造５の側壁Ｓ１上にエピタキシャル半導体材料１０を形成することから始めてもよい。図３Ａを参照して上述したように、フィン構造５は、エピタキシャル半導体材料１０の第２の組成と異なる第１の組成を有してもよい。次いで図４Ａ〜図４Ｃに図示したように、フィン構造５のチャネル部分にリプレースメント・ゲート構造１５を形成してもよい。次いでフィン構造５の露出部分全体に層間誘電体層２０を形成し、図５Ａおよび図５Ｂに図示したように層間誘電体層２０は、リプレースメント・ゲート構造１５の上面と同一平面となる上面を有する。次いで少なくとも１つのフィン構造５およびエピタキシャル半導体材料１０よりも選択的にエッチングしてリプレースメント・ゲート構造１５を除去し、リプレースメント・ゲート構造１５の除去により、図６Ａに図示したようにフィン構造５に第１の開口部２５を得る。エピタキシャル半導体材料１０の露出部分を異方性エッチングにより除去して、図６Ｂに図示した誘電体表面４上で終わる第２の開口部３０を得る。
【００４９】
図１〜図６Ｂに図示した各プロセス・ステップに関する上記の要約は、この実施形態を上記の記載のみに限定することを意図するものではない。図１〜図６Ｂを参照して前述した各実施形態の全プロセス・シーケンスが本実施形態に適用可能であるためである。たとえば、図１〜図６Ｂ、図９および図１０に図示した方法に利用されるフィン構造５は各々、犠牲半導体材料１０（図３Ａに図示）の形成後およびリプレースメント・ゲート構造１５（図４Ａ〜図４Ｃに図示）の形成前に除去される誘電体フィン・キャップ６（図２に図示）を含んでもよい。
【００５０】
図９を参照すると、図６Ｂに図示した第２の開口部３０に等方性エッチングを施して第２の開口部３０の幅を広げる。異方性エッチング・プロセスと異なり、等方性エッチングには方向性がない。第１の幅Ｗ３は、等方性エッチング・プロセス前の第２の開口部の幅である。第１の幅Ｗ３は所望のゲート長と等しく、５ｎｍ〜数ミクロン、たとえば、１ミクロン、２ミクロン、３ミクロン等の間の任意の範囲であってもよい。第２の幅Ｗ４は、等方性エッチング・プロセス後の第２の開口部３０の幅である。一実施形態では、第２の幅Ｗ４は２ｎｍ〜１０ｎｍの範囲の寸法だけ第１の幅Ｗ３より大きい。別の実施形態では、第２の幅Ｗ４は４ｎｍ〜８ｎｍの範囲の寸法だけ第１の幅Ｗ３より大きい。
【００５１】
一実施形態では、等方性エッチング・プロセスにおいて、層間誘電体層２０およびフィン構造５よりも選択的にエピタキシャル半導体材料１０が除去される。層間誘電体層２０およびフィン構造５よりも選択的にエピタキシャル半導体材料１０をエッチングすることで、層間誘電体層２０の下にアンダーカット領域が形成される。エピタキシャル半導体１０がＳｉＧｅからなり、フィン構造５がＳｉからなる一実施形態では、第２の開口部の幅を広げる等方性エッチングは、過酸化水素（Ｈ２Ｏ２）と、水酸化アンモニウム（ＮＨ４ＯＨ）と、水との混合物を使用したウェット・エッチング、過酸化水素を使用したウェット・エッチング、またはＨＣｌ雰囲気でのドライ・エッチングを含んでもよい。
【００５２】
図９を参照すると、第１の比誘電率を有するコンフォーマルな誘電体層４０が等方性エッチング後の第２の開口部３０に設けられる。コンフォーマルな誘電体層４０の比誘電率は典型的には、半導体装置に形成される寄生容量を減少させるため、その後形成される機能ゲート誘電体層より小さい。たとえば、その後形成される機能ゲート構造の機能ゲート誘電体層はｈｉｇｈ−ｋゲート誘電体、たとえば酸化ハフニウム（ＨｆＯ２）であり、コンフォーマルな誘電体層４０は、ｌｏｗｅｒ−ｋ誘電体、たとえば酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉＮ）または酸窒化シリコンからなってもよい。
【００５３】
一実施形態では、コンフォーマルな誘電体層４０のｌｏｗ−ｋ誘電体は、２〜９の範囲の比誘電率を有する誘電体材料であり、その後形成される機能ゲート誘電体のｈｉｇｈ−ｋ誘電体は、１０〜４０の範囲の比誘電率を有する誘電体材料である。別の実施形態では、コンフォーマルな誘電体層４０のｌｏｗ−ｋ誘電体は、３〜７の範囲である比誘電率を有する誘電体材料であり、その後形成される機能ゲート誘電体のｈｉｇｈ−ｋ誘電体材料は、１０〜２５の範囲である比誘電率を有する。本明細書で考察される比誘電率は室温、たとえば、２０℃〜２５℃、大気圧（１ａｔｍ）での比誘電率である。
【００５４】
コンフォーマルな誘電体層４０は、化学気相堆積（ＣＶＤ）、たとえば、プラズマ励起化学気相堆積（ＰＥＣＶＤ）または原子層堆積（ＡＬＤ）などの堆積プロセスを用いて形成することができる。コンフォーマルな誘電体層４０の厚さは、第２の開口部３０の幅を第２の幅Ｗ４まで広げる等方性エッチングにより形成されるアンダーカット領域を少なくとも埋めるように選択してもよい。アンダーカット領域に存在するコンフォーマルな誘電体層４０の部分は、第２の開口部３０の下方部分に存在し、エピタキシャル半導体材料１０の残存部と直接接触している。コンフォーマルな誘電体層４０はまた、層間誘電体層２０の上面および第２の開口部３０の上方部分を与える層間誘電体層２０の側壁表面のほか、誘電体表面４により与えられる第２の開口部３０の底部上に堆積させてもよい。一実施形態では、コンフォーマルな誘電体層４０は２ｎｍ〜１０ｎｍの範囲の厚さを有する。別の実施形態では、コンフォーマルな誘電体層４０は２ｎｍ〜５ｎｍの範囲の厚さを有する。
【００５５】
図１０を参照すると、一実施形態では、異方性エッチング、たとえば反応性イオン・エッチング（ＲＩＥ）により、層間誘電体層２０の上面、第２の開口部３０の上方部分を与える層間誘電体層２０の側壁表面、および誘電体表面４により与えられる第２の開口部３０の底部上に存在するコンフォーマルな誘電体層４０の部分を除去してもよい。一実施形態では、コンフォーマルな誘電体層４０に施される異方性エッチングは、層間誘電体層２０、誘電体表面４およびフィン構造５よりも選択的である。コンフォーマルな誘電体層４０の残存部分はアンダーカット領域に存在し、その後形成される機能ゲート構造のｈｉｇｈ−ｋ機能ゲート誘電体に隣接して存在するｌｏｗ−ｋスペーサ４５を与える。いくつかの実施形態では、コンフォーマルな誘電体層４０がアンダーカット領域に存在し、エッチング・プロセスが異方性エッチングであるため、層間誘電体層２０の突出部が、アンダーカット領域に存在するコンフォーマルな誘電体層４０の部分を除去されないようにする。一実施形態では、ｌｏｗ−ｋスペーサ４５は２ｎｍ〜１０ｎｍの範囲の幅を有する。別の実施形態では、ｌｏｗ−ｋスペーサ４５は２ｎｍ〜５ｎｍの範囲の幅を有する。
【００５６】
図１０はさらに、フィン構造の第２の開口部のほか、図９に示した第２の開口部３０の少なくとも一部を埋める機能ゲート構造３５の形成も図示する。図１０は、エピタキシャル半導体材料１０を通る側断面図である。機能ゲート構造３５は、少なくとも１つの機能ゲート誘電体３６および少なくとも１つの機能ゲート導体３７を含む。いくつかの実施形態では、機能ゲート誘電体３６、たとえば、ｈｉｇｈ−ｋゲート誘電体は、ｌｏｗ−ｋスペーサ４５の比誘電率より大きい比誘電率を有する。少なくとも１つの機能ゲート導体３７および少なくとも１つの機能ゲート誘電体３６を含む図１０に示した機能ゲート構造３５は、図８Ａ〜図８Ｃを参照して上述した機能ゲート構造３５と同様である。したがって、図１０に示した構造において、機能ゲート構造３５がｌｏｗ−ｋスペーサ４５と直接接触している点を除き、図８Ａ〜図８Ｃを参照して上述した機能ゲート構造３５の形成方法およびその要素の説明は、図１０に示した機能ゲート構造３５に好適である。一実施形態ではｌｏｗ−ｋスペーサ４５は、隣接するフィン構造５の側壁間に延在し、エピタキシャル半導体材料１０の残存部を機能ゲート構造３５から隔てる。ｌｏｗ−ｋスペーサ４５は、フィン構造５の上面とほぼ同一平面となる上面を有する。フィン構造５の上面およびｌｏｗ−ｋスペーサ４５の上面の説明に使用される「ほぼ同一平面」という用語は、フィン構造５の上面とｌｏｗ−ｋスペーサ４５の上面との間の上下のずれが５ｎｍ以下であればよいことを示すことを意図している。
【００５７】
いくつかの実施形態では、誘電体フィン・キャップ６がフィン構造５から除去されている図１〜図６Ｂ、図９および図１０を参照して記載した方法において、少なくとも１つの機能ゲート誘電体３６は、各フィン構造５の側壁および上面と直接接触しており、この方法により形成される半導体装置は、トライゲート半導体装置である。他の実施形態では、誘電体フィン・キャップ６がフィン構造５の上面から除去されていない図１〜図６Ｂ、図９および図１０を参照して記載した方法において、少なくとも１つの機能ゲート誘電体３６は、各フィン構造５の側壁と直接接触し、誘電体フィン・キャップ６により各フィン構造５の上面から隔てられている。この実施形態では、半導体装置はｆｉｎＦＥＴ半導体装置である。
【００５８】
本開示の別の実施形態は、図１〜図４Ｃと共に、フィン構造を含む半導体装置の製造における表面形状のばらつきの問題を解決するため犠牲半導体材料１０を利用し得る図１１〜図１７Ｂと組み合わせて図示されるプロセス・シーケンスにより得られる。フィン構造の表面形状にばらつきがあると、機能ゲート構造がテーパ状側壁を有することがある。フィン構造の表面形状のばらつきを抑えるため犠牲半導体材料１０を利用してもよい、本明細書に開示された方法および構造は、垂直な側壁を有する機能ゲート構造を形成することができる。
【００５９】
一実施形態では、少なくとも２つのフィン構造５上にエピタキシャル半導体材料１０（以下、犠牲半導体材料１０という）をエピタキシャルに形成することから始めてもよい半導体装置の製造方法であって、図３Ａを参照して上述したように、犠牲半導体材料１０が第１のフィン構造５の第１の側壁から隣接するフィン構造５の第２の側壁まで少なくとも延在する方法を提供する。犠牲半導体材料１０は、フィン構造５と異なる組成を有してもよい。たとえば、犠牲半導体材料１０は、ゲルマニウムを含む半導体材料、たとえばゲルマニウム（Ｇｅ）またはシリコンゲルマニウム（ＳｉＧｅ）からなってもよく、各フィン構造５は、ゲルマニウムを含まないシリコンを含む半導体材料、たとえばシリコン（Ｓｉ）からなってもよい。典型的には、この実施形態では、犠牲半導体材料１０をドープしない。図４Ａ〜図４Ｃを参照すると、次に各フィン構造５のチャネル部分上にリプレースメント・ゲート構造１５を形成してもよい。図１〜図４Ｃに図示したプロセス・ステップに関する上記の要約は、この実施形態を上記の記載のみに限定することを意図するものではない。図１〜図４Ｃを参照して前の実施形態について記載した全プロセス・シーケンスが、本実施形態に適用可能であるためである。たとえば、図１〜図４Ｃおよび図１１〜図１７Ｂに図示した方法に利用されるフィン構造５は各々、犠牲半導体材料１０（図３Ａに図示）の形成後およびリプレースメント（図４Ａ〜図４Ｃに図示）の形成前に除去される誘電体フィン・キャップ６（図２に図示）を含んでもよい。
【００６０】
図１１は、少なくともリプレースメント・ゲート構造１５およびフィン構造５よりも選択的なエッチング化学により、図４Ｃに示した犠牲半導体材料１０を異方性エッチングする一実施形態を図示する。図１１は、犠牲半導体材料１０を通る側断面図である。一実施形態では、犠牲半導体材料１０の残存部分は、リプレースメント・ゲート構造１５の下に存在する。一実施形態では、犠牲半導体材料１０の露出部分を除去するための異方性エッチングは、反応性イオン・エッチング（ＲＩＥ）であってもよい。本開示のこの時点で使用してもよい他の異方性エッチング法として、イオン・ビーム・エッチング、プラズマ・エッチングまたはレーザ・アブレーションが挙げられる。一実施形態では、犠牲半導体材料１０の露出部分を除去するための異方性エッチング・プロセスは、犠牲ゲート・キャップ誘電体層１３、フィン構造５および誘電体表面４よりも選択的であり得る。いくつかの実施形態では、リプレースメント・ゲート構造１５がエッチング・マスクとして機能するため、異方性エッチングにより形成される、犠牲半導体材料１０の残存部分の側壁は、上にあるリプレースメント・ゲート構造１５の側壁と一直線になる。
【００６１】
図１２Ａ〜図１４は、リプレースメント・ゲート構造１５の側壁および犠牲半導体材料１０の残存部分上に誘電体スペーサ５０を形成する一実施形態を図示する。図１２Ａおよび図１２Ｂは、リプレースメント・ゲート構造１５、誘電体表面４、犠牲半導体材料１０の残存部分およびフィン構造５の表面上にコンフォーマルな誘電体層４７を堆積させる一実施形態を図示する。図１２Ａは犠牲半導体材料１０を通る側断面図であり、図１２Ｂはフィン構造５の１つを通る垂直断面図である。
【００６２】
コンフォーマルな誘電体層４７は、任意の誘電体材料、たとえば酸化物誘電体材料、窒化物誘電体材料および酸窒化物誘電体材料からなってもよい。一例では、コンフォーマルな誘電体層４７は、窒化ケイ素（ＳｉＮ）、シリコンボロンニトリド（ＳｉＢＮ）またはＳｉＣＢＮからなる。コンフォーマルな誘電体層４７は、化学気相堆積（ＣＶＤ）、たとえば、プラズマ励起化学気相堆積（ＰＥＣＶＤ）または原子層堆積（ＡＬＤ）などの堆積プロセスを用いて形成することができる。一実施形態では、コンフォーマルな誘電体層４７は、２ｎｍ〜１５ｎｍの範囲の厚さを有する。別の実施形態では、コンフォーマルな誘電体層４７は３ｎｍ〜１０ｎｍの範囲の厚さを有する。
【００６３】
図１３Ａおよび図１３Ｂは、コンフォーマルな誘電体層４７を異方性エッチングし、誘電体スペーサ５０を与えるコンフォーマルな誘電体層の第１の残存部分がリプレースメント・ゲート構造１５の側壁、フィン構造５の側壁および犠牲半導体材料１０の残存部分の側壁上に存在する一実施形態を図示する。図１３Ａは犠牲半導体材料１０を通る側断面図であり、図１３Ｂはフィン構造５の１つを通る側断面図である。コンフォーマルな誘電体層４７に施してもよい異方性エッチング・プロセスの例として、リアクティブ・イオン・エッチング（ＲＩＥ）、イオン・ビーム・エッチング、プラズマ・エッチング、レーザ・アブレーションまたはこれらの組み合わせが挙げられる。図１２Ａ〜図１３Ｂを参照すると、エッチングの異方性により、リプレースメント・ゲート構造１５の上面、フィン構造５の上面および誘電体表面４の上面の水平表面上に存在するコンフォーマルな誘電体層４７の、除去される垂直方向の厚さＶ１が薄くなるほど、フィン構造５の側壁、犠牲半導体材料１０の残存部分の側壁およびリプレースメント・ゲート構造１５の側壁上に存在するコンフォーマルな誘電体層４７の垂直方向の厚さＶ２が厚く残り、誘電体スペーサ５０を与える。
【００６４】
異方性エッチング・プロセスは時限エッチング・プロセスでもよく、終点検出技術を用いて終了させてもよい。いくつかの実施形態では、コンフォーマルな誘電体層４７の残存部分は少なくとも２つのフィン構造５の縁端部から除去してもよい。コンフォーマルな誘電体層４７の残存部分は、傾斜イオン注入により、少なくとも２つのフィン構造５の縁端部上に存在するコンフォーマルな誘電体層４７の部分にダメージを与えてから、ウェット・エッチング・プロセスを用いて少なくとも２つのフィン構造５の縁端部から除去してもよい。少なくとも２つのフィン構造５の縁端部上に存在するコンフォーマルな誘電体層４７のダメージを受けた部分は、ウェット・エッチング・プロセスにより除去される。ウェット・エッチング・プロセスは、フィン構造５よりも選択的にエッチングすればよい。図１４は、フィン構造５の縁端部上に存在していたコンフォーマルな誘電体層のダメージを受けた部分の除去後、少なくとも２つのフィン構造５の露出端、すなわち、縁端部に向かって見た複数のフィン構造５の側面透視図である。図１４は、図３Ｂに示したフィン構造５の端部に向かって見たフィン構造５の縁端部の側面透視図である。いくつかの実施形態では、誘電体スペーサ５０は犠牲半導体材料１０を被覆してもよい。
【００６５】
図１５は、フィン構造５の露出した側壁上にエピタキシャル半導体材料のソースおよびドレイン領域５５を形成する一実施形態を図示する。図１５は、図３Ｂに示した「ｄ」地点からフィン構造５の端部に向かって見た側面透視図である。エピタキシャル半導体材料のソースおよびドレイン領域５５は、誘電体スペーサ５０によりリプレースメント・ゲート構造１５および犠牲半導体材料１０の残存部分から隔てられている。エピタキシャル半導体材料のソースおよびドレイン領域５５は、図３Ａを参照してエピタキシャル半導体材料１０の形成について上記に記載したエピタキシャル成長プロセスと同様のエピタキシャル成長プロセスを用いて形成される。したがって、図３Ａに示したエピタキシャル半導体材料１０に関する記載は、図１５に示したエピタキシャル半導体材料のソースおよびドレイン領域５５の形成に好適である。たとえば、エピタキシャル半導体材料のソースおよびドレイン領域５５は、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）、炭素ドープ・シリコンゲルマニウム（ＳｉＧｅ：Ｃ）および炭素ドープ・シリコン（Ｓｉ：Ｃ）からなってもよい。エピタキシャル半導体材料のソースおよびドレイン領域５５にはｎ型またはｐ型ドーパントをｉｎ−ｓｉｔｕドープしてもよいし、あるいはエピタキシャル半導体材料のソースおよびドレイン領域５５にはイオン注入によりｎ型またはｐ型ドーパントをドープしてもよい。いくつかの実施形態では、エピタキシャル半導体材料のソースおよびドレイン領域５５は、第１のフィン構造５の側壁から隣接するフィン構造５の側壁まで延在してもよく、「融合」エピタキシャル半導体材料のソースおよびドレイン領域５５という場合がある。いくつかの実施形態では、誘電体スペーサ５０は犠牲半導体材料１０を被覆してもよい。
【００６６】
図１６Ａおよび図１６Ｂは、フィン構造５の露出部分全体に層間誘電体層６０を形成し、フィン構造５、誘電体表面４および層間誘電体層６０よりも選択的にリプレースメント・ゲート構造１５および犠牲半導体材料１０の残存部分を除去する一実施形態を図示する。図１６Ａは、フィン構造５の１つを通る側断面図であり、図１６Ｂは、犠牲半導体材料１０の残存部分が除去された構造の部分を通る垂直断面図である。図１６Ａおよび図１６Ｂに図示された層間誘電体層６０は、図５Ａおよび図５Ｂを参照して上述した層間誘電体層２０と同様である。したがって、図３Ａに示した層間誘電体層２０の上記に関する記載は、図１６Ａおよび図１６Ｂに図示した層間誘電体層６０に好適である。
【００６７】
いくつかの実施形態では、層間誘電体層６０の形成後、フィン構造５に対する第１の開口部６５からリプレースメント・ゲート構造を除去して犠牲半導体材料１０の残存部分を露出させる。リプレースメント・ゲート構造は、フィン構造５、誘電体スペーサ５０および層間誘電体層６０よりも選択的にエッチングすることにより除去することができる。いくつかの実施形態では、リプレースメント・ゲート構造の除去後に、犠牲半導体材料１０の残存部分を除去して第２の開口部７０を得てもよい。第２の開口部７０は、誘電体表面４の一部を露出させてもよい。一実施形態では、犠牲半導体材料１０の残存部分は、少なくとも２つのフィン構造５、誘電体スペーサ５０、誘電体表面４および層間誘電体層６０よりも選択的にエッチングすることにより除去することができる。犠牲半導体材料１０の残存部分を除去するためのエッチング・プロセスは、異方性エッチング、たとえば反応性イオン・エッチング（ＲＩＥ）でも、あるいは等方性エッチング、たとえば湿式化学エッチングでもよい。
【００６８】
図１７Ａおよび図１７Ｂは、第１の開口部６５および第２の開口部７０に機能ゲート構造７５を形成する一実施形態を図示する。図１７Ａは、フィン構造５の１つを通る側断面図であり、図１７Ｂは、犠牲半導体材料の残存部分を除去して第２の開口部７０を得た半導体装置の領域を通る側断面図である。図１７Ａおよび図１７Ｂに図示した、少なくとも１つの機能ゲート誘電体７６および少なくとも１つの機能ゲート導体７７を含む機能ゲート構造７５は、図８Ａ〜図８Ｃを参照して上述した、少なくとも１つの機能ゲート誘電体３６および少なくとも１つの機能ゲート導体３７を含む機能ゲート構造３５と同様である。したがって、図８Ａ〜図８Ｃに図示した機能ゲート構造３５に関する記載は、図１７Ａおよび図１７Ｂに図示した機能ゲート構造７５に好適である。一実施形態では、誘電体スペーサ５０が、図１７Ｂに示した機能ゲート構造７５とエピタキシャル半導体材料のソースおよびドレイン領域５５とを隔てる。図１７Ｂを参照すると、一実施形態では、機能ゲート構造７５の側壁Ｓ３は誘電体表面４の上面にほぼ垂直であり、機能ゲート構造７５の側壁Ｓ３により規定される平面および誘電体表面４の上面により規定される平面は、９０°＋／−１０°の角度α２で交差する。別の実施形態では、機能ゲート構造７５の側壁Ｓ３により規定される平面および誘電体表面４の上面により規定される平面は、９０°＋／−５°の角度α２で交差する。なお別の実施形態では、機能ゲート構造７５の側壁Ｓ３により規定される平面および誘電体表面４の上面により規定される平面は、９０°の角度α２で交差する。
【００６９】
いくつかの実施形態では、誘電体フィン・キャップ６がフィン構造５から除去されている図１〜図４Ｃおよび図１１〜図１７Ｂを参照して記載した方法において、少なくとも１つの機能ゲート誘電体７６は、各フィン構造５の側壁および上面と直接接触しており、この方法により形成される半導体装置は、トライゲート半導体装置である。他の実施形態では、誘電体フィン・キャップ６が少なくとも２つのフィン構造５の上面から除去されていない図１〜図４Ｃおよび図１１〜図１７Ｂを参照して記載した方法において、少なくとも１つの機能ゲート誘電体７６は、各フィン構造５の側壁と直接接触し、誘電体フィン・キャップにより各フィン構造５の上面から隔てられている。この実施形態では、半導体装置はｆｉｎＦＥＴ半導体装置である。
【００７０】
本開示の別の実施形態では、フィン構造５の側壁上にエピタキシャル成長する犠牲半導体材料１０を使用して、図１〜図４Ｃ、図１１および図１８Ａ〜図２１Ｂに図示したように機能ゲート構造９０の側壁上のみに存在し、フィン構造５の側壁上に存在しないスペーサ８０を形成する。図１〜図４Ｃを参照すると、この方法は、第１の半導体材料からなるフィン構造５を誘電体表面４上に形成することから始め、フィン構造５上に第２の半導体材料の犠牲半導体材料１０をエピタキシャルに形成し、各フィン構造５のチャネル部分上にリプレースメント・ゲート構造１５を形成してもよい。図１１はさらに、図４Ｃに示した犠牲半導体材料１０の異方性エッチングを図示する。犠牲半導体材料１０を異方性エッチングするためのエッチング・プロセスは、犠牲半導体材料１０の残存部分が、リプレースメント・ゲート構造１５の下に存在するように、少なくともリプレースメント・ゲート構造１５およびフィン構造５よりも選択的である。図１〜図４Ｃおよび図１１に図示したプロセス・ステップに関する上記の要約は、この実施形態をその要約内容のみに限定することを意図するものではない。図１〜図４Ｃおよび図１１を参照して前述した各実施形態の全プロセス・シーケンスが本実施形態に適用可能であるためである。
【００７１】
図１８Ａおよび図１８Ｂは、図１１に示した犠牲半導体材料１０の残存部分を酸化して、第１の厚さＴ１（犠牲半導体材料１０の残存部分の側壁Ｓ４から測定される）を有する第１の酸化物７９を犠牲半導体材料１０の残存部分上に形成し、フィン構造５上に存在する第２の厚さＴ２を有する第２の酸化物７８より大きな厚さを有する一実施形態を図示する。図１８Ａは犠牲半導体材料１０の残存部分を通る側断面図であり、図１８Ｂはフィン構造５の１つを通る側断面図である。
【００７２】
図１８Ａに示した第１の酸化物７９と図１８Ｂに示した第２の酸化物７８との厚さの差は、酸化プロセス、および犠牲半導体材料１０とフィン構造５との組成の違いによって決まる。たとえば、犠牲半導体材料１０がシリコンゲルマニウム（ＳｉＧｅ）からなり、フィン構造５がシリコン（Ｓｉ）からなる場合、フィン構造５のシリコン（Ｓｉ）の酸化速度と比較して犠牲半導体材料１０のシリコンゲルマニウム（ＳｉＧｅ）の酸化速度が大きいため、フィン構造５上の第２の酸化物７８より大きな厚さの第１の酸化物７９が犠牲半導体材料１０上に生じる。
【００７３】
フィン構造５および犠牲半導体材料１０に施される酸化プロセスは、任意の熱酸化プロセスであってもよい。熱酸化のためのアニーリングとして、炉アニーリング、高速熱アニーリングおよびこれらの組み合わせを挙げることができる。いくつかの実施形態では、熱酸化は、酸素含有雰囲気、８００℃〜１１００℃の範囲の温度で１０秒〜２時間の期間行ってもよい。一実施形態では、熱酸化に利用される雰囲気として、酸素含有ガス、たとえばＯ２、空気、オゾン、ＮＯ、ＮＯ２および他の同様の酸素含有ガスが挙げられる。本明細書では前述の酸素含有ガスの混合物も意図している。酸素含有ガスは単独で使用してもよいし、あるいは、不活性ガス、たとえばＨｅ、Ａｒ、Ｎ２、Ｋｒ、Ｘｅまたはこれらの混合物と混合してもよい。
【００７４】
図１８Ａを参照すると、一実施形態では、犠牲半導体材料１０上に形成される第１の酸化物７９はゲルマニウムを含む酸化物であってもよい。たとえば、犠牲半導体材料１０は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）および酸素（Ｏ）からなってもよい。一実施形態では、シリコン含有量は２０ａｔ．％〜３３ａｔ．％の範囲であってもよく、ゲルマニウム含有量は０ａｔ．％〜２０ａｔ．％の範囲であってもよく、酸素含有量は６０ａｔ．％〜６７ａｔ．％の範囲であってもよい。別の実施形態では、シリコン含有量は２５ａｔ．％〜３３ａｔ．％の範囲であってもよく、ゲルマニウム含有量は０ａｔ．％〜１０ａｔ．％の範囲であってもよく、酸素含有量は６５ａｔ．％〜６７ａｔ．％の範囲であってもよい。第１の酸化物７９の厚さは、５ｎｍ〜２０ｎｍの範囲であってもよい。別の実施形態では、第１の酸化物７９の厚さは５ｎｍ〜１０ｎｍの範囲であってもよい。
【００７５】
図１８Ｂを参照すると、一実施形態では、フィン構造５上に形成される第２の酸化物７８は酸化ケイ素であってもよい。シリコン含有量は２５ａｔ．％〜３３ａｔ．％の範囲であってもよく、酸素含有量は６０ａｔ．％〜６７ａｔ．％の範囲であってもよい。第２の酸化物７８は典型的にはゲルマニウム（Ｇｅ）を含まない。第２の酸化物７８の厚さは２ｎｍ〜１０ｎｍの範囲であってもよい。別の実施形態では、第２の酸化物７８の厚さは２ｎｍ〜５ｎｍの範囲であってもよい。
【００７６】
図１９は、フィン構造５の１つを通る側断面図であり、図１８Ｂに示した構造から第２の酸化物７８を除去する一実施形態を図示する。一実施形態では、第２の酸化物７８を除去するためのエッチング・プロセスは少なくともフィン構造５よりも選択的である。いくつかの実施形態では、第２の酸化物７８を除去するためのエッチング・プロセスはまたリプレースメント・ゲート構造１５および誘電体表面４よりも選択的であってもよい。第２の酸化物７８を除去するためのエッチング・プロセスは、等方性エッチング・プロセス、たとえばＨＦを含む溶液を用いたウェット・エッチングであってもよい。第２の酸化物７８を除去するためのエッチング・プロセスは典型的には、時限エッチングである。第１の酸化物７９の方が厚さが大きいため、第２の酸化物７８はその全体を除去することができる一方、第１の酸化物７９の少なくとも一部は残存して、図２０Ｂおよび図２１Ｂに図示したようにその後形成される機能ゲート構造の側壁上に存在するスペーサ８０を与える。第２の酸化物７８を除去するエッチング・プロセスに伴い第１の酸化物７９から除去される厚さ、すなわち、エッチングされる量は２ｎｍ〜１０ｎｍの範囲であってもよい。一実施形態では、第２の酸化物７８を除去するエッチング・プロセスに伴い第１の酸化物７９から除去される厚さ、すなわち、エッチングされる量は２ｎｍ〜５ｎｍの範囲であってもよい。
【００７７】
図２０Ａおよび図２０Ｂは、第１のフィン構造５の第１の側壁から隣接するフィン構造５の第２の側壁まで延在するエピタキシャル半導体材料のソースおよびドレイン領域８５を形成し、図１９に示したフィン構造５の露出部分全体に層間誘電体層９０を形成する一実施形態を図示する。図２０Ａはフィン構造５の１つを通る側断面図であり、図２０Ｂは犠牲半導体材料１０を通る側断面図である。エピタキシャル半導体材料のソースおよびドレイン領域８５は、図１５を参照して記載したエピタキシャル半導体材料のソースおよびドレイン領域５５と同様である。したがって、図１５に示したエピタキシャル半導体材料のソースおよびドレイン領域５５に関する記載は、図２０Ａおよび図２０Ｂに図示したエピタキシャル半導体材料のソースおよびドレイン領域８５に好適である。層間誘電体層９０は、図３Ａに示した層間誘電体層２０と同様である。したがって、図３Ａに示した層間誘電体層２０に関する上記の記載は、図２０Ａおよび図２０Ｂに図示した層間誘電体層９０に好適である。
【００７８】
図２１Ａおよび図２１Ｂは、リプレースメント・ゲート構造１５および犠牲半導体材料１０の残存部分を除去して、フィン構造５を露出する第１の開口部および誘電体表面４を露出する第２の開口部を形成し、第１および第２の開口部にフィン構造５のチャネル部分と直接接触している機能ゲート構造９５を形成する一実施形態を図示する。図２１Ａは、フィン構造５を通る側断面図であり、図２１Ｂは犠牲半導体材料が除去された構造の部分を通る側断面図である。リプレースメント・ゲート構造１５は、フィン構造５、誘電体スペーサ８０および層間誘電体層９０よりも選択的にエッチングすることにより除去して第１の開口部を得ることができる。いくつかの実施形態では、リプレースメント・ゲート構造１５の除去後、犠牲半導体材料１０の残存部分を除去して第２の開口部を得ることができる。一実施形態では、犠牲半導体材料１０の残存部分は、フィン構造５、誘電体スペーサ８０、誘電体表面４および層間誘電体層９０よりも選択的にエッチングすることにより除去することができる。リプレースメント・ゲート構造１５および残存犠牲半導体材料１０を除去するためのエッチング・プロセスに関する詳細については、前の実施形態に関連して上記で論じている。
【００７９】
図２１Ａおよび図２１Ｂに図示した少なくとも１つの機能ゲート誘電体９６および少なくとも１つの機能ゲート導体９７を含む機能ゲート構造９５は、図８Ａ〜図８Ｃを参照して上述した少なくとも１つの機能ゲート誘電体３６および少なくとも１つの機能ゲート導体３７を含む機能ゲート構造３５と同様である。したがって、図８Ａ〜図８Ｃに図示した機能ゲート構造３５に関する記載は、図２１Ａおよび図２１Ｂに図示した機能ゲート構造９５に好適である。
【００８０】
図２１Ａおよび２１Ｂを参照すると、誘電体スペーサ８０、たとえば、ゲルマニウムを含む酸化物からなる誘電体スペーサ８０は、第１のフィン構造５、たとえばシリコンからなるフィン構造５から、隣接するフィン構造５、たとえばシリコンからなるフィン構造５まで延在してもよい。誘電体スペーサ８０は機能ゲート構造９５の側壁上のみに存在し、フィン構造５の側壁上には存在しない。誘電体スペーサ８０は、機能ゲート構造９５の少なくとも１つの機能ゲート誘電体層９６と直接接触している。誘電体スペーサ８０は、フィン構造５の上面とほぼ同一平面となる上面を有してもよい。図２１Ｂを参照すると、一実施形態では、機能ゲート構造９５の側壁Ｓ４は誘電体表面４の上面にほぼ垂直であり、機能ゲート構造９５の側壁Ｓ４により規定される平面および誘電体表面４の上面により規定される平面は、９０°＋／−１０°の角度α３で交差する。別の実施形態では、機能ゲート構造９５の側壁Ｓ４により規定される平面および誘電体表面４の上面により規定される平面は、９０°＋／−５°の角度α３で交差する。なお別の実施形態では、機能ゲート構造９５の側壁Ｓ４により規定される平面および誘電体表面４の上面により規定される平面は、９０°の角度α３で交差する。
【００８１】
いくつかの実施形態では、誘電体フィン・キャップ６がフィン構造５から除去されている図１〜図４Ｃ、図１１および図１８Ａ〜図２１Ｂを参照して記載した方法において、少なくとも１つの機能ゲート誘電体９６は、各フィン構造５の側壁および上面と直接接触しており、この方法により形成される半導体装置はトライゲート半導体装置である。他の実施形態では、誘電体フィン・キャップ６がフィン構造５の上面から除去されていない図１〜図４Ｃ、図１１および図１８Ａ〜図２１Ｂを参照して記載した方法において、少なくとも１つの機能ゲート誘電体９６は、各フィン構造５の側壁と直接接触し、誘電体フィン・キャップにより各フィン構造５の上面から隔てられている。この実施形態では、半導体装置はｆｉｎＦＥＴ半導体装置である。
【００８２】
本開示をその好ましい実施形態に関して詳細に図示して記載してきたが、本発明の範囲から逸脱しない範囲で形態および細部において前述および他の変形をなし得ることが当業者により理解されよう。したがって、本発明は、記載および図示されている正確な形態および細部に限定されるものではないが、添付の特許請求の範囲の範囲に包含されることを意図している。
【図１】
2015517220.tif 000003
【図２】
2015517220.tif 000004
【図３】
2015517220.tif 000005
【図４】
2015517220.tif 000006
【図５】
2015517220.tif 000007
【図６】
2015517220.tif 000008
【図７】
2015517220.tif 000009
【図８】
2015517220.tif 000010
【図９】
2015517220.tif 000011
【図１０】
2015517220.tif 000012
【図１１】
2015517220.tif 000013
【図１２】
2015517220.tif 000014
【図１３】
2015517220.tif 000015
【図１４】
2015517220.tif 000016
【図１５】
2015517220.tif 000017
【図１６】
2015517220.tif 000018
【図１７】
2015517220.tif 000019
【図１８】
2015517220.tif 000020
【図１９】
2015517220.tif 000021
【図２０】
2015517220.tif 000022
【図２１】
2015517220.tif 000023
【国際調査報告】
2015517220.tif 000024
2015517220.tif 000025
2015517220.tif 000026