(57)【要約】  単一ビアに対応する複数のドライバを含む装置及び方法が述べられる。幾つかのドライバは、単一のビアを通して信号をドライブするよう個々に又は共に動作するよう選択され得る。更なる装置及び方法が述べられる。【選択図】図３
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【特許請求の範囲】
【請求項１】
複数の半導体ダイを備える装置であって、
前記複数の半導体ダイの少なくとも一部は、積層され、複数のビアによって結合され、
前記複数の半導体ダイの少なくとも１つは、前記複数のビアの単一のビアに対応する複数のドライバを含み、前記複数のドライバの１つ又は複数は、前記単一のビアを通して信号をドライブするよう個々に又は共に動作するように選択可能である装置。
【請求項２】
前記複数のドライバのうち１つのドライバは、動作中であるとき、常にイネーブルされるように構成され、前記複数のドライバの更なるドライバは、任意選択で選択されるように構成される、請求項１に記載の装置。
【請求項３】
前記積層された半導体ダイは複数のメモリダイを含む、請求項１に記載の装置。
【請求項４】
前記積層された半導体ダイは幾つかのダイナミックランダムアクセスメモリダイを含む、請求項３に記載の装置。
【請求項５】
前記積層された半導体ダイは論理ダイを含む、請求項１に記載の装置。
【請求項６】
前記複数の半導体ダイは、論理ダイを含み、前記論理ダイに結合されたホストプロセッサを更に含む、請求項１に記載の装置。
【請求項７】
前記複数のドライバ間に共有フィードバック回路要素を更に備える、請求項１に記載の装置。
【請求項８】
前記複数のドライバはサイズが実質的に同じである、請求項１に記載の装置。
【請求項９】
前記複数のドライバのうち１つのドライバは、４つのダイの積層体内の信号をドライブするように構成され、前記複数のドライバの全てが選択されると、前記複数のドライバは、８つのダイを有する積層体内の信号をドライブするように構成される、請求項１に記載の装置。
【請求項１０】
前記複数のドライバは２つのドライバである、請求項１に記載の装置。
【請求項１１】
複数のビアによって結合されるメモリチップの積層体を備える装置であって、
前記複数のビアの単一のビアに対応する複数のドライバであって、前記複数のドライバの内の１つ又は複数は、前記メモリチップの積層体内の１つ又は複数のチップに前記ビアを通して信号をドライブするよう個々に又は共に動作するように選択可能である、複数のドライバと、
前記複数のドライバの少なくとも１つのドライバに結合されたプリドライバと
を備える、装置。
【請求項１２】
前記プリドライバは、前記複数のドライバのそれぞれのドライバに結合される、請求項１１に記載の装置。
【請求項１３】
前記プリドライバは、スルーレート制御を提供するために千鳥配列される、請求項１１に記載の装置。
【請求項１４】
前記複数のドライバは２つのドライバであり、前記プリドライバは２つのプリドライバを備え、前記２つのプリドライバのそれぞれは、前記２つのドライバのそれぞれのドライバに関連する、請求項１１に記載の装置。
【請求項１５】
前記メモリチップの積層体は論理ダイに結合され、前記論理ダイは、前記複数のドライバ及び前記プリドライバを含む、請求項１１に記載の装置。
【請求項１６】
前記論理ダイは前記メモリチップの積層体と共に積層される、請求項１５に記載の装置。
【請求項１７】
前記複数のドライバ及び前記プリドライバは、前記メモリチップの積層体のメモリチップ内にある、請求項１１に記載の装置。
【請求項１８】
半導体チップであって、
複数のビアの単一のビアに対応する複数のドライバであって、前記単一ビアは、或る厚さの半導体チップの少なくとも一部分を通して信号を渡すためのものである、複数のドライバと、
前記複数のドライバのうちの１つ又は複数が、前記単一のビアを通して信号をドライブするよう個々に又は共に動作することを可能にする選択器と
を備える半導体チップ。
【請求項１９】
前記複数のドライバ内のそれぞれのドライバに関連するプリドライバを更に含む、請求項１８に記載の半導体チップ。
【請求項２０】
前記プリドライバは、前記プリドライバに関連するドライバのスルーレートを低減するために千鳥配列される、請求項１９に記載の半導体チップ。
【請求項２１】
前記複数のドライバは２つのドライバを備える、請求項１８に記載の半導体チップ。
【請求項２２】
前記複数のドライバはサイズが実質的に同じである、請求項１８に記載の半導体チップ。
【請求項２３】
前記複数のドライバは、フィードバック回路要素を共有する、請求項１８に記載の半導体チップ。
【請求項２４】
複数の半導体ダイを備える装置であって、前記複数の半導体ダイの少なくとも一部は、積層され、複数のビアによって結合され、前記複数の半導体ダイの少なくとも１つは、前記複数のビアの単一のビアに対応する複数のドライバを含む装置を動作させる方法であって、
前記単一のビアを通して信号をドライブするよう個々に又は共に動作する前記複数のドライバのうちの１つ又は複数のドライバを選択すること
を含む方法。
【請求項２５】
前記単一のビアを通して信号をドライブするよう個々に又は共に動作する前記複数のドライバの１つ又は複数のドライバを選択することは、前記装置の製造時に前記複数のドライバの前記１つ又は複数のドライバを選択することを含む、請求項２４に記載の方法。
【請求項２６】
前記単一のビアを通して信号をドライブするよう個々に又は共に動作する前記複数のドライバのうち１つ又は複数のドライバを選択することは、前記装置の電源投入時に前記複数のドライバの前記１つ又は複数のドライバを選択することを含む、請求項２４に記載の方法。
【請求項２７】
積層される前記複数の半導体ダイの少なくとも一部はメモリダイである、請求項２４に記載の方法。
【請求項２８】
前記複数の半導体ダイの少なくとも１つは論理ダイである、請求項２４に記載の方法。
【請求項２９】
個々に又は共に動作する前記複数のドライバの１つ又は複数のドライバを選択することは、前記複数のドライバを電気的に構成することを含む、請求項２４に記載の方法。
【請求項３０】
前記単一のビアを通して信号をドライブするよう個々に又は共に動作する前記複数のドライバのうち１つ又は複数のドライバを選択することは、ホストプロセッサから受信される命令に応答して、前記単一のビアを通して前記信号をドライブするよう個々に又は共に動作する前記複数のドライバのうち前記１つ又は複数のドライバを選択することを含む、請求項２３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、参照によりその全体が本明細書に組込まれる２０１２年３月２７日に出願された米国出願シリアル番号第１３／４３１，６７４号に対して優先権の利益を主張する。
【背景技術】
【０００２】
半導体デバイスにおいて、コンポーネント寸法を減少させ、所与の量のチップエリア内により多くのコンポーネントを実装するという継続的な圧力が業界に存在している。寸法が縮むにつれて、多数のハードルがより重要になる。
【０００３】
多くの電子システムにおいて、特にモバイルシステムにおいて、デバイス速度を上げるか、電力消費を減少させるかという競合する目標が存在する場合がある。速度を犠牲にすることなく減少した電力消費を提供することが望ましい。改良型電子システムが、効率的な製造プロセスによってこれらのまた他の難題に対処するために所望される。
【図面の簡単な説明】
【０００４】
【図１】本発明の実施形態による半導体デバイスの等角図である。
【図２】本発明の実施形態による、ライン２−２に沿う、図１からの半導体デバイスの断面図である。
【図３】本発明の実施形態による半導体デバイスのブロック図である。
【図４】本発明の実施形態による別の半導体デバイスのブロック図である。
【図５】本発明の実施形態による例示的なドライバの略図である。
【図６】本発明の実施形態による別の例示的なドライバの略図である。
【図７】本発明の実施形態による複数のドライバの略図である。
【図８】本発明の実施形態による、メモリデバイスを含む情報ハンドリングシステムを示す図である。
【発明を実施するための形態】
【０００５】
本発明の種々の実施形態の以下の詳細な説明では、本発明の一部を形成し、また、本発明が実施され得る特定の実施形態が、そこで例証として示される添付図面が参照される。これらの実施形態は、当業者が本発明を実施することを可能にするのに十分に詳細に述べられる。他の実施形態が利用され、構造的、論理的、及び電気的変更が行われ得る。
【０００６】
集積回路（ＩＣ）は、単一半導体ダイ上に形成される多くのデバイス及び回路部材を含み得る。ＩＣ技術における最新の傾向はより高速でかつより複雑な回路に向かっている。しかし、より複雑なＩＣが製造されるにつれて、種々の速度関連問題が明らかになる。これは、電子システム、例えば、異なるＩＣがグローバルインターコネクトのネットワークによって電気接続される、プロセッサ及びメモリＩＣを含むコンピューティングシステムを生成するために、異なる機能を有するＩＣが使用されるときに、特に当てはまる。グローバルインターコネクトが、電子システムにおいてより長くかつより多数になるにつれて、抵抗性−容量性（ＲＣ）遅延及び電力消費並びにシステム性能が制限因子になる傾向がある。
【０００７】
これらの問題に対する提案されている１つの解決策は、３次元（３Ｄ）集積化又はパッケージング技術である。３Ｄ集積化は、パッケージ内でのＩＣを含む複数のダイ（例えば、チップ）の垂直積層化を指す。或る３Ｄ集積化技術では、複数のダイは、垂直コネクタ又は３Ｄ導電性構造を形成するシリコン貫通ビア（ＴＳＶ）を使用して結合（例えば、電気接続）される。ＴＳＶは、１つ又は複数のダイの厚さを貫通して（少なくとも部分的に）延在し、ダイが積層されるときに整列して、積層体内でＩＣの間で電気通信を提供し得る。こうしたＴＳＶは、アルミニウム又は銅等の導電性材料から形成されることが多い、３Ｄ集積化は、通常、パッケージングされるＩＣの占有面積の減少と共に電力消費の減少及び性能の増加をもたらす。
【０００８】
モバイルシステムを含む多くの電子システムでは、デバイス速度を上げること及び電力消費を減少させることという競合する目標が存在する場合がある。速度を犠牲にすることなく減少した電力消費を提供することが望ましいことがある。場合よっては、これらの目標を達成するのに役立つために、効率的な製造プロセスが使用され得る。
【０００９】
図１及び図２を参照すると、例示的な３Ｄ  ＩＣデバイスがここで述べられる。示す３Ｄ  ＩＣデバイス１００は、互いの上に積層された４つのダイ１１０ａ〜１１０ｄを含む。４つのダイ構成が図１で示されるが、他の構成は、より少ない積層ダイ、又は、例えば８つの積層ダイ等のより多くの積層ダイを含み得る。第１のダイ１１０ａは一番上のダイであり、第４のダイ１１０ｄは一番下のダイである。第２及び第３のダイ１１０ｂ、１１０ｃは、第１のダイ１１０ａと第４のダイ１１０ｄとの間に挿入される。他の例では、３Ｄ  ＩＣデバイスは、図１のデバイスより多くの又は少ない数のダイを含む可能性がある。
【００１０】
第１〜第４のダイ１１０ａ〜１１０ｄの１つ又は複数は、ＩＣアレイ１１２、トランシーバ１１４、第１のインターコネクトライン１１６、第２のインターコネクトライン１１８、及びランディングパッド１３０ａ〜１３０ｄを含み得る。ダイ１１０ａ〜１１０ｃのそれぞれはまた、ビア１２０ａ〜１２０ｃ（図２）を含み得る。
【００１１】
シリコンの例では、ビアはＴＳＶと呼ばれ得る。用語ＴＳＶはシリコンから形成されるダイを指すが、ダイを作製するときに他の半導体材料を使用することができ、用語ＴＳＶが、異なる材料のダイを少なくとも部分的に貫通して通る他の垂直コネクタ又は３Ｄ導電性構造に適用されることを、本開示の利益を受ける当業者は認識するであろう。一例では、図１に示すように、一番下のダイ１１０ｄはビアを含まない。一例では、一番下のダイは、ビアなしで論理ダイを含み得る。他の例では、一番下のダイは１つ又は複数のビアを含む。
【００１２】
ＩＣアレイ１１２は、限定はしないが、１つ又は複数のメモリセル（例えば、揮発性及び／又は不揮発性メモリセル）及び１つ又は複数のプロセッサを含む１つ又は複数の集積回路を含み得る。一例では、ダイ１１０ａ〜１１０ｄの１つ又は複数はメモリダイを備える。メモリダイの例は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）ダイ、スタティックランダムアクセスメモリ（ＳＲＡＭ）ダイ、フラッシュメモリダイ、抵抗性ランダムアクセスメモリ（ＲＲＡＭ（登録商標））ダイ等を含む。ＤＲＡＭ構成を使用する３Ｄメモリ構成は、アクセス及びプログラミング速度が比較的高いため、複雑な処理オペレーションにおいて有利である。
【００１３】
一例では、ダイ１１０ａ〜１１０ｄの１つ又は複数は論理ダイを含む。論理ダイの一例は、処理回路要素、アドレス指定回路要素、又は他のメモリ管理回路要素を含むダイを含む。一例では、論理ダイはメモリアレイを含まない。３Ｄ  ＩＣデバイス１００の一例は、幾つかの積層メモリダイ及び単一論理ダイ（メモリダイと共に積層されるか又は積層されない場合がある）を含む。一例では、論理ダイは、論理ダイに対する容易なアクセスを提供する等のためにダイの積層体の縁部に配置される。
【００１４】
第１のインターコネクトライン１１６は、ダイ１１０ａ〜１１０ｄのそれぞれのダイ上でＩＣアレイ１１２とトランシーバ１１４との間のデータ経路を提供する。第２のインターコネクトライン１１８は、ダイ１１０ａ〜１１０ｄのそれぞれのダイのトランシーバ１１４とランディングパッド１３０ａ〜１３０ｄとの間のデータ経路を提供する。
【００１５】
ビア１２０ａ〜１２０ｃは、互いにすぐ隣で積層されるダイ１１０ａ〜１１０ｄのランディングパッド１３０ａ〜１３０ｄの間の通信経路を提供し、それにより、２つのダイ上のＩＣアレイ１１２間のデータ経路の一部を完成させる。或る場合には、互いの上に積層される２つ以上のダイ１１０ａ〜１１０ｄのビア１２０ａ〜１２０ｃは、直列に整列し、２つ以上のダイの間で直列データ経路を共に提供する可能性がある。
【００１６】
図３は、本発明の実施形態による８つのダイの積層体３００についてのブロック図の例を示す。８つのダイがブロック図の構成で示されるが、他の構成は、８つより少ないダイ又は多いダイを含み得る。
【００１７】
幾つかのビア３０２が示される。各ビア３０２は、図１及び図２に示すダイ１１０ａ〜１１０ｄの積層体と同様に、半導体ダイの積層体内のダイ３０７に対応する。一例では、ビア３０２は、図１及び図２からのビア１２０ａ〜１２０ｃと同様に構成される。ビア３０４は、ダイの積層体内のダイ３０６内に含まれ、ドライバ３１２、プリドライバ３１４、及びレシーバ３０８と同じダイ３０６内にあるように示される。
【００１８】
図３は、ダイ３０６内の単一ビア３０４に対応する複数のドライバ３１２を示す。ドライバ３１２の１つ又は複数は、ダイの積層体３００内の選択されたダイにビア３０４、３０２を通して信号をドライブするために個々に又は共に（例えば、並列に）動作するように選択可能である。レシーバ３０８が、示され、ダイの積層体３００内の他のダイ３０７から信号を受信するように動作可能である。一例では、ドライバ３１２及びレシーバ３０８は、図１からのトランシーバ１１４等のトランシーバ内に配置される。図３のブロック図は、例証を容易にするために簡略化される。各ダイ３０７は、ビア３０２を含むだけでなく、トランシーバ１１４等のトランシーバ内のドライバ及びレシーバもまた含む。
【００１９】
図３の例は、１つ又は複数のプリドライバ３１４を含む実施形態を示す。プリドライバは、ドライバ３１２の１つ又は複数に結合されて、信号伝送の速度及び／又は性能を改善し得る。一例では、１つ又は複数のプリドライバ３１４は、関連するドライバ３１２と共に千鳥配列されて、信号のスルーレートを減少させる。一例では、（プリドライバを通した）各ドライバについてのイネーブル信号用のタイミングは、千鳥配列され、それが、次に、最終出力における信号遷移をよりスムーズにする。スルーレート制御を有する構成は、出力のオーバシュート及び／又はアンダーシュートを低減し、信号送信を改善する。
【００２０】
一例では、複数のプリドライバ３１４は、１対１対応で、対応する複数のドライバ３１２に関連する。別の例では、１つのプリドライバが、複数のドライバに関連する。例えば、図３は、単一ビア３２２に対応するダイ３２０内の第２の複数のドライバ３１６を示す。単一プリドライバ３１８は複数のドライバ３１６に関連する。ダイ３０６と同様に、ダイ３２０もまた、レシーバ３１０を持つように示される。
【００２１】
単一ビアに対応する複数のドライバを有する構成は、異なる数のダイの積層体内で信号をドライブするときに柔軟性を提供する。例えば、８ダイ積層体内で信号をドライブするために、ドライバは、考えられる最大の距離がカバーされることを保証するため、少なくとも７つのダイを通して信号をドライブするのに十分な電力を提供するように構成され得る。しかし、同じドライバ構成が４ダイ積層体内で使用される場合、更なる電力能力が浪費される。したがって、より低い電力構成が、４ダイ積層体内で電力節約を提供する可能性がある。単一ビアに対応する複数のドライバを有する図３及び図４等の構成は、ダイの大きな積層体内で信号をドライブすることが必要とされるとき複数のドライバを使用するように構成され、更なる電力ドライブが必要とされないときにダイのより小さな積層体内で少数のドライバを使用するように構成される。
【００２２】
例えば、図４は、本発明の実施形態による、４つのダイの積層体４００についてのブロック図の例を示す。幾つかのビア４０２が示される。各ビア４０２は、図３の場合と同様に、半導体ダイの積層体内のダイ４０７に対応する。ビア４０４は、ダイの積層体４００内のダイ４０６内に含まれ、ドライバ４１２、プリドライバ４１４、及びレシーバ４０８と同じダイ４０６内にあるように示される。図３と同様に、一例では、複数のプリドライバ４１４が含まれ、プリドライバ４１４は、複数のドライバ内の各ドライバ４１２に関連する。図３と同様に、単一ビア４２２に対応するダイ４２０内の第２の複数のドライバ４１６を示す。単一プリドライバ４１８は複数のドライバ４１６に関連する。ダイ４０６と同様に、ダイ４２０もまた、レシーバ４１０を持つように示される。
【００２３】
一例では、ダイ４０６は、図３からのダイ３０６に実質的に同一である。使用されるドライバ４１２、３１２の数は、図３の場合、８ダイ積層体の電力ニーズ、図４の場合、４ダイ積層体の電力ニーズ、又は、他の数のダイの場合、積層されたダイ構成の電力ニーズに対応するよう選択される可能性がある。単一ダイ構成は、性能目標を満たし、同時に、積層体内のダイの数に対処するための電力ニーズを減少するために、選択可能な数のドライバを持つように製造される可能性がある。
【００２４】
図３に戻ると、例として、一実施形態では、複数のドライバ内に２つのドライバ３１２が存在する。他の例では、３つ以上のドライバ３１２が、幾つかのドライバ内に含まれ得る。積層されるダイデバイス内のダイの数について所望される柔軟性の程度に応じて、他の数のドライバが含まれ得る。
【００２５】
一例では、ドライバ３１２は、サイズが実質的に同じである。例えば、単一ドライバは、４ダイ積層体内で信号をドライブするために使用され、実質的に同じサイズの更なる第２のドライバが、第１のドライバに付加されて、８ダイ積層体内で信号を駆動する能力を提供し得る。別の例では、ドライバは、サイズが実質的に同じでない。例えば、単一ドライバは、２ダイ積層体内で信号をドライブするために使用され、より大きなサイズの更なる第２のドライバは、付加されて、８ダイ積層体内で信号を駆動する能力を提供し得る。
【００２６】
一例では、複数のドライバは、ダイの積層体内の１つのダイ内にあり得る。複数のドライバを有するダイは、複数のメモリダイに結合した論理ダイであり得る。他の例では、ダイの積層体内の各ダイは、上記実施形態に述べるように複数のドライバを含む。各ダイ内に複数のドライバを含む１つの利点は、製造効率を含む。１つの物理的ダイ構成が、製造され、複数のドライバ内の１つ又は複数のドライバを使用して、３Ｄ積層構成内の任意の選択された数のダイに効率的に電力供給するように、後で電気的に構成される可能性がある。
【００２７】
図３は、幾つかのドライバ３１２及び／又はプリドライバ３１４を選択するために使用される可能性がある選択器３１５を示す。一例では、選択器３１５は、例えば、ホストプロセッサ（図示せず）からの命令を使用して電源投入時に作動される。幾つかのドライバ４１２及び／又はプリドライバ４１４を選択するために使用される可能性がある選択器４１５を同様に含む図４が示される。一例では、単一ドライバは、デフォルトによって選択され（例えば、単一ドライバは、動作中であるときに常にイネーブルされるように構成される）、更なるドライバ（複数可）は、ダイの積層体内のより多くの数のダイのニーズを満たすために選択可能に付加され得る。換言すれば、更なるドライバは、任意選択で選択されるように構成される。
【００２８】
図５は、図３又は図４に示すような例示的な構成の場合と同様に、複数のドライバを形成するために使用され得るドライバ５００の一例を示す。ドライバ５００は、第１の電圧供給ノード５０２、第２の電圧（例えば、グラウンド）供給ノード５０４、及び入力５０８を含む。図５の例示的なドライバ５００は、入力５０８からの単一入力信号で動作するＰチャネルトランジスタ５１０及びＮチャネルトランジスタ５１２を含む。フィードバックトランジスタ５１４は、フィードバック回路５１６によってドライブされて、出力５０６における電圧を制御する。
【００２９】
図６は、図３又は図４に示すような例示的な構成の場合と同様に、複数のドライバを形成するために使用され得るドライバ６００の一例を示す。ドライバ６００は、第１の電圧供給ノード６０２、第２の電圧（例えば、グラウンド）供給ノード６０４、第１の入力６０８、及び第２の入力６１０を含む。図６の例示的なドライバ６００は、第１及び第２の入力６０８、６１０を使用して、出力６０６に送信されるハイ又はロー信号を選択する。フィードバックトランジスタ６１４は、フィードバック回路６１６によってドライブされて、出力６０６における電圧を制御する。
【００３０】
図７は、図６からのドライバ６００と同様の、第１のドライバ７０２及び第２のドライバ７０４を含む複数のドライバ７００の一例を示す。第１のドライバ７０２は第１のフィードバックトランジスタ７０６を含み、第２のドライバ７０４は第２のフィードバックトランジスタ７０８を含む。幾つかの入力７１４が使用されて、出力７１２におけるハイレベル又はローレベルを制御する。入力７１４は、図３及び図４からの選択器３１５、４１５と同様の選択器によって選択されて、ドライバ及び／又はプリドライバをターンオン又はターンオフする。スウィングレベルは、フィードバック回路７１０によって左右される。
【００３１】
図７の構成は、第１のフィードバックトランジスタ７０６と第２のフィードバックトランジスタ７０８の両方に結合された共有フィードバック回路７１０を使用する。共有フィードバック回路７１０を有する構成は、より大きな電力効率及びダイ上での減少された回路リアルエステートを提供し得る。
【００３２】
本明細書で使用されるように、用語「装置（ａｐｐａｒａｔｕｓ）」は、限定することなく、システム、デバイス、回路要素、チップ組立体等を含む種々の構造及び構成を指すために使用される。コンピュータ等の装置の実施形態は、高レベルデバイスアプリケーションの実施形態を示す図８に含まれる。図８は、本発明の実施形態による、少なくとも１つの３Ｄ  ＩＣデバイス８０４を組込む装置８００のブロック図である。図８に示す装置８００は、本発明がそこで使用される可能性があるシステムの一例に過ぎない。他の例は、メーンフレームシステム、タブレットコンピュータ、携帯情報端末（ＰＤＡ）、携帯電話、ＭＰ３プレーヤ、航空機、衛星、軍用車両等を含むが、それに限定されない。
【００３３】
この例では、装置８００は、システムの種々のコンポーネントを結合するシステムバス８０２を含むデータ処理システムを備える。システムバス８０２は、情報ハンドリングシステム８００の種々のコンポーネントの間で通信リンクを提供し、単一バスとして、バスの組合せとして、又は任意の他の適した方法で実装され得る。
【００３４】
チップ組立体８０４がシステムバス８０２に結合される。チップ組立体８０４は、任意の回路又は動作可能に互換性がある回路の組合せを含み得る。一実施形態では、チップ組立体８０４は、任意のタイプである可能性があるプロセッサ８０６を含む。本明細書で使用されるように、「プロセッサ」は、限定することなく、マイクロプロセッサ、マイクロコントローラ、グラフィクスプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、或いは任意の他のタイプのプロセッサ又は処理回路等の任意のタイプの計算回路を意味する。「マルチコア」デバイス等の複数のプロセッサもまた、本発明の実施形態の範囲内にある。
【００３５】
一実施形態では、上記実施形態で述べた３Ｄ半導体デバイス等のメモリデバイス８０７は、チップ組立体８０４内に含まれる。いろいろなメモリデバイス構成がチップ組立体８０４内で使用され得ることを当業者は認識するであろう。許容可能なタイプのメモリチップは、ＳＤＲＡＭ、ＳＬＤＲＡＭ、ＲＲＡＭ、及び他のＤＲＡＭ等のダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含むが、それに限定されない。メモリチップ８０７はまた、ＮＡＮＤメモリ又はＮＯＲメモリ等の不揮発性メモリを含む可能性がある。
【００３６】
一実施形態では、プロセッサチップ以外の更なる論理チップ８０８がチップ組立体８０４内に含まれる。プロセッサ以外の論理チップ８０８の例は、アナログ・デジタル変換器を含む。カスタム回路、特定用途向け集積回路（ＡＳＩＣ）等のような論理チップ８０８上の他の回路もまた、本発明の一実施形態に含まれる。
【００３７】
装置８００はまた、外部メモリ８１１を含み得る。外部メモリ８１１は、次に、１つ又は複数のハードドライブ８１２、及び／又は、フロッピー（登録商標）ディスケット、コンパクトディスク（ＣＤ）、デジタルビデオディスク（ＤＶＤ）、及び同様なもの等の取外し可能媒体8１３を操作する１つ又は複数のドライブ等の、特定のアプリケーションに適した１つ又は複数のメモリ要素を含む可能性がある。上記例で述べるように構築されたメモリが、装置８００内に含まれる。
【００３８】
装置８００はまた、モニタ等のディスプレイデバイス８０９、スピーカ等のような更なる周辺コンポーネント８１０、並びに、マウス、又は、システムユーザが、情報を装置８００に入力し、装置８００からの情報を受取ることを可能にする任意の他のデバイスを含む可能性がある、キーボード及び／又はコントローラ８１４を含み得る。
【００３９】
本発明の幾つかの実施形態が述べられたが、上記リストは網羅的であることを意図されない。特定の実施形態が、本明細書で示し述べられたが、同じ目的を達成するよう目論まれる任意の配置構成が、示す特定の実施形態と置換され得ることが当業者によって認識されるであろう。本出願は、本発明の任意の適応形態及び変形形態をカバーすることを意図される。上記説明が制限的でなく例証的であることと意図されることが理解される。上記実施形態の組合せ及び他の実施形態は、上記説明を調査すると、当業者に明らかになるであろう。
【図１】
2015520432.tif 000003
【図２】
2015520432.tif 000004
【図３】
2015520432.tif 000005
【図４】
2015520432.tif 000006
【図５】
2015520432.tif 000007
【図６】
2015520432.tif 000008
【図７】
2015520432.tif 000009
【図８】
2015520432.tif 000010
【国際調査報告】
2015520432.tif 000011
2015520432.tif 000012