(57)【要約】  装置が、第１及び第３のノード（Ｎ１、Ｎ３）間に結合される第１のスイッチ（Ｑ１）、第１及び第４のノード（Ｎ１、Ｎ４）間に結合される第２のスイッチ（Ｑ２）、第２及び第３のノード（Ｎ２、Ｎ３）間に結合される第３のスイッチ（Ｑ３）、及び第２及び第４のノード（Ｎ２、Ｎ３）間に結合される第４のスイッチ（Ｑ４）を備えたＨブリッジを有する。第１のノード（Ｎ１）及び第１の供給レール（ＶＤＤ）に結合される第１のソースフォロワ（Ｑ７）が、第１の基準信号（ＲＥＦ１）を受信するように構成される。第２のノード（Ｎ２）及び第２の供給レール（ＶＳＳ）に結合される第２のソースフォロワ（Ｑ８）が第２の基準信号（ＲＥＦ２）を受信するように構成される。
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【特許請求の範囲】
【請求項１】
装置であって、
第１の供給レール、
第２の供給レール、
Ｈブリッジであって、第１のノードと、第２のノードと、第３のノードと、第４のノードと、前記第１及び第３のノード間に結合される第１のスイッチと、前記第１及び第４のノード間に結合される第２のスイッチと、前記第２及び第３のノード間に結合される第３のスイッチと、前記第２及び第４のノード間に結合される第４のスイッチとを有する、前記Ｈブリッジ、
第１のソースフォロワであって、前記Ｈブリッジの前記第１のノードに結合され、前記第１の供給レールに結合され、及び第１の基準信号を受信するように構成される、前記第１のソースフォロワ、及び
第２のソースフォロワであって、前記Ｈブリッジの前記第２のノードに結合され、前記第２の供給レールに結合され、及び第２の基準信号を受信するように構成される、前記第２のソースフォロワ、
を含む、装置。
【請求項２】
請求項１に記載の装置であって、前記第１及び第２のスイッチが第１及び第２のＰＭＯＳトランジスタを更に含み、前記第１及び第２のＰＭＯＳトランジスタの各々が、そのソースで前記第１のノードに結合される、装置。
【請求項３】
請求項２に記載の装置であって、前記第３及び第４のスイッチが第１及び第２のＮＭＯＳトランジスタを更に含み、前記第１及び第２のＮＭＯＳトランジスタの各々が、そのソースで前記第２のノードに結合される、装置。
【請求項４】
請求項３に記載の装置であって、前記第１のソースフォロワが、そのソース及びボディで前記第１のノードに結合され、そのドレインで前記第１の供給レールに結合され、及びそのゲートで前記第１の基準信号を受信するように構成される第３のＮＭＯＳトランジスタを更に含む、装置。
【請求項５】
請求項４に記載の装置であって、前記第２のソースフォロワが、そのソース及びボディで前記第２のノードに結合され、そのドレインで前記第２の供給レールに結合され、及びそのゲートで前記第２の基準信号を受信するように構成される第３のＰＭＯＳトランジスタを更に含む、装置。
【請求項６】
請求項５に記載の装置であって、前記第３のＮＭＯＳ及び第３のＰＭＯＳトランジスタが、デプリーションモードトランジスタである、装置。
【請求項７】
請求項６に記載の装置であって、
前記Ｈブリッジを含む送信回路を有するトランスミッタ、
前記第３及び第４のノードに結合される送信チャネル、及び
相互接続に結合されるレシーバ、
を更に含む、装置。
【請求項８】
請求項７に記載の装置であって、前記送信回路が、
入力回路、及び
前記入力回路と、前記第１及び第２のＰＭＯＳトランジスタのゲートと、前記第１及び第２のＮＭＯＳトランジスタのゲートとに結合される書き込み回路、
を更に含む、装置。
【請求項９】
請求項８に記載の装置であって、前記送信チャネルが相互接続を更に含む、装置。
【請求項１０】
請求項８に記載の装置であって、前記レシーバが磁気ヘッドを更に含む、装置。
【請求項１１】
請求項８に記載の装置であって、前記書き込み回路が、前記第１及び第２のＰＭＯＳトランジスタの前記ゲートと前記第１及び第２のＮＭＯＳトランジスタの前記ゲートとに結合されるドライバを更に含む、装置。
【請求項１２】
請求項１に記載の装置であって、前記送信回路が、
入力回路、及び
前記入力回路と、第１及び第２のＰＭＯＳトランジスタのゲートと、第１及び第２のＮＭＯＳトランジスタのゲートとに結合される書き込み回路、
を更に含む、装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、概してトランスミッタに関し、更に特定して言えば、ソースフォロワを用いるＨブリッジを有する電圧モードトランスミッタに関連する。
【背景技術】
【０００２】
図１は、例示の従来のドライバ１００を示す。オペレーションにおいて、コントローラ１０２が、相補型駆動又は制御信号をＨブリッジ１０４（これは概してトランジスタＱ１〜Ｑ４及びキャパシタＣ１及びＣ２を含む）に提供する。具体的には、これらの相補型信号は、レジスタＲ１及びＲ２（これらは典型的にインピーダンスマッチングレジスタである）及び送信チャネル（図示せず）に対し出力信号を生成するため、トランジスタ対Ｑ１及びＱ２（これらは、図示するように、ＰＭＯＳトランジスタである）及びトランジスタ対Ｑ３及びＱ４（これらは、図示するように、ＮＭＯＳトランジスタである）に供給される。これは、コントローラ１０２が、１つの電流経路をつくるため、逆に別の電流経路のために、論理高又は「１」信号をトランジスタＱ１及びＱ４に提供する（一方で、論理低又は「０」信号をトランジスタＱ２及びＱ３に提供する）ことを意味する。いずれの電流経路でも、トランジスタＱ５及びＱ６を用いた結果生じる損失がある。即ち、電流源として動作するトランジスタＱ５及びＱ６に起因して高出力インピーダンス及び遅い応答がある。従って、改善された性能を有するドライバが求められている。
【０００３】
従来の回路の幾つかの例は、下記文献に記載されている。
【特許文献１】米国特許番号第６，９１７，１６９号
【特許文献２】米国特許番号第５，６８９，１４４号
【特許文献３】米国特許公開番号２００８／０２５２３７２
【非特許文献１】Krenzket et al, "A 36-V H-BRIDGE DRIVER INTERFACE IN A STANDARD 0.35-μm CMOS PROCESS," IEEE Intl. Symposium on Circuits and Systems 2005, Vol. 4, May 23-26 2005, pp. 3651-3554
【発明の概要】
【０００４】
１つの態様において、本発明は或る装置を提供する。
【０００５】
この装置の説明される一実施例が、第１の供給レール、第２の供給レール、Ｈブリッジ、第１のソースフォロワ、及び第２のソースフォロワを含む。Ｈブリッジは、第１のノードと、第２のノードと、第３のノードと、第４のノードと、第１及び第３のノード間に結合される第１のスイッチと、第１及び第４のノード間に結合される第２のスイッチと、第２及び第３のノード間に結合される第３のスイッチと、第２及び第４のノード間に結合される第４のスイッチとを有する。第１のソースフォロワは、Ｈブリッジの第１のノードに結合され、第１の供給レールに結合され、及び第１の基準信号を受信するように構成される。第２のソースフォロワは、Ｈブリッジの第２のノードに結合され、第２の供給レールに結合され、及び第２の基準信号を受信するように構成される。
【０００６】
特定の実装において、第１及び第２のスイッチは更に、第１及び第２のＰＭＯＳトランジスタを含み得、第１及び第２のＰＭＯＳトランジスタの各々は、そのソースで第１のノードに結合される。第３及び第４のスイッチは更に、第１及び第２のＮＭＯＳトランジスタを含み得、第１及び第２のＮＭＯＳトランジスタの各々は、そのソースで第２のノードに結合される。第１のソースフォロワは更に、そのソース及びボディで第１のノードに結合され、そのドレインで第１の供給レールに結合され、及びそのゲートで第１の基準信号を受信するように構成される第３のＮＭＯＳトランジスタを含み得る。第２のソースフォロワは更に、そのソース及びボディで第２のノードに結合され、そのドレインで第２の供給レールに結合され、及びそのゲートで第２の基準信号を受信するように構成される第３のＰＭＯＳトランジスタを含み得る。第３のＮＭＯＳ及び第３のＰＭＯＳトランジスタはデプリーションモードトランジスタである。
【０００７】
別の態様において或る装置が提供される。この装置は、第１の供給レール、第２の供給レール、トランスミッタ、送信チャネル、及びレシーバを含む。トランスミッタは、Ｈブリッジ、第１のソースフォロワ、及び第２のソースフォロワを有する。Ｈブリッジは、第１のノードと、第２のノードと、第３のノードと、第４のノードと、第１及び第３のノード間に結合され、送信回路により制御される第１のスイッチと、第１及び第４のノード間に結合され、送信回路により制御される第２のスイッチと、第２及び第３のノード間に結合され、送信回路により制御される第３のスイッチと、第２及び第４のノード間に結合され、送信回路により制御される第４のスイッチとを有する。第１のソースフォロワは、Ｈブリッジの第１のノードに結合され、第１の供給レールに結合され、及び第１の基準信号を受信するように構成される。第２のソースフォロワは、Ｈブリッジの第２のノードに結合され、第２の供給レールに結合され、及び第２の基準信号を受信するように構成される。
【０００８】
特定の実装において、送信回路は更に、入力回路、及び書き込み回路を含み得、書き込み回路は、入力回路と、第１及び第２のＰＭＯＳトランジスタのゲートと、第１及び第２のＮＭＯＳトランジスタのゲートとに結合される。送信チャネルは更に相互接続を含み得る。レシーバは更に磁気ヘッドを含み得る。書き込み回路は更に、第１及び第２のＰＭＯＳトランジスタのゲートと第１及び第２のＮＭＯＳトランジスタのゲートとに結合されるドライバを更に含み得る。
【図面の簡単な説明】
【０００９】
【図１】図１は、従来のＨブリッジトランスミッタの一例の図である。
【００１０】
【図２】図２は、本発明に従ったシステムの図である。
【００１１】
【図３】図３は、図２のシステムの例示の実装の図である。
【００１２】
【図４】図４は、図２及び図３のシステムのドライバの一例の図である。
【００１３】
【図５】図５は、図１及び図４のドライバの性能を比較する図である。
【発明を実施するための形態】
【００１４】
図２は、本発明に従ったシステム２００の一例を図示する。オペレーションにおいて、トランスミッタ２０２（及び特に送信回路２０４）が入力信号ＩＮを受け取る。送信回路２０４（これは、例えば、波形整形オペレーションを実行することができる）が、送信チャネル２０８を介して信号を駆動させ得るドライバ２０６に制御信号を提供する。その後レシーバ２１０が、送信チャネル２０８から受信した信号に基づいて出力信号ＯＵＴを生成し得る。
【００１５】
システム２００の１つの例示の実装を図３で見ることができる。この例では、システム２００は、ハードディスクドライブ又はＨＤＤ（これは３００で示す）に対する書き込みチャネルとして実装される。システム３００では、書き込み信号が、プリアンプ３０１（即ち入力回路３０２）によりＨＤＤチャネルから受信される。集合的に、入力回路３０２及び書き込み回路３０４が、ドライバ２０６に書き込み信号を相互接続３０８を介して磁気ヘッド３１０に送信させるように波形整形を実施することができる。この書き込み信号に基づいて、磁気ヘッド３１０は、ＨＤＤプラッタに書き込むことができる。
【００１６】
ドライバ２０６（これは図４において更に詳細に見ることができる）は、システム２００及び３００において用いられる。ドライバ２０６は、電流源（即ち、トランジスタＱ５及びＱ６）がソースフォロワ（即ち、トランジスタＱ７及びＱ８）で置き換えられていることを除き、ドライバ１００と同様の構造を有する。ソースフォロワは、Ｈブリッジ１０４のノードＮ１及びＮ２に結合される。ソースフォロワは、ソース電圧の変化（これはＨブリッジ１０４のスイッチングの間生じる）に（電流源に比して）非常に速く応答する。トランジスタＱ７及びＱ８のゲートは概して、固定基準電圧ＲＥＦ１及びＲＥＦ２に保たれるため、如何なるソース電圧変動も、トランジスタＱ７及びＱ８のゲート・ソース電圧の増大となり、これはドレイン・ソース電流の急速な増大を促す。そのため、ドライバ２０６は、出力ノードＮ３及びＮ４をドライバ１００に比して一層速く充電及び放電し、効率を改善する。
【００１７】
また、ソースフォロワ（即ち、トランジスタＱ７及びＱ８）を用いることにより、Ｈブリッジ１０４にルックバック（looking back）する共通ソースインピーダンスＺＯＵＴも低減する。ドライバ１００に戻ると、インピーダンスＺＯＵＴ，１００は下記である。
【数１】
2015518313.tif 000003
ここで、ＺＳＷＩＴＣＨはスイッチインピーダンス（即ち、トランジスタＱ１〜Ｑ４の一つのオン抵抗）であり、ＺＣＳは電流源インピーダンスであり、ＶＡはトランジスタＱ５又はＱ６のアーリー電圧であり、ＩＤはトランジスタＱ５又はＱ６のドレイン電流である。これは、約１０Ｖのアーリー電圧及び約５０ｍＡのドレイン電流ＩＤでは、インピーダンスＺＯＵＴ，１００は約２００Ωである（これは非常に高い）ことを意味する。ドライバ２０６で、インピーダンスＺＯＵＴ，２０６は、下記である。
【数２】
2015518313.tif 000004
ここで、ＺＳＦはソースフォロワインピーダンスであり、Ｗ／ＬはトランジスタＱ７又はＱ８のアスペクト比であり、ＣＯＸはトランジスタＱ７又はＱ８の酸化物ユニット静電容量であり、μはキャリア移動度であり、ＩＤはトランジスタＱ７又はＱ８のドレイン電流である。インピーダンスＺＯＵＴ，２０６は、相対的にずっと小さく、約１０ｍＡのドレイン電流ＩＤで約１〜５Ωである。従って、この一層低いインピーダンスは、一層高い周波数オペレーションを可能にするように結果の寄生極を一層高い周波数へ動かし得る。
【００１８】
性能を更に改善するため、トランジスタＱ７及びＱ８は、デプリーションモードトランジスタとし得る。デプリーションモードデバイス（即ち、デプリーションモードＮＭＯＳ又はＰＭＯＳトランジスタ）は負の閾値電圧ＶＴを有する。これにより、ソースフォロワ（即ち、トランジスタＱ７及びＱ８）が、レールＶＤＤ及びＶＳＳの電圧を超える基準電圧ＲＥＦ１及びＲＥＦ２を提供する（これらは通常チャージポンプで成される）必要なく、最大出力スイング（これは、理論的には、レールＶＳＳの電圧にトランジスタＱ８のドレイン・ソース電圧降下を加えたものから、レールＶＤＤの電圧からトランジスタＱ７のドレイン・ソース電圧降下を減じたものまでのダイナミックレンジである）を達成することが可能となる。
【００１９】
図５に移ると、ドライバ１００及び２０６の比較を見ることができる。図示するように、ドライバ２０６はドライバ１００よりずっと急速にセトリング（settle）する。その結果、ドライバ２０６の効率は、ドライバ１００の効率に比して著しく改善される。
【００２０】
当業者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び多くの他の実施例が可能であることが分かるであろう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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