(57)【要約】【課題】プロセスに対する特殊な要件を回避しながら、ポテンシャル隆起を防ぎつつ、理想的な一定の電場分布への段差状の近似を良好に実現することができる復調ピクセルおよびその製造方法を提供する。【解決手段】復調ピクセルは、光電荷が生成される基板１２と、基板１２上に位置するゲート層２２であって、少なくとも１つのｐｎ接合を有するゲート層２２とを備える。ゲート層２２は、基板１２に堆積された層に形成されてもよい。【選択図】図１６
2015512562.tif 000002
【特許請求の範囲】
【請求項１】
復調ピクセルであって、
光電荷が生成される基板と、
前記基板上のゲート層であって、少なくとも１つのｐｎ接合を有するゲート層と、
を備える、復調ピクセル。
【請求項２】
請求項１に記載の復調ピクセルにおいて、前記ゲート層が、前記基板に堆積された層に形成されている、復調ピクセル。
【請求項３】
請求項１に記載の復調ピクセルにおいて、前記基板がシリコンで、前記ゲート層がポリシリコンである、復調ピクセル。
【請求項４】
請求項１に記載の復調ピクセルにおいて、さらに、
前記ゲート層近傍のセンスノード、
を備える、復調ピクセル。
【請求項５】
請求項１に記載の復調ピクセルにおいて、前記ゲート層が、トグルゲートおよび積算ゲートを形成するようにドープされている、復調ピクセル。
【請求項６】
請求項５に記載の復調ピクセルにおいて、隣接するゲート同士のドーピングタイプが、互いに反対である、復調ピクセル。
【請求項７】
請求項１に記載の復調ピクセルにおいて、前記ゲート層が、ドリフト・感光部を形成している、復調ピクセル。
【請求項８】
請求項１に記載の復調ピクセルにおいて、前記ドリフト・感光部が、光電荷を復調部に提供する、復調ピクセル。
【請求項９】
請求項１に記載の復調ピクセルにおいて、前記ゲート層が、前記復調部のためのトグルゲートおよび積算ゲートを形成するようにドープされている、復調ピクセル。
【請求項１０】
請求項１に記載の復調ピクセルにおいて、さらに、
前記ｐｎ接合のｐ型領域とｎ型領域との間に位置する真性部分、
を備える、復調ピクセル。
【請求項１１】
請求項１に記載の復調ピクセルにおいて、さらに、
前記ゲート層に、ｐ＋／ｎ＋およびｐ−／ｎ−の、マルチステップまたはグレイマスクのドーピング、
を備える、復調ピクセル。
【請求項１２】
復調ピクセルを製造する方法であって、
光電荷が生成される基板上にゲート層を堆積する工程と、
前記ゲート層を、少なくとも１つのｐｎ接合を有するようにドープする工程と、
を含む、復調ピクセル製造方法。
【請求項１３】
請求項１２に記載の復調ピクセルの製造において、前記基板がシリコンで、前記ゲート層がポリシリコンである、復調ピクセル製造方法。
【請求項１４】
請求項１２に記載の復調ピクセル製造方法において、さらに、
前記ゲート層近傍のセンスノードを形成する工程、
を含む、復調ピクセル製造方法。
【請求項１５】
請求項１２に記載の復調ピクセル製造方法において、さらに、
前記ゲート層を、トグルゲートおよび積算ゲートを形成するようにドープする工程、
を含む、復調ピクセル製造方法。
【請求項１６】
請求項１５に記載の復調ピクセル製造方法において、隣接するゲート同士のドーピングタイプが、互いに反対である、復調ピクセル製造方法。
【請求項１７】
請求項１２に記載の復調ピクセル製造方法において、前記ゲート層が、ドリフト・感光部を形成する、復調ピクセル製造方法。
【請求項１８】
請求項１２に記載の復調ピクセル製造方法において、前記ドリフト・感光部が、光電荷を復調部に提供する、復調ピクセル製造方法。
【請求項１９】
請求項１２に記載の復調ピクセル製造方法において、さらに、
前記ｐｎ接合のｐ型領域とｎ型領域との間の真性部分を形成する工程、
を含む、復調ピクセル製造方法。
【発明の詳細な説明】
【関連出願】
【０００１】
本願は、2012年3月20日付出願の米国仮特許出願第61/613,363号について米国特許法第１１９条(e)項に基づく利益を主張する。この米国仮特許出願の全内容は、参照をもって本明細書に取り入れたものとする。
【背景技術】
【０００２】
一般的に、電荷ドメインの光検出には、従来から２種類のデバイスが使用されてきた。１つは埋込フォトダイオード（ＰＰＤ）（例えば、非特許文献１等を参照されたい）であって、現在ほとんどの相補型金属酸化膜半導体（ＣＭＯＳ）プロセス技術で作製可能である。もう１つはＭＯＳゲート構造を利用したタイプであって、ＣＭＯＳ技術でも、最適化された電荷結合素子（ＣＣＤ）技術でも製造可能である。
【０００３】
一般的な埋込フォトダイオードは、基板に２種類の埋込部を有する。これらの埋込部のドーピング濃度は、基板表面の極めて浅い非空乏化層と、その下方に位置する完全に空乏化された部分とを形成するように選択されている。図１を参照して、基板１２がｐ型ドープされている場合を考える。この場合の埋め込み過程は、深いｎ−型埋込部１４と、浅いｐ＋型埋込部１６との２回からなる。ｐ＋型埋込部１６は、ｎ−型層１４よりも横方向に長く延びており、基板１２に対する電気接続部を形成することができる。この構造体の一辺には、ＰＰＤ領域１４からセンスノード拡散部２０への電荷の転送を可能にするポリシリコンゲート１８が配置されている。通常、このいわゆる転送ゲート周辺の領域および当該転送ゲートは、電荷輸送プロセスに関して最適化されている。埋込領域１４が、光子が電荷に変換される感光部分２４を形成する。転送ゲート１８が低電位に設定されている限り、光生成電荷はＰＰＤ領域１４内に蓄積される。
【０００４】
次に図２を参照して、ＭＯＳゲート構造の場合を考える。通常、ＭＯＳゲート構造には、少なくとも所望の波長、あるいは、少なくとも５００ナノメートル（ｎｍ）を超える波長領域を一般的に透過させる、光透過性のポリシリコンゲート２２が採用される。光子により、基板１２のうちのゲート２２下の部分２４において電荷が生成される。隣接する転送ゲート１８が別の蓄積ゲート領域、あるいは、図示のようなセンスノード２０に対してチャネルを開放しない限り、生成された電荷がその部分２４に蓄積される。ＣＭＯＳプロセスを使用した場合、典型的にセンスノード２０はピクセル毎に別々に組み込まれる。反対に、ＣＣＤ技術を使用した場合、センスノードは１つだけで、それ以外に複数の蓄積部とシフトレジスタとが形成される。しかし、いずれの場合にも、感光要素の原理は同じである。
【０００５】
どちらのタイプであっても、電荷ドメインの光検出デバイスには、電荷の取扱い面に関して共通する短所がある。所与の光検出要素から別の蓄積部又はセンス領域に電荷を転送したいとき、そのような輸送プロセスの効率は、当該プロセスを支援する電場に大きく依存する。しかし、極端な場合、特にピクセルサイズが大きい場合（例えば、１マイクロメートルを超える場合）には、光検出領域の横方向の電場が、センスノードへの電荷の輸送を効率良く支援できなくなる。この状況を、転送ゲートを高電位レベルに設定した図３で例示する。感光領域２４内の電位分布が一様であると、センスノード２０への各電荷の輸送は、熱運動プロセスにより行われることになる。熱運動プロセスは、電場による電荷の移動よりも数桁遅い。
【０００６】
Seitzによる特許文献１に、電荷輸送を加速させる解決手段が開示されている。単一の高抵抗性ゲートに電流を流すことにより、横方向のドリフト電場を形成する。このアプローチの実用性は既に証明されている。しかし、ダイナミック動作モードで動作させると、恒久的な抵抗性損失に加えて容量性損失も生じるので、大型ピクセルのアレイともなると、消費電力量が膨大になる。
【０００７】
Buettgenによる特許文献２には、電荷輸送を加速させる別の解決手段が開示されている。なお、この米国特許の全内容は、参照をもって本明細書に取り入れたものとする。
【０００８】
この解決手段では、図４に示すように、感光部分全体にわたる単一のゲートの代わりに、複数の隣り合うゲート２２−１〜２２−ｎを用いて、感光部分２４の上に、小型で狭幅な複数のゲートからなるゲート列（gate train）を形成する。ゲート２２−１からゲート２２−ｎにかけて、印加する電圧を漸増させることにより、図５に示すような電位分布が生成される。この方法の効率は既に実証されている。特許文献２の方法と異なり、恒久的な電力消費を防ぐことができる。
【０００９】
半導体材料１２内の電位分布は、図５に示すようになるのが理想的である。具体的には、２つのゲート間の電位が漸増するのが理想的である。しかし、これは、隣り合うゲート２２間の電位ステップおよび２つのゲート２２−ｘ〜２２−（ｘ＋１）間の間隔に依存する。ゲート同士が近ければ近いほど、２つのゲート間のポテンシャル隆起（potential bump）は生じ難くなる。ＣＣＤプロセスにおいてゲート構造体同士を重ね合わせてゲート−ゲート間距離を典型的にナノメートル範囲とする理由は、そのためである。
【００１０】
ＰＰＤ型ピクセルについても、電荷輸送を加速させるアプローチが幾つか研究されている。１つは、空間に対して埋込部の電圧が変調されるようにｎ−型埋込層の形状を工夫するアプローチである。これは、非特許文献２に記載されている。その他にも、ｎ−型埋込部にドーピング勾配を適用することにより、空間に対する埋込部の電圧を変調させるアプローチがある。このアプローチは、例えば非特許文献３等に記載されている。
【００１１】
しかし、いずれのＰＰＤベースの方法にも、互いに共通する短所がある。埋込部の電圧はドーピング濃度で予め決まっており、外部から制御することができないので、前述したゲートベースのアプローチに比べると、ドリフト電圧の制御に関して全く融通が利かない。この短所は、数多くの用途に対してＰＰＤ型ピクセルの魅力を失わせる。速度向上の観点からみても、空間に対して埋込部の電圧を変調させるということは、感度を変調させるということを意味する。また、ポテンシャル隆起を抑えながら、理想的な電位分布関数を段差状に近似することが重要になるが、工場で、標準的なイメージングプロセスには通常はない、特殊なグレイマスクや複数の埋込過程を適用する必要がある。
【００１２】
同じくゲートベースのアプローチの場合にも、加工技術に特殊な要件が課せられる。具体的には、電力消費を出来るだけ抑えるためにゲートの抵抗を極めて高く設定する必要や、隣り合うゲート間のポテンシャル隆起を防ぐためにゲート間の隙間を狭くしたり、さらには、ゲート同士を重ね合わせたりする必要がある。また、複数のゲートを用いると、電位の勾配が離散化して常にステップ関数のようになってしまい、理想的な一定の勾配を実現することができない。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】米国特許第８２９９５０４号明細書
【特許文献２】米国特許第８１１５１５８号明細書
【非特許文献】
【００１４】
【非特許文献１】Nobukazu Teranishi et al, "No image lag photodiode structure in the interline CCD image sensor", IEEE, 1982
【非特許文献２】Cedric Tubert et al, "High Speed Dual Port Pinned-photodiode for Time-of-Flight Imaging", IISW, 2009
【非特許文献３】A. Spickermann et al, "CMOS 3D image sensor based on pulse modulated time-of-flight principle and intrinsic lateral drift-field photodiode pixels", ESSCIRC, 2011
【発明の概要】
【発明が解決しようとする課題】
【００１５】
本発明にかかる構造体は、前述したＰＰＤベースのアプローチやゲートベースのアプローチの短所を解消しながら、ドリフト電場を生成することができる。例えば、場合に応じて、狭幅のゲートや、ゲート同士の重ね合いや、複数の埋め込み過程や、グレイマスクなどといった、プロセスに対する特殊な要件を回避しながら、所与の蓄積領域と別の蓄積領域との間のポテンシャル隆起を防ぎつつ、理想的な一定の電場分布への段差状の近似を良好に実現することができる。
【課題を解決するための手段】
【００１６】
本発明は、復調ピクセルまたは飛行時間型ピクセルでのドリフト電場の生成に関する。ＣＣＤのようにゲート同士を重なり合わせたり、複数の狭幅なゲートを設けたりする場合（いずれの場合も、典型的なプロセスに変更を加える必要がある）のように、複数の別体のゲートを使用するのではなく、単一の大きなゲート（例えば、ポリシリコンゲートなど）をドープすることで、複数の疑似的に互いに分離された別個の部分を生成する。各ドーピング領域は、ｐｎ接合を介して互いに分離される。したがって、この手法をｐｎ構造ゲートと称する。
【００１７】
以下では、材料にポリシリコン系を使用したｐｎ構造ゲートを説明しているが、それ以外の半導体材料の使用を排除するものではなく、そのような材料を使用することも可能である。
【００１８】
概して述べると、本発明の一構成は、光電荷が生成される基板と、前記基板よりも上に位置する（前記基板に重なって位置する、つまり前記基板を覆うように位置する）ゲート層であって、少なくとも１つのｐｎ接合を有するゲート層とを備える復調ピクセルに関する。
【００１９】
実施形態において、前記ゲート層は、前記基板に設けられた分離層又は絶縁層の上に堆積した、ポリシリコン層のような１つの層に形成され得る。通常、前記ゲート層に隣り合うセンスノードが設けられ得る。この場合、トグルゲートおよび積算ゲートを用いることにより、光電荷を移動させることができる。これらトグルゲートおよび積算ゲートのドーピングタイプは、互いに反対である。
【００２０】
一実施形態において、前記ゲート層は、ドリフト及び感光部を形成し得る。前記ドリフト及び感光部は、光電荷を復調部に供給する。
【００２１】
概して述べると、本発明の他の構成は、光電荷が生成される基板に対してゲート層を堆積する工程と、前記ゲート層を、１つまたは複数のｐｎ接合を有するようにドープする工程とを含む、復調ピクセルの製造方法に関する。
【００２２】
新規な各構成の詳細および構成要素の組合せも含め、本発明の上述の特徴およびその他の特徴、ならびにその他の利点を、添付の図面を参照しながら具体的に説明し、特許請求の範囲で指摘する。本発明を具体化した後述の装置および方法は一例にすぎず、本発明を限定するものではない。本発明の原理および特徴は、本発明の範囲を逸脱しない範囲で様々な実施形態に用いることができる。
【００２３】
添付の図面における同一の符号は、異なる図をとおして同一の構成要素または構成を指す。図面は必ずしも縮尺どおりではなく、本発明の原理を表すことに重点を置いている。
【図面の簡単な説明】
【００２４】
【図１】センスノード埋込部を有する従来の埋込フォトダイオード（ＰＰＤ）を示す概略断面図である。
【図２】センスノード埋込部を有する従来のＭＯＳゲート型ピクセルを示す概略断面図である。
【図３】感光領域からセンスノードに電荷を転送するために転送ゲートを高電位レベルに設定した場合のＰＰＤの電位分布およびＭＯＳゲート構造を示す図である。
【図４】センスノードに向かって電位が増加する電位分布を生成するためのゲート列ベースのアプローチを示す概略断面図である。
【図５】ゲート列によって生成される、電荷の輸送を加速させるための電位が増加する電位分布を示す図である。
【図６】ｐｎ構造ゲートを示す概略断面図である。
【図７】反対方向に向いたダイオード同士の直列接続によるゲートのモデル化表現と、適切なダイオードバイアス印加によって所与の電位分布を生成した一例とを示す図である。
【図８Ａ】ｐｎ接合を逆バイアスした場合の電位分布を示す図である。
【図８Ｂ】ｐｎ接合を順バイアスした場合の電位分布を示す図である。
【図９】ドリフト電場の一様でない電位分布を示す図である。
【図１０】１つのｎ型ＰＧＭおよび複数のｐ型トグルゲートを具備する復調領域の概略断面と、その電位分布とを示す図である。
【図１１】積算ゲートの電位を低下させることによってアウトゲートを超えてセンスノードに電荷を流すシフト動作時の復調領域の概略断面と、その電位分布とを示す図である。
【図１２】ＰＧＭとＴＧとの間の電位ステップをより高くすることができる二重トグルゲートを具備する復調領域の概略断面と、その電位分布とを示す図である。
【図１３】ｐｎ構造ゲートを備えるサイロ形ドリフト電場型ピクセルの概略平面図である。
【図１４】ＪＦＥＴのように機能する不完全にドープされた（semi-doped）ポリゲートを示す概略断面図である。
【図１５】不完全にドープされたゲートを具備するドリフト電場領域の概略断面と、その電位分布とを示す図である。
【図１６】各種ゲート部分をｐ型領域によって互いに切り離すように不完全にドープされたゲートを具備する復調領域の概略断面と、その電位分布とを示す図である。
【図１７】不完全にドープされたｐｎ構造ゲートに基づいたサイロ形ドリフト電場型ピクセルの概略平面図である。
【図１８】２つの真性領域を有するｐｎ構造ゲートの概略断面と、その電位分布とを示す図である。
【図１９】１つの広い真性領域を有するｐｎ構造ゲートの概略断面と、その電位分布とを示す図である。
【図２０】作り付け電場（built-in field）を生成するようにドーピング濃度を段階的に変化させたｐｎ構造ゲートの概略断面と、その電位分布とを示す図である。
【図２１】ｎ＋／ｎ−／ｐ−／ｐ＋のドーピングが施されたｐｎ構造ゲートの概略断面と、その電位分布とを示す図である。
【発明を実施するための形態】
【００２５】
図６に、本発明の一具体例である任意の構成を示す。同図から、本発明の基本的思想が分かる。この具体例では、ｐ型基板１２を使用する。しかしながら、他の例ではｎ型基板も使用可能である。基板１２に対してゲート２２が堆積された後、当該基板１２上にパターンが形成される。ゲート２２は、絶縁層１１２によって基板１２から電気的に分離（絶縁）されている。
【００２６】
単一のゲート２２が、ｎ型ドープ領域及びｐ型ドープ領域１１０−１〜１１０−ｎを有するように構成され、当該部分１１０−１〜１１０−ｎ間の距離はゼロから数マイクロメートルに設定され得る。ｎ型ゲート領域および／ｐ型ゲート領域１１０−１〜１１０−ｎに適切な電圧を印加することにより、電圧分布をＣＣＤのように制御し、半導体のバルク材料１２内の電荷をＣＣＤのように輸送することができる。ｎ型ドープ領域とｐ型ドープ領域間の全ての部分または一部の部分は、低ｎ型ドープまたは低ｐ型ドープされているか、あるいは、一部の例では真性部分とされる（図６において、そのような部分または境界の一部に符号１１５を付している）。
【００２７】
この例では、ｎ型ドープされたセンスノード２０を使用する。センスノード２０は、光生成電荷を受けるためだけでなく、リセットフェーズ時に感光領域２４を空乏化するためにも利用される。
【００２８】
他の実施形態では、さらに、埋込チャネルが設けられてもよい。これは、感光領域２４のうちのゲート２２の直下に、さらなるｎ型埋込部を設けることで実現される。
【００２９】
ｐｎ構造ゲート２２は、図７に示すように複数のダイオードを直列接続したものとしてモデル化することができる。図７には、さらに、任意の電圧分布１１６が示されている。このような電圧分布１１６は、ゲート２２のダイオードを適切な電圧に設定することで生成される。いずれにせよ、電流経路内の少なくとも１つのｐｎ接合を逆バイアス動作モードにするので、ゲート２２内に電流は流れない。
【００３０】
ｐｎダイオード構造のポリシリコン層は知られている。ポリシリコン材料の粒径に応じてダイオード特性を測定し、光学的特性を利用した研究がある。例えば、2002年にwww.sciencedirect.com で閲覧可能であったSooraj V. Karnikによる“Lateral polysilicon p+-p-n+ and p+-n-n+ diodes”, Solid-state electronicsや、Ming-Dou Kerらによる“Design of Negative Charge Pump Circuit with Polysilicon Diodes in a 0.25-μm CMOS Process”や、S. Radovanovicらによる“High-speed lateral polysilicon photodiode in standard CMOS technology”などを参照されたい。しかし、既存のどの刊行物にも、ポリシリコンゲートにおいて複数のｐｎダイオードを互いに反対方向に配置することにより、当該ポリシリコンゲートの二次元ｐｎ構造を半導体材料内の電荷流の制御に特化させる技術は提案されていない。
【００３１】
ゲート２２を完全にドープした場合、当該ゲート２２は図８Ａのような構成になる。ｎ型領域１１０−ｎおよびｐ型領域１１０−ｐの双方が外部から接触された場合、ｎ型部分の電圧を、隣り合うｐ型部分の電圧に対して−０．３Ｖ未満としてはいけない（つまり、ｐ型部分の電圧から０．３Ｖ減じた電圧よりも小さくなければならない）。−０．３Ｖ未満になると、大電流が流れ始める。これは順バイアスダイオードに相当する。
【００３２】
逆バイアスモードのときには、ｎ型領域とｐ型領域との電圧差が大きくなってもよい。このとき、ｎ型領域の方が高電圧に設定される。その電圧が降伏電圧を下回らない限り、予想される電流は、漏れ電流だけである。この固有の電圧レベルは、ポリシリコン材料の粒径、ドーピング濃度、ｎ型領域とｐ型領域との間の距離などといったダイオード特性に大きく依存する。
【００３３】
図８Ａに、逆バイアスされることでｐｎ接合が大きな空乏化幅１１０−ｄを有する場合の電位分布を示す。図８Ｂに、空乏化幅が減少した順バイアス状態のダイオードを示す。
【００３４】
ＣＭＯＳプロセスにおけるｎ＋／ｐ＋のドレイン／ソースのドーピングを採用すると、ツェナーダイオード特性により、逆バイアスで大電流が発生する場合がある。ダイオード設計時にはこの点を考慮して、ｎ型領域とｐ型領域との間に所与の空間を挿入するようにしてもよい。この場合、ｎ型ドープ領域とｐ型ドープ領域との間の層はドープされておらず、場合によっては真性シリコン材料なので、事実上、ＰＩＮダイオードに相当する。一部の例として、さらに複数のドーピング過程を行ってもよい。
【００３５】
図９に、ｐｎ構造ゲートによってドリフト電場を形成する際のコンセプトを示す。図９には、複数の同一寸法のｎ型ドープ領域（１１０−１，１１０−３，…）およびｐ型ドープ領域（１１０−２，１１０−４，…）を含むドリフトゲートが示されている。ダイオードが確実にＶｎ＞Ｖｐとなるようにすることで、大電流の発生を回避できる。これは、各領域に接点を設けて、前述した条件に従って適切な電圧を印加することにより実現できる。変形例として、ゲート領域１つおきに接点を設けて、印加する電圧を漸増させることによっても実現可能である。
【００３６】
図１０に、本発明の一実施形態における、飛行時間型ピクセルの復調領域を示す。一般的に、このような復調領域は、高周波数（通常、メガヘルツ領域ないしギガヘルツ）で駆動される複数のゲートを具備する。これらのゲートは、トグルゲートＴＧと称される。典型的には、少なくとも２つのトグルゲートＴＧが設けられる。図示の例において、トグルゲートＴＧは、ｐ型ドープされたポリシリコンで構成される。好ましくは、前記復調領域は、さらに、ｎ型ドープされた中央のフォトゲートＰＧＭ、ｎ型ドープされた積算ゲートＩＮＴＧ、およびｐ型ドープされたアウトゲートＯＵＴＧを具備する。積算ゲートＩＮＴＧが蓄積要素として機能する一方、アウトゲートＯＵＴＧはその積算領域をセンスノードから切り離すのに利用される。
【００３７】
この例示的な実施形態では、２つのトグルゲートＴＧが中央のフォトゲートＰＧＭの片側に１つずつ設けられ、さらに、積算ゲートＩＮＴＧおよびアウトゲートＯＵＴＧが設けられる。したがって、復調過程では２つの出力サンプルを提供する。
【００３８】
図１０には、ゲートのｎ型領域とｐ型領域との間に隙間を描いていないものの、本発明ではそのような隙間を設けてもよい。電荷流の復調は、サンプリング関数に従ってＴＧゲートを切り替えることにより、同図の電位分布プロットに示すように中央の３つのゲートＰＧＭ，ＴＧの領域で行われる。電荷は２つの積算ゲートのうちの一方に流れ込んでそこに蓄積される。
【００３９】
積算ゲートＩＮＴＧは、積算時に最も高い電位（例えば、５Ｖ）に設定されるゲートである。図１０において積算ゲートＩＮＴＧがｎ型ポリシリコンとされている理由はこのためである。アウトゲートＯＵＴＧは、積算ゲートとセンスノードとの間に隔壁を構築するために、比較的低い電位（例えば、１Ｖ）に設定される。そのため、アウトゲートＯＵＴＧにはｐ型ポリシリコンが使用される。図１０には、さらに、このような構成に基づいた積算・復調フェース時の電位分布も示されている。
【００４０】
いわゆるシフトフェース時には、積算された電荷を読み出すために、これらの電荷がセンスノードに転送される。図１１に、シフトモード時に設定される電位を示す。
【００４１】
図１２に、一部の用途では、より良好な復調性能を実現することができるゲート構造の代替例を示す。トグルゲートＴＧ１，ＴＧ２は、二重ｐｎ構成とされる。復調領域を二重トグルゲートを具備したものとすることにより、ＰＧＭとＴＳとの間により大きな電位ステップを構築することが可能になる。
【００４２】
特許文献２に開示されたドリフト電場型復調ピクセルは、図１３に示すように、ドリフトおよび／または感光部２４と、復調部１２０とを備える。三角形状のドリフトおよび／または感光部２４を備えているため、このピクセルは、サイロ形ピクセルアーキテクチャと称されることがある。単一のｐｎ構造ゲート１１０が、感光部２４に形成されている。感光部２４は、ｎ型ドープされたポリシリコン１２４−１，１２４−３，１２４−５とｐ型ドープされたポリシリコン１２４−２，１２４−４，１２４−６の帯状体を交互に有する。このゲート１１０は、図６のように絶縁層によって基板から離間し且つ電気的に絶縁されている。
【００４３】
ドリフト部２４のこのような構造により、基板内で形成された光生成電荷キャリアが、中央のフォトゲートＰＧＭおよび（左右の）２つのトグルゲートＴＧを具備する復調部１２０に送出される。そして、その光生成電荷キャリアは、左側の積算ゲートＩＮＴＧおよび右側の積算ゲートＩＮＴＧで交互に蓄積される。サンプルの生成が完了すると、左側の積算ゲートＩＮＴＧまたは右側の積算ゲートＩＮＴＧで積算された光生成電荷が、対応する左側のアウトゲートＯＵＴＧまたは右側のアウトゲートＯＵＴＧを介して、左側のセンスノード１３０−Ｌまたは右側のセンスノード１３０−Ｒに送出される。
【００４４】
さらに、復調周期に先立って光生成電荷を排出するためのダンプノード１３６が設けられる。
【００４５】
半導体チップ工場が提供する数多くの標準的なプロセスでは、ベースドーピング濃度を最初から付加するので、真性ポリシリコンの堆積を行えないプロセスもある。しかし、ソース／ドレイン拡散過程を利用することで、ｎ型領域およびｐ型領域を形成してもよい。
【００４６】
埋め込み過程での注入エネルギー量（energy dose）およびゲートの厚さ次第では、１つのドーピングタイプが、ゲートの深さ全体に行き渡らない場合がある。この場合、不完全にドープされた（semi-doped）ゲートが形成される。
【００４７】
一例として、図１４に、ｎ型ベースドーピングを施したゲート１５０および少しｐ型ドープされた領域１５２を示す。ただし、これはあくまでも一例に過ぎず、本発明におけるベースドーピングはｎ型に限定されないものとし、反対のｐ型をベースドーピングとしてもよい。
【００４８】
この例では、左側のｎ型部分１５０−Ｌの電位を例えば３Ｖに設定し、右側のｎ型部分１５０−Ｒの電位を例えば２Ｖに設定することで、左側のｎ型部分１５０−Ｌを右側のｎ型部分１５０−Ｒよりも高電位に設定している。ｐ型領域１５２は、さらに低い電位（例えば、１Ｖ）に設定される。機能原理は、ＪＦＥＴデバイスと似ている。具体的には、ｐ型部分の電圧に依存して、その下に位置するチャネルがある程度の抵抗性を有する。結果として、図１４に示すように、基板下面に線形的な電位分布が構成される。
【００４９】
ｐ型ポリシリコン１５２の電位は、基板内の電位に直接影響を及ぼすのではなく、当該ｐ型ポリシリコン１５２と隣り合う２つのｎ型の島部分（island）間の抵抗を調節する。これにより、ｎ型部分間に、極めて高オーミック性の接続部が形成される。このような高抵抗性ゲートを用いることにより、ドリフト電場を実現することができる。
【００５０】
電位差が大き過ぎない場合にのみ、「チャネル」は抵抗性となる。反対に、電位差が大きすぎると、デバイスが飽和することで、電位分布の線形性が失われる可能性がある。
【００５１】
他の例として、図１５では、２段階のｐ型ドーピング１５２−Ｌ，１５２−Ｒを用いて３つの島部分１５０−Ｌ，１５０−Ｃ，１５０−Ｌを形成することで、ドリフト領域を作製している。
【００５２】
図１６に示すように、ピクセルの復調領域では、ｐ型ドープ領域１５２により、各種ゲート部分が効率良く互いに切り離される。具体的には、ｐ型ドープ領域１５２により、アウトゲートＯＵＴＧが積算ゲートＩＮＴＧから切り離され、積算ゲートＩＮＴＧがトグルゲートＴＧから切り離され、トグルゲートＴＧが中央のゲートＰＧＭから切り離される。ｐ型ドープ領域１５２には極めて低い電位が印加される。また、ｐ型領域１５２は出来るだけ小さい（狭幅であること）のが望ましい。
【００５３】
図１７に、サイロ形ドリフト電場型ピクセルの一例として、既述の実施形態に基づいたドリフト電場と、不完全にドープされたｐｎ構造ゲートに基づいた復調領域とを組み合わせたサイロ形ドリフト電場型ピクセルを示す。
【００５４】
感光部２４には、ｐ型ドープ領域１５２を有する単一のｐｎ構造ゲート１１０が形成されている。このゲート１１０は、図６のように絶縁層によって基板から離間し且つ電気的に絶縁されている。
【００５５】
ドリフト部２４のこのような構造により、基板内で形成された光生成電荷キャリアが、中央のフォトゲートＰＧＭおよび（左右の）２つのトグルゲートＴＧを具備する復調部１２０に送出される。そして、その光生成電荷キャリアは、左側の積算ゲートＩＮＴＧおよび右側の積算ゲートＩＮＴＧで交互に蓄積される。サンプルの生成が完了すると、左側の積算ゲートＩＮＴＧまたは右側の積算ゲートＩＮＴＧで積算された光生成電荷が、対応する左側のアウトゲートＯＵＴＧまたは右側のアウトゲートＯＵＴＧを介して、左側のセンスノード１３０−Ｌまたは右側のセンスノード１３０−Ｒに送出される。
【００５６】
以下では、本発明のさらなる例示的な実施形態について説明する。
【００５７】
［Ｐ／真性／Ｎ構造により生成される理想的な一定のドリフト電場］
【００５８】
完全にドープされたゲートに基づいて理想的な一定のドリフト電場を生成できる構成が、さらに存在する。ｎ型ドープ領域とｐ型ドープ領域とを引き離して、その間に低ドープされたポリシリコンゲート領域または全くドープされていない真性ポリシリコンゲート領域を作製することにより、いわゆるＰＩＮダイオード構造を実現することができる。真性領域は完全に空乏化し得るので、これにより、広い長さ（範囲）にわたって理想的な一定のドリフト電場を形成することができる。真性領域の長さ（範囲）の上限は、電圧レベル、ｎ型ドープ領域およびｐ型ドープ領域のドーピング濃度、ポリシリコン材料の粒径などに依存する。いずれにせよ、現実的な長さ（範囲）は数マイクロメートルである。
【００５９】
図１８に、２つの真性領域を有するｐｎ構造ゲートの一例を示す。
【００６０】
図１９に、１つの広い真性領域を用いたｐｎ構造ゲートの他の例を示す。
【００６１】
上記の構成は、完全に空乏化させるのに真性領域が大き過ぎない場合にのみ成立する。
【００６２】
複数の埋め込み過程が可能なプロセスであれば、ＨＬ接合を利用することにより、作り付けドリフト電場を実現することができる。図２０に、その一例を示す。さらなる改良形態として、埋込領域同士を少し引き離してその間に真性領域を作製することにより、所与の埋込領域と次の埋込領域との間の電位低下を引き延ばすことも可能である。グレイマスクを使用すれば、複数の埋め込み過程を立て続けに行わずとも、所与の空間にわたってドーピング濃度を異ならせることができる。
【００６３】
ｐ＋型ドープされたゲート領域とｎ＋型ドープされたゲート領域との間に真性領域を作製して空乏化幅を引き延ばす構成の変形例として、二次的な弱いｐ−型領域の埋込部および二次的な弱いｎ−型領域の埋込部を使用することが考えられる。図２１にこれを示す。
【００６４】
本発明は、異なる実施形態同士の組合せを排除しない。例えば、ドリフト領域のゲート構造を、ＨＬ接合とＰＩＮダイオードの両方を含むものとしてもよい。
【００６５】
以上のとおり、本発明を好ましい実施形態に基づいて具体的に図示し詳細に説明した。しかし、当業者であれば、添付の特許請求の範囲に包含される本発明の範囲を逸脱することなく形態および細部に対して様々な変更が可能であることを理解するであろう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【国際調査報告】
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