(57)【要約】ハイブリッドスプリットゲート型半導体。本技術に係る一実施形態において、半導体デバイスは、垂直チャネル領域と、当該垂直チャネル領域の第１の側で第１の深さにあるゲートと、垂直チャネル領域の第１の側で第２の深さにあるシールド電極と、垂直チャネル領域の第２の側で第１の深さにあるハイブリッドゲートとを備える。垂直チャネル領域の第２の側でハイブリッドゲートの下方の領域には、如何なる電極も存在しない。【選択図】  図１
2015519743.tif 000002
【特許請求の範囲】
【請求項１】
垂直チャネル領域と、
前記垂直チャネル領域の第１の側で第１の深さにあるゲートと、
前記垂直チャネル領域の前記第１の側で第２の深さにあるシールド電極と、
前記垂直チャネル領域の第２の側で前記第１の深さにあるハイブリッドゲートと、を備え、
前記垂直チャネル領域の前記第２の側で前記ハイブリッドゲートの下方の領域には、如何なる電極も存在しない、半導体デバイス。
【請求項２】
前記ゲート、前記シールド電極、及び前記ハイブリッドゲートがポリシリコンを含む、請求項１に記載の半導体デバイス。
【請求項３】
前記ゲート及び前記ハイブリッドゲートが電気的に結合された、請求項１に記載の半導体デバイス。
【請求項４】
前記ゲート及び前記シールド電極が、酸化物によって物理的に分離された、請求項１に記載の半導体デバイス。
【請求項５】
前記シールド電極及び前記ハイブリッドゲートが、前記垂直チャネル領域によって物理的に分離された、請求項１に記載の半導体デバイス。
【請求項６】
前記シールド電極に結合されたソース電極をさらに備えた、請求項１に記載の半導体デバイス。
【請求項７】
トレンチ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスを備えた、請求項１に記載の半導体デバイス。
【請求項８】
半導体基板の表面直下に配設された第１の細長構造であって、
前記表面の下方の第１の深さにあるゲート構造と、
前記表面の下方の第２の深さにあるシールド電極構造と、を備えた、第１の細長構造と、
前記表面直下に形成され、前記第１の深さにハイブリッドゲート構造を具備した第２の細長構造と、を備え、
前記第２の細長構造には、別の電極が存在しない、構造。
【請求項９】
前記第１及び第２の細長構造が平行である、請求項８に記載の構造。
【請求項１０】
前記ゲート構造及び前記ハイブリッドゲート構造が電気的に結合された、請求項８に記載の構造。
【請求項１１】
前記ゲート構造及び前記シールド電極構造が、酸化物によって物理的に分離された、請求項８に記載の構造。
【請求項１２】
前記半導体基板がドープされて、前記第１及び第２の細長構造間にボディ領域を形成した、請求項８に記載の構造。
【請求項１３】
前記半導体基板が、ソース領域及びドリフト領域をさらに備えた、請求項８に記載の構造。
【請求項１４】
トレンチパワー金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスを備えた、請求項８に記載の構造。
【請求項１５】
半導体基板に第１の深さまで形成された第１複数の第１のトレンチと、
前記半導体基板に第２の深さまで形成された第２複数の第２のトレンチと、を備え、
前記第１のトレンチが前記第２のトレンチと平行であり、
さらに、前記第１のトレンチが前記第２のトレンチと交互になっている、構造。
【請求項１６】
前記第１のトレンチが、第１のポリシリコンと、当該第１のポリシリコンの上の第２のポリシリコンとを含む第１の材料で充填された、請求項１５に記載の構造。
【請求項１７】
前記第２のトレンチが、前記第２のポリシリコンを含む第２の材料で充填された、請求項１６に記載の構造。
【請求項１８】
前記第１の材料が、前記第１のポリシリコンを前記第２のポリシリコンから分離する酸化物を含む、請求項１６に記載の構造。
【請求項１９】
前記半導体基板がドープされて、前記第１及び第２のトレンチ間に第３複数のボディ領域を形成した、請求項１５に記載の構造。
【請求項２０】
トレンチパワー金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスを備えた、請求項１５に記載の構造。
【発明の詳細な説明】
【関連案件】
【０００１】
[0001]本願は、２００９年１０月２１日に出願された米国特許出願第１２／６０３，０２８号「Ｓｐｌｉｔ  Ｇａｔｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅ  ｗｉｔｈ  Ｃｕｒｖｅｄ  Ｇａｔｅ  Ｏｘｉｄｅ  Ｐｒｏｆｉｌｅ」に関連する。また、本願は、２０１０年８月２６日に出願された米国特許出願第１２／８６９，５５４号「Ｓｔｒｕｃｔｕｒｅｓ  ａｎｄ  Ｍｅｔｈｏｄｓ  ｏｆ  Ｆａｂｒｉｃａｔｉｎｇ  Ｓｐｌｉｔ  Ｇａｔｅ  ＭＩＳ  Ｄｅｖｉｃｅｓ」に関連する。さらに、本願は、２０１２年４月３０日に出願された米国特許出願第１３／４６０，５６７号「ＨＹＢＲＩＤ  ＳＰＬＩＴ  ＧＡＴＥ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ」に関連しており、その優先権を主張する。このようなすべての出願は、参照によりそれら全体を本明細書に援用する。
【技術分野】
【０００２】
[0002]本技術の実施形態は、集積回路の設計及び製造の分野に関する。本技術の実施形態は、より詳細にはハイブリッドスプリットゲート型半導体のシステム及び方法に関する。本技術は、ハイブリッドスプリットゲート型半導体に関する。
【背景技術】
【０００３】
[0003]スプリットゲート型パワーＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）は、非スプリットゲート構造のパワーＭＯＳＦＥＴと比べて有利であると理解されている。しかし、従来のスプリットゲート型パワーＭＯＳＦＥＴは実質的に、プロセスジオメトリの縮小、例えばゲートピッチの縮小の利益を享受していない。一般的に、チャネル密度を高くするには、サブミクロンのセルピッチのスケーリングが望ましく、これにより、単位面積当たりのチャネル抵抗が減少する。しかし、このようなスケーリングは、単位面積当たりのメサ幅が狭くなる望ましくないことになり、ドリフト領域の抵抗が増大する場合がある。加えて、ゲート及びシールド電極の密度が高くなると、ゲート電荷及び出力キャパシタンスが有害なほど大きくなる場合がある。
【発明の概要】
【０００４】
[0004]したがって、ハイブリッドスプリットゲート型半導体デバイスのシステム及び方法が求められている。加えて、より微細、例えばより微小なゲートピッチ寸法で性能を向上させたハイブリッドスプリットゲート型半導体デバイスのシステム及び方法が求められている。集積回路の設計、製造、及び試験の既存のシステム及び方法と互換性があり、相互補完的な関係にあるハイブリッドスプリットゲート型半導体デバイスのシステム及び方法がさらに求められている。本技術の実施形態は、これらの問題に対処しようとするものである。
【０００５】
[0005]本技術に係る一実施形態において、半導体デバイスは、垂直チャネル領域と、当該垂直チャネル領域の第１の側で第１の深さにあるゲートと、垂直チャネル領域の第１の側で第２の深さにあるシールド構造と、垂直チャネル領域の第２の側で第１の深さにあるハイブリッドゲートとを備える。垂直チャネル領域の第２の側でハイブリッドゲートの下方の領域には、如何なるゲート又は電極も存在しない。
【０００６】
[0006]本技術の別の実施形態によれば、構造は、半導体基板の表面直下に配設された第１の細長構造を備える。この第１の細長構造は、上記表面の下方の第１の深さにあるゲート構造と、当該表面の下方の第２の深さにあるシールド構造とを備える。上記構造は、上記表面直下に形成され、第１の深さにハイブリッドゲート構造を具備した第２の細長構造をさらに備える。この第２の細長構造には、別のゲート又は電極構造が存在しない。第１及び第２の細長構造は、平行であってもよい。
【０００７】
[0007]本技術のさらに別の実施形態によれば、構造は、半導体基板に第１の深さまで形成された第１複数の第１のトレンチと、半導体基板に第２の深さまで形成された第２複数の第２のトレンチとを備える。第１のトレンチは第２のトレンチと平行であり、また、第１のトレンチは第２のトレンチと交互になっている。第１のトレンチには、第１のポリシリコンと、当該第１のポリシリコンの上に第２のポリシリコンとを含む第１の材料を充填してもよい。
【０００８】
[0008]本技術の方法の実施形態によれば、半導体基板に複数の第１のトレンチを第１の深さまで形成する。また、半導体基板に複数の第２のトレンチを第２の深さまで形成する。複数の第１のトレンチは、複数の第２のトレンチと平行である。また、複数の第１のトレンチの一部のトレンチは、複数の第２のトレンチの一部のトレンチと交互に隣接している。
【０００９】
[0009]本技術の別の方法の実施形態によれば、半導体基板に複数のトレンチを第１の深さまで形成する。これら複数のトレンチの一部のトレンチは、互いに平行である。また、複数のトレンチの１つおきのトレンチをマスキングし、複数のトレンチのマスキングしていないトレンチの深さを第２の深さまで深くする。また、パッド酸化物のパターン層により、上記深くするためのマスクを形成するようにしてもよい。
【００１０】
[0010]本技術のさらに別の方法の実施形態によれば、複数の平行な充填トレンチ構造を備えた縦型トレンチ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスを形成する。平行な充填トレンチ構造は、０．６μｍ以下のピッチ距離で離間しており、当該平行な充填トレンチ構造がそれぞれ、ＭＯＳＦＥＴのゲート構造を備える。
【００１１】
[0011]本明細書に組み込まれ、その一部を構成する添付の図面は、本技術の実施形態を示しており、以下の記述と併せて、本発明の原理を説明するのに役立つ。特に断りのない限り、図面は、正確な縮尺で描写していない。
【図面の簡単な説明】
【００１２】
【図１】ハイブリッドスプリットゲート型半導体デバイスのトレンチ部の断面図である。
【図２Ａ】ハイブリッドスプリットゲート型半導体の製造方法に係る図である。
【図２Ｂ】ハイブリッドスプリットゲート型半導体の製造方法に係る図である。
【図２Ｃ】ハイブリッドスプリットゲート型半導体の製造方法に係る図である。
【図２Ｄ】ハイブリッドスプリットゲート型半導体の製造方法に係る図である。
【図２Ｅ】ハイブリッドスプリットゲート型半導体の製造方法に係る図である。
【図２Ｆ】ハイブリッドスプリットゲート型半導体の製造方法に係る図である。
【発明を実施するための形態】
【００１３】
[0014]以下、本発明の種々の実施形態を、その添付の図面に例示されるハイブリッドスプリットゲート型半導体に詳しく参照する。本発明は、これら実施形態に関連して説明するが、本発明をこれら実施形態に限定するものではないことを理解されたい。逆に、本発明は、添付の特許請求の範囲に規定する本発明の主旨及び範囲に含まれ得る代替、変更、及び均等物を網羅するものである。さらに、以下の本発明の詳細な説明においては、非常に多くの具体的詳細を記載することによって、本発明を十分理解できるようにする。しかし、当業者であれば、これら具体的詳細を伴わずに本発明を実施できることが理解するであろう。他の例では、本発明の態様が無用に不明瞭となることのないように、周知の方法、手順、構成要素、及び回路の詳細な説明を省略している。
【００１４】
表記法及び命名法
[0015]以下の詳細な説明の一部は、手順、ステップ、論理ブロック、処理、演算等、コンピュータメモリ上で実行可能なデータビットの演算の記号的表現として提示する。これらの記述及び表現は、データ処理技術の当業者が他の当業者に対して自身の仕事の内容を最も効果的に伝えるために使用する手段である。本明細書においても一般的にも、手順、コンピュータ実行ステップ、論理ブロック、処理、演算等は、所望の結果を導く首尾一貫した一連のステップ又は命令と考えられる。各ステップは、物理量の物理的操作を要する。通例、これらの量は、必ずしもそうとは限らないが、コンピュータシステムにおいて格納、移動、組み合わせ、比較、或いは操作可能な電気的又は磁気的な信号の形態を取る。これらの信号は、主に一般的な使用上の理由で、ビット、値、要素、記号、文字、用語、数字等と称するのが好都合な場合もあることが分かっている。
【００１５】
[0016]しかし、これらの用語及び類似する用語はすべて、然るべき物理量と関連付けられることになり、これらの量に適用された便利な標識に過ぎないことに留意する必要がある。以下の議論において特に明確な指定のない限りは、本発明の全体において、「取り付け」、「処理」、「分離」、「形成」、「ドープ」、「充填」、「エッチング」、「粗面化」、「アクセス」、「実施」、「生成」、「調整」、「作成」、「実行」、「継続」、「指標化」、「処理」、「演算」、「変換」、「計算」、「決定」、「測定」、「収集」、「起動」等の用語を使用する議論は、レジスタ及びメモリ内で物理（電子）量として表されたデータを操作して、コンピュータシステムメモリ、レジスタ、又はそのような他の情報記憶、伝送、若しくは表示装置内で同様に物理量として表されるその他のデータに変換するコンピュータシステム又は類似の電子演算装置の動作及び処理を指すことを理解されたい。
【００１６】
[0017]図面は、原寸に比例して示されておらず、構造の一部並びに当該構造を形成する様々な層のみを示している場合がある。さらに、製造プロセス及び作業は、本明細書に論じられたプロセス及び作業と併せて行う場合がある。すなわち、本明細書に図示及び記載の作業の前、最中、及び／又は後にいくつかのプロセス作業が存在する場合がある。本発明に係る実施形態は、大きな混乱なく、これらその他（おそらくは従来の）プロセス及び作業と関連して実装できることが重要である。一般的に、本発明に係る実施形態は、周辺のプロセス及び作業に大きな影響を及ぼすことなく、従来プロセスの一部の置換及び／又は補完となる場合がある。
【００１７】
[0018]本明細書において、文字「ｎ」はｎ型ドーパントを表し、文字「ｐ」はｐ型ドーパントを表す。プラス記号「＋」又はマイナス記号「−」はそれぞれ、ドーパントの濃度が相対的に高いこと又は相対的に低いことを表すのに用いる。
【００１８】
[0019]本明細書において使用される場合、用語「チャネル」は、一般的に認められた態様で使用している。すなわち、ＦＥＴにおいて、電流は、ソース接続からドレイン接続までチャネル中を移動する。チャネルは、ｎ型又はｐ型半導体材料のいずれかで構成可能である。したがって、ＦＥＴは、ｎチャネル又はｐチャネルデバイスのいずれかとして規定される。一部の図面は、ｎチャネルデバイス、具体的にはｎチャネルパワーＭＯＳＦＥＴの文脈で議論している。しかし、本発明に係る実施形態は、これに限定されない。すなわち、本明細書に記載の特徴は、ｐチャネルデバイスにおいても利用可能である。ｎチャネルデバイスに関する議論は、ｎ型ドーパント及び材料の代わりに対応するｐ型ドーパント及び材料を用いることによって、容易にｐチャネルデバイスに置き換え可能であり、その逆も同様である。
【００１９】
[0020]用語「トレンチ」は、半導体技術において、２つの異なるが関連した意味を有している。一般的に、プロセス、例えばエッチングに言及する場合、トレンチという用語は、材料の空洞、例えば孔又は溝を意味する、又は言及するのに使用する。また、一般的に、このような孔の長さは、その幅又は深さよりもはるかに大きい。しかし、半導体構造又はデバイスに言及する場合、トレンチという用語は、基板の表面直下に配設され、基板とは異なる複雑な構成を有し、電界効果トランジスタ（ＦＥＴ）のチャネルに隣接する固体垂直構造を意味する、又は言及するのに使用する。この構造は、例えばＦＥＴのゲートを備える。したがって、トレンチ半導体デバイスは一般的に、トレンチではないメサ構造と、２つの隣接する構造としての「トレンチ」の一部、例えば半分とを備える。
【００２０】
[0021]通常「トレンチ」と称する半導体構造は、トレンチをエッチングした後に当該トレンチを充填することによって形成可能であるが、本発明の実施形態に関して当該構造的な用語を本明細書に使用していても、そのようなプロセスを示唆したものではなく、また、そのようなプロセスに限定されないことを理解されたい。
【００２１】
ハイブリッドスプリットゲート型半導体
[0022]図１は、本発明の実施形態に係る、ハイブリッドスプリットゲート型半導体デバイス１００のトレンチ部の断面図である。ハイブリッドスプリットゲート型半導体デバイス１００は、半導体材料、例えばシリコンのメサ１０１に接触したソース電極１１０を備える。メサ１０１のドープによって、縦型トレンチ金属酸化物半導体電界効果トランジスタの領域、例えばソース領域１７０、１７１、ボディ領域１８０、及びドリフト領域１５０を形成している。また、図には例示的な導電型を示しており、例えばソース領域１７０、１７１はｎ＋、ボディ領域１８０はｐ、ドリフト領域１５０はｎ又はｎ＋であってもよい。一部の実施形態において、メサ１０１は、エピタキシャル形成した材料を含んでいてもよい。ハイブリッドスプリットゲート型半導体デバイス１００は、通常は基板の底部、例えば図１のメサ１０１の下方にドレイン領域（図示せず）をさらに備える。
【００２２】
[0023]また、ハイブリッドスプリットゲート型半導体デバイス１００は、スプリットゲートを形成するゲート１３０及びシールド電極１４０を備える。ゲート１３０は、ゲート電極（図示せず）に電気的に結合されている。シールド電極１４０は、ソース電極１１０に電気的に結合されている。ゲート１３０及びシールド電極１４０は、酸化物１２１、例えばゲート酸化物によって分離されている。
【００２３】
[0024]本発明の実施形態によれば、ハイブリッドスプリットゲート型半導体デバイス１００は、ハイブリッドゲート１６０をさらに備える。ハイブリッドゲート１６０は、ゲート１３０に電気的に結合されている。また、ハイブリッドゲート１６０は、酸化物１２０、例えばゲート酸化物によって、メサ１０１から分離されている。
【００２４】
[0025]多くのトレンチパワー半導体は、複数列のトレンチを備えており、多くのトレンチのゲートは、一体的に結合されていることが多いことを理解されたい。本発明に係る実施形態は、このような構成によく適合している。
【００２５】
[0026]本発明の実施形態によれば、ハイブリッドスプリットゲート型半導体デバイス１００は、図１に示すように、メサの一方側に１つのゲート、例えばメサ１０１の左側にハイブリッドゲート１６０を備える。また、図１に示すように、メサの他方側にスプリットゲート構造、例えばメサ１０１の右側にゲート１３０及びシールド電極１４０を備える。
【００２６】
[0027]従来のスプリットゲート型デバイスは、基板メサの両側に、スプリットゲート、例えばゲート及びシールド電極を備えることを理解されたい。本発明の実施形態によれば、ハイブリッドスプリットゲート型半導体デバイス１００は、従来のスプリットゲート型デバイスとは対照的に、メサの両側にスプリットゲート構造が存在するわけではない。むしろ、ハイブリッドスプリットゲート型半導体デバイス１００は、図１に示すように、メサの一方側、例えばメサ１０１の左側に第２すなわちシールド電極が存在しない。
【００２７】
[0028]従来技術によれば、プロセス微細化すなわちトレンチピッチの縮小は、何ら利益をもたらさない場合が多いか、又はスプリットゲート型トレンチＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）の性能に悪影響を及ぼす場合さえある。例えば、トレンチピッチを小さくすると、所与のダイ面積においてチャネル幅を大きくすることができ、チャネル抵抗を低減することが有利である。しかし、このようにトレンチピッチを小さくすると、例えばシールド電極の密度が高くなって、出力キャパシタンスが有害なほど大きくなる場合がある。
【００２８】
[0029]本発明の実施形態によれば、シールド電極のピッチは、総ゲートピッチの半分である。例えば、シールド電極、例えばシールド電極１４０ごとに、２つのゲート、例えばゲート１３０及びハイブリッドゲート１６０が存在する。この新規な態様においては、出力キャパシタンスの増大を制限しつつトレンチピッチを小さくすることによって、チャネル抵抗が低減される場合がある。例えば、各デバイスにはシールド電極が１つしかないため、ゲートキャパシタンスが増大するよりも急速にチャネル抵抗が低下するため、従来技術と比較して、そのようなデバイスの全体的な改善につながる。シールド電極を１つおきに交互に削除することによる別の利点として、メサの拡幅による電流伝導が挙げられる。このようなメサの拡幅によって、パワーＭＯＳＦＥＴの総抵抗が低くなる場合がある。
【００２９】
[0030]パワーＭＯＳＦＥＴは、その「性能指数（Ｆｉｇｕｒｅ  ｏｆ  Ｍｅｒｉｔ）」によって特徴付けられる場合が多い。性能指数は、デバイスのチャネル抵抗にゲート電荷を乗じた積を指す。一般的には、性能指数の低いデバイスがより望ましい。
【００３０】
[0031]以下の表１は、本発明の一部の利点を実証した結果を示す。
【表１】
2015519743.tif 000003
【００３１】
[0032]表１の各列は、縦型トレンチＭＯＳＦＥＴに関する３種類の例示的な試験バージョンに対応する。「低密度スプリットゲート」という表記の列は、ピッチ０．８μｍで、公称２５Ｖ動作用に設計された従来のスプリットゲート構成のデバイスを指す。「高密度スプリットゲート」という表記の列は、ピッチ０．６μｍで、公称２５Ｖ動作用に設計された従来のスプリットゲート構成のデバイスを指す。特に、「高密度スプリットゲート」デバイスは、「低密度スプリットゲート」デバイスの場合の０．８μｍピッチと比較して、より密、例えばより近接な０．６μｍピッチで構築されている。「高密度ハイブリッドスプリットゲート」という表記の列は、本発明の実施形態に係る、ピッチ０．６μｍで、公称２５Ｖ動作用に設計された新規なハイブリッドゲート構成のデバイスを指す。
【００３２】
[0033]表１の用語「抵抗」は、アクティブ領域が１ｍｍ２のデバイスで、ゲートバイアスが４．５Ｖの場合のＭＯＳＦＥＴの「オン」抵抗を指す。表１の用語「ゲート電荷」は、アクティブ領域が１ｍｍ２のデバイスにおいて、ゲート端子を４．５Ｖに駆動してゲートをオンするのに必要なゲート電荷を指す。
【００３３】
[0034]表１の用語「出力電荷」は、ＭＯＳＦＥＴがオン状態からオフ状態に切り替えられた場合に、ドレインのソース出力キャパシタンスへの充電／放電に付随する電荷を指しており、１ｍｍ２のアクティブ領域に対するナノクーロンで測定したものである。
【００３４】
[0035]表１の用語「性能指数」は、デバイスのチャネル抵抗にゲート電荷を乗じた積を指しており、その伝導損失とスイッチング損失との組み合わせの指標である。例えば、「低密度スプリットゲート」デバイスの場合、性能指数は、ＲＤＳ２Ａ＊ＱＧ４．５＝５．２１＊６．７７＝３５．２７である。一般的には、性能指数の低いデバイスがより望ましい。
【００３５】
[0036]「高密度スプリットゲート」デバイスは一般的に、大型の「低密度スプリットゲート」デバイスよりも望ましくないことを理解されたい。例えば、これら２つのデバイス間では、パラメータの多くが類似しているものの、ゲート電荷及び出力電荷は大幅に異なっている。その結果、より小ピッチの「高密度スプリットゲート」デバイスは、性能指数が高くなってあまり望ましくない。
【００３６】
[0037]これに対して、本発明の実施形態によれば、「高密度ハイブリッドスプリットゲート」デバイスは、「低密度スプリットゲート」デバイス及び「高密度スプリットゲート」デバイスの両者と比較して、抵抗が改善している。従来の「低密度スプリットゲート」デバイスと比較して、抵抗は大幅に改善しており、例えばおよそ２０％改善していることを理解されたい。
【００３７】
[0038]図２Ａ〜図２Ｆは、本発明の実施形態に係る、ハイブリッドスプリットゲート型半導体の製造方法を示している。本発明の実施形態によれば、図２Ａは、基板２１０に適用されたパッド酸化物２３０に第１のトレンチマスク２２０が適用された様子を示している。基板２１０は、バルク材料及び／又は１つ若しくは複数のエピタキシャル層を備えていてもよい。
【００３８】
[0039]本発明の実施形態によれば、図２Ｂは、第１のトレンチマスク２２０に基づいて、例えば反応性イオンエッチング（ＲＩＥ）プロセスにより、パッド酸化物２３０を介して基板２１０中に複数のトレンチ２４１〜２４５が形成された様子を示している。トレンチ２４１〜２４５の形成においては、酸化物２３０のエッチングと基板２１０のエッチングとを別個の作業として行うようにしてもよいことを理解されたい。また、一部の実施形態において、基板２１０は、エピタキシャル成長した材料を含んでいてもよい。本発明に係る実施形態は、任意の適切なトレンチ形成方法によく適合していることを理解されたい。トレンチ２４１〜２４５は、基板２１０の表面下の深さｄ１まで形成する。
【００３９】
[0040]本発明の実施形態によれば、図２Ｃは、１つおきのトレンチ、例えばトレンチ２４１、２４３、２４５上に第２のトレンチマスク２５０が適用された様子を示している。任意選択として、第２のトレンチマスク２５０は、それが覆うトレンチ、例えばトレンチ２４１、２４３、２４５に充填されていてもよい。トレンチ２４２、２４４はトレンチマスク２５０で覆われておらず、露出したままであることを理解されたい。
【００４０】
[0041]本発明の実施形態によれば、図２Ｄは、基板２１０の表面下のより大きな深さｄ２までトレンチ２４２、２４４をエッチングして深いトレンチ２５２、２５４を形成した様子を示している。トレンチ２５２、２５４は、第２のトレンチマスク２５０及びパッド酸化物２３０のパターンに基づいて、例えば反応性イオンエッチング（ＲＩＥ）プロセスによりエッチングする。本発明に係る実施形態は、このようなトレンチを形成する任意の適切な方法によく適合していることを理解されたい。
【００４１】
[0042]本発明の実施形態によれば、トレンチ２４２、２４４をエッチングした際のパッド酸化物２３０によって、トレンチ２５３、２５４をエッチングするための自己整合マスクを形成可能であるため、必ずしもトレンチマスク２５０を露出していないトレンチ２４２、２４４の縁部と整合させる必要はない。例えば、トレンチ２４１〜２４５の形成時には、酸化物２３０及び基板２１０の両者をエッチングしたが、トレンチ２４２、２４４をより深くエッチングするのに酸化物２３０のエッチングを行う必要はないため、酸化物２３０によって、トレンチ２５２、２５４をエッチングするためのマスクを形成可能である。
【００４２】
[0043]本発明の実施形態によれば、図２Ｅは、トレンチ２４１、２４３、２４５、及び深いトレンチ２５２、２５４に第１のポリシリコン２６１を堆積させた様子を示している。以下に詳述する通り、第１のポリシリコン２６１は、ハイブリッドスプリットゲート型半導体デバイスのスプリットすなわちシールド電極を形成することになる。エッチバック（リセスエッチング）プロセスにおいて、すべてのトレンチからポリｐ１をおよそｄ１の深さまでエッチングにより除去する。このようなリセスエッチングによって、トレンチ２４１、２４３、２４５からはすべてのポリｐ１  ２６１を除去し、深いトレンチ２５２、２５４の底部にのみポリｐ１  ２６１を残すことになることを理解されたい。
【００４３】
[0044]本発明の実施形態によれば、図２Ｆは、すべてのトレンチ２４１、２５２、２４３、２５４、２４５に第２のポリシリコン２６２を堆積させた様子を示している。少なくとも深いトレンチ２５２、２５４には、第２のポリシリコン２６２の充填前に、酸化物を形成して、第１のポリシリコンｐ１  １６１を第２のポリシリコンｐ２  ２６２から分離するようにしてもよい。以下にさらに議論する通り、第２のポリシリコン２６２は、標準的なゲート、例えばスプリットゲート型半導体のトップゲートすなわち「非シールド」電極と、ハイブリッドスプリットゲート型半導体デバイスのハイブリッドゲートとを形成することになる。
【００４４】
[0045]Ｇａｏほかにより２００９年１０月２１日に出願された米国特許出願第１２／６０３，０２８号「Ｓｐｌｉｔ  Ｇａｔｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅ  ｗｉｔｈ  Ｃｕｒｖｅｄ  Ｇａｔｅ  Ｏｘｉｄｅ  Ｐｒｏｆｉｌｅ」及びＴｅｒｒｉｌｌほかにより２０１０年８月２６日に出願された米国特許出願第１２／８６９，５５４号「Ｓｔｒｕｃｔｕｒｅｓ  ａｎｄ  Ｍｅｔｈｏｄｓ  ｏｆ  Ｆａｂｒｉｃａｔｉｎｇ  Ｓｐｌｉｔ  Ｇａｔｅ  ＭＩＳ  Ｄｅｖｉｃｅｓ」の全体を本明細書に援用するが、これらの特許出願には、スプリットゲート型半導体デバイスの形成に関する追加詳細が示されている。本発明に係る実施形態は、これら参照出願に記載のプロセス及び材料と互換である。
【００４５】
[0046]図１及び図２Ｆを参照して、トレンチ２５４のポリシリコンｐ２  ２６２は、ゲート、例えばゲート１３０を形成している。トレンチ２５４のポリシリコンｐ１  ２６１は、シールド電極、例えばシールド電極１４０を形成している。トレンチ２４３のポリシリコンｐ２  ２６２は、ハイブリッドゲート、例えばハイブリッドゲート１６０を形成している。トレンチ２５４、２４３間において、バルク及び／又はエピタキシャル材料を含み得る基板２１０の一部は、メサ、例えばメサ１０１を形成している。
【００４６】
[0047]深いトレンチ２５４の内部及びそれ自体の構造並びにトレンチ２４５の内部及びそれ自体の構造は、ハイブリッドスプリットゲート型半導体デバイスも形成していることを理解されたい。この構成において、スプリットゲートは左側にあり、例えば深いトレンチ２５４のポリシリコンｐ１  ２６１により形成されたシールド電極と、深いトレンチ２５４のポリシリコンｐ２  ２６２により形成されたゲートとを備える。また、ハイブリッドゲートは右側にあり、例えばトレンチ２４５のポリシリコンｐ２  ２６２により形成されている。例えば、トレンチ２４５及び深いトレンチ２５４内部及びそれ自体の構造により形成されたハイブリッドスプリットゲート型半導体デバイスは、図１に示すように、ハイブリッドスプリットゲート型半導体デバイス１００の鏡像として見られる場合がある。
【００４７】
[0048]トレンチ間の領域をドープすることによって、縦型トレンチ金属酸化物半導体電界効果トランジスタの領域、例えば図１に示すように、ソース領域１７０、１７１、ボディ領域１８０、及びドリフト領域１５０を形成するようにしてもよいことを理解されたい。このようなドープは、トレンチの形成前又は後に行ってもよく、また、処理の異なる段階で行ってもよい。例えば、ボディ領域１８０及びドリフト領域１５０をいずれかのトレンチの形成前にドープする一方、ソース領域１７０、１７１は、トレンチの形成及び充填後にドープしてもよい。本発明に係る実施形態は、ハイブリッドスプリットゲート型半導体デバイスの様々な領域をドープする任意のシーケンス及び／又はプロセスによく適合している。
【００４８】
[0049]本発明に係る実施形態は、ハイブリッドスプリットゲート型半導体デバイスのシステム及び方法を提供する。加えて、本発明に係る実施形態は、より微細なゲートピッチ寸法で性能を向上させたハイブリッドスプリットゲート型半導体デバイスのシステム及び方法を提供する。さらには、本発明に係る実施形態は、集積回路の設計、製造、及び試験の既存のシステム及び方法と互換性があり、相互補完的な関係にあるハイブリッドスプリットゲート型半導体デバイスのシステム及び方法を提供する。
【００４９】
[0050]以上、種々実施形態を説明した。本発明は、特定の実施形態において説明したが、そのような実施形態に限定されるものと解釈すべきではなく、以下の特許請求の範囲に従うものと解釈すべきであることを理解されたい。
【００５０】
[0051]本明細書に記載の要素、部品、ステップは、すべて含むのが好ましい。当業者には自明の通り、これら要素、部品、ステップのいずれも、他の要素、部品、ステップで置き換えてもよいし、すべて削除してもよいことを理解されたい。
【００５１】
＜概念＞
本明細書は、少なくとも以下の概念を提示する。
【００５２】
概念１．垂直チャネル領域と、
上記垂直チャネル領域の第１の側で第１の深さにあるゲートと、
上記垂直チャネル領域の上記第１の側で第２の深さにあるシールド電極と、
上記垂直チャネル領域の第２の側で上記第１の深さにあるハイブリッドゲートと、を備え、
上記垂直チャネル領域の上記第２の側で上記ハイブリッドゲートの下方の領域には、如何なる電極も存在しない、半導体デバイス。
【００５３】
概念２．上記ゲート、上記シールド電極、及び上記ハイブリッドゲートがポリシリコンを含む、概念１に記載の半導体デバイス。
【００５４】
概念３．上記ゲート及び上記ハイブリッドゲートが電気的に結合された、概念１又は２に記載の半導体デバイス。
【００５５】
概念４．上記ゲート及び上記シールド電極が、酸化物によって物理的に分離された、概念１〜３のいずれか一項に記載の半導体デバイス。
【００５６】
概念５．上記シールド電極及び上記ハイブリッドゲートが、上記垂直チャネル領域によって物理的に分離された、概念１〜４のいずれか一項に記載の半導体デバイス。
【００５７】
概念６．上記シールド電極に結合されたソース電極をさらに備えた、概念１〜５のいずれか一項に記載の半導体デバイス。
【００５８】
概念７．トレンチ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスを備えた、概念１〜６のいずれか一項に記載の半導体デバイス。
【００５９】
概念８．半導体基板の表面直下に配設された第１の細長構造であって、
上記表面の下方の第１の深さにあるゲート構造と、
上記表面の下方の第２の深さにあるシールド電極構造と、を備えた、第１の細長構造と、
上記表面直下に形成され、上記第１の深さにハイブリッドゲート構造を具備した第２の細長構造と、を備え、
上記第２の細長構造には、別の電極が存在しない、構造。
【００６０】
概念９．上記第１及び第２の細長構造が平行である、概念８に記載の構造。
【００６１】
概念１０．上記ゲート構造及び上記ハイブリッドゲート構造が電気的に結合された、概念８又は９に記載の構造。
【００６２】
概念１１．上記ゲート構造及び上記シールド電極構造が、酸化物によって物理的に分離された、概念８〜１０のいずれか一項に記載の構造。
【００６３】
概念１２．上記半導体基板のドープによって、上記第１及び第２の細長構造間にボディ領域を形成した、概念８〜１１のいずれか一項に記載の構造。
【００６４】
概念１３．上記半導体基板が、ソース領域及びドリフト領域をさらに備えた、概念８〜１２のいずれか一項に記載の構造。
【００６５】
概念１４．トレンチパワー金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスを備えた、概念８〜１３のいずれか一項に記載の構造。
【００６６】
概念１５．半導体基板に第１の深さまで形成された第１複数の第１のトレンチと、
上記半導体基板に第２の深さまで形成された第２複数の第２のトレンチと、を備え、
上記第１のトレンチが上記第２のトレンチと平行であり、
さらに、上記第１のトレンチが上記第２のトレンチと交互になっている、構造。
【００６７】
概念１６．上記第１のトレンチが、第１のポリシリコンと、当該第１のポリシリコンの上の第２のポリシリコンとを含む第１の材料で充填された、概念１５に記載の構造。
【００６８】
概念１７．上記第２のトレンチが、上記第２のポリシリコンを含む第２の材料で充填された、概念１５又は１６に記載の構造。
【００６９】
概念１８．上記第１の材料が、上記第１のポリシリコンを上記第２のポリシリコンから分離する酸化物を含む、概念１６に記載の構造。
【００７０】
概念１９．上記半導体基板のドープによって、上記第１及び第２のトレンチ間に第３複数のボディ領域を形成した、概念１５〜１８のいずれか一項に記載の構造。
【００７１】
概念２０．トレンチパワー金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスを備えた、概念１５〜１９のいずれか一項に記載の構造。
【図１】
2015519743.tif 000004
【図２Ａ】
2015519743.tif 000005
【図２Ｂ】
2015519743.tif 000006
【図２Ｃ】
2015519743.tif 000007
【図２Ｄ】
2015519743.tif 000008
【図２Ｅ】
2015519743.tif 000009
【図２Ｆ】
2015519743.tif 000010
【手続補正書】
【提出日】平成26年12月24日(2014.12.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
垂直チャネル領域と、
前記垂直チャネル領域の第１の側で第１の深さにあるゲートと、
前記垂直チャネル領域の前記第１の側で第２の深さにあるシールド電極と、
前記垂直チャネル領域の第２の側で前記第１の深さにあるハイブリッドゲートと、を備え、
前記垂直チャネル領域の前記第２の側で前記ハイブリッドゲートの下方の領域には、如何なる電極も存在しない、半導体デバイス。
【請求項２】
前記ゲート、前記シールド電極、及び前記ハイブリッドゲートがポリシリコンを含む、請求項１に記載の半導体デバイス。
【請求項３】
前記ゲート及び前記ハイブリッドゲートが電気的に結合された、請求項１に記載の半導体デバイス。
【請求項４】
前記ゲート及び前記シールド電極が、酸化物によって物理的に分離された、請求項１に記載の半導体デバイス。
【請求項５】
前記ゲート及び前記ハイブリッドゲートが、前記垂直チャネル領域によって物理的に分離された、請求項１に記載の半導体デバイス。
【請求項６】
前記シールド電極に結合されたソース電極をさらに備えた、請求項１に記載の半導体デバイス。
【請求項７】
トレンチ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスを備えた、請求項１に記載の半導体デバイス。
【請求項８】
半導体基板の表面直下に配設された第１の細長構造であって、
前記表面の下方の第１の深さにあるゲート構造と、
前記表面の下方の第２の深さにあるシールド電極構造と、を備えた、第１の細長構造と、
前記表面直下に形成され、前記第１の深さにハイブリッドゲート構造を具備した第２の細長構造と、を備え、
前記第２の細長構造には、別の電極が存在しない、構造。
【請求項９】
前記第１及び第２の細長構造が平行である、請求項８に記載の構造。
【請求項１０】
前記ゲート構造及び前記ハイブリッドゲート構造が電気的に結合された、請求項８に記載の構造。
【請求項１１】
前記ゲート構造及び前記シールド電極構造が、酸化物によって物理的に分離された、請求項８に記載の構造。
【請求項１２】
前記半導体基板がドープされて、前記第１及び第２の細長構造間にボディ領域を形成した、請求項８に記載の構造。
【請求項１３】
前記半導体基板が、ソース領域及びドリフト領域をさらに備えた、請求項８に記載の構造。
【請求項１４】
トレンチパワー金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスを備えた、請求項８に記載の構造。
【請求項１５】
半導体基板に第１の深さまで形成された第１複数の第１のトレンチと、
前記半導体基板に第２の深さまで形成された第２複数の第２のトレンチと、を備え、
前記第１及び第２のトレンチがゲート電極を備え、
前記第１のトレンチが前記第２のトレンチと平行であり、
さらに、前記第１のトレンチが前記第２のトレンチと交互になっている、構造。
【請求項１６】
前記第１のトレンチが、第１のポリシリコンと、当該第１のポリシリコンの上の第２のポリシリコンとを含む第１の材料で充填された、請求項１５に記載の構造。
【請求項１７】
前記第２のトレンチが、前記第２のポリシリコンを含む第２の材料で充填された、請求項１６に記載の構造。
【請求項１８】
前記第１の材料が、前記第１のポリシリコンを前記第２のポリシリコンから分離する酸化物を含む、請求項１６に記載の構造。
【請求項１９】
前記半導体基板がドープされて、前記第１及び第２のトレンチ間に第３複数のボディ領域を形成した、請求項１５に記載の構造。
【請求項２０】
トレンチパワー金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスを備えた、請求項１５に記載の構造。
【国際調査報告】
2015519743.tif 000011
2015519743.tif 000012
2015519743.tif 000013
2015519743.tif 000014
2015519743.tif 000015
2015519743.tif 000016
2015519743.tif 000017
2015519743.tif 000018