(57)【要約】【課題】本発明の実施形態は、半導体デバイスの電気的短絡を防止する方法を提供する。【解決手段】この方法は、基板（１０９）上に複数の電界効果トランジスタの複数のフィン（１０１〜１０４）を形成するステップと、複数のフィンのうち第１（１０２）および第２（１０３）のフィンの間に少なくとも１つのバリア構造（１６２）を形成するステップと、複数のフィンからエピタキシャル膜（１８１〜１８８）を成長させるステップとを含み、エピタキシャル膜を少なくとも第１および第２のフィンの側壁から水平に伸長して、第１および第２のフィンの間に位置するバリア構造に到達させる。【選択図】図８
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【特許請求の範囲】
【請求項１】
基板（１０９）上に複数の電界効果トランジスタの複数のフィン（１０１〜１０４）を形成するステップと、
前記複数のフィンのうち第１（１０２）および第２（１０３）のフィンの間に少なくとも１つのバリア構造（１６２）を形成するステップと、
前記複数のフィンからエピタキシャル膜（１８１〜１８８）を成長させるステップであって、前記エピタキシャル膜は少なくとも前記第１および第２のフィンの側壁から水平に伸長し、前記バリア構造（１６２）は前記第１および第２のフィンが前記エピタキシャル膜を通じて互いに接触することを防ぐ、ステップと
を含む、半導体デバイスの電気的短絡を防止するための方法。
【請求項２】
前記少なくとも１つのバリア構造を形成するステップは、
前記複数のフィンを覆う犠牲層（１４１）を形成するステップと、
前記犠牲層に開口（１５２）を作製するステップであって、前記開口は前記第１のフィンおよび前記第２のフィンの間に位置して、前記第１および第２のフィンが形成された前記基板を露出させる、ステップと、
前記開口に誘電材料（１６２）を充填するステップと
を含む、請求項１に記載の方法。
【請求項３】
前記犠牲層は高温処理プロセスに適合する炭素ベースの材料を含み、前記炭素ベースの材料はアモルファス炭素またはアモルファス窒化炭素である、請求項２に記載の方法。
【請求項４】
前記犠牲層は高温処理プロセスに適合するポリイミドを含む、請求項２に記載の方法。
【請求項５】
前記開口を充填するステップは、５００℃にて行われる原子層蒸着（ＡＬＤ）プロセスによって前記開口内に窒化ケイ素を蒸着するステップ、または２５０℃から４００℃の前記ＡＬＤプロセスによって前記開口内に酸化ハフニウムもしくは酸化アルミニウムを蒸着するステップを含む、請求項２に記載の方法。
【請求項６】
前記エピタキシャル膜を成長させるステップの前に、
前記犠牲層を除去することによって下にある前記複数のフィンおよび前記バリア構造を露出させるステップと、
前記複数のフィンを前洗浄して混入物および異物を除去するステップと
をさらに含む、請求項２に記載の方法。
【請求項７】
前記エピタキシャル膜および前記バリア構造を覆う誘電層（１９１）を蒸着するステップと、
導電性コンタクト（１１０１〜１１０２）を作製するステップであって、前記コンタクトは前記誘電層を通じて前記エピタキシャル膜および前記複数のフィンの少なくとも１つに接触する、ステップと
をさらに含む、請求項１に記載の方法。
【請求項８】
前記基板は酸化物層の頂部にシリコン層を有するシリコン・オン・インシュレータ（ＳＯＩ）基板であり、前記複数のフィンを形成するステップは、前記シリコン層をエッチングして前記酸化物層の頂部に位置する前記複数のフィンにするステップを含む、請求項１に記載の方法。
【請求項９】
基板（１０９）上に複数の電界効果トランジスタの複数のフィン（１０１〜１０４）を形成するステップと、
前記複数のフィンを犠牲層（１４１）で覆うステップと、
前記複数のフィンのうち第１（１０２）および第２（１０３）のフィンの間の前記犠牲層内に少なくとも１つのバリア構造（１６２）を形成するステップと、
前記複数のフィンからエピタキシャル膜（１８１〜１８８）を成長させるステップであって、前記エピタキシャル膜は前記第１および第２のフィンの側壁から前記バリア構造に向かって成長する、ステップと
を含む、半導体デバイスの電気的短絡を防止するための方法。
【請求項１０】
前記少なくとも１つのバリア構造を形成するステップは、
前記犠牲層に開口（１５２）を作製するステップであって、前記開口は前記第１のフィンおよび前記第２のフィンの間に位置して、前記第１および第２のフィンが形成された前記基板を露出させる、ステップと、
前記開口内に誘電材料（１６２）を蒸着して前記バリア構造を形成するステップと
を含む、請求項９に記載の方法。
【請求項１１】
前記犠牲層は高温処理プロセスに適合する炭素ベースの材料でできており、前記炭素ベースの材料はアモルファス炭素またはアモルファス窒化炭素である、請求項１０に記載の方法。
【請求項１２】
前記犠牲層は高温処理プロセスに適合するポリイミド層である、請求項１０に記載の方法。
【請求項１３】
前記開口内に前記誘電材料を蒸着するステップは、５００℃にて行われる原子層蒸着（ＡＬＤ）プロセスによって窒化ケイ素を蒸着するステップ、または２５０℃から４００℃の前記ＡＬＤプロセスによって酸化ハフニウムを蒸着するステップ、または２５０℃から４００℃の前記ＡＬＤプロセスによって酸化アルミニウムを蒸着するステップを含む、請求項１０に記載の方法。
【請求項１４】
前記エピタキシャル膜を成長させるステップの前に、
前記犠牲層を除去することによって下にある前記複数のフィンおよび前記バリア構造を露出させるステップと、
前記複数のフィンを前洗浄することによって前記複数のフィンの露出表面における混入物を除去するステップと
をさらに含む、請求項１０に記載の方法。
【請求項１５】
前記エピタキシャル膜および前記バリア構造を覆う誘電層（１９１）を蒸着するステップと、
導電性コンタクト（１１０１〜１１０２）を作製するステップであって、前記コンタクトは前記誘電層を通じて前記エピタキシャル膜および前記複数のフィンの少なくとも１つに接触する、ステップと
をさらに含む、請求項９に記載の方法。
【請求項１６】
前記基板は酸化物層の頂部にシリコン層を有するシリコン・オン・インシュレータ（ＳＯＩ）基板であり、前記複数のフィンを形成するステップは、前記シリコン層をエッチングして前記酸化物層の頂部に位置する前記複数のフィンにするステップを含む、請求項９に記載の方法。
【請求項１７】
シリコン・オン・インシュレータ（ＳＯＩ）基板（１０９）を提供するステップであって、前記ＳＯＩ基板は酸化物層（１００）の頂部にシリコン層を有する、ステップと、
前記ＳＯＩ基板の前記シリコン層にパターン形成して、複数のフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）の複数のフィン（１０１〜１０４）にするステップと、
前記複数のフィンのうち第１（１０２）および第２（１０３）のフィンの間に少なくとも１つのバリア構造（１６２）を形成するステップと、
前記複数のフィンからエピタキシャル膜（１８１〜１８８）を成長させるステップであって、前記エピタキシャル膜は少なくとも前記第１および第２のフィンの側壁から水平に伸長し、前記バリア構造は前記第１のフィンが前記エピタキシャル膜を通じて前記第２のフィンに到達することを阻止する、ステップと
を含む、半導体デバイスの電気的短絡を防止するための方法。
【請求項１８】
前記少なくとも１つのバリア構造を形成するステップは、
前記複数のフィンを覆う犠牲層（１４１）を形成するステップと、
前記犠牲層に開口（１５２）を作製するステップであって、前記開口は前記第１のフィンおよび前記第２のフィンの間に位置して、前記第１および第２のフィンが形成された前記基板を露出させる、ステップと、
前記開口に誘電材料（１６２）を充填するステップと
を含む、請求項１７に記載の方法。
【請求項１９】
前記犠牲層は高温処理プロセスに適合する炭素ベースの材料を含み、前記炭素ベースの材料はアモルファス炭素またはアモルファス窒化炭素である、請求項１８に記載の方法。
【請求項２０】
前記犠牲層は高温処理プロセスに適合するポリイミドを含む、請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に半導体デバイス製造の技術分野に関し、特に、隣接する半導体デバイスの短絡を防止する方法、およびその方法によって形成されるデバイス構造に関する。
【背景技術】
【０００２】
半導体デバイス製造に対する占有面積の規模縮小が続くことに伴い、非平面半導体デバイスは、少なくとも１つの単純な理由により、たとえば２２ｎｍを超えるノードなど、特定のノード・サイズを超える電界効果トランジスタ（ＦＥＴ）の分野において、さらに重要な役割を果たすことが期待されている。その理由とは、これらのデバイスが製造のために必要とする占有面積が少ないことである。たとえば、トライゲート・スタティック・ランダム・アクセス・メモリ（ｔｒｉ−ｇａｔｅ  ｓｔａｔｉｃ−ｒａｎｄｏｍ−ａｃｃｅｓｓ−ｍｅｍｏｒｙ：ＳＲＡＭ）およびフィン型ＦＥＴ（ＦｉｎＦＥＴ）などのトライゲート・デバイスなどを含む、多くの異なるタイプの非平面半導体デバイスが存在する。ＦｉｎＦＥＴトランジスタは、ｐ型ドーパントがドープされたＦｉｎＦＥＴ（すなわちＰＦＥＴ）、およびｎ型ドーパントがドープされたＦｉｎＦＥＴ（すなわちＮＦＥＴ）を含んでもよい。
【０００３】
非平面デバイスおよび他のタイプのデバイスを製造する際に、より低いアクセス抵抗のための手段としてこれらのデバイスへのアクセスを形成するために、しばしばシリコン・ベースのエピタキシャル膜が用いられる。シリコン・ベースのエピタキシャル膜は、導電性領域の形成にも用いられてもよく、ここではエピタキシャル成長された膜にたとえばインサイチュ（ｉｎ−ｓｉｔｕ）ドープによって所望のドーパントが組み込まれてもよい。一方で、連続する特徴ピッチ・スケーリング（ｆｅａｔｕｒｅ  ｐｉｔｃｈ  ｓｃａｌｉｎｇ）によってオーバレイ許容差（ｏｖｅｒｌａｙ  ｔｏｌｅｒａｎｃｅｓ）が縮小するため、２２ｎｍを超えるノードに対してはデバイスに対するボーダレス・コンタクトが好ましいかもしくは望ましいか、またはその両方であってもよい。ドープ領域を形成することによって、シリコン・ベースのエピタキシャル膜成長は、非平面ＦＥＴデバイスのソースおよびドレインに対するボーダレス・コンタクトを形成し得る。
【０００４】
一般的に、シリコン・ベースのエピタキシャル膜は、フィンの露出した側壁ファセットによってＦｉｎＦＥＴデバイス上で垂直および側方の両方向に成長する。たとえば明示の目的のために、図１１Ａ〜図１１Ｃはそれぞれ、当該技術分野において公知の製造プロセスにおける半導体構造の斜視図、上面図および断面図の簡略化した図面である。より具体的には、シリコン・オン・インシュレータ（ＳＯＩ）基板２２０から、たとえばフィン２０１、２０２、２０３および２０４などの複数のフィンが形成される。
【０００５】
その製造の際に、シリコン・ベースのエピタキシャル膜が形成されてもよい。エピタキシャル膜の成長は、シリコン材料に対して選択的である。言い換えると、膜はシリコン材料の頂部にのみ成長し、たとえば酸化ケイ素（ＳｉＯ２）または窒化ケイ素（ＳｉＮ）などの他の材料の上には成長しない。より具体的には、ＳＯＩ基板２２０の酸化物層２００の頂部にエピタキシャル膜は成長しない。エピタキシャル膜は、フィン２０１〜２０４の側壁表面から成長してもよく、成長方向はフィンの露出したファセットに依存してもよい。図１１に示される例において、膜２１１および２１２はフィン２０１の側壁から成長してもよく、膜２１３および２１４はフィン２０２の側壁から成長してもよく、膜２１５および２１６はフィン２０３の側壁から成長してもよく、膜２１７および２１８はフィン２０４の側壁から成長してもよい。図１１Ｃに明示的に示されるとおり、たとえば膜２１４および２１５が側方にエピタキシャル成長することによって、最終的に互いに接触するほど大きくなることがあり、それによってフィン２０２とフィン２０３との短絡がもたらされる。
【０００６】
従来法では、シリコン・ベースのエピタキシャル膜の側方成長による隣接フィンの短絡を避けるために、隣接するフィンの間の距離すなわちピッチを意図的に大きくする必要がある。しかし高密度ＳＲＡＭセルにおいては、ｎ型ＦｉｎＦＥＴおよびｐ型ＦｉｎＦＥＴのフィンの間隔がセル密度を決定する主要因子であり、エピタキシャルＲＳＤ（隆起型ソース／ドレイン（ｒａｉｓｅｄ  ｓｏｕｒｃｅ／ｄｒａｉｎ））の厚さは最終的にセルの密度を制限するか、またはボーダレス・コンタクトとしてのエピタキシャル膜の使用を妨げるおそれがある。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、半導体デバイスの電気的短絡を防止する方法を提供する。
【課題を解決するための手段】
【０００８】
一実施形態に従うと、この方法は、基板上に複数の電界効果トランジスタの複数のフィンを形成するステップと、複数のフィンのうち第１および第２のフィンの間に少なくとも１つのバリア構造を形成するステップと、複数のフィンからエピタキシャル膜を成長させるステップとを含み、エピタキシャル膜は少なくとも第１および第２のフィンの側壁から水平に伸長し、バリア構造は、第１および第２のフィンがエピタキシャル膜を通じて互いに接触することを防ぐ。
【０００９】
一実施形態において、少なくとも１つのバリア構造を形成するステップは、複数のフィンを覆う犠牲層を形成するステップと、犠牲層に開口を作製するステップであって、この開口は第１のフィンおよび第２のフィンの間に位置して、第１および第２のフィンが形成された基板を露出させる、ステップと、開口に誘電材料を充填するステップとを含む。
【００１０】
一実施形態において、犠牲層は高温処理プロセスに適合する炭素ベースの材料を含み、この炭素ベースの材料はアモルファス炭素またはアモルファス窒化炭素である。別の実施形態において、犠牲層はポリイミドを含む。
【００１１】
一実施形態に従うと、開口を充填するステップは、約５００℃にて行われる原子層蒸着（ＡＬＤ）プロセスによって開口内に窒化ケイ素を蒸着するステップ、または約２５０℃から４００℃のＡＬＤプロセスによって開口内に酸化ハフニウムを蒸着するステップ、または開口内に酸化アルミニウムを蒸着するステップを含む。
【００１２】
一実施形態に従うと、この方法はさらに、エピタキシャル膜を成長させるステップの前に、犠牲層を除去することによってその下にある複数のフィンおよびバリア構造を露出させるステップと、複数のフィンを前洗浄して混入物および異物を除去するステップとを含む。
【００１３】
別の実施形態に従うと、この方法はさらに、エピタキシャル膜およびバリア構造を覆う誘電層を蒸着するステップと、導電性コンタクトを作製するステップとを含み、コンタクトは誘電層を通じてエピタキシャル膜および複数のフィンの少なくとも１つに接触する。
【００１４】
一実施形態において、基板は酸化物層の頂部にシリコン層を有するシリコン・オン・インシュレータ（ＳＯＩ）基板であり、複数のフィンを形成するステップは、シリコン層をエッチングして酸化物層の頂部に位置する複数のフィンにするステップを含む。
【００１５】
本発明は、添付の図面とともに提供される以下の好ましい実施形態の詳細な説明によって、より完全に理解および認識されるであろう。
【図面の簡単な説明】
【００１６】
【図１】図１Ａ〜図１Ｃは、本発明の実施形態に従う製造プロセスにおける半導体構造の斜視図、上面図および断面図である。
【図２】図２Ａ〜図２Ｃは、本発明の実施形態に従う図１に示されるステップの後の製造プロセスにおける半導体構造の斜視図、上面図および断面図である。
【図３】図３Ａ〜図３Ｃは、本発明の実施形態に従う図２に示されるステップの後の製造プロセスにおける半導体構造の斜視図、上面図および断面図である。
【図４】図４Ａ〜図４Ｃは、本発明の実施形態に従う図３に示されるステップの後の製造プロセスにおける半導体構造の斜視図、上面図および断面図である。
【図５】図５Ａ〜図５Ｃは、本発明の実施形態に従う図４に示されるステップの後の製造プロセスにおける半導体構造の斜視図、上面図および断面図である。
【図６】図６Ａ〜図６Ｃは、本発明の実施形態に従う図５に示されるステップの後の製造プロセスにおける半導体構造の斜視図、上面図および断面図である。
【図７】図７Ａ〜図７Ｃは、本発明の実施形態に従う図６に示されるステップの後の製造プロセスにおける半導体構造の斜視図、上面図および断面図である。
【図８】図８Ａ〜図８Ｃは、本発明の実施形態に従う図７に示されるステップの後の製造プロセスにおける半導体構造の斜視図、上面図および断面図である。
【図９】図９Ａ〜図９Ｃは、本発明の実施形態に従う図８に示されるステップの後の製造プロセスにおける半導体構造の斜視図、上面図および断面図である。
【図１０】図１０Ａ〜図１０Ｃは、本発明の実施形態に従う図９に示されるステップの後の製造プロセスにおける半導体構造の斜視図、上面図および断面図である。
【図１１】図１１Ａ〜図１１Ｃは、当該技術分野において公知の製造プロセスにおける半導体構造の斜視図、上面図および断面図である。
【発明を実施するための形態】
【００１７】
例示を簡潔かつ明瞭にする目的のために、図面中の構成要素は必ずしも縮尺どおりに描かれていないことが認識されるだろう。たとえば、明瞭にする目的のために、いくつかの構成要素の寸法が他の構成要素の寸法に対して誇張されていることがある。
【００１８】
以下の詳細な説明において、多数の特定の詳細は、本発明のさまざまな実施形態の完全な理解を提供するために示されるものである。しかし、本発明の実施形態はこれらの特定の詳細なしに実施されてもよいことが理解されるべきである。
【００１９】
本発明の本質もしくは実施形態またはその両方の提示を曖昧にしないために、以下の詳細な説明においては、提示もしくは例示またはその両方の目的のために、当該技術分野において公知であるいくつかの処理ステップもしくは動作またはその両方がともに組み合わされていることがあり、さらに場合によっては詳細に説明されないことがある。他の場合には、当該技術分野において公知であるいくつかの処理ステップもしくは動作またはその両方がまったく説明されないことがある。加えて、本発明の本質もしくは実施形態またはその両方の説明を曖昧にしないために、いくつかの周知のデバイス処理技術は詳細に説明されないことがあり、さらに場合によっては参照のために他の公表された論文、特許もしくは公開特許出願、またはその組み合わせに言及することがある。以下の説明は、本発明のさまざまな実施形態の特有の特徴もしくは構成要素またはその両方に焦点を当てたものであり得ることが理解されるべきである。
【００２０】
本発明の実施形態は、ＦｉｎＦＥＴデバイスもしくはたとえばトライゲートＳＲＡＭセルなどのその他のトライゲート・デバイス、またはその両方の製造中に、側方のシリコン・エピタキシャル成長に制限を提供する製造プロセスを開示する。たとえば一実施形態において、隣接するデバイスの間、特にｎ型ＦｉｎＦＥＴ（ＮＦＥＴ）とｐ型ＦｉｎＦＥＴ（ＰＦＥＴ）との間に、側方のエピタキシャル成長（以下「ｅｐｉ成長」と呼ぶ）を止める働きをする成長ストッパ（またはストッパ）が導入されてもよい。さらに一実施形態において、側方ｅｐｉ成長ストッパは、たとえば高温適合性の炭素ベースの膜などの特殊なバリア膜でできていてもよく、それはあらゆる従来のフォトリソグラフィ・プロセスおよび反応性イオン・エッチング（ＲＩＥ）技術によってパターン形成されてもよい。一実施形態において、ｅｐｉ成長ストッパを形成するバリア膜は、たとえば原子層蒸着（ＡＬＤ）技術または化学気相成長（ＣＶＤ）技術などによって蒸着されてもよい。一実施形態に従うと、バリア膜のパターン形成は、下にある半導体デバイスの完全性を損なうことなく行われてもよい。
【００２１】
より特定的に、図１Ａ〜図１Ｃはそれぞれ、本発明の実施形態に従う製造プロセスにおける半導体構造の斜視図、上面図および断面図である。以下の実施形態の詳細な説明において、構造の上面図および断面図（図１Ｂ、図１Ｃ）のみが参照されてもよく、図１Ａの半導体構造の斜視図は、主に本発明のより良い理解およびより明瞭な理解の目的のために提供されるものである。意図される同じ目的のために、本出願における他の図面も半導体構造の斜視図を含み得る。以後、図１Ａ〜図１Ｃは集合的に図１と呼ばれることがあり、他の図面に対しても類似の言及が行われることがある。
【００２２】
本発明の実施形態は、図１に示されるとおりの半導体構造３００を製造する方法を提供する。半導体構造３００は、たとえば半導体チップ、半導体ウェハ、またはその一部などであってもよい。この方法の実施形態は、半導体基板１０９を提供するステップから始まってもよく、半導体基板１０９はバルク・シリコン基板、ドープ・シリコン基板、またはシリコン・オン・インシュレータ（ＳＯＩ）基板であってもよい。異なる材料の他のタイプの基板および使用され得る候補基板が提供されてもよい。たとえばバルク・シリコン基板が用いられるとき、通常その基板は、上に形成されるトランジスタのフィン間の絶縁を提供するために、誘電膜によって不動態化される。一般的に、この不動態化層はバルク・シリコン・ウェハからのフィン形成の後に形成される。さらに、たとえばＳＯＩ基板が用いられるとき、本明細書においては、一般性を失うことなく本発明を説明および例示する目的のために、この基板は一般的にＢＯＸ層として公知の埋め込み酸化物層によって本質的に覆われており、フィンはＳＯＩ基板の頂部ＳＯＩ層から形成されてもよいものと仮定する。実際に、フィンはパターン形成されたＳＯＩ層の残余であってもよい。
【００２３】
図１Ａ〜図１Ｃにおいて、基板１０９は、酸化物層１００の頂部にシリコン層を有するＳＯＩ基板であるものと仮定する。本発明の実施形態は、図１Ｂおよび図１Ｃに示されるとおり、酸化物層１００の頂部にたとえばフィン１０１、１０２、１０３および１０４などの複数のＳＯＩフィンを形成するステップを含む。フィン１０１〜１０４の形成は、標準的なリソグラフィ・パターン形成プロセスの後に、たとえば反応性イオン・エッチング（ＲＩＥ）プロセスなどのエッチング・プロセスを行うことによってなされてもよい。プロセスおよびそのプロセスに用いられる材料に依存して、フィン１０１〜１０４は、純シリコン、ドープ・シリコン、または酸化物層１００の頂部にあるＳＯＩ層の部分であるその他の好適な半導体材料でできていてもよい。図１Ｂは、酸化物層１００の頂部に位置するフィン１０１〜１０４を有する半導体構造３００の上面図である。図１Ｂにおいて、フィン１０２および１０３はフィン１０１および１０４とは異なる長さを有してもよく、フィン１０２は戦略的にフィン１０３と異なる態様で配置されてもよいことが示される。図１Ｃは、図１Ａに示される断面Ａ−Ａ’に沿った半導体構造３００の断面図である。断面Ａ−Ａ’は４つのフィン１０１〜１０４すべてを横切っており、以後フィン１０１〜１０４は集合的にフィン１１０と呼ばれることがある。なお、本発明の実施形態は上記の局面に限定されないことを当業者は認識するだろう。たとえば、酸化物層１００の頂部により多数または少数のフィンが形成されてもよい。
【００２４】
図２Ａ〜図２Ｃはそれぞれ、本発明の実施形態に従う図１に示されるステップの後の製造プロセスにおける半導体構造の斜視図、上面図および断面図である。フィン１０１〜１０４の形成後、１つまたはそれ以上のフィンを横断して被覆する１つまたはそれ以上のゲート・スタック１２０が形成されてもよい。ゲート・スタック１２０は、フィンの頂部に直接形成された薄いゲート誘電層（図示せず）を含んでもよい。ゲート誘電層は、二酸化ケイ素（ＳｉＯ２）、酸化ハフニウム（ＨｆＯ）、ハフニウム−ケイ素窒化酸化物（ＨｆＳｉＯｘＮｙ）、またはその他の好適な材料でできていてもよい。誘電層の頂部に、１つまたはそれ以上の導電性材料でできたゲート電極１２１が形成されてもよい。一般的にゲート・スタック１２０は、たとえば蒸着、リソグラフィ・パターン形成、エッチング、およびその他の既存プロセスもしくは将来開発されるプロセスまたはその両方などのプロセスなどによって、製造または形成されてもよい。製造の際に、ゲート・スタック１２０のパターン形成にハード・マスク１２２が用いられてもよく、ハード・マスク１２２はパターン形成後もゲート・スタック１２０の頂部に残されてもよい。ハード・マスク１２２は、たとえば窒化ケイ素（Ｓｉ３Ｎ４）などの誘電材料でできていてもよい。図２Ｃは、図２Ａに示される断面Ｂ−Ｂ’に沿った半導体構造３００の断面図である。図１Ｃの断面Ａ−Ａ’とは異なる態様で例として取られた断面Ｂ−Ｂ’は、図２Ｃに示されるとおり、フィン１０１、１０２および１０４を横切り、かつ図２Ｂに示されるとおり、部分的にフィン１０３の上を通る。一方図２Ｃでは、２つの別個のゲート・スタック１２０が形成され、１つはフィン１０１および１０２を横切り、別の１つはフィン１０４を横切ることが示される。
【００２５】
図３Ａ〜図３Ｃはそれぞれ、本発明の実施形態に従う図２に示されるステップの後の製造プロセスにおける半導体構造の斜視図、上面図および断面図である。ゲート・スタック１２０の形成後、ゲート・スタック１２０の周囲にスペーサ１３１が形成されてもよい。スペーサ１３１の形成は、たとえば、スペーサ材料またはたとえば誘電材料などのスペーサに好適な材料の層を蒸着し、酸化物層１００およびその頂部のゲート・スタック１２０をブランケット被覆し、その後蒸着層を指向性の態様でエッチングして、ゲート・スタック１２０の側壁に隣接する範囲のみにスペーサまたはスペーサ好適材料を残すことなどによって行われてもよい。スペーサ材料の蒸着は等角の態様で行われることが好ましいが、誘電材料の非等角蒸着も用いられ得る。図３Ｂおよび図３Ｃに示されるとおり、指向性（異方性）エッチングの後に、ゲート・スタック１２０の側壁を囲むスペーサ１３１が形成される。
【００２６】
本発明の一実施形態に従うと、スペーサ１３１、またはスペーサ１３１の作製に用いられる材料は、以下により詳細に説明されるとおり、エピタキシャル・シリコン成長の前に通常行われる前洗浄プロセスに耐えるかまたは抵抗するように選択されてもよい。
【００２７】
図４Ａ〜図４Ｃはそれぞれ、本発明の実施形態に従う図３に示されるステップの後の製造プロセスにおける半導体構造の斜視図、上面図および断面図である。スペーサ１３１の形成後、本発明の実施形態は、フィン１０１〜１０４およびゲート・スタック１２０を覆う犠牲層１４１を形成するステップを含む。犠牲層１４１の材料は、高温処理プロセスに適合するように選択されてもよく、かつ、たとえばシリコン、二酸化ケイ素もしくは窒化ケイ素またはその組み合わせなどの材料に対する高いエッチング選択性を提供するように選択されてもよい。たとえば、高温処理に適合する炭素ベース材料を用いて犠牲層１４１を形成してもよく、犠牲層１４１は酸化物層１００と、その頂部のたとえばフィン１０１〜１０４などの構造とを被覆する。一実施形態に従うと、犠牲層１４１のための高温プロセス適合材料は、非限定的な例として、アモルファス炭素、アモルファス窒化炭素、もしくはポリイミド、またはその組み合わせを含んでもよい。他のタイプの高温プロセス適合材料が用いられてもよい。使用される材料のタイプによって、犠牲層１４１はスピンオン・プロセスまたはＣＶＤに基づく蒸着プロセスによって形成されてもよい。
【００２８】
図５Ａ〜図５Ｃはそれぞれ、本発明の実施形態に従う図４に示されるステップの後の製造プロセスにおける半導体構造の斜視図、上面図および断面図である。形成後の犠牲層１４１は、本発明の実施形態に従ってさらなる特徴が形成されるべき戦略的範囲に開口を作製するためにパターン形成されてもよい。開口を作製するために、犠牲層１４１に用いられる材料に依存して、最初に層１４１の頂面が任意に平坦化されてもよい。たとえば、ＣＶＤ蒸着された犠牲層１４１の頂面が、たとえば化学機械研磨（ＣＭＰ）プロセスまたはその他の平坦化プロセスなどによって平面状にされてもよい。次に、犠牲層１４１にパターン形成するために、最初に犠牲層１４１の頂部にハード・マスク層が蒸着された後に、フォトレジスト層が蒸着されてもよい。次いで、フォトレジスト層は標準的なリソグラフィ・プロセスによってパターン形成される。犠牲層１４１の所望の場所に作製されるべき開口を表すパターンを有するように、フォトレジスト・マスクが形成されてもよい。より特定的には、たとえばフィン１０２とフィン１０３との間など、隣接するフィンの間隔が比較的制限されていて、その後のエピタキシャル膜を形成するステップの際に隣接するフィン間の電気的短絡が起こりやすい場所に開口が作製されることが望ましいために、そうした場所に開口が作製されてもよい。
【００２９】
次いで、フォトレジスト・パターンが下のハード・マスク層に移される。次いで本発明の実施形態は、ハード・マスク層を異方性エッチング・プロセスに適用して、上述のとおりの選択された場所において、犠牲層１４１内にたとえば開口１５１、１５２および１５３などの開口を作製する。異方性エッチング・プロセスは反応性イオン・エッチング（ＲＩＥ）プロセスであってもよく、シリコン（Ｓｉ）、窒化ケイ素（ＳｉＮ）、酸化ケイ素（ＳｉＯ２）、ならびにハード・マスク層およびデバイス構造のその他の材料に対して高度に選択的になるように調整されてもよい。言い換えると、ＲＩＥプロセスは、特に犠牲層１４１の炭素ベース材料に対して非常に有効であり、かつデバイスの他の材料に対しては著しく効果が低くてほとんどエッチングしないように調整されてもよい。Ａ−Ａ’における断面図である図５Ｃに示されるとおり、開口１５２は炭素ベースの犠牲層１４１を通るように作製され、犠牲層１４１の下にある酸化物層１００の頂面の少なくとも一部を露出させる。
【００３０】
図６Ａ〜図６Ｃはそれぞれ、本発明の実施形態に従う図５に示されるステップの後の製造プロセスにおける半導体構造の斜視図、上面図および断面図である。炭素ベースの犠牲層１４１内に開口１５１〜１５３を作製した後、誘電材料を用いて開口１５１、１５２および１５３を効果的に充填することによって、酸化物層１００の頂部にバリア構造１６１、１６２および１６３が作製されてもよい。より特定的には、たとえば最初に誘電材料が犠牲層１４１の頂部および開口１５１〜１５３の内部に蒸着されてもよい。その後、ＣＭＰプロセスを用いて、たとえば犠牲層１４１の頂部のものなどの余分な誘電材料を除去し、開口１５１〜１５３内の誘電材料だけを残してもよい。ＣＭＰプロセスは炭素ベースの犠牲層１４１にて停止してもよい。
【００３１】
本発明の一実施形態に従うと、バリア構造１６１〜１６３を作製するために好適な材料は、たとえば約５００℃で行われる原子層蒸着（ＡＬＤ）プロセスによって蒸着される窒化ケイ素（ＳｉＮ）、約２５０〜４００℃で行われるＡＬＤプロセスによって蒸着される酸化ハフニウム（ＨｆＯ２）、もしくは約２５０〜４００℃で行われるＡＬＤプロセスによって蒸着される酸化アルミニウム（Ａｌ２Ｏ２）、またはその組み合わせなどを含んでもよい。高温プロセス適合性の犠牲層１４１は、それぞれ高温でバリア構造１６１〜１６３を形成する上記のプロセスを可能にする。
【００３２】
図７Ａ〜図７Ｃはそれぞれ、本発明の実施形態に従う図６に示されるステップの後の製造プロセスにおける半導体構造の斜視図、上面図および断面図である。炭素ベースの犠牲層１４１内のたとえば開口１５１〜１５３などの開口に誘電材料が充填された後、犠牲層１４１が除去されることによって、下にある酸化物層１００、ゲート・スタック１２０およびフィン１０１〜１０４が露出してもよい。犠牲層１４１の除去は、ウェットおよびドライ・エッチング技術の組み合わせによって行われてもよい。たとえば、バリア構造１６１〜１６３の材料に対して選択的である図５に示される開口１５１〜１５３の作製に用いられたプロセスと類似のプロセスによって、犠牲層１４１の除去が行われてもよい。さらに、犠牲層１４１を除去するために用いられるあらゆる除去技術は、炭素ベースの犠牲層１４１以外のデバイス構造３００の材料に対して高度に選択的になるように調整される。たとえば、ドライ・エッチング・プロセスはシリコン（Ｓｉ）、酸化ケイ素（ＳｉＯ２）および窒化ケイ素（ＳｉＮ）に対して高度に選択的にされてもよい。
【００３３】
なお、バリア構造またはバリア膜１６１〜１６３は、酸化物層１００の頂部の、隣接フィンの短絡を防ぐために重要であると考えられる範囲に作製されていることに留意すべきである。たとえば、バリア構造またはバリア膜１６２は、フィン１０２および１０３の以後のプロセスにおける電気的短絡を防ぐために、これら２つの間に形成される。
【００３４】
図８Ａ〜図８Ｃはそれぞれ、本発明の実施形態に従う図７に示されるステップの後の製造プロセスにおける半導体構造の斜視図、上面図および断面図である。バリア構造１６１〜１６３が作製された後、シリコン・ベースのエピタキシャル膜成長が行われることによって、フィン１０１〜１０４の周囲にエピタキシャル膜１８１、１８２、１８３、１８４、１８５、１８６、１８７および１８８が作製されてもよい。エピタキシャル膜１８１〜１８８は集合的に単一のエピタキシャル膜であっても、単一のエピタキシャル膜の部分であってもよいが、通常シリコン・エピタキシャル膜は、たとえば基板１０９の酸化物層１００などの酸化物層の頂部に成長しないため、それらは図８において分離または隔離されたものとして示され得る。単数または複数の膜のエピタキシャル成長を行う前に、基板１０９、特に基板１０９の酸化物層１００の頂部に形成されたフィン１０１〜１０４の表面の前洗浄を行うことによって、フィンのシリコン表面上に存在し得る混入物もしくは異物またはその両方を除去してもよい。たとえば、ＦｉｎＦＥＴトランジスタ１８０に対して、ケイ化物を形成するためもしくは局所的相互接続を形成するため、またはその両方のためのシリコン（Ｓｉ）接触面積を増加させることによって外部接触抵抗を低くするために、シリコン・エピタキシャル膜１８１〜１８８が用いられてもよい。一実施形態においては、エピタキシャル成長のプロセス中に、たとえば側方に成長するエピタキシャル膜１８４および１８５などがバリア構造１６２に到達して、バリア構造１６２の存在によって阻止されてもよい。別の実施形態において、エピタキシャル膜１８４および１８５はバリア構造１６２に向かって側方に成長してもよく、かつバリア構造１６２に到達してもしなくてもよい。いずれの場合にも、バリア構造１６２はフィン１０２がエピタキシャル膜１８４および１８５を通じてフィン１０３に接触することを防止または阻止する。その理由から、本明細書においてバリア構造１６２は成長ストッパ１６２と呼ばれることもある。結果として、隣接するフィン、すなわち隣接するＦＥＴ間に起こり得る電気的短絡が防止される。
【００３５】
図９Ａ〜図９Ｃはそれぞれ、本発明の実施形態に従う図８に示されるステップの後の製造プロセスにおける半導体構造の斜視図、上面図および断面図である。エピタキシャル膜１８１〜１８８を成長させた後、公知であるかまたは将来開発されるプロセスもしくは技術またはその両方を用いて、ＦｉｎＦＥＴトランジスタ１８０を形成する残りのステップが行われてもよい。次いで、半導体構造３００は別の誘電材料内に封入される。たとえば、誘電材料１９１が蒸着されて、酸化物層１００、フィン１０１〜１０４およびフィンの周りに形成されたエピタキシャル膜、ゲート・スタック１２０、ならびにバリア構造または成長ストッパ１６１〜１６３を被覆してもよい。誘電材料１９１は、酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉＮ）、もしくは層間誘電体（ＩＬＤ）層として好適なあらゆるその他の材料、またはその組み合わせを含んでもよい。
【００３６】
図１０Ａ〜図１０Ｃはそれぞれ、本発明の実施形態に従う図９に示されるステップの後の製造プロセスにおける半導体構造の斜視図、上面図および断面図である。酸化物層１００およびその頂部のデバイス構造を誘電材料１９１で被覆した後、ＦｉｎＦＥＴトランジスタ１８０のゲート電極もしくはソース／ドレインまたはその両方に対する導電性コンタクトが形成されてもよい。コンタクトの形成は、最初に誘電材料層１９１にコンタクト開口を作製して、下にあるゲート・スタックおよびソース／ドレイン・エピタキシャル膜を露出させることによって行われてもよい。ゲート・スタックもしくはソース／ドレイン・エピタキシャル膜またはその両方は、予め単数または複数のステップにおいて任意にケイ化されてもよい。その後、誘電材料層１９１内の開口は、たとえばアルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、または１つもしくはそれ以上の上記もしくはその他の好適な金属もしくはドープ半導体材料の組み合わせなどの１つまたはそれ以上の導電性材料によって充填されてもよい。開口の充填は、蒸着およびその他の公知であるかまたは将来開発される技術によって行われてもよい。
【００３７】
本明細書において本発明の特定の特徴を例示および説明したが、通常の当業者には多くの修正、置換、変更および均等物が考えられるであろう。したがって、添付の請求項は、こうした修正および変更のすべてを本発明の趣旨内にあるものとして包含することが意図されることが理解されるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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