(57)【要約】  実質的に等しい伝搬遅延を有する第１及び第２の伝送線路を通した伝搬遅延を得る技術は、第１の信号を第１の伝送線路に供給すること、第２の信号を第２の伝送線路に供給すること、第１の伝送線路上における第１の信号の入射エッジを検出すること、第２の伝送線路上における第２の信号の反射エッジを検出すること、及び、入射エッジの検出及び反射エッジの検出の時刻に基づいて伝搬遅延を決定すること、を含んでもよい。
2015503262.tif 000002
【特許請求の範囲】
【請求項１】
実質的に等しい伝搬遅延を有する第１及び第２の伝送線路を通した伝搬遅延を得る方法であって、
第１の信号を前記第１の伝送線路に供給する工程と、
第２の信号を前記第２の伝送線路に供給する工程と、
前記第１の伝送線路上における前記第１の信号の入射エッジを検出する工程と、
前記第２の伝送線路上における前記第２の信号の反射エッジを検出する工程と、
前記入射エッジの検出及び前記反射エッジの検出の時刻に基づいて前記伝搬遅延を決定する工程と、を含む方法。
【請求項２】
前記入射エッジが第１の入射エッジであり、
前記方法が更に、
前記第１の入射エッジに応答して前記第１の信号の状態変化をトリガする工程と、
前記第２の伝送線路上における前記第２の信号の第２の入射エッジを検出する工程と、
前記第２の入射エッジに応答して前記第１の信号の状態変化をトリガする工程と、
前記第１の伝送線路上における前記第１の信号の第３の入射エッジを検出する工程と、
固定遅延に相当する、前記第１の入射エッジと前記第２の入射エッジとの間の周期を特定する工程と、を含み、
前記伝搬遅延の決定が、固定遅延に基づく、請求項１に記載の方法。
【請求項３】
前記反射エッジが第１の反射エッジであり、前記周期が第１の周期であり、
前記方法が更に、
前記第１の反射エッジに応答して前記第１の信号の状態変化をトリガする工程と、
前記第２の伝送線路上における前記第２の信号の第２の反射エッジを検出する工程と、
前記第２の反射エッジに応答して前記第１の信号の状態変化をトリガする工程と、
前記第１の伝送線路上における前記第１の信号の第３の反射エッジを検出する工程と、
前記固定遅延に前記伝搬遅延に相当する値を加えたものに相当する、前記第１の反射エッジと前記第２の反射エッジとの間の第２の周期を特定する工程と、を含み、
前記伝搬遅延の決定が、前記第１の周期及び前記第２の周期に基づく、請求項２に記載の方法。
【請求項４】
前記信号伝搬遅延に相当する前記値が前記伝搬遅延の倍数に関連し、
前記第１の周期及び前記第２の周期に基づく前記伝搬遅延の決定が、
前記第１の周期と前記第２の周期との間の差を得る工程と、
前記差の指数と前記伝搬遅延の前記倍数に相当する定数とを得る工程と、を含む、請求項３に記載の方法。
【請求項５】
前記第１の入射エッジを検出する工程が、前記第１の入射エッジを第１の閾値と比較する工程を含み、前記第２の入射エッジを検出する工程が、前記第２の入射エッジを前記第１の閾値と比較する工程を含み、
前記第１の反射エッジを検出する工程が、前記第１の反射エッジを第２の閾値と比較する工程を含み、前記第２の反射エッジを検出する工程が、前記第２の反射エッジを前記第２の閾値と比較する工程を含む、請求項３に記載の方法。
【請求項６】
前記第１の閾値及び前記第２の閾値が異なる値を有する、請求項５に記載の方法。
【請求項７】
前記第１の閾値及び前記第２の閾値が同じプログラム可能なソースから得られる、請求項５に記載の方法。
【請求項８】
前記プログラム可能なソースがＤＡＣを含む、請求項７に記載の方法。
【請求項９】
前記プログラム可能なソースからの電圧がＦＰＧＡに供給される、請求項７に記載の方法。
【請求項１０】
ＦＰＧＡが、
前記第１の信号を前記第１の伝送線路に供給する工程と、
前記第２の信号を前記第２の伝送線路に供給する工程と、
前記第１の伝送線路上における前記第１の信号の前記入射エッジを検出する工程と、
前記第２の伝送線路上における前記第２の信号の前記反射エッジを検出する工程と、及び
前記入射エッジの検出及び前記反射エッジの検出の時刻に基づいて前記伝搬遅延を決定する工程と、を含む操作を行う、請求項１に記載の方法。
【請求項１１】
更に、
前記第１の信号の状態変化をトリガするクロックパルスを発生させる工程を含む、請求項３に記載の方法。
【請求項１２】
前記クロックパルスを発生させる工程が、
前記第１の入射エッジ及び前記第２の入射エッジに応答して前記第１の信号の前記状態変化のトリガを制御するクロックパルスを発生させるため、第１の論理パスを使用する工程と、
前記第１の反射エッジ及び前記第２の反射エッジに応答して前記第１の信号の前記状態変化のトリガを制御するクロックパルスを発生させるため、第２の論理パスを使用する工程と、を含み、
前記第１及び第２の論理パスがそれぞれ、前記第１の信号及び前記第２の信号を入力として受け取り、
前記第１の論理パス及び前記第２の論理パスからの出力が、制御信号によって制御される、請求項１１に記載の方法。
【請求項１３】
前記クロックパルスを発生させる工程が、
前記第１の信号を遅延させて第１の遅延信号を生成し、前記第１の遅延信号を前記第１の信号と組み合わせて第１のクロックパルスを生成する工程と、
前記第２の信号を遅延させて第２の遅延信号を生成し、前記第２の遅延信号を前記第２の信号と組み合わせて第２のクロックパルスを生成する工程と、
前記第１のクロックパルス及び前記第２のクロックパルスの組み合わせを前記クロックパルスとして出力する工程と、を含む、請求項１１に記載の方法。
【請求項１４】
前記クロックパルスを発生させる工程が、
前記第１の信号を遅延させて第１の遅延信号を生成し、前記第１の遅延信号を前記第１の信号と組み合わせて第１のクロックパルスを生成する工程と、
前記第２の信号を遅延させて第２の遅延信号を生成し、前記第２の遅延信号を前記第２の信号と組み合わせて第２のクロックパルスを生成する工程と、
前記第１のクロックパルス及び前記第２のクロックパルスの組み合わせを第１の出力として出力する工程と、
前記第１の信号を反転したものを遅延させて第３の遅延信号を生成し、前記第３の遅延信号を前記第１の信号を反転したものと組み合わせて第３のクロックパルスを生成する工程と、
前記第２の信号を反転したものを遅延させて第４の遅延信号を生成し、前記第２の遅延信号を反転したものを前記第４の信号と組み合わせて第４のクロックパルスを生成する工程と、
前記第３のクロックパルス及び前記第４のクロックパルスの組み合わせを第２の出力として出力する工程と、
前記第１の出力を制御信号の第１のものと組み合わせ、前記第２の出力を前記制御信号の第２のものと組み合わせて、第１及び第２の組み合わせ出力をそれぞれ生成する工程と、
前記第１及び第２の組み合わせ出力の論理的組み合わせを前記クロックパルスとして出力する工程と、を含む請求項１２に記載の方法。
【請求項１５】
更に、
前記第１の信号の状態変化をトリガするクロックパルスを発生させる工程を含み、
前記クロックパルスを発生させる工程が、
前記クロックパルスを発生させるため、前記第１の信号、前記第２の信号、前記第１の閾値、及び前記第２の閾値を入力として受け取る論理パスを使用し、前記第１の閾値及び前記第２の閾値が、前記クロックパルスが前記第１の入射エッジ及び前記第２の入射エッジ又は前記第１の反射エッジ及び前記第２の反射エッジのどちらに応答して、前記第１の信号の状態変化をトリガするかを制御する工程、を含む、請求項５に記載の方法。
【請求項１６】
前記クロックパルスを発生させる工程が、
前記第１及び第２の信号に相当する制御入力を有するマルチプレクサを使用して、前記状態変化をトリガする時刻に前記クロックパルスを出力する工程を含む、請求項１１に記載の方法。
【請求項１７】
実質的に等しい遅延を有する第１及び第２の伝送線路を通した遅延を得る装置であって、
（ｉ）第１の信号を前記第１の伝送線路に供給し、（ｉｉ）第２の信号を前記第２の伝送線路に供給する、信号発生器と、
（ｉ）前記第１の伝送線路上における前記第１の信号の入射エッジを検出し、（ｉｉ）前記第２の伝送線路上における前記第２の信号の反射エッジを検出する、検出器回路と、
前記入射エッジの検出および前記反射エッジの検出の時刻に基づいて前記伝搬遅延を決定する回路機構と、を備える装置。
【請求項１８】
前記入射エッジが第１の入射エッジであり、
前記信号発生器が、前記第１の入射エッジに応答して前記第１の信号の状態変化をトリガし、
前記検出器回路が、前記第２の伝送線路上における前記第２の信号の第２の入射エッジを検出し、
前記信号発生器が、前記第２の入射エッジに応答して前記第１の信号の状態変化をトリガし、
前記検出器回路が、前記第１の伝送線路上における前記第１の信号の第３の入射エッジを検出し、及び
前記回路機構が、前記第１の入射エッジと前記第２の入射エッジとの間の周期を特定し、前記周期が固定遅延に相当し、前記伝搬遅延の決定が固定遅延に基づく、請求項１７に記載の装置。
【請求項１９】
前記反射エッジが第１の反射エッジであり、前記周期が第１の周期であり、
前記信号発生器が、前記第１の反射エッジに応答して前記第１の信号の状態変化をトリガし、
前記検出器回路が、前記第２の伝送線路上における前記第２の信号の第２の反射エッジを検出し、
前記信号発生器が、前記第２の反射エッジに応答して前記第１の信号の状態変化をトリガし、
前記検出器回路が、前記第１の伝送線路上における前記第１の信号の第３の反射エッジを検出し、及び
前記回路機構が、前記第１の反射エッジと前記第２の反射エッジとの間の第２の周期を特定し、前記第２の周期が、前記固定遅延に前記伝搬遅延に相当する値を加えたものに相当し、前記伝搬遅延の決定が、前記第１の周期及び前記第２の周期に基づく、請求項１８に記載の装置。
【請求項２０】
前記信号伝搬遅延に相当する前記値が前記伝搬遅延の倍数に関連し、
前記第１の周期及び前記第２の周期に基づく前記伝搬遅延の決定が、
前記第１の周期と前記第２の周期との間の差を得ること、及び
前記差の指数と前記伝搬遅延の前記倍数に相当する定数とを得ること、を備える、請求項１９に記載の装置。
【請求項２１】
前記第１の入射エッジの検出が、前記第１の入射エッジを第１の閾値と比較することを含み、前記第２の入射エッジの検出が、前記第２の入射エッジを前記第１の閾値と比較することを含み、
前記第１の反射エッジの検出が、前記第１の反射エッジを第２の閾値と比較することを備え、前記第２の反射エッジの検出が、前記第２の反射エッジを前記第２の閾値と比較することを含む、請求項１９に記載の装置。
【請求項２２】
前記第１の閾値及び前記第２の閾値が異なる値を有する、請求項２１に記載の装置。
【請求項２３】
前記第１の閾値及び前記第２の閾値が同じプログラム可能なソースから得られる、請求項２１に記載の装置。
【請求項２４】
前記プログラム可能なソースがＤＡＣを備える、請求項２２に記載の装置。
【請求項２５】
前記プログラム可能なソースからの電圧がＦＰＧＡに供給される、請求項２４に記載の装置。
【請求項２６】
前記ＦＰＧＡが、前記信号発生器、前記検出器回路、及び前記遅延を決定する前記回路機構を備える、請求項１７に記載の装置。
【請求項２７】
更に、
前記第１の信号の状態変化をトリガするクロックパルスを発生させるクロック発生器、を備える、請求項１９に記載の装置。
【請求項２８】
前記クロックパルスの発生が、
前記第１の入射エッジ及び前記第２の入射エッジに応答して前記第１の信号の前記状態変化のトリガを制御するクロックパルスを発生させるため、第１の論理パスを使用すること、及び
前記第１の反射エッジ及び前記第２の反射エッジに応答して前記第１の信号の前記状態変化のトリガを制御するクロックパルスを発生させるため、第２の論理パスを使用すること、を含み、
前記第１の論理パスがそれぞれ、前記第１の信号及び前記第２の信号を入力として受け取り、
前記第１の論理パス及び前記第２の論理パスからの出力が、制御信号によって制御される、請求項２７に記載の装置。
【請求項２９】
前記クロックパルスの発生が、
前記第１の信号を遅延させて第１の遅延信号を生成し、前記第１の遅延信号を前記第１の信号と組み合わせて第１のクロックパルスを生成すること、又は、前記第２の信号を遅延させて第２の遅延信号を生成し、前記第２の遅延信号を前記第２の信号と組み合わせて第２のクロックパルスを生成すること、及び
前記第１のクロックパルス及び前記第２のクロックパルスの組み合わせを前記クロックパルスとして出力すること、を含む、請求項２７に記載の装置。
【請求項３０】
前記クロックパルスの発生が、
前記第１の信号を遅延させて第１の遅延信号を生成し、前記第１の遅延信号を前記第１の信号と組み合わせて第１のクロックパルスを生成すること、
前記第２の信号を遅延させて第２の遅延信号を生成し、前記第２の遅延信号を前記第２の信号と組み合わせて第２のクロックパルスを生成すること、
前記第１のクロックパルス及び前記第２のクロックパルスの組み合わせを第１の出力として出力すること、
前記第１の信号を反転したものを遅延させて第３の遅延信号を生成し、前記第３の遅延信号を前記第１の信号を反転したものと組み合わせて第３のクロックパルスを生成すること、
前記第２の信号を反転したものを遅延させて第４の遅延信号を生成し、前記第２の遅延信号を反転したものを前記第４の信号と組み合わせて第４のクロックパルスを生成すること、
前記第３のクロックパルス及び前記第４のクロックパルスの組み合わせを第２の出力として出力すること、
前記第１の出力を制御信号の第１のものと組み合わせ、前記第２の出力を前記制御信号の第２のものと組み合わせて、第１及び第２の組み合わせ出力をそれぞれ生成すること、及び
前記第１及び第２の組み合わせ出力の論理的組み合わせを前記クロックパルスとして出力すること、を含む、請求項２８に記載の装置。
【請求項３１】
更に、
前記第１の信号の状態変化をトリガするクロックパルスを発生させる、クロック発生器を備え、
前記クロックパルスの発生が、
前記クロックパルスを発生させるため、前記第１の信号、前記第２の信号、前記第１の閾値、及び前記第２の閾値を入力として受け取る論理パスを使用し、前記第１の閾値及び前記第２の閾値が、前記クロックパルスが前記第１の入射エッジ及び前記第２の入射エッジ又は前記第１の反射エッジ及び前記第２の反射エッジのどちらに応答して、前記第１の信号の状態変化をトリガするかを制御すること、を含む、請求項２１に記載の装置。
【請求項３２】
前記クロック発生器が、前記状態変化をトリガする時刻に前記クロックパルスを出力するため、前記第１及び第２の信号に相当する制御入力を有するマルチプレクサを含む、請求項２７に記載の装置。
【請求項３３】
実質的に等しい遅延を有する第１及び第２の伝送線路を通した遅延を得る方法であって、
第１の伝送線路上における信号の第１のエッジを検出する工程と、
第２の伝送線路上における信号の第２のエッジを検出する工程と、
前記第１のエッジ及び前記第２のエッジそれぞれの検出に続いて、固定の時間間隔において前記第１のエッジ及び前記第２のエッジの繰返し出力をトリガする工程と、
前記第１及び第２の伝送線路を通した遅延に関連する、前記第１及び第２のエッジが出力される周波数を決定する工程と、を含む方法。
【請求項３４】
実質的に等しい遅延を有する第１及び第２の伝送線路を通した遅延を得る装置であって、
（ｉ）第１の伝送線路上における信号の第１のエッジを検出し、（ｉｉ）第２の伝送線路上における信号の第２のエッジを検出する、検出器回路機構と、
前記第１のエッジ及び前記第２のエッジそれぞれの検出に続いて、固定の時間間隔で前記第１のエッジ及び前記第２のエッジを繰返し出力するエッジ発生器と、
前記第１及び第２の伝送線路を通した遅延に関連する、前記第１及び第２のエッジが出力される周波数を決定する回路機構と、を備える、装置。
【請求項３５】
前記第１の信号及び前記第２の信号が相補信号である、請求項１に記載の方法。
【請求項３６】
前記第１の信号及び前記第２の信号が相補信号である、請求項１７に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全体として、伝送線路を通した伝搬遅延の決定に関する。
【背景技術】
【０００２】
伝送線路における伝搬遅延は、信号が伝送線路の一端から伝送線路の他端まで伝搬するのにかかる時間の遅延に相当する。時間領域反射率測定（ＴＤＲ）は、信号線における伝搬遅延を測定する１つの方法である。米国特許第４，７３４，６３７号（特許文献１）は、ＴＤＲの実施について記載している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第４，７３４，６３７号明細書
【発明の概要】
【課題を解決するための手段】
【０００４】
本開示は、全体として、伝送線路を通した伝搬遅延を決定する技術に関する。実施の一例では、本開示は、２つの伝送線路の両方を同時に励起し、第１の伝送線路の励起と第２の伝送線路における反射との間の時間差を使用することによって、遅延が等しい２つの伝送線路を通した伝搬遅延を同時に決定する技術に関する。これらの特徴は、特定の用途における伝搬遅延を決定するのに要する回路機構の量を低減することができる。
【０００５】
実質的に等しい伝搬遅延を有する第１及び第２の伝送線路を通した伝搬遅延を得る技術は、第１の信号を第１の伝送線路に供給すること、第２の信号を第２の伝送線路に供給すること、第１の伝送線路上における第１の信号の入射エッジを検出すること、第２の伝送線路上における第２の信号の反射エッジを検出すること、及び入射エッジの検出及び反射エッジの検出の時刻に基づいて伝搬遅延を決定すること、を含んでもよい。
【０００６】
入射エッジは第１の入射エッジであってもよい。本技術は、第１の入射エッジに応答して第１の信号の状態変化をトリガすること、第２の伝送線路上における第２の信号の第２の入射エッジを検出すること、第２の入射エッジに応答して第１の信号の状態変化をトリガすること、第１の伝送線路上における第１の信号の第３の入射エッジを検出すること、及び、第１の入射エッジと第２の入射エッジとの間の周期を特定すること、を含んでもよい。周期は固定遅延に相当してもよい。伝搬遅延の決定は固定遅延に基づいてもよい。
【０００７】
反射エッジは第１の反射エッジであってもよく、周期は第１の周期であってもよい。本技術は、第１の反射エッジに応答して第１の信号の状態変化をトリガすること、第２の伝送線路上における第２の信号の第２の反射エッジを検出すること、第２の反射エッジに応答して第１の信号の状態変化をトリガすること、第１の伝送線路上における第１の信号の第３の反射エッジを検出すること、及び、第１の反射エッジと第２の反射エッジとの間の第２の周期を特定すること、を含んでもよい。第２の周期は、固定遅延に伝搬遅延に相当する値を加えたものに相当してもよい。伝搬遅延の決定は、第１の周期及び第２の周期に基づいてもよい。
【０００８】
信号伝搬遅延に相当する値は、伝搬遅延の倍数に関連してもよい。第１の周期及び第２の周期に基づく伝搬遅延の決定は、第１の周期と第２の周期との間の差を得ること、及び、差の指数と伝搬遅延の倍数に相当する定数とを得ること、を含んでもよい。
【０００９】
第１の入射エッジの検出は、第１の入射エッジを第１の閾値と比較することを含んでもよく、第２の入射エッジの検出は、第２の入射エッジを第１の閾値と比較することを含んでもよい。第１の反射エッジの検出は、第１の反射エッジを第２の閾値と比較することを含んでもよく、第２の反射エッジの検出は、第２の反射エッジを第２の閾値と比較することを含んでもよい。
【００１０】
第１の閾値及び第２の閾値は異なる値を有してもよい。第１の閾値及び第２の閾値は、同じプログラム可能なソースから得られてもよい。プログラム可能なソースはＤＡＣを含んでもよい。プログラム可能なソースからの電圧はＦＰＧＡに供給されてもよい。
【００１１】
ＦＰＧＡは、第１の信号を第１の伝送線路に供給すること、第２の信号を第２の伝送線路に供給すること、第１の伝送線路上における第１の信号の入射エッジを検出すること、第２の伝送線路上における第２の信号の反射エッジを検出すること、及び、入射エッジの検出及び反射エッジの検出の時刻に基づいて伝搬遅延を決定することを含む、上述の動作を行ってもよい。
【００１２】
上述の技術はまた、第１の信号の状態変化をトリガするクロックパルスを発生させることを含んでもよい。クロックパルスの発生は、第１の入射エッジ及び第２の入射エッジに応答して第１の信号の状態変化のトリガを制御するクロックパルスを発生させるため、第１の論理パスを使用すること、及び、第１の反射エッジ及び第２の反射エッジに応答して第１の信号の状態変化のトリガを制御するクロックパルスを発生させるため、第２の論理パスを使用すること、を含んでもよい。第１及び第２の論理パスはそれぞれ、第１の信号及び第２の信号を入力として受け取る。第１の論理パス及び第２の論理パスからの出力は、制御信号によって制御されてもよい。
【００１３】
クロックパルスの発生は、第１の信号を遅延させて第１の遅延信号を生成し、第１の遅延信号を第１の信号と組み合わせて第１のクロックパルスを生成すること、第２の信号を遅延させて第２の遅延信号を生成し、第２の遅延信号を第２の信号と組み合わせて第２のクロックパルスを生成すること、及び、第１のクロックパルス及び第２のクロックパルスの組み合わせをクロックパルスとして出力すること、を含んでもよい。
【００１４】
クロックパルスの発生は、第１の信号を遅延させて第１の遅延信号を生成し、第１の遅延信号を第１の信号と組み合わせて第１のクロックパルスを生成すること、第２の信号を遅延させて第２の遅延信号を生成し、第２の遅延信号を第２の信号と組み合わせて第２のクロックパルスを生成すること、第１のクロックパルス及び第２のクロックパルスの組み合わせを第１の出力として出力すること、第１の信号を反転したものを遅延させて第３の遅延信号を生成し、第３の遅延信号を第１の信号を反転したものと組み合わせて第３のクロックパルスを生成すること、第２の信号を反転したものを遅延させて第４の遅延信号を生成し、第２の遅延信号を反転したものを第４の信号と組み合わせて第４のクロックパルスを生成すること、第３のクロックパルス及び第４のクロックパルスの組み合わせを第２の出力として出力すること、第１の出力を制御信号の第１のものと組み合わせ、第２の出力を制御信号の第２のものと組み合わせて、第１及び第２の組み合わせ出力をそれぞれ生成すること、及び、第１及び第２の組み合わせ出力の論理的組み合わせをクロックパルスとして出力することを含んでもよい。
【００１５】
上述の技術は、第１の信号の状態変化をトリガするクロックパルスを発生させることを含んでもよい。クロックパルスの発生は、クロックパルスを発生させるため、第１の信号、第２の信号、第１の閾値、及び第２の閾値を入力として受け取る論理パスを使用することを含んでもよく、第１の閾値及び第２の閾値は、クロックパルスが第１の入射エッジ及び第２の入射エッジ又は第１の反射エッジ及び第２の反射エッジのどちらに応答して、第１の信号の状態変化をトリガするかを制御する。
【００１６】
クロックパルスの発生は、第１及び第２の信号に相当する制御入力を有するマルチプレクサを使用して、状態変化をトリガする時刻にクロックパルスを出力することを含んでもよい。
【００１７】
この要約セクションを含む、本開示で説明される特徴のうち２つ以上を組み合わせることにより、本明細書では具体的に説明されない実施形態を形成することができる。
【００１８】
本明細書に記載されるシステム及び技術又はそれらの一部は、１つ又は複数の持続性機械可読記憶媒体に格納され、１つ又は複数の処理デバイスで実行可能である命令を含む、コンピュータプログラム製品として実施されてもよい。本明細書に記載されるシステム及び技術又はそれらの一部は、装置、方法、又は電子システムとして実施されてもよく、それらは、規定の機能を実施するために実行可能な命令を格納する１つ又は複数の処理デバイス及びメモリを含んでもよい。
【００１９】
１つ又は複数の実施の詳細を、添付の図面及び以下の説明で明らかにする。その他の特徴、目的及び利点は、発明を実施するための形態欄及び図面、並びに請求項から明白となるであろう。
異なる図面における同様の参照番号は同様の要素を示す。
【図面の簡単な説明】
【００２０】
【図１】図１は伝送線路に接続されたチャネルの一例を示す図である。
【図２】図２は、開回路又は高インピーダンスによって終端する伝送線路における信号電圧レベルの例を示すグラフである。
【図３】図３は、開回路又は高インピーダンスによって終端する伝送線路における信号電圧レベルの例を示すグラフである。
【図４】図４は、伝送線路を通した伝搬遅延を決定するＦＰＧＡの実施の一例を示すブロック図である。
【図５】図５は、伝送線路を通した伝搬遅延を決定するのに使用されるクロックパルスのトリガポイントの例を示すグラフである。
【図６】図６は、伝送線路を通した伝搬遅延を決定するプロセスの一例を示すフローチャートである。
【図７】図７はクロック発生器の一例の論理を示す図である。
【図８】図８は、遅延素子を使用してクロックパルスを発生させるプロセスの一例を示すグラフである。
【図９】図９は、伝送線路を通した伝搬遅延を決定するＦＰＧＡの実施の別の例を示すブロック図である。
【図１０】図１０は、固定の閾値を有するクロックパルスの発生に使用されるグラフの例を示す図である。
【図１１】図１１はクロック発生器の別の例の論理を示す図である。
【図１２】図１２はクロック発生器の別の例の回路機構を示す図である。
【図１３】図１３はクロック発生器の別の例の論理を示す図である。
【図１４】図１４は、伝送線路を通した伝搬遅延を決定するデバイスの実施の一例を示す図である。
【発明を実施するための形態】
【００２１】
本明細書に記載されるのは、伝送線路を通した遅延を得るためのシステムである。実施の一例では、システムは、第１の信号を第１の伝送線路に供給すること、第２の（例えば、相補的な）信号を第２の伝送線路に供給すること、第１の伝送線路上における第１の信号の入射エッジを検出すること、第２の伝送線路上における第２の信号の反射エッジを検出すること、及び、入射エッジの検出及び反射エッジの検出の時刻に基づいて遅延を決定すること、を含む。この例では、伝送線路は両方とも同じ電気的遅延長さを有する。結果的に、決定される遅延は第１及び第２の伝送線路の両方に当てはまる。第１及び第２の伝送線路は、例えば、差動伝送線路の構成要素であってもよい。
【００２２】
実施の一例では、回路機構及び論理が維持され、閾値は、伝送線路を用いない振動周期及び伝送線路を用いた振動周期の測定の間で、トグルで切り替えるように変化する。実施の別の例では、閾値は維持されてもされなくてもよいが、回路機構及び論理は、伝送線路を用いない振動周期及び伝送線路を用いた振動周期の測定の間で、トグルで切り替えるように変化する。
【００２３】
図１は、例えば、自動試験装置の第１及び第２のチャネルにそれぞれ相当してもよい、第１の伝送線路１００及び第２の伝送線路１０１の例を示す。図１はまた、ドライバ１０２、１０３及びインピーダンス１０５、１０６を含む。この例では、ドライバ１０２、１０３はシングルエンドドライバであり、各インピーダンス１０５、１０６は抵抗器として表される。しかしながら、任意の適切な１つ又は複数の回路素子がインピーダンスを提供してもよい。伝送線路１００、１０１はそれぞれ特性インピーダンスも有する。この特性インピーダンスは図１には示されていない。各伝送線路の特性インピーダンスは、対応するインピーダンス１０５、１０６それぞれの値にほぼ等しい値を有してもよい。
【００２４】
伝送線路１００、１０１は反射端１１２、１１３で終端する。反射端１１２、１１３は、開回路などの不連続部（discontinuities）、又は伝送線路１００、１０１を通して信号若しくはその一部を後方反射するのに十分な高インピーダンスを有する素子であってもよい。本明細書に記載される実施例は、反射端１１２、１１３が不連続部である場合を含む。
【００２５】
伝送線路１００、１０１は、本明細書では「ＰＤ」と呼ばれる固有の信号伝搬遅延を生成する。信号伝搬遅延は、この例では、信号が伝送線路の長さを一方向に移動するのにかかる時間を指す。伝送線路１００、１０１は、実質的に同じ電気的遅延長さを有し、したがって、本明細書に記載される例ではほぼ同じＰＤを有する。結果的に、後述するように、異なる（例えば、相補的な）伝送線路における反射を使用して、別の伝送線路におけるＰＤを決定することができる。
【００２６】
動作の一例では、ドライバ１０２は、Ｘと名付けられた信号を伝送線路１００に供給する。その信号は、インピーダンス１０５を通過し、伝送線路の長さを進み、不連続部１１２でドライバ１０２に向かって後方反射する。ドライバ１０３は、Ｘの補数である／Ｘと名付けられた信号を伝送線路１０１に供給する（補数はまた、「＋」及び「−」によって示されてもよい）。その信号は、インピーダンス１０６を通過し、伝送線路の長さを進み、不連続部１１３でドライバ１０３に向かって後方反射する。Ｘ及び／Ｘは、実質的に同時に、それら個々の伝送線路に供給される。そのため、２つの信号の伝搬は実質的に相補的である。
【００２７】
図１に示されるように、伝送線路１００、１０１における点は、Ａ（Ａ１又はＡ２）、Ｂ（Ｂ１又はＢ２）、及びＣ（Ｃ１又はＣ２）と名付けられている。Ｘを例にとると、信号Ｘは、ドライバ１０２によって伝送線路１００に送られる。この例では、Ｘは０Ｖ〜５Ｖの値を有するが、これは単なる例示のためのものであり、任意の適切な高電圧及び低電圧レベルが使用されてもよい。例えば、２．５Ｖ及び０Ｖがそれぞれ、高電圧及び低電圧レベルに使用されてもよい。点Ａ１では、信号Ｘ（ドライバ１０２の出力）は５Ｖの値を有する。これは、信号がインピーダンスをほとんど又は全く通過していないためである。結果的に、図２のグラフ２００に示されるように、信号は０Ｖから５Ｖに移る。本明細書に記載される例の目的のため、信号エッジ（例えば、２０１）が理想として示される。しかしながら、実際の実施において、信号レベルの遷移（例えば、信号の入射エッジ及び反射エッジ）は即時のものではなく、比較的短い時間周期にわたって起こる。
【００２８】
点Ｂ１では、信号はインピーダンス１０５を通過している。この例では、インピーダンス１０５は、点Ｂにおける信号レベルを点Ａにおける信号レベルの約半分に低減する値を有する。例えば、インピーダンスは５０Ωであってもよい。しかしながら、他の例では、インピーダンスは異なってもよく、信号レベルを半分超過又は半分未満に低減してもよい。任意の適切なインピーダンス値が点Ｂ１に先立って使用されてもよい。この例では、ドライバ１０２による信号出力は５Ｖなので、点Ｂ１における電圧は２．５Ｖ（即ち、５Ｖの出力信号の半分）まで上昇する。この２．５Ｖの値は、本明細書に示される他の電圧の場合のように、容認可能な公差の範囲内にある。この上昇はグラフ２０２に示される。点Ｂ１とＡ１との間の距離は小さく、例えば、伝搬遅延は無視できるものである。Ｂ１におけるエッジ２０４は、Ａ１におけるエッジ２０１とほぼ同時の入射として示されている。しかしながら、実施においては、Ａ１におけるエッジとＢ１におけるエッジとの間に無視できる時間差があってもよい。
【００２９】
対照的に、Ｃ１におけるエッジ２０６は、Ａ１、Ｂ１におけるエッジよりも１伝搬遅延（ＰＤ）後に起こっている。これは、信号が伝送線路１００の長さを移動するのに時間ＰＤがかかるためである。Ｃ１における不連続部による信号反射によって、Ｃ１における電圧は１ＰＤ後に５Ｖに達する。より具体的には、図１を参照すると、反射に先立つ点１２０（例えば、Ｃ１の直前）で電圧を測定しようとした場合、電圧は２．５Ｖとなる。しかしながら、伝送線路１００の不連続部における反射は、信号に対する相加効果を有する。結果として、反射後のＣ１又はその直前における電圧は５Ｖである。このことは、グラフ２０９に示される。
【００３０】
反射信号は、伝送線路１００を通ってドライバ１０２に向かって戻る。グラフ２０２の時刻２１０において、反射信号は点Ｂ１に達する。反射信号はＢ１における既存の電圧を増補し、それによって、グラフ２０２に示されるように、Ｂ１における電圧を２．５Ｖから５Ｖまで駆動する。時間２１６（２０４と２１０との間）は、伝送線路１００の伝搬遅延の約２倍に等しい。より具体的には、信号は、点Ｃ１に達するのに時間間隔ＰＤがかかり、反射後にＣ１から戻ってＢ１に達するのにほぼ等しい時間量がかかる。したがって、この例では、時刻２１０（例えば、最初の状態遷移から２ＰＤ）において、Ｂ１における電圧は５Ｖである。
【００３１】
この効果は、伝送線路１０１上の相補信号／Ｘに関して同様である。しかしながら、相補信号の場合、図２に示されるグラフは反転される。例えば、図３は、グラフ２００に類似したグラフ３００の一例と、Ｂ２において／Ｘを伝送線路１０２に供給する効果に相当する、結果として得られるグラフ３０２とを示す。図示されているように、／Ｘのグラフ３０２では、Ｂ２における電圧は２．５Ｖから０Ｖになり、これは、Ｂ１における電圧が２．５Ｖから５Ｖになるグラフ２０２とは反対の結果である。しかしながら、Ｂ２で２．５Ｖから０になるのにかかる時間は、Ｂ１の電圧が２．５Ｖから５Ｖになるのにかかる時間、つまり２ＰＤとほぼ同じである。
【００３２】
上述の効果は、伝送線路１０１及び１０２を通した伝搬遅延（ＰＤ）を決定するのに使用されてもよい。例えば、図１を参照すると、シングルエンド検出器１２３、１２４（例えば、コンパレータ）は、電圧閾値１２６と共に、それら個々の伝送線路１００、１０１から信号を受け取る。この例では、閾値は、後述する方法でＰＤを決定するために、伝送線路からの信号と比較される単一の電圧値である。これに関して、実施のいくつかの例では、本明細書に記載される回路機構は、少なくとも部分的に、論理プログラミング可能デバイス（ＦＰＧＡ）上で実施されてもよい。例えば、ドライバ及び検出器を含む回路機構は、ＦＰＧＡ内にあってもよい。ＦＰＧＡは、外部のデジタル・アナログ変換器（ＤＡＣ）から閾値電圧を受け取ってもよい。ＦＰＧＡは、閾値電圧の供給専用の単一のピンを有してもよい。この閾値電圧は、後述するように、プログラム可能であってもよい（例えば、変更されてもよい）。実施の他の例では、本明細書に記載される回路機構は、閾値電圧を使用するＦＰＧＡの文脈（コンテキスト）外で、例えばピン又は他のソースの異なる電圧によって実施されてもよい。
【００３３】
ＦＰＧＡの実施の一例では、ＦＰＧＡは、ＦＰＧＡ遅延と呼ばれる、関連する遅延を有する。図４は、伝送線路４０５、４０６（例えば、伝送線路１００、１０１と等価）に信号エッジを出力するドライバ４０１、４０２と、それらの伝送線路上の信号を基準電圧（例えば、閾値電圧４３０）と比較するコンパレータ（例えば、検出器）４０７、４０８と、デジタル処理論理４１０（例えば、本明細書に記載されるプロセスに従ってクロック信号を発生させ、且つ／又は伝搬遅延を決定する）と、非同期遅延回路４１１と、この例ではフリップフロップ４１５である信号発生回路４１４とを含む、ＦＰＧＡ  ４００の一例を示す。タイマーカウンタ４１６は、フリップフロップ４１５の出力が固定の時間周期にわたってトグルで切り替わる回数を計数する。ＦＰＧＡ遅延は、例えば、点線４１９によって示される信号伝搬によって生じることがある。
【００３４】
ＦＰＧＡ以外の回路機構が関与する実施においては、類似の概念が当てはまる。ＦＰＧＡの例を用いて続けると、ＦＰＧＡ遅延はデバイスによって固定されるが、その正確な値は既知である必要はない。しかしながら、ＦＰＧＡ遅延は、本明細書に記載される実施におけるＰＤの少なくとも二倍である。この制約は、例えば、結果として提供される信号エッジによる干渉なしに反射が伝搬できるように、設定されてもよい。ＦＰＧＡ遅延の少なくとも一部は、例えば非同期遅延回路４１１によって、ＦＰＧＡにプログラミングされてもよい。ＰＤは未知なので、ＦＰＧＡ遅延は、少なくとも２ＰＤ又はそれを上回ることが予期される値にプログラミングされてもよい。実施のいくつかの例では、ＦＰＧＡ遅延は、例えば６０ナノ秒（ｎｓ）、７０ｎｓ、１５０ｎｓなどにプログラミングされてもよい。これらの値は単なる例であり、ＦＰＧＡ遅延は、問題の伝送線路の長さを所与として、任意の適切な値をとってもよいことに留意されたい。
【００３５】
実施の一例では、本明細書に記載されるプロセスは、ＦＰＧＡ遅延を考慮に入れて、立ち上がり入射信号エッジに基づいて第１の情報を得る。プロセスは、伝送線路の長さにわたるＦＰＧＡ遅延及び信号伝搬遅延（ＰＤ）の両方を考慮に入れた、立ち上がり反射信号エッジに基づいて第２の情報を得る。プロセスは、第１の情報及び第２の情報を使用して、本明細書に記載される実施の例ではＰＤの倍数である、ＰＤに関する情報を残して、ＦＰＧＡ遅延を除去する。ＦＰＧＡ遅延は決定から除去されるので、上述したように、その実際の値は既知である必要はない。
【００３６】
上記で説明した実施の例を例証するため、図５を参照する。図５は２つのグラフ５０１、５０２を示している。この例では、両方のグラフは、図１の点Ｂにおける電圧測定のグラフである。例えば、図１〜３を再び参照すると、グラフ２０２の信号ＸはＢ１で測定されてもよく、グラフ３０２の相補信号／ＸはＢ２で測定されてもよい。例証のため、伝送線路への電圧入力Ｘ及び／Ｘは、０Ｖの最小値及び５Ｖの最大値を有する。しかしながら、実施の他の例では任意の適切な電圧レベルが使用されてもよい。
【００３７】
グラフ５０１では、閾値電圧（図５のＶＲＥＦ）は最大電圧の２５％にプログラミングされている。ここでは、その閾値電圧は１．２５Ｖである。この閾値は単なる一例であり、他の適切な閾値が設定されてもよい。閾値は、クロックをトリガして、Ｘ及び／Ｘを高から低へ、又は低から高へと駆動して、一般にそれらの現在の状態を変更するのに使用される。
【００３８】
図４の信号発生器４１４などの信号発生器は、Ｘ及び／Ｘを伝送線路に供給するのに使用されてもよい。動作の過程で、Ｘは高に駆動される。この例では、それは、Ｘが０Ｖから５Ｖになることを意味する。ほぼ同時に、／Ｘは低に駆動される。この例では、それは、／Ｘが５Ｖから０Ｖに駆動されることを意味する。グラフ５０１に示されるように、図５に関して上記に説明した理由で、５０１においてＸを高に、／Ｘを低に駆動することによって、Ｂ１におけるＸの電圧が０Ｖから２．５Ｖ（最大値の半分）になり、Ｂ２における／Ｘの電圧が５Ｖから２．５Ｖ（やはり最大値の半分）になる。
【００３９】
この例では、入射エッジは、Ｘ又は／Ｘどちらかの立ち上がりエッジが閾値を横切ることによって示される。Ｘの立ち上がりエッジは時刻５０５において閾値（２５％、１．２５Ｖ）を横切る。対照的に、時刻５０５において、／Ｘは閾値を横切っていない。より具体的には、両方の信号は２．５Ｖにあるが、信号の立ち上がりエッジが閾値を通過することによってトリガが引き起こされる。Ｘの場合、入射エッジは０Ｖから２．５Ｖになり、それによって１．２５Ｖの閾値を横切っている。対照的に、／Ｘの場合、入射エッジは５Ｖから２．５Ｖになり、１．２５Ｖの閾値を横切っていない。それ故、この例では、トリガはＸの入射エッジであって、／Ｘの入射エッジではない。この例では、トリガは、クロックパルス（ＣＬＫ＿ＰＵＬＳＥ）を発生させて、Ｘを低に（例えば、５Ｖから０Ｖに）駆動するのに使用される。例えば、クロック発生器（例えば、図４のデジタル論理４１０で実施される）は、このトリガを特定し、それに応答してクロックパルスを発生させてもよい。クロックパルスは、Ｘをその相補的状態へ、例えば高（５Ｖ）から低（０Ｖ）へ、但し指定の時間周期後にのみ駆動する、信号発生器（例えば、４１４）に対する命令として作用してもよい。この例では、指定の周期は１ＦＰＧＡ遅延５１１に相当する。他の実施においては、クロック発生器は、トリガを特定し、次に、トリガの１ＦＰＧＡ遅延後に、信号発生器に対してクロックパルスを発生させてもよい。いずれの場合も効果は同じであり、例えば、信号発生器は、１ＦＰＧＡ遅延後に、Ｘをその相補的状態へ、例えば高（５Ｖ）から低（０Ｖ）へ駆動する。
【００４０】
グラフ５０１に示されるように、時刻５０５と時刻５０７との間（１ＦＰＧＡ遅延）で、点Ｂ１における電圧は、上記に説明した理由で、２．５Ｖから５Ｖになる。時刻５０７で、信号発生器はＸを低に、例えば０Ｖに駆動する。その一方で、ほぼ同時に、信号発生器は相補信号／Ｘを高に駆動する。その時点において、／Ｘは低（例えば、０Ｖ）であり、したがって／Ｘは０Ｖから２．５Ｖになり、一方でＸは５Ｖから２．５Ｖになる。グラフ５０１に示されるように、時刻５０７において、Ｂ１では、Ｘは２．５Ｖにあり、Ｂ２では、／Ｘは２．５Ｖにある。両方の信号が２．５Ｖにあるが、トリガは、この場合は立ち上がりエッジである、１．２５Ｖの閾値を通過する信号の入射エッジによって引き起こされる。／Ｘの場合、入射エッジは０Ｖから２．５Ｖになり、それによって１．２５Ｖの閾値を横切っている。対照的に、Ｘの場合、入射エッジは、１．２５Ｖの閾値を横切らず、５Ｖから２．５Ｖになっている。それ故、この場合、トリガは／Ｘの入射エッジであって、Ｘの入射エッジではない。これは、上述した第１のトリガの事象とは対照的である。
【００４１】
上述した場合のように、クロック発生器は、このトリガを特定し、それに応答してクロックパルスを発生させてもよい。クロックパルスは、Ｘをその相補的状態へ、例えば低（０Ｖ）から高（５Ｖ）へ、但し指定の周期後にのみ駆動する、信号発生器に対する命令として作用してもよい。この例では、指定の周期は１ＦＰＧＡ遅延５１２に相当する。他の実施においては、クロック発生器は、トリガを特定し、次に、トリガの１ＦＰＧＡ遅延後に、信号発生器に対してクロックパルスを発生させてもよい。いずれの場合も効果は同じであり、例えば、信号発生器は、１ＦＰＧＡ遅延後に、Ｘをその相補的状態へ、例えば低（０Ｖ）から高（５Ｖ）へ駆動する。
【００４２】
そこで、グラフ５０１を参照すると、ＦＰＧＡ遅延５１２後に、Ｘは時刻５１５で高へと駆動される。その一方で、相補信号／Ｘは低に駆動される。上記に説明したように、Ｘの入射エッジは時刻５１５で閾値（２５％、１．２５Ｖ）を横切る。対照的に、時刻５１５において、／Ｘは閾値を横切っていない。つまり、Ｘの場合、入射エッジは０Ｖから２．５Ｖになり、それによって１．２５Ｖの閾値を横切っている。対照的に、／Ｘの場合、入射エッジは５Ｖから２．５Ｖになり、１．２５Ｖの閾値を横切っていない。それ故、トリガは、時刻５１５において、Ｘの入射エッジであって、／Ｘの入射エッジではない。このタイプのトリガは、信号発生器が記載したような方法でＸを駆動し続ける限り、グラフ５０１に示されるように進んでもよい振動を生じさせる。
【００４３】
この例では、図５のトリガ周波数は、Ｘをトリガして第１の状態（例えば、０Ｖ）から第２の状態（例えば、５Ｖ）にする時刻の間の差に相当する。例えば、トリガ周波数は、時刻５０５及び５１５の間の周期５２０に相当する。図５に示されるように、この周期はＦＧＰＡ遅延の二倍である。
【００４４】
上述の振動はＰＤを考慮せずに決定される。より具体的には、信号状態変化は、Ｘ又は／Ｘの交互の入射エッジによってトリガされる。入射エッジは、反射信号によって増補される前に閾値に達する。対照的に、グラフ５０２では、閾値は、Ｘ及び／Ｘの反射エッジが信号状態変化をトリガするように設定される。反射エッジは、入射エッジによって引き起こされる電圧と、信号反射によって生じる電圧との合計を含む。グラフ５０１の場合と同様に、この例では、信号閾値は信号状態変化をトリガするのに使用されるが、この実施例では、その閾値（ＶＲＥＦ）は、グラフ５０１で使用された値とは異なる値に再プログラミングされている。この実施例では、閾値は、最大電圧の７５％、つまり３．７５Ｖである。これは閾値電圧の単なる一例であり、任意の適切な閾値電圧が、反射信号エッジにおいて信号状態変化をトリガするのに使用されてもよい。更に、本明細書に記載されるプロセスは、第１及び第２の閾値を単一のプログラム可能な閾値から発生させることを要しないことに留意されたい。それよりもむしろ、可能な場合は、第１及び第２の閾値は、異なるソース、例えば異なる電圧源、回路の異なるピン（例えば、可能な場合は、ＦＰＧＡの異なるピン）などから得られてもよい。
【００４５】
動作の過程で、グラフ５０２に示されるように、Ｘは高に駆動される。この例では、それは、Ｘが０Ｖから５Ｖになることを意味する。ほぼ同時に、／Ｘは低に駆動される。この例では、それは、／Ｘが５Ｖから０Ｖに駆動されることを意味する。グラフ５０２に示されるように、図１及び２に関して上記に説明した理由から、Ｘを高に駆動し、／Ｘを低に駆動することによって、Ｂ１における電圧が０Ｖから２．５Ｖ（最大値の半分）になり、Ｂ２における電圧が５Ｖから２．５Ｖ（やはり最大値の半分）になる。この場合、Ｘの反射エッジは時刻５２０において閾値を横切らない（２．５Ｖは３．７５Ｖを上回らない）。Ｘ及び／Ｘの立ち上がりエッジは、この例では、反射エッジを表す。その一方で、／Ｘの場合、その立ち下がりエッジ（その反射エッジではない）は５Ｖから２．５Ｖになる。それ故、時刻５２０において、トリガは発生しない。しかしながら、時刻５２２において、Ｘの反射エッジは閾値５２５（３．７５Ｖ）を上回り、それによってクロック発生器がトリガされてクロックパルスが発生する。上述したように、クロックパルスは、Ｘをその相補的状態へ、例えば低（０Ｖ）から高（５Ｖ）へ、但し指定の周期後にのみ駆動する、信号発生器に対する命令として作用してもよい。この例では、指定の周期は１ＦＰＧＡ遅延５２４に相当する。他の実施においては、クロック発生器は、トリガを特定し、次に、トリガの１ＦＰＧＡ遅延後に、信号発生器に対してクロックパルスを発生させてもよい。いずれの場合も効果は同じであり、例えば、信号発生器は、１ＦＰＧＡ遅延後に、Ｘをその相補的状態へ、例えば低（０Ｖ）から高（５Ｖ）へ駆動する。
【００４６】
グラフ５０２の場合、伝送線路の長さを通して、Ｘの反射後、Ｘの反射エッジは閾値（この例では、７５％、３．７５）を上回る。信号は伝送線路の長さを移動し、次に戻らなければならなかったため、Ｘに関して信号が閾値を上回るのにかかった時間は２ＰＤ５３０である。結果的に、時刻５２２（２ＰＤ後）で、トリガが検出される。結果的に、時刻５２２＋２ＰＤ＋１ＦＰＧＡ遅延に相当する時刻５３１で、Ｘは低に、例えば５Ｖから０Ｖに駆動される。時刻５３１で、相補信号／Ｘは高に（例えば、０Ｖから５Ｖに）駆動される。Ｘの立ち下がりエッジ（その反射エッジではない）は、時刻５３１で閾値を横切る。しかしながら、／Ｘの反射エッジは時刻５３１において、３．７５Ｖの閾値ではなく２．５Ｖに達しているのみなので、／Ｘの反射エッジは時刻５３１で閾値を横切らない。反射エッジが閾値を横切っていないので、時刻５３１で信号状態変化はトリガされない。／Ｘの反射エッジは時刻５３２で閾値を横切る。それ故、時刻５３２でトリガが発生する。上記に説明したように、このトリガの結果、１ＦＰＧＡ遅延の時間周期５３３後、時刻５３４で、Ｘがその相補的状態へと（例えば低から高へ、０Ｖから５Ｖへと）駆動されてもよい。同様に、時刻５３４で、／Ｘはその相補的状態へ（例えば、高から低へ、５Ｖから０Ｖへと）駆動される。上述の場合のように、Ｘが時刻５３７で閾値５２５に達するには２ＰＤ５３５かかり、その後、上述のプロセスが繰り返されてもよい。このタイプの振動は、信号発生器が記載したような方法でＸを駆動し続ける限り、グラフ５０２に示されるように進んでもよい。
【００４７】
グラフ５０２では、トリガ周波数は、Ｘをトリガして第１の状態（例えば、０Ｖ）から第２の状態（例えば、５Ｖ）にする時刻の間の差に相当する。例えば、トリガ周波数は、時刻５２２、５３７の間の周期５４０に相当する。グラフ５０２に示されるように、この周期は、ＦＧＰＡ遅延の二倍（５２４及び５３３）と４ＰＤの合計である。４ＰＤの周期は、２つの２ＰＤ周期５２９及び５３５を合計することによって得られる。
【００４８】
グラフ５０１を参照すると、時刻５０５、５１５の間の周期はＦＰＧＡ遅延の二倍、つまり２（ＦＰＧＡ遅延）である。グラフ５０２を参照すると、時刻５２２及び５３７の間の周期は、ＦＰＧＡ遅延の二倍（２（ＦＰＧＡ遅延））と４ＰＤの合計である。したがって、ＰＤは、グラフ５０１から得られた周期、つまり２（ＦＰＧＡ遅延）を、グラフ５０２から得られた周期、つまり２（ＦＰＧＡ遅延）＋４ＰＤから引くことによって決定される。結果として得られる差は４ＰＤである。この結果を４で割ることによって、伝送線路、例えば伝送線路１００、１０１のＰＤが提供される。したがって、別の伝送線路（例えば、図２の伝送線路１０１）上における信号エッジを駆動することによって、ある伝送線路（例えば、図１の伝送線路１００）のＰＤを決定することが可能である。この遅延が分かった後、例えば自動試験システムにおいて、プログラム可能な遅延素子を使用することによって補償することができる。
【００４９】
図６は、伝送線路１００、１０１などの伝送線路を通した遅延を得るためのプロセス６００の一例を示す。プロセス６００によれば、第１の信号（例えば、Ｘ）が第１の伝送線路（例えば、伝送線路１００）に供給され、第２の信号（例えば、／Ｘ）が第２の伝送線路（例えば、伝送線路１０１）に供給される（６０１）。プロセス６００は、第１の伝送線路上における入射エッジを検出する（６０２）。これは、例えば、グラフ５０１（図５）に関して上述した方法で行われてもよい。プロセス６００は、第２の伝送線路上における第２の信号の反射エッジを検出する（６０３）。これは、例えば、グラフ５０２（図５）に関して上述した方法で行われてもよい。プロセス６００は、入射エッジの検出と反射エッジの検出との間の時間に基づいて、信号伝搬遅延（例えば、ＰＤ）を決定する（６０４）。これは、図１〜５に関して上記に説明したように行われてもよい。
【００５０】
クロック発生器の実施例は次の通りである。クロック発生器のこれらの実施は、例えば、グラフ５０１及び５０２において、信号状態を切り替えるように指定された時刻に、クロックパルスを発生させるように構成される。
【００５１】
図７は、本明細書に記載されるクロックパルスを生成するのに使用されてもよい、クロック発生器の実施の一例７０１を示す。図７の実施例では、閾値ＶＲＥＦのみが変化して、入射エッジに対する出力のトグル切替えと、反射エッジに対する出力のトグル切替えとの間で切り替えられる。より具体的には、図７に示されるように、プログラム可能な閾値７０２（例えば、図５と同じプログラム可能な閾値）は、個々の伝送線路上で検出される信号に相当してもよい、コンパレータ７０３に対して受け取られた「Ｘ」信号及びコンパレータ７０４に対して受け取られた「／Ｘ」信号と共に、コンパレータ７０３、７０４に入力される。出力Ｘ＋信号及びＸ−信号（入力から発生した信号）は、遅延素子７０６、７０７に供給される。遅延素子７０６、７０７は、時間遅延をそれら個々の信号に加えて、Ｘｄ＋及びＸｄ−をそれぞれ生成する。いくつかの実施においては、遅延は、例えば２ｎｓ〜４ｎｓであってもよい。これらの遅延によって、クロックパルスのパルス幅が決定する。任意の適切な遅延が個々の信号に加えられてもよい。コンパレータ７０３の出力及び遅延素子７０６の出力は論理ゲート７１０に供給され、コンパレータ７０４の出力及び遅延素子７０７の出力は論理ゲート７１１に供給される。個々の論理ゲートの出力７１２及び７１３は、この実施ではクロックパルス（ＣＬＫ＿ＰＵＬＳＥ）を発生させる、ＯＲゲート７１５に供給される。この実施例では、論理ゲート７１０及び７１１は、反転した１つの入力（例えば、各ゲートにおいて、図に示される「円」を通して受け取られる入力）を有するＡＮＤゲートである。
【００５２】
例示として、論理ゲート７１０に対する入力は、Ｘ＋及びＸｄ＋の値を含んでもよく、ここで、Ｘｄ＋は、遅延素子７０６を介して生成されたＸ＋を遅延させたものである。これらの信号のグラフが、低から高へと遷移する入力Ｘ信号について、図８に示される。論理ゲート７１０は、２つを組み合わせて、時間周期に対して領域８１０における「１」の出力を生成する（図８）。この「１」の出力は、クロックパルス（ＣＬＫ＿ＰＵＬＳＥ）８１１に相当する（図８）。類似の出力を、Ｘ−及びＸｄ−の適切な入力に対して生成することができる。
【００５３】
後述するように、いくつかの実施においては、特定の遅延素子を使用する必要はない。例えば、図７において、論理ゲート７１０及び７１１は、（図示されるような、反転入力を有するＡＮＤゲートの代わりに）標準的なＡＮＤゲートであることができる。遅延素子７０６及び７０７を除去し、それらの位置にインバータを代用することができる。その結果は、各ＡＮＤゲートの１つの入力への反転入力信号である。更に、インバータは固有の遅延を有し、それが依然として遅延信号を生成し、結果として、図８に示されるようなパルスがもたらされる。しかしながら、パルス幅は、例えば、遅延素子のプログラムされた遅延によって付与される遅延ではなく、遅延信号によって付与される、インバータの固有の遅延に依存してもよい。
【００５４】
コンパレータ７０３及び７０４に入力される閾値信号７０２のレベルは、クロッキングが、遷移をトリガするときに伝送線路長が考慮に入れられる場合（例えば、図５のグラフ５０２）のものか、又は遷移をトリガするときに伝送線路が考慮に入れられない場合（例えば、図５のグラフ５０１）のものかを決定する。例えば、閾値が低に設定された場合（例えば、グラフ５０１の場合）、コンパレータ７０３は、グラフ５０１の時刻５０５における信号Ｘ＋の立ち上がりエッジを検出し、それによってパルスをその時刻に出力させ、コンパレータ７０４は、時刻５４１における信号Ｘ−の立ち上がりエッジを検出し、それによってパルスをその時刻に出力させる。同様に、閾値が高に設定された場合（例えば、グラフ５０２の場合）、コンパレータ７０３は、時刻５２２における信号Ｘ＋の立ち上がりエッジを検出し、それによってパルスをその時刻に出力させ、コンパレータ７０４は、時刻５３２における信号Ｘ−の立ち上がりエッジを検出し、それによってパルスをその時刻に出力させる。
【００５５】
図９は、ＦＰＧＡ  ９００の一例において実施される上述のクロック発生器を示す。そこで、遅延７０６、７０７は遅延素子９０１、９０２にそれぞれ相当し、「Ｃロジック（Clogic）」９０３、９０４は論理ゲート７１０、７１１に相当し、コンバイナ９０６はＯＲゲート７１５に相当する。図７及び９に示されるもの以外の実施が使用されてもよい。
【００５６】
図１１は、クロック発生器の実施の別の例を示す。しかしながら、最初に、図１０を参照すると、グラフ１００１は、図１０のグラフ１０００に対応するものであり、両方の測定セットに対して閾値ＶＲＥＦは同じままである。この例では、その閾値は１．２５Ｖのままである。上記に説明した理由により、入力信号Ｘのエッジ１００２及び１００３において、Ｘの信号状態遷移（例えば、低電圧から高電圧へ）が望ましい。相補信号／Ｘのエッジ１００４及び１００５において、／Ｘの信号状態遷移（例えば、低電圧から高電圧へ）が望ましい。上記に説明した理由により、エッジ１０１０において、Ｘの信号状態遷移（例えば、低電圧から高電圧へ）が望ましく、エッジ１０１１において、／Ｘの信号状態遷移（例えば、低電圧から高電圧へ）が望ましい。
【００５７】
図１１のクロック発生器論理１１００の例は、Ｘ及び／Ｘの信号入力を所与として、所望の状態遷移を生成するのに使用されてもよい。これに関して、論理１１００は、それぞれその入力においてＸ及び／Ｘを受け取る、ＸＯＲゲート１１０１及びＸＮＯＲゲート１１０２を含む。ＸＯＲゲート１１０１を含む論理パス１１０５は、遷移をトリガするときに伝送線路長が考慮に入れられる場合（例えば、図１０のグラフ１００１）のクロッキングを制御し、ＸＮＯＲゲート１１０２を含む論理パス１１０６は、遷移をトリガするときに伝送線路が考慮に入れられない場合（例えば、図１０のグラフ１０００）のクロッキングを制御する。モード信号１１１０は、クロックパルスを発生させるのにどのパスの出力が使用されるかを決定する。特に、モード信号が高（例えば、１）の場合、ＸＯＲパス１１０５が使用可能にされ、ＸＮＯＲパス１１０６が使用不能にされる。モード信号が低の場合、ＸＮＯＲパス１１０６が使用可能にされ、ＸＯＲパス１１０５が使用不能にされる。ＡＮＤゲート１１１５及び論理ゲート１１１６は、ＸＯＲゲート１１０１又はＸＮＯＲゲート１１０２どちらかからの出力を制御する。ＯＲゲート１１１７は、ゲート１１１５及び１１１６の出力を受け取り、そこからクロックパルスを発生させる。
【００５８】
図１０のグラフ１０００を参照すると、ＸＮＯＲゲート１１０２は、区域Ａ、Ｂ、及びＣにおいてＸ及び／Ｘの入力を受け取る。結果として、時刻１０１５及び１０１７において、ＸＮＯＲ出力はＸに対して１であり、その結果、クロックパルスがＸの信号状態を変化させる。時刻１０２１及び１０２２において、ＸＮＯＲ出力は１であり、その結果、クロックパルスが／Ｘの信号状態を変化させる。図１０のグラフ１００１を参照すると、ＸＯＲゲート１１０２は、区域Ａ、Ｂ、及びＣにおいてＸ及び／Ｘの入力を受け取る。結果として、時刻１０２０において、ＸＯＲ出力は１であり、その結果、クロックパルスがＸの信号状態を変化させる。時刻１０２４において、ＸＯＲ出力は１であり、その結果、クロックパルスが／Ｘの信号状態を変化させる。
【００５９】
図１２を参照すると、実施の別の例では、クロック発生器はマルチプレクサ１２１０を含んでもよい。マルチプレクサは、遷移をトリガするときに伝送線路長が考慮に入れられる場合（例えば、図１０のグラフ１００１）にクロッキングを制御する「１」のモード信号１２０２と、遷移をトリガするときに伝送線路が考慮に入れられない場合（例えば、図１０のグラフ１０００）にクロッキングを制御する「０」のモード信号とを受け取る。この例では、マルチプレクサ１２１０は、Ｘ及び／Ｘの信号を受け取り、次の真理値表に従ってクロック出力（ＣＬＫ＿ＰＵＬＳＥ）を発生させる。
【００６０】
【表１】
2015503262.tif 000003
【００６１】
図１３は、図１０に示されるような固定の閾値を可能にするが、クロックに対して指定の最小パルス幅を達成する、クロック発生器の実施の一例を示す。図１３の実施においては、入力信号「Ｘ」及び入力信号を反転したもの「／Ｘ」はそれぞれ、コンパレータ１３０３及び１３０４に供給される。閾値（ＶＲＥＦ）もそれらのコンパレータに適用される。コンパレータ１３０３の出力は、論理ゲート１３１０及び遅延素子１３０６に供給され、コンパレータ１３０３の反転出力は、論理ゲート１３２０及び遅延素子１３１６に供給される。コンパレータ１３０４の出力は、論理ゲート１３１１及び遅延素子１３０７に供給され、コンパレータ１３０４の反転出力は、論理ゲート１３２１及び遅延素子１３１７に供給される。各コンパレータ出力（正常又は反転）の構成は、図７に提供したものと類似している。結果的に、論理ゲート１３１０及び１３１１の結果として得られる出力はＯＲゲート１３１５に適用され、論理ゲート１３２０及び１３２１の結果として得られる出力はＯＲゲート１３２５に適用される。モード信号１３１７又はそれを反転したものは、図示されるように、個々の論理ゲート１３１６及び１３２６を介して、各ＯＲゲート１３１５又は１３２５の出力と組み合わされる。モード信号１３１７は、どのパスの出力を使用してクロックパルスを発生させるかを決定する。特に、モード信号が高（例えば、１）の場合、論理ゲート１３２５の出力はＯＲゲート１３２７に渡され、論理ゲート１３１５の出力は阻止される。モード信号が低（例えば、０）の場合、論理ゲート１３１５の出力はＯＲゲート１３２７に渡され、論理ゲート１３２５の出力は阻止される。図１０に示される例では、ＯＲゲート１３１５を通る論理パスは、１０００の信号に相当するクロックパルスを発生させる。ＯＲゲート１３２５を通る論理パスは、１００１の信号に相当するクロックパルスを発生させる。論理ゲート１３１６及び１３２６の出力は、ＯＲゲート１３２７を介して組み合わされて、クロックパルス（ＣＬＫ＿ＰＵＬＳＥ）を生成する。
【００６２】
図１０に示される例（閾値がスイングレベルの２５％）では、ＯＲゲート１３１５を通る論理パスは、１０００の信号に相当するクロックパスを発生させる。ＯＲゲート１３２５を通る論理パスは、１００１の信号に相当するクロックパルスを発生させる。論理ゲート１３１６及び１３２６の出力は、ＯＲゲート１３２７を介して組み合わされて、クロックパルス（ＣＬＫ＿ＰＵＬＳＥ）を生成する。閾値がスイングレベルの７５％であった場合、１３１５を通る論理パスは１００１の信号に相当するクロックパルスを生成し、１３２５を通る論理パスは１０００の信号に相当するクロックパルスを生成する。
【００６３】
図１４は、プロセス６００に関して上述した方法でＰＤを測定するのに使用されてもよい、伝送線路Ｘ及び／Ｘの構成を示す。プロセス６００によれば、第１の信号（例えば、Ｘ）が第１の伝送線路（例えば、伝送線路１４０１）に供給され、第２の信号（例えば、／Ｘ）が第２の伝送線路（例えば、伝送線路１４０２）に供給される（６０１）。両方ともエッジ発生器１４０３によって供給される。プロセス６００は、例えば時間遅延測定器１４０４によって、第１の伝送線路上における入射エッジを検出する（６０２）。これは、例えば、グラフ５０１（図５）に関して上述した方法で行われてもよい。プロセス６００は、例えば時間遅延測定器１４０４によって、第２の伝送線路上における第２の信号の反射エッジを検出する（６０３）。これは、例えば、グラフ５０２（図５）に関して上述した方法で行われてもよい。プロセス６００は、入射エッジの検出と反射エッジの検出との間の時間に基づいて、信号伝搬遅延（例えば、ＰＤ）を決定する（６０４）。これは、図１〜５に関して上記に説明したように行われてもよい。
【００６４】
図１４の例では、相補信号以外の信号がＸ及び／Ｘの代わりに入力されてもよい。ＶＲＥＦ１及びＶＲＥＦ２が同じ値を有する場合、これらの信号は相補的でなくてもよい。他方で、ＶＲＥＦ１及びＶＲＥＦ２が同じ値を有する場合、信号は相補的であってもよい。
【００６５】
本明細書に記載される機能性又はその一部、及びその様々な修正例（以下、「機能」）は、本明細書に記載されるハードウェアに限定されない。機能の全部及び一部は、少なくとも部分的に、例えば、プログラム可能なプロセッサ、コンピュータ、多数のコンピュータ、及び／若しくはプログラミング可能な論理構成要素などの、１つ又は複数のデータ処理装置の動作によって実行されるか、又はこれを制御するための、１つ又は複数の持続性機械可読媒体などの情報キャリアにおいて明確に具体化される、コンピュータプログラムなどの、コンピュータプログラム製品を介して実施することができる。
【００６６】
コンピュータプログラムは、コンパイラ型又はインタープリタ型言語などのプログラミング言語の任意の形態で書くことができ、独立プログラムとして、又はモジュール、コンポーネント、サブルーチン、若しくはその他のコンピューティング環境での使用に好適なユニットとしてなど、任意の形態で開発することができる。コンピュータプログラムは、１つのコンピュータ上で、又は一箇所にあるか、若しくは複数箇所に分布してネットワークで相互接続された複数のコンピュータ上で、実行されるように開発することができる。
【００６７】
機能の全部又は一部の実施に関わる作用は、校正プロセスの機能を行う１つ又は複数のコンピュータプログラムを実行する、１つ又は複数のプログラム可能なプロセッサによって行うことができる。機能の全部又は一部は、例えば、ＦＰＧＡ及び／又はＡＳＩＣ（特定用途向け集積回路）などの、専用の論理回路機構として実施することができる。
【００６８】
コンピュータプログラムの実行に好適なプロセッサとしては、例として、汎用マイクロプロセッサ及び専用マイクロプロセッサの双方、並びに任意の種類のデジタルコンピュータの、１つ又は複数の任意のプロセッサが挙げられる。一般に、プロセッサは、命令及びデータを、読み取り専用メモリ又はランダムアクセスメモリ又は両方から受け取る。コンピュータの構成要素は、命令を実行するためのプロセッサ、並びに命令及びデータを保存するための１つ又は複数の記憶デバイスを含む。
【００６９】
本明細書において記載される異なる実施形態の構成要素は、組み合わされて、上記に具体的に説明されていない他の実施形態を形成してもよい。構成要素は、図面に示される構造の動作に悪影響を及ぼすことなく、その構造から除外されてもよい。更に、様々な別個の構成要素が１つ又は複数の個別の構成要素に組み合わされて、本明細書に記載される機能を行ってもよい。
【００７０】
本明細書に記載される実施において、遅延は、使用される場合（例えば、図７、８、９、１１、１３など）、遅延素子以外の回路素子によって生成することができる。例えば、インバータが遅延を生成してもよい。かかるインバータによる、多数のインバータによる、又は他の任意の適切な回路素子による遅延は、本明細書に記載される実施のいずれかにおける実際の遅延素子と置き換えられてもよい。
【００７１】
本明細書において具体的に記載されない他の実施形態も、以下の請求項の範囲内にある。
【図１】
2015503262.tif 000004
【図２】
2015503262.tif 000005
【図３】
2015503262.tif 000006
【図４】
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【図５】
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【図６】
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【図７】
2015503262.tif 000010
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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