(57)【要約】  可能な限り複雑でない回路でゼロビット／秒から高ギガビット／秒幅までのバンド幅における任意のデジタル光信号（Ｓ）を受信でき、且つ再生のための最少エネルギー要求で信号を処理するために、本発明は、少なくとも１つの信号入力ポート（ＰＩＮ−Ｓｉｇｎａｌ）の上流に接続された少なくとも１つの受光コンポーネント（ＰＤ）、特に、少なくとも１つの光ダイオードによって、デジタル光信号（Ｓ）を受信するための回路装置（Ｅ）及び方法を指定し、信号入力ポート（ＰＩＮｓｉｇｎａｌ）を介して受光コンポーネント（ＰＤ）からのユニポーラ電流信号（ＩＰＤ）が少なくとも１つの電流源（ＩＤＡＣ）によって提供される補償電流（ＩＤＣ）によってダイポーラ電流信号（ＩＦＤ−ＩＰＣ）に変換され、電流の値が少なくとも１つのデジタルレジスタ（ＭＭ，ＭＣ）によって定義される。
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【特許請求の範囲】
【請求項１】
少なくとも１つの信号入力ポート（ＰＩＮ−Ｓｉｇｎａｌ）の上流に配置された少なくとも１つの受光コンポーネント（ＰＤ）、特に、少なくとも１つの光ダイオードによってデジタル光信号（Ｓ）を受信するための回路装置（Ｅ）であって、
少なくとも１つの電流源（ＩＤＡＣ）によって提供され得る補償電流（ＩＤＣ）を定義するための少なくとも１つのデジタルレジスタ（ＭＭ，ＭＣ）を備え、前記少なくとも１つのデジタルレジスタ（ＭＭ，ＭＣ）によって、前記信号入力ポート（ＰＩＮ−Ｓｉｇｎａｌ）を介して受光コンポーネント（ＰＤ）からのユニポーラ電流信号（ＩＰＤ）がダイポーラ電流信号（ＩＰＤ−ＩＤＣ）に変換され得ることを特徴とする回路装置。
【請求項２】
前記補償電流（ＩＤＣ）は、少なくとも１つの静的デジタル信号によって、特に、例えば、１ビットよりも長い少なくとも１つの静的デジタルデータワードによって設定又は適合され得る、及び／又は決定されることを特徴とする請求項１に記載の回路装置。
【請求項３】
前記デジタルレジスタ（ＭＭ，ＭＣ）は、
少なくとも１つの、特に、プログラマブル及び／又は特に回路内メモリモジュール（ＭＭ）、及び／又は
特に、前記メモリモジュール（ＭＭ）に関連する少なくとも１つのメモリコントローラ（ＭＣ）、を備えることを特徴とする請求項１又は２に記載の回路装置。
【請求項４】
前記電流源（ＩＤＡＣ）は、前記メモリモジュール（ＭＭ）の下流に配置された少なくとも１つの電流デジタル／アナログ変換器として構成されることを特徴とする請求項３に記載の回路装置。
【請求項５】
前記信号入力ポート（ＰＩＮ−Ｓｉｇｎａｌ）の下流に配置されたトランスインピーダンス増幅器として構成される少なくとも１つの入力ステージ（ＩＳ）を備えることを特徴とする請求項１乃至４のいずれか１項に記載の回路装置。
【請求項６】
前記デジタルレジスタ（ＭＭ，ＭＣ）、特に、前記メモリモジュール（ＭＭ）の下流に配置された電圧デジタル／アナログ変換器（ＶＤＡＣ）を備え、前記電圧デジタル／アナログ変換器（ＶＤＡＣ）によって、前記入力ステージ（ＩＳ）が適合、特に、制御及び／又は調節され得る請求項５に記載の回路装置。
【請求項７】
前記回路装置（Ｅ）の出力ポート（ＤＯＵＴ＋，ＤＯＵＴ−）で、少なくとも１つの、特に、差動出力信号を提供するために前記入力ステージ（ＩＳ）の下流に配置された少なくとも１つのエンドステージ（ＦＳ）を備えることを特徴とする請求項１乃至６のいずれか１項に記載の回路装置。
【請求項８】
前記入力ステージ（ＩＳ）からの信号の振幅に適合するために、特に、前記入力ステージ（ＩＳ）の下流及び／又は前記エンドステージ（ＦＳ）の上流に配置された少なくとも１つの主ステージ又は中間ステージ（ＰＳ）を備えることを特徴とする請求項１乃至７のいずれか１項に記載の回路装置。
【請求項９】
約２．５ボルトから約３．３ボルトの範囲内で少なくとも１つの外部印加供給電圧（ＶＳｕｐｐｌｙ）を有することを特徴とする請求項１乃至８のいずれか１項に記載の回路装置。
【請求項１０】
前記外部印加供給電圧（ＶＳｕｐｐｌｙ）よりも小さい、特に、約１．０ボルトから約１．５ボルトの追加の供給電圧（ＶＣＯＲＥ）を発生するための少なくとも１つの電圧調整器（ＶＲ）を備えることを特徴とする請求項９に記載の回路装置。
【請求項１１】
信号入力ポート（ＰＩＮ−Ｓｉｇｎａｌ）の上流に配置された少なくとも１つの受光コンポーネントＰＤ、特に、少なくとも１つの光ダイオードによってデジタル光信号（Ｓ）を受信するための方法であって、
前記信号入力ポート（ＰＩＮ−Ｓｉｇｎａｌ）を介した前記受光コンポーネント（ＰＤ）からのユニポーラ電流信号（ＩＰＤ）は、少なくとも１つの電流源（ＩＤＡＣ）によって提供される補償電流（ＩＤＣ）によってダイポーラ電流信号（ＩＰＤ−ＩＤＣ）に変換され、前記補償電流の値が、少なくとも１つのデジタルレジスタ（ＭＭ，ＭＣ）によって定義されることを特徴とする方法。
【請求項１２】
前記信号入力ポート（ＰＩＮ−Ｓｉｇｎａｌ）は、前記デジタルレジスタ（ＭＭ，ＭＣ）に関連する少なくとも１つのメモリコントローラ（ＭＣ）によって前記ユニポーラ電流信号（ＩＰＤ）の指定の論理レベル、特に、論理“０”及び／又は論理“１”に対して設定され、そこでは、前記メモリコントローラは、少なくとも１つの、特にプログラマブル及び／又は特に回路内メモリモジュール（ＭＭ）にアクセス可能であることを特徴とする請求項１１に記載の方法。
【請求項１３】
前記ユニポーラ電流信号（ＩＰＤ）は、前記補償電流（ＩＤＣ）が、前記入力ポート（ＰＩＮ−Ｓｉｇｎａｌ）から基準電位（ＧＮＤ）、特に、アース電位又は接地電位又はゼロ電位、に抗するように向けられる又は下げられるように、前記電流源（ＩＤＡＣ）によって変更されることを特徴とする請求項１１又は１２に記載の方法。
【請求項１４】
トランスインピーダンス増幅器として構成され且つ前記信号入力ポート（ＰＩＮ−Ｓｉｇｎａｌ）の下流に配置された少なくとも１つの入力状態（ＩＳ）の増幅が、少なくとも１つの電圧デジタル／アナログ変換器（ＶＤＡＣ）によって適合、特に、制御及び／又は調節されることを特徴とする請求項１１乃至１３のいずれか１項に記載の方法。
【請求項１５】
高ビットレート直列デジタル光信号（Ｓ）の光電気変換のための請求項１乃至１０のいずれか１項に従う少なくとも１つの回路装置（Ｅ）及び／又は請求項１１乃至１４のいずれか１項に従う方法の使用。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主に、直列化光及び／又は電気信号接続部の技術分野に関し、より具体的には、請求項１のプリアンブルに係る回路装置及び請求項１１のプリアンブルに係る方法に関する。
【背景技術】
【０００２】
電気であるにしろ光であるにしろ、高ビットレート接続部は、一般的に、送信されるビットストリームのＤ［ｉｒｅｃｔ］Ｃ［ｕｒｒｅｎｔ］バランス、即ちＤＣバランスが取られることを必要とする。そのような伝送路における基礎的回路部品は、機能するために、概念的にはデータストリームのＤＣバランスの特性に依存している。
【０００３】
ＤＣバランスが取られることが通常であるため、最初に光伝送のために事前調整されていない任意のデータストリームをＤＣバランスが取られたデータストリームへ変換するために、技術的に管理可能であるが、一方で追加の電気回路構成要素を必要とし、他方で生成されているコード変換オーバーヘッドに起因して正味のビットレートを明白に低下させる、コード変換スキームを使用することができる。
【０００４】
例えば、２０パーセントのオーバーヘッドに対して、プロトコル層中の５ギガビット／秒（５Ｇｂｉｔ／ｓ）の正味のビットレートは、物理層における６ギガビット／秒（６Ｇｂｉｔ／ｓ）の全ビットレートに変わる。
【０００５】
そのような５ｂ／６ｂに対しては、主に、ＡｌｂｅｒｔＸ．Ｗｉｄｍｅｒ（ＩＢＭ  Ｒｅｓｅａｒｃｈ  Ｄｉｖｉｓｉｏｎ）による命令と表を基礎とする。関連する技術的背景は、最新の公開物である特許文献１を参照のこと。
【０００６】
生成されるデータオーバーヘッドは別にして、コード変換操作は、全体の伝送路のエネルギー消費も増大させる。非常に高いビットレートでは、特に、内部データ作成は、全体のエネルギー消費のかなりの割合を占め、それによって、そのようなコード変換スキームの使用は、常に好適なオプションであるわけではない。
【０００７】
しかしながら、光伝送のために最初に事前調整されていないデータストリームは、通常、ＤＣバランスが取られていないので、論理“１”及び論理“０”が通常生じるように、光伝送中に入力データストリームへ均一に分配されないことを意味し、従来使用されている抽出方法は、論理“１”と論理“０”との間の中間を定義する入力データストリームの電圧レベルを明解に定義するために使用することができない。
【０００８】
高光入力パワー（論理“１”）と低光入力パワー（論理“０”）との間の決定閾値を確認する又は閾値を差動するためのＤ［ｉｒｅｃｔｔ］Ｃ［ｕｒｒｅｎｔ］電流補償の提供は、残りの電流、即ち、入力電流−ＤＣ補償電流からの電流がバイポーラである、即ち、正の電流方向（論理“１”−ＤＣ補償電流）又は負の電流方向（論理“０”−ＤＣ補償電流）のいずれかを有することを保証する。
【０００９】
例として、ＤＣ電流補償の技術的背景に関しては、初版が２００５年４月８日にＪｏｈｎ  Ｗｉｌｅｙ＆Ｓｏｎｓによって出版された非特許文献１が注目される。この文献の図５．２３は、差動入力ステージに対するそのようなＤＣ電流補償のための回路装置を示している。
【００１０】
ここで、ＤＣ電流補償は、入力データに基づいて自動的に調整され得るが、これは入力信号の処理を遅延するある特定の量の必要電気回路構成要素と接続される。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】米国特許第６９１１９２１号明細書
【非特許文献】
【００１２】
【非特許文献１】Ｊｏｈｎ  Ｗｉｌｅｙ＆Ｓｏｎｓ、Ｅｄｕａｒｄ  Ｓａｃｋｉｎｇｅｒ “Ｂｒｏａｄｂａｎｄ  Ｃｉｒｃｕｉｔｓ  ｏｆ  Ｏｐｔｉｃａｌ  Ｆｉｂｅｒ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ”、２００５年４月８日、１４０頁
【発明の概要】
【発明が解決しようとする課題】
【００１３】
上記で説明された不利な点及び不十分な点と、概説された従来の技術とを考慮して、本発明の目的は、ゼロビット／秒から高ギガビット／秒範囲までランダムデジタル光データストリームが最小量の電気回路構成要素に対して受信され、且つ可能な限り少ないエネルギーを使用して更なる処理に備えるよう、請求項１のプリアンブルに係る回路装置及び請求項１１のプリアンブルに係る方法を更に展開することである。
【課題を解決するための手段】
【００１４】
この目的は、請求項１の特徴を有する回路装置及び請求項１１の特徴を有する方法によって達成される。本発明の有利な実施形態及び好都合な更なる展開は、夫々の従属請求項で特徴付けられる。
【００１５】
本発明に従って、少なくとも１つの信号入力ポートの下流に配置された少なくとも１つの受光コンポーネント、特に、少なくとも１つの光ダイオードによってデジタル光信号を受信するための回路装置及び方法で、信号入力ポートを介して受光コンポーネントから来るユニポーラ電流信号が、少なくとも１つの電流源によって提供される補償電流によってダイポーラ電流信号へ変換され、補償電流の値が少なくとも１つのデジタルレジスタによって定義される。
【００１６】
この装置で、本発明は、Ｄ［ｉｒｅｃｔ］Ｃ［ｕｒｒｅｎｔ］補償電流の静的な設定及び／又は制御に基づいており、そこでは、この補償電流は、少なくとも１つの静的デジタル信号によって、特に、例えば１ビットを超える長さを有する少なくとも１つの静的デジタルデータワードによって、設定又は適合及び／又は決定されることが好ましい。
【００１７】
デジタルレジスタからのこの静的信号によって、例えば、９ビットプログラマブル電流デジタル／アナログ変換器又は電流Ｄ［ｉｇｉｔａｌ−ｔｏ−］Ａ［ｎａｌｏｇ］Ｃ［ｃｏｎｖｅｒｔｅｒ］として構成される少なくとも１つの電流源は、信号入力ポートに存在するユニポーラ電流信号がダイポーラ電流信号へ変換されるようにそのＤＣ補償電流が提供されるように制御及び／又はチェックされ得る。
【００１８】
この目的を達成するために、適切に大きさが決められたＤＣ補償電流信号は、信号入力ポートから基準電位（ＧＮＤ）、特にアース電位又は接地電位又はゼロ電位に対して向けられる電流ＤＡＣによって方向付けられる、即ち下げられる（ｓｕｎｋされる）（“ｓｕｎｋ”は、英語の“ｔｏ  ｓｉｎｋ”に由来する）。
【００１９】
このように、従来の解決策とは対照的に、入力ＤＣ電流補償は、入力データに依存せず、定義、特にデジタルレジスタによって事前定義された固定値によって設定又は制御される。
【００２０】
これは、本発明を使用して、特定の回路装置及び／又は特定の回路技術を利用してランダム入力データ、即ち、最小の電気回路構成要素及び低エネルギー消費に対してゼロビット／秒から高ギガビット／秒範囲までのハンド幅におけるランダムデジタル光データストリームを受信することを可能とする。
【００２１】
本発明に係る光電気変換器を使用して、ランダムデジタル光データストリームは、例えば、±２００ミリボルトの差動電圧信号が提供される方法で、光電気変換器の出力、例えば１００Ωの差動負荷を駆動できるように変換及び準備され得る。
【００２２】
本発明の有利な実施形態によれば、デジタルレジスタは、少なくとも１つの、特にプログラマブル及び／又は特に回路内揮発性又は不揮発性メモリモジュールにアクセスできる少なくとも１つのメモリコントローラを備え、そのメモリモジュールがメモリコントローラによって制御及び／又はプログラムされ得る。
【００２３】
結果として、回路装置は、例えば、特に、高光パワー入力（論理“１”）と低光パワー入力（論理“０”）との間の数学的な及び／又は特に幾何学的な平均値を得るように信号入力ポートで入力電流信号の論理“０”に対する又は論理“１”に対するような特定の論理レベルに対する光の設定を得る方法で特性の細部に関して変化され、その平均値からＤＣ補償の値が確認され、一方、その平均値は、ダイポーラ電流信号を更なる処理に利用可能とするために信号入力ポートを介したユニポーラ電流入力信号から減算される。
【００２４】
本発明の好適な実施形態では、トランスインピーダンス増幅器として構成される、信号入力ポートの下流の少なくとも１つの入力ステージの増幅（所謂、ＴＩＡＳ利得）が、少なくとも１つの、例えば、２ビットプログラマブル電圧デジタル／アナログ変換器又は電圧Ｄ［ｉｇｉｔａｌ−ｔｏ−Ａ［ｎａｌｏｇ］Ｃ［ｏｎｖｅｔｅｒ］によって適合され得る。
【００２５】
本発明の好適な更なる実施形態に従って、ワンオフプログラミングは、本発明に係る光電気変換器の正確な機能を確保するために、光伝送路を確立するには十分である。
【００２６】
本発明に係る回路装置及び本発明に係る方法は、ＤＣ信号と最大周波数データの両方を、未符号化方法で同じ伝送チャネル上で光伝送する可能性を表す。本発明によって、最高のダイレクトギガビットデータレートのために真のオプトカプラを提供することが可能である。
【００２７】
回路装置の受信器部分及びその動作モードは、エラー無しで、光データ伝送路のランダムに符号化された又は未符号化のＤＣバランスが取られていない直列ビットストリームの受信を可能とする。現行の解決策とは対照的に、本発明に係る回路装置と本発明に係る方法は、データ作成において回路の複雑性の明白な減少のために、パワーセービング方法でビットストリームを処理する可能性を提供する。
【００２８】
最後に、本発明は、高ビットレート直列デジタル光信号の光電気変換のための上述の方法に従う少なくとも１つの回路装置及び／又は上述の方法に従う方法の使用に関する。
【図面の簡単な説明】
【００２９】
既述されたように、有利な方法で本発明の教示を具体化し且つ更に展開するための種々の可能性がある。このために、一方では、請求項１に従属している請求項及び請求項１１に従属している請求項が参照され、他方では、本発明の更なる実施形態、特徴及び利点が、とりわけ図１に描かれた例示の実施形態によってより詳細に以下で説明される。
【図１】本発明の方法に従って機能する本発明に係る回路装置のための例示的実施形態を概略図で示す。
【発明を実施するための形態】
【００３０】
デジタル光信号Ｓは、図１に示されるように、本発明に係る回路装置Ｅによって受信され得る。この目的を達成するために、光ダイオードＰＤの形態の光受光要素は、信号入力ポートＰＩＮ−Ｓｉｇｎａｌの上流の回路装置Ｅへの入口に配置される。
【００３１】
フィルタ入力接続部ＦＩＬＴは、光ダイオードＰＤの上流に配置され、この光ダイオードＰＤは、キャパシタＣＦと、オーム抵抗ＲＦとを備えるフィルタ部材を介して外部から印加される供給電圧ＶＳｕｐｐｌｙに関連し、例えば、約２．５ボルトから約３．３ボルトの範囲内で変化し得る。フィルタ抵抗ＲＦから離れるように向くフィルタキャパシタＣＦのキャパシタプレートは、基準電位ＧＮＤ、特に、アース電位又は接地電位又はゼロ電位と接続される。
【００３２】
外部印加供給電圧ＶＳｕｐｐｌｙよりも小さい、特に約１．０ボルトから約１．５ボルトの追加の供給電圧ＶＣＯＲＥを発生するために、図１には、電圧レギュレータが追加的に設けられている。
【００３３】
種々の技術的対応を用いて、回路装置Ｅ、特に、信号入力ＰＩＮ−Ｓｉｇｎａｌの下流に配置されると共にトランスインピーダンス増幅器として構成される入力ステージＩＳは、ゼロビット／秒から高ギガビット／秒範囲までのバンド幅におけるランダムなデジタルストリームＳが最小の電気回路構成要素で受信され且つ最小量のエネルギー消費で更なる処理のために作成されるように回路装置Ｅに適合され、この作成の結果、エンドステージＦＳの下流の光電気変換器Ｅの出力ポートＤＯＵＴ＋，ＤＯＵＴ−で、
例えば、±２００ミリボルトの差動電圧信号が提供され得る、及び／又は
例えば、１００オームの差動負荷が駆動され得る。
【００３４】
トランスインピーダンス入力ステージＩＳに、主又は中間ステージＰＳが続き、そのステージによって、トランスインピーダンス入力ステージＩＳの出力信号の振幅は、この信号の振幅が最大サイズまで増加し、他方、その信号自体が高度に信号の一体性を保持する、即ち、ジッターによる歪みを介して顕著には悪影響を受けないように適合され得る。
【００３５】
電流源ＩＤＡＣによって提供可能な補償電流ＩＤＣを定義できるように、且つそれによって、信号入力ポートＰＩＮ−Ｓｉｇｎａｌを介して受光コンポーネントＰＤから来るユニポーラ電流信号ＩＰＤがダイポーラ電流信号ＩＰＤ−ＩＤＣに変換可能であり、
プログラマブル回路内揮発性／非揮発性メモリモジュールＭＭと、
そのメモリモジュールＭＭによってアクセス可能なメモリコントローラＭＣと、
を備えるデジタルレジスタＭＭ，ＭＣが図１に従って提供される。
【００３６】
デジタル値を設定及び／又は変化するために関連するインターフェースＩＦを有するこのメモリコントローラＭＣは、指定の論理レベルに対して、特に入力ユニポーラ電流信号ＩＰＤの論理“０”又は論理“１”に対して信号入力ポートＰＩＮ−Ｓｉｇｎａｌを設定するために使用される。
【００３７】
平均化された又は平均のユニポーラ電流信号ＩＰＤを決定及び／又は監視できるように、診断ポートが回路装置Ｅに関連して配置され、この診断ポートは、図１ではインターフェースＩＦに隣接して配置される。
【００３８】
数ビットを含むデータワードの形態の静的デジタル信号は、デジタルレジスタＭＭ，ＭＣによって電流デジタル／アナログ変換器ＩＤＡＣへ印加される。電流デジタル／アナログ変換器ＩＤＡＣは、このデータワードに含まれる（デジタル）情報を（アナログ）Ｄ［ｉｒｅｃｔ］Ｃ［ｕｒｒｅｎｔ］補償電流ＩＤＣへ変換する。換言すれば、電流デジタル／アナログ変換器ＩＤＡＣのＤ［ｉｒｅｃｔ］Ｃ［ｕｒｒｅｎｔ］補償電流ＩＤＣがこのデータワードで設定され且つ定義される。
【００３９】
この補償電流ＩＤＣの助けを借りて、ユニポーラ電流信号ＩＰＤは、差（＝ユニポーラ電流信号ＩＰＤ−ＤＣ補償電流ＩＤＣ）を形成することによって、ダイポーラ信号へ変換されることができ、補償電流ＩＤＣが、電流デジタル／アナログ変換器ＩＤＡＣによって信号入力ＰＩＮ−Ｓｉｇｎａｌのレベルから基準電位ＧＮＤの方向へ向けられる、特に、下げられる。
【００４０】
この目的を達成するために、例えば、９ビットのプログラマブルであってもよい電流デジタル／アナログ変換器ＩＤＡＣは、デジタルレジスタＭＭ，ＭＣのメモリモジュールＭＭ、信号入力ポートＰＩＮ−Ｓｉｇｎａｌと基準電位ＧＮＤの間に接続される。
【００４１】
電流デジタル／アナログ変換器ＩＤＡＣに加えて、２ビットプログラマブル電圧デジタル／アナログ変換器ＶＤＡＣは、例えば、トランスインピーダンス入力ステージＩＳの増幅（所謂、ＴＩＡ利得）に適合する、特に制御及び／又は調節するためにメモリモジュールＭＭと入力状態ＩＳの入力接続部との間に接続することができる。
【００４２】
本発明に係る高速オプトカプラとして設けられる回路装置Ｅによって、ランダムデジタルデータストリームＳ、例えば、ゼロビット／秒から高ギガビット／秒範囲の光伝送路の非符号化ビデオ信号が受信され得る。
【００４３】
例えば、回路装置Ｅは、例えば、少なくとも１つのネットワーク記憶デバイスを備えた少なくとも１つのサーバーの中央オフィス環境における２つのデバイスの接続部の一部であってもよい。
【符号の説明】
【００４４】
ＣＦ  キャパシタ、特に、フィルタキャパシタ
ＤＯＵＴ＋  正の出力ポート、特に、正の差動出力ポート
ＤＯＵＴ−  負の出力ポート、特に、負の差動出力ポート
Ｅ    回路装置、特に、光電気変換器
ＰＤ  受光コンポーネート、特に光ダイオード
ＦＩＬＴ  フィルタ出力ポート
ＦＳ  エンドステージ
ＧＮＤ  基準電位、特に、アース電位又は接地電位又はゼロ電位
ＩＤＡＣ  電流源、特に、電流デジタル／アナログ変換器、例えば９ビットプログラマブル回路デジタル／アナログ変換器
ＩＤＣ    特に、例えば、長さが１ビットよりも大きな例えば少なくとも１つの静的デジタルデータワードによって、例えば少なくとも１つの静的デジタル信号によって、設定可能な及び／又は適合可能な及び／又は決定される補償電流
ＩＦ  メモリコントローラＭＣに対するインターフェース
Ｉｍｏｎ  平均化又は平均のユニポーラ電流信号ＩＰＤを監視する及び／又は決定するための診断接続部
ＩＰＤ  ユニポーラ電流信号
ＩＰＤ−ＩＤＣ  ダイポーラ電流信号
ＩＳ  入力ステージ、特に、シングルエンド入力ステージ、トランスインピーダンス増幅器、即ち、Ｔ［ｒａｎｓ］Ｉ［ｍｐｅｄａｎｃｅ］Ａ［ｍｐｌｉｆｉｅｒ］のようなトランスインピーダンスステージ
ＭＣ  メモリコントローラ、特に、メモリモジュールＭＭを駆動する及び／又はプログラミングするためのメモリコントローラモージュール
ＭＭ  メモリモジュール、特に、プログラマブル及び／又は特に回路内メモリモジュール
ＰＩＮ−Ｓｉｇｎａｌ  信号入力ポート
ＰＳ  主ステージ又は中間ステージ
ＲＦ  オーム抵抗、特に、オームフィルタ抵抗
Ｓ    信号、特に、デジタル光信号
ＶＤＡＣ  電圧デジタル／アナログ変換器、特に、２ビットプログラマブル電圧デジタル／アナログ変換器
ＶＣＯＲＥ  追加の供給電圧
ＶＲ  電圧調整器
ＶＳｕｐｐｌｙ  外部印加供給電圧
【図１】
2015517774.tif 000003
【国際調査報告】
2015517774.tif 000004
2015517774.tif 000005
2015517774.tif 000006
2015517774.tif 000007