(57)【要約】  アレイ内の異なる可変状態材料メモリセルにリセット電圧とセット電圧とを同時に供給するよう構成されたドライバ回路を有するものなどの装置および方法が説明される。さらなる装置および方法も説明される。【選択図】図４
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【特許請求の範囲】
【請求項１】
それぞれが可変状態材料を含むメモリ・セルのアレイと、
前記アレイ内の異なるメモリ・セルにリセット電圧とセット電圧とを同時に供給するよう、前記メモリ・セルのアレイに連結されたドライバとを含む、記憶素子。
【請求項２】
前記可変状態材料が、抵抗スイッチング材料を含む、請求項１に記載の記憶素子。
【請求項３】
前記ドライバが、前記アレイ内の異なるメモリ・セルに３つの異なる電圧を同時に供給するよう構成される、請求項１に記載の記憶素子。
【請求項４】
前記３つの異なる電圧が、セット電圧、リセット電圧および禁止電圧を含む、請求項３に記載の記憶素子。
【請求項５】
前記アレイが、メモリ・セルにアクセスするためのセレクタ素子をさらに備える、請求項１に記載の記憶素子。
【請求項６】
前記セレクタ素子が、Ｎチャネル・トランジスタを含む、請求項５に記載の記憶素子。
【請求項７】
前記セレクタ素子が、Ｐチャネル・トランジスタを含む、請求項５に記載の記憶素子。
【請求項８】
リセット電圧入力ノードとセット電圧入力ノードとを含む、複数の電圧入力ノードと、
メモリ・セルのアレイ内の異なるメモリ・セルに前記リセット電圧入力ノードと前記セット電圧入力ノードを同時に選択的に連結するセレクタ回路とを備える、ドライバ回路。
【請求項９】
前記セレクタ回路が、多数のデータ線に連結され、前記セレクタ回路が、前記多数のデータ線を介して、前記アレイ内の前記異なるメモリ・セルに前記電圧入力ノードを選択的に連結する、請求項８に記載のドライバ回路。
【請求項１０】
前記複数の電圧入力ノードが、３つの異なる電圧入力ノードを含む、請求項８に記載のドライバ回路。
【請求項１１】
前記３つの電圧入力ノードが、セット電圧ノード、リセット電圧ノードおよび禁止電圧ノードを含む、請求項１０に記載のドライバ回路。
【請求項１２】
前記メモリ・セルのそれぞれが、可変状態材料を含む、請求項８に記載のドライバ回路。
【請求項１３】
前記複数の電圧入力ノードが、４ボルトにほぼ等しいセット電圧ノードを含む、請求項１２に記載のドライバ回路。
【請求項１４】
前記複数の電圧入力ノードが、２ボルトにほぼ等しいリセット電圧ノードを含む、請求項１２に記載のドライバ回路。
【請求項１５】
前記複数の電圧入力ノードが、３ボルトにほぼ等しい禁止電圧ノードを含む、請求項１２に記載のドライバ回路。
【請求項１６】
それぞれが抵抗スイッチング材料を含むメモリ・セルのアレイと、
前記アレイ内の前記メモリ・セルの選択されたメモリ・セルにリセット電圧とセット電圧を同時に供給するよう、前記アレイのデータ線に連結されたドライバ回路とを含む、装置。
【請求項１７】
前記セルのそれぞれが、第１の電極と第２の電極とをさらに含み、前記スイッチング材料が前記第１の電極と第２の電極との間にある、請求項１６に記載の装置。
【請求項１８】
前記ドライバ回路に連結されたホスト・プロセッサをさらに含む、請求項１６に記載の装置。
【請求項１９】
前記ホスト・プロセッサと前記メモリ・セルのアレイが、単一のチップ・アセンブリ内にある、請求項１８に記載の装置。
【請求項２０】
複数の抵抗変化型ランダム・アクセス・メモリ・セルを選択する工程と、
前記選択された複数内の前記メモリ・セルの異なるメモリ・セルにリセット電圧とセット電圧とを同時に駆動させる工程とを含む方法。
【請求項２１】
前記選択された複数内の前記メモリ・セルの異なるメモリ・セルにリセット電圧とセット電圧とを同時に駆動させる前記工程が、前記選択された複数内の前記メモリ・セルの異なるメモリ・セルにリセット電圧と、セット電圧と、禁止電圧とを同時に駆動させる工程とを含む、請求項２０に記載の方法。
【請求項２２】
前記選択された複数内の前記メモリ・セルの異なるメモリ・セルにリセット電圧とセット電圧とを同時に駆動させる前記工程が、ドライバ回路を用いて、前記リセット電圧とセット電圧とを駆動させる工程を含む、請求項２０に記載の方法。
【請求項２３】
列デコーダが、前記ドライバ回路を含み、複数の抵抗変化型ランダム・アクセス・メモリ・セルを選択する前記工程が、行選択回路を用いて、複数の抵抗変化型ランダム・アクセス・メモリ・セルを選択する工程を含む、請求項２２に記載の方法。
【請求項２４】
前記選択された複数内の前記メモリ・セルの異なるメモリ・セルにリセット電圧とセット電圧とを同時に駆動させる前記工程が、実質的にディスクリートなリセット電圧とセット電圧とを駆動させる工程を含む、請求項２０に記載の方法。
【請求項２５】
前記選択された複数内の前記メモリ・セルの異なるメモリ・セルにリセット電圧とセット電圧とを同時に駆動させる前記工程が、前記選択された複数内の前記メモリ・セルの異なるメモリ・セルに、実質的にディスクリートな、禁止電圧と、リセット電圧とセット電圧とを同時に駆動させる工程を含む、請求項２４に記載の方法。
【請求項２６】
前記セット電圧が、前記禁止電圧プラス電圧オフセットに実質的に等しく、前記リセット電圧が、実質的に、前記禁止電圧マイナス前記電圧オフセットに実質的に等しい、請求項２１に記載の方法。
【請求項２７】
前記禁止電圧が約３ボルトであり、前記電圧オフセットが約１ボルトである、請求項２６に記載の方法。
【請求項２８】
前記リセット電圧が前記禁止電圧より低く、前記禁止電圧が前記セット電圧より低い、請求項２１に記載の方法。
【請求項２９】
メモリ・セルを形成するため、セレクタ素子に可変状態材料を連結させる工程と、
複数の伝送線に複数のメモリ・セルを連結させる工程と、
前記複数の伝送線にドライバを連結する工程と、
異なる伝送線に２つ以上の異なる電圧を同時に供給できる前記ドライバ内に回路を形成する工程とを含む、方法。
【請求項３０】
前記ドライバ内に回路を形成する前記工程が、同じ極性の３つの異なる電圧の能力を持つ回路を形成する工程を含み、禁止電圧が前記セット電圧より低く、前記セット電圧が前記リセット電圧より低い、請求項２９に記載の方法。
【請求項３１】
前記ドライバ内に回路を形成する前記工程が、同じ極性の３つの異なる電圧の能力を持つ回路を形成する工程を含み、禁止電圧が、前記リセット電圧より低く、前記リセット電圧が前記セット電圧より低い、請求項２９に記載の方法。
【請求項３２】
前記ドライバ内に回路を形成する前記工程が、同じ極性の３つの異なる電圧の能力を持つ回路を形成する工程を含み、禁止電圧が前記セット電圧より高く、前記セット電圧が前記リセット電圧より高い、請求項２９に記載の方法。
【請求項３３】
前記ドライバ内に回路を形成する前記工程が、同じ極性の３つの異なる電圧の能力を持つ回路を形成する工程を含み、禁止電圧が前記リセット電圧より高く、前記リセット電圧が前記セット電圧より高い、請求項２９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
＜関連案件の相互参照＞
本願は、２０１２年４月１２日出願の米国特許非仮出願第１３／４４５，５７７号の優先権を主張し、同出願は、その全体が参照により本明細書に援用される。
【背景技術】
【０００２】
一部の半導体素子には、可変状態材料が含まれる。例えば、抵抗変化型ランダムアクセスメモリ（ＲＲＡＭ（登録商標））セルなどのメモリ・セルには、その状態が高抵抗状態から低抵抗状態に変化し、再度元に戻りうる可変状態材料が含まれる。可変状態材料は、多くの場合、不揮発性で、小型のフォーム・ファクタを有するメモリ・セルに構成可能である。しかし、一部の構成では、可変状態材料は、フラッシュ・メモリなどのその他の記憶技術よりもプログラム時間を要する場合がある。速度や信頼性などの性能を改善させる半導体素子の設計が求められている。
【図面の簡単な説明】
【０００３】
【図１】本発明の一実施形態に係るメモリ・セル構成要素の第１の状態をセットするブロック図である。
【図２】本発明の一実施形態に係る、図１のメモリ・セル構成要素の第２の状態をセットするブロック図である。
【図３】本発明の一実施形態に係る可変抵抗材料の電圧−電流図である。
【図４】本発明の一実施形態に係る記憶素子の回路図である。
【図５】本発明の一実施形態に係る電圧表である。
【図６】本発明の一実施形態に係る記憶素子のブロック図である。
【図７】本発明の一実施形態に係る記憶素子を備える情報処理システムの図である。
【発明を実施するための形態】
【０００４】
本発明の様々な実施形態の以下の詳細な説明において、本発明の一部を形成し、例示により、本発明が実施しうる特定の実施形態が図示される添付の図面を参照する。これらの実施形態は、当業者が本発明を実施しうるのに十分詳細に説明される。その他の実施形態を使用してもよく、構造的、論理的および電気的な変更が行われてもよい。
【０００５】
図１は、本発明の実施の形態に係るメモリ・セルの例示的な構成要素１００を示す。可変状態材料１０２は、第１の電極１０４と第２の電極１０６との間に配置されている。選択された例では、可変状態材料１０２は１つしか図示されていないが、第１の電極１０４と第２の電極１０６との間に可変状態材料を有するほか、中間材料層などのその他の構造が含まれていてもよい。一例では、可変状態材料１０２は、抵抗スイッチング材料である。可変状態材料１０２のその他の例には、磁気スイッチング材料、または検出可能な電子状態を有するその他のスイッチング材料が含まれていてもよい。
【０００６】
一例では、可変状態材料１０２にわたり、電圧が方向１１０に印加されると、可変状態材料１０２の状態が、高抵抗状態１０３から低抵抗状態１０５に変化する。構成要素１００などの構成要素を含むメモリ・セルのアレイでは、高抵抗状態が、論理１または論理０の値などの、データのデジタル・ビットを表してもよい。行列選択回路などの選択回路を用いて、セルのアレイから（可変状態材料１０２を含む）必要なメモリ・セルを選択し、抵抗状態を問い合わせるおよび／または変更し、データ回収および保存機能を提供してもよい。
【０００７】
可変状態材料１０２の物理的状態（それゆえ抵抗）を変更するために、多くの機構を使用することができる。一例では、可変状態材料１０２は、実質的にアモルファス状態から、実質的に結晶の状態に変更される。別の例では、電圧が印加されると、第１の電極１０４と第２の電極１０６との間の距離にわたる可変状態材料１０２内に１つ以上の導電性フィラメントが形成される。様々な機構において、状態変化は可逆である。
【０００８】
図２は、低抵抗状態１０５にある、図１の例示的な構成要素１００を示す。可変状態材料１０２は、図１に示す方向とは逆の方向に第２の電圧１１２を印加することにより、低抵抗状態１０５から高抵抗状態１０３に戻る。このように、可変状態材料１０２の物理的状態（それゆえ抵抗）は、少なくとも２つの考えられうる状態の選択した方を取るよう、必要に応じて変更できる。
【０００９】
図３は、両極性可変状態材料の例示的な電圧／電流図３００を示す。この図では、電圧がＸ軸３０２に、電流がＹ軸３０４に示される。動作時、可変状態材料は、図示した曲線３０１の高抵抗部分３０６に沿って高抵抗挙動を示す。印加された電圧が基準電圧レベル３１８に対して、第１の電圧範囲３１０内、または第２の電圧範囲３１２内である場合、可変状態材料は、曲線３０１の高抵抗部分３０６内に留まる。印加された電圧が基準電圧レベル３１８に対して、第３の電圧３１４（同様に電圧範囲３１０の上限よりも大きい）以上の場合、可変状態材料は、曲線３０１上の点３０３によって示されるように、低抵抗を示し、曲線３０１の低抵抗部分３０８に移動する。可変状態材料は、印加された電圧の振幅が基準電圧レベル３１８に対して第４の電圧３１６（同様に電圧範囲３１２の振幅よりも大きい）以上になるまで、曲線３０１の低抵抗部分３０８に留まる。その後、可変状態材料は、曲線３０１の高抵抗部分３０６に再び戻る。
【００１０】
図３は、両極性可変状態材料の挙動を示しているが、本明細書に記載する一部の素子では、単極性可変状態材料を用いてもよい。単極性可変状態材料では、振幅の異なる印加電圧を同じ方向に印加することによって状態を変更することができる。両極性の一例では、基準電圧３１８は、約０ボルトであるが、第３の電圧３１４および第４の電圧３１６は、振幅が実質的に等しく、極性が逆となる。例えば、第３の電圧３１４が約１ボルト、第４の電圧３１６が約−１ボルトとなる。
【００１１】
正のみの電圧範囲の例では、基準電圧３１８は、約３ボルトで、電圧オフセットで定義されたように、第３の電圧３１４および第４の電圧３１６は、振幅が同じである。例えば、第３の電圧３１４が約４ボルト（基準電圧３１８＋約１ボルトの電圧オフセット）、第４の電圧３１６が約２ボルト（基準電圧３１８−約１ボルトの電圧オフセット）であってもよい。
【００１２】
可変状態材料は、比較的小さな不揮発性のメモリ・セルに形成されてもよい。一例では、６つのトランジスタを用いるトランジスタ・ベースのスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セルとは異なり、トランジスタ１個、抵抗１個（１Ｔ１Ｒ）構成が可能である。
【００１３】
図４は、本発明の一実施形態に係る可変状態材料を含む装置４００の例示的な回路図である。一例では、装置４００は、記憶素子を含む。本明細書に用いられるように、「装置」は、システム、素子、回路、チップ・アセンブリなどを含むが、これに限定されない多くの異なる構造のいずれかを指すのに広義に用いられる。図４の一例では、装置４００は、メモリ・セル４１０のアレイ４０２と駆動回路４０４を含む。一例では、駆動回路４０４は、アレイ４０２内の異なるメモリ・セル４１０に異なる電圧を同時に供給するよう構成される。
【００１４】
アレイ４０２内の少なくとも一部のメモリ・セル４１０は、可変状態材料構成要素４１２を含む。一例では、可変状態材料構成要素４１２は、図１および図２に示した例と同様または同じく、第１の電極と第２の電極との間に連結された可変状態材料を含む。アレイ４０２内のメモリ・セル４１０は、セレクタ素子４１４をさらに含んでいてもよい。クロス・ポイント・アーキテクチャなどの選択された例では、選択素子が含まれていなくてもよい。一例では、セレクタ素子４１４は、ｎ形金属酸化膜（ＮＭＯＳ）トランジスタを含む。一例では、セレクタ素子４１４は、ｐ形金属酸化膜（ＰＭＯＳ）トランジスタを含む。セレクタ素子４１４のその他の例には、さらなる回路、ダイオード、およびその他の電子素子が含まれていてもよい。
【００１５】
図４は、アレイ４０２内のセレクタ素子４１４に連結された多数のアクセス線４０８をさらに示す。一例では、多数のアクセス線４０８は、多数のワード線を含む。図示したソース４０３、および多数のデータ線４０６ａ〜４０６ｃは、アレイ４０２内のメモリ・セル４１０に連結される。一例では、多数のデータ線４０６は、多数のビット線を含む。図４の例では、駆動回路４０４は、列ドライバとして構成される。
【００１６】
一例では、駆動回路４０４は、異なるメモリ・セルのデータ線４０６ａ〜４０６ｃに複数の異なる電圧を同時に供給するよう構成される。図示される駆動回路４０４は、第１の電圧入力ノード４２０、第２の電圧入力ノード４２２、および第３の電圧入力ノード４２４を含む。３つの異なる電圧入力ノードが図示されているが、２つの電圧入力ノード、もしくは４つ以上の電圧入力ノードを含むその他の構成が様々な実施形態の範囲にある。
【００１７】
また、ドライバ回路は、電圧入力ノード４２０，４２２，４２４を異なるメモリ・セルに同時に選択的に連結するドライバ回路４０４を有してもよい。選択回路４０４は、それぞれが電圧入力ノード４２０，４２２，４２４のいずれか１つを選択でき、それに応じて、アレイ４０２内の１つ以上の選択されたメモリ・セル４１０に選択した電圧を印加する多数のセレクタ回路４０５ａ〜４０５ｃを有してもよい。図に示した例では、セレクタ回路４０５ａ〜４０５ｃを個別に選択し、アレイ４０２内の異なるメモリ・セル４１０に異なる電圧を印加できる。一例では、異なる電圧は、印加時間の間、実質的に一定である個別の電圧である。一例では、電圧入力ノード４２０，４２２，４２４上の異なる電圧は、選択された時間の間、可変であってもよい。
【００１８】
一例では、電圧入力ノード４２０，４２２，４２４は、セット電圧ノード、リセット電圧ノード、および禁止電圧ノードとして構成される。図３を例として用いると、基準電圧３１８は、禁止電圧を含む。禁止電圧を受けるアレイ４０２内のメモリ・セル４１０は、高抵抗状態にプログラムされず、すなわち、高抵抗状態から低抵抗状態に戻される。
【００１９】
セット電圧は、第３の電圧３１４などの禁止電圧＋オフセット電圧を含んでいてもよい。リセット電圧は、第４の電圧３１６などの禁止電圧−オフセット電圧を含んでいてもよい。
【００２０】
例えば、図示される第１のセレクタ回路４０５ａは、データ線４０６ａに第２の電圧入力ノード４２２を選択的に連結する。一例では、第２の電圧入力ノード４２２は、セット電圧を含む。一例では、セット電圧は、４ボルトにほぼ等しい。
【００２１】
図示される第２のセレクタ回路４０５ｂは、データ線４０６ｂに第３の電圧入力ノード４２４を選択的に連結する。一例では、第３の電圧入力ノード４２４は、リセット電圧を含む。一例では、リセット電圧は、２ボルトにほぼ等しい。
【００２２】
図示される第３のセレクタ回路４０５ｃは、データ線４０６ｃに第１の電圧入力ノード４２０を選択的に連結する。一例では、第１の電圧入力ノード４２０は、禁止電圧を含む。一例では、禁止電圧は、３ボルトにほぼ等しい。
【００２３】
動作時、セレクタ回路４０５ａ〜４０５ｃの各々は、個別に選択可能で、電圧入力線４２０，４２２，４２４から、任意の必要なデータ線４０６ａ〜４０６ｃに任意の必要な電圧を同時に供給できる。装置４００の性能は、図４に示すドライバ回路４０４を用いることで向上しうる。例えば、アレイ４０２の所定の列内の選択したセルが低抵抗状態にセットされる一方、アレイ４０２の別の所定の列内のその他の選択したセルを同時にリセットできる。さらに、同時に、印加された禁止電圧の結果、アレイ４０２内のその他のセルでは動作は実行できない。１つの電圧しかアレイに一度に駆動できない素子と比べて、データ・プログラミング動作時間を２倍超、短縮することができる。
【００２４】
図５は、選択されたデータ線５０２、選択されていないデータ線５０４、選択されたアクセス線５０６、選択されていないアクセス線５０８の動作を示す例示的な電圧表である。一例では、図４のドライバ回路４０４は、図５の表に示す電圧を駆動する。一例示的な読み取り動作では、選択されたデータ線５０２は、読み取り電圧に駆動される。一例では、読み取り電圧は、図３の第１の電圧範囲３１０と同じである。さらなる例示的な読み取り動作では、選択されたアクセス線５０６は、論理高電圧に駆動され、選択されていないアクセス線５０８は、ほぼ接地に駆動される。一例では、選択されていないデータ線５０４は、待機電圧に駆動される。
【００２５】
例示的なセット動作では、選択されたデータ線５０２は、禁止電圧＋電圧オフセットに駆動される。一例では、セット電圧は、図３の第３の電圧範囲３１４と同じである。さらなる例示的なセット動作では、選択されたアクセス線５０６は、論理高電圧に駆動され、選択されていないアクセス線５０８は、ほぼ接地に駆動される。一例では、選択されていないデータ線５０４は、禁止電圧に駆動される。一例では、禁止電圧は、図３の基準電圧３１８と同じである。
【００２６】
例示的なリセット動作では、選択されたデータ線５０２は、禁止電圧−電圧オフセットに駆動される。一例では、リセット電圧は、図３の第４の電圧範囲３１６を含む。さらなる例示的なリセット動作では、選択されたアクセス線５０６は、論理高電圧に駆動され、選択されていないアクセス線５０８は、ほぼ接地に駆動される。一例では、選択されていないデータ線５０４は、禁止電圧に駆動される。一例では、禁止電圧は、図３の基準電圧３１８を含む。
【００２７】
図６は、図４のドライバ回路４０４と同様または同一のドライバ回路を含む記憶システム６００の形態である装置の一部を示す。記憶システム６００は、例えば、ＲＲＡＭまたは上述の様々な実施形態で説明されたように動作する可変状態材料を含むその他のメモリ・セルなどを有してもよいメモリ・セルのアレイ６０２を含む。記憶システム６００は、コマンド・バス６０８を介して記憶コマンドを受け取り、様々な記憶動作を実行するための対応する制御信号を記憶システム６００内に生成するコマンド・デコーダ６０６を含む。アドレス・バス６２０を介して、行および列アドレス信号が記憶システム６００に加えられ、アドレス・ラッチ６１０に供給される。次にアドレス・ラッチは、個別の列アドレスと個別の行アドレスを出力する。
【００２８】
アドレス・ラッチ６１０によって行および列アドレスが、行アドレス・デコーダ６２２や列アドレス・デコーダ６２８などの選択回路にそれぞれ供給される。列アドレス・デコーダ６２８は、個々の列アドレスに対応して、アレイ６０２を通って延在するデータ線を選択する。一例では、列アドレス・デコーダ６２８は、図４のドライバ回路４０４と同様のドライバ回路を含む。行アドレス・デコーダ６２２は、受信した行アドレスに対応するアレイ６０２内のメモリ・セルの個々の行を作動させるアクセス線ドライバ６２４に接続される。一例では、アレイ６０２内のメモリ・セルの行は、図４のデータ線４０８に対応する。コマンド・デコーダ６０６は、メモリ・アレイ６０２上で様々な動作を実行するよう、コマンド・バス６０８に加えられるメモリ・コマンドに応答する。具体的には、コマンド・デコーダ６０６を用いて、メモリ・アレイ６０２からデータを読み取り、かつメモリ・アレイ６０２にデータを書き込むための内部制御信号を生成する。
【００２９】
高レベル素子用途の一実施形態を示すため、コンピュータなどの情報処理システムの形態での本装置の一実施形態を図７に示す。図７は、本発明の一実施形態に係る、記憶素子７０７（例えば、図４に示す装置４００および／または図６に示す装置６００と同様のまたは同一の装置）を含む少なくとも１つのチップまたはチップ・アセンブリ７０４を含む情報処理システム７００のブロック図である。アセンブリ７０４はまた、プロセッサ７０６およびその他の論理７０８を含んでいてもよい。
【００３０】
一例では、記憶素子７０７は、ＲＲＡＭなどの可変状態材料記憶素子を含む。図７に示す情報処理システム７００は本発明を用いることができるシステムの一例にすぎない。その他の例としては、携帯情報端末（ＰＤＡ）、タブレット・コンピュータ、カメラ、携帯電話、ＭＰ３プレイヤー、航空機、衛星、軍事車両などが含まれるが、これに限定されない。
【００３１】
この例では、情報処理システム７００は、システムの様々な構成要素を連結させるシステム・バス７０２を含むデータ処理システムを備える。システム・バス７０２は、情報処理システム７００の様々な構成要素間に通信リンクを提供し、単一バスとして、バスの組み合わせとして、または任意のその他の方法で実施されうる。
【００３２】
チップ・アセンブリ７０４は、システム・バス７０２に連結される。チップ・アセンブリ７０４は、任意の回路または動作可能にコンパチブルな回路の組み合わせを含んでいてもよい。一実施形態では、チップ・アセンブリ７０４は、どのタイプでもよいプロセッサ７０６を含む。本明細書において用いられるように、「プロセッサ」は、マイクロプロセッサ、マイクロコントローラ、グラフィック・プロセッサ、デジタル・シグナル・プロセッサ（ＤＳＰ）、またはその他の種類のプロセッサまたは処理回路などであるが、これに限定されない、どの種類の計算回路をも意味する。「マルチコア」素子などの複数のプロセッサも本発明の範囲にある。
【００３３】
一実施形態では、上述の実施形態で説明される記憶素子などの記憶素子７０７は、チップ・アセンブリ７０４に含まれる。チップ・アセンブリ７０４では、様々な記憶素子構成を用いることができることが当業者には理解されよう。上述の通り、選択された実施形態において、記憶構成には、ＲＲＡＭが含まれる。選択された実施形態において、メモリ・セルは、ＮＡＮＤメモリまたはＮＯＲメモリなどの異なる論理構成に配置される。
【００３４】
一実施形態では、プロセッサ・チップ以外の追加の論理チップ７０８がチップ・アセンブリ７０４に含まれる。プロセッサ以外の論理チップ７０８の例には、アナログ・デジタル・コンバータが含まれる。カスタム回路、特定用途向け集積回路（ＡＳＩＣ）などの論理チップ７０８上のその他の回路も本発明の一実施形態に含まれる。
【００３５】
また、情報処理システム７００は、１つ以上のハード・ドライブ７１２、および／またはフラッシュ・ドライブ、コンパクト・ディスク（ＣＤ）、デジタル・ビデオ・ディスク（ＤＶＤ）などのリムーバブル媒体７１３を処理する１つ以上のドライブなどの特定の用途に適した１つ以上の記憶素子を含みうる外部メモリ７１１が含まれていてもよい。
【００３６】
また、情報処理システム７００は、モニターなどの表示装置７０９、スピーカなどの追加の周辺構成要素７１０、キーボードおよび／またはマウス、タッチスクリーン・インターフェースなどを含みうるコントローラ７１４、またはシステム・ユーザーが情報処理システム７００に情報を入力し、情報処理システム７００から情報を受信することができる任意のその他の装置を備えてもよい。
【００３７】
本発明の多くの実施形態が説明されているが、上記の説明は、すべてを網羅するものではない。本明細書において特定の実施形態が図示および説明されているが、図示した特定の実施形態に対して、同一の目的を達成するよう計算された任意の装置を代わりに用いうることが当業者には理解されよう。本願は、本発明の応用例または変形例を包含することを意図する。上述の説明は、例示であり、限定的なものではない。上述の説明の調査時に、上述の実施形態およびその他の実施形態の組み合わせが当業者には明らかとなろう。
【図１】
2015518230.tif 000003
【図２】
2015518230.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2015518230.tif 000009
【国際調査報告】
2015518230.tif 000010
2015518230.tif 000011