(57)【要約】  トランジスタおよびその製造方法は、基板、基板上の導電性ゲート、および導電性ゲートの下のチャネル領域を含む。第１および第２の絶縁スペーサは、導電性ゲートの第１および第２の側面に横方向に隣接する。基板のソース領域は、導電性ゲートの第１の側面および第１のスペーサに隣接するが横方向に間隔をあけて離れ、基板のドレイン領域は、導電性ゲートの第２の側面および第２のスペーサに隣接するが横方向に間隔をあけて離れる。第１および第２のＬＤ領域は基板にあって、それぞれチャネル領域とソースまたはドレイン領域との間に横方向に延在し、各々は第１および第２のスペーサの下に配置されず、導電性ゲートの下にも配置されない部分を有し、各々はソースまたはドレイン領域のドーパント濃度より小さいドーパント濃度を有する。
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【特許請求の範囲】
【請求項１】
基板と、
前記基板の上に配置され、前記基板から絶縁される導電性ゲートであって、前記基板のチャネル領域が前記導電性ゲートの下に配置される前記導電性ゲートと、
前記基板の上の絶縁材料から成り、前記導電性ゲートの第１の側面に横方向に隣接する第１のスペーサと、
前記基板の上の絶縁材料から成り、前記第１の側面に対向する前記導電性ゲートの第２の側面に横方向に隣接する第２のスペーサと、
前記基板に形成され、前記導電性ゲートの前記第１の側面および前記第１のスペーサに隣接するが横方向に間隔をあけて離れるソース領域と、
前記基板に形成され、前記導電性ゲートの前記第２の側面および前記第２のスペーサに隣接するが横方向に間隔をあけて離れるドレイン領域と、
前記基板に形成され、前記チャネル領域と前記ソース領域との間に横方向に延在する第１のＬＤ領域であって、前記第１のスペーサの下に配置される第１の部分と、前記第１および第２のスペーサの下に配置されず、かつ前記導電性ゲートの下に配置されない第２の部分と、を有し、前記第１のＬＤ領域のドーパント濃度は、前記ソース領域のドーパント濃度より小さい前記第１のＬＤ領域と、
前記基板に形成され、前記チャネル領域と前記ドレイン領域との間に横方向に延在する第２のＬＤ領域であって、前記第２のスペーサの下に配置される第１の部分と、前記第１および第２のスペーサの下に配置されず、かつ前記導電性ゲートの下に配置されない第２の部分と、を有し、前記第２のＬＤ領域のドーパント濃度は、前記ドレイン領域のドーパント濃度より小さい前記第２のＬＤ領域と、を含むトランジスタ。
【請求項２】
前記第１のＬＤ領域の端部は、前記導電性ゲートの前記第１の側面に位置合わせされ、
前記第２のＬＤ領域の端部は、前記導電性ゲートの前記第２の側面に位置合わせされる、請求項１に記載のデバイス。
【請求項３】
前記導電性ゲートは、絶縁材料層によって前記基板から絶縁され、前記第１および第２のスペーサは、前記絶縁材料層および前記導電性ゲートと直接隣接する、請求項１に記載のデバイス。
【請求項４】
トランジスタを形成する方法であって、
前記基板の上に、前記基板から絶縁される導電性ゲートを形成する工程であって、前記基板のチャネル領域が前記導電性ゲートの下に配置される工程と、
前記導電性ゲートの対向する第１および第２の側面に隣接する前記基板の部分にドーパントの第１の注入を行って、前記基板に第１および第２のＬＤ領域をそれぞれ形成する工程と、
前記基板の前記第１のＬＤ領域の上の絶縁材料から成り、前記導電性ゲートの前記第１の側面に横方向に隣接する第１のスペーサを形成する工程と、
前記基板の前記第２のＬＤ領域の上の絶縁材料から成り、前記導電性ゲートの前記第２の側面に横方向に隣接する第２のスペーサを形成する工程と、
少なくとも前記第１および第２のスペーサに直接横方向に隣接する前記基板の一部の上に延在するが、少なくとも前記第１および第２のスペーサから横方向に間隔を置いて離れる前記基板の一部を露出したままにするマスキング材料を形成する工程と、
前記基板の前記露出部分にドーパントの第２の注入を行って、前記導電性ゲートの前記第１の側面および前記第１のスペーサに隣接するが横方向に間隔をあけて離れるソース領域を前記基板に形成し、かつ、前記導電性ゲートの前記第２の側面および前記第２のスペーサに隣接するが横方向に間隔をあけて離れるドレイン領域を前記基板に形成する工程と、を含み、
前記第１のＬＤ領域は、前記チャネル領域と前記ソース領域との間に横方向に延在し、前記第１のスペーサの下に配置される第１の部分と、前記第１および第２のスペーサの下に配置されず、かつ前記導電性ゲートの下に配置されない第２の部分と、を有し、前記第１のＬＤ領域のドーパント濃度は、前記ソース領域のドーパント濃度より小さく、
前記第２のＬＤ領域は、前記チャネル領域と前記ソース領域との間に横方向に延在し、前記第２のスペーサの下に配置される第１の部分と、前記第１および第２のスペーサの下に配置されず、かつ前記導電性ゲートの下に配置されない第２の部分と、を有し、前記第２のＬＤ領域のドーパント濃度は、前記ドレイン領域のドーパント濃度より小さい方法。
【請求項５】
前記マスキング材料を形成する工程は、少なくとも前記導電性ゲートの一部を露出したままにする工程をさらに含み、
前記第２の注入を行う工程は、前記導電性ゲートおよび前記基板の前記露出部分に前記ドーパントを同時に注入する工程をさらに含む、請求項４に記載の方法。
【請求項６】
前記マスキング材料は、前記第１および第２のスペーサの上にさらに延在する、請求項４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願の相互参照）
本出願は、２０１２年９月２７日に出願された米国仮出願第６１／７０６，５８７号の利益を主張する。上記仮出願は、参照により本明細書に組み込まれる。
【０００２】
（発明の分野）
本発明は、高出力デバイスのためのＭＯＳトランジスタに関する。
【背景技術】
【０００３】
図１は、従来のＭＯＳトランジスタ２を示す。ＭＯＳトランジスタ２は、基板６の上に配置され、絶縁材料層８により基板６から絶縁される導電性ゲート４を含む。ソース領域１０およびドレイン領域１２は、基板に形成され、基板の伝導型（または基板のウェルの伝導型）と反対の伝導型を有する。例えば、Ｐ型基板、またはＮ型基板のＰ型ウェルの場合には、ソースおよびドレイン領域はＮ型伝導を有する。絶縁スペーサ１４は、ゲート４の横側面上に形成される。ソース１０およびドレイン１２は、それらの間のチャネル領域１６を規定する。ソース１０およびドレイン１２のチャネル横端部は、ゲート４の端部に位置合わせされる。
【０００４】
図２に示すように、複数のドーピング工程を用いてソースおよびドレイン領域を形成することもまた公知である。具体的には、ゲート４の形成後、スペーサ１４の形成前に、第１の注入を行ってＬＤ（軽くドーピングされた）領域１８（ゲート４に自己整合される）を形成する。スペーサ１４の形成後、第２の注入を行ってソースおよびドレイン領域１０／１２（スペーサ１４に自己整合される）を形成する。ＬＤ領域１８は、スペーサ１４の下に配置され、それらはソースおよびドレイン領域１０／１２をチャネル領域１６に接続する。
【０００５】
高電圧の用途のために、ＭＯＳトランジスタのＬＤ領域１８を形成するための注入エネルギーおよびドーズ量は、同じウェーハの上に形成される低電圧ロジックＭＯＳトランジスタのそれと同じにすることができない。充分に高いゲーテッドドレイン接合降伏電圧を達成するために、注入エネルギーは、相対的に高くなければならない。通常、注入はトランジスタＬＤ領域１８を形成するための基板に入るだけでなく、トランジスタのゲートポリ４にも入る。半導体技術が６５ｎｍの形状寸法、４５ｎｍの形状寸法、そしてさらにその先に移行するにつれて、ロジックＭＯＳゲートポリの厚さはより薄くなる。典型的なロジックポリゲートの厚さは、６５ｎｍの形状寸法では約１０００Åであり、４５ｎｍの形状寸法では８００Åである。高電圧ＭＯＳトランジスタは低電圧ロジックＭＯＳトランジスタと同じポリを共有するので、ゲートポリ４の下のＭＯＳチャネル１６にボロン、リン、またはヒ素などの注入ドーパントが侵入するのを防止するために、注入エネルギーを低減させなければならない。しかし、注入エネルギーを減らすことによって、ゲーテッドドレイン接合降伏電圧はより低くなり、高電圧ＭＯＳトランジスタは十分に高いゲーテッドドレイン接合降伏電圧を供給することに失敗するおそれがある。
【０００６】
ゲーテッドドレイン接合降伏電圧を増加させるために、拡張ドレインＭＯＳトランジスタを用いることが知られている。図３は、拡張ドレインＮＭＯＳトランジスタ（すなわちＰ基板６に形成される）を示し、ドレイン領域１２はゲート４およびスペーサ１４から離れて形成される（すなわち、ドレイン領域１２はスペーサ１４に自己整合されず、その代わりにゲート４およびスペーサ１４から横方向に離れて配置される）。Ｐ基板６において、ソースおよびドレイン領域１０／１２は、Ｎ型領域として形成することができる。図４は、拡張ＰＭＯＳトランジスタを示し、それはＰ型基板６のＮウェル２０に形成され、ソース／ドレイン領域１０／１２およびＬＤ領域１８ａ／１８ｂはＰ型である。
【０００７】
ソースが延長されないので、拡張ドレインＭＯＳトランジスタは対称デバイスではない。これは、ソース１０がスペーサ１４に位置合わせされ（すなわち、それに達する）、スペーサ１４の下にそれ自体が配置されるＬＤ領域１８ａによってチャネル領域１６に接続されることを意味する。対照的に、ドレイン１２は、スペーサ１４から離れて配置され、スペーサ１４の下に部分的にのみ配置されるＬＤ領域１８ｂによってチャネル領域１６に接続される。ＭＯＳトランジスタのソースおよびドレイン１０／１２がレイアウトエラーによって交換された場合には、デバイスは拡張ソースＭＯＳトランジスタになる。その結果、高いゲーテッドドレイン降伏電圧を達成することができない。
【０００８】
拡張ソースおよびドレインＭＯＳトランジスタが対称デバイスとして用いられる現在の業界の慣習では、ポリゲート材料およびソースおよびドレインの一部は、ソース／ドレインＮ＋またはＰ＋注入からブロックされる。ゲート材料（ポリシリコン）の注入ドーピングを行うために、特別なマスキング工程がしばしば必要となる。ドーピングをしないと、ゲートポリ材料は空乏効果を有し、トランジスタのしきい値電圧がシフトする。その場ドーピングしたポリ材料は、注入されたポリを置き換えることができるが、低性能埋込みチャネル型トランジスタが用いられない限り、その解決策は１つのＭＯＳ（例えばＮＭＯＳ）には有効であるが、他のＭＯＳ（例えばＰＭＯＳ）には有効でない。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上記の識別された問題に対処するＭＯＳデバイスおよびその製造方法に対するニーズが存在する。
【課題を解決するための手段】
【００１０】
上述した問題およびニーズは、基板と、基板の上に配置され、基板から絶縁される導電性ゲートであって、基板のチャネル領域が導電性ゲートの下に配置される導電性ゲートと、基板の上の絶縁材料から成り、導電性ゲートの第１の側面に横方向に隣接する第１のスペーサと、基板の上の絶縁材料から成り、第１の側面に対向する導電性ゲートの第２の側面に横方向に隣接する第２のスペーサと、基板に形成され、導電性ゲートの第１の側面および第１のスペーサに隣接するが横方向に間隔をあけて離れるソース領域と、基板に形成され、導電性ゲートの第２の側面および第２のスペーサに隣接するが横方向に間隔をあけて離れるドレイン領域と、基板に形成され、チャネル領域とソース領域との間に横方向に延在する第１のＬＤ領域であって、第１のスペーサの下に配置される第１の部分と、第１および第２のスペーサの下に配置されず、かつ導電性ゲートの下に配置されない第２の部分と、を有し、第１のＬＤ領域のドーパント濃度は、ソース領域のドーパント濃度より小さい第１のＬＤ領域と、基板に形成され、チャネル領域とドレイン領域との間に横方向に延在する第２のＬＤ領域であって、第２のスペーサの下に配置される第１の部分と、第１および第２のスペーサの下に配置されず、かつ導電性ゲートの下に配置されない第２の部分と、を有し、第２のＬＤ領域のドーパント濃度は、ドレイン領域のドーパント濃度より小さい第２のＬＤ領域と、を有するトランジスタによって対処される。
【００１１】
トランジスタを形成する方法は、基板の上に、基板から絶縁される導電性ゲートを形成する工程であって、基板のチャネル領域が導電性ゲートの下に配置される工程と、導電性ゲートの対向する第１および第２の側面に隣接する基板の部分にドーパントの第１の注入を行って、基板に第１および第２のＬＤ領域をそれぞれ形成する工程と、基板の第１のＬＤ領域の上の絶縁材料から成り、導電性ゲートの第１の側面に横方向に隣接する第１のスペーサを形成する工程と、基板の第２のＬＤ領域の上の絶縁材料から成り、導電性ゲートの第２の側面に横方向に隣接する第２のスペーサを形成する工程と、少なくとも第１および第２のスペーサに直接横方向に隣接する基板の一部の上に延在するが、少なくとも第１および第２のスペーサから横方向に間隔を置いて離れる基板の一部を露出したままにするマスキング材料を形成する工程と、基板の露出部分にドーパントの第２の注入を行って、導電性ゲートの第１の側面および第１のスペーサに隣接するが横方向に間隔をあけて離れるソース領域を基板に形成し、かつ、導電性ゲートの第２の側面および第２のスペーサに隣接するが横方向に間隔をあけて離れるドレイン領域を基板に形成する工程と、を含み、第１のＬＤ領域は、チャネル領域とソース領域との間に横方向に延在し、第１のスペーサの下に配置される第１の部分と、第１および第２のスペーサの下に配置されず、かつ導電性ゲートの下に配置されない第２の部分と、を有し、第１のＬＤ領域のドーパント濃度は、ソース領域のドーパント濃度より小さく、第２のＬＤ領域は、チャネル領域とソース領域との間に横方向に延在し、第２のスペーサの下に配置される第１の部分と、第１および第２のスペーサの下に配置されず、かつ導電性ゲートの下に配置されない第２の部分と、を有し、第２のＬＤ領域のドーパント濃度は、ドレイン領域のドーパント濃度より小さい。
【００１２】
本発明の他の目的および特徴は、明細書、特許請求の範囲、および添付の図面を見直すことによって明らかになろう。
【図面の簡単な説明】
【００１３】
【図１】従来のＭＯＳトランジスタの横断面図である。
【図２】ソースおよびドレインをチャネル領域に接続する軽くドーピングした領域を有する従来のＭＯＳトランジスタの横断面図である。
【図３】従来の拡張ドレインＭＯＳトランジスタの横断面図である。
【図４】従来の拡張ドレインＰＭＯＳトランジスタの横断面図である。
【図５】対称な拡張ソース／ドレインＭＯＳトランジスタの横断面図である。
【図６Ａ】対称な拡張ソース／ドレインＮＭＯＳトランジスタの形成を示す横断面図である。
【図６Ｂ】対称な拡張ソース／ドレインＮＭＯＳトランジスタの形成を示す横断面図である。
【図６Ｃ】対称な拡張ソース／ドレインＮＭＯＳトランジスタの形成を示す横断面図である。
【図６Ｄ】対称な拡張ソース／ドレインＮＭＯＳトランジスタの形成を示す横断面図である。
【図７】対称な拡張ソース／ドレインＰＭＯＳトランジスタの横断面図である。
【発明を実施するための形態】
【００１４】
本発明は、図５に示すように、対称な拡張ソース／ドレインＭＯＳトランジスタであって、ソースおよびドレインの両方がゲートおよびスペーサから離れて延在する。拡張ソース／ドレインＭＯＳトランジスタ３０は、基板３４の上に配置され、絶縁材料層３６により基板３４から絶縁される導電性ゲート３２を含む。ソース領域３８およびドレイン領域４０は、基板３４に形成され、基板の伝導型（または基板のウェルの伝導型）と反対の伝導型を有する。例えば、Ｐ型基板、またはＮ型基板のＰ型ウェルの場合には、ソースおよびドレイン領域３８／４０はＮ型伝導を有する。絶縁スペーサ４２は、ゲート３２の横側面上に形成される。基板３４のチャネル領域４６は、ゲート３２の下にある。基板３４のＬＤ領域４４ａは、チャネル領域４６から、スペーサ４２の下に、そしてスペーサ４２を越えて、ソース領域３８まで延在する。基板３４のＬＤ領域４４ｂは、チャネル領域４６から、スペーサ４２の下に、そしてスペーサ４２を越えて、ドレイン領域４０まで延在する。各ＬＤ領域４４ａおよび４４ｂは、スペーサ４２の下に配置されない部分を有する。ＬＤ領域４４ａはチャネル領域４６をソース３８に接続し、ソース３８はスペーサ４２から間隔をあけて離れる。ＬＤ領域４４ｂはチャネル領域４６をドレイン４０に接続し、ドレイン４０もまたスペーサ４２から間隔をあけて離れる。ゲート３２は、チャネル領域４６の伝導を制御する（すなわち、ゲート３２上の相対的な正電圧がチャネル領域４６を導通させ、それ以外の場合には、チャネル領域４６は導通しない）。
【００１５】
図６Ａ〜図６Ｄは、対称な拡張ソース／ドレインＭＯＳトランジスタ３０を形成する工程の順序を示す。プロセスは、基板３４の表面上に成膜または形成される絶縁層（例えば二酸化シリコン−酸化物）３６から開始される。導電層（例えばポリシリコン−ポリ）３２は、（例えばソースドレイン注入などの次の注入によって後で伝導性になる、非伝導性のドーピングされていないポリシリコン層を成膜することによって）酸化物層３６の上に成膜される。マスキング材料５０がポリ層５２の上に成膜され、ポリ層３２の選択された部分を露出させるマスキング材料の一部を選択的に除去するためのフォトリソグラフィプロセスが続く。この結果得られた構造を図６Ａに示す。
【００１６】
ポリ層３２の露出部分を除去するために異方性ポリエッチングが用いられ、酸化物層３６の一部を露出させる。ポリ層３２の残った部分は、ゲートを構成する。基板３４のゲート３２に隣接する部分にＬＤ領域４４ａおよび４４ｂを形成するために、第１のドーパント注入プロセスが用いられる。図６Ｂは、マスキング材料５０が除去された後の構造を示す。
【００１７】
絶縁材料４２から成るスペーサがゲート３２に隣接して形成される。スペーサの形成は当該技術分野においてよく知られており、構造の輪郭の上に絶縁材料または複数の材料の堆積し、続いて異方性エッチングプロセスを行い、それによって材料を構造の水平面から除去するが、構造３０の垂直方向の表面には、材料が大部分完全なままに（丸い上側表面を有して）残る。好ましくは、スペーサ４２は酸化物および窒化物で形成され、酸化物層および窒化物の別の層を構造の上に成膜し、続いて異方性エッチングによりゲート３２の垂直側面に接する部分を除いて窒化物および酸化物を除去する。マスキングフォトレジスト５２を構造の上に塗布し、続いてフォトレジスト５２の一部を選択的に除去するためのフォトリソグラフィプロセスを行って、ゲート３２およびゲート３２から間隔をあけて離れ、かつスペーサ４２から間隔をあけて離れる基板３４の目標位置を露出させる。図６Ｃは、この結果得られた構造を示す。
【００１８】
図６Ｄに示すように、ドーパントをゲート３２ならびに基板３４の露出部分に注入して、ソースおよびドレイン領域３８／４０（ゲート３２およびスペーサ４４から分離される）を形成するために、第２の注入プロセスを用いる。それから、フォトレジスト５２を除去して、図５の構造が得られる。
【００１９】
この設計を用いることで、誤りのないレイアウトを達成することができる。それによって、ソース／ドレイン注入と同じ注入工程でポリゲート３２への同時ドーピングが可能になり、追加のマスキング工程が不要になる。ゲート３２に薄いポリ層を用いることができて、さらにゲート３２および基板３４（ソース／ドレイン領域３８／４０に対して）の両方に所望のドーピングを達成することができる。ＬＤ領域４４ａ／４４ｂは、ソースドレイン領域３８／４０より軽くドーピングされる（すなわち体積当たりのドーパント濃度がより少ない）。より重くドーピングしたソース／ドレイン接合をゲートの端部から離して延長することによって、ゲート３２の下の接合プロファイルは、段階的でより少なくドーピングされる。その結果、１）ピークの電界の減少、および２）改善されたゲートダイオード降伏（高電界をゲート３２から離すことによって）が得られる。拡張ソース／ドレインＰＭＯＳトランジスタおよび拡張ソース／ドレインＮＭＯＳトランジスタの両方により高い降伏電圧が達成され得る。
【００２０】
本発明は、本明細書に記載し図示した実施形態に限定されるものではなく、添付した特許請求の範囲に入る任意のおよび全ての変形例を包括するものであることを理解すべきである。例えば、本明細書における本発明への言及は、いずれの請求項または請求項の用語の範囲も限定することを意図するものではなく、代わりに請求項のうちの１つまたは複数によって扱われ得る１つまたは複数の特徴に単に言及するものである。上述した材料、プロセス、および数値例は単に例示であって、特許請求の範囲を限定するものと見なされるべきではない。さらに、特許請求の範囲および明細書から明らかなように、全ての方法ステップが図示されまたは特許請求された正確な順序で実行される必要はなく、むしろ任意の順序であっても本発明のＭＯＳトランジスタの適切な形成が可能である。材料の単一層は、そのようなまたは類似の材料の複数層として形成することができ、そして、逆もまた同様である。最後に、図５は、対称な拡張ソース／ドレインＮＭＯＳトランジスタ（Ｐ型基板においてＮ＋ドーパントを用いて形成される）を示すが、しかし、本発明は、図７に示すように、対称な拡張ソース／ドレインＰＭＯＳトランジスタ（Ｐ型基板３４のＮウェル５４にＰ＋ドーパントを用いて形成される）として実施することができる。
【００２１】
本明細書で使用される場合、「の上に（over）」および「の上に（on）」という用語は両方ともに、「の上に直接（directly on）」（中間材料、要素、または空間がそれらの間に何ら配置されない）、および「の上に間接的に（indirectly on）」（中間材料、要素、または空間がそれらの間に配置される）を包括的に含むことに留意するべきである。同様に、「隣接する」という用語は、「直接隣接する」（中間材料、要素、または空間がそれらの間に何ら配置されない）、および「間接的に隣接する」（中間材料、要素、または空間がそれらの間に配置される）を含む。例えば、「基板上に」要素を形成することは、その間に中間の材料／要素を有せず基板上に直接その要素を形成すること、ならびに１つまたは複数の中間の材料／要素をその間に有して基板上に間接的にその要素を形成することを含む。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図７】
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【国際調査報告】
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