(57)【要約】  本発明は駆動回路、シフトレジスター、ゲート駆動器、アレイ基板及び表示装置が開示される。前記駆動回路は、プルアップモジュールと、第１プルダウンモジュールと、第２プルダウンモジュールと、プルアップ駆動モジュールと、プルダウン駆動モジュールと、リセットモジュールを備え、第１プルダウンモジュールは、クロック障害信号入力端子が入力する信号及びプルダウンノードの信号によって、前記出力端子にオフ信号を出力し、第２プルダウンモジュールは、信号入力端子が入力する信号が低レベルである時に、前記クロック信号入力端子が入力する信号によって、前記プルアップノードと前記出力端子にオフ信号を出力し、前記信号入力端子が入力する信号が高レベルであるときに、前記クロック障害信号入力端子が入力する信号も高レベルであり、前記クロック信号入力端子が入力する信号が前記クロック障害信号入力端子が入力する信号の位相とは逆である。
2015506048.tif 000002
【特許請求の範囲】
【請求項１】
プルアップノードの信号及びクロック信号入力端子が入力する信号によって、出力端子に駆動信号を出力するプルアップモジュールと、
信号入力端子が入力する信号及びクロック障害信号入力端子が入力する信号によってプルアップノードの信号を制御することより、前記プルアップモジュールを駆動するプルアップ駆動モジュールと、
クロック障害信号入力端子が入力する信号及びプルダウンノードの信号によって、前記出力端子にオフ信号を出力する第１プルダウンモジュールと、
信号入力端子が入力する信号が低レベルである時に、前記クロック信号入力端子が入力する信号によって、前記プルアップノードと前記出力端子にオフ信号を出力する第２プルダウンモジュールと、
前記クロック障害信号入力端子が入力する信号及び前記プルアップノードの信号によって、プルダウンノードの信号を制御することより、前記第１プルダウンモジュールを駆動するプルダウン駆動モジュールと、
前記リセット信号入力端子が入力する信号によって、前記プルアップノードと前記出力端子にオフ信号を出力するリセットモジュールと、を備え、
前記信号入力端子が入力する信号が高レベルであるときに、前記クロック障害信号入力端子が入力する信号も高レベルであり、前記クロック信号入力端子が入力する信号が前記クロック障害信号入力端子が入力する信号の位相とは逆であることを特徴とする駆動回路。
【請求項２】
前記第２プルダウンモジュールは、第１薄膜トランジスタ、第２薄膜トランジスター、第３薄膜トランジスター及びコンデンサーとを備え、前記第１薄膜トランジスタのゲートが前記プルアップノードに接続され、前記第１薄膜トランジスタのドレインが前記コンデンサーの第１極板に接続され、前記第１薄膜トランジスタのソースがオフ信号入力端子に接続され、前記コンデンサーの第２極板が前記クロック信号入力端子に接続され、前記第２薄膜トランジスタのゲートが前記第３薄膜トランジスタのゲートに接続され、且つ接続点が前記コンデンサーの前記第１極板に接続され、前記第２薄膜トランジスタのドレインが前記プルアップノードに接続され、前記第２薄膜トランジスタのソースが前記オフ信号入力端子に接続され、前記第３薄膜トランジスタのドレインが前記出力端子に接続され、前記第３薄膜トランジスタのソースがオフ信号入力端子に接続されることを特徴とする請求項１に記載の駆動回路。
【請求項３】
請求項１または２に記載の多段の駆動回路を備えるシフトレジスターであって、各段の駆動回路の信号入力端子が入力する信号は前段駆動回路出力端子が出力する信号であり、各段の駆動回路のリセット信号入力端子が入力する信号はは次段出力端子が出力する信号であるシフトレジスター。
【請求項４】
各段の駆動回路は、
第１時間段に、前記信号入力端子は高レベルであり、クロック障害信号入力端子は高レベルであり、且つクロック信号入力端子は低レベルであり、前記出力端子は低レベルを出力し、
第２時間段に、前記信号入力端は低レベルであり、前記クロック障害信号入力端子は低レベルであり、且つクロック信号入力端子は高レベルであり、前記出力端子は高レベルを出力し、
第３時間段に、前記信号入力端子は低レベルであり、前記クロック障害信号入力端子は高レベルであり、クロック信号入力端子は低レベルであり、かつリセット信号入力端子は高レベルであり、前記出力端子は低レベルを出力し、
第４時間段に、信号入力端子は低レベルであり、クロック障害信号入力端子は低レベルであり、且つクロック信号入力端子は低レベルであり、前記出力端子は低レベルを出力し、
第５時間段に、信号入力端子は低レベルであり、クロック障害信号入力端子は高レベルであり、且つクロック信号入力端子は低レベルであり、前記出力端子は低レベルを出力し、
前記第１時間段の後、前記第２、第３、第４、第5時間段が順次に現れ、
前記第５時間段の後、第１時間段が再び現れるまでに第４時間段と第５時間段を繰り返すことを特徴とする請求項３に記載のシフトレジスター。
【請求項５】
請求項３または４に記載のシフトレジスターを備えるゲート駆動器。
【請求項６】
基板と、前記基板の表示領域に形成される能動アレイと、前記基板の一側に設けられる請求項５に記載のゲート駆動器と、を備えるアレイ基板。
【請求項７】
請求項６に記載のアレイ基板を備える表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示の技術分野に関し、特に駆動回路、シフトレジスター、ゲート駆動器、アレイ基板及び表示装置に関する。
【背景技術】
【０００２】
液晶ディスプレー（Liquid Crystal Display，LCD）は重量が軽く、厚さが薄く、及び電力消費量が低いなどの利点がある。テレビ、携帯電話、ディスプレーなどの電子製品に広く応用されている。
【０００３】
ＬＣＤは水平と垂直との２つの方向の画素マトリクスからなる。表示する時に、ゲート駆動回路を介してゲート入力信号を出力し、各画素を行ごとに走査する。ＬＣＤの駆動は主にゲート駆動器とデータ駆動器とを備える。データ駆動器は入力される表示データをクロック信号タイミングによって順にバッファーし、アナログ信号に転換してから液晶パネルのデータ線に入力する。ゲート駆動器は入力されるクロック信号をシフトレジスターにより転換し、ゲートオン/オフ電圧に転換し、液晶パネルのゲート線に順次に印加する。ゲート駆動器におけるシフトレジスターがゲート線を走査する走査信号を発生するように用いられる。
【０００４】
シフトレジスターは普通の半導体デバイスであり、常にＬＣＤに使われる。ＬＣＤにおけるシフトレジスターはｎ段（n-stage）シフトレジスターである。ＬＣＤにおける各ゲート線がシフトレジスターの一つの段の駆動回路に電気的に接続される。ＬＣＤが動作する時に、シフトレジスターの各段駆動回路は液晶パネルの相応行に順次に駆動信号を出力する。
【０００５】
図１は従来のシフトレジスターの各段の駆動回路の概略図である。図１に示すように、該駆動回路は、プルアップモジュール、リセットモジュール、プルアップ駆動モジュール、プルダウンモジュール、プルダウン駆動モジュールを備える。
【０００６】
プルアップモジュールは、薄膜トランジスター（Thin Film Transistor，TFT）Ｍ３からなる。ＴＦＴ  Ｍ３がプルアップノードPUによりオンされる時に、クロック信号入力端子ＣＬＫに入力される信号は出力端子OUTPUTに信号を出力する。そのゲートがプルアップノードPUに制御され、ドレインがＣＬＫに接続され、ソースがOUTPUTに接続される。
【０００７】
リセットモジュールはTFT M2及びTFT M4からなる。リセット信号入力端子RESETにより入力されるリセット信号、即ち、次段の出力信号が来る時に、TFT M2、TFT M4がオンされ、プルアップノードPUとOUTPUTに対してリセットし、その信号をオフ電圧までにプルダウンする。ＴＦＴＭ２のゲートがRESETに制御され、ドレインがプルアップノードPUに接続され、ソースがオフ信号入力端子ＶＳＳに接続される。ＴＦＴＭ４のゲートがRESETに制御され、ドレインがOUTPUTに接続され、ソースがＶＳＳに接続される。
【０００８】
プルアップ駆動モジュールは、TFT M1、TFT M13、及びコンデンサーC1にからなる。信号入力端子INPUTの入力信号とクロック障害信号入力端子CLKBのクロック障害信号とが同時に高レベルであるときに、TFT M1、TFT M13がオンされ、Ｃ１の１つの極板に充電することで、プルアップノードPUを高レベルにするとともに、TFT M3を導通状態にする。次の時刻にCLKが入力するクロック信号が来る時に、ブートストラップ（bootstrapping）により、プルアップノードPU（即ち、ＴＦＴ  Ｍ３のゲート）のレベルをもっと高くなり、閾値電圧補償の効果が生じられる。ＴＦＴ  Ｍ１のドレインがゲートに接続され、いずれもINPUTに接続され、ソースがプルアップノードPUに接続される。ＴＦＴ  Ｍ１３のゲートがクロック障害信号により制御され、ドレインがINPUTに接続され、ソースがプルアップノードPUに接続される。Ｃ１の一端がプルアップノードPUに接続され、他端がOUTPUTに接続される。
【０００９】
プルダウンモジュールがTFT M10、TFT M11、及びTFT M12にからなる。ＴＦＴ  Ｍ１２がクロック障害信号により制御される。ＣＬＫＢ高レベルが来るときに、ＴＦＴ  Ｍ１２が導通してOUTPUTをプルダウンすることで、その出力ノイズが下げされ、出力信号の安定性が確保される。ＴＦＴ  Ｍ１０、及びＴＦＴ  Ｍ１１トランジスターがプルダウン駆動モジュールにおけるノードＰＤに制御される。ノードＰＤが高レベルであるときに、ＴＦＴ  Ｍ１０とＴＦＴ  Ｍ１１とは導通してプルアップノードPUとOUTPUTをプルダウンすることで、その出力ノイズが下げられ、出力信号の安定性が確保される。Ｍ１２のゲートがＣＬＫＢに接続され、ソースがＶＳＳに接続され、ドレインがOUTPUTに接続される。
【００１０】
プルダウン駆動モジュールはTFT M5、TFT M6、TFT M8、及びTFT M9からなり、主にノードＰＤレベルの出力を制御して、プルダウンモジュールを駆動するように動作する。
【００１１】
図２は従来のシフトレジスターの各駆動回路のシーケンス図である。図２に示すように、前記シフトレジスターの動作原理は以下のようである。
【００１２】
第１階段：INPUTが高レベルであり、ＣＬＫＢが高レベルであるときに、INPUT信号は前の段の出力信号であり、TFT M1は導通する。ＣＬＫＢは高レベルであり、ＴＦＴ  Ｍ１３は導通し、INPUTの高レベル信号はＣ１に充電することにより、プルアップノードPUのレベルが高くなるとともに、ＴＦＴ  Ｍ８とTFT M6をオンさせる。ＣＬＫＢの高レベルは同様にTFT M9とTFT M5を導通させることができる。トランジスターのサイズを設計することにより、この時刻のノードＰＤのレベルは低レベルになり、ＴＦＴ  Ｍ１０とＴＦＴ  Ｍ１１をオフさせるとともに、この2つのトランジスターをプルダウンさせないようにして、信号の安定的な出力が確保される。
【００１３】
第２階段：INPUTが低レベルであり、ＣＬＫＢが低レベルであるときに、TFT  M1とTFT  M13はオフして、プルアップノードPUは持続的に高レベルを維持し、TFT  M3はオン状態にある。この場合に、CLKは高レベルである。この時、プルアップノードPUはブートストラップ（bootstrapping）によりプルアップノードPUの電圧を上昇し、最後にOUTPUTに駆動信号を伝送する。
【００１４】
第3階段：クロック障害信号ＣＬＫＢは高レベルであり、リセット端子信号RESETも高レベルである。RESETは次の段のOUTPUTの出力信号である。ＣＬＫＢ高レベル信号はTFT  M9とTFT  M5とを導通することにより、ノードＰＤは高レベルになる。TFT  M10とTFT  M11とを導通することにより、プルアップノードPUとOUTPUTにオフ信号を伝送する。リセット信号入力端子RESETの高レベル信号はTFT  M2及びTFT  M4を導通することにより、プルアップノードPUとOUTPUTにオフ信号を伝送する。
【００１５】
第4階段：ＣＬＫは高レベルである。この場合に、TFT  M3はオフし、ＣＬＫの高レベル信号はOUTPUTに伝送することができない。OUTPUTの出力信号は前の時刻の低レベル信号に維持することで持続的に出力する。
【００１６】
第５階段：ＣＬＫＢは高レベルである。この場合に、ＣＬＫＢの高レベルはTFT  M9、TFT  M5及びTFT  M12を導通することにより、ノードＰＤは高レベルになる。TFT  M10及びTFT  M11を更に導通することにより、OUTPUTとプルアップノードPUにオフ信号を伝送する。
【００１７】
その後、第１階段があらためて開始する前に、第４階段と第５階段は順次に繰り返す。
【００１８】
従来技術において、クロック入力信号ＣＬＫとクロック障害信号ＣＬＫＢはいずれも２７Ｖぐらいの高圧である。従って、前記動作原理から分かるように、理想的なロジックシーケンスの場合に、ＣＬＫの入力信号の高レベルが来るときに、ＴＦＴゲートドレインの結合コンデンサーの結合作用で、プルアップノードPUは結合電圧が生じられ、更に出力信号にノイズが発生する。図２に示すように、ＣＬＫの高レベルが来る時に、ＣＬＫＢはいずれも低レベルである。リセット信号のRESET高レベルが来る時以外に、他の時刻にノードＰＤのレベルはＣＬＫＢのレベルと同じであり、低レベルである。このように、ＴＦＴ  Ｍ１０とＴＦＴ  Ｍ１１をオフさせ、プルアップノードPUとOUTPUTのノイズに放電させず、もっと大きいノイズを発生する。ゲート駆動器におけるシフトレジスターの各段の駆動回路は互いに関連する。本段の出力は次段の入力信号とするだけではなく、上段のリセット信号ともする。従って、各段はシフトレジスター全体の正常動作に影響を及ぼす。
【００１９】
実際のシフトレジスターの設計において、TFT M6、TFT M5、TFT M8とTFT M9トランジスターサイズに対する設計によって、以下の効果が得られる。即ち、INPUTの高レベルとＣＬＫＢの高レベルが同時に来る時に、ノードＰＤは低レベルに維持し、ＴＦＴ  Ｍ１０とＴＦＴ  Ｍ１１をオフすることにより、正確な出力信号の出力を確保する。INPUTの低レベルとCLKBの高レベルが来る時に、ノードＰＤを高レベルに設計し、ＴＦＴ  Ｍ１０とＴＦＴ  Ｍ１１を導通することにより、プルアップノードPUとOUTPUTに正確なオフ信号を伝送する。INPUTの低レベルとCLKBの低レベルが来る時に、ノードＰＤを半高レベルに設計し、ＴＦＴ  Ｍ１０とＴＦＴ  Ｍ１１を導通することにより、クロック入力信号ＣＬＫが発生する結合電圧をプルダウンし、プルアップノードと出力端子のノイズを減少することができる。この設計の利点は従来のシフトレジスター回路図を変更する必要がないことである。欠点はこの方案を採用すると、ノードＰＤは高レベルと半高レベルに設計するのが、ＴＦＴ  Ｍ１０とＴＦＴ  Ｍ１１を長期導通の状態におる。ＴＦＴの閾値電圧がそのゲートに印加する電圧がゲート電圧が印加する時間とは密接な関係がある。ゲートが長時間に電圧が印加される状態で、ＴＦＴの閾値電圧は大きなドリフトが生じられ、このように、ゲート駆動器に用いられるシフトレジスターの寿命を大幅に減少させ、ゲート駆動器全体の正常動作に影響を及ぼす。
【発明の概要】
【００２０】
（一）解決しようとする技術課題
本発明が解決しようとする技術課題は、ゲートバイアスストレスによる閾値電圧のドリフト欠陥を有効的に避け、且つ出力電圧のノイズを減少できる駆動回路、シフトレジスター、ゲート駆動器、アレイ基板及び表示装置を提供する。
【００２１】
（二）技術方案
前記課題を解決するために、本発明はプルアップノードの信号及びクロック信号入力端子が入力する信号によって、出力端子に駆動信号を出力するプルアップモジュールと、信号入力端子が入力する信号及びクロック障害信号入力端子が入力する信号によってプルアップノードの信号を制御することより、前記プルアップモジュールを駆動するプルアップ駆動モジュールと、クロック障害信号入力端子が入力する信号及びプルダウンノードの信号によって、前記出力端子にオフ信号を出力する第１プルダウンモジュールと、信号入力端子が入力する信号が低レベルである時に、前記クロック信号入力端子が入力する信号によって、前記プルアップノードと前記出力端子にオフ信号を出力する第２プルダウンモジュールと、前記クロック障害信号入力端子が入力する信号及び前記プルアップノードの信号によって、プルダウンノードの信号を制御することより、前記第１プルダウンモジュールを駆動するプルダウン駆動モジュールと、前記リセット信号入力端子が入力する信号によって、前記プルアップノードと前記出力端子にオフ信号を出力するリセットモジュールと、を備え、前記信号入力端子が入力する信号が高レベルであるときに、前記クロック障害信号入力端子が入力する信号も高レベルであり、前記クロック信号入力端子が入力する信号が前記クロック障害信号入力端子が入力する信号の位相とは逆であることを特徴とする駆動回路を提供する。
【００２２】
実施例において、前記第２プルダウンモジュールは、第１薄膜トランジスタ、第２薄膜トランジスター及びコンデンサーとを備え、前記第１薄膜トランジスターのゲートが前記プルアップノードに接続され、前記第１薄膜トランジスターのドレインが前記コンデンサーの第１極板に接続され、前記第１薄膜トランジスターのソースがオフ信号入力端子に接続され、前記コンデンサーの第２極板が前記クロック信号入力端子に接続され、前記第２薄膜トランジスターのゲートが前記第３薄膜トランジスターのゲートに接続され、且つ接続点が前記コンデンサーの前記第１極板に接続され、前記第２薄膜トランジスターのドレインが前記プルアップノードに接続され、前記第２薄膜トランジスターのソースが前記オフ信号入力端子に接続され、前記第３薄膜トランジスターのドレインが前記出力端子に接続され、前記第３薄膜トランジスターのソースが前記オフ信号入力端子に接続される。
【００２３】
本発明はシフトレジスターを提供する。該シフトレジスターは多段の前記駆動回路を備える。各段の駆動回路の信号入力端子が入力する信号は前段の駆動回路出力端子が出力する信号である。且つ、各段の駆動回路のリセット信号入力端子が入力する信号はその次段の出力端子が出力する信号である。
【００２４】
実施例において、各段の駆動回路について、第１時間段に、前記信号入力端子は高レベルであり、クロック障害信号入力端子は高レベルであり、且つクロック信号入力端子は低レベルであり、前記出力端子は低レベルを出力する。第２時間段に、前記信号入力端は低レベルであり、前記クロック障害信号入力端子は低レベルであり、且つクロック信号入力端子は高レベルであり、前記出力端子は高レベルを出力する。第３時間段に、前記信号入力端子は低レベルであり、前記クロック障害信号入力端子は高レベルであり、クロック信号入力端子は低レベルであり、かつリセット信号入力端子は高レベルであり、前記出力端子は低レベルを出力する。第４時間段に、信号入力端子は低レベルであり、クロック障害信号入力端子は低レベルであり、且つクロック信号入力端子は低レベルであり、前記出力端子は低レベルを出力する。第５時間段に、信号入力端子は低レベルであり、クロック障害信号入力端子は高レベルであり、且つクロック信号入力端子は低レベルであり、前記出力端子は低レベルを出力する。前記第１時間段の後、前記第２、第３、第４、第５時間段が順次に現れた。第５時間段の後に、第１時間段が再びに現れるまでに第４時間段と第５時間段が繰り返される。
【００２５】
本発明は前記シフトレジスターを備えるゲート駆動器を提供する。
【００２６】
本発明は基板と、前記基板の表示領域に形成される能動アレイと、前記基板の一側に設けられる前記ゲート駆動器とを備えるアレイ基板を提供する。
【００２７】
本発明は前記アレイ基板を備える表示装置を提供する。
【００２８】
（三）有益な効果
本発明は従来のシフトレジスターの段に１つのプルダウンモジュールを増加することより、薄膜トランジスター閾値電圧のドリフトを減少し、出力電圧のノイズを減少することができる。このように、シフトレジスターの各段の駆動回路、シフトレジスター全体、ゲート駆動器、アレイ基板及び液晶表示装置の動作寿命が高められ、更に動作信号を高信頼的に出力することが確保される。また、元のシフトレジスターの段に基づき、クロック信号ＣＬＫが来る時に、プルアップノードPUの結合電圧を放電し、そのノイズを下げるとともに、出力ノードを放電し、出力信号のノイズを下げる。シフトレジスターの各段の駆動回路、シフトレジスター全体、ゲート駆動器、アレイ基板及び液晶表示装置の安定性が向上される。
【図面の簡単な説明】
【００２９】
【図１】従来のシフトレジスターの各段の駆動回路の回路原理図である。
【図２】従来のシフトレジスターの各段の駆動回路のロジックシーケンス図である。
【図３】本発明の一実施方式に係るシフトレジスターの各段の駆動回路の構造ブロック図である。
【図４】本発明の一実施方式に係るシフトレジスターの各段の駆動回路の回路原理図である。
【図５】本発明の一実施方式に係るシフトレジスターの各段の駆動回路の第２プルダウンモジュールの回路原理図である。
【発明を実施するための形態】
【００３０】
以下は本発明の実施例の図面を参照しながら、本発明の実施例における技術案を明確、完全に説明する。明らかに、説明した実施例はただ本発明の一部分の実施例のみであり、全部の実施例ではない。本発明の実施例に基づき、当業者は創造性な労働を払わない前提で得る他の実施例は、全て本発明の保護範囲に属する。
【００３１】
本発明が記載された駆動回路、シフトレジスター、ゲート駆動器、アレイ基板、及び表示装置については、図面と実施例を参照しながら以下のように説明する。
【００３２】
本発明によれば、１つのプルダウンモジュールを増加し、元のシフトレジスターの各段の駆動回路に基づき、クロック入力信号ＣＬＫが来る時に、プルアップノードPUの結合電圧（即ち、プルアップノードPUのノイズ）を放電することにより、そのノイズを下げる。同時に、出力端子を放電し、出力信号のノイズを下げて、シフトレジスターの段安定性を増加する。同時に、増加されたプルダウンモジュールによって、元のプルダウンモジュールのＴＦＴが導通状態にある時間を減少し、そのゲートバイアスストレスの印加時間を減少することにより、元のＴＦＴの動作寿命を延長し、更にシフトレジスターの各段の駆動回路、シフトレジスター全体、ゲート駆動器、アレイ基板及び表示装置の寿命を延長する。
【００３３】
図３及び図４に示すように、本発明の実施方式のシフトレジスターの各段の駆動回路は、プルアップモジュール、第１プルダウンモジュール、第２プルダウンモジュール、プルアップ駆動モジュール、プルダウン駆動モジュール及びリセットモジュールを備える。プルアップモジュール、第１プルダウンモジュール、プルアップ駆動モジュール、プルダウン駆動モジュール及びリセットモジュールは図１に示す従来のシフトレジスターの各段の駆動回路における相応する部分とは同じであってもよい。また、当業者は理解できるように、本発明のシフトレジスターの各段の駆動回路におけるプルアップモジュール、第１プルダウンモジュール、プルアップ駆動モジュール、プルダウン駆動モジュール及びリセットモジュールは図１に示す従来のシフトレジスターの各段の駆動回路におけるプルアップモジュール、プルダウンモジュール、プルアップ駆動モジュール、プルダウン駆動モジュール及びリセットモジュールとは異なってもよい。同じ機能を実現すればよい。
【００３４】
プルアップモジュールはプルアップノードの信号及びクロック信号入力端子ＣＬＫが入力する信号によって、出力端子OUTPUTに駆動信号を出力する。
【００３５】
プルアップ駆動モジュールは信号入力端子INPUTが入力する信号及びクロック障害信号入力端子ＣＬＫＢが入力する信号によってプルアップノードPUの信号を制御することより、前記プルアップモジュールを駆動する。
【００３６】
第１プルダウンモジュールはクロック障害信号入力端子ＣＬＫＢが入力する信号及びプルダウンノードＰＤ１の信号によって、前記出力端子OUTPUTにオフ信号を出力する。
【００３７】
第２プルダウンモジュールは信号入力端子INPUTが入力する信号が低レベルである時に、前記クロック信号入力端子ＣＬＫが入力する信号によって、前記プルアップノードPUと前記出力端子OUTPUTにオフ信号を出力する。
【００３８】
プルダウン駆動モジュールは前記クロック障害信号入力端子ＣＬＫＢが入力する信号及び前記プルアップノードPUの信号によって、プルダウンノードＰＤ１の信号を制御することより、前記第１プルダウンモジュールを駆動する。
【００３９】
リセットモジュールは前記リセット信号入力端子RESETが入力する信号によって、前記プルアップノードPUと前記出力端子OUTPUTにオフ信号を出力する。
【００４０】
本実施方式におけるシフトレジターの各段の駆動回路において、INPUTが入力する信号が高レベルであるときに、ＣＬＫが入力する信号も高レベルであり、ＣＬＫが入力する信号がＣＬＫＢが入力する信号の位相とは逆である。また、INPUTが入力する信号は前段OUTPUTが出力する信号であり、RESETが入力する信号は次段OUTPUTが出力する信号である。
【００４１】
図５に示すように、前記第２プルダウンモジュールは、第１薄膜トランジスタＭ１４、第２薄膜トランジスターＭ７、第３薄膜トランジスターＭ１５及びコンデンサーＣ２とを備え、前記第１ＴＦＴ  Ｍ１４のゲートが前記プルアップノードPUに接続され、前記第１ＴＦＴ  Ｍ１４のドレインが前記コンデンサーＣ２の１つの極板に接続され、前記第１ＴＦＴ  Ｍ１４のソースがオフ信号入力端子ＶＳＳに接続され、前記コンデンサーＣ２の他の極板が前記クロック信号入力端子ＣＬＫに接続され、前記第２ＴＦＴ  Ｍ７のゲートが前記第３ＴＦＴ  Ｍ１５のゲートに接続され、且つ接続点ＰＤ２が前記コンデンサーＣ２に接続され、第１ＴＦＴ  Ｍ１４のドレインに接続され、前記第２ＴＦＴ  Ｍ７のドレインが前記プルアップノードPUに接続され、前記第２ＴＦＴ  Ｍ７のソースが前記オフ信号入力端子ＶＳＳに接続され、前記第３ＴＦＴ  Ｍ１５のドレインが前記出力端子OUTPUTに接続され、前記第３ＴＦＴ  Ｍ１５のソースがオフ信号入力端子ＶＳＳに接続される。
【００４２】
図２に示すシフトレジスターのシーケンス図を参照しながら、第２プルダウンモジュールの作用を更に説明する。
【００４３】
（１）信号入力端INPUTが入力する信号は高レベルであるときに、入力信号の高レベルはコンデンサーＣ１に充電し、プルアップノードPUのレベルを高くプルし、第１ＴＦＴ  Ｍ１４を導通し、ノードＰＤ２の電圧をオフ信号レベルまでにプルダウンし、第２ＴＦＴ  Ｍ７と第３ＴＦＴ  Ｍ１５をオフする。入力信号端子INPUTが入力する信号が次の時刻に入り低レベルになる時に、クロック信号入力端子ＣＬＫが入力する信号は高レベルであるときに、プルアップPUは高レベルを持続に維持し、第１ＴＦＴ  Ｍ１４を導通し、ノードＰＤ２の電圧をオフ信号レベルまでにプルダウンし、第２ＴＦＴ  Ｍ７と第３ＴＦＴ  Ｍ１５をオフして出力された駆動信号の正確性を確保する。
【００４４】
（２）前記（１）における２つの時刻を経った後、クロック信号入力端子ＣＬＫの入力信号高レベルが来る時に、ＣＬＫ信号はコンデンサーＣ２によってＰＤ２ノードのレベルを上昇できる。第２ＴＦＴ  Ｍ７と第３ＴＦＴ  Ｍ１５を導通し、プルアップノードPUと出力端子OUTPUTにオフ信号を伝送し、クロック信号入力端子ＣＬＫの高レベルからの結合ノイズを放電することにより、出力信号の正確性を確保する。同時に、この時刻のノードＰＤ１（図２におけるノードＰＤ）のレベルを低レベルにしてもよい。ＴＦＴ  Ｍ１０およびＴＦＴ  Ｍ１１をオフし、ＴＦＴ  Ｍ１０及びＴＦＴ  Ｍ１１のゲートバイアスストレスの印加時間を減少し、その動作寿命を大幅に延長し、更にシフトレジスターの段の動作寿命を延長する。
【００４５】
また、本発明はゲート駆動器を提供する。前記ゲート駆動器は複数の前記駆動回路からなるシフトレジスターを備え、且つ各段の駆動回路の入力信号は前段の出力信号であり、各段のリセット信号は次段の入力信号である。
【００４６】
前記ゲート駆動器において、ゲート駆動器のシフトレジスターの各段の駆動回路について、その信号入力端子が低レベルであり、且つクロック信号入力端子が高レベルであるときに、プルアップノード及び信号出力端子にオフ信号を伝送する。また、図２に以下のように示す。
【００４７】
第１時間段に、前記信号入力端子は高レベルであり、クロック障害信号入力端子は高レベルであり、且つクロック信号入力端子は低レベルであり、前記出力端子は低レベルを出力する。
【００４８】
第２時間段に、前記信号入力端は低レベルであり、前記クロック障害信号入力端子は低レベルであり、且つクロック信号入力端子は高レベルであり、前記出力端子は高レベルを出力する。
【００４９】
第３時間段に、前記信号入力端子は低レベルであり、前記クロック障害信号入力端子は高レベルであり、クロック信号入力端子は低レベルであり、かつリセット信号入力端子は高レベルであり、前記出力端子は低レベルを出力する。
【００５０】
第４時間段に、信号入力端子は低レベルであり、クロック障害信号入力端子は低レベルであり、且つクロック信号入力端子は低レベルであり、前記出力端子は低レベルを出力する。
【００５１】
第５時間段に、信号入力端子は低レベルであり、クロック障害信号入力端子は高レベルであり、且つクロック信号入力端子は低レベルであり、前記出力端子は低レベルを出力する。
【００５２】
前記第５時間段の後、第１時間段が再び現れるまでに第４時間段と第５時間段を繰り返す。
【００５３】
本発明は基板と、基板の表示領域に形成された能動アレイと、基板の一側に設けられる前記ゲート駆動器を備えるアレイ基板を提供する。
【００５４】
本発明は前記アレイ基板を備える表示装置を提供する。
【００５５】
ゲート駆動器、アレイ基板及び表示装置の他の構成部分はいずれも本分野の公知なものであるため、説明は省略する。本発明に対する制限としてはいけない。
【００５６】
以上は液晶表示装置を例として本発明を説明したが、本発明は液晶表示装置に応用されるだけではなく、画素アレイを備え、且つ行又は列の方式で駆動する他の表示装置、例えば、OLED表示装置にも応用される。
【００５７】
以上の実施方式は本発明を説明するためであり、本発明に対する制限ではない。当業者にとっては、本発明の精神と実質な内容から離れない場合に、各種の変型又は改善をすることができる。従って、全ての同じ技術案は本発明の範囲に属し、本発明の保護範囲は請求項で限定すべきである。
【図２】
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【図１】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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