(57)【要約】シリコンウェハーの対応する領域を露出するウィンドウ（25）を有するマスキング層（24）、例えば二酸化ケイ素もしくは多結晶シリコン、を支持する主面（17）を有する単結晶シリコンウェハー（11）を用意すること、例えば、炭素を形成してそれを炭化ケイ素へと転換することによってウェハーの露出された領域上に炭化ケイ素シード領域（30）を形成すること、及び単結晶炭化ケイ素（31）を炭化ケイ素シード層領域上に成長させることを含む方法。このようにして単結晶炭化ケイ素をシリコンウェハー上に選択的に形成することができ、ウェハーの撓みを防止する。
2015503215.tif 000002
【特許請求の範囲】
【請求項１】
シリコンウェハーの対応する領域を露出させるウィンドウを有するマスキング層を支持する主面を有する単結晶シリコンウェハーを用意すること、
ウェハーの露出された領域上に炭化ケイ素シード領域を形成すること、及び
炭化ケイ素シード層上に単結晶炭化ケイ素を成長させること、
を含む方法。
【請求項２】
マスキング層を支持する主面を有する単結晶シリコンウェハーを用意することが、
単結晶シリコンウェハーを用意すること、
該シリコンウェハー上にマスキング層を、マスキング層が該主面の直接上に在るようにして形成すること、
マスキング層上にウィンドウを有するエッチマスクを提供すること、及び
エッチマスク中のウィンドウを通してマスキング層をエッチングして、ウェハーの主面に達すること、
を含む請求項１に記載の方法。
【請求項３】
マスキング層が誘電体層である、請求項１又は２記載の方法。
【請求項４】
誘電体層が二酸化ケイ素層である、請求項３記載の方法。
【請求項５】
二酸化ケイ素層が熱酸化により形成された層である、請求項４記載の方法。
【請求項６】
マスキング層が半導体又は導電性物質の層である、請求項１又は２記載の方法。
【請求項７】
マスキング層が、多結晶シリコンの層である、請求項１又は２記載の方法。
【請求項８】
マスキング層が、第一の層及び第二の層を含む２層構造を含む、上記請求項のいずれか１項記載の方法。
【請求項９】
マスキング層が、2,000 〜10,000 Åの厚みを有する、上記請求項のいずれか１項記載の層。
【請求項１０】
マスキング層が、4,000 〜6,000Åの厚みを有する、上記請求項のいずれか１項記載の層。
【請求項１１】
主面が第一主面であり及びマスキング層が第一マスキング層であり、並びに、シリコンウェハーが第二マスキング層を支持する、反対側の第二主面を有する、上記請求項のいずれか１項記載の方法。
【請求項１２】
第一マスキング層と第二マスキング層が同一材料を含む、請求項１１記載の方法。
【請求項１３】
炭化ケイ素シード層領域を形成することが、
ウェハーの露出された領域に炭素を堆積させること、及び
炭素を炭化ケイ素へと転換すること、
を含む、上記請求項のいずれか１項記載の方法。
【請求項１４】
炭化ケイ素を成長させることが、
少なくとも0.5 μm、所望により少なくとも 1 μm、所望により少なくとも2 μm及び／又は所望により少なくとも5μmの厚みを有する炭化ケイ素を成長させること、
を含む、上記請求項のいずれか１項記載の方法。
【請求項１５】
炭化ケイ素層を成長させることが、5 μm以下又は 10 μm以下の厚みを有する炭化ケイ素を成長させることを含む、上記請求項のいずれか１項記載の方法。
【請求項１６】
炭化ケイ素層を成長させることが、三層立方晶炭化ケイ素を成長させることを含む、上記請求項のいずれか１項記載の方法。
【請求項１７】
ウェハーが少なくとも4インチ（101.6 mm）又は100 mmの直径を有する、上記請求項のいずれか１項記載の方法。
【請求項１８】
ウェハーが少なくとも500μmの厚みを有する、上記請求項のいずれか１項記載の方法。
【請求項１９】
炭化ケイ素を処理して半導体デバイスを形成することをさらに含む、上記請求項のいずれか１項記載の方法。
【請求項２０】
ウィンドウとウィンドウの間でマスキング層及びシリコンウェハーを切断してダイを形成することをさらに含む、上記請求項のいずれか１項記載の方法。
【請求項２１】
ウィンドウが、ウィンドウとウィンドウの間の第二幅より、実質的に広い第一幅を有する、上記請求項のいずれか１項記載の方法。
【請求項２２】
ウィンドウが5 mm 〜20 mmの幅及び／又は長さを有する、上記請求項のいずれか１項記載の方法。
【請求項２３】
ウィンドウが、1 mm未満、500μm未満、又は 200μm未満の幅で分離されている、上記請求項のいずれか１項記載の方法。
【請求項２４】
ウィンドウが約100 μmの幅で分離されている、上記請求項のいずれか１項記載の方法。
【請求項２６】
上記請求項のいずれか１項記載の方法を含む、半導体ダイを形成する方法。
【請求項２７】
請求項２６に記載の方法により半導体ダイを形成すること、及び
半導体ダイをパッケージすること、
を含む方法。
【請求項２８】
主面を有する単結晶シリコンウェハー；及び
分離して配置され、該ウェハーの主面上に直接配置された単結晶炭化ケイ素層、
を含むシリコン半導体構造。
【請求項２９】
各炭化ケイ素層が、
該シリコンウェハーの主面上に直接形成された炭化ケイ素シード層；及び
該炭化ケイ素シード層上に直接配置された単結晶炭化ケイ素層、
を含む、請求項２８記載の半導体構造。
【請求項３０】
炭化ケイ素層が、三層立方晶炭化ケイ素を含む、請求項２８又は２９記載の半導体構造。
【請求項３１】
該シリコンウェハーの主面上に支持されたマスキング層であって、単結晶炭化ケイ素層を分離して配置させるウィンドウを有する、マスキング層をさらに含む、請求項２８〜３０のいずれか１項記載の半導体構造。
【請求項３２】
炭化ケイ素層の間に配置された（複数の）多結晶炭化ケイ素層をさらに含む、請求項２８〜３１のいずれか１項記載の半導体構造。
【請求項３３】
多結晶及び単結晶炭化ケイ素層が単一の炭化ケイ素層中の異なる領域に形成されている、請求項３２記載の半導体構造。
【請求項３４】
主面及び周縁を有する単結晶シリコン基板であって、該シリコン基板の周縁に隣接して延びる外側の環状領域及び該外側領域の内側に配置された内側領域を含む、シリコン基板、及び
基板の、外側領域上ではなく内側領域の主面上に直接配置された単結晶炭化ケイ素層、
を含む半導体デバイス。
【請求項３５】
炭化ケイ素層が、
シリコン基板の主面上に直接形成された単結晶炭化ケイ素シード領域、及び
該炭化ケイ素シード領域上に直接配置された単結晶炭化ケイ素層、
を含む請求項３４記載の半導体デバイス。
【請求項３６】
炭化ケイ素層が、三層立方晶炭化ケイ素を含む、請求項３４又は３５記載の半導体デバイス。
【請求項３７】
シリコン基板の、内側領域上ではなく外側領域上の主面上に支持されたマスキング層をさらに含む、請求項３４〜３６のいずれか１項記載の半導体デバイス。
【請求項３８】
内側領域上ではなく外側領域上に配置された多結晶炭化ケイ素層をさらに含む、請求項３４〜３７のいずれか１項記載の半導体デバイス。
【請求項３９】
多結晶単結晶炭化ケイ素層が、単一の炭化ケイ素層の異なる領域に形成されている、請求項３８記載の半導体デバイス。
【請求項４０】
内側領域が5 mm〜20 mmの幅及び／又は長さを有する、請求項３４〜３９のいずれか１項記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化ケイ素エピタキシャル成長法に関する。
【背景技術】
【０００２】
炭化ケイ素は、シリコンよりずっと高い電圧を維持でき、銅と似た熱伝導率を有するので、将来のパワーエレクトロニクス用途に有望な材料である。
【０００３】
炭化ケイ素は、ケイ素と炭素層（スタック）の二層の並び方に依存して、いくつかの異なる結晶形（又は「ポリタイプ」）で存在する。
【０００４】
最も広く使用されている炭化ケイ素のポリタイプは四層六方晶積層配列の炭化ケイ素（4H-SiC：four-step hexagonal stacking sequence silicon carbide）である。というのは、これを単結晶の形態で成長させることが可能であり、半導体材料のウェハーを作ることができるからである。しかし、これらの結晶は昇華法(PVT)工程、即ち、炭化ケイ素の粉体が約2200℃で昇華して気体を発生し、それが移動して種結晶上に凝結する方法、によって生成される。この方法は、非常にエネルギーを消費するので、炭化ケイ素ウェハーはシリコンウェハーを生成するよりずっとお金がかかる。
【０００５】
炭化ケイ素の他のポリタイプ、三層立方晶炭化ケイ素(3C-SiC：3-step cubic silicon carbide)、は立方晶の形態である点で共通であるので、原理的にはシリコンウェハー上にエピタキシャル成長させることができる。この場合、デバイス製造のための炭化ケイ素の層は4H-SiCウェハーに比べて安く作ることができる。しかし、三層立方晶炭化ケイ素のシリコン上でのエピタキシャル成長、即ち3C-SiC/Siヘテロエピタキシャル成長、には２つの大きな問題がある。
【０００６】
第一に、三層立方晶炭化ケイ素とシリコンウェハーシードとの結晶格子のミスマッチがある。
【０００７】
第二に、炭化ケイ素とシリコンは異なる熱膨張係数を有する。炭化ケイ素がシリコン上に高められた温度で成長されて、室温まで冷却される場合、炭化ケイ素はシリコンより速い速度で収縮し、構造上の撓み（bows）を生じる。
【０００８】
窒化インジウムガリウムアルミニウム(InGaAlN)をサファイア又は炭化ケイ素基板上で成長させる場合には、特開10−135140号公報に記載されているように、二酸化ケイ素層を基板上に形成し、露出された基板上の二酸化ケイ素層の開口内に選択的にInGaAlNを成長させることによって、捩れ（warping）又は開裂（cracking）を減じることができる。InGaAlNは、一般に約600℃以下の温度で成長され、これは基板の融点より十分に低い温度である。しかし、炭化ケイ素は一般に約1200℃超の温度で成長される。さらに、炭化ケイ素は、高温で二酸化ケイ素をエッチングするガス混合物を使用して成長させられる。
【０００９】
国際公開WO 03069657 Aに記載されているように、5〜20％のＧｅ含量を有するケイ素−ゲルマニウム単結晶基板上で炭化ケイ素を成長させることによって炭化ケイ素層中の開裂の問題の解決が試みられている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開10−135140号公報
【特許文献２】国際公開WO 03069657 A
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は、１以上の縦型トランジスタを備えるシリコン上炭化ケイ素半導体デバイスを作るために、特に長い距離、例えば１ｍｍ超、に亘って界面（interface）を有するシリコン上で炭化ケイ素を成長させる際のウェハーの撓み及び／又は他の機械的欠陥の問題を解決することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の第一の側面に従い、シリコンウェハーの対応する領域を露出させるウィンドウを有するマスキング層を支持する主面を有する単結晶シリコンウェハーを用意すること、ウェハーの露出された領域上に炭化ケイ素シード領域を形成すること、及び、該炭化ケイ素シード層上に単結晶炭化ケイ素を成長させることを含む方法が提供される。用語「シリコンウェハー」はシリコンゲルマニウムウェハーを排除することが意図される。
【００１３】
この方法は、炭化ケイ素とシリコンとの熱膨張の違いによるシリコンウェハーに撓みを生じる力を減じるのを助けることができる。さらに、単結晶炭化ケイ素層の間に多結晶及び／又は不定形炭化ケイ素領域が形成され得、これはストレスを減らし、従って、撓みを生じる力を減らすのに寄与する。
【００１４】
炭化ケイ素シード領域を形成することは、好ましくは露出された領域ごとに、夫々、炭化ケイ素シード層を形成することを含む。炭化ケイ素層を形成することは、好ましくは単結晶炭化ケイ素層を、各炭化ケイ素シード領域上に、夫々成長させることを含む。
【００１５】
マスキング層を支持する主面を有するシリコンウェハーを用意することは、シリコンウェハーを提供すること、該シリコンウェハー上にマスキング層を、マスキング層が該主面の直接上に在るようにして形成すること、マスキング層上にウィンドウを有するエッチマスクを提供すること、及び、エッチマスク中のウィンドウを通してマスキング層をエッチングして、ウェハーの主面に達することを含む。
【００１６】
マスキング層は、誘電体層を含んでよい。誘電体層は、二酸化ケイ素層であってよい。二酸化ケイ素層は、熱酸化物層又は堆積された二酸化ケイ素層であってよい。マスキング層は第一の層及び第二の層、例えば二酸化ケイ素層（ウェーハーに最も近い）と窒化ケイ素（ウェーハーから最も遠い）、の２層を含み得る。マスキング層は、厚み2,000 〜10,000Å、例えば4,000 〜6,000Å、を有し得る。主面は、第一主面であり且つマスキング層は第一マスキング層であり、及びシリコンウェハーが第二の、反対側の主面であって、第二マスキング層を支持する層を有していてよい。第二マスキング層は、好ましくはパターニングされない。ウェハーの背面のマスキング層の存在は、ウェハーを堅固にするのに役立つ。第一マスキング層と第二マスキング層は同一材料、例えば二酸化ケイ素、を含んでよい。マスキング層は、半導体層を含んでよい。該半導体層は、多結晶シリコンであり得る。
【００１７】
マスキング層は、次いで、反応容器内において、高められた温度で、フィードガスによって、部分的にもしくは全体的にエッチングされてよい。マスキング層は部分的もしくは全体的に無くなるが、それでもマスキング層は、例えば多結晶及び／又は不定形炭化ケイ素を単結晶炭化ケイ素層の間に形成させることによって、単結晶炭化ケイ素が下のシリコン領域に成長するのを阻止又は妨害する。
【００１８】
単結晶炭化ケイ素層と多結晶及び／又は不定形炭化ケイ素領域は、共平面（即ち、同じ層に形成される）であってよい。単結晶炭化ケイ素層と多結晶及び／又は不定形炭化ケイ素領域は、多結晶及び／又は不定形炭化ケイ素領域がマスキング層の上に形成されることによって、異なる平面に置かれてもよい。
【００１９】
上述のとおり、多結晶及び／又は不定形炭化ケイ素領域はストレスを減じるのに役立つ。
【００２０】
炭化ケイ素シード領域の形成は、ウェハーの露出された領域に炭素を堆積すること、及び該炭素を例えば炭素と下地のケイ素との反応によって、炭化ケイ素に転換することを含んでよい。単結晶炭化ケイ素の成長は、少なくとも0.5 μm、少なくとも 1 μm、少なくとも2 μm 又は 少なくとも5 μmの厚さの炭化ケイ素を成長させることを含み得る。炭化ケイ素の成長は、2 μm以下、5 μm以下又は 10 μm以下の厚みの炭化ケイ素を成長させることを含み得る。炭化ケイ素層の成長は、三層立方晶炭化ケイ素を成長させることを含み得る。
【００２１】
シリコンウェハーは少なくとも4インチ（101.6 mm）又は100 mmの直径を有してよい。ウェハーは少なくとも500μmの厚みを有してよい。絶縁膜上のシリコンウェハーも使用することができる。シリコンウェハーは、エピタキシャル成長シリコン層を含んでよい。シリコンウェハー及び／又は（存在する場合には）エピタキシャル成長シリコン層は、例えばｎ型又はｐ型にドープされてよい。
【００２２】
該方法は、炭化ケイ素層を処理して半導体デバイスを形成することをさらに含み得る。該方法は、ウィンドウとウィンドウの間でマスキング層及びシリコンウェハーを切断してダイを形成することをさらに含み得る。
【００２３】
本発明の第二の側面に従い、主面を有する単結晶シリコンウェハー及び該ウェハーの上に直接置かれ、且つ、互いに離れて置かれた複数の単結晶炭化ケイ素層を含むシリコン半導体構造が提供される。
【００２４】
各単結晶炭化ケイ素層は、シリコンウェハーの主面上に直接形成された炭化ケイ素シード領域及び該炭化ケイ素シード領域上に直接置かれた炭化ケイ素層を含む。
【００２５】
単結晶炭化ケイ素層は、三層立方晶炭化ケイ素を含んでよい。
【００２６】
ウィンドウは、ウィンドウとウィンドウの間の第二幅(w2)より、実質的に広い第一幅(w1)を有する。ウィンドウは5 mm 〜20 mmの幅(w1)及び／又は長さ(l1)を有してよい。ウィンドウは、1 mm未満、 500μm未満、又は200 μm未満の幅で分離されていてよい。ウィンドウは約100μmの幅(w2)で分離されていてよい。
【００２７】
本発明の方法は、各ウィンドウ内に複数のトランジスタを形成することを含み得る。
【００２８】
本発明の第三の側面に従い、半導体ダイ（又は「完成された半導体デバイス」、「最終加工された半導体デバイス」）を形成する方法が提供され、該方法は単結晶炭化ケイ素を単結晶シリコン上に形成する方法を含む。半導体ダイは個別の部品又は集積回路を提供し得る。
【００２９】
本発明の第四の側面に従い、半導体ダイを形成すること、及び該半導体ダイをパッケージしてパッケージされたダイ（または「パッケージされたチップ」）を形成することを含む方法が提供される。
【００３０】
本発明の第五の側面に従い、主面及び周縁（又は「エッジ」）を有する単結晶シリコン基板であって、周縁に隣接して延びる外側領域及び外側領域の内側に堆積された内側領域を有するシリコン基板、及び、基板の、外側領域上ではなく内側領域の主面上に直接堆積された単結晶炭化ケイ素層、を含む半導体デバイスが提供される。
【００３１】
単結晶炭化ケイ素層は、シリコン基板の主面上に直接形成された炭化ケイ素シード領域及び該炭化ケイ素シード領域上に直接配置された炭化ケイ素層を含み得る。
【００３２】
単結晶炭化ケイ素層は、三層立方晶炭化ケイ素を含み得る。
【００３３】
単結晶炭化ケイ素は、好ましくは、内側領域内のシリコン基板の実質的な部分と直接接している。例えば、単結晶炭化ケイ素は内側領域内のシリコン基板の少なくとも20%、少なくとも50% 又は少なくとも 80 %と直接接触している。
【００３４】
半導体デバイスは、少なくとも１の縦型トランジスタ、例えば縦型の電界効果トランジスタ又は縦型の絶縁ゲートバイポーラトランジスタを含み得る。
【００３５】
半導体デバイスは、内側領域内に形成された複数（例えば、４より多い、少なくとも10、又は少なくとも100）のトランジスタを含み得る。
【００３６】
内側領域は、5 mm〜 20 mmの幅及び／又は長さを有してよい。外側領域は、500 μm 未満又は100 μm未満の、内側領域と周縁との間の幅で分離されていてよい。外側領域の幅は約50μmである。
【図面の簡単な説明】
【００３７】
【図１】図１（ａ）〜（ｅ）はヘテロエピタキシャル成長法の第一工程の間の段階を示す。
【図２】図２（ａ）〜（ｊ）はヘテロエピタキシャル成長法の第二工程を含む炭化ケイ素半導体デバイスの製造方法の間の段階を示す。
【図３】図３は図２（ａ）〜（ｊ）に示す製造方法のフロー図である。
【図４】図４ａは図２（ａ）〜（ｊ）に示す製造方法により形成される第一半導体デバイスダイを示す。図４ｂはマスキング層が完全に無くなった第二半導体デバイスダイを示す。
【図５】図５は炭化ケイ素半導体デバイスの概略図である。
【発明を実施するための形態】
【００３８】
本願発明の実施態様を記載する前に、炭化ケイ素／シリコンへテロエピタキシャル成長工程が、本発明を理解するのに役立ち得る図１（ａ）〜（ｅ）を参照して説明される。
【００３９】
図１（ａ）は、室温（約25℃）における単結晶シリコンウェハー１を示す。シリコンウェハー１は、その上で三層立方晶炭化ケイ素(3C − SiC)がエピタキシャル成長することができるシードウェハーとして働く。シリコンウェハー１は直径ｄを有する。
【００４０】
シリコンウェハー１は、炭化ケイ素エピタキシャルリアクター（図示せず）中に置かれ、及び、約1350℃に加熱される。図１（ｂ）に（非常に概略的な形態で）図示するように、シリコンウェハー１は、加熱されると膨張する。加熱されたウェハーは、室温でのウェハーのｄより大きい直径ｄ’を有する。
【００４１】
図１（ｃ）を参照すると、加熱されたシリコンウェハーは、気相化学蒸着（ＣＶＤ）において、反応性シリコン及び炭素種の蒸気２に暴露される。蒸気２は、シリコンウェハー１に吸着し、三層立方晶炭化ケイ素を形成する。炭化ケイ素及びシリコンの格子定数は通常異なるが、図１（ｄ）に示すように、三層立方晶炭化ケイ素のエピタキシャル層３は、格子転移によってシリコンの格子定数と整合し、シリコン基板１上に成長してコンポジット構造４を形成する。
【００４２】
しかし、図１（ｅ）に示すように、コンポジット構造４が冷却されると、炭化ケイ素エピタキシャル層３は、その下のシリコンウェハー１よりも速く収縮し、従って構造４が歪む。
【００４３】
直径150ｍｍを有するシリコンウェハー１では、ウェハーの周縁が距離ｓ、ウェハーの中心に対して約10ｍｍ、だけ持ち上げられる。
【００４４】
本発明はこの問題を解決することを目的とする。
【００４５】
図２（ａ）〜（ｊ）及び図３には、本発明に従う炭化ケイ素／シリコンへテロエピタキシャル成長を含む炭化ケイ素半導体デバイスを製造する方法の一実施態様が示される。
【００４６】
図２（ａ）は、室温における単結晶シリコンウェハー11を示す。
【００４７】
シリコンウェハー11は、オフアクシス [111]結晶配向を有していてもよく、及び、片面又は両面12、13が研磨されていてよい。面12、13は、「表面」又は「面」と呼ばれる場合がある。他の結晶配向、例えば[100]のオン又はオフアクシス、も使用し得る。シリコンウェハー11は、厚みt1、及び直径d1（図示せず）を有する。この例では、t1＝500 μm 及び d1＝ 100 mmである。シリコンウェハー11は25μｍ未満のウェハーの撓みを有し、従って、実質的に撓みが無いと考えられる。
【００４８】
シリコンウェハー11は、ウェハー11の第一面12（以降、「上側表面」という）の単結晶シリコン表面領域14上に単結晶三層立方晶炭化ケイ素がエピタキシャル成長することができる結晶マトリクスとして働く。いくつかの実施態様において、絶縁層上のシリコンも使用し得、従って、単結晶シリコン表面領域14は、例えば二酸化ケイ素上に配置された厚み約50〜200ｎｍの単結晶シリコン層の形態をとることができる。しかし、異なる層構造を有するが、ほとんど又は主としてシリコンで構成されている他のウェハーも使用することができる。例えば、ほとんどがシリコンであるが、その中に非シリコン物質の一または数層が埋め込まれている、ウェハーも使用し得る。このように、ウェハーの層又は領域中の、使用される非シリコン物質の合計厚み（又は体積）は、ウェハーの約1％、0.1％、又は0.01％さえも超えないものであってよい。
【００４９】
ヘテロエピタキシャル成長法の前に、シリコンウェハー11を、例えば上側表面12及び下側表面13をパターニングする及びエッチングする等によって処理してもよい。
【００５０】
図２（ｂ）を参照すると、第一及び第二のマスキング層15、16がシリコンウェハー11の上側及び下側表面12、13（図２（ａ））上に形成される（ステップS2）。
【００５１】
マスキング層15、16は、単結晶シリコンを含まない。マスキング層15、16は誘電性物質を含んでよい。しかし、非誘電性物質（即ち、半導体又は導電性物質）も使用できる。さらに、シリコンも使用できるが、多結晶シリコンの形態のものである。
【００５２】
各マスキング層15、16は、熱酸化物層の形態を採ることができ、約0.5μｍの厚みを有する。熱酸化物層15、16は、約800〜1200℃の湿式酸化によって成長され得る。熱酸化の間、シリコンは犠牲的に転換されて、新たな第一及び第二シリコン表面17、18が形成される。ここで、新たな第一及び第二シリコン表面17、18は「主面」と呼ばれる。
【００５３】
他の誘電性物質、例えば窒化ケイ素（Si3N4）も使用できる。層15、16は、他の方法、例えば気相化学蒸着法（CVD）を用いても形成することができる。誘電性物質が堆積され、及びシリコンが犠牲的に消費されないとすると、（元の）シリコン表面12、13がウェハー11の主面17、18を構成する。マスキング層15、16は、各々、例えば、二酸化ケイ素層及びその上の窒化ケイ素層を含む、二つの層（即ち、各層が二層構造）を含み得る。マスキング層15、16は同じ厚みでなくてもよく、より薄いか、又は厚くてよい。好適な厚みは、ルーチン実験により見出すことができる。
【００５４】
第二のマスキング層16の存在は、ウェハー11を硬くするのに役立つ。さらに、第二のマスキング層16は、第一のマスキング層15と「バランス」させて後続のプロセス工程の間のウェハーの撓みを減じるのに役立つ。
【００５５】
図２（ｃ）を参照すると、エッチマスク19が第一マスキング層15の上側層20の上に形成される。エッチマスク19はフォトレジストの形態である。エッチマスク19は、マスキング層15の上側表面20を露出させる四角形のウィンドウ21のアレイを画定する四角形グリッドの形態である。
【００５６】
特に図２（ｄ）を参照すると、第一マスキング層15のマスクされていない領域22が、エッチマスク19のパターンが第一マスキング層15へと転写されるようにエッチングされる（ステップS3）。マスキング層15は、ドライエッチング、例えば、CHF3に基づく反応性イオンエッチング（RIE）、又は緩衝液で処理されたフッ化水素酸（BHF）を用いた湿式エッチングによりエッチングされてよい。エッチングの後、マスク19は除去される。
【００５７】
特に図２（ｅ）を参照すると、得られたパターニングされたウェハー23は、パターニングされたマスキング層24をウェハー11の上側表面上で支持するシリコンウェハー11を含む。
【００５８】
マスキング層24は、ウェハー11の上側表面17を露出するウィンドウ25のアレイを画定するグリッドの形態を有する。ウィンドウ25は、一般に約5ｍｍ〜20ｍｍの幅w1及び（直角方向の）長さl1（図示せず）の四角形（例えば正方形）である。ウィンドウ25は、マスキング層物質24からなるストリップ26によって分離して配置されており、該ストリップ26は約100μｍの幅w2を有し、後にスクライブレーンを画定する。
【００５９】
パターニングされたウェハー23は、例えばピラニアエッチング液を用いて洗浄され、リアクター（図示せず）、例えばACiS M10、LPE S.p.A製、バランツェート市、イタリア、中に置かれる。リアクターチャンバー（図示せず）は500℃での高真空ベークアウトに付され、約100ミリバールの水素で再び満たされる。パターニングされたウェハー23は、サセプター（図示せず）の誘導加熱によって加熱される。
【００６０】
パターニングされたウェハー23は、水素(H2)によってインシチュで、約1100℃の温度T1で約2分間、洗浄されてよい。
【００６１】
パターニングされたウェハー23は、なるべく速く1370℃の温度T2迄、炭素含有ガス、例えば水素(H2)で薄められたエチレン(C2H4)、の気流中で、加熱される。
【００６２】
特に図２（ｆ）を参照すると、温度上昇の間、炭素の薄い（即ち、１、２又は数単分子膜厚み）層29がウィンドウ25の中のシリコンウェハー11の上側表面17の上に直接堆積される。炭素はマスキング層24の上にも堆積され得る。
【００６３】
図２（ｇ）も参照すると、炭素の薄層29（図２（ｆ））が下地のウェハー11中のシリコンと炭素の反応によって対応する炭化ケイ素(SiC)の薄膜30へと転換される。得られる炭化ケイ素薄膜30は、続く炭化ケイ素の堆積のためのシード層となる。
【００６４】
マスキング層24は高められた温度で水素リッチな雰囲気によって、存続するか、消費されて無くなるか、又は部分的に無くなる。
【００６５】
温度上昇の間もしくは後に、フィードガスが炭素化のために使用されていたものから炭化ケイ素エピタキシャル成長のためのものへと変えられる。
【００６６】
図２（ｈ）を参照すると、高められた温度1370℃で、適切なケイ素を含むガス、例えばトリクロロシランSiHCl3、及び適切な炭素含有ガス、例えばエチレンC2H4を用いて炭化ケイ素が成長させられ、ウィンドウ25内の三層立方晶単結晶層31及び熱酸化物層24上の多結晶性、混合ポリタイプの炭化ケイ素多結晶層32となる（ステップS6）。炭素含有ガスは、エチレン、プロパン(C3H8)、又は他の類似ガスであってよい。ケイ素含有ガスは、シラン、例えば（モノ）シラン(SiH4)、クロロシラン、例えばトリクロロシランSiHCl3、又は他の適切なケイ素含有ガスであってよい。炭化ケイ素の成長はケイ素及び炭素を含む、より複雑な前駆体ガスを用いて達成され得る。
【００６７】
既に説明したように、マスキング層24は水素リッチ雰囲気によって（部分的に、もしくは全部）無くなる。マスキング層24が残らないとしても、それはウィンドウ25の間の領域のウェハー11上での炭化ケイ素のエピタキシャル成長（即ち単結晶成長）を阻止するのに役立つ。例えば、炭化ケイ素の堆積は、ウィンドウ25の間の領域のシリコンウェハー11上での多結晶炭化ケイ素の形成となり得る。
【００６８】
炭化ケイ素層31は、ドープされない（例えば1014 cm-3オーダーのバックグラウンドドーピング）、軽くドープされた、或いは窒素（N）もしくはリン（P）でｎ型にドープ、又はアルミニウム（Al）もしくは硼素（B）でｐ型にドープされてよい。
【００６９】
リアクターチャンバー（図示せず）は、パージされ、及び温度が下げられる。処理されたウェハー33が冷えたとき、それは歪まない（又は、少なくとも大きな撓みはない）。なぜなら、熱的ストレスはウィンドウ25の大きさ（ディメンション）にのみ生じ、ウェハーの全直径に亘ってではない。さらに、エピタキシャル層31及びその下地シリコンウェハー11は、剥離しない。エピタキシャル層31は、欠陥密度が低く、例えば、100 mm-2未満である。
【００７０】
理論に縛られることを欲するものではないが、ほぼ全面に成長したウェハー33は一以上の理由によって歪まない。第一に、ケイ素と炭化ケイ素の熱膨張率の違いによる力は、ウェハー全体ではなく、小さい距離、即ちウィンドウ25、に亘ってしか作用しない。第二に、多結晶炭化ケイ素32の存在が、応力緩和に役立つ。
【００７１】
炭化ケイ素層31を、例えば、パワーエレクトロニクスデバイス、又はマイクロ／ナノ電気機械システム(MEMS/NEMS)デバイス等の半導体デバイスを作るために加工することができる。
【００７２】
加工は、高温加工ステップ、例えばゲート酸化、注入アニール等、及び低温加工、例えば薄膜堆積、リソグラフィー、ドライエッチング等を含んでよい（ステップS7)。加工されたウェハー34が図２（ｉ）に示されている。
【００７３】
図２（ｊ）に示すように、加工が完了した後、加工されたウェハー334は、スクライブレーン26に沿って切断することによって、ダイ35に分割されることができる(ステップS8)。
【００７４】
ダイ35は、パッケージされて、ダイにワイヤーボンドされる（図示せず）。
【００７５】
図４ａを参照すると、ダイ35は、周縁42を有する基板41を含む。ダイ35及び基板41は平面図で表すと四角形（即ち、ｘ-ｙ平面で四角形）である。基板41は、内側のコア部分43及び外側の環状部分44を含む。外側部分44は、基板41の周縁43に隣接して延び、及び、少なくとも50μｍ、典型的いは約100μｍ（即ち、スクライブレーン幅の約半分）の環状の幅を有する。基板41の外側部分44を覆って形成された炭化ケイ素32’の任意のものは、多結晶及び／又は不定形である。しかし、基板41の内側部分43の上に形成された炭化ケイ素31は単結晶である。
【００７６】
既に説明したように、マスキング層24は温度上昇、炭素化、CからSiCへの転換、及び／又はSiC成長の間、エッチングされ得る。
【００７７】
図４ｂを参照すると、多結晶及び／又は不定形炭化ケイ素32’が基板41の外側部分44の上に直接形成されているダイ35が示される。このように、単結晶及び多結晶及び／又は不定形炭化ケイ素が同じ層45において形成されるが、層45の内側領域31は単結晶であり、及び、外側の、環状領域32’は多結晶及び／又は不定形である。このように、単結晶及び多結晶炭化物領域がラテラルに配置される。
【００７８】
図５を参照すると、絶縁ゲート型バイポーラトランジスタ(IGBT)の形態のデバイス51の例が示されている。
【００７９】
デバイス51は、上記のプロセスを用いて成長された第一及び第二の三層立方晶炭化ケイ素エピタキシャル層52a、52bを備える。炭化ケイ素エピタキシャル層52a、52bは、ｐ型シリコン基板53に支持され及びｐ型コレクタを提供する高濃度ドープｐ型層52a及び、ドリフト領域を提供し及びｐ型炭化ケイ素層52a上に支持された低濃度ドープｎ型層52bを含む。エピタキシャル層52の表面55のｐ型ウェル54はボディ領域54を提供する。ｐ型ウェル54内のｎ型ウェル56はコンタクト領域を提供する。チャンネル57が、ゲート誘電層59を用いて分離されたゲート58の下側に形成される。
【００８０】
図５に示されるIGBTは、エピタキシャルドリフト領域31における炭化ケイ素の使用により、ずっと大きい耐電圧を有することができる。
【００８１】
上述の実施態様には多くの修正が為され得ることが認められる。
【００８２】
異なるウェハー直径及び厚みを使用することができる。例えば、150 mm、200 mm、300 mmまたはそれ以上の直径を有するウェハーを使用することができる。
【００８３】
成長条件、例えば温度、圧力及び／又は前駆体を変更し及び最適化することができる。
【００８４】
ケイ素以外の物質もシードウェハー用に使用することができる。したがって、無機半導体で構成（又は主として構成）されたウェハーも使用することができる。
【００８５】
方法は、半導性物質の単結晶層の成長（即ち、ヘテロエピタキシー）を含む必要はないが、非単結晶層の成長、例えば半導性物質の多結晶層の成長を含むことができる。
【００８６】
ウェハーの上側表面もしくは面は、「前表面」、「前面」、「最上表面」又は「最上面」とも呼ばれ得る。同様に、ウェハーの下側表面もしくは面は、「後表面」、「背表面」、「後面」、「背面」、「低表面」、「底面」と呼ばれてよい。
【図１（ａ）】
2015503215.tif 000003
【図１（ｂ）】
2015503215.tif 000004
【図１（ｃ）】
2015503215.tif 000005
【図１（ｄ）】
2015503215.tif 000006
【図１（ｅ）】
2015503215.tif 000007
【図２（ａ）】
2015503215.tif 000008
【図２（ｂ）】
2015503215.tif 000009
【図２（ｃ）】
2015503215.tif 000010
【図２（ｄ）】
2015503215.tif 000011
【図２（ｅ）】
2015503215.tif 000012
【図２（ｆ）】
2015503215.tif 000013
【図２（ｇ）】
2015503215.tif 000014
【図２（ｈ）】
2015503215.tif 000015
【図２（ｉ）】
2015503215.tif 000016
【図２（ｊ）】
2015503215.tif 000017
【図３】
2015503215.tif 000018
【図４ａ】
2015503215.tif 000019
【図４ｂ】
2015503215.tif 000020
【図５】
2015503215.tif 000021
【手続補正書】
【提出日】平成26年4月28日(2014.4.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
シリコンウェハーの対応する領域を露出させるウィンドウを有するマスキング層を支持する主面を有する単結晶シリコンウェハーを用意すること、
ウェハーの露出された領域上に炭化ケイ素シード領域を形成すること、
炭化ケイ素シード層上に単結晶炭化ケイ素を成長させること、及び
単結晶炭化ケイ素層の間に多結晶及び／又は不定形炭化ケイ素の領域を形成すること、
を含む方法。
【請求項２】
マスキング層を支持する主面を有する単結晶シリコンウェハーを用意することが、
単結晶シリコンウェハーを用意すること、
該シリコンウェハー上にマスキング層を、マスキング層が該主面の直接上に在るようにして形成すること、
マスキング層上にウィンドウを有するエッチマスクを提供すること、及び
エッチマスク中のウィンドウを通してマスキング層をエッチングして、ウェハーの主面に達すること、
を含む請求項１に記載の方法。
【請求項３】
マスキング層が誘電体層である、請求項１又は２記載の方法。
【請求項４】
誘電体層が二酸化ケイ素層である、請求項３記載の方法。
【請求項５】
二酸化ケイ素層が熱酸化により形成された層である、請求項４記載の方法。
【請求項６】
マスキング層が半導体又は導電性物質の層である、請求項１又は２記載の方法。
【請求項７】
マスキング層が、多結晶シリコンの層である、請求項１又は２記載の方法。
【請求項８】
マスキング層が、第一の層及び第二の層を含む２層構造を含む、請求項１〜７のいずれか１項記載の方法。
【請求項９】
マスキング層が、2,000 〜10,000 Åの厚みを有する、請求項１〜８のいずれか１項記載の方法。
【請求項１０】
マスキング層が、4,000 〜6,000Åの厚みを有する、請求項１〜９のいずれか１項記載の方法。
【請求項１１】
主面が第一主面であり及びマスキング層が第一マスキング層であり、並びに、シリコンウェハーが第二マスキング層を支持する、反対側の第二主面を有する、請求項１〜１０のいずれか１項記載の方法。
【請求項１２】
第一マスキング層と第二マスキング層が同一材料を含む、請求項１１記載の方法。
【請求項１３】
炭化ケイ素シード層領域を形成することが、
ウェハーの露出された領域に炭素を堆積させること、及び
炭素を炭化ケイ素へと転換すること、
を含む、請求項１〜１２のいずれか１項記載の方法。
【請求項１４】
炭化ケイ素を成長させることが、
少なくとも0.5 μmの厚みを有する炭化ケイ素を成長させること、
を含む、請求項１〜１３のいずれか１項記載の方法。
【請求項１５】
炭化ケイ素層を成長させることが、10 μm以下の厚みを有する炭化ケイ素を成長させることを含む、請求項１〜１４のいずれか１項記載の方法。
【請求項１６】
炭化ケイ素層を成長させることが、三層立方晶炭化ケイ素を成長させることを含む、請求項１〜１５のいずれか１項記載の方法。
【請求項１７】
ウェハーが少なくとも100 mmの直径を有する、請求項１〜１６のいずれか１項記載の方法。
【請求項１８】
ウェハーが少なくとも500μmの厚みを有する、請求項１〜１７のいずれか１項記載の方法。
【請求項１９】
炭化ケイ素を処理して半導体デバイスを形成することをさらに含む、請求項１〜１８のいずれか１項記載の方法。
【請求項２０】
ウィンドウとウィンドウの間でマスキング層及びシリコンウェハーを切断してダイを形成することをさらに含む、請求項１〜１９のいずれか１項記載の方法。
【請求項２１】
ウィンドウが、ウィンドウとウィンドウの間の第二幅より、実質的に広い第一幅を有する、請求項１〜２０のいずれか１項記載の方法。
【請求項２２】
ウィンドウが5 mm 〜20 mmの幅及び／又は長さを有する、請求項１〜２１のいずれか１項記載の方法。
【請求項２３】
ウィンドウが、1 mm未満の幅で分離されている、請求項１〜２２のいずれか１項記載の方法。
【請求項２４】
ウィンドウが100 μmの幅で分離されている、請求項１〜２３のいずれか１項記載の方法。
【請求項２５】
請求項１〜２４のいずれか１項記載の方法を含む、半導体ダイを形成する方法。
【請求項２６】
請求項２５に記載の方法により半導体ダイを形成すること、及び
半導体ダイをパッケージすること、
を含む方法。
【請求項２７】
主面を有する単結晶シリコンウェハー；及び
該ウェハーの主面上に直接配置された単結晶炭化ケイ素層、ここで、各単結晶炭化ケイ素層は該ウェハーの主面上で互いに分離して配置されている、単結晶炭化ケイ素層、及び
該炭化ケイ素層の間に配置された多結晶及び／又は不定形炭化ケイ素層、
を含むシリコン半導体構造。
【請求項２８】
各炭化ケイ素層が、
該シリコンウェハーの主面上に直接形成された炭化ケイ素シード層；及び
該炭化ケイ素シード層上に直接配置された単結晶炭化ケイ素層、
を含む、請求項２７記載の半導体構造。
【請求項２９】
炭化ケイ素層が、三層立方晶炭化ケイ素を含む、請求項２７又は２８記載の半導体構造。
【請求項３０】
該シリコンウェハーの主面上に支持されたマスキング層であって、単結晶炭化ケイ素層を分離して配置させるウィンドウを有する、マスキング層をさらに含む、請求項２７〜２９のいずれか１項記載の半導体構造。
【請求項３１】
多結晶及び単結晶炭化ケイ素層が単一の炭化ケイ素層中の異なる領域に形成されている、請求項３０記載の半導体構造。
【請求項３２】
主面及び周縁を有する単結晶シリコン基板であって、該シリコン基板の周縁に隣接して延びる外側の環状領域及び該外側領域の内側に配置された内側領域を含む、シリコン基板、
基板の、外側領域上ではなく内側領域の主面上に直接配置された単結晶炭化ケイ素層、
及び
内側領域上ではなく外側領域上に配置された多結晶及び／又は不定形炭化ケイ素層
を含む半導体デバイス。
【請求項３３】
炭化ケイ素層が、
シリコン基板の主面上に直接形成された単結晶炭化ケイ素シード領域、及び
該炭化ケイ素シード領域上に直接配置された単結晶炭化ケイ素層、
を含む請求項３２記載の半導体デバイス。
【請求項３４】
炭化ケイ素層が、三層立方晶炭化ケイ素を含む、請求項３２又は３３記載の半導体デバイス。
【請求項３５】
シリコン基板の、内側領域上ではなく外側領域上の主面上に支持されたマスキング層をさらに含む、請求項３２〜３４のいずれか１項記載の半導体デバイス。
【請求項３６】
内側領域上ではなく外側領域上に配置された多結晶炭化ケイ素層をさらに含む、請求項３２〜３５のいずれか１項記載の半導体デバイス。
【請求項３７】
多結晶及び単結晶炭化ケイ素層が、単一の炭化ケイ素層の異なる領域に形成されている、請求項３６記載の半導体デバイス。
【請求項３８】
内側領域が5 mm〜20 mmの幅及び／又は長さを有する、請求項３２〜３７のいずれか１項記載の半導体デバイス。
【国際調査報告】
2015503215.tif 000022
2015503215.tif 000023
2015503215.tif 000024
2015503215.tif 000025
2015503215.tif 000026
2015503215.tif 000027