(57)【要約】  放射線耐性が向上した集積回路が記載される。集積回路は、基板（１０２）と、基板上に形成されるｎウェル（１０８）と、基板上に形成されるｐウェル（１０６）と、ｎウェルに隣接するｐウェルの中に形成されるｐタップ（２０２）とを備え、ｐタップは、ｎウェル中に形成される回路素子とｐウェル中に形成される回路素子との間に延在し、かつ接地電位に結合される。放射線耐性が向上した集積回路を形成する方法も記載される。
2015529392.tif 000002
【特許請求の範囲】
【請求項１】
放射線耐性が向上した集積回路であって、
基板と、
前記基板上に形成されるｎウェルと、
前記基板上に形成されるｐウェルと、
前記ｎウェルに隣接する前記ｐウェルの中に形成されるｐタップとを備え、前記ｐタップは、前記ｎウェル中に形成される回路素子と前記ｐウェル中に形成される回路素子との間に延在し、かつ接地電位に結合される、集積回路。
【請求項２】
前記ｎウェルの別の側に前記ｎウェルに隣接する第２のｐウェルをさらに備える、請求項１に記載の集積回路。
【請求項３】
前記第２のｐウェルは接地に結合される、請求項２に記載の集積回路。
【請求項４】
前記ｐウェル中に形成される前記回路素子はトランジスタ素子であり、前記ｐタップは前記ｎウェルと前記ｐウェル中に形成される前記トランジスタ素子との間にある、請求項１から３のいずれかに記載の集積回路。
【請求項５】
前記トランジスタ素子は列になっている、請求項４に記載の集積回路。
【請求項６】
前記集積回路は、前記ｐウェル中のｎチャネルトランジスタおよび前記ｎウェル中の対応のｐチャネルトランジスタを有するメモリ素子を備え、前記ｐタップは、前記メモリ素子のｎチャネルトランジスタと前記ｐチャネルトランジスタとの間に位置決めされる、請求項５に記載の集積回路。
【請求項７】
前記ｐタップは前記ｎウェルを取囲む、請求項１から６のいずれかに記載の集積回路。
【請求項８】
前記回路素子はメモリセルの行列中のメモリセルの一部であり、各々のメモリセルは前記ｐウェルの部分の中に実現されるｎチャネルトランジスタおよび前記ｎウェルの部分の中に実現される対応のｐチャネルトランジスタを有し、
前記ｐタップは複数のｐタップの１つであり、各々のｐタップはメモリセルの前記行列のメモリ素子の列に沿って延在し、
メモリセルの前記行列の各メモリセル毎に、前記ｐウェルの前記部分の中の前記ｎチャネルトランジスタは、前記ｎウェルの前記部分の中の前記対応のｐチャネルトランジスタから見てｐタップの反対側にある、請求項１に記載の集積回路。
【請求項９】
放射線耐性が向上した集積回路を形成する方法であって、
基板上にｎウェルを形成することと、
前記基板上にｐウェルを形成することと、
前記ｎウェルに隣接する前記ｐウェルの中にｐタップを形成することとを備え、前記ｐタップは、前記ｎウェル中に形成される回路素子と前記ｐウェル中に形成される回路素子との間に延在し、かつ接地電位に結合される、方法。
【請求項１０】
前記ｎウェルの別の側に前記ｎウェルに隣接する第２のｐウェルを形成することをさらに備える、請求項９に記載の方法。
【請求項１１】
前記第２のｐウェルを接地に結合することをさらに備える、請求項１０に記載の方法。
【請求項１２】
前記ｐウェルの中に形成される回路素子は前記ｐウェル中のトランジスタ素子であり、前記ｐタップは、前記ｎウェルと前記ｐウェルの中に形成される前記トランジスタ素子との間にある、請求項１９に記載の方法。
【請求項１３】
前記トランジスタ素子は列に形成される、請求項１２に記載の方法。
【請求項１４】
前記ｐタップを形成することは、複数のメモリセルの間に前記ｐタップを形成することを備え、各々のメモリセルは前記ｐウェル中のｎチャネルトランジスタおよび前記ｎウェル中の対応のｐチャネルトランジスタを有し、前記ｐタップは前記複数のメモリセルの前記ｎチャネルトランジスタと前記ｐチャネルトランジスタとの間に位置決めされる、請求項１３に記載の方法。
【請求項１５】
ｐタップを形成することは、前記ｎウェルの周りに前記ｐタップを形成することを備える、請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
実施形態は概して集積回路に関し、特に、放射線耐性が向上した集積回路と集積回路を実現する方法とに関する。
【背景技術】
【０００２】
発明の背景
集積回路は電子機器の重要な素子である。しかしながら、集積回路の動作は放射線衝撃（impact）に影響されることがある。集積回路の回路素子の寸法が小さくなるにつれて、集積回路中に格納されるデータは、しばしばシングルイベントアップセット（ＳＥＵ）ストライクと呼ばれる放射線衝撃によって損なわれる可能性が高くなることがある。そのような放射線衝撃は、メモリ素子の中に格納されるデータを改変するか、または「壊す」ことがある。損なわれたデータは集積回路の性能に不利な影響を与えることがある。いくつかの事例では、損なわれたデータは正しいデータがメモリに回復されるまで集積回路を使用不能にしてしまうことがある。メモリ全体をリロードする必要なくデータのエラーを検出しかつ修正する技術が存在するが、そのような技術には大きな制限がある。
【０００３】
放射線衝撃は、集積回路のある領域における電荷集中をアップセット（upset）してしまい得る少数キャリアを生成する。ＳＥＵストライクの際に発生する少数キャリアを吸い込む（sink）従来の技術は、高い再結合速度を有する「埋込層」に依拠する。しかしながら、この層が反対の結果をもたらすことを実験が示している。すなわち、濃くドープされた埋込Ｐ＋層がｐ基板中の電子などの少数キャリアまたは電荷を寄せ付けないようになるにつれてＳＥＵ速度が増大する。これに応じて、ＳＥＵストライクの衝撃に対処する従来の方法は不所望のデータの損失を防止できていなかった。
【発明の概要】
【課題を解決するための手段】
【０００４】
発明の要約
放射線耐性が向上した集積回路が記載される。集積回路は、基板と、基板上に形成されるｎウェルと、基板上に形成されるｐウェルと、ｎウェルに隣接するｐウェル中に形成されるｐタップとを備え、ｐタップは、ｎウェルの中に形成される回路素子とｐウェルの中に形成される回路素子との間に延在し、かつ接地電位に結合される。
【０００５】
代わりの実施形態に従うと、放射線耐性が向上した集積回路は、各々がｐウェルの部分およびｎウェルの対応する部分を有するメモリセルの行列と、複数のｐタップとを備え、各々のｐタップは複数のメモリセルのメモリ素子の列に沿って延在し、複数のメモリセルの各メモリセル毎に、ｐウェルの部分中のｎチャネルトランジスタはｎウェルの部分中の対応のｐチャネルトランジスタから見てｐタップの反対側にある。
【０００６】
放射線耐性が向上した集積回路を形成する方法も開示される。方法は、基板上にｎウェルを形成することと、基板上にｐウェルを形成することと、ｎウェルに隣接するｐウェルの中にｐタップを形成することとを備えてもよく、ｐタップは、ｎウェル中に形成される回路素子とｐウェル中に形成される回路素子との間に延在し、かつ接地電位に結合される。
【図面の簡単な説明】
【０００７】
【図１】実施形態に従う集積回路の断面図である。
【図２】実施形態に従う、ｐタップを有する集積回路の断面図である。
【図３】ｐウェルおよびｎウェル中に形成されるｐタップおよび回路素子を示す図２の集積回路の上面平面図である。
【図４】実施形態に従う、メモリアレイ中のｐタップを示す集積回路の上面平面図である。
【図５】実施形態に従う、図４のメモリアレイのメモリセルの断面図である。
【図６】代わりの実施形態に従う、ｐウェルおよびｎウェル中に形成されるｐタップおよび回路素子を示す図２の集積回路の上面平面図である。
【図７】代わりの実施形態に従う、メモリアレイ中のｐタップを示す集積回路の上面平面図である。
【図８】実施形態に従う、図７の集積回路の形成を示す一連の断面図である。
【図９】実施形態に従うメモリ素子のブロック図である。
【図１０】代わりの実施形態に従うメモリ素子のブロック図である。
【図１１】さらなる実施形態に従うメモリ素子のブロック図である。
【図１２】実施形態に従って実現されるフリップフロップのブロック図である。
【図１３】実施形態に従うプログラマブルリソースを有する装置をプログラミングするためのシステムのブロック図である。
【図１４】図２−図１２の回路を含むプログラマブルリソースを有する装置のブロック図である。
【図１５】実施形態に従う、図１４の装置のコンフィギュラブル論理素子のブロック図である。
【図１６】実施形態に従う集積回路を実現する方法を示すフローチャートである。
【発明を実施するための形態】
【０００８】
図面の詳細な説明
まず図１を参照して、実施形態に従う集積回路の断面図が示される。図１の集積回路は、ｐ型ウェハ１０２とｐエピタキシャル（ｐエピ）層１０４とを備える。ｐエピタキシャル層１０４の中にｐウェル１０６およびｎウェル１０８が形成される。ｐウェル１０６およびｎウェル１０８の中にトランジスタ素子が形成される。特に、ｐウェル１０６中の第１のトランジスタは、示されるようにソース領域１１０、ドレイン領域１１２、およびゲート１１４を備える。ｎウェル１０８中の第２のトランジスタは、ソース領域１１６、ドレイン領域１１８、およびゲート１２０を備える。図１のトランジスタは一例として示され、たとえばメモリセル中で用いられてもよい。しかしながら、以下により詳細に記載するように、集積回路中に実現される１つ以上のｐタップをｎウェルの近くに実現して不所望の少数電荷がメモリ素子の記憶状態を変えないようにしてもよい。
【０００９】
半導体装置に対する放射線衝撃の結果、ある電荷（すなわちその領域についての多数電荷）を有する領域中に不所望の少数電荷が生じることがある。そのような放射線衝撃はメモリ装置の記憶素子に影響を及ぼし得る。メモリ装置のデータの不所望の変更は一般的に、シングルイベントアップセット（ＳＥＵ）と呼ばれる。相補金属酸化物半導体（ＣＭＯＳ）スタティックランダムアクセスメモリ（ＳＲＡＭ）におけるＳＥＵは、２つの効果、すなわち、（オフである）ＮＭＯＳ装置の「ｎ＋」ドレインでの高電位の、低電位への放電と、（オフである）ＰＭＯＳの「ｐ＋」ドレインでのゼロ電位からより高電位への電荷上昇によって引起されることがある。ｎウェルに近接するＳＲＡＭメモリのＳＥＵの速度は、ｎウェル境界で発生する電荷の光起電分離によるものである。この電荷の分離は、ｐウェルでの電位の上昇およびｎウェルの電位の低下に繋がる。これはｎウェルおよびｐウェルの両方におけるすべてのｐｎ接合部を順方向バイアスする。その結果、接地に近い電位を有するノード（すなわち論理「０」ノード）は充電され、高い電位を有するノード（すなわち論理「１」ノード）はその電位を放電する。ＳＲＡＭの記憶接合部での同時の変化は、メモリ状態を同時にひっくり返すように働くことがある。メモリセルの近くでのまたは直接の粒子ストライク（strike）の場合、１つの記憶ノードの放電／充電がＳＥＵを引起すのに十分である。
【００１０】
図２の集積回路の実施形態の断面図に示されるように、ｎウェルのいずれかの側にｐタップ２０２および２０４が置かれる。ｐタップは、トランジスタ用のｐウェルと同じプロセスを用いて形成される。しかしながら、ｐタップはトランジスタ用のｐウェルよりも深くてのよいことを理解すべきである。ｎウェルの近くにｐタップを置くことにより、電荷を蓄積しているノードに少数キャリアが影響しないようにするのを助けることになる。より特定的には、たとえばメモリ中でｎウェルの両側にｐタップを置くと、従来のメモリ装置と比較して、光起電基板バイアスを大幅に抑制するとともにＳＥＵを低減する。光起電効果により、ＳＥＵの速度は、電離飛跡がｎウェルの境界を横切るか否かに強く依存する。ｐタップを用いると、放射線ストライクの結果として生成される少数キャリアの効果を大幅に低減する。図２に示されるように、少数キャリア（すなわちｎウェル中の正電荷）は、示されるように、ｐタップ２０２および２０４に引き寄せられる。
【００１１】
図２の集積回路の上面平面図である図３に見られるように、ｐタップ２０２および２０４はｎウェル１０８に沿って延在し、ｐタップ２０２は正電荷を引き寄せる。これらは、さもなければ、ｎウェル１０８中の回路のノードの電荷に影響を及ぼすことがあるものである。トランジスタ１０９および１１５に加えて、ｐウェル１０６中のｎチャネルトランジスタ３０２および３０４ならびにｎウェル１０８中のｐチャネルトランジスタ３０６および３０８が回路の一部として実現されてもよい。図５および図６を参照して以下により詳細に記載するように、トランジスタ３０４−３０８は、ＳＲＡＭセルなどの単一の回路と関連付けられてもよい。
【００１２】
ここで図４を参照して、集積回路の上面平面図は実施形態に従うメモリアレイ中のｐタップを示す。ｐタップはｎウェルの長さだけ延在するストリップに形成され、この場合、各々のｐタップは複数のメモリセルと関連付けられる。特に、メモリアレイの部分４０２は、示されるように、ｎウェル４０６および４１０によって分離されるｐウェル４０４、４０８、および４１２を含む、ｎウェルによって分離されるｐウェルを備える。メモリアレイの部分４０２は、破線で示される６つのメモリセル４１４−４２４を備える。図５の実施形態により詳細に記載されるように、ｐウェル４０４および４０８の両者の中に形成されるトランジスタは、ｎウェル４０６の中に形成され、図９−図１１のメモリ素子または図１２のフリップフロップなどのメモリ素子または他の回路を形成するトランジスタと関連付けられる。図４に示されるように、ｐタップ４２６および４２８はメモリセル４１４−４１８に沿って延在する一方で、ｐタップ４３０および４３２はメモリセル４２０−４２４に沿って延在する。図４にさらに示されるように、ｐウェル４０４および４１２は一般的にｐウェル４０８よりも狭い。なぜなら、ｐウェル４０８はｐウェルの両側のメモリセル用に用いられるからである。しかしながら、さらにより多くのメモリセルを有するより広いメモリアレイのためには、ｐウェル４０４および４１２の幅はｐウェル４０８と同じになるであろうことを理解すべきである。
【００１３】
ここで図５を参照して、実施形態に従う図４のメモリアレイのメモリセルの断面図が示される。図５のメモリセルはｐ型ウェハ５０２およびｐエピ層５０４の上に形成され、ｐエピ層５０４の中にｐウェル領域４０４および４０８ならびにｎウェル４０６が形成される。図５にはまた、ソースおよびドレイン領域ならびにソースおよびドレイン領域に結合されるコンタクトが設けられて示される。特に、ｐウェル４０４のｐウェル領域５０６中に形成されるドレイン領域５１２および対応のコンタクト５１４が示される。ｎウェル４０６のｎウェル領域５０８中に形成されるソース領域５１６および対応のコンタクト５１８も示される。ｐウェル４０８のｐウェル領域５１０の中に形成されるソース領域５２０および対応のコンタクト５２２が示される。
【００１４】
図６に示されるように、代わりの実施形態に従うメモリセル６０２の上面平面図が示される。図６の実施形態に従うと、メモリセル６０２は、ｐウェル領域６０４中に形成される、ここではトランジスタ１０９、３０２、および３０４として示されるさまざまなトランジスタを備える。ここではトランジスタ１１５、３０６、および３０８として示される他のトランジスタがｎウェル６０６の中に形成される。図６の実施形態に従うと、ｐ領域６０４の中にｐタップ６０８が形成され、ｎウェル６０６を取囲む。図６の実施形態に従うｐタップ６０８は、ｎウェルのより多くの領域に密に近接してｐタップの部分を載置し、接地されたｐタップ６０８にｎウェル中の少数電荷が引き寄せられる可能性を向上させるであろう。図６のメモリセルはｎウェル６０６およびｐタップ６０８に隣接する単一のｐウェル領域６０４を示すが、図７を参照して記載されるように、ｎウェル６０６およびｐタップ６０８をｐウェル領域同士の間に載置することができることを理解すべきである。
【００１５】
図７に示されるように、メモリセル６０２などのメモリセルをメモリアレイの中に実現してもよい。図７の実施形態に従うと、ｎウェル７０２はｐウェル領域７０４と７０６との間に位置し、接地に結合されるｐタップ７０８はｎウェル７０２を取囲む。図７の実施形態は６つのメモリセル７１０−７２０を示すが、示されるようにメモリアレイのすべての４つの側に多数の付加的なセルを設けることができることを理解すべきである。ｎウェル７０２およびｐタップ７０８はセルの中心に形成されるが、所与のメモリセルのｎウェル７０２およびｐタップ７０８を、そのメモリセルと関連付けられるトランジスタを有するｐウェル領域に対して、図６に示されるような側など、異なる場所に載置することができることを理解すべきである。
【００１６】
ここで図８を参照して、一連の断面図は実施形態に従う図８の集積回路の形成を示す。図８Ａに示されるように、ｐ型ウェハ５０２の上にｐエピ層５０４が形成される。図８Ｂに示されるように、次にｎウェル領域５０８ならびにｐウェル領域５０６および５１０が形成される。図８Ｃに示されるように、次にソースおよびドレイン素子ならびにｐタップが形成される。図８Ｄに示されるように、次にソースおよびドレイン素子のコンタクト素子が形成される。
【００１７】
ここで図９を参照して、実施形態に従うメモリ素子９００のブロック図が示される。メモリセルは、ソースがＶｄｄなどの参照電圧に結合され、かつドレインが第１のノード「Ｑ」でｎチャネルトランジスタ９０４のドレインに結合されるｐチャネルトランジスタ９０２を有するインバータを含み、ｎチャネルトランジスタ９０４のソースは接地電位（Ｖｓｓ）に結合される。メモリセルは、ソースが参照電圧に結合され、かつドレインが第２のノード「Ｑ＿バー」でｎチャネルトランジスタ９０８のドレインに結合されるｐチャネルトランジスタ９０６を有する第２のインバータを含み、ｎチャネルトランジスタ９０８のソースも接地に結合される。第１のノード「Ｑ」は、反転ワード線（ＷＬ＿バー）信号をそのゲートで受信するように結合されるｎチャネルトランジスタ９１０によって制御され、ｎチャネルトランジスタ９１０は、第１のノードでビットライン（ＢＬ）上の入力データの受信を制御する。第２のノード「Ｑ−バー」は、反転ワード線信号をそのゲートで受信するように結合される別のｎチャネルトランジスタ９１２によって制御され、ｎチャネルトランジスタ９１２は、第２のノードで反転された入力データの受信を制御する。図９のメモリセルは一例として示されるが、他のメモリセルを用いることができる。メモリのトランジスタの寸法および特にメモリのトランジスタのゲート幅に依存して、宇宙放射線と関連付けられる粒子が多数のトランジスタに影響を及ぼすことがある。以上述べたようにｐタップを設けることによってデータの損失を大幅に低減することができる。従来の回路配置を用いて放射線ストライクに対する同じ耐性を達成するには、１２端子（１２Ｔ）セルが必要になるであろう。しかしながら、１２Ｔセルははるかにより大きな設置面積を有するであろう。上述のようなｐタップを有する、図９に示されるような６Ｔセルの設置面積は１２Ｔセルよりもかなりより小さいであろう。
【００１８】
図９の実施形態は「６Ｔセル」を表わすが、図１０のメモリ素子１０００は「８Ｔセル」を表わす。特に、トランジスタ１００２および１００４は、別個の反転ワード線ＷＬ０＿バーおよびＷＬ１＿バーをイネーブルするように構成される。トランジスタ１００２および１００４は、示されるように、ＱおよびＱ＿バーノードにソースが結合されて示されるように構成され、ここでゲートは各々反転ＷＬ１＿バーによって制御される。
【００１９】
ここで図１１を参照して、さらなる実施形態に従うメモリ素子１１００のブロック図が示される。図１１は、Ｖｄｄと接地との間に結合される複数のＣＭＯＳトランジスタ素子を備える１２Ｔセルを示す。特に、反転データＤ−バーノードは、トランジスタ１１０２によってトランジスタ１１０４および１１０６のドレインでＱＱ−バーノードに結合される。データＤノードは、トランジスタ１１０８によってトランジスタ１１１０および１１１２のドレインでＱＱノードに結合される。反転データＤ−バーノードは、トランジスタ１１１４によってトランジスタ１１１６および１１２０のドレインでＱノードに結合される。反転データＤ−バーノードは、トランジスタ１１２０によってトランジスタ１１２２および１１２４のドレインでＱノードに結合される。ワード信号はトランジスタ１１０２、１１０８、１１１４、および１１２０のゲートに結合されて、Ｄノードにおける入力データに基づいてＱノードで適切な出力データを生成する。
【００２０】
ここで図１２を参照して、実施形態に従うフリップフロップ１２００のブロック図が示される。図１２に示されるように、Ｄノードにおける入力データに基づいてＱノードで出力データを生成するのをイネーブルするように、交差結合配置で複数のインバータが実現される。特に、Ｖｄｄと接地との間に直列に結合される第１のＣＭＯＳトランジスタ対はｐチャネルトランジスタ１２０２およびｎチャネルトランジスタ１２０４を備え、データノードＤは、示されるように、ＣＭＯＳパスゲート１２０６によってトランジスタ１２０４のゲートに結合される。Ｖｄｄと接地との間に直列に結合される第２のＣＭＯＳトランジスタ対はｐチャネルトランジスタ１２０８およびｎチャネルトランジスタ１２１０を備え、反転データノードＤ−バーは、ＣＭＯＳパスゲート１２１２によってｎチャネルトランジスタ１２１０のゲートに結合される。Ｖｄｄと接地との間に直列に結合される第３のＣＭＯＳトランジスタ対はｐチャネルトランジスタ１２１６およびｎチャネルトランジスタ１２１８を備え、トランジスタ１２１８のゲートはトランジスタ１２０２および１２０４のドレインに結合され、トランジスタ１２１６のゲートはトランジスタ１２０８および１２１０のドレインに結合される。Ｖｄｄと接地との間に直列に結合される第４のＣＭＯＳトランジスタ対はｐチャネルトランジスタ１２２０およびｎチャネルトランジスタ１２２２を備え、トランジスタ１２２０のゲートはトランジスタ１２０２および１２０４のドレインに結合され、ｎチャネルトランジスタ１２２２のゲートはトランジスタ１２０８および１２１０のドレインに結合される。ｐチャネルトランジスタ１２２４およびｎチャネルトランジスタ１２２６を備える出力インバータはＶｄｄと接地との間に直列に結合されてトランジスタ１２２４および１２２６のドレインで出力データＱを生成し、トランジスタ１２２４および１２２６のゲートはＣＭＯＳトランジスタ対パスゲート１２２８を介して反転データＤ−バーノードに結合される。トランジスタ１２２０および１２２２のドレインもＣＭＯＳパスゲート１２３０を介してデータノードＤに結合される。最終的に、複数のトランジスタがリセット機能をイネーブルする。特に、トランジスタ１２３２はｐチャネルトランジスタ１２１８のソースと接地との間に結合され、トランジスタ１２３４はトランジスタ１２２２のソースと接地との間に結合され、トランジスタ１２３６はＶｄｄとトランジスタ１２２４および１２２６のゲートとの間に結合され、トランジスタ１２３８はＶｄｄとトランジスタ１２２０および１２２２のドレインとの間に結合される。トランジスタ１２３２、１２３４、１２３６、および１２３８の各々のゲートは、リセット信号を受信してフリップフロップをリセットするように結合される。図１２のフリップフロップ１２００も、図２−図７を参照して上述したように、ｎウェル中のトランジスタとｐウェル中のトランジスタとの間のｐタップで実現することができる。
【００２１】
ここで図１３を参照して、実施形態に従うプログラマブルリソースを有する装置をプログラミングするためのシステムのブロック図が示される。特に、コンピュータ１３０２は、メモリ１３０６から回路設計１３０４を受信し、かつ不揮発性メモリ１３０６の中に格納されるコンフィギュレーションビットストリームを生成するように結合される。以下により詳細に記載されるように、回路設計は、ハードウェア記述言語（ＨＤＬ）で規定される回路設計などの高レベル設計であってもよい。また、コンピュータは、不揮発性メモリ１３０８の中に格納され、図１４に以下に記載される集積回路などのプログラマブル集積回路であり得る集積回路１３１０に設けられるコンフィギュレーションビットストリームを生成するソフトウェアを実行するように構成されてもよい。
【００２２】
プログラマブル集積回路の中に実現すべき回路設計のためのソフトウェアフローは、当該技術分野で周知のように、合成、詰込（packing）、場所決め（placement）、および配線を備える。合成は、高レベル設計における回路設計をプログラマブル集積回路で見られる素子の構成に変換するステップを備える。たとえば、コンピュータ９０２によって動作される合成ツールは、たとえばコンフィギュラブル論理ブロック（ＣＬＢ）またはデジタル信号処理（ＤＳＰ）ブロックである機能を実現する回路設計の部分を実現してもよい。合成ツールの例は、カリフォルニア州サンノゼのザイリンクスインコーポレイテッドから入手可能なＩＳＥツールである。詰込は、回路設計の部分をＣＬＢなどの装置の規定されたブロックにグループ分けするステップを備える。場所決め（placing）は、詰込ステップの際に規定される装置のブロックの場所を決めるステップを備える。最終的に、配線は、プログラマブル集積回路において、プログラマブル相互接続などの相互接続素子の経路を選択することを備える。場所および配線の終了時には、すべての機能、位置、および接続がわかっており、次にコンフィギュレーションビットストリームを作り出す。ビットストリームは、カリフォルニア州サンノゼのザイリンクスインコーポレイテッドから入手可能なBitGenと呼ばれるソフトウェアモジュールによって作り出され得る。ビットストリームはケーブルを介してダウンロードされるか、またはプログラマブル集積回路への送達のためにＥＰＲＯＭにプログラミングされる。
【００２３】
ここで図１４を参照して、上述のようなメモリ素子を含むプログラマブルリソースを有する装置のブロック図が示される。プログラマブルリソースを有する装置は、プログラマブルリソースを有する特定用途向け集積回路（ＡＳＩＣ）などの任意の種類の集積回路装置において実現されてもよいが、他の装置は専用のプログラマブル論理装置（ＰＬＤ）を備える。一種のＰＬＤが複合プログラマブル論理装置（ＣＰＬＤ）である。ＣＰＬＤは相互接続スイッチマトリックスによってともに入／出力（Ｉ／Ｏ）リソースに接続される２つ以上の「機能ブロック」を含む。ＣＰＬＤの各々の機能ブロックは、プログラマブル論理アレイ（ＰＬＡ）またはプログラマブルアレイ論理（ＰＡＬ）装置で用いられるものと同様の２レベルＡＮＤ／ＯＲ構造を含む。別の種類のＰＬＤはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）である。典型的なＦＰＧＡでは、コンフィギュラブル論理ブロック（ＣＬＢ）のアレイがプログラマブル入／出力ブロック（ＩＯＢ）に結合される。ＣＬＢおよびＩＯＢはプログラマブル配線リソースの階層によって相互接続される。これらのＣＬＢ、ＩＯＢ、およびプログラマブル配線リソースは、コンフィギュレーションビットストリームを典型的にはオフチップメモリからＦＰＧＡのコンフィギュレーションメモリセルにロードすることによってカスタマイズされる。これらの種類のプログラマブル論理装置の両者について、装置の機能性は、その目的のために装置に与えられるコンフィギュレーションビットストリームのコンフィギュレーションデータビットによって制御される。コンフィギュレーションデータビットは、揮発性メモリ（たとえばＦＰＧＡおよびいくつかのＣＰＬＤ中のもののようなスタティックメモリセル）、不揮発性メモリ（たとえばいくつかのＣＰＬＤ中のもののようなフラッシュメモリ）、または任意の他の種類のメモリセル中に格納されてもよい。
【００２４】
図１４の装置は、マルチギガビットトランシーバ（ＭＧＴ）１４０１、ＣＬＢ１４０２、ランダムアクセスメモリブロック（ＢＲＡＭ）１４０３、入／出力ブロック（ＩＯＢ）１４０４、コンフィギュレーションおよびクロッキング論理（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ）１４０５、デジタル信号処理ブロック（ＤＳＰ）１４０６、特化された入／出力ブロック（Ｉ／Ｏ）１４０７（たとえばコンフィギュレーションポートおよびクロックポート）、およびデジタルクロックマネージャ、アナログ−デジタルコンバータ、システム監視論理などの他のプログラマブル論理１４０８を含む多数の異なるプログラマブルタイルを有するＦＰＧＡアーキテクチャ１４００を備える。いくつかのＦＰＧＡは、たとえばソフトウェアアプリケーションを実現するのに用いてもよい専用プロセッサブロック（ＰＲＯＣ）１４１０も含む。
【００２５】
いくつかのＦＰＧＡでは、各々のプログラマブルタイルは、各々の隣接するタイルにおいて対応の相互接続素子へのまたはそれからの規格化接続を有するプログラマブル相互接続素子（ＩＮＴ）１４１１を含む。したがって、プログラマブル相互接続素子は、ともに、図示されるＦＰＧＡのためのプログラマブル相互接続構造を実現する。プログラマブル相互接続素子１４１１は、図１４の一番上に含まれる例に示されるように、同じタイル内にプログラマブル論理素子へのおよびそれからの接続も含む。
【００２６】
たとえば、ＣＬＢ１４０２は、ユーザ論理プラス単一のプログラマブル相互接続素子１４１１を実現するようにプログラミングされ得るコンフィギュラブル論理素子（ＣＬＥ）１４１２を含んでもよい。ＢＲＡＭ１４０３は、１つ以上のプログラマブル相互接続素子に加えて、ＢＲＡＭ論理素子（ＢＲＬ）１４１３を含んでもよい。ＢＲＡＭは、コンフィギュレーション論理ブロックの分散ＲＡＭとは別個の専用メモリを含む。典型的に、タイルに含まれる相互接続素子の数はタイルの高さに依存する。描かれる実施形態では、ＢＲＡＭタイルは５つのＣＬＢと同じ高さを有するが、他の数も用いてもよい。ＤＳＰタイル１４０６は、適切な数のプログラマブル相互接続素子に加えて、ＤＳＰ論理素子（ＤＳＰＬ）１４１４を含んでもよい。ＩＯＢ１４０４は、プログラマブル相互接続素子１４１１の１つのインスタンスに加えて、たとえば、入／出力論理素子（ＩＯＬ）１４１５の２つのインスタンスを含んでもよい。装置の接続の場所は、その目的のために装置に与えられるコンフィギュレーションビットストリームのコンフィギュレーションデータビットによって制御される。プログラマブル相互接続は、コンフィギュレーションビットストリームのビットに応答して、プログラマブル論理で実現される回路またはＢＲＡＭもしくはプロセッサなどの他の回路にさまざまな信号を結合するのに用いるべき相互接続線を備える接続を可能にする。
【００２７】
描かれる実施形態では、ダイの中心近くの円柱状の区域がコンフィギュレーション、クロック、および他の制御論理のために用いられる。この円柱から延在するｃｏｎｆｉｇ／ｃｌｏｃｋ配布領域１４０９は、ＦＰＧＡの幅にわたってクロックおよびコンフィギュレーション信号を配布するのに用いられる。図１４に図示されるアーキテクチャを利用するいくつかのＦＰＧＡは、ＦＰＧＡの大きな部分を構成する規則的な円柱構造を中断させる付加的な論理ブロックを含む。付加的な論理ブロックは、プログラマブルブロックおよび／または専用論理であり得る。たとえば、図１４に示されるプロセッサブロックＰＲＯＣ１４１０は、ＣＬＢおよびＢＲＡＭのいくつかの列にわたる。
【００２８】
図１４は例示的なＦＰＧＡアーキテクチャのみを図示することが意図されることに留意されたい。列中の論理ブロックの数、列の相対的な幅、列の数および順序、列に含まれる論理ブロックの種類、論理ブロックの相対的な大きさ、ならびに図１４の一番上に含まれる相互接続／論理実現例は、純粋に例示的である。たとえば、実際のＦＰＧＡでは、ユーザ論理の効率的な実現を容易にするために、ＣＬＢが現われる場所にはどこにでも、１つよりも多くのＣＬＢの隣接する列が典型的に含まれる。図１４の実施形態はプログラマブルリソースを有する集積回路に関するが、以下により詳細に述べる回路および方法を任意の種類のＡＳＩＣで実現できることを理解すべきである。
【００２９】
ここで図１５を参照して、実施形態に従う図１４の装置のコンフィギュラブル論理素子のブロック図が示される。特に、図１５は、図１４のコンフィギュレーション論理ブロック１４０２のコンフィギュラブル論理素子を簡略化した形態で図示する。図１５の実施形態では、スライスＭ１５０１は４つのルックアップテーブル（ＬＵＴＭ）１５０１Ａ−１５０１Ｄを含み、各々は６つのＬＵＴデータ入力端子Ａ１−Ａ６、Ｂ１−Ｂ６、Ｃ１−Ｃ６、およびＤ１−Ｄ６によって駆動され、各々は２つのＬＵＴ出力信号Ｏ５およびＯ６を与える。ＬＵＴ１５０１Ａ−１５０１ＤからのＯ６出力端子はそれぞれスライス出力端子Ａ−Ｄを駆動する。ＬＵＴデータ入力信号は、プログラマブル相互接続素子１５１１によって実現され得る入力マルチプレクサを介してＦＰＧＡ相互接続構造によって供給され、ＬＵＴ出力信号も相互接続構造に供給される。スライスＭは、出力端子ＡＭＵＸ−ＤＭＵＸを駆動する出力選択マルチプレクサ１５１１Ａ−１５１１Ｄ、メモリ素子１５０２Ａ−１５０２Ｄのデータ入力端子を駆動するマルチプレクサ１５１２Ａ−１５１２Ｄ、組合せマルチプレクサ１５１６、１５１８、および１５１９、バウンスマルチプレクサ回路１５２２−１５２３、（入力クロック経路上においてオプションの反転をともに与える）インバータ１５０５およびマルチプレクサ１５０６によって表わされる回路、ならびにマルチプレクサ１５１４Ａ−１５１４Ｄ、１５１５Ａ−１５１５Ｄ、１５２０−１５２１、および排他的ＯＲゲート１５１３Ａ−１５１３Ｄを有するキャリーロジック（carry logic）も含む。これらの素子のすべては図１５に示されるようにともに結合される。図１５に図示されるマルチプレクサについては、選択入力が示されていない場合、選択入力はコンフィギュレーションメモリセルによって制御される。すなわち、コンフィギュレーションメモリセルに格納されるコンフィギュレーションビットストリームのコンフィギュレーションビットは、マルチプレクサへの正しい入力を選択するようにマルチプレクサの選択入力に結合される。周知であるこれらのコンフィギュレーションメモリセルは、明瞭性のため、図１５から、および本明細書中の他の選択される図から省略されている。
【００３０】
描かれる実施形態では、各々のメモリ素子１５０２Ａ−１５０２Ｄは、同期もしくは非同期フリップフロップまたはラッチとして機能するようにプログラミングされてもよい。同期機能性と非同期機能性との間の選択は、Sync／Asynch選択回路１５０３をプログラミングすることによって、スライス中のすべての４つのメモリ素子について行なわれる。Ｓ／Ｒ（セット／リセット）入力信号がセット機能を与えるようにメモリ素子がプログラミングされる場合、ＲＥＶ入力端子はリセット機能を与える。Ｓ／Ｒ入力信号がリセット機能を与えるようにメモリ素子がプログラミングされる場合、ＲＥＶ入力端子がセット機能を与える。メモリ素子１５０２Ａ−１５０２Ｄはクロック信号ＣＫによってクロック動作されるが、これは、たとえば、グローバルクロックネットワークによってまたは相互接続構造によって与えられてもよい。そのようなプログラマブルメモリ素子はＦＰＧＡ設計の技術分野では周知である。各々のメモリ素子１５０２Ａ−１５０２Ｄは、登録された（registered）出力信号ＡＱ−ＤＱを相互接続構造に与える。各々のＬＵＴ１５０１Ａ−１５０１Ｄは２つの出力信号Ｏ５およびＯ６を与えるので、ＬＵＴは５つの共有入力信号（ＩＮ１−ＩＮ５）を有する２つの５入力ＬＵＴとして、または入力信号ＩＮ１−ＩＮ６を有する１つの６入力ＬＵＴとして機能するように構成されてもよい。
【００３１】
図１５の実施形態では、各々のＬＵＴＭ１５０１Ａ−１５０１Ｄは、いくつかのモードのうち任意のもので機能してもよい。ルックアップテーブルモードでは、各々のＬＵＴは、入力マルチプレクサを介してＦＰＧＡ相互接続構造によって供給される６つのデータ入力信号ＩＮ１−ＩＮ６を有する。６４個のデータ値のうち１つは、信号ＩＮ１−ＩＮ６の値に基づいてコンフィギュレーションメモリセルからプログラム可能に選択される。ＲＡＭモードでは、各々のＬＵＴが単一の６４ビットＲＡＭまたは共有アドレス指定を有する２つの３２ビットＲＡＭとして機能する。ＲＡＭ書込データは、入力端子ＤＩ１を介して（ＬＵＴ１５０１Ａ−１５０１Ｃについてはマルチプレクサ１５１７Ａ−１５１７Ｃを介して）６４ビットＲＡＭに、または入力端子ＤＩ１およびＤＩ２を介して２つの３２ビットＲＡＭに供給される。ＬＵＴ  ＲＡＭ中のＲＡＭ書込動作は、クロックイネーブル信号ＣＥまたは書込イネーブル信号ＷＥのいずれかを選択的に通し得る、マルチプレクサ１５０６からのクロック信号ＣＫによって、およびマルチプレクサ１５０７からの書込イネーブル信号ＷＥＮによって制御される。シフトレジスタモードでは、各々のＬＵＴは、２つの１６ビットシフトレジスタとして、または単一の３２ビットシフトレジスタを作り出すように直列に結合される２つの１６ビットシフトレジスタを用いて、機能する。シフトイン信号は入力端子ＤＩ１およびＤＩ２の一方または両方を介して与えられる。１６ビットおよび３２ビットのシフトアウト信号はＬＵＴ出力端子を通して与えられてもよく、３２ビットシフトアウト信号もＬＵＴ出力端子ＭＣ３１を介してより直接に与えられてもよい。ＬＵＴ１５０１Ａの３２ビットシフトアウト信号ＭＣ３１も、出力選択マルチプレクサ１５１１ＤおよびＣＬＥ出力端子ＤＭＵＸを介して、シフトレジスタを鎖状接続する（chaining）ための一般的な相互接続構造に与えられてもよい。応じて、以上述べた回路および方法を、図１４および図１５の装置などの装置において、または任意の他の好適な装置において実現してもよい。
【００３２】
ここで図１６を参照して、これは実施形態に従う集積回路を実現する方法を示すフローチャートである。特に、ステップ１６０２で、ｐ型基板の上にｐ型エピタキシャル層が形成される。ステップ１６０４で、ｐ型エピタキシャル層の中にｎウェルおよび複数のｐウェルが形成され、各々のｐウェルは、ｎウェル中の対応のｐ型トランジスタに結合されるｎ型トランジスタを有する。ステップ１６０６で、ＣＭＯＳメモリアレイの複数のＣＭＯＳメモリ素子が形成される。ステップ１６０８で、ｎウェル領域および複数のｐウェル中の少数電荷が放出される。上述のように、少数電荷はさまざまなｐタップで放出されてもよい。図１６の方法は、記載されたような図１−図１５の実施形態のうち任意のものを用いて、または任意の他の好適な回路を用いて実現されてもよい。
【００３３】
したがって、放射線耐性が向上した新規の集積回路および集積回路を実現する方法が説明されたことを認めることができる。開示される発明を組入れる数多くの代替例および均等物が存在することがわかることが当業者には認められるであろう。その結果、発明は以上の実施形態ではなく、以下の請求項によってのみ限定される。
【図４】
2015529392.tif 000003
【図９】
2015529392.tif 000004
【図１０】
2015529392.tif 000005
【図１３】
2015529392.tif 000006
【図１４】
2015529392.tif 000007
【図１５】
2015529392.tif 000008
【図１６】
2015529392.tif 000009
【図１】
2015529392.tif 000010
【図２】
2015529392.tif 000011
【図３】
2015529392.tif 000012
【図５】
2015529392.tif 000013
【図６】
2015529392.tif 000014
【図７】
2015529392.tif 000015
【図８】
2015529392.tif 000016
【図１１】
2015529392.tif 000017
【図１２】
2015529392.tif 000018
【手続補正書】
【提出日】平成26年5月8日(2014.5.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
放射線耐性が向上した集積回路であって、
基板と、
前記基板上に形成されるｎウェルと、
前記基板上に形成されるｐウェルとを備え、前記集積回路は、前記ｐウェル中のｎチャネルトランジスタおよび前記ｎウェル中のｐチャネルトランジスタを有する複数のメモリセルを備え、さらに、
前記ｎウェルに隣接する前記ｐウェルの中に形成されるｐタップを備え、前記ｐタップは、前記ｎウェル中に形成される前記複数のメモリセルの前記ｐチャネルトランジスタと前記ｐウェル中に形成される前記複数のメモリセルの前記ｎチャネルトランジスタとの間に延在し、かつ接地電位に結合される、集積回路。
【請求項２】
前記ｎウェルの別の側に前記ｎウェルに隣接する第２のｐウェルをさらに備える、請求項１に記載の集積回路。
【請求項３】
前記第２のｐウェルは接地に結合される、請求項２に記載の集積回路。
【請求項４】
前記複数のメモリセルは列になっている、請求項１に記載の集積回路。
【請求項５】
前記ｐタップは前記ｎウェルを取囲む、請求項１から４のいずれかに記載の集積回路。
【請求項６】
各々のメモリセルは前記ｐウェルの部分の中に実現されるｎチャネルトランジスタおよび前記ｎウェルの部分の中に実現される対応のｐチャネルトランジスタを有し、
前記ｐタップは複数のｐタップの１つであり、各々のｐタップはメモリセルの行列のメモリ素子の列に沿って延在し、
メモリセルの前記行列の各メモリセル毎に、前記ｐウェルの前記部分の中の前記ｎチャネルトランジスタは、前記ｎウェルの前記部分の中の前記対応のｐチャネルトランジスタから見てｐタップの反対側にある、請求項１に記載の集積回路。
【請求項７】
放射線耐性が向上した集積回路を形成する方法であって、
基板上にｎウェルを形成することと、
前記基板上にｐウェルを形成することと、
前記ｐウェル中のｎチャネルトランジスタおよび前記ｎウェル中のｐチャネルトランジスタを有する複数のメモリセルを形成することと、
前記ｎウェルに隣接する前記ｐウェルの中にｐタップを形成することとを備え、前記ｐタップは、前記ｎウェル中に形成される前記複数のメモリセルの前記ｐチャネルトランジスタと前記ｐウェル中に形成される前記複数のメモリセルの前記ｎチャネルトランジスタとの間に延在し、かつ接地電位に結合される、方法。
【請求項８】
前記ｎウェルの別の側に前記ｎウェルに隣接する第２のｐウェルを形成することをさらに備える、請求項７に記載の方法。
【請求項９】
前記第２のｐウェルを接地に結合することをさらに備える、請求項８に記載の方法。
【請求項１０】
複数のメモリセルを形成することは、複数のメモリセルを列に形成することを備える、請求項７に記載の方法。
【請求項１１】
ｐタップを形成することは、前記ｎウェルの周りに前記ｐタップを形成することを備える、請求項７に記載の方法。
【手続補正書】
【提出日】平成26年9月23日(2014.9.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
放射線耐性が向上した集積回路であって、
基板と、
前記基板上に形成されるｎウェルと、
前記基板上に形成されるｐウェルとを備え、前記集積回路は、前記ｐウェル中のｎチャネルトランジスタおよび前記ｎウェル中のｐチャネルトランジスタを有する、列になった複数のメモリセルを備え、さらに、
前記ｎウェルに隣接する前記ｐウェルの中に形成されるｐタップを備え、前記ｐタップは、前記ｎウェル中に形成される前記複数のメモリセルの前記ｐチャネルトランジスタと前記ｐウェル中に形成される前記複数のメモリセルの前記ｎチャネルトランジスタとの間に延在し、かつ接地電位に結合される、集積回路。
【請求項２】
前記ｎウェルの別の側に前記ｎウェルに隣接する第２のｐウェルをさらに備える、請求項１に記載の集積回路。
【請求項３】
前記第２のｐウェルは接地に結合される、請求項２に記載の集積回路。
【請求項４】
前記ｐタップは前記ｎウェルを取囲む、請求項１から３のいずれかに記載の集積回路。
【請求項５】
各々のメモリセルは前記ｐウェルの部分の中に実現されるｎチャネルトランジスタおよび前記ｎウェルの部分の中に実現される対応のｐチャネルトランジスタを有し、
前記ｐタップは複数のｐタップの１つであり、各々のｐタップはメモリセルの行列のメモリ素子の列に沿って延在し、
メモリセルの前記行列の各メモリセル毎に、前記ｐウェルの前記部分の中の前記ｎチャネルトランジスタは、前記ｎウェルの前記部分の中の前記対応のｐチャネルトランジスタから見てｐタップの反対側にある、請求項１に記載の集積回路。
【請求項６】
放射線耐性が向上した集積回路を形成する方法であって、
基板上にｎウェルを形成することと、
前記基板上にｐウェルを形成することと、
前記ｐウェル中のｎチャネルトランジスタおよび前記ｎウェル中のｐチャネルトランジスタを有する、列になった複数のメモリセルを形成することと、
前記ｎウェルに隣接する前記ｐウェルの中にｐタップを形成することとを備え、前記ｐタップは、前記ｎウェル中に形成される前記複数のメモリセルの前記ｐチャネルトランジスタと前記ｐウェル中に形成される前記複数のメモリセルの前記ｎチャネルトランジスタとの間に延在し、かつ接地電位に結合される、方法。
【請求項７】
前記ｎウェルの別の側に前記ｎウェルに隣接する第２のｐウェルを形成することをさらに備える、請求項６に記載の方法。
【請求項８】
前記第２のｐウェルを接地に結合することをさらに備える、請求項７に記載の方法。
【請求項９】
ｐタップを形成することは、前記ｎウェルの周りに前記ｐタップを形成することを備える、請求項６に記載の方法。
【国際調査報告】
2015529392.tif 000019
2015529392.tif 000020