(57)【要約】  超小型電子アセンブリ８は、第１の表面１４及び第２の表面１６と、基板コンタクト２４とを有する基板１２を有する第１の超小型電子パッケージ１０Ａを備える。第１のパッケージは第１の超小型電子素子及び第２の超小型電子素子４０を更に含み、第１の超小型電子素子及び第２の超小型電子素子４０は、基板コンタクト２４と電気的に接続される素子コンタクトを有し、第１の超小型電子素子と第２の超小型電子素子との間にインターコネクトエリアを設けるように、第１の表面上に互いに離間して配置される。パッケージを外部構成要素と接続するために、第２の表面にある複数のパッケージ端子７４が基板コンタクトと電気的に相互接続される。パッケージを基板の第１の表面の上に重なる構成要素と相互接続するために、複数のスタック端子２８がインターコネクトエリア内で第１の表面において露出する。このアセンブリは、第１の超小型電子パッケージの上に重なり、第１の超小型電子パッケージのスタック端子に接合される端子６２を有する第２の超小型電子パッケージ１０Ｂを更に備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
超小型電子アセンブリであって、該超小型電子アセンブリは、
第１の超小型電子パッケージであって、
反対側にある第１の表面及び第２の表面を有する基板であって、該基板上に基板コンタクトを有する、基板と、
それぞれ前記基板コンタクトと電気的に接続される素子コンタクトを有する第１の超小型電子素子及び第２の超小型電子素子であって、該第１の超小型電子素子及び該第２の超小型電子素子は、該第１の超小型電子素子と該第２の超小型電子素子との間に第１の表面のインターコネクトエリアを設けるように、前記第１の表面上に互いに離間して配置される、第１の超小型電子素子及び第２の超小型電子素子と、
該パッケージを該パッケージの外部にある構成要素に接続するために前記基板コンタクトと電気的に相互接続される、前記第２の表面にある複数のパッケージ端子と、
該パッケージを前記基板の前記第１の表面の上に重なる構成要素と相互接続するために前記インターコネクトエリア内で第１の表面において露出する複数のスタック端子と
を含む、第１の超小型電子パッケージと、
前記第１の超小型電子パッケージの上に重なり、前記第１の超小型電子パッケージの前記スタック端子に接合される端子を有する第２の超小型電子パッケージと
を備える、超小型電子アセンブリ。
【請求項２】
前記パッケージ端子及び前記スタック端子はそれぞれ電気的に接続される対として互いに重なり合う、請求項１に記載の超小型電子アセンブリ。
【請求項３】
前記パッケージ端子及び前記スタック端子は前記基板を貫通する導電性ビアの両端である、請求項２に記載の超小型電子アセンブリ。
【請求項４】
前記スタック端子のうちの更なるスタック端子が、前記インターコネクトエリアの外側の、前記基板の前記第１の表面の一部にある、請求項１に記載の超小型電子アセンブリ。
【請求項５】
前記スタック端子のうちの少なくともいくつかは、前記第１の超小型電子素子及び前記第２の超小型電子素子の両方と接続される、請求項４に記載の超小型電子アセンブリ。
【請求項６】
前記第１の超小型電子素子及び前記第２の超小型電子素子の両方と接続される前記スタック端子のうちの少なくともいくつかは、コマンド信号、アドレス信号及びタイミング信号のうちの少なくとも１つを搬送するように構成される、請求項５に記載の超小型電子アセンブリ。
【請求項７】
前記第１の超小型電子パッケージは、前記第１の超小型電子素子と前記第２の超小型電子素子との間の前記インターコネクトエリアの両側に離間して配置される第３の超小型電子素子及び第４の超小型電子素子を更に含む、請求項１に記載の超小型電子アセンブリ。
【請求項８】
前記スタック端子のうちの更なるスタック端子は、前記超小型電子素子のうちの隣接する超小型電子素子によって画定される、前記基板の角領域内に配置される、請求項７に記載の超小型電子アセンブリ。
【請求項９】
前記第３の超小型電子素子及び前記第４の超小型電子素子は、前記第１の超小型電子素子、前記第２の超小型電子素子、前記第３の超小型電子素子及び前記第４の超小型電子素子によって画定される前記インターコネクトエリアの角に隣接する角領域において、それぞれ前記第１の超小型電子素子及び前記第２の超小型電子素子と重なり合う、請求項７に記載の超小型電子アセンブリ。
【請求項１０】
前記第１の超小型電子素子、前記第２の超小型電子素子、前記第３の超小型電子素子及び前記第４の超小型電子素子はそれぞれ、前記インターコネクトエリアの側面を画定するエッジを有し、前記エッジ面はそれぞれ、隣接する超小型電子素子の前記エッジ面を横切る平面に沿って延在する、請求項７に記載の超小型電子アセンブリ。
【請求項１１】
前記第１の超小型電子素子、前記第２の超小型電子素子、前記第３の超小型電子素子及び前記第４の超小型電子素子はそれぞれ、前記インターコネクトエリアの側面の少なくとも一部を画定するエッジ面を有し、前記エッジ面はそれぞれ１つの平面に沿って延在し、前記超小型電子素子はそれぞれ２つの隣接する平面間に配置される、請求項７に記載の超小型電子アセンブリ。
【請求項１２】
前記第１の超小型電子パッケージは、前記基板の前記第１の表面の少なくとも一部の上に重なる成形封入剤層を更に含み、前記第１の導電性インターコネクトの少なくとも一部は、前記成形封入剤層を貫通して、露出した端部まで延在する第１の導電性ビアを備える、請求項１に記載の超小型電子アセンブリ。
【請求項１３】
前記第１の超小型電子素子及び前記第２の超小型電子素子のコンタクト支持面は前記基板に面し、前記基板コンタクトは前記第２の表面において露出する基板コンタクトを含み、前記素子コンタクトはワイヤボンドによって前記基板コンタクトと接続される、請求項１に記載の超小型電子アセンブリ。
【請求項１４】
前記第１の表面において露出する基板コンタクトを含み、前記第１の超小型電子素子及び前記第２の超小型電子素子の前記素子コンタクトは、前記第１の表面において露出する前記基板コンタクトに面し、該基板コンタクトに接合される、請求項１に記載の超小型電子アセンブリ。
【請求項１５】
前記第２の超小型電子パッケージは、第２の基板に取り付けられる第３の超小型電子素子を含み、前記端子は前記第２の基板上にあり、前記第３の超小型電子素子と電気的に接続される、請求項１に記載の超小型電子アセンブリ。
【請求項１６】
前記第２の超小型電子パッケージは、離間して配置される第１の表面及び第２の表面を有する基板と、該基板の前記第２の表面上に取り付けられる第３の超小型電子素子及び第４の超小型電子素子とを含み、前記第３の超小型電子素子及び前記第４の超小型電子素子は前記第２のパッケージの前記基板上に離間して配置され、その中にインターコネクトエリアを画定し、前記端子は、前記インターコネクトエリア内で前記第２のパッケージの前記基板の前記第２の表面において露出し、前記第２のパッケージの前記基板は、該基板の前記第１の表面と前記第２の表面との間に該基板を貫通する窓を更に含み、前記第２のパッケージの前記端子は、前記窓を通って延在するワイヤボンドによって、前記第１のパッケージの前記スタック端子に接合される、請求項１に記載の超小型電子アセンブリ。
【請求項１７】
前記第１のパッケージの前記基板は、前記第１の超小型電子素子及び前記第２の超小型電子素子のうちの少なくとも１つを包囲する周辺エリアを画定し、前記周辺エリア内に更なるスタック端子が位置し、前記第２のパッケージの前記基板は、前記第３の超小型電子素子及び前記第４の超小型電子素子の少なくとも１つを包囲する周辺エリアと、該周辺エリアを画定する周辺エッジとを画定し、前記周辺エリア内に更なる端子が位置し、前記第１のパッケージの前記更なるスタック端子の少なくともいくつかは、前記第２のパッケージの前記基板の前記周辺エッジを越えて延在するワイヤボンドによって前記第２のパッケージの前記更なる端子の少なくともいくつかと接合される、請求項１６に記載の超小型電子アセンブリ。
【請求項１８】
前記第１の超小型電子パッケージの下方にあり、前記第１の超小型電子パッケージの前記パッケージ端子に接合される端子を有する第３の超小型電子パッケージを更に備える、請求項１に記載の超小型電子アセンブリ。
【請求項１９】
表面において露出した回路コンタクトを有する回路パネルを更に含み、前記第１の超小型パッケージの前記パッケージ端子は前記回路コンタクトと電気的に接続される、請求項１に記載の超小型電子アセンブリ。
【請求項２０】
前記第２の超小型電子パッケージの端子はパッケージ端子又はスタック端子のうちの少なくとも１つである、請求項１に記載の超小型電子アセンブリ。
【請求項２１】
前記第１のパッケージの前記スタック端子は前記第２のパッケージの前記パッケージ端子と電気的に接続される、請求項２０に記載の超小型電子アセンブリ。
【請求項２２】
前記第１のパッケージ及び前記第２のパッケージのスタック端子は電気的に接続される、請求項２０に記載の超小型電子アセンブリ。
【請求項２３】
前記第１の超小型電子パッケージと前記第２の超小型電子パッケージとの間にヒートスプレッダを更に備える、請求項２２に記載の超小型電子アセンブリ。
【請求項２４】
前記ヒートスプレッダは、前記インターコネクトエリアの少なくとも一部の上に重なる、該ヒートスプレッダを貫通して形成される開口部を含み、前記第２の超小型電子パッケージの前記スタック端子は、前記開口部を通して前記第１の超小型電子パッケージの前記スタック端子と接続される、請求項２３に記載の超小型電子アセンブリ。
【請求項２５】
請求項２３に記載の超小型電子アセンブリであって、前記ヒートスプレッダは第１のヒートスプレッダであり、該アセンブリは第２のヒートスプレッダを更に備え、前記第１のヒートスプレッダは前記インターコネクトエリアの第１の側に配置され、前記第２のヒートスプレッダは前記インターコネクトエリアの第２の側に配置され、前記第１のヒートスプレッダと前記第２のヒートスプレッダとの間に間隙が画定され、前記第２の超小型電子パッケージの前記スタック端子は前記間隙を通して前記第１の超小型電子パッケージの前記スタック端子と接続される、請求項２３に記載の超小型電子アセンブリ。
【請求項２６】
超小型電子アセンブリであって、該超小型電子アセンブリは、
第１の超小型電子パッケージであって、
それぞれその前面及び背面と、それぞれの前面において露出する素子コンタクトとを有する第１の超小型電子素子及び第２の超小型電子素子であって、該第１の超小型電子素子及び該第２の超小型電子素子は、該第１の超小型電子素子と該第２の超小型電子素子との間にインターコネクトエリアを設けるように互いに横方向に離間して配置される、第１の超小型電子素子及び第２の超小型電子素子と、
前記第１の超小型電子素子及び前記第２の超小型電子素子の前記前面の上に重なり、前記超小型電子素子の前記前面から離れるように面する表面を有する誘電体層であって、該誘電体層は前記第１の表面の反対側にある第２の表面を更に有する、誘電体層と、
前記誘電体層の前記第１の表面において露出する複数のパッケージ端子であって、前記誘電体層に沿って延在するトレースを通して前記素子コンタクトと電気的に接続され、前記トレースから延在し、前記素子コンタクトと接触している第１の金属化ビアと電気的に接続される、複数のパッケージ端子と、
前記誘電体層の前記第２の表面において露出する複数のスタック端子であって、該パッケージを前記誘電体層の前記第２の表面の上に重なる構成要素と接続するために前記パッケージ端子と電気的に接続される複数のスタック端子と
を含む、第１の超小型電子パッケージと、
前記第１の超小型電子パッケージの上に重なり、該第１の超小型電子パッケージの前記スタック端子に接合される端子を有する第２の超小型電子パッケージと
を備える、超小型電子アセンブリ。
【請求項２７】
前記第１のパッケージは、
前記インターコネクトエリア内で前記第１の超小型電子素子及び前記第２の超小型電子素子を少なくとも部分的に包囲し、前記誘電体層の前記第２の表面の上に重なる前記第１の超小型電子素子及び前記第２の超小型電子素子の表面を画定する成形封入層と、
前記スタック端子と電気的に接続され、前記成形封入層の表面において露出する端面を有する導電性インターコネクトと
を更に含む、請求項２６に記載のアセンブリ。
【請求項２８】
超小型電子アセンブリであって、該超小型電子アセンブリは、
第１のパッケージであって、
反対側にある第１の表面及び第２の表面を有する基板と、
それぞれ前記第１の表面上の対応する基板コンタクトと電気的に接続される素子コンタクトを有する第１の超小型電子素子及び第２の超小型電子素子であって、該第１の超小型電子素子及び該第２の超小型電子素子は、該第１の超小型電子素子と該第２の超小型電子素子との間に前記第１の表面のインターコネクトエリアを設けるように、前記第１の表面上で互いに離間して配置される、第１の超小型電子素子及び第２の超小型電子素子と、
該パッケージを該パッケージの外部にある構成要素と接続するために前記基板コンタクトと電気的に相互接続される、前記第２の表面にある複数のパッケージ端子と、
前記インターコネクトエリア内で前記基板の前記第１の表面において露出し、前記パッケージ端子のうちの少なくともいくつかと電気的に接続される複数のスタック端子と
を含む、第１のパッケージと、
前記第１の超小型電子パッケージの上に重なり、端子を有する第２の超小型電子パッケージと、
前記第１の超小型電子パッケージの前記スタック端子と前記第２の超小型電子パッケージの前記端子との間に接合される複数の導電性インターコネクトと
を備える、超小型電子アセンブリ。
【請求項２９】
前記第２の超小型電子パッケージは、反対側にある第１の表面及び第２の表面を有する第２の誘電体層と、該誘電体層の前記第１の表面上に取り付けられる少なくとも１つの超小型電子素子とを更に含む、請求項２８に記載の超小型電子アセンブリ。
【請求項３０】
超小型電子アセンブリであって、該超小型電子アセンブリは、
第１のパッケージであって、
反対側にある第１の表面及び第２の表面を有する基板と、
それぞれ前記第１の表面上の対応する基板コンタクトと電気的に接続される素子コンタクトを有する４つの超小型電子素子であって、該超小型電子素子は、該超小型電子素子によって包囲される前記第１の表面のインターコネクトエリアを画定するように、前記第１の表面上に配置される、４つの超小型電子素子と、
該パッケージを該パッケージの外部にある構成要素と接続するために前記基板コンタクトと電気的に相互接続される、前記第２の表面にある複数のパッケージ端子と、
前記パッケージ端子と電気的に接続される、前記第１の表面の前記インターコネクトエリア内にある複数のスタック端子と
を含む、第１のパッケージと、
前記第１の超小型電子パッケージの上に重なり、端子を有する第２の超小型電子パッケージと、
前記第１の超小型電子パッケージの前記スタック端子と前記第２の超小型電子パッケージの前記端子との間に接合される導電性インターコネクトと
を備える、超小型電子アセンブリ。
【請求項３１】
前記超小型電子素子はそれぞれ、内側の前記インターコネクトエリアが長方形エリアとして画定されるように、前記インターコネクトエリアに隣接する周辺エッジを含む、請求項３０に記載の超小型電子アセンブリ。
【請求項３２】
前記第１のスタック端子のうちの少なくともいくつかは、前記第１の超小型電子素子のうちの少なくとも２つと電気的に接続される、請求項３０に記載の超小型電子アセンブリ。
【請求項３３】
超小型電子アセンブリであって、該超小型電子アセンブリは、
第１のパッケージであって、
反対側にある第１の表面及び第２の表面を有する基板と、
それぞれ前記第１の表面上の対応する基板コンタクトと電気的に接続される素子コンタクトを有する第１の超小型電子素子及び第２の超小型電子素子であって、該第１の超小型電子素子及び該第２の超小型電子素子は、該第１の超小型電子素子と該第２の超小型電子素子との間に前記第１の表面のインターコネクトエリアを設けるように、前記第１の表面上に互いに離間して配置される、第１の超小型電子素子及び第２の超小型電子素子と、
前記基板の前記第２の表面において露出する表面を有する複数のコンタクトパッドであって、該コンタクトパッドの前記表面は、該パッケージを該パッケージの外部にある構成要素と接続するために前記基板コンタクトと電気的に相互接続されるパッケージ端子を画定する、複数のコンタクトパッドと、
前記基板の前記第１の表面の少なくとも一部の上に重なり、封入剤表面を画定する成形封入剤層と
を含む、第１のパッケージと、
前記封入剤表面に結合され、該封入剤表面に面する端子を有する第２の超小型電子パッケージと、
少なくとも前記成形封入剤層を貫通して延在し、前記第１の超小型電子パッケージの前記コンタクトパッドと前記第２の超小型電子パッケージの前記端子とを接続する複数の導電性ビアと
を備える、超小型電子アセンブリ。
【請求項３４】
前記導電性ビアは、前記第１のパッケージの前記コンタクトパッドと電気的に接触しながら、該コンタクトパッドを貫通して更に延在する、請求項３３に記載のアセンブリ。
【請求項３５】
前記第２の超小型電子パッケージは、離間して配置される第１の表面及び第２の表面を有する基板を更に含み、前記第２の表面は前記封入剤表面に結合され、前記第２のパッケージの前記端子は前記基板の前記第２の表面において露出する導電性パッドの表面であり、前記導電性ビアは、前記第２のパッケージの前記コンタクトパッドと電気的に接触しながら、該コンタクトパッドを貫通して更に延在する、請求項３３に記載のアセンブリ。
【請求項３６】
請求項１に記載の超小型電子アセンブリと、該超小型電子アセンブリに電気的に接続される１つ又は複数の他の電子構成要素とを備えるシステム。
【請求項３７】
電子アセンブリを作製する方法であって、
第１の超小型電子パッケージと第２の超小型電子パッケージとを組み立てるステップであって、前記第２の超小型電子パッケージは前記第１の超小型電子パッケージの上に重なり、該第２の超小型電子パッケージ上に端子を有し、前記第１の超小型電子パッケージは、
反対側にある第１の表面及び第２の表面と有する基板であって、該基板上に基板コンタクトを有する、基板と、
それぞれ前記基板コンタクトと電気的に接続される素子コンタクトを有する第１の超小型電子素子及び第２の超小型電子素子であって、該第１の超小型電子素子及び該第２の超小型電子素子は、該第１の超小型電子素子と該第２の超小型電子素子との間に第１の表面のインターコネクトエリアを設けるように、前記第１の表面上に互いに離間して配置される、第１の超小型電子素子及び第２の超小型電子素子と、
該パッケージを該パッケージの外部にある構成要素に接続するために前記基板コンタクトと電気的に相互接続される、前記第２の表面にある複数のパッケージ端子と、
該パッケージを前記基板の前記第１の表面の上に重なる構成要素と相互接続するために前記インターコネクトエリア内で第１の表面において露出する複数のスタック端子と
を含む、組み立てるステップと、
前記第２の超小型電子パッケージの前記端子を前記第１の超小型電子パッケージの前記スタック端子と接続するステップであって、前記端子と前記スタック端子との間に電気的接続を形成する、接続するステップと
を含む、電子アセンブリを作製する方法。
【請求項３８】
前記第２の超小型電子パッケージの前記端子を前記第１の超小型電子パッケージの前記スタック端子と接続する前記ステップは、前記パッケージ端子を前記第１の超小型電子パッケージの封入剤層上のインターコネクトの露出した端部に接合するステップを含み、前記封入剤層は少なくとも前記基板の前記面の前記インターコネクトエリアにおいて該第１の表面の上に重なり、前記インターコネクトは該インターコネクトの露出した端部の反対側にある前記スタック端子に接合される、請求項３７に記載の方法。
【請求項３９】
前記第２の超小型電子パッケージの前記端子を前記第１の超小型電子パッケージの前記スタック端子と接続する前記ステップは、前記第１の超小型電子パッケージの封入剤層内の穴の中に導電性結合材料塊状物を堆積するステップを含み、前記封入剤層は少なくとも前記インターコネクトエリアにおいて前記基板の前記第１の表面の上に重なり、前記スタック端子は、前記穴内の前記封入剤層の表面において露出し、前記導電性結合材料塊状物は前記第２のパッケージの前記端子及び前記第１のパッケージの前記スタック端子に接合される、請求項３７に記載の方法。
【請求項４０】
前記第２の超小型電子パッケージの前記端子を前記第１の超小型電子パッケージの前記スタック端子と接続する前記ステップは、
前記第１の超小型電子パッケージの少なくとも封入剤を貫通して複数の穴を形成するステップであって、前記封入剤は少なくとも前記基板の前記第１の表面のインターコネクトエリア内で該第１の表面の上に重なり、前記複数の穴は該穴の第１の端部において前記スタック端子のそれぞれのスタック端子と、かつ該穴の第２の端部において前記第２のパッケージの前記端子のうちの対応する端子と位置合わせされる、形成するステップと、
前記穴を、前記第１の超小型電子パッケージの前記スタック端子及び前記第２のパッケージの前記パッケージ端子と接触している導電性材料で満たすステップと
を含む、請求項３７に記載の方法。
【請求項４１】
前記穴は、前記第１のパッケージの前記基板を貫通して、かつ前記第１のパッケージのそれぞれの前記スタック端子を貫通して更に形成される、請求項４０に記載の方法。
【請求項４２】
前記穴は、前記第２のパッケージの前記基板を貫通して、かつ前記第２のパッケージの対応する端子を貫通して更に形成される、請求項４０に記載の方法。
【請求項４３】
前記第１の超小型電子パッケージは、前記第１の超小型電子素子と前記第２の超小型電子素子との間の前記インターコネクトエリアの両側に離間して配置される第３の超小型電子素子及び第４の超小型電子素子を更に含み、前記第２の超小型電子パッケージの前記端子を前記第１の超小型電子パッケージの前記スタック端子と接続する前記ステップは、前記第１のパッケージの前記第１の超小型電子素子、前記第２の超小型電子素子、前記第３の超小型電子素子、前記第４の超小型電子素子と前記第２のパッケージとの間の接続を容易にする、請求項３７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は改善された超小型電子パッケージ、及びそのようなパッケージを作製する方法に関する。
【０００２】
［関連出願の相互参照］
本出願は、２０１２年１月９日に出願された米国特許出願第１３／３４６，１６７号の継続出願であり、その米国特許出願の開示は本明細書に引用することにより本明細書の一部をなすものとする。
【背景技術】
【０００３】
超小型電子素子は、一般にダイ又は半導体チップと呼ばれる、シリコン又はガリウムヒ素等の半導体材料の薄いスラブを一般的に備えている。半導体チップは通常、数多くの能動デバイス又は受動デバイスを具現し、それらのデバイスを内部で互いに電気的に接続し、例えば、集積回路として回路機能を実行することができる。半導体チップは、一般的に、個々の予めパッケージされたユニットとして提供される。いくつかのユニット設計では、半導体チップは基板又はチップキャリアに実装される。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体のパッケージングにおいて上記のような進歩があったが、電気的相互接続の信頼性を向上させつつパッケージの全体サイズを低減するのに役立つことができる改善が依然として必要である。本発明のこれらの特性は、以下に説明する超小型電子パッケージの構造及び超小型電子パッケージを作製する方法によって達成することができる。
【課題を解決するための手段】
【０００５】
本開示の態様は、第１の超小型電子パッケージを備える超小型電子アセンブリに関する。第１の超小型電子パッケージは基板を有し、該基板は反対側にある第１の表面及び第２の表面と、該基板上に基板コンタクトとを有する。前記第１のパッケージは、それぞれ前記基板コンタクトと電気的に接続される素子コンタクトを有する第１の超小型電子素子及び第２の超小型電子素子を更に含み、該第１の超小型電子素子及び該第２の超小型電子素子は、該第１の超小型電子素子と該第２の超小型電子素子との間に第１の表面のインターコネクトエリアを設けるように、前記第１の表面上に互いに離間して配置される。前記パッケージを該パッケージの外部にある構成要素に接続するために、前記第２の表面にある複数のパッケージ端子が前記基板コンタクトと電気的に相互接続される。前記パッケージを前記基板の前記第１の表面の上に重なる構成要素と相互接続するために、複数のスタック端子が前記インターコネクトエリア内で第１の表面において露出する。該アセンブリは、前記第１の超小型電子パッケージの上に重なり、前記第１の超小型電子パッケージの前記スタック端子に接合される端子を有する第２の超小型電子パッケージを更に備える。
【０００６】
前記パッケージ端子及び前記スタック端子はそれぞれ電気的に接続される対として互いに重なり合うことができる。一例では、前記パッケージ端子及び前記スタック端子は前記基板を貫通する導電性ビアの両端とすることができる。
【０００７】
前記スタック端子のうちの更なるスタック端子が、前記インターコネクトエリアの外側の、前記基板の前記第１の表面の一部にあることができる。一実施形態では、前記第１の超小型電子パッケージは、前記第１の超小型電子素子と前記第２の超小型電子素子との間の前記インターコネクトエリアの両側に離間して配置される第３の超小型電子素子及び第４の超小型電子素子を更に含むことができる。このような実施形態では、前記スタック端子のうちの更なるスタック端子は、前記超小型電子素子のうちの隣接する超小型電子素子によって画定される、前記基板の角領域内にあることができる。付加的に又は代替的に、前記スタック端子のうちの少なくともいくつかは、前記第１の超小型電子素子及び前記第２の超小型電子素子の両方と接続することができる。このような例では、前記第１の超小型電子素子及び前記第２の超小型電子素子の両方と接続される前記スタック端子のうちの少なくともいくつかは、コマンド信号、アドレス信号及びタイミング信号のうちの少なくとも１つを搬送するように構成することができる。
【０００８】
前記第１の超小型電子パッケージは、前記基板の前記第１の表面の少なくとも一部の上に重なる成形封入剤層を更に含むことができ、前記第１の導電性インターコネクトの少なくとも一部は、前記成形封入剤層を貫通して、露出した端部まで延在する第１の導電性ビアを備えることができる。一実施形態では、前記第１の超小型電子素子及び前記第２の超小型電子素子のコンタクト支持面は前記基板に面することができ、前記基板コンタクトは前記第２の表面において露出する基板コンタクトを含み、前記素子コンタクトはワイヤボンドによって前記基板コンタクトと接続することができる。
【０００９】
前記超小型電子アセンブリは、前記第１の表面において露出する基板コンタクトを含むことができる。このような実施形態では、前記第１の超小型電子素子及び前記第２の超小型電子素子の前記素子コンタクトは、前記第１の表面において露出する前記基板コンタクトに面することができ、該基板コンタクトに接合することができる。
【００１０】
前記第２の超小型電子パッケージは、第２の基板に取り付けられる第３の超小型電子素子を含むことができる。このような実施形態では、前記第２のパッケージの前記端子は前記第２の基板上にあり、前記第３の超小型電子素子と電気的に接続される。一例では、前記第２の超小型電子パッケージは、離間して配置される第１の表面及び第２の表面を有する基板と、該基板の前記第２の表面上に取り付けられる第３の超小型電子素子及び第４の超小型電子素子とを含むことができる。前記第３の超小型電子素子及び前記第４の超小型電子素子は、前記第２のパッケージの前記基板上に離間して配置して、その中にインターコネクトエリアを画定することができ、前記端子は、前記インターコネクトエリア内で前記第２のパッケージの前記基板の前記第２の表面において露出することができる。前記第２のパッケージの前記基板は、該基板の前記第１の表面と前記第２の表面との間に該基板を貫通する窓を更に含むことができ、前記第２のパッケージの前記端子は、前記窓を通って延在するワイヤボンドによって、前記第１のパッケージの前記スタック端子に接合することができる。更なる実施形態では、前記第１のパッケージの前記基板は、前記第１の超小型電子素子及び前記第２の超小型電子素子のうちの少なくとも１つを包囲する周辺エリアを画定することができ、前記周辺エリア内に更なるスタック端子が位置する。前記周辺エリアは、前記第３の超小型電子素子及び前記第４の超小型電子素子の少なくとも１つを包囲することができ、周辺エッジが前記周辺エリアを画定することができる。前記周辺エリア内に更なる端子が位置することができ、前記第１のパッケージの前記更なるスタック端子の少なくともいくつかは、前記第２のパッケージの前記基板の前記周辺エッジを越えて延在するワイヤボンドによって前記第２のパッケージの前記更なる端子の少なくともいくつかと接合することができる。
【００１１】
第３の超小型電子パッケージが前記第１の超小型電子パッケージの上に重なることができ、前記第１の超小型電子パッケージの前記パッケージ端子に接合される端子を有することができる。さらに、前記超小型電子アセンブリは、表面において露出した回路コンタクトを有する回路パネルを備えることができる。前記第１の超小型パッケージの前記パッケージ端子は前記回路コンタクトと電気的に接続することができる。前記第２の超小型電子パッケージの端子はパッケージ端子又はスタック端子のうちの少なくとも１つとすることができる。前記第１のパッケージの前記スタック端子は前記第２のパッケージの前記パッケージ端子と電気的に接続することができる。さらに、前記第１のパッケージ及び前記第２のパッケージの前記スタック端子は電気的に接続することができる。
【００１２】
前記超小型電子アセンブリは、前記第１の超小型パッケージと前記第２の超小型電子パッケージとの間にヒートスプレッダを更に備えることができる。前記ヒートスプレッダは、前記インターコネクトエリアの少なくとも一部の上に重なる、該ヒートスプレッダを貫通して形成される開口部を有することができる。前記第２の超小型電子パッケージの前記スタック端子は、前記開口部を通して前記第１の超小型電子パッケージの前記スタック端子と接続することができる。前記ヒートスプレッダは第１のヒートスプレッダとすることができ、第２のヒートスプレッダを更に備えるアセンブリの実施形態において、前記第１のヒートスプレッダは前記インターコネクトエリアの第１の側に配置され、前記第２のヒートスプレッダは前記インターコネクトエリアの第２の側に配置される。前記第１のヒートスプレッダと前記第２のヒートスプレッダとの間に間隙を画定することができ、前記第２の超小型電子パッケージの前記スタック端子は前記間隙を通して前記第１の超小型電子パッケージの前記スタック端子と接続することができる。
【００１３】
本開示の別の態様は、第１の超小型電子素子及び第２の超小型電子素子を有する第１の超小型電子パッケージを備える、超小型電子アセンブリに関する。各超小型電子素子は、その前面及び背面と、それぞれの前面において露出する素子コンタクトとを有する。前記第１の超小型電子素子及び前記第２の超小型電子素子は、該第１の超小型電子素子と該第２の超小型電子素子との間にインターコネクトエリアを設けるように互いに横方向に離間して配置される。前記第１の超小型電子パッケージは、前記第１の超小型電子素子及び前記第２の超小型電子素子の前記前面の上に重なり、前記超小型電子素子の前記前面から離れるように面する表面を有する誘電体層を更に有する。前記誘電体層は前記第１の表面の反対側にある第２の表面を更に有する。複数のパッケージ端子が前記誘電体層の前記第１の表面において露出し、前記誘電体層に沿って延在するトレースを通して前記素子コンタクトと電気的に接続され、前記トレースから延在し、前記素子コンタクトと接触している第１の金属化ビアと電気的に接続される。複数のスタック端子が前記誘電体層の前記第２の表面において露出し、前記パッケージを前記誘電体層の前記第２の表面の上に重なる構成要素と接続するために前記パッケージ端子と電気的に接続される。前記アセンブリは、前記第１の超小型電子パッケージの上に重なり、該第１の超小型電子パッケージの前記スタック端子に接合される端子を有する第２の超小型電子パッケージとを更に備える。
【００１４】
一例では、前記第１のパッケージは、前記インターコネクトエリア内で前記第１の超小型電子素子及び前記第２の超小型電子素子を少なくとも部分的に包囲し、前記誘電体層の前記第２の表面の上に重なる前記第１の超小型電子素子及び前記第２の超小型電子素子の表面を画定する成形封入層を更に含む。導電性インターコネクトが、前記スタック端子と電気的に接続され、前記成形封入層の表面において露出する端面を有することができる。
【００１５】
本開示の更に別の態様は、第１のパッケージを備える超小型電子アセンブリに関する。前記第１のパッケージは、反対側にある第１の表面及び第２の表面を有する基板を有する。前記第１のパッケージは、それぞれ前記第１の表面上の対応する基板コンタクトと電気的に接続される素子コンタクトを有する第１の超小型電子素子及び第２の超小型電子素子を更に含む。前記第１の超小型電子素子及び前記第２の超小型電子素子は、前記第１の超小型電子素子と前記第２の超小型電子素子との間に前記第１の表面のインターコネクトエリアを設けるように、前記第１の表面上で互いに離間して配置される。前記第２の表面にある複数のパッケージ端子が、前記パッケージを該パッケージの外部にある構成要素と接続するために前記基板コンタクトと電気的に相互接続される。前記インターコネクトエリア内で前記基板の前記第１の表面において露出する複数のスタック端子が、前記パッケージ端子のうちの少なくともいくつかと電気的に接続される。前記アセンブリは、前記第１の超小型電子パッケージの上に重なり、端子を有する第２の超小型電子パッケージを更に備える。複数の導電性インターコネクトが、前記第１の超小型電子パッケージの前記スタック端子と前記第２の超小型電子パッケージの前記端子との間に接合される。
【００１６】
前記第２の超小型電子パッケージは、反対側にある第１の表面及び第２の表面を有する第２の誘電体層と、該誘電体層の前記第１の表面上に取り付けられる少なくとも１つの超小型電子素子とを更に有することができる。
【００１７】
本開示の別の実施形態による超小型電子アセンブリは、第１のパッケージを備え、該第１のパッケージは、反対側にある第１の表面及び第２の表面を有する基板と、それぞれ前記第１の表面上の対応する基板コンタクトと電気的に接続される素子コンタクトを有する４つの超小型電子素子とを有する。前記超小型電子素子は、該超小型電子素子によって包囲される前記第１の表面のインターコネクトエリアを画定するように、前記第１の表面上に配置される。前記第２の表面にある複数のパッケージ端子が、前記パッケージを該パッケージの外部にある構成要素と接続するために前記基板コンタクトと電気的に接続される。前記第１の表面の前記インターコネクトエリア内にある複数のスタック端子が前記パッケージ端子と電気的に接続される。前記アセンブリは、前記第１の超小型電子パッケージの上に重なり、端子を有する第２の超小型電子パッケージを更に備える。前記第１の超小型電子パッケージの前記スタック端子と前記第２の超小型電子パッケージの前記端子との間に導電性インターコネクトが接合される。前記超小型電子素子はそれぞれ、内側の前記インターコネクトエリアが長方形エリアとして画定されるように、前記インターコネクトエリアに隣接する周辺エッジを含むことができる。前記第１のスタック端子のうちの少なくともいくつかは、前記導電性素子のうちの少なくとも２つと電気的に接続することができる。
【００１８】
本開示の別の態様は、第１のパッケージを備える超小型電子アセンブリに関する。前記第１のパッケージは、反対側にある第１の表面及び第２の表面を有する基板を有する。前記第１のパッケージはまた、それぞれ前記第１の表面上の対応する基板コンタクトと電気的に接続される素子コンタクトを有する第１の超小型電子素子及び第２の超小型電子素子を含み、該第１の超小型電子素子及び該第２の超小型電子素子は、該第１の超小型電子素子と該第２の超小型電子素子との間に前記第１の表面のインターコネクトエリアを設けるように、前記第１の表面上に互いに離間して配置される。複数のコンタクトパッドが、前記基板の前記第２の表面において露出する表面を有し、前記コンタクトパッドの前記表面は、前記パッケージを該パッケージの外部にある構成要素と接続するために前記基板コンタクトと電気的に相互接続されるパッケージ端子を画定する。成形封入剤層が、前記基板の前記第１の表面の少なくとも一部の上に重なり、封入剤表面を画定する。前記アセンブリは、前記封入剤表面に結合され、該封入剤表面に面する端子を有する第２の超小型電子パッケージを更に備える。複数の導電性ビアが、少なくとも前記成形封入剤層を貫通して延在し、前記第１の超小型電子パッケージの前記コンタクトパッドと前記第２の超小型電子パッケージの前記端子とを接続する。
【００１９】
前記導電性ビアは、前記第１のパッケージの前記コンタクトパッドと電気的に接触しながら、該コンタクトパッドを貫通して更に延在することができる。前記第２の超小型電子パッケージは、離間して配置される第１の表面及び第２の表面を有する基板を更に含むことができる。前記第２の表面は前記封入剤表面に結合することができ、前記第２のパッケージの前記端子は前記基板の前記第２の表面において露出する導電性パッドの表面とすることができる。前記導電性ビアは、前記第２のパッケージの前記コンタクトパッドと電気的に接触しながら、該コンタクトパッドを貫通して更に延在することができる。
【００２０】
本開示の別の態様によるシステムは、上記で論考した実施形態のうちの任意のものによる超小型電子アセンブリと、該超小型電子アセンブリに電気的に接続される１つ又は複数の他の電子構成要素とを備えることができる。
【００２１】
本開示の更なる態様は、電子アセンブリを作製する方法に関する。該方法は、第１の超小型電子パッケージと第２の超小型電子パッケージとを組み立てるステップを含み、前記第２の超小型電子パッケージは前記第１の超小型電子パッケージの上に重なり、該第２の超小型電子パッケージの上に端子を有する。前記第１の超小型電子パッケージは基板を含み、該基板は反対側にある第１の表面及び第２の表面と、該基板版上に基板コンタクトとを有する。前記第１のパッケージは、それぞれ前記基板コンタクトと電気的に接続される素子コンタクトを有する第１の超小型電子素子及び第２の超小型電子素子を更に含む。該第１の超小型電子素子及び該第２の超小型電子素子は、該第１の超小型電子素子と該第２の超小型電子素子との間に前記第１の表面のインターコネクトエリアを設けるように、前記第１の表面上に互いに離間して配置される。前記パッケージを前記パッケージの外部にある構成要素に接続するために、前記第２の表面にある複数のパッケージ端子が前記基板コンタクトと電気的に相互接続される。前記パッケージを前記基板の前記第１の表面の上に重なる構成要素と相互接続するために、複数のスタック端子が前記第１の表面の前記インターコネクトエリア内で露出する。前記方法は、前記第２の超小型電子パッケージの前記端子を前記第１の超小型電子パッケージの前記スタック端子と接続するステップであって、前記端子と前記スタック端子との間に電気的接続を形成する、接続するステップを更に含む。
【００２２】
一実施形態では、前記第２の超小型電子パッケージの前記端子を前記第１の超小型電子パッケージの前記スタック端子と接続する前記ステップは、前記パッケージ端子を前記第１の超小型電子パッケージの封入剤層上のインターコネクトの露出した端部に接合するステップを含み、前記封入剤層は少なくとも前記基板の前記第１の表面の前記インターコネクトエリアにおいて該第１の表面の上に重なる。このような例では、前記インターコネクトはその露出した端部の反対側にある前記スタック端子に接合することができる。別の実施形態では、前記第２の超小型電子パッケージの前記端子を前記第１の超小型電子パッケージの前記スタック端子と接続する前記ステップは、前記第１の超小型電子パッケージの封入剤層内の穴の中に導電性結合材料塊状物を堆積するステップを含み、前記封入剤層は少なくとも前記インターコネクトエリアにおいて前記基板の前記第１の表面の上に重なる。このような実施形態では、前記スタック端子は、前記穴内の前記封入剤層の表面において露出することができ、前記導電性結合材料塊状物は前記第２のパッケージの前記端子及び前記第１のパッケージの前記スタック端子に接合することができる。
【００２３】
更なる実施形態では、前記第２の超小型電子パッケージの前記端子を前記第１の超小型電子パッケージの前記スタック端子と接続する前記ステップは、前記第１の超小型電子パッケージの少なくとも封入剤を貫通して複数の穴を形成するステップを含むことができ、前記封入剤は少なくとも前記基板の第１の表面のインターコネクトエリア内で該第１の表面の上に重なる。前記複数の穴は該穴の第１の端部において前記スタック端子のそれぞれのスタック端子と、かつ該穴の第２の端部において前記第２のパッケージの前記端子のうちの対応する端子と位置合わせすることができる。このような方法は、前記穴を、前記第１の超小型電子パッケージの前記スタック端子及び前記第２のパッケージの前記パッケージ端子と接触している導電性材料で満たすステップを更に含むことができる。前記穴は、前記第１のパッケージの前記基板を貫通して、かつ前記第１のパッケージのそれぞれの前記スタック端子を貫通して更に形成することができる。代替的に、前記穴は、前記第２のパッケージの前記基板を貫通して、かつ前記第２のパッケージの対応する端子を貫通して更に形成することができる。
【００２４】
次に、本発明の様々な実施形態を、添付図面を参照して説明する。これらの図面は、本発明のいくつかの実施形態しか示しておらず、したがって、本発明の範囲を限定するものとみなされるべきでないことが理解される。
【図面の簡単な説明】
【００２５】
【図１】本開示の一実施形態による、超小型電子パッケージを含むアセンブリの断面図である。
【図１Ａ】代替のアセンブリの一部の詳細図である。
【図２】図１に示されるような更なる超小型電子パッケージを含む更なるアセンブリの断面図である。
【図３Ａ】代替の超小型電子パッケージを組み込む代替のアセンブリの断面図である。
【図３Ｂ】代替の超小型電子パッケージを組み込む代替のアセンブリの断面図である。
【図３Ｃ】代替の超小型電子パッケージを組み込む代替のアセンブリの断面図である。
【図４】代替の超小型電子パッケージの代替のアセンブリの断面図である。
【図５Ａ】代替の超小型電子パッケージの更なる代替のアセンブリの断面図である。
【図５Ｂ】代替の超小型電子パッケージの更なる代替のアセンブリの断面図である。
【図６】図１に示されるタイプの超小型電子パッケージを含む代替のアセンブリの図である。
【図７】図１に示されるタイプの超小型電子パッケージを含む更なる代替のアセンブリの図である。
【図８】本発明の更なる実施形態による、更なる代替の超小型電子パッケージの様々なアセンブリのうちの１つの断面図である。
【図９】本発明の更なる実施形態による、更なる代替の超小型電子パッケージの様々なアセンブリのうちの１つの断面図である。
【図１０】本発明の更なる実施形態による、更なる代替の超小型電子パッケージの様々なアセンブリのうちの１つの断面図である。
【図１１】図８に示されるような超小型電子パッケージを組み込む、図６に示されるタイプのアセンブリの図である。
【図１２】図８に示されるような超小型電子パッケージを組み込む、図７に示されるタイプのアセンブリの図である。
【図１３】図８に示されるタイプの更なる超小型電子素子を含むアセンブリの断面図である。
【図１４】更なる代替の超小型電子パッケージのアセンブリの断面図である。
【図１５】図１４に示されるアセンブリにおいて用いられるような超小型電子パッケージの平面図である。
【図１６】図１４に示されるアセンブリにおいて用いることができる代替の超小型電子パッケージの平面図である。
【図１７】図１４に示されるアセンブリにおいて用いることができる代替の超小型電子パッケージの平面図である。
【図１８】本発明の一実施形態による、超小型電子アセンブリを備えるシステムを示す図である。
【発明を実施するための形態】
【００２６】
ここで図を参照すると、類似の参照番号を用いて類似の機構を示しており、図１は、回路パネル７０上の超小型電子パッケージ１０Ａ及び１０Ｂの超小型電子アセンブリ８を示す。図示される実施形態では、パッケージ１０Ａ及び１０Ｂは実質的に同一であり、それぞれ基板１２の前面１４上に取り付けられる複数の超小型電子素子４０を含む。一例において、各超小型電子素子は、複数の能動回路素子、例えば、半導体デバイスを具現する半導体チップとすることができるか、又は半導体チップを含むことができ、それらの回路素子は、例えば、集積回路として電気的に構成することができる。別の例として、各超小型電子素子は、キャパシタ、インダクタ又は抵抗器等の複数の受動回路素子を含むことができ、それらの回路素子は、場合によって、受動デバイスのみとして、又は能動回路素子、すなわち、能動デバイスとともに半導体チップ内に具現することができる。図示される実施形態では、各パッケージ１０Ａ及び１０Ｂは２つの超小型電子素子４０を含むが、実施形態によっては、１つのパッケージ（後に論じられるパッケージ等）が、３つ、４つ、又はそれ以上等、３つ以上の超小型電子素子を含むことができる。
【００２７】
図１の例示的な実施形態では、超小型電子素子４０はフェイスダウンワイヤボンド構成においてそれぞれの基板に取り付けられる。この構成では、超小型電子素子４０は、その前面４２が基板１２の前面１４に面するようにして取り付けられる。素子コンタクト４６が超小型電子素子４０の前面４２に露出しており、基板配線２２と電気的に接続され、基板配線は、基板１２上に形成されるか、又は基板１２内に少なくとも部分的に埋め込まれるトレース又はコンタクトパッドを含むことができる。図示される実施形態では、素子コンタクト４６は、基板１２の窓３２を通り抜けるワイヤボンド４８によって、基板配線２２と接続される。図１には一対のワイヤボンド４８しか示されないが、複数のワイヤボンドが行（図１５を参照）に沿って延在することができ、複数のワイヤボンド対を受け入れるように延長された窓を通り抜けることができる。封入剤５０が、窓３２のエリア内のワイヤボンド４８と、基板１２の背面１６を越えて基板１２の外側に延在するワイヤボンド部分とを包囲し、保護することができる。成形誘電体層５２が、超小型電子素子のエッジ４５と、図１のフェイスダウン構成の場合、前面４２とを含めて、超小型電子素子４０を少なくとも部分的に包囲することができる。成形誘電体層５２は、超小型電子素子４０を基板１２の前面１４に更に結合することができる。成形誘電体層５２は、超小型電子素子４０の背面４４と実質的に同一平面をなすことができるか、又は背面４４の上に重なり、超小型電子素子４０を完全に封入することができる表面５４を画定する。代替的には、図１Ａにおいて見られるように、リードのうちのいくつか又は全てがビームリード１３７とすることができ、ビームリードは第２の基板１２０の表面１２３又は１２４に対して平行な方向に延在し、開口部１２６と位置合わせされた部分を有し、第１の超小型電子素子１０２のコンタクト１１２に接合される。
【００２８】
基板配線２２は、基板１２の背面１６において露出する複数のパッケージ端子２６を含むことができる。パッケージ端子２６はパッケージ１０Ａ又は１０Ｂのいずれか又は両方の超小型電子素子４０と電気的に接続することができ、更に互いに相互接続することができる。パッケージ端子２６は、パッケージ１０Ａ又は１０Ｂをパッケージ１０Ａ、１０Ｂの外部にある構成要素と接続する際に用いるために利用可能である。例えば、パッケージ１０Ａ内のパッケージ端子２６を用いて、パッケージ１０Ａを回路パネル７０の表面において露出する回路コンタクト７２と接続することができ、回路パネル７０はプリント回路基板（「ＰＣＢ」）等とすることができる。パッケージ１０Ｂのパッケージ端子２６は別の例を示しており、パッケージ端子２６を用いて、後に更に詳細に論じられる、パッケージ１０Ａ、１０Ｂの構造を貫通して、パッケージ１０Ａ等の別のパッケージと電気的に接続することができる。
【００２９】
超小型電子素子４０は、第１の表面１４上に離間して配置され、その間にインターコネクトエリア１８を画定するように、パッケージ１０Ａ、１０Ｂ内のそれぞれの基板１２に沿って配置される。図１に示される実施形態では、超小型電子素子４０は、そのエッジ面４５が、その間にインターコネクトエリア１８を画定するために離間して配置されるように互いに面し、かつ実質的に平行であるように配置される。しかしながら、エッジ面４５が平行である必要はない。図示される実施形態では、インターコネクトエリア１８は、その２つの面において超小型電子素子４０のエッジ４５によって、残りの２つの面において基板１２のエッジによって画定することができる。他の実施形態では、インターコネクトエリア１８は、超小型電子素子４０の外面間に延在する架空の境界によって画定されると見なすことができる。例えば、４つの超小型電子素子４０を備える実施形態では、インターコネクトエリア１８は、４つの面において、個々の超小型電子素子４０のエッジ４５によって画定することができる。５つ以上の超小型電子素子を備える実施形態では、インターコネクトエリアは、例えば、超小型電子素子が存在する数と同数の面において、超小型電子素子によって完全に囲むことができる。
【００３０】
基板１２の前面１４として露出するインターコネクトエリア１８内に複数のスタック端子２８が配置される。本明細書で用いられる場合の「において露出している」という語は、基板１２上のスタック端子２８のためのいかなる特定の取着手段、又はスタック端子２８と基板１２との間のいかなる相対位置も指すものではない。そうではなく、この語は、導電性構造体が、誘電性構造体の外側から誘電性構造体の表面に向かって、誘電性構造体の表面に対して垂直な方向に移動する理論上の地点との接触に利用可能であることを指す。したがって、誘電性構造体の表面において露出している端子又は他の導電性構造体は、そのような表面から突出することができるか、そのような表面と面一とすることができるか、又は、そのような表面に対して凹状になっているとともに誘電性体の穴又は窪みを通して露出することができる。スタック端子２８は、その種々の行又は列を含むことができる個々の端子２８のアレイとすることができる。２つのスタック端子２８のみを有する構成、又はパッケージ１０Ａ若しくは１０Ｂの他の要素との接続に基づいて選択された種々の場所において３つ以上の端子を有する構成を含む、端子２８の他の代替構成も可能である。スタック端子２８は、同じパッケージ１０Ａ若しくは１０Ｂの超小型電子素子４０と、又は他のスタック端子２８と、又はパッケージ端子２６と相互接続できるように、基板配線２２の一部とすることができるか、又は別の方法で基板配線２２と接続することができる。
【００３１】
スタック端子２８を用いて、関連付けられるパッケージ１０Ａ又は１０Ｂを、基板１２の前面１４の上に重なる外部構成要素と接続することができる。一例では、複数のインターコネクト素子５６をスタック端子２８と接続することができ、それらのインターコネクト素子は、そこからその端面５８まで上方に延在することができ、その端面５８は成形誘電体層５２の表面５４において露出することができる。インターコネクト５６は、結合金属又は他の導電性材料からなるピン、ポスト、塊状物とすることができ、例えば、それらの材料はハンダ、又は銅、金、銀、スズ、ビスマス、インジウム、アルミニウム、ニッケル等の金属を含むことができる。図示される実施形態では、インターコネクト５６は、基板１２の前面１４から離れるように延在し、成形誘電体層５２を貫通して延在するピンの形をとる。そのような実施形態では、端面５８は、別の構成要素と相互接続するために表面５４において露出する端子を形成することができる。他の実施形態では、端面５８は、端面５８自体の表面積よりも大きな表面積を有する端子を設けるために、端面と接続されるコンタクトによって覆うことができる。
【００３２】
図１に示されるように、パッケージ１０Ｂは、パッケージ１０Ａの上方に取り付けることができ、例えば、その取付けは接着層６０を用いて行うことができ、接着層は、パッケージ１０Ａの表面５４とパッケージ１０Ｂの基板１２の第２の表面１６との間に位置決めすることができるエポキシ又は別の硬化性材料等の誘電体材料から形成することができる。上記のような、ハンダ等の導電性材料又は結合材料の塊状物が、パッケージ１０Ａのインターコネクト５６の端面５８と、パッケージ１０Ｂのパッケージ端子２６とを接続することができる。こうして、この構成は、パッケージ１０Ａのスタック端子２８とパッケージ１０Ｂのパッケージ端子２６との間の接続を提供し、アセンブリ８にわたる複数の更なる接続を容易にすることができる。例えば、この構成は、パッケージ１０Ｂの超小型電子素子４０の一方又は両方と、回路パネル７０、それゆえ、回路パネルと接続される任意の他の構成要素との間の接続を提供することができる。別の例では、この構成は、パッケージ１０Ｂの超小型電子構成要素４０の一方又は両方と、パッケージ１０Ａの超小型電子構成要素の一方又は両方との間の接続を提供することができる。そのような接続によって助長される特定の接続は、個々のスタック端子２８に対して行われる特定の接続を含む、各パッケージ１０Ａ及び１０Ｂ内の基板配線２２を適応させることによって行うことができる。
【００３３】
図１に示される超小型電子アセンブリ８等の超小型電子アセンブリ８を形成する方法が、超小型電子パッケージ１０Ａ及び１０Ｂを上記で説明された構成で別々に作製又は形成することを含むことができる。その後、パッケージ１０Ｂの対応するパッケージ端子２６がパッケージ１０Ａの対応するインターコネクト５６と位置合わせするように、パッケージ１０Ａ及び１０Ｂを互いに位置合わせすることができる。その後、例えば、塊状物６２の形をとるハンダ等の導電性結合材料を用いて互いに接合することによって、パッケージ１０Ｂの対応するパッケージ端子２６を、それぞれのインターコネクト５６の端部５８と電気的に接続することができる。その後、向かい合う表面１６と５４との間に、かつ結合金属塊状物６２の周囲に接着層６０を注入するか、別の方法で堆積して、パッケージ１０Ａ及び１０Ｂを互いに固定することができる。
【００３４】
パッケージ１０Ａにおいて、いくつかのパッケージ端子２６及びスタック端子２８は互いに直接重なり合うことができ、基板１２を貫通して延在するビア３０によって互いに電気的に接続することができる。図示される具体的な実施形態では、ビア３０は、その端部がそれぞれスタック端子２８及びパッケージ端子２６であるように、各端部が前面１４及び背面１６上で露出することができる。コンタクトパッドがビア３０の上に重なり、スタック端子２８及びパッケージ端子２６を形成する実施形態を含む、他の実施形態も可能である。パッケージ１０Ａによって示されるように、ビア３０は基板配線２２と接続することができ、基板配線２２は背面１６に沿って延在し、ビア３０から１つ又は複数の横方向にずれたパッケージ端子を含む。類似の構成も可能であり、基板配線２２は前面１４に沿って延在し、ビア３０からずれたスタック端子２８を含む。ずれたパッケージ端子２６を含むパッケージ１０Ａ等のパッケージの実施形態は、（例えば、パッケージ１０Ｂの代わりに）別のパッケージの上に重なることもでき、そのようにずれていることは、異なるパッケージにおけるインターコネクト５６の異なる空間配置を補償することができるか、又は特定の接続を再分配することができる。
【００３５】
図２に示されるように、パッケージ１０Ｃ及び１０Ｄ等の更なる超小型電子パッケージをアセンブリ８に収容することができる。図示される実施形態において、パッケージ１０Ｃ及び１０Ｄは、構造に関してパッケージ１０Ｂに類似であり、パッケージ１０Ｃのパッケージ端子２６をパッケージ１０Ｂのインターコネクト５６の端面５８と接続できるようになっている。同様に、パッケージ１０Ｄのパッケージ端子２６は、パッケージ１０Ｃのインターコネクト５６の端面５８と接続することができる。いずれの場合も、パッケージは接着層６２を用いて互いに結合することができ、パッケージ端子２６は結合金属塊状物６２を用いて、インターコネクト５６の端面５８と接続することができる。図１の実施形態と同様に、パッケージ１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ間の相互接続は、アセンブリ要素間のいくつかの異なる相互接続を達成することができる。例えば、パッケージ１０Ｃ及び１０Ｄの超小型電子素子４０は、パッケージ１０Ａ及び１０Ｂを通して回路パネル７０に接続することができる。さらに、アセンブリ８内の超小型電子素子４０のいずれかを、任意の介在するパッケージのインターコネクト５６を通して、残りの超小型電子素子４０のいずれかと接続することができる。
【００３６】
図２に示されるようなパッケージ８を作製する方法は、図１のパッケージ８を作製するための上記の方法と同様にすることができるが、更なるパッケージ１０Ｃ及び１０Ｄを取り付けるために更なる同様のステップが含まれる。
【００３７】
超小型電子素子間のインターコネクトエリア内のスタック端子を用いて、そのようにしていくつかの他のタイプのパッケージを接続することができる。さらに、そのようなスタック端子から外部パッケージ端子へのいくつかの異なる接続も可能である。図３Ａ〜図３Ｃに示される例では、パッケージ１１０Ａ及び１１０Ｂはそれぞれ、構造に関して、図１に示されるようなパッケージ１０Ａ及び１０Ｂに類似である。しかしながら、図３Ａ〜図３Ｃの実施形態では、インターコネクト１５６は、例えば、結合金属、例えば、ハンダ、スズ、インジウム、金若しくはそれらの組み合わせ、又は数ある中でも、導電性ペースト、導電性マトリックス材料等の他の導電性結合材料からなる導電性塊状物の形をとる。図３Ｃに示される例では、結合金属インターコネクト１５６はパッケージ１１０Ａのスタック端子１２８からパッケージ１１０Ｂのパッケージ端子１２６までの端子間にわたって延在する。そのような実施形態では、パッケージ１１０Ａの成形誘電体層１５２内に穴を開け、表面１５４上でスタック端子１２８を露出させることができる。パッケージ１１０Ｂを組み付ける前に、接着層１６０が形成される場合、これらの穴は接着層１６０を貫通して延在することもできる。そうでない場合には、ハンダ等の結合金属を、スタック端子１２８と接触するようにそのような穴内に堆積することができ、パッケージ１１０Ｂをパッケージ１１０Ａに組み付けることができ、結合金属をリフローすることによって、インターコネクト１５６をパッケージ端子１２６と接続することができる。一例では、その後、パッケージ１１０Ａと１１０Ｂとの間、及びインターコネクト１５６の露出した部分の周囲に接着層１６０を注入することができる。
【００３８】
図３Ａの変形形態である図３Ｂの例では、スタック端子１２８及びパッケージ端子１２６は、パッケージ１１０Ａ内の基板１１２の第２の表面１１６に隣接して位置決めされるコンタクトパッド１３４の向かう合う表面である。図示されるように、スタック端子１２８は、基板１１２内の開口部１３６によって、基板１１２の第１の表面１１４において露出する。そのような実施形態では、結合金属インターコネクト１５６が、基板１１２内の開口部１３６の中に更に延在し、スタック端子１２８と接合することができる。図３Ｃは、図３Ｂの例の更なる変形形態を示しており、コンタクトパッド１３４がパッケージ１１０Ａの基板１１２の第１の表面１１４に隣接している。パッケージ端子１２６が、基板１１２内の開口部１３６によって第２の表面１１６において露出する。ハンダボール１７４が開口部１３６の中に延在し、上記で論じられたように、外部構成要素と接続するためにパッケージ端子１２６と接続する。図３Ｃにおけるパッケージ１１０Ｂは、パッケージ１１０Ａの場合と類似の端子構造を含む。結合金属インターコネクト１５６がパッケージ１１０Ｂの基板１１２内の開口部１３６を貫通して延在し、そのパッケージ端子１２６と接続する。図３Ａ〜図３Ｃにおいて示されるように、超小型電子パッケージ１０８を作製する方法において、パッケージ１１０Ｂを組み付ける前に、パッケージ１１０Ａ内に開口部１３６を含むことができる。パッケージ１１０Ｂを組み付けるためにパッケージ１１０Ａが設けられるとき、開口部１３６内にインターコネクト塊状物１５６を含むことができる。その後、塊状物１５６を加熱して、パッケージ１１０Ｂのパッケージ端子１２６と接合するための結合材料をリフローすることができる。代替的には、組み付ける前に開口部１３６を空にしておくことができ、その時点で、その中に流動可能状態で結合金属を堆積することができ、パッケージ１０Ｂのパッケージ端子１２６と更に接合することができる。更なる代替形態では、開口部１３６を、成形誘電体１５２の表面１５４と実質的に同一平面をなす結合金属インターコネクト１３６で満たすことができる。組み付け時に、更なる結合金属をそれに追加し、パッケージ１１０Ｂのパッケージ端子１２６と接合することができる。
【００３９】
図４は更なる代替の構成を示しており、インターコネクト２５６が、パッケージ２１０Ａのスタック端子２２８をパッケージ２１０Ｂのスタック端子２２８に直接接続するワイヤボンドの形をとることができるように、パッケージ２１０Ｂの基板２１２を貫通して窓２１９が形成される。そのような実施形態において、パッケージ２１０Ｂの基板配線２２２は、スタック端子２２８と、スタック端子２２８と反対面２１６にあるワイヤボンド２４８とを接続することができる。場合によっては、一度に、超小型電子素子２４０と、超小型電子素子２４０を基板配線２２２及び相互接続ワイヤボンド２５６に接続するワイヤボンド２４８とを封入する単一の成形誘電体層２５０を形成することができる。図４に更に示されるように、超小型電子素子２４０の外側の周辺エリア内でパッケージ２１０Ａの基板２１２の第１の表面２１４において、更なるスタック端子２２６が露出することができる。同様に、更なるワイヤボンドインターコネクト２５６がその周辺エリア内でパッケージ２１０Ａ及び２１０Ｂのスタック端子２２８間を接続することができるように、パッケージ２１０Ｂの基板２１２の第１の表面２１４において更なるスタック端子２２８を露出させることができる。パッケージを相互接続するために基板窓を通してワイヤボンドを組み込むアセンブリの更なる例が、同時係属で、共同所有された米国特許出願第１１／６６６，９７５号及び第１３／２１６／４１５号において記述されており、その開示は引用することによりその全体が本明細書の一部をなすものとする。
【００４０】
図５Ａ及び図５Ｂに示される更なる変形形態では、パッケージ３１０Ａ及び３１０Ｂが超小型電子素子３４０を含むことができ、超小型電子素子３４０は、その前面３４２上に素子コンタクト３４６を含む。そのような超小型電子素子３４０は、素子コンタクト３４６が、ハンダボール３４８によって、基板３１２の第１の表面３１４上の基板コンタクトを含む基板配線３２２に接続されるように、基板３１２上にフリップチップボンディングされる。図５Ｂの例は、ビア３３０（又は他の類似の構造）を貫通して延在する金属化ビアの形をとるインターコネクト３５６を更に示しており、そのインターコネクト３５６は、パッケージ３１０Ｂのパッケージ端子３２６及びスタック端子３２８を画定し、それらと電気的に相互接続する。ビア３５６は更に、パッケージ３１０Ａの成形誘電体３５２及び接着層３６０を貫通して延在し、パッケージ３１０Ａのスタック端子３２８と接続する。図５Ｂに示される例では、成形誘電体３５２、スタック端子３２８、パッケージ端子３２６及びその間にある任意の構造（ビア３３０の残り又は基板３１２の任意の部分等）を含めて、パッケージ３１０Ｂを貫通して、対応する開口部を最初に形成することによって、ビア３５６を作製できるように、ビアがパッケージ３１０Ｂの成形誘電体３５２を貫通して更に延在する。そのような開口部は、接着層３６０を貫通して、かつパッケージ３１０Ａの成形誘電体３５２を貫通して更に形成される。いくつかの実施形態では、開口部は、スタック端子３２８、及びビア３３０等の任意の関連する構造を貫通して延在することもできる。その後、開口部は、銅、又は本明細書において論じられる別の配線金属等の導電性材料で満たされる。そのような導電性金属はめっき等によって開口部内に堆積することができる。代替的には、開口部のサイズ、並びにそれぞれのパッケージ３１０Ａ及び３１０Ｂの厚みを含む他の要因に応じて、開口部内に導電性ペースト又は結合金属を堆積して、所望の電気的接続を達成することができる。本明細書において論じられるパッケージ及びそのアセンブリの他の例において、パッケージ３１０Ａと３１０Ｂとの間の接続のために図５Ｂに関して論じられたビア３５６を用いて、類似の接続を形成することができる。
【００４１】
本明細書において説明されるタイプのパッケージは、更なるパッケージのパッケージ端子又はスタック端子のいずれかと接続することによって、類似のタイプのそのような更なるパッケージに組み付けることができる。一例において、本明細書において説明されるタイプのうちのいずれかのパッケージを、図６及び図７において示される構成のように、向かい合わせの構成において互いに取り付けることができる。例えば、図６では、パッケージ４１０Ａ及びパッケージ４１０Ｂが、それぞれの誘電体表面４５４が互いに向かい合い、インターコネクト４５６の端面４５８が互いに位置合わせされるように位置決めされる。ハンダボール４６２が位置合わせされたインターコネクト４５６の端面４５８を電気的に接続することができ、接着層４６０が、２つのパッケージ４１０Ａ及び４１０Ｂを固定することができる。類似の例では、２つのパッケージは、向かい合い、位置合わせされたパッケージ端子を接続するハンダボールを用いて背合わせに取り付けることができ、それぞれのパッケージ基板の向かい合う背面間に接着層がある。これらの例を更に組み合わせて、図６のパッケージ４１０Ａ及び４１０Ｂ等の、２組の向かい合わせに結合されたパッケージを組み立てることができる。図７は、図６の実施形態の変形形態を示しており、ヒートスプレッダ４６４がパッケージ４１０Ａと４１０Ｂとの間に配置される。ヒートスプレッダ４６４は、その中に窓４６６を含み、インターコネクト４５６がそこを通り抜けることができる。別の例では、ヒートスプレッダ４６４は２つの個別のヒートスプレッダ４６４とすることができ、インターコネクトエリア４１８のそれぞれの側に１つが配置される。そのような実施形態では、窓４６６は、２つの別々のヒートスプレッダ４６４間に画定される間隙の形をとることができる。
【００４２】
類似のスタック端子構成をウェハレベルパッケージ内の複数のダイ構成に組み込むこともできる。図８に示されるように、パッケージ５１０Ａ及び５１０Ｂはいずれも、２つの超小型電子素子５４０を含むウェハレベルパッケージである。この場合、超小型電子パッケージ５１０Ａ及び５１０Ｂが、超小型電子素子５４０の前面５４２の上に重なる導電性再分配層を含むパッケージング構造を有する超小型電子素子５４０の形をとることができるように、基板を省くことができる。再分配層は、パッケージの誘電体層５３８を貫通して超小型電子素子のコンタクト５４６まで延在する導電性金属化ビア５３０を有する。再分配層は、パッケージ端子５２６と、パッケージ端子５２６と電気的に接続されるトレースとを含み、端子は、金属化ビア５３６を通して、又は金属化ビア５３６及び導電性トレースを通して等により、コンタクト５４６と電気的に接続される。図８の特定の実施形態では、パッケージ端子５２６及びスタック端子５２８が、インターコネクトエリア５１８内等の、超小型電子素子５４０の１つ又は複数のエッジを越えて延在する誘電体層５３８のエリア上に配置され、パッケージ５１０Ａ及び５１０Ｂは更に「ファンアウトウェハレベルパッケージ」と呼ぶことができる。スタック端子５２８及びパッケージ端子５２６はコンタクトパッド５３４の反対面とすることができ、コンタクトパッドは、誘電体層５３８内の各ウェハレベルパッケージ５１０Ａ、５１０Ｂの再分配回路５２２に組み込まれる。
【００４３】
図１の実施形態と同様に、ピン等のインターコネクト５５６が、成形誘電体５５２を貫通し、必要なら、誘電体層５３８を貫通して、表面５５４上に露出するその端面５５８まで延在することができる。この構造によって、パッケージ５１０Ｂは、パッケージ５１０Ａの上方に組み付けることができるようになり、パッケージ５１０Ｂのパッケージ端子がインターコネクト端面５５８と接続される。上記のように、この接続構成は、パッケージ５１０Ａ及び５１０Ｂの構成要素間のいくつかの異なる特定の接続、及びパッケージ５１０Ａのパッケージ端子５２６をＰＣＢ等の回路コンタクトに接続すること等による、外部構成要素への接続を容易にする。そのような接続は、図８に示されるように、パッケージ５１０Ａのパッケージ端子５２６を、例えば、回路コンタクト５７２に直接結合することによって達成することができる。代替的には、図９に示されるように、アセンブリ５０８内に、ハンダボール５６２を介してパッケージ５１０Ａのパッケージ端子５２６に接続するパッケージ基板５７６を含むことができる。その後、パッケージ基板５７６は、パッケージコンタクト５７６に接続されるハンダボール５７４によって回路コンタクト５７２に接続することができる。図１０に示される代替例では、パッケージ５１０Ａのパッケージ端子５２６は、パッケージコンタクト５７８に接続するパッケージ基板５７６内の配線にワイヤボンディングすることができる。
【００４４】
図１１及び図１２はアセンブリ５０８の例を示しており、図６及び図７に示される構成に類似の構成においてウェハレベルパッケージ５１０Ａ及び５１０Ｂを含む。詳細には、パッケージ５１０Ａ及び５１０Ｂは、向かい合い、互いに位置合わせされるインターコネクト５５６の端面５５８を接続するハンダボール５６２を用いて向かい合わせに組み立てられる。それぞれのパッケージ５１０Ａ及び５１０Ｂの向かい合う表面５５４間に接着層５６０を取り付けることができる。図５００の実施形態は、図７のヒートスプレッダと同じようにしてヒートスプレッダ５６４を組み込む。上記で論じられたように、向かい合わせに結合されるパッケージからなる複数のサブアセンブリを互いに組み付けることができる。
【００４５】
図１３に示されるように、図２に論じられたのと同じようにして、パッケージを積み重ねるように組み付け続け、パッケージ端子５２６及びインターコネクト５５６の端面５５８の隣接対を接続することによって、更なるパッケージ５１０Ｃ及び５１０Ｄを組み付ける。そのようなアセンブリ内に、図１３に示される４つのパッケージよりも更に多くのパッケージを含むことができる。
【００４６】
上記で論じられたように、図１〜図１３において上記で論じられたアセンブリのいずれかを、各パッケージ内に３つ以上の超小型電子素子を含むように適応させることができる。図１４〜図１７は、各パッケージ６１０内に４つの超小型電子６４０を有する、図８に示されるタイプのアセンブリの更なる例を示す。詳細には、図１５は、図１４のアセンブリにおいて用いることができるパッケージ６１０の概略的な平面図を示す。この実施形態では、超小型電子素子６４０は、基板６１２の表面６１４に沿ってエッジ６４５が正方形に配置されるように配置される。この構成は、エッジ６４５によって画定される正方形エリア内にインターコネクトエリア６１８を画定する。上記で論じられた実施形態と同様に、スタック端子６２８が、インターコネクトエリア６１８内の基板６１２の前面６１４上にアレイとして配置される。上記で論じられたように、パッケージ端子６２６は基板６１２の背面６１６上に露出し、スタック端子６２８と直接位置合わせすることができるか、又はオフセットすることができる。
【００４７】
図１５に示されるような、４つの超小型電子素子６４０内に画定されるインターコネクトエリア６１８に加えて、超小型電子素子６４０の隣接対が、そのエッジ６４５と基板６１２の境界との間に外側インターコネクトエリア６２０を画定する。更なるスタック端子６２８を、これらのインターコネクトエリア６２０内の基板６１２の前面６１４上にも露出させることができる。図１５に示される例では、４つのそのような外側インターコネクトエリア６２０が基板６１２上に画定される。しかしながら、所与のパッケージに含まれる超小型電子素子の数に応じて、それよりも多くの、又は少ない外側インターコネクトエリアが存在することができる。
【００４８】
図１４及び図１５に示されるタイプのパッケージ６１０のアセンブリ６０８では、異なるインターコネクトエリア６１８及び６２０内のスタック端子６２８は、その場所に応じて、異なる信号を搬送するために用いることができるか、又は超小型電子素子６４０の異なる組み合わせと相互接続することができる。例えば、インターコネクトエリア６１８内のスタック端子６２８を超小型電子素子６４０のうちの２つ以上と相互接続して、超小型電子素子６４０のうちの２つ、３つ又は全てに共通の信号を搬送することができる。図１５に示されるように、１つのそのようなスタック端子６２８Ａを、全ての超小型電子素子６４０と接続することができる。更なる例では、外側インターコネクトエリア６２０内のスタック端子は、そのエリアと境界を接する超小型電子素子６４０のうちの１つのみと接続することができるか、又はその特定の外側インターコネクトエリア６４０と境界を接する超小型電子素子の両方と接続することができる。一実施形態では、外側インターコネクトエリア６４０内のスタック端子６２８Ｃは、超小型電子素子のうちの最も近くの超小型電子素子６４０Ｃのみと接続し、その超小型電子素子に特有の信号を搬送することができる。この方式によれば、残りのスタック端子は種々の超小型電子素子６４０と接続することができる。外側インターコネクトエリア６２０内のスタック端子６２８は、共通の信号を搬送するには、反対側にある超小型電子素子（超小型電子素子６４０Ａ及び６４０Ｂ等）間の距離があまりにも異なる可能性があるので、そのような方式にすることは、スタック端子６２８と超小型電子素子６４０との間の相対的な距離に起因して有利な場合がある。これは、そのような信号が更に遠くの超小型電子素子６４０に達するのに、更に長い時間を要することに起因することができる。逆に、インターコネクトエリア６１８内のスタック端子６２８は、全ての超小型電子素子６４０への距離に関して、共通の信号を確実に搬送するほど十分に近くすることができる。
【００４９】
本発明の或る特定の実施形態では、パッケージ内の超小型電子素子は、メモリストレージアレイ機能を提供するように構成される超小型電子素子を含む。例えば、超小型電子素子は、ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）機能を提供することができ、場合によって、専用ＤＲＡＭチップを含むか、又は専用ＤＲＡＭチップとすることができる。そのような場合には、インターコネクトエリア内のスタック端子６２８は、一群のコマンド−アドレスバス信号の全てを第２の超小型電子パッケージ６０１Ｂに搬送するように構成することができる。コマンド信号、アドレス信号及びタイミング信号を搬送するように構成される中央に位置する端子を有するパッケージは、２０１１年７月１２日に出願された共同所有される米国特許仮特許出願第６１／５０６，８８９号（「’８８９出願」）、２０１１年１０月３日に出願された米国仮特許出願第６１／５４２，４８８号（「’４８８出願」）、及び２０１１年１０月３日に出願された米国仮特許出願第６１／５４２，５５３号（「’５５３出願」）において更に記述されているとおりとすることができ、’８８９出願、’４８８出願及び’５５３出願の開示は、引用することにより本明細書の一部をなすものとする。通常、コマンド−アドレスバス信号は、プリント回路基板又はモジュールカード等の回路パネルから、並列の複数の超小型電子パッケージ、詳細には、回路パネルの同じ面又は反対の面に取り付けられた超小型電子パッケージまでバス接続することができる。一例では、そのような回路パネルは、マザーボード、又はシングルインラインメモリモジュール若しくは「ＳＩＭＭ」モジュール基板、又はデュアルインラインメモリモジュール若しくは「ＤＩＭＭ」モジュール基板とすることができる。特定の例では、インターコネクトエリアのコマンド−アドレスバス信号端子は、一群のコマンド信号、アドレス信号、バンクアドレス信号及びクロック信号の全てを搬送するように構成することができ、コマンド信号は書込みイネーブル、行アドレスストローブ及び列アドレスストローブであり、クロック信号はアドレス信号をサンプリングするために用いられるサンプリングクロックである。クロック信号は種々のタイプからなることができるが、一実施形態では、これらの端子によって搬送されるクロック信号は、差動クロック信号として、又は真信号及び補信号のクロック信号として受信される１つ又は複数の差動クロック信号対とすることができる。更に別の実施形態では、スタック端子と位置合わせされるか、又は基板の外側に面した表面上に配置されるパッケージ端子は、回路パネルと対になるか、又は同様のパッケージのスタック端子と対になるためのコマンド−アドレスバス信号端子も含む。
【００５０】
一実施形態では、超小型電子パッケージはＳＩＭＭ又はＤＩＭＭと機能的に同等にすることができ、パッケージのインターコネクトエリア内のスタック端子、及びそれに接続されるパッケージ端子は、一群のコマンド−アドレスバス端子の全て、すなわち、そのパッケージに転送されるコマンド信号、アドレス信号、バンクアドレス信号及びクロック信号の全てを搬送するように構成することができ、コマンド信号は書込みイネーブル、行アドレスストローブ及び列アドレスストローブであり、クロック信号はアドレス信号をサンプリングするために用いられるサンプリングクロックである。特定の実施形態では、パッケージは、バッファ素子、例えば、そのための集積回路を組み込むことができ、バッファ素子は、’４８８出願においても記述されているように、パッケージ端子において受信されたコマンド−アドレスバス信号を再生し、再生された信号をスタック端子上で、そのパッケージに組み付けられる場合がある更なるパッケージに送信するように構成される。そのような場合に、超小型電子パッケージはレジスタードＤＩＭＭすなわち「ＲＤＩＭＭ」と機能的に同等にすることができる。別の例では、超小型電子パッケージは、ロードリデューストＤＩＭＭ（「ＬＲＤＩＭＭ」）と機能的に同等にすることができ、その場合、バッファ素子は、超小型電子パッケージによって受信されたデータ信号の全てを再生し、その信号を、そのパッケージに組み付けられる１つ又は複数の更なる超小型電子パッケージに送信するように構成することができる。
【００５１】
特定の例では、超小型電子パッケージは、クロックサイクルにおいて３２個のデータビットを並列に転送、すなわち、パッケージによって受信又はパッケージから送信するように構成することができる。別の例では、超小型電子パッケージは、クロックサイクルにおいて６４個のデータビットを並列に転送するように構成することができる。複数の他のデータ転送量が可能であり、その中でも、数個のそのような転送量のみについて言及するが、限定するものではない。例えば、パッケージは、クロックサイクルごとに７２個のデータビットを転送するように構成することができる。この７２個のデータビットは、データを表す６４個の基本ビット（underlying bits）と、６４個の基本ビットのための誤り訂正符号（「ＥＣＣ」）ビットである８つのビットとのセットを含むことができる。９６個のデータビット、１０８個のビット（データビット及びＥＣＣビット）、１２８個のデータビット、及び１４４個のビット（データビット及びＥＣＣビット）は、超小型電子パッケージがサポートするように構成することができる、サイクル当たりのデータ転送幅の他の例である。
【００５２】
図１６及び図１７は、超小型電子素子６４０を４超小型電子素子パッケージ６１０にいかに配置することができるかの更なる例を示す。図１６では、超小型電子素子６４０は互い違いに配置され、重ならず（図１５では重なっている）、外側インターコネクトエリア６２０が除去される。詳細には、図１６の構成における超小型電子素子６４０は、別の超小型電子素子６４０の隣接する内側エッジ面６４５Ａを横切る平面に沿って延在する内側エッジ面６４５Ａを有するように示すことができる。この実施形態では、インターコネクトエリア６１８内のスタック端子６２８は、共通信号及び特有信号の両方を搬送することができる。図１６に示されるように、基板６１２は、超小型電子素子６４０を包囲し、その中にスタック端子６２８を含む連続した外側インターコネクトエリア６２０を画定するために、超小型電子素子６４０がその上に重なるエリアの外側に延在することができる。これらのスタック端子６２８は、隣接する超小型電子素子と接続し、その素子に特有の信号を搬送することができ、その場合、共通信号は超小型電子素子６４０によって包囲されるインターコネクトエリア６１８内のスタック端子６２８によって搬送される。
【００５３】
図１７では、超小型電子素子６４０の重ならない構成が示されており、図１５と同様に、その中にスタック端子６２８を有する外側インターコネクトエリア６２０を画定する。そのような構成において、内側エッジ面６４５Ａは平面に沿って延在し、各超小型電子素子６４０が、隣接する超小型電子素子６４０の内側エッジ面６４５Ａによって画定される２つのそのような平面間に位置決めされるようになっている。本明細書において用いられるときに、「間に」は、超小型電子素子がそのような平面と接する構成も含むことができる。
【００５４】
本明細書において説明される接続構成要素の種々の実施形態を種々の異なる電子システムに関連して用いることができる。上記の相互接続構成要素は、図１８に示されるような異なる電子システムの構成において利用することができる。例えば、本発明の更なる実施形態によるシステム１は、図１に示される超小型電子アセンブリ８に類似の、超小型電子パッケージ１０Ａ及び１０Ｂを組み立てることによって形成されるユニットである、超小型電子アセンブリ８を含むことができる。図示される実施形態、及び上記のような超小型電子アセンブリの他の変形形態を他の電子構成要素６及び３とともに用いることができる。図示される例では、構成要素６は半導体チップ若しくはパッケージ、又は半導体チップを含む他のアセンブリとすることができるのに対して、構成要素３は表示画面であるが、任意の他の構成要素を用いることもできる。当然、明確に例示するために、図１８には、２つの更なる構成要素しか示されないが、そのシステムは、任意の数のそのような構成要素を含むことができる。更なる変形形態では、超小型電子素子及び相互接続構成要素を含む、任意の数の超小型電子アセンブリを用いることができる。超小型電子アセンブリ並びに構成要素６及び３は、破線で概略的に表される、共通のハウジング４内に取り付けられ、所望の回路を形成するために必要に応じて互いに電気的に相互接続される。図示される例示的なシステムでは、そのシステムは、フレキシブルプリント回路基板等の回路パネル７０を含み、回路パネルは、構成要素を互いに相互接続する多数の導体７２を含む。しかしながら、これは例示にすぎない。コンタクトパッド等に接続することができるか、又は一体に構成することができる複数のトレースを含む、電気的接続を作製するのに適した任意の構造を用いることができる。さらに、回路パネル７０は、ハンダボール７４等を用いて、アセンブリ８に接続することができる。ハウジング４は、例えば携帯電話又は携帯情報端末における使用可能なタイプの携帯型ハウジングとして示されており、画面３は、ハウジングの表面において露出していることができる。システム１が撮像チップ等の感光素子を含む場合、光を構造体に誘導するために、レンズ５又は他の光学デバイスも提供することができる。この場合もまた、図１８に示す簡略化システム１は単に例示的なものであり、上述した構造体を用いて、例えばデスクトップコンピュータ、ルータ等、一般に固定構造体とみなされるシステムを含む他のシステムを作製することができる。
【００５５】
本明細書における説明は特定の実施形態を参照しながら行われてきたが、これらの実施形態は本発明の原理及び応用形態を例示するにすぎないことは理解されたい。それゆえ、添付の特許請求の範囲によって規定されるような本発明の趣旨及び範囲から逸脱することなく、例示的な実施形態に数多くの変更を加えることができること、及び他の構成を考案することができることは理解されたい。
【図１】
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【図１Ａ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【国際調査報告】
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