(57)【要約】  第１の導電型の半導体材料の基板と、基板内で間にチャネル領域を有する、第２の導電型の基板内の第１及び第２の離間した領域と、基板上にあって基板から絶縁された導電性浮遊ゲートであって、第１の領域及びチャネル領域の第１の部分の上に少なくとも部分的に配置される浮遊ゲートと、浮遊ゲートに横方向に隣接し、浮遊ゲートから絶縁された導電性の第２のゲートであって、チャネル領域の第２の部分の上に少なくとも部分的に配置され、そこから絶縁された第２のゲートと、を有し、チャネル領域の第１の部分の少なくとも一部が第２の導電型である、メモリデバイス。
2015529975.tif 000002
【特許請求の範囲】
【請求項１】
メモリデバイスであって、
第１の導電型の半導体材料の基板と、
該基板内で間にチャネル領域を有する、第２の導電型の前記基板内の第１及び第２の離間した領域と、
前記基板上にあって前記基板から絶縁された導電性浮遊ゲートであって、前記第１の領域及び前記チャネル領域の第１の部分の上に少なくとも部分的に配置される浮遊ゲートと、
該浮遊ゲートに横方向に隣接し、該浮遊ゲートから絶縁された導電性の第２のゲートであって、前記チャネル領域の第２の部分の上に少なくとも部分的に配置され、そこから絶縁された第２のゲートと、を含み、
前記チャネル領域の第１の部分の少なくとも一部が前記第２の導電型の特徴を有する、メモリデバイス。
【請求項２】
前記第２のゲートが、前記浮遊ゲートに横方向に隣接し前記浮遊ゲートから絶縁された第１の部分と、前記浮遊ゲートの上に延在し、前記浮遊ゲートから絶縁された第２の部分と、を有する、請求項１に記載のメモリデバイス。
【請求項３】
前記浮遊ゲートの片側に横方向に寄っており、前記浮遊ゲートから絶縁された導電性のプログラム／消去ゲートであって、該プログラム／消去ゲートが前記第１の領域の上に少なくとも部分的に配置され、前記第１の領域から絶縁されて、
前記第２のゲートが前記浮遊ゲートの前記片側の反対側に横方向に寄っており、前記浮遊ゲートから絶縁された、導電性のプログラム／消去ゲートを更に含む、請求項１に記載のメモリデバイス。
【請求項４】
前記浮遊ゲートの上にあって前記浮遊ゲートから絶縁された導電性の制御ゲートと、
前記浮遊ゲートの片側に横方向に寄っており、前記浮遊ゲートから絶縁された導電性の消去ゲートであって、該消去ゲートが前記第１の領域の上に少なくとも部分的に配置され、前記第１の領域から絶縁されて、
前記第２のゲートが前記浮遊ゲートの前記片側の反対側に横方向に寄っており、前記浮遊ゲートから絶縁された、導電性の消去ゲートと、を更に含む、請求項１に記載のメモリデバイス。
【請求項５】
前記チャネル領域の第２の部分が前記第１の導電型である、請求項１に記載のメモリデバイス。
【請求項６】
前記第１の導電型がＰ導電型であり、前記第２の導電型がＮ導電型である、請求項１に記載のメモリデバイス。
【請求項７】
前記第１及び第２の領域がＮ+導電型であり、前記チャネル領域の第１の部分がＮ-導電型である、請求項６に記載のメモリデバイス。
【請求項８】
メモリデバイスを形成する方法であって、
第１の導電型の半導体材料の基板を提供する工程と、
該基板内で間にチャネル領域を有する、第２の導電型の前記基板内の第１及び第２の離間した領域を形成する工程であって、前記チャネル領域が第１及び第２の部分を有する工程と、
前記第２の導電型を有する前記チャネル領域の第１の部分に領域を形成する工程と、
前記基板上にあって前記基板から絶縁された導電性浮遊ゲートであって、前記第１の領域及び前記チャネル領域の前記第１の部分の上に少なくとも部分的に配置される浮遊ゲートを形成する工程と、
該浮遊ゲートに横方向に隣接し、該浮遊ゲートから絶縁された導電性の第２のゲートであって、前記チャネル領域の前記第２の部分の上に少なくとも部分的に配置され、そこから絶縁された第２のゲートを形成する工程と、を含む方法。
【請求項９】
前記第２のゲートが、前記浮遊ゲートに横方向に隣接し前記浮遊ゲートから絶縁された第１の部分と、前記浮遊ゲートの上に延在し前記浮遊ゲートから絶縁された第２の部分と、を有する、請求項８に記載の方法。
【請求項１０】
前記浮遊ゲートの片側に横方向に寄っており、前記浮遊ゲートから絶縁された導電性のプログラム／消去ゲートであって、該プログラム／消去ゲートが前記第１の領域の上に少なくとも部分的に配置され、前記第１の領域から絶縁されて、
前記第２のゲートが前記浮遊ゲートの前記片側の反対側に横方向に向かい、前記浮遊ゲートから絶縁された、導電性のプログラム／消去ゲートを形成する工程を更に含む、請求項８に記載の方法。
【請求項１１】
前記浮遊ゲートの上にあって前記浮遊ゲートから絶縁された導電性の制御ゲートを形成する工程と、
前記浮遊ゲートの片側に横方向に寄っており、前記浮遊ゲートから絶縁された導電性の消去ゲートであって、該消去ゲートが前記第１の領域の上に少なくとも部分的に配置され、前記第１の領域から絶縁されて、
前記第２のゲートが前記浮遊ゲートの前記片側の反対側に横方向に寄っており、前記浮遊ゲートから絶縁された、導電性の消去ゲートを形成する工程と、を更に含む、請求項８に記載の方法。
【請求項１２】
前記チャネル領域の第２の部分が前記第１の導電型である、請求項８に記載の方法。
【請求項１３】
前記導電性の制御ゲートを形成する工程、及び前記チャネル領域の第１の部分に前記領域を形成する工程が、同一のフォトリソグラフィーマスクを使用して実施される、請求項８に記載の方法。
【請求項１４】
前記第２の導電型を有する前記チャネル領域の第１の部分に領域を形成する工程が、
前記チャネル領域の第１の部分の前記領域に前記第２の導電型のドーパントを注入する工程を含む、請求項８に記載の方法。
【請求項１５】
前記第１の導電型がＰ導電型であり、前記第２の導電型がＮ導電型である、請求項８に記載の方法。
【請求項１６】
前記第２の導電型を有する前記チャネル領域の第１の部分に前記領域を形成する工程が、
前記チャネル領域の第１の部分の前記領域にＮ導電型のドーパントを注入する工程を含む、請求項１５に記載の方法。
【請求項１７】
前記第２の導電型を有する前記チャネル領域の第１の部分に前記領域を形成する工程が、
前記基板にＮ導電型のドーパントを注入する工程と、
前記チャネル領域の第１の部分における前記領域を除外する方法で前記基板にＰ導電型のドーパントを注入する工程と、を含む、請求項１５に記載の方法。
【請求項１８】
前記第１及び第２の領域がＮ+導電型であり、前記チャネル領域の第１の部分がＮ-導電型である、請求項１５に記載の方法。
【請求項１９】
前記第２の導電型を有する前記チャネル領域の第１の部分に前記領域を形成する工程が、
前記チャネル領域の第１の部分の前記領域にＮ-導電型のドーパントを注入する工程を含む、請求項１８に記載の方法。
【請求項２０】
前記第２の導電型を有する前記チャネル領域の第１の部分に前記領域を形成する工程が、
前記基板にＮ-導電型のドーパントを注入する工程と、
前記チャネル領域の第１の部分の前記領域を除外する方法で前記基板にＰ導電型のドーパントを注入する工程と、を含む、請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、分割ゲート不揮発性フラッシュメモリセル及びその製造方法、並びに特に浮遊ゲートの下部の基板内に改善された導電型を有するメモリセルに関連する。
【背景技術】
【０００２】
選択ゲート、浮遊ゲート、制御ゲート、及び消去ゲートを有する分割ゲート不揮発性フラッシュメモリセルは、当該技術分野において周知である。例えば米国特許第６，７４７，３１０号、同第７，８６８，３７５号、及び同第７，９２７，９９４号、並びに米国特許出願公開第第２０１１／０１２７５９９号を参照されたい（これらは全て本明細書に、全体にわたりあらゆる目的で参照によって組み込まれる）。そのような分割ゲートメモリセルは、基板内にソースとドレインとの間に延在するチャネル領域を含む。チャネル領域は、浮遊ゲートの下に第１の部分（以下ＦＧチャネルと呼び、その導電性は浮遊ゲートによって制御される）、及び選択ゲートの下に第２の部分（以下「ＷＬチャネル」（ワードライン）、その導電性は選択ゲートによって制御される）を有する。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
読み出し、プログラム、及び消去の性能を向上し、動作電圧を低減するために、様々な絶縁体及び他の厚さが最適化される場合がある。しかしながら、セルの形状の最適化だけでは行えない、更なるセルの最適化に対する必要性がある。
【課題を解決するための手段】
【０００４】
優れたセルの最適化は、第１の導電型の半導体材料の基板と、基板内でそれらの間にチャネル領域を有する、第２の導電型の基板内の第１及び第２の離間した領域と、基板上にあって基板から絶縁された導電性浮遊ゲートであって、第１の領域及びチャネル領域の第１の部分の上に少なくとも部分的に配置される浮遊ゲートと、浮遊ゲートに横方向に隣接し浮遊ゲートから絶縁された導電性の第２のゲートであって、チャネル領域の第２の部分の上に少なくとも部分的に配置され、そこから絶縁された第２のゲートと、を有し、チャネル領域の第１の部分の少なくとも一部が第２の導電型の特徴を有する、メモリデバイスによって実現された。
【０００５】
メモリデバイスを形成する方法は、第１の導電型の半導体材料の基板を提供する工程と、基板内でそれらの間にチャネル領域を有する、第２の導電型の基板内の第１及び第２の離間した領域を形成する工程であって、チャネル領域が第１及び第２部分を有する工程と、第２の導電型を有するチャネル領域の第１の部分に領域を形成する工程と、基板上にあって基板から絶縁された導電性浮遊ゲートであって、第１の領域及びチャネル領域の第１の部分の上に少なくとも部分的に配置される浮遊ゲートを形成する工程と、浮遊ゲートに横方向に隣接し浮遊ゲートから絶縁された導電性の第２のゲートであって、チャネル領域の第２の部分の上に少なくとも部分的に配置され、そこから絶縁された第２のゲートを形成する工程と、を含む。
【０００６】
本発明の他の目的及び特徴は、明細書、特許請求の範囲、及び添付の図面を見直すことによって明らかになる。
【図面の簡単な説明】
【０００７】
【図１】基板と異なる導電型の領域を有するＦＧチャネルを備える４ゲートメモリセルの側断面図である。
【図２Ａ】本発明による不揮発性メモリセルを製造するプロセスにおける工程を図示する側断面図である。
【図２Ｂ】本発明による不揮発性メモリセルを製造するプロセスにおける工程を図示する側断面図である。
【図２Ｃ】本発明による不揮発性メモリセルを製造するプロセスにおける工程を図示する側断面図である。
【図２Ｄ】本発明による不揮発性メモリセルを製造するプロセスにおける工程を図示する側断面図である。
【図２Ｅ】本発明による不揮発性メモリセルを製造するプロセスにおける工程を図示する側断面図である。
【図２Ｆ】本発明による不揮発性メモリセルを製造するプロセスにおける工程を図示する側断面図である。
【図２Ｇ】本発明による不揮発性メモリセルを製造するプロセスにおける工程を図示する側断面図である。
【図２Ｈ】本発明による不揮発性メモリセルを製造するプロセスにおける工程を図示する側断面図である。
【図２Ｉ】本発明による不揮発性メモリセルを製造するプロセスにおける工程を図示する側断面図である。
【図２Ｊ】本発明による不揮発性メモリセルを製造するプロセスにおける工程を図示する側断面図である。
【図２Ｋ】本発明による不揮発性メモリセルを製造するプロセスにおける工程を図示する側断面図である。
【図２Ｌ】本発明による不揮発性メモリセルを製造するプロセスにおける工程を図示する側断面図である。
【図２Ｍ】本発明による不揮発性メモリセルを製造するプロセスにおける工程を図示する側断面図である。
【図３】基板と異なる導電型の領域を有するＦＧチャネルを備える３ゲートメモリセルの側断面図である。
【図４】基板と異なる導電型の領域を有するＦＧチャネルを備える２ゲートメモリセルの側断面図である。
【発明を実施するための形態】
【０００８】
本発明は、ＦＧチャネルの導電型を、デプレッションモードのＦＧトランジスタを形成する基板の導電型と反対にすることによって、動作電圧の低下を含み、性能及び耐久性を改善する。
【０００９】
図１は、本発明の手法によって形成される不揮発性メモリセル１０の断面図を図示する。図２のメモリセル１０は、本発明の手法から利益を得ることができるタイプの例示であるが、ほんの一実施例であり、限定するものと見なされるべきではない。メモリセル１０は、実質的に単結晶シリコンなどの単結晶基板１２で製造され、Ｐ導電型の特徴を有する。基板１２内は、第２の導電型の領域１４である。第１の導電型がＰである場合は、第２の導電型はＮである。領域１４から離間しているのは、第２の導電型の別の領域１６である。領域１４と１６との間は、ＷＬチャネル１８ａ及びＦＧチャネル１８ｂを含むチャネル領域１８であり、領域１４と領域１６との間で電荷の伝導を提供する。ＦＧチャネル１８ｂは、基板の導電型と反対の導電型であるドープ領域１９を有する。したがって、Ｐ導電型基板では、ＦＧチャネル１８ｂ内の領域１９はＮ導電型である。非限定的な実施例として、基板１２はＰ導電型であり、領域１４及び１６はＮ+導電型であり、ＦＧチャネル１８ｂ内の領域１９はＮ-導電型である。
【００１０】
基板１２の上方に位置付けられ、基板１２から離間して絶縁されているのは、ワードライン２０としても知られる選択ゲート２０である。選択ゲート２０は、チャネル領域１８の第１の部分（即ち、ＷＬチャネル部分１８ａ）の上に位置付けられる。チャネル領域１８のＷＬチャネル部分１８ａは、領域１４に直ぐに当接する。したがって、選択ゲート２０は、領域１４とほとんど重ならないか、又は全く重ならない。浮遊ゲート２２もまた、基板１２の上方に位置付けられ、基板１２から離間して絶縁される。浮遊ゲート２２は、チャネル領域１８の第２の部分（即ち、ＦＧチャネル部分１８ｂ）及び領域１６の一部の上に位置付けられる。チャネル領域１８のＦＧチャネル部分１８ｂは、チャネル領域１８のＷＬチャネル部分１８ａとは異なる。したがって、浮遊ゲート２２は、選択ゲート２０から横方向に離間して絶縁され、選択ゲート２０に隣接する。消去ゲート２４は、領域１６の上に位置付けられ、領域１６から離間して、基板１２から絶縁される。消去ゲート２４は、浮遊ゲート２２から横方向に絶縁され離間する。選択ゲート２０は、浮遊ゲート２２の片側に寄り、消去ゲート２４は、浮遊ゲート２２の別の側に寄る。最後に、浮遊ゲート２２の上方に位置付けられ、そこから絶縁され離間しているのは、制御ゲート２６である。制御ゲート２６は、消去ゲート２４と選択ゲート２０との間に位置付けられ、これらから絶縁される。
【００１１】
チャネル領域１８を画定する基板１２の導電型と反対の導電型であるＦＧチャネル１８ｂ内での領域１９の形成は、動作電圧の低下、より広い動作ウィンドウ、及びより高いプログラム消去耐久性を含むいくつかの有利な点を提供する。
【００１２】
分割ゲートメモリセルのサイクリング耐久性は、消去にポリ−ポリ間ファウラーノルドハイム電子トンネリング、プログラミングにソース側ホット電子注入を利用しており、電荷転送誘電体層における電子トラッピングのプロセスによって制限される。セル動作ウィンドウは、消去された状態及びプログラムされた状態におけるセル閾値電圧の差として（Ｖte及びＶtpが対応して）説明することができ、セル閾値電圧は、制御ゲート２６について測定される。浮遊ゲート２２と消去ゲート２４との間のトンネル酸化物３０における、並びに浮遊ゲート２２の下の浮遊ゲート酸化物３２におけるサイクリングによる電荷トラッピングは、動作ウィンドウの縮小につながる。動作ウィンドウの縮小が「消去側」から発生する、即ち、サイクリング中にＶteが増加する一方で、Ｖtpは著しい変化を示さないことが示されている。セルの消去性能は、消去中にセルに適用され、一定のレベルのＦＧ電位を実現するために必要であるＥＧ電圧の条件、又は、「１」状態と見なされるセル読み出し電流の条件に特徴づけられ得る。この電圧は、後でＶeraseと呼ばれる。サイクリング中に、Ｖeraseは増加し、最終的にメモリアレイ（Ｖe）の消去に使用されるＥＧ電圧を超えることがある。この状態は、「消去失敗」を表す。メモリセル耐久性の能力は、ＶeとＶeraseとの差に依存する。メモリセル及びメモリアレイ耐久性を改良する１つの方法は、セルのＶeraseを低減することである。
【００１３】
本発明は、Ｖeraseと浮遊ゲート閾値電圧ＦＧ  Ｖtとの間の関係に基づくＶeraseの低減方法を利用する。浮遊ゲート電圧ＦＧ  ＶtのＶeraseに対する影響は、次のように表され、
【００１４】
【数１】
2015529975.tif 000003
式中、ＣＲEGは、ＥＧ−ＦＧ容量結合係数である。Ｖeraseは、ＦＧ  Ｖtが低くなるに従って低減する。代表値のＣＲEG＝０．２において、１ボルトの浮遊ゲート電圧ＦＧ  Ｖtの減少は、〜１．２５ＶのＶeraseの変化につながる。
【００１５】
Ｖteは、１／ＣＲCG係数を伴う浮遊ゲート電圧ＦＧ  Ｖtに従い、式中、ＣＲCGは、ＣＧ−ＦＧ容量結合係数である。
【００１６】
【数２】
2015529975.tif 000004
したがって、Ｖteは、ＦＧ  Ｖtが低減するに従って、より負になる。
【００１７】
記載のセルにおけるプログラミング効率は、プログラミング中にＦＧチャネルが導電性を有するとき、即ち次の条件が当てはまるとき、非常に高く、次の条件がそれ以上当てはまらないとき実質的に停止する。
【００１８】
【数３】
2015529975.tif 000005
式中、ＱはＦＧにおける電荷であり、ＣはＦＧ静電容量であり、ＣＲiＶiは、全てのセルのノードにおける容量結合係数とプログラミング中の電圧の積であり、ＶSLは、プログラミング中のソース（１６）の電圧である。
【００１９】
プログラミング中のゲート電圧が一定であると仮定すると、ＦＧ  Ｖtの変化は、プログラミング後のＦＧ電荷の変化に直接変換される。
【００２０】
【数４】
2015529975.tif 000006
【００２１】
プログラミング後のセルの制御ゲート電圧ＣＧ  ＶtであるＶtpの定義は、次のとおりである。
【００２２】
【数５】
2015529975.tif 000007
式中、ＶWL及びＣＲWLは、それぞれ、セルＶtp測定中のＷＬ電圧及びＷＬ−ＦＧ容量結合係数である。等式（４）〜（５）からは次が得られる。
【００２３】
【数６】
2015529975.tif 000008
これは、Ｖtpは、ＦＧ  Ｖtに依存しないことを意味する。ＦＧ  Ｖtがより低い場合、Ｖtpが一定のままであるようにセルはわずかにより深くプログラムされる。
【００２４】
上の解析は、ＦＧ  Ｖtの低下が消去側からセル動作ウィンドウを広げ（Ｖeraseが低減し、Ｖteがより負になり）、セルプログラミング性能に影響を与えない（Ｖtpが同じままである）ことを示す。
【００２５】
図２Ａ〜２Ｍは、４ゲート不揮発性メモリセル１０を製造するプロセスにおける工程の断面図を図示する。図２Ａを始めとして、基板１２上のフォトレジスト材料（図示せず）の最初の堆積による、またその後のフォトレジスト材料を通って基板１２の露出した選択部分を形成するマスキング工程による、Ｐ型単結晶シリコンの基板１２内のＮ-領域１９の形成が示されている。マスクとしてフォトレジストを使用すると、基板１２の露出した部分は、Ｎ-領域１９になる高電圧イオン注入（Ｎ-型）の対象となる。フォトレジストを除去した後、二酸化シリコン４０の層が基板１２上に形成される。９０ｎｎｍ（又は１２０ｎｍ）のプロセスでは、二酸化シリコンの層４０は、約８０〜１００オングストロームであり得る。その後、ポリシリコン（又はアモルファスシリコン）の第１の層４２が、二酸化シリコンの層４０の上に堆積又は形成される。ポリシリコンの第１の層４２は、約３００〜８００オングストロームであり得る。ポリシリコンの第１の層４２は、その後選択ゲート２０に垂直の方向にパターン化される。
【００２６】
図２Ｂを参照すると、二酸化シリコン（又は更には、ＯＮＯなどの複合層）などの別の絶縁層４４は、ポリシリコンの第１の層４２上に堆積されるか、又は形成される。材料が二酸化シリコンであるかＯＮＯであるかに応じて、層４４は、約１００〜２００オングストロームであり得る。ポリシリコンの第２の層４６は、次に層４４上に堆積されるか、又は形成される。ポリシリコンの第２の層４６は、約５００〜４０００オングストロームの厚さであり得る。絶縁体の別の層４８は、ポリシリコンの第２の層４６上に堆積されるか、又は形成され、その後のドライエッチング中のハードマスクとして使用される。好ましい実施形態では、層４８は、窒化ケイ素４８ａ、二酸化シリコン４８ｂ、及び窒化ケイ素４８ｃを含む複合層であり、その寸法は、層４８ａについては２００〜６００オングストローム、層４８ｂについては２００〜６００オングストローム、及び層４８ｃについては５００〜３０００オングストロームであり得る。
【００２７】
図２Ｃを参照すると、フォトレジスト材料（図示せず）は、図２Ｂに示される構造の上に堆積され、またマスキング工程が形成されて、フォトレジスト材料の選択された部分を露出する。フォトレジストは発達し、そのフォトレジストをマスクとして使用して、構造がエッチングされる。複合層４８、ポリシリコンの第２の層４６、絶縁層４４は、次にポリシリコンの第１の層４２が露出されるまで異方性エッチングされる。これに伴う構造を図２Ｃに示す。２つの「積層体」Ｓ１及びＳ２だけが示されるが、互いに分離した多くのそのような「積層体」が存在することは明らかである。上述された（図２Ｃの構造をもたらし、層４６からの制御ゲートの形成に影響する）フォトリソグラフィープロセスで使用されるマスクは、領域１９を形成するために使用されるフォトリソグラフィープロセス用と同じマスクにすることができる。
【００２８】
図２Ｄを参照すると、二酸化シリコン４９は、その構造上に堆積されるか、又は形成される。この後に窒化ケイ素層５０の堆積が続く。二酸化シリコン４９及び窒化ケイ素５０は、異方性エッチングされ、積層体Ｓ１及びＳ２のそれぞれの周囲に（二酸化シリコン４９及び窒化ケイ素５０の混合である）スペーサ５１を残す。これに伴う構造を図２Ｄに示す。
【００２９】
図２Ｅを参照すると、フォトレジストマスクは、積層体Ｓ１とＳ２との間、及び他の代替の対の積層体の間の領域上に形成される。この議論のために、積層体Ｓ１とＳ２との間のこの領域を「内側領域」と呼び、フォトレジストによって覆われない領域を「外側領域」と呼ぶ。外側領域内の露出した第１のポリシリコン４２は、異方性エッチングされる。酸化物層４０は、同様に異方性エッチングされる。これに伴う構造を図２Ｅに示す。
【００３０】
図２Ｆを参照すると、フォトレジスト材料は、図２Ｅに示される構造から除去される。酸化物の層５２が、次に堆積されるか、又は形成される。酸化物層５２は次に、積層体Ｓ１及びＳ２に隣接したスペーサ５２を残す異方性エッチングの対象となる。これに伴う構造を図２Ｆに示す。
【００３１】
図２Ｇを参照すると、フォトレジスト材料は、次に堆積され、またマスクされて積層体Ｓ１とＳ２との間の内側領域内の開口部を残す。再度、図２Ｅに示される図面と同様に、フォトレジストは他の代替の対の積層体間にある。積層体Ｓ１とＳ２との（及び他の代替の対の積層体）間の内側領域内のポリシリコン４２は、異方性エッチングされる。ポリシリコン４２の下の二酸化シリコン層４０もまた、異方性エッチングされてもよい。これに伴う構造は、領域１６を形成する高電圧イオン注入の対象となる。これに伴う構造を図２Ｇに示す。
【００３２】
図２Ｈを参照すると、内側領域内の積層体Ｓ１及びＳ２に隣接する酸化物スペーサ５２は、例えばウェットエッチング又はドライ等方性エッチングによって除去される。図２Ｉを参照すると、積層体Ｓ１及びＳ２の外側領域内のフォトレジスト材料は除去される。二酸化シリコン５４は、至る所に堆積されるか、又は形成される。これに伴う構造を図２Ｉに示す。
【００３３】
図２Ｊを参照すると、この構造は、再度フォトレジスト材料によって覆われ、またマスキング工程が実施されて積層体Ｓ１及びＳ２の外側領域を露出し、かつ積層体Ｓ１とＳ２との間の内側領域を覆うフォトレジスト材料を残す。酸化物異方性エッチングは、積層体Ｓ１及びＳ２の外側領域内のスペーサ５４の厚さを低減するため、また二酸化シリコンを外側領域内の露出したシリコン基板１２から完全に除去するために実施される。これに伴う構造を図２Ｊに示す。
【００３４】
図２Ｋを参照すると、二酸化シリコンの薄層５６が構造上に形成される。この酸化物層５６は、選択ゲートと基板１２との間のゲート酸化物である。図２Ｌを参照すると、ポリシリコンは至る所に堆積され、これは次に、コモン領域１６を共有しながら互いに隣接する２つのメモリセル１０の選択ゲート２０を形成する積層体Ｓ１及びＳ２の外側領域内のスペーサを形成する異方性エッチングの対象となる。加えて、積層体Ｓ１及びＳ２の内側領域内のスペーサは結合されて、２つの隣接するメモリセル１０によって共有される単一の消去ゲート２４を形成する。
【００３５】
図２Ｍを参照すると、絶縁体の層６２が構造上に堆積され、選択ゲート２０の隣にスペーサ６２を形成するように異方性エッチングされる。絶縁体６２は、二酸化シリコン及び窒化ケイ素を含む複合層であり得る。その後、イオン注入工程が実施され、領域１４を形成する。別の面でこれらのメモリセルのそれぞれがコモン領域１４を共有する。絶縁体層及び金属化層は、その後堆積され、ビット線７０及びビット線コンタクト７２を形成するようにパターン化される。プログラム、読み出し、及び消去の操作並びに特に適用される電圧は、米国特許第６，７４７，３１０号に記載のものと同じであってよく、その開示は全体にわたり本明細書に参照として組み込まれる。結果として得られるメモリセル１０は、図２Ｍに図示される。
【００３６】
ＦＧチャネルにおける領域１９の形成を、他の分割ゲートメモリセル構成に実装することができる。例えば、米国特許第７，３１５，０５６号は、３ゲート（浮遊ゲート、制御ゲート、及びプログラム／消去ゲート）による分割ゲートメモリセルを開示し、あらゆる目的で全体にわたり本明細書に参照として組み込まれる。図３は、ＦＧチャネル内に領域１９を含むように改善された３ゲートメモリセルを図示する。具体的には、このメモリセル構成は、浮遊ゲート８０、浮遊ゲート８０に横方向に隣接して浮遊８０の上に延在する制御ゲート８２、及び浮遊ゲート８０の別の側にあって浮遊ゲート８０の上に延在するプログラム／消去ゲート８４を含む。このセル設計を使用すると、制御ゲートと浮遊ゲートとの間のより強い結合の結果、浮遊ゲート電圧ＦＧ  ＶｔのＶeraseへの影響は、ＦＧチャネル領域に領域１９を追加することによって更に強くなる。浮遊ゲート電圧ＦＧ  Ｖｔのプログラム動作への影響も同様である。プログラミングは一定の表面電位の値で事実上停止し、したがってセルはより低い浮遊ゲート電圧ＦＧ  Ｖｔでより深くプログラミングする。
【００３７】
【数７】
2015529975.tif 000009
【００３８】
領域１９を追加することによって、より小さいセル寸法へのより良好な拡大縮小のためにソース１６と浮遊ゲートとの重なりを低減することも可能である。
【００３９】
米国特許第５，０２９，１３０号は、２ゲート（浮遊ゲート及び制御ゲート）による分割ゲートメモリセルを開示し、あらゆる目的で全体にわたり本明細書に参照として組み込まれる。図４は、ＦＧチャネル内に領域１９を含むように改善された２ゲートメモリセルを図示する。具体的には、このメモリセル構成は、浮遊ゲート９０、及び浮遊ゲート９０に横方向に隣接して浮遊ゲート９０の上に延在する制御ゲート９２を含む。領域１９の追加は、動作電圧を低減し、セル動作ウィンドウを拡大する。
【００４０】
本発明は、本明細書で上述及び例示される実施形態（複数可）に限定されるものではないが、添付の特許請求の範囲内にあるありとあらゆる変更例を包含することは理解されるべきである。例えば、本明細書における本発明に対する言及は、いかなる特許請求の範囲又は特許請求の範囲の用語も限定することを意図するものではなく、代わりに特許請求の範囲の１つ以上によって包含され得る１つ以上の特徴に言及するにすぎない。上述される材料、プロセス、及び数値例は単に例示であり、特許請求の範囲を限定すると見なされるべきではない。例えば、基板１２内に領域１９を形成するために選択的Ｎ型注入を実施する代わりに、基板１２全体をＮ型注入の対象とし、次に、浮遊ゲートの下のＮ型注入が保護される態様で浮遊ゲートが形成された後に選択的Ｐ型注入が続き、Ｎ型領域１９を有するＰ型基板となるようにすることができる。加えて、その基板は、領域１９がｐ型となっているｎ型であり得る。更に、特許請求及び明細書を見てわかるように、全ての方法の工程が例示又は請求した正確な順序で実施される必要はなく、むしろ任意の順序で本発明のメモリセルの適切な形成が可能である。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。
【００４１】
本明細書で使用される場合、「の上に（over）」及び「の上に（on）」という用語は両方とも、「の上に直接（directly on）」（中間物質、要素、又は空間がそれらの間に何ら配置されない）、及び「の上に間接的に（indirectly on）」（中間物質、要素、又は空間がそれらの間に配置される）を包括的に含むことに留意するべきである。同様に、「隣接した」という用語は「直接隣接した」（中間物質、要素、又は空間がそれらの間に何ら配置されない）、及び「間接的に隣接した」（中間物質、要素、又は空間がそれらの間に配置される）を含み、「取付けられた」は、「直接取り付けられた」（中間物質、要素、又は空間がそれらの間に何ら配置されない）、及び「間接的に取付けられた」（中間物質、要素、又は空間がそれらの間に配置される）を含み、「電気的に結合された」は、「直接電気的に結合された」（中間物質、又は要素がそれらの間で要素を電気的に連結しない）、及び「間接的に電気的に結合された」（中間物質、又は要素がそれらの間で要素を電気的に連結する）を含む。例えば、要素を「基板の上に」形成することは、その要素を基板の上に直接、中間材料／要素をそれらの間に何ら伴わずに、形成すること、並びにその要素を基板の上に間接的に、１つ以上の中間材料／要素をそれらの間に伴って、形成することを含み得る。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図２Ｉ】
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【図２Ｊ】
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【図２Ｋ】
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【図２Ｌ】
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【図２Ｍ】
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【図３】
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【図４】
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【国際調査報告】
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