(57)【要約】  ある実施形態において、基板と、基板に連結されたマルチメモリダイと、マルチメモリダイ及び基板に連結された半導体ダイと、を備える実装装置が提供される。マルチメモリダイは、複数の個々のメモリダイを備え、その複数の個々のメモリダイの各々は、複数のメモリダイの製造中、半導体材料のウェハ内で個々のメモリダイとして画定され、マルチメモリダイは、半導体材料のウェハを複数のメモリダイに個片化して作成され、その複数のメモリダイのうちの少なくとも１つは、まだ物理的に互いに接続している複数の個々のメモリダイを含むマルチメモリダイである。半導体ダイは、システムオンチップとして構成され、マルチメモリダイ及び半導体ダイのうちの少なくとも１つは基板に取り付けられる。
2015527736.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板に連結されたマルチメモリダイと
前記マルチメモリダイ及び前記基板に連結された半導体ダイと、を備え、
前記マルチメモリダイは、複数の個々のメモリダイを備え、
前記複数の個々のメモリダイの各々は、複数のメモリダイの製造中、半導体材料のウェハ内で個々のメモリダイとして画定され、
前記マルチメモリダイは、前記半導体材料のウェハを複数のメモリダイに個片化して作成され、前記複数のメモリダイのうちの少なくとも１つは、まだ物理的に互いに接続している前記複数の個々のメモリダイを含む前記マルチメモリダイであり、
前記半導体ダイは、システムオンチップとして構成され、
前記マルチメモリダイ及び前記半導体ダイのうちの少なくとも１つは前記基板に取り付けられる
実装装置。
【請求項２】
前記マルチメモリダイ及び前記半導体ダイの両方は、前記基板に取り付けられる
請求項１に記載の実装装置。
【請求項３】
前記半導体ダイはフリップチッププロセスによって前記基板に取り付けられる
請求項２に記載の実装装置。
【請求項４】
前記半導体ダイはワイヤボンディングプロセスによって前記基板に連結される
請求項１から３の何れか一項に記載の実装装置。
【請求項５】
前記マルチメモリダイに取り付けられた再配線層をさらに備える
請求項１から４の何れか一項に記載の実装装置。
【請求項６】
前記半導体ダイは、フリップチッププロセスにより前記再配線層に連結され、それによって前記マルチメモリダイに連結される
請求項５に記載の実装装置。
【請求項７】
前記半導体ダイは、ワイヤボンディングプロセスにより前記再配線層に連結され、それによって前記マルチメモリダイに連結される
請求項５または６に記載の実装装置。
【請求項８】
前記半導体ダイ及び前記マルチメモリダイのうちの１つに取り付けられたヒートシンクをさらに備える
請求項１から７の何れか一項に記載の実装装置。
【請求項９】
前記マルチメモリダイはエポキシまたは接着剤によって前記基板に付着される
請求項１から８の何れか一項に記載の実装装置。
【請求項１０】
前記半導体ダイはエポキシまたは接着剤によって前記基板に付着される
請求項１から９の何れか一項に記載の実装装置。
【請求項１１】
前記半導体ダイはエポキシまたは接着剤によって前記マルチメモリダイに付着される
請求項１から１０の何れか一項に記載の実装装置。
【請求項１２】
前記基板はその中で画定されたホールを有し、前記マルチメモリダイは前記ホールを通して、ワイヤボンディングプロセスにより前記基板に連結される
請求項１から１１の何れか一項に記載の実装装置。
【請求項１３】
前記マルチメモリダイは前記ホールを通して、ワイヤボンディングプロセスにより前記半導体ダイに連結される
請求項１２に記載の実装装置。
【請求項１４】
前記基板は第１の基板であり、
前記実装装置は第２の基板をさらに備え、
前記第２の基板ははんだボールによって前記第１の基板に連結され、
前記半導体ダイは、フリップチッププロセスにより前記第２の基板に連結され、それによって、前記第１の基板及び前記マルチメモリダイに連結される
請求項１２または１３に記載の実装装置。
【請求項１５】
基板を用意する段階と、
マルチメモリダイを前記基板に連結する段階と、
半導体ダイを前記マルチメモリダイ及び前記基板に連結する段階と、
前記マルチメモリダイ及び前記半導体ダイのうちの少なくとも１つを前記基板に取り付ける段階と、を含み、
前記マルチメモリダイは、複数の個々のメモリダイを備え、
前記複数の個々のメモリダイの各々は、複数のメモリダイの製造中、半導体材料のウェハ内で個々のメモリダイとして画定され、
前記マルチメモリダイは、前記半導体材料のウェハを複数のメモリダイに個片化して作成され、前記複数のメモリダイのうちの少なくとも１つは、まだ物理的に互いに接続している前記複数の個々のメモリダイを含む前記マルチメモリダイであり、
前記半導体ダイは、システムオンチップとして構成される
方法。
【請求項１６】
前記マルチメモリダイは、フリップチッププロセスによって前記基板に連結される
請求項１５に記載の方法。
【請求項１７】
前記半導体ダイは、フリップチッププロセスまたはワイヤボンディングプロセスのうちの１つによって前記マルチメモリダイに連結される
請求項１５または１６に記載の方法。
【請求項１８】
前記マルチメモリダイは、ワイヤボンディングプロセスによって前記基板に連結される
請求項１５から１７の何れか一項に記載の方法。
【請求項１９】
前記マルチメモリダイは、エポキシまたは接着剤によって前記基板に付着される
請求項１５から１８の何れか一項に記載の方法。
【請求項２０】
前記半導体ダイは、エポキシまたは接着剤によって前記基板に付着される
請求項１５から１９の何れか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
［関連出願の相互参照］
本開示は、２０１２年７月２３日出願の米国仮特許出願第６１／６７４，７０３号、２０１２年７月２５日出願の米国仮特許出願第６１／６７５，６２６号、及び２０１３年７月２２日出願の米国非仮特許出願第１３／９４７，９３６号の優先権を主張し、それらの開示を参照することによりここに組み込む。本開示は、２０１２年６月２５日出願の米国特許出願第１３／５３２，４４４号、及び２０１２年８月２１日出願の米国特許出願第１３／５９０，９４９号に関連し、それらの開示を参照することによりここに組み込む。
【０００２】
本開示の複数の実施形態は、集積回路の分野に関し、特には、半導体チップ実装のための技術、構造、及び構成に関する。
【背景技術】
【０００３】
本明細書に提供される背景技術の説明は、開示の内容を概して提供することを目的とする。ここに名を挙げられている（複数の）発明者の研究は、背景技術の章で説明される範囲において、出願時に従来技術として別途みなし得ない記述の態様とともに、明示的にも暗示的にも本開示に対して従来技術とは認められない。
【０００４】
電子デバイスは複数の半導体ダイからなるパッケージを使用し、複数の半導体ダイは様々な機能を実行すべく配置され、構成されている。例えば、パッケージ内で、１つの半導体ダイがシステムオンチップ（ＳＯＣ）として構成されうる一方で、別の半導体ダイはメモリダイとして構成されうる。それから、ＳＯＣダイ及びメモリダイは相互接続され、パッケージを収容する電子デバイスに対し様々な機能を実行する。これらのパッケージ内の複数の半導体ダイは、大量の熱を発生することが多い。加えて、複数の半導体ダイは電源（ＶＤＤ）及びグラウンドにアクセスする必要がある。したがって、そのようなパッケージの作成及び設計においては、コスト、放熱、及びＶＤＤ及びグラウンドへのアクセスのみならず、パッケージ内の複数の半導体ダイ間の相互接続性をも含んだ、多数のトレードオフが存在する。
【発明の概要】
【０００５】
ある実施形態において、基板と、基板に連結されたマルチメモリダイと、マルチメモリダイ及び基板に連結された半導体ダイと、を備える実装装置が提供される。マルチメモリダイは、複数の個々のメモリダイを備え、その複数の個々のメモリダイの各々は、複数のメモリダイの製造中、半導体材料のウェハ内で個々のメモリダイとして画定され、マルチメモリダイは、半導体材料のウェハを複数のメモリダイに個片化して作成され、その複数のメモリダイのうちの少なくとも１つは、まだ物理的に互いに接続している複数の個々のメモリダイを含むマルチメモリダイである。半導体ダイは、システムオンチップとして構成され、マルチメモリダイ及び半導体ダイのうちの少なくとも１つは基板に取り付けられる。
【０００６】
ある実施形態において、基板を用意する段階と、マルチメモリダイを基板に連結する段階と、半導体ダイをマルチメモリダイ及び基板に連結する段階と、マルチメモリダイ及び半導体ダイのうちの少なくとも１つを基板に取り付ける段階と、を含む方法も提供される。マルチメモリダイは、複数の個々のメモリダイを備え、その複数の個々のメモリダイの各々は、複数のメモリダイの製造中、半導体材料のウェハ内における個々のメモリダイとして定義され、マルチメモリダイは、半導体材料のウェハを複数のメモリダイに個片化して作成され、その複数のメモリダイのうちの少なくとも１つは、まだ物理的に互いに接続している複数の個々のメモリダイを含むマルチメモリダイである。半導体ダイは、システムオンチップとして構成される。
【図面の簡単な説明】
【０００７】
添付の図面と共に、以下に続く詳細な説明によって、複数の実施形態が容易に理解されるであろう。複数の実施形態は、添付の図面の複数の図において例として示すのであって、限定するものとして示すのではない。
【０００８】
【図１Ａ】２つの個々のメモリダイを備えるマルチメモリダイを含む実装装置例の上面図を概略的に図示する。
【０００９】
【図１Ｂ】図１Ａにおいて図示する実装装置の断面図を概略的に図示する。
【００１０】
【図１Ｃ】２つの個々のメモリダイを備えるマルチメモリダイを含む実装装置例の上面図を概略的に図示する。
【図１Ｄ】２つの個々のメモリダイを備えるマルチメモリダイを含む実装装置例の断面図を概略的に図示する。
【００１１】
【図２Ａ】２つの個々のメモリダイを備えるマルチメモリダイを含む実装装置の断面図を概略的に図示する。
【図２Ｂ】２つの個々のメモリダイを備えるマルチメモリダイを含む実装装置の断面図を概略的に図示する。
【図３】２つの個々のメモリダイを備えるマルチメモリダイを含む実装装置の断面図を概略的に図示する。
【図４】２つの個々のメモリダイを備えるマルチメモリダイを含む実装装置の断面図を概略的に図示する。
【図５】２つの個々のメモリダイを備えるマルチメモリダイを含む実装装置の断面図を概略的に図示する。
【図６】２つの個々のメモリダイを備えるマルチメモリダイを含む実装装置の断面図を概略的に図示する。
【図７】２つの個々のメモリダイを備えるマルチメモリダイを含む実装装置の断面図を概略的に図示する。
【図８】２つの個々のメモリダイを備えるマルチメモリダイを含む実装装置の断面図を概略的に図示する。
【００１２】
【図９】複数の個々のメモリダイを備えるマルチメモリダイに連結された半導体ダイを備える実装装置の作成方法例を示す。
【発明を実施するための形態】
【００１３】
図１Ａは、メモリダイとして構成される半導体ダイ１０４上に積層されたシステムオンチップ（ＳＯＣ）として構成される半導体ダイ１０２の上面図を図示している。メモリダイ１０４は、メモリダイ１０４を製造したときには互いに物理的に分離していなかった、２つの別個のダイ１０４ａ、１０４ｂを備える。製造中、複数の半導体ダイを製造すべく複数の半導体ダイへと構成された半導体材料のウェハ（図示せず）は、互いに物理的に分離した複数の個々の半導体ダイを提供すべく、例えば、レーザを用いて複数の個々の半導体ダイにカットすることによって、一般には個片化または分割される。従って、複数のメモリダイで構成されるウェハ（図示せず）は、メモリダイ１０４が、また互いにくっ付いている、２つのメモリダイ１０４ａ、１０４ｂを含むようにカットされる。メモリダイ１０４ａ、１０４ｂは一般にはダイナミックランダムアクセスメモリ（ＤＲＡＭ）として構成されるが、望むなら、他の複数のタイプのメモリとして構成され得る。
【００１４】
図１Ｂは、図１Ａにおいて図示する実装装置の断面図を概略的に図示している。図１Ｂは基板１０６上に積層されたＳＯＣダイ１０２及びメモリダイ１０４を図示している。ＳＯＣダイ１０２は、適切なエポキシまたは接着剤によってメモリダイ１０４に付着される。同様に、メモリダイ１０４は、適切なエポキシまたは接着剤によって基板１０６に付着される。基板１０６は、結果として得られた実装装置１００を、例えば、プリント回路板（ＰＣＢ）、別の基板、等（図示せず）の別の基板に取り付けるための複数のはんだボール１０８を含む。ＳＯＣダイ１０２、メモリダイ１０４、及び基板１０６上のさまざまなボンディングパッド１１０は、ワイヤボンディングプロセスを経て、複数のワイヤボンド１１２で互いに連結され得る。複数のボンディングパッド１１０は、例えば、データ、複数のコマンド及び／または複数のアドレス、入力／出力、及びＶＤＤ／グラウンドへのアクセス、に関連する複数の信号に使用されるべく構成され得る。更に、複数のワイヤボンド１１２は、ＳＯＣダイ１０２と基板１０６との間、及び、メモリダイ１０４と基板１０６との間に使用され得る。例えば、複数のワイヤボンド１１２はＳＯＣダイ１０２にＶＤＤ／グラウンドへのアクセスを提供すべく使用され得る。図１Ｂに図示する実装装置１００は、一般に適正なコストを提供しはするが、ＳＯＣダイ１０２及びメモリダイ１０４に対する放熱については平均より良いものは一般に提供しない。加えて、図１Ａに図示する実装装置１００は、一般には最小限のＶＤＤ／グラウンドへのアクセスしか提供しない。
【００１５】
図１Ａ及び図１Ｂにおいて、メモリダイ１０４ａの複数のボンディングパッド１１０は、メモリダイ１０４ａの中央部上、または中央部近くに配設され、メモリダイ１０４ｂの複数のボンディングパッド１１０は、メモリダイ１０４ｂの中央部上または中央部近くに配設される。しかしながら、ある実施形態においては、メモリダイ１０４ａおよび１０４ｂの各々の複数のボンディングパッド１１０は、例えば、対応するメモリダイのエッジ近くに配設され得る。例えば、図１Ｃ及び図１Ｄはそれぞれ、２つの個々のメモリダイを備えるマルチメモリダイを含む実装装置例の、上面図及び断面図を概略的に図示している。図１Ｃ及び図１Ｄはそれぞれ、ある程度、図１Ａ及び図１Ｂに類似している。しかしながら、図１Ａ及び図１Ｂとは異なり、図１Ｃ及び図１Ｄにおいては、メモリダイ１０４ａの複数のボンディングパッド１１０はメモリダイ１０４ａのエッジ近くに配設され、メモリダイ１０４ｂの複数のボンディングパッド１１０は、メモリダイ１０４ｂのエッジ近くに配設されている。複数のボンディングパッド１１０をメモリダイのエッジ近くに配設することで、例えば、ＳＯＣダイ１０２に比較的より広いスペースを与え、結果的により大きなＳＯＣダイ１０２を使用することができることになる。
【００１６】
ある実施形態において、メモリダイ１０４ａはメモリダイ１０４ｂのミラーイメージである（例えば、メモリダイ１０４ａは、メモリダイ１０４ｂのものに対してミラーイメージとなる複数のコンポーネント及び複数のボンディングパッド接続を有する）。別の実施形態においては、メモリダイ１０４ａはメモリダイ１０４ｂと同様、または同一である（例えば、メモリダイ１０４ａはメモリダイ１０４ｂのものに対して同様の、または同一の複数のコンポーネント及び複数のボンディングパッド接続を有し、複数の図において、メモリダイ１０４ａはメモリダイ１０４ｂの回転イメージとなっている）。また別の実施形態では、メモリダイ１０４ａはメモリダイ１０４ｂと異なる（例えば、メモリダイ１０４ａはメモリダイ１０４ｂのものとは異なる複数のコンポーネント及び複数のボンディングパッド接続を有する）。ある実施形態において、メモリダイ１０４ａおよび１０４ｂはデュアルチャネルメモリを形成する。ある例では、メモリダイ１０４ａおよび１０４ｂはデュアルチャネルＤＲＡＭを形成する。
【００１７】
図２Ａは、基板１０６内でホール２１４が画定される実装装置２００ａを図示している。前述したように、実装装置２００は、ＳＯＣダイ１０２、及び、２つのくっ付いたメモリダイ１０４ａ、１０４ｂを含むメモリダイ１０４を含む。見ての通り、複数のワイヤボンド１１２は、ＳＯＣダイ１０２、メモリダイ１０４、及び／または基板１０６の間に様々な接続を提供すべく使用される。ヒートシンク２１６が設けられ、メモリダイ１０４に取り付けられる。ヒートシンク２１６は、適切なエポキシまたは接着剤によってメモリダイ１０４に付着される。複数のはんだボール１０８が基板１０６上に設けられて、実装装置２００が、例えば、ＰＣＢ、別の基板、等（図示せず）の別の基板への取り付けができるようにする。ＳＯＣダイ１０２は、適切なエポキシまたは接着剤によってメモリダイ１０４に付着される。見ての通り、メモリダイ１０４が基板１０６に付着される場合（適切なエポキシまたは接着剤によって）、ＳＯＣダイ１０２はホール２１４へと延びる。図２Ａに示す実装装置２００ａは、ヒートシンク２１６をメモリダイ１０４に隣接して位置付けたことにより、よい費用効果と、ＳＯＣダイ１０２の良好な放熱性と、メモリダイ１０４の非常に良好な放熱性と、を一般に提供する。加えて、実装装置２００ａは改良されたＶＤＤ／グラウンドへのアクセスを提供する。
【００１８】
図２Ｂは、図２Ａに図示する実装装置２００ａと同様な実装装置２００ｂを図示している。実装装置２００ｂにおいて、複数のはんだボール２１８がＳＯＣダイ１０２上に設けられて、ＶＤＤ及びグラウンドへのアクセスを提供する。実装装置２００ｂもまた、コスト、及び、ＳＯＣダイ１０２及びメモリダイ１０４の放熱に関するかなりの恩恵をもたらす。加えて、ＳＯＣダイ１０２上の複数のはんだボール２１８の存在がＶＤＤ及びグラウンドへの接続性を改良し、それによって、実装装置２００ｂが、例えば、ＰＣＢ、別の基板、等（図示せず）の基板上にフリップチップ実装される場合に、ＶＤＤ及びグラウンドへのアクセスを提供する。
【００１９】
図３は、図１Ｂに図示する実装装置１００と同様な実装装置３００を図示している。実装装置３００において、再配線層（ＲＤＬ）３２０がメモリダイ１０４上に配設される。ＳＯＣダイ１０２はＲＤＬ３２０上に配置され、適切なエポキシまたは接着剤によってＲＤＬ３２０に付着される。ＳＯＣダイ１０２とＲＤＬ３２０との間の複数のワイヤボンド１１２も、ＲＤＬ３２０と基板１０６との間の複数のワイヤボンド１１２も、例えば、データ、複数のコマンド／複数のアドレス、及びＶＤＤ及びグラウンドへのアクセス等の様々な信号のルーティングを可能にする。複数のはんだボール１０８が、実装装置３００を、例えば、ＰＣＢ、別の基板、等（図示せず）の別の基板に取り付けるべく、基板１０６上に含まれる。図３の実装装置３００は、ＲＤＬ３２０を含むためにコストを増大させ、ＳＯＣダイ１０２及びメモリダイ１０４の十分な放熱のみならず、ＲＤＬ３２０を介したＶＤＤ及びグラウンドへの十分なアクセスを提供する。
【００２０】
図４は、図３に図示する実装装置３００と同様な実装装置４００を図示している。ＳＯＣダイ１０２は、しかしながら、複数のはんだボール４１８によってＲＤＬ３２０に取り付けられ、それによって、ＳＯＣダイ１０２とＲＤＬ３２０との間の直接的な信号アクセスを提供する。見ての通り、図３及び図４の両図の実施形態におけるＳＯＣダイ１０２は、図１に示すＳＯＣダイ１０２と比べてより大きく、略正方形となり得る。これは、メモリダイ１０４上の複数のボンディングパッドの使用とは対照的に、ＲＤＬ３２０の存在により可能となる。ヒートシンク４１６もまた実装装置４００内に設けられ、適切なエポキシまたは接着剤によってＳＯＣダイ１０２に付着される。複数のはんだボール１０８は、実装装置４００を、例えば、ＰＣＢ、別の基板、等（図示せず）の別の基板に取り付けるべく、基板１０６上に設けられる。実装装置４００はコストを増大させ、ヒートシンク４１６があるおかげで、ＳＯＣダイ１０２のみならずメモリダイ１０４の放熱の改良をもたらす。ＲＤＬ３２０によって、ＶＤＤ及びグラウンドへのアクセスの改良をもたらす。
【００２１】
図５は、パッケージオンパッケージ（ＰＯＰ）配置として構成される実装装置５００を図示している。前述したように２つのくっ付いたメモリダイ１０４ａ、１０４ｂを含むメモリダイ１０４は、第１の基板１０６ａに取り付けられる。メモリダイ１０４は、適切なエポキシまたは接着剤によって基板１０６ａに付着される。ホール５１４ａ、５１４ｂが基板１０６ａ内で画定され、メモリダイ１０４から基板１０６ａへの複数のワイヤボンド１１２を可能にする。基板１０６ｂ上に配設されたＳＯＣダイ１０２を含む第２の基板１０６ｂが設けられる。ＳＯＣダイ１０２は第２の基板１０６ｂにフリップチップで取り付けられ、故に、ＳＯＣダイ１０２は複数のはんだボール５１８によって第２の基板１０６ｂに取り付けられ、それによって、ＳＯＣダイ１０２と基板１０６ｂとの間に直接的な信号接続性をもたらす。第１の基板１０６ａは、それに付着されたメモリダイ１０４と共に、複数のはんだボール１０８ａによって第２の基板１０６ｂに取り付けられる。複数のはんだボール１０８ｂが第２の基板１０６ｂ上に設けられて、ＰＯＰ実装装置５００を、例えば、ＰＣＢ、別の基板、等（図示せず）の別の基板に取り付ける。実装装置５００は、一般に、それに関連付けられる平均的なコストを有し、ＳＯＣダイ１０２及びメモリダイ１０４のかなりの量の放熱をもたらす。ＳＯＣダイ１０２と第２の基板１０６ｂとの間のはんだボール接続のおかげで、ＳＯＣダイ１０２のＶＤＤ及びグラウンドへのアクセスは非常に良好である。
【００２２】
図６は、実装装置６００を図示しており、メモリダイ１０４はヒートシンク６１６に取り付けられている。メモリダイ１０４は、適切なエポキシまたは接着剤によってヒートシンク６１６に付着される。メモリダイ１０４は、その上に配設されるＲＤＬ３２０を含む。ＳＯＣダイ１０２は、複数のはんだボール６１８によって、メモリダイ１０４上のＲＤＬ３２０にフリップチップで取り付けられる。したがって、ＳＯＣダイ１０２は、ＳＯＣダイ１０２をＲＤＬ３２０に取り付ける複数のはんだボール６１８を介したＲＤＬ３２０への直接的な信号アクセスを有する。ＳＯＣダイ１０２は、適切なエポキシまたは接着剤によって、基板１０６にも付着される。複数のはんだボール６２２が、基板１０６とＲＤＬ３２０との間に設けられて、基板１０６及びＳＯＣダイ１０２がメモリダイ１０４上のＲＤＬ３２０にフリップチップで取り付けられる場合、基板１０６とＲＤＬ３２０との間に直接的な信号アクセスがもたらされ得るようにする。複数のはんだボール１０８が、基板１０６上に設けられて、実装装置６００を、例えば、ＰＣＢ、別の基板、等（図示せず）の別の基板に取り付ける。実装装置６００はコスト面での改善を与え、ＳＯＣダイ１０２及びメモリダイ１０４の、ヒートシンク６１６による、非常に良好な放熱性をもたらす。加えて、ＲＤＬ３２０によりＶＤＤ及びグラウンドへのアクセスも非常に良好である。
【００２３】
図７は、ＳＯＣダイ１０２がヒートシンク７１６に取り付けられる実装装置７００を図示している。ＳＯＣダイ１０２は、適切なエポキシまたは接着剤によって、ヒートシンク７１６に付着される。メモリダイ１０４は、基板１０６に取り付けられる。メモリダイ１０４は、適切なエポキシまたは接着剤によって、基板１０６に付着される。ホール７１４ａ、７１４ｂが基板１０６内で画定されて、基板１０６内のホール７１４ａ、７１４ｂを通して複数のワイヤボンド１１２をルーティングすることにより、メモリダイ１０４を基板１０６に連結すべく、複数のワイヤボンド１１２が使用され得るようにする。ＳＯＣダイ１０２は基板１０６にフリップチップで取り付けられ得て、したがって、複数のはんだボール７１８は、基板１０６とＳＯＣダイ１０２との間に直接的な信号アクセスをもたらす。複数のはんだボール１０８が基板１０６に設けられて、実装装置７００が、例えば、ＰＣＢ、別の基板、等（図示せず）の別の基板に取り付けられ得るようにする。実装装置７００は、適正なコストを提供し、ヒートシンク７１６により、ＳＯＣダイ１０２のみならずメモリダイ１０４の非常に良好な放熱性をもたらす。ＶＤＤ及びグラウンドへのアクセスは、概して十分である。
【００２４】
図８は、図７の実装装置７００と同様な実装装置８００を図示している。図８の実装装置８００において、ＳＯＣダイ１０２は、図７の実装装置７００におけるＳＯＣダイ１０２よりも広い。したがって、ＳＯＣダイ１０２が、それに取り付けられたヒートシンク７１６と共に、基板１０６にフリップチップで取り付けられる場合、ＳＯＣダイ１０２は基板１０６内で画定されるホール７１４ａ、７１４ｂを超えて基板１０６に取り付けられ得る。実装装置８００は、実装装置８００の適正なコストを提供し、ヒートシンク７１６により、ＳＯＣダイ１０２のみならずメモリダイ１０４の非常に良好な放熱性をもたらす。ＶＤＤ及びグラウンドへのアクセスは、概して十分である。
【００２５】
様々な実装装置が、まだ互いにくっ付いている２つのメモリダイ１０４ａ、１０４ｂを含むメモリダイ１０４を用いて説明され、図示されてきたが、たった１つのメモリダイを含む複数のメモリダイが使用され得ることに注意されたい。そのような複数の実施形態においては、メモリダイは、図１〜図８において説明し、図示したメモリダイ１０４よりも一般に狭いであろう。また、まだ互いにくっ付いている２つのメモリダイ１０４ａ、１０４ｂより多くのメモリダイを含む、複数のメモリダイも使用可能である。そのような複数の実施形態においては、メモリダイは一般に、図１〜図８において説明し、図示したメモリダイ１０４よりも広い、及び／または長いであろう。マルチメモリダイ１０４は、１×２、２×２、２×３、等の、複数の個々のメモリダイ１０４ａ、１０４ｂの配置を含みうる。これらの例は、限定するものではない。
【００２６】
図９は、例えば、図１から図８の複数の実装装置などの実装装置の作成方法９００の例を示している。９０２において、基板を用意する。９０４において、マルチメモリダイは基板に連結される。複数の個々のメモリダイの各々は、複数のメモリダイの製造中は半導体材料のウェハ内で個々のメモリダイとして画定される。マルチメモリダイは半導体材料のウェハを複数のメモリダイへと個片化して作成される。複数のメモリダイのうちの少なくとも１つは、まだ物理的に互いに接続している複数の個々のメモリダイを含むマルチメモリダイである。９０６において、半導体ダイはマルチメモリダイ及び基板に連結される。半導体ダイは、システムオンチップとして構成される。９０８において、マルチメモリダイ及び半導体ダイのうちの少なくとも１つは基板に取り付けられる。
【００２７】
様々なオペレーションが、クレームされた主題を理解する上で最も助けになる方法で、順次、複数の別個の動作、または複数のオペレーションとして説明されてきたといえる。しかしながら、その説明の順序が、これらのオペレーションが必ず順序に依存していると暗示しているものと解釈されるべきではない。特に、これらのオペレーションは提示した順序で実行されなくてもよい。複数の説明されたオペレーションは、複数の説明された実施形態とは異なる順序で実行されてもよい。様々な追加的なオペレーションが実行されてもよく、及び／または、複数の説明されたオペレーションが、複数の追加的な実施形態において省略されてもよい。
【００２８】
説明には、「実施形態」または「複数の実施形態」という用語を用いてもよく、これらはそれぞれ、１または複数の同じ、または異なる実施形態を指し得る。更に、複数の実施形態に関して用いられるような、「備える」、「含む」、「有する」等の用語は同義である。
【００２９】
複数の特定の実施形態が本明細書にて図示され、説明されてきたが、同じ目的を達成すべく意図された、多種多様な、代替的及び／または等価な実施形態または実装が、範囲を逸脱することなく、複数の実施形態の代わりとなり得ることを当業者は理解するであろう。当業者ならば、複数の実施形態が多種多様な方法で実装され得ることを容易に理解するであろう。本願は、本明細書にて議論された複数の実施形態のいかなる改作または変形をも網羅することが意図される。ゆえに、複数の実施形態は特許請求の範囲及びそれと等価なものによってのみ限定されることが明白に意図される。
【図１Ａ】
2015527736.tif 000003
【図１Ｂ】
2015527736.tif 000004
【図１Ｃ】
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【図１Ｄ】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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