(57)【要約】  例示的な実施形態は、ビームフォーミングを対象とする。デバイスは、差動同相および直交データを受信するための複数の入力を含み得る。デバイスは、複数の入力に結合され、ベースバンドにおいて差動同相および直交データの回転を可能にするように構成された複数のスイッチング素子をさらに含み得る。
2015513841.tif 000002
【特許請求の範囲】
【請求項１】
差動同相および直交データを受信するための複数の入力と、
前記複数の入力に結合され、ベースバンドにおいて前記差動同相および直交データの回転を可能にするように構成された複数のスイッチング素子とを備える、デバイス。
【請求項２】
前記複数の入力が、第２の複数のスイッチング素子を備える、請求項１に記載のデバイス。
【請求項３】
前記複数のスイッチング素子に結合された、回転された差動同相および直交データを出力するための別の複数のスイッチング素子をさらに備える、請求項１に記載のデバイス。
【請求項４】
前記複数の入力に結合された、可変電流源を生成するための少なくとも１つのデジタルアナログコンバータをさらに備える、請求項１に記載のデバイス。
【請求項５】
前記複数の入力に結合された定電流源をさらに備える、請求項１に記載のデバイス。
【請求項６】
前記複数の入力に結合された別の複数の入力をさらに備え、前記別の複数の入力の各入力が定電圧バイアスを受信するように構成される、請求項１に記載のデバイス。
【請求項７】
前記複数のスイッチの各スイッチが、デジタル制御信号を受信するように構成される、請求項６に記載のデバイス。
【請求項８】
差動同相および直交信号を伝達するための複数のミキサと、
前記差動同相および直交信号を受信するように構成された少なくとも１つの位相回転器であって、
ベースバンドにおいて前記差動同相および直交信号の回転を可能にするように構成された複数のスイッチング素子、および
前記複数のスイッチに結合された電流源を備える、少なくとも１つの位相回転器とを備える、デバイス。
【請求項９】
前記電流源が定電流源を備える、請求項８に記載のデバイス。
【請求項１０】
前記電流源が、デジタルアナログコンバータによって生成される可変電流源を備える、請求項８に記載のデバイス。
【請求項１１】
前記第１の複数のスイッチおよび前記第２の複数のスイッチの各スイッチがトランジスタを備える、請求項８に記載のデバイス。
【請求項１２】
前記複数のスイッチング素子が複数のトランジスタを備え、各トランジスタが、所望の象限を選択するために制御信号を受信するように構成される、請求項８に記載のデバイス。
【請求項１３】
前記第２の複数のスイッチの各スイッチが、デジタルアナログコンバータに結合される、請求項８に記載のデバイス。
【請求項１４】
差動同相および直交データを受信するための複数の入力と、
ベースバンドにおいて前記差動同相および直交データの回転を可能にするための複数のスイッチング素子とを備える、位相回転器。
【請求項１５】
前記複数のスイッチング素子が、複数の入力信号を受信するための第１の複数のトランジスタと、所望の位相シフトを選択するための第２の複数のトランジスタとを備える、請求項１４に記載の位相回転器。
【請求項１６】
前記複数のスイッチング素子が、回転された同相および直交データを伝達するための第３の複数のトランジスタをさらに備える、請求項１５に記載の位相回転器。
【請求項１７】
位相回転器において直交および同相データを受信することと、
所望の位相シフトを選択するために前記位相回転器において少なくとも１つの制御信号を受信することと、
前記所望の位相シフトに応じてベースバンドにおいて前記直交および同相データを回転させることとを備える、方法。
【請求項１８】
少なくとも１つの制御信号を前記受信することが、前記所望の位相シフトを選択するために１つまたは複数のスイッチにおいて制御信号を受信することを備える、請求項１７に記載の方法。
【請求項１９】
直交および同相データを前記受信することが、少なくとも１つの第１のスイッチにおける第１の差動同相信号と、少なくとも１つの第２のスイッチにおける第２の差動同相信号と、少なくとも１つの第３のスイッチにおける第１の差動直交信号と、少なくとも１つの第４のスイッチにおける第２の差動直交信号とを受信することを備える、請求項１７に記載の方法。
【請求項２０】
所望の位相シフトに基づいて複数の象限のうちの少なくとも１つの象限を選択することと、
回転された直交信号および回転された同相信号のうちの少なくとも一方を生成するために、ベースバンドにおいて直交信号および同相信号のうちの少なくとも一方を回転させることとを備える、方法。
【請求項２１】
前記選択することが、前記少なくとも１つの象限を選択するために、複数のスイッチのうちの少なくとも１つのスイッチに信号を伝達することを備える、請求項２０に記載の方法。
【請求項２２】
少なくとも１つのデジタルアナログコンバータで１つまたは複数の可変電流源を生成することをさらに備える、請求項２０に記載の方法。
【請求項２３】
前記回転させることが、前記回転された直交信号または前記回転された同相信号を備える１つまたは複数の出力信号を選択するために、複数のスイッチのうちの少なくとも１つのスイッチに制御信号を伝達することを備える、請求項２０に記載の方法。
【請求項２４】
位相回転器において直交および同相データを受信するための手段と、
前記所望の位相シフトに応じてベースバンドにおいて前記直交および同相データを回転させるための手段とを備える、デバイス。
【請求項２５】
所望の位相シフトに基づいて複数の象限のうちの少なくとも１つの象限を選択するための手段と、
回転された直交信号および回転された同相信号のうちの少なくとも一方を生成するために、ベースバンドにおいて直交信号および同相信号のうちの少なくとも一方を回転させるための手段とを備える、デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
[0001]  本発明は、一般にビームフォーミングに関する。より詳細には、本発明は、ミリ波応用におけるベースバンドビームフォーミングのためのシステム、デバイスおよび方法に関する。
【背景技術】
【０００２】
[0002]  当業者なら諒解するように、ミリ波応用におけるビームフォーミングは、多くの課題を提起している。一例として、約１メートルの距離において、６０ＧＨｚの信号は、２．４ＧＨｚの信号より約２０ｄＢ多い損失を有することがある。損失の問題に対する１つの解は、電力増幅器の出力電力を増大することを含むことがある。しかしながら、この解は、低い供給電圧、低い降伏電圧、損失の多い基板、低Ｑ受動素子、およびＣＭＯＳトランジスタの低い真性利得によって制限されることがある。
【発明の概要】
【０００３】
[0003]  ミリ波応用におけるビームフォーミングを向上させる方法、システムおよびデバイスの必要性が存在する。
【図面の簡単な説明】
【０００４】
【図１】[0004]  様々なビームフォーミングアレイアーキテクチャを示す図。
【図２Ａ】[0005]  本発明の例示的な実施形態による、１つまたは複数の位相回転器を含むデバイスを示す図。
【図２Ｂ】[0006]  本発明の例示的な実施形態による、送信機ユニットと受信機ユニットとを含むデバイスを示す図。
【図３Ａ】[0007]  本発明の例示的な実施形態による、様々な位相シフタの実装形態を示す図。
【図３Ｂ】本発明の例示的な実施形態による、様々な位相シフタの実装形態を示す図。
【図４】[0008]  本発明の例示的な実施形態による、位相シフタトポロジーの回路図。
【図５】[0009]  本発明の例示的な実施形態による、別の位相シフタトポロジーの回路図。
【図６】[0010]  本発明の例示的な実施形態による、位相シフタを示す図。
【図７】[0011]  本発明の例示的な実施形態による、別の位相シフタを示す図。
【図８】[0012]  本発明の例示的な実施形態による、さらに別の位相シフタを示す図。
【図９】[0013]  本発明の例示的な実施形態による、９０度の分解能に対する位相シフタを示す図。
【図１０】[0014]  本発明の例示的な実施形態による、さらに別の９０度の分解能に対する位相シフタを示す図。
【図１１】[0015]  回転される前の同相および直交データを示すプロット。
【図１２】[0016]  ４５度回転された後の、図１１の同相および直交データを示すプロット。
【図１３】[0017]  回転される前の同相および直交データを示すプロット。
【図１４】[0018]  ４５度回転された後の、図１３の同相および直交データを示すプロット。
【図１５】[0019]  本発明の例示的な実施形態による方法を示すフローチャート。
【図１６】[0020]  本発明の例示的な実施形態による別の方法を示すフローチャート。
【発明を実施するための形態】
【０００５】
[0021]  添付の図面とともに以下に示す詳細な説明は、本発明の例示的な実施形態を説明するものであり、本発明を実施できる唯一の実施形態を表すものではない。この明細書全体にわたって使用する「例示的」という用語は、「例、事例、または例示の働きをすること」を意味し、必ずしも他の例示的な実施形態よりも好ましいまたは有利であると解釈すべきではない。詳細な説明は、本発明の例示的な実施形態の完全な理解を与える目的で具体的な詳細を含む。本発明の例示的な実施形態はこれらの具体的な詳細なしに実施され得ることが当業者には明らかであろう。いくつかの事例では、本明細書で提示する例示的な実施形態の新規性を不明瞭にしないように、よく知られている構造およびデバイスをブロック図の形式で示す。
【０００６】
[0022]  当業者なら理解するように、従来のポイントツーポイント通信において、１アンテナソリューションを使用する場合、大量のエネルギーが浪費されることがある。したがって、空間領域内でエネルギーを収束させ得る様々なアレイアーキテクチャ（すなわち、アンテナアレイ）が、当技術分野でよく知られている。
【０００７】
[0023]  図１は、様々なビームフォーミングアレイアーキテクチャを示す。図１は、様々な受信機ベースのビームフォーミングアレイアーキテクチャを示すが、送信機ベースのビームフォーミングアレイアーキテクチャを、当業者なら理解するであろう。特に、参照番号１００は無線周波数（ＲＦ）径路ビームフォーミングアーキテクチャを示し、参照番号１０２は局部発振器（ＬＯ）径路ビームフォーミングアーキテクチャを示し、参照番号１０４は中間周波数（ＩＦ）径路ビームフォーミングアーキテクチャを示し、参照番号１０６はデジタル領域アーキテクチャを示す。
【０００８】
[0024]  ＲＦ径路ビームフォーミングが、小面積および低電力を使用し得ることは、理解されよう。さらに、ＲＦ径路ビームフォーミングは、良好な信号対雑音比（ＳＮＲ）と良好な信号対干渉雑音比（ＳＩＮＲ：signal to interference-plus-noise ratio）とを示し得る。しかしながら、ＲＦ径路ビームフォーミングの課題は、高線形性、広帯域、低損失、および低域のＲＦ位相シフタのために設計することを含む。さらに、ＬＯ径路ビームフォーミングは、ＬＯの振幅変動に対して低い感度を示すことがある。一方、ＬＯ径路ビームフォーミングの課題は、大きなＬＯネットワークの設計を含み、ミリ波ＬＯ信号を生成することは困難であることがある。ＩＦ径路ビームフォーミングは、良好な線形性を示し得、低電力位相シフタを使用し得る。しかしながら、ＩＦ径路ビームフォーミングは、少ない構成要素共有と大きなＬＯネットワークとを含む。さらに、オフセット較正は、複数のミキサに対して困難であり得る。加えて、デジタル領域アーキテクチャは多用途であり得るが、それは、高速のデジタル信号プロセッサを必要とし、高い電力消費を示すことがある。
【０００９】
[0025]  当業者なら理解するように、アナログベースバンドビームフォーミングに対して：
【数１】
2015513841.tif 000003
【数２】
2015513841.tif 000004
【数３】
2015513841.tif 000005
【００１０】
[0026]  さらに、ＲＦベースバンドビームフォーミングに対して：
【数４】
2015513841.tif 000006
【数５】
2015513841.tif 000007
【数６】
2015513841.tif 000008
【００１１】
[0027]  さらに、ベースバンドとＲＦの両方に対して同一である出力信号「ＳｉｇｎａｌTx,out」は、Ｉ’＋Ｑ’に等しい。したがって、当業者なら諒解するように、アナログベースバンドビームフォーミングおよびＲＦベースバンドビームフォーミングは、それぞれ、ベースバンドビームフォーミング技法を使用し、したがって、アナログベースバンドビームフォーミングは、ＲＦベースバンドビームフォーミングと比較すると、実質的に同じ出力を生成する。
【００１２】
[0028]  本発明の例示的な実施形態は、受信機ベースのベースバンドビームフォーミングのためのデバイス、システムおよび方法を含む。キャリア信号がシフトされ得る従来のビームフォーミングとは対照的に、例示的な実施形態は、ベースバンド信号（すなわち、エンベロープ信号）がシフトされるビームフォーミングを提供することができる。
【００１３】
[0029]  図２Ａは、本発明の例示的な実施形態による、デバイス１１０を示す。指向性信号送信（すなわち、ビームフォーミング）に対して構成されるデバイス１１０は、２つの低雑音増幅器１１２と、４つのミキサ１１４と、４つのドライバ増幅器１１６と、２つの位相シフタ１１８と、２つのフィルタ１２０とを含む。より具体的には、図２Ａに示す例示的な実施形態では、デバイス１１０は、ＬＮＡ  １１２Ａおよび１１２Ｂと、ミキサ１１４Ａ〜１１４Ｄと、ドライバ増幅器１１６Ａ〜１１６Ｄと、位相シフタ１１８Ａおよび１１８Ｂと、フィルタ１２０Ａおよび１２０Ｂとを含む。デバイス１１０は、２つのアンテナブランチを含む（すなわち、各ＬＮＡ  １１２Ａおよび１１２Ｂが１つのアンテナブランチに関連付けられる）ことに留意されたい。本発明の例示的な実施形態によれば、デバイス１１０は、アンテナブランチ当たり２つのミキサを必要とすることに留意されたい。たとえば、８つのアンテナブランチが使用される場合は、１６のミキサが必要となる。位相シフタ１１８Ａおよび１１８Ｂは、それぞれ、以下で説明する位相シフタのうちの１つ（すなわち、位相シフタ１５０、位相シフタ１８０、位相シフタ２００、位相シフタ２５０、位相シフタ３００、位相シフタ３５０、または位相シフタ４００）を備え得ることに留意されたい。当業者なら諒解するように、本発明の例示的な実施形態によれば、同相および直交（Ｉ／Ｑ）データは、キャリア信号で乗算される前に回転され得る（すなわち、回転マトリックスで乗算される）。
【００１４】
[0030]  デバイス１５０の企図された演算の間、信号（すなわち、Ｉｃｏｓωｔ＋Ｑｓｉｎωｔ）は、ＬＮＡ  １１２Ａおよび１１２Ｂの各々に伝達される。さらに、信号は、関連するミキサ（すなわち、ミキサ１１４Ａ〜１１４Ｄ）に伝達され、次いで、関連するドライバ増幅器（すなわち、ドライバ増幅器１１６Ａ〜１１６Ｈ）に伝達される。より具体的には、信号Ｉｐｃｏｓωｔ＋Ｑｐｓｉｎωｔは、信号Ｉｐを生成するためにミキサ１１４Ｃとミキサ１１４Ａの各々において余弦波と混合され、信号Ｑｐを生成するためにミキサ１１４Ｂおよびミキサ１１４Ｄの各々において正弦波と混合される。さらに、信号Ｉｎｃｏｓωｔ＋Ｑｎｓｉｎωｔは、信号Ｉｎを生成するためにミキサ１１４Ａおよびミキサ１１４Ｃの各々において余弦波と混合され、信号Ｑｎを生成するためにミキサ１１４Ｂおよびミキサ１１４Ｄの各々において正弦波と混合される。
【００１５】
[0031]  その上、信号ＩｐおよびＩｎは、ドライバ増幅器１１６Ａおよび１１６Ｃに伝達され得、信号ＱｐおよびＱｎは、ドライバ増幅器１１６Ｂおよび１１６Ｄに伝達され得る。さらに、各ドライバ増幅器１１６の出力は、位相シフタ（すなわち、位相シフタ１１８Ａまたは位相シフタ１１８Ｂのいずれか）に伝達される。受信された信号を処理した後、以下でより詳細に説明するように、位相シフタ１１８Ａおよび位相シフタ１１８Ｂの各々は、回転された同相信号（すなわち、Ｉ’ｐおよびＩ’ｎ）をフィルタ１２０Ａに出力し得、回転された直交信号（すなわち、Ｑ’ｐおよびＱ’ｎ）をフィルタ１２０Ｂに出力し得る。
【００１６】
[0032]  当業者なら理解するように、回転マトリックスおよび位相回転は、
【数７】
2015513841.tif 000009
【数８】
2015513841.tif 000010
【００１７】
として定義され得、ＩおよびＱは同相および直交データを表し、Ｉ’およびＱ’は回転された同相および直交データを表す。
【００１８】
[0033]  図２Ｂは、デバイス１２５の実施形態のブロック図を示す。デバイス１２５は、１つまたは複数のアンテナ１２６を含み得る。信号送信の間、送信（ＴＸ）データプロセッサ１２８は、データを受信して処理し、１つまたは複数のデータストリームを生成する。ＴＸデータプロセッサ１２８による処理はシステムに依存し、たとえば、符号化、インターリービング、シンボルマッピングなどを含み得る。ＣＤＭＡシステムに対して、処理は、一般的に、チャネル化とスペクトル拡散とをさらに含む。ＴＸデータプロセッサ１２８はまた、各データストリームを対応するアナログベースバンド信号に変換する。送信ユニット１３０は、ＴＸデータプロセッサ１２８からのベースバンド信号を受信して調整し（たとえば、増幅し、フィルタリングし、かつ周波数アップコンバートし）、データ送信に使用される各アンテナに対するＲＦ出力信号を生成する。ＲＦ出力信号は、アンテナ１２６を介して送信される。信号を受信する間、１つまたは複数の信号がアンテナ１３２によって受信され、受信機ユニット１３４によって調整およびデジタル化され、ＲＸデータプロセッサ１３６によって処理され得る。コントローラ１３８は、デバイス１２５内の様々な処理ユニットの動作を指示することができる。さらに、メモリユニット１４０は、コントローラ１３８のためのデータとプログラムコードとを記憶することができる。受信機ユニット１３４は、図２Ａに示すデバイス１１０を含み得ることに留意されたい。
【００１９】
[0034]  図３Ａは、本発明の例示的な一実施形態による回路１５０を示すブロック図である。回路１５０は、Ｉ入力１５２およびＱ入力１５３と、Ｉ入力１５２に結合された増幅器１５４および１５６と、Ｑ入力１５４に結合された増幅器１５８および１６０とを含む。さらに、回路１５０は、加算器１６２と１６４とを含み、加算器１６２は増幅器１５４および１５８からの出力を受信するように構成され、加算器１６４は増幅器１５６および１６０からの出力を受信するように構成される。加算器１６２および１６４は、それぞれ、Ｉ’およびＱ’を出力するように構成される。例示的な一実施形態によれば、増幅器１５４および１６０はｃｏｓθの利得を有するように構成され、増幅器１５６はｓｉｎθの利得を有するように構成され、増幅器１５８は−ｓｉｎθの利得を有するように構成される。
【００２０】
[0035]  図３Ｂは、本発明の別の例示的な実施形態による回路１７０を示すブロック図である。回路１７０は、それぞれ、信号ｃｏｓθとｓｉｎθとを受信するように構成された入力１７２および１７３を含む。さらに、回路１７０は、入力１７２に結合された増幅器１７４および１７６と、入力１７３に結合された増幅器１７８および１８０とを含む。さらに、回路１７０は加算器１８２と１８４とを含み、加算器１８２は増幅器１７４および１７８からの出力を受信するように構成され、加算器１８４は増幅器１７６および１８０からの出力を受信するように構成される。加算器１８２および１８４は、それぞれ、Ｉ’とＱ’とを出力するように構成される。例示的な一実施形態によれば、増幅器１７４および１８０はＩの利得を有するように構成され、増幅器１７６はＱの利得を有するように構成され、増幅器１７８は−Ｑの利得を有するように構成される。
【００２１】
[0036]  図４は、本発明の例示的な実施形態による位相シフタ１５０を示す。図３Ａに示す回路１００の可能な実装形態である位相シフタ１５０は、複数のスイッチング素子Ｍ１〜Ｍ１２を含む。「スイッチング素子」という句はまた、本明細書では「スイッチ」とも呼ばれ得ることに留意されたい。スイッチング素子Ｍ１〜Ｍ１２を図４ではトランジスタとして示すが、スイッチング素子Ｍ１〜Ｍ１２の各々は、任意の知られている適切なスイッチング素子を備え得る。図４に示すように、スイッチング素子Ｍ１、Ｍ４、Ｍ５およびＭ８の各々は、グランド電圧に結合されたドレインと、別のスイッチング素子のドレインに結合されたソースとを有する。さらに、スイッチング素子Ｍ２およびＭ７の各々は、ノードＡに結合されたドレインと、別のスイッチング素子のドレインに結合されたソースとを有する。その上、スイッチング素子Ｍ３およびＭ６の各々は、ノードＢに結合されたドレインと、別のスイッチング素子のドレインに結合されたソースとを有する。加えて、スイッチング素子Ｍ９〜Ｍ１２の各々は、定電流源に結合されたソースを有する。さらに、スイッチング素子Ｍ９は、スイッチング素子Ｍ１のソースおよびスイッチング素子Ｍ２のソースの各々に結合されたドレインを有する。スイッチング素子Ｍ１０は、スイッチング素子Ｍ３のソースおよびスイッチング素子Ｍ４のソースの各々に結合されたドレインを有する。スイッチング素子Ｍ１１は、スイッチング素子Ｍ５のソースおよびスイッチング素子Ｍ６のソースの各々に結合されたドレインを有する。スイッチング素子Ｍ１２は、スイッチング素子Ｍ７のソースおよびスイッチング素子Ｍ８のソースの各々に結合されたドレインを有する。
【００２２】
[0037]  さらに、スイッチング素子Ｍ１〜Ｍ１２は、それぞれ、ゲートにおいて信号を受信するように構成される。より具体的には、スイッチング素子Ｍ１〜Ｍ８は、それぞれ、バイアス電圧（たとえば、ｃｏｓθまたはｓｉｎθ）を受信するように構成される。スイッチング素子Ｍ１〜Ｍ８の各々のゲートは、スイッチング素子を介してＶＤＤまたはＧＮＤに接続される。スイッチング素子Ｍ１〜Ｍ８は、それぞれ、異なるサイズをスイッチングすることおよび選択することを介して、利得関数ｃｏｓθとｓｉｎθとを達成するように構成される。加えて、スイッチング素子Ｍ９はゲートにおいて正の同相信号ｖｉｐを受信するように構成され、スイッチング素子Ｍ１０はゲートにおいて負の同相信号ｖｉｎを受信するように構成され、スイッチング素子Ｍ１１はゲートにおいて正の直交信号ｖｑｐを受信するように構成され、スイッチング素子Ｍ１２はゲートにおいて負の直交信号ｖｑｎを受信するように構成される。たとえば、θが０度である場合、そのことは位相シフトがないことを意味し、ｃｏｓθは１でありｓｉｎθは０である。この場合、スイッチング素子Ｍ１、Ｍ４、Ｍ６、Ｍ７はオフにされ、スイッチング素子Ｍ２、Ｍ３、Ｍ５、Ｍ８はオンにされる。その結果、ｖｉｐおよびｖｉｎによって生成された信号電流の実質的にすべては、Ｉ’ｐとＩ’ｎとに流れ得る。さらに、ｖｑｐおよびｖｑｎによって生成された信号電流は、Ｉ’ｐとＩ’ｎとに流れない。
【００２３】
[0038]  図５は、本発明の別の例示的な実施形態による位相シフタ１８０を示す。図３Ｂに示す回路１２０の可能な実装形態である位相シフタ１８０は、複数のスイッチＭ１３〜Ｍ２０を含む。スイッチング素子Ｍ１３〜Ｍ２０を図５ではトランジスタとして示すが、スイッチング素子Ｍ１３〜Ｍ２０の各々は、任意の知られている適切なスイッチング素子を備え得る。図５に示すように、スイッチング素子Ｍ１３およびＭ１６の各々は、ノードＣに結合されたドレインと、別のスイッチング素子のドレインに結合されたソースとを有する。さらに、スイッチング素子Ｍ１４およびＭ１５の各々は、ノードＤに結合されたドレインと、別のスイッチング素子のドレインに結合されたソースとを有する。加えて、スイッチング素子Ｍ１７〜Ｍ２０の各々は、電流源（たとえば、ｃｏｓθまたはｓｉｎθ）に結合されたソースを有する。さらに、スイッチング素子Ｍ１７はスイッチング素子Ｍ１３のソースに結合されたドレインを有し、スイッチング素子Ｍ１８はスイッチング素子Ｍ１４のソースに結合されたドレインを有し、スイッチング素子Ｍ１９はスイッチング素子Ｍ１５のソースに結合されたドレインを有し、スイッチング素子Ｍ２０はスイッチング素子Ｍ１６のソースに結合されたドレインを有する。
【００２４】
[0039]  さらに、スイッチング素子Ｍ１３〜Ｍ１６は、それぞれ、ゲートにおいて信号を受信するように構成される。より具体的には、スイッチング素子Ｍ１３〜Ｍ１６は、それぞれ、ゲートにおいて定電圧バイアスを受信するように構成される。加えて、スイッチング素子Ｍ１７はゲートにおいて正の同相信号ｖｉｐを受信するように構成され、スイッチング素子Ｍ１８はゲートにおいて負の同相信号ｖｉｎを受信するように構成され、スイッチング素子Ｍ１９はゲートにおいて正の直交信号ｖｑｐを受信するように構成され、スイッチング素子Ｍ２０はゲートにおいて負の直交信号ｖｑｎを受信するように構成される。たとえば、θが０度である場合、そのことは位相シフトがないことを意味し、ｃｏｓθは１でありｓｉｎθは０である。この場合、ｖｉｐおよびｖｉｎは信号電流を生成し得る一方で、ｖｑｐおよびｖｑｎは信号電流を生成しない。その結果、最終出力Ｉ’ｐおよびＩ’ｎは、ｖｉｐおよびｖｉｎと実質的に同じ位相を有する。
【００２５】
[0040]  以下でより詳細に説明するように、象限（quadrant）選択に対して、以下の回転マトリックスが与えられる。
【数９】
2015513841.tif 000011
【数１０】
2015513841.tif 000012
【数１１】
2015513841.tif 000013
【数１２】
2015513841.tif 000014
【００２６】
[0041]  図６は、本発明の例示的な実施形態による位相シフタ２００を示す。位相シフタ２００は、複数のスイッチング素子Ｍ２１〜Ｍ６８を含む。スイッチング素子Ｍ２１〜Ｍ６８を図６ではトランジスタとして示すが、スイッチング素子Ｍ２１〜Ｍ６８の各々は、任意の知られている適切なスイッチング素子を備え得る。図６に示すように、スイッチング素子Ｍ３７、Ｍ４３、Ｍ４８、Ｍ５０、Ｍ５６、Ｍ５８、Ｍ６３およびＭ６５の各々は、ノードＥに結合されたドレインを有し、ノードＥはまた、第１の出力Ｉ’ｐに結合されている。さらに、スイッチング素子Ｍ３９、Ｍ４１、Ｍ４６、Ｍ５２、Ｍ５４、Ｍ６０、Ｍ６１およびＭ６７の各々は、ノードＦに結合されたドレインを有し、ノードＦはまた、第２の出力Ｉ’ｎに結合されている。加えて、スイッチング素子Ｍ３８、Ｍ４４、Ｍ４５、Ｍ５１、Ｍ５３、Ｍ５９、Ｍ６４およびＭ６６の各々は、ノードＧに結合されたドレインを有し、ノードＧはまた、第３の出力Ｑ’ｐに結合されている。その上、スイッチング素子Ｍ４０、Ｍ４２、Ｍ４７、Ｍ４９、Ｍ５５、Ｍ５７、Ｍ６２およびＭ６８の各々は、ノードＨに結合されたドレインを有し、ノードＨは、第４の出力Ｑ’ｎに結合されている。
【００２７】
[0042]  加えて、スイッチング素子Ｍ３７〜Ｍ４０の各々は、ノードＩに結合されたソースを有し、ノードＩはまた、スイッチング素子Ｍ２９のドレインに結合されている。スイッチング素子Ｍ４１〜Ｍ４４の各々は、ノードＪに結合されたソースを有し、ノードＪはまた、スイッチング素子Ｍ３０のドレインに結合されている。加えて、スイッチング素子Ｍ４５〜Ｍ４８の各々は、ノードＫに結合されたソースを有し、ノードＫはまた、スイッチング素子Ｍ３１のドレインに結合されている。スイッチング素子Ｍ４９〜Ｍ５２の各々は、ノードＬに結合されたソースを有し、ノードＬはまた、スイッチング素子Ｍ３２のドレインに結合されている。スイッチング素子Ｍ５３〜Ｍ５６の各々は、ノードＭに結合されたソースを有し、ノードＭはまた、スイッチング素子Ｍ２２のドレインに結合されている。スイッチング素子Ｍ５７〜Ｍ６０の各々は、ノードＮに結合されたソースを有し、ノードＮはまた、スイッチング素子Ｍ３４のドレインに結合されている。スイッチング素子Ｍ６１〜Ｍ６４の各々は、ノードＰに結合されたソースを有し、ノードＰはまた、スイッチング素子Ｍ３４のドレインに結合されている。さらに、スイッチング素子Ｍ６５〜Ｍ６８の各々は、ノードＱに結合されたソースを有し、ノードＱはまた、スイッチング素子Ｍ３６のドレインに結合されている。その上、スイッチング素子Ｍ２９〜Ｍ３６の各々は、別のスイッチング素子のドレインに結合されたソースを有し、スイッチング素子Ｍ２１〜Ｍ２８の各々は、別のトランジスタのソースに結合されたドレインと、電流源（すなわち、ｃｏｓθまたはｓｉｎθ）に結合されたソースとを有する。
【００２８】
[0043]  さらに、信号の選択および組合せに使用されるスイッチング素子Ｍ３７〜Ｍ６８は、それぞれ、ゲートにおいて制御信号を受信するように構成される。より具体的には、スイッチング素子Ｍ３７、Ｍ４１、Ｍ４５、Ｍ４９、Ｍ５３、Ｍ５７、Ｍ６１およびＭ６５は、それぞれ、それらのそれぞれのゲートにおいて第１の制御信号（たとえば、「Ｑ１」）を受信するように構成され、スイッチング素子Ｍ３８、Ｍ４２、Ｍ４６、Ｍ５０、Ｍ５４、Ｍ５８、Ｍ６２およびＭ６６は、それぞれ、それらのそれぞれのゲートにおいて第２の制御信号（たとえば、「Ｑ２」）を受信するように構成され、スイッチング素子Ｍ３９、Ｍ４３、Ｍ４７、Ｍ５１、Ｍ５５、Ｍ５９、Ｍ６３およびＭ６７は、それぞれ、それらのそれぞれのゲートにおいて第３の制御信号（たとえば、「Ｑ３」）を受信するように構成され、スイッチング素子Ｍ４０、Ｍ４４、Ｍ４８、Ｍ５２、Ｍ５６、Ｍ６０、Ｍ６４およびＭ６８は、それぞれ、それらのそれぞれのゲートにおいて第４の制御信号（たとえば、「Ｑ４」）を受信するように構成される。
【００２９】
[0044]  加えて、スイッチング素子Ｍ２１およびＭ２３は、それぞれ、ゲートにおいて正の同相信号ｖｉｐを受信するように構成され、スイッチング素子Ｍ２２およびＭ２４は、それぞれ、ゲートにおいて負の同相信号ｖｉｎを受信するように構成され、スイッチング素子Ｍ２５およびＭ２７は、それぞれ、ゲートにおいて正の直交信号ｖｑｐを受信するように構成され、スイッチング素子Ｍ２６およびＭ２８は、それぞれ、ゲートにおいて負の直交信号ｖｑｎを受信するように構成される。加えて、スイッチング素子Ｍ２９〜Ｍ３６は、それぞれ、ゲートにおいて一定のバイアス電圧を受信するように構成される。
【００３０】
[0045]  構成されるように、位相シフタ２００は、象限を選択すること、ならびに信号の組合せおよび回転をもたらすことを行うように構成され得る。１つまたは複数の象限が、所望の位相シフトに基づいて選択され得ることに留意されたい。一例として、象限１が選択される場合、制御信号Ｑ１は高「１」であり、制御信号Ｑ２は低「０」であり、制御信号Ｑ３は低「０」であり、制御信号Ｑ４は低「０」である。したがって、象限１が選択される場合、スイッチング素子Ｍ３７、Ｍ４１、Ｍ４５、Ｍ４９、Ｍ５３、Ｍ５７、Ｍ６１およびＭ６５は導電性の状態にあり、スイッチング素子Ｍ３８〜Ｍ４０、Ｍ４２〜Ｍ４４、Ｍ４６〜Ｍ４８、Ｍ５０〜Ｍ５２、Ｍ５４〜Ｍ５６、Ｍ５８〜Ｍ６０、Ｍ６２〜Ｍ６４は非導電性の状態にあり、第１の出力Ｉ’ｐはノードＩおよびＱに結合され、第２の出力Ｉ’ｎはノードＪおよびＰに結合され、第３の出力Ｑ’ｐはノードＭおよびＫに結合され、第４の出力Ｑ’ｎはノードＮおよびＬに結合される。別の例として、象限２が選択される場合、制御信号Ｑ１、Ｑ３およびＱ４は低「０」であり、制御信号Ｑ２は高「１」である。したがって、象限２が選択される場合、スイッチング素子Ｍ３８、Ｍ４２、Ｍ４６、Ｍ５０、Ｍ５４、Ｍ５８、Ｍ６２およびＭ６６は導電性の状態にあり、スイッチング素子Ｍ３７、Ｍ３９〜Ｍ４１、Ｍ４３〜Ｍ４５、Ｍ４７〜Ｍ４９、Ｍ５１〜Ｍ５３、Ｍ５５〜Ｍ５７、Ｍ５９〜Ｍ６１、Ｍ６３〜Ｍ６５、Ｍ６７およびＭ６８は非導電性の状態にあり、第１の出力Ｉ’ｐはノードＬおよびＮに結合され、第２の出力Ｉ’ｎはノードＫおよびＭに結合され、第３の出力Ｑ’ｐはノードＩおよびＱに結合され、第４の出力Ｑ’ｎはノードＪおよびＰに結合される。
【００３１】
[0046]  さらに、象限３が選択される場合、制御信号Ｑ１、Ｑ２およびＱ４は低「０」であり、制御信号Ｑ３は高「１」である。したがって、象限３が選択される場合、スイッチング素子Ｍ３９、Ｍ４３、Ｍ４７、Ｍ５１、Ｍ５５、Ｍ５９、Ｍ６３およびＭ６７は導電性の状態にあり、スイッチング素子Ｍ３７、Ｍ３８、Ｍ４０〜Ｍ４２、Ｍ４４〜Ｍ４６、Ｍ４８〜Ｍ５０、Ｍ５２〜Ｍ５４、Ｍ５６〜Ｍ５８、Ｍ６０〜Ｍ６２、Ｍ６４〜Ｍ６６およびＭ６８は非導電性の状態にあり、第１の出力Ｉ’ｐはノードＪおよびＰに結合され、第２の出力Ｉ’ｎはノードＩおよびＱに結合され、第３の出力Ｑ’ｐはノードＬおよびＮに結合され、第４の出力Ｑ’ｎはノードＫおよびＭに結合される。その上、象限４が選択される場合、制御信号Ｑ１、Ｑ２およびＱ３は低「０」であり、制御信号Ｑ４は高「１」である。したがって、象限４が選択される場合、スイッチング素子Ｍ４０、Ｍ４４、Ｍ４８、Ｍ５２、Ｍ５６、Ｍ６０、Ｍ６４およびＭ６８は導電性の状態にあり、スイッチング素子Ｍ３７〜Ｍ３９、Ｍ４１〜Ｍ４３、Ｍ４５〜Ｍ４７、Ｍ４９〜Ｍ５１、Ｍ５３〜Ｍ５５、Ｍ５７〜Ｍ５９、Ｍ６１〜Ｍ６３およびＭ６５〜Ｍ６７は非導電性の状態にあり、第１の出力Ｉ’ｐはノードＫおよびＭに結合され、第２の出力Ｉ’ｎはノードＬおよびＮに結合され、第３の出力Ｑ’ｐはノードＪおよびＰに結合され、第４の出力Ｑ’ｎはノードＩおよびＱに結合される。
【００３２】
[0047]  当業者なら諒解するように、位相シフタ２００は、ｃｏｓθまたはｓｉｎθを生成するために２つのデジタルアナログ（ＤＡＣ）コンバータを使用し得、θは実質的にゼロから９０度までに及ぶ。位相シフタ２００の企図された動作の間、位相シフトすることは、必要とされる位相シフト電流を生成するために、たとえばＤＡＣを使用することによって達成され得、位相シフト電流の大きさはｃｏｓθまたはｓｉｎθとして増減する。さらに、スイッチング素子Ｍ２１〜Ｍ６８は、信号をスイッチングおよびコーミングするために使用され得る。その結果、最終出力は、式（２）および式（３）に示す位相を回転された信号である。
【００３３】
[0048]  図７は、本発明の例示的な実施形態による別の位相シフタ２５０を示す。位相シフタ２５０は、スイッチング素子Ｍ２１〜Ｍ３６とＭ６９〜Ｍ８４とを含む。スイッチング素子Ｍ２１〜Ｍ３６およびＭ６９〜Ｍ８４を図７ではトランジスタとして示すが、スイッチング素子Ｍ２１〜Ｍ３６およびＭ６９〜Ｍ８４の各々は、任意の知られている適切なスイッチング素子を備え得る。図７に示すように、スイッチング素子Ｍ６９、Ｍ７５、Ｍ８０およびＭ８２の各々は、ノードＲに結合されたドレインを有し、ノードＲはまた、第１の出力Ｉ’ｐに結合されている。さらに、スイッチング素子Ｍ７１、Ｍ７３、Ｍ７８およびＭ８４の各々は、ノードＳに結合されたドレインを有し、ノードＳはまた、第２の出力Ｉ’ｎに結合されている。加えて、スイッチング素子Ｍ７０、Ｍ７６、Ｍ７７およびＭ８３の各々は、ノードＵに結合されたドレインを有し、ノードＵは、第３の出力Ｑ’ｐに結合されている。その上、スイッチング素子Ｍ７２、Ｍ７４、Ｍ７９およびＭ８１の各々は、ノードＴに結合されたドレインを有し、ノードＴはまた、第４の出力Ｑ’ｎに結合されている。
【００３４】
[0049]  加えて、スイッチング素子Ｍ６９〜Ｍ７２の各々は、ノードＶに結合されたソースを有し、ノードＶはまた、スイッチング素子Ｍ２９のドレインとスイッチング素子Ｍ３６のドレインとに結合されている。スイッチング素子Ｍ７３〜Ｍ７６の各々は、ノードＷに結合されたソースを有し、ノードＷはまた、スイッチング素子Ｍ３０のドレインとスイッチング素子Ｍ３５のドレインとに結合されている。加えて、スイッチング素子Ｍ７７〜Ｍ８０の各々は、ノードＸに結合されたソースを有し、ノードＸはまた、スイッチング素子Ｍ３１のドレインとスイッチング素子Ｍ３３のドレインとに結合されている。スイッチング素子Ｍ８１〜Ｍ８４の各々は、ノードＹに結合されたソースを有し、ノードＹはまた、スイッチング素子Ｍ３２のドレインとスイッチング素子Ｍ３４のドレインとに結合されている。その上、スイッチング素子Ｍ２９〜Ｍ３６の各々は、別のスイッチング素子のドレインに結合されたソースを有し、スイッチング素子Ｍ２１〜Ｍ２８の各々は、別のトランジスタのソースに結合されたドレインと電流源（すなわち、ｃｏｓθまたはｓｉｎθ）に結合されたソースとを有する。
【００３５】
[0050]  さらに、信号の選択および組合せに使用されるスイッチング素子Ｍ６９〜Ｍ８４は、それぞれ、ゲートにおいて制御信号を受信するように構成される。より具体的には、スイッチング素子Ｍ６９、Ｍ７３、Ｍ７７およびＭ８１は、それぞれ、それらのそれぞれのゲートにおいて第１の制御信号（たとえば、「Ｑ１」）を受信するように構成され、スイッチング素子Ｍ７０、Ｍ７４、Ｍ７８およびＭ８２は、それぞれ、それらのそれぞれのゲートにおいて第２の制御信号（たとえば、「Ｑ２」）を受信するように構成され、スイッチング素子Ｍ７１、Ｍ７５、Ｍ７９およびＭ８３は、それぞれ、それらのそれぞれのゲートにおいて第３の制御信号（たとえば、「Ｑ３」）を受信するように構成され、スイッチング素子Ｍ７２、Ｍ７６、Ｍ８０およびＭ８４は、それぞれ、それらのそれぞれのゲートにおいて第４の制御信号（たとえば、「Ｑ４」）を受信するように構成される。
【００３６】
[0051]  加えて、スイッチング素子Ｍ２１およびＭ２３は、それぞれ、ゲートにおいて正の同相信号ｖｉｐを受信するように構成され、スイッチング素子Ｍ２２およびＭ２４は、それぞれ、ゲートにおいて信号負の同相信号ｖｉｎを受信するように構成され、スイッチング素子Ｍ２５およびＭ２７は、それぞれ、ゲートにおいて正の直交信号ｖｑｐを受信するように構成され、スイッチング素子Ｍ２６およびＭ２８は、それぞれ、ゲートにおいて負の直交信号ｖｑｎを受信するように構成される。加えて、スイッチング素子Ｍ２９〜Ｍ３６は、それぞれ、ゲートにおいて一定のバイアス電圧を受信するように構成される。
【００３７】
[0052]  構成されるように、位相シフタ２５０は、象限選択、ならびに信号の組合せおよび回転をもたらすことができる。１つまたは複数の象限が、所望の位相シフトに基づいて選択され得ることに留意されたい。一例として、象限１が選択される場合、制御信号Ｑ１は高「１」であり、制御信号Ｑ２は低「０」であり、制御信号Ｑ３は低「０」であり、制御信号Ｑ４は低「０」である。したがって、象限１が選択される場合、スイッチング素子Ｍ６９、Ｍ７３、Ｍ７７およびＭ８１は導電性の状態にあり、スイッチング素子Ｍ７０〜Ｍ７２、Ｍ７４〜Ｍ７６、Ｍ７８〜Ｍ８０およびＭ８２〜Ｍ８４は非導電性の状態にあり、第１の出力Ｉ’ｐはノードＶに結合され、第２の出力Ｉ’ｎはノードＷに結合され、第３の出力Ｑ’ｐはノードＹに結合され、第４の出力Ｑ’ｎはノードＸに結合される。別の例として、象限２が選択される場合、制御信号Ｑ１、Ｑ３およびＱ４は低「０」であり、制御信号Ｑ２は高「１」である。したがって、象限２が選択される場合、スイッチング素子Ｍ７０、Ｍ７４、Ｍ７８およびＭ８２は導電性の状態にあり、スイッチング素子Ｍ６９、Ｍ７１〜Ｍ７３、Ｍ７５〜Ｍ７７、Ｍ７９〜Ｍ８１、Ｍ８３およびＭ８４は非導電性の状態にあり、第１の出力Ｉ’ｐはノードＹに結合され、第２の出力Ｉ’ｎはノードＸに結合され、第３の出力Ｑ’ｐはノードＶに結合され、第４の出力Ｑ’ｎはノードＷに結合される。
【００３８】
[0053]  さらに、象限３が選択される場合、制御信号Ｑ１、Ｑ２およびＱ４は低「０」であり、制御信号Ｑ３は高「１」である。したがって、象限３が選択される場合、スイッチング素子Ｍ７１、Ｍ７５、Ｍ７９およびＭ８３は導電性の状態にあり、スイッチング素子Ｍ６９、Ｍ７０、Ｍ７２〜Ｍ７４、Ｍ７６〜Ｍ７８、Ｍ８０〜Ｍ８２およびＭ８４は非導電性の状態にあり、第１の出力Ｉ’ｐはノードＷに結合され、第２の出力Ｉ’ｎはノードＶに結合され、第３の出力Ｑ’ｐはノードＹに結合され、第４の出力Ｑ’ｎはノードＸに結合される。その上、象限４が選択される場合、制御信号Ｑ１、Ｑ２およびＱ３は低「０」であり、制御信号Ｑ４は高「１」である。したがって、象限４が選択される場合、スイッチング素子Ｍ７２、Ｍ７６、Ｍ８０およびＭ８４は導電性の状態にあり、スイッチング素子Ｍ６９〜Ｍ７１、Ｍ７３〜Ｍ７５、Ｍ７７〜Ｍ７９およびＭ８１〜Ｍ８３は非導電性の状態にあり、第１の出力Ｉ’ｐはノードＸに結合され、第２の出力Ｉ’ｎはノードＹに結合され、第３の出力Ｑ’ｐはノードＷに結合され、第４の出力Ｑ’ｎはノードＶに結合される。
【００３９】
[0054]  当業者なら諒解するように、位相シフタ２５０は、ｃｏｓθまたはｓｉｎθを生成するために２つのデジタルアナログ（ＤＡＣ）コンバータを使用し得、θは実質的にゼロから９０度までに及ぶ。位相シフタ２５０の企図された動作の間、位相シフトすることは、必要とされる位相シフト電流を生成するために、たとえばＤＡＣを使用することによって達成され得、位相シフト電流の大きさはｃｏｓθまたはｓｉｎθとして増減する。さらに、スイッチング素子Ｍ２１〜Ｍ３６およびＭ６９〜Ｍ８４は、信号スイッチングおよび信号コーミングのために使用され得る。その結果、最終出力は、式（２）および式（３）に示す位相を回転された信号である。
【００４０】
[0055]  図８は、本発明の例示的な実施形態による別の位相シフタ３００を示す。位相シフタ３００は、スイッチング素子Ｍ２１〜Ｍ３６とＭ８５〜Ｍ１００とを含む。スイッチング素子Ｍ２１〜Ｍ３６およびＭ８５〜Ｍ１００を図８ではトランジスタとして示すが、スイッチング素子Ｍ２１〜Ｍ３６およびＭ８５〜Ｍ１００の各々は、任意の知られている適切なスイッチング素子を備え得る。図８に示すように、スイッチング素子Ｍ８５およびＭ８６の各々は、ノードＥＥに結合されたソースを有し、ノードＥＥは、スイッチング素子２９のドレインとスイッチング素子Ｍ３６のドレインとに結合されている。スイッチング素子Ｍ８７およびＭ８８の各々は、ノードＦＦに結合されたソースを有し、ノードＦＦは、スイッチング素子３０のドレインとスイッチング素子Ｍ３５のドレインとに結合されている。スイッチング素子Ｍ８９およびＭ９０の各々は、ノードＧＧに結合されたソースを有し、ノードＧＧは、スイッチング素子３１のドレインとスイッチング素子３３のドレインとに結合されている。さらに、スイッチング素子Ｍ９１およびＭ９２の各々は、ノードＨＨに結合されたソースを有し、ノードＨＨは、スイッチング素子３２のドレインとスイッチング素子３４のドレインとに結合されている。
【００４１】
[0056]  加えて、スイッチング素子Ｍ８５およびＭ９２の各々は、ノードＡＡに結合されたドレインを有し、ノードＡＡはまた、スイッチング素子Ｍ９３のソースとスイッチング素子Ｍ９４のソースとに結合されている。スイッチング素子Ｍ８７およびＭ９０の各々は、ノードＢＢに結合されたドレインを有し、ノードＢＢはまた、スイッチング素子Ｍ９５のソースとスイッチング素子Ｍ９６のソースとに結合されている。加えて、スイッチング素子Ｍ８６およびＭ８９の各々は、ノードＣＣに結合されたドレインを有し、ノードＣＣはまた、スイッチング素子Ｍ９９のソースとスイッチング素子Ｍ１００のソースとに結合されている。その上、スイッチング素子Ｍ８８およびＭ９１の各々は、ノードＤＤに結合されたドレインを有し、ノードＤＤはまた、スイッチング素子Ｍ９７のソースとスイッチング素子Ｍ９８のソースとに結合されている。
【００４２】
[0057]  その上、スイッチング素子Ｍ９３およびＭ９５は第１の出力Ｉ’ｐに結合されたドレインを有し、スイッチング素子Ｍ９４およびＭ９６は第２の出力Ｉ’ｎに結合されたドレインを有する。その上、スイッチング素子Ｍ９８およびＭ１００は第３の出力Ｑ’ｐに結合されたドレインを有し、スイッチング素子Ｍ９７およびＭ９９は第４の出力Ｑ’ｎに結合されたドレインを有する。
【００４３】
[0058]  さらに、スイッチング素子Ｍ８５〜Ｍ１００は、それぞれ、ゲートにおいて制御信号を受信するように構成される。より具体的には、スイッチング素子Ｍ８５、Ｍ８７、Ｍ８９およびＭ９１は、それぞれ、それらのそれぞれのゲートにおいて第１の制御信号（たとえば、「Ｑ１」）を受信するように構成され、スイッチング素子Ｍ８６、Ｍ８８、Ｍ９０およびＭ９２は、それぞれ、それらのそれぞれのゲートにおいて第２の制御信号（たとえば、「Ｑ２」）を受信するように構成され、スイッチング素子Ｍ９３、Ｍ９６、Ｍ９７およびＭ１００は、それぞれ、それらのそれぞれのゲートにおいて第３の制御信号（たとえば、「＼Ｓ」）を受信するように構成され、スイッチング素子Ｍ９４、Ｍ９５、Ｍ９８およびＭ９９は、それぞれ、それらのそれぞれのゲートにおいて第４の制御信号（たとえば、「Ｓ」）を受信するように構成される。スイッチング素子Ｍ８５〜Ｍ９２は信号の選択および組合せのために使用され、スイッチング素子Ｍ９３〜Ｍ１００は出力選択のために使用されることに留意されたい。
【００４４】
[0059]  加えて、スイッチング素子Ｍ２１およびＭ２３は、それぞれ、ゲートにおいて正の同相信号ｖｉｐを受信するように構成され、スイッチング素子Ｍ２２およびＭ２４は、それぞれ、ゲートにおいて負の同相信号ｖｉｎを受信するように構成され、スイッチング素子Ｍ２５およびＭ２７は、それぞれ、ゲートにおいて正の直交信号ｖｑｐを受信するように構成され、スイッチング素子Ｍ２６およびＭ２８は、それぞれ、ゲートにおいて負の直交信号ｖｑｎを受信するように構成される。加えて、スイッチング素子Ｍ２９〜Ｍ３６は、それぞれ、ゲートにおいて一定のバイアス電圧を受信するように構成される。
【００４５】
[0060]  構成されるように、位相シフタ３００は、象限選択のために構成され、ならびに信号の組合せおよび回転をもたらすことができる。１つまたは複数の象限が、所望の位相シフトに基づいて選択され得ることに留意されたい。一例として、象限１が選択される場合、制御信号Ｑ１は高「１」であり、制御信号Ｑ２は低「０」であり、制御信号Ｓは低「０」であり、制御信号＼Ｓは高「１」である。したがって、象限１が選択される場合、スイッチング素子Ｍ８５、Ｍ８７、Ｍ８９、Ｍ９１、Ｍ９３、Ｍ９６、Ｍ９７およびＭ１００は導電性の状態にあり、スイッチング素子Ｍ８６、Ｍ８８、Ｍ９０、Ｍ９２、Ｍ９４、Ｍ９５、Ｍ９８およびＭ９９は非導電性の状態にあり、第１の出力Ｉ’ｐはノードＡＡに結合され、第２の出力Ｉ’ｎはノードＢＢに結合され、第３の出力Ｑ’ｐはノードＣＣに結合され、第４の出力Ｑ’ｎはノードＤＤに結合される。別の例として、象限２が選択される場合、制御信号Ｑ１は低「０」であり、制御信号Ｑ２は高「１」であり、制御信号Ｓは低「０」であり、制御信号＼Ｓは高「１」である。したがって、象限２が選択される場合、スイッチング素子Ｍ８５、Ｍ８７、Ｍ８９、Ｍ９１、Ｍ９４、Ｍ９５、Ｍ９８およびＭ９９は非導電性の状態にあり、スイッチング素子Ｍ８６、Ｍ８８、Ｍ９０、Ｍ９２、Ｍ９３、Ｍ９６、Ｍ９７およびＭ１００は導電性の状態にあり、第１の出力Ｉ’ｐはノードＡＡに結合され、第２の出力Ｉ’ｎはノードＢＢに結合され、第３の出力Ｑ’ｐはノードＤＤに結合され、第４の出力Ｑ’ｎはノードＤＤに結合される。
【００４６】
[0061]  さらに、象限３が選択される場合、制御信号Ｑ１は高「１」であり、制御信号Ｑ２は低「０」であり、制御信号Ｓは高「１」であり、制御信号＼Ｓは低「０」である。したがって、象限３が選択される場合、スイッチング素子Ｍ８５、Ｍ８７、Ｍ８９、Ｍ９１、Ｍ９４、Ｍ９５、Ｍ９８およびＭ９９は導電性の状態にあり、スイッチング素子Ｍ８６、Ｍ８８、Ｍ９０、Ｍ９２、Ｍ９３、Ｍ９６、Ｍ９７およびＭ１００は非導電性の状態にあり、第１の出力Ｉ’ｐはノードＢＢに結合され、第２の出力Ｉ’ｎはノードＡＡに結合され、第３の出力Ｑ’ｐはノードＤＤに結合され、第４の出力Ｑ’ｎはノードＣＣに結合される。その上、象限４が選択される場合、制御信号Ｑ１は低「０」であり、制御信号Ｑ２は高「１」であり、制御信号Ｓは高「１」であり、制御信号＼Ｓは低「０」である。したがって、象限４が選択される場合、スイッチング素子Ｍ８５、Ｍ８７、Ｍ８９、Ｍ９１、Ｍ９３、Ｍ９６、Ｍ９７およびＭ１００は非導電性の状態にあり、スイッチング素子Ｍ８６、Ｍ８８、Ｍ９０、Ｍ９２、Ｍ９４、Ｍ９５、Ｍ９８およびＭ９９は導電性の状態にあり、第１の出力Ｉ’ｐはノードＢＢに結合され、第２の出力Ｉ’ｎはノードＡＡに結合され、第３の出力Ｑ’ｐはノードＤＤに結合され、第４の出力Ｑ’ｎはノードＣＣに結合される。
【００４７】
[0062]  当業者なら諒解するように、位相シフタ２５０は、ｃｏｓθまたはｓｉｎθを生成するために２つのデジタルアナログ（ＤＡＣ）コンバータを使用し得、θは実質的にゼロから９０度までに及ぶ。位相シフタ３００の企図された動作の間、位相シフトすることは、必要とされる位相シフト電流を生成するために、たとえばＤＡＣを使用することによって達成され得、位相シフト電流の大きさはｃｏｓθまたはｓｉｎθとして増減する。さらに、スイッチング素子Ｍ２１〜Ｍ３６およびＭ８５〜Ｍ１００は、信号のスイッチングおよびコーミングのために使用され得る。その結果、最終出力は、式（２）および式（３）に示す位相を回転された信号である。
【００４８】
[0063]  図６に示す位相シフタ２００と比較して、図７に示す位相シフタ２５０および図７に示す位相シフタ３００は、低減された数のスイッチング素子を有し、したがって、寄生キャパシタンスが低減され得ることに留意されたい。図６、図７および図８にそれぞれ示す位相シフタ２００、２５０および３００は、高分解能の場合（たとえば、９０度超）のために構成され得ることにさらに留意されたい。しかしながら、いくつかの場合には、９０度超の分解能は必要とされず、したがって、簡素化されたアーキテクチャが使用され得る。
【００４９】
[0064]  図９は、本発明の例示的な実施形態による別の位相シフタ３５０を示す。位相シフタ３５０は、９０度以下の分解能が望ましい場合に限定されないが、位相シフタ３５０は、９０度超の分解能を必要としない場合に簡素化された回路を提供する。
【００５０】
[0065]  位相シフタ３５０は、スイッチング素子Ｍ９３〜Ｍ１１２を含む。スイッチング素子Ｍ９３〜Ｍ１１２を図９ではトランジスタとして示すが、スイッチング素子Ｍ９３〜Ｍ１１２の各々は、任意の知られている適切なスイッチング素子を備え得る。図９に示すように、スイッチング素子Ｍ１０５およびＭ１１２の各々は、ノードＪＪに結合されたドレインを有し、ノードＪＪは、スイッチング素子Ｍ９３のソースとスイッチング素子Ｍ９４のソースとに結合されている。さらに、スイッチング素子Ｍ１０７およびＭ１１０の各々は、ノードＫＫに結合されたドレインを有し、ノードＫＫは、スイッチング素子Ｍ９５のソースとスイッチング素子Ｍ９６のソースとに結合されている。加えて、スイッチング素子Ｍ１０６およびＭ１０９の各々はノードＬＬに結合されたドレインを有し、ノードＬＬは、スイッチング素子Ｍ９７のソースとスイッチング素子Ｍ９８のソースとに結合されている。さらに、スイッチング素子Ｍ１０８およびＭ１１１の各々は、ノードＭＭに結合されたドレインを有し、ノードＭＭは、スイッチング素子Ｍ９９のソースとスイッチング素子Ｍ１００のソースとに結合されている。
【００５１】
[0066]  加えて、スイッチング素子Ｍ１０５およびＭ１０６の各々は、スイッチング素子Ｍ１０１のドレインに結合されたソースを有する。スイッチング素子Ｍ１０７およびＭ１０８の各々は、スイッチング素子Ｍ１０２のドレインに結合されたソースを有する。加えて、スイッチング素子Ｍ１０９およびＭ１１０の各々は、スイッチング素子Ｍ１０３のドレインに結合されたソースを有する。スイッチング素子Ｍ１１１およびＭ１１２の各々は、スイッチング素子Ｍ１０４のドレインに結合されたソースを有する。その上、スイッチング素子Ｍ１０１〜Ｍ１０４の各々は、別のスイッチング素子のソースに結合されたドレインと、定電流源に結合されたソースとを有する。さらに、スイッチング素子Ｍ９３およびＭ９５は第１の出力Ｉ’ｐに結合されたドレインを有し、スイッチング素子Ｍ９４およびＭ９６は第２の出力Ｉ’ｎに結合されたドレインを有する。その上、スイッチング素子Ｍ９７およびＭ９９は第３の出力Ｑ’ｐに結合されたドレインを有し、スイッチング素子Ｍ９８およびＭ１００は第４の出力Ｑ’ｎに結合されたドレインを有する。
【００５２】
[0067]  さらに、スイッチング素子Ｍ９３〜Ｍ１００およびＭ１０５〜Ｍ１１２は、それぞれ、ゲートにおいて制御信号を受信するように構成される。より具体的には、スイッチング素子Ｍ１０５、Ｍ１０７、Ｍ１０９およびＭ１１１は、それぞれ、それらのそれぞれのゲートにおいて第１の制御信号（たとえば、「Ｑ１」）を受信するように構成され、スイッチング素子Ｍ１０６、Ｍ１０８、Ｍ１１０およびＭ１１２は、それぞれ、それらのそれぞれのゲートにおいて第２の制御信号（たとえば、「Ｑ２」）を受信するように構成され、スイッチング素子Ｍ９３、Ｍ９６、Ｍ９７およびＭ１００は、それぞれ、それらのそれぞれのゲートにおいて第３の制御信号（たとえば、「＼Ｓ」）を受信するように構成され、スイッチング素子Ｍ９４、Ｍ９５、Ｍ９８およびＭ９９は、それぞれ、それらのそれぞれのゲートにおいて第４の制御信号（たとえば、「Ｓ」）を受信するように構成される。
【００５３】
[0068]  加えて、スイッチング素子Ｍ１０１はゲートにおいて正の同相信号ｖｉｐを受信するように構成され、スイッチング素子Ｍ１０２はゲートにおいて負の同相信号ｖｉｎを受信するように構成され、スイッチング素子Ｍ１０３はゲートにおいて正の直交信号ｖｑｐを受信するように構成され、スイッチング素子Ｍ１０４はゲートにおいて負の直交信号ｖｑｎを受信するように構成される。
【００５４】
[0069]  構成されるように、位相シフタ３５０は、象限選択を可能にし、ならびに信号の組合せおよび回転をもたらすことができる。１つまたは複数の象限が、所望の位相シフトに基づいて選択され得ることに留意されたい。一例として、象限１が選択される場合、制御信号Ｑ１は高「１」であり、制御信号Ｑ２は低「０」であり、制御信号Ｓは低「０」であり、制御信号＼Ｓは高「１」である。したがって、象限１が選択される場合、スイッチング素子Ｍ１０５、Ｍ１０７、Ｍ１０９、Ｍ１１１、Ｍ９３、Ｍ９６、Ｍ９７およびＭ１００は導電性の状態にあり、スイッチング素子Ｍ１０６、Ｍ１０８、Ｍ１１０、Ｍ１１２、Ｍ９４、Ｍ９５、Ｍ９８およびＭ９９は非導電性の状態にあり、第１の出力Ｉ’ｐはノードＪＪに結合され、第２の出力Ｉ’ｎはノードＫＫに結合され、第３の出力Ｑ’ｐはノードＬＬに結合され、第４の出力Ｑ’ｎはノードＭＭに結合される。別の例として、象限２が選択される場合、制御信号Ｑ１は低「０」であり、制御信号Ｑ２は高「１」であり、制御信号Ｓは低「０」であり、制御信号＼Ｓは高「１」である。したがって、象限２が選択される場合、スイッチング素子Ｍ１０５、Ｍ１０７、Ｍ１０９、Ｍ１１１、Ｍ９４、Ｍ９５、Ｍ９８およびＭ９９は非導電性の状態にあり、スイッチング素子Ｍ１０６、Ｍ１０８、Ｍ１１０、Ｍ１１２、Ｍ９３、Ｍ９６、Ｍ９７およびＭ１００は導電性の状態にあり、第１の出力Ｉ’ｐはノードＪＪに結合され、第２の出力Ｉ’ｎはノードＫＫに結合され、第３の出力Ｑ’ｐはノードＬＬに結合され、第４の出力Ｑ’ｎはノードＭＭに結合される。
【００５５】
[0070]  さらに、象限３が選択される場合、制御信号Ｑ１は高「１」であり、制御信号Ｑ２は低「０」であり、制御信号Ｓは高「１」であり、制御信号＼Ｓは低「０」である。したがって、象限３が選択される場合、スイッチング素子Ｍ１０５、Ｍ１０７、Ｍ１０９、Ｍ１１１、Ｍ９４、Ｍ９５、Ｍ９８およびＭ９９は導電性の状態にあり、スイッチング素子Ｍ１０６、Ｍ１０８、Ｍ１１０、Ｍ１１２、Ｍ９３、Ｍ９６、Ｍ９７およびＭ１００は非導電性の状態にあり、第１の出力Ｉ’ｐはノードＫＫに結合され、第２の出力Ｉ’ｎはノードＪＪに結合され、第３の出力Ｑ’ｐはノードＭＭに結合され、第４の出力Ｑ’ｎはノードＬＬに結合される。その上、象限４が選択される場合、制御信号Ｑ１は低「０」であり、制御信号Ｑ２は高「１」であり、制御信号Ｓは高「１」であり、制御信号＼Ｓは低「０」である。したがって、象限４が選択される場合、スイッチング素子Ｍ１０５、Ｍ１０７、Ｍ１０９、Ｍ１１１、Ｍ９３、Ｍ９６、Ｍ９７およびＭ１００は非導電性の状態にあり、スイッチング素子Ｍ１０６、Ｍ１０８、Ｍ１１０、Ｍ１１２、Ｍ９４、Ｍ９５、Ｍ９８およびＭ９９は導電性の状態にあり、第１の出力Ｉ’ｐはノードＫＫに結合され、第２の出力Ｉ’ｎはノードＪＪに結合され、第３の出力Ｑ’ｐはノードＭＭに結合され、第４の出力Ｑ’ｎはノードＬＬに結合される。
【００５６】
[0071]  図１０は、本発明の例示的な実施形態による別の位相シフタ４００を示す。位相シフタ４００は、９０度以下の分解能が望ましい場合に限定されないが、位相シフタ４００は、９０度超の分解能を必要としない場合に簡素化された回路を提供する。
【００５７】
[0072]  位相シフタ４００は、スイッチング素子Ｍ１０１〜Ｍ１０４とＭ１１３〜Ｍ１２８とを含む。スイッチング素子Ｍ１０１〜Ｍ１０４およびＭ１１３〜Ｍ１２８を図１０ではトランジスタとして示すが、スイッチング素子Ｍ１０１〜Ｍ１０４およびＭ１１３〜Ｍ１２８の各々は、任意の知られている適切なスイッチング素子を備え得る。図１０に示すように、スイッチング素子Ｍ１１３、Ｍ１１９、Ｍ１２４およびＭ１２６の各々は、ノードＮＮに結合されたドレインを有し、ノードＮＮは、第１の出力Ｉ’ｐに結合されている。さらに、スイッチング素子Ｍ１１５、Ｍ１１７、Ｍ１２２およびＭ１２８の各々は、ノードＰＰに結合されたドレインを有し、ノードＰＰは、第２の出力Ｉ’ｎに結合されている。加えて、スイッチング素子Ｍ１１４、Ｍ１２０、Ｍ１２１およびＭ１２７の各々は、ノードＱＱに結合されたドレインを有し、ノードＱＱは、第３の出力Ｑ’ｐに結合されている。加えて、スイッチング素子Ｍ１１６、Ｍ１１８、Ｍ１２３およびＭ１２５の各々は、ノードＲＲに結合されたドレインを有し、ノードＲＲは、第４の出力Ｑ’ｎ結合されている。
【００５８】
[0073]  加えて、スイッチング素子Ｍ１１３〜Ｍ１１６の各々は、スイッチング素子Ｍ１０１のドレインに結合されたソースを有する。スイッチング素子Ｍ１１７〜Ｍ１２０の各々は、スイッチング素子Ｍ１０２のドレインに結合されたソースを有する。スイッチング素子Ｍ１２１〜Ｍ１２４の各々は、スイッチング素子Ｍ１０３のドレインに結合されたソースを有する。さらに、スイッチング素子Ｍ１２５〜Ｍ１２８の各々は、スイッチング素子Ｍ１０４のドレインに結合されたソースを有する。その上、スイッチング素子Ｍ１０１〜Ｍ１０４の各々は、別のスイッチング素子のソースに結合されたドレインと、定電流源に結合されたソースとを有する。
【００５９】
[0074]  さらに、スイッチング素子Ｍ１１３〜Ｍ１２８は、それぞれ、ゲートにおいて制御信号を受信するように構成される。より具体的には、スイッチング素子Ｍ１１３、Ｍ１１７、Ｍ１２１およびＭ１２５は、それぞれ、それらのそれぞれのゲートにおいて第１の制御信号（たとえば、「Ｑ１」）を受信するように構成され、スイッチング素子Ｍ１１４、Ｍ１１８、Ｍ１２２およびＭ１２６は、それぞれ、それらのそれぞれのゲートにおいて第２の制御信号（たとえば、「Ｑ２」）を受信するように構成され、スイッチング素子Ｍ１１５、Ｍ１１９、Ｍ１２３およびＭ１１２７は、それぞれ、それらのそれぞれのゲートにおいて第３の制御信号（たとえば、「Ｑ３」）を受信するように構成され、スイッチング素子Ｍ１１６、Ｍ１２０、Ｍ１２４およびＭ１２８は、それぞれ、それらのそれぞれのゲートにおいて第４の制御信号（たとえば、「Ｑ４」）を受信するように構成される。
【００６０】
[0075]  加えて、スイッチング素子Ｍ１０１はゲートにおいて正の同相信号ｖｉｐを受信するように構成され、スイッチング素子Ｍ１０２はゲートにおいて負の同相信号ｖｉｎを受信するように構成され、スイッチング素子Ｍ１０３はゲートにおいて正の直交信号ｖｑｐを受信するように構成され、スイッチング素子Ｍ１０４はゲートにおいて負の直交信号ｖｑｎを受信するように構成される。
【００６１】
[0076]  構成されるように、位相シフタ４００は、象限選択を可能にし、ならびに信号の組合せおよび回転をもたらすことができる。１つまたは複数の象限が、所望の位相シフトに基づいて選択され得ることに留意されたい。一例として、象限１が選択される場合、制御信号Ｑ１は高「１」であり、制御信号Ｑ２は低「０」であり、制御信号Ｑ３は低「０」であり、制御信号Ｑ４は低「０」である。したがって、象限１が選択される場合、スイッチング素子Ｍ１１３、Ｍ１１７、Ｍ１２１およびＭ１２５は導電性の状態にあり、スイッチング素子Ｍ１１４〜Ｍ１１６、Ｍ１１８〜Ｍ１２０、Ｍ１２２〜Ｍ１２４およびＭ１２６〜Ｍ１２８は非導電性の状態にあり、第１の出力Ｉ’ｐはノードＳＳに結合され、第２の出力Ｉ’ｎはノードＴＴに結合され、第３の出力Ｑ’ｐはノードＵＵに結合され、第４の出力Ｑ’ｎはノードＶＶに結合される。別の例として、象限２が選択される場合、制御信号Ｑ１は低「０」であり、制御信号Ｑ２は高「１」であり、制御信号Ｑ３は低「０」であり、制御信号Ｑ４は低「０」である。したがって、象限２が選択される場合、スイッチング素子Ｍ１１３、Ｍ１１５〜Ｍ１１７、Ｍ１１９〜Ｍ１２１、Ｍ１２３〜Ｍ１２５、Ｍ１２７およびＭ１２８は非導電性の状態にあり、スイッチング素子Ｍ１１４、Ｍ１１８、Ｍ１２２およびＭ１２６は導電性の状態にあり、第１の出力Ｉ’ｐはノードＶＶに結合され、第２の出力Ｉ’ｎはノードＵＵに結合され、第３の出力Ｑ’ｐはノードＳＳに結合され、第４の出力Ｑ’ｎはノードＴＴに結合される。
【００６２】
[0077]  さらに、象限３が選択される場合、制御信号Ｑ１は低「０」であり、制御信号Ｑ２は低「０」であり、制御信号Ｑ３は高「１」であり、制御信号Ｑ４は低「０」である。したがって、象限３が選択される場合、スイッチング素子Ｍ１１３、Ｍ１１４、Ｍ１１６〜Ｍ１１８、Ｍ１２０〜Ｍ１２２、Ｍ１２４〜Ｍ１２６およびＭ１２８は非導電性の状態にあり、スイッチング素子Ｍ１１５、Ｍ１１９、Ｍ１２３およびＭ１１２７は導電性の状態にあり、第１の出力Ｉ’ｐはノードＴＴに結合され、第２の出力Ｉ’ｎはノードＳＳに結合され、第３の出力Ｑ’ｐはノードＶＶに結合され、第４の出力Ｑ’ｎはノードＵＵに結合される。その上、象限４が選択される場合、制御信号Ｑ１は低「０」であり、制御信号Ｑ２は低「０」であり、制御信号Ｑ３は低「０」であり、制御信号Ｑ４は高「１」である。したがって、象限４が選択される場合、スイッチング素子Ｍ１１３〜Ｍ１１５、Ｍ１１７〜Ｍ１１９、Ｍ１２１〜Ｍ１２３およびＭ１２５〜Ｍ１２７は非導電性の状態にあり、スイッチング素子Ｍ１１６、Ｍ１２０、Ｍ１２４およびＭ１２８は導電性の状態にあり、第１の出力Ｉ’ｐはノードＵＵに結合され、第２の出力Ｉ’ｎはノードＶＶに結合され、第３の出力Ｑ’ｐはノードＴＴに結合され、第４の出力Ｑ’ｎはノードＳＳに結合される。
【００６３】
[0078]  位相シフタ３５０および位相シフタ４００は、位相分解能が９０度の場合である。この条件下で、０度においてＩ＝Ｉ’およびＱ＝Ｑ’、９０度においてＩ’＝−ＱおよびＱ’＝Ｉ、１８０度においてＩ’＝−ＩおよびＱ’＝−Ｑ、ならびに２７０度においてＩ’＝ＱおよびＱ’＝−Ｉである。その結果、ｓｉｎ９０、ｓｉｎ１８０、ｓｉｎ０、ｓｉｎ３６０、ｃｏｓ９０、ｃｏｓ０、ｃｏｓ１８０およびｃｏｓ２７０は０、１または−１であるので、正確なＤＡＣはｃｏｓおよびｓｉｎで増減する電流を生成するために使用され得る。０、１または−１だけが必要であるので、位相シフトする手順は簡単であり、１ステップだけが必要である。象限に応じて、Ｑ１、Ｑ２、Ｑ３またはＱ４が選択され得る。最終出力は、式（２）および式（３）に示す位相を回転された信号である。いくつかの場合において、２つの象限信号が、４５度を達成するためにオンにされ得ることに留意されたい。たとえば、Ｑ１＝０度、Ｑ２＝９０度、Ｑ３＝１８０度、およびＱ４＝２７０度。加えて、Ｑ１およびＱ２がともにオンにされると、４５度が達成され得る。Ｑ２およびＱ３がともにオンにされると、１３５度が達成され得る。その上、Ｑ３およびＱ４がともにオンにされると、２２５度が達成され得る。加えて、Ｑ４およびＱ１がともにオンにされると、３１５度が達成され得る。
【００６４】
[0079]  図１１は、回転される前の同相および直交（Ｉ／Ｑ）データを示すプロットである。図１２は、４５度回転された後の、図１１の同相および直交データを示すプロットである。図１３は、回転される前の同相および直交データを示すプロットである。図１４は、４５度回転された後の、図１３の同相および直交データを示すプロットである。図１１および図１２は、ＱＰＳＫ変調に関連付けられたＩ／Ｑデータを表し、図１３および図１４は、１６−ＱＡＭ変調に関連付けられたＩ／Ｑデータを表すことに留意されたい。
【００６５】
[0080]  図１５は、１つまたは複数の例示的な実施形態による方法４４０を示すフローチャートである。方法４４０は、位相回転器において直交および同相のデータを受信することを含み得る（数値４４２で示される）。方法４４０はまた、所望の位相シフトを選択するために、位相回転器において少なくとも１つの制御信号を受信することを含み得る（数値４４４で示される）。さらに、方法４４０は、所望の位相シフトに応じてベースバンドにおいて直交および同相データを回転させることを含み得る（数値４４６で示される）。
【００６６】
[0081]  図１６は、１つまたは複数の例示的な実施形態による別の方法４５０を示すフローチャートである。方法４５０はまた、所望の位相シフトに基づいて複数の象限のうちの少なくとも１つの象限を選択することを含み得る（数値４５２で示される）。さらに、方法４５０は、回転された直交信号および回転された同相信号のうちの少なくとも一方を生成するために、ベースバンドにおいて直交信号および同相信号のうちの少なくとも一方を回転させることを含み得る（数値４５４で示される）。
【００６７】
[0082]  本明細書で説明する例示的な実施形態は、限定はしないが、ＱＰＳＫ、１６−ＱＡＭおよび６４−ＱＡＭを含む様々な変調技法に好適であり得る。さらに、本発明の実施形態は、両側平衡ミキサまたは片側平衡ミキサに好適であり得る。さらに、送信機および受信機の実装に好適である本発明の例示的な実施形態は、３６０度カバレージを提供することができる。上述のように、デジタル制御されるスイッチは、位相の合成（combining）および回転のために使用され得、象限選択は、所望の総位相シフトに基づくことができる。
【００６８】
[0083]  情報および信号は、任意の様々な異なる技術および技法を使用して表すことができることを、当業者は理解されよう。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界または磁性粒子、光場または光学粒子、あるいはそれらの任意の組合せによって表され得る。
【００６９】
[0084]  さらに、本明細書で開示する例示的な実施形態に関して説明した様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装され得ることを、当業者は諒解されよう。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップを、上記では概してそれらの機能に関して説明した。そのような機能をハードウェアとして実装するか、ソフトウェアとして実装するかは、特定の適用例および全体的なシステムに課される設計制約に依存する。当業者は、説明した機能を特定の適用例ごとに様々な方法で実装し得るが、そのような実装の決定は、本発明の例示的な実施形態の範囲からの逸脱を生じるものと解釈すべきではない。
【００７０】
[0085]  本明細書で開示する例示的な実施形態に関して説明した様々な例示的な論理ブロック、モジュール、および回路は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス、個別ゲートまたはトランジスタ論理、個別ハードウェア構成要素、あるいは本明細書で説明した機能を実行するように設計されたそれらの任意の組合せを用いて実装または実行され得る。汎用プロセッサはマイクロプロセッサであり得るが、代替として、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であり得る。プロセッサは、コンピューティングデバイスの組合せ、たとえば、ＤＳＰとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つまたは複数のマイクロプロセッサ、あるいは任意の他のそのような構成として実装することもできる。
【００７１】
[0086]  １つまたは複数の例示的な実施形態では、説明した機能はハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組合せで実装できる。ソフトウェアで実装する場合、機能は、１つまたは複数の命令またはコードとしてコンピュータ可読媒体上に記憶するか、あるいはコンピュータ可読媒体を介して送信することができる。コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を可能にする任意の媒体を含む、コンピュータ記憶媒体とコンピュータ通信媒体の両方を含む。記憶媒体は、コンピュータによってアクセスできる任意の利用可能な媒体でよい。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ（登録商標）、ＣＤ−ＲＯＭ、あるいは他の光ディスクストレージ、磁気ディスクストレージまたは他の磁気記憶デバイス、もしくは命令またはデータ構造の形態の所望のプログラムコードを搬送または記憶するために使用でき、コンピュータによってアクセスできる任意の他の媒体を備えることができる。また、いかなる接続もコンピュータ可読媒体と適切に呼ばれる。たとえば、ソフトウェアが、同軸ケーブル、光ファイバーケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモートソースから送信される場合、同軸ケーブル、光ファイバーケーブル、ツイストペア、ＤＳＬ、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。本明細書で使用されるディスク（disk）およびディスク（disc）は、通常はディスク（disk）が磁気的にデータを再生し、一方、ディスク（disc）がレーザによって光学的にデータを再生する場合に、コンパクトディスク（ＣＤ）、レーザディスク（登録商標）、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、およびブルーレイ（登録商標）ディスクを含む。上記の組合せもコンピュータ可読媒体の範囲内に含めるべきである。
【００７２】
[0087]  開示する例示的な実施形態の前述の説明は、当業者が本発明を実施または使用できるようにするために提供したものである。これらの例示的な実施形態への様々な修正は当業者には容易に明らかであり、本明細書で定義した一般原理は、本発明の趣旨または範囲から逸脱することなく他の実施形態に適用され得る。したがって、本発明は、本明細書に示す例示的な実施形態に限定されるものではなく、本明細書で開示する原理および新規の特徴と一致する最も広い範囲を与えられるべきである。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【国際調査報告】
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