(57)【要約】互いに接続可能であり、メモリコントローラへ取り外し可能に接続されたメモリ保持部材を有するメモリモジュールを含む大容量記憶メモリモジュールシステムである。１つ以上のモジュラーメモリ保持部材は、メモリモジュールの全体的な記憶容量を拡張するために互いに接続することができる。本記述の拡張可能なメモリモジュールは、記憶容量の制限がない。メモリ保持部材は、プレート、平面、基板、少なくとも１つのメモリデバイスか、その上に少なくとも１つのメモリデバイスが保持されているか、そこへ少なくとも１つのメモリデバイスが実装されている他の部材を含む。【選択図】図１２
2015501490.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも２つのメモリデバイスと、
入力ポートと出力ポートとを含む接続インターフェースと、
前記接続インターフェースの前記入力ポートと前記出力ポートとの間で当該部材に実装された少なくとも２つのメモリデバイスを、直列に接続するように構成された、信号配線を有する部材と、を備える、
メモリモジュール。
【請求項２】
前記２つのメモリデバイスの第１メモリデバイスは、前記入力ポートからの入力信号を受信し、
前記２つのメモリデバイスの第２メモリデバイスは、前記出力ポートからの出力信号を提供する、
請求項１に記載のメモリモジュール。
【請求項３】
前記入力ポートは、第１チャンネル入力ポートを備え、
前記出力ポートは、第１チャンネル出力ポートを備え、
前記接続インターフェースは、第２チャンネル入力ポートと、第２チャンネル出力ポートを備える、
請求項１に記載のメモリモジュール。
【請求項４】
前記部材は、前記第２チャンネル入力ポートと前記第２チャンネル出力ポートとの間で前記部材に実装された追加のメモリデバイスを、直列に接続するように構成された、信号配線を、さらに含む
請求項３に記載のメモリモジュール。
【請求項５】
前記少なくとも２つのメモリデバイスは、前記部材の第１の側に実装された第１グループのメモリデバイスと、前記部材の第２の側に実装された第２グループのメモリデバイスと、を含む、
請求項１に記載のメモリモジュール。
【請求項６】
前記信号配線は、前記入力信号を、前記チャンネル入力ポートから、前記第１グループのメモリデバイスの各々を介し、次に前記第２グループのメモリデバイスの各々を介して伝搬するように構成された、
請求項５に記載のメモリモジュール。
【請求項７】
前記第１グループのメモリデバイスは、
前記チャンネル入力ポートから前記入力信号を受信する最初のメモリデバイスと、
前記部材の前記第２の側へ前記入力信号を提供する最後のメモリデバイスと、を含み、
前記第２グループのメモリデバイスは、
前記第１グループのメモリデバイスの前記最後のメモリデバイスから前記入力信号を受信する最初のメモリデバイスと、
前記チャンネル出力ポートへ前記入力信号を通過させて提供する最後のメモリデバイスと、を含む、
請求項６に記載のメモリモジュール。
【請求項８】
前記信号配線は、前記第１グループのメモリデバイスと前記第２グループのメモリデバイスのメモリデバイスを介して、前記入力信号をステッチング型に伝搬するように構成された、
請求項５に記載のメモリモジュール。
【請求項９】
前記第１グループのメモリデバイスの最初のメモリデバイスは、前記チャンネル入力ポートから前記入力信号を受信し、前記第１グループのメモリデバイスの最後のメモリデバイスは、前記チャンネル出力ポートへ前記入力信号を提供する、
請求項８に記載のメモリモジュール。
【請求項１０】
前記部材は基板を含む、
請求項１に記載のメモリモジュール。
【請求項１１】
ホストインターフェースと、チャンネルと、を有するメモリコントローラと、
前記チャンネルから入力信号を受信するように構成されたチャンネル入力ポートと、前記チャンネルへ出力信号を提供するように構成されたチャンネル出力ポートと、を含む接続インターフェースを有するメモリモジュールと、を備える、
半導体ドライブシステム。
【請求項１２】
前記メモリモジュールは、前記チャンネル入力ポートと前記チャンネル出力ポートとの間で直列に接続された、少なくとも２つのメモリデバイスを含む、
請求項１に記載の半導体ドライブシステム。
【請求項１３】
前記メモリモジュールは、接続インターフェースの前記チャンネル入力ポートと前記チャンネル出力ポートとの間で、当該部材に実装された前記少なくとも２つのメモリデバイスを直列に接続するように構成された、信号配線を有する部材を含む、
請求項１２に記載の半導体ドライブシステム。
【請求項１４】
前記メモリモジュールは、前記接続インターフェースを含む第１基板と、
前記第１基板と、及び互いに直列に接続されるもうＮ個の基板と、
を含み、Ｎは少なくとも１の整数値であり、
前記少なくとも２つのメモリデバイスは、前記第１基板と前記Ｎ個の基板に実装され、前記チャンネル入力ポートと前記チャンネル出力ポートとの間で、互いに直列に接続された、
請求項１２に記載の半導体ドライブシステム。
【請求項１５】
前記チャンネルは第１チャンネルであり、前記メモリコントローラは第２チャンネルを含むように構成された、
請求項１３に記載の半導体ドライブシステム。
【請求項１６】
前記基板は、前記第２チャンネル入力ポートと前記第２チャンネル出力ポートとの間で、前記基板に実装された追加のメモリデバイスを直列に接続するように構成された、信号配線を、さらに含む、
請求項１５に記載の半導体ドライブシステム。
【請求項１７】
前記メモリモジュールは、前記チャンネル入力ポートと前記チャンネル出力ポートとを接続するように構成された、信号配線を含む、
請求項１１に記載の半導体ドライブシステム。
【請求項１８】
前記メモリモジュールは、前記チャンネル入力ポートで受信された入力信号を前記チャンネル出力ポートへ中継するための駆動回路を含む、
請求項１１に記載の半導体ドライブシステム。
【請求項１９】
前記メモリモジュールは、前記チャンネル入力ポートで受信された前記入力信号をテストするように構成されたテストロジック回路を含む、
請求項１８に記載の半導体ドライブシステム。
【請求項２０】
前記部材は基板を含む、
請求項１３に記載の半導体ドライブシステム。
【請求項２１】
第１セットの直列接続されたメモリデバイスによって出力ポートと結合されたチャンネル入力ポートと、第２セットの直列接続されたメモリデバイスによって入力ポートと結合されたチャンネル出力ポートと、を有する第１メモリ保持部材と、
第３セットの直列接続されたメモリデバイスに接続された第１ポートと、第４セットの直列接続されたメモリデバイスに接続された第２ポートと、を有する第２メモリ保持部材と、
前記チャンネル出力ポートを前記第１ポートへ、及び前記チャンネル入力ポートを前記第２ポートへ、電気的に接続するように構成されたコネクタと、を備える、
メモリモジュール。
【請求項２２】
前記コネクタは、前記第１メモリ保持部材の前記入力ポートと前記出力ポートの端子へ電気的に接続するように構成された第１端と、前記第２メモリ保持部材の前記第２ポートと前記第１ポートの端子へ電気的に接続するように構成された第２端と、を有する、柔軟性のあるコネクタを含む、
請求項２１に記載のメモリモジュール。
【請求項２３】
前記第１メモリ保持部材は、前記第２メモリ保持部材の上に、積み重ねられた構成で、折り畳み可能である、
請求項２２に記載のメモリモジュール。
【請求項２４】
前記第１メモリ保持部材の開ループ入力ポートと開ループ出力ポートの端子へ電気的に接続する第１ソケットと、
前記第２メモリ保持部材の前記第２ポートと前記第１ポートの端子へ電気的に接続する第２ソケットと、をさらに含み、
前記柔軟性のあるコネクタは、前記第１ソケットに取り外し可能に挿入できる第１端と、前記第２ソケットに取り外し可能に挿入できる第２端と、を有する、
請求項２２に記載のメモリモジュール。
【請求項２５】
前記第１メモリ保持部材の開ループ入力ポートと開ループ出力ポートの端子へ電気的に接続するソケットをさらに含み、
前記柔軟性のあるコネクタは、前記第２メモリ保持部材の前記第２ポートと前記第１ポートの端子へ恒久的に接続された第１端と、前記ソケットに取り外し可能に挿入できる第２端と、を有する、
請求項２２に記載のメモリモジュール。
【請求項２６】
前記柔軟性のあるコネクタは、リボンコネクタを含む、
請求項２２に記載のメモリモジュール。
【請求項２７】
前記第３セットの直列接続されたメモリデバイスと前記第４セットの直列接続されたメモリデバイスは、前記第１ポートと前記第２ポート間を直列に接続された、
請求項２１に記載のメモリモジュール。
【請求項２８】
前記第３セットの直列接続されたメモリデバイスは、前記第１ポートと前記第３ポート間を直列に接続され、前記第４セットの直列接続されたメモリデバイスは、前記第２ポートと前記第４ポート間を直列に接続された、
請求項２１に記載のメモリモジュール。
【請求項２９】
前記第３ポートの端子を前記第４ポートの端子へ、電気的に接続するように構成された別のコネクタを、さらに含む、
請求項２８に記載のメモリモジュール。
【請求項３０】
前記第３ポートと前記第４ポートの端子へ接続ソケットを、さらに含む、
請求項２８に記載のメモリモジュール。
【請求項３１】
前記ソケットに取り外し可能に挿入でき、前記第３ポートの端子を前記第４ポートの端子へ電気的に接続するように構成された、別のコネクタを、さらに含む、
請求項３０に記載のメモリモジュール。
【請求項３２】
前記コネクタは第１コネクタであり、
前記メモリモジュールは、第５セットの直列接続されたメモリデバイスに接続された第５ポートと、第６セットの直列接続されたメモリデバイスに接続された第６ポートと、を有する第３メモリ保持部材と、
前記第５ポートを前記第３ポートへ、及び前記第６ポートを前記第４ポートへ、電気的に接続するように構成された第２コネクタと、をさらに含む、
請求項２８に記載のメモリモジュール。
【請求項３３】
チャンネル入力ポートとチャンネル出力ポートとに対応する電気的な端子を含む接続インターフェースを有する第１メモリ保持部材と、
前記第１メモリ保持部材と、及び互いに直列に接続されるもうＮ個のメモリ保持部材と、Ｎは少なくとも１の整数値であり、
前記第１メモリ保持部材と前記Ｎ個のメモリ保持部材に実装され、前記チャンネル入力ポートと前記チャンネル出力ポートとの間で互いに直列に接続され、当該複数のメモリデバイスの各々を介して前記チャンネル入力ポートで受信された信号を伝播するように構成された、複数のメモリデバイスと、を備える、
メモリモジュール。
【請求項３４】
前記第１メモリ保持部材は、前記第１メモリ保持部材の前記複数のメモリデバイスのセットが、柔軟性のあるコネクタを介して、前記Ｎ個のメモリ保持部材の内の１つの前記複数のメモリデバイスの別のセットと直列に接続されるように、前記柔軟性のあるコネクタと共に前記Ｎ個のメモリ保持部材の内の１つへ、接続される、
請求項３３に記載のメモリモジュール。
【請求項３５】
前記第１メモリ保持部材と前記Ｎ個のメモリ保持部材は、各々の前記メモリ保持部材の間を接続する柔軟性のあるコネクタでメモリブレードのチェーンとして相互に接続され、  前記複数のメモリデバイスは前記第１メモリ保持部材に実装され、前記Ｎ個のメモリ保持部材は前記柔軟性のあるコネクタを介して互いに直列に接続された、
請求項３３に記載のメモリモジュール。
【請求項３６】
前記第１メモリ保持部材と前記Ｎ個のメモリ保持部材の各々は、積み重ねを形成するために互いに上に折り畳み可能である、
請求項３４に記載のメモリモジュール。
【請求項３７】
前記第１メモリ保持部材と前記Ｎ個のメモリ保持部材の各々は、アコーディオン折り畳み構成に折り畳み可能である、
請求項３６に記載のメモリモジュール。
【請求項３８】
前記Ｎ個のメモリ保持部材の１つは、別の第１メモリ保持部材を受けるように構成された少なくとも１つのソケットを有するメモリ拡張部材を含む、
請求項３３に記載のメモリモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にメモリシステムに関する。特に本発明は、大容量記憶メモリシステムに関する。
【背景技術】
【０００２】
フラッシュメモリは、家庭用電気製品、例えばデジタルカメラや携帯用デジタル音楽プレーヤー用の大容量記憶装置として広範囲に使用される、一般的に用いられる種類の不揮発性メモリである。このようなフラッシュメモリはメモリカードやＵＳＢタイプのメモリスティックの形態をとり、各々のフラッシュメモリは少なくとも1つのメモリデバイスとメモリコントローラをその中に備える。もう一つの大容量記憶アプリケーションは、コンピュータ・ハードディスク・ドライブの代替えとして使われることができる半導体ドライブ（ＳＳＤ）である。これらの半導体ドライブが、コンピュータ・ワークステーション、ネットワーク、そして、実質的に大量のデータが記憶される必要があるどんなアプリケーションのために、使われることができる。クラウドコンピューティングは、ワークステーションまたは他のローカルエリアネットワーク（ＬＡＮ）内にローカルとは対照的に、インターネット上の仮想位置内に、ユーザデータが記憶されるアプリケーションである。これは、より多くのユーザが彼らのデータを記憶するためのクラウド・コンピューティングを採用するために、大容量記憶の量を徐々に増加させることが必要とされることが理解されるべきである。
【０００３】
不揮発性大容量記憶装置は、ホストシステムの相補的なソケットに挿入するためのコネクタインターフェースを有するプリント回路基板（ＰＣＢ）に装着されたパッケージ化されたメモリデバイスの形態をとることができる。これらはまた、メモリモジュールとして知られている。これらＰＣＢはメモリデバイスの数を受信するためのサイズに形成されており、ＰＣＢの表面積は、ＰＣＢ に装着することができるメモリデバイスの合計数を最終的判断し、メモリモジュールの全体的なストレージ容量を決定する。このようなメモリモジュールの一般的に知られている例は、ラップトップまたはパーソナルコンピュータ等のホストシステムに使用するためのＤＲＡＭメモリモジュールである。
【０００４】
そのようなメモリモジュールに関する問題は、それらが固定された記憶容量を有するということである。したがって、より多くのメモリ記憶装置が必要とされるならば、もちろんホストシステムがさらなるメモリモジュールを受け入れるように構成されるという条件において、さらなるモジュールがホストシステムに加えられる。しかし、典型的には、既存のメモリモジュールは、増加した記憶容量を有する新しいメモリモジュールに置き換えられる。したがって、メモリモジュールの製造業者は、費用効果がよい解決を異なるユーザとシステムに提供するために、各々が異なる記憶容量を有する、異なるメモリモジュールを生産することに直面している。この問題は、メモリデバイス製造業者が、密度が増加し続ける半導体メモリ、および／または各メモリパッケージ内のメモリデバイスの数を増加させる技術を開発し続けるという事実によって悪化する。このため、メモリモジュールの製造業者は、最終的に消費者に渡される新しいメモリモジュールを開発するためのコストに直面している。
【０００５】
さらに、現在の不揮発性メモリモジュールアーキテクチャは、ＰＣＢの大きさに関係なく、ＰＣＢに接続することができるメモリデバイスの数に実用上の限界に直面する。したがって、現在の不揮発性メモリモジュールアーキテクチャは、例えばオーディオやビデオファイルのような、ユーザの大きなマルチメディアファイルを格納したいかもしれないユーザの増加する必要メモリ要求を満たさないかもしれない。
【０００６】
＜関連出願の相互参照＞
本出願は、２０１１年１１月２日出願の米国仮特許出願第６１／５５４，７５７号の利益を主張するものであり、これらの内容は全て参照によってここに取り入れられる。
【発明の概要】
【課題を解決するための手段】
【０００７】
本発明の第１の面によると、少なくとも２つのメモリデバイスと、接続インターフェースと、部材と、を有するメモリモジュールが提供される。接続インターフェースは入力ポートと出力ポートとを含む。部材は、接続インターフェースの入力ポートと出力ポートとの間で部材に実装された少なくとも２つのメモリデバイスを、直列に接続するように構成された、信号配線を有する。部材は基板を含むことができる。第１の面の実施形態によると、２つのメモリデバイスの第１メモリデバイスは、入力ポートからの入力信号を受信し、  ２つのメモリデバイスの第２メモリデバイスは、出力ポートからの出力信号を提供するように構成される。第１の面の別の実施形態によると、入力ポートは第１チャンネル入力ポートを備え、出力ポートは第１チャンネル出力ポートを備え、接続インターフェースは第２チャンネル入力ポートと、第２チャンネル出力ポートを備える。この実施形態では、部材は、第２チャンネル入力ポートと第２チャンネル出力ポートとの間で部材に実装された追加のメモリデバイスを直列に接続するように構成された信号配線を、さらに含む。
【０００８】
第１の面の別の実施形態では、少なくとも２つのメモリデバイスは、部材の第１の側に実装された第１グループのメモリデバイスと、部材の第２の側に実装された第２グループのメモリデバイスと、を含む。信号配線は、入力信号をチャンネル入力ポートから第１グループのメモリデバイスの各々を介し、次に第２グループのメモリデバイスの各々を介して伝搬するように構成される。この実施形態では、第１グループのメモリデバイスは、チャンネル入力ポートから入力信号を受信する最初のメモリデバイスと、部材の第２の側へ入力信号を提供する最後のメモリデバイスと、を含む。第２グループのメモリデバイスは、第１グループのメモリデバイスの最後のメモリデバイスから入力信号を受信する最初のメモリデバイスと、チャンネル出力ポートへ入力信号を提供する最後のメモリデバイスと、を含む。
【０００９】
別の実施形態では、信号配線は、第１グループのメモリデバイスと第２グループのメモリデバイスのメモリデバイスを介して、入力信号をステッチング型に伝搬するように構成される。この実施形態では、第１グループのメモリデバイスの最初のメモリデバイスは、チャンネル入力ポートから入力信号を受信し、第１グループのメモリデバイスの最後のメモリデバイスは、チャンネル出力ポートへ入力信号を提供する。
【００１０】
第２の面では、半導体ドライブシステムが提供される。システムは、メモリコントローラとメモリモジュールとを含む。メモリコントローラは、ホストインターフェースとチャンネルとを有する。メモリモジュールは、チャンネルから入力信号を受信するように構成されたチャンネル入力ポートと、チャンネルへ出力信号を提供するように構成されたチャンネル出力ポートと、を含む接続インターフェースを有する。第２の面の実施形態では、メモリモジュールは、チャンネル入力ポートとチャンネル出力ポートとの間で直列に接続された、少なくとも２つのメモリデバイスを含み、メモリモジュールは、接続インターフェースのチャンネル入力ポートとチャンネル出力ポートとの間で、部材に実装された少なくとも２つのメモリデバイスを直列に接続するように構成された、信号配線を有する部材を含む。部材は基板を含むことができる。
【００１１】
別の実施形態では、メモリモジュールは、接続インターフェースを含む第１基板と、第１基板と及び互いに直列に接続されるもうＮ個の基板とを含み、Ｎは少なくとも１の整数値である。少なくとも２つのメモリデバイスは第１基板と、Ｎ個の基板に実装され、チャンネル入力ポートとチャンネル出力ポートとの間で、互いに直列に接続されている。別の実施形態では、チャンネルは第１チャンネルであり、メモリコントローラは第２チャンネルを含むように構成される。この実施形態のために、基板は、第２チャンネル入力ポートと第２チャンネル出力ポートとの間で、基板に実装された追加のメモリデバイスを直列に接続するように構成された、信号配線をさらに含む。
【００１２】
第２の面の他の実施形態によると、メモリモジュールは、チャンネル入力ポートとチャンネル出力ポートとを接続するように構成された信号配線を含むか、メモリモジュールは、チャンネル入力ポートで受信された入力信号をチャンネル出力ポートへ繰り返すための駆動回路を含む。このようなメモリモジュールは、チャンネル入力ポートで受信された入力信号をテストするように構成されたテストロジック回路を含むことができる。
【００１３】
第３の面は、第１メモリ保持部材と、第２メモリ保持部材と、コネクタと、を含むメモリモジュールが提供される。第１メモリ保持部材は、第１セットの直列接続されたメモリデバイスによって出力ポートと結合されたチャンネル入力ポートと、第２セットの直列接続されたメモリデバイスによって入力ポートと結合されたチャンネル出力ポートと、を有する。第２メモリ保持部材は、第３セットの直列接続されたメモリデバイスに接続された第１ポートと、第４セットの直列接続されたメモリデバイスに接続された第２ポートと、を有する。コネクタは、チャンネル出力ポートを第１ポートへ、及びチャンネル入力ポートを第２ポートへ、電気的に接続するように構成される。
【００１４】
実施形態によると、コネクタは、第１メモリ保持部材の入力ポートと出力ポートの端子へ電気的に接続するように構成された第１端と、第２メモリ保持部材の第２ポートと第１ポートの端子へ電気的に接続するように構成された第２端と、を有する、柔軟性のあるコネクタを含み、第１メモリ保持部材は第２メモリ保持部材の上に、積み重ねられた構成で、折り畳み可能である。代替え的には、メモリモジュールは、第１メモリ保持部材の開ループ入力ポートと開ループ出力ポートの端子へ電気的に接続する第１ソケットと、第２メモリ保持部材の第２ポートと第１ポートの端子へ電気的に接続する第２ソケットと、をさらに含み、柔軟性のあるコネクタは、第１ソケットに取り外し可能に挿入できる第１端と、第２ソケットに取り外し可能に挿入できる第２端と、を有する。代替え的には、メモリモジュールは、第１メモリ保持部材の開ループ入力ポートと開ループ出力ポートの端子へ電気的に接続するソケットをさらに含み、柔軟性のあるコネクタは、第２メモリ保持部材の第２ポートと第１ポートの端子へ恒久的に接続された第１端と、ソケットに取り外し可能に挿入できる第２端と、を有する。柔軟性のあるコネクタは、リボンコネクタを含む。
【００１５】
第３の面の他の実施形態によると、第３セットの直列接続されたメモリデバイスと第４セットの直列接続されたメモリデバイスは、第１ポートと第２ポート間を直列に接続される。代替え的には、第３セットの直列接続されたメモリデバイスは、第１ポートと第３ポート間を直列に接続され、第４セットの直列接続されたメモリデバイスは、第２ポートと第４ポート間を直列に接続される。この別の実施形態によると、別のコネクタは、第３ポートの端子を第４ポートの端子へ電気的に接続するように構成されるか、別のコネクタがソケットに取り外し可能に挿入でき、第３ポートの端子を第４ポートの端子へ電気的に接続するように構成されるように、ソケットが第３ポートと第４ポートの端子へ接続される。代替え的に、コネクタは第１コネクタであり、メモリモジュールは、第５セットの直列接続されたメモリデバイスに接続された第５ポートと、第６セットの直列接続されたメモリデバイスに接続された第６ポートと、を有する第３メモリ保持部材と、第５ポートを第３ポートへ、及び第６ポートを第４ポートへ、電気的に接続するように構成された第２コネクタとを、さらに含む。
【００１６】
第４の面では、第１メモリ保持部材と、Ｎ個のメモリ保持部材と、複数のメモリデバイスとを含むメモリモジュールが提供される。第１メモリ保持部材は、チャンネル入力ポートとチャンネル出力ポートとに対応する電気的な端子を含む接続インターフェースを有する。Ｎ個のメモリ保持部材は、第１メモリ保持部材と、及び互いに直列に接続され、Ｎは少なくとも１の整数値である。複数のメモリデバイスは、第１メモリ保持部材とＮ個のメモリ保持部材に実装され、チャンネル入力ポートとチャンネル出力ポートとの間で互いに直列に接続され、複数のメモリデバイスの各々を介してチャンネル入力ポートで受信された信号を伝播するように構成される。第４の面の実施形態によると、第１メモリ保持部材は、第１メモリ保持部材の複数のメモリデバイスのセットが、柔軟性のあるコネクタを介して、Ｎ個のメモリ保持部材の内の１つの複数のメモリデバイスの別のセットと直列に接続されるように、柔軟性のあるコネクタと共にＮ個のメモリ保持部材の内の１つへ、接続される。
【００１７】
別の実施形態によると、第１メモリ保持部材とＮ個のメモリ保持部材は、各々のメモリ保持部材の間を接続する柔軟性のあるコネクタでメモリブレードのチェーンとして相互に接続され、複数のメモリデバイスは第１メモリ保持部材に実装され、Ｎ個のメモリ保持部材は柔軟性のあるコネクタを介して互いに直列に接続される。本実施形態によると、第１メモリ保持部材とＮ個のメモリ保持部材の各々は、積み重ねを形成するために互いに上に折り畳み可能である。さらに具体的には、第１メモリ保持部材とＮ個のメモリ保持部材の各々は、アコーディオン折り畳み構成に折り畳み可能である。
【００１８】
第４の面の別の実施形態によると、Ｎ個のメモリ保持部材の１つは、別の第１メモリ保持部材を受けるように構成された少なくとも１つのソケットを有するメモリ拡張部材を含む。
【図面の簡単な説明】
【００１９】
本発明の実施形態は、添付された図を参照して、例としてのみ記載する。
【００２０】
【図１】従来技術のメモリシステムのブロック図である。
【図２】本発明の実施形態の一例である、シリアルメモリシステムの概要ブロック図である。
【図３】本発明の実施形態の一例である、シリアル入力／出力インターフェースを有するメモリデバイスの包括的なブロック図である。
【図４】半導体ドライブ（ＳＳＤ）コントローラのブロック図である。
【図５】フラッシュメモリデバイスのパッケージのボールグリッドアレイのレイアウトの概略図である。
【図６】本発明の実施形態の一例である、幅広型メモリブレードのプリント回路基板の一例を示す図である。
【図７】本発明の実施形態の一例である、幅狭型メモリブレードのプリント回路基板の一例を示す図である。
【図８】本発明の実施形態の一例である、別の幅狭型メモリブレードのプリント回路基板の一例を示す図である。
【図９】本発明の実施形態の一例である、図６、図７、図８のメモリブレードのコネクタのピン配置である。
【図１０】本発明の実施形態の一例である、シングルチャンネルメモリブレードのブロック図である。
【図１１】本発明の実施形態の一例である、マルチチャンネルメモリブレードのブロック図である。
【図１２】本発明の実施形態の一例である、チャンネルにつき一つのシングルメモリブレードを有するＳＳＤメモリシステムのブロック図である。
【図１３】本発明の実施形態の一例である、チャンネルにつき一つのマルチメモリブレードを有するＳＳＤメモリシステムのブロック図である。
【図１４】本発明の実施形態の一例である、マルチチャンネルを伴うメモリブレードを有するＳＳＤメモリシステムのブロック図である。
【図１５】本発明の実施形態の一例である、メモリブレードのシリアルメモリデバイスの相互接続を示す図である。
【図１６】本発明の実施形態の一例である、メモリブレードのシリアルメモリデバイスの別の相互接続を示す図である。
【図１７】本発明の実施形態の一例である、メモリブレードのシリアルメモリデバイスの別の相互接続を示す図である。
【図１８】本発明の実施形態の一例である、メモリブレードの直列に接続されたメモリデバイスのオープンループ相互接続を示す図である。
【図１９】本発明の実施形態の一例である、マルチブレードメモリモジュールのブロック図である。
【図２０】本発明の実施形態の一例である、ブリッジリンクを伴う主メモリブレードのブロック図である。
【図２１】本発明の実施形態の一例である、閉ループのブリッジリンクを伴う主メモリブレードのブロック図である。
【図２２】本発明の実施形態の一例である、拡張メモリブレードのブロック図である。
【図２３】本発明の実施形態の一例である、閉ループの拡張ブレードのブロック図である。
【図２４】本発明の実施形態の一例である、閉ループの拡張ブレードに変換する開ループの拡張ブレードのブロック図である。
【図２５】本発明の実施形態の一例である、２つのメモリブレードを有する拡張可能なメモリモジュールの平面図である。
【図２６】図２５の拡張可能なメモリモジュールで折り畳まれた構成の正面図である。
【図２７】本発明の実施形態の一例である、２つのメモリブレードを有する別の拡張可能なメモリモジュールの平面図である。
【図２８】図２７のマルチブレードメモリモジュールで折り畳まれた構成の正面図である。
【図２９】本発明の実施形態の一例である、４つのメモリブレードを有する拡張可能なメモリモジュールの平面図である。
【図３０】図２９のマルチブレードメモリモジュールで折り畳まれた構成の正面図である。
【図３１】本発明の実施形態の一例である、４つのメモリブレードを有する別の拡張可能なメモリモジュールの平面図である。
【図３２】図３１の拡張可能なメモリモジュールで折り畳まれた構成の正面図である。
【図３３】本発明の実施形態の一例である、４つのメモリブレードを有する別の拡張可能なメモリモジュールの平面図である。
【図３４】図３３の拡張可能なメモリモジュールで折り畳まれた構成の正面図である。
【図３５】本発明の実施形態の一例である、メモリブレード拡張部材の図である。
【図３６】本発明の実施形態の一例である、ボード上クロックドライバを伴うメモリブレード拡張部材の図である。
【図３７】本発明の実施形態の一例である、パッシブバイパスメモリブレードの図である。
【図３８】本発明の実施形態の一例である、アクティブバイパスメモリブレードの図である。
【図３９】本発明の実施形態の一例である、オンボードテスト論理デバイスを伴うアクティブバイパスメモリブレードの図である。
【発明を実施するための形態】
【００２１】
一般に、本開示は、互いに接続可能であり、メモリコントローラに取り外し可能に接続されたメモリ保持部材を有するメモリモジュールを含む、大容量記憶メモリモジュールシステムを提供する。一つ以上のモジュラーメモリ保持部材は、メモリモジュールの全体的な記憶容量を拡張するために互いに接続することができる。本記述の拡張可能なメモリモジュールは、記憶容量の制限がない。本開示では、メモリ保持部材は、プレートと、平面と、基板と、少なくとも１つのメモリデバイスか、その上に少なくとも１つのメモリデバイスが保持されているか、そこへ少なくとも１つのメモリデバイスが実装されている他の部材を含む。メモリ保持部材の一つの例はプリント回路基板である。以下の記述では、メモリ保持部材の特定の例は、プリント回路基板（ＰＣＢ）又はブレード状基板（いわゆる「ブレード」と呼ばれる）である。当業者には、メモリの保持部材が基板やブレードに限定されないことは明らかであろう。
【００２２】
拡張可能なメモリモジュールに関する検討の前に、現在の不揮発性のメモリモジュールシステムを、最初に説明する。
【００２３】
図１は、ホストシステム１２と一体にした従来技術のフラッシュメモリシステム１０のブロック図である。フラッシュメモリシステム１０は、ホストシステム１２と通信するメモリコントローラ１４と、複数の不揮発性メモリデバイス１６と、を含む。ホストシステムは、例えばマイクロコントローラ、マクロプロセサ、コンピュータシステムのような処理デバイスを含むであろう。図１のフラッシュメモリシステム１０は、１つのチャンネル１８を含むように構成され、メモリデバイス１６がチャンネル１８と並列に接続される。当業者は、メモリシステム１０が、それに接続される４つより多くまたはより少ないメモリデバイスを有することができることを理解するであろう。
【００２４】
チャンネル１８は、全てのその対応するメモリデバイスに接続される、データ線とコントロール線とを含む、１組の共通バスを含む。各メモリデバイスは、メモリコントローラ１４により提供される、それぞれのチップ選択信号ＣＥ＃１、ＣＥ＃２、ＣＥ＃３、ＣＥ＃４で、イネーブル／ディスエーブルされる。「＃」は、アクティブ低（ロー）の論理レベル信号を示している。メモリコントローラ１４は、ホストシステム１２の作業に基づいて、コマンドとデータとを、チャンネル１８を経由して選択されたメモリデバイスへ発行する役割を果たす。メモリデバイスから読み出されたデータは、チャンネル１８を経由してメモリコントローラ１４とホストシステム１２へ戻るように転送される。フラッシュメモリシステム１０の作業は、各メモリデバイス１６へ並列に提供されるクロックＣＬＫと同期される。フラッシュメモリシステム１０は一般にマルチドロップ構成と呼ばれ、メモリデバイス１６はチャンネル１８に関して並列に接続される。
【００２５】
フラッシュメモリシステム１０では、不揮発性メモリデバイス１６は互いに同一であってもよく、典型的には、例えば、 ＡＮＤ型フラッシュメモリデバイスや別のタイプのフラッシュメモリデバイスとして実装される。当業者は、フラッシュメモリはバンクに編成され、各バンクは平面に編成され、各平面は、ブロック消去を容易にするためにブロックを含むことを理解するであろう。最も商業的に入手可能なＮＡＮＤ型フラッシュメモリデバイスは、メモリの２つの平面を有するように構成される。
【００２６】
システムのパフォーマンスに悪影響を与える特定の問題がある。フラッシュメモリシステム１０の構成は、物理的なパフォーマンスの制限を課している。システムにわたって拡張している多数の並列の信号により、それらが運ぶ信号の信号整合性は、クロストーク、信号のスキュー、同時に起こるスイッチングノイズ（ＳＳＮ）によって、低下する。このような構成での消費電力は、フラッシュコントローラとフラッシュメモリデバイス間の各信号線路が、信号伝達のために頻繁に充電され、放電されるという問題となる。増加するシステムクロック周波数により、消費電力は増加する。
【００２７】
シングルメモリデバイスのドライブ能力は長い信号線路の負荷に比べて小さいので、チャンネルに並列に接続することができるメモリデバイスの数に実質的な制限がある。さらに、メモリデバイスの数が増加すると、より多くのチップイネーブル信号（ＣＥ＃）が必要とされ、クロック信号ＣＬＫは追加されたメモリデバイスへルーティングされる必要がある。広範なクロック分配によるクロック性能問題は、対処する必要があるであろうことは、当技術分野でよく知られている。したがって、多数のメモリデバイスを有するメモリシステムを収容するために、より多くのチャンネルを有するコントローラを使用されなければならないか、及び／またはシステムが、より低い周波数でクロックされる必要があるであろう。複数チャンネルと追加のチップイネーブル信号を有するように構成されるコントローラは、メモリシステムのコストを増加させる。さもなければ、メモリシステムは、少数のメモリデバイスに制限される。
【００２８】
ＮＡＮＤ型フラッシュメモリは、不揮発性データ記憶用途に最も普通に使用されているが、チップにつき最大密度に最終的に到達することがある。したがって、チャンネル１８が限られた数のメモリデバイスにのみ収容できるので、図１のマルチドロップ構成のフラッシュメモリシステムは、その最大記憶密度に制限されうる。
【００２９】
たとえば、チャンネル１８が最大８のメモリデバイスを受けるように制限され、さもなければさらなるメモリデバイスの追加による負荷影響はメモリシステム１０の全体的な性能に悪く影響することがある。したがって、メモリシステム１０の全体メモリ容量を増加するための唯一の方法は、メモリコントローラ１４により多くのチャンネルを追加することであろう。現在のところ、８チャンネルまでを有するメモリコントローラは、ＳＳＤ用途のために使われることができる。その結果、もし各メモリデバイスが６４ＧＢのデータを記憶できるならば、８チャンネルを有するメモリシステム１０の全体メモリ容量は５１２ＧＢになるであろう。各メモリデバイスパッケージは、複数のメモリデバイスダイを含むことができ、ダイのデータ信号線はパッケージのピンと互いに並列に接続されることに留意するべきである。
【００３０】
図１のマルチドロップシステムの限界は、たとえば図２に一例として開示されるシリアル構成のメモリブロックを使用することで克服される。
【００３１】
図２は、本発明の実施形態の一例である、シリアルメモリシステムアーキテクチャの概念的性質を示すブロック図である。図２では、シリアルメモリシステム１００は、少なくとも１つのシリアルチャンネル出力ポートＳｏｕｔと、シリアルチャンネル入力ポートＳｉｎと、縦列に接続されるメモリデバイス１０４、１０６、１０８、１１０、１１２、１１４、１１６と、を有するメモリコントローラ１０２を含む。１つの実施形態では、メモリデバイスはフラッシュメモリデバイスであることができる。代替的には、特定のコマンド構造と互換性を持つシリアル入力出力インターフェースを有するという条件において、コマンドを実行するか、次のメモリデバイスにコマンドとデータを通過するために、メモリデバイスはＤＲＡＭ、ＳＲＡＭ、他のタイプのメモリデバイスであることができる。メモリデバイスは、１つのシステムの中で、同じタイプのメモリであってもよいし、（たとえばＮＡＮＤ型フラッシュ、ＮＯＲ型フラッシュ、ＤＲＡＭ，ＳＲＡＭなど）タイプが混在したメモリであってもよい。このようなメモリデバイス構成のさらなる詳細と特定のコマンド構造は後述する。
【００３２】
本実施形態は７つのメモリデバイスを含むが、別の実施形態はわずか１つのメモリデバイスや、任意の数までのメモリデバイスを含むことができる。従って、もしメモリデバイス１０４がＳｏｕｔに接続されているシリアルメモリシステム１００の１番目のデバイスであれば、メモリデバイス１１６はＮ番目、またはＳｉｎに接続されている最後のデバイスである。ここでＮは０より大きい整数である。するとメモリデバイス１０６〜１０４は、最初と最後のメモリデバイス間に介在する直列に接続されたメモリデバイスとなる。各メモリデバイスは、個別に指定できるように、システムの電源投入による初期化時に異なる識別番号、またはデバイスアドレス（ＤＡ）をとることができる。公共に所有された米国特許出願公報第２０１１／００８７８２３号、第２００７／０２３３９１７号、第２０１１／００３２９３２号、第２００８／０１９２６４９号、第２００８／０２１５７７８号、第２００８／０１４０８９９号には、メモリシステムの直列に接続されたメモリデバイスにデバイスアドレスを生成する方法が記載されている。
【００３３】
メモリデバイス１０４〜１０６は、直列に接続されているとみなされる。なぜならば、１つのメモリデバイスのデータ入力は前のメモリデバイスのデータ出力に接続されており、それゆえに、チェーン内の最初と最後のメモリデバイスを除いて直列接続構成を形成しているからである。
【００３４】
図２に示されるシリアル接続メモリシステムは、互換性があるシリアル入力／出力インターフェースを有するメモリデバイス、たとえばフラッシュメモリデバイスを採用する。シリアル入力／出力を有するフラッシュメモリデバイスの一例は、２０１０年１月２６日に発行され、公共に所有された米国特許第７，６５２，９２２号に記載されており、その内容は参照によってここに取り入れられる。別の例として、２０１１年６月７日に発行され、公共に所有された米国特許第７，９５７，１７３号に記載された、シリアル入力／出力インターフェースを有するＳＩＰ（１パッケージ内のシステム）フラッシュメモリデバイスは、図２で開示されたシリアル接続メモリシステムに使用することができる。米国特許第７，９５７，１７３号の内容は参照によってここに取り入れられる。シリアル入力／出力インターフェースを有するメモリデバイスの一例のブロック図は図３に開示される。
【００３５】
図３は、本実施形態のシリアル接続メモリシステムに使用するために好適なシリアル入力／出力インターフェースを有する一般的なメモリデバイスの組織を示すブロック図である。メモリデバイス２００は、メモリアレイバンク２０２〜２０４を含むネイティブメモリコアと、メモリアレイバンク２０２〜２０４にアクセスするための制御とＩ／Ｏ回路２０６と、を含む。当業者は、メモリアレイが１つのメモリバンク、または２を超えるメモリバンクをで組織できることを理解するであろう。ネイティブメモリコアは、例としてＤＲＡＭ、ＳＲＡＭ、ＮＡＮＤ型フラッシュ、ＮＯＲ型フラッシュのメモリに基づくことができる。もちろん、今後現れる任意の適したメモリとその対応した制御回路を使用することができる。その結果、ネイティブメモリコアの型により、回路ブロック２０６は、誤り訂正論理回路と、高電圧発生器と、リフレッシュ論理回路と、メモリタイプに特有の作業を実行するために必要とされる任意の他の回路ブロックとを含むことができる。
【００３６】
一般的に、メモリデバイスは、内部の制御信号をアサートすることによって受信されたコマンドに応じて関連した回路を初期化するために、コマンドデコーダを使用する。メモリデバイスは、ラッチするデータ、コマンド、アドレスを受信するためのよく知られたＩ／Ｏ回路も含むであろう。本実施形態によると、シリアルインターフェース＆制御論理ブロック２０８は、データと制御信号を受信し、データと制御信号を発行または提供する役割を果たす。本実施形態では、シリアルインターフェース＆制御論理ブロック２０８は、ＲＳＴ＃、ＣＥ＃、ＣＫ＃、ＣＫ、ＣＳＩ、ＤＳＩ、Ｄｎの入力を受信し、Ｑｎ、ＣＳＯ、ＤＳＯ、ＣＫＯ、ＣＫ＃の出力を提供する。下記の表１は、これらの信号の機能をまとめたものである。
【００３７】
表１
2015501490.tif 000003
【００３８】
シリアルインターフェース＆制御論理ブロック２０８は、前に述べた米国特許第７，６５２，９２２号を例として、様々な機能を果たす。シリアルインターフェース＆制御論理ブロック２０８の機能例は、デバイスＩＤ番号を設定し、次の直列に接続されたメモリデバイスへデータを通過させ、本来の作業を実行するために受信したコマンドをデコードすることを含む。この回路は、コア回路を制御するための特定された、既存のネイティブコマンドに加えて、直列にコマンドを受信するように構成され、メモリデバイスの直列の作業に特定した追加のコマンドを含むように構成されるであろう。コマンドセットは、メモリデバイスが直列に接続されているとき、メモリコントローラによって使用可能な機能を実行するように拡張することができる。たとえば、ステータスレジスタ情報は、メモリデバイスの状態を評価するように要求されることができる。
【００３９】
従って、図２の実施形態に示されるメモリデバイスは、これらの前述の特許および特許出願に開示されたフラッシュメモリデバイスを使用することができる。これらの特許出願等で記述されているシリアル入力／出力インターフェースは、使用できるシリアルインターフェースのフォーマットの例である。あらかじめ定義されたコマンド構造を受け入れるために構成されたという条件において、メモリデバイス間の直列の動作を容易にする任意のシリアル入力／出力インターフェースは、使用することができる。
【００４０】
メモリコントローラ１０２のチャンネルは、コマンド、データ及びアドレス情報を搬送する任意のデータ幅のデータチャンネルと、制御信号データを搬送する制御チャンネルとを含む。図２の実施形態は１つのチャンネルを含み、１つのチャンネルがＳｏｕｔと、対応するＳｉｎポートと、を含む。しかし、メモリコントローラ１０２は、分離されたメモリデバイスのチェーンを収容するために任意の数のチャンネルを含むことができる。一例ではチャンネルはＣＫ、ＣＫ＃、ＣＳＩ、ＤＳＩ、及びＤｎの信号を含むことができる。
【００４１】
特定の実施例の動作において、図に示すように、メモリコントローラ１０２は、そのＳｏｕｔポートを通過するコマンドを発行する。そのコマンドは、作業コード（ＯＰコード）、デバイスアドレス、読み出しまたはプログラミングのためのアドレス情報、プログラミングのためのデータを含む。コマンドは、シリアルビットストリームパケットとして発行され、パケットは、例えばバイトなど、あらかじめ定義されたサイズのセグメントに論理的に細分化されることができる。ビットストリームは、時間をかけて提供されるビットのシーケンスまたは連続である。コマンドは、デバイスアドレスを、その割り当てられたアドレスと比較する第１のメモリデバイス１０４によって受信される。アドレスが一致した場合、次にメモリデバイス１０４は、コマンドを実行する。そうでなければ、コマンドは、自身の出力ポートを通過して次のメモリデバイス１０６へ向かう。そして同じ手順が繰り返される。最終的に、一致するデバイスアドレスを有するメモリ装置は、選択されたメモリデバイスと呼ばれ、コマンドによって指示される動作を実行する。コマンドがデータを読み出すことである場合、選択されたメモリデバイスは、その出力ポートを介して、介在するメモリデバイスを直列に通過してメモリコントローラのＳｉｎポートに到達するまで、データを出力する。メモリコントローラ１０２は、メモリデバイス１０４〜１１６のシリアルインターフェースに対応するシリアルインターフェースを有する。メモリコントローラとメモリデバイスのコマンド構造および動作の例は、例えば、２００７年５月１７日付け米国特許出願公報第２００７／０１０９８３３号に記載されており、その内容は、参照によってここに取り入れられる。
【００４２】
図４は、図２のメモリシステム１００の中で使用され得るフラッシュデバイスと接続された半導体ドライブ（ＳＳＤ）メモリコントローラ１０２のブロック図である。メモリコントローラの動作は、例えば２００７年７月１９日付け米国特許出願公報第２００７／０１６５４５７号に記載されており、その内容は、参照によってここに取り入れられる。図４を参照すると、水晶（Ｘｔａｌ）２５０はクロック発生器＆コントロールブロック２５２と接続されるベースクロック信号を提供する。クロック発生器＆制御ブロック２５２は、ホストインターフェースのために、中央演算装置（ＣＰＵ）２５４、フラッシュコントローラ＆物理レイヤ送信器（本例ではシリアルＡＴＡ  ＰＨＹ）２５６へ様々なクロック信号を提供する。ホストインターフェースは外部ホストシステムと通信するために適応され、たとえばシリアルＡＴＡ（ＳＡＴＡ）、ｅＳＴＡＴ、ＡＴＡ、ＣＥ−ＡＴＡ、ＰＣＩｅ、あるいはユニバーサルシリアルバス（ＵＳＢ）インターフェースとして構成することができる。カスタムインタフェースまたは新しく規格化インターフェースを使用することもできる。ＣＰＵ２５４は共通バス２５８を介して他のサブシステムと通信する。チップ上ランダムアクセスメモリ（ＲＡＭ）はバッファメモリとして使用され、読み取り専用メモリ（ＲＯＭ）は実行可能なコードを記憶する。ＲＡＭとＲＯＭは両方ともブロック２６０で示される。フラッシュ制御ブロック２６２は、メモリデバイスとの通信を可能にするための物理フラッシュシリアルインターフェース２６４と、誤り訂正（ＥＣＣ）ブロック２６６と、ファイル＆メモリ管理ブロック２６８とから構成される。動作においては、フラッシュメモリデバイスは、物理フラッシュシリアルインターフェース２６４を介してアクセスされ、フラッシュデバイスからアクセスされたデータは、ＥＣＣブロック２６６によって検査され、訂正される。ファイル＆メモリ管理ブロック２６８は論理から物理へのアドレス変換とウエアレベリングアルゴリズムとを提供する。フラッシュシリアルインターフェース２６４を除いて、メモリコントローラ１０２の他のすべてのコンポーネントは、パラレルメモリシステムのために現在利用可能なメモリコントローラに見出される。したがって、パラレルメモリシステムのメモリコントローラの設計が、図２のメモリデバイスと通信するための互換性のあるフラッシュシリアルインターフェース２６４を有するパラレルインタフェースに単に置き換えることによって、シリアルメモリシステムアーキテクチャの実施形態での使用に容易に適合させることができる。
【００４３】
ＳＳＤコントローラは特定用途向け集積回路（ＡＳＩＣ）又はフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）チップとして形成することができる。本実施形態によると、ＳＳＤコントローラは、任意の数のチャンネルを有するように構成することができ、そしてそこでは、各チャンネルがチャンネルのＳｏｕｔポートとチャンネルのＳｉｎポートから閉ループ信号パスを形成する。各Ｓｏｕｔポート信号は、データ信号、クロック信号および他の制御信号などを含み、ただしこれらの信号に限定されない、信号セットを提供する。各Ｓｉｎ信号は、この信号セットを受信する。後述するように、少なくとも１つのメモリモジュールに接続されたメモリデバイスは、この信号経路に沿って配置され、より具体的には、互いに直列に接続されている。
【００４４】
図３の前に示したシリアルメモリデバイスのブロック図では、半導体チップとして形成され、パッケージがプリント回路基板に接続するためのリード線と、パッケージに封入されている。メモリデバイスパッケージの総メモリ容量を最大にするために、複数の半導体メモリデバイスのチップは一緒に包装することができる。パッケージ内に、これらの複数のメモリデバイスチップは、互いに直列に接続されている。それは、最初のデバイスは、Ｓｉｎポートパッケージのリード線に接続されたＳｉｎポート端子を有し、最後のデバイスはＳｏｕｔパッケージのリード線に接続されたＳｏｕｔポート端子を有し、介在するメモリデバイスチップのそれぞれは、別のメモリデバイスチップのＳｏｕｔポート端子と接続されたＳｉｎポート端子と、別のメモリデバイスチップのＳｉｎポート端子と接続されたＳｏｕｔポート端子とを有するように構成される。これはマルチチップパッケージ（ＭＣＰ）と呼ばれる。
【００４５】
図５は、少なくとも１つの半導体シリアルメモリデバイスのチップを含むシリアルメモリデバイスパッケージ２８０の図である。より具体的には、図５は、図３に示されるシリアル入力／出力インターフェースとしてシリアル入力／出力インターフェースを有する少なくとも１つのシリアルメモリデバイスをカプセル化するパッケージ２８０の上から見た図である。破線の円は、フラッシュメモリチップのパッドをパッケージ内で接続されている、パッケージの底面のボール型コネクタの位置を表す。図５は、ボールグリッドアレイのレイアウトの一例であり、任意の別のレイアウトを使用することができる。この実施例で、パッケージが長辺と短辺を有する矩形状であることに注意する。図５の現在示されている例示的な実施形態では、各ボール型コネクタを表１に示した信号名に対応する信号名が表示されている。本実施形態では、図５のパッケージのリード線は、ＰＣＢ上に相補的な接続に電気的に接続されている。
【００４６】
本実施形態によると、複数のパッケージは、メモリブレードに接続され、直列構成で互いに相互に接続される。本実施形態では、メモリブレードは、メモリコントローラなしでそこに装着されたメモリデバイスを有するＰＣＢである。
【００４７】
図６および図７は、本実施形態による、実装されたメモリデバイスなしの異なる形状のメモリブレードの図である。図６は、片面に、図５に示したタイプの８つのフラッシュメモリデバイスパッケージを収容するように成形されている幅広型メモリブレード３００を示す。８つのフラッシュメモリデバイスのパッケージは、幅広型メモリ・ブレードの他の側に取り付けることができる。四角形輪郭３０２は、１つのメモリデバイスパッケージが、メモリデバイスパッケージの下側のボールコネクタに相補的な接続を有するＰＣＢに実装される位置を示す。図６の図は、メモリデバイスのボールコネクタ間の接続が電気的にＰＣＢの配線に接続されている、パッケージボール信号図を示す。幅広型メモリブレードの回路基板は、互いにフラッシュメモリデバイスパッケージを直列に相互接続するための金属配線を有するＰＣＢである。本実施形態によれば、信号配線は、各フラッシュメモリデバイスを他のフラッシュメモリに直列に接続するように構成されている。例示のライン配線は、ライン３０４である。これは、ＰＣＢがライン配線の複数の層を含むことができ、従って、すべての信号接続が、図６の最上層に表示されるのではないことに留意するべきである。
【００４８】
このような雄型コネクタタブ３０６などの接続インターフェースは、幅広型メモリブレードの左側から延びており、入力（Ｓｉｎ）を受信し、接続されているチャンネルの出力（Ｓｏｕｔ）を提供するための導体リード線のセットを含む。コネクタタブの両側は、導体リード線のセットを含むことができ、そしてそこでは、一方が導体リード線の入力セットであり、他方が導体リード線の出力セットとすることができる。コネクタタブ３０６は、メモリブレードコネクタ（図示せず）に相補的なソケットに着脱可能に挿入可能である。図６に見られるように、メモリブレードの寸法は、長辺がメモリブレードの垂直エッジに平行であるフラッシュメモリデバイスパッケージの向きによって決定される。
【００４９】
幅狭型メモリブレード３１０と呼ばれる、図７のメモリブレードの実施形態は、また、１つの側に８つのフラッシュメモリデバイスのパッケージを受容し、別の反対側に別の８つのフラッシュメモリデバイスパッケージを受容するように形成されている。四角形輪郭３１２は、１つのメモリデバイスパッケージをＰＣＢに実装される位置を示しているが、導電の配線は示されていない。コネクタタブ３１４などの接続インターフェースは、幅狭型メモリブレードの左側から延び、そしてそれが接続されているチャンネルの入力か出力を継続するための導体リード線のセットを含む。コネクタタブの両側は、導体リード線のセットを含むことができ、そしてそこでは、一方が導体リード線の入力セットおよび他方が導体リード線の出力セットとすることができる。別の導体リード線信号割り当ては可能である。幅狭型のメモリブレードは、外形要因が異なることを除いて、図６の幅広型メモリブレードと機能的に同一である。具体的には、フラッシュメモリデバイスパッケージの短辺は、メモリブレードの垂直縁部と平行に配向されている。
【００５０】
なお、図６および図７のメモリブレードは、その各側に実装された８つのメモリデバイスを有するように限定されるものではないことを、ここで注意する。メモリブレードＰＣＢは、任意のレイアウト構成において、任意の数のメモリデバイスを収容するように形成され大きさを設定されることができる。例えば、図８のメモリブレード３１１は、各側に４つのメモリデバイス３１２を収容するための長さおよび幅寸法に形成され大きさを設定された、図７に示す幅狭型メモリブレード３１０の短縮バージョンである。
【００５１】
コネクタタブ３０６と３１４は同じ形状に設けられ、実装されたメモリデバイスパッケージから信号を受信し、メモリデバイスパッケージへ信号を提供するために同じピンまたはリード線の構成を有することができる。図９は、図６、図７及び図８に示す幅広型メモリブレードまたは幅狭型メモリブレードのどちらかのコネクタタブのピン配置を示す表３１５である。図９に示されるすべての入力信号と出力信号は、シングルシリアルチャンネルの一部である。この例では、表の左側に現れるピンは、信号を受信するためのチャンネル入力の一部であり、一方、表の右側に現れるピンは、信号を提供または出力するためのチャンネル出力の一部である。この特定の例では、すべてのチャンネル入力端子は、コネクタタブの一方の側に形成されており、すべてのチャンネル出力端子は、コネクタタブの他方の側に形成されている。あるいは、チャンネル入力ピンと出力ピンは、コネクタタブのどちらかの側に混合することができるし、またはコネクタタブの１つだけの側に形成されることができる。
【００５２】
メモリパッケージは、一旦、図６または図７のいずれかのメモリブレードに実装されると、互いに密接に、またはコネクタタブへ、配置されることが分かる。この構成の利点は、隣接するメモリパッケージ間、またはコネクタタブとメモリパッケージとの間の導電配線は、パッケージ間の信号線キャパシタンスを最小化するために、最小限に抑えることができることである。例えば、最初のメモリパッケージがメモリブレードのＳｉｎピンに接続されたそのＳｉｎポート入力端子を有し、最後のメモリパッケージがメモリブレードのＳｏｕｔピンに接続されたそのＳｏｕｔポート出力端子を有しており、介在するメモリパッケージは、最初と最後のメモリパッケージ間に直列に配置されている。メモリパッケージを介する情報の流れの方向は、例えば図１０に示されている。
【００５３】
なお、メモリブレードの前に示した実施形態は、それに実装されたメモリコントローラを含んでいないことに留意するべきである。従って、メモリブレードの実施形態は、メモリコントローラを含まない。
【００５４】
図６、図７、図８のメモリブレードは、シングルチャンネルまたはマルチチャンネルのメモリブレードであってもよい。図１０は、ＰＣＢに実装され、メモリブレードのＳｏｕｔポート端子とＳｉｎポート端子間に互いに直列に接続された、複数のメモリパッケージを有する、シングルチャンネルメモリブレードの機能ブロック図である。
【００５５】
図１０では、メモリブレードＰＣＢ３２０は、最初のメモリパッケージ３２２と、最後のメモリパッケージ３２４と、中間のメモリパッケージ３２６とを含む。最初のメモリパッケージ３２２は、図１０で「Ｓｉｎ」とラベル付けされたメモリブレードのＳｉｎ入力端子に接続された、そのＳｉｎポート入力端子を有する。最後のメモリパッケージ３２４は、図１０で「Ｓｏｕｔ」とラベル付けされたメモリブレードのＳｏｕｔ出力端子に接続された、そのＳｏｕｔポート出力端子を有する。中間のメモリパッケージ３２６の各々は、隣接する２つの中間のメモリパッケージ３２６、または最初のメモリパッケージ３２２や、最後のメモリパッケージ３２４と接続される。各メモリパッケージ間の矢印は、ＰＣＢ３２０のＳｉｎポート入力端子からＳｏｕｔ出力端子への、コマンドとデータフローの方向を示す。ＰＣＢ３２０上の全てのメモリパッケージはシングルチャンネルの一部である。
【００５６】
図１１は、本実施形態によれば、マルチチャンネルのメモリブレードのブロック図である。より具体的には、図１１の実施形態は、２つのチャンネルメモリブレードである。図１１に示すように、互いに直列に接続されたメモリデバイスの二つの異なるグループに分けられた総数１６のメモリパッケージデバイスがある。本実施例では、最初のグループは、８つの直列接続されたメモリパッケージ３３０を含み、第２のグループは、別の８つの直列接続されたメモリパッケージ３３２を含む。直列接続されたメモリパッケージ３３０の最初のグループは、１つのチャネルの一部であり、入力端子のＳｉｎ１と出力端子のＳｏｕｔ１間を直列に接続されている。直列接続されたメモリパッケージ３３０の第２のグループは、１つのチャンネルの一部であり、入力端子のＳｉｎ２と出力端子のＳｏｕｔ２間を直列に接続されている。本実施例では、２つの異なるチャンネルを形成するためにグループ化されたメモリパッケージを示すが、異なる構成は、各々がそれぞれのチャンネルに対応するメモリパッケージの２つ以上のグループを有することができる。このような実施形態では、メモリブレードの物理コネクタは、複数のチャンネルのためのデータ及び制御信号を収容するために必要な数のピンを有するであろう。
【００５７】
図１０および図１１に示したメモリブレードの実施形態は、１つまたはそれ以上のチャンネルの入力端子と出力端子間の特定の信号パス経路を形成するＰＣＢ上のメモリパッケージの可能な配置の例である。 ＰＣＢ上のメモリパッケージの任意の配置が可能である。前述のように、ＰＣＢの両側はそこに実装されたメモリパッケージを有することができ、従って、信号経路ルートがＰＣＢの一方の側のメモリパッケージからＰＣＢの反対側のメモリパッケージへ渡すことができる。前の実施形態に示される全メモリブレードは、対応するチャンネルまたはそれらのコネクタタブを介するチャンネルのための相補的な形状のソケットに挿入することができる。このようなソケットの更なる詳細については後述する。
【００５８】
以下は、本実施形態による、異なるＳＳＤメモリシステムの構成を示すブロック図である。
【００５９】
図１２は、本実施の形態による、チャンネルごとにシングル幅狭型メモリブレードを有するＳＳＤメモリシステムのブロック図である。特に、図１２のＳＳＤメモリシステム４００は、ｎ個のチャンネルまで有するように構成されたメモリコントローラ４０２を有し、各チャンネルは、実施例により、図７に示すメモリブレード３１０と同様のシングルチャネルメモリブレード４０４に接続されている。示されている実施形態では、各チャンネルは、チャンネルのＳｏｕｔ線とＳｉｎ線の両方の存在を表現する双方向回線を用いて示されている。あるいは、任意の形状を有するメモリブレードは、後述するように、特定の領域または形状要因制限を収容するために使用することができる。例えばＳＤＲＡＭメモリとしてのバッファメモリ４０６は、任意のチャンネルのメモリブレード４０４から、またはメモリブレード４０４へ、データを一時的に記憶するためのメモリコントローラ４０２に接続されている。メモリコントローラ４０２は、ホストデバイスから、またはホストデバイスへ、データを通信するため、ホストインターフェースの任意のタイプ、たとえばこれらに限定されないが、ＰＣＩｅ、ＳＡＴＡ、ＵＳＢまたはサンダーボルトインターフェース、を含むことができる。
【００６０】
図１３は、本実施形態による、チャンネルごとに複数の幅狭型メモリブレードを有するＳＳＤメモリシステムのブロック図である。特に、図１３のＳＳＤメモリシステム４１０は、２つが本実施例に示されているが、あるチャンネル数を有するように構成されたメモリコントローラ４１２を有し、そこではメモリコントローラ４１２は図１２の実施形態で使用されたメモリコントローラ４０２と同じにすることができる。この代替実施形態では、各チャンネルは、シングルチャンネルメモリブレード４１４および４１６の対に接続され、各メモリブレードは、例えば図８に示すメモリブレード３１０と類似している。例えばＳＤＲＡＭメモリのようなバッファメモリ４１８は、任意のチャンネルのメモリブレード４１４および４１６から、またはメモリブレード４１４および４１６へ、データを一時的に記憶するためのメモリコントローラ４１２に接続されている。メモリコントローラ４１２は、ホストデバイスからまたはホストデバイスへデータを通信するため、ホストインターフェースの任意のタイプ、たとえばこれらに限定されないが、ＰＣＩｅ、ＳＡＴＡ、ＵＳＢまたはサンダーボルトインターフェース、を含むことができる。
【００６１】
ここで示されている実施形態では、各チャンネルは、３本の線に示されている。第１はＳｉｎ線であり、第２はＳｏｕｔ線であり、第３はＳｂｒｉｄｇｅ線である。さらに具体的には、Ｓｉｎ線がメモリブレード４１４のＳｉｎ入力端子に接続され、一方、Ｓｏｕｔ線がメモリブレード４１６のＳｏｕｔ出力端子に接続されている。そのため、Ｓｉｎ線はＳｉｎ入力端子のすべての信号を搬送し、一方、Ｓｏｕｔ線はＳｏｕｔ出力端子のすべての信号を搬送する。Ｓｂｒｉｄｇｅ線は、メモリブレード４１４のＳｏｕｔ出力端子をメモリブレード４１６のＳｉｎ入力端子と接続し、したがって、メモリブレード４１４および４１６からのデータパス経路とチャンネルを継続させる。したがって、メモリブレード４１４および４１６の対は互いに直列に接続される。機能的には、２つの直列接続されたシングルチャンネルメモリブレード４１４および４１６は、互いに直列接続された両方のメモリブレードのメモリデバイスの総数を有するシングルメモリブレードの同等物を形成する。しかしながら、任意の数のメモリブレードは、１つのメモリブレードのＳｏｕｔ出力端子を別のメモリブレードのＳｉｎ入力端子に単にブリッジによって、各チャンネルに互いに直列に接続することができることに留意するべきである。
【００６２】
図１４は、本実施形態による、複数のチャンネルで幅狭型メモリブレードを有するＳＳＤメモリシステムのブロック図である。特に、図１４のＳＳＤメモリシステム４２０は、ｎ個のチャンネルまで有するように構成されたメモリコントローラ４２２を有し、図１２および図１３の実施例で使用したのと同じメモリコントローラとすることができる。この代替実施形態では、２つのチャンネルは、各デュアルチャンネルメモリブレード４２４へ接続される。各デュアルチャンネルメモリブレードは、例えば図１１に示す構成を有することができる。例えばＳＤＲＡＭメモリのようなバッファメモリ４２６は、任意のチャンネルのメモリブレード４２４からまたはメモリブレード４２４へデータを一時的に記憶するためのメモリコントローラ４２２に接続されている。メモリコントローラ４２２は、ホストデバイスからまたはホストデバイスへデータを通信するため、ホストインターフェースの任意のタイプ、たとえばこれらに限定されないが、ＰＣＩｅ、ＳＡＴＡ、ＵＳＢまたはサンダーボルトインターフェース、を含むことができる。ここで示されている実施形態では、第１−第４のチャンネルは「Ｃｈ＿１」、「Ｃｈ＿２」、「 Ｃｈ＿３」および「Ｃｈ＿４」と注釈されている。最後のチャンネルは「Ｃｈ＿ｎ」と注釈されており、最後から２番目のチャンネルは「Ｃｈ＿ｎ−１」と注釈されている。これらのチャンネルの各々はチャンネルのＳｏｕｔ線とＳｉｎ線の両方の存在を表す双方向線で描かれている。
【００６３】
各メモリブレードが、各々がメモリコントローラ４２２のチャンネルに接続された、２以上のチャンネルを形成するように配置されたメモリデバイスを有することができることに留意するべきである。
【００６４】
図１２、図１３、図１４のＳＳＤメモリシステムの実施形態は、ＳＳＤメモリシステムの異なる可能な構成例を示す図である。これらの各実施形態では、ＳＳＤコントローラは、少なくとも１つのデータチャンネルを含むように構成される。各データチャンネルは、各チャンネルの直列接続されたメモリデバイスへ入力信号を搬送するためのＳｉｎ線と、同じ各チャンネルの直列接続されたメモリデバイスから出力信号を搬送するためのＳｏｕｔ線とを有する。ＳＳＤコントローラ用に構成されたチャンネルの数は固定してもよい一方、メモリブレードの異なる物理的構成が可能である。これは、技術的／性能の要件を満たすために柔軟なＳＳＤメモリシステムの設計を可能にする。例えば、１つのメモリブレードは、大量のデータが単一のメモリ書き込みまたは読み出しサイクルで同時に読み書きできるように、全てのメモリブレード間でのデータのビットを分配することによって、性能を最大にするために、各チャンネルに接続することができる。あるいは、物理的な形状要素の要件が、接続することができるメモリブレードの数を制限することができる。一方、物理的要件の欠如は、大きな大容量記憶用途のために、各チャンネルに直列に接続されるメモリブレード任意の数を可能にすることができる。本発明の実施形態のＳＳＤメモリシステムは、任意の有意なシステム設計のオーバーヘッドなしに性能及び／または物理的要件に適合するように容易に構成可能である。次は、前述したＳＳＤメモリシステムの実施形態の可能な物理的構成の実施形態の説明である。
【００６５】
前述したように、メモリブレードは、メモリデバイスを一緒に直列に相互接続するために形成された予め設定された配線と共に、ＰＣＢのいずれかの側に実装されたメモリデバイスを有することを意味する、両面にあってもよい。多くの可能な相互接続構成が可能である。両面メモリブレード上のメモリデバイスの直列相互接続構成の例は、図１５、図１６、図１７の実施形態に示されている。
【００６６】
図１５は、図８に示すものと類似の両面メモリブレードの斜視図である。メモリブレード５００は、そのＰＣＢ５０２の一方の側に実装された「Ａ」から「Ｈ」までラベル付けされた８個のメモリデバイスを含む。「Ｉ」から「Ｐ」までラベル付けされた別の８個のメモリデバイスは、ＰＣＢ５０２の他の側に実装されている。メモリデバイスは、現在示されている例では、行と列に配列されている。明瞭にするために８つのメモリデバイス「Ｉ」から「Ｐ」はＰＣＢから分離されているが、ＰＣＢ５０２の配線へ接続されているものとして扱われるべきである。図１５に示すように、コネクタタブ５０４で受信されたＳｉｎは、最初のメモリデバイス「Ａ」に送られる。メモリデバイス間に延びる矢印は、直列の信号経路の方向を示す。本実施形態では、信号は最初にメモリデバイス「Ａ」、「Ｂ」、「Ｃ」、「Ｄ」、「Ｅ」、「Ｆ」、「Ｇ」、「Ｈ」を介して直列に伝搬される。次にＰＣＢ５０２の他の側のメモリデバイス「Ｉ」、「Ｊ」、「Ｋ」、「Ｌ」、「Ｍ」、「Ｎ」、「Ｏ」、「Ｐ」を介して直列に伝搬される。メモリデバイス「Ｈ」からメモリデバイス「Ｔ」への直列チャンネル信号の転送は、ＰＣＢ５０２を介してそれらを互いに電気的に接続することによって達成される。最終的に、Ｓｏｕｔ信号は、コネクタタブ５０４を経由して、最後のメモリデバイス「Ｐ」によって提供される。
【００６７】
メモリデバイスの相互接続の構成は、バックトラック相互接続構成と呼ばれる。信号経路方向およびＰＣＢ５０２の片側のメモリデバイス「Ａ」から「Ｈ」を通る配線パターンは、ＰＣＢ５０２の他の側のメモリデバイス「Ｉ」を通過したあと反転される。言い換えると、ＰＣＢ５０２の１つの側では、信号の伝搬は、一番上の行の最も左のメモリデバイス（メモリデバイス「Ａ」）から開始し、一番下の行の最も左のメモリデバイス（メモリデバイス「Ｈ」）で終了する。ＰＣＢ５０２の他の側では、信号の伝搬は、一番下の行の最も左のメモリデバイス（メモリデバイス「Ｉ」）から開始し、一番上の行の最も左のメモリデバイス（メモリデバイス「Ｐ」）で終了する。
【００６８】
図１６は、図１５に示すものと類似の両面メモリブレードの斜視図である。メモリブレード５１０は、そのＰＣＢ５１２の一方の側に実装された「Ａ」から「Ｈ」までラベル付けされた８個のメモリデバイスを含む。「Ｉ」から「Ｐ」までラベル付けされた別の８個のメモリデバイスは、ＰＣＢ５１２の他の側に実装されている。明瞭にするために８つのメモリデバイス「Ｉ」から「Ｐ」はＰＣＢから分離されているが、ＰＣＢ５１２の配線へ接続されているものとして扱われるべきである。メモリデバイスの位置は、図１５のメモリデバイスと同じであることに注意する。図１６に示すように、コネクタタブ５１４で受信されたＳｉｎは最初のメモリデバイス「Ａ」に送られる。メモリデバイス間に延びる矢印は、直列の信号経路の方向を示す。本実施形態では、信号は最初にメモリデバイス「Ａ」、「Ｂ」、「Ｃ」、「Ｄ」、「Ｅ」、「Ｆ」、「Ｇ」、「Ｈ」を介して直列に伝搬される。次にＰＣＢ５１２の他の側のメモリデバイス「Ｐ」、「Ｏ」、「Ｎ」、「Ｍ」、「Ｌ」、「Ｋ」、「Ｊ」、「Ｉ」を介して直列に伝搬される。メモリデバイス「Ｈ」からメモリデバイス「Ｐ」への直列チャンネル信号の転送は、ＰＣＢ５１２を介してそれらを互いに電気的に接続することによって達成される。最終的に、 Ｓｏｕｔ信号は、コネクタタブ５１４を経由して、最後のメモリデバイス「Ｉ」によって提供される。
【００６９】
すべてのメモリデバイスが、信号伝搬経路またはパターンがＰＣＢ５１２の両側に繰り返されるように直列に接続されているように、これは螺旋状の配線構成と呼ばれる。換言すれば、ＰＣＢ５１２の１つの側では、信号の伝搬は、一番上の行の最も左のメモリデバイス（メモリデバイス「Ａ」）から開始し、一番下の行の最も左のメモリデバイス（メモリデバイス「Ｈ」）で終了する。ＰＣＢ５１２の他の側では、信号の伝搬は、一番上の行の最も左のメモリデバイス（メモリデバイス「Ｐ」）から開始し、一番下の行の最も左のメモリデバイス（メモリデバイス「Ｉ」）で終了する。
【００７０】
図１７は、図１５に示すものと類似の両面メモリブレードの斜視図である。メモリブレード５２０は、そのＰＣＢ５２２の一方の側に実装された「Ａ」から「Ｈ」までラベル付けされた８個のメモリデバイスを含む。「Ｉ」から「Ｐ」までラベル付けされた別の８個のメモリデバイスは、ＰＣＢ５２２の他の側に実装されている。明瞭にするために８つのメモリデバイス「Ｉ」から「Ｐ」はＰＣＢから分離されているが、ＰＣＢ５２２の配線に接続されているものとして扱われるべきである。メモリデバイスの位置は、図１５のメモリデバイスと同じであることに注意する。図１７に示すように、コネクタタブ５２４で受信されたＳｉｎは最初のメモリデバイス「Ａ」に送られる。メモリデバイス間に延びる矢印は、直列の信号経路の方向を示す。本実施形態では、信号経路はＰＣＢ５２２のどちらかの側に実装されたメモリデバイス間を通過する。特に、信号経路は次のようである：「Ａ」、「Ｐ」、「Ｏ」、「Ｂ」、「Ｃ」、「Ｎ」、「Ｍ」、「Ｄ」、「Ｅ」、「Ｌ」、「Ｋ」、「Ｆ」、「Ｊ」、「Ｉ」「Ｇ」、「Ｈ」。最終的に、Ｓｏｕｔ信号は、コネクタタブ５２４を経由して、最後のメモリデバイス「Ｈ」によって提供される。
【００７１】
すべてのメモリデバイスが、信号伝搬経路またはパターンがＰＣＢ５２２の両側のメモリデバイス間を繰り返して通過するように直列に接続されているように、これはステッチング配線構成と呼ばれる。換言すれば、信号経路は、メモリブレードの両側の一番上の行の全てのメモリデバイスを通り、次にメモリブレードの両側の一番下の行の全てのメモリデバイスを通って伝搬する。
【００７２】
メモリブレード上のメモリデバイスの別の相互接続パターンは、メモリデバイスおよび／またはメモリブレードのＰＣＢ上のメモリデバイスの位置の向きを変えることによって可能である。相互に通信するメモリデバイスがＰＣＢ上の最小長の信号配線で相互に接続されたという条件において、任意の相互接続構成が可能である。前述の相互接続パターンは、図８の幅狭型メモリブレードの短縮版に適用することができる。さらに、任意の適切な相互接続パターンは、そのただ一つの側に実装されたメモリデバイスを有するメモリブレードに適用することができる。前述の相互接続構成は、メモリブレードのＰＣＢに実装されたメモリデバイスが、コネクタタブ、より具体的にはコネクタタブのＳｉｎとＳｏｕｔポートと共に閉ループを形成する、閉ループ構成の例である。
【００７３】
別の実施形態によれば、メモリブレードは、開ループ構成を有することができる。図１８は、図１７に示したものと類似し、同じメモリデバイス相互接続構成を有する、両面メモリブレードの斜視図である。
【００７４】
メモリブレード５３０は、そのＰＣＢ５３２の一方の側に実装され、直列に接続されたメモリデバイスのセットとも呼ばれる、「Ａ」から「Ｈ」とラベル付けされた８個のメモリデバイスを含む。「Ｉ」から「Ｐ」とラベル付けされた別の８個のメモリデバイスは、ＰＣＢ５３２の他方の側に実装され、直列に接続されたメモリデバイスのセットとも呼ばれる。メモリブレード５３０は追加の開ループ出力ポートＯＬｏｕｔと開ループ入力ポートＯＬｉｎを有し、ＯＬｏｕｔはメモリデバイス「Ｄ」の出力に接続されており、ＯＬｉｎはメモリデバイス「Ｄ」の入力に接続されている。これらのポートは、ＰＣＢのエッジ付近の導電端子で終端する信号配線として形成されている。したがって、コネクタタブ５３４で受信されたＳｉｎは、メモリデバイス「Ａ」、「Ｐ」、「Ｏ」、「Ｂ」、「Ｃ」、「Ｎ」、「Ｍ」、「Ｄ」を通過し、最終的にＯＬｏｕｔを通過して伝搬する。ＯＬｉｎからの受信信号は、メモリデバイス「Ｅ」、「Ｌ」、「Ｋ」、「Ｆ」、「Ｇ」、「Ｊ」、「Ｉ」、「Ｈ」、を通過し、最終的にはコネクタタブ５３４のＳｏｕｔを通過して伝搬する。したがって、ＯＬｏｕｔはＳｉｎと同じタイプの信号を搬送し、一方ＯＬｉｎはＳｏｕｔと同じタイプの信号を搬送する。本実施形態では、Ｓｉｎ、Ｓｏｕｔ、ＯＬｉｎ、ＯＬｏｕｔポートによって運ばれる信号は、クロック信号、コマンドストローブ、データストローブおよびデータ信号を含む。
【００７５】
さらに詳細に説明すると、前述のメモリブレードの実施形態は、拡張可能なメモリモジュールの構築のために使用することができる。具体的には、前述のメモリブレードは、任意の記憶容量を有する拡張可能なメモリモジュールのアセンブリまたは構成のための、モジュール式コンポーネントとして構成することができる。各モジュラーメモリブレードがローカル記憶容量を有する場合、拡張可能なメモリモジュールは、構成メモリブレードのローカル記憶容量の合計に相当する全体的な記憶容量を有することになる。
【００７６】
図１９は、本実施形態による、拡張可能なメモリモジュールシステムの概念を示すブロック図である。拡張可能なメモリモジュールシステムは、Ｓｉｎを受信するためと、Ｓｏｕｔを提供するための主ブレード６００を含む。主ブレード６００は、図１８に示したメモリブレードと類似した開ループ構成で構成される。主ブレード６００は、受信したＳｉｎを、主ブレード６００の相互接続されたメモリデバイスを経由して、ＯＬｏｕｔポートを介して他の１つのメモリブレード６０２へ提供する。主ブレード６００のＯＬｉｎポートは、主メモリブレード６００の相互接続されたメモリデバイスを介して伝搬され、最終的にＳｏｕｔとして出力される、他のメモリブレード６０２の出力信号を受信する。他のメモリブレード６０２は、直列接続されたメモリデバイスを有する拡張ブレードと呼ばれ、主ブレード６００の開ループ接続と結合するように構成されている。
【００７７】
拡張ブレード６０２は、閉ループ構成または開ループ構成のいずれかで、別の拡張ブレードへの相互接続を可能にする。したがって、各拡張ブレード６０２は開ループ構成を有することができるので、各拡張ブレード６０２は、別の拡張ブレード６０２となどに接続することができる。そのため、複数のメモリブレードはチェーン状に一緒に連結することができる。そこでは、最後のメモリブレードは、すべてのメモリデバイスがＳｉｎとＳｏｕｔ間を直列に接続されることを保証するために、閉ループ構成を有している。
【００７８】
主ブレード６００と拡張ブレード６０２の実施形態が説明される。
【００７９】
図２０は、本実施形態による、ブリッジリンクを有する主ブレードの図である。主ブレード７００は、そのいずれかの側に実装された直列接続されたメモリデバイスを有するＰＣＢを含む。メモリデバイスは、例えば図１８に示したものと類似の、開ループ構成で相互接続されている。 ＰＣＢ７００のコネクタタブ７０２は、Ｓｉｎ入力ポートとＳｏｕｔ出力ポート信号に対応する電気端子を含む。ＰＣＢ７００の反対側に位置しているのは、拡張ブレードと主ブレード７００との間の信号を結合するためのブリッジリンク７０４である。本実施形態によれば、ＰＣＢは、主ブレード７００のメモリデバイスの出力信号を、ＰＣＢのＯＬｏｕｔポートへ結合するためと、ＰＣＢのＯＬｉｎポートで受信された入力信号を、主ブレード７００の異なるメモリデバイスへ結合するために、信号配線を有する。ＯＬｏｕｔとＯＬｉｎポートの両方は、ＰＣＢのエッジ付近の電気端子によって終端され、ブリッジリンク７０４の接続を容易にするために配置された信号線であることができる。ブリッジリンク７０４は、例えば、ＰＣＢ７００へ恒久的に接続された集積した配線を有するフレキシブル配線テープや、リボンコネクタなどの、柔軟性のあるコネクタを含む。ここで示されている形態例では、ブリッジリンク７０４は、リボンコネクタとして示されている。このようなリボンコネクタの自由端は拡張ブレードに接続することができる。あるいは、ブリッジリンク７０４は、相補的コネクタ（図示せず）を取り外し可能に受けるために、ＰＣＢ７００へ恒久的に接続されたソケットを含むことができる。このような相補的コネクタは、拡張ブレードに電気的に接続されたリボンコネクタを含むことができる。柔軟性のあるコネクタはリボンに限定されないことは、当業者には明らかであろう。
【００８０】
図２０の主ブレード７００は、拡張ブレードがそれに接続される場合に使用される、１つのモジュラーコンポーネントである。拡張ブレードを追加するための要求がない場合、主ブレード７００は、その上に実装されたすべてのメモリデバイスがＳｉｎとＳｏｕｔの間に直列に相互接続されることを保証するために、閉ループ構成に変更する必要がある。
したがって、図１５〜１７に示したものと類似したメモリブレードを使用することができる。あるいは、ここで示されている主ブレード７００は、図２１の実施形態を参照して示されるように、開ループ構成から閉ループ構成へ容易に変換することができる。
【００８１】
図２１は、本実施形態による、ブリッジリンクを有する主ブレードの図である。主ブレード７００は、ブリッジリンク７０６を除いて図２０に示すものと同一である。ブリッジリンク７０６は、ＯＬｏｕｔポートをＯＬｉｎポートへ接続するための集積した配線を有するループバックコネクタである。ここで示された例では、ループバックコネクタ７０６は、リボンコネクタとして示される。換言すれば、ＯＬｏｕｔに接続された第１のメモリデバイスの出力は、第２のメモリデバイスの入力に接続されたＯＬｉｎへ直接接続することができる。第１のメモリデバイスと第２のメモリデバイスの両方は主ブレード７００に実装されている。接続されたこのリボンは、主ブレード７００のＰＣＢへ恒久的に接続されることができる。あるいは、主ブレード７００が、主ブレード７００のＰＣＢへ恒久的に接続されたソケットを使用している場合、ブリッジリンクは、ＯＬｉｎをＯＬｏｕｔへ接続するためのソケットに挿入可能な相補的なブリッジコネクタを含めることができる。
【００８２】
図２０および図２１の主ブレード７００の利点は、メモリデバイスを有するＰＣＢの設計および構築は変化しないという事実である。恒久的な接続のために、製造業者は、主ブレード７００を開ループ構成または閉ループ構成に設定するために必要なリボンコネクタを単に付ける。取り外し可能な接続のために、製造業者またはユーザは、必要なコネクタを主ブレード７００のソケットに、単に挿入する。いずれかの場合、説明したコネクタは、製造するのに安価であり、閉ループ構成の主ブレードの１つのバージョンと、開ループ構成の別のバージョンを製造するための必要性を未然に防ぐ。
【００８３】
次に説明するように、これらの同じ原理は、拡張ブレードに適用することができる。
【００８４】
図２２は、本実施形態による、拡張メモリブレードの図である。拡張ブレード７１０は、そのいずれかの側に実装された直列接続されたメモリデバイスを有するＰＣＢを含む。メモリデバイスは、例えば図１８に示したものと類似の、開ループ構成で相互接続される。図２２の本実施形態では、拡張ブレード７１０は、第１のブリッジリンク７１２及び第２のブリッジリンク７１４を含む。前の実施形態では、ブリッジリンク７１２と７１４は、図２０に示されるリボンコネクタ７０４のようなリボンコネクタとすることができるし、または、例えばリボンコネクタのようなコネクタを受け入れるために、ＰＣＢに恒久的に接続されたソケットとすることができる。本実施例では、ブリッジリンク７１２と７１４は、リボンコネクタとして示される。別の実施形態では、リボンコネクタは第１のブリッジリンク７１２としてＰＣＢに恒久的に接続することができ、一方、ソケットは第２のブリッジリンク７１４の一部としてＰＣＢに接続することができ、またはその逆もできる。
【００８５】
第１のブリッジリンク７１２は、ＯＬｉｎとＯＬｏｕｔと呼ばれるポートに接続され、ポートは、拡張ブレード７１０のそれぞれのメモリデバイスに接続されたＰＣＢの信号配線を終端するようにされている。したがって、ブリッジリンク７１２は、主ブレードまたは別の拡張ブレードのＯＬｉｎ１とＯＬｏｕｔ１ポートを、ＯＬｏｕｔとＯＬｉｎポートへそれぞれ接続する。ＯＬｉｎ１ポートで受信した信号は、ＰＣＢに接続されたメモリデバイスのセットを介して直列に伝搬され、ＯＬｏｕｔ２ポートの方へ提供される。ＯＬｉｎ２ポートで受信した信号は、ＰＣＢに接続された別のメモリデバイスのセットを介して直列に伝搬され、ＯＬｏｕｔ１ポートの方へ提供される。もう一度、ブリッジリンク７１２と７１４は、拡張ブレード７１０のＰＣＢに恒久的に接続されたソケットを含むことができる。
【００８６】
これは、ＯＬｉｎとＯＬｏｕｔポートのいずれかのペアが主ブレードの対応するポートに接続することができるように、拡張ブレード７１０のＯＬｉｎとＯＬｏｕｔポートが物理的に配置されることができることに留意するべきである。言い換えれば、ＯＬｏｕｔ１とＯＬｉｎ１は、主ブレード７００のＯＬｉｎとＯＬｏｕｔへそれぞれ接続することができる一方、ポートＯＬｏｕｔ２とＯＬｉｎ２も、主ブレード７００のＯＬｉｎとＯＬｏｕｔへそれぞれ接続することができる。拡張ブレード７１０のこの可逆性は、拡張ブレード７１０のモジュール形式の柔軟性をさらに追加する。
【００８７】
本実施形態によれば、複数の拡張ブレード７１０は、拡張可能なメモリモジュールの全体的な記憶容量を拡張するために、互いに連結することができる。例えば、拡張ブレード７１０のポートＯＬｉｎ１とＯＬｏｕｔ１が主ブレード７００のＯＬｏｕｔとＯＬｉｎへそれぞれ接続された場合は、ポートＯＬｏｕｔ２とＯＬｉｎ２は第３の拡張ブレードのポートＯＬｉｎ３とＯＬｏｕｔ３へそれぞれ接続されることができる。拡張ブレード７１０へ接続されたさらなる拡張ブレードがない場合は、図２３の別の拡張ブレード７２０は、代わりに使用することができる。図２３の拡張ブレード７２０は、ＯＬｉｎ１とＯＬｏｕｔ１との間のチャンネルが、ＰＣＢに実装された直列接続されたメモリデバイスを介して接続されるような、閉ループ構成を有するように構成される。メモリブレード上に直列に接続されたメモリデバイスのこのような閉ループ構成は、例えば、図１５、図１６および図１７の実施形態に示した同じタイプの構成を有することができる。任意の前述のブリッジリンクは使用することができ、拡張ブレード７２０はリボンコネクタ７１２を含むことが示される。
【００８８】
図２３の拡張ブレード７２０は、ＯＬｉｎ１をＯＬｏｕｔ１へ接続する信号配線を含む、新しいＰＣＢ設計を必要とする。本実施形態によれば、この再設計は、開ループ構成から閉ループ構成へ、図２２の拡張ブレード７１０を変換することによって回避することができる。図２４の実施形態に示すように、拡張ブレード７１０は、ブリッジリンク７１４を閉ループコネクタ７２２に置き換えることにより、閉ループ構成を有するように変換されている。閉ループコネクタ７２２は、図２１の実施形態に示される閉ループコネクタ７０６と同じにすることができる。
【００８９】
拡張可能なメモリモジュールの様々な構成要素が議論されたので、拡張可能なメモリモジュール例を、図２５〜３４の実施形態を参照して説明する。
【００９０】
図２５は、本実施形態による、２つのメモリブレードを有する多数ブレードの拡張可能なメモリモジュールを示す図である。拡張可能なメモリモジュール８００は、主ブレード８０２と、拡張ブレード８０４と、を含む。リボンコネクタの形態のブリッジリンク８０６は、すべてのメモリデバイスがコネクタタブ８０８のＳｉｎとＳｏｕｔポート間を直列に接続されることを保証するために、主ブレード８０２および拡張ブレード８０４の両方に接続される。図２５に示す矢印は、メモリデバイスを通過する一般的な信号経路の方向を示す。主ブレード８０２は図２０に示す主ブレード７００と同じにすることができ、一方、拡張ブレード８０４は、図２３に示す拡張ブレード７２０と同じにすることができる。あるいは、拡張ブレード８０４は、図２４の拡張ブレード７１０に置き換えることができる。ブレード８０２、８０４の短寸法側に接続されたリボンコネクタ８０６を用いる利点は、ブレード８０２と８０４間の接続を維持しつつ、１つのブレードが他の上に重なるように互いに向かって折り畳まれるような両方のブレードを可能にする、その柔軟性である。これは、ブレード８０２及び８０４の積層構成を作成し、ブレード８０２及び８０４の折り畳み構成の正面図を示す図２６に明らかに見られる。リボンコネクタ８０６は、ブレードの後方に配置され、したがって、図２６の正面図では見られない。
【００９１】
図２７は、本実施形態による、２つのメモリブレードを有する別の多数ブレードの拡張可能なメモリモジュールを示す図である。前述の実施形態では、ブリッジリンクは、各ブレードの短寸法側に接続されている。図２７の別の実施形態に示されるように、拡張可能なメモリモジュール８１０は、主ブレード８１２と、各ブレードの長寸法の辺に沿ったリボンコネクタ８１６により相互に接続された、拡張ブレード８１４と、を含む。
図２５の実施形態と同様に、両方のブレードのメモリデバイスは、コネクタタブ８１８のＳｉｎとＳｏｕｔポート間を相互に直列に相互接続されている。図２８は、折り畳み構成の拡張可能なメモリモジュール８１０の正面図であり、曲げられたリボンコネクタ８１６を示す。リボンコネクタ８０６と８１６は、搬送される信号線の数を収容するための任意の適切な幅とすることができる。リボンコネクタ８０６と８１６の長さは、一対のメモリブレードを図２６および図２８に示す折り畳まれた構成を達成できる、少なくとも十分な長さである。具体的には、一対のメモリブレードが他の上に積み重ねられる構成である。
【００９２】
図２９は、本実施形態に係る４つのメモリブレードを有する多数ブレードの拡張可能なメモリモジュールを示す図である。拡張可能なメモリモジュール８２０は、主ブレード８２２と、第１の拡張ブレード８２４と、第２の拡張ブレード８２６と、第３の拡張ブレード８２８と、を含む。リボンコネクタの形態の第１のブリッジリンク８３０は主ブレード８２２と第１の拡張ブレード８２４の両方に接続されている。リボンコネクタの形態の第２のブリッジリンク８３２は、第１の拡張ブレード８２４と第２の拡張ブレード８２６の両方に接続されている。リボンコネクタの形態の第３のブリッジリンク８３４は、第１の拡張ブレード８２４と第２の拡張ブレード８２６の両方に接続されている。リボンコネクタは、すべてのメモリデバイスがコネクタタブ８３６のＳｉｎとＳｏｕｔポート間を直列に接続することを保証する。図２９に示す矢印は、メモリデバイスを通過する一般的な信号経路の方向を示す。主ブレード８２２は、図２０に示す主ブレード７００と同じにすることができ、拡張ブレード８２４および８２６は、図２２の拡張ブレード７１０と同じにすることができる。拡張ブレード８２８は図２３の拡張ブレード７２０と同じにすることができる。あるいは、拡張ブレード８２８は、図２４の拡張ブレード７１０に置き換えることができる。ブレード８２２、８２４、８２６および８２８の短寸法側に接続されたリボンコネクタを使用する利点は、１つのブレードが別の上に重なるように、すべての４つのブレードが互いに向かって折り畳むことができることである。これはブレード８２２、８２４、８２６および８２８が折り畳まれた構成の正面図を示す、図３０に、明らかに見られる。リボンコネクタ８３２は、図３０の正面図で見ることができるが、リボンコネクタ８３０および８３４は、ブレードの後方に配置され、従って、図３０の正面図には見られない。
【００９３】
メモリブレードを折り畳まれた構成に配置する能力は、メモリブレードが積層されたコンパクトな３Ｄのメモリモジュールの結果になる。図２９の実施形態は、メモリブレードが積み重ねに折り畳むことができ、「アコーディオン」折り畳み構成と呼ぶことができる方法の一例を示す。
【００９４】
４つのメモリブレードを有する多数ブレードの拡張可能なメモリモジュールの別の折り畳み構成は、図３１の実施形態に示される。拡張可能なメモリモジュール８４０は、主ブレード８４２と、第１の拡張ブレード８４４と、第２の拡張ブレード８４６と、第３の拡張ブレード８４８と、を含む。図３１に示す矢印は、メモリデバイスを通過する一般的な信号経路の方向を示す。リボンコネクタの形態の第１のブリッジリンク８５０は、主ブレード８４２と第１の拡張ブレード８４４の両方に接続されている。リボンコネクタの形態の第２のブリッジリンク８５２は、主ブレード８４２と第２の拡張ブレード８４６の両方に接続されている。リボンコネクタの形態の第３のブリッジリンク８５４は第２の拡張ブレード８４６と第３の拡張ブレード８４８の両方に接続されている。主ブレード８４２と第２の拡張ブレード８４６のそれぞれが、２つのブリッジリンクを有することがすぐに注目される。そのため主ブレード８４２と第２の拡張ブレード８４６は、それぞれ２つの開ループ入力ポートと出力ポートを有する。各ブレードのデータ経路パターンは互いに異なってもよいが、図３１の本実施形態は、相互に接続されたときに、チャンネルの信号がメモリブレード間で伝搬されるようにブリッジリンクが構成されるという条件において、異なるデータパス構成を有するメモリブレードが依然として相互にどのように使用できるかを示す。図３１の例示的な実施形態では、各ブリッジリンクは、すべてのメモリデバイスがコネクタタブ８５６のＳｉｎとＳｏｕｔポート間に直列に接続されることを保証する。
【００９５】
開ループポートとブリッジリンクの配置は、図３２の図に示すように、積層に折り畳まれる４つのメモリブレードを可能にする。リボンコネクタ８５０と８５４は、図３２の正面図で見ることができるが、リボンコネクタ８５２は、ブレードの後方に配置され、従って、図３２の正面図には見られない。
【００９６】
４つのメモリブレードを有する多数ブレードの拡張可能なメモリモジュールの別の折り畳み構成は、図３３の実施形態に示される。拡張可能なメモリモジュール８６０は、主ブレード８６２と、第１の拡張ブレード８６４と、第２の拡張ブレード８６６と、第３の拡張ブレード８６８と、を含む。図３３に示す矢印は、メモリデバイスを通過する一般的な信号経路の方向を示す。リボンコネクタの形態の第１のブリッジリンク８７０は、主ブレード８６２と第１の拡張ブレード８６４の両方に接続されている。リボンコネクタの形態の第２のブリッジリンク８７２は、主ブレード８６２と第２の拡張ブレード８６６の両方に接続されている。リボンコネクタの形態の第３のブリッジリンク８７４は主ブレード８６２と第３の拡張ブレード８６８の両方に接続されている。
【００９７】
これは、主ブレード８６２が３つのブリッジリンクを有することに、ただちに注意する。そのため主ブレード８６２は、３つの開ループ入力ポートと出力ポートを有する。拡張ブレード８６４と８６８のデータ経路パターンは同じであるが、主ブレード８６２と拡張ブレード８６６とは異なる。図３３の本実施形態は、相互に接続されたときに、チャンネルの信号がメモリブレード間で伝搬されるようにブリッジリンクが構成されるという条件において、異なるデータパス構成を有するメモリブレードが依然として相互にどのように使用できるかを示す。図３３の例示的な実施形態では、各ブリッジリンクは、すべてのメモリデバイスがコネクタタブ８７６のＳｉｎとＳｏｕｔポート間に直列に接続されることを保証する。
【００９８】
開ループポートとブリッジリンクの配置は、図３４の図に示すように、積層に折り畳まれる４つのメモリブレードを可能にする。リボンコネクタ８７０と８７４は、図３４の正面図で見ることができるが、リボンコネクタ８７２は、ブレードの後方に配置され、従って、図３４の正面図には見られない。
【００９９】
拡張可能なメモリモジュールの前述の実施形態では、ブラケットまたは他のタイプのホルダは、メモリブレードが互いの上に積層された、その折り畳まれた構成にメモリブレードを保持するために使用することができる。図２６および図２８の実施形態では、折り畳まれた構成の２つの積層されたブレードに保つための大きさにされたブラケットは、任意の適切な材料で作ることができ、積層されたブレードに滑り入れようにできる。任意に、ブラケットは、接着剤または他の機械的な固定手段によって両方のブレードへ固定することができる。図３０、３２、および３４の実施形態については、ブラケットは、折り畳まれた構成で互いに積み重ねられた４つのすべてのブレードを保持する大きさであることを除いて、図２６および図２８の実施例に用いたものと類似であろう。ブラケットは、バンドのような、全ての積層メモリブレードを取り囲むことができるし、またはそれは一端が開放しており、「Ｕ」形状を有することができる。
【０１００】
拡張可能なメモリモジュールの前述の実施形態では、メモリデバイスパッケージから周囲環境へ、熱を伝達する目的のために、薄いヒートシンクブレードが、一つのメモリブレードのメモリデバイスパッケージの露出した上部面に取り付けられることができる。
折り畳まれた構成では、２つのメモリブレードのメモリデバイスパッケージの上部面は、薄いヒートシンクブレードと接触するであろう。ヒートシンクブレードは、さらに環境への熱伝達を高めるために、折り畳まれたメモリブレードアセンブリから延びるフィンと他の熱伝達構造を含むことができる。
【０１０１】
拡張可能なメモリモジュールの前述の実施形態では、各メモリブレードは、ＰＣＢの片側または両側に実装されたメモリデバイスを有することができ、メモリデバイスは開ループまたは閉ループ構成に直列に接続される。信号経路方向は拡張可能なメモリモジュールの各メモリブレードに対して同じであることができるし、またはそれらはそれぞれ異なる信号経路方向を有することができる。前述の拡張可能なメモリモジュールの実施形態は、 １つ以上のチャンネルを有する主および拡張可能なブレードを使用することができる。以前に記載の拡張可能なメモリモジュールの各実施形態は、図１２、図１３、図１４のＳＳＤシステムにおいて使用することができる。
【０１０２】
いくつかの実施形態の利点は、一般的なＰＣＢ設計が異なるタイプのメモリブレードのために使用することができることであり、それによって、エンドユーザに渡すことができる製造コストを低減することができる。さらに、異なる記憶容量拡張メモリモジュールは、主ブレードに拡張ブレードの任意の数を単に接続することにより製造することができる。主および拡張ブレードがソケットを使用する実施形態では、エンドユーザまたは小売業者は、メモリブレードの各対のソケットへリボンコネクタを単に取り付けることによって、独自の拡張可能なメモリモジュールを組み立てることができる。そのため、ストレージ容量の拡大は、もはや古いメモリモジュールを破棄する必要はなく、さらなる拡張ブレードを単に追加すればよい。ソケットを使用するもう一つの利点は、欠陥メモリブレードを交換し、適切に機能するメモリブレードに置き換える能力である。さもなければ、１つのメモリブレード上の適切に動作しないメモリデバイスがたった一つあった場合でも、適切に機能するメモリデバイスを含むメモリモジュールの全体が不良品の状態となる。
【０１０３】
前の実施形態に示される全メモリブレードは、対応するチャンネルのソケットに挿入することができる。前に示した図１２、図１３及び図１４のＳＳＤシステムの実施形態では、メモリブレードの対応する数を受信するための利用可能なソケットの固定数があってもよい。なぜならメモリデバイスの直列な性質のために、チャンネルの直列のループ信号経路に任意の数のメモリデバイスが挿入されることができる。換言すれば、メモリモジュールの総記憶容量は、完全に拡張可能である。米国特許第７６５２９２２号に開示されているものなどのシリアルメモリデバイスのこの機能を利用するためには、任意のＳＳＤシステムにおける固定されたソケットの数は、図３５と図３６に示すメモリブレード拡張部材の追加によって拡張することができる。
【０１０４】
図３５は、本実施形態に係るメモリブレード拡張部材を示す図である。図３５では、メモリブレード拡張部材９００は、前の実施形態で示した幅狭型メモリブレード、またはシステムケース又はシェル内に物理的にフィットすることができる任意の適切な形状要素と、同じ形状要素を有することができる。現在示されている例は、メモリブレード拡張部材９００のＰＣＢに取り付けられた４つの追加のソケット９０２を含むが、さらに多いまたはさらに少ないソケットを含むことができる。図１２および図１３のＳＳＤシステムの実施形態のために、マザーボードのソケットに挿入される拡張可能なメモリモジュールを４つのソケットを有するメモリブレード拡張部材９００で交換することは、合計３つの追加のソケットを追加する。このようにして除去された拡張可能なメモリモジュールは、メモリブレード拡張部材９００の４つのソケットの１つを占有することができ、さらなる３つの拡張可能なメモリモジュールの各々は、３つの追加のソケットの１つに挿入することができる。この実施形態では、４つのソケットのメモリブレード拡張部材９００は、互いに直列に接続される。現在示されるメモリブレード拡張部材９００は、コネクタタブを有し、主メモリブレードが使用される場所に使用することができるように示される。別の実施形態では、メモリブレード拡張部材は、拡張メモリブレードとして構成することができ、前述した拡張メモリブレードのいずれかが使用される場所に使用することができる。
【０１０５】
図１３のＳＳＤシステムの実施形態では、メモリブレード拡張部材９００の４つのソケットが互いに異なるように構成することができる。例えば、一つの構成では、メモリブレード拡張部材９００の追加のソケットに接続された２チャンネルメモリモジュールと共に、両方のチャンネルの記憶容量が同時に増加させることができるように、メモリブレード拡張部材９００の４つのソケットが互いに直列に接続することができる。別の構成では、メモリブレード拡張部材９００の異なるソケットは、ある特定のチャンネル専用にすることができる。例えば、２つの追加のソケットが互いに直列に接続され、１つのチャンネルの記憶容量を拡大することに専念でき、一方、他の２つの追加のソケットが互いに直列に接続され、他のチャンネルの記憶容量を拡大することに専念できる。これは、ＰＣＢ上で、追加のソケットの第１のペアに１つのチャンネルの信号のみを配線し、追加のソケットの第２のペアに他のチャンネルの信号のみを配線することによって行うことができる。したがって、シングルチャンネルメモリモジュールは、メモリの量が異なることによって、各チャンネルの記憶容量の柔軟な拡張を容易にするために使用することができる。
【０１０６】
図３６は、４つのソケット９１２を有するメモリブレード拡張部材９１０とオンボードクロックドライバ９１４の図である。 ４つのソケット９１２の任意の構成が、使用することができる。この実施形態では、クロックドライバ９１４は、構成に応じて、受信されたクロック信号を１つ以上のソケット９１２へ中継する。例えば、ソケット９１２が異なるチャンネルに関連付けられている場合、クロックドライバ９１４は、それらのそれぞれのチャンネルのためにクロック信号を駆動する。クロックドライバ９１４は、メモリブレード拡張部材９１０によって受信され、メモリブレード拡張部材９１０によって提供される、クロック信号を中継することができる。
【０１０７】
図３５及び図３６のメモリブレード拡張部材の利点は、メモリブレード拡張部材の追加のソケットの一つは、さらにメモリ拡張可能性を提供するために、別のメモリブレード拡張部材を受けることができることである。追加のソケットが互いに直列に接続され、１つの追加のソケットがメモリモジュールを受けてチャンネルの総記憶容量を拡張するために使用されない場合、ループバックバイパスデバイスは、チャンネルのワイヤー配線とメモリブレード拡張部材のワイヤー配線の電気的接続性を維持するために使用される。
【０１０８】
図３５、図３６の現在示されている実施形態では、追加のソケットは、メモリブレードの平面から垂直方向に延長されている。したがって、挿入されたメモリブレードも、メモリブレード拡張部材の平面から垂直方向に延長する。別の実施形態では、Ｌ字状のコネクタは、メモリブレード面がメモリブレード拡張部材と平行に位置するように用いられることができる。これらのＬ字型コネクタは、メモリブレード間の任意の物理的な干渉なしに、メモリブレード拡張部材へ挿入することができるメモリブレードの数を最大にするための構成に配置され、向かされることができる。Ｌ字型のコネクタが同じ高さであれば、メモリブレード拡張部材に平行に位置しつつ、すべてのメモリブレードが同一平面上になりうる。あるいは、異なる高さのＬ字型コネクタは、メモリブレードの積み重ねを可能にするために使用することができる。
【０１０９】
図３７は、チャンネルの未使用のソケットに挿入するために使用することができるメモリブレードの形態の、パッシブループバックバイパスデバイスの図である。パッシブバイパスメモリブレード９２０は、空きスロット、またはメモリブレード拡張部材９００のソケットを充填するために使用することができる。また、メインＳＳＤシステムのマザーボードの空いているソケットを充填するために使用することができる。パッシブバイパスメモリブレード９２０は、コネクタタブ９２２のＳｉｎとＳｏｕｔのポート間のループを閉じるための信号配線を含む。パッシブバイパスメモリブレード９２０は、通常のメモリブレードよりも長さが短くてもよい。
【０１１０】
図３８は、特定の用途のために望ましくない場合があるコネクタ負荷の影響を克服するための信号中継器として作用する、本実施例においてＦＰＧＡとして示した駆動回路９３２を含む、アクティブバイパスメモリブレード９３０の図である。アクティブバイパスメモリブレード９３０は、一つのメモリブレードから受信した信号を他のメモリブレードへ中継するために使用することができる。あるいは、アクティブバイパスメモリブレード９３０は、メモリブレードに信号を駆動するためと、メモリブレードからの信号を駆動するための、１つのメモリブレードと共に使用することができる。
【０１１１】
図３９は、アクティブバイパスメモリブレード９３０と類似のアクティブバイパスメモリブレード９４０の図であるが、それが接続されているチャンネルの電気的及び／又は信号特性をテスト／デバッグするために、ロジックアナライザプローブのようなオンボードテストロジック回路９４２を有する。アクティブバイパスメモリブレード９４０は、メモリブレード拡張部材９００のソケットまたはＳＳＤシステムのマザーボードのソケットへ接続されることができる。代わりに、取り外し可能な挿入または他のメモリブレードを取り付けるためのメモリブレードの空のソケットの実施形態では、アクティブバイパスメモリブレード９４０は、システムまたはインラインの他のメモリブレードをテストするために拡張可能なメモリモジュールの最後のメモリブレードに取り付けることができる。インラインの接続は、アクティブバイパスメモリブレード９４０が２つのメモリブレード間、またはメモリブレードとコントローラ間、またはその逆の間に直列に接続されていることを意味する。いずれの構成においては、ロジックアナライザプローブ９４２は、信号線に並列に接続することができる。代わりに、ロジックアナライザプローブ９４２は、ロジックアナライザプローブ９４２と共有して入力信号を提供するように構成された、ＦＰＧＡに接続することができる。
【０１１２】
図３７、３８及び３９のメモリブレードの実施形態は、主メモリブレードとして示される。別の実施形態では、これらのメモリブレードの各々は、拡張メモリブレードとして実装することができる。
【０１１３】
メモリブレード拡張部材の使用は、ＳＳＤシステムの総メモリ容量を拡張するための柔軟な技術である。別の技術は、ＳＳＤシステムの総記憶容量をさらに増加させるためにメモリブレード拡張部材と組み合わせて使用することができる。本実施形態によれば、個々のメモリブレードは、メモリブレードを詰まった積み重ねにコンパクトに折り畳むことを可能にする様式で、電気的に機械的に一緒に接続されており、そこで拡張可能なメモリモジュールと呼ばれる。
【０１１４】
前述の実施形態では、ブリッジリンクは、リボンコネクタ、または、リボンコネクタがその中に解放可能に挿入可能な対応するソケットとリボンコネクタの組み合わせ、として示される。別の実施形態では、ブリッジリンクは、接続されたブレードを互いに関連した任意の放射状の移動から制限する、剛性コネクタであってもよい。例えば、剛性コネクタは、主メモリブレード上に積層される拡張メモリブレードを可能にするために「Ｕ」字形であることができる。拡張メモリブレードはまた、その上に積層されるさらなる拡張メモリブレードを可能にするために、類似の「Ｕ」字形コネクタを有することができる。
【０１１５】
上述した実施形態では、デバイス要素および回路は、簡略化のために、図に示すように、互いに接続されている。本発明の実際の応用において、その他の要素、回路は、互いに直接的に接続されてもよい。同様に、要素、回路などは、デバイスおよび装置の動作に必要な他の要素、回路などを介して互いに間接的に接続されてもよい。
したがって、実際の構成においては、回路要素および回路は、相互に、直接的または間接的に結合または接続される。
【０１１６】
前述の説明では、説明の目的のために、多くの詳細が実施形態の完全な理解を提供するために説明される。しかしながら、当業者にはこれらの特定の詳細が必要とされないことは明らかであろう。他の例では、周知の電気構造および回路は、理解を曖昧にしないために、ブロック図形式で示される。
【０１１７】
上述の実施形態は、例のみであることが意図される。変更、修正および変形は、添付の特許請求の範囲によってのみ規定される範囲から逸脱することなく、当業者によって特定の実施形態に行うことができる。
【符号の説明】
【０１１８】
１０  フラッシュメモリシステム
１２  ホストシステム
１４  メモリコントローラ
１６  メモリデバイス
１８  チャンネル
１００  シリアルメモリシステム
１０２  メモリコントローラ
１０４、１０６、１０８、１１０、１１２、１１４、１１６  メモリデバイス
２００  メモリデバイス
２０２、２０４  メモリアレイバンク
２０６  制御とＩ／Ｏ回路
２０８  シリアルインターフェース＆制御論理ブロック
２５０  水晶
２５２  クロック発生器＆制御ブロック
２５４  ＣＰＵ
２５６  フラッシュコントローラ＆物理レイヤ送信器
２５８  共通バス
２６０  ブロック
２６２  フラッシュ制御ブロック
２６４  フラッシュシリアルインターフェース
２６６  ＥＣＣブロック
２６８  ファイル＆メモリ管理ブロック
２８０  シリアルメモリデバイスパッケージ
３００  幅広型メモリブレード
３０２  四角形輪郭
３０４  ライン
３０６  雄型コネクタタブ
３１０  幅狭型メモリブレード
３１２  四角形輪郭
３１４  コネクタタブ
３２０  メモリブレードＰＣＢ
３２２  最初のメモリパッケージ
３２４  最後のメモリパッケージ
３２６  中間のメモリパッケージ
３３０、３３２  メモリパッケージ
４００、４１０、４２０  ＳＳＤメモリシステム
４０２、４１２、４２２  メモリコントローラ
４０４、４１４、４１６、４２４  メモリブレード
４０６、４１８、４２６  バッファメモリ
５００、５１０、５２０、５３０  メモリブレード
５０２、５１２、５２２、５３２  ＰＣＢ
５１４、５３４  コネクタタブ
６００  主ブレード
６０２  拡張ブレード
７００  主ブレード
７０２  コネクタタブ
７０４、７０６  ブリッジリンク
７１０、７２０  拡張ブレード
７１２  第１のブリッジリンク
７１４  第２のブリッジリンク
７２２  閉ループコネクタ
８００  拡張可能なメモリモジュール
８０２、８１２  主ブレード
８０４，８１４  拡張ブレード
８０６、８１６  リボンコネクタ
８１８  コネクタタブ
８２０、８４０、８６０  拡張可能なメモリモジュール
８２２、８４２、８６２  主ブレード
８２４、８４４、８６４  第１の拡張ブレード
８２６、８４６、８６６  第２の拡張ブレード
８２８、８４８、８６８  第３の拡張ブレード
８３０、８５０、８７０  第１のブリッジリンク
８３２、８５２、８７２  第２のブリッジリンク
８３４、８５４、８７４  第３のブリッジリンク
８３６、８５６、８７６  コネクタタブ
９００、９１０  メモリブレード拡張部材
９０２、９１２  ソケット
９１４  クロックドライバ
９２０  パッシブバイパスメモリブレード
９２２  コネクタタブ
９３０、９４０  アクティブバイパスメモリブレード
９３２  駆動回路
９４２  オンボードテストロジック回路／ロジックアナライザプローブ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2015501490.tif 000018
【図１６】
2015501490.tif 000019
【図１７】
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【図１８】
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【図１９】
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【図２０】
2015501490.tif 000023
【図２１】
2015501490.tif 000024
【図２２】
2015501490.tif 000025
【図２３】
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【図２４】
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【図２５】
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【図２６】
2015501490.tif 000029
【図２７】
2015501490.tif 000030
【図２８】
2015501490.tif 000031
【図２９】
2015501490.tif 000032
【図３０】
2015501490.tif 000033
【図３１】
2015501490.tif 000034
【図３２】
2015501490.tif 000035
【図３３】
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【図３４】
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【図３５】
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【図３６】
2015501490.tif 000039
【図３７】
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【図３８】
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【図３９】
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【国際調査報告】
2015501490.tif 000043
2015501490.tif 000044
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2015501490.tif 000046
2015501490.tif 000047
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2015501490.tif 000049
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