(57)【要約】  内部に電子デバイスが形成された半導体薄膜層と、電気的絶縁薄膜層であって、電気的絶縁薄膜層の第１の面上に半導体薄膜層が配置された電気的絶縁薄膜層とを有し、寄生容量を減少させるべく、電気的絶縁薄膜層の第１の面と対向する第２の面にはバルク基板が取り付けられず、デバイスからの熱の流路を与えるべく、電気的絶縁薄膜層の熱伝導率は、実質的に１．４Ｗｍ−１Ｋ−１より大きいセミコンダクタ・オン・インシュレータ構造。
2015501548.tif 000002
【特許請求の範囲】
【請求項１】
内部に電子デバイスが形成された半導体薄膜層と、
電気的絶縁薄膜層であって、前記電気的絶縁薄膜層の第１の面上に前記半導体薄膜層が配置された電気的絶縁薄膜層と
を備え、
寄生容量を減少させるべく、前記電気的絶縁薄膜層の前記第１の面と対向する第２の面にはバルク基板が取り付けられず、前記デバイスからの熱の流路を与えるべく、前記電気的絶縁薄膜層の熱伝導率は、実質的に１．４Ｗｍ−１Ｋ−１より大きい、
セミコンダクタ・オン・インシュレータ構造。
【請求項２】
前記電気的絶縁薄膜層の前記第２の面には、前記電気的絶縁薄膜層と同等な熱伝導率を有する他の層が取り付けられていない、請求項１に記載のセミコンダクタ・オン・インシュレータ構造。
【請求項３】
前記電気的絶縁薄膜層の前記第２の面には実質的に他の層が取り付けられていない、請求項１または２に記載のセミコンダクタ・オン・インシュレータ構造。
【請求項４】
前記電気的絶縁薄膜層は、前記半導体薄膜層とエピタキシャル関係を有する結晶性薄膜である、請求項１から３のいずれか一項に記載のセミコンダクタ・オン・インシュレータ構造。
【請求項５】
前記電気的絶縁薄膜層の熱伝導率は、少なくとも１４Ｗｍ−１Ｋ−１である、請求項１から４のいずれか一項に記載のセミコンダクタ・オン・インシュレータ構造。
【請求項６】
前記電気的絶縁薄膜層の熱伝導率は、少なくとも略１００Ｗｍ−１Ｋ−１である、請求項１から４のいずれか一項に記載のセミコンダクタ・オン・インシュレータ構造。
【請求項７】
前記電気的絶縁薄膜層の熱伝導率は、半導体薄膜層の熱伝導率と少なくとも略等しい、請求項１から４のいずれか一項に記載のセミコンダクタ・オン・インシュレータ構造。
【請求項８】
前記電気的絶縁薄膜層の熱伝導率は、半導体薄膜層の熱伝導率より大きい、請求項１から４のいずれか一項に記載のセミコンダクタ・オン・インシュレータ構造。
【請求項９】
前記半導体薄膜層上に配置された少なくともひとつの相互接続層をさらに備え、
前記少なくともひとつの相互接続層は前記半導体薄膜層内の前記デバイスに対する電気的コンタクトを有する、請求項１から８のいずれか一項に記載のセミコンダクタ・オン・インシュレータ構造。
【請求項１０】
前記半導体薄膜層および電気的絶縁薄膜層を通じて、前記少なくともひとつの相互接続層から伸長するひとつ以上のボンディングパッドをさらに備え、
前記ボンディングパッドは、前記デバイスに対して電気的コンタクトを与えつつ、前記デバイスおよび前記電気的絶縁薄膜層からの熱の流路を与える、請求項９に記載のセミコンダクタ・オン・インシュレータ構造。
【請求項１１】
前記相互接続層に取り付けられたサポートをさらに備え、
前記サポートは、前記半導体薄膜層および前記電気的絶縁薄膜層に対して機械的な支持をもたらす、請求項９または１０に記載のセミコンダクタ・オン・インシュレータ構造。
【請求項１２】
前記電子デバイスは、完全空乏化および／または一部空乏化ＣＭＯＳデバイスを含む、請求項１から１１のいずれか一項に記載のセミコンダクタ・オン・インシュレータ構造。
【請求項１３】
前記電子デバイスは、ＲＦスイッチを含む、請求項１から１２のいずれか一項に記載のセミコンダクタ・オン・インシュレータ構造。
【請求項１４】
前記電気的絶縁薄膜層はＡｌＮ薄膜である、請求項１から１３のいずれか一項に記載のセミコンダクタ・オン・インシュレータ構造。
【請求項１５】
前記半導体薄膜層はシリコン薄膜である、請求項１から１４のいずれか一項に記載のセミコンダクタ・オン・インシュレータ構造。
【請求項１６】
電気的絶縁薄膜層の第１の面に半導体薄膜層を形成する工程と、
前記半導体薄膜層内に電子デバイスを形成する工程と
を備え、
寄生容量を減少させるべく、前記電気的絶縁薄膜層の前記第１の面と対向する第２の面にはバルク基板が取り付けられず、前記デバイスからの熱の流路を与えるべく、前記電気的絶縁薄膜層の熱伝導率は、実質的に１．４Ｗｍ−１Ｋ−１より大きい、
セミコンダクタ・オン・インシュレータ構造の製造方法。
【請求項１７】
前記電気的絶縁薄膜層の前記第２の面には、前記電気的絶縁薄膜層と同等な熱伝導率を有する他の層が取り付けられていない、請求項１６に記載の製造方法。
【請求項１８】
前記電気的絶縁薄膜層の前記第２の面には実質的に他の層が取り付けられていない、請求項１６または１７に記載の製造方法。
【請求項１９】
前記電気的絶縁薄膜層は、前記半導体薄膜層とエピタキシャル関係を有する結晶性薄膜である、請求項１６から１８のいずれか一項に記載の製造方法。
【請求項２０】
前記電気的絶縁薄膜層の熱伝導率は、少なくとも１４Ｗｍ−１Ｋ−１である、請求項１６から１９のいずれか一項に記載の製造方法。
【請求項２１】
前記電気的絶縁薄膜層の熱伝導率は、少なくとも略１００Ｗｍ−１Ｋ−１である、請求項１６から２０のいずれか一項に記載の製造方法。
【請求項２２】
前記電気的絶縁薄膜層の熱伝導率は、半導体薄膜層の熱伝導率と少なくとも略等しい、請求項１６から２１のいずれか一項に記載の製造方法。
【請求項２３】
前記電気的絶縁薄膜層の熱伝導率は、前記半導体薄膜層の熱伝導率より大きい、請求項１６から２２のいずれか一項に記載の製造方法。
【請求項２４】
前記電気的絶縁薄膜層の第１の面に半導体薄膜層を形成する工程は、前記電気的絶縁薄膜層上に前記半導体薄膜層を成長させる工程を含む、請求項１６から２３のいずれか一項に記載の製造方法。
【請求項２５】
前記電気的絶縁薄膜層の第１の面に半導体薄膜層を形成する工程は、
半導体基板上に前記電気的絶縁薄膜層を形成する工程と、
前記電気的絶縁薄膜層に対して第１のハンドル層を接着させる工程と、
前記電気的絶縁薄膜層に接着された前記半導体薄膜層を与えるべく、前記半導体基板のほとんどを除去する工程と、
前記電気的絶縁薄膜から前記第１のハンドル層を除去する工程と
を有する
請求項１６から２４のいずれか一項に記載の製造方法。
【請求項２６】
前記半導体基板は、前記半導体薄膜層とバルク半導体基板との間に配置された埋め込み絶縁層を有する埋め込み絶縁層セミコンダクタ・オン・インシュレータ基板である、請求項２５に記載の製造方法。
【請求項２７】
前記半導体薄膜層上に配置される少なくともひとつの相互接続層を形成する工程であって、前記少なくともひとつの相互接続層は、前記半導体薄膜層内に形成された前記電子デバイスへの電気的コンタクトを含む、工程と、
前記第１のハンドル層を除去する前に前記少なくともひとつの相互接続層に対して第２のハンドル層を接着する工程と
をさらに備える請求項２５または２６に記載の製造方法。
【請求項２８】
前記第２のハンドル層に接着する前に前記少なくともひとつの相互接続層の表面を平坦化する工程をさらに備える請求項２７に記載の製造方法。
【請求項２９】
前記半導体薄膜層および電気的絶縁薄膜層を通じて、前記少なくともひとつの相互接続層から伸長するひとつ以上のボンディングパッドを形成する工程をさらに備え、
前記ボンディングパッドは、前記電子デバイスに対して電気的コンタクトを与えつつ、前記電子デバイスおよび前記電気的絶縁薄膜層からの熱の流路を与える、請求項２７または２８に記載の製造方法。
【請求項３０】
前記電気的絶縁薄膜層の第１の面に半導体薄膜層を形成する工程は、
半導体基板上に前記電気的絶縁薄膜層を形成する工程と、
前記半導体基板にエネルギー粒子線を向け、前記半導体基板内に埋め込み注入層を形成する工程と、
前記電気的絶縁薄膜層に対して第１のハンドル層を接着させる工程と、
前記電気的絶縁薄膜層に接着された前記半導体薄膜層の比較的薄い層を残して、前記埋め込み注入層に対応する構造欠陥層に沿って前記半導体基板を分離切除する工程と、
前記半導体基板の前記比較的薄い層を平坦化し、前記電気的絶縁層の前記第１の面上に配置された前記半導体薄膜層を与える工程と、
前記電気的絶縁薄膜から前記第１のハンドル層を除去する工程と
を有する
請求項２５から２９のいずれか一項に記載の製造方法。
【請求項３１】
前記エネルギー粒子線は、前記電気的絶縁薄膜層を介して、前記半導体基板内に向けられる、請求項３０に記載の製造方法。
【請求項３２】
前記電子デバイスは、完全空乏化および／または一部空乏化ＣＭＯＳデバイスを含む、請求項１６から３１のいずれか一項に記載の製造方法。
【請求項３３】
前記電子デバイスは、ＲＦスイッチを含む、請求項１６から３２のいずれか一項に記載の製造方法。
【請求項３４】
前記電気的絶縁薄膜層はＡｌＮ薄膜である、請求項１６から３３のいずれか一項に記載の製造方法。
【請求項３５】
前記半導体薄膜層はシリコン薄膜である、請求項１６から３４のいずれか一項に記載の製造方法。
【請求項３６】
前記電気的絶縁薄膜層に対して第１のハンドル層を接着させる工程はその逆も可能であり、前記電気的絶縁薄膜層から第１のハンドル層を除去する工程は、前記第１のハンドル層と前記電気的絶縁薄膜層との間の接着を破るのに十分な力を印加することにより達成させる、請求項１６から３５のいずれか一項に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願発明は、半導体プロセスに関し、特に、セミコンダクタ・オン・インシュレータ構造およびセミコンダクタ・オン・インシュレータ構造を製造するための製造方法に関する。
【背景技術】
【０００２】
集積回路および半導体デバイスを製造するための現在のプロセスは非常に複雑であるが、このプロセスの基本ステップは、制御された量の不純物を半導体材料の選択した領域内に注入し、その領域の電気的特性を変化させること、および、アルミニウムまたは最近では銅などの材料を付着することによりその領域の一部に電気的コンタクトを形成し、導電配線を形成することを含む。このプロセスの開始材料は、一般に基板またはウエハと呼ぶ薄い円板形状を有する半導体である。
【０００３】
伝統的に、集積回路およびマイクロエレクトロニクスデバイスは、半導体それ自身のみ（不純物を無視して）によって構成されるバルク半導体（例えば、ゲルマニウムまたはシリコン）ウエハ内に形成されてきた。その結果、半導体ウエハの厚さは典型的にデバイスが形成されるウエハの比較的薄い（数マイクロメータまたはそれ以下）表面領域より大きなオーダーである。しかし、この数十年で、半導体デバイスの最先端の性能は、シリコン・オン・インシュレータ、より一般的には、セミコンダクタ・オン・インシュレータと呼ばれるタイプの基板で形成することにより改良されてきた。それは、半導体の薄膜層のみが電気的絶縁体上に配置されたものである。ＳＯＩ基板は２つのタイプ、すなわち、（ｉ）サファイアまたはガラスのような、厚く、自立型バルクインシュレータ、または、（ｉｉ）厚い自立型バルク半導体ウエハ上に酸化シリコンのような薄い電気的絶縁層およびその上に薄い半導体層を形成したようなもの、のいずれかとして製造される。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板内に製造される半導体デバイスは、バルク半導体基板内に形成されたものに比べ改良された性能を有している。それは、寄生容量が減少し、ラッチアップに対する耐性が高い、完全空乏化および／または一部空乏化トランジスタを形成できるからである。しかしながら、絶縁体の存在により（薄膜形式またはバルク形式）、ＳＯＩ基板はバルク半導体基板に比べ熱伝導率が小さい。結果として、自己加熱の問題を減少させるための熱管理が、増加する一方のデバイス集積度および周波数にとって、大きな問題となってきている。いずれの場合においても、市場の要求は、より高性能でかつ低コストであることにつきる。
【０００５】
従来の一つ以上の問題を解決しまたは少なくとも有用な代替案を提供する、セミコンダクタ・オン・インシュレータ構造およびセミコンダクタ・オン・インシュレータ構造を製造する方法を与えることが所望される。
【課題を解決するための手段】
【０００６】
本願発明のひとつの態様にしたがって、セミコンダクタ・オン・インシュレータ（ＳＯＩ）構造が与えられる。当該セミコンダクタ・オン・インシュレータ（ＳＯＩ）構造は、内部に電子デバイスが形成された半導体薄膜層と、電気的絶縁薄膜層であって、電気的絶縁薄膜層の第１の面上に半導体薄膜層が配置された電気的絶縁薄膜層とを有し、寄生容量を減少させるべく、電気的絶縁薄膜層の第１の面と対向する第２の面にはバルク基板が取り付けられず、電子デバイスからの熱の流路を与えるべく、電気的絶縁薄膜層の熱伝導率は、実質的に１．４Ｗｍ−１Ｋ−１より大きい。
【０００７】
本願発明の他の態様にしたがって、電気的絶縁薄膜層の第２の面には、電気的絶縁薄膜層と同等な熱伝導率を有する他の層が取り付けられていない。これは、図１および図２に示すように通常の方向に配置された場合に電気的絶縁層の下側に層などが取り付けられていないことを意味する。しかし、これは、半導体薄膜層の上方にひとつ以上の層が形成されることを除外するものではない。
【０００８】
本願発明の他の態様にしたがって、電気的絶縁薄膜層の第２の面には実質的に他の層が取り付けられていない。
【０００９】
本願発明の他の態様にしたがって、電気的絶縁薄膜層は、半導体薄膜層とエピタキシャル関係を有する結晶性薄膜である。
【００１０】
本願発明の他の態様にしたがって、電気的絶縁薄膜層の熱伝導率は、少なくとも１４Ｗｍ−１Ｋ−１である。本願発明の他の態様にしたがって、電気的絶縁薄膜層の熱伝導率は、少なくとも略１００Ｗｍ−１Ｋ−１である。本願発明の他の態様にしたがって、電気的絶縁薄膜層の熱伝導率は、半導体薄膜層の熱伝導率と少なくとも略等しい。本願発明の他の態様にしたがって、電気的絶縁薄膜層の熱伝導率は、半導体薄膜層の熱伝導率より大きい。
【００１１】
本願発明の他の態様にしたがって、セミコンダクタ・オン・インシュレータ（ＳＯＩ）構造は半導体薄膜層上に配置された少なくともひとつの相互接続層をさらに有し、少なくともひとつの相互接続層は半導体薄膜層内の電子デバイスに対する電気的コンタクトを有する。
【００１２】
本願発明の他の態様にしたがって、セミコンダクタ・オン・インシュレータ（ＳＯＩ）構造は半導体薄膜層および電気的絶縁薄膜層を通じて、少なくともひとつの相互接続層から伸長するひとつ以上のボンディングパッドをさらに有し、ボンディングパッドは、電子デバイスに対して電気的コンタクトを与えつつ、電子デバイスおよび電気的絶縁薄膜層からの熱の流路を与える。
【００１３】
本願発明の他の態様にしたがって、セミコンダクタ・オン・インシュレータ（ＳＯＩ）構造は、相互接続層に取り付けられたサポートをさらに有し、サポートは、半導体薄膜層および電気的絶縁薄膜層に対して機械的な支持をもたらす。
【００１４】
本願発明の他の態様にしたがって、電子デバイスは、完全空乏化および／または一部空乏化ＣＭＯＳデバイスを含む。本願発明の他の態様にしたがって、電子デバイスは、ＲＦスイッチを含む。
【００１５】
本願発明の他の態様にしたがって、電気的絶縁薄膜層はＡｌＮ薄膜である。本願発明の他の態様にしたがって、半導体薄膜層はシリコン薄膜である。
【００１６】
本願発明の他の態様にしたがう、セミコンダクタ・オン・インシュレータ（ＳＯＩ）構造の製造方法は、電気的絶縁薄膜層の第１の面に半導体薄膜層を形成する工程と、半導体薄膜層内に電子デバイスを形成する工程とを有し、寄生容量を減少させるべく、電気的絶縁薄膜層の第１の面と対向する第２の面にはバルク基板が取り付けられず、電子デバイスからの熱の流路を与えるべく、電気的絶縁薄膜層の熱伝導率は、実質的に１．４Ｗｍ−１Ｋ−１より大きい。
【００１７】
本願発明の他の態様にしたがって、電気的絶縁薄膜層の第２の面には、電気的絶縁薄膜層と同等な熱伝導率を有する他の層が取り付けられていない。
【００１８】
本願発明の他の態様にしたがって、電気的絶縁薄膜層の第２の面には実質的に他の層が取り付けられていない。
【００１９】
本願発明の他の態様にしたがって、電気的絶縁薄膜層は、半導体薄膜層とエピタキシャル関係を有する結晶性薄膜である。
【００２０】
本願発明の他の態様にしたがって、電気的絶縁薄膜層の熱伝導率は、少なくとも１４Ｗｍ−１Ｋ−１である。本願発明の他の態様にしたがって、電気的絶縁薄膜層の熱伝導率は、少なくとも略１００Ｗｍ−１Ｋ−１である。本願発明の他の態様にしたがって、電気的絶縁薄膜層の熱伝導率は、半導体薄膜層の熱伝導率と少なくとも略等しい。本願発明の他の態様にしたがって、電気的絶縁薄膜層の熱伝導率は、半導体薄膜層の熱伝導率より大きい。
【００２１】
本願発明の他の態様にしたがうセミコンダクタ・オン・インシュレータ（ＳＯＩ）構造の製造方法は、半導体基板上に電気的絶縁薄膜層を形成する工程であって、半導体基板の熱伝導率と同等またはそれ以上の熱伝導率を有する工程と、半導体基板にエネルギー粒子線を向け、半導体基板内に埋め込み注入層を形成する工程と、電気的絶縁薄膜層に対して第１のハンドル層を接着させる工程と、電気的絶縁薄膜層に接着された半導体薄膜層の比較的薄い層を残して、埋め込み注入層に対応する構造欠陥層に沿って半導体基板を分離切除する工程と、半導体基板の比較的薄い層を平坦化し、電気的絶縁層の第１の面上に配置された半導体薄膜層を与える工程と、電気的絶縁薄膜から第１のハンドル層を除去する工程とを有する。
【００２２】
本願発明のいくつかの実施形態が以下で図面を参照しながら説明される。
【図面の簡単な説明】
【００２３】
【図１】図１は本願発明のひとつの実施形態にかかるセミコンダクタ・オン・インシュレータの側面断面略示図である。
【図２】図２は、本願発明のひとつの実施形態にしたがって形成されたセミコンダクタ・オン・インシュレータ構造の側面断面略示図である。
【図３】図３は、本願発明のひとつの実施形態にしたがうセミコンダクタ・オン・インシュレータを製造するためのプロセスのフローチャートである。
【図４】図４は、図３のプロセスの各ステップに従って処理途中の半導体ウエハの側面断面略示図である。
【図５】図５は、図３のプロセスの各ステップに従って処理途中の半導体ウエハの側面断面略示図である。
【図６】図６は、図３のプロセスの各ステップに従って処理途中の半導体ウエハの側面断面略示図である。
【図７】図７は、図３のプロセスの各ステップに従って処理途中の半導体ウエハの側面断面略示図である。
【図８】図８は、図３のプロセスの各ステップに従って処理途中の半導体ウエハの側面断面略示図である。
【図９】図９は、図３のプロセスの各ステップに従って処理途中の半導体ウエハの側面断面略示図である。
【図１０】図１０は、図３のプロセスの各ステップに従って処理途中の半導体ウエハの側面断面略示図である。
【図１１】図１１は、図３のプロセスの各ステップに従って処理途中の半導体ウエハの側面断面略示図である。
【図１２】図１２は、図３のプロセスの各ステップに従って処理途中の半導体ウエハの側面断面略示図である。
【図１３】図１３は、図３のプロセスの各ステップに従って処理途中の半導体ウエハの側面断面略示図である。
【図１４】図１４は、図３のプロセスの各ステップに従って処理途中の半導体ウエハの側面断面略示図である。
【発明を実施するための形態】
【００２４】
本願の発明者は、既存の半導体デバイスの高周波および／または高パワー性能は、自己加熱およびＳＯＩ基板の残留寄生容量により制限されたままであると考えた。この問題を解決するために、発明者は、新規なセミコンダクタ・オン・インシュレータ構造を開発した。以下で、その詳細を説明する。
【００２５】
図１に示すように、セミコンダクタ・オン・インシュレータ構造は、電気的絶縁体であるが熱的に伝導性の薄膜または層１０４の上に形成された半導体薄膜または層１０２を有する。しかしながら、従来のＳＯＩ構造と異なるのは、（ｉ）電気的絶縁薄膜または層１０４の下側（すなわち、半導体薄膜層１０２に対向する面）にバルク基板が取り付けられていない点、および、（ｉｉ）電気的絶縁薄膜または層１０４が、比較的高い熱伝導率を有するように選択された電気的絶縁材料により構成されている点である。本願明細書において、熱伝導率はＳｉＯ２の熱伝導率（約１．４Ｗｍ−１Ｋ−１）より実質的に大きいことを意味している。
【００２６】
電気的絶縁薄膜または層１０４の下にバルク基板が存在しないことにより、従来のＳＯＩ構造（シリコン・オン・サファイアおよびバルク絶縁基板を有する同様の基板）に比べ寄生容量をさらに減少させることができる。それによって、半導体薄膜または層１０２中の能動半導体デバイスは、高周波で動作することができる。しかし、従来技術のＳＯＩウエハのバルク基板はヒートシンクとして機能し、半導体薄膜または層１０２内でデバイスにより生成された熱が除去され、続いて、当該ヒートシンクの熱が除去されてきた。所望の高周波動作は自己加熱が高周波における半導体薄膜または層内のデバイスの性能を制限することを意味する。この問題を解決するべく、電気的絶縁薄膜または層１０４は、上述したような高い熱伝導率を有するように選択された材料から構成される。ある実施形態において、電気的絶縁体の熱伝導率は、ＳｉＯ２の少なくとも１０倍であり、すなわち、約１４Ｗｍ−１Ｋ−１である。ある実施形態において、電気的絶縁体薄膜または層１０４の熱伝導率は少なくとも約１００Ｗｍ−１Ｋ−１である。ある実施形態において、電気的絶縁体薄膜または層１０４の熱伝導率は半導体薄膜または層１０２と等しいか少なくともそれに近い。ある実施形態において、電気的絶縁体薄膜または層１０４の熱伝導率は、半導体薄膜または層１０２よりも大きい。
【００２７】
例えば、半導体薄膜または層１０２がシリコンから構成される実施形態において、電気的に絶縁性であるが熱的には伝導性の電気的絶縁薄膜または層１０４は、窒化アルミニウム（ＡｌＮ）から構成され、シリコンの２倍に近い熱伝導率を有する。しかし、電気的絶縁薄膜または層１０４は、熱伝導率がＳｉＯ２より実質的に大きい任意の絶縁体から構成されてよい。典型的に、電気的絶縁体材料は、Ａｌ、Ｇａ、Ｉｎ、Ｍｇ、Ｚｎ、Ｓｉ、Ｇｅ、またはＧｂの２元または３元酸化物、窒化物または窒化酸化物である。
【００２８】
ここで説明するセミコンダクタ・オン・インシュレータ（ＳＯＩ）構造は、従来技術のデバイス性能および自己加熱の問題を、寄生容量を減少させた基板レスＳＯＩ構造により解決する。従来のＳｉＯ２薄膜より高い熱伝導率を有する電気的絶縁薄膜または層を有することにより、より高周波で動作することが可能となる。当業者が知るように、薄膜絶縁体の実際の面内熱伝導性は、その熱伝導率のみではなく、その厚さにも依存する。しかしながら、比較的高い熱伝導率を有する絶縁体の使用は絶縁性薄膜の熱伝導性を促進し、それにより、基板レスＳＯＩ構造が、高周波のデバイス周波数で使用可能となる。実際には、電気的絶縁薄膜または層１０４の厚さは必要に応じて増加され、十分な冷却を与える。それにより、半導体薄膜または層１０２内のデバイスは所望の動作周波数で、対応するデバイスパワー密度で動作することができる。任意のヒートシンク構造（ワイヤボンドおよびバンプなどの金属構造体を含む）の構成およびそれらの導電率は周知である。典型的に、電気的絶縁薄膜または層１０４の厚さは約５０ｎｍから数ミクロンの範囲である。
【００２９】
半導体薄膜または層１０２および電気的絶縁薄膜または層１０４は、薄膜であるため、大きな領域に形成される際には壊れやすい。したがって、クラックまたは破壊を防止するために、ある形式の機械的サポートが必要である。好ましい実施形態において、図１の点線で示すように、典型的に、ひとつ以上の中間相互接続層１０８を介してハンドル形式のサポート１０６が半導体薄膜または層１０２の上面に取り付けられている。しかしながら、当業者が知るように、サポート１０６は、他の形態であってもよい。例えば、サポート１０６は、半導体薄膜または層１０２の一つ以上の周辺領域（例えば、リング）および／または半導体薄膜または層１０２をまたぐ選択位置（例えば、デバイスの間）にのみ、取り付けられてもよい。さまざまな他の構成のサポート１０６が可能であることは当業者の知るところである。
【００３０】
図１には示していないが、半導体薄膜または層１０２は内部に半導体デバイスを有する。図２は、（１００）シリコンの半導体薄膜または層１０２内に形成されたアクティブＣＭＯＳデバイスを有するＳＯＩ構造を示す。該ＳＯＩ構造は、中間相互接続層１０８を介して半導体薄膜または層１０２にシリコンウエハタイプのハンドル／スーパーストレート形式のサポート１０６を有する。この略示図において、半導体薄膜または層１０２内のデバイスと信号を通信するための単一の金属ボンディングパッド２０２がＡｌＮからなる電気的絶縁薄膜または層１０４を通じて突出する。
【００３１】
図１および図２に記載の構造は、さまざまな異なるプロセスにより製造することができる。例えば、半導体薄膜または層１０２の半導体は（１００）シリコンであり、電気的絶縁薄膜または層１０４の組成がＡｌＮである実施形態において、ＡｌＮ層である電気的絶縁薄膜または層１０４はシリコン層である半導体薄膜または層１０２上に成長するかまたは直接堆積される。または、シリコン層である半導体薄膜または層１０２は、ＡｌＮ層である電気的絶縁薄膜または層１０４上に成長されるかまたは直接堆積される。または、半導体薄膜または層１０２および電気的絶縁薄膜または層１０４が、独立に形成され、その後、一緒に接着されてもよい。
【００３２】
シリコン層である半導体薄膜または層１０２は薄膜として成長または堆積される。または、比較的薄いシリコン層またはウエハ（例えば、バルクウエハまたは従来の埋め込みＳＯＩウエハ）をグラインドおよび／またはエッチバックすることにより形成することができる。または、スマートカット（商標）またはイオンカット処理を使って厚いシリコン層またはウエハを分離切除し、続いて、化学機械研磨（ＣＭＰ）してもよい。
【００３３】
ある実施形態において、薄いＡｌＮ層は、シリコン薄膜またはバルクシリコン基板上に成長され、その後、ＡｌＮ層が他のＡｌＮ層と接着され、最終的なＡｌＮ層の厚さ（従って、熱伝導性）が増加する。ある実施形態において、２枚のシリコン基板上にＡｌＮ層を同時に成長させ、２つのＡｌＮ層を一緒に接着し、その後、一方のシリコン基板を薄くする（例えば、グラインドおよび／またはエッチングによって、またはイオンカットプロセスの後に化学機械的研磨によって）および、生成された半導体薄膜または層１０２および電気的絶縁薄膜または層１０４を支持するサポート１０６を残して（またはシリコンウエハの一つ以上のサポート部分のみを選択的に残して（例えば、グリッドおよび／またはリングパターン））、他のシリコン基板を完全に除去する。ある実施形態において、２枚のシリコンウエハの少なくとも一方はＳＯＩウエハであり、プロセスは、ＳＯＩウエハの下側のシリコン基板を埋め込み酸化膜層までグラインドおよび／またはエッチングし、その後、薄膜（１００）シリコンデバイス層のみを残す。接着したＡｌＮ層上に薄膜シリコン層を形成するプロセスは、シリコン・オン・インシュレータ物質を製造する方法と題する２０１１年１１月２日出願の米国特許出願第６１／５５６，１２１号および対応する２０１２年１１月２日出願のＰＣＴ出願に記載されている。これらは、ここに参考文献として組み込まれる。
【００３４】
図３に示すある実施形態において、セミコンダクタ・オン・インシュレータ（ＳＯＩ）構造の製造方法は、ステップ３０２において開始される。ステップ３０２において、電気的に絶縁性であるが、熱的に伝導性の層４０２を半導体基板４０４上に形成する。典型的に、半導体基板は半導体ウエハである。以下では便宜上そのように説明するが、これに限定されない。半導体基板４０４の組成は、半導体デバイスを形成できる任意の半導体であってよい。ただし、抵抗率が１００Ωｃｍより大きく、（１００）シリコンウエハであることが好ましい。
【００３５】
電気的に絶縁性であるが熱的に伝導性の層４０２の組成は、半導体基板４０４上に形成するのに適しており、かつ、後のプロセスおよび半導体基板４０４内に形成されたデバイスと整合性のある任意の電気的絶縁体であってよく、その熱導電率はＳｉＯ２の熱伝導率（１．４Ｗｍ−１Ｋ−１）より実質的に高い。好ましい実施形態において、電気的に絶縁性であるが熱的に伝導性の層４０２は、厚さ約５０〜２００ｎｍのＡｌＮ層である。概して、ＡｌＮ層４０２の厚さは、十分な熱伝導性を与えるべく選択される。ＳＯＩ構造体中の半導体デバイスはそれにより所望のパワーで動作することができるようになる。したがって、他の実施形態においてＡｌＮ層４０２は、より薄くても、より厚くてもよい。典型的に、ＡｌＮ層の厚さは約１μｍを超えないが、高パワー用には数ミクロンの厚さが必要である。
【００３６】
ＡｌＮ層４０２は任意の適当な方法によって成長させることができる。例えば、成長方法として、反応性スパッタリング（ＲＳ）、分子線エピタキシ（ＭＢＥ）、有機金属気相成長（ＭＯＣＶＤ）、またはハイドライド気相成長（ＨＶＰＥ）が含まれる。ＡｌＮは、シリコンの熱伝導率（１４９Ｗｍ−１Ｋ−１）より実質的に高い２８５Ｗｍ−１Ｋ−１の高い熱伝導率を有し、サファイアの熱伝導率（４２Ｗｍ−１Ｋ−１）の３倍である。ＡｌＮの熱膨張率ＴＣＥ（ｃ軸方向と垂直方向で４．２×１０−６／℃）はサファイアのＴＣＥ（７×１０−６／℃）より実質的にシリコンのＴＣＥ（２．６×１０−６／℃）に近く、結果として、低い応力が得られる。ＡｌＮはダイレクトバンドギャップ（６．２ｅＶ）材料であり、完全空乏化ＣＭＯＳデバイス動作に必要な良好な絶縁特性（ρ＞１０１４Ωｃｍ）を有する。
【００３７】
ここで説明するＳＯＩ構造は高速および／または高パワー電気デバイス用に開発されたが、ここに記載するプロセスおよび構造は他のタイプのデバイスにも使用可能であることは当業者の知るところである。したがって、半導体デバイスは、電子半導体デバイス（例えば、マイクロエレクトロニックまたはナノエレクトロニックデバイス）および／または光デバイスおよび／または機械的デバイスおよび／または電子機械デバイスなど、またはこれらの組み合わせを含む。典型的にそれらは、ミクロン以下のスケールで形成される。
【００３８】
ある実施形態において、半導体基板４０４は結晶方位（１００）の単結晶バルクシリコンウエハである。他の基板および／または他の組成が他の実施形態において使用可能であることは当業者の知るところである。例えば、ある実施形態において、半導体基板４０４は、薄膜半導体層が電気的絶縁層または基板上に配置された、標準的な、セミコンダクタ・オン・インシュレータ基板である。
【００３９】
バルクシリコンウエハが使用される実施形態において、ステップ３０４で、ウエハには、ＡｌＮ層４０２を通してガス種５０２がイオン注入され、図５に示す埋め込み注入層５０４が形成される。ある実施形態において、１５０ｋｅＶのＨ＋イオンが約６×１０１６ｃｍ−２の面密度で注入される。ステップ３０６で、第１のハンドル６０２（この実施形態において、標準的なシリコンウエハであるが、他の実施形態では必ずしも必要ではない）が、ＡｌＮ層４０２に裏返しで接着され、図６および７に記載するように、接着されたウエハ積層体が形成される。ある実施形態において、第１のハンドル６０２は標準的なシリコンウエハであり、表面粗さが１ｎｍ（ＲＭＳ）以下である研磨面を有する。
【００４０】
ＡｌＮとＳｉとの間の接着は、概してかなり貧弱であるが、接着は後処理により良好となる。接着の強度は低温で短時間（例えば、約１２０℃で２時間）積層体を加熱し、その後、高温でより長い時間（例えば、約３００℃で１０時間）加熱することにより、増加する。しかし、他の温度および時間が他の実施形態において、ＡｌＮおよびＳｉがステップ３１６で分離されるまでプロセス中に接着を維持するのに十分な適当な強度を与えるのに選択可能であることは当業者の知るところである。
【００４１】
ステップ３０８において、積層体は熱処理され、それにより、注入されたウエハ４０４は注入された層５０４に対応する構造欠陥の埋め込み層に沿って２つに分離され、図８に示すように、ＡｌＮ層４０２に取り付けられた（１００）シリコンの比較的薄い薄膜層８０２のみが残る。水素注入が上記したシリコン基板に対して実行される場合、ある実施形態において、約４００℃から６００℃の温度で約１５分間積層体を加熱することにより達成される。注入されたウエハ４０４（再利用可能）から非接着部分８０６を除去した後、残った薄膜層８０２は約１１００℃の温度で約１時間アニール処理され、水素イオン注入によって生じたダメージをアニールし、薄膜層８０２から水素を除去する。
【００４２】
当業者に周知のように、上述したイオンカットプロセスは、残留シリコン層８０２上に粗い面８０４を残す。ステップ３１０において、この粗い面は除去され、シリコン層８０２は化学機械的研磨プロセスによって薄く削られ、平坦となり、図９に示すＡｌＮ薄膜４０２上の半導体薄膜９０２のデバイス品質が向上する。好適な実施形態において、半導体薄膜９０２は厚さが約１１０ｎｍの（１００）シリコン層である。しかしながら、他の実施形態において、シリコン層に注入されるイオン種、注入エネルギー、ＣＭＰで除去される半導体の量によって実際の半導体薄膜９０２の厚さが決定されることは当業者の知るところである。
【００４３】
図９に示す構造は、標準的な埋め込みタイプの、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板であるが、絶縁体は、半導体より熱伝導率が高い絶縁性材料が選択される。
【００４４】
ステップ３１２において、デバイスは図９に示すＳＯＩ構造内に当業者に周知の標準的なプロセスを使って形成される。このプロセスの説明は省略する。上記したように、さまざまな異なる種類のデバイスが形成可能であるが、上述した実施形態において、デバイスはＣＭＯＳトランジスタを含む。これらの標準的なプロセスは、半導体薄膜９０２内に注入領域を形成すること、その後、図１０に示すようにそれらの領域のいくつかに電気的な接続を与えるひとつ以上の上部配線層１００２を形成することを含む。この上部配線層１００２は、例えば、半導体がシリコンの場合、酸化シリコンおよび窒化シリコン、シリサイドなどの絶縁層を堆積してパターニングし、チタン、アルミニウムまたは銅などの金属を付着およびパターニングすることにより形成される。
【００４５】
デバイスを形成した後、ステップ３１４において、図１１および１２に示すように、デバイスの最上部に第２のハンドル１１０２が接着される。すなわち、第２のハンドル１１０２は半導体薄膜９０２を覆って形成された上部配線層１００２に接着される。第２のハンドル１１０２は、接着用の平坦面を与えるべく、上部配線層１００２の最上部の平坦性を要求する。
【００４６】
ステップ３１６において、第１のハンドル６０２は図１１に示すように、ＡｌＮ層１０４から除去され、再利用される。第１のハンドル６０２がＡｌＮ層１０４に反転可能に接着されない場合には、再利用されない。第１のハンドル６０２は、例えば、カッティング、グラインドおよび／またはエッチングなどの破壊手段を含む他の手段により除去可能である。これにより、ＡｌＮ層１０４の非常に硬い下側が露出し、外部環境に対する優れた遮蔽性を与え、パッシベーションが不要である。
【００４７】
ある実施形態において、一つ以上の金属ボンディングパッド１４０２が、標準的なパターニングおよびエッチングプロセスを使って、絶縁層４０２および半導体層９０２を通じて形成され、図１４に略示されるように上部配線層１００２に電気的接続があたえられる。その電気的機能に加え、ボンディングパッド１４０２はＡｌＮ層である電気的絶縁薄膜または層１０４および半導体層９０２からの熱を伝導する。ＡｌＮが電気的絶縁層の材料として使用される実施形態において、ＡｌＮ層を通じて選択エッチングを行うのにポジティブ・フォトレジスト・ディベロッパが使用される。それは、米国オレゴン州ポートランドにおける２０１０年５月１７日から２０日のＭＡＮＴＥＣＨ会議でのＴ．Ｊ．Ａｎｄｅｒｓｏｎによる“Ｄｅｍｏｎｓｔｒａｔｉｏｎ  ｏｆ  Ｅｎｈａｎｃｅｍｅｎｔ  Ｍｏｄｅ  ＡｌＮ／ｕｌｔｒａｔｈｉｎ  ＡｌＧａ／ＧａＮ  ＨＥＭＴｓ  Ｕｓｉｎｇ  Ａ  Ｓｅｌｅｃｔｉｖｅ  Ｗｅｔ  Ｅｔｃｈ  Ａｐｐｒｏａｃｈ”に記載されている。例えば、８５℃の温度でＣｌａｒｉａｎｔ  ＡＺ４００Ｋ  ディベロッパは、毎分約４Åの速度でＡｌＮをエッチングすることが確認された。
【００４８】
セミコンダクタ・オン・インシュレータ構造を製造する方法は半導体薄膜層を形成するのにスマートカット（商標）法またはイオンカット法を使って説明したが、他の方法が使用されてもよい。例えば、ある実施形態において、イオン注入工程３０４および基板分離工程３０８は省略してもよい。基板４０４は、例えば、グラインドおよび／または化学エッチングおよび研磨などの他の方法を使って、薄く削られてもよい。ある実施形態において、基板４０４は、薄膜半導体層が電気的絶縁層または、後に薄膜半導体層を残して除去される基板上に配置されるような、標準的なセミコンダクタ・オン・インシュレータである。さらに他の実施形態において、半導体薄膜層９０２は  電気的絶縁薄膜または層１０４上に直接半導体層９０２を成長させることにより形成される。その半導体層は、単結晶、多結晶またはアモルファスであってよい。薄い結晶シリコン層は単結晶サファイア基板上に同時に製造され、シリコン・オン・サファイアウエハが製造されるが、シリコンとサファイアとの間の格子定数の違いにより、シリコン層の成長中に双晶欠陥が生じる。単結晶ＡｌＮの格子定数がサファイアよりもシリコンに近いため、単結晶ＡｌＮ上に成長する単結晶シリコンの品質はサファイア上に成長するシリコンの品質よりも良好である。したがって、ある実施形態において、電気的絶縁薄膜または層１０４は（１００）（または、ある実施形態では、（１１１））シリコン基板上に成長した単結晶ＡｌＮ層である。半導体薄膜層９０２は、ＭＢＥ、ＭＯＣＶＤ、ＨＶＰＥまたは反応スパッタリングなどの標準的なエピタキシャル成長法によってＡｌＮ層上に成長される。
【００４９】
当業者には理解できるように、除去前の第１のハンドル６０２（シリコンウエハであってよい）が標準的な埋め込み絶縁ＳＯＩウエハにおいて、概して基板と呼ばれる下層バルク半導体に対応している。したがって、図１４に示す最終的なＳＯＩ構造１４００は基板レスＳＯＩ構造と呼ばれる。
【００５０】
上述したように、従来のＳＯＩウエハは埋め込み層の存在により寄生容量が減少するが、本願発明者は埋め込み層下のバルク半導体の存在による残留寄生容量はこのウエハ内に形成されたデバイスの性能を制限し続けることを発見した。結果として、上述した基板レスＳＯＩ構造１４００が寄生容量をさらに減少させ、よって、高周波でのデバイス性能を改善する。半導体薄膜層９０２と第２のハンドル１１０２との間の物理的間隔（相互接続層１００２の存在により）は、非常に大きいため、第２のハンドル１１０２の存在により実質的にさらなる寄生容量は導入されない。ヒートシンクとしてのバルクシリコンの存在によって悪化した潜在的な自己加熱の問題は、デバイスの下側の絶縁層４０２にＳｉＯ２よりも大きく、デバイスが形成される半導体層９０２よりも大きい熱伝導率を有するような絶縁層を選択することによって解決されまたは緩和される。これにより、デバイスからの熱は、薄膜絶縁層を通じて金属バンプ、配線ボンディング、または他の熱伝導性コンポーネントなどのヒートシンクへ容易に伝導する。実際に、膜を通じた面内伝導性を増加させるべく薄膜絶縁体の厚さを増加させることと、寄生容量による電気的影響を減少させるべく膜の厚さを減少させることとの間のバランスをとる必要がある。典型的に、５０ｎｍから少なくとも１から数ミクロンの範囲の厚さの薄膜絶縁体は、これらの競合する要求に対して良好なバランスを与える。
【００５１】
ここで説明したセミコンダクタ・オン・インシュレータ（ＳＯＩ）構造は、比較的低コストで製造することができ、自己加熱効果が低減され、高周波特性および高パワー動作が可能な完全空乏化または一部空乏化層の相補型ＭＯＳ（ＣＭＯＳ回路）を提供できる。
【００５２】
本願発明の技術的思想から離れることなく、さまざまな修正が可能であることは、当業者の知るところである。
【先行技術文献】
【特許文献】
【００５３】
【特許文献１】米国特許出願第６１／５５６，１２１号明細書
【非特許文献】
【００５４】
【非特許文献１】Ｔ．Ｊ．Ａｎｄｅｒｓｏｎによる“Ｄｅｍｏｎｓｔｒａｔｉｏｎ  ｏｆ  Ｅｎｈａｎｃｅｍｅｎｔ  Ｍｏｄｅ  ＡｌＮ／ｕｌｔｒａｔｈｉｎ  ＡｌＧａ／ＧａＮ  ＨＥＭＴｓ  Ｕｓｉｎｇ  Ａ  Ｓｅｌｅｃｔｉｖｅ  Ｗｅｔ  Ｅｔｃｈ  Ａｐｐｒｏａｃｈ” 米国オレゴン州ポートランドにおけるＭＡＮＴＥＣＨ会議、２０１０年５月１７日から２０日
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図１】
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【図２】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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