(57)【要約】  本発明は、基部から表面に向かって連続して配置された、支持基板（３）、５０ｎｍ未満の厚さを有する誘電体層（２）および半導体層（１２）を含み、さらに支持基板（３）と誘電体層（２）との間、誘電体層（２）と半導体層（１２）との間、または誘電体層（２）の内部に接合界面（Ｉ）を含む、セミコンダクタ・オン・インシュレータ型構造物の検査方法であって、誘電体層（２）の絶縁破壊電荷量（ＱＢＤ）を測定することを含み、層（２）および／または接合界面（Ｉ）における水素濃度に関する情報が測定から導かれることを特徴とする、検査方法に関する。本発明は、また、セミコンダクタ・オン・インシュレータ型構造物の一群を製造する方法であって、一群から抽出した一つの構造物に対して検査を実施することを含む方法に関する。【選択図】図１Ｄ
2015513802.tif 000002
【特許請求の範囲】
【請求項１】
基部から表面に向かって連続して配置された、支持基板（３）、５０ｎｍ未満の厚さを有する誘電体層（２）および半導体層（１２）を含み、さらに前記支持基板（３）と前記誘電体層（２）との間、前記誘電体層（２）と前記半導体層（１２）との間、または前記誘電体層（２）の内部に接合界面（Ｉ）を含む、セミコンダクタ・オン・インシュレータ型構造物の検査方法であって、
前記方法が、前記誘電体層（２）の絶縁破壊電荷量（ＱBD）を測定することを含み、前記層（２）および／または前記接合界面（Ｉ）における水素濃度に関する情報が前記測定から導かれることを特徴とする、検査方法。
【請求項２】
前記絶縁破壊電荷量を測定するために、前記検査方法は、前記セミコンダクタ・オン・インシュレータ構造物上に少なくとも一つのコンデンサを形成することを含み、前記少なくとも一つのコンデンサを形成することには、前記半導体層上にゲート電極を堆積させることと、前記ゲートの周りに前記誘電体層を貫通するトレンチを形成することとが含まれ、前記絶縁破壊電荷量がそれぞれのコンデンサについて測定されることを特徴とする、請求項１に記載の検査方法。
【請求項３】
基部から表面に向かって連続して配置された、支持基板（３）、５０ｎｍ未満の厚さを有する誘電体層（２）および半導体層（１２）を含むセミコンダクタ・オン・インシュレータ型構造物を製造する際に適用される熱処理の温度と処理時間とを決定する方法であって、前記製造の方法は、
（ａ）前記半導体層（１２）を含むドナー基板（１）を準備する工程と、
（ｂ）前記ドナー基板（１）に含まれる前記半導体層（１２）の表面上および／または前記支持基板（３）の表面上に、前記誘電体層（２）を形成する工程と、
（ｃ）前記誘電体層（２）が接合界面（Ｉ）に位置するように、前記ドナー基板（１）を前記支持基板（３）と接合する工程と、
（ｄ）前記セミコンダクタ・オン・インシュレータ構造物が形成されるように、前記半導体層（１２）を前記ドナー基板（１）から前記支持基板（３）に移動させる工程と、
（ｅ）前記誘電体層（２）および／または前記接合界面（Ｉ）から水素原子を排出させるために、前記構造物に、１０００℃〜１２５０℃の温度で、３分間〜１００時間の熱処理を施す工程と、
を含み、
前記工程（ａ）から（ｄ）に従って前記構造物が製造され、請求項１または２に記載の検査方法が前記構造物に対して実施され、前記熱処理後に所定の閾値以上の絶縁破壊電荷量（ＱBD）が得られるように、絶縁破壊電荷量（ＱBD）の実測値に応じて、前記工程（ｅ）における熱処理時間および温度が選択されることを特徴とする、方法。
【請求項４】
基部から表面に向かって連続して配置された、支持基板（３）、５０ｎｍ未満の厚さを有する誘電体層（２）および半導体層（１２）を含むセミコンダクタ・オン・インシュレータ型構造物の一群を製造する方法であって、
前記半導体層（１２）を含むドナー基板（１）を準備する工程と、
前記ドナー基板（１）に含まれる前記半導体層（１２）の表面上および／または前記支持基板（３）の表面上に、前記誘電体層（２）を形成する工程と、
前記誘電体層（２）が接合界面（Ｉ）に位置するように、前記ドナー基板（１）を前記支持基板（３）に接合する工程と、
前記セミコンダクタ・オン・インシュレータ構造物が形成されるように、前記半導体層（１２）を前記ドナー基板（１）から前記支持基板（３）に移動させる工程と、
前記誘電体層（２）および／または前記接合界面（Ｉ）から水素原子を排出させるために、前記構造物に、１０００℃〜１２５０℃の温度で、３分間〜１００時間の熱処理を施す工程と、
前記一群から一つの構造物を抽出し、前記構造物の絶縁破壊電荷量（ＱBD）が所定の閾値以上であることを確認するために、前記構造物に対して請求項１または２に記載の検査方法を実施する工程と、
を含むことを特徴とする、方法。
【請求項５】
前記半導体層（１２）の厚さが１〜３０ｎｍであることを特徴とする、請求項１〜４のいずれか一項に記載の方法。
【請求項６】
前記誘電体層（２）の厚さが３〜５０ｎｍであり、好ましくは１０〜３０ｎｍであることを特徴とする、請求項１〜５のいずれか一項に記載の方法。
【請求項７】
前記半導体層（１２）の材料が、シリコン、歪みシリコン（ｓＳｉ）、シリコン−ゲルマニウム（ＳｉＧｅ）、歪みシリコン−ゲルマニウム（ｓＳｉＧｅ）、ゲルマニウム、歪みゲルマニウム（ｓＧｅ）およびIII-V族半導体から選ばれることを特徴とする、請求項１〜６のいずれか一項に記載の方法。
【請求項８】
前記誘電体層（２）が、二酸化シリコン層、窒化二酸化シリコン層、酸窒化シリコン層、および／または、二酸化シリコン層、窒化シリコン層および／またはアルミナ層の積層体を含むことを特徴とする、請求項１〜７のいずれか一項に記載の方法。
【請求項９】
前記熱処理の温度が、１０５０〜１２００℃であることを特徴とする、請求項１〜８のいずれか一項に記載の方法。
【請求項１０】
前記熱処理の処理時間が、５分間〜２時間であることを特徴とする、請求項１〜９のいずれか一項に記載の方法。
【請求項１１】
前記熱処理が、アルゴン雰囲気下、またはアルゴンと窒素との混合雰囲気下で実施されることを特徴とする、請求項１〜１０のいずれか一項に記載の方法。
【請求項１２】
前記熱処理を施す前に、前記セミコンダクタ・オン・インシュレータ構造物上に保護酸化物層を形成することを特徴とする、請求項１〜１１のいずれか一項に記載の方法。
【請求項１３】
請求項４〜１２のいずれか一項に記載の方法で製造されるように構成され、１０Ｃ／ｃｍ2以上の絶縁破壊電荷量（ＱBD）を有することを特徴とする、セミコンダクタ・オン・インシュレータ型構造物。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基部から表面に向かって連続して配置された、支持基板、５０ｎｍ未満の厚さを有する誘電体層および半導体層を含むセミコンダクタ・オン・インシュレータ型構造物の検査方法、および製造方法に関する。
【背景技術】
【０００２】
セミコンダクタ・オン・インシュレータ（ＳｅＯＩ）型構造物において、埋め込み誘電体層は、支持基板から半導体層を電気的に絶縁する。
【０００３】
誘電体層の材料が二酸化シリコン（ＳｉＯ2）である場合、埋め込み誘電体層は、一般に、埋め込み酸化物の語句に由来する頭文字ＢＯＸによって指定される。
【０００４】
部分空乏型（ＰＤ）ＳｅＯＩ構造物では、一般的に埋め込み誘電体層の厚さが１００ｎｍより大きく、このことが誘電体層の電気的な完全性および品質を十分に保証している。
【０００５】
一方、完全空乏型（ＦＤ）ＳｅＯＩ構造物では、半導体層および埋め込み誘電体層の厚さは極めて薄く、５０ｎｍ未満、場合によっては最薄で約５ｎｍである。
【０００６】
そのような構造物は、特に、トランジスタの製造を目的としており、アンドープの極薄い半導体層の中または上にチャネル層が形成される。
【０００７】
埋め込み誘電体層および半導体層が極めて薄いおかげで、それらの構造物はトランジスタのチャネルを精密に制御できる利点を有しており、このことは、短チャネル効果を改善し、トランジスタのばらつきを抑制する。
【０００８】
それらのトランジスタの特性は、ゲート長を大幅に短くすることを可能にする。
【０００９】
さらに、極薄い埋め込み誘電体層は、静電的な制御を改善し、閾値電圧を制御するために、または、トレードオフの関係にある出力と性能とを調整するために、支持基板の半導体層とは反対側の面に配置された電極によって、裏面に電圧を印加することを可能にする。
【００１０】
関連する文献は、R. Tsuchiyaらの発表IEDM Proc., 2007, p. 475およびF. Andrieuらの発表VLSI Tech. Proc., 57, 2010である。
【００１１】
裏面に電圧を効果的に印加できるように、埋め込み誘電体層の厚さは、２８ｎｍサイズの完全空乏型技術に基づくトランジスタのためには、５０ｎｍ未満でなければならず、好ましくは２５ｎｍ未満でなければならない。
【先行技術文献】
【非特許文献】
【００１２】
【非特許文献１】IEDM Proc., 2007, p. 475
【非特許文献２】VLSI Tech. Proc., 57, 2010
【非特許文献３】IEEE Trans. Electron. Devices, 58(4), p. 1197, 2011
【発明の概要】
【発明が解決しようとする課題】
【００１３】
将来的なトランジスタのサイズにとって、５ｎｍに達するさらに薄い誘電体層が求められている。
【００１４】
しかし、薄い誘電体層は、裏面に印加される数ボルトオーダーの電圧に耐える必要があり、その電気的な信頼性が課題となっている。
【００１５】
この課題は、Ishigakiらの論文IEEE Trans. Electron. Devices, 58(4), p. 1197, 2011において取り組まれている。
【００１６】
本発明は、完全空乏型技術への応用を視野に入れて、埋め込み誘電体層の電気的な品質の検査方法を明らかにすることを目的とする。
【００１７】
また、本発明は、完全空乏型技術において使用されることが意図されたセミコンダクタ・オン・インシュレータ構造物における誘電体層の電気的な特性を改善することができる方法を策定することを目的とする。
【課題を解決するための手段】
【００１８】
本発明によれば、基部から表面に向かって連続して配置された、支持基板、５０ｎｍ未満の厚さを有する誘電体層および半導体層を含み、さらに前記支持基板と前記誘電体層との間、前記誘電体層と前記半導体層との間、または前記誘電体層の内部に接合界面を含む、セミコンダクタ・オン・インシュレータ型構造物の検査方法が提案される。
【００１９】
前記方法は、前記誘電体層の絶縁破壊電荷量（ＱBD）を測定することを含むこと、および、前記誘電体層および／または前記接合界面における水素濃度に関する情報が前記測定から導かれることを特徴とする。
【００２０】
前記絶縁破壊電荷量を測定するために、セミコンダクタ・オン・インシュレータ構造物上に少なくとも一つのコンデンサが形成され、前記少なくとも一つのコンデンサを形成することには、前記半導体層上にゲート電極を堆積させることと、前記ゲートの周りに前記誘電体層を貫通するトレンチを形成することとが含まれ、前記絶縁破壊電荷量がコンデンサのそれぞれについて測定される。
【００２１】
本発明の他の目的は、基部から表面に向かって、連続して配置された支持基板、５０ｎｍ未満の厚さを有する誘電体層および半導体層を含むセミコンダクタ・オン・インシュレータ型構造物に適用される熱処理の温度と処理時間とを決定する方法に関し、前記製造の方法は、
（ａ）前記半導体層を含むドナー基板を準備する工程と、
（ｂ）前記ドナー基板に含まれる前記半導体層の表面上および／または前記支持基板の表面上に、前記誘電体層を形成する工程と、
（ｃ）前記誘電体層（２）が接合界面（Ｉ）に位置するように、前記ドナー基板を前記支持基板と接合する工程と、
（ｄ）前記セミコンダクタ・オン・インシュレータ構造物が形成されるように、前記半導体層を前記ドナー基板から前記支持基板に移動させる工程と、
（ｅ）前記誘電体層および／または前記接合界面から水素原子を排出させるために、前記構造物に、１０００℃〜１２５０℃の温度で、３分間〜１００時間の熱処理を施す工程と、
を含んでいる。
【００２２】
前記方法は、前記工程（ａ）から（ｄ）に従って前記構造物が製造され、上記の検査方法が前記構造物に対して実施され、前記熱処理後に所定の閾値以上の絶縁破壊電荷量（ＱBD）が得られるように、絶縁破壊電荷量（ＱBD）の実測値に応じて、前記工程（ｅ）における熱処理時間および温度が選択されることを特徴とする。
【００２３】
本発明の他の目的は、基部から表面に向かって連続して配置された、支持基板、５０ｎｍ未満の厚さを有する誘電体層および半導体層を含むセミコンダクタ・オン・インシュレータ型構造物の一群を製造する方法に関し、
前記半導体層を含むドナー基板を準備する工程と、
前記ドナー基板に含まれる前記半導体層の表面上および／または前記支持基板の表面上に、前記誘電体層を形成する工程と、
前記誘電体層（２）が接合界面（Ｉ）に位置するように、前記ドナー基板を前記支持基板に接合する工程と、
前記セミコンダクタ・オン・インシュレータ構造物が形成されるように、前記半導体層を前記ドナー基板から前記支持基板に移動させる工程と、
前記誘電体層および／または前記接合界面から水素原子を排出させるために、前記構造物に、１０００℃〜１２５０℃の温度で、３分間〜１００時間の熱処理を施す工程と、
前記一群から一つの構造物をサンプリングし、前記構造物の絶縁破壊電荷量が所定の閾値以上であることを確認するために、前記構造物に対して上記の検査方法を実施する工程と、
を含むことを特徴とする。
【００２４】
例えば、前記閾値は１０Ｃ／ｃｍ2であってもよい。
【００２５】
前記半導体層の厚さは、１〜３０ｎｍであることが好ましい。
【００２６】
また、前記誘電体層の厚さは、３〜５０ｎｍであることが好ましく、１０〜３０ｎｍであることがさらに好ましい。
【００２７】
前記半導体層の材料は、有利には、シリコン、歪みシリコン（ｓＳｉ）、シリコン−ゲルマニウム（ＳｉＧｅ）、歪みシリコン−ゲルマニウム（ｓＳｉＧｅ）、ゲルマニウム、歪みゲルマニウム（ｓＧｅ）およびIII-V族半導体から選ばれる。
【００２８】
前記誘電体層は、二酸化シリコン層、窒化二酸化シリコン層、酸窒化シリコン層、および／または、二酸化シリコン層、窒化シリコン層および／またはアルミナ層の積層体を含んでいてもよい。
【００２９】
前記熱処理の温度は、有利には、１０５０〜１２００℃である。
【００３０】
前記熱処理の処理時間は、５分間〜２時間であることが好ましい。
【００３１】
一つの実施形態において、前記熱処理が、アルゴン雰囲気下、またはアルゴンと窒素との混合雰囲気下で施される。
【００３２】
前記熱処理を施す前に、有利には、セミコンダクタ・オン・インシュレータ構造物上に保護酸化物層が形成される。
【００３３】
本発明の他の目的は、１０Ｃ／ｃｍ2以上の絶縁破壊電荷量を有する、上記の製造方法で製造されるように構成されたセミコンダクタ・オン・インシュレータ型構造物に関する。
【００３４】
本発明の他の特徴及び利点は、添付の図面を参照して、以下の詳細な説明から明らかとなる。
【００３５】
図を明確にするため、いずれの層もここでは実際のスケールで表現していない。
【図面の簡単な説明】
【００３６】
【図１Ａ】図１Ａは、スマートカット法によるセミコンダクタ・オン・インシュレータ構造物の製造を図式的に示している。
【図１Ｂ】図１Ｂは、スマートカット法によるセミコンダクタ・オン・インシュレータ構造物の製造を図式的に示している。
【図１Ｃ】図１Ｃは、スマートカット法によるセミコンダクタ・オン・インシュレータ構造物の製造を図式的に示している。
【図１Ｄ】図１Ｄは、スマートカット法によるセミコンダクタ・オン・インシュレータ構造物の製造を図式的に示している。
【図２】図２は、ＳＯＩの破砕後の仕上げの間に実施される長時間の熱処理前のＳＯＩのＳＩＭＳプロファイルを示している。
【図３】図３は、熱処理の時間と温度とに応じて絶縁破壊電荷量の値を示すグラフである。
【図４】図４は、熱処理の時間を２時間とした場合の温度に応じて絶縁破壊電荷量の値を示すグラフである。
【図５】図５は、図３に示すＳＩＭＳプロファイルと同様の構造物に熱処理を施した後のＳＩＭＳプロファイルを示している。
【発明を実施するための形態】
【００３７】
図１Ａ〜１Ｄは、スマートカットTM法に基づいたセミコンダクタ・オン・インシュレータ構造物の製造工程を図式的に示している。
【００３８】
図１Ａを参照すると、誘電体層２が上に形成されたドナー基板１が準備される。
【００３９】
ドナー基板１は一様である、すなわち、形成されるべきＳｅＯＩ構造の半導体層の材料である単一の半導体材料で構成されていてもよい。
【００４０】
あるいは（図では示さないが）、ドナー基板は複合材料、すなわち、異なる材料の少なくとも二つの層の積層体から構成されており、それらのうちの一つは、積層体の表面において、半導体層を形成するための半導体材料を含む。
【００４１】
半導体層の材料は、シリコン（この場合、構造物はシリコン・オン・インシュレータ（ＳＯＩ）と呼ばれる）、歪みシリコン（ｓＳｉ）（この場合、構造物は歪みシリコン・オン・インシュレータ（ｓＳＯＩ）と呼ばれる）、シリコン−ゲルマニウム（ＳｉＧｅ）、歪みシリコン−ゲルマニウム（ｓＳｉＧｅ）、ゲルマニウム、歪みゲルマニウム、およびIII-V族半導体材料から選ばれる。「III-V族の半導体材料」とは、元素の周期表における少なくとも一つのIII族元素と少なくとも一つのV族元素との合金を意味する。
【００４２】
半導体材料および／またはゲルマニウム合金を歪ませることで、半導体層のキャリア移動度を増加させることができる。
【００４３】
ドナー基板１がシリコン製である場合に、誘電体層２は、ドナー基板１の酸化によって形成されていてもよく、このとき誘電体層２は、二酸化シリコン（ＳｉＯ2）を含む。
【００４４】
酸化は、ドライ酸化、ウェット酸化、および／またはＩＳＳＧ（In Situ Steam Generation）技術で構成されていてもよい。
【００４５】
ＳｉＯ2で形成されているとき、誘電体層２は、例えばＴＥＯＳ型の前駆体を使用して得られるもののように、ＬＰＣＶＤ、ＰＥＣＶＤ、または他の堆積技術による酸化物の堆積に同様に由来するものであってもよい。
【００４６】
ただし、誘電体層の材料はＳｉＯ2に限定されず、窒化二酸化シリコン（例えば、熱酸化ＳｉＯ2をプラズマ窒化することによって形成され、厚さと化学量論が用途によって決まるＳｉＯxＮy／ＳｉＯ2積層体が生成される）、酸窒化シリコン（一般式ＳｉＯxＮy）、あるいは、二酸化シリコン層、窒化シリコン層（Ｓｉ3Ｎ4）および／またはアルミナ層（Ａｌ2Ｏ3）の積層体を含んでいてもよい。
【００４７】
酸窒化シリコンについての詳細は、F. Rebib博士の論文“Proprietes optiques et electriques de couches minces d'oxynitrure de silicium deposees par pulverisation cathodique r.f. reactive”［“反応性ＲＦ陰極スパッタリングによって堆積した酸窒化シリコン薄層の光学的及び電子的特性”］を引用することができる。
【００４８】
本実施形態において、誘電体層２は、完成したＳｅＯＩ構造物の埋め込み誘電体層を構成することを目的としている。
【００４９】
他の実施形態（図示せず）において、誘電体層は、支持基板上の全体に形成されてもよく、その際にドナー基板は、必要であれば、自然酸化層のみに覆われている。
【００５０】
他の実施形態（図示せず）において、誘電体層は、ドナー基板と支持基板との接合後に、二つの層の集合体が埋め込み誘電体層を構成するように、ドナー基板および支持基板のそれぞれの上に形成される。
【００５１】
完全空乏型ＳｅＯＩ構造物において、埋め込み誘電体層の厚さは３〜５０ｎｍ、好ましくは１０〜３０ｎｍである。
【００５２】
図１Ｂを参照すると、原子種が誘電体層２を貫通してドナー基板１に注入される。
【００５３】
注入ピーク、すなわち、ドナー基板１における種の大部分が注入される領域が、支持基板の上に移されるべき半導体層１２の厚さ以上の深さに位置するように、注入ドーズおよびエネルギーが選択される。
【００５４】
注入深度を決定する際、例えば、表面粗さを低減することを視野に入れて、破砕後に半導体層１２に施される仕上げ処理であって、材料の消費によって厚さを減らす傾向にある仕上げ処理が考慮される。
【００５５】
注入深度で、半導体層１２の範囲を定める脆弱領域１１が形成される。
【００５６】
上記の目的を満たすために、単一の種（例えば水素）が注入されてもよいし、複数の種（例えばヘリウムおよび水素）が同時または連続して注入されてもよい。
【００５７】
注入の代替として、例えば、ドナー基板の表面からの拡散によってドナー基板に原子種が導入されてもよい。
【００５８】
図１Ｃを参照すると、接合界面Ｉに誘電体層２が位置するように、このような方法で注入が行われたドナー基板１が、支持基板３に接合される。
【００５９】
支持基板３は、単一材料でも複合材料でもよい。
【００６０】
支持基板３は、本質的に、移されるべき半導体層に対する補強材の機能を有する。
【００６１】
支持基板は、単結晶シリコン、多結晶シリコン、ガラス、石英、多結晶シリコンで覆われた金属のうち、少なくとも一つの材料を含んでいてもよい。
【００６２】
接合は、有利には、分子接着接合からなる。
【００６３】
表面上に存在する不純物を取り除くために、接触させるべきドナー基板および／または支持基板の表面を洗浄する工程が接合の前に実施されることが好ましい。
【００６４】
この洗浄工程は、また、接合エネルギーを増加させるように、それらの基板の一方または両方の表面を活性化することを含んでいてもよい。
【００６５】
洗浄および活性化技術は、当業者によく知られているため、本明細書ではこれ以上説明しない。
【００６６】
接合に続き、接触した２つの表面の間の接合エネルギーを増加させるための強化熱処理が行われる。
【００６７】
図１Ｄを参照すると、ドナー基板１が脆弱領域１１において破砕される。
【００６８】
この目的を達成するために、破砕を起こして脆弱領域の表面の全体にわたって広めるべく、機械的、化学的、および／または熱的な力が加えられてもよい。
【００６９】
破砕後、形成されたＳｅＯＩ構造物は、一方では支持基板３、誘電体層２および半導体層１２と、他方ではドナー基板１の残部とに分離される。
【００７０】
残部（図示せず）は、有利には、後の使用に再利用してもよい。
【００７１】
この工程で、ＳｅＯＩ構造物には、注入によって傷ついた可能性のある半導体層を修復するための仕上げ処理、破砕に関与した半導体層の粗さを低減する処理などが施されてもよい。
【００７２】
そのような処理は、例えば、ＲＴＡ（急速熱アニール）またはＲＴＰ（急速熱プロセス）といった短時間、すなわち、２分間未満の熱処理を含む。
【００７３】
仕上げ処理は、また、研磨処理（例えば、化学機械研磨（ＣＭＰ））、エッチングなどを含んでいてもよい。
【００７４】
一般的に、上記した処理は、半導体層１２の厚さの減少につながる可能性がある。
【００７５】
仕上げ処理の後に得られた最終的なＳｅＯＩ構造物における、半導体層の厚さは、１ｎｍ〜数マイクロメートルであってもよく、１〜５０ｎｍであることが好ましく、１２ｎｍのオーダーであることがさらに好ましい。
【００７６】
先に説明した例では、使用した製造方法がスマートカットTM法であるが、この方法は本発明を限定するものではなく、本発明の範囲から逸脱しなければ、支持基板上に半導体層を接合および移動させることによる半導体層の製造のために他の方法を選択することができることは言うまでもない。
【００７７】
例えば、特定の方法は、脆弱でないドナー基板を支持基板に接合し、目的とする半導体層の厚さが得られるまでドナー基板を薄くすることを含んでいてもよい。
【００７８】
一方、接合することを含まず、注入後のアニーリングが１２５０℃より高い温度で有効となるＳＩＭＯＸプロセスは、本発明の適用範囲からは除外される。
【００７９】
ＳｅＯＩ構造物の製造方法のため、水素は誘電体層および／または界面欠陥で捕獲されている可能性があり、その界面は、選択する接合方法にもよるが、誘電体層と支持基板との間、誘電体層と半導体層との間、または誘電体層の内部（この場合、誘電体／誘電体の接合）に位置する。
【００８０】
実際に、誘電体層を貫通してドナー基板に水素を注入する場合、原子同士の衝突によって誘電体層は損傷しやすい。
【００８１】
さらに、ドナー基板と支持基板との間で接合を生じさせる限り、水分子は接合界面で捕獲される可能性がある。
【００８２】
したがって、接合後の熱処理（強化熱処理、ＲＴＡまたはＲＴＰといった仕上げ処理など）の間、（一部の水分子から生じた）水素原子は、一方で誘電体層２の内部に拡散し、他方で接合界面Ｉおよび誘電体層２に捕獲される。
【００８３】
これらの現象は、セミコンダクタ・オン・インシュレータ構造物の深度ｐ（ｎｍ）に応じた水素濃度ＣH（ａｔｏｍｓ／ｃｍ3）のＳＩＭＳ測定によって確認される。
【００８４】
図２は、支持基板３、２５ｎｍの厚さを有する埋め込み二酸化シリコン（ＢＯＸ）層、および１２．５ｎｍの厚さを有するシリコン層１２を含むＳＯＩ構造物のＳＩＭＳプロファイルを示している。
【００８５】
ＳＩＭＳ測定は、５×１０13〜５×１０15ａｔｏｍｓ／ｃｍ2の高い水素表面密度（ａｔｏｍｓ／ｃｍ2）、ＢＯＸ層２では５×１０14ａｔｏｍｓ／ｃｍ2のオーダーの測定を可能にする。
【００８６】
特に、図２の曲線は、接合界面Ｉの位置に５×１０20ａｔｏｍｓ／ｃｍ3のオーダーの水素密度ＣHに相当する非常に鋭いピークを示している。
【００８７】
ここで、本発明者らは、絶縁破壊電荷量ＱBDと、接合界面および誘電体層における水素の存在との相関を明らかにしている。
【００８８】
現時点において、絶縁破壊電荷量は、ＳＯＩ構造物上への酸化物の堆積によって、および／または、ＳＯＩ構造物の活性層の熱酸化によってＭＯＳトランジスタのために製造されたゲート酸化物の検査に予定された測定である。
【００８９】
前述のような接合工程を含むＳＯＩ構造物の製造とは違い、ゲート酸化物の製造はいかなる接合も含まない。
【００９０】
ＭＯＳトランジスタにとって、絶縁破壊電荷量はゲート酸化物の信頼性を代表するものである。
【００９１】
この大きさは、典型的には、一定電圧でゲート酸化物に電流を流す（または電荷キャリアを注入する）ことによって測定される。
【００９２】
この目的のため、複数のコンデンサがＳＯＩ構造物の異なる位置に分散して形成される。
【００９３】
既知の方法では、ＳＯＩ構造物上のコンデンサの形成は、典型的には、活性層上にゲート電極を堆積させることと、構造物の残部からそれぞれのコンデンサを分離するためにゲートの周りにトレンチを形成することとを含む。したがって、トレンチは、誘電体層を貫通して支持基板内に形成される。
【００９４】
また、誘電体層を通じて電流を流すために、支持基板の裏面上に電極が形成される。
【００９５】
絶縁破壊電荷量の測定は、電気的な破壊であるため、測定は一群の製造物から採取されたサンプルＳＯＩ構造物について実施される。
【００９６】
電圧降下（酸化物の損傷に対応する）の時間が記録され、その時間での電流に基づいて、酸化物の絶縁破壊電荷量の総和を決定することができる。
【００９７】
絶縁破壊電荷量（Ｃ／ｃｍ2）は次の式で定義される。
【００９８】
【数１】
2015513802.tif 000003
【００９９】
致命的欠陥密度ＮBDは次の式で定義される。
【０１００】
【数２】
2015513802.tif 000004
【０１０１】
ここで、ＡOX（ｃｍ2）は酸化物の面積であり、ＴOX（ｎｍ）は酸化物の厚さであり、ξ（無単位）は印加された電場に依存する欠陥の生成速度であり、Ｖは酸化物の端子にかかる電圧であり、Ｔは絶縁破壊の時間である。
【０１０２】
流れる電流の強度は、典型的には、１００〜３００ｍＡ／ｃｍ2である。
【０１０３】
本発明者らは、ゲート酸化物にではなく、埋め込み誘電体層２に測定を適用することによって、上記したセミコンダクタ・オン・インシュレータ構造物の絶縁破壊電荷量ＱBDを測定した。
【０１０４】
これらの検査で、ＳＯＩ構造物上に形成したコンデンサのサイズは、ＡOX＝６４００μｍ2およびＴOX＝２５ｎｍであると考えられる。
【０１０５】
１２ｎｍの厚さのシリコン層および２５ｎｍの厚さの埋め込み酸化物層を含むＳＯＩ構造物について本発明者らが測定したところ、絶縁破壊電荷量ＱBDは１〜５Ｃ／ｃｍ2であり、典型的には３Ｃ／ｃｍ2のオーダーであった。
【０１０６】
そのようなＱBD値は、ゲート酸化物について通常測定される値に比べ、著しく小さい。
【０１０７】
実際、ゲート酸化物を構成する厚さ２５ｎｍの熱酸化物のＱBD値は、１０Ｃ／ｃｍ2のオーダーであり、２０Ｃ／ｃｍ2程度の高い値となることもある。
【０１０８】
この違いは、ＳＯＩ構造物の製造がゲート酸化物の製造と異なること、とりわけ接合工程を含むという事実によって説明されうる。
【０１０９】
すでに刊行物では、ゲート酸化物に関する絶縁破壊電荷量ＱBDの低下を説明する仮説が報告されている。
【０１１０】
関連する文献は、WK MeyerとDL Crookによる論文Proc. Int. Reliability Physics Symposium, p. 242 (1983)と、S. Holland, IC Chen, TP MaおよびC. Huによる論文IEEE Electron Device Letters, 5, p. 302 (1984)である。
【０１１１】
しかし、それらの論文で議論されている酸化物の信頼性の課題は、ＣＭＯＳ技術におけるゲート酸化物の形成に特有のものである。
【０１１２】
本発明者らは、さらに、接合界面および誘電体層に存在する水素原子を除去する効果のある長時間の熱処理をＳｅＯＩ構造物に適用することで、誘電体層の絶縁破壊電荷量ＱBDを、ゲート酸化物について得られる絶縁破壊電荷量と同程度のレベルまで大幅に増加させることができることを立証している。
【０１１３】
そのような長時間の熱処理は、ＳＯＩ構造物の仕上げ工程（研磨、エッチングなど）の後に実施してもよいし、破砕後に実施し、続いて上記の仕上げ工程を同様に行うこともできる。
【０１１４】
本明細書において「長時間」とは、２分間以下の処理時間であるＲＴＡおよびＲＴＰ処理とは対照的に、３分間以上、好ましくは５分間以上の処理時間を意味している。
【０１１５】
図３は、熱処理の時間ｔ（時間）および温度Ｔに応じて、前述のコンデンサのＱBD値を示すグラフである。
【０１１６】
このグラフは、高い温度での熱処理がＱBD値を増加させることができ、熱処理の温度が主要な因子であることを示している。
【０１１７】
実際、たとえ熱処理が約５分間続くだけであるとしても、１１００℃より高い温度で行われるならば、ＱBD値は３倍にまで向上する。
【０１１８】
例えば、厚さ１２ｎｍのシリコン層および厚さ２５ｎｍの酸化物層を含むＳＯＩ構造物について、最終的なＱBD値は、１０５０℃で２時間処理を行うことで８Ｃ／ｃｍ2のオーダーを有し、１１００℃で２時間処理を行うことで１０Ｃ／ｃｍ2のオーダーを有し、１２００℃で１時間処理を行うことで１１Ｃ／ｃｍ2のオーダーを有する。
【０１１９】
他の例において、厚さ１２ｎｍのシリコン層および厚さ１０ｎｍの誘電体層であるＳＯＩ構造物について、１２００℃で５分間の熱処理後、最大で１５Ｃ／ｃｍ2の最終的なＱBD値が測定される。
【０１２０】
図４は、熱処理温度に応じて絶縁破壊電荷量ＱBDが進展することを示すグラフであり、処理温度は２時間としている。
【０１２１】
また、熱処理時間の長さを延長することは、ＱBD値の増加に寄与しない。
【０１２２】
上記の通り、ＳｅＯＩ構造物に対して、熱処理は、有利には、１０００〜１２５０℃、好ましくは１１００℃のオーダーで実施され、３分間〜１００時間、好ましくは５分間〜２時間かけて実施される。
【０１２３】
熱処理は、どのような適切な装置で行われてもよい。
【０１２４】
したがって、熱処理は、炉、例えば、東京エレクトロン社（ＴＥＬ）、ASM International社または日立国際電気社製の炉で実施されてもよい。
【０１２５】
あるいは、熱処理は、ＲＴＰ処理の通常の時間を越えるまで熱処理を拡大して、ＲＴＰ装置で実施されてもよい。
【０１２６】
熱処理時の雰囲気は、アルゴンを単独で、または窒素と混合して、含んでいることが好ましい。
【０１２７】
その方法一つの実施において、雰囲気がアルゴンで構成される場合に誘電体層の酸化物が分解すること、または、雰囲気が窒素を含む場合における半導体層の孔食を防ぐことができる保護層を用いて、封じ込めるか半導体層の表面を被覆することによって、ＳＯＩ構造物が保護される。
【０１２８】
保護層は、有利には、熱酸化または堆積によって形成された酸化物層である。
【０１２９】
この場合、熱処理時の雰囲気は、構造物の処理に関して、特に作用しない。
【０１３０】
したがって、わずかに酸化性の雰囲気が想定されうる。
【０１３１】
図５は、図３に示すＳＩＭＳプロファイルと同様の構造物に熱処理を施した後のＳＩＭＳプロファイルを示している。
【０１３２】
ここでは、構造物に１１００℃で２時間の熱処理を実施した。
【０１３３】
熱処理後に測定されたＱBD値は、１０Ｃ／ｃｍ2である。
【０１３４】
さらに、水素の表面密度は５×１０13ａｔｏｍｓ／ｃｍ2のオーダーとなり、熱処理前の値と比べて約１０倍小さい値となった（熱処理前に測定されたＱBD値は３Ｃ／ｃｍ2である）。
【０１３５】
また、水素密度は、ＳＯＩ構造物の深さに沿って、熱処理前の結果と比べて、はるかに均一であることがわかる。
【０１３６】
特に、接合界面Ｉでの濃度ピークは観測されず、これは界面欠陥および酸化物層に捕獲された水素が、拡散現象によって取り除かれたことを示している。
【０１３７】
絶縁破壊電荷量は、有利には、セミコンダクタ・オン・インシュレータ型構造物について、熱処理前または熱処理後に測定されうる。
【０１３８】
このようにして、当該熱処理および仕上げプロセスの後に考慮される製造方法から得られる全てのウェーハについて、所定の閾値を達成するために適用されるべき熱処理条件（温度、時間）を選択することが可能となる。
【０１３９】
閾値は、ＳｅＯＩ構造物の用途によって変化する可能性がある。
【０１４０】
したがって、フラッシュメモリ用途では、１０Ｃ／ｃｍ2のオーダーの電荷量ＱBDが望ましい。
【０１４１】
一方、他の用途では、必要とする電荷量ＱBDは小さくてもよく、１０Ｃ／ｃｍ2より小さい電荷量ＱBD、例えば２〜４Ｃ／ｃｍ2で十分な場合もある。
【０１４２】
熱処理のパラメーターを決定するために、有利には、図４に示すような曲線が使用される。
【０１４３】
結果的に、仕上げ後のＳｅＯＩ構造物で測定された電荷量ＱBDが、１または２Ｃ／ｃｍ2のオーダーの値である場合、最終的に１０Ｃ／ｃｍ2の電荷量ＱBDを達成するためには、熱処理は、好ましくは１１５０〜１２００℃の温度で、および／または１〜２時間実施される。
【０１４４】
一方、ＳｅＯＩ構造物の仕上げ後に測定された電荷量ＱBDが、４または５Ｃ／ｃｍ2の値である場合、最終的に１０Ｃ／ｃｍ2の電荷量ＱBDを達成するためには、熱処理は、好ましくは１１００〜１１５０℃の温度で、および／または５分間〜１時間実施される。
【０１４５】
絶縁破壊電荷量は、また、セミコンダクタ・オン・インシュレータ型構造物の一群を製造している間に測定されてもよい。
【０１４６】
この目的のため、長時間の熱処理後に一群から一つの構造物を抽出し、実際にそれが期待値を有していることを確認するために、その絶縁破壊電荷量を測定する。
【０１４７】
もし、電荷量ＱBDが期待値よりも小さい値であれば、このことは、方法のパラメーターが適切でなく、失敗の理由を特定してそれを修正するように分析が実施されてもよいことを意味している可能性がある。
【図１Ａ】
2015513802.tif 000005
【図１Ｂ】
2015513802.tif 000006
【図１Ｃ】
2015513802.tif 000007
【図１Ｄ】
2015513802.tif 000008
【図２】
2015513802.tif 000009
【図３】
2015513802.tif 000010
【図４】
2015513802.tif 000011
【図５】
2015513802.tif 000012
【国際調査報告】
2015513802.tif 000013
2015513802.tif 000014
2015513802.tif 000015