(57)【要約】現在の発明は半導体メモリー技術に関します。    より具体的には、現在の発明は、電気的に浮かぶ身体トランジスターおよびアクセス・トランジスタを含む半導体記憶装置に関します。メモリーセルは実施方法と共に第１のトランジスターおよび第２のトランジスターを含みます。半導体メモリセル、配列、および作動するメソッドは明らかにされます。ある場合においては、メモリセルは２安定浮体トランジスタとアクセスデバイスを含んでいます；  両安定した浮体トランジスターおよびアクセス装置は、直列に電気的に接続されます。
2015513216.tif 000002
【特許請求の範囲】
【請求項１】
半導体メモリー・セルは次のものを含みます：
トランジスタ浮いて双安定体  そして、アクセスデバイス；前述の２安定した浮体トランジスタと前述のアクセスデバイスは電気的に連続的に接続されます。
【請求項２】
請求項１の半導体メモリセル；  前述のアクセスデバイスはモス・トランジスタを包括します。
【請求項３】
請求項１の半導体メモリセル；  前述のアクセスデバイスはバイポーラトランジスタを包括します。
【請求項４】
請求項２の半導体メモリセル；  前述のアクセストランジスタには、前述の２安定浮体トランジスタと同じ伝導率タイプがあります。
【請求項５】
請求項２の半導体メモリセル；    前述のアクセストランジスタには、前述の２安定した浮体トランジスタのものと異なった伝導率タイプがあります。．
【請求項６】
請求項１の半導体メモリセル；    前述の２安定した浮体トランジスタは埋まっている井戸の地域を包括します。
【請求項７】
請求項１の半導体メモリセル；    前述の２安定した浮体トランジスタは複数のポート浮体トランジスタを包括します、そして、前述のアクセスデバイスは複数のアクセストランジスタを包括します。
【請求項８】
請求項７の半導体メモリセル；    前述の２安定した浮体トランジスタは二元的なポート浮体トランジスタを包括します、そして、前述のアクセスデバイスは２個のアクセストランジスタを包括します。
【請求項９】
半導体メモリー・セルは次のものを含みます：
最初のボディーの最初のトランジスタ；  
２番目のボディーがある２番目のトランジスタ；
前述の１番目と２番目のボディーで基本的な基板；
前述の最初のボディーと２番目のボディーの前述の下層と少なくとも１つの間で挿入された埋込層；
前述の最初のボディーに連絡する最初のソース領域；
前述の最初のソースの線地域と切り離されて、前述の最初のボディーに連絡する最初のドレイン領域；
前述の最初のボディーから隔離された最初のゲート；
２番目の前述のボディーから前述の最初のボディーを隔離する絶縁部材；
２番目の前述のボディーに連絡するセカンドソース領域；
２番目のドレイン領域は前述のセカンドソース領域と２番目の前述のボディーに連絡するのから分離しました。  そして、
２番目のゲートは２番目の前述のボディーを隔離しました。
【請求項１０】
請求項９の半導体メモリセル；  前述の最初のゲートは前述の最初のソース領域と前述の最初のドレイン領域の間に位置決めされます；  ２番目の前述のゲートは前述のセカンドソース領域と２番目の前述のドレイン領域の間に位置決めされます。
【請求項１１】
請求項９の半導体メモリセル；  前述の最初のトランジスタは浮体トランジスタです、そして、２番目の前述のトランジスタはアクセストランジスタです。
【請求項１２】
請求項９の半導体メモリセル；  前述の最初のボディーは浮体です、そして、２番目の前述のボディーは、電気的に前述の下層につなげられた井戸の地域です。
【請求項１３】
請求項９の半導体メモリセル；  前述の最初のドレイン領域は電気的に前述のセカンドソース領域につなげられます。
【請求項１４】
請求項９の半導体メモリセル；  上述の最初の体には、Ｐ型導電性タイプとｎ型導電性タイプから選ばれる最初の伝導率タイプがあります、そして、上述の第２の体には、上述の最初の伝導率タイプがあります；  上述の最初のソース地域と二次供給者地域と最初の排水管地域と第２の排水管地域は、第２の伝導率タイプを言われたＰ型導電性とｎ型導電性から選んでおきます、  そして、上述の最初の伝導率タイプは、上述の第２の伝導率タイプと異なります。
【請求項１５】
請求項９の半導体メモリセル；前述の最初のボディーは浮体です、そして、２番目の前述のボディーは、電気的に前述の埋込層につなげられる井戸の地域です；  上述の最初の体には、Ｐ型導電性とｎ型導電性から選ばれる最初の伝導率タイプがあります、そして、２番目の前述のボディーで、前述のｐ−タイプ伝導率とｎ型導電性から２番目の伝導率タイプを選び、また、前述の第１の導電型は、前述の第２の導電型とは異なる。
【請求項１６】
請求項９の半導体メモリセル；  前述の半導体メモリー・セルは対照セルを含む；  さらに次のものを含む前述の対照セル：
上述の最初のソース地域と最初の排水管地域は別として間隔をあけられて、上述の最初の体に接触している感覚線地域；上述の最初の体には、Ｐ型導電性とｎ型導電性から選ばれる最初の伝導率タイプがあります；上述の感覚線地域には、上述の最初の伝導率タイプがあります。
【請求項１７】
請求項９の半導体メモリセル；  前述の第１の排水管地域は、前述の第２のゲートに電気的に接続されます。
【請求項１８】
請求項９の半導体メモリセル；  前述の第１のトランジスターは浮体トランジスターです。また、前述の第２のトランジスターは浮体トランジスターです。
【請求項１９】
請求項９の半導体メモリセル；  前述の１番目と２番目浮体トランジスターは補足的な電流を格納するように構成されます。
【請求項２０】
請求項９の半導体メモリセル；  少なくとも前述の最初のボディーと２番目のボディーの１つは２安定した浮体です。
【請求項２１】
半導体メモリー・セルは次のものを含みます：  
浮体を備えた最初のトランジスター；
前述の浮体の下の埋込層；  前述の埋込層上の電圧の適用は、前述のメモリーセルの状態を維持します；  そして
第２のトランジスター；
前述の１番目と２番目トランジスターは、直列に接続されます。
【請求項２２】
半導体メモリー・セルは次のものを含みます：  
両安定した浮体トランジスター；  そして
浮かぶゲート・トランジスター。
【請求項２３】
半導体メモリー・セルは次のものを含みます：
最初の両安定した浮体トランジスター；  そして
第２の両安定浮体トランジスター；
前述の浮かぶ１番目と２番目身体トランジスターは補足的な電流を格納するように構成される。．
【請求項２４】
両安定した浮体トランジスターおよびアクセス・トランジスタを備えた半導体メモリー・セルのオペレーションの方法；  それは次のものを含んでいる：
アクセス・トランジスタをつけるためにアクセス・トランジスタに電圧をかけます；  そして
アクセス・トランジスタの活性化によりオペレーション用のメモリーセルの選択を助。
【請求項２５】
クレーム２４の方法：  前述のオペレーションは、浮体トランジスターの状態を感じるためにメモリーセルによってモニタリング流れを含む、読まれたオペレーションです。
【請求項２６】
クレーム２４の方法：  前述のオペレーションは書き込みロジック−１オペレーションである；  アクセス・トランジスターにかけられた電圧は、アクセス・トランジスターのビット・ライン・ターミナルに適用された肯定的なバイアスである、  また、アクセス・トランジスタは浮体トランジスターの排水管地域に前述の正バイアスを配達します。
【請求項２７】
クレーム２６の方法は、衝突電離メカニズムによって穴の生成を最大限にするためにさらに浮体トランジスターを逸脱させます。
【請求項２８】
クレーム２６の方法：  バイアスは、アクセス・トランジスタの発源地を浮かばせるためにアクセス・トランジスタにかけられた電圧にかけられます；  前述の方法は、さらに容量結合によって浮体トランジスターの浮体の可能性を増加させ。  
【請求項２９】
クレーム２４の方法：  前述のオペレーションは書き込みロジック−０オペレーションです；  アクセス・トランジスタにかけられた電圧は負バイアスです、また、アクセス・トランジスタは浮体の排水管部分に前述の負バイアスを配達します。
【請求項３０】
クレーム２４の方法：  前述のオペレーションは活発な低い読まれたオペレーションです。
【請求項３１】
クレーム２４の方法：  前述のオペレーションは活発な最低値書き込みロジック−１オペレーションです。
【請求項３２】
クレーム２４の方法：  前述のオペレーションは、浮体トランジスターの状態を感じるメモリーセルによって読まれたオペレーション・モニタリング流れです；  また、アクセス・トランジスターをつけるために応用の電圧は０である。
【請求項３３】
クレーム２４の方法：  前述のオペレーションは書き込みロジック−１オペレーションです；  アクセス・トランジスタにかけられた電圧はアクセス・トランジスタのワード線端子に０の電圧をかけることを含みます；  また、書き込みロジック−１オペレーションは結合するバンド・トンネリング・メカニズムによって行なわれます。
【請求項３４】
クレーム２４の方法：  前述のオペレーションは書き込みロジック−１オペレーションです；  アクセス・トランジスタにかけられた電圧はアクセス・トランジスタのワード線端子に０の電圧をかけることを含みます、また、書き込みロジック−１オペレーションは衝突電離メカニズムによって行なわれます。
【請求項３５】
クレーム２４の方法：  前述のオペレーションは書き込みロジック−１オペレーションです。また、アクセス・トランジスタにかけられた電圧は、アクセス・トランジスタの発源地を浮かばせるために偏見的である正の電圧です；  前述の方法は、さらに容量結合によって浮体トランジスターの浮体の可能性を増加させ。    
【請求項３６】
クレーム２４の方法：  前述のオペレーションは書き込みロジック−０オペレーションです。また、アクセス・トランジスタにかけられた電圧は、アクセス・トランジスタのワード線ターミナルに適用された正バイアスです。
【請求項３７】
クレーム２４の方法：  前述のオペレーションは書き込みロジック−０オペレーションおよび電圧です、当てはまられた、アクセス・トランジスタのワード線ターミナルは、浮体トランジスターの排水管地域に適用されたそれより多くの負バイアスです。
【発明の詳細な説明】
【技術分野】
【０００１】
（発明のフィールド）
現在の発明は半導体メモリー技術に関します。    より具体的には、現在の発明は、電気的に浮かぶ身体トランジスターおよびアクセス・トランジスタを含む半導体記憶装置に関します。
【背景技術】
【０００２】
（発明の背景）
半導体記憶装置はデータを格納するために広範囲に使用されます。    メモリ素子は２つ一般型によって特徴づけることができます：    揮発性で不揮発性です。  スタティックＲＡＭ（ＳＲＡＭ）とダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）のような不安定なメモリデバイスは、力がそれに連続的に供給されないとき、その中で格納されるデータを失います。
【０００３】
電気的に浮いている人体効果に基づくＤＲＡＭは提案されました。  （例えば，「コンデンサーなしの１Ｔ−ドラムセル」を見てください，Ｓ．Ｏｋｈｏｎｉｎら，  ページ８５−８７，  ＩＥＥＥ電子デバイスの手紙，  ｖｏｌ．２３，  Ｎｏ．２，  ２００２年２月及び  “ＳＯＩで１トランジスタ利得のセルを使用するメモリ設計”，  Ｔ．大澤  ｅｔ  ａｌ．，  ｐｐ．  １５２−１５３，  技術ダイジェスト，  ２００２  ＩＥＥＥ国際固体回路会議，  ２００２年２月）  ．  そのようなメモリは、従来の１Ｔ／１Ｃメモリーセルの中で使用されるコンデンサーを除去します，  それで、より少ない特徴サイズに下げるのがより簡単な。さらに、そのようなメモリは、従来の１Ｔ／１Ｃメモリーセルのそれとのより小さなセル幅の比較を考慮に入れます。
【０００４】
ＷｉｄｊａｊａとＯｒ−バッハは浮体トランジスタを組み込む２安定したＳＲＡＭセルについて説明します。そこでは、１つ以上の安定状態が各メモリセルのために存在しています。（例えば、Ｗｉｄｊａｊａらに米国特許出願パブリケーション２０１０／００２４６２８４番に述べられていたように，  タイトルのある“半導体メモリー  浮体トランジスターを持っていることまた作動する方法”  そして、米国の特許出願公表Ｎｏ．２０１０／００３４０４１，  “浮体トランジスターを備えた半導体記憶装置から作動する方法シリコン制御整流器原理の使用”，  両方が、その参照によって全体としてここにここに取り入れられます）。この両安定は応用のバック・バイアスにより達成されます，  どれが衝撃イオン化を引き起こしますかそして，  漏出流れのチャージを補うために穴を生成しますそして再結合。
【０００５】
メモリーセルの列およびカラムを含むメモリアレイの中で、  メモリーセルに対するオペレーションは、周囲のメモリーセルの中で行なわれた変更を引き起こすかもしれない、多くの場合、ディスターブと呼ばれている状態。よくなる連続必要があります。そして、メモリ・セルで抵抗を妨げ。  ２−トランジスタ・メモリ・セル、例えば、述べられていたように  “キャパシタレス対のトランジスタ・ランダム・アクセス・メモリ  （ＴＴＲＡＭ）  ＳＯＩ上”，  Ｆ．  Ｍｏｒｉｓｈｉｔａ  ｅｔ  ａｌ．，  カスタムＩＣ会議，  ２００５，  ｐｐ．  ４３５−４３８，  “システム・レベルのパワーマネジメントのための可変な強化されたＴＴＲＡＭマクロは記憶を統一”，  Ｆ．  Ｍｏｒｉｓｈｉｔａ  ｅｔ  ａｌ．，  固体回路、ＩＥＥＥジャーナル、Ｖｏｌ．  ４２、Ｎｏ．  ４（２００７），  ｐｐ．  ８５３−８６１，  “高密度の拡張性のある一対のトランジスターＲＡＭ  （ＴＴＲＡＭ）  確認と制御のためにＳＯＩプラットホーム記憶ＩＰ”，  Ｋ．  Ａｒｉｍｏｔｏ  ｅｔ  ａｌ．，  固体回路、ＩＥＥＥジャーナル、Ｖｏｌ．  ４２、Ｎｏ．  １１  （２００７），  ｐｐ．  ２６１１−２６１９，  及び  “拡張性のあるＥＴ２ＲＡＭ  （ＳＥＴＲＡＭ）確認と制御のためにＳＯＩプラットホーム記憶ＩＰ”，  Ｋ．  Ａｒｉｍｏｔｏ  ｅｔ  ａｌ．，  ｐｐ．  ４２９−４３２，  カスタムＩＣ会議，  ２００６，  メモリーセルの乱す抵抗を改善するためにこれによってここに全体として組込まれます。
【発明の概要】
【課題を解決するための手段】
【０００６】
（発明の概要）
続行が改良する必要がある発明アドレスは、メモリセル操作の間、それを達成するのにアクセストランジスタを使用することによって、抵抗を擾乱します。
【０００７】
本発明の１つの局面で、  半導体メモリセルは：    ２安定浮体トランジスタ；    アクセスデバイス；ここで２安定浮体トランジスタそしてアクセスデバイス電気的に直列に接続されます。
【０００８】
少なくとも１つの具体化で、  アクセス装置は金属酸化物半導体トランジスタを含みます。
【０００９】
少なくとも１つの具体化で、アクセス装置はバイポーラ・トランジスタを含みます。
【００１０】
少なくとも１つの具体化で、アクセス・トランジスタは、双安定浮いている体トランジスタと同じ伝導率タイプに属しています。
【００１１】
少なくとも１つの具体化で、アクセストランジスタには、２安定した浮体トランジスタのものと異なった伝導率タイプがあります。
【００１２】
少なくとも１つの具体化で、双安定浮いている体トランジスタは、よく埋まる地域から成ります。
【００１３】
少なくとも１つの具体化で、両安定した浮体トランジスターは複合のポート浮体トランジスターを含みます、また、アクセス装置は多元接続性トランジスターを含みます。
【００１４】
少なくとも１つの具体化で、両安定した浮かぶ身体トランジスターはデュアル・ポート浮かぶ身体トランジスターを含む、そして、アクセスデバイスは２個のアクセストランジスタを包括します。
【００１５】
現在の発明の別の様相の中で、半導体メモリー・セルは次のものを含んでいる：  最初の本体を備えている最初のトランジスタ；  第２の本体を備えている第２のトランジスタ；  第一および第二の体の両方ともの下のサブストレート；  埋め込み層は、基板と、第１の本体と第２本体の少なくとも一方との間に配置され；  最初の体に接触する最初のソース地域；最初の地域の排水管は最初の発源地と区別され、最初の身体に接して；  最初の身体から隔離された最初のゲート；  第２の体から最初の体を絶縁している絶縁部材；  第２の体に接触している二次供給者地域；  二次供給者地域から切り離される第２の排水管地域そして、第２の体に接触すること；  第２の体から絶縁される第２の門。
【００１６】
少なくとも１つの具体化で、最初の門は、最初のソース地域と最初の排水管地域の間に位置します、そして、第２の門は、二次供給者地域と第２の排水管地域の間に位置します。
【００１７】
少なくとも１つの具体化で、最初のトランジスタは、トランジスタ体浮いているです  そして、第２のトランジスタは、アクセス・トランジスタです。
【００１８】
少なくとも１つの具体化で、最初の体は、浮いている体です  そして、第２の体は、サブストレートに電気的に関係があるウェル領域です。
【００１９】
少なくとも１つの具体化で、最初の排水管地域は、セカンドソース地域に電気的に接続されます。
【００２０】
少なくとも１つの具体化で、最初の体には、Ｐ型導電性タイプとｎ型導電性タイプから選ばれる伝導率タイプがあります、ここで  第２の身体には最初の導電型があります、そしてここで１番目およびセカンドソース地方の各そして第一および第二の排水管地方、Ｐ型導電性タイプとｎ型導電性タイプから選ばれる第２の伝導率タイプがあってそしてここで最初の伝導率タイプは、第２の伝導率タイプと異なります。
【００２１】
少なくとも１つの具体化で、最初の体は、浮いている体です  また、第２の身体は埋込層に電気的に接続された井戸地域です、ここで最初の体には、Ｐ型導電性タイプとｎ型導電性タイプから選ばれる伝導率タイプがあります、そしてここで第２の体には、Ｐ型導電性タイプとｎ型導電性タイプから選ばれる第２の伝導率タイプがあります、そしてここで最初の導電型は第２の導電型とは異なります。
【００２２】
少なくとも１つの具体化で、半導体メモリー・セルは対照セルを含みます、対照セルはさらに次のものを含みます：    センス・ライン地域は最初の発源地とは別に一定間隔で配置されるそして、最初の排水管地域；  さらに、それは最初の身体と接触する、ここで最初の体には、Ｐ型導電性タイプとｎ型導電性タイプから選ばれる伝導率タイプ１があります、そしてここで線地域が伝導率タイプＮｏ．１を持つという感覚。
【００２３】
少なくとも１つの具体化で、最初の排水管地域は、第２のゲートに電気的に接続される。
【００２４】
少なくとも１つの具体化で、  最初のトランジスターは浮体トランジスターです  そして、第２のトランジスタは、体浮いているトランジスタです。
【００２５】
少なくとも１つの具体化で、１番目と２番目の浮体トランジスタは、補足的な充電を保存するために構成されます。
【００２６】
少なくとも１つの具体化で、第１および第２の本体の少なくとも一方は、双安定である浮体。
【００２７】
本発明のもう一つの側面では、半導体メモリセルは：  本体を浮いている備えている最初のトランジスタ；体浮いているの下の埋込層、ここで埋込層における電圧のアプライはメモリセルの状態を維持します；そして、２番目のトランジスタ；そこでは、１番目と２番目トランジスターは直列に接続されます。
【００２８】
本発明のもう一つの側面では、半導体メモリセルは：２−安定浮体トランジスタ；そして、トランジスタ門浮い。
【００２９】
本発明のもう一つの側面では、半導体メモリセルは：  最初２−安定浮体トランジスタ；そして、第２−安定浮体トランジスタ；ここで１番目と２番目の浮体トランジスタは、補足的な充電を保存するために構成されます。
【００３０】
本発明のもう一つの側面では、２安定した浮体トランジスタとアクセストランジスタがある半導体メモリセルが含む運用法：アクセストランジスタをつけるためにアクセストランジスタに電圧をかけます；そして、作動のためにアクセス・トランジスタを動かすためにメモリ・セルの選択を援助すること。
【００３１】
少なくとも１つの具体化で、オペレーションは浮体トランジスターの状態を感じるためにメモリーセルによって流れを読みモニターすることです。
【００３２】
少なくとも１つの具体化で、オペレーションは書き込みロジック−１オペレーションです、ここでアクセストランジスタにかけられた電圧は、アクセストランジスタのビット線端末に付けられた正バイアスです、  そしてここでアクセストランジスタは浮体トランジスタのドレイン領域に正バイアスを向かわせます。
【００３３】
少なくとも１つの具体化で、方法は、影響イオン化メカニズムによって穴生成を最大にするために浮いている体トランジスタを偏らせることを更に含みます。
【００３４】
少なくとも１つの具体化で、アクセス・トランジスタに印加される電圧は、アクセス・トランジスタのソース地域が浮く原因になるために偏ります；容量結合によって浮体トランジスターの浮体の可能性を増加させることをさらに含む方法。  
【００３５】
少なくとも１つの具体化で、操作は、内−０論理書込み動作である，  アクセス・トランジスタに印加される電圧が否定的な偏りであるその点で、  そしてここでアクセストランジスタは浮体トランジスタのドレイン領域に否定的偏見を向かわせます。
【００３６】
少なくとも１つの具体化で、活動は、活発な低い読込み操作です。
【００３７】
少なくとも１つの具体化で、オペレーションは活発な最低値−１書き込みロジックオペレーションである。
【００３８】
少なくとも１つの具体化で、オペレーションは、浮体トランジスターの状態を感じるためにメモリーセルによって流れを読みモニターすることです；そして、電圧が、つくのに申し込んだところでは、アクセストランジスタは零電圧です。
【００３９】
少なくとも１つの具体化で、オペレーションは書き込みロジック−１オペレーションである、アクセストランジスタにかけられた電圧は、アクセストランジスタのワード線端末に零電圧を付けるのを包括します、また、書き込みロジッ−１クオペレーションは結合するバンド・トンネリング・メカニズムによって行なわれます。
【００４０】
少なくとも１つの具体化で、オペレーションは書き込みロジック−１オペレーションである、アクセストランジスタにかけられた電圧は、アクセストランジスタのワード線端末に零電圧を付けるのを包括します、また、書き込みロジック−１オペレーションは衝突電離メカニズムによって行なわれます。
【００４１】
少なくとも１つの具体化で、オペレーションは書き込みロジック−１オペレーションである、そして、アクセス・トランジスタに印加される電圧は、アクセス・トランジスタのソース地域が浮く原因になるために偏る陽電圧です、容量結合によって浮体トランジスターの浮体の可能性を増加させることをさらに含む方法。  
【００４２】
少なくとも１つの具体化で、オペレーションは書き込みロジック−０オペレーションである、そして  、そこでは、アクセス・トランジスタにかけられた電圧は、アクセス・トランジスタのワード線ターミナルに適用された正バイアスです。
【００４３】
少なくとも１つの具体化で、オペレーションは書き込みロジック−１オペレーションである、そして  、アクセス・トランジスタのワードライン・ターミナルに印加される電圧は否定的な偏りですこれどれが浮体トランジスターの排水管地域に適用された負バイアスより否定。  
【００４４】
および発明の他の特徴は、下記に述べより完全にられるようなメモリ素子および方法の詳細を読むことの上のその当業者たちに明白になるでしょう。
【図面の簡単な説明】
【００４５】
【図１Ａ】連続的に接続されるメモリ素子とアクセスデバイスを包括するメモリセルを図式的に示します図１Ａは、本発明のジェネリック具体化に従って。
【図１Ｂ】現在の発明の実施例によれば、メモリ素子が両安定した浮体装置である場合、図１Ｂは概略的に図１Ａのメモリーセルの等価回路表現を説明します。
【図２Ａ】図２Ａは、現在の発明によるメモリーセルの略図です。
【図２Ｂ】現在の発明のもう一つの実施例によれば、図２Ｂは、浮いている体トランジスタの排水管地域とアクセス・トランジスタのソース地域が別々の導電素子によってつながれるメモリ・セルの略図です。
【図２Ｃ】図２Ｃは、現在の発明の実施例によるメモリ・セルの略図です。
【図３Ａ】現在の発明の実施例によれば、図３Ａは図２Ａまたは図２Ｂの一部のメモリ・セルの等価回路代表です。
【図３Ｂ】図３Ｂは図２Ａまたは２Ｂの浮いている体トランジスタの二極式装置の等価回路代表です、どれが現在の発明の実施例によって出所ライン地域、浮体地域および排水管地域によって形成されるか。
【図４Ａ】本発明の別の具体化に従って、図４Ａはメモリセル示しを図式的にます。
【図４Ｂ】アクセスデバイスが図４Ａに関して説明されたタイプのバイポーラトランジスタであるメモリセルの横断面図を図式的に図４Ｂ示します、本発明の具体化に従って。
【図５】図５は、概略的に現在の発明の実施例によれば、メモリアレイを作るために連結された図３Ａ−３Ｂの中で示されるタイプの多細胞を説明します。
【図６】図６は、現在の発明のもう一つの実施例によって一緒にメモリアレイを製造する図３Ａ−３Ｂで示されるタイプの複数の細胞を図式的に例示します。
【図７】図７は本発明の具体化に従ってメモリ配列に実行された引き延ばし作戦を図式的に示します。
【図８】図８は、図７の配列のメモリーセルのターミナル上で適用された典型的なバイアス条件を説明します。
【図９Ａ】図９Ａは、バイポーラ固有のデバイスを特徴づけるエネルギー帯図形を示します、本発明の具体化に従って、浮いている体内の領域がいつ、陽電荷であるか、そして、正バイアスはメモリセルの埋まっている井戸の地域に付けられます。
【図９Ｂ】図９Ｂは、固有の二極式装置のエネルギー帯図を表します  浮いている体内の領域が中立的に帯電したされるときそして、本発明の具体化に従って、正バイアスはメモリセルの埋まっている井戸の地域に付けられます。
【図９Ｃ】図９Ｃは、現在の発明の実施例によれば、浮体の潜在的なＶの機能として浮体地域に、あるいはその地域から流れ込む正味電流１番のグラフを示します。
【図９Ｄ】本発明の具体化に従って、図９Ｄはメモリセルのポテンシャルエネルギー面（ＰＥＳ）の概要のカーブを示しています。
【図９Ｅ】図９Ｅは本発明の具体化に従ってＢＷ端末につなげられた埋まっている井戸の地域に付けられた可能性の関数としてメモリセルの浮いている体内の領域に格納された料金を例証します。
【図１０】図１０は、現在の発明の実施例によるメモリアレイ上で行なわれたオペレーションを保持する選択肢を概略的に説明します。
【図１１】図１１は、図１０の配列のメモリ・セルのターミナルで適用される典型的な偏り状況を例示します。
【図１２】図１２は本発明の具体化に従ってメモリ配列に実行された読書操作を図式的に示します。
【図１３】図１３は、読書操作を実行するためにメモリセルの端末で適用されたバイアス条件を例証します。
【図１４】図１４は、現在の発明の実施例によるメモリアレイ上で行なわれた書き込みロジック−１オペレーションを概略的に説明します。
【図１５】図１５は、書き込みロジック−１オペレーションを行なうためにメモリーセルのターミナル上で適用されたバイアス条件を説明します。
【図１６】図１６は、現在の発明の実施例によるメモリアレイ上で行なわれた代替の書き込みロジック−１オペレーションを概略的に説明します。
【図１７】図１７は、代替の書き込みロジック−１オペレーションを行なうためにメモリーセルのターミナル上で適用されたバイアス条件を説明します。
【図１８】図１８は、選択肢が現在の発明の実施例によってメモリアレイの上で実行される容量継手によって論理−１活動を書くことを図式的に示します。
【図１９】図１９は、容量結合によって代替の書き込みロジック−１オペレーションを行なうためにメモリーセルのターミナル上で適用されたバイアス条件を説明します。
【図２０】図２０は、現在の発明の実施例によるメモリアレイ上で行なわれた書き込みロジック−０オペレーションを概略的に説明します。
【図２１】図２１は、書き込みロジック−０オペレーションを行なうためにメモリーセルのターミナル上で適用されたバイアス条件を説明します。
【図２２】図２２は、現在の発明の実施例によるメモリアレイ上で行なわれた代替の書き込みロジック−０オペレーションを概略的に説明します。
【図２３】図２３は、代替の書き込みロジック−０オペレーションを行なうためにメモリーセルのターミナル上で適用されたバイアス条件を説明します。
【図２４】図２４は、現在の発明の実施例によってメモリアレイの上で実行される活発な低い読込み操作を図式的に例示します。
【図２５】図２５は、アクティブ・ローが現在の発明の実施例によってメモリアレイの上で実行される論理−１活動を書くことを図式的に示します。
【図２６】図２７と図２６は、概略的に現在の発明の実施例によるフィン・タイプ・メモリーセル装置の横断面の略図を説明します。
【図２７】図２７と図２６は、概略的に現在の発明の実施例によるフィン・タイプ・メモリーセル装置の横断面の略図を説明します。
【図２８】図２８は、現在の発明の別の実施例によるメモリーセルの略図です。
【図２９】２９Ｂと図２９Ａは、現在の発明の別の実施例によるメモリーセルの概要の横断面の実例です。
【図３０】図３０は、概略的に図２９Ａ−２９Ｂの中で示されるメモリーセルの等価回路表現を説明します。
【図３１】図３１は概略的に図２９Ａ−２９Ｂのメモリ素子に本来的なバイポーラデバイスを説明します。
【図３２】図３２は、概略的にメモリアレイを作るために連結された図２９Ａ−２９Ｂの中で示されるタイプの多細胞を説明します。
【図３３】図３３は本発明の具体化に従ってメモリ配列に実行された引き延ばし作戦を図式的に示します。
【図３４】図３４は、現在の発明の実施例によってメモリアレイの上で実行される代替現状維持の手術を図式的に例示します。
【図３５】図３５は、現在の発明の実施例によってメモリアレイの上で実行される読込み操作を図式的に例示します。
【図３６】図３６は、概略的に書き込みロジック−１オペレーションを現在の発明の実施例によるメモリアレイ上で行なわれた結合するバンド・トンネリング・メカニズムで例証します。
【図３７】図３７は概略的に、現在の発明の実施例によるメモリアレイ上で行なわれる衝突電離メカニズムを使用して、書き込みロジック−１オペレーションを説明します。
【図３８】図３８は、概略的に現在の発明の実施例によるメモリアレイ上で行なわれた容量結合によって書き込みロジック−１オペレーションを説明します。
【図３９】図３９は、現在の発明の実施例によるメモリアレイ上で行なわれた書き込みロジック−０オペレーションを概略的に説明します。
【図４０】図４０は、現在の発明の実施例によるメモリアレイ上で行なわれた代替の書き込みロジック−０オペレーションを概略的に説明します。
【図４１】図４１は、現在の発明の実施例による浮かぶ身体メモリーセルの状態を感じるのに対照セルとして使用することができるメモリーセルの概要の横断面の実例である。
【図４２】図４２は、図２Ａ−２Ｃで示されるタイプの多細胞、および図４１に示されるタイプの対照セルを含むメモリアレイを概略的に説明します。
【図４３Ａ】図４３Ａは、現在の発明の別の実施例による対照セルの平面図の略図です。
【図４３Ｂ】図４３Ｂおよび４３Ｃは、図４３Ａのセルの概要の横断面の実例です；  はＩ−Ｉ’およびＩＩ−ＩＩに沿って得られます」ラインをそれぞれカットす。
【図４３Ｃ】図４３Ｂおよび４３Ｃは、図４３Ａのセルの概要の横断面の実例です；  はＩ−Ｉ’およびＩＩ−ＩＩに沿って得られます」ラインをそれぞれカットす。
【図４４】図４４は、図２Ａ−２Ｃで示されるタイプの多細胞、および図４３Ａ−４３Ｃで示されるタイプの対照セルを含むメモリアレイを概略的に説明します。
【図４５】図４５は、現在の発明の実施例によるメモリーセルの概要の横断面の実例です。
【図４６】図４６は、図４５に示されるタイプの多細胞を含むメモリアレイを概略的に説明します。
【図４７】図４７は本発明の具体化に従ってメモリ配列に実行された読書操作を図式的に示します。
【図４８】図４８は概略的に、現在の発明の実施例によるメモリアレイ上で行なわれた結合するバンド・トンネリング・メカニズムを使用して、書き込みロジック−１オペレーションを説明します。
【図４９】図４９は、現在の発明の実施例によるメモリアレイ上で行なわれた書き込みロジック−０オペレーションを概略的に説明します。
【図５０】図５０は、現在の発明の実施例によるメモリーセルの概要の横断面の実例です。
【図５１】図５１は、図５０に示されるタイプの多細胞を含むメモリアレイを概略的に説明します。
【図５２】図５２は、図５０に示されるタイプのメモリーセルの概要の平面図実例です。
【図５３】図５３は、現在の発明の別の実施例によれば、デュアル・ポート浮体トランジスターが直列に２つのアクセス・トランジスタに接続されるデュアル・ポート・メモリ・セルの略図です。
【発明を実施するための形態】
【００４６】
（発明の詳細記述）
現在のメモリデバイスと方法が記述される前に、この発明が記述される特定の具体化に限られていないことを理解すべきですそのように、もちろん、異なるかもしれません。  また、ここに使用された用語が、特定の実施例だけについて説明する目的のためにあって、制限であることを意図しないのが理解されることになっています、本発明の範囲が単に追加されたクレームで制限されるので。
【００４７】
さまざまな値を提供するところでは、各値が下限のユニットの１０番目に介入するのが理解されます、文脈が別の方法で明確に命令しない場合。  また、上下限の間の範囲は明確に明らかにされます。  述べられた範囲のどんな額面や介在する値とその述べられた範囲のいかなる他の述べられたか介在する値の間のそれぞれのよりわずかな範囲は本発明の中包含されます。    これらのより小さな範囲の上部および下限は、範囲に独立して含まれているか除外されるかもしれない。また、どちらか、どちらあるいは両方の範囲がより小さな範囲に含まれている範囲もそれぞれ、発明（定期の範囲中の任意の特に除外された限界に従う）内に包含される。  また、述べられた範囲が限界の１か両方を含んでいるところでは、含まれている限界のどちらかか両方を除いた範囲は本発明で含められています。
【００４８】
もし他の方法で定義されなかったならば、ここに使用される技術的および科学用語はこの発明が属する芸術の通常の技術のうちの１つによって一般に理解されるのと同じ意味を持ってい。類似したかここに記述されるそれらに等しいどんな方法と材料でも現在の発明の実行またはテストすること際に使われることができるが、好ましい方法と材料は現在記述されます。    方法および材料記述するために、ここに言及された出版物はすべて、参照によってここに組込まれます、どれに関して、その出版物が引用されます。
【００４９】
ここに、そして、添付の主張において使われるように、さもなければ前後関係がはっきり口述しない限り、単数形「ａ」、「ａｎ」と「ｔｈｅ」が複数指示物を含む点に注意されなければなりません。  このように、たとえば、「細胞」への言及は複数のそのような細胞を含みます、そして、「ターミナル」への言及は当業者、などに知られて一つ以上のターミナルとその等価物への言及を含。
【００５０】
ここに議論された出版物は、本願の出願日に先立ってもっぱらそれらの開示に提供されます。ここで、現在の発明が事前の発明によってそのような出版に先だつ権利がないという告白として解釈されることになっていません。さらに、提供された公表の期日は独自に確認される必要があるかもしれない実際の公表期日と異なっているかもしれません。
【００５１】
図１Ａは概略的に現在の発明の実施例によってメモリーセル５０を説明します。メモリ素子５０Ｍおよびアクセス装置５０Ａ（それは直列に接続される）を含み。メモリセル５０は、説明されるようにメモリ素子とアクセスデバイスを包括するメモリセルのジェネリック表現です、そして、一般的に、ここに説明されたより特定の具体化を表します、例えば１００、１００Ｂ、１０２、１０４、１００Ｒ１、１００Ｒ２、２００、３００と５００。メモリ素子５０Ｍの機能はメモリーセル５０の状態を格納することです。また、それはアクセス装置５０Ａによってアクセスされます。    アクセス装置５０Ａはターミナルに接続されます、例えば、ワード線ターミナル７２および図１Ａの中で示されるようなビット・ライン・ターミナル７６は、メモリーセル５０の多くの列およびカラムを含むメモリアレイ中のメモリーセル５０を選択するために使用されます。メモリ素子５０Ｍおよびアクセス装置５０Ａの中でのように一連の接続では、同じ流れは装置の各々を通って流れます。したがって、アクセス装置５０Ａはターンオフに使用すあるいは、未選択のメモリーセル５０を外し読み取りまたは書き込みのオペレーション中に。
【００５２】
図１Ｂは現在の発明の実施例によれば、メモリーセル５０を説明します、どのメモリ素子５０Ｍで両安定した浮体装置です，  例えば、Ｗｉｄｊａｊａらに米国特許出願出版２０１０／００２４６２８４番に述べられていたように、タイトルがあります  “浮体トランジスターおよび作動する方法を備えた半導体メモリー”  （“Ｗｉｄｊａｊａ−１”），  米国特許出願公開番号第２０１０／００３４０４１号、“浮体トランジスタでシリコン制御整流器原則を使用することで半導体記憶装置を操作するメソッド”  （“Ｗｉｄｊａｊａ−２”），  米国特許出願公開番号第２０１２／０２１７５４９号、“浮体トランジスタが電気的にある非対称の半導体記憶装置”  （“Ｗｉｄｊａｊａ−３”）、そして米国特許出願公開番号第１３／７４６，５２３号、“電気的に浮かぶ身体を備えたメモリ素子”  （“Ｗｉｄｊａｊａ−４”）、どちらのすべてが、全体として、ここにその参照によってここに取り入れられますか）、また、アクセス装置５０Ａは金属酸化膜半導体（ＭＯＳ）トランジスターです。
【００５３】
現在の発明の実施例によるメモリデバイス１００の概要の断面見方は、図２Ａに示されます。    メモリ素子１００は２つのトランジスターを含む：電気的に浮かぶ身体２４を備えたトランジスター４０およびアクセス・トランジスター４２。たとえば、メモリ・セル１００は例えばｐ型最初の伝導率タイプのサブストレート１０を含みます。サブストレート１０はシリコンで典型的にできているが、たとえば、ゲルマニウム、シリコン・ゲルマニウム、ヒ化ガリウム、カーボンナノチューブまたは他の半導体材からも成るかもしれ。発明のいくつかの実施例では、基板１０は半導体ウェーハのバルク材になりえる。他の具体化の中で、基板１０は最初の導電型の井戸になりえる、どちらかに埋め込まれていた、第２の導電型の井戸、あるいは、二者択一で、第２の導電型の半導体ウェーハの大部分の中で、ｎ−タイプ（図の中で示されない）のように、設計選択の問題としてあります。説明を単純化するために、サブストレート１０は通常図２Ａの中でそのままの半導体大きさ材料として引かれます。
【００５４】
また、浮体トランジスタ４０は２番目の伝導率タイプの埋込層領域３０を包括します、ｎ−タイプなどのように、例えば；最初の伝導率タイプの例えば、ｐ−タイプなどの浮いている体内の領域２４；また例えばｎ−タイプのような第２の導電型の出所／排水管地方１６および１８。
【００５５】
埋込層３０は基板１０の資料上でイオン注入プロセスによって形成されるかもしれません。あるいは、埋込層３０は、基板１０の上にエピタクシーによって成長することができます。
【００５６】
最初の導電型の浮体地域２４は表面１４によってトップ上で制限されます、ソース行地域１６、排水管地域１８と、絶縁層６２、絶縁層２６によって側で制限されました、そして、埋込層３０によって底の上で制限されました。  埋込層３０が注入される場合、浮体２４は、埋込層３０の上のオリジナルの基板１０の部分かもしれません。あるいは、浮体２４はエピタクシーによって育てられるかもしれません。    埋込層３０および浮体２４がどのように形成されるかによって、もし他の具体化の中で望まれれば、浮体２４はいくつかの具体化あるいは異なるドーピングに基板１０と同じドーピングを持っているかもしれません。
【００５７】
ゲート６０は、出所ライン地域１６と排水管地域１８の間で、および浮体地域２４上に配置し。ゲート６０は絶縁層６２によって浮体地域２４から隔離されます。  絶縁層６２は、酸化ケイ素および（または）高いＫの誘電体のような他の誘電体（含んでいる）で作られているかもしれないが、タンタル過酸化物、酸化チタン、酸化ジルコニウム、ハフニウム酸化物および（または）酸化アルミニウムに制限されていないかもしれません。ゲート６０は、例えばタングステン、タンタル、チタンおよびそれらの窒化物のような、ポリシリコン材料あるいは金属ゲート電極で作られているかもしれません。
【００５８】
他の絶縁材料は使用されてもよいが、（例えば浅い溝隔離（ＳＴＩ））は酸化ケイ素で作られているかもしれません絶縁層２６。絶縁層２６は浮体トランジスター４０および隣接したアクセス・トランジスタ４２から浮体トランジスター４０を隔離します。図２Ａに示されているように、埋まっている領域３０が連続しているのを許容しながら、絶縁層２６の下部は埋まっている領域３０に住むかもしれません。  あるいはまた、絶縁層２６の下部は、図２Ｃに示されているように、埋まっている領域３０の下に住むかもしれません。    これは、より浅い絶縁層２８を必要とします。（それは、浮いている体内の領域２４を絶縁します）、  しかし、が図２Ｃに示されていた横断面図の垂直な方向に連続している埋込層３０のを許容。単純さのために、連続埋められた地域３０によるメモリ・セル１００だけは、ここに四方八方に見えられます。
【００５９】
アクセストランジスタ４２は最初の伝導率タイプのｐ−タイプなどの井戸の地域１２を包括します、ｎ−タイプのような第２の導電型の発源地２０およびビット・ライン地域２２。最初の導電型の井戸地域１２は、基板地域１０に電気的に接続され、したがって、浮かんでいません。ゲート６４は、発源地２０とビット・ライン地域２２の間に位置されます；それは絶縁層６６によって井戸地域１２から隔離されます。  絶縁層６６は、シリコン酸化物や他の誘電体でできている，高いＫの誘電体を含んでいること、タンタル過酸化物のように、酸化チタン、酸化ジルコニウム、ハフニウム酸化物、または、酸化アルミニウム。    ゲート６４は、ポリシリコン材料（例えばタングステン、タンタル、チタン、それらの窒化物）か金属ゲート電極のように作られるかもしれません。
【００６０】
トランジスタ４０体浮いているの排水管地域１８は、導電素子９４によってアクセス・トランジスタ４２のソース地域２０に接続して。    導体素子９０は（ＳＬ）出所ラインターミナル７４（それはメモリ素子１００の出所ライン地域１６と交換できて呼ばれるかもしれない）に浮体トランジスター４０の出所ライン地域１６を接続します、導電素子９２がビット線地域をつなぐ間、ビットへのアクセス・トランジスタの２２は（ＢＬ）ターミナル７６（取り換えられてメモリデバイス１００のビット線地域２２と呼ばれる場合がある）に沿って並びます。要素９０、９２、９４が形成されるかもしれない伝導、タングステンまたはｓｉｌｉｃｉｄｅｄシリコン。
【００６１】
ＳＬターミナル７４およびＢＬターミナル７６に加えて、メモリーセル１００はさらにワード線１（ＷＬ１）ターミナル７０を含んでいます。浮体トランジスター４０の門６０に電気的に接続され、（ＷＬ２）ワード線２ターミナル７２（それはアクセス・トランジスタ４２の門６４に電気的に接続される）、ターミナル７８をよく（ＢＷ）埋め；  それは、浮体トランジスター４０のＢＷ（よく埋められた）地域３０に電気的に接続されます、そして、サブストレート領域１０に接続しているサブストレートターミナル８０。
【００６２】
図２Ｂで例証された代替の具体化では、浮体トランジスタ４０のドレイン領域１８とアクセストランジスタのソース領域２０は別々の導体素子の９４ａと９４ｂを通してつなげられるかもしれません、アルミニウムや銅の金属（図２Ｂでは、目立たない）のように。次に、別の導電性材料を使用することで接続されるかもしれません。
【００６３】
図３Ａは、メモリ素子１００の等価回路表現を説明します、１６ソース行地域、排水管地域１８と門６０、のそばで作られる浮いてい体トランジスタ４０を示すこ、また直列に接続している発源地２０、ビット・ライン地域２２およびゲート６４によって形成されたアクセス・トランジスタ４２。浮体トランジスター４０に本来的なので、バイポーラデバイス４４は、埋められた井戸地域３０、浮体地域２４および出所ライン地域１６によって形成されます；バイポーラデバイス４６は、埋められた井戸地域３０、浮体地域２４および排水管地域１８によって形成されます。  
【００６４】
浮体トランジスター４０に本来的なので、バイポーラデバイス４８は、出所ライン地域１６、浮体地域２４および排水管地域１８によって形成されます。  図面明瞭さについては、バイポーラデバイス４８は、図３Ｂの中で別々に示される。
【００６５】
図４Ａは現在の発明の別の実施例によってメモリーセル５０を説明します。なおここで、メモリ素子５０Ｍは両安定した浮体装置です。また、アクセス装置５０Ａはバイポーラ・トランジスタです。
【００６６】
図４Ｂは、メモリーセル１００Ｂの概要の断面図を説明する。それは、図４Ａに述べられていたメモリーセル５０の典型的なインプリメンテーションである。模範的メモリセル１００Ｂでは、メモリセル１００Ｂの州は浮体トランジスタ４０（図４Ａでメモリ素子に５０Ｍ対応します）に保存されますそして、バイポーラトランジスタ４２Ｂはアクセスデバイス（図４Ａのアクセスデバイス５０Ａに対応する）として機能します。  （図４Ａのトランジスタ５０Ａのジェネリック表現と図１Ａの、より一般にアクセストランジスタ５０Ａの特定の具体化）バイポーラトランジスタ４２Ｂはソース領域２０、井戸地域１２、およびドレイン領域２２によって形成されます。（それは、メモリセルのアクセスデバイスとして１００Ｂに役立ちます）。（ＷＬ２ターミナル７２に接続した）ゲート電極６４は、ウェル領域１２から絶縁されないで、二極式トランジスタ４２Ｂのベース・ターミナルとして用いられます。  
【００６７】
メモリ・セル作動とともに図３Ａ−３Ｂで例示される複数のメモリ・セル１００から成っているメモリアレイは、記述されます（図１Ａに示されるメモリ・セル５０の典型的な実施として）。    簡単さのために、以下の記述の大部分はアクセスデバイス５０Ａの例としてＭＯＳトランジスタを使用するでしょう。    しかしながら、アクセスデバイスとしてバイポーラトランジスタを使用するメモリセル５０の操作が、同じ原則に従うのが理解されるべき。
【００６８】
図５は、列と行に（１００ａ、１００ｂ、１００ｃおよび１００ｄと分類されているメモリーセル１００の４つの典型的な実例を含んで）整えられたメモリーセル１００の典型的なメモリアレイ１２０を示し。  現れる模範的アレイ１２０数字すべてではなく、の多くで，記述されたオペレーションに１つの（あるいはいくつかの具体化においてより多くの）選択されたメモリーセル１００がある時、メモリーセル１００ａは「選択された」メモリーセル１００の代表になるだろう。    そのような数字では、代表しているメモリセル１００ｂは選択された代表しているメモリセル１００ａと同じ行を共有する選ばれていないメモリセル１００を表すでしょう、  代表メモリ・セル１００ｃは、任意抽出のメモリ・セル１００が選ばれた代表メモリ・セル１００ａと同じコラムを分けていることを表します、そして、代表しているメモリセル１００ｄは選択された代表しているメモリセル１００ａでどちらの行かコラムにメモリセル１００共有を表すでしょう。
【００６９】
図５に示されているように、ＷＬ１端末７０ａは７０ｎによって示されます、ＷＬ２端末７２ａは７２ｎによって示されます、ＳＬ端末７４ａは７４ｎによって示されます、ＢＷ端末７８ａは７８ｎによって示されます、ＳＵＢ端末８０ａは８０ｎによって示されます、ＢＬ端末７６ａは７６ｐによって示されます。    ＷＬ１、ＷＬ２、ＳＬとＢＷターミナルの各々はメモリ・セル１００の一つの列にかかわって示されます、また、ＢＬターミナル７６の各々は、メモリーセル１００のシングル・コラムに関係しています。  通常の仕事技術を持っている人は、他の多くの組織の可能な存在およびメモリアレイ１２０のレイアウトに感謝するでしょう；  例えば、１つの共通のＳＵＢターミナル８０だけがメモリアレイ１２０のすべてあるいは部分的なセグメントの全体にわたって存在します。同様に、他のターミナルは分けられるかバッファーされるかもしれ。また、単語デコーダ、カラム・デコーダ、区分化装置、センスアンプ、書き込みアンプなどを含む制御回路は、配列１２０のまわりで配置されるかもしれないか、配列１２０のサブアレイの間に挿入されるかもしれ。このように、典型的な具体化、特徴、デザイン・オプション、その他は、どんな形であれ制限されません記述されて。
【００７０】
図６は、メモリ・セル１００がミラー構成で配置されることを他配列１２２に明らかにします、そして、１個のメモリセル１００のソース系列領域１６は隣接しているセル１００のソースの系列部分１６に隣接しています  （ＳＬ端末７４に接続されます），  そして、ビット線地域２２は別の隣接しているセル１００のビット線地域２２に隣接しています  （ＳＬ端末７６に接続されます）、本発明の具体化に従って。
【００７１】
メモリセル１００にいくつかの操作を実行でき，  成立して、読んで、論理−１を書いて、論理−０の操作。
【００７２】
図７と８はそれぞれメモリ配列１２０と、そして、選択されたメモリセル１００に実行される引き延ばし作戦を例証します。現状維持の活動は、陽後ろの偏りをＢＷターミナル７８に適用することによって実行されます、セット０あるいはＷＬ１ターミナル７０上の低い負バイアスおよびターンオフへのＷＬ２ターミナル７２、浮体トランジスター４０およびアクセス・トランジスタ４２のチャンネル地方、そして、０偏りをＳＬターミナル７４、ＳＵＢターミナル８０とＢＬターミナル７６の上に置くこと。ＢＷターミナル７８に接続された、埋込層地域３０に適用された肯定的なバック・バイアスは、対応する浮体トランジスター４０の浮体地域２４に格納されたチャージの維持により、それが接続されるメモリーセル１００の状態を維持するでしょう。
【００７３】
１つの具体化では、メモリーセル１００のためのもつオペレーションのためのバイアス条件は次のとおりです：  ０．０ボルトは、ＷＬ１ターミナル７０、ＷＬ２ターミナル７２、ＳＬターミナル７４、ＢＬターミナル７６およびＳＵＢターミナル７８に適用されます。また、正の電圧（例えば＋１．２ボルト）はＢＷターミナル７８にかけられ。    他の具体化では、異なる電圧は設計選択の問題としてメモリーセル１００の様々な端子にかけられるかもしれません。また、記述された典型的な電圧は、どんな方法でも制限していません。
【００７４】
図３に示されていたメモリセル１００の等価回路表現からは、メモリセル１００の浮体トランジスタ４０に固有であるのは、バイポーラデバイス４４と４６です、図に見せられていたバイポーラデバイス４４のバンドダイヤグラムで９Ａと９Ｂ。
【００７５】
浮いている体内の領域２４が陽電荷であり、正バイアスが埋まっている領域３０に適用されるとき、図９Ａはバイポーラデバイス４４のバンドダイヤグラムを見せています。バイポーラデバイス４６のエネルギーバンド図は図９Ａに示されているものと同様です、ソースの線地域１６を取り替えるドレイン領域１８と共に。ダッシュラインは、バイポーラデバイス４４の様々な地方のフェルミ準位を示します。当技術において有名なように、フェルミ準位は、価電子帯（バンドギャップの底）のトップを示す実線２７と、伝導バンド（バンドギャップのトップ）の底を示す実線２９の間のバンドギャップに位置します。  浮体２４が確かに課される場合、ロジック−１に対応する状態、浮体地域の正電荷がベース領域の中への電子流のエネルギー障壁を低下させるとともに、バイポーラ・トランジスタ４４および４６がつけられるでしょう。    浮いている部位２４に注射されたら、電子は埋められたウェル領域３０に適用される陽偏りのために埋められたウェル領域３０（ＢＷターミナル７８に接続した）に掃かれます。  正バイアスの結果、電子は衝突電離メカニズムによって追加のホットキャリヤ（ホットホールとホットエレクトロンのペア）で加速され作成されます。結果として生じるホットエレクトロンは、ＢＷターミナル７８に流れ込む。また、結果として生じるホットホールは、続いて浮かぶ身体地域２４に流れ込むだろう。下記条件が満たされる場合：β×  （Ｍ  −  １）  ≒１；βは、バイポーラ・トランジスタ４４あるいは４６の前方のエミッタ接地電流増幅率です。また、Ｍは衝突電離係数です  -  浮いている体内の領域２４に注がれた穴の金額は浮いている体内の領域２４とソースの線地域１６かビット線地域１８の間の現在のｐ−ｎ合流点前進のバイアスのためと穴の再結合のため失われた料金を補い。ポジティブ・フィードバック・メカニズムにより、  このプロセスは、正バイアスが当てはまられる時ｎ−ｐ−ｎバイポーラ・トランジスタ４４および４６を維持する浮体地域２４に格納されたチャージ（つまり穴）を維持します、よく埋められた、地域２２から（ＢＷ）ターミナル（７８）。
【００７６】
製品Ａ×（Ｍ−−１）が１にアプローチして、時々逆の基本電流領域と呼ばれるバイポーラトランジスタのベース領域に動く穴の電流によって特徴付けられて、例えば、  “バイポーラトランジスタの逆の基本電流（ＲＢＣ）効果に基づく新しいスタティックメモリセル”，  Ｋ．  Ｓａｋｕｉ  ｅｔ  ａｌ．，  ｐｐ．  ４４−４７，  国際電子デバイス会、１９８８  （“Ｓａｋｕｉ−１”），  “バイポーラ・トランジスタの逆の基本電流影響に基づいた新しいスタティック・メモリー・セル”，  Ｋ．  Ｓａｋｕｉ  ｅｔ  ａｌ．，  ｐｐ．  １２１５−１２１７，  国際電子デバイス会，  ｖｏｌ．  ３６，  ｎｏ．  ６，  Ｊｕｎｅ  １９８９  （“Ｓａｋｕｉ−２”），  “アバランチェ政権でのバイポーラ・トランジスタの双安定の振る舞いおよび開いた基礎のブレークダウンの上で  −  モデリングと適用”，  Ｍ．  Ｒｅｉｓｃｈ，  ｐｐ．  １３９８−１４０９，  国際電子デバイス会，  ｖｏｌ．  ３９，  ｎｏ．  ６，  Ｊｕｎｅ  １９９２  （“Ｒｅｉｓｃｈ”），  どちらが、全体として、ここにその参照によってここに取り入れられますか。  
【００７７】
逆の基本電流地域に基づい、掛けがねで締まる振る舞いも、ｂｉｒｉｓｔｏｒに述べられています。（つまり両安定した抵抗器），  例えば、“双安定の抵抗器  （Ｂｉｒｉｓｔｏｒ）  -  門のないシリコン・ナノワイヤ記憶”，  Ｊ．−Ｗ．  Ｈａｎ  そして  Ｙ．−Ｋ．  Ｃｈｏｉ，  ｐｐ．  １７１−１７２，  ２０１０  ＶＬＳＩ技術シンポジウム，  技術論文のダイジェスト，  ２０１０  “（“Ｊ．−Ｗ．  Ｈａｎ”），  どちらが、完全に、ここにその参照によってここに取り入れられますか。２−ターミナルのｂｉｒｉｓｔｏｒ装置では、リフレッシュ操作はまだ必要です。  Ｊ．−Ｗ．  Ｈａｎ  シリコン・ナノワイヤーｂｉｒｉｓｔｏｒメモリのための２００ミリセカンドのデータ保持について記述します。  メモリ・セル１００では、残りの細胞活動（すなわち読込み及び書込み活動）が二極式トランジスタ４８とＭＯＳトランジスタ４０で決定される間、メモリ・セルの状態は垂直二極式トランジスタ４４と４６のために維持されます。    したがって、引き延ばし作戦はメモリセル１００アクセスに少しの中断も必要としません。
【００７８】
（根拠があるソースの線地域１６の電圧と等しい浮体２４の電圧）が浮体２４に中立的に請求されると、論理−０、電流がないのに対応する状態はバイポーラトランジスタ４４と４６を通して流れる。  デバイス４４と４６がずっと休むバイポーラを生じますが、どんな衝撃イオン化も起こりません。  その結果、論理−０状態のメモリセルは論理−０州に残るでしょう。
【００７９】
浮体地域２４が中立に課され、バイアス電圧が埋められた井戸地域３０にかけられる場合、図９Ｂは、固有のバイポーラデバイス４４のエネルギー帯図形を示します。この状態で、実線２７Ａおよび２９Ａによって境界のあるバンドギャップのエネルギー準位は、バイポーラデバイス４４の様々な地方において異なります。浮いている２４とソース行地域１６の可能性が同等とであるので、レベルは一定ですフェルミ。それはソース行地域１６と浮いている人体の部位２４の間でエネルギー障壁を引き起こします。  参考のために、実線２３は、出所ライン地域１６と浮体地域２４の間のエネルギー障壁を示します。エネルギー障壁は、出所ライン地域１６（ＳＬターミナル７４に接続された）から浮体地域２４へ電子流を防ぎます。したがって、バイポーラデバイス４４は離れて残るでしょう。
【００８０】
浮いている体記憶のための自主的なリフレッシュは、第１に、メモリ・セル国を読むことを要求することなく、中で例証として記述されました  “浮体セルの自律リフレッシュ（ＦＢＣ）”，  Ｏｈｓａｗａ  ｅｔ  ａｌ．，  ｐｐ．  ８０１−８０４，  国際電子デバイス会，  ２００８  （“Ｏｈｓａｗａ”），  ＵＳ  ７，１７０，８０７  “そのような装置を使用用、データ記憶装置およびリフレッシュする方法”，  Ｆａｚａｎ  ｅｔ  ａｌ．  （“Ｆａｚａｎ”），  どちらが、全体として、ここにその参照によってここに取り入れられますか。ＯｈｓａｗａとＦａｚａｎは周期的なゲートおよびドレイン電圧パルスの適用により自律のリフレッシュ方法を教えます。それは、リフレッシュされているメモリーセルへのアクセスを中断します。メモリセル１００では、１以上の安定状態が垂直なバイポーラトランジスタ４４と４６で達成されます。メモリ・セル１００の読込み及び書込み活動は二極式トランジスタ４８とＭＯＳトランジスタ４０で決定されます。それゆえに、現状維持の活動は、１００がアクセスするメモリ・セルのいかなる妨害も必要としません。
【００８１】
図７で説明された引き延ばし作戦には、個別に選択されたメモリセルが全くありません。  もっと正確に言えば、セルは、列を作って選択されています、ターミナルをよく埋める、７８ｎによる７８ａ、また個人列として、多数の列、あるいは配列１２０を含む列のすべてとして選択されるかもしれません。
【００８２】
正味電流のグラフを示します図９Ｃは、浮体２４（一定の比例に引き付けられなかった）の潜在的なＶの機能として浮体地域２４に、あるいはその地域から流れ込むこと。否定の流れは、浮体地域２４に流れ込む正味電流を示します。その一方で肯定的な流れは、浮体地域２４から流れる正味電流を示しています。低い浮体では、２４は潜在的であり、図９Ｃで示された０ＶとＶＦＢ０の間では、正味電流は浮いている体内の領域２４と３０存在逆が偏った埋まっている井戸の地域によって形成されたｐ−ｎダイオードの結果、体内浮いているの領域２４に流れてい。浮体２４可能性の値がＶＦＢ０とＶＴＳの間にあれば、流れは、浮体地域２４から流れる正味電流に帰着して、方向を切り替えるでしょう。これは浮かぶ身体地域２４によって形成されて、ｐ−ｎダイオードのためである。また、埋められたものは、浮かぶ身体地域２４がますますより肯定的になるとともにバイアスが前にかけられて、地域３０を噴出させる。その結果、定常状態では、浮体地域２４の可能性がＶＴＳ未満であれば、浮体地域２４はＶＦＢ０に達するでしょう。  浮体地域２４の可能性がＶＴＳより高ければ、流れは、浮体地域２４に流れ込む正味電流に帰着して、方向を切り替えるでしょう。これは、ｐ−ｎダイオード漏出流れより大きい、浮体地域２４に流れ込む基本電流の結果あります。浮いている体２４可能性がＶＦＢ１より高いとき、正味電流は浮いている体内の領域２４から脱しているでしょう。  これは、ｐ−ｎダイオード漏出流が二極式装置４４と４６のベース流れよりもう一度大きいからです。
【００８３】
現状維持の活動は、２つの安定した状態で浮いている体メモリ・セルに終わります：論理−０状態と論理−１状態はエネルギー障壁によって分かれました。そして、それは、それぞれ、ＶＦＢ０、ＶＦＢ１とＶＴＳによって見受けられます。    図９Ｄは、メモリーセル１００のポテンシャルエネルギー面（ＰＥＳ）の概要のカーブを示します。それは、ＢＷターミナル７８（埋められた井戸地域３０に接続された）にバック・バイアスを適用することに起因する２つの安定状態の別の表現を示します。
【００８４】
浮動の値はＢＷの端末の７８に適用された可能性で現在の変化の指示、すなわち、ＶＦＢ０、ＶＦＢ１、およびＶＴＳを調節できるところで２４の可能性を具体化させます。また、これらの値も温度に依存しています。
【００８５】
また、把持／予備操作は、浮体２４に格納できる充電量を増加させることによって、より大きいメモリウィンドウをもたらします。ホールディング／スタンバイ・オペレーションなしで、浮体２４に格納することができる最大の可能性は、ＶＦＢより大きな浮体可能性で地方１６と１８増加への結合漏出流れとしてフラット・バンド電圧ＶＦＢに指数関数的に制限されています。    しかしながら、ＢＷターミナル７８に正の電圧をかけることによって、バイポーラのアクションは、浮体２４と地方１６および１８の間の結合漏出流れを補って、浮体２４に流れ込む正孔電流に帰着します。  その結果、浮体２４に格納された最大のチャージＶＭＣは、図９Ｅの中で示されるようなＢＷターミナル７８に正バイアスを適用することにより増加される場合があります。  浮体２４に格納された最大のチャージの増加はより大きなメモリ・ウィンドウに帰着します。
【００８６】
Ｒａｎｉｃａ−１、Ｒａｎｉｃａ−２、ビラレおよびＰｕｌｉｃａｎｉに述べられていた浮体ＤＲＡＭセルは、単に１つの安定状態を示します。はロジック−０状態としてしばしば割り当てられます。ビラレは、浮体地域に格納された穴でそうでなければ再結合する電子を引くことにより、固有のバイポーラ・トランジスタがロジック−１状態のデータ保持を増強することを説明します。    しかしながら、料金漏出と再結合を補うために浮いている体内の領域には正孔注入が全くないので、１つの安定状態だけが観察されます。
【００８７】
図１０と１１は、メモリアレイ１２０および選択されたメモリーセル１００上で行なわれたオペレーションを保持する選択肢をそれぞれ説明します。  オペレーションは、ターミナルＳＵＢ  ８０に肯定的なバック・バイアスを適用することにより行なわれる、０あるいは小さな負バイアスをセットＷＬ１ターミナル７０  またＷＬ２ターンオフに、浮体トランジスター４０およびアクセス・トランジスタ４２のチャンネル；ＳＬ端子７４およびＢＬ端子７６にゼロバイアスを設定、その後、フローティングとしてＢＷ端子７８のままにしておきます。    これらの条件の下では、メモリーセル１００が浮体地域２４に格納された正電荷を持ったロジック−１状態である場合、メモリーセル１００の固有のシリコン制御整流器（ＳＣＲ）、基板１０によって形成された、よく埋められた、地域３０、浮体地域２４および出所ライン地域１６、あるいは地域１８を排水する、回されるだろう、の上で、したがって、浮体地域２４の正電荷の維持。  浮体地域２４の電圧が本質的に肯定的でなく、したがって、浮体２４がＳＣＲ装置をつけないので、ロジック−０状態のメモリーセルはモードを閉鎖する際に残るでしょう。    従って、流れはＳＣＲ装置を通って流れません。また、メモリーセル１００はロジック−０状態を維持します。    この引き延ばし作戦では、一般的に同じＳＵＢ端末に接続されたすべてのメモリセル１００が、正確にそれらのデータ州を保持するために維持されるでしょう。
【００８８】
１具体化では、次のバイアス条件がオペレーションを保持する代案のために適用されます：  ０．０ボルトはＷＬ１ターミナル７０に適用されます、ＷＬ２ターミナル７２、ＳＬ２ターミナル７４，  ＢＬターミナル７６；  正の電圧、例えばＳＵＢターミナル８０に適用される＋１．２ボルトは；    ＢＷターミナル７８は浮かぶこととして残されます。    他の具体化では、異なる電圧は設計選択の問題としてメモリーセル１００の様々な端子にかけられるかもしれません。また、記述された典型的な電圧は、どんな方法でも制限していません。    あるいは、ＢＷターミナル７８は埋め井戸地域３０を浮かばせておいて、配列１２０から除去されるかもしれません。
【００８９】
バック・バイアスの適用、どちらか、イチジクの中で示されるようなＢＷターミナル７８を通って。７と８、あるいはイチジクの中で示されるようなＳＵＢターミナル８０．１０および１１、２体の安定した浮体２４（例えばＷｉｄｊａｊａ−１、Ｗｉｄｊａｊａ−２、Ｗｉｄｊａｊａ−３およびＷｉｄｊａｊａ−４に述べられていたように）に帰着します。    また、バイポーラトランジスタの双安定挙動は中で例として記述されています  “バイポーラ・トランジスタの双安定振る舞いおよび開いた基礎の詳細”，  Ｍ．  Ｒｅｉｓｃｈ，  ｐｐ．  １３９８−１４０９，  電子装置部会のＩＥＥＥの処理，  ｖｏｌ．  ３９，  ｎｏ．  ６，  １９９２年６月  （“Ｒｅｉｓｃｈ”），  どれが参照によるその全体に、これによってここにそれに組み入れられるか。ＲｅｉｓｃｈおよびＳａｋｕｉは両方とも倍ポリＢｉＣＭＯＳ  ＳＲＡＭセルについて記述します。それは１つのバイポーラ・トランジスタおよび１つのＭＯＳ型トランジスターを使用します。これは、メモリーセル中のたった１安定した浮体２４州と浮体トランジスターがコンデンサーがないＤＲＡＭとしてどこに作動するかに対照してあります  （例えば、述べられていたように  “コンデンサーがない１Ｔ−ＤＲＡＭセル”，  Ｓ．  Ｏｋｈｏｎｉｎ  ｅｔ  ａｌ．，  ｐｐ．  ８５−８７，  電子装置部会のＩＥＥＥの処理，  ｖｏｌ．  ２３，  ｎｏ．  ２，  ２００２年２月  （“Ｏｋｈｏｎｉｎ−１”），  “メモリ設計はＳＯＩの上のトランジスタ利得セルを使用しています”，  Ｔ．  Ｏｈｓａｗａ  ｅｔ  ａｌ．，  ｐｐ．  １５２−１５３，  Ｔｅｃｈ．  Ｄｉｇｅｓｔ，  ２００２年のＩＥＥＥの国際固体回路会議，  ２００２年２月  （“Ｏｈｓａｗａ−１”），  “浮体コンデンサーなしのドラムの物理学とモデルに関する更なる洞察”，  Ａ．  Ｖｉｌｌａｒｅｔ  ｅｔ  ａｌ．，  ｐｐ．  ２４４７−２４５４，  電子装置部会のＩＥＥＥの処理，  ｖｏｌ．  ５２，  ｎｏ．  １１，  ２００５年１１月  （“Ｖｉｌｌａｒｅｔ”），  “計られた１Ｔバルク・デバイスは、低コストのｅＤＲＡＭアプリケーションのためにＣＭＯＳ  ９０ｎｍのテクノロジーで建造。”，  Ｒ．  Ｒａｎｉｃａ，  ｅｔ  ａｌ．，  ｐｐ．  ３８−４１，  Ｔｅｃｈ．  Ｄｉｇｅｓｔ，  ＶＬＳＩテクノロジーのシンポジウム，  ２００５  （“Ｒａｎｉｃａ”），  と  “大量の基板上の将来のコンデンサーがないｅＤＲＡＭのための固有のバイポーラ・トランジスタ・メカニズムのシミュレーション”，  Ｒ．  Ｐｕｌｉｃａｎｉ  ｅｔ  ａｌ．，  ｐｐ．  ９６６−９６９，  ２０１０年エレクトロニクス回路・システム部会に関する第１７回ＩＥＥＥの国際会議，  ２０１０年１２月  （“Ｐｕｌｉｃａｎｉ”），  どちらが、全体として、ここにその参照によってここに取り入れられますか。  
【００９０】
メモリーセル１００および配列１２０の読まれたオペレーションは、イチジクと共に記述されるでしょう。１２と１３．芸術で知られているどんな検知スキームでも、メモリ・セル１００で使われることができます。      浮体２４に格納されたチャージの量はメモリーセル１００のセル流れのモニターにより感じられる。  メモリーセル１００が身体地域２４の穴を持ったロジック−１状態である場合、その後、メモリーセルはより高いセル流れを持つでしょう  （例えばＢＬターミナル７６からＳＬターミナル７４に流れ込む流れ）、セル１００が身体地域２４を浮かせる際に穴のないロジック−０状態かどうかと比較された。    その後、ＢＬターミナル７６に典型的に接続、感じる回路はメモリーセルのデータ状態を決定するために使用することができます。
【００９１】
以下のバイアス条件を適用することによって、例えば読書操作をメモリセル１００に実行できます。    陽電圧は、アクセス・トランジスタ４２をオンにするＷＬ２ターミナル７２に印加されます、正の電圧はＢＬ端子７６にかけ、  ０の電圧がＳＬ端子７４にかけられます、ゼロか正の電圧がＢＷの端末の７８に適用されますそして、零電圧はＳＵＢの端末の８０に適用されます。    また、正の電圧は、メモリセル１００を通してさらにＢＬの端末の７６からのＳＬの端末の７４への現在の流れを高めるためにＷＬ１の端末の７０に適用されるかもしれません。  メモリーセル１００が浮体地域２４の穴を持ったロジック−１状態である場合、  また、より高い流れは、ＢＬターミナル７６から選択されたメモリーセル１００のＳＬターミナル７４に流れ込むでしょう、メモリーセル１００が浮かぶ身体地域２４の穴のないロジック−０状態かどうかと比較された。  特別な具体化で、＋１．２ボルトはＷＬ１ターミナル７０に適用されます、ＷＬ２ターミナル７２、ＢＬターミナル７６、ＢＷ  ターミナル  ７８、また、０．０ボルトはＳＬターミナル７４およびＳＵＢターミナル８０に適用されます。他の具体化では、異なる電圧は設計選択の問題としてメモリーセル１００の様々な端子にかけられるかもしれない。また、記述された典型的な電圧は、どんな方法でも制限していない。
【００９２】
アクセス・トランジスタ４２は読まれたオペレーション中にメモリーセル１００の選択を支援するために使用されます。  なぜなら異なった行の選ばれていないメモリセルのアクセストランジスタ４２がオフにされる  （例えばメモリーセル１００ｃおよび１００ｄ），  それは浮体トランジスタ４０のＢＬの端末の７６とドレイン領域１８に正の電圧を向かわせないでしょう。    その結果、電流は全く選ばれていないメモリセルの浮体トランジスタ４０を通して異なった行で流れないでしょう。
【００９３】
ゼロ・バイアスがＢＬの端末の７６とＳＬの端末の７４の両方に適用されるので、異なったコラムの選ばれていないメモリセルは電流を行わないでしょう。  （例えばメモリーセル１００ｂおよび１００ｄ）。
【００９４】
図１４と図１５が例証する、模範的である、バンドからバンドへのトンネリング機構による論理−１操作書い、次のバイアスが条件付けることが適用されます：正バイアスは選択されたメモリセル１００のアクセストランジスタ４２をつけるＷＬ２端末の７２に適用されます、否定のバイアスはＷＬ１ターミナル７０に適用される。肯定的なバイアスはＢＬターミナル７６に適用される。ゼロ・バイアスはＳＬターミナル７４に適用される。０あるいは肯定的なバイアスはＢＷターミナル７８に適用される。また、ゼロ・バイアスはＳＵＢターミナル８０に適用される。
【００９５】
１つの特別の制限しない具体化では、約＋１．２ボルトは選択されたＷＬ２ターミナル７２に適用されます。約−１．２ボルトは選択されたＷＬ１ターミナル７０に適用されます。約＋１．２ボルトは選択されたＢＬターミナル７６に適用されます。約＋１．２ボルトは選択されたＢＷターミナル７８に適用されます。また、約０．０ボルトはＳＵＢターミナル８０に適用されます。
【００９６】
ＷＬ２の端末の７２に適用された正バイアスは、アクセストランジスタ４２をつけるでしょう。それで、浮体トランジスタ４０のＢＬの端末の７６とドレイン領域１８に正バイアスを向かわせ。負の電圧がＷＬ１の端末の７０に適用されている状態で、正バイアスは現在、浮体トランジスタ４０のドレイン領域１８に存在しています  （ゲート６０に接続され）；それは、ゲート６０の接近の中で排水管地域１８の結合エリアのまわりの強電場を作るでしょう。    強い電場はゲート６０とドレイン領域１８合流点重複領域の近くで鋭く上向きにエネルギー帯を曲げます、浮体地域２４の価電子帯から排水管地域１８の伝導バンドまでのパスにトンネル中の電子をもたらし浮体地域２４の価電子帯で穴を去ること。トンネルのエネルギー帯としての電子はドレイン領域１８漏洩電流になります、穴が浮体地域２４に注入される場合  そして、ロジック−１状態を作る穴チャージになります。
【００９７】
図１６および図１７は、衝突電離メカニズム（次のバイアス条件はその中で適用される）によってメモリアレイ１２０および選択されたメモリーセル１００上でそれぞれ行なわれた書き込みロジック−１オペレーションのための典型的なバイアス条件を説明し：  正の電圧は選択されたＷＬ２端子７２にかけられます、正の電圧は選択されたＷＬ１端子７０にかけられます、正の電圧は選択されたＢＬ端子７６にかけられます、０の電圧がＳＬ端子７４、０あるいは正の電圧にかけられます、ＢＷ端子７８および０の電圧に適用される、ＳＵＢ端子８０に適用されます。  ＷＬ１ターミナル７０およびＢＬターミナル７６にかけられた正の電圧は、衝突電離プロセス（浮体トランジスター４０の排水管地域１８上の電圧は、その中で浮体トランジスター４０（ＷＬ１ターミナル７０に接続された）の門６０にかけられた電圧より典型的に大きい）を通じて穴生成を最大限にするように構成されます。
【００９８】
１つの特別の制限しない具体化では、約＋１．２ボルトは選択されたＷＬ２ターミナル７２に適用される。約＋０．５ボルトは選択されたＷＬ１ターミナル７０に適用される。約＋１．２ボルトは選択されたＢＬターミナル７６に適用される。約＋１．２ボルトは選択されたＢＷターミナル７８に適用される。また、約０．０ボルトはＳＵＢターミナル８０に適用される。    これらの電圧レベルは例だけです。また、それらは具体化に応じて変わるかもしれません。したがって、模範的具体化、特徴、ここで説明された、バイアスレベルなどは、限られていません。
【００９９】
図１８および図１９は、次のバイアス条件が適用される浮体地域２４への浮体トランジスター４０の門６０からの書き込みロジック−１オペレーション水槽容量結合の例としてバイアス条件を説明します：低い正の電圧は選択ＷＬ２端子７２に適用される０あるいは。肯定的なバイアスは選択ＢＬ端子７６に適用される、正の電圧はＳＬ端子７４にかけられます。正の電圧はＢＷ端子７８にかけられます。また、０の電圧がＳＵＢ端子８０にかけられます。ＷＬ１ターミナルは最初アースされる。次に、その可能性は正の電圧に増加される。バイアスは、選択されたメモリーセルのアクセス・トランジスタ４２にかけられます。したがって、アクセス・トランジスタ４２の発源地２０は浮かんでいます、例えば、持っていることによって、ゲート６４に適用されたバイアスとアクセス・トランジスタ４２のスレショルド電圧の間の差より大きいために、バイアスは、ＢＬターミナル７６へ当てはまりました。ゲートの地域６０（ＷＬ１の端末の７０に関連づけられます）の可能性がゼロ（または、負の電圧）〜正の電圧まで増加するとき、静電結合のため、浮体トランジスタ４０のチャネル領域が現在浮、浮いている体内の領域２４の可能性は増加するでしょう。  そして、埋まっている井戸の地域３０（ＢＷの端末の７８を通した）に付けられた正バイアスは、衝撃イオン化過程で穴を発生させるでしょう。（それは、浮いている体内の領域２４の正帯電型を維持します）。
【０１００】
制限ない具体化特別の中で、約０．０ボルトはＷＬ２ターミナル７２に適用されます、ＷＬ１端子にかけられた電圧は０．０ボルトから約＋１．２に増加されます、およそ＋１．２ボルトはＳＬの端末の７４に適用されます、そして、およそ＋１．２ボルトはＢＬの端末の７６に適用されます、そして、およそ＋１．２ボルトはＢＷの端末の７８に適用されます、そして、約０．０ボルトはＳＵＢの端末の８０に適用されます。これらの電圧レベルは例だけで、具体化に応じて変わるかもしれません。したがって、典型的な具体化、特徴、バイアス・レベルなどが記述したものは制限されていません。  
【０１０１】
７０（ゲート電極６０に接続される）のＷＬ１端末に付けられた正バイアスのランプ速度は、ゲート６０から浮いている体内の領域２４に連結比を増加させるように最適化されるかもしれません。    例証として中で解説さように、  “基板の肯定的な直線ランプ電圧の下の浮かぶゲートｎチャネルＭＯＳメモリーセルのレスポンス”，  Ｈ．−Ｓ．  Ｌｅｅ  と  Ｄ．  Ｓ．  Ｌｏｗｒｉｅ，  固体エレクトロニクス２４，  Ｎｏ．  ３，  ｐｐ．  ２６７−２７３，  １９８１，  はこれによって参照によって、その全体に、ここにそれに組み入れ、浮かぶ身体地域２４の門６０からのより高いカップリングは、より高い傾斜路割合で達成することができる。ゲート６０に適用された傾斜路割合は、さらに読まれたオペレーションのようなさらに書き込みロジック−１演算時間を改善する他のオペレーションより書き込みロジック−１オペレーションにおいてより高いかもしれません。
【０１０２】
図２０および図２１は、次のバイアス条件の適用により現在の発明の実施例に基づいた書き込みロジック−０オペレーションのためのバイアス条件の例を説明します：  否定の電圧はＳＬ端子７４にかけ、  ０の電圧がＷＬ１端子７０にかけられ、ＷＬ２ターミナル７２、ＢＬターミナル７６  と  ＳＵＢターミナル８０、また、正バイアスはＢＷターミナル７８に適用されます。  これらの条件の下では、バイアスは、浮体２４から穴を避難させて、浮体２４と出所ライン地域１６の間のＰＮ接合に前にかけられます。    同じＳＬターミナル７４を共有するすべてのメモリーセルは、同時に書かれるでしょう。  メモリーセル１００に異なる任意の２進データを書くために、書き込みロジック−０オペレーションは、すべてのメモリーセル上で第１に行なわれるべきです、メモリーセルに対する１つ以上の書き込みロジック−１オペレーションによって続き。
【０１０３】
特別の無制限の具体化では、約−１．２ボルトは選択されたＳＬターミナル７４に適用される、約０．０ボルトはＷＬ１ターミナル７０に適用されます、ＷＬ２  ターミナル７２、ＢＬターミナル７６  またＳＵＢターミナル８０、また、約＋１．２ボルトはＢＷターミナル７８に適用されます。これらの電圧レベルは例だけで、具体化に応じて変わるかもしれません。したがって、典型的な具体化、特徴、バイアス・レベルなどが記述したものは制限されていません。
【０１０４】
図２２および図２３は、次のバイアス条件の適用により現在の発明の別の実施例に基づいた書き込みロジック−０オペレーションのためのバイアス条件の例を説明します：正バイアスはＷＬ２ターミナル７２に適用されます、肯定的なバイアスはＷＬ１ターミナル７０に適用される、負バイアスはＢＬターミナル７６に適用されます、０の電圧がＳＬ端子７４にかけられます、肯定的なバイアスはＢＷターミナル７８に適用される、また、０の電圧がＳＵＢ端子８０にかけられます。これらの条件で、アクセストランジスタ４２はＢＬの端末の７６で浮体トランジスタ４０のドレイン領域１８に適用された負の電圧を通過するでしょう、浮体２４とドレイン領域１８の間のｐ−ｎ合流点に偏るフォワード。また、浮体トランジスタ４０（ＷＬ１の端末の７０に関連づけられます）のゲート６０に正バイアスを適用でき。（トランジスタは静電結合を通して浮体２４の可能性を増加させるでしょう）。順番に、静電結合は浮体２４とドレイン領域１８の間のｐ−ｎ合流点の向こう側に電場を増加させるでしょう。    否定的偏見はＢＬの端末の７６に適用されて、ＷＬ２端末に付けられたバイアスが、構成されるので、異なった列（メモリセルの例、１００ｃ、および１００ｄのための）における選ばれていないセル１００のアクセストランジスタは浮体トランジスタ４０のドレイン領域１８に否定的偏見を向かわせません。
【０１０５】
特別の無制限の具体化の中で、約＋１．２ボルトはＷＬ２ターミナル７２に適用される、およそ＋１．２ボルトはＷＬ１の端末の７０に適用されます、約０．０ボルトはＳＬの端末の７４に適用されます、約−０．２ボルトはＢＬの端末の７６に適用されます、およそ＋１．２ボルトはＢＷの端末の７８に適用されます、そして、約０．０ボルトはＳＵＢの端末の８０に適用されます。これらの電圧レベルは例だけで、具体化に応じて変わるかもしれません。したがって、典型的な具体化、特徴、バイアス・レベルなどが記述したものは制限されていません。
【０１０６】
アクティブ・ローのスキーム  -  選択されたＢＬ端末の７４が低電圧で偏られるところでは、電圧をゼロ例えば  -  また、メモリセル１００とメモリ配列１２０に実行でき。
【０１０７】
現在の発明の実施例に基づいた、活発な低い読まれたオペレーション例のバイアス条件は、図２４（次のバイアス条件はその中で選択されたメモリーセル１００ａに適用される）で示されます：正の電圧はＷＬ２のターミナルの７２ａにかけられます、  正の電圧はＷＬ１のターミナルの７０ａにかけられます、  ０の電圧がＢＬのターミナルの７６ａにかけられる、  正の電圧はＳＬのターミナルの７４ａにかけられる、  ０あるいは正の電圧はＢＷのターミナルの７８ａに適用されますまた、０の電圧がＳＵＢのターミナルの８０ａにかけられます。バイアス条件に続くは未選択のターミナルに適用され：０の電圧がＷＬ１端子７０にかけられます、ＷＬ２ターミナル７２、ＳＬターミナル７４，  正の電圧はＢＬ端子７６にかけられ、  正の０あるいは電圧はＢＷターミナル７８に適用されます、また、０の電圧がＳＵＢ端子８０にかけられる。
【０１０８】
特別の制限しない具体化では、次の条件が選択されたターミナルに適用される：約＋１．２ボルトは、ＷＬ２ターミナル７２に約＋１．２ボルト適用、ＷＬ１ターミナル７０に約＋１．２ボルト適用さ、ＳＬターミナル７４に約０．０ボルト適用、ＢＬターミナル７６に約０．０ボルト適用、ＢＷターミナル７８に適用、０．０ボルトぐらいＳＵＢターミナル８０に適用；また、次のバイアス条件が未選択のターミナルに適用されます：  約０．０ボルトはＷＬ１ターミナル７０およびＷＬ２ターミナル７２に適用されます。約０．０ボルトはＳＬターミナル７４に適用されます。約＋１．２ボルトはＢＬターミナル７６に適用されます。約＋１．２ボルトはＢＷターミナル７８に適用されます。また、約０．０ボルトはＳＵＢターミナル８０に適用されます。  これらの電圧レベルは例だけで、具体化に応じて変わるかもしれません。したがって、典型的な具体化、特徴、バイアス・レベルなどが記述したものは制限されていません。
【０１０９】
図２５は、発明現在の実施例に基づいた活発な最低値書き込みロジック−１オペレーション用メモリアレイ１２０の選択されたターミナルに適用されるバイアス条件の例を説明します：    正の電圧はＷＬ２のターミナルの７２ａにかけられます、  正の電圧はＷＬ１のターミナルの７０ａにかけられます、０の電圧がＢＬのターミナルの７６ａにかけられる、ＷＬ１のターミナルの７０ａの上の正の電圧がＳＬのターミナルの７４ａにかけられるより高い正の電圧、正の電圧はＢＷのターミナルの７８ａに適用されます０あるいは。また、０の電圧がＳＵＢのターミナルの８０ａにかけられます。  バイアス次の条件が未選択のターミナルに適用されます：  ０の電圧がＷＬ１端子７０にかけられます、ＷＬ２ターミナル７２  またＳＬターミナル７４、正の電圧はＢＬ端子７６にかけられます、正の０あるいは電圧はＢＷターミナル７８に適用されます、また、０の電圧がＳＵＢ端子８０にかけられます。
【０１１０】
特別制限しない具体化では、次の条件が選択されたターミナルに適用されます：  約＋１．２ボルトは、ＷＬ２ターミナル７２に約＋０．５ボルト適用、ＷＬ１ターミナル７０に約＋１．２ボルト適用、ＳＬターミナル７４に約０．０ボルト適用、ＢＬターミナル７６に約０．０ボルト適用、ＢＷターミナル７８に適用、０．０ボルトぐらいＳＵＢターミナル８０に適用；  また、次のバイアス条件が未選択のターミナルに適用されます：  約０．０ボルトはＷＬ１ターミナル７０およびＷＬ２ターミナル７２に適用されます。約０．０ボルトはＳＬターミナル７４に適用されます。約＋１．２ボルトはＢＬターミナル７６に適用されます。約＋１．２ボルトはＢＷターミナル７８に適用されます。また、約０．０ボルトはＳＵＢターミナル８０に適用されます。  これらの電圧レベルは例だけで、具体化に応じて変わるかもしれません。したがって、典型的な具体化、特徴、バイアス・レベルなどが記述したものは制限されていません。
【０１１１】
図２６および図２７は、メモリーセル１０２およびメモリーセル１０４の代替具体化を示します。それは三次元メモリ細胞組織を含んでいます。これらの具体化では、メモリセル１０２とメモリセル１０４で、フィンＮｏ．５２は垂直に基質表面１０を先端と先端より上まで広げます。フィン構造５２は導電性であり、埋め込みウェル層３０又はウェル領域１２上に構築されてもよい。両方のメモリセルは浮体トランジスタ４０とアクセストランジスタ４２を包括します。フローティングボディトランジスタ４０は、フローティングボディ領域２４は、絶縁層６２と絶縁層２６、ドレイン領域１８、埋め込みウェル領域３０、ソース線領域１６によって電気的に絶縁される。アクセストランジスタ４２においては、ウエル領域１２は、基板１０と同じ導電型を有する。浮体トランジスター４０の排水管地域１８は導体素子４４によってアクセス・トランジスタ４２の発源地２０に接続されます。    単純性を引くために、導体素子４４は図２６および図２７に示されません。
【０１１２】
メモリーセル１０２は、浮体トランジスター４０の浮かぶ基板地域２４の２つの対辺のゲート６０、およびアクセス・トランジスタ４２の井戸地域１２の２つの対辺のゲート６４を含んでいます、図２６を参照してください。あるいは、図２７で示されるように、ゲート６０およびゲート６４は、浮体地域２４の３辺を囲み、メモリーセル１０４中の地域１２を別々にかもしれません。
【０１１３】
メモリーセル１０２およびメモリーセル１０４は、出所ライン地域１６に接続された出所ライン（ＳＬ）ターミナル７４を含みます、ビット・ライン地域２２に接続されたビット・ラインターミナル７６、（ＷＬ１）ワード線１ターミナル７０（それは浮体トランジスター４０の門６０に電気的に接続される）、（ＷＬ２）ワード線２ターミナル７２（それはアクセス・トランジスター４２の門６４に電気的に接続される）、井戸地域（ＢＷ）端子７８、どれが浮体トランジスター４０の井戸地域３０に電気的に接続されるか、また（ＳＵＢ）基板ターミナル８０（それは基板地域１０に接続される）。
【０１１４】
メモリーセル１００、メモリーセル１０２およびメモリーセル１０４はすべて、シリーズ（２つのｎチャンネル・トランジスター４０および４２が例の中で使用されます）に同じ導電型を備えた２つのトランジスターを持っています。図２８は、メモリーセル２００の別の具体化を説明する；メモリ・トランジスター４０およびアクセス・トランジスター４２は、異なる導電型を備えたトランジスターを含む。メモリーセル２００のこの典型的な具体化では、浮体トランジスター４０はメモリーセル１００のそれに似ています。しかしながら、アクセス・トランジスタ４２は、メモリーセル１００のアクセス・トランジスタ４２とは異なる導電型を持っており、付加的なアクセス・トランジスタ・サブストレート・ターミナル８０を含んでもよい。
【０１１５】
図２９Ａは現在の発明の実施例によってメモリーセル２００を説明します。  アクセス・トランジスタ４２は、ｎ−タイプのような第２の導電型の井戸地域１２を含みます、最初の導電型の発源地２０およびビット・ライン地域２２、のように、ｐ型。  第２の伝導率タイプのウェル領域１２は、ウェル領域３０に電気的に接続、このように浮いていません。    門６４は、ソース地域２０とビット線２２の地域間に位置します。門６４は、絶縁層６６によってウェル領域１２から絶縁されます。絶縁層６６は酸化ケイ素および（または）他の誘電体で作られているかもしれません、に含むが、これに限定されるものではないこと、過酸化タンタルとしてのＨｉｇｈ−ｋ誘電体、酸化チタン、酸化ジルコニウム、酸化ハフニウムや酸化アルミニウム。ゲート６４は、タングステン、タンタル、チタンおよび窒化物のようなポリシリコン材料か金属ゲート電極で作られているかもしれません。    絶縁層２６の下部は、図２９Ｂに示されているように、埋まっている領域３０の下に住むかもしれません。    これは、より浅い絶縁層２８を必要とします。（浮いている体内の領域２４を絶縁しますが、それは、埋込層３０が図２９Ｂに示されている横断面図の垂直な方向に連続しているのを許容します）。  図２９Ａおよび図２９Ｂの中で示されるメモリーセル２００では、アクセス・トランジスタ４２の井戸地域１２は井戸地域３０埋められたに接続されます。    したがって、この具体化において、ＢＷターミナル７８も、図２８に示されるメモリ・セル２００の等価回路代表で示されるアクセス・トランジスタ基板ターミナル８０として用いられます。
【０１１６】
図３０と図３１はメモリ素子２００の等価回路表現を例証します、浮体トランジスター４０が出所ライン地域１６によって形成されることを示すこと、  排水管地域１８、門６０とアクセス・トランジスタ４２、発源地２０、ビット・ライン地域２２、および直列に接続しているゲート６４によって形成されました。    バイポーラデバイス４４は浮体トランジスター４０に本来的です；それは、井戸地域３０、浮体地域２４および出所ライン地域１６によって形成されます、そして、バイポーラデバイス４６は埋まっ井戸の地域３０によって形成されます、  地域浮体２４および排水管地域１８。    
【０１１７】
さらに、バイポーラデバイス４８は浮体トランジスター４０に本来的です；  それは、出所ライン地域１６、浮体地域２４および排水管地域１８によって形成されます。図面に関しては、明快、バイポーラデバイス４８は別々に図３１に示されています。
【０１１８】
図３２は、列と行に整えられたメモリーセル２００のメモリアレイ２２０の例を示します  （示されているように２００ａ、２００ｂ、２００ｃ、および２００ｄとしてラベルされるメモリセル２００の４つの模範的インスタンスを含んでい）。多数の中で、しかしそれほど典型的な図のすべてではない、配列２２０が現われます、記述されているオペレーションに１つの（あるいはいくつかの具体化においてより多くの）選択されたメモリーセル２００がある時、代表的なメモリーセル２００ａは「選択された」メモリーセル２００の代表になるでしょう。    そのような数字では、代表メモリ・セル２００ｂは、選ばれた代表メモリ・セル２００ａと同じ列を分ける任意抽出のメモリ・セル２００の代表例です；  代表メモリ・セル２００ｃは、選ばれた代表メモリ・セル２００ａと同じコラムを分ける任意抽出のメモリ・セル２００の代表例です、そして、代表的なメモリ・セル２００ｄは、行か列を選ばれた代表的なメモリ・セル２００ａと共有しないメモリ・セル２００の代表例です。
【０１１９】
以下などのメモリセル２００にいくつかの操作を実行できます：    保持、  読んで、ロジック−１を書いて、ロジック−０オペレーションを書いて。
【０１２０】
図３３は現在の発明の実施例によってメモリアレイ２２０の上で実行される現状維持の活動を表します。そして、それはメモリアレイ１２０のそれと同じメカニズムに続きます。  現状維持の活動は、陽後ろの偏りをＢＷターミナル７８に適用することによって実行されます、そして、ＷＬ１ターミナル７０の上の０偏り、  ＷＬ２ターミナル７２、ＳＬターミナル７４、ＳＵＢターミナル８０、ＢＬターミナル７６。埋込層領域３０に適用されて、ＢＷターミナル７８に接続している陽後ろの偏りは、それが対応する体トランジスタ４０の浮いている部位２４に保管される料金を維持することによって接続してメモリ・セル２００の状態を維持し。
【０１２１】
メモリーセル２００のためのもつオペレーションのためのバイアス条件の１つの具体化の中で：  ０．０ボルトはＷＬ１ターミナル７０に適用する、ＷＬ２  ターミナル７２、ＳＬターミナル７４、ＢＬターミナル７６、そして、ＳＵＢターミナル７８  そして、陽電圧、たとえば、＋１．２ボルトは、ＢＷターミナル７８に適用されます。他の具体化において、異なる電圧はデザイン選択の問題としてメモリ・セル２００のいろいろなターミナルに印加されるかもしれません、そして、記述される典型的な電圧はどんな形であれ制限的でありません。
【０１２２】
図３４は、現在の発明の実施例に基づくメモリアレイ２２０の上で実行される代替現状維持の手術を例示します。現状維持の活動は、陽後ろの偏りをＳＵＢターミナル８０に適用することによって実行されます、ＷＬ１ターミナル７０の上の０偏り、ＷＬ２ターミナル７２、ＳＬターミナル７４、ＢＬターミナル７６  そして、ＢＷの端末の７８浮いてままに。  これらの条件下では、メモリ・セル２００が論理−１であるならば、正電荷をもつ州は浮いている部位２４で保存しました、メモリ・セル２００の固有のシリコン制御整流器（ＳＣＲ）はオンにされます；  それは基板１０によって形成されます、ウェル領域埋められた３０、浮いている体内の領域２４  ソースの線地域１６かドレイン領域１８、したがって、浮かぶ身体地域２４で正電荷を維持してく。浮いてい部位２４の電圧がかなりポジティブでない、したがって浮いている体２４がＳＣＲ装置をオンにしない時から、論理−０州のメモリ・セルはブロッキング・モードのままです。従って、流れはＳＣＲ装置を通って流れません。また、メモリーセル２００はロジック−０状態を維持します。この引き延ばし作戦では、一般的に同じＳＵＢ端末に接続されたすべてのメモリセル２００が、正確にそれらのデータ州を保持するために維持されるでしょう。
【０１２３】
１つの具体化では、次のバイアス条件がオペレーションを保持する代案のために適用されます：０．０ボルトはＷＬ１ターミナル７０に適用されます、  ＷＬ２ターミナル７２、ＳＬ２ターミナル７４、ＢＬターミナル７６、例えば正の電圧、＋１．２ボルトはＳＵＢターミナル８０に適用されます、ＢＷターミナル７８が浮かぶこととして残されている一方。他の具体化では、異なる電圧は設計選択の問題としてメモリーセル２００の様々な端子にかけられるかもしれません。また、記述された典型的な電圧は、どんな方法でも制限していません。  あるいはまた、ＢＷの端末の７８はアレイ２２０から排除されるかもしれません、  フロートの状態とともに埋められたウェル領域３０を去ること。
【０１２４】
図３５は本発明の具体化に従ってメモリ配列２２０に実行された読書操作を例証します。芸術で知られているどんな検知スキームでも、メモリ・セル２００で使われることができます。浮いている本体２４に保存される管理の量は、メモリ・セル２００の細胞流れをモニターすることによって感じられることができます。  メモリーセル２００が身体地域２４の穴を持ったロジック−１状態ならば、メモリーセルは、セル２００が身体地域２４を浮かせる際に穴のないロジック−０状態かどうかと比較して、より高いセル流れ（例えばＢＬターミナル７６からＳＬターミナル７４に流れ込む流れ）を持つだろう。  その後、ＢＬターミナル７６に典型的に接続された、感じる回路はメモリーセルのデータ状態を決定するために使用することができます。
【０１２５】
例えば、読まれたオペレーションは、次のバイアス条件の適用によりメモリーセル２００上で行なうことができます：  ０電圧は、アクセス・トランジスタ４２をオンにするために、ＷＬ２ターミナル７２に印加されます、陽電圧は、ＢＬターミナル７６に印加されます、０電圧は、ＳＬターミナル７４に印加されます、ゼロまたは陽電圧は、ＢＷターミナル７８に印加されます、そして、０電圧は、ＳＵＢターミナル８０に印加されます。陽電圧は、メモリ・セル２００によってＢＬターミナル７６からＳＬターミナル７４へとさらに流れを強化するために、ＷＬ１ターミナル７０に印加されもするかもしれません。    メモリーセル２００が浮体地域２４の穴を持ったロジック−１状態である場合、  その後、より高い電流は、ＢＬターミナル７６から選択されたメモリーセル２００のＳＬターミナル７４に流れ込むでしょう、  ２４浮いている物体の穴なしで論理−０州にあるメモリ・セル２００の状況と比較して。  １つの特別の具体化では、＋１．２ボルトはＷＬ１ターミナル７０に適用されます、ＢＬターミナル７６、  ＢＷターミナル７８、０．０ボルトはＷＬ２ターミナル７２に適用されます、ＳＬ  ターミナル７４、およびＳＵＢターミナル８０。他の具体化では、異なる電圧は設計選択の問題としてメモリーセル２００の様々な端子にかけられるかもしれません。また、記述された典型的な電圧は、どんな方法でも制限していません。
【０１２６】
アクセス・トランジスタ４２はオペレーション読ま中にメモリーセル２００の選択を支援するために使用されます。  異なる列の中の未選択のメモリーセルのアクセス・トランジスター４２が切られる（例えばメモリーセル２００ｃおよび２００ｄ）（ＷＬ２ターミナル７２上でかけられた正の電圧の適用を通じて）、  それは、浮体トランジスター４０の排水管地域１８にＢＬターミナル７６上の正の電圧を配達しないでしょう。その結果、電流は全く選ばれていないメモリセルの浮体トランジスタ４０を通して異なった行で流れないでしょう。
【０１２７】
０偏りがＢＬターミナル７６とＳＬターミナル７４に適用されて、異なるコラム（例えばメモリ・セル２００ｂと２００ｄ）の任意抽出のメモリ・セルは電流を伝導しません。
【０１２８】
図３６は、書き込みロジック−１オペレーションを現在の発明の実施例による結合するバンド・トンネリング・メカニズムの使用で例証します；  バイアス次の条件が適用されます：  選択されたメモリーセル２００のアクセス・トランジスタ４２をつけるために、０の電圧がＷＬ２ターミナル７２にかけられます、負バイアスはＷＬ１ターミナル７０に適用されます、肯定的なバイアスはＢＬターミナル７６に適用される、ゼロ・バイアスはＳＬターミナル７４に適用されます、０または正バイアスはＢＷターミナル７８に適用されます、また、ゼロ・バイアスはＳＵＢターミナル８０に適用されます。
【０１２９】
特別の制限しない具体化では、約０．０ボルトは選択されたＷＬ２ターミナル７２に適用される。約−１．２ボルトは選択されたＷＬ１ターミナル７０に適用される。約＋１．２ボルトは選択されたＢＬターミナル７６に適用される。約＋１．２ボルトは選択されたＢＷターミナル７８に適用される。また、約０．０ボルトはＳＵＢターミナル８０に適用される。
【０１３０】
ＷＬ２ターミナル７２に印加された０電圧は、ｐ型アクセス・トランジスタ４２をオンにして、ＢＬターミナル７６の陽偏りを浮いている体トランジスタ４０の排水管地域１８に届けます。浮いている体トランジスタ４０の排水管地域１８に表示される陽偏りとＷＬ１ターミナル７０（門６０に接続する）に印加されている否定的な電圧は、門６０の近くの排水管地域１８の交差点領域のまわりで強い電界をつくり。  強い電場はゲートとビット線合流点重複領域の近くで鋭く上向きにエネルギー帯を曲げます、電子が価電子帯から伝導バンドまでトンネルを掘ることを引き起こして、価電子帯の穴を残して。    エネルギー帯の向こう側にトンネルを掘る電子は、排水漏洩電流になります、そして、穴は浮いている体内の領域２４に注がれます、その結果、論理−１状態を創設する穴の料金に。
【０１３１】
図３７は、衝突電離メカニズムによって書き込みロジック−１オペレーションのためのバイアス条件の例を説明します；  次のバイアス条件を応用で、現在の発明の実施例によるメモリアレイ２２０上で行なわれました：  零電圧は選択されたＷＬ２端末の７２に適用されます、陽電圧は、選ばれたＷＬ１ターミナル７０に印加されます、陽電圧は、選ばれたＢＬターミナル７６に印加されます、  ０電圧は、ＳＬターミナル７４に印加されます、ゼロまたは陽電圧は、ＢＷターミナル７８に印加されます、そして、０電圧は、ＳＵＢターミナル８０に印加されます。  ＷＬ１ターミナル７０およびＢＬターミナル７６にかけられる正の電圧は、衝突電離プロセスを通じて穴生成を最大限にするように構成されます；  浮体トランジスター４０の排水管地域１８上の電圧は、浮体トランジスター４０（それはＷＬ１ターミナル７０に接続されます）のうちの６０をゲート制御するために応用の電圧より通常大きい。
【０１３２】
特別の制限しない具体化では、約０．０ボルトは選択されたＷＬ２ターミナル７２に適用される。約＋０．５ボルトは選択されたＷＬ１ターミナル７０に適用される。約＋１．２ボルトは選択されたＢＬターミナル７６に適用される。約＋１．２ボルトは選択されたＢＷターミナル７８に適用される。また、約０．０ボルトはＳＵＢターミナル８０に適用される。  これらの電圧レベルは例だけです；  それらは具体化に応じて変わるかもしれません。したがって典型的な具体化、特徴、バイアス・レベルなど、記述された、制限されていません。
【０１３３】
図３８は、浮体地域２４への浮体トランジスター４０のゲート６０からの容量結合によって書き込みロジック−１オペレーションのためのバイアス条件の例を説明します；  それは次のバイアス条件を応用で、現在の発明の実施例に基づきました：  正の電圧は選択されたＷＬ２端末の７２に適用されます、正バイアスは選択されたＢＬ端子７６に適用されます。正の電圧はＳＬ端子７４にかけられます。正の電圧はＢＷ端子７８にかけられます。また、０の電圧がＳＵＢ端子８０にかけられます。ＷＬ１ターミナル７０はまず最初に地上にされます、そして、その可能性は陽電圧に増やされます。選ばれたメモリ・セルのアクセス・トランジスタ４２はバイアスされます、そのため、アクセス・トランジスタ４２のソース地域２０は、たとえば、偏りをＢＬターミナル７６に適用して、それを門６４に適用される偏りとアクセス・トランジスタ４２の入り口電圧の違いより大きいようにすることによって浮いています。ゲートの地域６０（ＷＬ１の端末の７０に関連づけられます）の可能性がゼロ（または、負の電圧）〜正の電圧まで増加するとき、静電結合のため、浮体トランジスタ４０のチャネル領域が現在浮いていて、浮いている体内の領域２４の可能性は増加するでしょう。正バイアスは、埋められた井戸地域３０（ＢＷターミナル７８を通って）に適用されました、その後、浮体地域２４の正電荷を維持するために衝突電離プロセスを通じて穴を生成するでしょう。  
【０１３４】
特別な非限定的な具体化で、約＋１．２ボルトはＷＬ２ターミナル７２に適用されます、ＷＬ１端子にかけられた電圧は０．０ボルトから約＋１．２に増加されます、約＋１．２ボルトはＳＬターミナル７４に適用されます。約＋１．２ボルトはＢＬターミナル７６に適用されます。約＋１．２ボルトはＢＷターミナル７８に適用されます。また、約０．０ボルトはＳＵＢターミナル８０に適用されます。  これらの電圧レベルは例だけです。それは具体化に応じて変わるかもしれません。したがって典型的な具体化、特徴、バイアス・レベルなど、記述された、制限されていません。
【０１３５】
図３９は、現在の発明の実施例による書き込みロジック−０オペレーションのためのバイアス条件の例を説明します；  それは次のバイアス条件を適用します：  否定の電圧はＳＬ端子７４にかけられる、０の電圧がＷＬ１端子７０にかけられる、ＢＬターミナル７６、またＳＵＢターミナル８０、０あるいは正の電圧はＷＬ２ターミナル７２に適用される。また、肯定的なバイアスはＢＷターミナル７８に適用される。これらの条件の下では、バイアスは、浮体２４と出所ライン地域１６の間のＰＮ接合に前にかけられます。また、それは浮体２４から穴を避難させます。同じＳＬターミナル７４を共有するすべてのメモリーセルは、同時に書かれるでしょう。異なるメモリ・セル２００に任意のバイナリデータを書き込みという命令で、書き、論理−０は、書くために計画されるすべてのメモリ・セルで実行され第１になければなりません、この後、メモリセルに完成１つ以上の書き込み論理１の操作が論理１で行われなければならない。
【０１３６】
特別な非限定的な具体化において、約−１．２ボルトは、選択されたＳＬターミナル７４に約０．０ボルト適用されます、ＷＬ１ターミナル７０に適用される、  ＢＬターミナル７６、およびＳＵＢターミナル８０、＋１．２ボルトについて、ＷＬ２ターミナル７２に適用されて、＋１．２ボルトについてＢＷターミナル７８に適用されます。これらの電圧レベルは例だけで、具体化に応じて変わりますそれがＢＬの端末の７６に適用されたより負の電圧はＷＬ２の端末の７２に適用されます。したがって典型的な具体化、特徴、バイアス・レベルなど、記述された、制限されていません。
【０１３７】
図４０は、次のバイアス条件の適用により現在の発明の別の実施例による書き込みロジック−０オペレーションのためのバイアス条件の例を説明します：  それがＢＬの端末の７６に適用されたより負の電圧はＷＬ２の端末の７２に適用されます、正バイアスはＷＬ１端子７０に適用されます。負バイアスはＢＬ端子７６に適用されます。０の電圧がＳＬ端子７４にかけられます。正バイアスはＢＷ端子７８に適用されます。また、０の電圧がＳＵＢ端子８０にかけられます。これらの条件の下では、アクセス・トランジスタ４２は、浮体２４と排水管地域１８の間のＰＮ接合に前にバイアスをかけて、浮体トランジスター４０の排水管地域１８にＢＬターミナル７６の否定の電圧を配達するでしょう。また、静電結合を通して浮体２４の可能性を増加させて、浮体２４とドレイン領域１８の間のｐ−ｎ合流点の向こう側に電場を増加させるように浮体トランジスタ４０  （ＷＬ１の端末の７０に関連づけられます）のＧａｔｅ  ６０に正バイアスを適用できます。ＢＬターミナル７６に適用される否定的な偏りとＷＬ２ターミナル７２に適用される偏りは構成されます、それゆえに、異なる列の非選択性の細胞２００のアクセス・トランジスタは否定的な偏りを浮いている体トランジスタ４０（たとえば、メモリ・セル２００ｃとメモリ・セル２００ｄ）の排水管地域１８に届けません。
【０１３８】
特別な非限定的な具体化において、約−１．２ボルトはＷＬ２の端末の７２に適用されます、そして、およそ＋１．２ボルトはＷＬ１の端末の７０に適用されます、そして、約０．０ボルトはＳＬの端末の７４に適用されます、そして、約−０．２ボルトはＢＬの端末の７６に適用されます、そして、およそ＋１．２ボルトはＢＷの端末の７８に適用されます、そして、約０．０ボルトはＳＵＢの端末の８０に適用されます。    これらの電圧レベルは例だけです。それは具体化に応じて変わるかもしれません。したがって典型的な具体化、特徴、バイアス・レベルなど、記述された、制限されていません。
【０１３９】
参照電池は、上述のメモリ・セル１００とメモリ・セル２００の活動を検知するのに用いられるかもしれません。参照細胞（例えば細胞流れ）の特性は、その論理州を決定するためにメモリ・セルの感じられたプロパティを比較するのに用いられることができます。図４１は、参照携帯１００Ｒ１の概要の断面見方を例示します。メモリーセル２００に対応する対照セルは、浮かぶ身体トランジスターとは異なった導電型を備えたアクセス・トランジスターによって構築することができ示されない。
【０１４０】
対照セル１００Ｒ１は浮体トランジスタ４０の浮いている体内の領域２４に電気の接続を考慮する浮いている体内の領域２４と同じ伝導率タイプで感覚系列領域３２を包括します。感覚線地域３２は浮体トランジスタ４０とアクセストランジスタ４２のソース、ドレイン領域１６、ドレイン領域１８、ドレイン領域２０、およびドレイン領域２２と同じ表面に位置しています。    センス・ライン地域３２は図４２に示されるようなライン・ターミナル８２を感じるために接続することができます。また、対照セル１００Ｒ１は、メモリーセル１００の列に隣接している列に位置して示されます。
【０１４１】
本発明の別の具体化に従って、図は対照セル１００Ｒ２を４３Ａ−４３Ｃ例証します。図４３Ａは対照セル１００Ｒ２の概要の平面図イラストを例証します、そして、図４３Ｂと図４３ＣはＩ−Ｉに沿って概要横断面図を例証する’、ＩＩ−ＩＩ、’図４３Ａの線を切って。この具体化の感覚地域３２は、それに沿って位置するソースおよび排水管地域１６、排水管地域１８、排水管地域２０と排水管地域２２のそれと異なる表面に、メモリ・セル１００の浮いている体トランジスタ４０に隣接して位置します。  センス地域３２にはオーム接触の手当てを備えた浮体地域２４と同じ導電型があります。
【０１４２】
図４４は、メモリーセル１００のカラムに隣接しているカラムに位置して、対照セル１００Ｒ２を含んでいるメモリアレイ１２０を説明します。
【０１４３】
本発明の別の具体化に従って、図４５はメモリセル３００を例証します。  メモリセル３００は浮体トランジスタ３４０とアクセストランジスタ３４２を包括します。メモリセル３００は最初の伝導率タイプのｐ−タイプなどの基板３１０を含んでいます。基板３１０は、シリコンで典型的に作られています、しかし、さらに例えば、ゲルマニウム、シリコン・ゲルマニウム、ガリウムひ素、カーボンナノチューブあるいは他の半導体を含んでもよい。  発明のいくつかの実施例では、基板３１０は半導体ウェーハのバルク材になります。他の具体化では、基板３１０はどちらかに埋め込まれていた最初の導電型の井戸になります、第２の導電型の、あるいは二者択一で設計選択（図の中で示されない）の問題としてのｎ−タイプのような第２の導電型の半導体ウェーハの大部分中の井戸。    記述を単純化するために、基板３１０は、図４５でのような半導体バルク材として通常引かれるでしょう。
【０１４４】
浮体トランジスター３４０は、さらにｎ−タイプのような第２の導電型の埋込層地域３３０を含みます；  最初の導電型の浮体地域３２４、のように、ｐ型；  そして、ｎ−タイプのような第２の導電型の地域３１６を部品外注するか排水します；  そして最初の導電型（浮体地域３２４のそれと同じ導電型）のセンス・ライン地域３１８、のように、ｐ型。  
【０１４５】
埋込層３３０は基板３１０の資料上でイオン注入プロセスによって形成されるかもしれません。  あるいは、埋込層３３０は、基板３１０の上にエピタクシーによって成長することができます。
【０１４６】
最初の伝導性の浮体地域３２４は、表面３１４、出所ライン地域３１６、センス・ライン地域３１８および絶縁層３６２によってトップ上で制限されます；  それは絶縁層３２６によって側で囲まれ、埋込層３３０によって底で囲まれています。    埋込層３３０が注入される場合、浮体３２４は、埋込層３３０の上のオリジナルの基板３１０の部分かもしれません。    あるいは、浮体３２４はエピタクシーによって育てられるかもしれません。    埋込層３３０と浮体３２４がどう形成されるかによります  ；それが他の具体化において望まれるならば、浮いている体３２４には、若干の具体化のサブストレート３１０または異なるドーピングと同じドーピングがあるかもしれません。
【０１４７】
ゲート３６０はソースの線地域３１６と感覚領域３１８の間に位置決めされます。  浮いている体内の領域３２４の上にもそれはます。ゲート３６０は絶縁層３６２によって浮体地域３２４から隔離されます。絶縁層３６２はシリコン酸化物や他の誘電体（例えばＨｉｇｈ−ｋ誘電体）でできている場合があります、そして、過酸化タンタル、酸化チタン、酸化ジルコニウム、酸化ハフニウムや酸化アルミニウムを含みます。ゲート３６０は、タングステン、タンタル、チタンおよびそれらの窒化物のようなポリシリコン材料か金属ゲート電極で作られているかもしれません。
【０１４８】
他の絶縁材料は使用されてもよいが、絶縁層３２６は酸化ケイ素で作られているかもしれません  （例えば浅い溝隔離（ＳＴＩ））。絶縁層３２６は、隣接した浮体トランジスター３４０および隣接したアクセス・トランジスタ３４２から浮体トランジスター３４０を隔離します。  絶縁層３２６の底は、図４５に示されるような連続性用の埋められた地域３３０に存在するかもしれません。あるいは、絶縁層３２６の底は埋められた地域３３０以下に存在するかもしれません  （それは、図２に示されるようなメモリーセル１００の埋められた地域３０以下に絶縁層２６が存在する方法に似ています）。  それはより浅い絶縁層（図２のうちの２８のような）（それは浮体地域３２４を絶縁する）を必要としますが、埋込層３３０が図４５に示される断面図の垂直の方角に連続的であることを可能にします。単純性については、連続的な埋められた地域３３０を備えたメモリーセル３００だけが四方八方にここに示されるでしょう。
【０１４９】
アクセストランジスタ３４２は最初の伝導率タイプのｐ−タイプなどの井戸の地域３１２を包括します、ｎ−タイプのような第２の導電型の発源地３２０およびビット・ライン地域３２２。最初の導電型の井戸地域３１２は、基板地域３１０に電気的に接続されます、したがって浮かんでいません。  ３６４浮かぶゲートは、発源地３２０とビット・ライン地域３２２の間で配置。浮かぶゲート３６４は、絶縁層３６６によって井戸地域３１２から隔離され、どんなターミナルにも接続されません。３６４浮かぶゲートは、センス・ライン地域３１８および浮体地域３２４に接続されます。    
【０１５０】
絶縁層３６６は、酸化ケイ素および（または）高いＫの誘電体を含む他の誘電体で作られているかもしれないが、制限されないかもしれません、タンタル過酸化物、酸化チタン、酸化ジルコニウム、ハフニウム酸化物、または酸化アルミニウム。ゲート３６４は、例えばタングステン、タンタル、チタンおよびそれらの窒化物のような、ポリシリコン材料あるいは金属ゲート電極で作られているかもしれません。
【０１５１】
浮かぶ身体トランジスター３４０のセンス・ライン地域３１８は、導体素子９８によってアクセス・トランジスター３４２の浮かぶ門３６４に接続される。    導体素子９０は、ビット・ライン１（ＢＬ１）ターミナル３７４に浮体トランジスター３４０の出所／排水管地域３１６を接続します（それはメモリ素子３００の出所／排水管地域３１６と交換できて呼ばれるかもしれない）；導体素子９２は、ビット・ライン２（ＢＬ２）ターミナル３７６（それはメモリ素子３００のビット・ライン地域３２２と交換できて呼ばれるかもしれない）にアクセス・トランジスタのビット・ライン地域３２２を接続します、また、導体素子９４は、出所ライン（ＳＬ）ターミナルにアクセス・トランジスタ３４２の発源地３２０を接続します。導体素子９０、導体素子９２、導体素子９４および導体素子９８は、タングステンあるいは  ｓｉｌｉｃｉｄｅｄ  されたシリコンから作られるかもしれません。  
【０１５２】
ＳＬターミナル３７２、ＢＬ１ターミナル３７４およびＢＬ２ターミナル３７６に加えて、メモリーセル３００はさらにワード線（ＷＬ）ターミナル３７０を含んでいます。それは、浮体トランジスター３４０の門３６０に電気的に接続されます、ターミナル３７８をよく（ＢＷ）埋める、それは電気的に接続される、浮体トランジスター３４０の地域３３０をよく埋める、また基板（ＳＵＢ）ターミナル３８０（それは基板地域３１０に接続される）。
【０１５３】
図４６は、現在の発明（３００ａ、３００ｂ、３００ｃおよび３００ｄと分類されているメモリーセル３００の４つの典型的な実例を含む）の実施例によって列と行に整えられたメモリーセル３００の典型的なメモリアレイ３２０を示し。図（すべてない）の多くでは、その典型的な配列３２０が現われます、記述されているオペレーションに１つの（あるいはいくつかの具体化においてより多くの）選択されたメモリーセル３００がある時、メモリーセル３００ａは「選択された」メモリーセル３００の代表になるでしょう。そのような図では、代表的なメモリーセル３００ｂは、選択された代表的なメモリーセル３００ａと同じ列を共有する、未選択のメモリーセル３００の代表になるでしょう、代表的なメモリーセル３００ｃは、選択された代表的なメモリーセル３００ａと同じカラムを共有する、未選択のメモリーセル３００の代表になるだろう、また、代表的なメモリーセル３００ｄは、選択された代表的なメモリーセル３００ａと列またはカラムのどれも共有しないメモリーセル３００の代表になるでしょう。
【０１５４】
図４６では、３７０ａが３７０ｎ通り抜けるＷＬターミナル、３７２ａが３７２ｎ通り抜けるＳＬターミナル、３７４ａが３７４ｐ通り抜けるＢＬ１ターミナル、３７６ａが３７６ｐ通り抜けるＢＬ２ターミナル、３７８ａが３７８ｎ通り抜けるＢＷターミナル、３８０ａが３８０ｎ通り抜けるＳＵＢターミナル。ＷＬターミナル、ＳＬターミナルおよびＢＷターミナルはメモリーセル３００のシングル・ロウに関連して示されます、また、ＢＬ１とＢＬ２のターミナルの各々は、メモリーセル３００のシングル・コラムに関係しています。  芸術の通常の技術の人は、例えば、他の多くの組織およびメモリアレイ３２０のレイアウトが可能であることを認識するでしょう、１つの共通のＳＵＢターミナル３８０だけが、メモリアレイ３２０のセグメント、あるいは全メモリアレイ３２０の全体にわたって存在し。同様に、他のターミナルは分けられるかバッファーされるかもしれません。また、単語デコーダ、カラム・デコーダ、区分化装置、センスアンプ、書き込みアンプなどのような制御回路は、配列３２０のまわりで配置されるかもしれないか、配列３２０のサブアレイの間に挿入されるかもしれません。したがって、典型的な具体化、特徴、設計オプションなど、記述された、どんな方法でも制限されていません。
【０１５５】
１つの研究では、ルーおよび他の著者は２つのトランジスター浮体ゲートＤＲＡＭセルを示唆しました、“２−トランジスターの浮体／ゲート・セル新しい低出力のナノスケールの埋め込まれたＤＲＡＭのために”，  Ｚ．  Ｌｕ  ｅｔ  ａｌ．，  ｐｐ．  １５１１−１５１８，  電子装置部会のＩＥＥＥの処理，  ｖｏｌ．  ５５，  ｎｏ．  ６，  ２００８年６月  （“Ｌｕ−１”）  そして  “浮体／ゲートドラムセル優れた簡易型”，  Ｚ．  Ｌｕ  ｅｔ  ａｌ．，  ｐｐ．  ２８２−２８４，  電子装置部会のＩＥＥＥの処理，  ｖｏｌ．  ３０，  ｎｏ．  ３，  ２００９年３月  （“Ｌｕ−２”）、どちらが、全体として、ここにその参照によってここに取り入れられますか。    
【０１５６】
Ｌｕ−１とＬｕ−２で説明された２トランジスタのメモリセルは、料金記憶領域として浮いている体内の領域を利用して、Ｏｋｈｏｎｉｎ−１と大沢−１で説明されるように、コンデンサーなしのＤＲＡＭｓと同様の状態で作動し。  その結果、Ｌｕ−１とＬｕ−２によって説明された２トランジスタのメモリセルは、限られたデータ保持時間を過ごして、リフレッシュ操作を必要とします。
【０１５７】
メモリセル３００のフローティングボディトランジスタ３４０は、双安定メモリセルである、中、どれ、正バイアスのアプリケーションでバック・バイアス領域３３０（端末の３７８に関連づけられます）に２つの安定状態を、メモリセル１００と２００のものとして同様の原則に従って。アクセストランジスタ３４２の所有地を通して浮体トランジスタ３４０の状態を感じることが、例えば、ＢＬ２の端末の３７６から３７２個のアクセスの端末のＳＬトランジスタ３４２に流れているセル電流。陽電荷の浮いている体内の領域３２４（すなわち、論理−１状態）はアクセストランジスタ３４２をつけるでしょう、そして、その結果、浮いている体内の領域３２４が中立（または、低い正帯電型）の状態（すなわち、論理−０状態）にある状況と比べて、アクセストランジスタ３４２は、より高い電流を行うでしょう。
【０１５８】
図４７はメモリ配列３２０一致における選択されたメモリセル３００ａに実行された読書操作のための模範的バイアス条件を本発明の具体化に例証します：    ０の電圧がＷＬのターミナルの３７０ａにかけられます、０の電圧がＢＬ１のターミナルの３７４ａにかけられます、正の電圧はＢＬ２のターミナルの３７６ａにかけられます、０の電圧がＳＬのターミナルの３７２ａにかけられます、０あるいは正の電圧はＢＷターミナル３７８に適用されます、また、０の電圧がＳＵＢのターミナルの３８０ａにかけられます；  次のバイアス条件が未選択のターミナルに適用されます：    ０の電圧がＷＬターミナル３７０にかけられます、０の電圧がＢＬ１ターミナル３７４にかけられます、０の電圧がＢＬ２ターミナル３７６にかけられます、選択されたＢＬ２のターミナルの３７６ａに適用されたものと等しい電圧は、ＳＬ端子３７２にかけられます  （あるいはまた、選ばれていないＳＬ端末３７２は、浮かべられるように出られています）、ゼロまたは陽電圧はＢＷターミナル３７８に印加されます、そして、０電圧はＳＵＢターミナル３８０に印加されます。
【０１５９】
１つの特定の非限定的な具体化では、以下のバイアス条件は選択された端末に付けられます：  およそ０．０ボルトは、ＷＬターミナル３７０に適用されます、  およそ０．０ボルトは、ＳＬターミナル３７２に適用されます、およそ０．０ボルトは、ＢＬ１ターミナル３７４に適用されます、およそ＋０．４ボルトは、ＢＬ２ターミナル３７６に適用されます、  およそ＋１．２ボルトは、ＢＷターミナル３７８に適用されます、そして、およそ０．０ボルトは、ＳＵＢターミナル３８０に適用されます；以下の偏り状況が任意抽出のターミナルに適用される間：およそ０．０ボルトは、ＷＬターミナル３７０に適用されます、およそ＋０．４ボルトは、ＳＬターミナル３７２に適用されます、およそ０．０ボルトは、ＢＬ１ターミナル３７４に適用されます、およそ０．０ボルトは、ＢＬターミナル３７６に適用されます、およそ＋１．２ボルトは、ＢＷターミナル３７８に適用されます、そして、およそ０．０ボルトは、ＳＵＢターミナル３８０に適用されます。これらの電圧レベルは例だけです。それは具体化に応じて変わるかもしれません。したがって典型的な具体化、特徴、バイアス・レベルなど、記述された、制限されていません。  
【０１６０】
浮体トランジスタ３４０の書くことの操作はＹ．ＷｉｄｊａｊａとＺ．Ｏｒ−バッハによって説明された「半分のトランジスタメモリセル」のものと同様です。  例のための、Ｕ．Ｓ．  Ａｐｐ．  ｎｏ．  １２／８９７，５１６，  “電気的に浮くボディートランジスタがある半導体記憶装置”  そしてＵ．Ｓ．  Ａｐｐ．  ｎｏ．  １２／８９７，  ５３８，  “電気的に浮くボディートランジスタがある半導体記憶装置”、そしてそれはその参照によってここに、全体として、ここに取り入れられます。
【０１６１】
図４８は、現在の発明の実施例によるメモリアレイ３２０中の選択されたメモリーセル３００ａ上で行なわれた結合するバンド・トンネリングを使用して、書き込みロジック−１オペレーションのための典型的なバイアス条件を説明します：  負の電圧はＷＬの端末の３７０ａにかけられます、正の電圧はＢＬ１の端末の３７４ａに適用されます、零電圧はＢＬ２の端末の３７６ａに適用されます、零電圧はＳＬの端末の３７２ａに適用されます、ゼロか正の電圧がＢＷの端末の３７８に適用されます、そして、零電圧はＳＵＢの端末の３８０ａに適用されます；  以下の偏り状況が任意抽出のターミナルに適用される間：零電圧はＷＬの端末の３７０に適用されます、零電圧はＢＬ１の端末の３７４に適用されます、零電圧はＢＬ２の端末の３７６に適用されます、零電圧はＢＬの端末の３７４に適用されます、ゼロか正の電圧がＢＷの端末の３７８に適用されます、そして、零電圧はＳＵＢの端末の３８０に適用されます。
【０１６２】
１つの特定の非限定的な具体化では、以下のバイアス条件は選択された端末に付けられます：  およそ−１．２ボルトは、ＷＬターミナル３７０に適用されます、およそ０．０ボルトは、ＳＬターミナル３７２に適用されます、およそ＋１．２ボルトは、ＢＬ１ターミナル３７４に適用されます、およそ０．０ボルトは、ＢＬ２ターミナル３７６に適用されます、およそ＋１．２ボルトは、ＢＷターミナル３７８に適用されます、そして、およそ零電圧はＳＵＢの端末の３８０に適用されます；以下の偏り状況が任意抽出のターミナルに適用される間：およそ０．０ボルトは、ＷＬターミナル３７０に適用されます、およそ０．０ボルトは、ＳＬターミナル３７２に適用されます、およそ０．０ボルトは、ＢＬ１ターミナル３７４に適用されます、およそ０．０ボルトは、ＢＬターミナル３７６に適用されます、およそ＋１．２ボルトは、ＢＷターミナル３７８に適用されます、そして、およそ零電圧はＳＵＢの端末の３８０に適用されます。これらの電圧レベルは例だけです。それは具体化に応じて変わるかもしれません。したがって典型的な具体化、特徴、バイアス・レベルなど、記述された、制限されていません。
【０１６３】
図４９は、現在の発明の実施例によるメモリアレイ３２０中の選択されたメモリーセル３００ａ上で行なわれた書き込みロジック−０オペレーションのための典型的なバイアス条件を説明します：  正の電圧はＷＬの端末の３７０ａに適用されます、負の電圧はＢＬ１の端末の３７４ａにかけられます、零電圧はＢＬ２の端末の３７６ａに適用されます、零電圧はＳＬの端末の３７２ａに適用されます、ゼロか正の電圧がＢＷの端末の３７８に適用されます、そして、およそ零電圧はＳＵＢの端末の３８０ａに適用されます；  以下の偏り状況が任意抽出のターミナルに適用される間：零電圧はＷＬの端末の３７０に適用されます、零電圧はＢＬ１の端末の３７４に適用されます、零電圧はＢＬ２の端末の３７６に適用されます、零電圧はＳＬの端末の３７４に適用されます、ゼロか正の電圧がＢＷの端末の３７８に適用されます、そして、およそ零電圧はＳＵＢの端末の３８０に適用されます。
【０１６４】
１つの特定の非限定的な具体化では、以下のバイアス条件は選択された端末に付けられます：  およそ＋１．２ボルトは、ＷＬターミナル３７０に適用されます、およそ０．０ボルトは、ＳＬターミナル３７２に適用されます、およそ−０．２ボルトは、ＢＬ１ターミナル３７４に適用されます、およそ０．０ボルトは、ＢＬ２ターミナル３７６に適用されます、およそ＋１．２ボルトは、ＢＷターミナル３７８に適用されます、そして、およそ零電圧はＳＵＢの端末の３８０に適用されます；  以下の偏り状況が任意抽出のターミナルに適用される間：零電圧はＷＬの端末の３７０に適用されます、零電圧はＳＬの端末の３７２に適用されます、零電圧はＢＬ１の端末の３７４に適用されます、零電圧はＢＬの端末の３７６に適用されます、およそ＋１．２ボルトは、ＢＷターミナル３７８に適用されます、そして、およそ零電圧はＳＵＢの端末の３８０に適用されます。これらの電圧レベルは例だけです。それは具体化に応じて変わるかもしれません。したがって典型的な具体化、特徴、バイアス・レベルなど、記述された、制限されていません。
【０１６５】
本発明の別の具体化に従って、図５０はメモリセル４００を例証します。  メモリセル４００は２個の２安定した浮体トランジスタを包括します、トランジスター４４０およびトランジスター４４０，どれ、対応する浮体地域４２４および地域４２４上に補足的な電流を格納し。したがって、浮体トランジスター４４０はロジック−０状態です。また、浮体トランジスター４４０はロジック−１状態で、その逆も正しい。補足的な浮かぶ身体の流れは、ＢＬターミナル４７４およびＢＬターミナル４７４の補足的な状態に帰着するだろう。組のＢＬとＢＬのターミナルはさらにメモリーセル４００の状態を決定するために使用することができます。    浮体トランジスター４４０およびトランジスター４４０は肯定的なバック・バイアスの適用を通じて両安定した浮体トランジスターです、に、よく埋められた、メモリーセル１００および２００と同じ原理に続く地域４３０（ＢＷターミナル４７８に接続された）。    
【０１６６】
本発明の具体化に従って、図５１は模範的メモリ配列４２０にメモリセル４００を入れます。図５１では、ＷＬの端末の４７０ａは４７０ｎを通してＧａｔｅ領域６０に接続されます、ＷＬの端末の４７２ａは４７２ｎを通してＧａｔｅ領域６０に接続されます、ＳＬ端末４７６ａは４７６ｎを通して浮体トランジスタ４４０とトランジスタ４４０のソースの線地域１８と領域１８に接続されます、ＢＬ端末４７４ａは４７４ｐを通して浮体トランジスタ４４０のドレイン領域１６に接続されます、ＢＬの端末の４７４ａは４７４ｐを通して浮体トランジスタ４４０のドレイン領域１６に接続されます、ＢＷの端末の４７８ａは４７８ｎを通して埋まっている井戸の地域４３０に接続されます、そして、４８０ｎを通してＳＵＢの端末の４８０ａ。図５１に示される典型的なメモリアレイ４２０では、出所ライン地方１８および１８番は浮体トランジスター４４０およびトランジスター４４０に同じＳＬターミナル３７２に接続されます。しかしながら、それぞれのソースの線地域１８とＮｏ．１８は異なった端末につなげられるかもしれません、例ＳＬの端末の４７６とＳＬの端末の４７６のために。同様に、典型的なメモリアレイ４２０は、ゲート地域６０および地域６４がＷＬターミナル４７０およびターミナル４７２に別々に接続されることを示します。交互の具体化では、ゲート地域６０および地域６４は同じＷＬターミナルに接続されるかもしれません。    図５２は浮体トランジスタ４４０とトランジスタ４４０のゲートの地域が結合するというメモリセル４００の概要の平面図を例証します。導体材料９０は例のアルミニウムか銅のために金属線を通ってＢＬの端末の４７４に接続されるかもしれません。同様に、導体材料９２とＳＬ端末の４７６との接続は金属の伝導の系列を通して互いに作られているかもしれません、例のアルミニウムか銅のために。
【０１６７】
図５３は、現在の発明の別の実施例に基づいたデュアル・ポート・メモリ・セル５００を説明します；  メモリーセル５００の状態はデュアル・ポート浮体トランジスター４０Ｄに格納されます；  デュアル・ポート・メモリ・セル５００のアクセス・トランジスタとしてのトランジスター４２Ａおよびトランジスター４２Ｂ機能。  デュアル・ポート浮体トランジスター４０Ｄのオペレーションおよび構造が記述されました、例えば米国特許出願出版２０１２／０１２０７５２番に、タイトル“電気的に浮かぶ身体トランジスターを備えた、デュアル・ポート半導体メモリーおよびファースト・イン・ファースト・アウト（ＦＩＦＯ）メモリ”  （“Ｗｉｄｊａｊａ−５”），  そしてそれはその参照によってここに、完全に、ここに取り入れられます。メモリーセル５００の状態は、デュアル・ポート浮体トランジスター４０Ｄの浮体地域２４に格納されます。
【０１６８】
メモリーセル５００は、６０Ａをゲート制御するために電気的に接続しているワード線の＃１Ａ（ＷＬ１Ａ）のターミナルの７０Ａをさらに含んでいます、６０Ｂをゲート制御するために電気的に接続しているワード線の＃１Ｂ（ＷＬ１Ｂ）のターミナルの７０Ｂ、６４Ａをゲート制御するために電気的に接続しているワード線＃２Ａ（ＷＬ２Ａ）７２Ａ、６４Ｂをゲート制御するために電気的に接続しているワード線＃２Ｂ（ＷＬ２Ｂ）７２Ｂ、地域１６に電気的に接続された出所ライン（ＳＬ）ターミナル７４、ターミナルの７６Ａが地域２２Ａに電気的に接続したビット・ライン＃１（ＢＬ１）、ターミナルの７６Ｂが地域２２Ｂに電気的に接続したビット・ライン＃２（ＢＬ２）、１つの、電気的に接続しているターミナル７８をよく（ＢＷ）埋める、に、よく埋められた、デュアル・ポート浮体トランジスター４０Ｄの地域３０、  また基板地域１０に接続された（ＳＵＢ）ターミナル８０基板。ターミナルの７０Ａ、ＷＬ２Ａのターミナルの７２ＡおよびＢＬ１のターミナルの７６Ａも「ｐｏｒｔ  ＃１」として指されるかもしれないＷＬ１Ａ、またＷＬ１Ｂのターミナルの７０Ｂ、ＷＬ２Ｂのターミナルの７２ＢおよびＢＬ２、ターミナルの７６Ｂも委託されるかもしれない、に「ｐｏｒｔ  ＃２」として。
【０１６９】
デュアル・ポート浮体トランジスター４０Ｄは直列にアクセス・トランジスタ４２Ａおよび４２Ｂに接続されます。  浮体トランジスター４０Ｄの排水管地域１８Ａは、導体素子９４Ａによってポート＃１のアクセス・トランジスタ４２Ａの発源地２０Ａに接続されます。同様に、浮体トランジスター４０Ｄの排水管地域１８Ｂは、導体素子９４Ｂによってポート＃２のアクセス・トランジスタ４２Ｂの発源地２０Ｂに接続されます。
【０１７０】
メモリーセル５００へのアクセス、つまり、メモリーセル５００にオペレーションを読み書きする、タイミングにかかわらず、ポート＃１および（または）ポート＃２によって独立して行なわれるかもしれません。    
【０１７１】
Ｗｉｄｊａｊａ−５に記載されているように、マルチポート浮動本体トランジスタは、更なる源または排水管地方を作って、表面より上に、そして、源の間にさらなる門を置くことによってデュアル・ポート浮動本体トランジスタ４０Ｄの代わりにも作られるかもしれなくて、地方の水抜きをしも。ｎ−ポート・メモリーセルについては、ゲートの数および浮体トランジスターのビット・ラインは、ｎと等しい。また、浮体トランジスターの第２の導電型（つまり、出所、あるいは地方を排水する）の地方の数は等しい、に（ｎ＋１）。  別の導電型および多重ポート・メモリーセル中のゲートの地方はすべて、同じ浮体地域２４につながれるでしょう。相応して、ｎ−ポート・メモリーセルについては、アクセス・トランジスタの数はｎと等しい。
【０１７２】
上記のように、メモリ・セルが、たとえば、２つのトランジスタ浮いている体トランジスタとアクセス・トランジスタをシリーズ、浮いている体トランジスタと浮いている門トランジスタに含むことがわかります、または、補完的な訴えを格納している２つの浮いている体トランジスタは記述されました。    発明の先の書かれた記述は現在その最良のモードと考えられるものを作り使用する通常の技術のうちの１つを可能にしているが、通常の技術のものは特定の具体化、方法および例の変化、コンビネーションおよび等価物の存在をここに理解し評価するだろう。したがって、その発明は、上記の記述された具体化、方法および例によってではなく要求されるような発明の範囲および趣旨内のすべての具体化および方法によって制限されたべきです。
【０１７３】
現在の発明はその特定の具体化に関して記述されていますが、様々な変更が行なわれるかもしれないことは当業者によって理解されるに違いありません。また、等価物は発明の真実の趣旨および範囲から外れずに代用されるかもしれません。  さらに、多くの修正が現在の発明の目的、精神および範囲に、特別の状況、資料、合成物、プロセス、工程段階あるいはステップを適応させるためになされるかもしれません。  そのような修正はすべて、ここに追加されたクレームの範囲内になるように意図されます。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９Ａ】
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【図２９Ｂ】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３Ａ】
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【図４３Ｂ】
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【図４３Ｃ】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【国際調査報告】
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