(57)【要約】  信頼性を検査することができるデジタル入力インタフェースを提供する。入力側の回路構成は、ＤＣ入力信号に対して高インピーダンスでありＡＣノイズに対して低インピーダンスであることにより、必然的にＤＣ入力信号を維持しつつ、生じたＡＣノイズを抑圧することができる。また、前記インタフェースは、潜在的故障検出エンジンを提供する。前記潜在的故障検出エンジンは、前記インタフェースの入力側のオプトカプラを開閉させることができ、入力側のキャパシタを充放電する。前記オプトカプラが再度開いたときに前記キャパシタを再度充電するのに要する時間は、前記インタフェースの閾値減衰が存在するか否かを判定するために用いられる。【選択図】図３
2015513130.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を伝送させる信号線と、
前記信号線に直列に接続された、第１オプトカプラ、第１抵抗および第２抵抗と、
前記第１オプトカプラと並列に接続され、前記第１抵抗および前記第２抵抗と直列に接続されたキャパシタと、
直列に接続されたツェナーダイオードおよび少なくとも１つの付加的オプトカプラであって、前記キャパシタと並列に接続され、前記第１オプトカプラと並列に接続された、前記第１抵抗および前記第２抵抗と直列に接続されている、当該ツェナーダイオードおよび当該少なくとも１つの付加的オプトカプラと、
前記付加的オプトカプラの受信側からの電子信号を受信するように構成された、各付加的オプトカプラについて対応する入力プロセッサと、
少なくとも１つの前記入力プロセッサから信号を受信し、前記第１オプトカプラを開閉させる信号を送信するように構成され、これにより、少なくとも１つの前記入力プロセッサのうちの１つからの命令に応じて、予め設定された時間閉じてから開くようにさせる信号を前記第１オプトカプラへ送信することが可能な潜在的故障検出（ＬＦＤ）エンジンと、を備え、
前記入力プロセッサは、それぞれ対応する前記付加的オプトカプラから受信した信号から前記キャパシタの応答時間を判定するように構成され、前記入力プロセッサが前記キャパシタの前記応答時間が予め設定された範囲外にあると判定する場合、デジタル入力インタフェースが信頼できないと判定するように構成されている、
デジタル入力インタフェース回路。
【請求項２】
前記対応する付加的オプトカプラから、入力信号がｌｏｗ状態である第１時間に当該信号を受信することと、
続いて、前記対応する付加的オプトカプラから、前記入力信号がｈｉｇｈ状態である第２時間に当該信号を受信することと、
前記第１時間および前記第２時間の間の差分から前記キャパシタの前記応答時間を判定することと、により、
各入力プロセッサが、前記キャパシタの前記応答時間を判定するように構成されている、
請求項１に記載のデジタル入力インタフェース回路。
【請求項３】
前記ＬＦＤエンジンは、少なくとも１つの装置のそれぞれで実行され、
各装置は、そこで実行される少なくとも１つの前記入力プロセッサのうちの１つを有する、
請求項１に記載のデジタル入力インタフェース回路。
【請求項４】
２つの付加的オプトカプラの数が２である、
請求項１に記載のデジタル入力インタフェース回路。
【請求項５】
前記デジタル入力インタフェースは、前記ツェナーダイオードの電気的性質の方向特性以外が対称的である、
請求項４に記載のデジタル入力インタフェース回路。
【請求項６】
デジタル入力インタフェースの信頼性を判定する方法であって、
前記インタフェースの第１オプトカプラを予め設定された時間閉じて、電流が少なくとも１つの付加的オプトカプラを迂回するようにすることと、
前記予め設定された時間の後、前記第１オプトカプラを開いて、キャパシタを充電し、ある期間の後に前記キャパシタが十分に充電されると、ツェナーダイオードがブレークダウンすることにより、電流が前記少なくとも１つの付加的オプトカプラを通って流れるようにすることと、
各付加的オプトカプラについて、応答時間を、前記第１オプトカプラが開いてから前記付加的オプトカプラがそれ自体を通って電流が流れていることを示すまでの間の時間差として判定することと、
判定された応答時間が期待された応答時間の予め設定された範囲外にある場合、前記デジタル入力インタフェースは信頼できないと判定することと、
を含む方法。
【請求項７】
付加的オプトカプラの数が２であり、
２つの判定された前記応答時間の差が公差よりも大きい場合、前記デジタル入力インタフェースは信頼できないと判定すること、を更に含む、
請求項６に記載の方法。
【請求項８】
入力信号を伝送させる信号線と、
前記信号線に直列に接続された第１オプトカプラと、
前記第１オプトカプラと並列に接続されたキャパシタと、
少なくとも１つの電圧閾値回路と、
それぞれが前記少なくとも１つの電圧閾値回路のうちの１つに対応する、少なくとも１つの入力プロセッサと、
前記第１オプトカプラを開閉させる信号を送信するように構成されている潜在的故障検出（ＬＦＤ）エンジンと、を備え、
各入力プロセッサは、対応する前記電圧閾値回路から受信した信号から、前記キャパシタの応答時間を判定するように構成されるとともに、
各入力プロセッサは、前記キャパシタの前記応答時間が予め設定された範囲外にあると判定する場合、前記入力プロセッサがデジタル入力インタフェースは信頼できないと判定するように構成されている、
デジタル入力インタフェース回路。
【請求項９】
各入力プロセッサは、前記キャパシタの前記応答時間を、前記ＬＦＤエンジンが前記第１オプトカプラを閉じた後に前記第１オプトカプラを開いた時刻と、対応する前記電圧閾値回路が、前記入力信号がｈｉｇｈ状態であることを示す時刻との間の時間差として判定するように構成されている、
請求項８に記載のデジタル入力インタフェース。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル入力回路に関し、特に、高い耐雑音障害性能を有し、入力信号のＡＣノイズを低減する回路に関する。
【背景技術】
【０００２】
デジタル入力インタフェースでは、遠隔ユニットからのＤＣ信号が信号線を介して到来する。前記ＤＣ信号の電圧は、「１」または「０」のいずれを他のサブシステムへ送信すべきかを判定するのに用いられる。最も基本的な構成において、ツェナーダイオードは、抵抗および電流検出器と直列接続された形で用いられてもよい。ＤＣ電圧がツェナーダイオードのブレークダウン電圧を超える程度に十分に高い場合、電流が回路に流れ、電流検出器はＤＣ信号がアクティブであることを示す。ＤＣ電圧がツェナーダイオードのブレークダウン電圧よりも低い場合、回路へ電流が流れなくなり、電流検出器はＤＣ信号が非アクティブであることを示す。
【０００３】
例えば、線路システムは、通常、列車を管理するための制御システムを備える。当該制御システムは、遠隔フィールド要素から状態情報を受信する。遠隔フィールド要素のいくつかは、制御システムに繋がる信号線のＤＣ電圧を設定することにより、この情報を制御システムへ供給する。制御システムでは、前記信号線の前記電圧が各フィールド要素に割り当てられた装置の状態を安定させるために用いられる。
【０００４】
簡単な例として、線路軌道回路を取り上げる。列車運行を管理するために、軌道は、いわゆるブロックと呼ばれる区分に分割されている。ブロックが列車により占有されると、軌道回路は、列車の存在を検出し、ＤＣ電圧を用いて制御システムへ合図を送る。制御システムでは、信号線の電圧が検出され、当該電圧がブロックの占有のデジタル的な指標を、サブシステムへ送るのに用いられる。このようなシステムの構成図が、図１に示されている。軌道回路は、常に、列車を検出した場合「ｌｏｗ」または０Ｖの信号を送り、ブロックが占有されていない場合「ｈｉｇｈ」または（例えば）２４Ｖの信号を送るように構成されている。本明細書では、「ｈｉｇｈ」またはアクティブ状態は、この状態で列車のブロックへ進入が許可されるので、「許可」と称する。一方、「ｌｏｗ」状態は、列車の軌道ブロックへの進入が禁止されるので、「禁止」と称する。
【０００５】
また、軌道回路について説明されている許可／禁止の概念に基づく合図を送る方法は、列車、プラットフォーム扉、線路切換機、列車停止機構等のような他のシステム要素に適用される。一般的に、許可状態は、常に、電気的要素／回路にエネルギが与えられた状態にあることに関係している。この合図の取り決めでは、信号線の干渉または回路の接触不良のような故障があると必ず「ｌｏｗ」信号となる。この場合、運行が制限（停止）されるので、故障が起こった場合常に安全な状態になる。
【０００６】
「許可」または「１」または「ｈｉｇｈ」状態を断定することについて１００％の確実性が必要とされる場合、デジタル入出力インタフェースは「バイタル（ｖｉｔａｌ）」とされ、その結果、必然的に、故障で入力信号が実際には「禁止」（「０」）の合図を出しているとき「許可」（「１」）を示すというようなインタフェースの故障がある場合、そのことが認知されるようにしなければならない。線路制御システムのためのデジタル入力インタフェースは、大抵バイタル（ｖｉｔａｌ）である。例えば前述のように、サブシステムはブロックが占有されている状態を正確に認識することが重要である。認識されていない故障を有するインタフェースによる不正確な判読により、実際には入力信号が「禁止」と判読されることを意味する場合に、制御サブシステムが誤って入力信号を「許可」と解釈すると、他の列車の当該ブロックへの進入を許すという悲惨な結果が生じることとなる。しかしながら、実際にはフィールド要素が「許可」を示している場合に「禁止」状態を示すような、デジタル入力インタフェースの故障は、安全の観点からすれば許容できる。この種の故障は、列車を不必要に停止させることで遅延およびレベニュー（ｒｅｖｅｎｕｅ）が生じるが、少なくとも事故は発生しない。
【０００７】
エラーの原因の一つは、ノイズによって引き起こされる。電線の近傍では、遠隔フィールド要素からインタフェースへ送られるＤＣ信号に重畳されたＡＣ信号が生じることがある。例えば、フィールド要素から線路システムの制御システムまでの信号線は、大抵、線路軌道に沿って敷設されている。フィールド要素と大抵中央部に位置する制御システムとの間の距離によって、信号線が他の電線の近くを通り易くなる。生じたＡＣノイズは、前記受信した電圧を、周期的に閾値よりも高くなるようにする。このことは、入力プロセッサのサンプリングによる読み取りに関連して、あたかも有効なＤＣ信号を受信したかのように、「１」が割り当てられる結果となる。この例を図２に示す。
【０００８】
エラーのもう一つの原因は、入力信号が「１」または「０」のいずれに相当するかを判定するためにＤＣ電圧と比較する閾値の減衰である。これは、寿命または温度に伴う回路要素の特性の変化として現れる場合がある。また、製造上の問題、環境条件または電気的サージも、回路および要素の故障を生じさせる。例えば、ツェナーダイオードのブレークダウン電圧が、時間とともに漸次変化したり、または、その代わりに逆リーク電流が増加したりしうる。このことは、ノイズの影響を増大させ、その結果として、少量ノイズによって入力回路が誤って「ｈｉｇｈ］状態となりうる。
【０００９】
しかし、もう一つのエラーの原因は、入力回路の非対称性である。コモンモードノイズは、入力回路を誤って「ｈｉｇｈ」状態とすることに寄与しうる、異なるモードのノイズに変化しうる。
【００１０】
ノイズの影響を最小限にするインタフェースは、閾値の減衰およびノイズ抑圧能力を検出するための定期的な試験に対するインタフェースの持続性に寄与しうる。
【発明の概要】
【課題を解決するための手段】
【００１１】
本発明の一の観点によれば、デジタル入力インタフェース回路が提供される。
前記デジタル入力インタフェースは、入力信号を伝送させる信号線と、前記信号線に直列に接続された、第１オプトカプラ、第１抵抗および第２抵抗を備える。
キャパシタは、前記第１オプトカプラと並列に接続され、前記第１抵抗および前記第２抵抗と直列に接続される。
ツェナーダイオードおよび少なくとも１つの付加的オプトカプラは、直列に接続され、ツェナーダイオードおよび少なくとも１つの付加的オプトカプラは、前記キャパシタと並列に接続され、前記第１オプトカプラと並列に接続され、前記第１抵抗および前記第２抵抗と直列に接続されている。
各付加的オプトカプラは、オプトカプラの受信側からの電気信号を受信するように構成された、対応する入力プロセッサを備える。
潜在的故障検出（ＬＦＤ）エンジンは、少なくとも１つの入力プロセッサから信号を受信し、前記第１オプトカプラを開閉させる信号を送信するように構成され、これにより、前記ＬＦＤエンジンは、前記少なくとも１つの入力プロセッサのうちの１つからの命令に応じて、前記第１オプトカプラに予め設定された時間閉じてから開くようにさせる信号を、前記第１オプトカプラへ送信することが可能である。
各入力プロセッサは、対応する付加的オプトカプラから受信した信号から、前記キャパシタの応答時間を判定するように構成されている。各入力プロセッサは、前記入力プロセッサが前記キャパシタの前記応答時間が予め設定された範囲外にあると判定する場合、デジタル入力インタフェースが信頼できないと判定するように構成されている。
【００１２】
本発明の他の観点によれば、デジタル入力インタフェースの信頼性を判定する方法を提供する。
前記インタフェースの第１オプトカプラを予め設定された時間閉じて、電流が少なくとも１つの付加的オプトカプラを迂回するようにする。
前記予め設定された時間の後、前記第１オプトカプラを開いて、前記キャパシタを充電し、ある期間の後に前記キャパシタが十分に充電されると、ツェナーダイオードがブレークダウンすることにより、電流が少なくとも１つの付加的オプトカプラを通って流れる。
各付加的オプトカプラについて、応答時間は、前記第１オプトカプラが開いてから前記付加的オプトカプラがそれ自体を通って電流が流れていることを示すまでの間の時間差として判定される。
判定された応答時間が期待された応答時間の予め設定された範囲外にある場合、前記デジタル入力インタフェースは信頼できないと判定される。
【００１３】
本発明の更に他の観点によれば、デジタル入力インタフェースが提供される。
前記デジタル入力インタフェースは、
入力信号を伝送させる信号線と、
前記信号線に直列に接続された第１オプトカプラと、
前記第１オプトカプラと並列に接続されたキャパシタと、
少なくとも１つの電圧閾値回路と、
それぞれが前記少なくとも１つの電圧閾値回路のうちの１つに対応する、少なくとも１つの入力プロセッサと、
前記第１オプトカプラを開閉させる信号を送信するように構成された潜在的故障検出（ＬＦＤ）エンジンと、を備える。
各入力プロセッサは、対応する前記電圧閾値回路から受信した信号から、前記キャパシタの応答時間を判定するように構成されている。
各入力プロセッサは、前記キャパシタの前記応答時間が予め設定された範囲外にあると判定する場合、前記デジタル入力インタフェースは信頼できないと判定するように構成されている。
【００１４】
本発明の前記インタフェースは、前記ＤＣ入力信号に対して高インピーダンスであり、生じたＡＣノイズに対して低インピーダンスである。意図しないＡＣ結合は高いソースインピーダンスを伴うので、生じたＡＣノイズは必然的に抑圧される。また、前記インタフェースは、前記インタフェースの前記信号側のキャパシタの充電時間を判定して閾値の減衰を周期的に確認するために用いられる潜在的故障検出エンジンを提供する。追加的な優位性は、前記回路がより高い周波数の信号を遮断するナチュラルフィルタを形成し、それにより、図２に示すように、エイリアシング効果の危険を伴わずに、前記サンプリング周波数を低くすることができる。
【００１５】
本発明の特徴および優位性は、下記添付図面を参照しながら、以下の好ましい実施形態の詳細な説明から明らかになるであろう。
【図面の簡単な説明】
【００１６】
【図１】一例に係るフィールド要素の概略図である。
【図２】エイリアシング効果を示すタイムダイヤグラムである。
【図３】本発明の一実施形態に係るデジタル入力インタフェースの回路図である。
【図４】本発明の一実施形態に係る図３の回路におけるＬＦＤパルス幅とキャパシタ応答との間の関係を示すタイムダイヤグラムである。
【図５】本発明の他の実施形態に係るデジタル入力インタフェースの回路図である。
【発明を実施するための形態】
【００１７】
添付図面において、同様の特徴には類似のラベルが付いていることに留意されたい。
【００１８】
図３には、本発明の一実施形態に係るデジタル入力インタフェースの回路図が示されている。当該インタフェースは、遠隔フィールド要素（図３の左側）に接続された入力側と、制御システム（図３の右側）に接続された出力側と、を備える。入力側において、信号ＳＩＧを伝送させる信号線は、直列に接続された第１抵抗Ｒ１、第１オプトカプラＵ１および第２抵抗Ｒ２を含む。直列に接続された第３抵抗Ｒ３、無極性のキャパシタＣ１および第４抵抗Ｒ４は、第１オプトカプラＵ１と並列に接続されている。直列に接続された第２オプトカプラＵ２Ａ、ツェナーダイオードＤ１および第３オプトカプラＵ２Ｂは、キャパシタＣ１と並列に接続されている。
【００１９】
第１オプトカプラＵ１は、以下で説明するように、開閉スイッチのように動作するので、図３ではスイッチとして示している。（出力側から出る）第１オプトカプラＵ１の発光側は、ＬＥＤである。例えば、第１オプトカプラＵ１の受信側（即ち、インタフェースの入力側）を適切に実現する例としては、バイポーラフォトトランジスタ、バイポーラダーリントン接続フォトトランジスタおよびＭＯＳフォトトランジスタがある。
【００２０】
第２および第３オプトカプラＵ２Ａ、Ｕ２Ｂは、入力側にＬＥＤを有する。受信側（即ち、インタフェースの出力側）の光検出器を適切に実現する例としては、フォトダイオード、バイポーラフォトトランジスタ、バイポーラダーリントン接続フォトトランジスタおよびＭＯＳフォトトランジスタがある。
【００２１】
出力側において、第１動作レベルを有する第２オプトカプラＵ２Ａ内の光検出器は、第２オプトカプラＵ２ＡのＬＥＤからの光子によって作動し、電気信号を生成する。第２オプトカプラＵ２Ａは、第１入力プロセッサＡに接続されており、電気信号ＯＵＴ＿Ａを第１入力プロセッサＡに供給する。第１入力プロセッサＡは、第１システムバスに接続されている。また、第１入力プロセッサＡは、潜在的故障検出（ＬＦＤ）エンジンに接続されており、ＬＦＤエンジンに制御信号を送信することができる。ＬＦＤエンジンは、ＬＦＤ制御信号を、第１オプトカプラＵ１に送信することができる。また、ＬＦＤエンジンは、第１入力プロセッサＡに接続されており、同期信号を、第１入力プロセッサＡに送信することができる。本明細書では、第１入力プロセッサＡおよび第１システムバスをまとめて第１出力サブシステムと称する。
【００２２】
第２動作レベルを有する第３オプトカプラＵ２Ｂ内の光検出器は、第２オプトカプラＵ２ＢのＬＥＤからの光子により作動し、電気信号を生成する。第３オプトカプラＵ２Ｂは、第２入力プロセッサＢに接続されており、電気信号ＯＵＴ＿Ｂを第２入力プロセッサＢに供給する。第２入力プロセッサＢは、第２システムバスに接続されている。また、第２入力プロセッサＢは、ＬＦＤエンジンに接続されており、ＬＦＤエンジンに制御信号を送信することができる。また、ＬＦＤエンジンは、第２入力プロセッサＢに接続されており、第２入力プロセッサＢに同期信号を送信することができる。本明細書では、第２入力プロセッサＢおよび第２システムバスをまとめて第２出力サブシステムと称する。第２出力サブシステムは、第１出力サブシステムの複製である。
【００２３】
オプトカプラＵ１、Ｕ２ＡおよびＵ２Ｂを用いることにより、インタフェースの入力側が、インタフェースの出力側から電気的に分離される。これにより、出力側のプロセッサが、電気サージおよび電気誘導のようなフィールド損傷から保護される。
【００２４】
動作において、第１オプトカプラＵ１は、通常開いた状態にある。信号ＳＩＧの電圧が印加されると、キャパシタＣ１を充電する電流が生成され、ツェナーダイオードＤ１を通って流れようとする。ＳＩＧが高い電圧であれば、キャパシタＣ１は速やかに充電される。また、ツェナーダイオードＤ１のブレークダウン電圧は、ＳＩＧの高電圧によりオプトカプラＵ２Ａ、Ｕ２ＢのＬＥＤを通って電流が流れるように設定される。そして、ＬＥＤは、オプトカプラＵ２Ａ、Ｕ２Ｂの光検出器に到達する光子を生成し、光検出器の動作レベルを超えていると仮定して、信号が対応する入力プロセッサに送信される。入力プロセッサは、対応するシステムバスに対して、ＳＩＧが高い方のバイナリ状態を示していることを示す。
【００２５】
信号ＳＩＧが低い電圧であれば、ツェナーダイオードのブレークダウン電圧に届かず、オプトカプラＵ２Ａ、Ｕ２ＢのＬＥＤを通って流れる電流は、生じないか、または、非常に小さくなり、オプトカプラＵ２Ａ、Ｕ２Ｂの光検出器は作動せず、対応する入力プロセッサに、信号が送信されないか、または、非常に低いパワーの信号が送信される。また、入力プロセッサは、対応するシステムバスに対して、信号ＳＩＧが低い方のバイナリ状態を示していることを示す。
【００２６】
抵抗と直列に接続されたキャパシタＣ１は、信号ＳＩＧ中の高周波を除去するように動作する。このローパスフィルタは、信号ＳＩＧ中のＡＣノイズの高周波成分を遮断する。また、ローパスフィルタは、エイリアシングを生じる高周波を阻止し、より低いサンプリング周波数の信号ＳＩＧを用いることを可能とする。
【００２７】
システムは、閾値の減衰について周期的に試験される。これは、第１オプトカプラＵ１を閉じたり開いたりすることにより行われる。これがなされると、キャパシタＣ１が再充電し、オプトカプラＵ２Ａ、Ｕ２Ｂのフォトダイオードが作動する時点である、ツェナーダイオードＤ１の両端間の電圧がブレークダウン電圧に達する時点までに、いくらか遅延が生じる。図４には、本発明の一実施形態に係る図３の回路における、ＬＦＤパルス幅とキャパシタ応答との関係を示すタイムダイヤグラムが示されている。入力信号Ｖ（ＳＩＧ）の電圧が高いときに周期的な試験が実行される。特定の試験の間、入力信号Ｖ（ＳＩＧ）の電圧は、低い電圧であったり、または、低い電圧から始まり試験途中で高い電圧に切り替わったりするが、いずれにしても特定の試験は単に無視される。
【００２８】
キャパシタＣ１は、キャパシタの両端間の電圧Ｖ（Ｃ１）が閾値に達するまでの応答時間を有する。この点、第１オプトカプラＵ１は開いた状態なので、ツェナーダイオードＤ１のブレークダウン電圧に到達し、第２オプトカプラＵ２Ａのフォトダイオードが作動し、第１入力プロセッサＡは、高い出力値ＯＵＴ＿Ａを受信する。また、第３オプトカプラＵ２Ｂのフォトダイオードも作動し、第２入力プロセッサＢにも、高い出力値ＯＵＴ＿Ｂを読み込ませる。但し、これらは図４には示されていない。
【００２９】
そして、第１入力プロセッサＡは、ＣＴＲＬ信号を、ＬＦＤエンジンに送信する。それに応じて、ＬＦＤエンジンは、同期信号を各入力プロセッサに送信し、また、持続時間ＬＦＤ＿ＰＷのＬＦＤ＿ＣＴＲＬ信号を送信する。ＬＦＤ＿ＣＴＲＬ信号により、第１オプトカプラＵ１が閉じる。入力信号ＳＩＧは、抵抗Ｒ１、Ｒ２および閉じられたオプトカプラＵ１を通って移動し、キャパシタＣ１は放電する。Ｖ（Ｃ１）の低下により、ツェナーダイオードＤ１の両端間の電圧は、ブレークダウン電圧よりも低い電圧に低下する。電流が第２および第３オプトカプラＵ２Ａ、Ｕ２Ｂを迂回して流れ、これらを通過する電流が光子の出力を誘発するには不十分となるため、第１入力プロセッサＡおよび第２入力プロセッサＢは、低い出力値ＯＵＴ＿ＡおよびＯＵＴ＿Ｂを受信する。
【００３０】
持続時間ＬＦＤ＿ＰＷの後、ＬＦＤエンジンは、ＬＦＤ＿ＣＴＲＬ信号の送信を停止し、第１オプトカプラＵ１が開く。キャパシタＣ１の電荷が増大し、持続時間ＸＴの後、キャパシタの両端間の電圧Ｖ（Ｃ１）は再びオプトカプラＵ２Ａ、Ｕ２Ｂのフォトダイオードを作動させるのに必要な閾値を超える。また、第１入力プロセッサＡおよび第２入力プロセッサＢは、高い出力値ＯＵＴ＿Ａ、ＯＵＴ＿Ｂを受信する。
【００３１】
２つの入力プロセッサのうちの１つだけが、ＬＦＤ＿ＣＴＲＬ信号を出力するためにＣＴＲＬ信号を、ＬＦＤエンジンに送信することに留意すべきである。しかしながら、両入力プロセッサは、キャパシタＣ１の応答時間の尺度であるＸＴ値を判定する。前述のように、入力プロセッサのいずれかからＣＴＲＬ信号を受信した後、ＬＦＤエンジンは、同期信号を各入力プロセッサへ送信する。ＬＦＤエンジンから同期信号を受信したとき、各入力プロセッサは、ＷＡＩＴモードに入る。入力プロセッサがＷＡＩＴモードに入ると、当該入力プロセッサは、２つのイベント、即ち、ＯＵＴ＿Ａ（またはＯＵＴ＿Ｂ）が「１」から「０」に低下してからＯＵＴ＿Ａ（またはＯＵＴ＿Ｂ）が「０」から「１」に上昇する２つのイベントの取得を待つ。各入力プロセッサは、これらの２つのイベント間の経過時間を計測する能力を有する。ＬＦＤ＿ＰＷの長さは、各入力プロセッサに認識されており、計測されたＸＴ値は、２つのイベント間の全計測時間から認識されているＬＦＤ＿ＰＷの持続時間を差し引くことにより決定される。
【００３２】
一実施形態では、入力プロセッサにより判定される２つのＸＴ値の解析が、入力プロセッサ自体により行われる。入力プロセッサは、それぞれ、対応する計測したＸＴ値を、ローカルリンクに対応したプロトコル（図３には図示せず）を用いて、他の入力プロセッサに送信する。各入力プロセッサは、受信したＸＴ値と、各自で計測したＸＴ値とを比較する。いずれかの入力プロセッサが２つの計測したＸＴ値が同一でない（または、公差内で近似していない）と判定する場合、入力プロセッサは、入力回路の状態が「故障」である、例えば、デジタル入力インタフェースが信頼できないものとして通知する。
【００３３】
入力プロセッサが２つの計測したＸＴ値が同一である（または、公差内で近似している）と判定する場合、インタフェース自体が、ＸＴの計測値とＸＴの期待値との比較によって評価される。閾値減衰の効果は、図４を考慮すれば判る。それよりも高ければ「１」と判定される閾値が低くなると、Ｖ（Ｃ１）が第１オプトカプラが再度開くことに続いて閾値を超える時間が短くなる。例えば、「ｏｎ」信号ＳＩＧの電圧の許容される変動に起因した、ＸＴの期待値からのいくらかの分散が予期される。しかしながら、入力プロセッサがＸＴの計測値が予め設定されたＸＴの期待値の許容範囲外にあると判定する場合、閾値は減衰しており、入力プロセッサは、入力回路の状態を「故障」として通知する。
【００３４】
別の実施形態では、入力プロセッサにより決定されたＸＴの２つの値の解析が、上位のシステムのレベル（図３には図示せず）で行われる。入力プロセッサは、それぞれ、対応するＸＴの計測値を、それぞれのシステムバスを通じて次の上位のシステムへ送信する。上位システムは、受信したＸＴ計測値を比較する。上位システムが２つのＸＴ計測値が同一（または公差内で近似）でないと判定する場合、上位システムは入力回路の状態を「故障」と評価する。上位システムが２つのＸＴ計測値が同一（または公差内で近似）であると判定する場合、インタフェース自体が、ＸＴの計測値とＸＴの期待値との比較により評価される。上位システムがＸＴの計測値がＸＴの期待値よりも小さいと判定する場合、閾値が減衰しており、上位システムは、入力回路の状態を「故障」と評価する。
【００３５】
いずれの実施形態においても、ＸＴの計測値が同じであり且つＸＴの計測値がＸＴの期待値に近似している場合にのみ、入力回路が良好であると判断される。
【００３６】
ＸＴの値は、両入力プロセッサによって、バイタルコンセプト（ｖｉｔａｌ  ｃｏｎｃｅｐｔ）により要求される信頼レベルを提供するために決定される。言い換えれば、同じパラメータを計測する２つのプロセッサは、同じ、または、実質的に同じ結果を出すべきである。両方の入力プロセッサが、重要であり且つ同一のエラーを有するＸＴを計測するというように、両方の入力プロセッサが同時に１つの故障を検出することは、極めて希である。
【００３７】
本開示のインタフェースは、生じたノイズを低減するという付加的な優位性を提供する。入力インタフェースは、対称的な回路（Ｒ１、Ｒ２、Ｒ３、Ｒ４およびＣ１）から構成される。非対称要素（ツェナーダイオードＤ１およびオプトカプラＵ２Ａ、Ｕ２ＢのＬＥＤ）が、対称構造の後ろに存在する。この配置は、最大耐コモンモードノイズ性能を提供する。
【００３８】
また、Ｒ１、Ｒ２の値およびＣ１の静電容量を、低周波数におけるインピーダンスを増加させ且つ高周波数におけるインピーダンスを減少させるように選択することで、生じたＡＣノイズが減少する。回路の入力において認識される信号は、回路の通常の信号源を無視すれば、ノイズ量ＶＮを、入力インピーダンスＺＩＮおよびノイズインピーダンスＺＮの合計で入力インピーダンスを除して得られる因子を用いて換算した量となる。
【００３９】
ＶＩＮ＝ＶＮ＊（ＺＩＮ／（ＺＩＮ＋ＺＮ））
【００４０】
即ち、入力回路は、ＡＣ誘導が生じうる周波数において低い入力インピーダンスを有することが望まれる。しかしながら、有用なＤＣ信号の抑圧およびパワーの浪費を最小限にして且つ適当な応答時間を保証するために、回路は、ＤＣを含む非常に低い周波数においてむしろ高いインピーダンスを有することが望ましい。
【００４１】
図５では、２つの入力回路インタフェースの変形例が示されている。各入力回路インタフェースは、同一であり、図３に示したインタフェースとは、各入力回路インタフェースが信号を生成するオプトカプラを１つだけ有することを除いて、類似している。各入力プロセッサは、各出力オプトカプラのＸＴ値を計測する。この回路配置は、入力電圧変動および温度のような通常の条件に起因したＸＴの変動と、故障または回路の劣化に起因したＸＴの変動とを、より明確に区別することを可能とする。
【００４２】
前述の実施形態は、単一パルスＬＦＤ＿ＣＴＲＬを、ＬＦＤエンジンから第１オプトカプラＵ１へ送信することによりＸＴを計測する。代わりに、ＬＦＤエンジンが、互いに幅の異なるパルス列を送る。この場合、ＸＴの評価精度が向上する。
【００４３】
前述の実施形態は、入力プロセッサから分離したＬＦＤエンジンを備える。代わりに、ＬＦＤエンジンが、入力プロセッサと同じ装置内で実現されるものであってもよい。
【００４４】
前述のＬＦＤエンジンおよび入力プロセッサの機能は、集積チップ内の回路で実現されていることが好ましい。代わりに、あらゆる形式のハードウェアが、ＬＦＤエンジンおよび入力プロセッサの機能を実現するのに用いられていてもよく、ソフトウェアまたはハードウェアとソフトウェアの組み合わせが用いられていてもよい。全体または部分的にソフトウェアにより実現される場合、ソフトウェアは、命令として非一時的なコンピュータ可読記録媒体に保存されていてもよい。
【００４５】
本発明では、ツェナーダイオードおよびオプトカプラＵ２Ａ、Ｕ２Ｂを、入力電圧が閾値を超えたか否かを検出するための電圧閾値回路として用いるように記載してきた。代わりに、１または複数の電圧閾値回路の他の実施形態として、比較器が用いられてもよい。２以上の電圧閾値回路が、前述の実施形態におけるツェナーダイオードのように、１または複数の要素を共用してもよい。
【００４６】
開示された実施形態は、例示的なものにすぎず、本分野の当業者にとって、前述の実施形態について本発明の範囲から逸脱しないように変形を加えてもよいことは明らかであろう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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