(57)【要約】  複数のメモリ状態を有する不揮発性メモリセルでの動作を実行する機器及び方法が開示される。方法の一つは、Ｎ＋１ビットまで記憶するように構成される不揮発性メモリセル内にＮビットをプログラムする方法である。そのプログラムする方法は、不揮発性メモリセル内にＮビットのデータをプログラムすることを含む。そのプログラムする方法は、不揮発性メモリセル内にＮビットのデータの論理関数である追加のデータビットをプログラムすることも含む。不揮発性メモリセルはビットを記憶するための２N+1の閾電圧範囲を提供するように構成され、論理関数に従い、ｉ）２N+1の閾電圧範囲のうちの１組の第１の２N閾電圧範囲がＮビットのデータを記憶するために使用され、ｉｉ）第１の組と交互の残りの１組の第２の２N閾電圧範囲は使用されないように構成される。【選択図】図１６
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【特許請求の範囲】
【請求項１】
Ｎをゼロを上回る整数とし、Ｎ＋１ビットまで記憶するように構成される不揮発性メモリセル内にＮビットをプログラムするための方法であって、
ａ）前記不揮発性メモリセル内にＮビットのデータをプログラムするステップと、
ｂ）前記不揮発性メモリセル内に前記Ｎビットのデータの論理関数である追加のデータビットをプログラムするステップと、を含み、
前記不揮発性メモリセルはビットを記憶するための２N+1の閾電圧範囲を提供するように構成され、前記論理関数に従い、ｉ）前記２N+1の閾電圧範囲のうちの１組の第１の２N閾電圧範囲が前記Ｎビットのデータを記憶するために使用され、ｉｉ）前記第１の組と交互の残りの１組の第２の２N閾電圧範囲は使用されないように構成される方法。
【請求項２】
Ｎが１であり、前記２N+1の閾電圧範囲が消去電圧範囲、第１のプログラム電圧範囲、第２のプログラム電圧範囲、及び第３のプログラム電圧範囲を含み、前記第１のプログラム電圧範囲は前記消去電圧範囲よりも高く、前記消去電圧範囲のすぐ隣にあり、前記第２のプログラム電圧範囲は、前記第１のプログラム電圧範囲よりも高く、前記第１のプログラム電圧範囲のすぐ隣にあり、前記第３のプログラム電圧範囲は、前記第２のプログラム電圧範囲よりも高く、前記第２のプログラム電圧範囲のすぐ隣にあり、前記１組の第１の２N閾電圧範囲が前記消去電圧範囲及び前記第２のプログラム電圧範囲を含み、前記残りの１組の２N閾電圧範囲が前記第１のプログラム電圧範囲及び前記第３のプログラム電圧範囲を含む、請求項１に記載の方法。
【請求項３】
Ｎが１であり、前記不揮発性メモリセル内に前記Ｎビットのデータをプログラムする前記ステップがローワーページのプログラミングを実行するステップを含み、前記追加のデータビットをプログラムする前記ステップがアッパーページをプログラムするステップを含む、請求項１に記載の方法。
【請求項４】
Ｎが２であり、前記不揮発性メモリセル内に前記Ｎビットのデータをプログラムする前記ステップがローワーページ及びミドルページのプログラミングを実行するステップを含み、前記追加のデータビットをプログラムする前記ステップがアッパーページをプログラムするステップを含む、請求項１に記載の方法。
【請求項５】
前記不揮発性メモリセル内の前記Ｎビットのデータの前記論理関数が、ローワーページデータ及びミドルページデータの排他的ＮＯＲ関数である、請求項４に記載の方法。
【請求項６】
前記不揮発性メモリセル内に前記Ｎビットのデータをプログラムする前記ステップが、ローワーページのプログラミングを実行するステップを含み、前記ローワーページのプログラミング中にデータ「１」がプログラムされる場合、一時的なプログラム電圧範囲が使用される、請求項１に記載の方法。
【請求項７】
複数の不揮発性メモリセルを含むメモリ装置であって、
前記不揮発性メモリセルの各不揮発性メモリセルは、Ｎをゼロを上回る整数として、ビットを記憶するための２N+1の閾電圧範囲を提供するように構成され、前記２N+1の閾電圧範囲は、消去電圧範囲及び複数のプログラム電圧範囲を含み、前記複数のプログラム電圧範囲は、前記消去電圧範囲のすぐ隣にある第１のプログラム電圧範囲、及び複数の高位のプログラム電圧範囲を含み、前記不揮発性メモリセルは最大Ｎ＋１ビット記憶するように構成され、
前記メモリ装置が
ａ）前記不揮発性メモリセル内にＮビットのデータをプログラムし、
ｂ）前記不揮発性メモリセル内に前記Ｎビットのデータの論理関数である追加のデータビットをプログラムする
ように構成され、
前記論理関数に従い、ｉ）前記２N+1の閾電圧範囲のうちの１組の第１の２N閾電圧範囲が前記Ｎビットのデータを記憶するために使用され、ｉｉ）前記第１の組と交互の残りの１組の第２の２N閾電圧範囲は使用されない、
メモリ装置。
【請求項８】
Ｎが１であり、前記２N+1の閾電圧範囲が消去電圧範囲、第１のプログラム電圧範囲、第２のプログラム電圧範囲、及び第３のプログラム電圧範囲を含み、前記第１のプログラム電圧範囲は前記消去電圧範囲よりも高く、前記消去電圧範囲のすぐ隣にあり、前記第２のプログラム電圧範囲は、前記第１のプログラム電圧範囲よりも高く、前記第１のプログラム電圧範囲のすぐ隣にあり、前記第３のプログラム電圧範囲は、前記第２のプログラム電圧範囲よりも高く、前記第２のプログラム電圧範囲のすぐ隣にあり、前記１組の第１の２N閾電圧範囲が前記消去電圧範囲及び前記第２のプログラム電圧範囲を含み、前記残りの１組の２N閾電圧範囲が前記第１のプログラム電圧範囲及び前記第３のプログラム電圧範囲を含む、請求項７に記載のメモリ装置。
【請求項９】
Ｎが１であり、前記メモリ装置が前記不揮発性メモリセル内に前記Ｎビットのデータをプログラムする場合、ローワーページのプログラミングを実行することが含まれ、前記メモリ装置が前記追加のデータビットをプログラムする場合はアッパーページのプログラミングが含まれる、請求項７に記載のメモリ装置。
【請求項１０】
Ｎが２であり、前記メモリ装置が前記不揮発性メモリセル内に前記Ｎビットのデータをプログラムする場合、ローワーページ及びミドルページのプログラミングを実行することが含まれ、前記メモリ装置が前記追加のデータビットをプログラムする場合はアッパーページのプログラミングが含まれる、請求項７に記載のメモリ装置。
【請求項１１】
前記不揮発性メモリセル内の前記Ｎビットのデータの前記論理関数が、ローワーページデータ及びミドルページデータの排他的ＮＯＲ関数である、請求項１０に記載のメモリ装置。
【請求項１２】
前記メモリ装置が前記不揮発性メモリセル内に前記Ｎビットのデータをプログラムする場合、ローワーページのプログラミングを実行することが含まれ、前記ローワーページのプログラミング中にデータ「１」がプログラムされる場合、一時的なプログラム電圧範囲が使用される、請求項７に記載のメモリ装置。
【請求項１３】
前記複数の不揮発性メモリセルがＮＡＮＤフラッシュメモリセルである、請求項７〜１２の何れか一項に記載のメモリ装置。
【請求項１４】
複数の不揮発性メモリセルを有するメモリ装置内で実行される方法であって、前記不揮発性メモリセルの各不揮発性メモリセルは、消去電圧範囲、第１のプログラム電圧範囲、第２のプログラム電圧範囲、及び第３のプログラム電圧範囲を含むそれぞれの閾電圧範囲によって定められる複数のメモリ状態を有し、前記第１のプログラム電圧範囲は前記消去電圧範囲のすぐ隣にあり、前記第２のプログラム電圧範囲は、前記第１のプログラム電圧範囲と前記第３のプログラム電圧範囲との間にあり、前記方法は、
前記不揮発性メモリセルを２ビット記憶モードで動作させる場合、
２ビットのデータの１番目をプログラムするために第１段のプログラミングを実行するステップ、及び
前記２ビットのデータの２番目をプログラムするために第２段のプログラミングを実行するステップ
によって前記２ビットのデータを記憶するステップと、
前記不揮発性メモリセルを１ビット記憶モードで動作させる場合、
１ビットのデータがデータ「１」である場合、セルの閾電圧を２回上昇させて前記第２のプログラム電圧範囲に到達させる方法で前記第１段のプログラミング及び前記第２段のプログラミングの両方を実行し、前記１ビットのデータがデータ「０」である場合、前記セルの閾電圧を前記消去電圧範囲に保つステップ
によって前記１ビットのデータを記憶するステップと
を含む、方法。
【請求項１５】
前記第１段のプログラミングがローワーページのプログラミングであり、前記第２段のプログラミングがアッパーページのプログラミングである、請求項１４に記載の方法。
【請求項１６】
前記不揮発性メモリセルがＮＡＮＤフラッシュメモリセルである、請求項１４又は１５に記載の方法。
【請求項１７】
不揮発性メモリ装置を含むシステム内で実行される方法であって、
ａ）Ｎを１を上回る整数として、前記不揮発性メモリ装置の不揮発性メモリセルからＮビットの中間読取データを逐次的に読み取るステップと、
ｂ）前記Ｎビットの前記中間読取データを論理回路のＮ個の入力に与えるステップと、
ｃ）Ｎ−１ビットの最終読取データを、前記論理回路のＮ−１個の出力から出力するステップと
を含む、方法。
【請求項１８】
Ｎが２である、請求項１７に記載の方法。
【請求項１９】
前記中間読取データが「１１」である場合にのみ、前記論理回路から出力される前記最終読取データが「１」である、請求項１８に記載の方法。
【請求項２０】
Ｎが３である、請求項１７に記載の方法。
【請求項２１】
前記論理回路から出力される前記最終読取データは、ａ）前記中間読取データが「１１１」である場合にのみ「１１」であり、ｂ）前記中間読取データが「０１１」又は「００１」である場合にのみ「０１」であり、ｃ）前記中間読取データが「１０１」又は「１００」である場合にのみ「００」である、請求項２０に記載の方法。
【請求項２２】
複数の不揮発性メモリセルを含み、Ｎを１を上回る整数とし、前記不揮発性メモリセルの少なくとも１つからＮビットの中間読取データを逐次的に読み取るように構成されるメモリ装置であって、メモリ装置と、
論理回路を含む外部コントローラであって、
ａ）前記メモリ装置から前記Ｎビットの中間読取データを受け取り、
ｂ）前記Ｎビットの前記中間読取データを前記論理回路のＮの入力に与え、
ｃ）Ｎ−１ビットの最終読取データを、前記論理回路のＮ−１の出力から出力する
ように構成される、外部コントローラと
を含む、システム。
【請求項２３】
Ｎが２である、請求項２２に記載のシステム。
【請求項２４】
前記中間読取データが「１１」である場合にのみ、前記最終読取データが「１」である、請求項２３に記載のシステム。
【請求項２５】
Ｎが３である、請求項２２に記載のシステム。
【請求項２６】
前記最終読取データは、ａ）前記中間読取データが「１１１」である場合にのみ「１１」であり、ｂ）前記中間読取データが「０１１」又は「００１」である場合にのみ「０１」であり、ｃ）前記中間読取データが「１０１」又は「１００」である場合にのみ「００」である、請求項２５に記載のシステム。
【請求項２７】
複数の不揮発性メモリセルを含むメモリアレイと、
前記メモリアレイと通信可能に結合される論理回路と
を含み、
Ｎを１を上回る整数とし、前記不揮発性メモリセルの少なくとも１つからＮビットの中間読取データを逐次的に読み取るように構成され、
前記Ｎビットの前記中間読取データを前記論理回路のＮの入力に入力し、
Ｎ−１ビットの最終読取データを、前記論理回路のＮ−１の出力から出力する
ように構成される、メモリ装置。
【請求項２８】
Ｎが２である、請求項２７に記載のメモリ装置。
【請求項２９】
前記中間読取データが「１１」である場合にのみ、前記最終読取データが「１」である、請求項２８に記載のメモリ装置。
【請求項３０】
Ｎが３である、請求項２７に記載のメモリ装置。
【請求項３１】
前記最終読取データは、ａ）前記中間読取データが「１１１」である場合にのみ「１１」であり、ｂ）前記中間読取データが「０１１」又は「００１」である場合にのみ「０１」であり、ｃ）前記中間読取データが「１０１」又は「１００」である場合にのみ「００」である、請求項３０に記載のメモリ装置。
【請求項３２】
前記複数の不揮発性メモリセルがＮＡＮＤフラッシュメモリセルである、請求項２７〜３１の何れか一項に記載のメモリ装置。
【請求項３３】
複数ビットのデータを記憶するためのセル容量を提供する、複数のメモリ状態を有する不揮発性メモリセル内に入力データを記憶する方法であって、前記複数のメモリ状態は、消去電圧範囲及び複数のプログラム電圧範囲を含むそれぞれの閾電圧範囲によって定められ、前記方法は、
前記セル容量より少なくとも１ビット少ない入力データを受け取るステップと、
前記入力データを記憶するために少なくとも１つの追加のビットが使用されないように、前記セル容量より少なくとも１ビット少なく使用した前記入力データに従って前記メモリセルをプログラムするステップと、
前記入力データに対して論理関数を実行してリカバリデータを生成するステップであって、前記リカバリデータは、隣接して位置する２つのプログラム電圧範囲を単一のメモリ状態に関連させるように動作可能である、ステップと、
前記リカバリデータを前記少なくとも１つの追加のビット内にプログラムするステップと
を含む、方法。
【請求項３４】
複数ビットのデータを記憶するためのセル容量を提供する複数のメモリ状態をそれぞれ有する複数の不揮発性メモリセルであって、前記複数のメモリ状態は、消去電圧範囲及び複数のプログラム電圧範囲を含むそれぞれの閾電圧範囲によって定められ、
前記メモリは、前記入力データを記憶するために少なくとも１つの追加のビットが使用されないように、前記セル容量より少なくとも１ビット少なく使用した前記入力データに従って前記メモリセルをプログラムすることにより、前記セル容量より少なくとも１ビット少ない入力データを記憶するように構成される、複数の不揮発性メモリセルと、
前記入力データに対して論理関数を実行してリカバリデータを生成するように構成される論理回路であって、前記リカバリデータは隣接して位置する２つのプログラム電圧範囲を単一のメモリ状態に関連させるように動作可能であり、前記リカバリデータは前記少なくとも１つの追加のビット内にプログラムされる、論理回路と
を含む、メモリ機器。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本願は、参照によりその全体を本明細書に援用する、２０１３年３月１３日に出願され、「APPARATUS AND METHODS FOR CARRYING OUT OPERATIONS IN A NON-VOLATILE MEMORY CELL HAVING MULTIPLE MEMORY STATES」と題された米国特許出願第１３／７９９，７６５号明細書、及び２０１２年６月２２日に出願され、「METHOD,DEVICE,APPARATUS,AND SYSTEMS FOR STORING DATA IN A MULTIPLE-BIT-PER-CELL(MBC)FLASH」と題された米国仮特許出願第６１／６６３，０８１号明細書の優先権を主張する。
【背景技術】
【０００２】
不揮発性コンピュータメモリは、メモリに給電されていないときに記憶情報を保持することができる電子メモリである。不揮発性フラッシュメモリは、情報を電荷として記憶するために複数のメモリセルを使用する。メモリセルは、例えばＮＯＲフラッシュ又はＮＡＮＤフラッシュとして構成することができ、これらは概ね同様のメモリセルを利用するが異なる内部構成を有し、動作面でも幾分異なる。
【０００３】
ＮＡＮＤフラッシュメモリは所謂シングルレベルセル（ＳＬＣ）として構成することができ、ＳＬＣでは単一の２進数（ビット）が、１ビットの記憶情報を表す２つの別個の閾電圧水準のうちの一方に構成され得る浮遊ゲートトランジスタを含むメモリセル内に記憶される。ＮＡＮＤフラッシュメモリはマルチレベルセル（ＭＬＣ）としても構成することができ、ＭＬＣでは２つ以上のビットが４つ以上の別個の閾電圧水準として記憶される。
【０００４】
今日製造されている多くのＮＡＮＤフラッシュ装置は、セル内に複数のビットを記憶するように構成されているが、各セル内に１ビット記憶することが有利な応用例が依然としてある。セル内に複数のビットを記憶するには複数の閾電圧範囲が定められ、これらの電圧範囲は一般に１ビット／セルメモリの電圧範囲よりも密な間隔で配置される。その結果、複数ビット／セルメモリは、ノイズを感知すること、セル間のディスターバンス、及び電荷損失による誤りの影響をより受けやすい。更に、複数ビット／セルメモリは一般に、成功裏に実行可能なプログラム／消去（Ｐ／Ｅ）サイクル数で表わされる、より低い耐久性を有する。例えば、１ビット／セルメモリは約１００，０００Ｐ／Ｅサイクル耐えることができる一方、複数ビット／セルメモリは約５，０００以下のＰ／Ｅサイクルしか耐えることができない。
【０００５】
１ビット／セルメモリ又は複数ビット／セルメモリとして構成されるＮＡＮＤフラッシュは、同じ基本設計を有することができ、単に製造の最終段階でメモリを１ビット／セル又は複数ビット／セルに、例えば金属マスキングやワイヤボンディング作業によって構成することができる。１ビット／セルの動作に構成されるＮＡＮＤフラッシュメモリは、同じ製造技術を使用して実装され、同じシリコン面積を有する複数ビット／セルメモリの記憶容量の約半分以下の容量を一般に有する。その一方で、複数ビット／セルメモリの現在の製造量は１ビット／セルメモリを大幅に上回り、ビット単位価格に関する１ビット／セルメモリのコストは複数ビット／セルメモリのコストよりも著しく高い。
【発明の概要】
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、Ｎをゼロを上回る整数として、Ｎ＋１ビットまで記憶するように構成される不揮発性メモリセル内にＮビットプログラムするための方法が提供されている。この方法は、不揮発性メモリセル内にＮビットのデータをプログラムするステップを含む。この方法は、不揮発性メモリセル内にＮビットのデータの論理関数である追加のデータビットをプログラムするステップも含む。不揮発性メモリセルはビットを記憶するための２N+1の閾電圧範囲を提供するように構成され、論理関数に従い、ｉ）２N+1の閾電圧範囲のうちの１組の第１の２N閾電圧範囲がＮビットのデータを記憶するために使用され、ｉｉ）その第１の組と交互の残りの１組の第２の２N閾電圧範囲は使用されない。
【０００７】
本発明の別の態様によれば、複数の不揮発性メモリセルを含むメモリ装置が提供される。不揮発性メモリセルの各不揮発性メモリセルは、ビットを記憶するための２N+1の閾電圧範囲を提供するように構成され、Ｎはゼロを上回る整数である。２N+1の閾電圧範囲は、消去電圧範囲及び複数のプログラム電圧範囲を含む。複数のプログラム電圧範囲は、消去電圧範囲のすぐ隣にある第１のプログラム電圧範囲、及び複数の高位のプログラム電圧範囲を含む。不揮発性メモリセルは、最大Ｎ＋１ビット記憶するように構成され、メモリ装置は、ａ）不揮発性メモリセル内にＮビットのデータをプログラムし、ｂ）不揮発性メモリセル内にＮビットのデータの論理関数である追加のデータビットをプログラムするように構成される。論理関数に従い、ｉ）２N+1の閾電圧範囲のうちの１組の第１の２N閾電圧範囲がＮビットのデータを記憶するために使用され、ｉｉ）その第１の組と交互の残りの１組の第２の２N閾電圧範囲は使用されない。
【０００８】
本発明の別の態様によれば、複数の不揮発性メモリセルを有するメモリ装置内で実行される方法が提供される。不揮発性メモリセルの各不揮発性メモリセルは、消去電圧範囲、第１のプログラム電圧範囲、第２のプログラム電圧範囲、及び第３のプログラム電圧範囲を含むそれぞれの閾電圧範囲によって定められる複数のメモリ状態を有する。第１のプログラム電圧範囲は消去電圧範囲のすぐ隣にあり、第２のプログラム電圧範囲は、第１のプログラム電圧範囲と第３のプログラム電圧範囲との間にある。不揮発性メモリセルを２ビット記憶モードで動作させる場合、２ビットのデータの１番目をプログラムするために第１段のプログラミングを実行すること、及び２ビットのデータの２番目をプログラムするために第２段のプログラミングを実行することによって２ビットのデータを記憶する。不揮発性メモリセルを１ビット記憶モードで動作させる場合、１ビットのデータがデータ「１」である場合、セルの閾電圧を２回上昇させて第２のプログラム電圧範囲に到達させる方法で第１段のプログラミング及び第２段のプログラミングの両方を実行すること、及び１ビットのデータがデータ「０」である場合、セルの閾電圧を消去電圧範囲に保つことによって１ビットのデータを記憶する。
【０００９】
本発明の別の態様によれば、不揮発性メモリ装置を含むシステム内で実行される方法が提供される。この方法は、不揮発性メモリ装置の不揮発性メモリセルからＮビットの中間読取データを逐次的に読み取るステップを含み、Ｎは１を上回る整数である。この方法は、Ｎビットの中間読取データを論理回路のＮの入力に与えるステップも含む。この方法は、Ｎ−１ビットの最終読取データを、論理回路のＮ−１の出力から出力するステップも含む。
【００１０】
本発明の別の態様によれば、メモリ装置を含むシステムが提供される。メモリ装置は複数の不揮発性メモリセルを含む。メモリ装置は、不揮発性メモリセルの少なくとも１つからＮビットの中間読取データを逐次的に読み取るように構成され、Ｎは１を上回る整数である。このシステムは、論理回路を含む外部コントローラも含む。外部コントローラは、メモリ装置からＮビットの中間読取データを受け取り、そのＮビットの中間読取データを論理回路のＮの入力に与えるように構成される。外部コントローラは、Ｎ−１ビットの最終読取データを、論理回路のＮ−１の出力から出力するようにも構成される。
【００１１】
本発明の別の態様によれば、メモリ装置が提供される。メモリ装置は、複数の不揮発性メモリセルを含むメモリアレイを含む。メモリ装置は、メモリアレイと通信可能に結合される論理回路も含む。メモリ装置は、不揮発性メモリセルの少なくとも１つからＮビットの中間読取データを逐次的に読み取るように構成され、Ｎは１を上回る整数である。メモリ装置は、Ｎビットの中間読取データを論理回路のＮの入力に入力し、Ｎ−１ビットの最終読取データを、論理回路のＮ−１の出力から出力するようにも構成される。
【００１２】
本発明の別の態様によれば、複数ビットのデータを記憶するためのセル容量を提供する、複数のメモリ状態を有する不揮発性メモリセル内に入力データを記憶する方法が提供され、複数のメモリ状態は、消去電圧範囲及び複数のプログラム電圧範囲を含むそれぞれの閾電圧範囲によって定められる。この方法は、セル容量より少なくとも１ビット少ない入力データを受け取るステップと、入力データを記憶するために少なくとも１つの追加のビットが使用されないように、セル容量より少なくとも１ビット少なく使用した入力データに従ってメモリセルをプログラムするステップとを含む。この方法は更に、入力データに対して論理関数を実行してリカバリデータを生成するステップであって、リカバリデータは隣接して位置する２つのプログラム電圧範囲を単一のメモリ状態に関連させるように動作可能である、ステップと、リカバリデータを少なくとも１つの追加のビット内にプログラムするステップとを含む。
【００１３】
本発明の別の態様によれば、メモリ機器が提供される。この機器は、複数ビットのデータを記憶するためのセル容量を提供する複数のメモリ状態をそれぞれ有する、複数の不揮発性メモリセルを含み、複数のメモリ状態は、消去電圧範囲及び複数のプログラム電圧範囲を含むそれぞれの閾電圧範囲によって定められる。メモリは、入力データを記憶するために少なくとも１つの追加のビットが使用されないように、セル容量より少なくとも１ビット少なく使用した入力データに従ってメモリセルをプログラムすることにより、セル容量より少なくとも１ビット少ない入力データを記憶するように構成される。メモリは更に、入力データに対して論理関数を実行してリカバリデータを生成することであって、リカバリデータは隣接して位置する２つのプログラム電圧範囲を単一のメモリ状態に関連させるように動作可能である、生成することを行うように構成される論理回路を含み、リカバリデータは少なくとも１つの追加のビット内にプログラムされる。
【００１４】
本発明の具体的実施形態についての以下の説明を添付図面と併せて検討するとき、本発明の他の態様及び特徴が当業者に明らかになる。
【００１５】
次に、例として添付図面を参照する。
【図面の簡単な説明】
【００１６】
【図１】不揮発性メモリセルの概略図である。
【図２】図１に示すメモリセルを組み込むメモリブロックの概略図である。
【図３】図２に示すメモリブロックを組み込むメモリ装置のブロック図である。
【図４】図３のメモリ装置を含むシステムのブロック図である。
【図５】閾電圧に応じたメモリセル数の分布についてのグラフ表現である。
【図６】閾電圧に応じたメモリセル数の分布についての別のグラフ表現である。
【図７】一例による、メモリセルをプログラムし、読み取るためのプロセス流れ図である。
【図８】図７に示すプロセスの一例に関する、閾電圧に応じたメモリセル数の分布についてのグラフ表現である。
【図９】本発明の一実施形態による、メモリセルをプログラムするためのプロセス流れ図である。
【図１０】図９に示すプロセスの実施形態に関する、閾電圧に応じたメモリセル数の分布についてのグラフ表現である。
【図１１】図９に示すプロセスの実施形態に関する、閾電圧に応じたメモリセル数の分布についての更なるグラフ表現である。
【図１２】図９のプロセスに従ってメモリセル内に記憶されたデータを読み取るためのプロセス流れ図である。
【図１３】図９のプロセスによる代替的実施形態を実施するための電圧範囲についてのグラフ表現である。
【図１４】図９のプロセスによる代替的実施形態を実施するための電圧範囲についての更なるグラフ表現である。
【図１５】図１３及び図１４の代替的実施形態による、メモリセル内に記憶されたデータを読み取るためのプロセスである。
【図１６】単一のメモリセル内に３ビットのデータを記憶するための電圧範囲についてのグラフ表現である。
【図１７】図１６の実施形態に従って記憶された２ビットのデータを読み取るための真理値表である。
【図１８】図１７の真理値表を実装するための組合せ論理回路の実施形態の概略図である。
【図１９】図１７の本発明の一実施形態により、メモリセル内にデータを記憶するための真理値表である。
【図２０】図１９の真理値表を実装するための組合せ論理回路の実施形態の概略図である。
【図２１】図１６〜図２０に示す実施形態に従ってメモリセル内にデータを記憶するためのプログラミングプロセスの流れ図である。
【図２２】図１６〜図２０に示す実施形態に従ってメモリセルからデータを読み取るためのプロセスの流れ図である。
【図２３】本発明の更なる実施形態に従ってメモリセルからデータを読み取るためのプロセスである。
【図２４】図２３のプロセスに従って２ビットのデータを記憶するための電圧範囲についてのグラフ表現である。
【発明を実施するための形態】
【００１７】
図１を参照すると、不揮発性メモリセルの一例が全体として１００で示されている。メモリセル１００は、ソース１０４、ドレイン１０６、及びソースとドレインとの間で基板を通ってまたがるチャネル１０８を有するｐ型基板１０２を含む。メモリセル１００は、制御ゲート１１０及び浮遊ゲート１１２も含む。浮遊ゲート１１２は、制御ゲート１１０と基板１０２との間に配置され、酸化層１１４及び１１６によって絶縁される。
【００１８】
メモリセル１００を構成するために、ソース１０４及びドレイン１０６を地電位に保ちながら、比較的高い電圧を制御ゲート１１０に印加する。「プログラミング」と呼ぶこの操作は、チャネル１０８内の電荷担体に酸化層１１６を通過させて浮遊ゲート１１２上で閉じ込めることにより、絶縁酸化層１１４及び１１６によって長時間維持される電荷を確立する。
【００１９】
メモリセル１００を読み取ることは、より低い読取電圧を制御ゲート１１０に印加することを含む。浮遊ゲート１１２上の電荷は読取電圧Ｖｒｄによって引き起こされる電界を部分的に打ち消し、浮遊ゲート１１２の電荷状態は、読取電圧によって確立される条件下で電流がチャネルを流れるかどうかを検出することにより、チャネル１０８の伝導性を検査することによって求めることができる。浮遊ゲート１１２上の電荷は、概してセルの閾電圧Ｖｔに関連し、ＶｔがＶｒｄ未満の場合はチャネル１０８が電流を伝えるものとする。しかし、セルの閾電圧ＶｔがＶｒｄを上回る場合、チャネル１０８は電流を伝えない。チャネルの伝導はセンス増幅器（不図示）によって検出することができ、センス増幅器は、メモリセル１００から読み取ったデータをラッチするための論理回路を含んでも良い。
【００２０】
メモリセル１００内に単一の二進数（ビット）を記憶するために、閾電圧差（閾電圧Ｖｔ）を生じさせるように浮遊ゲート１１２を帯電させ、この閾電圧差は、制御ゲート１１０から浮遊ゲート１１２までの及び浮遊ゲート１１２からチャネル１０８までの静電容量によって決まる。浮遊ゲート１１２が帯電されていない場合、閾電圧Ｖｔは消去電圧範囲に対応して概して負になり、この消去電圧範囲は、定められた２つの閾電圧範囲のうちの第１のものであり、通常はデータ「１」に割り当てられる。メモリセル１００は、プログラム電圧範囲に含まれる閾電圧Ｖｔについて構成されても良く、このプログラム電圧範囲は、メモリセルに対してプログラミング操作を行うことによる、定められた２つの閾電圧範囲のうちの第２のものである。プログラミング操作は、上記のチャネル１０８の伝導性を検査することにより浮遊ゲート１１２上の蓄積電荷を周期的に検出しながら、基板１０２、ソース１０４、及びドレイン１０６を地電位に保った状態で、制御ゲート１１０にプログラム電圧Ｖｐｇｍを印加することを概して含む。従って、プログラミングは、検知サイクルがそれぞれ後に続く連続した帯電サイクルを含む。プログラミングは、浮遊ゲート１１２上の蓄積電荷が所望のデータ状態、例えばデータ「０」に割り当てられる規定のプログラム電圧範囲に含まれるとき中断される。
【００２１】
概して、消去状態でメモリセル１００を構成することは、セルのそれぞれをデータ「１」にリセットする、複数のメモリセルに作用する消去操作で行われる。従って、メモリセル１００内に記憶するために入力データ「１」を受け取る場合、閾電圧Ｖｔは消去電圧範囲内にあるべきであり、その一方で入力データ「０」を受け取る場合、セルは閾電圧Ｖｔをプログラム電圧範囲内に移すようにプログラムされる。既にプログラムされている（即ちデータ「０」の）メモリセル１００内に入力データ「１」を記憶したい場合、消去操作で複数の他のメモリセルと共にセルをまず消去しなければならない。
【００２２】
メモリセルを表す概略的記号を図１の１２０で示す。窒化ケイ素又はシリコンナノ結晶の電荷トラップを有するメモリセルの代替的構成が、図１に示す浮遊ゲートメモリセル１００の代わりに実装されても良い。
【００２３】
一例では、メモリセルをストリング内で接続してメモリブロックを形成することができ、その一部を図２の２００で示す。メモリブロック２００は、ＮＡＮＤストリング２０２内でソースからドレインに直列接続される複数のメモリセル１００（この例では３２個のメモリセル）を含む。メモリブロック２００は、共用ソース線２２０（ＣＳＬ）に接続されるソースと、ＮＡＮＤストリング２０２内の最初のメモリセル２０６のソースに接続されるドレインとを有する接地選択トランジスタ２０４を含む。メモリブロック２００は、ビット線２２２（ＢＬ０）に接続されるドレインと、ＮＡＮＤストリング２０２内の最初のメモリセル２１０のドレインに接続されるソースとを有するストリング選択トランジスタ２０８も含む。ＮＡＮＤストリング２０２内の各メモリセルは、セルの制御ゲートに接続されるワード線（ＷＬ）を有する。接地選択トランジスタ２０４の制御ゲートは接地選択線２２４（ＧＳＬ）に接続され、ストリング選択トランジスタ２０８の制御ゲートはストリング選択線２２６（ＳＳＬ）に接続される。
【００２４】
図示の例では、メモリブロック２００が、ビット線２２８（ＢＬ１）を有し、それぞれのワード線ＷＬ０〜ＷＬ３１をＮＡＮＤストリング２０２と共用する、第２のＮＡＮＤストリング２１２を含む。接地選択線２２４及びストリング選択線２２６もＮＡＮＤストリング２０２と共用される。メモリブロック２００は、所望のバイト長を実装するために複数のＮＡＮＤストリングを概して含む。図２では、更なるＮＡＮＤストリング２１４及び２１６が、それぞれのビット線ＢＬｊ−１及びＢＬｊに接続されて示されている。例えば読取データ内の誤りを訂正するためにＥＣＣエンジンによって使用される誤り訂正符号（ＥＣＣ）を記憶すること等、誤り管理機能を得るために追加のＮＡＮＤストリングを含めることもできる。図１に示すメモリセル１００に関して上記で説明したように、ストリング選択線２２６にストリング選択信号を加えることにより、並びに接地選択線２２４、ワード線、及びビット線ＢＬ０〜ＢＬｊに適切な電圧を印加することにより、１バイト又は１ワードのデータをメモリのページに書き込み又はメモリのページから読み取ることができる。
【００２５】
共通のワード線に接続されるメモリブロック２００内のメモリセル１００を一般にメモリの「ページ」と呼び、従ってメモリブロック２００は、３２ページのメモリを含むことになる。図示の例では、メモリブロック２００は、３２ページでｊバイト幅である。メモリブロック２００との間のデータのプログラミング及び読み取りは、ページ単位で行われる一方、メモリセルの消去は概してブロック単位で行われ、即ちブロック全体の消去操作ではブロック内の全てのセルが一緒に消去される。Ｋｉｍの「Partial Block Erase Architecture for Flash Memory」と題された米国特許第７，８０４，７１８号明細書の中で開示されているように、部分的なブロック消去も可能である。
【００２６】
他の例では、図２に示すようなＮＡＮＤストリング構成以外のメモリ構成にメモリセル１００を組み込むことができる。例えば、全体として図１の１００で示す複数のメモリセルは、ＮＯＲフラッシュメモリ又は他のメモリ構成を提供するように構成することもできる。
【００２７】
図３を参照し、メモリ装置を３００で概略的に示す。メモリ装置３００は、メモリアレイ３０２内に配置される複数のメモリブロック２００を含む。メモリ装置３００は、メモリと図４に示すシステム３１１の外部コントローラ３０９との間のインターフェイス機能を提供する入出力インターフェイス３０６を有する、コントローラ３０４も含む。外部コントローラは、例えばメモリコントローラやプロセッサ等、メモリ装置３００の動作を制御するための任意の適切な装置とすることができる。
【００２８】
再び図３を参照すると、メモリ装置３００は、コントローラ３０４とメモリアレイ３０２との間の相互接続３０８も含む。相互接続３０８は、行デコーダ、ワード線、ビット線、列デコーダ、ページバッファ、センス増幅器等、アレイ３０２内のメモリブロック２００とコントローラ３０４との間を相互接続するための複数の従来のメモリ要素を含み得る。コントローラ３０４は、入出力３０６上で受け取ったコマンドを実行すること、入出力において受け取ったデータをメモリアレイ３０２にプログラムすること、メモリアレイ３０２からデータを読み取ること、入出力３０６にデータを与えること、メモリブロック２００からデータを消去すること等、メモリ装置３００の機能を制御する。
【００２９】
メモリセルがプログラムされるとき、閾電圧Ｖｔはプログラム電圧範囲内の一連の値のうちの任意の値を取ることができる。従って、同じ電圧範囲内でプログラムされる、メモリブロック２００及びメモリ装置３００内の様々なメモリセル１００の間で閾電圧Ｖｔのばらつきがある。図５を参照すると、メモリ装置３００等のメモリの閾電圧Ｖｔに応じたメモリセル１００の数の分布を３５０でグラフによって示す。浮遊ゲート１１２上の残留電荷の僅かな差により、それぞれの閾電圧Ｖｔが消去電圧範囲３５２にわたって分散している状態で、各メモリブロック２００内でメモリセル１００の一部が消去状態にある。
【００３０】
この事例では、消去電圧範囲３５２が、範囲の電圧下限（Ｖｅｌ）と範囲の電圧上限（Ｖｅｈ）との間の閾電圧Ｖｔを含む。統計的に、消去状態にあるより多数のメモリセル１００が閾電圧Ｖｔを消去電圧範囲３５２の中心の方に有し、従って図５に示す分布を形成する。この場合、消去電圧範囲３５２はＶｅｌとＶｅｈとの間に広がる負の電圧を含み、この範囲内の閾電圧を有するセルはデータ「１」を表すように取られる。
【００３１】
プログラミング中、閾電圧がプログラム電圧範囲３５４の範囲に含まれるまで浮遊ゲート１１２上で負電荷を蓄積させることにより、メモリセルの閾電圧Ｖｔが消去電圧範囲３５２内から増やされる。プログラム電圧範囲３５４は、範囲の電圧下限（Ｖｐｌ）と範囲の電圧上限（Ｖｐｈ）との間の閾電圧Ｖｔを含む。この場合、プログラム電圧範囲はＶｐｌとＶｐｈとの間に広がる正の電圧を含み、この範囲内の閾電圧Ｖｔはデータ「０」を表すように取られる。
【００３２】
メモリセルのメモリ状態を読み取ることは、ＶｅｈとＶｐｌとの間の中間の読取電圧Ｖｒｄを印加し、チャネルの伝導を検査することを概して含む。図５に示す事例では、メモリ状態を読み取ることは、読み取られているページのビット線に０ボルトの読取電圧Ｖｒｄを印加し、ワード線に０ボルトの電圧を印加することを含み得る。ＮＡＮＤストリング（図２の２０２、２１２、２１４、２１６）内の他のメモリセル１００のワード線の全てにも電圧を印加し、これらのメモリセルのチャネルを伝導させる。これらの条件下でＮＡＮＤストリングが伝導する場合、読み取られているメモリセルは消去電圧範囲３５２内の閾電圧Ｖｔを有し、従ってそのセルは消去状態にあり、データ「１」が読み取られる。ＮＡＮＤストリングが伝導しない場合、読み取られているセルはプログラム電圧範囲３５４内の閾電圧Ｖｔを有し、従ってそのセルはプログラム状態にある（即ちデータ「０」が読み取られる）。２つのメモリ状態にしか構成されないメモリセルでは、電圧範囲３５２と電圧範囲３５４との間の分離が比較的大きく、たとえ特定のセルの閾電圧が電圧範囲３５２及び３５４の外側にずれても、メモリセルの高信頼の読取りを行うための相応の幅広い読取マージンが与えられる。
【００３３】
電圧範囲３５２及び３５４の上限及び下限は、メモリセルをプログラム及び消去するのにかかる時間と、セル内のデータ記憶のためのマージンとの兼ね合いで概して選択される。電圧範囲３５２と電圧範囲３５４との間の分離がより広ければ、より高信頼の記憶域を得るための改善されたマージンがことによると与えられるが、より広く分離するには浮遊ゲート１１２上の電荷のより大きい蓄積が必要なので、メモリセルをプログラムし又は消去するのにかかる時間は長くなる。再び図３を参照すると、メモリ装置３００のコントローラ３０４は、電圧範囲３５２及び３５４を構成するための１組の閾電圧範囲３１０を含む。１組の閾電圧範囲３１０は、動作アルゴリズム及び／又は構成パラメータを記憶するために設けられるコントローラの記憶領域内に記憶されるＶｅｌ、Ｖｅｈ、Ｖｐｌ、及びＶｐｈの値を含み得る。或いは、電圧範囲３１０は、例えば金属マスキングやワイヤボンディングによって製造中にコントローラ３０４内にハードコードされても良い。従って、メモリセル１００をプログラムするための電圧範囲３５２及び３５４は、組立時の構成段階において、又はコントローラ３０４のコード記憶域内に構成を記憶することにより、Ｖｔ軸に沿ってずらし且つ／又は広げ若しくは狭めることができる。
【００３４】
図５に示す電圧範囲３５２及び３５４の構成は、各メモリセル内に単一ビットを記憶するのを容易にする。メモリ装置３００は、各メモリセル内に複数のメモリ状態を実装し、それにより各セル内に複数ビットのデータを記憶することを容易にするように代わりに構成することもできる。複数のメモリ状態は、メモリセルの浮遊ゲート１１２を複数のプログラム電圧範囲のうちの１つの範囲内の閾電圧Ｖｔにプログラムすることによって与えられる。複数のプログラム電圧範囲は、コントローラ３０４内に記憶される１組の閾電圧範囲３１０によって定めることができる。
【００３５】
図６を参照すると、各メモリセル内に２ビットのデータを記憶するための、閾電圧Ｖｔに応じたメモリセル数の分布を３８０でグラフによって示す。各セルの閾電圧Ｖｔは、消去電圧範囲３８２及び複数のプログラム電圧範囲３８４のうちの１つに含まれる。複数のプログラム電圧範囲３８４は、消去電圧範囲３８２のすぐ隣にある第１のプログラム電圧範囲３８６、並びに上位の２つのプログラム電圧範囲３８８及び３９０を含む。これらの電圧範囲３８２、３８６、３８８、及び３９０は、セルが２ビットのデータを記憶するためにプログラムされ得る４つのあり得るメモリ状態を表す。４つのメモリ状態を４つのあり得るデータビットの組合せ「１１」、「１０」、「０１」、及び「００」に割り当てるために、幾つかの異なる符号化方式を使用することができる。あり得る１つの符号化方式を図６に示し、ここでは消去電圧範囲がデータ「１１」に関連付けられ、第１のプログラム電圧範囲３８６がデータ「１０」に関連付けられ、上位のプログラム電圧範囲３８８及び３９０がデータ「０１」及び「００」にそれぞれ関連付けられている。代替的な符号化方式では、消去電圧範囲３８２をデータ「１１」に依然として割り当てながら、複数のプログラム電圧範囲３８４を異なるように割り当てることができる。従って、ローワーページデータビット及びアッパーページデータビットを記憶するために、各メモリセルを使用することができる。
【００３６】
メモリ装置３００等のメモリ機器内で、メモリセル１００は、初期電圧閾値Ｖｔを消去電圧範囲３８２内に概して有する。更に、不揮発性メモリセル（例えばＮＡＮＤ型のメモリセルやＮＯＲ型のメモリセル等）では、初期電圧閾値Ｖｔをイオン注入によって調節できることを当業者なら理解されよう。ＮＡＮＤ及びＮＯＲメモリセルはどちらも、電子を蓄える浮遊ゲートを有する。浮遊ゲートが空のセル状態（即ち電子がない）は、典型的には消去状態として設定される。同様に、浮遊ゲート内の電子に対応するセル状態はプログラム状態である。ＮＡＮＤ及びＮＯＲメモリ内のセルの構造により、消去されるセルのＶｔはＮＡＮＤメモリセルでは負であり、ＮＯＲメモリセルでは正である。この場合もやはり、消去されるセルのＶｔはイオン注入によって負又は正に調節することができる。
【００３７】
引き続き図６を参照すると、データの最下位ビットをプログラムすることは、浮遊ゲート１１２を帯電させて、最下位ビットが「１」から「０」に変わるようにセルの閾電圧を第１のプログラム電圧範囲３８６内に設定することを含む。高位ビットをプログラムするために、メモリセルが消去電圧範囲３８２内に構成されている場合、プログラム電圧範囲３８８内にセルの閾電圧Ｖｔを構成するように浮遊ゲート１１２を帯電させる。セルが既に第１のプログラム電圧範囲３８６内に構成されている場合、上位のプログラム電圧範囲３９０内にセルの電圧を構成するように浮遊ゲート１１２を帯電させる。
【００３８】
図６に示す符号化方式に従ってメモリセル内に記憶されるデータは、本明細書で先に記載したメモリセルのビット線に一連の読取電圧Ｖｒｄを印加することによって読み取ることができる。図６に示す符号化方式では、メモリセルが第１のプログラム電圧範囲３８６又は消去電圧範囲３８２内に構成されているとチャネルの伝導が示す場合、高位ビットを読み取るのに、単一の読取電圧Ｖ１だけを印加する必要がある。この場合、高位ビットはデータ「１」として読み取られる。
【００３９】
最下位ビットを読み取るには、読取電圧Ｖ０、Ｖ１、及びＶ２を印加する必要がある。チャネルの伝導が電圧Ｖ１で行われる場合、メモリセルは、第１のプログラム電圧範囲３８６又は消去電圧範囲３８２内の閾電圧Ｖｔに関して構成され、最下位ビットを求めるために電圧Ｖ０における更なる読取りが必要である。チャネルが読取電圧Ｖ０において伝導する場合、メモリセルは消去電圧範囲３８２内に構成され、最下位データビットは「１」である。電圧Ｖ１においてチャネルの伝導が生じない場合、メモリセルは、上位の２つのプログラム電圧範囲３８８又は３９０の何れかの範囲内の閾電圧Ｖｔに関して構成され、最下位ビットを求めるために電圧Ｖ２における更なる読取りが必要である。チャネルがＶ２において伝導する場合、メモリセルはプログラム電圧範囲３８８内に構成され、最下位データビットはデータ「１」として読み取られる。このように、最下位ビットを読み取ることは、電圧Ｖ０、Ｖ１、及びＶ２のそれぞれにおいてチャネルの伝導を検査することを必要とする。
【００４０】
複数ビットのデータを記憶するための図６に示す電圧範囲構成は、メモリ装置３００（図３に示す）内の特定のメモリブロック２００についてのみ、又はメモリ内の全てのメモリブロックについて実装することができる。メモリセル１００及びメモリブロック２００の物理構成は、１ビットのデータが記憶されるか複数ビットのデータが記憶されるかに関係なく、ほぼ同様であり得る。この構成は、コントローラ３０４を変更すること、例えば１組の閾電圧範囲３１０を変更することによって、及び読取操作の実施に関連するアルゴリズムを変更することによって実装され得る。
【００４１】
一例による、メモリセルをプログラムし、読み取るためのプロセス流れ図を全体として図７の４００で示す。この例に従ってメモリセルをプログラムするための電圧範囲は、全体として図８の４３０で示しており、消去電圧範囲４３２及び複数のプログラム電圧範囲４３４を含む。複数のプログラム電圧範囲４３４は、消去電圧範囲のすぐ隣にある第１のプログラム電圧範囲４３６、並びに上位の複数のプログラム電圧範囲４３８及び４４０を含む。図８で定める電圧範囲は、図６に示した電圧範囲に概ね一致し、従ってメモリセルは２ビットのデータを記憶するための構成容量を有する。あり得るデータビットの組合せを４つのメモリ状態に割り当てる符号化方式は、やはり図６に示した符号化方式に概ね一致する。第１のプログラム電圧範囲４３６は、メモリセル内の最下位ビットをプログラムすることに関連し、上位の複数のプログラム電圧範囲４３８及び４４０はメモリセル内の高位ビットをプログラムすることに関連する。
【００４２】
プロセス４００は、メモリセルが消去状態にあるブロック４０２で始まる。プロセス４００は、メモリセルが、セル内にプログラムするための入力データを受け取るときにブロック４０４で続行する。メモリセルの容量が２ビットのデータであるこの説明のための例では、従って入力データが１ビットのデータを含む。次いでプロセス４００は、アッパーページ内に１ビットの入力データがプログラムされるブロック４０６で続行する。従って、入力データが「１」の場合、メモリセルの閾電圧Ｖｔは消去電圧範囲４３２内に留まる。しかし入力データが「０」の場合、図８の矢印４４２によって示すように、メモリセルの閾電圧Ｖｔがプログラム電圧範囲４３８内に移動される。従って、第１のプログラム電圧範囲４３６は未使用のままであり、メモリセル内に記憶される入力データは、消去電圧範囲４３２又はプログラム電圧範囲４３８内のメモリセルの構成によって示される。この例では、プログラム電圧範囲４４０も未使用のままである。
【００４３】
１ビットの入力データは、プログラム電圧範囲４３８内でメモリセル内に記憶される。これにより、１ビットの入力データを記憶するために使用される電圧範囲４３２と電圧範囲４３８との間により広い分離がもたらされる。更に、プログラム電圧範囲４４０も使用されていないので、浮遊ゲート１１２上の電荷を、上位のプログラム電圧範囲４４０ではなく中間プログラム電圧範囲４３８に向けて上方に移動させるだけで良いため、メモリセルのプログラミング時間も短縮される。上位のプログラム電圧範囲４４０をプログラムすることは、浮遊ゲート１１２の帯電によるメモリセルに対するより強いストレスに関連し、この電圧範囲の使用を回避することは、不信頼記憶域が問題になる以前にメモリセルが耐え得るプログラミングサイクル数をことによると増やす。
【００４４】
再び図７を参照し、次にプロセス４００の読取プロセスについて説明する。読取プロセスは、概してメモリセルの対応するビット線に一連の読取電圧Ｖｒｄを印加することを含む。メモリセルが消去電圧範囲４３８又は第１のプログラム電圧範囲４３６内に構成される閾電圧Ｖｔを有するとチャネルの伝導が示す場合、ブロック４５２で、単一の読取電圧Ｖ１を印加することによってアッパーページが読み取られる。第１のプログラム電圧範囲４３６は使用されていないので、消去電圧範囲４３２内の構成閾電圧Ｖｔとプログラム電圧範囲４３８内の構成閾電圧Ｖｔとを区別するには、電圧Ｖ１（又はＭＬＣフラッシュメモリ装置がそのようにカスタマイズされる場合はＶ０とＶ１との間のどこかにある代替的電圧）における１回の読取りで技術的に十分である。しかし、内部装置の動作に関する特定の読取りのカスタマイズなしに、プロセス４００を標準的なＭＬＣフラッシュメモリ装置内で実施する場合等の一部の例では、この読取プロセスはブロック４５４で続行し、ブロック４５４では、セル内に記憶された最下位データビットを読み取るために、図６に関して上記で説明した読取電圧Ｖ０、Ｖ１、及びＶ２を印加することによってローワーページも読み取られる。
【００４５】
次いでこの読取プロセスはブロック４５６で続行し、ブロック４５６では、メモリセルからの中間読取データがデータ「１１」であるかどうかに関する判定を下し、そうである場合はブロック４５８で、そのセルは消去電圧範囲４３２内に構成されていると明確に判定し、従って出力データ（最終的な読取データ）はデータ「１」である。しかし、ブロック４５６でメモリセルからの中間読取データがデータ「１０」、「０１」、又は「００」である（即ちデータ「１１」ではない）場合、ブロック４６０で、そのセルの１ビットの出力データ（最終的な読取データ）が「０」であると判定する。
【００４６】
概して、消去電圧範囲４３２は、複数のプログラム電圧範囲４３４よりも幅広である。更に、消去状態は、メモリセルの浮遊ゲート１１２上に電荷がないことに対応するので電荷漏洩は問題にならず、消去電圧範囲４３２内の閾電圧Ｖｔがずれる可能性は低く、従って消去状態にあるセルに改善された読取マージンを提供する。これを踏まえ、隣接セルにおけるプログラムディスターブにより、消去されるセルが電子を得る可能性があることを当業者なら理解するが、何れにしても消去電圧範囲４３２内のセル電圧Ｖｔがずれる又はディスターブされる可能性は相対的に低い。プロセス４００に従ってメモリセル内に単一ビットを記憶するためのプログラミング時間は、図６の２ビット記憶事例の場合よりも短い一方、読取時間は同じままである。
【００４７】
プロセス４００における更なる改変形態も考えられる。例えば、図示したブロックの順序は必ずしも厳密に示した通りである必要はない（より広くは、後で論じる如何なる流れ図にも図示のブロックの順序に関する同じ言明が当てはまる）。例えば、ローワーページの読取り（ブロック４５４）が、アッパーページの読取り（ブロック４５２）の前に行われても良いと考えられる。
【００４８】
更なる改変形態の別の例として、先に記載した読取りのカスタマイズを伴うＭＬＣフラッシュメモリ装置でさえ、例えばセルの閾電圧ＶｔがＶ１を下回ってずれる場合等、装置がローワーページを依然として読み取る状況があり得る。そのような場合、ブロック４５４は、最初にプログラムされたセルの閾電圧ＶｔがＶ１を下回ってずれたのかＶ２を上回ってずれたのかに関する判定を助ける。セルの閾電圧Ｖｔのずれは、メモリセルの浮遊ゲート１１２上での或る期間にわたる電荷漏洩によって起こり得る。更に、メモリブロック２００（図２に示す）のメモリセルが読み取られるとき、ＮＡＮＤストリング２０２内の非選択セルが伝導するように構成され、このことは、これらのセルの浮遊ゲート１１２上の蓄積電荷の僅かな変化を引き起こし得る。読取ディスターバンスと呼ばれるこの作用は、プログラムされている隣接セルからの静電結合により、メモリセルの閾電圧Ｖｔの変化も引き起こし得る。
【００４９】
上記で述べたように、図２に示すようなＮＡＮＤメモリブロックはページ単位で構成することができ、各ページはそれぞれのワード線によってアドレス指定可能である。１メモリセルごとに複数のビットを記憶する場合、「ローワーページ」及び「アッパーページ」という用語の使用に言及することが一般的である。ページのそれぞれは、たとえそれらのページが同じ物理セル内に格納されていても、データを記憶するための別々の記憶場所と見なすことができる。メモリ装置３００のコントローラ３０４は、概してこれらのページがメモリの物理ページであるかのように利用者がこれらのページにアクセスすることを許可するプログラミング操作及び読取操作のために、アッパーページ及びローワーページへのアクセスを提供するように構成され得る。
【００５０】
図９を参照すると、本発明の一実施形態による、メモリセルをプログラムするためのプロセス流れ図を全体として５００で示す。本発明のこの実施形態に従ってメモリセルをプログラムするための電圧範囲は、全体として図１０の５３０で示しており、消去電圧範囲５３２及び複数のプログラム電圧範囲５３４を含む。プログラム電圧範囲５３４は、消去電圧範囲５３２のすぐ隣にある第１のプログラム電圧範囲５３６、並びに上位の複数のプログラム電圧範囲５３８及び５４０を含む。この実施形態のメモリセルも、２ビットのデータを記憶するための構成容量を有する。電圧範囲５３８及び電圧範囲５４０の符号化は、図８に示した例と逆にしている。但し、これらの上位の電圧範囲５３８及び５４０は、メモリセル内のアッパーページのプログラミングに依然として関連する。
【００５１】
プロセス５００は、メモリセルが消去状態にあるブロック５０２で始まる。このプロセスはブロック５０４で続行し、ブロック５０４では、メモリセルが、この例では２ビットの容量を有するセル向けの単一ビットである入力データを受け取る。次いでこのプロセスは、第１段のプログラミングが行われるブロック５０６で続行する。より詳細には、ローワーページ内に１ビットの入力データがプログラムされる。図１０を参照すると、入力データが「１」である場合、メモリセルの閾電圧Ｖｔは消去電圧範囲５３２内に留まる一方、入力データが「０」である場合は、閾電圧Ｖｔが第１のプログラム電圧範囲５３６内に移動される。
【００５２】
再び図９を参照すると、次いでこのプロセスは、第２段のプログラミングが行われるブロック５０８で続行する。より詳細には、アッパーページ内に追加のデータビットがプログラムされる。この追加のデータビットは、１ビットの入力データの論理関数である。具体的には、論理関数は、この例では追加のデータビットが１ビットのデータに等しいことである。
【００５３】
図１１を参照すると、入力データが「１」である場合、メモリセルの閾電圧Ｖｔは消去電圧範囲５３２内に留まる。しかし入力データが「０」である場合、ブロック５０６の後で、閾電圧Ｖｔが第１のプログラム電圧範囲５３６内に含まれる。この事例では、閾電圧Ｖｔがその後プログラム電圧範囲５３８内に上方へと移動される。従って、ローワーページ及びアッパーページが同じ１ビットの入力データに従って両方プログラムされ、１ビットの入力データを記憶するために電圧範囲５３２及び５３８が使用される。電圧範囲５３６及び５４０は未使用のままである。
【００５４】
この実施形態では、図１０及び図１１によって表わされる２つの逐次的なプログラミングステップが必要であり、その結果プログラミングは、図６〜図７に示した第１の例よりもその分だけ遅くなる。しかし、最も高いプログラム電圧範囲５４０は未使用のままなので、図６に示した複数ビットを記憶する例を上回るプログラミング時間の短縮が依然としてある。
【００５５】
図１２を参照すると、プロセス５００に従ってプログラムされたメモリセル内に記憶されたデータを読み取るためのプロセスを全体として５５０で示す。メモリセルが消去電圧範囲５３８又は第１のプログラム電圧範囲５３６内に構成される閾電圧Ｖｔを有するとチャネルの伝導が示す場合、ブロック５５２で、単一の読取電圧Ｖ１を印加することによってアッパーページが読み取られる。プロセス５５０は、読取電圧Ｖ０及びＶ２を印加することによってローワーページも読み取られるブロック５５４で続行する。図１０及び図１１に示す符号化方式では、第１のプログラム電圧範囲５３６及び上位のプログラム電圧範囲５３８の両方に「０」の最下位ビットが割り当てられているので電圧Ｖ１において読み取る必要はないが、内部装置の動作に関する特定の読取りのカスタマイズなしにプロセス５５０を標準的なＭＬＣフラッシュメモリ装置内で実施する場合、かかるＭＬＣフラッシュメモリ装置がローワーページのデータを得るために全ての電圧Ｖ０、Ｖ１、及びＶ２において自動で読み取ることが予期される。標準的なＭＬＣフラッシュメモリ装置の上記の事項を除き、Ｖ２における読み取りは、セル内に記憶されたデータが「０」の最下位ビットを有するのか（プログラム電圧範囲５３６又は５３８）、「１」の最下位ビットを有するのか（プログラム電圧範囲５４０）を明確に判定するのに十分であり、従って電圧Ｖ１における読み取りは、あらゆる場合に必要という訳ではない。
【００５６】
次いで、プロセス５５０はブロック５５６で続行し、ブロック５５６では、メモリセルからの中間読取データがデータ「１１」であるかどうかに関する判定を下し、そうである場合はブロック５５８で、そのセルは消去電圧範囲５３２内に構成されていると明確に判定し、従って最終的な読取データはデータ「１」である。しかし、ブロック５５６でメモリセルからの中間読取データがデータ「１０」、「００」、又は「０１」である（即ちデータ「１１」ではない）場合、ブロック５６０で、そのセルの１ビットの出力データ（最終的な読取データ）が「０」であると判定する。
【００５７】
本発明の別の実施形態に従ってメモリセルをプログラミングするために、図９に示したのと同じプロセス５００を使用しても良い。この実施形態での電圧範囲を図１３では６００で、図１４では６２０で示す。図１３を参照すると、消去電圧範囲６０２は、図９の消去電圧範囲５３２に概ね一致する。しかし、この実施形態では、ローワーページをプログラムする目的で一時的なプログラム電圧範囲６０４が定められている。一時的なプログラム電圧範囲６０４は、本明細書の先に記載したプログラム電圧範囲よりも幅広であり、許可された閾電圧Ｖｔの範囲がより広いので、比較的素早くプログラムすることができる。本発明のこの実施形態によるメモリセルのアッパーページのプログラミングのための１組の電圧範囲は、図１４に示されており、複数のプログラム電圧範囲６０６を含む。複数のプログラム電圧範囲６０６は、消去電圧範囲６０２のすぐ隣にある第１のプログラム電圧範囲６０８、並びに上位の複数のプログラム電圧範囲６１０及び６１２を含む。
【００５８】
再び図９を参照すると、プロセス５００のブロック５０６で、入力データが「１」である場合、メモリセルの閾電圧Ｖｔは図１３に示す消去電圧範囲６０２内に留まる。入力データが「０」である場合、閾電圧Ｖｔが一時的なプログラム電圧範囲６０４内に移動される。プロセス５００は、アッパーページ内に１ビットの入力データがプログラムされるブロック５０８で続行する。再び図１４を参照すると、入力データが「１」である場合、メモリセルの閾電圧Ｖｔは消去電圧範囲６０２内に留まる。しかし入力データが「０」である場合、ブロック５０６の後で、閾電圧Ｖｔが一時的なプログラム電圧範囲６０４内に含まれ、閾電圧Ｖｔがその後上位のプログラム電圧範囲６１０内に上方へと移動される。前と同じように、第１のプログラム電圧範囲６０８及び上位のプログラム電圧範囲６１２は使用されない。ローワーページ及びアッパーページが同じ１ビットの入力データに従って両方プログラムされ、１ビットの入力データを記憶するために電圧範囲６０２及び６１０が使用される。
【００５９】
図１５を参照し、この実施形態による、メモリセル内に記憶されたデータを読み取るためのプロセスを全体として６３０で示す。メモリセルが、消去電圧範囲６０２、第１のプログラム電圧範囲６０８、又はプログラム電圧範囲６１０のうちの１つの範囲内に構成される閾電圧Ｖｔを有するとチャネルの伝導が示す場合、ブロック６３２で、読取電圧Ｖ２を印加することによってアッパーページが読み取られる。メモリセルが消去電圧範囲６０２内に構成される閾電圧Ｖｔを有するとチャネルの伝導が示す場合、アッパーページを読み取ることは読取電圧Ｖ０を印加することを更に含む。従って、消去電圧範囲６０２又はプログラム電圧範囲６１２内の閾電圧Ｖｔは、高位データビット「１」に対応する一方、プログラム電圧範囲６０８又は６１０の何れかの範囲内の閾電圧Ｖｔは高位データビット「０」に対応する。
【００６０】
プロセス６３０は、読取電圧Ｖ１を印加することによってローワーページを読み取るブロック６３４で続行し、ローワーページを読み取ることは、セル内に記憶されたデータが「０」の最下位ビットを有するのか（プログラム電圧範囲６１０又は６１２）、「１」の最下位ビットを有するのか（プログラム電圧範囲６０８）を明確に判定するのに十分である。但し、先に論じたように、標準的なＭＬＣフラッシュメモリ装置の場合、全ての電圧での読取りが何れにせよ行われることがある。
【００６１】
次いで、このプロセスはブロック６３６で続行し、ブロック６３６では、メモリセルからの中間読取データがデータ「１１」であるかどうかに関する判定を下し、そうである場合はブロック６３８で、そのセルは消去電圧範囲６０２内に構成されていると明確に判定し、従って記憶されるビットはデータ「１」である。しかし、ブロック６３６でメモリセルからの中間読取データがデータ「０１」、「００」、又は「１０」である（即ちデータ「１１」ではない）場合、ブロック６４０で、そのセルの１ビットの出力データ（最終的な読取データ）が「０」であると判定する。
【００６２】
上記の実施形態は、２ビット記憶する容量を有するメモリセルに関して説明してきた。他の実施形態では、３ビット以上記憶することを認めるように、メモリセルのプログラム電圧範囲を構成することができる。図１６を参照し、単一のメモリセル内に３ビットのデータを記憶するための電圧範囲を全体として６８０で示す。電圧範囲は、消去電圧範囲６８２及び複数のプログラム電圧範囲６８４を含む。複数のプログラム電圧範囲６８４は、第１のプログラム電圧範囲６８６、並びに上位のプログラム電圧範囲６８８、６９０、６９２、６９４、６９６、及び６９８を含む。３ビットのデータを記憶するためにメモリセルを使用する場合、プログラム電圧６８４が使用される。メモリセル内に２ビットだけ記憶するには、プログラム電圧範囲６８８、６９２、及び６９６が使用され得る一方で、プログラム電圧範囲６８６、６９０、６９４、及び６９８は未使用のままであり、それにより、高信頼のデータ記憶及び読取のためのより大きいマージンを与えることができる。
【００６３】
メモリセル内では、浮遊ゲート１１２上での或る期間にわたる電荷漏洩は、とりわけより高温でセルの閾電圧Ｖｔをすぐ隣にある下位の電圧範囲内にずらす可能性がある。本発明の別の実施形態では、２ビットの入力データを高信頼に記憶するために、３ビットのデータを記憶するための構成容量を有するメモリセルを使用しても良い。引き続き図１６を参照すると、この実施形態では、電圧範囲６８６及び６８８の両方が（６９９で示す）２ビットの出力データ「０１」に関連し、従ってプログラム電圧範囲６８８内にプログラムされるセルの閾電圧がＶ１未満にずれる場合でも、読み取られる出力データは変わらない。同様に、電圧範囲６９０及び６９２は２ビットの出力データ「００」に関連し、電圧範囲６９４及び６９６は２ビットの出力データ「１０」に関連する。
【００６４】
本発明のこの実施形態による、出力データを読み取るための真理値表を図１７に７５０で示す。図１７を参照すると、真理値表７５０は記憶された３ビットのデータ７５２を、２ビットの出力データ７５４にマップする。記憶データ７５２は、ローワーページビット（Ｌ）、ミドルページビット（Ｍ）、及びアッパーページビット（Ｕ）を含み、出力データ７５４はビットＸ及びＹを含む。メモリセル内に記憶されたデータを読み取るとき、メモリセルの閾電圧Ｖｔが（図１６に示す）未使用の下位のプログラム電圧範囲内で読み取られる場合、そのセルの２ビットの出力データは隣接する上位のプログラム電圧範囲に一致するものとして解釈される。従って、記憶データ「１１１」を表す消去電圧範囲６８２は、表７００の最初の行の出力データ「１１」にマップする。隣接するプログラム電圧範囲の対に関連する記憶データが、真理値表７５０内の２ビットの出力データ値にそれぞれマップされる。真理値表７５０からＸ及びＹの論理式を導出するためにカルノー図を使用すると次式、
【数１】
2015524137.tif 000003
がもたらされ、式中、
【数２】
2015524137.tif 000004
は論理ＮＯＴを表し、「Ｕ．Ｍ」は論理ＡＮＤ関数を表し、「＋」は論理ＯＲ関数を表す。３ビットのデータＵ、Ｍ、及びＬを使用してメモリセル内に記憶された２ビットのデータＸ及びＹを読み取るために、等式１及び等式２の論理を実装するための組合せ論理回路を図１８の７８０で示す。論理回路７８０は、ＮＯＴゲート７８２及び７８４、並びにＮＡＮＤゲート７８６〜７９６を使用して実装される。等式１及び等式２内の上記の論理式を以下のように書き換えるために、ドモルガンの定理を使用した。
【数３】
2015524137.tif 000005
【００６５】
本発明のこの実施形態による、メモリセル内にデータを記憶するための真理値表を図１９の７００で示し、この真理値表では、２ビットの入力データ７０２の記憶を３ビットの記憶データ７０４としてマップする。真理値表７００では、セル内の入力データ７０２がビットＸ及びＹを含み、記憶データがローワーページビット（Ｌ）、ミドルページビット（Ｍ）、及びアッパーページビット（Ｕ）を含む。真理値表７００内の各行７０６は、２ビットの入力データ７０２と３ビットの記憶データ７０４との間のマッピングを行う。真理値表７００の検査により以下の論理式、
Ｌ＝Ｙ                        式５
Ｍ＝Ｘ                        式６
Ｕ＝ＸＮＯＲ（Ｘ，Ｙ）        式７
がもたらされ、式中、ＸＮＯＲは排他的ＮＯＲ論理関数である。２ビットの入力データを表す３ビットのデータＵ、Ｍ、及びＬをメモリセル内にプログラムするために、等式５〜７の論理を実装するための組合せ論理回路を図２０の７２０で示す。
【００６６】
図２１を参照し、図１６〜図２０に示す実施形態に従ってメモリセル内にデータを記憶するためのプログラミングプロセスを全体として８００で示す。プロセス８００は、メモリセルが消去状態にあるブロック８０２で始まる。このプロセスは、メモリセルが入力データ（この実施形態では２ビットのデータＸ及びＹ）を受け取るブロック８０４で続行する。次いでこのプロセスは、ローワーページ内に入力データビットＸがプログラムされるブロック８０６で続行する。入力データＸが「１」である場合、メモリセルの閾電圧Ｖｔは（図１６に示す）消去電圧範囲６８２内に留まる一方、入力データが「０」である場合、閾電圧Ｖｔはプログラム電圧範囲６９２内に移動される。ブロック８０８で、ミドルページ内にデータビットＹがプログラムされる。データビットＹが「１」であり、ブロック８０６の後で閾電圧Ｖｔが依然として消去電圧範囲６８２内にある場合、閾電圧は消去電圧範囲内に留まる。ブロック８０６の後で閾電圧がプログラム電圧範囲６９２内にある場合、閾電圧がプログラム電圧範囲６９６へと上方に移動される。
【００６７】
入力データビットＹが「０」であり、ブロック８０６の後で閾電圧が依然として消去電圧範囲６８２内にある場合、閾電圧がプログラム電圧範囲６８８へと上方に移動される。ブロック８０６の後で閾電圧がプログラム電圧範囲６９２内にある場合、閾電圧はプログラム電圧範囲６９２内に留まる。その後、プロセス８００は、等式７の論理関数が入力データＸ及びＹに適用されるブロック８１０で続行する。論理関数の結果が「１」であり、ブロック８０８の後で閾電圧が依然として消去電圧範囲６８２内にある場合、閾電圧は消去電圧範囲内に留まる。ブロック８０８の後で閾電圧がプログラム電圧範囲６８８内にある場合、閾電圧がプログラム電圧範囲６９２へと上方に移動される。ブロック８０８の後で閾電圧がプログラム電圧範囲６９２内にある場合、閾電圧はプログラム電圧範囲６９２内に留まる。ブロック８０８の後で閾電圧がプログラム電圧範囲６９６内にある場合、閾電圧がプログラム電圧範囲６９８へと上方に移動される。
【００６８】
論理関数の結果が「０」であり、ブロック８０８の後で閾電圧が依然として消去電圧範囲６８２内にある場合、閾電圧はプログラム電圧範囲６８６へと上方に移動される。ブロック８０８の後で閾電圧がプログラム電圧範囲６８８内にある場合、閾電圧はプログラム電圧範囲６８８内に留まる。ブロック８０８の後で閾電圧がプログラム電圧範囲６９２内にある場合、閾電圧がプログラム電圧範囲６９４へと上方に移動される。ブロック８０８の後で閾電圧がプログラム電圧範囲６９６内にある場合、閾電圧はプログラム電圧範囲６９６内に留まる。
【００６９】
有利には、この実施形態では、隣接して位置する２つのプログラム電圧範囲を単一のメモリ状態に関連させるように動作可能なリカバリデータを記憶するために、アッパーページビットを使用する。
【００７０】
図２２を参照し、図１６〜図２０に示す実施形態に従ってメモリセルからデータを読み取るためのプロセスを全体として８２０で示す。プロセス８２０はブロック８２２で始まり、ブロック８２２では、読取電圧Ｖ０、Ｖ２、Ｖ４、及びＶ６を印加することによってアッパーページビットＵを読み取り、Ｕデータビットが「１」に設定されているのか「０」に設定されているのかを判定する。次いでプロセス８２０はブロック８２４で続行し、ブロック８２４では、読取電圧Ｖ１、Ｖ３、及びＶ５を印加することによってミドルページビットＭを読み取り、Ｍデータビットが「１」に設定されているのか「０」に設定されているのかを判定する。次いでプロセス８２０は、読取電圧Ｖ３を印加することによってローワーページビットを読み取るブロック８２６で続行し、ローワーページを読み取ることは、セル内に記憶されたデータが「０」の最下位ビットを有するのか「１」の最下位ビットを有するのかを明確に判定するのに十分である。
【００７１】
次いで、このプロセスはブロック８２８で続行し、ブロック８２８では、メモリセルからの中間読取データが「１１１」であるかどうかに関する判定を下し、そうである場合はブロック８３０において、記憶データＸＹ（最終的な読取データ）はかくして「１１」である。ブロック８２８で、メモリセルからの中間読取データが「１１１」ではない場合、このプロセスは、メモリセルからの中間読取データが「０１１」又は「００１」であるかどうかに関する判定を下すブロック８３２で続行し、そうである場合はブロック８３４において、記憶データＸＹ（最終的な読取データ）はかくして「０１」である。ブロック８３２で、メモリセルからの中間読取データが「０１１」又は「００１」ではない場合、このプロセスは、メモリセルからの中間読取データが「１０１」又は「１００」であるかどうかに関する判定を下すブロック８３６で続行し、そうである場合はブロック８３８において、記憶データＸＹ（最終的な読取データ）はかくして「００」である。ブロック８３６で、メモリセルからの中間読取データが「１０１」又は「１００」ではない場合、このプロセスはブロック８４０で続行し、従って記憶データＸＹ（最終的な読取データ）は「１０」である。
【００７２】
図２３を参照し、本発明の更なる実施形態に従ってメモリセルからデータを読み取るためのプロセスを全体として８５０で示す。この実施形態では、メモリセルは３ビットのデータを記憶する容量を有するが、２ビットのデータしかセル内に記憶されていない。図２４を参照すると、２ビットのデータをメモリセル内に記憶するための電圧範囲は、全体として８８０で示しており、消去電圧範囲８８２及び複数のプログラム電圧範囲８８４、８８６、及び８８８を含む。メモリセル１００のプログラミングは図１６に示した実施形態に従って概ね行われ、この実施形態では３番目に高位のビットを記憶することに関連する電圧範囲が未使用のままであり、プログラム電圧範囲間の更なる分離をもたらしている。メモリセルは、読取電圧８９０（即ちＶ０、Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、及びＶ６）に関して構成される。このプロセスは、読取電圧Ｖ０、Ｖ２、及びＶ４を印加することにより、２ビットのデータを含む出力データを生成するために、メモリセルに対して読取操作を行うブロック８５２で始まる。
【００７３】
ブロック８５４で、出力データに関連する誤り率を求める。上記のように、多くの不揮発性メモリは誤り訂正符号（ＥＣＣ）を記憶し、読取データ内の誤りを検出し、訂正しようと試みるＥＣＣエンジンを有する。一実施形態では、出力データの誤り率をＥＣＣエンジンによって求めることができる。
【００７４】
次いでプロセス８５０はブロック８５６で続行し、ブロック８５６では、求めた誤り率が誤り率の基準内にある場合、このプロセスはブロック８５８で続行し、出力データは有効と推定され、読取結果として使用される。ブロック８５６で、求めた誤り率が誤り率の基準を上回る場合、このプロセスはブロック８６０で続行する。ブロック８６０で、複数の読取電圧を調節する。図２４を参照すると、この実施形態では、１組の新たな読取電圧８９２（即ちＶ０’、Ｖ１’、Ｖ２’、Ｖ３’、Ｖ４’、Ｖ５’、及びＶ６’）を定めるために読取電圧８９０を上方にずらす。
【００７５】
その後、プロセス８５０はブロック８５２に戻り、１組の新たな読取電圧８９２からの調節された読取電圧Ｖ０’、Ｖ２’、及びＶ４’を用いてブロック８５２、８５４、及び８５６を繰り返す。プロセス８５０は、ブロック８５６で誤り率が基準内にあるまで、又はブロック８６０で読取電圧に対する調節が所定の上限に達するまで続行する。
【００７６】
或いは、調節された様々な読取電圧における複数の読取操作に由来する結果を、低密度パリティ検査（ＬＤＰＣ）誤り訂正方式の「ソフトビット」として使用することができる。
【００７７】
有利には、プロセス８５０は、次に高い電圧範囲内のデータを読み取ることを引き起こし得る、下位の電圧範囲内のセルに対するディスターバンスに備えてのより大きいマージンを提供する。図２３及び図２４の実施形態は、３ビット記憶する容量を有するセル内に２ビット記憶することに関して説明してきたが、このプロセスは、２ビット又は４ビット以上記憶する容量を有するメモリセルに対して実装することもできる。
【００７８】
上記の実施形態は、２ビットのデータを記憶するための構成容量を有するメモリセル内に１ビットのデータを記憶すること、又は３ビットのデータを記憶するための構成容量を有するメモリセル内に２ビットのデータを記憶することに関して全般的に説明してきた。しかし上記の実施形態は、例えば４ビットのデータ等、データを記憶するためのより大きい構成容量を有するメモリセルに適用範囲を拡大しても良い。
【００７９】
上記で開示した実施形態は、より低密度だが、改善された耐久性、より低い読取誤り率、及び改善されたデータ保持で複数ビット／セルメモリ内にデータを記憶するためのプロセスを提供する。これらのプロセスは、図４に示す外部コントローラ３０９等、これらのプロセスを実施するためのソフトウェア、ファームウェア、又は専用ハードウェアにより、外部コントローラを構成することによって少なくとも部分的に実施することができる。これらのプロセスは、メモリセル当たり低減されたビット数のモードで動作するようにメモリ装置３００を構成することにより、メモリ装置３００内でも実施することができる。メモリ装置３００内のレジスタビットをプログラムするためにメモリコントローラ３０９からコマンドを出すこと、入力ピンを論理レベルに駆動すること、又は永久ヒューズを使用すること、若しくは製造中に設定された動作をマスキングすることは全て、本発明の実施形態によるプロセスを可能にし得る方法の例である。これらのプロセスは、特定のメモリブロックについてのみ、又はメモリ全体で実施することができる。
【００８０】
本発明の特定の実施形態を説明し図示してきたが、かかる実施形態は本発明の例示に過ぎず、添付の特許請求の範囲に従って解釈される本発明を限定するものではないと見なすべきである。
【図１】
2015524137.tif 000006
【図２】
2015524137.tif 000007
【図３】
2015524137.tif 000008
【図４】
2015524137.tif 000009
【図５】
2015524137.tif 000010
【図６】
2015524137.tif 000011
【図７】
2015524137.tif 000012
【図８】
2015524137.tif 000013
【図９】
2015524137.tif 000014
【図１０】
2015524137.tif 000015
【図１１】
2015524137.tif 000016
【図１２】
2015524137.tif 000017
【図１３】
2015524137.tif 000018
【図１４】
2015524137.tif 000019
【図１５】
2015524137.tif 000020
【図１６】
2015524137.tif 000021
【図１７】
2015524137.tif 000022
【図１８】
2015524137.tif 000023
【図１９】
2015524137.tif 000024
【図２０】
2015524137.tif 000025
【図２１】
2015524137.tif 000026
【図２２】
2015524137.tif 000027
【図２３】
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【図２４】
2015524137.tif 000029
【国際調査報告】
2015524137.tif 000030
2015524137.tif 000031
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