(57)【要約】  本発明は、第１の層（５）と、異なる電気的特性及び露出された表面（１３）を有する第２の層（７）との間に界面領域（９）を備える半導体デバイス用の基板であり、少なくとも第２の層（７）が欠陥及び／又は転位を含む、半導体デバイス用の基板を製造するための方法であって、ａ）欠陥及び／又は転位の１つ以上の位置で材料を除去し、それによって、界面領域（９）と交わる穴（１３ａ〜１３ｄ）を形成するステップと、ｂ）穴（３ａ〜１３ｄ）を不動態化するステップと、を含む、方法に関する。発明はまた、対応する半導体デバイス構造にも関する。【選択図】図１ｄ
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【特許請求の範囲】
【請求項１】
第１の層（５）と、異なる電気的特性及び露出された表面（１３）を有する第２の層（７）との間に界面領域（９）を備える半導体デバイス用の基板であり、少なくとも前記第２の層（７）が欠陥及び／又は転位（１１ａ、１１ｂ、１１ｃ）を含む、半導体デバイス用の基板を製造するための方法であって、
ａ）前記欠陥及び／又は転位（１１ａ、１１ｂ、１１ｃ）の１つ以上の位置で材料を除去し、それによって、前記界面領域（９）と交わる穴を形成するステップと、
ｂ）前記穴を不動態化するステップと、を含む、方法。
【請求項２】
前記不動態化するステップは、前記穴を誘電材料（１５）で少なくとも部分的に充填するステップを含む、請求項１に記載の方法。
【請求項３】
前記第１の層（５）は、第１の不純物を含む半導体材料を備え、前記第２の層（７）は、前記第１の不純物とは異なる第２の不純物を含む半導体材料を備える、請求項１又は２に記載の方法。
【請求項４】
前記ステップａ）は、前記露出された表面（１３）を前記欠陥及び／又は転位（１１ａ、１１ｂ、１１ｃ）の１つ以上の位置で優先的にエッチングするステップを含む、請求項１〜３のいずれか一項に記載の方法。
【請求項５】
前記誘電材料（１５）は、シリコン酸化物、シリコン窒化物及びそれらの混合物のいずれか１つから選択される、請求項１〜４のいずれか一項に記載の方法。
【請求項６】
前記誘電材料（１５）は、ステップａ）において前記材料が除去された前記領域を完全に充填する、請求項１〜５のいずれか一項に記載の方法。
【請求項７】
ステップｂ）の後に前記半導体デバイスの前記表面を研磨するステップを更に含み、前記半導体デバイス用の前記基板の前記表面は、前記第２の層（７）の前記表面が取り戻されるまで研磨される、請求項１〜６のいずれか一項に記載の方法。
【請求項８】
前記半導体デバイスは、トランジスタ、ダイオード、又は太陽電池などの光起電力デバイスを備える、請求項１〜７のいずれか一項に記載の方法。
【請求項９】
第１の半導体層（５）と、異なる電気的特性を有する第２の半導体層（７）との間に界面領域（９）を備える半導体デバイス用の基板であって、
穴が、前記界面領域（９）を横断するように、前記第２の層（７）を通ると共に、前記第１の層（５）の中に少なくとも部分的に延び、
前記穴が、誘電材料（１５）で少なくとも部分的に充填される、半導体デバイス用の基板。
【請求項１０】
前記第１の層（５）は、第１の不純物を含む半導体材料を備え、前記第２の層（７）は、前記第１の不純物とは異なる第２の不純物を含む半導体材料を備える、請求項９に記載の半導体デバイス用の基板。
【請求項１１】
前記半導体材料はＩＩＩ／Ｎ材料であり、前記第１の不純物はシリコンであり、前記第２の不純物はマグネシウムである、請求項１０に記載の半導体デバイス用の基板。
【請求項１２】
前記誘電材料（１５）は、シリコン酸化物、シリコン窒化物及びそれらの混合物のいずれか１つから選択される、請求項９〜１１のいずれか一項に記載の半導体デバイス用の基板。
【請求項１３】
前記誘電材料（１５）は、前記１つ以上の領域を完全に充填する、請求項９〜１２のいずれか一項に記載の半導体デバイス用の基板。
【請求項１４】
前記誘電材料で充填された前記穴は、前記第１の層における転位及び／又は欠陥の頂部上に配置される、請求項９〜１２のいずれか一項に記載の半導体デバイス用の基板。
【請求項１５】
請求項９〜１４のいずれか一項に記載の前記基板を含む、トランジスタなどのパワー半導体デバイス、ダイオード、又は太陽電池などの光起電力デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス用の基板を製造するための方法と、半導体デバイス用の基板と、に関するものである。特に、本発明は、半導体デバイス、特にパワー半導体デバイス及び／又は光起電力デバイスの性能を改善するための半導体デバイス用の基板を製造するための方法並びに半導体デバイス用の基板に関するものである。
【背景技術】
【０００２】
パワー半導体デバイスは、例えば、パワー電子回路、集積回路及び同様のものにおけるスイッチ又は整流器として使用される半導体デバイスである。光起電力デバイスは、電磁放射を電気エネルギーに変換するように構成された半導体デバイスを備える。典型的には、パワー半導体デバイス又は光起電力デバイス構造はｐｎ接合を用い、デバイス内の電界強度は、デバイスのｐ型材料とｎ型材料との間の内部金属接合などの界面領域で最大化される。パワー半導体デバイスは、例えば、ＧａＮをベースとしたショットキーダイオードを含み得る。光起電力デバイスは、例えば、太陽電池を含み得る。
【発明の概要】
【０００３】
半導体材料における欠陥及び／又は転位は、半導体材料の上に成長された表面層の品質に影響を及ぼす。更に、例えば堆積によって、表面層の上に設けられた追加層もまた、欠陥及び／又は転位によって影響を及ぼされ得る。パワー半導体デバイス若しくは光起電力デバイスにおいて、欠陥及び／又は転位、例えば半導体層の内部に存在する貫通転位のようなものは、それぞれ、例えば、デバイスの降伏電圧に影響を及ぼすことによって、或いはエネルギー変換に影響を及ぼすことによって、デバイスの性能を低下させる。パワー半導体デバイスにおける不十分な降伏電圧は、高電圧における高性能さを妨害する可能性がある。
【０００４】
欠陥に対処するために、低い欠陥密度を有し厚みのあるＧａＮウェーハのような、高価で厚みのある出発材料が、使用される必要がある。多層構造における欠陥の影響を減らすために、先行技術文献の国際公開第２００８/１４１３２４Ａ２号は、１つのエピタキシャル層内に存在する表面欠陥が、次の層がキャップ部で第１のキャップされた層の上に成長される前に遮蔽材料でキャップされる方法を提案する。別の方法は、米国特許出願公開第２００４／００６７６４８Ａ１号に開示される。１つの層の成長の間に、複数のエッチング穴が転位の各端上に形成される。次いで、非結晶被膜が、その上への結晶の成長を回避するために各エッチング穴の内部表面上に設けられる。続いて、同じ層の成長が継続され、非結晶被膜の領域より上で転位密度が低減されるように描写されている。
【０００５】
本発明の目的は、薄膜の使用に基づくことができる一方で、同時に、改善されたデバイス性能が取得される、半導体デバイス用の基板を製造するための方法及び半導体デバイス用の基板を提供することにある。
【０００６】
発明の目的は、第１の層と、異なる電気的特性及び露出された表面を有する第２の層との間に界面領域を備える半導体デバイス用の基板であり、少なくとも第２の層が欠陥及び／又は転位を含む、半導体デバイス用の基板を製造するための方法であって、ａ）欠陥及び／又は転位の１つ以上の位置で材料を除去し、それによって、界面領域と交わる穴を形成するステップと、ｂ）穴を不動態化するステップと、を含む、方法を用いて達成される。
【０００７】
欠陥及び／又は転位の１つ以上の位置で材料を除去し、これらの領域を不動態化することによって、欠陥及び／又は転位の付近における領域もまた、不動態化され得、それによって、パワーデバイス及び／又は光起電力デバイスの性能の改善が実現され得る。
【０００８】
好適には、不動態化ステップは、穴を誘電材料で少なくとも部分的に充填するステップを含むことができる。穴を誘電材料で充填することによって、パワーデバイス及び／又は光起電力デバイスの性能の改善が、改善された効果的な不動態化に起因して実現され得る。
【０００９】
好適には、第１の層は、第１の不純物を含む半導体材料を備えることができ、第２の層は、第１の不純物とは異なる第２の不純物を含む半導体材料を備えることができる。第１及び第２の不純物は、ｐ型又はｎ型ドーピングのようなドーパント元素であり得る。特に、界面領域は、金属接合とすることができ、金属接合は、第１の不純物を含む半導体材料を備える第１の層と、第２の不純物を含む半導体材料を備える第２の層と、を隣接させることによって形成された接合である。例えば、ｐｎ接合を有するダイオードでは、ｐ型半導体材料とｎ型半導体材料とを隔てる境界線は、界面領域又は金属接合である。界面領域に交わる材料が除去された領域を有することによって、欠陥及び／又は転位は、最も高い電界を伴う範囲から除去される。
【００１０】
好適には、材料を除去するステップは、表面欠陥の位置で、１つ以上の穴が形成されるように、或いは既存の穴が更に露出されるように、欠陥の１つ以上の位置で露出された表面を優先的にエッチングするステップを含むことができる。本明細書において、用語「欠陥」は、材料における任意の貫通転位、ループ転位、積層欠陥及び粒界のことを言うために使用される。穴は、好適には、穴が界面領域を通って半導体層の内部に存在する欠陥及び／又は転位を捕えるように、乱れた材料が表面から除去されるほど十分に大きい。そのようなエッチングは、欠陥の無い領域を除外して、欠陥及び／又は転位を有する領域を選択的に或いは優先的に除去することを可能にする。
【００１１】
好適には、誘電材料は、シリコン酸化物、シリコン窒化物及びそれらの混合物のいずれか１つから選択され得る。上記材料から選択された誘電材料は、誘電材料の上に引き続き設けられる層における欠陥及び／又は転位を抑えることに役立つ。
【００１２】
好適には、誘電材料は、ステップａ）において上記材料が除去された上記領域を完全に充填することができる。エッチングされた領域を完全に充填することによって、本質的に欠陥の無い表面層が取得され得る。充填は、穴の表面開口を塞ぐように、また、穴の壁の任意の露出された部分を覆うようにではあるが、穴から離れた表面の元のままの部分は露出されるように、誘電材料を層の表面上に堆積すること、又は成長すること、或いは、そうではない場合には、置くことによって、実行され得る。
【００１３】
好適には、方法は、ステップｂ）の後に半導体デバイスの表面を研磨するステップを含むことができ、半導体デバイス構造の表面は、第２の層の表面が取り戻されるまで研磨される。エッチングされた領域を誘電材料で充填した後、半導体デバイス用の基板の表面は、表面が本質的に欠陥及び／又は転位の無い表面であるように、研磨され得る。そうすることによって、表面は、高品質のものとすることができ、例えば、半導体デバイス用の基板の上へ追加層を堆積又は成長によって設けることを含む更なる製造ステップの準備ができている。
【００１４】
好適には、半導体デバイス用の基板は、より少数の欠陥及び／又は転位を有する半導体デバイスが実現され得るように、トランジスタ、ダイオード、又は太陽電池などの光起電力デバイスを備えることができ、ショットキー層は、トランジスタ、ダイオード又は太陽電池の上に形成され得る。
【００１５】
本発明の目的はまた、第１の層と、異なる特性を有する第２の層との間に界面領域を備える半導体デバイス用の基板であって、穴が、界面領域を横断するように、第２の層を通ると共に、第１の層の中を少なくとも部分的に延び、穴が、誘電材料で少なくとも部分的に充填される、半導体デバイス用の基板によっても達成される。この半導体デバイス構造を用いて、薄膜出発材料、例えば、ＧａＮ薄膜が使用され得、更に高い降伏電圧が取得され得る。
【００１６】
好適には、第１の層は、第１の不純物を含む半導体材料を備えることができ、第２の層は、第１の不純物とは異なる第２の不純物を含む半導体材料を備える。第１及び第２の不純物は、ｐ型又はｎ型ドーピングのようなドーパント元素であり得る。特に、界面領域は、金属接合とすることができ、金属接合は、第１の不純物を含む半導体材料を備える第１の層と、第２の不純物を含む半導体材料を備える第２の層と、を隣接させることによって形成された接合である。例えば、ｐｎ接合を有するダイオードでは、ｐ型半導体材料とｎ型半導体材料とを隔てる境界線は、界面領域又は金属接合である。
【００１７】
好適には、半導体材料は、ＩＩＩ／Ｎ材料とすることができ、第１の不純物はシリコンであり、第２の不純物はマグネシウムである。
【００１８】
好適には、誘電材料は、シリコン酸化物、シリコン窒化物及びそれらの混合物のいずれか１つから選択され得る。上記材料から選択された誘電材料は、誘電材料の上に引き続き設けられる層における欠陥及び／又は転位を抑えることに役立つ。
【００１９】
好適には、誘電材料は、１つ以上の領域を完全に充填することができる。エッチングされた領域を完全に充填することによって、欠陥の無い表面層が取得され得る。
【００２０】
好適な実施形態によれば、誘電材料で充填された穴は、第１の層における転位及び／又は欠陥の頂部上に配置され得る。従って、第１の層と第２の層との間の遷移範囲におけるそのような欠陥及び／又は転位の存在が、防止され得る。
【００２１】
発明の目的はまた、より少数の欠陥及び／又は転位を有する半導体デバイスが実現され得るように、本発明の基板を含むトランジスタなどのパワー半導体デバイス、ダイオード、又は太陽電池などの光起電力デバイスによっても達成される。
【００２２】
本発明の特定の実施形態は、添付の図面を参照にして本記載からより明らかになるであろう。
【図面の簡単な説明】
【００２３】
【図１ａ】図１ａは、例えば、本発明のある実施形態に係る半導体デバイス構造用の基板を製造するために、使用される出発基板の断面図を例示する。
【図１ｂ】図１ｂは、図１ａに例示されたような半導体デバイスの基板の露出された範囲から材料を除去するステップを例示する。
【図１ｃ】図１ｃは、領域から材料が除去された当該領域を誘電材料で充填するステップを例示する。
【図１ｄ】図１ｄは、図１ｃに例示されたような半導体デバイスの基板の露出された表面を研磨するステップを例示する。
【発明を実施するための形態】
【００２４】
図１ａ〜図１ｄは、本発明に係る半導体デバイス用の基板を製造するための方法を例示する。
【００２５】
図１ａは、本発明のある実施形態に係る半導体デバイス構造１のｐｎ接合領域の断面図を例示する。半導体デバイス構造１は、基板３と、基板３の上に設けられた第１の半導体層５と、第１の半導体層５の上に設けられた第２の半導体層７と、第１の半導体層５と第２の半導体層７との間の界面領域９と、を備える。ある変形では、半導体デバイス構造１は、基板３の上に２以上の半導体層を備えることができる。
【００２６】
基板３は、第１の層及び第２の層の成長のための出発材料として働き、例えば、ＳｉＣ若しくはサファイア基板等である。第１の半導体層５及び第２の半導体層７は、半導体材料、好適にはＧａＮで作られているが、また、シリコン、ストレインド・シリコン、ゲルマニウム、ＳｉＧｅ又は例えばＩＩＩ‐Ｖ材料、ＩＩＩ／Ｎ材料、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ等のような二元又は三元合金でも作られ得る。第１の半導体層５及び第２の半導体層７は、エピタキシャル成長工程によって、基板３の上に設けられ得、或いは、そうではない場合には、例えば、層転写等によって、基板３の上に設けられ得る。
【００２７】
ある変形によれば、基板３はまた、転写されたＧａＮ層を備えるサファイア基板に対応するＧａＮＯＳ基板のような、転写された層を備える基板とすることもできる。転写された層は、所望の特性、例えば、電気若しくは熱伝導率などに応じて、金属層又は隔離層を備えることができる。基板３はまた、テンプレート基板、例えば、サファイア基板の上に薄いＧａＮ層が成長されたサファイア基板とすることもできる。
【００２８】
この実施形態では、第１の半導体層５はｎ型不純物でドープされ、第２の半導体層７はｐ型不純物でドープされる。ある変形では、第１の半導体層５はｐ型不純物でドープされ得、第２の半導体層７はｎ型不純物でドープされ得る。ｎ型の第１の半導体層５とｐ型の第２の半導体層７との間の界面領域９は、金属接合を形成する。ある変形では、ｐ‐ｎ接合ダイオードにおいて、第１の半導体層５はシリコンでドープされ、第２の半導体層７はマグネシウムでドープされる。
【００２９】
第２の半導体層７は、複数の欠陥及び／又は転位１１ａ〜１１ｄを含む。第２の半導体層７における欠陥及び／又は転位１１ａ〜１１ｄは、第１の半導体層５の材料に対する結晶及び／又は物理特性不整合に起因し得る。
【００３０】
本発明のある実施形態では、複数の欠陥及び／又は転位１１ｂ〜１１ｃは、例えば、基板３の材料と第１の半導体層５の材料との間の結晶及び／又は物理特性不整合に起因して、基板３と第１の半導体層５との間の付近における領域３ａで発生し、欠陥１１ａは、ループ転位に起因し得る。欠陥及び／又は転位１１ａ〜１１ｄは、第２の半導体層７の表面まで第１の半導体層５の厚さ方向に沿って続く並びに／或いは広がる。欠陥及び／又は転位１１ａ〜１１ｄは、界面領域９の上に、また、典型的には、第２の半導体層７の露出された表面１３まで延びる。露出された表面１３は、典型的には、ＧａＮなどのＩＩＩ‐Ｎ材料の場合には１×１０７ｃｍ−２までの表面欠陥及び／又は転位密度を有する。Ｓｉ若しくはＧｅ材料の場合又はＳｉ１−ｙＧｅｙ合金、ここで、ｙ＞０.２の場合、欠陥密度は、１×１０６ｃｍ−２よりも少ない。しかしながら、これらの値は、以下に説明されることになるように、層７の厚さに強く依存する。
【００３１】
本発明は、実際には層の厚さと相関関係にある一定の転位密度よりも少ないことが興味対象である。実際、層の厚さに応じて、エッチングすることによって形成される穴のサイズは、多かれ少なかれ重要であり、穴の全体は半導体の総表面をカバーすることができ、その結果、半導体材料を再度見付けるために一定の高さまで材料を研磨する必要があることになる。
【００３２】
典型的には、層が５００ｎｍの厚さを有するＧａＮであるとき、エッチング後の穴は、約１μｍの直径を有する。この場合において、ＧａＮ層への不必要な研磨を防止するようＧａＮ材料を表面１３で有するように、材料は、１ｅ７／ｃｍ２より少ない転位密度を呈するべきである。層が１００ｎｍの厚さを有する場合、穴は、２００ｎｍの寸法を有することになり、転位密度は、１ｅ８／ｃｍ２までになり得る。
【００３３】
欠陥密度は、典型的には、原子間力顕微鏡法、光学顕微鏡法、走査電子顕微鏡法及び透過電子顕微鏡法を含む当技術分野において既知の方法によって測定される。本実施形態によれば、欠陥密度を測定するための好適な方法は、透過電子顕微鏡法（ＴＥＭ）によるものである。
【００３４】
そのような欠陥及び／又は転位１１ａ〜１１ｄは、例えば、降伏電圧に関して半導体デバイス構造１の性能を妨害し、露出された表面１３の品質に更に悪影響を及ぼし、そのことは、その上に設けられる任意の更なる層の品質に悪影響を及ぼす。
。
【００３５】
図１ｂ〜１ｄは、上記問題を克服することに役立つ本発明の第１の実施形態に係る方法を例示する。
【００３６】
図１ｂは、露出された表面１３から出発して材料を除去するステップを例示する。材料は、欠陥及び／又は転位１１ａ〜１１ｄの１つ以上の位置で除去される。材料は、例えば、選択的又は優先的なエッチングによって、除去され得る。そのようなエッチングは、露出された表面１３の上に複数のエッチングされた領域１３ａ〜１３ｄを生成する。
【００３７】
本発明によれば、材料除去ステップは、少なくとも界面領域９が露出されるかあらわにされるまで、また、材料除去の領域が界面領域９と交わるように更に超えて、実行される。材料を除去するステップを用いて、界面９での半導体デバイス構造の高電界領域における欠陥及び／又は転位１１ａ〜１１ｄが除去される。これは、ブレークスルー電圧特性が最適化されるので、半導体デバイスの性能の改善をもたらす。
【００３８】
領域１３ａ〜１３ｄを形成するためにエッチングを受けて露出された表面１３は、次いで、更なるデバイス製造ステップのために不動態化されることになる。図１ｃは、領域１３ａ〜１３ｄを誘電体層又は誘電材料１５で少なくとも部分的に充填するステップを例示する。そうするために、誘電体層１５は、領域１３ａ〜１３ｄが誘電材料１５で少なくとも部分的に充填されるように、露出された表面１３上に堆積される。誘電材料の充填は、穴の表面開口を塞ぐように、また、穴の壁の任意の露出された部分を覆うようにではあるが、穴から離れた表面のそれらの元のままの部分は露出されるように、半導体層７の露出された表面１３上に誘電材料を化学気相成長（ＣＶＤ）、プラズマ促進化学気相成長（ＰＥＣＶＤ）、低圧化学気相成長（ＬＰＣＶＤ）のいずれか１つを使用して堆積することによって、又は成長することによって、或いは、そうではない場合には、置くことによって、実行され得る。この実施形態では、誘電材料１５は、用途に応じて、シリコン酸化物、シリコン窒化物及びそれらの混合物のいずれか１つから選択され得る。
【００３９】
本発明のこの実施形態では、図１ｃに例示されるように、誘電材料１５は、領域１３ａ〜１３ｄを完全に充填する。その上、この実施形態における誘電材料１５は、領域１３ａ〜１３ｄを完全に充填するだけではなくて、厚さＤまでｐ型半導体層７の上にもまた設けられる。厚さＤは、光学的な偏光解析法等の任意の既知の技法によって測定され得る。本実施形態によれば、厚さＤは、少なくとも図１ｃに示される穴の深さに実質的に等しい。領域１３ａ〜１３ｄ内に充填された誘電材料１５は、ｐ型半導体材料７の表面の中に延び、界面領域９に交わる。変形によれば、誘電体は、領域１３ａ〜１３ｃを部分的にだけ充填し得、又は堆積は、第２の層７の表面で停止される。
【００４０】
図１ｄは、誘電材料１５の表面１７を研磨するステップを例示する。誘電材料１５は、化学的機械研磨（ＣＭＰ）などの任意の従来の技法を使用して研磨される。誘電材料１５は、ｐ型半導体層７の上の余剰な誘電材料が除去されるように、また、領域１３ａ〜１３ｃが残りの誘電材料１５'によって充填されたままであるように、研磨される。半導体デバイス構造１の表面は、その表面が、欠陥及び／又は転位１１ａ〜１１ｄの無い並びに余剰な誘電材料の無い領域を含むように、研磨される。
【００４１】
余剰な誘電材料は、露出された表面１３上に堆積された誘電材料の部分ではあるが、穴の表面開口を塞がない誘電材料の部分に関するものである。余剰な誘電材料は、研磨ステップの間に除去される。表面平滑化工程はまた、露出された表面１３上で実行され得る。そうすることによって、表面は、高品質のものとすることができ、例えば、半導体デバイス構造１の上へ追加層を堆積又は成長によって設けることを含む更なる製造ステップの準備ができている。
【００４２】
図１ｄは、本発明の第２の実施形態に係る半導体デバイス構造１'のｐｎ接合領域を例示する。その半導体デバイス構造１'は、基板３、ｎ型半導体層５とｐ型半導体層７との間の界面領域９、及びｐ型半導体材料７の露出された表面１３を備える。誘電材料１５で充填された穴１３ａ〜１３ｄは、穴を形成する前に、欠陥及び／又は転位１１ａ〜１１ｄが存在した１つ以上の位置で表面１３の上に設けられる。１つ以上の穴１３ａ〜１３ｄは、界面領域９と交わり、１つ以上の穴１３ａ〜１３ｄは、誘電材料１５で少なくとも部分的に充填される。
【００４３】
図１ｄに例示されるような半導体デバイス構造１'は、ｐ型半導体材料７を通って及び界面領域９を超えて更に延びる領域１３ａ〜１３ｄからの欠陥及び／又は転位の除去に起因して、図１ａに例示されるような半導体デバイス構造１と比べると、第１の層と第２の層との間の界面においてより少数の欠陥及び／又は転位を有する。更に、半導体デバイス構造１'は、誘電材料１５を用いるｐ型半導体材料７の表面の不動態化に起因して、改善された表面品質を有する。
【００４４】
種々の実施形態の個々の特徴は、本発明の実施形態の更なる変形に到達するように互いに独立して組み合わされ得る。
【００４５】
本発明の実施形態は、半導体デバイス構造の界面領域を超えたところから欠陥及び／又は転位を除去することによって、改善された性能が、半導体デバイス構造から取得され得るという利点をもたらす。更に、半導体デバイス構造の表面品質はまた、欠陥及び／又は転位のほとんど或いは全てを除去することによって更に改善されている。特に、降伏電圧特性が改善され得る。誘電体層を設けることにより、エッチングされた領域を不動態化することによって、また、余剰な誘電材料を研磨することによって、半導体デバイス構造の表面は、更なる製造工程の準備ができている。
【図１ａ】
2015501084.tif 000003
【図１ｂ】
2015501084.tif 000004
【図１ｃ】
2015501084.tif 000005
【図１ｄ】
2015501084.tif 000006
【国際調査報告】
2015501084.tif 000007
2015501084.tif 000008