(57)【要約】  半導体素子配置は、負荷経路を有する第１半導体素子と、それぞれが第１負荷端子および第２負荷端子の間の負荷経路と制御端子とを有する、複数の第２半導体素子とを備える。上記複数の第２半導体素子の複数の負荷経路は、直列に接続され、かつ、上記第１半導体素子の上記負荷経路に直列に接続されている。各第２半導体素子の制御端子は、１つの他の上記第２半導体素子の上記負荷端子に接続されており、１つの上記第２半導体素子の制御端子は、第１半導体素子の１つの負荷端子に接続されている。各第２半導体素子は、少なくとも１つの素子特性を有する。少なくとも１つの上記第２半導体素子の少なくとも１つの素子特性は、他の上記第２半導体素子の対応する素子特性とは異なる。
2015513782.tif 000002
【特許請求の範囲】
【請求項１】
負荷経路を有する第１半導体素子（２）と、
それぞれが第１負荷端子および第２負荷端子（３２１−３２ｎ、３３１−３３ｎ）の間の負荷経路と制御端子（３１１−３１ｎ）とを有する、複数の第２半導体素子（３１−３ｎ）とを備え、
上記複数の第２半導体素子（３１−３ｎ）の複数の負荷経路は、直列に接続され、かつ、上記第１半導体素子（２）の上記負荷経路に直列に接続されており、
各第２半導体素子（３１−３ｎ）の制御端子（３１１−３１ｎ）は、１つの他の上記第２半導体素子（３１−３ｎ）の上記第１負荷端子および上記第２負荷端子のうちの１つに接続されており、上記複数の第２半導体素子（３１−３ｎ）のうちの１つの第２半導体素子（３１）の制御端子（３１１−３１ｎ）は、上記第１半導体素子（２）の１つの負荷端子に接続されており、
各第２半導体素子（３１−３ｎ）は、少なくとも１つの素子特性を有し、
少なくとも１つの上記第２半導体素子（３１−３ｎ）の少なくとも１つの素子特性は、他の上記第２半導体素子の対応する素子特性とは異なることを特徴とする半導体素子配置。
【請求項２】
上記複数の第２半導体素子（３１−３ｎ）は、ＭＯＳＦＥＴ、ＭＩＳＦＥＴ、ＭＥＳＦＥＴ、ＦＩＮＦＥＴ、ＪＦＥＴ、ＨＥＭＴ、ＩＧＢＴ、またはナノチューブ素子であり、
上記少なくとも１つの素子特性は、ゲート抵抗、閾値電圧、ゲート−ソース容量、ゲート−ドレイン容量、ドレイン−ソース容量、チャネル幅、ボディ厚さ、チャネル長さ、ゲート酸化膜厚さ、ならびに、ソース領域、ボディ領域およびドレイン領域の１つのドーピング濃度の中から選択されることを特徴とする請求項１に記載の半導体素子配置。
【請求項３】
上記第１半導体素子（２）はトランジスタであることを特徴とする請求項１または２に記載の半導体素子配置。
【請求項４】
上記トランジスタは、ノーマリオフトランジスタであることを特徴とする請求項３に記載の半導体素子配置。
【請求項５】
上記複数の第２半導体素子（３１−３ｎ）は、ノーマリオントランジスタであることを特徴とする請求項１から４のいずれか一項に記載の半導体素子配置。
【請求項６】
上記第１半導体素子（２）の上記負荷経路に負荷経路が直接接続されている１つ（３１）の上記第２半導体素子（３１−３ｎ）の制御端子（３１１）は、上記第１半導体素子（２）の第１負荷端子（２２）に接続されており、
他の複数の上記第２半導体素子（３２−３ｎ）のそれぞれの制御端子（３１２−３１ｎ）は、別の第２半導体素子（３１−３ｎ）の第１負荷端子（３２１−３２ｎ）に接続されていることを特徴とする請求項１から５のいずれか一項に記載の半導体素子配置。
【請求項７】
上記他の複数の上記第２半導体素子（３２−３ｎ）のそれぞれの制御端子（３１２−３１ｎ）は、隣接する第２半導体素子の第１負荷端子（３２１−３２ｎ）に接続されていることを特徴とする請求項６に記載の半導体素子配置。
【請求項８】
上記少なくとも１つの第２半導体素子（３ｉ）の制御端子（３１ｉ）と、別の第２半導体素子（３ｉ−１）の上記第１負荷端子（３２ｉ−１）との間に、抵抗（４１）が接続されていることを特徴とする請求項６に記載の半導体素子配置。
【請求項９】
整流素子（４２）が、上記抵抗（４１）に並列に接続されていることを特徴とする請求項８に記載の半導体素子配置。
【請求項１０】
上記少なくとも１つの第２半導体素子（３ｉ）の上記制御端子（３１ｉ）および上記第１負荷端子（３２ｉ）の間に容量（４３）が接続されており、
上記容量（４３）は、上記少なくとも１つの第２半導体素子（３ｉ）のゲート−ソース容量（ＣＧＳ）に対して追加的に存在するものであることを特徴とする請求項１から７のいずれか一項に記載の半導体素子配置。
【請求項１１】
上記第１半導体素子（２）は、ｎチャネルトランジスタまたはｐチャネルトランジスタのうちの１つであることを特徴とする請求項１から１０のいずれか一項に記載の半導体素子配置。
【請求項１２】
上記複数の第２半導体素子（３１−３ｎ）は、ｎチャネルトランジスタまたはｐチャネルトランジスタのうちの１つであることを特徴とする請求項１から１１のいずれか一項に記載の半導体素子配置。
【請求項１３】
上記複数の第２半導体素子はＦＩＮＦＥＴであり、
各第２半導体素子は、
少なくとも１つの半導体フィン（５２）と、
上記少なくとも１つの半導体フィン（５２）の中に配置されたソース領域（５３）、ボディ領域（５５）、およびドレイン領域（５４）と、
上記ボディ領域（５５）に隣接して配置されるゲート電極（５６）とを備え、
上記ボディ領域（５５）は、上記ソース領域（５３）と上記ドレイン領域（５４）との間に配置され、
上記ゲート電極（５６）は、ゲート絶縁体（５７）によって上記ボディ領域（５５）から絶縁されていることを特徴とする請求項１から１２のいずれか一項に記載の半導体素子配置。
【請求項１４】
半導体素子配置であって、
負荷経路を有する第１半導体素子（２）と、
それぞれが第１負荷端子および第２負荷端子（３２１−３２ｎ、３３１−３３ｎ）の間の負荷経路と制御端子（３１１−３１ｎ）とを有する、複数の第２半導体素子（３１−３ｎ）とを備え、
上記複数の第２半導体素子（３１−３ｎ）の複数の負荷経路は、直列に接続され、かつ、上記第１半導体素子（２）の上記負荷経路に直列に接続されており、
上記第１半導体素子および上記複数の第２半導体素子（３１−３ｎ）を有する直列回路は、上記半導体素子配置の第１負荷端子（１２）および第２負荷端子（１３）の間に接続され、
２つの上記第２半導体素子（３１−３ｎ）の上記負荷経路の間に位置する、上記直列回路のタップと、
上記タップと連結された第３負荷端子（１３’）とをさらに備えることを特徴とする半導体素子配置。
【請求項１５】
上記第３負荷端子（１３’）と上記タップとの間に接続されたスイッチング素子（３５）を備え、
上記第３負荷端子（１３’）は、上記第２負荷端子（１３）に接続されていることを特徴とする請求項１４に記載の半導体素子配置。
【請求項１６】
上記スイッチング素子（３５）は、機械的スイッチング素子または半導体スイッチング素子であることを特徴とする請求項１５に記載の半導体素子配置。
【請求項１７】
上記第３負荷端子（１３’）と上記タップとの間に接続されたヒューズを備え、
上記第３負荷端子（１３’）は、上記第２負荷端子（１３）に接続されていることを特徴とする請求項１４または１５に記載の半導体素子配置。
【請求項１８】
各第２半導体素子（３１−３ｎ）の制御端子は、１つの他の上記第２半導体素子（３１−３ｎ）の上記負荷端子に接続されており、
１つの上記第２半導体素子（３１−３ｎ）の制御端子は、上記第１半導体素子の複数の上記負荷端子の１つに接続されていることを特徴とする請求項１３に記載の半導体素子配置。
【請求項１９】
並列に接続された少なくとも２つの直列回路（１１−１ｐ）を備え、
各直列回路（１１−１ｐ）は、負荷経路と制御端子とを有する第１半導体素子（２）と、複数の第２半導体素子（３１−３ｎ）とを備え、
各第２半導体素子（３１−３ｎ）は、第１負荷端子および第２負荷端子の間の負荷経路と制御端子とを有し、
駆動端子（１１）と、
１つの直列回路の上記第１半導体素子（２）の上記制御端子（２１）と上記駆動端子（１１）との間に接続された少なくとも１つの抵抗（Ｒ１−Ｒｐ）とをさらに備え、
各直列回路の上記複数の第２半導体素子（３１−３ｎ）の複数の負荷経路は、直列に接続されており、かつ、上記第１半導体素子（２）の上記負荷経路に直列に接続されており、
各直列回路（１１−１ｐ）の各第２半導体素子（３１−３ｎ）の制御端子は、１つの他の上記第２半導体素子の上記負荷端子に接続されており、
各直列回路（１１−１ｐ）の１つの上記第２半導体素子（３１−３ｎ）の制御端子は、上記第１半導体素子（２）の上記負荷端子の１つに接続されていることを特徴とする半導体素子配置。
【請求項２０】
複数の上記第１半導体素子（２）の各制御端子は、抵抗（Ｒ１−Ｒｐ）を介して上記駆動端子（１１）に連結されており、
これら複数の抵抗（Ｒ１−Ｒｐ）のうち少なくとも２つは異なることを特徴とする請求項１９に記載の半導体素子配置。
【請求項２１】
上記少なくとも１つの抵抗は、ＲＣ素子の一部であることを特徴とする請求項１９に記載の半導体素子配置。
【請求項２２】
複数の上記第１半導体素子の各制御端子は、ＲＣ素子を介して上記駆動端子に連結されており、これら複数のＲＣ素子のうち少なくとも２つは、異なる時定数を有することを特徴とする請求項１９に記載の半導体素子配置。
【請求項２３】
３個、４個、５個、５個より多い、１０個より多い、または、２０個より多い第２半導体素子（３１−３ｎ）を備えることを特徴とする請求項１から２２のいずれか一項に記載の半導体素子配置。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明の実施形態は、半導体の配置に関し、特に第１半導体素子および直列に接続された複数の第２半導体素子の半導体の配置に関する。
【０００２】
パワートランジスタまたはパワーダイオードのようなパワー半導体素子の開発における１つの重要な目的は、高い電圧ブロッキング能力を有するにもかかわらず、低いオン抵抗（ＲＯＮ）および低いスイッチング損失を有する素子を実現することである。
【０００３】
パワートランジスタは、通常、ボディ領域およびドレイン領域の間に配置された、ドレイン領域より低くドープされたドリフト領域を備える。従来のパワートランジスタのオン抵抗は、電流が流れる方向におけるドリフト領域の長さおよびドリフト領域のドーピング濃度に依存している。ここで、ドリフト領域の長さが減少すると、または、ドリフト領域のドーピング濃度が増加すると、オン抵抗は低下する。しかしながら、上記領域の長さの減少またはドーピング濃度の増加は、電圧ブロッキング能力を低下させる。
【０００４】
所定の電圧ブロッキング能力を有するパワートランジスタのオン抵抗を低下させる１つの考え得る方法は、ドリフト領域の中に複数の補償領域を設けることである。ここで、補償領域は、ドリフト領域に対して相補的にドープされている。他の考え得る方法は、ドリフト領域の中に複数のフィールドプレートを設けることである。フィールドプレートは、ドリフト領域から誘電的に絶縁され、かつ、例えば上記トランジスタのゲートまたはソース端子に接続されている。これらのタイプのパワートランジスタでは、複数の補償領域またはフィールドプレートは、構成部品がオフ状態であるとき、ドリフト領域におけるドーピング電荷を部分的に“補償”する。これにより、電圧ブロッキング能力を低下させることなく、オン抵抗を低下させる、ドリフト領域のより高いドーピングを提供することができる。
【０００５】
パワーダイオード（ピンダイオード）は、通常、第１ドーピング型の第１エミッタ領域および第２ドーピング型の第２エミッタ領域の間に、低くドープされたドリフトまたはベース領域を備える。パワーダイオードは、第１および第２エミッタ領域の間に第１極性の電圧（ブロッキング電圧）が印加されたときブロックするために組み込まれ、また、第１および第２エミッタ領域の間に第２極性の電圧が印加されたとき電流を導通するために組み込まれる。しかしながら、導通状態において、上記第１型および第２型の電荷キャリア（ｐ型およびｎ型電荷キャリア）を有する電荷キャリアプラズマが、ベース領域において生じる。ベース領域に蓄積される電荷キャリアプラズマの量は、ベース領域の長さに依存し、それゆえ、電圧ブロッキング能力に依存する。電圧ブロッキング能力が上昇すると、電荷キャリアプラズマの量は増加する。この電荷キャリアプラズマは、ダイオードがブロッキング電圧の印加をブロックする前に除去されなければならない。
【０００６】
しかしながら、これらの既知の素子は、オン状態からオフ状態へおよびその逆へ素子の動作状態を変更するときの時間遅延をもたらす高出力容量を有している。それゆえ、問題は、高い電圧ブロッキング能力、低いオン抵抗、および低出力容量を有するパワー半導体素子のように作用する半導体配置を提供することにある。
【０００７】
この問題は、クレーム１、１４、１９の半導体配置によって解決される。限定された実施形態は下位のクレームに開示される。
【０００８】
第１実施形態は、半導体素子配置に関する。上記半導体素子配置は、負荷経路を有する第１半導体素子、および、複数の第２半導体素子を備える。複数の第２半導体素子のそれぞれは、第１および第２負荷端子と、制御端子との間に負荷経路を有する。複数の第２半導体素子の複数の負荷経路は、直列に接続されており、かつ、第１半導体素子の負荷経路に直列に接続されている。複数の第２半導体素子のそれぞれの制御端子は、他の１つの第２半導体素子の負荷端子に接続されており、１つの第２半導体素子の制御端子は、第１半導体素子の複数の負荷端子の１つに接続されている。さらに、第２半導体素子のそれぞれは、少なくとも１つの素子特性を有しており、少なくとも１つの第２半導体素子の少なくとも１つの素子特性は、他の第２半導体素子の対応する素子特性とは異なる。
【０００９】
第２実施形態は、半導体素子配置に関する。上記半導体素子配置は、負荷経路を有する第１半導体素子、および、複数の第２トランジスタを備える。複数の第２トランジスタのそれぞれは、第１負荷端子、第２負荷端子および制御端子の間に負荷経路を有する。複数の第２トランジスタの複数の負荷経路は、直列に接続されており、第１半導体素子の負荷経路に直列に接続されている。第１半導体素子および複数の第２トランジスタを有する直列回路は、上記半導体素子配置の第１負荷端子および第２負荷端子の間に接続される。上記半導体素子配置は、さらに上記直列回路のタップを備える。上記タップは、２つの第２トランジスタの負荷経路の間に位置し、第３負荷端子が上記タップに連結している。
【００１０】
第３実施形態は、半導体素子配置に関する。上記半導体素子配置は、並列に接続された少なくとも２つの直列回路を備える。各直列回路は、負荷経路および制御端子を有する第１半導体素子と、複数の第２半導体素子を備える。複数の第２半導体素子のそれぞれは、第１および第２負荷端子と制御端子との間に負荷経路を有する。上記半導体素子配置は、さらに駆動端子を備える。少なくとも１つの抵抗は、１つの直列回路の第１半導体素子の制御端子と駆動端子との間に接続される。各直列回路の複数の第２半導体素子の複数の負荷経路は、直列に接続され、かつ、第１半導体素子の負荷経路に直列に接続される。各直列回路の各第２半導体素子の制御端子は、他の第２半導体素子の１つの負荷端子に接続されており、各直列回路の１つの第２半導体素子の制御端子は、第１半導体素子の複数の負荷端子のうちの１つに接続されている。
【００１１】
当業者は、以下の詳細な説明を読み添付された図面を見ることによって、追加的な特徴および利点を認識するだろう。
【００１２】
ここで、図面を参照して、実施例を説明する。図面は、基礎原理を理解するために必要な態様のみを説明するように、基礎原理を説明する役割を果たす。図は一定に比例してはいない。図において、同じ参照符号は同様の特徴を示す。
【００１３】
図１は、トランジスタとして実装される第１半導体素子と、互いに直列に接続され、かつ第１半導体素子に直列に接続された複数の第２半導体素子とを有する半導体配置を図示する。
【００１４】
図２は、負荷をスイッチングする電気スイッチとしての図１の半導体配置の応用を図示する。
【００１５】
図３は、ダイオードとして実装される第１半導体素子と、互いに直列に接続され、かつ第１半導体素子に直列に接続された複数の第２半導体素子とを有する半導体配置を図示する。
【００１６】
図４は、第１実施形態によるゲート抵抗が異なる２つの第２トランジスタを有する直列回路を図示する。
【００１７】
図５は、第２実施形態によるゲート抵抗が異なる２つの第２トランジスタを有する直列回路を図示する。
【００１８】
図６は、第３実施形態によるゲート抵抗が異なる２つの第２トランジスタを有する直列回路を図示する。
【００１９】
図７は、ゲート−ソース容量が異なる２つの第２トランジスタを有する直列回路を図示する。
【００２０】
図８は、数個の第２トランジスタと、抵抗性分圧器を通して駆動される１つの第２トランジスタとを有する直列回路を図示する。
【００２１】
図９は、数個の第２トランジスタと、容量性分圧器を通して駆動される１つの第２トランジスタとを有する直列回路を図示する。
【００２２】
図１０は、ゲート−ドレイン容量が異なる２つの第２トランジスタを有する直列回路を図示する。
【００２３】
図１１は、ドレイン−ソース容量が異なる２つの第２トランジスタを有する直列回路を図示する。
【００２４】
図１２は、空乏型ＭＯＳＦＥＴとしての１つの第２トランジスタの実装の概略を図示する。
【００２５】
図１３は、図１の回路配置の変形例を図示する。
【００２６】
図１４は、図１４Ａから図１４Ｃを含み、ＦＩＮＦＥＴとして実装される１つの第２半導体素子の第１実施形態を図示する。
【００２７】
図１５は、図１５Ａから図１５Ｃを含み、ＦＩＮＦＥＴとして実装される１つの第２半導体素子の第２実施形態を図示する。
【００２８】
図１６は、第１半導体素子と複数の第２半導体素子が１つの半導体フィンで実装される第１実施形態による半導体本体の垂直断面図を示す。
【００２９】
図１７は、第１半導体素子と複数の第２半導体素子が１つの半導体フィンで実装される第２実施形態による半導体本体の垂直断面図を示す。
【００３０】
図１８は、第１半導体素子と、それぞれが数個のＦＩＮＦＥＴセルを含む複数の第２半導体素子とが実装される第３実施形態による半導体本体の平面図を示す。
【００３１】
図１９は、並列に接続される数個のＦＩＮＦＥＴセルを含む１つの第２半導体素子の垂直断面図を示す。
【００３２】
図２０は、図２０Ａから図２０Ｃを含み、並列に接続される数個のＦＩＮＦＥＴセルを含む１つの第２半導体素子のさらなる実施形態を図示する。
【００３３】
図２１は、図２０に図示されたタイプの、直列に接続された２つの第２半導体素子を図示する。
【００３４】
図２２は、上記半導体配置のさらなる実施形態を図示する。
【００３５】
以下の詳細な説明では、参照は添付の図面に付され、その一部を形成し、本発明が実施されうる具体的な複数の実施形態を説明する方法で示される。ここに記載された様々な典型的な実施形態の特徴は、他に特段の記載がない限り、互いに組み合わせてもよいと理解されるべきである。
【００３６】
図１は、第１半導体素子２および複数の第２半導体素子３１−３ｎを含む半導体配置１の第１実施形態を図示する。第１半導体素子２は、第１負荷端子２２および第２負荷端子２３との間の負荷経路を有し、上記負荷経路が電流を伝導するオン状態、または、上記負荷経路が遮断するオフ状態を取ることができる。図１による第１半導体素子２は、トランジスタとして実装され、さらに制御端子２１を備える。特に、図１による第１半導体素子２は、ＭＯＳＦＥＴとして実装され、制御端子２１はゲート端子であり、第１および第２負荷端子２２・２３はそれぞれソース端子およびドレイン端子である。
【００３７】
以下の図と同様に、図１では、下付添字が付された参照番号“３”は、個々の第２半導体素子を示す。制御端子および負荷端子のような、個々の第２半導体素子の同じ部分は、下付添字が付された同じ参照符号を持つ。例えば、３１は、制御端子３１１ならびに第１および第２負荷端子３２１・３３１を有する１番目の１つの第２半導体素子を示す。以下では、参照符号は、複数の第２半導体素子の任意の１つに、または、複数の第２半導体素子に付され、個々の第２半導体素子の間の区別が必要ないとき、添字のない参照番号３、３１、３２、３３が複数の第２半導体素子およびそれらの個々の部分を示すものとして使用される。
【００３８】
第２半導体素子３は、図１に示す実施形態ではトランジスタとして実装され、以下では第２トランジスタとして言及されることもある。複数の第２トランジスタ３のそれぞれは、制御端子３１と、第１負荷端子３２および第２負荷端子３３の間の負荷経路とを有する。１つの第２トランジスタの第１負荷端子が隣接する第２トランジスタの第２負荷端子に接続されるように、複数の第２半導体素子の複数の負荷経路３２−３３は、互いに直列に接続されている。さらに、複数の第２トランジスタ３の複数の負荷経路は、第１半導体素子２の負荷経路２２−２３と直列に接続され、第１半導体素子２および複数の第２トランジスタ３はカスコードのような回路を形成している。
【００３９】
図１を参照すると、ｎ個の第２トランジスタ３がある（ｎ＞１である）。これらｎ個の第２トランジスタ３のうち、１番目の第２トランジスタ３１は、ｎ個の第２トランジスタ３を有する直列回路において第１半導体素子２の最も近くに配置され、かつ、第１半導体素子２の負荷経路２２−２３に直接接続された負荷経路３２１−３３１を有する第２トランジスタである。ｎ番目の第２トランジスタ３ｎは、ｎ個の第２トランジスタ３を有する直列回路において第１半導体素子２から最も離れて配置された第２トランジスタである。図１に示す実施形態において、ｎ＝４個の第２トランジスタ３がある。しかしながら、これは一例であり、第２トランジスタ３の個数ｎは任意に、つまり、半導体素子配置１の所望の電圧ブロッキング能力に応じて、選択することができる。これについて、以下に詳細に説明する。
【００４０】
各第２半導体素子３は、その制御端子３１を有し、該制御端子３１は、別の１つの第２半導体素子３の負荷端子の１つに、または、第１半導体素子２の負荷端子の１つに、接続されている。図１に示す実施形態では、１番目の第２トランジスタ３１はその制御端子３１１を有し、該制御端子３１１は第１半導体素子２の第１負荷端子２２に接続されている。他の第２トランジスタ３２−３ｎ−１のそれぞれは、それらの制御端子３１２−３１ｎを有し、該制御端子３１２−３１ｎは、直列回路において第１半導体素子２の方向に隣接する第２トランジスタの第１負荷端子３２１−３２３に接続される。説明のために、３ｉが、１番目のトランジスタ３１以外の第２トランジスタ３２−３ｎの１つであると仮定する。この場合、この第２トランジスタ（上側の第２トランジスタ）３ｉの制御端子３１ｉは、隣接する第２トランジスタ（下側の第２トランジスタ）３ｉ−１の第１負荷端子３２ｉ−１に接続される。上側の第２トランジスタ３ｉの制御端子が接続される下側の第２トランジスタ３ｉ−１の第１負荷端子３２ｉ−１は、この上側の第２トランジスタ３ｉの負荷端子３２ｉ・３３ｉの１つとは直接接続されていない。さらなる実施形態（図示せず）によれば、１つの第２トランジスタ３ｉの制御端子３１ｉは、第２トランジスタ３ｉに直接接続される第２トランジスタ３ｉ−１の第１負荷端子３１ｉ−１に接続されないが、上記トランジスタからさらに遠くの第２トランジスタｉ−ｋの負荷端子３２ｉ−ｋに接続される（ｋ＞１である）。例えば、もしｋ＝２であれば、第２トランジスタ３ｉの制御端子３１ｉは、直列回路において第１半導体素子２の方向に上記第２トランジスタ３ｉから２つの第２トランジスタ分離れた、第２トランジスタ３ｉ−２の第１負荷端子３２ｉ−２に接続される。
【００４１】
図１を参照するに、第１半導体素子２および複数の第２トランジスタ３は、複数のＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）として実装されうる。これら複数のＭＯＳＦＥＴのそれぞれは、制御端子２１・３１としてのゲート端子、第１負荷端子２２・３２としてのソース端子、および第２負荷端子２３・３３としてのドレイン端子を有する。複数のＭＯＳＦＥＴは、ゲートおよびソース端子（制御端子および第１負荷端子）の間に印加された電圧によって制御することができる電圧制御素子である。それゆえ、図１に示される配置では、１番目の第２トランジスタ３１は、第１半導体素子２の負荷経路電圧に対応する電圧によって制御される。他の第２トランジスタ３ｉは、少なくとも１つの第２トランジスタ３ｉ−１または３ｉ−２の負荷経路電圧によって制御される。１つのＭＯＳＦＥＴの“負荷経路”電圧は、このＭＯＳＦＥＴの第１および第２負荷端子（ドレインおよびソース端子）の間の電圧である。
【００４２】
図１に示す実施形態では、第１半導体素子２は、ノーマリオフ（エンハンスメント）トランジスタであるが、複数の第２トランジスタ３は、ノーマリオン（ディプレッション）トランジスタである。しかしながら、これは単なる一例である。第１半導体素子２および複数の第２トランジスタ３のそれぞれは、ノーマリオントランジスタとして、またはノーマリオフトランジスタとして実装（実施）されうる。個々のトランジスタは、ｎ型トランジスタとして、またはｐ型トランジスタとして実装されうる。
【００４３】
ＭＯＳＦＥＴとして第１半導体素子２および第２トランジスタ３を実装することは単なる一例である。ＭＯＳＦＥＴ、ＭＩＳＦＥＴ（金属−絶縁体−半導体電界効果トランジスタ）、ＭＥＳＦＥＴ（金属半導体電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、ＪＦＥＴ（接合ゲート電界効果トランジスタ）、ＦＩＮＦＥＴ（フィンＦＥＴ）、ナノチューブ素子、ＨＥＭＴ（高電子移動度トランジスタ）等のような、任意のタイプのトランジスタを、第１半導体素子２および第２トランジスタ３の実装（実施）に使用することができる。第１半導体素子２および第２半導体素子３の実装に使用される素子のタイプに依存せず、上記直列回路において、複数の第２トランジスタ３のそれぞれは少なくとも１つの他の第２トランジスタ３または第１半導体素子２によって制御されるように、これらの素子は接続される。
【００４４】
トランジスタとして実装される第１半導体素子２、および第２トランジスタ３を有する上記半導体素子配置１は、第１半導体素子２に適切な駆動電圧を印加することにより、従来のトランジスタのように、オンおよびオフを切り替えることができる。第１半導体素子２の制御端子２１は、全体の配置１の制御端子１１を形成し、第１半導体素子２の第１負荷端子２１およびｎ番目の第２トランジスタ３ｎの第２負荷端子は、それぞれ、全体の配置１の第１および第２負荷端子１２・１３を形成している。
【００４５】
図２は、負荷Ｚをスイッチングするための電子スイッチとしての上記半導体素子配置１の使用を図示する。第１および第２負荷端子１２・１３の間の経路である上記半導体配置１の負荷経路は、上記負荷と直列に接続されている。上記半導体素子配置１および上記負荷Ｚを有するこの直列回路は、第１（正）および第２（負）の電源電位Ｖ＋、ＧＮＤのための複数の端子の間に接続される。
【００４６】
半導体配置１の動作原理を以下に説明する。単に説明のために、第１半導体素子２はｎ型エンハンスメントＭＯＳＦＥＴとして実装されていると仮定し、複数の第２トランジスタ３はｎ型ディプレッションＭＯＳＦＥＴまたはｎ型ＪＦＥＴとして実装されていると仮定し、個々の素子２、３は、図１に図示するように相互に接続されていると仮定する。しかしながら、基本的な動作原理は、他のタイプの第１および第２半導体素子で実装された半導体素子配置にも適用される。
【００４７】
第２トランジスタ３の実装に使用されうるディプレッションＭＯＳＦＥＴまたはＪＦＥＴは、ほぼ０の駆動電圧（ゲート−ソース電圧）が印加されたとき、オン状態である半導体素子であり、一方、素子のピンチオフ電圧より駆動電圧の絶対値が高いとき、ＭＯＳＦＥＴまたはＪＦＥＴはオフ状態である。“駆動電圧”は、素子のゲート端子およびソース端子の間の電圧である。ｎ型ＭＯＳＦＥＴまたはＪＦＥＴでは、ピンチオフ電圧は負の電圧であり、ｐ型ＭＯＳＦＥＴまたはＪＦＥＴではピンチオフ電圧は正の電圧である。
【００４８】
第２および第１負荷端子１３・１２の間に（正の）電圧が印加され、かつ、制御端子１１に適切な駆動電位が加えられることによって第１半導体素子２がオンに切り替えられたとき、１番目の第２トランジスタ３１は導通し（オン状態であり）、第１半導体素子２の負荷経路２２−２３に渡る電圧の絶対値は低すぎて、１番目の第２トランジスタ３１をピンチオフできない。その結果、１番目の第２トランジスタ３１の負荷経路電圧によって制御される２番目の第２トランジスタ３２もまた、導通し始める。言い換えると、第１半導体素子２および各第２トランジスタ３は、最終的に導通し、半導体配置１はオン状態になる。半導体配置１がオン状態であり、かつ、半導体素子２がオフに切り替えられたとき、第１半導体素子２の負荷経路に渡る電圧降下は増大し、上記負荷経路の電圧の絶対値が１番目の第２トランジスタ３のピンチオフ電圧に到達したとき、１番目の第２トランジスタ３１はオフに切り替わり始める。全体の配置１の第２負荷端子１３および第１負荷端子１２の間に正の電圧が印加されたとき、第１半導体素子２がオフに切り替わると、第１半導体素子２の第２負荷端子２３および第１負荷端子２２の間の電圧はまた、正の電圧になる。この場合、１番目の第２トランジスタ３１のゲート−ソース電圧は、このトランジスタ３１をピンチオフにするのに適した負の電圧になる。
【００４９】
１番目の第２トランジスタ３１がオフに切り替わったとき、その負荷経路に渡る電圧降下は増大するため、２番目の第２トランジスタ３２はオフに切り替わる。これにより、各第２トランジスタ３がオフに切り替わるまで、順に３番目の第２トランジスタ３３等がオフに切り替わり、最終的に半導体素子配置１は安定したオフ状態になる。第２および第１端子１３・１２の間に印加される外部電圧は、第１半導体素子２および第２トランジスタ３に渡って外部電圧を分配する必要がある数、オン状態からオフ状態になる複数の第２トランジスタと同じ数だけ、スイッチングを行う。低い外部電圧が印加されたとき、いくつかの第２トランジスタ３はオン状態のままであるが、他はオフ状態になる。オフ状態になる第２トランジスタ２の数は、外部電圧が増加するにつれて増加する。このように、全体の半導体素子配置１の電圧ブロッキング能力の範囲における高い外部電圧が印加されたとき、第１半導体素子２および各第２トランジスタ３はオフ状態になる。半導体素子配置１がオフ状態であり、かつ、第１半導体素子２がオンに切り替えられたとき、第１半導体素子２の負荷経路に渡る電圧降下は減少し、それは１番目の第２トランジスタ３１をオンに切り替え、以下同様に順に２番目の第２トランジスタ３２等をオンに切り替える。これは各第２トランジスタ３を再びオンに切り替えるまで続く。
【００５０】
第１半導体素子２に直列に接続された複数の第２トランジスタ３のスイッチング状態は、第１半導体素子２のスイッチング状態に依存しており、第１半導体素子２のスイッチング状態に従う。このように、半導体配置１のスイッチング状態は、第１半導体素子２のスイッチング状態によって定義される。第１半導体素子２がオン状態の時、半導体配置１はオン状態であり、第１半導体素子２がオフ状態の時、半導体配置１はオフ状態である。
【００５１】
半導体配置１は、それがオン状態であるとき、第１および第２負荷端子１２・１３の間に低い抵抗を有し、それがオフ状態であるとき、第１および第２負荷端子１２・１３の間に高い抵抗を有する。オン状態では、第１および第２負荷端子１２・１３の間のオーム抵抗は、第１半導体素子２および第２トランジスタ３のオン抵抗ＲＯＮの合計に相当する。半導体配置１がアバランシェ降伏が起きる前のオフ状態であるときの第１および第２負荷端子１２・１３の間に印加されうる最大電圧である電圧ブロッキング能力は、第１半導体素子２および複数の第２トランジスタ３の電圧ブロッキング能力の合計に相当する。第１半導体素子２および個々の第２トランジスタ３は、３Ｖから５０Ｖの間の電圧ブロッキング能力のような、比較的低い電圧ブロッキング能力を有してよい。しかしながら、第２トランジスタ３の数に依存して、６００Ｖまたはそれ以上のような、最大で数１００Ｖの、全体として高い電圧ブロッキング能力が得られる。
【００５２】
半導体配置１の電圧ブロッキング能力およびオン抵抗は、それぞれ、第１半導体素子２および複数の第２トランジスタ３の電圧ブロッキング能力、ならびに、第１半導体素子２および複数の第２トランジスタ３のオン抵抗によって定義される。５個以上、１０個以上、または２０個以上の第２トランジスタ３のように、２つより著しく多い第２トランジスタ３が実装されているとき（ｎ＞＞２）、半導体配置１の電圧ブロッキング能力およびオン抵抗は、主に複数の第２トランジスタ３を有する配置３０によって定義される。全体の半導体配置１は、従来のパワートランジスタのように動作することができる。ここで、従来のパワートランジスタでは、主に統合されたドリフト領域がオン抵抗および電圧ブロッキング能力を定義していた。このように、複数の第２トランジスタ３を有する配置３０は、従来のパワートランジスタにおけるドリフト領域と同等の機能を有する。それゆえ、複数の第２トランジスタ３を有する配置３０を、ここでは、アクティブドリフト領域（ＡＤＲ：active drift region）と呼称する。図１の全体の半導体素子配置１は、ＡＤＺトランジスタまたはＡＤＲトランジスタ（ＡＤＺトランジスタ）と呼ぶことができ、あるいは、第１半導体素子２がＭＯＳＦＥＴで実装されているときはＡＤＲＦＥＴ（ＡＤＺＦＥＴ）と呼ぶことができる。
【００５３】
半導体素子配置１がオフ状態であるとき、第１および第２負荷端子１２・１３の間に印加された電圧は分配され、この電圧の一部は、第１半導体素子２の負荷経路２２−２３に渡って降下し、この電圧の他の部分は、複数の第２トランジスタ３の複数の負荷経路に渡って降下する。しかしながら、複数の第２トランジスタ３へのこの電圧の分配が等しくない場合がある。その代わり、第１半導体素子２により近いそれらの第２トランジスタ３は、第１半導体素子２からより離れたそれらの第２トランジスタ３よりも高い電圧負荷を有してもよい。
【００５４】
複数の第２トランジスタ３に電圧がより均等に分配されるために、半導体配置１は、任意で、複数の第２トランジスタ３の複数の負荷経路に渡って電圧を制限または固定（クランプ）する電圧制限手段１０１−１０ｎを含む。任意で、クランプ素子１００がまた、第１半導体素子２の負荷経路（ソースおよびドレイン端子の間）に並列に接続される。電圧クランプ手段１００−１０ｎは、多くの異なる方法で実装（実施）することができる。単に説明のために、図１に図示されるクランプ手段１００−１０ｎはツェナーダイオード１００−１０ｎをを含みうる。各ツェナーダイオード１００−１０ｎは、複数の第２トランジスタ３の１つの負荷経路に、任意で第１半導体素子２の負荷経路に、並列で接続されている。
【００５５】
ツェナーダイオード１００−１０ｎの代わりに、トンネルダイオード、ＰＩＮダイオード、アバランシェダイオード等を、同じように使用してもよい。さらなる実施形態（図示せず）によれば、個々のクランプ素子１００−１０ｎは、例えば、複数の第２トランジスタ３がｎ型ＭＯＳＦＥＴである場合、ｐ型ＭＯＳＦＥＴのようなトランジスタとして実装される。これらのクランプＭＯＳＦＥＴのそれぞれは、そのゲート端子がそのドレイン端子に接続され、各ＭＯＳＦＥＴの負荷経路（ドレイン−ソース経路）は、複数の第２トランジスタ３のうちの１つの負荷経路に並列に接続される。
【００５６】
図１に図示されるツェナーダイオード１００−１０ｎのような、個々のクランプ素子は、第１半導体素子２および複数の第２トランジスタ３と同じ半導体本体（ボディ）の中に統合されうる。しかしながら、これらのクランプ素子は、半導体本体の外側に配置される外部素子として実装されることも可能である。
【００５７】
図３は、半導体素子配置１のさらなる実施形態を図示する。図３の配置では、第１半導体素子２は、第１負荷端子２１を形成するアノード端子と第２負荷端子を形成するカソード端子とを有するダイオードとして実装される。図３の半導体配置１の動作原理は、（図１に係るトランジスタのような）制御端子を介して制御することができないが、第２および第１負荷端子２３・２２の間に印加される電圧の極性によって制御されるダイオードのオン状態（順方向バイアスされた状態）およびオフ状態（逆バイアスされた状態）の違いはあるが、図１の半導体配置１の動作原理に対応する。複数の第２トランジスタ３としてｎ型ディプレッションＭＯＳＦＥＴまたはｎ型ＪＦＥＴを実装（使用）したとき、図３の半導体配置１は、半導体配置１の第１および第２負荷端子１３・１２の間に正電圧が印加されたとき、オン状態であり、図３の半導体配置１は、半導体配置１の第１および第２負荷端子１３・１２の間に負電圧が印加されたとき、オフ状態である。図１の半導体配置１に関して説明した他の全てのことは、図３のダイオード２を有する半導体配置１に適宜当てはまる。図３に係るダイオードを有する半導体配置１は、従来の（高電圧の）ダイオードのように使用することができる。
【００５８】
以下では、第１半導体素子２と複数の第２半導体素子（第２トランジスタ）３との区別が必要ないとき、第１半導体素子２および複数の第２トランジスタ３を簡単に“素子”と呼ぶ。
【００５９】
第２トランジスタ３のそれぞれは、個々のトランジスタの動作またはスイッチングの挙動を規定または支配する少なくとも１つの素子特性を有する。例えば、第２トランジスタ３がＭＯＳＦＥＴとして実装されているとき、考えられる素子特性は、ゲート抵抗、閾値電圧、ゲート−ソース容量、ゲート−ドレイン容量、ドレイン−ソース容量、チャネル幅、ゲート絶縁体の厚さ、あるいは、ソース領域、ボディ領域、またはドレイン領域のドーピング濃度である。これらの素子特性について、以下にさらに詳細に説明する。
【００６０】
一実施形態によれば、少なくとも１つの第２半導体素子３の少なくとも１つの素子特性は、他の複数の第２半導体素子３の対応する素子特性とは異なる。個々の第２半導体素子３の素子特性のバリエーションにより、半導体素子配置１全体のスイッチングの挙動は、特定の要求に適合され、または特定の要求を取り入れることができる。
【００６１】
一実施形態によれば、変えられる少なくとも１つの素子特性はゲート抵抗である。このように、他の複数の第２トランジスタ３のゲート抵抗とは異なるゲート抵抗、特に、他の複数の第２トランジスタ３のゲート抵抗より高いゲート抵抗を有する少なくとも１つの第２トランジスタ３がある。ゲート抵抗に関連して、また以下に説明される他の素子特性にも関連して、“異なる”とは有意に（著しく）異なることを意味し、それゆえ製造工程における通常の変動または揺らぎからくる差は含まれない。一実施形態によれば、１つの半導体素子の素子特性、例えばゲート抵抗は、別の半導体素子の対応する素子特性とは、２つの素子特性の比が少なくとも１．１、少なくとも２、少なくとも５、または少なくとも１０であるとき、異なると考えられる。
【００６２】
ＭＯＳＦＥＴのゲート抵抗は該ＭＯＳＦＥＴのスイッチング速度を規定することが一般に知られている。スイッチング速度は、オン状態からオフ状態、またはその逆へ、ＭＯＳＦＥＴが以下に早く変化できるかの度合いである。ＭＯＳＦＥＴは、該ＭＯＳＦＥＴのゲート端子を介して充電または放電されうる内部ゲート容量（ゲート−ソース容量およびゲート−ドレイン容量）を含むことが一般に知られている。このゲート容量の充電状態は該ＭＯＳＦＥＴのスイッチング状態（オンまたはオフ）を決定する。ＭＯＳＦＥＴのゲート抵抗は、ＭＯＳＦＥＴの駆動電位が利用できる端子とＭＯＳＦＥＴのゲート電極との間の電気抵抗である。図１の半導体素子配置１では、個々の第２トランジスタ３のゲート電極に関する駆動電位が利用できる複数の端子は、それぞれ、他の複数の第２トランジスタ３の第１負荷端子（ソース端子）３２または第１トランジスタ２の第１負荷端子（ソース端子）２１である。高いゲート抵抗があるとき、ゲート容量は、比較的ゆっくりと充電または放電されうるだけであり、ＭＯＳＦＥＴはあるスイッチング状態（オンまたはオフ）から他のスイッチング状態（オフまたはオン）に比較的ゆっくりと切り替わる。このように、他の複数の第２トランジスタ３のゲート抵抗に比べて少なくとも１つの第２トランジスタ３のゲート抵抗を増加させることにより、上記少なくとも１つの第２トランジスタのスイッチング速度を、他の複数の第２トランジスタのスイッチング速度に比べて低下することができる。個々の第２トランジスタ３のスイッチング速度の減少は、異なる用途で有益である。
【００６３】
例えば、半導体素子配置１が、フライバックコンバータのようなスイッチングコンバータにおけるスイッチとして使用されるとき、半導体素子配置１がオフに切り替わるときに電圧オーバーシュートが生じうる。半導体素子配置１をオフに切り替える過程において、第１および第２負荷端子１２・１３の間の電圧は増加する。ここで、上記電圧が増加する割合（速度）は、１番目の第２トランジスタ３１で始まり、続いてオン状態からオフ状態に切り替わる個々の第２トランジスタ３のスイッチング速度に依存する。第１および第２負荷端子１２・１３の間の電圧が既に大きく増加しているとき、オフに切り替わるそれら複数の第２トランジスタ３のスイッチング速度を減少させることによって、電圧オーバーシュートを防止するまたは少なくとも減少させることができる。例えば、最大で５２０Ｖの電圧が第１および第２負荷端子１２・１３の間の間に印加されると仮定する。この最大電圧でオーバーシュートが生じる。この場合、第１および第２負荷端子１２・１３の間の電圧が約４５０Ｖに増加した後、またはさらに一般的に最大電圧の約８０％または８５％に増加した後でオフに切り替わるそれら複数の第２トランジスタ３のゲート抵抗が、（他の複数の第２トランジスタのゲート抵抗に比べて）増加されているように、半導体素子配置１を実施することができる。説明のため、半導体素子配置１は約６２０Ｖの電圧ブロッキング能力を有していると仮定する。この場合、半導体素子配置１は、１つの第１トランジスタ２およびｎ＝３０個の第２トランジスタ３を含んでもよい。ここで、半導体素子配置１のオフ状態において、第１トランジスタ２および各第２トランジスタ３が約２０Ｖの負荷経路電圧を有するように、複数の第２トランジスタ３は使用される。この場合、第１および第２負荷端子１２・１３の間の電圧が４５０Ｖに増加したとき、第１トランジスタ２およびｎ＝２１個の第２トランジスタ３がオフに切り替わっている。このように、第２トランジスタ３ｎ−９から３ｎのスイッチング速度が、前に説明した要件を満たすために、低減されるべきである。
【００６４】
例えば、４００ＶのＤＣリンク電圧を生成する力率補正（ＰＦＣ）回路におけるブーストコンバータのようなブーストコンバータにおけるスイッチング素子として半導体素子配置１が使用されるとき、例えば、第１および第２負荷端子１２・１３の間の電圧が約３５０Ｖまたは最大電圧の約９０％に上昇した時にオフに切り替わり始めるそれら複数の第２トランジスタ３のゲート抵抗が増加されているように、半導体素子配置１は実装される。このように、これらのトランジスタのスイッチング速度は低くされる。
【００６５】
例えば、４００ＶのＤＣリンク電圧を受け取るインバータの一部であるハーフブリッジ回路におけるスイッチとして半導体素子配置１が使用されるとき、例えば、第１および第２負荷端子１２・１３の間の電圧が１７５Ｖから２２５Ｖの間または最大電圧の４５％から５５％の間であるときにオフに切り替わるそれら複数の第２トランジスタ３は、増加されたゲート抵抗を有するように、半導体素子配置１は実装される。これは、ハーフブリッジの負荷経路電圧の最大傾斜が生じる電圧範囲であり、この電圧範囲でオフに切り替わるそれら第２トランジスタ３のスイッチング速度を遅くすることによって、負荷経路電圧の傾斜を減少させることができる。
【００６６】
他の複数の第２トランジスタ３とは異なるゲート抵抗を有する上記少なくとも１つの第２トランジスタ３のゲート抵抗は、多くの異なる方法で、調整、特に増加されることができる。ゲート抵抗または他の素子特性の調整に関するいくつかの実施形態は、以下に図を参照して説明される。これらの図では、直列に接続された２つの第２トランジスタ３ｉ・３ｉ−１が図示されている。第２トランジスタ３ｉ（以下では上側トランジスタと呼ぶ）は、第２トランジスタ３ｉ−１（以下では下側トランジスタと呼ぶ）の負荷経路電圧によって制御される。上側トランジスタ３ｉのゲート端子３１ｉは、下側トランジスタ３ｉ−１のソース端子３２ｉ−１に接続されている。上側トランジスタ３ｉの少なくとも１つの素子特性は、下側トランジスタ３ｉ−１の対応する素子特性とは異なっている。上側および下側トランジスタ３ｉ・３ｉ−１は、上記直列回路の中の第２トランジスタ３の任意のペアとすることができる。下側トランジスタ３ｉ−１が１番目の第２トランジスタ３１であるとき、このトランジスタ３１の第１負荷端子３２１は、別の第２トランジスタの第２負荷端子には接続されていないが、第１半導体素子２の第１負荷端子２３に接続されている。
【００６７】
図４は、上側第２トランジスタ３ｉのゲート抵抗を調整する一実施形態を図示する。上側トランジスタ３ｉのゲート抵抗は、上側トランジスタ３ｉの内部ゲート電極（図３には図示せず）と下側トランジスタ３ｉ−１の第１負荷端子（ソース端子）３２ｉ−１との間の電気抵抗である。このゲート抵抗は、図４の抵抗４１によって下位略的に図示される。ゲート抵抗４１は、多くの異なる方法で調整することができる。一実施形態によれば、第１負荷端子３２ｉ−１とゲート端子３１ｉとの間の接続配線の中で抵抗素子４１が接続される。この接続配線は、例えば、アルミニウム配線または銅配線のような金属配線である。抵抗素子４１は、例えば、接続配線より高い抵抗を有するポリシリコン抵抗素子として実装される。さらなる実施形態によれば、ゲート抵抗を増加させるために、ゲート端子３１ｉおよび第２負荷端子３２ｉ−１である個々の端子と接続配線との接触抵抗は増加させられる。第２負荷端子３２ｉ−１は、下側トランジスタのソース領域（図４には図示せず）に電気的に接触している。下側トランジスタ３ｉ−１のソース領域は、ドーピングされた半導体領域である。通常、ＭＯＳＦＥＴのソース領域のような、接触端子に接続されるドーピングされた半導体領域は、半導体領域が接触する、より高濃度にドーピングされた接触領域を含む。接触領域のドーピング濃度は、例えば１Ｅ２０ｃｍ−３以上である。接触抵抗を増加させるために、接触領域のドーピング濃度は低減されうる、または、接触領域は除外（省略）される。接触領域が高いドーピング濃度であるとき、接触端子および接触領域の間にオーミックコンタクト（オーム接触）が得られる。より低いドーピング濃度で、上記接触はショットキー接触となりうる。このように、一実施形態によれば、下側トランジスタ３ｉ−１のソース端子３２ｉ−１およびソース領域との間の接触抵抗は、ソース領域における接触領域のドーピング濃度を低減することによって、低減される。
【００６８】
図４の上側第２トランジスタ３ｉのような１つの第２トランジスタ３のゲート抵抗が、図４の下側第２トランジスタ３ｉ−１のような他の複数の第２トランジスタ３のゲート抵抗に比べて上昇されると、上記少なくとも１つのトランジスタ３ｉのスイッチング速度は、トランジスタ３ｉがオンに切り替わるときもトランジスタ３ｉがオフに切り替わるときも遅くなる。
【００６９】
図５および図６に図示されるさらなる実施形態によれば、ｐｎダイオードまたはショットキーダイオードのような整流素子４２が追加的なゲート抵抗４１に並列に接続される。“追加的なゲート抵抗”は、スイッチング速度を操作するために追加されたゲート抵抗の部分である。整流素子の極性に依存して、図５または図６の上側第２トランジスタ３ｉのスイッチング速度は、オンに切り替わる間またはオフに切り替わる間、減少する。上側第２トランジスタ３ｉがオフに切り替わるとき、図５Ａに概略的に示される内部ゲート−ソース容量ＣＧＳは、下側第２トランジスタ３ｉ−１の負荷経路にかかる電圧Ｖ３ｉ−１に充電される。下側第２トランジスタ３ｉ−１がオンに切り替わると、ゲート−ソース容量ＣＧＳは放電される。複数の第２トランジスタがｎ型ディプレッショントランジスタである本実施形態では、整流素子４２の極性が、図５のように、整流素子４２のカソードがゲート端子３１ｉに接続され、アノードが下側トランジスタ３ｉ−１のソース端子３２ｉ−１に接続されるようなとき、ゲート−ソース容量ＣＧＳは、追加的なゲート抵抗４１を介してのみ充電されうる。この場合、ゲートは負の電位に充電されるという事実のせいで、上側トランジスタ３ｉがオフに切り替わる間、ゲート３１ｉからソース３２ｉ−１に正の電流が流れなければならない。オフに切り替わるときの上側トランジスタ３ｉのスイッチング速度は、ダイオードは逆バイアスになるので、抵抗によって低減される。一方、上側トランジスタ３ｉをオンに切り替えるため、下側トランジスタ３ｉ−１の負荷経路電圧Ｖｉ−１が減少するとき、ゲート−ソース容量ＣＧＳは、整流素子４２を介して急速に放電されうる。上側トランジスタ３ｉがオンに切り替わる場合、ゲートは放電されなければならない、すなわち、オフ状態に比べて正の電位に充電されなければならない。正の電流がソース３２ｉ−１から３１ｉに流れる。電流はダイオードを通って流れることができるので、スイッチングオンは高速である。図６に示すように、整流素子４２の極性が逆であるとき、ゲート−ソース容量ＣＧＳは、整流素子４２を介して急速に充電されうるが、追加的なゲート抵抗を介してのみ放電されうる。この場合、上側第２トランジスタ３ｉのスイッチング速度は、トランジスタ３ｉがオンに切り替わるときのみ低減される。
【００７０】
複数の第２トランジスタのスイッチング速度に影響を与えるさらなる素子特性は、図５および図６において上側第２トランジスタ３ｉに関して概略的に図示されている、ゲート−ソース容量ＣＧＳである。上述の説明を参照すると、ゲート−ソース容量ＣＧＳは、上側トランジスタ３ｉの所望のスイッチング状態に依存して充電または放電される。
【００７１】
図７を参照すると、図７の上側第２トランジスタ３ｉのような少なくとも１つの第２トランジスタ３のゲート−ソース容量ＣＧＳは、図７の下側第２トランジスタ３ｉ−１のような他の複数の第２トランジスタのゲート−ソース容量ＣＧＳより高い。それゆえ、上側第２トランジスタ３ｉのスイッチング速度は、低減されうる。上側第２トランジスタ３ｉのゲート−ソース容量ＣＧＳは、上側トランジスタ３ｉの内部ゲート−ソース容量ＣＧＳに並列に追加的な容量４３を接続することにより、増加される。下側トランジスタ３ｉ−１のゲート−ソース容量ＣＧＳは内部ゲート−ソース容量ＣＧＳのみを含むが、上側第２トランジスタ３ｉのゲート−ソース容量ＣＧＳは、内部ゲート−ソース容量ＣＧＳおよび追加的な容量４３を含む。
【００７２】
図８および図９を参照すると、分圧素子を有する分圧器の出力を介して第２トランジスタ３ｉのゲート端子３１ｉを駆動することによって、他の複数の第２トランジスタ３のスイッチング速度と比べて、例えば図８および図９の第２トランジスタ３ｉのような１つの第２トランジスタ３のスイッチング速度は、影響を与えられる。図８を参照すると、分圧器は、例えば、抵抗器として実装される第１および第２抵抗性分圧素子４４１・４４２を有する抵抗性の分圧器とすることができる。図９を参照すると、分圧器は、容量４５１・４５２として実装される第１および第２分圧素子を有する容量性の分圧器とすることもできる。分圧器は、例えば、下側トランジスタ３ｉ−１の第１負荷端子３２ｉ−１と第２トランジスタ３ｉ＋１の第２負荷端子３３ｉ＋１との間に接続され、中央（タップ）は、第２トランジスタ３ｉの第１負荷端子３１ｉに接続される。
【００７３】
個々の第２トランジスタ３のスイッチング速度に影響を与えるために変更されうるさらなる素子特性は、例えば、ゲート−ドレイン容量またはドレイン−ソース容量である。これについて、以下に図１０および図１１を参照して説明する。図１０は、再び２つの第１トランジスタ３ｉ・３ｉ−１（上側および下側トランジスタ）を有する直列回路を図示する。各第２トランジスタ３は、内部ゲート−ドレイン容量ＣＧＤを有する。上側第２トランジスタ３ｉの内部ゲート−ドレイン容量ＣＧＤは、図１０に概略的に図示されている。第２トランジスタ３のスイッチング動作の間、ゲート−ソース容量ＣＧＳ（図６および７参照）が充電または放電されるだけでなく、ゲート−ドレイン容量ＣＧＤもまた充電または放電される。ここで、第２トランジスタ３のゲート−ドレイン容量ＣＧＤは、該トランジスタ３がオフに切り替わるときに充電され、該トランジスタがオンになるときにほとんど放電される。このように、個々の第２トランジスタ３のスイッチング速度は、ゲート−ドレイン容量を変更することによって変化させることができる。全体のゲート−ドレイン容量が増加すると、個々の第２トランジスタ３はゆっくり切り替わる。図１０を参照すると、このゲート−ドレイン容量は、内部ゲート−ドレイン容量ＣＧＤに対して並列に追加的な容量４５を接続することによって、増加させることができる。
【００７４】
図１１を参照すると、上側第２トランジスタ３ｉは、ドレイン端子３２ｉとソース端子３３ｉとの間にドレイン−ソース容量ＣＤＳを有する（図１１には下側トランジスタ３ｉ−１の対応するドレイン−ソース容量は図示されていない）。上側第２トランジスタ３ｉがオフに切り替わるとき、負荷電圧が増加するように、ドレイン−ソース容量ＣＤＳは充電される。上側第２トランジスタ３ｉがオフに切り替わるとき、負荷電圧が減少するように、ドレイン−ソース容量ＣＤＳは放電される。上側第２トランジスタ３ｉのドレイン−ソース容量ＣＤＳはそのスイッチング速度に影響する。上側第２トランジスタ３ｉのスイッチング速度は、内部ドレイン−ソース容量ＣＤＳに並列に追加的な容量４６を接続することにより減少させることができる。これは、全体のドレイン−ソース容量を増加させることを意味する。
【００７５】
どのようにしてゲート−ソース容量ＣＧＳ、ゲート−ドレイン容量ＣＧＤ、またはドレイン−ソース容量ＣＤＳを増加させることができるのかを説明するために、追加的な容量４３・４５・４６が図７、１０、１１にそれぞれ図示されている。しかしながら、これは単なる説明である。全体のゲート−ソース容量、ゲート−ドレイン容量、またはドレイン−ソース容量は、必ずしも並列に接続された２つの容量を含まなくてもよい。その代わり、他の複数の第２トランジスタ３の対応する容量に比べてこれらの容量を増加させるために、複数の異なる手段を適用することができる。
【００７６】
図１２は、トランジスタのスイッチングの挙動を操作するために変更されうるさらなる素子特性を説明するため、ディプレッションＭＯＳＦＥＴとして使用される第２トランジスタ３の考えられる実装を概略的に図示する。図１２を参照すると、第２トランジスタ３は、ソース領域５３、ドレイン領域５４、および、ソース領域５３とドレイン領域５４との間のボディ領域５５を含む。ディプレッションＭＯＳＦＥＴでは、ソース領域５３、ドレイン領域５４、およびボディ領域５５は、同じドーピング型である。ｎ型ディプレッションＭＯＳＦＥＴでは、これらの半導体領域はｎ型にドーピングされている一方、ｐ型ディプレッションＭＯＳＦＥＴではこれらの半導体領域はｐ型にドーピングされている。ディプレッションＭＯＳＦＥＴは、さらに、ボディ領域５５に隣接し、ゲート絶縁体５７によってボディ領域５５から絶縁されたゲート電極５６を含む。図１２に図示される実施形態では、ゲート電極５６は、ボディ領域５５の向かい合った側面に隣接する。
【００７７】
ソース領域５３は、ソース端子３２（第１負荷端子）に接続され、ドレイン領域５４はドレイン端子３３（第２負荷端子）に接続され、かつ、ゲート電極５６は、ゲート端子３１（制御端子）に接続される。これらの端子は、図１２において単に概略的に図示される。
【００７８】
図１２のディプレッションＭＯＳＦＥＴの動作原理は以下のようである。ドレイン端子３３およびソース端子３２の間に電圧が印加され、ゲート電極５６がバイアスされていないとき（これはゲート電極５６の電位がソース端子３２の電位と一致するときを意味する）、電流はドレイン領域５４、ボディ領域５５、およびソース領域５３を通って、ドレイン端子３３およびソース端子３２の間を流れる。ｎ型トランジスタではソース端子３２の電位に対してゲート電極５６が負にバイアスされているとき、ｐ型トランジスタではソース端子３２の電位に対してゲート電極５６が正にバイアスされているとき、ゲート絶縁体５７に隣接するボディ領域５５の中にディプレッション領域が形成される。ディプレッション領域が、ボディ領域５５においてソース領域５３とドレイン領域５４との間の伝導チャネルを完全にピンチオフすると、ディプレッションＭＯＳＦＥＴはオフに切り替わる。トランジスタ３がピンチオフするゲート−ソース電圧が、トランジスタ３のピンチオフ電圧である。このピンチオフ電圧は、いくつかのパラメータに依存する。
【００７９】
ピンチオフ電圧は、ゲート絶縁体５７の厚さｄ１に依存し、ゲート絶縁体５７の厚さが増加すると、ピンチオフ電圧の大きさは増加する。ピンチオフ電圧は、また、ボディ領域５５のドーピング濃度に依存し、ボディ領域５５のドーピング濃度が増加すると、ピンチオフ電圧の大きさは増加する。
【００８０】
さらに、ピンチオフ電圧は、ゲート電極５６の２つの向かい合う部分の間のボディ領域５５の厚さｄ２に依存する。以下に図１４および図１５を参照して説明されるように、第２トランジスタ３がＦＩＮＦＥＴとして実装されているとき、ボディ領域５５の厚さｄ２は、半導体フィンの厚さに相当する。ボディ領域５５の厚さｄ２が増加すると、ピンチオフ電圧は増加する。
【００８１】
一実施形態によれば、少なくとも１つの第２トランジスタ３のピンチオフ電圧は、他の複数の第２トランジスタ３のピンチオフ電圧とは異なる。上述の説明を参照すると、ゲート絶縁体５７の厚さｄ１、ボディ領域５５の厚さｄ２、または、ボディ領域５５のドーピング濃度を変更することにより、ピンチオフ電圧を変化させることができる。
【００８２】
スイッチングトランジスタ３のスイッチングの挙動に影響を与えるために変更されうるさらなるパラメータは、ボディ領域５５の長さＬおよびボディ領域５５の幅Ｗである。“ボディ領域５５の長さＬ”は、ソース領域５３とドレイン領域５４との間の距離に対応する。“ボディ領域５５の幅Ｗ”は、図１２に図示された平面に垂直な方向におけるボディ領域の寸法である。幅Ｗを変更することによって、および／または、長さＬを変更することによって、ゲート−ソース容量およびゲート−ドレイン容量を変化させることができる。ここで、これらのパラメータの少なくとも１つが増加すると、これらの容量は増加する。一実施形態によれば、１つの第２トランジスタ３の長さＬおよび幅Ｗのうちの少なくとも１つは、別の第２トランジスタ３の対応するパラメータとは異なる。
【００８３】
図１２のトランジスタ３は、さらにバルク端子を含んでもよい。バルク端子は、ボディ領域５５に隣接している半導体領域の端子である。この半導体領域は、半導体基板であってもよい。トランジスタが（図１４および図１５で図示されるような）ＦＩＮＦＥＴとして実装されているとき、バルク端子は、トランジスタが実装される基板に接触する端子であってもよく、または、引き出されるように上記ボディ領域５５から接続されてもよい。
【００８４】
一実施形態によれば、バイアス電圧がバルク端子に印加されてもよい。バルク端子に印加されたバイアス電圧は、ピンチオフ電圧に影響し、バイアス電圧が増加すると、ピンチオフ電圧は減少する。一実施形態によれば、少なくとも１つの第２トランジスタ３のバルク端子バイアス電圧は、他の複数の第２トランジスタ３のバルク端子バイアス電圧とは異なる。
【００８５】
上述の説明を参照すると、各第２トランジスタ３のスイッチングの挙動は、上で説明した素子特性の１つを調整することにより、変化させるまたは調整することができる。一実施形態によれば、１番目の第２トランジスタ３１およびｎ番目の第２トランジスタ３ｎは、他の複数の第２トランジスタ３の対応する素子特性とは異なる少なくとも１つの素子特性を有するように実装されてもよい。
【００８６】
図１３は、半導体素子配置１のさらなる実施形態を図示する。図１２の半導体素子配置１は、図１の半導体素子配置１に基づいており、さらに、２つの第２トランジスタ（図３の実施形態では３２・３３）の２つの負荷経路の間のタップに接続される第３負荷端子１３’を含む。図２に関して行った説明を参照すると、半導体素子配置１は、半導体素子配置１に直列に接続された負荷のスイッチングのための電子スイッチとして使用することができる。切り替えられる電圧の振幅に依存して、第２負荷端子１３または第３負荷端子１３’が、半導体素子配置１を電源電位の端子または負荷のそれぞれに接続するために使用されうる。例えば、電源電圧（供給電圧）または負荷電圧が低い電圧であるとき、第３負荷端子１３’が使用され、一方、電源電圧が高電圧であるとき第２負荷端子１３が使用される。第１の場合では、第２負荷端子１３と第３回路ノードが接続されたタップとの間の複数の第２トランジスタ３は、バイパスされる。どれだけ多くの第２トランジスタ３がバイパスされるかは、第３負荷端子１３’が複数の第２トランジスタ３を有する配置３０のどこに接続されるかに依存している。いくつかの第２トランジスタ３をバイパスすることで、半導体素子配置１の電圧ブロッキング能力は低下する。しかしながら、第１負荷端子１２および第３負荷端子１３’の間の有効な上記素子のオン抵抗は、第１負荷端子１２および第２負荷端子１３の間の上記素子のオン抵抗よりも低い。
【００８７】
さらなる実施形態（図１３に破線で図示される）によれば、第３負荷端子１３’は、第２負荷端子１３に恒久的に接続される。これは、第２および第３負荷端子１３・１３’の代わりに第２負荷端子１３のみを有するのと等価である。この実施形態では、スイッチ３５が第２負荷端子１３（第３負荷端子１３’）の間に接続される。このスイッチ３５は、低オーミック機械的スイッチ（リレー）または半導体スイッチであってもよく、第２負荷端子１３に低い電圧が印加されたとき、第２負荷端子１３と上記タップとの間で複数の第２トランジスタ３をバイパスする役割をする。
【００８８】
スイッチ３５の電圧ブロッキング能力は、バイパスされた複数の第２トランジスタ３（３３・３ｎ）の直列回路の電圧ブロッキング能力に対応するが、この直列回路より低いオン抵抗を有してもよい。しかしながら、スイッチ３５は、通常は、非常に低い頻度でオンおよびオフに切り替えられるので、スイッチ３５は、スイッチング損失、スイッチング速度等について最適化される必要はない。
【００８９】
さらなる実施形態によれば、スイッチ３５の代わりにヒューズが実装されてもよい。この実施形態では、一度高電圧（ヒューズがとび、第２トランジスタがバイパスされないとき）で動作すると、そのように構成され、さもなくば、低電圧（ヒューズがアクティブでいくつかの第２トランジスタがバイパスされるとき）で動作するよう構成される。
【００９０】
上で説明した図において回路記号で表される第１半導体素子２および第２半導体素子（第２トランジスタ）３は、多くの異なる方法によって実装することができる。第２トランジスタ３の実装に関する説明のためのいくつかの実施形態について、以下に図を参照して説明する。
【００９１】
図１４Ａは、１つの第２トランジスタ３の斜視図を示す。図１４Ｂは、この第２トランジスタ３の垂直断面図を示し、図１４Ｃは、この第２トランジスタ３の水平断面図を示す。図１４Ａ、１４Ｂ、１４Ｃは、第２トランジスタ３が実装されている半導体本体１００の部分のみを示す。第１半導体素子２のアクティブ領域および隣の第２半導体素子３のアクティブ領域は図示されていない。図１４Ａから１４Ｃによる第２トランジスタ３は、ＭＯＳＦＥＴ、特にＦＩＮＦＥＴとして実装されており、フィン状の半導体部分５２（以下では“半導体フィン”とも呼ぶ）の中に配置されたソース領域５３、ドレイン領域５４、およびボディ領域５５を含む。半導体フィン５２は、基板５１上に配置されている。第１の水平方向において、ソースおよびドレイン領域５３・５４は、第１側壁５２２から第２側壁５２３に延びている。第１の水平方向に垂直な第２の水平方向において、ソースおよびドレイン領域５３・５４は、互いに離れており、ボディ領域５５によって分離されている。ゲート電極５６（図１４Ａでは破線で図示されている）は、ゲート絶縁体５７によって半導体フィン５２から絶縁されており、半導体フィン５２の上面５２１および側壁５２２・５２３上でボディ領域５５に隣接している。
【００９２】
図１５Ａおよび図１５Ｃは、ＦＩＮＦＥＴとして実装される１つの第２トランジスタ３のさらなる実施形態を図示する。図１５Ａは斜視図を示し、図１５Ｂは垂直断面Ｅ−Ｅの垂直断面図を示し、図１５Ｃは水平断面Ｄ−Ｄの水平断面図を示す。垂直断面Ｅ−Ｅは、半導体フィン５２の上面５２１に垂直に延び、かつ半導体フィン５２の長手方向に延びる。水平断面Ｄ−Ｄは、半導体フィンの上面５２１に平行に延びる。半導体フィン５２の“長手方向”は、第２水平方向に対応し、ソースおよびドレイン領域５３・５４が互いから離れている方向である。
【００９３】
図１５Ａから図１５Ｃに係るトランジスタ３は、Ｕ形状サラウンドゲートＦＩＮＦＥＴとして実施されている。このトランジスタでは、ソース領域５３およびドレイン領域５４は、第１水平方向において、半導体フィン５２の第１側壁５２２から第２側壁５２３に延びている。第１の水平方向に垂直な第２の水平方向（半導体フィン５２の長手方向）において、ソースおよびドレイン領域５３・５４は、互いに離れている。図１５Ａおよび図１５Ｂを参照すると、半導体フィン５２の上面５２１からボディ領域５５の中に延び、かつ、第１水平方向において側壁５２２から側壁５２３に延びる溝によって、ソース領域５３およびドレイン領域５４は分離されている。ボディ領域５５は、半導体フィン５２において、ソース領域５３、ドレイン領域５４および溝の下に配置されている。ゲート電極５６は、半導体フィン５２の側壁５２２・５２３に沿って溝の中でボディ領域５５に隣接し、ゲート絶縁体５７によってボディ領域５５、ソース領域５３およびドレイン領域５４から絶縁されている。ゲート電極５６がボディ領域５５に隣接して配置されていない領域である溝の上部領域では、ゲート電極５６は、絶縁体または誘電体５８によって覆われうる。
【００９４】
図１４Ａ〜１４Ｃおよび図１５Ａ〜１５Ｃの第２トランジスタ３は、例えば、ｎ型またはｐ型ディプレッショントランジスタのような、ディプレッショントランジスタとして実装される。この場合、ソース領域５３、ドレイン領域５４およびボディ領域５５は、同じドーピング型である。ボディ領域５５は、通常、ソース領域５３およびドレイン領域５４よりも低いドーピング濃度である。ボディ領域５５のドーピング濃度は、例えば、約２Ｅ１８ｃｍ−３である。ソース領域５３およびドレイン領域５４の間のボディ領域５５における伝導チャネルを完全に遮断できるようにするために、半導体フィン５２の側壁５２２・５２３に沿ったゲート電極５６は、第２水平方向（長手方向）において半導体フィン５２に沿って十分に延びている。縦方向（垂直方向）において、側壁５２２・５２３に沿ったゲート電極５６は、ソース領域５３およびドレイン領域５４から少なくとも溝より下まで延びている。
【００９５】
図１４Ａおよび図１５Ａを参照すると、ソース領域５３は、第１負荷端子（ソース端子）３２に接続され、ドレイン領域５４は、第２負荷端子（ドレイン端子）３３に接続され、ゲート電極５６は、制御端子（ゲート端子）３１に接続される。これらの端子は、図１４Ａおよび図１５Ａでは概略的にのみ示される。
【００９６】
ソース領域５３およびドレイン領域５４の間の伝導チャネルを完全に遮断し、第２トランジスタ３をオフに切り替えるために、ゲート電極５６によって制御されるディプレッション領域が側壁５２２から側壁５２３まで延びることができるように、第１水平方向における半導体フィンの寸法である半導体フィン５２の厚さ、および、ボディ領域５５のドーピング濃度は、調整される。ｎ型ディプレッションＭＯＳＦＥＴでは、ゲート電極５６およびソース領域５３の間、またはゲート端子３１およびソース端子３２の間のそれぞれに、負の制御（駆動）電圧が印加されたとき、ディプレッション領域は、ボディ領域５５において拡大する。図１を参照した説明を参照すると、この駆動電圧は、第１半導体素子２の負荷電圧に依存する、または、別の１つの第２トランジスタ３の負荷電圧に依存する。ディプレッション領域が側壁５２２・５２３に垂直にどれだけ拡大しているかは、また、ゲート端子３１およびソース端子３２の間に印加される制御電圧の大きさに依存する。それゆえ、半導体フィン５２の厚さおよびボディ領域５５のドーピング濃度は、また、半導体素子配置１の動作の間に生じうる制御電圧の大きさに依存して設計される。チャネル（ボディ領域）５５がＵ形状であり、かつ、ゲート電極５６もまた半導体フィン５２の側壁５２２・５２３および上面５２１に接して配置される、Ｕ形状サラウンドゲートＦＩＮＦＥＴとしての図１４Ａ〜１４Ｃおよび図１５Ａ〜１５Ｃに示されるＦＩＮＦＥＴの実装は、単なる一例である。これらのＦＩＮＦＥＴは、半導体フィン５２の上面５２１に接さず、側壁５２２・５２３に接して配置される２つのゲート電極部分を用いるゲート電極５６を有するように変更（図示せず）されることもできる。このタイプのＦＩＮＦＥＴは、ダブルゲートＦＩＮＦＥＴと呼ばれる。上述および後述の各ＦＩＮＦＥＴは、Ｕ形状サラウンドゲートＦＩＮＦＥＴまたはダブルゲートＦＩＮＦＥＴとして実施することができる。１つの集積回路において、異なるタイプのＭＯＳＦＥＴまたはＦＩＮＦＥＴとして個々の第２トランジスタ３を実装することもできる。
【００９７】
各第２トランジスタ３および第１半導体素子２は、ＦＩＮＦＥＴとして実装することができる。これらの個々のＦＩＮＦＥＴは、半導体配置１を形成する異なる方法で実装されうる。
【００９８】
図１６は、第１半導体素子２およびｎ個の第２トランジスタ３のアクティブ領域（ソース、ドレイン、およびボディ領域）が配置される半導体フィン５２の垂直断面図を示す。この実施形態では、第１半導体素子２および複数の第２トランジスタ３は、Ｕ形状サラウンドゲートＦＩＮＦＥＴまたはダブルゲートＦＩＮＦＥＴとして実装されている。図１６では、類似の参照符号が、図１４Ａ〜１４Ｃおよび図１５Ａ〜１５Ｃと類似の特徴を示すために使用されている。図１６では、異なる第２トランジスタ３１−３ｎの類似の特徴の参照符号は、異なる添字（１、２、３、ｎ）を持つ。
【００９９】
図１６を参照すると、隣接する複数の第２トランジスタ３の複数のアクティブ領域は、半導体フィン５２の縦方向に延びる複数の絶縁層５９によって互いに絶縁されている。これらの絶縁層５９は、基板５１まで、または基板５１の中にまで延びていてもよい。さらに、絶縁層５９は、半導体フィン５２の側壁から側壁まで延びている。しかしながら、これは図１６では見えない。第１半導体素子２の複数のアクティブ領域は、半導体フィン５２の縦方向（垂直方向）に延びるさらなる絶縁層６６によって、１番目の第２トランジスタ３１のアクティブ領域から絶縁されている。第１半導体素子２では、ソース領域６１およびドレイン領域６２がボディ領域６３によって分離されている。溝の中（および、半導体フィンの側壁に点線で示される位置）に配置されたゲート電極６４は、ソース領域６１からボディ領域６３に沿ってドレイン領域６２まで延びる。ソース領域６１は、半導体配置１の第１負荷端子１２を形成する第１負荷端子２２に接続されている。ドレイン領域６２は、第２負荷端子２３に接続されている。ゲート電極６４は、半導体配置１の制御端子１１を形成する制御端子２１に接続されている。ボディ領域６３もまた、第１負荷端子２２に接続されている。
【０１００】
第１半導体素子２は、例えば、エンハンスメントＭＯＳＦＥＴとして実装される。この場合、ボディ領域６３は、ソース領域６１およびドレイン領域６２に対して相補的にドーピングされている。ｎ型ＭＯＳＦＥＴでは、ソース領域６１およびドレイン領域６２はｎ型にドーピングされている一方、ボディ領域６３は、ｐ型にドーピングされている。ｐ型ＭＯＳＦＥＴでは、ソース領域６１およびドレイン領域６２はｐ型にドーピングされている一方、ボディ領域６３はｎ型にドーピングされている。
【０１０１】
一実施形態によれば、基板５１は、複数の第２トランジスタ３の複数のアクティブ領域および第１半導体素子２のソース領域６１およびドレイン領域６２に対して相補的にドーピングされている。この場合、個々の第２トランジスタ３の間に接合絶縁がある。さらなる実施形態（破線で示す）によれば、基板５１は、ＳＯＩ（silicon-on-insulator）基板であり、半導体基板５１１および半導体基板５１１上の絶縁層５１２を含む。半導体フィン５２は、絶縁層５１２上に配置される。この実施形態では、基板５１において、個々の第２トランジスタ３の間に絶縁層が存在する。
【０１０２】
図１７に図示されるさらに別の実施形態によれば、基板５１は、複数の第２トランジスタ３の複数のアクティブ領域と同じ型、かつ、第１半導体素子２のソース領域６１およびドレイン領域６２と同じ型にドーピングされている。この実施形態では、第１半導体素子２がオン状態であるときに、ソース領域６１と基板５１との間にボディ領域６３における伝導経路ができるように、第１半導体素子２のゲート電極６４が基板５１に向かって延びている。さらに基板５１は、基板５１と同じ型にドーピングされた接触領域６７を通して、半導体配置１の第２負荷端子１３に接続されている。接触領域６７は、基板５１より高くドーピングされており、半導体フィン５２の第１面５２１から基板５１まで延びている。接触領域６７は、ｎ番目の第２トランジスタ３のドレイン領域５４ｎに隣接してもよい。接触領域６７は、任意である。第２負荷端子１３と基板５１との間の接続は、第２トランジスタ３ｎのドレイン領域５４ｎおよびボディ領域５５ｎを通して設けられてもよい。
【０１０３】
図１７の半導体配置では、基板５１は、複数の第２トランジスタ３を通る電流経路に並列な電流経路、または、ＡＤＺに並列な電流経路を形成する。基板５１は、従来のパワートランジスタにおけるドリフト領域と類似している。この実施形態では、個々の第２トランジスタ３の複数のボディ領域５５は、ドリフト領域５１と連結している。
【０１０４】
さらなる実施形態（図１７に破線で示される）によれば、基板５１は、基板５１の残りの部分および第２トランジスタ３のボディ領域５５とは相補的にドーピングされている半導体層５１３を含む。この層５１３は、複数の第２トランジスタ３の複数のボディ領域５５と、ドリフト領域として作用する基板５１の部分との間に配置され、基板５１における個々の第２トランジスタ３の間の接合絶縁を提供する。
【０１０５】
複数の第２トランジスタ３と直列に接続されたダイオード２を有する図３の半導体配置１は、第１半導体素子２の制御端子を第１負荷端子２２に接続するか、制御端子２１をフロートにするかのいずれかによって、図１４および図１５に示す配置から容易に得ることができる。この場合、ボディ領域６３およびドレイン領域６５の間のｐｎ接合によって形成されるダイオードである、ＭＯＳＦＥＴのボディダイオードのみが、第２半導体素子３の第１および第２負荷端子２２・２３の間でアクティブになる。
【０１０６】
第１半導体素子２および複数の第２トランジスタ３（以下では素子と呼ぶ）のそれぞれは、並列に接続される複数の同じセル（トランジスタセル）を含んでもよい。これらのセルのそれぞれは、図１４および図１５に示される、第１半導体素子２または第２トランジスタ３のそれぞれのように実装することができる。１つの素子に並列に接続される複数のセルを設けることで、流れる電流の容量を増加させ、個々の素子のオン抵抗を低減することを助けることができる。
【０１０７】
図１８は、第１半導体素子２および複数の第２トランジスタ３を含む第１実施形態による半導体配置の上面図を示す。これらの素子のそれぞれは、並列に接続された複数（そのうち３つが図示されている）のセルを有する。１つの素子の個々のセルは、異なる半導体フィン５２Ｉ・５２ＩＩ・５２ＩＩＩに実装されている。これらのセルのそれぞれは、図１８では追加的に“Ｓ”とラベルされたソース領域６１・５３と、図１８では追加的に“Ｄ”とラベルされたドレイン領域６２・５４とを有する。１つの素子の複数のセルは、該１つの素子の複数のソース領域を一緒に接続し、該１つの素子の複数のドレイン領域を一緒に接続することにより、並列に接続される。異なる素子の複数の負荷端子の間の接続と同様に、これらの接続は、図１８では太線で概略的に図示される。制御端子（ゲート端子）と異なる素子の負荷端子との間の接続は、図１８では図示されていない。複数のセルおよび異なる素子の間の接続は、半導体本体の上に配置され、個々のアクティブ領域（ソース領域およびドレイン領域）を接続する従来の配線配置を用いて実施することができる。この配線配置は一般に知られているので、これについてのさらなる説明は必要ない。１つの素子２・３１・３２・３３・３ｎの個々のセルは、個々の半導体フィンのＵ形状溝の中および個々のフィンの間の溝の中に配置された共通ゲート電極６４・５６１・５６２・５６３・５６ｎを有する。これらの“複数のフィンの間の溝”は、フィンに沿った長手方向の溝である。全てのゲート６４・５６１・５６２・５６３・５６ｎは、絶縁体６６・５９によって互いに電気的に絶縁されている。
【０１０８】
図１９は、複数のトランジスタセルを有する１つの第２トランジスタ３を実装するさらなる実施形態を図示する。この実施形態では、第２トランジスタ３の複数のトランジスタセルは、２つの半導体フィン５２において実現される。半導体フィン５２の長手方向において、ソース領域５３およびドレイン領域５４は、ゲート電極５６に適合した１つの（Ｕ形状の）溝によって分割されたソース領域５３および隣接するドレイン領域５４が交互に配置される。複数のソース領域５３は、第１負荷端子２２に接続されており、複数のドレイン領域５４は、第２負荷端子２３に接続されており、それゆえ個々のトランジスタセルは並列に接続される。ゲート電極５６は、個々のトランジスタセルについて共通であり、長手方向において半導体フィン５２の側壁に沿って延びる。各ソース領域５３および各ドレイン領域５４（半導体フィン５２の長手の端に配置されるソース領域およびドレイン領域を除き）は、２つの隣接するトランジスタセルで共通である。
【０１０９】
図１９を参照して説明した１つの半導体フィンの中にいくつかのトランジスタセルを設けるコンセプトは、もちろん、第１半導体素子２の実装にも応用することができる。
【０１１０】
図２０Ａ〜２０Ｃを参照すると、１つの第２トランジスタ３は、複数の半導体フィン５２ＩＶ、５２Ｖ・５２ＶＩ・５２ＶＩＩを含んでもよく、各半導体フィン５２ＩＶ−５２ＶＩＩは、複数のトランジスタセル（これらのセルの１つは図２０Ａにおいて破線および点線の枠で強調されている）を含む。図２０Ａは、１つの第２トランジスタ３の上面図を示し、図２０Ｂは、異なるフィンの複数のソース領域５３を通って切断する断面Ｆ−Ｆにおける垂直断面図を示し、図２０Ｃは、異なるフィンのゲート電極５６を有する複数の溝を通って切断する断面Ｇ−Ｇにおける垂直断面図を示す。図２０Ａを参照すると、個々のトランジスタセルが並列に接続されるように、個々のトランジスタセルのソース領域５３は、第１負荷端子２２に接続されており、個々のトランジスタセルのドレイン領域５４は、第２負荷端子２３に接続されている。これらの接続は図２０では概略的にのみ示す。
【０１１１】
図２０Ａ〜図２０Ｃを参照して説明した、各半導体フィンが複数のトランジスタセルを含むように複数の半導体フィンを設けるコンセプトは、もちろん、第１半導体素子２の実装にも応用することができる。
【０１１２】
図２０Ａでは２０個のトランジスタセル（すなわち、４個の半導体フィン５２ＩＶ−５２ＶＩＩのそれぞれに５個のセルがある）のみが図示されているが、１つの第２トランジスタ３または第１半導体素子２は、並列に接続された、数千個以下のトランジスタセル、または数千万個以下のトランジスタセル、あるいは、数億個以下のトランジスタセルを含んでもよい。個々のトランジスタセルは、並列に接続されたトランジスタセルのマトリクスを形成する。マトリクス状に配列した複数のトランジスタセルを有する素子（第１半導体素子２または第２トランジスタ３）を、以下では、マトリクス素子と呼ぶ。
【０１１３】
図２１は、マトリクス素子として実装される複数の第２トランジスタ３が、どのようにして直列に接続されるのかを図示している。説明のために、図２１には、２つの第２トランジスタ３ｉ・３ｉ＋１のみを示す。直列のこれら２つのトランジスタの接続のために、第２トランジスタ３ｉ＋１の複数のソース領域５３は、トランジスタ３ｉの複数のドレイン領域５４に接続されている。第２トランジスタ３ｉの複数のソース領域５３は、第２トランジスタ３ｉ−１（図示せず）の複数のドレイン領域５４に接続されており、第２トランジスタ３ｉ＋１の複数のドレイン領域５４は、トランジスタ３ｉ＋２（図示せず）の複数のソース領域５３に接続されている。
【０１１４】
以前の説明を参照すると、第１トランジスタ２および複数の第２トランジスタ３を有する直列回路における各トランジスタは、複数のトランジスタセルで実施することができる。一実施形態によれば、それぞれが第１トランジスタおよび複数の第２トランジスタを含むいくつかの直列回路が並列に接続されるように、半導体素子配置は分割される。このように分割された半導体配置は、図２２に概略的に図示される。
【０１１５】
図２２では、参照符号１１・１２・１ｐは、並列に接続された個々の直列回路を示す。個々の直列回路１１・１２・１ｐの複数の第１トランジスタは、全体の配置の制御端子１１（主制御端子）に接続された別個のゲート端子１１１・１１２・１１ｐを有する。ゲート抵抗Ｒ１・Ｒ２・Ｒｐは、複数のゲート端子１１１・１１２・１１ｐと主制御端子１１との間に接続されている。これらのゲート抵抗Ｒ１・Ｒ２・Ｒｐを通して、個々の直列回路の第１トランジスタのスイッチングの開始が調整できる。ここで、１つのトランジスタのスイッチングの開始は、対応する抵抗が増加すると遅れ、逆もまた同様である。一実施形態によれば、個々の直列回路を続いてオン状態またはオフ状態に切り替えるために、これらのゲート抵抗は異なる。これは、全体のｄｉ／ｄｔを低減する、それゆえＥＭＩを低減することに役に立つ。任意で、複数の容量Ｃ１・Ｃ２・Ｃｐが複数のゲート端子１１１・１１２・１１ｐと共通ソース１２との間に接続される。これらの容量は、個々の直列回路の中の第１トランジスタのゲート−ソース容量（図示せず）に並列に接続される。これら追加的な容量Ｃ１・Ｃ２・Ｃｐを通して、各直列回路１１・１２・１ｐのスイッチングの開始が調整できる。ここでスイッチングの開始は、対応する容量が増加すると遅れる。一実施形態によれば、個々の容量Ｃ１・Ｃ２・Ｃｐは、互いに異なる。各場合において、１つの抵抗Ｒ１・Ｒ２・Ｒｐおよび１つの容量Ｃ１・Ｃ２・ＣｐはＲＣ素子を形成し、複数のゲート端子１１１・１１２・１１ｐが１つのＲＣ素子を介して主制御端子（駆動端子）１１と連結される。複数の抵抗Ｒ１・Ｒ２・Ｒｐおよび複数の容量は、これらのＲＣ素子のうちの少なくとも２つが異なる時定数を有するように設計される。
【０１１６】
さらなる実施形態によれば、複数の抵抗Ｒ１・Ｒ２・Ｒｐは省略され、スイッチング速度は、複数の容量Ｃ１・Ｃ２・Ｃｐのバリエーションによってのみ変えられる。
【図面の簡単な説明】
【０１１７】
【図１】トランジスタとして実装される第１半導体素子と、互いに直列に接続され、かつ第１半導体素子に直列に接続された複数の第２半導体素子とを有する半導体配置を図示する。
【図２】負荷をスイッチングする電気スイッチとしての図１の半導体配置の応用を図示する。
【図３】ダイオードとして実装される第１半導体素子と、互いに直列に接続され、かつ第１半導体素子に直列に接続された複数の第２半導体素子とを有する半導体配置を図示する。
【図４】第１実施形態によるゲート抵抗が異なる２つの第２トランジスタを有する直列回路を図示する。
【図５】第２実施形態によるゲート抵抗が異なる２つの第２トランジスタを有する直列回路を図示する。
【図６】第３実施形態によるゲート抵抗が異なる２つの第２トランジスタを有する直列回路を図示する。
【図７】ゲート−ソース容量が異なる２つの第２トランジスタを有する直列回路を図示する。
【図８】数個の第２トランジスタと、抵抗性分圧器を通して駆動される１つの第２トランジスタとを有する直列回路を図示する。
【図９】数個の第２トランジスタと、容量性分圧器を通して駆動される１つの第２トランジスタとを有する直列回路を図示する。
【図１０】ゲート−ドレイン容量が異なる２つの第２トランジスタを有する直列回路を図示する。
【図１１】ドレイン−ソース容量が異なる２つの第２トランジスタを有する直列回路を図示する。
【図１２】空乏型ＭＯＳＦＥＴとしての１つの第２トランジスタの実装の概略を図示する。
【図１３】図１の回路配置の変形例を図示する。
【図１４】ＦＩＮＦＥＴとして実装される１つの第２半導体素子の第１実施形態を図示する。
【図１５】ＦＩＮＦＥＴとして実装される１つの第２半導体素子の第２実施形態を図示する。
【図１６】第１半導体素子と複数の第２半導体素子が１つの半導体フィンで実装される第１実施形態による半導体本体の垂直断面図を示す。
【図１７】第１半導体素子と複数の第２半導体素子が１つの半導体フィンで実装される第２実施形態による半導体本体の垂直断面図を示す。
【図１８】第１半導体素子と、それぞれが数個のＦＩＮＦＥＴセルを含む複数の第２半導体素子とが実装される第３実施形態による半導体本体の平面図を示す。
【図１９】並列に接続される数個のＦＩＮＦＥＴセルを含む１つの第２半導体素子の垂直断面図を示す。
【図２０】並列に接続される数個のＦＩＮＦＥＴセルを含む１つの第２半導体素子のさらなる実施形態を図示する。
【図２１】図２０に図示されたタイプの、直列に接続された２つの第２半導体素子を図示する。
【図２２】上記半導体配置のさらなる実施形態を図示する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０Ａ】
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【図２０Ｂ】
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【図２０Ｃ】
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【図２１】
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【図２２】
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【手続補正書】
【提出日】平成26年9月24日(2014.9.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
負荷経路を有する第１半導体素子（２）と、
それぞれが第１負荷端子および第２負荷端子（３２１−３２ｎ、３３１−３３ｎ）の間の負荷経路と制御端子（３１１−３１ｎ）とを有する、複数の第２半導体素子（３１−３ｎ）とを備え、
上記複数の第２半導体素子（３１−３ｎ）の複数の負荷経路は、直列に接続され、かつ、上記第１半導体素子（２）の上記負荷経路に直列に接続されており、
各第２半導体素子（３１−３ｎ）の制御端子（３１１−３１ｎ）は、１つの他の上記第２半導体素子（３１−３ｎ）の上記第１負荷端子および上記第２負荷端子のうちの１つ、または、上記第１半導体素子（２）の１つの負荷端子に接続されており、
各第２半導体素子（３１−３ｎ）は、少なくとも１つの素子特性を有し、
少なくとも１つの上記第２半導体素子（３１−３ｎ）の少なくとも１つの素子特性は、他の上記第２半導体素子の対応する素子特性とは異なることを特徴とする半導体素子配置。
【請求項２】
上記複数の第２半導体素子（３１−３ｎ）は、ＭＯＳＦＥＴ、ＭＩＳＦＥＴ、ＭＥＳＦＥＴ、ＦＩＮＦＥＴ、ＪＦＥＴ、ＨＥＭＴ、ＩＧＢＴ、またはナノチューブ素子であり、
上記少なくとも１つの素子特性は、ゲート抵抗、閾値電圧、ゲート−ソース容量、ゲート−ドレイン容量、ドレイン−ソース容量、チャネル幅、ボディ厚さ、チャネル長さ、ゲート酸化膜厚さ、ならびに、ソース領域、ボディ領域およびドレイン領域の１つのドーピング濃度の中から選択されることを特徴とする請求項１に記載の半導体素子配置。
【請求項３】
上記第１半導体素子（２）はトランジスタであることを特徴とする請求項１または２に記載の半導体素子配置。
【請求項４】
上記トランジスタは、ノーマリオフトランジスタであることを特徴とする請求項３に記載の半導体素子配置。
【請求項５】
上記複数の第２半導体素子（３１−３ｎ）は、ノーマリオントランジスタであることを特徴とする請求項１から４のいずれか一項に記載の半導体素子配置。
【請求項６】
上記第１半導体素子（２）の上記負荷経路に負荷経路が直接接続されている１つ（３１）の上記第２半導体素子（３１−３ｎ）の制御端子（３１１）は、上記第１半導体素子（２）の第１負荷端子（２２）に接続されており、
他の複数の上記第２半導体素子（３２−３ｎ）のそれぞれの制御端子（３１２−３１ｎ）は、別の第２半導体素子（３１−３ｎ）の第１負荷端子（３２１−３２ｎ）に接続されていることを特徴とする請求項１から５のいずれか一項に記載の半導体素子配置。
【請求項７】
上記他の複数の上記第２半導体素子（３２−３ｎ）のそれぞれの制御端子（３１２−３１ｎ）は、隣接する第２半導体素子の第１負荷端子（３２１−３２ｎ）に接続されていることを特徴とする請求項６に記載の半導体素子配置。
【請求項８】
上記少なくとも１つの第２半導体素子（３ｉ）の制御端子（３１ｉ）と、別の第２半導体素子（３ｉ−１）の上記第１負荷端子（３２ｉ−１）との間に、抵抗（４１）が接続されていることを特徴とする請求項６に記載の半導体素子配置。
【請求項９】
整流素子（４２）が、上記抵抗（４１）に並列に接続されていることを特徴とする請求項８に記載の半導体素子配置。
【請求項１０】
上記少なくとも１つの第２半導体素子（３ｉ）の上記制御端子（３１ｉ）および上記第１負荷端子（３２ｉ）の間に容量（４３）が接続されており、
上記容量（４３）は、上記少なくとも１つの第２半導体素子（３ｉ）のゲート−ソース容量（ＣＧＳ）に対して追加的に存在するものであることを特徴とする請求項１から７のいずれか一項に記載の半導体素子配置。
【請求項１１】
上記第１半導体素子（２）は、ｎチャネルトランジスタまたはｐチャネルトランジスタのうちの１つであることを特徴とする請求項１から１０のいずれか一項に記載の半導体素子配置。
【請求項１２】
上記複数の第２半導体素子（３１−３ｎ）は、ｎチャネルトランジスタまたはｐチャネルトランジスタのうちの１つであることを特徴とする請求項１から１１のいずれか一項に記載の半導体素子配置。
【請求項１３】
上記複数の第２半導体素子はＦＩＮＦＥＴであり、
各第２半導体素子は、
少なくとも１つの半導体フィン（５２）と、
上記少なくとも１つの半導体フィン（５２）の中に配置されたソース領域（５３）、ボディ領域（５５）、およびドレイン領域（５４）と、
上記ボディ領域（５５）に隣接して配置されるゲート電極（５６）とを備え、
上記ボディ領域（５５）は、上記ソース領域（５３）と上記ドレイン領域（５４）との間に配置され、
上記ゲート電極（５６）は、ゲート絶縁体（５７）によって上記ボディ領域（５５）から絶縁されていることを特徴とする請求項１から１２のいずれか一項に記載の半導体素子配置。
【請求項１４】
半導体素子配置であって、
負荷経路を有する第１半導体素子（２）と、
それぞれが第１負荷端子および第２負荷端子（３２１−３２ｎ、３３１−３３ｎ）の間の負荷経路と制御端子（３１１−３１ｎ）とを有する、複数の第２半導体素子（３１−３ｎ）とを備え、
上記複数の第２半導体素子（３１−３ｎ）の複数の負荷経路は、直列に接続され、かつ、上記第１半導体素子（２）の上記負荷経路に直列に接続されており、
上記第１半導体素子および上記複数の第２半導体素子（３１−３ｎ）を有する直列回路は、上記半導体素子配置の第１負荷端子（１２）および第２負荷端子（１３）の間に接続され、
各第２半導体素子（３１−３ｎ）の制御端子（３１１−３１ｎ）は、１つの他の上記第２半導体素子（３１−３ｎ）の上記負荷端子、または、上記第１半導体素子（２）の１つの負荷端子（２２、２３）に接続されており、
上記複数の第２半導体素子（３１−３ｎ）のうちの１つの第２半導体素子（３１）は、その制御端子（３１１）と、その第１負荷端子およびその第２負荷端子（３２１、３３１）のうちの１つとの間の駆動電圧として、上記第１半導体素子（２）の負荷経路電圧を受け、
他の複数の上記第２半導体素子（３２−３ｎ）のそれぞれは、駆動電圧として、少なくとも１つの第２半導体素子の負荷経路電圧を受け、
２つの上記第２半導体素子（３１−３ｎ）の上記負荷経路の間に位置する、上記直列回路のタップと、
上記タップと連結された第３負荷端子（１３’）とをさらに備えることを特徴とする半導体素子配置。
【請求項１５】
上記第３負荷端子（１３’）と上記タップとの間に接続されたスイッチング素子（３５）を備え、
上記第３負荷端子（１３’）は、上記第２負荷端子（１３）に接続されていることを特徴とする請求項１４に記載の半導体素子配置。
【請求項１６】
上記スイッチング素子（３５）は、機械的スイッチング素子または半導体スイッチング素子であることを特徴とする請求項１５に記載の半導体素子配置。
【請求項１７】
上記第３負荷端子（１３’）と上記タップとの間に接続されたヒューズを備え、
上記第３負荷端子（１３’）は、上記第２負荷端子（１３）に接続されていることを特徴とする請求項１４または１５に記載の半導体素子配置。
【請求項１８】
各第２半導体素子（３１−３ｎ）の制御端子は、１つの他の上記第２半導体素子（３１−３ｎ）の上記負荷端子に接続されており、
１つの上記第２半導体素子（３１−３ｎ）の制御端子は、上記第１半導体素子の複数の上記負荷端子の１つに接続されていることを特徴とする請求項１３に記載の半導体素子配置。
【請求項１９】
並列に接続された少なくとも２つの直列回路（１１−１ｐ）を備え、
各直列回路（１１−１ｐ）は、負荷経路と制御端子とを有する第１半導体素子（２）と、複数の第２半導体素子（３１−３ｎ）とを備え、
各第２半導体素子（３１−３ｎ）は、第１負荷端子および第２負荷端子の間の負荷経路と制御端子とを有し、
駆動端子（１１）と、
１つの直列回路の上記第１半導体素子（２）の上記制御端子（２１）と上記駆動端子（１１）との間に接続された少なくとも１つの抵抗（Ｒ１−Ｒｐ）とをさらに備え、
各直列回路の上記複数の第２半導体素子（３１−３ｎ）の複数の負荷経路は、直列に接続されており、かつ、上記第１半導体素子（２）の上記負荷経路に直列に接続されており、
各直列回路（１１−１ｐ）の各第２半導体素子（３１−３ｎ）の制御端子は、１つの他の上記第２半導体素子の上記負荷端子、または、上記第１半導体素子（２）の上記負荷端子の１つに接続されていることを特徴とする半導体素子配置。
【請求項２０】
複数の上記第１半導体素子（２）の各制御端子は、抵抗（Ｒ１−Ｒｐ）を介して上記駆動端子（１１）に連結されており、
これら複数の抵抗（Ｒ１−Ｒｐ）のうち少なくとも２つは異なることを特徴とする請求項１９に記載の半導体素子配置。
【請求項２１】
上記少なくとも１つの抵抗は、ＲＣ素子の一部であることを特徴とする請求項１９に記載の半導体素子配置。
【請求項２２】
複数の上記第１半導体素子の各制御端子は、ＲＣ素子を介して上記駆動端子に連結されており、これら複数のＲＣ素子のうち少なくとも２つは、異なる時定数を有することを特徴とする請求項１９に記載の半導体素子配置。
【請求項２３】
３個、４個、５個、５個より多い、１０個より多い、または、２０個より多い第２半導体素子（３１−３ｎ）を備えることを特徴とする請求項１から２２のいずれか一項に記載の半導体素子配置。
【国際調査報告】
2015513782.tif 000031
2015513782.tif 000032
2015513782.tif 000033