(57)【要約】  コンビナトリアルマスキングの方法は、スタックの他の材料層をエッチングするために、材料層のスタックの最上層、及び最上層上に補助的なマスクを含むコンビナトリアルエッチングマスクを用いる。方法は、材料層のスタックの最上部にある第１の層をパターニングすること、及び、パターニングされた第１の層の最上部に補助的なマスクを設けることを含む。さらに方法は、第１の層の下にある第２の層を含むスタックの他の材料層をコンビナトリアルマスクでエッチングすること、次に補助的なマスクをエッチングマスクとして使用して第２の層を除くスタックの他の材料層と共に第１の層をエッチングすることを含む。【選択図】図５Ａ
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【特許請求の範囲】
【請求項１】
コンビナトリアルマスキングの方法であって、
材料層のスタックの第１の層をパターニングすることと、
ここに、第１の層は、スタックの最上部にあり、第１の層の下に位置するスタックの第２の層に対して相互排他的な選択的エッチング耐性を有すること、
補助的なマスクをパターニングされた第１の層の上に設けることと、
パターニングされた第１の層と補助的なマスクとの組み合わせをコンビナトリアルエッチングマスクとして用いて第２の層を含むスタックの他の材料層をエッチングすることと、
補助的なマスクをエッチングマスクとして使用して、第２の層を除いたスタックの他の材料層と共に第１の層をエッチングすることと
を含む方法。
【請求項２】
基板上の材料層のスタックに、スタックの底部で基板と隣接する第２の層を設けることをさらに含み、材料層のスタックは、第１の層をパターニングする前に堆積される、請求項１に記載のコンビナトリアルマスキングの方法。
【請求項３】
第１の層は、第１の導体材料を含み、第２の層は、第２の導体材料を含み、第２の層は、基板に隣接するスタック底部にある、請求項１に記載のコンビナトリアルマスキングの方法。
【請求項４】
第１の導体材料は、銅、クロム、チタン、タングステン、ニッケル及び金から選択された金属を含み、第２の導体材料は、アルミニウムを含む、請求項３に記載のコンビナトリアルマスキングの方法。
【請求項５】
スタックは、薄膜トランジスタ及びキャパシタを含むアクティブマトリクスバックプレーンの材料層を含み、コンビナトリアルマスキングの方法は、薄膜トランジスタのソース及びドレイン並びにキャパシタの上部導体を第１の層に形成し、コンビナトリアルマスキングの方法は、薄膜トランジスタのゲートとキャパシタの底部導体との両方を第２の層に形成する、請求項３に記載のコンビナトリアルマスキングの方法。
【請求項６】
補助的なマスクを設けることは、
フォトレジストをパターニングされた第１の層の表面に適用することと、
フォトレジストをパターニングして補助的なマスクを形成することと
を含む、請求項１に記載のコンビナトリアルマスキングの方法。
【請求項７】
他の材料層をエッチングすることは、コンビナトリアルエッチングマスクを通して他の材料層をエッチングすることと、第２の層を覆う他の材料層をアンダーカットするためにパターニングされた第１の層の選択部分の下にある第２の層を選択的にオーバーエッチングすることとを含み、アンダーカットすることによって、パターニングされた第１の層の選択部分の下にある第２の層に間隙が形成される、請求項１に記載のコンビナトリアルマスキングの方法。
【請求項８】
補助的なマスクを除去することと、
パターニングされた第１の層をエッチングマスクとして使用して、他の材料層のうちの１つ又は複数の材料層の露出された部分をエッチングすることと
をさらに含む、請求項１に記載のコンビナトリアルマスキングの方法。
【請求項９】
コンビナトリアルマスキングを使用して多層アクティブマトリクスバックプレーン（ＡＭＢ）を製造する方法であって、
多層ＡＭＢの実質的に平面の材料層のスタックを基板上に堆積させることと、
堆積されたスタックの最上層をパターニングすることと、
ここに、最上層は、多層ＡＭＢの上部導体であること、
補助的なマスクをパターニングされた最上層の上に適用し、パターニングすることと、
パターニングされた最上層とパターニングされた補助的なマスクとの組み合わせをコンビナトリアルエッチングマスクとして用いて、堆積されたスタックの下位の材料層の部分を除去するために、第１のエッチングを実行することと、
パターニングされた補助的なマスクをエッチングマスクとして使用して、基板に隣接する堆積されたスタックの底層を除いた堆積されたスタックの下位の材料層の部分と共にパターニングされた最上層の部分を除去するために、第２のエッチングを実行することと
を含み、
底層は、多層ＡＭＢの底部導体である、方法。
【請求項１０】
パターニングされた最上層の下位の選択位置で底層にアンダーカットされた領域を生成するために底層エッチングを実行することをさらに含み、
ここに、アンダーカットされた領域は、選択位置で底層に間隙を生成し、間隙は、堆積されたスタックの材料を実質的に含まず、底層エッチングは、第２のエッチングを実行する前に実行される、請求項９に記載の多層ＡＭＢを製造する方法。
【請求項１１】
最上層は、第１の金属を含み、底層は、第２の金属を含み、第１及び第２の金属は、相互排他的な選択的エッチング耐性を有し、生成された間隙は、クロスオーバーを形成することと底層の導体領域を分離することとのうちの１つ又は両方を実行するために、選択位置で底層の第２の金属の導電路を遮断する、請求項１０に記載の多層ＡＭＢを製造する方法。
【請求項１２】
補助的なマスクを除去することと、
最上層をエッチングマスクとして使用して、最上層と底層との間に堆積されたスタックの介在する材料層の露出された部分を除去するためにエッチングを実行することと
をさらに含み、エッチングを実行することは、露出された部分の下の堆積されたスタックの別の介在する材料層の材料を実質的に除去せずに、介在する材料層の露出された部分を選択的に除去する、請求項９に記載の多層ＡＭＢを製造する方法。
【請求項１３】
最上層と底層との間に介在する堆積されたスタックの材料層は、
最上層の下にある第１の半導体層であって、多層ＡＭＢの上部導体と接触するコンタクト層として作用するように高濃度にドープされる第１の半導体層と、
第１の半導体層の下の第２の半導体層であって、多層ＡＭＢの薄膜トランジスタのアクティブ層として作用するようにドープされないか低濃度でドープされるかのどちらかである第２の半導体層と、
第２の半導体層と多層ＡＭＢの底部導体との間の誘電体層と
を含む、請求項９に記載の多層ＡＭＢを製造する方法。
【請求項１４】
多層回路アセンブリであって、
最上部トレースを画定するためにパターニングされた上部導体層と、
ここに、最上部トレースは、所定の幅未満であるトレース幅を有する狭窄部分を有し、
少なくとも１つの間隙を画定するためにパターニングされた底部導体層と、
ここに、底部導体層は、上部導体層の下方に位置し、間隙は、狭窄部分の下で位置合わせされ、
上部導体層と底部導体層との間に挟まれた導体間層と
を含み、
上部導体層、導体間層及び底部導体層は、各々が自己同一平面上の層であって、上部導体層は、底部導体層とは異なる材料を含み、間隙は、間隙に隣接しかつ間隙を覆う層からの材料を実質的に含まない、多層回路アセンブリ。
【請求項１５】
多層回路アセンブリは、多層アクティブバックプレーンであり、上部導体層は、薄膜トランジスタ（ＴＦＴ）のソースコンタクト及びドレインコンタクトを画定するためにさらにパターニングされ、底部導体層は、ＴＦＴのゲートを画定するためにパターニングされ、導体間層は、半導体層及び誘電体層のうちの１つ又は両方を含む、請求項１４に記載の多層回路アセンブリ。
【発明の詳細な説明】
【背景技術】
【０００１】
関連出願の相互参照
該当なし
連邦支援の研究又は開発に関する記述
【０００２】
該当なし
【０００３】
限定はしないが、例えば、多層アクティブマトリクスバックプレーン回路などの多層集積回路は、多種多様な電子デバイスの生産性や経済性の点でますます重要になっている。例えば、多くのフラットパネルディスプレイでは、非限定的にいって、液晶ディスプレイ（ＬＣＤ）、電気泳動ディスプレイ（ＥＰＤ）及び有機発光ダイオード（ＯＬＥＤ）ディスプレイなどでは通常、アクティブマトリクスバックプレーンの形態を用いる。いくつかの実装形態（例えば、ＯＬＥＤ）において、アクティブマトリクスバックプレーンでは、薄膜トランジスタによって表示状態を保存するとともに電流を供給するようにしている。多層アクティブマトリクスバックプレーンでは、いくつかの例において、フラットパネルディスプレイのピクセル間隔を密にすることが容易である。特に、アクティブマトリクスバックプレーンの回路では、層を多層化することにより、多層回路を用いない設計の場合よりも、構成要素を互いに近接して配置することなどが可能となる。同様に、多層集積回路を使用する他の用途にも多層回路と類似の利点がある。
【０００４】
本書記載の原理に従った具体例の様々な特徴は、添付の図面を参照してなされる以下の詳細な説明から簡単に理解できるだろう。図面において、類似の構成要素には類似の参照番号が付されている。
【図面の簡単な説明】
【０００５】
【図１】本書記載の原理に基づいた具体例に係るコンビナトリアルマスキングの方法のフローチャートを示す。
【図２Ａ】本書記載の原理に基づいた具体例に係る材料層のスタックの断面図を示す。
【図２Ｂ】本書記載の原理に基づいた具体例に係る、図２Ａに示される材料層スタックの透視図を示す。
【図２Ｃ】本書記載の原理の具体例に係る、補助的なマスクを設けた後の図２Ａの材料層スタックの断面図を示す。
【図２Ｄ】本書記載の原理の具体例に係る、スタックの他の材料層をエッチングした後の図２Ｃの材料層スタックの断面図を示す。
【図２Ｅ】本書記載の原理の具体例に係る、第２の層を除いた他の材料層と共に第１の層をエッチングした後の図２Ｄの材料層スタックの断面図を示す。
【図２Ｆ】本書記載の原理の具体例に係る、第１の介在する材料層の露出された部分をエッチングした後の図２Ｅの材料層スタックの断面図を示す。
【図３Ａ】本書記載の原理の具体例に係る、材料層スタックの第２の層をエッチングする前の材料層スタックの断面図を示す。
【図３Ｂ】本書記載の原理の具体例に係る、上位の材料層をアンダーカットするために第２の層をエッチングした後の図３Ａの材料層スタックの断面図を示す。
【図３Ｃ】本書記載の原理の具体例に係る、アンダーカットすることにより間隙を生成するために第２の層をエッチングした後の図３Ｂの材料層スタックの断面図を示す。
【図４】本書記載の原理に基づいた具体例に係る多層アクティブマトリクスバックプレーン（ＡＭＢ）を製造する方法のフローチャートを示す。
【図５Ａ】本書記載の原理に基づいた具体例に係る、多層回路アセンブリの一部分の透視図を示す。
【図５Ｂ】本書記載の原理に基づいた具体例に係る、図５Ａに示される多層回路アセンブリを通った断面図を示す。
【発明を実施するための形態】
【０００６】
具体例によっては、図面に示した特徴に加えまたはその代わりに他の特徴を有する。これらの特徴及び他の特徴は、図面を参照して以下で詳細に述べる。
【０００７】
本書記載の原理の具体例は、コンビナトリアルマスキング、及びコンビナトリアルマスキングで製造される多層アクティブマトリクスバックプレーンに係る。本書記載の原理によるコンビナトリアルマスキングは、コンビナトリアルマスキングがない場合よりも少ないステップで、かつ潜在的に低コストに、限定はしないが、アクティブマトリクスバックプレーンなどの多層構造物又は回路を製作するのに使用できる。特に、コンビナトリアルマスキングは、真空堆積システムにおいて複数のパスを必要とせず、多層回路の製造を容易にする。すなわち、多層回路の回路層を形成するために使用されるすべての真空堆積は、例えば、異なる材料の連続堆積ではあるとしても、単一の動作で実施できる。次に、多層回路の要素のパターニング及び形成がコンビナトリアルマスキングによって実施され、コンビナトリアルマスキングがない場合よりも少ないステップで最終的な多層回路（例えば、多層アクティブマトリクスバックプレーン）が出来上がる。例えば、コンビナトリアルマスキングは、パターニング及び形成のためのマスキングステップ数を減らすことができ、通常の４つないし５つのステップのうちから２つのステップを実質的に除くことができる。さらに、コンビナトリアルマスキングにより、埋め込み層をパターニングすることによって、導体クロスオーバーを提供することができるとともに、パターニングする前に埋め込み層が他の層と共に堆積されたとしても、埋め込み層の側部、又は内部で形成される要素を分離することができる。
【０００８】
コンビナトリアルマスキングは、本書記載の原理に基づく様々な具体例において、多層回路中に、相互排他的な選択的エッチング耐性を有する一対の材料層を用いる。本明細書では、「相互排他的な選択的エッチング耐性」は、対をなす材料層について定義される、すなわち、対の第２の層に実質的に影響を及ぼすことなく第１の材料層をエッチングする能力、また、対の第１の材料層に実質的に影響を及ぼすことなく第２の材料層をエッチングする能力として定義される。例えば、対の材料層として異なる材料のものが与えられた場合において、対の第２の材料層の露出された部分をエッチングせずに、その対の第１の材料層をエッチングするようなエッチング液又はエッチング方法が存在する場合、第２の材料層は、第１の材料層に対してエッチング耐性を選択的に、第１の材料層を除外して有する又は示すことになる。同様に、対の第１の材料層の露出された部分をエッチングせずに、対の第２の材料層をエッチングするようなエッチング液又はエッチング方法が存在する場合、第１の材料層は、第２の材料層に対して選択的エッチング耐性を第２の材料層を排除して有する又は示すことになる。上記のようなエッチング液又はエッチング方法にそれぞれ見合った第１の材料層と第２の材料層の組み合わせが存在するような場合には、第１の材料層と第２の材料層は、定義上、相互に排他的な選択的エッチング耐性を有する又は示すということになる。例えば、チタンを含む材料層は、フッ化炭素（Ｃ−Ｆ）プラズマを使用してエッチングでき、アルミニウムを含む別の材料層は、リン酸（Ｈ３ＰＯ４）を使用してエッチングできる。しかしながら、具体例によっては、Ｃ−Ｆプラズマがアルミニウムを含む材料層をエッチングしない場合があり、Ｈ３ＰＯ４が、チタンを含む材料層をエッチングしない場合がある。この具体例の場合、チタンを含む材料層は、定義上、アルミニウムを含む材料層に対して相互に排他的な選択的エッチング耐性を有することになる。
【０００９】
以下、定義として、複数の実質的に平面の層のうちの特定の層の材料が特定の層に実質的に限定されるとき、複数の層は、「自己同一平面上（ｓｅｌｆ−ｃｏｐｌａｎａｒ）」にあるという。例えば、各々が上部境界と底部境界を有する第１の層と第２の層を考える。さらに、第１及び第２の層が実質的に平面であり、第２の層の底部境界が第１の層の上部境界と一致する（例えば、第２の層が第１の層上に積み重ねられた関係にある）と想定する。第１の層の材料が第２の層の底部境界の上にはみ出さず、第２の層の材料が第１の層の上部境界の下にはみ出していない場合かつその場合に限り、第１及び第２の層は各々、自己同一平面上にある。要するに、第１及び第２の層の各々の材料は、それぞれの層の上部境界から底部境界までの内部に厳密に閉じ込められていることになる。これに対し、第１の層をパターニングし、このパターニングした第１の層の上に第２の層を堆積したところ、第２の層の材料のうちの一部が、パターニングされた第１の層の開口部にまで（例えば、第１の層の上部境界の下にまで）入り込む場合がある。このように、この例の第１の層と第２の層は、定義上、自己同一平面上にない。
【００１０】
なお、本明細書中で使用されるように、冠詞「ａ」は、特許におけるその通常の意味、即ち、「１つ又は複数の」という意味を有するものとする。例えば、本明細書中で、「ａ層」は、１つ又は複数の層を意味し、同様に、「その層（ｔｈｅ  ｌａｙｅｒ）」は、「１つまたは複数の層」を意味する。また、「上部」「底部」「上の」「下の」「上へ」「下へ」「前」「後ろ」「左」又は「右」の用語は、限定することを意図していない。本明細書で、数値に適用される際の「約」という用語は、一般に、数値を生成するために使用される機器の誤差範囲内であることを意味し、若しくはいくつかの具体例では、明確に特定されない限り、±１０％、±５％又は±１％を意味する。さらに、本明細書中の具体例は、単なる例示にすぎず、説明を旨とし、限定の目的で提示したものではない。
【００１１】
図１は、本書記載の原理に基づいた具体例に係るコンビナトリアルマスキングの方法１００のフローチャートを示す。いくつかの具体例では、コンビナトリアルマスキングの方法１００は、非限定的に、アクティブマトリクスバックプレーンなどの多層回路を生成するのに使用できる。アクティブマトリクスバックプレーンは、例えば、液晶ディスプレイ（ＬＣＤ）と併せて使用できる。別の具体例では、多層回路は、メモリスタアレイなどの金属−絶縁体−金属構造であってよく、あるいは、例えば金属層と半導体層との組み合わせを含む別の多層回路であってよい。
【００１２】
図１に示されるように、コンビナトリアルマスキングの方法１００は、スタックした材料層の第１の層をパターニングすること１１０を含む。様々な具体例において、第１の層は、材料層スタックの最上層すなわち表面層であり得る。また、様々な具体例において、スタックの第１の層は、第１の層の下に位置する第２の層に対して相互排他的なエッチング耐性を有する又は示す。例えば、第１の層がスタックの最上層であるのに対して、第２の層は、スタックの底層（最下層）であり得る。具体的には、材料層スタックは、パターニング１１０に先立って（例えば、真空堆積によって）、基板上に設けられる。第２の層は、材料層スタックの底層で基板に隣接し得る。
【００１３】
いくつかの具体例では、第１の層は、第１の導体材料を含み、第２の層は、第２の導体材料を含む。いくつかの具体例では、第１の導体材料は、金属を含む。例えば、第１の導体材料は、限定されないが、銅（Ｃｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）及び金（Ａｕ）などの金属を含んでもよい。いくつかの具体例では、第１の導体材料は、金属合金等の組合せ金属あるいは多層化にした金属組み合わせを含んでもよい。例えば、第１の導体材料は、Ａｕの層であってもよく、クロムとモリブデンとの組合せ（例えば、ＣｒＭｏ合金）、チタンとタングステンとの組合せ（例えば、ＴｉＷ）、あるいは、Ｍｏ、Ｔｉ又はＭｏＴｉ合金を含む層の上に銅の層を形成したものであってよい。
【００１４】
いくつかの具体例では、第２の導体材料は、第１の導体材料について上で列挙された金属及び金属の組み合わせのうちの任意のものを含むがこれらに限定されない金属を含む。しかしながら、第１及び第２の導体材料は、定義によれば、第１の層と第２の層との間の相互排他的なエッチング耐性を提供するために、材料のスタックの任意の具体的な実現において互いに異なる。例えば、第１の導体材料が、銅、クロム、チタン、タングステン、ニッケル及び金から選択された金属を含む場合、第２の層は、アルミニウムを含み得る。導体材料の他の例の組み合わせの選択が、以下の表１に提供される。
【００１５】
様々な具体例によれば、第１の層をパターニングすること１１０は、フォトレジストを第１の層の表面に適用することを含み得る。パターニングすること１１０は、マスクを使用してフォトレジストを露出すること、続いてフォトレジストを現像することをさらに含み得る。第１の層をパターニングすること１１０は、現像されたフォトレジストをエッチングマスクとして使用して、第１の層をエッチングすることをさらに含み得る。いくつかの具体例では、エッチングマスクは、例えば、インプリントリソグラフィを使用して、マスク材料にパターンをインプリントすることにより提供され得る。第１の層をエッチングすることは、エッチングマスクにより第１の層をパターニングする１１０ためにドライエッチング及びウェットエッチングのうちの１つ又は複数を使用することを含み得る。
【００１６】
例えば、第１の層がモリブデンを含む場合、エッチングマスクで覆われた第１の層のフッ化炭素（Ｃ−Ｆ）プラズマへの露出を含むドライエッチングが、パターニング１１０で用いられ得る。別の具体例では、第１の層がクロムを含む場合、Ｃｙａｎｔｅｋ  Ｃｒ−７又は類似のクロムを対象としたエッチング液を含むウェットエッチングは、パターニング１１０中に第１の層をウェットエッチングするために使用され得る。Ｃｙａｎｔｅｋ  Ｃｒ−７は、カリフォルニア州フリーモントのＣｙａｎｔｅｋ  Ｃｏｒｐｏｒａｔｉｏｎのクロムを対象としたウェットエッチング製品である。さらなる別の例では、第１の層がチタン層を覆う銅層の組み合わせ（例えばＣｕ／Ｔｉ）、又はモリブデン層を覆う銅層の組み合わせ（例えばＣｕ／Ｍｏ）を含む場合などに、第１の層をパターニングすること１１０は、Ｔｒａｎｓｅｎｅ  Ｃｏｐｐｅｒ  Ｅｔｃｈ  ＡＰＳ−１００などのウェットエッチング液を使用して銅層をエッチングすることを含み得る。銅層がエッチングされると、次に、第１の層の下位のＴｉ又はＭｏ層をエッチングするために、マスクで覆われた第１の層がＣ−Ｆプラズマに露出され得る。Ｔｒａｎｓｅｎｅ  Ｃｏｐｐｅｒ  Ｅｔｃｈ  ＡＰＳ−１００は、マサチューセッツ州ダンバーズのＴｒａｎｓｅｎｅ  Ｃｏｒｐｏｒａｔｉｏｎの銅を対象としたウェットエッチング製品である。さらなる具体例では、第１の層が導体材料としてケイ素（例えば、ドープされたポリシリコン）を含む場合に、水酸化カリウム（ＫＯＨ）溶液又は硝酸／ふっ化アンモニウムの水溶液（ＨＮＯ３／ＮＨ４Ｆ：Ｈ２Ｏ）  を含むウェットエッチングが使用され得る。ポリシリコンのドライエッチングに対して、例えば、フッ素ベースのプラズマエッチングが使用され得る。
【００１７】
一般的に、第１の層をパターニングすること１１０は、スタックの他の層の材料だけではなく、第１の層で使用される材料にも依存する（例えば、相互排他的なエッチング耐性を第２の層で保証するために）。しかしながら、いくつかの具体例では、第１の層をパターニングすること１１０は、第２の層の相互排他的なエッチング耐性を考慮せずに実現され得る。例えば、第２の層は、第１の層に対して必須の相互排他的なエッチング耐性を有するスタックの介在する材料層によって第１の層をパターニングすること１１０に関連付けられたエッチングから保護され得る。第１の層をパターニングすること１１０に適用可能なエッチング液のさらなる考察が、以下の表１及び関連する考察に提供される。
【００１８】
図２Ａは、本書記載の原理に基づいた具体例による材料層のスタック２００の断面図を示す。図２Ｂは、本書記載の原理に基づいた具体例による、図２Ａに示される材料層スタック２００の透視図を示す。具体的には、図２Ａ及び図２Ｂは、スタックの第１の層２１０をパターニングした１１０後の、基板２０２上の材料層スタック２００を示す。第２の層２２０は、図２Ａ及び図２Ｂでは、スタック２００の底層（例えば、基板２０２に隣接する）として示される。さらに、下位の介在する材料層２３０の一部分（例えば、半導体層２３２）は、パターニングされた第１の層２１０の間隙又は孔２１２を通して見ることができる。図示されたように、パターンが、方法１００に従ってパターニング１１０により第１の層２１０に与えられている一方で、他の層は、実質的に連続している（即ち、パターニングされない）。いくつかの具体例では、介在する材料層２３０は、図示されるように複数の材料層２３２、２３４、２３６を含み得る。
【００１９】
図１を再び参照すると、コンビナトリアルマスキングの方法１００は、補助的なマスクを設けること１２０をさらに含む。具体的には、補助的なマスクは、パターニングされた第１の層の最上部に設けられる。設けられる１２０と、補助的なマスクは、スタックの表面のいくつかのエリア又は部分を覆いつつ、同時に補助的なマスクのパターンに従って他のエリア又は部分を露出する。具体的には、補助的なマスクは、第１の層２１０のいくつかの部分を覆いつつ、第１の層２１０の他の部分を露出し得る。
【００２０】
例えば、補助的なマスクは、マスクを使用して露出される第１の層に適用され、次に補助的なマスクを生成するために現像されるフォトレジストを含み得る。別の例では、補助的なマスクは、マスク材料を補助的なマスクに形成するためにインプリントリソグラフィ（例えば、ナノインプリントリソグラフィ）を使用して設けられ得る１２０。インプリントリソグラフィよって形成されるマスク材料は、限定されないが、補助的なマスクのパターンがインプリントされるポリメタクリル酸メチル（ＰＭＭＡ）などのマスク材料であり得る。さらに別の具体例では、補助的なマスクは、パターニングされた材料をパターニングされた第１の層に適用することによって設けられ得る１２０。例えば、パターニングされた材料は、設けること１２０に先立って生成され、次にパターニングされた第１の層に接着される又はそうでなければ貼り付けられるマスクとし得る。
【００２１】
図２Ｃは、本書記載の原理の具体例による、補助的なマスクを設けた１２０後の図２Ａの材料層スタック２００の断面図を示す。具体的には、補助的なマスク２４０は、パターニングされた第１の層２１０の最上部に図示される。補助的なマスク２４０の開口２４２は、種々の具体例によれば、パターニングされた第１の層２１０の部分と下位の介在する材料層２３０の部分との両方を露出し得る。さらに、補助的なマスク２４０は、第１の層２１０がパターニングされた１１０ときにあらかじめ露出された下位の介在する材料層２３０の他の部分２４４を覆い得る。
【００２２】
図１を再び参照すると、コンビナトリアルマスキングの方法１００は、スタックの他の材料層をエッチングすること１３０をさらに含む。他の材料層をエッチングすること１３０は、様々な具体例に従って、パターニングされた第１の層と補助的なマスクとの組み合わせをコンビナトリアルエッチングマスクとして用いる。具体的には、他の材料層をエッチングすること１３０は、第１の層を排除してスタックの第２の層をエッチングすることを明確に含む。
【００２３】
いくつかの具体例では、スタックの他の材料層をエッチングすること１３０は、第１の層と第２の層との間に介在する材料層をエッチングすること、次に第２の層をエッチングすることを含む。例えば、第１の層と第２の層との間の材料層は、限定されないが、反応性イオンエッチング（ＲＩＥ）などの等方性のドライエッチングを使用してエッチングされ得る。次いで、第２の層をエッチングすることは、第２の層をエッチングするためにウェットエッチングを用い得る。別の具体例では、介在する材料層をエッチングすることは、第１の層と第２の層との間の材料層に対して適合される又は選択される等方性のウェットエッチング液（例えば、ケイ素材料層に対してＫＯＨウェットエッチング液など）、続いて第２の層をエッチングするウェットエッチング液を用い得る。いくつかの具体例では、介在する層と第２の層との両方が共に等方的にエッチングされ、続いて、さらに以下で説明されるように、第２の層のさらなるウェットエッチングが行われる。
【００２４】
図２Ｄは、本書記載の原理の具体例による、スタックの他の材料層をエッチングした１３０後の図２Ｃの材料層スタック２００の断面図を示す。具体的には、図２Ｄに示されるように、コンビナトリアルマスク（即ち、パターニングされた第１の層２１０と補助的なマスク２４０）の下の下位の介在する材料層２３０の材料層の各々からの材料は、エッチング１３０中に除去されている。さらに、コンビナトリアルエッチングマスクのパターン開口２４４に対応する第２の層２２０の部分は、除去されている。これに対し、第１の層２１０の補助的なマスク２４０を通して露出される部分は、第１の層２１０が補助的なマスク２４０と共にコンビナトリアルマスクを形成するので、エッチング１３０中に除去されなかった。
【００２５】
いくつかの具体例では、エッチング１３０中に、第２の層には、
第２の層を覆う他の材料層をアンダーカットするためにパターニングされた第１の層の選択部分の下に第２の層を選択的にオーバーエッチングすることとを含むエッチングが行われる。例えば、ウェットエッチングは、第２の層をエッチングするために使用されてもよい。第２の層は、コンビナトリアルマスクによって露出された第２の層の部分を除去するだけではなく、上位の材料層の上に延びる第２の層の部分のウェットエッチングによる除去及び他の材料層の排除を可能にするのに十分長い所定の期間、ウェットエッチングにさらされてもよい。他の層を除去せずに別の層の下位の第２の層の部分を除去することを、本明細書では「アンダーカットする（ｕｎｄｅｒｃｕｔｔｉｎｇ）」と定義する。いくつかの具体例では、ドライエッチングは、上位の材料層をアンダーカットするように第２の層の選択部分を除去するために使用されてもよい。例えば、第２の層の部分の少なくともいくつかの異方性材料の除去を提供するドライエッチングは、上位の材料層をアンダーカットするために用いられてもよい。
【００２６】
いくつかの具体例では、アンダーカットすることは、パターニングされた第１の層の選択部分下の第２の層に間隙を生成する。具体的には、パターニングされた第１の層の選択部分の幅が第２の層をエッチングすることにより提供されるアンダーカット量未満である場合、パターニングされた第１の層の選択部分下の第２の層をエッチングすることによって、間隙が生成されるだろう。間隙は、例えば、第２の層が導体を含むと、第２の層の導電路を遮断し得る。遮断は、いくつかの具体例では、第２の層の一部分を分離する（例えば、電気的に絶縁する）機能を果たし得る。いくつかの具体例では、間隙は、例えば、コンビナトリアルマスキングの方法１００を使用して、材料層のスタックから構築される電気回路にクロスオーバーを画定し得る。
【００２７】
図３Ａは、本書記載の原理の具体例による、材料層スタック３００の第２の層をエッチングする前の材料層スタック３００の断面図を示す。図３Ｂは、本書記載の原理の具体例による、上位の材料層をアンダーカットするために第２の層をエッチングした後の図３Ａの材料層スタック３００の断面図を示す。図３Ｃは、本書記載の原理の具体例による、アンダーカットすることにより間隙を生成するために第２の層をエッチングした後の図３Ｂの材料層スタック３００の断面図を示す。図３Ａから図３Ｃは、基板３０２上の材料層スタック３００を示す。
【００２８】
具体的には、図３Ａに示されるように、材料層スタック３００は、第１の層３１０、第２の層３２０、及び第１の層３１０と第２の層３２０との間に挟まれた第３の層３３０を含む。補助的なマスク３４２と、補助的なマスク３４２によって覆われていない第１の層３１０の部分３１２を含む第１の層３１０との組み合わせを含むコンビナトリアルエッチングマスク３４０もまた示される。図３Ａでは、第３の層３３０は、コンビナトリアルマスク３４０を通してエッチングされており１３０、第２の層３２０の部分は、第３の層３３０（例えば、介在する材料層２３０）の除去により露出されている。第２の層３２０の露出された部分は、例えば、コンビナトリアルエッチングマスク３４０の一対の開口に対応し得る。
【００２９】
図３Ｂでは、第２の層３２０の露出された部分は、第２の層３２０をエッチングすることにより除去されている。また、第２の層３２０のエッチングは、いくつかのアンダーカット（ｕｎｄｅｒｃｕｔｔｉｎｇ）を生成するのに十分長い期間、実行された。具体的には、第３の層３３０は、図示されるように、第２の層の材料を除去することにより、位置３２２でアンダーカットされた。
【００３０】
図３Ｃは、第２の層３２０のエッチングが、第１の層３１０の選択部分３１４下の第２の層３２０に間隙３２４を形成するのに十分長い期間、実行された後の材料層スタック３００を示す。第１の層３１０の選択部分３１４は、例えば、所定の幅Ｗｌｉｍｉｔよりも小さな幅Ｗを有する部分であり得る。幅Ｗは、例えば、間隙３２４の形成を保証するためにアンダーカットする量未満であってもよい。図３Ｃに示されるように、例えば、第１の層３１０の他の部分３１６（例えば、選択部分３１４よりも幅の広い部分）の下でのアンダーカットでは、第２の層３２０のエッチング中に間隙は形成されなかった。
【００３１】
図１を再び参照すると、コンビナトリアルマスキングの方法１００は、第２の層を除いたスタックの他の材料層とともに第１の層をエッチングすること１４０をさらに含む。他の材料層とともに第１の層をエッチングすること１４０は、エッチングマスクとして補助的なマスクを用いる。具体的には、エッチング１４０は、これらの開口の下の他の材料層の材料を除去するだけではなく、補助的なマスクの開口により露出される第１の層の部分を除去する。しかしながら、これらの材料層をエッチングすること１４０は、補助的なマスクの開口下の第２の層の部分を選択的に排除し、したがってそれらの部分をエッチングしない。
【００３２】
図２Ｅは、本書記載の原理の具体例による、第２の層を除いた他の材料層と共に第１の層をエッチングした１４０後の図２Ｄの材料層スタック２００の断面図を示す。具体的には、図２Ｅは、補助的なマスク２４０の開口２４２により露出された第１の層２１０の部分下位の他の材料層（例えば、図示されたように、層２３２、２３４、２３６を含む介在する層２３０）の部分と共に第１の層２１０の部分をエッチングすること１４０による除去を示す。補助的なマスク２４０を通してこれらの層をエッチングした１４０後に残る第２の層２２０’の部分が、さらに図２Ｅに示される。図２Ｅはまた、エッチング１３０の結果として、第２の層２２０に間隙を含むアンダーカット２２２の効果を示す。
表１：相互排他的なエッチング耐性を提供する対応するエッチング液を伴う第１の層及び第２の層の材料の例
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【００３３】
表１は、列挙された材料を用いるときに、第１の層と第２の層との間の相互排他的なエッチング耐性を提供するために使用され得る例示的なエッチング液を伴う第１の層及び第２の層の材料のリストを提供する。具体的には、表１は、第１の層及び第２の層それぞれに対して使用され得る材料のリストを含む。さらに、表１は、補助的なマスクを使用するエッチング１４０での使用のための例示的な第１の層のエッチング液のリストとともに、コンビナトリアルマスクを使用するエッチング１３０での使用のための例示的な第２の層のエッチング液のリストを提供する。例示的な第１の層のエッチング液及び第２の層のエッチング液を伴う第１の層及び第２の層の材料の組み合わせは、例えば、第１の層と第２の層との間に相互排他的なエッチング耐性材料を提供する。表１における例のリストは、考察のためだけに提供され、包括的リストか総合的リストかのどちらかであることを意図するものではない。
【００３４】
いくつかの具体例では（図１に示されず）、コンビナトリアルマスキングの方法１００は、補助的なマスクを除去することと、他の材料層のうちの１つ又は複数の層の露出された部分をエッチングすることとをさらに含む。具体的には、露出された部分のエッチングには、エッチングマスクとしてパターニングされた第１の層が用いられ得る。例えば、露出された部分のエッチングは、第１の層の真下の材料層の材料を除去し得る。いくつかの具体例では、第１の層の真下の材料層下の他の層の材料は、露出された部分のエッチングによって実質的には影響され得ず、又は例えば、エッチング停止を提供し得る。他の具体例では、第１の層の真下の材料層下の２つ以上の層からの材料は、エッチングマスクとしてパターニングされた第１の層を使用してエッチングされ得る。
【００３５】
図２Ｆは、本書記載の原理の具体例による、第１の介在する材料層２３２の露出された部分のエッチング後の図２Ｅの材料層スタック２００の断面図を示す。具体的には、図２Ｆは、（図２Ｅの）補助的なマスク２４０及びエッチングマスクとしてパターニングされた第１の層２１０の除去後の材料層スタック２００を示す。図示されたように、パターニングされた第１の層２１０の開口２１４により露出された介在する材料層２３２の一部分が除去されている。さらに、他の介在する材料層２３４、２３６は、図示されたように、本具体例のエッチング後に残っている。
【００３６】
図４は、本書記載の原理に基づいた具体例による多層アクティブマトリクスバックプレーン（ＡＭＢ）を製造する方法４００のフローチャートを示す。図示されたように、多層ＡＭＢを製造する方法４００は、多層ＡＭＢの実質的に平行な材料層のスタックを堆積させること４１０を含む。多層ＡＭＢの材料層のスタックは、いくつかの具体例によると、平面の基板上に堆積され得る４１０。いくつかの具体例では、スタックは、実質的に平面の材料層として堆積され得る４１０。例えば、基板は、真空堆積チャンバに導入され得、材料層は、限定されないが、蒸発堆積、化学気相堆積（ＣＶＤ）、プラズマ化学気相堆積（ＰＥＣＶＤ）、及びスパッタ堆積などの真空堆積を使用して堆積され得る４１０。他の具体例では、実質的に非真空ベースの堆積技術が、スピン−キャスティング、グラビアコーティング及び他の溶液ベースの膜堆積プロセス（例えば、有機半導体用など）を含むがこれらに限定されない堆積させること４１０に用いられ得る。
【００３７】
スタックを堆積させること４１０は、底層で開始し最上層で終了する多層ＡＭＢスタックの材料層を連続して堆積させることを含み得る。材料層のすべては、様々な具体例による、堆積後の実質的に平面の、平行な、かつ連続的な（即ち、パターニングされない）層であり得る。さらに、スタックを堆積させること４１０は、真空堆積チャンバの単一の動作で多層ＡＭＢスタックの材料層のすべてに対して実現され得る。方法４００による堆積４１０により生成される多層ＡＭＢスタックは、いくつかの具体例によれば、コンビナトリアルマスキングの方法１００に対する先述の材料層のスタックに実質的に類似し得る。
【００３８】
いくつかの具体例では、基板上に生成される多層ＡＭＢスタックは、例えば、多層ＡＭＢの上部導体である最上層、及び基板に隣接する多層ＡＭＢの底部導体である底層を含む。いくつかの具体例では、多層ＡＭＢスタックは、最上層と底層との間に位置する他の介在する材料層をさらに含む。例えば、他の介在する材料層は、最上層の下にかつ最上層に直接隣接する第１の半導体層を含み得る。第１の半導体層は、例えば、多層ＡＭＢのコンタクト層として作用し、多層ＡＭＢの上部導体に接触するように、高濃度にドープされ得る。いくつかの具体例では、第１の半導体層は、ｎ＋ドープされた半導体層になるようにｎ型ドーパントで高濃度にドープされた外因性半導体を含み得る。例えば、第１の半導体層は、リンで高濃度にドープされたケイ素の層を含み得る。他の具体例では、第１の半導体層は、ｐ＋ドープされた半導体層（例えば、ホウ素で高濃度にドープされたケイ素）になるようにｐ型ドーパントで高濃度にドープされた外因性半導体を含み得る。
【００３９】
いくつかの具体例では、他の介在する材料層は、例えば、第１の半導体層の下にかつ第１の半導体層に直接隣接する第２の半導体層をさらに含む。第２の半導体層は、例えば、多層ＡＭＢのスタックで連続的にパターニングされる薄膜トランジスタでアクティブ層として作用するようにドープされない（即ち、内因性）か低濃度にドープされるかのどちらかであり得る。例えば、アクティブ層は、薄膜トランジスタのチャネル又はチャネル層であり得る。いくつかの具体例では、第２の半導体層は、アモルファスシリコン（例えば、ａ−Ｓｉ）を含み得る。
【００４０】
いくつかの具体例では、他の介在する材料層は、誘電体層をさらに含み得る。誘電体層は、例えば、多層ＡＭＢの第２の半導体層と底部導体層との間に位置し得る。いくつかの具体例では、誘電体層は、例えば、多層ＡＭＢのスタックで連続的にパターニングされるキャパシタ（例えば、ホールドキャパシタ）の誘電体であり得る。誘電体層で使用され得る誘電体材料の例は、二酸化ケイ素（ＳｉＯ２）、酸化ハフニウム（ＨｆＯ２）及び窒化ケイ素（Ｓｉ３Ｎ４）を含むが、これらに限定されない。
【００４１】
図４を再び参照すると、多層ＡＭＢを製造する方法４００は、堆積されたスタックの最上層をパターニングすること４２０をさらに含む。いくつかの具体例では、最上層をパターニングすること４２０は、コンビナトリアルマスキングの方法１００に関する先述の最上層をパターニングすること１１０に実質的に類似し得る。具体的には、最上層をパターニングすること４２０は、エッチングマスクパターンを最上層に移すためにエッチングマスク及び最上層のエッチングを用い得る。最上層が表１に列挙された金属又は金属の組み合わせを含むと、表１からの対応する第１の層のエッチング液は、例えば、最上層をパターニングする４２０際に使用され得る。
【００４２】
図４に示される多層ＡＭＢを製造する方法４００は、パターニングされた最上層の最上部の補助的なマスクを適用及びパターニングすること４３０をさらに含む。いくつかの具体例では、補助的なマスクを適用及びパターニングすること４３０は、コンビナトリアルマスキングの方法１００に対する先述の補助的なマスクを提供すること１２０に実質的に類似し得る。具体的には、適用及びパターニング４３０は、エッチングレジストの層から補助的なマスクを生成するようにフォトリソグラフィ又はインプリントリソグラフィを用い得る。例えば、補助的なマスクは、フォトマスクを使用して露出される最上層に適用され、次に補助的なマスクを生成するために現像されるフォトレジストを含み得る。
【００４３】
図４に示されるように、多層ＡＭＢを製造する方法４００は、堆積されたスタックの材料層の部分を除去するために第１のエッチングを実行すること４４０をさらに含む。様々な具体例によれば、第１のエッチングを実行すること４４０は、パターニングされた最上層とパターニングされた補助的なマスクとの組み合わせをコンビナトリアルエッチングマスクとして用いる。第１のエッチングを実行すること４４０の結果として除去される材料層の部分は、様々な具体例によれば、コンビナトリアルエッチングマスクによりの開口に対応する（即ち、コンビナトリアルエッチングマスクにより露出される）これらの部分である。いくつかの具体例では、第１のエッチングを実行すること４４０は、コンビナトリアルマスキングの方法１００に対する先述のスタックの他の材料層をエッチングすること１３０に実質的に類似する。具体的には、第１のエッチングを実行すること４４０は、いくつかの具体例によれば、堆積されたスタックの最上層と底層との間の他の介在する材料層の部分と共に、底層の部分（即ち、底部導体）を除去する。さらに、いくつかの具体例では、第１のエッチングを実行すること４４０は、堆積されたスタックの最上層と底層との間の相互に排他的なエッチング耐性に依存してもよい。
【００４４】
方法４００は、図４に示されるように、第２のエッチングを実行すること４５０をさらに含む。第２のエッチングは、基板に隣接する底層を除いた堆積されたスタックの他の介在する材料層の部分と共にパターニングされた最上層の部分を除去するために実行される４５０。様々な具体例によれば、第２のエッチングを実行すること４５０は、パターニングされた補助的なマスクをエッチマスクとして使用する。いくつかの具体例では、第２のエッチングを実行すること４５０は、先述のコンビナトリアルマスキングの方法１００の第２の層を除いたスタックの他の材料層とともに第１の層をエッチングすること１４０に実質的に類似する。
【００４５】
いくつかの具体例では、多層ＡＭＢを製造する方法４００は、堆積されたスタックの底層のエッチングを実行すること４６０をさらに含む。様々な具体例によれば、底層エッチングは、パターニングされた最上層の下位の選択位置における底層（即ち、多層ＡＭＢの底部導体）のアンダーカットされた領域を生成するために実行される４６０。いくつかの具体例によれば、アンダーカットされた領域は、選択位置における底層に間隙を生成し得る。間隙は、いくつかの具体例によれば、堆積されたスタックの材料を実質的には含まない。具体的には、間隙は、底層の真上又は真下にある堆積されたスタックの層の材料を実質的には含み得ない。さらに、底層の間隙は、いくつかの具体例では、多層ＡＭＢの底部導体内の導電路に遮断を提供し得る。導電路の遮断は、例えば、多層ＡＭＢのクロスオーバーの一部であり得るか、底部導体の他の部分（例えば、トレース）から底部導体の一部分を電気的に絶縁する機能を果たし得るかのどちらかである。いくつかの具体例では、底層エッチングは、（例えば、図示されるように）第２のエッチングを実行する４５０前に、実行される４６０。いくつかの具体例では、底層エッチングは、第１のエッチングの実行４４０に続き、実行される４６０。具体的には、いくつかの具体例では、底層エッチングを実行すること４６０は、コンビナトリアルマスキングの方法１００のエッチング１３０に対する先述の第２の層をエッチングすることに実質的に類似し得る。
【００４６】
いくつかの具体例では（例えば、図４に示されるように）、多層ＡＭＢを製造する方法４００は、補助的なマスクを除去すること４７０をさらに含む。例えば、補助的なマスクがフォトレジストを含む場合には、除去すること４７０は、フォトレジストを溶解させる溶液で洗浄することを含み得る。いくつかの具体例では（例えば、図４に示されるように）、多層ＡＭＢを製造する方法４００は、エッチングマスクとして最上層を使用して堆積されたスタックの介在する材料層の露出された部分を除去するために、エッチングを実行すること４８０をさらに含む。介在する材料層の部分は、例えば、堆積されたスタックの最上層の真下の（即ち、最上層に直接隣接する）材料層であり得る。エッチングを実行すること４８０は、介在する材料層の露出された部分を選択的に除去する。いくつかの具体例では、介在する材料層の露出された部分は、露出された部分の下の堆積されたスタックの別の介在する材料層の材料を実質的に除去することなく、選択的に除去される。例えば、エッチングは、多層ＡＭＢの薄膜トランジスタのドレインコンタクトとソースコンタクトとの間を跨ぐコンタクト層の一部分を除去するために、実行され得る４８０。エッチングは、例えば、多層ＡＭＢのコンタクト層下の薄膜トランジスタのチャネル又はチャネル層を形成するａ−Ｓｉ層を実質的に除去せずに、コンタクト層を除去するために実行される。
【００４７】
図５Ａは、本書記載の原理に基づいた具体例による、多層回路アセンブリ５００の一部分の透視図を示す。図５Ｂは、本書記載の原理に基づいた具体例による、図５Ａに示される多層回路アセンブリ５００を通った断面図を示す。いくつかの具体例では、多層回路アセンブリ５００は、多層アクティブマトリクスバックプレーン（ＡＭＢ）５００（例えば、限定されないが、具体例によって本書記載のような）であり得る。完全な多層ＡＭＢ５００は、例えば、図５Ａ及び図５Ｂに示される複数の（例えば、何千もの）部分を含み得る。様々な具体例によれば、多層ＡＭＢ５００は、薄膜トランジスタ（ＴＦＴ）５０４、キャパシタ５０６（例えば、ホールドキャパシタ）及び多層ＡＭＢの要素を相互に連結させる様々なトレースを含み得るが、これらに限定されない。多層ＡＭＢ５００の回路は、いくつかの具体例では、基板５０２によって支持され得る。他の具体例（図示されず）では、多層回路アセンブリ５００は、限定されないが、容量性のアレイ及びメモリスタアレイなどの別の回路を実装し得る。
【００４８】
図示されるように、多層ＡＭＢ５００は、
多層ＡＭＢ５００の様々な回路要素及びトレース（例えば、データライン又はトレース）の部分を画定するためにパターニングされる上部導体層５１０を含む。具体的には、いくつかの具体例によれば、上部導体層５１０は、ＴＦＴ５０４のソースコンタクト５１２及びドレインコンタクト５１４を画定するためにパターニングされ得る。上部導体層５１０は、いくつかの具体例では、最上部トレース５１６（例えば、ＴＦＴ５０４にアクセスするためのデータライン）を画定するために、さらにパターニングされ得る。
【００４９】
いくつかの具体例によれば、最上部トレース５１６は、所定の幅Ｗｌｉｍｉｔ未満であるトレース幅Ｗ（即ち、Ｗ＜Ｗｌｉｍｉｔ）を有する狭窄部分を有している。いくつかの具体例では、所定の幅Ｗｌｉｍｉｔは、約１０ミクロン（μｍ）未満であり得る。例えば、所定の幅Ｗｌｉｍｉｔは、約２μｍから約８μｍであり得る。いくつかの具体例では、所定の幅Ｗｌｉｍｉｔは、約５μｍ未満であり得る。例えば、所定の幅Ｗｌｉｍｉｔは、約４μｍから約５μｍであり得る。
【００５０】
図５Ａに示されるように、狭窄部分のトレース幅Ｗは、例えば、最上部トレース５１６のネック５１６ａによって提供され得る。別の具体例では、さらに図５Ａに示されるように、狭窄部分を導入又は形成するために、孔５１８が、最上部トレース５１６に設けられてもよい。孔５１８が設けられる場合、狭窄部分のトレース幅Ｗは、例えば、孔５１８の両側の最上部トレース５１６の幅の合計となり得る。
【００５１】
多層ＡＭＢ５００は、図示されるように、上部導体層５１０下に位置する底部導体５２０をさらに含む。底部導体層５２０は、様々な具体例によると、多層ＡＭＢ５００の様々な回路要素及びトレースのさらなる部分を画定するためにパターニングされる。具体的には、底部導体層５２０は、いくつかの具体例によれば、ＴＦＴ５０４のゲート５２２（図５Ｂを参照）を画定するためにパターニングされ得る。いくつかの具体例では、底部導体層５２０は、少なくとも１つの間隙５２４を有する。図５Ａに示されるように、間隙５２４は、様々な具体例によれば、上部導体層５１０の最上部トレース５１６の狭窄部分又はネック５１６ａの真下に位置する。間隙５２４は、例えば、間隙５２４の両側の底部導体層５２０の部分と部分との間に電気的絶縁を提供し得る。電気的絶縁は、多層ＡＭＢ５００の構成要素又はその部分（例えば、キャパシタのプレート）を電気的に絶縁する機能を果たすだけではなく、多層ＡＭＢ５００の回路にクロスオーバーを形成する際にも使用され得る。
【００５２】
いくつかの具体例では、底部導体層５２０の間隙５２４上方の狭窄部分５１６のトレース幅Ｗは、多層ＡＭＢを製造する際に用いられるアンダーカットの量又は幅Ｗｕｎｄｅｒｃｕｔ未満である所定の幅Ｗｌｉｍｉｔを有する（例えば、Ｗｌｉｍｉｔ＜Ｗｕｎｄｅｒｃｕｔ）。具体的には、所定の幅Ｗｌｉｍｉｔは、底層５２０のエッチング（例えば、第２の層又は底層のエッチングのための方法１００、４００を参照）中に使用されるアンダーカットの量又は距離により決定される幅であり得る。いくつかの具体例では、所定の幅Ｗｌｉｍｉｔ及びさらには狭窄部分のトレース幅Ｗがアンダーカットの距離未満である場合に、アンダーカットは、コンビナトリアルマスキングの方法１００に対して先ほど説明されたように、間隙５２４を生成又は形成し得る。よって、間隙５２４は、製造中に最上部トレース５１６の狭窄部分の真下に形成される。
【００５３】
図５Ｂに示されるように、多層ＡＭＢ５００は、上部導体層５１０と底部導体層５２０との間に挟まれた半導体層５３０をさらに含む。半導体層５３０は、例えば、多層回路アセンブリ５００の導体間層の一部であり得る。いくつかの具体例では、半導体層５３０は、多層ＡＭＢを製造する方法４００に対して先ほど述べられた半導体層に実質的に類似し得る。具体的には、半導体層５３０は、高濃度にドープされ、上部導体層５１０と接触している第１の半導体層部分５３２（例えば、ｎ＋Ｓｉ）を含み得る。第１の半導体層５３２は、例えば、ＴＦＴ５０４のソースコンタクト５１２及びドレインコンタクト５１４でコンタクト層としての機能を果たし得る。半導体層５３０は、第２の半導体層部分５３４（例えば、ａ−Ｓｉ）をさらに含み得る。第２の半導体層部分５３４は、実質的にドープされていない又は低濃度にドープされているとしてもよく、例えば、ＴＦＴ５０４のチャネルとして機能し得る。半導体層５３２、５３４はまた、例えば、図５Ａの透視図にも示される。
【００５４】
いくつかの具体例（例えば、図５Ａ及び図５Ｂに示される）では、多層ＡＭＢは、底部導体層５２０と半導体層５３０との間に誘電体層５４０をさらに含む。誘電体層５４０は、多層回路アセンブリ５００の導体間層の別の部分であり得る（例えば、導体間層は、層５３０及び層５４０を含み得る）。いくつかの具体例では、多層ＡＭＢ５００のキャパシタ５０６は、上部導体層５１０により提供されるキャパシタの最上部プレートと、底部導体層５２０により提供されるキャパシタ５０６の底部プレートとの間に、誘電体層５４０の一部分を含み得る。いくつかの具体例では、半導体層５３０の部分はまた、図示されるように、キャパシタ５０６の最上部プレートと底部プレートとの間に位置付けられ得る。誘電体層５０４は、コンビナトリアルマスキングの方法１００に対して先ほど述べられた誘電体層に実質的に類似され得る。具体的には、誘電体層５４０で使用され得る誘電体材料の例は、二酸化ケイ素（ＳｉＯ２）、酸化ハフニウム（ＨｆＯ２）及び窒化ケイ素（Ｓｉ３Ｎ４）を含むが、これらに限定されない。
【００５５】
様々な具体例では、多層回路アセンブリ５００の導体間層（例えば、５３０、５４０）は、概して、上部導体層５１０と底部導体層５２０とを分離する。図示された多層ＡＭＢ５００以外の回路アセンブリなどのいくつかの具体例（図示されず）では、導体間層は、半導体層５３０及び誘電体層５４０とは別に又はそれらに加えて、他の材料又は他の材料層を含み得る。他の材料層は、遷移金属酸化物層を含み得るが、これに限定されない。例えば、遷移金属酸化物層は、メモリスタアレイを実装するために、上部導体層５１０と底部導体層５２０との間で使用され得る。別の具体例では、導体間層は、多層回路アセンブリが容量性アレイを実装する場合などに、誘電体層５４０だけを含み得る。
【００５６】
様々な具体例によれば、上部導体層５１０、底部導体層５２０、及び導体間層（例えば、先ほど説明されたように、半導体層５３０、誘電体層５４０など）は、自己同一平面上の層である。具体的には、これらの層の各々の材料は、層の上の境界と下の境界とを画定する平面と平面との間に実質的に制限される。したがって、第１の層からの材料は、様々な具体例によれば、別の直接隣接する層の平面領域内で見られない。いくつかの具体例では、底部導体層５２０の間隙５２４は、間隙５２４上の底部導体層に隣接する上位層からの材料を実質的に含まない。半導体層５３０又は底部導体層５２０と接触する誘電体層５４０などの上位層からの材料は、間隙５２４には実質的に存在しない。上位層からの材料を含まない間隙５２４はまた、例えば、多層ＡＭＢ５００の層５１０、５２０、５３０及び５４０の自己同一平面上の性質に一致する。
【００５７】
いくつかの具体例によれば、多層ＡＭＢの上部導体層５１０及び底部導体層５２０で使用される金属又は他の材料は、相互排他的な選択的エッチング耐性を示し得る。具体的には、上部導体層５１０及び底部導体層５２０は、いくつかの具体例によれば、相互排他的な選択的エッチング耐性を有する様々な金属を含み得る。相互排他的なエッチング耐性は、例えば（先述の製造方法４００を使用して）多層ＡＭＢ５００の製造を促進し得る。
【００５８】
このように、コンビナトリアルマスキングの方法、多層回路アセンブリ及び各々が相互排他的な選択的エッチング耐性を有する複数の層を用いる多層ＡＭＢを製造する方法の例が説明されてきた。先述の例は、本書記載の原理を表す多くの具体例のうちのいくつかを単に例示しているに過ぎないと理解されるべきである。当業者が、以下の特許請求の範囲によって定義される範囲から逸脱することなく、多くの他の構成を容易に考案することは明らかである。
【図１】
2015533455.tif 000004
【図２Ａ】
2015533455.tif 000005
【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【国際調査報告】
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