(57)【要約】  空乏型ＴＦＴの漏洩電流の問題がシフトレジスタに与える影響を解決できるシフトレジスタユニット、シフトレジスタ及び表示装置を提供する。前記シフトレジスタユニットは、第１の出力制御モジュール（51）と、第２の出力制御モジュール（52）と、プルアップノード（PU）、プルダウンノード（PD）、桁上げ信号出力端(CA(n))、駆動信号出力端(OUT(n))にそれぞれ接続され、桁上げ信号と駆動信号を段分け出力することにより、駆動信号を評価段階で高レベルに維持させ、リセット段階、プリチャージ段階、非作業段階で低レベルに維持させる段分け出力モジュール（53）と、前記第１の低レベル出力端と第１の出力制御モジュール(51)が有する第１の薄膜トランジスタ(T1)のソース電極の間に接続され、評価段階で前記第１の出力制御モジュール(51)により前記プルアップノード(PU)のレベルを高レベルに維持させて、前記駆動信号を高レベルに維持させるプルアップノードレベル維持コンデンサ(C1)と、を有する。
2015528974.tif 000002
【特許請求の範囲】
【請求項１】
シフトレジスタユニットであって、
プルアップノードに接続され、評価段階でプルアップノードを高レベルまで引き上げ、リセット段階でプルアップノードを第１の低レベルまで引き下げる第１の出力制御モジュールと、
プルダウンノードに接続され、リセット段階と非作業段階でプルダウンノードを高レベルまで引き上げる第２の出力制御モジュールと、
プルアップノード、プルダウンノード、桁上げ信号出力端、駆動信号出力端にそれぞれ接続され、桁上げ信号と駆動信号を段分け出力するにより、前記駆動信号を評価段階で高レベルに維持させ、リセット段階、プリチャージ段階、非作業段階で低レベルに維持させる段分け出力モジュールと、
前記第１の低レベル出力端と前記第１の薄膜トランジスタのソース電極の間に接続され、評価段階で前記第１の出力制御モジュールにより前記プルアップノードのレベルを高レベルに維持させるプルアップノードレベル維持コンデンサと、を有するシフトレジスタユニット。
【請求項２】
前記第１の出力制御モジュールは、第１の薄膜トランジスタと、第２の薄膜トランジスタと、第３の薄膜トランジスタと、第４の薄膜トランジスタとを有し、前記第１の薄膜トランジスタはゲート電極とドレイン電極が前記入力端に接続され、ソース電極が前記第２の薄膜トランジスタのドレイン電極に接続され、前記第２の薄膜トランジスタはゲート電極が前記入力端に接続され、ソース電極が前記プルアップノードに接続され、前記第３の薄膜トランジスタはゲート電極がリセット端に接続され、ソース電極が前記第４の薄膜トランジスタのドレイン電極と第１の薄膜トランジスタのソース電極にそれぞれ接続され、ドレイン電極が前記プルアップノードに接続され、前記第４の薄膜トランジスタはゲート電極が前記リセット端に接続され、ソース電極が第１の低レベル出力端に接続される請求項１に記載のシフトレジスタユニット。
【請求項３】
前記段分け出力モジュールは、
プリチャージ段階、リセット段階、非作業段階で前記第１の出力制御モジュールと第２の出力制御モジュールの制御のもとで桁上げ信号出力端で第１の低レベルを出力させ、且つ評価段階で前記第１の出力制御モジュールと第２の出力制御モジュールの制御のもとで桁上げ信号出力端で高レベルを出力させる桁上げ出力ユニットと、
評価段階で前記第１の出力制御モジュールと第２の出力制御モジュールの制御のもとで駆動信号出力端で高レベルを出力させ、且つプリチャージ段階、リセット段階と非作業段階で前記第１の出力制御モジュールと第２の出力制御モジュールもとで駆動信号出力端で第２の低レベルを出力させる駆動出力ユニットと、を有する請求項２に記載のシフトレジスタユニット。
【請求項４】
前記桁上げ出力ユニットは第１の桁上げ出力薄膜トランジスタと、第２の桁上げ出力薄膜トランジスタとを有し、前記駆動出力ユニットは第１の駆動薄膜トランジスタと、第２の駆動薄膜トランジスタと、ブートストラップコンデンサと、を有し、
前記第１の桁上げ出力薄膜トランジスタは、ゲート電極が前記第１の出力制御モジュールに接続され、ソース電極が前記桁上げ信号出力端に接続され、ドレイン電極がクロック信号入力端に接続され、
前記第２の桁上げ出力薄膜トランジスタは、ゲート電極が前記第２の出力制御モジュールに接続され、ソース電極が第１の低レベル出力端に接続され、ドレイン電極が前記桁上げ信号出力端に接続され、
前記第１の駆動薄膜トランジスタのゲート電極とソース電極の間に前記ブートストラップコンデンサが並列接続され、
前記第１の駆動薄膜トランジスタは、ゲート電極が前記第２の出力制御モジュールに接続され、ソース電極が前記駆動信号出力端に接続され、ドレイン電極が前記クロック信号入力端に接続され、
前記第２の駆動薄膜トランジスタは、ゲート電極が前記第２の出力制御モジュールに接続され、ソース電極が第２の低レベル出力端に接続され、ドレイン電極が前記駆動信号出力端に接続される請求項３に記載のシフトレジスタユニット。
【請求項５】
第２の低レベルは第１の低レベルより大きい請求項４に記載のシフトレジスタユニット。
【請求項６】
前記第２の出力制御モジュールはプルダウン制御薄膜トランジスタと、プルダウンコンデンサと、を有し、
前記プルダウン制御薄膜トランジスタは、ゲート電極が前記プルアップノードに接続され、ソース電極が第１の低レベル出力端に接続され、ドレイン電極が前記プルダウンノードと前記プルダウンコンデンサの第１端にそれぞれ接続され、
前記プルダウンコンデンサの第２端は前記クロック信号入力端に接続される請求項４または５に記載のシフトレジスタユニット。
【請求項７】
前記第１の桁上げ出力薄膜トランジスタ、前記第２の桁上げ出力薄膜トランジスタ、前記第１の駆動薄膜トランジスタ及び前記第２の駆動薄膜トランジスタはいずれも空乏型薄膜トランジスタである請求項６に記載のシフトレジスタユニット。
【請求項８】
シフトレジスタであって、複数段の請求項１ないし７のいずれかに記載のシフトレジスタユニットを有し、
最初の段のシフトレジスタユニット以外の、各段のシフトレジスタユニットの入力端は一段上のシフトレジスタユニットの桁上げ信号出力端に接続され、
最後の段のシフトレジスタユニット以外の、各段のシフトレジスタユニットのリセット端は一段下のシフトレジスタユニットの桁上げ信号出力端に接続され、
最初の段のシフトレジスタユニットの入力端には初期信号が接続され、
最後の段のシフトレジスタユニットのリセット端には最後の段のシフトレジスタユニットより出力される駆動信号が接続されるシフトレジスタ。
【請求項９】
表示装置であって、請求項８に記載のシフトレジスタを有する表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機発光表示分野に関し、特にシフトレジスタユニット、シフトレジスタ及び表示装置に関する。
【背景技術】
【０００２】
タブレット表示の発展に伴い、高解像度、細枠が発展のブームとなっている中、高解像度、細枠表示を実現するためには、パネル上にゲート駆動回路を集積することが最も重要な解決方法である。アモルファスシリコン（ａ−ｓｉ）とポリシリコン（ｐ−ｓｉ）技術については、現存のさまざまな成熟したシフトレジスタ回路によりうまくこの目標を実現できる。酸化物薄膜トランジスタ（ＴＦＴ）は潜在力に富んだ半導体技術であり、ｐ−ｓｉ技術に比べて更にシンプルであるとともに更に低コストであり、ａ−ｓｉ技術に比べて移動率が更に高いため、ますます重視されるようになり、将来は有機発光ダイオード（ＯＬＥＤ）やフレキシブルディスプレイの主流のバックボード駆動技術となる可能性が高い。なお、酸化物ＴＦＴは空乏型トランジスタであり、上述のａ−ｓｉＴＦＴとｐ−ｓｉＴＦＴは増強型のトランジスタである。
【０００３】
図１は従来の基本的なシフトレジスタユニットの回路図である。図１に示すように、当該基本的なシフトレジスタユニットは、プルアップ薄膜トランジスタＴ１と、プルダウン薄膜トランジスタＴ２と、ブートストラップコンデンサＣ１と、プルアップ制御薄膜トランジスタＴ３と、プルダウン制御薄膜トランジスタＴ４と、蓄積コンデンサＣ２と、第１のクロック信号入力端ＣＫと、第２のクロック信号入力端ＣＫＢと、入力端Ｉｎｐｕｔと、リセット端Ｒｅｓｅｔと、出力端Ｏｕｔｐｕｔと、を有し、プルアップノード（ＰＵ点）はＴ１のゲート電極に接続されるノードであり、プルダウンノード（ＰＤ点）はＴ２のゲート電極に接続されるノードであり、且つ、入力端Ｉｎｐｕｔから初期信号ＳＴＶが入力され、ＶＧＬは低レベルである。図２は、図１に示された基本的なシフトレジスタユニットが作業するときの各信号のシーケンス図であり、ＶＧＨは高レベルである。
【０００４】
増強型ＴＦＴ技術を用いて当該基本的なシフトレジスタユニットの回路を作成する場合、図２の実線部分に示されたように、当該基本的なシフトレジスタユニットの回路は正常に作業でき、酸化物トランジスタ（空乏型トランジスタ）で当該回路を作成する場合、図２の破線部分に示されたように、プルダウントランジスタが切断されないため、回路が失効する。
【０００５】
増強型トランジスタと空乏型トランジスタの区別は図３と図４に示されている。図３は増強型トランジスタの特性曲線図であり、図３の縦軸は増強型トランジスタのドレイン電極電流ｉＤであり、図３の横軸は増強型トランジスタのゲート・ソース電圧Ｖｇｓであり、図３からわかるように、Ｖｇｓがゼロのとき、ｉＤはゼロであり、即ちＶｇｓがゼロのとき、増強型トランジスタは完全に切断されることになる。図４は空乏型トランジスタの特性曲線図であり、同様に、図４の縦軸は空乏型トランジスタのドレイン電極電流ｉＤであり、図４の横軸は空乏型トランジスタのゲート・ソース電圧Ｖｇｓであるが、図４に示すように、ＶｇｓがゼロのときにｉＤはゼロよりもはるかに大きく、ゲート・ソース電圧Ｖｇｓが−６ＶになったときにようやくｉＤがゼロになる。したがって、Ｖｇｓが０のときに空乏型トランジスタは依然として導通状態であり、切断できない。よって現存のａ−ｓｉ技術またはｐ−ｓｉ技術の正常に作業できる回路が酸化物トランジスタを応用して作成されるときは、酸化物トランジスタが切断できず、漏洩電流が大きいため、図１に記載する従来の基本的なシフトレジスタユニットの回路を適用できない。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、空乏型ＴＦＴの漏洩電流のシフトレジスタに与える影響の問題を解決することができるシフトレジスタユニット、シフトレジスタ及び表示装置を提供することを主な目的とする。
【課題を解決するための手段】
【０００７】
上記の目的を果たすため、本発明は、シフトレジスタユニットであって、プルアップノードに接続され、評価段階でプルアップノードを高レベルまで引き上げ、リセット段階でプルアップノードを第１の低レベルまで引き下げる第１の出力制御モジュールと、プルダウンノードに接続され、リセット段階と非作業段階でプルダウンノードを高レベルまで引き上げる第２の出力制御モジュールと、プルアップノード、プルダウンノード、桁上げ信号出力端、駆動信号出力端にそれぞれ接続され、出力桁上げ信号と駆動信号を段分けすることにより、前記駆動信号を評価段階で高レベルに維持させ、リセット段階、プリチャージ段階、非作業段階で低レベルに維持させる段分け出力モジュールと、前記第１の低レベル出力端と前記第１の薄膜トランジスタのソース電極の間に接続され、評価段階で前記第１の出力制御モジュールにより前記プルアップノードのレベルを高レベルに維持させるプルアップノードレベル維持コンデンサと、を有するシフトレジスタユニットを提供する。
【０００８】
実施するとき、前記第１の出力制御モジュールは、第１の薄膜トランジスタと、第２の薄膜トランジスタと、第３の薄膜トランジスタと、第４の薄膜トランジスタとを有し、前記第１の薄膜トランジスタはゲート電極とドレイン電極が前記入力端に接続され、ソース電極が前記第２の薄膜トランジスタのドレイン電極に接続され、前記第２の薄膜トランジスタはゲート電極が前記入力端に接続され、ソース電極が前記プルアップノードに接続され、前記第３の薄膜トランジスタはゲート電極がリセット端に接続され、ソース電極が前記第４の薄膜トランジスタのドレイン電極と第１の薄膜トランジスタのソース電極にそれぞれ接続され、ドレイン電極が前記プルアップノードに接続され、前記第４の薄膜トランジスタはゲート電極が前記リセット端に接続され、ソース電極が第１の低レベル出力端に接続される。
【０００９】
実施するとき、前記段分け出力モジュールは、プリチャージ段階、リセット段階、非作業段階で前記第１の出力制御モジュールと第２の出力制御モジュールの制御のもとで桁上げ信号出力端で第１の低レベルを出力させ、且つ評価段階で前記第１の出力制御モジュールと第２の出力制御モジュールの制御のもとで桁上げ信号出力端で高レベルを出力させる桁上げ出力ユニットと、評価段階で前記第１の出力制御モジュールと第２の出力制御モジュールの制御のもとで駆動信号出力端で高レベルを出力させ、且つプリチャージ段階、リセット段階と非作業段階で前記第１の出力制御モジュールと第２の出力制御モジュールもとで駆動信号出力端で第２の低レベルを出力させる駆動出力ユニットと、を有する。
【００１０】
実施するとき、前記桁上げ出力ユニットは第１の桁上げ出力薄膜トランジスタと、第２の桁上げ出力薄膜トランジスタとを有し、前記駆動出力ユニットは第１の駆動薄膜トランジスタと、第２の駆動薄膜トランジスタと、ブートストラップコンデンサと、を有し、前記第１の桁上げ出力薄膜トランジスタは、ゲート電極が前記第１の出力制御モジュールに接続され、ソース電極が前記桁上げ信号出力端に接続され、ドレイン電極がクロック信号入力端に接続され、前記第２の桁上げ出力薄膜トランジスタは、ゲート電極が前記第２の出力制御モジュールに接続され、ソース電極が第１の低レベル出力端に接続され、ドレイン電極が前記桁上げ信号出力端に接続され、前記第１の駆動薄膜トランジスタのゲート電極とソース電極の間に前記ブートストラップコンデンサが並列接続され、前記第１の駆動薄膜トランジスタは、ゲート電極が前記第１の出力制御モジュールに接続され、ソース電極が前記駆動信号出力端に接続され、ドレイン電極が前記クロック信号入力端に接続され、前記第２の駆動薄膜トランジスタは、ゲート電極が前記第２の出力制御モジュールに接続され、ソース電極が第２の低レベル出力端に接続され、ドレイン電極が前記駆動信号出力端に接続される。
【００１１】
実施するとき、第２の低レベルは第１の低レベルより大きい。
【００１２】
実施するとき、前記第２の出力制御モジュールはプルダウン制御薄膜トランジスタと、プルダウンコンデンサと、を有し、前記プルダウン制御薄膜トランジスタは、ゲート電極が前記プルアップノードに接続され、ソース電極が第１の低レベル出力端に接続され、ドレイン電極が前記プルダウンノードと前記プルダウンコンデンサの第１端にそれぞれ接続され、前記プルダウンコンデンサの第２端は前記クロック信号入力端に接続される。
【００１３】
実施するとき、前記第１の桁上げ出力薄膜トランジスタ、前記第２の桁上げ出力薄膜トランジスタ、前記第１の駆動薄膜トランジスタ及び前記第２の駆動薄膜トランジスタはいずれも空乏型薄膜トランジスタである。
【００１４】
本発明は、さらに、シフトレジスタであって、複数段の上記のシフトレジスタユニットを有し、最初の段のシフトレジスタユニット以外の、各段のシフトレジスタユニットの入力端は一段上のシフトレジスタユニットの桁上げ信号出力端に接続され、最後の段のシフトレジスタユニット以外の、各段のシフトレジスタユニットのリセット端は一段下のシフトレジスタユニットの桁上げ信号出力端に接続され、最初の段のシフトレジスタユニットの入力端には初期信号が接続され、最後の段のシフトレジスタユニットのリセット端には最後の段のシフトレジスタユニットより出力される駆動信号が接続されるシフトレジスタを提供する。
【００１５】
本発明は、さらに、表示装置であって、上記のシフトレジスタを有する表示装置を提供する。
【００１６】
従来技術に比べ、本発明に記載するシフトレジスタユニット、シフトレジスタ及び表示装置は、プルアップノードレベル維持コンデンサを応用して評価段階でプルアップノードのレベルを高レベルに維持させることにより、前記段分け出力モジュールが有する、プルアップノードに接続されるプルアップ駆動のための薄膜トランジスタのソース電極の既存電位を安定させ、ゲート電極のレベルをプルダウンするときに、プルアップ駆動のための薄膜トランジスタにおいてゲート電極とソース電極の電圧をゼロより小さくするとともに閾値電圧より小さくし、これにより、空乏型トランジスタは切断状態になり、漏洩電流を大幅に減少させ、プルアップノードのレベルがプルダウンされるのを防止することによって空乏型シフトレジスト回路の漏電の問題を解決し、シフトレジスタユニットの正常な作業を保証し、且つ、段分け出力モジュールを採用し、桁上げ信号と駆動信号を段分け出力することにより、前記駆動信号を評価段階で高レベルに維持させ、リセット段階、プリチャージ段階及び非作業段階で低レベルに維持させることにより、空乏型ＴＦＴの漏洩電流の問題がシフトレジスタユニットの駆動信号に与える影響を解決する。
【図面の簡単な説明】
【００１７】
【図１】従来の基本的なシフトレジスタユニットの回路図である。
【図２】当該基本的なシフトレジスタユニットが作業するときの各信号のシーケンス図である。
【図３】増強型トランジスタの特性曲線図である。
【図４】空乏型トランジスタの特性曲線図である。
【図５】本発明に記載するシフトレジスタユニットの第１の実施例の回路図である。
【図６】本発明に記載するシフトレジスタユニットの第２の実施例の回路図である。
【図７】本発明に記載するシフトレジスタユニットの第３の実施例の回路図である。
【図８】本発明に記載するシフトレジスタユニットの第３の実施例の回路図が作業するときの各信号のシーケンス図である。
【図９】本発明に記載するシフトレジスタユニットの第４の実施例の回路図である。
【図１０】本発明に記載するシフトレジスタの一つの実施例の回路図である。
【発明を実施するための形態】
【００１８】
本発明の目的、技術方案、メリットを更に明確にわかりやすく表現するため、以下に図面と具体的な実施例を用いて本発明を更に詳しく説明する。
【００１９】
本発明は、シフトレジスタユニット、シフトレジスタ、表示装置であって、空乏型ＴＦＴの漏洩電流の問題がシフトレジスタに与える影響を解決することができるシフトレジスタユニット、シフトレジスタ、表示装置を提供する。
【００２０】
図５に示すように、本発明に記載するシフトレジスタユニットの第１の実施例は、プルアップノードＰＵに接続され、評価段階でプルアップノードを高レベルまで引き上げ、リセット段階でプルアップノードを第１の低レベルまで引き下げる第１の出力制御モジュール５１と、プルダウンノードＰＤに接続され、リセット段階と非作業段階でプルダウンノードを高レベルまで引き上げる第２の出力制御モジュール５２と、を有し、前記第１の出力制御モジュール５１は第１の薄膜トランジスタＴ１と、第２の薄膜トランジスタＴ２と、第３の薄膜トランジスタＴ３と、第４の薄膜トランジスタＴ４と、を有し、前記第１の薄膜トランジスタＴ１は、ゲート電極とドレイン電極が入力端Ｉｎｐｕｔ（ｎ）に接続され、ソース電極が前記第２の薄膜トランジスタＴ２のドレイン電極に接続され、前記第２の薄膜トランジスタＴ２は、ゲート電極が前記入力端Ｉｎｐｕｔ（ｎ）に接続され、ソース電極が前記プルアップのノードＰＵに接続され、前記第３の薄膜トランジスタＴ３は、ゲート電極がリセット端ＲＳＴ（ｎ）に接続され、ソース電極はそれぞれ前記第４の薄膜トランジスタＴ４のドレイン電極と第１の薄膜トランジスタＴ１のソース電極に接続され、ドレイン電極は前記プルアップノードＰＵに接続され、前記第４の薄膜トランジスタＴ４は、ゲート電極がリセット端ＲＳＴ（ｎ）に接続され、ソース電極が第１の低レベル出力端に接続され、本発明に記載するシフトレジスタユニットの第１の実施例は、さらに、プルアップノード（ＰＵ点）、プルダウンノード（ＰＤ点）、桁上げ信号出力端ＣＡ（ｎ）、駆動信号出力端ＯＵＴ（ｎ）にそれぞれ接続され、桁上げ信号と駆動信号を段分け出力することにより、前記駆動信号を評価段階で高レベルに維持させ、リセット段階、プリチャージ段階、非作業段階で低レベルに維持させる段分け出力モジュール５３と、前記第１の低レベル出力端と前記第１の薄膜トランジスタＴ１のソース電極の間に接続され、評価段階で前記第１の出力制御モジュール５１により前記プルアップノード（ＰＵ点）のレベルを高レベルに維持させるプルアップノードレベル維持コンデンサＣ１と、を有し、本発明に記載のシフトレジスタユニットの第１の実施例の桁上げ信号出力端は一段下のシフトレジスタユニットの入力端Ｉｎｐｕｔ（ｎ＋１）に接続され、さらに一段上のシフトレジスタユニットのリセット端ＲＳＴ（ｎ−１）に接続され（図５に示されない）、Ｍ点は前記第１の薄膜トランジスタＴ１のソース電極に接続されるノードであり、前記第１の低レベル出力端は第１の低レベルＶＧＬ１を出力する。
【００２１】
本発明に記載のシフトレジスタユニットの第１の実施例は、主にプルアップノードレベル維持コンデンサＣ１を採用して評価段階で前記プルアップノード（ＰＵ点）のレベルを高レベルに維持させる。具体的な操作は、主に、コンデンサＣ１によってＰＵ点に接続された薄膜トランジスタ（図５に示されない）のソース電極の既存電位を安定させ、ゲート電極のレベルをプルダウンするときに、当該薄膜トランジスタにおいてゲート電極とソース電極の電圧をゼロより小さくするとともに閾値電圧より小さくし、これにより、空乏型トランジスタは切断状態になり、漏洩電流を大幅に減少させ、ＰＵ点のレベルがプルダウンされるのを防止することによって空乏型シフトレジスト回路の漏電の問題を解決し、シフトレジスタユニットの正常な作業を保証する。
【００２２】
且つ、本発明に記載するシフトレジスタユニットの第１の実施例において、段分け出力モジュール５３を採用し、桁上げ信号と駆動信号を段分け出力することにより、前記駆動信号を評価段階で高レベルに維持させ、リセット段階、プリチャージ段階及び非作業段階で低レベルに維持させることにより、空乏型ＴＦＴの漏洩電流の問題がシフトレジスタユニットの駆動信号に与える影響を解決する。
【００２３】
図６に示すのは、本発明に記載するシフトレジスタユニットの第２の実施例の回路図である。本発明に記載するシフトレジスタユニットの第２の実施例は本発明に記載のシフトレジスタユニットの第１の実施例に基づく。当該第２の実施例において、前記段分け出力モジュール５３は駆動出力ユニット５３１と、桁上げ出力ユニット５３２と、を有し、前記桁上げ出力ユニット５３２は第１の低レベル出力端を採用して駆動し、前記駆動出力ユニット５３１は第２の低レベル出力端を採用して駆動し、前記桁上げ出力ユニット５３２は、プリチャージ段階、リセット段階、非作業段階で前記第１の出力制御モジュール５１の制御のもとで桁上げ信号出力端ＣＡ（ｎ）で第１の低レベルＶＧＬ１を出力させ、且つ評価段階で第２の出力制御モジュールの制御のもとで桁上げ信号出力端で高レベルを出力させ、前記駆動出力ユニット５３１は、評価段階で前記第２の出力制御モジュール５２と第１の出力制御モジュール５１の制御のもとで駆動信号出力端ＯＵＴ（ｎ）で高レベルを出力させ、リセット段階で第１の出力制御モジュール５１と第２の出力制御モジュール５２の制御のもとで駆動信号出力端ＯＵＴ（ｎ）で第２の低レベルＶＧＬ２を出力させる。
【００２４】
前記第１の低レベル出力端は第１の低レベルＶＧＬ１を出力し、前記第２の低レベル出力端は第２の低レベルＶＧＬ２を出力し、前記第１の低レベルＶＧＬ１と第２の低レベルＶＧＬ２は相違するため、空乏型ＴＦＴの漏洩電流の問題がシフトレジスタに与える影響を解決する。
【００２５】
図７に示すのは、本発明に記載するシフトレジスタユニットの第３の実施例の回路図である。本発明に記載のシフトレジスタユニットの第３の実施例は本発明に記載するシフトレジスタユニットの第２の実施例に基づく。当該第３の実施例において、前記桁上げ出力ユニット５３２は第１の桁上げ出力薄膜トランジスタＴ５と第２の桁上げ出力薄膜トランジスタＴ６と、を有し、前記駆動出力ユニット５３１は第１の駆動薄膜トランジスタＴ７と、第２の駆動薄膜トランジスタＴ８と、ブートストラップコンデンサＣ２と、を有し、前記第１の桁上げ出力薄膜トランジスタＴ５は、ゲート電極が前記第１の出力制御モジュール５１に接続され、ソース電極が前記桁上げ出力端ＣＡ（ｎ）に接続され、ドレイン電極がクロック信号入力端に接続され、前記第１の駆動薄膜トランジスタＴ７のゲート電極とソース電極の間に前記ブートストラップコンデンサＣ２が並列接続され、前記第１の駆動薄膜トランジスタＴ７は、ゲート電極が前記第１の出力制御モジュール５１に接続され、ソース電極が前記駆動信号出力端ＯＵＴ（ｎ）に接続され、ドレイン電極が前記クロック信号入力端に接続され、前記第２の桁上げ出力薄膜トランジスタＴ６は、ゲート電極が前記第２の出力制御モジュール５２に接続され、ソース電極が第１の低レベル出力端に接続され、ドレイン電極が前記桁上げ信号出力端ＣＡ（ｎ）に接続され、前記第２の駆動薄膜トランジスタＴ８は、ゲート電極が前記第２の出力制御モジュール５２に接続され、ソース電極が第２の低レベル出力端に接続され、ドレイン電極が前記駆動信号出力端ＯＵＴ（ｎ）に接続され、前記第１の出力制御モジュール５１は、さらに、第１の低レベル出力端と前記入力端Ｉｎｐｕｔ（ｎ）にそれぞれ接続され、前記第２の出力制御モジュール５２は、さらに、第１の低レベル出力端に接続される。
【００２６】
さらに、Ｔ５、Ｔ６、Ｔ７、Ｔ８はいずれもｎ型ＴＦＴ（薄膜トランジスタ）であり、さらに、前記第１の桁上げ出力薄膜トランジスタＴ５、前記第２の桁上げ出力薄膜トランジスタＴ６、前記第１の駆動薄膜トランジスタＴ７、前記第２の駆動薄膜トランジスタＴ８はいずれも空乏型薄膜トランジスタであり、クロック信号入力端はクロック信号ＣＫを入力し、前記第１の低レベル出力端は第１の低レベルＶＧＬ１を出力し、前記第２の低レベル出力端は第２の低レベルＶＧＬ２を出力し、且つＶＧＬ１＜ＶＧＬ２である。
【００２７】
本発明に記載するシフトレジスタユニットの第３の実施例において、ＰＵ点は前記第１の桁上げ出力制御薄膜トランジスタＴ５のゲート電極に接続されたノードであり、ＰＤ点は前記第２の桁上げ出力制御薄膜トランジスタＴ６のゲート電極に接続されたノードである。ＰＵ点の電位、ＰＤ点の電位はそれぞれ第１の出力制御モジュール５１、第２の出力制御モジュール５２によって制御される。
【００２８】
本発明に記載するシフトレジスタユニットの第３の実施例は二つの異なるプルダウン電位ＶＧＬ１、ＶＧＬ２を使用し、プルダウン電位ＶＧＬ２は駆動信号の出力に用いられ、プルダウン電位ＶＧＬ１はフィードバックと桁上げ信号の出力に用いられ、且つＶＧＬ２はＶＧＬより大きく、同時に本段のシフトレジスタユニットの入力部分とリセット部分は二つのＴＦＴによる直列接続を使用し、二つのＴＦＴの中間は連結され、コンデンサＣ１とＭ点で接続される。また、本発明に記載するシフトレジスタユニットの第３の実施例に必要なクロック信号ＣＫは、高レベルがＶＧＨであり、低レベルがＶＧＬ１であり、第２の出力制御モジュール５２が出力する信号はＰＤ点に作用し、高レベルがＶＧＨであり、低レベルがＶＧＬ１であり、本段のシフトレジスタユニットと一段上のシフトレジスタユニットのリセット端ＲＳＴ（ｎ−１）及び一段下のシフトレジスタユニットの入力端Ｉｎｐｕｔ（ｎ＋１）との接続から、本段のシフトレジスタユニットの入力端Ｉｎｐｕｔ（ｎ）とリセット端ＲＳＴ（ｎ）が受け付けた信号の高レベル、低レベルはそれぞれＶＧＨ，ＶＧＬ１であることがわかる。
【００２９】
図８に示すように、本発明に記載するシフトレジスタユニットの第３の実施例の作業手順は以下の三つの段階に分かれる：
第１の段階であるプリチャージ段階Ｓ１：クロック信号入力端とリセット端ＲＳＴ（ｎ）は第１の低レベルＶＧＬ１を出力し、入力端Ｉｎｐｕｔ（ｎ）は高レベルＶＧＨを出力し、したがってＴ１、Ｔ２はオンになり、ＰＵ点を通じてブートストラップコンデンサＣ２を充電するとともに、Ｍ点を通じてＣ１を充電する。Ｔ４のソース電極電圧はＶＧＬ１であるとともに、ＲＳＴ（ｎ）の電位もＶＧＬ１であるため、Ｔ４については、Ｖｇｓ（ゲート電極）は０であり、Ｔ４は一定のオン状態であり（特性曲線によれば、線形区域にあることがわかり、一定の電気抵抗を有する）、入力端Ｉｎｐｕｔ（ｎ）がＣ１を充電するにつれて、Ｍ点の電位がすぐに上昇し、Ｔ３については、ソース電極の電位はＭ点の電位であり、Ｔ３のゲート電極の電位はＶＧＬ１であるため、Ｔ３のＶｇｓは０より小さく、Ｍ点の電位が一定値以上まで上昇したとき、Ｔ３は完全に切断され、そしてＴ３が切断されるため、ＰＵ点の電位はすぐにＶＧＨに達し、ＰＤ点の電位がＶＧＬ１になり、Ｔ６のＶｇｓが０になり、Ｔ６はオンになり、Ｔ８については、ＶＧＬ２がＶＧＬ１より大きいため、Ｔ８のＶｇｓは０より小さくなり、よってＴ８は切断される。ＰＵ点の電位が上昇するため、Ｔ５、Ｔ７はオンになり、ＯＵＴ（ｎ）は低レベルＶＧＬ１を出力し、ＣＡ（ｎ）は低レベルＶＧＬ１を出力し、
第２の段階である評価段階Ｓ２：ＣＫは高レベルまでジャンプし、入力端Ｉｎｐｕｔ（ｎ）の電位は第１の低レベルＶＧＬ１までジャンプし、ＲＳＴ（ｎ）は依然として第１の低レベルＶＧＬ１を出力し、Ｔ１のＶｇｓとＴ４のＶｇｓは０であり、したがってＴ１とＴ４は一定のオン状態となる（線形区域にあり、一定の電気抵抗を有する）。Ｔ２のゲート電極の電位とＴ３のゲート電極の電位はいずれもＶＧＬ１であり、Ｔ２のソース電極の電位とＴ３のソース電極の電位はＭ点の電位であり、Ｍ点はＣ１に接続されるため、Ｃ１はＴ１を通じてＴ４に緩やかに放電するが、Ｍ点の電位はすぐにＶＧＬ１にジャンプするのではなく緩やかに下がるため、Ｃ１の蓄電値がある一定の値に達している限り、半パルス幅の時間内にＣ１の両端の電位差はＶＧＬ１より一定の値大きいことを保つことができ、したがってＴ２のゲート・ソース電圧ＶｇｓとＴ３のゲート・ソース電圧Ｖｇｓは０より小さく、且つそれが切断状態であることを保証でき、Ｔ２とＴ３の切断はＰＵ点の電位を引き続き高レベルに保つことができ、したがってＴ５とＴ７は引き続きオンであり、ＰＤ点の電位は引き続き低レベルＶＧＬ１に保たれ、したがってＴ８は引き続き切断であり、Ｔ６は一定のオン状態に保たれ、このときＣＫは高レベルであり、Ｃ２を通じてＰＵ点の電位をさらに高め、Ｔ５とＴ７は更にオンになり、したがってＯＵＴ（ｎ）は高レベルＶＧＨを出力し、同時にＣＡ（ｎ）は高レベルＶＧＨを出力し、
第３の段階であるリセット段階Ｓ３：ＣＫは第１の低レベルＶＧＬ１にジャンプし、ＲＳＴ（ｎ）とＰＤ点は高レベルＶＧＨを出力し、したがってＴ６とＴ８は十分にオンになり、したがってＰＵ点とＭ点の電位はＶＧＬ１まで引き下げられ、Ｔ６とＴ８のオンはＯＵＴ（ｎ）でＶＧＬ２を出力させ、ＣＡ（ｎ）はＶＧＬ１を出力し、
以上でシフトレジスタユニットの操作が終了するが、ＰＵ点の電位はＶＧＬ１まで引き下げられた後、ＯＵＴ（ｎ）はＶＧＬ２を出力し、Ｔ７のＶｇｓは０より小さく、Ｔ７が切断になるため、ＣＫが再び高レベルになったときにはＯＵＴ（ｎ）の出力に影響することはない。そしてＴ５はセミオンになる可能性があるが、Ｔ６がオンであるため、ＣＡ（ｎ）はＶＧＬ１を出力する。
【００３０】
図９は本発明に記載するシフトレジスタユニットの第４の実施例の回路図である。本発明に記載するシフトレジスタユニットの第４の実施例は本発明に記載するシフトレジスタユニットの第３の実施例に基づく。
【００３１】
図９に示すように、当該第４の実施例において、前記第２の出力制御モジュール５２はプルダウン制御薄膜トランジスタＴ９とプルアップコンデンサＣ３とを有し、プルダウン制御薄膜トランジスタＴ９は、ゲート電極が前記プルアップノード（ＰＵ点）に接続され、ソース電極が第１の低レベル出力端に接続され、ドレイン電極はそれぞれ前記プルダウンノード（ＰＤ点）と前記プルアップコンデンサＣ３の第１端に接続され、前記プルアップコンデンサＣ３の第２端は前記クロック信号入力端に接続される。
【００３２】
本発明の第２の出力制御モジュール５２には様々な方案があり、図９に記載する第２の出力制御モジュールは一つの実施例であるが、第２の出力制御モジュールの差異は本発明と他の方案との実質的な区別ではなく、本発明の技術案を使用する限り、第２の出力制御モジュールがいかなる実施例を使用したとしても、本発明の保護範囲に含まれることに注意すべきである。
【００３３】
本発明は、さらに、シフトレジスタであって、複数段の上記のシフトレジスタユニットを有し、最初の段のシフトレジスタユニット以外の、各段のシフトレジスタユニットの入力端は一段上のシフトレジスタユニットの桁上げ信号出力端に接続され、最後の段のシフトレジスタユニット以外の、各段のシフトレジスタユニットのリセット端は一段下のシフトレジスタユニットの桁上げ信号出力端に接続され、最初の段のシフトレジスタユニットの入力端には初期信号が接続され、最後の段のシフトレジスタユニットのリセット端には最後の段のシフトレジスタユニットより出力される駆動信号が接続されるシフトレジスタを提供する。
【００３４】
図１０に示すように、本発明のシフトレジスタの一つの実施例はＮ段のシフトレジスタユニットが接続されて構成され、アクティブマトリックの行スキャナとして、通常に、Ｎはアクティブマトリックスの行数であり、Ｎは正の整数であり、Ｓ１、Ｓ２・・・、Ｓｎ、・・・、ＳＮはそれぞれ第１段のシフトレジスタユニット、第２段のシフトレジスタユニット、第ｎ段のシフトレジスタユニット、第Ｎ段のシフトレジスタユニットを示し、第１のクロック信号入力端が出力するクロック信号と第２のクロック信号入力端に入力されるクロック信号は反対であり、デューティ比は５０％であり、最初の段のシフトレジスタユニットの入力端ＩＮには初期パルス信号ＳＴＶを接続し、ＳＴＶは高レベルが有効であり、最後の段のシフトレジスタユニットのリセット端には最後の段のシフトレジスタユニットより出力される駆動信号を接続し、最初の段のシフトレジスタユニットの以外の、各段のシフトレジスタユニットの入力端は一段上のシフトレジスタユニットの桁上げ信号出力端に接続され、各段のシフトレジスタは、それぞれ、一段下のシフトレジスタユニットの入力端Ｉｎｐｕｔ（ｎ＋１）と一段上のシフトレジスタユニットのリセット端ＲＳＴ（ｎ−１）に接続される桁上げ信号入力端と、アクティブマトリックの行スキャンラインＧｎに接続される駆動信号出力端であるＯＵＴ（ｎ）と、の二つの出力端を有する。ただし、ｎは正の整数且つＮより小さくまたはＮに相当する値であり、隣接する二段のシフトレジスタユニットのクロック制御信号の位相が反対であり、たとえば、第１のシフトレジスタユニットのクロック入力端にクロック信号ＣＫが接続される場合、当該第１のシフトレジスタユニットに隣接する第２段のシフトレジスタユニットのクロック信号入力端はクロック信号ＣＫＢに接続され、クロック信号ＣＫとクロック信号ＣＫＢは互いに位相が反対である。
【００３５】
本発明の実施例は、さらに、以上の実施例に記載するレジスタを有する表示装置を提供し、前記表示装置には液晶表示装置、たとえば液晶パネル、液晶テレビ、携帯電話、液晶ディスプレイが含まれる。液晶表示装置のほか、前記表示装置にはさらに有機発光ディスプレイ又は他の種類の表示装置、たとえば電子閲覧機なども含まれる。当該シフトレジスタは表示装置のスキャン回路またはゲート駆動回路として逐行スキャン機能を提供し、スキャン信号を表示エリアに送信することができる。
【００３６】
以上の説明は本発明にとって説明的なものに過ぎず、非制限的であり、当業者は添付の特許請求の範囲によって限定された趣旨または範囲を逸脱しない限り、様々な修正、変更または均等な実施をすることができ、これらはいずれも本発明の保護範囲に含まれることを理解すべきである。
【符号の説明】
【００３７】
５１…  第１の出力制御モジュール
５２…  第２の出力制御モジュール
５３…  段分け出力モジュール
５３１…  駆動出力ユニット
５３２…  桁上げ出力ユニット
【図１】
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【図２】
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【図３】
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【図４】
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【図８】
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【図９】
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【図１０】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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