(57)【要約】  シフトレジスタ回路は、各段は出力信号を出力負荷に供給するためである複数の段を有し、前記出力信号を高電圧レールに引き上げるためのプルアップトランジスタ及び前記出力信号を低電圧レールに引き下げるためのプルダウントランジスタを有する。各段は、前記プルアップ及びプルダウントランジスタの少なくとも１つのゲートを制御するためのしきい値電圧補償信号を供給するために、前記プルアップ及びプルダウントランジスタの少なくとも１つのしきい値電圧をサンプリングする、並びに前記サンプリングされたしきい値電圧を制御電圧のオフセットに加えるための回路を有する。これは、特にそれのしきい値電圧のドリフトが補償されなければならない薄膜トランジスタ（例えばプルダウン薄膜トランジスタ）にしきい値電圧のサンプリングを提供する。
2010534380.tif 000002
【特許請求の範囲】
【請求項１】
各段は出力信号を出力負荷に供給するためである複数の段を有し、並びに前記出力信号を高電圧レールに引き上げるためのプルアップトランジスタ及び前記出力信号を低電圧レールに引き下げるためのプルダウントランジスタを有するシフトレジスタ回路において、
前記各段は、前記プルアップ及びプルダウントランジスタの少なくとも１つのゲートを制御するためのしきい値電圧補償信号を供給するために、前記プルアップ及びプルダウントランジスタの少なくとも１つのしきい値電圧をサンプリングする、並びに前記サンプリングされたしきい値電圧を容量性結合により制御電圧に加えるための回路を有し、
前記回路は、ターンオン信号を発生させるための前記サンプリングされたしきい値電圧に電圧ステップを適用し、及びターンオフ信号を発生させるための前記サンプリングしきい値電圧に逆の符号の電圧ステップを適用するのに適する
シフトレジスタ回路。
【請求項２】
前記サンプリング回路は、前記段の制御電圧入力部と、前記プルアップ及びプルダウントランジスタの前記少なくとも１つの前記ゲートとの間において直列にサンプリングコンデンサを有する請求項１に記載の回路。
【請求項３】
前記サンプリング回路は、前記サンプリングコンデンサの一方の側を前記低電圧線に結合するための第１のスイッチ及び前記サンプリングコンデンサの他方の側を前記高電圧レールに結合するための第２のスイッチを有する請求項２に記載の回路。
【請求項４】
前記サンプリング回路はさらに、前記高電圧レールの電圧を高めるための、前記第２のスイッチに関連するチャージポンプ回路を有する請求項３に記載の回路。
【請求項５】
前記サンプリング回路は、前記プルアップ及びプルダウントランジスタの前記少なくとも１つの前記ゲート及びドレインを短絡させるため、又は前記プルアップ及びプルダウントランジスタの前記少なくとも１つを再現するのに使用されるトランジスタのゲート及びドレインを短絡させるための第３のスイッチを有する請求項３に記載の回路。
【請求項６】
前記第３のスイッチを制御するための前記制御線と前記サンプリングコンデンサの前記他方の側との間に接続されるコンデンサをさらに有する請求項５に記載の回路。
【請求項７】
前記低電圧線は低電圧レールからなり、前記サンプリング回路は、前記電力レール間において直列に接続される第４のスイッチ及び第５のスイッチを有し、前記第４及び第５のスイッチ間の接合はコンデンサの一方の側に接続され、前記コンデンサの他方の側は、前記プルアップ及びプルダウントランジスタの前記少なくとも１つのゲートに接続されている請求項１乃至５の何れか一項に記載の回路。
【請求項８】
前記第１のスイッチは、基準電力線と前記サンプリングコンデンサの前記一方の側との間において、前記しきい値電圧が前記基準電力線の電圧に対しサンプリングされるように接続され、前記サンプリングコンデンサの前記一方の側と低電圧レールとの間に他のスイッチが接続されている請求項５に記載の回路。
【請求項９】
前記プルアップ及びプルダウントランジスタの前記少なくとも１つのゲートへ若しくは当該ゲートからの漏れ電流の流れる方向又は大きさを制御するためであり、前記プルアップ及びプルダウントランジスタの前記少なくとも１つのゲートと電源線との間に接続される、漏れ電流制御回路をさらに有する請求項１乃至８の何れか一項に記載の回路。
【請求項１０】
前記漏れ電流制御回路は、ゲートが接続され、２つのトランジスタ間の直列接続に制御電圧線を備える前記２つのトランジスタを直列に有する請求項９に記載の回路。
【請求項１１】
前記漏れ電流制御回路は、前記２つのトランジスタの１つのソース及びドレイン端子に接続されるゲート及びソース端子を備える第３のトランジスタをさらに有する請求項１０に記載の回路。
【請求項１２】
前記漏れ電流制御回路は、前記プルアップ及びプルダウントランジスタの前記少なくとも１つのゲートと、前記電源線との間に接続されるトランジスタを有し、前記電源線は、トライステート電源を有する、及び前記漏れ電流制御回路はさらに、前記電源が高インピーダンス状態に切り替わるとき、前記トランジスタに印加される電圧を制御するための制御電圧線を有する請求項９に記載の回路。
【請求項１３】
前記漏れ電流制御回路はさらに、前記トランジスタの前記ソース及びドレイン端子に接続されるゲート及びソース端子を備える第２のトランジスタを有する請求項１２に記載の回路。
【請求項１４】
前記プルアップ及びプルダウントランジスタの少なくとも１つのしきい値電圧をサンプリングするための回路は、前記プルアップ及びプルダウントランジスタの前記少なくとも１つを含んでいる請求項１乃至１３の何れか一項に記載の回路。
【請求項１５】
前記プルアップ及びプルダウントランジスタの前記少なくとも１つのしきい値電圧をサンプリングするための回路は、前記プルアップ及びプルダウントランジスタの少なくとも１つの行動を再現するのに使用されるトランジスタを含んでいる請求項１乃至１３の何れか一項に記載の回路。
【請求項１６】
各段は、入力セクション及び出力セクションを有し、前記出力セクションは、前記プルアップ及びプルダウントランジスタ、並びに前記プルアップトランジスタのゲートと前記出力セクションとの間にブートストラップコンデンサを有する請求項１乃至１５の何れか一項に記載の回路。
【請求項１７】
前記各段の入力セクションは、
−先行する段の前記入力セクションの出力部に接続される第１の入力セクションの入力部、及び
−前記第１のブートストラップコンデンサを充電するためであり、前記第１の入力部により制御されるトランジスタ
を有する請求項１６に記載の回路。
【請求項１８】
非晶結シリコン技術を用いて実現される請求項１乃至１７の何れか一項に記載の回路。
【請求項１９】
アクティブマトリクスディスプレイピクセルのアレイ、
請求項１乃至１８の何れか一項に記載のシフトレジスタ回路を有する行駆動回路
を有するアクティブマトリクスディスプレイ装置。
【請求項２０】
アクティブマトリクス液晶表示装置を有する請求項１９に記載のアクティブマトリクスディスプレイ装置。
【請求項２１】
出力負荷に信号を供給するために多段のシフトレジスタ回路の出力を発生させる方法であり、前記シフトレジスタ回路の各段に対し、
−出力信号を高電圧レールに引き上げるためにプルアップトランジスタをオンに切り替えること、又は前記出力信号を低電圧レールに引き下げるためにプルアップトランジスタをオンに切り替えることにより、前記出力信号を発生させるステップを有する方法において、
前記方法はさらに、
−前記プルアップ及びプルダウントランジスタの少なくとも１つのしきい値電圧をサンプリングするステップ、
−前記プルアップ及びプルダウントランジスタの前記少なくとも１つのゲートを制御するためのターンオン信号を発生させるための、前記サンプリングされたしきい値電圧に第１の極性の電圧を印加するステップ、並びに
−前記プルアップ及びプルダウントランジスタの前記少なくとも１つのゲートを制御するためのターンオフ信号を発生させるための、前記サンプリングされたしきい値電圧に逆の第２の極性の電圧を印加するステップ
を有する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はシフトレジスタ回路、特にアクティブマトリックスディスプレイ装置の表示ピクセルに行電圧を供給するためのシフトレジスタ回路に関する。
【背景技術】
【０００２】
アクティブマトリックスディスプレイ装置は、行及び列に配されたピクセルのアレイを有し、各ピクセルは、少なくとも１つの薄膜駆動トランジスタ及び表示要素、例えば液晶セルを有する。これらピクセルの各行は１つの行導体を共有し、この行導体は、その行にあるピクセルの薄膜トランジスタのゲートに接続している。これらピクセルの各列は１つの列導体を共有し、その列導体にピクセル駆動信号が供給される。前記行導体にある信号が前記トランジスタをオン又はオフにするかを判断し、（前記行導体への高電圧パルスにより）トランジスタがオンになるとき、列導体からの信号は、液晶材料の範囲に伝えることを可能にして、これによりこの材料の光透過特性を変更する。
【０００３】
アクティブマトリックスディスプレイ装置のフレーム（フィールド）期間は、短期間にアドレッシングされるべきピクセルの行を必要とし、これは前記液晶材料を所望の電圧レベルに充電又は放電するために、前記トランジスタの電流駆動能力に対する要件を課す。これら電流要件を満たすために、前記薄膜トランジスタに供給されるゲート電圧は、かなりの電圧振幅に合わせて変動する必要がある。非晶質シリコンの駆動トランジスタの場合、この電圧振幅は約３０ボルトでよい。
【０００４】
前記行導体における大きな電圧振幅に対する要件は、高電圧の構成要素を用いて実現されるべき行駆動回路を必要とする。
【０００５】
表示ピクセルのアレイの基板と同じ基板に前記行駆動回路の構成要素を組み込むことにさらに関心がある。１つの可能性は、この技術が前記行駆動回路の高電圧回路の構成要素に簡単に適するので、ピクセルトランジスタに多結晶シリコンを使用することである。非晶質シリコン技術を使用して前記表示アレイを製造する費用の利点はこのとき失われる。
【０００６】
従って、非晶質シリコン技術を用いて実現され得る駆動回路を供給することに関心がある。しきい値電圧に関するストレス誘発性の変化（ドリフト）と同じく、非晶質シリコンのトランジスタの低い移動度は、非晶質シリコン技術を使用する駆動回路を実現することに関する深刻な困難が生じる。このストレス誘発性の変化は非直線的に、薄膜トランジスタのゲートに印加される電圧及びこの電圧のデューティーサイクルに比例する。
【０００７】
アクティブマトリックスディスプレイ装置において、ピクセルトランジスタは低いデューティーサイクルで動作するので、前記ドリフトは、行駆動回路のよりも大した問題ではない。低いデューティーサイクルで動作するトランジスタをさらに用いる方法で前記行駆動回路を設計することが提案され、これらは"高インピーダンスゲート駆動回路"として知られる。
【０００８】
前記行駆動回路は、シフトレジスタ回路として慣例的に実現され、この回路は各行導体に行電圧パルスを出力するよう動作する。
【０００９】
本質的に、シフトレジスタ回路の各段は、クロックされた高電力線と行導体との間に接続されるプルアップトランジスタを有し、このプルアップトランジスタはオンになり、行アドレスパルスを発生させるために前記行導体を前記クロックされた高電力線に結合する。プルダウントランジスタは、残りの時間、電圧をローに保つ。（直列に接続された駆動トランジスタであるにもかかわらず）前記行導体の電圧が前記電力線の電圧に達することを保証するために、出力トランジスタの浮遊容量を用いて、ブートストラップ効果の利点を得ることが知られている。これは米国特許番号US6052426号に述べられている。これらブートストラップ法は、回路の性能を向上させ、トランジスタ特性の変動に対する許容範囲を向上させる。これは回路の耐用年数の増大を引き起こす。
【００１０】
これら回路の実現はさらに、前記ブートストラップ効果のタイミングを制御するために、所与の行の制御信号として先行する行からの出力も使用する。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
トランジスタの性能の低下、特に高いデューティーサイクルで動作する及び従って通常はオンであるトランジスタの性能の低下は、回路の寿命を制限するという既知の回路が抱える問題が残っている。
【課題を解決するための手段】
【００１２】
本発明によれば、各段は出力信号を出力負荷に供給するためである複数の段を有し、並びに前記出力信号を高電圧レールに引き上げるためのプルアップトランジスタ及び前記出力信号を低電圧レールに引き下げるためのプルダウントランジスタを有するシフトレジスタ回路を提供し、ここで各段は、前記プルアップ及びプルダウントランジスタの少なくとも１つのゲートを制御するためのしきい値電圧補償信号を供給するために、前記プルアップ及びプルダウントランジスタの少なくとも１つのしきい値電圧をサンプリングする、並びに前記サンプリングされたしきい値電圧を容量性結合により制御電圧に加えるための回路を有し、前記回路は、ターンオン信号を発生させるための前記サンプリングされたしきい値電圧に電圧ステップを適用し、ターンオフ信号を発生させるための前記サンプリングされたしきい値電圧に逆の符号の電圧ステップを適用するのに適している。
【００１３】
本発明は、特にそのしきい値電圧のドリフトが補償されなければならない薄膜トランジスタ（例えばプルダウン薄膜トランジスタ）にしきい値電圧（Ｖｔ）のサンプリングを提供する。これは、しきい値電圧補償された制御電圧を発生させるため及び前記シフトレジスタ回路の各段に用いられる。
【００１４】
検出回路は、例えばフレームブランキング(frame blanking)中利用可能な時間に、低いデューティーサイクルで動作することができる。前記サンプリングされたしきい値電圧は、経年劣化(aging)に対する補償を提供するために、如何なる入力駆動信号に印加されることができる。
【００１５】
前記サンプリング回路は、前記段の制御電圧入力部と、前記プルアップ及びプルダウントランジスタの前記少なくとも１つのゲートとの間において直列にサンプリングコンデンサを有する。このようにして、前記コンデンサに供給される電圧は、前記入力電圧に加えられ、それにより補償機能を提供する。
【００１６】
前記サンプリング回路は、前記サンプリングコンデンサの一方の側を低電圧レールに結合するための第１のスイッチ及び前記サンプリングコンデンサの他方の側を高電圧レールに結合するための第２のスイッチを有する。これは、コンデンサが最大電圧に充電されることを可能にすると共に、サンプリングされたしきい値電圧を蓄積するために放電されることができる。
【００１７】
前記サンプリング回路はさらに、高電圧レールの電圧を高める(boosting)ための、前記第２のスイッチに関連するチャージポンプ(charge pump)回路を有する。これは、コンデンサが高レベルに充電されることができ、それにより高いしきい値電圧を蓄積することができるので、しきい値電圧のより広い範囲の補償を可能にする。
【００１８】
前記サンプリング回路は、前記プルアップ及びプルダウントランジスタの前記少なくとも１つのゲート及びドレインを短絡させるため、又は前記プルアップ及びプルダウントランジスタの前記少なくとも１つを再現するのに使用されるトランジスタのゲート及びドレインを短絡させるための第３のスイッチを有する。これは、サンプリングされるトランジスタをダイオード形態にし、しきい値電圧に達するまで、これはコンデンサ電圧を放電するのに使用されることができ、これがダイオード接続されたトランジスタの順方向バイアス電圧の降下に対応する。
【００１９】
コンデンサは、第３のスイッチを制御するための制御線と前記サンプリングコンデンサの前記他方の側との間に接続されることができる。前記制御線はステップ変化を導入するのに使用されることができ、電荷の共有を引き起こし、蓄積コンデンサに蓄積される電荷を変更する。
【００２０】
前記サンプリング回路は、前記電力レール間において直列に接続される第４のスイッチ及び第５のスイッチを有し、これら第４及び第５のスイッチ間の接合はコンデンサの一方の側に接続され、このコンデンサの他方の側は、前記プルアップ及びプルダウントランジスタの少なくとも１つのゲートに接続されている。これら追加のスイッチは、コンデンサに追加の補償要素を蓄積するのに使用されることができる。特に、（薄膜トランジスタをオンにするための）固定の正の電圧オフセット又は（薄膜トランジスタをオフにするための）固定の負の電圧オフセットのどちらか一方が前記サンプリングされたしきい値電圧に加えられることができる。
【００２１】
前記サンプリングされたしきい値電圧を変更するために第２のコンデンサを使用する代わりに、前記第１のスイッチは、基準電力線とサンプリングコンデンサの一方の側との間において、前記しきい値電圧が前記基準電力線の電圧に対しサンプリングされるように接続されることができる。他のスイッチは、前記サンプリングコンデンサの一方の側と低電圧レールとの間に接続される。これは、前記入力部にステップ変化を適用することにより前記サンプリングされたしきい値電圧に変わることを可能にする。
【００２２】
漏れ電流制御回路は、前記プルアップ及びプルダウントランジスタの少なくとも１つのゲートへ若しくはゲートからの漏れ電流の流れる方向又は大きさを制御するために設けられ、前記プルアップ及びプルダウントランジスタの前記少なくとも１つのゲートと電源線との間に接続されることができる。これは、蓄積されたしきい値電圧を時間と共に安定させる、すなわち前記補償の効果が時間と共に減少しないことを保証するのに使用されることができる。
【００２３】
前記漏れ電流制御回路は、ゲートが接続され、２つのトランジスタ間の直列接続に制御電圧線を備える前記２つのトランジスタを直列に有する。この制御電圧線は、一組のトランジスタの動作点を設定することができるので、（正味の）漏れ電流は、所望の方向に流れるように制御されることができる。
【００２４】
前記漏れ電流制御回路はさらに、前記２つのトランジスタの１つのソース及びドレイン端子に接続されるゲート及びソース端子を持つ第３のトランジスタを有する。これは、しきい値電圧を生じさせ、漏れ電流ができる限り零に近づくことを保証するのに使用される。
【００２５】
前記漏れ電流制御回路は、前記プルアップ及びプルダウントランジスタの少なくとも１つのゲートと、電源線との間に接続される（単一の）トランジスタを代わりに有してもよく、ここで電源線はトライステート(tri-state)電源を有し、前記漏れ電流制御回路はさらに、前記電源が高インピーダンス状態に切り替わるとき、前記トランジスタに印加される電圧を制御するための制御電圧線を有する。これは、単一のトランジスタが前記漏れ電流の流れを制御するのに使用されることを可能にする。
【００２６】
前記プルアップ及びプルダウントランジスタの少なくとも１つのしきい値電圧をサンプリングするための回路は、これらプルアップ及びプルダウントランジスタの少なくとも１つを含んでいるので、実際のトランジスタのサンプリングが存在している。しかしながら、前記プルアップ及びプルダウントランジスタの少なくとも１つのしきい値電圧をサンプリングするための回路は、これらプルアップ及びプルダウントランジスタの少なくとも１つの行動を再現するのに使用されるトランジスタを含んでいる。この再現（レプリカ）トランジスタは、例えば同じデューティーサイクル及び同じ電圧で動作することができる。
【００２７】
各段は好ましくは入力セクション及び出力セクションを有し、前記出力セクションは、前記プルアップ及びプルダウントランジスタ、並びに前記プルアップトランジスタのゲートと前記出力セクションとの間にブートストラップコンデンサを有する。各段の入力セクションは、先行する段の入力セクションの出力部に接続される第１の入力セクションの入力部（行ｎ−１）、及び第１のブートストラップコンデンサを充電するためであり、前記第１の入力部（行ｎ−１）により制御されるトランジスタを有する。
【００２８】
本発明は非晶質シリコン技術を用いた実施例に特に適している。
【００２９】
本発明は、アクティブマトリックスディスプレイ装置（例えば液晶ディスプレイ）も提供し、これは、
−アクティブマトリックスディスプレイピクセルのアレイ、
−本発明のシフトレジスタ回路を有する行駆動回路
を有する。
【００３０】
本発明は、出力負荷に信号を供給するために多段のシフトレジスタ回路の出力を発生させる方法も提供し、この方法は、シフトレジスタ回路の各段に対し、
−出力信号を高電圧レールに引き上げるためにプルアップトランジスタをオンに切り替えること、又は前記出力信号を低電圧レールに引き下げるためにプルダウントランジスタをオンに切り替えることにより、前記出力信号を発生させるステップを有し、
前記方法はさらに、
−前記プルアップ及びプルダウントランジスタの少なくとも１つのしきい値電圧をサンプリングするステップ、
−前記プルアップ及びプルダウントランジスタの前記少なくとも１つのゲートを制御するためのターンオン信号を発生させるための、前記サンプリングされたしきい値電圧に第１の極性の電圧を印加するステップ、並びに
−前記プルアップ及びプルダウントランジスタの前記少なくとも１つのゲートを制御するためのターンオフ信号を発生させるための、前記サンプリングされたしきい値電圧に逆の第２の極性の電圧を印加するステップ
を有する。
【００３１】
本発明の例は付随する図面を参照して詳細に説明される。
【図面の簡単な説明】
【００３２】
【図１】本発明の原理を説明するための本発明の回路の第１の簡略化した例を示す。
【図２】本発明の回路の第１の例を詳細に示す。
【図３】本発明の回路の第２の例を詳細に示す。
【図４】スイッチのトランジスタの実施を示す図３の回路を示す。
【図５】図４の回路の動作のタイミングの例を示す。
【図６】本発明の回路の第３の例を示す。
【図７】図６の回路の動作のタイミングの例を示す。
【図８】本発明の回路の第４の例を示す。
【図９】本発明の回路の第５の例を示す。
【図１０】スイッチのトランジスタの実施を示す図９の回路を示す。
【図１１】本発明の回路における漏れ電流を示す。
【図１２】漏れ電流を制御する回路の第１の例を示す。
【図１３】漏れ電流を制御する回路の第２の例を示す。
【図１４】漏れ電流を制御する回路の第３の例を示す。
【図１５】漏れ電流を制御する回路の第４の例を示す。
【図１６】チャージポンプがしきい値電圧補償の範囲を拡張することができる方法を示す。
【図１７】本発明の回路の第５の例を示す。
【図１８】図１７の回路のタイミング図を示す。
【図１９】図１７の回路ブロックが一緒に接続される方法を示す。
【発明を実施するための形態】
【００３３】
これら図面は概略図であり、縮尺通りに描かれていないことに注意すべきである。明瞭さ及び便宜上により、これら図面の部分の相対的な寸法及び比率は、拡大又は縮小して示されている。
【００３４】
図１は、本発明の原理を説明するための本発明の回路の第１の簡略化した例を示す。
【００３５】
本発明は、回路において最も重要なトランジスタ（又は複数のトランジスタ）のしきい値電圧の検出を提供する。行駆動回路は、オンになり、クロック電源線"Clock"から前記行駆動回路に行パルスを供給する行プルアップトランジスタ１０、及び残りの時間、前記行駆動回路を低い負の電力レールの電圧に保つための行プルダウントランジスタ１２を持つ。この行プルダウントランジスタ１２は、高デューティーサイクルで作動し、従って最大のドリフトを被る。
【００３６】
ある例において、本発明は前記行プルダウントランジスタ１２のしきい値電圧の検出を提供する。検出回路は、前記列駆動回路の薄膜トランジスタ（ＴＦＴ）を使用してもよいし、又は補償されている前記ＴＦＴの特徴に合うように設計された専用のＴＦＴを使用してもよい。
【００３７】
図１は、前記プルダウントランジスタ１２の状態を再現するのに使用されるトランジスタ１４、並びに正又は負の電圧線１８、１９から電力を供給されるしきい値電圧検出回路１６を示す。
【００３８】
図１に示されるように、前記検出回路１６は、一般に入力電圧Ｖｉｎに減衰Ｘを加える、しきい値補償Ｖｔを加える、並びにオフセットΔＶを加える又は減じるとができる出力Ｖｏｕｔを得る。
【００３９】
図１の例において、しきい値電圧のドリフト量は、Ｖｔのドリフトが単にゲート上にある信号の機能にすぎないため、ＴＦＴの相対的な大きさ及び負荷には関係なく、検出が行われる行プルダウンＴＦＴ１２及びＴＦＴ１４の両方に対し同じである。
【００４０】
図１はさらに、ブートストラップコンデンサ１１、及び例えば先行する段からのハイ信号を用いて前記ブートストラップコンデンサを充電するためのトランジスタ１３も示す。
【００４１】
図２は、上記回路が基礎とする原理を説明する概略図である。
【００４２】
前記回路は、サンプリングコンデンサＣ１の一方の側を固定の負のレールに保つための第１のスイッチＳ１を持つ。スイッチＳ２は、正の電圧レールがサンプリングされるトランジスタのゲートに負荷をかける及び蓄積コンデンサの他方の側に負荷をかけることを可能にする。ＮＯＤＥ１に電圧を充電することは、直接的（図４に示される接続部ｂ）であるか、又はスイッチＳ３を介して間接的（図４に示される接続部ａ）とすることができる。後者の接続は、トランジスタ４８及びＳ３が同時にオンであるように、重複するための制御線Ｃｔｒｌ１及びＣｔｒｌ２を必要とする。ＮＯＤＥ２及びトランジスタＳ３を介してＮＯＤＥ１に電圧を充電するもう１つのオプションがある。
【００４３】
スイッチＳ３は、前記トランジスタがダイオード接続されるように、前記再現トランジスタ１４のドレイン及びゲートを短絡させる。これは、前記トランジスタのゲートがしきい値電圧を放電することを可能にして、これは入力コンデンサＣ１に蓄積される。スイッチＳ４及びＳ５は、この蓄積された電圧がスケーリング又はシフトされることを可能にする。
【００４４】
前記回路は以下のように動作することができる。
【００４５】
時間間隔１
スイッチＳ１、Ｓ２及びＳ４は閉じ、スイッチＳ３及びＳ５は開く。電圧レールの差は、コンデンサに蓄積され、サンプリングされたトランジスタのゲート（ＮＯＤＥ１）は、それのしきい値Ｖｔよりも上の電圧に充電される。
【００４６】
時間間隔２
スイッチＳ１、Ｓ３及びＳ４は閉じ、スイッチＳ２及びＳ５は開く。スイッチＳ３が閉じると、トランジスタＴ１はダイオード接続され、ＮＯＤＥ１は、前記しきい値電圧Ｖｔに達するまでトランジスタ１４を介して活発に放電される。これに続き、ＮＯＤＥ１は放電を続けるが、しきい値下の漏れ(sub-threashold leakage)のために非常にゆっくりである。従って、最終結果は、前記しきい値電圧はＮＯＤＥ１に蓄積され、一方の端子が依然として前記負のレールに接続されているので、コンデンサＣ１の両端に対応する電圧が存在する。
【００４７】
時間間隔３
スイッチＳ１、Ｓ２、Ｓ３、Ｓ５は開き、スイッチＳ４は閉じる。Ｖｔは、Ｃ１にサンプリングされ、このコンデンサの入力部は入力電圧に接続されている。
ノードＮＯＤＥ１の電圧は、スイッチＳ４が閉じたままであるため、コンデンサＣ２により保たれる。
このコンデンサが前記入力部と直列であるため、前記入力部に印加される如何なる電圧に電圧ステップを供給するように作用することができる。特に、これは前記プルダウントランジスタのゲートに印加される電圧を高電圧レールよりも高いレベルにさせることができる。
上記例において、Ｓ３が閉じる前にスイッチＳ２が開くことを保証することにより、トランジスタ１４を通るＤＣ経路が設置されないことが保証される。しかしながら、前記回路は、Ｓ２が閉じている時間間隔の一部又は全てにおいて閉じているＳ３を用いて動作されてもよい。確かにこの場合、Ｓ２は、トランジスタ１４のゲートに代わり、正の電力レールとＴ１のドレイン端子との間に接続される。しきい値電圧の検出は、例えばＳ３が開く前にＳ２が開かれる限り、すなわちＳ２の機能がトランジスタ１４よりもかなり小さいＴＦＴを用いて実施される場合、依然として達成されることができる。
【００４８】
時間間隔４
以下の時間期間において、ＮＯＤＥ１は、Ｓ４を開き、Ｓ５を閉じる一方、Ｖｉｎ＝０Ｖとすることにより、現在Ｃ１に蓄積されるしきい値電圧Ｖｔより下の固定電圧ΔＶをとることができる。これは、コンデンサＣ１及びＣ２の間に電荷の共有を引き起こし、出力電圧Ｖｏｕｔ＝Ｖｔ−ΔＶとなり、ここでΔＶは、正及び負の電力レール間の電位差の一定比率であり、このシステムにある全コンデンサの相対的な大きさにより決められる。代わりにＮＯＤＥ１は、正の電圧Ｖｉｎを印加することによりＶｔより上に上げることができる。これは、出力電圧Ｖｏｕｔ＝Ｖｔ＋Ｖｉｎ／Ｘとなり、ここでＸはコンデンサＣ１、Ｃ２の前記相対的な大きさ及びＮＯＤＥ１の如何なる寄生容量により規定される。
【００４９】
前記スケーリング及びオフセットは、ゲート制御電圧が所望のターンオン機能を実施するが、しきい値電圧を補償して発生することができる。
【００５０】
前記回路は従って、リセット動作として、蓄積コンデンサに最大の電圧レールの電圧を充電するように動作する。前記トランジスタのゲートが充電され、次いで前記しきい値電圧Ｖｔに達するまで放電される、これは前記コンデンサにおいてサンプリングされる。追加の電圧は、制御されているトランジスタのゲートにも供給されるので、最終結果は、しきい値電圧補償されたゲート電圧である。一定の電圧差は、制御されている前記トランジスタに一定の駆動状態を提供するために、前記しきい値電圧よりも上又は下に供給され、そのトランジスタをオン又はオフに駆動することを可能にする。
【００５１】
従って、前記回路は、しきい値電圧に対する補償を前記プルダウントランジスタをオンにするゲート信号に提供するのに使用されることができ、これは大部分の時間、すなわち行出力がローであるときである。前記プルダウントランジスタがオフになる時間、すなわち行出力パルスの準備中及びパルス中の時間に前記測定したしきい値よりも下に電圧ステップを供給することもできる。
【００５２】
プルダウントランジスタをオンにするために、前記サンプリングコンデンサは、しきい値電圧のサンプリングを供給するために前記ゲートに印加される従来の制御電圧にステップ電圧の変化を供給する。示される回路において、ＮＯＤＥ１は、コンデンサＣ１を介してクロック位相ψ＋１ずつ充電され、これはＮＯＤＥ１電圧を定期的に放電する。
【００５３】
上記原理に関する変形例は、図３を参照して説明される。スイッチＳ１からＳ５は、同じ機能を行うが、この場合スイッチＳ３、Ｓ４及びＳ５は独立していない。しきい値電圧測定フェーズの完了時に、ＮＯＤＥ１は自動的に、組み合わせたスイッチＳ４、５により、Ｖｔより下の固定電圧をとり、前記システムにある全コンデンサの相対的な大きさにより再び規定される。
【００５４】
図４は、上述した基本原理に基づいて実用的回路がどのように行われるかを示すための第１の回路図である。
【００５５】
前記回路のライター(lighter)部分は、多相の動的論理シフトレジスタの既知の段を示す。
【００５６】
既知のシフトレジスタ回路は、プルアップトランジスタ４０及びプルダウントランジスタ４２を出力段として有する。入力段は、次の行のクロック位相信号に接続されるダイオード接続されるトランジスタ４４、並びに先行する行駆動信号により制御される２つのトランジスタ４６、４８を持つ。これらは行パルスの発生より先に前記回路の事前準備を行う働きをする。特に、ブートストラップコンデンサＣ３は、先行する行期間にトランジスタ４８を介して充電される一方、前記入力部はトランジスタ４６によりローに保たれる。
【００５７】
図４における破線の回路は、当業者にはよく知られ、シフトレジスタ回路の前段及び後段からの信号に基づいてブートトラップ機能及びリセット機能を実施される。
【００５８】
既知の回路は、ＮＯＤＥ１が充電され、出力部がローに保たれるアイドリング状態を持つ。先行する行がパルスされるまで、前記回路はこの状態のままであり、クロック位相信号は、出力において如何なる変化も生じさせない。ＮＯＤＥ１の電圧は、この状態の間、プルダウントランジスタのしきい値電圧より上にあることが必要である。
【００５９】
前記先行する行が点火(fire)する（又は始動パルスが第１の行に投入される）とき、トランジスタ４６及び４８はオンになり、ＮＯＤＥ２が充電され、ブートストラップコンデンサＣ３が充電され、トランジスタ４０がオンになる。ＮＯＤＥ１の電圧は、ハイパルスを用いた前記行の駆動に備えて、プルダウントランジスタのしきい値電圧より下にさせる必要がある。
【００６０】
次のクロック位相パルス（ψ）において、前記行の出力は、前記クロック位相に後続し、プルアップトランジスタのゲート電圧は、ブートストラップコンデンサにより、正のレールよりも上に押し上げられ、これはトランジスタ４０が急にオンになることを保証する。
【００６１】
後続するクロック位相中、トランジスタ４２は再びオンになる。
【００６２】
図４においてボールド体で書かれた構成要素は、図２のスイッチを実行している。トランジスタは、図２のスイッチに対応して、スイッチＳ１からＳ５とラベル付けされる。
【００６３】
図２のスイッチの機能を実行するトランジスタに加えて、次のクロック位相と試験されているトランジスタのゲートにおけるノード（ＮＯＤＥ１）との間にダイオード接続されたトランジスタ５０が存在している。これは、トランジスタＳ５のドレインが通常の動作中、ハイのまま維持されるので、先行する行パルス（行ｎ−１）の到着時に負の電力レールに放電されるとき、これは、その間に行が点火されるクロック位相に備えて、ＮＯＤＥ１の電圧をしきい値電圧よりも下に下げる(pull down)効果を持つことが保証される。
【００６４】
従って、トランジスタ４０がオンになるときトランジスタ４２のゲート電圧を増大させるのと同様に、前記回路は、トランジスタ４０がオンになる前にＮＯＤＥ１の電圧をトランジスタ４２のしきい値電圧よりも下に下げるように動作する。
【００６５】
メインのシフトレジスタクロックがアクティブになるとき、行の偽点火(spurious firing)を防ぐために、サンプリング動作の直後にブートストラップコンデンサＣ３をリセットするためのリセットトランジスタ５２も示される。それはＮＯＤＥ２をリセットする直接的な方法を提供する。代替案は、前記トランジスタ５２をトランジスタ４４と平行に接続することである。
【００６６】
第１の制御線Ｃｔｒｌ１は、スイッチＳ２（トランジスタ５２）だけを制御し、これにより、トランジスタ１４をそのしきい値よりも上に充電することを制御する。このトランジスタのソースへの２つの可能な接続経路が（ａ）及び（ｂ）と示される。第２の制御線Ｃｔｒｌ２は、スイッチＳ１、Ｓ３及びＳ４を制御し、これにより、しきい値電圧サンプリングを制御する。スイッチＳ５は先行する行パルスにより制御される。
【００６７】
図４の回路は、以下の方法で動作される。
【００６８】
制御クロックＣｔｒｌ１、Ｃｔｒｌ２は、２つの夫々の時間間隔ｔ１、ｔ２の間、ハイにさせられる。ｔ１又はｔ２のどちらが最初に始まるか、すなわちこれらが重複しているかは問題ではない。以下の条件を適用する、
ａ）ハイのＣｔｒｌ１クロックを持つ時間間隔ｔ１は、少なくとも時間間隔ｔ２が終了する前に、スイッチＳ２を介して、ＮＯＤＥ１がＶｔ又はそれより上に達することを可能にする十分な長さでなければならない。
ｂ）時間間隔ｔ１が終了した後、時間間隔ｔ２は、Ｓ２を開き、ＮＯＤＥ１がほぼＶｔに安定させるのに十分な時間を提供するのに十分な長さに延長しなければならない。この場合、時間間隔ｔ１、ｔ２が重複しない又は非常に短い時間だけ重複しているとき、Ｃ３は時間間隔ｔ２の開始時に、ＮＯＤＥ１をＶｔ又はそれより上に充電するために、十分な大きさでなければならない。
【００６９】
２つの可能なタイミング図が図５に示される。
【００７０】
上述したしきい値電圧検出シーケンスが一旦行われたら、シフトレジスタ段は普通に動作することができ、行ｎ−１からのハイ信号は、ＮＯＤＥ１をＶｔより下に下げ、待っているクロック位相ψが到達するとき、前記行出力を点火させることが可能なＮＯＤＥ２を同時に充電（すなわち、ブートストラップコンデンサを充電）する。
【００７１】
前記段は次のクロック位相ψ＋１によりリセットされる。
【００７２】
図６は、図３の回路に基づく実施を示す。破線の構成要素は図５と同一である。
【００７３】
トランジスタは再びスイッチ名でラベル付けされる。先行する回路にあるスイッチＳ４及びＳ５は、前記電圧レールの一方を選択し、図６の回路において、これは、制御線Ｃｔｒｌ３により実行される。従って、制御線Ｃｔｒｌ３は、前記回路の動作時に前記電圧レール間を切り替わる。
【００７４】
第１の制御線Ｃｔｒｌ１は、スイッチＳ１を制御し、第２の制御線Ｃｔｒｌ２はスイッチＳ２を制御する。
【００７５】
図６に示される回路は以下のように動作する。
【００７６】
制御クロックＣｔｒｌ１、Ｃｔｒｌ２、Ｃｔｒｌ３は、夫々時間間隔ｔ１、ｔ２、ｔ３中、ハイにされる。再度これら制御クロックがどの順番でハイのレベルに切り替わるかは重要ではない。以下の条件が満たされなければならない。
ａ）ｔ１は、時間間隔ｔ３の間にＮＯＤＥ１がＶｔ又はそれより上に達することを可能にするために、ｔ２が終了する前に十分に長い時間で開始しなければならない。
ｂ）ｔ１及びｔ３は殆ど重複しなければならない。
ｃ）ｔ２が終了し、ｔ１、ｔ３はまだ終了していない時間期間は、ＮＯＤＥ１が（ほぼ）Ｖｔに放電することを可能にするのに十分な長さでなければならない。
【００７７】
２つの可能なタイミング図が図７に示される。
【００７８】
一般的な回路原理及び詳細な実施例に対し上述したしきい値電圧検出シーケンスは、フレーム毎又はＮ番目のフレーム毎のどちらか一方で、（例えばフレームブランキング中）シフトレジスタの全段に対し一度に実行される。代替的に、（例えば、多相クロック信号のどの位相が前記段の出力をクロックするのに使用されるかに従って集合化が行われるような）シフトレジスタ段の集合に対する時間スタッガード(time-staggered)法で実行される。
【００７９】
前記検出機能は、代替的に例えば先行する段からの出力を制御信号Ｃｔｒｌ１、Ｃｔｒｌ２として用いて、シフトレジスタの各段に対し１フレームに一度、連続して実行される。
【００８０】
図８は、しきい値電圧測定段階がシフトレジスタ事前選択段階（すなわちブートストラップコンデンサの充電）と組み合わされた他の実施例を示す。
【００８１】
この回路の利点は、先行するシフトレジスタ段の出力が制御信号として使用され、しきい値電圧検出部分に対し１つの制御入力部だけが必要である点で簡単であることである。
【００８２】
前記回路は、プルダウントランジスタ８０と同様に、スイッチＳ３を介してＮＯＤＥ１を充電するためのトランジスタＳ２を持つ。
【００８３】
ＮＯＤＥ１は、何らかの相当なマージンにより、前記しきい値電圧よりも上に充電され、上記他の回路例のように、決してしきい値電圧まで放電されることはない。このマージンは、下方にあるＴＦＴ８０を大きくし、上方のトランジスタＳ２を最小寸法のＴＦＴにすることにより減少することができる。
【００８４】
その結果は、ＮＯＤＥ１が充電する電圧がより大きなトランジスタのしきい値電圧に従うことであり、これは時間と共に経年劣化する。これは、しきい値電圧の正確なサンプリングではないが、回路の動作には十分である。"しきい値電圧をサンプリングする"という用語は、しきい値電圧に依存している電圧の発生を含んでいるとそれ相応に解釈されるべきである。加えて、ある種のフィードバック回路は、このマージンを減少させるために加えられることができ、しかしながらＣ２の容量の適切な選択を伴う如何なる場合においても、ＮＯＤＥ１の電位は、開始の電位がしきい値電圧よりも幾分高い場合でさえも、"行ｎ−１"が再びローになるとき、Ｖｔより下に下げられる。
【００８５】
トランジスタＴ１は、行ｎ−１がハイである間、サンプリングコンデンサＣ１の左側を負のレールに保つ。行ｎ−１がローになるとき、前記コンデンサＣ１の左側はもはや前記負のレールに保たれない。しかしながら、前記電圧は、トランジスタＴ１のしきい値電圧より多い分だけ前記負の電圧レールより下に降下するとき、トランジスタＴ１は再び導通し始める。これにより、Ｃ１の左側は結局、前記負のレールの十分近くに戻ってくる。
【００８６】
シフトレジスタを動作するのに３クロックだけで十分である（追加の修正の２つ）。行ｎ−１がハイである場合、ＮＯＤＥ２は、通常のやり方でブートストラップコンデンサを充電するために事前に充電される。トランジスタＴ３は、しきい値電圧Ｖｔに凡そ等しい電圧でバイアスされ、従って単に弱々しくオンになるだけである。
【００８７】
行ｎ−１がローに戻るとき、ＮＯＤＥ１はＶｔより下になり、ＮＯＤＥ２は、クロック位相ψが現れるときＴ４が点火する準備ができたことを保証するように、充電されたままである。
【００８８】
この回路の欠点は、ＤＣ経路が作成されることであり、これは電力消費の増大となる。
【００８９】
図９は、サンプリングされたしきい値電圧に電圧ステップを提供するための、先行する実施例に使用される、コンデンサＣ２を持たずに動作を可能にする他の実施例を示す。
【００９０】
示されるように、図２と比較して、スイッチＳ４、Ｓ５及びコンデンサＣ２からなるコンデンサ分割配列は、負の電圧レールと正の電圧レールとの間に電位を持つ第３の電圧レール、並びにこの第３の電力レール電圧をサンプリングコンデンサＣ１の入力側に結合するためのスイッチＳ１に置き換えられる。上記例と同じやり方で、スイッチＳ１は、前記しきい値のサンプリング中に前記コンデンサＣ１の入力側を低電圧に保つために用いられるが、このとき電圧は低電圧レールではなく、基準電圧よりもわずかに高くにある。他の構成要素は図２と同じである。
【００９１】
第１の時間間隔中、スイッチＳ２及びＳ１は閉じられ、スイッチＳ４及びＳ３は開かれている。ＮＯＤＥ１は、従って正の電力レールの電位に充電され、コンデンサの入力側は中間電圧Ｖｒｅｆにある。
【００９２】
第２の時間間隔中、スイッチＳ３及びＳ１は閉じられ、スイッチＳ４及びＳ２は開かれている。これは、先行する実施例のように、しきい値電圧のサンプリングを実行する。
【００９３】
第３の時間間隔中、スイッチＳ４、Ｓ２、Ｓ３は開かれ、スイッチＳ１は開かれる又は閉じられる。ＮＯＤＥ１は前記負の電圧レールに対して略しきい値電圧にある。
【００９４】
これらはもちろん、前記しきい値電圧の値を容量性のＮＯＤＥ１にサンプリングする目的の最終結果を妥協することなく、このシーケンスに対する変形例が存在する。例えば、第１の時間間隔中、スイッチＳ１は閉じられ、Ｓ４は開かれることができ、従って第２の時間間隔中、しきい値電圧の測定に利用可能な電圧の範囲を増大させる。
【００９５】
後続する時間期間において、ＮＯＤＥ１は、Ｓ４を閉じる（Ｓ１は開いている）ことにより、しきい値電圧より下の固定電圧をとることができるように、コンデンサＣ１の入力側は低電圧にステップされる。
【００９６】
この回路は、（Ｓ１及びＳ４は開いている）正の電圧Ｖｉｎを印加することにより、ＮＯＤＥ１の電位をしきい値電圧より上の固定電圧に上げるのにも使用されことができる。ＮＯＤＥ１上の実電圧Ｖｏｕｔは、Ｖｔ＋Ｖｉｎ／Ｘであり、ここでＸは、コンデンサＣ１の相対的な大きさ及びＮＯＤＥ１の何らかの寄生容量により規定される。
【００９７】
図１０は、可能な回路の実施を示す。
【００９８】
この例において、プルダウントランジスタの状態を再現するのに使用されるトランジスタ１４（Ｔ１）は、ＮＯＤＥ２と負の電源レールとの間にあるトランジスタに加え、これは既知の行駆動回路の一部を形成する。これは、しきい値のサンプリングに使用されるトランジスタの独立した設計を可能にする。その上、コンデンサＣ１の入力側を負の電圧レールに引き寄せるためのトランジスタＳ４は、存在する入力トランジスタ４６により実行される。
【００９９】
上記回路において、トランジスタが経年劣化し、そのしきい値電圧Ｖｔが上に移るので、それら経年劣化したトランジスタをオンに保つために、固定電圧ΔＶがＶｔに加えられる。最初に、結果生じる電圧は、負及び正の電源レール間の範囲にあるが、回路寿命におけるある時点において、この電圧は、負及び正の電源レールの両方より上で終わる。このような回路の動作は、しきい値電圧がサンプリングされる電気ノードとＤＣレベル、一般に前記電源レールとの間に接続される補助の１つ（又は複数の）分離型ＴＦＴを必要とする。
【０１００】
ＴＦＴは完璧なスイッチではないので、これら補助装置は、前記装置がオフになるとき、望まない漏れ経路を生じさせる。漏れ電流は、前記補助のＴＦＴのドレイン−ソース電圧と共に指数的に上昇し、これは温度にも比例している。これらは、前記ＴＦＴの大きさに対し矛盾する必要条件である。一方では、これらは、利用可能な時間に及び最も低い動作温度で適切な充電／放電機能を提供するのに十分大きい必要がある。他方では、これらは、最も高い動作温度及び/又は電圧で前記装置を通る漏れの量を出来るだけ小さく制限する必要がある。従って、前記ノードを充電／放電する同じＴＦＴは、漏れを生じさせるＴＦＴでもあるため、前記装置から／装置への漏れの影響を軽減するために、前記ノードの総容量を増大させることは助けとはならない。
【０１０１】
図１１は、オフ状態のトランジスタにおける前記漏れ経路を説明するのに使用される。これら漏れ経路は９０として示される。トランジスタＴＣは、高電圧レールの電圧をノードに供給するためのトランジスタＳ２であり、トランジスタＴＤは、低電圧レールへの経路を一緒に供給するスイッチＳ３及びトランジスタ１４の組み合わせを示している。
【０１０２】
前記漏れ経路の１つは、負の電源レールに向けて下がり、他の漏れ経路は、正の電源レールに向けて上がっている。ノード電圧Ｖ０１が（ＴＣ及びＴＤの寸法の比率により規定される）正及び負の電源レールの電位間にある何らかの平衡電位であるとき、ノードへ／ノードからの漏れ電流はぴったり釣り合う。前記ノードがこの平衡電位より下にあるとき、前記漏れは、この平衡点に向けてノード電位Ｖ０１を徐々に増大させる傾向がある。前記ノードが前記平衡点よりも上の電位である場合、前記漏れは、その平衡点に向けて放電する傾向がある。
【０１０３】
この形式の回路において、ノードの電位が正の電源レールより上に上げる（Kicked up）ことが可能であり、この場合、両方の漏れ経路はノードＶ０１を放電する傾向がある。
【０１０４】
ゲート駆動の応用において、しきい値電圧検出回路は、全てのゲート駆動段に対し同時に又は各ゲート駆動段が点火する直前又は少し前に連続してのどちらか一方で動作され、漏れが意味することは、各々の場合において僅かに異なっている。
【０１０５】
例えば、連続的な設計において、ノード電圧Ｖ０１を充電する傾向がある漏れは、回路の動作に致命的とはならない。他方では、ノード電圧Ｖ０１の放電となる漏れは、回路機能の低下又は停止となることがある。全てのスライスに対し同時に動作する検出回路において、ノードへ又はノードからのどちらか一方の多すぎる漏れは、回路機能にとって致命的である。
【０１０６】
変形例は常に全ての電流を、（特に連続するしきい値電圧検出を備えるゲート駆動の設計に応用可能である）例えばノードが漏れ電流により常に充電されるようなより好ましくなることが起こる、又は（両方の形式のゲート駆動の設計に応用可能である）前記漏れを最小にして、ノード電圧において如何なる望まない動きも減少させることが起こるかの２つの可能な使用法のどちらかにさせることである。
【０１０７】
以下に示される解決法は実際に、容量性ノードに電荷が蓄積され、１つ（又は複数の）漏れ経路が存在している如何なる回路にも一般的に適用されることができる。
【０１０８】
図１２は、漏れ電流を検出するための基本的な回路を示す。
【０１０９】
トランジスタ（例えばノードを高電圧レールに充電するのに使用されるスイッチＳ２を実現するトランジスタ）は、２つの直列なトランジスタに置き換えられ、図１２においてＴＡＵＸ１及びＴＡＵＸ２と示される。これらトランジスタのゲートは、トランジスタが共通の制御信号により制御されるように一緒に接続されるが、これら接続されるソース及びドレイン間における（ノードＸと呼ばれる）接合は、制御電圧が印加され、図１２においてＶＭＩＴＩＧＡＴＥと呼ばれる他の制御線に接続される。
【０１１０】
オフ状態において、ゲート電圧ＶＯＦＦ及び電源電圧ＶＳは、前記ゲート電圧がトランジスタＴＡＵＸ２のしきい値電圧より多い分だけ電源電圧より上には無いように配されなければならない。
【０１１１】
前記電圧ＶＭＩＴＩＧＡＴＥの影響は、ＴＡＵＸ１にかかる結果生じるドレイン−ソース電圧が前記漏れ電流を好ましい方向にさせることである。
【０１１２】
目的が前記漏れを最小にすることである場合、ノードＸは図１３に示されるようにＮＯＤＥ１の電位に近い電位で維持されることができる。図１３の回路は、第３のトランジスタＴＡＵＸ３を用いて、前記トランジスタＴＡＵＸ１にかかるしきい値電圧の降下を生じさせ、これにより前記漏れ電流を低い値にさせる。
【０１１３】
ノードＸは、ＴＡＵＸ３により電位Ｖｎｏｄｅ１−ＶＴＨ（ＴＡＵＸ３）に充電される。ＶＭＩＴＩＧＡＴＥは、Ｖｎｏｄｅ１＋ＶＴＨ（ＴＡＵＸ３）よりも大きくあるべきである一方、ＶＩＮＡＣＴＩＶＥは、Ｖｎｏｄｅ１よりも小さくあるべきである。加えて、ＴＡＵＸ３を十分に小さくさせる、及びＴＡＵＸ３を通る漏れ電流は、関心のある電圧範囲にある電流の正しい動作を妨げるのに十分大きなマージンによりＴＡＵＸ１を通る漏れ電流を決して超えないＴＡＵＸ３に比べＴＡＵＸ２を十分に大きくさせることが必要である。ＴＡＵＸ３のストレスは最小であり、従ってそれは無視していいほど単に経年劣化するだけである。
【０１１４】
上記両方の例において、ノードＸが所望の電位で維持されるように、ＴＡＵＸ１及びＴＡＵＸ２をオフにすることにより、前記ノードＸは高インピーダンスになる。同じことは、高インピーダンス状態への切り替えが可能であるトライステート(tri-state)のソースにノードＸが直に接続されている場合、原理上は第２のトランジスタＴＡＵＸ２を用いることなく達成されることができる。図１４は上記配列の例を示す。
【０１１５】
図１５は、図１４の回路に利用される（図１１の例のような）追加のトランジスタの使用を示す。
【０１１６】
漏れを最小にしている場合、回路の動作がノードＸからの漏れ電流の存在に依存しているので、前記高インピーダンス状態の特徴は重要である。この高インピーダンス源は、ＴＡＵＸ３からの幾らかの漏れ電流を下げることが可能でなければならない。言い換えると、前記高インピーダンス源は、完全な開回路である必要はなく、そうでしなければノードＸはＶＭＩＴＩＧＡＴＥに達するまで充電を続ける。
【０１１７】
上記回路は、上記シフトレジスタ回路にスイッチＳ２を実現することができ、同時のしきい値電圧の検出又は連続する検出を実行するのに使用されることができる。
【０１１８】
上述されるように、Ｖｔが測定可能である範囲（又は漏れ電流が補償され得る範囲）、及び従って前記回路の動作寿命は、回路における最大の利用可能な電源に依存している。上記回路において、蓄積され得る最大のしきい値電圧は、ＮＯＤＥ１を高レール電圧に充電するのに使用されるトランジスタにかかる電圧降下の結果として、電源電圧より幾分下にある。
【０１１９】
利用可能な電源を拡張することは有益であるが、より高い電位の追加の電源レールを導入すること又はより高い電圧で全回路を動作させることは不可能ある又は望ましくない。
【０１２０】
必要とされる拡張される電圧範囲は、簡単なチャージポンプを用いて作成されることができる。十分な量の電流が上記拡張される電圧源から要求される唯一の時間は、パワーアップ時、比較的に稀であり、低デューティ動作に相当する事象である。前記動作の休止中、拡張される電圧源は、漏れ電流だけで負荷がかけられる。好ましい変形例において、簡単なチャージポンプ回路は、ダイオード接続された非晶質（アモルファス）シリコンのＴＦＴを用いて形成される。前記回路は、長い動作寿命を達成するために、負荷の条件下において非常に低いデューティで又は無有意な負荷を用いて連続して（高デューティ）のどちらか一方で動作する。
【０１２１】
図１６は、スイッチＳ２を実現するトランジスタがチャージポンプ回路の出力部に接続される図２の変形例を示す。これは、しきい値電圧が検出される又は蓄積されることができる範囲を拡張する。前記電圧範囲は、前記チャージポンプを動作させる多重のクロック電圧である。行駆動段毎に１つのチャージポンプが使用されるか、又は代わりに、１つ以上の集中したチャージポンプが使用されることができる。前記チャージポンプを動作させるクロックは、行駆動出力段を動作させるクロックと同じ（すなわち追加のクロックは必要ない）とすることができる。
【０１２２】
図１６に簡単な実施例が示され、この図において、前記チャージポンプ回路は、第１の制御線と回路入力部との間に直列に２つのダイオード接続されたトランジスタを有する。第２の制御線は、ポンプコンデンサの一端に接続され、他端は前記ダイオード接続されたトランジスタ間における接合部に接続されている。前記制御信号は相補的である。
【０１２３】
パワーアップ時、前記チャージポンプは、ＮＯＤＥ１を充電するのにかかる時間に負荷がかけられる。この動作のモードはたまにしか起こらず、従って前記チャージポンプを形成するＴＦＴは過度に経年劣化しない。通常の動作中、ＮＯＤＥ１は既にそれの普通に動作する電位に又はその近くにあり（すなわちさらに充電する必要がない）、従って前記チャージポンプにかかる負荷は最小に維持され、まさにＮＯＤＥ１からの如何なる漏れも防止するのに十分である。これは代わりに、例えばＴＦＴがオフ状態にあるような、高インピーダンス経路を介してＮＯＤＥ１を供給する第２のチャージポンプを用いて達成されることができる。
【０１２４】
図１７は幾つかの他の可能な変形例を説明するために他の実施例を示す。
【０１２５】
図１７の回路において、Ｔ０、Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ４'、Ｔ５'とラベル付けされたトランジスタは、図６に示されるトランジスタに対応しているが２つの出力段を持つ、基本的なシフトレジスタを形成する。出力は、ディスプレイアクティブマトリックスの行電極から入ってくるノイズを前記シフトレジスタから分離させるために、一方の出力段からの"行"出力及び他の出力段からの"トークン(token)"出力に分割される。示されるように、前記トークン出力は、前記他の出力段のタイミングを制御するのに使用され、前記行を駆動させるのに用いられる出力段は単に前記行出力信号を供給するためだけに使用される。
【０１２６】
前記行は別々の負の電源レールからも駆動し、電源負荷による偽影響を減少させる。
【０１２７】
図１７の例において、しきい値電圧検出機能は、専用のトランジスタＴａｕｘ３（先行する実施例におけるＴ３ではない）を用いて実現される。従って、補償されるべきトランジスタが経年劣化するのを再現するトランジスタ又は他の専用のトランジスタを供給するために前記シフトレジスタ段の存在するトランジスタを使用する幾つかの例は、この目的のために供給される。
【０１２８】
前記コンデンサの出力側を充電するためのスイッチＳ２は、Ｔａｕｘ４により実現され、サンプリングされるトランジスタをダイオード接続するためのスイッチＳ３は、Ｔａｕｘ２により実現される。
【０１２９】
Ｔａｕｘ３は、コンデンサの入力側を低電圧レールに持っていくスイッチＳ１の機能、及びしきい値電圧検出後、行スライスをアイドリング状態に戻すためのリセット機能を実行する。
【０１３０】
Ｔａｕｘ５は、Ｔ３、Ｔ５及びＴ５'の寄生ゲート−ドレイン容量の影響を軽減するために加えられる。
【０１３１】
図１８のタイミング図に示されるように、前記しきい値電圧検出は、パワーアップ時及びフレームブランキング期間毎に実行される。パワーアップ中、信号Ｃｔｒｌ３及びＣｔｒｌ４は、ＮＯＤＥ１が完全に充電及び放電することを可能にする時間に拡張される。フレームブランキング中、Ｃｔｒｌ３及びＣｔｒｌ４信号は、ＮＯＤＥ１が既に凡そ正しい電位にあるので、はるかに短くすることができる。
【０１３２】
前記回路は本質的に先行する例と同じやり方で機能する。特に、前記フレームブランキング期間中、
Ｃｔｒｌ２に低い電圧を用いて、Ｃｔｒｌ１及びＣｔｒｌ３はハイになる。これは、コンデンサＣ１の各側における電圧を設定する。
【０１３３】
Ｃｔｒｌ３は次いでローとなり、Ｃｔｒｌ４はハイになる。コンデンサＣ１の出力側は、もはや高電圧レールに結合されていないので、放電される。再現トランジスタＴａｕｘ１は、ダイオード接続され、前記しきい値がＣ１に蓄積されるまで導通する。
【０１３４】
Ｔａｕｘ２は次いでオフになるので、前記再現トランジスタは、もはやダイオード接続されず、制御線Ｃｔｒｌ２はハイになる。これは、所望のステップ変化をコンデンサＣ１の入力部に供給し、プルダウントランジスタＴ５及びＴ５'（及びＴ３）を制御するためにＮＯＤＥ１へ所望の補償される電圧を与える。
【０１３５】
図１９は、ある行スライスからのトークン出力を次の行スライスのためのタイミング制御信号として使用して、異なる行スライスが一緒に接続される方法を示す。
【０１３６】
本発明は、非晶結シリコン（ａ−Ｓｉ）を使用するディスプレイ／センサアレイゲート駆動回路、例えばＥＰＬａＲフレキシブルＥ−Ｉｎｋディスプレイに応用可能である。他の型の半導体材料、例えばしきい値電圧の不安定性が問題となるポリマーに応用可能である。
【０１３７】
本発明は、例えばＬＤＣ、ＯＬＤＥ／ＰＬＥＤ、Ｅ−Ｉｎｋのようなアクティブマトリックスディスプレイに対するコスト及び/又は空間セーブ手法、又はしきい値電圧の不安定性を持つ非晶質シリコン若しくはもう１つの型の半導体を使用する如何なる他のディスプレイ／センサアレイ技術として一緒に利用されることもできる。例えば、それは、モバイル用又はＰＣ用モニターのＬＣＤ／ＯＬＥＤ、潜在的にＬＣＴＶ／ＯＬＥＤＴＶスクリーン及びｅブックディスプレイに適している。
【０１３８】
上記例において、トランジスタは全て、（非晶質シリコンの実現が好ましいような）ｎ型である。しかしながら、前記トランジスタはｐ型でもよく、回路がこれらの組み合わせでもよい。前記回路が通常はハイの出力を持つことも考えられる。この場合、プルアップトランジスタは大きなストレス誘導型の劣化を被り、本発明の補償方法がこのプルアップトランジスタに利用されることができる。
【０１３９】
示されるｎ型の実施例に対し、上の電源レールは、負の電源レールに対し正であるが、これはｐ型の実施例に対しては逆転されることもできる。
【０１４０】
上記様々な例は、多数の異なる可能な実施例を示す。プルダウントランジスタをオフにするために、サンプリングされたしきい値電圧は、以下のことを含む多くの方法で変更され得ることが分かっている、
−（図２に示されるＣ２及びスイッチＳ４、Ｓ５を使用して、又は図６に示されるＣ２及び制御線Ｃｔｒｌ３を使用して）容量性充電の共有が導入される、
−（図９及び１０に示されるように）電圧レールが入力として使用されるとき、電圧ステップの変化があるように、異なる電圧基準を用いて前記しきい値をサンプリングすること。
【０１４１】
どちらの場合でも、サンプリングされたしきい値電圧に変化が導入され、この新しい電圧は、ＮＯＤＥ１の電圧に所望のシフトを供給するために、蓄積コンデンサＣ１により入力電圧と容量性結合される。
【０１４２】
本発明は、図面及び上記記述において詳細に説明及び記載されているのに対し、上記説明及び記載は、説明的又は例示的であり、制限していないと考えるべきであり、本発明は、開示される実施例に限定されない。これら開示される実施例に対する変形例は、これら図面、明細書及び特許請求の範囲を検討することにより、本発明を実施する当業者により理解及び達成されることができる。請求項において、"有する"という用語は、他の要素を排除することではなく、複数で表現していないことは、それが複数あること排除しているのではない。ある方法が相互に異なる従属請求項に挙げられているという単なる事実は、これら方法の組み合わせが有利に使用されないことを指しているのではない。請求項における如何なる参照記号も本発明を制限するとは考えるべきではない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【国際調査報告】
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