(57)【要約】  受信された信号を等化するための方法及び装置が提供される。信号はフィルタされ、伝送シンボルを有する符号化方式を用いてチャネル（１０４）を介して伝送される。例示のＳｅｒＤｅｓリンク３００は、非ゼロ復帰（ＮＲＺ）符号化方式を用いる。伝送された信号は、伝送フィルタ（３０２）（例えば、ＦＩＲフィルタ）及びイコライザ（３０４）が等化ウィンドウにおけるタップのセットを調節して、セットからのタップが互いに実質的に等しくなるように、シェーピングされる。その後、著しく低減されたコンパレータレベルで推論的デジタルフロントエンド（ＤＦＥ）回路（３０５）を用いて等化された信号においてシンボル間干渉が補償される。
2015501589.tif 000002
【特許請求の範囲】
【請求項１】
装置であって、
伝送フィルタを有するトランスミッタ、
レシーバ、及び
前記トランスミッタとレシーバとの間に結合されるチャネル、
を含み、
前記レシーバが、
符号化方式の複数の伝送シンボルの少なくとも１つを有する通信チャネルから信号を受信するように構成されるイコライザであって、前記イコライザ及び伝送フィルタが、等化ウィンドウにおいてタップのセットを調節して、前記セットからの前記タップが互いに実質的に等しくなるように構成される、前記イコライザと、
前記イコライザに結合され、且つ、シンボル間干渉（ＩＳＩ）を補償するように構成される判定フィードバックイコライザ（ＤＦＥ）ループと、
を有する、
装置。
【請求項２】
請求項１に記載の装置であって、
前記ＤＦＥループが、
前記イコライザに結合されるアナログデジタルコンバータ（ＡＤＣ）と、
差分信号のセットを生成する差分回路のセットであって、各差分回路が前記ＡＤＣに結合され、各差分回路が、前記タップの少なくとも１つを用いることにより差分信号の少なくとも１つを計算する、差分回路の前記セットと、
各コンパレータが前記差分回路の少なくとも１つに結合される、コンパレータのセットと、
を更に含む、装置。
【請求項３】
請求項２に記載の装置であって、前記伝送フィルタが有限インパルス応答（ＦＩＲ）フィルタである、装置。
【請求項４】
請求項３に記載の装置であって、前記ＤＦＥループが、コンパレータの前記セットからの各コンパレータに結合されるマルチプレクサを更に含む、装置。
【請求項５】
請求項４に記載の装置であって、前記符号化方式が非ゼロ復帰（ＮＲＺ）であり、タップの数が２であり、コンパレータの数が３である、装置。
【請求項６】
請求項４に記載の装置であって、前記符号化方式がＭレベルパルス振幅変調（Ｍ−ＰＡＭ）であり、タップの数がＮであり、コンパレータの数が［Ｎ×（Ｍ−１）＋１］×（Ｍ−１）である、装置。
【請求項７】
請求項６に記載の装置であって、コンパレータの最小数が［Ｎ×（Ｍ−１）＋１）］×（Ｍ−ｌ）−Ｎ×（Ｍ−ｌ）×（Ｍ−２）／２となるように、隣接するＭ−ＰＡＭ判定レベルからコンパレータレベルをマージするため、前記ＦＩＲフィルタが、前記パルス応答の前記メインカーソルをシェーピングする、装置。
【請求項８】
方法であって、
フィルタされた信号を生成するため信号をフィルタする工程、
伝送された信号がレシーバにより受け取られるように符号化方式を用いて前記フィルタされた信号をチャネルを介して伝送する工程であって、前記符号化方式が複数の伝送シンボルを有する工程、
等化された信号を生成するため前記伝送された信号を等化する工程であって、等化及びフィルタする前記工程が等化ウィンドウにおいてタップのセットを調節して、前記セットからの前記タップが互いに実質的に等しくなるようにする工程、及び
前記等化された信号においてＩＳＩを補償する工程、
を含む、方法。
【請求項９】
請求項８に記載の方法であって、フィルタする前記工程が、ＦＩＲフィルタを適用することを更に含む、方法。
【請求項１０】
請求項９に記載の方法であって、補償する前記工程が、
デジタル化された信号を生成するため前記等化された信号をデジタル化すること、
タップの前記セットを用いて前記デジタル化された信号から複数の差分信号を計算すること、
複数の比較結果を生成するため前記複数の差分信号との複数の比較を実行すること、及び
前記複数の比較結果を多重化すること、
を更に含む、方法。
【請求項１１】
請求項１０に記載の方法であって、前記符号化方式がＭ−ＰＡＭであり、タップの数がＮであり、比較の数が［Ｎ×（Ｍ−１）＋１］×（Ｍ−１）である、方法。
【請求項１２】
請求項１１に記載の方法であって、比較の最小数が［Ｎ×（Ｍ−１）＋１）］×（Ｍ−ｌ）−Ｎ×（Ｍ−ｌ）×（Ｍ−２）／２となるように、隣接するＭ−ＰＡＭ判定レベルからコンパレータレベルをマージするため、フィルタする前記工程が、パルス応答のメインカーソルをシェーピングすることを更に含む、方法。
【請求項１３】
シリアライザ／デシリアライザ（ＳｅｒＤｅｓ）リンクであって、
シリアライザ、
前記シリアライザに結合され、伝送フィルタを有するトランスミッタ、
レシーバ、
前記トランスミッタとレシーバとの間に結合されるチャネル、及び
デシリアライザ、
を含み、
前記レシーバが、
符号化方式の複数の伝送シンボルの少なくとも１つを有する通信チャネルから信号を受け取るように構成されるイコライザであって、前記イコライザ及び伝送フィルタが等化ウィンドウにおいてタップのセットを調節して、前記セットからの前記タップが互いに実質的に等しくなるように構成される、前記イコライザと、
前記イコライザに結合され、且つ、シンボル間干渉（ＩＳＩ）を補償するように構成される判定フィードバックイコライザ（ＤＦＥ）ループと、
を有し、
前記デシリアライザが前記ＤＦＥループに結合される、
ＳｅｒＤｅｓリンク。
【請求項１４】
請求項１３に記載のＳｅｒＤｅｓリンクであって、
前記ＤＦＥループが、
前記イコライザに結合されるアナログデジタルコンバータ（ＡＤＣ）と、
差分信号のセットを生成する差分回路のセットであって、各差分回路が前記ＡＤＣに結合され、前記タップの少なくとも１つを用いることにより各差分回路が差分信号の少なくとも１つを計算する、差分回路の前記セットと、
各コンパレータが前記差分回路の少なくとも１つに結合される、コンパレータのセットと、
を更に含む、ＳｅｒＤｅｓリンク。
【請求項１５】
請求項１４に記載のＳｅｒＤｅｓリンクであって、前記伝送フィルタが有限インパルス応答（ＦＩＲ）フィルタである、ＳｅｒＤｅｓリンク。
【請求項１６】
請求項１５に記載のＳｅｒＤｅｓリンクであって、前記ＤＦＥループが、コンパレータの前記セットからの各コンパレータに結合されるマルチプレクサを更に含む、ＳｅｒＤｅｓリンク。
【請求項１７】
請求項１６に記載のＳｅｒＤｅｓリンクであって、前記符号化方式が非ゼロ復帰（ＮＲＺ）であり、タップの数が２であり、コンパレータの数が３である、ＳｅｒＤｅｓリンク。
【請求項１８】
請求項１６に記載のＳｅｒＤｅｓリンクであって、前記符号化方式がＭレベルパルス振幅変調（Ｍ−ＰＡＭ）であり、タップの数がＮであり、コンパレータの数が［Ｎ×（Ｍ−１）＋１］×（Ｍ−１）である、ＳｅｒＤｅｓリンク。
【請求項１９】
請求項１８に記載のＳｅｒＤｅｓリンクであって、コンパレータの最小数が［Ｎ×（Ｍ−１）＋１）］×（Ｍ−ｌ）−Ｎ×（Ｍ−ｌ）×（Ｍ−２）／２となるように、隣接するＭ−ＰＡＭ判定レベルからコンパレータレベルをマージするため、前記ＦＩＲフィルタがパルス応答のメインカーソルをシェーピングする、ＳｅｒＤｅｓリンク。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、概して等化に関し、更に特定して言えば、判定フィードバックイコライザ（ＤＦＥ）に関連する。
【背景技術】
【０００２】
図１に移ると、従来のシリアライザ／デシリアライザ（ＳｅｒＤｅｓ）リンク１００の一例を見ることができる。オペレーションにおいて、シリアライザ１０１が、トランスミッタ１０３（これはバッファ１０２を含み得る）を用いるチャネル１０４を介する伝送のため、シリアル化された信号を生成することができる。信号ｘ［ｎ］がチャネル１０４を介して伝送されるので、符号化方式（これは伝送シンボルを有する）が用いられる。符号化方式の一例は２レベルパルス振幅変調（２−ＰＡＭ）方式である（これは非ゼロ復帰又はＮＲＺと呼ばれる）。ＮＲＺ方式では、伝送シンボルは−１及び＋１である。この伝送された信号ｙ［ｔ］がレシーバ１０５により受け取られる。しかし、この信号は概して、シンボル間干渉（ＩＳＩ）によりゆがめられており、そのため、その信号がアナログデジタルコンバータ（ＡＤＣ）１０６によりデジタル化された後、ＤＦＥループ１０７がＩＳＩを補償し得る。
【０００３】
この構成において、ＤＦＥループ１０７は、ＩＳＩを補償するためそのフィードバックを調節するように継続的に適応される。これを行うため、ＤＦＥループは、加算器１０８、比較回路１１０、及びフィルタ１１２（これは典型的に有限インパルス応答又はＦＩＲフィルタである）を用いる。概して、ＤＦＥループ１０７（及び、特にフィルタ１１２）は、このＩＳＩ補償を実行するためポストカーソル（ｐｏｓｔ−ｃｕｒｓｏｒ）タップを用いる。図２では、有効リンクパルス応答の一例を見ることができ、ここで、ｈ０はメインカーソル、ｈ１及びｈ２はポストカーソルタップである。この例では、受信した信号ｙ［ｔ］のサンプルは次の通りである。
（１）  y[n]＝h0×x[n]＋h1×x[n−l]＋h2×x[n−2]＋O
ここで、Ｏは低次干渉である（これはこの例では無視される）。フィルタ１１２がその後、下記ＩＳＩ式を生成することができる。
（２）  ｈ１×ｘ［ｎ−ｌ］＋ｈ２×ｘ［ｎ−２］
このＩＳＩ式が信号ｙ［ｎ］から減じられるとき、ＩＳＩは効果的に補償される。この構成に関する問題点は、ＤＦＥループ１０７の速度が、１つのシンボル期間に数式（２）のＩＳＩ式を計算する能力によって制限されることである。
【０００４】
ＮＲＺ符号化方式が（例えば）用いられる場合、計算は近似され得る。信号ｘ［ｎ］は±１であると仮定されるため、数式（２）のＩＳＩ式は次の通りであると仮定され得る。
（３）  ｈ１＋ｈ２
（４）  ｈ１−ｈ２
（５）  −ｈ１＋ｈ２
（６）  −ｈ１−ｈ２
そのため、ＤＦＥループ１０７は、図３に示すように、ＳｅｒＤｅｓリンク２００のレシーバ２０１においてＤＦＥループ２０３で置き換えることができる。これは概して推論的（ｓｐｅｃｕｌａｔｉｖｅ）ＤＦＥと呼ばれる。この構成において、補償器２０６−１〜２０６−４は、数式（３）〜（６）を実質的に同時に計算し、コンパレータ２０４−１〜２０４−４によって比較結果が決められる。これらの比較結果はマルチプレクサ又はＭＵＸ２０８により多重化され、選択信号ＳＥＬＥＣＴは信号ｘ［ｎ−１］及びｘ［ｎ−２］から計算される。
【０００５】
図３に示すＳｅｒＤｅｓリンク２００は、他の符号化方式（Ｍ−ＰＡＭなど）と共に、及び一層多くのポストカーソルタップと共に用いられるように拡張され得る。この推論的ＤＦＥ構成に関する幾つかの問題点は、複雑性、電力消費、及び利用面積であるが、これらは、コンパレータの数に大きく起因し得る。図３に示すように、４つのコンパレータが用いられるが、Ｍ−ＰＡＭシステムではコンパレータの数はＭＮであり、ここで、Ｍは伝送シンボルの数であり、Ｎはタップの数である。２タップ及び３判定レベルを有する４−ＰＡＭシステムでは、判定レベル毎に１６個のコンパレータがあり、（図４の例に見られるように）トータルで４８個のコンパレータがある。そのため、改善されたＤＦＥが求められている。
【０００６】
幾つかの他の従来のシステムが下記文献に記載されている。
【特許文献１】米国特許番号第７，５３９，２４３号
【特許文献２】米国特許番号第７，７９２，１８７号
【特許文献３】米国特許番号第７，８２２，１１４号
【特許文献４】米国特許公開番号２００８／０１８７０３６
【特許文献５】米国特許公開番号２００９／０２８５２７７
【特許文献６】米国特許公開番号２００９／０３０４０６６
【特許文献７】米国特許公開番号２０１０／００５４３２４
【非特許文献１】van Ierssel et al, "An Adaptive 4-PAM Decision-Feedback Equalizer for Chip-to-Chip Signaling," IEEE Intl. SOC Conf. Proceedings, 2004, September 12-15, pp. 297-300
【発明の概要】
【０００７】
例示の装置実施例において、装置が、伝送フィルタを有するトランスミッタ、レシーバ、及びトランスミッタとレシーバとの間に結合されるチャネルを含む。レシーバは、符号化方式の複数の伝送シンボルの少なくとも１つを有する通信チャネルから信号を受信するように構成されるイコライザと、イコライザに結合され、且つ、シンボル間干渉（ＩＳＩ）を補償するように構成される判定フィードバックイコライザ（ＤＦＥ）ループとを有する。イコライザ及び伝送フィルタは、等化ウィンドウにおいてタップのセットを調節して、セットからのタップが互いに実質的に等しくなるように構成される。
【０００８】
一例において、ＤＦＥループは、イコライザに結合されるアナログデジタルコンバータ（ＡＤＣ）と、差分信号のセットを生成する差分回路のセットと、各コンパレータが差分回路の少なくとも１つに結合される、コンパレータのセットとを更に含み得る。各差分回路はＡＤＣに結合され、各差分回路が、タップの少なくとも１つを用いることにより差分信号の少なくとも１つを計算する。
【０００９】
伝送フィルタは、有限インパルス応答（ＦＩＲ）フィルタであり得る。
【００１０】
一例において、ＤＦＥループは、コンパレータのセットからの各コンパレータに結合されるマルチプレクサを更に含み得る。
【００１１】
一例において、符号化方式は非ゼロ復帰（ＮＲＺ）であり得、タップの数は２であり得、コンパレータの数は３であり得る。
【００１２】
一例において、符号化方式は、Ｍレベルパルス振幅変調（Ｍ−ＰＡＭ）であり得、タップの数はＮであり得、コンパレータの数は［Ｎ×（Ｍ−１）＋１］×（Ｍ−１）であり得る。
【００１３】
一例において、コンパレータの最小数が［Ｎ×（Ｍ−１）＋１）］×（Ｍ−ｌ）−Ｎ×（Ｍ−ｌ）×（Ｍ−２）／２となるように、隣接するＭ−ＰＡＭ判定レベルからコンパレータレベルをマージするため、ＦＩＲフィルタは、パルス応答のメインカーソルをシェーピングし得る。
【００１４】
例示の方法実施例において、この方法は、フィルタされた信号を生成するため信号をフィルタする工程、伝送された信号がレシーバにより受け取られるように符号化方式を用いて、フィルタされた信号をチャネルを介して伝送する工程であって、符号化方式が複数の伝送シンボルを有する工程、等化された信号を生成するため伝送された信号を等化する工程であって、等化及びフィルタする工程が等化ウィンドウにおいてタップのセットを調節して、セットからのタップが互いに実質的に等しくなるようにする工程、及び等化された信号においてＩＳＩを補償する工程を含む。
【００１５】
一例において、フィルタする工程はＦＩＲフィルタを適用することを更に含み得る。
【００１６】
一例において、補償する工程は、デジタル化された信号を生成するため等化された信号をデジタル化すること、タップのセットを用いて、デジタル化された信号から複数の差分信号を計算すること、複数の比較結果を生成するため複数の差分信号との複数の比較を実行すること、及び複数の比較結果を多重化することを更に含み得る。
【００１７】
一例において、比較の最小数が［Ｎ×（Ｍ−１）＋１）］×（Ｍ−ｌ）−Ｎ×（Ｍ−ｌ）×（Ｍ−２）／２となるように、隣接するＭ−ＰＡＭ判定レベルからコンパレータレベルをマージするため、フィルタする工程は、パルス応答のメインカーソルをシェーピングすることを更に含み得る。
【００１８】
別の実施例において、シリアライザ／デシリアライザ（ＳｅｒＤｅｓ）リンクが提供される。例示のＳｅｒＤｅｓリンク実装は、シリアライザと、シリアライザに結合され、伝送フィルタを有するトランスミッタと、レシーバと、トランスミッタとレシーバとの間に結合されるチャネルと、デシリアライザとを含む。レシーバは、符号化方式の複数の伝送シンボルの少なくとも１つを有する通信チャネルから信号を受け取るように構成されるイコライザと、イコライザに結合され、且つ、シンボル間干渉（ＩＳＩ）を補償するように構成される判定フィードバックイコライザ（ＤＦＥ）ループとを有する。イコライザ及び伝送フィルタは、等化ウィンドウにおいてタップのセットを調節して、セットからのタップが互いに実質的に等しくなるように構成される。デシリアライザはＤＦＥループに結合される。
【図面の簡単な説明】
【００１９】
【図１】図１は、従来のＳｅｒＤｅｓリンクを図示する。
【００２０】
【図２】図２は、図１のレシーバへの信号入力を図示する。
【００２１】
【図３】図３は、推論的ＤＦＥを用いる従来のＳｅｒＤｅｓリンクを示す。
【００２２】
【図４】図４は、図３のＳｅｒＤｅｓリンクを用いる４−ＰＡＭシステムに対するコンパレータレベルを示す。
【００２３】
【図５】図５は、本発明の原理を実装する例示のＳｅｒＤｅｓリンクを図示する。
【００２４】
【図６】図６は、図５のＳｅｒＤｅｓリンクに対する例示のコンパレータレベルを図示する。
【００２５】
【図７】図７は、図５のＳｅｒＤｅｓリンクに対する例示のコンパレータレベルを図示する。
【発明を実施するための形態】
【００２６】
一例として、図４に戻ると、複数の重なるレベルがあり、そのため、冗長性又は縮退（ｄｅｇｅｎｅｒａｃｉｅｓ）をなくすことが可能である。
【００２７】
本発明に従った例示のＳｅｒＤｅｓリンク３００を図５に示す。簡潔にするため、ＳｅｒＤｅｓリンク３００はＮＲＺ符号化方式を用いるが、同じ構成が、Ｍ−ＰＡＭなどの他の方式に適用され得る。ＳｅｒＤｅｓリンク３００では、イコライザ３０４（これは、典型的にアナログイコライザである）及び伝送フィルタ３０２（これは典型的にＦＩＲフィルタである）が、それぞれ、レシーバ３０３及びトランスミッタ３０１に挿入される。イコライザ３０４及びフィルタ３０２は、ポストカーソルタップ（の少なくとも幾つか）を互いに等しくさせ得る。例えば、２タップ（即ち、ｈ１及びｈ２）を有するＤＦＥループ３０３が互いに等しくされ得る（即ち、ｈ１＝ｈ２＝ｈ）場合、数式（３）〜（６）は、２ｈ、０、及び−２ｈとなり得る。これを行うことにより、（例えば）Ｎタップを備えたＭ−ＰＡＭに対するコンパレータの数は、効率的に、ＳｅｒＤｅｓリンク２００でのＭＮから下記まで低減される。
（７）  ［Ｎ×（Ｍ−１）＋１］×（Ｍ−１）
そのため、図５に示す例（これは、２タップを備え、２×（２−ｌ）＋ｌ＝３個のコンパレータを有するＮＲＺ符号化方式を用いる）では、コンパレータ３１０−１〜３１０−３は、差分回路（これらは概して加算器３０８−１〜３０８−１及び補償器３０６−１〜３０６−３である）及びマルチプレクサ３１２と共に用いられる。図６に示す例（これは、図４に示すものに類似する２タップ及び３つのコンパレータレベルを有する４−ＰＡＭシステムである）では、コンパレータの数は３×（２×（４−ｌ）＋ｌ）＝２１である。
【００２８】
コンパレータの数を更に低減するため、パルス応答のメインカーソル又はｈ０は、図７の例において示すように、他の外見上縮退コンパレータレベルをなくすため、伝送フィルタ３０２により改変され得る。例えば、パルス応答のメインカーソル又はｈ０が、２タップ及び３コンパレータレベルを備えた４−ＰＡＭシステムでポストカーソルタップの［１／４］に等しくなる（即ち、ｈ０＝ｈ／４）ようにされる場合、コンパレータの数は１５まで低減され得る。具体的には、Ｎ個のタップを備えるＭ−ＰＡＭシステムではコンパレータの最小数は、下記の通りである。
（８）  ［N×（M−1）＋1）］×（M−l）−N×（M−l）×（M−2）／2
そのため、ＳｅｒＤｅｓリンク３００の複雑性は更に低減され得る。
【００２９】
ＳｅｒＤｅｓリンク３００の複雑性を低減するための更に別の特徴として、伝送符号化を用いることができる。伝送符号化を用いて、或るＩＳＩレベル（又はコンパレータ）が実施され得るように、列挙された伝送ビットシーケンスが用いられる。或るＩＳＩレベルが実施されるため、これはコンパレータの数の低減を更に助ける。一例として、ＮＲＺ符号化方式が「ランレングス」伝送符号化を含み得、ここで、シーケンス「１００」及び「０１１」が避けられる。ＮＲＺ符号化方式の「ランレングス」伝送符号化を用いることにより、「０」でのレベルが用いられる唯一のレベルとなるため、レベル２×ｈ及び−２×ｈは省かれ得る。
【００３０】
当業者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び多くの他の実施例が可能であることが分かるであろう。
【図６】
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【図７】
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【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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2015501589.tif 000011
2015501589.tif 000012