(57)【要約】  概してリンクトレーニングにトランスペアレントである、チャネルを等化するための装置が提供される。この装置は概して、入力回路（３０２）、クロスバー（３０４）、出力回路（３０６）、及びコントローラ（３１２）によって形成される等化経路を含む。各等化経路は、チャネルの少なくとも１つに結合される。コントローラは、ＶＧＡループ、クロスバーループ、及びドライバループを有する。ＡＧＣループは、第１の参照電圧を受け取り、利得制御信号を入力回路に提供する。利得制御ネットワークは、等化経路の少なくとも１つのレプリカを含む。クロスバーループは、第２の参照電圧を受け取り、クロスバー制御信号をクロスバーに提供する。ドライバループは、第３の参照電圧を受け取り、出力回路に対するドライバ制御信号を提供する。
2015501599.tif 000002
【特許請求の範囲】
【請求項１】
リンクトレーニングに対し概してトランスペアレントである複数のチャネルを等化するための装置であって、前記装置が、
入力回路とクロスバーと出力回路とによって形成される複数の等化経路であって、各等化経路が前記チャネルの少なくとも１つに結合される、前記複数の等化経路、及び
コントローラ、
を含み、
前記コントローラが、
第１の参照電圧を受け取り、且つ、利得制御信号を前記入力回路に提供する利得制御ループであって、前記等化経路の少なくとも１つのレプリカを含む、前記利得制御ループと、
第２の参照電圧を受け取り、且つ、クロスバー制御信号を前記クロスバーに提供するクロスバーループと、
第３の基準電圧を受け取り、且つ、前記出力回路に対しドライバ制御信号を提供するドライバループと、
を有する、
装置。
【請求項２】
請求項１に記載の装置であって、前記入力回路が、複数の可変利得増幅器（ＶＧＡ）を更に含み、各ＶＧＡが、前記チャネルの少なくとも１つに結合され、且つ、前記クロスバーに結合される、装置。
【請求項３】
請求項２に記載の装置であって、前記出力回路が、前記クロスバーに各々結合される複数のドライバを更に含む、装置。
【請求項４】
請求項３に記載の装置であって、前記クロスバーが、複数のマルチプレクサを更に含み、各マルチプレクサが、各ＶＧＡに結合され、且つ、前記ドライバの少なくとも１つに結合される、装置。
【請求項５】
請求項４に記載の装置であって、前記利得制御ループが、
前記第１の参照電圧を受け取るレプリカＶＧＡ、
前記レプリカＶＧＡに結合されるレプリカマルチプレクサ、
前記レプリカマルチプレクサに結合されるレプリカドライバ、及び
前記第１の参照電圧を受け取り、前記レプリカドライバに結合され、前記入力回路の各ＶＧＡに結合される、制御ネットワーク、
を更に含む、装置。
【請求項６】
請求項５に記載の装置であって、
前記レプリカマルチプレクサが第１のレプリカマルチプレクサを更に含み、
前記制御ネットワークが第１の制御ネットワークを更に含み、
前記クロスバーループが、
前記第２の参照電圧を受け取る第２のレプリカマルチプレクサと、
前記第２の参照電圧を受け取り、前記第２のレプリカマルチプレクサに結合され、前記クロスバーの各マルチプレクサに結合される、第２の制御ネットワークと、
を更に含む、装置。
【請求項７】
請求項６に記載の装置であって、前記ドライバループが、
前記第３の参照電圧を受け取る第２のレプリカドライバと、
前記第３の参照電圧を受け取り、前記第２のレプリカドライバに結合され、前記出力回路の各ドライバに結合される、第３の制御ネットワークと、
を更に含む、装置。
【請求項８】
請求項７に記載の装置であって、前記第１、第２、及び第３の制御ネットワークの各々が、
前記第１、第２、及び第３の参照電圧の一つを受け取る第１の分圧器、
前記第１のレプリカドライバ、前記第２のレプリカマルチプレクサ、及び前記第２のレプリカドライバの一つに結合される第２の分圧器、及び
前記第１及び第２の分圧器間に結合される制御信号生成器、
を更に含む、装置。
【請求項９】
請求項８に記載の装置であって、前記制御信号生成器が、
前記第１及び第２の分圧器の各々に結合される差動増幅器、
前記差動増幅器に結合されるフィルタ、
前記フィルタに結合される電圧・電流（Ｖ２Ｉ）コンバータ、及び
前記Ｖ２Ｉコンバータに結合される電流ミラー回路、
を更に含む、装置。
【請求項１０】
装置であって、
複数のチャネルを有するトランスミッタ、
前記トランスミッタに結合される伝送媒体、及び
前記伝送媒体に結合されるレシーバ、
を含み、
前記レシーバが、
前記複数のチャネルを等化し、且つ、リンクトレーニングに対し概してトランスペアレントである線形イコライザ、
を含み、
前記線形イコライザが、
入力回路とクロスバーと出力回路とによって形成される複数の等化経路であって、各等化経路が前記チャネルの少なくとも１つに結合される、前記複数の等化経路、及び
コントローラ、
を含み、
前記コントローラが、
第１の参照電圧を受け取り、且つ、利得制御信号を前記入力回路に提供する利得制御ループであって、前記等化経路のレプリカの少なくとも１つを含む、前記利得制御ループと、
第２の参照電圧を受け取り、且つ、クロスバー制御信号を前記クロスバーに提供するクロスバーループと、
第３の基準電圧を受け取り、且つ、前記出力回路に対しドライバ制御信号を提供する、ドライバループと、
を含む、装置。
【請求項１１】
請求項１０に記載の装置であって、前記入力回路が複数のＶＧＡを更に含み、各ＶＧＡが、前記チャネルの少なくとも１つに結合され、且つ、前記クロスバーに結合される、装置。
【請求項１２】
請求項１１に記載の装置であって、前記出力回路が、前記クロスバーに各々結合される複数のドライバを更に含む、装置。
【請求項１３】
請求項１２に記載の装置であって、前記クロスバーが複数のマルチプレクサを更に含み、各マルチプレクサが、各ＶＧＡに結合され、且つ、前記ドライバの少なくとも１つに結合される、装置。
【請求項１４】
請求項１３に記載の装置であって、前記利得制御ループが、
前記第１の参照電圧を受け取るレプリカＶＧＡ、
前記レプリカＶＧＡに結合されるレプリカマルチプレクサ、
前記レプリカマルチプレクサに結合されるレプリカドライバ、
前記第１の参照電圧を受け取り、前記レプリカドライバに結合され、前記入力回路の各ＶＧＡに結合される、制御ネットワーク、
を更に含む、装置。
【請求項１５】
請求項１４に記載の装置であって、
前記レプリカマルチプレクサが第１のレプリカマルチプレクサを更に含み、
前記制御ネットワークが第１の制御ネットワークを更に含み、
前記クロスバーループが、
前記第２の参照電圧を受け取る第２のレプリカマルチプレクサと、
前記第２の参照電圧を受け取り、前記第２のレプリカマルチプレクサに結合され、前記クロスバーの各マルチプレクサに結合される、第２の制御ネットワークと、
を更に含む、装置。
【請求項１６】
請求項１５に記載の装置であって、前記ドライバループが、
前記第３の参照電圧を受け取る第２のレプリカドライバ、及び
前記第３の参照電圧を受け取り、前記第２のレプリカドライバに結合され、前記出力回路の各ドライバに結合される、第３の制御ネットワーク、
を更に含む、装置。
【請求項１７】
請求項１６に記載の装置であって、前記第１、第２、及び第３の制御ネットワークの各々が、
前記第１、第２、及び第３の参照電圧の一つを受け取る第１の分圧器、
前記第１のレプリカドライバ、前記第２のレプリカマルチプレクサ、及び前記第２のレプリカドライバの一つに結合される第２の分圧器、及び
前記第１及び第２の分圧器間に結合される制御信号生成器、
を更に含む、装置。
【請求項１８】
請求項１７に記載の装置であって、前記制御信号生成器が、
前記第１及び第２の分圧器の各々に結合される差動増幅器、
前記差動増幅器に結合されるフィルタ、
前記フィルタに結合される電圧・電流（Ｖ２Ｉ）コンバータ、及び
前記Ｖ２Ｉコンバータに結合される電流ミラー回路、
を更に含む、装置。
【請求項１９】
請求項１８に記載の装置であって、前記レシーバが判定フィードバックイコライザ（ＤＦＥ）を更に含み、前記線形イコライザが、前記伝送媒体と前記ＤＦＥとの間に結合される、装置。
【請求項２０】
請求項１９に記載の装置であって、前記装置が１０ＧベースＫＲ準拠通信システムである、装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、概して信号調整システムに関し、更に特定して言えば、利得制御を備えた線形信号調整システムに関連する。
【背景技術】
【０００２】
図１は、従来の自動利得制御（ＡＧＣ）回路１００の一例を示す。ＡＧＣ回路１００は概して「利得制御」の特性を有するものを指すが、これは実際は自動レベル制御（ＡＬＣ）回路である。オペレーションにおいて、レベル検出器１０４が、出力信号ＯＵＴのレベル（通常、ピークレベル）を検出し、コントローラ１０６が、出力信号ＯＵＴのレベルを固定（参照）レベルＲＥＦと比較する。この比較の結果に基づいて、コントローラ１０６はその後、出力信号ＯＵＴのレベルを概して維持するように、制御信号ＣＮＴＬで、可変利得増幅器（ＶＧＡ）の利得を調節することができる。ＡＧＣ回路１００が線形信号調整デバイス（線形イコライザなど）において用いられるとき、ＡＧＣ回路１００はリンクトレーニングに対し非トランスペアレントであり（即ち、出力信号ＯＵＴのレベルは、リンクトレーニングの間、入力信号ＩＮのレベルの変化に応答しない）、ビット誤り率、電力、及び電磁干渉（ＥＭＩ）の点で最適システム構成を妨げる可能性がある。また、制限（非線形）デバイスが、トランスミッタ波形を歪ませ得、レシーバ判定フィードバックイコライザ（ＤＦＥ）がデータを正確に回復させることが困難となり得る。そのため、改善されたＡＧＣ回路が求められている。
【０００３】
従来のシステムの幾つかの例が下記文献に記載されている。
【特許文献１】米国特許番号第６４１５００３号
【特許文献２】米国特許番号第６４２１３８１号
【特許文献３】米国特許番号第７０５０５１７号
【特許文献４】米国特許公開番号２００３／００１６７７０
【非特許文献１】Hidaka et al, "A 4- Channel 1.25-10.3 Gb/s Backplane Transceiver Macro With 35 dB Equalizer and Sign-Based Zero-Forcing Adaptive Control," IEEE J. Solid-State Circuits, Vol. 44, No. 12, December 2009
【発明の概要】
【０００４】
例示の実施例が、リンクトレーニングに対し概してトランスペアレントである複数のチャネルを等化するための装置を提供する。この装置は、入力回路とクロスバーと出力回路とによって形成される複数の等化経路、及びコントローラを含む。各等化経路がチャネルの少なくとも１つに結合される。コントローラは、第１の参照電圧を受け取り、且つ、利得制御信号を入力回路に提供する利得制御ループであって、等化経路の少なくとも１つのレプリカを含む、利得制御ループと、第２の参照電圧を受け取り、且つ、クロスバー制御信号をクロスバーに提供するクロスバーループと、基準電圧を受け取り、且つ、出力回路に対しドライバ制御信号を提供するドライバループとを有する。
【０００５】
例示の一実施例において、入力回路は、複数の可変利得増幅器（ＶＧＡ）を更に含み、各ＶＧＡが、チャネルの少なくとも１つに結合され、且つ、クロスバーに結合される。
【０００６】
例示の一実施例において、出力回路は、クロスバーに各々結合される複数のドライバを更に含む。
【０００７】
例示の一実施例において、クロスバーは、複数のマルチプレクサを更に含み、各マルチプレクサが、各ＶＧＡに結合され、且つ、ドライバの少なくとも１つに結合される。
【０００８】
例示の一実施例において、利得制御ループは、第１の参照電圧を受け取るレプリカＶＧＡ、レプリカＶＧＡに結合されるレプリカマルチプレクサ、レプリカマルチプレクサに結合されるレプリカドライバ、及び第１の参照電圧を受け取り、レプリカドライバに結合され、入力回路の各ＶＧＡに結合される制御ネットワークを更に含む。
【０００９】
例示の一実施例において、レプリカマルチプレクサが第１のレプリカマルチプレクサを更に含み、制御ネットワークが第１の制御ネットワークを更に含む。クロスバーループは、第２の参照電圧を受け取る第２のレプリカマルチプレクサと、第２の参照電圧を受け取り、第２のレプリカマルチプレクサに結合され、クロスバーの各マルチプレクサに結合される、第２の制御ネットワークとを更に含む。
【００１０】
例示の一実施例において、ドライバループは、第３の参照電圧を受け取る第２のレプリカドライバと、第３の参照電圧を受け取り、第２のレプリカドライバに結合され、出力回路の各ドライバに結合される、第３の制御ネットワークとを更に含む。
【００１１】
例示の一実施例において、第１、第２、及び第３の制御ネットワークの各々は、第１、第２、及び第３の参照電圧の一つを受け取る第１の分圧器と、第１のレプリカドライバ、第２のレプリカマルチプレクサ、及び第２のレプリカドライバの一つに結合される第２の分圧器と、第１及び第２の分圧器間に結合される制御信号生成器とを更に含む。
【００１２】
例示の一実施例において、制御信号生成器は、第１及び第２の分圧器の各々に結合される差動増幅器、差動増幅器に結合されるフィルタ、フィルタに結合される電圧・電流（Ｖ２Ｉ）コンバータ、及びＶ２Ｉコンバータに結合される電流ミラー回路を更に含む。
【００１３】
例示の一実施例において或る装置が提供される。この装置は、複数のチャネルを有するトランスミッタ、トランスミッタに結合される伝送媒体、及び伝送媒体に結合されるレシーバを含む。レシーバは、複数のチャネルを等化し、且つ、リンクトレーニングに対し概してトランスペアレントである線形イコライザを含む。線形イコライザは、入力回路とクロスバーと出力回路とによって形成される複数の等化経路、及びコントローラを含む。各等化経路はチャネルの少なくとも１つに結合される。コントローラは、第１の参照電圧を受け取り、且つ、利得制御信号を入力回路に提供する利得制御ループであって、等化経路のレプリカの少なくとも１つを含む、利得制御ループと、第２の参照電圧を受け取り、且つ、クロスバー制御信号をクロスバーに提供するクロスバーループと、第３の基準電圧を受け取り、且つ、出力回路に対しドライバ制御信号を提供する、ドライバループとを含む。
【００１４】
例示の一実施例において、レシーバは、判定フィードバックイコライザ（ＤＦＥ）を更に含み、線形イコライザは伝送媒体とＤＦＥとの間に結合される。
【００１５】
例示の一実施例において、装置は１０ＧベースＫＲ準拠通信システムである。
【図面の簡単な説明】
【００１６】
【図１】図１は従来のＡＧＣ回路の一例の図である。
【００１７】
【図２】図２は、システム実施例の一例の図である。
【００１８】
【図３】図３は、図２の線形イコライザの一例の図である。
【００１９】
【図４】図４は、図３のコントローラの一例の図である。
【００２０】
【図５】図５は、図４の制御信号生成器の一例の図である。
【００２１】
【図６】図６は、図３の線形イコライザの関数を示す図である。
【発明を実施するための形態】
【００２２】
図２は、本発明の原理を実装する通信システム２００実施例の一例を図示する。この通信システム２００は、例えば、２０１０年６月１７日付の米国電気電子学会（ＩＥＥＥ）８０２．３ｂａ、及び／又は２０１０年６月２５日付のＩＥＥＥ８０２．３ａｐに記載される規格に準拠したイーサネットシステムであり得る。好ましくは、このシステム２００は、（これらの規格に関連付けられる）１０ＧベースＫＲに準拠し得る。また、これらの規格の各々はあらゆる目的のため参照として本明細書に組み込む。このシステム２００は概してトランスミッタ２０２を含み、トランスミッタ２０２は、幾つかのチャネル（即ち、４チャネル）、伝送媒体２０４（これはイーサネットケーブルとし得る）、及びレシーバ２０６を含み得る。このレシーバは概して、（例えば）ＥＭＩ及び符号間干渉（ＩＳＩ）を補償することができる線形イコライザ２０６及びＤＦＥ２０８を含む。
【００２３】
線形イコライザ２０６を図３において更に詳細に見ることができる。図示するように、イコライザ２０６は概して等化経路３０１−１〜３０１−Ｎを含み、各等化経路３０１−１〜３０１−Ｎはチャネルの一つに概して対応する。これらの経路３０１−１〜３０１−Ｎは、入力回路３０２、クロスバー３０４、及び出力回路３０６の一部によって形成される。即ち、入力回路は、可変利得増幅器（ＶＧＡ）３０８−１〜３０８−Ｎ（これらは各々チャネルの少なくとも１つに概して対応する）を含み、出力回路３０６は概して、ドライバ３１０−１〜３１０−Ｎ（これらも各々チャネルの少なくとも１つに概して対応する）を含む。クロスバー３０４は概してマルチプレクサを含み、マルチプレクサの各々は、チャネルの一つに概して関連付けられるように、ＶＧＡ３０８−１〜３０８−Ｎに及びドライバ３１０−１〜３１０−Ｎに結合される。図面を簡潔にするため、クロスバー３０４の詳細は図示せず、クロスバー３０４の利用は、動的に再構築可能な等化経路を提供し得る。
【００２４】
線形イコライザ２０６内に更に含まれるのがコントローラ３１２であり、これを図４に更に詳細に示す。図示するように、コントローラ３１２は概して、ＶＧＡループ４０２、クロスバーループ４０４、及びドライバループ４０６（及び、簡潔にするため省略されている他の構成要素）で構成される。これらのループ４０２、４０４、及び４０６の各々は、等化経路３０１−１〜３０１−Ｎの少なくとも１つの少なくとも一部のレプリカである。これは、これらのループ４０２、４０４、及び４０６の構成要素は、電力／面積を低減するため縮小される構成要素を有するが、等化経路３０１−１〜３０１−Ｎ内の構成要素に等しい又は比例する利得を有することを意味する。具体的には、ＶＧＡループは概して、レプリカＶＧＡ４１０（これは、ＶＧＡ３０８−１〜３０８−Ｎの少なくとも１つのＶＧＡのレプリカであり得る）、レプリカマルチプレクサ４１２−１（これは、クロスバー３０４のマルチプレクサの少なくとも１つのマルチプレクサのレプリカであり得る）、及びレプリカドライバ４１２−１（これは、ドライバ３１０−１〜３１０−Ｎの少なくとも１つのドライバのレプリカであり得る）で構成される。クロスバーループ４０４はレプリカマルチプレクサ４１２−２を含み、ドライバループは概してレプリカドライバ４１４を含む。これらのループ４０２、４０４、及び４０６の各々は、それぞれ、制御ネットワーク４０１−１〜４０１−３を更に含み、制御ネットワーク４０１−１〜４０１−３は、分圧器４１６−１〜４１６−３及び４２０−１〜４２０−３、及び制御信号生成器４１８−１〜４１８−１〜４１８−３を用いる。
【００２５】
オペレーションにおいて、これらのループ４０２、４０４、及び４０６は、（出力レベルではなく）チャネル利得を概して維持するため、出力レベルを（参照レベルではなく）入力レベルと比較し、これによってリンクトレーニングをトランスペアレントとすることが可能となる。これらのループ４０２、４０４、及び４０６の各々に対する基準電圧が、参照回路４０８−１〜４０８−３（これらは典型的にバンドギャップ回路である）により生成される。ＶＧＡループ４０２はその後、ＶＧＡ３０８−１〜３０８−Ｎの利得を調節するため利得制御信号を生成することができ（ここで、通常、各ＶＧＡ３０８−１〜３０８−Ｎに対し１つの信号がある）、（例えば）有限ループ利得に起因する等化経路３１０−１〜３１０−Ｎからの残余エラーを取り除くための主ＡＧＣループとして概して機能する。クロスバーループ４０２は、クロスバー３０４内のマルチプレクサの利得を調節するためクロスバー制御信号を生成することができ（ここで、通常、各マルチプレクサに対し１つの信号がある）、入れ子にされたＡＧＣループとして概して機能し、ドライバループ４０６は、ドライバ３１０−１〜３１０−Ｎの利得を調節するためドライバ制御信号を生成することができ（ここで、通常、各ドライバ３１０−１〜３１０−Ｎに対し１つの信号がある）、入れ子にされたＡＧＣループとして概して機能する。これらの３つのループ４０２、４０４、及び４０６を用いることにより、プロセス、供給電圧、及びプロセス変動にわたり利得制御が維持され得、また、入れ子にされたＡＧＣループを用いることにより、特に、過剰なノイズ増幅及び非線形性を導入することなく、各段の利得変動が制御され得る。また、入れ子にされた（局部的な）制御ループがあるため、利得は等化経路３０１−１〜３０１−Ｎの構成とは独立している。
【００２６】
制御ネットワーク４０１−１〜４０１−３から制御信号を生成するため、制御信号生成器４１８−１〜４１８−３（これを図５において更に詳細に見ることができ、これらは、以降では４１８と称する）は、入力及び出力レベル間の比較をする。即ち、制御信号生成器４１８は、（分圧器４１６−１〜４１６−３及び４２０−１〜４２０−３を介して通過した後）入力及び出力信号間のレベルを比較する差動増幅器５０２を用いる。この差はその後、フィルタ５０４（これは、例えば低域レジスタキャパシタフィルタとし得、ループ安定性を維持するのを助ける）でフィルタされ、電圧・電流（Ｖ２Ｉ）コンバータ５０６で電流に変換される。電流（これは、入力及び出力レベル間の差に比例する）を用いて、電流ミラー回路５０８は、適宜、ＶＧＡ３０８−１〜３０８−Ｎ、マルチプレクサ、又はドライバ３１０−１〜３１０−Ｎの利得を制御するために用いられる電流を生成することができる。制御電流も、制御電圧よりも局部的接地変動の一層影響を受けにくい。
【００２７】
ここで図６に移ると、利得制御を備えた場合と備えない場合とのシステム２００の比較を見ることができる。図示するように、利得制御を備えたシステム２００での入力及び出力電圧間の比（即ち、利得）は、広範囲にわたって利得制御がない場合より相違がずっと小さい。図３〜図５の回路は差動配置を示すが、単一終端システムにイコライザ２０６を用いることも可能であることにも留意されたい。
【００２８】
本発明に関連する技術に習熟した者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び他の実施例を実装し得ることが分かるであろう。
【図１】
2015501599.tif 000003
【図２】
2015501599.tif 000004
【図３】
2015501599.tif 000005
【図４】
2015501599.tif 000006
【図５】
2015501599.tif 000007
【図６】
2015501599.tif 000008
【国際調査報告】
2015501599.tif 000009
2015501599.tif 000010