(57)【要約】  （ΔΣＡＤＣのような）フィードバック回路内の能動回路のスルー・レートを向上させる技術が説明される。ある設計において、ΔΣＡＤＣは、積分器、スルー・レート向上回路、および制御回路を含む。積分器は入力信号を受信し、出力信号を供給する。スルー・レート向上回路は、ΔΣＡＤＣのフィードバック信号に基づいて積分器のスルー・レートを向上させる。スルー・レート向上回路は、（ｉ）フィードバック信号のある値（例えば最大値および最小値）に対してだけ、ブースト電流を供給するか、（ｉｉ）フィードバック信号の異なる値に対して、異なる量のブースト電流を供給する。ある設計において、スルー・レート向上回路は、積分器に接続された少なくとも１つのブースト回路を含む。各々のブースト回路は、そのブースト回路が有効にされる時に、積分器のスルー・レートを向上させるブースト電流を供給する。
2010534038.tif 000002
【特許請求の範囲】
【請求項１】
アナログ信号を受信しディジタル・サンプルを供給するように動作するデルタ・シグマ・アナログ・ディジタル変換器（ΔΣＡＤＣ）であって、
入力信号を受信し出力信号を供給するように動作する積分器と、
前記積分器に接続されていて、前記ΔΣＡＤＣのフィードバック信号に基づいて前記積分器のスルー・レートを向上させるように動作するスルー・レート向上回路、
を含む前記ΔΣＡＤＣ、を含む装置。
【請求項２】
前記スルー・レート向上回路が、
前記積分器の第１の出力に接続され、第１のブースト回路が有効にされる時に、正のブースト電流を供給するように動作する第１のブースト回路と、
前記積分器の前記第１の出力に接続され、第２のブースト回路が有効にされる時に、負のブースト電流を供給するように動作する第２のブースト回路を、
含む請求項１の装置。
【請求項３】
前記スルー・レート向上回路がさらに、
前記積分器の第２の出力に接続され、第３のブースト回路が有効にされる時に正のブースト電流を供給するように動作する第３のブースト回路と、
前記積分器の前記第２の出力に接続され、第４のブースト回路が有効にされる時に、負のブースト電流を供給するように動作する第４のブースト回路と、
前記第１と第２の出力は前記積分器の差動出力を形成している、
含む請求項２の装置。
【請求項４】
スルー・レート向上回路が、前記積分器に接続された少なくとも１つのブースト回路を含み、各々のブースト回路が、前記ブースト回路が有効にされる時、前記積分器の前記スルー・レートを向上させるためにブースト電流を供給するように動作する、請求項１の装置。
【請求項５】
各々のブースト回路が、前記積分器の出力と供給電圧との間に直列に接続される１つの抵抗と１つスイッチを含み、前記スイッチが前記ブースト電流を供給するために閉じられる、請求項４の装置。
【請求項６】
各々のブースト回路が、抵抗とスイッチの複数個の組を含み、各々の組が前記積分器の出力と供給電圧との間に直列に接続された１つの抵抗と１つのスイッチを含み、プログラム可能な数のスイッチが前記ブースト電流を供給するために閉じられる、請求項４の装置。
【請求項７】
各々のブースト回路について前記閉じられるスイッチの数が、前記積分器に使用される基準電圧の少なくとも１つと、前記ΔΣＡＤＣの動作モードと、前記アナログ信号のバンド幅と、前記ΔΣＡＤＣのサンプリング・レート、に基づいて決定される請求項６の装置。
【請求項８】
前記スルー・レート向上回路が、前記スルー・レート向上回路が有効にされる時に、前記積分器の前記スルー・レートを向上させるために、ブースト電流のパルスを供給する、請求項１の装置。
【請求項９】
前記パルスの継続時間が第１の抵抗を含むＲＣ回路に基づいて決定され、前記ブースト電流の量が前記スルー・レート向上回路内の第２の抵抗に基づいて決定され、前記第１の抵抗が、集積回路（ＩＣ）プロセス変動について前記第２の抵抗を追跡する、請求項８の装置。
【請求項１０】
パルスの継続時間が第１のキャパシタを含むＲＣ回路に基づいて決定され、前記積分器がサンプリング・キャパシタに基づく積分を実行し、前記第１のキャパシタが集積回路（ＩＣ）プロセス変動について前記サンプリング・キャパシタを追跡する、請求項８の装置。
【請求項１１】
前記パルスの継続時間と前記ブースト電流の振幅が、１つのサンプル期間に前記積分器により転送する電荷の量に基づいて決定される、請求項８の装置。
【請求項１２】
前記スルー・レート向上回路が、前記フィードバック信号の、最大と最小の値のそれぞれに応じて、第１と第２の量のブースト電流を供給する、請求項１の装置。
【請求項１３】
前記スルー・レート向上回路が、前記フィードバック信号の異なる値に対して、異なる量のブースト電流を供給する、請求項１の装置。
【請求項１４】
前記フィードバック信号を受信し、前記スルー・レート向上回路のために少なくとも１つの制御信号を発生するように動作する制御回路をさらに含む、請求項１の装置。
【請求項１５】
前記制御回路が、
前記積分器のために制御信号を受信し、各々のパルスがＲＣ回路を基にして決定される継続時間を持つ、パルスを含む第１の信号を発生するように動作するパルス発生器と、
前記パルス発生回路からの前記第１の信号と前記フィードバック信号に基づいて前記スルー・レート向上回路のために少なくとも１つの制御信号を発生するように動作する制御信号発生回路を、
含む請求項１４の装置。
【請求項１６】
前記制御信号発生器が、前記フィードバック信号における最大値を検出し、前記最大の値が検出されると常に第１の制御信号上にパルスを供給し、前記フィードバック信号における最小値を検出し、前記最小値が検出されると常に第２の制御信号上にパルスを供給するように動作する、請求項１５の装置。
【請求項１７】
前記ΔΣＡＤＣが２ビット・ディジタル・サンプルを供給し、前記スルー・レート向上回路が前記ディジタル・サンプルの最大と最小の値だけについて有効にされる、請求項１の装置。
【請求項１８】
前記ΔΣＡＤＣが複数個の積分器を含み、前記積分器が前記複数個の積分器の中の第１の積分器である、請求項１の装置。
【請求項１９】
前記ΔΣＡＤＣが２つの積分器を含む２次ΔΣＡＤＣであり、前記積分器が前記２つの積分器の中の第１の積分器である、請求項１の装置。
【請求項２０】
前記ΔΣＡＤＣが、複数個の積分器を含むカスケード型ΔΣＡＤＣであり、前記積分器が前記複数個の積分器の中の第１の積分器である、請求項１の装置。
【請求項２１】
前記装置が集積回路である、請求項１の装置。
【請求項２２】
入力信号を受信し出力信号を供給するように動作する、フィードバック回路内の能動回路と、
前記フィードバック回路におけるフィードバック信号を受信し、少なくとも１つの制御信号を発生するように動作する制御回路と、
前記能動回路と接続されていて、前記制御回路から前記少なくとも１つの制御信号を受信し、前記少なくとも１つの制御信号に基づいて前記能動回路のスルー・レートを向上させるように動作するスルー・レート向上回路、
を含む装置。
【請求項２３】
前記能動回路が積分器であり、フィードバック回路がデルタ・シグマ・アナログ・ディジタル変換器（ΔΣＡＤＣ）である、請求項２２の装置。
【請求項２４】
ディジタル・サンプルを得るために、デルタ・シグマ・アナログ・ディジタル変換器 (ΔΣＡＤＣ) を用いてアナログ信号をディジタル化することと、
前記ΔΣＡＤＣ内のフィードバック信号に基づいて、前記ΔΣＡＤＣ内の積分器のスルー・レートを向上すること、
を含む方法。
【請求項２５】
前記積分器のスルー・レートを向上することが、
前記フィードバック信号内の最大値を検出することと、
前記最大値が検出された時、正のブースト電流のパルスを供給することと、
前記フィードバック信号の最小値を検出することと、
前記最小値が検出された時、負のブースト電流パルスを供給すること、
を含む、請求項２４の方法。
【請求項２６】
前記積分器のスルー・レートを向上することが、
第１と第２の抵抗に基づいて、それぞれ前記正のブースト電流と前記負のブースト電流を発生することと、
第３の抵抗に基づいて決定された継続時間を有しているパルスを発生すること、前記第３の抵抗が集積回路（ＩＣ）プロセスの変動について前記第１と第２の抵抗を追跡する、
をさらに含む、請求項２５の方法。
【請求項２７】
前記積分器のスルー・レートを向上することが、さらに、継続時間が第１のキャパシタに基づいて決定されるパルスの発生を含み、前記第１のキャパシタが集積回路（ＩＣ）プロセスの変動について前記積分器内のサンプリング・キャパシタを追跡する、請求項２５の方法。
【請求項２８】
前記積分器のスルー・レートの向上が、前記積分器のスルー・レートを向上させるブースト電流のプログラムで制御できる量の発生を含み、ブースト電流の前記プログラムで制御できる量が、前記積分器のために使用される少なくとも１つの基準電圧、前記ΔΣＡＤＣの動作モード、前記アナログ信号のバンド幅および前記ΔΣＡＤＣのサンプリング・レートに基づいて決定される、請求項２４の方法。
【請求項２９】
ディジタル・サンプルを得るためにデルタ・シグマ・アナログ・ディジタル変換器 (ΔΣＡＤＣ) を用いてアナログ信号をディジタル化する手段と、
前記ΔΣＡＤＣのフィードバック信号に基づいて前記ΔΣＡＤＣ内の積分器のスルー・レートを向上する手段、
を含む装置。
【請求項３０】
前記積分器のスルー・レートを向上させる手段が、
前記フィードバック信号の最大値を検出する手段と、
前記最大値が検出された時に正のブースト電流のパルスを供給する手段と、
前記フィードバック信号の最小値を検出する手段と、
前記最小値が検出された時に負のブースト電流パルスを供給する手段、
を含む、請求項２９の方法。
【請求項３１】
前記積分器のスルー・レートを向上させる手段が、
第１と第２の抵抗に基づいて、それぞれ、前記正のブースト電流と前記負のブースト電流を発生する手段と、
第３の抵抗に基づいて決定された継続時間を有しているパルスを発生する手段、前記第３の抵抗が集積回路（ＩＣ）プロセスの変動について前記第１と第２の抵抗を追跡している、をさらに含む、請求項３０の装置。
【請求項３２】
前記積分器のスルー・レートを向上する手段が、さらに、第１のキャパシタに基づいて決定される継続時間を有するパルスを発生する手段を含み、前記第１のキャパシタが集積回路（ＩＣ）プロセスの変動について前記積分器のサンプリング・キャパシタを追跡する、請求項３０の装置。
【請求項３３】
前記積分器のスルー・レートを向上する手段が、前記積分器のスルー・レートを向上させるブースト電流のプログラムで制御できる量を発生する手段を含み、ブースト電流の前記プログラムで制御できる量が、前記積分器のために使用される少なくとも１つの基準電圧、前記ΔΣＡＤＣの動作モード、前記アナログ信号のバンド幅、および前記ΔΣＡＤＣのサンプリング・レートに基づいて決定される、請求項２９の装置。
【発明の詳細な説明】
【背景】
【０００１】
３５Ｕ．Ｓ．Ｃ．§１１９による優先権主張
本特許出願は、譲受人にこれについて譲渡され、特に引用によりここに組込まれる、２００７年７月１６日に出願された、「デルタ・シグマ・アナログ・ディジタル変換器のための積分器回路の動的なバイアス技術（An Integrator Circuit Dynamic Biasing Technique for Delta-Sigma ADC）」と題する、米国仮特許出願通し番号６０／９５０，０６１の優先権を主張する。
【技術分野】
【０００２】
本開示は、一般に、電子工学に関しているが、さらに詳細には、例えば、デルタ・シグマ・アナログ・ディジタル変換器（ΔΣＡＤＣ）の中の積分器のような、フィードバック回路内の、能動回路のスルー・レートを向上させるための技術に関する。
【背景技術】
【０００３】
ΔΣＡＤＣは、アナログ信号をディジタル化しディジタル・サンプルを供給するために、一般に使用されている。ΔΣＡＤＣは、典型的には、１つ以上の積分器と１つ以上のフィードバック経路を含んでいる。各々の積分器は、しばしば、演算相互コンダクタンス増幅器（operational transconductance amplifier：ＯＴＡ）、キャパシタ、およびスイッチにより構成されている、スイッチド・キャパシタ回路を用いて実施される。
【０００４】
高性能ΔΣＡＤＣは、しばしば、ΔΣＡＤＣ内の積分器に、特に最初の積分器に、高速セトリング応答を要求する。多くの場合に、積分器のセトリング応答は、ＯＴＡのスルー・レートにより制限されている。スルー・レートとは、入力信号における大きな変化により、出力信号が変化することができる最大のレートである。より高速のセトリング応答は、より高速のスルー・レートにより達成することができ、そしてまた、ＯＴＡのための、より高いバイアス電流により得られることになるであろう。したがって、スルー・レートと電力消費との間にはトレードオフがある。低消費電力が、現代の無線および携帯電子デバイスにおいて、重要であるため、高速セトリング応答を、高いバイアス電流を使用せずに達成することが望ましい。
【発明の概要】
【０００５】
セトリング応答を改善するために、フィードバック回路内の能動回路のスルー・レートを向上させる技術がここに説明される。一態様において、高速セトリング応答は、能動回路のスルー・レートを向上させることができるブースト電流を、動的に加えることにより達成することができる。ブースト電流の量および／または極性は、フィードバック回路におけるフィードバック信号に基づいて制御することができる。フィードバック信号は、能動回路の出力信号が、大きな正または負のステップとなるのが何時であるのかを予測するために、使用することができる。ブースト電流は、大きな正および負のステップに対して、高速セトリング応答を達成する必要がある時にのみ、加えることができる。このようにして、良好な性能が、小さな追加電力によって得られる。この技術は、ΔΣＡＤＣのような種々のフィードバック回路のために使用することができる。
【０００６】
1つの設計において、スルー・レート向上を備えたΔΣＡＤＣは、アナログ信号を受け取り、ディジタル・サンプルを供給することができる。このΔΣＡＤＣは、積分器、スルー・レート向上回路、および制御回路を含むことができる。（ΔΣＡＤＣ内の複数個の積分器のうち、最初のものであるかもしれない）積分器は、入力信号を受け取り、出力信号を供給することができる。スルー・レート向上回路は、ΔΣＡＤＣ内のフィードバック信号に基づいて積分器のスルー・レートを向上させることができる。スルー・レート向上回路は、（ｉ）フィードバック信号のある値（例えば最大値および最小値）に対してだけ、ブースト電流を、（ｉｉ）フィードバック信号の異なる値に対して、異なる量のブースト電流を、供給することができる。フィードバック信号の最大値は、最大の正の値に対応し、フィードバック信号の最小値は、最大の負の値に対応するであろう。
【０００７】
１つの設計において、スルー・レート向上回路は、積分器に接続された、少なくとも1つのブースト回路を含むことができる。各々のブースト回路は、そのブースト回路が有効にされている時に、積分器のスルー・レートを向上させるためのブースト電流を供給することができる。各々のブースト回路は、少なくとも1つの分岐を含むことができる。１つの設計において、各々の分岐は、積分器の出力と供給電圧との間に、直列に接続された抵抗とスイッチを含むことができる。他の設計においては、各々の分岐は、切り替え可能な電流源を含むことができる。両方の設計において、各々の分岐のためのスイッチは、積分器のためのブースト電流を供給するために閉じることができる。設定可能な分岐の数は、ブースト電流のプログラムで制御できる量を供給するために選択することができる。
【０００８】
１つの設計において、スルー・レートを向上させる回路は、スルー・レート向上回路が有効にされる時に、積分器のスルー・レートを向上させるために、ブースト電流のパルスを供給することができる。パルスの継続時間とブースト電流の振幅は、1つのサンプル期間において、積分器により転送される電荷の量に基づいて決めることができる。パルスの継続時間は、第1の抵抗と第1のキャパシタにより構成されるＲＣ回路に基づいて決定することができる。ブースト電流の量は、第2の抵抗に基づいて決めることができる。積分器は、サンプリング・キャパシタに基づく積分を実行することができる。第1の抵抗は、集積回路（ＩＣ）のプロセス変動において、第2の抵抗を追跡することができ、そして第1のキャパシタは、ＩＣのプロセス変動において、第2のキャパシタを追跡することができる。これは、ＩＣプロセスのばらつきによる抵抗とキャパシタの値の変動があったとしても、スルー・レートを向上させる回路が、適切な量の電荷を転送することができるようにさせることができる。
【０００９】
１つの設計においては、スルー・レート制御回路は、パルス発生器と制御信号発生器を含んでいる。パルス発生器は、積分器のための制御信号を受信し、各々のサンプル期間にパルスを含む、第1の信号を発生することができる。制御信号発生器は、ΔΣＡＤＣ内の第1の信号とフィードバック信号に基づいて、スルー・レート向上回路のために、少なくとも1つの制御信号を発生することができる。
【００１０】
本開示の種々の態様と特徴は、以下にさらに詳しく説明される。
【図面の簡単な説明】
【００１１】
【図１】図１は、無線通信デバイスを示す。
【図２】図２は、２ビットの２次ΔΣＡＤＣを示す。
【図３】図３は、Ｌビット４次カスケード型ΔΣＡＤＣを示す。
【図４】図４は、スルー・レート向上のない非平衡型積分器を示す。
【図５】図５は、図４の種々の制御信号のためのタイミング・ダイアグラムを示す。
【図６】図６は、スルー・レート向上を備えた不平衡型積分器を示す。
【図７】図７は、スルー・レート向上を備えた差動型積分器を示す。
【図８】図８は、プログラムで制御できるスルー・レート向上を備えた差動型積分器を示す。
【図９】図９は、スルー・レート制御回路を示す。
【図１０】図１０は、スルー・レート向上を備えたΔΣＡＤＣを動作させるための手順を示す。
【図１１】図１１は、スルー・レート向上を達成するための手順を示す。
【詳細な説明】
【００１２】
ここに説明される技術は、能動回路を含む種々のフィードバック回路に使用することができる。能動回路は、ＯＴＡのような増幅器を含む回路である。積分器は能動回路の１つの例である。フィードバック回路は、フィードバック回路内の１つ以上の回路の動作を制御するために使用される、フィードバック信号を供給する回路である。明快にするために、この技術の種々の態様が、能動回路を含むフィードバック回路の１つの例である、ΔΣＡＤＣについて以下に説明される。
【００１３】
ここに説明された技術は、無線通信、演算、ネットワーク、家電等の、種々の応用のために使用することができる。この技術は、さらに、無線通信デバイス、携帯電話、携帯情報端末（ＰＤＡｓ）、ハンド・ヘルド・デバイス、無線モデム、ラップトップ・コンピュータ、コードレス電話、ブルートゥース・デバイス、放送受信機、家電デバイス等の、種々のデバイスのために使用されるであろう。携帯電話または他のいくつかのデバイスであるかもしれない、無線通信デバイスにおける、ΔΣＡＤＣのための技術の使用が、以下に説明される。
【００１４】
図１は、無線通信デバイス１００の設計のブロック・ダイアグラムを示す。簡単化のために、受信機の部分だけが図１に示される。また、簡単化のために、１つのアンテナのための、ただ１つの受信チェーンが図１に示される。一般に、無線デバイスは、任意の数のアンテナ、任意の数の周波帯、および、任意の数の無線技術に対して、任意の数の受信チェーンを含むことができる。
【００１５】
アンテナ１１０は、基地局が送信した無線周波数（ＲＦ）の変調された信号を受信し、受信したＲＦ信号を供給することができる。低雑音増幅器（ＬＮＡ）１１２は、受信したＲＦ信号を増幅し、増幅したＲＦ信号を供給することができる。フィルタ１１４は、対象とする周波帯における信号成分を通過させ、周波帯外のノイズと必要とされない信号を取り除くために、増幅したＲＦ信号をフィルタすることができる。ダウン・コンバータ１１６は、局部発振器（ＬＯ）の信号を用いて、フィルタされたＲＦ信号を周波数ダウン・コンバートし、ダウン・コンバートされた信号を供給することができる。ＬＯ信号の周波数は、選択された周波数チャネル内の必要とされる信号が、ベースバンド、近接ベースバンド、または、中間周波数（ＩＦ）にダウン・コンバートされるように選択される。増幅器（Ａｍｐ）１１８は、ダウン・コンバートされた信号を増幅し、必要とされる信号レベルを持つ信号を供給することができる。ローパス・フィルタ１２０は、選択された周波数チャネル内の必要とされる信号を通過させ、ダウン・コンバート・プロセスにより発生するであろう、必要とされない雑音と信号を取り除くために、増幅器１１８からの信号をフィルタすることができる。
【００１６】
ΔΣＡＤＣ１３０は、ローパス・フィルタ１２０からのアナログ信号をディジタル化し、データ・プロセッサ１４０にディジタル・サンプルを供給する。ΔΣＡＤＣ１３０は、他のタイプのＡＤＣと比較して、より良い直線性、改善された量子化ノイズ特性、および、より単純なインプリメンテーションのような、確かな利点を提供することができる。ΔΣＡＤＣ１３０は、アナログ信号の振幅について、必要とされるバンド幅の何倍も大きいサンプリング・レートで、アナログ信号の振幅における変化の、Ｌビット逐次比較をすることにより、アナログ信号のアナログ−ディジタル変換を実行することができる。ただし、Ｌは１以上であり得る。ディジタル・サンプルは、必要とされる信号と量子化ノイズを含んでいるであろう。ΔΣＡＤＣ１３０は、量子化ノイズがより容易にフィルタされ得るようにバンド外に押し出される（つまりノイズの形にされる）ように設計されるであろう。
【００１７】
データ・プロセッサ１４０は、無線デバイス１００に送信されたデータを再生するために、ΔΣＡＤＣ１３０からのディジタル・サンプルを処理することができる。コントローラ／プロセッサ１５０は、無線デバイス１００において動作を制御することができる。メモリ１５２は、無線デバイス１００のために、プログラム・コードとデータを記憶することができる。
【００１８】
図１は、ΔΣＡＤＣを含む具体的な受信機の設計を示す。受信機は、また、図１には示されない、異なるおよび／または追加の回路フロックを含むことができる。
【００１９】
ΔΣＡＤＣ１３０は、単一ループΔΣＡＤＣ、カスケード型（またはＭＡＳＨ）ΔΣＡＤＣ等のような種々の設計によって実施されるであろう。ΔΣＡＤＣ１３０は、さらに、例えば、１次、２次、または、より高次の、任意の次数において実施されるであろう。ΔΣＡＤＣ１３０は、１以上の（Ｌ）ビットの分解能を持つディジタル・サンプルを供給することができる。一般に、より高次および／またはより多くのビットは、より大きな回路の複雑さを代償として、より良い性能を提供することができる。
【００２０】
図２は、スルー・レート向上を備えた、２ビット・２次ΔΣＡＤＣ１３０ａの設計のブロック・ダイアグラムを示す。ΔΣＡＤＣ１３０ａは、図１のΔΣＡＤＣ１３０として使用されてもよい。ΔΣＡＤＣ１３０ａ内で、加算器２１２は、アナログ信号（Ｘで示される）から、ディジタル−アナログ変換器（ＤＡＣ）２３０により出力される、フィードバック信号（Ｚで示される）を減じる。積分器２２０ａは、加算器２１２の出力を積分し、第１の積分器出力信号を供給する。積分器２２０ｂは、第１の積分器出力信号を積分し、第２の積分器出力信号を供給する。ゲイン回路２２２ａと２２２ｂは、それぞれ、第１と第２の積分器出力信号を、ゲインｇ１とｇ２にそれぞれ調整する。ゲイン回路２２２ｃは、ゲインが１のアナログ信号に調整する。加算器２２４は、ゲイン回路２２２ａ、２２２ｂと２２２ｃの出力を合計し、中間の信号を供給する。量子化器２２６は、中間の信号を量子化し、２ビット・ディジタル・サンプル（Ｙで示される）を供給する。ディジタル・サンプルは、００、０１、１０、１１の４つの可能な２ビットの値を持つ。ＤＡＣ２３０は、量子化器２２６からのディジタル・サンプルを含む、ディジタル・フィードバック信号を受信する。ＤＡＣ２３０は、ディジタル・サンプルをアナログに変換し、００、０１、１０、１１のディジタル・サンプルのそれぞれに対応して、−１、−１／３、＋１／３、＋１の４つの可能な正規化値を持つ、アナログ・フィードバック信号を供給する。  −１、−１／３、＋１／３と＋１の正規化されたアナログ値は、ＶｒｅｆがＤＡＣ２３０の基準電圧であれば、−Ｖｒｅｆ，−Ｖｒｅｆ／３、＋Ｖｒｅｆ／３、＋Ｖｒｅｆの実際のアナログ値に、それぞれ対応する。簡単化のために、以下の説明の多くは、実際のアナログ値の代わりに、正規化されたアナログ値を参照する。いずれの場合にも、ＤＡＣ２３０に対して供給されるディジタル・フィードバック信号と、ＤＡＣ２３０により供給されるアナログ・フィードバック信号の値との間には、１対１の対応がある。
【００２１】
図２に示される１つの設計において、スルー・レートを向上させる回路２５０は、第１の積分器２２０ａに接続し、以下に説明されるように、その積分器のスルー・レートを向上させる。スルー・レート制御回路２６０は、フィードバック信号を受信し、スルー・レート向上回路２５０のために制御信号を発生する。フィードバック信号は、（図２に示されるように）ＤＡＣ２３０に供給されるディジタル・フィードバック信号、または、（図２に示されない）ＤＡＣ２３０により供給される、アナログ・フィードバック信号であろう。一般に、スルー・レート向上は、積分器のスルー・レートとセトリング応答を改善するために、ΔΣＡＤＣ１３０ａ内の任意の積分器に適用することができる。
【００２２】
図３は、スルー・レートの向上を含む、Ｌビット、４次、カスケード型のΔΣＡＤＣ１３０ｂのブロック・ダイアグラムを示す。ＡＤＣ１３０ｂは、また、図１のΔΣＡＤＣ１３０に使用されてもよい。ΔΣＡＤＣ１３０ｂは、各々のループ３０２が２つのセクション３１０、量子化器３２６とＤＡＣ３３０を含む、２つのループ３０２ａと３０２ｂを含む。各々のセクション３１０は、積分器３２０と直列に接続されている加算器３１２を含む。
【００２３】
第１のループ３０２ａ内の各々の部分３１０において、加算器３１２は、セクション入力信号から、ＤＡＣ３３０ａによって出力される、第１のアナログ・フィードバック信号（Ｚ１と示される）を減じる。積分器３２０は、加算器３１２の出力を積分し、セクション出力信号を供給する。量子化器３２６ａは、積分器３２０ｂからの出力信号を量子化し、第１の量子化信号（Ｑ１と示される）を供給する。ＤＡＣ３３０ａは、第１の量子化信号をアナログに変換し、第１のアナログ・フィードバック信号を供給する。
【００２４】
第２のループ３０２ｂ内の各々の部分３１０において、加算器３１２は、セクション入力信号から、ＤＡＣ３３０ｂによって出力される第２のアナログ・フィードバック信号（Ｚ２と示される）を減じる。積分器３２０は、加算器３１２の出力を積分し、セクション出力信号を供給する。量子化器３２６ｂは、積分器３２０ｄからの出力信号を量子化し、第２の量子化信号（Ｑ２と示される）を供給する。ＤＡＣ３３０ｂは、第２の量子化された信号をアナログに変換し、第２のアナログ・フィードバック信号を供給する。
【００２５】
回路３４０は、第１のループ３０２ａからの量子化誤差を決定し、第２のループ３０２ｂのための入力信号（Ｘ２と示される）を発生する。３４０の回路内では、加算器３４２は、セクション３１０ｂからの出力信号から、第１の量子化信号を減じる。ゲイン回路３４４は、ゲインｇを持つ加算器３４２の出力を調整し、第２のループ３０２ｂのためにＸ２信号を供給する。ノイズ・キャンセル・ロジック３４８は、ループ３０２ａと３０２ｂから、第１と第２の量子化された信号を受信し、これらの量子化された信号を処理し、Ｌビットのディジタル・サンプル（ただし、Ｌ≧１）を供給する。
【００２６】
図３に示される設計において、スルー・レート向上回路３５０は、第１の積分器３２０ａに接続され、積分器のスルー・レートを向上させる。スルー・レート制御回路３６０は、フィードバック信号として第１の量子化された信号を受信し、スルー・レート向上回路３５０のための制御信号を発生する。一般に、スルー・レート向上は、積分器のスルー・レートとセトリング応答を改善するために、ΔΣＡＤＣ１３０ｂ内の任意の積分器に適用することができる。
【００２７】
図２と３は、スルー・レート向上を備えた２つの例示のΔΣＡＤＣを示す。スルー・レート向上を備えたΔΣＡＤＣは、また、他の設計でも実施されるであろう。明快にするために、図２の２ビットΔΣＡＤＣ１３０ａに関して、この技術の種々の態様が、以下に説明される。
【００２８】
図２と３における、各々の積分器は、ＯＴＡ、キャパシタ、およびスイッチにより構成される、スイッチド・キャパシタ回路を用いて実施されるであろう。これらの回路素子の全ては、相補型金属酸化膜半導体（ＣＭＯＳ）において、容易に作成されるであろう。
【００２９】
図４は、単一サンプリング・スイッチド・キャパシタ回路を用いて実施された積分器４００の設計の回路図を示す。積分器４００は、図２と図３の各々の積分器のために使われるであろう。積分器４００内において、スイッチ４１２は、入力信号Ｖｉｎを受信する１つの端子と、ノードＡに接続される、もう１つの端子を持つ。スイッチ４１４は、ノードＡと回路のグランドとの間に接続される。入力サンプリング・キャパシタ４２０は、ノードＡとノードＢの間に接続される。スイッチ４１６は、ノードＢと回路グランドとの間に接続される。スイッチ４１８は、ノードＢとＯＴＡ４２４の反転入力との間に接続される。ＯＴＡ４２４の非反転入力は、回路グランドに接続されている。積分キャパシタ４２２は、反転入力とＯＴＡ４２４の出力との間に接続されている。ＯＴＡ４２４は、出力信号Ｖｏｕｔを供給する。スイッチ４１２、４１４、４１６と４１８は、それぞれ、制御信号Ｓ２ｄ，Ｓ１ｄ，Ｓ２とＳ１により制御される。
【００３０】
図５は、図４の制御信号のためのタイミング・ダイアグラムを示す。図５の一番上は、ｆｓａｍｐの周波数を持ち、ＳＣＬＫで表示される、サンプリング・クロックを示す。サンプリング・クロックの各々の周期は、２つのフェーズを含んでいて、（ｉ）フェーズ１は、サンプリング・クロックがロジック“Ｈ”にある時に対応し、（ｉｉ）フェーズ２はサンプリング・クロックが“Ｌ”にある時に対応する。
【００３１】
図５に示すように、各々のサンプル期間において、フェーズ１の間には、Ｓ１信号はロジック“Ｈ”にあり、フェーズ２の間には、Ｓ２信号はロジックの“Ｈ”にある。Ｓ１ｄとＳ２ｄ信号は、それぞれ、Ｓ１とＳ２信号の拡張された（または遅延された）バージョンである。Ｓ１とＳ１ｄ信号は、Ｓ２とＳ２ｄの信号と重なってはいない。Ｓ１、Ｓ１ｄ、Ｓ２、およびＳ２ｄ信号は、ｆｓａｍｐの周波数と、５０％より小さいデューティ・サイクルを有している。
【００３２】
図４に戻って参照すると、積分器４００は、以下のように動作する。フェーズ２の間には、スイッチ４１２と４１６は、Ｓ２とＳ２ｄ信号におけるロジック“Ｈ”により閉じられていて、スイッチ４１４と４１８は、Ｓ１とＳ１ｄ信号におけるロジック“Ｌ”により開かれていて、キャパシタ４２０はＶｉｎ信号により充電される。フェーズ１の間には、スイッチ４１４と４１８は、Ｓ１とＳ１ｄ信号におけるロジック“Ｈ”により閉じられていて、スイッチ４１２と４１６は、Ｓ２とＳ２ｄ信号におけるロジック“Ｌ”により開かれていて、キャパシタ４２０の電荷は、キャパシタ４２２に転送され、Ｖｏｕｔ信号を変化させる。各々のサンプリング・クロック・サイクルにおいて、キャパシタ４２０は入力信号により充電され、その後に、キャパシタ４２２にその電荷が転送される。
【００３３】
積分器出力の全体としてのセトリング応答は、スルー・レートに制限されるセトリングと線形セトリングに依存するであろう。スルー・レートに制限されるセトリングは、積分器出力に大きな電荷が存在する、全体としてのセトリング応答の最初の／初期の部分の間に、生じる。線形セトリングは、全体としてのセトリング応答の全てにわたって生じる。しかしながら、線形セトリングは、初期の部分における、スルー・レートに制限されるセトリングと比較すると、無視して良いだろうし、全体のセトリング応答の後半の部分において、より著しいであろう。
【００３４】
全体のセトリング応答の初期の部分の間では、電荷が、キャパシタ４２０からキャパシタ４２２に転送され得るレートは、ＯＴＡ４２４のスルー・レートに依存する。短い量の時間の間に、キャパシタ４２２に、キャパシタ４２０内の全ての電荷が転送され得るためには、高速のスルー・レートを持っていることが望ましい。スルー・レートが十分に速くないと、キャパシタ４２２は、積分フェーズの最後で、十分に充電されていないであろうし、積分器４００の出力は適切な値に収束しないであろう。不完全なセトリングによる、キャパシタ４２２（および積分器４００）の最終値における誤差は、量子化ノイズを著しく増加させ、ΔΣＡＤＣの性能を低下させる、より高いノイズ・フロアーの結果となるであろう。より高速のスルー・レートは、ＯＴＡ４２４のために、より多くのバイアス電流を使用することにより得られるであろう。しかしながら、より多くのバイアス電流を使用することは、無線および携帯電子デバイスでは不適切であるように、電力消費を増加させるであろう。
【００３５】
一態様において、ΔΣＡＤＣ内の積分器のための高速セトリング応答は、ＯＴＡ４２４がスルー・レート制限に入らないようにするために、キャパシタ４２０からキャパシタ４２２への電荷の転送を高速化することができる、ブースト電流を動的に加えることにより達成されるであろう。ブースト電流の量および／または極性は、ΔΣＡＤＣ内のフィードバック信号に基づいて制御されるであろう。フィードバック信号は、いつ、積分器の出力が、大きな正または負のステップを持つのかを、予測するために使用されるであろう。ブースト電流は、大きな正および負のステップのために、高速セトリング応答を達成するために必要とされる場合にのみ、印加されるであろう。良好な性能が、このように、小さな追加電力によって得られる。
【００３６】
図６は、スルー・レート向上を備えた、積分器４０２の不平衡型設計の回路図を示す。積分器４０２は、図４のために上述した様に、スイッチ４１２、４１４、４１６と４１８、キャパシタ４２０と４２２、およびＯＴＡ４２４を含む。積分器４０２は、さらに、スルー・レート制御信号を受信し、必要な場合には、ブースト電流を供給する、スルー・レート向上回路４５０を含む。スルー・レート制御信号は、キャパシタ４２２の最終値により示されるであろう、フィードバック信号に基づいて発生されるであろう。フィードバック信号が、キャパシタ４２２について、大きな正のステップを示す時に、スルー・レート向上回路４５０は、ＯＴＡ４２４がキャパシタ４２２を充電するのを支援する、正のブースト電流を供給する。反対に、フィードバック信号が、キャパシタ４２２について、大きな負のステップを示す時に、スルー・レート向上回路４５０は、ＯＴＡ４２４がキャパシタ４２２を放電するのを支援する、負のブースト電流を供給する。
【００３７】
図７は、図２の積分器２２０ａ、ＤＡＣ２３０およびスルー・レート向上回路２５０に、または、図３の積分器３２０ａ、ＤＡＣ３３０aおよびスルー・レート向上回路３５０に、それぞれ使用されるであろう、積分器７００、ＤＡＣ７３０、およびスルー・レート向上回路７５０の差動設計の回路図を示す。積分器７００は、ＶｉｎｐとＶｉｎｎ信号により構成された差動入力信号を受信し、ＶｏｕｔｐとＶｏｕｔｎ信号により構成される差動出力信号を供給する。スルー・レート向上回路７５０は、高速セトリング応答を達成するために、必要に応じて、ＶｏｕｔｐとＶｏｕｔｎ信号のために、ブースト電流を供給する。
【００３８】
積分器７００内では、上部の経路内の、スイッチ７１２ａ、７１４ａ、７１６ａと７１８ａ、およびキャパシタ７２０ａと７２２ａは、下部の経路内の、スイッチ７１２ｂ、７１４ｂ、７１６ｂと７１８ｂ、およびキャパシタ７２０ｂと７２２ｂと同様に、図４の、スイッチ４１２、４１４、４１６と４１８、およびキャパシタ４２０と４２２と同様な方法によって接続されている。スイッチ７１２ａと７１２ｂは、それぞれ、ＶｉｎｎとＶｉｎｐ信号を受け取る。スイッチ７１４ａと７１４ｂは、ノードＪにおいて一緒に接続されていて、スイッチ７１６ａと７１６ｂは、入力同相電圧Ｖｉｃｍに接続されている。
【００３９】
ＤＡＣ７３０内では、スイッチ７３２ａは、一端がＶｒｅｆｐ電圧を受け取り、他端はノードＵに接続されている。スイッチ７３２ｂは、一端がＶｒｅｆｎ電圧を受け取り、他端はノードＶに接続されている。スイッチ７３４は、ノードＵとＶの間に接続されている。４レベルＤＡＣでは、３個の基準サンプリング回路７４０の複製が、ノードＵとノードＶの間およびＯＴＡの非反転入力と反転入力との間に、並列に接続されている。簡単化のために、回路７４０の１つの複製だけが図７に示されている。回路７４０の各々の複製では、基準サンプリング・キャパシタ７４２ａは、ノードＵとノードＥの間に接続されていて、基準サンプリング・キャパシタ７４２ｂは、ノードＶとノードＦの間に接続されている。スイッチ７４４ａと７４４ｂは、直列にしてノードＥとＦの間に接続されている。スイッチ７４６aと７４８ａは、ノードEおよび、ＯＴＡ７２４の、それぞれ、反転入力と非反転入力との間に接続される。スイッチ７４６ｂと７４８ｂは、ノードFおよび、ＯＴＡ７２４の、それぞれ、反転入力と非反転入力との間に接続される。スイッチ７４６aと７４８ｂは、Ｄ１ｍ制御信号によって制御され、スイッチ７４６ｂと７４８ａは、Ｄ２ｍ制御信号によって制御される。ここにおいて、回路７４０の複製１，２、と３について、ｍはそれぞれ、１，２と３に等しい。回路７４０の３つの複製におけるＤ１ｍとＤ２ｍ信号は、Ｓ２信号とフィードバック信号に基づいて発生される。特に、Ｄ１ｍとＤ２ｍ信号は、フィードバック信号に基づいて、有効または無効にされ、そして有効にされた場合、Ｓ２信号がアクティブである時間の間にはアクティブとなる。
【００４０】
回路７４０の３個の複製は、ＶｒｅｆｐとＶｒｅｆｎ電圧により定義される差動基準電圧をサンプリングするために使用される。回路７４０の各々の複製では、Ｄ１ｍまたはＤ２ｍ信号のいずれかが、各々のサンプル期間に有効にされる。Ｄ１ｍ信号が有効にされる時には、ノードＥは、スイッチ７４６ａを通して、ＯＴＡ７２４の反転入力に接続され、ノードＦは、スイッチ７４８ｂを通して、ＯＴＡ７２４の非反転入力に接続される。反対に、Ｄ２ｍ信号が有効にされる時には、スイッチ７４８ａを通して、ノードＥはＯＴＡ７２４の非反転入力に接続され、ノードＦは、スイッチ７４６ｂを通して、ＯＴＡ７２４の反転入力に接続される。
【００４１】
フィードバック信号が＋１である場合には、回路７４０の全ての３個の複製におけるＤ１ｍ信号は、有効にされ、回路７４０の全ての３個の複製におけるキャパシタ７４２は同じ向きに接続され、３ユニットの正の蓄積電荷を供給する。フィードバック信号が−１の場合には、回路７４０の全ての３個の複製におけるＤ２ｍ信号は有効にされ、回路７４０の全ての３個の複製におけるキャパシタ７４２は同じ向きに接続され、３ユニットの負の蓄積電荷を供給する。フィードバック信号が＋１／３である場合には、回路７４０の２個の複製におけるＤ１ｍ信号が有効にされ、回路７４０の残りの複製におけるＤ２ｍ信号が有効にされ、回路７４０の全ての３個の複製におけるキャパシタ７４２は、１ユニットの正の蓄積電荷を供給する。フィードバック信号が−１／３である場合には、回路７４０の２個の複製におけるＤ２ｍ信号が有効にされ、回路７４０の残りの複製におけるＤ１ｍ信号が有効にされ、回路７４０の全ての３個の複製におけるキャパシタ７４２は、１ユニットの負の蓄積電荷を供給する。
【００４２】
図７に示される設計において、Ｓ１信号でのフェーズ１の間、キャパシタ７４２ａと７４２ｂはＶｒｅｆｐとＶｒｅｆｎ信号をサンプルするのに対して、Ｓ２信号でのフェーズ２の間、キャパシタ７２０ａと７２０ｂはＶｉｎｎとＶｉｎｐ信号をサンプルする。キャパシタ７２０ａと７２０ｂは、フェーズ１の間に、キャパシタ７２２ａと７２２ｂに、蓄積した電荷を供給し、キャパシタ７４２ａと７４２ｂは、フェーズ２の間に、キャパシタ７２２ａと７２２ｂに、蓄積した電荷を供給する。入力信号と基準電圧は、このように、交互のクロック位相においてサンプリングされ、さらに、交互のクロック位相で積分される。入力信号と基準電圧の、この交互のサンプリングは（ｉ）入力信号とＤＡＣフィードバック信号の独立した積分ができるようにし、（ｉｉ）積分器の負荷が、サンプリング・クロックのフェーズ１とフェーズ２の間でバランスされるようにする。
【００４３】
図７に示される設計において、スルー・レート向上回路７５０は、正のブースト回路７６０と７９０、および負のブースト回路７７０と７８０を含む。ブースト回路７６０は、直列に、正の供給電圧ＶＤＤとＶｏｕｔｐ出力の間に接続される、スイッチ７６２と抵抗７６４を含む。ブースト回路７７０は、直列に、供給電圧ＶＤＤとＶｏｕｔｎ出力の間に接続される、スイッチ７７２と抵抗７７４を含む。ブースト回路７８０は、直列に、負の供給電圧ＶＳＳとＶｏｕｔｐ出力の間に接続される、スイッチ７８２と抵抗７８４を含む。ブースト回路７９０は、直列に、ＶＳＳ供給とＶｏｕｔｎ出力の間に接続される、スイッチ７９２と抵抗７９４を含む。ＶＳＳは回路グランドまたはその他の電圧である。他の電圧も、また、図７のＶＤＤとＶＳＳの代わりに使用されても良い。スイッチ７６２と７９２は、Ｂ１制御信号により制御され、スイッチ７７２と７８２は、Ｂ２制御信号により制御される。
【００４４】
図５は、図２に示される２ビットΔΣＡＤＣ１３０ａのための、Ｂ１とＢ２の信号の設計を示す。この設計において、フィードバック信号が＋１の時に、正のブーストが加えられ、フィードバック信号が−１の時に、負のブーストが加えられ、フィードバック信号が−１／３または＋１／３の時に、ブーストは加えられない。Ｂ１とＢ２の信号は、Ｓ２信号が有効にされる時の最初の短い期間に、それぞれ有効にされる。
【００４５】
図７に示される設計において、キャパシタ７４２ａと７４２ｂから蓄積された電荷が統合され、キャパシタ７２２ａと７２２ｂに転送される時に、ブースト電流は加えられる。ブースト電流は、７２０ａと７２０ｂから蓄積された電荷が統合され、７２２ａと７２２ｂに転送される時には、加えられない。この設計は、上述した利点、例えば、フィードバック信号だけによる、ＤＡＣ出力とＳ７６２，７７２、７８２と７９２のスイッチ制御の分離を提供する。一般に、ブースト電流は、キャパシタ７４２から電荷を統合する時に、および／または、キャパシタ７２０から電荷を統合する時に、加えられる。
【００４６】
表１は、図２の２ビットΔΣＡＤＣ１３０ａのための、動的なスルー・レート制御の設計を示す。ΔΣＡＤＣ１３０ａは、００、０１、１０、１１の、４つの可能な２ビットの値を持つ、ディジタル・サンプルを供給するであろう。ＤＡＣ２３０は、００、０１、１０、１１の、ディジタル・サンプルに対する、それぞれ、−１、−１／３、＋１／３、＋１の、４つの可能な正規化された値を持つアナログ・フィードバック信号を供給するであろう。フィードバック信号が＋１に等しい時に、最大の正のステップが起きるであろうし、フィードバック信号が−１に等しい時に、最大の負のステップがおきるであろう。スルーが制限されたセトリングは、特に、フィードバック信号が＋１または−１に等しい場合に起きるであろう。フィードバック情報は、ブースト電流の極性と方向と同様に、ブースト電流をいつ供給するのかを決定するために使用される。
【００４７】
図７と表１に示される設計において、フィードバック信号が＋１の時に、図５に示されるように、Ｂ１信号は有効にされ、スイッチ７６２と７８２は閉じられる。正のブースト電流が、Ｖｏｕｔｐ信号により、スイッチ７６２と抵抗７６４を通して、ＶＤＤ電源により供給される。正のブースト電流が、Ｖｏｕｔｎ信号により、スイッチ７６２と抵抗７６４を通して、ＶＳＳ電源により、また、供給される。フィードバック信号が−１の時に、図５に示されるように、Ｂ２号は有効にされ、スイッチ７７２と７８２は閉じられる。負のブースト電流が、Ｖｏｕｔｎ信号により、スイッチ７６２と抵抗７６４を通して、ＶＤＤ電源により、また、供給される。フィードバック信号が−１／３または＋１／３の時に、図５に示されるように、Ｂ１とＢ２信号は両方とも無効にされ、スイッチ７６２、７７２、７８２と７９２は開かれる。
【表１】
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【００４８】
図８は、積分器８００、ＤＡＣ８３０とプログラムで制御できるスルー・レート向上回路８５０の差動設計の回路図を示すが、これらは、それぞれ、図２における積分器２２０ａ、ＤＡＣ２３０とプログラム可能なスルー・レート向上回路２５０に使用されても良いし、または、図３における積分器３２０ａ、ＤＡＣ３３０とスルー・レート向上回路３５０に使用されても良い。積分器８００とＤＡＣ８３０は、図７における、積分器７００とＤＡＣ７３０内の、回路素子７１２ａから７４８ｂと同じ方法で接続されている、回路素子８１２ａから８４８ｂを含んでいる。スルー・レート向上回路８５０は、高速セトリング応答を達成するために、必要に応じて、ＶｏｕｔｎとＶｏｕｔｐ信号に、プログラムで制御できるブースト電流を供給することができる。
【００４９】
図８に示される設計において、ブースト回路８５０は、正のブースト回路８６０と８９０、および負のブースト回路８７０と８８０を含む。ブースト回路８６０は、Ｋ個の抵抗８６４ａから８６４ｋに、それぞれ、直列に接続される、Ｋ個のスイッチ８６２ａから８６２ｋを含む。スイッチ８６２と抵抗８６４の、各々の直列接続は、ＶＤＤ電源とＶｏｕｔｐ出力の間に接続される。ブースト回路８７０は、Ｋ個の抵抗８７４ａから８７４ｋに、それぞれ、直列に接続される、Ｋ個のスイッチ８７２ａから８７２ｋを含む。スイッチ８７２と抵抗８７４の、各々の直列接続は、ＶＤＤ電源とＶｏｕｔｎ出力の間に接続される。ブースト回路８８０は、Ｋ個の抵抗８８４ａから８８４ｋに、それぞれ、直列に接続される、Ｋ個のスイッチ８８２ａから８８２ｋを含む。スイッチ８８２と抵抗８８４の、各々の直列接続は、ＶＳＳ電源とＶｏｕｔｎ出力の間に接続される。ブースト回路８８０は、Ｋ個の抵抗８９４ａから８９４ｋに、それぞれ、直列に接続される、Ｋ個のスイッチ８９２ａから８９２ｋを含む。スイッチ８９２と抵抗８９４の、各々の直列接続は、ＶＳＳ電源とＶｏｕｔｎ出力の間に接続される。一般に、Ｋは任意の整数値であれば良いし、各々のブースト回路８６０と８９０のために、任意の数の抵抗分岐が使用されても良い。Ｋの大きな値は、プログラムされたブースト電流のために、より高い分解能を提供できる。
【００５０】
スイッチ８６２ａから８６２ｋとスイッチ８９２ａから８９２ｋは、それぞれ、Ｂ１ａからＢ１ｋの制御信号により制御される。スイッチ８７２ａから８７２ｋとスイッチ８８２ａから８８２ｋは、それぞれ、Ｂ２ａからＢ２ｋの制御信号により制御される。異なる量の正のブースト電流は、フィードバック信号が＋１の時に、異なる数のＢ１信号を有効にすることにより得られるであろう。異なる量の負のブースト電流は、フィードバック信号が−１の時には、異なる数のＢ２信号を有効にすることにより得られるであろう。例えば、正の最小の量のブースト電流は、Ｂ１ａ信号だけを有効にすることにより得られるであろうし、最大の正の量のブースト電流は、全てのＫ個のＢ１ａからＢ１ｋの信号を有効にすることにより得られるであろう。
【００５１】
図８に示される設計は、プログラムで制御できるブースト電流量が、スルー・レート向上に適用できるようになっている。プログラムで制御できるブースト電流量は、種々のシナリオのために有益であろう。１つの設計において、プログラム化可能な特徴は、異なる基準電圧のために、ブースト電流の必要とされる量を得るために使用されるであろう。他の設計では、プログラム化可能な特徴は、異なるサンプリング・レートを持つであろう、異なる動作モードのために、ブースト電流の異なる量を得るために使用されるであろう。例えば、無線デバイスは、広帯域の信号を含むＷＣＤＭＡモード、または、狭帯域信号を含むＧＳＭモードのどちらかで動作するであろう。より多くのブースト電流が、より高いサンプリング・レートを持ち、したがって、より短いセトリング時間を必要とする、ＷＣＤＭＡモードのために、使用されるであろう。より少ないブースト電流、または、ブースト電流無しが、より低いサンプリング・レートを持ち、したがって、より長いセトリング時間を許容できるであろう、ＧＳＭモードのために使用されるであろう。さらに他の設計では、プログラム化可能な特徴は、異なる数の量子化レベルをサポートするために使用されても良い。例えば、−５、−３、−１、＋１、＋３と＋５の相対的な出力値を持つ、６レベルのΔΣ変調器において、−５と＋５のレベルのために、最大のブーストが加えられるであろうし、−３と＋３のレベルでは、最大のブーストの半分が加えられるであろうし、−１と＋１のレベルでは、ブーストは加えられないであろう。ブースト電流のプログラム制御できる量は、また、他のシナリオのために使用されるであろう。
【００５２】
図９は、図２のスルー・レート 制御回路２６０の設計の回路図を示す。回路２６０は、パルス発生回路９１０と制御信号発生器９３０を含む。パルス発生器９１０は、ΔΣＡＤＣ１３０ａのために、Ｃ２制御信号を受信し、各々のサンプル期間において、パルスを供給する。パルス発生器９１０内では、ＲＣ回路９２０がＣ２信号を受信し、遅延されたＣ２信号を供給する。ＲＣ回路９２０は、Ｒｄｅｌａｙの値を持つ抵抗９２２とＣｄｅｌａｙの値を持つキャパシタ９２４を含む。インバータ９２６は、ＲＣ回路９２０からの遅延されたＣ２信号を反転し、反転Ｃ２信号を供給する。ＡＮＤゲート９２８はＣ２信号と反転Ｃ２信号を受信し、各々のサンプル期間に、１つのパルスを含む、第１の信号を供給する。各々のパルスの幅は、ＲｄｅｌａｙとＣｄｅｌａｙの値により決められる。
【００５３】
制御信号発生器９３０内では、検出器９３２はフィードバック信号を受信し、＋１を検出し、＋１が検出される時には必ず、ロジック“Ｈ”の出力を供給する。ＡＮＤゲート９３４は、パルス発生器９１０からの第１の信号と、検出器９３２の出力を受信し、Ｂ１制御信号を発生する。Ｂ１信号は、＋１が検出されると必ず有効にされ、パルス発生器９１０からの第１の信号により決定される、パルス継続時間を持つ。同様に、検出器９３６は、フィードバック信号を受信し、−１を検出し、−１が検出される時には必ず、ロジック“Ｈ”の出力を供給する。ＡＮＤゲート９３８は、パルス発生器９１０からの第１の信号と検出器９３６の出力を受信し、Ｂ２制御信号を発生する。Ｂ２信号は、−１が検出されると必ず有効にされ、パルス発生器９１０からの第１の信号により決定される、パルス継続時間を持つ。
【００５４】
図９は、スルー・レート制御回路２６０の特定の設計を示す。スルー・レート向上回路のためのスルー・レート制御信号は、また、他の方法で発生されるであろう。例えば、別の設計では、ＲＣ回路９２０は、直列に接続された複数個のインバータに置き換えられるかもしれない。インバータの数は、固定されていても、プログラムで制御できてもよい。
【００５５】
１つの設計において、スルー・レート向上は、サンプリング・キャパシタ（例えば、図７のキャパシタ７４２ａと７４２ｂ）から、積分キャパシタ（例えば、図７のキャパシタ７２２ａと７２２ｂ）に転送するのに十分な量の時間だけ有効にされ、残りの時間は無効化されている。スルー・レート向上は、必要な時に、十分に制御された電流パルスを、流し込む、または、吸い込むことにより達成される。電流パルスの量と方向は、ディジタル的に、および、動的に制御されるであろう。電流パルスは、ＤＡＣのフィードバック経路からの、大きなスルー・イベントがあった時にだけ、出される。あらかじめ決められた、電流パルスの短い継続時間の後に、積分器は、あたかも電流ブーストが生じなかったように、通常の状態で動作する。このように、線型セトリング、バンド幅およびノイズ性能はスルー・レート向上回路により影響されない。さらに、余分な静止電流は、スルー・レート向上回路から引き出されない。
【００５６】
図７に示される設計では、各々のブースト回路７６０から７９０は、ブースト回路が適切なＢ１またはＢ２信号により有効にされる時に、電流パルスを供給する。電流パルスの幅と振幅は、サンプリング・キャパシタ７４２から積分キャパシタ７２２に転送する電荷の量に基づいて決められるであろう。１つのサンプル期間に転送される電荷の量は、次のように表現される。
【００５７】
（Ｉｂｉａｓ＋Ｉｂｏｏｓｔ）・ｔｂｏｏｓｔ＝ΔＱ＝Ｖｒｅｆ・Ｃｓａｍｐ        式（１）
ただし、ＩｂｉａｓはＯＴＡ７２４における静的なバイアス電流であり、
Ｉｂｏｏｓｔは、スルー・レート向上回路７５０により供給されるブースト電流であり、
ｔｂｏｏｓｔは、ＯＴＡ７２４にＩｂｏｏｓｔが加えられる継続時間であり、
Ｃｓａｍｐは、サンプリング・キャパシタ７４２ａまたは７４２ｂのキャパシタンスであり、
ＶｒｅｆはＤＡＣの基準電圧であり、
ΔＱは、Ｉｂｏｏｓｔの継続中に加えられる、ＩｂｉａｓおよびＩｂｏｏｓｔから結果として生じる電荷の量である。
【００５８】
基準電圧は次のように表現されるであろう。
【００５９】
Ｖｒｅｆ＝Ｖｒｅｆｐ−Ｖｒｅｆｎ                        式（２）
平均差動ブースト電流は次のように表現されるであろう。
【００６０】
Ｉｂｏｏｓｔ＝（ＶＤＤ−Ｖｏｄｍ）／（２・Ｒ）        式（３）
ただし、Ｖｏｄｍは出力の差動モード電圧である。式（３）に示されるように、ブースト電流の量は、スルー・レート向上回路７５０内の抵抗７６４、７７４、７８４、７９４の値Ｒに反比例する。例えば、抵抗値Ｒが、６００オームから３００オームまで下げられると、ブースト電流の量は２倍になるであろう。
【００６１】
例として、スルー・レート向上は、図２におけるΔΣＡＤＣ１３０ａ内の積分器２２０ａに使用されても良い。１ナノ秒（ｎｓ）のブースト・パルス幅は、必要とされる全体としてのセトリング応答に基づいて選択されるであろう。積分器２２０ａは、Ｖｒｅｆ＝１．２ボルト（Ｖ）、Ｃｓａｍｐ＝２．１ピコ・ファラッド（ｐＦ）およびＩｂｉａｓ＝０．６２５マイクロ・アンペア（μＡ）として設計されるであろう。式（１）より、必要とされるブースト電流の量は、次のように与えられるであろう。
【００６２】
Ｉｂｏｏｓｔ＝（Ｖｒｅｆ・Ｃｓａｍｐ）／Ｉｂｏｏｓｔ―Ｉｂｉａｓ＝（１．２Ｖｘ２．１ｐＦ）／１．０ｎｓ−０．６２５μＡ＝１．９ｍＡ                式（４）
ＶＤＤが１．２Ｖであり、出力差動電圧Ｖｏｄｍが０．５Ｖであれば、各々のブースト回路の抵抗値Ｒは次のように与えられるであろう。
【００６３】
Ｒ＝（ＶＤＤ−Ｖｏｄｍ）／（２・Ｉｂｏｏｓｔ）＝（２．２Ｖ−０．５Ｖ）／３．８ｍＡ＝
４４７Ω    式（５）
抵抗７６４、７７４、７８４と７９４は、２．５２ピコ・クーロン（ｐＣ）の電荷を、１つのサンプル期間内に、サンプリング・キャパシタ７４２ａと７４２ｂから積分キャパシタ７２２ａと７２２ｂに、それぞれ転送することができる、ブースト電流を得るために、４４７オームに設定されるであろう。ブースト電流の量は、抵抗７６４、７７４、７８４と７９４の値を変化することにより、調整されるであろう。抵抗７６４と７７４は、抵抗７８４と７９４と同じ値を持つだろうし、これらの抵抗は、積分器とスルー・レート向上回路に使用される種々の電圧に依存して、異なる値を持つであろう。
【００６４】
ブースト電流パルスの継続時間は、Ｒｄｅｌａｙの抵抗値とＣｄｅｌａｙのキャパシタ値を持つ、図９のＲＣ回路９２０により制御されるであろう。電流パルスの継続時間は、次のように表されるであろう。
【００６５】
ｔｂｏｏｓｔ∝Ｒｄｅｌａｙ・Ｃｄｅｌａｙ                    式（６）
Ｂ１とＢ２信号のためにパルスを発生するＲＣ回路９２０の使用は、（ｉ）ＲＣ回路のキャパシタ９２４は、積分回路７００内のキャパシタ７４２ａと７４２ｂの変動を追跡させるであろうし、（ｉｉ）ＲＣ回路の抵抗９２２は、スルー・レート向上回路７５０内の抵抗７６４、７７４、７８４、７９４の変動を追跡させるであろう。抵抗とキャパシタの値は、ＩＣプロセスの変動、温度等のために変化するであろう。Ｂ１とＢ２の信号上のパルスの継続時間は、抵抗とキャパシタンスの値の変動が原因となって自動的に変動させられるであろう。この時に、このことは、キャパシタと抵抗が調和していると仮定すれば、たとえ抵抗とキャパシタの値に変動があっても、電荷ΔＱの適切な量が転送されるようにできるであろう。
【００６６】
ＲＣ回路９２０の使用を通して追跡するキャパシタと抵抗は、抵抗とキャパシタの変動があっても、電荷が一定のままであることを確実にするであろう。たとえば、パルスの継続時間が、より大きな抵抗値のために、長くされるであろうが、それは、ブースト電流の量を下げるであろうし、これにより、サンプリング・キャパシタから積分キャパシタに、電荷を転送するためにより長い時間を必要とするであろう。パルス継続時間は、また、より大きなキャパシタの値により長くされるであろうが、それは、転送する電荷の量を増加させるであろうし、電荷を転送するためにより長い時間を必要とするであろう。例えば、Ｒの値７６４、７７４、７８４および７９４は、ＩＣプロセスのばらつきにより１０％増加するとすれば、ブースト電流Ｉｂｏｏｓｔは、１０％だけ減少させられるであろう。しかしながら、ＲＣ回路９２０内の抵抗９２２の値Ｒｄｅｌａｙは、また、１０％増加し、ブースト・パルス継続時間ｔｂｏｏｓｔは、ここで、１０％増加するであろう。したがって、スルー・レート向上回路７５０により供給される全体の電荷Ｑｂｏｏｓｔ＝Ｉｂｏｏｓｔ・ｔｂｏｏｓｔは、たとえ抵抗値が１０％だけ増加しても、一定のままであろう。
【００６７】
ＩＣプロセス変動を追跡するために、ＲＣ回路９２０内の抵抗９２２と、スルー・レート向上回路７５０内の抵抗７６４、７７４、７８４または７９４は、同じタイプでなければならない。これらの抵抗は、ベース拡散抵抗、エミッタ拡散抵抗、イオン注入抵抗、ピンチ抵抗、エピタキシャル抵抗、ピンチ・エピタキシャル抵抗、薄膜抵抗、または、その他の何らかのタイプの抵抗であってもよい。同様に、ＲＣ回路９２０内のキャパシタ９２４と、積分器７００内のサンプリング・キャパシタ７４２ａと７４２ｂは、また、同じタイプでなければならない。これらのキャパシタは、逆バイアスされたｐｎ接合とＭＯＳキャパシタ構造により実施されるかもしれない。キャパシタ７２０ａ、７２０ｂ、７２２ａ、７２２ｂ、７４２ａおよび７４２ｂは、また、お互いに、ＩＣプロセス変動と温度変動を追跡しなければならない。
【００６８】
上記において、スルー・レート向上は、ΔΣＡＤＣ内の第１の積分器に適用される。後に続く積分器の非線形セトリング誤差は、入力換算の場合には、最初の積分器のゲインによって割り算され、したがって、信号対雑音＋歪比（signal-to-noise-plus-distortion：ＳＮＤＲ）へのより少ない影響を持つので、高速セトリング応答は、第１の積分器においてより重要であろう。スルー・レート向上は、電力消費と追加回路における非常に小さい費用により、第１の積分器のために、高速セトリング応答を提供するであろう。スルー・レート向上は、さらに、できる限り性能を改善するために、ΔΣＡＤＣ内の任意の残りの積分器に適用されでも良い。
【００６９】
明快にするために、２ビットΔΣＡＤＣにおける、フィードバック値が＋１とー１のスルー・レート向上が、以上に説明された。一般に、スルー・レート向上は、例えば、１ビット出力、２ビット出力、３ビット出力等の、任意の数の出力ビットを持つΔΣＡＤＣに適用されても良い。さらに、スルー・レート向上は、可能な出力値のすべてに、あるいは、その一部に適用されるかもしれない。ある設計において、上記のように、スルー・レート向上は、最も大きいまたは最も小さい出力値にだけに適用されても良い。もう１つの設計において、スルー・レート向上は、１ビット以上の出力を持つΔΣＡＤＣの追加の出力値に適用されるであろう。ブースト電流の同じ量が、各々の出力値に対して適用されるであろう。これとは逆に、ブースト電流の異なる量が、異なる出力値に対して適用されるであろう。例えば、より多くのブースト電流が、＋１およびー１の出力値に対して適用されるであろうし、より少ないブースト電流が、出力値＋１／３またはー１／３に対して、適用されるであろう。
【００７０】
上記のように、積分器の全体としてのセトリング応答は、スルー・レート制限セトリングと線型セトリングに依存する。高い周波数で動作している場合には、スルー・レート制限セトリングは、大きな正と負のステップのための全体のセトリング時間の５０％以上であろうし、このように、積分器の性能に大きな影響を持つであろう。スルー・レート向上は、−１または＋１のＤＡＣのフィードバック値に対する、積分器のスルー・レート制限セトリング時間を減らすために、有効にされるであろう。−１／３または＋１／３のＤＡＣフィードバック値に対して、積分器のスルー・レート制限セトリング時間は、無視できるであろうし、したがって、スルー・レート向上は、無効にされるであろう。
【００７１】
図１０は、スルー・レート向上を含むΔΣＡＤＣを動作するためのプロセス１０００の設計を示す。アナログ信号が、ディジタル・サンプルを得るために、ΔΣＡＤＣによりディジタル化されるであろう（ブロック１０１２）。ΔΣＡＤＣ内の積分器のスルー・レートは、ΔΣＡＤＣ内のフィードバック信号に基づいて、向上させられるであろう（ブロック１０１４）。
【００７２】
図１１は、図１０のブロック１０１４におけるスルー・レート向上を達成するための、プロセスの設計を示す。フィードバック信号における最大値が検出されるであろう（ブロック１１１２）。最大値が検出されると、正のブースト電流パルスが、積分器に対して供給されるであろう（ブロック１１１４）。フィードバック信号における最小値が検出されるであろう（ブロック１１１６）。最小値が検出されると、負のブースト電流パルスが、積分器に対して供給されるであろう（ブロック１１１８）。正と負のブースト電流が、それぞれ、第１と第２の抵抗に基づいて、発生されるであろう（ブロック１１２０）。ブースト電流のためのパルスは、ＩＣプロセス変動について、第１と第２の抵抗を追跡する、第３の抵抗に基づいて決定される継続時間を持つように、発生されるであろう（ブロック１１２２）。パルスは、また、積分器のサンプリング・キャパシタにプロセス変動を通して追跡する、キャパシタに基づいて決められる継続時間を持つように発生されるであろう（ブロック１１２４）。
【００７３】
１つの設計において、ブースト電流のプログラムで制御できる量は、積分器のスルー・レートを向上させるために発生されるであろう。ブースト電流のプログラムで制御できる量は、積分器ために使用される基準電圧、ΔΣＡＤＣの動作モード、アナログ信号のバンド幅、ΔΣＡＤＣのサンプリング・レート、出力ビットまたはレベルの数、およびまたは、いくつかの他の要素に基づいて決定されるであろう。
【００７４】
ここに説明される技術は、種々の利点を提供するであろう。第１に、スルー・レート向上は、高速セトリング時間を達成するのと同時に、積分器が、より小さいバイアス電流で動作することを可能にするであろう。スルー・レート向上により、積分器のセトリング時間は、もはや、スルー・レートにより制限されないだろうし、積分器の静止バイアス電流は、全体の性能を低下させること無く、著しく減少されるであろう。第２に、スルー・レート向上が停止されている時には、積分器は、スルー・レート向上回路が付加されていないかのように動作するであろう。そこには、バンド幅、ノイズおよび追加の静止電流消費に対する影響は、無視できる程度、または、まったく無いであろう。第３に、スルー・レート向上は、数個の回路構成要素と小さいシリコンの領域により実施されるであろう、比較的簡単な回路により達成されるであろう。
【００７５】
ここに説明される技術は、ＩＣ，アナログＩＣ、高周波ＩＣ（ＲＦＩＣ）、混合信号ＩＣ，特定用途向けＩＣ（ＡＳＩＣ），プリント配線回路基板（ＰＣＢ）、エレクトロニクス・デバイス等においてインプリメントされるであろう。ここに説明される回路は、ＣＭＯＳ，ＮチャネルＭＯＳ（ＮＭＯＳ），ＰチャネルＭＯＳ（ＰＭＯＳ）、バイポーラ接合トランジスタ（ＢＪＴ）、バイポーラ−ＣＭＯＳ（ＢｉＣＭＯＳ）、シリコン・ゲルマニウム（ＳｉＧｅ）、ガリウム・アーセナイド（ＧａＡｓ）等のような、種々のＩＣプロセスにより作製される。
【００７６】
ここに説明される技術を実施する装置は、独立のデバイスであるかもしれないし、または、より大きなデバイスの部分であるかもしれない。デバイスは、（ｉ）独立のデバイス、（ｉｉ）データおよび／または命令を記憶するためのメモリＩＣを含む１つ以上のＩＣ、（ｉｉｉ）高周波受信儀（ＲＦＲ）またはＲＦ送信機／受信機（ＲＴＲ）のような高周波ＩＣ（ＲＦＩＣ）、（ｉｖ）移動局のモデム（ＭＳＭ）のようなＡＳＩＣ、（ｖ）他のデバイスの中に埋め込まれるであろうモジュール、（ｖｉ）受信機、携帯電話、無線デバイス、ハンドセット、または、移動ユニット、（ｖｉｉ）その他であろう。
【００７７】
１つ以上の例示の設計において、説明された機能は、ハードウェア、ソフトウェア、ファームウェアまたは、任意の組み合わせによってインプリメントされるであろう。ソフトウェアとしてインプリメントされると、機能は、コンピュータ可読媒体上の１つ以上の命令またはコードとして記憶されるか、または、送信される。コンピュータ可読媒体は、コンピュータ記憶媒体と、コンピュータ・プログラムとデータを１つの場所から他に転送するのを容易にする、任意の媒体を含む通信媒体の両方を含む。記憶媒体は、コンピュータによりアクセスができる、任意の利用可能な媒体であれば良い。例としてであり、限定するものではないが、このようなコンピュータにより読み出し可能な媒体には、命令またはデータの構造の形式で、要求されるプログラム・コードを転送し、または、記憶するために使用され得る、および、コンピュータによりアクセスされ得る、ＲＡＭ，ＲＯＭ，ＥＥＰＲＯＭ，ＣＤ−ＲＯＭ，または、他の光ディスク記憶、磁気ディスク記憶、または、他の磁気記憶デバイス、または、任意の他の媒体が含まれる。さらに、任意の接続は、コンピュータ可読媒体と、適切に名づけられている。例えば、同軸ケーブル、光ファイバーケーブル、ツイストペア、ディジタル加入者線（ＤＳＬ）、または、赤外線、無線およびマイクロ波のような無線技術を使用して、ソフトウェアがウェブサイト、サーバー、または、他の遠隔の供給源から送信される場合、同軸ケーブル、光ファイバーケーブル、ツイストペア、ＤＳＬ、または、赤外線、無線およびマイクロ波のような無線技術は、媒体の定義に含まれている。ＤｉｓｋとＤｉｓｃは、ここで使用されるように、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光ディスク、ディジタル・バーサタイル・ディスク（ＤＶＤ）、フロッピー（登録商標）ディスクおよびブルーレイ・ディスクを含んでいるが、Ｄｉｓｃは、データを、たとえば、レーザーを使って、光学的に再生するのに対して、Ｄｉｓｋは、普通の場合には、磁気的にデータを再生する。上記の物の組み合わせも、コンピュータ可読媒体の範囲に含めるべきである。
【００７８】
本開示の上記の説明は、任意の当業者が本開示を作成し利用することを可能にするために提供される。開示に対する種々の修正は、当業者にとっては、容易に明白であり、ここに定義された一般的な法則は、本開示の範囲から外れずに、他の変形に適用されるであろう。このように、本開示は、ここに説明した例および設計に制限されることを意図していないし、ここに開示された原理と新規の特徴に矛盾しない最も広い範囲に一致する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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