(57)【要約】  本発明の実施例は、薄膜トランジスタ、アレイ基板及びその製造方法、並びに表示装置を提供する。該薄膜トランジスタは、ゲート電極、ゲート絶縁層、半導体アクティブ層、エッチストップ層、ソース電極及びドレイン電極を含み、前記ゲート絶縁層は、前記ゲート電極と前記半導体アクティブ層との間に設けられ、前記エッチストップ層は前記半導体アクティブ層を覆い、且つ前記エッチストップ層において、前記半導体アクティブ層が部分的に露出される第一ビアホールと第二ビアホール形成し、前記薄膜トランジスタのソース電極は前記第一ビアホールを通して、前記半導体アクティブ層と接触し、前記薄膜トランジスタのドレイン電極は前記第二ビアホールを通して、前記半導体アクティブ層と接触する。
2015504246.tif 000002
【特許請求の範囲】
【請求項１】
薄膜トランジスタであって、
ゲート電極、ゲート絶縁層、半導体アクティブ層、エッチストップ層、ソース電極及びドレイン電極を含み、
前記ゲート絶縁層は、前記ゲート電極と前記半導体アクティブ層との間に設けられ、
前記エッチストップ層は前記半導体アクティブ層を覆い、且つ前記エッチストップ層において、前記半導体アクティブ層が部分的に露出される第一ビアホールと第二ビアホール
形成し、
前記薄膜トランジスタのソース電極は前記第一ビアホールを通して、前記半導体アクティブ層と接触し、前記薄膜トランジスタのドレイン電極は前記第二ビアホールを通して、前記半導体アクティブ層と接触することを特徴とする、薄膜トランジスタ。
【請求項２】
前記エッチストップ層は少なくとも、前記半導体アクティブ層の前記第一ビアホールと前記第二ビアホールに対応する部分以外の上面を、完全に覆っていることを特徴とする、請求項１に記載の薄膜トランジスタ。
【請求項３】
前記半導体アクティブ層の材料は、酸化物材料であることを特徴とする、請求項１または２に記載の薄膜トランジスタ。
【請求項４】
前記エッチストップ層の外周縁部におけるパターンと前記半導体アクティブ層のパターンは一致していることを特徴とする、請求項１〜３のいずれかに記載の薄膜トランジスタ。
【請求項５】
薄膜トランジスタアレイ基板であって、
基板及び前記基板上に形成する薄膜トランジスタを含み、
前記薄膜トランジスタはゲート電極、ゲート絶縁層、半導体アクティブ層、エッチストップ層、ソース電極及びドレイン電極を含み、
前記ゲート絶縁層は前記ゲート電極と前記半導体アクティブ層との間に設けられ、
前記エッチストップ層は前記半導体アクティブ層を覆い、且つ前記エッチストップ層において、前記半導体アクティブ層が部分的に露出される第一ビアホールと第二ビアホール
形成し、
前記薄膜トランジスタのソース電極は前記第一ビアホールを通して、前記半導体アクティブ層と接触し、前記薄膜トランジスタのドレイン電極は前記第二ビアホールを通して、前記半導体アクティブ層と接触することを特徴とする、薄膜トランジスタアレイ基板。
【請求項６】
前記エッチストップ層は少なくとも、前記半導体アクティブ層の前記第一ビアホールと前記第二ビアホールに対応する部分以外の上面を、完全に覆っていることを特徴とする、請求項５に記載の薄膜トランジスタアレイ基板。
【請求項７】
ゲートライン、ゲートラインリード線、データライン及びデータラインリード線をさらに含み、
前記ゲートラインと前記ゲートラインリード線は、前記ゲート電極と同じ層に位置し、前記データラインと前記データラインリード線は、前記ソース電極及びドレイン電極と同じ層に位置することを特徴とする、請求項５または６に記載の薄膜トランジスタアレイ基板。
【請求項８】
前記データラインと同じ層に位置し、且つ前記ゲートラインリード線上方に位置する補助ゲートラインリード線をさらに含み、
前記ゲートラインリード線は第三ビアホールを通して、前記補助ゲートラインリード線と接触することを特徴とする、請求項７に記載の薄膜トランジスタアレイ基板。
【請求項９】
前記エッチストップ層の外周縁部におけるパターンと前記半導体アクティブ層のパターンは一致し、または前記エッチストップ層は前記半導体アクティブ層を形成した後の基板全体を覆うことを特徴とする、請求項５〜８のいずれかに記載の薄膜トランジスタアレイ基板。
【請求項１０】
前記半導体アクティブ層の材料は、酸化物材料であることを特徴とする、請求項５〜９のいずれかに記載の薄膜トランジスタアレイ基板。
【請求項１１】
前記ドレイン電極と接続する画素電極をさらに含むことを特徴とする、請求項５〜１０のいずれかに記載の薄膜トランジスタアレイ基板。
【請求項１２】
基板上にゲート電極金属層、ゲート絶縁層、半導体アクティブ層及びエッチストップ層を順次形成し、
前記ゲート電極金属層はゲート電極、ゲートラインとゲートラインリード線を含み、且つ前記エッチストップ層は少なくとも前記半導体アクティブ層の上面の全面を覆い、
ビアホール接続工程を用いて前記エッチストップ層上に、前記半導体アクティブ層が部分的に露出するよう第一ビアホールと第二ビアホール形成し、及び、
データライン金属層、非活性化層及び画素電極層を順次形成し、前記データライン金属層はデータライン、データラインリード線及び薄膜トランジスタのソース電極とドレイン電極を含み、前記ソース電極は前記第一ビアホールを通して前記半導体アクティブ層と接触し、前記ドレイン電極は前記第二ビアホールを通して前記半導体アクティブ層と接触することを特徴とする、薄膜トランジスタアレイ基板の製造方法。
【請求項１３】
前記データライン金属層は、ゲート電極リード線上方に位置する補助ゲートラインリード線をさらに含み、且つ、
前記データライン金属層を形成する前に、さらに、
前記ゲートラインリード線を露出する第三ビアホールを形成することを含み、データライン金属層中の補助ゲートラインリード線が前記第三ビアホールを通して前記ゲートラインリード線と接続して二層ゲートラインリード線を形成させることを特徴とする、請求項１２に記載の方法。
【請求項１４】
前記半導体アクティブ層及びエッチストップ層の形成は、
ゲート絶縁層を形成している基板上において半導体薄膜及びエッチストップ薄膜を堆積し、さらに一回のパターン化工程によって、パターンが一致する半導体アクティブ層とエッチストップ層を形成することを含むことを特徴とする、請求項１２または１３に記載の方法。
【請求項１５】
前記半導体アクティブ層及びエッチストップ層の形成は、
ゲート絶縁層を形成している基板上に半導体薄膜を堆積させ、パターン化工程によって半導体アクティブ層を形成する、
半導体アクティブ層を形成している基板上において、エッチストップ薄膜を堆積させて該エッチストップ層とすることを含むことを特徴とする、請求項１２または１３に記載の方法。
【請求項１６】
請求項５〜１１のいずれかに記載の薄膜トランジスタアレイ基板を含む、表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施例は薄膜トランジスタ、アレイ基板及びその製造方法、並びに表示装置に係るものである。
【背景技術】
【０００２】
酸化物薄膜トランジスタ（Ｏｘｉｄｅ  Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ、ＯＴＦＴ）技術の最初の研究は、主にアクティブ表示装置の消費電力を下げ、表示装置をさらに軽量化、薄型化し、応答速度をさらに速くするためのものである。該技術はおおよそ２１世紀初めから試用段階に入った。超薄（ｕｌｔｒａｔｈｉｎ）で、重量が軽く、消費電力が低く、同時に自身が発光するとの特徴を有し、より鮮やかな色彩とさらに明晰な映像を提供できる次世代有機発光パネルＯＬＥＤ（Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ、有機発行ダイオード）は正式的に実用段階に入った。酸化物薄膜トランジスタ技術は、従来技術の低温ポリシリコン技術（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｐｏｌｙ  Ｓｉｌｉｃｏｎ、ＬＴＰＳ）の代替となれる技術として認められ、特に大画面表示分野に応用することができる。
【０００３】
以下において、図１を参照して、従来技術における酸化物薄膜トランジスタ及びアレイ基板の製造方法について説明する。
【０００４】
図１は従来のＯＴＦＴアレイ基板の断面図である。図１を参照して、従来の酸化物薄膜トランジスタ及びアレイ基板の製造方法について説明を行う。
【０００５】
Ｓ１０１、透明基板上においてゲート電極金属層を形成する。
【０００６】
ＴＦＴの製造過程において、ゲート電極金属層は通常マグネトロンスパッタリングの方法によって製造される。電極材料は異なるデバイス構造と工程の要求にしたがって選択することができ、通常使用するゲート電極金属はＭｏ、Ｍｏ−Ａｌ−Ｍｏ合金、Ｍｏ／Ａｌ−Ｎｄ／Ｍｏ積層材料、Ｃｕ及び金属チタン、及びその合金などがある。
【０００７】
Ｓ１０２、ゲート電極金属層に対してパターン化工程を行い、ゲート電極とゲートラインを形成する。
【０００８】
ウェットエッチングの方法により、ゲート電極金属層に対してパターン化工程を行う。
【０００９】
Ｓ１０３、ゲート電極金属層上において、ゲート絶縁層を形成する。
【００１０】
ゲート電極金属層１１をパターン化した後、Ｐｒｅ−ｃｌｅａｎ工程（成膜前洗浄）を用いて洗浄を行う。しかし、プラズマ強化化学気相成長法（ＰＥＣＶＤ）を用いて、ゲート電極金属層を有する基板上においてゲート絶縁層１２を製造する。ゲート絶縁層の製作に用いる材料は比較的多く、例えば二酸化ケイ素（ＳｉＯ２）薄膜、窒化ケイ素薄膜（ＳｉＮｘ）、オキシ窒化ケイ素薄膜（ＳｉＯｘＮｙ）、酸化アルミニウム（Ａｌ２Ｏ３）薄膜、ＴｉＯｘ薄膜及び前記薄膜の複合多層膜である。
【００１１】
Ｓ１０４、ゲート絶縁層に対して表面処理を行う。
【００１２】
薄膜トランジスタの製造過程において、ゲート絶縁層１２の表面特性は、ＴＦＴ全体の特性において重要な役割を果たし、酸化物薄膜トランジスタにおいてさらに重要である。通常の処理方法は、プラズマを用いて処理または表面修飾を行うことである。
【００１３】
Ｓ１０５、酸化物半導体薄膜を形成する。
【００１４】
ＯＴＦＴ製造の最も重要なステップは、アクティブ層酸化物半導体の製造である。主な製造方法はマグネトロンスパッタリング堆積（Ｓｐｕｔｔｅｒ）及び溶液法などである。現在広く使用されている酸化物半導体はインジウムーガリウムー亜鉛酸化物（ＩＧＺＯ）、インジウムーガリウムースズ酸化物ＩＧＴＯ、インジウムー亜鉛酸化物（ＩＺＯ）など、及びそれらと関連している異なる比例の複合物である。
【００１５】
Ｓ１０６、酸化物半導体薄膜に対してパターン化工程を行う。
【００１６】
該パターン化工程はウェットエッチングまたはドライエッチングを使用することができ、異なる方法を採用することにより、酸化物半導体層に与える損傷は異なる。よって、適切なパターン化工程を使用することは、ＯＴＦＴの特性を改善する重要なアプローチである。酸化物半導体薄膜に対しパターン化工程を行った後、酸化物半導体アクティブ層１３を形成する。
【００１７】
Ｓ１０７、エッチストップ薄膜を形成し、さらにパターン化工程を行う。
【００１８】
通常はドライエッチングの方法により、エッチストップ薄膜に対してパターン化工程を行い、エッチストップ層（Ｅｔｃｈ  Ｓｔｏｐ  Ｌａｙｅｒ、  ＥＳＬ）１４を形成する。エッチストップ層の材料は通常ＳｉＯｘ、ＳｉＮｘ、ＳｉＯｘＮｙ、Ａｌ２Ｏ３、ＴｉＯｘなどの無機絶縁材料を使用する必要があり、その目的は、データライン金属層パターン化の過程における酸化物半導体薄膜に対する損傷を低減させることである。
【００１９】
Ｓ１０８、データライン金属層を形成する。
【００２０】
まず、データライン金属薄膜を堆積させ、次にウェットエッチングの方法によりパターン化を行い、データライン、データラインリード線、ソース電極（例えば図１における１５ａ）及びドレイン電極（例えば図１における１５ｂ）を形成する。
【００２１】
Ｓ１０９、不活性化層の形成とビアホールのエッチング。
【００２２】
ソース電極とドレイン電極をパターン化した後、表面全体に不活性化層１６を形成する。不活性化層は通常、例えば、ＳｉＯｘ、ＳｉＮｘ、ＳｉＯｘＮｙ、Ａｌ２Ｏ３、ＴｉＯｘなどの無機絶縁材料を使用する必要がある。形成されたビアホールは、図１の１７に示すように、後に形成する画素電極とドレイン電極とを接触させるためのものである。
【００２３】
Ｓ１１０、画素電極層の堆積及びパターン化。
【００２４】
ビアホールを形成した後、画素電極層１８を形成する。その材料として、現在広く使用されているのはインジウムースズ酸化物であり、ウェットエッチングの方法によりそれに対しパターン化工程を行う。
【００２５】
前記製造方法からわかるように、従来のＯＴＦＴアレイ基板の製造方法として、最も広く使用されているのは、前記の６回のパターン化工程によってゲート電極金属層、半導体層、エッチストップ層、データライン金属層、不活性化層ビアホール及び画素電極層を形成することである。しかし、半導体アクティブ層の後の成膜、露光、エッチングなどの複雑な工程は、酸化物薄膜としての性能に直接影響する。同時に、エッチストップ層は、酸化物半導体アクティブ層全体を完全に覆っていないため、酸化物半導体に係る工程において、エッチストップ層は酸化物半導体アクティブ層を充分に保護することはできず、これにより酸化物半導体アクティブ層は光照射またはエッチング工程において破壊され、これにより薄膜トランジスタのデバイス性能に影響する。
【発明の概要】
【００２６】
本発明の一つの実施例は薄膜トランジスタを提供する。該薄膜トランジスタは、ゲート電極、ゲート絶縁層、半導体アクティブ層、エッチストップ層、ソース電極及びドレイン電極を含み、前記ゲート絶縁層は、前記ゲート電極と前記半導体アクティブ層との間に設けられ、前記エッチストップ層は前記半導体アクティブ層を覆い、且つ前記エッチストップ層において、前記半導体アクティブ層が部分的に露出する第一ビアホールと第二ビアホール形成し、前記薄膜トランジスタのソース電極は前記第一ビアホールを通して、前記半導体アクティブ層と接触し、前記薄膜トランジスタのドレイン電極は前記第二ビアホールを通して、前記半導体アクティブ層と接触する。
【００２７】
本発明のもう一つの実施例は、薄膜トランジスタ基板を提供する。該薄膜トランジスタ基板は、基板及び前記基板上に形成する薄膜トランジスタを含み、前記薄膜トランジスタはゲート電極、ゲート絶縁層、半導体アクティブ層、エッチストップ層、ソース電極及びドレイン電極を含み、前記ゲート絶縁層は前記ゲート電極と前記半導体アクティブ層との間に設けられ、前記エッチストップ層は前記半導体アクティブ層を覆い、且つ前記エッチストップ層において、前記半導体アクティブ層が部分的に露出する第一ビアホールと第二ビアホール形成し、前記薄膜トランジスタのソース電極は前記第一ビアホールを通して、前記半導体アクティブ層と接触し、前記薄膜トランジスタのドレイン電極は前記第二ビアホールを通して、前記半導体アクティブ層と接触する。
【００２８】
本発明のもう一つの実施例は、薄膜トランジスタアレイ基板の製造方法を提供する。該薄膜トランジスタアレイ基板の製造方法は、基板上にゲート電極金属層、ゲート絶縁層、半導体アクティブ層及びエッチストップ層を順次形成し、前記ゲート電極金属層はゲート電極、ゲートラインとゲートラインリード線を含み、且つ前記エッチストップ層は少なくとも前記半導体アクティブ層の上面の全面を覆い、ビアホール接続工程を用いて前記エッチストップ層上に、前記半導体アクティブ層が部分的に露出するよう第一ビアホールと第二ビアホール形成し、及び、データライン金属層、非活性化層及び画素電極層を順次形成し、前記データライン金属層はデータライン、データラインリード線及び薄膜トランジスタのソース電極とドレイン電極を含み、前記ソース電極は前記第一ビアホールを通して前記半導体アクティブ層と接触し、前記ドレイン電極は前記第二ビアホールを通して前記半導体アクティブ層と接触する。
【００２９】
本発明のもう一つの実施例は、表示装置を提供する。該表示装置は、前記の薄膜トランジスタアレイ基板を含む。
【００３０】
本発明の実施例の技術構成をさらに明確に説明するために、以下に本実施例の図面について簡単に紹介する。明らかなように、以下に記載の図面は本発明の一部の実施例に係るものであり、本発明に対し制限するものではない。
【図面の簡単な説明】
【００３１】
【図１】従来技術におけるＯＴＦＴアレイ基板の構造模式図である。
【図２（ａ）】（ａ）は本発明実施例が提供した薄膜トランジスタの構造模式図である。
【図２（ｂ）】（ｂ）は本発明実施例が提供する他の薄膜トランジスタの構造模式図である。
【図３（ａ）】（ａ）は本発明実施例が提供するＴＦＴアレイ基板の構造模式図である。
【図３（ｂ）】（ｂ）は本発明実施例が提供する他のＴＦＴアレイ基板の構造模式図である。
【図４（ａ）】本発明実施例が提供するＴＦＴアレイ基板の第１模式図である。
【図４（ｂ）】本発明実施例が提供するＴＦＴアレイ基板の第２模式図である。
【図４（ｃ）】本発明実施例が提供するＴＦＴアレイ基板の第３模式図である。
【図４（ｄ）】本発明実施例が提供するＴＦＴアレイ基板の第４模式図である。
【図４（ｅ）】本発明実施例が提供するＴＦＴアレイ基板の第５模式図である。
【図４（ｆ）】本発明実施例が提供するＴＦＴアレイ基板の第６模式図である。
【図４（ｇ）】本発明実施例が提供するＴＦＴアレイ基板の第７模式図である。
【図４（ｈ）】本発明実施例が提供するＴＦＴアレイ基板の第８模式図である。
【図４（ｉ）】本発明実施例が提供するＴＦＴアレイ基板の第９模式図である。
【図４（ｊ）】本発明実施例が提供するＴＦＴアレイ基板の第１０模式図である。
【図４（ｋ）】本発明実施例が提供するＴＦＴアレイ基板の第１１模式図である。
【図４（ｌ）】本発明実施例が提供するＴＦＴアレイ基板の第１２模式図である。
【図５（ａ）】本発明のもう一つの実施例が提供するＴＦＴアレイ基板の第１模式図である。
【図５（ｂ）】本発明のもう一つの実施例が提供するＴＦＴアレイ基板の第２模式図である。
【図５（ｃ）】本発明のもう一つの実施例が提供するＴＦＴアレイ基板の第３模式図である。
【発明を実施するための形態】
【００３２】
本発明の実施例の目的、技術構成及びメリットをさらに明確にするために、以下に本発明の実施例の図面を参照して、本発明の実施例の技術構成について明確に、完全に記載する。明らかなように、記載する実施例は本発明の一部の実施例であり、全部の実施例ではない。記載されている本発明の実施例に基づいて、当業者が創造的な労働を必要としない前提において得られるその他のすべての実施例も、本発明の保護範囲に属するものである。
【００３３】
本発明実施例は薄膜トランジスタを提供し、図２（ａ）または図２（ｂ）に示すように、透明基板３０、ゲート電極３１、ゲート絶縁層３２、半導体アクティブ層３３、エッチストップ層３４、ソース電極３５ａ、及びドレイン電極３５ｂを含む。該エッチストップ層に対してパターン化工程を行うことにより、該エッチストップ層３４は半導体アクティブ層３３を覆い、且つ該エッチストップ層３４上に第一ビアホール３６ａと第二ビアホール３６ｂを形成する。該薄膜とトランジスタのソース電極３５ａは該第一ビアホール３６ａを通して該半導体アクティブ層３３と接触し、該薄膜トランジスタのドレイン電極３５ｂは該第二ビアホール３６ｂを通して該半導体アクティブ層３３と接触する。
【００３４】
図２（ａ）または図２（ｂ）からわかるように、ゲート絶縁層３２は、ゲート電極３１と半導体アクティブ層３２との間に設けられている。
【００３５】
さらに、該半導体アクティブ層は酸化物半導体アクティブ層である。
【００３６】
また、さらに、エッチストップ層３４のパターン化については以下二つの案がある。
【００３７】
一つ目の案は、図２（ａ）に示すように、該薄膜トランジスタ上の、エッチストップ層３４の外周縁部におけるパターンと半導体アクティブ層３３のパターンが一致している。このように、一回のパターン化工程によって、半導体アクティブ層３３と、ビアホール３６ａ、３６ｂを形成する前のエッチストップ層３４を形成することができ、工程を簡素化できる。
【００３８】
二つ目の案は、図２（ｂ）に示すように、該薄膜トランジスタ上にエッチストップ層３４は、半導体アクティブ層３３を形成した後の透明基板全体を覆っている。このようにエッチングにより半導体アクティブ層３３を形成した後、エッチストップ薄膜を形成する。該エッチストップ薄膜は、ビアホール３６ａ、３６ｂを形成する前のエッチストップ層３４とすることができる。即ち、ビアホール３６ａ、３６ｂを形成する前には、エッチストップ薄膜に対してパターン化工程を行う必要はなく、同じく工程を簡素化できる。
【００３９】
以上の二つの案からわかるように、本発明実施例の薄膜トランジスタ中のエッチストップ層は、少なくとも、前記半導体アクティブ層の前記第一ビアホール３６ａと前記第二ビアホール３６ｂに対応する部分以外の上面を、完全に覆っている。よって、効果的に半導体アクティブ層を保護できる。即ち、平面図からわかるように、エッチストップ層のパターンの周囲縁辺は少なくとも半導体アクティブ層のパターンの周囲縁辺と一致する、または半導体アクティブ層のパターンの周囲の境界以外にある。
【００４０】
本発明実施例が提供する薄膜トランジスタは、エッチストップ層が効果的に半導体アクティブ層を保護できるため、光照射及びエッチングによる半導体アクティブ層に対する破壊を回避し、これによりＴＦＴデバイスの性能を改善し、基板全体の歩留まりを高め、生産コストを低減させた。
【００４１】
本発明実施例のＴＦＴアレイ基板は透明基板、及び透明基板上に形成する、前記いずれかの実施例の薄膜トランジスタを含むことができる。これにより、薄膜トランジスタの構造に対する記載は、ここにおけるＴＦＴアレイ基板にも適用でき、重複部分についてはその記載を省略する。また、該ＴＦＴアレイ基板上にはその他の部材を含むことができ、以下に具体例を参照しながら詳細に説明する。
【００４２】
本発明実施例はＴＦＴアレイ基板を提供し、図３（ａ）または図３（ｂ）に示すとおりであり、透明基板４０、ゲート電極金属層４１ａ、ゲート絶縁層４２、酸化物半導体アクティブ層４３、エッチストップ層４４、データライン金属層、不活性化層４６及び画素電極層４８を含む。該ゲート電極金属層はパターン化工程によってゲート電極４１ａ、ゲートライン、及びゲートラインリード線４１ｂを形成し、該データライン金属層はパターン化工程によってデータライン、薄膜トランジスタのソース電極４５ａ、ドレイン電極４５ｂを形成する。エッチストップ層４４は酸化物半導体アクティブ層４３上に形成される。
【００４３】
前記ゲート電極金属層が含むゲート電極４１ａ、ゲートライン及びゲートラインリード線４１ｂは同じ層に位置し、前記データライン金属層が含むデータライン、薄膜トランジスタのソース電極４５ａ及びドレイン電極４５ｂは同じ層に位置する。ここにおける「同じ層に位置する」とは、これらの部材は、堆積した同一金属層に対してパターン化を行うことで形成されたことを指す。
【００４４】
該エッチストップ層４４に対してパターン化工程を行い、該エッチストップ層４４は酸化物半導体アクティブ層４３を覆い、且つエッチストップ層４４上に第一ビアホール４７ａ、第二ビアホール４７ｂを形成する。薄膜トランジスタのソース電極４５ａは第一ビアホール４７ａを通して酸化物半導体アクティブ層４３と接触し、薄膜トランジスタのドレイン電極４５ｂは第二ビアホール４７ｂを通して酸化物半導体アクティブ層４３と接触する。
【００４５】
一つの実施例中において、前記ゲートラインリード線４１ｂは第三ビアホール４７ｃを通して、データライン金属層とスキップフロア（ｓｋｉｐ  ｆｌｏｏｒ）接触する。
【００４６】
さらに、前記データライン金属層はさらに、ゲートラインリード線上方に位置する補助ゲートララインリード線４５ｃを含み、該補助ゲートラインリード線４５ｃは第三ビアホール４７ｃを通して、前記ゲートラインリード線４１ｂと接続して二層ゲートラインリード線を形成する。前記補助ゲートラインリード線４５ｃはゲートラインリードエリアに位置し、表示エリア中のデータライン、ソース／ドレイン電極などの構造とは繋がらない。
【００４７】
該第三ビアホールと補助ゲートラインリード線４５ｃはＴＦＴアレイ基板の外周配線エリアに位置し、このようにすることで、アレイ基板のゲートラインの接触抵抗とオン抵抗を低下させ、電圧降下を減少させ、駆動消耗電力を低下させる。
【００４８】
前記記載では、ゲートラインリード線は第三ビアホールを通して、データライン金属層とスキップフロア接触を実現する方式である。これ以外にも、該データライン金属層によりスキップフロア接触し、データライン金属層とゲートライン金属層の接続を実現できる。例えば、ＡＭＯＬＥＤ画素エリアのスイッチ薄膜トランジスタ（ｓｗｉｔｃｈｉｎｇ  ＴＦＴ）のドレイン電極と駆動薄膜トランジスタ（Ｄｒｉｖｉｎｇ  ＴＦＴ）ゲート電極との間の接続方式である。
【００４９】
さらに、エッチストップ層４４のパターン化については以下二つの案がある。
【００５０】
一つ目の案は、図３（ａ）に示すように、ＴＦＴアレイ基板上の、エッチストップ層４４の外周縁部におけるパターンと半導体アクティブ層４３のパターンが一致している。これにより、一回のパターン化工程によって、半導体アクティブ層４３と、ビアホール４７ａ、４７ｂを形成する前のエッチストップ層４４を形成することができ、工程を簡素化できる。
【００５１】
二つ目の案は、図３（ｂ）に示すように、ＴＦＴアレイ基板上において、エッチストップ層４４は、半導体アクティブ層４３を形成した後の透明基板全体を覆っている。このようにエッチングにより半導体アクティブ層４３を形成した後、エッチストップ薄膜を形成する。該エッチストップ薄膜は、ビアホール４７ａ、４７ｂを形成する前のエッチストップ層４４とすることができる。即ち、ビアホール４７ａ、４７ｂを形成する前には、エッチストップ薄膜に対してパターン化工程を行う必要はなく、同じく工程を簡素化できる。
【００５２】
本発明実施例が提供するＴＦＴアレイ基板は、エッチストップ層が効果的に酸化物半導体アクティブ層を保護することが可能なため、該酸化物半導体アクティブ層が光照射またはエッチングによる破壊を回避し、これによりＴＦＴデバイスの性能を改善した。よって、基板全体の歩留まりを向上させることができ、生産コストを低下させた。
【００５３】
以上のＴＦＴアレイ基板における、酸化物半導体アクティブ層とエッチストップ層を形成する順序及びエッチング工程の違いにより、本発明実施例は二種類のＴＦＴアレイ基板の製造方法を提供する。
【００５４】
第一の方法は、図３（ａ）に示されるＴＦＴアレイ基板の製造方法であって、図４（ａ）〜図４（ｌ）を参照しながら説明を行う。例えば、該方法は以下を含む。
【００５５】
Ｓ５０１、透明基板上においてゲート電極金属層を形成する。
【００５６】
図４（ａ）に示すように、ＴＦＴの製造過程において、ゲート電極金属層は通常マグネトロンスパッタリングの方法によって製造される。電極材料は異なるデバイス構造と工程の要求にしたがって選択することができ、通常使用するゲート電極金属はＭｏ、Ｍｏ−Ａｌ−Ｍｏ合金、Ｍｏ／Ａｌ−Ｎｄ／Ｍｏ積層材料、Ｃｕ及び金属チタン、及びその合金などがある。
【００５７】
Ｓ５０２、ゲート電極金属層に対してパターン化工程を行い、ゲート電極金属層を形成する。
【００５８】
図４（ｂ）に示すように、ウェットエッチング方法によって、ゲート電極金属層に対してパターン化工程を行い、ゲート電極金属層を形成する。該ゲート電極金属層はゲート電極４１ａ、ゲートライン、及びゲートラインリード線４１ｂを含む。
【００５９】
Ｓ５０３、ゲート電極金属層上にゲート絶縁層を形成する。
【００６０】
図４（ｃ）に示すように、成膜前洗浄（Ｐｒｅ−ｃｌｅａｎ）工程によって基板に対して洗浄を行う。次にプラズマ強化化学気相成長法（ＰＥＣＶＤ）を用いて、ゲート電極金属層を有する基板上においてゲート絶縁層４２を製造する。ゲート絶縁層の製作に用いる材料は比較的多く、例えば二酸化ケイ素（ＳｉＯ２）薄膜、窒化ケイ素薄膜（ＳｉＮｘ）、オキシ窒化ケイ素薄膜（ＳｉＯｘＮｙ）、酸化アルミニウム（Ａｌ２Ｏ３）薄膜、ＴｉＯｘ薄膜及び前記薄膜の複合多層膜である。
【００６１】
Ｓ５０４、ゲート絶縁層に対して表面処理を行う。
【００６２】
ＴＦＴの製造過程において、ゲート絶縁層４２の表面特性は、ＴＦＴ全体の特性において重要な役割を果たし、酸化物薄膜トランジスタにおいてさらに重要である。通常の処理方法は、プラズマを用いて処理または表面修飾を行うことである。
【００６３】
Ｓ５０５、ゲート絶縁層を形成している透明基板上に半導体薄膜を堆積する。
【００６４】
図４（ｄ）に示すように、ゲート絶縁層４２を形成する透明基板４０上に、半導体薄膜を形成する。薄膜トランジスタ製作における重要なステップは、酸化物半導体アクティブ層の製造である。主な製造方法はマグネトロンスパッタリング堆積（Ｓｐｕｔｔｅｒ）及び溶液法などである。現在広く使用されている酸化物半導体はインジウムーガリウムー亜鉛酸化物（ＩＧＺＯ）、インジウムーガリウムースズ酸化物（ＩＧＴＯ）、インジウムー亜鉛酸化物（ＩＺＯ）など、及びそれらと関連している異なる比例の複合物である。
【００６５】
Ｓ５０６、エッチストップ層薄膜を形成する。
【００６６】
図４（ｅ）に示すように、半導体薄膜上においてエッチストップ層薄膜を形成する。エッチストップ層薄膜を形成する材料は例えば、ＳｉＯｘ、ＳｉＮｘ、ＳｉＯｘＮｙ、Ａｌ２Ｏ３、ＴｉＯｘなどの無機絶縁材料を用いることができ、その目的はデータライン金属層及び後続の膜層パターン化の過程における、半導体薄膜に対して与える損傷を減らすことである。
【００６７】
Ｓ５０７、半導体薄膜及びエッチストップ層薄膜に対してパターン化工程を行う。
【００６８】
半導体薄膜とエッチストップ薄膜を順次形成した後、シングルステップ連続エッチング工程（Ｓｉｎｇｌｅ−ｓｔｅｐ  Ｃｏｎｔｉｎｕｏｕｓ  Ｅｔｃｈ  Ｍｅｔｈｏｄ、ＳＣＥＭ）により二つの層に対してパターン化を行う。まず、酸化物半導体アクティブ層パターン化したマスクでエッチストップ薄膜に対してパターン化工程を行い、通常はドライエッチング工程またはウェットエッチング工程を用いてエッチストップ薄膜に対してパターン化を行い、図４（ｆ）中における、ビアホールのないエッチストップ層４４を形成する。エッチストップ薄膜がエッチングされた後、半導体アクティブ薄膜に対してパターン化を行い、図４（ｆ）に示す酸化物半導体アクティブ層４３を形成する。前記パターン化工程は一次パターン化工程であり、即ち、一枚のマスクを使用し、一回の露光を行う。説明すべきは、ＳＣＥＭ工程中に用いられるマスクは、酸化物半導体アクティブ層の形成に用いるマスクと同じである。このように、該マスクを用いることで、エッチストップ層外周縁部におけるエッチングパターンと酸化物半導体アクティブ層のパターンは一致するものである。
【００６９】
前記をまとめると、該ステップは以下である。ゲート絶縁層を形成している透明基板上において、半導体薄膜及びエッチストップ薄膜を形成し、一次パターン化工程により、パターンが一致している酸化物半導体アクティブ層とエッチストップ層を形成する。よって、該ステップが完成した後に形成したエッチストップ層は、少なくとも半導体アクティブ層の上面を全面覆うことになる。
【００７０】
Ｓ５０８、ビアホール接続工程を用いてエッチストップ層に対してパターン化を行う。
【００７１】
ＳＣＥＭを用いて酸化物半導体アクティブ層４３及びエッチストップ層４４に対して前記Ｓ４０７ステップを行った後、ビアホール接続工程を用いてエッチストップ層に対してパターン化を行う。図４（ｇ）に示すように、第一ビアホール４７ａ、第二ビアホール４７ｂ及び第三ビアホール４７ｃを形成し、且つ第三ビアホール４７ｃはＴＦＴアレイ基板の外周配線エリアに位置する。
【００７２】
また、エッチストップ層に対してパターン化処理を行った後、エッチストップ層のパターンが形成されたため、これは後の工程が完了した際に形成するＴＦＴチャネルエリアの長さ及び幅を決めている。
【００７３】
Ｓ５０９、データライン金属層を形成する。
【００７４】
図４（ｈ）に示すように、まず、一層のデータライン金属薄膜を堆積するが、一般的にはマグネトロンスパッタリングの方法によってデータライン金属層を形成する。データライン金属薄膜の材料は、異なるデバイス構造及び工程の要求にしたがって選択することができ、通常使用する金属はＭｏ、Ｍｏ−Ａｌ−Ｍｏ合金、Ｍｏ／Ａｌ−Ｎｄ／Ｍｏ積層材料、Ｃｕ及び金属チタン及びその合金、ＩＴＯ電極、Ｔｉ/ＡＬ/Ｔｉ積層材料、Ｍｏ/ＩＴＯ積層材料などがある。該薄膜の厚さは例えば１００ｎｍ〜３５０ｎｍであり、シート抵抗を比較的低い水準に保持する。データライン金属層を形成した後、それに対してパターン化工程を行う。エッチングの方法を通してそれに対してパターン化を行い、ウェットエッチングの方法によってパターン化を行い、データライン、補助ゲートラインリード線（図４（ｉ）における４５ｃに示される）、ソース電極（図４（ｉ）における４５ａ）及びドレイン電極（例えば図４（ｉ）における４５ｂに示される）を形成する。補助ゲートラインリード線４５ｃは、第三ビアホール４７ｃにより、直接ゲートラインリード線４１ｂと接触して二層ゲートラインリード線を形成し、補助ゲートラインリード線４５ｃは該ＴＦＴアレイ基板の外周配線エリアに位置する。ソース電極４５ａは第一ビアホール４７ａを通して酸化物半導体アクティブ層４３と接触し、ドレイン電極４５ｂは第二ビアホール４７ｂを通して酸化物半導体アクティブ層４３と接触する。
【００７５】
Ｓ５１０、非活性化層の形成とビアホールのエッチング。
【００７６】
図４（ｊ）に示すように、ゲート電極４５ａ及びドレイン電極４５ｂをパターン化した後、表面全体において非活性化層４６を形成するには、通常は，ＳｉＯｘ、ＳｉＮｘ、ＳｉＯｘＮｙ、Ａｌ２Ｏ３、ＴｉＯｘなどの無機絶縁材料を用いる必要があり、有機絶縁層、例えば樹脂材料とアクリル系材料を用いることもできる。非活性化層４６を形成した後はビアホールのエッチング工程を行い、形成したビアホールは図４（ｋ）における４９の示すものであり、後に形成される画素電極とドレイン電極とを接触させるためのものである。
【００７７】
Ｓ５１１、画素電極層の堆積とパターン化。
【００７８】
図４（ｌ）に示すように、ビアホールを形成した後に、画素電極層４８を形成し、ウェットエッチングの方法によってパターン化工程を行う。画素電極材料は例えば、インジウムースズ酸化物を用いることができる。最終的には、図３（ａ）に示すＴＦＴアレイ基板を形成する。
【００７９】
このように、工程を増やさない状況において、ビアホール接続工程によりエッチストップ層に対してエッチングを行い、第一ビアホールと第二ビアホールが接触する酸化物半導体アクティブ層部分以外の他の部分が、均一にエッチストップ層に覆われるようにする。これにより該酸化物半導体アクティブ層の、光照射またはエッチングによる破壊を回避している。このため、ＴＦＴデバイスの性能を高め、基板全体の歩留まりを向上させ、生産コストを低減できる。
【００８０】
第二の方法は、図３（ｂ）に示すＴＦＴアレイ基板の製造方法であって、図５（ａ）〜図５（ｃ）を参照しながら説明を行う。本発明実施例はエッチストップ層の製作順序とエッチング順（ここにおいてはステップＳ７０６〜Ｓ７０８）が以上の実施例のエッチストップ層の製作順序とエッチング順（ステップＳ５０６〜Ｓ５０８）が異なっており、それ以外の他のステップは前記実施例を参照することができる。
【００８１】
該方法のステップは以下を含む。
【００８２】
Ｓ７０１、透明基板上においてゲート電極金属層を形成する。
【００８３】
Ｓ７０２、ゲート電極金属層に対してパターン化工程を行い、ゲート電極金属層を形成する。
【００８４】
Ｓ７０３、ゲート電極金属層上においてゲート絶縁層を形成する。
【００８５】
Ｓ７０４、ゲート絶縁層に対して表面処理を行う。
【００８６】
Ｓ７０５、ゲート絶縁層を形成した透明基板上において半導体薄膜を形成する。
【００８７】
Ｓ７０６、パターン化工程により酸化物半導体アクティブ層を形成する。
【００８８】
図５（ａ）に示すように、主にウェットエッチングまたはドライエッチングにより、半導体アクティブ薄膜に対してパターン化工程を行い、酸化物半導体アクティブ層４３を形成する。説明すべきは、工程の要求の違いによって異なるエッチング方法を選択することができる。
【００８９】
Ｓ７０７、エッチストップ層薄膜を形成する。
【００９０】
図５（ｂ）に示すように、酸化物半導体アクティブ層４３上に直接エッチストップ層薄膜を形成する。エッチストップ層薄膜の材料は例えば、ＳｉＯｘ、ＳｉＮｘ、ＳｉＯｘＮｙ、Ａｌ２Ｏ３、ＴｉＯｘなどの無機絶縁材料であり、その目的は、データライン金属層パターン化過程における、半導体薄膜に対する損傷を減少させることである。
【００９１】
ここにおいて、エッチストップ薄膜は前記酸化物半導体アクティブ層を形成した後の透明基板全体を覆う。よって、該ステップが完成した後に形成するエッチストップ層は、少なくとも半導体アクティブ層の上面の全面を覆う。
【００９２】
Ｓ７０８、エッチストップ薄膜に対してビアホール接続工程を用いてパターン化を行う。
【００９３】
前記Ｓ７０７でエッチストップ薄膜の製造過程を完了した後、ビアホール接続工程を用いてエッチストップ薄膜に対してパターン化を行う。図５（ｃ）に示すとおりである。エッチストップ層１４を形成する。
【００９４】
説明すべきは、ビアホール接続工程中のエッチストップ層をエッチングするためのマスクは、従来工程におけるエッチストップ層のマスクとは異なるものである。本発明実施例中のエッチストップ層のマスクはビアホール工程の過程において、該マスクを用いて、データラインリード線とゲートラインリードが接触するエッチストップ層エリアと、ゲート絶縁層エリア（例えば図５（ｃ）中の４７ｃのエリア）、及びソース、ドレイン電極と酸化物半導体アクティブ層が接触するエッチストップ層エリア（図５（ｃ）中の４７ａ及び４７ｂのエリア）をエッチングにより除去し、その他の前記エッチストップエリアは保留される。
【００９５】
また、エッチストップ層パターン化処理の後に、エッチストップ層のパターンは形成され、これにより付随する工程において、形成するＴＦＴチャネルの長さと広さを決めている。
【００９６】
Ｓ７０９、データライン金属層を形成する。
【００９７】
Ｓ７１０、非活性化層の形成とビアホール工程。
【００９８】
Ｓ７１１、画素電極層の形成とパターン化。
【００９９】
最終的に図３（ｂ）に示すＴＦＴアレイ基板を形成する。  
【０１００】
このように、工程を増やさない状況において、ビアホール接続工程によりエッチストップ層に対してエッチングを行い、第一ビアホールと第二ビアホールが接触する酸化物半導体アクティブ層部分以外の他の部分が、均一にエッチストップ層に覆われるようにする。これにより該酸化物半導体アクティブ層の、光照射またはエッチングによる破壊を回避している。このため、ＴＦＴデバイスの性能を高め、基板全体の歩留まりを向上させ、生産コストを低減できる。
【０１０１】
本発明の実施例はさらに表示装置を提供し、該表示装置は前記いずれかのＴＦＴアレイ基板を含む。該表示装置は液晶ディスプレイ、ＯＬＥＤディスプレイ、アクティブ電子ペーパーディスプレイ及びその他の前記アレイ基板を使用した表示装置とすることができる。
【０１０２】
以上において本発明の具体的な実施例について記載した。しかし、本発明はこれらに限定されない。例えば、以上は透明基板を例に記載した。しかし、薄膜トランジスタアレイの製作に用いる基板は、不透明な基板を使用することもできる。
【０１０３】
以上の記載により、本発明の実施例は少なくとも以下の構造と方法を提供できる。
【０１０４】
（１）薄膜トランジスタであって、ゲート電極、ゲート絶縁層、半導体アクティブ層、エッチストップ層、ソース電極及びドレイン電極を含み、
前記ゲート絶縁層は、前記ゲート電極と前記半導体アクティブ層との間に設けられ、
前記エッチストップ層は前記半導体アクティブ層を覆い、且つ前記エッチストップ層において、前記半導体アクティブ層が部分的に露出される第一ビアホールと第二ビアホール
形成し、
前記薄膜トランジスタのソース電極は前記第一ビアホールを通して、前記半導体アクティブ層と接触し、前記薄膜トランジスタのドレイン電極は前記第二ビアホールを通して、前記半導体アクティブ層と接触する。
【０１０５】
（２）前記エッチストップ層は少なくとも、前記半導体アクティブ層の前記第一ビアホールと前記第二ビアホールに対応する部分以外の上面を、完全に覆っている、（１）に記載の薄膜トランジスタ。
【０１０６】
（３）前記半導体アクティブ層の材料は、酸化物材料である、（１）または（２）に記載の薄膜トランジスタ。
【０１０７】
（４）前記エッチストップ層の外周縁部におけるパターンと前記半導体アクティブ層のパターンは一致している、（１）〜（３）のいずれかに記載の薄膜トランジスタ。
【０１０８】
（５）薄膜トランジスタアレイ基板であって、
基板及び前記基板上に形成する薄膜トランジスタを含み、
前記薄膜トランジスタはゲート電極、ゲート絶縁層、半導体アクティブ層、エッチストップ層、ソース電極及びドレイン電極を含み、
前記ゲート絶縁層は前記ゲート電極と前記半導体アクティブ層との間に設けられ、
前記エッチストップ層は前記半導体アクティブ層を覆い、且つ前記エッチストップ層において、前記半導体アクティブ層が部分的に露出される第一ビアホールと第二ビアホール
形成し、
前記薄膜トランジスタのソース電極は前記第一ビアホールを通して、前記半導体アクティブ層と接触し、前記薄膜トランジスタのドレイン電極は前記第二ビアホールを通して、前記半導体アクティブ層と接触する。
【０１０９】
（６）前記エッチストップ層は少なくとも、前記半導体アクティブ層の前記第一ビアホールと前記第二ビアホールに対応する部分以外の上面を、完全に覆っている、（５）に記載の薄膜トランジスタアレイ基板。
【０１１０】
（７）ゲートライン、ゲートラインリード線、データライン及びデータラインリード線をさらに含み、
前記ゲートラインと前記ゲートラインリード線は、前記ゲート電極と同じ層に位置し、前記データラインと前記データラインリード線は、前記ソース電極及びドレイン電極と同じ層に位置する、（５）または（６）に記載の薄膜トランジスタアレイ基板。
【０１１１】
（８）前記データラインと同じ層に位置し、且つ前記ゲートラインリード線上方に位置する補助ゲートラインリード線をさらに含み、
前記ゲートラインリード線は第三ビアホールを通して、前記補助ゲートラインリード線と接触する、（７）に記載の薄膜トランジスタアレイ基板。
【０１１２】
（９）前記エッチストップ層の外周縁部におけるパターンと前記半導体アクティブ層のパターンは一致し、または前記エッチストップ層は前記半導体アクティブ層を形成した後の基板全体を覆う、（５）〜（８）のいずれかに記載の薄膜トランジスタアレイ基板。
【０１１３】
（１０）前記半導体アクティブ層の材料は、酸化物材料である、（５）〜（９）のいずれかに記載の薄膜トランジスタアレイ基板。
【０１１４】
（１１）前記ドレイン電極と接続する画素電極をさらに含む、（５）〜（１０）のいずれかに記載の薄膜トランジスタアレイ基板。
【０１１５】
（１２）基板上にゲート電極金属層、ゲート絶縁層、半導体アクティブ層及びエッチストップ層を順次形成し、
前記ゲート電極金属層はゲート電極、ゲートラインとゲートラインリード線を含み、且つ前記エッチストップ層は少なくとも前記半導体アクティブ層の上面の全面を覆い、
ビアホール接続工程を用いて前記エッチストップ層上に、前記半導体アクティブ層が部分的に露出するよう第一ビアホールと第二ビアホール形成し、及び、
データライン金属層、非活性化層及び画素電極層を順次形成し、前記データライン金属層はデータライン、データラインリード線及び薄膜トランジスタのソース電極とドレイン電極を含み、前記ソース電極は前記第一ビアホールを通して前記半導体アクティブ層と接触し、前記ドレイン電極は前記第二ビアホールを通して前記半導体アクティブ層と接触する、薄膜トランジスタアレイ基板の製造方法。
【０１１６】
（１３）前記データライン金属層は、ゲート電極リード線上方に位置する補助ゲートラインリード線をさらに含み、且つ、
前記データライン金属層を形成する前に、さらに、
前記ゲートラインリード線を露出する第三ビアホールを形成することを含み、データライン金属層中の補助ゲートラインリード線が前記第三ビアホールを通して前記ゲートラインリード線と接続して二層ゲートラインリード線を形成させる、（１２）に記載の方法。
【０１１７】
（１４）前記半導体アクティブ層及びエッチストップ層の形成は、
ゲート絶縁層を形成している基板上において半導体薄膜及びエッチストップ薄膜を堆積し、さらに一回のパターン化工程によって、パターンが一致する半導体アクティブ層とエッチストップ層を形成することを含む、（１２）または（１３）に記載の方法。
【０１１８】
（１５）前記半導体アクティブ層及びエッチストップ層の形成は、
ゲート絶縁層を形成している基板上に半導体薄膜を堆積させ、パターン化工程によって半導体アクティブ層を形成する、
半導体アクティブ層を形成している基板上において、エッチストップ薄膜を堆積させて該エッチストップ層とすることを含む、（１２）または（１３）に記載の方法。
【０１１９】
（１６）（５）〜（１１）のいずれかに記載の薄膜トランジスタアレイ基板を含む、表示装置。
【０１２０】
また、（９）に記載の薄膜トランジスタアレイ基板において、前記エッチストップ層の外周縁部におけるパターンと前記半導体アクティブ層のパターンが一致する場合、前記補助ゲートラインリード線は前記ゲート電極絶縁層を通って、且つ前記ゲート電極リードライン上方にある第三ビアホールで前記ゲートラインリード線と接触し、前記エッチストップ層が前記半導体アクティブ層を形成した後の基板全体を覆う場合、前記補助ゲートラインリード線は前記ゲート電極絶縁層及び前記エッチストップを通って、前記ゲート電極リード線上方の第三ビアホールで前記ゲートラインリード線と接触する。
【０１２１】
上記に記載のものは、本発明の具体的な実施形態に過ぎず、本発明の保護範囲はこれらに限定されない。いかなる当業者が、本発明が開示する技術範囲内において、変更または置換えに容易に想到できるものも、本発明の保護範囲内に含まれるべきである。よって、本発明の保護範囲は請求項の保護範囲を基準とすべきである。
【符号の説明】
【０１２２】
１１  ゲート電極金属層
１２  ゲート絶縁層
１３  酸化物半導体アクティブ層
１４  エッチストップ層
１５ａ  ソース電極
１５ｂ  ドレイン電極
１６  不活性化層
１８  画素電極層
３０  透明基板
３１  ゲート電極
３２  ゲート絶縁層
３３  半導体アクティブ層
３４  エッチストップ層
３５ａ  ソース電極
３５ｂ  ドレイン電極
３６ａ  第一ビアホール
３６ｂ  第二ビアホール
４０  透明基板
４１ａ  ゲート電極
４１ｂ  ゲートラインリード線
４２  ゲート絶縁層
４３  酸化物半導体アクティブ層
４４  エッチストップ層
４５ａ  ソース電極
４５ｂ  ドレイン電極
４５ｃ  補助ゲートラインリード線
４６  不活性化層
４７ａ、４７ｂ  ビアホール
４８  画素電極層
【図１】
2015504246.tif 000003
【図２Ａ】
2015504246.tif 000004
【図２Ｂ】
2015504246.tif 000005
【図３Ａ】
2015504246.tif 000006
【図３Ｂ】
2015504246.tif 000007
【図４Ａ】
2015504246.tif 000008
【図４Ｂ】
2015504246.tif 000009
【図４Ｃ】
2015504246.tif 000010
【図４Ｄ】
2015504246.tif 000011
【図４Ｅ】
2015504246.tif 000012
【図４Ｆ】
2015504246.tif 000013
【図４Ｇ】
2015504246.tif 000014
【図４Ｈ】
2015504246.tif 000015
【図４Ｉ】
2015504246.tif 000016
【図４Ｊ】
2015504246.tif 000017
【図４Ｋ】
2015504246.tif 000018
【図４Ｌ】
2015504246.tif 000019
【図５Ａ】
2015504246.tif 000020
【図５Ｂ】
2015504246.tif 000021
【図５Ｃ】
2015504246.tif 000022
【国際調査報告】
2015504246.tif 000023
2015504246.tif 000024
2015504246.tif 000025
2015504246.tif 000026
2015504246.tif 000027
2015504246.tif 000028