(57)【要約】  コンピュータシステムのためのメモリを構成するための方法および装置は、論理デバイス１に接続された複数のメモリデバイス２，３を有する。特に、メモリシステムは、論理ダイに接続された複数の積み重ねられたメモリダイを有する。論理ダイ１は、積み重ねられたデバイス２，３，４，５についての遅延の差異を分析して補償する機能を有する。積み重ねられた複数のダイは、複数のパーティションに分割されている。前記複数のパーティションは、論理ダイ１に接続されたマルチバス２１，２２によるサービスを受ける。本発明によれば、デバイス２，３と論理ダイ１との間のスループットを向上でき、自己回復能力を有するメモリの大規模集積化が可能となる。
2015501985.tif 000002
【特許請求の範囲】
【請求項１】
コンピュータシステムの中で使用されるためのメモリデバイスであって、
ひとまとまりに積み重ねられおよび接続された複数の半導体ダイを有し、
前記複数の半導体ダイのそれぞれは、複数のパーティションを有し、
前記半導体ダイの中の保管場所が、前記半導体ダイの中の前記パーティションのグループを有する、コンピュータシステムの中で使用されるためのメモリデバイス。
【請求項２】
前記保管場所を形成するように構成されたスイッチ回路をさらに有する、請求項１に記載のコンピュータシステムの中で使用されるためのメモリデバイス。
【請求項３】
各保管場所におけるパーティションの数は、積み重ねられたメモリダイの数と同一である、請求項１に記載のコンピュータシステムの中で使用されるためのメモリデバイス。
【請求項４】
前記スイッチ回路は、前記半導体ダイの上に配置されている、請求項２に記載のコンピュータシステムの中で使用されるためのメモリデバイス。
【請求項５】
少なくとも１つのワイドバスによって複数の前記半導体ダイのそれぞれに接続された論理ダイをさらに有する、請求項１に記載のコンピュータシステムの中で使用されるためのメモリデバイス。
【請求項６】
前記論理ダイは、前記積み重ねられたメモリダイについての遅延の差異を分析して補償するように構成されている、請求項５に記載のコンピュータシステムの中で使用されるためのメモリデバイス。
【請求項７】
前記保管場所を形成するように構成されたスイッチ回路をさらに有する、請求項５に記載のコンピュータシステムの中で使用されるためのメモリデバイス。
【請求項８】
複数の前記半導体ダイのそれぞれは、前記論理ダイに接続されたスイッチ回路さらに有する、請求項５に記載のコンピュータシステムの中で使用されるためのメモリデバイス。
【請求項９】
コンピュータシステムの中で使用されるためのメモリを構成するための方法であって、
各ダイの上に複数のメモリセルを有する複数の半導体メモリダイを提供するステップと、
論理ダイを提供するステップと、
各ダイを複数の保管場所に分割するステップであって、複数の保管場所のそれぞれが複数のセルを有する、ステップと、
ワイドバスによって前記論理ダイに保管場所を接続するステップと、
スイッチング信号によって保管場所への前記接続をスイッチングするステップと
を有するコンピュータシステムの中で使用されるためのメモリを構成するための方法。
【請求項１０】
前記スイッチング信号は、前記論理ダイから生じて、前記スイッチング信号に応じて複数のスイッチによって各ダイに提供される、請求項９に記載のコンピュータシステムの中で使用されるためのメモリを構成するための方法。
【請求項１１】
各保管場所における前記分割によるパーティションの数は、積み重ねられたメモリダイの数と同一である、請求項９に記載のコンピュータシステムの中で使用されるためのメモリを構成するための方法。
【請求項１２】
前記ワイドバスは、シリコン貫通ビア（TSV）である、請求項９に記載のコンピュータシステムの中で使用されるためのメモリを構成するための方法。
【請求項１３】
１つのワイドバスで異常事態が生じた場合、前記１つのワイドバスから他のワイドバスへ保管場所を再割り当てするステップをさらに有する、請求項９に記載のコンピュータシステムの中で使用されるためのメモリを構成するための方法。
【請求項１４】
前記スイッチング信号は、別個のメモリデバイス・ダイの有効データ期間が同一のタイミングとなるように構成される、請求項９に記載のコンピュータシステムの中で使用されるためのメモリを構成するための方法。
【請求項１５】
前記スイッチング信号は、最大の有効データ期間を提供するように構成される、請求項１０に記載のコンピュータシステムの中で使用されるためのメモリを構成するための方法。
【請求項１６】
前記スイッチング信号は、最大の有効データ期間を提供するためにいくつかのダイについて選択的に遅延される、請求項１５に記載のコンピュータシステムの中で使用されるためのメモリを構成するための方法。
【請求項１７】
前記スイッチング信号は、各RDQS信号についてのタイミング調整回路を有する各メモリデバイス・ダイに送信されるRDQS信号である、請求項９に記載のコンピュータシステムの中で使用されるためのメモリを構成するための方法。
【請求項１８】
各メモリデバイス・ダイは、前記RDQS信号に同期してデータを出力する、請求項１７に記載のコンピュータシステムの中で使用されるためのメモリを構成するための方法。
【請求項１９】
前記RDQS信号は、メモリデバイス・ダイのデータ有効期間が同一のタイミングとなるように、RDQSタイミングを調整する、請求項１８に記載のコンピュータシステムの中で使用されるためのメモリを構成するための方法。
【請求項２０】
前記RDQS信号は、メモリデバイス・ダイが動作している間に、電源電圧および温度が変化したとき、連続的にデータ有効期間のタイミングを更新するように、変更する、請求項１９に記載のコンピュータシステムの中で使用されるためのメモリを構成するための方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリデバイスに関するものであり、特に、論理ダイに接続された複数の積み重ねられたメモリダイを有するメモリシステムに関するものである。本発明のより大きな特徴は、積み重ねられた複数のダイが論理ダイ上のマルチバスによるサービスを受ける複数のパーティションに分割されていることに関するものであり、本発明のより大きな特徴は、論理ダイ上に複数のメモリモジュールを積み重ねるための方法および装置に関して、パーティションの数およびタイミング位置を変更することを通じてスループットを向上させたことである。
【０００２】
本出願は、２０１１年１１月２５日出願の「メモリデバイス・ダイを使用するメモリシステムおよび方法」と題する米国仮特許出願第61/563,682号の優先権の利益を主張するものであり、この出願の全体を参照により本明細書に組み込む。
【背景技術】
【０００３】
プロセッサの動作速度が高められ、マルチコアプロセッサが開発されており、プロセッサのデータスループットが高められている。しかしながら、ダイナミックＲＡＭ（ＤＲＡＭ）のようなメモリデバイスシステムのデータスループットがプロセッサの速度ほどには向上されてないないので、現在、コンピュータシステムの性能がメモリシステムのデータスループットによって制限されている。
【０００４】
メモリデバイスシステムのデータスループットを向上させるために、様々な試みがされている。例えば、マルチチャンネルメモリシステム・バスは、帯域幅を２倍または３倍にするために使用されている。マルチチャンネルメモリシステム・バスによって、ますます複雑なプリント回路基板（ＰＣＢ）の設計が必要とされ、バス間の混信が増加されることとなる。
【０００５】
図１に示すように、同一パッケージの中に数個のメモリデバイス・ダイと１つの論理ダイとを積み重ねたものが提案されている。プロセッサは、比較的に幅の狭い（narrow）高速双方向バスを介して論理ダイに直接接続されている。続いて、論理ダイは、ワイド低速バスを介してＤＲＡＭであるメモリデバイスに接続されている。
【０００６】
図２は、図１で示されたメモリデバイスの典型的なアーキテクチャを示している。各メモリデバイスは１６個のパーティションに分割されており、各パーティションは数個のバンクを有している。各バンクのパーティションは、ワイドバスを介して相互に積み重ねられている。１つの提案は、ワイドバスをシリコン貫通ビア（TSV）で実施することである。
積み重ねられたパーティションのセットは、それぞれ、保管場所(vault)と呼ぶことができる。保管場所は、読み書き動作のために独立にアクセスされ得る。
【０００７】
図２で示されたアーキテクチャの問題点は、各メモリデバイスから転送される信号間でタイミング信号のずれ（スキュー）が発生することである。各メモリデバイスと論理ダイとの間の距離が各メモリデバイス・ダイについて異なっているので、各メモリデバイス・ダイから転送される信号が要する時間が異なる。さらに、プロセス、電源電圧および温度の変化によって、メモリデバイスの性能が異なり得る。
【０００８】
図３は、４つの積み重ねられたＤＲＡＭモジュールDRAM 0-3から生じるずれであるスキューを示している。論理ダイは、４つの全てのＤＲＡＭからの全てのデータが重なっている斜線で示されたエリアのみから有効データを得る。各メモリデバイスの有効データ期間は、論理ダイが個々のダイから読み取りデータを得るために、十分に長い。しかしながら、全てのメモリデバイス・ダイからの複合データは、かなり削減される。結果として、データのスループットが大幅に削減される。したがって、積み重ねられたメモリデバイスの分野では、スループットを向上させることが要求される。
【発明の概要】
【課題を解決するための手段】
【０００９】
本発明は、積み重ねられたメモリダイに関する問題を解決するために提供された、冗長データストローブ（RDQS）タイミングを調整する方法を含む。論理ダイは各メモリデバイス・ダイにRDQS信号を送信し、メモリデバイス・ダイはそれらのRDQS信号に同期させてデータを出力する。論理ダイは、各RDQS信号についてのタイミング調整回路を含む。論理ダイは、各メモリデバイス・ダイの有効データ期間のタイミングを測定し、メモリデバイス・ダイの有効データ期間が同一のタイミングとなるように、RDQSタイミングを調整する。しかしながら、メモリデバイス・ダイが動作している間に、電源電圧および温度が変化し得るので、有効データ期間のタイミングは絶え間なく変化し得ることとなり、依然として、有効データ期間が削減され得ることとなる。
【００１０】
本発明は、ダイにおける保管場所のパーティションおよび保管場所の数がメモリデバイス・ダイの数に依存して変更された場合、論理ダイは１つのメモリデバイス・ダイから読み取りデータを得ることを要するので、有効データ期間が削減されない、ことを開示するものである。
【００１１】
本発明は、メモリデバイス・ダイの中のパーティションで構成される保管場所を含み、１つの保管場所におけるパーティションの数は、積み重ねられたメモリデバイス・ダイの数に基づいて変更され得る。積み重ねられたメモリデバイスと論理ダイとの間でデータを転送するためのワイドバスのセットのそれぞれは、TSVにおいて前記データ転送が失敗した場合、変更され得る。
【００１２】
本発明は、保管場所がメモリデバイス・ダイの中のパーティションで構成され、１つの保管場所についてのパーティションの数は積み重ねられたメモリデバイス・ダイの数に基づいて変更され得る。これは、スループットを削減する遅延要素を含まずに、従来にはない数のメモリデバイスの使用を可能にする。
【００１３】
前記デバイスのメモリダイは、各メモリデバイス・ダイの中に配置された保管場所の中のパーティションを含み、１つのメモリデバイス・ダイからワイドバスのセットのそれぞれを通じて読み取りデータが転送される。
【００１４】
積み重ねられたメモリデバイスと論理ダイとの間でデータ転送するためのワイドバスのセットのそれぞれを変更せずに、TSVにおいてデータ転送に失敗する場合。
【００１５】
・  有効データ期間を改善する。
【００１６】
・  ダイごとのRDQS信号の伝送距離の差を削減する。
【００１７】
・  パッケージ歩留まりを改善する。
【００１８】
本発明の特徴および利点は、明確化のために本願に添付された図面と組み合わせて参照される以下の説明で明らかになる。図面では、４つのＤＲＡＭメモリモジュールのみが示されているが、如何なるタイプおよび数のメモリモジュールにも等しく適切である、ことが理解される。
【図面の簡単な説明】
【００１９】
【図１】先行技術によるメモリシステムの典型的なプロセッサを示すブロック図である。
【図２】図１のシステムで使用されるメモリモジュールのブロック図である。
【図３】図２のデバイスについてのデータ読み取り期間のタイミング図である。
【図４】RDQSタイミング調整回路を有する論理ダイを含むメモリシステムの一実施形態のブロック図である。
【図５】数個のバンクで構成されるパーティションに分割された１つのメモリデバイス・ダイを示す、図４の実施形態によるメモリシステムのブロック図である。
【図６】数個のバンクで構成されるパーティションに分割された２つの積み重ねられたメモリデバイス・ダイを示す、本発明の他の実施形態によるメモリシステムのブロック図である。
【図７】数個のバンクで構成されるパーティションに分割された４つの積み重ねられたメモリデバイス・ダイを示す、本発明の第３の実施形態によるメモリシステムのブロック図である。
【図８】数個のバンクで構成されるパーティションに分割された４つの積み重ねられたメモリデバイス・ダイを示す、本発明の第４の実施形態によるメモリシステムのブロック図である。
【発明を実施するための形態】
【００２０】
図４は、本発明の一実施形態のブロック図である。本発明の方法は、積み重ねられたメモリダイに関する問題を解決するために、冗長データストローブ（RDQS）タイミングを調整することを含む。図４は、１つの論理ダイ１と、４つのメモリモジュールDRAM0 2, DRAM1 3, DRAM 2 4およびDRAM 3 5とを有するシステムを示す。論理ダイ１は、タイミング制御部７を含むので、従来の論理ダイとは異なっている。論理ダイ１は、さらに、メモリモジュール２−４のそれぞれに接続されたタイミング調整回路８−１１を含む。タイミング制御部７は、RDQS信号７ａ−ｄを生成して、タイミング調整回路８−１１を介してメモリモジュール２−４のそれぞれに送信する。メモリモジュール２−４のそれぞれは、順番に、バス１２を介して論理ダイ１にDQ信号を返信する。論理ダイ１は、タイミング調整回路８−１１のそれぞれについて、タイミングを分析して、タイミング制御信号７e-hを生成する。したがって、論理ダイ１は、メモリモジュール２−４それぞれの有効データ期間についてのタイミングを測り、メモリデバイス・ダイの有効データ期間が同じタイミングを持つように、RDQSタイミングを調整する。タイミング調整回路８−１１およびメモリデバイス・ダイは、それらのRDQSタイミングに同期するデータを出力する。本システムは、有効データ期間のタイミングが連続的に変更可能になるように、および有効データ期間を最大にすることができるように、メモリモジュール２−４が動作している間における、電源電圧および温度の変化を測定することができる。
【００２１】
図５，６，７のそれぞれは、１つ、２つ、および４つの積み重ねられたメモリデバイス・ダイを有し、メモリデバイスの数が１、２、４、８または１６個とし得るメモリシステムのブロック図である。メモリデバイス・ダイは１６のパーティションに分割され、各パーティションは数個のバンクで構成される。しかしながら、メモリデバイス・ダイにおけるパーティションの数および積み重ねられたメモリデバイスの数は、アプリケーションにしたがって変更することができる。簡素化のために各パーティションにおいて２つのバンクが示されているが、通常、実際の数は、これよりもはるかに多い。
【００２２】
図５は、１つのメモリデバイス・ダイ２と、論理ダイ１とを有するメモリシステムを示し、１つのパトリシアン(patrician)が保管場所であり得る。メモリデバイス・ダイ２と論理ダイ１との間には、１６組のワイドバス２１−３６があり、TSVsを実施することができる。ワイドバス２１−３６のセットは、メモリシステムにおける如何なる指定された保管場所にもアクセスすることができる。ワイドバス２１−３６は、それぞれ、デバイス２のスイッチ部３７におけるスイッチ４１−５６に直接接続される。スイッチ４１−５６のそれぞれは、複数のバンクを有するパーティション６１−７６に読み取りおよび書き込みバスを介して接続される。例えば、論理ダイ１からワイドバス２１を通りメモリデバイス・ダイへ送られる保管場所０パーティション６１についての書き込みデータは、スイッチ回路４１を通ってパーティション６１に送信され、パーティション６１からの読み取りデータは、スイッチ回路４１およびワイドバス２１を通って論理ダイ１に送信され、１つのパーティションが保管場所にされ、したがって、パーティション６１，６２…７６は、それぞれ、保管場所０，１…１５とされ得る。各保管場所は、読み書き動作のために独立にアクセスされ得る。スイッチ４１−５６は、所定のバスから所定のパトリシアンへ、または所定のパトリシアンから所定のバスへ情報を伝送することに限定されない。
【００２３】
図６に示されているメモリシステムでは、２つの積み重ねられたメモリデバイス・ダイを有し、２つのパーティションが保管場所になり得ることとなり、例えば、DRAM0 2におけるパーティション６１，６２は保管場所０になり得ることとなり、DRAM1 3におけるパーティション１６１，１６２は保管場所１になり得ることとなる。各保管場所は、読み書き動作のために独立にアクセスされ得る。メモリデバイス・ダイ２および３と論理ダイ１との間には、１６組のワイドバス２１−３６があり、TSVsを実施することができる。ワイドバス２１−３６のセットは、メモリシステムにおける指定された保管場所にアクセスすることができる。例えば、論理ダイ１からワイドバス２１を通る保管場所０についての書き込みデータは、DRAM0 2の中のスイッチ回路４１を通って保管場所６１，６２のパーティションに送信され、論理ダイ１からワイドバス２２を通る保管場所１についての書き込みデータは、DRAM1 3の中のスイッチ回路４２を通って保管場所１のパーティション１６１，１６２に送信され、保管場所０からの読み取りデータは、スイッチ回路４１およびワイドバス２１を通って論理ダイ１に送信される。DRAMO 2とDRAM1 3との間でTSVsが失敗した場合、論理ダイ１は異なる保管場所へワイドバスの組に割り当てることができる。例えば、ワイドバス２３が使用されるDRAMO 2とDRAM1 3との間でのTSVsが失敗した場合、論理ダイ１は、保管場所３へワイドバス２３を割り当て、保管場所２へワイドバス２４を割り当てることができる。
【００２４】
図７は、４つの積み重ねられたメモリデバイス・ダイ２，３，４，５を有するメモリシステムである。本実施形態では、４つのパーティションが保管場所になり得ることとなり、例えば、DRAMO 2の中のパーティション６１，６２，６３，６４は保管場所０になり得ることとなり、DRAM1 3の中のパーティション１６１，１６２，１６３，１６４は保管場所１になり得ることとなり、DRAM 2 4の中のパーティション２６１，２６２，２６３，２６４は保管場所２になり得ることとなり、DRAM3 5の中のパーティション３６１，３６２，３６３，３６４は保管場所３になり得ることとなる。各保管場所は、読み書き動作のために独立にアクセスされ得る。メモリデバイス・ダイ２，３，４および５と論理ダイ１との間には、１６組のワイドバス２１−３６があり、TSVsを実施することができる。ワイドバス２１−３６のセットは、メモリシステムにおける指定された保管場所にアクセスすることができる。例えば、論理ダイ１からワイドバス２１を通る保管場所０についての書き込みデータは、DRAM0 2の中のスイッチ回路４１を通って保管場所０のパーティション６１，６２，６３，６４に送信され、論理ダイ１からワイドバス２２を通る保管場所１についての書き込みデータは、DRAM1 3の中のスイッチ回路１４１を通って保管場所１のパーティション１６１，１６２，１６３，１６４に送信され、保管場所０からの読み取りデータは、スイッチ回路４１およびワイドバス２１を通って論理ダイ１に送信される。DRAM 2, 3, 4または5の間でのTSVsが失敗した場合、論理ダイ１は、異なる保管場所へワイドバスの組を割り当てることができる。例えば、ワイドバス２５が使用されるDRAMO 2とDRAM1 3との間でのTSVsが失敗した場合、論理ダイ１は、保管場所７へワイドバス２５を割り当て、保管場所４へワイドバス２８を割り当てることができる。
【００２５】
８つの積み重ねられたメモリデバイス・ダイを有するメモリシステムでは、８つのパーティションが保管場所にされ得る。１６個の積み重ねられたメモリデバイス・ダイを有するメモリシステムでは、１６個のパーティションが保管場所にされ得る。
【００２６】
図８は、他の実施形態によるメモリシステムのブロック図を示す。本ブロック図では、メモリシステムは、４つの積み重ねられたメモリデバイス・ダイ２，３，４，５を有するが、メモリデバイスの数は１，２，４，８または１６個にされ得る。４つの積み重ねられたメモリデバイス・ダイ２，３，４，５を有する前記メモリシステムでは、４つのパーティションが保管場所にされ得ることとなるので、DRAMO 2の中のパーティション６１，６２，６３，６４は保管場所０にされ得ることとなり、DRAM1 3の中のパーティション１６１，１６２，１６３，１６４は保管場所１にされ得ることとなり、DRAM2 4の中のパーティション２６１，２６２，２６３，２６４は保管場所２にされ得ることとなり、DRAM3 5の中のパーティション３６１，３６２，３６３，３６４は保管場所３にされ得ることとなる。各保管場所は読み書き動作のために独立にアクセスされ得ることとなり、１つの保管場所の中の各パーティションは読み書き動作のために独立にアクセスされ得ることとなる。１６組のマルチドロップワイドバス２１−３６は、メモリデバイス・ダイ２，３，４，５および論理ダイ１のそれぞれにおいて分岐を有し、TSVsを実施することができる。ワイドバス２１−３６のセットは、メモリシステムにおける指定された保管場所にアクセスすることができる。例えば、保管場所０の中のパーティション６１，６２，６３，６４と論理ダイ１との間における書き込みデータおよび読み取りデータは、ワイドバス２１，２２，２３，２４を通って転送される。書き込みデータまたは読み取りデータが保管場所０の中のパーティション６１，６２，６３，６４と論理ダイ１との間でワイドバス２１，２２，２３，２４を通って転送されている間、他の書き込みデータまたは読み取りデータが保管場所０の中のパーティション１と論理ダイ１との間でワイドバス２１，２２，２３，２４の他の部分を通って転送される。
【００２７】
本実施形態は、特許請求の範囲で定義された発明を説明するための単なる例示である。
【符号の説明】
【００２８】
1  論理ダイ
2,3,4,5  メモリモジュール（メモリデバイス・ダイ）
7  タイミング制御部
8,9,10,11  タイミング調整回路
12  バス
21,22,23,24,25,26,27,28,29,30,31,32,33,34,35,36  ワイドバス
37  スイッチ部
41,42,43,44,45,46,47,48,49,50,51,52,53,54,55,56  スイッチ
61,62,63,64,65,66,67,68,69,70,71,72,73,74,75,76  パーティション
141  スイッチ回路
161  パーティション
261,262,263,264  パーティション
361,362,363,364  パーティション
【図１】
2015501985.tif 000003
【図２】
2015501985.tif 000004
【図３】
2015501985.tif 000005
【図４】
2015501985.tif 000006
【図５】
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【図６】
2015501985.tif 000008
【図７】
2015501985.tif 000009
【図８】
2015501985.tif 000010
【国際調査報告】
2015501985.tif 000011
2015501985.tif 000012
2015501985.tif 000013
2015501985.tif 000014