(57)【要約】  バックレギュレータ内の電圧ピーキングを抑圧するためのシステムおよび方法を開示する。一態様では、バックレギュレータは、パルス状信号を生成するパルス幅変調器(PWM)と、パルス状信号に応答してDC電源にレギュレータを選択的に接続して、パルス状出力DC信号を出力するように動作可能なスイッチと、パルス状出力DC信号から高周波雑音をフィルタリングで除去して、調節された出力信号を生成するためのフィルタと、パルス状出力DC信号と基準電圧信号とを比較して、PWMへの入力に対するエラー信号を生成するための積分器と、フィルタリングされた出力信号から基準電圧信号を減算して、エラーフィードバック信号を生成するように動作可能な減算器と、フィルタリングされた出力信号内の電圧ピークを抑圧するために、パルス幅変調器への入力に対するエラー信号にエラーフィードバック信号を加算するように動作可能な加算器とを備える。
2015512609.tif 000002
【特許請求の範囲】
【請求項１】
電力レギュレータ回路であって、
パルス幅変調信号を生成するように動作可能なパルス幅変調器と、
前記パルス幅変調信号に応答して前記回路をDC電源に選択的に接続して、パルス状出力DC信号を出力するように動作可能なスイッチと、
共振周波数を有し、前記パルス状出力DC信号から高周波雑音をフィルタリングで除去して、調節された出力信号を生成するための前記スイッチに結合されたフィルタと、
前記パルス状出力DC信号と基準電圧信号とを比較して、前記パルス幅変調器への入力に対するエラー信号を生成するように動作可能な積分器と、
前記フィルタリングされた出力信号から前記基準電圧信号を減算して、エラーフィードバック信号を生成するように動作可能な減算器と、
前記フィルタの前記共振周波数付近の周波数において前記フィルタリングされた出力信号内の電圧ピークを実質的に抑圧するために、前記パルス幅変調器への入力に対する前記エラー信号に前記エラーフィードバック信号を加算するように動作可能な加算器とを備える、回路。
【請求項２】
前記減算器が、可変利得を有する差動ミラー増幅器を含み、前記増幅器の前記利得を変動させることが、前記フィルタリングされた出力信号内の電圧ピークの抑圧の大きさを制御する、請求項1に記載の回路。
【請求項３】
前記スイッチが、一対の相補型MOSFETを含む、請求項1に記載の回路。
【請求項４】
前記フィルタが、約62KHzの共振周波数を有するローパスLCフィルタを含む、請求項1に記載の回路。
【請求項５】
前記回路が、クラスDのスイッチモード電源である、請求項1に記載の回路。
【請求項６】
前記回路が、高電力信号に対してパルス幅変調モードで、および低電力信号に対してパルス周波数変調モードで動作する、請求項1に記載の回路。
【請求項７】
電力レギュレータ回路であって、
パルス幅変調信号を生成するように動作可能なパルス幅変調器と、
前記パルス幅変調信号に応答して前記回路をDC電源に選択的に接続して、パルス状出力DC信号を出力するように動作可能なスイッチと、
共振周波数を有し、前記パルス状出力DC信号から高周波雑音をフィルタリングで除去して、調節された出力信号を生成するための前記スイッチに結合されたフィルタと、
前記パルス状出力DC信号と基準電圧信号とを比較してエラー信号を生成し、前記フィルタリングされた出力信号から前記基準電圧信号を減算し、前記フィルタの前記共振周波数付近の周波数において前記フィルタリングされた出力信号内の電圧ピークを実質的に抑圧するために、前記パルス幅変調器への入力に対する前記エラー信号に差信号を加算するように動作可能な積分器とを備える、回路。
【請求項８】
前記積分器が、前記フィルタリングされた出力信号および前記基準信号のうちの少なくとも一方の利得を増加させるために少なくとも1つの可変キャパシタをさらに含む、請求項7に記載の回路。
【請求項９】
前記スイッチが、一対の相補型MOSFETを含む、請求項7に記載の回路。
【請求項１０】
前記フィルタが、約62KHzの共振周波数を有するローパスLCフィルタを含む、請求項7に記載の回路。
【請求項１１】
前記回路が、クラスDのスイッチモード電源である、請求項7に記載の回路。
【請求項１２】
前記回路が、高電力信号に対してパルス幅変調モードで、および低電力信号に対してパルス周波数変調モードで動作する、請求項7に記載の回路。
【請求項１３】
電源の出力を調節するための方法であって、
パルス幅変調信号を生成するステップと、
前記パルス幅変調信号に応答してDC電源に選択的に接続して、パルス状出力DC信号を出力するステップと、
前記パルス状出力DC信号から高周波数雑音をフィルタリングで除去して、調節された出力信号を生成するステップと、
前記パルス状出力DC信号と基準電圧信号とを比較して、エラー信号を生成するステップと、
前記フィルタリングされた出力信号から前記基準電圧信号を減算して、エラーフィードバック信号を生成するステップと、
前記フィルタリングされた出力信号内の電圧ピークを実質的に抑圧するために、前記エラー信号に前記エラーフィードバック信号を加算するステップとを含む、方法。
【請求項１４】
電源の出力を調節するためのコンピュータプログラムであって、
パルス幅変調器に、パルス幅変調信号を生成させるための第1のコードセットと、
スイッチに、前記パルス幅変調信号に応答してDC電源に選択的に接続させて、パルス状出力DC信号を出力するための第2のコードセットと、
フィルタに、前記パルス状出力DC信号から高周波雑音をフィルタリングで除去させて、調節された出力信号を生成するための第3のコードセットと、
積分器に、前記パルス状出力DC信号と基準電圧信号とを比較させて、エラー信号を生成するための第4のコードセットと、
減算器に、前記フィルタリングされた出力信号から前記基準電圧信号を減算させて、エラーフィードバック信号を生成するための第5のコードセットと、
加算器に、前記フィルタリングされた出力信号内の電圧ピークを実質的に抑圧するために、前記エラー信号に前記エラーフィードバック信号を加算させるための第6のコードセットと
を含むコンピュータプログラム。
【請求項１５】
電源の出力を調節するための装置であって、
パルス幅変調信号を生成するための手段と、
前記パルス幅変調信号に応答してDC電源に選択的に接続して、パルス状出力DC信号を出力するための手段と、
前記パルス状出力DC信号から高周波数雑音をフィルタリングで除去して、調節された出力信号を生成するための手段と、
前記パルス状出力DC信号と基準電圧信号とを比較して、エラー信号を生成するための手段と、
前記フィルタリングされた出力信号から前記基準電圧信号を減算して、エラーフィードバック信号を生成するための手段と、
前記フィルタリングされた出力信号内の電圧ピークを実質的に抑圧するために、前記エラー信号に前記エラーフィードバック信号を加算するための手段とを含む、装置。
【発明の詳細な説明】
【技術分野】
【０００１】
米国特許法第119条に基づく優先権の主張
本特許出願は、本出願の譲受人に譲渡され、参照により本明細書に明確に組み込まれる、2012年3月30日に出願された「Damping of peaking in external LC filter for classD Buck regulator for classH PA」と題する米国仮出願第61/618,476号の優先権を主張する。
【０００２】
本開示は、一般に、電圧レギュレータ回路に関し、より詳細には、バックレギュレータの外部フィルタ内のピーキングを抑圧するためのシステムおよび方法に関する。
【背景技術】
【０００３】
スイッチモード電源(SMPS)は、当技術分野で知られており、利用可能な直流電流(DC)レベル電圧を別のDCレベル電圧に変換する。SMPSは、電流の流れを出力インダクタに切り替えることによって負荷に結合された出力インダクタ内にエネルギーを選択的に蓄えることによって、調節されたDC出力電圧を負荷に供給する。バックコンバータは、一般的にMOSFETトランジスタによって提供される2つの電力スイッチを含む1つの特定のタイプのSMPSである。インダクタプラスキャパシタ(LC)フィルタは、出力電圧内のリップルを低減するために使用される。パルス幅変調(PWM)制御回路は、出力インダクタ内の電流の流れを制御するために、交互に電力スイッチのゲーティングを制御するために使用される。PWM制御回路は、負荷条件が変化することに応答して電力スイッチに印加されるデューティサイクルを調整するために、出力電圧および/または出力電流のレベルを反映するフィードバック信号を使用する。
【０００４】
概して、バックレギュレータは、高い効率を有し、クラスH PAなど、オーディオ電力増幅器(PA)に対する電力を調節するためにしばしば使用される。バックレギュレータは、PAのオーディオ入力信号とともに連続的に変動するエンベロープを有する供給電圧を発生する。高いオーディオ入力信号振幅に対して、バックレギュレータは一般的に、パルス幅変調(PWM)モードとしても知られているクラスDモードで動作する。より低いオーディオ入力信号に対して、バックレギュレータは、一般的に、パルス周波数変調(PFM)モードに切り替える。オーディオの用途では、バックレギュレータは、一般的に、バックレギュレータによって生成されるパルス状DC信号(pulsed DC signal)の高周波成分をフィルタリングで除去するために、約62KHz(たとえば、L=3μH C=2.2μF)の共振周波数(Fres)を有する外部ローパスLCフィルタを含む。しかしながら、バックレギュレータのモード切替の間にFresに近い入力オーディオ信号がLCフィルタに注入される場合、フィルタ出力は、一般的なオーディオ用途にとって望ましくないピーキングを示すことがある。それゆえ、バックレギュレータのLCフィルタにおける出力電圧ピーキングを抑圧する機構が必要である。
【発明の概要】
【課題を解決するための手段】
【０００５】
バックレギュレータのLCフィルタ内の出力電圧ピーキングを抑圧するための機構の1つまたは複数の態様の簡単な概要を以下に提示する。この概要は、本発明のすべての企図された態様の包括的な概観ではなく、本発明の主要または重要な要素を識別するものでも、本発明のいずれかまたはすべての態様の範囲を定めるものでもない。その唯一の目的は、後で提示するより詳細な説明の導入として、1つまたは複数の態様のいくつかの概念を簡略化された形で提示することである。
【０００６】
概して、従来のバックレギュレータは、外部LCフィルタ内のピーキングを抑圧し、レギュレータの整定時間を低減する内部エラーフィードバックループを含むように修正され得る。一態様では、修正されたバックレギュレータ回路は、パルス幅変調信号を生成するように動作可能なパルス幅変調器(PWM)と、パルス幅変調信号に応答してDC電源に回路を選択的に接続して、パルス状出力DC信号を出力するように動作可能なスイッチと、共振周波数を有し、パルス状出力DC信号から高周波雑音をフィルタリングで除去して、調節された出力信号を生成するためのスイッチに結合されたフィルタと、パルス状出力DC信号と基準電圧信号とを比較して、パルス幅変調器への入力に対するエラー信号を生成するように動作可能な積分器と、フィルタリングされた出力信号から基準電圧信号を減算して、エラーフィードバック信号を生成するように動作可能な減算器と、フィルタの共振周波数付近の周波数においてフィルタリングされた出力信号内の電圧ピークを実質的に抑圧するために、パルス幅変調器への入力に対するエラー信号にエラーフィードバック信号を加算するように動作可能な加算器とを備える。
【０００７】
別の態様では、修正されたバックレギュレータ回路は、パルス幅変調信号を生成するように動作可能なパルス幅変調器と、パルス幅変調信号に応答してDC電源に回路を選択的に接続して、パルス状出力DC信号を出力するように動作可能なスイッチと、共振周波数を有し、パルス状出力DC信号から高周波雑音をフィルタリングで除去して、調節された出力信号を生成するためのスイッチに結合されたフィルタと、パルス状出力DC信号と基準電圧信号とを比較してエラー信号を生成し、フィルタリングされた出力信号から基準電圧信号を減算し、フィルタの共振周波数付近の周波数においてフィルタリングされた出力信号内の電圧ピークを実質的に抑圧するために、パルス幅変調器への入力に対するエラー信号に差信号を加算するように動作可能な積分器とを備える。
【０００８】
さらに別の態様では、上記で説明したバックレギュレータを使用して電源電圧を調節するための方法は、パルス幅変調信号を生成するステップと、パルス幅変調信号に応答してDC電源に選択的に接続して、パルス状出力DC信号を出力するステップと、パルス状出力DC信号から高周波雑音をフィルタリングで除去して、調節された出力信号を生成するステップと、パルス状出力DC信号と基準電圧信号とを比較して、エラー信号を生成するステップと、フィルタリングされた出力信号から基準電圧信号を減算して、エラーフィードバック信号を生成するステップと、フィルタリングされた出力信号内の電圧ピークを実質的に抑圧するためにエラー信号にエラーフィードバック信号を加算するステップとを含む。
【０００９】
上記のおよび関連の目的の達成のために、1つまたは複数の態様は、以下で十分に説明し、特許請求の範囲で具体的に指摘する特徴を含む。以下の説明および添付の図面は、1つまたは複数の態様のいくつかの例示的な特徴を詳細に記載する。しかしながら、これらの特徴は、様々な態様の原理が採用され得る様々な方法のうちのいくつかを示すものにすぎず、この説明は、そのようなすべての態様およびそれらの均等物を含むものとする。
【００１０】
本発明の開示される態様を限定するためではなく例示するために与えられる添付の図面とともに、開示される態様が以下で説明され、同様の記号表示は同様の要素を示している。
【図面の簡単な説明】
【００１１】
【図１】本発明の一態様による、修正されたバックレギュレータ回路の閉ループ応答図である。
【図２】修正されたバックレギュレータ回路の出力信号内のピーキングの抑圧を示すボード線図である。
【図３】修正されたバックレギュレータ回路のエラーフィードバックループの利得の関数としてピーキング抑圧の大きさの変化を示すボード線図である。
【図４】修正されたバックレギュレータ回路の一態様を示す図である。
【図５】修正されたバックレギュレータ回路の別の態様を示す図である。
【図６】本発明の一態様による、修正されたバックレギュレータ回路を使用して電源電圧を調節するための例示的な方法の図である。
【発明を実施するための形態】
【００１２】
バックレギュレータの外部LCフィルタ内のピーキングを抑圧するためのシステムおよび方法を開示する。一態様では、従来のバックレギュレータは、外部LCフィルタ内のピーキングを抑圧し、レギュレータの整定時間を短縮する内部エラーフィードバックループを含むように修正され得る。図1は、本発明の一態様による、修正されたバックレギュレータ回路の閉ループ応答図10を示す。特に、バックレギュレータの出力信号Vbuck内のピーキングを抑圧するために、出力信号Vbuckは、エラーフィードバックループ15を介してフィードバックされ、基準電圧Vrefから減算され、利得制御回路50を使用して調整され、バックレギュレータの標準エラーループ35を通して生成されるエラー信号Verrに加算される。新しいエラーフィードバックループ15は、出力電圧Vbuck内のピーキングの実質的な減衰を促進する。可変利得制御回路50は、エラーフィードバック信号Verr_fbの大きさと、対応するピーク減衰の大きさとを調整する。
【００１３】
図1の閉ループ応答図は、本発明の一態様による以下の閉ループ応答関数によって表され得る。
【００１４】
【数１】
2015512609.tif 000003
【００１５】
図1および上式において、BW 40は積分器の利得である。Kpwm 30は、パルス幅変調器の利得である。Lは、フィルタ20のインダクタの値である。Cは、フィルタ20のキャパシタの値である。Gain 50は、エラーフィードバックループ15の可変利得であり、その値は、たとえば、2から6まで変動することができる。一態様では、6にセットされたgainは、フィルタ20の共振周波数付近の周波数において電圧ピーキングを効果的に減衰させるのに十分である。図2は、修正されたバックレギュレータの出力信号Vbuckの周波数応答を示すボード図(bode graph)を示す。グラフから分かるように、出力信号Vbuck(中間のプロット)内のピーキングは、効果的に抑圧されている。図3は、エラーフィードバックループ15のgainの関数としてピーキング抑圧の大きさの変化を示す。上の方のグラフから分かるように、2から6までgainの値が増加すると、ピーキングの抑圧が増加する。
【００１６】
別の態様では、図1に示す修正されたバックレギュレータの閉ループ応答は、以下の閉ループ応答関数によって表され得る。
【００１７】
【数２】
2015512609.tif 000004
【００１８】
上式において、gainは6に設定され、システムのピーキングを効果的に減衰させることができる。
【００１９】
図4は、クラスHオーディオ電力増幅器を制御するための修正されたバックレギュレータ回路100の例示的な一実施形態を示す。バックレギュレータ100は、クラスDスイッチモード電源(SMPS)として動作するように構成される。バックレギュレータ回路100は、回路100をDC電源VDDに選択的に接続するためのスイッチ110を含み、パルス状出力DC信号Voを生成するように動作可能である。スイッチ110は、一対の相補型MOSFETとして実装され得る。パルス状出力DC信号Voは、必要な出力電圧に実質的に等しい平均値を有する。回路100は、スイッチ110の動作を制御するためのパルス幅変調信号を供給するように動作可能なパルス幅変調器(PWM)130をさらに含む。PWM 130は、スイッチ110の動作を制御することによってパルス状出力信号Voのデューティサイクルを変動させる。回路100は、スイッチ110のより滑らかな動作を促進する標準的ブレークビフォアメイク(BBM)回路(standard break-before-make circuit)135をオプションで含み得る。回路100は、フィードバック信号Vfbおよび基準信号Vrefとしてパルス状出力信号Voを受信するように動作可能な積分器140をさらに含む。積分器140は、パルス状出力信号Voと基準信号Vrefとを比較し、基準電圧Vrefに等しいパルス状出力信号Voのデューティサイクルを維持するために、エラー信号VerrをPWM 130に出力する。回路100は、パルス状出力信号Voから望ましくないパルス状周波数成分を除去し、PAへのフィルタリングされたDC出力信号Vbuckを生成するために、スイッチ110に結合されたLCフィルタ120をさらに含む。フィルタ120は、直列のインダクタとシャントキャパシタとを含む。
【００２０】
バックレギュレータ回路のモード切替の間にフィルタ120によって生成されるフィルタリングされたDC出力信号Vbuck内に起こり得るピーキングを抑圧するために、回路100は、例示的な一実施形態による、減算器150と加算器160とを備える減衰フィードバック回路をさらに含む。減算器150は、フィルタリングされたDC出力信号Vbuckと基準信号Vrefとを受信して減算し、エラーフィードバック信号Verr_fbを生成する。結果として得られたエラーフィードバック信号Verr_fbは、次いで、加算器160においてエラー信号Verrに加算され、それにより、バックレギュレータ回路100のモード切替の間のフィルタリングされたDC出力信号Vbuck内の電圧ピーキングを実質的に減衰させる。一態様では、減算器150は、差動ミラー増幅器として実装され得る。一態様では、加算器160は、反転増幅器として実装され得る。加算器160は、エラーフィードバック信号Verr_fbの大きさと、対応するピーク減衰の大きさとを調整するための可変利得制御回路を含み得る。一態様では、出力電圧Vbuck内のピーキングを効果的に抑圧するために、様々な回路要素の値が、次のように設定され得る:Ri=200K、Rc=0.5*Ri、Ci=3.2p。構成要素の他の値は、本発明の代替態様において使用され得る。
【００２１】
図5は、修正されたバックレギュレータ回路200の別の例示的な実施形態を示す。回路200は、個別の減算器および加算器を持たないが、これらの構成要素の機能は、積分器240によって実行される。特に、積分器240は、フィルタリングされたDC出力信号Vbuckと、パルス状出力信号Voと、基準信号Vrefとを受ける。フィルタリングされたDC出力信号および追加のVref信号は、図4の積分器140のオペアンプ入力に容量的に結合される。容量結合入力と容量結合フィードバックを有するオペアンプは、(GainCi/Ci)*(Vbuck-Vref)によって利得が与えられる利得増幅器として働き、式は、分子と分母からCiを消去した後、Gain*(Vbuck-Vref)に簡素化され得る。この容量結合された分岐を積分器に加算する効果は、図4においてエラーフィードバックループを実装し、その出力を積分器出力の先頭で加算することと等価である。エラーフィードバック径路の利得は、可変キャパシタンスGain*Ciを使用して調整され得る。ピーキングを抑圧するためのGainの一般的な値は、5前後である。積分器240は、バックレギュレータ回路200のフィルタリングされたDC出力信号Vbuck内のピーキングアーティファクトを実質的に抑圧するエラー信号VerrをPWM 230に出力する。一態様では、出力電圧Vbuck内のピーキングを効果的に抑圧するための様々な回路要素の値は、次のように設定され得る:Ri=200K、Rc=0.5*Ri、Ci=3.2p、Gain=5。構成要素の他の値が、代替態様において使用され得る。
【００２２】
図6は、本発明の一態様による、修正されたバックレギュレータ回路を使用して電源電圧内のピーキングを抑圧するための例示的な方法の図である。ステップ410で、修正されたバックレギュレータのPWMは、トランジスタスイッチの動作を制御するパルス幅変調信号を生成する。ステップ420で、PWM信号の制御の下でスイッチは、バックレギュレータ回路をDC電源に選択的に接続し、パルス状出力DC信号VoをLCフィルタに出力する。ステップ430で、LCフィルタは、パルス状出力DC信号Voから高周波数雑音をフィルタリングで除去して、調節された出力信号Vbuckを生成する。ステップ440で、積分器は、パルス状出力信号Voと基準信号Vrefとを比較し、基準電圧Vrefに等しいパルス状出力信号Voのデューティサイクルを維持するために、エラー信号VerrをPWMに出力する。ステップ450で、減算器は、フィルタリングされた出力信号Vbuckから基準電圧信号Vrefを減算し、エラーフィードバック信号Verr_fbを生成する。ステップ460で、加算器は、フィルタリングされた出力信号Vbuck内の電圧ピークを抑圧するために、エラー信号Verrにエラーフィードバック信号Verr_fbを加算する。
【００２３】
本明細書で説明する態様は、ハードウェア、ソフトウェア、ファームウェア、ミドルウェア、マイクロコード、またはそれらの任意の組合せで実装され得ることを理解されたい。ハードウェア実装形態の場合、処理ユニットは、本明細書で説明される機能を実行するように設計された、1つもしくは複数の特定用途向け集積回路(ASIC)、デジタルシグナルプロセッサ(DSP)、デジタルシグナルプロセシングデバイス(DSPD)、プログラマブル論理デバイス(PLD)、フィールドプログラマブルゲートアレイ(FPGA)、プロセッサ、コントローラ、マイクロコントローラ、マイクロプロセッサ、他の電子ユニット、またはそれらの組合せで実装され得る。
【００２４】
本態様が、ソフトウェア、ファームウェア、ミドルウェア、またはマイクロコード、プログラムコードもしくはコードセグメントで実装されるとき、それらは、記憶構成要素などの機械可読記録媒体に記憶され得る。コードセグメントは、プロシージャ、関数、サブプログラム、プログラム、ルーチン、サブルーチン、モジュール、ソフトウェアパッケージ、クラス、あるいは命令、データ構造またはプログラムステートメントの任意の組合せを表すことができる。コードセグメントは、情報、データ、引数、パラメータ、またはメモリ内容を渡す、および/または受信することによって、別のコードセグメントまたはハードウェア回路に結合され得る。情報、引数、パラメータ、データ等は、メモリ共有、メッセージパッシング、トークンパッシング、ネットワーク送信等を含む任意の適切な手段を使用して、渡す、転送する、または送信することができる。
【００２５】
ソフトウェア実装の場合、本明細書で説明する技法は、本明細書で説明する機能を実行するモジュール(たとえば、プロシージャ、関数など)を用いて実装され得る。ソフトウェアコードは、メモリユニットに記憶され、プロセッサによって実行され得る。メモリユニットは、プロセッサの内部またはプロセッサの外部に実装され得、その場合、当技術分野で知られている様々な手段を介してプロセッサに通信可能に結合され得る。
【００２６】
本明細書で開示される態様に関して説明される様々な例示的な論理、論理ブロック、モジュール、および回路は、汎用プロセッサ、デジタル信号プロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)または他のプログラマブル論理デバイス、個別ゲートまたはトランジスタ論理、個別ハードウェアコンポーネント、または本明細書で説明される機能を実行するように設計されたそれらの任意の組合せで実装または実行され得る。汎用プロセッサはマイクロプロセッサであり得るが、代替として、プロセッサは任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であり得る。プロセッサはまた、コンピューティングデバイスの組合せ、たとえば、DSPとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、DSPコアと連携する1つまたは複数のマイクロプロセッサ、あるいは任意の他のそのような構成として実装され得る。加えて、少なくとも1つのプロセッサは、上述されたステップおよび/またはアクションのうちの1つまたは複数を実行するように動作可能な、1つまたは複数のモジュールを備えることができる。
【００２７】
さらに、本明細書で開示された態様に関して記載された方法もしくはアルゴリズムのステップおよび/またはアクションは、直接ハードウェア内で、プロセッサによって実行されるソフトウェアモジュール内で、またはその2つの組合せ内で具現化することができる。ソフトウェアモジュールは、RAMメモリ、フラッシュメモリ、ROMメモリ、EPROMメモリ、EEPROMメモリ、レジスタ、ハードディスク、リムーバブルディスク、CD-ROM、または当分野で知られる任意の他の形の記憶媒体に常駐することができる。例示的な記憶媒体がプロセッサに結合されてよく、その結果、プロセッサは、記憶媒体から情報を読み込み、記憶媒体に情報を書き込むことができる。代替として、記憶媒体はプロセッサに統合されてもよい。さらに、いくつかの態様において、プロセッサおよび記憶媒体は、ASICに常駐することができる。加えて、ASICは、ユーザ端末に常駐することができる。代替として、プロセッサおよび記憶媒体は、個別コンポーネントとして、ユーザ端末に常駐することができる。加えて、いくつかの態様において、方法またはアルゴリズムのステップおよび/またはアクションは、コードおよび/または命令のうちの1つ、またはそれらの任意の組合せ、またはそれらの組として、コンピュータプログラム製品の中に組み込まれてよい機械可読記録媒体および/またはコンピュータ可読記録媒体に常駐することができる。
【００２８】
1つまたは複数の態様では、説明される機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組合せで実装され得る。各機能は、ソフトウェアで実装される場合、1つもしくは複数の命令またはコードとしてコンピュータ可読記録媒体上に記憶されるか、または、コンピュータ可読記録媒体上で送信され得る。コンピュータ可読記録媒体は、ある場所から別の場所へのコンピュータプログラムの転送を促進する任意の媒体を含む、コンピュータ記憶媒体とコンピュータ通信媒体の両方を含む。記憶媒体は、コンピュータによってアクセスできる任意の利用可能な媒体であり得る。限定ではなく例として、そのようなコンピュータ可読記録媒体は、RAM、ROM、EEPROM、CD-ROMもしくは他の光ディスクストレージ、磁気ディスクストレージもしくは他の磁気ストレージデバイス、または、命令もしくはデータ構造の形態の所望のプログラムコードを搬送もしくは記憶するために使用でき、コンピュータによってアクセスできる、任意の他の媒体を含み得る。また、いかなる接続もコンピュータ可読記録媒体と呼ばれ得る。たとえば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線(DSL)、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモートソースから伝送される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、DSL、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。本明細書で使用されるディスク(disk)およびディスク(disc)は、コンパクトディスク(disc)(CD)、レーザディスク(disc)、光ディスク(disc)、デジタル多用途ディスク(disc)(DVD)、フロッピー(登録商標)ディスク(disk)およびブルーレイディスク(disc)を含み、ディスク(disk)は、通常、データを磁気的に再生し、ディスク(disc)は、通常、データをレーザで光学的に再生する。上記の組合せもコンピュータ可読記録媒体の範囲内に含めるべきである。
【００２９】
前述の開示は例示的な態様を論じているが、添付の特許請求の範囲によって規定されるような説明した態様の範囲から逸脱することなく、本明細書において様々な変更および修正を行えることに留意されたい。さらに、説明した態様の要素は、単数形で説明または特許請求されていることがあるが、単数形に限定することが明示的に述べられていない限り、複数形が企図される。加えて、任意の態様の全部または一部は、別段に記載されていない限り、任意の他の態様の全部または一部とともに利用され得る。
【符号の説明】
【００３０】
10  修正されたバックレギュレータ回路の閉ループ応答図
15  エラーフィードバックループ
20  フィルタ
30  Kpwm(パルス幅変調器の利得)
35  標準エラーループ
40  BW(積分器の利得)
50  利得制御回路、Gain(エラーフィードバックループの可変利得)
100  修正されたバックレギュレータ回路
110  スイッチ
120  LCフィルタ
130  パルス幅変調器(PWM)
135  標準的ブレークビフォアメイク(BBM)回路
140  積分器
150  減算器
160  加算器
200  修正されたバックレギュレータ回路
230  PWM
240  積分器
【図１】
2015512609.tif 000005
【図４】
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【図５】
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【図６】
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【図２】
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【図３】
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【国際調査報告】
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