(57)【要約】パルス幅変調器は、パルス幅出力信号を設定するように構成されている出力コントローラの設定入力にクロック信号を提供してリセット入力にパルス幅出力信号をリセットさせる第１のクロックソースを有する。デューティサイクル制御ユニットは、出力コントローラのリセット入力と結合され、デューティサイクル制御ユニットは、レジスタと結合されて直接デジタル合成を提供することによりレジスタにおける設定された値に従って指定された周波数を生成するように構成される数値制御発振器（ＮＣＯ）を有する。さらに、第２のクロックソースからの信号およびパルス幅出力信号を受信することにより数値制御発振器をトリガするための論理が、提供される。
2015515769.tif 000002
【特許請求の範囲】
【請求項１】
パルス幅変調器であって、前記パルス幅変調器は、
パルス幅出力信号を設定するように構成されている出力コントローラの設定入力にクロック信号を提供し、リセット入力に前記パルス幅出力信号をリセットさせる、第１のクロックソースと、
前記出力コントローラのリセット入力と結合されているデューティサイクル制御ユニットであって、前記デューティサイクル制御ユニットは、数値制御発振器（ＮＣＯ）を備え、前記ＮＣＯは、レジスタと結合され、直接デジタル合成を提供することにより前記レジスタにおける設定された値に従って指定された周波数を生成するように構成され、前記デューティサイクル制御ユニットは、第２のクロックソースからの信号および前記パルス幅出力信号を受信することにより前記数値制御発振器をトリガする論理をさらに備える、デューティサイクル制御ユニットと
を備える、パルス幅変調器。
【請求項２】
前記ＮＣＯは、ある時間区間にわたる平均化された固定デューティサイクルを有する出力信号を発生させる、請求項１に記載のパルス幅変調器。
【請求項３】
前記第１のクロックソースは、タイマ、ＰＷＭユニット、規則的時限信号または不規則的時限信号を提供する外部ソースである、請求項１に記載のパルス幅変調器。
【請求項４】
前記第２のクロックソースは、システムクロックソース、タイマ、ＰＷＭユニット、外部ソースである、請求項１に記載のパルス幅変調器。
【請求項５】
前記数値制御発振器（ＮＣＯ）は、前記第２のクロックソースから導出された信号を受信するクロック入力と、インクリメントレジスタの値にアキュミュレータのコンテンツを加算するように構成される加算器と結合されているインクリメントレジスタとを備え、前記アキュミュレータは、前記ＮＣＯの出力信号として使用されるオーバーフロー信号を発生させる、請求項１に記載のパルス幅変調器。
【請求項６】
前記オーバーフロー信号は、前記第２のクロックソースから導出された信号とＡＮＤ処理されることにより、前記ＮＣＯの入力信号を発生させる、請求項５に記載のパルス幅変調器。
【請求項７】
前記ＡＮＤ処理された出力信号は、Ｄフリップフロップのクロック入力にフィードされ、その反転出力は、Ｄ入力と結合され、その非反転出力は、前記ＮＣＯ出力信号を提供する、請求項５に記載のパルス幅変調器。
【請求項８】
前記ＮＣＯは、複数の入力信号を選択するための入力マルチプレクサを備え、前記入力信号のうちの１つは、前記第２のクロックソースから導出された信号である、請求項５に記載のパルス幅変調器。
【請求項９】
前記出力コントローラは、前記第１のクロックソースと結合されるクロック入力と、論理高さと結合されるＤ入力と、前記デューティサイクル制御ユニットの出力と結合されるリセット入力と、前記出力コントローラの出力信号を提供する非反転出力とを含むＤフリップフロップである、請求項１に記載のパルス幅変調器。
【請求項１０】
前記構成可能論理セルは、
前記第２のクロックソースと結合される第１の入力および前記出力コントローラの出力と結合される第２の入力を有する第１のＡＮＤゲートと、
前記第２のクロックソースと結合される第１の入力および前記ＮＣＯ出力信号を受信する第２の入力とを有する第２のＡＮＤゲートと、
前記第１のＡＮＤゲートおよび第２のＡＮＤゲートの出力と結合され、前記ＮＣＯ入力信号を発生させるＯＲゲートと
を備える、請求項９に記載のパルス幅変調器。
【請求項１１】
マイクロコントローラであって、前記マイクロコントローラは、請求項１に記載のパルス幅変調器を備え、前記出力コントローラは、前記マイクロコントローラにおける第１の構成可能論理セルによって形成され、前記デューティサイクル制御ユニット内の論理は、前記マイクロコントローラにおける第２の構成可能論理セルによって形成される、マイクロコントローラ。
【請求項１２】
前記第１の構成可能論理セルは、Ｄフリップフロップとして構成され、前記デューティサイクル制御ユニット内の論理は、２つのＡＮＤゲートとして構成され、その出力は、ＯＲゲートの入力と結合される、請求項１１に記載のマイクロコントローラ。
【請求項１３】
前記Ｄフリップフロップのクロック入力は、前記第１のクロックソースと結合され、クリア入力は、前記ＮＣＯの出力と結合される、請求項５に記載のマイクロコントローラ。
【請求項１４】
前記第１のＡＮＤゲートの第１の入力は、前記Ｄフリップフロップの出力と結合され、前記第１のＡＮＤゲートの第２の入力および前記第２のＡＮＤゲートの第１の入力は、前記第２のクロックソースと結合され、前記第２のＡＮＤゲートの第２の入力は、前記ＮＣＯの出力と結合され、前記ＯＲゲートの出力は、前記ＮＣＯの入力と結合される、請求項６に記載のマイクロコントローラ。
【請求項１５】
パルス幅変調信号を提供するための方法であって、前記方法は、
入力であって、パルス幅出力信号を設定するように構成されている出力コントローラの設定入力にクロック信号を提供し、リセット入力に前記パルス幅出力信号をリセットさせる、入力と、
数値制御発振器（ＮＣＯ）によってリセット信号を発生させることであって、前記ＮＣＯは、レジスタと結合され、直接デジタル合成を提供することにより前記レジスタにおける設定された値に従って指定された周波数を生成するように構成され、前記ＮＣＯは、第２のクロック信号から導出されたクロック信号、前記リセット信号、およびパルス幅変調出力信号を受信する、ことと
を含む、方法。
【請求項１６】
前記ＮＣＯは、ある時間区間にわたる平均化された固定デューティサイクルを有する出力信号を発生させる、請求項１５に記載の方法。
【請求項１７】
前記第１のクロック信号は、タイマ、ＰＷＭユニット、規則的時限信号または不規則的時限信号を提供する外部ソースによって発生させられる、請求項１５に記載の方法。
【請求項１８】
前記第２のクロック信号は、システムクロックソース、タイマ、ＰＷＭユニット、または外部ソースによって発生させられる、請求項１５に記載の方法。
【請求項１９】
前記第２のクロックソースから導出された信号の制御下の前記数値制御発振器（ＮＣＯ）は、繰り返し、インクリメント値をアキュミュレータに加算し、前記アキュミュレータは、前記ＮＣＯの出力信号を発生させるために使用されるオーバーフロー信号を発生させる、請求項１５に記載の方法。
【請求項２０】
前記第２のクロック信号は、前記パルス幅変調出力信号でＡＮＤ処理され、前記ＮＣＯの出力信号でＡＮＤ処理された前記第２のクロック信号でＯＲ処理され、前記ＯＲ処理された信号は、前記ＮＣＯにフィードされた前記第２のクロック信号から導出された信号である、請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願への相互参照
本出願は、２０１２年２月２３日出願の米国仮出願第６１／６０２，５２８号の利益を主張し、その米国仮出願は、本明細書でその全体が援用される。
【０００２】
本開示は、パルス幅変調器に関し、特に、高分解能パルス幅変調器に関する。
【背景技術】
【０００３】
従来のパルス幅変調器（ＰＷＭ）、例えば、マイクロコントローラ内のＰＷＭユニットは、概して、その分解能が一般的システムクロックに限定される。ＰＷＭ周辺機器ユニットにおける分解能は、どの程度正確にパルス幅が制御され得るかを決定する重要なパラメータである。ＰＷＭパルス幅が、十分に正確に制御されることができない場合、限定サイクリングまたは単純に不正確な出力電圧値等のいくつかの問題が、生じるであろう。前述のように、典型的には、最小ＰＷＭパルス幅調節は、システムクロック周期に等しいであろう。１６ＭＨｚデバイスでは、これは、６２．５ｎｓとなるであろう。
【０００４】
ほとんどのスイッチモード電源装置（ＳＭＰＳ）用途では、デューティサイクルの動作範囲は、全範囲のほんの一部であることが分かっている。例えば、１２Ｖ〜１．２Ｖ  ＤＣ／ＤＣ降圧コンバータは、全範囲の１０％未満を使用し、有効ＰＷＭ分解能を３．３ビット低下させるであろう。これは全て、１６ＭＨｚシステムクロックから動作する６００ｋＨｚスイッチング周波数におけるＳＭＰＳのために使用される従来のＰＷＭが、せいぜい、５ビットの分解能を達成することしか可能ではなく、前述のようなＤＣ／ＤＣコンバータである場合、３．３ビットの分解能を損失し、わずか１．７ビットの有効制御分解能をもたらすことを意味し、これは、明らかに望ましくない。
【０００５】
故に、高分解能を有する改善されたＰＷＭの必要性が、存在する。
【発明の概要】
【課題を解決するための手段】
【０００６】
ある実施形態によると、パルス幅変調器は、パルス幅出力信号を設定するように構成されている出力コントローラの設定入力にクロック信号を提供し、パルス幅出力信号をリセットするためのリセット入力を有する、第１のクロックソースと、出力コントローラのリセット入力と結合されているデューティサイクル制御ユニットであって、デューティサイクル制御ユニットは、レジスタと結合され、直接デジタル合成を提供し、レジスタにおける設定された値に従って指定された周波数を生成するように構成される、数値制御発振器（ＮＣＯ）を備え、デューティサイクル制御ユニットは、第２のクロックソースからの信号および該パルス幅出力信号を受信し、該数値制御発振器をトリガする論理をさらに備える、デューティサイクル制御ユニットとを備えてもよい。
【０００７】
さらなる実施形態によると、ＮＣＯは、ある周期にわたって平均化された固定デューティサイクルを有する出力信号を発生させてもよい。さらなる実施形態によると、第１のクロックソースは、タイマ、ＰＷＭユニット、規則的時限信号または不規則的時限信号を提供する外部ソースであることができる。さらなる実施形態によると、第２のクロックソースは、システムクロックソース、タイマ、ＰＷＭユニット、外部ソースであることができる。さらなる実施形態によると、数値制御発振器（ＮＣＯ）は、第２のクロックソースから導出された信号を受信するクロック入力と、インクリメントレジスタの値にアキュミュレータのコンテンツを加算するように構成される加算器と結合されているインクリメントレジスタとを備えてもよく、アキュミュレータは、ＮＣＯの出力信号として使用されるオーバーフロー信号を発生させる。さらなる実施形態によると、オーバーフロー信号は、第２のクロックソースから導出された信号でＡＮＤ処理され、ＮＣＯの出力信号を発生させることができる。さらなる実施形態によると、ＡＮＤ処理された出力信号は、Ｄフリップフロップのクロック入力にフィードされることができ、その反転出力は、Ｄ入力と結合され、その非反転出力は、ＮＣＯ出力信号を提供する。さらなる実施形態によると、ＮＣＯは、複数の入力信号を選択するための入力マルチプレクサを備えてもよく、入力信号のうちの１つは、第２のクロックソースから導出された信号である。さらなる実施形態によると、出力コントローラは、第１のクロックソースと結合されるクロック入力と、論理高さ（ｌｏｇｉｃ  ｈｉｇｈ）と結合されるＤ入力と、デューティサイクル制御ユニットの出力と結合されるリセット入力と、出力コントローラの出力信号を提供する非反転出力とを含むＤフリップフロップであることができる。さらなる実施形態によると、構成可能論理セルは、第２のクロックソースと結合される第１の入力と、出力コントローラの出力と結合される第２の入力とを有する第１のＡＮＤゲートと、第２のクロックソースと結合される第１の入力と、ＮＣＯ出力信号を受信する第２の入力とを有する第２のＡＮＤゲートと、第１のＡＮＤゲートおよび第２のＡＮＤゲートの出力と結合され、ＮＣＯ入力信号を発生させるＯＲゲートとを備えてもよい。
【０００８】
別の実施形態によると、マイクロコントローラは、前述のようなパルス幅変調器を備えてもよく、出力コントローラは、該マイクロコントローラにおける第１の構成可能論理セルによって形成され、該デューティサイクル制御ユニット内の論理は、該マイクロコントローラにおける第２の構成可能論理セルによって形成される。
【０００９】
マイクロコントローラのさらなる実施形態によると、第１の構成可能論理セルは、Ｄフリップフロップとして構成されることができ、該デューティサイクル制御ユニット内の論理は、２つのＡＮＤゲートとして構成され、その出力は、ＯＲゲートの入力と結合される。マイクロコントローラのさらなる実施形態によると、Ｄフリップフロップのクロック入力は、第１のクロックソースと結合されることができ、クリア入力は、ＮＣＯの出力と結合される。マイクロコントローラのさらなる実施形態によると、第１のＡＮＤゲートの第１の入力は、Ｄフリップフロップの出力と結合されることができ、第１のＡＮＤゲートの第２の入力および第２のＡＮＤゲートの第１の入力は、第２のクロックソースと結合され、第２のＡＮＤゲートの第２の入力は、ＮＣＯの出力と結合され、ＯＲゲートの出力は、ＮＣＯの入力と結合される。
【００１０】
さらに別の実施形態によると、パルス幅変調信号を提供するための方法は、第１のパルス幅出力信号を設定するように構成されている出力コントローラの設定入力にクロック信号を提供し、リセット入力にパルス幅出力信号をリセットさせるステップと、レジスタと結合され、直接デジタル合成を提供し、レジスタにおける設定された値に従って指定された周波数を生成するように構成される、数値制御発振器（ＮＣＯ）によって、リセット信号を発生させるステップであって、ＮＣＯは、第２のクロック信号から導出されたクロック信号、リセット信号、およびパルス幅変調出力信号を受信する、ステップとを含んでもよい。
【００１１】
本方法のさらなる実施形態によると、ＮＣＯは、ある周期にわたって平均化された固定デューティサイクルを有する出力信号を発生させてもよい。本方法のさらなる実施形態によると、第１のクロック信号は、タイマ、ＰＷＭユニット、規則的時限信号または不規則的時限信号を提供する外部ソースによって発生させられることができる。本方法のさらなる実施形態によると、第２のクロック信号は、システムクロックソース、タイマ、ＰＷＭユニット、または外部ソースによって発生させられることができる。本方法のさらなる実施形態によると、第２のクロックソースから導出された信号の制御下の数値制御発振器（ＮＣＯ）は、繰り返し、インクリメント値をアキュミュレータに加算してもよく、アキュミュレータは、ＮＣＯの出力信号を発生させるために使用されるオーバーフロー信号を発生させる。本方法のさらなる実施形態によると、第２のクロック信号は、パルス幅変調出力信号でＡＮＤ処理され、ＮＣＯの出力信号でＡＮＤ処理された第２のクロック信号でＯＲ処理されることができ、ＯＲ処理された信号は、ＮＣＯにフィードされた第２のクロック信号から導出された信号である。
【図面の簡単な説明】
【００１２】
【図１】図１は、ある実施形態による、ブロック図を示す。
【図２】図２は、マイクロコントローラ上のＮＣＯ周辺機器およびＣＬＣ周辺機器を使用する実施形態を示す。
【図３】図３は、従来のＰＷＭユニットの典型的分解能を示す。
【図４】図４は、数値制御発振器（ＮＣＯ）周辺機器の可能性として考えられる実装を示す。
【図５Ａ】図５は、ＮＣＯの種々の信号のタイミング図を示す。
【図５Ｂ】図５は、ＮＣＯの種々の信号のタイミング図を示す。
【図６】図６は、マイクロコントローラ内の構成可能論理セル周辺機器の簡略化されたブロック図を示す。
【図７】図７は、マイクロコントローラ内でプログラム可能に選択されることができる、可能性として考えられる論理セルを示す。
【図８Ａ】図８Ａおよび８Ｂは、それぞれ、種々の実施形態による、従来のＰＷＭ変調器およびＰＷＭ変調器のタイミング図を示す。
【図８Ｂ】図８Ａおよび８Ｂは、それぞれ、種々の実施形態による、従来のＰＷＭ変調器およびＰＷＭ変調器のタイミング図を示す。
【図９Ａ】図９Ａ−Ｄは、種々の構成のデューティサイクルに対してプロットされた高分解能ＰＷＭのビット分解能を示す。
【図９Ｂ】図９Ａ−Ｄは、種々の構成のデューティサイクルに対してプロットされた高分解能ＰＷＭのビット分解能を示す。
【図９Ｃ】図９Ａ−Ｄは、種々の構成のデューティサイクルに対してプロットされた高分解能ＰＷＭのビット分解能を示す。
【図９Ｄ】図９Ａ−Ｄは、種々の構成のデューティサイクルに対してプロットされた高分解能ＰＷＭのビット分解能を示す。
【発明を実施するための形態】
【００１３】
ＰＷＭ分解能を増加させる試みとして、デューティサイクルタイマ精度が、改善される必要がある。これを達成するための種々のアプローチが、存在する。しかしながら、スイッチモードソース（ＳＭＰＳ）および類似デバイスは、パルス幅にそれほど敏感ではなく、むしろ、負荷とソースとの間のエネルギーフローを平衡化することによって、動作するにつれた平均パルス幅に敏感となる。これは、従来のＳＭＰＳ設計からのパラダイムシフトである。ＰＷＭを要求する従来の解決策は、デバイス上で利用可能なＰＷＭ周辺機器を検討するものとなるであろう。分解能を改善する確立された方法は、単純に、クロック周波数を増加させることである。したがって、従来の解決策は、本問題を解決するために、単に、クロックの増加に焦点を当てるものであった。
【００１４】
パルス幅を平均化することによって、システムクロックよりはるかに小さい有効パルス幅制御が、種々の実施形態に従って、達成されることができる。本概念は、受け入れ難くあり得る。しかしながら、本開示による物理的実施形態は、改善された結果を実証し得る。故に、信号が制御され得る精度に対するハードリミットである、デジタル設計内の６２．５ｎｓシステムクロックを用いてさえ、１５ｐｓパルス幅調節は、以下により詳細に説明されるように、種々の実施形態に従って達成されることができる。
【００１５】
ＳＭＰＳは、基本的には、負荷への平均エネルギー移送を制御することによって動作する、言い換えると、本質的に、供給されるパルス幅を平均化する。多くのマイクロコントローラ、例えば、本開示の譲受人によって製造されたマイクロコントローラでは、数値制御発振器（ＮＣＯ）モジュールが、利用可能である。種々の実施形態によると、そのような数値制御発振器モジュール（ＮＣＯ）周辺機器は、ＰＷＭ分解能を改善するために使用されることができる。この目的を達成するために、ＮＣＯは、直接デジタル合成と呼ばれる技法と併用され、精密に制御されたディザを発生させられた出力に加算することによって、平均して、非常に微調節可能である周波数を発生させることができる。同一の技法（実際、同一の周辺機器）は、このように非常に微調節可能なパルス幅（１／ｆ）を作成するために使用されることができる。
【００１６】
さらに、種々のマイクロコントローラ、特に、本開示の譲受人によって製造されたあるマイクロコントローラはまた、構成可能論理セル（ＣＬＣ）を提供する。種々の実施形態によると、そのようなＣＬＣをグルー論理として使用することによって、既存のＮＣＯは、現在のハードウェアと１６ＭＨｚクロックで起動するデバイス上では、ｌ５ｐｓ（ピコ秒）程度の平均パルス幅インクリメントを伴うＰＷＭとなり得る。これは、同一のデバイス上で正確に同一の１６ＭＨｚクロックを使用して、前述のものと同一のシナリオに対して、１７ビットの有効ＰＷＭ分解能をもたらすであろう。
【００１７】
本信号の消費者は、ＳＭＰＳと同様に、経時的に生成されたパルス幅を精密に平均化する。ＮＣＯの場合、消費者は、周波数を平均化する必要がある。好ましい副次的効果として、平均パルス幅を発生させるために使用されるジッタが、事実上、スイッチング周波数高調波を若干拡散させ、したがって、デバイスの電磁両立性（ＥＭＣ）性能を改善するであろう。
【００１８】
ＰＷＭスイッチング周波数分解能を増加させるためのソフトウェア方法は、２００６年に、Ａｐｐｌｉｃａｔｉｏｎ  Ｎｏｔｅ  １０５０として、Ｍｉｃｒｏｃｈｉｐによって公開された。その焦点は、オーバーフローカウンタを使用することによって、ＰＷＭの周波数分解能を増加させることに当てられた。
【００１９】
本開示において提案される種々の実施形態は、周波数分解能を改善するのではなく、類似技法を使用することによって、パルス幅制御分解能を増加させる。両方法を組み合わせることによって、スイッチング周波数およびパルス幅の両方を正確に制御することが可能となり得る。
【００２０】
さらに、本開示において提案される種々の実施形態は、単純かつ有効な方法において、ハードウェア内に技法を実装する。ある実施形態によると、ＤＤＳ発生クロックが、ピコ秒までのインクリメントにおいて調節可能な平均パルス幅を伴う、超高分解能ＰＷＭをもたらすために使用されることができる。種々の実施形態は、ＣＬＣおよびＮＣＯ周辺機器を組み合わせることによって、既存のハードウェア上に実装されることができる。これは、ＳＭＰＳ電源装置用途の制御のために使用されるであろう。
【００２１】
種々の実施形態によると、ＮＣＯ周辺機器の特性を使用することによって、高分解能ＰＷＭ信号が、生成されることができる。
【００２２】
図１に示されるように、ある実施形態によると、ＰＷＭ信号のためのタイムベースまたはスイッチング周波数を提供するために使用される、スイッチングクロック１１０を備える、制御回路１００が、描写される。本タイムベース１１０は、マイクロコントローラ上のタイマ、マイクロコントローラ上のＰＷＭ、ゼロ電流検出入力またはゼロ電圧検出入力等の外部規則的時限信号または不規則信号であることができる。種々の実施形態によると、スイッチングクロック１１０は、例えば、デジタル制御信号を用いて、調節可能であってもよい。出力コントローラ１２０は、ＰＷＭ出力信号を設定およびリセットし、したがって、パルス幅を制御するように構成されることができる。したがって、前述のように、調節可能であり得る、スイッチングクロック１１０は、ＰＷＭスイッチング周波数を判定する。種々の実施形態はまた、指定された持続時間の単一パルス（規則的ＰＷＭ信号ではなく、単安定（ワンショット）パルス）を生成するために使用されることができる。
【００２３】
第２の主要機能構成要素は、図１に示されるように、デューティサイクル制御１３０である。デューティサイクル制御１３０は、発振器クロック、タイマまたは別のＰＷＭ等の内部規則的時限信号、あるいはマイクロコントローラピンを通して提供される外部信号であり得る、クロックソース１４０を使用する。本クロックソース１４０は、いくつかの論理ゲート１５０を通して、マイクロコントローラ上の数値制御発振器（ＮＣＯ）周辺機器１６０に接続される。ＮＣＯ周辺機器１６０は、繰り上げ値をアキュミュレータ内に維持する、オーバーフローカウンタを実装することによって、直接デジタル合成を実装し、指定された周波数を生成する、オーバーフローカウンタである。インクリメントレジスタ１７０は、スイッチング周波数を判定するために使用される。ＮＣＯ  １６０によって生成される周波数は、インクリメントレジスタ１７０内に設定されたものの平均であって、これは、アキュミュレータ内の繰り上げのため、通常パルスより１クロック速いパルスを定期的に放出し、早期オーバーフローを生じさせることによって達成される。本変形例の効果は、より高い平均周波数が放出されることである。本周波数を使用して、パルス幅をカウントすることによって、周波数（ｌ／ｆ＝Ｔ）が、事実上、反転され、正確に制御可能な平均パルス幅をＰＷＭに実装する。
【００２４】
出力コントローラ１２０は、スイッチングクロック１１０からのスイッチング信号およびデューティサイクルコントローラ１３０をともに組み合わせ、スイッチング周波数制御が周期開始を信号伝達するときのみ、デューティサイクルコントローラクロックを開始させ、デューティサイクルパルスが完了すると、デューティサイクルコントローラクロックをディスエーブルし、システムを次のスイッチング周波数制御パルスを受信し、プロセスを繰り返すために備えさせる。
【００２５】
図２は、少なくとも２つの構成可能論理セルおよびＮＣＯを伴うマイクロコントローラを使用する、実際の例示的実装を示す。そのようなマイクロコントローラは、本願の譲受人から利用可能であって、例えば、Ｍｉｃｒｏｃｈｉｐ  Ｔｅｃｈｎｏｌｏｇｙ  Ｉｎｃ．によって製造されたＰＩＣ１６Ｆ１５０９であって、その説明書は、参照することによって本明細書に組み込まれる。第１の論理セル２２０は、出力コントローラ１２０のＤフリップフロップＵ２を形成するように構成される。第２の論理セル２３０は、２つのＡＮＤゲートＵ３、Ｕ４およびＯＲゲートＵ５を形成するように構成される。入力および出力信号は、次いで、プログラム可能にルーティングされ、図２に示されるような回路を形成する。しかしながら、他の実施形態によると、専用論理は、同一の機能性を提供する、マイクロコントローラ内に実装されることもできる。
【００２６】
回路の動作は、以下のように説明され得る。１．フリップフロップＵ２は、タイミング信号のポジティブエッジ時にクロックするであろう。これは、Ｑ出力を高にさせ、ＰＷＭパルスを開始させるであろう。２．出力が高になるにつれて、ＡＮＤゲートＵ３は、本出力信号と、Ｕ５を介してＮＣＯクロックピンにフィードされる、高速クロックを組み合わせる。本時点において、ＮＣＯ出力は、低であって、Ｕ４は、いかなる出力も生成していない。３．ＮＣＯがオーバーフローすると、ＮＣＯ出力は、高になり、フリップフロップをリセットし、フリップフロップのＱ出力を低にさせる。Ｕ３は、現時点では、ゲートの２つの入力のうちの１つが低であるため、非アクティブである。４．Ｕ４は、ＮＣＯ出力を低に戻すための付加的クロックを必要とするため、ＮＣＯを安定状態に戻すために使用される。ＮＣＯ出力が低に戻ると、Ｕ４は同様に、クロック出力を生成せず、システムは、出力低を伴う安定状態にあるであろう。５．タイミングソースからの次のポジティブエッジが受信されると、プロセスは、前述のステップ１から繰り返される。ＮＣＯがオーバーフローするのにかかる時間は、最後のオーバーフロー後のアキュミュレータに残った剰余ならびにインクリメントレジスタに依存するであろう。剰余の積算のため、パルスは、時として、通常より１システムクロック短くなるであろう。これが生じる（インクリメントレジスタを設定する）頻度を制御することによって、平均パルス幅は、正確に制御されることができる。
【００２７】
図４は、マイクロコントローラ内の周辺機器デバイスとして実装されることができる、例示的数値制御発振器を示す。数値制御発振器（ＮＣＯ）モジュール４００は、インクリメント値の加算からのオーバーフローを使用して、入力周波数を除算する、タイマである。単純カウンタ駆動タイマに勝る加算方法の利点は、除算の解が、除算器値に伴って変動しないことである。ＮＣＯ  ４００は、固定デューティサイクルにおいて、周波数精度および高分解能を要求する用途に最も有用である。ＮＣＯの特徴として、１６ビットインクリメント関数、固定デューティサイクル（ＦＤＣ）モード、パルス周波数（ＰＦ）モード、出力パルス幅制御、複数のクロック入力ソース、出力極性制御、および割り込み能力が挙げられる。
【００２８】
ＮＣＯモジュールは、加算器４３０を用いて、繰り返し、レジスタ／バッファ４１０／４２０内に記憶された固定値をアキュミュレータ４６０に加算することによって、固定デューティサイクル動作モードで動作する。加算は、マルチプレクサ４４０およびイネーブルゲート４５０によって提供される、入力クロックレートで生じる。アキュミュレータ４６０は、原ＮＣＯ出力信号である、繰り上げに伴って、周期的にオーバーフローするであろう。本出力は、ＡＮＤゲート４７０を用いて、入力クロックでＡＮＤ処理され、出力信号、例えば、割り込み信号ＮＣＯｘＩＦを発生させることができる。本信号はさらに、図４に示されるように、他の論理４８０を通してルーティングされ、マルチプレクサ４９０にフィードされ、数値制御発振器の出力信号として使用される、最終出力信号ＮＣＯｘＯＵＴを発生させることができる。マルチプレクサ４９０は、本実施形態に関連しない、図４の下側部分に示される論理を使用して、パルス周波数変調モードを選択するために使用される。
【００２９】
固定デューティサイクルモードで動作しているときのＮＣＯの機能性によると、入力クロックは、以下のように、加算値と最大アキュミュレータ値の比によって換算される。
Ｆｏｖｅｒｆｌｏｗ＝（ＮＣＯクロック周波数＊インクリメント値）／２ｎ
式中、ｎは、ビット単位のアキュミュレータ幅である。
【００３０】
ＮＣＯ出力はさらに、パルスを伸張させる、またはフリップフロップをトグルすることによって、付加的論理によって修正されることができる。修正されたＮＣＯ出力は、次いで、他の周辺機器に内部配信され、随意に、ピンに出力されることができる。アキュミュレータオーバーフローはまた、割り込みを発生させる。ＮＣＯｘ周期は、離散ステップにおいて変化し、平均周波数を作成する。本出力は、ＮＣＯｘ出力を平均し、不確実性を低減させる受信回路の能力に依存する。
【００３１】
アキュミュレータ４６０は、例えば、２０ビットレジスタであることができる。アキュミュレータ４６０への読取および書込アクセスは、３つのレジスタを通して利用可能であってもよい。ＮＣＯ加算器４３０は、システムクロックから独立して動作する、全加算器であることができる。以前の結果およびインクリメント値の加算は、各入力クロックの立ち上がりエッジ時にアキュミュレータ値に取って代る。
【００３２】
インクリメント値４１０は、２つの８ビットレジスタ４２０内に記憶され、１６ビットインクリメントを構成することができる。レジスタは両方とも、読取可能かつ書込可能であることができる。インクリメントレジスタ４１０、４２０は、二重バッファされ、最初に、ＮＣＯモジュール４００をディスエーブルせずに、値変更を行わせることができる。バッファロードは、モジュールがディスエーブルにされると、即時に起こる。次いで、バッファ４２０が、書込がインクリメントレジスタ４１０上で実行された後、ＮＣＯ動作と同期してロードされるため、最初に、インクリメントレジスタに書き込むことが、必要である。
【００３３】
固定デューティサイクル（ＦＤＣ）モードでは、アキュミュレータ４６０がオーバーフローするたびに、出力は、トグルされる。これは、インクリメント値が一定のままであることを前提として、５０％デューティサイクルを提供する。タイミング図は、図５に見られ得る。ＦＤＣモードは、ＮＣＯ制御レジスタ内の個別の制御ビットをクリアすることによって選択される。
【００３４】
パルス周波数（ＰＦ）モードでは、アキュミュレータ４６０がオーバーフローするたびに、出力は、１つ以上のクロック周期の間、アクティブとなる。クロック周期が終了すると、出力は、非アクティブ状態に戻る。これは、パルス状出力を提供する。出力は、オーバーフローイベント直後の立ち上がりクロックエッジ時にアクティブとなる。再び、タイミング図は、図５に示される。アクティブおよび非アクティブ状態の値は、ＮＣＯ制御レジスタ内の極性ビットに依存する。ＰＦモードは、ＮＣＯ制御レジスタ内の個別のビットを設定することによって選択される。
【００３５】
ＰＦモードで動作しているとき、出力のアクティブ状態は、複数のクロック周期毎に幅が変動し得る。種々のパルス幅は、ＮＣＯクロックレジスタ内の個別のビットとともに選択される。選択されたパルス幅が、アキュミュレータオーバーフロー時間フレームを上回ると、ＮＣＯ動作の出力は、不確定となる。
【００３６】
ＮＣＯモジュール内の最後の段階は、出力極性である。ＮＣＯ制御レジスタ内のＮｘＰＯＬビットは、出力極性を選択する。割り込みがイネーブルである間、極性を変化させると、結果として生じる出力遷移に割り込みを生じさせるであろう。ＮＣＯ出力は、ソースコードまたは他の周辺機器によって内部で使用されることができる。
【００３７】
図６および７は、種々の実施形態による、プログラマブル論理セル周辺機器デバイスの実施例を示す。しかしながら、前述のように、プログラマブル論理セルの代わりに、専用論理が、同一の機能を果たすために、マイクロコントローラ内に実装されることもできる。構成可能論理セル（ＣＬＣｘ）６００は、ソフトウェア実行の速度制限外で動作する、プログラマブル論理を提供する。論理セルは、最大１６の入力信号を受信し、構成可能入力選択ゲートの使用を通して、１６の入力を、例えば、８つの選択可能単一出力論理関数のうちの１つを駆動させる４つの論理ラインに減少させる。入力ソースは、Ｉ／Ｏピン、内部クロック、周辺機器、およびレジスタビットの組み合わせであることができる。出力は、周辺機器および出力ピンに内部指向されることができる。図６は、ＣＬＣｘ（ｘは、複数の構成可能論理セルのうちの特定の１つを示す）を通る信号フローを示す、簡略化された略図を示す。
【００３８】
図７に示されるように、可能性として考えられる構成は、ＡＮＤ、ＮＡＮＤ、ＡＮＤ−ＯＲ、ＡＮＤ−ＯＲ−ＩＮＶＥＲＴ、ＯＲ−ＸＯＲ、およびＯＲ−ＸＮＯＲ等の組み合わせ論理と、Ｓ−Ｒフリップフロップ、設定およびリセットを伴う、クロックＤフリップフロップ、設定およびリセットを伴う、トランスペアレントＤフリップフロップ、リセットを伴う、クロックＪ−Ｋフリップフロップ等のラッチとを含んでもよい。ＣＬＣｘモジュール６００のプログラミングは、論理信号フローにおいて４段階を構成することによって行なわれてもよい。４段階は、データ選択、データゲーティング、論理関数選択、および出力極性である。各段階は、対応するＣＬＣｘ特殊関数レジスタに書き込むことによって、ランタイム時に設定されることができる。これは、プログラム実行の間、オンザフライで論理再構成を可能にするという付加的利点を有する。構成可能論理への入力として利用可能な１６の信号が、存在する。４つの８入力マルチプレクサが、次の段階にパスするための入力を選択するために使用される。マルチプレクサへの１６の入力は、４つの群内に配列される。各群は、４つのマルチプレクサのうちの２つに利用可能であって、いずれの場合も、異なる群と対合される。本配列は、別の群からの選択を除外せずに、ある群から最大２つの選択を可能にする。データ入力は、個別の制御レジスタによって選択される。データ選択は、図６の左側に示されるように、４つのマルチプレクサを通して行なわれる。図中のデータ入力は、一般的番号付与された入力名によって識別される。
【００３９】
以下の表１は、本回路が、直接、ＮＣＯクロック入力（ＦＮＣＯ）に接続された１６ＭＨｚクロックを使用して、所与の種々のインクリメントレジスタ値を生成する、パルス幅を示す。高インクリメント値の場合、レジスタの単一インクリメントは、わずか１５ｐｓだけ、パルス幅を変化させるであろうことに留意されたい。
【表１】
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【００４０】
図８Ａに示されるように、ＳＭＰＳにおいて使用される従来のＰＷＭ変調器のリップルは、極めて深刻となり得る。図８Ｂは、本開示の種々の実施形態に従って構成されるＰＷＭを伴う、ＳＭＰＳの出力信号を示す。ＮＣＯ  １６０は、ｆ＝１／ｔを伴う微調節可能な平均周波数を生成し、低リップル出力電圧をもたらすことができる。ＮＣＯ  １６０は、したがって、微調節可能周期を有する。平均化（ディザリング）することによって、達成可能なＮＣＯ周期インクリメントは、ＣＰＵクロックをはるかに下回り、ＰＷＭパルス幅に対して本周期を使用することによって、パルス幅は、事実上、ＣＰＵクロックをはるかに下回るインクリメントによって調節されることができる。
【００４１】
従来のＰＷＭパルス幅は、図３に示されるように、ＴＯＳＣによって、１度のみ調節されることができる。パルス幅変調信号が、例えば、低域通過フィルタを用いて、ＤＣ電圧に変換されるとき、図３は、そのような従来のＰＷＭ変調器によって達成されることができる分解能を示し、図８Ａは、従来のＳＭＰＳの実際のオシロスコープ信号記録を示す。ＴＰＷＭがＴＯＳＣに接近するにつれて、有効ＰＷＭ分解能は、減少する。例えば、１６ＭＨｚクロックでは、１ＭＨｚ時のスイッチングは、ＴＯＳＣ＝ＴＰＷＭ／１６をもたらす。これは、再び、わずか４ビット（パルス幅に対して１６の可能性として考えられる値）の全範囲にわたるＰＷＭ分解能をもたらす。制御ループの動作点は、典型的には、ＰＷＭの全範囲のわずかな部分を占有する。
【００４２】
故に、１ＭＨｚ時にスイッチングする１６ＭＨｚプロセッサは、ＰＷＭに４ビットの分解能（全範囲）を提供し得る。動作点が、約１０％デューティサイクルである場合、事実上、わずか１ビットの制御範囲が存在する。これは、６．２５％、１２．５％、また、可能性として、せいぜい、１８．７５％の有効値をもたらす。典型的には、わずか１ビットの制御しか存在せず、せいぜい、１．５８ビット：  Ｌｏｇ２（３）＝１．５８を提供し得る。過度にアクティブな制御ループは、したがって、発振し、不安定となり得る。したがって、高速制御ループが、必要となる。
【００４３】
表２は、従来のＰＷＭと種々の実施形態によるＰＷＭの比較を示す。
【表２】
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【００４４】
市場で最良の従来のＰＷＭは、１５０ｐｓ毎に調節可能なパルス幅を有するものであって、パルス幅ＴＯＳＣ＝１５０ｐｓは、周波数６．７ＧＨｚを要求する。しかしながら、これらのデバイスは、明らかに、非常にコストがかかり、高電力を要求する。１６ＭＨｚデバイスでは、種々の実施形態によると、１５ｐｓ分解能は、数値制御発振器（ＮＣＯ）をクロックソースとして使用して達成されることができる。故に、有効ＰＷＭ分解能の大幅な増加が、達成されることができ、これは、例えば、ＳＭＰＳ用途に非常に魅力的である。従来のアプローチは、同一の結果を達成するために、システムクロックを６６ＧＨｚを上回って増加させることを要求し、これは、膨大なコスト、電力、および他の実践的関連事項が関わる。
【００４５】
ＮＣＯは、周波数に対して線形制御をもたらすように設計される。パルス幅に対する制御は、続いて、非線形となる。パルス幅は、周波数の逆数（１／ｘ）に伴って変動するであろう。その結果、ＰＷＭの有効分解能は、０％〜１００％のデューティサイクルの全範囲にわたって一定ではなくなる。デューティサイクル設定毎に、有効分解能は、本特定の時点で計算されることができ、グラフ上にプロットされることができる。本曲線は、パルス幅が、スイッチング周波数から独立して調節されるため、スイッチング周波数に応じて異なって見えるであろう。ＦＳＷ＝３ｋＨｚおよび１６ＭＨｚクロックの場合、グラフは、図９Ａに示されるように見えるであろう。０％デューティサイクル近傍では、同等の２１ビットの分解能が存在するが、これは、１００％デューティサイクルにおいて、わずか７．５ビットの分解能まで劣化し、この点において、従来のＰＷＭは、高分解能実装より優れているであろう。
【００４６】
興味深いことに、かつおそらくは直観に反して、分解能は、ＮＣＯ入力クロック周波数を低下させることによって改善されることができる。本クロックを１ＭＨｚまで減少させることによって、図９Ｂに示される結果をもたらすであろう。当然ながら、図から分かるように、０％デューティサイクル近傍には限界があって、インクリメントレジスタ最大値に達し、より小さいパルスは、これ以上発生させられることができないが、分解能は、ここでは、１１ビット未満まで減少することはない。
【００４７】
別の実施形態によると、性能を改善するために、ＰＷＭ信号は、デューティサイクルが５０％を超えると、反転されることができる。これを行なうことによって、５０％デューティサイクルを下回る性能は、事実上、より高い分解能を伴う、それを上回る領域に鏡映される。依然として、インクリメントの限界に達する原曲線を使用する選択肢もある。これは、図９Ｂのグラフと同一の条件に対して、図９Ｃに描写されるようなグラフをもたらす。
【００４８】
本技法を使用して、最高可能スイッチング周波数および最高分解能の両方を達成するために、図９Ｄに示されるような構成が、使用されることができる。本グラフは、５０％時に反転を伴う、スイッチング周波数５００ｋＨｚにおける１６ＭＨｚクロックを使用するときに達成可能な分解能を示す。
【００４９】
種々の実施形態によるＰＷＭ出力は、平均パルス幅を生成する。これは、ＳＭＰＳ用途に完璧であるが、ＰＷＭのいくつかの他の用途は、これに対応可能ではない場合もある。また、パルス調節分解能は、スイッチング周波数が低下するにつれて減少する。
【００５０】
種々の実施形態は、好ましくは、マイクロコントローラ内に実装されることができる。副次的効果として、ＰＷＭは、ゼロ電流またはゼロ電圧検出器あるいはコンパレータ等の外部信号からトリガされることができる。これは、効率的にスイッチングするＦＥＴ’ｓに非常に重要であり得る。コストの増加を伴わずに、ＰＷＭ分解能において、大幅な増加（４ビットから１６ビット）が、したがって、達成されることができる。例えば、前述のように、本譲受人によって製造されたＰＩＣ１６Ｆ１５０９は、本開示による実施形態を実装するために使用されることができる。
【００５１】
本実施形態は、非常に低電力で、従来のシステムのクロック速度の何分の１かで起動し、依然として、桁違いに優れた性能を発揮する、高度に正確なＳＭＰＳ制御ループを可能にする。スイッチング速度が高速であるほど、より高い電力密度を意味し、これは、ひいては、物理的により小さくかつ安価なソースを意味する。スイッチング周波数を限定するＳＭＰＳ設計における要因の１つは、スイッチング周波数が増加するにつれて、ＰＷＭ分解能が減少することである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【国際調査報告】
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