(57)【要約】  第１の冗長メモリ素子と、入力／出力インターフェイスと、第１層ヒューズボックスと、ヒューズとばし制御部とを備える第１の層を含むことができるシステムおよび方法が開示される。さらに、これらのシステムおよび方法は、第１の接続部を介して第１の層へと接続され、第２層メモリ素子と、第１の冗長メモリ素子へと接続された第２層ヒューズボックスとを備えている第２の層を含むことができる。加えて、これらのシステムおよび方法は、第１の層に組み合わせられた冗長性レジスタをさらに含むことができ、第２層メモリ素子の一部の不良時に、冗長性レジスタが、第１の冗長メモリ素子の一部を第１層ヒューズボックスおよび第２層ヒューズボックス内の素子をとばすことによって第２層メモリ素子の不良の一部のための冗長性をもたらすために割り当てる情報を、ヒューズとばし制御部へ供給する。【選択図】図９
2015504227.tif 000002
【特許請求の範囲】
【請求項１】
第１の冗長メモリ素子と、入力／出力インターフェイスと、第１層ヒューズボックスと、ヒューズとばし制御部と、を備えている第１の層と、
第１の接続部を介して前記第１の層へと接続され、第２層メモリ素子と、前記第１の冗長メモリ素子へと接続された第２層ヒューズボックスとを備えている第２の層と、
前記第１の層に組み合わせられた冗長性レジスタと、を備え、
前記第２層メモリ素子の一部の不良時に、前記冗長性レジスタは、前記第１の冗長メモリ素子の一部を前記第１層ヒューズボックスおよび前記第２層ヒューズボックス内の素子をとばすことによって前記第２層メモリ素子の前記不良の一部のための冗長性をもたらすために割り当てる情報を、前記ヒューズとばし制御部へ供給する、
システム。
【請求項２】
前記第１の層が、第１層メモリ素子をさらに備える、請求項１に記載のシステム。
【請求項３】
前記第１の冗長メモリ素子が、列冗長メモリおよび行冗長メモリを含む、請求項２に記載のシステム。
【請求項４】
前記接続部が、シリコン貫通電極（ＴＳＶ）接続部である、請求項１に記載のシステム。
【請求項５】
前記第２の層を介して前記第１の層へと接続された第３の層をさらに備え、
前記第３の層が、第３層メモリ素子と、前記第１の冗長メモリ素子へと接続された第３層ヒューズボックスとを備える、請求項２に記載のシステム。
【請求項６】
前記第１の層へと接続された第４の層をさらに備え、
前記第４の層が、第４層メモリ素子と、前記第１の冗長メモリ素子へと接続された第４層ヒューズボックスとを備える、請求項５に記載のシステム。
【請求項７】
第２の接続部を介して前記第１の層へと接続された第５の層を備え、
前記第５の層が、第５層メモリ素子と、第２の接続部を介して前記第１の冗長メモリ素子へと接続された第５層ヒューズボックスとを備える、請求項６に記載のシステム。
【請求項８】
前記入力／出力インターフェイスが、第２の冗長メモリ素子と、第２の入力／出力インターフェイスと、第２のヒューズとばし制御部とを備える層へと接続される、請求項５に記載のシステム。
【請求項９】
前記第２の層が、冗長メモリ素子をさらに備える、請求項１に記載のシステム。
【請求項１０】
メモリセルを備える半導体材料の少なくとも３つの層にわたって位置する複数のメモリセルを検証するステップと、
前記メモリセルを備える半導体材料の少なくとも３つの層における不良の位置を割り出すステップと、
前記メモリセルを備える半導体材料の少なくとも３つの層における不良の各々に種類を割り当てるステップと、
前記３つの層のうちの少なくとも２つの層の不良を前記層のうちの１つの層によって補修できることにもとづき、チップが補修可能であるか否かを、不良の位置および種類にもとづいて判断するステップと、
補修情報を前記層のうちの１つの層において記憶するステップと
を含む、方法。
【請求項１１】
前記層のうちの１つの層における空間を、少なくとも２つの層に位置する不良について冗長性をもたらすために割り当てるステップをさらに含む、請求項１０に記載の方法。
【請求項１２】
前記補修情報は、行アドレス、列アドレス、有効ビット、および２つのタグビットを含む、請求項１１に記載の方法。
【請求項１３】
前記２つのタグビットは、不良の種類を表すために使用され、前記不良の種類は、行不良と、列不良と、単独不良とから構成するグループから選択される、請求項１２に記載の方法。
【請求項１４】
前記補修情報が、冗長性レジスタに記憶される、請求項１１に記載の方法。
【請求項１５】
前記割り当てるステップが、ヒューズボックス内の少なくとも１つのヒューズをとばすことによって実行される、請求項１１に記載の方法。
【請求項１６】
前記割り当てるステップが、すべての補修情報を読み出すこと、第１回目の繰り返しにおいて列および行不良に冗長性を割り当てること、および第２回目の繰り返しにおいて単独不良に冗長性を割り当てることを含む、請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、広くには、電子メモリに関し、より具体的には、半導体素子のグループにおける冗長素子の配置に関する。
【背景技術】
【０００２】
高密度メモリデバイスは、ますます小さくなる最新のプロセス技術のセルピッチに起因して、多数のメモリ不良に悩まされる可能性がある。これらの不良を抱える高密度メモリデバイスを廃棄することは、製造の歩留まりに関して容認できない。これらの少数の補修可能な数のメモリ不良に対する解決策は、歴史的に、各々の高密度メモリデバイスチップのメモリアレイのうちのかなりの面積を、メモリ不良への冗長性の提供にあらかじめ割り当てておくことを必要としている。この手法は、メモリアレイにおいて失われる空間およびメモリ不良に直面するときの密度の両方に関して、高価につく。
＜関連出願および優先権の主張＞
【０００３】
本出願は、米国仮特許出願第６１／５３５，５２２号の優先権を主張する。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
高密度メモリデバイスにおいて不良への冗長性をもたらしつつ、冗長性のために必要とされる空間を最小限にし、冗長性の割り当ての効果的な制御を可能にすることができるシステムおよび方法が必要とされる。
【課題を解決するための手段】
【０００５】
本発明の一実施形態においては、第１の冗長メモリ素子と、入力／出力インターフェイスと、第１層ヒューズボックスと、ヒューズとばし制御部とを備える第１の層を含むことができるシステムおよび方法が開示される。さらに、これらのシステムおよび方法は、第１の接続部を介して第１の層へと接続され、第２層メモリ素子と、第１の冗長メモリ素子へと接続された第２層ヒューズボックスとを備えている第２の層を含むことができる。さらなる実施形態において、これらのシステムおよび方法は、第１の層に組み合わせられた冗長性レジスタをさらに含むことができ、第２層メモリ素子の一部の不良時に、冗長性レジスタが、第１の冗長メモリ素子の一部を第１層ヒューズボックスおよび第２層ヒューズボックス内の素子をとばすことによって第２層メモリ素子の不良の一部のための冗長性をもたらすために割り当てる情報を、ヒューズとばし制御部へ供給する。
【０００６】
別の実施形態においては、メモリセルを備える半導体材料の少なくとも３つの層にわたって位置する複数のメモリセルを検証するステップと、メモリセルを備える半導体材料の少なくとも３つの層における不良の位置を割り出すステップと、メモリセルを備える半導体材料の少なくとも３つの層における不良の各々に種類を割り当てるステップとを含む方法が提供される。この方法は、不良の位置および種類にもとづいて、マスタ層においてもたらされる冗長性を使用して少なくとも３つの層の不良を補修することによって、チップが補修可能であるか否かを判断するステップと、補修情報を層のうちの各々の層に記憶するステップとをさらに含むことができる。
【０００７】
次に、本発明による実施形態を、図面を参照して説明する。図面において、類似の参照番号は、類似の構成要素を指している。
【図面の簡単な説明】
【０００８】
【図１】本発明の一実施形態によるマスタ層のブロック図である。
【図２】本発明の一実施形態によるスレーブ層のブロック図である。
【図３】本発明の一実施形態によるマスタ層およびスレーブ層のブロック図である。
【図４】本発明の一実施形態によるマスタ層およびスレーブ層ならびに第３の層のブロック図である。
【図５】マスタ層、スレーブ層、第３の層、および第４の層のブロック図である。
【図６】２つの別々の接続部を使用するマスタ層、スレーブ層、および第３の層の別のブロック図である。
【図７】本発明の一実施形態による、システムが補修可能な状態であるかを判断する方法を説明するフロー図である。
【図８】本発明の一実施形態による、冗長性空間を割り当て直す方法を説明するフロー図である。
【図９】少なくとも１つの不良メモリブロックを有するマスタ層およびスレーブ層を説明するブロック図である。
【図１０】冗長性が２つのマスタ層に分散されている５つの別個の層を示すブロック図である。
【図１１】本発明の一実施形態による、ビットタグの読み出しおよび割り当て方法を説明するフロー図である。
【図１２】関連の論理ブロック間の接続を示すために本発明の別の実施形態による複数のヒューズボックスおよび冗長性レジスタを備えるマスタ層を示すブロック図である。
【図１３】マスタおよびスレーブ層の接続を示すために本発明の別の実施形態による複数のヒューズボックスおよび冗長性レジスタを備えるシステムを示すブロック図である。
【発明を実施するための形態】
【０００９】
特定の用語および表現についての定義が、この特許文献の各所においてもたらされる。当業者は、大部分または多くの場合において、そのような定義が、そのような定義による用語および表現のこれまでの使用および今後の使用に当てはまることを、理解すべきである。
【００１０】
この詳細な説明は、本発明のいくつかの実施形態を記載しているが、添付の特許請求の範囲は、種々の変更および改善によって記載の実施形態から相違する本発明の他の実施形態を包含するように充分に裏付けされており、そのような実施形態を包含する。
【００１１】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）において、メモリセルが、コンデンサ、寄生コンデンサ、および他のメモリ記憶の手法を含む複数のデータ記憶素子によってデータを記憶するために使用される。半導体の製造において、少数のデータ記憶素子が不良となる可能性が存在しうる。そのような不良の場合に、半導体デバイスを、不良となった記憶素子を代替の記憶素子を使用して置き換える冗長性の使用を通じて補償することができる。この冗長性は、多くの場合、列の冗長性（ＣＲ）または行の冗長性（ＲＲ）の形態をとる。
【００１２】
半導体の製造における進歩により、複数の半導体層を接合して有することが可能になってきている。これらの層は、半導体基板または個別のチップと称されることもある。これらの複数の層は、構成部品の面積の最小限の増加で半導体チップの容量を増加させる機構をもたらす。この目的のため、複数の層の組み合わせを、本明細書において、層の「システム」と称することができる。複数の層による空間の凝集によって利用可能な空間が増す一方で、半導体層の効率の最適化に課題が依然として存在する。例えば、伝統的なシステムにおいては、各層が行の冗長性および列の冗長性を有しており、チップの全体としての利用可能な空間が最適化されていない。半導体製品の単一または複数の層への冗長性を最適化することができるシステムおよび方法が必要とされている。
【００１３】
本明細書に開示されるとおり、一実施形態においては、ブロックまたはセルによって代表されるすべての冗長記憶素子が、マスタ層へと割り当てられる。スレーブ層は、冗長ブロックまたはセルを有さない。マスタ層は、複数の層を備えるメモリデバイスが生成されるとき、スレーブ層の不良情報に関する情報だけを必要とする。さらに、すべての冗長性情報がマスタ層に記憶される結果として、冗長性に関する制御論理回路をマスタ層に配置することで、スレーブ層における周辺論理回路ブロックのサイズを縮小することができる。ひとたび積層されたスレーブチップからのすべての不良情報がマスタチップに集められると、スレーブ層またはマスタ層の不良位置へのアクセスがメモリコントローラから行われ、不良のメモリセルの代わりに対応する冗長セルがマスタ層においてアクセスされるよう、マスタ層の冗長性論理回路への該当のヒューズがとばされる。冗長性をマスタチップにまとめることで、伝統的な手法と比べ、より効率的な冗長論理制御およびより高速なアクセス時間が保証される。
【００１４】
実質的に、本発明は、スレーブチップ上の不良をマスタチップの冗長性で容易に補修することを可能にする。少なくとも１つのマスタ層に位置する冗長性を少なくとも１つのスレーブ層の不良の代替に割り当てることによって、すべての取り付けられた半導体層のうちの少なくとも１つのマスタ層へと行および列の冗長性を配置する種々の設計、システム、装置、および方法が、本明細書に開示される。さらに、複数の半導体層における特定の記憶素子の不良に関する情報を使用して複数の層を有する半導体製品の製造を最適化するための種々の設計、システム、装置、および方法が、本明細書に開示される。半導体に関する他の革新的な設計、システム、装置、および方法が、本明細書において開示され、１つ以上の利点の列挙は、あくまでも分かりやすさを目的とした例示として解釈されるべきであり、本明細書に開示の種々の実施形態を限定するものとして解釈されてはならない。
【００１５】
図１は、第１のマスタメモリセルアレイ１０２と、第２のマスタメモリセルアレイ１０４と、第３のマスタメモリセルアレイ１０６と、第４のマスタメモリセルアレイ１０８と、読み書き制御部（ＲＤ／ＷＲ）１４４と、冗長性論理回路／レジスタ（ＲＬＲ）１４２と、シリコン貫通電極（ＴＳＶ）１６０と、入力／出力（Ｉ／Ｏ）インターフェイス１４０とを備えるマスタ層１００を示している。各々のマスタメモリセルアレイ１０２、１０４、１０６、１０８は、ＲＲおよびＣＲへと接続されている。第１のマスタメモリセルアレイ１０２が、ＣＲ１１２およびＲＲ１２２に接続されている。第２のマスタメモリセルアレイ１０４が、ＣＲ１１４およびＲＲ１２４に接続されている。第３のマスタメモリセルアレイ１０６が、ＣＲ１１６およびＲＲ１２６に接続されている。第４のマスタメモリセルアレイ１０８が、ＣＲ１１８およびＲＲ１２８に接続されている。マスタ層１００は、ＴＳＶ１６０を使用してさらなる層と連絡するように構成されている。ＣＲおよびＲＲのサイズを、メモリ製品の歩留まりの要求、使用されるメモリの種類、およびプロセス技術ノードにもとづいて選択することができる。いくつかの代案の実施形態において、不良のマスタメモリセルの各々を、マスタ層においてＣＲおよびＲＲで置き換えることが、明らかに想定される。
【００１６】
Ｉ／Ｏインターフェイス１４０は、他のデバイスとの通信を容易にするように意図されている。Ｉ／Ｏインターフェイス１４０は、複数の規格のうちのいずれかを使用することができ、パッケージのボールまたはピンなど、複数の異なるインターフェイスの仕組みを使用してつながることができる。さらに、Ｉ／Ｏインターフェイス１４０は、マスタ層１００の動作を変更または強化するための、例えばバッファや他の構成要素などのさらなる素子を備えることができる。したがって、Ｉ／Ｏインターフェイス１４０は、外部との接続（インターフェイス）および内部の構成要素（バッファ、通信論理回路、など）の両方を備えることができる。Ｉ／Ｏインターフェイス１４０が、マスタ層１００および追加のスレーブ層（ＴＳＶ１６０を介する）の読み書き動作を制御できることは、明らかである。
【００１７】
冗長性論理回路／レジスタ（ＲＬＲ）１４２は、不良情報を冗長性レジスタに記憶して備えることができる。このレジスタは、マスタ層１００およびマスタ層１００に接続されたスレーブ層の各々のセル不良の行および列アドレスに関する情報を収容する。ひとたびマスタ層１００およびマスタ層１００によって制御されるスレーブ層からすべての不良情報がマスタ層１００へと集められると、マスタ層の冗長性論理回路の該当のヒューズおよびスレーブ層内の該当のヒューズがとばされる。スレーブ層またはマスタ層のいずれかの不良位置へのアクセスが行われるとき、対応する冗長セルへのアクセスが、スレーブ層へのアクセスの代わりに、マスタ層において行われる。マスタ層におけるこの中央集中型の冗長性は、伝統的な手法と比べ、より効率的な冗長性論理回路の制御およびより高速なアクセス時間を促進する。
【００１８】
ＲＬＲ１４２は、マスタ層１００と少なくとも１つのスレーブ層とを備えるシステムが補修可能であるか否かを、冗長セルの総数および積み重ねられた層の総数にもとづいて判断するように構成される。ＲＬＲ１４２は、マスタ層１００およびマスタ層１００によって制御される各々のスレーブ層の不良の数に関する情報を備える。ひとたびシステムの不良の総数が割り出されると、補修可能または補修不可能のどちらの状態であるかの判断を、図７においてさらに詳しく説明されるとおりに行うことができる。
【００１９】
ＴＳＶ１６０は、種々の層への接続をもたらすために使用することができる接続の１つの種類の例示を意図している。ＴＳＶは、基板を実質的に（あるいは、完全に）通過することができ、積層された基板の外周の内側に完全に囲まれる垂直接続要素である。ＴＳＶは、積層型のメモリデバイスの外縁まで達する垂直接続要素とは別個であり、そのような垂直接続要素をおおむね置き換えている。そのような外部配線（すなわち、外周に露出した配線）は、積層型のデバイスを動作可能に接続するために、慣習的に必要とされていた。この配線は、積層型のデバイスによって占められる全体としての横面積を増加させ、典型的には、積層内の隣接基板間に介在の層を必要とする。ＴＳＶは垂直上方へと基板を通過するため、積層内の最大の基板の外周によって定められる横面積を超える追加の横面積を必要としない。さらに、ＴＳＶは、デバイスの積層を通過する特定の重要な信号経路の全長を短縮することで、より高速な動作速度を促進する傾向を有する。ＴＳＶはこれらの利点を有するが、上述の外部配線などの他の種類の接続を、ＴＳＶ１６０の代わりに使用できることは、明らかである。ＴＳＶ１６０は、マスタ層と少なくとも１つのスレーブ層との間の接続の代表であり、本発明について意図される技術的範囲を限定するものとして解釈されてはならない。
【００２０】
図２は、スレーブ層２００の例である。スレーブ層２００は、第１のスレーブメモリセルアレイ２０２と、第２のスレーブメモリセルアレイ２０４と、第３のスレーブメモリセルアレイ２０６と、第４のスレーブメモリセルアレイ２０８と、ＴＳＶ２６０とを備える。いくつかの実施形態においては、スレーブ層２００が、検査論理回路２１２および冗長性レジスタ２１４をさらに備える。スレーブ層２００における不良またはエラーの場合に、マスタ層１００からの冗長メモリを、ＴＳＶ２６０を介して不良またはエラーを補償するために使用することができる。したがって、スレーブ層２００のための冗長性がマスタ層１００に含まれるため、図２にはいかなる冗長性も示されていない。しかしながら、マスタ層１００において設けられる冗長性に加えて、或る程度の行および列の冗長性を、図１に示した冗長性と同様に１つ、一部、またはすべてのスレーブ層２００に設け、マスタ層１００によって制御することも想定できる。したがって、マスタ層１００における行および列の冗長性の使用は、スレーブ層２００における追加の冗長性に関して、例示と考えられるべきであり、限定として考えられるべきではない。
【００２１】
第１のスレーブメモリセルアレイ２０２、第２のスレーブメモリセルアレイ２０４、第３のスレーブセルメモリアレイ２０６、および第４のスレーブメモリセルアレイ２０８は、図１に示したメモリアレイがＲＲ領域およびＣＲ領域の両方をさらに備えている点を除き、図１において述べたメモリセルアレイと実質的に同様のメモリセルアレイである。上述のように、これらのメモリセルアレイを、取り出し可能な情報を記憶することができる当業者にとって公知の任意のやり方で実現することができる。
【００２２】
説明の目的で、一実施形態においては、第１のマスタメモリセルアレイ１０２が、第１のスレーブメモリセルアレイ２０２のための冗長性をもたらす。第２のマスタメモリセルアレイ１０４が、第２のスレーブメモリセルアレイ２０４のための冗長性をもたらす。第３のマスタメモリセルアレイ１０６が、第３のスレーブメモリセルアレイ２０６のための冗長性をもたらす。第４のマスタメモリセルアレイ１０８が、第４のスレーブメモリセルアレイ２０８のための冗長性をもたらす。本明細書において説明される関係は、あくまでも例示を目的としている。１つのマスタメモリセルアレイが、システムの各層の１つのスレーブメモリセルアレイについて冗長性をもたらすものとして示されている。しかしながら、別の実施形態において、１つのマスタメモリセルアレイが、１つの層の複数のスレーブメモリセルアレイに冗長性をもたらすことができることは、明らかである。複数の層の各々に位置する１つのスレーブメモリセルに冗長性をもたらすために使用される１つのマスタメモリセルの説明は、便利のために行われている。なぜならば、１つのマスタメモリセルを、１つの層に位置する複数のメモリセルアレイに冗長性をもたらすために使用できることが明らかであるからである。
【００２３】
検査論理回路２１２が、スレーブ層２００における不良の存在を判断するために使用される。検査論理回路２１２の機能を、いくつかの実施形態において、マスタ層１００へと移すことができることは、明らかである。したがって、スレーブ層２００の検査論理回路２１２の存在は、随意であると理解されるべきである。
【００２４】
冗長性レジスタ２１４を、スレーブ層２００における不良の位置に関する情報を記憶するために使用することができる。いくつかの実施形態においては、冗長性レジスタ２１４が存在しなくてもよく、冗長性レジスタによって記憶されるデータが、ＲＬＲ１４２に記憶されてもよいことは、明らかである。したがって、冗長性レジスタ２１４の存在は、いくつかの実施形態においては随意である。
【００２５】
スレーブ層２００は、ＴＳＶ２６０を使用して少なくとも１つのマスタ層へと接続される。ＴＳＶ２６０を、上述のように、接続の代替の形態として実現することができ、ＴＳＶという説明の使用は、分かりやすさを目的としたものであり、本発明を限定するものではない。
【００２６】
複数のスレーブ層を、システムにおいて、各々のスレーブ層に割り当てられる追加のアドレスマスタスレーブビット（ＭＳＢ）の使用を通じて使用できることは、明らかである。追加のアドレスビットが、不良の位置を特定するために使用される。
【００２７】
図３は、マスタ層１００をスレーブ層２００へ接続するシステム３００の略図である。この例では、マスタ層１００が、ＴＳＶ２６０を通じてスレーブ層２００へと接続されるＴＳＶ１６０を備えている。ＴＳＶ１６０のＴＳＶ２６０への接続は、いくつかの実施形態においては、ＴＳＶ１６０と対応するＴＳＶ２６０との間の物理的な接合によって形成される直接的な電気接続であってよい。図３を、マスタ層１００とスレーブ層２００との間に別々の要素または実質的な分離が必要であると解釈してはならない。図３は、マスタ層１００およびスレーブ層２００の両方を備える１つのシステムの例示の実施形態である。
【００２８】
図４は、ＴＳＶ４６０およびＴＳＶ２６０を介してスレーブ層２００へと接続される第２のスレーブ層４０２の追加を説明する図３と実質的に同様のシステム４００の略図である。第２のスレーブ層４０２が、たとえスレーブ層２００を介してマスタ層１００に接続されていても、マスタ層１００を通じて制御されることを理解できるであろう。また、スレーブ層２００のＴＳＶ２６０が、２つ以上の層への接続を形成できることも、ＴＳＶ２６０がＴＳＶ１６０およびＴＳＶ４６０の両方への接続を形成しているがゆえに、明らかである。図４は、マスタ層１００および２つのスレーブ層の両方を備える１つのシステムの例示の実施形態である。第２のスレーブ層４０２は、第１、第２、第３、および第４のスレーブメモリアレイなど、図２の構成要素と実質的に同様の構成要素を備える。マスタ層１００の第１、第２、第３、および第４のマスタメモリセルアレイが、第２のスレーブ層４０２の第１、第２、第３、および第４のそれぞれのスレーブメモリセルアレイに冗長性をもたらす。
【００２９】
図５は、ＴＳＶ５６０、ＴＳＶ４６０、ＴＳＶ２６０、およびＴＳＶ１６０を通じ、スレーブ層２００および第２のスレーブ層４０２を介してマスタ層１００へと接続される第３のスレーブ層５０２の追加を説明する図４と実質的に同様のシステム５００の略図ある。図５は、マスタ層１００および３つのスレーブ層を備える１つのシステムの例示の実施形態である。第３のスレーブ層５０２は、第１、第２、第３、および第４のスレーブメモリアレイなど、図２の構成要素と実質的に同様の構成要素を備える。マスタ層１００の第１、第２、第３、および第４のマスタメモリセルアレイが、第１のスレーブ層２００、第２のスレーブ層４０２、および第３のスレーブ層５０２の第１、第２、第３、および第４のスレーブメモリセルアレイに冗長性をもたらす。マスタ層１００と外部の装置との間の連絡を容易にするために使用されるボールまたはピン接続などの接続が存在してよいことを、理解すべきである。
【００３０】
複数の層を備えるシステムの補修可能性は、システム内の不良の種類に大きく依存する。複数の層を備えるシステムにおける不良は、行型、列型、または単独型の不良と称される。図１に示されるように、各々のメモリセルアレイにＣＲおよびＲＲの両方が存在する。行および列の間で説明は自由裁量であるが、異なるメモリセルアレイに関係するときに向きを維持することが有用である。行不良は、ワード線方向に沿った一群のメモリ素子の不良またはワード線に関する不具合に関する。列不良は、ビット線に沿った一群のメモリ素子の不良、ならびにビット線の不具合および関連の回路およびデータ線の不良に関する。単独不良は、メモリセル素子そのものの単独のランダムな不良に関する。効率の目的のために、不良が行全体または列全体を構成する場合を定義する特定のしきい値を設定できることが明らかである。例えば、２つの個別の不良を、それらが行アドレスおよび列アドレスのどちらも共有していない場合に、単独のランダムな不良として取り扱うことができる一方で、３つの個別の不良が同じ行または列アドレスを有する場合に、行不良または列不良として取り扱うことができる。このやり方で、利用可能な行および列の冗長性について、効率的な使用が可能になる。ランダムな単独のビット不良は、任意の冗長性（行または列）によって置き換えることができる。しかしながら、ワード線の不具合または関連の論理回路の不良に関する行不良は、行の冗長性によってのみ置き換えることができる。同様に、列不良は、列の冗長性によってのみ修正することができる。したがって、行および列不良の検出および収集を最初に実行すべきであり、次いでランダムな不良を、残りの行または列の冗長性によって修正することができる。
図６は、複数のスレーブをマスタ層１００へと接続するために複数のＴＳＶ群が使用されているシステム６００の例である。この例では、２つの別々のＴＳＶ群（１６０ａ、１６０ｂ）が、マスタを２つのスレーブ（２００、４０２）へと接続するために使用されている。これは、複数のスレーブが２つの別々のＴＳＶ群を使用して１つのマスタへと接続されている例である。この例において、追加の支持要素をマスタ層において使用できることは明らかであり、例えば追加のＲＤ／ＷＲ制御部を各々の追加のＴＳＶ群について使用できることが明らかである。
【００３１】
図７は、複数の層を備えるシステムが補修可能であるか否かを判断する一方法のフロー図７００である。ブロック７０４において、システムがメモリセルを検証する。いくつかの実施形態においては、この検証が、各々のメモリ素子を少なくとも１つのデータ要素の読み書きが可能であることを明らかにすべく検査することによって実行される。ブロック７０６において、システムが、システムの各層におけるどの不良でもその位置を割り出す。ブロック７０６における割り出しは、行型、列型、または単独型の不良として分類されるすべての不具合の位置の収集を含む。ブロック７１２において、チップが補修可能であるか否かについて、判断が行われる。システムが補修可能であるか否かの判断は、不良の総数にもとづき、さらにはチップ内の行および列ならびにランダムな単独のビット不良の数により、後述されるやり方を含む多数の異なるやり方で実行することができる。
【００３２】
一例においては、マスタと少なくとも１つのスレーブメモリセルアレイとの間に電気的なリンクが存在すると仮定される。換言すると、第１のマスタメモリセルアレイの冗長性ＣＲ１１２およびＲＲ１２２を、各々のスレーブ層の第１のスレーブメモリアレイの不良を補修するために使用することができる。したがって、第１のマスタメモリセルアレイが、複数の異なるメモリセルアレイの不良を補償することができる。各々の行および列不良は、１つの不良としてカウントされる。
【００３３】
メモリセルアレイの特定の組について、行に関するこの関係を、以下の式に示すことができる。
ＲＦ（ｍ）＋ＲＦ（ｓ）≦ＲＲ（ｍ）      （式１）
ここで、ＲＦ（ｍ）は、マスタにおける行不良の総数であり、ＲＦ（ｓ）は、アレイ内のスレーブにおける行不良の総数であり、ＲＲ（ｍ）は、マスタ層において利用することができる冗長行の数である。列に関する関係は、以下の式に示されるようになると考えられる。
ＣＦ（ｍ）＋ＣＦ（ｓ）≦ＣＲ（ｍ）      （式２）
ここで、ＣＲ（ｍ）は、マスタにおける列不良の総数であり、ＣＦ（ｓ）は、アレイ内のスレーブにおける列不良の総数であり、ＣＲ（ｍ）は、マスタ層において利用することができる冗長列の数である。単独のランダムな不良に関する関係は、以下の式に示されるようになると考えられる。
（ＣＲ（ｍ）＋ＲＲ（ｍ））−（ＣＦ（ｍ）＋ＣＦ（ｓ）＋ＲＦ（ｍ）＋ＲＦ（ｓ）＋ＳＦ（ｍ）＋ＳＦ（ｓ））≧０      （式３）
【００３４】
ここで、ＳＦ（ｍ）は、マスタにおける単独不良の総数であり、ＳＦ（ｓ）は、スレーブにおける単独不良の総数である。この実施形態において、層が補修可能であるためには、３つの式がすべて満足されなければならない。ブロック７１２においてシステムが補修可能であると判断されると、システムは、ブロック７１６において補修情報をＲＬＲ１４２に記憶する。ブロック７１２においてシステムが補修不可能であると判断されると、システムは、ブロック７１４において補修不可能状態の報告を記憶する。
【００３５】
本明細書に開示のシステムの設計段階において、ＲＲ（ｍ）およびＣＲ（ｍ）の割り当てを、マスタおよびスレーブ層の要件にもとづいて選択できることは明らかである。図８が、システムにおいて層の組み合わせおよび最適化をどのように行うかを判断するときに、このプロセスをどのように使用することができるかについての例である。
図８は、ブロック８０２において補修のための空間が不充分であると判断される場合に、ブロック８０４に示されるとおりにリカバリ行および列の数が異なる新たなマスタ層の選択を通じて追加の空間がリカバリのために割り当てられる点を除き、図７と実質的に同様である。２つのマスタ層の間での論理演算の競合を避けるために、ただ１つのマスタ層を外部のシステム、層、またはチップとの通信に使用すべきであることは明らかである。本システムの利点の１つは、各システムの補修可能または補修不可能の状態の判断を、システムの製作前に行うことができ、各システムの必要な冗長性の判断も、各システムの生成前に行うことができ、したがって効率的なマスタ層の選択が促進される点にある。
【００３６】
図９は、リカバリ行および列を図２および３に示した実施形態と同様のデバイスにおいてどのように使用できるのかについてのデバイス９００の一例である。この実施形態において、行不良（ｒｆ）９０２ｒｆが、第１のスレーブメモリアレイ２０２に示され、列不良（ｃｆ）９０４ｃｆが、第３のスレーブメモリアレイに示され、単独の不良（ｓｆ）９０６ｓｆが、第４のマスタメモリセルアレイに示されている。すでに述べたように、第１のマスタメモリセルアレイ１０２が、「第１の」スレーブメモリセルならびに第１のマスタセルアレイの各々についてリカバリをもたらす。したがって、行不良９０２ｒｆのリカバリが、ＲＲ１２２に発見され、ＲＲ９０２ｒｒによって示されている。列不良９０４ｃｆのリカバリが、ＣＲ１１６に発見され、ＣＲ９０４ｃｒによって示されている。単独の不良９０６ｓｆのリカバリが、列リカバリ１１８に発見され、単独のリカバリ（ｓｒ）９０６ｓｒによって示されている。
【００３７】
１つのシステム１０００において複数のマスタ層を使用できると考えられる。
図１０は、マスタ層１００と第２のマスタ層１００２とを備えるシステムを示している。この実施形態においては、マスタ層１００がスレーブ層へと、マスタ層のＴＳＶ１６０およびスレーブ層のＴＳＶ２６０を介して接続されている。第２のマスタ層１００２が第２のスレーブ層へと、第２のスレーブ層３０２のＴＳＶ３６０および第２のマスタ層１００２のＴＳＶ１０６０を介して接続されている。さらに、第２のマスタ層１００２は、Ｉ／Ｏインターフェイス１４０と実質的に同様のＩ／Ｏインターフェイス１０４０を備える。このやり方で、複数のマスタ層を、１つのシステムにおいて複数のスレーブ層と一緒に使用することができる。システム１０００への単一のアクセスを可能にするために、Ｉ／Ｏインターフェイス１４０およびＩ／Ｏインターフェイス１０４０を橋渡しする追加の構成要素１０５０を追加できると考えられる。あるいは、構成要素１０５０を省略でき、その場合には、外部のすべての制御信号のためにパッケージのボールへと第２のマスタ層１００２だけからＴＳＶ接続を形成することができ、構成要素１００を疑似スレーブ層として使用することができる。非接続となる構成要素１００（追加のマスタ層）の外部信号を、１００２を介してパッケージのボールへと接続される他のＴＳＶにもとづく内部信号へと切り換えることができる。
【００３８】
図１１は、マスタおよびスレーブチップの間の冗長性割り当てマップを示すフロー図である。図１１に示されるフロー図は、２回実行される。１回目の繰り返しにおいて、行および列不良に冗長性が割り当てられる。２回目の繰り返しにおいて、ランダムな不良に冗長性が割り当てられる。
【００３９】
ブロック１１０２において、冗長性情報が読み出される。この情報は、下記の表に示す４つの別個の部分を有している。
【００４０】
【表１】
2015504227.tif 000003
表１：冗長性情報
【００４１】
ＭＳＢを行または列アドレスに対して付加または先頭に追加できることは、明らかである。別の例では、ＭＳＢをレコードの先頭に追加することができ、冗長性情報の読み出しよりも先に読み出すことができる。リカバリ情報の行および列アドレスがどの層に関するものであるかを特定するためにＭＳＢが伝達されている限りにおいて、マスタ層は、不良について冗長性をもたらすことができる。
【００４２】
表１において述べたタグビットを、いくつかの実施形態において、下記の表に示すとおりに実現することができる。
【００４３】
【表２】
2015504227.tif 000004
表２：タグビット
【００４４】
ブロック１１０４において、不良の位置がブロック１１０２において読み出された列および行情報を使用して割り出され、本方法はブロック１１０６へと進む。ブロック１１０６において、有効ビットが冗長性情報から読み出される。ブロック１１０６において読み出された有効ビットが「０」である場合、ブロック１１２６において、現在のアドレスが最後の補修アドレスであるか否かが判断される。
【００４５】
ブロック１１０６において読み出された有効ビットが「１」である場合、ブロック１１０８において、不良の種類についての判断が行われる。不良の種類は、表２に示したとおりのタグビットを使用して判断される。ブロック１１１０において、タグビットが、ランダムな不良が存在するか否かを判断するために「００」と比較される。タグビットが「００」に等しい場合、本方法はブロック１１１６へと進み、すべての行および列がスキャンされたか否かが判断される。すべての行および列がスキャンされたならば、ブロック１１２２において冗長性が割り当てられ、次いでブロック１１２４においてタグが「１１」へと変更される。すべての行および列のスキャンが終わっていない場合、ブロック１１０４における次の不良の位置の割り出しへと戻る。
【００４６】
ブロック１１１０においてランダムな不良ではないと判断された場合、ブロック１１１２において、タグビットが、行不良が存在するか否かを判断するために「０１」と比較される。タグビットが「０１」に等しい場合、ブロック１１１８において行の冗長性が割り当てられ、ブロック１１２４においてタグビットが「１１」へと変更される。
【００４７】
ブロック１１１２において行不良ではないと判断された場合、ブロック１１１４において、タグビットが、列不良が存在するか否かを判断するために「１０」と比較される。タグビットが「１０」に等しい場合、ブロック１１２０において列の冗長性が割り当てられ、ブロック１１２４においてタグビットが「１１」へと変更される。タグビットが「１０」に等しくない場合、ブロック１１３０においてアドレスが（タグビットが「１１」に等しいに相違ないため）スキップされ、ブロック１１２６において現在のアドレスが最後の補修アドレスであるか否かが判断される。
【００４８】
ブロック１１２４においてタグが変更された後で、最後の補修アドレスに達したか否かがブロック１１２６において判断される。最後の補修アドレスに達し、すべてのアドレスが補修された場合、本プロセスは、ブロック１１３２において、すべての補修アドレスが１回または２回の繰り返しを経たかどうかを判断する。補修アドレスが１回の繰り返しを経た場合、サイクルが繰り返されてブロック１１０２へと戻り、冗長性情報の２度目の読み出しが行われる。すべての補修アドレスが２回読み出された場合に、サイクルはブロック１１３４において終了する。
【００４９】
フロー図の順序を、効率の向上のために変更できることは明らかである。例えば、タグビットが１１に等しいかどうかを判断するための追加の確認をブロック１１１０の直前に配置し、あたかもブロック１１０６に示されるとおりに有効ビットが１でないときのようにループを進行させることができる。さらに、１回目の繰り返しにおいては、行不良、列不良、次いでランダムな不良という第１の点検パターンに従う一方で、２回目の繰り返しにおいては、ランダムな不良が最初となる点検パターンに従うことができる。
【００５０】
分かりやすさの目的で、マスタ層（ＭＳ０）が第１のスレーブ層（ＳＬ１）、第２のスレーブ層（ＳＬ２）、および第３のスレーブ層（ＳＬ３）へと接続されている図５に示したシステムに実質的に類似するシステムにおける例を説明する。この例の文脈において、本方法を、マスタ（ＭＳ０）からスレーブチップ（ＳＬ２）へとすべての冗長性レジスタをスキャンすることによって実行することができる。ＭＳ０〜ＳＬ３のリカバリアドレスの各々について、有効ビットが「１」である場合、「０１」および「１０」の状況が点検され、行および列の冗長性がそれぞれ割り当てられる。次に、レジスタビットが、スキャンされたレジスタタグビットへと、行および列の冗長性が補償されたことを示す「１１」を上書きする。次に、すべての単独の不良「００」の場合が、行または列の冗長性へと割り当てられ、「００」ビットが「１１」で上書きされる。冗長性の割り当てが実行されているとき、マスタ層およびスレーブ層の該当のヒューズが電気的にとばされることを、理解すべきである。
【００５１】
スレーブチップの場合に、すべての冗長性情報を、スレーブチップの冗長性情報レジスタへと記憶できることは、明らかである。図７に関して述べたアルゴリズムにもとづき、チップが補修可能であるか否かの判断を行うことができる。スレーブチップが補修可能であるとき、そのスレーブチップは、マスタ層および他のスレーブ層と積層される。ＴＳＶ接続を介して、マスタ層が、すべての補修情報をマスタ層および各々のスレーブ層の補修レジストリから読み出すことができる。マスタ層が各層の不良に関するすべての情報を有した後で、すべての層の不良が、マスタ層およびスレーブ層に配置されたヒューズを電気的にとばすことによって、マスタチップの行および列の冗長性へと割り当てられる。
【００５２】
図１２は、マスタ層において見ることができるような冗長性構成部１２２０を有するマスタメモリセルアレイの一部分、第１のヒューズボックス１２１２、第２のヒューズボックス１２１４、ヒューズとばし制御部１２１６、および冗長性レジスタ１２１８の一実施形態を示すマスタ層１２００を示している。図１２は、ヒューズボックスとＤＲＡＭ構造にもとづくメモリアレイとの間の接続について考えられる実施形態である。図示の例はＤＲＡＭの１つの代表であるが、本明細書に開示の冗長素子を使用することができる任意の構造のメモリを使用することができるため、本発明をＤＲＡＭのみに適用可能であると解釈してはならない。
【００５３】
図１２に示した例では、冗長性構成部１２２０を有するマスタメモリセルアレイが、部分的に第１のマスタメモリセルアレイ１０２、ＣＲ１１２、およびＲＲ１２２に実質的に類似するＣＲ１２２２、ＲＲ１２１０、およびメモリセルアレイ１２０８を備える。さらに、センス増幅器（ＳＡ）１２０４が、メモリセルアレイ１２０８をＲＲ１２１０から隔てている。また、ＳＡ１２０４は、ＣＲ１２２２をＲＲ１２１０から隔てている。さらに、ＳＡ１２０２およびＳＡ１２０６も、図１２に示されている。
【００５４】
当業者にとって公知のとおり、ＳＡ１２０２、ＳＡ１２０４、およびＳＡ１２０６は、データを読み書きするために使用される。いくつかの実施形態においては、ＳＡデバイスが、ビット線の間に配置された１対の交差接続されたインバータであってよい（例えば、第１のインバータが正のビット線から負のビット線へと接続され、第２のインバータが負のビット線から正のビット線へと接続される）。変化させた構成は本開示によって考えられ、ＳＡデバイスへの別の回路要素を使用することができる。
【００５５】
図１２に示した実施形態において、ＣＲ１２２２またはＲＲ１２１０のいずれかが冗長性をもたらす必要がある場合、それぞれのヒューズボックス１２１２または１２１４が、ヒューズとばし制御部１２１６の指示において電子的にとばされる。冗長性レジスタ１２１８が、必要とされる冗長性の種類およびヒューズとばし制御部１２１６によってとばすべきヒューズに関する情報を記憶するために使用される。
【００５６】
図１３は、図１２のマスタ層１２００とスレーブ層１３０２とを有するシステム１３００を示している。図１３は、図１２と実質的に同様であるが、ＳＡ１３０４とＳＡ１３０６との間に配置されたスレーブメモリセルアレイ１３０８が追加されている。スレーブヒューズボックス１３１２が、ＴＳＶ１３６０を介してヒューズとばし制御部１２１６へと接続されている。図１３におけるＴＳＶ１３６０のただ１つのグループは、図３に示したＴＳＶ１６０およびＴＳＶ２６０の組み合わせと実質的に同様の共有されたＴＳＶ接続の例示となることが意図されている。スレーブメモリセルアレイ１３０８において不良が生じるとき、ヒューズとばし制御部が作動し、不良のアドレスを必要に応じてＲＲ１２１０またはＣＲ１２２２のいずれかに移すことによってスレーブメモリセルアレイ１３０８に冗長性をもたらす。
【００５７】
図１３は、システム１３００をマスタ層１２００がスレーブ層１３０２に隣接して位置するものとして示しているが、両方の層を縦に重ねるなど、任意の向きに配置できることは明らかである。
【００５８】
図１３は、図示のように、シングルバンクＤＲＡＭ構造と称することができるマスタおよびスレーブメモリセルアレイを備えている。しかしながら、４バンクのメモリセル構造など、任意の数のマスタおよびスレーブメモリアレイを、本発明において矛盾することなく使用できることは明らかである。いくつかの実施形態においては、ＴＳＶ１６０が、図１に示されるように各層の真ん中に配置されることを理解すべきである。図１３に示されているＴＳＶは、マスタ層１２００とスレーブ層１３０２との間の接続を説明する目的のためのものである。
【００５９】
図１３に示した例では、いくつかのＴＳＶ１３６０の穴が、冗長性レジスタ１２１８への連動した接続に関係する。各層の選択が別々に行われ、各層にアドレスが割り当てられる。例えば、マスタ層１２００に、ＩＤのＭＳ０を割り当てることができ、スレーブ層１３０２に、ＩＤのＳＬ１を割り当てることができる。層のＩＤの生成またはヒューズにもとづくＩＤの割り当てを、この専用の冗長性の手法に使用することができる。この一意の層ＩＤによって、共通の接続されたＴＳＶが、論理データの競合を生じることなく各々のスレーブチップの冗長性情報レジスタにアクセスすることができる。この一意の層ＩＤを、上述のＭＳＢ情報として使用することができる。
【００６０】
この構成において、各々のバンクは、行および列の冗長性を有する各層の不良をマスタ層へと切り換えるための専用のヒューズボックスを有している。いくつかの実施形態においては、マスタおよびスレーブ層の間で、同じバンクだけが共通のヒューズボックスを有することができる。これらの実施形態において、バンクの間に行または列の冗長性の共有は存在しない。これらの実施形態は、相次ぐバンク動作が２つの異なるバンクの間で実行されているときにリフレッシュ動作の誤動作および２つの層の間の同じバンクのアクセスの不具合を回避する。例えば、マスタチップがマスタメモリアレイ１２０８の不良セルに起因してマスタ層の冗長性セルアレイ１２１０にアクセスしているときに、同時に別のスレーブチップがスレーブメモリセルアレイ１３０８の不良に起因してマスタ層のマスタ冗長メモリセルアレイ１２１０の冗長セルにアクセスする場合、同じバンクに位置する１２１０の同じ部分ブロックの２つのワード線が同時に動作し、結果として読み書きのエラーが生じる。各バンクが別個の制御論理ブロックを有するがゆえに、ユーザは、各バンクに常に別個独立にアクセスできなければならない。センス増幅器の間に配置された各々の部分ブロックにおける列の冗長性が、すべての部分ブロックの列の冗長性を同時に配置することなく部分ブロック間で冗長セルを別個独立に置き換える。いくつかの実施形態において、部分ブロックにおける列不良の場合に、列を同じバンクの他の部分ブロックの列の冗長性で置き換えることができないことを、理解すべきである。
【００６１】
この提案される手法は、これまでの手法よりも柔軟な選択およびアドレス補修ヒューズのより良好な使用という追加の利点を有する。さらに、本明細書に開示のシステム、方法、装置、およびデバイスは、専用の冗長性部分ブロックをマスタチップにのみ記憶することを可能にし、その不良位置アドレスが各チップの冗長性レジスタに記憶され、したがって冗長性情報がＴＳＶ接続を介して読み出され、各チップが補修可能な状態であるか、あるいは補修不可能な状態であるかの判断を、三次元に積層されたメモリを製作する前に行うことができる。さらに、本発明が、メモリの積層後のすべての積層されたメモリチップからのすべての不良位置（補修）情報のスキャン、ならびにすべてのチップのすべての不良セルへの行および列の冗長性をすべての冗長性関連の論理ブロックを有するマスタチップへと割り当てるための有効ビットおよびタグビットの使用をさらに可能にすることを、さらに理解すべきである。本明細書に開示されるさらに別の利点は、最適化された行および列の冗長性の割り当てを得るための二重スキャンである。
【００６２】
本発明のいくつかの実施形態において、第１のマスタ層を複数のスレーブ層と共に使用できることは明らかである。マスタ層は、スレーブ層と実質的に同様であってよいが、冗長性の行および列が追加され、あるいは追加のメモリセルアレイが省略され、冗長の行および列だけが存在する。さらに、ＴＳＶを、ピン接続などの異なる接続に変更でき、マスタをマザーボードなどのデバイスへと配置し、マザーボードに配置されたメモリに冗長性を提供できることは明らかである。
【００６３】
本発明におけるいくつかの実施形態を示したが、開示されたシステムおよび方法を、本発明の技術的思想または技術的範囲から離れることなく、多数の他の具体的形態にて具現化できることを、理解すべきである。これらの例は、例示として考えられるべきであり、限定として考えられるべきではなく、本意図は本明細書において提示した詳細に限定されない。例えば、種々の構成要素または構成部品を別のシステムへと組み合わせ、あるいは統合することができ、もしくは特定の特徴を省略しても、実施しなくてもよい。
【００６４】
また、種々の実施形態において別個または別々であるとして説明および図示した技術、システム、部分システム、および方法を、本発明の技術的範囲から離れることなく、他のシステム、モジュール、技術、または方法と組み合わせ、あるいは統合することができる。互いに直接的に接続され、あるいは連絡するとして示され、あるいは説明された他の製品を、もはや互いに直接的に接続されていると考えることはできないが、依然として電気的、機械的、または他のやり方で互いに間接的に接続されて連絡していてよいように、何らかのインターフェイスまたは装置を介して接続することができる。変更、置換、および修正の他の例を、当業者であれば解明でき、本明細書に開示の技術的思想および技術的範囲から離れることなく行うことができるであろう。
【００６５】
以上、本発明の一実施形態の実現を説明したが、本システムを、現時点において公知または既存のいくつかの技術のいずれかを使用して実現することができる。本発明は、決して図示および本明細書において説明した典型的な設計および実施例などの以上で説明した典型的な実施例、図面、および技術に限られず、添付の特許請求の範囲の技術的範囲およびその均等の全範囲において変更が可能である。
【符号の説明】
【００６６】
１００・・・マスタ層
１０２・・・第１のマスタメモリセルアレイ
１０４・・・第２のマスタメモリセルアレイ
１０６・・・第３のマスタメモリセルアレイ
１０８・・・第４のマスタメモリセルアレイ
１１２、１１４、１１６、１１８・・・ＣＲ
１２２、１２４、１２６、１２８・・・ＲＲ
１４０・・・入力／出力（Ｉ／Ｏ）インターフェイス
１４２・・・冗長性論理回路／レジスタ（ＲＬＲ）
１４４・・・読み書き制御部（ＲＤ／ＷＲ）
１６０、１６０ａ、１６０ｂ・・・シリコン貫通電極（ＴＳＶ）
２００・・・スレーブ層
２０２・・・第１のスレーブメモリセルアレイ
２０４・・・第２のスレーブメモリセルアレイ
２０６・・・第３のスレーブメモリセルアレイ
２０８・・・第４のスレーブメモリセルアレイ
２１２・・・検査論理回路
２１４・・・冗長性レジスタ
２６０・・・ＴＳＶ
３００、４００、５００、６００、１０００・・・システム
４０２・・・第２のスレーブ層
４６０、５６０・・・ＴＳＶ
５０２・・・第３のスレーブ層
７００、８００・・・フロー図
９００・・・デバイス
１００２・・・第２のマスタ層
１０４０・・・Ｉ／Ｏインターフェイス
１０５０・・・構成要素
１０６０・・・ＴＳＶ
１２００・・・マスタ層
１２０２、１２０４、１２０６・・・センス増幅器（ＳＡ）
１２０８・・・メモリセルアレイ
１２１０・・・ＲＲ
１２１２・・・第１のヒューズボックス
１２１４・・・第２のヒューズボックス
１２１６・・・ヒューズとばし制御部
１２１８・・・冗長性レジスタ
１２２０、１３２０・・・冗長性構成部
１２２２・・・ＣＲ
１３００・・・システム
１３０２・・・スレーブ層
１３０４、１３０６・・・ＳＡ
１３０８・・・スレーブメモリセルアレイ
１３１２・・・スレーブヒューズボックス
１３６０・・・ＴＳＶ
【図１】
2015504227.tif 000005
【図２】
2015504227.tif 000006
【図３】
2015504227.tif 000007
【図４】
2015504227.tif 000008
【図５】
2015504227.tif 000009
【図６】
2015504227.tif 000010
【図７】
2015504227.tif 000011
【図８】
2015504227.tif 000012
【図９】
2015504227.tif 000013
【図１０】
2015504227.tif 000014
【図１１】
2015504227.tif 000015
【図１２】
2015504227.tif 000016
【図１３】
2015504227.tif 000017
【国際調査報告】
2015504227.tif 000018
2015504227.tif 000019
2015504227.tif 000020
2015504227.tif 000021