(57)【要約】  標準化されたディスクドライブ形成要素と、ＰＣＩタイプメモリカードと、ジェネラルマザーボードメモリとのためのソリッドステートドライブアーキテクチャおよび配置。ソリッドステートドライブアーキテクチャは、ホストインタフェースコネクタと、メモリコントローラと、コネクタとを含むメモリシステムのプリント回路基板内のモジュールである。各コネクタは、取り外し可能にメモリブレードを受け取る。各メモリブレードは、シリアルインタフェースを介して相互に直列に接続された複数のメモリデバイスを含む。各メモリブレードは、シリアルチェインの中の第１のメモリデバイスにデータおよび制御信号を提供し、シリアルチェインの中の最後のメモリデバイスからデータおよび制御信号を受信する物理的シリアルインタフェースを含む。各メモリブレードは、どちらの側でも、各種のメモリデバイスを収容する長さおよび幅である。
2015507790.tif 000002
【特許請求の範囲】
【請求項１】
ホストデータを提供するとともに受信するホストインタフェースと、メモリ入力信号を提供するとともにメモリ出力信号を受信するメモリインタフェースとを有するメモリコントローラと、
直列に接続された複数のメモリデバイスと、前記メモリ入力信号を受信するように構成された入力ポートと前記メモリ出力信号を提供するように構成された出力ポートとを有するコネクタタブと、を有するメモリブレードであって、前記メモリ入力信号は、前記直列に接続された複数のメモリデバイスにおける第１のメモリデバイスによって受信され、前記メモリ出力信号は、前記直列に接続された複数のメモリデバイスにおける最後のメモリデバイスによって提供される、メモリブレードと、
前記メモリブレードの前記コネクタタブを取り外し可能に受け入れるように構成されているとともに、前記メモリブレードと前記メモリコントローラとの間で前記メモリ入力信号および前記メモリ出力信号を結合するように構成されているソケットを有するコネクタと
を有する、ソリッドステートドライブメモリシステム。
【請求項２】
前記メモリコントローラおよび前記コネクタは、プリント回路基板（ＰＣＢ）上に取り付けられている、請求項１に記載のソリッドステートドライブメモリシステム。
【請求項３】
前記コネクタは、前記ＰＣＢのエッジ付近に取り付けられており、前記メモリブレードは、前記コネクタの前記ソケットに挿入されたとき、前記ＰＣＢから離れて延在する、請求項２に記載のソリッドステートドライブメモリシステム。
【請求項４】
前記コネクタは、前記ＰＣＢの第１の側面に取り付けられた第１のコネクタであり、第２のコネクタが他のメモリブレードを受け入れるために前記ＰＣＢの第２の側面に取り付けられている、請求項２に記載のソリッドステートドライブメモリシステム。
【請求項５】
前記ソケットは第１のソケットであり、前記コネクタは、他のメモリブレードを取り外し可能に受け入れるように構成された第２のソケットを含む、請求項１に記載のソリッドステートドライブメモリシステム。
【請求項６】
前記第１のソケットは、前記第２のソケットに直列に接続されている、請求項５に記載のソリッドステートドライブメモリシステム。
【請求項７】
前記メモリ入力信号および前記メモリ出力信号は、前記メモリコントローラのチャネルを形成する、請求項６に記載のソリッドステートドライブメモリシステム。
【請求項８】
前記メモリ入力信号および前記メモリ出力信号の１組は、前記メモリコントローラの第１のチャネルを形成し、前記メモリ入力信号および前記メモリ出力信号の第２組は、前記メモリコントローラの第２のチャネルを形成し、前記第１のソケットは、前記第１のチャネルに電気的に接続され、前記第２のソケットは、前記第２のチャネルに電気的に接続される、請求項５に記載のソリッドステートドライブメモリシステム。
【請求項９】
直列に接続された複数のメモリデバイスのグループが前記ＰＣＢに恒久的に取り付けられている、請求項２に記載のソリッドステートドライブメモリシステム。
【請求項１０】
前記ＰＣＢは、標準化されたハードディスクドライブハウジングの内部に適合するサイズにされている、請求項９に記載のソリッドステートドライブメモリシステム。
【請求項１１】
前記コネクタは、直列に接続された複数のメモリデバイスの前記グループにおける少なくとも１つのメモリデバイスを通じて前記受け入れられたメモリブレードを設置するために前記ＰＣＢに取り付けられている、請求項１０に記載のソリッドステートドライブメモリシステム。
【請求項１２】
前記コネクタは第１のコネクタであり、第２のコネクタが前記第１のコネクタに並列に配置されて取り付けられているとともに、前記第１のコネクタおよび前記第２のコネクタは、それぞれ、それぞれの一方向に向いているソケットを有する、請求項２に記載のソリッドステートドライブメモリシステム。
【請求項１３】
前記ＰＣＢと前記第１のコネクタと前記第２のコネクタとは、標準化されたハードディスクドライブハウジングの内部に適合する寸法とされている、請求項１２に記載のソリッドステートドライブメモリシステム。
【請求項１４】
前記コネクタは第１のコネクタであり、第２のコネクタが他のメモリブレードを受け入れるために前記第１のコネクタに背合わせで配置されて取り付けられている、請求項２に記載のソリッドステートドライブメモリシステム。
【請求項１５】
前記メモリコントローラおよび前記コネクタは、コンピュータマザーボードに取り付けられている、請求項１に記載のソリッドステートドライブメモリシステム。
【請求項１６】
前記メモリコントローラおよび前記コネクタは、コンピュータマザーボードのＰＣＩソケットの中に挿入可能なＰＣＩタイプのカードに取り付けられている、請求項１に記載のソリッドステートドライブメモリシステム。
【請求項１７】
ホストインタフェースフォーマットを有する入力データを受信するとともに前記ホストインタフェースフォーマットを有する出力データを提供するためのホストインタフェースコネクタを含むメインＰＣＢと、
シリアルインタフェースフォーマットを有する書き込みデータに前記入力データを変換するとともに、前記シリアルインタフェースフォーマットを有する受信された読み取りデータを前記出力データに変換するために、前記メインＰＣＢに取り付けられたメモリコントローラと、
直列に接続された複数のメモリデバイスを有する少なくとも１つのメモリモジュールであって、前記書き込みデータを前記メモリコントローラから受信するするとともに前記読み取りデータを前記メモリコントローラに提供するために、前記メインＰＣＢに取り外し可能および接続可能な少なくとも１つのメモリモジュールと
を有するソリッドステートメモリ記憶デバイス。
【請求項１８】
前記メモリモジュールの少なくとも１つのコネクタを受け入れるために形成された前記メインＰＣＢに取り付けられた少なくとも１つのメモリモジュールコネクタをさらに有する、請求項１７に記載のソリッドステートメモリ記憶デバイス。
【請求項１９】
前記メインＰＣＢおよび前記少なくとも１つのメモリモジュールは、ハードディスクドライブハウジングの内部に適合するサイズおよび形状にされている、請求項１８に記載のソリッドステートメモリ記憶デバイス。
【請求項２０】
前記ハードディスクドライブハウジングは、標準化された３．５インチハードディスクドライブハウジングを含む、請求項１９に記載のソリッドステートメモリ記憶デバイス。
【請求項２１】
前記ハードディスクドライブハウジングは、標準化された２．５インチハードディスクドライブハウジングを含む、請求項２０に記載のソリッドステートメモリ記憶デバイス。
【請求項２２】
前記メインＰＣＢは、コンピュータマザーボードのＰＣＩソケットの中に挿入可能なＰＣＩタイプのカードである、請求項２１に記載のソリッドステートメモリ記憶デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の開示は、一般にメモリシステムに関するものである。特に、本発明の開示は、大容量メモリシステムに関するものである。
【０００２】
本出願は、出願日を２０１１年１２月２３日とする米国仮出願Ｎｏ．６１／５８０，１３４の優先権の利益を主張し、その全てが引用によってここに組み込まれている。
【背景技術】
【０００３】
フラッシュメモリは、例えば、デジタルカメラ、携帯デジタル音楽プレーヤなどの家庭用電荷製品のための大容量記憶装置として普及された一般的に使用されるタイプの不揮発性メモリである。そのようなフラッシュメモリは、少なくとも１つのメモリデバイスおよびメモリコントローラを含むメモリカードまたはＵＳＢタイプメモリステックの形態を取り得る。他の大容量記憶用途は、コンピュータハードディスクドライブに置換して使用され得るソリッドステートドライブ（ＳＳＤ）である。これらのソリッドステートデバイスは、コンピュータワークステーション、ネットワークおよび大量のデータを記憶する必要がある事実上全ての用途に使用されることができる。クラウドコンピューティングは、ユーザのデータがインターネット上の仮想位置に記憶され、これはワークステーションまたは他のローカルエリアネットワーク（ＬＡＮ）の中にユーザのデータが記憶されることとは対照的である。ユーザがデータを保存するためにクラウドコンピューティングを採用して、容量のより大きな大容量記憶装置の必要性が次第に増加している、ことが理解されるべきである。
【０００４】
ＳＳＤは、パーソナルコンピュータおよび大容量記憶装置のためのものとして益々一般的になっている。回転デクスクおよび移動する磁気読み取りヘッドを有する従来のハードディスクドライブとは異なり、ＳＳＤは可動部を持たない。したがって、ＳＳＤは物理的な振動に強い。ＳＳＤは、全てのメモリデバイスが最小電力を消費するスリープモードから高速に起動することが可能である。
一方、従来のハードディスクデバイスは、スリープモードからの起動に比較的に長時間を必要とする。そのような長い起動時間が許容されないような利用分野があり、常に、高速性能が望まれている。したがって、従来のハードディスクデバイスは、常に駆動され続けている必要があり、データアクセスがまったく実行されていない時さえ電力を消費する。従来のハードディスクデバイスは、常に駆動されているので、機械的な故障が発生する確率が高くなる。
【０００５】
従来のＳＳＤの問題点は、与えられたハードディスクデバイス形状要素に対して、ＳＳＤは低記憶容量であることである。従来、３．５インチハードディスクデバイス形状要素が、通常、コンピュータワークステーションで使用され、２．５インチハードディスクデバイス形状要素が、通常、ラップトップコンピュータおよびより小さいハードドライブサイズが有益であるその他の家電製品で使用さる、ことが理解されるべきである。両方の形状要素は、工業的に採用された標準である。２．５インチの従来のハードディスクドライブは７５０ＧＢの記憶容量を持つことができるが、対照的に、現在利用可能な２．５インチＳＳＤは２５６ＧＢの記憶容量を持つ。そのような記憶容量は、収集したマルチメディアをローカルに保存したいユーザにとって十分に大きいものではない場合がある。クラウドコンピューティングの出現は、データおよびマルチメディア収集物をコンピュータまたはラップトップ上にローカルに保存する必要性を軽減した。しかしながら、このデータは、通常、従来の３．５インチハードディスクドライブのデータファームハウジングバンクに保存される。上述のように、ユーザはいつでもデータに即時にアクセスできることを望むので、全てのドライブが起動状態で保持される。結果として、全てのドライブを起動させ続けるために大量の電力が必要となり、ドライブの加熱をもたらす。したがって、ドライブを冷却するための温調機を駆動するために、より大量の電力が必要となる。
【０００６】
３．５インチドライブ形状要素は２．５インチドライブ形状要素よりも大きいが、現在使用されているＳＳＤ構造は、使用できる実用的な数のフラッシュメモリデバイスに限定される。従来の３．５インチハードディスクドライブは例えば最大４ＴＢであるが、ＳＳＤバージョンは５１２ＧＢ位に制限される。データ記憶装置内で低記憶容量デバイスを使用することは、データ記憶装置の記憶空間についてコストパフォーマンスが良くない。
【０００７】
したがって、従来のソリッドステートドライブが提供するものと比較して、与えられた形状要素または領域について、より大きな記憶容量を提供できる、ソリッドステートドライブ構造を提供することが望ましい。
【０００８】
したがって、従来のソリッドステートドライブが提供するものと比較して、与えられた形状要素または領域について、より大きな記憶容量を提供でき、さらに、マザーボード設計の複雑さを簡素化できる、ソリッドステートドライブ構造を提供することが望ましい。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の開示は、従来のＳＳＤシステムについての少なくとも１つの問題点を解決するまたは緩和する。
【課題を解決するための手段】
【００１０】
第１の態様では、本発明の開示は、ソリッドステートドライブメモリシステムを提供する。前記ソリッドステートドライブメモリシステムは、メモリコントローラと、メモリブレードと、コネクタとを含む。前記メモリコントローラは、ホストデータの提供および受信のためのホストインタフェースと、メモリ入力信号の提供およびメモリ出力信号の受信のためのメモリインタフェースとを備える。前記メモリブレードは、直列に接続された複数のメモリデバイスと、前記メモリ入力信号を受信するように構成された入力ポートおよび前記メモリ出力信号を提供するように構成された出力ポートを持つコネクタタブとを備える。前記メモリ入力信号は前記直列に接続された複数のメモリデバイスにおける第１のメモリデバイスによって受信され、前記メモリ出力信号は前記直列に接続された複数のメモリデバイスにおける最後のメモリデバイスによって提供される。前記コネクタは、前記メモリブレードのコネクタタブを取り外し可能に受け入れるように構成されているとともに、メモリブレードとメモリコントローラとの間でメモリ入力信号およびメモリ出力信号を結合するように構成されているソケットを備える。
【００１１】
本発明の実施形態では、前記メモリコントローラおよび前記コネクタがプリント回路基板（ＰＣＢ）に取り付けられており、前記コントローラは前記ＰＣＢのエッジ付近に取り付けられており、前記メモリブレードは、前記コネクタの前記ソケットに挿入されたとき、前記ＰＣＢから離れて延在する。本実施形態では、前記コネクタは、前記ＰＣＢの第１の側面に取り付けられた第１のコネクタであり、第２のコネクタが他のメモリブレードを受け入れるために前記ＰＣＢの第２の側面に取り付けられている。本実施形態の態様によれば、前記ソケットは第１のソケットであり、前記コネクタは、他のメモリブレードを取り外し可能に受け入れるように構成された第２のソケットを含む。この態様では、前記第１のソケットは、前記第２のソケットに直列に接続されることができ、前記メモリ入力信号および前記メモリ出力信号は、前記メモリコントローラのチャネルを形成する。本実施形態のさらに他の態様では、前記メモリ入力信号の１組および前記メモリ出力信号は、前記メモリコントローラの第１のチャネルを形成し、前記メモリ入力信号の第２組および前記メモリ出力信号は、前記メモリコントローラの第２のチャネルを形成し、前記第１のソケットは、前記第１のチャネルに電気的に接続され、前記第２のソケットは、前記第２のチャネルに電気的に接続される。
【００１２】
他の実施形態によれば、直列に接続された複数のメモリデバイスのグループが前記ＰＣＢに恒久的に取り付けられており、前記ＰＣＢは、標準化されたハードディスクドライブハウジングの内部に適合するサイズにされている。前記コネクタは、直列に接続された複数のメモリデバイスの前記グループにおける少なくとも１つのメモリデバイスを通じて前記受け入れられたメモリブレードを設置するために前記ＰＣＢに取り付けられている。
【００１３】
本形態のさらなる実施形態では、前記コネクタは第１のコネクタであり、第２のコネクタが前記第１のコネクタに並列に配置されて取り付けられているとともに、前記第１のコネクタおよび前記第２のコネクタは、それぞれ、それぞれの一方向に向いているソケットを有する。前記ＰＣＢと前記第１のコネクタと前記第２のコネクタとは、標準化されたハードディスクドライブハウジングの内部に適合する寸法とされている。あるいはまた、前記コネクタは第１のコネクタであり、第２のコネクタが他のメモリブレードを受け入れるために前記第１のコネクタに背合わせで配置されて取り付けられている。
【００１４】
代替実施形態によれば、前記メモリコントローラおよび前記コネクタは、コンピュータマザーボードに取り付けられているか、または、前記メモリコントローラおよび前記コネクタは、コンピュータマザーボードのＰＣＩソケットの中に挿入可能なＰＣＩタイプのカードに取り付けられている。
【００１５】
第２の態様では、本発明の開示は、ソリッドステートメモリ記憶デバイスを提供する。前記ソリッドステートメモリ記憶デバイスは、メインＰＣＢと、メモリコントローラと、少なくとも１つのメモリモジュールとを備える。前記メインＰＣＢは、ホストインタフェースフォーマットを有する入力データを受信するとともに前記ホストインタフェースフォーマットを有する出力データを提供するためのホストインタフェースコネクタを含む。前記メモリコントローラは、シリアルインタフェースフォーマットを有する書き込みデータに前記入力データを変換するとともに、前記シリアルインタフェースフォーマットを有する受信された読み取りデータを前記出力データに変換するために、前記メインＰＣＢに取り付けられている。前記少なくとも１つのメモリモジュールは、直列に接続された複数のメモリデバイスを有するとともに、前記書き込みデータを前記メモリコントローラから受信するするとともに前記読み取りデータを前記メモリコントローラに提供するために、前記メインＰＣＢに取り外し可能に接続可能となっている。
【００１６】
第１の態様の実施形態によれば、前記ソリッドステートメモリ記憶デバイスは、前記メモリモジュールの少なくとも１つのコネクタを受け入れるために形成された前記メインＰＣＢに取り付けられた少なくとも１つのメモリモジュールコネクタをさらに有する。前記メインＰＣＢおよび前記少なくとも１つのメモリモジュールは、ハードディスクドライブハウジングの内部に適合するサイズおよび形状にされおり、前記ハードディスクドライブハウジングは、標準化された３．５インチハードディスクドライブハウジングまたは標準化された２．５インチハードディスクドライブハウジングを含む。
【００１７】
本発明の開示の他の態様および特徴は、添付図面を参照しながら特定の実施形態についての下記詳細な説明を参照することによって当業者にとって明らかとなる。
本発明の実施形態は、本願に添付された図面を参照して、一例としてのみ、説明される。
【図面の簡単な説明】
【００１８】
【図１】先行技術によるメモリシステムのブロック図である。
【図２】先行技術による２．５インチ ソリッドステートドライブ・マザーボードのブロック図である。
【図３】本発明の実施形態によるシリアルメモリシステムの全体的なブロック図である。
【図４】本発明の実施形態による、入出力インタフェースを有するメモリデバイスの全体的なブロック図である。
【図５】ソリッドステートドライブ（ＳＳＤ）コントローラのブロック図である。
【図６】フラッシュメモリデバイスパッケージのボールグリッドアレイのレイアウトを示す概略図である。
【図７】本発明の実施形態による、ファット(fat)タイプメモリブレードのプリント回路基板の一実施形態を示す図である。
【図８】本発明の実施形態による、スキニー(skinny)タイプメモリブレードのプリント回路基板の一実施形態を示す図である。
【図９】本発明の実施形態による、図７および図８のメモリブレードにおけるコネクタのためのピン割り当ての一実施形態である。
【図１０】本発明の実施形態による、単一チャネルのメモリブレードを示すブロック図である。
【図１１】本発明の実施形態による、マルチチャネルのメモリブレードを示すブロック図である。
【図１２】本発明の実施形態による、チャンネル毎に単一メモリブレードを有するＳＳＤメモリシステムを示すブロック図である。
【図１３】本発明の実施形態による、チャンネル毎にマルチメモリブレードを有するＳＳＤメモリシステムを示すブロック図である。
【図１４】本発明の実施形態による、本発明の実施形態による、マルチチャネルのメモリブレードを有するＳＳＤメモリシステムを示すブロック図である。
【図１５】本発明の実施形態による、２メモリモジュール、２チャネルソリッドステートハードドライブの平面レイアウト図である。
【図１６】本発明の実施形態による、ＳＳＤにおけるシングルサイド・パーシャル(partial)サイズ・メインＰＣＢの側面図である。
【図１７】本発明の実施形態による、ＳＳＤにおけるダブルサイド・パーシャルサイズ・メインＰＣＢの側面図である。
【図１８】本発明の実施形態による、デュアルスタックコネクタを有するＳＳＤにおけるシングルサイド・パーシャルサイズ・メインＰＣＢの側面図である。
【図１９】本発明の実施形態による、デュアルスタックコネクタを有するＳＳＤにおけるダブルサイド・パーシャルサイズ・メインＰＣＢの側面図である。
【図２０】本発明の実施形態による、デュアルスタックメモリ・ブレードコネクタの回路図である。
【図２１】本発明の実施形態による、ＳＳＤにおけるフルサイズ・メインＰＣＢの平面レイアウト図である。
【図２２】本発明の実施形態による、メインＰＣＢ上に配置された追加メモリブレードを有する図１５に示すパーシャルサイズ・メインＰＣＢの平面レイアウト図である。
【図２３】本発明の実施形態による、図２２に示すパーシャルサイズ・メインＰＣＢの側面図である。
【図２４】本発明の実施形態による、代用メモリブレード構成とメモリブレードコネクタ配置を有するＳＳＤにおけるパーシャルサイズ・メインＰＣＢの平面図である。
【図２５】本発明の実施形態による、ソリッドステートドライブハウジングを有するシングルサイド・パーシャルサイズ・メインＰＣＢの上面斜視断面図である。
【図２６】本発明の実施形態による、ＰＣＩタイプのＳＳＤメモリカードの平面レイアウト図である。
【図２７】本発明の実施形態による、集積メモリブレードコネクタを有するコンピュータマザーボードの平面レイアウト図である。
【発明を実施するための形態】
【００１９】
概して、本実施形態は、ソリッドステートドライブアーキテクチャを提供するとともに、標準化されたディスクドライブ形状要素とＰＣＩタイプのメモリカードと一般的なマザーボードメモリとのためのアレンジメントを提供する。本実施形態のソリッドステートドライブアーキテクチャは、ホストインタフェースコネクタとメモリコントローラとコネクタとを含むメモリシステムのメインプリント回路基板（ＰＣＢ）についてのモジュールである。各コネクタはメモリブレードを取り外し可能に受け入れ、各メモリブレードは、シリアルインタフェースを介して相互に直列に接続された複数のメモリデバイスを含む。各メモリブレードは、シリアルチェインの中の第１メモリデバイスにデータおよび制御信号を提供するとともに、前記シリアルチェインの中の最終段メモリデバイスからデータおよび制御信号を受信するための物理的シリアルインタフェースを含む。各コネクタはメモリコントローラの１つのシリアルチャネルに接続されており、前記シリアルチャネルは、自身に直列に接続され得るメモリデバイスの数について限定されない。前記コネクタは、信号線の長さを最短にするためにメモリコントローラに近接して配置される。したがって、各メモリブレードは、自身の両面に最大数のメモリデバイスを収容するための長さおよび幅のサイズにされ得る。
【００２０】
本実施形態のＳＳＤアーキテクチャについての説明が、限定事項についての理解を容易にするように以下に記載されている。図1は、ホストシステム１２と一体化された先行技術によるフラッシュメモリシステム１０のブロック図である。フラッシュメモリシステム１０は、ホストシステム１２と通信するメモリコントローラ１３と、複数の不揮発性メモリデバイス１６とを含む。ホストシステムは、マイクロコントローラ、マイクロプロセッサ、またはコンピュータシステムのような処理デバイスを含む。図1のフラッシュメモリシステム１０は１つのチャネル１８を含むように構成されており、複数のメモリデバイス１６がチャネル１８に並列に接続されている。メモリシステム１０が４つよりも多いまたは４つよりも少ないメモリデバイスを有することができる、ことを当業者は理解する。
【００２１】
チャネル１８は、対応する複数のメモリデバイスの全てに接続されたデータ線および制御線を有する一組の共通バスを含む。各メモリデバイスは、メモリデバイス１６によって提供されるそれぞれのチップセレクト信号ＣＥ＃１，ＣＥ＃２，ＣＥ＃３，ＣＥ＃４によって有効／無効にされる。記号「＃」は、アクティブ・ローの論理レベル信号であることを示す。メモリコントローラ１４は、ホストシステム１２の動作に基づいて選択されたメモリデバイスに、チャネル１８を介してコマンドおよびデータを送信するための送信源である。メモリデバイスから読み取られたデータは、チャネル１８を介してメモリコントローラ１４およびホストシステム１２に転送される。フラッシュメモリシステム１０の動作は、各メモリデバイス１６に並列に提供されるクロックＣＬＫと同期する。フラッシュメモリシステム１０は、一般に、マルチドロップ構成と呼ばれように、複数のメモリデバイス１６がチャネル１８と並列に接続されている。
【００２２】
フラッシュメモリシステム１０において、複数の不揮発性メモリデバイス１６は、相互に同一のものとすることができ、ＮＡＮＤフラッシュメモリデバイスが代表的に実施される。ブロック消去を容易にするために、フラッシュメモリは、複数のバンクに標準化され、各バンクが複数のプレーンに標準化され、各プレーンが複数のブロックを含んでいる、ことを当業者は理解する。ほとんどの商業的に利用可能なＮＡＮＤフラッシュメモリデバイスは、メモリの２つの面を有するように構成されている。
【００２３】
フラッシュメモリシステム１０の性能に悪影響を与える特定の問題がある。フラッシュメモリシステム１０の構造は、物理的に性能を制限する。フラッシュメモリシステム内に渡って多数の並列信号が伝送され、当該信号の完全性はクロストーク、信号スキュー、および同時スイッチング雑音（ＳＳＮ）によって低減される。そのような構造での消費電力については、フラッシュコントローラとフラッシュメモリデバイスとの間の各信号路が頻繁に充電されるとともに、シグナリングのために放電される。システムクロック周波数は高められつつあり、消費電力が増加する。
【００２４】
また、単一のメモリデバイスのドライブ能力が長い信号路に対して小さいので、チャネルに並列接続できるメモリデバイスの数について実用上の制限がある。さらに、メモリデバイスの数が増加されると、より多くのチップイネーブル信号（ＣＥ＃）が必要となり、クロック信号ＣＬＫが追加されたメモリデバイスに送信される必要がある。多数のクロック配信によるクロック性能問題は、当該技術分野において周知であり、対処する必要がある。したがって、多数のメモリデバイスを有するメモリシステムを形成するためには、必要とされるより多くのチャネルを有するコントローラまたはシステムのいずれかがより低い周波数でクロックされる必要がある。複数のチャネルおよび追加チップイネーブル信号を有するように構成されたコントローラは、メモリコントローラのコストを増加させる。さもなければ、メモリシステムは、少数のメモリデバイスに制限される。
【００２５】
不揮発性データ記憶アプリケーションにおける最も一般的に使用されるデバイスタイプであるＮＡＮＤフラッシュメモリデバイスは、最終的には、１チップ当たり最大の密度に達することになり得る。したがって、図１に示されたマルチドロップ構成のフラッシュメモリシステムは、チャネル１８が制限された数のメモリデバイスのみを収容できるので、自身の最大記憶密度に制限される。
【００２６】
例えば、チャネル１８が最大８個のメモリデバイスについて受信するように限定することができ、さもなければ、更なるメモリデバイスの追加による負荷効果がメモリシステム１０の総合的な性能に悪影響を与えることになり得る。したがって、メモリシステム１０の総記憶容量を増加させる唯一の方法は、メモリコントローラ１４により多くのチャネルを追加することであろう。現在では、最大８チャネルを持つメモリコントローラがＳＳＤアプリケーションに使用され得る。したがって、各メモリデバイスが６４Ｇｂのデータを記憶できる場合、８チャネルを持つメモリシステム１０の総記憶容量は５１２ＧＢである。各メモリデバイスパッケージが複数のメモリデバイスダイを含み得ることにに留意すべきであり、前記複数のダイのデータ信号線は前記パッケージのピンに並列に相互に接続される。
【００２７】
図２は、現在、市販されている２．５インチソリッドステートドライブ・マザーボードの表面配置図である。２．５インチソリッドステートドライブが所定の長さ、幅および高さについて設定された標準化された形状要素を持つことは、当業者は十分理解している。マザーボード２０の主要部品はメモリデバイス２２とメモリコントローラ２４である。メモリコントローラ２４は、物理的および論理的にメモリデバイスをＳＡＴＡインタフェースコネクタ２６にインタフェースする。他の受動部品およびバッファメモリがマザーボード２０に取り付けられ得るが、図２では示していない。図２の記載から明白であるように、マザーボード領域は、２．５インチソリッドステートドライブの設計について下記の問題によって制限される。メモリコントローラの各チャネルが有限数のメモリデバイスについて受信するように制限されるので、２．５インチソリッドステートドライブの総合記憶容量を増加させるためには、より多くのチャネルがメモリデバイスで使用される必要がある。しかしながら、マザーボード上のスペースが限定されるので、より多くのメモリデバイスを追加することができない場合がある。ソリッドステートドライブ設計についての他の問題は、各メモリデバイスからメモリコントローラに接続される各チャネルへのデータ信号および制御信号の経路割り当てセットについてのレイアウトの複雑さである。上記のように、隣接する信号線が相互に電気的に干渉するので、必要とされる非常に多くの信号線が総合性能を本質的に制限する。
【００２８】
残念ながら、消費者は、ラップトップコンピュータで一般的に使用されるソリッドステートドライブに対してより大きな記憶容量を要求する。したがって、図２に示された２．５インチソリッドステートドライブの実施形態では、より大きな記憶容量のソリッドステートドライブについての高まる需要を満たすことができない。さらに、２．５インチソリッドステートドライブよりも大きな形状要素を持つ３．５インチソリッドステートドライブは、上記で説明しものと同じ問題のために総合記憶容量についての同様の制限が結局ある。コンピュータアプリケーションのためのソリッドステートメモリについての他の解決手段は、コンピュータマザーボードの対応するスロットに挿入できるＰＣＩタイプのカードである。そのようなＰＣＩタイプのカードは、通常、当該ガードに取り付けられた多数のメモリデバイスを含んでいる。前記多数のメモリデバイスは、専用メモリコントローラに並列に接続された複数のメモリデバイスの限定されたセットである。それぞれがメモリ・サブシステムであることが鑑みられ、複数のメモリ・サブシステムは、高コストのカスタムＡＳＩＣまたはＦＰＧＡメモリコントローラと一緒に使用されてＲＡＩＤにされる必要がある。
【００２９】
そのようなＰＣＩタイプのメモリカードと図２に示されているソリッドステートディスクドライブとの主な相違点は、ＰＣＩタイプのメモリカードがプライマリ・マザーボードに取り付けられるメモリコントローラの数を単に増大するということである。追加メモリコントローラが各ドーターボード３８に使用されるので、さらなる追加メモリコントローラがＰＣＩインタフェースに対してＲＡＩＤを形成するために必要とされる。結局、そのようなＰＣＩメモリカードのエリアは有限であり、１つのメモリコントローラの単一チャネルに接続されるメモリデバイスの数もまた有限である。したがって、ＰＣＩタイプのカードについての最大記憶容量は、また、限定され、各メモリデバイスの各チャネルへの信号の経路割り当てセットについての設計の複雑さが高い。
【００３０】
従来技術のＳＳＤが持つ問題点を解決するために、異なるメモリシステムアーキテクチャが使用される。上記で説明したＳＳＤメモリシステムは、マルチドロップまたは並列メモリシステムと呼ぶことができる。これは、１つのチャネルの複数のメモリデバイスが前記チャネルのデータバスに対して相互に並列に接続されているからである。本ＳＳＤ実施形態に使用されるメモリシステムは、シリアルメモリシステムアーキテクチャに基づいている。
【００３１】
図３は、一つの実施形態によるシリアルメモリシステムアーキテクチャの概念的な特徴を示すブロック図である。図３では、シルアルメモリシステム１００は、メモリコントローラ１０２と、直列に接続されているメモリデバイス１０４，１０６，１０８，１１０，１１２，１１４，１１６と、を有している。メモリコントローラ１０２は、少なくとも１つのシリアルチャネル出力ポートSoutおよびシリアルチャネル入力ポートSinを持っている。１つの実施形態では、メモリデバイスはフラッシュメモリデバイスであるとすることができる。あるいはまた、メモリデバイスは、ＤＲＡＭ，ＳＲＡＭまたは如何なる他のタイプのメモリデバイスであるとすることができ、それらは特定のコマンド構造と互換性があるシリアル入出力インタフェースを有して提供され、コマンドを実行し、または次段のメモリデバイスにコマンドおよびデータを通過させる。そのようなメモリデバイスの構成および特定のコマンド構造の詳細は、以下で詳細に説明される。
【００３２】
本実施形態では７つのメモリデバイスを有しているが、最低１つ以上のメモリデバイスおよびあらゆる数のメモリデバイスを有することとすることができる。したがって、メモリデバイス１０４がシリアルメモリシステム１００の第１デバイスであってSoutに接続されており、メモリデバイス１１６がＮ番目または最後のデバイスであってSinに接続されており、Ｎは０よりも大きい整数である。メモリデバイス１０６−１１４は、前記第１デバイスと最後のデバイスとの間に配置されて直列に接続されたメモリデバイスである。各メモリデバイスは、システムの電源投入時の初期化において、異なる識別番号またはデバイスアドレス（ＤＡ）を割り振られることができるので、個別にアドレス可能になる。メモリシステムにおけるシリアル接続されたメモリデバイスのためのデバイスアドレス形成方法が、米国特許出願公報第2011/0087823号、第2007/0233917号、第2011/0032932号、第2008/0192649号、第2008/0215778号および第2008/0140899号で説明されている。
【００３３】
メモリデバイス１０４−１１６が直列に接続されていることが鑑みられ、当該チェーンにおける最初のメモリデバイスおよび最後のメモリデバイスを除いて、１つのメモリデバイスのデータ入力が前段のメモリデバイスのデータ出力に接続されているので、直列接続構成を形成している。
【００３４】
図３に示されたシリアルメモリシステムは、フラッシュメモリデバイスなどのメモリデバイスを使用し、互換性のあるシリアル入出力インタフェースを持っている。シリアル入出力インタフェースを持つフラッシュメモリデバイスの一実施形態は、２００５年１２月３０日に出願された米国特許公報第7652922号に記載されており、この出願の内容が参照により本明細書に組み込まれる。他の実施形態としては、ＳＩＰ（システム・イン・パッケージ）フラッシュメモリデバイスが米国特許公報第7652922号に記載されているようにシリアル入出力インタフェースを持ち、この出願の内容は、参照により本明細書に組み込まれ、図３に示されるシリアルメモリデバイスで使用され得る。図４では、シリアル入出力インタフェースを有する一実施形態のメモリデバイスのブロック図が示されている。
【００３５】
図４は、本実施形態のシリアルメモリシステムでの使用に適したシリアル入出力インタフェースを有する一般的なメモリデバイスの構成を示すブロック図である。メモリデバイス２００は、ネイティブメモリコアを含み、メモリアレイバンク２０２，２０４と、メモリアレイバンク２０２，２０４にアクセスするためのコントローラおよびＩ／Ｏ回路２０６とを含む。メモリアレイは単一メモリバンクまたは２つ以上のメモリバンクとして構成され得る、ことを当業者は理解する。ネイティブメモリコアは、例えば、ＤＲＡＭ，ＳＲＡＭ，ＮＡＮＤフラッシュまたはＮＯＲフラッシュメモリであり得る。もちろん、実現されるあらゆるメモリおよびそれらに対応する制御回路が使用され得る。したがって、ネイティブメモリコアのタイプに依存して、回路ブロック２０６は、メモリタイプによるネイティブの動作を実行するために必要である、誤り訂正ロジック、高電圧発生回路、リフレッシュロジックおよび他の回路ブロックを含に得る。
【００３６】
通常、メモリデバイスは、イニシャル制御信号がアサートすることによってコマンドの受信に対応して関連回路を初期化するためにコマンドデコーダを使用する。また、メモリデバイスは、データ、コマンドおよびアドレスの受信およびラッチのために周知の入出力回路を含むこととしても良い。本実施形態によれば、シリアルインタフェースおよび制御ロジックブロック２０８が受信データおよび制御信号の送信源であり、データおよび制御信号を出力または提供する。本実施形態では、シリアルインタフェースおよび制御ロジックブロック２０８が、信号RST#,CE#,CK#,CK,CSI,DSIおよびDnを受信し、信号Qn,CSO,DSO,CKOおよびCKO#を提供する。下記の表１は、これらの信号の機能をまとめたものである。
【００３７】
【表１】
2015507790.tif 000003
【００３８】
シリアルインタフェースおよび制御ロジックブロック２０８は、信号源であり、米国特許第7652922号に開示されている。シリアルインタフェースおよび制御ロジックブロック２０８の機能の例は、デバイス識別番号を設定する、次段に直列に接続されたメモリデバイスにデータを通過させる、およびネイティブ動作を実行するために受信されたコマンドをデコードする、ことである。本回路は、コマンドを直列に受信するように構成され、メモリデバイスのシリアル動作のために特定の追加コマンドを含むように構成され、加えて制御コア回路のために既存のネイティブコマンドを含むように構成される。メモリデバイスが直列に接続されたとき、コマンドセットは、メモリコントローラによって使用可能な機能を実行するために、拡張されることができる。例えば、メモリデバイスの状態を評価するために、ステータスレジスタ情報が要求され得る。
【００３９】
したがって、図３の実施形態で示されたメモリデバイスは、上記の特許出願および特許で開示されたフラッシュメモリデバイスを使用することができる。これらの特許出願で開示されたシリアル入出力インタフェースは、シリアルインタフェースフォーマットが使用される実施例である。メモリデバイス間のシリアル動作を容易にする如何なるシリアル入出力インタフェースも使用でき、所定のコマンド構成を受信する構成で提供されことができる。
【００４０】
メモリコントローラ１０２のチャネルは、コマンド、データおよびアドレス情報を伝送する如何なるデータ幅のデータチャネルをも含み、制御信号データを伝送する制御チャネルをも含む。図３の実施形態では、１つのチャネルを含み、前記１つのチャネルはSoutおよび対応するSinポートを含む。しかしながら、メモリコントローラ１０２は、別個の複数のメモリデバイスチェーンのために如何なる数のチャネルをも含むことができる。
【００４１】
一般の動作では、メモリコントローラ１０２は、Soutポートを介してコマンドを発行する。前記コマンドは、オペレーションコード（オペコード）と、デバイスアドレスと、読み取りまたはプログラミングのためのアドレス情報と、プログラミングのためのデータとを含む。コマンドはシリアルビットストリームパケットとして発行され、前記パケットは、バイトのような、所定サイズのセグメントに論理的に細分化されることができる。ビットストリームは、時間をかけて提供された複数のビットの配列(sequence)または直列(series)である。コマンドは、第１のメモリデバイス１０４によって受信され、デバイスアドレスが該メモリデバイスに割り当てられたアドレスと比較される。アドレスが一致した場合、メモリデバイス１０４は、コマンドを実行する。さもなけらば、前記コマンドは、メモリデバイス１０４の出力ポートを介して次段のメモリデバイス１０６にパスされ、同様の処理が繰り返される。結局、一致するデバイスアドレスを持つメモリデバイス（選択されたメモリデバイスと呼ばれる）は、コマンドを受信して、該コマンドによって指示された動作を実行する。前記コマンドがデータの読取りである場合、前記選択されたメモリデバイスは、出力ポートを介して前記読取りデータを出力することとなる。前記読取りデータは、メモリコントローラ１０２のSinポートに到達するまで前記メモリデバイスの中を通って直列にパスされる。メモリコントローラ１０２は、メモリデバイス１０４−１１６のシリアルインタフェースと互換性があるシリアルインタフェースを有する。
【００４２】
図５は、図３のメモリシステム１００で使用されることが可能な、フラッシュデバイスに接続されたソリッドステートドライブ（ＳＳＤ）メモリコントローラ１０２のブロック図である。水晶振動子（Xtal）は、ベースクロック信号を提供するものであり、クロック発振器＆制御ブロック１５２に接続されている。クロック発振器＆制御ブロック１５２は、中央処理装置（ＣＰＵ）１５４とフラッシュコントローラおよび物理レイヤ送受信機（本実施形態におけるシリアルATA PHY）１５６とへ各種のクロック信号を提供するものである。ホストインタフェースは、外部ホストシステムとの通信に適合されており、例えば、シリアルＡＴＡ（ＳＡＴＡ）、ｅＳＴＡＴ、ＡＴＡ、ＣＥ−ＡＴＡ、ＰＣＩｅまたはユニバーサル・シリアルバス（ＵＳＢ）インタフェースとして構成されることが可能である。また、カスタムインタフェースまたは新たに標準化されたインタフェースを使用することができる。ＣＰＵ１５４は、共通バス１５８を介して他のサブシステムと通信する。オンチップ・ランダムアクセスメモリ（ＲＡＭ）はバッファメモリとして使用され、リードオンリメモリ（ＲＯＭ）は実行コードを記憶する。ＲＡＭおよびＲＯＭの両方がブロック１６０の中に示されている。フラッシュ制御ブロック１６２は、メモリデバイスとの通信を可能にするための物理フラッシュシリアルインタフェース１６４と、誤り訂正（ＥＣＣ）ブロック１６６と、ファイル＆メモリ管理ブロック１６８とで構成されている。動作中、フラッシュメモリデバイスは物理フラッシュシリアルインタフェース１６４を介してアクセスされ、フラッシュデバイスからアクセスされたデータはＥＣＣブロック１６６によってチェックおよび修正される。ファイル＆メモリ管理ブロック１６８は、論理アドレスから物理アドレスへの変換と、ウエア−レベリング(wear-leveling)アルゴリズムとを提供する。物理フラッシュシリアルインタフェース１６４を除く、メモリコントローラ１０２のその他全ての構成要素は、並列メモリシステムのための現在入手可能なメモリコントローラにおいて採用されている。したがって、並列メモリシステムのメモリコントローラの設計は、図３のメモリデバイスとの通信について互換性のある並列インタフェースをシリアルインタフェース１６４に置換することによって、シリアルメモリシステム構造の実施形態における使用のために容易に適合させることができる。
【００４３】
ＳＳＤコントローラは、特定用途向けＩＣ（ＡＳＩＣ）またはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）チップとして形成されることができる。本実施形態によれば、ＳＳＤコントローラは、各種のチャネルを有するものとして構成されることができ、ここで、各チャネルは、チャネルのSoutポートからチャネルのSinポートまで閉ループ信号経路を形成する。各Soutポートは、データ信号、クロック信号およびその他の制御信号を含むがこれに限定されない、一組の信号を提供する。各Sinポートは、この一組の信号を受信する。後述するように、少なくとも１つのメモリモジュールに接続された複数のメモリデバイスは、この信号経路に沿って配置されており、より詳細には、相互に直列に接続されている。
【００４４】
図４に示された直列メモリデバイスのブロック図では、半導体チップとして形成されているとともに、プリント回路基板に接続するためのパッケージリードを使用してパッケージの中にカプセル化されている。メモリデバイスパッケージの総合的な記憶容量を最大にするために、複数の半導体メモリデバイスチップが一つのパッケージに含められることが可能である。このようなパッケージでは、これらの複数のメモリデバイスチップが相互に直列に接続され、前記複数のメモリデバイスチップにおいて、第１のデバイスがSinポート端子を備え、前記Sinポート端子がSinポートパッケージリードに接続され、最後のデバイスがSoutポート端子を備え、前記Soutポート端子がSoutパッケージリードに接続される。前記第１のデバイスと前記最後のデバイスとの間に配置されたメモリデバイスチップのそれぞれはSinポート端子およびSoutポート端子を備え、前記Sinポート端子は他のメモリデバイスチップのSoutポート端子に接続されており、それらのSoutポート端子は他のメモリデバイスチップのSinポート端子に接続されている。この構成は、マルチチップパッケージ（ＭＣＰ）と呼ばれる。
【００４５】
図６は、少なくとも１つの半導体直列メモリデバイスチップを収納する直列メモリデバイスパッケージを示す図である。より詳細には、図６は、直列入出力インタフェースを持つ少なくとも１つの直列メモリデバイスをカプセル化するパッケージの平面図である。点線の円は、パッケージの底面におけるボール型コネクタの位置を表している。前記ボール型コネクタは、パッケージの中でフラッシュメモリチップのパッドに接続されている。図６は、ボールグリッドアレイレイアウトの一実施形態であり、他のあらゆる代替レイアウトも使用できる。本実施形態では、パッケージの形状が長辺と短辺とを持つ長方形である、ことに留意されたい。図６の実施形態で示されたものでは、各ボール型コネクタが表１で示された信号名に対応する信号名でラベリングされている。本実施形態では、図６のパッケージリードは、プリント回路基板上の相補型接続部に電気的に接続されている。
【００４６】
本実施形態によれば、複数のパッケージが１つのメモリブレードに接続され、直列接続で相互に接続される。本実施形態では、メモリブレードは、メモリコントローラを含まずに、複数のメモリデバイスを持つプリント回路基板であり、該複数のメモリデバイスは該プリント回路基板に取り付けられている。
【００４７】
図７および図８は、本実施形態に係る、メモリデバイスが取り付けられていない異なる形状のメモリブレードを示す図である。図７は、図６に示されたタイプの８個のフラッシュメモリデバイスパッケージが一方面に取り付けられる形状をしている、ファットタイプメモリブレード３００を示している。さらに８個のフラッシュメモリデバイスパッケージが前記ファットタイプメモリブレードの反対側面に取り付けられることができる。アウトラインボックス３０２は、前記プリント回路基板に取り付けられる一つのメモリデバイスパッケージの位置を示している。前記プリント回路基板は、メモリデバイスパッケージの下側のボール型コネクタについての相補型接続部を備えている。図７は、メモリデバイスのボール型コネクタ間の接続部がどこで前記プリント回路基板の配線に電気的に接続されるかを示す、パッケージボール信号図を示している。前記ファットタイプメモリブレードの基板は、複数のフラッシュメモリデバイスパッケージを相互に直列に相互接続するための金属ラインを持つプリント回路基板である。本実施形態によれば、信号ラインは、複数のフラッシュメモリデバイスのそれぞれが相互の直列に接続されるように構成されている。ライン３０４は、ライントレースの一例である。プリント回路基板が信号ラインのための幾つかのレイヤを含むことができ、その結果、図７の最上層に全ての信号接続が示されているわけではない、ことに留意するべきである。雄型コネクタタブ３０６が前記ファットタイプメモリブレードの左側から延びており、雄型コネクタタブ３０６は、該タブに接続されるチャンネルの入力（Sin）を受信するとともに前記チャンネルの出力（Sout）を提供するための１組の導体リードを含む。前記コネクタタブの両側が１組の導体リードを含むことができ、一方側が入力セットの導体リードであり、反対側が出力セットの導体リードである、とすることができる。コネクタタブ３０６は、メモリブレードコネクタの相補型ソケット（図示せず）の中に取り外し可能に挿入可能である。図７に示されているように、メモリブレードの寸法はフラッシュメモリデバイスパッケージのオリエンテーションによって決定され、フラッシュメモリデバイスパッケージの長辺はメモリブレードの縦方向の辺に平行となっている。
【００４８】
図８の実施形態によるメモリブレードは、スキニータイプメモリブレード３１０と呼ばれ、８個のフラッシュメモリデバイスパッケージが一方面に取り付けられ、さらに８個のフラッシュメモリデバイスパッケージが反対側面に取り付けられるように形成されている。アウトラインボックス３１２は、前記プリント回路基板に取り付けられる一つのメモリデバイスパッケージの位置を示しているが、導電ラインは図示されていない。コネクタタブ３１４が前記スキニータイプメモリブレードの左側から延びており、コネクタタブ３１４は、該タブに接続されるチャンネルの入力または出力のいずれかに接続ための１組の導体リードを含む。前記コネクタタブの両側が１組の導体リードを含むことができ、一方側が入力セットの導体リードであり、反対側が出力セットの導体リードである、とすることができる。スキニータイプメモリブレードは、形状要素が異なることを除いて、図７のファットタイプメモリブレードと機能的に同一である。より詳細には、フラッシュメモリデバイスパッケージの短辺がメモリブレードの縦方向の辺と平行になるように配置される。
【００４９】
コネクタタブ３０６，３１４は、同様に形成され、取り付けられたメモリデバイスへ信号を提供するおよび該デバイスから信号を受信するために同一のピンまたはリード配置とすることができる。図９は、図７および図８に示されたファットタイプメモリブレードまたはスキニータイプメモリブレードのいずれかのコネクタタブについてのピン割り当てを示す表である。本実施形態では、前記表の左側に示されているピンは信号を受信するためのチャンネル入力の部分であり、前記表の左側に示されているピンは信号を提供または出力するためのチャンネル出力の部分である。このような本実施形態では、全てのチャンネル入力ピンがコネクタタブの一方側に形成されており、全てのチャンネル出力ピンがコネクタタブの反対側に形成されている。あるいはまた、チャンネル入力ピンおよびチャンネル出力ピンがコネクタタブの一方側に混在することとしてもよく、コネクタタブの一方面にのみ形成されることとしてもよい。
【００５０】
図７または図８のいずれかのメモリブレードに取り付けられる複数のメモリパッケージは、相互にまたはコネクタタブと僅かな間隔で配置されている。この配置の利点は、隣接しているメモリパッケージ間、またはコネクタタブとメモリパッケージとの間の導電ラインを最短にすることができるので、パッケージ間の信号ライン容量を最小にすることができることである。例えば、第１のメモリパッケージがメモリブレードのSinピンに接続されたSinポート入力端子を備え、最後のメモリパッケージがメモリブレードのSoutピンに接続されたSoutポート出力端子を備え、介在メモリパッケージが第１のメモリパッケージと最後のメモリパッケージの間に直列に配置されている。このように配置された複数のメモリパッケージを介して転送される情報が流れる方向は図１０に示されている。
【００５１】
上述のメモリブレードの実施形態ではメモリコントローラが含まれていない、ことに留意しべきである。したがって、前記メモリブレードの実施形態では、メモリコントローラがない。
【００５２】
図７および図８のメモリブレードは、単一チャンネルまたは複数チャンネルのメモリブレードとすることができる。図１０は、単一チャンネルメモリブレードの機能ブロック図であり、前記単一チャンネルメモリブレードはプリント回路基板に取り付けられた複数のメモリパッケージを備え、前記複数のメモリパッケージは前記メモリブレードのSinポート端子とSoutポート端子との間で相互に直列に接続されている。
【００５３】
図１０では、メモリブレードＰＣＢ３２０は、第１のメモリパッケージ３２２と、最後のメモリパッケージ３２４と、中間メモリパッケージ３２６とを備える。第１のメモリパッケージ３２２は、図１０において「Sin」と示されているメモリブレードのSin入力端子に接続されたSinポート入力端子を備える。最後のメモリパッケージ３２４は、図１０において「Sout」と示されているメモリブレードのSout出力端子に接続されているSoutポート出力端子を備える。中間メモリパッケージ３２６のおのおのは、２つの隣接したメモリパッケージに接続されている。メモリパッケージ間の矢印は、メモリブレードＰＣＢ３２０のSinポート入力端子からSoutポート出力端子へコマンドおよびデータが流れる方向を示している。メモリブレードＰＣＢ３２０上の全てのメモリパッケージは、単一チャンネルの構成要素である。
【００５４】
図１１は、本発明の実施形態による、マルチチャネルのメモリブレードを示すブロック図である。より詳細には、図１１の実施形態は、２つのチャンネルのメモリブレードである。図１１に示されているように、相互に直列に接続された２つの異なるグループに分割された全部で１６個のメモリパッケージデバイスがある。本実施形態では、第１のグループが８個の直列に接続されたメモリパッケージ３３０を含み、第２のグループが他の８個の直列に接続されたメモリパッケージ３３２を含む。第１のグループの直列に接続されたメモリパッケージ３３０は、一つのチャンネルの構成要素であって、Sin1の入力端子とSout1の出力端子との間で直列に接続されている。第２のグループの直列に接続されたメモリパッケージ３３２は、一つのチャンネルの構成要素であって、Sin2の入力端子とSout2の出力端子との間で直列に接続されている。本実施形態では、２つの異なるチャンネルとして形成された複数のメモリパッケージを示しているが、複数のメモリパッケージによる３つ以上のグループが各チャンネルにそれぞれ対応するように形成されることもできる。そのような実施形態のために、メモリブレードの物理的コネクタは、複数のチャンネルについてのデータおよび制御信号に対応する数のピンが必要となる。
【００５５】
図１０および図１１に示されたメモリブレードの実施形態は、プリント回路基板上の複数のメモリパッケージによる可能な配置の一例であり、１つのチャンネルの入力端子と出力端子との間で特定の単一パス経路を形成している。プリント回路基板上の複数のメモリパッケージによる如何なる配置も可能である。上述のように、プリント回路基板の両面に複数のメモリパッケージが取り付けられることができので、信号パス経路がプリント回路基板の一方面上のメモリパッケージから前記プリント回路基板の反対側面上のメモリパッケージまで形成されることができる。上述の実施形態で示された全てのメモリブレードが、該ブレードのコネクタタブを介してチャンネルに対応する相補型に形成されたソケットの中に挿入されることができる。そのようなソケットの更なる詳細は後述する。
【００５６】
以下に、本発明の実施形態による、異なるＳＳＤメモリシステム構成のブロック図について説明する。
【００５７】
図１２は、本発明の実施形態による、チャンネル毎に単一スキニータイプのメモリブレードを有するＳＳＤメモリシステムを示すブロック図である。特に、図１２のＳＳＤメモリシステム４００は、最大ｎ個のチャンネルを持つように構成されたメモリコントローラ４０２を備え、各チャンネルは、図８で示されたメモリブレード３１０と同様な構成とし得る単一チャンネルメモリブレード４０４に接続されている。本実施形態では、各チャンネルが双方向のラインで示されており、チャンネルについてのSoutラインおよびSinラインの両方を示している。あるいはまた、如何なる形状を持つメモリブレードも、後述の特定領域または形状要素の制限に適応するように、使用されることができる。いずれかのチャンネルのメモリブレード４０４から読み取られたデータを一時的に記憶するために、またはいずれかのチャンネルのメモリブレード４０４に提供される書込みデータを一時的に記憶するために、例えばＳＤＲＡＭメモリような、バッファメモリ４０６が、メモリコントローラ４０２に接続されている。メモリコントローラ４０２は、ホストデバイスと通信するために、例えばPCIe、SATA、USBまたはサンダーボルト・インタフェースのような、如何なるタイプのホストインタフェースをも含むことができる。
【００５８】
図１３は、本発明の実施形態による、チャンネル毎に複数のスキニータイプメモリブレードを有するＳＳＤメモリシステムを示すブロック図である。特に、図１３のＳＳＤメモリシステム４１０は、多数のチャンネルを持つように構成されたメモリコントローラ４１２を備え、本実施形態では、２つのチャンネルが示されており、メモリコントローラ４１２は、図１２の実施形態で使用されたメモリコントローラ４０２と同様であり得る。この代替の実施形態では、各チャンネルが1組の単一チャンネルメモリブレード４１４，４１６に接続されており、各メモリブレードは図８の実施形態で示されたメモリブレード３１０と同様である。いずれかのチャンネルのメモリブレード４１４，４１６からのデータを一時的に記憶するために、またはいずれかのチャンネルのメモリブレード４１４，４１６へのデータを一時的に記憶するために、例えば、ＳＤＲＡＭメモリなどのバッファメモリ４１８がメモリコントローラ４１２に接続されている。メモリコントローラ４１２は、ホストデバイスと通信するために、例えばPCIe、SATA、USBまたはサンダーボルト・インタフェースのような、如何なるタイプのホストインタフェースをも含むことができる。
【００５９】
本実施形態では、各チャンネルが３つのラインで示されている。第１のラインはSinラインであり、第２のラインはSoutラインであり、第３のラインはSbridgeラインである。より詳細には、Sinラインはメモリブレード４１４のSin入力端子に接続されており、Soutラインはメモリブレード４１６のSout出力端子に接続されている。したがって、SinラインはSin入力端子の全ての信号を転送し、SoutラインはSout出力端子の全ての信号を転送する。Sbridgeラインは、メモリブレード４１４のSout出力端子をメモリブレード４１６のSin入力端子に接続しており、その結果、メモリブレード４１４からメモリブレード４１４へのチャンネルおよびデータパス経路が形成される。したがって、メモリブレード４１４，４１６の組が相互に直列に接続される。機能上、２つの直列に接続された単一チャンネルメモリブレード４１４，４１６は、相互に直列に接続された両方のメモリブレードのメモリデバイスの総数を備える単一メモリブレードと等価な物を形成する。単に、一つのメモリブレードのSout出力端子を他のメモリブレードのSin入力端子にブリッジすることによって、各種のメモリブレードが各チャンネルについて相互に直列に接続され得る、ことに留意するべきである。
【００６０】
図１４は、本発明の実施形態による、複数のチャンネルを使用するスキニータイプメモリブレードを有するＳＳＤメモリシステムのブロック図である。特に、図１４のＳＳＤメモリシステム４２０は、最大ｎ個のチャンネルを持つように構成されたメモリコントローラ４２２を備え、前記メモリコントローラ４２２は、図１２および図１３の実施形態で使用されたメモリコントローラと同様のもととすることができる。この代替の実施形態では、２つのチャンネルがデュアルチャンネルメモリブレード４２４のそれぞれに接続されている。デュアルチャンネルメモリブレードのそれぞれは、図１１に示す構成を備えることができる。いずれかのチャンネルのメモリブレード４２４からの読み取りデータを一時的に記憶するために、またはいずれかのチャンネルのメモリブレード４２４へ提供されるデータを一時的に記憶するために、例えば、ＳＤＲＡＭメモリなどのバッファメモリ４２６がメモリコントローラ４２２に接続されている。メモリコントローラ４２２は、ホストデバイスと通信するために、例えばPCIe、SATA、USBまたはサンダーボルト・インタフェースのような、如何なるタイプのホストインタフェースをも含むことができる。本実施形態では、第１から第４のチャンネルが「Ch_1」、「Ch_2」、「Ch_3」、「Ch_4」として示されている。最後のチャンネルは 「Ch_n」として示されており、最後から２番目のチャンネルは「Ch_n-1」として示されている。これらの各チャンネルが双方向のラインで示されており、チャンネルについてのSoutラインおよびSinラインの両方を示している。
【００６１】
各メモリブレードが、２つ以上のチャンネルを形成するように構成された複数のメモリデバイスを持つとともに、メモリコントローラ４２２のチャンネルにそれぞれ接続されている、ことに留意するべきである。
【００６２】
図１２，図１３，図１４の実施形態のＳＳＤメモリシステムは、ＳＳＤメモリシステムの異なる可能な構成例を示している。これら実施形態のそれぞれでは、ＳＳＤコントローラが少なくとも１つのチャンネルを含むように構成されており、各データチャンネルは、各チャンネルの直列に接続されたメモリデバイスに入力信号を転送するためのSinラインと、同じチャンネルの直列に接続されたメモリデバイスからの出力信号を転送するためのSoutラインとを持つ。ＳＳＤコントローラのために構成されるチャンネルの数は固定され得るが、メモリブレードの物理的構成が異なることが可能である。これは、技術／性能要件に適合させたフレキシブルなＳＳＤメモリシステムの設計を許容する。例えば、全てのメモリブレードにアクセスするデータのビットを分散することによって最大の性能となるように、１つのメモリブレードが各チャンネルに接続されることができ、これにより、１つのメモリ書き込みまたは読み取りサイクルにおいて多量のデータが同時に読み書きできる。あるいはまた、物理的な形状要素要件が接続可能なメモリブレードの数を制限し得る。他方では、そのような物理的要件の欠如は、より大容量の記憶アプリケーションのために各チャンネルに直列に接続される異なる枚数のメモリブレードを許容し得る。本実施形態のＳＳＤメモリシステムは、システム設計の負荷を大きく増大させることなく、性能および／または物理的要件に適応するように容易に構成変更できる。以下は、上述のＳＳＤメモリシステム実施形態に関する可能な物理的構成の実施例の詳細説明である。
【００６３】
図１５は、本発明の実施形態による、２メモリモジュール、２チャネルＳＳＤの平面レイアウト図である。より詳細には、図１５は、例えば、ラップトップコンピュータ、コンピュータワークステーション、サーバで一般的に使用される２．５インチハードディスクドライブのような、ハードディスクドライブの標準化された構成要素の要旨を示している。図１５は、ホストインタフェース５０２を備えて形成されたメインプリント回路基板５００と、メインプリント回路基板５００に取り付けられた１組の単一スロットメモリブレードコネクタ５０４，５０６とを示している。本実施形態では、メモリブレードコネクタ５０４，５０６がメインプリント回路基板５００の一方面の一辺付近に接続されており、物理的インタフェースまたはコネクタのそれぞれが相補型物理的インタフェースを持つメモリブレードの抜き差しを可能に構成されている。各メモリブレードコネクタ５０４，５０６は、メモリブレードに電気的に接続するための物理的ブレードインタフェースと、メインプリント回路基板５００に電気的に接続するための物理的ＰＣＢインタフェースと、物理的ブレードインタフェースの信号ラインを物理的ＰＣＢインタフェースに接続するための内部配線と、を持つ。図２０では、以下で説明される一実施形態のメモリブレードコネクタの回路図が示されている。図１５の実施形態では、物理的ブレードインタフェースは、メモリブレードの相補型の雄型コネクタが挿入されるように構成された雌型コネクタである。そのようなメモリブレードコネクタ５０４，５０６の物理的ブレードインタフェースは、メモリブレード５０４，５０６の雄型コネクタが挿入されるための形状およびサイズにされ、メモリブレードが相補型の雌型ソケットに挿入されたときに、前記雄型コネクタの電気的導体リードに位置合わせされるように形成された電気的導体リードを備える。
【００６４】
図１５では、メモリブレード５０８，５１０がコネクタ５０４，５０６のそれぞれの中に挿入され、プリント回路基板から離れて延在していることが示されており、メモリブレード５０８，５１０はプリント回路基板の重要な構成要素を覆っていない。さらに、メモリブレードは、プリント回路基板５００の平面と平行に配置されている。また、プリント回路基板５００に取り付けられたＳＳＤコントローラ５１２およびバッファ５１４は、上述の図１２，図１３，図１４の実施形態のものと同一の機能を持っている。本実施形態では、メモリブレードコネクタ５０４は、物理的ＰＣＢインタフェースを介する第１のチャンネルについてプリント回路基板５００上に形成されたSin信号ラインおよびSout信号ラインと電気的に接続されているが、メモリブレードコネクタ５０６は、物理的ＰＣＢインタフェースを介する第２のチャンネルについてプリント回路基板５００上に形成されたSin信号ラインおよびSout信号ラインと電気的に接続されてりる。メモリブレードコネクタ５０４（または５０６）の内部配線を介して、メインプリント回路基板５００のSin信号ラインがメモリブレードの第１のメモリデバイスに電気的に結合されており、メインプリント回路基板５００のSout信号ラインがメモリブレードの最後のメモリデバイスに電気的に結合されている。
【００６５】
ホストインタフェースは、例えば、SATA2またはSATA3のような、SATAインタフェースとすることができが、使用されるメモリコントローラに適合することを要件にどのようなタイプのホストインタフェースも使用され得る。ＳＳＤコントローラ５１２がホストインタフェース５０２とメモリブレードコネクタ５０４，５０６との間に配置されている、ことに留意されたい。これは、ＳＳＤコントローラ５１２とメモリブレードコネクタ５０４，５０６との間、および、ＳＳＤコントローラ５１２とホストインタフェース５０２との間のＰＣＢ配線ラインの長さを最小にする。例えば、ダイナミックメモリバッファがSDRAMメモリまたはSRAMメモリを用いて形成できる。本実施形態によれば、ＳＳＤコントローラ５１２がいくつものシリアルインタフェースチャンネルを持つように構成でき、各チャンネルは、例えば、米国特許第７６５２９２２号公報に示されている入出力インタフェースのような、各メモリデバイスのシリアル入出力インタフェースと互換性のあるフォーマットを使用してそれぞれ動作する。したがって、図１３および図１４の構成図によって示されるように、図１５のソリッドステートハードデバイスは、あらゆる数およびあらゆるタイプのメモリブレードを含むように構成されることができる。
【００６６】
図１６は、本発明の実施形態による、図１５のＳＳＤの概略側面図である。メインプリント回路基板５００は、パーシャルサイズ・メインＰＣＢと呼ばれ、メインプリント回路基板５００の底面の右側に取り付けられたホストインタフェースコネクタ５０２（すなわち、ＳＡＴＡコントローラ）と、メインプリント回路基板５００の上面の左側に取り付けられたメモリブレードコネクタ５０６とを持つ。メモリブレード５１０は、メモリブレードコネクタ５０６の中に挿入されて示されている。図１６では示されていないが、メモリコントローラが、メモリブレードコネクタ５０６とホストインタフェースコネクタ５０２との間であってメインプリント回路基板５００の上面または底面のいずれかに取り付けられている。図１６では示されていないが、他のメモリブレードコネクタ５０４がメインプリント回路基板５００に取り付けられており、該コネクタ５０４の中にメモリブレード５０８が挿入されている。この特定の構成は、メモリブレードコネクタがメインプリント回路基板５００の一方面に取り付けられるので、片面メモリブレード構成と呼ばれる。
【００６７】
図１７は、本発明の実施形態による、図１５のＳＳＤのダブルサイド構成の側面図である。本実施形態は、他のメモリブレードコネクタ５２０がメインプリント回路基板５００の底面に取り付けられており、該コネクタ５２０に他のメモリブレード５２２が接続されていることを除いて、図１６の実施形態と同様である。これは、ＳＳＤコントローラが追加されたメモリブレードコネクタ５２０およびメモリブレード５２２を制御するための十分なチャンネルを持っていると仮定している。メインプリント回路基板５００の一方側に２つの並列に配置されているメモリブレードコネクタ５０４，５０６を収容するのに十分な幅を持つように構成された、図１５で示されたメインプリント回路基板５００の形状に関して、同じ一方側に配置された２つの追加されたメモリブレードコネクタがメインプリント回路基板５００の反対側面に取り付けられている。したがって、ＳＤＤハードデバイスの総合記憶密度は、少なくとも２倍にされる。あるいはまた、物理的形状要素の制限がメインプリント回路基板５００にある場合であって、幅の狭いメインプリント回路基板５００が単一メモリブレードコネクタのみを収納する幅を持つ場合、第２のメモリブレードコネクタがメインプリント回路基板５００の反対側に取り付けられることができる。したがって、幅の狭いメインプリント回路基板５００は、メインプリント回路基板５００の一方側にのみ２つのメモリブレードコネクタが取り付けられた図１５に示された幅の広い形状のものと同じ総合記憶密度を提供することができる。
【００６８】
代替の実施形態によれば、メインプリント回路基板５００の一方側または両側において、複数のメモリブレードが一緒に積み重ねられ、相互に直列接続されることができる。
【００６９】
図１８は、本発明の実施形態による、片面メモリブレード構成を有する代替ＳＳＤの概略側面図である。前記ＳＳＤの主要構成要素は、メインプリント回路基板６００と、ホストインタフェース６０２と、デュアルスタックメモリブレードコネクタ６０６と、メモリブレード６０８，６１０とを有する。本実施形態は、デュアルスタックメモリブレードコネクタ６０６が単一メモリブレードコネクタ５０６の替わりに使用されていることを除いて、図１６の実施形態と同様である。デュアルスタックメモリブレードコネクタ６０６は、２つのメモリブレード６０８，６１０を受け入れる形状および構成にされており、その結果、２つの分離された単一メモリブレードコネクタの必要性を排除している。一つの可能な構成として、デュアルスタックメモリブレードコネクタ６０６の内部配線は、図１３の実施形態で示されるように、１つのチャンネルについてメモリブレード６０８，６１０を相互に直列に接続するように構成される。他の可能な構成として、デュアルスタックメモリブレードコネクタ６０６の内部配線は、２つのメモリブレードのそれぞれが２つのチャンネルの１つに接続されるような２つのチャンネルを受信するように構成される。さらに他の可能な構成として、デュアルスタックメモリブレードコネクタ６０６の内部配線は、４つのチャンネルを受信するように構成され、各メモリブレードが図１４で示された実施形態のように２つのチャンネルを受信するように構成される。メインプリント回路基板６００が２つのデュアルスタックメモリブレードコネクタを並列に収容できる十分な幅を持つサイズである場合、最大４枚のメモリブレードを使用できる。また、デュアルスタックメモリブレードコネクタは、両面配置で使用され得る。
【００７０】
図１９は、本発明の実施形態による、両面メモリブレード構成を有する代替ＳＳＤの概略側面図である。図１９の実施形態では、追加メモリブレード６１４，６１６が挿入された追加デュアルスタックメモリブレードコネクタ６１２がメインプリント回路基板６００の反対側面に取り付けられていることを除いて、図１８で示されたものと同様の構成要素を有する。上述の実施形態で説明されたものと同様の変形および代替構成が図１９のＳＳＤに適用される。
【００７１】
上述のように、どのようにメモリブレードがチャンネルまたはＳＳＤコントローラのチャンネルに接続されるかによって、および／または、構成される各メモリブレードのチャンネルの数によって、図１８および図１９で示されたデュアルスタックメモリブレードコネクタは、異なる内部配線構成を持つことができる。図２０は、１つのチャンネルに２つのメモリブレードを直列に相互接続するように構成されたデュアルスタックメモリブレードコネクタの内部配線の実施形態を示している。
【００７２】
デュアルスタックメモリブレードコネクタ７００は、ＰＣＢインタフェース７０２と、第１のメモリブレードインタフェース７０４と、第２のメモリブレードインタフェース７０６とを含んでいる。ＰＣＢインタフェース７０２はプリント回路基板の内部配線に接続されたピンを含み、メモリブレードインタフェース７０４，７０６のそれぞれは、メモリブレードの対応する信号ラインピンに接続可能なピンを含むとともに、内部配線７０７を介してＰＣＢインタフェース７０２のピンに接続されている。チャンネルの入力信号は、Sin入力ポートを介してＰＣＢインタフェース７０２に提供される。Sin入力ポートは、チャンネルの全ての入力信号をまとめて含む。これらの信号は、第１のメモリブレードインタフェース７０４に送られ、信号Sin_aとして第１のメモリブレードに提供される。第１のメモリブレードの出力は、第１のメモリブレードインタフェース７０４に信号Sout_aとして提供される。ブリッジ配線７１０は、「Sbridge」として記載されており、信号Sout_aを第２のメモリブレードインタフェース７０６に結合する。信号Sout_aは、信号Sin_bとして第２のメモリブレードに提供される。第２のメモリブレードの出力は、信号Sout_bとして第２のメモリブレードインタフェース７０６に提供される。信号Sout_bは、内部配線７０８を介してＰＣＢインタフェース７０２に結合される。出力信号がＰＣＢインタフェース７０２からSout出力ポートを介して提供される。Sout出力ポートは、チャンネルの全ての出力信号をまとめて含む。図２０の本実施形態では、メモリブレードが挿入されていない如何なるメモリブレードインタフェースも使用されないことを意味しており、ジャンパまたは代わりに挿入されるループバックモジュールのような、閉ループコネクタを持つこととなる。このジャンパは、シリアルチャンネルを形成するために、Sin_aポートまたはSin_bポートをSout_aポートまたはSout_bポートにそれぞれブリッジする。同様に、ループバックモジュールは、Sin_aポートまたはSin_bポートをSout_aポートまたはSout_bポートにそれぞれブリッジするための信号線を含む。
【００７３】
デュアルスタックメモリブレードコネクタの代替構成では、２つのチャンネルを受信し、図２０の図面は、第１のチャンネルおよび第２のチャンネルの信号Sinおよび信号SoutがＰＣＢインタフェース７０２で受信されるように、変更される。内部配線を介して、第１のチャンネルについてのSinポートおよびSoutポートが第１のメモリブレードインタフェース７０４に結合されており、第２のチャンネルについてのSinポートおよびSoutポートが第２のメモリブレードインタフェース７０６に結合されている。
【００７４】
図１５，図１６，図１７，図１８，図１９に示された上述の実施形態は、ホストコネクタと、ＳＳＤコントローラと、バッファと、メモリブレードコネクタとを収容するための最小サイズにされたメインプリント回路基板に基づいている。このタイプのメインプリント回路基板は、長さの寸法が、２．５インチハードディスクドライブハウジングのような標準ハードディスクドライブハウジングの全長を超えないので、パーシャルサイズ・メインＰＣＢと呼ばれる。メインプリント回路基板における信号線の長さを最小にするために、メモリブレードコネクタのそれぞれは、ＳＳＤコントローラになるべく近づけて配置される。直列チャンネルの利点は、あらゆる数のメモリデバイスが直列に接続され得るということである。したがって、２．５インチハードディスクドライブアプリケーションにおける１つのメモリチャンネルについての総合的な記憶容量は、ハウジングに収納され得るメモリデバイスの総数によって限定される。したがって、できるだけホストインタフェースコネクタの近くにメモリブレードコネクタを配置することによって、各メモリブレードは該メモリブレードに取り付けられるメモリデバイスの数を最大にするための長さおよび幅を持つように構成され得ることとなり、メモリブレードコネクタに該メモリブレードが接続されたとき、２．５インチハードディスクドライブハウジングに適合する完全な組立品が提供される。これらの技術思想は、あらゆる標準ハードディスクドライブハウジングまたはあらゆるカスタマイズ化されたハードディスクドライブハウジングに等しく適用される。
【００７５】
前記ＳＳＤの代替実施形態によれば、フルサイズ・メインＰＣＢがパーシャルサイズ・メインＰＣＢの替わりに使用され得る。
【００７６】
図２１は、本発明の実施形態による、２つのメモリモジュール、２チャンネルＳＳＤの平面レイアウト図である。このＳＳＤについての実施形態は、パーシャルサイズ・メインＰＣＢの替わりにフルサイズ・メインＰＣＢが使用されることを除いて、図１５で示されたものと同様である。図２１の実施形態は、例えば、ラップトップコンピュータ、コンピュータワークステーション、サーバで一般的に使用される２．５インチハードディスクドライブのような、ハードディスクドライブの標準化された構成要素の要旨を示している。図２１のＳＳＤは、メインプリント回路基板８００に取り付けられたホストインタフェース８０２および一組のメモリブレードコネクタ８０４，８０６を備えて形成されたメインプリント回路基板８００を含んでいる。本実施形態では、メモリブレードコネクタ８０４，８０６がメインプリント回路基板８００の一方面に接続されており、物理的インタフェースまたはコネクタのそれぞれが相補型物理的インタフェースを持つメモリブレードの抜き差しを可能に構成されている。メモリブレードコネクタ８０４，８０６は、上述の実施形態で示されたものと同様のものとされ得る。また、メインプリント回路基板８００に取り付けられたＳＳＤコントローラ８０８およびバッファ「８１０は、上述の図１２，図１３，図１４の実施形態のものと同一の機能を持っている。
【００７７】
図２１の実施形態では、メモリブレードコネクタ８０４，８０６は、メインプリント回路基板８００の表面上に挿入されたメモリブレードを持ち上げるサイズおよび形状にされ得る。このように持ち上げる理由は、メインプリント回路基板８００に取り付けられるパッケージデバイスについて間隔を提供するためである。本実施形態では、メインプリント回路基板８００の領域を示すために、１つのメモリブレード８１２が抜き差し可能にメモリブレードコネクタ８０４に接続されていることが示されており、その他の点では、メモリブレードがメモリブレードコネクタ８０６の中に挿入されている様子については平面図では示されていない。本実施形態では、これらのパッケージデバイスは恒久的に取り付けられたメモリデバイス８１４であり、これらは相互に直列に接続されているとともにＳＳＤコントローラのチャンネルに接続されている。８個のメモリデバイスのグループが本実施形態では示されているが、直列に接続された任意の数のメモリデバイスが使用され得る。したがって、メモリブレード８１２の底面領域において、メインプリント回路基板８００に恒久的に取り付けられた追加メモリデバイスを備えることができる。そこで、メモリブレードコネクタ８０４，８０６に接続された各メモリブレードにそれぞれ専用に、２つのチャンネルを加えることで、メモリデバイス８１４に直列に接続された２つの追加セットがそれぞれ追加チャンネルに接続され得る。したがって、このＳＳＤ実施形態の総合記憶容量は、図１５の実施形態のものよりも増加される。
【００７８】
図２１の実施形態は、単一スロットメモリブレードコネクタ８０４，８０６がメインプリント回路基板８００の片側に取り付けられていることを示すが、図１７の実施形態と同様に、少なくとも１つの追加単一スロットメモリブレードコネクタがメインプリント回路基板８００の反対側に取り付けられることができる。図１８および図１９で示された実施形態と同様に、メインプリント回路基板7００の表面近くにメモリブレードを持ち上げるためののサイズおよび形状のデュアルスタックメモリブレードコネクタが、単一スロットメモリブレードコネクタ８０４，８０６の替りに使用されることができる。
【００７９】
図２１に示されたＳＳＤの実施形態は、ＳＳＤのメモリ記憶容量を増加させるようにメモリデバイスをさらに追加することによってメインプリント回路基板7００によって提供された追加領域の利点を利用する。更なる代替実施形態によれば、ＳＳＤコントローラ上に、またはメインプリント回路基板の他の領域に、追加メモリブレードを積み重ねるために、追加メモリブレードコネクタを含むことができる。
【００８０】
図２２は、本発明の実施形態による、３つのメモリモジュールの３チャンネルＳＳＤの平面レイアウト図である。図２２のＳＳＤは、図１５に示されたＳＳＤの実施形態と同様に、ホストインタフェース９０２と、メモリブレードコネクタ９０４，９０６と、コントローラ９０８と、バッファ９１０と、メモリブレード９１２，９１４とを備えるパーシャルメインプリント回路基板９００を含む。図２２の実施形態における相違点は、メモリブレードコネクタ９０４と背中合わせに配置されたメモリブレードコネクタ９１６を含む点であり、該メモリブレードコネクタ９１６にはメモリブレード９１８が取り外し可能に接続される。メモリブレードコネクタ９１６は、ＳＳＤコントローラ９０８上にメモリブレード９１８を持ち上げるための形状およびサイズとされている。メモリブレード９１８が片側面に４つのメモリデバイスを含み、反対側面に追加の４つのメモリデバイスを含むことができ、全部の８つのメモリデバイスが相互に直列に接続されることができる、ことに本実施形態では留意すべきである。本実施形態では、メモリブレードコントローラ９１６およびメモリブレード９１８がＳＳＤコントローラ９０８の第３のチャンネルに接続される。あるいはまた、メモリブレードコネクタ９１６およびメモリブレード９１８は、メモリブレード９１２またはメモリブレード９１４のいずれかと直列に相互接続されるように構成されることができ、その結果、ＳＳＤコントローラ９０８の２つのチャンネルのみを使用する。より少ないチャンネルを使用する１つの利点は、消費電力の減少である。図２２で示された実施形態では、２つのコネクタが相互に横にオフセットされることができ、必ずしも相互に同一平面上にある必要はない。さらに、第４のメモリブレードコネクタが、メモリブレードコネクタ９０６と背中合わせにメインプリント回路基板９００にオプションで取り付けられることができる。
【００８１】
図２３は、図２２のＳＳＤ実施形態の側面図である。同一の構成要素には、同一の参照符号が付けられている。背中合わせに配置されたメモリブレードコネクタ９０６，９１６が再び示されており、両方のコネクタの雌型ソケットが相互に反対を向くように配置されており、その結果、メモリブレード９１４，９１８のいずれも挿入または取り外しが容易となっている。メモリブレード９１８は、ＳＳＤハウジングの中への実装を確保する任意のサイズにされることができる。したがって、ハードドライブハウジング内の最大量の容積をＳＳＤの総合記憶容量に寄与させるために使用することができる。重ねて、メモリブレードコネクタは、メインプリント回路基板９００の両側に取り付けられることができ、デュアルスタックメモリブレードコネクタを使用することができる。図２３のＳＳＤの記憶容量は、図２１の実施形態で示されるように、恒久的に取り付けられた追加メモリデバイスを備えたフルサイズ・メインプリント回路基板を使用することによって更に増加されることができる。
【００８２】
上述の実施形態は、パーシャルサイズまたはフルサイズ・メインプリント回路基板のいずれかの側面に取り付けられて、特定の方向に向けられたメモリブレードコネクタを示している。より詳細には、上述のメモリブレードコネクタは、ホストコネクタとは反対向きに配置されたメモリブレードを受け取るソケットを持っている。代替実施形態では、メモリブレードコネクタは、任意の向きに配置されることができが、メモリブレードの形状および／または物理的インタフェースの向きは、メモリブレードコネクタの向きおよびＳＳＤハウジングの形状に対応するように調整される。図２４は、メモリブレードコネクタの向きが変更された、図１５のＳＳＤの平面レイアウト図である。本実施形態では、図１５の実施形態で示されたものと同一の構成要素が同一の参照符号で示されている。しかしながら、メモリブレードコネクタ１０００，１００２は、それらのソケット面がホストコネクタ５０２と直交するように、相互に背中合わせに配置されている。本実施形態では、メモリブレード１００４，１００６は、それらのコネクタタブがメモリブレードＰＣＢの長手方向の一辺から延びるように構成される。
【００８３】
上述のように、本実施形態で示されたＳＳＤは、既知のハードディスクドライブに置換されることを意図している。コンピュータ業界は、３．５および２．５インチハードディスクドライブについて標準化された形状要素を持つので、上述のＳＳＤドライブ構成要素は、これらの標準化されたハードディスクドライブのハウジングに適合するように設計および構成がされている。
【００８４】
本発明の実施形態による、図１５のＳＳＤと同様に、シングルサイド・パーシャルサイズ・メインプリント回路基板SSDを含む標準化されたハードディスクドライブハウジングの上面斜視断面図である。この標準化されたハードディスクドライブは、３．５または２．５インチハードディスクドライブハウジング標準のような特定のハードディスクドライブハウジング標準に対応する幅、長さ、高さに形成されたハウジング１１００を備える。ハウジング１１００の中に収納されているものは、シャルサイズ・メインプリント回路基板１１２０とデュアルスタックメモリブレードコネクタ１１０４，１１０６である。２つのメモリブレード１１０８，１１１０は、それぞれメモリブレードコネクタ１１０４のソケットに挿入されている。図２５では示されていないが、２つのメモリブレードがそれぞれメモリブレードコネクタ１１０６のソケットに挿入されている。本実施形態では、ハウジング１１００が切り抜き領域１１１２を含み得る。
【００８５】
本実施形態では、ハウジングが３．５インチハードディスクドライブハウジングである。デュアルスタックメモリブレードコネクタの中に挿入されたメモリブレードに組み合わされたパーシャルサイズ・メインプリント回路基板を、３．５インチハードディスクドライブ形状要素のハウジング内に収納できる、ことが明確に分かる。一実施形態として、各メモリブレードは、５００ＧＢの容量を持つ。４つのチャンネルのそれぞれが５００ＧＢの容量の１つのメモリブレードに接続されている場合、３．５インチソリッドステートハードディスクドライブの総合記憶容量は２ＴＢになる。上述の実施形態で示されているようなフルサイズ・メインプリント回路基板および追加メモリブレードコネクタの使用は、このＳＳＤの総合記憶容量をさらに増加させることができる。
【００８６】
本実施形態のＳＳＤには、いくつかの利点がある。粉塵および微少粒状物質はＳＳＤの高信頼性動作に影響を与えないので、現在の回転ディスクドライブに必要とされているような、ハウジングの気密シーリングは必要ではない。これは、ＳＳＤを製造するための総合コストを低減する。メモリブレードはメモリブレードコネクタに取り外し可能に接続されるので、メモリブレードが故障した場合、該メモリブレードを新メモリブレードに取り替えることができる。より高い記憶密度のメモリブレードが利用可能になった場合、ＳＳＤの総合記憶密度はユーザによるアップグレードが可能となる。ＳＳＤハウジングおよびメモリブレードは別々に販売されることができるので、それらの記憶要件とコストとのバランスをとることをユーザに可能にする。上述の実施形態についての他の利点は、メモリブレードとホストインタフェースとの間をインタフェースするために１つのＳＳＤコントローラのみが必要とされる点である。したがって、図１５から図２５の実施形態によれば、コストおよびシステムの複雑度を低減することを実現できる。
【００８７】
更なる利点は、さらにコストを低減することを製造メーカによって実現されることである。システム構成の柔軟性は、異なる記憶容量を持つ様々な固定ＳＳＤシステムの製造に頼る必要なく、特定の顧客要求に基づいたＳＳＤシステムを構成することをメーカに可能にする。これは、上述の実施形態に基づく如何なるＳＳＤシステムも、上述のメモリブレードおよびソリッドステートドライブハウジングを持つ下流メーカまたは小売業者によって製造されることができ、異なる記憶容量を持つ様々な固定ＳＳＤシステムをそろえる必要がないので、在庫される記憶装置による経費の削減をもたらす。上述の実施形態のＳＳＤシステムによって提供される上述のコスト削減利点に加えて、モジュール手法を使用した隔離したチャンネル環境のために、信号品位（ＳＩ）が従来のＳＳＤシステムよりも優れている。換言すれば、従来のＳＳＤ構成と比較して、チャンネル間での信号の干渉が大幅に削減される。
【００８８】
上述のメモリブレードコネクタ、メモリブレードおよびＳＳＤコントローラの配置は、標準化されたハードディスクドライブハウジングに限定されない。他の実施形態では、上述の実施形態のＳＳＤに基づいたハードディスクドライブハウジングよりも大きい記憶容量のカスタムサイズのＳＳＤ筐体が可能である。そのようなＳＳＤ筐体は、上述と同様な利点をもつことができ、パーソナルコンピュータおよびラップトップコンピュータについてのモバイル記憶装置として使用されるように携帯可能となる。これは、ＵＳＢインタフェースのような、パーソナルコンピュータおよびラップトップコンピュータで一般に利用可能な如何なるホストインタフェースを使用することで、容易に実現できる。
【００８９】
上述の実施形態のＳＳＤは、大容量および高速動作を提供するように、パーソナルコンピュータマザーボードの対応するＰＣＩスロットの中に差し込まれるＰＣＩタイプのカードに適用されることができる。
【００９０】
図２６は、本発明の実施形態による、ＰＣＩタイプのＳＳＤの平面レイアウト図である。今日利用可能な殆どのコンピュータマザーボードは、サウンドカードおよびビデオカードのような、これらに限定されない周辺装置を受け入れるためのＰＣＩスロットを備えている、ことを当業者は理解する。図２６の実施形態は、図２１の実施形態と部分的に同一であるが、ＰＣＩカードが上述のＳＳＤのフルサイズ・メインプリント回路基板より大きなメインプリント回路基板領域を持つ、ことに留意すべきである。図２６では、ＰＣＩタイプのＳＳＤが、メインプリント回路基板１２００と、ＰＣＩタイプのインタフェース１２０２と、ＳＳＤコントローラ１２０４と、バッファ１２０６と、少なくとも２つのデュアルスタックメモリブレードコネクタ１２０８，１２１０と、メインプリント回路基板１２００に恒久的に取り付けられたオプションメモリデバイス１２１２とを備える。図２６では明示されていないが、２つのメモリブレード１２１４のそれぞれがデュアルスタックメモリブレードコネクタ１２０８のソケットに取り外し可能に接続されている。メインプリント回路基板１２００に取り付けられたメモリデバイス１２１２を見せるために、デュアルスタックメモリブレードコネクタ１２１０にはメモリブレードが接続されていない状態が示されている。図示されていないが、メインプリント回路基板１２００の反対側面が該面に取り付けられた追加デュアルスタックメモリブレードコネクタおよび追加メモリデバイス１２１２を持つことができる。そのように構成されたＰＣＩタイプのＳＳＤの総合記憶容量は、標準化されたハードドライブサイズのＳＳＤ実施形態よりも遙かに大きくなる、ことが分かる。図２２に示すように、ＳＳＤコントローラ１２０４の領域を覆うようにメモリブレードを積み重ねることによって、追加記憶容量を得ることができる。
【００９１】
重ねて、ＳＳＤコントローラ１２０４とメモリデバイスとの間の信号配線長を最短にするために、全てのデュアルスタックメモリブレードコネクタはＳＳＤコントローラ１２０４のできるだけ近くに取り付けられ、ＳＳＤコントローラ１２０４がＰＣＩタイプのインタフェース１２０２のできるだけ近くに取り付けられて、それらの信号配線長を最短にする。メモリデバイス１２１２について、チェーンの中で、信号Sinを受信する第１のメモリデバイスと信号Soutを提供する最後のメモリデバイスとは、ＳＳＤコントローラ１２０４の近くに配置される必要がある。
【００９２】
上述の全ての実施形態に係るＳＳＤは、コンピュータの周辺タイプＳＳＤストレージソリューションに利用される。上述の実施形態についての他のアプリケーションとして、コンピュータマザーボードにメモリブレードコネクタを直接に取り付ける態様があり、この態様によれば、従来の磁気回転２．５インチまたは３．５インチハードディスクデバイスに置換して、または、既存の２．５インチまたは３．５インチハードディスクデバイスを補足して、ユーザがメモリブレードを追加することを可能にする。
【００９３】
図２７は、本発明の実施形態による、集積された構成変更可能なサイズのＳＳＤを有するコンピュータマザーボードの一部の平面レイアウト図である。マザーボード１３００は、中央処理ユニット（ＣＰＵ）１３０２、コンピュータ入出力機能を処理または管理するためのマッチングサウスブリッジ（または等価物）チップセット１３０４、およびコンピュータマザーボード上に配置される他の周知の構成要素、のような構成要素を備える。これらについては説明しないが、そのような構成要素が、特定の機能を提供するために、マザーボードの他の構成要素に加えて、または他の構成要素の支援として、通常、必要とされる、ことを当業者は理解している。これらの周知のマザーボード構成要素に加えて、ＳＳＤコントローラ１３０６と、バッファ１３０８と、図２７ではメモリブレード１３１４，１３１６として２つが示されている４つのメモリブレードを受け入れるためのデュアルスタックメモリブレードコネクタ１３１０，１３１２とが、構成要素とされている。本実施形態では、ＳＳＤコントローラ１３０６は、挿入されたメモリブレードと通信するために、上述の実施形態のＳＳＤで使用されたものと同一のシリアルインタフェースチャンネルと、サウスブリッジチップセットと通信するためのホストインタフェースとを持つように構成されている。
【００９４】
２つのデュアルスタックメモリブレードコネクタが示されているが、マザーボード１３００の側面の全高を低くするために、単一スロットのメモリブレードコネクタを替わりに使用することができる。そのようなコンピュータマザーボードは、ラップトップコンピュータおよびウルトラブックに理想的に適合される。ＳＳＤコントローラが十分な数のチャンネルを持つ場合、任意の数のメモリブレードコネクタを使用することができる。チャンネルの数が限定される場合でも、複数のメモリブレードコネクタを相互に直列に接続することができる。マザーボード１３００に構成変更可能なサイズのＳＳＤを集積する利点は、予期しなかった故障に対して、または単に総合記憶容量をアップグレードするために、メモリブレードを容易に置換できる機能である。メモリブレードコネクタの設置面積が小さく、かつ、任意の向きに配置されることができるので、本ＳＳＤアーキテクチャは、フレキシブルなマザーボード設計を可能にする。例えば、メモリブレードコネクタ１３１０，１３１２が並列に配置されて示されており、両方が相互に関連して異なる向きに配置されることができ、および／または、マザーボード１３００上で異なる位置に配置されることができるが、望ましくはＳＳＤコントローラ１３０６の最も近くに配置される。
【００９５】
上述の全ての実施形態についてのＳＳＤは、各メモリブレードが専用メモリコントローラを備えない、という利点を共有している。したがって、追加のＲＡＩＤが必要とされず、その結果、システムの追加オーバヘッドから演算サイクルまでのシステム性能の劣化のような、ＲＡＩＤに関連した欠点を回避できる。これは、単一のチャンネルに任意の数のメモリデバイスおよびメモリブレードを相互に直列に接続できる、という事実に基づく。メモリブレード上の全てのメモリデバイスがメモリコントローラなしで単一の入出力シリアルインタフェースを介して通信するので、各メモリブレード上で直列に接続されたメモリデバイスの機能が、信号経路の設計を顕著に簡素化する。したがって、メモリブレードコネクタは、メモリコントローラのできるだけ近くに配置されることができる。メインプリント回路基板の設計について、これはメインプリント回路基板の設計を顕著に簡素化することができる。例えば、前記ソリッドステートドライブメモリコントローラについてのチャンネル数の半分のチャンネルが同一の総合メモリ容量にアクセスするために使用される場合、メインプリント回路基板において必要とされる信号配線はより少なくなる。さらに、メモリコントローラのより近くにメモリブレードコネクタを配置することは、より多くのメモリデバイスを収容するより大きなサイズのメモリブレードを許容することとなる。また、メインプリント回路基板上にメモリブレードを積み重なることによって、ＳＳＤの総合有効記憶容量をさらに増加させるために、追加メモリデバイスをメインプリント回路基板に取り付けることができる。
【００９６】
上述の発明の詳細な説明では、発明を説明する目的のために、実施形態の十分な理解を提供するように、多数の細部が詳細に説明されている。しかしながら、これらの特定の細部が必須要件でないことは、当業者には明らかである。他の実施形態において、理解を曖昧にさせないように、周知の電気的構成および回路がブロック構成図形態で示される。例えば、本明細書に記載された実施形態がソフトウェアルーチン、ハードウェア回路、ファームウェア、またはそれらの組合せとして実施されるかに関して、特定の細部は明示されない。
【００９７】
上述の実施形態は、専ら例示であることを意図している。本願の特許請求の範囲によって定義された範囲から逸脱させずに、当業者は、変更、修正および変形を上記の特定の実施形態にすることができる。
【符号の説明】
【００９８】
１００  シリアルメモリシステム
１０４  メモリデバイス
１０６  メモリデバイス
１０８  メモリデバイス
１１０  メモリデバイス
１１２  メモリデバイス
１１４  メモリデバイス
１１６  メモリデバイス
１５２  クロック発振器＆制御ブロック
１５４  中央処理装置（ＣＰＵ）
１５６  フラッシュコントローラおよび物理レイヤ送受信機
１５８  共通バス
１６２  フラッシュ制御ブロック
１６４  物理フラッシュシリアルインタフェース
１６６  誤り訂正（ＥＣＣ）ブロック
１６８  ファイル＆メモリ管理ブロック
２００  メモリデバイス
２０２  メモリアレイバンク
２０４  メモリアレイバンク
２０６  コントローラおよびＩ／Ｏ回路
２０８  シリアルインタフェースおよび制御ロジックブロック
３００  ファットタイプメモリブレード
３０２  アウトラインボックス
３０４  ライン
３０６  雄型コネクタタブ
３１０  スキニータイプメモリブレード
３１２  アウトラインボックス
３１４  コネクタタブ
３２０  メモリブレードＰＣＢ
３２２  第１のメモリパッケージ
３２４  最後のメモリパッケージ
３２６  中間メモリパッケージ
３３０  メモリパッケージ
３３２  メモリパッケージ
４００  ＳＳＤメモリシステム
４０２  メモリコントローラ
４０４  単一チャンネルメモリブレード
４０６  バッファメモリ
４１０  ＳＳＤメモリシステム
４１２  メモリコントローラ
４１４  メモリブレード
４１６  メモリブレード
４１８  バッファメモリ
４２０  ＳＳＤメモリシステム
４２２  メモリコントローラ
４２４  メモリブレード
４２６  バッファメモリ
５００  メインプリント回路基板
５０２  ホストインタフェース
５０４  メモリブレードコネクタ
５０６  メモリブレードコネクタ
５０８  メモリブレード
５１０  メモリブレード
５１２  ＳＳＤコントローラ
５１４  バッファ
５２０  メモリブレードコネクタ
５２２  メモリブレード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【国際調査報告】
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